(57)【要約】【課題】リファレンス電流を生成するために用いられるリファレンスセルの電流供給能力を向上させて、読み出しモードにおいてリファレンス電流の確定に要する時間を短縮できる不揮発性記憶装置を提供する。【解決手段】この不揮発性記憶装置は、互いに並列接続され、イレーズ状態とプログラム状態との中間状態の複数の第１のリファレンスセルと、複数の第１のリファレンスセルの選択状態において、複数の第１のリファレンスセルに流れる電流の合計値に比例する第１のミラー電流を生成する第１のカレントミラー回路と、読み出しモードにおいて、少なくとも第１のミラー電流に基づいてリファレンス電流を生成し、メモリーセルに流れる電流をリファレンス電流と比較することにより、メモリーセルに記憶されているデータを読み出すセンスアンプとを備える。【選択図】図５
2018195358.tif 000002
【特許請求の範囲】
【請求項１】
互いに並列接続され、イレーズ状態とプログラム状態との中間状態の複数の第１のリファレンスセルと、
前記複数の第１のリファレンスセルの選択状態において、前記複数の第１のリファレンスセルに流れる電流の合計値に比例する第１のミラー電流を生成する第１のカレントミラー回路と、
読み出しモードにおいて、少なくとも前記第１のミラー電流に基づいてリファレンス電流を生成し、メモリーセルに流れる電流を前記リファレンス電流と比較することにより、前記メモリーセルに記憶されているデータを読み出すセンスアンプと、
を備える不揮発性記憶装置。
【請求項２】
イレーズ状態の少なくとも１つの第２のリファレンスセルと、
前記少なくとも１つの第２のリファレンスセルの選択状態において、前記少なくとも１つの第２のリファレンスセルに流れる電流に比例する第２のミラー電流を生成する第２のカレントミラー回路と、
読み出しモードにおいて、少なくとも前記第１のミラー電流に基づいて前記リファレンス電流が生成され、ベリファイモードにおいて、少なくとも前記第２のミラー電流に基づいて前記リファレンス電流が生成されるように、前記複数の第１のリファレンスセル又は前記少なくとも１つの第２のリファレンスセルの選択状態を設定する選択回路と、
をさらに備える、請求項１記載の不揮発性記憶装置。
【請求項３】
前記複数の第１のリファレンスセルに接続された複数のビット線が、複数のメモリーセルに接続された複数のビット線の延長線上にそれぞれ配置されている、請求項１又は２記載の不揮発性記憶装置。
【請求項４】
前記少なくとも１つの第２のリファレンスセルに接続された少なくとも１つのビット線が、少なくとも１つのメモリーセルに接続された少なくとも１つのビット線の延長線上に配置されている、請求項１〜３のいずれか１項記載の不揮発性記憶装置。
【請求項５】
前記複数の第１のリファレンスセルが、所定のワード線に沿って配置されている、請求項１〜４のいずれか１項記載の不揮発性記憶装置。
【請求項６】
前記少なくとも１つの第２のリファレンスセルが、前記所定のワード線に沿って配置されている、請求項５記載の不揮発性記憶装置。
【請求項７】
イレーズ状態とプログラム状態との中間状態の第１のリファレンスセルと、
イレーズ状態の第２のリファレンスセルと、
前記第１のリファレンスセルの選択状態において、前記第１のリファレンスセルに流れる電流に比例する第１のミラー電流を生成する第１のカレントミラー回路と、
前記第２のリファレンスセルの選択状態において、前記第２のリファレンスセルに流れる電流に比例する第２のミラー電流を生成する第２のカレントミラー回路と、
メモリーセルに流れる電流をリファレンス電流と比較することにより、前記メモリーセルに記憶されているデータを読み出すセンスアンプと、
読み出しモードにおいて、少なくとも前記第１のミラー電流に基づいて前記リファレンス電流が生成され、ベリファイモードにおいて、少なくとも前記第２のミラー電流に基づいて前記リファレンス電流が生成されるように、前記第１又は第２のリファレンスセルの選択状態を設定する選択回路と、
を備える不揮発性記憶装置。
【請求項８】
請求項１〜７のいずれか１項記載の不揮発性記憶装置を備える半導体装置。
【請求項９】
請求項１〜７のいずれか１項記載の不揮発性記憶装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリーやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の電気的に書き換え可能な不揮発性記憶装置に関する。さらに、本発明は、そのような不揮発性記憶装置を用いた半導体装置及び電子機器等に関する。
【背景技術】
【０００２】
近年においては、フラッシュメモリーやＥＥＰＲＯＭ等の電気的に書き換え可能な不揮発性記憶装置が広く普及している。そのような不揮発性記憶装置において、メモリーセルがイレーズ状態であるかプログラム状態であるかを判定するために、複数のリファレンスセルに流れる電流に基づいてリファレンス電流を生成し、メモリーセルに流れる電流をリファレンス電流と比較することが行われている。
【０００３】
関連する技術として、特許文献１には、不揮発性のメモリーセルからデータを読み出す際の動作マージンを広げることができるリファレンス電流発生回路が開示されている。このリファレンス電流発生回路は、イレーズ状態に設定される第１のリファレンスセルと、プログラム状態に設定される第２のリファレンスセルとを含み、第１のリファレンスセルの選択状態で流れる第１の電流に対応した電流と第２のリファレンスセルの選択状態で流れる第２の電流に対応した電流とを加算した電流を、リファレンス電流として発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１４６３７４号公報（段落００２５−００２６、図１、図４）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、読み出しモードにおいて、同時に読み出されるデータのビット数が多い場合には、リファレンスセルに流れる電流に対応した電流を生成するカレントミラー回路が多数のセンスアンプに接続されると共に、配線長も長くなるので、カレントミラー回路の負荷容量が大きくなってリファレンス電流の確定に時間を要してしまう。特に、閾値電圧が高いプログラム状態のリファレンスセルは、電流供給能力が低いので問題となる。また、プロセスばらつきによってリファレンスセルの閾値電圧がばらつくと、データの読み出しにおける動作マージンが小さくなってしまう。
【０００６】
そこで、上記の点に鑑み、本発明の第１の目的は、リファレンス電流を生成するために用いられるリファレンスセルの電流供給能力を向上させて、読み出しモードにおいてリファレンス電流の確定に要する時間を短縮できる不揮発性記憶装置を提供することである。また、本発明の第２の目的は、そのような不揮発性記憶装置において、プロセスばらつきによるリファレンスセルの閾値電圧のばらつきの影響を低減することである。さらに、本発明の第３の目的は、そのような不揮発性記憶装置を用いた半導体装置及び電子機器等を提供することである。
【課題を解決するための手段】
【０００７】
以上の課題の少なくとも一部を解決するため、本発明の第１の観点に係る不揮発性記憶装置は、互いに並列接続され、イレーズ状態とプログラム状態との中間状態の複数の第１のリファレンスセルと、複数の第１のリファレンスセルの選択状態において、複数の第１のリファレンスセルに流れる電流の合計値に比例する第１のミラー電流を生成する第１のカレントミラー回路と、読み出しモードにおいて、少なくとも第１のミラー電流に基づいてリファレンス電流を生成し、メモリーセルに流れる電流をリファレンス電流と比較することにより、メモリーセルに記憶されているデータを読み出すセンスアンプとを備える。
【０００８】
本発明の第１の観点によれば、プログラム状態よりも閾値電圧が低い中間状態の複数の第１のリファレンスセルを設けることにより、リファレンス電流を生成するために用いられるリファレンスセルの電流供給能力を向上させて、読み出しモードにおいてリファレンス電流の確定に要する時間を短縮することができる。その結果、データの高速読み出しが可能となる。また、複数の第１のリファレンスセルを設けることにより、プロセスばらつきによるリファレンスセルの閾値電圧のばらつきの影響を低減することができる。
【０００９】
ここで、不揮発性記憶装置は、イレーズ状態の少なくとも１つの第２のリファレンスセルと、少なくとも１つの第２のリファレンスセルの選択状態において、少なくとも１つの第２のリファレンスセルに流れる電流に比例する第２のミラー電流を生成する第２のカレントミラー回路と、読み出しモードにおいて、少なくとも第１のミラー電流に基づいてリファレンス電流が生成され、ベリファイモードにおいて、少なくとも第２のミラー電流に基づいてリファレンス電流が生成されるように、複数の第１のリファレンスセル又は少なくとも１つの第２のリファレンスセルの選択状態を設定する選択回路とをさらに備えるようにしても良い。
【００１０】
それにより、ベリファイモードにおいて、閾値電圧が低いイレーズ状態の第２のリファレンスセルに流れる電流に比例する第２のミラー電流に少なくとも基づいてリファレンス電流が生成されるので、セルに印加される駆動電位の変化に対して、読み出しモードにおけるよりも緩やかに変化するリファレンス電流を生成して、閾値電圧が高いプログラム状態のメモリーセルのベリファイを行う際に判定基準を厳しく設定することができる。
【００１１】
また、複数の第１のリファレンスセルに接続された複数のビット線が、複数のメモリーセルに接続された複数のビット線の延長線上にそれぞれ配置されるようにしても良い。それにより、複数の第１のリファレンスセルに対して、メモリーセルと同様にデータを書き込んで所望の記憶状態に設定することができる。さらに、複数の第１のリファレンスセルとメモリーセルとの間でメモリー制御回路を共用できるので、チップ面積を縮小することが可能である。
【００１２】
あるいは、少なくとも１つの第２のリファレンスセルに接続された少なくとも１つのビット線が、少なくとも１つのメモリーセルに接続された少なくとも１つのビット線の延長線上に配置されるようにしても良い。それにより、少なくとも１つの第２のリファレンスセルに対して、メモリーセルと同様にデータを消去してイレーズ状態に設定することができる。さらに、少なくとも１つの第２のリファレンスセルとメモリーセルとの間でメモリー制御回路を共用できるので、チップ面積を縮小することが可能である。
【００１３】
あるいは、複数の第１のリファレンスセルが、所定のワード線に沿って配置されるようにしても良い。さらに、少なくとも１つの第２のリファレンスセルが、所定のワード線に沿って配置されるようにしても良い。それにより、複数の第１のリファレンスセルのトランジスター又は少なくとも１つの第２のリファレンスセルのトランジスターのコントロールゲートを、所定のワード線の一部で構成することができる。
【００１４】
本発明の第２の観点に係る不揮発性記憶装置は、イレーズ状態とプログラム状態との中間状態の第１のリファレンスセルと、イレーズ状態の第２のリファレンスセルと、第１のリファレンスセルの選択状態において、第１のリファレンスセルに流れる電流に比例する第１のミラー電流を生成する第１のカレントミラー回路と、第２のリファレンスセルの選択状態において、第２のリファレンスセルに流れる電流に比例する第２のミラー電流を生成する第２のカレントミラー回路と、メモリーセルに流れる電流をリファレンス電流と比較することにより、メモリーセルに記憶されているデータを読み出すセンスアンプと、読み出しモードにおいて、少なくとも第１のミラー電流に基づいてリファレンス電流が生成され、ベリファイモードにおいて、少なくとも第２のミラー電流に基づいてリファレンス電流が生成されるように、第１又は第２のリファレンスセルの選択状態を設定する選択回路とを備える。
【００１５】
本発明の第２の観点によれば、プログラム状態よりも閾値電圧が低い中間状態の第１のリファレンスセルを設けることにより、リファレンス電流を生成するために用いられるリファレンスセルの電流供給能力を向上させて、読み出しモードにおいてリファレンス電流の確定に要する時間を短縮することができる。その結果、データの高速読み出しが可能となる。一方、ベリファイモードにおいては、閾値電圧が低いイレーズ状態の第２のリファレンスセルに流れる電流に比例する第２のミラー電流に少なくとも基づいてリファレンス電流が生成されるので、セルに印加される駆動電位の変化に対して、読み出しモードにおけるよりも緩やかに変化するリファレンス電流を生成して、閾値電圧が高いプログラム状態のメモリーセルのベリファイを行う際に判定基準を厳しく設定することができる。
【００１６】
本発明の第３の観点に係る半導体装置及び本発明の第４の観点に係る電子機器は、上記いずれかの不揮発性記憶装置を備える。本発明の第３又は第４の観点によれば、不揮発性記憶装置においてリファレンス電流を生成するために用いられるリファレンスセルの電流供給能力を向上させてデータの高速読み出しが可能な半導体装置又は電子機器を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態に係る不揮発性記憶装置の構成例を示すブロック図。
【図２】図１に示すメモリーセルアレイ及びその周辺の構成例を示す回路図。
【図３】図１に示すメモリー制御回路の第１の構成例を示す回路図。
【図４】リファレンス電流設定回路によるリファレンス電流の設定例を示す図。
【図５】図１に示すメモリー制御回路の第２の構成例を示す回路図。
【図６】図１に示すメモリー制御回路の第３の構成例を示す回路図。
【図７】半導体記憶装置における複数のリファレンスセル等の配置例を示す接続図。
【図８】図７に示すワード線及びビット線のパターンレイアウト例を示す平面図。
【図９】本発明の一実施形態に係る電子機器の構成例を示すブロック図。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
本発明は、フラッシュメモリーやＥＥＰＲＯＭ等の電気的に書き換え可能な各種の不揮発性記憶装置に適用可能であるが、以下においては、一例として、本発明をフラッシュメモリーに適用した実施形態について説明する。
【００１９】
＜不揮発性記憶装置の全体構成＞
図１は、本発明の一実施形態に係る不揮発性記憶装置の構成例を示すブロック図である。図１に示すように、この不揮発性記憶装置は、メモリーセルアレイ１０と、電源回路２０と、ワード線昇圧回路３０と、ワード線駆動回路４０と、ソース線駆動回路５０と、スイッチ回路６０と、メモリー制御回路７０とを含んでいる。
【００２０】
メモリーセルアレイ１０において、複数のメモリーセルが、ｍ行ｎ列のマトリクス状に配置されている（ｍ及びｎは、２以上の整数）。例えば、メモリーセルアレイ１０は、２０４８行のメモリーセルを含んでいる。また、１行のメモリーセルは、１０２４個のメモリーセルを含み、１２８個の８ビットデータを記憶することができる。
【００２１】
また、メモリーセルアレイ１０は、複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍと、複数のソース線ＳＬ０、ＳＬ１、・・・、ＳＬｍと、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎとを含んでいる。各々のワード線及び各々のソース線は、それぞれの行に配置された複数のメモリーセルに接続されている。また、各々のビット線は、それぞれの列に配置された複数のメモリーセルに接続されている。
【００２２】
電源回路２０には、例えば、ロジック回路及びデータ読み出し用のロジック電源電位ＶＤＤと、データ書き込み及びデータ消去用の高電源電位ＶＰＰと、基準電源電位ＶＳＳとが、外部から供給される。あるいは、電源回路２０は、外部から供給される電源電位を昇圧又は降圧することにより、他の電源電位を生成しても良い。
【００２３】
基準電源電位ＶＳＳは、他の電位に対して相対的な基準となる基準電位であり、以下においては、基準電源電位ＶＳＳが接地電位（０Ｖ）である場合について説明する。ロジック電源電位ＶＤＤは、基準電源電位ＶＳＳよりも高い電位であり、例えば、１．２Ｖ〜１．８Ｖ程度である。なお、ロジック電源電位ＶＤＤは、不揮発性記憶装置と共に使用される機能回路の電源電位と共用されても良い。高電源電位ＶＰＰは、ロジック電源電位ＶＤＤよりも高い電位であり、例えば、５Ｖ〜１０Ｖ程度である。
【００２４】
電源回路２０は、ロジック電源電位ＶＤＤをメモリー制御回路７０に供給すると共に、メモリー制御回路７０の制御の下で、高電源電位ＶＰＰ及びロジック電源電位ＶＤＤを、必要に応じて不揮発性記憶装置の各部に供給する。図１においては、電源回路２０からワード線昇圧回路３０に供給される電源電位が昇圧回路電源電位ＶＢＣとして示されており、ワード線昇圧回路３０からワード線駆動回路４０に供給される電源電位がワード線電源電位ＶＷＬとして示されている。また、電源回路２０からソース線駆動回路５０に供給される電源電位がソース線電源電位ＶＳＬとして示されている。
【００２５】
例えば、メモリーセルにデータを書き込む書き込みモード、及び、メモリーセルを消去状態にする消去モードにおいて、電源回路２０は、高電源電位ＶＰＰをワード線昇圧回路３０及びソース線駆動回路５０に供給する。ワード線昇圧回路３０は、高電源電位ＶＰＰをワード線駆動回路４０に供給する。
【００２６】
また、メモリーセルからデータを読み出す読み出しモード、及び、メモリーセルに書き込まれたデータをベリファイするベリファイモードにおいて、電源回路２０は、ロジック電源電位ＶＤＤをワード線昇圧回路３０及びソース線駆動回路５０に供給する。読み出しモードにおいて、ワード線昇圧回路３０は、ロジック電源電位ＶＤＤを昇圧してワード線昇圧電位ＶＵＰ（例えば、２．８Ｖ）を生成し、ワード線昇圧電位ＶＵＰをワード線駆動回路４０に供給する。ベリファイモードにおいて、ワード線昇圧回路３０は、ロジック電源電位ＶＤＤ又はワード線昇圧電位ＶＵＰをワード線駆動回路４０に供給する。
【００２７】
ワード線駆動回路４０は、複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｍに接続されており、メモリー制御回路７０によって選択されるメモリーセルに接続されたワード線を駆動する。ソース線駆動回路５０は、複数のソース線ＳＬ１、ＳＬ２、・・・、ＳＬｍに接続されており、メモリー制御回路７０によって選択されるメモリーセルに接続されたソース線を駆動する。
【００２８】
スイッチ回路６０は、例えば、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎの経路にそれぞれ接続された複数のＮチャネルＭＯＳトランジスターを含み、それらのトランジスターは、メモリー制御回路７０の制御の下でオン状態又はオフ状態となる。メモリー制御回路７０は、スイッチ回路６０を介して、複数のビット線ＢＬ０、ＢＬ１、・・・、ＢＬｎに接続されたメモリーセルに接続可能となっている。
【００２９】
メモリー制御回路７０は、メモリーセルアレイ１０に含まれている複数のメモリーセルに、書き込み動作、読み出し動作、ベリファイ動作、又は、消去動作を行わせるように、電源回路２０〜スイッチ回路６０を制御する。例えば、メモリー制御回路７０は、論理回路及びアナログ回路等で構成され、リファレンス電流設定回路７１と、センスアンプ７２と、選択制御回路７３とを含んでいる。
【００３０】
リファレンス電流設定回路７１は、読み出しモード及びベリファイモードにおいて、選択されたリファレンスセルを用いてリファレンス電流を設定する。センスアンプ７２は、メモリーセルに流れる電流をリファレンス電流と比較することにより、メモリーセルに記憶されているデータを読み出す。選択制御回路７３は、リファレンス電流設定回路７１におけるリファレンスセルの選択を制御する制御回路である。
【００３１】
メモリー制御回路７０には、チップセレクト信号ＣＳ、モードセレクト信号ＭＳ、クロック信号ＣＫ、及び、アドレス信号ＡＤが供給される。メモリー制御回路７０は、チップセレクト信号ＣＳによって不揮発性記憶装置が選択されたときに、モードセレクト信号ＭＳに従って、書き込みモード、読み出しモード、ベリファイモード、又は、消去モードに不揮発性記憶装置を設定する。
【００３２】
書き込みモードにおいて、メモリー制御回路７０は、クロック信号ＣＫに同期して書き込みデータを入力し、アドレス信号ＡＤによって指定されたメモリーセルにデータを書き込むように不揮発性記憶装置の各部を制御する。また、読み出しモード及びベリファイモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤによって指定されたメモリーセルからデータを読み出すように不揮発性記憶装置の各部を制御し、クロック信号ＣＫに同期して読み出しデータを出力する。
【００３３】
＜メモリーセルアレイ＞
図２は、図１に示すメモリーセルアレイ及びその周辺の構成例を示す回路図である。各々のメモリーセルＭＣは、例えば、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有するＮチャネルＭＯＳトランジスターで構成される。メモリーセルＭＣのトランジスターは、フローティングゲートに蓄積される電荷に応じて１ビットのデータを記憶する。
【００３４】
ワード線ＷＬ０〜ＷＬｍの各々は、それぞれの行に配置された複数のメモリーセルＭＣのトランジスターのコントロールゲートに接続されている。ソース線ＳＬ０〜ＳＬｍの各々は、それぞれの行に配置された複数のメモリーセルＭＣのトランジスターのソースに接続されている。また、ビット線ＢＬ０〜ＢＬｎの各々は、それぞれの列に配置された複数のメモリーセルＭＣのトランジスターのドレインに接続されている。
【００３５】
ワード線駆動回路４０（図１）は、ワード線ＷＬ０〜ＷＬｍに接続されたメモリーセルＭＣのトランジスターのコントロールゲートを駆動する複数のワード線ドライバー４１と、複数のＮチャネルＭＯＳトランジスター４２と、インバーター４３とを含んでいる。ワード線ドライバー４１は、例えば、レベルシフター、バッファー回路、又は、インバーター等で構成される。
【００３６】
インバーター４３には、電源回路２０（図１）からワード線電源電位ＶＷＬが供給される。インバーター４３の入力端子には、消去モードにおいてハイレベルに活性化される消去モード信号ＥＲが、メモリー制御回路７０から供給される。インバーター４３は、消去モード信号ＥＲがローレベルに非活性化されているときに、ワード線電源電位ＶＷＬを複数のワード線ドライバー４１に供給する。
【００３７】
複数のワード線ドライバー４１の入力端子には、メモリーセルアレイを構成する複数のメモリーセルの内から１行又は複数行のメモリーセルを選択する際にハイレベルに活性化されるワード線選択信号ＳＷ０〜ＳＷｍが、メモリー制御回路７０から入力される。ワード線ドライバー４１は、ワード線選択信号がハイレベルに活性化されているときに、ワード線電源電位ＶＷＬをワード線に出力し、ワード線選択信号がローレベルに非活性化されているときに、基準電源電位ＶＳＳをワード線に出力する。
【００３８】
ソース線駆動回路５０（図１）は、ソース線ＳＬ０〜ＳＬｍに接続されたメモリーセルＭＣのトランジスターのソースを駆動するために、ソース線ドライバー５１と、複数のトランスミッションゲートＴＧと、複数のインバーター５２とを含んでいる。ソース線ドライバー５１は、例えば、レベルシフター、バッファー回路、又は、インバーター等で構成される。複数のトランスミッションゲートＴＧは、ソース線ドライバー５１の出力端子とソース線ＳＬ０〜ＳＬｍとの間に接続されている。
【００３９】
ソース線ドライバー５１には、電源回路２０（図１）からソース線電源電位ＶＳＬが供給される。ソース線ドライバー５１の入力端子には、ソース線に高電源電位を供給する際にハイレベルに活性化されるソース線駆動信号ＳＳＬが、メモリー制御回路７０から入力される。ソース線ドライバー５１は、ソース線駆動信号ＳＳＬがハイレベルに活性化されているときに、ソース線電源電位ＶＳＬを出力し、ソース線駆動信号ＳＳＬがローレベルに非活性化されているときに、基準電源電位ＶＳＳを出力する。
【００４０】
トランスミッションゲートＴＧは、ＮチャネルＭＯＳトランジスターと、ＰチャネルＭＯＳトランジスターとで構成され、ソース線ドライバー５１の出力端子とソース線との間の接続を開閉するスイッチ回路として機能する。トランスミッションゲートＴＧにおいて、ＮチャネルＭＯＳトランジスターのゲートは、ワード線ドライバー４１の出力端子に接続され、ＰチャネルＭＯＳトランジスターのゲートは、インバーター５２の出力端子に接続されている。
【００４１】
インバーター５２には、ワード線駆動回路４０（図１）からワード線電源電位ＶＷＬが供給される。インバーター５２の入力端子には、ワード線選択信号ＳＷ０〜ＳＷｍが、メモリー制御回路７０から入力される。複数のインバーター５２は、ワード線選択信号ＳＷ０〜ＳＷｍを反転して、反転されたワード線選択信号ＳＷ０〜ＳＷｍをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。
【００４２】
スイッチ回路６０は、ビット線ＢＬ０〜ＢＬｎとメモリー制御回路７０との間に接続されたＮチャネルＭＯＳトランジスターＱ０〜Ｑｎを含んでいる。トランジスターＱ０〜Ｑｎのゲートには、メモリーセルアレイを構成する複数のメモリーセルの内から１列又は複数列のメモリーセルを選択する際にハイレベルに活性化されるビット線選択信号ＳＢ０〜ＳＢｎが、メモリー制御回路７０から印加される。
【００４３】
書き込みモードにおいて、メモリー制御回路７０は、アドレス信号によって指定されたメモリーセルＭＣに接続されたワード線及びビット線を選択するために、対応するワード線選択信号及びビット線選択信号をハイレベルに活性化し、それ以外のワード線選択信号及びビット線選択信号をローレベルに非活性化すると共に、ソース線駆動信号ＳＳＬをハイレベルに活性化する。以下においては、一例として、ワード線ＷＬ０及びビット線ＢＬ０が選択される場合について説明する。
【００４４】
インバーター４３、ソース線ドライバー５１、及び、インバーター５２には、高電源電位ＶＰＰが供給される。ローレベルに非活性化された消去モード信号ＥＲが入力されるインバーター４３は、高電源電位ＶＰＰを複数のワード線ドライバー４１に供給する。ハイレベルに活性化されたワード線選択信号ＳＷ０が入力されるワード線ドライバー４１は、高電源電位ＶＰＰをワード線ＷＬ０に出力する。ハイレベルに活性化されたソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、高電源電位ＶＰＰを出力する。
【００４５】
ワード線ＷＬ０に接続されたトランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターのゲートには、高電源電位ＶＰＰが印加される。また、ハイレベルに活性化されたワード線選択信号ＳＷ０が入力されるインバーター５２は、ワード線選択信号ＳＷ０を反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、ワード線ＷＬ０に接続されたトランスミッションゲートＴＧがオン状態となって、ソース線ドライバー５１から出力される高電源電位ＶＰＰをソース線ＳＬ０に出力する。
【００４６】
また、ハイレベルに活性化されたビット線選択信号ＳＢ０が入力されるスイッチ回路６０のトランジスターＱ０がオン状態となって、メモリー制御回路７０が、基準電源電位ＶＳＳをビット線ＢＬ０に出力する。このように、メモリー制御回路７０は、アドレス信号によって指定されたメモリーセルＭＣのトランジスターのコントロールゲート及びソースに高電源電位ＶＰＰを印加するようにワード線駆動回路４０（図１）及びソース線駆動回路５０（図１）を制御すると共に、ドレインに基準電源電位ＶＳＳを印加する。
【００４７】
その結果、アドレス信号によって指定されたメモリーセルＭＣのトランジスターのソースからドレインに向けて電流が流れる。その電流によって発生したホットキャリア（本実施形態においては、電子）がフローティングゲートに注入されることにより、フローティングゲートに負の電荷が蓄積されるので、トランジスターの閾値電圧が上昇する。
【００４８】
一方、ローレベルに非活性化されたワード線選択信号ＳＷ１〜ＳＷｍが入力されるワード線ドライバー４１は、基準電源電位ＶＳＳをワード線ＷＬ１〜ＷＬｍに出力する。ワード線ＷＬ１〜ＷＬｍに接続されたトランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターのゲートには、基準電源電位ＶＳＳが印加される。また、ローレベルに非活性化されたワード線選択信号ＳＷ１〜ＳＷｍが入力される複数のインバーター５２は、ワード線選択信号ＳＷ１〜ＳＷｍを反転して、高電源電位ＶＰＰをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、ワード線ＷＬ１〜ＷＬｍに接続されたトランスミッションゲートＴＧがオフ状態となる。
【００４９】
また、ローレベルに非活性化されたビット線選択信号ＳＢ１〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱ１〜Ｑｎがオフ状態となる。その結果、アドレス信号によって指定されていないメモリーセルＭＣのトランジスターのソース・ドレイン間には電流が流れないので、トランジスターの閾値電圧は変化しない。
【００５０】
消去モードにおいて、メモリー制御回路７０は、アドレス信号によって指定されたメモリーセルＭＣに接続されたワード線を選択するために、対応するワード線選択信号をハイレベルに活性化し、それ以外のワード線選択信号をローレベルに非活性化すると共に、ビット線選択信号ＳＢ０〜ＳＢｎをローレベルに非活性化し、ソース線駆動信号ＳＳＬをハイレベルに活性化する。以下においては、一例として、ワード線ＷＬ０が選択される場合について説明する。
【００５１】
インバーター４３、ソース線ドライバー５１、及び、インバーター５２には、高電源電位ＶＰＰが供給される。ハイレベルに活性化された消去モード信号ＥＲが入力されるインバーター４３は、基準電源電位ＶＳＳを複数のワード線ドライバー４１に供給して動作を停止させる。
【００５２】
ハイレベルに活性化された消去モード信号ＥＲがゲートに印加される複数のＮチャネルＭＯＳトランジスター４２は、オン状態となって、基準電源電位ＶＳＳをワード線ＷＬ０〜ＷＬｍに供給する。また、ハイレベルに活性化されたソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、高電源電位ＶＰＰを出力する。
【００５３】
ハイレベルに活性化されたワード線選択信号ＳＷ０が入力されるインバーター５２は、ワード線選択信号ＳＷ０を反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、ワード線ＷＬ０に接続されたトランスミッションゲートＴＧがオン状態となって、ソース線ドライバー５１から出力される高電源電位ＶＰＰをソース線ＳＬ０に出力する。
【００５４】
また、ローレベルに非活性化されたビット線選択信号ＳＢ０〜ＳＢｎが入力されるスイッチ回路６０のトランジスターＱ０〜Ｑｎがオフ状態となる。このように、メモリー制御回路７０は、複数のメモリーセルＭＣのトランジスターのドレインをオープン状態（ハイ・インピーダンス状態）とし、コントロールゲートに基準電源電位ＶＳＳを印加するようにワード線駆動回路４０（図１）を制御すると共に、ワード線ＷＬ０に接続されたメモリーセルＭＣのトランジスターのソースに高電源電位ＶＰＰを印加するようにソース線駆動回路５０（図１）を制御する。その結果、ワード線ＷＬ０に接続されたメモリーセルＭＣのトランジスターのフローティングゲートに負の電荷が蓄積されている場合に、フローティングゲートに蓄積されている負の電荷がソースに放出されて、トランジスターの閾値電圧が低下する。
【００５５】
一方、ローレベルに非活性化されたワード線選択信号ＳＷ１〜ＳＷｍが入力される複数のインバーター５２は、ワード線選択信号ＳＷ１〜ＳＷｍを反転して、高電源電位ＶＰＰをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、ワード線ＷＬ１〜ＷＬｍに接続されたトランスミッションゲートＴＧがオフ状態となる。その結果、ワード線ＷＬ１〜ＷＬｍに接続されたメモリーセルＭＣのトランジスターのフローティングゲートに蓄積されている負の電荷が放出されないので、トランジスターの閾値電圧は変化しない。
【００５６】
読み出しモードにおいて、メモリー制御回路７０は、アドレス信号によって指定されたメモリーセルＭＣに接続されたワード線及びビット線を選択するために、対応するワード線選択信号及びビット線選択信号をハイレベルに活性化し、それ以外のワード線選択信号及びビット線選択信号をローレベルに非活性化すると共に、ソース線駆動信号ＳＳＬをローレベルに非活性化する。以下においては、一例として、ワード線ＷＬ０及びビット線ＢＬ０が選択される場合について説明する。
【００５７】
インバーター４３及び５２には、ワード線昇圧電位ＶＵＰが供給され、ソース線ドライバー５１には、ロジック電源電位ＶＤＤが供給される。ローレベルに非活性化された消去モード信号ＥＲが入力されるインバーター４３は、ワード線昇圧電位ＶＵＰを複数のワード線ドライバー４１に供給する。ハイレベルに活性化されたワード線選択信号ＳＷ０が入力されるワード線ドライバー４１は、ワード線昇圧電位ＶＵＰをワード線ＷＬ０に出力する。また、ローレベルに非活性化されたソース線駆動信号ＳＳＬが入力されるソース線ドライバー５１は、基準電源電位ＶＳＳを出力する。
【００５８】
ワード線ＷＬ０に接続されたトランスミッションゲートＴＧのＮチャネルＭＯＳトランジスターのゲートには、ワード線昇圧電位ＶＵＰが印加される。また、ハイレベルに活性化されたワード線選択信号ＳＷ０が入力されるインバーター５２は、ワード線選択信号ＳＷ０を反転して、基準電源電位ＶＳＳをトランスミッションゲートＴＧのＰチャネルＭＯＳトランジスターのゲートに印加する。それにより、ワード線ＷＬ０に接続されたトランスミッションゲートＴＧがオン状態となって、ソース線ドライバー５１から出力される基準電源電位ＶＳＳをソース線ＳＬ０に出力する。
【００５９】
また、ハイレベルに活性化されたビット線選択信号ＳＢ０が入力されるスイッチ回路６０のトランジスターＱ０がオン状態となって、メモリー制御回路７０が、ハイレベルの電位をビット線ＢＬ０に出力する。このように、メモリー制御回路７０は、アドレス信号によって指定されたメモリーセルＭＣのトランジスターのコントロールゲートにワード線昇圧電位ＶＵＰを印加するようにワード線駆動回路４０（図１）を制御し、ソースに基準電源電位ＶＳＳを印加するようにソース線駆動回路５０（図１）を制御すると共に、ドレインにハイレベルの電位を印加する。
【００６０】
その結果、アドレス信号によって指定されたメモリーセルＭＣのトランジスターのドレインからソースに向けてドレイン電流が流れる。ドレイン電流の大きさは、フローティングゲートに蓄積されている負の電荷の量によって異なるので、メモリー制御回路７０は、ドレイン電流の大きさに基づいてメモリーセルＭＣからデータを読み出すことができる。なお、ベリファイモードにおいては、ワード線昇圧電位ＶＵＰの替りにロジック電源電位ＶＤＤをインバーター４３及び５２に供給しても良い。
【００６１】
＜メモリー制御回路１＞
図３は、図１に示すメモリー制御回路の第１の構成例を示す回路図である。図３には、リファレンス電流設定回路７１、センスアンプ７２、及び、選択制御回路７３が示されている。
【００６２】
アドレス信号によって指定されたメモリーセルＭＣのトランジスターのコントロールゲートには、ワード線駆動回路４０（図１）からワード線電源電位（「駆動電位」ともいう）ＶＷＬが印加され、ソースには、基準電源電位ＶＳＳが供給される。それにより、アドレス信号によって指定されたメモリーセルＭＣに、記憶されたデータに応じた電流ＩＭが流れる。
【００６３】
リファレンス電流設定回路７１は、複数の第１のリファレンスセル（図３には、一例として、互いに並列接続された４つの第１のリファレンスセルＲ１ａ〜Ｒ１ｄを示す）と、少なくとも１つの第２のリファレンスセル（図３には、一例として、互いに並列接続された２つの第２のリファレンスセルＲ２ａ〜Ｒ２ｂを示す）と、第１のカレントミラー回路ＣＭ１と、第２のカレントミラー回路ＣＭ２と、選択回路７１ａと、ＮチャネルＭＯＳトランジスターＱＮ１とを含んでいる。
【００６４】
第１のリファレンスセルＲ１ａ〜Ｒ１ｄ及び第２のリファレンスセルＲ２ａ〜Ｒ２ｂの各々は、メモリーセルＭＣと同様に、例えば、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有するＮチャネルＭＯＳトランジスターで構成される。第１のリファレンスセルＲ１ａ〜Ｒ１ｄは、イレーズ（消去）状態とプログラム（書き込み）状態との中間状態に設定されている。一方、第２のリファレンスセルＲ２ａ〜Ｒ２ｂは、イレーズ状態に設定されている。
【００６５】
ここで、イレーズ状態とプログラム状態との中間状態とは、同一の駆動電位が印加されたときに、当該セルに流れる電流Ｉが、イレーズ状態のセルに流れる電流ＩＥよりも小さく、プログラム状態のセルに流れる電流ＩＰよりも大きいような記憶状態のことをいう。
ＩＰ＜Ｉ＜ＩＥ  ・・・（１）
【００６６】
即ち、複数種類のセルを構成するトランジスターのサイズが同一である場合に、中間状態のセルのトランジスターは、イレーズ状態のセルのトランジスターよりも大きい閾値電圧を有しており、プログラム状態のセルのトランジスターよりも小さい閾値電圧を有している。
【００６７】
式（１）に示すように、電流Ｉは、電流ＩＥと電流ＩＰとの完全な中間値でなくても良い。ただし、カレントミラー回路の温度特性による電流値のずれ等を考慮すると、イレーズ状態やプログラム状態との間にマージンを設けるために、次式（２）で表されるように中間状態を設定することが望ましく、次式（３）で表されるように中間状態を設定することがさらに望ましい。
１．１×ＩＰ≦Ｉ≦０．９×ＩＥ  ・・・（２）
１．２×ＩＰ≦Ｉ≦０．８×ＩＥ  ・・・（３）
【００６８】
第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスター及び第２のリファレンスセルＲ２ａ〜Ｒ２ｂのトランジスターは、基準電源電位ＶＳＳが供給されるソースを有し、ドレインにハイレベルの電位が印加されているときに、コントロールゲートに印加される駆動電位ＶＷＬに従って電流ＩＲ１及びＩＲ２をそれぞれ流す。ここで、電流ＩＲ１は、第１のリファレンスセルＲ１ａ〜Ｒ１ｄに流れる電流の合計値を表しており、電流ＩＲ２は、第２のリファレンスセルＲ２ａ〜Ｒ２ｂに流れる電流の合計値を表している。
【００６９】
第１のカレントミラー回路ＣＭ１は、第１のリファレンスセルＲ１ａ〜Ｒ１ｄの選択状態において、第１のリファレンスセルＲ１ａ〜Ｒ１ｄに流れる電流ＩＲ１に比例する第１のミラー電流を生成する。図３に示す例においては、第１のカレントミラー回路ＣＭ１が、ＰチャネルＭＯＳトランジスターＱＰ１及びＱＰ２を含んでいる。
【００７０】
トランジスターＱＰ１は、ロジック電源電位ＶＤＤが供給されるソースと、第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスターのドレインに接続されたゲート及びドレインとを有している。トランジスターＱＰ２は、ロジック電源電位ＶＤＤが供給されるソースと、トランジスターＱＰ１のゲート及びドレインに接続されたゲートとを有している。
【００７１】
第２のカレントミラー回路ＣＭ２は、第２のリファレンスセルＲ２ａ〜Ｒ２ｂの選択状態において、第２のリファレンスセルＲ２ａ〜Ｒ２ｂに流れる電流ＩＲ２に比例する第２のミラー電流を生成する。図３に示す例においては、読み出しモード及びベリファイモードにおいて第２のリファレンスセルＲ２ａ〜Ｒ２ｂが常に選択状態となっている。また、第２のカレントミラー回路ＣＭ２が、ＰチャネルＭＯＳトランジスターＱＰ３及びＱＰ４を含んでいる。
【００７２】
トランジスターＱＰ３は、ロジック電源電位ＶＤＤが供給されるソースと、第２のリファレンスセルＲ２ａ〜Ｒ２ｂのトランジスターのドレインに接続されたゲート及びドレインとを有している。トランジスターＱＰ４は、ロジック電源電位ＶＤＤが供給されるソースと、トランジスターＱＰ３のゲート及びドレインに接続されたゲートとを有している。
【００７３】
トランジスターＱＮ１は、第１のカレントミラー回路ＣＭ１のトランジスターＱＰ２のドレイン及び第２のカレントミラー回路ＣＭ２のトランジスターＱＰ４のドレインに接続されたドレイン及びゲートと、基準電源電位ＶＳＳが供給されるソースを有している。第１又は第２のミラー電流が電流ＩＲ３としてトランジスターＱＮ１に流れて、トランジスターＱＮ１のドレイン及びゲートにおいてリファレンス電位Ｖｒｅｆが生成される。
【００７４】
センスアンプ７２は、トランジスターＱＮ１と共に第３のカレントミラー回路ＣＭ３を構成するＮチャネルＭＯＳトランジスターＱＮ２を含み、トランジスターＱＮ２が、トランジスターＱＮ１に流れる電流ＩＲ３に比例するリファレンス電流ＩＲを生成する。それにより、第１のカレントミラー回路ＣＭ１及び第２のカレントミラー回路ＣＭ２によって負荷を駆動するために電流を増幅しても、第３のカレントミラー回路ＣＭ３によってリファレンス電流ＩＲの大きさを適切に設定することができる。
【００７５】
トランジスターＱＮ２は、トランジスターＱＮ１のドレイン及びゲートに接続されたゲートと、基準電源電位ＶＳＳが供給されるソースとを有している。また、センスアンプ７２は、ＰチャネルＭＯＳトランジスターＱＰ２１〜ＱＰ２４と、ＮチャネルＭＯＳトランジスターＱＮ２１及びＱＮ２２とをさらに含んでいる。
【００７６】
トランジスターＱＰ２１は、ロジック電源電位ＶＤＤが供給されるソースと、トランジスターＱＮ２のドレインに接続されたゲート及びドレインとを有している。トランジスターＱＰ２２は、ロジック電源電位ＶＤＤが供給されるソースと、トランジスターＱＰ２１のゲート及びドレインに接続されたゲートと、メモリーセルＭＣのトランジスターのドレインに接続されたドレインとを有している。ここで、トランジスターＱＰ２１及びＱＰ２２は、カレントミラー回路を構成している。
【００７７】
トランジスターＱＰ２３は、ロジック電源電位ＶＤＤが供給されるソースと、トランジスターＱＮ２のドレインに接続されたゲートとを有している。トランジスターＱＰ２４は、ロジック電源電位ＶＤＤが供給されるソースと、メモリーセルＭＣのトランジスターのドレインに接続されたゲートとを有している。ここで、トランジスターＱＰ２３及びＱＰ２４は、差動アンプの差動対を構成している。
【００７８】
トランジスターＱＮ２１は、トランジスターＱＰ２３のドレインに接続されたドレイン及びゲートと、基準電源電位ＶＳＳが供給されるソースとを有している。トランジスターＱＮ２２は、トランジスターＱＰ２４のドレインに接続されたドレインと、トランジスターＱＮ２１のドレイン及びゲートに接続されたゲートと、基準電源電位ＶＳＳが供給されるソースとを有している。ここで、トランジスターＱＮ２１及びＱＮ２２は、カレントミラー回路を構成している。トランジスターＱＰ２４とトランジスターＱＮ２２との接続点において、センスアンプ７２の出力信号ＯＵＴが生成される。
【００７９】
センスアンプ７２は、メモリーセルＭＣに流れる電流ＩＭをリファレンス電流ＩＲと比較することにより、メモリーセルＭＣに記憶されているデータを読み出す。例えば、センスアンプ７２は、メモリーセルＭＣに流れる電流ＩＭがリファレンス電流ＩＲよりも大きいときに、出力信号ＯＵＴをハイレベルにし、メモリーセルＭＣに流れる電流ＩＭがリファレンス電流ＩＲよりも小さいときに、出力信号ＯＵＴをローレベルにする。
【００８０】
選択回路７１ａは、読み出しモードにおいて、少なくとも第１のミラー電流に基づいてリファレンス電流ＩＲが生成され、ベリファイモードにおいて、少なくとも第２のミラー電流に基づいてリファレンス電流ＩＲが生成されるように、第１のリファレンスセルＲ１ａ〜Ｒ１ｄ又は第２のリファレンスセルＲ２ａ〜Ｒ２ｂの選択状態を設定する。それにより、センスアンプ７２は、読み出しモードにおいて、少なくとも第１のミラー電流に基づいてリファレンス電流ＩＲを生成し、ベリファイモードにおいて、少なくとも第２のミラー電流に基づいてリファレンス電流ＩＲを生成する。
【００８１】
図３に示す例においては、選択回路７１ａが、ワード線駆動回路４０（図１）と第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスターのコントロールゲートとの間に接続されている。あるいは、選択回路７１ａが、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ１又はＱＰ２のソースとの間、又は、トランジスターＱＰ１のドレインと第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスターのドレインとの間、又は、トランジスターＱＰ２のドレインとトランジスターＱＮ１のドレインとの間に接続されても良い。
【００８２】
その場合に、選択回路７１ａは、読み出しモードにおいて第１のミラー電流が生成され、ベリファイモードにおいて第１のミラー電流が生成されないように、第１のリファレンスセルＲ１ａ〜Ｒ１ｄ又は第１のカレントミラー回路ＣＭ１の接続状態を設定する。それにより、第１のリファレンスセルＲ１ａ〜Ｒ１ｄの選択状態を選択又は非選択に設定することができる。
【００８３】
例えば、選択回路７１ａは、複数のアナログスイッチ等で構成され、選択制御回路７３から供給される制御信号ＸＳＡＰに従って、駆動電位ＶＷＬと基準電源電位ＶＳＳとの内の一方を選択して第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスターのコントロールゲートに印加する。
【００８４】
読み出しモードにおいては、選択制御回路７３が制御信号ＸＳＡＰをローレベルに活性化することにより、選択回路７１ａが、駆動電位ＶＷＬを第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスターのコントロールゲートに印加する。従って、第１のリファレンスセルＲ１ａ〜Ｒ１ｄに電流ＩＲ１が流れ、第１のカレントミラー回路ＣＭ１に第１のミラー電流が流れるので、第１及び第２のミラー電流に基づいてリファレンス電流ＩＲが生成される。それにより、第１のリファレンスセルＲ１ａ〜Ｒ１ｄに電流が流れない低電圧状態においても、第２のリファレンスセルＲ２ａ〜Ｒ２ｂを用いてリファレンス電流ＩＲを生成することができる。
【００８５】
ベリファイモードにおいては、選択制御回路７３が制御信号ＸＳＡＰをハイレベルに非活性化することにより、選択回路７１ａが、基準電源電位ＶＳＳを第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスターのコントロールゲートに印加する。従って、第１のリファレンスセルＲ１ａ〜Ｒ１ｄ及び第１のカレントミラー回路ＣＭ１に電流が流れないので、第２のミラー電流に基づいてリファレンス電流ＩＲが生成される。
【００８６】
その際に、第１のカレントミラー回路ＣＭ１は、第１のリファレンスセルＲ１ａ〜Ｒ１ｄに流れる電流ＩＲ１をａ倍して第１のミラー電流を生成する。また、第２のカレントミラー回路ＣＭ２は、第２のリファレンスセルＲ２ａ〜Ｒ２ｂに流れる電流ＩＲ２をｂ倍して第２のミラー電流を生成する。さらに、第３のカレントミラー回路ＣＭ３は、第１のミラー電流及び第２のミラー電流をｃ倍してリファレンス電流ＩＲを生成する。
【００８７】
ここで、ａｃ≒１／４、かつ、０＜ｂｃ＜１／２とすれば、第３のカレントミラー回路ＣＭ３が、第１のミラー電流に基づいて、第１のリファレンスセルＲ１ａ〜Ｒ１ｄの各々に流れる電流と略同じ大きさの電流を生成し、第２のミラー電流に基づいて、第２のリファレンスセルＲ２ａ〜Ｒ２ｂの各々に流れる電流のβ倍（０＜β＜１）の電流を生成することになる。例えば、ａ＝２、ｂ＝２、ｃ＝１／８の場合には、β＝１／２となる。あるいは、０．２≦β≦０．６としても良い。
【００８８】
それにより、読み出しモードにおいて、駆動電位ＶＷＬの変化に対するリファレンス電流ＩＲの変化量を第１のリファレンスセルＲ１ａ〜Ｒ１ｄに流れる電流ＩＲ１の変化量に近付けて、温度や電源電圧の変動の影響を低下させることができる。また、ベリファイモードにおいて、駆動電位ＶＷＬの変化に対するリファレンス電流ＩＲの変化量を比較的小さくして、プログラム状態のメモリーセルＭＣのベリファイにおける判定基準を厳しく設定することができる。
【００８９】
図４は、図３に示すリファレンス電流設定回路によるリファレンス電流の設定例を示す図である。図４において、横軸は、第１のリファレンスセルＲ１ａ〜Ｒ１ｄ及び第２のリファレンスセルＲ２ａ〜Ｒ２ｂに印加される駆動電位を表しており、縦軸は、駆動電位に従って流れる電流を表している。また、実線（ａ）は、第１のリファレンスセルＲ１ａ〜Ｒ１ｄに流れる電流を表しており、実線（ｂ）は、第２のリファレンスセルＲ２ａ〜Ｒ２ｂに流れる電流を表している。
【００９０】
ベリファイモードにおいては、例えば、イレーズ状態の第２のリファレンスセルＲ２ａ〜Ｒ２ｂに流れる電流ＩＲ２を第２のカレントミラー回路ＣＭ２及び第３のカレントミラー回路ＣＭ３によって約１／３倍にすることにより、破線（ｃ）で表されるリファレンス電流ＩＲが得られる。このように、駆動電位の変化に対するリファレンス電流ＩＲの変化量を比較的小さくすることにより、プログラム状態のメモリーセルＭＣのベリファイにおける判定基準を厳しく設定することができる。
【００９１】
一方、読み出しモードにおいては、例えば、イレーズ状態とプログラム状態との中間状態の第１のリファレンスセルＲ１ａ〜Ｒ１ｄに流れる電流ＩＲ１と略同じ大きさの電流と、イレーズ状態の第２のリファレンスセルＲ２ａ〜Ｒ２ｂに流れる電流ＩＲ２の約１／３倍の電流とを足し合わせることにより、破線（ｄ）で表されるリファレンス電流ＩＲが得られる。このように、駆動電位の変化に対するリファレンス電流ＩＲの変化量を第１のリファレンスセルＲ１ａ〜Ｒ１ｄに流れる電流の変化量に近付けることにより、温度や電源電圧の変動の影響を低下させることができる。
【００９２】
さらに、ベリファイモードにおいて、イレーズ状態のメモリーセルＭＣをベリファイするイレーズベリファイと、プログラム状態のメモリーセルＭＣをベリファイするプログラムベリファイとにおいて、異なるリファレンス電流ＩＲを用いても良い。それにより、判定基準をさらに厳しく設定して、メモリーセルＭＣに記憶されるデータの信頼性を高めることができる。
【００９３】
例えば、イレーズベリファイを行う際には、第２のリファレンスセルＲ２ａ〜Ｒ２ｂに流れる電流ＩＲ２を第２のカレントミラー回路ＣＭ２及び第３のカレントミラー回路ＣＭ３によって約１／２倍にし、プログラムベリファイを行う際には、第２のリファレンスセルに流れる電流ＩＲ２を第２のカレントミラー回路ＣＭ２及び第３のカレントミラー回路ＣＭ３によって約１／３倍にすることにより、リファレンス電流を生成しても良い。
【００９４】
第１の構成例によれば、プログラム状態よりも閾値電圧が低い中間状態の複数の第１のリファレンスセルを設けることにより、リファレンス電流ＩＲを生成するために用いられるリファレンスセルの電流供給能力を向上させて、読み出しモードにおいてリファレンス電流ＩＲの確定に要する時間を短縮することができる。その結果、データの高速読み出しが可能となる。また、複数の第１のリファレンスセル又は複数の第２のリファレンスセルを設けることにより、プロセスばらつきによるリファレンスセルの閾値電圧のばらつきの影響を低減することができる。
【００９５】
一方、ベリファイモードにおいては、閾値電圧が低いイレーズ状態の第２のリファレンスセルに流れる電流に比例する第２のミラー電流に少なくとも基づいてリファレンス電流ＩＲが生成されるので、セルに印加される駆動電位ＶＷＬの変化に対して、読み出しモードにおけるよりも緩やかに変化するリファレンス電流ＩＲを生成して、閾値電圧が高いプログラム状態のメモリーセルＭＣのベリファイを行う際に判定基準を厳しく設定することができる。
【００９６】
＜メモリー制御回路２＞
図５は、図１に示すメモリー制御回路の第２の構成例を示す回路図である。第２の構成例においては、図３に示す第１の構成例における第２のリファレンスセルＲ２ａ〜Ｒ２ｂ、第２のカレントミラー回路ＣＭ２、及び、選択回路７１ａが省略されており、他の回路の構成も変更されている。その他の点に関しては、第２の構成例は、第１の構成例と同様でも良い。
【００９７】
図５に示すように、リファレンス電流設定回路７１は、イレーズ状態とプログラム状態との中間状態の第１のリファレンスセルＲ１ａ〜Ｒ１ｄと、第１のカレントミラー回路ＣＭ１と、インバーター７１ｂと、ＮチャネルＭＯＳトランジスターＱＮ１、ＱＮ５、及び、ＱＮ６とを含んでいる。
【００９８】
メモリー制御回路７０は、読み出しモード及びベリファイモードにおいて制御信号ＲＤをハイレベルに活性化する。インバーター７１ｂは、制御信号ＲＤを反転して、反転された制御信号ＲＤを、第１のカレントミラー回路ＣＭ１及びセンスアンプ７２に供給する。
【００９９】
第１のカレントミラー回路ＣＭ１においては、図３に示すトランジスターＱＰ１及びＱＰ２に加えて、ＰチャネルＭＯＳトランジスターＱＰ１１及びＱＰ１２が追加されている。トランジスターＱＰ１１及びＱＰ１２は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ１及びＱＰ２との間にそれぞれ接続されて、制御信号ＲＤがハイレベルに活性化されているときにオン状態となる。
【０１００】
第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスターのコントロールゲートには、ワード線駆動回路４０（図１）から駆動電位ＶＷＬが供給される。トランジスターＱＮ５は、第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスターのソースに接続されたドレインと、基準電源電位ＶＳＳが供給されるソースとを有している。トランジスターＱＮ５は、ゲートに印加される駆動電位ＶＷＬに従ってオン状態となり、第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスターのソースに基準電源電位ＶＳＳを供給する。
【０１０１】
それにより、第１のリファレンスセルＲ１ａ〜Ｒ１ｄは、制御信号ＲＤがハイレベルに活性化されているときに、コントロールゲートに印加される駆動電位ＶＷＬに従って電流ＩＲ１を流す。一方、トランジスターＱＮ５は、ゲートに駆動電位ＶＷＬが印加されていないときに、第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスターのソースを基準電源電位ＶＳＳから切り離す。
【０１０２】
第１のカレントミラー回路ＣＭ１は、制御信号ＲＤがハイレベルに活性化されているときに、第１のリファレンスセルＲ１ａ〜Ｒ１ｄに流れる電流ＩＲ１に比例する第１のミラー電流を生成する。
【０１０３】
トランジスターＱＮ１は、カレントミラー回路ＣＭ１のトランジスターＱＰ２のドレインに接続されたドレイン及びゲートを有している。トランジスターＱＮ６は、トランジスターＱＮ１のソースに接続されたドレインと、基準電源電位ＶＳＳが供給されるソースとを有し、ゲートに印加される制御信号ＲＤがハイレベルに活性化されているときにオン状態となる。それにより、第１のミラー電流が電流ＩＲ３としてトランジスターＱＮ１及びＱＮ６に流れる。
【０１０４】
センスアンプ７２は、図３に示すトランジスターＱＮ２、ＱＰ２１、及び、ＱＰ２２に加えて、ＰチャネルＭＯＳトランジスターＱＰ２３及びＱＰ２４と、ＮチャネルＭＯＳトランジスターＱＮ７と、出力回路７２ａとを含んでいる。なお、ＮチャネルＭＯＳトランジスターＱＮ８は、スイッチ回路６０（図２）のトランジスターであり、ＮチャネルＭＯＳトランジスターＱＮ９は、トランスミッションゲートＴＧ（図２）のトランジスターである。
【０１０５】
トランジスターＱＰ２３及びＱＰ２４は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ２１及びＱＰ２２との間にそれぞれ接続されて、制御信号ＲＤがハイレベルに活性化されているときにオン状態となる。トランジスターＱＮ７は、トランジスターＱＮ２のソースに接続されたドレインと、基準電源電位ＶＳＳが供給されるソースとを有し、制御信号ＲＤがハイレベルに活性化されているときにオン状態となる。従って、制御信号ＲＤがハイレベルに活性化されているときに、トランジスターＱＮ２は、トランジスターＱＮ１に流れる電流ＩＲ３に比例するリファレンス電流ＩＲを生成する。
【０１０６】
その際に、第１のカレントミラー回路ＣＭ１は、第１のリファレンスセルＲ１ａ〜Ｒ１ｄに流れる電流ＩＲ１をａ倍して第１のミラー電流を生成する。また、第３のカレントミラー回路ＣＭ３は、第１のミラー電流をｃ倍してリファレンス電流ＩＲを生成する。ここで、ａｃ≒１／４とすれば、第３のカレントミラー回路ＣＭ３が、第１のミラー電流に基づいて、第１のリファレンスセルＲ１ａ〜Ｒ１ｄの各々に流れる電流と略同じ大きさの電流を生成することになる。例えば、ａ＝２、ｃ＝１／８としても良い。
【０１０７】
このように、複数の第１のリファレンスセルを設けることにより、リファレンス電流ＩＲが一定である場合に、第１のカレントミラー回路ＣＭ１において、ゲート容量の増加と比較して電流供給能力（出力インピーダンスの逆数に比例する）の増加の方が大きくなる。以下の説明においては、第１のカレントミラー回路ＣＭ１を構成するトランジスターＱＰ１とトランジスターＱＰ２とのサイズ（ゲート幅）の比が１：８である場合を基準とする。
【０１０８】
例えば、２つの第１のリファレンスセルを設けてトランジスターＱＰ１のサイズを２倍にすると、ゲート容量は、（２＋８）／（１＋８）≒１．１倍となるが、電流供給能力は約２倍となる。あるいは、４つの第１のリファレンスセルを設けてトランジスターＱＰ１のサイズを４倍にすると、ゲート容量は、（４＋８）／（１＋８）≒１．３倍となるが、電流供給能力は約４倍となる。
【０１０９】
トランジスターＱＮ８は、トランジスターＱＰ２２のドレインに接続されたドレインと、メモリーセルＭＣのトランジスターのドレインに接続されたソースとを有し、メモリーセルＭＣを選択するビット線選択信号ＳＢがハイレベルに活性化されているときにオン状態となる。また、トランジスターＱＮ９は、メモリーセルＭＣのトランジスターのソースに接続されたドレインと、基準電源電位ＶＳＳが供給されるソースとを有し、駆動電位ＶＷＬに従ってオン状態となる。従って、制御信号ＲＤ及びビット線選択信号ＳＢがハイレベルに活性化されているときに、駆動電位ＶＷＬが印加されるメモリーセルＭＣに、記憶されたデータに応じた電流ＩＭが流れる。
【０１１０】
センスアンプ７２は、制御信号ＲＤがハイレベルに活性化されているときに、アドレス信号によって指定されたメモリーセルＭＣに流れる電流ＩＭをリファレンス電流ＩＲと比較することにより、メモリーセルＭＣに記憶されているデータを読み出す。出力回路７２ａは、トランジスターＱＰ２２のドレインとトランジスターＱＮ８のドレインとの接続点の電位に基づいて出力信号ＯＵＴを生成する。
【０１１１】
例えば、センスアンプ７２は、メモリーセルＭＣに流れる電流ＩＭがリファレンス電流ＩＲよりも大きいときに、出力信号ＯＵＴをローレベルにし、メモリーセルＭＣに流れる電流ＩＭがリファレンス電流ＩＲよりも小さいときに、出力信号ＯＵＴをハイレベルにする。
【０１１２】
第２の構成例によれば、プログラム状態よりも閾値電圧が低い中間状態の複数の第１のリファレンスセルを設けることにより、リファレンス電流ＩＲを生成するために用いられるリファレンスセルの電流供給能力を向上させて、読み出しモードにおいてリファレンス電流ＩＲの確定に要する時間を短縮することができる。その結果、データの高速読み出しが可能となる。
【０１１３】
＜メモリー制御回路３＞
図６は、図１に示すメモリー制御回路の第３の構成例を示す回路図である。第３の構成例においては、リファレンス電流設定回路７１が、イレーズ状態とプログラム状態との中間状態の少なくとも１つの第１のリファレンスセルＲ１と、イレーズ状態の少なくとも１つの第２のリファレンスセルＲ２と、第１のカレントミラー回路ＣＭ１と、第２のカレントミラー回路ＣＭ２と、インバーター７１ｂと、選択回路８０と、ＮチャネルＭＯＳトランジスターＱＮ１、ＱＮ５、及び、ＱＮ６とを含んでいる。
【０１１４】
メモリー制御回路７０は、読み出しモード及びベリファイモードにおいて制御信号ＲＤをハイレベルに活性化する。インバーター７１ｂは、制御信号ＲＤを反転して、反転された制御信号ＲＤを、第１のカレントミラー回路ＣＭ１、第２のカレントミラー回路ＣＭ２、及び、センスアンプ７２に供給する。
【０１１５】
選択制御回路７３は、第１のリファレンスセルＲ１を選択するときに、制御信号ＸＳＡＰをローレベルに活性化し、第２のリファレンスセルＲ２を選択するときに、第２のカレントミラー回路ＣＭのミラー比の設定に従って、制御信号ＸＳＡ０〜ＸＳＡ３の内の少なくとも１つをローレベルに活性化する。
【０１１６】
第１のカレントミラー回路ＣＭ１においては、図３に示すトランジスターＱＰ１及びＱＰ２に加えて、ＰチャネルＭＯＳトランジスターＱＰ１１及びＱＰ１２が追加されている。トランジスターＱＰ１１は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ１との間に接続されて、制御信号ＲＤがハイレベルに活性化されているときにオン状態となる。トランジスターＱＰ１２は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ２との間に接続されて、制御信号ＸＳＡＰがローレベルに活性化されているときにオン状態となる。
【０１１７】
第２のカレントミラー回路ＣＭ２においては、図３に示すトランジスターＱＰ４の替りにＰチャネルＭＯＳトランジスターＱＰ４０〜ＱＰ４３が設けられると共に、トランジスターＱＰ３０及びＱＰ５０〜ＱＰ５３が追加されている。トランジスターＱＰ３０は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ３との間に接続されて、制御信号ＲＤがハイレベルに活性化されているときにオン状態となる。
【０１１８】
トランジスターＱＰ５０は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ４０との間に接続されて、制御信号ＸＳＡ０がローレベルに活性化されているときにオン状態となる。トランジスターＱＰ５１は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ４１との間に接続されて、制御信号ＸＳＡ１がローレベルに活性化されているときにオン状態となる。
【０１１９】
トランジスターＱＰ５２は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ４２との間に接続されて、制御信号ＸＳＡ２がローレベルに活性化されているときにオン状態となる。トランジスターＱＰ５３は、ロジック電源電位ＶＤＤの配線とトランジスターＱＰ４３との間に接続されて、制御信号ＸＳＡ３がローレベルに活性化されているときにオン状態となる。
【０１２０】
トランジスターＱＰ５０〜ＱＰ５３の内の少なくとも１つがオン状態であるときに、トランジスターＱＰ４０〜ＱＰ４３の内の対応する少なくとも１つが、トランジスターＱＰ３とカレントミラーを構成する。従って、第２のカレントミラー回路ＣＭ２は、制御信号ＸＳＡ０〜ＸＳＡ３によってミラー比を変更できるように構成されている。
【０１２１】
それにより、リファレンスセルの数を増やしたりリファレンスセルの駆動電位を調整したりすることなく、簡単な構成でリファレンス電流ＩＲを変更してベリファイモードにおける判定基準を設定することができる。図５に示す例においては、トランジスターＱＰ５０〜ＱＰ５３の内の何れをオン状態とするかによって、第２のカレントミラー回路ＣＭ２のミラー比を１６通りに変更することができる。
【０１２２】
選択回路８０は、インバーター８１と、ＡＮＤ回路８２及び８４と、ＮＡＮＤ回路８３と、ＮチャネルＭＯＳトランジスターＱＮ３及びＱＮ４とを含んでいる。トランジスターＱＮ３は、第１のカレントミラー回路ＣＭ１のトランジスターＱＰ１のドレインに接続されたドレインと、第１のリファレンスセルＲ１のトランジスターのドレインに接続されたソースとを有している。トランジスターＱＮ４は、第２のカレントミラー回路ＣＭ２のトランジスターＱＰ３のドレインに接続されたドレインと、第２のリファレンスセルＲ２のトランジスターのドレインに接続されたソースとを有している。
【０１２３】
インバーター８１は、制御信号ＸＳＡＰを反転して、反転された制御信号ＸＳＡＰをＡＮＤ回路８２に供給する。ＡＮＤ回路８２は、制御信号ＲＤがハイレベルに活性化されると共に制御信号ＸＳＡＰがローレベルに活性化されているときに、ハイレベルの出力信号をトランジスターＱＮ３のゲートに印加する。それにより、トランジスターＱＮ３がオン状態となって、第１のリファレンスセルＲ１のトランジスターのドレインにハイレベルの電位が印加される。
【０１２４】
ＮＡＮＤ回路８３は、制御信号ＸＳＡ０〜ＸＳＡ３の内の少なくとも１つがローレベルに活性化されているときに、ハイレベルの出力信号をＡＮＤ回路８４に供給する。ＡＮＤ回路８４は、制御信号ＲＤがハイレベルに活性化されると共にＮＡＮＤ回路８３の出力信号がハイレベルに活性化されているときに、ハイレベルの出力信号をトランジスターＱＮ４のゲートに印加する。それにより、トランジスターＱＮ４がオン状態となって、第２のリファレンスセルＲ２のトランジスターのドレインにハイレベルの電位が印加される。
【０１２５】
第１のリファレンスセルＲ１のトランジスター及び第２のリファレンスセルＲ２のトランジスターのコントロールゲートには、ワード線駆動回路４０（図１）から駆動電位ＶＷＬが供給される。トランジスターＱＮ５は、第１のリファレンスセルＲ１のトランジスター及び第２のリファレンスセルＲ２のトランジスターのソースに接続されたドレインと、基準電源電位ＶＳＳが供給されるソースとを有している。トランジスターＱＮ５は、ゲートに印加される駆動電位ＶＷＬに従ってオン状態となり、第１のリファレンスセルＲ１のトランジスター及び第２のリファレンスセルＲ２のトランジスターのソースに基準電源電位ＶＳＳを供給する。
【０１２６】
それにより、第１のリファレンスセルＲ１は、制御信号ＲＤがハイレベルに活性化されると共に制御信号ＸＳＡＰがローレベルに活性化されているときに、コントロールゲートに印加される駆動電位ＶＷＬに従って電流ＩＲ１を流す。また、第２のリファレンスセルＲ２は、制御信号ＲＤがハイレベルに活性化されると共に制御信号ＸＳＡ０〜ＸＳＡ３の内の少なくとも１つがローレベルに活性化されているときに、コントロールゲートに印加される駆動電位ＶＷＬに従って電流ＩＲ２を流す。一方、トランジスターＱＮ５は、ゲートに駆動電位ＶＷＬが印加されていないときに、第１のリファレンスセルＲ１のトランジスター及び第２のリファレンスセルＲ２のトランジスターのソースを基準電源電位ＶＳＳから切り離す。
【０１２７】
第１のカレントミラー回路ＣＭ１は、制御信号ＲＤがハイレベルに活性化されると共に制御信号ＸＳＡＰがローレベルに活性化されているときに、第１のリファレンスセルＲ１に流れる電流ＩＲ１に比例する第１のミラー電流を生成する。第２のカレントミラー回路ＣＭ２は、制御信号ＲＤがハイレベルに活性化されると共に制御信号ＸＳＡ０〜ＸＳＡ３の内の少なくとも１つがローレベルに活性化されているときに、第２のリファレンスセルＲ２に流れる電流ＩＲ２に比例する第２のミラー電流を生成する。
【０１２８】
トランジスターＱＮ１は、カレントミラー回路ＣＭ１のトランジスターＱＰ２のドレイン及び第２のカレントミラー回路ＣＭ２のトランジスターＱＰ４０〜ＱＰ４３のドレインに接続されたドレイン及びゲートを有している。トランジスターＱＮ６は、トランジスターＱＮ１のソースに接続されたドレインと、基準電源電位ＶＳＳが供給されるソースとを有し、制御信号ＲＤがハイレベルに活性化されているときにオン状態となる。それにより、第１又は第２のミラー電流が電流ＩＲ３としてトランジスターＱＮ１及びＱＮ６に流れる。
【０１２９】
センスアンプ７２は、図５に示すセンスアンプ７２と同様に構成され、制御信号ＲＤがハイレベルに活性化されているときに、アドレス信号によって指定されたメモリーセルＭＣに流れる電流ＩＭをリファレンス電流ＩＲと比較することにより、メモリーセルＭＣに記憶されているデータを読み出す。
【０１３０】
選択回路８０は、読み出しモードにおいて、少なくとも第１のミラー電流に基づいてリファレンス電流ＩＲが生成され、ベリファイモードにおいて、少なくとも第２のミラー電流に基づいてリファレンス電流ＩＲが生成されるように、第１のリファレンスセルＲ１又は第２のリファレンスセルＲ２の選択状態を設定する。
【０１３１】
ここで、選択回路８０は、読み出しモードにおいて第１のミラー電流が生成され、ベリファイモードにおいて第１のミラー電流が生成されないように、第１のリファレンスセルＲ１又は第１のカレントミラー回路ＣＭ１の接続状態を設定するようにしても良い。それにより、ベリファイモードにおいて、閾値電圧が低いイレーズ状態の第２のリファレンスセルＲ２に流れる電流に比例する第２のミラー電流に基づいてリファレンス電流ＩＲが生成されるので、セルに印加される駆動電位ＶＷＬの変化に対して、読み出しモードにおけるよりも緩やかに変化するリファレンス電流ＩＲを生成することが可能となる。従って、閾値電圧が高いプログラム状態のメモリーセルＭＣのベリファイを行う際に判定基準を厳しく設定することができる。
【０１３２】
また、選択回路８０は、ベリファイモードにおいて第２のミラー電流が生成され、読み出しモードにおいて第２のミラー電流が生成されないように、第２のリファレンスセルＲ２又は第２のカレントミラー回路ＣＭ２の接続状態を設定するようにしても良い。それにより、読み出しモードにおいて、中間状態の第１のリファレンスセルＲ１のみを用いてリファレンス電流ＩＲが高速に生成されると共に、温度や電源電圧の変動に対してリファレンス電流ＩＲがメモリーセルＭＣの電流ＩＭと同様に変化するので、第１のリファレンスセルＲ１及び第２のリファレンスセルＲ２の両方を用いる場合よりも動作マージンを大きくすることができる。
【０１３３】
あるいは、読み出しモードにおけるリファレンスセルの選択が、メモリー制御回路７０に供給される電源電圧（ＶＤＤ−ＶＳＳ）に基づいて行われても良い。その場合には、電源電圧（ＶＤＤ−ＶＳＳ）が所定の電圧よりも高いときに検出信号ＤＥＴを活性化する電圧検出回路７４が、メモリー制御回路７０に設けられる。
【０１３４】
選択制御回路７３は、読み出しモードにおいて、検出信号ＤＥＴが活性化されているときに、第１のミラー電流に基づいてリファレンス電流ＩＲが生成されるように選択回路８０を制御し、検出信号ＤＥＴが活性化されていないときに、第１及び第２のミラー電流に基づいてリファレンス電流ＩＲが生成されるように選択回路８０を制御する。
【０１３５】
それにより、電源電圧（ＶＤＤ−ＶＳＳ）が比較的高いときには、第１のリファレンスセルＲ１のみを用いてリファレンス電流ＩＲを高速に生成することができる。一方、電源電圧（ＶＤＤ−ＶＳＳ）が比較的低いときには、中間状態の第１のリファレンスセルＲ１がオン状態になり難いが、第１のリファレンスセルＲ１がオン状態にならなくても第２のリファレンスセルＲ２を用いてリファレンス電流ＩＲを生成することができる。
【０１３６】
第３の構成例によれば、プログラム状態よりも閾値電圧が低い中間状態の第１のリファレンスセルを設けることにより、リファレンス電流ＩＲを生成するために用いられるリファレンスセルの電流供給能力を向上させて、読み出しモードにおいてリファレンス電流ＩＲの確定に要する時間を短縮することができる。その結果、データの高速読み出しが可能となる。
【０１３７】
一方、ベリファイモードにおいては、閾値電圧が低いイレーズ状態の第２のリファレンスセルに流れる電流に比例する第２のミラー電流に少なくとも基づいてリファレンス電流ＩＲが生成されるので、セルに印加される駆動電位ＶＷＬの変化に対して、読み出しモードにおけるよりも緩やかに変化するリファレンス電流ＩＲを生成して、閾値電圧が高いプログラム状態のメモリーセルＭＣのベリファイを行う際に判定基準を厳しく設定することができる。
【０１３８】
＜レイアウト＞
次に、本発明の一実施形態に係る不揮発性記憶装置のレイアウトについて説明する。
図７は、図１に示す半導体記憶装置における複数のリファレンスセル等の配置例を示す接続図であり、図８は、図７に示すワード線及びビット線のパターンレイアウト例を示す平面図である。
【０１３９】
この例においては、複数のメモリーセル及び複数のリファレンスセルが配置される領域が、複数のブロックに分割されている。図７には、それらのブロックの内のブロックＡ〜Ｆが示されており、図８には、ブロックＡ〜Ｄが示されている。また、図７に示すように、メモリー制御回路７０は、カレントミラー回路７５と、センスアンプ７６とを含んでいる。カレントミラー回路７５は、例えば、図３に示すような第１のカレントミラー回路ＣＭ１及び第２のカレントミラー回路ＣＭ２を含んでいる。
【０１４０】
ブロックＡには、イレーズ状態とプログラム状態との中間状態の複数の第１のリファレンスセル（図７には、一例として、第１のリファレンスセルＲ１ａ〜Ｒ１ｄを示す）と、イレーズ状態の少なくとも１つの第２のリファレンスセル（図７には、一例として、第２のリファレンスセルＲ２ａ〜Ｒ２ｂを示す）とが配置されている。
【０１４１】
第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスターのドレインは、ローカルビット線（単に、「ビット線」ともいう）ＬＢＬ０〜ＬＢＬ３をそれぞれ介して、カレントミラー回路７５のトランジスターＱＰ１（図３）のドレインに接続されている。第２のリファレンスセルＲ２ａ〜Ｒ２ｂのトランジスターのドレインは、ローカルビット線ＬＢＬ４〜ＬＢＬ５をそれぞれ介して、カレントミラー回路７５のトランジスターＱＰ３（図３）のドレインに接続されている。また、カレントミラー回路７５のトランジスターＱＰ２及びＱＰ４（図３）のドレインは、配線ＳＡ１を介して、センスアンプ７６の第１の入力端子に接続されている。
【０１４２】
ブロックＣ以降の各々のブロックには、複数のメモリーセルＭＣが、複数の行及び複数の列（図７においては、１２８行×８列）に配置されており、スイッチ回路６０（図２）の複数のトランジスターも、ブロック毎に設けられている。例えば、ブロックＣは、複数のワード線ＷＬ０〜ＷＬ１２７と、複数のローカルビット線ＬＢＬ０〜ＬＢＬ７とを含んでいる。
【０１４３】
ワード線ＷＬｉは、第ｉ行に配置された複数のメモリーセルＭＣのトランジスターのゲートに接続されている。また、ローカルビット線ＬＢＬｊは、第ｊ列に配置された複数のメモリーセルＭＣのトランジスターのドレインに接続されている。複数のグローバルビット線ＧＢＬ０〜ＧＢＬ３は、列方向に連なる複数のブロックに共通して設けられ、複数のローカルビット線ＬＢＬ０〜ＬＢＬ７にそれぞれのトランジスターを介して接続されている。
【０１４４】
具体的には、グローバルビット線ＧＢＬ０が、ブロックＡ、Ｃ、Ｅ、・・・のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれのトランジスターを介して接続されており、グローバルビット線ＧＢＬ１が、ブロックＡ、Ｃ、Ｅ、・・・のローカルビット線ＬＢＬ４〜ＬＢＬ７にそれぞれのトランジスターを介して接続されている。
【０１４５】
同様に、グローバルビット線ＧＢＬ２が、ブロックＢ、Ｄ、Ｆ、・・・のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれのトランジスターを介して接続されており、グローバルビット線ＧＢＬ３が、ブロックＢ、Ｄ、Ｆ、・・・のローカルビット線ＬＢＬ４〜ＬＢＬ７にそれぞれのトランジスターを介して接続されている。
【０１４６】
複数のトランジスターのゲートには、グローバルビット線に接続されるローカルビット線を選択するための複数のビット線選択信号が、メモリー制御回路７０から印加される。各々のトランジスターは、ゲートに印加されるビット線選択信号がハイレベルに活性化されたときにオン状態となって、ローカルビット線をグローバルビット線に接続する。なお、ブロックＡ及びＢのトランジスターは、読み出しモード及びベリファイモードにおいて常にオフ状態とされる。
【０１４７】
具体的には、ブロックＣ及びＤの各々においてローカルビット線ＬＢＬ０〜ＬＢＬ７に接続された８個のトランジスターのゲートに、ビット線選択信号ＳＢ０（０）〜ＳＢ７（０）がそれぞれ印加される。また、ブロックＥ及びＦの各々においてローカルビット線ＬＢＬ０〜ＬＢＬ７に接続された８個のトランジスターのゲートに、ビット線選択信号ＳＢ０（１）〜ＳＢ７（１）がそれぞれ印加される。
【０１４８】
メモリー制御回路７０において、トランジスターＱＮ１０は、グローバルビット線ＧＢＬ０と配線ＳＡ２との間に接続されており、トランジスターＱＮ１１は、グローバルビット線ＧＢＬ１と配線ＳＡ２との間に接続されている。また、トランジスターＱＮ１２は、グローバルビット線ＧＢＬ２と配線ＳＡ２との間に接続されており、トランジスターＱＮ１３は、グローバルビット線ＧＢＬ３と配線ＳＡ２との間に接続されている。配線ＳＡ２は、センスアンプ７６の第２の入力端子に接続されている。
【０１４９】
トランジスターＱＮ１０〜ＱＮ１３のゲートには、センスアンプ７６に接続されるグローバルビット線を選択するための列選択信号ＳＣ０〜ＳＣ３が印加される。トランジスターＱＮ１０〜ＱＮ１３の各々は、ゲートに印加される列選択信号がハイレベルに活性化されたときにオン状態となって、グローバルビット線を配線ＳＡ２に接続する。
【０１５０】
図１に示す不揮発性記憶装置は、半導体基板上に絶縁膜を介して配置されて導電性を有するポリシリコン層と、ポリシリコン層上にそれぞれの層間絶縁膜を介して配置された複数の配線層とを有している。例えば、図８に示すように、ポリシリコン層に複数のワード線ＷＬＲ、ＷＬ０、ＷＬ１、・・・が配置され、第１の配線層に複数のローカルビット線ＬＢＬ０、ＬＢＬ１、・・・が配置され、第２の配線層に複数のグローバルビット線ＧＢＬ０、ＧＢＬ１、・・・が配置されている。なお、図８において、層間絶縁膜は省略されている。
【０１５１】
ここで、複数のグローバルビット線ＧＢＬ０、ＧＢＬ１、・・・の各々は、複数のサブグローバルビット線に分岐している。例えば、グローバルビット線ＧＢＬ０は、２つのサブグローバルビット線ＳＧＢＬ０及びＳＧＢＬ１に分岐している。さらに、サブグローバルビット線ＳＧＢＬ０は、列方向に連なる複数のブロックの各々において２つのローカルビット線ＬＢＬ０及びＬＢＬ１にそれぞれのトランジスターを介して接続されている。また、サブグローバルビット線ＳＧＢＬ１は、列方向に連なる複数のブロックの各々において２つのローカルビット線ＬＢＬ２及びＬＢＬ３にそれぞれのトランジスターを介して接続されている。
【０１５２】
図７に示すように、第１のリファレンスセルＲ１ａ〜Ｒ１ｄは、所定のワード線ＷＬＲに沿って配置されている。また、第２のリファレンスセルＲ２ａ〜Ｒ２ｂも、所定のワード線ＷＬＲに沿って配置されている。それにより、第１のリファレンスセルＲ１ａ〜Ｒ１ｄのトランジスター又は第２のリファレンスセルＲ２ａ〜Ｒ２ｂのトランジスターのコントロールゲートを、所定のワード線ＷＬＲの一部で構成することができる。
【０１５３】
また、図８に示すように、第１のリファレンスセルＲ１ａ〜Ｒ１ｄ（図７）にそれぞれ接続されたローカルビット線ＬＢＬ０〜ＬＢＬ３（ブロックＡ）が、複数のメモリーセルＭＣ（図７）にそれぞれ接続された複数のローカルビット線ＬＢＬ０〜ＬＢＬ３（ブロックＣ）の延長線上に配置されている。それにより、第１のリファレンスセルＲ１ａ〜Ｒ１ｄに対して、メモリーセルＭＣと同様にデータを書き込んで所望の記憶状態に設定することができる。さらに、第１のリファレンスセルＲ１ａ〜Ｒ１ｄとメモリーセルＭＣとの間でメモリー制御回路７０を共用できるので、チップ面積を縮小することが可能である。
【０１５４】
また、第２のリファレンスセルＲ２ａ〜Ｒ２ｂ（図７）にそれぞれ接続されたローカルビット線ＬＢＬ４〜ＬＢＬ５（ブロックＡ）が、複数のメモリーセルＭＣ（図７）にそれぞれ接続されたローカルビット線ＬＢＬ４〜ＬＢＬ５（ブロックＣ）の延長線上に配置されている。それにより、第２のリファレンスセルＲ２ａ〜Ｒ２ｂに対して、メモリーセルＭＣと同様にデータを消去してイレーズ状態に設定することができる。さらに、第２のリファレンスセルＲ２ａ〜Ｒ２ｂとメモリーセルＭＣとの間でメモリー制御回路７０を共用できるので、チップ面積を縮小することが可能である。
【０１５５】
複数のローカルビット線ＬＢＬ０〜ＬＢＬ７が配置された第１の配線層において、末端（図中左端）のローカルビット線ＬＢＬ０の隣にダミーのローカルビット線（ダミー配線）ＤＭＹ１が配置されている。また、複数のサブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ７が配置された第２の配線層において、末端（図中左端）のサブグローバルビット線ＳＧＢＬ０の隣にダミーのサブグローバルビット線（ダミー配線）ＤＭＹ２が配置されている。それにより、メモリーセルアレイの周辺領域１０ａにおいて、配線層上に配置される層間絶縁膜を平坦化することができる。
【０１５６】
図７に示す例においては、ブロックＡにおいて列方向に複数のリファレンスセルが配置されているので、それらのリファレンスセルの内から実際に使用されるリファレンスセルを選択することができる。一方、ブロックＡに必要最小限のリファレンスセルを配置して、ブロックＡ及びＢの列方向の大きさを他のブロックよりも小さくしても良い。
【０１５７】
＜電子機器＞
次に、本発明の一実施形態に係る電子機器について、図９を参照しながら説明する。
図９は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図９に示すように、電子機器１００は、本発明の一実施形態に係る不揮発性記憶装置１１０と、ＣＰＵ１２０と、操作部１３０と、ＲＯＭ（リードオンリー・メモリー）１４０と、ＲＡＭ（ランダムアクセス・メモリー）１５０と、通信部１６０と、表示部１７０と、音声出力部１８０とを含んでいる。図９に示す構成要素の内の少なくとも一部が半導体装置（ＩＣ）に内蔵されても良い。なお、図９に示す構成要素の一部を省略又は変更しても良いし、あるいは、図９に示す構成要素に他の構成要素を付加しても良い。
【０１５８】
不揮発性記憶装置１１０は、各種のデータ等を記憶する。ＣＰＵ１２０は、ＲＯＭ１４０等に記憶されているプログラムに従って、不揮発性記憶装置１１０から読み出されたデータを用いて各種の演算処理や制御処理を行う。例えば、ＣＰＵ１２０は、操作部１３０から供給される操作信号に応じて各種のデータ処理を行ったり、外部との間でデータ通信を行うために通信部１６０を制御したり、表示部１７０に各種の画像を表示させるための画像信号を生成したり、音声出力部１８０に各種の音声を出力させるための音声信号を生成したりする。
【０１５９】
操作部１３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１２０に供給する。ＲＯＭ１４０は、ＣＰＵ１２０が各種の演算処理や制御処理を行うためのプログラムを記憶している。また、ＲＡＭ１５０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１４０等から読み出されたプログラム、不揮発性記憶装置１１０から読み出されたデータ、操作部１３０を用いて入力されたデータ、又は、ＣＰＵ１２０がプログラムに従って実行した演算結果等を一時的に記憶する。
【０１６０】
通信部１６０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ１２０と外部装置との間のデータ通信を行う。表示部１７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ１２０から供給される表示信号に基づいて各種の画像を表示する。また、音声出力部１８０は、例えば、スピーカー等を含み、ＣＰＵ１２０から供給される音声信号に基づいて各種の音声を出力する。
【０１６１】
電子機器１００は、例えば、ＧＰＳ等を用いた位置測定機能、体動センサー等を用いた体動検出機能、脈波センサー等を用いた身体情報取得機能、又は、計時機能等を有し、ユーザーの手首等に装着されるリスト機器であっても良い。
【０１６２】
その他、電子機器１００としては、例えば、スポーツウォッチや置時計等の時計、タイマー、携帯電話機や携帯情報端末等の携帯機器、オーディオ機器、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、複合機、車載装置（ナビゲーション装置等）、電卓、電子辞書、電子ゲーム機器、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。
【０１６３】
本実施形態によれば、不揮発性記憶装置１１０においてリファレンス電流を生成するために用いられるリファレンスセルの電流供給能力を向上させてデータの高速読み出しが可能な半導体装置又は電子機器を提供することができる。それにより、例えば、不揮発性記憶装置１１０にプログラムを記憶させて、ＲＯＭ１４０を省略することもできる。
【０１６４】
本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。例えば、以上説明した実施形態の内から選択された複数の実施形態を組み合わせて実施することも可能である。
【符号の説明】
【０１６５】
１０…メモリーセルアレイ、１０ａ…周辺領域、２０…電源回路、３０…ワード線昇圧回路、４０…ワード線駆動回路、４１…ワード線ドライバー、４２…ＮチャネルＭＯＳトランジスター、４３…インバーター、５０…ソース線駆動回路、５１…ソース線ドライバー、５２…インバーター、６０…スイッチ回路、７０…メモリー制御回路、７１…リファレンス電流設定回路、７１ａ、８０…選択回路、７１ｂ…インバーター、７２、７６…センスアンプ、７２ａ…出力回路、７３…選択制御回路、７４…電圧検出回路、７５…カレントミラー回路、８１…インバーター、８２、８４…ＡＮＤ回路、８３…ＮＡＮＤ回路、１００…電子機器、１１０…不揮発性記憶装置、１２０…ＣＰＵ、１３０…操作部、１４０…ＲＯＭ、１５０…ＲＡＭ、１６０…通信部、１７０…表示部、１８０…音声出力部、ＷＬ０〜ＷＬｍ…ワード線、ＳＬ０〜ＳＬｍ…ソース線、ＢＬ０〜ＢＬｎ…ビット線、ＧＢＬ０〜ＧＢＬ３…グローバルビット線、ＳＧＢＬ０〜ＳＧＢＬ７…サブグローバルビット線、ＬＢＬ０〜ＬＢＬ７…ローカルビット線、ＴＧ…トランスミッションゲート、ＭＣ…メモリーセル、Ｒ１、Ｒ１ａ〜Ｒ１ｄ…第１のリファレンスセル、Ｒ２、Ｒ２ａ〜Ｒ２ｂ…第２のリファレンスセル、ＣＭ１…第１のカレントミラー回路、ＣＭ２…第２のカレントミラー回路、ＣＭ３…第３のカレントミラー回路、Ｑ０〜Ｑｎ、ＱＮ１〜ＱＮ２２…ＮチャネルＭＯＳトランジスター、ＱＰ１〜ＱＰ５３…ＰチャネルＭＯＳトランジスター、ＳＡ１、ＳＡ２…配線、ＤＭＹ１、ＤＭＹ２…ダミー配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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