(57)【要約】【課題】オン抵抗の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１及び第２の電極と、第１のゲート電極と、第１の電極と第２の電極との間の、シリコンよりもバンドギャップの広い半導体層と、半導体層と第１の電極との間のシリコン層と、半導体層とシリコン層との間の金属層と、半導体層の中の第１導電型の第１の半導体領域と、シリコン層の中の第１導電型の第１のシリコン領域と、第１のシリコン領域と第１の電極との間の第２導電型の第２のシリコン領域と、第１のシリコン領域と第１の電極との間の、第２のシリコン領域と離間した第２導電型の第３のシリコン領域と、第１のゲート電極と第２及び第３のシリコン領域との間の第１のゲート絶縁層と、第２のシリコン領域と第１の電極との間の第１導電型の第４のシリコン領域と、第３のシリコン領域と第１の電極との間の第１導電型の第５のシリコン領域と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電極と、
第２の電極と、
第１のゲート電極と、
前記第１の電極と前記第２の電極との間に位置し、シリコンよりもバンドギャップの広い半導体層と、
前記半導体層と前記第１の電極との間に位置するシリコン層と、
前記半導体層と前記シリコン層との間に位置する金属層と、
前記半導体層の中に位置する第１導電型の第１の半導体領域と、
前記シリコン層の中に位置する第１導電型の第１のシリコン領域と、
前記シリコン層の中に位置し、前記第１のシリコン領域と前記第１の電極との間に位置する第２導電型の第２のシリコン領域と、
前記シリコン層の中に位置し、前記第１のシリコン領域と前記第１の電極との間に位置し、前記第２のシリコン領域との間に前記第１のシリコン領域が位置する第２導電型の第３のシリコン領域と、
前記第１のゲート電極と前記第２のシリコン領域との間、及び、前記第１のゲート電極と前記第３のシリコン領域との間に位置する第１のゲート絶縁層と、
前記シリコン層の中に位置し、前記第２のシリコン領域と前記第１の電極との間に位置する第１導電型の第４のシリコン領域と、
前記シリコン層の中に位置し、前記第３のシリコン領域と前記第１の電極との間に位置する第１導電型の第５のシリコン領域と、
を備える半導体装置。
【請求項２】
前記半導体層の中に位置し、前記第２の電極と前記第２のシリコン領域との間に位置する第２導電型の第２の半導体領域と、
前記半導体層の中に位置し、前記第２の電極と前記第３のシリコン領域との間に位置し、前記第２の半導体領域との間に前記第１の半導体領域が位置する第２導電型の第３の半導体領域とを、
更に備える請求項１記載の半導体装置。
【請求項３】
前記第２の半導体領域及び前記第３の半導体領域が前記第１の電極と電気的に接続される請求項２記載の半導体装置。
【請求項４】
前記第２の半導体領域と前記金属層との間、及び、前記第３の半導体領域と前記金属層との間に前記第１の半導体領域が位置する請求項２又は請求項３記載の半導体装置。
【請求項５】
前記第２の半導体領域及び前記第３の半導体領域の第２導電型の不純物濃度が１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である請求項２ないし請求項４いずれか一項記載の半導体装置。
【請求項６】
前記第２の半導体領域と前記第３の半導体領域との間の距離が、前記第２のシリコン領域と前記第３のシリコン領域との間の距離よりも大きい請求項２ないし請求項５いずれか一項記載の半導体装置。
【請求項７】
前記金属層がスズ（Ｓｎ）を含む請求項１ないし請求項６いずれか一項記載の半導体装置。
【請求項８】
前記半導体層の中に位置し、前記金属層と前記第１の半導体領域との間に位置し、前記第１の半導体領域よりも第１導電型の不純物濃度が高い第４の半導体領域を、更に備える請求項１ないし請求項７いずれか一項記載の半導体装置。
【請求項９】
前記シリコン層の中に位置し、前記金属層と前記第１のシリコン領域との間に位置し、前記第１のシリコン領域よりも第１導電型の不純物濃度が高い第６のシリコン領域を、更に備える請求項１ないし請求項８いずれか一項記載の半導体装置。
【請求項１０】
前記第２のシリコン領域と前記第３のシリコン領域との間の前記第１のシリコン領域の第１の部分の第１導電型の不純物濃度が、前記金属層と前記第２のシリコン領域との間の前記第１のシリコン領域の第２の部分の第１導電型の不純物濃度、及び、前記金属層と前記第３のシリコン領域との間の前記第１のシリコン領域の第３の部分の第１導電型の不純物濃度よりも高い請求項１ないし請求項９いずれか一項記載の半導体装置。
【請求項１１】
前記半導体層の中に位置し、前記第２の電極と前記第１の半導体領域との間に位置し、前記第１の半導体領域よりも第１導電型の不純物濃度が高い第５の半導体領域を、更に備える請求項１ないし請求項１０いずれか一項記載の半導体装置。
【請求項１２】
前記シリコン層の中に位置し、前記第２のシリコン領域と前記第１の電極との間に位置し、前記第２のシリコン領域よりも第２導電型の不純物濃度が高い第７のシリコン領域と、
前記シリコン層の中に位置し、前記第３のシリコン領域と前記第１の電極との間に位置し、前記第３のシリコン領域よりも第２導電型の不純物濃度が高い第８のシリコン領域と、更に備える請求項１ないし請求項１１いずれか一項記載の半導体装置。
【請求項１３】
第２のゲート電極と、前記シリコン層の中に位置する第２導電型の第９のシリコン領域と、前記シリコン層の中に互いに離間して位置する第１導電型の第１０のシリコン領域及び第１１のシリコン領域と、前記第１０のシリコン領域と第１１のシリコン領域との間に位置する前記第９のシリコン領域と前記第２のゲート電極との間に位置する第２のゲート絶縁層とを、更に備える請求項１ないし請求項１２いずれか一項記載の半導体装置。
【請求項１４】
前記半導体層と前記シリコン層との間に位置する絶縁層を、更に備える請求項１ないし請求項１３いずれか一項記載の半導体装置。
【請求項１５】
前記シリコン層の中に位置し、前記絶縁層と絶縁領域に囲まれた領域を、更に備える請求項１４記載の半導体装置。
【請求項１６】
前記半導体層が炭化珪素層である請求項１ないし請求項１５いずれか一項記載の半導体装置。
【請求項１７】
請求項１乃至請求項１６いずれか一項記載の半導体装置を備えるインバータ回路。
【請求項１８】
請求項１乃至請求項１６いずれか一項記載の半導体装置を備える駆動装置。
【請求項１９】
請求項１乃至請求項１６いずれか一項記載の半導体装置を備える車両。
【請求項２０】
請求項１乃至請求項１６いずれか一項記載の半導体装置を備える昇降機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
【背景技術】
【０００２】
次世代の半導体デバイス用の材料として、例えば、炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、高耐圧、低損失かつ高温動作可能なＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などを実現することができる。
【０００３】
しかし、例えば、炭化珪素でＭＯＳＦＥＴを形成した場合、シリコンに比較してチャネルの移動度が低下し、チャネル抵抗が増大する。このため、ＭＯＳＦＥＴのオン抵抗が増大するおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−１００７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、オン抵抗の低減を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１の電極と、第２の電極と、第１のゲート電極と、前記第１の電極と前記第２の電極との間に位置し、シリコンよりもバンドギャップの広い半導体層と、前記半導体層と前記第１の電極との間に位置するシリコン層と、前記半導体層と前記シリコン層との間に位置する金属層と、前記半導体層の中に位置する第１導電型の第１の半導体領域と、前記シリコン層の中に位置する第１導電型の第１のシリコン領域と、前記シリコン層の中に位置し、前記第１のシリコン領域と前記第１の電極との間に位置する第２導電型の第２のシリコン領域と、前記シリコン層の中に位置し、前記第１のシリコン領域と前記第１の電極との間に位置し、前記第２のシリコン領域との間に前記第１のシリコン領域が位置する第２導電型の第３のシリコン領域と、前記第１のゲート電極と第２のシリコン領域との間、及び、前記第１のゲート電極と第３のシリコン領域との間に位置する第１のゲート絶縁層と、前記シリコン層の中に位置し、前記第２のシリコン領域と前記第１の電極との間に位置する第１導電型の第４のシリコン領域と、前記シリコン層の中に位置し、前記第３のシリコン領域と前記第１の電極との間に位置する第１導電型の第５のシリコン領域と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の模式断面図。
【図３】第１の実施形態の半導体装置の製造方法の説明図。
【図４】第１の実施形態の半導体装置の作用及び効果の説明図。
【図５】第２の実施形態の半導体装置の模式断面図。
【図６】第３の実施形態の半導体装置の模式断面図。
【図７】第４の実施形態の半導体装置の模式断面図。
【図８】第５の実施形態の半導体装置の模式断面図。
【図９】第６の実施形態の駆動装置の模式図。
【図１０】第７の実施形態の車両の模式図。
【図１１】第８の実施形態の車両の模式図。
【図１２】第９の実施形態の昇降機の模式図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１０】
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
【００１１】
（第１の実施形態）
本実施形態の半導体装置は、第１の電極と、第２の電極と、第１のゲート電極と、第１の電極と第２の電極との間に位置し、シリコンよりもバンドギャップの広い半導体層と、半導体層と第１の電極との間に位置するシリコン層と、半導体層とシリコン層との間に位置する金属層と、半導体層の中に位置する第１導電型の第１の半導体領域と、シリコン層の中に位置する第１導電型の第１のシリコン領域と、シリコン層の中に位置し、第１のシリコン領域と第１の電極との間に位置する第２導電型の第２のシリコン領域と、シリコン層の中に位置し、第１のシリコン領域と第１の電極との間に位置し、第２のシリコン領域との間に第１のシリコン領域が位置する第２導電型の第３のシリコン領域と、第１のゲート電極と第２のシリコン領域との間、及び、第１のゲート電極と第３のシリコン領域との間に位置する第１のゲート絶縁層と、シリコン層の中に位置し、第２のシリコン領域と第１の電極との間に位置する第１導電型の第４のシリコン領域と、シリコン層の中に位置し、第３のシリコン領域と第１の電極との間に位置する第１導電型の第５のシリコン領域と、を備える。
【００１２】
図１及び図２は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、炭化珪素層とシリコン層が金属層で接合されたプレーナゲート型の縦型ＭＯＳＦＥＴ１００である。図１は、縦型ＭＯＳＦＥＴ１００の主要部の断面図である。図２は、電界緩和領域へのコンタクト部の断面図である。
【００１３】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
【００１４】
ＭＯＳＦＥＴ１００は、炭化珪素層１０（半導体層）、シリコン層１２、金属層１４、ソース電極１６（第１の電極）、ドレイン電極１８（第２の電極）、第１のゲート絶縁層２０、第１のゲート電極２２、層間絶縁層２４を備える。
【００１５】
炭化珪素層１０の中には、ｎ＋型のドレイン領域２６（第５の半導体領域）、ｎ−型のドリフト領域２８（第１の半導体領域）、ｐ型の第１の電界緩和領域３０ａ（第２の半導体領域）、ｐ型の第２の電界緩和領域３０ｂ（第３の半導体領域）がある。シリコン層１２の中には、ｎ−型の基板領域３２（第１のシリコン領域）、ｐ型の第１のウェル領域３４ａ（第２のシリコン領域）、ｐ型の第２のウェル領域３４ｂ（第３のシリコン領域）、ｎ＋型の第１のソース領域３６ａ（第４のシリコン領域）、ｎ＋型の第２のソース領域３６ｂ（第５のシリコン領域）、ｐ＋型の第１のウェルコンタクト領域３８ａ（第７のシリコン領域）、ｐ＋型の第２のウェルコンタクト領域３８ｂ（第８のシリコン領域）がある。
【００１６】
炭化珪素層１０の少なくとも一部は、ソース電極１６とドレイン電極１８との間に設けられる。炭化珪素層１０の少なくとも一部は、第１のゲート電極２２とドレイン電極１８との間に設けられる。炭化珪素層１０は、シリコンよりもバンドギャップが広い。炭化珪素層１０は、単結晶の炭化珪素（ＳｉＣ）である。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。炭化珪素層１０の深さ方向の厚さは、例えば、５μｍ以上１５０μｍ以下である。
【００１７】
炭化珪素層１０がドレイン電極１８と接する面を第２の面（図１中“Ｐ２”）と称する。第２の面Ｐ２を裏面とも称する。第２の面Ｐ２は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００−１）面はカーボン面と称される。
【００１８】
シリコン層１２の少なくとも一部は、ソース電極１６とドレイン電極１８との間に設けられる。シリコン層１２の少なくとも一部は、第１のゲート電極２２とドレイン電極１８との間に設けられる。シリコン層１２は、単結晶のシリコン（Ｓｉ）である。シリコン層１２の深さ方向の厚さは、０．５μｍ以上２μｍ以下である。
【００１９】
シリコン層１２がソース電極１６と接する面を第１の面（図１中“Ｐ１”）と称する。第１の面Ｐ１を表面とも称する。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。第１の面Ｐ１は、例えば、（００１）面に対し０度以上８度以下傾斜した面である。
【００２０】
金属層１４は、炭化珪素層１０とシリコン層１２との間に位置する。金属層１４によって、炭化珪素層１０とシリコン層１２とが接合される。
【００２１】
金属層１４は、例えば、スズ（Ｓｎ）を含む合金である。金属層１４は、例えば、スズ（Ｓｎ）、Ａｇ（銀）、Ｃｕ（銅）を含む合金である。金属層１４は、例えば、はんだである。金属層１４の融点は、例えば、３００℃以下である。
【００２２】
金属層１４の深さ方向の厚さは、例えば、０．２μｍ以上０．５μｍ以下である。金属層１４は、例えば、特定の電位に固定されずフローティング状態である。
【００２３】
ｎ＋型のドレイン領域２６は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２６のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００２４】
ｎ−型のドリフト領域２８は、ドレイン領域２６の上に設けられる。ドリフト領域２８は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２８のｎ型不純物の不純物濃度は、ドレイン領域２６のｎ型不純物の不純物濃度よりも低い。ドリフト領域２８のｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。
【００２５】
ｐ型の第１の電界緩和領域３０ａは、ドレイン電極１８とｐ型の第１のウェル領域３４ａとの間に位置する。ｐ型の第２の電界緩和領域３０ｂは、ドレイン電極１８とｐ型の第２のウェル領域３４ｂとの間に位置する。
【００２６】
ｐ型の第１の電界緩和領域３０ａと第２の面Ｐ２との距離、ｐ型の第２の電界緩和領域３０ｂと第２の面Ｐ２との距離は、略同一である。第１の電界緩和領域３０ａと第２の電界緩和領域３０ｂとの間には、ドリフト領域２８の一部が位置している。第１の電界緩和領域３０ａと第２の電界緩和領域３０ｂは、離間している。第１の電界緩和領域３０ａと第２の電界緩和領域３０ｂとの間の距離はｄ１（図１）である。
【００２７】
第１の電界緩和領域３０ａと第２の電界緩和領域３０ｂは、ＭＯＳＦＥＴ１００のオフ時に炭化珪素層１０及びシリコン層１２に印加される電界を緩和し、ＭＯＳＦＥＴ１００の耐圧を向上させる機能を有する。
【００２８】
第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂは、例えば、ソース電極１６と電気的に接続される。第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂは、例えば、ソース電極１６と同電位である。
【００２９】
第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂと金属層１４との間には、ドリフト領域２８が位置している。第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂと金属層１４は離間している。
【００３０】
第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂの深さ方向の厚さは、例えば、０．２μｍ以上１．０μｍ以下である。第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂのｐ型不純物の不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
【００３１】
図２は、電界緩和領域へのコンタクト部の一例を示す断面図である。図２に示すように、炭化珪素層１０の中の一部で第２の電界緩和領域３０ｂが金属層１４ｂと接する領域を設ける。また、シリコン層１２の中の一部で第２のウェル領域３４ｂが金属層１４ｂと接する領域を設ける。金属層１４ｂは絶縁層４０により、ＭＯＳＦＥＴ１００の電流経路となる金属層１４ａとは電気的に分離される。ソース電極１６はｐウェルコンタクト領域３８ｃに接する。例えば、図２に示す構造を設けることにより、第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂを、ソース電極１６と同電位にすることが可能である。
【００３２】
ｎ−型の基板領域３２は、例えば、リン（Ｐ）をｎ型不純物として含む。基板領域３２のｎ型不純物の不純物濃度は、４×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。
【００３３】
ｐ型の第１のウェル領域３４ａは、基板領域３２とソース電極１６との間に位置する。ｐ型の第２のウェル領域３４ｂは、基板領域３２とソース電極１６との間に位置する。第１のウェル領域３４ａと第２のウェル領域３４ｂとの間に基板領域３２の一部が位置する。
【００３４】
第１のウェル領域３４ａと第２のウェル領域３４ｂは、離間している。第１のウェル領域３４ａと第２のウェル領域３４ｂとの間の距離はｄ２（図１）である。第１のウェル領域３４ａ及び第２のウェル領域３４ｂと、金属層１４は、離間している。
【００３５】
第１のウェル領域３４ａ、及び、第２のウェル領域３４ｂは、例えば、ボロン（Ｂ）をｐ型不純物として含む。第１のウェル領域３４ａ、及び、第２のウェル領域３４ｂのｐ型不純物の不純物濃度のピーク値は、例えば、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。
【００３６】
第１のウェル領域３４ａ、及び、第２のウェル領域３４ｂの深さは、例えば、０．３μｍ以上０．８μｍ以下である。
【００３７】
第１のウェル領域３４ａ、及び、第２のウェル領域３４ｂと第１のゲート絶縁層２０の接する領域の近傍は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
【００３８】
ｎ＋型の第１のソース領域３６ａは、第１のウェル領域３４ａとソース電極１６との間に位置する。第１のソース領域３６ａは、基板領域３２と離間している。
【００３９】
ｎ＋型の第２のソース領域３６ｂは、第２のウェル領域３４ｂとソース電極１６との間に位置する。第２のソース領域３６ｂは、基板領域３２と離間している。
【００４０】
第１のソース領域３６ａ、及び、第２のソース領域３６ｂは、例えば、リン（Ｐ）又は砒素（Ａｓ）をｎ型不純物として含む。第１のソース領域３６ａ、及び、第２のソース領域３６ｂのｎ型不純物の不純物濃度は、基板領域３２のｎ型不純物の不純物濃度よりも高い。
【００４１】
第１のソース領域３６ａ、及び、第２のソース領域３６ｂのｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第１のソース領域３６ａ、及び、第２のソース領域３６ｂの深さは第１のウェル領域３４ａ、及び、第２のウェル領域３４ｂの深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。
【００４２】
第１のソース領域３６ａ、及び、第２のソース領域３６ｂは、ソース電極１６の電位に固定される。
【００４３】
ｐ＋型の第１のウェルコンタクト領域３８ａは、第１のウェル領域３４ａとソース電極１６との間に設けられる。第１のウェルコンタクト領域３８ａのｐ型不純物の不純物濃度は、第１のウェル領域３４ａのｐ型不純物の不純物濃度よりも高い。
【００４４】
ｐ＋型の第２のウェルコンタクト領域３８ｂは、第２のウェル領域３４ｂとソース電極１６との間に設けられる。第２のウェルコンタクト領域３８ｂのｐ型不純物の不純物濃度は、第２のウェル領域３４ｂのｐ型不純物の不純物濃度よりも高い。
【００４５】
第１のウェルコンタクト領域３８ａ、及び、第２のウェルコンタクト領域３８ｂは、例えば、ボロン（Ｂ）をｐ型不純物として含む。第１のウェルコンタクト領域３８ａ、及び、第２のウェルコンタクト領域３８ｂのｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００４６】
第１のウェルコンタクト領域３８ａ、及び、第２のウェルコンタクト領域３８ｂの深さは、例えば、０．２μｍ以上０．６μｍ以下である。
【００４７】
第１のウェルコンタクト領域３８ａ、及び、第２のウェルコンタクト領域３８ｂは、ソース電極１６の電位に固定される。
【００４８】
第１のゲート電極２２は、導電層である。第１のゲート電極２２は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
【００４９】
第１のゲート絶縁層２０は、第１のゲート電極２２と第１のウェル領域３４ａとの間に設けられる。また、第１のゲート絶縁層２０は、第１のゲート電極２２と第２のウェル領域３４ｂとの間に設けられる。また、第１のゲート絶縁層２０は、第１のゲート電極２２とドリフト領域２８の間に設けられる。
【００５０】
第１のゲート絶縁層２０は、例えば、酸化シリコンである。第１のゲート絶縁層２０には、例えば、Ｈｉｇｈ−ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。
【００５１】
層間絶縁層２４は、第１のゲート電極２２上に設けられる。層間絶縁層２４は、例えば、酸化シリコンである。
【００５２】
ソース電極１６は、第１のソース領域３６ａ、及び、第２のソース領域３６ｂに接する。ソース電極１６は、第１のウェルコンタクト領域３８ａ、及び、第２のウェルコンタクト領域３８ｂに接する。
【００５３】
ソース電極１６は、金属を含む。ソース電極１６を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１６のシリコン層１２と接する領域は、例えば、金属シリサイドである。金属シリサイドは、例えば、チタンシリサイド又はニッケルシリサイドである。
【００５４】
ドレイン電極１８は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１８は、ドレイン領域２６に接する。
【００５５】
ドレイン電極１８は、例えば、金属又は金属半導体化合物である。ドレイン電極１８は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
【００５６】
図３は、本実施形態の半導体装置の製造方法の説明図である。例えば、単結晶のシリコン基板に第１のウェル領域３４ａ、第２のウェル領域３４ｂ、第１のソース領域３６ａ、第２のソース領域３６ｂなどの不純物領域をイオン注入法により形成する。また、第１のゲート絶縁層２０、ゲート電極２２、層間絶縁層２４、及び、ソース電極１６を公知の方法により形成する。
【００５７】
次に、例えば、支持基板４４とシリコン基板を、接着層４２を用いて接着する。次に、シリコン基板を研磨などで薄くしシリコン層１２を形成する。支持基板４４は、例えば、石英ガラスである。接着層４２は、例えば、樹脂を含む接着剤である。
【００５８】
一方、例えば、ドレイン領域２６となる炭化珪素基板にドリフト領域２８をエピタキシャル成長により形成する。次に、第１の電界緩和領域３０ａ、第２の電界緩和領域３０ｂをイオン注入法及び注入したイオンの活性化熱処理により形成する。第１の電界緩和領域３０ａ、第２の電界緩和領域３０ｂを備えた炭化珪素層１０が形成される。その後、ドレイン電極１８を形成する。
【００５９】
次に、金属層１４の一例であるはんだを真空蒸着法により炭化珪素層１０の表面に形成する。次に、シリコン層１２と炭化珪素層１０とをはんだを介して接合する。次に、支持基板４４を除去する。
【００６０】
上記方法により図１に示すＭＯＳＦＥＴ１００が製造可能である。なお、例えば、シリコン層１２と炭化珪素層１０とをはんだを介して接合した後に、層間絶縁層２４の上に、更に金属配線層やパッド電極などを形成することも可能である。
【００６１】
次に、本実施形態のＭＯＳＦＥＴ１００の作用及び効果について説明する。
【００６２】
本実施形態のＭＯＳＦＥＴ１００によれば、炭化珪素層１０とシリコン層１２とを金属層１４で結合し、シリコン層１２にＭＯＳＦＥＴ１００のチャネル領域を形成することで、耐圧が高くオン抵抗の低いＭＯＳＦＥＴが実現される。以下、詳述する。
【００６３】
炭化珪素はシリコンと比較して、破壊電界強度が約１０倍であり、シリコンを用いたデバイスよりも高耐圧のデバイスが実現可能である。しかし、例えば、炭化珪素でＭＯＳＦＥＴを形成した場合、シリコンに比較してチャネルの移動度が低下する。このため、チャネル抵抗が増大し、ＭＯＳＦＥＴのオン抵抗が増大するおそれがある。特に、オン抵抗に占めるチャネル抵抗の割合が高くなるドレイン・ソース間耐圧が１．２ｋＶ程度の製品では、オン抵抗増大のおそれが高い。
【００６４】
本実施形態のＭＯＳＦＥＴ１００では、ドリフト領域２８は、電界破壊強度の高い炭化珪素層１０の中に形成することで、高耐圧を維持する。一方で、チャネル領域が形成される第１のウェル領域３４ａ、第２のウェル領域３４ｂはシリコン層１２の中に形成する。シリコン中の電子の移動度は、炭化珪素に比べ大きいため、チャネル抵抗は低減する。したがって、耐圧が高くオン抵抗の低いＭＯＳＦＥＴが実現される。
【００６５】
特に、ＭＯＳＦＥＴ１００では、炭化珪素層１０の中にｐ型の第１の電界緩和領域３０ａ、及び、ｐ型の第２の電界緩和領域３０ｂを備える。ＭＯＳＦＥＴ１００のオフ時には、ドリフト領域２８と、第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂとの間の接合部分に電界が集中する。このため、電界破壊強度の低いシリコン層１２の中での最大電界を容易に低減することが可能となる。
【００６６】
図４は、本実施形態の半導体装置の作用及び効果の説明図である。図４は、ＭＯＳＦＥＴのオン抵抗のシミュレーション結果を示す図である。実施形態は図１に示す構造のＭＯＳＦＥＴ１００、比較形態はシリコン層１２を備えない炭化珪素のみを用いた構造のＭＯＳＦＥＴの計算結果を示す。図４には、オン抵抗の内訳も示す。
【００６７】
図４に示すように、本実施形態のＭＯＳＦＥＴ１００では、比較形態に比べ約１７％オン抵抗が低減している。内訳をみると、チャネル抵抗とＪＦＥＴ抵抗が大幅に低減されている。なお、ＪＦＥＴ抵抗とは、実施形態の場合、図１の第１のウェル領域３４ａ、第２のウェル領域３４ｂとの間に挟まれた部分のｎ−型の基板領域３２の抵抗である。チャネル抵抗とＪＦＥＴ抵抗の低減は、いずれもシリコン中の電子の移動度が高いことに起因している。
【００６８】
実施形態の場合にドリフト抵抗の割合が増大している一因は、第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂを設けたことにより、炭化珪素層１０内での電流経路が狭窄したことにあると考えられる。
【００６９】
本実施形態のＭＯＳＦＥＴ１００は、ＭＯＳＦＥＴ１００の炭化珪素層１０側とシリコン層１２側とを独立に製造した後、金属層１４を介して貼り合わせることで製造される。したがって、炭化珪素層１０側とシリコン層１２側とに、それぞれ最適なプロセスを選択することができ、低コストで高性能なＭＯＳＦＥＴ１００が実現できる。
【００７０】
また、例えば、金属層１４に低温で接合可能なはんだを用いることにより、低温で形成されたソース電極１６、ドレイン電極１８などの電気特性が変動することを抑制できる。
【００７１】
また、例えば、炭化珪素層１０とシリコン層１２とを直接接合させようとすると、例えば、結晶格子のミスマッチによる結晶欠陥の発生や、バンドギャップのミスマッチによる電流特性の劣化などが生ずるおそれがある。本実施形態のＭＯＳＦＥＴ１００は、炭化珪素層１０とシリコン層１２との間に金属層１４を設けることにより、結晶格子のミスマッチやバンドギャップのミスマッチに起因する問題の発生を抑制できる。
【００７２】
第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂは、電界緩和効果を増大させる観点から、ソース電極１６と電気的に接続し、ソース電位に固定することが好ましい。しかし、ソース電位以外の電位に固定することも可能である。また、第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂを特定の電位に固定せず、フローティング状態とすることも可能である。また、第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂをフローティング状態とする場合は、例えば、第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂと金属層１４とを接触させることも可能である。
【００７３】
第１の電界緩和領域３０ａと第２の電界緩和領域３０ｂとの間の距離ｄ１は、第１のウェル領域３４ａと第２のウェル領域３４ｂとの間の距離ｄ２より大きいことが好ましい。距離ｄ１を大きくすることで、ドリフト領域２８を流れる電流の狭窄が抑制され、オン抵抗の増大が抑制される。
【００７４】
第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂのｐ型不純物の不純物濃度は、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下であることが好ましい。上記範囲を下回ると十分な電界緩和効果が得られないおそれがある。上記範囲を上回ると第１の電界緩和領域３０ａ及び第２の電界緩和領域３０ｂとの間の接合部分の電界が高くなりすぎ、ＭＯＳＦＥＴ１００の耐圧が低下するおそれがある。
【００７５】
金属層１４にはんだを用いる場合、たとえば、金属層１４の中のはんだとシリコン層１２との間、及び、はんだと炭化珪素層１０との間の少なくともいずれか一方に、バリア領域を設けることも可能である。バリア領域は、例えば、チタン（Ｔｉ）及びタングステン（Ｗ）の少なくとも一方を含む金属膜である。例えば、窒化タングステンなどを用いることが可能である。バリア領域を設けることにより、はんだから不純物がシリコン層１２や炭化珪素層１０に拡散することを抑制できる。不純物は、例えば、スズ（Ｓｎ）、Ａｇ（銀）、Ｃｕ（銅）である。
【００７６】
以上、本実施形態によれば、耐圧が高くオン抵抗の低いＭＯＳＦＥＴ１００が実現される。
【００７７】
（第２の実施形態）
本実施形態の半導体装置は、第２導電型の第２の半導体領域と第２導電型の第３の半導体領域とを、備えない点で第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
【００７８】
図５は、本実施形態の半導体装置の模式断面図である。本実施形態のＭＯＳＦＥＴ２００は、炭化珪素層１０の中にｐ型の第１の電界緩和領域３０ａ（第２の半導体領域）、及び、ｐ型の第２の電界緩和領域３０ｂ（第３の半導体領域）を備えない。
【００７９】
本実施形態のＭＯＳＦＥＴ２００は、第１の電界緩和領域３０ａと第２の電界緩和領域３０ｂとを備えないため、第１の実施形態のＭＯＳＦＥＴ１００と比較して耐圧が低下するおそれはある。しかし、第１の実施形態と同様の作用により、耐圧が高くオン抵抗の低いＭＯＳＦＥＴ２００が実現される。
【００８０】
（第３の実施形態）
本実施形態の半導体装置は、第２のシリコン領域と第３のシリコン領域との間の第１のシリコン領域の第１の部分の第１導電型の不純物濃度が、金属層と第２のシリコン領域との間の第１のシリコン領域の第２の部分の第１導電型の不純物濃度、及び、金属層と第３のシリコン領域との間の第３の部分の第１のシリコン領域の第１導電型の不純物濃度よりも高い点で第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
【００８１】
図６は、本実施形態の半導体装置の模式断面図である。本実施形態のＭＯＳＦＥＴ３００は、シリコン層１２の中のｎ−型の基板領域３２（第１のシリコン領域）が、第１の部分３２ａ、第２の部分３２ｂ、第３の部分３２ｃを備える。
【００８２】
第１の部分３２ａは、ｐ型の第１のウェル領域３４ａ（第２のシリコン領域）とｐ型の第２のウェル領域３４ｂ（第３のシリコン領域）との間に位置する。第１の部分３２ａは、いわゆるＪＦＥＴ領域である。ＭＯＳＦＥＴ３００がオン状態の時に、ＪＦＥＴ領域の電流密度が高くなる。
【００８３】
第２の部分３２ｂは、金属層１４とｐ型の第１のウェル領域３４ａ（第２のシリコン領域）の間に位置する。第３の部分３２ｃは、金属層１４とｐ型の第２のウェル領域３４ｂ（第３のシリコン領域）の間に位置する。
【００８４】
第１の部分３２ａのｎ型不純物の不純物濃度は、第２の部分３２ｂのｎ型不純物の不純物濃度、第３の部分３２ｃのｎ型不純物の不純物濃度よりも高い。本実施形態のＭＯＳＦＥＴ３００によれば、ＪＦＥＴ領域の抵抗が低くなり、ＭＯＳＦＥＴ３００のオン抵抗が低減する。
【００８５】
本実施形態によれば、第１の実施形態と同様の作用により、耐圧が高くオン抵抗の低いＭＯＳＦＥＴ３００が実現される。ＪＦＥＴ領域の抵抗が低くなることにより、更にオン抵抗が低減する。
【００８６】
（第４の実施形態）
本実施形態の半導体装置は、半導体層の中に位置し、金属層と第１の半導体領域との間に位置し、第１の半導体領域よりも第１導電型の不純物濃度が高い第４の半導体領域を、更に備える点、及び、シリコン層の中に位置し、金属層と第１のシリコン領域との間に位置し、第１のシリコン領域よりも第１導電型の不純物濃度が高い第６のシリコン領域を、更に備える点で第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
【００８７】
図７は、本実施形態の半導体装置の模式断面図である。本実施形態のＭＯＳＦＥＴ４００は、ｎ＋型の第１のｎ型高濃度領域５０（第４の半導体領域）、及び、ｎ＋型の第２のｎ型高濃度領域５２（第６のシリコン領域）を、備える。
【００８８】
ｎ＋型の第１のｎ型高濃度領域５０は、炭化珪素層１０の中に位置する。第１のｎ型高濃度領域５０のｎ型不純物の濃度は、ｎ−型のドリフト領域２８（第１の半導体領域）のｎ型不純物の濃度よりも高い。
【００８９】
第１のｎ型高濃度領域５０は、例えば、窒素（Ｎ）をｎ型不純物として含む。第１のｎ型高濃度領域５０のｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００９０】
ｎ＋型の第２のｎ型高濃度領域５２は、シリコン層１２の中に位置する。第２のｎ型高濃度領域５２のｎ型不純物の濃度は、ｎ−型の基板領域３２（第１のシリコン領域）のｎ型不純物の濃度よりも高い。
【００９１】
第２のｎ型高濃度領域５２は、例えば、リン（Ｐ）又は砒素（Ａｓ）をｎ型不純物として含む。第２のｎ型高濃度領域５２のｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００９２】
本実施形態のＭＯＳＦＥＴ４００は、第１のｎ型高濃度領域５０を備えることにより、炭化珪素層１０と金属層１４との界面の接触抵抗が低減する。特に、ＭＯＳＦＥＴ４００がオン状態の時、電流の向きがｎ型の炭化珪素層１０から金属層１４へ向かう向きとなる。このため、第１のｎ型高濃度領域５０を設け、キャリアが障壁をトンネルしやすくすることが有効である。
【００９３】
また、本実施形態のＭＯＳＦＥＴ４００は、第２のｎ型高濃度領域５２を備えることにより、シリコン層１２と金属層１４との界面の接触抵抗が低減する。特に、ＭＯＳＦＥＴ４００に還流電流が流れる時、電流の向きがｎ型のシリコン層１２から金属層１４へ向かう向きとなる。このため、第２のｎ型高濃度領域５２を設けキャリアが障壁をトンネルしやすくすることが有効である。
【００９４】
本実施形態では、第１のｎ型高濃度領域５０と第２のｎ型高濃度領域５２の双方を設ける場合を例に説明したが、第１のｎ型高濃度領域５０と第２のｎ型高濃度領域５２のいずれか一方のみを設けても構わない。
【００９５】
本実施形態によれば、第１の実施形態と同様の作用により、耐圧が高くオン抵抗の低いＭＯＳＦＥＴ４００が実現される。炭化珪素層１０と金属層１４との界面の接触抵抗、シリコン層１２と金属層１４との界面の接触抵抗が低減することで、更にオン抵抗が低減する。
【００９６】
（第５の実施形態）
本実施形態の半導体装置は、第２のゲート電極と、シリコン層の中に位置する第２導電型の第９のシリコン領域と、シリコン層の中に離間して位置する第１導電型の第１０のシリコン領域及び第１１のシリコン領域と、第１０のシリコン領域と第１１のシリコン領域との間に位置する第９のシリコン領域と第２のゲート電極との間に位置する第２のゲート絶縁層とを、更に備える点で第１の実施形態と異なっている。第１の実施形態と重複する内容については記述を省略する。
【００９７】
図８は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置５００は、縦型ＭＯＳＦＥＴに、周辺回路領域８０（領域）、絶縁層４０、素子分離領域５６（絶縁領域）、第２のゲート電極６２、第２のゲート絶縁層６０を備える。
【００９８】
周辺回路領域（領域）８０は、シリコン層１２の中に位置する。周辺回路領域（領域）８０は、絶縁層４０と素子分離領域５６に囲まれる。周辺回路領域（領域）８０は、絶縁層４０及び素子分離領域５６によって、炭化珪素層１０及び基板領域３２と電気的に分離されている。
【００９９】
絶縁層４０は、例えば、酸化シリコンである。素子分離領域５６は、例えば、酸化シリコンである。
【０１００】
周辺回路領域８０（領域）の中には、ｐ型の基板領域６４（第９のシリコン領域）、ｎ＋型のソース領域６６（第１０のシリコン領域）、ｎ＋型のドレイン領域６８（第１１のシリコン領域）が設けられる。ソース領域６６とドレイン領域６８は離間している。
【０１０１】
ソース領域６６及びドレイン領域６８は、例えば、リン（Ｐ）又は砒素（Ａｓ）をｎ型不純物として含む。ソース領域６６及びドレイン領域６８のｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【０１０２】
ソース領域６６とドレイン領域６８との間に位置する基板領域６４と第２のゲート電極６２との間に第２のゲート絶縁層６０が位置する。基板領域６４と第２のゲート絶縁層６０の接する領域の近傍は、周辺回路領域８０のＭＯＳＦＥＴのチャネル領域として機能する。
【０１０３】
第２のゲート電極６２は、導電層である。第２のゲート電極６２は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
【０１０４】
第２のゲート絶縁層６０は、例えば、酸化シリコンである。第２のゲート絶縁層６０には、例えば、Ｈｉｇｈ−ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。
【０１０５】
本実施形態の半導体装置は、周辺回路領域８０に横型ＭＯＳＦＥＴを備える。横型ＭＯＳＦＥＴはｎ型ＭＯＳＦＥＴであっても、ｐ型ＭＯＳＦＥＴであっても、その両方であっても構わない。
【０１０６】
周辺回路領域８０では、横型ＭＯＳＦＥＴを用いて、例えば、ドライバ回路や保護回路が形成される。なお、周辺回路領域８０には、ＭＯＳＦＥＴに限らず、ダイオード、キャパシタ、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）など、その他の素子が設けられても構わない。
【０１０７】
本実施形態の半導体装置５００は、縦型ＭＯＳＦＥＴと同一チップ内に周辺回路を備えることにより、例えば、寄生インダクタンスが低減され高性能な半導体装置５００が実現される。本実施形態の半導体装置５００は、炭化珪素層１０とシリコン層１２との接合により製造されるため、縦型ＭＯＳＦＥＴと同一チップ内に周辺回路を備えることが容易となる。
【０１０８】
本実施形態によれば、第１の実施形態と同様の作用により、耐圧が高くオン抵抗の低い半導体装置５００が実現される。更に、縦型ＭＯＳＦＥＴと同一チップ内に周辺回路を備えることにより、高性能な半導体装置５００が実現される。
【０１０９】
（第６の実施形態）
本実施形態のインバータ回路及び駆動装置は、第１ないし第５の実施形態の半導体装置を備える駆動装置である。
【０１１０】
図９は、本実施形態の駆動装置の模式図である。駆動装置８００は、モーター１４０と、インバータ回路１５０を備える。
【０１１１】
インバータ回路１５０は、第１ないし第５の実施形態のＭＯＳＦＥＴをスイッチング素子とする３個の半導体モジュール１００ａ、１００ｂ、１００ｃで構成される。３個の半導体モジュール１００ａ、１００ｂ、１００ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
【０１１２】
本実施形態によれば、特性の向上したＭＯＳＦＥＴを備えることで、インバータ回路１５０及び駆動装置８００の特性が向上する。
【０１１３】
（第７の実施形態）
本実施形態の車両は、第１ないし第５の実施形態の半導体装置を備える車両である。
【０１１４】
図１０は、本実施形態の車両の模式図である。本実施形態の車両９００は、鉄道車両である。車両９００は、モーター１４０と、インバータ回路１５０を備える。
【０１１５】
インバータ回路１５０は、第１ないし第５の実施形態のＭＯＳＦＥＴをスイッチング素子とする３個の半導体モジュール１００ａ、１００ｂ、１００ｃで構成される。３個の半導体モジュール１００ａ、１００ｂ、１００ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
【０１１６】
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両９００の車輪９０が回転する。
【０１１７】
本実施形態によれば、特性の向上したＭＯＳＦＥＴを備えることで、車両９００の特性が向上する。
【０１１８】
（第８の実施形態）
本実施形態の車両は、第１ないし第５の実施形態の半導体装置を備える車両である。
【０１１９】
図１１は、本実施形態の車両の模式図である。本実施形態の車両１０００は、自動車である。車両１０００は、モーター１４０と、インバータ回路１５０を備える。
【０１２０】
インバータ回路１５０は、第１ないし第５の実施形態のＭＯＳＦＥＴをスイッチング素子とする３個の半導体モジュール１００ａ、１００ｂ、１００ｃで構成される。３個の半導体モジュール１００ａ、１００ｂ、１００ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
【０１２１】
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１０００の車輪９０が回転する。
【０１２２】
本実施形態によれば、特性の向上したＭＯＳＦＥＴを備えることで、車両１０００の特性が向上する。
【０１２３】
（第９の実施形態）
本実施形態の昇降機は、第１ないし第５の実施形態の半導体装置を備える昇降機である。
【０１２４】
図１２は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機１１００は、かご１０１０、カウンターウエイト１０１２、ワイヤロープ１０１４、巻上機１０１６、モーター１４０と、インバータ回路１５０を備える。
【０１２５】
インバータ回路１５０は、第１ないし第５の実施形態のＭＯＳＦＥＴをスイッチング素子とする３個の半導体モジュール１００ａ、１００ｂ、１００ｃで構成される。３個の半導体モジュール１００ａ、１００ｂ、１００ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
【０１２６】
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機１０１６が回転し、かご１０１０が昇降する。
【０１２７】
本実施形態によれば、特性の向上したＭＯＳＦＥＴを備えることで、昇降機１１００の特性が向上する。
【０１２８】
第１ないし第５の実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。
【０１２９】
第１ないし第５の実施形態では、シリコンよりもバンドギャップの広い半導体層が炭化珪素層である場合を例示した。しかし、半導体層として、例えば、窒化物半導体層、ダイヤモンド層を適用することも可能である。
【０１３０】
第１ないし第５の実施形態では、半導体装置としてＭＯＳＦＥＴを例に説明したが、ＩＧＢＴに本発明を適用することも可能である。ＩＧＢＴの場合は、第１ないし第５の実施形態のｎ＋型のドレイン領域２６（第５の半導体領域）をｐ＋型に変更すれば良い。
【０１３１】
第１ないし第５の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
【０１３２】
また、第６ないし第９の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
【０１３３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３４】
１０      炭化珪素層（半導体層）
１２      シリコン層
１４      金属層
１６      ソース電極（第１の電極）
１８      ドレイン電極（第２の電極）
２０      第１のゲート絶縁層
２２      第１のゲート電極
２６      ドレイン領域（第５の半導体領域）
２８      ドリフト領域（第１の半導体領域）
３０ａ    第１の電界緩和領域（第２の半導体領域）
３０ｂ    第２の電界緩和領域（第３の半導体領域）  
３２      基板領域（第１のシリコン領域）
３２ａ    第１の部分
３２ｂ    第２の部分
３２ｃ    第３の部分
３４ａ    第１のウェル領域（第２のシリコン領域）
３４ｂ    第２のウェル領域（第３のシリコン領域）
３６ａ    第１のソース領域（第４のシリコン領域）
３６ｂ    第２のソース領域（第５のシリコン領域）
３８ａ    第１のウェルコンタクト領域（第７のシリコン領域）
３８ｂ    第２のウェルコンタクト領域（第８のシリコン領域）
４０      絶縁層
５０      第１のｎ型高濃度領域（第４の半導体領域）
５２      第２のｎ型高濃度領域（第６のシリコン領域）
５６      素子分離領域（絶縁領域）
６０      第２のゲート絶縁層
６２      第２のゲート電極
６４      基板領域（第９のシリコン領域）
６６      ソース領域（第１０のシリコン領域）
６８      ドレイン領域（第１１のシリコン領域）
８０      周辺回路領域（領域）
１００    ＭＯＳＦＥＴ（半導体装置）
２００    ＭＯＳＦＥＴ（半導体装置）
３００    ＭＯＳＦＥＴ（半導体装置）
４００    ＭＯＳＦＥＴ（半導体装置）
５００    半導体装置
８００    駆動装置
９００    車両
１０００  車両
１１００  昇降機
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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