(57)【要約】【課題】従来の半導体装置では、電源ノイズを抑制すると動作速度を上昇させることができない問題があった。【解決手段】一実施の形態によれば、半導体装置は、第１の電源配線と、第１の電源配線上の分岐点から分岐して設けられる第２の電源配線と、第２の電源配線から電源供給を受ける内部回路と、内部回路に動作クロックを供給するクロック生成回路と、を有し、第１の電源配線うち分岐点よりも電源供給源に近い位置から取得される判定閾値電圧ＶＣＣ０と、第２の電源配線から取得されるモニタ電圧ＶＣＣ１と、の電圧差が一定の電圧を超えた場合に、モニタ電圧ＶＣＣ１と判定閾値電圧ＶＣＣ０との電圧差が予め定めた復帰可能電圧に復帰するまで動作クロックのエッジ発生タイミングを変化させる。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１の電源配線と、
前記第１の電源配線上の分岐点から分岐して設けられる第２の電源配線と、
前記第１の電源配線うち前記分岐点よりも電源供給源に近い位置から取得される判定閾値電圧と、前記第２の電源配線から取得されるモニタ電圧と、の電圧差が予め設定した第１の電圧閾値以上となった場合にイネーブル状態となり、前記判定閾値電圧と前記モニタ電圧との電圧差が前記第１の電圧閾値よりも小さな第２の閾値電圧以下となったことに応じてディスイネーブル状態となる電源変動検出信号を出力する電源変動検出回路と、
前記第２の電源配線から電源供給を受ける内部回路と、
前記内部回路に動作クロックを供給するクロック生成回路と、を有し、
前記クロック生成回路は、前記電源変動検出信号がイネーブル状態となっている期間は前記動作クロックの立ち上がりエッジ又は立ち下がりエッジの発生タイミングを前記電源変動検出信号がディスイネーブル状態となっている期間とは異なるものとする半導体装置。
【請求項２】
前記電源変動検出回路は、前記第２の電源配線のうち前記内部回路が接続される接続点の近傍から前記モニタ電圧を取得する請求項１に記載の半導体装置。
【請求項３】
前記クロック生成回路は、ループ状に直列接続された奇数個のインバータを含み、複数の前記インバータのいずれか１つの出力を前記動作クロックとして出力する発振回路を有し、
前記電源変動検出信号がイネーブル状態である場合は、前記発振回路を構成するインバータの個数を前記電源変動検出信号がディスイネーブル状態である場合よりも多くなるように回路構成を切り替える請求項１に記載の半導体装置。
【請求項４】
前記電源変動検出回路は、
前記第１の電源配線のうち前記分岐点から第１の距離となる第１の計測点から取得される第１の判定閾値電圧と、前記モニタ電圧と、の電圧差が予め設定した第３の電圧閾値以上となった場合にイネーブル状態となり、前記第１の判定閾値電圧と前記モニタ電圧との電圧差が前記第３の電圧閾値よりも小さな第４の閾値電圧以下となったことに応じてディスイネーブル状態となる第１の電源変動検出信号を出力する第１の比較器と、
前記第１の電源配線のうち前記分岐点からの距離が前記第１の距離よりも小さな第２の距離となる第２の計測点から取得される第２の判定閾値電圧と、前記モニタ電圧と、の電圧差が予め設定した第５の電圧閾値以上となった場合にイネーブル状態となり、前記第２の判定閾値電圧と前記モニタ電圧との電圧差が前記第５の電圧閾値よりも小さな第６の閾値電圧以下となったことに応じてディスイネーブル状態となる第２の電源変動検出信号を出力する第２の比較器と、を有し、
前記クロック生成回路は、
入力信号の論理レベルとは逆の論理レベルとなるように第１の出力信号の論理レベルを切り替える位相反転回路と、
前記第１の出力信号の論理レベルに合うように第２の出力信号の論理レベルを切り替える第１のバッファ回路と、
前記第２の出力信号の論理レベルに合うように第３の出力信号の論理レベルを切り替える第２のバッファ回路と、
前記第３の出力信号の論理レベルに合うように第４の出力信号の論理レベルを切り替える第３のバッファ回路と、
前記第１の電源変動検出信号及び前記第２の電源変動検出信号に応じて前記第２から第４の出力信号のいずれか１つを選択して前記位相反転回路への入力信号とする選択回路と、を有する請求項１に記載の半導体装置。
【請求項５】
前記クロック生成回路は、前記電源変動検出信号がイネーブル状態となっている期間は前記動作クロックの周波数を前記電源変動検出信号がディスイネーブル状態となっている期間よりも低くする請求項１に記載の半導体装置。
【請求項６】
前記内部回路は、異なる動作クロックで動作する第１の内部回路と第２の内部回路とを含み、
前記クロック生成回路は、前記第１の内部回路に与える第１の動作クロックと、前記第２の内部回路に与える第２の動作クロックと、を出力し、
前記電源変動検出信号がイネーブル状態となっている期間は前記第１の動作クロックと前記第２の動作クロックとに位相差を付けて前記第１の動作クロック及び前記第２の動作クロックを出力し、前記電源変動検出信号がディスイネーブル状態となっている期間は前記第１の動作クロックと前記第２の動作クロックとの位相を揃えて前記第１の動作クロック及び前記第２の動作クロックを出力する請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば動作クロックに同期して動作する内部回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置では、動作クロックの速度の向上が求められる一方で、装置の小型化に伴い、消費電力低減対策が必要となっている。この要求を満たすため、半導体装置に供給する電源電圧を低下させることで、動作速度の向上に伴う消費電力の上昇を抑制することが行われている。ここで、回路素子に供給する電源電圧が低下すると、回路動作を維持するために実際に回路素子に与えられる電源電圧と半導体装置に供給される電源電圧との差（電源ノイズマージン）が小さくなる問題が生じる。この電源ノイズマージンの減少の一例と、電源ノイズマージン減少への対策の一例が特許文献１に開示されている。
【０００３】
特許文献１では、半導体記憶装置と半導体記憶装置のリフレッシュ制御方法が開示されている。この半導体記憶装置は例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。ＤＲＡＭでは、複数のメモリ部を備え、複数のメモリ部に設けられた多数のメモリ素子に記憶されたデータの破損を防ぐために一定の周期で、メモリ素子に記憶されたデータをセンスアンプで増幅するリフレッシュ動作を行う。このリフレッシュ動作では、同じタイミングで通常の読み出し動作よりも多くの回路が動作するため、リフレッシュ動作に合わせた消費電流の増加と消費電流の増加に伴う電源電圧の低下が顕著になる。
【０００４】
そこで、特許文献１に開示されたリフレッシュ制御方法は、この電源電圧の低下を緩和する一つの方法が例示されている。特許文献１の半導体記憶装置は、複数のメモリ部を備える半導体記憶装置であって、前記複数のメモリ部には、共通のクロックが入力され、各前記メモリ部は、メモリセルアレイと、前記クロックに基づいて前記メモリセルアレイの動作を制御する制御回路と、入力された前記クロックを遅延させて前記制御回路に入力する遅延回路とを有し、前記複数のメモリ部のリフレッシュ動作において、各前記メモリ部の前記遅延回路は、入力された前記クロックを、前記メモリ部毎に遅延量を異ならせて、前記制御回路に入力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２８７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、消費電流の増加に伴う電源電圧の低下の度合いは、例えば、リフレッシュ動作の対象となっているメモリ部に記憶されているデータの状態等の半導体装置内に設けられる複数の内部回路の状態の違いによって異なり、必ずしもメモリ部毎に動作を遅延させる必要がない場合もある。そのため、特許文献１に記載された半導体記憶装置のように、リフレッシュ動作に合わせて一様にメモリ部毎に供給するクロックの遅延量を異ならせる場合、回路の動作速度を向上させることが困難になるという問題があった。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置は、第１の電源配線と、第１の電源配線上の分岐点から分岐して設けられる第２の電源配線と、第２の電源配線から電源供給を受ける内部回路と、内部回路に動作クロックを供給するクロック生成回路と、を有し、第１の電源配線うち前記分岐点よりも電源供給源に近い位置から取得される判定閾値電圧と、第２の電源配線から取得されるモニタ電圧と、の電圧差が一定の電圧を超えた場合に、モニタ電圧と判定閾値電圧との電圧差が予め定めた復帰可能電圧に復帰するまで動作クロックのエッジ発生タイミングを変化させる。
【発明の効果】
【０００９】
前記一実施の形態によれば、半導体装置は、内部回路に供給される電源電圧の低下度合いに応じて内部回路の動作状態を変化させて電源電圧の低下度合いを一時的に調整できる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる半導体装置のブロック図である。
【図２】実施の形態１にかかる内部回路のブロック図である。
【図３】実施の形態１にかかる電圧差検出回路１１の一例と電圧差検出回路１１に入力される電圧を説明する図である。
【図４】実施の形態１にかかるクロック生成回路のブロック図である。
【図５】実施の形態１にかかる半導体装置の動作を説明するタイミングチャートである。
【図６】実施の形態２にかかる半導体装置のブロック図である。
【図７】実施の形態２にかかる電圧差検出回路のブロック図である。
【図８】実施の形態２にかかるクロック生成回路のブロック図である。
【図９】実施の形態３にかかる半導体装置のブロック図である。
【図１０】実施の形態３にかかるクロック生成回路のブロック図である。
【図１１】実施の形態３にかかる半導体装置の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１１】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１２】
まず、実施の形態１にかかる半導体装置１のブロック図を図１に示す。半導体装置１は、それぞれが動作クロックに基づき動作する複数の内部回路を有するものであり、内部回路としては、以下で示すチャージポンプ回路の他に特許文献１に記載のメモリ部等も考えることができる。また、内部回路では、動作クロックの立ち上がりエッジ又は立ち下がりエッジの入力に応じてトランジスタのオンとオフが切り替えられ、消費電流が増加する特徴を有する。
【００１３】
図１に示すように、実施の形態１にかかる半導体装置１は、内部回路１０、電圧差検出回路１１、クロック生成回路１２を有する。また、半導体装置１では、パッドＰ１に与えられる電源電圧を、主電源配線Ｗ０を用いてチップ全体に分配し、分配された電源電圧を更に主電源配線Ｗ０から分岐させた分岐電源配線Ｗ２を用いて内部回路に分配する。なお、図１に示した分岐電源配線Ｗ１は、主電源配線Ｗ０の電圧をモニタするために用いられる配線であり、分岐電源配線Ｗ１に流れる電流は極めてわずかであるものとする。なお、電圧差検出回路１１及びクロック生成回路１２についても主電源配線Ｗ０から分岐した分岐電源配線を介して供給される電源電圧に基づき動作するが、これらの回路に関する分岐電源配線はこれら回路で消費される電力が内部回路ほど変動するものではなく、この分岐電源配線の電圧変動が小さいため、図示を省略している。
【００１４】
なお、以下の説明では、図１において、パッドＰ１に直接接続されている第１の電源配線Ｗ０を主電源配線Ｗ０と称す。また、主電源配線Ｗ０上の分岐点から分岐して設けられる第２の電源配線Ｗ２を分岐電源配線Ｗ２と称す。そして、主電源配線Ｗ０上において分岐電源配線Ｗ２が分岐する分岐点よりも電源供給源（例えばパッドＰ１）に近い位置から取得される電圧値を判定閾値電圧ＶＣＣ０と称し、分岐電源配線Ｗ２から取得される電圧をモニタ電圧ＶＣＣ１と称す。また、判定閾値電圧ＶＣＣ０は、主電源配線Ｗ０上の電圧取得点から分岐される分岐電源配線Ｗ１を介して電圧差検出回路１１に与えられる。
【００１５】
内部回路１０は、動作クロックＣＬＫに基づきオン・オフが切り替えられるトランジスタを含み、この動作クロックＣＬＫに基づき動作する。以下の説明では、内部回路１０の一例として、チャージポンプ回路を説明する。そこで、図２に実施の形態１にかかる内部回路１０のブロック図を示す。
【００１６】
図２に示すように、内部回路１０は、チャージポンプ回路２１、２２を有する。チャージポンプ回路２１、２２は、分岐電源配線Ｗ２から供給される電源電圧ＶＣＣ１を昇圧して昇圧電圧ＶＰ１、ＶＰ２を出力する。このチャージポンプ回路２１、２２は、動作クロックＣＬＫに基づき回路を構成するトランジスタのオン・オフを切り替えることで、分岐電源配線Ｗ２から供給される電荷をポンプコンデンサに蓄積する動作と、ポンプコンデンサに蓄積された電荷を出力コンデンサに供給する動作と、を繰り返し行う。従って、チャージポンプ回路２１、２２では、動作クロックＣＬＫの周波数が高い時には分岐電源配線Ｗ２を介して消費する電流が多くなり、動作クロックＣＬＫの周波数が低い時には分岐電源配線Ｗ２を介して消費する電流が少なくなる。
【００１７】
電圧差検出回路１１は、主電源配線Ｗ０の電圧ＶＣＣ０と分岐電源配線Ｗ２の電圧ＶＣＣ１との電圧差を検出して、この電圧差に応じて電源変動検出信号ＤＥＴの論理レベルを切り替える。電源変動検出信号ＤＥＴは、ハイレベル状態（例えば、電源電圧レベル）がイネーブル状態であり、ロウレベル状態（例えば、接地電圧レベル）がディスイネーブル状態である。
【００１８】
具体的には、電圧差検出回路１１は、主電源配線Ｗ０において分岐電源配線Ｗ１が分岐する分岐点よりも電源供給源（例えば、パッドＰ１）に近い位置から取得される判定閾値電圧ＶＣＣ０と、分岐電源配線Ｗ１から取得されるモニタ電圧ＶＣＣ１と、の電圧差に基づき電源変動検出信号ＤＥＴの論理レベルを切り替える。実施の形態１で説明する例では、電圧差検出回路１１は、判定閾値電圧ＶＣＣ０とモニタ電圧ＶＣＣ１との電圧差が予め設定した第１の電圧閾値ＶＴ１以上となった場合に電源変動検出信号ＤＥＴをイネーブル状態とする。また、電圧差検出回路１１は、判定閾値電圧ＶＣＣ０とモニタ電圧ＶＣＣ１との電圧差が第１の電圧閾値ＶＴ１よりも小さな第２の閾値電圧ＶＴ２以下となったことに応じて電源変動検出信号ＤＥＴをディスイネーブル状態とする。
【００１９】
ここで、図３に実施の形態１にかかる電圧差検出回路１１の一例と電圧差検出回路１１に入力される電圧を説明する図を示す。図３に示すように、主電源配線Ｗ０には配線抵抗Ｒ０１、Ｒ０２が存在する。そして、電圧差検出回路１１は、主電源配線Ｗ０から分岐電源配線Ｗ２が分岐する分岐点よりもパッドＰ１に近い位置から分岐した分岐電源配線Ｗ１１により判定閾値電圧ＶＣＣ０を取得する。ここで、図３で示す例では、パッドＰ１と主電源配線Ｗ０から分岐電源配線Ｗ１が分岐する分岐点と、の間の配線抵抗をＲ０１とし、主電源配線Ｗ０から分岐電源配線Ｗ１が分岐する分岐点と、主電源配線Ｗ０から分岐電源配線Ｗ２が分岐する分岐点と、の間の配線抵抗をＲ０２とした。分岐電源配線Ｗ２には、主電源配線Ｗ０から分岐電源配線Ｗ２が分岐する分岐点と分岐電源配線Ｗ２において内部回路１０が接続される接続点との間に配線抵抗Ｒ２が存在する。そして、電圧差検出回路１１は、分岐電源配線Ｗ２上において内部回路１０が接続される接続点の近傍からモニタ電圧ＶＣＣ１を取得する。別の観点では、電圧差検出回路１１は、内部回路１０の消費電流の影響により分岐電源配線Ｗ２の配線抵抗Ｒ２に起因する電圧降下が現れる点からモニタ電圧を取得する。
【００２０】
また、図３に示すように、判定閾値電圧ＶＣＣ０は、寄生抵抗Ｒ０１に電流Ｉ１が流れることにより生じる電圧分だけ電源電圧ＶＣＣよりも小さな電圧となる。モニタ電圧ＶＣＣ１は、寄生抵抗Ｒ０２に電流Ｉ２が流れることにより生じる電圧と寄生抵抗Ｒ２に電流Ｉ２が流れることにより生じる電圧とを合計した電圧分だけ電源電圧ＶＣＣ０よりも小さな電圧となる。
【００２１】
電圧差検出回路１１は、比較器２３を有する。この比較器２３は、例えば、ヒステリシスコンバータである。比較器２３は、判定閾値電圧ＶＣＣ０とモニタ電圧ＶＣＣ１との電圧差が第１の閾値電圧ＶＴ１よりも大きくなったことに応じて電源変動検出信号ＤＥＴをイネーブル状態とする。また、比較器２３は、電源変動検出信号ＤＥＴをイネーブル状態とした後は、判定閾値電圧ＶＣＣ０とモニタ電圧ＶＣＣ１との電圧差が第１の閾値電圧ＶＴ１よりも小さい第２の閾値電圧ＶＴ２よりも小さくなるまで電源変動検出信号ＤＥＴをイネーブル状態に維持する。そして、比較器２３は、判定閾値電圧ＶＣＣ０とモニタ電圧ＶＣＣ１との電圧差が第２の閾値電圧ＶＴ１以下となったことに応じて電源変動検出信号ＤＥＴをディスイネーブル状態に切り替える。比較器２３は、電源変動検出信号ＤＥＴをディスイネーブル状態とした後は、判定閾値電圧ＶＣＣ０とモニタ電圧ＶＣＣ１との電圧差が第１の閾値電圧ＶＴ１以上となるまで電源変動検出信号ＤＥＴをディスイネーブル状態で維持する。
【００２２】
クロック生成回路１２は、内部回路１０に動作クロックＣＬＫを供給する。また、クロック生成回路１２は、電源変動検出信号ＤＥＴがイネーブル状態となっている期間は動作クロックＣＬＫの立ち上がりエッジ又は立ち下がりエッジの発生タイミングを電源変動検出信号ＤＥＴがディスイネーブル状態となっている期間とは異なるものとする。実施の形態１では、クロック生成回路１２は、電源変動検出信号ＤＥＴがイネーブル状態となっている期間における動作クロックＣＬＫの周波数を電源変動検出信号ＤＥＴがディスイネーブル状態となっている期間の周波数よりも低くする。
【００２３】
ここで、クロック生成回路１２の回路構成の一例を説明する。図４に実施の形態１にかかるクロック生成回路１２のブロック図を示す。図４に示すように、クロック生成回路１２は、遅延時間切替回路１３、遅延回路１４、位相反転回路１５を有する。遅延時間切替回路１３は、電源変動検出信号ＤＥＴを受けて遅延回路１４に遅延量制御信号Ｄｃｏｎｔを出力する。遅延時間切替回路１３は、直列に接続されるインバータ２４、２５を有する。つまり。遅延時間切替回路１３は、電源変動検出信号ＤＥＴを遅延量制御信号Ｄｃｏｎｔとして遅延時間切替回路１３に与えるバッファ回路である。
【００２４】
遅延回路１４と位相反転回路１５は、ループ状に直列接続された奇数個のインバータによりリングオシレータを構成する。遅延回路１４は、遅延量制御信号Ｄｃｏｎｔに応じて、リングオシレータに含まれるインバータの個数を増減させる。ここで、遅延回路１４は、２つのインバータをインバータ増減の単位とする。また、クロック生成回路１２は、遅延回路１４が出力するクロック信号を動作クロックＣＬＫとする。
【００２５】
遅延回路１４は、第１のバッファ回路（例えば、バッファ回路ＢＵＦ１１）、第２のバッファ回路（例えば、バッファ回路ＢＵＦ１２）、選択回路ＳＥＬ１０を有する。バッファ回路ＢＵＦ１１は、直列に接続されたインバータ３１、３２により位相反転回路１５が出力する反転動作クロックＣＬＫｉｎｖを後段の回路に伝達する。バッファ回路ＢＵＦ１２は、直列に接続されたインバータ３３、３４によりバッファ回路ＢＵＦ１１が出力した信号を後段の回路に伝達する。選択回路ＳＥＬ１０は、遅延量制御信号Ｄｃｏｎｔがイネーブル状態のときは、バッファ回路ＢＵＦ１２が出力する信号を選択して動作クロックＣＬＫを出力する。また、選択回路ＳＥＬ１０は、遅延量制御信号Ｄｃｏｎｔがディスイネーブル状態のときは、バッファ回路ＢＵＦ１１が出力する信号を選択して動作クロックＣＬＫを出力する。
【００２６】
ここで、選択回路ＳＥＬ１０は、インバータ３５、ＡＮＤ回路３６、３７、ＯＲ回路３８を有する。インバータ３５は、遅延量制御信号Ｄｃｏｎｔの反転信号をＡＮＤ回路３６に出力する。ＡＮＤ回路３６は、インバータ３５で反転された遅延量制御信号Ｄｃｏｎｔがハイレベルであるとき、つまり、遅延量制御信号Ｄｃｏｎｔがディスイネーブル状態であるときにバッファ回路ＢＵＦ１１の出力信号をＯＲ回路３８に伝達する。ＡＮＤ回路３７は、遅延量制御信号Ｄｃｏｎｔがハイレベルであるとき、つまり、遅延量制御信号Ｄｃｏｎｔがイネーブル状態であるときにバッファ回路ＢＵＦ１２の出力信号をＯＲ回路３８に伝達する。ＯＲ回路３８は、ＡＮＤ回路３６が出力した信号とＡＮＤ回路３７が出力した信号との論理和となる信号を動作クロックＣＬＫとして出力する。
【００２７】
位相反転回路１５は、インバータ３９を有する。そして、インバータ３９は、動作クロックＣＬＫを反転した信号を反転動作クロックＣＬＫｉｎｖとして出力する。
【００２８】
ここで、遅延回路１４と位相反転回路１５により構成されたリングオシレータは、ループ状に直列接続されるインバータが奇数個である時にクロック信号を生成する。一般的に、リングオシレータは、ループ状に直列接続されるインバータの個数が多ければ生成するクロック信号の周波数を低くし、ループ状に直列接続されるインバータの個数が少なければ生成するクロック信号の周波数を高くすることができる。図４で示したクロック生成回路１２では、遅延量制御信号Ｄｃｏｎｔがイネーブル状態のときは、ループ状に直列接続されるインバータの個数が５段（バッファ回路ＢＵＦ１１、ＢＵＦ１２及びインバータ３９に含まれるインバータ数）である。また、クロック生成回路１２は、遅延量制御信号Ｄｃｏｎｔがディスイネーブル状態のときは、ループ状に直列接続されるインバータの個数が３段（バッファ回路ＢＵＦ１１及びインバータ３９に含まれるインバータ数）となる。そのため、クロック生成回路１２は、遅延量制御信号Ｄｃｏｎｔがイネーブル状態となったときには、遅延量制御信号Ｄｃｏｎｔがディスイネーブル状態となったときよりもクロック信号の周波数を低くすることができる。
【００２９】
続いて、実施の形態１にかかる半導体装置１の動作について説明する。図５に実施の形態１にかかる半導体装置１の動作を説明するタイミングチャートを示す。図５に示すように、実施の形態１にかかる半導体装置１では、タイミングＴ１からチャージポンプ回路２１、２２の動作を開始させる。そして、チャージポンプ回路２１、２２がポンプ動作を開始すると、これら回路における消費電流が増加するため、モニタ電圧ＶＣＣ１が時間と共に低下する。実施の形態１にかかる半導体装置１では、タイミングＴ１でチャージポンプ回路２１、２２の動作開始からモニタ電圧ＶＣＣ１と判定閾値電圧ＶＣＣ０との差が第１の閾値電圧ＶＴ１未満である期間は、電源変動検出信号ＤＥＴ及び遅延量制御信号Ｄｃｏｎｔをロウレベル（ディスイネーブル状態）とする。そのため、この期間中は、クロック生成回路１２がバッファ回路ＢＵＦ１１及びインバータ３９に含まれる３つのインバータによりリングオシレータを構成し、当該リングオシレータにより動作クロックＣＬＫを生成する。
【００３０】
そして、タイミングＴ２においてモニタ電圧ＶＣＣ１と判定閾値電圧ＶＣＣ０との差が第１の閾値電圧ＶＴ１以上となったことに応じて、電圧差検出回路１１が電源変動検出信号ＤＥＴをロウレベル（ディスイネーブル状態）からハイレベル（イネーブル状態）に切り替える。また、この電源変動検出信号ＤＥＴの切り替わりに応じて、遅延時間切替回路１３が遅延量制御信号Ｄｃｏｎｔをロウレベル（ディスイネーブル状態）からハイレベル（イネーブル状態）に切り替える。実施の形態１にかかる半導体装置１では、タイミングＴ２からモニタ電圧ＶＣＣ１と判定閾値電圧ＶＣＣ０との差が第２の閾値電圧ＶＴ２以下となるまで期間は、電源変動検出信号ＤＥＴ及び遅延量制御信号Ｄｃｏｎｔをハイレベル（イネーブル状態）に維持する。そのため、この期間中は、クロック生成回路１２がバッファ回路ＢＵＦ１１、ＢＵＦ１２及びインバータ３９に含まれる５つのインバータによりリングオシレータを構成し、当該リングオシレータにより動作クロックＣＬＫを生成する。つまり、この期間は、タイミングＴ２以前よりも動作クロックＣＬＫの周波数が低くなる。
【００３１】
そして、実施の形態１にかかる半導体装置１では、動作クロックＣＬＫの周波数を低くしている期間は、単位時間当たりのチャージポンプ回路２１、２２の消費電流が低下するため、モニタ電圧ＶＣＣ１が判定閾値電圧ＶＣＣ０に近づくように上昇する。その後、タイミングＴ３でモニタ電圧ＶＣＣ１と判定閾値電圧ＶＣＣ０との差が第２の閾値電圧ＶＴ２以下となったことに応じて、電圧差検出回路１１が電源変動検出信号ＤＥＴをハイレベル（イネーブル状態）からロウレベル（ディスイネーブル状態）に切り替える。また、この電源変動検出信号ＤＥＴの切り替わりに応じて、遅延時間切替回路１３が遅延量制御信号Ｄｃｏｎｔをハイレベル（イネーブル状態）からロウレベル（ディスイネーブル状態）に切り替える。実施の形態１にかかる半導体装置１では、タイミングＴ３からモニタ電圧ＶＣＣ１と判定閾値電圧ＶＣＣ０との差が第１の閾値電圧ＶＴ１以上となるまで期間は、電源変動検出信号ＤＥＴ及び遅延量制御信号Ｄｃｏｎｔをロウレベル（ディスイネーブル状態）に維持する。そのため、タイミングＴ３以降は、クロック生成回路１２がバッファ回路ＢＵＦ１１及びインバータ３９に含まれる３つのインバータによりリングオシレータを構成し、当該リングオシレータにより動作クロックＣＬＫを生成する。つまり、この期間は、タイミングＴ３以前よりも動作クロックＣＬＫの周波数が高くなる。
【００３２】
上記説明より、実施の形態１にかかる半導体装置１は、内部回路１０が接続される主電源配線Ｗ０の電圧であるモニタ電圧ＶＣＣ１と主電源配線Ｗ０の電圧である判定閾値電圧ＶＣＣ０との差が、第１の閾値電圧以上となってから第２の閾値電圧以下となるまでの間の一時的な期間に内部回路１０を動作させる動作クロックＣＬＫの周波数を低下させる。つまり、実施の形態１にかかる半導体装置１は、動作の大部分を本来の周波数を有する動作クロックＣＬＫに基づき内部回路１０を動作させながら、モニタ電圧ＶＣＣ１が低下したときのみ動作クロックＣＬＫの周波数を低下させて分岐電源配線Ｗ２に流れる電流を削減することで、モニタ電圧ＶＣＣ１を本来の電圧に復帰させることができる。これにより、実施の形態１にかかる半導体装置１は、内部回路１０に供給される電源電圧の低下を防止しながら、内部回路１０を出来るだけ早い周波数の動作クロックＣＬＫで動作させることができる。
【００３３】
実施の形態２
実施の形態２では、実施の形態１で説明した半導体装置１の変形例となる半導体装置２について説明する。なお、実施の形態２の説明では、実施の形態１で説明した構成要素と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。
【００３４】
図６に実施の形態２にかかる半導体装置２のブロック図を示す。図６に示すように、実施の形態２にかかる半導体装置２は、実施の形態１にかかる半導体装置１の電圧差検出回路１１を電圧差検出回路４１に置き換え、クロック生成回路１２をクロック生成回路４２に置き換えたものである。また、クロック生成回路４２は、クロック生成回路１２から遅延時間切替回路１３を削除すると共に、遅延回路１４を遅延回路４４に置き換えたものでる。
【００３５】
電圧差検出回路４１は、モニタ電圧ＶＣＣ１の電圧レベルに応じて第１の電源変動検出信号ＤＥＴ１と第２の電源変動検出信号ＤＥＴ２とをそれぞれ制御する。
【００３６】
そこで、図７に実施の形態２にかかる電圧差検出回路４１のブロック図を示す。図７に示すように、電圧差検出回路４１は、第１の比較器（比較器２３１）、第２の比較器（比較器２３２）を有する。そして、比較器２３１は、主電源配線Ｗ０のうち分岐電源配線Ｗ２が分岐する分岐点から第１の距離となる第１の計測点から取得される第１の判定閾値電圧ＶＣＣ０１と、モニタ電圧ＶＣＣ１と、が入力される。そして、比較器２３１は、第１の判定閾値電圧ＶＣＣ０１とモニタ電圧ＶＣＣ１との電圧差が予め設定した第３の電圧閾値ＶＴ３以上となった場合に第１の電源変動検出信号ＤＥＴ１をイネーブル状態とする。また、比較器２３１は、第１の判定閾値電圧ＶＣＣ０１とモニタ電圧ＶＣＣ１との電圧差が第３の電圧閾値ＶＴ３よりも小さな第４の閾値電圧ＶＴ４以下となったことに応じて第１の電源変動検出信号ＤＥＴ１をディスイネーブル状態とする。
【００３７】
比較器２３２は、主電源配線Ｗ０のうち分岐電源配線Ｗ２が分岐する分岐点からの距離が第１の距離よりも小さな第２の距離となる第２の計測点から取得される第２の判定閾値電圧ＶＣＣ０２と、モニタ電圧ＶＣＣ１と、が入力される。そして、比較器２３２は、第１の判定閾値電圧ＶＣＣ０２とモニタ電圧ＶＣＣ１との電圧差が予め設定した第５の電圧閾値ＶＴ５以上となった場合に第２の電源変動検出信号ＤＥＴ２をイネーブル状態とする。また、比較器２３２は、第２の判定閾値電圧ＶＣＣ０２とモニタ電圧ＶＣＣ１との電圧差が第５の電圧閾値ＶＴ５よりも小さな第６の閾値電圧ＶＴ６以下となったことに応じて第２の電源変動検出信号ＤＥＴ２をディスイネーブル状態とする。
【００３８】
ここで、第１の判定閾値電圧ＶＣＣ０１と第２の判定閾値電圧ＶＣＣ０２とを比較すると、主電源配線Ｗ０に形成される電流経路を見たときに第２の判定閾値電圧ＶＣＣ０２の計測点が第１の判定閾値電圧ＶＣＣ０１の計測点よりも下流側に位置するため、第２の判定閾値電圧ＶＣＣ０２の方が低い電圧となる。
【００３９】
このようなことから、電圧差検出回路４１は、モニタ電圧ＶＣＣ１が低下していくと、まず、第１の電源変動検出信号ＤＥＴ１をディスイネーブル状態からイネーブル状態に切り替え、さらにモニタ電圧ＶＣＣ１が低下した場合に第２の電源変動検出信号ＤＥＴ２をディスイネーブル状態からイネーブル状態に切り替える。一方、モニタ電圧ＶＣＣ１が上昇する局面では、電圧差検出回路４１は、まず、第２の電源変動検出信号ＤＥＴ１をイネーブル状態からディスイネーブル状態に切り替え、さらにモニタ電圧ＶＣＣ１が上昇した場合に第１の電源変動検出信号ＤＥＴ１をイネーブル状態からディスイネーブル状態に切り替える。
【００４０】
続いて、クロック生成回路４２について説明する。図８に実施の形態２にかかるクロック生成回路４２のブロック図を示す。図８に示すように、クロック生成回路４２は、遅延回路４４、位相反転回路１５を有する。また、クロック生成回路４２は、バッファ回路ＢＵＦ２１、ＢＵＦ２２、ＢＵＦ２３、選択回路ＳＥＬ２０を有する。
【００４１】
バッファ回路ＢＵＦ２１は、インバータ５１、５２が直列に接続される。バッファ回路ＢＵＦ２２は、インバータ５３、５４が直列に接続される。バッファ回路ＢＵＦ２３は、インバータ５５、５６が直列に接続される。そして、バッファ回路ＢＵＦ２１〜ＢＵＦ２３は、直列に接続される。また、バッファ回路ＢＵＦ２１には位相反転回路１５が出力する反転動作クロックＣＬＫｉｎｖが入力される。バッファ回路ＢＵＦ２１〜ＢＵＦ２３の出力信号は、それぞれ選択回路ＳＥＬ２０に入力される。選択回路ＳＥＬ２０は、第１の電源変動検出信号ＤＥＴ１及び第２の電源変動検出信号ＤＥＴ２に応じてバッファ回路ＢＵＦ２１〜ＢＵＦ２３の出力信号のいずれか１つを選択して位相反転回路１５に出力する。また、選択回路ＳＥＬ２０の出力信号は、動作クロックＣＬＫとなる。
【００４２】
つまり、実施の形態２にかかるクロック生成回路４２では、第１の電源変動検出信号ＤＥＴ１及び第２の電源変動検出信号ＤＥＴ２に基づきバッファ回路ＢＵＦ２１〜ＢＵＦ２３の出力信号のいずれか１つを選択することで、リングオシレータを構成するインバータの個数を増減させる。これにより、実施の形態２にかかる半導体装置２は、モニタ電圧ＶＣＣ１の電圧レベルに応じて内部回路１０に与える動作クロックＣＬＫの周波数を変化させる。
【００４３】
上記説明より、実施の形態２にかかる半導体装置２では、モニタ電圧ＶＣＣ１の電圧レベルに応じて動作クロックＣＬＫの周波数を２段階で切り替えることができる。これにより、実施の形態２にかかる半導体装置２では、実施の形態１にかかる半導体装置１よりもよりきめ細かく、動作クロックＣＬＫの周波数制御を行うことができる。
【００４４】
実施の形態３
実施の形態３では、実施の形態１で説明した半導体装置１の変形例となる半導体装置３について説明する。なお、実施の形態３の説明では、実施の形態１で説明した構成要素と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。
【００４５】
図９に実施の形態３にかかる半導体装置３のブロック図を示す。図９に示すように、実施の形態３にかかる半導体装置３は、実施の形態１の半導体装置１のクロック生成回路１２をクロック生成回路６２に置き換えたものである。また、実施の形態３にかかる半導体装置３は、内部回路として第１の内部回路内部回路１０ａと第２の内部回路内部回路１０ｂとを有する。第１の内部回路１０ａは、クロック生成回路６２が出力する第２の動作クロックＣＬＫｃに基づき動作し、第２の内部回路１０ｂは、クロック生成回路６２が出力する第１の動作クロックＣＬＫａに基づき動作する。なお、実施の形態３の説明では、第１の内部回路１０ａ、第２の内部回路１０ｂは共に図２で説明したチャージポンプ回路を含むものとする。
【００４６】
クロック生成回路６２は、電源変動検出信号ＤＥＴがイネーブル状態となっている期間は第１の動作クロックＣＬＫａと第２の動作クロックＣＬＫｃとに位相差を付けて第１の動作クロックＣＬＫａ及び第２の動作クロックＣＬＫｃを出力し、電源変動検出信号ＤＥＴがディスイネーブル状態となっている期間は第１の動作クロックＣＬＫａと第２の動作クロックＣＬＫｃとの位相を揃えて第１の動作クロックＣＬＫａ及び第２の動作クロックＣＬＫｃを出力する。
【００４７】
ここで、クロック生成回路６２について詳細に説明する。そこで、図１０に実施の形態３にかかるクロック生成回路６２のブロック図を示す。図１０に示すように、クロック生成回路６２は、位相差切替回路６１、遅延回路６４ａ、６４ｂ、位相反転回路１５を有する。
【００４８】
クロック生成回路６２は、遅延回路６４ａ、６４ｂがそれぞれ２つの直列に接続されたバッファ回路（例えば、バッファ回路ＢＵＦ３１、ＢＵＦ３２の組、及び、バッファ回路ＢＵＦ３３、ＢＵＦ３４の組）を有する。また各バッファ回路は２つの直列接続されたインバータを有する。そして、クロック生成回路６２は、遅延回路６４ａ、６４ｂ及び位相反転回路１５を直列接続するとこでリングオシレータを構成する。クロック生成回路６２は、遅延回路６４ａから動作クロックＣＬＫａを出力し、遅延回路６４ｂから動作クロックＣＬＫｂを出力する。動作クロックＣＬＫａと動作クロックＣＬＫｂはリングオシレータの異なる段から出力されるものであるため、位相が異なる。また、クロック生成回路６２は、動作クロックＣＬＫａを第１の動作クロックＣＬＫａとして出力するが、動作クロックＣＬＫｂは、位相差切替回路６１を介してのみ出力する。
【００４９】
位相差切替回路６１は、動作クロックＣＬＫａとのいずれか一方を電源変動検出信号ＤＥＴに基づき選択し、選択した動作クロックを第２の動作クロックＣＬＫｃとして出力する。位相差切替回路６１は、インバータ８１、ＡＮＤ回路８２、８３、ＯＲ回路８４を有する。インバータ８１は、電源変動検出信号ＤＥＴの反転信号をＡＮＤ回路８２に出力する。ＡＮＤ回路８２は、インバータ８１で反転された電源変動検出信号ＤＥＴがハイレベルであるとき、つまり、電源変動検出信号ＤＥＴがディスイネーブル状態であるときに動作クロックＣＬＫａをＯＲ回路８４に伝達する。ＡＮＤ回路８３は、電源変動検出信号ＤＥＴがハイレベルであるとき、つまり、電源変動検出信号ＤＥＴがイネーブル状態であるときに動作クロックＣＬＫｂをＯＲ回路８４に伝達する。ＯＲ回路８４は、ＡＮＤ回路８２が出力した信号とＡＮＤ回路８３が出力した信号との論理和となる信号を第２の動作クロックＣＬＫｃとして出力する。
【００５０】
続いて、実施の形態３にかかる半導体装置３の動作について説明する。そこで、図１１に実施の形態３にかかる半導体装置の動作を説明するタイミングチャートを示す。図１１に示すように、実施の形態３にかかる半導体装置３では、タイミングＴ１から第１の内部回路１０ａ及び第２の内部回路１０ｂの動作を開始させる。そして、第１の内部回路１０ａ及び第２の内部回路１０ｂがそれぞれポンプ動作を開始すると、これら回路における消費電流が増加するため、モニタ電圧ＶＣＣ１が時間と共に低下する。実施の形態３にかかる半導体装置３では、タイミングＴ１で第１の内部回路１０ａ及び第２の内部回路１０ｂの動作開始からモニタ電圧ＶＣＣ１と判定閾値電圧ＶＣＣ０との差が第１の閾値電圧ＶＴ１未満である期間は、電源変動検出信号ＤＥＴをロウレベル（ディスイネーブル状態）とする。そのため、この期間中は、クロック生成回路６２は、第２の動作クロックＣＬＫｃとして動作クロックＣＬＫａを選択し、第１の動作クロックＣＬＫａと第２の動作クロックＣＬＫｃとが同位相の信号となる。
【００５１】
そして、タイミングＴ２においてモニタ電圧ＶＣＣ１と判定閾値電圧ＶＣＣ０との差が第１の閾値電圧ＶＴ１以上となったことに応じて、電圧差検出回路１１が電源変動検出信号ＤＥＴをロウレベル（ディスイネーブル状態）からハイレベル（イネーブル状態）に切り替える。実施の形態３にかかる半導体装置３では、タイミングＴ２からモニタ電圧ＶＣＣ１と判定閾値電圧ＶＣＣ０との差が第２の閾値電圧ＶＴ２以下となるまで期間は、電源変動検出信号ＤＥＴをハイレベル（イネーブル状態）に維持する。そのため、この期間中は、クロック生成回路６２が第２の動作クロックＣＬＫｃとして動作クロックＣＬＫａとは位相が異なる動作クロックＣＬＫｂを選択する。つまり、この期間は、第１の動作クロックＣＬＫａと第２の動作クロックＣＬＫｂとの位相が異なる。別の観点では、この期間は、タイミングＴ２以前とは、動作クロックのエッジの発生タイミングが異なる。
【００５２】
そして、実施の形態３にかかる半導体装置３では、第１の動作クロックＣＬＫａの位相と第２の動作クロックＣＬＫｃの位相とが異なる状態としている期間は、動作クロックのエッジに起因して生じる消費電流のピークが低くなり、かつ、時間的に平滑化されるため、モニタ電圧ＶＣＣ１が判定閾値電圧ＶＣＣ０に近づくように上昇する。その後、タイミングＴ３でモニタ電圧ＶＣＣ１と判定閾値電圧ＶＣＣ０との差が第２の閾値電圧ＶＴ２以下となったことに応じて、電圧差検出回路１１が電源変動検出信号ＤＥＴをハイレベル（イネーブル状態）からロウレベル（ディスイネーブル状態）に切り替える。実施の形態３にかかる半導体装置３では、タイミングＴ３からモニタ電圧ＶＣＣ１と判定閾値電圧ＶＣＣ０との差が第１の閾値電圧ＶＴ１以上となるまで期間は、電源変動検出信号ＤＥＴをロウレベル（ディスイネーブル状態）に維持する。そのため、タイミングＴ３以降は、クロック生成回路６２が第２の動作クロックＣＬＫｃとして動作クロックＣＬＫａを出力する。
【００５３】
上記説明より、実施の形態３にかかる半導体装置３では、モニタ電圧ＶＣＣ１の電圧が低下した際には、分岐電源配線Ｗ２に接続される複数の内部回路に与える動作クロックの位相をずらす。これにより、分岐電源配線Ｗ２を流れる電流のピーク発生タイミングを時間軸方向に分散させ、電流ピークの大きさを小さくする。これにより、実施の形態３にかかる半導体装置３では、実施の形態１にかかる半導体装置１と同様に分岐電源配線Ｗ２の電圧低下を抑制する。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００５５】
１〜３  半導体装置
１０、１０ａ、１０ｂ  内部回路
１１、４１  電圧差検出回路
１２、４２、６２  クロック生成回路
１３  遅延時間切替回路
１４、４４、６４ａ、６４ｂ  遅延回路
１５  位相反転回路
２１、２２  チャージポンプ回路
２３、２３１、２３２  比較器
２４、２５、３１〜３５、３９、５１〜５６、７１〜７８、８１  インバータ
３６、３７、８２、８３  ＡＮＤ回路
３８、８４  ＯＲ回路
６１  位相差切替回路
Ｗ０  主電源配線
Ｗ１、Ｗ１１、Ｗ１２  分岐電源配線
Ｗ２  分岐電源配線
Ｐ１  パッド
ＢＵＦ１１、ＢＵＦ１２、ＢＵＦ２１〜ＢＵＦ２３  バッファ回路
ＢＵＦ３１〜ＢＵＦ３４  バッファ回路
ＳＥＬ１０、ＳＥＬ２０  選択回路
ＤＥＴ  電源変動検出信号
Ｄｃｏｎｔ  遅延量制御信号
ＣＬＫ、ＣＬＫａ、ＣＬＫｂ  動作クロック
ＣＬＫｉｎｖ  反転動作クロック
ＶＣＣ０  判定閾値電圧
ＶＣＣ１  モニタ電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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