(57)【要約】      （修正有）【課題】抵抗変化膜を共有するメモリセルに接続されたワード線間のリーク電流を抑制できる記憶装置を提供する。【解決手段】Ｙ方向に延びる複数のワード線１０と、複数のワード線と交差するＺ方向に延びるローカルビット線２０と、複数のワード線のうちの隣接する２つの線の間に設けられた絶縁膜４１と、複数のワード線とローカルビット線との間に設けらた抵抗変化膜３０Ａと、を備える。抵抗変化膜は、ローカルビット線に沿ってＹ方向に延在する酸化膜層３３と、ワード線のそれぞれと酸化膜層との間に選択的に設けられたバリア層３１Ａと、を含む。バリア層は、ワード線のそれぞれからローカルビット線に向かうＸ方向において絶縁膜の端面よりもローカルビット配線側に突出して設けられ、Ｚ方向における中間層のワード線側の表面の幅ＴＢは、ワード線のＺ方向の幅ＴＷよりも広い。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１方向に延びる複数の第１配線と、
前記複数の第１配線と交差する第２方向に延びる第２配線と、
前記複数の第１配線のうちの前記第２方向において隣接する２つの第１配線の間に設けられた絶縁膜と、
前記複数の第１配線と前記第２配線との間に設けられ、第１抵抗状態と、前記第１抵抗状態よりも高抵抗の第２抵抗状態と、の間を可逆的に遷移する抵抗変化膜と、を備え、
前記抵抗変化膜は、前記第２配線に沿って前記第２方向に延在する第１層と、前記第１配線のそれぞれと前記第１層との間に選択的に設けられた第２層と、を含み、
前記第１層は、前記複数の第１配線と前記第２配線との間に位置する第１部分、および、前記絶縁膜と前記第２配線との間に位置する第２部分を含み、
前記第２層は、前記第１配線のそれぞれから前記第２配線に向かう第３方向において前記第２部分に向き合う前記絶縁膜の端面よりも前記第２配線側に突出して設けられ、
前記第２方向における前記第２層の前記第１配線側の表面の幅は、前記第１配線の前記第２方向の幅よりも広い記憶装置。
【請求項２】
前記第１層および前記第２層の少なくともいずれか一方は、金属酸化物を含む請求項１記載の記憶装置。
【請求項３】
前記第１層および前記第２層のいずれか一方は、酸化チタニウムもしくは酸化タングステンを含み、
前記第１層および前記第２層の他方は、シリコン、酸化シリコン、酸化アルミニウムおよび酸化ハフニウムのうちの少なくとも１つを含む請求項２記載の記憶装置。
【請求項４】
前記抵抗変化膜は、前記第１層と前記第２層との間に位置し、前記第１層に沿って前記第２方向に延在する絶縁性の第３層をさらに含む請求項１〜３のいずれか１つに記載の記憶装置。
【請求項５】
前記第３層は、絶縁性金属酸化物を含む請求項４記載の記憶装置。
【請求項６】
前記絶縁膜と前記第２配線との間における前記抵抗変化膜の前記第３方向の厚さは、前記第１配線と前記第２配線との間における前記抵抗変化膜の前記第３方向の厚さよりも薄い請求項１〜５のいずれか１つに記載の記憶装置。
【請求項７】
前記第２配線は、前記第１方向に延びる導電性コアと、前記導電性コアと前記抵抗変化膜との間に設けられた金属層と、を含む請求項１〜６のいずれか１つに記載の記憶装置。
【請求項８】
第１方向に延びる複数の第１配線と、
前記複数の第１配線と交差し、第２方向に延びる第２配線と、
前記複数の第１配線のうちの前記第２方向において隣接する２つの第１配線の間に設けられた絶縁膜と、
前記複数の第１配線と前記第２配線との間、および、前記絶縁膜と前記第２配線との間に設けられ、第１抵抗状態と、前記第１抵抗状態よりも高抵抗の第２抵抗状態と、の間を可逆的に遷移する抵抗変化膜と、を備え、
前記抵抗変化膜は、前記複数の第１配線と前記第２配線との間に位置し、前記第２配線に沿って前記第２方向に延在する第１層と、前記第１層と前記複数の第１配線との間にそれぞれ位置する第１部分と、前記第１層と前記絶縁層との間に位置する第２部分と、を含む第２層と、を含み、
前記第１配線のそれぞれから前記第２配線に向かう第３方向における前記第１部分の厚さは、前記第２部分の前記第３方向の厚さよりも厚い記憶装置。
【請求項９】
前記第１層および前記第２層の少なくともいずれか一方は、金属酸化物を含む請求項８記載の記憶装置。
【請求項１０】
前記抵抗変化膜は、前記第１層と前記第２層との間に位置し、前記第１層に沿って前記第２方向に延在する絶縁性の第３層をさらに含む請求項８記載の記憶装置。
【請求項１１】
第１方向に延在し、前記第１方向に交差する第２方向に積層された複数の第１配線と、
前記第２方向において前記複数の第１配線の間にそれぞれ設けられた絶縁膜と、
前記第２方向に延在し、前記複数の第１配線と交差する第２配線と、
前記複数の第１配線と前記第２配線との間に位置し、前記第２配線に沿って前記第２方向に延在する第１層と、
前記複数の第１配線と前記第１層との間にそれぞれ配置され、相互に離間した第２層と、
を備え、
前記第２層は、前記絶縁膜の前記第２配線に向き合う端面よりも前記第１層側に位置する部分を有し、
前記第１層および前記第２層のいずれかは、金属酸化物を含む記憶装置。
【請求項１２】
前記第１層と前記第２層との間に位置し、前記第１層に沿って前記第２方向に延在する絶縁性の第３層をさらに含む請求項１１記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
記憶装置には、例えば、３次元配置された抵抗変化型メモリセルを備えるものがある。抵抗変化型メモリセルは、例えば、複数のワード線とビット線とが交差する部分にそれぞれ配置される。そして、各メモリセルは、ビット線に沿って延在する抵抗変化膜の一部であって、ワード線とビット線との間に位置する部分を含む。このような構成の記憶装置では、抵抗変化膜を共有するメモリセルに接続されたワード線間のリーク電流が大きくなる場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１５／０２５５５１２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、抵抗変化膜を共有するメモリセルに接続されたワード線間のリーク電流を抑制できる記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１方向に延びる複数の第１配線と、前記複数の第１配線と交差する第２方向に延びる第２配線と、前記複数の第１配線のうちの前記第２方向において隣接する２つの第１配線の間に設けられた絶縁膜と、前記複数の第１配線と前記第２配線との間に設けられ、第１抵抗状態と、前記第１抵抗状態よりも高抵抗の第２抵抗状態と、の間を可逆的に遷移する抵抗変化膜と、を備える。前記抵抗変化膜は、前記第２配線に沿って前記第２方向に延在する第１層と、前記第１配線のそれぞれと前記第１層との間に選択的に設けられた第２層と、を含む。前記第１層は、前記複数の第１配線と前記第２配線との間に位置する第１部分、および、前記絶縁膜と前記第２配線との間に位置する第２部分を含む。前記第２層は、前記第１配線のそれぞれから前記第２配線に向かう第３方向において前記第２部分に向き合う前記絶縁膜の端面よりも前記第２配線側に突出して設けられ、前記第２方向における前記第２層の前記第１配線側の表面の幅は、前記第１配線の前記第２方向の幅よりも広い。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る記憶装置を示す斜視図である。
【図２】第１実施形態に係る記憶装置の一部を示す模式断面図である。
【図３】第１実施形態に係る抵抗変化膜を形成する方法を示す模式図である。
【図４】比較例に係る記憶装置の一部を示す模式断面図である。
【図５】第１実施形態の第１変形例に係る記憶装置の一部を示す模式断面図である。
【図６】第１実施形態の第２変形例に係る記憶装置の一部を示す模式断面図である。
【図７】第２実施形態に係る記憶装置の一部を示す模式断面図である。
【図８】第２実施形態の変形例に係る記憶装置の一部を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
［第１実施形態］
図１は、第１実施形態に係る記憶装置１を示す斜視図である。記憶装置１は、３次元配置された抵抗変化型メモリセルＭＣを含む不揮発性記憶装置である。記憶装置１は、複数のワード線１０と、ローカルビット線２０と、抵抗変化膜３０と、を備える。
【００１０】
図１に示すように、複数のワード線１０は、それぞれＹ方向に延在し、Ｚ方向に並べて配置される。ローカルビット線２０は、複数のワード線１０と交差し、Ｚ方向に延在する。抵抗変化膜３０は、ローカルビット線２０に沿ってＺ方向に延在し、ワード線１０とローカルビット線２０との間に位置する部分を含む。なお、図１では、記憶装置１の構成を示すために、各配線間に設けられる絶縁膜を省略している。
【００１１】
記憶装置１は、Ｘ方向に延びる複数のグローバルビット線５０をさらに備える。グローバルビット線５０は、Ｙ方向に並べて配置される。各グローバルビット線５０には、複数のローカルビット線２０がそれぞれＴＦＴ（Thin Film Transistor）を介して接続される。複数のワード線１０は、グローバルビット線５０の上方において、ローカルビット線２０に沿ってＺ方向に配置される。
【００１２】
ＴＦＴは、半導体層７０と、ゲート電極８０と、ゲート絶縁膜８５と、を含む。半導体層７０は、Ｚ方向に延在し、ドレイン領域７１、チャネル領域７３およびソース領域７５を含む。ゲート電極８０は、Ｘ方向において、半導体層７０の両側に設けられ、ゲート絶縁膜８５を介してチャネル領域７３に向き合う。また、ゲート電極８０は、Ｙ方向に延在し、複数のＴＦＴに共有される。
【００１３】
メモリセルＭＣは、ワード線１０がローカルビット線２０と交差する分部にそれぞれ設けられ、抵抗変化膜３０の一部を含む。メモリセルＭＣは、Ｘ方向において、ローカルビット線２０の両側に設けられる。また、ワード線１０は、Ｘ方向において隣り合うローカルビット線２０の間に位置し、その両側に位置するメモリセルＭＣに共有される。
【００１４】
図２は、第１実施形態に係る記憶装置１の一部を示す模式断面図である。図２には、Ｚ方向に配置された複数のワード線１０と、ローカルビット線２０と、抵抗変化膜３０Ａと、が示されている。
【００１５】
図２に示すように、複数のワード線１０は、例えば、絶縁膜４１を介してＺ方向に積層される。ワード線１０は、例えば、窒化チタニウム（ＴｉＮ）をそれぞれ含む。絶縁膜４１は、例えば、酸化シリコンを含む。
【００１６】
ローカルビット線２０は、ワード線１０および絶縁膜４１の端面に沿ってＺ方向に延びる。ローカルビット線２０は、例えば、ワード線１０および絶縁膜４１を含む積層体を分断するスリットＳＴの内部に設けられる。ローカルビット線２０は、例えば、金属層２１と、Ｚ方向に延びる導電性コア２３と、を含む。金属層２１は、導電性コア２３と抵抗変化膜３０Ａとの間に位置し、導電性コア２３に沿ってＺ方向に延びる。金属層２１は、例えば、ＴｉＮを含む。導電性コア２３は、例えば、シリコンを含む。
【００１７】
抵抗変化膜３０Ａは、複数のワード線１０とローカルビット線２０との間に位置し、バリア層３１Ａと、酸化膜層３３と、中間層３５と、を含む。
【００１８】
図２に示すように、バリア層３１Ａは、スリットＳＴの内壁に露出したワード線１０の端面上に選択的に設けられる。すなわち、複数のバリア層３１Ａが、スリットＳＴの内壁上において相互に離間して配置される。また、バリア層３１Ａは、Ｘ方向において、絶縁膜４１の端面よりもローカルビット線２０側に突出するように設けられる。バリア層３１Ａは、例えば、アモルファスシリコン（α−Ｓｉ）を含む。また、バリア層３１Ａは、シリコン、酸化シリコン、ゲルマニウム、酸化ゲルマニウム、酸化アルミニウムおよび酸化ハフニウムのうちの少なくとも１つを含んでも良い。
【００１９】
中間層３５は、絶縁膜４１の端面およびバリア層３１Ａを覆うように設けられる。中間層３５は、例えば、酸化アルミニウムＡｌＯＸなどの絶縁性金属酸化物を含む。
【００２０】
酸化膜層３３は、ローカルビット線２０と中間層３５との間に位置し、Ｚ方向に連続して設けられる。酸化膜層３３は、例えば、酸化チタニウム（ＴｉＯ２）もしくは酸化タングステン（ＷＯ３）を含む。また、酸化膜層３３は、ローカルビット線２０とバリア層３１Ａとの間に位置する部分と、ローカルビット線２０と絶縁膜４１との間に位置する部分と、を含む。ローカルビット線２０と絶縁膜４１との間に位置する部分は、中間層３５を介して絶縁膜４１に接する。
【００２１】
図３は、抵抗変化膜３０Ａを形成する方法を示す模式図である。図３は、スリットＳＴの内壁に露出したワード線１０の端面上にバリア層３１Ａを選択的に形成する方法を示している。この例では、バリア層３１Ａとしてアモルファスシリコン（α−Ｓｉ）層を用いる。α−Ｓｉ層は、例えば、ジシラン（Ｓｉ２Ｈ６）を原料とする減圧ＣＶＤ（Chemical Vapor Deposition）を用いて形成することができる。
【００２２】
図３の横軸は、α−Ｓｉ層の堆積時間、縦軸は、α−Ｓｉ層の厚さを示している。図３に示すように、ＴｉＮ上に堆積されるα−Ｓｉ層の厚さを、酸化シリコン（ＳｉＯ２）上に堆積されるα−Ｓｉ層の厚さとは異なるように形成することができる。すなわち、ＳｉＯ２上におけるα−Ｓｉ層の堆積の開始を遅れさせることにより、ＴｉＮ上に堆積されるα−Ｓｉ層の厚さを、ＳｉＯ２上に堆積されるα−Ｓｉ層よりも厚くすることが可能となる。
【００２３】
さらに、α−Ｓｉ層の堆積時間を、所謂インキュベーション時間ｔ１よりも短くすれば、α−Ｓｉ層は、ＳｉＯ２上に堆積されず、ＴｉＮ上に選択的に堆積される。したがって、ＴｉＮを含むワード線１０の端面上にバリア層３１Ａを選択的に形成することが可能となる。α−Ｓｉ層をＴｉＮ上に選択的に堆積する場合、その厚さＷ１は、例えば、２．０〜２．５ナノメートル（ｎｍ）とすることができる。すなわち、バリア層３１ＡにおけるＸ方向の厚さＷ１（図２参照）は、２．０〜２．５ナノメートル（ｎｍ）とすることができる。
【００２４】
また、バリア層３１ＡのＺ方向の厚さＴＢは、ワード線１０のＺ方向の厚さＴＷよりも厚く形成される（図２参照）。これにより、図２に示すように、バリア層３１Ａの断面は、酸化膜層３３側の幅が狭い台形状に形成され、酸化膜層３３および中間層３５のステップカバレッジを良くすることができる。
【００２５】
図４は、比較例に係る記憶装置２の一部を示す模式断面図である。記憶装置２の抵抗変化膜３０Ｒは、バリア層３１Ｒと、中間層３５と、酸化膜層３３と、を含む。バリア層３１Ｒは、スリットＳＴの内壁上に連続的に形成される。バリア層３１Ｒは、α−Ｓｉ層であり、中間層３５は、ＡｌＯＸ層である。酸化膜層３３は、ＴｉＯ２層である。
【００２６】
バリア層３１Ｒは、酸化膜層３３よりも高抵抗であり、中間層３５は、絶縁層である。抵抗変化膜３０Ｒが低抵抗状態にある時、抵抗変化膜３０Ｒは、例えば、酸化膜層３３からワード線１０への電子のトンネリングによる導電性を示す。バリア層３１Ｒおよび中間層３５のトータル厚は、酸化膜層３３からワード線１０への電子のトンネリングが可能な厚さに設けられる。
【００２７】
例えば、ローカルビット線２０の電位をワード線１０の電位よりも高くすると、酸化膜層３３中の負の酸素イオンがローカルビット線２０側に引き寄せられる。このため、酸化膜層３３と中間層３５との間の界面近傍の電子状態が変化し、バリア層３１Ｒおよび中間層３５を介した電子のトンネリングが抑制される。この結果、抵抗変化膜３０Ｒは、低抵抗状態から高抵抗状態へ遷移する。
【００２８】
一方、ワード線１０の電位をローカルビット線２０の電位よりも高くすると、酸化膜層３３中の負の酸素イオンは、中間層３５側へ移動する。このため、酸化膜層３３と中間層３５との間の界面近傍の電子状態は、バリア層３１Ｒおよび中間層３５を介した電子のトンネリングが可能となるように変化する。これにより、抵抗変化膜３０Ｒは、高抵抗状態から低抵抗状態へ遷移する。
【００２９】
図４に示すように、バリア層３１Ｒは、Ｚ方向に積層された複数のワード線１０に共有される。また、バリア層３１Ｒは、絶縁層ではない。したがって、Ｚ方向に積層されたワード線１０間の電位差が生じると、その間にバリア層３１Ｒを介したリーク電流ＩＬが流れる。
【００３０】
さらに、ワード線１０ａとローカルビット線２０との間に位置するメモリセルＭＣａが高抵抗状態にあり、ワード線１０ａに隣接するワード線１０ｂと、ローカルビット線２０と、の間に位置するメモリセルＭＣｂが低抵抗状態にあるとする。ワード線１０ａとローカルビット線２０との間に位置するメモリセルＭＣａに記憶されたデータを読み出す場合には、ワード線１０ａとローカルビット線２０との間に読み出し電圧ＶＲＥＡＤを印加し、メモリセルＭＣａを流れるセル電流ＩＣＥＬＬを検出する。この時、メモリセルＭＣｂが低抵抗状態にあると、セル電流ＩＣＥＬＬに加えて、バリア層３１Ｒを介したリーク電流ＩＬも検出される。このため、高抵抗状態にあるメモリセルＭＣａに流れるセル電流ＩＣＥＬＬよりも大きな電流が検出され、メモリセルＭＣａが低抵抗状態にあると誤認する恐れが生じる。
【００３１】
これに対し、記憶装置１では、バリア層３１Ａがワード線１０の端面上に相互に離間して設けられる。これにより、ワード線１０間のリーク電流ＩＬを抑制し、誤読み出しを防ぐことができる。さらに、記憶装置１では、バリア層３１Ａを介したリーク電流ＩＬを抑制することにより、メモリセルＭＣを動作させるために消費される電力を削減することができる。また、台形の断面を持つバリア層３１Ａが設けられることにより、酸化膜層３３および中間層３５のバリア層３１Ａに対するステップカバレッジが良くなり、セル電流ＩＣＥＬＬのバラツキを抑制することもできる。
【００３２】
図５は、第１実施形態の第１変形例に係る記憶装置３の一部を示す模式断面図である。図５に示すように、記憶装置３は、ワード線１０とローカルビット線２０との間に位置する抵抗変化膜３０Ｂを備える。
【００３３】
抵抗変化膜３０Ｂは、複数のバリア層３１Ｂと、酸化膜層３３と、を備える。バリア層３１Ｂは、ワード線１０の端面上に相互に離間して配置される。バリア層３１Ｂは、Ｘ方向において、絶縁膜４１の端面よりもローカルビット線２０側に突出するように設けられる。バリア層３１Ｂは、例えば、α−Ｓｉ層である。また、バリア層３１Ｂは、シリコン、酸化シリコン、酸化アルミニウムおよび酸化ハフニウムのうちの少なくとも１つを含んでも良い。
【００３４】
この例では、中間層３５が設けられず、酸化膜層３３は、バリア層３１Ｂに接する。また、酸化膜層３３は、ローカルビット線２０と絶縁膜４１との間において、絶縁膜４１に接する。これにより、ワード線１０間のリーク電流ＩＬ（図４参照）を抑制し、且つ、メモリセルＭＣを流れるセル電流ＩＣＥＬＬを大きくすることが可能となる。また、バリア層３１Ｂの断面が台形状であるため、酸化膜層３３のステップカバレッジが良くなり、セル電流ＩＣＥＬＬのバラツキを抑制することができる。この結果、メモリセルＭＣに記憶されたデータの読み出し精度を向上させることができる。
【００３５】
図６は、第１実施形態の第２変形例に係る記憶装置４の一部を示す模式断面図である。図６に示すように、記憶装置４は、ワード線１０とローカルビット線２０との間に位置する抵抗変化膜３０Ｃを備える。
【００３６】
抵抗変化膜３０Ｃは、バリア層３１Ｃと、酸化膜層３３と、中間層３５と、を備える。バリア層３１Ｃは、例えば、スリットＳＴの壁面上に連続して設けられ、ワード線１０の端面上の厚さＷ２と、絶縁膜４１の端面上の厚さＷ３と、が異なる。バリア層３１Ｃは、例えば、α−Ｓｉ層である。また、バリア層３１Ｃは、シリコン、酸化シリコン、酸化アルミニウムおよび酸化ハフニウムのうちの少なくとも１つを含んでも良い。
【００３７】
バリア層３１Ｃは、例えば、絶縁膜４１の端面上の堆積が、ワード線１０の端面上の堆積よりも遅れて開始される条件下で形成される（図３参照）。バリア層３１Ｃは、例えば、インキュベーション時間ｔ１を超える堆積時間により形成される。このため、絶縁膜４１の端面上に形成される部分の厚さＷ３は、ワード線１０の端面上に形成される部分の厚さＷ２よりも薄くなり、ワード線１０間のリーク電流ＩＬを抑制することができる。
【００３８】
［第２実施形態］
図７は、第２実施形態に係る記憶装置５の一部を示す模式断面図である。図７に示すように、記憶装置５は、ワード線１０とローカルビット線２０との間に位置する抵抗変化膜３０Ｄを備える。抵抗変化膜３０Ｄは、バリア層３１と、酸化膜層３３Ａと、中間層３５と、を含む。バリア層３１は、例えば、α−Ｓｉ層である。また、バリア層３１は、シリコン、酸化シリコン、酸化アルミニウムおよび酸化ハフニウムのうちの少なくとも１つを含んでも良い。酸化膜層３３Ａは、例えば、ＴｉＯ２もしくはＷＯ３を含む。
【００３９】
バリア層３１は、ローカルビット線２０と中間層３５との間に位置し、酸化膜層３３Ａは、ワード線１０と中間層３５との間に位置する。酸化膜層３３Ａは、ワード線１０の端面上に選択的に設けられる。酸化膜層３３Ａは、例えば、スリットＳＴの壁面上に相互に離間して配置される。
【００４０】
バリア層３１は、酸化膜層３３Ａよりも高抵抗であり、中間層３５は、絶縁層である。バリア層３１および中間層３５のトータル厚は、酸化膜層３３Ａからワード線１０への電子のトンネリングが可能な厚さに設けられる。
【００４１】
例えば、ローカルビット線２０の電位をワード線１０の電位よりも低くすると、酸化膜層３３Ａ中の負の酸素イオンがワード線１０側に引き寄せられ、酸化膜層３３Ａと中間層３５との間の界面近傍の電子状態が変化する。これにより、バリア層３１および中間層３５を介した電子のトンネリングが抑制され、抵抗変化膜３０Ｄは、低抵抗状態から高抵抗状態へ遷移する。
【００４２】
一方、ローカルビット線２０の電位をワード線１０の電位よりも高くすると、酸化膜層３３Ａ中の負の酸素イオンは、中間層３５側へ戻る。これにより、酸化膜層３３Ａと中間層３５との間の界面近傍の電子状態は、バリア層３１および中間層３５を介した電子のトンネリングが可能となるように変化する。このため、抵抗変化膜３０Ｄは、高抵抗状態から低抵抗状態へ遷移する。
【００４３】
記憶装置５では、複数の酸化膜層３３Ａが相互に離間して設けられるため、ワード線１０間のリーク電流ＩＬを抑制することができる。これにより、メモリセルＭＣからのデータの誤読み出しを防ぎ、消費電力の低減を図ることができる。
【００４４】
図８は、第２実施形態の変形例に係る記憶装置６の一部を示す模式断面図である。図８に示すように、記憶装置６は、ワード線１０とローカルビット線２０との間に位置する抵抗変化膜３０Ｅを備える。
【００４５】
抵抗変化膜３０Ｅは、バリア層３１と、複数の酸化膜層３３Ｂと、を備える。酸化膜層３３Ｂは、ワード線１０の端面上に相互に離間して配置される。酸化膜層３３Ｂは、例えば、ＴｉＯ２もしくはＷＯ３を含む。
【００４６】
この例では、中間層３５が設けられず、バリア層３１は、酸化膜層３３Ｂに接する。これにより、ワード線１０間のリーク電流ＩＬを抑制し、且つ、メモリセルＭＣを流れるセル電流ＩＣＥＬＬを大きくすることが可能となる。この結果、メモリセルＭＣに記憶されたデータの読み出し精度を向上させることができる。
【００４７】
また、記憶装置５および６において、バリア層３１は、その断面が台形状となるように形成される。これにより、酸化膜層３３Ｂおよび中間層３５のステップカバレッジが良くなり、セル電流ＩＣＥＬＬのバラツキが低減される。
【００４８】
上記の第１実施形態および第２実施形態に記載された記憶装置２〜６は、抵抗変化膜３０Ｂ〜３０Ｅを除いて、例えば、図１に示す記憶装置１と同じ構成を有しても良い。また、抵抗変化膜３０が低抵抗状態から高抵抗状態へ遷移し、また、その逆に遷移するメカニズムは例示であり、上記の例とは異なるメカニズムであっても良い。さらに、ワード線１０の端面上にバリア層３１もしくは酸化膜層３３を選択的に形成する方法は、インキュベーションを利用する形態に限定される訳ではなく、別の方法を用いても良い。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１〜６…記憶装置、  １０、１０ａ、１０ｂ…ワード線、  ２０…ローカルビット線、  ２１…金属層、  ２３…導電性コア、  ３０、３０Ａ〜３０Ｅ、３０Ｒ…抵抗変化膜、  ３１、３１Ａ〜３１Ｃ、３１Ｒ…バリア層、  ３３、３３Ａ、３３Ｂ…酸化膜層、  ３５…中間層、  ４１…絶縁膜、  ５０…グローバルビット線、  ７０…半導体層、  ７１…ドレイン領域、  ７３…チャネル領域、  ７５…ソース領域、  ８０…ゲート電極、  ８５…ゲート絶縁膜、  ＩＣＥＬＬ…セル電流、  ＩＬ…リーク電流、  ＭＣ、ＭＣａ、ＭＣｂ…メモリセル、  ＳＴ…スリット
【図１】
2018157104.tif 000003
【図２】
2018157104.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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