(57)【要約】【課題】データ読み出し時に差動センスアンプの２つの入力端子に２つのグローバルビット線がそれぞれ接続される半導体記憶装置において、データ読み出し動作を高速化及び安定化する。【解決手段】複数のグローバルビット線の各々が、複数のサブグローバルビット線に分岐しており、各々のサブグローバルビット線が、列方向に連なる複数のブロックの各々において２つのローカルビット線にそれぞれのスイッチ素子を介して接続され、平面視で、各々のサブグローバルビット線の中心軸が、隣り合う２つのローカルビット線の間を通過する。【選択図】図４
2018032456.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリーセルがブロック毎に設けられた半導体記憶装置であって、
各々のブロックにおいて複数の行及び複数の列に配置された複数のメモリーセルと、
各々のブロックにおいて前記複数の行に配置されて前記複数のメモリーセルに接続された複数のワード線と、
各々のブロックにおいて前記複数の列に配置されて前記複数のメモリーセルに接続された複数のローカルビット線と、
列方向に連なる複数のブロックに共通して設けられ、前記複数のローカルビット線にそれぞれのスイッチ素子を介して接続された複数のグローバルビット線と、
第１の入力端子と第２の入力端子との間の電位差を増幅するセンスアンプと、
前記センスアンプの前記第２の入力端子に電気的に接続されるリファレンス・メモリーセルと、
前記複数のメモリーセルの内のいずれかが選択されたときに、前記選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線を前記センスアンプの前記第１の入力端子に接続すると共に、他のグローバルビット線を前記センスアンプの前記第２の入力端子に接続する切換回路と、
を備え、
前記複数のグローバルビット線の各々が、複数のサブグローバルビット線に分岐しており、各々のサブグローバルビット線が、列方向に連なる複数のブロックの各々において２つのローカルビット線にそれぞれのスイッチ素子を介して接続され、平面視で、各々のサブグローバルビット線の中心軸が、隣り合う２つのローカルビット線の間を通過する、半導体記憶装置。
【請求項２】
前記複数のサブグローバルビット線が、列方向に隣り合う２つのブロックの境界、又は、前記複数のブロックの列方向における端部において、互いに電気的に接続されている、請求項１記載の半導体記憶装置。
【請求項３】
前記複数のサブグローバルビット線の接続部が、平面視で前記複数のメモリーセルのトランジスターの不純物領域と重ならない、請求項１又は２記載の半導体記憶装置。
【請求項４】
前記複数のメモリーセルが設けられた領域の上層において、前記複数のワード線、前記複数のローカルビット線、及び、前記複数のサブグローバルビット線を除き、それら以外の配線が配置されていない、請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記複数のサブグローバルビット線の間に、基準電源電位が印加される配線が配置されている、請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項６】
前記複数のメモリーセルが、フラッシュメモリーのメモリーセルである、請求項１〜５のいずれか１項記載の半導体記憶装置。
【請求項７】
前記複数のローカルビット線が配置された配線層において末端のローカルビット線の隣にダミーのローカルビット線が配置されており、又は、前記複数のサブグローバルビット線が配置された配線層において末端のサブグローバルビット線の隣にダミーのサブグローバルビット線が配置されている、請求項１〜６のいずれか１項記載の半導体記憶装置。
【請求項８】
前記複数のサブグローバルビット線が、平面視で前記複数のローカルビット線のいずれとも重ならない、請求項１〜７のいずれか１項記載の半導体記憶装置。
【請求項９】
前記複数のサブグローバルビット線の各々が、平面視で前記２つのローカルビット線と対称的に重なる、請求項１〜７のいずれか１項記載の半導体記憶装置。
【請求項１０】
第１の方向に配列された複数のワード線と、前記第１の方向と交差する第２の方向に配列された複数のローカルビット線と、前記複数のワード線と前記複数のローカルビット線との交差に対応して設けられた複数のメモリーセルとを各々が含み、前記第２の方向において隣り合う第１のメモリーブロック及び第２のメモリーブロックと、
前記第１のメモリーブロックと前記第２のメモリーブロックとに共通して設けられた複数のグローバルビット線と、
第１の入力端子と第２の入力端子との間の電位差を増幅するセンスアンプと、
前記センスアンプの前記第２の入力端子に電気的に接続されるリファレンス・メモリーセルと、
選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線を前記センスアンプの前記第１の入力端子に接続すると共に、他のグローバルビット線を前記センスアンプの前記第２の入力端子に接続する切換回路と、
を含み、
前記複数のグローバルビット線の内の１つが、第１のサブグローバルビット線と、第２のサブグローバルビット線とを含み、
前記第１のサブグローバルビット線が、前記第１のメモリーブロックに含まれる前記複数のローカルビット線の内で隣り合う第１のローカルビット線及び第２のローカルビット線にそれぞれスイッチを介して接続されると共に、前記第２のメモリーブロックに含まれる前記複数のローカルビット線の内で隣り合う第３のローカルビット線及び第４のローカルビット線にそれぞれスイッチを介して接続されており、
前記第１のサブグローバルビット線の中心軸が、平面視で、前記第１のローカルビット線と前記第２のローカルビット線との間、及び、前記第３のローカルビット線と前記第４のローカルビット線との間に位置する、半導体記憶装置。
【請求項１１】
請求項１〜１０のいずれか１項記載の半導体記憶装置を備える集積回路装置。
【請求項１２】
請求項１〜１０のいずれか１項記載の半導体記憶装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅を行うセンスアンプを用いてデータを読み出す半導体記憶装置に関する。さらに、本発明は、そのような半導体記憶装置を備える集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
一般に、半導体記憶装置のセンスアンプは、差動アンプで構成され、選択されたメモリーセルに流れる読み出し電流によって生成される電位と、リファレンス・メモリーセルに流れる参照電流によって生成される電位との差を増幅することにより、選択されたメモリーセルに記憶されているデータを読み出す。特に、近年においては、データ読み出し動作の高速化が求められている。
【０００３】
しかしながら、データ読み出し時に差動センスアンプの２つの入力端子に接続される負荷容量の値がアンバランスになると、差動センスアンプの入力レベルが不安定になり、データ読み出し特性が悪化して、データ読み出し速度も低下する。そこで、差動センスアンプの２つの入力端子に接続される負荷容量の値を均一化するための回路構成や制御方法が提案されている。
【０００４】
関連する技術として、特許文献１には、ダミー容量による面積の増加を抑制しつつ、センス回路の入力側の容量と参照側の容量とを正確に合わせることができる半導体集積回路装置が開示されている。この半導体集積回路装置は、第１メモリーセルの情報が伝達される配線群を含む第１カラムツリーと、第２メモリーセルの情報が伝達される配線群を含む第２カラムツリーと、入力側の電位と参照側の電位との差を増幅するセンス回路と、カラム切り替えゲートとを具備する。カラム切り替えゲートは、第１メモリーセルが選択されたときに、第１カラムツリーを入力側に結合させると共に第２カラムツリーを参照側に結合させ、第２メモリーセルが選択されたときに、第２カラムツリーを入力側に結合させると共に第１カラムツリーを参照側に結合させる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−８３８６号公報（段落００９６、０１００、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１においては、第１カラムゲートにおいて１つのゲートがオンすることにより、２つのビット線の内から選択された１つのビット線が１つのメインビット線に接続される。また、第２カラムゲートにおいて２つのゲートが同時にオンすることにより、選択された２つのメインビット線がセンス回路の入力側及び参照側に接続される。それにより、センス回路の２つの入力端子に接続される負荷容量が均一化される。ここで、「ビット線」及び「メインビット線」は、本願における「ローカルビット線」及び「グローバルビット線」に対応している。
【０００７】
このように、複数のローカルビット線に対応して１つのグローバルビット線が設けられる場合には、１つのグローバルビット線に選択的に接続可能なローカルビット線の数を増やして、半導体記憶装置に設けられるグローバルビット線の数を減少させることが考えられる。それにより、複数のグローバルビット線にローカルビット線を接続するために同時に駆動されるトランジスターの数を減少させて、消費電流を低減したり、ゲート容量の合計値を低下させて半導体記憶装置の動作を高速化したりすることが可能になる。
【０００８】
しかしながら、１つのグローバルビット線に選択的に接続可能なローカルビット線の数を増やすと、グローバルビット線とそれらのローカルビット線との間に発生する寄生容量の値がばらついてしまう。例えば、グローバルビット線から近いローカルビット線は、グローバルビット線から遠いローカルビット線よりも、グローバルビット線との間に大きな寄生容量を有することになる。その結果、どのローカルビット線がグローバルビット線に接続されるかによって、データ読み出し特性がばらついてしまう。
【０００９】
そこで、上記の点に鑑み、本発明の第１の目的は、選択されたメモリーセルがローカルビット線及びグローバルビット線を介して差動センスアンプの一方の入力端子に接続される半導体記憶装置において、１つのグローバルビット線に選択的に接続可能なローカルビット線の数を増やすと共に、差動センスアンプの２つの入力端子に接続される負荷容量の値を均一化して、データ読み出し動作を高速化及び安定化することである。また、本発明の第２の目的は、そのような半導体記憶装置を備える集積回路装置を提供することである。さらに、本発明の第３の目的は、そのような半導体記憶装置を備える電子機器等を提供することである。
【課題を解決するための手段】
【００１０】
以上の課題の少なくとも一部を解決するため、本発明の第１の観点に係る半導体記憶装置は、複数のメモリーセルがブロック毎に設けられた半導体記憶装置であって、各々のブロックにおいて複数の行及び複数の列に配置された複数のメモリーセルと、各々のブロックにおいて複数の行に配置されて複数のメモリーセルに接続された複数のワード線と、各々のブロックにおいて複数の列に配置されて複数のメモリーセルに接続された複数のローカルビット線と、列方向に連なる複数のブロックに共通して設けられ、複数のローカルビット線にそれぞれのスイッチ素子を介して接続された複数のグローバルビット線と、第１の入力端子と第２の入力端子との間の電位差を増幅するセンスアンプと、センスアンプの第２の入力端子に電気的に接続されるリファレンス・メモリーセルと、複数のメモリーセルの内のいずれかが選択されたときに、選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線をセンスアンプの第１の入力端子に接続すると共に、他のグローバルビット線をセンスアンプの第２の入力端子に接続する切換回路とを備え、複数のグローバルビット線の各々が、複数のサブグローバルビット線に分岐しており、各々のサブグローバルビット線が、列方向に連なる複数のブロックの各々において２つのローカルビット線にそれぞれのスイッチ素子を介して接続され、平面視で、各々のサブグローバルビット線の中心軸が、隣り合う２つのローカルビット線の間を通過する。
【００１１】
本発明の第１の観点によれば、複数のグローバルビット線の各々が、複数のサブグローバルビット線に分岐しており、各々のサブグローバルビット線が、列方向に連なる複数のブロックの各々において２つのローカルビット線にそれぞれのスイッチ素子を介して接続される。従って、各々のブロックにおいて１つのグローバルビット線に選択的に接続可能なローカルビット線の数を４以上に増やし、複数のグローバルビット線にローカルビット線を接続するために同時に駆動されるスイッチ素子の数を減少させて、消費電流を低減したり、スイッチ素子の制御端子の容量の合計値を低下させて半導体記憶装置の動作を高速化したりすることができる。
【００１２】
また、平面視で、各々のサブグローバルビット線の中心軸が、隣り合う２つのローカルビット線の間を通過するようにレイアウトを行うことにより、サブグローバルビット線とそれらのローカルビット線との間に発生する寄生容量の値が均一化される。従って、差動センスアンプの２つの入力端子に接続される負荷容量の値を均一化して、データ読み出し動作を高速化及び安定化することができる。その効果は、低電圧駆動かつ高速読み出しの半導体記憶装置において特に顕著である。
【００１３】
ここで、複数のサブグローバルビット線が、列方向に隣り合う２つのブロックの境界、及び、複数のブロックの列方向における端部の内の少なくとも一方において、互いに電気的に接続されていることが望ましい。また、複数のサブグローバルビット線の接続部が、平面視で複数のメモリーセルのトランジスターの不純物領域と重ならないことが望ましい。それにより、複数のメモリーセルの配線に影響を与えることなく、複数のサブグローバルビット線を互いに電気的に接続することができる。
【００１４】
さらに、複数のメモリーセルが設けられた領域の上層において、複数のワード線、複数のローカルビット線、及び、複数のサブグローバルビット線を除き、それら以外の配線が配置されていないことが望ましい。それにより、複数のメモリーセルに対する他の回路部分の配線からの誘導ノイズの影響を低減することができる。
【００１５】
あるいは、複数のサブグローバルビット線の間に、基準電源電位が印加される配線が配置されていても良い。それにより、複数のサブグローバルビット線が配置された配線層において空いている領域をシールドのために利用して、複数のメモリーセルに対する誘導ノイズの影響を低減することができる。
【００１６】
この半導体記憶装置において、複数のメモリーセルが、フラッシュメモリーのメモリーセルであっても良い。その場合には、この半導体記憶装置を、電気的にデータを書き換える必要がある用途に利用することができる。
【００１７】
以上において、複数のローカルビット線が配置された配線層において末端のローカルビット線の隣にダミーのローカルビット線が配置されており、又は、複数のサブグローバルビット線が配置された配線層において末端のサブグローバルビット線の隣にダミーのサブグローバルビット線が配置されていても良い。それにより、メモリーセルアレイの周辺領域において、配線層上に配置される層間絶縁膜を平坦化することができる。
【００１８】
また、複数のサブグローバルビット線が、平面視で複数のローカルビット線のいずれとも重ならないようにしても良い。それにより、サブグローバルビット線とローカルビット線との間に発生する寄生容量の値を低減して、差動センスアンプのデータ読み出し動作をさらに高速化及び安定化することができる。
【００１９】
あるいは、複数のサブグローバルビット線の各々が、平面視で２つのローカルビット線と対称的に重なるようにしても良い。それにより、メモリーセルアレイの面積増大を抑制しつつ、サブグローバルビット線の配線幅を大きくしてサブグローバルビット線の抵抗値を小さくすることができる。
【００２０】
また、本発明の第２の観点に係る半導体記憶装置は、第１の方向に配列された複数のワード線と、第１の方向と交差する第２の方向に配列された複数のローカルビット線と、複数のワード線と複数のローカルビット線との交差に対応して設けられた複数のメモリーセルとを各々が含み、第２の方向において隣り合う第１のメモリーブロック及び第２のメモリーブロックと、第１のメモリーブロックと第２のメモリーブロックとに共通して設けられた複数のグローバルビット線と、第１の入力端子と第２の入力端子との間の電位差を増幅するセンスアンプと、センスアンプの第２の入力端子に電気的に接続されるリファレンス・メモリーセルと、選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線をセンスアンプの第１の入力端子に接続すると共に、他のグローバルビット線をセンスアンプの第２の入力端子に接続する切換回路とを含み、複数のグローバルビット線の内の１つが、第１のサブグローバルビット線と、第２のサブグローバルビット線とを含み、第１のサブグローバルビット線が、第１のメモリーブロックに含まれる複数のローカルビット線の内で隣り合う第１のローカルビット線及び第２のローカルビット線にそれぞれスイッチを介して接続されると共に、第２のメモリーブロックに含まれる複数のローカルビット線の内で隣り合う第３のローカルビット線及び第４のローカルビット線にそれぞれスイッチを介して接続されており、第１のサブグローバルビット線の中心軸が、平面視で、第１のローカルビット線と第２のローカルビット線との間、及び、第３のローカルビット線と第４のローカルビット線との間に位置する。
【００２１】
本発明の第２の観点によれば、１つのグローバルビット線が、第１のサブグローバルビット線と、第２のサブグローバルビット線とを含み、第１のサブグローバルビット線が、第１のメモリーブロックにおいて第１のローカルビット線及び第２のローカルビット線にそれぞれスイッチを介して接続されると共に、第２のメモリーブロックにおいて第３のローカルビット線及び第４のローカルビット線にそれぞれスイッチを介して接続される。従って、各々のメモリーブロックにおいて１つのグローバルビット線に選択的に接続可能なローカルビット線の数を増やし、複数のグローバルビット線にローカルビット線を接続するために同時に駆動されるスイッチの数を減少させて、消費電流を低減したり、スイッチの制御端子の容量の合計値を低下させて半導体記憶装置の動作を高速化したりすることができる。
【００２２】
また、第１のサブグローバルビット線の中心軸が、平面視で、第１のローカルビット線と第２のローカルビット線との間、及び、第３のローカルビット線と第４のローカルビット線との間に位置するようにレイアウトを行うことにより、第１のサブグローバルビット線と第１〜第４のローカルビット線との間に発生する寄生容量の値が均一化される。従って、差動センスアンプの２つの入力端子に接続される負荷容量の値を均一化して、データ読み出し動作を高速化及び安定化することができる。
【００２３】
本発明の第３の観点に係る集積回路装置は、上記いずれかの半導体記憶装置を備える。また、本発明の第４の観点に係る電子機器は、上記いずれかの半導体記憶装置を備える。本発明の第３又は第４の観点によれば、データ読み出し動作が高速化及び安定化された半導体記憶装置が集積回路装置又は電子機器に搭載されるので、データの高速処理が可能で信頼性が高い集積回路装置又は電子機器を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の各実施形態に係る半導体記憶装置の構成例を示すブロック図。
【図２】本発明の第１の実施形態に係る半導体記憶装置の一部の構成例を示す回路図。
【図３】図２に示すメモリー制御回路の一部の構成例を示す回路図。
【図４】第１の実施形態に係る半導体記憶装置のレイアウトの第１の例を示す平面図。
【図５】第１の実施形態に係る半導体記憶装置のレイアウトの第１の例を示す断面図。
【図６】第１の実施形態に係る半導体記憶装置のレイアウトの第２の例を示す平面図。
【図７】第１の実施形態に係る半導体記憶装置のレイアウトの第２の例を示す断面図。
【図８】本発明の第２の実施形態に係る半導体記憶装置の一部の構成例を示す回路図。
【図９】第２の実施形態に係る半導体記憶装置のレイアウトの例を示す平面図。
【図１０】第２の実施形態に係る半導体記憶装置のレイアウトの例を示す断面図。
【図１１】本発明の一実施形態に係る集積回路装置の構成例を示すブロック図。
【図１２】本発明の一実施形態に係る電子機器の構成例を示すブロック図。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
本発明は、フラッシュメモリーやＥＥＰＲＯＭ（electrically erasable programmable read-only memory）等の不揮発性メモリー、及び、ＤＲＡＭ（dynamic random access memory）等のＲＡＭを含む各種の半導体記憶装置に適用可能であるが、以下においては、一例として、本発明をフラッシュメモリーに適用した実施形態について説明する。
【００２６】
＜半導体記憶装置の全体構成＞
図１は、本発明の各実施形態に係る半導体記憶装置の構成例を示すブロック図である。図１に示すように、この半導体記憶装置は、メモリーセルアレイ１０と、電源回路２０と、ワード線駆動電圧生成回路３０と、ワード線駆動回路４０と、ソース線駆動回路５０と、スイッチ回路６０と、メモリー制御回路７０とを含んでいる。
【００２７】
メモリーセルアレイ１０は、行方向（図中の横方向）及び列方向（図中の縦方向）にマトリックス状に配置されたＭ行Ｎ列のメモリーセルを含んでいる。また、メモリーセルアレイ１０は、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・と、複数のソース線ＳＬ０、ＳＬ１、ＳＬ２、・・・と、複数のグローバルビット線ＧＢＬ０、ＧＢＬ１、ＧＢＬ２、・・・とを含んでいる。
【００２８】
各々のワード線及びソース線は、それぞれの行に配置された複数のメモリーセルに接続されている。また、各々のグローバルビット線は、複数のスイッチ素子（スイッチともいう）を介して複数のローカルビット線に接続されており、各々のローカルビット線は、それぞれの列に配置された複数のメモリーセルに接続されている。
【００２９】
電源回路２０には、ロジック回路用のロジック電源電位ＶＤＤと、データ消去及びデータ書き込み用の高電源電位ＶＰＰと、基準電源電位ＶＳＳ（以下においては、接地電位０Ｖとする）とが、外部から供給される。例えば、ロジック電源電位ＶＤＤは、１．０Ｖ〜１．８Ｖ程度であり、高電源電位ＶＰＰは、５Ｖ〜１０Ｖ程度である。
【００３０】
電源回路２０は、ロジック電源電位ＶＤＤをメモリー制御回路７０に供給すると共に、メモリー制御回路７０の制御の下で、ロジック電源電位ＶＤＤ又は高電源電位ＶＰＰを、必要に応じて半導体記憶装置の各部に供給する。図１においては、電源回路２０からワード線駆動電圧生成回路３０に供給される電源電位がワード線電源電位ＶＷＬとして示されており、電源回路２０からソース線駆動回路５０に供給される電源電位がソース線電源電位ＶＳＬとして示されている。
【００３１】
ワード線駆動電圧生成回路３０は、読み出しモードにおいて、電源回路２０から供給されるワード線電源電位ＶＷＬをワード線駆動回路４０に供給する。また、ワード線駆動電圧生成回路３０は、メモリー制御回路７０から供給される昇圧開始信号ＳＵＰが活性化されると、ワード線電源電位ＶＷＬを上昇させて昇圧電位ＶＵＰを生成し、昇圧電位ＶＵＰをワード線駆動回路４０に供給する。
【００３２】
ワード線駆動回路４０は、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・に接続されており、メモリー制御回路７０によって選択されるメモリーセルに接続されたワード線を駆動する。ソース線駆動回路５０は、複数のソース線ＳＬ０、ＳＬ１、ＳＬ２、・・・に接続されており、メモリー制御回路７０によって選択されるメモリーセルに接続されたソース線を駆動する。
【００３３】
スイッチ回路６０は、複数のグローバルビット線ＧＢＬ０、ＧＢＬ１、ＧＢＬ２、・・・にそれぞれ接続された複数のトランジスターを含み、それらのトランジスターは、メモリー制御回路７０の制御の下でオン状態又はオフ状態となる。メモリー制御回路７０は、スイッチ回路６０、複数のグローバルビット線ＧＢＬ０、ＧＢＬ１、ＧＢＬ２、・・・、複数のスイッチ素子、及び、複数のローカルビット線を介して、複数のメモリーセルに接続されている。
【００３４】
メモリー制御回路７０は、例えば、組み合わせ回路又は順序回路を含む論理回路や、アナログ回路等で構成され、複数のセンスアンプを含んでいる。メモリー制御回路７０には、チップセレクト信号ＣＳ、モードセレクト信号ＭＳ、クロック信号ＣＫ、及び、アドレス信号ＡＤが供給される。
【００３５】
チップセレクト信号ＣＳによって半導体記憶装置が選択されたときに、メモリー制御回路７０は、モードセレクト信号ＭＳに従って、消去モード、書き込みモード、又は、読み出しモード等に半導体記憶装置を設定し、メモリーセルアレイ１０に含まれているメモリーセルに、データ消去動作、データ書き込み動作、又は、データ読み出し動作等を行わせるように、電源回路２０〜スイッチ回路６０を制御する。
【００３６】
例えば、書き込みモードにおいて、メモリー制御回路７０は、クロック信号ＣＫに同期して書き込みデータを入力し、アドレス信号ＡＤによって指定されたメモリーセルにデータを書き込むように半導体記憶装置の各部を制御する。また、読み出しモードにおいて、メモリー制御回路７０は、アドレス信号ＡＤによって指定されたメモリーセルからデータを読み出すように半導体記憶装置の各部を制御し、クロック信号ＣＫに同期して読み出しデータを出力する。
【００３７】
＜第１の実施形態＞
図２は、本発明の第１の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。この半導体記憶装置においては、メモリーセルアレイ１０（図１）が複数のブロック（メモリーブロック）に分割され、複数のメモリーセルＭＣがブロック毎に設けられている。図２には、それらのブロックの内のブロックＡ〜Ｈが示されている。
【００３８】
本実施形態において、複数のメモリーセルＭＣは、フラッシュメモリーのメモリーセルである。その場合には、本実施形態に係る半導体記憶装置を、電気的にデータを書き換える必要がある用途に利用することができる。例えば、各々のメモリーセルＭＣは、ＭＯＮＯＳ（metal oxide nitride oxide semiconductor）トランジスター、又は、コントロールゲート及びフローティングゲートを有するＭＯＳ（metal oxide semiconductor）トランジスターを含んでいる。
【００３９】
例えば、ＭＯＮＯＳトランジスターにおいては、シリコン基板上に配置されたゲート絶縁膜が、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造（ＯＮＯ構造）を有しており、シリコン基板側のシリコン酸化膜（トンネル膜）との界面近傍のシリコン窒化膜に存在する離散トラップに電荷を蓄積する。それにより、ＭＯＮＯＳトランジスターの閾値電圧が変化するので、データを記憶することができる。
【００４０】
各々のブロックにおいて、複数のメモリーセルＭＣが、複数の行及び複数の列（図２においては、１２８行×８列）に配置されている。例えば、ブロックＡは、複数のワード線ＷＬ０〜ＷＬ１２７と、複数のローカルビット線ＬＢＬ０〜ＬＢＬ７とを含んでいる。ワード線ＷＬｎは、第ｎ行に配置されて、第ｎ行に配置された複数のメモリーセルＭＣのトランジスターのゲートに接続されている。また、ローカルビット線ＬＢＬｍは、第ｍ列に配置されて、第ｍ列に配置された複数のメモリーセルＭＣのトランジスターのドレインに接続されている。
【００４１】
一方、複数のグローバルビット線ＧＢＬ０〜ＧＢＬ３は、列方向に連なる複数のブロックに共通して設けられ、複数のローカルビット線ＬＢＬ０〜ＬＢＬ７にそれぞれのスイッチ素子を介して接続されている。図２に示す例において、各々のスイッチ素子は、ＮチャネルＭＯＳトランジスターで構成されている。
【００４２】
具体的には、グローバルビット線ＧＢＬ０が、ブロックＡ、Ｃ、Ｅ、Ｇのローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれのスイッチ素子を介して接続されており、グローバルビット線ＧＢＬ１が、ブロックＡ、Ｃ、Ｅ、Ｇのローカルビット線ＬＢＬ４〜ＬＢＬ７にそれぞれのスイッチ素子を介して接続されている。
【００４３】
同様に、グローバルビット線ＧＢＬ２が、ブロックＢ、Ｄ、Ｆ、Ｈのローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれのスイッチ素子を介して接続されており、グローバルビット線ＧＢＬ３が、ブロックＢ、Ｄ、Ｆ、Ｈのローカルビット線ＬＢＬ４〜ＬＢＬ７にそれぞれのスイッチ素子を介して接続されている。
【００４４】
ブロックＡ〜Ｈに設けられた複数のスイッチ素子（トランジスター）のゲートには、グローバルビット線に接続されるローカルビット線を選択するための複数のビット線選択信号が、メモリー制御回路７０から印加される。各々のスイッチ素子は、ゲートに印加されるビット線選択信号がハイレベルに活性化されたときにオン状態となって、ローカルビット線をグローバルビット線に接続する。
【００４５】
具体的には、ブロックＡ及びＢの各々においてローカルビット線ＬＢＬ０〜ＬＢＬ７に接続された８個のスイッチ素子のゲートに、ビット線選択信号ＢＳ０（０）〜ＢＳ０（７）がそれぞれ印加される。また、ブロックＣ及びＤの各々においてローカルビット線ＬＢＬ０〜ＬＢＬ７に接続された８個のスイッチ素子のゲートに、ビット線選択信号ＢＳ１（０）〜ＢＳ１（７）がそれぞれ印加される。
【００４６】
同様に、ブロックＥ及びＦの各々においてローカルビット線ＬＢＬ０〜ＬＢＬ７に接続された８個のスイッチ素子のゲートに、ビット線選択信号ＢＳ２（０）〜ＢＳ２（７）がそれぞれ印加される。また、ブロックＧ及びＨの各々においてローカルビット線ＬＢＬ０〜ＬＢＬ７に接続された８個のスイッチ素子のゲートに、ビット線選択信号ＢＳ３（０）〜ＢＳ３（７）がそれぞれ印加される。
【００４７】
図２に示す例において、スイッチ回路６０は、ＮチャネルＭＯＳトランジスターＱＮ０〜ＱＮ３を含んでいる。トランジスターＱＮ０は、グローバルビット線ＧＢＬ０と配線ＳＡ１との間に接続されており、トランジスターＱＮ１は、グローバルビット線ＧＢＬ１と配線ＳＡ２との間に接続されている。また、トランジスターＱＮ２は、グローバルビット線ＧＢＬ２と配線ＳＡ１との間に接続されており、トランジスターＱＮ３は、グローバルビット線ＧＢＬ３と配線ＳＡ２との間に接続されている。配線ＳＡ１及びＳＡ２は、メモリー制御回路７０のセンスアンプの２つの入力端子に電気的に接続される配線である。
【００４８】
トランジスターＱＮ０〜ＱＮ３のゲートには、センスアンプの２つの入力端子に接続されるグローバルビット線を選択するための列選択信号ＣＳ０及びＣＳ１が、メモリー制御回路７０から印加される。即ち、グローバルビット線ＧＢＬ０及びＧＢＬ１にそれぞれ接続されたトランジスターＱＮ０及びＱＮ１のゲートに、列選択信号ＣＳ０が印加される。また、グローバルビット線ＧＢＬ２及びＧＢＬ３にそれぞれ接続されたトランジスターＱＮ２及びＱＮ３のゲートに、列選択信号ＣＳ１が印加される。
【００４９】
トランジスターＱＮ０及びＱＮ１は、列選択信号ＣＳ０がハイレベルに活性化されたときにオン状態となって、グローバルビット線ＧＢＬ０及びＧＢＬ１を配線ＳＡ１及びＳＡ２にそれぞれ接続する。また、トランジスターＱＮ２及びＱＮ３は、列選択信号ＣＳ１がハイレベルに活性化されたときにオン状態となって、グローバルビット線ＧＢＬ２及びＧＢＬ３を、配線ＳＡ１及びＳＡ２にそれぞれ接続する。
【００５０】
＜データ読み出し＞
例えば、データ読み出し時に、ブロックＡにおいてワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されたメモリーセルが選択される場合に、ワード線駆動回路４０（図１）は、ワード線ＷＬ０に昇圧電位ＶＵＰを印加すると共に、それ以外のワード線に基準電源電位ＶＳＳを印加する。ワード線ＷＬ０の電位が上昇すると、ローカルビット線ＬＢＬ０がセンスアンプの入力端子に電気的に接続されたときに、選択されたメモリーセルが、ローカルビット線ＬＢＬ０に読み出し電流を流す。
【００５１】
また、メモリー制御回路７０は、ビット線選択信号ＢＳ０（０）をハイレベルに活性化すると共に、それ以外のビット線選択信号をローレベルに非活性化する。それにより、ブロックＡ及びＢにおいてローカルビット線ＬＢＬ０に接続されたスイッチ素子がオン状態となって、ブロックＡのローカルビット線ＬＢＬ０をグローバルビット線ＧＢＬ０に接続すると共に、ブロックＢのローカルビット線ＬＢＬ０をグローバルビット線ＧＢＬ２に接続する。一方、グローバルビット線ＧＢＬ１及びＧＢＬ３には、ローカルビット線が接続されない。
【００５２】
さらに、メモリー制御回路７０は、列選択信号ＣＳ０をハイレベルに活性化すると共に、列選択信号ＣＳ１をローレベルに非活性化する。それにより、トランジスターＱＮ０及びＱＮ１がオン状態となって、グローバルビット線ＧＢＬ０及びＧＢＬ１を配線ＳＡ１及びＳＡ２にそれぞれ接続する。一方、グローバルビット線ＧＢＬ２及びＧＢＬ３は、配線ＳＡ１及びＳＡ２に接続されない。
【００５３】
図３は、図２に示すメモリー制御回路の一部の構成例を示す回路図である。このメモリー制御回路は、センスアンプ７１と、インバーター７２と、入力切換回路７３と、リファレンス・メモリーセル７４とを含み、さらに、スイッチ素子７５を含んでも良い。
【００５４】
センスアンプ７１は、差動アンプであり、第１の入力端子（非反転入力端子）と第２の入力端子（反転入力端子）との間の電位差を増幅して出力信号を生成する。インバーター７２は、センスアンプ７１の出力信号がハイレベルであるかローレベルであるかを検出することにより、選択されたメモリーセルから読み出されたデータが「０」であるか「１」であるかを判定する。なお、インバーター７２の替りに他のゲート回路を用いても良い。
【００５５】
例えば、メモリー制御回路７０において、プリチャージ信号やセンスアンプ信号がセンスアンプ７１に供給される。プリチャージ信号が活性化されると、データの読み出しに先立ってセンスアンプ７１の入力端子等のプリチャージが行われる。プリチャージ後にセンスアンプ信号が活性化されると、センスアンプ７１が動作を開始して、第１の入力端子と第２の入力端子との間の電位差を増幅する。第１の入力端子と第２の入力端子との間の電位差が大きいほど、確実にデータを判定することができる。
【００５６】
入力切換回路７３は、配線ＳＡ１及びＳＡ２とセンスアンプ７１の第１及び第２の入力端子との間の電気的接続を切り換える回路であり、スイッチ回路６０（図２）と共に、グローバルビット線ＧＢＬ０〜ＧＢＬ３を選択的にセンスアンプ７１の第１及び第２の入力端子に接続する切換回路を構成している。
【００５７】
この切換回路は、いずれかのメモリーセルが選択されたときに、選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線をセンスアンプ７１の第１の入力端子に接続すると共に、他のグローバルビット線をセンスアンプ７１の第２の入力端子に接続する。
【００５８】
例えば、入力切換回路７３は、ＮチャネルＭＯＳトランジスターＱＮ７１〜ＱＮ７４を含んでいる。トランジスターＱＮ７１は、配線ＳＡ１とセンスアンプ７１の第１の入力端子との間に接続されており、トランジスターＱＮ７２は、配線ＳＡ２とセンスアンプ７１の第２の入力端子との間に接続されている。また、トランジスターＱＮ７３は、配線ＳＡ１とセンスアンプ７１の第２の入力端子との間に接続されており、トランジスターＱＮ７４は、配線ＳＡ２とセンスアンプ７１の第１の入力端子との間に接続されている。
【００５９】
トランジスターＱＮ７１〜ＱＮ７４のゲートには、センスアンプ７１の第１又は第２の入力端子を選択するためのアンプ入力選択信号ＡＳ１及びＡＳ２が印加される。即ち、トランジスターＱＮ７１及びＱＮ７２のゲートに、アンプ入力選択信号ＡＳ１が印加され、トランジスターＱＮ７３及びＱＮ７４のゲートに、アンプ入力選択信号ＡＳ２が印加される。
【００６０】
トランジスターＱＮ７１及びＱＮ７２は、アンプ入力選択信号ＡＳ１がハイレベルに活性化されたときにオン状態となって、配線ＳＡ１及びＳＡ２をセンスアンプ７１の第１及び第２の入力端子にそれぞれ接続する。また、トランジスターＱＮ７３及びＱＮ７４は、アンプ入力選択信号ＡＳ２がハイレベルに活性化されたときにオン状態となって、配線ＳＡ１及びＳＡ２をセンスアンプ７１の第１及び第２の入力端子にそれぞれ接続する。
【００６１】
リファレンス・メモリーセル７４は、等価的に直流電流源として表され、スイッチ素子７５がオン状態のときに、センスアンプ７１の第２の入力端子と基準電源電位ＶＳＳの配線との間に接続される。スイッチ素子７５は、例えば、ＮチャネルＭＯＳトランジスター又はアナログスイッチ等で構成される。
【００６２】
例えば、メモリー制御回路７０は、図２に示すブロックＡにおいてワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されたメモリーセルを選択するときに、アンプ入力選択信号ＡＳ１をハイレベルに活性化すると共に、アンプ入力選択信号ＡＳ２をローレベルに非活性化する。それにより、トランジスターＱＮ７１及びＱＮ７２がオン状態となって、配線ＳＡ１及びＳＡ２を、センスアンプ７１の第１及び第２の入力端子にそれぞれ接続する。
【００６３】
ここで、配線ＳＡ１は、図２に示すグローバルビット線ＧＢＬ０に電気的に接続されており、グローバルビット線ＧＢＬ０は、ブロックＡのローカルビット線ＬＢＬ０に電気的に接続されている。また、配線ＳＡ２は、グローバルビット線ＧＢＬ１に電気的に接続されている。
【００６４】
従って、センスアンプ７１の第１の入力端子には、グローバルビット線ＧＢＬ０及びブロックＡのローカルビット線ＬＢＬ０を介して、選択されたメモリーセルが接続される。一方、センスアンプ７１の第２の入力端子には、グローバルビット線ＧＢＬ１及びリファレンス・メモリーセル７４が接続される。
【００６５】
その際に、グローバルビット線ＧＢＬ０には、ブロックＡのローカルビット線ＬＢＬ０が接続されるが、グローバルビット線ＧＢＬ１には、いずれのローカルビット線も接続されない。そこで、センスアンプ７１の第１の入力端子に接続される負荷容量と第２の入力端子に接続される負荷容量との差を補償するために、第１又は第２の入力端子と基準電源電位ＶＳＳの配線との間にダミー容量を接続しても良い。さらに、ダミー容量と直列にスイッチ素子を接続しても良い。
【００６６】
センスアンプ７１は、選択されたメモリーセルに流れる読み出し電流によって第１の入力端子に生成される電位と、リファレンス・メモリーセル７４に流れる参照電流によって第２の入力端子に生成される電位との差を増幅することにより、選択されたメモリーセルに記憶されているデータを読み出す。
【００６７】
＜ペアセルモード＞
また、本実施形態によれば、シングルセルモードとペアセルモードとを容易に切り換えることができる。シングルセルモードにおいては、１ビットのデータを記憶するために１つのメモリーセルが使用され、データ読み出し時にリファレンス・メモリーセル７４が使用される。それに対し、ペアセルモードにおいては、１ビットのデータを記憶するために２つのメモリーセルが相補的に使用され、リファレンス・メモリーセル７４は使用されない。
【００６８】
従って、メモリー制御回路７０は、シングルセルモードにおいてスイッチ素子７５をオン状態に制御し、ペアセルモードにおいてスイッチ素子７５をオフ状態に制御する。なお、半導体記憶装置においてペアセルモードを使用しない場合には、スイッチ素子７５を省略して、リファレンス・メモリーセル７４をセンスアンプ７１の第２の入力端子に直接接続しても良い。
【００６９】
以下に、ペアセルモードにおける動作について説明する。例えば、図２に示すブロックＡにおいて、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続された第１のメモリーセルにデータ「１」が記憶されると共に、ワード線ＷＬ０及びローカルビット線ＬＢＬ４に接続された第２のメモリーセルにデータ「０」が記憶される。
【００７０】
このデータを読み出す際には、ワード線駆動回路４０（図１）が、ワード線ＷＬ０に昇圧電位ＶＵＰを印加すると共に、それ以外のワード線に基準電源電位ＶＳＳを印加する。また、図２に示すメモリー制御回路７０が、ビット線選択信号ＢＳ０（０）及びＢＳ０（４）をハイレベルに活性化すると共に、それ以外のビット線選択信号をローレベルに非活性化する。
【００７１】
それにより、ブロックＡ及びＢにおいてローカルビット線ＬＢＬ０に接続されたスイッチ素子及びローカルビット線ＬＢＬ４に接続されたスイッチ素子がオン状態となって、ブロックＡのローカルビット線ＬＢＬ０及びＬＢＬ４をグローバルビット線ＧＢＬ０及びＧＢＬ１にそれぞれ接続すると共に、ブロックＢのローカルビット線ＬＢＬ０及びＬＢＬ４をグローバルビット線ＧＢＬ２及びＧＢＬ３にそれぞれ接続する。
【００７２】
また、メモリー制御回路７０は、列選択信号ＣＳ０をハイレベルに活性化すると共に、列選択信号ＣＳ１をローレベルに非活性化する。それにより、トランジスターＱＮ０及びＱＮ１がオン状態となって、グローバルビット線ＧＢＬ０及びＧＢＬ１を配線ＳＡ１及びＳＡ２にそれぞれ接続する。一方、グローバルビット線ＧＢＬ２及びＧＢＬ３は、配線ＳＡ１及びＳＡ２に接続されない。
【００７３】
さらに、メモリー制御回路７０は、図３に示すアンプ入力選択信号ＡＳ１をハイレベルに活性化すると共に、アンプ入力選択信号ＡＳ２をローレベルに非活性化する。それにより、トランジスターＱＮ７１及びＱＮ７２がオン状態となって、配線ＳＡ１及びＳＡ２をセンスアンプ７１の第１及び第２の入力端子にそれぞれ接続する。
【００７４】
センスアンプ７１は、選択された第１のメモリーセルに流れる読み出し電流によって第１の入力端子に生成される電位と、選択された第２のメモリーセルに流れる読み出し電流によって第２の入力端子に生成される電位との差を増幅することにより、選択された２つのメモリーセルに相補的に記憶されているデータを読み出す。ペアセルモードによれば、センスアンプ７１の２つの入力端子に生成される電位差が大きくなって読み出しマージンが増大するので、シングルセルモードにおけるよりもデータ読み出し動作を高速化及び安定化することができる。
【００７５】
＜レイアウト＞
次に、半導体記憶装置のレイアウトについて説明する。本発明の各実施形態に係る半導体記憶装置は、複数のメモリーセルのトランジスターが形成された半導体基板上に、それぞれの層間絶縁膜を介して形成された複数の配線層を有している。例えば、第１の配線層に複数のワード線が配置され、第２の配線層に複数のローカルビット線が配置され、第３の配線層に複数のグローバルビット線が配置される。
【００７６】
ここで、複数のグローバルビット線の各々が、複数のサブグローバルビット線に分岐しており、各々のサブグローバルビット線が、列方向に連なる複数のブロックの各々において２つのローカルビット線にそれぞれのスイッチ素子を介して接続されている。また、平面視で、各々のサブグローバルビット線の中心軸が、隣り合う２つのローカルビット線の間を通過する。なお、本願において、「平面視」とは、半導体基板の主面に垂直な方向から各部を透視することを言う。
【００７７】
＜レイアウト１＞
図４及び図５は、本発明の第１の実施形態に係る半導体記憶装置のレイアウトの第１の例を示す平面図及び断面図である。図４には、図２に示されているブロックＡ〜Ｈの内のブロックＡ〜Ｄのみが示されている。また、図５において、層間絶縁膜は省略されている。第１の実施形態においては、複数のグローバルビット線の各々が、２つのサブグローバルビット線に分岐している。
【００７８】
即ち、グローバルビット線ＧＢＬ０が、第１のサブグローバルビット線であるサブグローバルビット線ＳＧＢＬ０と、第２のサブグローバルビット線であるサブグローバルビット線ＳＧＢＬ１とに分岐している。同様に、グローバルビット線ＧＢＬ１が、サブグローバルビット線ＳＧＢＬ２及びＳＧＢＬ３に分岐しており、グローバルビット線ＧＢＬ２が、サブグローバルビット線ＳＧＢＬ４及びＳＧＢＬ５に分岐しており、グローバルビット線ＧＢＬ３が、サブグローバルビット線ＳＧＢＬ６及びＳＧＢＬ７に分岐している。
【００７９】
サブグローバルビット線ＳＧＢＬ０は、列方向（図中の縦方向）に連なる複数のブロックＡ及びＣの各々において、第１のローカルビット線であるローカルビット線ＬＢＬ０と、第２のローカルビット線であるローカルビット線ＬＢＬ１とに、それぞれのスイッチ素子を介して接続されている。サブグローバルビット線ＳＧＢＬ１は、列方向に連なる複数のブロックＡ及びＣの各々において、第３のローカルビット線であるローカルビット線ＬＢＬ２と、第４のローカルビット線であるローカルビット線ＬＢＬ３とに、それぞれのスイッチ素子を介して接続されている。
【００８０】
同様に、サブグローバルビット線ＳＧＢＬ２は、列方向に連なる複数のブロックＡ及びＣの各々において、ローカルビット線ＬＢＬ４及びＬＢＬ５に、それぞれのスイッチ素子を介して接続されている。サブグローバルビット線ＳＧＢＬ３は、列方向に連なる複数のブロックＡ及びＣの各々において、ローカルビット線ＬＢＬ６及びＬＢＬ７に、それぞれのスイッチ素子を介して接続されている。
【００８１】
また、サブグローバルビット線ＳＧＢＬ４は、列方向に連なる複数のブロックＢ及びＤの各々において、ローカルビット線ＬＢＬ０及びＬＢＬ１に、それぞれのスイッチ素子を介して接続されている。サブグローバルビット線ＳＧＢＬ５は、列方向に連なる複数のブロックＢ及びＤの各々において、ローカルビット線ＬＢＬ２及びＬＢＬ３に、それぞれのスイッチ素子を介して接続されている。
【００８２】
さらに、サブグローバルビット線ＳＧＢＬ６は、列方向に連なる複数のブロックＢ及びＤの各々において、ローカルビット線ＬＢＬ４及びＬＢＬ５に、それぞれのスイッチ素子を介して接続されている。サブグローバルビット線ＳＧＢＬ７は、列方向に連なる複数のブロックＢ及びＤの各々において、ローカルビット線ＬＢＬ６及びＬＢＬ７に、それぞれのスイッチ素子を介して接続されている。
【００８３】
平面視で、サブグローバルビット線ＳＧＢＬ０の中心軸は、サブグローバルビット線ＳＧＢＬ０にそれぞれのスイッチ素子を介して接続されて隣り合うローカルビット線ＬＢＬ０とローカルビット線ＬＢＬ１との間を通過する。平面視で、サブグローバルビット線ＳＧＢＬ１の中心軸は、サブグローバルビット線ＳＧＢＬ１にそれぞれのスイッチ素子を介して接続されて隣り合うローカルビット線ＬＢＬ２とローカルビット線ＬＢＬ３との間を通過する。
【００８４】
また、平面視で、サブグローバルビット線ＳＧＢＬ２の中心軸は、サブグローバルビット線ＳＧＢＬ２にそれぞれのスイッチ素子を介して接続されて隣り合うローカルビット線ＬＢＬ４とローカルビット線ＬＢＬ５との間を通過する。平面視で、サブグローバルビット線ＳＧＢＬ３の中心軸は、サブグローバルビット線ＳＧＢＬ３にそれぞれのスイッチ素子を介して接続されて隣り合うローカルビット線ＬＢＬ６とローカルビット線ＬＢＬ７との間を通過する。
【００８５】
同様に、平面視で、サブグローバルビット線ＳＧＢＬ４の中心軸は、隣り合うローカルビット線ＬＢＬ０とローカルビット線ＬＢＬ１との間を通過し、サブグローバルビット線ＳＧＢＬ５の中心軸は、隣り合うローカルビット線ＬＢＬ２とローカルビット線ＬＢＬ３との間を通過する。また、平面視で、サブグローバルビット線ＳＧＢＬ６の中心軸は、隣り合うローカルビット線ＬＢＬ４とローカルビット線ＬＢＬ５との間を通過し、サブグローバルビット線ＳＧＢＬ７の中心軸は、隣り合うローカルビット線ＬＢＬ６とローカルビット線ＬＢＬ７との間を通過する。
【００８６】
それにより、例えば、サブグローバルビット線ＳＧＢＬ０とローカルビット線ＬＢＬ０との間に発生する寄生容量の値と、サブグローバルビット線ＳＧＢＬ０とローカルビット線ＬＢＬ１との間に発生する寄生容量の値と、サブグローバルビット線ＳＧＢＬ１とローカルビット線ＬＢＬ２との間に発生する寄生容量の値と、サブグローバルビット線ＳＧＢＬ１とローカルビット線ＬＢＬ３との間に発生する寄生容量の値とを均一化することができる。
【００８７】
従って、サブグローバルビット線ＳＧＢＬ０及びＳＧＢＬ１で構成されるグローバルビット線ＧＢＬ０に、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれが電気的に接続されても、グローバルビット線ＧＢＬ０と残りのローカルビット線との間に発生する寄生容量の値が均一化される。グローバルビット線ＧＢＬ１〜ＧＢＬ３についても同様である。
【００８８】
図４及び図５に示す例においては、複数のサブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ７が、平面視で複数のローカルビット線ＬＢＬ０〜ＬＢＬ７のいずれとも重なっていない。それにより、サブグローバルビット線とローカルビット線との間に発生する寄生容量の値を低減して、センスアンプ７１（図３）のデータ読み出し動作をさらに高速化及び安定化することができる。
【００８９】
あるいは、複数のサブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ７の各々が、平面視で、隣り合う２つのローカルビット線と対称的に重なるようにしても良い。それにより、メモリーセルアレイ１０の面積増大を抑制しつつ、サブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ７の配線幅を大きくしてサブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ７の抵抗値を小さくすることができる。例えば、サブグローバルビット線が長い場合には、複数のサブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ７をローカルビット線に重ねることによって、サブグローバルビット線の配線抵抗を小さくすることができる。
【００９０】
ここで、例えば、グローバルビット線ＧＢＬ０を構成するサブグローバルビット線ＳＧＢＬ０及びＳＧＢＬ１が、列方向に隣り合う２つのブロックの境界、及び、複数のブロックの列方向における端部（スイッチ回路６０側のサブグローバルビット線ＳＧＢＬ０の端部及びサブグローバルビット線ＳＧＢＬ１の端部）の内の少なくとも一方において、互いに電気的に接続されていることが望ましい。ここで、サブグローバルビット線ＳＧＢＬ０及びＳＧＢＬ１が、スイッチ回路６０側と反対側のサブグローバルビット線ＳＧＢＬ０の端部及びサブグローバルビット線ＳＧＢＬ１の端部においても互いに電気的に接続されていても良い。
【００９１】
なお、サブグローバルビット線ＳＧＢＬ０及びＳＧＢＬ１が列方向に隣り合う２つのブロックの境界で互いに電気的に接続されているとは、サブグローバルビット線ＳＧＢＬ０及びＳＧＢＬ１の接続部が、平面視で、ブロックＡのローカルビット線のブロックＣ側の端部と、ブロックＣのローカルビット線のブロックＡ側の端部との間の領域に配置されていることを意味する。図４に示す例においては、サブグローバルビット線ＳＧＢＬ０及びＳＧＢＬ１が、複数のブロックＡ〜Ｄの図中下側の端部において、互いに電気的に接続されている。
【００９２】
また、サブグローバルビット線ＳＧＢＬ０及びＳＧＢＬ１の接続部が、平面視で複数のメモリーセルのトランジスターの不純物領域と重ならないことが望ましい。それにより、複数のメモリーセルの配線に影響を与えることなく、サブグローバルビット線ＳＧＢＬ０及びＳＧＢＬ１を互いに電気的に接続することができる。サブグローバルビット線ＳＧＢＬ２〜ＳＧＢＬ７についても同様である。
【００９３】
さらに、複数のメモリーセルが設けられた領域の上層において、複数のワード線、複数のローカルビット線、及び、複数のサブグローバルビット線を除き、それら以外の配線が配置されていないことが望ましい。それにより、複数のメモリーセルに対する他の回路部分の配線からの誘導ノイズの影響を低減することができる。
【００９４】
図４及び図５に示す例においては、複数のローカルビット線ＬＢＬ０〜ＬＢＬ７が配置された配線層において、末端（図中左端）のローカルビット線ＬＢＬ０の隣にダミーのローカルビット線（ダミー配線）ＤＭＹ１が配置されている。また、複数のサブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ７が配置された配線層において、末端（図中左端）のサブグローバルビット線ＳＧＢＬ０の隣にダミーのサブグローバルビット線（ダミー配線）ＤＭＹ２が配置されている。それにより、メモリーセルアレイの周辺領域１０ａにおいて、配線層上に配置される層間絶縁膜を平坦化することができる。
【００９５】
さらに、複数のローカルビット線ＬＢＬ０〜ＬＢＬ７が配置された配線層において、右端のローカルビット線の隣にダミーのローカルビット線が配置されても良い。また、複数のサブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ７が配置された配線層において、右端のサブグローバルビット線の隣にダミーのサブグローバルビット線が配置されても良い。
【００９６】
＜レイアウト２＞
図６及び図７は、本発明の第１の実施形態に係る半導体記憶装置のレイアウトの第２の例を示す平面図及び断面図である。なお、図６には、図２に示されているブロックＡ〜Ｈの内のブロックＡ〜Ｄのみが示されている。また、図７において、層間絶縁膜は省略されている。
【００９７】
第２の例においては、複数のサブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ７が配置された配線層において、隣り合うサブグローバルビット線ＳＧＢＬ０及びＳＧＢＬ１の間に、基準電源電位ＶＳＳ（図１）が印加される配線（以下においては、シールド配線ともいう）ＧＮＤ１が配置されている。同様に、サブグローバルビット線ＳＧＢＬ１〜ＳＧＢＬ７の間に、基準電源電位ＶＳＳが印加されるシールド配線ＧＮＤ２〜ＧＮＤ７が配置されている。
【００９８】
それにより、複数のサブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ７が配置された配線層において空いている領域をシールドのために利用して、複数のメモリーセルに対する誘導ノイズの影響を低減することができる。さらに、末端（図中左端）のサブグローバルビット線ＳＧＢＬ０とダミーのサブグローバルビット線ＤＭＹ２との間に、基準電源電位ＶＳＳが印加されるシールド配線ＧＮＤ０が配置されても良い。
【００９９】
＜第２の実施形態＞
図８は、本発明の第２の実施形態に係る半導体記憶装置の一部の構成例を示す回路図である。第１の実施形態においては、１つのグローバルビット線が、４つのローカルビット線にそれぞれのスイッチ素子を介して接続されているが、第２の実施形態においては、１つのグローバルビット線が、８つのローカルビット線にそれぞれのスイッチ素子を介して接続されており、それに伴って、半導体記憶装置のレイアウトも変更されている。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。
【０１００】
第２の実施形態に係る半導体記憶装置においても、メモリーセルアレイ１０（図１）が複数のブロックに分割され、複数のメモリーセルＭＣがブロック毎に設けられている。図８には、それらのブロックの内のブロックＡ〜Ｄが示されている。
【０１０１】
各々のブロックにおいて、複数のメモリーセルＭＣが、複数の行及び複数の列（図８においては、１２８行×１６列）に配置されている。例えば、ブロックＡにおいては、複数のワード線ＷＬ０〜ＷＬ１２７が、複数の行に配置されて、複数のメモリーセルＭＣのトランジスターのゲートに接続されている。また、複数のローカルビット線ＬＢＬ０〜ＬＢＬ１５が、複数の列に配置されて、複数のメモリーセルＭＣのトランジスターのドレインに接続されている。
【０１０２】
一方、複数のグローバルビット線ＧＢＬ０及びＧＢＬ１は、列方向に連なる複数のブロックに共通して設けられ、複数のローカルビット線ＬＢＬ０〜ＬＢＬ１５にそれぞれのスイッチ素子を介して接続されている。図８に示す例において、各々のスイッチ素子は、ＮチャネルＭＯＳトランジスターで構成されている。
【０１０３】
具体的には、グローバルビット線ＧＢＬ０が、ブロックＡ、Ｂ、Ｃ、Ｄのローカルビット線ＬＢＬ０〜ＬＢＬ７にそれぞれのスイッチ素子を介して接続されており、グローバルビット線ＧＢＬ１が、ブロックＡ、Ｂ、Ｃ、Ｄのローカルビット線ＬＢＬ８〜ＬＢＬ１５にそれぞれのスイッチ素子を介して接続されている。
【０１０４】
ブロックＡ〜Ｄに設けられた複数のスイッチ素子（トランジスター）のゲートには、グローバルビット線に接続されるローカルビット線を選択するための複数のビット線選択信号が、メモリー制御回路７０から印加される。各々のスイッチ素子は、ゲートに印加されるビット線選択信号がハイレベルに活性化されたときにオン状態となって、ローカルビット線をグローバルビット線に接続する。
【０１０５】
具体的には、ブロックＡにおいてローカルビット線ＬＢＬ０〜ＬＢＬ１５に接続された１６個のスイッチ素子のゲートに、ビット線選択信号ＢＳ０（０）〜ＢＳ０（１５）がそれぞれ印加される。また、ブロックＢにおいてローカルビット線ＬＢＬ０〜ＬＢＬ１５に接続された１６個のスイッチ素子のゲートに、ビット線選択信号ＢＳ１（０）〜ＢＳ１（１５）がそれぞれ印加される。
【０１０６】
同様に、ブロックＣにおいてローカルビット線ＬＢＬ０〜ＬＢＬ１５に接続された１６個のスイッチ素子のゲートに、ビット線選択信号ＢＳ２（０）〜ＢＳ２（１５）がそれぞれ印加される。また、ブロックＤにおいてローカルビット線ＬＢＬ０〜ＬＢＬ１５に接続された１６個のスイッチ素子のゲートに、ビット線選択信号ＢＳ３（０）〜ＢＳ３（１５）がそれぞれ印加される。
【０１０７】
図８に示す例において、スイッチ回路６０は、ＮチャネルＭＯＳトランジスターＱＮ０及びＱＮ１を含んでいる。トランジスターＱＮ０は、グローバルビット線ＧＢＬ０と配線ＳＡ１との間に接続されており、トランジスターＱＮ１は、グローバルビット線ＧＢＬ１と配線ＳＡ２との間に接続されている。配線ＳＡ１及びＳＡ２は、メモリー制御回路７０のセンスアンプの２つの入力端子に電気的に接続される配線である。
【０１０８】
トランジスターＱＮ０及びＱＮ１のゲートには、センスアンプの２つの入力端子に接続されるグローバルビット線を選択するための列選択信号ＣＳ０が、メモリー制御回路７０から印加される。トランジスターＱＮ０及びＱＮ１は、列選択信号ＣＳ０がハイレベルに活性化されたときにオン状態となって、グローバルビット線ＧＢＬ０及びＧＢＬ１を配線ＳＡ１及びＳＡ２にそれぞれ接続する。
【０１０９】
＜データ読み出し＞
例えば、データ読み出し時に、ブロックＡにおいてワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されたメモリーセルが選択される場合に、ワード線駆動回路４０（図１）は、ワード線ＷＬ０に昇圧電位ＶＵＰを印加すると共に、それ以外のワード線に基準電源電位ＶＳＳを印加する。ワード線ＷＬ０の電位が上昇すると、ローカルビット線ＬＢＬ０がセンスアンプの入力端子に電気的に接続されたときに、選択されたメモリーセルが、ローカルビット線ＬＢＬ０に読み出し電流を流す。
【０１１０】
また、メモリー制御回路７０は、ビット線選択信号ＢＳ０（０）をハイレベルに活性化すると共に、それ以外のビット線選択信号をローレベルに非活性化する。それにより、ブロックＡにおいてローカルビット線ＬＢＬ０に接続されたスイッチ素子がオン状態となって、ブロックＡのローカルビット線ＬＢＬ０をグローバルビット線ＧＢＬ０に接続する。一方、グローバルビット線ＧＢＬ１には、ローカルビット線が接続されない。
【０１１１】
さらに、メモリー制御回路７０は、列選択信号ＣＳ０をハイレベルに活性化する。それにより、トランジスターＱＮ０及びＱＮ１がオン状態となって、グローバルビット線ＧＢＬ０及びＧＢＬ１を配線ＳＡ１及びＳＡ２にそれぞれ接続する。
【０１１２】
図３に示す入力切換回路７３は、配線ＳＡ１及びＳＡ２とセンスアンプ７１の第１及び第２の入力端子との間の電気的接続を切り換える回路であり、スイッチ回路６０（図８）と共に、グローバルビット線ＧＢＬ０及びＧＢＬ１を選択的にセンスアンプ７１の第１及び第２の入力端子に接続する切換回路を構成している。
【０１１３】
この切換回路は、いずれかのメモリーセルが選択されたときに、選択されたメモリーセルにローカルビット線を介して接続されたグローバルビット線をセンスアンプ７１の第１の入力端子に接続すると共に、他のグローバルビット線をセンスアンプ７１の第２の入力端子に接続する。
【０１１４】
例えば、メモリー制御回路７０は、図８に示すブロックＡにおいてワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されたメモリーセルを選択するときに、アンプ入力選択信号ＡＳ１をハイレベルに活性化すると共に、アンプ入力選択信号ＡＳ２をローレベルに非活性化する。それにより、トランジスターＱＮ７１及びＱＮ７２がオン状態となって、配線ＳＡ１及びＳＡ２を、センスアンプ７１の第１及び第２の入力端子にそれぞれ接続する。
【０１１５】
ここで、配線ＳＡ１は、図８に示すグローバルビット線ＧＢＬ０に電気的に接続されており、グローバルビット線ＧＢＬ０は、ブロックＡのローカルビット線ＬＢＬ０に電気的に接続されている。また、配線ＳＡ２は、グローバルビット線ＧＢＬ１に電気的に接続されている。
【０１１６】
従って、センスアンプ７１の第１の入力端子には、グローバルビット線ＧＢＬ０及びブロックＡのローカルビット線ＬＢＬ０を介して、選択されたメモリーセルが接続される。一方、センスアンプ７１の第２の入力端子には、グローバルビット線ＧＢＬ１及びリファレンス・メモリーセル７４が接続される。
【０１１７】
センスアンプ７１は、選択されたメモリーセルに流れる読み出し電流によって第１の入力端子に生成される電位と、リファレンス・メモリーセル７４に流れる参照電流によって第２の入力端子に生成される電位との差を増幅することにより、選択されたメモリーセルに記憶されているデータを読み出す。
【０１１８】
＜レイアウト＞
図９及び図１０は、本発明の第２の実施形態に係る半導体記憶装置のレイアウトの例を示す平面図及び断面図である。図９には、図８に示されているブロックＡ〜Ｄの内のブロックＡ及びＢのみが示されている。また、図１０において、層間絶縁膜は省略されている。第２の実施形態においては、複数のグローバルビット線の各々が、４つのサブグローバルビット線に分岐している。
【０１１９】
即ち、グローバルビット線ＧＢＬ０が、第１のサブグローバルビット線であるサブグローバルビット線ＳＧＢＬ０と、第２のサブグローバルビット線であるサブグローバルビット線ＳＧＢＬ１と、第３のサブグローバルビット線であるサブグローバルビット線ＳＧＢＬ２と、第４のサブグローバルビット線であるサブグローバルビット線ＳＧＢＬ３とに分岐している。同様に、グローバルビット線ＧＢＬ１が、サブグローバルビット線ＳＧＢＬ４、ＳＧＢＬ５、ＳＧＢＬ６、及び、ＳＧＢＬ７に分岐している。
【０１２０】
サブグローバルビット線ＳＧＢＬ０は、列方向に連なる複数のブロックＡ及びＢの各々において、第１のローカルビット線であるローカルビット線ＬＢＬ０と、第２のローカルビット線であるローカルビット線ＬＢＬ１とに、それぞれのスイッチ素子を介して接続されている。サブグローバルビット線ＳＧＢＬ１は、列方向に連なる複数のブロックＡ及びＢの各々において、第３のローカルビット線であるローカルビット線ＬＢＬ２と、第４のローカルビット線であるローカルビット線ＬＢＬ３とに、それぞれのスイッチ素子を介して接続されている。
【０１２１】
同様に、サブグローバルビット線ＳＧＢＬ２は、列方向に連なる複数のブロックＡ及びＢの各々において、ローカルビット線ＬＢＬ４及びＬＢＬ５に、それぞれのスイッチ素子を介して接続されている。サブグローバルビット線ＳＧＢＬ３は、列方向に連なる複数のブロックＡ及びＢの各々において、ローカルビット線ＬＢＬ６及びＬＢＬ７に、それぞれのスイッチ素子を介して接続されている。
【０１２２】
また、サブグローバルビット線ＳＧＢＬ４は、列方向に連なる複数のブロックＡ及びＢの各々において、ローカルビット線ＬＢＬ８及びＬＢＬ９に、それぞれのスイッチ素子を介して接続されている。サブグローバルビット線ＳＧＢＬ５は、列方向に連なる複数のブロックＡ及びＢの各々において、ローカルビット線ＬＢＬ１０及びＬＢＬ１１に、それぞれのスイッチ素子を介して接続されている。
【０１２３】
さらに、サブグローバルビット線ＳＧＢＬ６は、列方向に連なる複数のブロックＡ及びＢの各々において、ローカルビット線ＬＢＬ１２及びＬＢＬ１３に、それぞれのスイッチ素子を介して接続されている。サブグローバルビット線ＳＧＢＬ７は、列方向に連なる複数のブロックＡ及びＢの各々において、ローカルビット線ＬＢＬ１４及びＬＢＬ１５に、それぞれのスイッチ素子を介して接続されている。
【０１２４】
平面視で、サブグローバルビット線ＳＧＢＬ０の中心軸は、隣り合うローカルビット線ＬＢＬ０とローカルビット線ＬＢＬ１との間を通過し、サブグローバルビット線ＳＧＢＬ１の中心軸は、隣り合うローカルビット線ＬＢＬ２とローカルビット線ＬＢＬ３との間を通過する。また、平面視で、サブグローバルビット線ＳＧＢＬ２の中心軸は、隣り合うローカルビット線ＬＢＬ４とローカルビット線ＬＢＬ５との間を通過し、サブグローバルビット線ＳＧＢＬ３の中心軸は、隣り合うローカルビット線ＬＢＬ６とローカルビット線ＬＢＬ７との間を通過する。
【０１２５】
同様に、平面視で、サブグローバルビット線ＳＧＢＬ４の中心軸は、隣り合うローカルビット線ＬＢＬ８とローカルビット線ＬＢＬ９との間を通過し、サブグローバルビット線ＳＧＢＬ５の中心軸は、隣り合うローカルビット線ＬＢＬ１０とローカルビット線ＬＢＬ１１との間を通過する。また、平面視で、サブグローバルビット線ＳＧＢＬ６の中心軸は、隣り合うローカルビット線ＬＢＬ１２とローカルビット線ＬＢＬ１３との間を通過し、サブグローバルビット線ＳＧＢＬ７の中心軸は、隣り合うローカルビット線ＬＢＬ１４とローカルビット線ＬＢＬ１５との間を通過する。
【０１２６】
それにより、サブグローバルビット線ＳＧＢＬ０とローカルビット線ＬＢＬ０との間に発生する寄生容量の値と、サブグローバルビット線ＳＧＢＬ０とローカルビット線ＬＢＬ１との間に発生する寄生容量の値と、サブグローバルビット線ＳＧＢＬ１とローカルビット線ＬＢＬ２との間に発生する寄生容量の値と、サブグローバルビット線ＳＧＢＬ１とローカルビット線ＬＢＬ３との間に発生する寄生容量の値とを均一化することができる。
【０１２７】
同様に、サブグローバルビット線ＳＧＢＬ２とローカルビット線ＬＢＬ４との間に発生する寄生容量の値と、サブグローバルビット線ＳＧＢＬ２とローカルビット線ＬＢＬ５との間に発生する寄生容量の値と、サブグローバルビット線ＳＧＢＬ３とローカルビット線ＬＢＬ６との間に発生する寄生容量の値と、サブグローバルビット線ＳＧＢＬ３とローカルビット線ＬＢＬ７との間に発生する寄生容量の値とを均一化することができる。
【０１２８】
従って、サブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ３で構成されるグローバルビット線ＧＢＬ０に、ローカルビット線ＬＢＬ０〜ＬＢＬ７のいずれが電気的に接続されても、グローバルビット線ＧＢＬ０と残りのローカルビット線との間に発生する寄生容量の値が均一化される。グローバルビット線ＧＢＬ１についても同様である。
【０１２９】
図９及び図１０に示す例においては、サブグローバルビット線ＳＧＢＬ０が、平面視で、隣り合う２つのローカルビット線ＬＢＬ０及びＬＢＬ１と対称的に重なり、サブグローバルビット線ＳＧＢＬ１が、平面視で、隣り合う２つのローカルビット線ＬＢＬ２及びＬＢＬ３と対称的に重なっている。
【０１３０】
また、サブグローバルビット線ＳＧＢＬ２が、平面視で、隣り合う２つのローカルビット線ＬＢＬ４及びＬＢＬ５と対称的に重なり、サブグローバルビット線ＳＧＢＬ３が、平面視で、隣り合う２つのローカルビット線ＬＢＬ６及びＬＢＬ７と対称的に重なっている。サブグローバルビット線ＳＧＢＬ４〜ＳＧＢＬ７についても同様である。
【０１３１】
それにより、複数のサブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ７の各々と、隣り合う２つのローカルビット線との間に発生する寄生容量の値を、さらに均一化することができる。あるいは、複数のサブグローバルビット線ＳＧＢＬ０〜ＳＧＢＬ７が、平面視で複数のローカルビット線ＬＢＬ０〜ＬＢＬ１５のいずれとも重ならないようにしても良い。
【０１３２】
本発明の第１又は第２の実施形態によれば、複数のグローバルビット線の各々が、複数のサブグローバルビット線に分岐しており、各々のサブグローバルビット線が、列方向に連なる複数のブロックの各々において２つのローカルビット線にそれぞれのスイッチ素子を介して接続される。従って、各々のブロックにおいて１つのグローバルビット線に選択的に接続可能なローカルビット線の数を４以上に増やし、複数のグローバルビット線にローカルビット線を接続するために同時に駆動されるスイッチ素子の数を減少させて、消費電流を低減したり、スイッチ素子の制御端子の容量の合計値を低下させて半導体記憶装置の動作を高速化したりすることができる。
【０１３３】
また、平面視で、各々のサブグローバルビット線の中心軸が、隣り合う２つのローカルビット線の間を通過するようにレイアウトを行うことにより、サブグローバルビット線とそれらのローカルビット線との間に発生する寄生容量の値が均一化される。従って、センスアンプ７１（図３）の２つの入力端子に接続される負荷容量の値を均一化して、データ読み出し動作を高速化及び安定化することができる。その効果は、低電圧駆動かつ高速読み出しの半導体記憶装置において特に顕著である。
【０１３４】
＜集積回路装置＞
次に、本発明の一実施形態に係る集積回路装置について説明する。
図１１は、本発明の一実施形態に係る集積回路装置の構成例を示すブロック図である。本実施形態に係る集積回路装置１００は、本発明のいずれかの実施形態に係る半導体記憶装置１１０を含んでいる。以下においては、集積回路装置１００の一例として、マイクロコンピューターについて説明する。
【０１３５】
図１１に示すように、集積回路装置１００は、半導体記憶装置１１０に加えて、ＣＰＵ（中央演算装置）１２０と、ＲＯＭ（リードオンリー・メモリー）１３０と、ＲＡＭ（ランダムアクセス・メモリー）１４０と、Ｉ／Ｏ回路１５０と、電源回路１６０と、タイマー回路１７０とを含んでいる。半導体記憶装置１１０〜タイマー回路１７０は、内部バス１８０を介して互いに接続されている。
【０１３６】
半導体記憶装置１１０は、各種のデータ等を記憶する。ＣＰＵ１２０は、プログラムに従って、半導体記憶装置１１０に記憶されているデータを読み出し、読み出されたデータを用いて各種の信号処理や制御処理を実行する。ＲＯＭ１３０は、ＣＰＵ１２０が動作するために用いられるプログラム等を記憶している。ＲＡＭ１４０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１３０又は半導体記憶装置１１０から読み出されたプログラム又はデータ、又は、ＣＰＵ１２０がプログラムに従って実行した演算結果等を一時的に記憶する。
【０１３７】
Ｉ／Ｏ回路１５０は、例えば、デジタル回路及びアナログ回路で構成され、集積回路装置１００に接続される外部機器との間でＩ／Ｏアクセス動作を行う。電源回路１６０は、例えば、アナログ回路で構成され、集積回路装置１００の各部に供給される電源電圧を生成する。タイマー回路１７０は、例えば、デジタル回路で構成され、計時動作を行うと共に、必要に応じてＣＰＵ１２０に対する割り込み動作を行う。
【０１３８】
本実施形態によれば、データ読み出し動作が高速化及び安定化された半導体記憶装置１１０が集積回路装置に搭載されるので、データの高速処理が可能で信頼性が高い集積回路装置を提供することができる。
【０１３９】
＜電子機器＞
次に、本発明の一実施形態に係る電子機器について説明する。
図１２は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図１２に示すように、電子機器２００は、本発明のいずれかの実施形態に係る半導体記憶装置１１０と、制御部２２０と、操作部２３０と、格納部２４０と、通信部２５０と、表示部２６０と、音声出力部２７０とを含んでいる。なお、図１２に示す構成要素の一部を省略又は変更しても良いし、あるいは、図１２に示す構成要素に他の構成要素を付加しても良い。
【０１４０】
半導体記憶装置１１０は、各種のデータ等を記憶する。制御部２２０は、例えば、ＣＰＵを含み、プログラムに従って、半導体記憶装置１１０に記憶されているデータを読み出し、読み出されたデータを用いて各種の信号処理や制御処理を実行する。例えば、制御部２２０は、操作部２３０から供給される操作信号に応じて各種の信号処理を行ったり、外部との間でデータ通信を行うために通信部２５０を制御したりする。あるいは、制御部２２０は、表示部２６０に各種の画像を表示させるための画像信号を生成したり、音声出力部２７０に各種の音声を発生させるための音声信号を生成したりする。
【０１４１】
操作部２３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号を制御部２２０に出力する。格納部２４０は、例えば、ハードディスク又は各種のメモリー等で構成され、制御部２２０が動作するために用いられるプログラム等を格納する。
【０１４２】
通信部２５０は、例えば、アナログ回路及びデジタル回路で構成され、制御部２２０と外部装置との間のデータ通信を行う。表示部２６０は、例えば、ＬＣＤ（液晶表示装置）等を含み、制御部２２０から供給される画像信号に基づいて各種の情報を表示する。また、音声出力部２７０は、例えば、スピーカー等を含み、制御部２２０から供給される音声信号に基づいて音声を発生する。
【０１４３】
電子機器２００としては、例えば、スポーツウォッチや置時計等の時計、タイマー、携帯電話機や携帯情報端末等の携帯機器、オーディオ機器、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、複合機、車載装置（ナビゲーション装置等）、電卓、電子辞書、電子ゲーム機器、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。
【０１４４】
本実施形態によれば、データ読み出し動作が高速化及び安定化された半導体記憶装置１１０が電子機器２００に搭載されるので、データの高速処理が可能で信頼性が高い電子機器２００を提供することができる。
【０１４５】
以上においては、本発明をフラッシュメモリーに適用した実施形態について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【０１４６】
１０…メモリーセルアレイ、１０ａ…メモリーセルアレイの周辺領域、２０…電源回路、３０…ワード線駆動電圧生成回路、４０…ワード線駆動回路、５０…ソース線駆動回路、６０…スイッチ回路、７０…メモリー制御回路、７１…センスアンプ、７２…インバーター、７３…入力切換回路、７４…リファレンス・メモリーセル、７５…スイッチ素子、１００…集積回路装置、１１０…半導体記憶装置、１２０…ＣＰＵ、１３０…ＲＯＭ、１４０…ＲＡＭ、１５０…Ｉ／Ｏ回路、１６０…電源回路、１７０…タイマー回路、１８０…内部バス、２００…電子機器、２２０…制御部、２３０…操作部、２４０…格納部、２５０…通信部、２６０…表示部、２７０…音声出力部、ＷＬ０〜ＷＬ５１１…ワード線、ＳＬ０〜ＳＬ２…ソース線、ＬＢＬ０〜ＬＢＬ１５…ローカルビット線、ＧＢＬ０〜ＧＢＬ３…グローバルビット線、ＳＧＢＬ０〜ＳＧＢＬ７…サブグローバルビット線、ＤＭＹ１…ダミーのローカルビット線、ＤＭＹ２…ダミーのサブグローバルビット線、ＧＮＤ０〜ＧＮＤ７…シールド配線、ＭＣ…メモリーセル、ＱＮ０〜ＱＮ７４…ＮチャネルＭＯＳトランジスター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2018032456.tif 000011
【図１０】
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【図１１】
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【図１２】
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