(57)【要約】【課題】メモリに対するデータの書き込みチェック後のリフレッシュ動作を不要としてレイテンシの増加を抑えることができるメモリセル、メモリモジュール、情報処理装置およびメモリセルのエラー訂正方法の提供を図る。【解決手段】積層された第１電極３１，第２電極３２および第３電極３３を含み、前記第１電極と前記第２電極間、並びに、前記第２電極と前記第３電極間に電荷を蓄積可能なキャパシタ３と、制御線ｗｌに接続された制御端子Ｇ、データ信号線ｂｌに接続された第１端子Ｓおよび前記第１電極３１に接続された第２端子Ｄを含む第１トランジスタ１と、データチェック用制御線ｃｗｌに接続された制御端子Ｇ、前記第２電極３２に接続された第１端子Ｓおよび所定電位線ＧＮＤに接続された第２端子Ｄを含む第２トランジスタ２と、を有し、前記第３電極は、データチェック用信号線ｃｂｌに接続される。【選択図】図７
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【特許請求の範囲】
【請求項１】
積層された第１電極，第２電極および第３電極を含み、前記第１電極と前記第２電極間、並びに、前記第２電極と前記第３電極間に電荷を蓄積可能なキャパシタと、
制御線に接続された制御端子、データ信号線に接続された第１端子および前記第１電極に接続された第２端子を含む第１トランジスタと、
データチェック用制御線に接続された制御端子、前記第２電極に接続された第１端子および所定電位線に接続された第２端子を含む第２トランジスタと、を有し、
前記第３電極は、データチェック用信号線に接続される、
ことを特徴とするメモリセル。
【請求項２】
前記キャパシタは、さらに、
前記第１電極と前記第２電極間に設けられた第１誘電体層と、
前記第２電極と前記第３電極間に設けられた第２誘電体層と、を含む、
ことを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記第１トランジスタおよび前記第２トランジスタは、ｎチャネル型ＭＯＳトランジスタである、
ことを特徴とする請求項１または請求項２に記載のメモリセル。
【請求項４】
データ書き込み時には、
前記データチェック用制御線の信号により前記第２トランジスタをオフし、
前記制御線の信号に基づいて前記第１トランジスタを制御し、前記第１電極と前記第３電極の間に、前記データ信号線と前記データチェック用信号線の差電圧に基づく電荷の蓄積を制御する、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のメモリセル。
【請求項５】
チェック時には、
前記制御線の信号により前記第１トランジスタをオフし、
前記データチェック用制御線の信号に基づいて前記第２トランジスタを制御し、前記所定電位線に接続された前記第２電極と前記第３電極の間に蓄積された電荷に基づくデータを、前記データチェック用信号線から取り出す、
ことを特徴とする請求項４に記載のメモリセル。
【請求項６】
前記チェック時において、
前記データチェック用信号線から取り出したデータが、前記データ書き込み時に書き込むデータと異なっているときは、データ書き込みを再度行う、
ことを特徴とする請求項５に記載のメモリセル。
【請求項７】
データ読み出し時には、
前記データチェック用制御線の信号により前記第２トランジスタをオンし、
前記制御線の信号に基づいて前記第１トランジスタを制御し、前記第２電極と前記第１電極の間に蓄積された電荷に基づくデータを、前記データ信号線から取り出す、
ことを特徴とする請求項４乃至請求項６のいずれか１項に記載のメモリセル。
【請求項８】
前記メモリセルは、ＤＲＡＭセルである、
ことを特徴とする請求項１乃至請求項７のいずれか１項に記載のメモリセル。
【請求項９】
請求項１乃至請求項８のいずれか１項に記載のメモリセルを有する、
ことを特徴とするメモリモジュール。
【請求項１０】
さらに、
チェック時において、前記データチェック用信号線から取り出したデータが、データ書き込み時に書き込むデータと異なっているかどうかをチェックするチェック回路を有する、
ことを特徴とする請求項９に記載のメモリモジュール。
【請求項１１】
前記メモリモジュールは、ＤＩＭＭである、
ことを特徴とする請求項９または請求項１０に記載のメモリモジュール。
【請求項１２】
請求項９乃至請求項１１のいずれか１項に記載のメモリモジュールを有する、
ことを特徴とする情報処理装置。
【請求項１３】
請求項１乃至請求項３のいずれか１項に記載のメモリセルのエラー訂正方法であって、
データ書き込み時には、
前記データチェック用制御線の信号により前記第２トランジスタをオフし、
前記制御線の信号に基づいて前記第１トランジスタを制御し、前記第１電極と前記第３電極の間に、前記データ信号線と前記データチェック用信号線の差電圧に基づく電荷の蓄積を制御し、
チェック時には、
前記制御線の信号により前記第１トランジスタをオフし、
前記データチェック用制御線の信号に基づいて前記第２トランジスタを制御し、前記所定電位線に接続された前記第２電極と前記第３電極の間に蓄積された電荷に基づくデータを、前記データチェック用信号線から取り出し、
前記チェック時において、
前記データチェック用信号線から取り出したデータが、前記データ書き込み時に書き込むデータと異なっているときは、データ書き込みを再度行ってエラーを訂正する、
ことを特徴とするメモリセルのエラー訂正方法。
【請求項１４】
データ読み出し時には、
前記データチェック用制御線の信号により前記第２トランジスタをオンし、
前記制御線の信号に基づいて前記第１トランジスタを制御し、前記第２電極と前記第１電極の間に蓄積された電荷に基づくデータを、前記データ信号線から取り出し、
エラー検出訂正コードに基づくエラー訂正を行う、
ことを特徴とする請求項１３に記載のメモリセルのエラー訂正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、メモリセル、メモリモジュール、情報処理装置およびメモリセルのエラー訂正方法に関する。
【背景技術】
【０００２】
従来、メモリ(例えば、ＤＲＡＭ：Dynamic Random Access Memory)からのデータ読み出し時には、エラー検出訂正コード(ＥＣＣ：Error Check and Correct Code，Error Correction Code)を付加することで、外乱によるビット反転などのエラーを訂正できるようにしている。
【０００３】
ところで、訂正符号の性質上、訂正可能なビット数には上限があり、この訂正可能上限ビット数以下のエラーを訂正可能エラー(ＣＥ：Correctable Error)と呼び、訂正可能上限ビット数を超過したエラーを訂正不能エラー(ＵＥ：Uncorrectable Error)と呼ぶ。なお、ＣＥおよびＵＥは、読み出し時にＥＣＣをチェックする回路(ＥＣＣＤ：ECC Decoder)を経由することで検出する。
【０００４】
ここで、ＣＥであれば、ＥＣＣＤ内部で訂正し、ＣＰＵ(Central Processing Unit)へ転送することができる。しかしながら、ＵＥの場合には、ＥＣＣＤから訂正不能フラグをＣＰＵへ送信し、エラーデータを破棄する。そして、ＥＣＣＤから訂正不能フラグを受信したＣＰＵは、処理を中断するか、或いは、ＵＥとなったデータをメモリ書き込みから再実行する(以下、ＵＥリトライとも称する)。このとき、ＵＥリトライは、通常のデータ転送に比べて２倍の時間を要する。
【０００５】
すなわち、メモリの構造上、書き込みと読み出しで共通のバスを使用するため、例えば、ＵＥ判定の読み出しと、本来のデータの読み書きを並列処理できないからである。さらに、書き込み時と読み出し時のどちらでＵＥとなったか判別できないため、書き込み時のＵＥと読み出し時のＵＥのいずれの場合においても、メモリへの書き込みから再実行することが求められる。
【０００６】
ところで、従来、メモリセルの構造を改良したメモリやメモリモジュールとしては、様々な提案がなされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０６−１１９７７３号公報
【特許文献２】特開平０５−１５２５３７号公報
【特許文献３】特開２００６−３１８１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、例えば、ＣＰＵからメモリへのデータ書き込みと、ＵＥ判定のためのデータ読み出しのバス競合を避けるために、データチェック用バスを設けることが考えられる。
【０００９】
しかしながら、例えば、メモリ(メモリセル)に対してデータを書き込んだ後、データエラーチェックを行うと、キャパシタの電荷が放電されるため、リフレッシュ処理を行うことになる。すなわち、例えば、ＣＰＵがメモリからデータを読み出す場合、データチェック後と通常のデータ読み出し後の計２回リフレッシュ処理が必要になり、レイテンシの増加を招く虞がある。
【課題を解決するための手段】
【００１０】
一実施形態によれば、積層された第１電極，第２電極および第３電極を含み、前記第１電極と前記第２電極間、並びに、前記第２電極と前記第３電極間に電荷を蓄積可能なキャパシタと、第１トランジスタと、第２トランジスタとを有するメモリセルが提供される。
【００１１】
前記第１トランジスタは、制御線に接続された制御端子、データ信号線に接続された第１端子および前記第１電極に接続された第２端子を含む。前記第２トランジスタは、データチェック用制御線に接続された制御端子、前記第２電極に接続された第１端子および所定電位線に接続された第２端子を含む。前記第３電極は、データチェック用信号線に接続される。
【発明の効果】
【００１２】
開示のメモリセル、メモリモジュール、情報処理装置およびメモリセルのエラー訂正方法は、メモリに対するデータの書き込みチェック後のリフレッシュ動作を不要としてレイテンシの増加を抑えることができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、関連技術のメモリセルの一例を示す回路図である。
【図２】図２は、図１に示すメモリセルを適用したメモリセルアレイの一例を示すブロック図である。
【図３】図３は、一般的なメモリモジュールの構成例を模式的に示すブロック図である。
【図４】図４は、図２に示すメモリセルアレイを適用したメモリモジュールの一例を模式的に示すブロック図である。
【図５】図５は、図１に示すメモリセルを適用したメモリセルアレイの他の例を示すブロック図である。
【図６】図６は、図５に示すメモリセルアレイを適用したメモリモジュールの一例を模式的に示すブロック図である。
【図７】図７は、本実施例のメモリセルを示す回路図である。
【図８】図８は、図１に示すメモリセルにおける電荷状態の遷移を説明するための図である。
【図９】図９は、図７に示すメモリセルにおける電荷状態の遷移を説明するための図である。
【図１０】図１０は、図１に示すメモリセルを適用したメモリにおけるデータ書き込み動作を説明するための図である。
【図１１】図１１は、図１に示すメモリセルを適用したメモリにおけるデータ読み出し動作を説明するための図である。
【図１２】図１２は、図７に示すメモリセルを適用したメモリにおけるデータ書き込み動作を説明するための図である。
【図１３】図１３は、図７に示すメモリセルを適用したメモリにおけるデータ読み出し動作を説明するための図である。
【図１４】図１４は、本実施例の情報処理装置の一例を示すブロック図である。
【図１５】図１５は、本実施例の情報処理装置の他の例を示すブロック図である。
【発明を実施するための形態】
【００１４】
まず、メモリセル、メモリモジュール、情報処理装置およびメモリセルのエラー訂正方法の実施例を詳述する前に、メモリセルの一例、並びに、一般的なメモリモジュールおよびその変形例を、図１〜図６を参照して説明する。
【００１５】
図１は、関連技術のメモリセルの一例を示す回路図であり、バス競合を回避することができるメモリセルｍｃの一例を示すものである。すなわち、図１に示すメモリセルｍｃは、２つのトランジスタ１０１，１０２並びにキャパシタ１０３を含み、例えば、ＣＰＵからメモリへのデータ書き込みと、ＵＥ(訂正不能エラー)判定のためのデータ読み出しのバス競合を避けるようになっている。ここで、トランジスタ１０１および１０２は、それぞれｎチャネル型ＭＯＳトランジスタで形成され、キャパシタ１０３は、誘電体層１３３を２つの電極１３１および１３２で挟むようにして形成されるが、それらに限定されるものではない。
【００１６】
トランジスタ１０１のゲートＧには、制御線ｗｌが接続され、トランジスタ１０１のソースＳには、データ信号線ｂｌが接続されている。また、トランジスタ１０１のドレインＤには、キャパシタ１０３の一方の電極１３１およびトランジスタ１０２のソースＳが接続されている。さらに、トランジスタ１０２のゲートＧには、データチェック用制御線ｃｗｌが接続され、トランジスタ１０２のドレインＤには、データチェック用信号線ｃｂｌが接続されている。なお、キャパシタ１０３の他方の電極１３２は、接地(ＧＮＤ)されている。
【００１７】
すなわち、メモリセルｍｃには、例えば、ＣＰＵからメモリ(ＤＲＡＭ)に対するデータ書き込み用バス(データ信号線ｂｌ)およびチェック用バス(データチェック用信号線ｃｂｌ)が設けられ、それぞれトランジスタ１０１および１０２により制御される。
【００１８】
図２は、図１に示すメモリセルを適用したメモリセルアレイの一例を示すブロック図であり、データチェック専用線(ｃｂｌ，ｃｗｌ)を有するメモリアレイの構成例を示すものである。なお、図２では、３つのメモリセルｍｃ１〜ｍｃ３のみ描かれているが、実際には、多数のメモリセルｍｃがマトリクス状に配置されるのはいうまでもない。
【００１９】
図２に示すメモリセルアレイは、通常のメモリ(ＤＲＡＭ)と同様に、制御線ｗｌ(ｗｌ１〜ｗｌ３)によるデータアクセスのためのメモリアドレス制御を行う。さらに、データ信号線ｂｌ(ｂｌ１〜ｂｌ３)によってメモリセルｍｃ(ｍｃ１〜ｍｃ３)への書き込みを行った後、データチェック用制御線ｃｗｌ(ｃｗ１〜ｃｗ３)とデータチェック用信号線ｃｂｌ(ｃｂｌ１〜ｃｂｌ３)によるメモリのチェックを行う。このように、信号線をデータ信号線ｂｌとデータチェック用信号線ｃｂｌに分けることでバスの競合を回避するようになっている。
【００２０】
図３は、一般的なメモリモジュールの構成例を模式的に示すブロック図であり、図４は、図２に示すメモリセルアレイを適用したメモリモジュールの一例を模式的に示すブロック図である。なお、図３および図４は、ＤＩＭＭ(Dual Inline Memory Module)を模式的に示すものであり、データ信号線ｂｌ(データチェック用信号線ｃｂｌ)を１１本として描き、制御線ｗｌ(データチェック用制御線ｃｗｌ)を１本として描いている。
【００２１】
図１および図２を参照して説明したように、バス競合を回避することができるメモリセルｍｃでは、４種類の信号線ｂｌ，ｗｌ，ｃｂｌ，ｃｗｌが使用される。そのため、図４に示されるように、図２に示すメモリセルアレイを適用したメモリモジュールでは、図３の一般的なメモリモジュールに対して、２倍の信号線が使用されることになり、バス幅の増大を来すことになる。
【００２２】
これは、メモリモジュール(ＤＩＭＭ)のピン数の増加だけでなく、例えば、ＣＰＵでも、同様にバスを増設することが求められる。さらに、内蔵メモリとして適用する場合でも、バス幅の増大を来すのは同様であり、チップ面積の増大によるコスト上昇等を招くことになる。
【００２３】
図５は、図１に示すメモリセルを適用したメモリセルアレイの他の例を示すブロック図であり、チェック回路(チェックサム生成回路)ＣＣを内蔵したメモリセルアレイを示すものである。図６は、図５に示すメモリセルアレイを適用したメモリモジュールの一例を模式的に示すブロック図である。
【００２４】
図５および図６と、前述した図２および図４の比較から明らかなように、チェック回路ＣＣを内蔵したメモリセルアレイを適用したメモリモジュール(ＤＩＭＭ)では、例えば、１１本のデータチェック用信号線ｃｂｌを１本に低減することが可能なのが分かる。すなわち、メモリモジュール内にチェックサム生成回路(チェック回路)を増設することで、メモリモジュール内で複数のｃｂｌ(ｃｂｌ１〜ｃｂｌ３)を１つの信号線ｃｌにまとめてＣＰＵに接続する。この手法を適用することにより、メモリモジュールのピン数(ＣＰＵのバス幅)を低減することができ、例えば、図３に示す一般的なＤＩＭＭに対してわずかな数の信号線を増設するだけでよいことになる。
【００２５】
さらに、ＥＣＣ(エラー検出訂正コード)とチェックサムの２種類のエラーチェックコードを用いることで、メモリへのデータ書き込み時のエラー、並びに、メモリからのデータ読み出し時のエラーを切り分けることが可能となる。すなわち、チェックサムによる検査時点でエラーを検出した場合には、書き込み時のエラーであり、ＥＣＣでエラー検出した場合には、読み出し時のエラーであると判別することができる。
【００２６】
しかしながら、図１に示すメモリセルを適用すると、例えば、データエラーチェックにより生じるレイテンシの増加を根本的に解決したことにはならない。すなわち、図１のメモリセルにおいて、データエラーチェックを行う場合、キャパシタ１０３の電荷が放電されることになるためリフレッシュ処理が必要となり、この間、通常のデータ読み書きの処理を実行することが困難になる。換言すると、図１に示すメモリセル構造を適用した場合、例えば、ＣＰＵがメモリからデータを読み出す際に、データチェック後と通常のデータ読み出し後の計２回リフレッシュ処理が必要になり、レイテンシの増加を招くことになる。
【００２７】
以下、メモリセル、メモリモジュール、情報処理装置およびメモリセルのエラー訂正方法の実施例を、添付図面を参照して詳述する。図７は、本実施例のメモリセルを示す回路図である。図７に示されるように、本実施例のメモリセルＭＣは、２つのトランジスタ１，２および三重構造のキャパシタ３を含む。
【００２８】
すなわち、キャパシタ３は、積層された第１電極(導体)３１，第２電極３２および第３電極３３を含む三重構造とされ、第１電極３１と第２電極３２間には、第１誘電体層３４が設けられ、第２電極３２と第３電極３３間には、第２誘電体層３５が設けられている。ここで、電極３１〜３３は、例えば、アルミニウムや銅といった金属、或いは、ポリシリコン等の導電性物質で形成され、また、誘電体層３４，３５は、例えば、酸化シリコンや窒化シリコン等の誘電体物質で形成される。
【００２９】
トランジスタ(第１トランジスタ)１およびトランジスタ(第２トランジスタ)２は、例えば、ｎチャネル型ＭＯＳトランジスタで形成されるが、これに限定されないのはもちろんである。トランジスタ１において、ゲート(制御端子)Ｇは、制御線ｗｌに接続され、ソース(第１端子)Ｓは、データ信号線ｂｌに接続され、そして、ドレイン(第２端子)Ｄは、キャパシタ３の第１電極３１に接続されている。また、トランジスタ２において、ゲートＧは、データチェック用制御線ｃｗｌに接続され、ソースＳは、キャパシタ３の第２電極３２に接続され、そして、ドレインＤは、接地線(所定電位線)ＧＮＤに接続されている。ここで、キャパシタ３の第３電極３３は、データチェック用信号線ｃｂｌに接続されている。
【００３０】
図８は、図１に示すメモリセルにおける電荷状態の遷移を説明するための図であり、図９は、図７に示すメモリセルにおける電荷状態の遷移を説明するための図である。すなわち、図７に示す本実施例のメモリセルＭＣの動作を、図１に示す関連技術のメモリセルの動作と比較して説明する。ここで、図８(a)および図９(a)は、データチェック前の充電状態を示し、図８(b)および図９(b)は、データチェック後の放電状態を示し、図８(c)は、リフレッシュ後の充電状態を示し、そして、図８(d)および図９(c)は、データ読み出し後の放電状態を示す。なお、以下の説明では、トランジスタ１，２および１０１，１０２をｎチャネル型ＭＯＳトランジスタとして説明するが、トランジスタの導電型および種類、並びに、制御信号のレベル等は、様々に変形および変更が可能なのはいうまでもない。
【００３１】
最初に、図８(a)〜図８(d)を参照して、キャパシタ１０３が２枚の電極１３１，１３２の図１に示すメモリセルｍｃの動作を説明する。まず、データ書き込みは、例えば、データチェック用制御線ｃｗｌを低レベル『Ｌ』として、トランジスタ１０２をオフする。そして、一般的なＤＲＡＭセルと同様に、制御線ｗｌを高レベル『Ｈ』として、トランジスタ１０１をオンし、データ信号線ｂｌと接地線ＧＮＤ間の電位差によりキャパシタ１０３に電荷を蓄積してデータ書き込みを行い、この状態を初期状態とする。なお、メモリセルｍｃに対するデータの書き込みを行った後、ｗｌを『Ｌ』としてトランジスタ１０１もオフする。すなわち、図８(a)に示されるように、初期状態では、例えば、データ『１』に相当する充電状態(データチェック前の充電状態)となっており、キャパシタ１０３の電極１３１と１３２の間(誘電体層１３３)には、電荷が蓄積されている。
【００３２】
さらに、メモリセルｍｃに書き込まれたデータのエラーチェックを行うために、メモリセルｍｃのデータを読み出す。すなわち、ｗｌを『Ｌ』としたまま、ｃｗｌを『Ｈ』として、トランジスタ１０２をオンし、キャパシタ１０３に蓄積された電荷を、データチェック用信号線ｃｂｌから取り出す。これにより、図８(b)に示されるように、キャパシタ１０３の電極１３１と１３２の間の電荷は放電され、データチェック後の放電状態となる。
【００３３】
そこで、ｗｌを『Ｌ』とすると共に、ｗｌを『Ｈ』としてリフレッシュ処理を実行し、キャパシタ１０３を再充電する。すなわち、図８(c)に示されるように、リフレッシュ処理により電極１３１と１３２の間に電荷が蓄積されてリフレッシュ後の充電状態となり、例えば、ＣＰＵからメモリセル(メモリ)のデータを読み出すことが可能となる。
【００３４】
メモリのデータ読み出しは、データ書き込みと同様に、ｃｗｌを『Ｌ』としてトランジスタ１０２をオフしたまま、ｗｌを『Ｈ』としてトランジスタ１０１をオンし、キャパシタ１０３に蓄積された電荷を、ｂｌから読み出す。これにより、図８(d)に示されるように、キャパシタ１０３の電極１３１と１３２の間の電荷は放電され、データ読み出し後の放電状態となる。
【００３５】
次に、図９(a)〜図９(c)を参照して、キャパシタ３の電極が三重構造(電極(導体)３１〜３３)の図７に示すメモリセルＭＣの動作を説明する。まず、データ書き込みは、例えば、データチェック用制御線ｃｗｌを『Ｌ』としてトランジスタ２をオフし、中央の(第２)電極３２をフローティング状態とし、この状態で、制御線ｗｌを『Ｈ』としてトランジスタ１をオンする。そして、データ信号線ｂｌとデータチェック用信号線ｃｂｌの電位差によりキャパシタ３に電荷を蓄積してデータ書き込みを行い、この状態を初期状態(データ『１』に相当する充電状態：データチェック前の充電状態)とする。換言すると、キャパシタ３において、第２電極はフローティング状態とされ、第１電極３１および第３電極３３により書き込みが行われる。すなわち、図９(a)に示されるように、初期状態では、キャパシタ３の電極３１と３２の間(第１誘電体層３４)、および、電極３２と３３の間(第２誘電体層３５)には、それぞれ電荷が蓄積されている。
【００３６】
さらに、メモリセルＭＣに書き込まれたデータのエラーチェックを行うために、メモリセルＭＣのデータ(第２誘電体層３５に蓄積された電荷)を読み出す。すなわち、ｃｗｌを『Ｈ』としてトランジスタ２をオンして第２電極３２を接地線ＧＮＤに接続し、ｗｌを『Ｌ』としてトランジスタ１をオフし、第２誘電体層３５に蓄積された電荷をデータチェック用信号線ｃｂｌから取り出す。これにより、図９(b)に示されるように、キャパシタ３において、第２電極３２と第３電極３３の間(第２誘電体層３５)の電荷は放電されるが、第１電極３１と第２電極３２の間(第１誘電体層３４)の電荷はそのまま保持される。
【００３７】
そして、メモリのデータ読み出しは、メモリセルＭＣのデータ(第１誘電体層３４に蓄積された電荷)を読み出す。すなわち、ｃｗｌを『Ｈ』としてトランジスタ２をオンして第２電極３２を接地線ＧＮＤに接続し、ｗｌを『Ｈ』としてトランジスタ１をオンし、第１誘電体層３４に蓄積された電荷をデータ信号線ｂｌから取り出す。これにより、図９(c)に示されるように、キャパシタ３において、第１電極３１と第２電極３２の間(第１誘電体層３４)の電荷は放電され、データ読み出し後の放電状態となる。すなわち、キャパシタ３は、完全に放電状態となる。
【００３８】
このように、図７に示す本実施例のメモリセルを適用することにより、例えば、図１に示す関連技術のメモリセルを適用した場合におけるデータチェック後のリフレッシュ処理を不要とすることができる。すなわち、本実施例によれば、データチェック後のリフレッシュ処理に要する時間を削減することができ、例えば、ＣＰＵからメモリへのアクセス時のレイテンシの増加を抑えることが可能となる。
【００３９】
図１０は、図１に示すメモリセルを適用したメモリにおけるデータ書き込み動作を説明するための図であり、図１１は、図１に示すメモリセルを適用したメモリにおけるデータ読み出し動作を説明するための図である。なお、図１０および図１１において、参照符号１０４はＣＰＵ、１４１はＭＡＣ(メモリアクセス制御回路：Memory Access Controller)，１４２はＥＣＣＤ(Error Correction Code Decoder)、１０５はメモリ、そして、１５１はセルアレイを示す。
【００４０】
まず、図１０に示されるように、データ書き込みは、例えば、ＭＡＣ１４１からセルアレイ(メモリセルアレイ)１５１に対して、ｗｌを使用した書き込みデータアドレス情報とｂ１を使用した書き込み情報の２種類の信号を転送して、データ書き込みを行う。
【００４１】
また、図１１に示されるように、データ読み出しは、例えば、ＭＡＣ１４１からセルアレイ１５１に対して、ｗｌを使用した読み出しデータアドレス情報の信号を送信する(Ｐ１１)。これに基づいて、セルアレイ１５１は、ＣＰＵ１０４のＥＣＣＤ１４２に対して、ｂ１を経由して読み出し情報(チェック用データ)を転送する(Ｐ１２)。ＣＰＵ１０４において、ＥＣＣＤ１４２は、読み出し情報のエラーチェックを実施した後、そのチェック済み情報をＭＡＣ１４１にデータ転送する(Ｐ１３)。
【００４２】
次に、図１２および図１３を参照して、図７に示す本実施例のメモリセルを適用したメモリにおけるデータ書き込み動作およびデータ書き込み動作を説明する。図１２は、図７に示すメモリセルを適用したメモリにおけるデータ書き込み動作を説明するための図であり、チェックサム専用線とメモリモジュール内チェック回路を使用したデータ書き込み動作を説明するためのものである。また、図１３は、図７に示すメモリセルを適用したメモリにおけるデータ読み出し動作を説明するための図であり、チェックサム専用線とメモリモジュール内チェック回路を使用したデータ読み出し動作を説明するためのものである。
【００４３】
ここで、図１２および図１３では、ＣＰＵ４とメモリ５の間にチェックサム専用線(データチェック用信号線ｃｂｌ)が設けられ、メモリ５にはチェック回路５２が内蔵されている。なお、図１２および図１３において、参照符号４はＣＰＵ、４１はＭＡＣ(メモリアクセス制御回路)，４２はＥＣＣＤ、４３は比較回路、５はメモリ、５１はセルアレイ、そして、５２チェック回路を示す。
【００４４】
図１２に示されるように、書き込みは、例えば、ＣＰＵ４のＭＡＣ４１から、メモリ５のセルアレイ５１に対して、ｗｌを使用した書き込みデータアドレス情報とｂ１を使用した書き込み情報の２種類の信号を転送する(Ｐ１)。さらに、ＭＡＣ４１は、メモリ５(セルアレイ５１)に書き込んだデータのチェックサムを算出してＣＰＵ４の比較回路４３に送信し、同時に、セルアレイ５１に対して、ｃｗｌを経由してチェック対象データのアドレス情報を送信する(Ｐ２)。
【００４５】
セルアレイ５１は、ｃｗｌを経由して受け取ったアドレス情報に基づいて、チェック回路５２を使って対象データのチェックサムを計算し、チェック回路５２は、計算した対象データのチェックサムを、ｃｂｌを経由してＣＰＵ４の比較回路４３に送信する(Ｐ３)。比較回路４３では、ＭＡＣ４１からのチェックサムと、メモリ５(チェック回路５２)からのチェックサムを比較することでデータの破損を検出する。そして、比較回路４３がチェックサムに比較からデータの破損を検出すると、ＣＰＵ４は、直ちにデータの再書き込みを行う。同時に、ｂｌからの書き込み対象のデータを、ｗｌからのアドレス情報に基づいて格納する。
【００４６】
また、図１３に示されるように、データ読み出しは、例えば、ＭＡＣ４１からセルアレイ５１に対して、ｗｌを使用した読み出しデータアドレス情報の信号を送信する(Ｐ４)。これに基づいて、セルアレイ５１は、ＣＰＵ４のＥＣＣＤ４２に対して、ｂ１を経由して読み出し情報を転送する(Ｐ５)。ＥＣＣＤ４２は、読み出し情報のエラーチェックを実施した後、そのチェック済み情報をＭＡＣ４１にデータ転送する(Ｐ５)。このように、図７に示す本実施例のメモリセルＭＣを適用したメモリによれば、メモリに対するデータの書き込みチェック後のリフレッシュ動作が不要となり、レイテンシの増加を抑えることができることが分かる。
【００４７】
以上において、本実施例のメモリセルＭＣを適用したメモリは、例えば、前述した図４に示すＤＩＭＭ、チェック回路５２(ＣＣ)を設けたＤＩＭＭ、或いは、ＨＭＢ(High Bandwidth Memory)といった様々なメモリモジュールに適用することができる。さらに、本実施例のメモリセルＭＣを適用したメモリは、メモリモジュールとして提供するものに限定されず、例えば、半導体集積回路の内蔵メモリとして利用することもできるのはいうまでもない。
【００４８】
図１４は、本実施例の情報処理装置の一例を示すブロック図である。図１４において、参照符号６は情報処理装置、６１は電源回路、６２はハードディスクドライブ(ＨＤＤ：Hard Disk Drive)／ソリッドステートドライブ(ＳＳＤ：Solid State Drive)、６３はチップセット、６４はＣＰＵ、そして、６５はＤＩＭＭ／ＨＢＭを示す。すなわち、図１４に示す情報処理装置６は、電源回路６１、ＨＤＤ／ＳＳＤ６２、チップセット６３、ＣＰＵ６４およびＤＩＭＭ／ＨＢＭ６５を含む。なお、上述した本実施例のメモリセルＭＣ(メモリモジュール)は、ＤＭＭ／ＨＢＭ６５に適用される。
【００４９】
図１５は、本実施例の情報処理装置の他の例を示すブロック図であり、上述した図１４に示す情報処理装置６を４つ設けて構成したものに相当する。すなわち、図１６に示す情報処理装置６０は、４つのブロック回路６ａ〜６ｄを含み、それぞれのブロック回路６ａ〜６ｄは、図１４に示す情報処理装置６に対して、相互のブロック回路を接続するためのスイッチチップ６６を内蔵するようになっている。なお、前述した本実施例のメモリセルＭＣは、それぞれのブロック回路６ａ〜６ｄにおけるＤＭＭ／ＨＢＭ６５に適用される。
【００５０】
このように、本実施例のメモリセルＭＣおよびメモリモジュールは、様々な情報処理装置６，６０に対して適用することができる。さらに、これは、ＤＩＭＭやＨＢＭといったメモリモジュールだけでなく、様々な半導体集積回路の内蔵メモリとして適用することも可能なのは、前述した通りである。
【００５１】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５２】
１    トランジスタ(第１トランジスタ)
２    トランジスタ(第２トランジスタ)
３    キャパシタ
４，６４    ＣＰＵ
５    メモリ
６，６０    情報処理装置
６ａ〜６ｄ    ブロック回路
３１    電極(第１電極)
３２    電極(第２電極)
３３    電極(第３電極)
３４    誘電体層(第１誘電体層)
３５    誘電体層(第２誘電体層)
４１    ＭＡＣ
４２    ＥＣＣＤ
４３    比較回路
５１    セルアレイ
５２    チェック回路
６１    電源回路
６２    ＨＤＤ／ＳＳＤ
６３    チップセット
６５    ＤＩＭＭ／ＨＢＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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