(57)【要約】【課題】欠陥による歩留まりの低下を抑制する。【解決手段】ある実施形態における半導体装置は、半導体基板と、前記半導体基板の上に形成され、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、前記複数のウェル領域のそれぞれは、ソース領域を含み、前記半導体基板と反対側の表面に無効化領域を有する半導体層と、前記半導体層の上に形成され、前記複数のウェル領域のソース領域の少なくとも一部を露出するゲート絶縁層と、前記無効化領域外において、前記ゲート絶縁層の上に形成され、前記無効化領域内において、前記ゲート絶縁層の上に形成されないゲート電極と、前記無効化領域外において、前記ゲート電極を覆い、前記無効化領域内において、前記ゲート絶縁層の少なくとも一部を覆う絶縁膜と、前記絶縁膜を覆い、前記複数のウェル領域の、露出されたソース領域と接触するソース配線と、を備える。【選択図】図１Ａ
2018157140.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成された半導体層であって、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、前記複数のウェル領域のそれぞれは、ソース領域を含み、前記複数のウェル領域外ではドリフト領域を有し、前記半導体基板と反対側の表面に無効化領域を有する半導体層と、
前記半導体層の上に形成されたゲート絶縁層であって、前記無効化領域内外の両方において、前記複数のウェル領域のソース領域の少なくとも一部を露出するゲート絶縁層と、
前記無効化領域外において、前記ゲート絶縁層の上に形成され、前記無効化領域内において、前記ゲート絶縁層の上に形成されないゲート電極と、
前記無効化領域外において、前記ゲート電極を覆い、前記無効化領域内において、前記ゲート絶縁層の少なくとも一部を覆う絶縁膜と、
前記無効化領域内外の両方において、前記絶縁膜を覆い、前記複数のウェル領域の、露出されたソース領域と接触するソース配線と、
を備える半導体装置。
【請求項２】
前記無効化領域内において、前記ゲート絶縁層の上下および内部の少なくとも１箇所に、導電性または非導電性の異物が存在する、請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の上に形成された半導体層であって、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、前記複数のウェル領域のそれぞれは、ソース領域を含み、前記複数のウェル領域外ではドリフト領域を有し、前記半導体基板と反対側の表面に無効化領域を有する半導体層と、
前記半導体層の上に形成されたゲート絶縁層であって、前記無効化領域外において、前記複数のウェル領域のソース領域の少なくとも一部を露出し、前記無効化領域内において、前記複数のウェル領域のソース領域を露出しないゲート絶縁層と、
前記無効化領域内外の両方において、前記ゲート絶縁層の上に形成されたゲート電極と、
前記無効化領域外において、前記ゲート電極を覆い、前記無効化領域内において、前記ゲート電極と、前記ゲート絶縁層の少なくとも一部とを覆う絶縁膜と、
前記無効化領域内外の両方において、前記絶縁膜を覆うソース配線であって、前記無効化領域外において、前記複数のウェル領域の、露出されたソース領域と接触するソース配線と、
を備える半導体装置。
【請求項４】
前記無効化領域内において、前記ゲート絶縁層の上下および内部の少なくとも１箇所に、導電性または非導電性の異物が存在する、請求項３に記載の半導体装置。
【請求項５】
前記無効化領域内において、前記ゲート電極は、前記複数のウェル領域のソース領域の少なくとも一部と、前記ゲート絶縁層を介して重なる、請求項３または４に記載の半導体装置。
【請求項６】
半導体基板と、前記半導体基板の上に形成された半導体層であって、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、複数のウェル領域のそれぞれは、ソース領域を含み、前記複数のウェル領域外ではドリフト領域を有する半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成されたゲート電極と、を用意する第１の工程と、
前記ゲート電極の、前記複数のウェル領域のソース領域と重なる部分を除去する第２の工程と、
前記第１または第２の工程において生じた欠陥を検査し、前記欠陥の座標を記録し、前記欠陥の座標に基づいて、無効化領域を決定する第３の工程と、
前記無効化領域内において、前記ゲート電極を除去する第４の工程と、
前記無効化領域外において、前記ゲート電極の上に絶縁膜を形成し、前記無効化領域内において、前記ゲート絶縁層の少なくとも一部の上に絶縁膜を形成し、前記無効化領域内外の両方において、前記複数のウェル領域のソース領域の少なくとも一部を露出するソースコンタクトホールを前記絶縁膜に形成する第５の工程と、
前記無効化領域内外の両方において、前記絶縁膜を覆い、前記ソースコンタクトホールを通して、前記複数のウェル領域の、露出されたソース領域と接触するソース配線を形成する第６の工程と、
を包含する半導体装置の製造方法。
【請求項７】
半導体基板と、前記半導体基板の上に形成された半導体層であって、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、複数のウェル領域のそれぞれは、ソース領域を含み、前記複数のウェル領域外ではドリフト領域を有する半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成されたゲート電極と、を用意する第１の工程と、
前記ゲート電極の、前記複数のウェル領域のソース領域と重なる部分を除去する第２の工程と、
前記第１または第２の工程において生じた欠陥を検査し、前記欠陥の座標を記録し、前記欠陥の座標に基づいて、無効化領域を決定する第３の工程と、
前記無効化領域内外の両方において、前記ゲート絶縁層と、前記第２の工程において形成された前記ゲート電極とを、絶縁膜で覆い、前記無効化領域外において、前記複数のウェル領域のソース領域の少なくとも一部を露出するソースコンタクトホールを前記絶縁膜に形成し、前記無効化領域内において、前記複数のウェル領域のソース領域を露出するソースコンタクトホールを前記絶縁膜に形成しない第４の工程と、
前記無効化領域内外の両方において、前記絶縁膜を覆い、前記無効化領域外において、前記ソースコンタクトホールを通して、前記複数のウェル領域の、露出されたソース領域と接触するソース配線を形成する第５の工程と、
を包含する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、パワーデバイス用の半導体装置の開発が進められている。パワーデバイス用の半導体装置では、大面積の半導体チップが用いられ、大面積の半導体チップは、欠陥を有しやすい。その結果、半導体装置の歩留まりは低下する。そのため、例えば、特許文献１のように、欠陥による歩留まりの低下を抑制するための様々な先行技術が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００９／０８８０８１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、欠陥による歩留まりの低下を抑制する新規な技術を提供する。
【課題を解決するための手段】
【０００５】
本開示の一態様に係る半導体装置は、半導体基板と、前記半導体基板の上に形成された半導体層であって、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、前記複数のウェル領域のそれぞれは、ソース領域を含み、前記複数のウェル領域外ではドリフト領域を有し、前記半導体基板と反対側の表面に無効化領域を有する半導体層と、前記半導体層の上に形成されたゲート絶縁層であって、前記無効化領域内外の両方において、前記複数のウェル領域のソース領域の少なくとも一部を露出するゲート絶縁層と、前記無効化領域外において、前記ゲート絶縁層の上に形成され、前記無効化領域内において、前記ゲート絶縁層の上に形成されないゲート電極と、前記無効化領域外において、前記ゲート電極を覆い、前記無効化領域内において、前記ゲート絶縁層の少なくとも一部を覆う絶縁膜と、前記無効化領域内外の両方において、前記絶縁膜を覆い、前記複数のウェル領域の、露出されたソース領域と接触するソース配線と、を備える。
【０００６】
本開示の他の態様に係る半導体装置は、半導体基板と、前記半導体基板の上に形成された半導体層であって、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、前記複数のウェル領域のそれぞれは、ソース領域を含み、前記複数のウェル領域外ではドリフト領域を有し、前記半導体基板と反対側の表面に無効化領域を有する半導体層と、前記半導体層の上に形成されたゲート絶縁層であって、前記無効化領域外において、前記複数のウェル領域のソース領域の少なくとも一部を露出し、前記無効化領域内において、前記複数のウェル領域のソース領域を露出しないゲート絶縁層と、前記無効化領域内外の両方において、前記ゲート絶縁層の上に形成されたゲート電極と、前記無効化領域外において、前記ゲート電極を覆い、前記無効化領域内において、前記ゲート電極と、前記ゲート絶縁層の少なくとも一部とを覆う絶縁膜と、前記無効化領域内外の両方において、前記絶縁膜を覆うソース配線であって、前記無効化領域外において、前記複数のウェル領域の、露出されたソース領域と接触するソース配線と、を備える。
【０００７】
本開示の他の態様に係る半導体装置の製造方法は、半導体基板と、前記半導体基板の上に形成された半導体層であって、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、複数のウェル領域のそれぞれは、ソース領域を含み、前記複数のウェル領域外ではドリフト領域を有する半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成されたゲート電極と、を用意する第１の工程と、前記ゲート電極の、前記複数のウェル領域のソース領域と重なる部分を除去する第２の工程と、前記第１または第２の工程において生じた欠陥を検査し、前記欠陥の座標を記録し、前記欠陥の座標に基づいて、無効化領域を決定する第３の工程と、前記無効化領域内において、前記ゲート電極を除去する第４の工程と、前記無効化領域外において、前記ゲート電極の上に絶縁膜を形成し、前記無効化領域内において、前記ゲート絶縁層の少なくとも一部の上に絶縁膜を形成し、前記無効化領域内外の両方において、前記複数のウェル領域のソース領域の少なくとも一部を露出するソースコンタクトホールを前記絶縁膜に形成する第５の工程と、前記無効化領域内外の両方において、前記絶縁膜を覆い、前記ソースコンタクトホールを通して、前記複数のウェル領域の、露出されたソース領域と接触するソース配線を形成する第６の工程と、を包含する。
【０００８】
本開示の他の態様に係る半導体装置の製造方法は、半導体基板と、前記半導体基板の上に形成された半導体層であって、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、複数のウェル領域のそれぞれは、ソース領域を含み、前記複数のウェル領域外ではドリフト領域を有する半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成されたゲート電極と、を用意する第１の工程と、前記ゲート電極の、前記複数のウェル領域のソース領域と重なる部分を除去する第２の工程と、前記第１または第２の工程において生じた欠陥を検査し、前記欠陥の座標を記録し、前記欠陥の座標に基づいて、無効化領域を決定する第３の工程と、前記無効化領域内外の両方において、前記ゲート絶縁層と、前記第２の工程において形成された前記ゲート電極とを、絶縁膜で覆い、前記無効化領域外において、前記複数のウェル領域のソース領域の少なくとも一部を露出するソースコンタクトホールを前記絶縁膜に形成し、前記無効化領域内において、前記複数のウェル領域のソース領域を露出するソースコンタクトホールを前記絶縁膜に形成しない第４の工程と、前記無効化領域内外の両方において、前記絶縁膜を覆い、前記無効化領域外において、前記ソースコンタクトホールを通して、前記複数のウェル領域の、露出されたソース領域と接触するソース配線を形成する第５の工程と、を包含する。
【０００９】
上記の包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラム、または記録媒体で実現されてもよい。あるいは、システム、装置、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
【発明の効果】
【００１０】
本開示の技術によれば、欠陥による歩留まりの低下を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の構成例を模式的に示す断面図である。
【図１Ｂ】図１Ｂは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００におけるゲート電極１１３の構成例を模式的に示す上面図である。
【図１Ｃ】図１Ｃは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００におけるゲート電極１１３の他の構成例を模式的に示す上面図である。
【図２Ａ】図２Ａは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の製造方法の一例を説明するための工程断面図である。
【図２Ｂ】図２Ｂは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の製造方法の一例を説明するための工程断面図である。
【図２Ｃ】図２Ｃは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の製造方法の一例を説明するための工程断面図である。
【図２Ｄ】図２Ｄは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の製造方法の一例を説明するための工程断面図である。
【図２Ｅ】図２Ｅは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の製造方法の一例を説明するための工程断面図である。
【図２Ｆ】図２Ｆは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の製造方法の一例を説明するための工程断面図である。
【図２Ｇ】図２Ｇは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の製造方法の一例を説明するための工程断面図である。
【図２Ｈ】図２Ｈは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の製造方法の一例を説明するための工程断面図である。
【図２Ｉ】図２Ｉは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の製造方法の一例を説明するための工程断面図である。
【図３Ａ】図３Ａは、異物１２１が付着したゲート電極１１３を模式的に示す上面図である。
【図３Ｂ】図３Ｂは、異物１２１の周辺のゲート電極１１３を除去したことを模式的に示す上面図である。
【図４Ａ】図４Ａは、パターン不良１２２を有するゲート電極１１３を模式的に示す上面図である。
【図４Ｂ】図４Ｂは、パターン不良１２２の周辺のゲート電極１１３を除去したことを模式的に示す上面図である。
【図５】図５は、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の構成例を模式的に示す断面図である。
【図６Ａ】図６Ａは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の製造方法の一例を説明するための工程断面図である。
【図６Ｂ】図６Ｂは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の製造方法の一例を説明するための工程断面図である。
【図６Ｃ】図６Ｃは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の製造方法の一例を説明するための工程断面図である。
【図６Ｄ】図６Ｄは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の製造方法の一例を説明するための工程断面図である。
【図６Ｅ】図６Ｅは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の製造方法の一例を説明するための工程断面図である。
【図６Ｆ】図６Ｆは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の製造方法の一例を説明するための工程断面図である。
【図６Ｇ】図６Ｇは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の製造方法の一例を説明するための工程断面図である。
【図６Ｈ】図６Ｈは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の製造方法の一例を説明するための工程断面図である。
【図６Ｉ】図６Ｉは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の製造方法の一例を説明するための工程断面図である。
【図７Ａ】図７Ａは、プロセス欠陥１２１、１２２が存在する場合のパワーＭＯＳＦＥＴ９０の構成例を模式的に示す断面図である。
【図７Ｂ】図７Ｂは、プロセス欠陥１２１、１２２が存在する場合のパワーＭＯＳＦＥＴ９０におけるゲート電極１１３の構成例を模式的に示す上面図である。
【図８Ａ】図８Ａは、導電性パーティクル１２１が付着したゲート電極１１３の光学顕微鏡の写真図である。
【図８Ｂ】図８Ｂは、パターン不良１２２を有するゲート電極１１３の光学顕微鏡の写真図である。
【発明を実施するための形態】
【００１２】
（本開示の基礎となった知見）
本開示の実施形態を説明する前に、本開示の基礎となった知見を説明する。
【００１３】
パワーデバイスにおいて数百Ａ級の大電流を実現するために、エピタキシャル成長に用いられる半導体ウエハ（エピウエハ）から取り出される半導体チップは、数ｃｍ角の面積を有することが望まれる。しかし、大面積のパワーデバイスの歩留まりを確保することは容易ではない。
【００１４】
例えば、パワーデバイスに用いられるＳｉＣのエピウエハは、積層欠陥およびダウンフォールなどの多くの結晶欠陥を有している。現在においても、ＳｉＣのエピウエハの品質は、十分なレベルに達していない。市販されているエピウエハの欠陥密度は、０．５〜数個／ｃｍ２程度である。１個／ｃｍ２の欠陥密度を有するＳｉＣのエピウエハを用いて１ｃｍ角のデバイスを作製する場合、シーズモデル（Ｓｅｅｄｓ  ｍｏｄｅｌ）では、推定歩留まりは５０％程度である。シーズモデルでは、推定歩留まりＹは、チップ面積Ａおよび欠陥密度Ｄを用いて、Ｙ＝１／（１＋ＡＤ）と表される。
【００１５】
半導体基板における、結晶欠陥に起因する歩留まりの低下を抑制する技術として、特許文献１は、半導体基板と、絶縁体と、導電体膜とを備える半導体装置、およびその製造方法を開示している。半導体基板は、結晶欠陥を含む欠陥領域を有する。絶縁体は、結晶領域を被覆して半導体基板上に配置される。導電体膜は、絶縁膜に被覆されない領域に露出する半導体基板の主面と電気的に接続する。
【００１６】
絶縁膜が欠陥領域を被覆することによって、導電体膜および欠陥領域は、電気的に絶縁される。この構成では、電流は、半導体基板の、結晶欠陥が存在しない領域のみを流れる。すなわち、結晶欠陥は、半導体装置の電気的特性に影響を及ぼさない。これにより、半導体装置の歩留まりの低下が抑制される。
【００１７】
しかし、特許文献１は、プロセス欠陥による歩留まりの低下には言及していない。エピウエハを用いてパワーデバイスを作製する場合、結晶欠陥の他に、パーティクル付着およびパターン欠陥などのプロセス欠陥も生じ得る。
【００１８】
プロセス欠陥が存在する場合のパワーデバイスの例として、Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ（以下、パワーＭＯＳＦＥＴと称する）を説明する。
【００１９】
図７Ａは、プロセス欠陥１２１、１２２が存在する場合のパワーＭＯＳＦＥＴ９０の構成例を模式的に示す断面図である。図７Ｂは、プロセス欠陥１２１、１２２が存在する場合のパワーＭＯＳＦＥＴ９０におけるゲート電極１１３の構成例を模式的に示す上面図である。
【００２０】
パワーＭＯＳＦＥＴ９０において、プロセス欠陥１２１、１２２が存在しない領域に注目する。
【００２１】
パワーＭＯＳＦＥＴ９０は、半導体基板１０１と、半導体層１１０と、ゲート絶縁層１１１と、ゲート電極１１３と、絶縁膜１１７と、ソース配線１１８と、ドレイン電極１１４とを備える。半導体層１１０は、複数のウェル領域１０３と、ドリフト領域１０２とを有する。複数のウェル領域１０３は、ボディ領域１０５と、ソース領域１０８と、コンタクト領域１０９とを含む。上記の構成は、従来技術におけるパワーＭＯＳＦＥＴの構成と同じである。
【００２２】
半導体層１１０の、半導体基板１０１と反対側の表面部分において、複数のウェル領域１０３は、２次元的に分布される。ゲート電極１１３は、複数の穴からなるメッシュ構造を有している（図７Ｂ参照）。ゲート電極１１３における各穴は、各ウェル領域１０３よりも小さい。ゲート電極１１３における各穴は、各ウェル領域１０３の上に位置する。各穴の周辺のゲート電極１１３と、各ウェル領域１０３のボディ領域１０５の一部とは、ゲート絶縁層１１１を介して重なる。
【００２３】
パワーＭＯＳＦＥＴ９０において、ドレイン電極１１４およびソース配線１１８の間に電圧が印加される場合を想定する。例えば、ドレイン電極１１４の電圧は数Ｖであり、ソース配線１１８の電圧は０Ｖである。ゲート電極１１３に電圧を印加しなければ、電流は、ソース配線１１８およびドレイン電極１１４の間を流れない（オフ状態）。一方、ゲート電極１１３に電圧を印加すると、ボディ領域１０５およびゲート絶縁層１１１の界面と、ドリフト領域１０２およびゲート絶縁層１１１の界面とに、チャネル領域が形成される。これにより、電流は、チャネル領域を介して、ドリフト領域１０２およびソース領域１０８の間を流れる。すなわち、ゲート電極１１３に電圧を印加すると、電流は、ソース配線１１８およびドレイン電極１１４の間を流れる（オン状態）。
【００２４】
しかし、実際には、図７Ａおよび図７Ｂに示すように、ゲート配線プロセスにおいて、導電性パーティクル（異物）１２１の付着、およびゲート電極１１３のパターン不良１２２の少なくとも一方が生じ得る。導電性パーティクル１２１を介して、ゲート電極１１３およびソース配線１１８は導通する。ゲート電極１１３のパターン不良１２２によって、ゲート電極１１３およびソース配線１１８は、直接接触する。このようなプロセス欠陥１２１、１２２によって、ゲート・ソース間にリーク電流が流れる、ゲートリーク不良が生じる。その結果、ゲート電極１１３に電圧を印加しても、ボディ領域１０５およびゲート絶縁層１１１の界面にはチャネル領域が形成されにくくなる。そのため、ソース配線１１８およびドレイン電極１１４の間を流れる電流は減少するか、またはほとんどゼロになり、オン状態を実現することができない。つまり、所望のデバイス特性を得ることができず、パワーＭＯＳＦＥＴ９０の歩留まりは低下する。
【００２５】
次に、実際のプロセス欠陥の光学顕微鏡の写真図を示す。
【００２６】
図８Ａは、導電性パーティクル１２１が付着したゲート電極１１３の光学顕微鏡の写真図である。図８Ｂは、パターン不良１２２を有するゲート電極１１３の光学顕微鏡の写真図である。図７Ａおよび図７Ｂの構成例では、比較的小さいプロセス欠陥１２１、１２２が示されている。実際には、図８Ａおよび図８Ｂに示すように、プロセス欠陥１２１、１２２は、ゲート電極１１３において複数の穴を跨る大きい領域を占める。したがって、プロセス欠陥１２１、１２２による歩留まりの低下は無視できない。
【００２７】
一般に、パワーデバイスに用いられるＳｉＣまたはＧａＮなどのエピウエハは、非常に高価である。大面積チップを有するパワーデバイスの歩留まりを確保するためには、結晶欠陥による歩留まりの低下だけでなく、プロセス欠陥による歩留まりの低下も抑制することが望まれる。
【００２８】
本発明者は、以上の知見に基づき、以下の項目に記載の半導体装置およびその製造方法に想到した。
【００２９】
［項目１］
半導体基板と、
前記半導体基板の上に形成された半導体層であって、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、前記複数のウェル領域のそれぞれは、ソース領域を含み、前記複数のウェル領域外ではドリフト領域を有し、前記半導体基板と反対側の表面に無効化領域を有する半導体層と、
前記半導体層の上に形成されたゲート絶縁層であって、前記無効化領域内外の両方において、前記複数のウェル領域のソース領域の少なくとも一部を露出するゲート絶縁層と、
前記無効化領域外において、前記ゲート絶縁層の上に形成され、前記無効化領域内において、前記ゲート絶縁層の上に形成されないゲート電極と、
前記無効化領域外において、前記ゲート電極を覆い、前記無効化領域内において、前記ゲート絶縁層の少なくとも一部を覆う絶縁膜と、
前記無効化領域内外の両方において、前記絶縁膜を覆い、前記複数のウェル領域の、露出されたソース領域と接触するソース配線と、
を備える半導体装置。
【００３０】
［項目２］
前記無効化領域内において、前記ゲート絶縁層の上下および内部の少なくとも１箇所に、導電性または非導電性の異物が存在する、項目１に記載の半導体装置。
【００３１】
［項目３］
半導体基板と、
前記半導体基板の上に形成された半導体層であって、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、前記複数のウェル領域のそれぞれは、ソース領域を含み、前記複数のウェル領域外ではドリフト領域を有し、前記半導体基板と反対側の表面に無効化領域を有する半導体層と、
前記半導体層の上に形成されたゲート絶縁層であって、前記無効化領域外において、前記複数のウェル領域のソース領域の少なくとも一部を露出し、前記無効化領域内において、前記複数のウェル領域のソース領域を露出しないゲート絶縁層と、
前記無効化領域内外の両方において、前記ゲート絶縁層の上に形成されたゲート電極と、
前記無効化領域外において、前記ゲート電極を覆い、前記無効化領域内において、前記ゲート電極と、前記ゲート絶縁層の少なくとも一部とを覆う絶縁膜と、
前記無効化領域内外の両方において、前記絶縁膜を覆うソース配線であって、前記無効化領域外において、前記複数のウェル領域の、露出されたソース領域と接触するソース配線と、
を備える半導体装置。
【００３２】
［項目４］
前記無効化領域内において、前記ゲート絶縁層の上下および内部の少なくとも１箇所に、導電性または非導電性の異物が存在する、項目３に記載の半導体装置。
【００３３】
［項目５］
前記無効化領域内において、前記ゲート電極は、前記複数のウェル領域のソース領域の少なくとも一部と、前記ゲート絶縁層を介して重なる、項目３または４に記載の半導体装置。
【００３４】
［項目６］
半導体基板と、前記半導体基板の上に形成された半導体層であって、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、複数のウェル領域のそれぞれは、ソース領域を含み、前記複数のウェル領域外ではドリフト領域を有する半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成されたゲート電極と、を用意する第１の工程と、
前記ゲート電極の、前記複数のウェル領域のソース領域と重なる部分を除去する第２の工程と、
前記第１または第２の工程において生じた欠陥を検査し、前記欠陥の座標を記録し、前記欠陥の座標に基づいて、無効化領域を決定する第３の工程と、
前記無効化領域内において、前記ゲート電極を除去する第４の工程と、
前記無効化領域外において、前記ゲート電極の上に絶縁膜を形成し、前記無効化領域内において、前記ゲート絶縁層の少なくとも一部の上に絶縁膜を形成し、前記無効化領域内外の両方において、前記複数のウェル領域のソース領域の少なくとも一部を露出するソースコンタクトホールを前記絶縁膜に形成する第５の工程と、
前記無効化領域内外の両方において、前記絶縁膜を覆い、前記ソースコンタクトホールを通して、前記複数のウェル領域の、露出されたソース領域と接触するソース配線を形成する第６の工程と、
を包含する半導体装置の製造方法。
【００３５】
［項目７］
半導体基板と、前記半導体基板の上に形成された半導体層であって、前記半導体基板と反対側の表面部分に複数のウェル領域を有し、複数のウェル領域のそれぞれは、ソース領域を含み、前記複数のウェル領域外ではドリフト領域を有する半導体層と、前記半導体層の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成されたゲート電極と、を用意する第１の工程と、
前記ゲート電極の、前記複数のウェル領域のソース領域と重なる部分を除去する第２の工程と、
前記第１または第２の工程において生じた欠陥を検査し、前記欠陥の座標を記録し、前記欠陥の座標に基づいて、無効化領域を決定する第３の工程と、
前記無効化領域内外の両方において、前記ゲート絶縁層と、前記第２の工程において形成された前記ゲート電極とを、絶縁膜で覆い、前記無効化領域外において、前記複数のウェル領域のソース領域の少なくとも一部を露出するソースコンタクトホールを前記絶縁膜に形成し、前記無効化領域内において、前記複数のウェル領域のソース領域を露出するソースコンタクトホールを前記絶縁膜に形成しない第４の工程と、
前記無効化領域内外の両方において、前記絶縁膜を覆い、前記無効化領域外において、前記ソースコンタクトホールを通して、前記複数のウェル領域の、露出されたソース領域と接触するソース配線を形成する第５の工程と、
を包含する半導体装置の製造方法。
【００３６】
これにより、欠陥による歩留まりの低下を抑制することができる。
【００３７】
以下、本開示のより具体的な実施形態を説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明および実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になることを避け、当業者の理解を容易にするためである。なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。以下の説明において、同一または類似する機能を有する構成要素については、同じ参照符号を付している。
【００３８】
（実施形態）
以下の説明では、欠陥の一例として、プロセス欠陥に注目する。
【００３９】
図１Ａは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の構成例を模式的に示す断面図である。図１Ｂは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００におけるゲート電極１１３の構成例を模式的に示す上面図である。図中の太い矢印は、ゲート電極１１３のパターン不良１２２が存在していた箇所を表す。
【００４０】
パワーＭＯＳＦＥＴ１００は、半導体基板１０１と、半導体層１１０と、ゲート絶縁層１１１と、ゲート電極１１３と、絶縁膜１１７と、ソース配線１１８と、ドレイン電極１１４とを備える。以下では、従来技術と同じ構成については、詳細な説明を省略する場合がある。
【００４１】
半導体層１１０は、半導体基板１０１（例えば、Ｎ＋型のＳｉＣまたはＧａＮなどの基板）の上に形成される。半導体層１１０は、半導体基板１０１と反対側の表面部分に、複数のウェル領域１０３を有する。半導体層１１０は、複数のウェル領域１０３以外では、ドリフト領域１０２（例えば、Ｎ‐型ドリフト領域）を有する。複数のウェル領域１０３のそれぞれは、ボディ領域１０５（例えば、Ｐ＋ドープ領域）と、ソース領域１０８（例えば、Ｎ＋ドープ領域）と、コンタクト領域１０９とを含む。ソース領域１０８は、ボディ領域１０５と接触する。コンタクト領域１０９は、ボディ領域１０５およびソース領域１０８と接触する。コンタクト領域１０９によって、ボディ領域１０５、ソース領域１０８およびソース配線１１８は、同じ電位を有する。半導体層１１０は、半導体基板１０１と反対側の表面に無効化領域Ｒを有する。
【００４２】
本明細書において、「無効化領域」とは、半導体層の、半導体基板と反対側の表面における２次元的な領域だけでなく、当該表面の上側または下側における３次元的な領域も意味する。
【００４３】
ゲート絶縁層１１１は、半導体層１１０の上に形成される。ゲート絶縁層１１１は、無効化領域Ｒ内外の両方において、複数のウェル領域１０３のソース領域１０８およびコンタクト領域１０９の少なくとも一部を露出する（ソースコンタクトホール１１９に相当）。
【００４４】
ゲート電極１１３は、無効化領域Ｒ外において、ゲート絶縁層１１１の上に形成される。ゲート電極１１３は、無効化領域Ｒ内において、ゲート絶縁層１１１の上に形成されない。
【００４５】
絶縁膜１１７は、無効化領域Ｒ外において、ゲート電極１１３を覆う。絶縁膜１１７は、無効化領域Ｒ内において、ゲート絶縁層１１１の少なくとも一部を覆う。
【００４６】
ソース配線１１８は、無効化領域Ｒ内外の両方において、絶縁膜１１７を覆う。ソース配線１１８は、無効化領域Ｒ内外の両方において、ソースコンタクトホール１１９を通して、複数のウェル領域１０３の、露出されたソース領域１０８およびソース領域１０８と接触する。ソース配線１１８と、露出されたソース領域１０８およびソース領域１０８とがオーミック接触する箇所が、ソース電極になる。
【００４７】
ドレイン電極１１４は、半導体基板１０１の、半導体層１１０と反対側の表面に形成される。
【００４８】
図１Ａの構成例では、無効化領域Ｒ内において、ゲート絶縁層１１１の上下および内部の少なくとも１箇所に、導電性または非導電性の異物１２１が存在し得る。これらの異物は、工場の環境パーティクル、設備パーティクル、またはウェル領域を形成する際に使用したＳｉＯ２またはｐｏｌｙ−Ｓｉなどのハードマスクの残渣である。また、ボディ領域１０５およびゲート絶縁層１１１の間にチャネルエピタキシャル層（図示せず）を形成する場合には、チャネルエピタキシャル層を形成するエピタキシャル成長装置内の多結晶（例えばＳｉＣまたはＧａＮの多結晶など）の堆積物がチャネルエピタキシャル層に付着することがある。
【００４９】
無効化領域Ｒの、半導体基板１０１に平行な方向における範囲は、例えば、欠陥が存在する位置から所定の距離だけ離れた範囲としてもよい。図１Ｂの構成例では、無効化領域Ｒの、半導体基板１０１に平行な方向における範囲は、点線で示された円の内部に相当する。円の中心は、異物１２１と、ゲート電極１１３のパターン不良１２２が存在していた箇所（図中の太い矢印）との真中付近である。円の半径は、隣接する２つのウェル領域１０３の中心間の距離の２倍である。実際には、無効化領域Ｒの縁と、欠陥との距離は、５μｍ以上離れていることが望ましい。また、複数の欠陥が存在する無効化領域Ｒの形状は、１つの円でなく、任意の形状でもよい。例えば、複数の欠陥が存在する場合、各欠陥を含む円が重なり合って形成される領域を、無効化領域Ｒとしてもよい。
【００５０】
無効化領域Ｒ内において、ゲート電極１１３を形成しないことにより、無効化領域Ｒ内は、常にオフ状態になる。すなわち、無効化領域Ｒ内において、プロセス欠陥に起因する、ゲート・ソース間のリーク電流は流れない。その結果、プロセス欠陥によるパワーＭＯＳＦＥＴ１００の歩留まりの低下が抑制される。
【００５１】
ただし、無効化領域Ｒが大きすぎると、パワーＭＯＳＦＥＴ１００において所望の大電流が確保できないおそれがある。そのため、ゲート電極１１３の全領域に対する無効化領域Ｒが占める割合は、１０％以下であることが望ましい。
【００５２】
無効化領域Ｒ内において、ゲート電極１１３を全て除去しなくてもよい。
【００５３】
図１Ｃは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００におけるゲート電極１１３の他の構成例を模式的に示す上面図である。図１Ｃの構成例では、無効化領域Ｒのリング状の縁におけるゲート電極１１３が、除去される。リング状の縁の幅は、ゲート電極１１３において隣接する２つの穴の中心間の距離の半分である。実際には、リング状の縁の幅は、５μｍ以上であることが望ましい。図１Ｃの構成例では、無効化領域Ｒ内におけるゲート電極１１３は、無効化領域Ｒ外におけるゲート電極１１３と分離している。したがって、無効化領域Ｒ外からゲート電極１１３に電圧を印加しても、無効化領域Ｒ内におけるゲート電極１１３には電圧は印加されない。これにより、無効化領域Ｒ内は、常にオフ状態になる。すなわち、ゲート・ソース間にリーク電流は流れない。
【００５４】
本実施形態は、ゲート電極１１３において複数の穴を跨る大きい欠陥、または凹凸の大きい欠陥にも有効である。
【００５５】
次に、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の製造工程を説明する。
【００５６】
図２Ａ〜図２Ｉは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００の製造方法の一例を説明するための工程断面図である。
【００５７】
図２Ａに示すように、半導体層１１０を、半導体基板１０１（例えば、Ｎ＋型のＳｉＣまたはＧａＮなどの基板）の上に形成する。半導体層１１０は、ドリフト領域１０２（例えば、Ｎ‐型ドリフト領域）を有している。半導体層１１０の、半導体基板１０１と反対側の表面にイオン注入することによって、２次元的に分布された複数のウェル領域１０３を形成する。複数のウェル領域１０３のそれぞれは、ボディ領域１０５（例えば、Ｐ＋ドープ領域）と、ソース領域１０８（例えば、Ｎ＋ドープ領域）と、コンタクト領域１０９とを含む。イオン注入による複数のウェル領域１０３の形成時においても、プロセス欠陥（例えば、ソース領域１０８の未形成など）が、生じ得る。
【００５８】
図２Ｂに示すように、半導体層１１０の上に、ゲート絶縁層（ゲート酸化膜）１１１およびゲート電極１１３を、この順で形成する。その際、導電性または非導電性の異物１２１が、ゲート絶縁層１１１またはゲート電極１１３に付着し得る。
【００５９】
図２Ｃに示すように、ゲート電極１１３の上に、レジスト１３０を塗布し、レジスト１３０の、複数のウェル領域１０３のソース領域１０８およびコンタクト領域１０９と重なる部分を除去する。その途中で、他の異物１２３がレジスト１３０に付着し得る。
【００６０】
図２Ｄに示すように、ドライエッチングによって、ゲート電極１１３の、レジスト１３０が上に存在しない部分を除去し、その後、レジスト１３０を除去する。上記の工程までに生じた、異物１２１、およびゲート電極１１３のパターン不良１２２などのプロセス欠陥を検査し、プロセス欠陥の座標を記録し、プロセス欠陥の座標に基づいて、無効化領域を決定する。ゲート電極１１３のパターン形成後では、様々な欠陥が見える。
【００６１】
プロセス欠陥の検査には、可視光、赤外光、フォトルミネッセンスを用いた検査装置が用いられ得る。可視光検査および赤外光検査、または可視光検査およびフォトルミネッセンス検査を組み合わせてもよい。赤外光検査およびフォトルミネッセンス検査では、可視光検査では見えない半導体層１１０の内部欠陥を特定することができる。外部および内部欠陥をより正確に特定することにより、半導体装置の歩留まりの低下を抑制することができる。
【００６２】
図２Ｅに示すように、レジスト１３０を塗布して、ゲート絶縁層１１１およびゲート電極１１３を覆う。
【００６３】
図２Ｆに示すように、レーザ加工などによって無効化領域内におけるレジスト１３０を除去する。
【００６４】
図２Ｇに示すように、エッチングによって無効化領域内におけるゲート電極１１３を除去し、その後、レジスト１３０を除去する。
【００６５】
以下では、無効化領域内外の両方において、同じ製造工程を行う。
【００６６】
ゲート絶縁層１１１およびゲート電極１１３を、絶縁膜１１７で覆う。
【００６７】
図２Ｈに示すように、ゲート絶縁層１１１および絶縁膜１１７の、複数のウェル領域１０３のソース領域１０８およびコンタクト領域１０９の少なくとも一部と重なる部分を除去する。これにより、複数のウェル領域１０３のソース領域１０８およびコンタクト領域１０９の少なくとも一部を露出するソースコンタクトホール１１９を形成する。
【００６８】
図２Ｉに示すように、絶縁膜１１７を覆い、複数のウェル領域１０３の、露出されたソース領域１０８およびコンタクト領域１０９と接触するソース配線１１８を、形成する。さらに、半導体基板１０１の、半導体層１１０と反対側の表面に、ドレイン電極１１４を形成する。
【００６９】
以上の工程により、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１００が製造される。この製造方法では、無効化領域内におけるゲート電極１１３の除去後、無効化領域内外の両方において、同じ製造工程を行うことができる。これにより、パワーＭＯＳＦＥＴ１００の製造が容易になる。
【００７０】
次に、プロセス欠陥を有するゲート電極１１３（図２Ｄ参照）から、無効化領域内におけるゲート電極１１３を除去した構成（図２Ｇ参照）を説明する。
【００７１】
図３Ａは、異物１２１が付着したゲート電極１１３を模式的に示す上面図である。図３Ｂは、異物１２１の周辺のゲート電極１１３を除去したことを模式的に示す上面図である。図３Ａおよび図３Ｂにおけるゲート電極１１３のメッシュ構造は、省略されている。
【００７２】
ゲート電極１１３は、半導体層１１０の表面の真中付近において、２つに分離されている。当該真中付近において、２つのゲート電極１１３の上に跨るゲート配線を形成することにより、２つのゲート電極１１３に電圧を印加することができる。ゲート配線の下には、ウェル領域１０３は形成されない。ゲート電極１１３を覆う絶縁膜１１７を形成した後、絶縁膜１１７を覆うソース配線１１８を形成する。ゲート配線と、ソース配線１１８との上面は、同じ高さを有することが望ましい。
【００７３】
図３Ａおよび図３Ｂのゲート電極１１３は、それぞれ図２Ｄおよび図２Ｇの工程におけるゲート電極１１３に相当する。図３Ａにおける異物１２１の拡大図は、図８Ａに示されている。本発明者は、実験において、異物１２１の周辺のゲート電極１１３を局所的に除去することにより（図３Ｂにおける円で囲まれた領域）、パワーＭＯＳＦＥＴ１００においてゲート・ソース間にリーク電流が流れないことを確認した。
【００７４】
同様に、図４Ａは、パターン不良１２２を有するゲート電極１１３を模式的に示す上面図である。図４Ｂは、パターン不良１２２の周辺のゲート電極１１３を除去したことを模式的に示す上面図である。×印は、パターン不良１２２を表す。
【００７５】
図４Ａおよび図４Ｂのゲート電極１１３は、それぞれ図２Ｄおよび図２Ｇの工程におけるゲート電極１１３に相当する。図４Ａにおけるパターン不良１２２の拡大図は、図８Ｂに示されている。本発明者は、実験において、パターン不良１２２の周辺のゲート電極１１３を局所的に除去することにより（図４Ｂにおける円で囲まれた領域）、パワーＭＯＳＦＥＴ１００においてゲート・ソース間にリーク電流が流れないことを確認した。
【００７６】
次に、本実施形態の変形例を説明する。上記と重複する構成要素の説明は、省略される場合がある。
【００７７】
図５は、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の構成例を模式的に示す断面図である。
【００７８】
パワーＭＯＳＦＥＴ１２０は、半導体基板１０１と、半導体層１１０と、ゲート絶縁層１１１と、ゲート電極１１３と、絶縁膜１１７と、ソース配線１１８と、ドレイン電極１１４とを備える。
【００７９】
半導体層１１０の構成は、図１Ａの実施形態における半導体層１１０の構成と同じである。
【００８０】
ゲート絶縁層１１１は、半導体層１１０の上に形成される。ゲート絶縁層１１１は、無効化領域Ｒ外において、複数のウェル領域１０３のソース領域１０８およびコンタクト領域１０９の少なくとも一部を露出する（ソースコンタクトホール１１９に相当）。ゲート絶縁層１１１は、無効化領域Ｒ内において、複数のウェル領域１０３のソース領域１０８およびコンタクト領域１０９を露出しない。
【００８１】
本明細書において、「無効化領域Ｒ内において、複数のウェル領域１０３のソース領域１０８およびコンタクト領域１０９を露出しない」とは、無効化領域Ｒの縁付近において、複数のウェル領域１０３のソース領域１０８およびコンタクト領域１０９の一部を露出することも意味する。
【００８２】
ゲート電極１１３は、無効化領域Ｒ内外の両方において、ゲート絶縁層１１１の上に形成される。
【００８３】
絶縁膜１１７は、無効化領域Ｒ外において、ゲート電極１１３を覆う。絶縁膜１１７は、無効化領域Ｒ内において、ゲート電極１１３と、ゲート絶縁層１１１の少なくとも一部とを覆う。
【００８４】
ソース配線１１８は、無効化領域Ｒ内外の両方において、絶縁膜１１７を覆う。ソース配線１１８は、無効化領域Ｒ外において、ソースコンタクトホール１１９を通して、複数のウェル領域１０３の、露出されたソース領域１０８およびコンタクト領域１０９と接触する。
【００８５】
ドレイン電極１１４は、半導体基板１０１の、半導体層１１０と反対側の表面に形成される。
【００８６】
無効化領域Ｒの範囲は、前述した通りである。
【００８７】
図５の構成例では、無効化領域Ｒ内において、ゲート絶縁層１１１の上下および内部の少なくとも１箇所に、導電性または非導電性の異物１２１が存在する。また、無効化領域Ｒ内において、ゲート電極１１３は、複数のウェル領域１０３のソース領域１０８およびコンタクト領域１０９の少なくとも一部と、ゲート絶縁層１１１を介して重なる。
【００８８】
無効化領域Ｒ内において、コンタクトホール１１９を形成しないことにより、異物１２１、またはゲート電極１１３のパターン不良１２２が、ゲート絶縁層１１１の上に存在しても、ゲート電極１１３およびソース配線１１８は導通せず、無効化領域Ｒ内は、常にオフ状態になる。すなわち、プロセス欠陥に起因する、ゲート・ソース間にゲートリーク電流は流れない。その結果、プロセス欠陥によるパワーＭＯＳＦＥＴ１２０の歩留まりの低下が抑制される。
【００８９】
次に、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の製造工程を説明する。
【００９０】
図６Ａ〜図６Ｉは、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０の製造方法の一例を説明するための工程断面図である。
【００９１】
図６Ａから図６Ｄまでの工程は、図２Ａから図２Ｄまでの工程と同じである。
【００９２】
図６Ｅに示すように、無効化領域内外の両方において、ゲート絶縁層１１１およびゲート電極１１３を、絶縁膜１１７で覆う。
【００９３】
図６Ｆに示すように、レジスト１３０を絶縁膜１１７の上に形成し、レジスト１３０に、ソースコンタクトホール１１９用のパターンを形成する。
【００９４】
図６Ｇに示すように、無効化領域内において、他のレジスト１３１をさらに形成する。これにより、無効化領域内外の両方においてエッチングを行っても、他のレジスト１３１の下に位置する絶縁膜１１７は、除去されない。他のレジスト１３１を局所的に形成する方法としては、ディスペンサを用いてレジストを吐出する方法がある。
【００９５】
以下では、無効化領域内外の両方において、同じ製造工程を行う。ただし、他のレジスト１３１により、パワーＭＯＳＦＥＴ１２０は、無効化領域内外において、異なる構成を有する。
【００９６】
図６Ｈに示すように、無効化領域外においてエッチングを行うことにより、ゲート絶縁層１１１および絶縁膜１１７の、複数のウェル領域１０３のソース領域１０８およびコンタクト領域１０９の少なくとも一部と重なる部分を除去する。これにより、無効化領域外において、複数のウェル領域１０３のソース領域１０８およびコンタクト領域１０９の少なくとも一部を露出するソースコンタクトホール１１９を形成する。一方、無効化領域内においてエッチングを行っても、他のレジスト１３１により、複数のウェル領域１０３のソース領域１０８およびコンタクト領域１０９を露出するソースコンタクトホール１１９は形成されない。その後、レジスト１３０、１３１を除去する。
【００９７】
本明細書において、「無効化領域内において、ソースコンタクトホール１１９を形成しない」とは、無効化領域内の縁付近においてソースコンタクトホール１１９を形成することも意味する。
【００９８】
図６Ｉに示すように、無効化領域内外の両方において、絶縁膜１１７を覆い、無効化領域外において、ソースコンタクトホール１１９を通して、複数のウェル領域の、露出されたソース領域１０８およびコンタクト領域１０９と接触するソース配線１１８を、形成する。さらに、半導体基板１０１の、半導体層１１０と反対側の表面に、ドレイン電極１１４を形成する。
【００９９】
以上の工程により、本実施形態における、プロセス欠陥が存在する場合のパワーＭＯＳＦＥＴ１２０が製造される。この製造方法では、無効化領域内における他のレジスト１３１の塗布後、無効化領域内外の両方において、同じ製造工程を行うことができる。これにより、パワーＭＯＳＦＥＴ１２０の製造が容易になる。
【０１００】
上記の例では、プロセス欠陥に注目して、本実施形態を説明した。本実施形態は、結晶欠陥にも適用することができる。その場合、図２Ａまたは図６Ａの工程において、結晶欠陥を検査し、結晶欠陥の座標を記録し、結晶欠陥の座標に基づいて、無効化領域を決定すればよい。結晶欠陥の検査には、図２Ｄの製造工程において説明した検査装置が用いられ得る。
【０１０１】
プロセス欠陥によって決定される無効化領域、および結晶欠陥によって決定される無効化領域の少なくとも一方において、ゲート電極を除去するか、または、ソースコンタクトホールを形成しなければよい。これにより、ゲート・ソース間のリーク電流は低減される。その結果、歩留まりの低下を抑制することができる。
【産業上の利用可能性】
【０１０２】
本開示の実施形態における半導体装置およびその製造方法は、パワーデバイスなどの用途に利用できる。
【符号の説明】
【０１０３】
９０、１００、１２０      ＭＯＳＦＥＴ
１０１    半導体基板
１０２    ドリフト領域
１０３    ウェル領域
１０５    ボディ領域
１０８    ソース領域
１０９    コンタクト領域
１１０    半導体層
１１１    ゲート絶縁層
１１３    ゲート電極
１１７    絶縁膜
１１８    ソース配線
１２１、１２３    導電性パーティクル、導電性または非導電性の異物
１２２    ゲート電極のパターン不良
１３０、１３１    レジスト
Ｒ      無効化領域
【図１Ａ】
2018157140.tif 000003
【図１Ｂ】
2018157140.tif 000004
【図１Ｃ】
2018157140.tif 000005
【図２Ａ】
2018157140.tif 000006
【図２Ｂ】
2018157140.tif 000007
【図２Ｃ】
2018157140.tif 000008
【図２Ｄ】
2018157140.tif 000009
【図２Ｅ】
2018157140.tif 000010
【図２Ｆ】
2018157140.tif 000011
【図２Ｇ】
2018157140.tif 000012
【図２Ｈ】
2018157140.tif 000013
【図２Ｉ】
2018157140.tif 000014
【図３Ａ】
2018157140.tif 000015
【図３Ｂ】
2018157140.tif 000016
【図４Ａ】
2018157140.tif 000017
【図４Ｂ】
2018157140.tif 000018
【図５】
2018157140.tif 000019
【図６Ａ】
2018157140.tif 000020
【図６Ｂ】
2018157140.tif 000021
【図６Ｃ】
2018157140.tif 000022
【図６Ｄ】
2018157140.tif 000023
【図６Ｅ】
2018157140.tif 000024
【図６Ｆ】
2018157140.tif 000025
【図６Ｇ】
2018157140.tif 000026
【図６Ｈ】
2018157140.tif 000027
【図６Ｉ】
2018157140.tif 000028
【図７Ａ】
2018157140.tif 000029
【図７Ｂ】
2018157140.tif 000030
【図８Ａ】
2018157140.tif 000031
【図８Ｂ】
2018157140.tif 000032