(57)【要約】【課題】高濃度のｎ型領域を設けたＩＧＢＴ等の半導体装置において、ターンオンｄｉ／ｄｔを大きくしすぎずに各特性を改善する。【解決手段】第１導電型のドリフト領域を有する半導体基板と、半導体基板の内部においてドリフト領域の上方に設けられ、ドリフト領域よりも不純物濃度の高い第１導電型のエミッタ領域と、半導体基板の内部においてエミッタ領域とドリフト領域の間に設けられた第２導電型のベース領域と、半導体基板の内部においてベース領域とドリフト領域の間に設けられ、ドリフト領域よりも不純物濃度の高い第１導電型の蓄積領域と、半導体基板の上面からエミッタ領域、ベース領域および蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部とを備え、蓄積領域の半導体基板の深さ方向における長さが１．５μｍ未満である半導体装置を提供する。【選択図】図４
2018041845.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト領域を有する半導体基板と、
前記半導体基板の内部において前記ドリフト領域の上方に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のエミッタ領域と、
前記半導体基板の内部において前記エミッタ領域と前記ドリフト領域の間に設けられた第２導電型のベース領域と、
前記半導体基板の内部において前記ベース領域と前記ドリフト領域の間に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型の蓄積領域と、
前記半導体基板の上面から前記エミッタ領域、前記ベース領域および前記蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部と
を備え、
前記蓄積領域の前記半導体基板の深さ方向における長さが１．５μｍ未満である半導体装置。
【請求項２】
前記蓄積領域における不純物濃度を、前記半導体基板の深さ方向に積分した積分濃度が、１．２×１０１３／ｃｍ２以上、１．８×１０１３／ｃｍ２以下である
請求項１に記載の半導体装置。
【請求項３】
前記蓄積領域の前記半導体基板の深さ方向における不純物濃度分布は、不純物濃度が略一定の平坦領域を有している
請求項１または２に記載の半導体装置。
【請求項４】
前記平坦領域の前記半導体基板の深さ方向における長さは、前記蓄積領域の前記半導体基板の深さ方向における長さの半分以上である
請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の半導体装置において、ｐ型のベース領域の下方に、高濃度のｎ型領域を形成した構造が知られている（例えば特許文献１参照）。
特許文献１  特開２００７−３１１６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
高濃度のｎ型領域を設けたＩＧＢＴ等の半導体装置において、ターンオンｄｉ／ｄｔを大きくしすぎずに各特性を改善する。
【課題を解決するための手段】
【０００４】
本発明の一つ態様においては、半導体装置を提供する。半導体装置は、第１導電型のドリフト領域を有する半導体基板備えてよい。半導体装置は、半導体基板の内部においてドリフト領域の上方に設けられ、ドリフト領域よりも不純物濃度の高い第１導電型のエミッタ領域を備えてよい。半導体装置は、半導体基板の内部においてエミッタ領域とドリフト領域の間に設けられた第２導電型のベース領域を備えてよい。半導体装置は、半導体基板の内部においてベース領域とドリフト領域の間に設けられ、ドリフト領域よりも不純物濃度の高い第１導電型の蓄積領域を備えてよい。半導体装置は、半導体基板の上面からエミッタ領域、ベース領域および蓄積領域を貫通して設けられ、内部に導電部が設けられた複数のトレンチ部を備えてよい。蓄積領域の半導体基板の深さ方向における長さが１．５μｍ未満であってよい。
【０００５】
蓄積領域における不純物濃度を、半導体基板の深さ方向に積分した積分濃度が、１．２×１０１３／ｃｍ２以上、１．８×１０１３／ｃｍ２以下であってよい。蓄積領域の半導体基板の深さ方向における不純物濃度分布は、不純物濃度が略一定の平坦領域を有していてよい。平坦領域の半導体基板の深さ方向における長さは、蓄積領域の半導体基板の深さ方向における長さの半分以上であってよい。
【０００６】
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。
【図２】図１におけるａ−ａ'断面の一例を示す図である。
【図３】図２に示すｂ−ｂ断面の深さ方向における不純物濃度分布を示す図である。
【図４】深さ方向における不純物濃度分布の他の例を示す図である。
【図５】蓄積領域１６の平坦領域における、深さ方向の不純物濃度分布の一例を示す図である。
【図６】半導体装置１００におけるオン電圧Ｖｏｎと、ターンオフ損失Ｅｏｆｆとの関係を示す図である。
【図７】半導体装置１００における内蔵ダイオードの順方向電圧Ｖｆと、ターンオン損失Ｅｏｆｆとの関係を示す図である。
【図８】半導体装置１００におけるターンオン損失Ｅｏｎと、ターンオフｄｉ／ｄｔとの関係を示す図である。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。本例の半導体装置１００は、ＩＧＢＴ等のトランジスタを含むトランジスタ部７０、および、ＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌ  Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有する半導体チップである。ダイオード部８０は、半導体基板の上面においてトランジスタ部７０と隣接して形成される。図１においてはチップ端部周辺のチップ上面を示しており、他の領域を省略している。
【００１０】
また、図１においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んで耐圧構造部を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。耐圧構造部は、半導体基板の上面側の電界集中を緩和する。耐圧構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
【００１１】
本例の半導体装置１００は、半導体基板の上面側の内部に形成されたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。また、本例の半導体装置１００は、半導体基板の上面の上方に設けられたエミッタ電極５２およびゲート電極５０を備える。エミッタ電極５２およびゲート電極５０は互いに分離して設けられる。ゲートトレンチ部４０およびダミートレンチ部３０は、トレンチ部の一例である。
【００１２】
エミッタ電極５２およびゲート電極５０と、半導体基板の上面との間には層間絶縁膜が形成されるが、図１では省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール５８、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して形成される。
【００１３】
エミッタ電極５２は、コンタクトホール５４を通って、半導体基板の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６およびコンタクトホール５８を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２１および接続部２５が設けられてよい。接続部２１および接続部２５は、半導体基板の上面に形成される。
【００１４】
ゲート電極５０は、コンタクトホール４９を通って、ゲート配線４８と接触する。ゲート配線４８は、不純物がドープされたポリシリコン等で形成される。ゲート配線４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲート配線４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲート配線４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで形成される。ゲートトレンチ部４０の先端部においてゲート導電部は半導体基板の上面に露出しており、ゲート配線４８と接触する。
【００１５】
エミッタ電極５２およびゲート電極５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミまたはアルミシリコン合金で形成される。各電極は、アルミ等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよく、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。
【００１６】
１以上のゲートトレンチ部４０および１以上のダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って所定の間隔で配列される。トランジスタ部７０においては、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に形成されてよい。
【００１７】
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの延伸部分と、２つの延伸部分を接続する接続部分を有してよい。接続部分の少なくとも一部は曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分の端部を接続することで、延伸部分の端部における電界集中を緩和できる。ゲート配線４８は、ゲートトレンチ部４０の接続部分において、ゲート導電部と接続してよい。
【００１８】
本例のダミートレンチ部３０は、ゲートトレンチ部４０のそれぞれの延伸部分の間に設けられる。これらのダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよい。
【００１９】
なお、トランジスタ部７０において、ダイオード部８０との境界には、複数のダミートレンチ部３０が連続して配列されてよい。境界部分に形成されるダミートレンチ部３０も、延伸部分と接続部分とを有してよい。接続部分を有するダミートレンチ部３０と、直線形状のダミートレンチ部３０の延伸方向における長さは同一であってよい。
【００２０】
ダイオード部８０との境界において連続して配列されるダミートレンチ部３０の数は、ダイオード部８０と離れたトランジスタ部７０の内側において連続して配列されるダミートレンチ部３０の数よりも多くてよい。なお、トレンチ部の数とは、配列方向に配列されたトレンチ部の延伸部分の数を指す。
【００２１】
図１の例では、ダイオード部８０との境界におけるトランジスタ部７０では、２本のダミートレンチ部３０が連続して配列されている。これに対して、トランジスタ部７０の内側では、ゲートトレンチ部４０およびダミートレンチ部３０が１本ずつ交互に配列されている。
【００２２】
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。ウェル領域１１は、ゲート電極５０が設けられる側の活性領域の端部から、所定の範囲で形成される。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート電極５０側の一部の領域はウェル領域１１に形成される。ダミートレンチ部３０の延伸方向の端の底は、ウェル領域１１に覆われていてよい。
【００２３】
各トレンチ部に挟まれたメサ部には、ベース領域１４が形成される。ベース領域１４は、ウェル領域１１よりも不純物濃度の低い第２導電型である。本例のベース領域１４はＰ−型である。
【００２４】
メサ部のベース領域１４の上面には、ベース領域１４よりも不純物濃度の高い第２導電型のコンタクト領域１５が形成される。本例のコンタクト領域１５はＰ＋型である。また、トランジスタ部７０においては、コンタクト領域１５の上面の一部に、半導体基板よりも不純物濃度が高い第１導電型のエミッタ領域１２が選択的に形成される。本例のエミッタ領域１２はＮ＋型である。
【００２５】
コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、トレンチ部の延伸方向に沿って交互にメサ部の上面に露出するように形成される。
【００２６】
他の例においては、トランジスタ部７０におけるメサ部には、コンタクト領域１５およびエミッタ領域１２が延伸方向に沿ってストライプ状に形成されていてもよい。例えばトレンチ部に隣接する領域にエミッタ領域１２が形成され、エミッタ領域１２に挟まれた領域にコンタクト領域１５が形成される。
【００２７】
ダイオード部８０のメサ部には、エミッタ領域１２が形成されていない。また、ダイオード部８０のメサ部には、トランジスタ部７０における少なくとも一つのコンタクト領域１５と対向する領域にコンタクト領域１５が形成される。
【００２８】
トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に形成される。コンタクトホール５４は、ベース領域１４およびウェル領域１１に対応する領域には形成されない。
【００２９】
ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５およびベース領域１４の上方に形成される。本例のコンタクトホール５４は、ダイオード部８０のメサ部における複数のベース領域１４のうち、最もゲート電極５０に近いベース領域１４に対しては形成されない。本例においてトランジスタ部７０のコンタクトホール５４と、ダイオード部８０のコンタクトホール５４とは、各トレンチ部の延伸方向において同一の長さを有する。
【００３０】
図２は、図１におけるａ−ａ'断面の一例を示す図である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上面に形成される。
【００３１】
コレクタ電極２４は、半導体基板１０の下面に形成される。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。
【００３２】
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。半導体基板１０の上面側には、Ｐ−型のベース領域１４が形成される。
【００３３】
当該断面において、トランジスタ部７０の上面側には、Ｎ＋型のエミッタ領域１２、Ｐ−型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面側から順番に形成される。
【００３４】
当該断面において、ダイオード部８０の上面側には、Ｐ−型のベース領域１４が形成されている。ダイオード部８０には、蓄積領域１６が形成されていない。また、トランジスタ部７０と隣接するメサ部の上面には、コンタクト領域１５が形成されている。
【００３５】
トランジスタ部７０において、蓄積領域１６の下面にはＮ−型のドリフト領域１８が形成される。ドリフト領域１８とベース領域１４との間に、ドリフト領域１８よりも高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。
【００３６】
蓄積領域１６は、トランジスタ部７０の各メサ部に形成される。蓄積領域１６は、各メサ部におけるベース領域１４の下面全体を覆うように設けられてよい。ダイオード部８０において、ベース領域１４の下面には、ドリフト領域１８が形成される。トランジスタ部７０およびダイオード部８０の双方において、ドリフト領域１８の下面にはＮ＋型のバッファ領域２０が形成される。
【００３７】
バッファ領域２０は、ドリフト領域１８の下面側に形成される。バッファ領域２０の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
【００３８】
トランジスタ部７０において、バッファ領域２０の下面には、Ｐ＋型のコレクタ領域２２が形成される。ダイオード部８０において、バッファ領域２０の下面には、Ｎ＋型のカソード領域８２が形成される。
【００３９】
半導体基板１０の上面側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が形成される。各トレンチ部は、半導体基板１０の上面から、ベース領域１４を貫通して、ドリフト領域１８に到達する。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部が不純物領域を貫通するとは、不純物領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間に不純物領域を形成したものも、トレンチ部が不純物領域を貫通しているものに含まれる。
【００４０】
ゲートトレンチ部４０は、半導体基板１０の上面側に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
【００４１】
ゲート導電部４４は、深さ方向において、少なくとも隣接するベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層にチャネルが形成される。
【００４２】
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。当該断面におけるダミートレンチ部３０は、半導体基板１０の上面において層間絶縁膜３８により覆われる。
【００４３】
図３は、図２に示すｂ−ｂ断面の深さ方向における不純物濃度分布を示す図である。図３のように、不純物の濃度を示す図の縦軸は対数軸である。本明細書において不純物濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。図３に示す不純物濃度は、ドナーおよびアクセプタの濃度差に対応する。
【００４４】
深さ方向における蓄積領域１６の長さをＬ１とする。蓄積領域１６の上端は、ベース領域１４との境界部分であり、図３に示す不純物濃度分布においては極小値を示す位置である。蓄積領域１６の下端は、ドリフト領域１８との境界部分である。ただし、蓄積領域１６とドリフト領域１８との境界が不明瞭な場合には、蓄積領域１６の下端として、蓄積領域１６における不純物濃度の最大値に対して不純物濃度が１／１０となる位置を用いてよく、不純物濃度が１／２となる位置を用いてもよい。
【００４５】
蓄積領域１６を設けることで、半導体装置１００のオン電圧Ｖｏｎを低減することができる。ただし、蓄積領域１６を深く形成しすぎると、ターンオン時における電流変化の傾きを示すｄｉ／ｄｔが大きくなりすぎてしまい、回路の動作が不安定になってしまう。このため本例における蓄積領域１６の長さＬは、１．５μｍ未満である。これにより、蓄積領域１６を設けたことによってオン電圧Ｖｏｎ等の特性を改善しつつ、ｄｉ／ｄｔが大きくなりすぎることを抑制できる。なお、長さＬの下限は、０．５μｍ程度であってよく、０．８μｍ程度であってもよい。
【００４６】
図４は、深さ方向における不純物濃度分布の他の例を示す図である。本例の蓄積領域１６は、深さ方向における不純物濃度分布が略一定の平坦領域を有してよい。深さ方向における平坦領域の長さをＬ２とする。平坦領域の長さＬ２は、蓄積領域１６の全体の長さＬ１とほぼ等しくてよい。平坦領域の長さＬ２は、蓄積領域１６の長さＬ１の半分以上であってよく、７０％以上であってよく、９０％以上であってもよい。
【００４７】
このように、蓄積領域１６に平坦領域を設けることで、蓄積領域１６を全体的に高濃度化することができる。これにより、深さ方向における長さが短く形成された蓄積領域１６を用いても、蓄積領域１６の積分濃度を高くすることが容易になる。このため、ターンオンｄｉ／ｄｔを高くしすぎずに、オン電圧Ｖｏｎ等の特性を改善することができる。
【００４８】
例えば蓄積領域１６における積分濃度は、１．０×１０１３／ｃｍ２以上、１．８×１０１３／ｃｍ２以下である。積分濃度の上限は、１．３×１０１３／ｃｍ２であってもよい。このような範囲に積分濃度を設定することで、オン電圧Ｖｏｎ等の特性を改善しつつ、ｄｉ／ｄｔが大きくなりすぎることを抑制できる。本例の平坦領域における不純物濃度は１．０×１０１７／ｃｍ３であり、長さＬ２は１．３μｍである。蓄積領域１６における積分濃度は、平坦領域における積分濃度とほぼ等しく、１．３×１０１３／ｃｍ２程度である。
【００４９】
図５は、蓄積領域１６の平坦領域における、深さ方向の不純物濃度分布の一例を示す図である。平坦領域における不純物濃度分布は、厳密に一定の不純物濃度を有さなくともよい。平坦領域は、蓄積領域１６における不純物濃度のピークＰを含む深さ方向に連続した領域であって、且つ、ピークＰに対して不純物濃度が所定の変動範囲ΔＤ内である領域である。変動範囲ΔＤは、ピークＰの不純物濃度の５０％以上の範囲であってよく、７０％以上の範囲であってよく、９０％以上の範囲であってもよい。
【００５０】
また、平坦領域の不純物濃度分布は、複数のピークＰを有してよい。図５の例では３つピークＰ１、Ｐ２、Ｐ３を有している。平坦領域が複数のピークＰを有することで、イオン注入によって蓄積領域１６を形成する場合に、平坦領域を容易に形成することができる。例えば、複数のピークＰの位置のそれぞれに対して、プロトンまたはリンイオン等の不純物イオンを注入することで、平坦領域を容易に形成することができる。この場合、２つのピーク間における不純物濃度も変動範囲ΔＤ内となるように、それぞれのピークＰの間隔を調整することが好ましい。
【００５１】
図６は、半導体装置１００におけるオン電圧Ｖｏｎと、ターンオフ損失Ｅｏｆｆとの関係を示す図である。本例では、図４に示したように、蓄積領域１６に平坦領域を有する半導体装置１００の例を示している。図６のグラフにおいて四角で示されるプロットは、平坦領域の不純物濃度が１．０×１０１７／ｃｍ３、長さＬ２が１．３μｍの例であり、丸で示されるプロットは、平坦領域の不純物濃度が１．０×１０１７／ｃｍ３、長さＬ２が０．８μｍの例である。また、図３の例の半導体装置を×印のプロットで示している。
【００５２】
図６に示すように、平坦な蓄積領域１６を設けることで、オン電圧Ｖｏｎを低減できる。また、蓄積領域１６を長く形成することで、よりオン電圧Ｖｏｎが低減されている。
【００５３】
図７は、半導体装置１００における内蔵ダイオードの順方向電圧Ｖｆと、ターンオン損失Ｅｏｎとの関係を示す図である。図７における各プロットは、図６における各プロットと対応している。図７に示すように、蓄積領域１６を設けることで、同一の順方向電圧Ｖｆに対するターンオン損失Ｅｏｎを低減できる。
【００５４】
図８は、半導体装置１００におけるターンオン損失Ｅｏｎと、ターンオンｄｉ／ｄｔとの関係を示す図である。図８においては、図６および図７に示した例に加えて、平坦領域の不純物濃度が１．０×１０１７／ｃｍ３、長さＬ２が２．３μｍの比較例を三角のプロットで示している。
【００５５】
図８に示すように、蓄積領域１６を長くしすぎると、ターンオンｄｉ／ｄｔが大きくなりすぎてしまう。このため、蓄積領域１６の長さＬは、１．５μｍ未満であることが好ましい。また、蓄積領域１６における平坦領域の長さＬ２が、１．５μｍ未満であってもよい。蓄積領域１６の長さＬは、１．３μｍ以下であってもよい。また、蓄積領域１６における平坦領域の長さＬ２が、１．３μｍ以下であってもよい。
【００５６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００５７】
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・接続部、２２・・・コレクタ領域、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲート配線、４９・・・コンタクトホール、５０・・・ゲート電極、５２・・・エミッタ電極、５４・・・コンタクトホール、５６、５８・・・コンタクトホール、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、１００・・・半導体装置
【図１】
2018041845.tif 000003
【図２】
2018041845.tif 000004
【図３】
2018041845.tif 000005
【図４】
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【図５】
2018041845.tif 000007
【図６】
2018041845.tif 000008
【図７】
2018041845.tif 000009
【図８】
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