(57)【要約】【課題】視認性に優れた表示を行うことができる半導体装置を提供する。【解決手段】半導体装置は、表示装置を制御し、また表示装置に画像データを供給する。半導体装置は、コントローラ、フレームメモリ、レジスタ、画像処理部、およびセンサコントローラを有する。画像処理部は、画像データをフレームメモリから、パラメータをレジスタから取り込み、パラメータを使用して画像データを処理する機能を備える。センサコントローラには光センサが接続され、得られた情報に基づいて、半導体装置は、表示装置の輝度および色調を制御する機能を有する。また、フレームメモリは、画像データを電源供給が遮断されている状態で保持する機能を備え、レジスタは、パラメータを電源供給が遮断されている状態で保持する機能を備える。【選択図】図３
2018032030.tif 000002
【特許請求の範囲】
【請求項１】
表示ユニットと、
第１コントローラと、
第２コントローラと、
フレームメモリと、
レジスタと、
画像処理部と、
センサと、を有し、
前記フレームメモリは、画像データを格納する機能を有し、
前記画像処理部は、前記画像データを処理する機能を有し、
前記レジスタは、前記画像処理部が処理を行うためのパラメータを格納する機能を有し、
前記フレームメモリは、前記フレームメモリへの電源供給が遮断されている状態で、前記画像データを保持する機能を有し、
前記レジスタは、前記レジスタへの電源供給が遮断されている状態で、前記パラメータを保持する機能を有し、
前記第１コントローラは、前記フレームメモリ、前記レジスタ、および前記画像処理部に対する電源供給を制御する機能を有し、
前記第２コントローラは、前記センサからの第１信号を受け取る機能と、前記第１信号をもとに前記画像処理部が処理を行うための第２信号を生成する機能と、を有し、
前記第２信号は、事前に定められたしきい値を有し、
前記第２信号が前記しきい値を超えない場合、前記画像処理部は、第１の輝度で前記表示ユニットを表示させる機能を有し、
前記第２信号が前記しきい値を超えた場合、前記画像処理部は、第２の輝度で前記表示ユニットを表示させる機能を有する、半導体装置。
【請求項２】
請求項１において、
前記センサは、光センサであることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記第１の輝度は、事前に定められた範囲から、使用者が選択できることを特徴とし、
前記第２の輝度は、使用者が選択できないことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第２信号が前記しきい値を超えた場合、事前に定められた制限時間を経過すると、前記第２の輝度で前記表示ユニットを表示させる機能は、無効となる機能を有する、半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
ソースドライバを有し、
前記ソースドライバは、前記画像処理部で処理された画像データをもとに、データ信号を生成する機能を有し、
前記表示ユニットは、発光素子を有し、
前記データ信号は、前記発光素子を駆動する機能を有する、半導体装置。
【請求項６】
請求項５において、
前記発光素子は、有機ＥＬ素子であることを特徴とする、半導体装置。
【請求項７】
請求項１乃至請求項４のいずれか一項において、
ソースドライバを有し、
前記ソースドライバは、前記画像処理部で処理された画像データをもとに、第１データ信号および第２データ信号を生成する機能を有し、
前記表示ユニットは、反射素子と、発光素子と、を有し、
前記第１データ信号は、前記反射素子を駆動する機能を有し、
前記第２データ信号は、前記発光素子を駆動する機能を有する、半導体装置。
【請求項８】
請求項７において、
前記反射素子は、液晶素子であり、
前記発光素子は、有機ＥＬ素子であることを特徴とする、半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記フレームメモリおよび前記レジスタは、チャネル形成領域に金属酸化物を含むトランジスタを有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一形態は、半導体装置に関する。
【０００２】
なお本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
そのため、より具体的に本明細書等で開示する本発明の一形態の技術分野としては、半導体装置、表示装置、電子機器、それらの駆動方法、または、それらの製造方法を一例としてあげることができる。なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。
【背景技術】
【０００４】
発光素子を用いた表示装置として、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイが知られている。有機ＥＬ素子の基本的な構成は、一対の電極間に発光性の有機化合物を含む層を挟持したものであり、この素子に電圧を印加することにより、発光性の有機化合物から発光を得ることができる。
【０００５】
有機ＥＬディスプレイは、個々の画素にトランジスタを有するアクティブ型と、個々の画素にトランジスタを有さないパッシブ型が知られているが、アクティブ型において個々の画素が有するトランジスタに、酸化物半導体を用いたトランジスタを適用する技術が提案されている。
【０００６】
酸化物半導体を用いたトランジスタはオフ電流が非常に小さいため、液晶ディスプレイや有機ＥＬディスプレイの画素に適用した場合、静止画を表示する際のリフレッシュ頻度を少なくし、消費電力を低減することができる（特許文献１、特許文献２）。なお、本明細書において、上述の表示装置の消費電力を低減する技術を、「アイドリングストップ」または「ＩＤＳ駆動」と呼称する。
【０００７】
また、オフ電流が小さいことを利用して、酸化物半導体を用いたトランジスタを不揮発性の記憶装置に用いた例が開示されている（特許文献３）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１‐１４１５２２号公報
【特許文献２】特開２０１１‐１４１５２４号公報
【特許文献３】特開２０１１−１５１３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
有機ＥＬディスプレイは、外光の差し込まない屋内程度の明るさまでは、コントラストが高く視認性に優れた、良好な表示品質を有する。しかし、晴れの日の屋外等、外光の存在する環境においては、外光に負けてしまい、十分な視認性を有するとは言い難い。本発明の一形態は、外光の存在する環境においても十分な視認性を有する、表示装置を提供することを課題の一つとする。
【００１０】
また、半導体装置は、表示装置がＩＤＳ駆動を行っている間、表示装置に画像データや信号を送る必要がないため、関係する回路の電源供給を遮断することができる。消費電力が低く、一部回路の電源供給を遮断しても表示品質に影響を及ぼさない仕組みを持った、半導体装置を提供することを課題の一つとする。
【００１１】
本発明の一形態は、新規な半導体装置を提供することを課題の一つとする。または、消費電力が低い新規な半導体装置を提供することを課題の一つとする。または、本発明の一形態は、新規な半導体装置を有する表示装置を提供することを課題の一つとする。または、本発明の一形態は、新規な半導体装置を有する表示装置を使用した、電子機器を提供することを課題の一つとする。
【００１２】
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
本発明の一形態は、表示ユニットと、第１コントローラと、第２コントローラと、フレームメモリと、レジスタと、画像処理部と、センサと、を有する半導体装置である。フレームメモリは、画像データを格納する機能を有し、画像処理部は、画像データを処理する機能を有し、レジスタは、画像処理部が処理を行うためのパラメータを格納する機能を有する。フレームメモリは、フレームメモリへの電源供給が遮断されている状態で、画像データを保持する機能を有する。レジスタは、レジスタへの電源供給が遮断されている状態で、パラメータを保持する機能を有する。第１コントローラは、フレームメモリ、レジスタ、および画像処理部に対する電源供給を制御する機能を有する。第２コントローラは、センサからの第１信号を受け取る機能と、第１信号をもとに画像処理部が処理を行うための第２信号を生成する機能とを有する。第２信号は、事前に定められたしきい値を有し、第２信号がしきい値を超えない場合、画像処理部は、第１の輝度で表示ユニットを表示させる機能を有し、第２信号がしきい値を超えた場合、画像処理部は、第２の輝度で表示ユニットを表示させる機能を有する。
【００１４】
また、上記形態において、センサは、光センサであることを特徴とする。
【００１５】
また、上記形態において、第１の輝度は、事前に定められた範囲から使用者が選択できることを特徴とし、第２の輝度は、使用者が選択できないことを特徴とする。
【００１６】
また、上記形態において、第２信号がしきい値を超えた場合、事前に定められた制限時間を経過すると、第２の輝度で表示ユニットを表示させる機能は、無効となる機能を有する。
【００１７】
また、本発明の一形態は、上記形態において、ソースドライバを有する半導体装置である。ソースドライバは、画像処理部で処理された画像データをもとにデータ信号を生成する機能を有し、表示ユニットは、発光素子を有する。データ信号は、発光素子を駆動する機能を有する。
【００１８】
また、上記形態において、発光素子は有機ＥＬ素子である特徴を有する。
【００１９】
また、本発明の一形態は、上記形態において、ソースドライバを有する半導体装置である。ソースドライバは、画像処理部で処理された画像データをもとに第１データ信号および第２データ信号を生成する機能を有し、表示ユニットは、反射素子と発光素子とを有する。第１データ信号は、反射素子を駆動する機能を有し、第２データ信号は、発光素子を駆動する機能を有する。
【００２０】
また、上記形態において、反射素子は液晶素子であり、発光素子は有機ＥＬ素子である特徴を有する。
【００２１】
また、上記形態において、フレームメモリおよびレジスタは、チャネル形成領域に金属酸化物を含むトランジスタを有する。
【発明の効果】
【００２２】
本発明の一形態は、新規な半導体装置を提供することができる。または、消費電力が低い、新規な半導体装置を提供することができる。
【００２３】
または、本発明の一形態は、新規な半導体装置を有する、表示装置を提供することができる。または、本発明の一形態は、新規な半導体装置を有する表示装置を使用した、電子機器を提供することができる。
【００２４】
なお本発明の一形態の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一形態は、上記列挙した効果、および他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一形態は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２５】
【図１】表示装置の構成例を示す図。
【図２】タッチセンサユニットの構成例を示す図。
【図３】コントローラＩＣの構成例を示すブロック図。
【図４】パラメータを説明する図。
【図５】フレームメモリの構成例を示す図。
【図６】レジスタの構成例を示すブロック図。
【図７】レジスタの構成例を示す回路図。
【図８】コントローラＩＣの構成例を示すブロック図。
【図９】レジスタの構成例を示すブロック図。
【図１０】レジスタの構成例を示す回路図。
【図１１】レジスタの動作例を示すタイミングチャート。
【図１２】コントローラＩＣの構成例を示すブロック図。
【図１３】階層型ニューラルネットワークの構成例と演算処理に用いる回路構成を示す図。
【図１４】誤差逆伝播方式の模式図と演算処理に用いる回路構成を示す図。
【図１５】積和演算処理回路の構成例を示す図。
【図１６】記憶回路と参照用記憶回路の構成を示す図。
【図１７】メモリセルの回路構成と接続関係を示す図。
【図１８】回路１３と回路１４と電流源回路の構成を示す図。
【図１９】タイミングチャート。
【図２０】画素の構成例を示す回路図と動作例を示すタイミングチャート。
【図２１】画素の構成例を示す回路図。
【図２２】表示装置の構成例を示す断面図。
【図２３】表示ユニットの構成例を示すブロック図。
【図２４】コントローラＩＣの構成例を示すブロック図。
【図２５】表示ユニットの構成例を示すブロック図。
【図２６】画素の構成例を示す回路図。
【図２７】表示ユニットおよび画素の構成例を示す上面図。
【図２８】表示ユニットの構成例を示す断面図。
【図２９】表示ユニットの構成例を示す断面図。
【図３０】反射膜の形状を説明する模式図。
【図３１】電子機器の例を示す斜視図。
【発明を実施するための形態】
【００２６】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。
【００２７】
なお、実施の形態において説明する、コントローラＩＣは、チャネル形成領域にシリコンを有するトランジスタと、チャネル形成領域に酸化物半導体を有するトランジスタと、容量素子等によって、構成された半導体装置である。したがって、コントローラＩＣを半導体装置と言い換えることができる。
【００２８】
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
【００２９】
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００３０】
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３１】
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００３２】
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【００３３】
また、本明細書等において、「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
【００３４】
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
【００３５】
また、本明細書等において、「電圧」とは、ある電位と基準の電位（例えば、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
【００３６】
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）の間にチャネル領域を有しており、チャネル領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
【００３７】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【００３８】
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。つまり、ｎチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流、という場合がある。
【００３９】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合がある。
【００４０】
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインの間に流れる電流を指す場合がある。
【００４１】
また、本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳトランジスタ、またはＯＳ  ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
【００４２】
（実施の形態１）
本実施の形態では、個々の画素に、トランジスタと発光素子を有する表示装置について説明する。特に、表示装置のコントローラＩＣについて説明する。
【００４３】
＜＜表示装置＞＞
図１は、表示装置の構成例を示す図である。表示装置１００は、表示ユニット１１０、タッチセンサユニット１２０を有する。
【００４４】
＜表示ユニット＞
表示ユニット１１０は、画素アレイ１１１、ゲートドライバ１１３、およびコントローラＩＣ１１５を有する。画素アレイ１１１は、複数の画素１０を有し、それぞれの画素１０はトランジスタを用いて駆動されるアクティブ型の素子である。表示ユニット１１０のより具体的な構成例については、実施の形態５にて、説明する。
【００４５】
表示ユニット１１０に用いる表示素子として、発光素子を用いることが好ましい。例えば、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、無機ＥＬ素子、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、または発光ダイオードなどの自発光性の発光素子を、発光素子に用いることができる。
【００４６】
ゲートドライバ１１３は、画素１０を選択するためのゲート線を駆動する機能をもつ。画素１０にデータ信号を供給するソース線を駆動するソースドライバは、コントローラＩＣ１１５に設けられている。コントローラＩＣ１１５は、表示装置１００の動作を統括的に制御する機能を備える。コントローラＩＣ１１５の数は、画素アレイの画素数に応じて決定される。
【００４７】
図１の例では、画素アレイ１１１と共にゲートドライバ１１３が同一基板上に集積されている例を示しているが、ゲートドライバ１１３を専用ＩＣとすることもできる。あるいは、コントローラＩＣ１１５に、ゲートドライバ１１３を組み込んでもよい。
【００４８】
ここでは、コントローラＩＣ１１５の実装方式は、ＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式としているが、実装方式に特段の制約はなく、ＣＯＦ（Ｃｈｉｐ  ｏｎ  Ｆｌｅｘｉｂｌｅ）方式、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）方式などでもよい。タッチセンサユニット１２０のＩＣの実装方式についても同様である。
【００４９】
なお、画素１０に使用されるトランジスタはＯＳトランジスタであり、Ｓｉトランジスタに比べてオフ電流が低いトランジスタである。
【００５０】
ＯＳトランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。また、ＯＳトランジスタに適用される金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物であることが好ましい。
【００５１】
このような酸化物としては、Ｉｎ−Ｍ−Ｚｎ酸化物、Ｉｎ−Ｍ酸化物、Ｚｎ−Ｍ酸化物、Ｉｎ−Ｚｎ酸化物（元素Ｍは、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スズ（Ｓｎ）、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、バナジウム（Ｖ）、ベリリウム（Ｂｅ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）またはタングステン（Ｗ）など）が代表的である。ＯＳトランジスタは、チャネル幅１μｍあたりのオフ電流を１ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以上１ｚＡ／μｍ（ｚ；ゼプト、１０−２１）以下程度に低くすることができる。
【００５２】
また、ＯＳトランジスタにはＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳを用いることが好ましい。なお、ＣＡＣ−ＯＳの詳細については、後述する実施の形態８で説明する。
【００５３】
もしくは、画素１０に使用されるトランジスタとして、オフ電流が低ければＯＳトランジスタを適用しないことができる。例えば、バンドギャップが大きい半導体を用いたトランジスタを適用してもよい。バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体を指す場合がある。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
【００５４】
画素１０に、オフ電流が低いトランジスタを用いることで、表示画面を書き換える必要がない場合（すなわち静止画を表示する場合）、一時的にゲートドライバ１１３およびソースドライバを停止することができる（上述した、「アイドリングストップ」または「ＩＤＳ駆動」）。ＩＤＳ駆動によって、表示装置１００の消費電力を低減することができる。
【００５５】
＜タッチセンサユニット＞
図１に示す、タッチセンサユニット１２０は、センサアレイ１２１、および周辺回路１２５を有する。周辺回路１２５は、タッチセンサドライバ（以下、「ＴＳドライバ」と呼ぶ）１２６、センス回路１２７を有する。周辺回路１２５は専用ＩＣで構成することができる。
【００５６】
図２に、タッチセンサユニット１２０の構成例を示す。ここでは、タッチセンサユニット１２０が相互容量タッチセンサユニットである例を示す。センサアレイ１２１は、ｍ本（ｍは１以上の整数）の配線ＤＲＬ、ｎ本（ｎは１以上の整数）の配線ＳＮＬを有する。配線ＤＲＬはドライブ線であり、配線ＳＮＬはセンス線である。ここでは、第α（αは１以上ｍ以下の整数）番の配線ＤＲＬを配線ＤＲＬ＜α＞と呼び、第β（βは１以上ｎ以下の整数）番の配線ＳＮＬを配線ＳＮＬ＜β＞と呼ぶこととする。容量ＣＴαβは、配線ＤＲＬ＜α＞と配線ＳＮＬ＜β＞との間に形成される容量である。
【００５７】
ｍ本の配線ＤＲＬは、ＴＳドライバ１２６に電気的に接続されている。ＴＳドライバ１２６は配線ＤＲＬを駆動する機能を有する。ｎ本の配線ＳＮＬは、センス回路１２７に電気的に接続されている。センス回路１２７は配線ＳＮＬの信号を検出する機能を有する。ＴＳドライバ１２６によって配線ＤＲＬ＜α＞が駆動されているときの配線ＳＮＬ＜β＞の信号は、容量ＣＴαβの容量値の変化量の情報をもつ。ｎ本の配線ＳＮＬの信号を解析することで、タッチの有無、タッチ位置などの情報を得ることができる。
【００５８】
＜＜コントローラＩＣ＞＞
図３は、コントローラＩＣ１１５の構成例を示すブロック図である。コントローラＩＣ１１５は、インターフェース１５０、フレームメモリ１５１、デコーダ１５２、センサコントローラ１５３、コントローラ１５４、クロック生成回路１５５、画像処理部１６０、メモリ１７０、タイミングコントローラ１７３、レジスタ１７５、ソースドライバ１８０、およびタッチセンサコントローラ１８４を有する。
【００５９】
コントローラＩＣ１１５とホスト１４０との通信は、インターフェース１５０を介して行われる。ホスト１４０からは、画像データ、各種制御信号等がコントローラＩＣ１１５に送られる。また、コントローラＩＣ１１５からは、タッチセンサコントローラ１８４が取得したタッチ位置などの情報が、ホスト１４０に送られる。なお、コントローラＩＣ１１５が有するそれぞれの回路は、ホスト１４０の規格、表示装置１００の仕様等によって、適宜取捨される。
【００６０】
フレームメモリ１５１は、コントローラＩＣ１１５に入力された画像データを保存するためのメモリである。ホスト１４０から圧縮された画像データが送られる場合、フレームメモリ１５１は、圧縮された画像データを格納することが可能である。デコーダ１５２は、圧縮された画像データを伸長するための回路である。画像データを伸長する必要がない場合、デコーダ１５２は処理を行わない。または、デコーダ１５２を、フレームメモリ１５１とインターフェース１５０との間に、配置することもできる。
【００６１】
画像処理部１６０は、画像データに対して各種画像処理を行う機能を有する。例えば、画像処理部１６０は、ガンマ補正回路１６１、調光回路１６２、調色回路１６３、ＥＬ補正回路１６４を有する。
【００６２】
ＥＬ補正回路１６４は、ソースドライバ１８０に画素１０を流れる電流を検出する電流検出回路を備えている場合、設けられる。ＥＬ補正回路１６４は、ソースドライバ１８０の電流検出回路から送信される信号に基づいて、画素１０の輝度を調節する機能をもつ。
【００６３】
画像処理部１６０で処理された画像データは、メモリ１７０を経て、ソースドライバ１８０に出力される。メモリ１７０は、画像データを一時的に格納するためのメモリである。ソースドライバ１８０は、入力された画像データを処理し、画素アレイ１１１のソース線に書き込む機能をもつ。
【００６４】
タイミングコントローラ１７３は、ソースドライバ１８０、タッチセンサコントローラ１８４、表示ユニット１１０のゲートドライバ１１３で使用するタイミング信号を生成する機能を有する。
【００６５】
タッチセンサコントローラ１８４は、タッチセンサユニット１２０のＴＳドライバ１２６、センス回路１２７を制御する機能をもつ。センス回路１２７で読み出されたタッチ情報を含む信号は、タッチセンサコントローラ１８４で処理され、インターフェース１５０を介して、ホスト１４０に送出される。ホスト１４０は、タッチ情報を反映した画像データを生成し、コントローラＩＣ１１５に送出する。なお、コントローラＩＣ１１５で、画像データにタッチ情報を反映する構成も可能である。
【００６６】
クロック生成回路１５５は、コントローラＩＣ１１５で使用されるクロック信号を生成する機能を有する。コントローラ１５４は、インターフェース１５０を介してホスト１４０から送られる各種制御信号を処理し、コントローラＩＣ１１５内の各種回路を制御する機能を有する。また、コントローラ１５４は、コントローラＩＣ１１５内の各種回路への電源供給を制御する機能を有する。以下、使われていない回路への電源供給を一時的に遮断することを、パワーゲーティングと呼ぶ。なお、図３では、電源供給線は省略している。
【００６７】
レジスタ１７５は、コントローラＩＣ１１５の動作に用いられるデータを格納する。レジスタ１７５が格納するデータには、画像処理部１６０が補正処理を行うために使用するパラメータ、タイミングコントローラ１７３が各種タイミング信号の波形生成に用いるパラメータなどがある。レジスタ１７５は、複数のレジスタで構成されるスキャンチェーンレジスタを備える。
【００６８】
センサコントローラ１５３には、光センサ１４３が電気的に接続されている。光センサ１４３は、光１４５を検知し、検知信号を生成する。センサコントローラ１５３は、検知信号を基に、制御信号を生成する。センサコントローラ１５３で生成される制御信号は、例えば、コントローラ１５４に出力される。
【００６９】
光センサ１４３およびセンサコントローラ１５３を用いて測定した、光１４５の明るさに応じて、画像処理部１６０は画素１０の輝度を調整することができる。つまり、光１４５の明るさが暗い環境においては、画素１０の輝度を低くすることで、まぶしさを減少し、消費電力を低減することができる。また、光１４５の明るさが明るい環境においては、画素１０の輝度を高くすることで、視認性に優れた表示品質を得ることができる。これらの調整は、使用者の設定した輝度を中心に行ってもよい。ここでは、当該調整を調光、あるいは調光処理と呼ぶ。また、当該処理を実行する回路を調光回路と呼ぶ。
【００７０】
なお、屋外等、外光の存在する環境において、画像処理部１６０は表示ユニット１１０の輝度を、特別に明るい輝度とすることができる。特別に明るい輝度とは、表示ユニット１１０が表示できる最高の輝度であり、例えば、表示装置１００の使用者が選択できない輝度とすることができる。
【００７１】
例えば、光センサ１４３およびセンサコントローラ１５３を用いて測定した、光１４５の明るさにしきい値を決めておき、しきい値を超えない場合は、画像処理部１６０は表示ユニット１１０の輝度を第１の輝度とし、しきい値を超えた場合は、画像処理部１６０は表示ユニット１１０の輝度を第２の輝度とすることができる。ここで、第１の輝度とは、表示装置１００の使用者が好みに応じて選択できる、範囲をもった輝度であり、第２の輝度とは、表示装置１００の使用者が選択できない輝度である。第１の輝度としては、表示ユニット１１０が表示できる性能に依存するが、例えば、１０ｃｄ／ｍ２以上５００ｃｄ／ｍ２以下とすることができる。また、第１の輝度が上記範囲の場合、第２の輝度は、第１の輝度を超える数値とすればよい。具体的には、５００ｃｄ／ｍ２を超える輝度、例えば、１，０００ｃｄ／ｍ２以上１００，０００ｃｄ／ｍ２以下とすればよい。
【００７２】
第２の輝度で表示を行う場合、画素１０の劣化や発熱などが考えられるため、時間制限を設けてもよい。光センサ１４３およびセンサコントローラ１５３を用いて測定した光１４５の明るさがしきい値を超えた場合、一時的に特別に明るい輝度とすることで、視認性を確保することができる。別言すると、光センサ１４３およびセンサコントローラ１５３を用いて測定した光１４５の明るさがしきい値を超えた場合、第１の輝度よりも第２の輝度の方が高いため、視認性を確保することができる。
【００７３】
また、光センサ１４３およびセンサコントローラ１５３に、光１４５の色調を測定する機能を追加し、色調を補正することができる。例えば、夕暮れ時の赤みがかった環境においては、表示装置１００の使用者の目は色順応をおこし、赤みがかった色を白と感じるようになる。この場合、表示装置１００の表示は青白く見えてしまうため、表示装置１００のＲ（赤）成分を強調することで、色調を補正することができる。ここでは、当該補正を調色、あるいは調色処理と呼ぶ。また、当該処理を実行する回路を調色回路と呼ぶ。
【００７４】
画像処理部１６０は、表示装置１００の仕様によって、ＲＧＢ−ＲＧＢＷ変換回路など、他の処理回路を有している場合がある。ＲＧＢ−ＲＧＢＷ変換回路とは、ＲＧＢ（赤、緑、青）画像データを、ＲＧＢＷ（赤、緑、青、白）画像データに変換する機能をもつ回路である。すなわち、表示装置１００がＲＧＢＷ４色の画素を有する場合、画像データ内のＷ（白）成分を、Ｗ（白）画素を用いて表示することで、消費電力を低減することができる。なお、ＲＧＢ−ＲＧＢＷ変換回路はこれに限らず、例えば、ＲＧＢ−ＲＧＢＹ（赤、緑、青、黄）変換回路などでもよい。
【００７５】
＜パラメータ＞
ガンマ補正、調光、調色などの画像補正処理は、入力の画像データＸに対して出力の補正データＹを作成する処理に相当する。画像処理部１６０が使用するパラメータは、画像データＸを、補正データＹに変換するためのパラメータである。
【００７６】
パラメータの設定方式には、テーブル方式、関数近似方式がある。図４（Ａ）に示すテーブル方式では、画像データＸｎに対して、補正データＹｎをパラメータとしてテーブルに格納される。テーブル方式では、当該テーブルに対応するパラメータを格納するレジスタを多数必要とするが、補正の自由度が高い。一方、あらかじめ経験的に画像データＸに対する補正データＹを決められる場合には、図４（Ｂ）のように、関数近似方式を採用する構成が有効である。ａ１、ａ２、ｂ２等がパラメータである。ここで、区間毎に線形近似する方法を示しているが、非線形関数で近似する方法も可能である。関数近似方式では、補正の自由度は低いが、関数を定義するパラメータを格納するレジスタが少なくて済む。
【００７７】
タイミングコントローラ１７３が使用するパラメータは、例えば、図４（Ｃ）に示すように、タイミングコントローラ１７３の生成信号が、基準信号に対して“Ｌ”（または“Ｈ”）となるタイミングを示すものである。パラメータＲａ（またはＲｂ）は、基準信号に対して“Ｌ”（または“Ｈ”）となるタイミングが、クロック何周期分であるかを示している。
【００７８】
上記、補正のためのパラメータは、レジスタ１７５に格納することができる。また、上記以外にレジスタ１７５に格納できるパラメータとしては、ＥＬ補正回路１６４のデータ、使用者が設定した表示装置１００の輝度、色調、省エネルギー設定（表示を暗くする、または表示を消す、までの時間）、タッチセンサコントローラ１８４の感度などがある。
【００７９】
＜パワーゲーティング＞
コントローラ１５４は、ホスト１４０から送られる画像データに変化がない場合、コントローラＩＣ１１５内の一部回路をパワーゲーティングすることができる。具体的には、例えば、領域１９０内の回路（フレームメモリ１５１、デコーダ１５２、画像処理部１６０、メモリ１７０、タイミングコントローラ１７３、レジスタ１７５、ソースドライバ１８０）を指す。ホスト１４０から画像データに変化がないことを示す制御信号をコントローラＩＣ１１５に送信し、当該制御信号をコントローラ１５４で検出した場合にパワーゲーティングする構成が可能である。
【００８０】
領域１９０内の回路は、画像データに関する回路と、表示ユニット１１０を駆動するための回路であるため、画像データに変化がない場合は、一時的に領域１９０内の回路を停止することができる。なお、画像データに変化がない場合でも、画素１０に使用されるトランジスタがデータを保持できる時間（ＩＤＳ駆動が可能な時間）を考慮してもよい。例えば、コントローラ１５４にタイマ機能を組み込むことで、タイマで測定した時間に基づいて、領域１９０内の回路への電源供給を再開するタイミングを決定してもよい。
【００８１】
以下、フレームメモリ１５１、レジスタ１７５の具体的な回路構成を説明する。なお、パワーゲーティングすることができる回路として説明した、領域１９０内の回路、センサコントローラ１５３、およびタッチセンサコントローラ１８４等は、この限りではない。コントローラＩＣ１１５の構成、ホスト１４０の規格、表示装置１００の仕様等によって、様々な組み合わせが考えられる。
【００８２】
＜フレームメモリ１５１＞
図５（Ａ）に、フレームメモリ１５１の構成例を示す。フレームメモリ１５１は、制御部２０２、セルアレイ２０３、周辺回路２０８を有する。周辺回路２０８は、センスアンプ回路２０４、ドライバ２０５、メインアンプ２０６、入出力回路２０７を有する。
【００８３】
制御部２０２は、フレームメモリ１５１を制御する機能を有する。例えば、制御部２０２は、ドライバ２０５、メインアンプ２０６、および入出力回路２０７を制御する。
【００８４】
ドライバ２０５には、複数の配線ＷＬ、ＣＳＥＬが電気的に接続されている。ドライバ２０５は、複数の配線ＷＬ、ＣＳＥＬに出力する信号を生成する。
【００８５】
セルアレイ２０３は、複数のメモリセル２０９を有する。メモリセル２０９は、配線ＷＬ、ＬＢＬ（またはＬＢＬＢ）、ＢＧＬに、電気的に接続されている。配線ＷＬはワード線であり、配線ＬＢＬ、ＬＢＬＢは、ローカルビット線である。図５（Ａ）の例では、セルアレイ２０３の構成は、折り返しビット線方式であるが、開放ビット線方式とすることもできる。
【００８６】
図５（Ｂ）に、メモリセル２０９の構成例を示す。メモリセル２０９は、トランジスタＮＷ１、容量素子ＣＳ１を有する。メモリセル２０９は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のメモリセルと同様の回路構成を有する。ここでは、トランジスタＮＷ１はバックゲートをもつトランジスタである。トランジスタＮＷ１のバックゲートは、配線ＢＧＬに電気的に接続されている。配線ＢＧＬには、電圧Ｖｂｇ＿ｗ１が入力される。
【００８７】
トランジスタＮＷ１は、ＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、ＯＳトランジスタでメモリセル２０９を構成することで、容量素子ＣＳ１から電荷がリークすることを抑えられるため、フレームメモリ１５１のリフレッシュ動作の頻度を低減できる。また、電源供給が遮断されても、フレームメモリ１５１は長時間画像データを保持することが可能である。また、電圧Ｖｂｇ＿ｗ１を負電圧にすることで、トランジスタＮＷ１の閾値電圧を正電位側にシフトさせることができ、メモリセル２０９の保持時間を長くすることができる。
【００８８】
ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ソースに対するゲートの電圧が負の電圧であるときの、ソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以下であることがより好ましい。
【００８９】
セルアレイ２０３が有する複数のメモリセル２０９の、トランジスタＮＷ１はＯＳトランジスタであるため、その他の回路のトランジスタは、例えば、シリコンウエハに作製されるＳｉトランジスタとすることができる。これにより、セルアレイ２０３をセンスアンプ回路２０４に積層して設けることができる。よって、フレームメモリ１５１の回路面積を縮小でき、コントローラＩＣ１１５の小型化につながる。
【００９０】
セルアレイ２０３は、センスアンプ回路２０４に積層して設けられている。センスアンプ回路２０４は、複数のセンスアンプＳＡを有する。センスアンプＳＡは隣接する配線ＬＢＬ、ＬＢＬＢ（ローカルビット線対）、配線ＧＢＬ、ＧＢＬＢ（グローバルビット線対）、複数の配線ＣＳＥＬに電気的に接続されている。センスアンプＳＡは、配線ＬＢＬと配線ＬＢＬＢとの電位差を増幅する機能を有する。
【００９１】
センスアンプ回路２０４には、４本の配線ＬＢＬに対して１本の配線ＧＢＬが設けられ、４本の配線ＬＢＬＢに対して１本の配線ＧＢＬＢが設けられているが、センスアンプ回路２０４の構成は、図５（Ａ）の構成例に限定されない。
【００９２】
メインアンプ２０６は、センスアンプ回路２０４および入出力回路２０７に接続されている。メインアンプ２０６は、配線ＧＢＬと配線ＧＢＬＢの電位差を増幅する機能を有する。メインアンプ２０６は省略することができる。
【００９３】
入出力回路２０７は、書き込みデータに対応する電位を配線ＧＢＬと配線ＧＢＬＢ、またはメインアンプ２０６に出力する機能、配線ＧＢＬと配線ＧＢＬＢの電位、またはメインアンプ２０６の出力電位を読み出し、データとして外部に出力する機能を有する。配線ＣＳＥＬの信号によって、データを読み出すセンスアンプＳＡ、およびデータを書き込むセンスアンプＳＡを選択することができる。よって、入出力回路２０７は、マルチプレクサなどの選択回路が不要であるため、回路構成を簡単化でき、占有面積を縮小することができる。
【００９４】
＜レジスタ１７５＞
図６は、レジスタ１７５の構成例を示すブロック図である。レジスタ１７５は、スキャンチェーンレジスタ部１７５Ａ、およびレジスタ部１７５Ｂを有する。スキャンチェーンレジスタ部１７５Ａは、複数のレジスタ２３０を有する。複数のレジスタ２３０によって、スキャンチェーンレジスタが構成されている。レジスタ部１７５Ｂは、複数のレジスタ２３１を有する。
【００９５】
レジスタ２３０は、電源供給が遮断された状態でもデータが消失しない不揮発性レジスタである。レジスタ２３０を不揮発化するため、ここでは、レジスタ２３０は、ＯＳトランジスタを用いた保持回路を備えている。
【００９６】
他方、レジスタ２３１は揮発性レジスタである。レジスタ２３１の回路構成には特段の制約はなく、データを記憶することが可能な回路であればよく、ラッチ回路、フリップフロップ回路などで構成すればよい。画像処理部１６０、およびタイミングコントローラ１７３は、レジスタ部１７５Ｂにアクセスし、対応するレジスタ２３１からデータを取り込む。あるいは、画像処理部１６０、およびタイミングコントローラ１７３は、レジスタ部１７５Ｂから供給されるデータにしたがって、処理内容が制御される。
【００９７】
レジスタ１７５に格納しているデータを更新する場合、まず、スキャンチェーンレジスタ部１７５Ａのデータを変更する。スキャンチェーンレジスタ部１７５Ａの各レジスタ２３０のデータを書き換えた後、スキャンチェーンレジスタ部１７５Ａの各レジスタ２３０のデータを、レジスタ部１７５Ｂの各レジスタ２３１に一括してロードする。
【００９８】
これにより、画像処理部１６０、およびタイミングコントローラ１７３等は、一括して更新されたデータを使用して、各種処理を行うことができる。データの更新に同時性が保たれるため、コントローラＩＣ１１５の安定した動作を実現できる。スキャンチェーンレジスタ部１７５Ａとレジスタ部１７５Ｂとを備えることで、画像処理部１６０、およびタイミングコントローラ１７３が動作中でも、スキャンチェーンレジスタ部１７５Ａのデータを更新することができる。
【００９９】
コントローラＩＣ１１５のパワーゲーティング実行時には、レジスタ２３０において、保持回路にデータを格納（セーブ）してから電源供給を遮断する。電源復帰後、レジスタ２３０のデータをレジスタ２３１に復帰（ロード）して通常動作を再開する。なお、レジスタ２３０に格納されているデータとレジスタ２３１に格納されているデータとが整合しない場合は、レジスタ２３１のデータをレジスタ２３０にセーブした後、あらためて、レジスタ２３０の保持回路にデータを格納する構成が好ましい。データが整合しない場合としては、スキャンチェーンレジスタ部１７５Ａに更新データを挿入中などが挙げられる。
【０１００】
図７に、レジスタ２３０、レジスタ２３１の回路構成例を示す。図７には、スキャンチェーンレジスタ部１７５Ａの２段分のレジスタ２３０と、これらレジスタ２３０に対応する２個のレジスタ２３１を示している。レジスタ２３０は、信号Ｓｃａｎ  Ｉｎが入力され、信号Ｓｃａｎ  Ｏｕｔを出力する。
【０１０１】
レジスタ２３０は、保持回路１７、セレクタ１８、フリップフロップ回路１９を有する。セレクタ１８とフリップフロップ回路１９とでスキャンフリップフロップ回路が構成されている。セレクタ１８には、信号ＳＡＶＥ１が入力される。
【０１０２】
保持回路１７には、信号ＳＡＶＥ２、ＬＯＡＤ２が入力される。保持回路１７は、トランジスタＴ１乃至Ｔ６、容量素子Ｃ４、Ｃ６を有する。トランジスタＴ１、Ｔ２はＯＳトランジスタである。トランジスタＴ１、Ｔ２を、メモリセル２０９のトランジスタＮＷ１（図５（Ｂ）参照）と同様に、バックゲート付きのＯＳトランジスタとしてもよい。
【０１０３】
トランジスタＴ１、Ｔ３、Ｔ４および容量素子Ｃ４により、３トランジスタ型のゲインセルが構成される。同様に、トランジスタＴ２、Ｔ５、Ｔ６および容量素子Ｃ６により、３トランジスタ型のゲインセルが構成される。２個のゲインセルによって、フリップフロップ回路１９が保持する相補データを記憶する。トランジスタＴ１、Ｔ２がＯＳトランジスタであるので、保持回路１７は、電源供給が遮断された状態でも長時間データを保持することが可能である。レジスタ２３０において、トランジスタＴ１、Ｔ２以外のトランジスタはＳｉトランジスタで構成すればよい。
【０１０４】
保持回路１７は、信号ＳＡＶＥ２に従い、フリップフロップ回路１９が保持する相補データを格納し、信号ＬＯＡＤ２に従い、保持しているデータをフリップフロップ回路１９にロードする。
【０１０５】
フリップフロップ回路１９の入力端子には、セレクタ１８の出力端子が電気的に接続され、データ出力端子には、レジスタ２３１の入力端子が電気的に接続されている。フリップフロップ回路１９は、インバータ２０乃至２５、アナログスイッチ２７、２８を有する。アナログスイッチ２７、２８の導通状態は、スキャンクロック（Ｓｃａｎ  Ｃｌｏｃｋと表記）信号によって制御される。フリップフロップ回路１９は、図７の回路構成に限定されず、様々なフリップフロップ回路１９を適用することができる。
【０１０６】
セレクタ１８の２個の入力端子の一方には、レジスタ２３１の出力端子が電気的に接続され、他方には、前段のフリップフロップ回路１９の出力端子が電気的に接続されている。なお、スキャンチェーンレジスタ部１７５Ａの初段のセレクタ１８の入力端子は、レジスタ１７５の外部からデータが入力される。
【０１０７】
レジスタ２３１は、インバータ３１乃至３３、クロックドインバータ３４、アナログスイッチ３５、バッファ３６を有する。レジスタ２３１は信号ＬＯＡＤ１に基づいて、フリップフロップ回路１９のデータをロードする。レジスタ２３１のトランジスタはＳｉトランジスタで構成すればよい。
【０１０８】
＜コントローラＩＣの他の構成例＞
以下に、コントローラＩＣの他の構成例を説明する。
【０１０９】
図８に、ソースドライバを内蔵しないコントローラＩＣの構成例を示す。図８に示すコントローラＩＣ１１７は、コントローラＩＣ１１５の変形例であり、領域１９１を有する。コントローラ１５４は、領域１９１内の回路への電源供給を制御する。
【０１１０】
コントローラＩＣ１１７には、ソースドライバが設けられていない。そのため、表示ユニット１１０は、ソースドライバＩＣ１８６を有する。ソースドライバＩＣ１８６の数は、画素アレイ１１１の画素数に応じて決定される。
【０１１１】
ソースドライバの構成はこれに限定されない。ゲートドライバ１１３と同様に、画素アレイ１１１の基板上にソースドライバを作製してもよい。また、コントローラＩＣ１１７に、ＴＳドライバ１２６およびセンス回路１２７の一方または双方を設けてもよい。コントローラＩＣ１１５も同様である。
【０１１２】
＜＜動作例＞＞
表示装置１００に関するコントローラＩＣ１１５とレジスタ１７５の動作例について、出荷前と、表示装置１００を有する電子機器の起動時、および通常動作時に分けて説明する。
【０１１３】
＜出荷前＞
出荷前には、表示装置１００の仕様等に関するパラメータを、レジスタ１７５に格納する。これらのパラメータには、例えば、画素数、タッチセンサ数、タイミングコントローラ１７３が各種タイミング信号の波形生成に用いるパラメータ、ソースドライバ１８０に画素１０を流れる電流を検出する電流検出回路を備えている場合、ＥＬ補正回路１６４の補正データ等がある。これらのパラメータは、レジスタ１７５以外に、専用のＲＯＭを設けて格納してもよい。
【０１１４】
＜起動時＞
表示装置１００を有する電子機器の起動時には、ホスト１４０より送られる使用者設定等のパラメータを、レジスタ１７５に格納する。これらのパラメータには、例えば、表示の輝度や色調、タッチセンサの感度、省エネルギー設定（表示を暗くする、または表示を消す、までの時間）、また、ガンマ補正のカーブやテーブル等がある。なお、当該パラメータをレジスタ１７５に格納する際、コントローラ１５４からレジスタ１７５にスキャンクロック信号及び当該スキャンクロック信号に同期して当該パラメータに相当するデータが送信される。
【０１１５】
＜通常動作＞
通常動作には、動画等を表示している状態、静止画を表示中でＩＤＳ駆動が可能な状態、表示を行わない状態等に分けられる。動画等を表示している状態は、画像処理部１６０、およびタイミングコントローラ１７３等は動作中であるが、レジスタ１７５のデータ変更は、スキャンチェーンレジスタ部１７５Ａに対して行われるため、画像処理部１６０等への影響はない。スキャンチェーンレジスタ部１７５Ａのデータ変更が終わった後、スキャンチェーンレジスタ部１７５Ａのデータをレジスタ部１７５Ｂへ一括してロードすることで、レジスタ１７５のデータ変更が完了する。また、画像処理部１６０等は当該データに対応した動作に切り替わる。
【０１１６】
静止画を表示中でＩＤＳ駆動が可能な状態では、レジスタ１７５は、例えば、領域１９０内の他の回路と同様、パワーゲーティングすることができる。この場合、パワーゲーティングの前に、スキャンチェーンレジスタ部１７５Ａが有するレジスタ２３０内では、信号ＳＡＶＥ２に従い、フリップフロップ回路１９が保持する相補データを保持回路１７に格納する作業が行われる。
【０１１７】
パワーゲーティングから復帰する際は、信号ＬＯＡＤ２に従い、保持回路１７が保持しているデータをフリップフロップ回路１９にロードし、信号ＬＯＡＤ１に従い、フリップフロップ回路１９のデータをレジスタ２３１にロードする。このようにして、パワーゲーティング前と同じ状態で、レジスタ１７５のデータは有効となる。なお、パワーゲーティングの状態であっても、ホスト１４０よりレジスタ１７５のパラメータ変更要求があった場合、レジスタ１７５のパワーゲーティングを解除し、パラメータを変更することができる。
【０１１８】
表示を行わない状態では、例えば、領域１９０内の回路（レジスタ１７５を含む）は、パワーゲーティングすることができる。この場合、ホスト１４０も停止することがあるが、フレームメモリ１５１およびレジスタ１７５は不揮発性であるので、パワーゲーティングから復帰する際には、ホスト１４０の復帰を待たずに、パワーゲーティング前の表示（静止画）を行うことができる。
【０１１９】
例えば、折りたたみ式の情報端末の表示部に表示装置１００を適用する場合、開閉センサ１４４の信号によって、情報端末が折りたたまれ、表示装置１００の表示面が使用されないことが検出されたとき、領域１９０内の回路に加えて、センサコントローラ１５３、およびタッチセンサコントローラ１８４等をパワーゲーティングすることができる。
【０１２０】
情報端末が折りたたまれたとき、ホスト１４０の規格によっては、ホスト１４０が停止する場合がある。ホスト１４０が停止した状態で、情報端末が再び展開されても、フレームメモリ１５１およびレジスタ１７５は不揮発性であるので、ホスト１４０から画像データ、各種制御信号等が送られる前に、フレームメモリ１５１内の画像データを表示することができる。
【０１２１】
このように、レジスタ１７５はスキャンチェーンレジスタ部１７５Ａとレジスタ部１７５Ｂを有し、スキャンチェーンレジスタ部１７５Ａに対してデータ変更を行うことで、画像処理部１６０およびタイミングコントローラ１７３等へ影響を与えることなく、スムーズなデータ変更を行うことができる。また、スキャンチェーンレジスタ部１７５Ａの各レジスタ２３０は、保持回路１７を有し、パワーゲーティング状態への移行と復帰をスムーズに行うことができる。
【０１２２】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１２３】
（実施の形態２）
本実施の形態では、実施の形態１に記載のレジスタ１７５において、スキャンチェーンレジスタにＯＳトランジスタを適用した例ついて説明する。
【０１２４】
＜レジスタ１７５＞
図９は、レジスタ１７５の構成例を示すブロック図である。レジスタ１７５は、スキャンチェーンレジスタ部１７５Ｃ、およびレジスタ部１７５Ｄを有する。スキャンチェーンレジスタ部１７５Ｃは、複数のレジスタ２３２を有する。複数のレジスタ２３２によって、スキャンチェーンレジスタが構成されている。レジスタ部１７５Ｄは、複数のレジスタ２３３を有する。
【０１２５】
レジスタ２３２は、電源供給が遮断された状態でもデータが消失しない不揮発性レジスタである。レジスタ２３２を不揮発化するため、ここでは、レジスタ２３２は、ＯＳトランジスタを用いて構成されている。他方、レジスタ２３３は、ここでは、Ｓｉトランジスタを用いた揮発性レジスタと、ＯＳトランジスタを用いた回路から構成されている。
【０１２６】
画像処理部１６０およびタイミングコントローラ１７３は、レジスタ部１７５Ｄにアクセスし、対応するレジスタ２３３からデータを取り込む。あるいは、画像処理部１６０およびタイミングコントローラ１７３は、レジスタ部１７５Ｄから供給されるデータにしたがって、処理内容が制御される。
【０１２７】
レジスタ２３３の回路構成に特段の制約はなく、ラッチ回路、フリップフロップ回路などデータを記憶することが可能な回路であればよい。または、レジスタ２３２と同じように、トランジスタにＯＳトランジスタのみを用いた構成としてもよいが、画像処理部１６０およびタイミングコントローラ１７３からアクセスされた際の電位変動を抑える能力を有することが好ましい。つまり、信号を出力できる能力を有することが好ましい。
【０１２８】
レジスタ１７５に格納しているデータを更新する場合、まず、スキャンチェーンレジスタ部１７５Ｃのデータを変更する。スキャンチェーンレジスタ部１７５Ｃの各レジスタ２３２のデータを書き換えた後、スキャンチェーンレジスタ部１７５Ｃの各レジスタ２３２のデータを、レジスタ部１７５Ｄの各レジスタ２３３に一括してロードする。
【０１２９】
これにより、画像処理部１６０およびタイミングコントローラ１７３等は、一括して更新されたデータを使用して、各種処理を行うことができる。データの更新に同時性が保たれるため、コントローラＩＣ１１５の安定した動作を実現できる。スキャンチェーンレジスタ部１７５Ｃとレジスタ部１７５Ｄとを備えることで、画像処理部１６０およびタイミングコントローラ１７３が動作中でも、スキャンチェーンレジスタ部１７５Ｃのデータを更新することができる。
【０１３０】
コントローラＩＣ１１５のパワーゲーティング実行時には、電源復帰後、レジスタ２３２のデータをレジスタ２３３に復帰（ロード）して通常動作を再開する。なお、パワーゲーティング開始時に、レジスタ２３２に格納されているデータとレジスタ２３３に格納されているデータとが整合しない場合、レジスタ２３３のデータをレジスタ２３２にセーブする構成が好ましい。データが整合しない場合としては、スキャンチェーンレジスタ部１７５Ｃに更新データを格納中などが挙げられる。
【０１３１】
図１０に、レジスタ２３２、レジスタ２３３の回路構成例を示す。図１０には、スキャンチェーンレジスタ部１７５Ｃの初段のレジスタ２３２［１］と２段目のレジスタ２３２［２］、およびこれらレジスタ２３２に対応する２個のレジスタ２３３［１］と２３３［２］を示している。
【０１３２】
レジスタ２３２は、トランジスタＴＲ１乃至ＴＲ６、容量素子Ｃ７、Ｃ８を有する。トランジスタＴＲ１乃至ＴＲ６は、ＯＳトランジスタである。トランジスタＴＲ１乃至ＴＲ６を、メモリセル２０９のトランジスタＮＷ１（図５（Ｂ）参照）と同様に、バックゲート付きのＯＳトランジスタとしてもよい。
【０１３３】
レジスタ２３３は、トランジスタＴＲ７乃至ＴＲ１１、インバータＩＮＶ１、ＩＮＶ２を有する。例えば、トランジスタＴＲ７乃至ＴＲ１１はＯＳトランジスタとし、領域２１内のインバータＩＮＶ１、ＩＮＶ２は、Ｓｉトランジスタを用いて構成することができる。あるいは、トランジスタＴＲ７乃至ＴＲ１１、およびインバータＩＮＶ１、ＩＮＶ２を構成するトランジスタをＳｉトランジスタとすることができる。
【０１３４】
また、レジスタ２３２、２３３には、低電源電位、および高電源電位が入力される。図１０では、低電源電位を接地電位、高電源電位をＶＨで表す。レジスタ２３２には、クロック信号ＣＫ１乃至ＣＫ４が入力され、レジスタ２３３には、信号ＬＤ、ＲＳ、ＳＶが入力される。初段のレジスタ２３２［１］は、外部からデータＳＩＮが入力され信号ＳＯ［１］を出力し、２段目のレジスタ２３２［２］は、信号ＳＯ［１］が入力され信号ＳＯ［２］を出力する。
【０１３５】
レジスタ２３２［１］に対応するレジスタ２３３［１］は信号Ｑ［１］を出力し、レジスタ２３２［２］に対応するレジスタ２３３［２］は信号Ｑ［２］を出力する。信号Ｑ［１］、信号Ｑ［２］は、画像処理部１６０およびタイミングコントローラ１７３等に出力されるデータである。
【０１３６】
これら、クロック信号ＣＫ１乃至ＣＫ４、信号ＬＤ、ＲＳ、ＳＶ、データＳＩＮ、および入出力に関する信号ＳＯ［１］、ＳＯ［２］、Ｑ［１］、Ｑ［２］の関係を、図１１に示す。図１１は、レジスタの動作例を示すタイミングチャートである。
【０１３７】
図１１において、時刻Ｔ０１乃至Ｔ０９は、スキャンチェーンレジスタ部１７５Ｃにデータを格納する期間、時刻Ｔ１０乃至Ｔ１２は、スキャンチェーンレジスタ部１７５Ｃのデータをレジスタ部１７５Ｄにロードする期間、時刻Ｔ１３乃至Ｔ１７は、再びスキャンチェーンレジスタ部１７５Ｃにデータを格納する期間、時刻Ｔ１８乃至Ｔ２０は、レジスタ部１７５Ｄのデータをスキャンチェーンレジスタ部１７５Ｃにセーブする期間を示している。
【０１３８】
時刻Ｔ０１乃至Ｔ０２において、クロック信号ＣＫ１を“Ｈ”（高レベル）とすることで、レジスタ２３２［１］のノードＮ１［１］およびレジスタ２３２［２］のノードＮ１［２］を“Ｌ”（低レベル）にリセットする。時刻Ｔ０２乃至Ｔ０３において、クロック信号ＣＫ２を“Ｈ”とすることで、レジスタ２３２［１］のノードＮ１［１］をデータＳＩＮに対応する値“Ｈ”に設定し、レジスタ２３２［２］のノードＮ１［２］をＳＯ［１］に対応する値“Ｌ”に設定する。
【０１３９】
時刻Ｔ０３乃至Ｔ０４において、クロック信号ＣＫ３を“Ｈ”とすることで、レジスタ２３２［１］の出力信号ＳＯ［１］およびレジスタ２３２［２］の出力信号ＳＯ［２］を、“Ｌ”にリセットする。時刻Ｔ０４乃至Ｔ０５において、クロック信号ＣＫ４を“Ｈ”とすることで、レジスタ２３２［１］の出力信号ＳＯ［１］をノードＮ１［１］に対応する値“Ｈ”に設定し、レジスタ２３２［２］の出力信号ＳＯ［２］をノードＮ１［２］に対応する値“Ｌ”に設定する。
【０１４０】
時刻Ｔ０５乃至Ｔ０６において、クロック信号ＣＫ１を“Ｈ”とすることで、レジスタ２３２［１］のノードＮ１［１］およびレジスタ２３２［２］のノードＮ１［２］を“Ｌ”にリセットする。時刻Ｔ０６乃至Ｔ０７において、クロック信号ＣＫ２を“Ｈ”とすることで、レジスタ２３２［１］のノードＮ１［１］をデータＳＩＮに対応する値“Ｌ”に設定し、レジスタ２３２［２］のノードＮ１［２］をＳＯ［１］に対応する値“Ｈ”に設定する。
【０１４１】
時刻Ｔ０７乃至Ｔ０８において、クロック信号ＣＫ３を“Ｈ”とすることで、レジスタ２３２［１］の出力信号ＳＯ［１］およびレジスタ２３２［２］の出力信号ＳＯ［２］を、“Ｌ”にリセットする。時刻Ｔ０８乃至Ｔ０９において、クロック信号ＣＫ４を“Ｈ”とすることで、レジスタ２３２［１］の出力信号ＳＯ［１］をノードＮ１［１］に対応する値“Ｌ”に設定し、レジスタ２３２［２］の出力信号ＳＯ［２］をノードＮ１［２］に対応する値“Ｈ”に設定する。
【０１４２】
このように、時刻Ｔ０１乃至Ｔ０９の動作により、レジスタ２３２［１］の出力信号ＳＯ［１］は“Ｌ”、レジスタ２３２［２］の出力信号ＳＯ［２］は“Ｈ”となり、スキャンチェーンレジスタ部１７５Ｃを構成するレジスタ２３２にデータを格納することができる。データＳＩＮを変更することで、ＳＯ［１］、ＳＯ［２］の値を変更することができる。
【０１４３】
次に、時刻Ｔ１０乃至Ｔ１１において、信号ＲＳを“Ｈ”とすることで、レジスタ２３３［１］の出力信号Ｑ［１］およびレジスタ２３３［２］の出力信号Ｑ［２］を“Ｌ”にリセットする。時刻Ｔ１１乃至Ｔ１２において、信号ＬＤを“Ｈ”とすることで、レジスタ２３３［１］の出力信号Ｑ［１］をＳＯ［１］に対応する値“Ｌ”に設定し、レジスタ２３３［２］の出力信号Ｑ［２］をＳＯ［２］に対応する値“Ｈ”に設定する。
【０１４４】
時刻Ｔ１０乃至Ｔ１２の動作により、レジスタ２３３［１］の出力信号Ｑ［１］は“Ｌ”、レジスタ２３３［２］の出力信号Ｑ［２］は“Ｈ”となり、レジスタ部１７５Ｄを構成するレジスタ２３３に、スキャンチェーンレジスタ部１７５Ｃのデータをロードすることができる。
【０１４５】
なお、レジスタ２３２が有する容量素子Ｃ７、Ｃ８は、オフ電流が極めて小さいＯＳトランジスタと電気的に接続されているため、電源供給が遮断された場合でも長時間電荷を保持することができる。電源供給の遮断によりレジスタ２３３のデータが消失しても、電源供給が再開した後、上記時刻Ｔ１０乃至Ｔ１２の動作を行うことで、スキャンチェーンレジスタ部１７５Ｃのデータをレジスタ部１７５Ｄにロードすることができる。
【０１４６】
次に、時刻Ｔ１３乃至Ｔ１７において、再びスキャンチェーンレジスタ部１７５Ｃにデータを格納する。動作は時刻Ｔ０１乃至Ｔ０５と同様のため説明を省略するが、レジスタ２３２［１］の出力信号ＳＯ［１］は“Ｈ”、レジスタ２３２［２］の出力信号ＳＯ［２］は“Ｌ”となる。
【０１４７】
ここで、電源供給が遮断される場合、時刻Ｔ１０乃至Ｔ１２の動作によりロードされたレジスタ２３３の信号（Ｑ［１］は“Ｌ”、Ｑ［２］は“Ｈ”）と異なるため、レジスタ部１７５Ｄのデータをスキャンチェーンレジスタ部１７５Ｃにセーブすることが好ましい。
【０１４８】
時刻Ｔ１８乃至Ｔ１９において、クロック信号ＣＫ１を“Ｈ”とすることで、レジスタ２３２［１］のノードＮ１［１］およびレジスタ２３２［２］のノードＮ１［２］を“Ｌ”にリセットする。時刻Ｔ１９乃至Ｔ２０において、信号ＳＶを“Ｈ”とすることで、レジスタ２３２［１］のノードＮ１［１］をＱ［１］に対応する値“Ｌ”に設定し、レジスタ２３２［２］のノードＮ１［２］をＱ［２］に対応する値“Ｈ”に設定する。
【０１４９】
この後、時刻Ｔ０７乃至Ｔ０９と同様のため説明および図を省略するが、クロック信号ＣＫ３およびクロック信号ＣＫ４を順次“Ｈ”とすることで、レジスタ２３２［１］の出力信号ＳＯ［１］をノードＮ１［１］に対応する値“Ｌ”に設定し、レジスタ２３２［２］の出力信号ＳＯ［２］をノードＮ１［２］に対応する値“Ｈ”に設定することができる。
【０１５０】
このように、スキャンチェーンレジスタ部１７５Ｃのデータを更新中に電源供給を遮断する場合、スキャンチェーンレジスタ部１７５Ｃのデータと、レジスタ部１７５Ｄのデータとは整合性が取れていない。電源供給が再開した時、整合の取れていないデータをレジスタ部１７５Ｄにロードすることになるため、レジスタ部１７５Ｄのデータをスキャンチェーンレジスタ部１７５Ｃにセーブすることが好ましい。または、スキャンチェーンレジスタ部１７５Ｃのデータ更新が終わるまで待ってから、電源供給を遮断することもできる。
【０１５１】
＜＜動作例＞＞
動作例について、パワーゲーティング前後の動作が実施の形態１と異なるため、説明する。
【０１５２】
＜出荷前＞
出荷前には、表示装置１００の仕様等に関するパラメータを、レジスタ１７５に格納する。これらのパラメータには、例えば、画素数、タッチセンサ数、タイミングコントローラ１７３が各種タイミング信号の生成に用いるパラメータ、ソースドライバ１８０に画素１０を流れる電流を検出する電流検出回路を備えている場合、ＥＬ補正回路１６４の補正データ等がある。これらのパラメータは、レジスタ１７５以外に、専用のＲＯＭを設けて格納してもよい。
【０１５３】
＜起動時＞
表示装置１００を有する電子機器の起動時には、ホスト１４０より送られる使用者設定等のパラメータを、レジスタ１７５に格納する。これらのパラメータには、例えば、表示の輝度や色調、タッチセンサの感度、省エネルギー設定（表示を暗くする、または表示を消す、までの時間）、また、ガンマ補正のカーブやテーブル等がある。なお、当該パラメータをレジスタ１７５に格納する際、コントローラ１５４からレジスタ１７５にクロック信号ＣＫ１乃至ＣＫ４及び当該クロック信号ＣＫ１乃至ＣＫ４に同期して当該パラメータに相当するデータが送信される。
【０１５４】
＜通常動作＞
通常動作には、動画等を表示している状態、静止画を表示中でＩＤＳ駆動が可能な状態、表示を行わない状態等に分けられる。動画等を表示している状態は、画像処理部１６０、およびタイミングコントローラ１７３等は動作中であるが、レジスタ１７５のデータ変更は、スキャンチェーンレジスタ部１７５Ｃに対して行われるため、画像処理部１６０等への影響はない。スキャンチェーンレジスタ部１７５Ｃのデータ変更が終わった後、スキャンチェーンレジスタ部１７５Ｃのデータをレジスタ部１７５Ｄへ一括してロードすることで、レジスタ１７５のデータ変更が完了する。また、画像処理部１６０等は当該データに対応した動作に切り替わる。
【０１５５】
静止画を表示中でＩＤＳ駆動が可能な状態では、レジスタ１７５は、例えば、領域１９０内の他の回路と同様、パワーゲーティングすることができる。この場合、スキャンチェーンレジスタ部１７５Ｃのデータを更新中であれば、レジスタ部１７５Ｄのデータをスキャンチェーンレジスタ部１７５Ｃにセーブすることが好ましい。
【０１５６】
パワーゲーティングから復帰する際は、信号ＲＳ、ＬＤに従い、スキャンチェーンレジスタ部１７５Ｃのデータをレジスタ部１７５Ｄにロードする。このようにして、パワーゲーティング前と同じ状態で、レジスタ１７５のデータは有効となる。なお、パワーゲーティングの状態であっても、ホスト１４０よりレジスタ１７５のパラメータ変更要求があった場合、レジスタ１７５のパワーゲーティングを解除し、パラメータを変更することができる。
【０１５７】
表示を行わない状態では、例えば、領域１９０内の回路（レジスタ１７５を含む）は、パワーゲーティングすることができる。この場合、ホスト１４０も停止することがあるが、フレームメモリ１５１およびレジスタ１７５は不揮発性であるので、パワーゲーティングから復帰する際には、ホスト１４０の復帰を待たずに、パワーゲーティング前の表示（静止画）を行うことができる。
【０１５８】
例えば、折りたたみ式の情報端末の表示部に表示装置１００を適用する場合、開閉センサ１４４の信号によって、情報端末が折りたたまれ、表示装置１００の表示面が使用されないことが検出されたとき、領域１９０内の回路に加えて、センサコントローラ１５３、およびタッチセンサコントローラ１８４等をパワーゲーティングすることができる。
【０１５９】
情報端末が折りたたまれたとき、ホスト１４０の規格によっては、ホスト１４０が停止する場合がある。ホスト１４０が停止した状態で、情報端末が再び展開されても、フレームメモリ１５１およびレジスタ１７５は不揮発性であるので、ホスト１４０から画像データ、各種制御信号等が送られる前に、フレームメモリ１５１内の画像データを表示することができる。
【０１６０】
このように、レジスタ１７５はスキャンチェーンレジスタ部１７５Ｃとレジスタ部１７５Ｄを有し、スキャンチェーンレジスタ部１７５Ｃに対してデータ変更を行うことで、画像処理部１６０およびタイミングコントローラ１７３等へ影響を与えることなく、スムーズなデータ変更を行うことができる。また、スキャンチェーンレジスタ部１７５Ｃの各レジスタ２３０は、ＯＳトランジスタを用いた不揮発性レジスタであるため、表示装置の動作状況に合わせたパワーゲーティングが容易である。また、フレームメモリ１５１も不揮発性であるため、電源供給が再開された時、速やかに表示を再開することができる。パワーゲーティング状態への移行と復帰をスムーズに行うことができ、低消費電力化が可能なシステムを実現することができる。
【０１６１】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１６２】
（実施の形態３）
本実施の形態では、実施の形態１に記載のコントローラＩＣ１１５に、ＡＩコントローラ１５６を適用した例を説明する。
【０１６３】
図１２に示す、コントローラＩＣ１１８は、ＡＩコントローラ１５６を有する。ＡＩコントローラ１５６は、ニューラルネットワークを利用した演算処理を行い、フレームメモリ１５１の消費電流やタッチセンサコントローラ１８４から得られるタッチ情報等から、パワーゲーティングへ移行できるタイミングを予測することができる。
【０１６４】
パワーゲーティングを行うためには、レジスタ１７５において、電源供給が遮断された状態でもデータが消失しない不揮発性レジスタへ、データを格納（セーブ）する準備動作が必要である。この準備動作を、画像データに変化がなくなる直前に行うことが、パワーゲーティングの時間を長く確保でき、好ましい。
【０１６５】
具体的には、ＡＩコントローラ１５６は、フリップフロップ回路１９が保持する相補データを保持回路１７に格納する作業（前記、「パワーゲーティングの準備動作」）を行うタイミングを指示する。パワーゲーティングを行えるのは画像データに変化がない場合であるが、この直前、画像データの書き換えられる領域やタッチセンサユニット１２０への入力等に関して特徴を見出すことができる。
【０１６６】
例えば、タッチセンサユニット１２０への入力がなく、画像データの書き換えられる領域が少なくなっていく場合、もうすぐ画像データに変化がなくなることを予測することができる。また、例えば、タッチセンサユニット１２０へ入力があり、しばらく画像データの変化が続いた後、画像データに変化がなくなることを予測することができる。
【０１６７】
具体的には、マウスのクリックに相当するタップ、もしくはダブルタップの操作があった後、アプリケーションソフトの処理動作があり、表示が完了すると画像データに変化がなくなることが予測できる。また、ドラッグは画像を移動させたい場合に行われる操作であるため、ドラッグの後は比較的早く表示完了、画像データに変化がなくなることが予測できる。また、タッチパネルにおいて、フリックは画像のスクロールやページ送りの場合に行われる操作であるため、フリック時はしばらく大きな領域で画像変更があり、その後画像データに変化がなくなることが予測できる。また、２点以上の入力であるピンチイン、ピンチアウトは画像を拡大、縮小させたい場合に行われる操作であるため、ピンチイン、ピンチアウト時は大きな領域で画像変更があり、その後比較的早く画像データに変化がなくなることが予測できる。これらの操作の後、表示装置１００の使用者は、しばらく画像を確認することが予測できるため、画像データに変化がない時間があると予測できる。
【０１６８】
タッチセンサユニット１２０への入力に関しては、タッチセンサコントローラ１８４から得られるタッチ情報により、入力点数、座標の移動、移動の速さ等がわかる。画像データの書き換えられる領域に関しては、フレームメモリ１５１に保存されているデータと書き換えるデータを直接比較してもよいが、フレームメモリ１５１の消費電流を測定してもよい。フレームメモリ１５１の消費電流は、保存していたデータと異なるデータが書き込まれる時、大きくなる特徴があるためである。
【０１６９】
例えば、フレームメモリ１５１の瞬間消費電流と、平均消費電流を測定する方法がある。フレームメモリ１５１のメモリセル２０９は、ワード線（配線ＷＬ）によって順次スキャンされているが、書き換える画像データが保存されているメモリセル２０９が選択されると、ローカルビット線（配線ＬＢＬ、ＬＢＬＢ）を介して容量素子ＣＳ１に保存されている電荷とは異なる電荷を注入するため、フレームメモリ１５１の消費電流は瞬間的に大きくなる（図５参照）。つまり、瞬間消費電流の観点からは、データを書き換えるメモリセル２０９が選択された時と、データを書き換えないメモリセル２０９が選択された時とで、２種類の消費電流値が存在することになる（ここでは、前者を書き換え時消費電流、後者を定常時消費電流と呼ぶ）。
【０１７０】
一方、容量素子やコイル等を用いて平均化された消費電流は、前記、書き換え時消費電流と定常時消費電流の間の値を示す（平均化は、１フレーム分以上の時間で行う）。データを書き換えるメモリセル２０９の数が多いと、瞬間消費電流は書き換え時消費電流を示すものが多くなるため、平均消費電流も書き換え時消費電流に近づいていく。また、データを書き換えないメモリセル２０９の数が多いと、瞬間消費電流は定常時消費電流を示すものが多くなるため、平均消費電流も定常時消費電流に近づいていく。つまり、画像データの書き換えられる領域が少なくなっていく状態は、平均消費電流が定常時消費電流に近づいていくことから推測することができる。
【０１７１】
このように、ＡＩコントローラ１５６は、フレームメモリ１５１の消費電流やタッチセンサコントローラ１８４から得られるタッチ情報等から、パワーゲーティングの準備動作を行うタイミングを指示することができる。この後、画像データに変化がないことが確認されると、コントローラ１５４はコントローラＩＣ１１８内の一部回路をパワーゲーティングし、表示装置１００はＩＤＳ駆動を行う。
【０１７２】
実際には、ＡＩコントローラ１５６がパワーゲーティングの準備動作を指示しても、画像データの変化が止まらず、パワーゲーティングできないことがある。この場合、準備動作を行うことによって、コントローラＩＣ１１８の消費電力を大きくしてしまう。このため、ＡＩコントローラ１５６は、パワーゲーティングの成功確率を上げられるよう、ニューラルネットワークを利用した演算処理を行う。例えば、どの程度、平均消費電流が定常時消費電流に近づけばパワーゲーティングの準備動作を行うかといったパラメータを、あらかじめ設定された値とするのではなく、ニューラルネットワークを利用した学習により、ある程度の範囲で変化させることができるようにしておくとよい。ニューラルネットワークの説明は、実施の形態４で行う。
【０１７３】
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１７４】
（実施の形態４）
ＡＩコントローラ１５６は、パワーゲーティングの成功確率を上げられるよう、ニューラルネットワークを利用した演算処理を行う。本実施の形態では、実施の形態３に記載のＡＩコントローラ１５６の詳細について説明を行う。
【０１７５】
＜＜ニューラルネットワーク＞＞
ニューラルネットワークは、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
【０１７６】
ニューラルネットワークは、ニューロンを模したユニットが互いに結合された構成となっており、それぞれのニューロンには複数のデータが入力される。ニューロンに入力された複数のデータは、それぞれ結合の強度を表す「重み係数」と掛け合わされ、その結果が足しあわされる。このようにして得られた積和演算の結果が閾値を超えたとき、ニューロンはハイレベルの信号を出力する。この現象は、「発火」と呼ばれている。
【０１７７】
ＡＩコントローラ１５６には、実施の形態３に記載した、タッチセンサコントローラ１８４から得られるタッチ情報やフレームメモリ１５１の消費電流などが入力される。また、その後、コントローラ１５４からパワーゲーティングが実際に行われたか否かの情報が入力される（図１２参照）。
【０１７８】
ＡＩコントローラ１５６は、上述した、タッチ情報やフレームメモリ１５１の消費電流などを学習データとし、パワーゲーティングが実際に行われたか否かの情報を教師データとして、教師あり学習を行う。学習は、結合の強度を表す「重み係数」等を変更することで行われる。
【０１７９】
ニューラルネットワークを用いた学習を行うことで、ＡＩコントローラ１５６は、タッチ情報やフレームメモリ１５１の消費電流などの入力データから、パワーゲーティングが行われるか否かを予測する信号を出力することができる。
【０１８０】
ＡＩコントローラ１５６が、パワーゲーティングが行われることを予測する信号を出力した場合、フリップフロップ回路１９が保持する相補データを保持回路１７に格納する作業が行われる（図７参照）。その後、画像データに変化がないことが確認されると、パワーゲーティングが行われる。
【０１８１】
このように、画像データに変化がなくなる前に、パワーゲーティングが行われるか否かを予測することで、画像データに変化がなくなった後、すみやかにパワーゲーティングを行うことができる。このことは、パワーゲーティングの時間を長く確保することができ、消費電力の低減効果を高めることができる。
【０１８２】
以下、ＡＩコントローラ１５６に利用できるニューラルネットワークの一例として、階層型ニューラルネットワークおよび教師あり学習について説明する。
【０１８３】
図１３（Ａ）に、階層型ニューラルネットワークの構成例を示す。図１３（Ａ）では、各層のニューロンを丸で示している。そして、図１３（Ａ）では、入力層としての機能を有する第（ｌ−１）層と、中間層（隠れ層）としての機能を有する第ｌ層と、出力層としての機能を有する第（ｌ＋１）層の３層に分けられたニューロン（形式ニューロン）を有する、階層型ニューラルネットワークの構成例を示している（ｌは２以上の整数）。そして、第（ｌ−１）層が有するニューロンをＭ個（Ｍは２以上の整数）、第ｌ層が有するニューロンをＮ個（Ｎは２以上の整数）、第（ｌ＋１）層が有するニューロンをＫ個（Ｋは２以上の整数）とする。
【０１８４】
なお、図１３（Ａ）では、第（ｌ−１）層が有する複数のニューロンのうち、５つのニューロンを図示しており、第ｌ層が有する複数のニューロンのうち、４つのニューロンを図示しており、第（ｌ−１）層が有する複数のニューロンのうち、３つのニューロンを図示している。
【０１８５】
また、図１３（Ａ）では、中間層が一層で構成されている階層型ニューラルネットワークの構成例を示しているが、中間層が複数の層で構成されていても良い。よって、Ｌ層（Ｌは３以上の整数）で構成される階層型ニューラルネットワークの場合、第１層が入力層に相当し、第２層乃至第（Ｌ−１）層が中間層に相当し、第Ｌ層が出力層に相当する。
【０１８６】
図１３（Ａ）において、第（ｌ−１）層のニューロンが有する第ｍニューロン（ｍは１以上Ｍ以下の整数）の出力ｚｍ（ｌ−１）が、第ｌ層のニューロンが有する第ｎニューロン（ｎは１以上Ｎ以下の整数）に入力されるものとする。また、第ｎニューロンの出力ｚｎ（ｌ）が、第（ｌ＋１）層のニューロンが有する第ｋニューロン（ｋは１以上Ｋ以下の整数）に入力されるものとする。また、第ｋニューロンの出力をｚｋ（ｌ＋１）とする。そして、第ｌ層の第ｎニューロンの重み係数をｗｎｍ（ｌ）、第（ｌ＋１）層の第ｋのニューロンの重み係数をｗｋｎ（ｌ＋１）とする。
【０１８７】
上記条件のもと、第ｌ層の第ｎのニューロンへの入力の総和（ネット値）は、以下の式ａ１で表される。
【０１８８】
ｕｎ（ｌ）＝Σｍ  ｗｎｍ（ｌ）・ｚｍ（ｌ−１）                （ａ１）
【０１８９】
式ａ１の演算処理は、後述する積和演算処理回路を用いることにより行うことができる。
【０１９０】
また、第ｌ層の第ｎのニューロンの出力ｚｎ（ｌ）は、以下の式ａ２で表される。
【０１９１】
ｚｎ（ｌ）＝ｆ（ｕｎ（ｌ））                            （ａ２）
【０１９２】
なお、ｆはニューロンの出力関数である。ニューロンの出力関数ｆとして、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。例えば、式ａ２の演算処理は、図１３（Ｂ）に示す回路２７０を用いることで実行することができる。回路２７０において、出力関数ｆは、ＯＰアンプの出力特性に対応する。また、ＯＰアンプからの出力信号を用いて、所望の出力関数に対応した演算回路において演算処理を行うことで、式ａ２の演算処理を実現することもできる。
【０１９３】
同様に、第（ｌ＋１）層の第ｋのニューロンへの入力の総和（ネット値）は、以下の式ａ３で表される。
【０１９４】
ｕｋ（ｌ＋１）＝Σｎ  ｗｋｎ（ｌ＋１）・ｚｎ（ｌ）        （ａ３）
【０１９５】
式ａ３の演算処理は、後述する積和演算処理回路を用いることにより行うことができる。
【０１９６】
また、第（ｌ＋１）層の第ｋのニューロンの出力ｚｋ（ｌ＋１）は、以下の式ａ４で表される。
【０１９７】
ｚｋ（ｌ＋１）＝ｆ（ｕｋ（ｌ＋１））                （ａ４）
【０１９８】
例えば、式ａ４の演算処理は、図１３（Ｃ）に示す回路２７１を用いることで実行することができる。回路２７１において、出力関数ｆは、回路２７０と同様に、ＯＰアンプの出力特性に対応する。また、ＯＰアンプからの出力信号を用いて、所望の出力関数に対応した演算回路において演算処理を行うことで、式ａ４の演算処理を実現することもできる。
【０１９９】
上記構成により、第ｋのニューロンの出力ｚｋ（ｌ＋１）を得ることができる。
【０２００】
次に、教師あり学習について説明する。教師あり学習とは、上述の階層型ニューラルネットワークの機能において、出力した結果と所望の結果（教師データ、または教師信号という場合がある）が異なった場合に、階層型ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
【０２０１】
教師あり学習の具体例として、誤差逆伝播方式による学習方法について説明する。図１４（Ａ）に、誤差逆伝播方式の模式図を示す。誤差逆伝播方式は、階層型ニューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更する方式である。
【０２０２】
具体的に、誤差逆伝播方式は、出力層の出力ｚｋ（Ｌ）と教師データｔｋとで決まる誤差エネルギーＥに対して、第ｌ層の重み係数ｗｎｍ（ｌ）の更新量を∂Ｅ／∂ｗｎｍ（ｌ）として重み係数を変更する。
【０２０３】
例えば、第ｌ層の誤差δｎ（ｌ）を、δｎ（ｌ）≡∂Ｅ／∂ｕｎ（ｌ）と定義すると、誤差δｎ（ｌ）は以下の式ａ５で表され、更新量∂Ｅ／∂ｗｎｍ（ｌ）は以下の式ａ６で表される。なお、ｆ’はニューロンの出力関数の導関数である。
【０２０４】
δｎ（ｌ）＝Σｋδｋ（ｌ＋１）・ｗｋｎ（ｌ＋１）・ｆ’（ｕｎ（ｌ））  （ａ５）
∂Ｅ／∂ｗｎｍ（ｌ）＝δｎ（ｌ）・ｚｍ（ｌ−１）          （ａ６）
【０２０５】
例えば、式ａ５の演算処理は、図１４（Ｂ）に示す回路２７２を用いることで実行することができる。また、式ａ６の演算処理は、図１４（Ｃ）に示す回路２７３を用いることで実行することができる。なお、導関数は、例えば、ＯＰアンプからの出力信号を用いて、所望の導関数に対応した演算回路において演算処理を行うこともできる。
【０２０６】
式ａ５の演算処理の一部は、後述する積和演算処理回路を用いることにより行うことができる。
【０２０７】
また、出力層である第（ｌ＋１）層の誤差δｎ（ｌ＋１）は以下の式ａ７で表され、更新量∂Ｅ／∂ｗｎｍ（ｌ＋１）は以下の式ａ８で表される。
【０２０８】
δｋ（ｌ＋１）＝（ｚｋ（ｌ＋１）−ｔｋ）・ｆ’（ｕｋ（ｌ＋１））        （ａ７）
∂Ｅ／∂ｗｋｎ（ｌ＋１）＝δｋ（ｌ＋１）・ｚｎ（ｌ）        （ａ８）
【０２０９】
例えば、式ａ７の演算処理は、図１４（Ｄ）に示す回路２７４を用いることで実行することができる。式ａ８の演算処理は、図１４（Ｃ）に示す回路２７３を用いることで実行することができる。
【０２１０】
＜＜積和演算処理回路＞＞
ＡＩコントローラ１５６に利用できるニューラルネットワークの一例として示した、階層型ニューラルネットワークにおいて、式ａ１および式ａ３で示される演算処理を行う積和演算処理回路の一例を、図１５に示す。
【０２１１】
図１５に示す積和演算処理回路の一例は、アナログデータを用いてアナログ演算処理を行う機能を有する。アナログ演算処理を行う機能を有することにより、アナログデータをデジタルデータに変換することなく、或いはアナログデータをデジタルデータに変換する頻度を極力抑えつつ、演算処理を行うことができる。よって、膨大な量の演算処理を少なくすることができ、演算回路の規模を小さく抑えることができる。また、演算処理に要する時間を抑えることができる。
【０２１２】
図１５に、積和演算処理回路の一例として、半導体装置１０７のブロック図を示す。図１５に示す半導体装置１０７は、記憶回路１１（ＭＥＭ）と、参照用記憶回路１２（ＲＭＥＭ）と、回路１３と、回路１４と、を有する。半導体装置１０７は、さらに電流源回路１５（ＣＲＥＦ）を有していても良い。
【０２１３】
記憶回路１１（ＭＥＭ）は、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ］で例示されるメモリセルＭＣを有する。また、各メモリセルＭＣは、入力された電位を電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジスタなどの能動素子を用いることができる。図１５では、各メモリセルＭＣがトランジスタＴｒ２１を有する場合を例示している。
【０２１４】
メモリセルＭＣには、配線ＷＤ［ｊ］で例示される配線ＷＤから第１のアナログ電位が入力される。第１のアナログ電位は第１のアナログデータに対応する。そして、メモリセルＭＣは、第１のアナログ電位に応じた第１のアナログ電流を生成する機能を有する。具体的には、トランジスタＴｒ２１のゲートに第１のアナログ電位を供給したときに得られるトランジスタＴｒ２１のドレイン電流を、第１のアナログ電流とすることができる。なお、以下、メモリセルＭＣ［ｉ、ｊ］に流れる電流をＩ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流をＩ［ｉ＋１、ｊ］とする。
【０２１５】
なお、トランジスタＴｒ２１が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧と閾値電圧の差分によって制御される。よって、トランジスタＴｒ２１は飽和領域で動作させることが望ましい。トランジスタＴｒ２１を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。
【０２１６】
具体的に、図１５に示す半導体装置１０７では、メモリセルＭＣ［ｉ、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ、ｊ］が入力される。メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第１のアナログ電流に相当する。
【０２１７】
また、具体的に、図１５に示す半導体装置１０７では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］が入力される。メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第１のアナログ電流に相当する。
【０２１８】
そして、メモリセルＭＣは、第１のアナログ電位を保持する機能を有する。すなわち、メモリセルＭＣは、第１のアナログ電位を保持することで、第１のアナログ電位に応じた第１のアナログ電流を保持する機能を有すると言える。
【０２１９】
また、メモリセルＭＣには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。第２のアナログ電位は第２のアナログデータに対応する。メモリセルＭＣは、既に保持されている第１のアナログ電位に、第２のアナログ電位を加算する機能と、加算することで得られる第３のアナログ電位を保持する機能とを有する。そして、メモリセルＭＣは、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、メモリセルＭＣは、第３のアナログ電位を保持することで、第３のアナログ電位に応じた第２のアナログ電流を保持する機能を有すると言える。
【０２２０】
具体的に、図１５に示す半導体装置１０７では、メモリセルＭＣ［ｉ、ｊ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第２のアナログ電流に相当する。
【０２２１】
また、図１５に示す半導体装置１０７では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第２のアナログ電流に相当する。
【０２２２】
そして、電流Ｉ［ｉ、ｊ］は、メモリセルＭＣ［ｉ、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。電流Ｉ［ｉ＋１、ｊ］は、メモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。よって、電流Ｉ［ｉ、ｊ］と電流Ｉ［ｉ＋１、ｊ］との和に相当する電流Ｉ［ｊ］が、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れることとなる。
【０２２３】
参照用記憶回路１２（ＲＭＥＭ）は、メモリセルＭＣＲ［ｉ］、メモリセルＭＣＲ［ｉ＋１］で例示されるメモリセルＭＣＲを有する。メモリセルＭＣＲには、配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。なお、以下、メモリセルＭＣＲ［ｉ］に流れる電流をＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］に流れる電流をＩＲＥＦ［ｉ＋１］とする。
【０２２４】
そして、具体的に、図１５に示す半導体装置１０７では、メモリセルＭＣＲ［ｉ］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第１の参照電流に相当する。
【０２２５】
また、図１５に示す半導体装置１０７では、メモリセルＭＣＲ［ｉ＋１］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第１の参照電流に相当する。
【０２２６】
そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持する機能を有する。すなわち、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持することで、第１の参照電位ＶＰＲに応じた第１の参照電流を保持する機能を有すると言える。
【０２２７】
また、メモリセルＭＣＲには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。メモリセルＭＣＲは、既に保持されている第１の参照電位ＶＰＲに、第２のアナログ電位を加算し、加算することで得られる第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲは、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、メモリセルＭＣＲは、第２の参照電位を保持することで、第２の参照電位に応じた第２の参照電流を保持する機能を有すると言える。
【０２２８】
具体的に、図１５に示す半導体装置１０７では、メモリセルＭＣＲ［ｉ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第２の参照電流に相当する。
【０２２９】
また、図１５に示す半導体装置１０７では、メモリセルＭＣＲ［ｉ＋１］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ＋１］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第２の参照電流に相当する。
【０２３０】
そして、電流ＩＲＥＦ［ｉ］は、メモリセルＭＣＲ［ｉ］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。電流ＩＲＥＦ［ｉ＋１］は、メモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。よって、電流ＩＲＥＦ［ｉ］と電流ＩＲＥＦ［ｉ＋１］との和に相当する電流ＩＲＥＦが、メモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れることとなる。
【０２３１】
電流源回路１５は、配線ＢＬＲＥＦに流れる電流ＩＲＥＦと同じ値の電流、もしくは電流ＩＲＥＦに対応する電流を、配線ＢＬに供給する機能を有する。そして、後述するオフセットの電流を設定する際には、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる電流Ｉ［ｊ］が、メモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる電流ＩＲＥＦと異なる場合、差分の電流は回路１３または回路１４に流れる。回路１３は電流ソース回路としての機能を有し、回路１４は電流シンク回路としての機能を有する。
【０２３２】
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路１３は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路１３は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］に供給する機能を有する。すなわち、回路１３は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
【０２３３】
また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路１４は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路１４は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］から引き込む機能を有する。すなわち、回路１４は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
【０２３４】
次いで、図１５に示す半導体装置１０７の動作の一例について説明する。
【０２３５】
まず、メモリセルＭＣ［ｉ、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］に応じた電流Ｉ［ｉ、ｊ］が生成される。例えば、第１の参照電位ＶＰＲは、接地電位よりも高いハイレベルの電位とする。具体的には、接地電位よりも高く、電流源回路１５に供給されるハイレベルの電位ＶＤＤと同程度か、それ以下の電位であることが望ましい。
【０２３６】
また、メモリセルＭＣＲ［ｉ］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ］に入力される。メモリセルＭＣＲ［ｉ］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ］が生成される。
【０２３７】
また、メモリセルＭＣ［ｉ＋１、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
【０２３８】
また、メモリセルＭＣＲ［ｉ＋１］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ＋１］に入力される。メモリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ＋１］が生成される。
【０２３９】
上記動作において、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］は基準電位とする。例えば、基準電位として接地電位、基準電位よりも低いローレベルの電位ＶＳＳなどを用いることができる。或いは、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位を用いると、第２のアナログ電位Ｖｗを正負にしても、配線ＲＷの電位を接地電位よりも高くできるので信号の生成を容易にすることができ、正負のアナログデータに対する積演算が可能になるので好ましい。
【０２４０】
上記動作により、配線ＢＬ［ｊ］には、配線ＢＬ［ｊ］に電気的に接続されたメモリセルＭＣにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図１５では、メモリセルＭＣ［ｉ、ｊ］で生成される電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］で生成される電流Ｉ［ｉ＋１、ｊ］とを合わせた電流Ｉ［ｊ］が流れる。また、上記動作により、配線ＢＬＲＥＦには、配線ＢＬＲＥＦに電気的に接続されたメモリセルＭＣＲにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図１５では、メモリセルＭＣＲ［ｉ］で生成される電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］で生成される電流ＩＲＥＦ［ｉ＋１］とを合わせた電流ＩＲＥＦが流れる。
【０２４１】
次いで、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］の電位を基準電位としたまま、第１のアナログ電位によって得られる電流Ｉ［ｊ］と第１の参照電位によって得られる電流ＩＲＥＦとの差分から得られるオフセットの電流Ｉｏｆｆｓｅｔ［ｊ］を、回路１３または回路１４において保持する。
【０２４２】
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路１３は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］に供給する。すなわち、回路１３に流れる電流ＩＣＭ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＭ［ｊ］の値は回路１３において保持される。また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路１４は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］から引き込む。すなわち、回路１４に流れる電流ＩＣＰ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＰ［ｊ］の値は回路１４において保持される。
【０２４３】
次いで、既にメモリセルＭＣ［ｉ、ｊ］において保持されている第１のアナログ電位に加算するように、第２のアナログ電位をメモリセルＭＣ［ｉ、ｊ］に格納する。具体的には、配線ＲＷ［ｉ］の電位を基準電位に対してＶｗ［ｉ］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ］が、配線ＲＷ［ｉ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］に応じた電流Ｉ［ｉ、ｊ］が生成される。
【０２４４】
また、既にメモリセルＭＣ［ｉ＋１、ｊ］において保持されている第１のアナログ電位に加算するように、第２のアナログ電位をメモリセルＭＣ［ｉ＋１、ｊ］に格納する。具体的には、配線ＲＷ［ｉ＋１］の電位を基準電位に対してＶｗ［ｉ＋１］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ＋１］が、配線ＲＷ［ｉ＋１］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
【０２４５】
なお、電位を電流に変換する素子として飽和領域で動作するトランジスタＴｒ２１を用いる場合、配線ＲＷ［ｉ］の電位がＶｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位がＶｗ［ｉ＋１］であると仮定すると、メモリセルＭＣ［ｉ、ｊ］が有するトランジスタＴｒ２１のドレイン電流が電流Ｉ［ｉ、ｊ］に相当するので、第２のアナログ電流は以下の式ａ９で表される。なお、ｋは係数、ＶｔｈはトランジスタＴｒ２１の閾値電圧である。
【０２４６】
Ｉ［ｉ、ｊ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）２      （ａ９）
【０２４７】
また、メモリセルＭＣＲ［ｉ］が有するトランジスタＴｒ２１のドレイン電流が電流ＩＲＥＦ［ｉ］に相当するので、第２の参照電流は以下の式ａ１０で表される。
【０２４８】
ＩＲＥＦ［ｉ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）２      （ａ１０）
【０２４９】
そして、メモリセルＭＣ［ｉ、ｊ］に流れる電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流Ｉ［ｉ＋１、ｊ］の和に相当する電流Ｉ［ｊ］は、Ｉ［ｊ］＝ΣｉＩ［ｉ、ｊ］であり、メモリセルＭＣＲ［ｉ］に流れる電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］に流れる電流ＩＲＥＦ［ｉ＋１］の和に相当する電流ＩＲＥＦは、ＩＲＥＦ＝ΣｉＩＲＥＦ［ｉ］となり、その差分に相当する電流ΔＩ［ｊ］は以下の式ａ１１で表される。
【０２５０】
ΔＩ［ｊ］＝ＩＲＥＦ−Ｉ［ｊ］＝ΣｉＩＲＥＦ［ｉ］−ΣｉＩ［ｉ、ｊ］      （ａ１１）
【０２５１】
式ａ９、式ａ１０、式ａ１１から、電流ΔＩ［ｊ］は以下の式ａ１２のように導き出される。
【０２５２】
ΔＩ［ｊ］
＝Σｉ｛ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）２−ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）２｝
＝２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣｉＶｘ［ｉ、ｊ］２      （ａ１２）
【０２５３】
式ａ１２において、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）で示される項は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当する。
【０２５４】
また、Ｉｏｆｆｓｅｔ［ｊ］は、配線ＲＷ［ｉ］の電位を全て基準電位としたとき、すなわち第２のアナログ電位Ｖｗ［ｉ］を０、第２のアナログ電位Ｖｗ［ｉ＋１］を０としたときの電流ΔＩ［ｊ］とすると、式ａ１２から、以下の式ａ１３が導き出される。
【０２５５】
Ｉｏｆｆｓｅｔ［ｊ］＝−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣｉＶｘ［ｉ、ｊ］２      （ａ１３）
【０２５６】
したがって、式ａ１１乃至式ａ１３から、第１のアナログデータと第２のアナログデータの積和値に相当する２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）は、以下の式ａ１４で表されることが分かる。
【０２５７】
２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）＝ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］      （ａ１４）
【０２５８】
そして、メモリセルＭＣに流れる電流の和を電流Ｉ［ｊ］、メモリセルＭＣＲに流れる電流の和を電流ＩＲＥＦ、回路１３または回路１４に流れる電流を電流Ｉｏｆｆｓｅｔ［ｊ］とすると、配線ＲＷ［ｉ］の電位をＶｗ［ｉ］、配線ＲＷ［ｉ＋１］の電位をＶｗ［ｉ＋１］としたときに配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］は、ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］で表される。式ａ１４から、電流Ｉｏｕｔ［ｊ］は、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）であり、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第２のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当することが分かる。
【０２５９】
なお、トランジスタＴｒ２１は飽和領域で動作させることが望ましいが、トランジスタＴｒ２１の動作領域が理想的な飽和領域と異なっていたとしても、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第２のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積との和に相当する電流を、所望の範囲内の精度で問題なく得ることができる場合は、トランジスタＴｒ２１は飽和領域で動作しているものとみなせる。
【０２６０】
例えば、ｊ列目のメモリセルＭＣ［１、ｊ］乃至［Ｍ、ｊ］に第ｌ層の各ニューロンの重み係数ｗｎ１（ｌ）乃至ｗｎＭ（ｌ）を第１のアナログデータとしてそれぞれ格納し、配線ＲＷ［１］乃至配線ＲＷ［Ｍ］を介して第（ｌ−１）層のニューロンの出力ｚ１（ｌ−１）乃至出力ｚＭ（ｌ−１）をメモリセルＭＣ［１、ｊ］乃至メモリセルＭＣ［Ｍ、ｊ］に第２のアナログデータとしてそれぞれ入力する。上記動作により、第ｌ層の第ｎのニューロンへの入力の総和（ネット値）ｕｎ（ｌ）を、電流ΔＩｏｕｔ［ｊ］から得ることができる。従って、半導体装置１０７を用いることにより、式ａ１の演算を行うことができる。
【０２６１】
例えば、ｊ列目のメモリセルＭＣ［１、ｊ］乃至［Ｍ、ｊ］に第（ｌ＋１）層の各ニューロンの重み係数ｗｎ１（ｌ＋１）乃至ｗｎＭ（ｌ＋１）を第１のアナログデータとしてそれぞれ格納し、配線ＲＷ［１］乃至配線ＲＷ［Ｍ］を介して第ｌ層のニューロンの出力ｚ１ｌ乃至出力ｚＭｌをメモリセルＭＣ［１、ｊ］乃至メモリセルＭＣ［Ｍ、ｊ］に第２のアナログデータとしてそれぞれ入力する。上記動作により、第（ｌ＋１）層の第ｋのニューロンへの入力の総和（ネット値）ｕｋ（ｌ＋１）を、電流ΔＩｏｕｔ［ｊ］から得ることができる。従って、半導体装置１０７を用いることにより、式ａ３の演算を行うことができる。
【０２６２】
例えば、ｊ列目のメモリセルＭＣ［１、ｊ］乃至［Ｋ、ｊ］に第（ｌ＋１）層の各ニューロンの重み係数ｗｎ１（ｌ＋１）乃至ｗｎＫ（ｌ＋１）を第１のアナログデータとしてそれぞれ格納し、配線ＲＷ［１］乃至配線ＲＷ［Ｋ］を介して第（ｌ＋１）層のニューロンの誤差δ１（ｌ＋１）乃至δＫ（ｌ＋１）をメモリセルＭＣ［１、ｊ］乃至［Ｋ、ｊ］に第２のアナログデータとしてそれぞれ入力する。上記動作により、式ａ５におけるΣｋδｋ（ｌ＋１）・ｗｋｎ（ｌ＋１）の値を、電流ΔＩｏｕｔ［ｊ］から得ることができる。従って、半導体装置１０７を用いることにより、式ａ５の演算の一部を行うことができる。
【０２６３】
本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、演算回路の回路規模を小さく抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、アナログデータの演算処理に要する時間を抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、演算回路の低消費電力化を実現することができる。
【０２６４】
次いで、記憶回路１１（ＭＥＭ）と、参照用記憶回路１２（ＲＭＥＭ）の具体的な構成の一例について、図１６を用いて説明する。
【０２６５】
図１６では、記憶回路１１（ＭＥＭ）がｙ行ｘ列の複数のメモリセルＭＣを有し、参照用記憶回路１２（ＲＭＥＭ）がｙ行１列の複数のメモリセルＭＣＲを有する場合を例示している。
【０２６６】
記憶回路１１は、配線ＲＷと、配線ＷＷと、配線ＷＤと、配線ＶＲと、配線ＢＬとに電気的に接続されている。図１６では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣにそれぞれ電気的に接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣにそれぞれ電気的に接続され、配線ＷＤ［１］乃至配線ＷＤ［ｘ］が各列のメモリセルＭＣにそれぞれ電気的に接続されて、配線ＢＬ［１］乃至配線ＢＬ［ｘ］が各列のメモリセルＭＣにそれぞれ電気的に接続されている場合を例示している。また、図１６では、配線ＶＲ［１］乃至配線ＶＲ［ｘ］が各列のメモリセルＭＣにそれぞれ電気的に接続されている場合を例示している。なお、配線ＶＲ［１］乃至配線ＶＲ［ｘ］は、互いに電気的に接続されていても良い。
【０２６７】
そして、参照用記憶回路１２は、配線ＲＷと、配線ＷＷと、配線ＷＤＲＥＦと、配線ＶＲＲＥＦと、配線ＢＬＲＥＦとに電気的に接続されている。図１６では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＷＤＲＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＢＬＲＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＶＲＲＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続されている場合を例示している。なお、配線ＶＲＲＥＦは、配線ＶＲ［１］乃至配線ＶＲ［ｘ］に電気的に接続されていても良い。
【０２６８】
次いで、図１６に示した複数のメモリセルＭＣのうち、任意の２行２列のメモリセルＭＣと、図１６に示した複数のメモリセルＭＣＲのうち、任意の２行１列のメモリセルＭＣＲとの、具体的な回路構成と接続関係とを、一例として図１７に示す。
【０２６９】
具体的に図１７では、ｉ行ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、ｉ＋１行ｊ列目のメモリセルＭＣ［ｉ＋１、ｊ］と、ｉ行ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、ｉ＋１行ｊ＋１列目のメモリセルＭＣ［ｉ＋１、ｊ＋１］とを図示している。また、具体的に図１７では、ｉ行目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とを図示している。なお、ｉは１からｙ−１までの任意の数で、ｊは１からｘ−１までの任意の数とする。
【０２７０】
ｉ行目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣＲ［ｉ］とは、配線ＲＷ［ｉ］及び配線ＷＷ［ｉ］に電気的に接続されている。また、ｉ＋１行目のメモリセルＭＣ［ｉ＋１、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］と、メモリセルＭＣＲ［ｉ＋１］とは、配線ＲＷ［ｉ＋１］及び配線ＷＷ［ｉ＋１］に電気的に接続されている。
【０２７１】
ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］とは、配線ＷＤ［ｊ］、配線ＶＲ［ｊ］、及び配線ＢＬ［ｊ］に電気的に接続されている。また、ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］とは、配線ＷＤ［ｊ＋１］、配線ＶＲ［ｊ＋１］、及び配線ＢＬ［ｊ＋１］に電気的に接続されている。また、メモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とは、配線ＷＤＲＥＦ、配線ＶＲＲＥＦ、及び配線ＢＬＲＥＦに電気的に接続されている。
【０２７２】
そして、各メモリセルＭＣと各メモリセルＭＣＲとは、トランジスタＴｒ２１と、トランジスタＴｒ２２と、容量素子Ｃ１１と、を有する。トランジスタＴｒ２２は、メモリセルＭＣまたはメモリセルＭＣＲへの第１のアナログ電位の入力を制御する機能を有する。トランジスタＴｒ２１は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。容量素子Ｃ１１は、メモリセルＭＣまたはメモリセルＭＣＲにおいて保持されている第１のアナログ電位に、第２のアナログ電位を加算する機能を有する。
【０２７３】
具体的に、図１７に示すメモリセルＭＣでは、トランジスタＴｒ２２は、ゲートが配線ＷＷに電気的に接続され、ソース又はドレインの一方が配線ＷＤに電気的に接続され、ソース又はドレインの他方がトランジスタＴｒ２１のゲートに電気的に接続されている。また、トランジスタＴｒ２１は、ソース又はドレインの一方が配線ＶＲに電気的に接続され、ソース又はドレインの他方が配線ＢＬに電気的に接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに電気的に接続され、第２の電極がトランジスタＴｒ２１のゲートに電気的に接続されている。
【０２７４】
また、図１７に示すメモリセルＭＣＲでは、トランジスタＴｒ２２は、ゲートが配線ＷＷに電気的に接続され、ソース又はドレインの一方が配線ＷＤＲＥＦに電気的に接続され、ソース又はドレインの他方がトランジスタＴｒ２１のゲートに電気的に接続されている。また、トランジスタＴｒ２１は、ソース又はドレインの一方が配線ＶＲＲＥＦに電気的に接続され、ソース又はドレインの他方が配線ＢＬＲＥＦに電気的に接続されている。容量素子Ｃ１１は、第１の電極が配線ＲＷに電気的に接続され、第２の電極がトランジスタＴｒ２１のゲートに電気的に接続されている。
【０２７５】
メモリセルＭＣにおいてトランジスタＴｒ２１のゲートをノードＮとすると、メモリセルＭＣでは、トランジスタＴｒ２２を介してノードＮに第１のアナログ電位が入力され、次いでトランジスタＴｒ２２がオフになるとノードＮが浮遊状態になり、ノードＮにおいて第１のアナログ電位が保持される。また、メモリセルＭＣでは、ノードＮが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位がノードＮに与えられる。上記動作により、ノードＮは、第１のアナログ電位に、第２のアナログ電位が加算されることで得られる電位となる。
【０２７６】
なお、容量素子Ｃ１１の第１の電極の電位は容量素子Ｃ１１を介してノードＮに与えられるため、実際には、第１の電極の電位の変化量がそのままノードＮの電位の変化量に反映されるわけではない。具体的には、容量素子Ｃ１１の容量値と、トランジスタＴｒ２１のゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第１の電極の電位の変化量に乗ずることで、ノードＮの電位の変化量を正確に算出することができる。以下、説明を分かり易くするために、第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものとして説明を行う。
【０２７７】
トランジスタＴｒ２１は、ノードＮの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ２２がオフになることでノードＮの電位が保持されると、トランジスタＴｒ２１のドレイン電流の値も保持される。上記ドレイン電流には第１のアナログ電位と第２のアナログ電位が反映されている。
【０２７８】
また、メモリセルＭＣＲにおいてトランジスタＴｒ２１のゲートをノードＮＲＥＦとすると、メモリセルＭＣＲでは、トランジスタＴｒ２２を介してノードＮＲＥＦに第１の参照電位が入力され、次いでトランジスタＴｒ２２がオフになるとノードＮＲＥＦが浮遊状態になり、ノードＮＲＥＦにおいて第１の参照電位が保持される。また、メモリセルＭＣＲでは、ノードＮＲＥＦが浮遊状態になると、容量素子Ｃ１１の第１の電極に入力された第２のアナログ電位がノードＮＲＥＦに与えられる。上記動作により、ノードＮＲＥＦは、第１の参照電位に、第２のアナログ電位が加算されることで得られる電位となる。
【０２７９】
トランジスタＴｒ２１は、ノードＮＲＥＦの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ２２がオフになることでノードＮＲＥＦの電位が保持されると、トランジスタＴｒ２１のドレイン電流の値も保持される。上記ドレイン電流には第１の参照電位と第２のアナログ電位が反映されている。
【０２８０】
メモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２１に流れるドレイン電流を電流Ｉ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２１に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ］とすると、配線ＢＬ［ｊ］からメモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］に供給される電流の和は、電流Ｉ［ｊ］となる。また、メモリセルＭＣ［ｉ、ｊ＋１］のトランジスタＴｒ２１に流れるドレイン電流を電流Ｉ［ｉ、ｊ＋１］とし、メモリセルＭＣ［ｉ＋１、ｊ＋１］のトランジスタＴｒ２１に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ＋１］とすると、配線ＢＬ［ｊ＋１］からメモリセルＭＣ［ｉ、ｊ＋１］及びメモリセルＭＣ［ｉ＋１、ｊ＋１］に供給される電流の和は、電流Ｉ［ｊ＋１］となる。また、メモリセルＭＣＲ［ｉ］のトランジスタＴｒ２１に流れるドレイン電流を電流ＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］のトランジスタＴｒ２１に流れるドレイン電流を電流ＩＲＥＦ［ｉ＋１］とすると、配線ＢＬＲＥＦからメモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］に供給される電流の和は、電流ＩＲＥＦとなる。
【０２８１】
次いで、回路１３と、回路１４と、電流源回路１５（ＣＲＥＦ）の具体的な構成の一例について、図１８を用いて説明する。
【０２８２】
図１８では、図１７に示すメモリセルＭＣとメモリセルＭＣＲに対応した、回路１３、回路１４、電流源回路１５の構成の一例を示している。具体的に、図１８に示す回路１３は、ｊ列目のメモリセルＭＣに対応した回路１３［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路１３［ｊ＋１］とを有する。また、図１８に示す回路１４は、ｊ列目のメモリセルＭＣに対応した回路１４［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路１４［ｊ＋１］とを有する。
【０２８３】
そして、回路１３［ｊ］及び回路１４［ｊ］は、配線ＢＬ［ｊ］に電気的に接続されている。また、回路１３［ｊ＋１］及び回路１４［ｊ＋１］は、配線ＢＬ［ｊ＋１］に電気的に接続されている。
【０２８４】
電流源回路１５は、配線ＢＬ［ｊ］、配線ＢＬ［ｊ＋１］、配線ＢＬＲＥＦに電気的に接続されている。そして、電流源回路１５は、配線ＢＬＲＥＦに電流ＩＲＥＦを供給する機能と、電流ＩＲＥＦと同じ電流または電流ＩＲＥＦに応じた電流を、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］のそれぞれに供給する機能を有する。
【０２８５】
具体的に、回路１３［ｊ］及び回路１３［ｊ＋１］は、トランジスタＴｒ２７乃至Ｔｒ２９と、容量素子Ｃ１３とをそれぞれ有する。オフセットの電流を設定する際に、回路１３［ｊ］において、トランジスタＴｒ２７は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ］を生成する機能を有する。また、回路１３［ｊ＋１］において、トランジスタＴｒ２７は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ＋１］を生成する機能を有する。電流ＩＣＭ［ｊ］及び電流ＩＣＭ［ｊ＋１］は、回路１３［ｊ］及び回路１３［ｊ＋１］から配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］に供給される。
【０２８６】
そして、回路１３［ｊ］及び回路１３［ｊ＋１］において、トランジスタＴｒ２７は、ソース又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ２８は、ソース又はドレインの一方が配線ＢＬに電気的に接続されており、ソース又はドレインの他方がトランジスタＴｒ２７のゲートに電気的に接続されている。トランジスタＴｒ２９は、ソース又はドレインの一方がトランジスタＴｒ２７のゲートに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。容量素子Ｃ１３は、第１の電極がトランジスタＴｒ２７のゲートに電気的に接続されており、第２の電極が所定の電位が供給される配線に電気的に接続されている。
【０２８７】
トランジスタＴｒ２８のゲートは配線ＯＳＭに電気的に接続されており、トランジスタＴｒ２９のゲートは配線ＯＲＭに電気的に接続されている。
【０２８８】
なお、図１８では、トランジスタＴｒ２７がｐチャネル型であり、トランジスタＴｒ２８及びＴｒ２９がｎチャネル型である場合を例示している。
【０２８９】
また、回路１４［ｊ］及び回路１４［ｊ＋１］は、トランジスタＴｒ２４乃至Ｔｒ２６と、容量素子Ｃ１２とをそれぞれ有する。オフセットの電流を設定する際に、回路１４［ｊ］において、トランジスタＴｒ２４は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ］を生成する機能を有する。また、回路１４［ｊ＋１］において、トランジスタＴｒ２４は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ＋１］を生成する機能を有する。電流ＩＣＰ［ｊ］及び電流ＩＣＰ［ｊ＋１］は、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］から回路１４［ｊ］及び回路１４［ｊ＋１］に引き込まれる。
【０２９０】
なお、電流ＩＣＭ［ｊ］と電流ＩＣＰ［ｊ］とが、Ｉｏｆｆｓｅｔ［ｊ］に相当する。また、なお、電流ＩＣＭ［ｊ＋１］と電流ＩＣＰ［ｊ＋１］とが、Ｉｏｆｆｓｅｔ［ｊ＋１］に相当する。
【０２９１】
そして、回路１４［ｊ］及び回路１４［ｊ＋１］において、トランジスタＴｒ２４は、ソース又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ２５は、ソース又はドレインの一方が配線ＢＬに電気的に接続されており、ソース又はドレインの他方がトランジスタＴｒ２４のゲートに電気的に接続されている。トランジスタＴｒ２６は、ソース又はドレインの一方がトランジスタＴｒ２４のゲートに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。容量素子Ｃ１２は、第１の電極がトランジスタＴｒ２４のゲートに電気的に接続されており、第２の電極が所定の電位が供給される配線に電気的に接続されている。
【０２９２】
トランジスタＴｒ２５のゲートは配線ＯＳＰに電気的に接続されており、トランジスタＴｒ２６のゲートは配線ＯＲＰに電気的に接続されている。
【０２９３】
なお、図１８では、トランジスタＴｒ２４乃至Ｔｒ２６がｎチャネル型である場合を例示している。
【０２９４】
また、電流源回路１５は、配線ＢＬに対応したトランジスタＴｒ３０と、配線ＢＬＲＥＦに対応したトランジスタＴｒ３１とを有する。具体的に、図１８に示す電流源回路１５は、トランジスタＴｒ３０として、配線ＢＬ［ｊ］に対応したトランジスタＴｒ３０［ｊ］と、配線ＢＬ［ｊ＋１］に対応したトランジスタＴｒ３０［ｊ＋１］とを有する場合を例示している。
【０２９５】
そして、トランジスタＴｒ３０のゲートは、トランジスタＴｒ３１のゲートに電気的に接続されている。また、トランジスタＴｒ３０は、ソース又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ３１は、ソース又はドレインの一方が配線ＢＬＲＥＦに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。
【０２９６】
トランジスタＴｒ３０とトランジスタＴｒ３１とは、同じ極性を有している。図１８では、トランジスタＴｒ３０とトランジスタＴｒ３１とが、共にｐチャネル型を有する場合を例示している。
【０２９７】
トランジスタＴｒ３１のドレイン電流は電流ＩＲＥＦに相当する。そして、トランジスタＴｒ３０とトランジスタＴｒ３１とはカレントミラー回路としての機能を有するため、トランジスタＴｒ３０のドレイン電流は、トランジスタＴｒ３１のドレイン電流とほぼ同じ値、またはトランジスタＴｒ３１のドレイン電流に応じた値となる。
【０２９８】
なお、図１８に示した回路１３［ｊ］と回路１４［ｊ］の間にスイッチを設けても良い。また、回路１３［ｊ＋１］と回路１４［ｊ＋１］の間にスイッチを設けても良い。或いは、電流源回路１５が有するトランジスタＴｒ３１と、参照用記憶回路１２との間にスイッチを設けても良い。
【０２９９】
次いで、図１７及び図１８を用いて、本発明の一態様に係る半導体装置１０７の具体的な動作の一例について説明する。
【０３００】
図１９は、図１７に示すメモリセルＭＣ、メモリセルＭＣＲと、図１８に示す回路１３、回路１４、電流源回路１５の動作を示すタイミングチャートの一例に相当する。図１９では、時刻Ｔ０１乃至時刻Ｔ０４において、メモリセルＭＣ及びメモリセルＭＣＲに第１のアナログデータを格納する動作が行われる。時刻Ｔ０５乃至時刻Ｔ１０において、回路１３及び回路１４にオフセットの電流Ｉｏｆｆｓｅｔを設定する動作が行われる。時刻Ｔ１１乃至時刻Ｔ１６において、第１のアナログデータと第２のアナログデータとの積和値に対応したデータを取得する動作が行われる。
【０３０１】
なお、配線ＶＲ［ｊ］及び配線ＶＲ［ｊ＋１］にはローレベルの電位が供給されるものとする。また、回路１３に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。また、回路１４に電気的に接続される所定の電位を有する配線は、全てローレベルの電位ＶＳＳが供給されるものとする。また、電流源回路１５に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。
【０３０２】
また、トランジスタＴｒ２１、Ｔｒ２４、Ｔｒ２７、Ｔｒ３０［ｊ］、Ｔｒ３０［ｊ＋１］、Ｔｒ３１は飽和領域で動作するものとする。
【０３０３】
まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＷ［ｉ］にハイレベルの電位が与えられ、配線ＷＷ［ｉ＋１］にローレベルの電位が与えられる。上記動作により、図１７に示すメモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２２がオンになる。また、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２２がオフの状態を維持する。
【０３０４】
また、時刻Ｔ０１乃至時刻Ｔ０２では、図１７に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０３０５】
よって、図１７に示すメモリセルＭＣ［ｉ、ｊ］のノードＮ［ｉ、ｊ］にはトランジスタＴｒ２２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、メモリセルＭＣ［ｉ、ｊ＋１］のノードＮ［ｉ、ｊ＋１］にはトランジスタＴｒ２２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ］のノードＮＲＥＦ［ｉ］にはトランジスタＴｒ２２を介して電位ＶＰＲが与えられる。
【０３０６】
時刻Ｔ０２が終了すると、図１７に示す配線ＷＷ［ｉ］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２２がオフになる。上記動作により、ノードＮ［ｉ、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持され、ノードＮ［ｉ、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ］には電位ＶＰＲが保持される。
【０３０７】
次いで、時刻Ｔ０３乃至時刻Ｔ０４において、図１７に示す配線ＷＷ［ｉ］の電位はローレベルに維持され、配線ＷＷ［ｉ＋１］にハイレベルの電位が与えられる。上記動作により、図１７に示すメモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２２がオンになる。また、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２２がオフの状態を維持する。
【０３０８】
また、時刻Ｔ０３乃至時刻Ｔ０４では、図１７に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０３０９】
よって、図１７に示すメモリセルＭＣ［ｉ＋１、ｊ］のノードＮ［ｉ＋１、ｊ］にはトランジスタＴｒ２２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、メモリセルＭＣ［ｉ＋１、ｊ＋１］のノードＮ［ｉ＋１、ｊ＋１］にはトランジスタＴｒ２２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ＋１］のノードＮＲＥＦ［ｉ＋１］にはトランジスタＴｒ２２を介して電位ＶＰＲが与えられる。
【０３１０】
時刻Ｔ０４が終了すると、図１７に示す配線ＷＷ［ｉ＋１］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２２がオフになる。上記動作により、ノードＮ［ｉ＋１、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持され、ノードＮ［ｉ＋１、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ＋１］には電位ＶＰＲが保持される。
【０３１１】
次いで、時刻Ｔ０５乃至時刻Ｔ０６において、図１８に示す配線ＯＲＰ及び配線ＯＲＭにハイレベルの電位が与えられる。図１８に示す回路１３［ｊ］及び回路１３［ｊ＋１］では、配線ＯＲＭにハイレベルの電位が与えられることで、トランジスタＴｒ２９がオンになり、トランジスタＴｒ２７のゲートは電位ＶＤＤが与えられることでリセットされる。また、図１８に示す回路１４［ｊ］及び回路１４［ｊ＋１］では、配線ＯＲＰにハイレベルの電位が与えられることで、トランジスタＴｒ２６がオンになり、トランジスタＴｒ２４のゲートは電位ＶＳＳが与えられることでリセットされる。
【０３１２】
時刻Ｔ０６が終了すると、図１８に示す配線ＯＲＰ及び配線ＯＲＭに与えられる電位はハイレベルからローレベルに変化し、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ２９がオフになり、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ２６がオフになる。上記動作により、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ２７のゲートに電位ＶＤＤが保持され、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ２４のゲートに電位ＶＳＳが保持される。
【０３１３】
次いで、時刻Ｔ０７乃至時刻Ｔ０８において、図１８に示す配線ＯＳＰにハイレベルの電位が与えられる。また、図１７に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＰにハイレベルの電位が与えられることにより、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ２５がオンになる。
【０３１４】
配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ］が正の場合、図１７に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２１が引き込むことのできる電流との和が、トランジスタＴｒ３０［ｊ］のドレイン電流より小さいことを意味する。よって、電流ΔＩ［ｊ］が正の場合、回路１４［ｊ］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ３０［ｊ］のドレイン電流の一部がトランジスタＴｒ２４のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＰ［ｊ］）となる電位に相当する。つまり、回路１４［ｊ］のトランジスタＴｒ２４は、電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態であると言える。
【０３１５】
同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、つまり電流ΔＩ［ｊ＋１］が正の場合、回路１４［ｊ＋１］においてトランジスタＴｒ２５がオンになると、トランジスタＴｒ３０［ｊ＋１］のドレイン電流の一部がトランジスタＴｒ２４のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ＋１］とほぼ等しくなると、トランジスタＴｒ２４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２４のゲートの電位は、トランジスタＴｒ２４のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＰ［ｊ＋１］）となる電位に相当する。つまり、回路１４［ｊ＋１］のトランジスタＴｒ２４は、電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
【０３１６】
時刻Ｔ０８が終了すると、図１８に示す配線ＯＳＰに与えられる電位はハイレベルからローレベルに変化し、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ２５がオフになる。上記動作により、トランジスタＴｒ２４のゲートの電位は保持される。よって、回路１４［ｊ］は電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態を維持し、回路１４［ｊ＋１］は電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
【０３１７】
次いで、時刻Ｔ０９乃至時刻Ｔ１０において、図１８に示す配線ＯＳＭにハイレベルの電位が与えられる。また、図１７に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＭにハイレベルの電位が与えられることにより、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ２８がオンになる。
【０３１８】
配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、すなわちΔＩ［ｊ］が負の場合、図１７に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２１が引き込むことのできる電流との和が、トランジスタＴｒ３０［ｊ］のドレイン電流より大きいことを意味する。よって、電流ΔＩ［ｊ］が負の場合、回路１３［ｊ］においてトランジスタＴｒ２８がオンになると、トランジスタＴｒ２７のゲートから配線ＢＬ［ｊ］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２７のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ２７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２７のゲートの電位は、トランジスタＴｒ２７のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＭ［ｊ］）となる電位に相当する。つまり、回路１３［ｊ］のトランジスタＴｒ２７は、電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態であると言える。
【０３１９】
同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、つまり電流ΔＩ［ｊ＋１］が負の場合、回路１３［ｊ＋１］においてトランジスタＴｒ２８がオンになると、トランジスタＴｒ２７のゲートから配線ＢＬ［ｊ＋１］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ２７のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値とほぼ等しくなると、トランジスタＴｒ２７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ２７のゲートの電位は、トランジスタＴｒ２７のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＭ［ｊ＋１］）の絶対値に等しい電位に相当する。つまり、回路１３［ｊ＋１］のトランジスタＴｒ２７は、電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
【０３２０】
時刻Ｔ１０が終了すると、図１８に示す配線ＯＳＭに与えられる電位はハイレベルからローレベルに変化し、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ２８がオフになる。上記動作により、トランジスタＴｒ２７のゲートの電位は保持される。よって、回路１３［ｊ］は電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態を維持し、回路１３［ｊ＋１］は電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
【０３２１】
なお、回路１４［ｊ］及び回路１４［ｊ＋１］において、トランジスタＴｒ２４は電流を引き込む機能を有する。そのため、時刻Ｔ０７乃至時刻Ｔ０８において配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｊ］が負の場合、或いは、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｊ＋１］が負の場合、回路１４［ｊ］または回路１４［ｊ＋１］から過不足なく配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に電流を供給するのが難しくなる恐れがある。この場合、配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に流れる電流と、配線ＢＬＲＥＦに流れる電流とのバランスを取るために、メモリセルＭＣのトランジスタＴｒ２１と、回路１４［ｊ］または回路１４［ｊ＋１］のトランジスタＴｒ２４と、トランジスタＴｒ３０［ｊ］またはＴｒ３０［ｊ＋１］とが、共に飽和領域で動作することが困難になる可能性がある。
【０３２２】
時刻Ｔ０７乃至時刻Ｔ０８においてΔＩ［ｊ］が負の場合でも、トランジスタＴｒ２１、Ｔｒ２４、Ｔｒ３０［ｊ］またはＴｒ３０［ｊ＋１］における飽和領域での動作を確保するために、時刻Ｔ０５乃至時刻Ｔ０６において、トランジスタＴｒ２７のゲートを電位ＶＤＤにリセットするのではなく、トランジスタＴｒ２７のゲートの電位を所定のドレイン電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタＴｒ３０［ｊ］またはＴｒ３０［ｊ＋１］のドレイン電流に加えてトランジスタＴｒ２７から電流が供給されるため、トランジスタＴｒ２１において引き込めない分の電流を、トランジスタＴｒ２４においてある程度引き込むことができるため、トランジスタＴｒ２１、Ｔｒ２４、Ｔｒ３０［ｊ］またはＴｒ３０［ｊ＋１］における飽和領域での動作を確保することができる。
【０３２３】
なお、時刻Ｔ０９乃至時刻Ｔ１０において、配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路１４［ｊ］が電流ＩＣＰ［ｊ］を流し得る電流源に既に設定されているため、回路１３［ｊ］においてトランジスタＴｒ２７のゲートの電位はほぼ電位ＶＤＤのままとなる。同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ＋１］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路１４［ｊ＋１］が電流ＩＣＰ［ｊ＋１］を流し得る電流源に既に設定されているため、回路１３［ｊ＋１］においてトランジスタＴｒ２７のゲートの電位はほぼ電位ＶＤＤのままとなる。
【０３２４】
次いで、時刻Ｔ１１乃至時刻Ｔ１２において、図１７に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられる。また、配線ＲＷ［ｉ＋１］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であると仮定する。
【０３２５】
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１７に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。そして、上記の式ａ１４から、メモリセルＭＣ［ｉ、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、配線ＢＬ［ｊ＋１］から流れ出る電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【０３２６】
時刻Ｔ１２が終了すると、配線ＲＷ［ｉ］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０３２７】
次いで、時刻Ｔ１３乃至時刻Ｔ１４において、図１７に示す配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。また、配線ＲＷ［ｉ］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
【０３２８】
配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１７に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。そして、上記の式ａ１４から、メモリセルＭＣ［ｉ＋１、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ＋１、ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【０３２９】
時刻Ｔ１４が終了すると、配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０３３０】
次いで、時刻Ｔ１５乃至時刻Ｔ１６において、図１７に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられ、配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となり、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
【０３３１】
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１７に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。また、配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図１７に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。
【０３３２】
そして、上記の式ａ１４から、メモリセルＭＣ［ｉ、ｊ］とメモリセルＭＣ［ｉ＋１、ｊ］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］とメモリセルＭＣ［ｉ＋１、ｊ＋１］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【０３３３】
時刻Ｔ１６が終了すると、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０３３４】
上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を行うことができる。
【０３３５】
なお、トランジスタＴｒ２２、Ｔｒ２５、Ｔｒ２６、Ｔｒ２８、及びＴｒ２９は、オフ電流の著しく低いトランジスタを用いることが望ましい。トランジスタＴｒ２２にオフ電流の著しく低いトランジスタを用いることにより、ノードＮの電位の保持を長時間に渡って行うことができる。また、トランジスタＴｒ２５及びＴｒ２６にオフ電流の著しく低いトランジスタを用いることにより、トランジスタＴｒ２４のゲートの電位の保持を、長時間に渡って行うことができる。また、トランジスタＴｒ２８及びＴｒ２９にオフ電流の著しく低いトランジスタを用いることにより、トランジスタＴｒ２７のゲートの電位の保持を、長時間に渡って行うことができる。
【０３３６】
トランジスタのオフ電流を下げるには、例えば、チャネル形成領域をバンドギャップが大きい半導体で形成すればよい。上述したように、バンドギャップが大きい半導体とは、バンドギャップが２．２ｅＶ以上の半導体を指す場合があるが、このような半導体材料として酸化物半導体が挙げられる。トランジスタＴｒ２２、Ｔｒ２５、Ｔｒ２６、Ｔｒ２８、及びＴｒ２９として、ＯＳトランジスタを用いればよい。
【０３３７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３３８】
（実施の形態５）
本実施の形態では、実施の形態１に示す表示ユニット１１０のより具体的な構成例について説明する。なお、本実施の形態では、発光素子として有機ＥＬ素子を適用し、個々の画素にトランジスタを有する表示装置（アクティブ型の有機ＥＬディスプレイともいう）について説明する。
【０３３９】
＜＜画素回路例＞＞
図２０（Ａ）は、有機ＥＬ素子を有する表示装置に用いることができる画素１０の回路例である。図２０（Ｂ）は、図２０（Ａ）に示す画素１０の動作例を示すタイミングチャートである。
【０３４０】
画素１０は、走査線ＧＬ、信号線ＳＬ、配線ＭＬ、配線ＣＴＬおよび配線ＡＮＬと電気的に接続されている。また、画素１０は、トランジスタ２２１乃至２２３、容量素子２２４、および有機ＥＬ素子２２７を有する。
【０３４１】
有機ＥＬ素子２２７は、エレクトロルミネッセンスを利用する発光素子（「ＥＬ素子」ともいう）である。有機ＥＬ素子２２７は、一対の電極（アノードおよびカソード）を有し、電流または電圧によって輝度を制御することができる。有機ＥＬ素子は、一対の電極間に発光性の有機化合物を含む層（「ＥＬ層」ともいう）を有する。一対の電極間に、有機ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
【０３４２】
図２０（Ａ）では、トランジスタ２２１乃至２２３はｎ型トランジスタであるが、これらの一部または全てをｐ型トランジスタとしてもよい。また、トランジスタ２２１乃至２２３はゲートに電気的に接続されているバックゲートを有する。このようなデバイス構造とすることで、トランジスタ２２１乃至２２３の電流駆動能力を向上させることができる。トランジスタ２２１乃至２２３の一部または全てがバックゲートを有さないトランジスタでもよい。
【０３４３】
トランジスタ２２１は、トランジスタ２２２のゲート（ノード２２５）と信号線ＳＬとの間を接続するパストランジスタである。トランジスタ２２３は、配線ＭＬと有機ＥＬ素子２２７のアノードとの間を接続するパストランジスタである。トランジスタ２２２は駆動トランジスタであり、有機ＥＬ素子２２７に電流を供給する、電流源として機能する。トランジスタ２２２のドレイン電流の大きさによって、有機ＥＬ素子２２７の輝度が調節される。容量素子２２４は、ノード２２６とノード２２５の間の電圧を保持する保持容量である。
【０３４４】
トランジスタ２２２の駆動能力にばらつきが発生すると、画素１０ごとに有機ＥＬ素子２２７の輝度にばらつきが発生し、表示品位を低下させてしまう。図２０（Ａ）に示す画素１０は、トランジスタ２２２のドレイン電流をモニターすることで、有機ＥＬ素子２２７の輝度ばらつきを補正する機能を有する。
【０３４５】
図２０（Ｂ）に、図２０（Ａ）に示す走査線ＧＬの電位と、信号線ＳＬに供給される画像信号のタイミングチャートを例示する。なお、図２０（Ｂ）に示すタイミングチャートは、画素１０に含まれるトランジスタが全てｎチャネル型である場合を示している。
【０３４６】
期間Ｐ１は書き込み動作期間であり、有機ＥＬ素子２２７は発光させない。走査線ＧＬにハイレベルの電位が与えられ、トランジスタ２２１及びトランジスタ２２３がオンとなる。信号線ＳＬには、画像信号として電位Ｖｄａｔａが与えられる。電位Ｖｄａｔａは、トランジスタ２２１を介してノード２２５に与えられる。
【０３４７】
トランジスタ２２２がｎチャネル型である場合、期間Ｐ１では、配線ＭＬの電位が、配線ＣＴＬの電位に有機ＥＬ素子２２７の閾値電圧Ｖｔｈｅを加算した電位よりも低く、配線ＡＮＬの電位が、配線ＭＬの電位よりも高いことが望ましい。上記構成により、トランジスタ２２２のドレイン電流を、有機ＥＬ素子２２７ではなく配線ＭＬの方に優先的に流すことができる。
【０３４８】
期間Ｐ２は発光期間であり、有機ＥＬ素子２２７は発光する。走査線ＧＬにローレベルの電位が与えられ、トランジスタ２２１及びトランジスタ２２３がオフとなる。トランジスタ２２１がオフになることで、ノード２２５において、電位Ｖｄａｔａが保持される。また、配線ＡＮＬには電位Ｖａｎｏが与えられ、配線ＣＴＬには電位Ｖｃａｔが与えられる。電位Ｖａｎｏは、電位Ｖｃａｔに有機ＥＬ素子２２７の閾値電圧Ｖｔｈｅを加算した電位よりも高くすることが望ましい。配線ＡＮＬと配線ＣＴＬとの間に上記電位差が設けられることにより、トランジスタ２２２のドレイン電流が有機ＥＬ素子２２７に供給され、有機ＥＬ素子２２７が発光する。
【０３４９】
次いで、期間Ｐ３は、トランジスタ２２２のドレイン電流を取得するモニター期間である。走査線ＧＬにハイレベルの電位が与えられ、トランジスタ２２１及びトランジスタ２２３がオンとなる。信号線ＳＬには、トランジスタ２２２のゲート電圧が閾値電圧Ｖｔｈよりも大きくなるような電位が与えられる。配線ＭＬの電位は、配線ＣＴＬの電位に有機ＥＬ素子２２７の閾値電圧Ｖｔｈｅを加算した電位よりも低くし、配線ＡＮＬの電位は、配線ＭＬの電位よりも高くすることが望ましい。上記構成により、トランジスタ２２２のドレイン電流を、有機ＥＬ素子２２７ではなく配線ＭＬの方に優先的に流すことができる。
【０３５０】
期間Ｐ３で画素１０から配線ＭＬに出力される電流ＩＭＯＮは、発光期間にトランジスタ２２２に流れるドレイン電流に相当する。電流ＩＭＯＮはモニター回路に供給される。モニター回路は、電流ＩＭＯＮを解析し、解析結果に基づいて、補正信号を生成する。以上の動作によって、画素１０は輝度のずれを補正することができる。
【０３５１】
上記モニター動作を発光動作の後に常に行う必要はない。例えば、画素１０において、データの書き込み動作と発光動作のサイクルを複数回繰り返した後に、モニター動作を行うようにすることができる。また、モニター動作させた後、最小の階調値［０］に対応するデータ信号を画素１０に書き込むことで、有機ＥＬ素子２２７を非発光状態にするようにしてもよい。
【０３５２】
図２０（Ａ）に示す画素１０は、複数の走査線に接続されていてもよい。その場合の回路図を図２１（Ａ）に示す。図２１（Ａ）に示す画素１０において、トランジスタ２２１のゲートは走査線ＧＬ１に電気的に接続され、トランジスタ２２３のゲートは走査線ＧＬ２に電気的に接続されている。このように、トランジスタ２２１とトランジスタ２２３のオン・オフを個別に制御することで、モニター動作のタイミングをより自由に制御することができる。
【０３５３】
図２０（Ａ）に示す画素１０において、トランジスタ２２１乃至２２３は、バックゲートを設けなくてもよい。その場合の回路図を図２１（Ｂ）に示す。図２１（Ｂ）に示す構成にすることで、画素１０は製造工程を容易にすることができる。
【０３５４】
＜＜表示装置の構成例＞＞
図２２（Ａ）は、図１においてＮ１−Ｎ２の鎖線で示した部位の一部を示す断面構成例である。
【０３５５】
図２２（Ａ）に示す第１の基板４００１上に設けられた画素１０とゲートドライバ１１３は、トランジスタを複数有しており、図２２（Ａ）では、画素１０に含まれるトランジスタ４０１０と、ゲートドライバ１１３に含まれるトランジスタ４０１１とを例示している。トランジスタ４０１０およびトランジスタ４０１１上に絶縁層４１１２が設けられ、絶縁層４１１２の上に隔壁４５１０が形成されている。
【０３５６】
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に形成された電極５１７を有し、電極５１７上に絶縁層４１０３が形成されている。絶縁層４１０３上に半導体層５１２が形成されている。半導体層５１２上に電極５１０及び電極５１１が形成され、電極５１０及び電極５１１上に絶縁層４１１０及び絶縁層４１１１が形成され、絶縁層４１１０及び絶縁層４１１１上に電極５１６が形成されている。
【０３５７】
トランジスタ４０１０及びトランジスタ４０１１において、半導体層５１２はチャネル形成領域としての機能を有し、電極５１７はゲート電極としての機能を有し、電極５１０はソース電極またはドレイン電極の一方としての機能を有し、電極５１１はソース電極またはドレイン電極の他方としての機能を有し、電極５１６はバックゲート電極としての機能を有する。トランジスタ４０１０及びトランジスタ４０１１は、ボトムゲート及びバックゲートを有することで、オン電流を増大させることができる。また、トランジスタの閾値を制御することができる。
【０３５８】
トランジスタ４０１０にＯＳトランジスタを用いた場合、ＯＳトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
【０３５９】
また、図２２（Ａ）に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、電極５１１と電極４０２１が絶縁層４１０３を介して重なる領域を有する。電極４０２１は、電極５１７と同じ導電層で形成されている。
【０３６０】
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。
【０３６１】
図２２（Ａ）は、発光素子４５１３として有機ＥＬ素子を用いた例である。有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）などを有していてもよい。ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
【０３６２】
図２２（Ａ）において、発光素子４５１３は、画素１０に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、ＥＬ層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。また、ＥＬ層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【０３６３】
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０３６４】
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ  Ｌｉｋｅ  Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０３６５】
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
【０３６６】
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
【０３６７】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０３６８】
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
【０３６９】
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０３７０】
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
【０３７１】
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくは、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導体等が挙げられる。
【０３７２】
発光素子４５１３が光を外部に取り出すため、少なくとも第１の電極層４０３０または第２の電極層４０３１の一方が透明であればよい。表示装置は、光の取り出し方によって、上面射出（トップエミッション）構造と、下面射出（ボトムエミッション）構造と、両面射出（デュアルエミッション）構造に分類される。上面射出構造は、トランジスタ及び発光素子が形成された基板とは逆側の面（上面）から光を取り出す場合をいう。下面射出構造は、トランジスタ及び発光素子が形成された基板の面（下面）から光を取り出す場合をいう。両面射出構造は、上面と下面の両方から光を取り出す場合をいう。例えば、上面射出構造の場合、第２の電極層４０３１を透明にすればよい。例えば、下面射出構造の場合、第１の電極層４０３０を透明にすればよい。例えば、両面射出構造の場合、第１の電極層４０３０及び第２の電極層４０３１を透明にすればよい。
【０３７３】
図２２（Ｂ）は、図２２（Ａ）に示すトランジスタ４０１１及び４０１０に、トップゲート型のトランジスタを設けた場合の断面図を示している。図２２（Ｂ）のトランジスタ４０１０、４０１１において、電極５１７はゲート電極としての機能を有し、電極５１０はソース電極またはドレイン電極の一方としての機能を有し、電極５１１はソース電極またはドレイン電極の他方としての機能を有する。図２２（Ｂ）のその他の構成要素については、図２２（Ａ）の記載を参照すればよい。
【０３７４】
図２２（Ｃ）は、図２２（Ｂ）に示すトランジスタ４０１１及びトランジスタ４０１０に、バックゲートとして機能する電極５１６を設けた場合の断面図を示している。トランジスタ４０１０及びトランジスタ４０１１はトップゲート及びバックゲートを有することで、オン電流を増大させることができる。また、トランジスタの閾値を制御することができる。図２２（Ｃ）のその他の構成要素については、図２２（Ａ）の記載を参照すればよい。
【０３７５】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３７６】
（実施の形態６）
本実施の形態では、実施の形態１に示す表示ユニット１１０に適用できる表示装置として、反射型素子と発光型素子とを組み合わせた表示装置の構成例を説明する。１つの画素に反射型素子と発光型素子とが設けられているハイブリッド型の表示装置であり、明るい環境では反射型素子、暗い環境では発光型素子を用いることで、外光環境に依存しない良好な表示品質を有し、かつ消費電力が低い表示装置を提供することができる。なお、反射型素子としては、液晶や電子ペーパー等を適用することができる。以下、反射型素子を反射素子３０ａ、発光型素子を発光素子３０ｂとして説明する。
【０３７７】
＜表示ユニット＞
図２３に示す、表示ユニット３１０は、画素アレイ３１１、ゲートドライバ３１３、ゲートドライバ３１４、およびコントローラＩＣ１１９を有する。
【０３７８】
画素アレイ３１１は、複数の画素３０を有し、それぞれの画素３０はトランジスタを用いて駆動されるアクティブ型の素子である。また、画素３０は、反射素子３０ａと発光素子３０ｂを有する。
【０３７９】
ゲートドライバ３１３は、反射素子３０ａを選択するためのゲート線を駆動する機能をもち、ゲートドライバ３１４は、発光素子３０ｂを選択するためのゲート線を駆動する機能をもつ。反射素子３０ａにデータ信号を供給するソース線を駆動するソースドライバ、および発光素子３０ｂにデータ信号を供給するソース線を駆動するソースドライバは、それぞれ、コントローラＩＣ１１９に設けられている。コントローラＩＣ１１９の数は、画素アレイの画素数に応じて決定される。
【０３８０】
図２３の例では、画素アレイ３１１と共にゲートドライバ３１３、３１４が同一基板上に集積されている例を示しているが、ゲートドライバ３１３、３１４を専用ＩＣとすることもできる。あるいは、コントローラＩＣ１１９に、ゲートドライバ３１３またはゲートドライバ３１４を組み込んでもよい。
【０３８１】
＜コントローラＩＣ＞
図２４は、コントローラＩＣ１１９の構成例を示すブロック図である。コントローラＩＣ１１９は、インターフェース１５０、フレームメモリ１５１、デコーダ１５２、センサコントローラ１５３、コントローラ１５４、クロック生成回路１５５、画像処理部１６０、メモリ１７０、タイミングコントローラ１７３、レジスタ１７５、ソースドライバ１８０、およびタッチセンサコントローラ１８４を有する。なお、実施の形態１と同じように、タッチセンサユニット１２０を表示ユニット３１０に組み合わせてもよい。
【０３８２】
ソースドライバ１８０は、ソースドライバ１８１、１８２を有する。ソースドライバ１８１は、反射素子３０ａを駆動するためのドライバであり、ソースドライバ１８２は、発光素子３０ｂを駆動するためのドライバである。ここでは、反射素子３０ａとして液晶（ＬＣ）素子、発光素子３０ｂとして有機ＥＬ素子である場合の、コントローラＩＣを説明する。
【０３８３】
反射素子３０ａと発光素子３０ｂが同じ画像データを表示する場合、画像処理部１６０は、反射素子３０ａが表示する画像データと、発光素子３０ｂが表示する画像データとを、分けて作成する機能を有する。この場合、光センサ１４３およびセンサコントローラ１５３を用いて測定した、光１４５の明るさに応じて、反射素子３０ａの反射強度および発光素子３０ｂの発光強度を調整することができる。ここでは、当該調整を調光、あるいは調光処理と呼ぶ。また、当該処理を実行する回路を調光回路と呼ぶ。
【０３８４】
例えば、晴れの日の日中に外で表示ユニット３１０を使用する場合、反射素子３０ａのみで十分な輝度が得られるときは、発光素子３０ｂを光らせる必要はない。また、夜間や暗所で表示ユニット３１０を使用する場合、発光素子３０ｂを光らせて表示を行う。
【０３８５】
外光の明るさに応じて、画像処理部１６０は、反射素子３０ａのみで表示を行う画像データを作成、もしくは発光素子３０ｂのみで表示を行う画像データを作成、もしくは反射素子３０ａと発光素子３０ｂを組み合わせて表示を行う画像データを作成することができる。外光の明るい環境においても、外光の暗い環境においても、表示ユニット３１０は良好な表示を行うことができる。
【０３８６】
外光の明るい環境においては、発光素子３０ｂを光らせない、もしくは発光素子３０ｂの輝度を低くすることで、消費電力を低減することができる。または、外光の明るい環境においても、反射素子３０ａによる表示に加えて、発光素子３０ｂを光らせることで、色再現性および視認性を向上させることができる。
【０３８７】
また、反射素子３０ａの表示に、発光素子３０ｂの表示を組み合わせることで、色調を補正することができる。このような色調補正のためには、光センサ１４３およびセンサコントローラ１５３に、光１４５の色調を測定する機能を追加すればよい。例えば、夕暮れ時の赤みがかった環境において表示ユニット３１０を使用する場合、反射素子３０ａによる表示のみではＢ（青）成分が足りないため、発光素子３０ｂのＢ（青）画素を発光することで、色調を補正することができる。ここでは、当該補正を調色、あるいは調色処理と呼ぶ。また、当該処理を実行する回路を調色回路と呼ぶ。
【０３８８】
また、反射素子３０ａと発光素子３０ｂは、異なる画像データを表示することができる。一般に、反射型素子として適用できる液晶や電子ペーパー等は、動作速度が遅いものが多い（絵を表示するまでに時間を要する）。そのため、反射素子３０ａに背景となる静止画を表示し、発光素子３０ｂに動きのあるマウスポインタ等を表示することができる。静止画に対しては、上述したＩＤＳ駆動を行い、動画に対しては、発光素子３０ｂを光らせることで、表示ユニット３１０は、なめらかな動画表示と低消費電力を両立することができる。この場合、フレームメモリ１５１には、反射素子３０ａと発光素子３０ｂ、それぞれに表示する画像データを保存する領域を設ければよい。
【０３８９】
＜＜表示ユニットの構成例＞＞
図２５は、表示ユニット３１０の構成例を説明するブロック図である。
【０３９０】
表示ユニット３１０は、画素アレイ３１１を有する。また、表示ユニット３１０は、ゲートドライバＧＤ、またはソースドライバＳＤを備えることができる。
【０３９１】
＜画素アレイ３１１＞
画素アレイ３１１は、一群の複数の画素７０２（ｉ，１）乃至画素７０２（ｉ，ｎ）と、他の一群の複数の画素７０２（１，ｊ）乃至画素７０２（ｍ，ｊ）と、走査線Ｇ１（ｉ）と、を有する。また、走査線Ｇ２（ｉ）と、配線ＣＳＣＯＭと、配線ＡＮＯと、信号線Ｓ２（ｊ）と、を有する。なお、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数であり、ｍおよびｎは１以上の整数である。
【０３９２】
一群の複数の画素７０２（ｉ，１）乃至画素７０２（ｉ，ｎ）は画素７０２（ｉ，ｊ）を含み、一群の複数の画素７０２（ｉ，１）乃至画素７０２（ｉ，ｎ）は行方向（図中に矢印Ｒ１で示す方向）に配設される。
【０３９３】
他の一群の複数の画素７０２（１，ｊ）乃至画素７０２（ｍ，ｊ）は、画素７０２（ｉ，ｊ）を含み、他の一群の複数の画素７０２（１，ｊ）乃至画素７０２（ｍ，ｊ）は行方向と交差する列方向（図中に矢印Ｃ１で示す方向）に配設される。
【０３９４】
走査線Ｇ１（ｉ）および走査線Ｇ２（ｉ）は、行方向に配設される一群の複数の画素７０２（ｉ，１）乃至画素７０２（ｉ，ｎ）と電気的に接続される。
【０３９５】
列方向に配設される他の一群の複数の画素７０２（１，ｊ）乃至画素７０２（ｍ，ｊ）は、信号線Ｓ１（ｊ）および信号線Ｓ２（ｊ）と電気的に接続される。
【０３９６】
＜ゲートドライバＧＤ＞
ゲートドライバＧＤは、制御情報に基づいて選択信号を供給する機能を有する。
【０３９７】
一例を挙げれば、制御情報に基づいて、３０Ｈｚ以上、好ましくは６０Ｈｚ以上の頻度で一の走査線に選択信号を供給する機能を備える。これにより、動画像をなめらかに表示することができる。
【０３９８】
例えば、制御情報に基づいて、３０Ｈｚ未満、好ましくは１Ｈｚ未満、より好ましくは一分に一回未満の頻度で一の走査線に選択信号を供給する機能を備える。これにより、フリッカーが抑制された状態で静止画像を表示することができる。
【０３９９】
＜ソースドライバＳＤ、ソースドライバＳＤ１、ソースドライバＳＤ２＞
ソースドライバＳＤは、ソースドライバＳＤ１と、ソースドライバＳＤ２と、を有する。ソースドライバＳＤ１およびソースドライバＳＤ２は、コントローラＩＣ１１９からの信号に基づいて、データ信号を供給する機能を有する。
【０４００】
ソースドライバＳＤ１は、一の表示素子と電気的に接続される画素回路に供給するデータ信号を生成する機能を備える。具体的には、極性が反転する信号を生成する機能を備える。これにより、例えば、液晶表示素子を駆動することができる。
【０４０１】
ソースドライバＳＤ２は、一の表示素子とは異なる方法を用いて表示をする他の表示素子（以下、第２の表示素子ともいう）と電気的に接続される画素回路に供給するデータ信号を生成する機能を備える。例えば、有機ＥＬ素子を駆動することができる。
【０４０２】
例えば、シフトレジスタ等のさまざまな順序回路等をソースドライバＳＤに用いることができる。
【０４０３】
例えば、ソースドライバＳＤ１およびソースドライバＳＤ２が集積された集積回路を、ソースドライバＳＤに用いることができる。具体的には、シリコン基板上に形成された集積回路をソースドライバＳＤに用いることができる。
【０４０４】
ソースドライバＳＤを、コントローラＩＣ１１９と同じ集積回路に含めてもよい。具体的には、シリコン基板上に形成された集積回路を、コントローラＩＣ１１９およびソースドライバＳＤに用いることができる。
【０４０５】
例えば、ＣＯＧ（Ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）法またはＣＯＦ（Ｃｈｉｐ  ｏｎ  Ｆｉｌｍ）法を用いて、上記集積回路を実装することができる。具体的には、異方性導電膜を用いて、集積回路を端子に実装することができる。
【０４０６】
＜画素回路＞
図２６は、画素７０２の構成例を示す回路図である。画素７０２（ｉ，ｊ）は、反射素子３０ａ（ｉ，ｊ）および発光素子３０ｂ（ｉ，ｊ）を駆動する機能を備える。これにより、例えば同一の工程を用いて形成することができる画素回路を用いて、反射素子３０ａと、反射素子３０ａとは異なる方法を用いて表示をする発光素子３０ｂと、を駆動することができる。反射型の表示素子、反射素子３０ａを用いて表示を行うことで、消費電力を低減することができる。または、外光が明るい環境下において高いコントラストで画像を良好に表示することができる。光を射出する表示素子、発光素子３０ｂを用いて表示を行うことで、暗い環境下で画像を良好に表示することができる。
【０４０７】
画素７０２（ｉ，ｊ）は、信号線Ｓ１（ｊ）、信号線Ｓ２（ｊ）、走査線Ｇ１（ｉ）、走査線Ｇ２（ｉ）、配線ＣＳＣＯＭおよび配線ＡＮＯと電気的に接続される。
【０４０８】
画素７０２（ｉ，ｊ）は、スイッチＳＷ１、容量素子Ｃ２１、スイッチＳＷ２、トランジスタＭおよび容量素子Ｃ２２を含む。
【０４０９】
走査線Ｇ１（ｉ）と電気的に接続されるゲート電極と、信号線Ｓ１（ｊ）と電気的に接続される第１の電極と、を有するトランジスタを、スイッチＳＷ１に用いることができる。
【０４１０】
容量素子Ｃ２１は、スイッチＳＷ１に用いるトランジスタの第２の電極と電気的に接続される第１の電極と、配線ＣＳＣＯＭと電気的に接続される第２の電極と、を有する。
【０４１１】
走査線Ｇ２（ｉ）と電気的に接続されるゲート電極と、信号線Ｓ２（ｊ）と電気的に接続される第１の電極と、を有するトランジスタを、スイッチＳＷ２に用いることができる。
【０４１２】
トランジスタＭは、スイッチＳＷ２に用いるトランジスタの第２の電極と電気的に接続されるゲート電極と、配線ＡＮＯと電気的に接続される第１の電極と、を有する。
【０４１３】
なお、トランジスタＭは、第１のゲート電極と第２のゲート電極を有していてもよい。第１のゲート電極と第２のゲート電極は、電気的に接続されていてもよい。第１のゲート電極と第２のゲート電極は、半導体膜を間に介して互いに重なる領域を有することが好ましい。
【０４１４】
容量素子Ｃ２２は、スイッチＳＷ２に用いるトランジスタの第２の電極と電気的に接続される第１の電極と、トランジスタＭの第１の電極と電気的に接続される第２の電極と、を有する。
【０４１５】
反射素子３０ａ（ｉ，ｊ）の第１の電極を、スイッチＳＷ１に用いるトランジスタの第２の電極と電気的に接続する。また、反射素子３０ａ（ｉ，ｊ）の第２の電極を、配線ＶＣＯＭ１と電気的に接続する。これにより、反射素子３０ａ（ｉ，ｊ）を駆動することができる。
【０４１６】
発光素子３０ｂ（ｉ，ｊ）の第１の電極をトランジスタＭの第２の電極と電気的に接続し、発光素子３０ｂ（ｉ，ｊ）の第２の電極を配線ＶＣＯＭ２と電気的に接続する。これにより、発光素子３０ｂ（ｉ，ｊ）を駆動することができる。
【０４１７】
＜表示ユニット上面図＞
図２７は、表示ユニット３１０の構成を説明する図である。図２７（Ａ）は、表示ユニット３１０の上面図であり、図２７（Ｂ）は、図２７（Ａ）に示す表示ユニット３１０の画素の一部を説明する上面図である。図２７（Ｃ）は、図２７（Ｂ）に示す画素の構成を説明する模式図である。
【０４１８】
図２７（Ａ）は、フレキシブルプリント基板ＦＰＣ１上に、ソースドライバＳＤと端子５１９Ｂが配置されている。
【０４１９】
図２７（Ｃ）において、画素７０２（ｉ，ｊ）は、反射素子３０ａ（ｉ，ｊ）および発光素子３０ｂ（ｉ，ｊ）を備える。
【０４２０】
＜表示ユニット断面図＞
図２８および図２９は、表示ユニット３１０の構成を説明する断面図である。図２８（Ａ）は、図２７（ＡおよびＢ）の切断線Ｘ１−Ｘ２、切断線Ｘ３−Ｘ４、切断線Ｘ５−Ｘ６における断面図であり、図２８（Ｂ）は、図２８（Ａ）の一部を説明する図である。
【０４２１】
図２９（Ａ）は、図２７（ＡおよびＢ）の切断線Ｘ７−Ｘ８、切断線Ｘ９−Ｘ１０における断面図であり、図２９（Ｂ）は、図２９（Ａ）の一部を説明する図である。
【０４２２】
以下、図２８および図２９用いて、表示ユニット３１０の各構成要素について説明を行う。
【０４２３】
＜基板５７０＞
作製工程中の熱処理に耐えうる程度の耐熱性を有する材料を基板５７０等に用いることができる。例えば、厚さ０．７ｍｍ以下厚さ０．１ｍｍ以上の材料を基板５７０に用いることができる。具体的には、厚さ０．１ｍｍ程度まで研磨した材料を用いることができる。
【０４２４】
例えば、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の面積が大きなガラス基板を基板５７０等に用いることができる。これにより、大型の表示装置を作製することができる。
【０４２５】
有機材料、無機材料または有機材料と無機材料等の複合材料等を基板５７０等に用いることができる。例えば、ガラス、セラミックス、金属等の無機材料を基板５７０等に用いることができる。
【０４２６】
具体的には、無アルカリガラス、ソーダ石灰ガラス、カリガラス、クリスタルガラス、アルミノ珪酸ガラス、強化ガラス、化学強化ガラス、石英またはサファイア等を、基板５７０等に用いることができる。具体的には、無機酸化物膜、無機窒化物膜または無機酸窒化物膜等を、基板５７０等に用いることができる。例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を、基板５７０等に用いることができる。ステンレス・スチールまたはアルミニウム等を、基板５７０等に用いることができる。
【０４２７】
例えば、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を基板５７０等に用いることができる。これにより、半導体素子を基板５７０等に形成することができる。
【０４２８】
例えば、樹脂、樹脂フィルムまたはプラスチック等の有機材料を基板５７０等に用いることができる。具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネートまたはアクリル樹脂等の樹脂フィルムまたは樹脂板を、基板５７０等に用いることができる。
【０４２９】
例えば、金属板、薄板状のガラス板または無機材料等の膜を樹脂フィルム等に貼り合わせた複合材料を基板５７０等に用いることができる。例えば、繊維状または粒子状の金属、ガラスもしくは無機材料等を樹脂フィルムに分散した複合材料を、基板５７０等に用いることができる。例えば、繊維状または粒子状の樹脂もしくは有機材料等を無機材料に分散した複合材料を、基板５７０等に用いることができる。
【０４３０】
また、単層の材料または複数の層が積層された材料を、基板５７０等に用いることができる。例えば、基材と基材に含まれる不純物の拡散を防ぐ絶縁膜等が積層された材料を、基板５７０等に用いることができる。具体的には、ガラスとガラスに含まれる不純物の拡散を防ぐ酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等から選ばれた一または複数の膜が積層された材料を、基板５７０等に用いることができる。または、樹脂と樹脂を透過する不純物の拡散を防ぐ酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜等が積層された材料を、基板５７０等に用いることができる。
【０４３１】
具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネート若しくはアクリル樹脂等の樹脂フィルム、樹脂板または積層材料等を基板５７０等に用いることができる。
【０４３２】
具体的には、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート、ポリウレタン、アクリル樹脂、エポキシ樹脂もしくはシリコーン等のシロキサン結合を有する樹脂を含む材料を基板５７０等に用いることができる。
【０４３３】
具体的には、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）またはアクリル樹脂等を基板５７０等に用いることができる。または、シクロオレフィンポリマー（ＣＯＰ）、シクロオレフィンコポリマー（ＣＯＣ）等を用いることができる。
【０４３４】
また、紙または木材などを基板５７０等に用いることができる。
【０４３５】
例えば、可撓性を有する基板を基板５７０等に用いることができる。
【０４３６】
なお、トランジスタまたは容量素子等を基板に直接形成する方法を用いることができる。また、例えば作製工程中に加わる熱に耐熱性を有する工程用の基板にトランジスタまたは容量素子等を形成し、形成されたトランジスタまたは容量素子等を基板５７０等に転置する方法を用いることができる。これにより、例えば可撓性を有する基板にトランジスタまたは容量素子等を形成できる。
【０４３７】
＜基板７７０＞
例えば、透光性を備える材料を基板７７０に用いることができる。具体的には、基板５７０に用いることができる材料から選択された材料を基板７７０に用いることができる。
【０４３８】
例えば、アルミノ珪酸ガラス、強化ガラス、化学強化ガラスまたはサファイア等を、表示ユニットの使用者に近い側に配置される基板７７０に好適に用いることができる。これにより、使用に伴う表示ユニットの破損や傷付きを防止することができる。
【０４３９】
また、例えば、厚さ０．７ｍｍ以下厚さ０．１ｍｍ以上の材料を基板７７０に用いることができる。具体的には、厚さを薄くするために研磨した基板を用いることができる。これにより、機能膜７７０Ｄを反射素子３０ａ（ｉ，ｊ）に近づけて配置することができる。その結果、画像のボケを低減し、画像を鮮明に表示することができる。
【０４４０】
＜構造体ＫＢ１＞
例えば、有機材料、無機材料または有機材料と無機材料の複合材料を構造体ＫＢ１等に用いることができる。これにより、所定の間隔を、構造体ＫＢ１等を挟む構成の間に設けることができる。
【０４４１】
具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネート、ポリシロキサン若しくはアクリル樹脂等またはこれらから選択された複数の樹脂の複合材料などを構造体ＫＢ１に用いることができる。また、感光性を有する材料を用いて形成してもよい。
【０４４２】
＜封止材７０５＞
無機材料、有機材料または無機材料と有機材料の複合材料等を、封止材７０５等に用いることができる。
【０４４３】
例えば、熱溶融性の樹脂または硬化性の樹脂等の有機材料を、封止材７０５等に用いることができる。
【０４４４】
例えば、反応硬化型接着剤、光硬化型接着剤、熱硬化型接着剤または／および嫌気型接着剤等の有機材料を、封止材７０５等に用いることができる。
【０４４５】
具体的には、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等を含む接着剤を、封止材７０５等に用いることができる。
【０４４６】
＜接合層５０５＞
例えば、封止材７０５に用いることができる材料を、接合層５０５に用いることができる。
【０４４７】
＜絶縁膜５２１、絶縁膜５１８＞
例えば、絶縁性の無機材料、絶縁性の有機材料または無機材料と有機材料を含む絶縁性の複合材料を、絶縁膜５２１、５１８等に用いることができる。
【０４４８】
具体的には、無機酸化物膜、無機窒化物膜または無機酸化窒化物膜等またはこれらから選ばれた複数を積層した積層材料を、絶縁膜５２１、５１８等に用いることができる。例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等、またはこれらから選ばれた複数を積層した積層材料を含む膜を、絶縁膜５２１、５１８等に用いることができる。
【０４４９】
具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネート、ポリシロキサン若しくはアクリル樹脂等、またはこれらから選択された複数の樹脂の積層材料もしくは複合材料などを、絶縁膜５２１、５１８等に用いることができる。また、感光性を有する材料を用いて形成してもよい。
【０４５０】
これにより、例えば絶縁膜５２１、５１８と重なるさまざまな構造に由来する段差を平坦化することができる。
【０４５１】
＜絶縁膜５２８＞
例えば、絶縁膜５２１に用いることができる材料を、絶縁膜５２８等に用いることができる。具体的には、厚さ１μｍのポリイミドを含む膜を絶縁膜５２８に用いることができる。
【０４５２】
＜絶縁膜５０１Ａ＞
例えば、絶縁膜５２１に用いることができる材料を、絶縁膜５０１Ａに用いることができる。また、例えば、水素を供給する機能を備える材料を、絶縁膜５０１Ａに用いることができる。
【０４５３】
具体的には、シリコンおよび酸素を含む材料と、シリコンおよび窒素を含む材料と、を積層した材料を、絶縁膜５０１Ａに用いることができる。例えば、加熱等により水素を放出し、放出した水素を他の構成に供給する機能を備える材料を、絶縁膜５０１Ａに用いることができる。具体的には、作製工程中に取り込まれた水素を加熱等により放出し、他の構成に供給する機能を備える材料を絶縁膜５０１Ａに用いることができる。
【０４５４】
例えば、原料ガスにシラン等を用いる化学気相成長法により形成されたシリコンおよび酸素を含む膜を、絶縁膜５０１Ａに用いることができる。
【０４５５】
具体的には、シリコンおよび酸素を含む厚さ２００ｎｍ以上６００ｎｍ以下の材料と、シリコンおよび窒素を含む厚さ２００ｎｍ程度の材料と、を積層した材料を絶縁膜５０１Ａに用いることができる。
【０４５６】
＜絶縁膜５０１Ｃ＞
例えば、絶縁膜５２１に用いることができる材料を、絶縁膜５０１Ｃに用いることができる。具体的には、シリコンおよび酸素を含む材料を、絶縁膜５０１Ｃに用いることができる。これにより、画素回路または第２の表示素子等への不純物の拡散を抑制することができる。
【０４５７】
例えば、シリコン、酸素および窒素を含む厚さ２００ｎｍの膜を絶縁膜５０１Ｃに用いることができる。
【０４５８】
＜中間膜７５４Ａ、中間膜７５４Ｂ、中間膜７５４Ｃ＞
例えば、１０ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下の厚さを有する膜を、中間膜７５４Ａ、中間膜７５４Ｂまたは中間膜７５４Ｃに用いることができる。なお、本明細書において、中間膜７５４Ａ、中間膜７５４Ｂまたは中間膜７５４Ｃを中間膜という。
【０４５９】
例えば、水素を透過または供給する機能を備える材料を、中間膜に用いることができる。
【０４６０】
例えば、導電性を備える材料を中間膜に用いることができる。
【０４６１】
例えば、透光性を備える材料を中間膜に用いることができる。
【０４６２】
具体的には、インジウムおよび酸素を含む材料、インジウム、ガリウム、亜鉛および酸素を含む材料、またはインジウム、スズおよび酸素を含む材料等を中間膜に用いることができる。なお、これらの材料は水素を透過する機能を備える。
【０４６３】
具体的には、インジウム、ガリウム、亜鉛および酸素を含む厚さ５０ｎｍの膜または厚さ１００ｎｍの膜を中間膜に用いることができる。
【０４６４】
なお、エッチングストッパーとして機能する膜が積層された材料を中間膜に用いることができる。具体的には、インジウム、ガリウム、亜鉛および酸素を含む厚さ５０ｎｍの膜と、インジウム、スズおよび酸素を含む厚さ２０ｎｍの膜と、をこの順で積層した積層材料を中間膜に用いることができる。
【０４６５】
＜配線、端子、導電膜＞
導電性を備える材料を配線等に用いることができる。具体的には、導電性を備える材料を、信号線Ｓ１（ｊ）、信号線Ｓ２（ｊ）、走査線Ｇ１（ｉ）、走査線Ｇ２（ｉ）、配線ＣＳＣＯＭ、配線ＡＮＯ、導電膜５１１Ｂまたは導電膜５１１Ｃ等に用いることができる。
【０４６６】
例えば、無機導電性材料、有機導電性材料、金属または導電性セラミックスなどを配線等に用いることができる。
【０４６７】
具体的には、アルミニウム、金、白金、銀、銅、クロム、タンタル、チタン、モリブデン、タングステン、ニッケル、鉄、コバルト、パラジウム、またはマンガンから選ばれた金属元素などを、配線等に用いることができる。または、上述した金属元素を含む合金などを、配線等に用いることができる。特に、銅とマンガンの合金がウエットエッチング法を用いた微細加工に好適である。
【０４６８】
具体的には、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等を配線等に用いることができる。
【０４６９】
具体的には、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物を、配線等に用いることができる。
【０４７０】
具体的には、グラフェンまたはグラファイトを含む膜を配線等に用いることができる。
【０４７１】
例えば、酸化グラフェンを含む膜を形成し、酸化グラフェンを含む膜を還元することにより、グラフェンを含む膜を形成することができる。還元する方法としては、熱を加える方法や還元剤を用いる方法等を挙げることができる。
【０４７２】
例えば、金属ナノワイヤーを含む膜を配線等に用いることができる。具体的には、銀を含むナノワイヤーを用いることができる。
【０４７３】
具体的には、導電性高分子を配線等に用いることができる。
【０４７４】
なお、例えば、導電材料ＡＣＦ１を用いて、端子５１９Ｂとフレキシブルプリント基板ＦＰＣ１を電気的に接続することができる。
【０４７５】
＜反射素子３０ａ（ｉ，ｊ）＞
反射素子３０ａ（ｉ，ｊ）は、光の反射を制御する機能を備えた表示素子であり、例えば、液晶素子、電気泳動素子、またはＭＥＭＳ表示素子等を用いることができる。具体的には、反射型の液晶表示素子を反射素子３０ａ（ｉ，ｊ）に用いることができる。反射型の表示素子を用いることにより、表示ユニットの消費電力を抑制することができる。
【０４７６】
例えば、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モードなどの駆動方法を用いて駆動することができる液晶素子を用いることができる。
【０４７７】
また、例えば垂直配向（ＶＡ）モード、具体的には、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＣＰＡ（Ｃｏｎｔｉｎｕｏｕｓ  Ｐｉｎｗｈｅｅｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ−Ｖｉｅｗ）モードなどの駆動方法を用いて駆動することができる液晶素子を用いることができる。
【０４７８】
反射素子３０ａ（ｉ，ｊ）は、電極７５１（ｉ，ｊ）と、電極７５２と、液晶材料を含む層７５３と、を有する。層７５３は、電極７５１（ｉ，ｊ）および電極７５２の間の電圧を用いて配向を制御することができる液晶材料を含む。例えば、層７５３の厚さ方向（縦方向ともいう）、縦方向と交差する方向（横方向または斜め方向ともいう）の電界を、液晶材料の配向を制御する電界に用いることができる。
【０４７９】
例えば、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を、層７５３に用いることができる。または、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す液晶材料を用いることができる。または、ブルー相を示す液晶材料を用いることができる。
【０４８０】
例えば、配線等に用いる材料を電極７５１（ｉ，ｊ）に用いることができる。具体的には、反射膜を電極７５１（ｉ，ｊ）に用いることができる。例えば、透光性を備える導電膜と、開口部を備える反射膜と、を積層した材料を電極７５１（ｉ，ｊ）に用いることができる。
【０４８１】
例えば、導電性を備える材料を、電極７５２に用いることができる。可視光について透光性を備える材料を、電極７５２に用いることができる。
【０４８２】
例えば、導電性酸化物、光が透過する程度に薄い金属膜または金属ナノワイヤーを、電極７５２に用いることができる。
【０４８３】
具体的には、インジウムを含む導電性酸化物を電極７５２に用いることができる。または、厚さ１ｎｍ以上１０ｎｍ以下の金属薄膜を電極７５２に用いることができる。また、銀を含む金属ナノワイヤーを電極７５２に用いることができる。
【０４８４】
具体的には、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛、アルミニウムを添加した酸化亜鉛などを、電極７５２に用いることができる。
【０４８５】
＜反射膜＞
例えば、可視光を反射する材料を反射膜に用いることができる。具体的には、銀を含む材料を反射膜に用いることができる。例えば、銀およびパラジウム等を含む材料または銀および銅等を含む材料を反射膜に用いることができる。
【０４８６】
反射膜は、例えば、層７５３を透過してくる光を反射する。これにより、反射素子３０ａ（ｉ，ｊ）を反射型の表示素子にすることができる。また、例えば、表面に凹凸を備える材料を、反射膜に用いることができる。これにより、入射する光をさまざまな方向に反射して、白色の表示をすることができる。
【０４８７】
例えば、電極７５１（ｉ，ｊ）等を反射膜に用いることができる。
【０４８８】
例えば、層７５３と電極７５１（ｉ，ｊ）の間に挟まれる領域を備える膜を、反射膜に用いることができる。または、電極７５１（ｉ，ｊ）が透光性を有する場合、電極７５１（ｉ，ｊ）を間に介して、層７５３と重なる領域を有する膜を、反射膜に用いることができる。
【０４８９】
反射膜は、例えば、発光素子３０ｂ（ｉ，ｊ）が射出する光を遮らない領域を有することが好ましい。例えば、単数または複数の開口部７５１Ｈを備える形状を反射膜に用いることが好ましい。
【０４９０】
多角形、四角形、楕円形、円形または十字等の形状を開口部に用いることができる。また、細長い筋状、スリット状、市松模様状の形状を開口部７５１Ｈに用いることができる。
【０４９１】
非開口部の総面積に対する開口部７５１Ｈの総面積の比の値が大きすぎると、反射素子３０ａ（ｉ，ｊ）を用いた表示が暗くなってしまう。
【０４９２】
また、非開口部の総面積に対する開口部７５１Ｈの総面積の比の値が小さすぎると、発光素子３０ｂ（ｉ，ｊ）を用いた表示が暗くなってしまう。
【０４９３】
図３０は、表示ユニット３１０の画素に用いることができる反射膜の形状を説明する模式図である。
【０４９４】
例えば、画素７０２（ｉ，ｊ）に隣接する画素７０２（ｉ，ｊ＋１）の開口部７５１Ｈは、画素７０２（ｉ，ｊ）の開口部７５１Ｈを通る行方向（図中に矢印Ｒ１で示す方向）に延びる直線上に配設されない（図３０（Ａ）参照）。または、例えば、画素７０２（ｉ，ｊ）に隣接する画素７０２（ｉ＋１，ｊ）の開口部７５１Ｈは、画素７０２（ｉ，ｊ）の開口部７５１Ｈを通る、列方向（図中に矢印Ｃ１で示す方向）に延びる直線上に配設されない（図３０（Ｂ）参照）。
【０４９５】
例えば、画素７０２（ｉ，ｊ＋２）の開口部７５１Ｈは、画素７０２（ｉ，ｊ）の開口部７５１Ｈを通る、行方向に延びる直線上に配設される（図３０（Ａ）参照）。また、画素７０２（ｉ，ｊ＋１）の開口部７５１Ｈは、画素７０２（ｉ，ｊ）の開口部７５１Ｈおよび画素７０２（ｉ，ｊ＋２）の開口部７５１Ｈの間において当該直線と直交する直線上に配設される。
【０４９６】
または、例えば、画素７０２（ｉ＋２，ｊ）の開口部７５１Ｈは、画素７０２（ｉ，ｊ）の開口部７５１Ｈを通る、列方向に延びる直線上に配設される（図３０（Ｂ）参照）。また、例えば、画素７０２（ｉ＋１，ｊ）の開口部７５１Ｈは、画素７０２（ｉ，ｊ）の開口部７５１Ｈおよび画素７０２（ｉ＋２，ｊ）の開口部７５１Ｈの間において、当該直線と直交する直線上に配設される。
【０４９７】
これにより、一の画素に隣接する他の画素の開口部に重なる領域を備える第２の表示素子を、一の画素の開口部に重なる領域を備える第２の表示素子から遠ざけることができる。または、一の画素に隣接する他の画素の第２の表示素子に、一の画素の第２の表示素子が表示する色とは異なる色を表示する表示素子を配設することができる。または、異なる色を表示する複数の表示素子を、隣接して配設する難易度を軽減することができる。
【０４９８】
なお、例えば、発光素子３０ｂ（ｉ，ｊ）が射出する光を遮らない領域７５１Ｅが形成されるように、端部が切除されたような形状を備える材料を、反射膜に用いることができる（図３０（Ｃ）参照）。具体的には、列方向（図中に矢印Ｃ１で示す方向）が短くなるように端部が切除された電極７５１（ｉ，ｊ）を、反射膜に用いることができる。
【０４９９】
＜配向膜ＡＦ１、配向膜ＡＦ２＞
例えば、ポリイミド等を含む材料を配向膜ＡＦ１または配向膜ＡＦ２に用いることができる。具体的には、液晶材料が所定の方向に配向するようにラビング処理または光配向技術を用いて形成された材料を用いることができる。
【０５００】
例えば、可溶性のポリイミドを含む膜を配向膜ＡＦ１または配向膜ＡＦ２に用いることができる。これにより、配向膜ＡＦ１または配向膜ＡＦ２を形成する際に必要とされる温度を低くすることができる。その結果、配向膜ＡＦ１または配向膜ＡＦ２を形成する際に他の構成に与える損傷を軽減することができる。
【０５０１】
＜着色膜ＣＦ１、着色膜ＣＦ２＞
所定の色の光を透過する材料を、着色膜ＣＦ１または着色膜ＣＦ２に用いることができる。これにより、着色膜ＣＦ１または着色膜ＣＦ２を、例えばカラーフィルターに用いることができる。例えば、青色、緑色または赤色の光を透過する材料を、着色膜ＣＦ１または着色膜ＣＦ２に用いることができる。また、黄色の光または白色の光等を透過する材料を着色膜ＣＦ１または着色膜ＣＦ２に用いることができる。
【０５０２】
なお、照射された光を所定の色の光に変換する機能を備える材料を着色膜ＣＦ２に用いることができる。具体的には、量子ドットを着色膜ＣＦ２に用いることができる。これにより、色純度の高い表示をすることができる。
【０５０３】
＜遮光膜ＢＭ＞
光の透過を妨げる材料を遮光膜ＢＭに用いることができる。これにより、遮光膜ＢＭを例えばブラックマトリクスに用いることができる。
【０５０４】
＜絶縁膜７７１＞
例えば、ポリイミド、エポキシ樹脂、アクリル樹脂等を絶縁膜７７１に用いることができる。
【０５０５】
＜機能膜７７０Ｐ、機能膜７７０Ｄ＞
例えば、反射防止フィルム、偏光フィルム、位相差フィルム、光拡散フィルムまたは集光フィルム等を機能膜７７０Ｐまたは機能膜７７０Ｄに用いることができる。
【０５０６】
具体的には、２色性色素を含む膜を機能膜７７０Ｐまたは機能膜７７０Ｄに用いることができる。または、基材の表面と交差する方向に沿った軸を備える柱状構造を有する材料を、機能膜７７０Ｐまたは機能膜７７０Ｄに用いることができる。これにより、光を軸に沿った方向に透過し易く、他の方向に散乱し易くすることができる。
【０５０７】
また、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に伴う傷の発生を抑制するハードコート膜などを、機能膜７７０Ｐに用いることができる。
【０５０８】
具体的には、円偏光フィルムを機能膜７７０Ｐに用いることができる。また、光拡散フィルムを機能膜７７０Ｄに用いることができる。
【０５０９】
＜発光素子３０ｂ（ｉ，ｊ）＞
例えば、有機ＥＬ素子、無機ＥＬ素子、ＱＬＥＤ、または発光ダイオードなどの自発光性の発光素子を、発光素子３０ｂ（ｉ，ｊ）に用いることができる。
【０５１０】
発光素子３０ｂ（ｉ，ｊ）は、電極５５１（ｉ，ｊ）と、電極５５２と、発光性の材料を含む層５５３（ｊ）と、を備える。
【０５１１】
例えば、発光性の有機化合物を層５５３（ｊ）に用いることができる。
【０５１２】
例えば、量子ドットを層５５３（ｊ）に用いることができる。これにより、半値幅が狭く、鮮やかな色の光を発することができる。
【０５１３】
例えば、青色の光を射出するように積層された積層材料、緑色の光を射出するように積層された積層材料、または赤色の光を射出するように積層された積層材料等を、層５５３（ｊ）に用いることができる。
【０５１４】
例えば、信号線Ｓ２（ｊ）に沿って列方向に長い帯状の積層材料を、層５５３（ｊ）に用いることができる。
【０５１５】
また、例えば、白色の光を射出するように積層された積層材料を、層５５３（ｊ）に用いることができる。具体的には、青色の光を射出する蛍光材料を含む発光性の材料を含む層と、緑色および赤色の光を射出する蛍光材料以外の材料を含む層または黄色の光を射出する蛍光材料以外の材料を含む層と、を積層した積層材料を、層５５３（ｊ）に用いることができる。
【０５１６】
例えば、配線等に用いることができる材料を電極５５１（ｉ，ｊ）に用いることができる。
【０５１７】
例えば、配線等に用いることができる材料から選択された、可視光について透光性を有する材料を、電極５５１（ｉ，ｊ）に用いることができる。
【０５１８】
具体的には、導電性酸化物またはインジウムを含む導電性酸化物、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などを、電極５５１（ｉ，ｊ）に用いることができる。または、光が透過する程度に薄い金属膜を電極５５１（ｉ，ｊ）に用いることができる。または、光の一部を透過し、光の他の一部を反射する金属膜を電極５５１（ｉ，ｊ）に用いることができる。これにより、微小共振器構造を発光素子３０ｂ（ｉ，ｊ）に設けることができる。その結果、所定の波長の光を他の波長の光より効率よく取り出すことができる。
【０５１９】
例えば、配線等に用いることができる材料を電極５５２に用いることができる。具体的には、可視光について反射性を有する材料を、電極５５２に用いることができる。
【０５２０】
＜ゲートドライバＧＤ＞
シフトレジスタ等のさまざまな順序回路等をゲートドライバＧＤに用いることができる。例えば、トランジスタＭＤ、容量素子等をゲートドライバＧＤに用いることができる。具体的には、スイッチＳＷ１に用いることができるトランジスタ、またはトランジスタＭと同一の工程で形成することができる半導体膜を備えるトランジスタを用いることができる。
【０５２１】
例えば、スイッチＳＷ１に用いることができるトランジスタと異なる構成をトランジスタＭＤに用いることができる。具体的には、導電膜５２４を有するトランジスタをトランジスタＭＤに用いることができる。
【０５２２】
なお、トランジスタＭと同一の構成を、トランジスタＭＤに用いることができる。
【０５２３】
＜トランジスタ＞
例えば、同一の工程で形成することができる半導体膜を、ゲートドライバ、ソースドライバ、および画素回路のトランジスタに用いることができる。
【０５２４】
例えば、ボトムゲート型のトランジスタまたはトップゲート型のトランジスタなどを、ゲートドライバ、ソースドライバのトランジスタ、または画素回路のトランジスタに用いることができる。
【０５２５】
例えば、実施の形態１で説明したＯＳトランジスタを利用することができる。これにより、先述のアイドリングストップが可能になる。
【０５２６】
例えば、金属酸化物５０８、導電膜５０４、導電膜５１２Ａおよび導電膜５１２Ｂを備えるトランジスタをスイッチＳＷ１に用いることができる（図２９（Ｂ）参照）。なお、絶縁膜５０６は、金属酸化物５０８および導電膜５０４の間に挟まれる領域を備える。
【０５２７】
導電膜５０４は、金属酸化物５０８と重なる領域を備える。導電膜５０４はゲート電極の機能を備える。絶縁膜５０６はゲート絶縁膜の機能を備える。
【０５２８】
導電膜５１２Ａおよび導電膜５１２Ｂは、金属酸化物５０８と電気的に接続される。導電膜５１２Ａはソース電極の機能またはドレイン電極の機能の一方を備え、導電膜５１２Ｂはソース電極の機能またはドレイン電極の機能の他方を備える。
【０５２９】
また、導電膜５２４を有するトランジスタを、ゲートドライバ、ソースドライバ、または画素回路のトランジスタに用いることができる。導電膜５２４は、導電膜５０４との間に金属酸化物５０８を挟む領域を備える。なお、絶縁膜５１４は、導電膜５２４および金属酸化物５０８の間に挟まれる領域を備える。また、例えば、導電膜５０４と同じ電位を供給する配線に導電膜５２４を電気的に接続する。
【０５３０】
例えば、タンタルおよび窒素を含む厚さ１０ｎｍの膜と、銅を含む厚さ３００ｎｍの膜と、を積層した導電膜を導電膜５０４に用いることができる。なお、銅を含む膜は、絶縁膜５０６との間に、タンタルおよび窒素を含む膜を挟む領域を備える。
【０５３１】
例えば、シリコンおよび窒素を含む厚さ４００ｎｍの膜と、シリコン、酸素および窒素を含む厚さ２００ｎｍの膜と、を積層した材料を絶縁膜５０６に用いることができる。なお、シリコンおよび窒素を含む膜は、金属酸化物５０８との間に、シリコン、酸素および窒素を含む膜を挟む領域を備える。
【０５３２】
例えば、インジウム、ガリウムおよび亜鉛を含む厚さ２５ｎｍの膜を、金属酸化物５０８に用いることができる。
【０５３３】
例えば、タングステンを含む厚さ５０ｎｍの膜と、アルミニウムを含む厚さ４００ｎｍの膜と、チタンを含む厚さ１００ｎｍの膜と、をこの順で積層した導電膜を、導電膜５１２Ａまたは導電膜５１２Ｂに用いることができる。なお、タングステンを含む膜は、金属酸化物５０８と接する領域を備える。
【０５３４】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０５３５】
（実施の形態７）
本実施の形態では、本発明の一態様の表示装置を有する電子機器について、説明を行う。
【０５３６】
本表示装置は、光センサからの信号をコントローラＩＣが監視し、晴れの日の屋外等、外光の存在する環境において視認性を改善した表示を行うことができる。また、外光の色調により、表示装置の見え方が変化するのを抑える効果を有する。そのため、本表示装置は、様々な場所で使用される携帯型電子機器の表示部に好適である。もちろん、携帯型電子機器に限らず、様々な電子機器の表示部に、本表示装置を適用することができる。ここでは、図３１を参照して、表示部を備えた電子機器の幾つかの例を説明する。
【０５３７】
図３１（Ａ）乃至図３１（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい、又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
【０５３８】
図３１（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図３１（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図３１（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図３１（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図３１（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図３１（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図３１（Ｇ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。
【０５３９】
図３１（Ａ）乃至図３１（Ｇ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウエア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図３１（Ａ）乃至図３１（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
【０５４０】
図３１（Ｈ）は、スマートウオッチであり、筐体７３０２、表示パネル７３０４、操作ボタン７３１１、７３１２、接続端子７３１３、バンド７３２１、留め金７３２２、等を有する。ここで、「表示パネル」は、他の実施の形態で説明した「表示ユニット」と同様の仕組みで表示を行うことができる。
【０５４１】
ベゼル部分を兼ねる筐体７３０２に搭載された表示パネル７３０４は、非矩形状の表示領域を有している。なお、表示パネル７３０４としては、矩形状の表示領域としてもよい。表示パネル７３０４は、時刻を表すアイコン７３０５、その他のアイコン７３０６等を表示することができる。
【０５４２】
なお、図３１（Ｈ）に示すスマートウオッチは、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウエア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。
【０５４３】
また、筐体７３０２の内部に、スピーカ、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい、又は赤外線を測定する機能を含むもの）、マイクロフォン等を有することができる。なお、スマートウオッチは、発光素子をその表示パネル７３０４に用いることにより作製することができる。
【０５４４】
（実施の形態８）
＜ＣＡＣ−ＯＳの構成＞
本実施の形態では、ＯＳトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０５４５】
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【０５４６】
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０５４７】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう）である。
【０５４８】
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０５４９】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０５５０】
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０５５１】
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０５５２】
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０５５３】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【０５５４】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０５５５】
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【０５５６】
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
【０５５７】
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０５５８】
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０５５９】
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０５６０】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【０５６１】
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０５６２】
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
【０５６３】
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
【符号の説明】
【０５６４】
ＡＣＦ１    導電材料
ＡＦ１    配向膜
ＡＦ２    配向膜
Ｃ１    矢印
Ｃ４    容量素子
Ｃ６    容量素子
Ｃ７    容量素子
Ｃ１１    容量素子
Ｃ１２    容量素子
Ｃ１３    容量素子
Ｃ２１    容量素子
Ｃ２２    容量素子
ＣＦ１    着色膜
ＣＦ２    着色膜
ＣＫ１    クロック信号
ＣＫ２    クロック信号
ＣＫ３    クロック信号
ＣＫ４    クロック信号
ＣＳ１    容量素子
ＦＰＣ１    フレキシブルプリント基板
Ｇ１    走査線
Ｇ２    走査線
ＧＬ１    走査線
ＧＬ２    走査線
ＩＮＶ１    インバータ
ＩＮＶ２    インバータ
ＫＢ１    構造体
ＬＯＡＤ１    信号
ＬＯＡＤ２    信号
Ｎ１    ノード
ＮＷ１    トランジスタ
Ｐ１    期間
Ｐ２    期間
Ｐ３    期間
Ｒ１    矢印
Ｓ１    信号線
Ｓ２    信号線
ＳＡＶＥ１    信号
ＳＡＶＥ２    信号
ＳＤ    ソースドライバ
ＳＤ１    ソースドライバ
ＳＤ２    ソースドライバ
ＳＷ１    スイッチ
ＳＷ２    スイッチ
Ｔ０１    時刻
Ｔ１    トランジスタ
Ｔ０２    時刻
Ｔ２    トランジスタ
Ｔ０３    時刻
Ｔ０４    時刻
Ｔ０５    時刻
Ｔ０６    時刻
Ｔ６    トランジスタ
Ｔ０７    時刻
Ｔ０８    時刻
Ｔ０９    時刻
Ｔ１０    時刻
Ｔ１１    時刻
Ｔ１２    時刻
Ｔ１３    時刻
Ｔ１４    時刻
Ｔ１５    時刻
Ｔ１６    時刻
Ｔ１７    時刻
Ｔ１８    時刻
Ｔ１９    時刻
Ｔ２０    時刻
Ｔｒ２１    トランジスタ
Ｔｒ２２    トランジスタ
Ｔｒ２４    トランジスタ
Ｔｒ２５    トランジスタ
Ｔｒ２６    トランジスタ
Ｔｒ２７    トランジスタ
Ｔｒ２８    トランジスタ
Ｔｒ２９    トランジスタ
Ｔｒ３０    トランジスタ
Ｔｒ３１    トランジスタ
ＴＲ１    トランジスタ
ＴＲ６    トランジスタ
ＴＲ７    トランジスタ
ＴＲ１１    トランジスタ
ＶＣＯＭ１    配線
ＶＣＯＭ２    配線
１０    画素
１１    記憶回路
１２    参照用記憶回路
１３    回路
１４    回路
１５    電流源回路
１７    保持回路
１８    セレクタ
１９    フリップフロップ回路
２０    インバータ
２１    領域
２５    インバータ
２７    アナログスイッチ
２８    アナログスイッチ
３０    画素
３０ａ    反射素子
３０ｂ    発光素子
３１    インバータ
３３    インバータ
３４    クロックドインバータ
３５    アナログスイッチ
３６    バッファ
１００    表示装置
１０７    半導体装置
１１０    表示ユニット
１１１    画素アレイ
１１３    ゲートドライバ
１１５    コントローラＩＣ
１１７    コントローラＩＣ
１１８    コントローラＩＣ
１１９    コントローラＩＣ
１２０    タッチセンサユニット
１２１    センサアレイ
１２５    周辺回路
１２６    ＴＳドライバ
１２７    センス回路
１４０    ホスト
１４３    光センサ
１４４    開閉センサ
１４５    光
１５０    インターフェース
１５１    フレームメモリ
１５２    デコーダ
１５３    センサコントローラ
１５４    コントローラ
１５５    クロック生成回路
１５６    ＡＩコントローラ
１６０    画像処理部
１６１    ガンマ補正回路
１６２    調光回路
１６３    調色回路
１６４    ＥＬ補正回路
１７０    メモリ
１７３    タイミングコントローラ
１７５    レジスタ
１７５Ａ    スキャンチェーンレジスタ部
１７５Ｂ    レジスタ部
１７５Ｃ    スキャンチェーンレジスタ部
１７５Ｄ    レジスタ部
１８０    ソースドライバ
１８１    ソースドライバ
１８２    ソースドライバ
１８４    タッチセンサコントローラ
１８６    ソースドライバＩＣ
１９０    領域
１９１    領域
２０２    制御部
２０３    セルアレイ
２０４    センスアンプ回路
２０５    ドライバ
２０６    メインアンプ
２０７    入出力回路
２０８    周辺回路
２０９    メモリセル
２２１    トランジスタ
２２２    トランジスタ
２２３    トランジスタ
２２４    容量素子
２２５    ノード
２２６    ノード
２２７    有機ＥＬ素子
２３０    レジスタ
２３１    レジスタ
２３２    レジスタ
２３３    レジスタ
２７０    回路
２７１    回路
２７２    回路
２７３    回路
２７４    回路
３１０    表示ユニット
３１１    画素アレイ
３１３    ゲートドライバ
３１４    ゲートドライバ
５０１Ａ    絶縁膜
５０１Ｃ    絶縁膜
５０４    導電膜
５０５    接合層
５０６    絶縁膜
５０８    金属酸化物
５１０    電極
５１１    電極
５１１Ｂ    導電膜
５１１Ｃ    導電膜
５１２    半導体層
５１２Ａ    導電膜
５１２Ｂ    導電膜
５１４    絶縁膜
５１６    電極
５１７    電極
５１８    絶縁膜
５１９Ｂ    端子
５１９Ｃ    端子
５２１    絶縁膜
５２４    導電膜
５２８    絶縁膜
５５１    電極
５５２    電極
５５３    層
５７０    基板
７０２    画素
７０５    封止材
７５１    電極
７５１Ｅ    領域
７５１Ｈ    開口部
７５２    電極
７５３    層
７５４Ａ    中間膜
７５４Ｂ    中間膜
７５４Ｃ    中間膜
７７０    基板
７７０Ｄ    機能膜
７７０Ｐ    機能膜
７７１    絶縁膜
４００１    基板
４００５    シール材
４００６    基板
４０１０    トランジスタ
４０１１    トランジスタ
４０２０    容量素子
４０２１    電極
４０３０    電極層
４０３１    電極層
４１０２    絶縁層
４１０３    絶縁層
４１１０    絶縁層
４１１１    絶縁層
４１１２    絶縁層
４５１０    隔壁
４５１１    ＥＬ層
４５１３    発光素子
４５１４    充填材
５０００    筐体
５００１    表示部
５００２    表示部
５００３    スピーカ
５００４    ＬＥＤランプ
５００５    操作キー
５００６    接続端子
５００７    センサ
５００８    マイクロフォン
５００９    スイッチ
５０１０    赤外線ポート
５０１１    記録媒体読込部
５０１２    支持部
５０１３    イヤホン
５０１４    アンテナ
５０１５    シャッターボタン
５０１６    受像部
５０１７    充電器
７３０２    筐体
７３０４    表示パネル
７３０５    アイコン
７３０６    アイコン
７３１１    操作ボタン
７３１２    操作ボタン
７３１３    接続端子
７３２１    バンド
７３２２    留め金
【図１】
2018032030.tif 000003
【図２】
2018032030.tif 000004
【図３】
2018032030.tif 000005
【図４】
2018032030.tif 000006
【図５】
2018032030.tif 000007
【図６】
2018032030.tif 000008
【図７】
2018032030.tif 000009
【図８】
2018032030.tif 000010
【図９】
2018032030.tif 000011
【図１０】
2018032030.tif 000012
【図１１】
2018032030.tif 000013
【図１２】
2018032030.tif 000014
【図１３】
2018032030.tif 000015
【図１４】
2018032030.tif 000016
【図１５】
2018032030.tif 000017
【図１６】
2018032030.tif 000018
【図１７】
2018032030.tif 000019
【図１８】
2018032030.tif 000020
【図１９】
2018032030.tif 000021
【図２０】
2018032030.tif 000022
【図２１】
2018032030.tif 000023
【図２２】
2018032030.tif 000024
【図２３】
2018032030.tif 000025
【図２４】
2018032030.tif 000026
【図２５】
2018032030.tif 000027
【図２６】
2018032030.tif 000028
【図２７】
2018032030.tif 000029
【図２８】
2018032030.tif 000030
【図２９】
2018032030.tif 000031
【図３０】
2018032030.tif 000032
【図３１】
2018032030.tif 000033