(57)【要約】【課題】バイポーラ型トランジスタとＭＯＳＦＥＴとをＰＷＭ制御して並列駆動する際に、制御性を向上させることができるトランジスタ駆動回路を提供する。【解決手段】キャリア中点推定部７は、入力されるＰＷＭ信号を生成しているキャリアの周期の中間時点を推定する。そして、オン時間調整部８は、推定された中間時点に応じてＭＯＳ駆動回路１１によるＦＥＴ２のオン時間を調整する。【選択図】図１
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【特許請求の範囲】
【請求項１】
バイポーラ型トランジスタ（１）とＭＯＳＦＥＴ（２）とを並列に接続したものを駆動対象とし、
入力信号のレベル変化に応じて、前記バイポーラ型トランジスタのゲートにターンオンレベル電圧とターンオフレベル電圧とを付与するバイポーラ駆動回路（１０）と、
前記入力信号のレベル変化に応じて、前記ＭＯＳＦＥＴのゲートにターンオンレベル電圧とターンオフレベル電圧とを付与するＭＯＳ駆動回路（１１）と、
入力されるＰＷＭ信号に基づいて、前記ＰＷＭ信号を生成しているキャリアの周期の中間時点を推定するキャリア中点推定部（７）と、
前記中間時点に応じて、前記ＭＯＳ駆動回路による前記ＭＯＳＦＥＴのオン時間を調整するオン時間調整部（８）とを備えるトランジスタ駆動回路。
【請求項２】
前記キャリア中点推定部は、前記ＰＷＭ信号の立上りから立下りまでの期間を計時するＰＷＭ幅カウンタ回路（１２）と、
前記タイマにより計時されたタイマ値を２分するＰＷＭ幅中点推定回路（１３）と、
クロック信号に基づいて現在時刻を示す値のカウント動作を行う時刻検出カウンタ回路（１５）と、
連続する第１及び第２周期について、前記現在時刻を示す値に前記タイマ値を２分した値を加算した結果を、それぞれ第１及び第２データとして記憶するキャリア中点記憶回路（１４，１６）と、
前記第１データと前記第２データとの差分を求め、前記差分に前記第２データを加算するキャリア中点推定回路（１７）とを備え、前記加算の結果を前記中間時点の推定値とし、
前記オン時間調整部は、前記第２周期に続く第３周期において、前記推定値を前記ＭＯＳＦＥＴをターンオンさせる際に使用する請求項１記載のトランジスタ駆動回路。
【請求項３】
前記オン時間調整部は、前記ＰＷＭ信号の立上りタイミングを遅延させるオン側遅延回路（１８）と、
前記ＰＷＭ信号の立上りタイミングを検出するパルス立上り検出回路（１９）と、
前記ＰＷＭ信号の立上りタイミングと、前記キャリア中点推定回路より入力される中間時点とから、前記バイポーラ型トランジスタに出力されるＰＷＭ信号のパルス幅を推定するパルス幅推定回路（２０）と、
前記オン側遅延回路により遅延させた立上りタイミングから、前記推定したパルス幅より所定値を減じた結果を前記第３周期における前記ＭＯＳＦＥＴのオン時間に設定し、前記中間時点の前後に亘って前記ＭＯＳＦＥＴをオンさせるＭＯＳパルス幅決定回路（２１）とを備える請求項２記載のトランジスタ駆動回路。
【請求項４】
入力端子の一方が前記オン時間調整部の出力端子に接続され、出力端子が前記ＭＯＳ駆動回路の入力端子に接続されるＡＮＤゲート（２２）と、
前記ＰＷＭ信号の出力が開始されてからＰＷＭキャリアの連続する２周期に相当する期間に、前記ＡＮＤゲートの入力端子の他方にローレベル信号を出力する初期ＤＣアシスト停止回路（９）とを備える請求項１から３の何れか一項に記載のトランジスタ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラ型トランジスタとＭＯＳＦＥＴとを並列に接続したものを駆動対象とするトランジスタ駆動回路に関する。
【背景技術】
【０００２】
バイポーラ型トランジスタの一種であるＲＣ−ＩＧＢＴ（Reverse Conducting-Insulated Gate Bipolar Transistor）は高耐圧のパワー素子であるが、オン抵抗が高いという問題がある。そこで従来より、例えばＳｉＣ等のワイドギャップ半導体を用いた低損失のＭＯＳＦＥＴをＲＣ−ＩＧＢＴに対して並列に接続し、これらを同時にオンすることで損失の低減を図ることが行われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−３５４１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の構成について一般的に行われているＰＷＭ（Pulse Width Modulation）制御では、図５（ｂ）に示すように、先にＭＯＳＦＥＴのターンオフを開始させ、その後にＲＣ−ＩＧＢＴのターンオフを開始させている。そのため、図５（ａ）に示すＲＣ−ＩＧＢＴを単独で駆動する場合に比較してターンオフが完了するまでの時間が長くなり、制御性が悪化する。
【０００５】
例えば、上記の並列接続素子を直列に接続した上下アームによりブリッジ回路を構成する場合について、ＲＣ−ＩＧＢＴ単体で駆動する場合と同じ入力信号で動作させることを想定すると、上下アームが同時にオンして短絡電流が流れるおそれがある。そこで、短絡電流が流れることを防止するため、上下アームを同時にオフさせるデッドタイムをより長く設定すると、損失の増加が懸念される。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、バイポーラ型トランジスタとＭＯＳＦＥＴとをＰＷＭ制御して並列駆動する際に、制御性を向上させることができるトランジスタ駆動回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載のトランジスタ駆動回路によれば、バイポーラ型トランジスタとＭＯＳＦＥＴとをＰＷＭ制御で並列駆動する際に、キャリア中点推定部は、入力されるＰＷＭ信号を生成しているキャリアの周期の中間時点を推定する。そして、オン時間調整部は、推定された中間時点に応じてＭＯＳ駆動回路によるＭＯＳＦＥＴのオン時間を調整する。このように構成すれば、推定されたキャリア周期の中間時点を起点として、ＭＯＳＦＥＴのターンオフを開始させるタイミングを決定できる。したがって、実際に入力されるＰＷＭ信号に基づくよりも前記タイミングを前倒しにできるので、ターンオフが完了するまでの時間をバイポーラ型トランジスタを単独で駆動する場合と同等に維持して制御性を向上させることができる。
【０００８】
請求項２記載のトランジスタ駆動回路によれば、キャリア中点推定部は、タイマによりＰＷＭ信号の立上りから立下りまでの期間を計時し、ＰＷＭ幅中点推定回路が計時されたタイマ値を２分する。記憶回路は、連続する第１及び第２周期について、時刻検出カウンタ回路が示す現在時刻にタイマ値を２分した値を加算すると、それぞれ第１及び第２データとして記憶する。そして、キャリア中点推定回路は、第１データと第２データとの差分を求め、その差分に第２データを加えた結果をキャリア周期の中間時点の推定値とする。
【０００９】
オン時間調整部は、第２周期に続く第３周期において、第３周期のＰＷＭ信号の立上りと前記推定値とからバイポーラ型トランジスタのオン時間幅を推定できるので、これらをＭＯＳＦＥＴをターンオンさせる際に使用する。このように構成すれば、キャリア周期の中間時点を適切に推定して、ターンオフが完了するまでの時間がバイポーラ型トランジスタを単独で駆動する場合と同等になるように、ＭＯＳＦＥＴのターンオフを開始させるタイミングを早めることができる。
【００１０】
請求項３記載のトランジスタ駆動回路によれば、オン時間調整部は、オン側遅延回路によりＰＷＭ信号の立上りタイミングを遅延させ、パルス幅推定回路がＰＷＭ信号の立上りタイミングとキャリア中点推定回路より入力される中間時点の推定値とに基づいてバイポーラ型トランジスタに出力されるＰＷＭ信号のパルス幅を推定する。そして、パルス幅決定回路は、オン側遅延回路により遅延させた立上りタイミングから推定したパルス幅より所定値を減じた結果を前記第３周期におけるＭＯＳＦＥＴのオン時間に設定し、前記中間時点の前後に亘ってＭＯＳＦＥＴをオンさせる。このように構成すれば、ターンオフが完了するまでの時間がバイポーラ型トランジスタを単独で駆動する場合と同等になるように、ＭＯＳＦＥＴのターンオフを開始させるタイミングを早めることができる。
【図面の簡単な説明】
【００１１】
【図１】一実施形態であり、駆動ＩＣの構成を示す機能ブロック図
【図２】ＰＷＭキャリア周期の中間時点を推定する方法を説明するタイミングチャート
【図３】ＦＥＴのオン時間を決定する方法を説明するタイミングチャート
【図４】駆動ＩＣの動作タイミングチャート
【図５】（ａ）は従来のＩＧＢＴ単独での駆動，（ｂ）は従来の並列駆動方式を示すタイミングチャート
【発明を実施するための形態】
【００１２】
図１に示すように、ＲＣ−ＩＧＢＴ１のコレクタ及びエミッタと、ＳｉＣ−ＭＯＳＦＥＴ２のドレイン及びソースとは、それぞれ共通に接続されている。ＩＧＢＴ１のコレクタ及びＦＥＴ２のドレインは、例えば同様に並列接続された素子で構成されている図示しない上アーム側の素子に接続されており、同エミッタ及びソースはグランドに接続されている。
【００１３】
ＩＧＢＴ１には、コレクタ電流を分流して検出するための検出素子が設けられているが、図中では、そのエミッタ端子４Ｅのみを示している。エミッタ端子４Ｅは抵抗５を介してグランドに接続されている。また、ＦＥＴ２のドレイン，ソース間には、逆方向の寄生ダイオード２Ｄが接続されている。エミッタ端子４Ｅは駆動ＩＣ６の入力端子に接続されており、抵抗５の端子電圧は、例えば過電流の検出に使用される。
【００１４】
駆動ＩＣ６には、図示しない制御回路からＩＧＢＴ１を駆動制御するＰＷＭ信号が入力される。駆動ＩＣ６は、キャリア中点推定部７，オン時間調整部８，初期ＤＣアシスト停止回路９，ＩＧＢＴ駆動回路１０及びＭＯＳ駆動回路１１を備えており、前記ＰＷＭ信号は、これらのうち回路７〜１０にそれぞれ入力されている。ＩＧＢＴ駆動回路１０は、例えば２つのＭＯＳＦＥＴの直列回路で構成され、例えばハイレベル駆動電圧として１５Ｖ，ローレベル駆動電圧として０ＶをＩＧＢＴ１のゲートに出力する。
【００１５】
図２にも示すように、キャリア中点推定部７では、ＰＷＭ幅カウンタ回路１２が、ＰＷＭ信号のキャリアよりも短い周期のクロック信号ＣＬＫによりＰＷＭ信号のパルス幅をカウントする。そのカウント値は、ＰＷＭ幅中点推定回路１３に入力される。ＰＷＭ幅カウンタ回路１２はタイマに相当する。ＰＷＭ幅中点推定回路１３は、入力されたカウント値を２分した値を、キャリア中点記憶回路（ｔ）１４に入力する。
【００１６】
時刻検出カウンタ回路１５は、例えばクロック信号ＣＬＫに基づきカウント動作を行うフリーランタイマであり、そのタイマ値である現在時刻をキャリア中点記憶回路（ｔ）１４に入力する。また、上記の現在時刻は、オン時間調整部８にも入力される。キャリア中点記憶回路（ｔ）１４は、その現在時刻に上記の２分値を加えた値を、第２周期に対応する第２データとして記憶する。また、キャリア中点記憶回路（ｔ）１４は、キャリア周期が経過する毎に、上記の記憶値をキャリア中点記憶回路（ｔ−１）１６に転送し、第１周期に対応する第１データとして記憶させる。
【００１７】
キャリア中点記憶回路１４，１６の記憶値は、何れもキャリア中点推定回路（ｔ＋１）１７に入力されている。キャリア中点推定回路（ｔ＋１）１７は、第２周期に続く第３周期におけるキャリアの中間時点を、以下のようにして推定する。
中間時点（ｔ＋１）＝（第２データ）＋｛（第２データ）−（第１データ）｝
そして、推定した中間時点のデータをオン時間調整部８に入力する。キャリア中点推定回路１７は、減算器及び加算器に相当する。尚、第１〜第３周期は相対的な名称であり、ある時点のＰＷＭ周期を「第１周期」とした際に、その次の周期が「第２周期」となり、更にその次の周期が「第３周期」となる。
【００１８】
オン時間調整部８は、オン側遅延回路１８，パルス立上り検出回路１９，パルス幅推定回路２０及びＭＯＳパルス幅決定回路２１を備えている。オン側遅延回路１８は、入力されるＰＷＭ信号の立上りタイミングのみを一定時間遅延させてＭＯＳパルス幅決定回路２１に入力する。パルス立上り検出回路１９は、ＰＷＭ信号の立上りタイミングを検出してパルス幅推定回路２０に入力する。
パルス幅推定回路２０は、図３に示すように、ＰＷＭ信号の立上りタイミングと、キャリア中点推定部７より与えられた中間時点（ｔ＋１）とから、ＩＧＢＴ１に出力されるＰＷＭ信号のパルス幅を推定し、ＭＯＳパルス幅決定回路２１に入力する。
【００１９】
ＭＯＳパルス幅決定回路２１では、以下のようにして第３周期におけるＦＥＴ２のオン時間幅を決定する。ＩＧＢＴパルス幅が所定時間以上である場合は、図３に示すように、ＩＧＢＴパルス幅の立上りタイミングを一定時間遅延させ、且つ立下りタイミングを一定時間早めるように調整したパルス幅を、ＦＥＴ２のオン時間幅として決定する。一方、ＩＧＢＴパルス幅が所定時間未満である場合にこのような調整を行うと、ＦＥＴ２のオン時間幅がゼロになる。したがって、その場合はＰＷＭ信号の出力を停止する。
【００２０】
ＭＯＳパルス幅決定回路２１で決定されたＰＷＭ信号は、ＡＮＤゲート２２を介してＭＯＳ駆動回路１１に入力される。ＭＯＳ駆動回路１１も同様に２つのＭＯＳＦＥＴの直列回路で構成され、例えばハイレベル駆動電圧として２０Ｖ，ローレベル駆動電圧として−５ＶをＦＥＴ２のゲートに出力する。尚、ＩＧＢＴ駆動回路１０及びＭＯＳ駆動回路１１の何れも、入力信号がローレベルであればローレベル駆動電圧を出力し、入力信号がハイレベルであればハイレベル駆動電圧を出力する。
【００２１】
但し、本実施形態では、オン時間調整部８が上述のようにＦＥＴ２に与えるＰＷＭ信号のデューティを決定するので、初期ＤＣアシスト停止回路９は、駆動ＩＣ６の起動時においてＰＷＭ信号の出力が開始された際にキャリアの連続する２周期に相当する期間については、ＦＥＴ２の並行駆動，つまりＤＣアシストを停止させるようにローレベルの信号をＡＮＤゲート２２に入力する。そして、次の３周期以降から前記信号をハイレベルに変化させて、ＭＯＳパルス幅決定回路２１より出力される信号を有効化する。
【００２２】
その結果、図４に示すように、駆動ＩＣ６に対し、カプラ等を介した絶縁通信により入力される信号の立下りタイミングよりも、ＦＥＴ２のターンオフ開始タイミングを早めることが可能になる。これにより、ＩＧＢＴ１をＦＥＴ２と並列駆動する場合でも、ＩＧＢＴ１のターンオフを開始させるタイミングが、ＩＧＢＴ１を単独で駆動する場合と同等になる。
【００２３】
以上のように本実施形態によれば、キャリア中点推定部７は、入力されるＰＷＭ信号を生成しているキャリアの周期の中間時点を推定する。そして、オン時間調整部８は、推定された中間時点に応じてＭＯＳ駆動回路１１によるＦＥＴ２のオン時間を調整する。このように構成すれば、推定されたキャリア周期の中間時点を起点として、ＦＥＴ２のターンオフを開始させるタイミングを決定できる。したがって、実際にＩＣ６に入力されるＰＷＭ信号に基づくよりも前記タイミングを前倒しにできるので、ターンオフが完了するまでの時間をＩＧＢＴ１を単独で駆動する場合と同等にでき、制御性を向上させることができる。
【００２４】
そして、キャリア中点推定部７は、ＰＷＭ幅カウンタ回路１２によりＰＷＭ信号の立上りから立下りまでの期間を計時し、ＰＷＭ幅中点推定回路１３が計時されたタイマ値を２分する。キャリア中点記憶回路１４及び１６は、連続する第１及び第２周期について、時刻検出カウンタ回路１５のタイマ値である現在時刻にタイマ値を２分した値を加算し、それぞれ第１及び第２データとして記憶する。そして、キャリア中点推定回路１７は、第１データと第２データとの差分を求め、その差分に第２データを加えた結果をキャリア周期の中間時点の推定値とする。ＭＯＳパルス幅決定回路２１は、第２周期に続く第３周期において、前記推定値をＦＥＴ２をターンオンさせる際に使用する。このように構成すれば、キャリア周期の中間時点を適切に推定して、ＦＥＴ２のターンオフを開始させるタイミングを早めることができる。
【００２５】
また、パルス幅推定回路２０がＰＷＭ信号の立上りタイミングと中間時点の推定値とに基づいてＩＧＢＴ１のオン時間を推定すると、ＭＯＳパルス幅決定回路２１は、オン側遅延回路１８により遅延させた立上りタイミングから推定されたオン時間より所定値を減じた結果を第３周期におけるＦＥＴ２のオン時間に設定し、前記中間時点の前後に亘ってＦＥＴ２をオンさせる。このように構成すれば、ＦＥＴ２のオン時間を、実際に入力されるＰＷＭ信号に基づく時間よりも短縮できるので、ＤＣアシストを確実に実行できると共にターンオフが完了するまでの時間をＩＧＢＴ１を単独で駆動する場合と同等にできる。
【００２６】
また、初期ＤＣアシスト停止回路９は、駆動ＩＣ６の起動時においてＰＷＭ信号の出力が開始された際にキャリアの連続する２周期に相当する期間はローレベルの信号をＡＮＤゲート２２に入力してＤＣアシストを停止させ、続く３周期以降から出力信号をハイレベルに変化させてＭＯＳパルス幅決定回路２１より出力される信号を有効化する。このように構成すれば、キャリア周期の中間時点を推定できない期間にＦＥＴ２をオンさせることを回避できる。
【００２７】
（その他の実施形態）
ＩＧＢＴ１やＦＥＴ２の駆動電圧については、個別の設計に応じて適宜変更すれば良い。
バイポーラ型トランジスタは、ＲＣ−ＩＧＢＴに限ることはない。また、ＭＯＳＦＥＴもＳｉＣ−ＭＯＳＦＥＴに限ることはない。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００２８】
１  ＲＣ−ＩＧＢＴ、２  ＳｉＣ−ＭＯＳＦＥＴ、６  駆動ＩＣ、７  キャリア中点推定部、８  オン時間調整部、９  初期ＤＣアシスト停止回路、１０  ＩＧＢＴ駆動回路、１１  ＭＯＳ駆動回路、１２  ＰＷＭ幅カウンタ回路、１３  ＰＷＭ幅中点推定回路、１４及び１６  キャリア中点記憶回路、１７  キャリア中点推定回路、１８  オン時間遅延回路、１９  パルス立上り検出回路、２０  パルス幅推定回路、２１  ＭＯＳパルス幅決定回路、２２  ＡＮＤゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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