(57)【要約】【課題】電流検出を行うスイッチング電源のターンオフに起因するサージ電圧の発生を抑制する。【解決手段】スイッチング電源１は、インダクタＬ１及び第１の素子Ｅ１を有する変換回路２と、インダクタＬ１に流れる電流を検出する電流検出回路４と、電流検出回路４により検出された電流に基づいて変換回路２の動作を制御する制御回路３と、を備える。電流検出回路４は、第１の素子Ｅ１の他端と固定電位との間に配設された電流検出部４ａと、電流検出部４ａと並列に接続されたスイッチング素子である第３の素子Ｅ３と、第３の素子Ｅ３のオンオフを制御するための第３の制御信号ＣＳ３を出力するスイッチ制御回路４ｂと、を有する。スイッチ制御回路４ｂは、第１の素子Ｅ１のターンオフに応じて第３の素子Ｅ３がオン状態となるように、第３の制御信号ＣＳ３を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
一端が第１の外部端子に接続されるインダクタと、
一端が前記インダクタの他端に接続されたスイッチング素子である第１の素子と、
一端が前記インダクタの他端に接続され、他端が第２の外部端子に接続されたスイッチング素子又は整流素子である第２の素子と、を有する変換回路と、
前記インダクタを流れる電流を検出する電流検出回路と、
前記電流検出回路により検出された電流に基づいて前記変換回路の動作を制御する制御回路と、を備え、
前記電流検出回路は、
前記第１の素子の他端と固定電位との間に配設された電流検出部と、
前記電流検出部と並列に接続されたスイッチング素子である第３の素子と、
前記第３の素子のオンオフを制御するための第３の制御信号を出力するスイッチ制御回路と、を有し、
前記スイッチ制御回路は、前記第１の素子のターンオフに応じて前記第３の素子がオン状態となるように、前記第３の制御信号を生成する、
スイッチング電源。
【請求項２】
前記第２の素子は整流素子であり、
前記制御回路は、前記電流検出回路により検出された電流に基づいて前記第１の素子のオンオフを制御するための第１の制御信号を生成し、
前記スイッチ制御回路は、前記第１の制御信号を反転する反転回路を有し、該反転回路により前記第３の制御信号を生成する、
請求項１に記載のスイッチング電源。
【請求項３】
前記第２の素子はスイッチング素子であり、
前記制御回路は、前記電流検出回路により検出された電流に基づいて前記第２の素子のオンオフを制御するための第２の制御信号を生成し、
前記スイッチ制御回路は、前記第２の制御信号に基づいて前記第３の制御信号を生成する、
請求項１に記載のスイッチング電源。
【請求項４】
前記スイッチ制御回路は、前記第１の素子のターンオンにも応じて前記第３の素子がオン状態となるように前記第３の制御信号を生成する、
請求項１に記載のスイッチング電源。
【請求項５】
前記スイッチ制御回路は、前記第３の制御信号の立ち下がりを遅らせる遅延回路を有する、
請求項２又は３に記載のスイッチング電源。
【請求項６】
前記第３の素子の立ち上がり時間は、前記第１の素子の立ち下がり時間よりも短い、
請求項１乃至５のいずれか一項に記載のスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源に関する。
【背景技術】
【０００２】
スイッチング電源のひとつとして、電流モード制御のＤＣ／ＤＣコンバータが知られている。この種のＤＣ／ＤＣコンバータでは、通常、ＤＣ／ＤＣコンバータ内のインダクタを流れる電流を検出抵抗によって検出し、検出した電流の値に基づいてスイッチング動作を制御している。
【０００３】
しかし、ＤＣ／ＤＣコンバータを上記のように構成した場合、スイッチング電源のターンオンに起因する急峻な電流が検出抵抗に流れるため、検出抵抗で検出する電圧にサージ成分が重畳し、スイッチング動作の誤動作が生じるおそれがあった。
【０００４】
これに対し、特許文献１には、スイッチング電源がターンオンするときのサージ成分を軽減する技術が開示されている。この技術は、検出抵抗の出力側と接地端の間にスイッチを設け、このスイッチをスイッチング電源がターンオンする際にオンする、というもので、この技術によれば、スイッチング電源がターンオンする際に急峻な電流が検出抵抗に流れたとしても、その電流はスイッチを通って接地端に流れ出すことになるので、スイッチング電源がターンオンするときのサージ成分が軽減される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１０６１２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、検出抵抗におけるサージ電圧は、検出抵抗又は配線パターンに存在する寄生インダクタンスと、スイッチングに伴う急激な電流変化の影響により、スイッチング電源がターンオフする際にも発生する場合がある。特許文献１の技術を用いてもスイッチング電源がターンオフする際のサージ成分は処理できないので、このサージ成分が検出抵抗で検出される電圧に重畳し、結果としてスイッチング電源の制御素子の破損を招く場合があった。
【０００７】
したがって、本発明の目的の一つは、電流検出を行うスイッチング電源のターンオフに起因するサージ電圧の発生を抑制できるスイッチング電源を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によるスイッチング電源は、一端が第１の外部端子に接続されるインダクタと、一端が前記インダクタの他端に接続されたスイッチング素子である第１の素子と、一端が前記インダクタの他端に接続され、他端が第２の外部端子に接続されたスイッチング素子又は整流素子である第２の素子と、を有する変換回路と、前記インダクタを流れる電流を検出する電流検出回路と、前記電流検出回路により検出された電流に基づいて前記変換回路の動作を制御する制御回路と、を備え、前記電流検出回路は、前記第１の素子の他端と固定電位との間に配設された電流検出部と、前記電流検出部と並列に接続されたスイッチング素子である第３の素子と、前記第３の素子のオンオフを制御するための第３の制御信号を出力するスイッチ制御回路と、を有し、前記スイッチ制御回路は、前記第１の素子のターンオフに応じて前記第３の素子がオン状態となるように、前記第３の制御信号を生成する、スイッチング電源である。
【０００９】
本発明によれば、第１の素子のターンオフ、すなわち電流検出を行うスイッチング電源のターンオフに応じて第３の素子がオン状態となるので、電流検出を行うスイッチング電源のターンオフに起因するサージ電圧の発生を抑制することが可能になる。
【００１０】
上記スイッチング電源において、前記第２の素子は整流素子であり、前記制御回路は、前記電流検出回路により検出された電流に基づいて前記第１の素子のオンオフを制御するための第１の制御信号を生成し、前記スイッチ制御回路は、前記第１の制御信号を反転する反転回路を有し、該反転回路により前記第３の制御信号を生成する、こととしてもよい。これによれば、第２の素子が整流素子である場合の回路の簡素化が可能になる。
【００１１】
上記スイッチング電源において、前記第２の素子はスイッチング素子であり、前記制御回路は、前記電流検出回路により検出された電流に基づいて前記第２の素子のオンオフを制御するための第２の制御信号を生成し、前記スイッチ制御回路は、前記第２の制御信号に基づいて前記第３の制御信号を生成する、こととしてもよい。これによれば、第２の素子がスイッチング素子である場合の回路の簡素化が可能になる。
【００１２】
上記スイッチング電源において、前記スイッチ制御回路は、前記第１の素子のターンオンにも応じて前記第３の素子がオン状態となるように前記第３の制御信号を生成する、こととしてもよい。これによれば、電流検出を行うスイッチング電源のターンオフに起因するサージ電圧に加え、電流検出を行うスイッチング電源のターンオンに起因するサージ電圧の発生も抑制することが可能になる。
【００１３】
上記各スイッチング電源において、前記スイッチ制御回路は、前記第３の制御信号の立ち下がりを遅らせる遅延回路を有する、こととしてもよい。これによっても、電流検出を行うスイッチング電源のターンオフに起因するサージ電圧に加え、電流検出を行うスイッチング電源のターンオンに起因するサージ電圧の発生を抑制することが可能になる。また、回路の簡素化を実現することも可能になる。
【００１４】
上記各スイッチング電源において、前記第３の素子の立ち上がり時間は、前記第１の素子の立ち下がり時間よりも短い、こととしてもよい。これによれば、電流検出を行うスイッチング電源のターンオフに起因するサージ電圧の発生をより効果的に抑制することが可能になる。
【発明の効果】
【００１５】
本発明によれば、第１の素子のターンオフ、すなわち電流検出を行うスイッチング電源のターンオフに応じて第３の素子がオン状態となるので、電流検出を行うスイッチング電源のターンオフに起因するサージ電圧の発生を抑制することが可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１及び第８の実施の形態によるスイッチング電源１の回路構成を示す図である。
【図２】本発明の第１、第３、及び第５の実施の形態に関わる各種信号のタイミング図である。
【図３】本発明の第２の実施の形態によるスイッチング電源１の回路構成を示す図である。
【図４】本発明の第２及び第４の実施の形態に関わる各種信号のタイミング図である。
【図５】本発明の第３の実施の形態によるスイッチング電源１の回路構成を示す図である。
【図６】本発明の第４の実施の形態によるスイッチング電源１の回路構成を示す図である。
【図７】本発明の第５の実施の形態によるスイッチング電源１の回路構成を示す図である。
【図８】本発明の第６の実施の形態によるスイッチング電源１の回路構成を示す図である。
【図９】本発明の第６の実施の形態に関わる各種信号のタイミング図である。
【図１０】本発明の第７の実施の形態によるスイッチング電源１の回路構成を示す図である。
【図１１】本発明の第７の実施の形態に関わる各種信号のタイミング図である。
【図１２】本発明の第８の実施の形態に関わる各種信号のタイミング図である。
【図１３】本発明の第９の実施の形態によるスイッチング電源１の回路構成を示す図である。
【図１４】本発明の第９の実施の形態に関わる各種信号のタイミング図である。
【図１５】本発明の第１０の実施の形態によるスイッチング電源１の回路構成を示す図である。
【図１６】本発明の第１０の実施の形態に関わる各種信号のタイミング図である。
【図１７】本発明の第１１の実施の形態に関わる各種信号のタイミング図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら、本発明の実施の形態について詳細に説明する。
【００１８】
図１は、本発明の第１の実施の形態によるスイッチング電源１の回路構成を示す図である。本実施の形態によるスイッチング電源１は昇圧・同期整流型のスイッチング電源であり、同図に示すように、変換回路２と、制御回路３と、電流検出回路４と、キャパシタＣ１，Ｃ２とを有して構成される。また、スイッチング電源１は、外部端子として、入力電圧Ｖｉｎが供給される入力端子Ｔ１、出力電圧Ｖｏｕｔが出力される出力端子Ｔ２、及び固定電位が供給される端子Ｔ３を有して構成される。なお、端子Ｔ３に供給される固定電位は、典型的には接地電位である。
【００１９】
キャパシタＣ１は、入力端子Ｔ１と端子Ｔ３との間に接続される入力キャパシタである。また、キャパシタＣ２は、出力端子Ｔ２と端子Ｔ３との間に接続される出力キャパシタである。
【００２０】
変換回路２は、一端が入力端子Ｔ１（第１の外部端子）に接続されるインダクタＬ１と、一端がインダクタＬ１の他端に接続された第１の素子Ｅ１と、一端がインダクタＬ１の他端に接続され、他端が出力端子Ｔ２（第２の外部端子）に接続された第２の素子Ｅ２とを有して構成される。このうち第１の素子Ｅ１は、図１にも示すようにスイッチング素子によって構成される。一方、第２の素子Ｅ２はスイッチング素子又は整流素子によって構成され得るが、本実施の形態に示す同期整流型のスイッチング電源１では、図１にも示すようにスイッチング素子によって構成される。
【００２１】
制御回路３は、電流検出回路４により検出された電流に基づいて変換回路２の動作を制御する回路であり、具体的には、電流検出回路４により検出された電流に基づいて第１及び第２の制御信号ＣＳ１，ＣＳ２を生成し、それぞれを第１及び第２の素子Ｅ１，Ｅ２に供給するよう構成される。第１及び第２の素子Ｅ１，Ｅ２のオンオフは、それぞれこの第１及び第２の制御信号ＣＳ１，ＣＳ２によって制御される。
【００２２】
電流検出回路４はインダクタＬ１を流れる電流を検出する回路であり、第１の素子Ｅ１の他端と端子Ｔ３との間に配設された電流検出部４ａと、電流検出部４ａと並列に接続された第３の素子Ｅ３と、第３の素子Ｅ３のオンオフを制御するための第３の制御信号ＣＳ３を出力するスイッチ制御回路４ｂとを有して構成される。このうち電流検出部４ａは、第１の素子Ｅ１の他端と端子Ｔ３との間に配設された抵抗素子によって構成される。また、第３の素子Ｅ３は、図１にも示すようにスイッチング素子によって構成される。
【００２３】
電流検出部４ａの第１の素子Ｅ１側の端部に現れる電圧Ｖｓｅｎｓｅは、制御回路３に供給される。電圧Ｖｓｅｎｓｅの具体的な値は、少なくとも第３の素子Ｅ３がオフである場合には、変換回路２から流れ込む電流Ｉ１に、電流検出部４ａを構成する抵抗素子の抵抗値を乗算した値となる。制御回路３は、この電圧Ｖｓｅｎｓｅに基づいて第１及び第２の制御信号ＣＳ１，ＣＳ２を生成することにより、電流検出回路４により検出された電流に基づく第１及び第２の制御信号ＣＳ１，ＣＳ２の生成を行う。
【００２４】
図２は、本実施の形態に関わる各種信号のタイミング図である。同図には、第１〜第３の素子Ｅ１〜Ｅ３のオンオフ状態も図示している。また、同図には、制御回路３で内部的に使用される第１及び第２の駆動信号Ｄ１，Ｄ２についても図示している。制御回路３は、第１の駆動信号Ｄ１に基づいて第１の制御信号ＣＳ１を生成し、第２の駆動信号Ｄ２に基づいて第２の制御信号ＣＳ２を生成するよう構成される。
【００２５】
図２に示すように、第１及び第２の駆動信号Ｄ１，Ｄ２は、所与の周期でハイレベルとローレベルの間を遷移する相補の矩形波信号である。制御回路３は、電流検出部４ａから供給される電圧Ｖｓｅｎｓｅに基づいて第１及び第２の駆動信号Ｄ１，Ｄ２のデューティー比を調整するよう構成され、これによって、電流検出回路４により検出された電流に基づく第１及び第２の制御信号ＣＳ１，ＣＳ２の生成が実現される。
【００２６】
第１の制御信号ＣＳ１は、第１の駆動信号Ｄ１の立ち上がりと立ち下がりを所定時間遅延させてなる信号である。また、第２の制御信号ＣＳ２は、第２の駆動信号Ｄ２の立ち上がりと立ち下がりを所定時間遅延させてなる信号である。これらの遅延は、意図的に生成することとしてもよいし、回路構成によって不可避的に生ずるものであってもよい。第１の素子Ｅ１は、第１の制御信号ＣＳ１が所定の閾値より大きいときにオンとなり、第１の制御信号ＣＳ１が所定の閾値より小さいときにオフとなるよう構成される。同様に、スイッチング素子である第２の素子Ｅ２は、第２の制御信号ＣＳ２が所定の閾値より大きいときにオンとなり、第２の制御信号ＣＳ２が所定の閾値より小さいときにオフとなるよう構成される。なお、所定の閾値は、ハイレベルとローレベルの中間値とすることが好適である。
【００２７】
第３の制御信号ＣＳ３は、ハイレベルに活性化されてから所定時間にわたってハイレベルを維持した後、ローレベルに戻るパルス信号である。この所定時間は、サージ成分が電圧Ｖｓｅｎｓｅに現れることを防止するのに必要十分な長さに設定される。スイッチ制御回路４ｂは、第１の素子Ｅ１のターンオフに応じて第３の素子Ｅ３がオン状態となるように、第３の制御信号ＣＳ３を生成する。具体的には、第１の制御信号ＣＳ１のレベルを監視し、第１の制御信号ＣＳ１が上記閾値を下回ったときに、第３の制御信号ＣＳ３をハイレベルに活性化する。
【００２８】
第３の素子Ｅ３は、第３の制御信号ＣＳ３が所定の閾値より大きいときにオンとなり、第３の制御信号ＣＳ３が所定の閾値より小さいときにオフとなるよう構成される。この所定の閾値も、ハイレベルとローレベルの中間値とすることが好適である。第３の素子Ｅ３がオンとなっている間、電流検出部４ａが短絡されることになるので、変換回路２から流れ込む電流Ｉ１のうち電流検出部４ａ内を流れる成分はゼロとなり、したがって制御回路３に供給される電圧Ｖｓｅｎｓｅもゼロとなる。こうして電圧Ｖｓｅｎｓｅが強制的にゼロとなる区間を、図２では斜線のハッチングによって示している。
【００２９】
図１に戻り、第１の素子Ｅ１がターンオフした瞬間、電圧Ｖｓｅｎｓｅにサージ成分が重畳され、従来であれば、その結果として制御回路３が誤動作を起こし、制御回路３や第１及び第２の素子Ｅ１，Ｅ２の破損を招来する場合があった。しかしながら、本実施の形態によるスイッチング電源１によれば、図２に示したように、第１の素子Ｅ１がターンオフした瞬間に第３の素子Ｅ３がオンとなるので、制御回路３に供給される電圧Ｖｓｅｎｓｅが強制的にゼロとなる。したがって、本実施の形態によるスイッチング電源１によれば、スイッチング電源１のターンオフに起因するサージ電圧の発生を抑制することが可能になる。
【００３０】
以上説明したように、本実施の形態によるスイッチング電源１によれば、第１の素子Ｅ１のターンオフ、すなわち電流検出を行うスイッチング電源１のターンオフに応じて第３の素子Ｅ３がオン状態となる。したがって、電流検出を行うスイッチング電源１のターンオフに起因するサージ電圧の発生を抑制することが可能になる。
【００３１】
図３は、本発明の第２の実施の形態によるスイッチング電源１の回路構成を示す図である。本実施の形態によるスイッチング電源１は、同期整流型ではなくダイオード整流型である点で、第１の実施の形態によるスイッチング電源１（図１参照）と相違する。以下、第１の実施の形態と同一の構成には同一の符号を付し、第１の実施の形態との相違点を中心に説明する。
【００３２】
本実施の形態によるスイッチング電源１では、図３に示すように、第２の素子Ｅ２がダイオードによって構成される。このダイオードは、アノードがインダクタＬ１の他端に接続され、カソードが出力端子Ｔ２に接続されるように、回路に組み入れられる。第２の素子Ｅ２がダイオードであることから、本実施の形態では第２の制御信号ＣＳ２は使用されない。
【００３３】
図４は、本実施の形態に関わる各種信号のタイミング図である。同図に記載のタイミング図は、第２の駆動信号Ｄ２及び第２の制御信号ＣＳ２が存在しない点のみで、図２に記載のタイミング図と異なっている。同図に示すように、本実施の形態による制御回路３は、第２の制御信号ＣＳ２の生成と、第２の制御信号ＣＳ２による第２の素子Ｅ２のオンオフ制御とを行わない。
【００３４】
制御回路３のその他の動作及びスイッチ制御回路４ｂの動作は、第１の実施の形態と同様である。したがって、本実施の形態においても、第１の素子Ｅ１のターンオフに応じて第３の素子Ｅ３がオン状態となるので、本実施の形態によるスイッチング電源１によれば、第１の実施の形態によるスイッチング電源１と同様、電流検出を行うスイッチング電源１のターンオフに起因するサージ電圧の発生を抑制することが可能になる。
【００３５】
図５は、本発明の第３の実施の形態によるスイッチング電源１の回路構成を示す図である。本実施の形態によるスイッチング電源１は、昇圧ではなく降圧を行う点、及び、外部端子として出力端子Ｔ４を有する点で、第１の実施の形態によるスイッチング電源１（図１参照）と相違する。以下、第１の実施の形態と同一の構成には同一の符号を付し、第１の実施の形態との相違点を中心に説明する。
【００３６】
本実施の形態によるスイッチング電源１は、出力端子Ｔ２，Ｔ４の間の電位を出力電圧Ｖｏｕｔとして出力するよう構成される。出力端子Ｔ２は高位側、出力端子Ｔ４は低位側となる。キャパシタＣ２は、出力端子Ｔ２と出力端子Ｔ４の間に接続される。
【００３７】
変換回路２は、図１に示したインダクタＬ１に代え、一端が出力端子Ｔ４（第１の外部端子）に接続されるインダクタＬ２を有して構成される。第１の素子Ｅ１の一端と第２の素子Ｅ２の一端とは、インダクタＬ２の他端に共通に接続される。本実施の形態では、入力端子Ｔ１及び出力端子Ｔ２は直接接続されて実質的に１つの端子（第２の外部端子）を構成しており、第２の素子Ｅ２の他端は、入力端子Ｔ１及び出力端子Ｔ２の両方に接続される。
【００３８】
制御回路３の動作及びスイッチ制御回路４ｂの動作は第１の実施の形態と同様であり、本実施の形態に関わる各種信号のタイミング図も、図２に示した第１の実施の形態のものと同様になる。したがって、本実施の形態においても、第１の素子Ｅ１のターンオフに応じて第３の素子Ｅ３がオン状態となるので、本実施の形態によるスイッチング電源１によれば、第１及び第２の実施の形態によるスイッチング電源１と同様、電流検出を行うスイッチング電源１のターンオフに起因するサージ電圧の発生を抑制することが可能になる。
【００３９】
図６は、本発明の第４の実施の形態によるスイッチング電源１の回路構成を示す図である。本実施の形態によるスイッチング電源１は、同期整流型ではなくダイオード整流型である点で、第３の実施の形態によるスイッチング電源１（図５参照）と相違する。以下、第３の実施の形態と同一の構成には同一の符号を付し、第３の実施の形態との相違点を中心に説明する。
【００４０】
本実施の形態によるスイッチング電源１では、図６に示すように、第２の素子Ｅ２がダイオードによって構成される。このダイオードは、アノードがインダクタＬ２の他端に接続され、カソードが出力端子Ｔ２（及び入力端子Ｔ１）に接続されるように、回路に組み入れられる。第２の素子Ｅ２がダイオードであることから、本実施の形態では第２の制御信号ＣＳ２は使用されない。
【００４１】
制御回路３の動作及びスイッチ制御回路４ｂの動作は第２の実施の形態と同様であり、本実施の形態に関わる各種信号のタイミング図は、図４に示した第２の実施の形態のものと同様になる。したがって、本実施の形態においても、第１の素子Ｅ１のターンオフに応じて第３の素子Ｅ３がオン状態となるので、本実施の形態によるスイッチング電源１によれば、第１乃至第３の実施の形態によるスイッチング電源１と同様、電流検出を行うスイッチング電源１のターンオフに起因するサージ電圧の発生を抑制することが可能になる。
【００４２】
図７は、本発明の第５の実施の形態によるスイッチング電源１の回路構成を示す図である。本実施の形態によるスイッチング電源１は、電流検出部４ａの内部構成の点で、第１の実施の形態によるスイッチング電源１（図１参照）と相違する。以下、第１の実施の形態と同一の構成には同一の符号を付し、第１の実施の形態との相違点を中心に説明する。
【００４３】
本実施の形態による電流検出部４ａは、図７に示すように、トランスＴＲと、２つのダイオードＤＩ１，ＤＩ２と、抵抗素子Ｒとを含んで構成される。トランスＴＲの一次側コイルは、第１の素子Ｅ１の他端と端子Ｔ３との間に配設される。ダイオードＤＩ１のアノードはトランスＴＲの二次側コイルの一端に接続され、カソードは制御回路３に接続される。すなわち、本実施の形態では、ダイオードＤＩ１のカソードに現れる電圧が電圧Ｖｓｅｎｓｅとなる。
【００４４】
ダイオードＤＩ２のアノードはトランスＴＲの二次側コイルの他端に接続され、カソードはダイオードＤＩ１のカソードに接続される。ダイオードＤＩ２のアノードは接地される。抵抗素子Ｒは、ダイオードＤＩ２と並列に接続される。本実施の形態における第３の素子Ｅ３は、ダイオードＤＩ２及び抵抗素子Ｒと並列に接続される。
【００４５】
制御回路３の動作及びスイッチ制御回路４ｂの動作は第１の実施の形態と同様であり、本実施の形態に関わる各種信号のタイミング図も、図２に示した第１の実施の形態のものと同様になる。したがって、本実施の形態においても、第１の素子Ｅ１のターンオフに応じて第３の素子Ｅ３がオン状態となるので、本実施の形態によるスイッチング電源１によれば、第１乃至第４の実施の形態によるスイッチング電源１と同様、電流検出を行うスイッチング電源１のターンオフに起因するサージ電圧の発生を抑制することが可能になる。
【００４６】
図８は、本発明の第６の実施の形態によるスイッチング電源１の回路構成を示す図である。本実施の形態によるスイッチング電源１は、スイッチ制御回路４ｂの内部構成の点で、第２の実施の形態によるスイッチング電源１（図３参照）と相違する。以下、第２の実施の形態と同一の構成には同一の符号を付し、第２の実施の形態との相違点を中心に説明する。
【００４７】
本実施の形態によるスイッチ制御回路４ｂは、第１の制御信号ＣＳ１を反転する反転回路を有しており、この反転回路により第３の制御信号ＣＳ３を生成する。
【００４８】
図９は、本実施の形態に関わる各種信号のタイミング図である。同図に記載のタイミング図は、第３の制御信号ＣＳ３の波形と、第３の素子Ｅ３のオンオフのタイミングの点のみで、図４に記載のタイミング図と異なっている。
【００４９】
図９に示すように、本実施の形態による第３の制御信号ＣＳ３は、第１の制御信号ＣＳ１の反転信号となる。したがって、第３の素子Ｅ３は、第１の素子Ｅ１がオンである場合にオフとなり、第１の素子Ｅ１がオフである場合にオンとなる。その結果、本実施の形態においても、第１の素子Ｅ１のターンオフに応じて第３の素子Ｅ３がオン状態となるので、本実施の形態によるスイッチング電源１によれば、第１乃至第５の実施の形態によるスイッチング電源１と同様、電流検出を行うスイッチング電源１のターンオフに起因するサージ電圧の発生を抑制することが可能になる。また、第１の制御信号ＣＳ１を反転することによって第３の制御信号ＣＳ３を生成することができるので、第２の素子Ｅ２が整流素子である場合の回路の簡素化が可能になる。
【００５０】
なお、図９と図４を比較すると理解されるように、本実施の形態においては、電圧Ｖｓｅｎｓｅが強制的にゼロとなる区間が第２の実施の形態に比べて長くなる。しかし、図４を参照すると理解されるように、この区間は強制的にゼロとしていなくても元々ゼロとなっている区間であることから、実質的なスイッチング電源１の動作は、第２の実施の形態と同じものとなる。
【００５１】
図１０は、本発明の第７の実施の形態によるスイッチング電源１の回路構成を示す図である。本実施の形態によるスイッチング電源１は、スイッチ制御回路４ｂの内部構成の点で、第１の実施の形態によるスイッチング電源１（図１参照）と相違する。以下、第１の実施の形態と同一の構成には同一の符号を付し、第１の実施の形態との相違点を中心に説明する。
【００５２】
本実施の形態によるスイッチ制御回路４ｂは、第１の制御信号ＣＳ１ではなく第２の制御信号ＣＳ２に基づいて第３の制御信号ＣＳ３を生成するよう構成される。具体的には、第２の制御信号ＣＳ２を第３の制御信号ＣＳ３として出力する。
【００５３】
図１１は、本実施の形態に関わる各種信号のタイミング図である。同図に記載のタイミング図は、第３の制御信号ＣＳ３の波形と、第３の素子Ｅ３のオンオフのタイミングの点のみで、図２に記載のタイミング図と異なっている。
【００５４】
図１１に示すように、本実施の形態による第３の制御信号ＣＳ３は、第２の制御信号ＣＳ２と同じ波形の信号となる。したがって、第３の素子Ｅ３は、第２の素子Ｅ２がオンである場合にオンとなり、第２の素子Ｅ２がオフである場合にオフとなる。その結果、本実施の形態においても、第１の素子Ｅ１のターンオフに応じて第３の素子Ｅ３がオン状態となるので、本実施の形態によるスイッチング電源１によれば、第１乃至第６の実施の形態によるスイッチング電源１と同様、電流検出を行うスイッチング電源１のターンオフに起因するサージ電圧の発生を抑制することが可能になる。また、第２の制御信号ＣＳ２を第３の制御信号ＣＳ３として出力することができるので、第２の素子Ｅ２がスイッチング素子である場合の回路の簡素化が可能になる。
【００５５】
なお、図１１と図２を比較すると理解されるように、本実施の形態においても、電圧Ｖｓｅｎｓｅが強制的にゼロとなる区間が第１の実施の形態に比べて長くなる。しかし、図２を参照すると理解されるように、この区間は強制的にゼロとしていなくても元々ゼロとなっている区間であることから、実質的なスイッチング電源１の動作は、第１の実施の形態と同じものとなる。
【００５６】
図１２は、本発明の第８の実施の形態に関わる各種信号のタイミング図である。本実施の形態によるスイッチング電源１の回路構成は、図１に示した第１の実施の形態のものと同様である。本実施の形態によるスイッチング電源１は、スイッチ制御回路４ｂの動作の点で、第１の実施の形態によるスイッチング電源１と相違する。以下、第１の実施の形態との相違点を中心に説明する。
【００５７】
本実施の形態によるスイッチ制御回路４ｂは、第１の素子Ｅ１のターンオンにも応じて第３の素子Ｅ３がオン状態となるように、第３の制御信号ＣＳ３を生成する。具体的には、第１の制御信号ＣＳ１のレベルを監視し、第１の制御信号ＣＳ１が上記閾値を上回ったときに、第３の制御信号ＣＳ３をハイレベルに活性化する。
【００５８】
本実施の形態によるスイッチング電源１によれば、図１２に示すように、第１の素子Ｅ１がターンオフした瞬間だけでなく、第１の素子Ｅ１がターンオンした瞬間にも第３の素子Ｅ３がオンとなる。したがって、スイッチング電源１のターンオフに起因するサージ電圧に加え、スイッチング電源１のターンオンに起因するサージ電圧の発生をも抑制することが可能になる。
【００５９】
図１３は、本発明の第９の実施の形態によるスイッチング電源１の回路構成を示す図である。本実施の形態によるスイッチング電源１は、スイッチ制御回路４ｂの内部構成の点で、第６の実施の形態によるスイッチング電源１（図８参照）と相違する。以下、第６の実施の形態と同一の構成には同一の符号を付し、第６の実施の形態との相違点を中心に説明する。
【００６０】
本実施の形態によるスイッチ制御回路４ｂは、反転回路の後段に遅延回路を有して構成される。この遅延回路は、第３の制御信号ＣＳ３の立ち下がりを遅らせる役割を果たす。
【００６１】
図１４は、本実施の形態に関わる各種信号のタイミング図である。同図に示すように、本実施の形態では第３の制御信号ＣＳ３の立ち下がりが第６の実施の形態（図９参照）に比べて遅れており、その結果、第３の素子Ｅ３がオフになるタイミングが遅れ、電圧Ｖｓｅｎｓｅが強制的にゼロとなる区間（ハッチングした部分）が後ろに延びている。これにより、第１の素子Ｅ１がターンオンした瞬間にも第３の素子Ｅ３がオンとなっているので、本実施の形態によるスイッチング電源１によれば、第８の実施の形態と同様、スイッチング電源１のターンオフに起因するサージ電圧に加え、スイッチング電源１のターンオンに起因するサージ電圧の発生をも抑制することが可能になる。また、反転回路と遅延回路によってスイッチ制御回路４ｂを構成できるので、第２の素子Ｅ２が整流素子である場合の回路の簡素化が可能になる。
【００６２】
図１５は、本発明の第１０の実施の形態によるスイッチング電源１の回路構成を示す図である。本実施の形態によるスイッチング電源１は、スイッチ制御回路４ｂの内部構成の点で、第７の実施の形態によるスイッチング電源１（図１０参照）と相違する。以下、第７の実施の形態と同一の構成には同一の符号を付し、第７の実施の形態との相違点を中心に説明する。
【００６３】
本実施の形態によるスイッチ制御回路４ｂは、遅延回路を有して構成される。この遅延回路は、図１３に示した第９の実施の形態によるスイッチ制御回路４ｂ内の遅延回路と同様に、第３の制御信号ＣＳ３の立ち下がりを遅らせる役割を果たす。
【００６４】
図１６は、本実施の形態に関わる各種信号のタイミング図である。同図に示すように、本実施の形態では第３の制御信号ＣＳ３の立ち下がりが第７の実施の形態（図１１参照）に比べて遅れており、その結果、第３の端子Ｅ３がオフになるタイミングが遅れ、電圧Ｖｓｅｎｓｅが強制的にゼロとなる区間（ハッチングした部分）が後ろに延びている。これにより、第１の素子Ｅ１がターンオンした瞬間にも第３の素子Ｅ３がオンとなっているので、本実施の形態によるスイッチング電源１によれば、第８及び第９の実施の形態と同様、スイッチング電源１のターンオフに起因するサージ電圧に加え、スイッチング電源１のターンオンに起因するサージ電圧の発生をも抑制することが可能になる。また、遅延回路によってスイッチ制御回路４ｂを構成できるので、第２の素子Ｅ２がスイッチング素子である場合の回路の簡素化が可能になる。
【００６５】
図１７は、本発明の第１１の実施の形態に関わる各種信号のタイミング図である。本実施の形態によるスイッチング電源１の回路構成は、図１５に示した第１０の実施の形態のものと同様である。本実施の形態によるスイッチング電源１は、第３の素子Ｅ３の立ち上がり時間（ターンオン動作を開始してからターンオン動作が終了するまでの所要時間）の点で、第１０の実施の形態によるスイッチング電源１と相違する。以下、第１０の実施の形態との相違点を中心に説明する。
【００６６】
本実施の形態においては、第３の素子Ｅ３の立ち上がり時間が第１の素子Ｅ１の立ち下がり時間（ターンオフ動作を開始してからターンオフ動作が終了するまでの所要時間）よりも短くなるように、スイッチング電源１内の各素子を構成している。図１７には、第３の制御信号ＣＳ３の立ち上がりに要する時間を短縮することによって第３の素子Ｅ３の立ち上がり時間の短縮を実現しているが、他の方法によって実現してもよい。例えば、第３の制御信号ＣＳ３の上昇時に用いる判定用の閾値を小さくしてもよいし、第３の素子Ｅ３として、第３の制御信号ＣＳ３に対する応答速度の速いスイッチング素子を用いることとしてもよい。また、図１７に示す第３の制御信号ＣＳ３の立ち上がりに要する時間の短縮は、例えばスイッチ制御回路４ｂの内部をより高速な素子で構成することによって実現してもよい。
【００６７】
本実施の形態によるスイッチング電源１によれば、第３の端子Ｅ３がオンになるタイミングが早まることから、図１７に示すように、電圧Ｖｓｅｎｓｅが強制的にゼロとなる区間（ハッチングした部分）が第１０の実施の形態（図１６参照）に比べて前に延びる。これにより、第１の素子Ｅ１がターンオフする直前から第３の素子Ｅ３をオンとしておくことができるので、本実施の形態によるスイッチング電源１によれば、電流検出を行うスイッチング電源１のターンオフに起因するサージ電圧の発生を、より効果的に抑制することが可能になる。
【００６８】
以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。
【符号の説明】
【００６９】
１              スイッチング電源
２              変換回路
３              制御回路
４              電流検出回路
４ａ            電流検出部
４ｂ            スイッチ制御回路
Ｃ１，Ｃ２      キャパシタ
ＣＳ１          第１の制御信号
ＣＳ２          第２の制御信号
ＣＳ３          第３の制御信号
Ｄ１            第１の駆動信号
Ｄ２            第２の駆動信号
ＤＩ１，ＤＩ２  ダイオード
Ｅ１            第１の素子
Ｅ２            第２の素子
Ｅ３            第３の素子
Ｌ１，Ｌ２      インダクタ
Ｒ              抵抗素子
Ｔ１            入力端子
Ｔ２，Ｔ４      出力端子
Ｔ３            端子
ＴＲ            トランス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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