(57)【要約】【課題】イオン濃度センサのシステムオンチップ化を実現する。【解決手段】イオンセンサ（１００）は、シリコン基板（１１）と、シリコン基板（１１）の一方の面に検体と接するセンシング面（１ａ）を有し、検体のイオンに感応するセンシング部（１２、１３）と、センシング面（１ａ）と反対のシリコン基板面に、センシング部が感応したイオンの量に応じた信号を読み出して転送するトランジスタを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の一方の面に検体と接するセンシング面を有し、前記検体のイオンに感応するセンシング部とを備え、
前記シリコン基板における前記センシング面と反対の面に、前記センシング部が感応したイオンの量に応じた信号を読み出して転送するトランジスタを備えることを特徴とするイオン濃度センサ。
【請求項２】
前記シリコン基板が、
前記トランジスタから転送されるアナログの信号をデジタルに変換するアナログ／デジタル変換回路を更に備えることを特徴とする請求項１に記載のイオン濃度センサ。
【請求項３】
支持基板上に、前記シリコン基板と、
前記トランジスタから転送されるアナログの信号を、前記アナログ／デジタル変換回路に伝送する配線が４層以上の層構造に形成される多層配線層を備えていることを特徴とする請求項２に記載のイオン濃度センサ。
【請求項４】
前記センシング部は、壁によって複数に区分されていることを特徴とする請求項１から３のいずれか１項に記載のイオン濃度センサ。
【請求項５】
前記センシング部は、行列状に配置され、
前記シリコン基板には、前記センシング部を列単位で選択する垂直選択回路と、当該垂直選択回路によって選択された前記センシング部から出力された前記信号を行単位で順次出力する水平選択回路とがさらに形成されていることを特徴とする請求項４に記載のイオン濃度センサ。
【請求項６】
前記センシング部は、窒化シリコン膜、酸化アルミニウム膜または酸化タンタル膜によって形成されていることを特徴とする請求項１から５のいずれか１項に記載のイオン濃度センサ。
【請求項７】
前記センシング部の表面における電位レベルの変化に伴うチャネル電位レベル変化量を検出することを特徴とする請求項１から６のいずれか１項に記載のイオン濃度センサ。
【請求項８】
前記シリコン基板の前記トランジスタを備える面を第１面とし、
前記シリコン基板の前記センシング面が存在する面を第２面とすると、
前記トランジスタは、前記第２面において感応したイオンの量に応じて増減した、前記第１面から注入された電荷を、前記第２面から前記第１面に、前記センシング部が感応したイオンの量に応じた信号として転送することを特徴とする請求項１から７のいずれか１項に記載のイオン濃度センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検体のイオン濃度を検出するイオン濃度センサに関する。
【背景技術】
【０００２】
従来のＦＥＴ型のイオン濃度センサ、例えば水素イオン濃度を検出するイオンセンシティブＦＥＴ（ＩＳＦＥＴ:Ion Sensitive Field Effect Transistor）には、感度が低い、時間的に出力が変化するといった問題がある。このような問題を解決するため、例えば、特許文献１〜４に開示されているように、センシング部の表面電位レベルの変化に伴うチャネルの電位レベルの変化量を検出するＦＥＴ型イオンセンサが提案されている。
【０００３】
一般に、上記のセンシング部の表面は窒化シリコン膜で覆われている。このようなセンシング部は、窒化シリコン膜表面のダングリングボンドと水素イオンとが作用して半導体基板表面に電位変動を引き起こすことを利用して水素イオン濃度を検知する。上記の特許文献１〜４に開示された各ＦＥＴ型イオンセンサは、水素イオン濃度に応じた電位変化量をアナログ信号として外部に出力する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４１９５８５９号公報（２００８年１２月１７日発行）
【特許文献２】特開２００２−９８６６７号公報（２００２年４月５日公開）
【特許文献３】特開２００７−２７８７６０号公報（２００７年１０月２５日公開）
【特許文献４】特許第４２３１５６０号公報（２００８年１２月１７日発行）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のような従来のＦＥＴ型イオンセンサの製造においては、センシング部が窒化シリコン膜を感応膜として備えるために、最終段階で窒化シリコン膜の表面を露出させる必要があった。窒化シリコン膜の表面を露出させるには、窒化シリコン膜における上端面に配線を配置せず、かつ窒化シリコン膜上の他の絶縁膜（例えば酸化シリコン膜）を安定的にエッチングすることができる膜厚に形成すること、つまり極力薄く形成することが必要であった。
【０００６】
ところで、実用の観点から、ＦＥＴ型センサを、ＡＤ変換器、デジタル回路等からなる回路部と共に同一のチップ上に形成したシステムオンチップとして提供することが望まれる。このようなシステムオンチップでは、チップの同一面上に、センシング部がアレイ状に配列されたイオンセンシングアレイと、回路部とを形成するために、イオンセンシングアレイが形成される領域外に、回路部を構成する基本構成素子（フリップフロップ、インバータ、キャパシタ等）を設置して、イオンセンシングアレイと回路部とを相互に接続する必要がある。
【０００７】
その接続には、イオンセンシングアレイと回路部とを接続する配線を複数層に形成した多層配線構造が不可欠である。イオンセンサがアナログ信号を出力する場合、２層以下の配線構造で対応が可能である。しかしながら、イオンセンサがアナログ信号を出力する場合、４層〜６層の配線構造が必要となる。
【０００８】
これに対し、従来のＦＥＴ型イオンセンサでは、上記のような窒化シリコン膜の表面を露出させる構造を有することにより、イオンセンシングアレイの周囲に多層配線構造が形成されることになる。特に、デジタル信号を出力するイオンセンサでは、多層配線構造を厚く形成する必要があり、イオンセンシングアレイの周囲にそのような厚い多層配線構造を形成することは好ましくない。また、製造プロセス上の制約が生じることから、イオン感応膜として、窒化シリコン膜しか形成することができない。
【０００９】
本発明は、前記の問題点に鑑みてなされたものであり、その目的は、イオン濃度センサのシステムオンチップ化を実現することにある。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明の一態様に係るイオン濃度センサは、シリコン基板と、前記シリコン基板の一方の面に検体と接するセンシング面を有し、前記検体のイオンに感応するセンシング部とを備え、前記シリコン基板における前記センシング面と反対の面に、前記センシング部が感応したイオンの量に応じた信号を読み出して転送するトランジスタを備えている。
【発明の効果】
【００１１】
本発明の一態様によれば、イオン濃度センサのシステムオンチップ化を実現することができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態１に係るイオンセンサの構成を示す平面図である。
【図２】（ａ）は上記イオンセンサのイオンセンシングアレイにおけるセルの一部の構成を示す等価回路図であり、（ｂ）は上記イオンセンサにおけるイオンセンシングアレイの他のセルの構成を示す等価回路図である。
【図３】上記イオンセンサのイオンセンシングアレイにおけるセルの構成を示す縦断面図である。
【図４】上記イオンセンサにおけるイオンセンシングアレイと周辺回路部との構成を示す縦断面図である。
【図５】比較例のイオンセンサのイオンセンシングアレイにおけるセルの構成を示す縦断面図である。
【図６】本発明の実施形態２に係るイオンセンサのイオンセンシングアレイにおけるセルのセンシング部の構成を示す縦断面図である。
【図７】本発明の実施形態２に係るイオンセンサにおけるイオンセンシングアレイと周辺回路部との構成を示す縦断面図である。
【図８】（ａ）および（ｂ）は本発明の実施形態３に係るイオンセンサにおけるセルの仕切構造を示す平面図である。
【発明を実施するための形態】
【００１３】
〔実施形態１〕
本発明の実施形態１について図１〜図５を用いて説明すれば、以下のとおりである。
【００１４】
〈イオンセンサ１００の構成〉
図１は、実施形態１に係るイオンセンサ１００の構成を示す平面図である。
【００１５】
図１に示すように、イオンセンサ１００（イオン濃度センサ）は、イオンセンシングアレイ１と、垂直選択回路２と、ＣＤＳ（correlated double sampling：相関二重サンプリング）回路３と、水平選択回路４と、ＡＧＣ（Automatic Gain Control）回路５と、Ａ／Ｄ変換回路６（アナログ／デジタル変換回路）と、デジタルアンプ７と、タイミングジェネレータ（図中、「ＴＧ：Timing Generator」にて示す）８とを少なくとも備え、これらが同一の支持基板９（チップ）上に形成されている。
【００１６】
イオンセンシングアレイ１は、２次元アレイ状（行列状）に配列された多数のＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のセル１０（センシング部）を備えている。イオンセンシングアレイ１において、各行のセル１０を選択する複数のアドレス線が行単位で配置され、各列のセル１０を選択する複数の垂直信号線が列単位で配置されている。また、セル１０は、イオンに感応するために、その表面層に、窒化シリコン（Ｓｉ３Ｎ４）からなる窒化シリコン膜、酸化アルミニウム（Ａｌ２Ｏ３）からなる酸化アルミニウム膜、または酸化タンタル（Ｔａ２Ｏ５）からなる酸化タンタル膜を有している。セル１０は、これらの膜の表面ダングリングボンドの増減に応じたダイオードポテンシャル変動から水素イオンを定量的に検出する。また、イオンセンサ１００は、セル１０の表面における電位レベルの変化に伴うチャネル電位レベル変化量を検出するＸ−Ｙアドレス型イオンセンサである。
【００１７】
垂直選択回路２は、セル１０を列単位で順に選択するように、上記の垂直信号線とＣＤＳ回路３との間を接続または切り離すトランジスタ（図２の（ａ）に示す後述のアドレストランジスタＴｄ）をＯＮ／ＯＦＦさせる選択信号（アドレス信号）を出力する。
【００１８】
ＣＤＳ回路３は、垂直選択回路２によって選択された各セル１０から出力されたセル信号の信号レベルを保持する第１サンプル＆ホールド（sample and hold）回路と、セル信号のゼロレベルを保持する第２サンプル＆ホールド回路と、減算器とを有している。ＣＤＳ回路３は、減算器により、第１サンプル＆ホールドからの信号レベルより第２サンプル＆ホールド回路からの０レベルを減算することで、セル毎の固定パターンノイズを除去する。
【００１９】
水平選択回路４は、ＣＤＳ回路３によって固定パターンノイズが除去されたセル信号を行単位で順に取り出す回路である。
【００２０】
ＡＧＣ回路５は、水平選択回路４から出力されたセル信号を適切なゲインで増幅する回路である。
【００２１】
Ａ／Ｄ変換回路６は、ＡＧＣ回路５から出力されたアナログの信号をデジタルに変換する回路である。
【００２２】
デジタルアンプ７は、Ａ／Ｄ変換回路６から出力されたデジタル信号を適切に増幅する増幅器である。
【００２３】
タイミングジェネレータ８は、垂直選択回路２、ＣＤＳ回路３、水平選択回路４、ＡＧＣ回路５、Ａ／Ｄ変換回路６およびデジタルアンプ７の各動作の基準となる各種のタイミング信号を発生する回路である。
【００２４】
〈第１セルの回路構成〉
図２の（ａ）は、イオンセンサ１００におけるイオンセンシングアレイ１のセル１０Ａ（第１セル）の構成を示す等価回路図である。
【００２５】
図２の（ａ）に示すように、セル１０Ａは、イオンセンシング素子としてセンシングキャパシタＣｓを有している。また、セル１０Ａは、能動素子として、電荷注入制御トランジスタＴｃと、転送トランジスタＴｔと、増幅トランジスタＴａと、アドレストランジスタＴｄ、リセットトランジスタＴｒとを有している。これらのトランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
【００２６】
また、セル１０Ａは参照電極Ｅｒを有している。参照電極Ｅｒは、基準電位を与える電極であり、一般的には銀―塩化銀電極が用いられる。また、参照電極Ｅｒの電位は２５℃において＋０．２２２Ｖである。参照電極Ｅｒの電位を基準として、検体ＯＪＴのイオン化によるイオン感応膜電位が生じる。
【００２７】
電荷注入制御トランジスタＴｃのゲートには、電荷注入制御信号ＣＮＴｃが入力され、電荷注入制御トランジスタＴｃのソースには、電荷が注入される。電荷注入制御トランジスタＴｃのドレインは、センシングキャパシタＣｓの一端（カソード）および転送トランジスタＴｔのソースに接続されている。センシングキャパシタＣｓの他端（アノード）は接地されている。センシングキャパシタＣｓ上には、検体ＯＪＴが配置される。
【００２８】
転送トランジスタＴｔのドレインは、増幅トランジスタＴａのゲートおよびリセットトランジスタＴｒのソースに接続されている。増幅トランジスタＴａのゲートは、フローティングディフュージョン部ＦＤを形成している。転送トランジスタＴｔのゲートには、転送制御信号ＣＮＴｔが入力される。リセットトランジスタＴｒのゲートには、リセット信号Ｒが入力される。増幅トランジスタＴａおよびリセットトランジスタＴｒのドレインには、共に電源電圧Ｖｄｄが印加される。増幅トランジスタＴａのソースには、垂直信号線ＶＬが接続されている。アドレストランジスタＴｄは、垂直信号線ＶＬにおいて直列に配置されている。アドレストランジスタＴｄのゲートには、前述のアドレス信号ＡＤＤが入力される。アドレストランジスタＴｄのソースは、ＣＤＳ回路３の入力端に接続されている。また、垂直信号線ＶＬの終端部には定電流源Ｓが設けられている。
【００２９】
〈第２セルの回路構成〉
図２の（ｂ）は、イオンセンサ１００におけるイオンセンシングアレイ１の他のセル１０Ｂ（第２セル）の構成を示す等価回路図である。
【００３０】
図２の（ｂ）に示すように、セル１０Ｂは、セル１０Ａから電荷注入トランジスタＴｃが省略される構成である。このように構成されるセル１０Ｂでは、リセットトランジスタＴｒが電荷を注入することがセル１０Ａと異なる。
【００３１】
〈セルの断面構造〉
図３は、イオンセンサ１００のイオンセンシングアレイ１におけるセル１０の一部の構成を示す縦断面図である。
【００３２】
図３に示すように、セル１０は、シリコン基板１１（半導体層）と、ＳｉＯ２膜１２と、表面膜１３とを有している。
【００３３】
ｐ型シリコンからなるシリコン基板１１の一方の面上にはＳｉＯ２膜１２が形成され、さらにＳｉＯ２膜１２上に表面膜１３が形成されている。シリコン基板１１は、シリコンウェハをＣＭＰ（Chemical Mechanical Polishing）によって研磨することにより、１〜１０μｍ程度のシリコン層として形成されている。表面膜１３は、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、またはＴａ２Ｏ５からなる。ＳｉＯ２膜１２および表面膜１３により、イオンセンシング面が形成されている。
【００３４】
シリコン基板１１の他方の面上には、リセットゲート１４と、転送ゲート１５と、電荷注入制御ゲート１６と、図示しないアドレスゲートが形成されている。リセットゲート１４は、リセットトランジスタＴｒのゲートである。転送ゲート１５は、転送トランジスタＴｔのゲートである。電荷注入制御ゲート１６は、電荷注入制御トランジスタＴｃのゲートである。アドレスゲートは、アドレストランジスタＴｄのゲートである。また、シリコン基板１１においては、リセットゲート１４と転送ゲート１５との間の領域に、フローティングディフュージョン部ＦＤを形成するｎ＋拡散領域１１ａが形成されている。シリコン基板１１においては、リセットトランジスタＴｒのドレインとなるｎ＋拡散領域１１ｂと、電荷注入制御トランジスタＴｃのドレインとなるｎ＋拡散領域１１ｃとが形成されている。
【００３５】
このように、センシング部において、シリコン基板１１の一方側の面（第２面）にイオンセンシング面が形成され、シリコン基板１１のイオンセンシング面と反対側の面（第１面）にリセットゲート１４と、転送ゲート１５と、電荷注入制御ゲート１６とが形成されている。
【００３６】
〈セルの動作〉
セル１０Ａの動作について説明する。
【００３７】
電荷注入制御トランジスタＴｃは、アクティブの電荷注入制御信号ＣＮＴｃがゲートに入力されることでＯＮすると、センシングキャパシタＣｓに電荷を注入する。イオンセンシング面に検体が接触すると、センシングキャパシタＣｓ、すなわちシリコン基板１１におけるｐ型シリコン領域は、検体ＯＪＴについて検出すべき水素イオンの量に応じたポテンシャル変動を生じる。転送トランジスタＴｔは、センシングキャパシタＣｓに蓄積された電荷をフローティングディフュージョン部ＦＤに転送すると、増幅トランジスタＴａは転送された電荷の電荷量を電圧に変換する。これにより、ポテンシャル変動によって増減する電荷量が電圧として検出される。すなわち、イオン量に応じた信号が読み出される。
【００３８】
アドレストランジスタＴｄが、ゲートにアドレス信号ＡＤＤを与えられることでＯＮすると、セル１０が選択される。これにより、増幅トランジスタＴａで変換された電圧は、垂直信号線ＶＬを介してＣＤＳ回路３に伝達される。
【００３９】
リセットトランジスタＴｒは、ゲートにリセット信号Ｒが与えられることでフローティングディフュージョン部ＦＤの電位を電源電圧Ｖｄｄにリセットする。
【００４０】
〈多層配線構造〉
図４は、イオンセンサ１００におけるイオンセンシングアレイ１と周辺回路部との構成を示す縦断面図である。なお、図４は、図３に示すリセットゲート１４、転送ゲート１５および電荷注入制御ゲート１６のうち、転送ゲート１５のみが現れる断面構造を示している。
【００４１】
図４に示すように、イオンセンサ１００は、支持基板９上に、多層配線層１７が形成され、さらに多層配線層１７上に、上述のシリコン基板１１が形成されている。多層配線層１７は、複数の金属配線１８を含んでおり、階層状に配置される金属配線１８の間を層状に満たす配線間材料（ＳｉＯ２）によって形成されている。多層配線層１７において、金属配線１８は、デジタル信号を伝送するために、複数の層（３層以上）に分けて形成されており、一部の金属配線１８が各層間で電気的に接続されている。また、金属配線１８は、ＡｌまたはＣｕによって形成されている。
【００４２】
シリコン基板１１上には、上述のように、ＳｉＯ２膜１２と表面膜１３とが形成されている。また、表面膜１３の表面がイオンセンシングアレイ１において検体を接触させるイオンセンシング面１ａ（センシング面）を形成している。
【００４３】
イオンセンサ１００は、イオンセンシングアレイ１と、周辺回路部２１とに区分される。周辺回路部２１は、上述の垂直選択回路２、ＣＤＳ回路３、水平選択回路４、ＡＧＣ回路５、Ａ／Ｄ変換回路６、デジタルアンプ７およびタイミングジェネレータ８を含む部分である。
【００４４】
イオンセンシングアレイ１において、リセットゲート１４、転送ゲート１５、電荷注入制御ゲート１６およびアドレスゲート（図示せず）は、多層配線層１７におけるシリコン基板１１側の表面（第１面）に現れるように形成されている。図４は、転送ゲート１５のみが現れる構造を示している。
【００４５】
多層配線層１７における最上層の金属配線１８の一部は、リセットゲート１４、転送ゲート１５、電荷注入制御ゲート１６およびアドレスゲートに接続されており、各ゲートに、それぞれ対応する信号を与えている。また、シリコン基板１１におけるイオンセンシングアレイ１の領域は、画素分割部１９によってセル単位に区切られている。
【００４６】
シリコン基板１１における周辺回路部２１の領域には、ｎウェル領域１１ｄと、ｐウェル領域１１ｅとが隣接して形成されている。ｎウェル領域１１ｄには、対をなす２つのｐ＋拡散領域が多数組形成され、ｐウェル領域１１ｅには、対をなす２つのｎ＋拡散領域が多数組形成されている。対をなす２つのｐ＋拡散領域および対をなす２つのｎ＋拡散領域については、多層配線層１７におけるシリコン基板１１側の表面に現れるようにゲートが形成されている。これらのゲートは、多層配線層１７における最上層の金属配線１８の一部に接続されている。
【００４７】
上記のようにして、シリコン基板１１にトランジスタ（ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ）が形成される。周辺回路部２１において、ｐＭＯＳトランジスタが形成される部分はｐＭＯＳ部２１ａであり、ｎＭＯＳトランジスタが形成される部分はｎＭＯＳ部２１ｂである。多数のｐＭＯＳ部２１ａおよびｎＭＯＳ部２１ｂを適宜組み合わせることにより、垂直選択回路２、ＣＤＳ回路３、水平選択回路４、ＡＧＣ回路５、Ａ／Ｄ変換回路６、デジタルアンプ７、イミングジェネレータ８などが形成される。
【００４８】
周辺回路部２１において、表面膜１３上には、保護膜２３が形成されている。保護膜２３は、表面膜１３と同様、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、またはＴａ２Ｏ５からなる。
【００４９】
〈比較例〉
ここで、本実施形態の比較例について説明する。図５は、本実施形態の比較例に係るイオンセンサのイオンセンシングアレイにおけるセルの構成を示す縦断面図である。
【００５０】
図５に示すように、比較例に係るセル３０は、シリコン基板３１上にＳｉＯ２膜３２が形成されている。また、ＳｉＯ２膜３２上には、検体ＯＪＴが配置されるイオンセンシング面の周囲に、リセットゲート３４と、転送ゲート３５と、電荷注入制御ゲート３６とが形成されている。リセットゲート３４と、転送ゲート３５と、電荷注入制御ゲート３６とは、それぞれ、上述のリセットゲート１４と、転送ゲート１５と、電荷注入制御ゲート１６と同等の機能を有している。
【００５１】
このように構成されるセル３０は、リセットゲート３４と、転送ゲート３５と、電荷注入制御ゲート３６と、イオンセンシング面とが、シリコン基板３１上の同一の面に形成されている。このため、セル３０の面積が大きくなる。
【００５２】
〈イオンセンサ１００による効果〉
イオンセンサ１００は、セル１０の表面における電位レベルの変化に伴うチャネル電位レベル変化量を検出するＸ−Ｙアドレス型イオンセンサである。これにより、高Ｓ／Ｎかつ高速信号読み出しが可能なイオンセンサを提供することができる。このようなイオンセンサにより、例えばi-ＰＳ細胞など微細な１つの細胞内の局所的な活動や性質に関する知見を得ることができる。人のＤＮＡが３０億個であり、そのうち病気に関係するＤＮＡが５億個あると言われているが、イオンセンサ１００を用いれば、7ｍｍ□程度のチップで２０００万セルの同時測定が可能となり、短時間で塩基配列の解析を完了させることができる。
【００５３】
また、イオンセンサ１００は、同一のシリコン基板１１に、イオンセンシングアレイ１および周辺回路部２１が形成されている構造である。しかも、シリコン基板１１におけるＳｉＯ２膜１２および表面膜１３が形成される面（第２面）にイオンセンシング面１ａが形成される一方、シリコン基板１１における第２面と反対側の面（第１面）に、転送ゲート１５などの各ゲートが形成されている。
【００５４】
このような構造により、イオンセンシング面１ａに十分な面積を確保しながらセル１０のサイズを１０μｍ以下に縮小することが可能となる一方、第２面側に多層配線層１７を配置することができる。これにより、イオンセンサ１００は、周辺回路部２１を含んでいても、小型化が可能となる。したがって、イオンセンサ１００のシステムオンチップ化が容易になる。
【００５５】
また、第２面に多層配線層１７が形成されないことから、製造プロセス上の制約がなくなるので、イオン感応膜として、一般的に使用される窒化シリコン膜以外に、酸化アルミニウム膜または酸化タンタル膜を用いることができる。酸化アルミニウムおよび酸化タンタルは、窒化シリコンよりもイオンセンシング感度に優れているものの、膜の製造および加工の容易さや、材料コストの点から実用性に乏しい。したがって、イオンセンシング感度を重視する場合は、イオンセンサ１００が、酸化アルミニウムまたは酸化タンタルからなるイオン感応膜を含んでいることが好ましい。
【００５６】
また、上記の多層配線層１７において、３層以上で金属配線１８が形成されている。デジタル回路を構成するには、一般に、４層以上かつ６層以下の層構造をなす配線が必要となる。イオンセンサ１００の多層配線層１７は、４層以上かつ６層以下の層構造をなす金属配線１８を含むので、シリコン基板１１にＡ／Ｄ変換回路６を形成して、イオン検出結果をデジタル信号として出力することができる。また、Ａ／Ｄ変換回路６から出力されたデジタル信号を処理する所望のデジタル回路をイオンセンサ１００に組み込むことが可能となる。
【００５７】
〔実施形態２〕
本発明の実施形態２について図６および図７を用いて説明すれば、以下のとおりである。なお、本実施形態において、前述の実施形態１における構成要素と同等の機能を有する構成要素については、同一の符号を付記して、その説明を省略する。
【００５８】
図６は、実施形態２に係るイオンセンサ１００Ａのイオンセンシングアレイ１におけるセル１０Ｃの構成を示す縦断面図である。図７は、実施形態２に係るイオンセンサ１００Ａにおけるイオンセンシングアレイ１と周辺回路部２１との構成を示す縦断面図である。
【００５９】
図７に示すように、イオンセンサ１００Ａは、図６に示す各セル１０Ｃが、仕切壁２０（壁）で個別に区分されることを除いて、上述の図４に示すイオンセンサ１００と同等に構成されている。仕切壁２０は、表面膜１３上に例えばＳｉＯ２によって掲載された壁状の部分である。
【００６０】
上記のように、各セル１０Ｃを仕切壁２０で区分することにより、各セル１０Ｃに異なるＤＮＡテンプレートを配置して、大規模にＤＮＡの並列解析を実行することが可能となる。したがって、イオンセンサ１００ＡをＤＮＡ分析に好適に利用することができる。
【００６１】
〔実施形態３〕
本発明の実施形態３について図８を用いて説明すれば、以下のとおりである。なお、本実施形態において、前述の実施形態１および２における構成要素と同等の機能を有する構成要素については、同一の符号を付記して、その説明を省略する。
【００６２】
図８の（ａ）および（ｂ）は、実施形態３に係るイオンセンサにおけるセルの仕切構造を示す平面図である。
【００６３】
本実施形態は、上述の実施形態２に係るイオンセンサ１００Ａに適用される。
【００６４】
図８の（ａ）に示すように、各セル１０Ｄは、方形に形成されており、仕切板２０１によって区分されている。これにより、セル１０Ｄの面積を最大に確保することができる。
【００６５】
これに対し、図８の（ｂ）に示すように、各セル１０Ｅは、楕円形（円形でもよい）に形成されており、仕切板２０２によって区分されている。これにより、セル１０Ｅの面積は、セル１０Ｄよりも小さくなるが、仕切壁２０２の厚さを仕切壁２０１よりも厚くすることができる。したがって、セル１０Ｅ間の干渉を少なくすることができる。
【００６６】
なお、セルの形状は、上記の方形や楕円形に限定されないことは勿論である。
【００６７】
〔まとめ〕
本発明の態様１に係るイオン濃度センサは、支持基板９と、検体ＯＪＴと接するセンシング面（イオンセンシング面１ａ）を有し、前記検体ＯＪＴのイオンに感応する複数のセンシング部（セル１０）と、前記支持基板９と前記センシング部との間に設けられた半導体層（シリコン基板１１）と、前記センシング部が感応したイオンの量に応じた信号を読み出して転送する複数のトランジスタ（電荷注入制御トランジスタＴｃ，転送トランジスタＴｔ，増幅トランジスタＴａ，アドレストランジスタＴｄ，リセットトランジスタＴｒ）と、前記トランジスタから転送されるアナログの前記信号をデジタルに変換するアナログ／デジタル変換回路（Ａ／Ｄ変換回路６）とを備え、前記センシング部と、前記トランジスタと、前記アナログ／デジタル変換回路とは前記支持基板９の上に形成され、前記トランジスタは、前記半導体層に形成されるとともに、前記半導体層の一方の第１面に形成されるゲートを有しており、前記アナログ／デジタル変換回路は、前記半導体層に形成され、前記センシング面は前記半導体層における前記第１面とは反対側の第２面に形成されている。
【００６８】
上記の構成によれば、半導体層の第１面にトランジスタのゲートが形成される一方、第２面にセンシング面が形成される。これにより、センシング面に十分な面積を確保しながらセンシング部を縮小することが可能となる一方、ゲートに接続される配線を含む多層配線構造を第２面側に形成することができる。それゆえ、イオン濃度センサは、アナログ／デジタル変換回路を含んでいても、小型化が可能となる。したがって、イオン濃度センサのシステムオンチップ化が容易になる。
【００６９】
本発明の態様２に係るイオン濃度センサは、上記態様１において、前記支持基板９と前記半導体層との間に設けられ、前記トランジスタの一部から出力される信号を前記アナログ／デジタル変換回路に伝送する配線が４層以上の層構造に形成される多層配線層１７をさらに備えていてもよい。
【００７０】
上記の構成によれば、４層以上の多層配線層を有することにより、デジタル回路をイオン濃度センサに容易に設けることができる。これにより、アナログ／デジタル変換回路から出力されたデジタル信号を処理する所望のデジタル回路をイオン濃度センサに組み込むことが可能となる。
【００７１】
本発明の態様３に係るイオン濃度センサは、上記態様１または２において、前記センシング部は、行列状に配置され、前記半導体層には、前記センシング部を列単位で選択する垂直選択回路２と、当該垂直選択回路２によって選択された前記センシング部から出力された前記信号を行単位で出力する水平選択回路４とがさらに形成されていてもよい。
【００７２】
上記の構成によれば、垂直選択回路２および水平選択回路４がイオン濃度センサに組み込まれるので、垂直選択回路２および水平選択回路４を外部に設けてイオン濃度センサに接続する必要がなくなる。これにより、イオン濃度センサのシステムオンチップ化を容易に図ることができる。
【００７３】
本発明の態様４に係るイオン濃度センサは、上記態様１から３のいずれかにおいて、各センシング部は壁によって互いに区分されていてもよい。
【００７４】
上記の構成によれば、各センシング部に異なるＤＮＡテンプレートを配置して、大規模にＤＮＡの並列解析を実行することが可能となる。したがって、イオン濃度センサをＤＮＡ分析に好適に利用することができる。
【００７５】
本発明の態様５に係るイオン濃度センサは、上記態様１から４のいずれかにおいて、前記センシング部は、窒化シリコン膜、酸化アルミニウム膜または酸化タンタル膜によって形成されていてもよい。
【００７６】
態様１により、第２面にはゲートが形成されないことから、第２面にはゲートが形成されることで生じていた製造プロセス上の制約がなくなる。これにより、イオン感応膜として、従来使用されていた窒化シリコン膜だけではなく、酸化アルミニウム膜または酸化タンタル膜を用いることが可能となる。
【００７７】
本発明の態様６に係るイオン濃度センサは、上記態様１から５のいずれかにおいて、前記センシング部の表面における電位レベルの変化に伴うチャネル電位レベル変化量を検出してもよい。
【００７８】
上記の構成によれば、高Ｓ／Ｎかつ高速信号読み出しが可能なイオンセンサを提供することができる。
【００７９】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【符号の説明】
【００８０】
１  イオンセンシングアレイ
１ａ  イオンセンシング面（センシング面）
６  Ａ／Ｄ変換回路（アナログ／デジタル変換回路）
９  支持基板
１１  シリコン基板
１０，１０Ａ〜１０Ｅ  セル（センシング部）
１４  リセットゲート（ゲート）
１５  転送ゲート（ゲート）
１６  電荷注入制御ゲート（ゲート）
１７  多層配線層
２０  仕切壁（壁）
１００  イオンセンサ
２０１，２０２  仕切壁（壁）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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