(57)【要約】【課題】メモリセル領域を貫通するコンタクトプラグを設けることが可能な記憶装置を提供する。【解決手段】記憶装置は、基板上に設けられた回路と、前記回路上に積層された複数の電極層と、前記電極層をその積層方向に貫くチャネル層と、前記電極層と前記回路との間に設けられ、前記チャネル層に電気的に接続された板状の第１配線と、前記回路と前記第１配線との間のレベルに設けられた第２配線と、前記回路と前記第２配線との間のレベルに設けられた第３配線と、前記電極層と前記第１配線を前記積層方向に貫き、前記第２配線に電気的に接続されたコンタクトプラグと、前記電極層と前記第１配線を前記積層方向に貫き、その下端が前記第２配線もしくは前記第３配線に接する柱状支持体と、を備える。前記第１配線は、前記第２配線の上方に貫通孔を有し、前記コンタクトプラグおよび前記柱状支持体は、前記貫通孔の内部に配置される。【選択図】図１
2018157103.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた回路と、
前記回路上に積層された複数の電極層と、
前記電極層をその積層方向に貫くチャネル層と、
前記電極層と前記回路との間に設けられ、前記チャネル層に電気的に接続された板状の第１配線と、
前記回路と前記第１配線との間のレベルに設けられた第２配線と、
前記回路と前記第２配線との間のレベルに設けられた第３配線と、
前記電極層と前記第１配線を前記積層方向に貫き、前記第２配線に電気的に接続されたコンタクトプラグと、
前記電極層と前記第１配線を前記積層方向に貫き、その下端が前記第２配線もしくは前記第３配線に接する柱状支持体と、
を備え、
前記第１配線は、前記第２配線の上方に貫通孔を有し、
前記コンタクトプラグおよび前記柱状支持体は、前記貫通孔の内部に配置された記憶装置。
【請求項２】
前記柱状支持体は、絶縁体である請求項１記載の記憶装置。
【請求項３】
前記コンタクトプラグと前記電極層との間に位置する絶縁層をさらに備え、
前記柱状支持体は、前記絶縁層と同じ材料を含む請求項２記載の記憶装置。
【請求項４】
前記電極層は、前記コンタクトプラグと交差する部分に設けられた第１貫通孔と、前記柱状支持体と交差する部分に設けられた第２貫通孔と、を有し、
前記電極層の１つにおいて、前記積層方向に垂直な方向の前記第１貫通孔の幅は、同方向の前記第２貫通孔の幅よりも広い請求項１〜３のいずれか１つに記載の記憶装置。
【請求項５】
前記第３配線は、前記回路の構成要素間を接続する請求項１〜４のいずれか１つに記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
３次元配置された複数のメモリセルと基板との間に、メモリセルを駆動する回路を配置することにより記憶容量の大きな記憶装置を実現することができる。このような構成の記憶装置では、メモリセルが設けられた領域を貫通して回路に接続されるコンタクトプラグを設けることにより回路構成を簡略化し、動作速度を向上させることができる。しかしながら、これに適合したメモリセル領域の構造が必要となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−９４２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、メモリセル領域を貫通するコンタクトプラグを設けることが可能な記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、基板上に設けられた回路と、前記回路上に積層された複数の電極層と、前記電極層をその積層方向に貫くチャネル層と、前記電極層と前記回路との間に設けられ、前記チャネル層に電気的に接続された板状の第１配線と、前記回路と前記第１配線との間のレベルに設けられた第２配線と、前記回路と前記第２配線との間のレベルに設けられた第３配線と、前記電極層と前記第１配線を前記積層方向に貫き、前記第２配線に電気的に接続されたコンタクトプラグと、前記電極層と前記第１配線を前記積層方向に貫き、その下端が前記第２配線もしくは前記第３配線に接する柱状支持体と、を備える。前記第１配線は、前記第２配線の上方に貫通孔を有し、前記コンタクトプラグおよび前記柱状支持体は、前記貫通孔の内部に配置される。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る記憶装置を示す模式断面図である。
【図２】実施形態に係る記憶装置を示す模式平面図である。
【図３】実施形態に係る記憶装置の一部を示す模式平面図である。
【図４】実施形態に係る記憶装置の配線を示す模式平面図である。
【図５】実施形態に係る記憶装置を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る記憶装置１を示す模式断面図である。記憶装置１は、例えば、ＮＡＮＤ型不揮発性記憶装置であり、３次元配置されたメモリセルＭＣを含む。なお、図１では、記憶装置１の各構成要素を電気的に絶縁する絶縁層の図示を省略している。
【００１０】
図１に示すように、記憶装置１は、基板１０と、配線Ｄ０、Ｄ１、Ｄ２と、を備える。基板１０は、例えば、シリコン基板であり、その上面にメモリセルＭＣの駆動回路ＤＣが設けられる。配線Ｄ０、Ｄ１、Ｄ２は、基板１０の上に順に積層され、例えば、トランジスタなどの回路要素を電気的に接続する。配線Ｄ０は、例えば、コンタクトプラグＣ０を介して基板１０上の回路要素に接続される。配線Ｄ１は、例えば、コンタクトプラグＣ１を介して配線Ｄ０に接続される。また、配線Ｄ２は、例えば、コンタクトプラグＣ２を介して配線Ｄ１に接続される。
【００１１】
記憶装置１は、ソース線ＳＬ、ワード線２０、選択ゲート３０、４０およびチャネル層５０をさらに備える。ソース線ＳＬは、配線Ｄ２の上に設けられる。ソース線ＳＬは、例えば、Ｘ方向およびＹ方向に延びる板状の導電体である。ワード線２０、選択ゲート３０および４０は、ソース線ＳＬの上に積層される。ワード線２０は、選択ゲート３０と選択ゲート４０との間に位置する。チャネル層５０は、ワード線２０、選択ゲート３０および４０を貫いてＺ方向に延在する。チャネル層５０の下端は、ソース線ＳＬに電気的に接続される。
【００１２】
図１に示すように、ワード線２０、選択ゲート３０および４０は、階段状に設けられた端部を有し、それぞれコンタクトプラグＣ３を介してＭ０配線に接続される。Ｍ０配線は、例えば、図示しないコンタクトプラグを介して駆動回路ＤＣ中のロウデコーダに接続される。
【００１３】
メモリセルＭＣは、ワード線２０とチャネル層５０とが交差する部分に設けられる。ワード線２０とチャネル層５０との間には、絶縁層６０が設けられる。絶縁層６０は、チャネル層５０に沿ってＺ方向に延在し、ワード線２０とチャネル層５０との間に位置する部分において電荷保持層として機能する。
【００１４】
チャネル層５０が選択ゲート３０と交差する部分には、ソース側選択トランジスタＳＴＳが設けられる。また、チャネル層５０が選択ゲート４０と交差する部分には、ドレイン側選択トランジスタＳＴＤが設けられる。
【００１５】
記憶装置１は、ワード線２０、選択ゲート３０、４０およびソース線ＳＬを貫いてＺ方向に延びるコンタクトプラグＣ４をさらに備える。コンタクトプラグＣ４は、例えば、ワード線２０の中央部に設けられ、その下端は、配線Ｄ２に接続される。
【００１６】
記憶装置１は、Ｍ１配線およびＭ２配線をさらに備える。Ｍ１配線は、選択ゲート４０の上方に設けられ、例えば、複数のビット線ＢＬを含む。Ｍ２配線は、Ｍ１配線の上に設けられる。
【００１７】
ビット線ＢＬは、それぞれチャネル層５０の１つに電気的に接続される。さらに、ビット線ＢＬは、図示しない部分においてＭ２配線に接続される。Ｍ２配線は、Ｍ１配線を介してＭ２配線に電気的に接続される。すなわち、ビット線ＢＬは、例えば、Ｍ２配線およびコンタクトプラグＣ４を介して、駆動回路ＤＣに設けられたセンスアンプに電気的に接続される。
【００１８】
図２は、実施形態に係る記憶装置１を示す模式平面図である。図２は、Ｚ方向に積層されたワード線２０、選択ゲート３０および４０を含む積層体１００の上面を示す模式図である。積層体１００は、スリットＳＴにより分断された複数の部分を含む。スリットＳＴにより分断された部分は、それぞれＺ方向に積層されたワード線２０、選択ゲート３０および４０を含む。なお、スリットＳＴの内部は、例えば、シリコン酸化層などの絶縁層により充填されている。また、ソース線ＳＬ（図１参照）は、積層体１００の裏面側に、例えば、板状の一体の導電層として配置される。
【００１９】
積層体１００の中央には、メモリセル領域ＭＣＲが設けられる。メモリセル領域ＭＣＲには、複数のチャネル層５０が配置される。メモリセル領域ＭＣＲの両側には、各ワード線２０の端部２０ｅおよび選択ゲート３０の端部３０ｅを露出させた階段領域ＳＴＲが設けられる。そして、階段領域ＳＴＲには、引き出し部ＨＵＰが設けられる。引き出し部ＨＵＰには、ワード線２０、選択ゲート３０および４０のそれぞれの端部２０ｅ、３０ｅおよび４０ｅに電気的に接続されたコンタクトプラグＣ３が配置される。
【００２０】
本実施形態では、例えば、メモリセル領域ＭＣＲの中央にコンタクトプラグＣ４が設けられる。コンタクトプラグＣ４は、例えば、選択ゲート４０を分断する溝ＳＨＥを分断するように配置しても良い。なお、溝ＳＨＥの内部は、例えば、シリコン酸化層などの絶縁層により充填されている。また、コンタクトプラグＣ４は、階段領域ＳＴＲの引き出し部ＨＵＰが配置されていない部分に配置しても良い。
【００２１】
図３（ａ）および（ｂ）は、実施形態に係る記憶装置１の一部を例示する模式平面図である。図３（ａ）は、積層体１００の上面における選択ゲート４０の一部を示す平面図である。図３（ｂ）は、図３（ａ）中に示すＡ−Ａ線に沿った断面図である。
【００２２】
この例では、図３（ａ）に示すように、溝ＳＨＥにより分断された選択ゲート４０のそれぞれに複数のコンタクトプラグＣ４が配置されている。さらに、コンタクトプラグＣ４の周りに複数の柱状支持体ＨＲが設けられている。コンタクトプラグＣ４の側面は、絶縁層１５に囲まれる。これにより、コンタクトプラグＣ４は、ワード線２０、選択ゲート３０および４０から電気的に絶縁される。また、ワード線２０および選択ゲート４０のそれぞれにおいて、コンタクトプラグＣ４が貫通する貫通孔のＸ方向もしくはＹ方向幅ＷＣは、柱状支持体ＨＲが貫通する貫通孔の幅ＷＲよりも広い。
【００２３】
コンタクトプラグＣ４および柱状支持体ＨＲは、選択ゲート４０、ワード線２０および選択ゲート３０を貫通し、さらに、ソース線ＳＬに設けられた貫通孔ＳＬＨを通って下方に延びる。これに対し、チャネル層５０は、選択ゲート４０、ワード線２０および選択ゲート３０を貫通し、その下端においてソース線ＳＬに接続される。
【００２４】
図３（ｂ）に示すように、積層体１００は、ワード線２０間、ワード線２０と選択ゲート３０との間、および、ワード線２０と選択ゲート４０との間に層間絶縁膜１７を含む。コンタクトプラグＣ４および柱状支持体ＨＲは、ワード線２０、選択ゲート３０、４０および層間絶縁膜１７を貫き下方に延びる。コンタクトプラグＣ４の下端は、配線Ｄ２に接続される。これに対し柱状支持体ＨＲの下端は、配線Ｄ１に接続される。コンタクトプラグＣ４は、例えば、コンタクトプラグＣ０〜Ｃ２により相互に接続された配線Ｄ０〜Ｄ２を介して駆動回路ＤＣに電気的に接続される。
【００２５】
例えば、積層体１００の製造過程において、コンタクトプラグＣ４および柱状支持体ＨＲは、ソース線ＳＬ上に交互に積層された層間絶縁膜１７と犠牲膜（図示しない）とを貫く貫通孔の内部に形成される。ソース線ＳＬは、例えば、タングステンを含む金属層であり、層間絶縁膜および犠牲膜は、シリコン酸化膜およびシリコン窒化膜などの誘電体膜である。このため、層間絶縁膜１７と犠牲膜とを貫く貫通孔を形成する際に、ソース線ＳＬを貫く貫通孔を同時に形成することは難しい。そこで、ソース線ＳＬに予め貫通孔ＳＬＨを形成しておき、コンタクトプラグＣ４および柱状支持体ＨＲは、貫通孔ＳＬＨを通るように形成される。
【００２６】
さらに、配線Ｄ２およびＤ１は、コンタクトプラグＣ４および柱状支持体ＨＲが設けられる貫通孔がそれぞれ連通する位置に配置される。これにより、配線Ｄ１およびＤ２は、エッチングストップ層として機能する。すなわち、配線Ｄ１およびＤ２がなければ、貫通孔のエッチングを止めることができず、基板１０がエッチングされ、その上面に設けられた駆動回路ＤＣを劣化させることがある。
【００２７】
また、柱状支持体ＨＲが設けられる貫通孔のＸ方向およびＹ方向における幅は、例えば、コンタクトプラグＣ４が設けられる貫通孔のＸ方向およびＹ方向の幅よりも狭く形成される。これにより、コンタクトプラグＣ４と柱状支持体ＨＲとを共通の工程において形成することができる。
【００２８】
例えば、絶縁層１５を貫通孔の内部に形成する時、柱状支持体ＨＲが形成される部分では貫通孔を閉塞させ、コンタクトプラグＣ４が形成される部分では、貫通孔の内部に空洞を残すことができる。この時、閉塞された貫通孔の内部には、絶縁層１５と同じ材料を含む柱状支持体ＨＲが形成される。続いて、コンタクトプラグＣ４が形成される貫通孔の底面上に形成された絶縁層１５の一部を選択的に除去し、空洞の内部に、例えば、タングステンなどの金属を埋め込む。これにより、コンタクトプラグＣ４と柱状支持体ＨＲの両方を形成することができる。
【００２９】
また、層間絶縁膜１７の間に位置する犠牲膜を金属層に置き換えることによりワード線２０、選択ゲート３０および４０を形成する過程において、柱状支持体ＨＲは、層間絶縁膜１７を支え、犠牲膜を選択的に除去した後に形成されるスペースが閉塞することを防ぐ。
【００３０】
図４（ａ）〜（ｃ）は、実施形態に係る記憶装置１の配線Ｄ０、Ｄ１、Ｄ２を示す模式平面図である。図４（ａ）は、配線Ｄ２を示す平面図であり、図４（ｂ）は、配線Ｄ１およびＤ２を示す平面図である。図４（ｂ）は、配線Ｄ０およびＤ１を示す平面図である。
【００３１】
図４（ａ）に示すように、配線Ｄ２は、その上方にコンタクトプラグＣ４が配置される位置に設けられる。配線Ｄ２は相互に離間するように配置される。
【００３２】
図４（ｂ）に示すように、配線Ｄ１は、Ｘ方向において隣り合う配線Ｄ２の間のスペースを塞ぐように配置される。これにより、コンタクトプラグＣ４の周辺に配置される柱状支持体ＨＲの下端を配線Ｄ１に接続することができる。また、配線Ｄ２がコンタクトプラグＣ２により配線Ｄ１電気的に接続されるように、配線Ｄ１は、配線Ｄ２にオーバラップするように配置される。
【００３３】
図４（ｃ）に示すように、配線Ｄ０は、Ｘ方向に延在し、Ｙ方向に並べて配置される。配線Ｄ０は、例えば、駆動回路ＤＣ（図１参照）の回路要素にコンタクトプラグＣ０を介して接続される。配線Ｄ１は、配線Ｄ０の上方に配置され、それぞれコンタクトプラグＣ１を介して１つの配線Ｄ０に電気的に接続される。すなわち、コンタクトプラグＣ４は、配線Ｄ１およびＤ２を介してそれぞれ１つの配線Ｄ０に接続される。
【００３４】
図５（ａ）および（ｂ）は、実施形態に係る記憶装置２および３を示す模式断面図である。記憶装置２では、図５（ａ）に示すように、コンタクトプラグＣ４およびその周辺に配置される柱状支持体ＨＲは、共通の配線Ｄ２に接続される。また、記憶装置３では、図５（ｂ）に示すように、コンタクトプラグＣ４は、配線Ｄ２に接続され、その周辺に配置される柱状支持体ＨＲは、配線Ｄ０およびＤ１に接続される。
【００３５】
このように、柱状支持体ＨＲが接続される配線は任意であり、ソース線ＳＬよりも下層の配線の形態に応じて柱状支持体ＨＲを接続する配線を選択することができる。なお、上記の実施形態は例示であり、本発明はこれらに限定される訳ではない。例えば、ソース線ＳＬよりも下層の配線は、３層以上の配線を含む積層配線でも良い。また、柱状支持体ＨＲは、絶縁体に限定される訳ではなく、チャネル層５０と同じ構造を有しても良い。
【００３６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３７】
１、２、３…記憶装置、  １０…基板、  １５、６０…絶縁層、  １７…層間絶縁膜、  ２０…ワード線、  ２０ｅ、３０ｅ、４０ｅ…端部、  ３０、４０…選択ゲート、  ５０…チャネル層、  １００…積層体、  ＢＬ…ビット線、  Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４…コンタクトプラグ、  Ｄ０、Ｄ１、Ｄ２、Ｍ０、Ｍ１、Ｍ２…配線、  ＤＣ…駆動回路、  ＨＲ…柱状支持体、  ＨＵＰ…引き出し部、  ＭＣ…メモリセル、  ＭＣＲ…メモリセル領域、  ＳＨＥ…溝、  ＳＬ…ソース線、  ＳＬＨ…貫通孔、  ＳＴ…スリット、  ＳＴＤ…ドレイン側選択トランジスタ、  ＳＴＲ…階段領域、  ＳＴＳ…ソース側選択トランジスタ
【図１】
2018157103.tif 000003
【図２】
2018157103.tif 000004
【図３】
2018157103.tif 000005
【図４】
2018157103.tif 000006
【図５】
2018157103.tif 000007