(57)【要約】【課題】同期整流方式の駆動回路において、制御遅延及び突入電流の発生を防止する。【解決手段】駆動回路１０１は、発光素子２に出力電流Ｉｏｕｔを供給する。駆動回路１０１は、変調信号ＰＨ，ＰＬによりＯＮ／ＯＦＦ状態を切り換える複数のスイッチング素子１１１，１１２と、発光素子２と並列に接続されたコンデンサ１１５と、コンデンサ１１５の電圧が閾値より低くならないようにスイッチング素子１１１，１１２を制御する制御手段１１３と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
発光素子に電流を供給する駆動回路であって、
変調信号によりＯＮ／ＯＦＦ状態を切り換える複数のスイッチング素子と、
前記発光素子と並列に接続されたコンデンサと、
前記コンデンサの電圧が閾値より低くならないように前記スイッチング素子を制御する制御手段と、
を備える駆動回路。
【請求項２】
前記複数のスイッチング素子は、電源電位と前記コンデンサとを接続する電気経路のＯＮ／ＯＦＦ状態を切り換える第１のスイッチング素子と、前記コンデンサと接地電位とを接続する電気経路のＯＮ／ＯＦＦ状態を切り換える第２のスイッチング素子とを含み、
前記制御手段は、前記第１のスイッチング素子のＯＮ／ＯＦＦ状態と前記第２のスイッチング素子のＯＮ／ＯＦＦ状態とが相反するように前記変調信号を制御するパルス制御手段と、前記コンデンサの電圧が前記閾値以下となった場合に前記第２のスイッチング素子がＯＦＦ状態となるように前記変調信号を制御する停止制御手段と、を含む、
請求項１に記載の駆動回路。
【請求項３】
前記コンデンサの両端の電位差を検出する電圧検出手段、
を更に備え、
前記停止制御手段は、前記電圧検出手段により検出された電位差に基づいて前記変調信号を制御する、
請求項２に記載の駆動回路。
【請求項４】
前記発光素子に供給される出力電流を検出する第１の電流検出手段、
を更に備え、
前記停止制御手段は、前記第１の電流検出手段により検出された電流に基づいて前記変調信号を制御する、
請求項２に記載の駆動回路。
【請求項５】
前記第１のスイッチング素子がＯＮ状態のときに電流が入力されるインダクタと、
前記インダクタに流れる電流を検出する第２の電流検出手段と、
を更に備え、
前記停止制御手段は、前記第２の電流検出手段により検出された電流に基づいて前記変調信号を制御する、
請求項２に記載の駆動回路。
【請求項６】
前記変調信号のパルス幅を検出する第１のパルス検出手段、
を更に備え、
前記停止制御手段は、前記第１のパルス検出手段により検出された前記パルス幅に基づいて前記変調信号を制御する、
請求項２に記載の駆動回路。
【請求項７】
前記制御手段は、定期的に前記コンデンサに電圧がかかるように前記スイッチング素子を制御する、
請求項１〜６のいずれか１項に記載の駆動回路。
【請求項８】
前記コンデンサに電圧を直接供給する外部電源と、
前記外部電源と前記コンデンサとの間の電流の流れを一定方向に制限する整流器と、
を更に備える請求項１〜７のいずれか１項に記載の駆動回路。
【請求項９】
前記閾値は、前記発光素子に電流が流れ始める電位障壁に対応する電圧値である、
請求項１〜８のいずれか１項に記載の駆動回路。
【請求項１０】
請求項１〜９のいずれか１項に記載の駆動回路により供給される電流により駆動する発光素子を備える発光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路及び発光装置に関する。
【背景技術】
【０００２】
レーザーダイオード（以下、ＬＤと略記する）、ＬＥＤ（Light  Emitting  Diode）等の発光素子を駆動する発光装置は、発光素子に駆動電流を供給する駆動回路を有する。駆動電流を生成する方式として、連続制御方式及びスイッチング制御方式が知られている。スイッチング制御方式はパルス変調信号により必要なだけ電流を流すように制御することができるため、連続制御方式より回路損失が少なく、電力変換効率、サイズ等の点で有利である。スイッチング制御方式として、同期整流方式が知られている。同期整流方式は、パルス変調信号によりＯＮ／ＯＦＦが交互に切り換わる複数のスイッチング素子を利用して、発光素子等の負荷に電流を供給する方式である。同期整流方式によれば、ダイオード整流方式より高い電力変換効率を実現することができる。
【０００３】
ダイオード整流方式の例として、電子デバイスに直列に設けたスイッチ回路と、入力の制御信号に応じてスイッチ回路を制御対象の応答周波数よりも高い周波数のパルス変調信号でスイッチング制御する制御回路とを備える駆動回路が開示されている（特許文献１）。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
同期整流方式の駆動回路においては、前記負荷に印加される電圧を平滑化するためにコンデンサが利用される。コンデンサは電荷を蓄積することにより、負荷に安定した電圧が印加されるように作用する。しかし、コンデンサに十分な電荷が蓄積されていない場合、電源から供給される電荷は先ずコンデンサに電荷を蓄積するために使用されるため、負荷への駆動電流の出力を指示する制御タイミングと実際に駆動電流が負荷に出力される出力タイミングとの間に遅延（誤差）が生じる。また、駆動回路の出力開始時等において、コンデンサに十分な電荷が蓄積されていない場合、コンデンサへの突入電流の発生によりスイッチング素子等が破損する可能性がある。
【０００５】
本発明は、上記に鑑みてなされたものであって、同期整流方式の駆動回路において、制御遅延及び突入電流の発生を防止することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明の一形態は、発光素子に電流を供給する駆動回路であって、変調信号によりＯＮ／ＯＦＦ状態を切り換える複数のスイッチング素子と、前記発光素子と並列に接続されたコンデンサと、前記コンデンサの電圧が閾値より低くならないように前記スイッチング素子を制御する制御手段と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、同期整流方式の駆動回路において、制御遅延及び突入電流の発生を防止することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】図１は第１の実施形態に係る発光装置の構成を例示する図である。
【図２】図２は第１の実施形態に係る駆動回路において出力電流が出力されていないときの、制御タイミング信号、出力電流、Ｈ側変調信号、及びＬ側変調信号のタイミングチャートを例示する図である。
【図３】図３は第１の実施形態に係る駆動回路において出力電流が出力されているときの、制御タイミング信号、出力電流、Ｈ側変調信号、及びＬ側変調信号のタイミングチャートを例示する図である。
【図４】図４は第１の実施形態に係るＬＤの電流電圧特性を例示する図である。
【図５】図５は制御タイミング信号と出力電流との理想的な関係を例示する図である。
【図６】図６は比較例に係る制御タイミング信号、出力電流、及びコンデンサ電流との関係を例示する図である。
【図７】図７は第１の実施形態に係る駆動回路の出力電流の出力停止時における動作を例示する図である。
【図８】図８は第１の実施形態に係る駆動回路の出力電流の出力開始時における動作を例示する図である。
【図９】図９は第１の実施形態に係る駆動回路の出力開始時における動作を例示する図である。
【図１０】図１０は第２の実施形態に係る発光装置の構成を例示する図である。
【図１１】図１１は第３の実施形態に係る発光装置の構成を例示する図である。
【図１２】図１２は第４の実施形態に係る発光装置の構成を例示する図である。
【図１３】図１３は第５の実施形態に係る発光装置の構成を例示する図である。
【図１４】図１４は第６の実施形態に係る発光装置の構成を例示する図である。
【図１５】図１５は第７の実施形態に係る発光装置の構成を例示する図である。
【図１６】図１６は第８の実施形態に係る発光装置の構成を例示する図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、駆動回路及び発光装置の実施形態を詳細に説明する。以下の実施形態によって本発明が限定されるものではなく、以下の実施形態における構成要素には当業者が容易に想到できるもの、実質的に同一のもの、及びいわゆる均等の範囲のものが含まれる。以下の実施形態の要旨を逸脱しない範囲で構成要素の種々の省略、置換、変更、及び組み合わせを行うことができる。
【００１０】
（第１の実施形態）
図１は第１の実施形態に係る発光装置１の構成を例示する図である。発光装置１はＬＤ２（発光素子）及び駆動回路１０１を含む。ＬＤ２は駆動回路１０１から供給される駆動電流（出力電流Ｉｏｕｔ）により発光する発光素子である。
【００１１】
本実施形態に係る駆動回路１０１は、ハイサイドＭＯＳＦＥＴ（以下、ＨＦＥＴと略記する）１１１（第１のスイッチング素子）、ローサイドＭＯＳＦＥＴ（以下、ＬＦＥＴと略記する）１１２（第２のスイッチング素子）、制御回路１１３（制御手段）、コイル１１４（インダクタ）、及びコンデンサ１１５を含む。
【００１２】
駆動回路１０１は同期整流方式によりＬＤ２の駆動電流を生成する回路である。駆動回路１０１は、定電圧源から出力され電源端子１２１から入力された入力電圧Ｖｉｎを、ＨＦＥＴ１１１及びＬＦＥＴ１１２を用いてパルス幅変調（ＰＷＭ：Pulse  Width  Modulation）制御することにより、ＬＤ２の駆動電流となる出力電流Ｉｏｕｔを出力する。
【００１３】
本実施形態に係るＨＦＥＴ１１１及びＬＦＥＴ１１２は、ＯＮ状態のときに電流を流通させ、ＯＦＦ状態のときに電流を遮断する。制御回路１１３はＨＦＥＴ１１１及びＬＦＥＴ１１２のＯＮ／ＯＦＦの切り換えを制御する回路である。制御回路１１３はＨＦＥＴ１１１及びＬＦＥＴ１１２のゲート電圧を制御するゲートドライバを含んで構成される。ゲートドライバはパルス幅変調信号を出力する機能、パルス幅（デューティー比）を制御する機能等を有し、電圧制御ＩＣ（Integrated  Circuit）、電流制御ＩＣ、マイクロコンピュータ、ＦＰＧＡ（Field-Programmable  Gate  Array）等を利用して構成され得る。マイクロコンピュータ及びＦＰＧＡはＣＰＵ（Central  Processing  Unit）、ＣＰＵを制御するプログラムを記憶するＲＯＭ（Read  Only  Memory）、ＣＰＵの作業領域となるＲＡＭ（Random  Access  Memory）等を利用して構成され得る。制御回路１１３の詳細な機能については後述する。
【００１４】
コイル１１４はＨＦＥＴ１１１から出力された電流を蓄え、出力電流Ｉｏｕｔを平滑化する機能を有する。コイル１１４を構成する磁性体コアに用いられる材質としては、Ｍｎ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ系フェライト等のフェライト材料、鉄系材料等が挙げられる。コイル１１４の形状は基板サイズ等に応じて適宜決定されればよい。
【００１５】
コンデンサ１１５はＬＤ２と並列に接続され、出力電圧Ｖｏｕｔを平滑化する機能を有する。コンデンサ１１５としては、セラミックコンデンサ等の高寿命なコンデンサを用いることが好ましい。例えば電解コンデンサを用いると、寿命の低下、装置の大型化等を招く。セラミックコンデンサは寄生抵抗又は寄生容量が小さいものを選定することが好ましい。
【００１６】
ＨＦＥＴ１１１は電源電位とコンデンサ１１５とを接続する電気経路のＯＮ／ＯＦＦ状態を切り換える。ＬＦＥＴ１１２はコンデンサ１１５と接地電位とを接続する電気経路のＯＮ／ＯＦＦ状態を切り換える。すなわち、ＨＦＥＴ１１１がＯＮ状態（ＬＦＥＴ１１２がＯＦＦ状態）のときにはコンデンサ１１５に電荷が蓄積され、ＬＦＥＴ１１２がＯＮ状態（ＨＦＥＴ１１１がＯＦＦ状態）のときにはコンデンサ１１５に蓄積されていた電荷が流出（放出）される。
【００１７】
図１に示す例においては、ＨＦＥＴ１１１は電源端子１２１と第１の中間端子１２４との間に接続されている。電源端子１２１には、ＬＤ２を駆動させるために必要な電圧より高い直流の入力電圧Ｖｉｎが入力される。ＬＦＥＴ１１２は第１の中間端子１２４と接地端子１２２との間に接続されている。コイル１１４は第１の中間端子１２４と出力端子１２６（第２の中間端子１２５）との間に接続されている。第１の中間端子１２４はＨＦＥＴ１１１とコイル１１４との間の接続点である。コンデンサ１１５は第２の中間端子１２５と接地端子１２２との間に接続されている。第２の中間端子１２５はコイル１１４と出力端子１２６との間の接続点である。ＬＤ２のアノードは出力端子１２６に接続し、カソードは接地端子１２２に接続している。
【００１８】
なお、ここでは２つのスイッチング素子（ＨＦＥＴ１１１及びＬＦＥＴ１１２）が用いられる構成が例示されているが、スイッチング素子の数は２つに限られるものではない。例えば、ＨＦＥＴ１１１又はＬＦＥＴ１１２を、それぞれ２つ以上のＭＯＳＦＥＴを並列に接続した回路により構成してもよい。
【００１９】
本実施形態に係る制御回路１１３はパルス制御部１１７（パルス制御手段）及び停止制御部１１８（停止制御手段）を含む。
【００２０】
パルス制御部１１７はＨＦＥＴ１１１のＯＮ／ＯＦＦを切り換えるＨ側変調信号ＰＨと、ＬＦＥＴ１１２のＯＮ／ＯＦＦを切り換えるＬ側変調信号ＰＬとを出力する。パルス制御部１１７に制御タイミング信号ＳＴが入力されると、制御タイミング信号ＳＴの電圧値に応じてＨ側変調信号ＰＨのパルス幅（デューティ比）が決定される。同期整流方式による通常の制御時においては、Ｌ側変調信号ＰＬはＨ側変調信号ＰＨの反転信号となるため、Ｈ側変調信号ＰＨのパルス幅が決まればＬ側変調信号ＰＬのパルス幅も決まる。パルス制御部１１７は制御タイミング信号ＳＴの電圧値に応じてＨ側変調信号ＰＨ及びＬ側変調信号ＰＬのパルス幅を変化させる。制御タイミング信号ＳＴは外部の回路により生成されてもよいし、制御回路１１３の内部で生成されてもよい。
【００２１】
ＨＦＥＴ１１１がＯＦＦからＯＮに切り換わり、ＬＦＥＴ１１２がＯＮからＯＦＦに切り換わると、コイル１１４に電流が流れる。ＨＦＥＴ１１１がＯＮからＯＦＦに切り換わり、ＬＦＥＴ１１２がＯＦＦからＯＮに切り換わると、コイル１１４に蓄えられた電流がＧＮＤからＬＦＥＴ１１２を通り転流される。この動作を繰り返し行うことで、任意の電流出力を行う。コイル１１４により平滑化された出力電流Ｉｏｕｔが出力されると、ＬＤ２は出力電流Ｉｏｕｔの出力タイミングに応じたタイミング、且つ出力電流Ｉｏｕｔの電流量に応じた光強度で発光する。このとき、ＬＤ２と並列に接続されたコンデンサ１１５の両端の電圧差を示すコンデンサ電圧Ｖｃが上昇する。コンデンサ電圧Ｖｃは出力電圧Ｖｏｕｔと同値である。ＨＦＥＴ１１１がＯＮからＯＦＦ又はＯＦＦからＯＮに切り換わる瞬間には、ＨＦＥＴ１１１及びＬＦＥＴ１１２が共にＯＦＦになるデッドタイムが存在する。駆動周波数が数百ｋＨｚである場合、デッドタイムは１周期の０．５％〜３％程度であることが好ましい。デットタイムは電源効率に影響を与えるものであり、実験的に適宜設定されるべきものである。
【００２２】
図２は第１の実施形態に係る駆動回路１０１において出力電流Ｉｏｕｔが出力されていないときの、制御タイミング信号ＳＴ、出力電流Ｉｏｕｔ、Ｈ側変調信号ＰＨ、及びＬ側変調信号ＰＬのタイミングチャートを例示する図である。なお、以下ではデッドタイムを考慮せずに説明する。図２中上部のタイミングチャートに示すように、制御タイミング信号ＳＴの立ち上がりに同期して出力電流Ｉｏｕｔが出力され、制御タイミング信号ＳＴの立ち下がりに同期して出力電流Ｉｏｕｔの出力が停止する。図２中下部のタイミングチャートで示すように、出力電流Ｉｏｕｔが出力されていないときには、Ｈ側変調信号ＰＨはＬとなり、Ｌ側変調信号ＰＬはＨとなる。
【００２３】
図３は第１の実施形態に係る駆動回路１０１において出力電流Ｉｏｕｔが出力されているときの、制御タイミング信号ＳＴ、出力電流Ｉｏｕｔ、Ｈ側変調信号ＰＨ、及びＬ側変調信号ＰＬのタイミングチャートを例示する図である。図３中下部のタイミングチャートに示すように、出力電流Ｉｏｕｔが出力されているときには、Ｈ側変調信号ＰＨは所定のパルス幅で発振し、Ｌ側変調信号ＰＬはＨ側変調信号ＰＨを反転させた位相で発振する。
【００２４】
ここで、コンデンサ１１５の特徴及びコンデンサ１１５に起因する問題について説明する。図４は第１の実施形態に係るＬＤ２の電流電圧特性を例示する図である。ＬＤ２に順方向に流れる順方向電流Ｉｆは、ＬＤ２に順方向に係る順方向電圧Ｖｆが電位障壁に対応する閾値電圧Ｖｆ０より低いときには微量しか流れない。電位障壁はＬＤ２が駆動し始めるために必要な電位である。順方向電圧Ｖｆが閾値電圧Ｖｆ０以上になると、順方向電流Ｉｆは上昇し始め、順方向電圧Ｖｆも順方向電流Ｉｆに応じて上昇し始める。
【００２５】
図５は制御タイミング信号ＳＴと出力電流Ｉｏｕｔとの理想的な関係を例示する図である。理想的な状態においては、制御タイミング信号ＳＴの立ち上がりと出力電流Ｉｏｕｔの立ち上がりとの間に遅延が発生していない。
【００２６】
図６は比較例に係る制御タイミング信号ＳＴ、出力電流Ｉｏｕｔ、及びコンデンサ電流Ｉｃとの関係を例示する図である。比較例においては、制御タイミング信号ＳＴの立ち上がりと出力電流Ｉｏｕｔの立ち上がりとの間に遅延ΔＴ１，ΔＴ２が発生している。この遅延ΔＴ１，ΔＴ２は、コンデンサ１１５への電荷の蓄積に要する時間に対応している。コンデンサ１１５に十分な電荷が蓄積されていない場合、制御タイミング信号ＳＴが立ち上がってからコンデンサ１１５に電荷が蓄積し終わるまでの間、すなわちコンデンサ１１５に流れ込むコンデンサ電流Ｉｃがある値まで上昇した後０になるまでに要する時間が遅延ΔＴ１，ΔＴ２となる。このような制御遅延が発生すると、ＬＤ２の発光制御の精度が低下する。また、コンデンサ１１５に電荷が十分に蓄積されていない状態で駆動回路１０１に入力電圧Ｖｉｎが入力されると、コンデンサ電流Ｉｃが突入電流として作用するため、ＨＦＥＴ１１１等の素子に損傷を与える可能性がある。
【００２７】
上記のようなコンデンサ１１５に起因する制御遅延及び突入電流を防止するために、本実施形態に係る制御回路１１３は、コンデンサ電圧Ｖｃが閾値電圧Ｖｆ０より低くならないように、ＨＦＥＴ１１１及びＬＦＥＴ１１２を制御する。本実施形態に係る制御回路１１３は停止制御部１１８を含んでいる。停止制御部１１８は、コンデンサ電圧Ｖｃが閾値電圧Ｖｆ０以下となった場合に、ＬＦＥＴ１１２を強制的にＯＦＦ状態にする。図１に示す例においては、停止制御部１１８は、パルス制御部１１７が出力するＬ側変調信号ＰＬの電位を強制的に、ＯＦＦ状態に対応する電位（本例においてはＬ）に切り換える。ＬＦＥＴ１１２をＯＦＦにすることにより、コンデンサ１１５に蓄積されている電荷がコイル１１４を介してＧＮＤへ流出されることを防止し、コンデンサ電圧Ｖｃの低下を防止することができる。
【００２８】
図７は第１の実施形態に係る駆動回路１０１の出力電流Ｉｏｕｔの出力停止時における動作を例示する図である。図７に示すように、制御タイミング信号ＳＴがＨからＬになると、パルス制御部１１７はＨ側変調信号ＰＨをＬに固定し、Ｌ側変調信号をＨに固定する。これにより、ＨＦＥＴ１１１はＯＦＦ状態を維持し、ＬＦＥＴ１１２はＯＮ状態を維持する。このとき、コンデンサ１１５への電荷の蓄積は停止され、コンデンサ１１５に蓄積されていた電荷はコイル１１４を介してＧＮＤへ流出されるため、コンデンサ電圧Ｖｃ及び出力電流Ｉｏｕｔは低下していく。そして、コンデンサ電圧Ｖｃが閾値電圧Ｖｆ０まで低下したとき、停止制御部１１８はＬ側変調信号ＰＬを強制的にＬに切り換える。これにより、コンデンサ１１５の電荷の流出が抑制され、コンデンサ電圧Ｖｃの低下が抑制される。
【００２９】
図８は第１の実施形態に係る駆動回路１０１の出力電流Ｉｏｕｔの出力開始時における動作を例示する図である。図８に示すように、制御タイミング信号ＳＴがＬからＨになると、パルス制御部１１７はＨ側変調信号ＰＨを所定のパルス幅で発振させ、Ｌ側変調信号ＰＬを、Ｈ側変調信号ＰＨを反転させた位相で発振させる。これにより、ＨＦＥＴ１１１のＯＮ／ＯＦＦ状態がパルス幅に応じた間隔で交互に切り換わり、ＬＦＥＴ１１２のＯＮ／ＯＦＦ状態がＨＦＥＴ１１１と相反するように切り換わる。このとき、出力電流Ｉｏｕｔ及びコンデンサ電圧Ｖｃはパルス幅（デューティ比）に応じた値に上昇する。
【００３０】
上記停止制御部１１８の機能により、コンデンサ電圧Ｖｃが閾値電圧Ｖｆ０まで低下したときにＬＦＥＴ１１２が強制的にＯＦＦになり、コンデンサ電圧Ｖｃの低下が抑止される。これにより、コンデンサ電圧Ｖｃの低下に起因する制御遅延及び突入電流を防止することが可能になる。
【００３１】
また、パルス制御部１１７は、コンデンサ電圧Ｖｃが閾値電圧Ｖｆ０より低くなることをより確実に防止するために、定期的にコンデンサ１１５に電圧がかかるようにＨＦＥＴ１１１及びＬＦＥＴ１１２を制御してもよい。例えば、パルス制御部１１７は通常の駆動周波数よりも低い周波数で間欠的にＨＦＥＴ１１１をＯＮにし、ＬＦＥＴ１１２をＯＦＦにしてＬＤ２が駆動しない程度にコンデンサ１１５を充電してもよい。
【００３２】
ここで、突入電流に対する更なる対策について説明する。上記構成によれば、駆動回路１０１の駆動中における突入電流に対しては十分に対応することができるが、駆動回路１０１のコンデンサ電圧Ｖｃが閾値電圧Ｖｆ０よりも低い時における突入電流に対しては十分に対応できない場合がある。これは、コンデンサ電圧Ｖｃが閾値電圧Ｖｆ０よりも低い時においては、コンデンサ電圧Ｖｃが閾値電圧Ｖｆ０より低い状態（多くの場合、接地電圧）になっていることが多いため、単にＬＦＥＴ１１２をＯＦＦにするだけでは突入電流の発生を抑制できない場合があるからである。そこで、本実施形態に係る制御回路１１３のパルス制御部１１７は、駆動回路１０１のコンデンサ電圧Ｖｃが閾値電圧Ｖｆ０よりも低い時における突入電流を防止するための制御を行う。
【００３３】
図９は第１の実施形態に係る駆動回路１０１のコンデンサ電圧Ｖｃが閾値電圧Ｖｆ０よりも低い時における動作を例示する図である。本例のコンデンサ電圧Ｖｃは例えば、起動時においては接地電圧（０Ｖ）となっている。起動後に初めて制御タイミング信号ＳＴがＨとなったとき、パルス制御部１１７はＬ側変調信号ＰＬをＬに維持した状態で、Ｈ側変調信号ＰＨを比較的狭いパルス幅（低いデューティ比）で発振させる。このようなコンデンサ電圧Ｖｃが閾値電圧Ｖｆ０よりも低い時におけるＨ側変調信号ＰＨの緩やかな発振（スロースタート）により、コンデンサ電圧Ｖｃを安全に閾値電圧Ｖｆ０まで上昇させることができる。コンデンサ電圧Ｖｃが閾値電圧Ｖｆ０に達した後には、図７及び図８に示すような通常の制御が行われる。これにより、駆動中における突入電流だけでなく、コンデンサ電圧Ｖｃが閾値電圧Ｖｆ０よりも低い時における突入電流も防止することができる。
【００３４】
なお、上記においては、駆動回路１０１が出力する出力電流Ｉｏｕｔを発光装置１のＬＤ２の駆動電流として利用する例を示したが、駆動回路１０１の利用方法はこれに限定されるものではない。駆動回路１０１の出力電流Ｉｏｕｔが供給される負荷は、ＬＤ２等の発光素子に限られるものではなく、様々な電子デバイス、電気機器等であり得る。
【００３５】
以上のように、本実施形態によれば、同期整流方式の駆動回路１０１において、出力電圧Ｖｏｕｔを平滑化するコンデンサ１１５の電圧低下に起因する制御遅延及び突入電流を防止することが可能となる。
【００３６】
以下に、他の実施形態について図面を参照して説明するが、第１の実施形態と同一又は同様の作用効果を奏する箇所については同一の符号を付してその説明を省略する。
【００３７】
（第２の実施形態）
図１０は第２の実施形態に係る発光装置１の構成を例示する図である。本実施形態に係るＬＤ２は駆動回路２０１の出力電流Ｉｏｕｔにより駆動する。
【００３８】
本実施形態に係る駆動回路２０１は、図１に示す第１の実施形態に係る駆動回路１０１の構成に加え、電圧検出回路２１１を含む。電圧検出回路２１１は、コンデンサ１１５の両端の電位差を示すコンデンサ電圧Ｖｃを検出する回路である。電圧検出回路２１１の具体的構成は特に限定されるべきものではないが、例えばコンパレータを含むアナログ回路、Ａ／Ｄコンバータにより変換されたデジタルデータを解析するデジタル回路等が利用され得る。電圧検出回路２１１の接続位置は、図１０に示す例においてはコンデンサ１１５の前段となっているが、コンデンサ１１５の後段であってもよい。
【００３９】
電圧検出回路２１１により検出されたコンデンサ電圧Ｖｃを示すデータは制御回路１１３に入力され、停止制御部１１８によるＬＦＥＴ１１２に利用される。また、電圧検出回路２１１により検出されたコンデンサ電圧Ｖｃを示すデータは、パルス制御部１１７によるＨ側変調信号ＰＨ及びＬ側変調信号ＰＬの制御におけるフィードバック信号として利用されてもよい。
【００４０】
上記構成により、直接的に検出されたコンデンサ電圧Ｖｃに基づいて正確にＬＦＥＴ１１２を制御することが可能となる。これにより、コンデンサ電圧Ｖｃが閾値電圧Ｖｆ０より低くなることを確実に防止し、制御遅延及び突入電流を確実に防止することが可能となる。
【００４１】
（第３の実施形態）
図１１は第３の実施形態に係る発光装置１の構成を例示する図である。本実施形態に係るＬＤ２は駆動回路３０１の出力電流Ｉｏｕｔにより駆動する。
【００４２】
本実施形態に係る駆動回路３０１は、図１に示す第１の実施形態に係る駆動回路１０１の構成に加え、パルス幅検出回路３１１を含む。パルス幅検出回路３１１は、制御回路１１３のパルス制御部１１７から出力されたＨ側変調信号ＰＨのパルス幅（デューティ比）を検出する回路である。パルス幅検出回路３１１の具体的構成は特に限定されるべきものではないが、例えばパルス電圧を平滑する積分器とコンパレータを含むアナログ回路等が利用され得る。
【００４３】
パルス幅検出回路３１１により検出されたパルス幅を示すデータは制御回路１１３に入力される。制御回路１１３（停止制御部１１８）は検出されたパルス幅に基づいてコンデンサ電圧Ｖｃを算出し、算出されたコンデンサ電圧Ｖｃが閾値電圧Ｖｆ０より低くならないようにＬＦＥＴ１１２を制御する。制御回路１１３は、例えばＨ側変調信号ＰＨの位相がＨである時間（電圧）の積分値に基づいてコンデンサ１１５に供給された電流（コンデンサ電流Ｉｃ）の総量を算出し、算出されたコンデンサ電流Ｉｃの総量に基づいてコンデンサ電圧Ｖｃを算出する。このようなコンデンサ電圧Ｖｃの算出は、検出されるパルス幅がＬ側変調信号ＰＬに関する値であっても可能である。制御回路１１３は、例えばパルス幅（積分値）とコンデンサ電圧Ｖｃとの対応関係を示すテーブルデータを記憶しており、当該テーブルデータに基づいてコンデンサ電圧Ｖｃを導出してもよい。また、パルス幅検出回路３１１により検出されたパルス幅を示すデータは、パルス制御部１１７によるＨ側変調信号ＰＨ及びＬ側変調信号ＰＬの制御におけるフィードバック信号として利用されてもよい。
【００４４】
上記構成により、パルス制御部１１７により出力された変調信号のパルス幅に基づいてＬＦＥＴ１１２を制御し、制御遅延及び突入電流を防止することが可能となる。
【００４５】
（第４の実施形態）
図１２は第４の実施形態に係る発光装置１の構成を例示する図である。本実施形態に係るＬＤ２は駆動回路４０１の出力電流Ｉｏｕｔにより駆動する。
【００４６】
本実施形態に係る駆動回路４０１は、図１に示す第１の実施形態に係る駆動回路１０１の構成に加え、出力電流検出回路４１１を含む。出力電流検出回路４１１は出力電流Ｉｏｕｔを検出する回路である。出力電流検出回路４１１の具体的構成は特に限定されるべきものではないが、例えばホール素子を用いた電流センサ、シャント抵抗器等が利用され得る。図１２の例に係る出力電流検出回路４１１はコンデンサ１１５の後段に接続されている。これにより、コイル１１４及びコンデンサ１１５により平滑化された電流を検出することができる。
【００４７】
出力電流検出回路４１１により検出された出力電流Ｉｏｕｔを示すデータは制御回路１１３に入力される。制御回路１１３（停止制御部１１８）は検出された出力電流Ｉｏｕｔに基づいてコンデンサ電圧Ｖｃを算出し、算出されたコンデンサ電圧Ｖｃが閾値電圧Ｖｆ０より低くならないようにＬＦＥＴ１１２を制御する。制御回路１１３は、例えば出力電流Ｉｏｕｔの積分値に基づいてコンデンサ電圧Ｖｃを算出する。制御回路１１３は、例えば出力電流Ｉｏｕｔ（積分値）とコンデンサ電圧Ｖｃとの対応関係を示すテーブルデータを記憶しており、当該テーブルデータに基づいてコンデンサ電圧Ｖｃを導出してもよい。また、出力電流検出回路４１１により検出された出力電流Ｉｏｕｔを示すデータは、パルス制御部１１７によるＨ側変調信号ＰＨ及びＬ側変調信号ＰＬの制御におけるフィードバック信号として利用されてもよい。
【００４８】
上記構成により、出力電流Ｉｏｕｔに基づいてＬＦＥＴ１１２を制御し、制御遅延及び突入電流を防止することが可能となる。
【００４９】
（第５の実施形態）
図１３は第５の実施形態に係る発光装置１の構成を例示する図である。本実施形態に係るＬＤ２は駆動回路５０１の出力電流Ｉｏｕｔにより駆動する。
【００５０】
本実施形態に係る駆動回路５０１は、図１に示す第１の実施形態に係る駆動回路１０１の構成に加え、コイル電流検出回路５１１を含む。コイル電流検出回路５１１はコイル１１４に流れるコイル電流Ｉｃｏを検出する回路である。コイル電流検出回路５１１の具体的構成は特に限定されるべきものではないが、例えばコイル１１４に巻かれた副巻線の出力電流値からコイル電流Ｉｃｏを得る回路等が利用され得る。
【００５１】
コイル電流検出回路５１１により検出されたコイル電流Ｉｃｏを示すデータは制御回路１１３に入力される。制御回路１１３（停止制御部１１８）は検出されたコイル電流Ｉｃｏに基づいてコンデンサ電圧Ｖｃを算出し、算出されたコンデンサ電圧Ｖｃが閾値電圧Ｖｆ０より低くならないようにＬＦＥＴ１１２を制御する。制御回路１１３は、例えばコイル電流Ｉｃｏの積分値に基づいてコンデンサ電圧Ｖｃを算出する。制御回路１１３は、例えばコイル電流Ｉｃｏ（積分値）とコンデンサ電圧Ｖｃとの対応関係を示すテーブルデータを記憶しており、当該テーブルデータに基づいてコンデンサ電圧Ｖｃを導出してもよい。また、コイル電流検出回路５１１により検出されたコイル電流Ｉｃｏを示すデータは、パルス制御部１１７によるＨ側変調信号ＰＨ及びＬ側変調信号ＰＬの制御におけるフィードバック信号として利用されてもよい。
【００５２】
上記構成により、コイル電流Ｉｃｏに基づいてＬＦＥＴ１１２を制御し、制御遅延及び突入電流を防止することが可能となる。
【００５３】
（第６の実施形態）
図１４は第６の実施形態に係る発光装置１の構成を例示する図である。本実施形態に係るＬＤ２は駆動回路６０１の出力電流Ｉｏｕｔにより駆動する。
【００５４】
本実施形態に係る駆動回路６０１は、図１に示す第１の実施形態に係る駆動回路１０１の構成に加え、ＦＥＴ電流検出回路６１１を含む。ＦＥＴ電流検出回路６１１はＬＦＥＴ１１２から接地端子１２２に流れる流出電流Ｉｒを検出する回路である。ＦＥＴ電流検出回路６１１の具体的構成は特に限定されるべきものではないが、ホール素子を用いた電流センサ、シャント抵抗器等が利用され得る。図１４の例に係るＦＥＴ電流検出回路６１１はＬＦＥＴ１１２と接地端子１２２との間に直列接続されている。
【００５５】
ＦＥＴ電流検出回路６１１により検出された流出電流Ｉｒを示すデータは制御回路１１３に入力される。制御回路１１３（停止制御部１１８）は検出された流出電流Ｉｒに基づいてコンデンサ電圧Ｖｃを算出し、算出されたコンデンサ電圧Ｖｃが閾値電圧Ｖｆ０より低くならないようにＬＦＥＴ１１２を制御する。制御回路１１３は、例えば流出電流Ｉｒの積分値に基づいてコンデンサ電圧Ｖｃを算出する。制御回路１１３は、例えば流出電流Ｉｒ（積分値）とコンデンサ電圧Ｖｃとの対応関係を示すテーブルデータを記憶しており、当該テーブルデータに基づいてコンデンサ電圧Ｖｃを導出してもよい。また、ＦＥＴ電流検出回路６１１により検出された流出電流Ｉｒを示すデータは、パルス制御部１１７によるＨ側変調信号ＰＨ及びＬ側変調信号ＰＬの制御におけるフィードバック信号として利用されてもよい。
【００５６】
上記構成により、ＬＦＥＴ１１２からＧＮＤへ流出する流出電流Ｉｒに基づいてＬＦＥＴ１１２を制御し、制御遅延及び突入電流を防止することが可能となる。
【００５７】
（第７の実施形態）
図１５は第７の実施形態に係る発光装置１の構成を例示する図である。本実施形態に係るＬＤ２は駆動回路７０１の出力電流Ｉｏｕｔにより駆動する。
【００５８】
本実施形態に係る駆動回路７０１は、図１に示す第１の実施形態に係る駆動回路１０１の構成に加え、外部定電圧源７１１（外部電源）及びダイオード７１２（整流器）を含む。外部定電圧源７１１は、入力電圧Ｖｉｎを出力する定電圧源とは独立して設けられた電圧源であり、外部入力電圧Ｖｉｎ´を出力する。ダイオード７１２は外部入力電圧Ｖｉｎ´により生じる電流（コンデンサ電流Ｉｃ）の流れを一方向に制限する（逆流を防止する）。外部定電圧源７１１及ダイオード７１２は外部入力電圧Ｖｉｎ´が直接コンデンサ１１５に供給されるように接続される。外部入力電圧Ｖｉｎ´はダイオード７１２の駆動電圧を加味して設定されるべきである。
【００５９】
上記構成のようにコンデンサ１１５に常に電圧を供給することにより、コンデンサ電圧Ｖｃが閾値電圧Ｖｆ０より低くなることをより確実に防止することが可能となる。
【００６０】
（第８の実施形態）
図１６は第８の実施形態に係る発光装置１の構成を例示する図である。本実施形態に係るＬＤ２は駆動回路８０１の出力電流Ｉｏｕｔにより駆動する。
【００６１】
本実施形態に係る駆動回路８０１はパルス制御回路８１１（パルス制御手段）及び停止制御回路８１２（停止制御手段）を含む。パルス制御回路８１１は、図１に示す第１の実施形態に係る制御回路１１３内のパルス制御部１１７と同様の機能を有する独立した回路である。停止制御回路８１２は、図１に示す第１の実施形態に係る制御回路１１３内の停止制御部１１８と同様の機能を有する独立した回路である。
【００６２】
上記構成のように、ＨＦＥＴ１１１及びＬＦＥＴ１１２のＯＮ／ＯＦＦ状態を交互に切り換えるための機能部（パルス制御部１１７に対応する機能部）と、ＬＦＥＴ１１２を強制的にＯＦＦ状態にするための機能部（停止制御部１１８に対応する機能部）とをそれぞれ独立した回路として構成してもよい。
【００６３】
以上、本発明の実施形態を説明したが、上記実施形態は例として提示したものであり、発明の範囲を限定することを意図するものではない。この新規な実施形態はその他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更、及び組み合わせを行うことができる。この実施形態及びその変形は発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１  発光装置
２  ＬＤ（発光素子）
１０１，２０１，３０１，４０１，５０１，６０１，７０１，８０１  駆動回路
１１１  ハイサイドＭＯＳＦＥＴ（ＨＦＥＴ：第１のスイッチング素子）
１１２  ローサイドＭＯＳＦＥＴ（ＬＦＥＴ：第２のスイッチング素子）
１１３  制御回路（制御手段）
１１４  コイル（インダクタ）
１１５  コンデンサ
１１７  パルス制御部（パルス制御手段）
１１８  停止制御部（停止制御手段）
１２１  電源端子
１２２  接地端子
１２４  第１の中間端子
１２５  第２の中間端子
１２６  出力端子
２１１  電圧検出回路
３１１  パルス幅検出回路
４１１  出力電流検出回路
５１１  コイル電流検出回路
６１１  ＦＥＴ電流検出回路
７１１  外部定電圧源（外部電源）
７１２  ダイオード（整流器）
８１１  パルス制御回路（パルス制御手段）
８１２  停止制御回路（停止制御手段）
ＰＨ  Ｈ側変調信号
ＰＬ  Ｌ側変調信号
【先行技術文献】
【特許文献】
【００６５】
【特許文献１】特開平０５−２０４４７０号公報
【図１】
2018157695.tif 000003
【図２】
2018157695.tif 000004
【図３】
2018157695.tif 000005
【図４】
2018157695.tif 000006
【図５】
2018157695.tif 000007
【図６】
2018157695.tif 000008
【図７】
2018157695.tif 000009
【図８】
2018157695.tif 000010
【図９】
2018157695.tif 000011
【図１０】
2018157695.tif 000012
【図１１】
2018157695.tif 000013
【図１２】
2018157695.tif 000014
【図１３】
2018157695.tif 000015
【図１４】
2018157695.tif 000016
【図１５】
2018157695.tif 000017
【図１６】
2018157695.tif 000018