(57)【要約】【課題】自相での誤動作を抑制することができる半導体集積回路装置を提供すること。【解決手段】ｐ-型の半導体基板３０のおもて面の表面層に、ＨＶＪＴ２３で分離され、ハイサイド回路領域２１を構成する複数のｎ型ウェル領域３３が設けられている。ｎ型ウェル領域３３の内部には、略矩形状のｎ型ウェル領域３３の３辺３３ａ，３３ｄ，３３ｂに沿ってｐ型分離領域３５が選択的に設けられ、ｎ型ウェル領域３３の、ｐ型分離領域３５で囲まれた領域にハイサイド駆動回路１２が配置される。また、ｎ型ウェル領域３３の内部には、ｎ型ウェル領域３３の、ｐ型分離領域３５を配置した辺３３ａ，３３ｄ，３３ｂ以外の辺３３ｃに沿って第１ＶＢピックアップ領域３６が設けられている。少なくとも１組の隣り合うｎ型ウェル領域３３は、第１ＶＢピックアップ領域３６が配置された辺３３ｃ同士が相間領域２４（ｐ型拡散領域３４）を挟んで対向する。【選択図】図３
2018157084.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のおもて面の表面層に、互いに離して選択的に２つ以上設けられた第１導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられ、前記半導体基板のおもて面から前記第１半導体領域を深さ方向に貫通する第２導電型の第２半導体領域と、
前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられ、前記第２半導体領域よりも高電位に固定された第１導電型の第３半導体領域と、
前記第３半導体領域よりも前記第１半導体領域の中央部側に配置された高電位側回路と、
を備え、
隣り合う前記第１半導体領域の、一方の前記第１半導体領域の前記高電位側回路と他方の前記第１半導体領域の前記高電位側回路との間であって、一方の前記第１半導体領域に配置された前記第３半導体領域は、他方の前記第１半導体領域に配置された前記第３半導体領域を挟んでかつ該第３半導体領域との間に前記第２半導体領域を介さずに、他方の前記第１半導体領域の前記高電位側回路と対向することを特徴とする半導体集積回路装置。
【請求項２】
隣り合う前記第１半導体領域の、一方の前記第１半導体領域の前記高電位側回路と他方の前記第１半導体領域の前記高電位側回路との間であって、一方の前記第１半導体領域に配置された前記第２半導体領域は、他方の前記第１半導体領域に配置された前記第２半導体領域を挟んでかつ該第２半導体領域との間に前記第３半導体領域を介さずに、他方の前記第１半導体領域の前記高電位側回路と対向することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１半導体領域は、矩形状の平面形状をなし、
少なくとも１組の隣り合う前記第１半導体領域の対向する辺の全体に沿って、前記第２半導体領域が配置されず前記第３半導体領域が配置されたことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
他の隣り合う前記第１半導体領域の、対向する辺の全体に沿って前記第２半導体領域が配置され、対向する該第２半導体領域間に前記第３半導体領域が介在しないことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記半導体基板のおもて面の表面層に選択的に設けられた第１導電型の第４半導体領域と、
前記第４半導体領域に配置された、前記高電位側回路よりも低い基準電圧で動作する低電位側回路と、
をさらに備え、
前記第４半導体領域は、前記第１半導体領域の、前記第３半導体領域が配置された部分以外の部分で前記第１半導体領域の外周に対向することを特徴とする請求項１〜４のいずれか一つに記載の半導体集積回路装置。
【請求項６】
前記半導体基板のおもて面の表面層に選択的に設けられた第１導電型の第４半導体領域と、
前記第４半導体領域に配置された、前記高電位側回路よりも低い基準電圧で動作する低電位側回路と、
をさらに備え、
前記第４半導体領域は、前記第３半導体領域が配置された部分以外の部分で外周同士が対向する隣り合う前記第１半導体領域の間に配置されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項７】
前記第１半導体領域は、前記高電位側回路が形成される第１の第１半導体領域と、前記第１の第１半導体領域に接し、前記第１の第１半導体領域の周囲を囲む前記第１の第１半導体領域よりも不純物濃度の低い第２の第１半導体領域と、からなることを特徴とする請求項１〜６のいずれか一つに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）では、同一の半導体基板（半導体チップ）に設けられた高電位側（ハイサイド）回路領域と低電位側（ローサイド）回路領域とを、これらの回路領域の間に設けた高耐圧接合終端領域（ＨＶＪＴ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  ｒｅｇｉｏｎ）で電気的に分離する高耐圧接合を用いた分離方式が知られている。
【０００３】
ＨＶＩＣは、ローサイド回路領域の基準電位である接地電位（グランド）ＧＮＤを基準とした入力信号を、ハイサイド回路領域の基準電位ＶＳを基準とした、接地電位ＧＮＤよりも高電位の信号に変換して、外部へ出力する機能を有する。この機能により、ＨＶＩＣは、ハーフブリッジ回路を構成するハイサイド（上アーム）のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）のゲート駆動等に用いることが可能である。
【０００４】
このようにＨＶＩＣはハイサイド回路領域とローサイド回路領域との間の信号伝達に用いられるため、これら電位の異なる領域間は電気的に分離される必要がある。この電位の異なる領域間を電気的に分離する分離方式としていくつかの方式が提案されているが、ｐ型拡散領域とｎ型拡散領域とのｐｎ接合で上述したＨＶＪＴを形成した自己分離方式が最も安価にＨＶＩＣを作製（製造）可能である。拡散領域とは、半導体基板にイオン注入等により不純物を導入することで形成された領域である。
【０００５】
自己分離方式では、ｐ型半導体基板の表面層に形成された拡散深さの深いｎ型拡散領域と、ｐ型半導体基板の、当該ｎ型拡散領域以外の部分（以下、ｐ型基板領域とする）とのｐｎ接合で、当該ｎ型拡散領域がｐ型基板領域から自己分離される。ｐ型基板領域は接地電位ＧＮＤに固定され、ｎ型拡散領域はハイサイド駆動回路の最高電位ＶＢに固定される。このｎ型拡散領域でハイサイド回路領域が構成され、当該ｎ型拡散領域にハイサイド駆動回路が配置される。
【０００６】
通常、ハイサイド回路領域の電位は接地電位ＧＮＤよりも高いため、ｎ型拡散領域とｐ型基板領域とのｐｎ接合は逆バイアスされ、電流は流れない。しかしながら、ハイサイド回路領域の電位がノイズ等により接地電位ＧＮＤよりも低くなる（負電圧サージが生じる）と、ｎ型拡散領域とｐ型基板領域とのｐｎ接合が順バイアスされ、大電流が流れる。この電流が回路領域に過剰に流れ込んだ場合、当該回路領域に配置された回路部の誤作動を誘発する虞がある。
【０００７】
このような回路部の誤作動を防止したＨＶＩＣとして、次の装置が提案されている。略矩形状の平面形状を有するハイサイド回路領域の３辺に沿ってハイサイド回路領域の中央部を囲む略Ｃ字状のレイアウトに、ｐ型分離領域が配置されている。ハイサイド回路領域の、ｐ型分離領域を配置していない残りの１辺に、ハイサイド駆動回路の最高電位ＶＢを半導体チップから引き出す（ピックアップする）ためのコンタクト領域（以下、ＶＢピックアップ領域とする）が配置されている（例えば、下記特許文献１（第００８１〜００８２段落、第１図）参照。）。
【０００８】
下記特許文献１では、ｐ型分離領域とｎ型拡散領域（ハイサイド回路領域）とのｐｎ接合で形成される寄生ダイオードを流れるキャリア（電子・正孔）は、主に、ハイサイド駆動回路の最高電位ＶＢをピックアップするためのＶＢピックアップ領域付近を経由してハイサイド回路領域へ流れ込む。このため、ハイサイド回路領域（自相）で負電圧サージが生じたときに、当該ハイサイド回路領域の周囲を囲むｐ型分離領域が電位障壁となって、当該ハイサイド回路領域への正孔の注入が抑制される。すなわち、自相で発生するノイズに起因した自相での回路部の誤動作が抑制される。
【０００９】
従来のＨＶＩＣの構造について説明する。図２１は、従来のＨＶＩＣの平面レイアウトを示す平面図である。図２１は、下記特許文献１の図１である。平面レイアウトとは、半導体基板（半導体チップ）２０１のおもて面側から見た各部の平面形状および配置構成である。図２１に示す従来のＨＶＩＣは、ｐ型の半導体基板２０１のおもて面の表面層にそれぞれ選択的に設けられたｎ型拡散領域（ｎ型ウェル領域）２０２，２０３、ｎ-型拡散領域（ｎ-型ウェル領域）２０４およびｐ型拡散領域２１１〜２１３を備える。
【００１０】
ｎ型拡散領域２０３は、ハイサイド回路領域２２１を構成する。ｎ型拡散領域２０３には、ハイサイド回路領域の基準電位ＶＳに固定された拡散領域２３１と、ハイサイド駆動回路の最高電位ＶＢに固定された拡散領域２３２と、各電極パッド２３３〜２３５と、が配置されている。拡散領域２３１，２３２に、ハイサイド駆動回路が配置される。また、ｎ型拡散領域２０３には、ピックアップ電極２１４（２１４ａ）とのコンタクト部となるｎ型コンタクト領域２１２（２１２ａ）が選択的に設けられている。ピックアップ電極２１４（２１４ａ）は、ハイサイド駆動回路の最高電位ＶＢの電圧信号を引き出してＶＢ電極パッド２３３へ送信する。
【００１１】
さらに、ｎ型拡散領域２０３には、これらの拡散領域２１２（２１２ａ），２３１，２３２および電極パッド２３３〜２３５の周囲を囲む略Ｃ字状の平面レイアウトに、かつ略矩形状の平面形状のｎ型拡散領域２０３の３辺に沿ってｐ型分離領域２１３が設けられている。ｎ型拡散領域２０３の残りの１辺には、当該１辺に沿ってｎ型コンタクト領域２１２（２１２ｂ．２１２ｃ）が選択的に設けられている。ｎ型コンタクト領域２１２（２１２ｂ．２１２ｃ）は、それぞれ、ピックアップ電極２１４（２１４ｂ，２１４ｃ）に電気的に接続されている。
【００１２】
ｐ型分離領域２１３は、ｎ型拡散領域２０３を深さ方向に貫通して基板裏面側のｐ型領域（不図示）に接し、接地電位ＧＮＤに固定されている。ｎ型拡散領域２０３の、ｐ型分離領域２１３で囲まれた領域は、ｎ型拡散領域２０３の、ｐ型分離領域２１３を配置していない残りの１辺付近の領域２１３ａを除いて、ｎ型拡散領域２０３とｐ型分離領域２１３とのｐｎ接合による自己分離方式により他の領域と電気的に分離されている。ｐ型分離領域２１３は、負電圧サージが生じたときに電位障壁となって、ｎ型拡散領域２０３の、ｐ型分離領域２１３で囲まれた領域への正孔の注入を抑制する。
【００１３】
基板裏面側のｐ型領域とは、ｐ型の半導体基板２０１の、拡散領域２０２〜２０４よりも基板おもて面から深い部分に、これらの拡散領域２０２〜２０４が形成されないことでｐ型領域として残っている部分である。図２１には、ピックアップ電極２１４（２１４ａ〜２１４ｃ）および後述するピックアップ電極２１６を、各ピックアップ電極２１４（２１４ａ〜２１４ｃ），２１６がそれぞれ接するｎ+型コンタクト領域２１２（２１２ａ〜２１２ｃ）およびｐ+型コンタクト領域２１５に点在する黒塗りの四角形（■）で示す。
【００１４】
ｎ-型拡散領域２０４、ｐ型拡散領域２１１およびｎ型拡散領域２０２は、ｎ型拡散領域２０３の周囲を囲む略同心円状の平面レイアウトに配置されている。ｎ-型拡散領域２０４は内周側でｎ型拡散領域２０３に接し、ｐ型拡散領域２１１は内周側でｎ-型拡散領域２０４に接する。ｐ型拡散領域２１１は、接地電位ＧＮＤに固定されている。ｎ型拡散領域２０２は、内周側でｐ型拡散領域２１１に接する。
【００１５】
ｐ型拡散領域２１１には、ｎ型拡散領域２０３の周囲を囲む環状の平面レイアウトにｐ+型コンタクト領域２１５が選択的に設けられている。ｐ+型コンタクト領域２１５は、接地電位ＧＮＤのピックアップ電極２１６に電気的に接続されている。ｎ型コンタクト領域２１２（２１２ａ〜２１２ｃ）およびｎ-型拡散領域２０４と、ｐ型拡散領域２１１およびｐ+型コンタクト領域２１５と、のｐｎ接合で形成される寄生ダイオードでＨＶＪＴ２２３が構成される。
【００１６】
ＨＶＪＴ２２３には、ハイサイド駆動回路のセット用およびリセット用のレベルシフト回路を構成するｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）２４１，２４２が配置される。ｎ型拡散領域２０２は、ローサイド回路領域２２２を構成する。ｎ型拡散領域２０２には、ローサイド駆動回路が配置される。
【００１７】
また、ＨＶＩＣの別の一例として、１チップに３相分（３つ）のゲートドライブ回路を備え、各相の上アームのＩＧＢＴそれぞれを個別にゲート駆動させるＨＶＩＣ（以下、３相１チップＨＶＩＣとする）が提案されている。この３相１チップＨＶＩＣを自己分離方式で作製する場合、自己分離方式で電気的に分離された３つのｎ型拡散領域（ハイサイド回路領域）が同一の半導体基板に配置され、当該３つのｎ型拡散領域にそれぞれ各相のハイサイド駆動回路が配置される。
【００１８】
このような３相１チップＨＶＩＣでは、ノイズ等によりｐ型基板領域と他相のｎ型拡散領域とのｐｎ接合が順バイアスされて大電流が流れるとすると、その電流の一部がｐ型基板領域を介して自相のｎ型拡散領域に流れ込み、自相のｎ型拡散領域に配置された回路部の誤差動を誘発する虞がある。すなわち、３相１チップＨＶＩＣでは、他相のｎ型拡散領域で発生するノイズ（以下、相間ノイズとする）に起因して、自相のｎ型拡散領域で回路部が誤動作する虞がある。
【００１９】
従来の３相１チップＨＶＩＣとして、複数のｎ型拡散領域（ハイサイド回路領域）の内部の、他のｎ型拡散領域に対向しない部分にレベルシフト素子を配置した装置が提案されている（例えば、下記特許文献２（第００３８，００５４段落、第１図）参照。）。下記特許文献２では、自相のｎ型拡散領域の、他相のｎ型拡散領域に対向する１辺から、自相のｎ型拡散領域に配置されたレベルシフト素子までの距離を１５０μｍ以上離すことで、相間ノイズに起因する誤動作を抑制している。
【００２０】
次に、従来の３相１チップＨＶＩＣの構造について説明する。図２２は、従来のＨＶＩＣの別の一例の平面レイアウトを示す平面図である。図２２（ｂ）には、図２２（ａ）のＵ相のｎチャネル型ＭＯＳＦＥＴ２４１のｎ+型ドレイン領域２５５付近を示す。図２２は、下記特許文献２の図１である。図２２に示す従来のＨＶＩＣが図２１に示す従来のＨＶＩＣと異なる点は、３つのｎ型拡散領域２０３（ハイサイド回路領域２２１）を互いに離して配置して３相１チップＨＶＩＣとした点である。
【００２１】
３つのｎ型拡散領域２０３には、それぞれ、ハイサイド駆動回路（不図示）およびハイサイド駆動回路のセット用およびリセット用のレベルシフト回路を構成するｎチャネル型ＭＯＳＦＥＴ２４１，２４２を１組とするゲートドライブ回路が配置されている。各ｎ型拡散領域２０３のゲートドライブ回路は、それぞれ３相（Ｕ相、Ｖ相、Ｗ相）のハーフブリッジ回路の各上アームのＩＧＢＴをゲート駆動する。３つのｎ型拡散領域２０３は、ｐ型の半導体基板２０１のおもて面の表面層に並列に配置されている。
【００２２】
ｎ型拡散領域２０３は、略矩形状の平面形状を有する。各ｎ型拡散領域２０３には、他のｎ型拡散領域２０３に対向しない１組の対辺２０３ａ，２０３ｂにそれぞれｎチャネル型ＭＯＳＦＥＴ２４１，２４２が配置されている。ｎチャネル型ＭＯＳＦＥＴ２４１，２４２は、各ｎ型拡散領域２０３にそれぞれセルフシールディング方式を採用して配置されたレベルシフト素子である。セルフシールディング方式とは、耐圧領域であるｎ-型拡散領域２０４にレベルシフト素子を配置する手法である。
【００２３】
このｎチャネル型ＭＯＳＦＥＴ２４１，２４２は、当該ｎチャネル型ＭＯＳＦＥＴ２４１，２４２が配置されたｎ型拡散領域２０３に隣り合うｎ型拡散領域２０３から大量の電流が注入されると誤作動を引き起こす。このため、各ｎチャネル型ＭＯＳＦＥＴ２４１，２４２から、当該ｎチャネル型ＭＯＳＦＥＴ２４１，２４２が配置されたｎ型拡散領域２０３の、隣り合う他のｎ型拡散領域２０３に対向する１辺２０３ｃまでの距離Ｌ１，Ｌ２が１５０μｍ以上に設定されている。これにより、ｎチャネル型ＭＯＳＦＥＴ２４１，２４２に電流が流入することが抑制される。
【００２４】
ｎチャネル型ＭＯＳＦＥＴ２４１は、ｐ型ベース領域２５１、ｎ+型ソース領域２５２、ｐ+型コンタクト領域２５３、ゲート電極２５４およびｎ+型ドレイン領域２５５を備えた横型ＭＯＳＦＥＴである。符号２４３〜２４５は、それぞれハイサイド駆動回路、ローサイド駆動回路および制御回路である。ｐ型ベース領域２５１およびｐ+型コンタクト領域２５３は、それぞれＨＶＪＴ２２３を構成するｐ型拡散領域２１１およびｐ+型コンタクト領域２１５である。ｎ+型ソース領域２５２は、ｐ型ベース領域２５１の内部に設けられている。
【００２５】
ｎ+型ドレイン領域２５５は、ｎ型拡散領域２０３の内部に設けられている。ｎ型拡散領域２０３の、ｎ+型ドレイン領域２５５とｎ型コンタクト領域２１２との間の部分で、拡散抵抗であるレベルシフト抵抗２５６が形成される。Ｕ相のｎ型拡散領域２０３に流れ込んだ電子のうちの一部は、ｎ+型ドレイン領域２５５へ流れ込み、レベルシフト抵抗２５６を介してピックアップ電極２１４に流れ込む。電子の経路の長さに比例して直列抵抗が大きくなるため、ｎ+型ドレイン領域２５５へ流れ込む電子の注入量が少なくなる。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２０１５−１７３２５５号公報
【特許文献２】特許第５８２５４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
しかしながら、上述した図２１に示すＨＶＩＣを３相１チップＨＶＩＣに適用するには、相間ノイズに起因して自相の回路部で生じる誤動作についても考慮する必要があり、図２１に示すＨＶＩＣを単純に３相１チップＨＶＩＣに適用することはできない。すなわち、３相１チップＨＶＩＣの各相それぞれにおいて、自相で発生するノイズに起因した自相での回路部の誤動作を抑制し、かつ相間ノイズに起因した当該自相での回路部の誤動作を抑制することは難しい。
【００２８】
この発明は、上述した従来技術による問題点を解消するため、ｐｎ接合による分離方式により互いに電気的に分離された複数の半導体領域（複数相）を同一の半導体基板に備えた半導体集積回路装置であって、自相での誤動作を抑制することができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００２９】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路装置は、次の特徴を有する。半導体基板のおもて面の表面層に、第１導電型の第１半導体領域が互いに離して選択的に２つ以上設けられている。前記第１半導体領域の内部に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域は、前記半導体基板のおもて面から前記第１半導体領域を深さ方向に貫通する。前記第１半導体領域の内部に、前記第２半導体領域と離して、第１導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第２半導体領域よりも高電位に固定されている。高電位側回路は、前記第３半導体領域よりも前記第１半導体領域の中央部側に配置されている。隣り合う前記第１半導体領域の、一方の前記第１半導体領域の前記高電位側回路と他方の前記第１半導体領域の前記高電位側回路との間であって、一方の前記第１半導体領域に配置された前記第３半導体領域は、他方の前記第１半導体領域に配置された前記第３半導体領域を挟んでかつ該第３半導体領域との間に前記第２半導体領域を介さずに、他方の前記第１半導体領域の前記高電位側回路と対向する。
【００３０】
また、この発明にかかる半導体集積回路装置は、上述した発明において、隣り合う前記第１半導体領域の、一方の前記第１半導体領域の前記高電位側回路と他方の前記第１半導体領域の前記高電位側回路との間であって、一方の前記第１半導体領域に配置された前記第２半導体領域は、他方の前記第１半導体領域に配置された前記第２半導体領域を挟んでかつ該第２半導体領域との間に前記第３半導体領域を介さずに、他方の前記第１半導体領域の前記高電位側回路と対向することを特徴とする。
【００３１】
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第１半導体領域は、矩形状の平面形状をなす。少なくとも１組の隣り合う前記第１半導体領域の対向する辺の全体に沿って、前記第２半導体領域が配置されず前記第３半導体領域が配置されたことを特徴とする。
【００３２】
また、この発明にかかる半導体集積回路装置は、上述した発明において、他の隣り合う前記第１半導体領域の、対向する辺の全体に沿って前記第２半導体領域が配置され、対向する該第２半導体領域間に前記第３半導体領域が介在しないことを特徴とする。
【００３３】
また、この発明にかかる半導体集積回路装置は、上述した発明において、第１導電型の第４半導体領域および低電位側回路をさらに備える。前記第４半導体領域は、前記半導体基板のおもて面の表面層に選択的に設けられている。前記低電位側回路は、前記第４半導体領域に配置され、前記高電位側回路よりも低い基準電圧で動作する。前記第４半導体領域は、前記第１半導体領域の、前記第３半導体領域が配置された部分以外の部分で前記第１半導体領域の外周に対向することを特徴とする。
【００３４】
また、この発明にかかる半導体集積回路装置は、上述した発明において、第１導電型の第４半導体領域および低電位側回路をさらに備える。前記第４半導体領域は、前記半導体基板のおもて面の表面層に選択的に設けられている。前記低電位側回路は、前記第４半導体領域に配置され、前記高電位側回路よりも低い基準電圧で動作する。前記第４半導体領域は、前記第３半導体領域が配置された部分以外の部分で外周同士が対向する隣り合う前記第１半導体領域の間に配置されていることを特徴とする。
【００３５】
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第１半導体領域は、前記高電位側回路が形成される第１の第１半導体領域と、前記第１の第１半導体領域に接し、前記第１の第１半導体領域の周囲を囲む前記第１の第１半導体領域よりも不純物濃度の低い第２の第１半導体領域と、からなることを特徴とする。
【００３６】
上述した発明によれば、自相（第１半導体領域）の第３半導体領域が電位障壁となって、自相への正孔の注入が抑制される。また、上述した発明によれば、第３半導体領域で吸収しきれずに他相（他の第１半導体領域）に流れたノイズ（相間ノイズ）を、主に、他相の第４半導体領域で吸収することができる。このため、相間ノイズに起因する誤動作を抑制することができる。
【発明の効果】
【００３７】
本発明にかかる半導体集積回路装置によれば、ｐｎ接合による分離方式により互いに電気的に分離された複数の半導体領域（複数相）を同一の半導体基板に備えた半導体集積回路装置であって、自相で発生するノイズおよび他相で発生するノイズ（相間ノイズ）に起因した自相での誤動作を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００３８】
【図１】一般的な３相インバータの回路構成を示す回路図である。
【図２】一般的なＨＶＩＣの回路構成を示すブロック図である。
【図３】実施の形態１にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図４】図３の切断線Ａ−Ａ’における断面構造を示す断面図である。
【図５】図３の切断線Ｂ−Ｂ’における断面構造を示す断面図である。
【図６】図３の切断線Ｃ−Ｃ’における断面構造を示す断面図である。
【図７】図３の切断線Ｄ−Ｄ’における断面構造を示す断面図である。
【図８】実施の形態２にかかる半導体集積回路装置の構造を示す断面図である。
【図９】実施の形態２にかかる半導体集積回路装置の構造を示す断面図である。
【図１０】実施の形態２にかかる半導体集積回路装置の構造を示す断面図である。
【図１１】実施の形態２にかかる半導体集積回路装置の構造を示す断面図である。
【図１２】実施の形態３にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図１３】実施の形態４にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図１４】実施の形態４にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図１５】実施の形態４にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図１６】実施の形態４にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図１７】実施の形態４にかかる半導体集積回路装置の平面レイアウトを示す平面図である。
【図１８】ＨＶＩＣの入力信号処理回路の回路構成を示す回路図である。
【図１９】図１３のＨＶＩＣの入力信号処理回路の平面レイアウトの一例を示す平面図である。
【図２０Ａ】実施例および比較例のシミュレーションに用いた構成を示す斜視図である。
【図２０Ｂ】図２０Ａの実施例および比較例の第１ＶＢピックアップ領域に印加したノイズの波形を示す波形図である。
【図２０Ｃ】図２０Ａの実施例および比較例への注入電流比率を示す図表である。
【図２１】従来のＨＶＩＣの平面レイアウトを示す平面図である。
【図２２】従来のＨＶＩＣの別の一例の平面レイアウトを示す平面図である。
【発明を実施するための形態】
【００３９】
以下に添付図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００４０】
（実施の形態１）
実施の形態１にかかる半導体集積回路装置の構造について、実施の形態１にかかる半導体集積回路装置を、３相インバータを駆動するゲートドライバＩＣとして用いる場合を例に説明する。まず、一般的な３相インバータの回路構成について説明する。図１は、一般的な３相インバータの回路構成を示す回路図である。図１に示すように、３相インバータ１０は、３相（Ｕ相、Ｖ相、Ｗ相）のハーフブリッジ回路１〜３で構成されている。ハーフブリッジ回路１〜３の各出力点（中点）４には、モータなどの負荷５が接続されている。
【００４１】
各ハーフブリッジ回路１〜３は、それぞれ、高電位側（上アーム）のＩＧＢＴ６と低電位側（下アーム）のＩＧＢＴ７とを直列接続して構成され、３相インバータ１０の高電位側（ハイサイド）ライン８と低電位側（ローサイド）ライン９との間に並列に接続されている。高電位側ライン８は３相インバータ１０の電源電位Ｖｃｃであり、低電位側ライン９は共通電位ＣＯＭである。共通電位ＣＯＭとは、３相インバータ１０やＨＶＩＣ２０に共通の最低電位であり、例えば接地電位ＧＮＤである。ＩＧＢＴ６，７には、それぞれＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ：還流ダイオード）が並列接続されている。
【００４２】
上アームのＩＧＢＴ６と下アームのＩＧＢＴ７との接続点がハーフブリッジ回路１〜３の各出力点４となり、高耐圧集積回路装置（ＨＶＩＣ）２０のＶＳ端子に接続されている。ＨＶＩＣ２０は、３相インバータ１０を構成する上アームのＩＧＢＴ６を駆動するゲートドライバＩＣである。このＨＶＩＣ２０は、後述する図３に示す実施の形態１にかかる半導体集積回路装置である。ＨＶＩＣ２０のＶＳ端子の電位は、３相インバータ１０の電源電位Ｖｃｃと共通電位ＣＯＭとの間で変化する。ＩＧＢＴ６，７に代えて、ＭＯＳＦＥＴ等のスイッチング素子を用いてもよい。低耐圧集積回路装置（ＬＶＩＣ：Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）１２０は、３相インバータ１０を構成する下アームのＩＧＢＴ７を駆動するゲートドライバＩＣである。
【００４３】
次に、ＨＶＩＣ２０の回路構成の一例について説明する。図２は、一般的なＨＶＩＣの回路構成を示すブロック図である。図２には、図１の３相インバータ１０を構成するハーフブリッジ回路１〜３のうち、Ｕ相のハーフブリッジ回路１およびその駆動回路部を示す。図示省略するが、Ｖ相およびＷ相においても、ハーフブリッジ回路１およびその駆動回路部は、それぞれＵ相のハーフブリッジ回路１およびその駆動回路部と同じ回路構成を有する。
【００４４】
ＨＶＩＣ２０は、ハイサイド駆動回路１２の最高電位ＶＢよりも低い電源電位Ｖｄｄ１を電源電位とする入力信号処理回路１１ａと、ハーフブリッジ回路１の上アームのＩＧＢＴ６を駆動するハイサイド駆動回路１２と、を３相分備える。入力信号処理回路１１ａは、入力端子ＩＮ１から入力信号を受けて、ハイサイド駆動回路１２にオン・オフ信号を出力する。
【００４５】
ＬＶＩＣ１２０は、ＨＶＩＣ２０の電源電位Ｖｄｄ１と同程度の電源電位Ｖｄｄ２を電源電位とする入力信号処理回路１１ｂと、下アームのＩＧＢＴ７を駆動するローサイド駆動回路１３と、を３相分備える。なお、ＬＶＩＣ１２０をＨＶＩＣ２０と同一の半導体基板（半導体チップ）に集積化することもできる。
【００４６】
ハイサイド駆動回路１２は、ハーフブリッジ回路１の出力点（中点）４の電位ＶＳを基準電位とし、ハイサイド駆動回路１２の最高電位（ＨＶＩＣ２０の最高電位）ＶＢを電源電位として動作し、ハーフブリッジ回路１の上アームのＩＧＢＴ６を駆動する。ハーフブリッジ回路１の出力点４の電位ＶＳは、ハイサイド駆動回路１２の最高電位ＶＢよりも低い。電源電位ＶＢは、電位ＶＳと、ハイサイド電源との総和である。電源電位Ｖｄｄ１からブートストラップダイオード１７を介してブートストラップコンデンサ１８に充電された電圧Ｅ１がハイサイド電源となる。ローサイド駆動回路１３は、Ｖｄｄ２を電源電位とし、最低電位（接地電位ＧＮＤ）を基準電位として動作し、ハーフブリッジ回路の下アームのＩＧＢＴ７を駆動する。
【００４７】
ハイサイド駆動回路１２は、レベルシフト回路１４を備える。ハイサイド駆動回路１２およびローサイド駆動回路１３は、それぞれ、ドライバ回路１６と、ロジック回路、ローパスフィルタおよびＲＳラッチ等の回路部１５と、を備える。ＩＧＢＴ６は、入力端子ＩＮ１からオン・オフ信号の入力を受け、ＨＶＩＣ２０の入力信号処理回路１１ａ、レベルシフト回路１４、ロジック回路、ローパスフィルタ、ＲＳラッチ等の回路部１５およびドライバ回路１６を介して入力されるゲート信号によりオン・オフされる。ＩＧＢＴ７は、入力端子ＩＮ２からオン・オフ信号の入力を受け、ＬＶＩＣ１２０の入力信号処理回路１１ｂ、ロジック回路、ローパスフィルタ、ＲＳラッチ等の回路部１５およびドライバ回路１６を介して入力されるゲート信号によりオン・オフされる。
【００４８】
次に、ＨＶＩＣ２０の平面レイアウトについて説明する。図３は、実施の形態１にかかる半導体集積回路装置の平面レイアウトを示す平面図である。平面レイアウトとは、半導体基板（半導体チップ）３０のおもて面側から見た各部の平面形状および配置構成である。図３に示す実施の形態１にかかる半導体集積回路装置は、上述した３相インバータ１０の３相（Ｕ相、Ｖ相、Ｗ相）のハーフブリッジ回路１〜３を駆動するゲートドライバＩＣとなるＨＶＩＣ２０である。
【００４９】
ＨＶＩＣ２０は、ｐ-型の半導体基板３０上にハイサイド回路領域２１およびローサイド回路領域２２を備え、これらの領域２１，２２間を高耐圧接合終端領域（ＨＶＪＴ）２３で分離した構造を備える。ハイサイド回路領域２１は、互いに離して２つ以上配置されている。各ハイサイド回路領域２１には、それぞれ１相のハイサイド駆動回路１２（図２参照）が配置される。図３には、３相分（すなわち３つ）のハイサイド回路領域２１を配置し、各ハイサイド回路領域２１にそれぞれＵ相、Ｖ相、Ｗ相と示す（図１２，１３，１６，１７，１９においても同様）。各ハイサイド回路領域２１は、それぞれ異なるｎ型拡散領域（以下、ｎ型ウェル領域とする）３３で構成される。
【００５０】
１つのｎ型拡散領域３１およびその周囲を囲むｎ-型拡散領域３２で１相分のｎ型ウェル領域３３が構成される。各ｎ型拡散領域３１は、例えば略長方形状の平面形状を有し、半導体基板３０に互いに離して並列に配置されている。各ｎ型拡散領域３１は、それぞれ周囲をｎ-型拡散領域３２に囲まれている。各ｎ型ウェル領域３３は、互いに離して配置されている。ｎ型ウェル領域３３の、後述するｐ型分離領域３５に囲まれた部分がハイサイド回路領域２１である。各ｎ型ウェル領域３３は、それぞれ周囲（すなわちｎ-型拡散領域３２の周囲）をｐ型拡散領域（ウェル領域）３４に囲まれている。
【００５１】
ｎ-型拡散領域３２には、ｐ型拡散領域３４とのｐｎ接合によりＨＶＪＴ２３が形成されている。このＨＶＪＴ２３により、ハイサイド回路領域２１とローサイド回路領域２２とが自己分離されている。ＨＶＪＴ２３には、ｎ-型拡散領域３２からｐ型拡散領域３４にわたって高耐圧ｎチャネル型ＭＯＳＦＥＴ（以下、ＨＶＮＭＯＳとする）１４ａ，１４ｂが配置されている。ＨＶＮＭＯＳ１４ａ，１４ｂは、ｎ型ウェル領域３３の、後述する第１ＶＢピックアップ領域３６が配置された辺３３ｃと直交する１組の対辺３３ａ，３３ｂにそれぞれ配置され、ハイサイド回路領域２１を挟んで対向する。相間領域２４とは、半導体基板３０の、ｎ型ウェル領域３３間に挟まれた部分である。
【００５２】
ｎ型ウェル領域３３の、第１ＶＢピックアップ領域３６が配置された辺３３ｃにＨＶＮＭＯＳ１４ａ，１４ｂを配置しないことで、当該ＨＶＮＭＯＳ１４ａ，１４ｂのドレイン端子に、自相（例えばＵ相）のハイサイド回路領域２１に隣り合う他相（例えばＶ相）のハイサイド回路領域２１から電子キャリアが流入することが抑制される。これにより、自相のＨＶＮＭＯＳ１４ａ，１４ｂに流入する電子キャリアの流入量が均等化され、自相のＨＶＮＭＯＳ１４ａ，１４ｂの誤作動を防止することができる。ＨＶＮＭＯＳ１４ａ，１４ｂは、それぞれハイサイド駆動回路１２のセット（ｓｅｔ）用およびリセット（ｒｅｓｅｔ）用のレベルシフト回路１４を構成する。ＨＶＮＭＯＳ１４ａ，１４ｂを示す各矩形内の横線は、ＨＶＮＭＯＳ１４ａ，１４ｂのゲート電極である。
【００５３】
ｎ型ウェル領域３３（ここではｎ-型ウェル領域３２）には、ハイサイド回路領域２１よりも外側に、ｎ型ウェル領域３３の外周に沿って、ｐ型分離領域３５および第１ＶＢピックアップ領域３６がそれぞれ選択的に設けられている。ｐ型分離領域３５および第１ＶＢピックアップ領域３６は、ｐ型分離領域３５と第１ＶＢピックアップ領域３６とでハイサイド回路領域２１の周囲を囲む１つの略環状の平面レイアウトになるように配置される。なお、各ｎ型ウェル領域３３において、ｎ型ウェル領域３３の中央部側（ハイサイド回路領域２１側）を内側とし、ｎ型ウェル領域３３の外周側（ｎ-型ウェル領域３２側）を外側とする。
【００５４】
具体的には、ｐ型分離領域３５は、ハイサイド回路領域２１とＨＶＮＭＯＳ１４ａ，１４ｂとの間に延在するように、例えば、ｎ型ウェル領域３３の外周（ここではｎ型ウェル領域３３の３辺３３ａ，３３ｄ，３３ｂ）に沿ってハイサイド回路領域２１の周囲を囲むＣ字状の平面レイアウトに設けられている。ｐ型分離領域３５は、自相のハイサイド回路領域２１と、他の領域や回路部（他相のハイサイド回路領域２１や、ローサイド回路領域２２、自相のＨＶＮＭＯＳ１４ａ，１４ｂ等）と、を電気的に分離する。また、ｐ型分離領域３５は、負電圧サージが生じたときに電位障壁となって、自相のハイサイド回路領域２１への正孔の注入を抑制する機能を有する。さらに、ｐ型分離領域３５の内部には、ハイサイド駆動回路１２の最高電位ＶＢが高電位（例えば、図１においてＩＧＢＴ６がオン状態）の場合に空乏層が広がる。この空乏層が少なくともｐ型分離領域３５とｐ-型の半導体基板３０とを分離する程度広がるように、ｐ型分離領域３５の不純物濃度や幅が設定される。
【００５５】
第１ＶＢピックアップ領域３６は、ｎ型ウェル領域３３に配置されたハイサイド駆動回路１２の最高電位ＶＢを半導体基板３０から外部へ引き出す（ピックアップする）ｎ+型コンタクト領域である。第１ＶＢピックアップ領域３６は、ｐ型分離領域３５を配置していない箇所において、ｎ型ウェル領域３３の外周（ここではｎ型ウェル領域３３の１辺３３ｃ）に沿ってハイサイド回路領域２１の周囲を囲む。第１ＶＢピックアップ領域３６は、ｐ型分離領域３５と離して配置されている。例えば、第１ＶＢピックアップ領域３６は、ｎ型ウェル領域３３の、隣り合う他のｎ型ウェル領域３３との間の相間領域２４に接する１辺３３ｃに沿った直線状の平面レイアウトに配置される。第１ＶＢピックアップ領域３６は、例えば、ｎ型ウェル領域３３の、隣り合う他のｎ型ウェル領域３３との間の相間領域２４に接する１辺３３ｃに沿った直線上に所定間隔で直線部を配置した略破線状の平面レイアウトであってもよい。
【００５６】
また、第１ＶＢピックアップ領域３６は、例えば、ｎ型ウェル領域３３の、隣り合う他のｎ型ウェル領域３３との間の相間領域２４に接する１辺３３ｃから当該１辺３３ｃに直交する２辺３３ａ，３３ｂに延在する略Ｃ字状の平面レイアウトに配置されてもよい。この場合、第１ＶＢピックアップ領域３６の、ｎ型ウェル領域３３の辺３３ａ，３３ｂに沿って湾曲（または折れ曲がった）端部が、ｎ型ウェル領域３３の、ｐ型分離領域３５の端部よりも外側において、当該ｐ型分離領域３５の端部と対向していてもよい。第１ＶＢピックアップ領域３６の端部は、例えば、ＨＶＮＭＯＳ１４ａ，１４ｂに達しないように終端している。すなわち、１つのｎ型ウェル領域３３には、第１ＶＢピックアップ領域３６を配置した外周部（ここではｎ型ウェル領域３３の３辺３３ｃ）と、第１ＶＢピックアップ領域３６を配置しない外周部（ここではｎ型ウェル領域３３の３辺３３ａ，３３ｄ，３３ｂ）と、が存在する。
【００５７】
また、少なくとも１組の隣り合うｎ型ウェル領域３３間の相間領域２４（ｐ型拡散領域３４）を挟んで、当該ｎ型ウェル領域３３の、第１ＶＢピックアップ領域３６が沿うように配置された辺（以下、単に、第１ＶＢピックアップ領域３６が配置された辺とする）３３ｃ同士が対向するように、各ｎ型ウェル領域３３に第１ＶＢピックアップ領域３６が配置される。すなわち、３つ以上のｎ型ウェル領域３３において、少なくとも１組の隣り合うｎ型ウェル領域３３は、第１ＶＢピックアップ領域３６が配置された辺３３ｃ同士が対向する。他の組の隣り合うｎ型ウェル領域３３は、第１ＶＢピックアップ領域３６が配置された辺３３ｃ同士が対向するか、第１ＶＢピックアップ領域３６が配置されていない辺同士（例えば第１ＶＢピックアップ領域３６が配置された辺３３ｃの対辺３３ｄ同士）が対向する。
【００５８】
このように第１ＶＢピックアップ領域３６を配置することで、ハイサイド回路領域２１に相間ノイズ（他相で発生するノイズ）が流れ込みにくくなる。例えば、図３に示すように、各相を構成するｎ型ウェル領域３３を、Ｕ相、Ｖ相およびＷ相の順に並列に配置する。Ｕ相およびＶ相を構成する各ｎ型ウェル領域３３間の相間領域２４を挟んで、当該ｎ型ウェル領域３３の、第１ＶＢピックアップ領域３６が配置された辺３３ｃの対辺３３ｄ同士が対向する。かつ、Ｖ相およびＷ相を構成する各ｎ型ウェル領域３３間の相間領域２４を挟んで、当該ｎ型ウェル領域３３の、第１ＶＢピックアップ領域３６が配置された辺３３ｃ同士が対向する場合を例に、ハイサイド回路領域２１に相間ノイズが流れ込みにくい理由について説明する。
【００５９】
例えば、Ｖ相を構成するｎ型ウェル領域３３に配置された第１ＶＢピックアップ領域３６（以下、Ｖ相の第１ＶＢピックアップ領域３６）周辺でノイズ（電流）が発生したとする。このとき、Ｖ相を構成するｎ型ウェル領域３３に配置された接地電位ＧＮＤのｐ型分離領域３５で吸収しきれないノイズ電流（相間ノイズ）は、他相の第１ＶＢピックアップ領域３６に流れ込む。このとき、Ｖ相を構成するｎ型ウェル領域３３に隣り合う他のｎ型ウェル領域３３（ここではＷ相を構成するｎ型ウェル領域３３）との間の相間領域２４において、上述したようにｎ型ウェル領域３３の、第１ＶＢピックアップ領域３６が配置された辺３３ｃ同士が対向していることで、相間ノイズは主としてＷ相の第１ＶＢピックアップ領域３６に流れ込む。このため、Ｗ相を構成するｎ型ウェル領域３３に配置されたＨＶＮＭＯＳ１４ａ，１４ｂおよびハイサイド回路領域２１に相間ノイズが流れ込むことを抑制することができ、高いノイズ耐量を確保することができる。一方、Ｖ相を構成するｎ型ウェル領域３３に隣り合う他のｎ型ウェル領域３３（ここではＵ相を構成するｎ型ウェル領域３３）との間の相間領域２４においては、当該相間領域２４を挟んで、ｎ型ウェル領域３３の、第１ＶＢピックアップ領域３６が配置された辺３３ｃの対辺３３ｄ同士が対向する。この場合、当該相間領域２４の両側のｎ型ウェル領域３３に相間ノイズが流れ込みにくいため、高いノイズ耐量を確保することができる。
【００６０】
ｎ型ウェル領域３３の、ｐ型分離領域３５および第１ＶＢピックアップ領域３６よりも内側に、例えば、ハイサイド駆動回路１２を構成する各回路部を囲むように第２ＶＢピックアップ領域（不図示）が配置されていてもよい。
【００６１】
ローサイド回路領域２２には、例えば、ＨＶＩＣ２０の入力信号処理回路１１ａ（図２参照）が配置される。ローサイド回路領域２２は、ｎ型拡散領域３７で構成される。ｎ型拡散領域３７は、その周囲をｐ型拡散領域３４に囲まれ、ｎ型ウェル領域３３と離して配置されている。ｎ型拡散領域３７は、例えば、３相分のｎ型ウェル領域３３と同じ一直線上に配置される。ｎ型拡散領域３７は、隣り合うｎ型ウェル領域３３の、第１ＶＢピックアップ領域３６が配置された辺３３ｃに対向しない位置に配置される。図３には、Ｗ相を構成するｎ型ウェル領域３３の、第１ＶＢピックアップ領域３６が配置されていない１辺３３ｄに対向するようにｎ型拡散領域３７を配置した場合を示す。
【００６２】
このようにｎ型ウェル領域３３の、ｎ型拡散領域３７との間の相間領域２５を挟んで当該ｎ型拡散領域３７に対向する部分に第１ＶＢピックアップ領域３６を配置しない。これにより、当該第１ＶＢピックアップ領域３６の周辺でノイズ（電流）が発生した場合に、当該相間ノイズの悪影響がローサイド回路領域２２に配置した回路部に及ぶことを抑制することができる。ｎ型ウェル領域３３間の相間領域２４、および、ｎ型ウェル領域３３とｎ型拡散領域３７との間の相間領域２５は、図示省略するｐ+型コンタクト領域（以下、ＣＯＭコンタクト領域とする）を介してＧＮＤコンタクト電極に電気的に接続され、接地電位ＧＮＤに固定されている。
【００６３】
次に、実施の形態１にかかる半導体集積回路装置の断面構造について説明する。図４は、図３の切断線Ａ−Ａ’における断面構造を示す断面図である。図５は、図３の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図６は、図３の切断線Ｃ−Ｃ’における断面構造を示す断面図である。図７は、図３の切断線Ｄ−Ｄ’における断面構造を示す断面図である。図４〜７には、図３の３相の各ｎ型ウェル領域３３のうち、Ｗ相におけるｎ型ウェル領域３３を切断する断面構造を示すが、Ｕ相およびＶ相ともにＷ相と同様の断面構造を有する。
【００６４】
図４に示すように、ｐ-型の半導体基板３０のおもて面（基板おもて面）の表面層に、ｎ型拡散領域３１、ｎ-型拡散領域３２、ｐ型拡散領域３４およびｐ型分離領域３５がそれぞれ選択的に設けられている。ｎ-型拡散領域３２は、ｎ型拡散領域３１に接し、かつｎ型拡散領域３１の周囲を囲む。ｎ-型拡散領域３２の深さは、例えば、ｎ型拡散領域３１の深さよりも浅くてもよい。ｐ型拡散領域３４は、ｎ-型拡散領域３２に接し、かつｎ-型拡散領域３２の周囲を囲む。ｐ型拡散領域３４の深さは、ｎ-型拡散領域３２よりも深くてもよい。ｐ型分離領域３５は、基板おもて面からｎ型ウェル領域３３を深さ方向に貫通して基板裏面側のｐ型領域３０ａに達する。
【００６５】
ｎ型ウェル領域３３は、ｎ型拡散領域３１およびその周囲を囲むｎ-型拡散領域３２を１組とする領域である。基板裏面側のｐ型領域３０ａとは、ｐ-型の半導体基板３０の、領域３１，３２，３４よりも基板おもて面から深い部分に、これらの領域３１，３２，３４が形成されないことでｐ型領域として残っている部分である。深さ方向とは、半導体基板３０の主面に直交する方向である（図４〜７の縦方向）。ｐ型拡散領域３４およびｐ型分離領域３５は、基板裏面側のｐ型領域３０ａから基板おもて面に露出するように、ｎ型ウェル領域３３の内部にスリット状に残るｐ-型の半導体基板３０の一部であってもよい。
【００６６】
ｐ型分離領域３５は、半導体基板３０と同電位（接地電位ＧＮＤ）に固定されている。ｎ型ウェル領域３３の、ｐ型分離領域３５に囲まれた部分（ここではｎ型拡散領域３１）の基板おもて面側の表面層には、第２ＶＢピックアップ領域３９が選択的に設けられている。ｎ型ウェル領域３３の、ｐ型分離領域３５に囲まれた部分は、第２ＶＢピックアップ領域３９を介してハイサイド駆動回路１２の最高電位ＶＢのコンタクト電極（以下、ＶＢピックアップ電極とする）４０に電気的に接続され、当該最高電位ＶＢに固定されている。このｎ型ウェル領域３３の、ｐ型分離領域３５に囲まれた部分で１相分のハイサイド回路領域２１が構成される。
【００６７】
ハイサイド回路領域２１には、ハイサイド駆動回路１２を構成する各回路部（ロジック回路、ローパスフィルタ、ＲＳラッチ等の回路部１５や、ドライバ回路１６：図２参照）が配置されている。図４には、ハイサイド駆動回路１２を構成する各回路部として、ハイサイド駆動回路１２の最高電位ＶＢを電源電位とし、電力変換用ブリッジ回路の上アームのＩＧＢＴ６のエミッタ電位ＶＳを基準電位として動作する例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ：相補型ＭＯＳ）回路を示す。このＣＭＯＳ回路は、横型ｎチャネルＭＯＳＦＥＴ（以下、横型ＮＭＯＳとする）５０ａと横型ｐチャネルＭＯＳＦＥＴ（以下、横型ＰＭＯＳとする）５０ｂとを相補に接続してなる。
【００６８】
横型ＮＭＯＳ５０ａは、ｎ型拡散領域３１の内部に選択的に設けられたｐ型拡散領域３８に配置されている。横型ＮＭＯＳ５０ａは、ｎ+型ソース領域５１、ｐ+型コンタクト領域５２、ｎ+型ドレイン領域５３およびゲート電極５４を備え、ｐ型拡散領域３８をドリフト領域とした一般的なプレーナゲート型ＭＯＳＦＥＴである。横型ＮＭＯＳ５０ａのｎ+型ソース領域５１およびｐ+型コンタクト領域５２は、ソース電極５５ａを介してハイサイド駆動回路１２の基準電位（上アームのＩＧＢＴ６のエミッタ電位ＶＳ）に固定されている。
【００６９】
横型ＰＭＯＳ５０ｂは、ｎ型拡散領域３１に配置されている。横型ＰＭＯＳ５０ｂは、ｐ+型ソース領域５６、ｎ+型コンタクト領域５７、ｐ+型ドレイン領域５８およびゲート電極５９を備え、ｎ型拡散領域３１をドリフト領域とした一般的なプレーナゲート型のＭＯＳＦＥＴである。横型ＰＭＯＳ５０ｂのｐ+型ソース領域５６およびｎ+型コンタクト領域５７は、ソース電極５５ｂを介してハイサイド駆動回路１２の最高電位ＶＢに固定されている。横型ＮＭＯＳ５０ａのｎ+型ドレイン領域５３および横型ＰＭＯＳ５０ｂのｐ+型ドレイン領域５８は、ドレイン電極５５ｃに電気的に接続されている。
【００７０】
横型ＮＭＯＳ５０ａおよび横型ＰＭＯＳ５０ｂに共通のドレイン電極５５ｃは、上アームのＩＧＢＴ６のゲートへ出力信号を出力するハイサイド駆動回路１２の出力端子である。第２ＶＢピックアップ領域３９およびＶＢピックアップ電極４０は、それぞれ横型ＰＭＯＳ５０ｂのｎ+型コンタクト領域５７およびソース電極５５ｂを兼ねる。第２ＶＢピックアップ領域３９は、ハイサイド回路領域２１において、ハイサイド駆動回路１２を構成する各回路部（上記ＣＭＯＳ回路等）の周囲を囲むように設けられている。
【００７１】
ｎ-型拡散領域３２およびｐ型拡散領域３４の基板おもて面側の表面層には、ｎ-型拡散領域３２およびｐ型拡散領域３４に跨るように、ｐ型拡散領域（以下、ＣＯＭ領域とする）４１が選択的に設けられている。ＣＯＭ領域４１の内部には、ｐ+型コンタクト領域（ＣＯＭコンタクト領域）４２が選択的に設けられている。ＣＯＭコンタクト領域４２は、共通電位ＣＯＭのＣＯＭコンタクト電極４３に電気的に接続されている。ｐ型拡散領域３４、ＣＯＭ領域４１およびＣＯＭコンタクト領域４２は、半導体基板３０のおもて面側で半導体基板３０を共通電位ＣＯＭに固定し、共通電位ＣＯＭが変動することを抑制する機能を有する。
【００７２】
ｎ-型拡散領域３２には、ｐ型拡散領域３４とのｐｎ接合によりＨＶＪＴ２３が形成されている。ＨＶＪＴ２３には、レベルシフト回路１４を構成するＨＶＮＭＯＳ１４ａ，１４ｂが配置されている。ＨＶＮＭＯＳ１４ａは、ｐ型ベース領域６１、ｎ+型ソース領域６２、ｐ+型コンタクト領域６３、ｎ+型ドレイン領域６４およびゲート電極６６を備え、ｎ-型拡散領域３２をｎ-型ドリフト領域とした横型ｎチャネルＭＯＳＦＥＴである。ＣＯＭ領域４１、ＣＯＭコンタクト領域４２およびＣＯＭコンタクト電極４３は、それぞれ、ＨＶＮＭＯＳ１４ａのｐ型ベース領域６１、ｐ+型コンタクト領域６３およびソース電極６７を兼ねる。
【００７３】
ｎ+型ソース領域６２は、ｐ型ベース領域６１の内部に選択的に設けられている。ｎ+型ドレイン領域６４は、ｎ-型拡散領域３２の基板おもて面側の表面層に選択的に設けられている。ｐ型ベース領域６１の、ｎ+型ソース領域６２とｎ-型拡散領域３２（ｎ-型ドリフト領域）とに挟まれた部分の表面上に、ゲート絶縁膜を介してゲートポリシリコン層６５が設けられている。ゲートポリシリコン層６５は、ゲート電極６６に電気的に接続されている。ソース電極６７は、ｎ+型ソース領域６２およびｐ+型コンタクト領域６３に電気的に接続されている。ドレイン電極６８は、ｎ+型ドレイン領域６４に電気的に接続されている。ＨＶＮＭＯＳ１４ｂは図示省略するが、ＨＶＮＭＯＳ１４ａと同様の構成を有する。
【００７４】
図６に示すように、各ｎ型ウェル領域３３の基板おもて面側の表面層には、ハイサイド回路領域２１と、隣り合うｎ型ウェル領域３３間の相間領域２４との間に、第１ＶＢピックアップ領域３６が選択的に設けられている。第１ＶＢピックアップ領域３６は、ｐ型分離領域３５、ｐ型拡散領域３８およびＣＯＭ領域４１と離して配置されている。ｎ型ウェル領域３３の、ハイサイド回路領域２１と相間領域２４との間の部分は、第１ＶＢピックアップ領域３６を介してＶＢピックアップ電極４４に電気的に接続され、ハイサイド駆動回路１２の最高電位ＶＢに固定されている。
【００７５】
また、第１ＶＢピックアップ領域３６は、ｎ型ウェル領域３３の、隣り合う他のｎ型ウェル領域３３との間の相間領域２４に接する１辺３３ｃから、当該辺３３ｃと直交する辺３３ａ，３３ｂに共通の頂点にまで延在していてもよい（図５参照）。第１ＶＢピックアップ領域３６は、当該辺３３ｃと直交する辺３３ａ，３３ｂに共通の頂点において、ｎ型ウェル領域３３を挟んでｐ型分離領域３５と対向していてもよい。図５には、ｎ型ウェル領域３３の１辺３３ｃと当該辺３３ｃと直交する１辺３３ａとに共通の頂点付近の断面構造を示す。
【００７６】
図７に示すように、ｐ-型の半導体基板３０のおもて面の表面層には、ｐ型拡散領域３４に接してｎ型拡散領域３７が選択的に設けられている。ｎ型拡散領域３７の深さは、ｐ型拡散領域３４よりも浅くてもよい。ｎ型ウェル領域３３とｎ型拡散領域３７との間の相間領域２５において、ｎ型ウェル領域３３（ｎ-型拡散領域３２）およびｐ型拡散領域３４の基板おもて面側の表面層には、ｎ-型拡散領域３２およびｐ型拡散領域３４に跨るように、ＣＯＭ領域４１が選択的に設けられている。また、ｎ型拡散領域３７の、ｎ型ウェル領域３３との間の相間領域２５に対向する部分にも、基板おもて面側の表面層にＣＯＭ領域４１が選択的に設けられている。
【００７７】
これらｎ型ウェル領域３３とｎ型拡散領域３７との間の相間領域２５付近のＣＯＭ領域４１も、ＣＯＭコンタクト領域４２を介してＣＯＭコンタクト電極４３に電気的に接続され、共通電位ＣＯＭに固定されている。ｎ型拡散領域３７は、ローサイド回路領域２２を構成する。ローサイド回路領域２２には、入力信号処理回路１１ａが配置されている。図７には、入力信号処理回路１１ａの回路部として、ハイサイド駆動回路１２の最高電位ＶＢよりも低い電源電位Ｖｄｄ１を電源電位とし、共通電位ＣＯＭを基準電位として動作するＣＭＯＳ回路を示す。
【００７８】
このＣＭＯＳ回路は、横型ＮＭＯＳ７０ａと横型ＰＭＯＳ７０ｂとを相補に接続したＣＭＯＳ回路である。横型ＮＭＯＳ７０ａは、ｎ型拡散領域３７の内部に設けられたＣＯＭ領域４１に配置されている。横型ＮＭＯＳ７０ａは、ｎ+型ソース領域７１、ｐ+型コンタクト領域７２、ｎ+型ドレイン領域７３およびゲート電極７４を備え、ＣＯＭ領域４１をドリフト領域とした一般的なプレーナゲート型ＭＯＳＦＥＴである。横型ＮＭＯＳ７０ａのｎ+型ソース領域７１およびｐ+型コンタクト領域７２は、ソース電極７５ａを介して共通電位ＣＯＭに固定されている。
【００７９】
横型ＰＭＯＳ７０ｂは、ｎ型拡散領域３７に配置されている。横型ＰＭＯＳ７０ｂは、ｐ+型ソース領域７６、ｎ+型コンタクト領域７７、ｐ+型ドレイン領域７８およびゲート電極７９を備え、ｎ型拡散領域３７をドリフト領域とする一般的なプレーナゲート型ＭＯＳＦＥＴである。横型ＰＭＯＳ７０ｂのｐ+型ソース領域７６およびｎ+型コンタクト領域７７は、ソース電極７５ｂを介してＨＶＩＣ２０の入力信号処理回路１１ａの電源電位Ｖｄｄ１に固定されている。横型ＮＭＯＳ７０ａのｎ+型ドレイン領域７３および横型ＰＭＯＳ７０ｂのｐ+型ドレイン領域７８は、ドレイン電極７５ｃに電気的に接続されている。
【００８０】
横型ＮＭＯＳ７０ａおよび横型ＰＭＯＳ７０ｂに共通のドレイン電極７５ｃは、レベルアップ用レベルシフト回路と接続する図示省略するローサイド側のＣＭＯＳ回路のゲートへの入力信号を受けるローサイド回路部の入力端子である。ＣＯＭコンタクト領域４２およびＣＯＭコンタクト電極４３は、それぞれ横型ＰＭＯＳ７０ｂのｎ+型コンタクト領域７２およびソース電極７５ａを兼ねる。ＣＯＭコンタクト領域４２は、ｎ型ウェル領域３３とｎ型拡散領域３７との間の相間領域２５にも設けられている。
【００８１】
以上、説明したように、実施の形態１によれば、ハイサイド回路領域を構成するｎ型ウェル領域に、ハイサイド回路領域の周囲にｐ型分離領域を設ける。これにより、自相のｎ型ウェル領域で負電圧サージが生じたときに、自相のｐ型分離領域が電位障壁となって、自相のハイサイド回路領域への正孔の注入が抑制される。このため、自相で発生するノイズに起因する誤動作を抑制することができる。また、実施の形態１によれば、ｎ型ウェル領域の、ｐ型分離領域を配置していない箇所に、ｎ型ウェル領域の外周に沿って第１ＶＢピックアップ領域を配置する。かつ、隣り合うｎ型ウェル領域間において、第１ＶＢピックアップ領域が配置された辺同士、または第１ＶＢピックアップ領域が配置されていない辺同士を対向させる。このように隣り合うｎ型ウェル領域の、第１ＶＢピックアップ領域が配置された辺同士を対向させることで、ｐ型分離領域で吸収しきれずに他相に流れたノイズ（相間ノイズ：他相で発生するノイズ）を、主に、他相の第１ＶＢピックアップ領域で吸収することができる。また、隣り合うｎ型ウェル領域の、第１ＶＢピックアップ領域が配置されていない辺同士を対向させることで、このｎ型ウェル領域間の相間領域に相間ノイズが流れ込みにくくなる。したがって、相間ノイズに起因する誤動作を抑制することができる。
【００８２】
（実施の形態２）
次に、実施の形態２にかかる半導体集積回路装置の構造について説明する。図８〜１１は、実施の形態２にかかる半導体集積回路装置の構造を示す断面図である。図８には、図３の切断線Ａ−Ａ’における断面構造を示す。図９には、図３の切断線Ｂ−Ｂ’における断面構造を示す。図１０には、図３の切断線Ｃ−Ｃ’における断面構造を示す。図１１には、図３の切断線Ｄ−Ｄ’における断面構造を示す。また、図８〜１１には、図３の３相の各ｎ型ウェル領域３３のうち、Ｗ相におけるｎ型ウェル領域３３を切断する断面構造を示すが、Ｕ相およびＶ相ともにＷ相と同様の断面構造を有する。
【００８３】
実施の形態２にかかる半導体集積回路装置が実施の形態１にかかる半導体集積回路装置と異なる点は、次の２点である。１つ目の相違点は、半導体基板３０として、ｐ-型支持基板８１上にｎ型またはｐ型のエピタキシャル層８２をエピタキシャル成長させたエピタキシャル基板を用いた点である。２つ目の相違点は、ｎ型ウェル領域３３の、ハイサイド回路領域２１を構成する部分（ここではｎ型拡散領域３１）と、ｐ-型支持基板８１と、の間に、ｎ型ウェル領域３３およびｐ-型支持基板８１に接してｎ+型埋め込み層８３を設けた点である。
【００８４】
ｎ型拡散領域３１、ｎ-型拡散領域３２、ｐ型拡散領域３４、ｐ型分離領域３５およびｎ型拡散領域３７は、エピタキシャル層８２の、基板おもて面側（ｐ-型支持基板８１側に対して反対側）の表面層に、実施の形態１と同様にそれぞれ選択的に設けられている。ｎ型拡散領域３１、ｎ-型拡散領域３２、ｐ型拡散領域３４およびｎ型拡散領域３７に設けられる各拡散領域の配置や、半導体基板３０のおもて面上の電極構造は、実施の形態１と同様である。
【００８５】
ｎ型のエピタキシャル層８２である場合、破線３５’および破線３４’で示すように、基板おもて面からｎ型ウェル領域３３（ここではｎ-型拡散領域３２）およびｎ型のエピタキシャル層８２を深さ方向に貫通してｐ-型支持基板８１に達するようにｐ型分離領域３５およびｐ型拡散領域３４を配置する。また、ｎ型のエピタキシャル層８２である場合、ｎ型拡散領域３１、ｎ-型拡散領域３２およびｎ型拡散領域３７を設けずに、エピタキシャル層８２にハイサイド回路領域２１や、ローサイド回路領域２２、ＨＶＮＭＯＳ１４ａ，１４ｂ等を配置してもよい。エピタキシャル層８２にハイサイド回路領域２１、ローサイド回路領域２２を形成する場合、ｎ+型埋め込み層８３とその直上のエピタキシャル層８２が第１の第１半導体領域に相当する。ｐ型のエピタキシャル層８２である場合、ｐ型拡散領域３４およびｐ型分離領域３５を、エピタキシャル層８２の一部で構成してもよい。
【００８６】
以上、説明したように、実施の形態２によれば、エピタキシャル基板を用いた場合においても、実施の形態１と同様の効果を得ることができる。
【００８７】
（実施の形態３）
次に、実施の形態３にかかる半導体集積回路装置の構造について説明する。図１２は、実施の形態３にかかる半導体集積回路装置の平面レイアウトを示す平面図である。実施の形態３にかかる半導体集積回路装置は、ｎ型ウェル領域３３内におけるＨＶＮＭＯＳ１４ａ，１４ｂの平面レイアウトが実施の形態１にかかる半導体集積回路装置と異なる。具体的には、ＨＶＮＭＯＳ１４ａ，１４ｂは、ｎ型ウェル領域３３の、ｐ型分離領域３５よりも外側において、実施の形態１よりも第１ＶＢピックアップ領域３６から離れた位置に配置されている。
【００８８】
より具体的には、ｎ型ウェル領域３３の、隣り合う他のｎ型ウェル領域３３との間（ここではＵ相およびＶ相を構成するｎ型ウェル領域３３間）の相間領域２４に接する１辺で、かつ第１ＶＢピックアップ領域３６が配置されていない辺３３ｄに、ＨＶＮＭＯＳ１４ａ，１４ｂが配置されている。また、ｎ型ウェル領域３３（ここではＷ相を構成するｎ型ウェル領域３３）の、隣り合うｎ型拡散領域３７との間の相間領域２５に接する１辺３３ｄに、ＨＶＮＭＯＳ１４ａ，１４ｂが配置されている。
【００８９】
以上、説明したように、実施の形態３によれば、ｎ型ウェル領域３３の、第１ＶＢピックアップ領域が配置されていない辺にレベルシフト回路が配置されていれば、実施の形態１と同様の効果を得ることができる。
【００９０】
（実施の形態４）
次に、実施の形態４にかかる半導体集積回路装置の構造について説明する。図１３〜１７は、実施の形態４にかかる半導体集積回路装置の平面レイアウトを示す平面図である。実施の形態４にかかる半導体集積回路装置は、ハイサイド回路領域２１の配置（すなわちｎ型ウェル領域３３の配置）、または、ハイサイド回路領域２１およびローサイド回路領域２２の配置が実施の形態１にかかる半導体集積回路装置と異なる。
【００９１】
図１３に示すＨＶＩＣ２０は、実施の形態１のＨＶＩＣ２０（図３参照）よりもローサイド回路領域２２の個数が多く、半導体基板３０上に、３相分のハイサイド回路領域２１と、２つのローサイド回路領域２２と、を備える。すなわち、半導体基板３０に、３つのｎ型ウェル領域３３と、２つのｎ型拡散領域３７と、がそれぞれ選択的に設けられている。これら３つのｎ型ウェル領域３３および２つのｎ型拡散領域３７は一直線上に並列に配置されている。３つのｎ型ウェル領域３３の内部の各領域の構成および配置は、実施の形態１のＨＶＩＣ２０と同様である。
【００９２】
２つのｎ型拡散領域３７のうち、一方のｎ型拡散領域３７ａは、例えば実施の形態１のＨＶＩＣ２０と同様に、Ｗ相を構成するｎ型ウェル領域３３の、第１ＶＢピックアップ領域３６の配置されていない１辺３３ｄに対向するように配置されている。他方のｎ型拡散領域３７ｂは、Ｖ相およびＵ相を構成するｎ型ウェル領域３３間の相間領域２４に配置されている。ＨＶＩＣ２０の入力信号処理回路１１ａ（図２参照）の各回路部は、２つのｎ型拡散領域３７のいずれかに配置されている。
【００９３】
すなわち、Ｖ相およびＵ相を構成するｎ型ウェル領域３３間の相間領域２４はいずれの第１ＶＢピックアップ領域３６からも離れているため、この相間領域２４にＨＶＩＣ２０の入力信号処理回路１１ａを配置することができる。ＨＶＩＣ２０の入力信号処理回路１１ａの各回路部は、ｎ型拡散領域３７ａ，３７ｂのいずれか配置しやすいほうに配置される。例えば、入力信号処理回路１１ａの後述するＰＧ以外の回路部およびＷ相のＰＧ回路（図１８参照）は、Ｗ相を構成するｎ型ウェル領域３３に隣り合うｎ型拡散領域３７ａに配置される。ＨＶＩＣ２０の入力信号処理回路１１ａのＶ相およびＵ相のＰＧ回路は、Ｖ相およびＵ相を構成するｎ型ウェル領域３３間の相間領域２４に配置されたｎ型拡散領域３７ｂに配置される。
【００９４】
これにより、ＰＧ回路とＨＶＮＭＯＳ１４ａ，１４ｂとの半導体基板３０のおもて面上での距離が近くなる。このため、ＨＶＮＭＯＳ１４ａ，１４ｂのゲート配線などを、当該ＨＶＮＭＯＳ１４ａ，１４ｂを配置したｎ型ウェル領域３３から離れた箇所まで半導体基板３０上を引き回す必要がなくなり、各相のゲート駆動能力のばらつきを小さくすることができる。また、ゲート電圧変動によるセルフターンオン（ゲート電圧が上昇してＨＶＮＭＯＳ１４ａ，１４ｂが誤ってターンオンする現象）などの誤作動の発生を抑制することができる。図１３に示すＨＶＩＣ２０の入力信号処理回路１１ａの配置および回路構成は、後述する実施の形態５で説明する。
【００９５】
図１４に示すＨＶＩＣ２０は、実施の形態１のＨＶＩＣ２０（図３参照）よりもハイサイド回路領域２１の個数が少なく、ハイサイド回路領域２１を２相分（すなわち２つ：ここではＡ相およびＢ相）備える。すなわち、半導体基板３０に、２つのｎ型ウェル領域３３と、１つのｎ型拡散領域３７と、がそれぞれ選択的に設けられている。Ａ相およびＢ相を構成する各ｎ型ウェル領域３３の内部の各領域の構成および配置は、実施の形態１のＷ相およびＶ相を構成する各ｎ型ウェル領域３３と同様である。ＨＶＩＣ２０の入力信号処理回路１１ａのＰＧ回路は２相分となる。
【００９６】
図１５に示すＨＶＩＣ２０は、実施の形態１のＨＶＩＣ２０（図３参照）よりもハイサイド回路領域２１の個数が多く、ハイサイド回路領域２１を４相以上（すなわち４つ以上：ここではＡ相、Ｂ相、Ｃ相、Ｄ相、・・・ｎ相。ｎは任意の文字であり、各相がそれぞれ異なる相であることを示している）備える。４つ以上のｎ型ウェル領域３３は、半導体基板３０に並列に配置されている。隣り合うｎ型ウェル領域３３間の相間領域２６には、例えばｎ型ウェル領域３３の２つ置きにｎ型拡散領域３７が配置されている。
【００９７】
具体的には、２つのｎ型ウェル領域３３および１つのｎ型拡散領域３７ｂが同一直線上に順に並列に配置され、この２つのｎ型ウェル領域３３および１つのｎ型拡散領域３７ｂの１組が複数組繰り返し配置されている。各組のすべてのｎ型ウェル領域３３およびｎ型拡散領域３７ｂは同一直線上に配置される。図１５においては、１組に含まれる２つのｎ型ウェル領域３３の繰り返しを、左側から１組目をＡ相およびＢ相とし、２組目をＣ相およびＤ相としている。各組の２つのｎ型ウェル領域３３の内部の各領域の構成および配置は、実施の形態１のＷ相およびＶ相を構成する各ｎ型ウェル領域３３と同様である。
【００９８】
１つのｎ型拡散領域３７ａは、例えば、最も端に配置されたＡ相を構成するｎ型ウェル領域３３の、第１ＶＢピックアップ領域３６の配置されていない１辺３３ｄに対向するように配置されている。他のｎ型拡散領域３７ｂは、並列に配置された複数のｎ型ウェル領域３３の２つ置きに、隣り合うｎ型ウェル領域３３間の相間領域２４に１つずつ配置されている。図１５には、Ｂ相およびＣ相を構成するｎ型ウェル領域３３間の相間領域２６に１つのｎ型拡散領域３７ｂを配置する。かつ、Ｄ相を構成するｎ型ウェル領域３３と、当該ｎ型ウェル領域３３の右側に隣り合う図示省略するｎ型ウェル領域３３と、の間の相間領域２６にさらにもう１つのｎ型拡散領域３７ｂを配置した状態を示す。
【００９９】
この図１５に示すＨＶＩＣ２０において、入力信号処理回路１１ａの各回路部は、１つのｎ型拡散領域３７ａおよび複数のｎ型拡散領域３７ｂのいずれか配置しやすいほうに配置される。例えば、ＨＶＩＣ２０の入力信号処理回路１１ａのＰＧ回路以外の回路部およびＡ相のＰＧ回路は、Ａ相を構成するｎ型ウェル領域３３に隣り合うｎ型拡散領域３７ａに配置される。ＨＶＩＣ２０の入力信号処理回路１１ａのＡ相以外のＰＧ回路は、並列に配置された複数のｎ型ウェル領域３３の２つ置きに、隣り合うｎ型ウェル領域３３間の相間領域２４に配置されたｎ型拡散領域３７ｂに配置される。
【０１００】
図１６に示すＨＶＩＣ２０が実施の形態１のＨＶＩＣ２０（図３参照）と異なる点は、３相分のハイサイド回路領域２１を構成する各ｎ型ウェル領域３３と、１つのローサイド回路領域２２を構成するｎ型拡散領域３７と、をマトリクス状の平面レイアウトに配置した点である。具体的には３つのｎ型ウェル領域３３および１つｎ型拡散領域３７は例えば略正方形状の平面形状を有し、それぞれ、略正方形状の半導体基板３０の対角線上で当該半導体基板３０の４つの頂点に対向する平面レイアウトに配置されている。
【０１０１】
実施の形態１と同様に、各ｎ型ウェル領域３３において、ｐ型分離領域９１は、ｎ型ウェル領域３３の外周に沿って配置されている。第１ＶＢピックアップ領域９２は、ｐ型分離領域９１を配置していない部分において、ｎ型ウェル領域３３の外周に沿って配置されている。ＨＶＮＭＯＳ１４ａ，１４ｂは、それぞれ、第１ＶＢピックアップ領域９２が配置されていない異なる辺（頂点３３ｆ，３３ｇ間の辺および頂点３３ｆ，３３ｈ間の辺）に配置されている。
【０１０２】
具体的には、ｐ型分離領域９１は、例えば、略正方形状のｎ型ウェル領域３３の１つの頂点３３ｅ付近で一部が開いた矩形状にハイサイド回路領域２１の周囲を囲む平面レイアウトに配置されている。ｐ型分離領域９１は、ｎ型ウェル領域３３の、１つの頂点３３ｅに対向する頂点３３ｆから当該１つの頂点３３ｅへ向かってｎ型ウェル領域３３の外周に沿って延在し、１つの頂点３３ｅ以外の残りの３つの頂点３３ｆ〜３３ｈに対向し、当該１つの頂点３３ｅに達しないように終端している。
【０１０３】
第１ＶＢピックアップ領域９２は、ｎ型ウェル領域３３の、ｐ型分離領域９１の対向しない１つの頂点３３ｅに対向し、かつ当該１つの頂点３３ｅを共有する２辺に沿って略Ｌ字状の平面レイアウトに配置されている。また、第１ＶＢピックアップ領域９２は、当該１つの頂点３３ｅから、当該頂点３３ｅと１辺を共有する頂点３３ｇ，３３ｈに達しないように終端している。第１ＶＢピックアップ領域９２の端部は、ｎ型ウェル領域３３の、ｐ型分離領域９１の端部よりも外側において、当該ｐ型分離領域９１の端部と対向していてもよい。
【０１０４】
実施の形態１と同様に、隣り合うｎ型ウェル領域３３間の各相間領域２４を挟んで、当該ｎ型ウェル領域３３の、第１ＶＢピックアップ領域９２が沿うように配置された辺（頂点３３ｅ，３３ｇ間の辺または頂点３３ｅ，３３ｈ間の辺）同士、または、当該辺の対辺（頂点３３ｆ，３３ｇ間の辺または頂点３３ｆ，３３ｈ間の辺）同士が対向している。ｎ型ウェル領域３３の、ｎ型拡散領域３７との間の相間領域２５を挟んで当該ｎ型拡散領域３７に対向する辺以外の辺に沿って第１ＶＢピックアップ領域９２が配置される。
【０１０５】
図１６には、半導体基板３０の２本の対角線のうちの一方の対角線上で、Ｕ相およびＷ相を構成するｎ型ウェル領域３３同士が半導体基板３０の中心を挟んで対向する。かつ、他方の対角線上で、Ｖ相を構成するｎ型ウェル領域３３とｎ型拡散領域３７とが半導体基板３０の中心を挟んで対向する場合を示す。図１６に示すＨＶＩＣ２０の、ｎ型ウェル領域３３、ｎ型拡散領域３７、ｐ型分離領域９１および第１ＶＢピックアップ領域９２の配置以外の構成は、実施の形態１のＨＶＩＣ２０（図３参照）と同様である。
【０１０６】
図１７に示すＨＶＩＣ２０が図１６に示すＨＶＩＣ２０と異なる点は、すべてのｎ型ウェル領域３３に対向するようにｎ型拡散領域３７を配置した点である。３つのｎ型ウェル領域３３は、同一直線上に並列に配置されている。３つのｎ型ウェル領域３３の配置以外の構成は、例えば、図１６に示すＨＶＩＣ２０と同様である。ｎ型拡散領域３７は、すべてのｎ型ウェル領域３３に対向する略長方形状の平面形状を有し、相間領域２５を挟んで、ｎ型ウェル領域３３の、第１ＶＢピックアップ領域９２が配置されていない辺（例えば頂点３３ｆ，３３ｈ間の辺）に対向する。
【０１０７】
以上、説明したように、実施の形態４によれば、２相または４相以上のｎ型ウェル領域を配置する場合においても、実施の形態１と同様の効果を得ることができる。
【０１０８】
（実施の形態５）
次に、実施の形態５において、ローサイド回路領域２２に配置されるＨＶＩＣ２０の入力信号処理回路１１ａの回路構成について説明する。図１８は、ＨＶＩＣの入力信号処理回路の回路構成を示す回路図である。図１８に示すＨＶＩＣ２０の入力信号処理回路１１ａの回路構成は、実施の形態１〜４の各ＨＶＩＣ２０（図３，１２〜１７）に適用される。ＨＶＩＣ２０の入力信号処理回路１１ａは、基準電圧回路１０１、低電圧誤動作防止回路１０２、３相分のコンパレータ（比較器）１０３ａ〜１０３ｃ、第１〜５端子１０５〜１０９およびＰＧ回路１１０を備える。ＰＧ回路１１０は、リセット（ＲＥＳＥＴ）回路１１１、ローパスフィルタ１１２およびパルス発生回路１１３を備える。
【０１０９】
基準電圧回路１０１は、共通電位ＣＯＭ（低電位側ライン１１６の電位）を基準として、電源電位Ｖｄｄ１（例えば、１５Ｖ）を内部電源電位（例えば、５Ｖ）に変換する例えばレギュレータ（Ｒｅｇｕｌａｔｏｒ）である。第１端子１０５には、電源電位Ｖｄｄ１が入力される。高電位側ライン１１５は、基準電圧回路１０１の出力である内部電源電位に接続される。低電位側ライン１１６は、共通電位ＣＯＭの第５端子１０９に接続され、共通電位ＣＯＭに固定されている。
【０１１０】
低電圧誤動作防止回路１０２は、ＰＧ回路１１０の電源電位Ｖｄｄ１が所定電圧以下になったときに、リセット回路１１１への出力を停止してＰＧ回路１１０の誤動作を防止する低電圧誤動作防止（ＵＶＬＯ：Ｕｎｄｅｒ  Ｖｏｌｔａｇｅ  Ｌｏｃｋ  Ｏｕｔ）機能を有する。コンパレータ１０３ａ〜１０３ｃは、高電位側ライン１１５と低電位側ライン１１６との間に並列に接続されている。
【０１１１】
コンパレータ１０３ａ〜１０３ｃの一方の入力（＋）端子はそれぞれ第２〜４端子１０６〜１０８に接続され、他方の入力（−）端子にはコンパレータ１０３ａ〜１０３ｃの基準電位（不図示）が印加される。コンパレータ１０３ａ〜１０３ｃは、それぞれ第２〜４端子１０６〜１０８から入力信号を受けて、当該入力信号の電位を所定の基準電圧と比較してローレベルの信号を出力する。コンパレータ１０３ａ〜１０３ｃの出力（比較結果）は、それぞれ各相（Ｗ相、Ｖ相、Ｕ相）のＰＧ回路１１０のローパスフィルタ１１２に入力され、当該ローパスフィルタ１１２を介してパルス発生回路１１３に出力される。
【０１１２】
第２〜４端子１０６〜１０８は、各相のＰＧ回路１１０への入力信号ＩＮ＿Ｗ，ＩＮ＿Ｖ，ＩＮ＿Ｕが入力される入力端子であり、図２の入力端子ＩＮ１に相当する。コンパレータ１０３ａ〜１０３ｃの一方の入力（＋）端子と各第２〜４端子１０６〜１０８との間には、それぞれツェナーダイオード１０４ａ〜１０４ｃのカソード端子が接続されている。ツェナーダイオード１０４ａ〜１０４ｃのアノード端子は低電位側ライン１１６に接続されている。ツェナーダイオード１０４ａ〜１０４ｃは、それぞれコンパレータ１０３ａ〜１０３ｃの入力（＋）端子への印加電圧を一定に保つ機能を有する。
【０１１３】
リセット回路１１１は、パルス発生回路１１３から各ＨＶＮＭＯＳ１４ａ，１４ｂへの出力を制御する機能を有する。パルス発生回路１１３は、ローパスフィルタ１１２からの入力信号を受けて、セット（Ｓｅｔ）信号１１４ａおよびリセット（Ｒｅｓｅｔ）信号１１４ｂを出力する例えばパルスジェネレータ（ＰＧ：Ｐｕｌｓｅ  Ｇｅｎｅｒａｔｏｒ）である。これらセット信号１１４ａおよびリセット信号１１４ｂは、それぞれＨＶＮＭＯＳ１４ａ，１４ｂをゲート駆動するためのゲート信号であり、各相のＰＧ回路１１０のパルス発生回路１１３から対応する相のＨＶＮＭＯＳ１４ａ，１４ｂに入力される。
【０１１４】
これら図１８に示す入力信号処理回路１１ａの各回路部（基準電圧回路１０１、低電圧誤動作防止回路１０２、３相分のコンパレータ１０３ａ〜１０３ｃ、および、３相分のロＰＧ回路１１０の各回路部（リセット回路１１１、ローパスフィルタ１１２、パルス発生回路１１３））は、図３，１２，１４に示すＨＶＩＣ２０においてはすべて１つのローサイド回路領域２２に配置される。図１３に示すＨＶＩＣ２０においては、図１８に示す入力信号処理回路１１ａの各回路部は、例えば図１９に示すように２つのローサイド回路領域２２に分けて配置される。
【０１１５】
図１９は、図１３のＨＶＩＣの入力信号処理回路の平面レイアウトの一例を示す平面図である。図１９に示すように、ＨＶＩＣ２０の入力信号処理回路１１ａのＰＧ回路１１０以外の各回路部（基準電圧回路１０１、低電圧誤動作防止回路１０２、コンパレータ１０３ａ〜１０３ｃおよびツェナーダイオード１０４ａ〜１０４ｃ）およびＷ相のＰＧ回路１１０の各回路部は、２つのｎ型拡散領域３７のうち、Ｗ相を構成するｎ型ウェル領域３３に隣り合うｎ型拡散領域３７ａに配置される。Ｗ相のＰＧ回路１１０の各回路部は、当該ｎ型拡散領域３７ａの、Ｗ相を構成するｎ型ウェル領域３３側に配置され、当該ｎ型ウェル領域３３に配置されたＨＶＮＭＯＳ１４ａ，１４ｂにそれぞれセット信号１１４ａおよびリセット信号１１４ｂを出力する。
【０１１６】
ＨＶＩＣ２０の入力信号処理回路１１ａのＶ相およびＵ相のＰＧ回路１１０の各回路部は、２つのｎ型拡散領域３７のうち、Ｖ相およびＵ相を構成するｎ型ウェル領域３３間の相間領域２４に配置されたｎ型拡散領域３７ｂに配置される。Ｖ相のＰＧ回路１１０の各回路部は、当該ｎ型拡散領域３７ｂの、Ｖ相を構成するｎ型ウェル領域３３側に配置され、当該ｎ型ウェル領域３３に配置されたＨＶＮＭＯＳ１４ａ，１４ｂにそれぞれセット信号１１４ａおよびリセット信号１１４ｂを出力する。Ｕ相のＰＧ回路１１０の各回路部は、当該ｎ型拡散領域３７ｂの、Ｕ相を構成するｎ型ウェル領域３３側に配置され、当該ｎ型ウェル領域３３に配置されたＨＶＮＭＯＳ１４ａ，１４ｂにそれぞれセット信号１１４ａおよびリセット信号１１４ｂを出力する。
【０１１７】
以上、説明したように、実施の形態５によれば、実施の形態１〜４に適用可能である。
【０１１８】
（実施例）
次に、ノイズが印加されたときにハイサイド回路領域２１のＨＶＮＭＯＳ１４ａ，１４ｂに注入される電流量をシミュレーションにより検証した。図２０Ａは、実施例および比較例のシミュレーションに用いた構成を示す斜視図である。図２０Ｂは、図２０Ａの実施例および比較例の第１ＶＢピックアップ領域に印加したノイズの波形を示す波形図である。図２０Ｃは、図２０Ａの実施例および比較例への注入電流比率を示す図表である。
【０１１９】
図２０Ａには、上述した実施の形態１にかかる半導体集積回路装置（図３）のＷ相およびＶ相のハイサイド回路領域２１（ｎ型ウェル領域３３）を右側に示す（以下、実施例１３１とする）。実施例１３１は、Ｗ相およびＶ相を構成する各ｎ型ウェル領域３３の、第１ＶＢピックアップ領域３６が配置された辺３３ｃ同士が相間領域２４を挟んで対向するように当該各ｎ型ウェル領域３３が配置されている。
【０１２０】
また、図２０Ａには、比較例１３２のＷ相およびＶ相のハイサイド回路領域２１（ｎ型ウェル領域３３）を左側に示す。比較例１３２が実施例１３１と異なる点は、Ｖ相を構成するｎ型ウェル領域３３の、第１ＶＢピックアップ領域３６が配置された辺３３ｃと、Ｗ相を構成するｎ型ウェル領域３３の第１ＶＢピックアップ領域３６が配置されていない辺３３ｄ（辺３３ｃの対辺）と、が相間領域２４を挟んで対向している点である。
【０１２１】
これら実施例１３１および比較例１３２について、Ｖ相を構成するｎ型ウェル領域３３に配置された第１ＶＢピックアップ領域３６にノイズ（±ｄＶ／ｄｔノイズ、負電圧サージ）を印加したときに、Ｗ相を構成するｎ型ウェル領域３３に配置されたＨＶＮＭＯＳ１４ａ，１４ｂのｎ+型ドレイン領域６４に注入される相間ノイズの電流量をシミュレーションした結果を図２０Ｃに示す。図２０Ｃの右側が実施例１３１の結果であり、左側が比較例１３２の結果である。
【０１２２】
Ｖ相を構成するｎ型ウェル領域３３に印加したノイズは、図２０Ｂの左側に示す「±ｄＶ／ｄｔノイズ」および図２０Ｂの右側に示す「負電圧サージ」である。±ｄＶ／ｄｔノイズとは、ハイサイド回路領域２１が配置されたｎ型拡散領域３１にかかる電圧（ハイサイド駆動回路１２の最高電位ＶＢ）の微小時間ｄｔ［ｓ：秒］における過渡的な異常電圧変動である。負電圧サージとは、ｎ型拡散領域３１の電位が共通電位ＣＯＭ（ここでは接地電位ＧＮＤ）よりも低くなることである。
【０１２３】
図２０Ｃの左上側に示すように、比較例１３２では、Ｖ相を構成するｎ型ウェル領域３３に±ｄＶ／ｄｔノイズが印加されたときに、Ｗ相のＨＶＮＭＯＳ１４ａ，１４ｂのｎ+型ドレイン領域６４（図２０Ｃには「他相Ｄｒ」と記載）に流れる最大電流は−９．５５×１０-4Ａであることが確認された。かつ、Ｖ相およびＷ相を構成する各ｎ型ウェル領域３３間の相間領域２４（図２０Ｃには「ＧＮＤ」と記載）に流れる最大電流は−１．０８×１０-1Ａであった。このとき、Ｖ相を構成するｎ型ウェル領域３３からＷ相を構成するｎ型ウェル領域３３への電流の注入比率（以下、Ｖ相からＷ相への注入電流比率とする）は、（−９．５５×１０-4Ａ／−１．０８×１０-1Ａ）×１００≒０．８８４２％である。
【０１２４】
また、図２０Ｃの左下側に示すように、比較例１３２では、Ｖ相を構成するｎ型ウェル領域３３に負電圧サージが印加されたときに、Ｗ相のＨＶＮＭＯＳ１４ａ，１４ｂのｎ+型ドレイン領域６４に流れる最大電流は９．０９×１０-4Ａであることが確認された。かつ、Ｖ相およびＷ相を構成する各ｎ型ウェル領域３３間の相間領域２４に流れる最大電流は４．２５×１０1Ａであった。このとき、Ｖ相からＷ相への注入電流比率は、（９．０９×１０-4Ａ／４．２５×１０1Ａ）×１００≒０．００２１％である。
【０１２５】
一方、図２０Ｃの右上側に示すように、実施例においては、Ｖ相を構成するｎ型ウェル領域３３に±ｄＶ／ｄｔノイズが印加されたときに、Ｗ相のＨＶＮＭＯＳ１４ａ，１４ｂのｎ+型ドレイン領域６４に流れる最大電流は−５．１９×１０-4Ａであることが確認された。かつ、Ｖ相およびＷ相を構成する各ｎ型ウェル領域３３間の相間領域２４に流れる最大電流は−１．０４×１０-1Ａであった。このとき、Ｖ相からＷ相への注入電流比率は、（−５．１９×１０-4Ａ／−１．０４×１０-1Ａ）×１００≒０．４９９０％である。したがって、実施例は、比較例に比べて、±ｄＶ／ｄｔノイズが印加されたときのＶ相からＷ相への注入電流比率を４４％（≒[１−（０．４９９０％／０．８８４２％）]×１００）程度低減させることができることがわかる。
【０１２６】
また、図２０Ｃの右下側に示すように、実施例においては、Ｖ相を構成するｎ型ウェル領域３３に負電圧サージが印加されたときに、Ｗ相のＨＶＮＭＯＳ１４ａ，１４ｂのｎ+型ドレイン領域６４に流れる最大電流は４．２６×１０-6Ａであることが確認された。かつ、Ｖ相およびＷ相を構成する各ｎ型ウェル領域３３間の相間領域２４に流れる最大電流は４．２４×１０1Ａであった。このとき、Ｖ相からＷ相への注入電流比率は、（４．２６×１０-6Ａ／４．２４×１０1Ａ）×１００≒０．００００１％である。したがって、実施例は、比較例に比べて、負電圧サージが印加されたときのＶ相からＷ相への注入電流比率を９９．５％（≒[１−（０．００００１％／０．００２１％）]×１００）程度低減させることができることがわかる。
【０１２７】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、ハイサイド回路領域を構成するｎ型ウェル領域およびローサイド回路領域を構成するｎ型拡散領域の平面形状を矩形状とした場合を例に説明しているが、当該ｎ型ウェル領域およびｎ型拡散領域の平面形状は、これに限らず種々変更可能である。すなわち、隣り合うｎ型ウェル領域間（または隣り合うｎ型ウェル領域とｎ型拡散領域との間）の相間領域を挟んで、当該ｎ型ウェル領域の、第１ＶＢピックアップ領域が沿うように配置された外周部分同士が対向するか、ｎ型ウェル領域（またはｎ型ウェル領域およびｎ型拡散領域）の、第１ＶＢピックアップ領域が配置されていない外周部分同士が対向していればよく、ｎ型ウェル領域およびｎ型拡散領域の平面形状は例えば円形状や、矩形形状以外の多角形状であってもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【０１２８】
以上のように、本発明にかかる半導体集積回路装置は、インバータなどの電力変換装置や種々の産業用機械の電源装置に使用される半導体集積回路装置に有用である。
【符号の説明】
【０１２９】
１〜３  ハーフブリッジ回路
４  ハーフブリッジ回路の出力点
５  負荷
６  ハーフブリッジ回路の上アームのＩＧＢＴ
７  ハーフブリッジ回路の下アームのＩＧＢＴ
８  ３相インバータの高電位側ライン
９  ３相インバータの低電位側ライン
１０  ３相インバータ
１１ａ  ＨＶＩＣの入力信号処理回路
１１ｂ  ＬＶＩＣの入力信号処理回路
１２  ハイサイド駆動回路
１３  ローサイド駆動回路
１４  レベルシフト回路
１４ａ， １４ｂ  ＨＶＮＭＯＳ
１５  ロジック回路、ローパスフィルタおよびＲＳラッチ等の回路部
１６  ドライバ回路
１７  ブートストラップダイオード
１８  ブートストラップコンデンサ
２０  ＨＶＩＣ
２１  ハイサイド回路領域
２２  ローサイド回路領域
２３  ＨＶＪＴ
２４，２６  ハイサイド回路領域を構成するｎ型ウェル領域間の相間領域
２５  ハイサイド回路領域を構成するｎ型ウェル領域とローサイド回路領域を構成するｎ型拡散領域との間の相間領域
３０  半導体基板（半導体チップ）
３０ａ  基板裏面側のｐ型領域
３１  ｎ型拡散領域
３２  ｎ-型拡散領域
３３  ｎ型ウェル領域
３３ａ〜３３ｄ  基板おもて面から見たｎ型ウェル領域の辺
３３ｅ〜３３ｈ  基板おもて面から見たｎ型ウェル領域の頂点
３４  ｐ型拡散領域
３５，３５'，９１  ｐ型分離領域
３６，９２  第１ＶＢピックアップ領域
３７， ３７ａ，３７ｂ  ｎ型拡散領域
３８  ｐ型拡散領域
３９  第２ＶＢピックアップ領域
４０  ＶＢピックアップ電極
４１  ＣＯＭ領域
４２  ＣＯＭコンタクト領域
４３  ＣＯＭコンタクト電極
４４  ＶＢピックアップ電極
５０ａ，７０ａ  横型ＮＭＯＳ
５０ｂ，７０ｂ  横型ＰＭＯＳ
５１，６２，７１  ｎ+型ソース領域
５２，６３，７２  ｐ+型コンタクト領域
５３，６４，７３  ｎ+型ドレイン領域
５４，５９，６６，７４，７９  ゲート電極
５５ａ，５５ｂ，６７，７５ａ，７５ｂ  ソース電極
５５ｃ，６８，７５ｃ  ドレイン電極
５６，７６  ｐ+型ソース領域
５７，７７  ｎ+型コンタクト領域
５８，７８  ｐ+型ドレイン領域
６１  ｐ型ベース領域
６５  ゲートポリシリコン層
８１  ｐ-型支持基板
８２  ｎ型またはｐ型のエピタキシャル層
８３  ｎ+型埋め込み層
１０１  基準電圧回路
１０２  低電圧誤動作防止回路
１０３ａ〜１０３ｃ  コンパレータ
１０４ａ〜１０４ｃ  ツェナーダイオード
１０５〜１０９  入力信号処理回路の端子
１１０  ＰＧ回路
１１１  リセット回路
１１２  ローパスフィルタ
１１３  パルス発生回路
１１４ａ  セット信号
１１４ｂ  リセット信号
１１５  ＨＶＩＣの入力信号処理回路の高電位側ライン
１１６  ＨＶＩＣの入力信号処理回路の低電位側ライン
１２０  ＬＶＩＣ
ＣＯＭ  共通電位
ＧＮＤ  接地電位
ＩＮ１，ＩＮ２  入力端子
ＩＮ＿Ｕ，ＩＮ＿Ｖ，ＩＮ＿Ｗ  入力信号
ＶＢ  ハイサイド駆動回路の最高電位
ＶＳ  ハイサイド回路領域の基準電位（上アームのＩＧＢＴのエミッタ電位）
Ｖｃｃ  ３相インバータの電源電位
Ｖｄｄ１  ハイサイド駆動回路の入力信号処理回路の電源電位（ＰＧ回路の電源電位）
Ｖｄｄ２  ＬＶＩＣの電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１】
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【図２２】
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