(57)【要約】【課題】ＤＣブロックキャパシタ搭載時においても反射損失および通過損失の特性が良好な高周波線路基板を提供する。【解決手段】高周波線路基板は、基板５上に形成された信号線路７，８と、信号線路７，８を直列に接続するＤＣブロックキャパシタ２と、ＤＣブロックキャパシタ２の両外側の位置に形成された表面グランド導体９と、信号の伝搬方向に沿ってＤＣブロックキャパシタ２の両外側の表面グランド導体９の上に搭載された２つの多層導体基板１５とを備える。各多層導体基板１５は、絶縁体または半導体と導体箔とが交互に積層された構造と、複数の導体箔を電気的に接続するように多層導体基板に形成されたグランドスルーホール１８とを備え、複数の導体箔と表面グランド導体９とが同一の電位になるように表面グランド導体９の上に搭載される。【選択図】  図１
2018195900.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１の信号線路および第２の信号線路と、
前記基板上に搭載され、前記第１の信号線路と前記第２の信号線路とを直列に接続するＤＣブロックキャパシタと、
前記第１、第２の信号線路を伝搬する信号の伝搬方向に沿って前記基板上の前記ＤＣブロックキャパシタの両外側の位置に少なくとも形成された第１のグランド導体と、
この第１のグランド導体と反対側の前記基板の面に形成された第２のグランド導体と、
前記第１のグランド導体と前記第２のグランド導体とを電気的に接続するように前記基板に形成された第１のグランドスルーホールと、
前記信号の伝搬方向に沿って前記ＤＣブロックキャパシタの両外側の前記第１のグランド導体の上に搭載された２つの多層導体基板とを備え、
各多層導体基板は、絶縁体または半導体と導体箔とが交互に積層された構造と、複数の前記導体箔を電気的に接続するように多層導体基板に形成された第２のグランドスルーホールとを備え、複数の前記導体箔と前記第１のグランド導体とが同一の電位になるように前記第１のグランド導体の上に搭載されることを特徴とする高周波線路基板。
【請求項２】
請求項１記載の高周波線路基板において、
前記基板上に搭載された前記多層導体基板の上面の高さは、前記基板上に搭載された前記ＤＣブロックキャパシタの上面の高さと略同一であることを特徴とする高周波線路基板。
【請求項３】
請求項１または２記載の高周波線路基板において、
前記多層導体基板の各導体箔は、前記ＤＣブロックキャパシタの側面との間隔が一定となるように前記ＤＣブロックキャパシタの高さ方向に沿って配置されることを特徴とする高周波線路基板。
【請求項４】
請求項１または２記載の高周波線路基板において、
前記多層導体基板の各導体箔は、前記ＤＣブロックキャパシタの高さ方向に沿って前記第１のグランド導体から離れるに従って前記ＤＣブロックキャパシタの側面との間隔が狭くなるように配置されることを特徴とする高周波線路基板。
【請求項５】
請求項１乃至４のいずれか１項に記載の高周波線路基板において、
前記第１、第２の信号線路のそれぞれは、平行に近接配置された２本の信号線路からなり、
前記ＤＣブロックキャパシタは、前記第１の信号線路の一方と前記第２の信号線路の一方とを直列に接続する第１のＤＣブロックキャパシタと、前記第１の信号線路の他方と前記第２の信号線路の他方とを直列に接続する第２のＤＣブロックキャパシタの２つからなり、
前記第１のグランド導体は、前記信号の伝搬方向に沿って前記基板上の前記第１、第２のＤＣブロックキャパシタの両外側の位置に少なくとも形成され、
前記多層導体基板は、前記信号の伝搬方向に沿って前記第１、第２のＤＣブロックキャパシタの両外側の前記第１のグランド導体の上に搭載されることを特徴とする高周波線路基板。
【請求項６】
請求項１乃至５のいずれか１項に記載の高周波線路基板において、
前記第１の信号線路と前記第２の信号線路とは、マイクロストリップ線路およびコプレーナ線路のうちいずれか一方の同一種類の信号線路であることを特徴とする高周波線路基板。
【請求項７】
請求項１乃至５のいずれか１項に記載の高周波線路基板において、
前記第１の信号線路と前記第２の信号線路とは、一方がマイクロストリップ線路で他方がコプレーナ線路であり、異なる種類の信号線路であることを特徴とする高周波線路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号に含まれる直流成分を遮断し異なる電子部品同士をＡＣ結合させるために用いられる高周波線路基板に係り、特に直流成分の遮断を行うためにＤＣブロックキャパシタを実装している高周波線路基板に関するものである。
【背景技術】
【０００２】
近年における光通信技術分野では、従来のアナログ変復調方式から、デジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）や電気的なフィルタ技術を実装したＭＡＣ（Media Access Control）チップを多用した等価処理によるボーレートの拡大が盛んに行われている。すなわち、新たにＤＳＰやＭＡＣチップなどの部品が光トランシーバの実現の際に必要となる。これに伴い、これらＤＳＰやＭＡＣチップと接続される光モジュールとの間では低損失特性、低反射特性を備えた電気的な接続技術が必須となっている。ＤＳＰやＭＡＣチップと光モジュールとの接続に当たっては一般的にＡＣ結合が採用されている。したがって、信号の周波成分に含まれる直流成分から約１ＭＨｚまでの低い周波数成分を遮断すると同時に、それ以外の高い周波数成分については、通過損失ならびに反射損失を十分に抑圧した電気的な接続技術でなければならない。
【０００３】
こうしたケースでは、いわゆるＤＣブロックキャパシタと呼ばれるコンデンサを、高周波線路基板上の高周波線路に対して直列に挿入され接続されるよう、ハンダや導電性ペースト等で高周波線路基板上に実装するのが一般的とされている。このとき、ＤＣブロックキャパシタが実装された直下の高周波線路基板の裏面グランドについては、ＤＣブロックキャパシタのフットプリントとほぼ同じサイズ、あるいはそれよりも広い面積で選択的に導体箔が除去されるケースがある。
【０００４】
裏面グランドの導体箔が除去される理由は、高周波線路基板上の高周波線路の特性インピーダンスに対して、ＤＣブロックキャパシタが実装された領域では、電気的な容量性の上昇に伴って特性インピーダンスが低くなってしまうという問題があるからである。そこで、高周波線路の特性インピーダンスと整合を図るために、ＤＣブロックキャパシタが実装された直下の高周波線路基板の裏面グランドの導体箔を除去することによって電気的な容量性の上昇を抑制するようにしている（非特許文献１参照）。非特許文献１に開示された技術では、裏面グランドの導体にＣｕｔｏｕｔ領域という削除領域が設けられている。これによって、特性インピーダンス不整合点の発生が無くなり、高周波信号の反射が低減可能とされている。
【０００５】
非特許文献１に見られるような、高周波線路基板の裏面グランドに対する選択的な除去を試みる手法では、低周波から約１０ＧＨｚまでの周波数領域においては特性インピーダンスの整合の観点で反射損失の低減や通過損失の向上という効果がある。しかしながら、より高い周波数にわたって、低周波から全ての周波数の範囲で反射損失の低減や通過損失の向上を実現するには必ずしも十分ではなかった。
【０００６】
図１１はＤＣブロックキャパシタを搭載した従来の高周波線路基板の鳥瞰図、図１２は図１１の高周波線路基板の長手方向の縦断面図、図１３は図１１の高周波線路基板の横断面図である。高周波線路基板１００は、絶縁体からなる基板１０１と、基板１０１の表面に形成された高周波線路１０２ａ，１０２ｂと、基板１０１の表面の高周波線路１０２ａ，１０２ｂの周囲に形成された表面グランド導体１０３と、基板１０１の裏面に形成された裏面グランド導体１０４と、表面グランド導体１０３と裏面グランド導体１０４とを電気的に接続するスルーホール１０５とから構成される。図１１〜図１３に示す例は、いわゆるコプレーナ線路基板にＤＣブロックキャパシタ１０６が搭載されている形態である。
【０００７】
ＤＣブロックキャパシタ１０６の一方の電極１０７ａは半田フィレット１０８ａによって高周波線路基板１００の高周波線路１０２ａと電気的に接続され、他方の電極１０７ｂは半田フィレット１０８ｂによって高周波線路１０２ｂと電気的に接続されている。こうして、ＤＣブロックキャパシタ１０６が高周波線路基板１００上に実装されると共に、高周波線路１０２ａと高周波線路１０２ｂとがＤＣブロックキャパシタ１０６を介して直列に接続されている。
【０００８】
ＤＣブロックキャパシタ１０６が搭載される領域では、容量性の上昇による特性インピーダンスの低下が発生する。この特性インピーダンスの低下を抑制する目的でＤＣブロックキャパシタ１０６と表面グランド導体１０３との間に、導体箔を広い面積にわたって除去したギャップ１０９を設け、さらに裏面グランド導体１０４の導体箔を選択的に除去した領域１１０を設けている。
【０００９】
ＤＣブロックキャパシタ１０６は、２つの電極１０７ａ，１０７ｂを備え、厚さ数ミクロンの金属箔と誘電体とを交互に複数枚積層した構造を備えている。ＤＣブロックキャパシタ１０６を通過する信号のうち、低い周波数成分はＤＣブロックキャパシタ１０６を構成する金属箔のほぼ全てを伝搬可能である。一方、ＤＣブロックキャパシタ１０６を通過する信号のうち、高い周波数成分はＤＣブロックキャパシタ１０６の最下面近傍の金属箔のみに限定して伝搬する。
【００１０】
図１４（Ａ）はＤＣブロックキャパシタ１０６を通過する信号ＦＳのうち、低周波数成分ＦＳｌｏｗの広がり分布を示す概略断面図、図１４（Ｂ）はＤＣブロックキャパシタ１０６を通過する信号ＦＳのうち、高周波数成分ＦＳｈｉｇｈの広がり分布を示す概略断面図である。図１４（Ａ）、図１４（Ｂ）の１１１はＤＣブロックキャパシタ１０６の金属箔である。
【００１１】
ＤＣブロックキャパシタ１０６を高周波線路と見なした際、表皮効果によって表面のみ電流が流れる。そして、ＤＣブロックキャパシタ１０６の上面は空気であり、容量性を確保できない。このため、高周波数成分ＦＳｈｉｇｈは、ＤＣブロックキャパシタ１０６の最下面近傍の金属箔１１１のみを伝搬する。このように、周波数に応じてＤＣブロックキャパシタを通過する信号の広がり分布まで考慮した新たな高周波線路基板の構造は、非特許文献１をはじめ、従来技術ではいまだに提供されていない。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】D.N.de Araujo，et al.，“Electrical-Optical High Speed Serial Server Scalability Link”，in Proc.IEEE ECTC，2007，pp.1646-1652
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記課題を解決するためになされたもので、ＤＣブロックキャパシタ搭載時においても反射損失および通過損失の特性が良好な高周波線路基板を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の高周波線路基板は、基板上に形成された第１の信号線路および第２の信号線路と、前記基板上に搭載され、前記第１の信号線路と前記第２の信号線路とを直列に接続するＤＣブロックキャパシタと、前記第１、第２の信号線路を伝搬する信号の伝搬方向に沿って前記基板上の前記ＤＣブロックキャパシタの両外側の位置に少なくとも形成された第１のグランド導体と、この第１のグランド導体と反対側の前記基板の面に形成された第２のグランド導体と、前記第１のグランド導体と前記第２のグランド導体とを電気的に接続するように前記基板に形成された第１のグランドスルーホールと、前記信号の伝搬方向に沿って前記ＤＣブロックキャパシタの両外側の前記第１のグランド導体の上に搭載された２つの多層導体基板とを備え、各多層導体基板は、絶縁体または半導体と導体箔とが交互に積層された構造と、複数の前記導体箔を電気的に接続するように多層導体基板に形成された第２のグランドスルーホールとを備え、複数の前記導体箔と前記第１のグランド導体とが同一の電位になるように前記第１のグランド導体の上に搭載されることを特徴とするものである。
【００１５】
また、本発明の高周波線路基板の１構成例において、前記基板上に搭載された前記多層導体基板の上面の高さは、前記基板上に搭載された前記ＤＣブロックキャパシタの上面の高さと略同一である。
また、本発明の高周波線路基板の１構成例において、前記多層導体基板の各導体箔は、前記ＤＣブロックキャパシタの側面との間隔が一定となるように前記ＤＣブロックキャパシタの高さ方向に沿って配置されることを特徴とするものである。
また、本発明の高周波線路基板の１構成例において、前記多層導体基板の各導体箔は、前記ＤＣブロックキャパシタの高さ方向に沿って前記第１のグランド導体から離れるに従って前記ＤＣブロックキャパシタの側面との間隔が狭くなるように配置されることを特徴とするものである。
【００１６】
また、本発明の高周波線路基板の１構成例において、前記第１、第２の信号線路のそれぞれは、平行に近接配置された２本の信号線路からなり、前記ＤＣブロックキャパシタは、前記第１の信号線路の一方と前記第２の信号線路の一方とを直列に接続する第１のＤＣブロックキャパシタと、前記第１の信号線路の他方と前記第２の信号線路の他方とを直列に接続する第２のＤＣブロックキャパシタの２つからなり、前記第１のグランド導体は、前記信号の伝搬方向に沿って前記基板上の前記第１、第２のＤＣブロックキャパシタの両外側の位置に少なくとも形成され、前記多層導体基板は、前記信号の伝搬方向に沿って前記第１、第２のＤＣブロックキャパシタの両外側の前記第１のグランド導体の上に搭載されることを特徴とするものである。
また、本発明の高周波線路基板の１構成例において、前記第１の信号線路と前記第２の信号線路とは、マイクロストリップ線路およびコプレーナ線路のうちいずれか一方の同一種類の信号線路であることを特徴とするものである。
また、本発明の高周波線路基板の１構成例において、前記第１の信号線路と前記第２の信号線路とは、一方がマイクロストリップ線路で他方がコプレーナ線路であり、異なる種類の信号線路であることを特徴とするものである。
【発明の効果】
【００１７】
本発明によれば、信号の伝搬方向に沿ってＤＣブロックキャパシタの両外側の第１のグランド導体の上にそれぞれ多層導体基板を搭載し、各多層導体基板を、絶縁体または半導体と導体箔とが交互に積層された構造と、複数の導体箔を電気的に接続するように多層導体基板に形成された第２のグランドスルーホールとから構成し、複数の導体箔と第１のグランド導体とが同一の電位になるように第１のグランド導体の上に搭載することにより、ＤＣブロックキャパシタの搭載時においても、従来よりも広い周波数範囲にわたって反射損失および通過損失の低減を実現することができ、高周波線路基板とのインピーダンス整合を容易にすることができる。また、本発明では、多層導体基板を設けることにより、信号電流と対を成すリタン電流の最短のパスを確保することができる。また、本発明では、ＤＣブロックキャパシタに対して外部からの電磁的ノイズを遮蔽するシールドとして多層導体基板を機能させることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の第１の実施例に係る高周波線路基板の構造を示す透視鳥瞰図である。
【図２】図２は、本発明の第１の実施例に係る高周波線路基板の長手方向の縦断面図である。
【図３】図３は、本発明の第１の実施例に係る高周波線路基板の長手方向と垂直な方向の横断面図である。
【図４】図４は、本発明の第１の実施例に係るＤＣブロックキャパシタおよび多層導体基板の長手方向と垂直な方向の横断面図である。
【図５】図５は、本発明の第１の実施例に係る多層導体基板の別の例を示す横断面図である。
【図６】図６は、本発明の第２の実施例に係る高周波線路基板の構造を示す透視鳥瞰図である。
【図７】図７は、本発明の第２の実施例に係る高周波線路基板の長手方向の縦断面図である。
【図８】図８は、本発明の第２の実施例に係る高周波線路基板の長手方向と垂直な方向の横断面図である。
【図９】図９は、本発明の第２の実施例に係るＤＣブロックキャパシタおよび多層導体基板の長手方向と垂直な方向の横断面図である。
【図１０】図１０は、本発明の第２の実施例に係る多層導体基板の別の例を示す横断面図である。
【図１１】図１１は、ＤＣブロックキャパシタを搭載した従来の高周波線路基板の透視鳥瞰図である。
【図１２】図１２は、ＤＣブロックキャパシタを搭載した従来の高周波線路基板の長手方向の縦断面図である。
【図１３】図１３は、ＤＣブロックキャパシタを搭載した従来の高周波線路基板の長手方向と垂直な方向の横断面図である。
【図１４】図１４は、ＤＣブロックキャパシタを伝搬する信号の低周波数成分および高周波数成分の広がり分布を示す図である。
【発明を実施するための形態】
【００１９】
以下、図面を用いて本発明の実施例を詳細に説明する。なお、全ての実施例においては、導体層の材料として銅を使用し、絶縁体として代表的なＦＲ４を使用して図示しているが、決してこれに限ることはない。例えば、導体層の材料として金を使用し、絶縁体としてセラミックやガラスを使用するか、あるいは絶縁体の代替として半導体であるＳｉやＳｉＧｅ、ＧａＡｓ、ＩｎＰ等の材料を使用することも可能であり、実施例の材料の例に限らないことは言うまでもない。
【００２０】
［第１の実施例］
図１は本発明の第１の実施例に係る高周波線路基板の構造を示す透視鳥瞰図、図２は図１の高周波線路基板の長手方向（信号伝搬方向）の縦断面図、図３は図１の高周波線路基板の横断面図である。本実施例の高周波線路基板１は、従来と同様に、絶縁体または半導体からなる基板５と、基板５の表面に形成された高周波線路７，８と、基板５の表面の高周波線路７，８の周囲に形成された表面グランド導体９と、基板５の裏面に形成された裏面グランド導体１０と、表面グランド導体９と裏面グランド導体１０とを電気的に接続するグランドスルーホール１１とから構成される。
【００２１】
図１〜図３に示す例は、いわゆるコプレーナ線路構造を備える高周波線路基板１上に、ＤＣブロックキャパシタ２が搭載された基本構造を備えている。コプレーナ線路構造であるため、基板５の上面、下面にそれぞれ表面グランド導体９と裏面グランド導体１０とが形成されており、グランドスルーホール１１によって表面グランド導体９と裏面グランド導体１０とが面内方向で同電位になるよう構造的に規定されている。
【００２２】
従来と同様に、ＤＣブロックキャパシタ２は、厚さ数ミクロンの金属箔（不図示）と誘電体（不図示）とを交互に複数枚積層し、両端に電極４ａ，４ｂを取り付けた構造を備えている。ＤＣブロックキャパシタ２の一方の電極４ａは半田フィレット３ａによって高周波線路基板１の高周波線路７と電気的に接続され、他方の電極４ｂは半田フィレット３ｂによって高周波線路８と電気的に接続されている。こうして、ＤＣブロックキャパシタ２が高周波線路基板１上に実装されると共に、高周波線路７と高周波線路８とがＤＣブロックキャパシタ２を介して直列に接続されている。
【００２３】
ＤＣブロックキャパシタ２を伝搬する信号のうち高周波数成分は、表皮効果、およびグランドへの容量形成のため、ＤＣブロックキャパシタ２内の底面近傍の金属箔を伝搬する。一方、ＤＣブロックキャパシタ２を伝搬する信号のうち低周波成分は、表皮効果の影響を受けず、ＤＣブロックキャパシタ２を構成する全ての金属箔を伝搬する。このため、低周波成分には、グランドに対する接地容量性が強く現れる。
【００２４】
このように、信号の周波数によってＤＣブロックキャパシタ２の伝搬モードが変化する構造は、接地容量が変化する高周波線路の構造と見なすことができる。したがって、接地容量が信号の周波数によって変化する３次元構造を設けるようにすれば、広い周波数にわたって反射損失および通過損失の低減を実現できることが分かる。
【００２５】
本実施例では、従来と同様に、ＤＣブロックキャパシタ２が搭載された領域直下の高周波線路基板１の裏面グランド導体１０を選択的に除去した削除領域１２を設けている。また、ＤＣブロックキャパシタ２が搭載された領域では、ＤＣブロックキャパシタ２と表面グランド導体９との間のギャップ１３を、ＤＣブロックキャパシタ２が搭載されていない領域の高周波線路７，８と表面グランド導体９との間のギャップ１４よりも広くしている。これら削除領域１２とギャップ１３とを設けることにより、電気的な容量性の上昇を抑制し、特性インピーダンスの低下を抑制している。
【００２６】
さらに、本実施例では、高周波線路７からＤＣブロックキャパシタ２を経由して高周波線路８へと至る信号伝搬方向に沿ってＤＣブロックキャパシタ２の両外側の表面グランド導体９の上に、接地容量が信号の周波数によって変化する３次元構造を備えた２つの多層導体基板１５を搭載している。この多層導体基板１５は、導体箔１６と絶縁体（または半導体）１７とを交互に積層した構造を有する。そして、複数の導体箔１６の各々は、多層導体基板１５を貫通するグランドスルーホール１８によって電気的に接続されている。
【００２７】
図１〜図３に示したような構造を作製するには、高周波線路基板１と２つの多層導体基板１５とを別々に作製し、多層導体基板１５を高周波線路基板１上に実装すればよい。このとき、多層導体基板１５の最下層にある導体箔１６を例えば導電性接着剤によって表面グランド導体９に接着するか、もしくは最下層の導体箔１６を表面グランド導体９にろう付けすればよい。これにより、多層導体基板１５が高周波線路基板１に固定されると同時に、多層導体基板１５の各導体箔１６が表面グランド導体９と電気的に接続され、各導体箔１６の電位がグランド電位とされる。
【００２８】
図４はＤＣブロックキャパシタ２および多層導体基板１５の横断面図である。高周波線路７を伝搬してＤＣブロックキャパシタ２に入力される信号のうち、高周波成分は、先に述べたように、ＤＣブロックキャパシタ２の底面近傍の金属箔１９を選択的に伝搬する。本実施例では、ＤＣブロックキャパシタ２の両外側に表面グランド導体９が位置しているため、実際に信号の高周波成分が流れる領域は、ＤＣブロックキャパシタ２の底面近傍の金属箔１９のうち、表面グランド導体９に近いエッジ２０の部分となる。したがって、電界密度が高い状態が形成され、信号が伝搬することになる。
【００２９】
この電界密度を形成するための相手となるグランド領域を、ＤＣブロックキャパシタ２の高さ方向に沿って表面グランド導体９から離れるに従って徐々にＤＣブロックキャパシタ２に近づけるようにすれば、信号の高周波成分は必ずしも金属箔１９のエッジのみを流れることはない。
【００３０】
本実施例では、図４に示すように、ＤＣブロックキャパシタ２の高さ方向に沿って表面グランド導体９から離れるに従ってＤＣブロックキャパシタ２の側面との間隔が徐々に狭まるように離散的に配置された複数の導体箔１６を備える多層導体基板１５を、ＤＣブロックキャパシタ２の両外側に設けることにより、信号伝搬方向（図４の紙面に垂直な方向）に沿ったＤＣブロックキャパシタ２の側面２１の全体にわたって高い周波数の信号を伝搬させることが可能となる。この伝搬は、ＤＣブロックキャパシタ２に入力される信号の低周波成分がＤＣブロックキャパシタ全体を伝搬する様態に近づくことを意味する。
【００３１】
高周波線路基板１上に搭載された多層導体基板１５の上面（最上層の導体箔１６の上面）の高さは、高周波線路基板１上に搭載されたＤＣブロックキャパシタ２の上面の高さと略同一であることが望ましい。
【００３２】
本実施例によれば、高周波線路基板１を伝搬する高周波信号の周波数に依存することなくグランドに対する電界密度分布を所望の範囲に留めることが可能となり、ＤＣブロックキャパシタ２が搭載された領域の、グランドに対する容量性を所望の範囲に抑えることができ、従来よりも広い周波数範囲にわたって反射損失および通過損失の低減を実現することができるので、高周波線路基板１とのインピーダンス整合を容易にすることができる。また、本実施例では、多層導体基板１５の構造や材料（例えば絶縁体１７の厚さや誘電率）を変えることにより、多層導体基板１５の容量を調整することができるので、ＤＣブロックキャパシタ２が搭載された領域の、グランドに対する容量性を調整することが可能である。
【００３３】
さらに、高周波信号がＤＣブロックキャパシタ２を伝搬する際に、新たに追加した多層導体基板１５の導体箔１６にはリタン電流が流れている。多層導体基板１５には、複数の導体箔１６、及びそれら導体箔１６を電気的にグランド電位と共通化するために備えられたグランドスルーホール１８が設けられている。この構造によって、リタン電流は常に最も短いパスを伝搬可能となる。本実施例では、ＤＣブロックキャパシタ２を伝搬する高周波信号電流と、この信号電流と対を成すリタン電流それぞれの位相差の差分の上昇を抑制することができ、反射損失の更なる抑圧が可能となる。
【００３４】
また、新たに追加した多層導体基板１５は、多層導体基板１５を構成する複数の導体箔１６が常にグランド電位となるため、ＤＣブロックキャパシタ２に対して外部からの電磁的ノイズを遮蔽するシールドとしても機能していることは言うまでもない。
以上のように、本実施例によって、広い周波数範囲の高周波信号に対して反射損失および通過損失の低減が可能な、ＤＣブロックキャパシタが搭載された高周波線路基板を提供可能となる。
【００３５】
なお、本実施例では、多層導体基板の構造は上記の例に限るものではない。図５は本実施例の多層導体基板の別の例を示す断面図であり、長手方向（信号伝搬方向）と垂直な方向の横断面図である。図５に示す多層導体基板１５ａは、多層導体基板１５と同様に、導体箔１６と絶縁体（または半導体）１７とを交互に積層し、複数の導体箔１６の各々を、多層導体基板１５ａを貫通するグランドスルーホール１８によって電気的に接続した構造を有する。ただし、この多層導体基板１５ａの各導体箔１６は、ＤＣブロックキャパシタ２の側面との間隔が一定となるように配置されている。
【００３６】
実装方法は、多層導体基板１５の場合と同じであり、多層導体基板１５ａの最下層にある導体箔１６を例えば導電性接着剤によって表面グランド導体９に接着するか、もしくは最下層の導体箔１６を表面グランド導体９にろう付けすればよい。
上記と同様に、高周波線路基板１上に搭載された多層導体基板１５ａの上面（最上層の導体箔１６の上面）の高さは、高周波線路基板１上に搭載されたＤＣブロックキャパシタ２の上面の高さと略同一であることが望ましい。
【００３７】
反射損失および通過損失の低減効果については多層導体基板１５の方が優れているが、図５に示した多層導体基板１５ａによっても、従来よりも広い周波数範囲にわたって反射損失および通過損失の低減を実現することができ、高周波線路基板１とのインピーダンス整合を容易にすることができる。
【００３８】
［第２の実施例］
次に、本発明の第２の実施例について説明する。図６は本発明の第２の実施例に係る高周波線路基板の構造を示す透視鳥瞰図、図７は図６の高周波線路基板の長手方向（信号伝搬方向）の縦断面図、図８は図６の高周波線路基板の横断面図であり、図１〜図５と同様の構成には同一の符号を付してある。本実施例の高周波線路基板１ａは、絶縁体または半導体からなる基板５と、基板５の表面に形成された高周波線路７−１，７−２，８−１，８−２と、基板５の表面の７−１，７−２，８−１，８−２の周囲に形成された表面グランド導体９と、基板５の裏面に形成された裏面グランド導体１０と、表面グランド導体９と裏面グランド導体１０とを電気的に接続するグランドスルーホール１１とから構成される。
【００３９】
図６〜図８に示す例は、いわゆる差動コプレーナ線路構造を備える高周波線路基板１ａ上に、ＤＣブロックキャパシタ２−１，２−２が搭載された基本構造を備えている。ＤＣブロックキャパシタ２−１の一方の電極４ａ−１は半田フィレット３ａ−１によって高周波線路７−１と電気的に接続され、他方の電極４ｂ−１は半田フィレット３ｂ−１によって高周波線路８−１と電気的に接続されている。同様に、ＤＣブロックキャパシタ２−２の一方の電極４ａ−２は半田フィレット３ａ−２によって高周波線路７−２と電気的に接続され、他方の電極４ｂ−２は半田フィレット３ｂ−２によって高周波線路８−２と電気的に接続されている。
【００４０】
こうして、ＤＣブロックキャパシタ２−１，２−２が高周波線路基板１ａ上に実装されると共に、高周波線路７−１と高周波線路８−１とがＤＣブロックキャパシタ２−１を介して直列に接続され、また高周波線路７−２と高周波線路８−２とがＤＣブロックキャパシタ２−２を介して直列に接続されている。
【００４１】
互いに平行に近接配設された２本の高周波線路７−１，７−２に１８０°位相が異なる信号が流れた場合、これら高周波線路７−１，７−２は、差動線路として振る舞い、互いに電気的に容量結合する。同様に、互いに平行に近接配設された２本の高周波線路８−１，８−２は、１８０°位相が異なる信号が流れた場合、差動線路として振る舞う。よって、ＤＣブロックキャパシタ２−１，２−２が搭載された領域においては、高周波線路７−１，７−２（８−１，８−２）が互いに電気的に容量結合することになり、ＤＣブロックキャパシタ２−１，２−２が搭載されていない高周波線路７−１，７−２，８−１，８−２の領域よりも電気的な容量性が増してしまう。
【００４２】
そこで、本実施例では、ＤＣブロックキャパシタ２−１と２−２との間の領域に、表面グランド導体９と基板５と裏面グランド導体１０とを貫通する平面視矩形の貫通孔であるエアギャップ２２を設けることにより、高周波線路７−１，７−２（８−１，８−２）に１８０°位相が異なる信号が流れる場合の容量性の上昇を抑制している。
【００４３】
図９はＤＣブロックキャパシタ２−１，２−２および多層導体基板１５の横断面図である。互いに平行に配設された２本の高周波線路７−１，７−２に同じ位相の信号が流れた場合、これら高周波線路７−１，７−２は同相の平衡線路として振る舞う。このとき、高周波線路７−１，７−２は、電気的に容量結合せず、グランドに対して容量結合する。同様に、互いに平行に配設された２本の高周波線路８−１，８−２は、同じ位相の信号が流れた場合、平衡線路として振る舞う。
【００４４】
ＤＣブロックキャパシタ２−１，２−２を伝搬する同相の信号のうち高周波成分は、表皮効果、およびグランドへの容量形成のため、ＤＣブロックキャパシタ２−１，２−２の底面近傍の金属箔１９−１，１９−２を選択的に伝搬する。一方、ＤＣブロックキャパシタ２−１，２−２を伝搬する同相の信号のうち低周波成分は、表皮効果の影響を受けず、ＤＣブロックキャパシタ２−１，２−２を構成する全ての金属箔を伝搬する。このため、低周波成分には、グランドに対する接地容量性が強く現れる。
【００４５】
このように、信号の周波数によってＤＣブロックキャパシタ２−１，２−２の伝搬モードが変化する構造は、接地容量が変化する高周波線路の構造と見なすことができる。したがって、接地容量が信号の周波数によって変化する３次元構造を設けるようにすれば、広い周波数にわたって反射損失および通過損失の低減を実現できることが分かる。
【００４６】
本実施例においても、従来と同様に、ＤＣブロックキャパシタ２−１，２−２が搭載された領域直下の高周波線路基板１の裏面グランド導体１０を選択的に除去した削除領域１２を設けている。また、ＤＣブロックキャパシタ２−１，２−２が搭載された領域では、ＤＣブロックキャパシタ２−１，２−２と表面グランド導体９との間のギャップ１３を、ＤＣブロックキャパシタ２が搭載されていない領域の高周波線路７−１，７−２，８−１，８−２と表面グランド導体９との間のギャップ１４よりも広くしている。これら削除領域１２とギャップ１３とを設けることにより、高周波線路７−１，７−２（８−１，８−２）に同相の信号が流れる場合の容量性の上昇を抑制し、特性インピーダンスの低下を抑制している。
【００４７】
また、本実施例では、第１の実施例と同様に、高周波線路７−１，７−２からＤＣブロックキャパシタ２−１，２−２を経由して高周波線路８−１，８−２へと至る信号伝搬方向に沿ってＤＣブロックキャパシタ２−１，２−２の両外側の表面グランド導体９の上に、接地容量が信号の周波数によって変化する３次元構造を備えた２つの多層導体基板１５を搭載している。多層導体基板１５は、導体箔１６と絶縁体（または半導体）１７とを交互に積層した構造を有する。そして、複数の導体箔１６の各々は、多層導体基板１５を貫通するグランドスルーホール１８によって電気的に接続されている。
【００４８】
図６〜図９に示したような構造を作製するには、高周波線路基板１ａと２つの多層導体基板１５とを別々に作製し、多層導体基板１５を高周波線路基板１ａ上に実装すればよい。このとき、多層導体基板１５の最下層にある導体箔１６を例えば導電性接着剤によって表面グランド導体９に接着するか、もしくは最下層の導体箔１６を表面グランド導体９にろう付けすればよい。これにより、多層導体基板１５が高周波線路基板１ａに固定されると同時に、多層導体基板１５の各導体箔１６が表面グランド導体９と電気的に接続され、各導体箔１６の電位がグランド電位とされる。
【００４９】
高周波線路７−１，７−２を伝搬してＤＣブロックキャパシタ２−１，２−２に入力される信号のうち、高周波成分は、先に述べたように、ＤＣブロックキャパシタ２−１，２−２の底面近傍の金属箔１９−１，１９−２を選択的に伝搬する。本実施例では、ＤＣブロックキャパシタ２−１，２−２の両外側に表面グランド導体９が位置しているため、実際に信号の高周波成分が流れる領域は、ＤＣブロックキャパシタ２−１，２−２の底面近傍の金属箔１９−１，１９−２のうち、表面グランド導体９に近い方のエッジ２０−１，２０−２の部分となる。したがって、電界密度が高い状態が形成され、同相信号が伝搬することになる。
【００５０】
この電界密度を形成するための相手となるグランド領域を、ＤＣブロックキャパシタ２−１，２−２の高さ方向に沿って表面グランド導体９から離れるに従って徐々にＤＣブロックキャパシタ２−１，２−２に近づけるようにすれば、信号の高周波成分は必ずしも金属箔１９−１，１９−２の片側エッジのみを流れることはない。
【００５１】
本実施例では、図９に示すように、ＤＣブロックキャパシタ２−１，２−２の高さ方向に沿って表面グランド導体９から離れるに従ってＤＣブロックキャパシタ２−１，２−２の側面との間隔が徐々に狭まるように離散的に配置された複数の導体箔１６を備える多層導体基板１５を、ＤＣブロックキャパシタ２−１，２−２の両外側に設けることにより、信号伝搬方向（図９の紙面に垂直な方向）に沿ったＤＣブロックキャパシタ２−１，２−２の側面２１−１，２１−２の全体にわたって高い周波数の同相信号を伝搬させることが可能となる。この伝搬は、ＤＣブロックキャパシタ２−１，２−２に入力される信号の低周波成分がＤＣブロックキャパシタ全体を伝搬する様態に近づくことを意味する。
【００５２】
高周波線路基板１ａ上に搭載された多層導体基板１５の上面（最上層の導体箔１６の上面）の高さは、高周波線路基板１ａ上に搭載されたＤＣブロックキャパシタ２−１，２−２の上面の高さと略同一であることが望ましい。
【００５３】
本実施例によれば、高周波線路基板１ａを伝搬する同相信号の周波数に依存することなくグランドに対する電界密度分布を所望の範囲に留めることが可能となり、ＤＣブロックキャパシタ２−１，２−２が搭載された領域の、グランドに対する容量性を所望の範囲に抑えることができ、従来よりも広い周波数範囲にわたって反射損失および通過損失の低減を実現することができるので、高周波線路基板１ａとのインピーダンス整合を容易にすることができる。また、本実施例では、多層導体基板１５の構造や材料（例えば絶縁体１７の厚さや誘電率）を変えることにより、多層導体基板１５の容量を調整することができ、ＤＣブロックキャパシタ２−１，２−２が搭載された領域の、グランドに対する容量性を調整することが可能である。
【００５４】
さらに、同相の高周波信号がＤＣブロックキャパシタ２−１，２−２を伝搬する際に、新たに追加した２つの多層導体基板１５の導体箔１６には同相のリタン電流が流れている。２つの多層導体基板１５の各々には、複数の導体箔１６、及びそれら導体箔１６を電気的にグランド電位と共通化するために備えられたグランドスルーホール１８が設けられている。この構造によって、同相のリタン電流は常に最も短いパスを伝搬可能となる。本実施例では、ＤＣブロックキャパシタ２−１，２−２を伝搬する同相の高周波信号電流と、この信号電流と対を成す同相のリタン電流それぞれの位相差の差分の上昇を抑制することができ、同相信号の反射損失の更なる抑圧が可能となる。
【００５５】
また、新たに追加した多層導体基板１５は、多層導体基板１５を構成する複数の導体箔１６が常にグランド電位となるため、ＤＣブロックキャパシタ２−１，２−２に対して外部からの電磁的ノイズを遮蔽するシールドとしても機能していることは言うまでもない。
以上のように、本実施例によって、差動信号および同相信号のいずれにおいても、広い周波数範囲の高周波信号に対して反射損失および通過損失の低減が可能な、ＤＣブロックキャパシタが搭載された高周波線路基板を提供可能となる。
【００５６】
なお、本実施例においても、多層導体基板の構造は上記の例に限るものではない。図１０は本実施例の多層導体基板の別の例を示す断面図であり、長手方向（信号伝搬方向）と垂直な方向の横断面図である。多層導体基板１５ａの構造は第１の実施例で説明したとおりである。
【００５７】
第１の実施例と同様に、高周波線路基板１ａ上に搭載された多層導体基板１５ａの上面（最上層の導体箔１６の上面）の高さは、高周波線路基板１ａ上に搭載されたＤＣブロックキャパシタ２−１，２−２の上面の高さと略同一であることが望ましい。
【００５８】
第１、第２の実施例では、高周波線路７，８（７−１，７−２，８−１，８−２）がいずれもコプレーナ線路の場合について説明したが、高周波線路を全てマイクロストリップ線路としてもよい。高周波線路７，８（７−１，７−２，８−１，８−２）を全てマイクロストリップ線路とする場合には、図１〜図１０に示した構造において、高周波線路７，８（７−１，７−２，８−１，８−２）の周囲に表面グランド導体９が無く、信号伝搬方向に沿ってＤＣブロックキャパシタ２（２−１，２−２）の両外側の領域のみ表面グランド導体９が形成される構造となる。そして、これらの表面グランド導体９上に、第１、第２の実施例と同様にＤＣブロックキャパシタ２（２−１，２−２）を搭載すればよい。
【００５９】
また、入力側の高周波線路７（７−１，７−２）と出力側の高周波線路８（８−１，８−２）のうち、一方をコプレーナ線路とし、他方をマイクロストリップ線路としてもよい。この場合には、コプレーナ線路の周囲とＤＣブロックキャパシタ２（２−１，２−２）の両外側の領域のみ表面グランド導体９を形成することになる。
【産業上の利用可能性】
【００６０】
本発明は、ＤＣブロックキャパシタを実装している高周波線路基板に適用することができる。
【符号の説明】
【００６１】
１，１ａ…高周波線路基板、２，２−１，２−２…ＤＣブロックキャパシタ、３ａ，３ｂ…半田フィレット、４ａ，４ｂ…電極、５…基板、７，７−１，７−２，８，８−１，８−２…高周波線路、９…表面グランド導体、１０…裏面グランド導体、１１，１８…グランドスルーホール、１２…削除領域、１３，１４…ギャップ、１５，１５ａ…多層導体基板、１６…導体箔、１７…絶縁体、１９，１９−１，１９−２…ＤＣブロックキャパシタの金属箔、２０，２０−１，２０−２…ＤＣブロックキャパシタの金属箔のエッジ、２１，２１−１，２１−２…ＤＣブロックキャパシタの側面、２２…エアギャップ。
【図１】
2018195900.tif 000003
【図２】
2018195900.tif 000004
【図３】
2018195900.tif 000005
【図４】
2018195900.tif 000006
【図５】
2018195900.tif 000007
【図６】
2018195900.tif 000008
【図７】
2018195900.tif 000009
【図８】
2018195900.tif 000010
【図９】
2018195900.tif 000011
【図１０】
2018195900.tif 000012
【図１１】
2018195900.tif 000013
【図１２】
2018195900.tif 000014
【図１３】
2018195900.tif 000015
【図１４】
2018195900.tif 000016