(57)【要約】      （修正有）【課題】ＥＯＳ保護に際し、部品実装面積を減少させることができる複合電子部品を提供する。【解決手段】複合電子部品１００は、基板２３、及び基板の少なくとも一面に形成され、内部にコア４６を有するコイル部４２、４４を含む本体１１０を含むインダクタと、コイル部の上部及び下部の少なくとも一部に配置され、且つ静電気防止電極１４１、１４２の間に配置された静電気防止ペースト１４０を含むＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０が結合された複合体１３０と、複合体の長さ方向の両側面に配置され、インダクタのコイル部及び静電気防止電極と接続される端子電極１３１、１３２と、を含む。ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子は、コアと所定の間隔離れ、且つ本体の幅方向の側面に隣接する領域に配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板、及び前記基板の少なくとも一面に形成され、内部にコアを有するコイル部を含む本体を含むインダクタと、
前記コイル部の上部及び下部の少なくとも一部に配置され、且つ静電気防止電極と前記静電気防止電極の間に配置された静電気防止ペーストとを含むＥＯＳ保護素子と、が結合された複合体と、
前記複合体の長さ方向の両側面に配置され、前記インダクタのコイル部及び静電気防止電極と接続される端子電極と、を含み、
前記ＥＯＳ保護素子は、前記コアと所定の間隔離れ、且つ前記本体の幅方向の側面に隣接する領域に配置される、複合電子部品。
【請求項２】
前記ＥＯＳ保護素子は前記コイル部の上部及び下部にそれぞれ配置される、請求項１に記載の複合電子部品。
【請求項３】
前記静電気防止電極は、同一の平面上において互いに対向する第１及び第２静電気防止電極で構成される、請求項１または請求項２に記載の複合電子部品。
【請求項４】
前記静電気防止ペーストは導電性の高分子を含む、請求項１から請求項３の何れか一項に記載の複合電子部品。
【請求項５】
前記静電気防止ペーストはシリカをさらに含む、請求項４に記載の複合電子部品。
【請求項６】
前記ＥＯＳ保護素子は、前記静電気防止電極と、静電気防止ペースト上に配置された保護層と、をさらに含む、請求項１から請求項５の何れか一項に記載の複合電子部品。
【請求項７】
前記保護層はエポキシ系樹脂を含む、請求項６に記載の複合電子部品。
【請求項８】
前記複合体の幅方向の少なくとも一面には、前記ＥＯＳ保護素子と接続された接地端子がさらに配置される、請求項１から請求項７の何れか一項に記載の複合電子部品。
【請求項９】
前記端子電極は入力端子及び出力端子である、請求項８に記載の複合電子部品。
【請求項１０】
前記端子電極はＬ字状である、請求項１から請求項９の何れか一項に記載の複合電子部品。
【請求項１１】
ＥＯＳは、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）、ＥＦＴ（Ｅｌｅｃｔｒｉｃａｌ  Ｆａｓｔ  Ｔｒａｎｓｉｅｎｔ）、サージ（Ｓｕｒｇｅ）、ラッチアップ（Ｌａｔｃｈ  Ｕｐ）、及びＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）からなる群より選択されたいずれか一つ以上である、請求項１から請求項１０の何れか一項に記載の複合電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の手動素子を備えた複合電子部品に関するものである。
【背景技術】
【０００２】
最近、半導体産業の急激な発展に伴い、ＩＣを小型化及び高性能化のためにＩＣの超高集積化を追求している結果、ＩＣの内部において静電気対策に関する十分な技術的工夫を施すことが困難な状況である。そのため、ＩＣの内部ではなくＩＣの電源入力端及び信号入力端においてＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）防止素子を適用するための技術に対する必要性が増加している。
【０００３】
上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）とは、製品において定めてある絶対定格をオーバーするすべての場合の電磁的ストレスのことである。
【０００４】
携帯電話、デジタルカメラ、ＰＤＡのような携帯型製品や、高速データ線、ＵＳＢ、ＩＥＥＥ  １３９４、及びＨＤＭＩ（登録商標）などにおけるデータ伝送速度は次第に速くなり、電磁波のような上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）に対する対策はさらに重要な問題となりつつある。
【０００５】
また、自動車やＴＶなどの様々な機能を行う電子ボード（Ｂｏａｒｄ）を構成する製品ではボード間の接続ケーブルを接続したコネクタが必須である。これは、作業工程中に作業者及びユーザーが非常に接触しやすい部分であるため、製品の信頼性のために人体との接触により生じる電気的ノイズ及び静電気に対する対策が非常に重要となる。
【０００６】
このようなＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）防止対策部品としては、ＭＬＣＣ（Ｍｕｌｔｉｌａｙｅｒ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）、ＴＶＳダイオード（Ｔｒａｎｓｉｅｎｔ  Ｖｏｌｔａｇｅ  Ｓｕｐｐｒｅｓｓｉｏｎ  Ｄｉｏｄｅ）、バリスタ（Ｖａｒｉｓｔｏｒ）、またはＥＳＤサプレッサ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｓｕｐｐｒｅｓｓｏｒ）などが単独または並列に接続されて用いられてきた。
【０００７】
この場合、電子機器の部品が配置される面積が増加せざるを得ず、その結果、電子機器の小型化に制限をかけ得る。
【０００８】
また、上記ＭＬＣＣを除いた部品は、ＭＬＣＣが有する独自のノイズフィルタ特性をはじめとする電気的な特性を確保しにくいため、単独で電子機器に適用される事例は非常に稀であるというのが実情である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】韓国公開特許第２０１０−００４３５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、部品実装面積を減少させることができる複合電子部品を提供することである。
【００１１】
また、本発明の他の目的は、ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）成分をバイパスすることができる複合電子部品を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一実施形態は、基板、及び上記基板の少なくとも一面に形成され、内部にコアを有するコイル部を含む本体を含むインダクタと、上記コイル部の上部及び下部の少なくとも一部に配置され、且つ静電気防止電極と上記静電気防止電極の間に配置された静電気防止ペーストとを含むＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子と、が結合された複合体と、上記複合体の長さ方向の両側面に配置され、上記インダクタのコイル部及び静電気防止電極と接続される端子電極と、を含み、上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子は、上記コアと所定の間隔離れ、且つ上記本体の幅方向の側面に隣接する領域に配置される複合電子部品を提供する。
【発明の効果】
【００１３】
本発明の一実施形態によると、部品の実装面積を減少させることができる複合電子部品を提供することができる。
【００１４】
また、別の静電気防止素子を装着しなくても、インダクタ本体内にＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子を内蔵することにより、インダクタ部品だけで静電気防止対策を実現することができる。
【００１５】
なお、ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子を、インダクタのコアと所定の間隔離れ、且つインダクタ本体の幅方向の側面に隣接する領域に配置することにより、磁束が集中する中心部領域から外れるように配置することができるため、インダクタの効率低下を防ぐことができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態による複合電子部品を概略的に示す透明斜視図である。
【図２】図１に示す複合電子部品を上部から見た透視平面図である。
【図３】図１に示す複合電子部品においてＩ−Ｉ'線に沿った面を切断面とする断面図である。
【図４】本発明の第２実施形態による複合電子部品を概略的に示す透明斜視図である。
【図５】図４に示す複合電子部品においてＩＩ−ＩＩ'線に沿った面を切断面とする断面図である。
【図６】本発明の第３実施形態による複合電子部品を概略的に示す透明斜視図である。
【発明を実施するための形態】
【００１７】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
【００１８】
＜複合電子部品＞
以下、添付の図面を参照して本発明の好ましい実施形態について説明する。
【００１９】
図１は本発明の第１実施形態による複合電子部品を概略的に示す透明斜視図であり、図２は図１に示す複合電子部品を上部から見た透視平面図であり、図３は、図１に示す複合電子部品においてＩ−Ｉ'線に沿った面を切断面とする断面図である。
【００２０】
図１を参照すると、本発明の一実施形態による複合電子部品においては、「長さ方向」を「Ｌ」方向、「幅方向」を「Ｗ」方向、「厚さ方向」を「Ｔ」方向と定義する。ここで、「厚さ方向」は、インダクタのコイル部が配置される方向、すなわち、「めっき方向」と同一の概念で用いることができる。
【００２１】
一方、上記複合電子部品の長さ方向、幅方向、及び厚さ方向は、後述のとおり、インダクタの長さ方向、幅方向、及び厚さ方向と同一のものと定義する。
【００２２】
また、本発明の一実施形態において、複合電子部品は、互いに対向する上面及び下面、上記上面及び下面を接続する長さ方向の第１側面及び第２側面、及び幅方向の第１側面及び第２側面を有することができる。上記複合電子部品の形状に特に制限はないが、図面に示されたように、六面体形状であることができる。
【００２３】
なお、上記複合電子部品の長さ方向の第１側面及び第２側面、幅方向の第１側面及び第２側面は、後述のとおり、インダクタの長さ方向の第１側面及び第２側面、幅方向の第１側面及び第２側面と同一方向の面と定義する。
【００２４】
図１〜図３を参照すると、本発明の第１実施形態による複合電子部品１００は、基板２３、及び上記基板２３の少なくとも一方の面に形成され、且つ内部にコア４６を有するコイル部４２、４４を含む本体１１０を含むインダクタと、上記コイル部４２、４４の上部及び下部の少なくとも一部に配置され、且つ静電気防止電極１４１、１４２と上記静電気防止電極１４１、１４２の間に配置された静電気防止ペースト１４０とを含むＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０と、が結合された複合体１３０を含む。
【００２５】
本実施形態において、上記複合体１３０は、上記インダクタと、インダクタの本体１１０の内部に配置されたＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０と、が結合されて形成されることができる。しかし、上記複合体１３０の形成方法は特に制限されない。
【００２６】
例えば、上記複合体１３０は、別に製作された上記インダクタの本体１１０とＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０を導電性接着剤や樹脂などで結合させて形成することもでき、上記インダクタを構成する本体１１０内のコイル部４２、４４の上部及び下部の少なくとも一部に上記静電気防止電極１４１、１４２、静電気防止ペースト１４０、及び保護層１５０を順に配置して形成することもできるが、上記複合体１３０の形成方法は特に制限されない。
【００２７】
本発明の第１実施形態によると、上記インダクタを構成する本体１１０内のコイル部４２、４４の上部及び下部の少なくとも一部に、上記静電気防止電極１４１、１４２、静電気防止ペースト１４０、及び保護層１５０を順に配置することで複合体１３０を形成する。
【００２８】
以下では、上記複合体１３０を構成するインダクタ及びＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０について具体的に説明する。
【００２９】
図１〜図３を参照すると、上記インダクタを構成する本体１１０は、インダクタの外観を成し、磁気特性を示す材料であれば制限されず、例えば、フェライトまたは金属系軟磁性材料を充填して形成することができる。上記フェライトとしては、Ｍｎ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ−Ｃｕ系フェライト、Ｍｎ−Ｍｇ系フェライト、Ｂａ系フェライト、またはＬｉ系フェライトなどを用いることができ、上記金属系軟磁性材料としては、Ｆｅ−Ｓｉ−Ｂ−Ｃｒ系非晶質金属粉末材料を用いることができるが、これに制限されるものではない。
【００３０】
本体１１０は、六面体形状であってもよい。また、本発明の実施形態を明確に説明するために六面体における方向を定義すると、図１に示すＬ、Ｗ、及びＴはそれぞれ長さ方向、幅方向、及び厚さ方向を示す。上記本体１１０は、長さ方向の長さが幅方向の長さよりも大きい直方体形状を有することができる。
【００３１】
上記本体１１０の内部に形成される基板２３は、薄い薄膜に形成され、めっき層でコイル導体パターンを形成することができる材質であれば特に制限されず、例えば、ＰＣＢ基板や、フェライト基板、金属系軟磁性基板などで形成することができる。
【００３２】
上記基板２３の中央部を貫通して孔を形成し、上記孔をフェライトまたは金属系軟磁性材料などの磁性体で充填することでコア４６を形成することができる。磁性体で充填されるコア４６を形成することにより、インダクタンス（Ｉｎｄｕｃｔａｎｃｅ、Ｌ）を向上させることができる。
【００３３】
上記基板２３の一面にコイル状のパターンを有するコイル導体パターンを形成することができる。また、上記基板２３の反対面にもコイル状のパターンを有するコイル導体パターンを形成することができる。
【００３４】
上記コイル導体パターンは、スパイラル（ｓｐｉｒａｌ）状のコイルパターンを含むことができ、上記基板２３の一方の面とは反対側の面に形成されるコイル導体パターンは、上記基板２３に形成されるビア電極（図示せず）を介して電気的に接続されることができる。
【００３５】
上記コイル導体パターンは、インダクタのコイル部４２、４４となる。
【００３６】
上記コイル部４２、４４及びビア電極は、電気伝導性に優れた金属を含んで形成することができ、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、銅（Ｃｕ）、白金（Ｐｔ）、またはこれらの合金などで形成することができる。
【００３７】
上記コイル導体パターンの表面には、絶縁膜（図示せず）が形成されることができる。
【００３８】
上記絶縁膜は、スクリーン印刷法、フォトレジスト（ｐｈｏｔｏ  ｒｅｓｉｓｔ、ＰＲ）の露光、現像を通じた工程、スプレー（ｓｐｒａｙ）塗布、ディッピング（ｄｉｐｐｉｎｇ）工程などの公知の方法で形成することができる。
【００３９】
上記絶縁膜は、薄膜に形成することができるものであれば特に制限されないが、例えば、フォトレジスト（ＰＲ）、エポキシ（ｅｐｏｘｙ）系樹脂などを含むことで形成することができる。
【００４０】
上記基板２３の一面に形成されるコイル部４２の一端は、上記本体１１０の長さ方向の一方の側面に露出させることができ、上記基板２３の反対面に形成されるコイル部４４の一端は、上記本体１１０の長さ方向の他方の側面に露出させることができる。
【００４１】
上記本体１１０の長さ方向の両側面に露出している上記コイル部４２、４４と接続されるように、長さ方向の両側面には端子電極１３１、１３２が形成されることができる。
【００４２】
上記端子電極１３１、１３２は、上記本体１１０の厚さ方向の両面及び／または幅方向の両側面に延在して形成することができる。
【００４３】
上記端子電極１３１、１３２は、電気伝導性に優れた金属を含むことで形成することができ、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、または銀（Ａｇ）などの単独またはこれらの合金などで形成することができる。
【００４４】
上記インダクタは、信号インタフェース（Ｓｉｇｎａｌ  Ｉｎｔｅｒｆａｃｅ）、ＩＣ  Ｂｌｏｃｋ、または通信線（Ｌｉｎｅ）から他の部分に電力を安定的に供給するための役割を果たすことができる。
【００４５】
本発明の第１実施形態によると、上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０は、上記インダクタを構成する本体１１０内のコイル部４２、４４の上部及び下部の少なくとも一部に、静電気防止電極１４１、１４２、静電気防止ペースト１４０、及び保護層１５０を順に配置することで形成することができる。
【００４６】
このように、別の静電気防止素子を装着しなくても、インダクタ本体内にＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子を内蔵することにより、インダクタ部品だけで静電気防止対策を実現することができる。
【００４７】
上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）は、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）、ＥＦＴ（Ｅｌｅｃｔｒｉｃａｌ  Ｆａｓｔ  Ｔｒａｎｓｉｅｎｔ）、サージ（Ｓｕｒｇｅ）、ラッチアップ（Ｌａｔｃｈ  Ｕｐ）、及びＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）からなる群より選択されたいずれか一つ以上であってもよいが、必ずしもこれに制限されるものではない。
【００４８】
一般に、このようなＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）防止対策部品としては、ＭＬＣＣ（Ｍｕｌｔｉｌａｙｅｒ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）、ＴＶＳダイオード（Ｔｒａｎｓｉｅｎｔ  Ｖｏｌｔａｇｅ  Ｓｕｐｐｒｅｓｓｉｏｎ  Ｄｉｏｄｅ）、バリスタ（Ｖａｒｉｓｔｏｒ）、またはＥＳＤサプレッサ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｓｕｐｐｒｅｓｓｏｒ）などが単独または並列に接続されて用いられてきた。
【００４９】
本発明の一実施形態によると、上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０は、ＥＳＤサプレッサ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｓｕｐｐｒｅｓｓｏｒ）であってもよいが、必ずしもこれに制限されるものではない。
【００５０】
本発明の一実施形態による上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０がＥＳＤサプレッサ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｓｕｐｐｒｅｓｓｏｒ）であるため、以下のような理由から、バリスタ（Ｖａｒｉｓｔｏｒ）とは構造及び作用において異なる。
【００５１】
本発明の第１実施形態によると、上記静電気防止電極１４１、１４２は、同一の平面上において互いに対向する第１及び第２静電気防止電極１４１、１４２で構成することができる。
【００５２】
一般に、ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子としてのバリスタ（Ｖａｒｉｓｔｏｒ）は、酸化亜鉛（Ｚｉｎｃ  Ｏｘｉｄｅ）を原料物質とし、パラジウム（Ｐｄ）電極または銀（Ａｇ）電極が上記酸化亜鉛（Ｚｉｎｃ  Ｏｘｉｄｅ）を間に挟んで積層方向に対向しながら積層した形態である。
【００５３】
しかし、本発明の第１実施形態によると、上記静電気防止電極１４１、１４２は、同一の平面上において互いに対向する形態で配置することができる。
【００５４】
但し、必ずしもこれに制限されるものではなく、上記静電気防止電極１４１、１４２は、上記複合体１３０の厚さ方向において一部が互いに対向する第１及び第２静電気防止電極１４１、１４２で構成することもできる。
【００５５】
上記第１及び第２静電防止電極１４１、１４２は、導電性金属を含む導電性ペーストによって形成することができる。
【００５６】
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であってもよい。
【００５７】
本発明の第１実施形態によると、上記本体内のコイル部４２、４４の上部及び下部の少なくとも一部にスクリーン印刷法またはグラビア印刷法のような印刷法を通じて導電性ペーストを用いて上記第１及び第２静電気防止電極１４１、１４２を印刷することができる。
【００５８】
上記静電気防止ペースト１４０は、導電性の高分子を含むことができるが、必ずしもこれに制限されるものではない。
【００５９】
上記導電性の高分子は、コネクタからシステムまたはＩＣに信号が伝達される信号インタフェース（Ｓｉｇｎａｌ  Ｉｎｔｅｒｆａｃｅ）、電源端のＩＣ  Ｂｌｏｃｋ、または通信線（Ｌｉｎｅ）から入力される信号の電圧が定格電圧（回路電圧）のレベルである場合には、導電性を有さないが、瞬間的なＥＳＤなどの過電圧またはサージ（Ｓｕｒｇｅ）電流の発生時には、導電性を有するようになる。
【００６０】
上記過電圧またはサージ（Ｓｕｒｇｅ）電流の発生時には、導電性を有するようになった上記静電気防止ペースト１４０を介して上記第１及び第２静電気防止電極１４１、１４２が互いに短絡状態となることが可能である。
【００６１】
これにより、上記過電圧またはサージ（Ｓｕｒｇｅ）電流は、上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０を介して接地にバイパスされ、その結果、上記信号インタフェース（Ｓｉｇｎａｌ  Ｉｎｔｅｒｆａｃｅ）、ＩＣ  Ｂｌｏｃｋ、または通信線（Ｌｉｎｅ）を上記過電圧またはサージ電流から保護することができる。
【００６２】
上記導電性の高分子は、特に制限されるものではないが、例えば、シリコン（Ｓｉｌｉｃｏｎｅ）系樹脂であってもよい。
【００６３】
本発明の第１実施形態によると、上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０は、上記コイル部４２、４４の中心部領域であるコア４６と所定の間隔を隔てて離れており、且つ上記本体１１０の幅方向の側面に隣接する領域に配置される。
【００６４】
上記ＥＯＳ保護素子をこのように配置する理由は、インダクタの動作駆動時に上記中心部領域であるコア４６に実質的に磁束が集中する結果、中心部領域であるコアの上部にＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子が配置される場合、導体から発生するローレンツ（Ｌｏｒｅｎｔｚ）力による反磁場効果が原因でインダクタの効率が急減するおそれがあるためである。
【００６５】
したがって、本発明の一実施形態によると、ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子を、インダクタのコアと所定の間隔離れ、且つインダクタ本体の幅方向の側面に隣接する領域に配置することにより、磁束が集中する中心部領域から外れるように配置することができるため、インダクタの効率低下を防ぐことができる。
【００６６】
本発明の一実施形態によると、上記静電気防止ペースト１４０は、シリカをさらに含むことができる。
【００６７】
上記静電気防止ペースト１４０がシリカをさらに含むことにより、ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子の耐久性をより向上させることができる。
【００６８】
すなわち、多孔質（Ｐｏｒｏｕｓ）の構造を有するシリカを添加して静電気防止ペースト１４０を製作する場合、シリコン系樹脂の有機シリコン成分が多孔質（Ｐｏｒｏｕｓ）の構造の内部に閉じ込められ、静電気による衝撃が加えられると破壊され、有機シリコン成分が補充される構造を有するようになる。
【００６９】
したがって、多孔質（Ｐｏｒｏｕｓ）の構造を有するシリカを静電気防止ペースト１４０に添加する場合、静電気防止ペーストが充填された空間内における有機シリコン成分が減る傾向を抑制することができ、その結果、ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子の耐久性をより向上させることができる。
【００７０】
また、有機物を用いることにより、エポキシからなるインダクタの本体材料との接合強度が向上し、製造時にも焼結型ではなく、同様に硬化型を適用することができるため、製品の生産にさらに有利な効果がある。
【００７１】
本発明の第１実施形態によると、上記保護層１５０は、エポキシ系樹脂を含むことができる。
【００７２】
上記保護層１５０は、上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０において、上記第１及び第２静電気防止電極１４１、１４２と上記第１及び第２静電気防止電極１４１、１４２の間に配置された静電気防止ペースト１４０とを外部の環境から保護する作用をする構成で、上記保護層１５０の材料は特に制限されるものではない。
【００７３】
上記保護層１５０は、エポキシ系樹脂を含むことにより、上記第１及び第２静電気防止電極１４１、１４２と上記第１及び第２静電気防止電極１４１、１４２の間に配置された静電気防止ペースト１４０とを外部の環境から保護することができる。
【００７４】
また、上記保護層１５０は、上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０が上記インダクタの内部に配置されるため、必須構成ではなく、インダクタの本体１１０の内部に保護層なしでＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０を配置することもできる。
【００７５】
本発明の第１実施形態による複合電子部品は、上記複合体１３０の長さ方向の第１側面に配置され、上記インダクタ１１０の第１コイル部４２及び上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０の第１静電気防止電極１４１と接続される端子電極（入力端子）１３１と、上記複合体１３０の長さ方向の第２側面に形成され、上記インダクタ１１０の第２コイル部４４及び第２静電気防止電極１４２と接続される端子電極（接地端子または出力端子）１３２と、を含む。
【００７６】
上記入力端子１３１、及び上記接地端子または出力端子１３２が上記インダクタのコイル部４２、４４と接続されることで、上記複合電子部品は、入力された電力を他の部分に安定的に伝達する役割を果たすことができる。
【００７７】
また、上記入力端子１３１、及び上記接地端子または出力端子１３２がＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０の静電気防止電極１４１、１４２と接続されることで、上記複合電子部品は、入力信号のうちＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）成分をバイパスすることができる。
【００７８】
上記入力端子１３１、及び上記接地端子または出力端子１３２は、導電性金属を含む導電性ペーストによって形成することができる。
【００７９】
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であってもよい。
【００８０】
上記導電性ペーストは、絶縁性物質をさらに含むことができ、これに制限されるものではないが、例えば、上記絶縁性物質はガラスであってもよい。
【００８１】
上記入力端子１３１、及び上記接地端子または出力端子１３２を形成する方法は、特に制限されず、上記複合体をディッピング（ｄｉｐｐｉｎｇ）して形成することもでき、めっきなどの他の方法を用いて形成することもできる。
【００８２】
また、図面に示されてはいないが、上記入力端子１３１、及び上記接地端子または出力端子１３２の外側には、ニッケル／スズ（Ｎｉ／Ｓｎ）を用いためっきにより形成されためっき層を配置することができる。
【００８３】
上記入力端子１３１、及び上記接地端子または出力端子１３２は、Ｌ字形状を有することができるが、必ずしもこれに制限されるものではない。
【００８４】
本発明の一実施形態による複合電子部品は、従来とは異なり、上記インダクタの本体１１０内にＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０が内蔵されるため、信号インタフェース（Ｓｉｇｎａｌ  Ｉｎｔｅｒｆａｃｅ）、ＩＣ  Ｂｌｏｃｋ、または通信線（Ｌｉｎｅ）における実装面積を最小化して、実装空間の確保に優れた効果があり、実装時のコストを減少させることができるという効果もある。
【００８５】
図４は本発明の第２実施形態による複合電子部品を概略的に示す透明斜視図であり、図５は、図４に示す複合電子部品においてＩＩ−ＩＩ'線に沿った面を切断面とする断面図である。
【００８６】
図４及び図５を参照すると、本発明の第２実施形態による複合電子部品は、上記本発明の第１実施形態による複合電子部品の特徴に加えて、上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０が上記インダクタの本体１１０の下面にも配置された形態である。
【００８７】
上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０は、ＥＳＤサプレッサ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｓｕｐｐｒｅｓｓｏｒ）であってもよいが、必ずしもこれに制限されるものではない。
【００８８】
すなわち、本発明の第２実施形態による複合電子部品は、上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０が上記コイル部４２、４４の上部及び下部にそれぞれ配置された構造を有する。
【００８９】
本発明の第２実施形態によると、上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０を上記コイル部４２、４４の上部及び下部にそれぞれ配置することにより、別の静電気防止素子を装着しなくても、インダクタ本体内にＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子を内蔵するため、部品実装面積を減少させることができる。
【００９０】
また、別の静電気防止素子を装着しなくても、インダクタ本体内にＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子を内蔵することにより、インダクタ部品だけで静電気防止対策を実現することができる。
【００９１】
本発明の第２実施形態によると、上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０を上記コイル部４２、４４の上部及び下部にそれぞれ配置することにより、インダクタ部品だけで静電気防止対策の効果がさらに優れることができる。
【００９２】
また、ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０を、インダクタのコア４６と所定の間隔離れ、且つインダクタの本体１１０の幅方向の側面に隣接する領域に配置することにより、磁束が集中する中心部領域から外れるように配置することができるため、インダクタの効率低下を防ぐことができる。
【００９３】
上記本発明の第２実施形態による複合電子部品１００において、上述の本発明の第１実施形態による複合電子部品の特徴と同一の部分に対しては、重複説明を避けるために、ここでは詳細な説明を省略する。
【００９４】
図６は本発明の第３実施形態による複合電子部品を概略的に示す透明斜視図である。
【００９５】
図６を参照すると、本発明の第３実施形態による複合電子部品１００は、上述の本発明の第１実施形態による複合電子部品の特徴に加えて、上記複合体１３０の幅方向の少なくとも一方の面に上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０と接続された接地端子１３３をさらに含む。
【００９６】
上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０は、 ＥＳＤサプレッサ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｓｕｐｐｒｅｓｓｏｒ）であってもよいが、必ずしもこれに制限されるものではない。
【００９７】
すなわち、本発明の第３実施形態による複合電子部品１００は、上記複合体１３０の幅方向の少なくとも一面に上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０と接続された接地端子１３３がさらに配置された構造を有する。
【００９８】
本発明の第３実施形態による複合電子部品１００の場合、上記複合体１３０の長さ方向の第１面に配置された端子電極は入力端子１３１となり、複合体１３０の長さ方向の第２面に配置された端子電極は出力端子１３２となる。
【００９９】
すなわち、コネクタからシステムまたはＩＣに信号が伝達される信号インタフェース（Ｓｉｇｎａｌ  Ｉｎｔｅｒｆａｃｅ）、電源端のＩＣ  Ｂｌｏｃｋ、または通信線（Ｌｉｎｅ）から入力される信号の電圧が定格電圧（回路電圧）のレベルである場合には、上記静電気防止ペースト１４０が導電性を有さず、この場合には、上記入力端子１３１及び出力端子１３２を介して信号電圧が入出力される。
【０１００】
しかし、瞬間的なＥＳＤなどの過電圧またはサージ（Ｓｕｒｇｅ）電流の発生時には、上記静電気防止ペースト１４０は導電性を有するようになり、上記過電圧またはサージ（Ｓｕｒｇｅ）電流の発生時に導電性を有するようになった上記静電気防止ペースト１４０を介して上記第１及び第２静電気防止電極１４１、１４２が互いに短絡状態になることが可能である。
【０１０１】
これにより、上記過電圧またはサージ（Ｓｕｒｇｅ）電流は、上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０を介して接地端子１３３にバイパスされ、その結果、上記信号インタフェース（Ｓｉｇｎａｌ  Ｉｎｔｅｒｆａｃｅ）、ＩＣ  Ｂｌｏｃｋ、または通信線（Ｌｉｎｅ）を上記過電圧またはサージ電流から保護することができる。
【０１０２】
本発明の第３実施形態による複合電子部品１００は、上記複合体１３０の幅方向の少なくとも一面に上記ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子１２０と接続された接地端子１３３がさらに配置された構造で、過電圧またはサージ（Ｓｕｒｇｅ）電流が上記接地端子１３３にバイパスされるため、回路内のダメージが発生する可能性が少なく、信号インタフェース（Ｓｉｇｎａｌ  Ｉｎｔｅｒｆａｃｅ）、ＩＣ  Ｂｌｏｃｋ、または通信線（Ｌｉｎｅ）の保護効果がさらに優れることができる。
【０１０３】
上記接地端子１３３は、上記複合体１３０の幅方向の第１側面に形成されるが、上記複合体１３０の上面及び下面に延在して形成することもできる。
【０１０４】
上記入力端子１３１及び出力端子１３２は、Ｌ字状を有することができるが、必ずしもこれに制限されるものではない。
【０１０５】
このように、上記複合電子部品１００は、出力端などのコネクタ及びシステムまたはＩＣの間に備えられるインダクタとＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ）保護素子を一つの部品として実現したものである。したがって、上記複合電子部品は素子の集積度が向上する。
【０１０６】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１０７】
１００  複合電子部品
１１０  （インダクタ）本体
１２０  ＥＯＳ保護素子
１３０  複合体
２３  基板
４２  第１コイル部
４４  第２コイル部
４６  コア
１３１  端子電極（入力端子）
１３２  端子電極（接地端子または出力端子）
１３３  接地端子
１４０  静電気防止ペースト
１４１、１４２  第１及び第２静電気防止電極
１５０  保護層
【図１】
2018032843.tif 000003
【図２】
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【図３】
2018032843.tif 000005
【図４】
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【図５】
2018032843.tif 000007
【図６】
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