(57)【要約】      （修正有）【課題】集積ＣＭＯＳプロセスにおいてゲート酸化物層の厚さを制御する方法を提供する。【解決手段】方法は、ブロッキング酸化物層を形成するため及び第２の領域における少なくとも１つの金属−酸化物−半導体（ＭＯＳ）トランジスタのゲート酸化物層を形成するために、ＮＶゲートスタックのキャップ層の少なくとも第１の部分を同時に酸化し、従って消費するために、２段階のゲート酸化プロセスを実行するステップを含む。少なくとも１つのＭＯＳトランジスタのゲート酸化物層は、第１の酸化工程と第２の酸化工程との両方の間に形成される。【選択図】図１
2018041977.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ上に誘電体スタックを形成するステップであって、前記誘電体スタックは、ウェ
ハ上のトンネル誘電体層と、電荷トラップ層と、該電荷トラップ層を覆うキャップ層とを
含む、誘電体スタックの形成ステップと、
前記ウェハの第２の領域における前記誘電体スタックを同時に除去しつつ、前記ウェハ
の第１の領域に不揮発性メモリ（ＮＶＭ）トランジスタの不揮発性（ＮＶ）ゲートスタッ
クを形成するために前記誘電体スタックをパターニングするステップと、
前記ＮＶゲートスタックの前記キャップ層の少なくとも第１の部分を同時に酸化して、
ブロッキング酸化物層を形成し、且つ前記第２の領域における少なくとも１つの金属−酸
化物−半導体（ＭＯＳ）トランジスタのゲート酸化物層を形成するために、２段階のゲー
トの酸化プロセスを実行するステップと、を含み、
前記少なくとも１つのＭＯＳトランジスタの前記ゲート酸化物層は、前記２段階のゲー
ト酸化プロセスの第１の酸化工程と第２の酸化工程の両方の間に形成される、方法。
【請求項２】
前記２段階のゲート酸化プロセスを実行するステップの後に、前記ＮＶゲートスタック
の前記ブロッキング酸化物層の厚さと、前記少なくとも１つのＭＯＳトランジスタの前記
ゲート酸化物層との間の厚さの比は、おおよそ、１：２．３３〜１：６．６７の範囲内で
ある、請求項１に記載の方法。
【請求項３】
前記ゲート酸化プロセスの前記第２の酸化工程は、前記第１の酸化工程の後、直ぐに実
行される、請求項１に記載の方法。
【請求項４】
前記ゲート酸化プロセスの前記第１の酸化工程中、前記ＮＶゲートスタックの前記キャ
ップ層の前記少なくとも第１の部分は、化学量論的及び化学的の両方で実質的に変化しな
いままである、請求項１に記載の方法。
【請求項５】
前記ゲート酸化プロセスの前記第１の酸化工程の後、前記少なくとも１つのＭＯＳトラ
ンジスタの前記ゲート酸化物層は、第１の厚さに成長し、
前記ゲート酸化プロセスの前記第２の酸化工程中、前記ゲート酸化物層は、第２の厚さ
まで成長し続け、前記第２の厚さは前記第１の厚さよりも大きい、請求項３に記載の方法
。
【請求項６】
前記ゲート酸化プロセスの第１の酸化工程は、高速熱酸化（ＲＴＯ）プロセスを含む、
請求項１に記載の方法。
【請求項７】
前記ゲート酸化プロセスの第２の酸化工程は、ウェット・インサンチュ蒸気生成（ＩＳ
ＳＧ）プロセスを含む、請求項１に記載の方法。
【請求項８】
前記第１及び第２の酸化工程の少なくとも１つは、シングルウェハ処理チャンバ又はバ
ッチウェハ処理チャンバ内で実行される、請求項１に記載の方法。
【請求項９】
前記ゲート酸化プロセスの第１の酸化工程は、ウェットＩＳＳＧプロセスを含み、前記
ゲート酸化プロセスの第２の酸化工程は、ドライＲＴＯプロセスを含む、請求項３に記載
の方法。
【請求項１０】
前記ゲート酸化プロセスの前記第１の酸化工程は、高速分子酸化を含む、請求項７に記
載の方法。
【請求項１１】
前記ゲート酸化プロセスの前記第１及び第２の酸化工程の完了後、前記ＮＶＭトランジ
スタの前記ブロッキング酸化物層はおおよそ３０Å〜４５Åの範囲内の厚さに達し、一方で、前記少なくとも１つのＭＯＳトランジスタの前記ゲート酸化物層は、おおよそ１０５Å〜２００Åの範囲内の前記第２の厚さに達する、請求項５に記載の方法。
【請求項１２】
前記誘電体スタックは、前記キャップ層の頂部に堆積される犠牲酸化物層をさらに備え
、
前記キャップ層は、窒化物又は酸窒化物層を含み、前記第１の部分と第２の部分とに分
けられ、
前記第２の部分は、前記第１の部分の上に堆積され、
前記ＮＶゲートスタックの前記ブロッキング酸化物層は、前記キャップ層の少なくとも
前記第１の部分を消費することで形成される、請求項１に記載の方法。
【請求項１３】
前記２段階のゲート酸化プロセスを実行するステップの前に、本方法は、
前記ウェハの表面上に残存する酸化物を同時に除去して、前記第２の領域の前記ウェハ
の前記表面を露出させながら、前記ＮＶゲートスタックの前記キャップ層の前記犠牲酸化
物層及び少なくとも前記第２の部分を除去するために、ゲート酸化物（ＧＯＸ）前洗浄プ
ロセスを実行するステップをさらに含み、
前記キャップ層の前記第２の部分は、前記キャップ層の前記第２の部分の除去を容易に
するために、前記第１の部分に対して酸素リッチな組成を含む、請求項１２に記載の方法
。
【請求項１４】
前記ウェハ上に誘電体スタックを形成するステップの前に、本方法は、
前記ＮＶＭトランジスタのチャネルを形成するために、前記ウェハの前記第１の領域に
、インジウムをおおよそ５×１０１１ｍ−２〜１×１０１３ｃｍ−２の範囲内のドーズ量
で注入するステップをさらに含む、請求項１に記載の方法。
【請求項１５】
前記ゲート酸化プロセスの前記第１及び第２の酸化工程は、ＩＳＳＧ処理チャンバ内で
両方とも実行され、且つおおよそ８００℃〜１１００℃の範囲内の温度に曝され、
前記第１の酸化工程中には、酸素のみが前記ＩＳＳＧ処理チャンバへ導入され、
前記第２の酸化工程中には、酸素と水素の両方が、前記ＩＳＳＧ処理チャンバへ導入さ
れる、請求項１に記載の方法。
【請求項１６】
前記第１及び第２の酸化工程の両方はＩＳＳＧプロセスであり、
前記２段階のゲート酸化プロセスを実行するステップにおける、前記第１の酸化工程の
実行と前記第２の酸化工程の実行との間に、本方法は、
前記第１の酸化工程中に前記ＮＶゲートスタックの前記キャップ層の前記第１の部分の
一部を酸化することで形成された第１のブロッキング酸化物層のみを露出させるために開
口部をパターニングするステップと、
前記ＮＶゲートスタックにおける前記第１のブロッキング酸化物層を除去するステップ
と、をさらに含む、請求項１に記載の方法。
【請求項１７】
ウェハを、複数の第１の領域と複数の第２の領域とに分けるステップと、
前記ウェハに誘電体スタックを形成するステップであって、前記誘電体スタックは、前
記ウェハ上の底部の酸化物層と、多層の電荷トラップ膜と、該多層の電荷トラップ膜を覆
う底部及び頂部の窒化物キャップ層と、頂部の犠牲酸化物層とを含む、誘電体スタックの
形成ステップと、
各前記第２の領域における前記誘電体スタックを同時に除去しつつ、各前記第１の領域
にシリコン-酸化物-窒化物-酸化物-シリコン（ＳＯＮＯＳ）トランジスタの不揮発性（Ｎ
Ｖ）ゲートスタックを形成するために前記誘電体スタックをパターニングするステップと
、
ドライＲＴＯプロセス及びウェットラジカルＩＳＳＧプロセスを含む２段階のゲート酸
化プロセスを実行するステップと、
を含む方法であって、
前記ドライＲＴＯプロセスは、各前記第２の領域に、少なくとも１つの金属−酸化物−
半導体（ＭＯＳ）トランジスタの第１のゲート酸化物層を形成し、
前記ウェットラジカルＩＳＳＧプロセスは、少なくとも前記底部の窒化物のキャップ層
を同時に酸化して、各前記第１の領域における前記ＮＶゲートスタックのための頂部の酸
化物層を形成するために、前記ドライＲＴＯプロセスの後に直ぐに実行され、且つ各前記
第２の領域における前記少なくとも１つの金属−酸化物−半導体（ＭＯＳ）トランジスタ
の前記第１のゲート酸化物層上に酸化物層を形成し続け、該酸化物層の厚さを増やす、方
法。
【請求項１８】
前記２段階のゲート酸化プロセスを実行するステップの後に、前記ＮＶゲートスタック
の頂部の酸化物層と前記少なくとも１つのＭＯＳトランジスタの前記第１のゲート酸化物
層との間の厚さの比は、おおよそ、１：２．３３〜１：６．６７の範囲内である、請求項
１７に記載の方法。
【請求項１９】
集積相補型金属-酸化物-半導体（ＣＭＯＳ）プロセスフローにおいてＳＯＮＯＳトラン
ジスタのブロッキング酸化物層の厚さを制御するための方法であって、該方法は、
ウェハを、第１の領域と第２の領域とに分けるステップと、
前記第１の領域に少なくとも１つのＳＯＮＯＳトランジスタを形成するステップであっ
て、各ＳＯＮＯＳトランジスタは第１の実用厚さを有する前記ブロッキング酸化物層を含
む、ＳＯＮＯＳトランジスタの形成ステップと、
前記第２の領域に少なくとも１つのＭＯＳトランジスタを形成するステップであって、
該少なくとも１つのＭＯＳトランジスタは、高電圧（ＨＶ）ＭＯＳトランジスタを含み、
該ＨＶＭＯＳトランジスタは、第２の実用厚さを有するゲート酸化物層を含む、ＭＯＳト
ランジスタの形成ステップと、を含み、
前記少なくとも１つのＳＯＮＯＳトランジスタ及び前記少なくとも１つのＭＯＳトラン
ジスタは、同時に形成され、
前記ＳＯＮＯＳトランジスタのそれぞれの前記ブロッキング酸化物層及び前記ＨＶＭＯ
Ｓトランジスタの前記ゲート酸化物層は、２段階の酸化プロセスにて同時に形成され、該
酸化プロセスは、
前記ＨＶＭＯＳトランジスタの前記ゲート酸化物層を第１の厚さに成長させるための
ドライＲＴＯプロセスと、
前記少なくとも１つのＳＯＮＯＳトランジスタの前記ブロッキング酸化物層の厚さが
前記第１の実用厚さに近い厚さになるまでブロッキング酸化物層同時に形成し、且つ前記
ＨＶＭＯＳトランジスタの前記ゲート酸化物層の上に酸化物層を第２の厚さまで成長させ
続けるためのウェットラジカルＩＳＳＧプロセスと、を含み、
前記第２の厚さは、前記第１の厚さよりも大きく、前記ＨＶＭＯＳトランジスタの前
記第２の実用厚さに達する、方法。
【請求項２０】
前記少なくとも１つのＳＯＮＯＳトランジスタの前記ブロッキング酸化物層の前記第１
の実用厚さは、おおよそ３０Å〜４５Åの範囲内であり、その一方で、前記ＨＶＭＯＳトランジスタの前記ゲート酸化物層の前記第２の実用厚さは、おおよそ１０５Å〜２００Åの範囲内であり、前記ブロッキング酸化物層の前記第１の実用厚さと前記ゲート酸化物層の前記第２の実用厚さとの間の比は、おおよそ１：２．３３〜１：６．６７の範囲内である、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１５年６月１９日に出願された米国特許出願第１４／７４５，２１７号
の国際出願であり、３５  Ｕ．Ｓ．Ｃ．  １１９（ｅ）の下、２０１５年３月９日付け出
願の米国仮特許出願第６２／１３０，１０６号の優先権を主張するものであり、これらは
全て、参照により本明細書に組み込まれる。
【背景技術】
【０００２】
本開示は、概して、半導体デバイスに関するものであり、より詳細には、既存の相補型
金属酸化物半導体（ＣＭＯＳ）のファウンドリ・ロジック技術への酸化物−窒化物−酸化
物（ＯＮＯ）スタックのような、埋め込み型又は一体形成型の電荷トラップゲートスタッ
クを含むメモリセル及びその製造方法に関するものである。
【０００３】
システムオンチップのような多くの用途にとっては、金属酸化物半導体電界効果トラン
ジスタ（ＭＯＳＦＥＴ）及び不揮発性メモリ（ＮＶＭ）トランジスタに基づく論理デバイ
ス及びインターフェース回路を、単一のチップ又はウェハに集積するのが望ましい。この
集積化は、ＭＯＳトランジスタ及びＮＶＭトランジスタの製造プロセスの両方に深刻な影
響を及ぼす可能性がある。ＭＯＳトランジスタは、典型的には、標準的又は基本的な相補
型金属酸化物半導体（ＣＭＯＳ）プロセスフローを用いて製造され、ＣＭＯＳプロセスフ
ローは、導電性材料、半導体材料及び誘電体材料の形成及びパターニングを伴う。これら
の材料の組成のほかに、このようなＣＭＯＳプロセスフローに用いられる処理試薬の組成
や濃度及び温度も、得られるＭＯＳトランジスタが適切に機能することを保証するために
、は、工程ごとに厳密に制御される。
【０００４】
不揮発性メモリ（ＮＶＭ）デバイスは、シリコン−酸化物−窒化物−酸化物−シリコン
（ＳＯＮＯＳ）ベースのトランジスタのような不揮発性メモリトランジスタを含み、これ
らのトランジスタは電荷トラップゲートスタックを含み、電荷トラップゲートスタックに
格納又はトラップされる電荷は、情報を論理１又は０として格納するためにＮＶＭトラン
ジスタの閾値電圧を変化させる。電荷トラップゲートスタックの形成は、２つの誘電体層
又は酸化物層の間に挟まれる窒化物又は酸窒化物の電荷トラップ層の形成を伴い、電荷ト
ラップ層は、典型的には、基本的なＣＭＯＳプロセスフローのそれらとはかなり異なる材
料及びプロセスを用いて製造され、ＭＯＳトランジスタの製造に悪影響を及ぼしたり、そ
の製造により影響を受けたりする可能性がある。特に、ＭＯＳトランジスタのゲート酸化
物又は誘電体層を形成することは、電荷トラップ層の厚さ又は組成を変えることによって
、先に形成された電荷トラップゲートスタックの性能を、かなり低下させてしまうことが
ある。加えて、この集積化は、基本的なＣＭＯＳプロセスフローに深刻な影響を与えるこ
とがあり、また、一般的には、かなりの数のマスクセット及びプロセス工程を必要とし、
これによって、デバイス製造の費用が追加され、実用デバイスの歩留まりを低下させる可
能性がある。
【０００５】
さらに、集積製造プロセスにとっては、特にＭＯＳトランジスタが高電圧入力／出力（
ＨＶ  Ｉ／Ｏ）トランジスタである場合に、ＭＯＳトランジスタのゲート酸化物層の厚さ
要件を満足しながら、閾値電圧Ｖｔｓ及び／又は等価酸化物層厚（ＥＯＴ）の要件といっ
たような、諸要件に、ＮＶＭトランジスタの頂部酸化物層の厚さを制御できるようにする
ことが不可欠である。
【０００６】
本開示は、一例として示され、添付図面の図に限定されるものではない。
【図面の簡単な説明】
【０００７】
【図１】埋め込み型ＳＯＮＯＳベースのＮＶＭトランジスタ及びＭＯＳトランジスタを含むメモリセルを製造するための方法の実施形態を示すフローチャートである。
【図２】図２Ａ〜２Ｎは、図１の方法に係るメモリセルの製造中のメモリセルの一部の断面をそれぞれ示すブロック図であり、図２Ｏは、図１及び図２Ａ〜２Ｎの方法に従って製造される埋め込み型ＳＯＮＯＳベースのＮＶＭトランジスタ及びＭＯＳトランジスタベースを含む完成メモリセルの一部の断面を示す代表図である。
【発明を実施するための形態】
【０００８】
以下の説明では、本発明の幾つかの実施形態の良好な理解を提供するために、特定のシ
ステム、構成要素、方法等の例のような、多くの特定の詳細を述べる。しかしながら、当
業者には、少なくとも幾つかの実施形態がこれらの特定の詳細なしで実施可能であること
は明らかであろう。他の例では、本明細書で説明する技術を不必要に不明瞭にすることを
避けるために、周知の構成要素又は方法は詳細に記載しないか、又は、単純な図形式で提
示する。従って、以下で説明する具体的な説明は、単なる例示である。特定の実施形態は
、これらの例示的な詳細とは異なるも、依然として、本発明の精神及び範囲内にあると考
えられる。
【０００９】
埋め込み型の不揮発性メモリ（ＮＶＭ）トランジスタ及び金属酸化物半導体（ＭＯＳ）
トランジスタを含むメモリセル及びその製造方法の実施形態を、図を参照して本明細書で
説明する。しかしながら、特定の実施形態は、これらの特定の詳細のうち１つ以上がなく
ても実施することができ、又は、他の公知の方法、材料及び装置と組み合わせて実施する
こともできる。以下の記載では、本発明の完全な理解を提供するために、例えば特定の材
料、寸法、濃度及びプロセスパラメータ等といった、多くの特定の詳細が説明される。他
の例では、周知の半導体設計及び製造技術は、本発明を不必要に不明瞭にすることを避け
るため、特に詳細には記載しない。本明細書で云う、「実施形態」、「一実施形態」、「
例示的な実施形態」、「ある実施形態」及び「多様な実施形態」とは、その実施形態に関
連して説明される特定の特徴、構造又は特性が本発明の少なくとも１つの実施形態に含ま
れることを意味する。さらに、本明細書中の様々な箇所に出現する用語「一実施形態」、
「例示的な実施形態」、「ある実施形態」及び「多様な実施形態」とは、必ずしも全てが
、本発明の同じ実施形態を指すとは限られない。
【００１０】
以下の説明は、詳細な説明の一部を成す添付の図面についての説明を含む。図面は、例
示的な実施形態に係る図を示す。本明細書で「例」とも称するこれらの実施形態は、当業
者が本明細書に記載の主題の実施形態を実施することができるように十分詳細に説明され
る。実施形態は組み合わせてもよく、他の実施形態を用いてもよく、又は、構造的、論理
的及び電気的な変形を、主張する主題の範囲及び精神を逸脱することなく成してもよい。
本明細書に記載される実施形態は、主題の範囲を限定するという意図はなく、当業者が主
題を実施、作成及び／又は利用できるようにする意図であることを理解されたい。
【００１１】
本明細書で使用されるような用語「上方」、「下方」、「間」及び「上」は、他の層に
対する１つの層の相対位置に関するものである。例として、別の層の上方に又は別の層の
下方に堆積又は配置される１つの層は、他の層に直接接触してもよいし、又は、一以上の
介在層を有してもよい。さらに、層の間に堆積又は配置される１つの層は、層と直接接触
してもよいし、１つ以上の介在層を有してもよい。対照的に、第２の層「上」の第１の層
は、その第２の層と接触する。加えて、他の層に対する１つの層の相対位置は、ウェハの
絶対的な向きを考慮することなく、出発基板に対して膜を堆積し、修正し、且つ除去する
工程を想定して提供される。
【００１２】
ＮＶＭトランジスタは、シリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）
又はフローティングゲート技術に関連して実装される、メモリトランジスタ又はデバイス
を含むことができる。１つ以上のＭＯＳトランジスタを製造するために標準的又は基本的
ベースラインＣＭＯＳプロセスフローへＮＶＭトランジスタを集積又は埋め込むための方
法の実施形態を、図１及び図２Ａ〜２Ｎを参照して詳細に説明する。図１は、メモリセル
を製造するための方法又はプロセスフローの一実施形態を示すフローチャートである。図
２Ａ〜２Ｎは、図１の方法に係るメモリセルの製造中のメモリセルの一部の断面を示すブ
ロック図である。図２Ｏは、完成したメモリセルの一実施形態の一部の断面を示す代表図
である。
【００１３】
図１及び図２Ａを参照すると、プロセスは、基板又はウェハ２０４内に多くの分離構造
２０２を形成することから始まる（ステップ１０２）。分離構造２０２は、ウェハ２０４
の隣接領域に形成されるメモリセル（図示せず）から、形成されるメモリセルを分離する
。場合によってはさらに、分離構造２０２を組み込むことにより、ウェハ２０４の第１の
領域２０６内に形成されるＮＶＭトランジスタを、第２の領域２０８に形成される１つ以
上のＭＯＳトランジスタから、分離させることができる。一実施形態では、分離構造２０
２は、酸化物又は窒化物のような誘電体材料を含んでいてもよく、限定はされないが浅溝
分離（ＳＴＩ）又は局所酸化シリコン（ＬＯＣＯＳ）を含む任意の従来の技術で形成して
もよい。ウェハ２０４は、半導体デバイスの製造に適した任意の単結晶材料から構成され
るバルクウェハであってもよく、又は、ウェハ上に形成される適切な材料の上部エピタキ
シャル層を含むことができる。一実施形態では、ウェハ２０４のための適切な材料は、限
定はされないが、シリコン、ゲルマニウム、シリコンゲルマニウム又はＩＩＩ−Ｖ族化合
物半導体材料を含む。
【００１４】
一般的に及び任意的に、図２Ｂに最も良く示されているように、パッド酸化物層２０９
が、ウェハ２０４の第１の領域２０６及び第２の領域２０８の両方の表面２１６上に形成
される。一実施形態では、パッド酸化物層２０９は、約１０ナノメートル（ｎｍ）〜約２
０ｎｍの厚さを有する二酸化シリコン（ＳｉＯ２）とすることができ、これは、熱酸化プ
ロセス又はＩＳＳＧ（ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）プロセスに
よって成長させてもよい。
【００１５】
次に、図１及び図２Ｂを参照すると、ＮＶＭトランジスタ及び／又はＭＯＳトランジス
タが中に形成されるウェル、及びＭＯＳトランジスタのチャネルを形成するために、ドー
パントがパッド酸化物層２０９を通してウェハ２０４へ注入される（ステップ１０４）。
注入されるドーパントは任意の種類及び濃度であってよく、任意のエネルギーで注入して
もよく、任意のエネルギーは、ＮＶＭトランジスタ及び／又はＭＯＳトランジスタのウェ
ル又はディープウェルを形成するために及びＭＯＳトランジスタのチャネルを形成するた
めに必要なエネルギーを含む。例示として図２Ｂに示す特定の実施形態では、ＭＯＳ入力
／出力（Ｉ／Ｏ）トランジスタのような高電圧（ＨＶ）ＭＯＳトランジスタ２１４が上又
は内部に形成される、第２の領域２０８内に、ディープＮウェル２１０を形成するために
、適切なイオン種のドーパントが注入される。代替実施形態では、ウェル又はディープウ
ェルは、ＮＶＭトランジスタ、及び／又は、ＭＯＳトランジスタ２１２のような標準的な
ＭＯＳトランジスタ又は低電圧（ＬＶ）ＭＯＳトランジスタのために、形成することがで
きる。さらに、ウェルは、ウェハ２０４の表面２１６上方にフォトレジスト層のようなマ
スク層を堆積して、パターニングし、且つ、適切なエネルギーで適切なイオン種を適切な
濃度で注入することによって、形成されることを理解されたい。
【００１６】
一実施形態では、１つ以上のＭＯＳトランジスタ２１４，２１２のチャネル２１８が、
ウェハ２０４の第２の領域２０８に形成される。ウェル注入と同様に、チャネル２１８は
、ウェハ２０４の表面２１６上方にフォトレジスト層のようなマスク層を堆積して、パタ
ーニングし、且つ、適切なイオン種を適切なエネルギーにて適切な濃度で注入することに
よって、形成される。例えば、ＢＦ２を、約１０〜約１００キロエレクトロンボルト（ｋ
ｅＶ）のエネルギーで、且つ約１×１０１２ｃｍ−２〜約１×１０１４ｃｍ−２のドーズ
量で注入して、Ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタを形成することができる。Ｐ型ＭＯ
Ｓ（ＰＭＯＳ）トランジスタも同様に、ヒ素又はリンイオンを任意の適切なドーズ量及び
エネルギーで注入することで形成することができる。注入プロセスは、ＭＯＳトランジス
タ２１４，２１２の両方のチャネル２１８を同時に、又は、ＭＯＳトランジスタのチャネ
ルの１つをマスクするパターニングされたフォトレジスト層を含む標準的なリソグラフィ
技術を用いて別々の時間に形成するために使用され得ることを理解されたい。
【００１７】
次に、図１及び図２Ｃを参照すると、パターニングされたトンネルマスク２２０が、パ
ッド酸化物層２０９上に形成され又はパッド酸化物層２０９を覆い、適切なエネルギー及
び濃度の（矢印２２２で示す）イオンが、ＮＶＭトランジスタ２２６のチャネル２２４を
形成するためにトンネルマスクにおける窓又は開口部を経て注入され、そして、少なくと
も第２の領域２０８におけるトンネルマスク及びパッド酸化物層は除去される（ステップ
１０６）。トンネルマスクは、フォトレジスト層、又は、パターニングされた窒化物又は
シリコン窒化物層から形成されるハードマスクを含むことができる。
【００１８】
一実施形態では、ＮＶＭトランジスタ２２６のチャネル２２４は、ｎチャネルＮＶＭト
ランジスタを形成するために、インジウム（Ｉｎ）を、約５０〜約５００キロエレクトロ
ンボルト（ｋｅＶ）のエネルギーで、且つ約５×１０１１ｍ−２〜約１×１０１３ｃｍ−
２のドーズ量で注入された深いインジウムドープチャネルである。一実施形態では、ＮＶ
Ｍトランジスタ２２６のチャネル２２４を形成するためにインジウムを注入することは、
ＮＶＭトランジスタの閾値電圧（ＶＴ）の均一性を、約１５０ミリボルト（ｍＶ）からの
ＶＴのシグマから、約７０〜８０ｍＶに改善する。場合によっては追加的に、浅いドープ
チャネルが、チャネル２４にヒ素を、約２０ｋｅＶのエネルギーで、且つ約５×１０１１
ｍ−２〜約１×１０１３ｃｍ−２のドーズ量で注入して形成される。代替的に、ＢＦ２が
、ｎチャネルＮＶＭトランジスタを形成するために注入されてもよく、又は、ヒ素又はリ
ンがｐチャネルＮＶＭトランジスタを形成するために注入されてもよい。一代替実施形態
では、ＮＶＭトランジスタ２２６のチャネルは、ＭＯＳトランジスタ２１４，２１２のチ
ャネル２１８と同時に形成してもよい。
【００１９】
フォトレジストトンネルマスク２２０は、酸素プラズマを用いて灰化又は剥離すること
ができる。ハードマスクは、ウェット又はドライエッチングプロセスを用いて除去するこ
とができる。パッド酸化物層２０９は、例えば、界面活性剤を含有する１０：１の緩衝酸
化物エッチング（ＢＯＥ）を用いるウェット洗浄プロセスで除去される。代替的に、ウェ
ット洗浄プロセスは、２０：１のＢＯＥウェットエッチング、５０：１のフッ化水素酸（
ＨＦ）ウェットエッチング、パッドエッチング、又は他の任意の同様のフッ化水素酸系の
ウェットエッチング化学薬品を用いて、行うことができる。
【００２０】
図１及び図２Ｄ〜２Ｆを参照すると、ウェハ２０４の表面２１６は洗浄又は前洗浄され
、酸化物−窒化物−酸化物（ＯＮＯ）層又は酸化物−窒化物−酸化物−窒化物−酸化物（
ＯＮＯＮＯ）層のような多くの誘電体層が形成又は堆積され、マスクがこれらの誘電体層
上に形成され又はマスクがこれらの誘電体層を覆い、誘電体層はエッチングされて、第１
の領域２０６に誘電体ゲートスタック２３６を形成する（ステップＳ１０８）。前洗浄は
ウェット又はドライプロセスとすることができ、本実施形態では、前洗浄は、ＨＦ又は標
準的な洗浄（ＳＣ１）及び（ＳＣ２）を用いるウェットプロセスであり、これは、ウェハ
２０４の材料に対して選択性が高い。一実施形態では、ＳＣ１は、典型的には、約１０分
間、３０〜８０℃で、水酸化アンモニウム（ＮＨ４ＯＨ）、過酸化水素水（Ｈ２Ｏ２）及
び水（Ｈ２Ｏ）の１：１：５の水溶液を用いて実行される。別の実施形態では、ＳＣ２は
、約３０〜８０℃で、ＨＣｌ、Ｈ２Ｏ２及びＨ２Ｏの１：１：１０の水溶液に短時間浸す
ことで実行される。
【００２１】
図２Ｄを参照すると、誘電体（ＯＮＯ又はＯＮＯＮＯ）の堆積は、ウェハ２０４の第１
の領域２０６におけるＮＶＭトランジスタ２２６の少なくともチャネル２２４の上にトン
ネル誘電体層２２８を形成することで開始し、トンネル誘電体層２２８は、ＭＯＳトラン
ジスタがあるウェハ２０４の第２の領域２０８にまで広げることができる。トンネル誘電
体層２２８は、任意の材料であってよく、その厚さは、ＮＶＭトランジスタがバイアスさ
れていないとき、リークに対して適切な障壁を維持しつつ、印加ゲートバイアス電圧下で
、上にある電荷トラップ層内に電荷キャリアがトンネリングするのに適した任意の厚さと
することができる。特定の実施形態では、トンネル誘電体層２２８は、二酸化シリコン、
シリコン酸窒化物又はそれらの組み合わせであり、これらは、ＩＳＳＧ又はラジカル酸化
を用いる熱酸化プロセスにより、成長させることができる。
【００２２】
一実施形態では、二酸化シリコンのトンネル誘電体層２２８は、熱酸化プロセスで熱的
に成長させてもよい。例えば、二酸化シリコンの層は、酸素（Ｏ２）ガスのような酸素を
含有するガス又は雰囲気中で、７５０℃〜８００℃で、ドライ酸化を用いて成長させても
よい。熱酸化プロセスは、ウェハの露出した表面の酸化及び消費によって、約１．０ナノ
メートル（ｎｍ）〜約３．０ｎｍまでの厚さを有するトンネル誘電体層２２８の成長を行
うために、約５０〜１５０分の範囲内の時間の間、実行される。
【００２３】
別の実施形態では、二酸化シリコンのトンネル誘電体層２２８は、典型的には、蒸気を
形成するためにＨ２とＯ２を熱分解するために用いられる、プラズマの形成といったよう
な、点火事象なしで、互いに約１：１の比率の水素（Ｈ２）と酸素（Ｏ２）のガスをプロ
セスチャンバへ流すことを伴う、ラジカル酸化プロセスで成長させてもよい。代わりに、
Ｈ２とＯ２は、ウェハの表面に、ＯＨラジカル、ＨＯ２ラジカル又はＯジラジカル（ｄｉ
ｒａｄｉｃａｌ）のようなラジカルを形成するために、約０．５〜約５Ｔｏｒｒの範囲の
圧力で、約９００℃〜約１０００℃の範囲の温度で反応させることができる。ラジカル酸
化プロセスは、ウェハの露出した表面の酸化及び消費によって、約１．０ナノメートル（
ｎｍ）〜約４．０ｎｍまでの厚さを有するトンネル誘電体層２２８の成長を行うために、
約１〜約１０分の範囲内の時間の間、実行される。図２Ｄ及びこれに続く図において、ト
ンネル誘電体層２２８の厚さは、パッド酸化物層２０９に対して、明確性を目的として約
７倍の厚さに誇張されていることを理解されたい。一実施形態において、ラジカル酸化プ
ロセスで成長されるトンネル誘電体層２２８は、ウェット酸化技術で形成されるトンネル
誘電体層よりも、厚さは薄くなっていても、より高い密度であり、実質的により少ない水
素原子／ｃｍ３で構成される。特定の実施形態では、ラジカル酸化プロセスは、製造施設
が必要とするスループット（ウェハ／時）要求に影響を与えることなく、高品質のトンネ
ル誘電体層２２８を提供するために、複数のウェハを処理できるバッチ処理チャンバ又は
炉内で行われる。
【００２４】
別の実施形態では、トンネル誘電体層２２８は、化学蒸着（ＣＶＤ）又は原子層堆積に
より堆積される。また、トンネル誘電体層２２８は、限定はされないが、二酸化シリコン
、酸窒化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウ
ム、ハフニウムシリケート、ジルコニウムシリケート、酸窒化ハフニウム、酸化ハフニウ
ムジルコニウム及び酸化ランタンを含むことができる誘電体層から構成される。さらなる
別の実施形態では、トンネル誘電体層２２８は、二層の誘電体領域であってもよく、二層
誘電体領域は、例えば、限定はされないが、二酸化シリコン又は酸窒化シリコンといった
材料の底部層と、限定はされないが、窒化シリコン、酸化アルミニウム、酸化ハフニウム
、酸化ジルコニウム、ハフニウムシリケート、ジルコニウムシリケート、酸窒化ハフニウ
ム、酸化ハフニウムジルコニウム及び酸化ランタンを含むことができる材料の上部層とを
含む。
【００２５】
図２Ｄを再度参照すると、電荷トラップ層が、トンネル誘電体層２２８の上に形成され
又はトンネル誘電体層２２８を覆っている。概して、図示の実施形態におけるように、電
荷トラップ層は、トンネル誘電体層２２８により近い下部層又は第１の電荷トラップ層２
３２ａと、第１の電荷トラップ層に対して酸素リーンであり、かつ複数の電荷トラップ層
に分配される電荷トラップの大部分を含む上部層又は第２の電荷トラップ層２３０ｂとを
少なくとも含む複数の層から成る多層の電荷トラップ層２３０である。
【００２６】
多層の電荷トラップ層２３０の第１の電荷トラップ層２３０ａは、窒化シリコン（Ｓｉ
３Ｎ４）、シリコンリッチな窒化シリコン又は酸窒化シリコン（ＳｉＯｘＮｙ（Ｈｚ））
層を含むことができる。例えば、第１の電荷トラップ層２３０ａは、酸窒化シリコン層を
含むことができ、酸窒化シリコン層は、約２．０ｎｍと約６．０ｎｍとの間の厚さを有し
、これは、シリコンリッチで、酸素リッチな酸窒化物層を提供するように調整された比率
及び流量でジクロロシラン（ＤＣＳ）／アンモニア（ＮＨ３）及び亜酸化窒素（Ｎ２Ｏ）
／ＮＨ３ガス混合物を用いるＣＶＤプロセスで形成される。
【００２７】
次に、多層の電荷トラップ層２３０の第２の電荷トラップ層２３０ｂが、第１の電荷ト
ラップ層２３２ａの上に、直接的又は間接的に形成される。一実施形態では、第２の電荷
トラップ層２３０ｂは、第１の電荷トラップ層２３０ａのそれとは異なる、酸素、窒素及
び／又はシリコンの化学量論組成を有する窒化シリコン及び酸窒化シリコン層を含むこと
ができる。第２の電荷トラップ層２３０ｂは、約２．０ｎｍと約８．０ｎｍとの間の厚さ
を有する酸窒化シリコン層を含むことができ、第２の電荷トラップ層２３０ｂは、シリコ
ンリッチで、酸素リーンの上部窒化物層を提供するよう調整された比率及び流量でＤＣＳ
／ＮＨ３及Ｎ２Ｏ／ＮＨ３ガス混合物を含むプロセスガスを用いるＣＶＤプロセスによっ
て形成又は堆積することができる。一代替実施形態では、第１の電荷トラップ層２３０ａ
及び第２の電荷トラップ層２３０ｂの、酸素、窒素及び／又はシリコンの化学量論組成は
、互いに同じであってもよいし、又は、近似していてもよい。
【００２８】
別の実施形態では、第１の電荷トラップ層２３０ａと第２の電荷トラップ層２３０ｂと
の間に形成される誘電体層及び又は酸化物層（図示せず）が存在していてもよく、これは
、多層の電荷トラップ層２３０をＮＯＮスタックにする。ある実施形態では、多層の電荷
トラップ層２３０は、分割電荷トラップ層であり、これは、第１の（下側の）電荷トラッ
プ層２３０ａと第２の（上側の）電荷トラップ層２３０ｂとを分離する、薄い、中間酸化
物層（図示せず）をさらに含む。中間酸化物層は、プログラミング中に第２の電荷トラッ
プ層２３０ｂの境界部に蓄積する電子電荷が第１の電界トラップ層２３０ａ内へとトンネ
リングする確率を実質的に低減させ、結果的に、従来のメモリデバイスよりもリーク電流
が低くなる。一実施形態では、中間酸化物層は、熱的又はラジカル酸化を使用して選択さ
れた深さに酸化することで、形成される。ラジカル酸化は、例えば、１０００〜１１００
℃の温度でシングルウェハツールを使用して、又は、８００〜９００℃でバッチ反応器ツ
ールを使用して、実行することができる。Ｈ２とＯ２ガスの混合物は、シングルウェハツ
ールを使用する場合には、約１：１の比率及び１０〜１５Ｔｏｒｒの圧力で、バッチプロ
セスの場合には３００〜５００Ｔｏｒｒの圧力で、プロセスチャンバへ導入することがで
き、Ｈ２とＯ２ガスの導入時間は、シングルウェハツールを使用する場合は１〜２分、バ
ッチプロセスを使用する場合には３０分から１時間である。ある実施形態では、ラジカル
酸化プロセスは、典型的には、Ｈ２とＯ２を熱分解して蒸気を形成するのに使用される、
プラズマの形成といったような点火事象なしで行う。代わりに、Ｈ２とＯ２は、ＯＨラジ
カル、ＨＯ２ラジカル又はＯジラジカルのようなラジカルを形成して中間酸化物層を形成
するために、第１の電界トラップ層２３０ａの表面で反応させることが可能である。
【００２９】
本明細書で用いられるように、用語「酸素リッチ」及び「シリコンリッチ」は、（Ｓｉ
３Ｎ４）の組成を有し、かつ屈折率（ＲＩ）が約２．０である、当該分野で一般的に使用
されている、化学量論的な窒化シリコン又は「窒化物」に関連する。従って、「酸素リッ
チ」な酸窒化シリコンは、化学量論的なの窒化シリコンからシリコン及び酸素のより高い
重量％の方へのシフト（つまり、窒素の還元）を伴う。それゆえ、酸素リッチな酸窒化シ
リコン膜は、二酸化シリコンによく似ており、ＲＩは、純な二酸化シリコンの１．４５Ｒ
Ｉの方へと低減する。同様に、ここに記載する「シリコンリッチ」のような膜は、化学量
論的な窒化シリコンから、「酸素リッチ」な膜よりも酸素の少ないシリコンのより高い重
量％の方へのシフトを伴う。従って、シリコンリッチな酸窒化シリコン膜は、シリコンに
よく似ており、ＲＩは、純なシリコンの３．５ＲＩの方へと増大する。
【００３０】
図２Ｄを再び参照すると、誘電体層の数は、電荷トラップ層２３０上に形成される又は
電荷トラップ層２３０を覆う、キャップ層２３２をさらに含む。一実施形態では、キャッ
プ層２３２は、窒化シリコンを含み、この窒化シリコンの全て又は一部は、その後に酸化
されて、電荷トラップ層２３０を覆うブロッキング酸化物層を形成する。幾つかの実施形
態では、キャップ層２３２は、均一組成を有する窒化物の単一層（図示せず）であっても
よいし、化学量論的組成の勾配を有する窒化物の単一層であってもよいし、又は、図示の
実施形態のように、第２の電荷トラップ層２３０ｂを覆っている下部層又は第１のキャッ
プ層２３２ａと、第１のキャップ層２３２ａを覆っている上部層又は第２のキャップ層２
３２ｂとを少なくとも含む多層のキャップ層であってもよい。
【００３１】
一実施形態では、第１のキャップ層２３２ａは、窒化シリコン、シリコンリッチな窒化
シリコン又はシリコンリッチな酸窒化シリコン層を含むことができ、キャップ層２３２ａ
は、２．０ｎｍと４．０ｎｍとの間の厚さを有し、Ｎ２Ｏ／ＮＨ３とＤＣＳ／ＮＨ３のガ
ス混合物を用いてＣＶＤプロセスで形成される。同様に、第２のキャップ層２３２ｂも、
窒化シリコン、シリコンリッチな窒化シリコン又はシリコンリッチな酸窒化シリコン層を
含むことができ、これも、２．０ｎｍと４．０ｎｍとの間の厚さを有し、Ｎ２Ｏ／ＮＨ３
とＤＣＳ／ＮＨ３のガス混合物を用いてＣＶＤプロセスで形成される。随意的に、第１の
キャップ層２３２ａ及び第２のキャップ層２３２ｂは、異なる化学量論比を含んでもよい
。例えば、第２のキャップ層２３２ｂは、第１のキャップ層２３２ａを酸化する前のドラ
イ又はウェット洗浄プロセスにおいて第２のキャップ層の除去を容易にするために、第１
のキャップ層２３２ａに対してシリコン又は酸素リッチな組成を含んでいてもよい。代替
的に、第１のキャップ層２３２ａは、第１のキャップ層２３２ａの酸化を容易にするため
に、第２のキャップ層２３２ｂに対してシリコン又は酸素リッチな組成を含んでいてもよ
い。
【００３２】
図２Ｅを参照すると、犠牲酸化物層２３４が、第２のキャップ層２３２ｂ上に形成され
又は第２のキャップ層２３２ｂを覆う。一実施形態では、犠牲酸化物層２３４は、低圧化
学蒸着（ＬＰＣＶＤ）チャンバ内で化学蒸着プロセスによって形成又は堆積させてもよい
。例えば、犠牲酸化物層２３４は、シラン又はジクロロシラン（ＤＣＳ）とＯ２又はＮ２
Ｏ等のガスを含有する酸素との混合ガスを、二酸化シリコン（ＳｉＯ２）の犠牲酸化物層
を提供するよう調整された比率及び流量で、含むプロセスガスを用いてＣＶＤプロセスに
よって、堆積させてもよい。別の実施形態では、犠牲酸化物層２３４は、二酸化シリコン
の層を含んでいてもよく、この二酸化シリコンの層は、熱酸化処理、ＩＳＳＧ又はラジカ
ル酸化によって成長させることができ、約２．０ｎｍと約４．０ｎｍとの間の厚さを有す
る。
【００３３】
図２Ｆを参照すると、パターンマスク層（図示せず）が、犠牲酸化物層２３４上に形成
され又は犠牲酸化物層２３４を覆う。続いて、犠牲酸化物層２３４と、キャップ層２３２
ａ及び２３２ｂと、電荷トラップ層２３０ａ及び２３０ｂとがエッチング及びパターンニ
ングされて、ＮＶＭトランジスタ２２６のチャネル２２４を覆うゲートスタック２３６が
形成され、犠牲酸化物層２３４と、キャップ層２３２ａ及び２３２ｂと、電荷トラップ層
２３０ａ及び２３０ｂとがウェハ２０４の第２の領域２０８から除去される。一実施形態
では、パターンマスク層（図示せず）は、標準的なリソグラフィ技術を使用してパターン
ニングされるフォトレジスト層を含むことができ、犠牲酸化物層２３４と、キャップ層２
３２と、電荷トラップ層２３０は、トンネル誘電体層２２８又はウェハ２０４の表面２１
６に近くで止める、１つ以上の別個のステップを含むドライエッチングプロセスを使用し
て、エッチング又は除去することができる。
【００３４】
図１を参照すると、ゲート酸化物層又はＧＯＸの前洗浄が行われ、形成された両ＭＯＳ
トランジスタ２１４，２１２のゲート酸化物層も前洗浄され、ゲート層が、ＮＶＭトラン
ジスタ及び両ＭＯＳトランジスタのためのゲートを形成するために、堆積及びパターンニ
ングされる（ステップ１１０）。図２Ｇを参照すると、ＧＯＸ前洗浄プロセス中に、ゲー
トスタック２３６の犠牲酸化物層２３４と、キャップ層２３２の一部又は多層のキャップ
層２３２における第２のキャップ層２３２ｂのような、最上層の実質的に全てとが、高い
選択性の洗浄プロセスで、ゲートスタック２３６から除去される。特定の実施形態では、
高い選択性の洗浄プロセスは、第１のキャップ層２３２ａの一部さえも除去することがあ
る。一実施形態では、この洗浄プロセスは、ゲートスタック２３６の以外の第１の領域２
０６及び第２の領域２０８に残存している、酸化物のトンネル誘電体層２２８及びパッド
酸化物層２０９のような、残留酸化物層を、同時に又は一斉に除去して、ゲート酸化物層
の成長のためにその領域のウェハ２０４を調整させることができる。一実施形態では、キ
ャップ層２３２の厚さは、第２のキャップ層２３２ｂの一部又は実質的に全てと、第１の
キャップ層２３２ａの一部までも、ＧＯＸ前洗浄によって消費されることを可能にするよ
う調整される。一実施形態では、犠牲酸化物層２３４及び第２のキャップ層２３２ｂは、
界面活性剤を含有する１０：１の緩衝酸化物エッチング（ＢＯＥ）を用いるウェット洗浄
プロセスで除去される。代替的に、ウェット洗浄プロセスは、２０：１のＢＯＥウェット
エッチング、５０：１のフッ化水素酸（ＨＦ）ウェットエッチング、パッドエッチング又
は他の任意の同様のフッ化水素酸系のウェットエッチング化学薬品を用いて行うことがで
きる。
【００３５】
ＧＯＸ前洗浄のこの実施形態は、前洗浄工程（ステップ１１０）又はその後の酸化工程
（ステップ１１２）の何れかにおいても、むしろＮＶＭトランジスタ製造の集積化のため
に使用されるものであって、基本的なＣＭＯＳプロセスには実質上影響を及ぼさないので
有利である。
【００３６】
図２Ｈ及び図２Ｉを参照すると、一実施形態では、少なくとも、キャップ層２３２の残
存する部分又は多層のキャップ層の第１のキャップ層２３２ａ、或いは第２の電荷トラッ
プ層２３０ｂの一部を酸化して第２の電荷トラップ層２３０ｂを覆うブロッキング酸化物
層２３８を形成するために、２段階の酸化プロセスが連続して実行される。一実施形態で
は、２段階の酸化プロセスは、第２の領域２０８におけるウェハ２０４の表面２１６の少
なくとも一部を同時又は一斉に酸化して少なくとも１つのＭＯＳトランジスタの少なくと
もチャネル２１８を覆うゲート酸化物層２４０を形成しながら、第１のキャップ層２３２
ａを酸化してブロッキング酸化物層２３８を形成するのに適用される。よって、一般的に
は、ＮＶＭトランジスタの頂部の酸化物層及びＭＯＳトランジスタ２１２，２１４のゲー
ト酸化物層の両方を、それぞれの所望の実用厚さに成長させるために、２段階の酸化プロ
セスを設定可能にすることが不可欠である。一実施形態では、ゲート酸化物層の厚さは、
ＯＮＯスタックの信頼性の要求を満たすために、ＮＶＭトランジスタ２２６の最終頂部酸
化物層が約３０〜４０Åの厚さとなるような厚さとする。しかしながら、ある他の実施形
態では、ＭＯＳトランジスタは、Ｉ／Ｏトランジスタであってもよく、この場合、それら
のＩ／Ｏゲート酸化物層は、より高いＩ／Ｏ電圧をサポートするために、非常に厚くする
必要がある。例えば、一実施形態では、領域２０８におけるＭＯＳトランジスタの１つは
高電圧Ｉ／Ｏトランジスタであり、従って、（１００Å〜２００Åを超える）厚いゲート酸化物層を必要とする。このようなプロセスフローでは、ＭＯＳトランジスタのゲート酸化物の酸化中にプロセスフローは同一環境に曝されるため、Ｉ／Ｏゲート酸化物層は必要とされる厚さに達することができるが、ＮＶＭトランジスタ２２６の頂部酸化物層は、厚く成長し過ぎる可能性がある。その結果として、ＮＶＭトランジスタ２２６は、実効酸化膜厚（ＥＯＴ）及びプログラム／消去Ｖｔｓの要件を満たすことができないことがある。代替的に、堆積される頂部酸化物層を保護し、最終的なＮＶＭスタックにおける頂部酸化物層とすることができるが、ＮＶＭスタックの信頼性は、低品質の頂部酸化物層によって悪影響を受ける可能性がある。
【００３７】
従って、一実施形態では、新規の２段階の酸化プロセスを提案し、ＮＶＭトランジスタ
２２６の頂部酸化物層２３８とＭＯＳトランジスタのゲート酸化物層２４０の両方の厚さ
を所望な厚さとすると共に、成長酸化物層の品質を維持する。一実施形態では、第１段階
はドライＲＴＯ（Ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）とし、第２段階は
ＩＳＳＧのような、高速でラジカルなウェット酸化とする。図２Ｈを参照すると、酸化プ
ロセスは、場合によっては、プラズマのような点火事象を用いてバッチ又はシングルウェ
ハ処理チャンバ内で実行されるドライＲＴＯで開始する。例えば、一実施形態では、デバ
イスは、酸素（Ｏ２）ガスを処理チャンバ内へ流入させることを伴う、高速熱酸化プロセ
スを受ける。Ｏ２ガスは、第１のゲート酸化物の底部層２４０ａを形成するために、約０
．５〜５Ｔｏｒｒの範囲内の圧力で、約１０００〜１１００℃の範囲内の温度で反応させ
る。一実施形態では、第１のゲート酸化物の底部層２４０ａは、シリコンウェハ２０４の
酸化によって、少なくとも１つのＭＯＳトランジスタの少なくともチャネル２１８を覆う
第２の領域２０８と、ゲートスタック２３６の以外の第１の領域２０６とにおけるウェハ
２０４の表面２１６の少なくとも一部の上に成長する。しかしながら、一実施形態におい
て、ドライＲＴＯプロセスは、窒化物又は酸窒化物である、ＯＮＯゲートスタック２３６
の第１のキャップ層２３２ａにはほとんど影響を及ぼさず、実際上、ゲートスタック２３
６の上には成長する酸化物はほとんど成長しない。一代替実施形態では、ドライＲＴＯプ
ロセスは、非ラジカル酸化プロセスである、高速な分子酸化（ドライ又はウェット）に換
えてもよい。酸化プロセス中に形成されるラジカルはないから、窒化物又は酸窒化物であ
る第１のキャップ層２３２ａは、実際上、ゲートスタック２３６の上に成長される酸化物
をほとんど有することがない一方で、少なくとも１つのＭＯＳトランジスタの少なくとも
チャネル２１８を覆う第２の領域２０８におけるウェハ２０４の表面２１６の少なくとも
一部の上には、第１のゲート酸化物２３０ａの底層が形成される。一実施形態では、ドラ
イＲＴＯ酸化プロセスの後又はその代替酸化プロセスの後に、第１のゲート酸化物の底部
層２４０ａは、約８５Åから約９５Å以上の厚さを有する。
【００３８】
第１のゲート酸化物の底部層２４０ａが所望の厚さに成長した後、酸化プロセスは、Ｉ
ＳＳＧのような、第２のウェット高速ラジカル酸化プロセスの別の段階に、直ぐに進んで
もよい。図２Ｉを参照すると、例えば、ウェット高速ラジカル酸化は、場合によっては、
プラズマのような、点火事象を用いて、バッチ又はシングルウェハ処理チャンバ内で、実
行してもよい。例えば、一実施形態では、ブロッキング酸化物層２３８及び第１のゲート
酸化物の頂部層２４０ｂは、さもなければ、蒸気を形成するためにＨ２とＯ２を熱分解す
るのに用いられることになる、プラズマの形成のような点火事象なしで、水素（Ｈ２）と
酸素（Ｏ２）のガスを、互いに約１：１の比率でプロセスチャンバへ流すことを伴う、ウ
ェットラジカル酸化プロセスで成長させてもよい。代わりに、Ｈ２とＯ２は、キャップ層
２３２又は第１のキャップ層２３２ａの表面に、ＯＨラジカル、ＨＯ２ラジカル、Ｏジラ
ジカルのようなラジカルを形成するために、約０．５〜約１０Ｔｏｒｒの範囲内の圧力で
、約１０００℃〜約１１００℃の範囲内の温度で反応させることができる。酸化プロセス
は、ＩＳＳＧプロセスを用いて、単一ウェハに対しては約１〜５分の範囲内の期間行うか
、又は、バッチ炉プロセスの場合には３０〜１２０分の期間行って、第１のキャップ層２
３２ａの酸化及び消費によりブロッキング酸化物層２３８を成長させ、これを、第２の電
荷トラップ層２３０ｂの一部としてもよい。この酸化プロセスと同じ期間中に、第１のゲ
ート酸化物の頂部層２４０ｂが、少なくとも１つのＭＯＳトランジスタの少なくともチャ
ネル２１８を覆っている第２の領域２０８における第１のゲート酸化物の底部層２４０ａ
の上に成長する。一実施形態では、ＩＳＳＧのような第２のウェットラジカル酸化プロセ
スの後に、ブロッキング酸化物層２３８の厚さは約３０Å〜４５Åとなる。これと同時に、第１のゲート酸化物の頂部層２４０ｂが、約１０５Åから約２００Åの厚さに成長してゲート酸化物層２４０の形成が完了する。代替実施形態では、第２段階のウェット高速ラジカル酸化は、化学蒸着（ＣＶＤ）のようなプロセスに換えてもよく、又は、酸化物がＮＶＭトランジスタのゲートスタック２３６とＭＯＳトランジスタの第１のゲート酸化物の底部層２４０ａとの両方の上に同時に成長又は堆積する限り、場合によっては、点火事象を用いてバッチ又はシングルウェハ処理チャンバ内で実行される他のラジカル酸化プロセスに、換えてもよい。一実施形態では、前述のような２段階の酸化プロセスの後、ＮＭＶトランジスタの頂部酸化物層２３８と、少なくとも１つのＭＯＳトランジスタのゲート酸化物層２４０との間の厚さの比は、おおよそ、１：２．３３（１０５ｎｍ／４５ｎｍ）〜１：６．６７（２００／３０ｎｍ）の範囲内となる。
【００３９】
一実施形態では、時間、温度、圧力、反応物等といった、第１段階のドライＲＴＯプロ
セス及び第２段階のウェットＩＳＳＧプロセスにおけるパラメータを制御することで、第
１の領域２０６におけるＮＶＭトランジスタのブロッキング酸化物層２３８及び第２の領
域２０８における少なくとも１つのＭＯＳトランジスタのゲート酸化物層２４０の目標と
する厚さが達成される。
【００４０】
次の表は、提案の２段階の酸化プロセスの実装例を示す：
【表１】
2018041977.tif 000003
【００４１】
この例では、シリコン上に約１００Åの酸化物を成長させるドライＲＴＯプロセス（第
１の酸化段階）は、ウェハ２０４上の第２の領域２０８に約９５Åの酸化物を成長させる
ことができ、このプロセスは、窒化物又は酸窒化物である第１のキャップ層２３２ａには
ほとんど影響を及ぼさない。シリコン上に通常７０Åの酸化物を成長させるウェットＩＳ
ＳＧ（第２の酸化段階）は、ウェハ２０４上の第２の領域２０８に、一実施形態ではＨＶ
Ｉ／Ｏゲート酸化物の目標とすることができる約１１５Åまでのゲート酸化物２４０の
厚さを構築する。ＯＮＮＯ又はＯＮＯＮＯゲートスタック２３６の頂部酸化物層は、ウェ
ットＩＳＳＧプロセス中のみ成長する。シリコン上の７０Åの酸化の場合に、約４５Aの酸化物は、第１のキャップ層２３２ａにおける窒化物を消費することで成長し、これは、ゲートスタック２３６の第２の電荷トラップ層２３０ｂとすることができる。一実施形態において、ＳＯＮＯＳの頂部酸化物の約４５Åの目標の厚さは、ＥＯＴ及びＶｔｓの要件を満たすのに望ましい。他の実施形態では、高速ドライ熱酸化及びラジカルウェット酸化のパラメータを調整して、１つのシングルプロセスでＮＶＭトランジスタ及びＭＯＳトランジスタのための頂部酸化物層を所望の厚さとすることができる。さらに、両方の酸化のために高速熱プロセスを使用することにより、分離構造２０２における誘電体のようなＳＴＩギャップ充填誘電体とＯＮＯスタックとの間の相互作用が最小限に抑えられる。それは、キャップ充填誘電体中の水分が出て、ＳＯＮＯＳデバイスのＶｔｓに影響を及ぼす、ＯＮＯの厚さに及ぶ影響を最小限に抑える。
【００４２】
一実施形態では、２つのゲート酸化工程は、シングルウェハツールで実行される。ドラ
イ熱酸化及びウェットラジカル酸化プロセスは、例えばドライＲＴＯプロセスのための高
速熱アニール（ＲＴＡ）シングルウェハツールと、その後のＩＳＳＧプロセスのためのＩ
ＳＳＧシングルウェハツールといった、２つの異なるツールの何れかで行うことができる
。代替的に、ドライ及びウェットＲＴＯは、１つのＩＳＳＧツールにおいて実行してもよ
い。この特別の実施形態では、酸化は、最初に、ウェハの温度を１００〜１１００℃の範
囲に上昇させ、ドライＲＴＯプロセスを終えるのに必要な時間だけＯ２を流すことによっ
て、実行される。続いて、ＩＳＳＧ酸化を開始するために、Ｈ２が導入される。２つの酸
化工程の操作温度は、同じ値に維持するのが好適である。
【００４３】
一代替実施形態では、ドライＲＴＯ及びウェットＩＳＳＧ酸化工程の順序は、逆であっ
てもよい。デバイスは、場合によっては、プラズマのような点火事象を用いて、バッチ又
はシングルの何れかのウェハ処理シャンバ内でウェットＩＳＳＧ酸化を受け、ここで、頂
部酸化物層２３８’が、ＮＶＭトランジスタのゲートスタック２３６と、少なくとも１つ
のＭＯＳトランジスタの少なくともチャネル２１８を覆っている第２の領域２０８におけ
る第１のゲート酸化物底部層２４０ａとの両方の上に、成長することができる。ウェット
ＩＳＳＧ酸化は、ＮＶＭトランジスタ２３６の頂部酸化物層２３８’が所望の厚さに達し
たときに、終了することができる。続いて、ドライＲＴＯ工程が開始し、ゲート酸化物２
４０の複合厚さが所望の値に達するまで、第１のゲート酸化物底部層２４０ａ’の上に第
１のゲート酸化物頂部層２４０ｂ’を成長させることができる。ドライＲＴＯ工程は、ウ
ェットＩＳＳＧ酸化中に成長した、ＮＶＭトランジスタ２３６の頂部酸化物層２３８’の
厚さにはほとんど影響を及ぼさない。
【００４４】
別の代替実施形態では、両方の酸化工程がＩＳＳＧプロセスで行われるので、両方の酸
化工程は、ＮＶＭトランジスタのゲートスタック２３６の第１のキャップ層２３２ａを酸
化する。この実施形態では、第１のＩＳＳＧ酸化工程の後に、フォトマスクを適用するこ
とで、ＮＶＭトランジスタ領域のゲートスタック２３６のみが、フォトレジストを用いて
露出される。このフォトマスクを用いて、ＨＦエッチングが行われ、ＮＶＭトランジスタ
の第１のキャップ層２３２ａの上に成長した酸化物のみを除去して、窒化物の一部を消費
する。エッチングプロセスの後、フォトレジストは除去され、ウェハは、第２のウェット
ＩＳＳＧプロセスを受けて、ＭＯＳトランジスタの残余のゲート酸化物２４０を形成し、
また、所望の厚さに達するまで残余の第１のキャップ層２３２ａを消費することによって
ＮＶＭトランジスタの頂部酸化物層２３８も形成する。この特定の実施形態では、追加の
フォトマスクを必要とする。
【００４５】
ある実施形態では、簡単に上述したように、ドライラジカルＲＴＯ工程及び／又はウェ
ットラジカルＩＳＳＧ酸化工程を、バッチ炉で実行してもよい。これらの実施形態では、
プロセスフローは同じであるが、各酸化において、ウェハのバッチ（１００〜１２５枚の
ウェハ）は、同時に酸化される。この実施形態では、ラジカル酸化のための可能なバッチ
型ツールが利用可能であると仮定している。このスキームを成功させるためには、分離構
造２０２及びＯＮＯスタックの誘電体のような、ギャップ充填誘電体は、含水量がゼロ又
は最小限で、高品質である必要がある。
【００４６】
一実施形態では、第１の酸化工程中に成長した第１のゲート酸化物の底部層２４０ａと
、第２の酸化工程中に成長した第１のゲート酸化物の頂部層２４０ｂとを含む、成長ゲー
ト酸化物２４０は、ゲート酸化物の層２４０ａと２４０ｂとの間において、異なる化学量
子論比及び／又は構造を、示してもよいし又は示さなくてもよい。
【００４７】
ある実施形態では、図２Ｊから２Ｎに示すように、本方法は、ＬＶ  ＭＯＳトランジス
タ２１２及びＨＶ  ＭＯＳトランジスタ２１４の両方の製造を可能にするデュアルゲート
酸化物プロセスフローをさらに含む。図２Ｊを参照すると、パターニングされたマスク層
２４２が、ウェハ２４０の第１の領域２０６及び第２の領域２０８の上に形成される。パ
ターニングされたマスク層は、標準的なリソグラフィ技術を使用してパターニングされる
フォトレジスト層とすることができ、第２の領域２０８のチャネル２１８上に少なくとも
１つの開口部２４４を含む。開口部２４４で露出した領域における第１のゲート酸化物層
２４０は、犠牲酸化物層２３４の除去に関連して上述したのと同様の条件下で、ＢＯＥエ
ッチングを用いることによりエッチングされ、その後、パターニングされたマスク層２４
２は除去される。
【００４８】
図２Ｋを参照すると、ウェハ２０４は、ＨＶ  ＭＯＳトランジスタの第１のゲート酸化
物２４０及びゲートスタック２３６のブロッキング酸化物層２３８を保護するために、酸
化物をエッチングしないウェットエッチングを用いて洗浄される。次に、ウェハ２０４は
、例えば約１ｎｍから約３ｎｍまでの適切な厚さを有する薄い第２のゲート酸化物層２４
６を成長させるために、熱酸化プロセスを受ける。ある実施形態では、第２のゲート酸化
物層２４６は、例えばシリコン酸窒化物、窒化シリコン、酸化アルミニウム、酸化ハフニ
ウム、酸化ジルコニウム、ハフニウムシリケート、ジルコニウムシリケート、ハフニウム
酸窒化物、ハフニウムジルコニウム酸化物及びランタン酸化物のような、堆積層（図示せ
ず）で覆うことができる。
【００４９】
図２Ｌを参照すると、ＮＶＭトランジスタ２２６のバイアス及びＭＯＳトランジスタ２
１４，２１２の動作に適応させるのに適した任意の導電性材料又は半導電性材料のゲート
層２４８が、ゲートスタック２３６、ＨＶ  ＭＯＳトランジスタ２１４の第１のゲート酸
化物層２４０及びＭＯＳトランジスタ２１２の第２のゲート酸化物層２４６の上に形成さ
れる。一実施形態では、ゲート層２４８は、物理的気相成長法によって形成され、金属含
有材料から構成され、金属含有材料は、限定はされないが、金属窒化物、金属炭化物、金
属シリサイド、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウ
ム、パラジウム、白金、コバルト及びニッケルを含むことができる。別の実施形態では、
ゲート層は、ＣＶＤプロセスで形成され、単一ドープされたポリシリコン層から構成され
、これは次に、ＮＶＭトランジスタとＭＯＳトランジスタ２１４，２１２との制御ゲート
を形成するためにパターニングすることができる。
【００５０】
図２Ｍを参照すると、ゲート層２４８は、マスク層（図示せず）及び標準的なリソグラ
フィ技術を使用してパターニングされ、ブロッキング酸化物層２３８、第１のゲート酸化
物層２４０及び第２のゲート酸化物層２４６の表面でエッチングを停止し、これにより、
ＮＶＭトランジスタ２２６のゲートスタック２３６のためのゲート２５０、ＨＶ  ＭＯＳ
トランジスタ２１４のためのゲート２５２、及び、ＭＯＳトランジスタ２１２のためのゲ
ート２５４が形成される。
【００５１】
図１及び図２Ｎを参照すると、ＭＯＳトランジスタ２１２，２１４のゲート２５２及び
２５４とＮＶＭトランジスタ２２６とに隣接する側壁スペーサ２５６を形成するために、
第１のスペーサ層が堆積され、且つエッチングされ、１つ以上の軽ドープドレイン拡張部
（ＬＤＤ２５８）が、１つ以上のＭＯＳトランジスタ２１２，２１４の側壁スペーサ２５
６に隣接し、且つ延在するように注入される（ステップ１１２）。
【００５２】
次に、ＳＯＮＯＳ  ＬＤＤマスクがウェハ２０４の上に形成され、軽ドープドレイン拡
張部（ＬＤＤ２６０）が、ＮＶＭトランジスタ２２６に隣接して注入される。最後に、第
２のスペーサ層が、ＮＶＭトランジスタ２２６のゲートスタック２３６に隣接する第２の
側壁スペーサ２６２を形成するために、堆積され、且つエッチングされる（ステップ１１
４）。
【００５３】
１つ以上の代替実施形態では、図１から図２Ｎで図示し、説明したような製造ステップ
は、基本の集積ＣＭＯＳプロセスにおけるＳＯＮＯＳベースのＮＶＭトランジスタ２２６
ベースの代わりに又はこれに追加して、フローティングゲートベースのＮＶＭトランジス
タを製造するように適合又は変更してもよい。
【００５４】
図１及び２Ｏを参照すると、ＮＶＭトランジスタ２２６、ＨＶ  ＭＯＳトランジスタ２
１４及びＬＶ  ＭＯＳトランジスタ２１２が実質的に完成する場合、ソース及びドレイン
注入が行われて、全てのトランジスタのソース及びドレイン領域２６４が形成され、さら
にシリサイドプロセスが実行される（ステップ１１４）。図示のように、シリサイド領域
２６６は、露出したゲート２５０、２５２及び２５４と露出したソース及びドレイン領域
２４０との上に形成してもよい。シリサイドプロセスは、典型的には、前洗浄エッチング
、コバルト又はニッケル金属堆積、アニール及びウェットストリップを含む、当該技術分
野で一般的に用いられるものであってよい。
【００５５】
図１及び図２Ｏを参照すると、埋め込み型又は一体形成型ＳＯＮＯＳベースのＮＶＭト
ランジスタ及びＭＯＳトランジスタを含むメモリセルを製造する方法は、随意的に、応力
誘起層又は構造２６８を形成するステップをさらに含み（ステップ１１８）、応力誘起層
又は構造２６８は、例えば、データ保持率を高めるため及び／又はプログラミング時間及
び効率を改善するために、ＮＶＭトランジスタ２２６のゲートスタック２３６上の応力誘
起窒化物層である。特に、ＮＶＭトランジスタ２２６の電荷トラップ層２３０内への応力
の誘起は、そこに形成される電荷トラップのエネルギーレベルを変化させ、これにより、
電荷トラップ層の電荷保持率を高める。加えて、ＮＶＭトランジスタ２２６のチャネル２
２４が形成されるウェハの領域の近く、好適にはその領域を囲む、ウェハ２０４の表面内
又は上に応力誘起構造２６８を形成することは、バンドギャップを低減させ、歪の種類に
応じて、キャリア移動度を高める。例えば、ウェハ２０４の結晶格子の原子間距離を伸ば
す引っ張り歪みは、電子の移動度を高め、Ｎ型トランジスタをより高速にする。原子間距
離を縮める圧縮歪みは、正孔の移動度を高めることで、Ｐ型トランジスタに同様の効果を
もたらす。これらの歪み誘発因子の両方、すなわち、バンドギャップの低減及びキャリア
の移動度の増大は、結果として、ＮＶＭトランジスタ２２６のプログラミングをより速く
、より効率的にする。
【００５６】
応力誘起構造２６８は、高アスペクト比プロセス（ＨＡＲＰ（登録商標））酸化プロセ
スを使用して形成されるプレメタル誘電体（ＰＭＤ）層、プラズマ強化化学気相成長（Ｐ
ＥＣＤ）を使用して形成される圧縮又は引っ張り窒化物層、又は、ビス・ターシャル・ブ
チル・アミノ・シラン（ＢＴＢＡＳ）窒化物層を含むことができる。
【００５７】
特定の実施形態では、図２Ｏに示すように、応力誘起構造２６８は、ＭＯＳトランジス
タのチャネル内に歪みを誘発するために、１つ以上のＭＯＳトランジスタの上に形成して
もよい。
【００５８】
最後に、標準的又はベースラインのＣＭＯＳプロセスフローは、フロントエンドデバイ
スの製造が実質的に完了するまで続行し（ステップ１２０）、図２Ｏに示す構造を産出す
る。図２Ｏは、図１及び図２Ａ〜２Ｎの方法に従い製造された埋め込み型のＳＯＮＯＳベ
ースのＮＶＭトランジスタ及びＭＯＳトランジスタを含む完成メモリセルの一部の断面を
示すブロック図である。
【００５９】
従って、埋め込み型又は一体形成型のＳＯＮＯＳベースのＮＶＭトランジスタ及びＭＯ
Ｓトランジスタを含むメモリセル及びその製造方法の実施形態を説明した。本開示を特定
の例示的な実施形態を参照して説明したが、本開示の精神及び範囲を逸脱することなく、
これらの実施形態に多様な修正及び変形を加え得ることが明らかであろう。従って、本明
細書及び図面は、制限的な意味というよりむしろ、例示的なものと見なされる。
【００６０】
本開示の要約は、読者が技術的な開示の一以上の実施形態の本質を直ぐに把握すること
を可能にする要約を要求する、３７  Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に準拠するために提
供される。それは、クレームの範囲又は意味の解釈又は制限のために使用されないという
理解の下で提供される。加えて、前述の詳細な説明において、開示を合理化する目的で、
多様な特徴が単一の実施形態で一緒にグループ化されていることが理解されたい。本開示
の方法は、主張する実施形態が、各請求項に記載される表現よりも、多くの特徴を要求す
るという意図を反映するものと解釈すべきではない。むしろ、次の特許請求の範囲が反映
するように、本発明の主題は、単一の開示の実施形態の全ての特徴よりも少ないことにあ
る。従って、以下の特許請求の範囲は、各請求項が分離された実施形態として自立して、
詳細な説明へ組み込まれる。
【００６１】
一実施形態の説明での言及は、実施形態に関連して説明される特定の特徴、構造又は特
徴が、回路又は方法の少なくとも１つの実施形態に含まれることを意味する。本明細書の
多様な箇所での一実施形態との用語の出願は、全て同一の実施形態を示す必要はない。
【００６２】
前述の明細書では、発明は、その特定の例示的な実施形態を参照して説明された。しか
しながら、多様な修正及び変更が、添付の特許請求の範囲に記載される本発明の広い精神
及び範囲から逸脱することなく、成され得ることが明らかであろう。従って、明細書及び
図面は、限定的なものではなく、例示的ものとであると考慮されるべきである。
【図１】
2018041977.tif 000004
【図２Ａ】
2018041977.tif 000005
【図２Ｂ】
2018041977.tif 000006
【図２Ｃ】
2018041977.tif 000007
【図２Ｄ】
2018041977.tif 000008
【図２Ｅ】
2018041977.tif 000009
【図２Ｆ】
2018041977.tif 000010
【図２Ｇ】
2018041977.tif 000011
【図２Ｈ】
2018041977.tif 000012
【図２Ｉ】
2018041977.tif 000013
【図２Ｊ】
2018041977.tif 000014
【図２Ｋ】
2018041977.tif 000015
【図２Ｌ】
2018041977.tif 000016
【図２Ｍ】
2018041977.tif 000017
【図２Ｎ】
2018041977.tif 000018
【図２Ｏ】
2018041977.tif 000019
【手続補正書】
【提出日】平成29年12月11日(2017.12.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ウェハの第１の領域に形成される不揮発性メモリ（ＮＶＭ）トランジスタと、
前記ウェハの第２の領域に形成される電界効果トランジスタ（ＦＥＴ）と、を備え、
前記ＮＶＭトランジスタは、前記ウェハ上のトンネル誘電体層を含むＮＶゲートスタックと、当該トンネル誘電体層上の電荷トラップ層と、当該電荷トラップ層上のブロッキング酸化物層とを有し、当該ブロッキング酸化物層は、第１の厚さを有し、
前記ＦＥＴは、前記ウェハ上のゲート酸化物層を有し、当該ゲート酸化物層は、２段階の酸化プロセスにおいて第２の厚さに成長したものである、デバイス。
【請求項２】
請求項１に記載のデバイスであって、前記２段階の酸化プロセスは、基本的な相補型金属酸化物半導体（ＣＭＯＳ）プロセスフローの一部であり、前記２段階の酸化プロセスは、それぞれ別々に実行される、ドライＲＴＯ（Ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）プロセスと、ウェットＩＳＳＧ（ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）プロセスとを含む、デバイス。
【請求項３】
請求項２に記載のデバイスであって、前記ＦＥＴの前記ゲート酸化物層は、前記ドライＲＴＯプロセス及び前記ウェットＩＳＳＧプロセスの両工程において成長し、前記第２の厚さに達したものである、デバイス。
【請求項４】
請求項３に記載のデバイスであって、前記ゲート酸化物層及び前記ＮＶＭトランジスタの前記ブロッキング酸化物層は、前記２段階の酸化プロセスにおいて同時に形成されたものであり、前記ブロッキング酸化物層は、前記ウェットＩＳＳＧプロセスの工程において主に成長して、前記第１の厚さに達したものである、デバイス。
【請求項５】
請求項４に記載のデバイスであって、前記ブロッキング酸化物層は、前記ウェットＩＳＳＧプロセスの工程にて、前記電荷トラップ層上に堆積されたキャップ層の酸化及び消費によって形成されたものであり、前記キャップ層は、窒化物又は酸窒化物を含む、デバイス。
【請求項６】
請求項１に記載のデバイスであって、前記第１の厚さと前記第２の厚さの比は、おおよそ１：２．３３〜１：６．６７の範囲内である、デバイス。
【請求項７】
請求項１に記載のデバイスであって、前記第１の厚さは、おおよそ３０Å〜４５Åの範囲内にあり、前記第２の厚さは、おおよそ１０５Å〜２００Åの範囲内にある、デバイス。
【請求項８】
請求項１に記載のデバイスであって、前記電荷トラップ層は、多層構造であり、当該多層構造は、
前記トンネル誘電体層上の下部の電荷トラップ層であって、窒化シリコン（Ｓｉ３Ｎ４）、シリコンリッチな窒化シリコン、酸窒化シリコン（ＳｉＯｘＮｙ（Ｈｚ））層又はそれらの組み合わせを含む、下部の電荷トラップ層と、
前記下部の電荷トラップ層上の上部の電荷トラップ層であって、窒化シリコン、酸窒化シリコン（ＳｉＯｘＮｙ（Ｈｚ））層又はそれらの組み合わせを含む、上部の電荷トラップ層と、を少なくとも備え、
前記上部の電荷トラップ層は、前記下部の電荷トラップ層のそれとは異なる、酸素、窒素及び／又はシリコンの化学量論組成を有し、
前記上部の電荷トラップ層は、前記下部の電荷トラップ層と比較して、酸素リーンである、デバイス。
【請求項９】
請求項１に記載のデバイスであって、前記ＦＥＴは、高電圧トランジスタである、デバイス。
【請求項１０】
請求項１に記載のデバイスであって、
前記ＮＶＭトランジスタの前記トンネル誘電体層の下に堆積されたインジウムドープチャネルをさらに備える、デバイス。
【請求項１１】
請求項１に記載のデバイスであって、
前記ＮＶＭトランジスタの前記ＮＶゲートスタック上に堆積された窒化物の構造をさらに備え、
前記窒化物の構造は、前記電荷トラップ層に形成させるように構成された電荷トラップのエネルギーレベルを変化させて、前記電荷トラップ層の電荷保持率を増加させる、デバイス。
【請求項１２】
ウェハの第１の領域に形成される不揮発性メモリ（ＮＶＭ）トランジスタと、
前記ウェハの第２の領域に形成される複数の電界効果トランジスタ（ＦＥＴ）と、を備え、
前記ＮＶＭトランジスタは、前記ウェハ上のトンネル誘電体層を含むＮＶゲートスタックと、当該トンネル誘電体層上の電荷トラップ層と、当該電荷トラップ層上のブロッキング酸化物層とを有し、当該ブロッキング酸化物層は、第１の厚さを有し、
前記複数のＦＥＴの各ＦＥＴは、前記ウェハ上のゲート酸化物層を有し、前記複数のＦＥＴの少なくとも１つのＦＥＴの当該ゲート酸化物層は、第２の厚さを有し、
前記第１の厚さと前記第２の厚さの比は、おおよそ１：２．３３〜１：６．６７の範囲内にある、デバイス。
【請求項１３】
請求項１２に記載のデバイスであって、前記複数のＦＥＴの少なくとも１つのＦＥＴは、おおよそ１０５Å〜２００Åの範囲内の前記第２の厚さを有する高電圧トランジスタである、デバイス。
【請求項１４】
請求項１２に記載のデバイスであって、前記少なくとも１つの前記ＦＥＴの前記ゲート酸化物層と、前記ＮＶＭトランジスタの前記ブロッキング酸化物層は、２段階の酸化プロセスにおいて同時に形成されたものであり、当該２段階の酸化プロセスは、それぞれ別々に実行される、第１の酸化プロセス工程及び第２の酸化プロセス工程を含む、デバイス。
【請求項１５】
請求項１４に記載のデバイスであって、前記ＮＶＭトランジスタの前記ブロッキング酸化物層は、前記第２の酸化プロセス工程にて主に成長し、前記第１の厚さに達したものである、デバイス。
【請求項１６】
請求項１１に記載のデバイスであって、前記少なくとも１つのＦＥＴの前記ゲート酸化物層は、前記第１の酸化プロセス工程及び前記第２の酸化プロセス工程の両方にて成長し、前記第２の厚さに達したものである、デバイス。
【請求項１７】
請求項１４に記載のデバイスであって、前記第１の酸化プロセス工程は、ドライＲＴＯプロセス工程を含み、前記第２の酸化プロセス工程は、ウェットＩＳＳＧプロセスを含む、デバイス。
【請求項１８】
複数の第１の領域及び複数の第２の領域に分割されたウェハと、
前記複数の第１の領域の各第１の領域に形成される不揮発性メモリ（ＮＶＭ）トランジスタと、
前記複数の第２の領域の各第２の領域に形成される少なくとも１つの電界効果トランジスタ（ＦＥＴ）と、を備え、
前記ＮＶＭトランジスタは、前記ウェハ上のトンネル誘電体層を含むＮＶゲートスタックと、当該トンネル誘電体層上の電荷トラップ層と、当該電荷トラップ層上のブロッキング酸化物層とを有し、当該ブロッキング酸化物層は、第１の厚さを有し、
前記少なくとも１つのＦＥＴは、前記ウェハ上のゲート酸化物層を有し、前記少なくとも１つのＦＥＴの当該ゲート酸化物層は、２段階の酸化プロセスにおいて第２の厚さに成長したものである、記憶装置。
【請求項１９】
請求項１８に記載の記憶装置であって、前記２段階の酸化プロセスは、基本的な相補型金属酸化物半導体（ＣＭＯＳ）プロセスフローの一部であり、前記２段階の酸化プロセスは、それぞれ別々に実行される、ドライＲＴＯプロセスと、ウェットＩＳＳＧプロセスとを含む、記憶装置。
【請求項２０】
請求項１８に記載の記憶装置であって、前記第１の厚さは、おおよそ３０Å〜４５Åの範囲内にあり、前記第２の厚さは、おおよそ１０５Å〜２００Åの範囲内にある、記憶装置。
【外国語明細書】
2018041977000001.pdf