(57)【要約】【課題】蓄積電荷容量を増大できる電荷蓄積素子を提供する。【解決手段】電荷蓄積領域ＳＤ７と、電荷蓄積領域ＳＤ７の出力側に接続され、電荷蓄積領域ＳＤ７よりも高不純物密度でｎ型の目的領域ＦＤ７と、電荷蓄積領域ＳＤ７の入力側に定義される電荷転送チャネルＲ７の両側に対向配置され、電荷転送チャネルＲ７の空乏化電位を横方向静電誘導効果で制御して信号電荷を電荷蓄積領域ＳＤ７に導入する入力制御電極Ｇ６，Ｇ７と、入力制御電極Ｇ６，Ｇ７に隣接し、電荷転送チャネルＲ７よりも出力側に位置して電荷蓄積領域ＳＤ７の両側に対向配置され、電荷蓄積領域ＳＤ７の空乏化電位を横方向静電誘導効果で制御する容量拡大電極ＣＡ７１，ＣＡ７２を備える。容量拡大電極ＣＡ７１，ＣＡ７２に印加する電圧により、電荷蓄積領域ＳＤ７に蓄積される信号電荷の量を拡大する。【選択図】      図３
2018032749.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の素子配置層と、
前記素子配置層の上部の一部に設けられ、電荷供給領域を構成する第２導電型の表面埋込領域と、
前記表面埋込領域に入力側を接続し、前記表面埋込領域よりも高不純物密度で第２導電型の電荷蓄積領域と、
前記電荷蓄積領域の出力側に接続され、前記電荷蓄積領域よりも高不純物密度で第２導電型の目的領域と、
前記電荷蓄積領域の入力側に定義される電荷転送チャネルの両側に対をなして対向配置され、前記電荷転送チャネルの空乏化電位を横方向静電誘導効果で制御して、前記表面埋込領域から信号電荷を前記電荷蓄積領域に導入する入力制御電極と、
前記入力制御電極に隣接し、前記電荷転送チャネルよりも出力側に位置して前記電荷蓄積領域の両側に対をなして対向配置され、前記電荷蓄積領域の空乏化電位を横方向静電誘導効果で制御する容量拡大電極と、
を備え、前記容量拡大電極に印加する電圧により、前記電荷蓄積領域に蓄積される信号電荷の量を拡大することを特徴とする電荷蓄積素子。
【請求項２】
前記容量拡大電極が第１導電型の多結晶シリコン膜からなる領域と第２導電型の多結晶シリコン膜からなる領域とに区分されていることを特徴とする請求項１に記載の電荷蓄積素子。
【請求項３】
前記第２導電型の多結晶シリコン膜からなる領域が、前記電荷蓄積領域の出力側の前記電荷蓄積領域に近接する位置に配置されていることを特徴とする請求項２に記載の電荷蓄積素子。
【請求項４】
前記入力制御電極が第１導電型の多結晶シリコン膜からなる領域と第２導電型の多結晶シリコン膜からなる領域とに区分されていることを特徴とする請求項１に記載の電荷蓄積素子。
【請求項５】
前記第２導電型の多結晶シリコン膜からなる領域が、前記電荷転送チャネルの入力側から離れた方向の位置に配置されていることを特徴とする請求項４に記載の電荷蓄積素子。
【請求項６】
第２導電型で、前記電荷蓄積領域よりも高不純物密度の電荷蓄積促進領域が、前記電荷蓄積領域の出力側において、前記容量拡大電極の下方の前記素子配置層の上部の一部に、絶縁膜を介して配置されていることを特徴とする請求項１〜５のいずれか１項に記載の電荷蓄積素子。
【請求項７】
第１導電型の素子配置層と、
前記素子配置層の上部の一部に設けられ、電荷供給領域を構成する第２導電型の表面埋込領域と、
前記表面埋込領域に入力側を接続し、前記表面埋込領域よりも高不純物密度で第２導電型の電荷蓄積領域と、
前記電荷蓄積領域の出力側に接続され、前記電荷蓄積領域よりも高不純物密度で第２導電型の目的領域と、
第１導電型の多結晶シリコン膜からなる領域と第２導電型の多結晶シリコン膜からなる領域とに区分され、前記電荷蓄積領域の両側に対称に配置され、前記電荷蓄積領域の空乏化電位を横方向静電誘導効果で制御する入力制御電極と、
を備え、前記第１導電型の多結晶シリコン膜からなる領域が、前記電荷蓄積領域の入力側に定義される電荷転送チャネルの両側に対をなして対向配置され、前記電荷転送チャネルの空乏化電位を横方向静電誘導効果で制御して、前記表面埋込領域から信号電荷を前記電荷蓄積領域に導入する入力制御電極として機能し、前記第２導電型の多結晶シリコン膜からなる領域が、前記電荷蓄積領域の出力側の前記電荷蓄積領域に近接する位置に配置され、前記電荷蓄積領域の空乏化電位を横方向静電誘導効果で制御することにより、前記電荷蓄積領域に蓄積される信号電荷の量を拡大することを特徴とする電荷蓄積素子。
【請求項８】
前記電荷蓄積領域の出力側に設けられ、前記電荷蓄積領域に蓄積された信号電荷を前記目的領域に転送する出力制御電極を更に備えることを特徴とする請求項１〜７のいずれか１項に記載の電荷蓄積素子。
【請求項９】
平面パターン上、前記電荷蓄積領域の内部に前記電荷蓄積領域の出力側の領域を含むように設けられ、前記電荷蓄積領域よりも高不純物密度で第２導電型の電荷蓄積補助領域を更に備えることを特徴とする請求項１〜８のいずれか１項に記載の電荷蓄積素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電荷蓄積素子に係り、特に光電変換素子や固体撮像素子への応用に好適な電荷蓄積素子に関する。
【背景技術】
【０００２】
本発明者らは、４つの短時間の時間窓で連続した時間分解成分を低ノイズで取得できる４タップ横方向電界制御型の電荷変調素子を既に提案した（特許文献１参照）。特許文献１の技術を用いれば、一つの時間窓をサブナノ秒とし、同時にシングルショットで３乃至４の時間窓の測定を行い、次にその３乃至４の時間窓を全体として遅延させて1回目の時間窓の直後の測定時間レンジの測定を行い、これらを数回繰り返してつなぎ、蛍光寿命測定に必要なサブナノ秒の時間分解能と数ナノ秒の測定時間レンジを実現することができる。
【０００３】
しかし特許文献１の電荷変調素子（電荷蓄積素子）は１段電荷転送になっており、ドレイン用のゲート電極、転送ゲート用のゲート電極は、いずれもＯＮ／ＯＦＦ機能しか付いていない。また細胞内分子の蛍光寿命測定においては、励起光による細胞へのダメージを抑えるために励起光の強度を無制限には上げられず、一般に励起光に比して蛍光は微弱であるので、センサには高速、高感度に加えて、低ノイズが要求される。こうした低ノイズの要求に対する技術として、電荷読出領域の転送電極を介して電荷蓄積領域を設けた電荷蓄積素子が提案されている（特許文献２参照。）。
【０００４】
特許文献２のような２段転送とすることで、電荷蓄積領域をリセットした際の電位と電荷蓄積電位の差分を相関２重サンプリングで読み出すことにより、リセットノイズをキャンセルした低ノイズの読出しを行うことが出来る。従って、特許文献１及び２を組み合わせれば、高速、高感度に加えて低ノイズで読出しが可能となり、蛍光寿命測定により適したセンサを提供できるが、このままでは、電荷蓄積領域の蓄積電荷容量が十分ではないという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１５／１１８８８４号パンフレット
【特許文献２】国際公開第２０１４／０２１４１７号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記の問題に鑑み、電荷転送チャネル中の蓄積電荷容量を増大できる電荷転送構造を備えた電荷蓄積素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１態様は、(a)第１導電型の素子配置層と、(b)素子配置層の上部の一部に設けられ、電荷供給領域を構成する第２導電型の表面埋込領域と、(c)表面埋込領域に入力側を接続し、表面埋込領域よりも高不純物密度で第２導電型の電荷蓄積領域と、(d)電荷蓄積領域の出力側に接続され、電荷蓄積領域よりも高不純物密度で第２導電型の目的領域と、(e)電荷蓄積領域の入力側に定義される電荷転送チャネルの両側に対をなして対向配置され、電荷転送チャネルの空乏化電位を横方向静電誘導効果で制御して、表面埋込領域から信号電荷を電荷蓄積領域に導入する入力制御電極と、(f)入力制御電極に隣接し、電荷転送チャネルよりも出力側に位置して電荷蓄積領域の両側に対をなして対向配置され、電荷蓄積領域の空乏化電位を横方向静電誘導効果で制御する容量拡大電極を備える電荷蓄積素子であることを要旨とする。本発明の第１態様に係る電荷蓄積素子において、容量拡大電極に印加する電圧により、電荷蓄積領域に蓄積される信号電荷の量を拡大する。
【０００８】
本発明の第２態様は、(a)第１導電型の素子配置層と、(b)素子配置層の上部の一部に設けられ、電荷供給領域を構成する第２導電型の表面埋込領域と、(c)表面埋込領域に入力側を接続し、表面埋込領域よりも高不純物密度で第２導電型の電荷蓄積領域と、(d)電荷蓄積領域の出力側に接続され、電荷蓄積領域よりも高不純物密度で第２導電型の目的領域と、(e)第１導電型の多結晶シリコン膜からなる領域と第２導電型の多結晶シリコン膜からなる領域とに区分され、電荷蓄積領域の両側に対称に配置され、電荷蓄積領域の空乏化電位を横方向静電誘導効果で制御する入力制御電極を備える電荷蓄積素子であることを要旨とする。本発明の第２態様に係る電荷蓄積素子において、第１導電型の多結晶シリコン膜からなる領域が、電荷蓄積領域の入力側に定義される電荷転送チャネルの両側に対をなして対向配置され、電荷転送チャネルの空乏化電位を横方向静電誘導効果で制御して、表面埋込領域から信号電荷を電荷蓄積領域に導入する入力制御電極として機能する。又、第２導電型の多結晶シリコン膜からなる領域が、電荷蓄積領域の出力側の電荷蓄積領域に近接する位置に配置され、電荷蓄積領域の空乏化電位を横方向静電誘導効果で制御することにより、電荷蓄積領域に蓄積される信号電荷の量を拡大する。
【発明の効果】
【０００９】
本発明によれば、電荷転送チャネル中の蓄積電荷容量を増大できる電荷転送構造を備えた電荷蓄積素子を提供できる。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係る電荷蓄積素子を用いた光電変換素子の概略を説明する模式的平面図（上面図）である。
【図２】図１のＡ−Ａ方向から見た実施形態に係る電荷蓄積素子を用いた光電変換素子の概略構造を説明する模式的な断面図である。
【図３】実施形態に係る電荷蓄積素子を示す模式的平面図（上面図）である。
【図４】図３のＹ１−Ｙ１方向から見た断面、Ｙ２−Ｙ２方向及びＹ３−Ｙ３方向の見た断面における実施形態に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を示す図である。
【図５】図４の状態における実施形態に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を３次元メッシュ構造で示す図である。
【図６】図３のＹ１−Ｙ１方向、Ｙ２−Ｙ２方向及びＹ３−Ｙ３方向のそれぞれから見た断面における、実施形態に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を示す図である。
【図７】図６の状態における実施形態に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を３次元メッシュ構造で示す図である。
【図８】図３のＹ１−Ｙ１方向、Ｙ２−Ｙ２方向及びＹ３−Ｙ３方向のそれぞれから見た断面における、実施形態に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を示す図である。
【図９】図８の状態における実施形態に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を３次元メッシュ構造で示す図である。
【図１０】図３のＹ１−Ｙ１方向、Ｙ２−Ｙ２方向及びＹ３−Ｙ３方向のそれぞれから見た断面における、実施形態に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を示す図である。
【図１１】図１０の状態における実施形態に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を３次元メッシュ構造で示す図である。
【図１２】実施形態に係る電荷蓄積素子を用いた光電変換素子の動作を説明する模式的平面図（上面図）である。
【図１３】実施形態の第１変形例に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を３次元メッシュ構造で示す図である。
【図１４】図３のＸ１−Ｘ１方向から見た実施形態に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を、容量拡大電極を備える場合と備えない場合で分けて説明する図である。
【図１５】図３のＸ１−Ｘ１方向から見た実施形態に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を、出力制御電極に印加する制御電圧の高低で分けて説明する図である。
【図１６】実施形態の第１変形例に係る電荷蓄積素子の模式的平面図（上面図）である。
【図１７】図１５のＸ２−Ｘ２方向から見た実施形態の第１変形例に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を、容量拡大電極に印加する制御電圧の大きさで分けて説明する図である。
【図１８】図１５のＹ４−Ｙ４方向から見た実施形態の第１変形例に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を、容量拡大電極に印加する制御電圧の大きさで分けて説明する図である。
【図１９】第２変形例に係る電荷蓄積素子の模式的平面図（上面図）である。
【図２０】図１９のＸ３−Ｘ３方向から見た断面における、第２変形例に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を、出力制御電極に印加する制御電圧の大きさで分けて説明する図である。
【図２１】図１９のＹ５−Ｙ５方向から見た断面における、第２変形例に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を、出力制御電極に印加する制御電圧の大きさで分けて説明する図である。
【図２２】比較例に係る電荷蓄積素子の伝導帯の下端部（底部）の電子に対するポテンシャル分布を、出力制御電極に印加する制御電圧の大きさで分けて説明する図である。
【図２３】比較例に係る電荷蓄積素子の電荷転送構造を示す模式的平面図（上面図）である。
【図２４】第３変形例に係る電荷蓄積素子の電荷転送構造を示す模式的平面図（上面図）である。
【図２５】実施形態の第４変形例に係る電荷蓄積素子の電荷転送構造を示す模式的平面図（上面図）である。
【図２６】図２６（ａ）は、図２５のＹ６−Ｙ６方向から見た断面における、実施形態の第４変形例に係る電荷蓄積素子の概略構造を説明する模式的な断面図であり、図２６（ｂ）は、図２６（ａ）で示した領域の伝導帯の下端部（底部）の電子に対するポテンシャル分布を示す図である。
【図２７】図２６（ａ）のＺ−Ｚ方向のレベルで見た断面における、伝導帯の下端部（底部）の電子に対するポテンシャル分布を示す図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
又、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。更に、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
【００１３】
又、図面において、ｎ又はｐを冠した領域や層が半導体領域や半導体層等の半導体を材料とする部材や構成要素を意味することは、当業者には自明な事項である。又、図面中でｎやｐに付した＋の上付き文字は、＋が付記されていない半導体領域に比して、相対的に不純物密度が高い半導体領域であることを意味し、ｎやｐの右上に付した−の上付き文字は、−が付記されていない半導体領域に比して、相対的に不純物密度が低い半導体領域であることを意味する。またｎ＋とｎ＋のように同じ表記であっても、必ずしも同じ不純物密度であることが示されている訳ではない。
【００１４】
（電荷蓄積素子の構造）
図３の平面図及び図２の断面図等に示すように、本発明の実施形態に係る電荷蓄積素子は、第１導電型（ｐ型）の素子配置層２と、素子配置層２の上部の一部に設けられ、電荷供給領域を構成する第２導電型（ｎ型）の表面埋込領域３と、表面埋込領域３に入力側を接続し、表面埋込領域３よりも高不純物密度でｎ型の電荷蓄積領域ＳＤ７と、電荷蓄積領域ＳＤ７の出力側に接続され、電荷蓄積領域ＳＤ７よりも高不純物密度でｎ型の目的領域ＦＤ７と、電荷蓄積領域ＳＤ７の入力側に定義される電荷転送チャネルＲ７の両側に対をなして対向配置され、電荷転送チャネルＲ７の空乏化電位を横方向静電誘導効果で制御して、表面埋込領域３から信号電荷を電荷蓄積領域ＳＤ７に導入する入力制御電極Ｇ６，Ｇ７と、入力制御電極Ｇ６，Ｇ７に隣接し、電荷転送チャネルＲ７よりも出力側に位置して電荷蓄積領域ＳＤ７の両側に対をなして対向配置され、電荷蓄積領域ＳＤ７の空乏化電位を横方向静電誘導効果で制御する容量拡大電極ＣＡ７１，ＣＡ７２を備える。本発明の実施形態に係る電荷蓄積素子は、容量拡大電極ＣＡ７１，ＣＡ７２に印加する電圧により、電荷蓄積領域ＳＤ７に蓄積される信号電荷の量を拡大する。本発明の実施形態に係る電荷蓄積素子は、電荷蓄積領域ＳＤ７の出力側に設けられ、電荷蓄積領域ＳＤ７に蓄積された信号電荷を目的領域ＦＤ７に転送する出力制御電極ＴＸ７１，ＴＸ７２を更に備える。
【００１５】
（電荷蓄積素子の応用例の構造）
図１の平面図及び図２の断面図等に示すように、実施形態に係る電荷蓄積素子を用いた光電変換素子は、ｐ型の素子配置層２、素子配置層２の上部の一部に設けられた、ｎ型の表面埋込領域３、表面埋込領域３の中央に設けられたｐ型で高不純物密度の電位丘形成部７、及び表面埋込領域３の表面に接して設けられた、ｐ型のピニング層５を含む信号処理領域（２，３，５，７）と、信号処理領域（２，３，５，７）上に設けられた絶縁膜９と、信号処理領域（２，３，５，７）の中央部に定義される電荷供給領域ＰＤを囲むように設けられた、素子配置層２よりも高不純物密度でｎ型の第１電荷蓄積領域ＳＤ１，第２電荷蓄積領域ＳＤ２，第３電荷蓄積領域ＳＤ３，……，第８電荷蓄積領域ＳＤ８を備える。第１電荷蓄積領域ＳＤ１，第２電荷蓄積領域ＳＤ２，第３電荷蓄積領域ＳＤ３，……，第８電荷蓄積領域ＳＤ８は、それぞれ電荷供給領域ＰＤを囲むように電荷供給領域ＰＤの中心位置に関して対称となる８つ位置のそれぞれに互いに離間して配置されている。
【００１６】
実施形態に係る電荷蓄積素子を用いた光電変換素子においては、電荷供給領域ＰＤを囲む位置において、電荷供給領域ＰＤの中心位置から第１電荷蓄積領域ＳＤ１，第２電荷蓄積領域ＳＤ２，第３電荷蓄積領域ＳＤ３，……，第８電荷蓄積領域ＳＤ８のそれぞれに至る８本の電荷転送チャネルのそれぞれの両側に、第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８が対をなして絶縁膜９上に配置されている。
【００１７】
８本の電荷転送チャネルは、８個の第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８のうち隣り合う２個の入力制御電極に挟まれて形成される。例えば図１中の最上部に位置する第１電荷転送チャネルＲ１は、第８入力制御電極Ｇ８及び第１入力制御電極Ｇ１に挟まれた領域である。図１中で第１電荷転送チャネルＲ１の左側に表れる第２電荷転送チャネルＲ２は、第１入力制御電極Ｇ１及び第２入力制御電極Ｇ２に挟まれた領域である。図２中には、図１中で左右方向に水平に同一直線上に表れる第３電荷転送チャネルＲ３及び第７電荷転送チャネルＲ７が例示されている。
【００１８】
実施形態に係る電荷蓄積素子を用いた光電変換素子は、第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８に対し、それぞれ互いに位相の異なる電界制御パルスを周期的に印加し、表面埋込領域３の空乏化電位を順次変化させることにより、電荷転送チャネルのいずれかに、電荷が輸送される電位勾配を順次形成して、表面埋込領域３中で発生した多数キャリアの移動先を第１電荷蓄積領域ＳＤ１，第２電荷蓄積領域ＳＤ２，第３電荷蓄積領域ＳＤ３，……，第８電荷蓄積領域ＳＤ８のいずれかに順次設定するように制御する。すなわち、実施形態に係る電荷蓄積素子を用いた光電変換素子は、電荷転送チャネルを横断する方向に静電誘導効果で横方向電界制御を行う８つのゲートである第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８によって、平面パターンでのほぼ正八角形状の電荷供給領域ＰＤで発生した光電子を、それぞれが電荷供給領域ＰＤの中心から外側に放射状に延びる８本の電荷転送チャネルに沿って、横方向電界制御により高速に移動させて、電荷変調を行う。
【００１９】
図１の平面図から分かるように、第１電荷蓄積領域ＳＤ１，第２電荷蓄積領域ＳＤ２，第３電荷蓄積領域ＳＤ３，……，第８電荷蓄積領域ＳＤ８の配置トポロジーは、電荷供給領域ＰＤの中心位置に関して８回回転対称である。図１に示した第１電荷蓄積領域ＳＤ１，第２電荷蓄積領域ＳＤ２，第３電荷蓄積領域ＳＤ３，……，第８電荷蓄積領域ＳＤ８のそれぞれは、表面埋込領域３中で発生した多数キャリアを信号電荷として蓄積して読み出す目的領域として機能する。
【００２０】
第１電荷蓄積領域ＳＤ１，第２電荷蓄積領域ＳＤ２，第３電荷蓄積領域ＳＤ３，……，第８電荷蓄積領域ＳＤ８のそれぞれの外側の端部には、高不純物密度のｎ型の第１目的領域ＦＤ１，第２目的領域ＦＤ２，第３目的領域ＦＤ３，……，第８目的領域ＦＤ８が設けられている。第１電荷蓄積領域ＳＤ１，第２電荷蓄積領域ＳＤ２，第３電荷蓄積領域ＳＤ３，……，第８電荷蓄積領域ＳＤ８のそれぞれの両側の絶縁膜９の内側には、第１電荷蓄積領域ＳＤ１，第２電荷蓄積領域ＳＤ２，第３電荷蓄積領域ＳＤ３，……，第８電荷蓄積領域ＳＤ８への電荷の蓄積を促進する横方向電界が印加される容量拡大電極ＣＡ１１，ＣＡ２１，ＣＡ３１，……，ＣＡ８１；ＣＡ１２，ＣＡ２２，ＣＡ３２，……，ＣＡ８２が設けられている。容量拡大電極ＣＡ１１，ＣＡ２１，ＣＡ３１，……，ＣＡ８１；ＣＡ１２，ＣＡ２２，ＣＡ３２，……，ＣＡ８２の外側には、第１目的領域ＦＤ１，第２目的領域ＦＤ２，第３目的領域ＦＤ３，……，第８目的領域ＦＤ８への電荷の転送を促進する横方向電界が印加される出力制御電極ＴＸ１１，ＴＸ２１，ＴＸ３１，……，ＴＸ８１；ＴＸ１２，ＴＸ２２，ＴＸ３２，……，ＴＸ８２が設けられている。
【００２１】
図１及び図２等に示すように、絶縁膜９の上方に遮蔽板１１が更に備えられている。この遮蔽板１１の開口部を介して、信号処理領域（２，３，５，７）の中央部に電荷供給領域ＰＤの平面パターンが定義され、この電荷供給領域ＰＤに対し選択的に光が照射される。図１の平面図においては、信号処理領域（２，３，５，７）の中央部に、遮蔽板１１の開口部としての電荷供給領域ＰＤが定義されているが、この電荷供給領域ＰＤ中に水平方向（Ｘ方向）に第３電荷転送チャネルＲ３及び第７電荷転送チャネルＲ７が設定される。水平方向の電荷転送チャネルに直交する垂直方向（Ｙ方向）には、第１電荷転送チャネルＲ１及び第５電荷転送チャネルＲ５が設定される。
【００２２】
またＸ方向及びＹ方向を直交座標系とした際のｙ＝ｘの直線上の位置には、第４電荷転送チャネルＲ４及び第８電荷転送チャネルＲ８が設定され、ｙ＝−ｘの直線上の位置には、第２電荷転送チャネルＲ２及び第６電荷転送チャネルＲ６が設定される。そのため図１の平面図では、電荷供給領域ＰＤから、隣り合う電荷転送チャネルと中心軸どうしが４５°の角度をなして外側に放射状に延びる８本の電荷転送チャネルが定義される。そして、第１電荷転送チャネルＲ１〜第８電荷転送チャネルＲ８の４つの端部にそれぞれ、第１電荷蓄積領域ＳＤ１，第２電荷蓄積領域ＳＤ２，第３電荷蓄積領域ＳＤ３，……，第８電荷蓄積領域ＳＤ８が接続される。
【００２３】
本発明の実施形態の冒頭の説明では、容量拡大電極ＣＡ１１，ＣＡ２１，ＣＡ３１，……，ＣＡ８１；ＣＡ１２，ＣＡ２２，ＣＡ３２，……，ＣＡ８２を、第７電荷蓄積領域ＳＤ７の両側に設けられた一対の拡大電極対（ＣＡ７１，ＣＡ７２）に着目し、第７電荷蓄積領域ＳＤ７の周辺の構造を説明した。すなわち、実施形態に係る電荷蓄積素子は一対の拡大電極対（ＣＡ７１，ＣＡ７２）を備えるが、この一対の拡大電極対（ＣＡ７１，ＣＡ７２）を構成する容量拡大電極ＣＡ７１，ＣＡ７２のそれぞれは、図３に示すように、平面パターンでほぼ矩形状である。容量拡大電極ＣＡ７１，ＣＡ７２のそれぞれは、矩形状の第７電荷蓄積領域ＳＤ７と平行に、第７電荷蓄積領域ＳＤ７と僅かな隙間を空けて、第７目的領域ＦＤ７側へ延びている。また容量拡大電極ＣＡ７１，ＣＡ７２は、第６入力制御電極Ｇ６及び第７入力制御電極Ｇ７とも僅かな隙間を空けて配置されている。すなわち一対の拡大電極対（ＣＡ７１，ＣＡ７２）は、電荷の移動方向に直交する方向に並べて配置されている。
【００２４】
実施形態に係る電荷蓄積素子を構成する第７電荷蓄積領域ＳＤ７は、第７電荷転送チャネルＲ７から連続する第１の矩形状領域と、第１の矩形状領域から第７目的領域ＦＤ７へと延びる、第１の矩形状領域より狭幅の第２の矩形状領域とを備える段差形状の多角形である。容量拡大電極ＣＡ７１，ＣＡ７２の長辺の長さは第７電荷蓄積領域ＳＤ７の第１の矩形状領域の長辺の長さとほぼ同じである。
【００２５】
第７電荷蓄積領域ＳＤ７の第２の矩形状領域の両側には、一対の出力電極対（ＴＸ７１，ＴＸ７２）のそれぞれが、第７電荷蓄積領域ＳＤ７及び容量拡大電極ＣＡ７１，ＣＡ７２と離間して設けられている。容量拡大電極ＣＡ７１，ＣＡ７２及び出力制御電極ＴＸ７１，ＴＸ７２は、絶縁膜９の上部に設けられている。一対の拡大電極対（ＣＡ７１，ＣＡ７２）は、設定された制御電圧が印加されることにより、一対の拡大電極対（ＣＡ７１，ＣＡ７２）によって挟まれた電荷の移動経路（蓄積転送路）に沿って定義される第７電荷蓄積領域ＳＤ７中における蓄積電荷容量を増大させる。
【００２６】
図４及び図５に示すように、一対の入力制御電極（Ｇ６，Ｇ７）がオン状態、一対の拡大電極対（ＣＡ７１，ＣＡ７２）がオン状態、及び一対の出力電極対（ＴＸ７１，ＴＸ７２）がオフ状態の場合、電荷の移動経路に沿った図３中の水平方向中央のＹ２−Ｙ２方向から見た断面における位置での電子に対するポテンシャルが全体的に最も深い。次に電荷の移動経路中一対の入力制御電極（Ｇ６，Ｇ７）寄りとなる図３のＹ１−Ｙ１方向から見た断面における位置が深く、電荷の移動経路中一対の出力電極対（ＴＸ７１，ＴＸ７２）寄りとなる図３のＹ３−Ｙ３方向から見た断面における位置でのポテンシャルが最も浅くなる。
【００２７】
また図６及び図７に示すように、一対の入力制御電極（Ｇ６，Ｇ７）がオフ状態、一対の拡大電極対（ＣＡ７１，ＣＡ７２）がオン状態、及び一対の出力電極対（ＴＸ７１，ＴＸ７２）がオフ状態の場合、図３の中央のＹ２−Ｙ２方向から見た断面における位置での電子に対するポテンシャルが全体的に最も深い。図３のＹ３−Ｙ３方向から見た断面における位置でのポテンシャルは、Ｙ方向の中央位置では２番目に深いが、Ｙ方向の両端の位置では、図３のＹ１−Ｙ１方向から見た断面における位置でのポテンシャルより浅くなる。
【００２８】
また図８及び図９に示すように、一対の入力制御電極（Ｇ６，Ｇ７）がオフ状態、一対の拡大電極対（ＣＡ７１，ＣＡ７２）がオン状態、及び一対の出力電極対（ＴＸ７１，ＴＸ７２）がオン状態の場合、図３のＹ１−Ｙ１方向から見た断面における位置での電子に対するポテンシャルが全体的に最も浅い。図３のＹ３−Ｙ３方向から見た断面における位置でのポテンシャルは、Ｙ方向の中央位置では最も深いが、Ｙ方向の両端の位置では、図３のＹ２−Ｙ２方向から見た断面における位置でのポテンシャルより浅くなる。
【００２９】
また図１０及び図１１に示すように、一対の入力制御電極（Ｇ６，Ｇ７）がオフ状態、一対の拡大電極対（ＣＡ７１，ＣＡ７２）がオフ状態、及び一対の出力電極対（ＴＸ７１，ＴＸ７２）がオン状態の場合、図３のＹ方向の中央の位置では、Ｙ３−Ｙ３方向から見た断面における位置での電子に対するポテンシャルが全体的に最も深く、次に、図３のＹ２−Ｙ２方向から見た断面における位置でのポテンシャル、最後に図３のＹ１−Ｙ１方向から見た断面における位置でのポテンシャルの順に深い。一方、図３のＹ方向の両端位置では、最も深いが、図３のＹ１−Ｙ１方向から見た断面における位置、図３のＹ２−Ｙ２方向から見た断面における位置、図３のＹ３−Ｙ３方向から見た断面における位置の順に、電子に対するポテンシャルが深くなる。
【００３０】
尚、容量拡大電極の形状は、図３に示した矩形に限定されず、第７電荷蓄積領域ＳＤ７に沿って延びる領域を有して、挟まれた領域中の蓄積電荷容量を増やす限り、楕円形や多角形等の他の形状であってよい。他の容量拡大電極の構造も、容量拡大電極ＣＡ７１，ＣＡ７２と等価な構造である。
【００３１】
（電荷蓄積素子の動作）
第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８は、所望の電荷転送チャネルの中心軸を通る対称軸に関して対称に位置する入力制御電極どうしが制御電極対となって、制御電極対に同じ大きさのゲート信号が印加される。図１２に示すように、第７電荷転送チャネルＲ７に着目して、第７電荷蓄積領域ＳＤ７、及び第７目的領域ＦＤ７へと電荷を移動させ実施形態に係る電荷蓄積素子の動作を説明する。実施形態に係る電荷蓄積素子を用いた光電変換素子においては、第７電荷転送チャネルＲ７の中心軸をなすＢ−Ｂ線に沿って、第１制御電極対（Ｇ２、Ｇ３）、第２制御電極対（Ｇ１、Ｇ４）、第３制御電極対（Ｇ８、Ｇ５）及び第４制御電極対（Ｇ７、Ｇ６）がそれぞれ形成される。尚、実施形態に係る電荷蓄積素子に信号電荷を供給する電荷供給領域ＰＤの正八角形の最大幅は４．５μｍ程度である。
【００３２】
第１制御電極対（Ｇ２、Ｇ３）には、第１電位レベルＬ（−１Ｖ）のゲート信号が印加される。第２制御電極対（Ｇ１、Ｇ４）には、第１電位レベルＬより高い第２電位レベルＭ（０．５Ｖ）のゲート信号が印加される。第３制御電極対（Ｇ８、Ｇ５）には、第２電位レベルＭより高い第３電位レベルＨ（１．０Ｖ）のゲート信号が印加される。第４制御電極対（Ｇ７、Ｇ６）には、第３電位レベルＨより高い第４電位レベルＶ（２．３Ｖ）のゲート信号が印加される。
【００３３】
すなわち実施形態に係る電荷蓄積素子を構成する第７電荷転送チャネルＲ７の中心軸を通る対称軸を挟んだ両側で、第１制御電極対（Ｇ２、Ｇ３）から、電荷の移動の終点側である第４制御電極対（Ｇ７、Ｇ６）に向かって、順次、印加される電位が高くなるように、８個の入力制御電極による４個の制御電極対が構成され、４個の制御電極対のそれぞれに印加される電圧が制御される。
【００３４】
実施形態に係る電荷蓄積素子を構成する第７電荷転送チャネルＲ７を用いる場合は、第１制御電極対（Ｇ２，Ｇ３）、第２制御電極対（Ｇ１，Ｇ４）、第３制御電極対（Ｇ８、Ｇ５）及び第４制御電極対（Ｇ７、Ｇ６）に対し、互いに異なる電界制御電圧を第１制御パルス，第２制御パルス，第３制御パルス，……，第８制御パルスによって、それぞれ印加し、それぞれの電荷転送チャネルの空乏化電位を変化させる。この結果、図５及び図６に示したような、実施形態に係る電荷蓄積素子中の着目位置によって異なる電位勾配が形成されて、電荷供給領域ＰＤから供給される信号電荷の移動方向が順次、制御される。
【００３５】
信号電荷は、電位丘形成部７の周囲を回るように移動し、最後に第４制御電極対（Ｇ７，Ｇ６）の間の第７電荷転送チャネルＲ７を経由して、実施形態に係る電荷蓄積素子を構成する第７電荷蓄積領域ＳＤ７に移動する。このとき第３電荷転送チャネルＲ３の電子に対するポテンシャルは浅く、第７電荷転送チャネルＲ７の電子に対するポテンシャルは深く、図１３に示すような、第７電荷転送チャネルＲ７から第７電荷蓄積領域ＳＤ７へ、更に第７目的領域ＦＤ７へ連続して下降する電位勾配が形成される。すなわち第７電荷蓄積領域ＳＤ７へのゲートは開いているが、第７電荷蓄積領域ＳＤ７以外のゲートはいずれも閉まっている。第７電荷蓄積領域ＳＤ７以外の電荷転送チャネルの電子に対するポテンシャルはいずれも浅く、電荷の移動を阻害する電位勾配がそれぞれ形成される。
【００３６】
一方、例えば図１中の最下部の第５電荷転送チャネルＲ５を用いて第５電荷蓄積領域ＳＤ５、及び第５目的領域ＦＤ５へと電荷を移動させたい場合、第５電荷転送チャネルＲ５の中心軸に沿って、第１制御電極対（Ｇ８、Ｇ１）、第２制御電極対（Ｇ２、Ｇ７）、第３制御電極対（Ｇ３、Ｇ６）及び第４制御電極対（Ｇ４、Ｇ５）がそれぞれ形成される。
【００３７】
そして第１制御電極対（Ｇ８、Ｇ１）から、電荷の移動の終点側である第４制御電極対（Ｇ４、Ｇ５）に向かって、順次、印加される電位が高くなるように、８個の入力制御電極の対に印加する電圧を制御すれば、信号電荷を第５目的領域ＦＤ５まで移動できる。図示を省略するが、空乏化電位を効率良く変化させるため、第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８の直下の部分の絶縁膜９の厚さは他の部分より薄く、いわゆる「ゲート絶縁膜」として機能している。実際には、第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８等は絶縁膜９の内部に埋め込まれ、第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８の直下は他の部分より薄くなっている。
【００３８】
図２に示すとおり、図１に示した信号処理領域（２，３，５，７）は、ｐ型の素子配置層２と、素子配置層２の上部の一部に設けられた、ｎ型の表面埋込領域３とを備え、表面埋込領域３中の多数キャリアである電子が、信号電荷として表面埋込領域３中を輸送される。電荷転送チャネルとして機能する表面埋込領域３の表面に接して、ｐ型のピニング層５が設けられている。図２に示すとおり、実施形態に係る電荷蓄積素子を用いた光電変換素子の断面構造は、３層構造の信号処理領域（２，３，５，７）が、更にｐ型の半導体基板１上に形成されているので、実際は４層構造である。
【００３９】
図２では、素子配置層２が、ｐ型の半導体基板１上にエピタキシャル成長等により堆積された構造を例示しているが、素子配置層２はｎ型の半導体基板１上に設けられていても構わない。更に、素子配置層２と半導体基板１との間等に他の層を含んで、５層以上の構造としても構わない。ピニング層５において、第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８に印加される電圧によって電荷転送チャネルの空乏化電位が制御されることにより、信号電荷と反対導電型のキャリアである正孔（ホール）の密度が変化する。
【００４０】
図１の平面図では絶縁膜９が図示されていないが、第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８は、絶縁膜９を介して、信号処理領域（２，３，５，７）上に配列されている。隣り合う第８入力制御電極Ｇ８と第１入力制御電極Ｇ１の間に第１電荷転送チャネルＲ１が定義され、隣り合う第１入力制御電極Ｇ１と第２入力制御電極Ｇ２の間に第２電荷転送チャネルＲ２が定義される。又、隣り合う第２入力制御電極Ｇ２と第３入力制御電極Ｇ３の間に第３電荷転送チャネルＲ３が定義され、隣り合う第３入力制御電極Ｇ３と第４入力制御電極Ｇ４の間に第４電荷転送チャネルＲ４が定義される。更に、第４入力制御電極Ｇ４と第５入力制御電極Ｇ５の間に第５電荷転送チャネルＲ５が、第５入力制御電極Ｇ５と第６入力制御電極Ｇ６の間に第６電荷転送チャネルＲ６が、第６入力制御電極Ｇ６と第７入力制御電極Ｇ７の間に第７電荷転送チャネルＲ７が、第７入力制御電極Ｇ７と第８入力制御電極Ｇ８の間に第８電荷転送チャネルＲ８が定義される。
【００４１】
第８入力制御電極Ｇ８と第１入力制御電極Ｇ１は、第１電荷転送チャネルＲ１として機能する表面埋込領域３を挟むように、信号電荷の転送方向と直交する方向に沿って配置されている。同様に、第１入力制御電極Ｇ１と第２入力制御電極Ｇ２は第２電荷転送チャネルＲ２として機能する表面埋込領域３を挟むように、信号電荷の転送方向と直交する方向に沿って配置されている。更に、第２入力制御電極Ｇ２と第３入力制御電極Ｇ３は第３電荷転送チャネルＲ３として機能する表面埋込領域３を挟むように、第３入力制御電極Ｇ３と第４入力制御電極Ｇ４は第４電荷転送チャネルＲ４として機能する表面埋込領域３を挟むように、第４入力制御電極Ｇ４と第５入力制御電極Ｇ５は、第５電荷転送チャネルＲ５として機能する表面埋込領域３を挟むように、第５入力制御電極Ｇ５と第６入力制御電極Ｇ６は第６電荷転送チャネルＲ６として機能する表面埋込領域３を挟むように、第６入力制御電極Ｇ６と第７入力制御電極Ｇ７は第７電荷転送チャネルＲ７として機能する表面埋込領域３を挟むように、第７入力制御電極Ｇ７と第８入力制御電極Ｇ８は第８電荷転送チャネルＲ８として機能する表面埋込領域３を挟むように信号電荷の転送方向と直交する方向に沿って配置されている。
【００４２】
図１の平面図には、いずれも八角形の破線で遮蔽板１１の外縁部及び開口部であるアパーチャを示した。図１の平面図において、アパーチャの内部の直下に位置するｐ型の素子配置層２の一部と、ｎ型の表面埋込領域３の一部とが、埋込フォトダイオード領域を構成している。図１では、このアパーチャ直下の電荷供給領域ＰＤとして機能する埋込フォトダイオード領域を取り巻くように、第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８が配置されている。このため、第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８に加える電位を変化させて、電荷供給領域ＰＤの周辺に位置する表面埋込領域３の空乏化電位、及び電荷転送チャネルの空乏化電位を、静電誘導効果で制御して変化させることができる。
【００４３】
図示を省略するが、第１目的領域ＦＤ１には、第１読出トランジスタ（増幅トランジスタ）のゲート電極が、絶縁膜９中に設けられたコンタクト窓を介して接続される。第１読出トランジスタのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の第１スイッチングトランジスタＳＥＬ１のドレイン電極に接続されている。第１スイッチングトランジスタＳＥＬ１のソース電極は、垂直信号線に接続され、ゲート電極には水平ラインの選択用制御信号ＳＬ（ｉ）が、図示を省略する垂直シフトレジスタから与えられる。
【００４４】
選択用制御信号ＳＬ（ｉ）を高レベルにすることにより、第１スイッチングトランジスタＳＥＬ１が導通し、第１読出トランジスタで増幅された第１目的領域ＦＤ１の電位に対応する電流が垂直信号線に流れる。更に、第１目的領域ＦＤ１には、第１リセットトランジスタＲＴ１のソース電極が接続されている。第１リセットトランジスタＲＴ１のドレイン電極は電源ＶＤＤに接続され、第１リセットトランジスタＲＴ１のゲート電極にはリセット信号ＲＴ1（ｉ）が垂直シフトレジスタから与えられる。リセット信号ＲＴ1（ｉ）を高レベルにして、第１リセットトランジスタＲＴ１が第１目的領域ＦＤ１に蓄積された電荷を吐き出し、第１目的領域ＦＤ１をリセットする。
【００４５】
一方、第２目的領域ＦＤ２，第３目的領域ＦＤ３，第４目的領域ＦＤ４，……，第７目的領域ＦＤ７にも、第１目的領域ＦＤ１と同様に、いずれも第１読出トランジスタと等価な、第２読出トランジスタ，第３読出トランジスタ，第４読出トランジスタ，……，第７読出トランジスタが接続されている。また第２目的領域ＦＤ２，第３目的領域ＦＤ３，第４目的領域ＦＤ４，……，第７目的領域ＦＤ７には、いずれも第１スイッチングトランジスタＳＥＬ１と等価な第２スイッチングトランジスタＳＥＬ２，第３スイッチングトランジスタＳＥＬ３，第４スイッチングトランジスタＳＥＬ４，……，第７スイッチングトランジスタＳＥＬ７と、いずれも第１リセットトランジスタＲＴ１と等価な第２リセットトランジスタＲＴ２，第３リセットトランジスタＲＴ３，第４リセットトランジスタＲＴ４，……，第７リセットトランジスタＲＴ７とが接続されている。
【００４６】
第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８に与える電圧によって、電荷供給領域ＰＤで発生した電子の移動の制御を自在に行うためには、制御電極対で挟まれた電荷転送チャネルの空乏化電位や埋め込みダイオード内の空乏化電位が、制御電極対に加える電圧によって大きく変動するように構成すればよい。これは、基板の不純物密度を低く設定し、表面のホールピニングのためのｐ＋ピニング層５を比較的低不純物密度に選ぶことによって行える。こうした電荷蓄積素子の入力制御電極及びピニング層の内部のキャリアの濃度の変化等については、特許文献１中で「入力制御電極対４１ａ，４１ｂ」を用いて代表的に説明したものと原理的に等価であるため、重複説明を省略する。
【００４７】
通常の固体撮像装置においては、ピニング層は、ダーク時の表面でのキャリアの生成や信号キャリアの捕獲を抑制する層であり、ダーク電流や信号キャリアの捕獲の削減のために好ましい層として、従来用いられているが、実施形態に係る電荷蓄積素子を用いた光電変換素子のピニング層５は、これらの従来周知の機能に留まらず、表面埋込領域３の空乏化電位や電荷転送チャネルの空乏化電位を第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８の電圧で大きく変化させる作用をなす重要な層として機能している。
【００４８】
図１２に例示したような４対の制御電極対に、それぞれ異なった電圧レベルのゲート電圧を加えることで、遮蔽板１１の開口部（アパーチャ）に入射した光で、埋込フォトダイオード領域で発生したキャリア（電子）を、電荷供給領域ＰＤから延びる８方向の中の所望の移動経路に振り分けるように高速に移動させる電荷変調素子等を実現することができる。
【００４９】
すなわち、実施形態に係る電荷蓄積素子を用いた光電変換素子においては、図１２に示すように、中心軸が４５°ずつ角度をなして設けられた８本の電荷転送チャネルの端部には、第１目的領域ＦＤ１〜第８目的領域ＦＤ８が設けられているので、第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８に、それぞれ異なった第１〜第４電位レベルのゲート電圧を加えることで、８本の電荷転送チャネルの起点側に位置する埋込フォトダイオード領域で発生したキャリア（電子）の信号電荷を、第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８に加える電界制御電圧によって、高速に振り分けて移動させる光飛行時間（ＴＯＦ）型距離センサの動作を実現することができる。
【００５０】
第１目的領域ＦＤ１には、第１読出トランジスタのゲート電極が、接続されているので、第１目的領域ＦＤ１に輸送された電荷量に相当する電圧によって、第１読出トランジスタで増幅された出力が、第１スイッチングトランジスタＳＥＬ１を介して外部に出力される。同様に、第２目的領域ＦＤ２には、第２読出トランジスタのゲート電極が接続されているので、第２目的領域ＦＤ２に輸送された電荷量に相当する電圧によって、第２読出トランジスタで増幅された出力が、第２スイッチングトランジスタを介して外部に出力される。
【００５１】
例えば、ＴＯＦ型距離センサへの応用においては、ＴＯＦ距離センサに設けられた光源から繰り返しパルス信号として光を対象物に照射し、対象物によって反射された光の往復に要する遅延時間Ｔdを測定すればよい。すなわち、ＴＯＦ距離センサへの応用では、上記のように、第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８に、それぞれ互いに位相の異なる第１制御パルス，第２制御パルス，第３制御パルス，……，第８制御パルスを印加する動作を、出力光の光パルスの繰り返し周期と同期して、周期的に繰り返して遅延時間Ｔdを測定する。遅延時間Ｔdの測定については、特許文献１における「遅延時間Ｔdの測定」と同様の原理を使用できる。
【００５２】
実施形態に係る電荷蓄積素子を用いた光電変換素子は、比較的デューティの狭いパルス光を用いて動作させる。到来光の光パルスを受けて、電荷蓄積素子で変調された電荷を蓄積する期間では、第１制御パルス，第２制御パルス，第３制御パルス，……，第８制御パルスを、整形回路によって整形し、第１電位レベルＬ、第２電位レベルＭ、第３電位レベルＨ及び第４電位レベルＶの４段階の出力レベルをそれぞれ生成して、８つのゲート信号を周期的に与えて動作させる。４段階の出力レベルの信号は、例えば複数の論理回路を適宜組み合わせて実現すればよい。
【００５３】
第１入力制御電極Ｇ１，第２入力制御電極Ｇ２，第３入力制御電極Ｇ３，……，第８入力制御電極Ｇ８に印加される制御電圧によって、所望の電荷転送チャネルに移動した電荷は、容量拡大電極ＣＡ１１，ＣＡ２１，ＣＡ３１，……，ＣＡ８１；ＣＡ１２，ＣＡ２２，ＣＡ３２，……，ＣＡ８２に印加される制御電圧によって、第１電荷蓄積領域ＳＤ１，第２電荷蓄積領域ＳＤ２，第３電荷蓄積領域ＳＤ３，……，第８電荷蓄積領域ＳＤ８のそれぞれへ蓄積される。そして、それぞれの電荷蓄積領域の両側に設けられた一対の拡大電極対ＣＡ１１，ＣＡ２１，ＣＡ３１，……，ＣＡ８１；ＣＡ１２，ＣＡ２２，ＣＡ３２，……，ＣＡ８２に高レベルの電位を印加すると、ビルトインポテンシャル（拡散電位）または横方向電界に依存したポテンシャルが生じ、図１４中に実線の軌跡で示すように、所望の電荷蓄積領域ＳＤ１，ＳＤ２，ＳＤ３，……，ＳＤ８の電子に対するポテンシャルを深くできる。このとき一定の容積を有する電荷蓄積領域ＳＤ１，ＳＤ２，ＳＤ３，……，ＳＤ８にそれぞれ蓄積可能な電子数は、シミュレーションにより算出すると、１９１２個であった。
【００５４】
一方、一対の拡大電極対を設けない電荷蓄積素子の場合、電荷蓄積領域ＳＤ１，ＳＤ２，ＳＤ３，……，ＳＤ８の電子に対するポテンシャルは深くならず、図１４中に破線の軌跡で示したように、実施形態に係る電荷蓄積素子を用いた光電変換素子の場合よりも最大で０．５６Ｖ程度浅くなる。また本発明の実施形態の場合と同じ容積の電荷蓄積領域ＳＤ１，ＳＤ２，ＳＤ３，……，ＳＤ８に対して蓄積可能な電子数は、シミュレーションにより算出すると、８２０個であった。すなわち容量拡大電極ＣＡ１１，ＣＡ２１，ＣＡ３１，……，ＣＡ８１；ＣＡ１２，ＣＡ２２，ＣＡ３２，……，ＣＡ８２を設けた電荷蓄積素子の方が、電子を１０９２個多く蓄積できる。
【００５５】
また図１５に示すように、入力制御電極Ｇ１，Ｇ２，Ｇ３，……，Ｇ８に印加する電圧を低レベルとし、更に容量拡大電極ＣＡ１１，ＣＡ２１，ＣＡ３１，……，ＣＡ８１；ＣＡ１２，ＣＡ２２，ＣＡ３２，……，ＣＡ８２に印加する電圧を例えば２．５８Ｖ程度の低レベルとした状態で、出力制御電極ＴＸ１１，ＴＸ２１，ＴＸ３１，……，ＴＸ８１；ＴＸ１２，ＴＸ２２，ＴＸ３２，……，ＴＸ８２を低レベルから高レベルにすると、電荷蓄積領域ＳＤ１，ＳＤ２，ＳＤ３，……，ＳＤ８から目的領域へ向かって、電子に対するポテンシャルの傾きを急峻に変化させることが可能になる。このように電荷蓄積領域ＳＤ１，ＳＤ２，ＳＤ３，……，ＳＤ８から目的領域ＦＤ１，ＦＤ２，ＦＤ３，……，ＦＤ８への電子に対するポテンシャルの傾斜を強めることにより、目的領域ＦＤ１，ＦＤ２，ＦＤ３，……，ＦＤ８への電荷の転送を促進するように補助することができる。
【００５６】
実施形態に係る電荷蓄積素子を用いた光電変換素子は、電荷蓄積領域ＳＤ１，ＳＤ２，ＳＤ３，……，ＳＤ８の近傍に電荷の転送を補助する容量拡大電極ＣＡ１１，ＣＡ２１，ＣＡ３１，……，ＣＡ８１；ＣＡ１２，ＣＡ２２，ＣＡ３２，……，ＣＡ８２を設けている。そして容量拡大電極ＣＡ１１，ＣＡ２１，ＣＡ３１，……，ＣＡ８１；ＣＡ１２，ＣＡ２２，ＣＡ３２，……，ＣＡ８２に高レベルの電位を印加することで、ビルトインポテンシャル（拡散電位）または横方向電界に依存したポテンシャルを得て、蓄積可能な電子数を増やすことができる。よって実施形態に係る電荷蓄積素子を用いた光電変換素子によれば、電荷の移動経路中の蓄積電荷容量を増大させることにより、それぞれの電荷蓄積領域ＳＤ１，ＳＤ２，ＳＤ３，……，ＳＤ８に十分な蓄積電荷容量を実現することができる。
【００５７】
また実施形態に係る電荷蓄積素子を用いた光電変換素子によれば、電荷蓄積領域ＳＤ１，ＳＤ２，ＳＤ３，……，ＳＤ８から目的領域ＦＤ１，ＦＤ２，ＦＤ３，……，ＦＤ８への電荷の転送時には、容量拡大電極ＣＡ１１，ＣＡ２１，ＣＡ３１，……，ＣＡ８１；ＣＡ１２，ＣＡ２２，ＣＡ３２，……，ＣＡ８２を低レベルの電位とすることで、目的領域ＦＤ１，ＦＤ２，ＦＤ３，……，ＦＤ８への傾斜を強め、目的領域ＦＤ１，ＦＤ２，ＦＤ３，……，ＦＤ８への電荷の転送を補助することもできる。
【００５８】
（第１変形例）
図１〜図１５に示した電荷蓄積素子の出力制御電極ＴＸ１１，ＴＸ２１，ＴＸ３１，……，ＴＸ８１；ＴＸ１２，ＴＸ２２，ＴＸ３２，……，ＴＸ８２は、いずれも電荷蓄積領域ＳＤ１，ＳＤ２，ＳＤ３，……，ＳＤ８のそれぞれの第２の矩形状領域を挟むように一対で設けられていた。しかし図１６の、第７電荷蓄積領域ＳＤ７を中心とした領域の拡大図で例示するように、第７電荷蓄積領域ＳＤ７の第１の矩形状領域及び狭幅の第２の矩形状領域の上に同時に重なるように設けられた、一枚からなる通常の絶縁ゲート構造の出力制御電極ＴＸ７０を設けてもよい。
【００５９】
図１７及び図１８は、第６入力制御電極Ｇ６及び第７入力制御電極Ｇ７に−１Ｖ、通常の絶縁ゲート構造の出力制御電極ＴＸ７０に−１Ｖの電圧それぞれ印加した状態で、一対の拡大電極対（ＣＡ７１，ＣＡ７２）に印加する電圧を、約−１．０Ｖ〜約２．３Ｖの間で変化させた場合に得られた電子に対するポテンシャルの状態を、図１６のＸ２−Ｘ２方向から見た断面の位置及びＹ４−Ｙ４方向から見た断面の位置のそれぞれについて示す。図１７及び図１８に示すように、一対の拡大電極対（ＣＡ７１，ＣＡ７２）に印加する電圧を大きくするほど、電子に対するポテンシャルの最深部の深さは深くなる。図１７及び図１８から分かるように、一対の拡大電極対（ＣＡ７１，ＣＡ７２）に印加する電圧が約−１．０Ｖ〜約２．３Ｖの間で変化する場合、約２．５８Ｖ〜約３．１２Ｖの変調効果を得ることができた。
【００６０】
このように一枚の出力制御電極ＴＸ７０を設けた実施形態の第１変形例に係る電荷蓄積素子によっても、図１〜図１５に示した電荷蓄積素子と同様に、電荷の移動経路中の蓄積電荷容量を増大させると共に、目的領域ＦＤ１，ＦＤ２，ＦＤ３，……，ＦＤ８への電荷の転送を補助できる。
【００６１】
（第２変形例）
また図１９の、第７電荷蓄積領域ＳＤ７を中心とした領域の拡大図で例示するように、実施形態の第２変形例に係る電荷蓄積素子においては、第７電荷蓄積領域ＳＤ７をほぼ矩形状領域のみで構成し、この矩形状領域から第７目的領域ＦＤ７に向かって延びる、第７電荷蓄積領域ＳＤ７より高不純物密度のｎ型（ｎ＋＋）の電荷蓄積補助領域ＸＤ７を設けて、電子に対するポテンシャルが深くなるようにしてもよい。
【００６２】
電荷蓄積補助領域ＸＤ７は、図１９に示すように、平面パターンでほぼ十字架状であり、十字架の縦棒の横棒より下側に相当する領域が、第７電荷蓄積領域ＳＤ７と部分的に重なるように配置され、電子に対するポテンシャルがより深くなる。電荷蓄積補助領域ＸＤ７の十字架の縦棒の横棒より上側に相当する領域は、出力側の第７目的領域ＦＤ７と接している。電荷蓄積補助領域ＸＤ７の十字架の横棒の左右に張り出す部分に相当する領域は、それぞれ一対の出力電極対（ＴＸ７１，ＴＸ７２）と端部が部分的に重なるように配置されている。
【００６３】
図２０及び図２１は、第６入力制御電極Ｇ６及び第７入力制御電極Ｇ７及び一対の拡大電極対（ＣＡ７１，ＣＡ７２）に印加する電圧をいずれも低レベルとした状態で、一対の出力電極対（ＴＸ７１，ＴＸ７２）に印加する電圧を約−２．０Ｖ〜約３．０Ｖの間で変化させた場合に得られた、図１９のＸ３−Ｘ３方向から見た断面の位置及びＹ５−Ｙ５方向から見た断面の位置におけるそれぞれの電子に対するポテンシャルの状態を示す。図２０及び図２１に示すように、一対の出力電極対（ＴＸ７１，ＴＸ７２）に印加する電圧を大きくするほど、出力側の第７目的領域ＦＤ７への電子に対するポテンシャルの傾斜は強くなる。
【００６４】
一方、図２２に示すように、一対の拡大電極対（ＣＡ７１，ＣＡ７２）が設けられていない電荷蓄積素子の場合には、例えば一対の出力電極対（ＴＸ７１，ＴＸ７２）に印加する電圧が約３．３Ｖの場合、第７電荷蓄積領域ＳＤ７と第７目的領域ＦＤ７の境界にほぼ平坦なポテンシャル領域が生じる。この平坦なポテンシャル領域には、比較的多くの電荷が滞留するため、図２２に示すように、一対の出力電極対（ＴＸ７１，ＴＸ７２）に印加する電圧が例えば約−１．０Ｖに変化すると、この平坦なポテンシャル領域の電位が浅くなり、滞留した電荷の一部は第７目的領域ＦＤ７に落下するものの、一部は第７電荷蓄積領域ＳＤ７側へ落下する、いわゆる出力側からの「戻り電荷」が多く発生することになる。戻り電荷はノイズの増大につながる。
【００６５】
この点、第２変形例に係る電荷蓄積素子の場合、一対の拡大電極対（ＣＡ７１，ＣＡ７２）を備えた状態で、一対の出力電極対（ＴＸ７１，ＴＸ７２）に印加する電圧が変化するので、一対の出力電極対（ＴＸ７１，ＴＸ７２）の電圧が低レベルであっても、第７目的領域ＦＤ７への電子に対するポテンシャルの傾斜は強く、図２２で示したような平坦なポテンシャル領域が出力側に生じない。よって第２変形例に係る電荷蓄積素子によれば、図１〜図１５に示した電荷蓄積素子の効果に加え、更に戻り電荷の発生を抑制し、電荷蓄積素子のノイズを低減することができる。
【００６６】
（比較例）
また図２３は、一対の拡大電極対を独立して設けることなく、入力側の電荷供給領域ＰＤから連なるｎ型の第７電荷転送チャネルＲ７に第７電荷蓄積領域ＳＤ７が接続された構造に、一対の制御電極対（Ｇ６Ａ，Ｇ７Ａ）によって１段の電荷転送構造を電荷転送チャネルに沿って長く構成した、比較例に係る電荷蓄積素子を示す。比較例に係る電荷蓄積素子においては、入力側の電荷供給領域ＰＤから第７電荷転送チャネルＲ７へ信号電荷を転送すると共に、第７電荷転送チャネルＲ７中の蓄積電荷容量を増大させ、出力側の第７目的領域ＦＤ７への信号電荷の転送を補助する一対の制御電極対（Ｇ６Ａ，Ｇ７Ａ）を備える構造が示されている。
【００６７】
一対の制御電極対（Ｇ６Ａ，Ｇ７Ａ）を構成する入力制御電極Ｇ６Ａ，Ｇ７Ａは、第７電荷転送チャネルＲ７及び第７電荷蓄積領域ＳＤ７を挟んで両側に、第７電荷転送チャネルＲ７から僅かに離間して設けられている。入力制御電極Ｇ６Ａ，Ｇ７Ａのそれぞれは、平面図として矩形状パターンであり、それぞれの矩形状パターンの第７目的領域ＦＤ７寄りであって第７電荷蓄積領域ＳＤ７に近接する出力側の領域は、ｎ＋型の不純物を添加した多結晶シリコン（ドープド・ポリシリコン）で構成された複合構造を構成している。ｎ＋型ドープド・ポリシリコン領域で両側を挟まれた第７目的領域ＦＤ７寄りの第７電荷蓄積領域ＳＤ７のゼロバイアスにおける電位はｎ＋型ドープド・ポリシリコン領域による表面ポテンシャルに依拠して深くなっている。入力制御電極Ｇ６Ａ，Ｇ７Ａの複合構造のそれぞれにおける、ｎ＋型ドープド・ポリシリコン領域以外は、ｐ＋型ドープド・ポリシリコン領域で構成されている。ｐ＋型ドープド・ポリシリコン領域で両側を挟まれた左側寄りの入力側の第７電荷蓄積領域ＳＤ７及び第７電荷転送チャネルＲ７のゼロバイアスにおける電位はｐ＋型ドープド・ポリシリコン領域による表面ポテンシャルに依拠して浅くなっている。
【００６８】
（第３変形例）
図２３に示した１段の電荷転送構造を有する電荷蓄積素子に対し、第７電荷蓄積領域ＳＤ７を設けた第３変形例に係る電荷蓄積素子を図２４に示す。図２４に示すように、一対の拡大電極対（ＣＡ７１，ＣＡ７２）と共に、ｎ＋型ドープド・ポリシリコンの領域を有する一対の制御電極対（Ｇ６Ａ，Ｇ７Ａ）を、第７目的領域ＦＤ７に部分的に近接配置してもよい。図２４の左側に示した一対の制御電極対（Ｇ６Ａ，Ｇ７Ａ）を構成する入力制御電極Ｇ６Ａ，Ｇ７Ａは、段差形状をなす第７電荷転送チャネルＲ７と第７電荷蓄積領域ＳＤ７の左側の細い部分との接続箇所を挟んで両側に、第７電荷蓄積領域ＳＤ７の左側部分から僅かに離間して設けられている。入力制御電極Ｇ６Ａ，Ｇ７Ａのそれぞれは、平面図として矩形状パターンであるが、図２３に示した構造よりも小面積であり、第７電荷蓄積領域ＳＤ７の左側部分に近接する一部の領域は、ｎ＋型ドープド・ポリシリコンで構成された複合構造を構成している。ｎ＋型ドープド・ポリシリコン領域で両側を挟まれた第７電荷蓄積領域ＳＤ７の左側部分のゼロバイアスにおける電位はｎ＋型ドープド・ポリシリコン領域による表面ポテンシャルに依拠して深くなっている。入力制御電極Ｇ６Ａ，Ｇ７Ａの複合構造のそれぞれにおける、ｎ＋型ドープド・ポリシリコン領域以外は、ｐ＋型ドープド・ポリシリコン領域で構成されている。ｐ＋型ドープド・ポリシリコン領域で両側を挟まれた第７電荷転送チャネルＲ７のゼロバイアスにおける電位はｐ＋型ドープド・ポリシリコン領域による表面ポテンシャルに依拠して浅くなっている。
【００６９】
既に図１７及び図１８に示したのと同様に、第７電荷蓄積領域ＳＤ７の右側の太い部分に近接する一対の拡大電極対ＣＡ７１，ＣＡ７２に印加する電圧を大きくするほど、第７電荷蓄積領域ＳＤ７の右側の太い部分における電子に対するポテンシャルの深さを深く制御でき、第７電荷蓄積領域ＳＤ７に蓄積される電荷量を増大できる。図２４に示すように、電荷蓄積領域ＳＤ１，ＳＤ２，ＳＤ３，……，ＳＤ８の近傍に、一対の拡大電極対ＣＡ１１，ＣＡ２１，ＣＡ３１，……，ＣＡ８１；ＣＡ１２，ＣＡ２２，ＣＡ３２，……，ＣＡ８２及び一対の拡大電極対を構成する入力制御電極Ｇ６Ａ，Ｇ７Ａを対向配置した第３変形例に係る電荷蓄積素子によっても、図１〜図１５に示した電荷蓄積素子と同様に、電荷の移動経路中の蓄積電荷容量を増大させると共に、目的領域ＦＤ１，ＦＤ２，ＦＤ３，……，ＦＤ８への信号電荷の転送を補助できる。
【００７０】
（第４変形例）
また図２５及び図２６（ａ）に示すように、一対の拡大電極対（ＣＡ７１，ＣＡ７２の下の素子配置層２の上部に、ｎ＋型の電荷蓄積促進領域ＳＤ７１，ＳＤ７２を表面埋込領域３に接して設けてもよい。図２５及び図２６（ａ）中に例示した、比較例に係る電荷蓄積素子の一対の拡大電極対（ＣＡ７１，ＣＡ７２）は、第７電荷転送チャネルＲ７に近接する一部の矩形状領域が、ｎ＋型ドープド・ポリシリコンで構成されている。
【００７１】
図２５の右側に示した一対の拡大電極対（ＣＡ７１，ＣＡ７２）を構成する容量拡大電極ＣＡ７１，ＣＡ７２は、第７電荷蓄積領域ＳＤ７の右側の部分を挟んで両側に、第７電荷蓄積領域ＳＤ７の右側部分から僅かに離間して設けられている。容量拡大電極ＣＡ７１，ＣＡ７２のそれぞれは、平面図として矩形状パターンである。容量拡大電極ＣＡ７１，ＣＡ７２の第７電荷蓄積領域ＳＤ７の右側部分に近接する出力側の一部の領域は、ｎ＋型ドープド・ポリシリコンで構成された複合構造を構成している。ｎ＋型ドープド・ポリシリコン領域で両側を挟まれた第７電荷蓄積領域ＳＤ７の右側部分のゼロバイアスにおける電位はｎ＋型ドープド・ポリシリコン領域による表面ポテンシャルに依拠して深くなっている。容量拡大電極ＣＡ７１，ＣＡ７２の複合構造のそれぞれにおける、ｎ＋型ドープド・ポリシリコン領域以外は、ｐ＋型ドープド・ポリシリコン領域で構成されている。ｐ＋型ドープド・ポリシリコン領域で両側を挟まれた第７電荷蓄積領域ＳＤ７のゼロバイアスにおける電位はｐ＋型ドープド・ポリシリコン領域による表面ポテンシャルに依拠して浅くなっている。
【００７２】
図２６（ｂ）及び図２７中の斜線を付した部分で示すように、比較例に係る電荷蓄積素子では、一対の拡大電極対（ＣＡ７１，ＣＡ７２）の下にも、電荷蓄積のための電子に対するポテンシャル井戸が形成可能である。図２７中には、絶縁膜９と電荷蓄積促進領域ＳＤ７２の上部との間にΦ１分の電子に対するポテンシャルが深く形成された状態が例示されている。第４変形例に係る電荷蓄積素子によれば、図１〜図１５に示した電荷蓄積素子の効果に加え、更に電荷蓄積量を増大することができる。
【００７３】
（その他の実施形態）
本発明は上記した実施形態によって説明したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。例えば図１〜図２７では、８タップ横方向電界制御型の光電変換素子の受光領域が、電荷蓄積素子の電荷供給領域ＰＤとなる場合を例示して説明したが、電荷蓄積素子の入力側に接続される電荷供給領域ＰＤとしては、８タップ横方向電界制御型の光電変換素子に限定されず、１タップ型や５タップ型等、タップ数は任意に変更できる。入力側に接続される電荷供給領域ＰＤが光電変換素子の受光領域である必要はなく、信号電荷を供給可能な領域であれば、他の半導体領域でも構わない。
【００７４】
また入力側に接続される電荷供給領域ＰＤの形状は正八角形として説明したが、これに限定されず、タップ数等の電荷蓄積素子の仕様に応じて適宜変更してよい。また図１〜図２７に示した電荷蓄積素子が含む部分的な構造を互いに組み合わせても、本発明に係る電荷蓄積素子を実現できる。
【００７５】
既に述べた本発明の実施形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
【００７６】
既に述べた本発明の実施形態の説明では、輸送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、光電変換素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向（深さ方向）が、電位の負方向として表現される。
【００７７】
以上のとおり、本発明は上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００７８】
１  半導体基板
２  素子配置層
３  表面埋込領域
５  ピニング層
７  電位丘形成部
９  絶縁膜
１１  遮蔽板
ＣＡ１１〜ＣＡ８１，ＣＡ１２〜ＣＡ８２，Ｇ６Ａ，Ｇ７Ａ  容量拡大電極
ＴＸ１１〜ＴＸ８１，ＴＸ１２〜ＴＸ８２，ＴＸ７０  出力制御電極
ＦＤ１〜ＦＤ８  第１目的領域〜第８目的領域
Ｇ１〜Ｇ８  第１入力制御電極〜第８入力制御電極
ＳＤ１〜ＳＤ８  第１電荷蓄積領域〜第８電荷蓄積領域
ＳＤ７１，ＳＤ７２  電荷蓄積促進領域
ＸＤ７  電荷蓄積補助領域
【図１】
2018032749.tif 000003
【図２】
2018032749.tif 000004
【図３】
2018032749.tif 000005
【図４】
2018032749.tif 000006
【図５】
2018032749.tif 000007
【図６】
2018032749.tif 000008
【図７】
2018032749.tif 000009
【図８】
2018032749.tif 000010
【図９】
2018032749.tif 000011
【図１０】
2018032749.tif 000012
【図１１】
2018032749.tif 000013
【図１２】
2018032749.tif 000014
【図１３】
2018032749.tif 000015
【図１４】
2018032749.tif 000016
【図１５】
2018032749.tif 000017
【図１６】
2018032749.tif 000018
【図１７】
2018032749.tif 000019
【図１８】
2018032749.tif 000020
【図１９】
2018032749.tif 000021
【図２０】
2018032749.tif 000022
【図２１】
2018032749.tif 000023
【図２２】
2018032749.tif 000024
【図２３】
2018032749.tif 000025
【図２４】
2018032749.tif 000026
【図２５】
2018032749.tif 000027
【図２６】
2018032749.tif 000028
【図２７】
2018032749.tif 000029