(57)【要約】【課題】半導体層における電圧降下が小さい半導体記憶装置を提供する。【解決手段】一の実施の形態に係る半導体記憶装置は、複数の制御ゲート電極と、半導体層と、ゲート絶縁層とを備える。複数の制御ゲート電極は、基板の上面と交差する第１の方向に配設される。第１半導体層は、第１の方向に延在し、複数の制御ゲート電極の、第１の方向と交差する第２の方向の側面に対向する。ゲート絶縁層は、制御ゲート電極と第１半導体層との間に設けられる。また、第１半導体層は、第１の面方位を有する第１の部分と、第１の面方位と異なる第２の面方位を有する第２の部分と、を有する。【選択図】図６
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【特許請求の範囲】
【請求項１】
基板の上面と交差する第１の方向に配設された複数の制御ゲート電極と、
前記第１の方向に延在し、複数の前記制御ゲート電極の、前記第１の方向と交差する第２の方向側の側面に対向する第１半導体層と、
前記制御ゲート電極と前記第１半導体層との間に設けられるゲート絶縁層と
を備え、
前記第１半導体層は、
第１の面方位を有する第１の部分と、前記第１の面方位と異なる第２の面方位を有する第２の部分と、を有する
半導体記憶装置。
【請求項２】
前記第１の部分は、前記第１半導体層の前記基板側の端部から、前記第１半導体層の前記第１方向における中央領域まで延在する部分であり、
前記第２の部分は、前記第１半導体層の、前記第１の部分より上方に位置する部分である
請求項１に記載の半導体記憶装置。
【請求項３】
前記基板上に設けられる第２半導体層と、
前記第２半導体層と前記第１半導体層の前記基板側端部との間に設けられる第３半導体層と、をさらに備える
請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第３半導体層に含まれる結晶粒の大きさは、前記第１半導体層に含まれる結晶粒の大きさよりも小さい
請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の部分と前記第２の部分との境界近傍には、金属原子が存在する
請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記金属原子は、ニッケル、コバルト、銅、又はパラジウムのうちいずれかを含む
請求項５に記載の半導体記憶装置。
【請求項７】
前記第２半導体層は、エピタキシャルシリコン層であり、前記第３半導体層は、ポリシリコン層である
請求項３乃至６のいずれかに記載の半導体記憶装置。
【請求項８】
前記第２半導体層は、前記基板の上方に設けられた、ドープされたポリシリコン層であり、前記第３半導体層は、前記第２半導体層の端部と前記第１半導体層の前記基板側の端部との間に設けられるポリシリコン層である
請求項３乃至７のいずれかに記載の半導体記憶装置。
【請求項９】
前記下ゲート絶縁層は、電荷蓄積層を含む
請求項１乃至８のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に記載された実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルを三次元的に配置した半導体記憶装置（三次元型半導体記憶装置）が提案されている。このような半導体記憶装置は、例えば、基板の上面に配設された複数の制御ゲート電極と、複数の制御ゲート電極に対向する半導体層（チャネル）と、制御ゲート電極と半導体層との間に設けられ電荷を蓄積可能なゲート絶縁層と、を備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１７９４６５
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の小型化に対する要請から、チャネル（半導体層）の薄膜化が進められているが、チャネルが薄膜化すると移動度が低下するという問題がある。
【０００５】
本発明は、このような点に鑑みなされたもので、チャネルの移動度を向上させた半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００６】
一の実施の形態に係る半導体記憶装置は、複数の制御ゲート電極と、半導体層と、ゲート絶縁層とを備える。複数の制御ゲート電極は、基板の上面と交差する第１の方向に配設される。第１半導体層は、第１の方向に延在し、複数の制御ゲート電極の、第１の方向と交差する第２の方向の側面に対向する。ゲート絶縁層は、制御ゲート電極と第１半導体層との間に設けられる。また、第１半導体層は、第１の面方位を有する第１の部分と、第１の面方位と異なる第２の面方位を有する第２の部分と、を有する。
【発明の効果】
【０００７】
このような半導体記憶装置によれば、チャネルの移動祖を向上させた半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】同半導体記憶装置の一部の構成を示す回路図である。
【図３】同半導体記憶装置の一部の構成を示す斜視図である。
【図４】同半導体記憶装置の一部の構成を示す斜視図である。
【図５】同半導体記憶装置の一部の構成を示す平面図である。
【図６】同半導体記憶装置の一部の構成を示す断面図である。
【図７Ａ】図６のＡで示した箇所の拡大図である。
【図７Ｂ】図６のＢで示した箇所の拡大図である。
【図８】第１の実施の形態に係る半導体記憶装置の製造方法について説明するための断面図である。
【図９】同製造方法について説明するための断面図である。
【図１０】同製造方法について説明するための断面図である。
【図１１】同製造方法について説明するための断面図である。
【図１２】同製造方法について説明するための断面図である。
【図１３】同製造方法について説明するための断面図である。
【図１４】同製造方法について説明するための断面図である。
【図１５】同製造方法について説明するための断面図である。
【図１６】同製造方法について説明するための断面図である。
【図１７】同製造方法について説明するための断面図である。
【図１８】同製造方法について説明するための断面図である。
【図１９】同製造方法について説明するための断面図である。
【図２０】同製造方法について説明するための断面図である。
【図２１】同製造方法について説明するための断面図である。
【図２２】同製造方法について説明するための断面図である。
【図２３】同製造方法について説明するための断面図である。
【図２４】同製造方法について説明するための断面図である。
【図２５】第２の実施の形態に係る半導体記憶装置について説明するための断面図である。
【図２６Ａ】図２５のＡ’で示した箇所の拡大図である。
【図２６Ｂ】図２５のＢ’で示した箇所の拡大図である。
【図２７】第２の実施の形態に係る半導体記憶装置の製造方法について説明するための断面図である。
【図２８】同製造方法について説明するための断面図である。
【図２９】同製造方法について説明するための断面図である。
【図３０】同製造方法について説明するための断面図である。
【図３１】同製造方法について説明するための断面図である。
【図３２】同製造方法について説明するための断面図である。
【図３３】同製造方法について説明するための断面図である。
【図３４】同製造方法について説明するための断面図である。
【図３５】同製造方法について説明するための断面図である。
【図３６】同製造方法について説明するための断面図である。
【図３７】同製造方法について説明するための断面図である。
【図３８】同製造方法について説明するための断面図である。
【図３９】同製造方法について説明するための断面図である。
【図４０】同製造方法について説明するための断面図である。
【図４１】同製造方法について説明するための断面図である。
【図４２】同製造方法について説明するための断面図である。
【発明を実施するための形態】
【０００９】
次に、実施の形態に係る半導体記憶装置を、図面を参照して詳細に説明する。なお、これらの実施の形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【００１０】
例えば、以下に記載の半導体記憶装置は、基板の上面と交差する第１の方向に配設された複数の制御ゲート電極と、第１の方向に延在し、上記複数の制御ゲート電極に対向する半導体層と、これら制御ゲート電極と半導体層との間に設けられたゲート絶縁層と、を備える。
【００１１】
上記制御ゲート電極は、タングステン（Ｗ）等の金属から形成されていても良いし、ポリシリコン等の半導体から形成されていても良い。
【００１２】
上記半導体層は、一端（下端）において半導体基板に接続されていても良いし、金属や半導体等からなる配線に接続されていても良い。また、２以上の半導体層の一端（下端）が、金属や半導体等によって連結されていても良い。
【００１３】
上記ゲート絶縁層は、電荷蓄積部を含んでいても良い。この電荷蓄積部は、窒化物等からなる電荷蓄積層から構成されていても良いし、半導体等からなるフローティングゲートから構成されていても良い。
【００１４】
また、以下の説明においては、基板の上面と交差する方向を第１の方向と、第１の方向と交差する方向を第２の方向と呼ぶ。また、第１の方向に沿って基板から離れる方向を上と、第１の方向に沿って基板に近付く方向を下と呼ぶ。また、ある構成について下面と言う場合にはこの構成の基板に対向する面を、上面と言う場合には基板と反対側の面を意味する事とする。また、第２の方向に沿った方向を側方と呼ぶ。また、第２の方向と交差する面を側面と呼ぶ。また、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。尚、以下の説明においては、第１の方向がＺ方向と、第２の方向がＸ方向又はＹ方向と、それぞれ一致する場合について例示するが、第１及び第２の方向は、Ｚ方向、Ｘ方向、Ｙ方向と一致しなくても良い。
【００１５】
［第１の実施の形態］
［構成］
図１は、第１の実施の形態に係る半導体記憶装置のブロック図である。尚、ここで言う半導体記憶装置とは、例えば、ユーザデータを記憶するチップＣや、このチップＣを搭載した電子機器ｉ（例えば、スマートフォン、携帯電話、タブレット端末、音楽プレーヤ、ウェアラブル端末等）等を意味する。また、ユーザデータとは、例えば、ユーザによって利用されるコンテンツ（文字列、音声、画像、動画等）を表現するデータであり、“０”と“１”との組合せによって表現される。
【００１６】
電子機器ｉは、チップＣと、このチップＣを制御するホスト９を備える。チップＣは、メモリセルアレイ１、並びに、このメモリセルアレイ１を制御するカラム制御回路２、ロウ制御回路３、データ入出力バッファ４、アドレスレジスタ５、コマンド・インターフェイス６、ステートマシン７、及び、電圧生成回路１０を備える。メモリセルアレイ１は、複数のメモリブロックＭＢを備える。これらメモリブロックＭＢは、それぞれ、ユーザデータを記録する。カラム制御回路２は、図示しないセンスアンプを備え、ユーザデータの読み出し等を行う。また、カラム制御回路２は、ユーザデータの書き込みを行う際、入力されたユーザデータに応じて、メモリセルアレイ１に電圧を転送する。ロウ制御回路３は、入力されたアドレスデータに応じて、メモリセルアレイ１内の、ユーザデータの読み出しや書き込みを行う位置を指定する。データ入出力バッファ４は、ユーザデータ、アドレスデータ、及び、コマンドデータの入出力制御を行う。アドレスレジスタ５は、アドレスデータを保持し、カラム制御回路２及びロウ制御回路３に供給する。ステートマシン７は、コマンド・インターフェイス６を介してホスト９からの外部制御信号を受け付け、カラム制御回路２及びロウ制御回路３に内部制御信号を入力する。電圧生成回路１０は、電圧を生成し、カラム制御回路２及びロウ制御回路３に供給する。
【００１７】
図２は、メモリセルアレイ１を構成するメモリブロックＭＢの構成を示す等価回路図である。メモリブロックＭＢは、ビット線ＢＬを介してカラム制御回路２に、ワード線ＷＬを介してロウ制御回路３に、ソース線ＳＬを介して図示しないソース線ドライバに接続される。尚、説明の都合上、図２においては、一部の構成を省略する。
【００１８】
メモリブロックＭＢは、複数のメモリフィンガーＭＦを備える。メモリフィンガーＭＦは、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線コンタクトＢＣを介してビット線ＢＬに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通のソース線コンタクトＬＩを介してソース線ＳＬに接続される。メモリユニットＭＵは、ビット線コンタクトＢＣ及びソース線コンタクトＬＩの間に直列に接続されたドレイン側選択ゲートトランジスタＳＴＤ、メモリストリングＭＳ、ソース側選択ゲートトランジスタＳＴＳ、及び、最下層ソース側選択ゲートトランジスタＳＴＳｂを備える。
【００１９】
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、チャネルボディとして機能する半導体層、電荷を蓄積可能なゲート絶縁層、及び、制御ゲート電極を備える電界効果型のトランジスタであり、ユーザデータを構成する１ビット分又は複数ビット分のデータを記憶する。メモリセルＭＣのしきい値電圧は、ゲート絶縁層中の電荷量に応じて変化する。尚、同一のメモリストリングＭＳに属する複数のメモリセルＭＣの制御ゲート電極には、それぞれ、ワード線ＷＬが接続される。ワード線ＷＬは、メモリブロックＭＢ内の全てのメモリストリングＭＳについて共通に設けられる。
【００２０】
ドレイン側選択ゲートトランジスタＳＴＤ、ソース側選択ゲートトランジスタＳＴＳ、及び、最下層ソース側選択ゲートトランジスタＳＴＳｂは、チャネルボディとして機能する半導体層及び制御ゲート電極を備える電界効果型のトランジスタである。同一のメモリフィンガーＭＦに属する複数のドレイン側選択ゲートトランジスタＳＴＤには、共通のドレイン側選択ゲート線ＳＧＤが接続される。また、同一のメモリブロックＭＢに属する複数のソース側選択ゲートトランジスタＳＴＳ、及び、最下層ソース側選択ゲートトランジスタＳＴＳｂの制御ゲート電極には、それぞれ、共通のソース側選択ゲート線ＳＧＳ、及び、共通の最下層ソース側選択ゲート線ＳＧＳｂが接続される。
【００２１】
尚、以下の説明においては、最下層ソース側選択ゲートトランジスタＳＴＳｂ、ソース側選択ゲートトランジスタＳＴＳ、及び、ドレイン側選択ゲートトランジスタＳＴＤを、単に選択ゲートトランジスタ（ＳＴＳｂ、ＳＴＳ、ＳＴＤ）と呼ぶ事がある。また、最下層ソース側選択ゲート線ＳＧＳｂ、ソース側選択ゲート線ＳＧＳ、及び、ドレイン側選択ゲート線ＳＧＤを、単に選択ゲート線（ＳＧＳｂ、ＳＧＳ、ＳＧＤ）と呼ぶ事がある。
【００２２】
図３は、メモリフィンガーＭＦの一部の構成を示す概略的な斜視図である。尚、図３は、配線やメモリセルＭＣ等の立体的な構造を説明するものであり、配線等の間に設けられた層間絶縁層は図示しない。また、図３は説明のために図示するものであり、具体的な構成は適宜変更可能である。
【００２３】
メモリフィンガーＭＦは、基板１０１と、基板１０１の上方に設けられた積層体ＬＢと、積層体ＬＢによって側面を覆われた略円柱状のメモリ柱状体１０５と、を有する。
【００２４】
基板１０１は、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板１０１は、例えば、半導体基板の上面にＮ型の不純物層を有し、更にこのＮ型の不純物層中にＰ型の不純物層を有する２重ウェル構造を備える。
【００２５】
積層体ＬＢは、Ｚ方向に配設された複数の導電層１０２を含む。これら導電層１０２は、それぞれ、ワード線ＷＬ及びメモリセルＭＣの制御ゲート電極、又は、選択ゲート線（ＳＧＳｂ、ＳＧＳ、ＳＧＤ）及び選択ゲートトランジスタ（ＳＴＳｂ、ＳＴＳ、ＳＴＤ）の制御ゲート電極として機能する。導電層１０２は、例えばタングステン（Ｗ）等の導電層からなる。導電層１０２は、Ｘ方向及びＹ方向に延在し、Ｘ方向を長手方向とする略板状の形状を有する。導電層１０２は、それぞれ、Ｚ方向に延在するコンタクト１０９を介して、ロウ制御回路３（図１、図２）に接続される。尚、コンタクト１０９は、タングステン（Ｗ）等の導電層からなる。尚、以下の説明において、複数の導電層１０２のうち、最も下方に位置するもの（最も基板１０１に近いもの）を、導電層１０２ｂと呼ぶことがある。
【００２６】
メモリ柱状体１０５は、Ｚ方向に延在する円柱形状を有する。メモリ柱状体１０５と導電層１０２との交差部は、メモリセルＭＣ又は選択ゲートトランジスタ（ＳＴＳｂ、ＳＴＳ、ＳＴＤ）として機能する。メモリ柱状体１０５は、Ｚ方向に延在する半導体層１２２と、この半導体層１２２の下端部（基板１０１に近い方の端部）に接続された半導体層１２６と、を含む。半導体層１２２は、複数の導電層１０２に対向し、メモリセルＭＣ及び選択ゲートトランジスタ（ＳＴＳ、ＳＴＤ）のチャネルボディとして機能する。半導体層１２６は、導電層１０２ｂに対向し、最下層のソース側選択ゲートトランジスタＳＴＳｂのチャネルボディとして機能する。半導体層１２２の下端は、半導体層１２６及び基板１０１を介して、ソース線コンタクトＬＩとして機能する導電層１０８に電気的に接続される。導電層１０８は、ソース線ＳＬとして機能する導電層１０７を介して、図示しないソース線ドライバに電気的に接続される。半導体層１２２の上端は、ビット線コンタクトＢＣとして機能する導電層１１４に電気的に接続される。導電層１１４は、ビット線ＢＬとして機能する導電層１０６を介してカラム制御回路２（図１、図２）に電気的に接続される。尚、導電層１０６、導電層１０７、導電層１０８、及び、導電層１１４は、タングステン（Ｗ）等の導電層からなる。また、導電層１０６及び導電層１０７は、Ｙ方向に延在しており、Ｘ方向に沿って複数配設される。導電層１０８は、Ｘ方向及びＺ方向に延在し、Ｘ方向を長手方向とする略板状の形状を備え、下面において基板１０１に接続される。導電層１１４は、Ｚ方向に延在し、それぞれ、１の半導体層１２２及び１の導電層１０６に接続される。
【００２７】
図４は、メモリセルＭＣの構成を示す概略的な斜視図である。尚、図４においては、メモリセルＭＣの構成について示すが、選択ゲートトランジスタ（ＳＴＳ、ＳＴＤ）も、メモリセルＭＣと同様に構成しても良い。尚、図４においては、一部の構成を省略する。
【００２８】
メモリセルＭＣは、導電層１０２とメモリ柱状体１０５との交差部に設けられる。メモリ柱状体１０５は、Ｚ方向に延在する円柱状のコア絶縁層１２１、コア絶縁層１２１の側面を覆う略円筒状の半導体層１２２、及び、半導体層１２２の側面を覆う略円筒状のゲート絶縁層１２０を備える。コア絶縁層１２１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層からなる。半導体層１２２は、例えばポリシリコン等の半導体層からなる。
【００２９】
ゲート絶縁層１２０はまた、半導体層１２２の側面を覆うトンネル絶縁層１２３、トンネル絶縁層１２３の側面を覆う電荷蓄積層１２４、及び、電荷蓄積層１２４の側面を覆うブロック絶縁層１２５を備える。トンネル絶縁層１２３は、例えば酸化シリコン（ＳｉＯ２）等の絶縁層からなる。電荷蓄積層１２４は、例えば窒化シリコン（Ｓｉ３Ｎ４）等、電荷を蓄積可能な絶縁層からなり、電荷蓄積部を構成する。ブロック絶縁層１２５は、例えば、酸化シリコン（ＳｉＯ２）やアルミナ（Ａｌ２Ｏ３）等の絶縁層からなる。
【００３０】
続いて、本実施の形態に係る半導体記憶装置の構成について図５−図７Ｂを用いてより詳細に説明する。図５は、同半導体記憶装置の一部の構成を示す平面図である。図６は、同半導体記憶装置の構成の一部を示す断面図であり、図５のＡ−Ａ’線で示した部分の断面を示す。図７Ａは、図６のＢで示した部分の拡大図であり、図７Ｂは、図６のＣで示した部分の拡大図である。尚、図５〜図７Ｂでは、前述した構成の一部が省略される場合がある。図７Ｂ以降の図についても同様である。
【００３１】
図５に示す通り、本実施の形態に係る半導体記憶装置においては、複数のメモリフィンガーＭＦ及び導電層１０８がＹ方向に沿って交互に配設される。メモリフィンガーＭＦ及び導電層１０８の間には、スペーサ絶縁層１１２が設けられる。メモリフィンガーＭＦ、導電層１０８、及び、スペーサ絶縁層１１２は、それぞれＸ方向に延在する。メモリフィンガーＭＦは、千鳥状に配設された複数のメモリ柱状体１０５を備える。
【００３２】
図６に示す通り、積層体ＬＢは、複数の導電層１０２に加え、これら導電層１０２の間に設けられた層間絶縁層１０３を含む。また、導電層１０２ｂの上面に設けられた層間絶縁層１０３ｂは、その他の層間絶縁層１０３よりも厚く形成される。積層体ＬＢの上面は、層間絶縁層１４２によって覆われる。メモリ柱状体１０５は、積層体ＬＢ及び層間絶縁層１４２を貫通して、Ｚ方向に延在する。層間絶縁層１４２及びメモリ柱状体１０５の上面は、層間絶縁層１４３によって覆われる。また、積層体ＬＢ、層間絶縁層１４２、及び、層間絶縁層１４３のＹ方向の側面は、スペーサ絶縁層１１２によって覆われる。また、Ｙ方向に隣接する一対の積層体ＬＢの間には、Ｚ方向に延在する導電層１０８が設けられる。また、層間絶縁層１４３、スペーサ絶縁層１１２、及び、導電層１０８の上面は、層間絶縁層１４４によって覆われる。導電層１１４は、この層間絶縁層１４４及び層間絶縁層１４３を貫通して、メモリ柱状体１０５の上端に接する。尚、層間絶縁層１０３、１４２、１４３、１４４、及び、スペーサ絶縁層１１２は、例えば酸化シリコン（ＳｉＯ２）等の絶縁層からなる。
【００３３】
メモリ柱状体１０５の下端には、半導体層１２６が設けられる。半導体層１２６は、基板１０１中に埋め込まれる。即ち、半導体層１２６の下端は、基板１０１の上面よりも下方に位置する。半導体層１２６の上端は、層間絶縁層１０３ｂの上面と下面との間に設けられる。半導体層１２６と導電層１０２ｂとの間には、絶縁層１２７が設けられる。半導体層１２６は、例えば、基板１０１と配向面が揃った単結晶シリコンからなる。絶縁層１２７は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層からなり、最下層ソース側選択ゲートトランジスタのゲート絶縁層として機能する。
【００３４】
ゲート絶縁層１２０は、積層体ＬＢ中の複数の導電層１０２及び層間絶縁層１０３の側面に設けられる。ゲート絶縁層１２０は、下端において半導体層１２６の上面を覆う。ゲート絶縁層１２０の下端は、層間絶縁層１０３ｂの上面と下面との間に設けられる。
【００３５】
半導体層１２２は、ゲート絶縁層１２０の側面に設けられる。半導体層１２２は、第１の部分Ｒ１及び第２の部分Ｒ２を備える。第１の部分Ｒ１は、半導体層１２２の、基板１０１側の端部から、半導体層１２２の、Ｚ方向における中央領域まで延在する部分であり、第２の部分Ｒ２は、半導体層１２２の、第１の部分より上方に位置する部分である。第１の部分Ｒ１と第２の部分Ｒ２とは、半導体層１２２の中央領域に境界を有する。ここで、半導体層１２２の中央領域とは、半導体層１２２の、Ｚ方向の全長に対して中央の位置近傍を含む一定の領域であることを意味する。このように、第１の部分Ｒ１と第２の部分との境界が、半導体層１２２の中央領域に位置する理由は、本実施の形態に半導体記憶装置を製造する製造方法によるものである。詳しくは後述するが、この中央領域は、必ずしも半導体層１２２のＺ方向の全長に対する中央部分を含むものではない。
【００３６】
ここで、本実施の形態において、半導体層１２２は、図７Ａに示すように、第１の部分Ｒ１と第２の部分Ｒ２とでは、面方位が異なる。面方位とは、結晶格子面の方向を表すものであり、一般的にはミラー指数としで表される。なお、図７Ａに示す波線は、第１の部分Ｒ１と第２の部分Ｒ２とで面方位が異なることを概念的に表したものにすぎず、実際の面方位を表しているわけではない。また、半導体層１２２が比較的大きな粒径を有する結晶構造を有する理由については、後の製造工程において詳述する。以下に説明する、ポリシリコン層１２８Ａ及び１２８Ｂがポリシリコン構造を有する理由についても同様である。
【００３７】
図７Ｂに示す通り、半導体層１２６（エピタキシャルシリコン層１２６）の上端と、半導体層１２２との間には、ポリシリコン層１２８Ａが配置される。より詳細には、Ｚ方向においては、ポリシリコン層１２８Ａは、エピタキシャルシリコン層１２６の上面及び半導体層１２２の下面に接する。また、Ｘ方向及びＹ方向においては、ポリシリコン層１２８Ａは、エピタキシャルシリコン層１２６の内側面及び半導体層１２２の底部近傍における側面のそれぞれに接するように、Ｚ方向に突出する突出部１２８Ｐを有する。ポリシリコン層１２８Ａは、例えばポリシリコンからなる。ポリシリコンの結晶粒の大きさは、エピタキシャルシリコン（単結晶）の結晶粒の大きさに比べると小さい。つまり、ポリシリコン層１２８Ａに含まれる結晶粒の大きさは、半導体層１２２及びエピタキシャルシリコン層１２６に含まれる結晶粒の大きさよりも小さくなっている。なお、ここで言う結晶粒の「大きさ」とは、例えば結晶粒について複数の方向から幅を測定し、それらの値の平均値を意味するものとする。
【００３８】
また、本実施の形態においては、半導体層１２２の第１の部分Ｒ１と第２の部分Ｒ２との境界部分に、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、又は、パラジウム（Ｐｄ）等の金属原子が含まれる場合がある。
【００３９】
本実施の形態によれば、メモリセルのチャネルとして機能する半導体層１２２の結晶構造を単結晶構造に近い、大きな粒径の結晶粒が集合する構造とすることができるため、さらに良好なセル特性を実現できる。
【００４０】
［製造方法］
図８〜図２２は、本実施の形態に係る半導体記憶装置の製造方法について説明するための断面図であり、それぞれ、図６に対応する断面を示す。
【００４１】
図８に示す通り、同製造方法においては、基板１０１上に、複数の層間絶縁層１０３（層間絶縁層１０３ｂを含む）及び犠牲層１４１を交互に積層して、積層体ＬＢＡを形成する。犠牲層１４１は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる。層間絶縁層１０３及び犠牲層１４１の成膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等の方法によって行われる。
【００４２】
図９に示す通り、積層体ＬＢＡに開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向に延在し、積層体ＬＢＡを貫通して、基板１０１の上面を露出させる貫通孔である。開口ｏｐ１は、例えば、開口ｏｐ１に対応する部分に開口を有する層間絶縁層１４２を積層体ＬＢＡの上面に形成し、これをマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を行うことによって形成される。
【００４３】
図１０に示す通り、開口ｏｐ１の底面に、半導体層１２６（エピタキシャルシリコン層１２６）を形成する。半導体層１２６は、例えば、エピタキシャル成長法等の方法により、基板１０１を結晶成長させることで形成される。半導体層１２６は、上面の高さが層間絶縁層１０３ｂの上面と下面との間になる様に形成される。
【００４４】
図１１に示す通り、開口ｏｐ１内に、ゲート絶縁層１２０を、例えばＣＶＤ法により成膜する。
【００４５】
図１２に示す通り、ＲＩＥ法等によりゲート絶縁層１２０の底部を除去し、半導体層１２６の上面の一部を露出させる。
【００４６】
図１３に示すように、開口ｏｐ１内に、金属層１２９を堆積させる。金属層１２９の堆積は、例えばスパッタ等のＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって行われる。その堆積の程度については、少なくとも半導体層１２６の上面を十分に覆う程度に堆積させることが好ましい。金属層１２９は、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、銅（Ｃｕ）、又はパラジウム（Ｐｄ）を含む。本実施の形態においては、金属としてニッケルを選択した場合を説明する。
【００４７】
図１４に示すように、熱処理を加えて、シリサイド層１３０Ａを形成する。金属層１２９に対して熱処理を行うと、金属層１２９中の金属原子が半導体層１２６中に拡散して、金属シリサイド（金属層１２６がニッケルからなる場合には、ニッケルダイシリサイド）が形成される。ニッケルダイシリサイドは、シリコンの結晶構造と格子定数が近いため、金属層１２９として上記の金属を選ぶことが好ましい。また、ニッケルは、シリコン酸化膜やシリコン窒化膜とは反応しないため、半導体層１２６と接している部分以外の金属層１２９についてはシリサイド化されることはなく金属層１２９のままである。
【００４８】
図１５に示すように、図１４の工程でシリサイド化されなかった金属層１２９を除去する。この除去は、ウェットエッチングやドライエッチング等の手段による。
【００４９】
図１６に示すように、金属層１２９を除去した開口ｏｐ１内に、半導体層１２２、及びコア絶縁層１２１を順次、ＣＶＤ法等により成膜する。半導体層１２２の成膜は、例えば、アモルファス状態のシリコン（Ｓｉ）をＣＶＤ等の方法によって成膜することによって行われる。コア絶縁層１２１は、酸化シリコン（ＳｉＯ２）をＣＶＤ等の方法で成膜することによって形成される。
【００５０】
図１７に示すように、層間絶縁層１４２の上面を覆う半導体層１２２及びコア絶縁層１２１をエッチングによって除去する。
【００５１】
図１８に示すように、コア絶縁層１２１、半導体層１２２、ゲート絶縁層１２０、及び、層間絶縁層１４２の上面に、金属層１３１を堆積する。金属層１２２Ｃの堆積は、金属層１２９の堆積と同様に行われる。また、金属層１３１は、金属層１２９と同様の種類の金属を使用可能であるが、金属層１２９と同種の金属を用いることが好ましい。
【００５２】
図１９に示すように、再び熱処理を行い、半導体層１２２の上部に、シリサイド層１３１Ｂを形成する。この場合も、金属層１３１は、半導体層１２２と接している部分のみがシリサイド化され、残りの部分は未反応のままである。
【００５３】
図２０に示すように、図１９の工程で未反応の金属層１３１を、図１５における金属層１２９の除去と同様に除去する。
【００５４】
図２１に示すように、ＭＩＬＣ（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）処理を行う。ＭＩＬＣ処理においては、熱処理を行うことにより、シリサイド層１３０Ａ、１３０Ｂの一部が、アモルファス状態の半導体層１２２中を通過していく。つまり、基板１０１側のシリサイド層１３０Ａの一部は、半導体層１２２中を上方に向かって移動していく。半導体層１２２上端側のシリサイド層１３０Ｂの一部は、半導体層１２２中を、基板１０１側に向かって移動していく。換言すると、シリサイド層１３０Ａ及びシリサイド層１３０Ｂを成長端とする固相エピタキシャル成長により、アモルファスシリコンであった半導体層１２２が、比較的大きな粒径を有する結晶構造の半導体層１２２へと改質される。
【００５５】
ここで、ニッケルダイシリサイドの格子定数及び結晶構造は、シリコン（Ｓｉ）の単結晶と近い。従って、半導体層１２２のうち、シリサイド層１３０Ａ、１３０Ｂが通過した部分には、単結晶構造に近い、比較的大きな粒径の結晶構造が形成されていく。シリサイド層１３０Ａ及びシリサイド層１３０Ｂは同じニッケルサイドであることから、それぞれが半導体層１２２中を通過する速度はほぼ同一である。そして、シリサイド層１３０Ａ及びシリサイド層１３０Ｂはそれぞれ半導体層１２２の基板側端部（下端）及び上端に形成されている。従って、それぞれを成長端とするＭＩＬＣ反応は、半導体層１２２中のＺ方向の全長に対する中央近傍でぶつかることとなる。この、それぞれが通過した領域が、図６及び図７Ａを用いて説明した第１の部分Ｒ１及び第２の部分Ｒ２となる。このように、第１の部分Ｒ１と第２の部分Ｒ２との境界が、半導体層１２２のＺ方向の全長に対する中央近傍を含む中央領域に位置することになる。しかし、ＭＩＬＣ反応の条件等により、シリサイド層１３０Ａ及びシリサイド層１３０Ｂの進行速度が異なる場合等があり、このために両者のぶつかる位置が半導体層１２２のＺ方向の全長に対する中央部分からずれる場合がある。このように、本実施の形態における中央領域とは、必ずしも半導体層１２２のＺ方向の全長に対する中央部分を含むものではなく、半導体層１２２の上下端に形成したシリサイド層１３０Ａ及びシリサイド層１３０ＢにＭＩＬＣ処理を行った場合に、両者がぶつかる位置を含む一定の領域を意味することが理解される。
【００５６】
上記のように、第１の部分Ｒ１と第２の部分Ｒ２とでは、ＭＩＬＣ法によってシリサイド層１３０Ａ及び１３０Ｂの通過する方向がＺ方向に関して反対方向である。即ち、シリサイド層１３０Ａが通過する部分とシリサイド層１３０Ｂが通過する部分とで、結晶粒の形成過程もＺ方向に関して反対方向となる。従って、前述の通り、第１の部分Ｒ１と第２の部分Ｒ２とでは面方位が異なるものとなる。なお、結晶構造の形成メカニズムは諸条件により決定されるため、結晶粒の形成過程がＺ方向に関して反対方向である場合であっても、面方位についてＺ方向に関して反対方向であるとは限らない。
【００５７】
図２２に示すように、ＭＩＬＣ法による反応が終了すると、半導体層１２２の下端側のシリサイド１３０Ａに含まれていたニッケルは全て半導体層１２２中に拡散してしまい、シリサイド層１３０Ａは金属を含まないポリシリコンへと改質される。この部分が、図７Ｂを用いて説明したポリシリコン層１２８Ａである。ただし、ＭＩＬＣ法における熱処理の時間やニッケルの量によっては、ニッケルが全て拡散されない場合もあり、その場合には、半導体層１２２の下端とエピタキシャルシリコン層１２６との間、及び／又は第１の部分Ｒ１と第２の部分Ｒ２との間にニッケルが存在する場合がある。
【００５８】
図２３に示すように、積層体ＬＢＡに開口ｏｐ２を形成する。開口ｏｐ２は、Ｚ方向及びＸ方向に延在し、基板１０１上に積層された複数の層間絶縁層１０３及び犠牲層１４１を貫通し、積層体ＬＢＡをＹ方向に分断して、基板１０１の上面を露出させる溝である。開口ｏｐ２は、例えば、開口ｏｐ２に対応する部分に溝を有する層間絶縁層を層間絶縁層１４２の上面に形成し、これをマスクとしてＲＩＥを行うことによって形成される。
【００５９】
図２４に示すように、開口ｏｐ２を介して犠牲層１４１を除去する。犠牲層１４１は、例えば、燐酸を使用したウェットエッチング等によって除去される。
【００６０】
そして、導電層１０２の形成、スペーサ絶縁層１１２及び導電層１０８の形成等の工程を経て、図５〜図７Ｂを参照して説明した半導体記憶装置が製造される。
【００６１】
本実施の形態によれば、メモリセルのチャネルとして機能する半導体層１２２の結晶構造を単結晶構造に近い、大きな粒径の結晶粒が集合する構造とすることができるため、さらに良好なセル特性を実現できる。
即ち、ＭＩＬＣ法によって半導体層１２２を改質することにより、ポリシリコンに比べて、電子の移動が妨げられる結晶粒界が少なくなり、移動度を大幅に向上させることができる。
また、本実施の形態によれば、ＭＩＬＣ法による処理を、半導体層１２２の下端及び上端の双方から行うため、従来のＭＩＬＣ法による処理よりも格段に処理時間を短縮することが可能になる。
【００６２】
［第２の実施の形態］
第２の実施の形態について、図２５乃至図４２を参照して詳細に説明する。なお、以下においては、第１の実施の形態と同一の構成については第１の実施の形態と同一の符号を付し、説明を省略する場合がある。
【００６３】
［構成］
第２の実施の形態に係る半導体記憶装置は、図２５に示すように、複数の導電層１０２が基板上方に積層され、導電層１０２の側面に対向するように半導体層１２２が設けられている点や、図２５の符号Ｄで示した部分の拡大図である図２６Ａに示すように、半導体層１２２が、第１の部分Ｒ１と、第１の部分Ｒ１の面方位と異なる面方位を有する第２の部分Ｒ２と、を有する点は第１の実施の形態と同様である。
【００６４】
第２の実施の形態においては、図２５や、図２５の符号Ｅで示した部分の拡大図である図２６Ｂに示すように、基板１０１と半導体層１２２の下端との間の構造及び半導体層１２２の下端周辺の構成が第１の実施の形態と異なる。
図２５に示すように、本実施の形態においては、基板１０１上には、層間絶縁層１３３が設けられる。この層間絶縁層１３３と基板１０１と間には、不図示のセル配線が設けられる。
【００６５】
図２６Ｂに示すように、本実施の形態においては、半導体層１２２は、第１の部分Ｒ１及び第２の部分Ｒ２に加え、第３の部分Ｒ３を有する。第３の部分Ｒ３は、第１の部分Ｒ１の下端からＺ方向下方に延在し、その底部において接続部１３２によって接続されている。即ち、第３の部分Ｒ３は、接続部１３２を底面とする略円筒状である。第３の部分Ｒ３は、ポリシリコンを含み、半導体層１２２よりも粒径の小さい結晶構造を有する。
【００６６】
半導体層１２２の第３の部分Ｒ３の側面には、さらに半導体層１３４が設けられる。半導体層１３４は、例えばドープされたポリシリコンからなる。半導体層１３４は、ソースコンタクトＬＩとして機能する導電層１０８と、チャネルとして機能する半導体層１２２との間を接続する。
【００６７】
本実施の形態においても、第１の実施の形態と同様に、メモリセルのチャネルとして機能する半導体層１２２の結晶構造を、単結晶構造に近い、大きな粒径の結晶粒が集合する構造とすることができるため、さらに良好なセル特性を実現できる。
【００６８】
［製造方法］
第２の実施の形態に係る半導体記憶装置の製造方法について、図２７乃至図４２を用いて説明する。
図２７に示す通り、本実施の形態に係る製造方法においては、基板１０１上に、不図示のセル配線を作成後、絶縁層１３３及び半導体層１３５を成膜する。半導体層１３５は例えばシリコンからなる。その上面に、複数の層間絶縁層１０３（層間絶縁層１０３ｂを含む）及び犠牲層１４１を交互に積層して、積層体ＬＢＡを形成する。犠牲層１４１は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる。層間絶縁層１０３及び犠牲層１４１の成膜は、例えば、ＣＶＤ等の方法によって行われる。
【００６９】
図２８に示す通り、積層体ＬＢＡに、開口ｏｐ３’を形成する。開口ｏｐ３’は、例えば第１の実施の形態と同様にＲＩＥによって形成されるが、このＲＩＥによってはシリコンは除去されないため、開口ｏｐ３’の下端は半導体層１３５の上面近傍に位置することになる。
【００７０】
図２９に示すように、半導体１３５の一部を除去して、開口ｏｐ３を形成する。この開口ｏｐ３は、半導体層１３５を例えばＴＭＹ（コリン）等の薬液で除去することによって形成される。
【００７１】
図３０に示すように、開口ｏｐ３内に、ゲート絶縁層１２０、半導体層１２２’、及びコア絶縁層１２１を順次成膜する。ここで、本実施の形態においては、図２９及び図３０から理解される通り、開口ｏｐ３の形成後、ゲート絶縁層１２０、半導体層１２２’、及びコア絶縁層１２１が一連の工程で成膜される。すなわち、ゲート絶縁層１２０の成膜後、その底部を除去する工程は行われない。これは、図２５で示した通り、半導体層１２２とソースコンタクトＬＩとの接続が、半導体層１２２の側面に設けられる半導体層１３４によって行われるからである。従って、ゲート絶縁層１２０の底部を除去するＲＩＥのために開口ｏｐ３の間口を大きく確保する必要がない。ゆえに、メモリ柱状体１０５の直径を小さくすることが可能になり、デバイスをより小型化することが可能になる。
【００７２】
図３１に示す通り、図２８に示した工程と同様にして開口ｏｐ４’を形成する。
【００７３】
図３２に示す通り、図２９に示した工程と同様にして開口ｏｐ４を形成する。
【００７４】
図３３に示す通り、半導体層１３５を除去して、開口ｏｐ５を形成する。この半導体層１３５の除去は、例えばＴＭＹ（コリン）等の薬液を用いたウェットエッチングにより行われる。
【００７５】
図３４に示すように、例えばＤＨＦ（希釈フッ酸）等の薬液を用いてゲート絶縁層１２０の一部（半導体層１３５の除去により生じた開口ｏｐ５に露出した部分）を除去する。
【００７６】
図３５に示すように、開口ｏｐ５内に金属層１３６を成膜する。金属層１３６は、図１３で示した工程と同様に、例えばニッケル等の金属を、ＣＶＤもしくはスパッタ等のＰＶＤを用いて成膜される。
【００７７】
図３６に示すように、熱処理を加えて、シリサイド層１３７Ａ及びシリサイド層１３７Ｂを形成する。ここで、半導体層１２２の下端と接している部分のシリサイド層１３７Ａについては第１の実施の形態における図１４で示した工程と同様である。本実施の形態においてはさらに、金属層１３６は半導体層１２２’の上面とも接しているため、シリサイド層１３７Ｂも同時に形成される。この場合も、シリサイド化されるのは金属層１３６と半導体層１２２’とが接している部分のみであり、半導体層１２２’と接していない部分の金属層１３６は金属のままである。
【００７８】
図３７に示すように、第１の実施の形態の図１５で示した工程と同様に、図３６の工程でシリサイド化されなかった金属層１３６を除去する。
【００７９】
図３８に示すように、第１の実施の形態の図２１で示した工程と同様に、ＭＩＬＣ処理を行い、アモルファス状態の半導体層１２２’を改質して、比較的大きな結晶粒を有する半導体層１２２を形成する。
【００８０】
図３９に示すように、ＭＩＬＣ処理が終了すると、図２２で示した状態と同様に、シリサイド層１３７Ａ及び１３７Ｂに含まれていたニッケルが半導体層１２２中に拡散し、シリサイド層１３７Ａ及び１３７Ｂは、金属を含まないポリシリコン層１３８Ａ及び１３８Ｂへと改質される。
【００８１】
図４０に示すように、開口ｏｐ５に、シリコン層１３４’を成膜する。シリコン層１３４’は、例えばドープされたポリシリコンからなる。
【００８２】
図４１に示すように、シリコン層１３４’の一部を除去して、開口ｏｐ６を形成する。この工程は、例えば等方性のエッチングにより行われる。従って、シリコン層１３４’の、Ｚ方向に延在する部分のみ除去されて、Ｘ方向及びＹ方向に延在する部分（Ｚ方向から見て、積層体ＬＢＡと重なる部分）は除去されず、半導体層１２２と接したままとなる。このようにして、半導体層１３４が形成される。
【００８３】
図４２に示すように、開口ｏｐ６を介して、第１の実施の形態の図２４で示した工程と同様に、犠牲層１４１を除去する。
【００８４】
そして、導電層１０２の形成、スペーサ絶縁層１１２及び導電層１０８の形成等の工程を経て、図２５乃至図２６Ｂで示した半導体記憶装置の構成を得る。
【００８５】
本実施の形態においても、第１の実施の形態と同様に、メモリセルのチャネルとして機能する半導体層１２２の結晶構造を単結晶構造に近い、大きな粒径の結晶粒が集合する構造とすることができるため、さらに良好なセル特性を実現できる。
即ち、ＭＩＬＣ法によって半導体層１２２を改質することにより、ポリシリコンに比べて、電子の移動が妨げられる結晶粒界が少なくなり、移動度が大幅に向上させることができる。
また、本実施の形態によれば、ＭＩＬＣ法による処理を、半導体層１２２の下端及び上端の双方から行うため、従来のＭＩＬＣ法による処理よりも格段に処理時間を短縮することが可能になる。
【符号の説明】
【００８６】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、１０…電圧生成回路、１０１…基板、１０２…導電層、１０３…層間絶縁層、１０５…メモリ柱状体、１０６…導電層、１０７…導電層、１０８…導電層、１０９…コンタクト、１２０…ゲート絶縁層、１２１…コア絶縁層、１２２…半導体層、１２３…トンネル絶縁層、１２４…電荷蓄積層、１２５…ブロック絶縁層、１２６…半導体層、１２７…絶縁層、１２８Ａ、１２８Ｂ…ポリシリコン層、１２９…金属層、１３０Ａ、１３０Ｂ…シリサイド層、１３１…金属層、１３２…接続部、１３３…絶縁層、１３４…半導体層、１３５…半導体層、１３６…金属層、１３７Ａ、１３７Ｂ…シリサイド層、１３８Ａ、１３８Ｂ…ポリシリコン層、１３９…シリコン層
【図１】
2018157069.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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