(57)【要約】      （修正有）【課題】従来の電流検知アプローチは、検知デバイスを介して流れるハイサイド電流の導通により生成される熱の点で著しい電力損失を被る。また、検知構成要素は、入力電流の最大レベルに適応するような寸法とされる必要があり、検知デバイスは、量の空間を占めコストが増大する。従って、検知構成要素電力消散及び／又は検知構成要素寸法及びコストを低減させ得る、改善された電流検知装置及び手法が望ましい。【解決手段】スイッチモードコンバータ（２）のパワートランジスタ（ＦＥＴ  Ｑ１）において流れる電流を検知するための方法及び装置であって、方法及び装置において、電圧が、パワートランジスタ（ＦＥＴ  Ｑ１）に並列に直列回路分岐（２０）において接続される第１の電界効果トランジスタ（Ｑ３）の両端で検知される。検知された電圧は、パワートランジスタにおいて流れる電流（ＩＰ）を示すための出力信号（２６）を生成するために用いられる。【選択図】図１
2018057269.tif 000002
【特許請求の範囲】
【請求項１】
スイッチモードコンバータのパワートランジスタにおいて流れる電流を検知するための検知装置であって、
前記パワートランジスタの第１の端子と第１の回路ノードとの間に接続される第１の電界効果トランジスタであって、定電圧により駆動される第１のゲート端子を含む、前記第１の電界効果トランジスタ、
前記第１の回路ノードと前記パワートランジスタの第２の端子との間に接続される第２の電界効果トランジスタであって、前記第２の電界効果トランジスタが、前記パワートランジスタのゲート端子に接続される第２のゲート端子を含み、前記第１及び第２の電界効果トランジスタが、前記パワートランジスタに並列に直列回路分岐を形成する、前記第２の電界効果トランジスタ、及び
前記第１の電界効果トランジスタに結合される検知回路であって、前記第１の電界効果トランジスタの電圧に少なくとも部分的に基づいて前記パワートランジスタにおいて流れる前記電流を示す出力信号を提供する、前記検知回路、
を含む、検知装置。
【請求項２】
請求項１に記載の検知装置であって、
前記検知回路が、
前記パワートランジスタの前記第１の端子と第２の回路ノードとの間に接続される検知電界効果トランジスタであって、前記第１の電界効果トランジスタの前記第１のゲート端子に接続されるゲート端子を有する、前記検知電界効果トランジスタ、
増幅器回路であって、
前記第２の回路ノードに結合される第１の入力と、前記第１の回路ノードに結合される第２の入力とを備えたオペアンプと、
前記オペアンプの出力に接続されるゲート端子と、前記第２の回路ノードに接続されるソース端子と、前記パワートランジスタにおいて流れる前記電流を示す増幅器出力における電流出力を提供するドレイン端子とを備えた出力電界効果トランジスタと、
を含む、前記増幅器回路、及び
前記増幅器回路からの前記電流出力を受け取るように前記増幅器出力と回路接地との間に結合される少なくとも一つの抵抗、
を含む、検知装置。
【請求項３】
請求項２に記載の検知装置であって、
前記第１の回路ノードと前記回路接地との間に結合されるキャパシタンスを含む、検知装置。
【請求項４】
請求項２に記載の検知装置であって、
前記第１の回路ノードと前記オペアンプの前記第２の入力との間に接続される第１のフィルタ抵抗、
前記オペアンプの前記第２の入力と前記パワートランジスタの前記第１の端子との間に接続される第１のフィルタキャパシタンス、
前記第２の回路ノードと前記オペアンプの前記第１の入力との間に接続される第２のフィルタ抵抗、及び
前記オペアンプの前記第１の入力と前記パワートランジスタの前記第１の端子との間に接続される第２のフィルタキャパシタンス、
を含む、検知装置。
【請求項５】
請求項２に記載の検知装置であって、
前記パワートランジスタ、前記第１の電界効果トランジスタ、前記第２の電界効果トランジスタ、及び前記検知電界効果トランジスタが、集積回路の半導体ボディに形成される対応する整数の数のマッチドトランジスタユニットを用いて個別に形成される、検知装置。
【請求項６】
請求項５に記載の検知装置であって、
前記パワートランジスタを形成する多数のマッチドトランジスタユニットの、前記第１の電界効果トランジスタを形成する多数のマッチドトランジスタユニットに対する比が５より大きい、検知装置。
【請求項７】
請求項２に記載の検知装置であって、
前記パワートランジスタ及び前記第１の電界効果トランジスタが、集積回路の半導体ボディに形成される対応する整数の数のマッチドトランジスタユニットを用いて個別に形成され、前記パワートランジスタを形成する多数のマッチドトランジスタユニットの、前記第１の電界効果トランジスタを形成する多数のマッチドトランジスタユニットに対する比が５より大きい、検知装置。
【請求項８】
請求項２に記載の検知装置であって、
前記パワートランジスタ、前記第１の電界効果トランジスタ、及び前記第２の電界効果トランジスタが、集積回路の半導体ボディに形成される対応する整数の数のマッチドトランジスタユニットを用いて個別に形成される、検知装置。
【請求項９】
請求項８に記載の検知装置であって、
前記パワートランジスタを形成する多数のマッチドトランジスタユニットの、前記第１の電界効果トランジスタを形成する多数のマッチドトランジスタユニットに対する比が５より大きい、検知装置。
【請求項１０】
請求項８に記載の検知装置であって、
前記スイッチモードコンバータがバックコンバータを含み、前記パワートランジスタが、コンバータ入力に結合される前記第１の端子と、前記スイッチモードコンバータのスイッチノードに結合される前記第２の端子とを備えたハイサイドパワーＦＥＴであり、前記集積回路が更に、前記スイッチノードに結合される第１の電力端子と、前記回路接地に結合される第２の電力端子とを備えたローサイドパワーＦＥＴ又は整流器を含む、検知装置。
【請求項１１】
請求項８に記載の検知装置であって、
前記スイッチモードコンバータがブーストコンバータを含み、前記パワートランジスタが、ブーストコンバータインダクタに結合される前記第１の端子とブーストコンバータ出力に結合される前記第２の端子とを備えたハイサイドパワーＦＥＴである、検知装置。
【請求項１２】
スイッチモードコンバータのパワートランジスタにおいて流れる電流を検知するための方法であって、前記方法が、
前記パワートランジスタに並列に直列回路分岐において接続される第１の電界効果トランジスタの電圧を検知すること、及び
前記パワートランジスタにおいて流れる前記電流を示すため前記第１の電界効果トランジスタの前記検知された電圧に少なくとも部分的に従って出力信号を提供すること、
を含む、方法。
【請求項１３】
請求項１２に記載の方法であって、
前記スイッチモードコンバータのドライバ回路からのパルス幅変調信号に従って前記直列回路分岐に接続される前記パワートランジスタと第２の電界効果トランジスタとを同時にオンにすること、及び
前記第１の電界効果トランジスタの前記電圧を検知すること、
を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記パワートランジスタにおいて流れる前記電流を示す電流出力を提供するため前記第１の電界効果トランジスタの前記検知された電圧に少なくとも部分的に従ってオペアンプを用いて出力電界効果トランジスタのゲート端子を制御することを含む、方法。
【請求項１５】
請求項１４に記載の方法であって、
前記パワートランジスタの前記第１の端子と前記出力電界効果トランジスタとの間に接続される検知電界効果トランジスタのゲート端子を、前記第１の電界効果トランジスタの前記ゲート端子に供給される一定の電圧で制御し、一方で、前記第１の電界効果トランジスタの前記電圧を検知することを含む、方法。
【請求項１６】
請求項１２に記載の方法であって、
前記電流前記パワートランジスタにおいて流れる前記電流を示す電流出力を提供するため前記第１の電界効果トランジスタの前記検知された電圧に少なくとも部分的に従ってオペアンプを用いて出力電界効果トランジスタのゲート端子を制御することを含む、方法。
【請求項１７】
請求項１６に記載の方法であって、
前記パワートランジスタの前記第１の端子と前記出力電界効果トランジスタとの間に接続される検知電界効果トランジスタのゲート端子を、前記第１の電界効果トランジスタの前記ゲート端子に供給される一定の電圧で制御し、一方で、前記第１の電界効果トランジスタの前記電圧を検知することを含む、方法。
【請求項１８】
集積回路であって、
第１及び第２の電力端子及びゲート端子を有するパワートランジスタを含むスイッチモードコンバータ回路、
前記パワートランジスタの前記第１の電力端子と第１の回路ノードとの間に接続される第１の電界効果トランジスタであって、定電圧により駆動される第１のゲート端子を含む、前記第１の電界効果トランジスタ、
前記第１の回路ノードと前記パワートランジスタの前記第２の電力端子との間に接続される第２の電界効果トランジスタであって、前記第２の電界効果トランジスタが、前記パワートランジスタの前記ゲート端子に接続される第２のゲート端子を含み、前記第１及び第２の電界効果トランジスタが、前記パワートランジスタに並列に直列回路分岐を形成する、前記第２の電界効果トランジスタ、及び
前記第１の電界効果トランジスタに結合される検知回路であって、前記第１の電界効果トランジスタの電圧に少なくとも部分的に基づいて前記パワートランジスタにおいて流れる前記電流を示す出力信号を提供する、前記検知回路、
を含む、集積回路。
【請求項１９】
請求項１８に記載の集積回路であって、
前記パワートランジスタの前記第１の電力端子と第２の回路ノードとの間に接続される検知電界効果トランジスタであって、前記第１の電界効果トランジスタの前記第１のゲート端子に接続されるゲート端子を有する、前記検知電界効果トランジスタ、
増幅器回路であって、
前記第２の回路ノードに結合される第１の入力と、前記第１の回路ノードに結合される第２の入力とを備えたオペアンプと、
前記オペアンプの出力に接続されるゲート端子と、前記第２の回路ノードに接続されるソース端子と、前記パワートランジスタにおいて流れる前記電流を示す増幅器出力における電流出力を提供するドレイン端子とを備えた出力電界効果トランジスタと、
を含む、前記増幅器回路、及び
前記増幅器回路からの前記電流出力を受け取るように前記増幅器出力と回路接地との間に結合される少なくとも一つの抵抗、
を含む、集積回路。
【請求項２０】
集積回路であって、
半導体ボディ、  第１及び第２の電力端子とゲート端子とを有するパワートランジスタを含むスイッチモードコンバータ回路、
前記パワートランジスタの前記第１の電力端子と第１の回路ノードとの間に接続される第１の電界効果トランジスタであって、定電圧により駆動される第１のゲート端子を含む、前記第１の電界効果トランジスタ、
前記第１の回路ノードと前記パワートランジスタの前記第２の電力端子との間に接続される第２の電界効果トランジスタであって、前記第２の電界効果トランジスタが、前記パワートランジスタの前記ゲート端子に接続される第２のゲート端子を含み、前記第１及び第２の電界効果トランジスタが、前記パワートランジスタに並列に直列回路分岐を形成する、前記第２の電界効果トランジスタ、及び
前記パワートランジスタにおいて流れる前記電流を示す出力信号を提供する検知回路、
を含み、
前記検知回路が、
前記パワートランジスタの前記第１の電力端子と第２の回路ノードとの間に接続される検知電界効果トランジスタであって、前記第１の電界効果トランジスタの前記第１のゲート端子に接続されるゲート端子を有する、前記検知電界効果トランジスタと、
前記第２の回路ノードに結合される第１の入力と、前記第１の回路ノードに結合される第２の入力とを備えたオペアンプと、
前記オペアンプの出力に接続されるゲート端子と、前記第２の回路ノードに接続されるソース端子と、前記パワートランジスタにおいて流れる前記電流を示す増幅器出力における電流出力を提供するドレイン端子とを備えた出力電界効果トランジスタと、
前記電流出力を受け取るように前記増幅器出力と回路接地との間に結合される少なくとも一つの抵抗と、
を含み、
前記パワートランジスタ、前記第１の電界効果トランジスタ、前記第２の電界効果トランジスタ、及び前記検知電界効果トランジスタが個別に、前記半導体ボディに形成される対応する整数の数のマッチドトランジスタユニットを含む、
集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、電力変換回路要素に関し、更に特定して言えば、直列検知構成要素なしにスイッチモード電力コンバータ電流を検知するための装置及び方法に関連する。
【背景技術】
【０００２】
電力変換回路要素は、デバイスを動作させるため、及び／又は内部バッテリーを充電するために、ユニバーサルシリアルバス（ＵＳＢ）接続からの外部電力を用いるポータブルデバイスにおけるものなど、多くの応用例において用いられる。多くの場合において、電流源から引かれる電流は、例えば、ＵＳＢ接続から電力を引き出すデバイスのために公表された仕様に従って、制限される必要がある場合がある。例えば、ポータブルデバイスは、一層高い限界（例えば、５００ｍＡまで）が設定されない限り、ＵＳＢ２．０接続から最大で１００ｍＡを引き出すことに制限される。同様に、ＵＳＢ３．０接続は典型的に、一層高い量（例えば、９００ｍＡまで）が設定されない限り、１５０ｍＡを引くことに制限される。従って、多くのポータブルデバイスにおける電力管理回路要素は、電力入力端子とハイサイドパワーＦＥＴとの間に接続される検知レジスタ又は検知ＦＥＴを介するオンボード入力電流検知を用いて、電流制限を備えた入力電力変換を提供する。ハイサイド電流検知はまた、ブーストコンバータ又はバック／ブーストコンバータから流れる出力電流を検知及びレギュレートするためのものなど、他の種類のパワーコンバータにおいても重要となり得る。しかし、従来の電流検知アプローチは、検知デバイスを介して流れるハイサイド電流の導通により生成される熱の点で著しい電力損失を被る。また、検知構成要素（例えば、レジスタ又はＦＥＴ）は、入力電流の最大レベルに適応するような寸法とされる必要があり、従って、検知デバイスは、集積回路ダイ面積及び／又は外部ボード面積の点で著しい量の空間を占め、それによりコストが増大する。従って、検知構成要素電力消散及び／又は検知構成要素寸法及びコストを低減させ得る、改善された電流検知装置及び手法が望ましい。
【発明の概要】
【０００３】
パワーＦＥＴに並列に結合される検知回路要素を用いて電力コンバータ電流を検知するための、集積回路、及び、検知装置及び方法が説明される。従って、実施例は、過去に成されていたような直列接続検知構成要素を用いることなく、検知デバイス寸法及び電力損失の低減を促進し得る。そのため、開示される装置及び手法は、例えば、ポータブルコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、ＰＤＡ、携帯電話、タブレット、ＭＰ３プレーヤーなどのポータブル電子デバイスにおいて、並びに、ＵＳＢ又は他の外部接続を介して受け取る電力を変換するものの電力管理集積回路（ＩＣ）において、特定の有用性を見出す。また、本開示は、電力変換トランジスタを介して流れる電流が測定されるべき種々の応用例における有用性を見出す。
【０００４】
スイッチモードコンバータのパワーＦＥＴを介して流れる電流を検知するための、集積回路及びその検知装置が開示される。検知装置は、直列に接続される第１及び第２のＦＥＴ、並列パワーＦＥＴ、並びに、第１のＦＥＴの電圧に少なくとも部分的に基づいてパワーＦＥＴにおいて流れる電流を表す出力を提供する検知回路要素を含む。或る実施例において、第１のＦＥＴは、ハイサイドパワーＦＥＴ端子と第１の回路ノードとの間に接続され、第１のＦＥＴは定電圧ゲート信号により駆動される。或る実施例では、第１の回路ノードと回路接地との間に結合されるキャパシタンスが提供される。第２のＦＥＴは、或る実装において第１の回路ノードと第２のハイサイドパワーＦＥＴ端子との間に接続され、第２のＦＥＴは、ハイサイドパワーＦＥＴのために用いられるものと同じゲート信号により駆動される。
【０００５】
或る実施例における検知装置は、検知ＦＥＴと増幅器回路とを含む。検知ＦＥＴは、第１のハイサイドパワーＦＥＴ端子と第２の回路ノードとの間に接続され、第１のＦＥＴのゲートに接続されるゲート端子を有する。増幅器回路は、第１及び第２の回路ノードに結合される入力と、出力Ｐ型ＦＥＴとを備えたオペアンプを含む。出力Ｐ型ＦＥＴは、オペアンプ出力に接続されるゲートと、第２の回路ノードに接続されるソースと、パワートランジスタにおいて流れる電流を示す電流出力を提供するドレインとを備える。幾つかの実施例において、１つ又は複数のレジスタが、増幅器回路から電流出力を受け取るように増幅器出力と回路接地との間に結合される。また、或る実施例において、フィルタ回路構成要素（例えば、ＲＣ構成要素）が、レジスタ両端に配置され得る。
【０００６】
或る実施例において、検知回路におけるパワーＦＥＴ及び全てのＦＥＴは、集積回路の半導体ボディに形成される、対応する整数の数のマッチドトランジスタユニットを用いて構成される。これらの整数の数は、検知比及び検知精度がいずれも比較的高くされ得、全体的な検知回路要素がダイ面積において小さくされ得るような方式で選ばれる。そのため、オペレーションにおける検知構成要素損失は、直列接続される検知デバイスの従来の利用に比して著しく低減され得、電流検知構成要素専用のダイ及び／又は回路基板面積が低減され得る。
【０００７】
スイッチモード電力コンバータハイサイドパワーＦＥＴにおいて流れる電流を検知するための方法も開示され、ハイサイドパワーＦＥＴに並列に直列回路分岐において接続される第１のＦＥＴの電圧を検知すること、及び、ハイサイドパワーＦＥＴにおいて流れる電流を示すため、検知された電圧に少なくとも部分的に基づいて出力信号を提供することを含む。或る実施例において、この方法は、パルス幅変調（ＰＷＭ）信号、及び第１のＦＥＴの電圧を検知することに従って、直列回路分岐において接続されたパワーＦＥＴと第２のＦＥＴとを同時にオンにすることを含む。また、出力ＦＥＴのゲート端子が、ハイサイドパワーＦＥＴにおいて流れる平均電流を示す電流出力を提供するため、検知された電圧に少なくとも部分的に従ってオペアンプを用いて制御され得る。また、或る実施例は、第１のＦＥＴのゲートに供給される定電圧で第１のハイサイドパワーＦＥＴ端子と出力ＦＥＴとの間に接続される検知ＦＥＴを制御する一方で、その電圧を検知することに関与する。
【０００８】
少なくとも１つのパワートランジスタを備えたスイッチモードコンバータ回路と、上述のような検知装置とを含む集積回路が提供される。
【図面の簡単な説明】
【０００９】
【図１】ハイサイドパワーＦＥＴに並列に接続される改良された低損失電流検知回路を備えたスイッチモードバックコンバータを示す概略図である。
【００１０】
【図２】図１のコンバータにおける種々の電圧及び電流波形を示す図である。
【００１１】
【図３】別の電流検知回路実施例を備えたバックコンバータを示す概略図である。
【００１２】
【図４】ブーストコンバータのハイサイドパワーＦＥＴを介して流れる出力電流を検知するため検知回路を備えたスイッチモードブーストコンバータを図示する概略図である。
【００１３】
【図５】ブーストコンバータのハイサイドパワーＦＥＴを介して流れる出力電流を検知するため検知回路を備えたスイッチモードブーストコンバータを図示する概略図である。
【００１４】
【図６】マッチドユニットトランジスタを用いて集積回路半導体ボディに個別に形成される検知回路の電界効果トランジスタを概略で図示する部分側面図である。
【００１５】
【図７】逆ブロッキング及び充電電流検知のためバックコンバータ及びパワーＦＥＴ（Ｑ６）を含む例示のスイッチモードチャージャー回路を示す概略図である。
【発明を実施するための形態】
【００１６】
図１は、ハイサイドパワーＦＥＴ  Ｑ１に並列に接続された入力電流検知装置３０を備えた、スイッチモードバックコンバータ２を含む集積回路（ＩＣ）２００を示す。スイッチモードバックコンバータ２は、ポータブル電子デバイス（例えば、ラップトップコンピュータ、携帯電話など）において用いられる電力管理ＩＣ２００の一部であり得、入力端子又はノード４（ＩＮ）を有し、そこからハイサイドパワーＦＥＴ  Ｑ１が電流ＩＰを引き出す。このようなバックコンバータ応用例は、ラップトップＰＭＩＣ応用例におけるなど、遠隔計測目的のための入力電流検知を必要とすることがある。例示の実施例においてハイサイドパワーＦＥＴ  Ｑ１はＮチャネルＬＤＭＯＳであるが、他の形式及びタイプのパワートランジスタが用いられてもよい。図示される例において、Ｑ１のドレイン（Ｄ）が入力端子４に接続され、Ｑ１のソース（Ｓ）がスイッチノード（ＳＷ）６に接続され、ローサイドＮチャネルＬＤＭＯＳ  Ｑ０が、スイッチノード６と回路接地との間に結合される。スイッチノード６は、バックコンバータインダクタＬを介して出力又はバッテリー端子８に接続される。ハイ及びローサイドデバイスＱ１及びＱ０は、レギュレートされたＤＣ出力をバックコンバータドライバ回路１０の制御下で出力端子８に提供するためインダクタンスＬを用いてバックコンバータを形成し、図示される例において出力キャパシタＣ２が出力ノード８と回路接地との間に接続される。ドライバ１０は、図示するように、ゲート駆動信号１２をＱ１に提供し、ローサイドゲート駆動信号１４をＱ０に提供する。例えば、ローサイドトランジスタＱ０が、回路接地に接続されるアノードとスイッチノード６に接続されるカソードとを有するダイオード（図示せず）で置き換えられるトポロジーなど、他のバックコンバータトポロジーが用いられてもよい。
【００１７】
或る実施例におけるバックドライバ１０は、パルス幅変調（ＰＷＭ）信号又はコンバータコントローラ２８からの値１１に従って交互のゲート駆動信号１２及び１４を提供する。ハイサイドパワートランジスタＱ１を効率的にオンにするために、低ドロップアウト（ＬＤＯ）レギュレータ、ダイオードＤ２、及びキャパシタＣ３が必要とされる。オペレーションにおいて、バックドライバ１０は、Ｑ０をオンにするため信号１４を提供し、一方、ＬＤＯ出力電圧値（例えば、或る実装において５Ｖ）までキャパシタＣ３を充電するためＱ１がオフである。Ｑ０がオフになると、ＢＯＯＴノード１６は、スイッチノード６より約５Ｖ高い電圧であり（例えば、Ｑ１がオンになった後及び入力が５Ｖである場合に１０Ｖ）、ドライバ回路１０は、ハイサイドトランジスタＱ１をオンにするのに充分な正のゲート・ソース電圧レベルのためハイサイドゲート駆動信号１２を提供する。また、図１において見られるように、ＢＯＯＴノード１６は第１のダイオードＤ１を介して検知回路ゲート駆動信号ノード１７に接続され、第２のダイオードＤ２が、ＢＯＯＴノード１６に接続されるカソードと、レギュレートされた供給電圧ノード１８（ＬＤＯ、例えば一例において５ＶのＤＣ）に接続されるアノードとを有し、キャパシタＣ４が供給ノード１８と回路接地との間に接続される。
【００１８】
コンバータコントローラ２８は、１つ又は複数のフィードバック信号又は出力ノード８における出力をレギュレートするための値を備えて提供され得、図示される例において、ハイサイドパワートランジスタＱ１を介して流れる入力電流ＩＰを示す、検知装置３０からの出力信号２６（ＶＩＬＩＭ＿ＡＶＧ）を受信する。オペレーションにおいて、コンバータコントローラ２８は、最大入力電流限界に実施するために、例えば、検知装置出力信号２６を所定の閾値と比較することにより、及び、閾値限界を超えないようにバックコンバータ２のオペレーションを制御することにより、ＰＷＭ信号又は値１１を提供する。特に、所定の閾値は、例えば、１００ｍＡに対応するレベルで設定され得、第２の閾値が、例えば、ＵＳＢ２．０オペレーションのための約５００ｍＡ（例えば、ＵＳＢ３．０では１５０ｍＡ／９００ｍＡ）で用いられ得る。
【００１９】
図１は、パワートランジスタ電流ＩＰを検知するための検知装置又は検知回路３０の一実施例を図示し、検知装置又は検知回路３０は、パワートランジスタＱ１に並列に接続された補助直列回路分岐２０と、出力信号２６を提供する検知回路２２とを含む。補助回路２０は、入力ノード４とスイッチノード６との間のＱ１の両端に接続され、第１の補助（例えば、ハイサイド検知補助）トランジスタＦＥＴ  Ｑ３と第２のトランジスタＦＥＴ  Ｑ２との直列組み合わせを含み、Ｑ３のソース端子が入力ノード４に接続され、Ｑ２のソース端子がスイッチノード６に接続され、第１の回路ノード２１が、補助回路トランジスタＱ２及びＱ３のドレイン端子を接合する。また、Ｑ２のゲートは、バックドライバ１０からのハイサイドゲート駆動信号１２により駆動され、一方、Ｑ３のゲートは、ノード１７における定電圧により駆動される。図１において見られるように、Ｑ２及びＱ３のオペレーションは、並列回路２０を介する補助電流ＩＡの選択的な導通を可能にし、例示の補助トランジスタＱ２及びＱ３は、補助電流ＩＡが、ハイサイドパワーＦＥＴ  Ｑ１を介して流れるパワー電流ＩＰより著しく小さくなるように構成される。そのため、入力ノード４とハイサイドパワーＦＥＴ  Ｑ１との間に直列に検知デバイス（例えば、精密検知レジスタ又は検知ＦＥＴ）を用いた従来の入力電流検知手法に比して、図示される補助回路２０は、著しい量の電力を消散することなく電流検知に用いられ、従来の直列接続された検知レジスタ又は検知ＦＥＴよりも著しく小さくし得る集積回路ダイ又は回路基板面積を有する構成要素Ｑ２及びＱ３を用いる。並列回路２０を介する補助電流ＩＡも、出力に向かい、パワートランジスタ電流ＩＰへの並列経路を提供する。
【００２０】
また、従来の電力管理回路要素は典型的に、ハイサイドパワーＦＥＴを備えた直列接続される検知ＦＥＴを接合するノードに接続されたミッドポイントキャパシタを用いていた。このようなミッドポイントキャパシタは、図１の構成において必要とされず、或る実施例においてフィルタキャパシタＣ１が第１の回路ノード２１と回路接地との間に接続され得、キャパシタＣ１の値、及びそのためその物理的寸法及びコストは、以前用いられていたミッドポイントキャパシタのものより著しく低減され得る。また、以前の、大きなミッドポイントキャパシタへの依存は典型的に、電力管理ＩＣに接続される外部ミッドポイントキャパシタ構成要素の利用を必要としていたのに対し、例示の実施例におけるＩＣ２００は、図１に示すようなオンチップフィルタキャパシタＣ１を用い得、それにより、集積回路２００への外部接続の数が低減される。この点で、パスフィルタリングは、このような電流検知応用例において、特に、オペアンプＵ１が、制限される帯域幅であり、高速信号を追跡できない場合に、有利であり得る。
【００２１】
また、図１において見られるように、検知装置３０は、入力ノード４と第１の内部ノード２１との間の電圧（例えば、Ｑ３の両端の電圧）を検知するために結合される検知回路２２を含む。検知回路２２は、Ｑ３の両端の検知された電圧に少なくとも部分的に基づいてＱ１において流れる電流ＩＰの量を表す出力信号２６を提供する。図１の実施例において、検知回路２２は、入力端子４と第２の回路ノード２３との間に接続される検知ＦＥＴ  Ｑ４を含み、Ｑ４のゲート端子は、Ｑ３のゲートに接続される（例えば、ノード１７において提供される定電圧ゲート信号）。オペレーションにおいて、検知電流ＩＳが入力ノード４からＱ４を介して、演算増幅器（オペアンプ）Ｕ１及び出力ＦＥＴ  Ｑ５を備えるＶｄｓマッチング増幅器回路２４を含む検知回路２２の残りへ流れ、増幅器回路出力ノード２５と回路接地との間に接続される電流検知負荷レジスタＲ１、及び図示するようにレジスタＲ２及びキャパシタＣ５によって形成される任意選択のＲＣフィルタへ流れる。この例ではフィルタ構成要素Ｒ２及びＣ５の利用は、ハイサイドパワートランジスタＱ１を介して流れるフィルタリングされた又は平均の電流を表す出力信号２６を提供するが、検知回路２２においてフィルタリングが提供されない他の実施例が可能である。図１において見られるように、補助回路電流ＩＡは、この電流がスイッチノード６に流れ、そのため、コンバータ２の出力に流れるため、電力損失に寄与しない。
【００２２】
更に図６を参照すると、パワートランジスタ電流ＩＰの正確な検知を提供するため及び検知デバイス電力放散の低減を促進するため、検知装置構成要素３０の或る実施例においてトランジスタマッチングが用いられ得る。特に、図６は、シリコンウエハ、ＳＯＩ構造などの半導体ボディ２０２内／上に形成される複数のユニットＭＯＳトランジスタ２０１を有する集積回路２００を図示する。１つのあり得る実装において、検知回路トランジスタＱ２〜Ｑ４の幾つか又は全てが、対応する数Ｎ２〜Ｎ４のユニットトランジスタ２０１を用いて構成され得、ユニットトランジスタ２０１は、或る実施例においてＬＤＭＯＳ  Ｎチャネルユニットデバイスとして製造され得る。また、パワートランジスタＱ１（及び含まれる場合Ｑ０）は、同じ集積回路２００において実装され、これらもまた、１つ又は複数のユニットトランジスタ２０１を用いて構築され得る。
【００２３】
図６は、２つ又はそれ以上のトランジスタＱ１〜Ｑ４を構成する際のユニットＭＯＳトランジスタ２０１の利用を図示する。一例において、トランジスタユニット２０１を用いて構成されるＱ１〜Ｑ４を備え、これらのトランジスタの各々は、トランジスタを形成するように共に接続されるユニット又は「ゲートフィンガー」の数を表す対応する整数Ｎ１〜Ｎ４を有する。検知装置トランジスタのマッチング特性を促進するために、これらは、集積回路２００の半導体ボディ２０２において均一なアレイに構築され得る。例えば、Ｑ１が１００個のフィンガー（Ｎ１＝１００）を有し得、これらは、全て並列に、又は並列配置トランジスタユニット２０１のサブグループに構成され得、Ｑ２が１つのみのフィンガー（Ｎ２=１）を有し得、Ｑ３が１０個のみのフィンガー（Ｎ３=１０）を有し得る。このような比は、例えば、Ｎ１=１０００及びＮ２=１０などに拡張され得、ここで、Ｑ２（及び更に、又は代替として、Ｑ３）のためのｎ個のフィンガーは、例えば、寸法だけでなく熱的特性に対してマッチング精度を最大化するために１００個のＱ１フィンガーのあらゆるグループ間に１個のＱ２フィンガーを含むことにより、Ｑ１のフィンガーでインターリーブされ得る。また、図６において見られるように、隣接するユニットトランジスタ２０１は、或る場合において、半導体ボディ２０２のソース−ドレイン領域を共有し得る。
【００２４】
全ての個別のユニットＦＥＴ２０１は、理想的には同一のチャネル長さ及び幅寸法を有し、ＦＥＴ  Ｑ１〜Ｑ４の各々を形成するＦＥＴセル２０１の数は、所与の設計の能力要件を搬送する、異なる電流に従って設定され得る。例えば、電力コンバータ設計は典型的に、ハイサイド電流ＩＰの導通に必要とされるユニットトランジスタ２０１の数Ｎ１を規定する。特に、ユニットトランジスタ２０１のチャネル幅及び他の設計パラメータ（例えば、電流密度限界）は、ハイサイドパワーＦＥＴ  Ｑ１に必要とされるフィンガーの数Ｎ１を決定し得る。Ｎ１が決定されると、他のトランジスタＱ２〜Ｑ４に用いられるフィンガーの数が、良好な精度を保ちつつ、それらのトランジスタの寸法を低減するために、及び検知回路２２において流れる電流のレベルを低減するために設定され得る。Ｑ１を介して流れるパワー電流ＩＰに比して検知電流レベルＩＳを比較的小さく設定するため（及びそのため、効率を増大し、電力コンバータ２の構成要素寸法及びコストを低減するため）、Ｎ１／Ｎ２の比は或る実施例において、１つの実装において約１００又はそれ以上など、５０より大きく設定される。Ｎ３／Ｎ２の比も、或る実施例において約５〜１０又はそれ以上など、比較的高く設定される。同様に、Ｎ３／Ｎ４も約５〜１０に設定される。
【００２５】
１つのあり得る例において、トランジスタＱ１〜Ｑ４は、Ｎ１＝１００、Ｎ２＝１、Ｎ３＝１０、及びＮ４＝２で構成される。Ｑ１がオンである（導通している）とき、補助回路ＩＡと、Ｑ１を介して流れるハイサイドパワー電流ＩＰとは、下記数式（１）により関連する。
（ｌ）  ＩＰ／ＩＡ＝Ｎ１（Ｎ２＋Ｎ３）／（Ｎ２Ｎ３）
【００２６】
Ｑ３及びＱ４は、同じゲート駆動電圧ノード１７によりオンにされ、また、ユニットトランジスタ２０１の利用によりマッチングされるため、検知ＦＥＴ  Ｑ４を介する電流ＩＳ及びＩＡは、それらのドレインがＶｄｓマッチング増幅器回路２４（２）により同じに保たれるとき、下記式に従って表わすことができる。
（２）  ＩＡ／ＩＳ＝Ｎ３／Ｎ４
【００２７】
上記式（１）及び（２）に基づいて、検知比は下記数式（３）により示すことができる。
2018057269.tif 000003
は、ハイサイド平均電流ＩＰと検知電流ＩＳとの間の比である。ＩＰがＩＡ又はＩＳよりずっと大きいため、下記数式（４）に従って、総入力電流はＩＰにほぼ等しい。
2018057269.tif 000004
Ｎ１＝１００、Ｎ２＝１、Ｎ３＝１０、及びＮ４＝２である上述の例において、上記数式（３）の検知比「Ｎ」は５５０であり、数式（２）のＩＡ／ＩＳの比は５である。
【００２８】
図２のグラフ２８は、図１のバックコンバータ２における例示の検知装置３０のオペレーションを示す種々の波形を図示する。上のグラフにおいて、共有されたハイサイドゲート駆動信号１２は、Ｑ１及びＱ２のゲートに印加され、これらのトランジスタを、一例において約１０ＶのＤＣ（ＶＧＱ１及びＶＧＱ２）の電圧で周期的にオンにする。ここで、バックコンバータドライバ回路１０及びコンバータコントローラ２８は、信号１２を介して印加される、高に向かうパルスの幅を選択的に変え、一方、Ｑ３及びＱ４に印加されるゲート電圧信号１７は、対応する補助電流ＩＡ及び検知電流ＩＳが、Ｑ３及びＱ４を構成する際に用いられるユニットトランジスタ２０１の数（Ｎ３及びＮ４）に従って上記数式（２）に基づいて関連するように、定電圧（ＶＧＱ３及びＶＧＱ４）である。
【００２９】
図１において見られるように、Ｑ４がオンである場合、検知電流ＩＳは、増幅器回路２４の出力ＦＥＴ  Ｑ５に流れ、そのゲートがオペアンプＵ１の出力により駆動される。オペアンプＵ１は、非反転入力（＋）の第１の内部ノード２１（図２におけるＶ１）への接続により、及び反転入力（−）の、Ｑ４のドレインに及びＱ５のソースに接続される回路ノード２３（Ｖ２）への接続により、Ｑ３の両端の電圧を検知する。図２は、検知装置３０のそれぞれ内部ノード２１及び２３における電圧Ｖ１及びＶ２を図示する。ここで、Ｑ１及びＱ２のアクティベーションは、Ｖ２のレベルは変えないが、Ｑ１及びＱ２が再びオフにされるまでＶ１を第１の電圧レベル（例えば、一例において約５Ｖ）から着実に低減させ、また、このパターンは反復し、Ｑ１及びＱ２ゲート信号１２のパルス幅が、ランプダウン時間及びそのためＶ１波形の一層低い値を決定する。オペアンプＵ１は、ノード２１及び２３における電圧の差に反応し、オペアンプ出力は、電圧差を等化することを試みるようにＱ５のゲートを駆動する。その結果、検知電流ＩＳはハイサイドドライバＱ１において流れる電流ＩＰに本質的に比例する。また、信号１２を介するＱ１及びＱ２のアクチュエーションにより、パワー及び補助電流ＩＰ及びＩＡの導通が可能となり、この例におけるパワー電流ＩＰは約１アンペアまで上昇し、この例における補助電流ＩＡは約１０ｍＡまで上昇する。図２において更にみられるように、スイッチノード電圧（図１のノード６におけるＶＳＷ）は、ハイサイドパワーＦＥＴ  Ｑ１がオンになるとき、ほぼ回路接地（０Ｖ）からほぼ入力電圧（例えば、一例において約５Ｖ）まで脈動される。
【００３０】
上述したように、本明細書において説明する並列電流検知手法は、検知ＦＥＴが入力とハイサイドパワーＦＥＴとの間に挿入される従来の電流検知アプローチとは大きく異なり、開示される装置及び手法は、従来の実装に対し著しい利点及び改善を提供する。特に、同じ総Ｒｄｓｏｎでは、本開示におけるＱ１及び直列トランジスタＱ２及びＱ３のダイ面積は、従来の方法のハイサイドパワーＦＥＴ及び関連する検知ＦＥＴの組み合わされた面積よりも最大７５％まで小さくし得る。また、本開示におけるＱ１からのスイッチング損失は、従来のアプローチのものより低くし得る。これは、検知ＦＥＴ  Ｑ２〜Ｑ４が占める総面積が、従来の回路のずっと大きな検知ＦＥＴよりも小さいためである。また、Ｑ１が従来の回路において用いられるようなものと同じＲｄｓｏｎを有するように設計される場合、本開示の実施例は、電力経路において検知デバイス（検知レジスタ又は検知ＦＥＴ）がないことに起因して一層効率的であり得る。また、図示される装置３０におけるＱ３のＲｄｓｏｎは、従来の方法における検知ＦＥＴのＲｄｓｏｎよりずっと高いため、回路３０におけるフィルタリングキャパシタＣ１のキャパシタンスは、同じフィルタリング要件での従来のアプローチにおけるミッドポイントキャパシタンス（ＣＰＭＩＤ）よりずっと小さくし得、これにより、Ｃ１を集積回路２００におけるチップ上に集積することが可能となり得る。これにより、集積回路パッケージ接続の数の低減が可能となり、例えば、従来のウエハチップスケールパッケージ（ＷＣＳＰ）実装におけるＰＭＩＤボールが排除され得る。
【００３１】
図３は、バックコンバータ２の別の実施例を図示し、この実施例において、検知装置３０ａが、オペアンプ入力に供給される信号を低域フィルタリングするためのフィルタ回路構成要素を含む。この例では、第１のフィルタ抵抗Ｒ３が、ノード２１とオペアンプＵ１の非反転入力（＋）との間に接続され、非反転入力と入力ノード４との間に第１のフィルタキャパシタンスＣ６が接続される。また、この実装は、第２の回路ノード２３とＵＩの反転入力（−）との間に接続される第２のフィルタ抵抗Ｒ４、及びＵＩの非反転オペアンプ入力（＋）と入力ノード４との間に接続される第２のフィルタキャパシタンスＣ７を含む。この場合、Ｒ３及びＣ６によって形成される低域フィルタは、スイッチングリップル減衰を提供し、検知された信号のＡＣ構成要素をなくし、Ｒ４及びＣ７によって形成されるフィルタは、Ｒ３及びＣ６にマッチングするはずであり、その結果、マッチングが一層良好となる。図１又は図３におけるバックコンバータ２は、概して電力変換システム用いられ得、又は、付加的なハイサイドＦＥＴ（例えば、下記図７におけるＱ６）を備えたスイッチングチャージャーに用いることができる。
【００３２】
図４及び図５を参照すると、上述の並列電流検知概念を、ブーストコンバータ１０２を含む電力コンバータシステムにおいて用いることができる。図４の例において、ブーストコンバータ１０２は、ハイサイドパワーＦＥＴ  Ｑ１ａを介して流れる出力電流ＩＯＵＴを検知するための電流検知回路３０ｂを提供し、ブーストコンバータ１０２は或る実施例において単一集積回路２００として製造され得る。この電力コンバータシステムは、ＤＣ入力ＩＮとノード３４との間に接続されるコンバータインダクタンスＬを含み、ブーストコンバータ段１０２は、出力電流ＩＯＵＴを出力端子３６に提供する。この例では、ブーストコンバータ１０２は、ブーストコンバータハイサイドパワーＦＥＴ  Ｑ１ａを介して流れる出力電流ＩＯＵＴを検知するための電流検知回路３０ｂを含み、回路３０ｂの詳細を更に図５に示す。
【００３３】
図５において見られるように、電流検知回路装置３０ｂは、ブーストコンバータハイサイドパワーＦＥＴ  Ｑ１ａの両端に結合され、ブーストコンバータハイサイドパワーＦＥＴ  Ｑ１ａは、上述のバックコンバータハイサイドパワーＦＥＴ  Ｑ１に類似するＮチャネルＬＤＭＯＳであり得る。ブーストコンバータ１０２は更にローサイドトランジスタＱ０ａを含み、ローサイドトランジスタＱ０ａは上述のトランジスタＱ０に類似し得る。ブーストコンバータインダクタＬは、入力ノード６とスイッチノード３４との間を接続する。ローサイドパワーＦＥＴ  Ｑ０ａは、ブーストコンバータスイッチノード３４と回路接地との間に接続され、ハイサイドパワーＦＥＴ  Ｑ１ａは、スイッチノード３４に接続されるソース端子と、ブーストコンバータ出力ノード３６に接続されるドレイン端子とを有し、パワーＦＥＴ  Ｑ１ａ及びＱ０は、ブーストドライバ回路４０から、それぞれ、ゲート駆動信号４２、４４を受信する。ブーストドライバ４０は、コンバータコントローラ２８からのＰＷＭ信号又は信号４１に従って動作し、或る実施例におけるコンバータコントローラ２８は、出力電流フィードバック信号５６（ＶＩＯＵＴ）に従って動作する。この点で、コンバータコントローラ２８は、フィードバック信号５６に基づいて出力電流ＩＯＵＴの任意の適切な閉ループフィードバック制御を実装し得る。オペレーションにおいて、ブーストドライバ４０は、Ｑ０ａ及びＱ１ａのパルス幅変調されたスイッチングのためのスイッチング制御信号４４及び４２を提供し、出力電流検知回路３０ｂは出力電流ＩＯＵＴを検知するために用いられる。代替として、検知電流出力ＩＳは、出力電流遠隔計測用途のための外部精密レジスタにフィードされ得る。
【００３４】
図５の例において検知装置３０ｂは、概して図１の検知装置３０に関連して上述したように動作し、トランジスタＱ３が、ハイサイドドライバＱ１ａに並列に補助直列回路分岐２０においてＱ２に直列に接続され、Ｑ２がブーストドライバ４０からゲート駆動信号４２を受信し、Ｑ３が、ダイオードＤ１を介するＢＯＯＴノード１６に基づいて内部ノード１７上の定電圧ゲート駆動信号に従って動作する。従って、Ｑ１ａ及びＱ２が信号４２を介してオンにされるとき補助電流ＩＡが回路２０を介して流れ、検知回路２２は、検知電流ＩＳを導通する検知ＦＥＴ  Ｑ４、並びに、入力ノード３６及び２３における電圧に基づいて出力ＦＥＴ  Ｑ５を調節するためにオペアンプＵ１を用いる増幅器回路２４で、Ｑ３の両端の電圧を検知する。増幅器回路２４は、検知電流ＩＳを、ノード２５において接続されるレジスタＲ１に提供し、出力信号５６が、上述したようなレジスタＲ２及びキャパシタＣ５を含む任意選択のＲＣ低域フィルタを介して出力ノード２５から提供される。他の実装が、ブーストコンバータ１０２に関連して上記図３において見られるようなセンサ装置３０ａを用いて可能であり、検知回路３０ａは、如何なる直列接続される検知レジスタ又は検知ＦＥＴをも用いることなく出力電流ＩＯＵＴを検知するためのハイサイドパワーＦＥＴ  Ｑ１ａの両端でノード３４及び３６に接続され得る。また、ブーストコンバータ１０２は、図６に関連して上述したようなユニットトランジスタ２０１を用いて製造されるトランジスタ（例えば、Ｑ１ａ及びＱ２〜Ｑ４）を含み得る。
【００３５】
上述のように、並列電流検知手法は、検知レジスタ又は検知ＦＥＴがハイサイドパワーＦＥＴ  Ｑ１又はＱ１ａに直列に接続される従来の手法に対して、著しい利点を提供する。従って、本開示は、スイッチモードコンバータ２のバックコンバータハイサイドパワーＦＥＴ  Ｑ１を介して流れる入力電流ＩＰ又はスイッチモードコンバータ１０２のブーストコンバータハイサイドパワーＦＥＴ  Ｑ１ａを介して流れる出力ＩＯＵＴを検知するための方法を提示し、電圧は、パワーＦＥＴ  Ｑ１又はＱ１ａに並列の直列回路分岐２０において接続される第１のＦＥＴ  Ｑ３の両端で検知され、パワートランジスタＱ１、Ｑ１ａにおいて流れる電流ＩＰ、ＩＯＵＴを示すように、検知された電圧に少なくとも部分的に従って出力信号２６、５６が提供される。この方法は更に、スイッチモードコンバータ２又は１０２のドライバ１０又は４０からの共有ＰＷＭゲート制御信号１２又は４２に従ってパワートランジスタＱ１及び回路分岐２０の他の直列接続されたＦＥＴ（例えば、Ｑ２）をオンにすること、及び、Ｑ３の両端の電圧を検知することを含み得る。或る実施例において、この方法はまた、パワーＦＥＴ  Ｑ１を介して流れる電流ＩＰ又はパワーＦＥＴ  Ｑ１ａを介して流れるＩＯＵＴを示す電流出力（例えば、図１のＩＳ）を提供するため、検知された電圧に少なくとも部分的に従ってオペアンプ（Ｕ１）を用いて出力ＦＥＴ  Ｑ５のゲート端子を制御することを含む。また、この方法は、図１及び図３におけるバックコンバータのためのノード４又は図５におけるブーストコンバータのためのノード２１と出力ＦＥＴ  Ｑ５のソースとの間に接続される検知ＦＥＴ  Ｑ４のゲートを、定電圧で制御することを含み得、この定電圧はＱ３のゲートにも供給され、一方で、この方法は、Ｑ３の両端の電圧を検知する。
【００３６】
図７は、逆ブロッキングのため及びバッテリー回路（図示せず）に供給される充電電流ＩＣＨＧを検知するためにバックコンバータ２及びハイサイドＦＥＴ  Ｑ６を含む、例示のスイッチングチャージャー回路２を図示する。チャージャー回路２は、図１及び図３に関連して上述したようにＱ１、Ｑ０、及びインダクタＬによって形成されるバックコンバータ、及び、ノード８（図７においてＬＸとして識別される）とバッテリーチャージャー出力端子ＢＡＴとの間に結合されるＦＥＴ  Ｑ６を含み、充電電流検知／逆ブロッキングを提供する。Ｑ６は、充電ソースが除かれるとき入力ノード４からバッテリーを隔離するため、この実施例において逆ブロッキングを実施する。充電ソースが利用可能で有効であるとき、Ｑ６は完全にオンになり、回路の残りはバックスイッチモードチャージャーとして動作する。充電ソースが除かれるか又は無効であるとき、Ｑ６はオフになり、スイッチモードチャージャーは充電を停止する。幾つかの従来の電流検知回路６０は、Ｑ６が完全にオンである（スイッチングしていない）ためＱ６を介して流れる充電電流ＩＣＨＧを検知するために用いることができる。Ｑ６を介して流れる充電電流ＩＣＨＧを表す信号（例えば、この場合電圧信号）ＶＩＣＨＧが検知回路６０により供給され、充電電流フィードバック信号が一実施例においてコンバータコントローラ２８により用いられ得る。また、入力平均電流フィードバック及びレギュレーションを提供するため、上述のようにバックコンバータハイサイドＦＥＴ  Ｑ１の両端で入力電流検知回路３０、３０ａが提供され得る。説明される並列電流検知の他の実装が、概してスイッチモードコンバータ及び／又はスイッチモード充電回路において用いられ得る。
【００３７】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
【図１】
2018057269.tif 000005
【図２】
2018057269.tif 000006
【図３】
2018057269.tif 000007
【図４】
2018057269.tif 000008
【図５】
2018057269.tif 000009
【図６】
2018057269.tif 000010
【図７】
2018057269.tif 000011
【手続補正書】
【提出日】平成29年12月26日(2017.12.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スイッチモードコンバータのパワートランジスタに流れる電流を検知するための電流検知回路であって、
前記パワートランジスタに並列に結合される直列回路分岐であって、
前記パワートランジスタの第１の端子と第１の回路ノードとの間に結合される第１の電界効果トランジスタであって、定電圧を受け取るように構成されるゲート端子を有する、前記第１の電界効果トランジスタと、
前記第１の回路ノードと前記パワートランジスタの第２の端子との間に結合される第２の電界効果トランジスタであって、前記パワートランジスタのゲート端子に結合され、スイッチング制御信号を受け取るように構成されるゲート端子を有する、前記第２の電界効果トランジスタと、
を含む、前記直列回路分岐と、
前記第１の電界効果トランジスタの電圧に少なくとも部分的に基づいて前記パワートランジスタに流れる前記電流を示す出力信号を生成するように構成される検知回路要素であって、
前記パワートランジスタの前記第１の端子と第２の回路ノードとの間に結合される検知電界効果トランジスタであって、前記第１の電界効果トランジスタの前記ゲート端子に結合されるゲート端子を有する、前記検知電界効果トランジスタ、
を含む、前記検知回路要素と、
を含む、検知装置。
【請求項２】
請求項１に記載の電流検知回路であって、
前記検知回路要素が、
増幅器回路であって、
前記第２の回路ノードに結合される第１の入力と、前記第１の回路ノードに結合される第２の入力とを有するオペアンプと、
前記オペアンプの出力に結合されるゲート端子と、前記第２の回路ノードに結合されるソース端子と、前記パワートランジスタに流れる前記電流を示す増幅器出力における電流出力を提供するドレイン端子とを有する出力電界効果トランジスタと、
を含む、前記増幅器回路と、
前記増幅器回路からの前記電流出力を受け取るように前記増幅器出力と回路接地との間に結合される少なくとも１つの抵抗器と、
を更に、含む、電流検知回路。
【請求項３】
請求項２に記載の電流検知回路であって、
前記第１の回路ノードと前記回路接地との間に結合されるキャパシタを更に含む、電流検知回路。
【請求項４】
請求項２に記載の電流検知回路であって、
前記第１の回路ノードと前記オペアンプの前記第２の入力との間に結合される第１のフィルタ抵抗器と、
前記オペアンプの前記第２の入力と前記パワートランジスタの前記第１の端子との間に結合される第１のフィルタキャパシタと、
前記第２の回路ノードと前記オペアンプの前記第１の入力との間に結合される第２のフィルタ抵抗器と、
前記オペアンプの前記第１の入力と前記パワートランジスタの前記第１の端子との間に結合される第２のフィルタキャパシタと、
を更に含む、電流検知回路。
【請求項５】
請求項２に記載の電流検知回路であって、
前記パワートランジスタと前記第１の電界効果トランジスタと前記第２の電界効果トランジスタと前記検知電界効果トランジスタとが、集積回路の半導体ボディに形成される対応する整数の数のマッチドトランジスタユニットを用いて個別に形成される、電流検知回路。
【請求項６】
請求項５に記載の電流検知回路であって、
前記パワートランジスタを形成する多数のマッチドトランジスタユニットの、前記第１の電界効果トランジスタを形成する多数のマッチドトランジスタユニットに対する比が５より大きい、電流検知回路。
【請求項７】
請求項２に記載の電流検知回路であって、
前記パワートランジスタと前記第１の電界効果トランジスタとが、集積回路の半導体ボディに形成される対応する整数の数のマッチドトランジスタユニットを用いて個別に形成され、
前記パワートランジスタを形成する多数のマッチドトランジスタユニットの、前記第１の電界効果トランジスタを形成する多数のマッチドトランジスタユニットに対する比が５より大きい、電流検知回路。
【請求項８】
請求項２に記載の電流検知回路であって、
前記パワートランジスタと前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが、集積回路の半導体ボディに形成される対応する整数の数のマッチドトランジスタユニットを用いて個別に形成される、電流検知回路。
【請求項９】
請求項８に記載の電流検知回路であって、
前記パワートランジスタを形成する多数のマッチドトランジスタユニットの、前記第１の電界効果トランジスタを形成する多数のマッチドトランジスタユニットに対する比が５より大きい、電流検知回路。
【請求項１０】
請求項８に記載の電流検知回路であって、
前記スイッチモードコンバータがバックコンバータを含み、
前記パワートランジスタが、コンバータ入力に結合される第１の端子と、前記バックコンバータのスイッチノードに結合される第２の端子とを有する、前記バックコンバータのハイサイドパワーＦＥＴであり、
前記バックコンバータが、前記スイッチノードに結合される第１の端子と、前記回路接地に結合される第２の端子とを有するローサイドパワーＦＥＴ又は整流器を更に含む、電流検知回路。
【請求項１１】
請求項８に記載の電流検知回路であって、
前記スイッチモードコンバータがブーストコンバータを含み、
前記パワートランジスタが、ブーストコンバータインダクタに結合される前記第１の端子とブーストコンバータ出力に結合される前記第２の端子とを有する、前記ブーストコンバータのハイサイドパワーＦＥＴである、検知装置。
【請求項１２】
集積回路であって、
スイッチモードコンバータ回路であって、
前記スイッチモードコンバータ回路の入力端子に結合される第１の端子と、第２の端子と、スイッチング制御信号を受け取るように構成されるゲート端子とを有するパワートランジスタ、
を含む、前記スイッチモードコンバータ回路と、
前記パワートランジスタに並列に結合される直列回路分岐であって、
前記パワートランジスタの前記第１の端子と第１の回路ノードとの間に結合される第１の電界効果トランジスタであって、定電圧を受け取るように構成されるゲート端子を有する、前記第１の電界効果トランジスタと、
前記第１の回路ノードと前記パワートランジスタの前記第２の端子との間に結合される第２の電界効果トランジスタであって、前記パワートランジスタの前記ゲート端子に結合されるゲート端子を有する、前記第２の電界効果トランジスタと、
を含む、前記直列回路分岐と、
前記直列回路分岐に結合され、前記第１の電界効果トランジスタの電圧に少なくとも部分的に基づいて前記パワートランジスタに流れる電流を示す出力信号を提供する検知回路であって、
前記パワートランジスタの前記第１の端子と第２の回路ノードとの間に結合される検知電界効果トランジスタであって、前記第１の電界効果トランジスタの前記ゲート端子に結合されるゲート端子を有する、前記検知電界効果トランジスタ、
を含む、前記検知回路と、
を含む、集積回路。
【請求項１３】
請求項１２に記載の集積回路であって、
前記検知回路が、
増幅器回路であって、
前記第２の回路ノードに結合される第１の入力と、前記第１の回路ノードに結合される第２の入力とを有するオペアンプと、
前記オペアンプの出力に結合されるゲート端子と、前記第２の回路ノードに結合されるソース端子と、前記パワートランジスタに流れる前記電流を示す増幅器出力における電流出力を提供するドレイン端子とを有する出力電界効果トランジスタと、
を含む、前記増幅器回路と、
前記増幅器回路からの前記電流出力を受け取るように前記増幅器出力と回路接地との間に結合される電流検知負荷抵抗器と、
を更に含む、集積回路。
【請求項１４】
請求項１３に記載の集積回路であって、
前記検知回路が、前記電流検知負荷抵抗器に並列に結合されるフィルタ回路を更に含み、前記フィルタ回路が、直列に結合される抵抗器とキャパシタとを含む、集積回路。
【請求項１５】
請求項１２に記載の集積回路であって、
前記第１の回路ノードと回路接地との間に結合されるフィルタキャパシタを更に含む、集積回路。
【請求項１６】
請求項１５に記載の集積回路であって、
前記スイッチモードコンバータ回路がバックコンバータを含み、前記パワートランジスタが前記バックコンバータのハイサイドパワーＦＥＴであり、
前記バックコンバータが、
前記ハイサイドＦＥＴの第２の端子と前記回路接地との間に結合されるローサイドパワーＦＥＴと、
前記ハイサイドパワーＦＥＴの第２の端子と前記バックコンバータの出力端子との間に結合されるインダクタと、
前記バックコンバータの前記出力端子と前記回路接地との間に結合される出力キャパシタと、
を更に含む、集積回路
【請求項１７】
集積回路であって、
入力端子と出力端子とを有するブーストコンバータであって、
前記入力端子と第１の回路ノードとの間に結合されるインダクタと、
前記出力端子と回路接地との間に結合される出力キャパシタと、
前記第１の回路ノードと前記出力端子との間に結合される第１のパワートランジスタであって、第１のＰＷＭ制御信号を受け取るように構成されるゲート端子を有する、前記第１のパワートランジスタと、
前記第１の回路ノードと前記回路接地との間に結合される第２のパワートランジスタであって、第２のＰＷＭ制御信号を受け取るように構成されるゲート端子を有する、前記第２のパワートランジスタと、
を含む、前記ブーストコンバータと、
前記第１のパワートランジスタに並列に結合される直列回路分岐であって、
前記第１の回路ノードと第２の回路ノードとの間に結合される第１の電界効果トランジスタであって、前記第１のＰＷＭ制御信号を受け取るように構成されるゲート端子を有する、前記第１の電界効果トランジスタと、
前記第２の回路ノードと前記ブーストコンバータの前記出力端子との間に結合される第２の電界効果トランジスタであって、定電圧を受け取るように構成されるゲート端子を有する、前記第２の電界効果トランジスタと、
を含む、前記直列回路分岐と、
前記直列回路分岐に結合され、前記第２の電界効果トランジスタの電圧に少なくとも部分的に基づいて前記第１のパワートランジスタに流れる電流を示す出力信号を提供する検知回路であって、
前記第２の回路ノードに結合される第１の端子と、第２の端子と、前記第２の電界効果トランジスタのゲート端子に結合されるゲート端子とを有する検知電界効果トランジスタと、
前記検知電界効果トランジスタの前記第２の端子に結合される第１の入力と、前記ブーストコンバータの前記出力端子に結合される第２の入力とを有するオペアンプと、
前記検知電界効果トランジスタの前記第２の端子に結合される第１の端子と、前記オペアンプの出力に結合されるゲート端子と、前記第１のパワートランジスタに流れる前記電流を示す増幅器出力における電流出力を提供する第２の端子とを有する出力電界効果トランジスタと、
前記出力電界効果トランジスタの前記第２の端子と前記回路接地との間に結合される電流検知抵抗器と、
を含む、前記検知回路と、
前記第２の回路ノードと前記回路接地との間に結合されるフィルタキャパシタと、
を含む、集積回路。
【請求項１８】
請求項１７に記載の集積回路であって、
前記第１のパワートランジスタが前記ブーストコンバータのハイサイドパワーＦＥＴであり、前記第２のパワートランジスタが前記ブーストコンバータのローサイドパワーＦＥＴである、集積回路。