(57)【要約】      （修正有）【課題】伝送損失を抑制する回路基板、電子装置及び回路基板の製造方法を提供する。【解決手段】回路基板１３は、導体部材１３ａ，１３ｂ、導体線路１３ｃを有する。導体部材１３ａは、半導体素子１２ｂの信号端子１２ｄ上に設けられており、導体部材１３ｂは、半導体素子１２ｃの信号端子１２ｅ上に設けられている。導体線路１３ｃは、半導体素子１２ｂと半導体素子１２ｃとの間で伝送される信号の伝送方向に垂直な断面の形状が渦巻き状の筒の形態であり、一端面が導体部材１３ａに接続され、他端面が導体部材１３ｂに接続されている。【選択図】図１Ａ
2018157015.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体素子の第１の端子上に設けられた第１の導体部材と、
第２の半導体素子の第２の端子上に設けられた第２の導体部材と、
前記第１の半導体素子と前記第２の半導体素子との間で伝送される信号の伝送方向に垂直な断面が渦巻き状であり、一端面が前記第１の導体部材に接続され、他端面が前記第２の導体部材に接続された導体線路と、
を有する回路基板。
【請求項２】
前記導体線路には前記信号が伝搬され、
前記導体線路と並行に、前記伝送方向に伸びるように設けられ、前記第１の半導体素子の第３の端子と、前記第２の半導体素子の第４の端子に電気的に接続され、基準電位であるグランド配線を更に有する、
請求項１に記載の回路基板。
【請求項３】
前記グランド配線は、前記導体線路の高さ方向に配置され、前記伝送方向に対して垂直な横方向の前記グランド配線の長さは、前記横方向の前記導体線路の長さ以上である、
請求項２に記載の回路基板。
【請求項４】
前記グランド配線は、前記導体線路の横方向に配置され、前記グランド配線の高さは前記導体線路の高さ以上である、
請求項２に記載の回路基板。
【請求項５】
前記第１の半導体素子の第３の端子上に設けられた第３の導体部材と、
前記第２の半導体素子の第４の端子上に設けられた第４の導体部材と、
前記導体線路による渦の隙間に、前記導体線路と並行に前記伝送方向に伸びるように設けられ、前記伝送方向の長さが前記導体線路よりも長く、一端が前記第３の導体部材に接続され、他端が前記第４の導体部材に接続され、前記信号が伝搬される複数の信号線と、
を更に有し、
前記導体線路は基準電位であり、
前記第１の導体部材と前記第２の導体部材には、前記導体線路が接続する部分以外の領域に、前記複数の信号線が前記第１の導体部材及び前記第２の導体部材に接触せずに貫通する複数の貫通孔が形成されている、
請求項１に記載の回路基板。
【請求項６】
第１の半導体素子と第２の半導体素子とが内蔵されたデバイス内蔵基板と、
前記第１の半導体素子の第１の端子上に設けられた第１の導体部材と、前記第２の半導体素子の第２の端子上に設けられた第２の導体部材と、前記第１の半導体素子と前記第２の半導体素子との間で伝送される信号の伝送方向に垂直な断面が渦巻き状であり、一端面が前記第１の導体部材に接続され、他端面が前記第２の導体部材に接続された導体線路と、を備え、前記デバイス内蔵基板の第１の面上に形成された回路基板と、
を有する電子装置。
【請求項７】
前記第１の面に対向する第２の面に形成され、前記第１の半導体素子の第３の端子と前記第２の半導体素子の第４の端子に電気的に接続され、基準電位であるグランド配線を更に有する請求項６に記載の電子装置。
【請求項８】
第１の半導体素子の第１の端子上に第１の導体部材を形成し、第２の半導体素子の第２の端子上に第２の導体部材を形成し、
前記第１の半導体素子と前記第２の半導体素子との間で伝送される信号の伝送方向に垂直な断面が渦巻き状であり、一端面が前記第１の導体部材に接続され、他端面が前記第２の導体部材に接続された導体線路を形成する、
回路基板の製造方法。
【請求項９】
前記第１の導体部材、前記第２の導体部材及び前記導体線路は、前記第１の半導体素子と前記第２の半導体素子が内蔵されたデバイス内蔵基板上に複数の導体層を積層していくことで形成される、
請求項８に記載の回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板、電子装置及び回路基板の製造方法に関する。
【背景技術】
【０００２】
電子装置内に含まれる複数の半導体素子間を接続する技術として、ワイヤーボンディングを用いる手法がある。しかし、半導体素子間で送受信される信号の周波数が上がるほど、半導体素子の配置ばらつきやワイヤ長のばらつきが、電子装置の周波数特性に影響を与え、目的の特性を得ることが困難である。
【０００３】
一方、ＦＯＷＬＰ（Fan-Out Wafer Level Package）などの集積化技術を利用して、半導体素子間の導体線路を形成する技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１４６６０２号公報
【特許文献２】特開２００５−１４２２６７号公報
【特許文献３】国際公開第２０１１／０２４４６９号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の集積化技術では、半導体素子間で送受信される信号の周波数が上がるほど、表皮効果の影響で、導体線路の外周部にのみ電流（交流電流）が集中し、直流電流が流れる場合に比べて配線抵抗が大きくなり、伝送損失が大きくなるという問題があった。
【０００６】
１つの側面では、本発明は、伝送損失を抑制できる回路基板、電子装置及び回路基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
１つの実施形態では、第１の半導体素子の第１の端子上に設けられた第１の導体部材と、第２の半導体素子の第２の端子上に設けられた第２の導体部材と、前記第１の半導体素子と前記第２の半導体素子との間で伝送される信号の伝送方向に垂直な断面が渦巻き状であり、一端面が前記第１の導体部材に接続され、他端面が前記第２の導体部材に接続された導体線路と、を有する回路基板が提供される。
【０００８】
また、１つの実施形態では電子装置が提供される。また、１つの実施形態では回路基板の製造方法が提供される。
【発明の効果】
【０００９】
一つの側面では、本発明は、伝送損失を抑制できる。
【図面の簡単な説明】
【００１０】
【図１Ａ】図２のＡ−Ａ線における第１の実施の形態の回路基板及び電子装置の一例を示す断面図である。
【図１Ｂ】図２のＢ−Ｂ線における第１の実施の形態の回路基板及び電子装置の一例を示す断面図である。
【図２】第１の実施の形態の回路基板及び電子装置の一例を示す平面図（上面図）である。
【図３】第１の実施の形態の回路基板及び電子装置の一例を示す斜視図である。
【図４Ａ】第１の実施の形態の電子装置及び回路基板の製造方法の一例を示す断面図である（その１）。
【図４Ｂ】第１の実施の形態の電子装置及び回路基板の製造方法の一例を示す断面図である（その２）。
【図５Ａ】第１の実施の形態の電子装置及び回路基板の製造方法の一例を示す断面図である（その３）。
【図５Ｂ】第１の実施の形態の電子装置及び回路基板の製造方法の一例を示す断面図である（その４）。
【図６Ａ】第１の実施の形態の電子装置及び回路基板の製造方法の一例を示す断面図である（その５）。
【図６Ｂ】第１の実施の形態の電子装置及び回路基板の製造方法の一例を示す平面図である（その１）。
【図７Ａ】第１の実施の形態の電子装置及び回路基板の製造方法の一例を示す平面図である（その２）。
【図７Ｂ】第１の実施の形態の電子装置及び回路基板の製造方法の一例を示す平面図である（その３）。
【図８Ａ】第１の実施の形態の電子装置及び回路基板の製造方法の一例を示す平面図である（その４）。
【図８Ｂ】第１の実施の形態の電子装置及び回路基板の製造方法の一例を示す断面図である（その６）。
【図９】第１の実施の形態の電子装置及び回路基板の製造方法の一例を示す断面図である（その７）。
【図１０Ａ】図１１のＡ−Ａ線における第２の実施の形態の回路基板及び電子装置の一例を示す断面図である。
【図１０Ｂ】図１１のＢ−Ｂ線における第２の実施の形態の回路基板及び電子装置の一例を示す断面図である。
【図１１】第２の実施の形態の回路基板及び電子装置の一例を示す平面図（上面図）である。
【図１２】第２の実施の形態の回路基板及び電子装置の一例を示す斜視図である。
【図１３】グランド配線を導体線路の横方向に配置した例を示す斜視図である。
【図１４Ａ】図１５のＡ−Ａ線における第３の実施の形態の回路基板及び電子装置の一例を示す断面図である。
【図１４Ｂ】図１５のＢ−Ｂ線における第３の実施の形態の回路基板及び電子装置の一例を示す断面図である。
【図１５】第３の実施の形態の回路基板及び電子装置の一例を示す平面図（上面図）である。
【図１６】第３の実施の形態の回路基板及び電子装置の一例を示す斜視図である。
【発明を実施するための形態】
【００１１】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１Ａは、図２のＡ−Ａ線における第１の実施の形態の回路基板及び電子装置の一例を示す断面図である。図１Ｂは、図２のＢ−Ｂ線における第１の実施の形態の回路基板及び電子装置の一例を示す断面図である。図２は、第１の実施の形態の回路基板及び電子装置の一例を示す平面図（上面図）である。また、図３は、第１の実施の形態の回路基板及び電子装置の一例を示す斜視図である。
【００１２】
第１の実施の形態の電子装置１０は、グランド配線１１、デバイス内蔵基板１２、回路基板１３を有する。
グランド配線１１は、電気伝導性を有する部材であり、基準電位となっている。たとえば、グランド配線１１は接地されており、基準電位は接地電位（０Ｖ）である。図３に示されているように、グランド配線１１は、後述する導体線路１３ｃと並行に、伝送方向に沿って伸びるように形成されている。第１の実施の形態の電子装置１０では、グランド配線１１は、導体線路１３ｃの高さ方向（下側）に配置されている。また、グランド配線１１は、図１Ａでは図示が省略されているが、半導体素子１２ｂ，１２ｃのグランド端子１２ｆ，１２ｇに電気的に接続されている（図９参照）。
【００１３】
また、伝送方向に対して垂直な横方向のグランド配線１１の長さは、横方向の導体線路１３ｃの長さ以上である。図１Ｂでは、横方向のグランド配線１１の長さｗ１が、横方向の導体線路１３ｃの長さｗ２よりも長い例が示されている。これにより、導体線路１３ｃを伝搬する高周波数の信号により発生する電界や磁界によるノイズが周囲に与える影響を抑制できる。なお、図１Ａの例では、伝送方向のグランド配線１１の長さも、伝送方向の導体線路１３ｃの長さよりも長い。
【００１４】
デバイス内蔵基板１２は、グランド配線１１上に形成される。デバイス内蔵基板１２は、樹脂基板１２ａ（図３では図示が省略されている）を有し、半導体素子１２ｂ，１２ｃを内蔵している。
【００１５】
半導体素子１２ｂ，１２ｃは、たとえば、ＬＳＩ（Large Scale Integrated circuit）チップであり、ミリ波やテラヘルツ波などの高周波数の信号の送受信を行う高周波デバイスである。半導体素子１２ｂの電極配置面には、信号端子１２ｄやグランド端子１２ｆが設けられている。また、半導体素子１２ｃの端子配置面にも、信号端子１２ｅやグランド端子１２ｇが設けられている。
【００１６】
回路基板１３は、導体部材１３ａ，１３ｂ、導体線路１３ｃ、絶縁層１３ｄ１，１３ｄ２，１３ｄ３，１３ｄ４，１３ｄ５，１３ｄ６，１３ｄ７（図３では図示が省略されている）を有する。
【００１７】
導体部材１３ａは、半導体素子１２ｂの信号端子１２ｄ上に設けられており、信号端子１２ｄに電気的に接続されている。導体部材１３ｂは、半導体素子１２ｃの信号端子１２ｅ上に設けられており、信号端子１２ｅに電気的に接続されている。
【００１８】
導体線路１３ｃは、導体部材１３ａと導体部材１３ｂとを電気的に接続する接続配線である。また、導体線路１３ｃにおいて、半導体素子１２ｂと半導体素子１２ｃとの間で伝送される信号の伝送方向に垂直の断面は、図１Ｂのように渦巻き状（矩形渦巻き状）になっている。また、導体線路１３ｃの一端面は導体部材１３ａと接続され、導体線路１３ｃの他端面は導体部材１３ｂと接続されている。導体線路１３ｃの各端面は、図１Ｂに示す導体線路１３ｃの断面と同様に、渦巻き状の断面となっており、渦巻き状の断面が全領域（全面）にわたって、導体部材１３ａまたは導体部材１３ｂと接続されている。
【００１９】
第１の実施の形態の電子装置１０では、導体線路１３ｃに高周波数の信号が伝搬される。
上記の導体部材１３ａ，１３ｂと導体線路１３ｃは、絶縁層１３ｄ１〜１３ｄ７による積層構造内に形成されている。
【００２０】
導体部材１３ａ，１３ｂと導体線路１３ｃの材質は、電気伝導性及び加工性の観点から、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｗ（タングステン）、Ａｕ（金）、Ｔｉ（チタン）などであることが好ましい。なお、導体部材１３ａ，１３ｂや導体線路１３ｃは、上記の２種類以上の金属を組み合わせた合金、または上記の２種類以上の金属を組み合わせた複数層の構造であってもよい。導体部材１３ａ，１３ｂや導体線路１３ｃは、電気伝導性を有していれば、上記の材質や構造に限定されるものではない。また、製造上の観点から、導体部材１３ａ，１３ｂと導体線路１３ｃとは、同様の材質であることが好ましいが、異なる材質であってもよい。
【００２１】
なお、グランド配線１１についても、製造上の観点から、導体部材１３ａ，１３ｂや導体線路１３ｃと同様の材質を用いることが好ましいが、異なる材質を用いてもよい。
導体線路１３ｃは、たとえば、ＦＯＷＬＰの製造手法にならって、セミアディティブ法またはダマシン法を用いて導体層を積層していくことで比較的に容易に製造される。そのため、このような製造手法で製造することが好ましいが、特に限定されるものではない。
【００２２】
上記のような電子装置１０で、高周波数の信号が半導体素子１２ｂ，１２ｃ間で送受信される場合、表皮効果の影響で、信号伝搬に係る導体線路１３ｃの有効領域（電流が流れる領域）は、導体線路１３ｃの表層に限定される。しかしながら、導体線路１３ｃは、図１Ｂに示すように、伝送方向に垂直な断面が渦巻き状に形成されているため、直線状に形成される導体線路と比べて表面積が増え、有効領域が大幅に増大する。このため、表皮効果による抵抗上昇が抑制され、伝送損失を抑制できる。
【００２３】
また、導体線路１３ｃの両端面が導体部材１３ａ，１３ｂに接続されているため、更に伝送損失を抑制できる。渦巻き状の断面をもつ両端面が導体部材１３ａ，１３ｂに接続されていることで、渦の一端（たとえば、図１Ｂの端１３ｃ１）と他端（たとえば、図１Ｂの端１３ｃ２）とを同電位にでき、一端と他端との電位差に基づく位相ずれの発生を抑制できるためである。
【００２４】
なお、半導体素子１２ｂ，１２ｃ間の配線長を信号の周期に対して短くすると伝送損失が低減する。しかし、集積化技術における物理的な限界により、半導体素子１２ｂ，１２ｃを所定の間隔よりも近づけられず、配線長を短くするには限界がある。上記のような回路基板１３を用いることで、信号の周波数が高くなっても（周期が短くなっても）、半導体素子１２ｂ，１２ｃを近づけて配線長を短くしなくてもよく、現状の集積化技術を用いて伝送損失を抑制できる。
【００２５】
以上のように伝送損失が抑制されるため、半導体素子１２ｂ，１２ｃは、効率よく信号を伝送することが可能である。
また、グランド配線１１をデバイス内蔵基板１２の裏面に設けることで、比較的広いグランド配線１１の作成が容易になる。
【００２６】
（製造方法の一例）
図４Ａ乃至図９は、第１の実施の形態の電子装置及び回路基板の製造方法の一例を示す断面図または平面図である。
【００２７】
まず、たとえば、ステンレス鋼製の支持基板２０上に熱可逆性を有する接着剤２１が形成され、接着剤２１を介して支持基板２０上に半導体素子１２ｂ，１２ｃが端子配置面を支持基板２０側に向けて貼り付けられる（図４Ａ）。次に、図４Ａで示される構造体上に封止材が滴下され、鋳型を用いて、たとえば、５ｋＰａ〜２０ｋＰａにて加圧することにより、樹脂基板１２ａが成型される（図４Ｂ）。
【００２８】
その後、接着剤２１を反応させるために、図４Ｂに示される構造体が、たとえば、８０℃〜１７０℃の温度で加熱され、樹脂基板１２ａが支持基板２０から剥がし取られる。剥がし取られた樹脂基板１２ａは、たとえば、１８０℃〜２５０℃のオーブン内で１時間程度焼成されることで、デバイス内蔵基板１２が形成される（図５Ａ）。以下では、デバイス内蔵基板１２において、半導体素子１２ｂ，１２ｃの信号端子（電極）１２ｄ，１２ｅの間隔は、２００μｍ〜７００μｍであるものとする。また、信号端子１２ｄ，１２ｅの大きさは、直径２００μｍ〜７００μｍであるものとする。
【００２９】
その後、半導体素子１２ｂ，１２ｃの端子搭載面が露出している側のデバイス内蔵基板１２の表面に、感光性ポリイミド樹脂材などの絶縁材がスピンコート法により塗布され、たとえば、１２０℃〜１６０℃のホットプレートを用いて２分程度で仮硬化される。その後、信号端子１２ｄ，１２ｅに重なるように配置されたビアパターンを有するガラスマスクとコンタクトアライナを用いて露光及び現像が行われる。これにより、信号端子１２ｄ，１２ｅの少なくとも一部を露出するようなビア溝２２ａ，２２ｂを有する絶縁層１３ｄ１が形成される（図５Ｂ）。その後、たとえば、１８０℃〜２５０℃のオーブン内の窒素雰囲気中において、１時間程度で絶縁層１３ｄ１が本硬化される。
【００３０】
信号端子１２ｄ，１２ｅの大きさが上記のように、直径２００μｍ〜７００μｍである場合、絶縁層１３ｄ１の膜厚は、たとえば、５μｍ〜２０μｍ、ビア溝２２ａ，２２ｂの直径は、たとえば、１００μｍ〜６００μｍで形成される。
【００３１】
続いて、図示を省略しているが、密着層として、たとえば、厚さ２０ｎｍ〜１５０ｎｍのＴｉ、及びシード層として、たとえば、厚さ５０ｎｍ〜５００ｎｍのＣｕがスパッタ法より、図５Ｂの（本硬化後の）構造体上に順次形成される。更にＣｕ上に、たとえば、ノボラック型の液状レジスト（図示せず）がスピンコート法により塗布される。その後、図１Ａ〜図３に示した導体部材１３ａ，１３ｂ及び導体線路１３ｃの一部（最下層の導体層）を形成する領域をマスクするようにパターニングされたガラスマスクとコンタクトアライナを用いて液状レジストの露光及び現像が行われる。これにより、マスクされた領域に開口部が生じる。開口部の伝送方向（紙面横方向）の長さは、２００μｍ〜７００μｍである。この開口部によって露出されている領域に、電気めっきにより、Ｃｕが、たとえば、厚さ２μｍ〜１０μｍ程度になるようにめっきされる。
【００３２】
次に、残存している液状レジストが、たとえば、Ｎ−メチル−２−ピロリジノンを用いて剥離される。更に、液状レジストの被覆によってめっきされなかった領域のシード層が、たとえば、過硫酸アンモニウム溶液にてエッチングされ、その領域の密着層が、たとえば、フッ化アンモニウム溶液にてエッチングされる。これにより、図１Ａ〜図３に示した導体線路１３ｃと、導体部材１３ａ，１３ｂの一部（最下層部分）となる導体層２３が形成される（図６Ａ）。図６Ｂは、図６Ａの工程までで得られる構造体を紙面上側からみた平面図（上面図）である。なお、図６Ａは、図６ＢのＣ−Ｃ線における断面図に相当する。以下の工程では、平面図を用いて説明する。
【００３３】
導体層２３の形成後、図６Ａ、図６Ｂの工程までで得られる構造体上に、感光性ポリイミド樹脂材などの絶縁材がスピンコート法により塗布され、たとえば、１２０℃〜１６０℃のホットプレートを用いて２分程度で仮硬化される。その後、図１Ａ〜図３に示した導体部材１３ａ，１３ｂ及び導体線路１３ｃの一部（最下層の１つ上の導体層）を形成する領域をマスクするようにパターニングされたガラスマスクとコンタクトアライナを用いて液状レジストの露光及び現像が行われる。これにより、最下層の導体層２３の一部を露出するような開口部２４を有する絶縁層１３ｄ２が形成される（図７Ａ）。図７Ａに示すように開口部２４は、３つの部分２４ａ，２４ｂ，２４ｃからなる。部分２４ａは、図１Ａ〜図３に示した導体部材１３ａが形成される領域に位置し、部分２４ｂは、図１Ａ〜図３に示した導体部材１３ｂが形成される領域に位置する。また、部分２４ｃは、図１Ａ〜図３に示した導体線路１３ｃの一部が形成される領域に位置し、部分２４ａと部分２４ｂとをつなぐように形成されている。部分２４ｃの伝送方向に垂直な長さ（部分２４ｃの幅）は、たとえば、２μｍ〜１０μｍである。
【００３４】
その後、たとえば、１８０℃〜２５０℃のオーブン内の窒素雰囲気中において、１時間程度で絶縁層１３ｄ２が本硬化される。このとき、絶縁層１３ｄ２の膜厚は、たとえば、５μｍ〜２０μｍである。
【００３５】
続いて、図示を省略しているが、密着層として、たとえば、厚さ２０ｎｍ〜１５０ｎｍのＴｉ、及びシード層として、たとえば、厚さ５０ｎｍ〜５００ｎｍのＣｕがスパッタ法より、図７Ａの（本硬化後の）構造体上に順次形成される。更にＣｕ上に、たとえば、ノボラック型の液状レジスト（図示せず）がスピンコート法により塗布される。その後、図１Ａ〜図３に示した導体部材１３ａ，１３ｂ及び導体線路１３ｃの一部を形成する領域をマスクするようにパターニングされたガラスマスクとコンタクトアライナを用いて液状レジストの露光及び現像が行われる。たとえば、図７Ａの部分２４ｃがマスクされるように、伝送方向の長さが４８０μｍ〜４９８μｍ、伝送方向に垂直な長さが２μｍ〜１０μｍの隠し窓を有するガラスマスクが用いられる。
【００３６】
これにより、現像後に、マスクされた領域に開口部が生じる。この開口部によって露出されている領域に、電気めっきにより、Ｃｕが、たとえば、厚さ２μｍ〜１０μｍ程度になるようにめっきされる。
【００３７】
次に、残存している液状レジストが、たとえば、Ｎ−メチル−２−ピロリジノンを用いて剥離される。更に、液状レジストの被覆によってめっきされなかった領域のシード層が、たとえば、過硫酸アンモニウム溶液にてエッチングされ、その領域の密着層が、たとえば、フッ化アンモニウム溶液にてエッチングされる。これにより、図１Ａ〜図３に示した導体線路１３ｃと、導体部材１３ａ，１３ｂの一部となる導体層２５が形成される（図７Ｂ）。
【００３８】
その後、図７Ｂの工程までで得られる構造体上に、感光性ポリイミド樹脂材などの絶縁材がスピンコート法により塗布され、たとえば、１２０℃〜１６０℃のホットプレートを用いて２分程度で仮硬化される。その後、上記と同様の手法によって、絶縁層１３ｄ３及び所定のパターンの導体層２６を形成する（図８Ａ）。
【００３９】
上記と同様にして、繰り返し所定のパターンの導体層が積層され、これらの導体層により、図１Ａ〜図３に示した導体部材１３ａ，１３ｂ及び導体線路１３ｃが形成される。
以降は再び断面図を用いて説明する。
【００４０】
回路基板１３の形成後の図８Ｂに示すような構造体に対してバックグラインドが行われ、デバイス内蔵基板１２が裏面から薄化される。その後、半導体素子１２ｂ，１２ｃの端子搭載面に設けられているグランド端子１２ｆ，１２ｇと電気的に接続させるための貫通電極１４ａ，１４ｂがデバイス内蔵基板１２に形成され、デバイス内蔵基板１２の裏面にスパッタ法により、たとえば、厚さ２００μｍ〜８００μのＡｕ膜によるグランド配線１１が形成され、貫通電極１４ａ，１４ｂに接続される（図９）。
【００４１】
上記のような手法で形成された電子装置１０について伝送特性を確認したところ、０．１ｄＢ程度と非常に低い伝送損失が実現可能であった。
なお、上記の製造方法はあくまで一例であり、必要に応じて他の手法に適宜変更してもよい。
【００４２】
（第２の実施の形態）
図１０Ａは、図１１のＡ−Ａ線における第２の実施の形態の回路基板及び電子装置の一例を示す断面図である。図１０Ｂは、図１１のＢ−Ｂ線における第２の実施の形態の回路基板及び電子装置の一例を示す断面図である。図１１は、第２の実施の形態の回路基板及び電子装置の一例を示す平面図（上面図）である。また、図１２は、第２の実施の形態の回路基板及び電子装置の一例を示す斜視図である。図１０Ａ〜図１２において、図１Ａ〜図３に示した要素と同じ要素については、同一符号が付されている。
【００４３】
第２の実施の形態の電子装置３０のグランド配線３２は、第１の実施の形態の電子装置１０のグランド配線１１と同様に、電気伝導性を有する部材であり、基準電位となっている。また、グランド配線３２は、グランド配線１１と同様に、導体線路１３ｃと並行に、伝送方向に沿って伸びるように形成されており、導体線路１３ｃの高さ方向（図１０Ａ〜図１２の例では高さ方向の下側）に配置されている。
【００４４】
ただし、グランド配線３２は、グランド配線１１と異なり、回路基板３１の最下層の絶縁層１３ｄ１に、半導体素子１２ｂ，１２ｃのグランド端子１２ｆ，１２ｇと電気的に接続されるように設けられている。
【００４５】
また、伝送方向に対して垂直な横方向のグランド配線３２の長さは、横方向の導体線路１３ｃの長さ以上である。図１０Ｂでは、横方向のグランド配線３２の長さｗ３が、横方向の導体線路１３ｃの長さｗ２よりも長い例が示されている。これにより、導体線路１３ｃを伝搬する高周波数の信号により発生する電界や磁界によるノイズが周囲に与える影響を抑制できる。なお、図１０Ａの例では、伝送方向のグランド配線３２の長さも、伝送方向の導体線路１３ｃの長さよりも長い。
【００４６】
なお、グランド配線３２が半導体素子１２ｂ，１２ｃの信号端子１２ｄ，１２ｅ及び、導体部材１３ａ，１３ｂに接触しないように、グランド配線３２には開口部３２ａ，３２ｂが形成されている。開口部３２ａ，３２ｂには絶縁材が充填されている。
【００４７】
このような電子装置３０は、第１の実施の形態の電子装置１０とほぼ同様の手法で製造できる。たとえば、デバイス内蔵基板１２の形成後に、半導体素子１２ｂ，１２ｃの端子搭載面が露出している側のデバイス内蔵基板１２の表面に、前述のような露光手法やめっき手法などを組み合わせて、開口部３２ａを有するグランド配線３２が形成される。その後は、第１の実施の形態の電子装置１０の製造方法と同様の手法により、複数の導体層を積層していくことで、導体部材１３ａ，１３ｂ、導体線路１３ｃが形成される。
【００４８】
このような電子装置３０でも、第１の実施の形態の電子装置１０と同様の理由により、伝送損失を抑制することが可能である。
なお、上記では、グランド配線３２が導体線路１３ｃの下側に配置されている例を示したが、グランド配線３２は、導体線路１３ｃの上側に配置されていてもよい。その場合、回路基板３１には、グランド端子１２ｆ，１２ｇとグランド配線３２とを電気的に接続するビアが形成されることになる。
【００４９】
また、グランド配線３２は、導体線路１３ｃの横方向に配置されていてもよい。
図１３は、グランド配線を導体線路の横方向に配置した例を示す斜視図である。図１３において、図１０Ａ〜図１２と同じ要素については、同一符号が付されている。
【００５０】
図１３の例では、グランド配線３５ｃは、導体線路１３ｃの横方向に配置されている。グランド配線３５ｃは、導体部材３５ａを介して、半導体素子１２ｂのグランド端子１２ｈに接続されている。また、グランド配線３５ｃは、導体部材３５ｂを介して、半導体素子１２ｃのグランド端子１２ｉに接続されている。
【００５１】
グランド配線３５ｃの高さは、導体線路１３ｃの高さ以上となるように形成される。図１３の例では、グランド配線３５ｃの高さｈ１は、導体線路１３ｃの高さｈ２よりも高い。これにより、導体線路１３ｃを伝搬する高周波数の信号により発生する電界や磁界によるノイズが周囲に与える影響を抑制できる。
【００５２】
なお、グランド配線は、導体線路１３ｃの上下または左右に２本以上設けられていてもよい。
（第３の実施の形態）
図１４Ａは、図１５のＡ−Ａ線における第３の実施の形態の回路基板及び電子装置の一例を示す断面図である。図１４Ｂは、図１５のＢ−Ｂ線における第３の実施の形態の回路基板及び電子装置の一例を示す断面図である。図１５は、第３の実施の形態の回路基板及び電子装置の一例を示す平面図（上面図）である。また、図１６は、第３の実施の形態の回路基板及び電子装置の一例を示す斜視図である。図１４Ａ〜図１６において、図１Ａ〜図３に示した要素と同じ要素については、同一符号が付されている。
【００５３】
第３の実施の形態の電子装置４０の回路基板４１では、導体線路１３ｃが基準電位となっており、グランド配線として用いられる。また、導体線路１３ｃによる渦の隙間に、導体線路１３ｃと並行に伝送方向に伸びる複数の信号線４２ａ１〜４２ａｎが設けられている（図１４Ｂ参照）。信号線４２ａ１〜４２ａｎの伝送方向の長さは、導体線路１３ｃの伝送方向の長さよりも長い。第３の実施の形態の電子装置４０では、この信号線４２ａ１〜４２ａｎによって、高周波数の信号が伝搬される。
【００５４】
導体線路１３ｃの一端面は導体部材１３ａ１に接続されており、導体線路１３ｃの他端面は導体部材１３ｂ１に接続されている。
導体部材１３ａ１は、半導体素子１２ｂのグランド端子１２ｊ上に設けられており、導体部材１３ｂ１は、半導体素子１２ｃのグランド端子１２ｋ上に設けられている。また、導体部材１３ａ１，１３ｂ１には、導体線路１３ｃが接続する部分以外の領域に、信号線４２ａ１〜４２ａｎが導体部材１３ａ１，１３ｂ１に接触せずに貫通する複数の貫通孔４２ｂ１〜４２ｂｎが設けられている（図１６参照）。貫通孔４２ｂ１〜４２ｂｎのそれぞれは、信号線４２ａ１〜４２ａｎと導体部材１３ａ１，１３ｂ１とが接触しないように、信号線４２ａ１〜４２ａｎの伝送方向に垂直な面の面積よりも広く形成されている。たとえば、図１６に示すように、導体部材１３ａ１には、信号線４２ａ１の伝送方向に垂直な面の面積よりも広い貫通孔４２ｂ１が形成されている。貫通孔４２ｂ１には絶縁材が充填されていてもよいし、充填されていなくてもよい。
【００５５】
信号線４２ａ１〜４２ａｎの一端は、導体部材１３ａ２に接続されており、信号線４２ａ１〜４２ａｎの他端は、導体部材１３ｂ２に接続されている。
導体部材１３ａ２，１３ｂ２は、伝送方向に対して、導体部材１３ａ１，１３ｂ１の外側に設けられている。導体部材１３ａ２は、半導体素子１２ｂの信号端子１２ｌ上に設けられており、導体部材１３ｂ２は、半導体素子１２ｃの信号端子１２ｍ上に設けられている。導体部材１３ａ２は、導体部材１３ａ２に接続する信号線４２ａ１〜４２ａｎの端部が全て同電位になるように、板状のパターンであることが好ましい。導体部材１３ｂ２についても同様である。
【００５６】
上記の導体部材１３ａ１，１３ａ２，１３ｂ１，１３ｂ２、導体線路１３ｃ、信号線４２ａ１〜４２ａｎは、絶縁層１３ｄ内に形成されている。絶縁層１３ｄは、たとえば、図１Ａに示したような複数の絶縁層１３ｄ１〜１３ｄ７による積層構造となっている。
【００５７】
導体線路１３ｃ、導体部材１３ａ１，１３ａ２，１３ｂ１，１３ｂ２、信号線４２ａ１〜４２ａｎは、製造上の観点から、同様の材質であることが好ましいが、異なる材質であってもよい。
【００５８】
このような電子装置４０も、第１及び第２の形態の電子装置１０，３０と同様の製造方法を用いて、導体層を積層していくことで製造できる。
電子装置４０でも、第１の実施の形態の電子装置１０と同様の理由により、伝送損失を抑制することが可能である。また、導体線路１３ｃをグランド配線とすることで広い安定なグランドを確保できる。また、グランド配線である導体線路１３ｃにより信号線４２ａ１〜４２ａｎを覆うことができるので、高周波数の信号により発生する電界や磁界によるノイズが周囲に与える影響を抑制できる。
【００５９】
なお、導体線路１３ｃを、第３の実施の形態のようにグランド配線とするか、第１及び第２の実施の形態のように信号配線とするかについては、電子装置の回路領域、製造プロセス、特性への影響など、種々の状況を考慮して適宜選択することが可能である。
【００６０】
また、上記では２つの半導体素子１２ｂ，１２ｃを結ぶ接続配線について説明したが、半導体素子１２ｂ，１２ｃを結ぶ複数の接続配線を、上記のような導体線路１３ｃを用いた伝送構造としてもよい。また、３つ以上の半導体素子を結ぶ複数の接続配線を上記のような導体線路１３ｃを用いた伝送構造としてもよい。
【００６１】
以上、実施の形態に基づき、本発明の回路基板、電子装置及び回路基板の製造方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【００６２】
１０  電子装置
１１  グランド配線
１２  デバイス内蔵基板
１２ａ  樹脂基板
１２ｂ，１２ｃ  半導体素子
１２ｄ，１２ｅ  信号端子
１２ｆ，１２ｇ  グランド端子
１３  回路基板
１３ａ，１３ｂ  導体部材
１３ｃ  導体線路
１３ｃ１，１３ｃ２  端
１３ｄ１〜１３ｄ７  絶縁層
ｗ１，ｗ２  長さ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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