(57)【要約】      （修正有）【課題】多値のデータの書き込みと読み出しを行うことのできる新規な半導体装置を提供する。【解決手段】第１乃至第５のトランジスタと、容量素子と、ビット線と、電源線と、を有する半導体装置である。第１のデータを、第１のトランジスタ１１１を介して第５のトランジスタ１１５のゲートに与え、第１のトランジスタをオフ状態にし、第２のデータを、第２のトランジスタ１１２を介して容量素子１１６の第２の電極に与えることで第１のデータを第３のデータに変換し、容量素子の第２の電極を電気的に浮遊状態にすることでデータの書き込みを行う。容量素子の第２の電極は、第３のトランジスタ１１３を介してＧＮＤに初期化される。また、ビット線の電位を、第４のトランジスタ１１４および第５のトランジスタを介して、充電または放電することで読み出し動作を行う。第１乃至第３のトランジスタは酸化物半導体トランジスタを用いることが好ましい。【選択図】図１
2018195370.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第５のトランジスタと、第１及び第２のノードと、容量素子と、ビット線と、電源線と、を有する半導体装置を用いて、Ｍ＋Ｎビットのデータの書き込み動作と読み出し動作をおこなう半導体装置の駆動方法であり、
前記書き込み動作は、
前記第１及び第３のトランジスタをオン状態にして、前記第１のノードに前記第１のデータを与える第１のステップと、
前記第２のトランジスタをオン状態にして、前記第１及び第３のトランジスタをオフ状態にして、前記第２のノードに前記第２のデータを与える第２のステップと、
前記第１及び第２のノードを電気的に浮遊状態にする第３のステップと、を有し、
前記読み出し動作は、
前記電源線と前記ビット線との間に電位差を与える第４のステップと、
前記ビット線を電気的に浮遊状態にする第５のステップと、
前記第４のトランジスタをオン状態にして、前記ビット線の充電を行う第６のステップと、を有する半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニ
ュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の
一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法に
関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光
装置に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置、電気光学装置、半導体回路および電子機器は、半導体装置を有す
る場合がある。
【背景技術】
【０００３】
シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ  Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタと、を組み合わせてデ
ータの保持を可能にした半導体装置が注目されている（特許文献１参照）。
【０００４】
近年、扱われるデータ量の増大に伴って、大きな記憶容量を有する半導体装置が求められ
ている。そうした中で、前述した特許文献１に記載の半導体装置では、多値のデータを記
憶し、該データを読み出す構成について開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２５６４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、特許文献１に記載の半導体装置では、１つのトランジスタを用いて、多値データ
の書き込みを行っているが、多値データのビット数が増えると、それぞれのデータに対応
する電位と電位の差が小さくなり、データを読み出す際の電位の判定が難しくなり、誤っ
た値を読み出す可能性がある。
【０００７】
本発明の一態様は、新規な半導体装置を提供すること、または、多値のデータの書き込み
と読み出しを行うことのできる半導体装置を提供すること、または、多値のデータの書き
込みと読み出しを行うことのできる半導体装置の駆動方法を提供することを課題の一とす
る。
【０００８】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発
明の一形態の課題となり得る。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１乃至第５のトランジスタと、第１及び第２のノードと、容量素子
と、ビット線と、電源線と、を有する半導体装置である。第１のノードは、第１のトラン
ジスタを介して、Ｍビットからなる第１のデータが与えられる（Ｍは１以上の自然数）。
第１のノードは、容量素子の第１の電極に電気的に接続される。第１のノードは、第５の
トランジスタのゲートに電気的に接続される。第２のノードは、第２のトランジスタを介
して、Ｎビットからなる第２のデータが与えられる（Ｎは１以上の自然数）。第２のノー
ドは、第３のトランジスタを介して、第１の電位が与えられる。第２のノードは、容量素
子の第２の電極に電気的に接続される。第５のトランジスタのソース及びドレインの一方
は、電源線に電気的に接続される。第５のトランジスタのソース及びドレインの他方は、
第４のトランジスタを介して、ビット線に電気的に接続される。上記半導体装置は、Ｍ＋
Ｎビットのデータの書き込み動作と読み出し動作が可能である。
【００１０】
上記態様において、第１乃至第３のトランジスタは、半導体層に酸化物半導体を有するこ
とが好ましい。
【００１１】
本発明の一態様は、上記態様に記載の半導体装置の駆動方法である。上述の書き込み動作
は、第１及び第３のトランジスタをオンにして、第１のノードに第１のデータを与える第
１のステップと、第２のトランジスタをオンにして、第１及び第３のトランジスタをオフ
にして、第２のノードに第２のデータを与える第２のステップと、第１及び第２のノード
を電気的に浮遊状態にする第３のステップと、を有する。上述の読み出し動作は、電源線
とビット線との間に電位差を与える第４のステップと、ビット線を電気的に浮遊状態にす
る第５のステップと、第４のトランジスタをオンにして、ビット線の充電を行う第６のス
テップと、を有する。
【００１２】
本発明の一態様は、第１乃至第４のトランジスタと、第１及び第２のノードと、第１及び
第２の容量素子と、ビット線と、電源線と、を有する半導体装置である。第１のノードは
、第１のトランジスタを介して、Ｍビットからなる第１のデータが与えられる（Ｍは１以
上の自然数）。第１のノードは、第１の容量素子の第１の電極に電気的に接続される。第
１のノードは、第２の容量素子の第１の電極に電気的に接続される。第１のノードは、第
４のトランジスタのゲートに電気的に接続される。第２のノードは、第２のトランジスタ
を介して、Ｎビットからなる第２のデータが与えられる（Ｎは１以上の自然数）。第２の
ノードは、第３のトランジスタを介して、第１の電位が与えられる。第２のノードは、第
１の容量素子の第２の電極に電気的に接続される。第４のトランジスタのソース及びドレ
インの一方は、電源線に電気的に接続される。第４のトランジスタのソース及びドレイン
の他方は、ビット線に電気的に接続される。上記半導体装置は、Ｍ＋Ｎビットのデータの
書き込み動作と読み出し動作が可能である。
【００１３】
上記態様において、第１乃至第３のトランジスタは、半導体層に酸化物半導体を有するこ
とが好ましい。
【００１４】
本発明の一態様は、上記態様に記載の半導体装置の駆動方法である。上述の書き込み動作
は、第１及び第３のトランジスタをオンにして第１のノードに第１のデータを与え、且つ
、第２の容量素子の第２の電極に第２の電位を与える第１のステップと、第２のトランジ
スタをオンにして、第１及び第３のトランジスタをオフにして、第２のノードに第２のデ
ータを与える第２のステップと、第１及び第２のノードを電気的に浮遊状態にする第３の
ステップと、を有する。上述の読み出し動作は、電源線とビット線との間に電位差を与え
る第４のステップと、ビット線を電気的に浮遊状態にする第５のステップと、第２の容量
素子の第２の電極に第３の電位を与え、ビット線の充電または放電を行う第６のステップ
と、を有する。
【発明の効果】
【００１５】
本発明の一態様により、新規な半導体装置を提供すること、または、多値のデータの書き
込みと読み出しを行うことのできる半導体装置を提供すること、または、多値のデータの
書き込みと読み出しを行うことのできる半導体装置の駆動方法を提供することが可能にな
る。
【００１６】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１７】
【図１】メモリセルの回路図。
【図２】メモリセルの回路動作を説明する図。
【図３】メモリセルのタイミングチャート。
【図４】メモリセルのタイミングチャート。
【図５】半導体装置の断面図。
【図６】半導体装置の断面図。
【図７】メモリセルの回路図。
【図８】メモリセルの回路動作を説明する図。
【図９】メモリセルのタイミングチャート。
【図１０】メモリセルのタイミングチャート。
【図１１】半導体装置の断面図。
【図１２】トランジスタの上面図と断面図。
【図１３】トランジスタの上面図と断面図。
【図１４】トランジスタの断面図およびバンド図。
【図１５】半導体装置の回路ブロック図。
【図１６】行選択ドライバの回路ブロック図。
【図１７】列選択ドライバの回路ブロック図。
【図１８】Ａ／Ｄコンバータの回路ブロック図。
【図１９】半導体装置の作製工程を示すフローチャート図及び斜視模式図。
【図２０】半導体装置を用いた電子機器。
【図２１】トランジスタの断面図。
【図２２】トランジスタの上面図。
【図２３】トランジスタの断面図。
【図２４】トランジスタの断面図および上面図。
【図２５】メモリセルの回路図。
【図２６】メモリセルの回路図。
【図２７】メモリセルの回路図。
【図２８】メモリセルの回路図。
【図２９】メモリセルの回路図。
【図３０】メモリセルの回路図。
【図３１】メモリセルの回路図。
【図３２】メモリセルの回路図。
【図３３】メモリセルの回路図。
【図３４】メモリセルの回路図。
【図３５】メモリセルの回路図。
【図３６】抵抗率の温度依存性を説明する図。
【図３７】トランジスタの断面図。
【図３８】トランジスタの断面図。
【図３９】トランジスタの断面図。
【図４０】メモリセルの回路図。
【図４１】メモリセルの回路図。
【図４２】メモリセルの回路図。
【図４３】半導体装置の断面図。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態お
よび詳細を様々に変更し得ること、当業者であれば容易に理解される。したがって、本発
明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に
説明する実施の形態において、同一部分又は同様の機能を有する部分には同一の符号を異
なる図面間で共通して用い、その繰り返しの説明は省略する。
【００１９】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
【００２０】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少
なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領
域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネ
ル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができ
るものである。ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によ
って変わるため、いずれがソース又はドレインであるかを限定することが困難である。そ
こで、ソースとして機能する部分、およびドレインとして機能する部分を、ソース又はド
レインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの
他方を第２電極と表記する場合がある。
【００２１】
また本明細書等において、トランジスタのゲート電極に与えられる信号のうち、該トラン
ジスタのソース電極とドレイン電極間を導通状態とする信号のことをＨレベルと表記し、
該トランジスタのソース電極とドレイン電極間を非導通状態とする信号のことをＬレベル
と表記する。また、上記導通状態をオン状態と表記し、上記非導通状態をオフ状態と表記
する。
【００２２】
また本明細書において、ノードとは、素子間を電気的に接続するために設けられる配線上
のいずれかの箇所のことである。
【００２３】
また本明細書等において、接地された配線およびノードの電位をＧＮＤと表記し、特に断
りがない限り、ＧＮＤを０Ｖとする。ただし、電位は相対的なものであるため、０Ｖ以外
の大きさとなる場合もある。
【００２４】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同
を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２５】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２６】
なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、
異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域
では、同じ回路ブロックで別々の機能を実現しうるように設けられている場合もある。ま
た図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの
回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処
理を複数の回路ブロックで行うよう設けられている場合もある。
【００２７】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置が有する、メモリセルの回路構成お
よびその動作について、図１乃至図６を参照して説明する。
【００２８】
＜メモリセルの構成＞
図１は、本発明の一態様であるメモリセル１００の回路図である。
【００２９】
図１に示すメモリセル１００は、トランジスタ１１１と、トランジスタ１１２と、トラン
ジスタ１１３と、トランジスタ１１４と、トランジスタ１１５と、容量素子１１６と、ノ
ードＦＮ１と、ノードＦＮ２と、を有している。なおメモリセル１００は、図１では、図
示を省略しているが、実際にはマトリクス状に複数設けられている。
【００３０】
トランジスタ１１１は、ゲートに、書き込みワード線ＷＷＬ１が接続される。また、トラ
ンジスタ１１１は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。また、
トランジスタ１１１は、ソースおよびドレインの他方に、ノードＦＮ１が接続される。
【００３１】
トランジスタ１１２は、ゲートに、書き込みワード線ＷＷＬ２が接続される。また、トラ
ンジスタ１１２は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。また、
トランジスタ１１２は、ソースおよびドレインの他方に、ノードＦＮ２が接続される。
【００３２】
トランジスタ１１３は、ゲートに、書き込みワード線ＷＷＬ１が接続される。また、トラ
ンジスタ１１３は、ソースおよびドレインの一方に、ノードＦＮ２が接続される。また、
トランジスタ１１３は、ソースおよびドレインの他方が接地されている。
【００３３】
トランジスタ１１４は、ゲートに、読み出しワード線ＲＷＬが接続される。また、トラン
ジスタ１１４は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。
【００３４】
トランジスタ１１５は、ゲートに、ノードＦＮ１が接続される。また、トランジスタ１１
５は、ソースおよびドレインの一方に、電源線ＳＬが接続される。また、トランジスタ１
１５は、ソースおよびドレインの他方に、トランジスタ１１４のソースおよびドレインの
他方が接続される。
【００３５】
容量素子１１６は、一方の電極に、ノードＦＮ１が接続される。また、容量素子１１６は
、他方の電極に、ノードＦＮ２が接続される。
【００３６】
また、容量素子１１６の容量Ｃ０は、トランジスタ１１５のゲート電極とソース電極およ
びドレイン電極との間の容量ＣＴｒよりも十分大きいとする。
【００３７】
書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２および読み出しワード線ＲＷＬに
は、ワード信号が与えられる。
【００３８】
ワード信号とは、ビット線ＢＬの電圧をノードＦＮ１またはノードＦＮ２に与えるために
、トランジスタ１１１、トランジスタ１１２またはトランジスタ１１３を導通状態とする
信号である。
【００３９】
ビット線ＢＬには、２値、または多値のデータが与えられる。多値のデータは、ｋビット
（ｋは２以上の自然数）のデータである。具体的には、２ビットのデータであれば４値の
データであり、４段階の電圧のいずれか一を有する信号である。
【００４０】
読み出しワード線ＲＷＬには、読み出し信号が与えられる。
【００４１】
読み出し信号は、メモリセルからデータを選択的に読み出すために、トランジスタ１１４
のゲート電極に与えられる信号である。
【００４２】
ノードＦＮ１は、容量素子１１６の一方の電極、トランジスタ１１１のソースおよびドレ
インの他方の電極、およびトランジスタ１１５のゲートを接続する配線上のいずれかのノ
ードに相当する。
【００４３】
ノードＦＮ２は、容量素子１１６の他方の電極、トランジスタ１１２のソースおよびドレ
インの他方の電極、およびトランジスタ１１３のソースおよびドレインの一方の電極を接
続する配線上のいずれかのノードに相当する。
【００４４】
なお本明細書において、書き込みワード線ＷＷＬ１およびＷＷＬ２に与えられるワード信
号を制御することで、ノードＦＮ１またはＦＮ２の電位が、ビット線ＢＬの電圧に応じた
電位となることを、メモリセルにデータを書き込む、という。また、読み出しワード線Ｒ
ＷＬに与えられる読み出し信号を制御することで、ビット線ＢＬの電圧が、ノードＦＮ１
の電位に応じた電圧となることを、メモリセルからのデータを読み出す、という。
【００４５】
トランジスタ１１１乃至１１５は、ｎチャネル型のトランジスタとして、説明を行うもの
とする。
【００４６】
トランジスタ１１１乃至１１３は、導通状態と非導通状態とを切り換えることで、データ
の書き込みを制御するスイッチとしての機能を有する。また、非導通状態を保持すること
で、書き込んだデータに基づく電位を保持する機能を有する。
【００４７】
なお、トランジスタ１１１乃至１１３は、非導通状態においてソースとドレインとの間を
流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。ここでは、
オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１０Ｖとし、チャ
ネル幅１μｍあたりの規格化されたオフ電流が１０×１０−２１Ａ以下であることをいう
。このようにオフ電流が低いトランジスタとしては、半導体層に酸化物半導体を有するト
ランジスタが挙げられる。
【００４８】
図１に示すメモリセル１００の構成では、非導通状態を保持することで、書き込んだデー
タに基づく電位を保持している。そのため、ノードＦＮ１およびノードＦＮ２での電荷の
移動を伴った電位の変動を抑えるスイッチとして、オフ電流が低いトランジスタが用いら
れることが特に好ましい。
【００４９】
トランジスタ１１４、１１５は、読み出しワード線ＲＷＬおよびノードＦＮ１の電位に従
って、ビット線ＢＬと電源線ＳＬとの間に電流を流す機能を有する。
【００５０】
なおトランジスタ１１４、１１５には、閾値電圧のばらつきの小さいトランジスタが用い
られることが好ましい。ここで、閾値電圧のばらつきが小さいトランジスタとは、トラン
ジスタが同一プロセスで作製される際に、許容される閾値電圧の差が１００ｍＶ以内で形
成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成さ
れているトランジスタが挙げられる。言うまでもなく、閾値電圧のばらつきは小さければ
小さいほど好ましいが、前述した単結晶シリコンで形成されているトランジスタであって
も、閾値電圧の差が２０ｍＶ程度残りうる。
【００５１】
＜動作説明＞
次に、図２を用いて、メモリセル１００の動作の一例について説明する。図２（Ａ）及至
図２（Ｄ）には、メモリセル１００の動作を模式的に示す。なお、図２（Ａ）乃至（Ｄ）
では、トランジスタ１１１乃至１１３をスイッチとして図示している。
【００５２】
まず、図２（Ａ）、（Ｂ）を用いて、メモリセル１００の書き込み動作について説明を行
う。
【００５３】
図２（Ａ）ではトランジスタ１１１、１１３をオン状態、トランジスタ１１２をオフ状態
にし、トランジスタ１１１を介して、ノードＦＮ１に電位ＶＤ１を与え、電荷Ｑ１を書き
込む。
【００５４】
図２（Ｂ）ではトランジスタ１１２をオン状態、トランジスタ１１１、１１３をオフ状態
にし、トランジスタ１１２を介して、ノードＦＮ２に電位ＶＤ２を与え、電荷Ｑ２を書き
込む。
【００５５】
このときに、ノードＦＮ１の電位ＶＦは、以下の数式１で表される。
【００５６】
【数１】
2018195370.tif 000003
【００５７】
容量Ｃ０は、容量ＣＴｒよりも十分大きいため（Ｃ０＞＞ＣＴｒ）、数式１は下記の数式
２で表される。つまり、電位ＶＤ１と電位ＶＤ２を足し合わせた電位が、電位ＶＦとして
ノードＦＮ１に与えられることがわかる。
【００５８】
【数２】
2018195370.tif 000004
【００５９】
例えば、電位ＶＤ１として、ＶＤ１＝｛０Ｖ、１Ｖ、２Ｖ、３Ｖ｝の４値を選び、ＶＤ２
として、ＶＤ２＝｛０．２５Ｖ、０．５Ｖ、０．７５Ｖ、１Ｖ｝の４値を選んだ場合、電
位ＶＦは、ＶＦ＝｛０．２５Ｖ、０．５Ｖ、０．７５Ｖ、１Ｖ、１．２５Ｖ、１．５Ｖ、
１．７５Ｖ、２Ｖ、２．２５Ｖ、２．５Ｖ、２．７５Ｖ、３Ｖ、３．２５Ｖ、３．５Ｖ、
３．７５Ｖ、４Ｖ｝の１６値の電位をとりうることができる。すなわち、電位ＶＤ１とし
てＭビット（２Ｍ値、Ｍは１以上の自然数）のデータ、電位ＶＤ２としてＮビット（２Ｎ
値、Ｎは１以上の自然数）のデータを選んだ場合、電位ＶＦは、Ｍ＋Ｎビット（２Ｍ＋Ｎ
値）のデータを有する。
【００６０】
次に、トランジスタ１１１乃至１１３をオフ状態にすることで、ノードＦＮ１、ＦＮ２を
電気的に浮遊状態にし、電荷Ｑ１、Ｑ２を保持する。トランジスタ１１１乃至１１３は、
オフ電流が小さいため、電荷Ｑ１、Ｑ２を保持することができる。
【００６１】
以上、図２（Ａ）、（Ｂ）に示す方法によって、電位ＶＤ１と電位ＶＤ２に応じた多値の
データを、メモリセル１００に書き込むことができる。
【００６２】
次に、図２（Ｃ）、（Ｄ）を用いて、メモリセル１００の読み出し動作について説明を行
う。
【００６３】
まず、ビット線ＢＬの電位をＧＮＤで初期化し、電源線ＳＬに電位ＶＨを与える。また、
トランジスタ１１１乃至１１３をオフ状態にして、ノードＦＮ１およびノードＦＮ２を電
気的に浮遊状態にする。電源線ＳＬに与える電位ＶＨは、電位ＶＦと同等、あるいはそれ
よりも高い電位を設定する。また、トランジスタ１１４はオフ状態にし、ビット線ＢＬと
電源線ＳＬとの間に電流が流れないようにする（図２（Ｃ））。
【００６４】
次に、ビット線ＢＬを電気的に浮遊状態にし、トランジスタ１１４をオン状態にする（図
２（Ｄ））。ビット線ＢＬの浮遊状態は、ビット線ＢＬに電位を与えるスイッチをオフに
することで実現することができる。また、ノードＦＮ１とビット線ＢＬの電位差は、トラ
ンジスタ１１５のゲートとソース間の電位ＶＧＳに相当し、電位ＶＧＳがトランジスタ１
１５のしきい値Ｖｔｈよりも高い場合は、トランジスタ１１５はオン状態になる。図２（
Ｄ）では、ノードＦＮ１に書き込まれた電位ＶＦによって、トランジスタ１１５がオン状
態にあることを示している。
【００６５】
図２（Ｄ）に示すように、トランジスタ１１４がオン状態となることで、電源線ＳＬとビ
ット線ＢＬとの間に、トランジスタ１１４および１１５を介して、電流が流れる。該電流
が流れることで、ビット線ＢＬに電荷が充電され、ビット線ＢＬの電位ＶＢＬが増加する
。最終的には、ノードＦＮ１と、ビット線ＢＬの電位差が、トランジスタ１１５のＶｔｈ
と等しくなるまで（ＶＦ−ＶＢＬ＝Ｖｔｈ、すなわち、ＶＢＬ＝ＶＦ−Ｖｔｈ）、ビット
線ＢＬの電位は増加する。このときの、ビット線ＢＬの電位をコンパレータ等の回路を用
いてデジタルデータに変換することで、メモリセル１００に保持されたデータを読み出す
ことができる。
【００６６】
以上、図２（Ｃ）、（Ｄ）に示す方法によって、メモリセル１００に書き込まれた多値デ
ータを読み出すことができる。
【００６７】
＜タイミングチャート（書き込み動作）＞
次いで、上述したメモリセル１００の動作をタイミングチャート図に沿って説明する。
【００６８】
図３に示すタイミングチャート図は、図１で示したメモリセル１００にデータを書き込む
際の、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２、読み出しワード線ＲＷＬ
、ノードＦＮ１、ノードＦＮ２、ビット線ＢＬ、および電源線ＳＬに与えられる各信号の
変化について示すものである。
【００６９】
図３のタイミングチャート図において、読み出しワード線ＲＷＬおよび電源線ＳＬの電位
は、常にＧＮＤに維持されている。
【００７０】
初期状態である期間ｐ０を経過した後、期間ｐ１において、ビット線ＢＬに電位ＶＤ１が
与えられ、書き込みワード線ＷＷＬ１にＨレベルの信号が与えられ、書き込みワード線Ｗ
ＷＬ２にはＬレベルの信号が与えられる。
【００７１】
期間ｐ１において、トランジスタ１１１およびトランジスタ１１３はオン状態となり、ト
ランジスタ１１２はオフ状態になる。このときビット線ＢＬに与えられた電位ＶＤ１はト
ランジスタ１１１を介して、ノードＦＮ１に書き込まれる。
【００７２】
次に、期間ｐ２に移行すると、ビット線ＢＬに電位ＶＤ２が与えられ、書き込みワード線
ＷＷＬ１にはＬレベルの信号が与えられ、書き込みワード線ＷＷＬ２にはＨレベルの信号
が与えられる。
【００７３】
期間ｐ２において、トランジスタ１１１およびトランジスタ１１３はオフ状態をとり、ト
ランジスタ１１２はオン状態をとり、ビット線ＢＬに与えられた電位ＶＤ２は、ノードＦ
Ｎ２に書き込まれる。このとき、ノードＦＮ１の電位ＶＦは、数式２で表したように、電
位ＶＤ１と電位ＶＤ２を足し合わせた電位が与えられる。
【００７４】
期間ｐ３において、書き込みワード線ＷＷＬ１、ＷＷＬ２にはＬレベルの信号が与えられ
、トランジスタ１１１乃至１１３はオフ状態になる。その結果、ノードＦＮ１の電位ＶＦ
、及び、ノードＦＮ２の電位ＶＤ２は保持される。
【００７５】
以上、図３に示す回路動作により、メモリセル１００に、電位ＶＤ１と電位ＶＤ２に応じ
た多値のデータを書き込むことができる。
【００７６】
＜タイミングチャート（読み出し動作）＞
図４に示すタイミングチャート図は、図３に示すタイミングチャートでノードＦＮ１に書
き込まれた電位を読み出す際の、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２
、読み出しワード線ＲＷＬ、ノードＦＮ１、ノードＦＮ２、ビット線ＢＬ、および電源線
ＳＬに与えられる各信号の変化について示すものである。図４に示す期間ｐ３は、図３に
示す期間ｐ３の状態をそのまま維持していることを表す。
【００７７】
図４に示すタイミングチャート図において、書き込みワード線ＷＷＬ１、ＷＷＬ２は、常
にＬレベルに維持される。また、図４に示すタイミングチャート図において、ノードＦＮ
１は、常に電位ＶＦが保持され続け、ノードＦＮ２は、常に電位ＶＤ２が保持され続ける
。
【００７８】
期間ｐ４において、ビット線ＢＬをＧＮＤに初期化し、電源線ＳＬに電位ＶＨを与える。
電位ＶＨはノードＦＮ１の電位ＶＦと比較して、同等かあるいはそれ以上であることが好
ましい。読み出しワード線ＲＷＬは前の期間に引き続き、Ｌレベルの電位が与えられる。
【００７９】
次に、期間ｐ５において、ビット線ＢＬを電気的に浮遊状態にし、読み出しワード線ＲＷ
Ｌに電位ＶＨ２を与える。電位ＶＨ２はノードＦＮ１の電位ＶＦよりも十分高いことが好
ましい。電源線ＳＬは前の期間に引き続き、電位ＶＨが与えられる。
【００８０】
期間ｐ５において、読み出しワード線ＲＷＬに電位ＶＨ２が与えられることで、トランジ
スタ１１４、１１５がオン状態となり、トランジスタ１１４および１１５を経由して、電
源線ＳＬからビット線ＢＬへ電荷が移動し、ビット線ＢＬの電位ＶＢＬが増加する。最終
的には、ノードＦＮ１とビット線ＢＬの電位差が、トランジスタ１１５のＶｔｈと等しく
なるまで、ビット線ＢＬの電位は増加する。このとき、ビット線ＢＬの電位をコンパレー
タ等の回路を用いてデジタルデータに変換し、メモリセル１００に保持されたデータを読
み出す。
【００８１】
以上、図４に示す回路動作により、メモリセル１００に書き込まれた多値のデータを読み
出すことができる。
【００８２】
以上は、トランジスタ１１４、１１５がｎチャネルトランジスタとした場合の読み出し動
作について説明を行ったが、本実施の形態は、トランジスタ１１４、１１５がｐチャネル
トランジスタの場合に適用してもよい（図４０（Ａ）参照）。
【００８３】
＜半導体装置の構成例＞
次に、本実施の形態で示したメモリセル１００の断面図について、図５乃至図６を用いて
説明を行う。
【００８４】
図５は、本実施の形態で示したメモリセル１００の断面図の一例を示している。図５に示
すメモリセル１００は基板１０００と、素子分離層１００１と、絶縁膜１００６と、プラ
グ１０２１乃至１０２４と、配線１０３１乃至１０３３と、同一の階層に配置されたトラ
ンジスタ１１４、１１５と、同一の階層に配置されたトランジスタ１１１乃至１１３と、
容量素子１１６と、を有し、トランジスタ１１１乃至１１３は、トランジスタ１１４、１
１５よりも上の階層に配置され、容量素子１１６は、上記トランジスタよりもさらに上の
階層に配置されている。なお、図５において、同じ階層に複数のプラグが存在する場合、
代表する一つのみに符号を与え、他はこの符号を併用することにする。同様に、同じ階層
に複数の配線が存在する場合、代表する一つのみに符号を与え、他はこの符号を併用する
ことにする。
【００８５】
また、図５では省略されているが、ビット線ＢＬ、電源線ＳＬ、書き込みワード線ＷＷＬ
１、ＷＷＬ２、読み出しワード線ＲＷＬなどの配線を、必要に応じて図５に示した階層、
あるいは、さらに上の階層に配置してもよい。
【００８６】
トランジスタ１１４、１１５は、それぞれ、ゲート電極１００５と、ゲート絶縁膜１００
４と、ソースまたはドレインとして機能する不純物領域１００３と、側壁絶縁層１００２
と、を有している。
【００８７】
また、トランジスタ１１４、１１５は、側壁絶縁層１００２下に、ＬＤＤ（Ｌｉｇｈｔｌ
ｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域やエクステンション領域として機能する不純物領域を
設けてもよい。
【００８８】
また、トランジスタ１１４、１１５としてシリサイド（サリサイド）を有するトランジス
タや、側壁絶縁層１００２を有さないトランジスタを用いてもよい。シリサイド（サリサ
イド）を有する構造であると、ソース領域およびドレイン領域がより低抵抗化でき、半導
体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を
低減することが可能である。
【００８９】
トランジスタ１１１乃至１１３の詳細については、後述の実施の形態３で説明を行う。
【００９０】
容量素子１１６は、第１のキャパシタ電極１０１１と、第２のキャパシタ電極１０１２と
、キャパシタ絶縁膜１０１３と、を有する。
【００９１】
基板１０００には、半導体基板（例えば単結晶基板又はシリコン基板）や、ＳＯＩ（Ｓｉ
ｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いればよい。これらの基板を用い
ることで、トランジスタのオン電流を高くでき、且つサイズの小さいトランジスタを製造
することができるので好ましい。
【００９２】
また、基板１０００は絶縁基板上に半導体層を設けたものでもよい。該絶縁基板として、
例えば、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板
、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイル
を有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィ
ルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミ
ノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、
ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエ
ーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有す
る合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエス
テル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては
、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又
は紙類などがある。
【００９３】
なお、ある基板を用いてメモリセルを形成し、その後、別の基板にメモリセルを転置して
もよい。メモリセルが転置される基板の一例としては、上述したメモリセルを形成するこ
とが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフ
ィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロ
ン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン
、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板
を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの
形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【００９４】
トランジスタ１１４、１１５に第１の半導体材料を用い、トランジスタ１１１乃至１１３
に第２の半導体材料を用いた場合、第１の半導体材料と第２の半導体材料は異なる禁制帯
幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半
導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シ
リコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有
機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導
体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である
。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【００９５】
ここで、トランジスタ１１４、１１５にシリコン系半導体材料を用いた場合、トランジス
タ１１４、１１５の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダングリン
グボンドを終端し、トランジスタ１１４、１１５の信頼性を向上させる効果がある。一方
、トランジスタ１１１乃至１１３に酸化物半導体を用いた場合、該トランジスタの半導体
膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一
つとなるため、該トランジスタの信頼性を低下させる要因となる場合がある。したがって
、下層のトランジスタ１１４、１１５と、上層のトランジスタ１１１乃至１１３との間に
水素の拡散を防止する機能を有する絶縁膜１００６を設けることは特に効果的である。絶
縁膜１００６により、下層に水素を閉じ込めることでトランジスタ１１４、１１５の信頼
性が向上することに加え、下層から上層に水素が拡散することが抑制されることで、トラ
ンジスタ１１１乃至１１３の信頼性も同時に向上させることができる。
【００９６】
絶縁膜１００６としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【００９７】
プラグ１０２１乃至１０２４および配線１０３１乃至１０３３は、銅（Ｃｕ）、タングス
テン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ
）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ
）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合
金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ま
しい。特に、上記プラグ及び配線に、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との
界面に酸化マンガンを形成し、該酸化マンガンがＣｕの拡散を抑制する機能を持つので好
ましい。
【００９８】
図５に示すメモリセル１００は、図６に示すように、トランジスタ１１１と容量素子１１
６を同じ階層に設け、トランジスタ１１１及び容量素子１１６の上層に、トランジスタ１
１２及びトランジスタ１１３を設けても良い。図６に示す構成にすることで、メモリセル
１００の集積度を高めることが可能になる。
【００９９】
なお、図５及び図６に示す断面図において、ハッチパターンが施されていない領域は絶縁
体で構成された領域を表している。該当領域には、酸化アルミニウム、窒化アルミニウム
、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸
化シリコン、窒化シリコン、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化
窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ゲルマニウム、酸化ジル
コニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどから選ばれた一種以上含む絶
縁体を用いることができる。また、必要に応じて、配線およびプラグに使用される金属の
拡散を防ぐバリア膜を設けてもよい。バリア膜としては、窒化シリコン、炭化シリコンな
どが好ましい。
【０１００】
図５及び図６に示すように、メモリセル１００のトランジスタを異なる階層で作製するこ
とで、メモリセル１００の集積度を高めることが可能になり、大容量の記憶装置を提供す
ることが可能になる。なお、図５及び図６に示すトランジスタ１１１乃至１１３は、第２
のゲート電極を設けても良い。一例を図４３に示す。図４３は、図６に配線１０４１、１
０４２、１０４３を設けた場合を示している。配線１０４１はトランジスタ１１１の第２
のゲート電極としての機能を有する。配線１０４２はトランジスタ１１２の第２のゲート
電極としての機能を有する。配線１０４３はトランジスタ１１３の第２のゲート電極とし
ての機能を有する。
【０１０１】
なお、回路構成として、図１に一例を示したが、本発明の一態様は、これに限定されない
。
【０１０２】
例えば、トランジスタ１１３のソースおよびドレインの他方は、電源電圧（Ｖｄｄまたは
Ｖｓｓなど）を供給することができる機能を有する配線と接続されていてもよい。一例と
して、低電位側電源電圧が供給されている配線と接続されている場合の例を、図２５（Ａ
）に示す。なお、トランジスタ１１３のソースおよびドレインの他方は、図１だけでなく
、他の図面においても、図２５（Ａ）と同様に接続させることができる。
【０１０３】
または、トランジスタ１１３のソースおよびドレインの他方は、さらに別の配線と接続さ
れていてもよい。例えば、電源線ＳＬと接続された場合の例を図２５（Ｂ）に示す。なお
、トランジスタ１１３のソースおよびドレインの他方は、図１だけでなく、他の図面にお
いても、図２５（Ｂ）と同様に接続させることができる。
【０１０４】
なお、ノードＦＮ２には、さらに追加して、容量素子が接続されていてもよい。一例とし
て、容量素子１１６ａの一方の端子が接続されている場合の例を、図２６（Ａ）及び図２
６（Ｂ）に示す。なお、容量素子１１６ａの他方の端子は、図２６（Ａ）に示すように接
地してもよいし、図２６（Ｂ）に示すように、電源電圧（ＶｄｄまたはＶｓｓなど）を供
給することができる機能を有する配線と接続されていてもよい。なお、容量素子１１６ａ
は、図１だけでなく、他の図面においても、図２６と同様に接続させることができる。
【０１０５】
なお、図１では書き込みワード線ＷＷＬ１には、トランジスタ１１２とトランジスタ１１
３とが接続されているが、本発明の一態様は、これに限定されない。さらに、書き込みワ
ード線ＷＷＬ３を設けて、トランジスタ１１２とトランジスタ１１３のいずれか一方を接
続してもよい。その場合の例を、図２７に示す。なお、書き込みワード線ＷＷＬ３を設け
て接続することは、図１だけでなく、他の図面においても、図２７と同様に行うことがで
きる。
【０１０６】
なお、図１ではビット線ＢＬには、トランジスタ１１２とトランジスタ１１１とトランジ
スタ１１４とが接続されているが、本発明の一態様は、これに限定されない。さらに、ビ
ット線を追加で設けてもよい。一例として、ビット線ＢＬ２を設けて、トランジスタ１１
２とトランジスタ１１１とトランジスタ１１４の少なくとも一つを接続してもよい。さら
に、ビット線ＢＬ２とビット線ＢＬ３とを設けて、トランジスタ１１２とトランジスタ１
１１とトランジスタ１１４とをそれぞれ接続してもよい。これらの場合の回路例を、図２
８（Ａ）、図２８（Ｂ）に示す。なお、ビット線ＢＬ２やビット線ＢＬ３を設けて接続す
ることは、図１だけでなく、他の図面においても、図２８と同様に行うことができる。
【０１０７】
なお、図１ではトランジスタ１１５とトランジスタ１１４とは、ビット線ＢＬと電源線Ｓ
Ｌとの間で、直列接続されている。しかし、その接続順序を入れ替えてもよい。その場合
の例を図２９に示す。なお、トランジスタ１１５とトランジスタ１１４の順序を変更する
ことは、図１だけでなく、他の図面においても、図２９と同様に行うことができる。
【０１０８】
なお、図１ではトランジスタ１１２のソースおよびドレインの一方に、ビット線ＢＬが接
続されているが、本発明の一態様は、これに限定されない。別の配線と接続してもよい。
一例として、電源線ＳＬに接続した場合の例を図３０（Ａ）に示す。なお、トランジスタ
１１２のソースおよびドレインの一方の接続先を変更することは、図１だけでなく、他の
図面においても、図３０（Ａ）と同様に行うことができる。
【０１０９】
なお、図１ではトランジスタ１１１は、ソースおよびドレインの一方は、ビット線ＢＬが
接続されているが、本発明の一態様は、これに限定されない。別の配線と接続してもよい
。一例として、電源線ＳＬに接続した場合の例を図３０（Ｂ）に示す。なお、トランジス
タ１１１のソースおよびドレインの一方の接続先を変更することは、図１だけでなく、他
の図面においても、図３０（Ｂ）と同様に行うことができる。
【０１１０】
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１１１】
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置が有する、メモリセルの回路構成お
よびその動作について、図７乃至図１１を参照して説明する。
【０１１２】
＜メモリセルの構成＞
図７は、本発明の一態様であるメモリセル１０１の回路図である。
【０１１３】
図７に示すメモリセル１０１では、トランジスタ１１１と、トランジスタ１１２と、トラ
ンジスタ１１３と、トランジスタ１１５と、容量素子１１６と、容量素子１１７と、ノー
ドＦＮ１と、ノードＦＮ２と、を有している。なおメモリセル１０１は、図７では、図示
を省略しているが、実際にはマトリクス状に複数設けられている。
【０１１４】
トランジスタ１１１は、ゲートに、書き込みワード線ＷＷＬ１が接続される。また、トラ
ンジスタ１１１は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。また、
トランジスタ１１１は、ソースおよびドレインの他方に、ノードＦＮ１が接続される。
【０１１５】
トランジスタ１１２は、ゲートに、書き込みワード線ＷＷＬ２が接続される。また、トラ
ンジスタ１１２は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。また、
トランジスタ１１２は、ソースおよびドレインの他方に、ノードＦＮ２が接続される。
【０１１６】
トランジスタ１１３は、ゲートに、書き込みワード線ＷＷＬ１が接続される。また、トラ
ンジスタ１１３は、ソースおよびドレインの一方に、ノードＦＮ２が接続される。また、
トランジスタ１１３は、ソースおよびドレインの他方が接地されている。
【０１１７】
トランジスタ１１５は、ゲートに、ノードＦＮ１が接続される。また、トランジスタ１１
５は、ソースおよびドレインの一方に、電源線ＳＬが接続される。また、トランジスタ１
１５は、ソースおよびドレインの他方に、ビット線ＢＬが接続される。
【０１１８】
容量素子１１６は、一方の電極に、ノードＦＮ１が接続される。また、容量素子１１６は
、他方の電極に、ノードＦＮ２が接続される。
【０１１９】
容量素子１１７は、一方の電極に、ノードＦＮ１が接続される。また、容量素子１１７は
、他方の電極に、読み出しワード線ＲＷＬが接続される。
【０１２０】
メモリセル１０１は、実施の形態１で示したメモリセル１００において、トランジスタ１
１４を省略し、容量素子１１７を追加したものである。
【０１２１】
実施の形態１と同様に、トランジスタ１１１乃至１１３および１１５は、ｎチャネル型の
トランジスタとして、説明を行うものとする。
【０１２２】
また、トランジスタ１１１乃至１１３および１１５の詳細については、実施の形態１の記
載を参照する。
【０１２３】
また、容量素子１１６の容量Ｃ０は、トランジスタ１１５のゲート電極とソース電極およ
びドレイン電極との間の容量ＣＴｒよりも十分大きいとする（Ｃ０＞＞ＣＴｒ）。
【０１２４】
また、容量素子１１７の容量ＣＲは、容量ＣＴｒよりも十分大きいとする（ＣＲ＞＞ＣＴ
ｒ）。
【０１２５】
また、容量素子１１７の容量ＣＲは、容量素子１１６の容量Ｃ０よりも大きい（ＣＲ＞Ｃ
０）。容量ＣＲは好ましくは容量Ｃ０の１倍以上１０倍以下、さらに好ましくは１倍以上
５倍以下であればよい。
【０１２６】
＜動作説明＞
次に、図８を用いて、メモリセル１０１の動作の一例について説明する。図８（Ａ）及至
（Ｄ）には、メモリセル１０１の動作を模式的に示す。なお、図８（Ａ）乃至（Ｄ）では
、トランジスタ１１１乃至１１３をスイッチとして図示している。
【０１２７】
まず、図８（Ａ）、（Ｂ）を用いて、メモリセル１０１の書き込み動作について説明を行
う。
【０１２８】
図８（Ａ）ではトランジスタ１１１、１１３をオン状態、トランジスタ１１２をオフ状態
にし、トランジスタ１１１を介して、ノードＦＮ１に電位ＶＤ１を与え、電荷Ｑ１を書き
込む。また、容量素子１１７の他方の電極に、一定の電位ＶＲ０を与える。
【０１２９】
図８（Ｂ）ではトランジスタ１１２をオン状態、トランジスタ１１１、１１３をオフ状態
にし、トランジスタ１１２を介して、ノードＦＮ２に電位ＶＤ２を与え、電荷Ｑ２を書き
込む。また、図８（Ａ）と同様に、容量素子１１７の他方の電極に、一定の電位ＶＲ０を
与える。
【０１３０】
このとき、ノードＦＮ１の電位ＶＦ０は下記の数式３で表される。なお、数式３を導出す
る過程で、容量Ｃ０および容量ＣＲは、容量ＣＴｒよりも十分大きいと仮定しているため
（Ｃ０＞＞ＣＴｒ、ＣＲ＞＞ＣＴｒ）、数式３では容量ＣＴｒが省略されている。
【０１３１】
【数３】
2018195370.tif 000005
【０１３２】
例えば、容量ＣＲが容量Ｃ０の２倍とし（ＣＲ／Ｃ０＝２）、電位ＶＤ１として、ＶＤ１
＝｛０Ｖ、１Ｖ、２Ｖ、３Ｖ｝の４値を選び、電位ＶＤ２として、ＶＤ２＝｛０．７５Ｖ
、１．５Ｖ、２．２５Ｖ、３Ｖ｝の４値を選んだ場合、電位ＶＦ０は、ＶＦ０＝｛０．２
５Ｖ、０．５Ｖ、０．７５Ｖ、１Ｖ、１．２５Ｖ、１．５Ｖ、１．７５Ｖ、２Ｖ、２．２
５Ｖ、２．５Ｖ、２．７５Ｖ、３Ｖ、３．２５Ｖ、３．５Ｖ、３．７５Ｖ、４Ｖ｝の１６
値の電位をとりうることができる。すなわち、電位ＶＤ１としてＭビット（２Ｍ値、Ｍは
１以上の自然数）のデータ、電位ＶＤ２としてＮビット（２Ｎ値、Ｎは１以上の自然数）
のデータを選んだ場合、電位ＶＦは、Ｍ＋Ｎビット（２Ｍ＋Ｎ値）のデータを有する。
【０１３３】
次に、トランジスタ１１１乃至１１３をオフ状態にすることで、ノードＦＮ１、ＦＮ２を
電気的に浮遊状態にし、電荷Ｑ１、Ｑ２を保持する。トランジスタ１１１乃至１１３は、
オフ電流が小さいため、電荷Ｑ１、Ｑ２を保持することができる。
【０１３４】
以上、図８（Ａ）乃至図８（Ｂ）に示す方法によって、電位ＶＤ１と電位ＶＤ２に応じた
多値のデータを、メモリセル１０１に書き込むことができる。
【０１３５】
次に、図８（Ｃ）、（Ｄ）を用いて、メモリセル１０１の読み出し動作について説明を行
う。
【０１３６】
まず、ビット線ＢＬの電位をＧＮＤとし、電源線ＳＬに電位ＶＨを与える。電源線ＳＬに
与える電位ＶＨは、電位ＶＦ０と同等、あるいはそれよりも高い電位を設定する。また、
トランジスタ１１１乃至１１３をオフ状態にし、ノードＦＮ１およびＦＮ２を電気的に浮
遊状態にする（図８（Ｃ）参照）。
【０１３７】
図８（Ｃ）において、トランジスタ１１５をオフ状態に維持するために、容量素子１１７
の他方の電極に電位ＶＲＬを与える。このとき、ノードＦＮ１の電位ＶＦＬは下記の数式
４で表される。なお、数式４を導出する過程で、容量Ｃ０および容量ＣＲは、容量ＣＴｒ
よりも十分大きいと仮定している（Ｃ０＞＞ＣＴｒ、ＣＲ＞＞ＣＴｒ）。
【０１３８】
【数４】
2018195370.tif 000006
【０１３９】
図８（Ｃ）では、トランジスタ１１５をオフ状態に維持するために、ノードＦＮ１とビッ
ト線ＢＬの電位差を、トランジスタ１１５のしきい値以下にすることが好ましい。そのた
めに、電位ＶＲＬには０Ｖ以下の電位を与えることが好ましい。
【０１４０】
次に、ビット線ＢＬを電気的に浮遊状態にし、容量素子１１７の他方の電極に電位ＶＲ３
を与える。電位ＶＲ３は電位ＶＲＬよりも高い電位を与える。電位ＶＲ３によって、ノー
ドＦＮ１の電位が、以下の数式に従って、ＶＦ３に増加する（図８（Ｄ））。
【０１４１】
【数５】
2018195370.tif 000007
【０１４２】
このとき、ノードＦＮ１の電位ＶＦ３とビット線ＢＬの電位ＶＢＬの電位差は、トランジ
スタ１１５のゲートとソース間の電位ＶＧＳに相当する。電位ＶＦ３と電位ＶＢＬの電位
差がトランジスタ１１５のしきい値Ｖｔｈよりも高い場合は、トランジスタ１１５がオン
状態になり、電源線ＳＬからビット線ＢＬに電流が流れ、ビット線ＢＬに電荷が充電され
る（図８（Ｄ））。
【０１４３】
最終的には、ノードＦＮ１の電位ＶＦ３と、ビット線ＢＬの電位ＶＢＬの差が、トランジ
スタ１１５のしきい値Ｖｔｈと等しくなるまで、ビット線ＢＬの電位ＶＢＬは増加する。
このときの、ビット線ＢＬの電位をコンパレータ等の回路を用いてデジタルデータに変換
することで、メモリセル１０１に保持されたデータを読み出すことができる。
【０１４４】
以上、図８（Ｃ）、（Ｄ）に示す方法によって、メモリセル１０１に書き込まれた多値の
データを読み出すことができる。
【０１４５】
＜タイミングチャート（書き込み動作）＞
図９に示すタイミングチャート図は、図７で示したメモリセル１０１にデータを書き込む
際の、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２、読み出しワード線ＲＷＬ
、ノードＦＮ１、ノードＦＮ２、ビット線ＢＬ、および電源線ＳＬに与えられる各信号の
変化について示すものである。
【０１４６】
図９のタイミングチャート図において、電源線ＳＬの電位は、常にＧＮＤに維持され、読
み出しワード線ＲＷＬの電位は、常にＶＲ０に維持されている。
【０１４７】
初期状態である期間ｐ０を経過した後、期間ｐ１において、ビット線ＢＬに電位ＶＤ１が
与えられ、書き込みワード線ＷＷＬ１にＨレベルの信号が与えられ、書き込みワード線Ｗ
ＷＬ２にはＬレベルの信号が与えられる。
【０１４８】
期間ｐ１において、トランジスタ１１１およびトランジスタ１１３はオン状態となり、ト
ランジスタ１１２はオフ状態になる。このときビット線ＢＬに与えられた電位ＶＤ１はト
ランジスタ１１１を介して、ノードＦＮ１に書き込まれる。
【０１４９】
次に、期間ｐ２に移行すると、ビット線ＢＬに電位ＶＤ２が与えられ、書き込みワード線
ＷＷＬ１にはＬレベルの信号が与えられ、書き込みワード線ＷＷＬ２にはＨレベルの信号
が与えられる。
【０１５０】
期間ｐ２において、トランジスタ１１１およびトランジスタ１１３はオフ状態となり、ト
ランジスタ１１２はオン状態になる。このときビット線ＢＬに与えられた電位ＶＤ２はト
ランジスタ１１２を介して、ノードＦＮ２に書き込まれ、ノードＦＮ１の電位は数式３に
従って電位ＶＦ０へと変化する。
【０１５１】
電位ＶＦ０は、電位ＶＤ１と電位ＶＤ２に応じた多値のデータをとることができる。
【０１５２】
期間ｐ３において、書き込みワード線ＷＷＬ１、ＷＷＬ２にはＬレベルの信号が与えられ
、トランジスタ１１１乃至１１３はオフ状態になる。その結果、ノードＦＮ１の電位ＶＦ
０、及び、ノードＦＮ２の電位ＶＤ２は保持される。
【０１５３】
以上、図９に示す回路動作により、多値のデータをメモリセル１０１に書き込むことがで
きる。
【０１５４】
＜タイミングチャート（読み出し動作）＞
図１０に示すタイミングチャート図は、図９に示すタイミングチャートでノードＦＮ１に
書き込まれた電位を読み出す際の、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ
２、読み出しワード線ＲＷＬ、ノードＦＮ１、ノードＦＮ２、ビット線ＢＬ、および電源
線ＳＬに与えられる各信号の変化について示すものである。図１０に示す期間ｐ３は、図
９に示す期間ｐ３の状態をそのまま維持している。
【０１５５】
図１０に示すタイミングチャート図において、書き込みワード線ＷＷＬ１、ＷＷＬ２は常
にＬレベルに維持され、また、ノードＦＮ２は常に電位ＶＤ２が保持されている。
【０１５６】
期間ｐ３を経過した後、期間ｐ４において、ビット線ＢＬをＧＮＤに初期化し、電源線Ｓ
Ｌに電位ＶＨを与える。また、読み出しワード線ＲＷＬに、負の電位ＶＲＬを与え、ノー
ドＦＮ１の電位を電位ＶＦＬまで下げて、トランジスタ１１５をオフ状態にする。
【０１５７】
次に、期間ｐ５において、ビット線ＢＬを電気的に浮遊状態にし、読み出しワード線ＲＷ
Ｌに電位ＶＲ１を与える。電位ＶＲ１を与えることで、ノードＦＮ１の電位はＶＦ１へ増
加するが、ノードＦＮ１とビット線ＢＬの電位差は、トランジスタ１１５のしきい値より
も低いままなので、トランジスタ１１５はオフ状態を維持し、ビット線ＢＬへの電荷の移
動は発生せず、ビット線ＢＬはＧＮＤを維持する。
【０１５８】
次に、期間ｐ６において、ビット線ＢＬを再びＧＮＤに初期化し、読み出しワード線ＲＷ
Ｌに、負の電位ＶＲＬを与え、ノードＦＮ１の電位を電位ＶＦＬまで下げて、トランジス
タ１１５をオフ状態にする。
【０１５９】
次に、期間ｐ７において、ビット線ＢＬを電気的に浮遊状態にし、読み出しワード線ＲＷ
Ｌに電位ＶＲ２を与える。電位ＶＲ２を与えることで、ノードＦＮ１の電位はＶＦ２へ増
加し、ノードＦＮ１とビット線ＢＬの電位差は、トランジスタ１１５のしきい値よりも僅
かに低い値まで近づく。その結果、トランジスタ１１５にはリーク電流が流れ、ビット線
ＢＬの電位は僅かに増加する。
【０１６０】
次に、期間ｐ８において、ビット線ＢＬを再びＧＮＤに初期化し、読み出しワード線ＲＷ
Ｌに、負の電位ＶＲＬを与え、ノードＦＮ１の電位を電位ＶＦＬまで下げて、トランジス
タ１１５をオフ状態にする。
【０１６１】
次に、期間ｐ９において、ビット線ＢＬを電気的に浮遊状態にし、読み出しワード線ＲＷ
Ｌに電位ＶＲ３を与える。電位ＶＲ３を与えることで、ノードＦＮ１の電位はＶＦ３へ増
加し、ノードＦＮ１とビット線ＢＬの電位差は、トランジスタ１１５のしきい値を超える
。その結果、トランジスタ１１５はオン状態になり、ビット線ＢＬに電荷が充電され、ビ
ット線ＢＬの電位は増加する。
【０１６２】
最終的には、ノードＦＮ１の電位ＶＦ３と、ビット線ＢＬの電位ＶＢＬの差が、トランジ
スタ１１５のしきい値Ｖｔｈと等しくなるまで（ＶＦ３−ＶＢＬ＝Ｖｔｈ、すなわち、Ｖ
ＢＬ＝ＶＦ３−Ｖｔｈ）、ビット線ＢＬの電位ＶＢＬは増加する。このときの電位ＶＢＬ
の値をコンパレータ等の回路を用いてデジタルデータに変換することで、メモリセル１０
１に保持されたデータを読み出すことができる。
【０１６３】
以上、図１０に示す回路動作により、メモリセル１０１に書き込んだ多値のデータを読み
出すことができる。
【０１６４】
以上は、トランジスタ１１５がｎチャネルトランジスタとした場合の読み出し動作につい
て説明を行ったが、本実施の形態は、トランジスタ１１５がｐチャネルトランジスタの場
合に適用してもよい（図４０（Ｂ）参照）。その際は、電源線ＳＬをＧＮＤに維持し、ビ
ット線ＢＬにプリチャージ電位を与えた後、ビット線ＢＬを電気的に浮遊状態にし、トラ
ンジスタ１１５を介して、電源線ＳＬにビット線ＢＬの電位を放電させることで、データ
の読み出しを行う。また、読み出しワード線ＲＷＬの電位は、データ読み出しを行わない
場合（トランジスタ１１５をオフ状態にする場合）には、十分に高い電位を与え、データ
読み出しを行う場合（トランジスタ１１５をオン状態にする場合）には、読み出しワード
線ＲＷＬの電位を、高電位から低電位へ下げることが好ましい。
【０１６５】
＜半導体装置の構成例＞
次に、本実施の形態で示したメモリセル１０１の断面図について、図１１を用いて説明を
行う。
【０１６６】
図１１は、本実施の形態で示したメモリセル１０１の断面図の一例を示している。図１１
に示すメモリセル１０１は、基板１０００と、素子分離層１００１と、トランジスタ１１
５と、トランジスタ１１５よりも上の階層に配置されたトランジスタ１１１と、トランジ
スタ１１１よりも上の階層に配置された容量素子１１６、１１７と、容量素子１１６、１
１７よりも上の階層に配置されたトランジスタ１１２と、トランジスタ１１２よりも上の
階層に配置されたトランジスタ１１３と、プラグ１０２１乃至１０２９と、配線１０３１
乃至１０３６と、絶縁膜１００６と、を有している。なお、図１１において、同じ階層に
複数のプラグが存在する場合、代表する一つのみに符号を与え、他はこの符号を併用する
ことにする。同様に、同じ階層に複数の配線が存在する場合、代表する一つのみに符号を
与え、他はこの符号を併用することにする。
【０１６７】
図１１において、トランジスタ１１５は、ゲート絶縁膜１００４と、ゲート電極１００５
と、側壁絶縁層１００２と、を有している。また、トランジスタ１１５はチャネル幅方向
の断面図を示している。
【０１６８】
図１１において、容量素子１１６は、第１のキャパシタ電極１０１１と、第２のキャパシ
タ電極１０１２と、キャパシタ絶縁膜１０１３と、を有し、容量素子１１７は、第１のキ
ャパシタ電極１０１４と、第２のキャパシタ電極１０１６と、キャパシタ絶縁膜１０１５
と、を有している。また、容量素子１１６、１１７は同一の階層で作製されている。
【０１６９】
図１１において、トランジスタ１１３はトランジスタ１１２と位置を入れ替えても構わな
い。
【０１７０】
また、図１１では省略されているが、ビット線ＢＬ、電源線ＳＬ、書き込みワード線ＷＷ
Ｌ１、ＷＷＬ２、読み出しワード線ＲＷＬなどの配線を、必要に応じて図１１に示した階
層、あるいは、さらに上の階層に配置してもよい。
【０１７１】
図１１における、基板１０００、トランジスタ１１５、トランジスタ１１１、トランジス
タ１１２、トランジスタ１１３、絶縁膜１００６に関する詳細は、実施の形態１における
記載を参照する。また、プラグ１０２１乃至１０２９の詳細は、図５におけるプラグ１０
２１乃至１０２４の記載を参照する。また、配線１０３１乃至１０３６の詳細は、図５に
おける配線１０３１乃至１０３３の記載を参照する。
【０１７２】
なお、図１１に示す断面図において、ハッチパターンが施されていない領域は絶縁体で構
成された領域を表している。該当領域には、酸化アルミニウム、窒化アルミニウム、窒化
酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、窒化シリコン、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イ
ットリウム、酸化ハフニウム、酸化窒化ハフニウム、酸化ゲルマニウム、酸化ジルコニウ
ム、酸化ランタン、酸化ネオジム、酸化タンタルなどから選ばれた一種以上含む絶縁体を
用いることができる。また、必要に応じて、配線およびプラグに使用される金属の拡散を
防ぐバリア膜を設けてもよい。バリア膜としては、窒化シリコン、炭化シリコンなどが好
ましい。
【０１７３】
また、図５に示すメモリセル１００と同様に、メモリセル１０１は、トランジスタ１１１
乃至１１３を同一の階層で作製しても構わない。また、図６に示すメモリセル１００と同
様に、メモリセル１０１は、トランジスタ１１２、１１３を同一の階層で作製しても構わ
ない。
【０１７４】
図１１に示すように、メモリセル１０１のトランジスタを異なる階層で作製することで、
メモリセル１０１の集積度を向上させることができ、大容量の記憶装置を提供することが
できる。
【０１７５】
なお、回路構成として、図７に一例を示したが、本発明の一態様は、これに限定されない
。
【０１７６】
例えば、トランジスタ１１３のソースおよびドレインの他方は、電源電圧（Ｖｄｄまたは
Ｖｓｓなど）を供給することができる機能を有する配線と接続されていてもよい。一例と
して、高電位側電源電圧が供給されている配線と接続されている場合の例を、図３１（Ａ
）に示す。なお、トランジスタ１１３のソースおよびドレインの他方は、図７だけでなく
、他の図面においても、図３１（Ａ）と同様に接続させることができる。
【０１７７】
または、トランジスタ１１３のソースおよびドレインの他方は、さらに別の配線と接続さ
れていてもよい。例えば、電源線ＳＬと接続された場合の例を図３１（Ｂ）に示す。なお
、トランジスタ１１３のソースおよびドレインの他方は、図７だけでなく、他の図面にお
いても、図３１（Ｂ）と同様に接続させることができる。
【０１７８】
なお、容量素子１１７は、ノードＦＮ１ではなく、ノードＦＮ２に接続されていてもよい
。その場合の例を、図３５に示す。なお、容量素子１１７をノードＦＮ２に接続すること
は、図７だけでなく、他の図面においても、図３５と同様に行うことができる。
【０１７９】
なお、図７では書き込みワード線ＷＷＬ１には、トランジスタ１１２とトランジスタ１１
３とが接続されているが、本発明の一態様は、これに限定されない。さらに、書き込みワ
ード線ＷＷＬ３を設けて、トランジスタ１１２とトランジスタ１１３のいずれか一方を接
続してもよい。その場合の例を、図３２に示す。なお、書き込みワード線ＷＷＬ３を設け
て接続することは、図７だけでなく、他の図面においても、図３２と同様に行うことがで
きる。
【０１８０】
なお、図７ではビット線ＢＬには、トランジスタ１１２とトランジスタ１１１とトランジ
スタ１１５とが接続されているが、本発明の一態様は、これに限定されない。さらに、ビ
ット線を追加で設けてもよい。一例として、ビット線ＢＬ２を設けて、トランジスタ１１
２とトランジスタ１１１とトランジスタ１１５の少なくとも一つを接続してもよい。さら
に、ビット線ＢＬ２とビット線ＢＬ３とを設けて、トランジスタ１１２とトランジスタ１
１１とトランジスタ１１５とをそれぞれ接続してもよい。これらの場合の回路例を、図３
３（Ａ）、図３３（Ｂ）に示す。なお、ビット線ＢＬ２やビット線ＢＬ３を設けて接続す
ることは、図７だけでなく、他の図面においても、図３３と同様に行うことができる。
【０１８１】
なお、図７ではトランジスタ１１２のソースおよびドレインの一方に、ビット線ＢＬが接
続されているが、本発明の一態様は、これに限定されない。別の配線と接続してもよい。
一例として、電源線ＳＬに接続した場合の例を図３４（Ａ）に示す。なお、トランジスタ
１１２のソースおよびドレインの一方の接続先を変更することは、図７だけでなく、他の
図面においても、図３４（Ａ）と同様に行うことができる。
【０１８２】
なお、図７ではトランジスタ１１１は、ソースおよびドレインの一方は、ビット線ＢＬが
接続されているが、本発明の一態様は、これに限定されない。別の配線と接続してもよい
。一例として、電源線ＳＬに接続した場合の例を図３４（Ｂ）に示す。なお、トランジス
タ１１１のソースおよびドレインの一方の接続先を変更することは、図７だけでなく、他
の図面においても、図３４（Ｂ）と同様に行うことができる。
【０１８３】
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１８４】
（実施の形態３）
本実施の形態では、上記実施の形態に示したトランジスタ１１１乃至１１３に適用可能な
酸化物半導体トランジスタについて説明を行う。なお、以下では、トランジスタ１１１を
例にあげて説明を行うが、トランジスタ１１２、１１３についても、同じ説明を適用する
ことが可能である。
＜半導体装置の構成例＞
【０１８５】
図１２（Ａ）乃至図１２（Ｄ）は、トランジスタ１１１の上面図および断面図である。図
１２（Ａ）は上面図であり、図１２（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１２
（Ｂ）に相当し、図１２（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１２（Ｃ）に相
当し、図１２（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１２（Ｄ）に相当する。な
お、図１２（Ａ）乃至図１２（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、
または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖
線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
【０１８６】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域
、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）と
ドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトラン
ジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
【０１８７】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域にお
ける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジ
スタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのト
ランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では
、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値
または平均値とする。
【０１８８】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に
形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合
が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よ
りも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０１８９】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０１９０】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる
領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャ
ネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗ
ｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合に
は、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細
書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。な
お、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチ
ャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、
値を決定することができる。
【０１９１】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０１９２】
トランジスタ１１１は、基板６４０上の絶縁膜６５２と、絶縁膜６５２上に、第１の酸化
物半導体６６１、第２の酸化物半導体６６２の順で形成された積層と、該積層の一部と電
気的に接続するソース電極６７１およびドレイン電極６７２と、該積層の一部、ソース電
極６７１の一部、およびドレイン電極６７２の一部を覆う第３の酸化物半導体６６３と、
該積層の一部、ソース電極６７１の一部、ドレイン電極６７２の一部、第３の酸化物半導
体６６３の一部と重なるゲート絶縁膜６５３およびゲート電極６７３と、ソース電極６７
１およびドレイン電極６７２、ならびにゲート電極６７３上の絶縁膜６５４と、絶縁膜６
５４上の絶縁膜６５５を有する。なお、第１の酸化物半導体６６１、第２の酸化物半導体
６６２および第３の酸化物半導体６６３をまとめて、酸化物半導体６６０と呼称する。
【０１９３】
なお、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（又
は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）な
どの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部）
に設けられている。
【０１９４】
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（
又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）
などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部
）と、接触している。または、ソース電極６７１（および／又は、ドレイン電極６７２）
の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、第１の
酸化物半導体６６１）などの半導体層の少なくとも一部（又は全部）と、接触している。
【０１９５】
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（
又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）
などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部
）と、電気的に接続されている。または、ソース電極６７１（および／又は、ドレイン電
極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又
は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）と、電気的に接続さ
れている。
【０１９６】
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（
又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）
などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部
）に、近接して配置されている。または、ソース電極６７１（および／又は、ドレイン電
極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又
は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）に、近接して配置さ
れている。
【０１９７】
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（
又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）
などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部
）の横側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６
７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、
第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の横側に配置されている
。
【０１９８】
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（
又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）
などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部
）の斜め上側に配置されている。または、ソース電極６７１（および／又は、ドレイン電
極６７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又
は、第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の斜め上側に配置さ
れている。
【０１９９】
または、ソース電極６７１（および／又は、ドレイン電極６７２）の、少なくとも一部（
又は全部）は、第２の酸化物半導体６６２（および／又は、第１の酸化物半導体６６１）
などの半導体層の、表面、側面、上面、および／又は、下面の少なくとも一部（又は全部
）の上側に配置されている。または、ソース電極６７１（および／又は、ドレイン電極６
７２）の、少なくとも一部（又は全部）は、第２の酸化物半導体６６２（および／又は、
第１の酸化物半導体６６１）などの半導体層の一部（又は全部）の上側に配置されている
。
【０２００】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替
えて用いることができるものとする。
【０２０１】
本発明の一態様のトランジスタは、チャネル長が１０ｎｍ以上１０００ｎｍ以下、好まし
くはチャネル長が２０ｎｍ以上５００ｎｍ以下、より好ましくはチャネル長が３０ｎｍ以
上３００ｎｍ以下のトップゲート型構造である。
【０２０２】
以下に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
【０２０３】
＜基板＞
基板６４０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、トランジスタ１１１のゲート電極６７３、ソース電極６
７１、およびドレイン電極６７２の一つは、上記の他のデバイスと電気的に接続されてい
てもよい。
【０２０４】
＜下地絶縁膜＞
絶縁膜６５２は、基板６４０からの不純物の拡散を防止する役割を有するほか、酸化物半
導体６６０に酸素を供給する役割を担うことができる。したがって、絶縁膜６５２は酸素
を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であるこ
とがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃ
ｔｒｏｓｃｏｐｙ）法にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔ
ｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度とし
ては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。ま
た、上述のように基板６４０が他のデバイスが形成された基板である場合、絶縁膜６５２
は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌ
ｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【０２０５】
絶縁膜６５２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコ
ン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラン
タン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリ
コン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜
、またはこれらの混合材料を用いて形成することができる。
【０２０６】
＜酸化物半導体＞
酸化物半導体６６０は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−
Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）がある
。とくに、酸化物半導体６６０としては、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ
、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）を用いると好ましい。
【０２０７】
ただし、酸化物半導体６６０は、インジウムを含む酸化物に限定されない。酸化物半導体
６６０は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
【０２０８】
酸化物半導体６６０がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ
、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物
を成膜するために用いるターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満た
すことが好ましい。このようなターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ
＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２が好まし
い。なお、成膜される酸化物半導体６６０の原子数比はそれぞれ、誤差として上記のスパ
ッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含
む。
【０２０９】
次に、第１の酸化物半導体６６１、第２の酸化物半導体６６２、および第３の酸化物半導
体６６３の積層により構成される酸化物半導体６６０の機能およびその効果について、図
１４（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１４（Ａ）は、図１２（
Ｂ）に示すトランジスタ１１１のチャネル部分を拡大した図で、図１４（Ｂ）は、図１４
（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。
【０２１０】
図１４（Ｂ）中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、そ
れぞれ、絶縁膜６５２、第１の酸化物半導体６６１、第２の酸化物半導体６６２、第３の
酸化物半導体６６３、ゲート絶縁膜６５３の伝導帯下端のエネルギーを示している。
【０２１１】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（
ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖ
ｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社
ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０２１２】
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形
成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４
．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングター
ゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、
電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のス
パッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップ
は約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ
＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエ
ネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ
−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。
また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて
形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約
４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングタ
ーゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ
、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の
スパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャッ
プは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
【０２１３】
絶縁膜６５２とゲート絶縁膜６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅ
ｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）
。
【０２１４】
また、Ｅｃ６６１は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６１は、Ｅ
ｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
【０２１５】
また、Ｅｃ６６３は、Ｅｃ６６２よりも真空準位に近い。具体的には、Ｅｃ６６３は、Ｅ
ｃ６６２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
【０２１６】
また、第１の酸化物半導体６６１と第２の酸化物半導体６６２との界面近傍、および、第
２の酸化物半導体６６２と第３の酸化物半導体６６３との界面近傍では、混合領域が形成
されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において
、準位は存在しないか、ほとんどない。
【０２１７】
従って、当該エネルギーバンド構造を有する積層構造において、電子は第２の酸化物半導
体６６２を主として移動することになる。そのため、第１の酸化物半導体６６１と絶縁膜
６５２との界面、または、第３の酸化物半導体６６３とゲート絶縁膜６５３との界面に準
位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、第１の酸化
物半導体６６１と第２の酸化物半導体６６２との界面、および第３の酸化物半導体６６３
と第２の酸化物半導体６６２との界面に準位が存在しないか、ほとんどないため、当該領
域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有
するトランジスタ１１１は、高い電界効果移動度を実現することができる。
【０２１８】
なお、図１４（Ｂ）に示すように、第１の酸化物半導体６６１と絶縁膜６５２の界面、お
よび第３の酸化物半導体６６３とゲート絶縁膜６５３の界面近傍には、不純物や欠陥に起
因したトラップ準位Ｅｔ６００が形成され得るものの、第１の酸化物半導体６６１、およ
び第３の酸化物半導体６６３があることにより、第２の酸化物半導体６６２と当該トラッ
プ準位とを遠ざけることができる。
【０２１９】
特に、本実施の形態に例示するトランジスタ１１１は、チャネル幅方向において、第２の
酸化物半導体６６２の上面と側面が第３の酸化物半導体６６３と接し、第２の酸化物半導
体６６２の下面が第１の酸化物半導体６６１と接して形成されている（図１２（Ｃ）参照
。）。このように、第２の酸化物半導体６６２を第１の酸化物半導体６６１と第３の酸化
物半導体６６３で覆う構成とすることで、上記トラップ準位の影響をさらに低減すること
ができる。
【０２２０】
ただし、Ｅｃ６６１またはＥｃ６６３と、Ｅｃ６６２とのエネルギー差が小さい場合、第
２の酸化物半導体６６２の電子が該エネルギー差を越えてトラップ準位に達することがあ
る。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ
、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【０２２１】
従って、Ｅｃ６６１、およびＥｃ６６３と、Ｅｃ６６２とのエネルギー差を、それぞれ０
．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変
動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい
。
【０２２２】
また、第１の酸化物半導体６６１、および第３の酸化物半導体６６３のバンドギャップは
、第２の酸化物半導体６６２のバンドギャップよりも広いほうが好ましい。
【０２２３】
第１の酸化物半導体６６１および第３の酸化物半導体６６３には、例えば、Ａｌ、Ｔｉ、
Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体６６２よりも
高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以
上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結
合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、
第１の酸化物半導体６６１および第３の酸化物半導体６６３は、第２の酸化物半導体６６
２よりも酸素欠損が生じにくいということができる。
【０２２４】
なお、第１の酸化物半導体６６１、第２の酸化物半導体６６２、第３の酸化物半導体６６
３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ
、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化
物半導体６６１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体
６６２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導体６６３を
Ｉｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３
がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ
２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このと
き、第２の酸化物半導体６６２において、ｙ２がｘ２以上であるとトランジスタの電気特
性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの
電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
【０２２５】
第１の酸化物半導体６６１および第３の酸化物半導体６６３のＺｎおよびＯを除いてのＩ
ｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏ
ｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ
％以上とする。また、第２の酸化物半導体６６２のＺｎおよびＯを除いてのＩｎおよびＭ
の原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未
満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とす
る。
【０２２６】
第１の酸化物半導体６６１および第３の酸化物半導体６６３の厚さは、３ｎｍ以上１００
ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体６６２
の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好
ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体６６２は、第１の酸
化物半導体６６１および第３の酸化物半導体６６３より厚い方が好ましい。
【０２２７】
なお、酸化物半導体をチャネルとするトランジスタに安定した電気特性を付与するために
は、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にす
ることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、８×
１０１１／ｃｍ３未満であること、好ましくは１×１０１１／ｃｍ３未満であること、さ
らに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であること
を指す。
【０２２８】
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元
素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度
を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。
当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。し
たがって、第１の酸化物半導体６６１、第２の酸化物半導体６６２および第３の酸化物半
導体６６３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【０２２９】
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ
Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体
のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１
０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さら
に好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、例えば、
酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０
２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好
ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、
または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ま
しくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／
ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２３０】
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半
導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、
例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、
シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有
していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導
体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
未満とする部分を有していればよい。
【０２３１】
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジス
タのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ
、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を
数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
【０２３２】
本実施の形態に例示するトランジスタ１１１は、酸化物半導体６６０のチャネル幅方向を
電気的に取り囲むようにゲート電極６７３が形成されているため、酸化物半導体６６０に
対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される（
図１２（Ｃ）参照）。すなわち、酸化物半導体６６０の全体的にゲート電界が印加させる
こととなり、電流はチャネルとなる第２の酸化物半導体６６２全体に流れるようになり、
さらにオン電流を高められる。
【０２３３】
＜酸化物半導体の結晶構造＞
次に、酸化物半導体膜の構造について説明する。
【０２３４】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をい
う。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている
状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」と
は、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０２３５】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
【０２３６】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。ま
たは、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられ
る。
【０２３７】
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導
体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物
半導体などがある。
【０２３８】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０２３９】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０２４０】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２４１】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２４２】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２４３】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。
【０２４４】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２４５】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
【０２４６】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
【０２４７】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
【０２４８】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
【０２４９】
次に、微結晶酸化物半導体膜について説明する。
【０２５０】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
【０２５１】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
【０２５２】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２５３】
次に、非晶質酸化物半導体膜について説明する。
【０２５４】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０２５５】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０２５６】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
【０２５７】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０２５８】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、
ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
【０２５９】
なお、ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能Ｔ
ＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、
Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子
は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層
状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の
格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍ
と求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔
が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧ
ａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２６０】
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導
体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、
その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−
ｌｉｋｅ  ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶
の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１０
０％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、
成膜すること自体が困難である。
【０２６１】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４
の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の密度は５．０ｇ
／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−
ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２６２】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することが
できる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて算出することが好ましい。
【０２６３】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結
晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２６４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
【０２６５】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、基板の曲げによる変形など、外力に対
する耐性がＰｏｌｙ−Ｓｉトランジスタまたは単結晶Ｓｉトランジスタより強く、例えば
プラスチックなど柔軟性の高い基板に適している。
【０２６６】
また、ＣＡＡＣ−ＯＳ膜をスパッタリング法で成膜するために、以下の条件を適用するこ
とが好ましい。
【０２６７】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、および窒素など）
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０２６８】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーシ
ョンが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０２６９】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
【０２７０】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
【０２７１】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２
：２：１、８：４：３、３：１：１、１：１：１、４：２：３、１：４：４または３：１
：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するターゲット
によって適宜変更すればよい。
【０２７２】
＜ゲート電極＞
ゲート電極６７３は、クロム（Ｃｒ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）
、銀（Ａｇ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）
、タングステン（Ｗ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（
Ｃｏ）、ルテニウム（Ｒｕ）から選ばれた金属元素、上述した金属元素を成分とする合金
、または上述した金属元素を組み合わせた合金等を用いて形成することができる。また、
ゲート電極６７３は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコ
ンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、
窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層
する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する
二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタ
ン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を
積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合
金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸
素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好
ましい。
【０２７３】
また、ゲート電極６７３には、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添
加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０２７４】
＜ゲート絶縁膜＞
ゲート絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜６５３は
上記材料の積層であってもよい。なお、ゲート絶縁膜６５３に、ランタン（Ｌａ）、窒素
、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
【０２７５】
また、ゲート絶縁膜６５３の積層構造の一例について説明する。ゲート絶縁膜６５３は、
例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム
、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０２７６】
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがっ
て、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以
下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることが
できる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構
造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率
を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有す
る酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系
などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
【０２７７】
＜ソース電極およびドレイン電極＞
ソース電極６７１およびドレイン電極６７２は、ゲート電極６７３と同様の材料で作製す
ることができる。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体６６０
との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。
【０２７８】
＜保護絶縁膜＞
絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングで
きる機能を有する。絶縁膜６５４を設けることで、酸化物半導体６６０からの酸素の外部
への拡散と、外部から酸化物半導体６６０への水素、水等の入り込みを防ぐことができる
。絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜
としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム
等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効
果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化
物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜と
しては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、
酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等があ
る。
【０２７９】
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過さ
せない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。したがって、酸化アル
ミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特
性の変動要因となる水素、水分などの不純物の酸化物半導体６６０への混入防止、酸化物
半導体６６０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁膜６
５２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している
。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる
。
【０２８０】
＜層間絶縁膜＞
また、絶縁膜６５４上には絶縁膜６５５が形成されていることが好ましい。当該絶縁膜に
は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用い
ることができる。また、当該絶縁膜は上記材料の積層であってもよい。
【０２８１】
＜第２のゲート電極＞
なお、図１２において、トランジスタのゲート電極が１つ設けられている場合の例を示し
たが、本発明の一態様は、これに限定されない。トランジスタに複数のゲート電極が設け
られていてもよい。一例として、図１２に示したトランジスタ１１１に、第２のゲート電
極として導電膜６７４が設けられている例を、図１３（Ａ）乃至図１３（Ｄ）に示す。図
１３（Ａ）は上面図であり、図１３（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１３
（Ｂ）に相当し、図１３（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１３（Ｃ）に相
当し、図１３（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１３（Ｄ）に相当する。な
お、図１３（Ａ）乃至図１３（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、
または省略して図示している。
【０２８２】
導電膜６７４は、ゲート電極６７３において述べた材料や、積層構造を適用することが出
来る。導電膜６７４は、ゲート電極層としての機能を有する。なお、導電膜６７４は、一
定の電位が供給されていてもよいし、ゲート電極６７３と同じ電位や、同じ信号が供給さ
れていてもよい。図４１（Ａ）、（Ｂ）はメモリセル１００、１０１において、トランジ
スタ１１１乃至１１３に第２のゲート電極を設けた場合の回路図である。トランジスタ１
１１乃至１１３の第２のゲート電極は、電位ＶＢＧが与えられている。図４１（Ａ）、（
Ｂ）に示す構成にすることで、トランジスタ１１１乃至１１３のしきい値を制御すること
が可能になる。また、図４２（Ａ）、（Ｂ）は、メモリセル１００、１０１において、ト
ランジスタ１１１乃至１１３の第１のゲート電極と第２のゲート電極を電気的に接続した
場合の回路図である。図４２（Ａ）、（Ｂ）に示す構成にすることで、トランジスタ１１
１乃至１１３はオン電流を向上させることが可能になる。
【０２８３】
なお、図５、図６および図１１において、トランジスタ１１１乃至１１３に、導電膜６７
４を設けない場合の例を示したが、図１３と同様に、上記トランジスタは、第２のゲート
電極として導電膜６７４を適用することが可能である。
【０２８４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２８５】
（実施の形態４）
本実施の形態では、実施の形態１に示したメモリセルを適用することが可能な半導体装置
の一例について、図１５乃至図１８を用いて説明を行う。
【０２８６】
＜半導体装置の構成例＞
図１５は、図１で説明したメモリセル１００を有する、半導体装置５００の構成例を示す
ブロック図である。なお、半導体装置５００に適用可能なメモリセルは、これに限定され
ず、実施の形態１に示した他のメモリセル１００や実施の形態２に示したメモリセル１０
１も適用可能である。
【０２８７】
図１５に示す半導体装置５００は、図１で説明したメモリセル１００が複数設けられたメ
モリセルアレイ５０１、行選択ドライバ５０２、列選択ドライバ５０３、およびＡ／Ｄコ
ンバータ５０４を有する。なお半導体装置５００は、ｍ行ｎ列のマトリクス状に設けられ
たメモリセル１００を有する。また図１５では、書き込みワード線ＷＷＬ１、書き込みワ
ード線ＷＷＬ２、読み出しワード線ＲＷＬ、ビット線ＢＬ、電源線ＳＬとして、（ｍ−１
）行目の書き込みワード線ＷＷＬ１［ｍ−１］、書き込みワード線ＷＷＬ２［ｍ−１］、
読み出しワード線ＲＷＬ［ｍ−１］、ｍ行目の書き込みワード線ＷＷＬ１［ｍ］、書き込
みワード線ＷＷＬ２［ｍ］、読み出しワード線ＲＷＬ［ｍ］、（ｎ−１）列目のビット線
ＢＬ［ｎ−１］、ｎ列目のビット線ＢＬ［ｎ］、および電源線ＳＬを示している。なお、
半導体装置５００は、メモリセル１００だけに限定されず、他の実施の形態で示したメモ
リセルにも適用できる。
【０２８８】
図１５に示すメモリセルアレイ５０１は、図１で説明したメモリセル１００が、マトリク
ス状に設けられている。なおメモリセル１００が有する各構成の説明は、図１と同様であ
り、図１での説明を援用するものとして説明を省略する。
【０２８９】
なお図１５に示すメモリセルアレイ５０１では、隣り合うメモリセルで、電源線ＳＬを共
有化した構成としている。該構成を採用することにより、電源線ＳＬが占めていた分の面
積の縮小が図られる。そのため該構成を採用する半導体装置では、単位面積あたりの記憶
容量の向上を図ることができる。
【０２９０】
行選択ドライバ５０２は、メモリセル１００の各行におけるトランジスタ１１１を選択的
に導通状態とする機能、およびメモリセル１００の各行におけるノードＦＮ１、ＦＮ２の
電位を選択的に変化させる機能、を備えた回路である。具体的には、書き込みワード線Ｗ
ＷＬ１、ＷＷＬ２にワード信号を与え、読み出しワード線ＲＷＬに読み出し信号を与える
回路である。行選択ドライバ５０２を備えることで、半導体装置５００は、メモリセル１
００へのデータの書き込みおよび読み出しを行毎に選択して行うことができる。
【０２９１】
列選択ドライバ５０３は、メモリセル１００の各列におけるノードＦＮ１、ＦＮ２に選択
的にデータを書き込む機能、ビット線ＢＬの電位をプリチャージする機能、ビット線ＢＬ
の電位を初期化する機能、およびビット線ＢＬを電気的に浮遊状態とする機能、を備えた
回路である。列選択ドライバ５０３を備えることで、半導体装置５００は、メモリセル１
００へのデータの書き込みおよび読み出しを列毎に選択して行うことができる。
【０２９２】
Ａ／Ｄコンバータ５０４は、アナログ値であるビット線ＢＬの電位を、デジタル値に変換
して外部に出力する機能を備えた回路である。具体的には、フラッシュ型のＡ／Ｄコンバ
ータを有する回路である。Ａ／Ｄコンバータ５０４を備えることで、半導体装置５００は
、メモリセル１００より読み出されたデータに対応するビット線ＢＬの電位を外部に出力
することができる。
【０２９３】
なおＡ／Ｄコンバータ５０４は、フラッシュ型のＡ／Ｄコンバータとして説明を行うが、
逐次比較型、マルチスロープ型、デルタシグマ型のＡ／Ｄコンバータを用いてもよい。
【０２９４】
＜行選択ドライバの構成例＞
図１６は、図１５で説明した行選択ドライバ５０２の構成例を示すブロック図である。
【０２９５】
図１６に示す行選択ドライバ５０２は、デコーダ５１７、および読み出し書き込み制御回
路５１８を有する。読み出し書き込み制御回路５１８は、書き込みワード線ＷＷＬ１、書
き込みワード線ＷＷＬ２および読み出しワード線ＲＷＬの行毎に設けられる。また各行の
読み出し書き込み制御回路５１８は、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷ
Ｌ２および読み出しワード線ＲＷＬに接続される。
【０２９６】
デコーダ５１７は、書き込みワード線ＷＷＬ１、書き込みワード線ＷＷＬ２および読み出
しワード線ＲＷＬが設けられる行を選択するための信号を出力する機能を備えた回路であ
る。具体的には、アドレス信号Ａｄｄｒｅｓｓが入力され、該アドレス信号Ａｄｄｒｅｓ
ｓに従っていずれかの行の読み出し書き込み制御回路５１８を選択する回路である。デコ
ーダ５１７を備えることで、行選択ドライバ５０２は、任意の行を選択して、データの書
き込み又は読み出しを行うことができる。
【０２９７】
読み出し書き込み制御回路５１８を備えることで、行選択ドライバ５０２は、デコーダ５
１７で選択された行へ、書き込みワード信号又は読み出し制御信号を出力することができ
る。
【０２９８】
＜列選択ドライバの構成例＞
図１７は、図１５で説明した列選択ドライバ５０３の構成例を示すブロック図である。
【０２９９】
図１７に示す列選択ドライバ５０３は、デコーダ５２１、ラッチ回路５２２、Ｄ／Ａコン
バータ５２３、スイッチ回路５２４およびトランジスタ５２５を有する。前述の各回路お
よびトランジスタは、列毎に設けられる。また各列のスイッチ回路５２４およびトランジ
スタ５２５は、ビット線ＢＬに接続される。
【０３００】
デコーダ５２１は、ビット線ＢＬが設けられる列を選択し、入力されるデータを振り分け
て出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓおよびデ
ータＤａｔａが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの列のラッチ
回路５２２にデータＤａｔａを出力する回路である。デコーダ５２１を備えることで、列
選択ドライバ５０３は、任意の列を選択して、データの書き込みを行うことができる。
【０３０１】
なおデコーダ５２１に入力されるデータＤａｔａは、ｋビットのデジタルデータである。
ｋビットのデジタルデータは、ビット毎に’１’又は’０’の２値のデータで表される信
号である。具体的には、２ビットのデジタルデータであれば、’００’、’０１’、’１
０’、’１１’で表されるデータである。
【０３０２】
ラッチ回路５２２は、入力されるデータＤａｔａを一時的に記憶する機能を備えた回路で
ある。具体的には、ラッチ信号Ｗ＿ＬＡＴが入力され、該ラッチ信号Ｗ＿ＬＡＴに従って
記憶したデータＤａｔａをＤ／Ａコンバータ５２３に出力するフリップフロップ回路であ
る。ラッチ回路５２２を備えることで、列選択ドライバ５０３は、任意のタイミングでデ
ータの書き込みを行うことができる。
【０３０３】
Ｄ／Ａコンバータ５２３は、入力されるデジタル値のデータＤａｔａを、アナログ値のデ
ータＶｄａｔａに変換する機能を備えた回路である。具体的にＤ／Ａコンバータ５２３は
、データＤａｔａのビット数が３ビットであれば、複数の電位Ｖ０乃至Ｖ７の８段階の電
位のいずれかに変換してスイッチ回路５２４に出力する回路である。Ｄ／Ａコンバータ５
２３を備えることで、列選択ドライバ５０３は、メモリセル１００に書き込むデータを、
多値のデータに対応する電位とすることができる。
【０３０４】
なおＤ／Ａコンバータ５２３から出力されるデータＶｄａｔａは、異なる電圧値で表され
るデータである。２ビットのデータでいえば、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖ
の４値のデータとなり、いずれかの電圧値で表されるデータということができる。
【０３０５】
スイッチ回路５２４は、入力されるデータＶｄａｔａをビット線ＢＬに与える機能、およ
びビット線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、アナロ
グスイッチとインバータを備え、スイッチ制御信号Ｗｒｉｔｅ＿ＳＷによる制御により、
データＶｄａｔａをビット線ＢＬに与え、その後アナログスイッチをオフにすることで電
気的に浮遊状態とする回路である。スイッチ回路５２４を備えることで、列選択ドライバ
５０３は、データＶｄａｔａをビット線ＢＬに与えた後、ビット線ＢＬを電気的に浮遊状
態に保持することができる。
【０３０６】
トランジスタ５２５は、初期化電圧Ｖｉｎｉｔｉａｌをビット線ＢＬに与える機能、およ
びビット線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、初期化
制御信号Ｉｎｉｔ＿ＥＮによる制御で初期化電圧Ｖｉｎｉｔｉａｌをビット線ＢＬに与え
、その後ビット線ＢＬを電気的に浮遊状態とするスイッチである。トランジスタ５２５を
備えることで、列選択ドライバ５０３は、初期化電圧Ｖｉｎｉｔｉａｌをビット線ＢＬに
与えた後、ビット線ＢＬを電気的に浮遊状態に保持することができる。
【０３０７】
＜Ａ／Ｄコンバータの構成例＞
図１８は、図１５で説明したＡ／Ｄコンバータ５０４の構成例を示すブロック図である。
【０３０８】
図１８に示すＡ／Ｄコンバータ５０４は、コンパレータ５３１、エンコーダ５３２、ラッ
チ回路５３３、およびバッファ５３４を有する。前述の各回路は、列毎に設けられる。ま
た各列のバッファ５３４は、データＤｏｕｔを出力する。
【０３０９】
コンパレータ５３１は、ビット線ＢＬの電位と、参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６との
電位の高低を比較し、ビット線ＢＬの電位が多値のデータのいずれかに応じた電位である
かを判定する機能を備えた回路である。具体的には、複数のコンパレータ５３１を備え、
それぞれのコンパレータ５３１にビット線ＢＬの電位と、異なる参照電圧Ｖｒｅｆ０乃至
Ｖｒｅｆ６とが与えられ、ビット線ＢＬの電位がいずれかの電位の間にあるかを判定する
回路である。コンパレータ５３１を備えることで、Ａ／Ｄコンバータ５０４は、ビット線
ＢＬの電位が、多値のデータのいずれかに対応する電位かを判定することができる。
【０３１０】
なお、一例として図１８で示す参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６は、多値のデータが３
ビット、すなわち８値のデータである場合に与えられる電位である。
【０３１１】
エンコーダ５３２は、コンパレータ５３１から出力されるビット線ＢＬの電位を判定する
信号をもとに、多ビットのデジタル信号を生成する機能を備えた回路である。具体的には
、複数のコンパレータ５３１より出力されるＨレベル又はＬレベルの信号をもとに符号化
を行い、デジタル信号を生成する回路である。エンコーダ５３２を備えることで、Ａ／Ｄ
コンバータ５０４は、メモリセル１００から読み出されたデータをデジタル値のデータと
することができる。
【０３１２】
ラッチ回路５３３は、入力されるデジタル値のデータを一時的に記憶する機能を備えた回
路である。具体的には、ラッチ信号ＬＡＴが入力され、該ラッチ信号ＬＡＴに従って記憶
したデータをバッファ５３４に出力するフリップフロップ回路である。ラッチ回路５３３
を備えることで、Ａ／Ｄコンバータ５０４は、任意のタイミングでデータの出力を行うこ
とができる。なおラッチ回路５３３は、省略することができる。
【０３１３】
バッファ５３４は、ラッチ回路５３３より出力されたデータを増幅して出力信号Ｄｏｕｔ
として出力する機能を備えた回路である。具体的には、インバータ回路を偶数段備えた回
路である。バッファ５３４を備えることで、Ａ／Ｄコンバータ５０４は、デジタル信号に
対するノイズを低減することができる。なおバッファ５３４は、省略することができる。
【０３１４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０３１５】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、お
よび該電子部品を具備する電子機器に適用する例について、図１９、図２０を用いて説明
する。
【０３１６】
図１９（ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例につい
て説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この
電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
そこで、本実施の形態では、その一例について説明することにする。
【０３１７】
実施の形態３に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工
程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０３１８】
後工程については、図１９（ａ）に示す各工程を経ることで完成させることができる。具
体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削
する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を
低減し、部品としての小型化を図るためである。
【０３１９】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、
分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボン
ディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリー
ドフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適し
た方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合して
もよい。
【０３２０】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的
に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金
線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェ
ッジボンディングを用いることができる。
【０３２１】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ
、また水分や埃による特性の劣化を低減することができる。
【０３２２】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断および成形加工す
る（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実
装する際のはんだ付けをより確実に行うことができる。
【０３２３】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終
的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０３２４】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすること
ができる。そのため、データを読み出すための信号を多値のデータの数に応じて切り換え
ることなく、メモリセルからの多値のデータの読み出しを行うことのできるメモリセルを
有する電子部品を実現することができる。該電子部品は、データを読み出すための信号を
多値のデータの数に応じて切り換えることなく、メモリセルからの多値のデータの読み出
しを行うことのできるメモリセルを有する半導体装置を含むため、読み出し動作の高速化
が図られた電子部品である。
【０３２５】
また、完成した電子部品の斜視模式図を図１９（ｂ）に示す。図１９（ｂ）では、電子部
品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示して
いる。図１９（ｂ）に示す電子部品７００は、リード７０１および半導体装置７０３を示
している。図１９（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装され
る。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上
で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。
完成した実装基板７０４は、電子機器等の内部に設けられる。
【０３２６】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども
含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）
、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明
する。
【０３２７】
図２０（ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０
３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少
なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている
。そのため、読み出し動作の高速化が図られた携帯型の情報端末が実現される。
【０３２８】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図２
０（ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「
タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な
大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「
キーボード入力」を選択した場合、図２０（ａ）の右図のように第１の表示部９０３ａに
はキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力によ
る素早い文字入力などが可能となる。
【０３２９】
また、図２０（ａ）に示す携帯型の情報端末は、図２０（ａ）の右図のように、第１の表
示部９０３ａおよび第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の
表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を
図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便
利である。
【０３３０】
図２０（ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など
）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表
示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を
制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（
イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０３３１】
また、図２０（ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としても
よい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロード
する構成とすることも可能である。
【０３３２】
更に、図２０（ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯
電話として用いてもよい。
【０３３３】
図２０（ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体
９１２の２つの筐体で構成されている。筐体９１１および筐体９１２には、それぞれ表示
部９１３および表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５
により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐
体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９
１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基
板が設けられている。そのため、読み出し動作の高速化が図られた電子書籍端末が実現さ
れる。
【０３３４】
図２０（ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３
などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リ
モコン操作機９２４により行うことができる。筐体９２１およびリモコン操作機９２４に
は、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため、読
み出し動作の高速化が図られたテレビジョン装置が実現される。
【０３３５】
図２０（ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー
９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、
先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため読み出し
動作の高速化が図られたスマートフォンが実現される。
【０３３６】
図２０（ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４
３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を
有する実装基板が設けられている。そのため、読み出し動作の高速化が図られたデジタル
カメラが実現される。
【０３３７】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有
する実装基板が搭載されている。このため、読み出し動作の高速化が図られた電子機器が
実現される。
【０３３８】
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０３３９】
（実施の形態６）
本実施の形態では、実施の形態１および実施の形態２で示した、トランジスタ１１１、ト
ランジスタ１１２およびトランジスタ１１３に適用可能なトランジスタの構成について図
を用いて説明する。
【０３４０】
＜トランジスタの構成例１＞
図２１に、トランジスタ１１１乃至１１３に適用可能な、トランジスタ３９４およびトラ
ンジスタ３９０を示す。
【０３４１】
図２２にトランジスタ３９４及びトランジスタ３９０の上面図を示し、図２１にトランジ
スタ３９４及びトランジスタ３９０の断面図を示す。図２２（Ａ）はトランジスタ３９４
の上面図であり、図２２（Ｂ）はトランジスタ３９０の上面図である。図２１（Ａ）は、
図２２（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図、及び図２２（Ｂ）の一点鎖線Ｘ３−Ｘ４
間の断面図である。図２１（Ｂ）は、図２２（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図、及
び図２２（Ｂ）の一点鎖線Ｙ３−Ｙ４間の断面図である。また、図２１（Ａ）は、トラン
ジスタ３９４及びトランジスタ３９０のチャネル長方向の断面図である。また、図２１（
Ｂ）は、トランジスタ３９４及びトランジスタ３９０のチャネル幅方向の断面図である。
【０３４２】
図２１に示すトランジスタ３９０は、基板３６２上に形成された絶縁膜３６４上の酸化物
半導体膜３６６と、酸化物半導体膜３６６に接する導電膜３６８、導電膜３７０及び絶縁
膜３７２と、絶縁膜３７２を介して酸化物半導体膜３６６と重なる導電膜３７４とを有す
る。なお、トランジスタ３９０上に絶縁膜３７６が設けられている。
【０３４３】
図２１に示すトランジスタ３９４は、基板３６２上に形成された導電膜２６１と、導電膜
２６１上の絶縁膜３６４と、絶縁膜３６４上の酸化物半導体膜２６６と、酸化物半導体膜
２６６に接する導電膜２６８、導電膜２７０及び絶縁膜２７２と、絶縁膜２７２を介して
酸化物半導体膜２６６と重なる導電膜２７４とを有する。
【０３４４】
トランジスタ３９４は、絶縁膜３６４を介して酸化物半導体膜２６６と重なる導電膜２６
１を有する。すなわち、導電膜２６１は、ゲート電極として機能する。また、トランジス
タ３９４は、デュアルゲート構造のトランジスタである。その他の構成は、トランジスタ
３９０と同様であり、同様の効果を奏する。
【０３４５】
導電膜２７４及び導電膜２６１が接続せず、それぞれ異なる電位を印加することで、トラ
ンジスタ３９４のしきい値電圧を制御することができる。又は、図２１（Ｂ）に示すよう
に、導電膜２７４及び導電膜２６１が接続し、同じ電位を印加することで、初期特性バラ
つきの低減、−ＧＢＴストレス試験の劣化の抑制、及びＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕ
ｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）抑制が可能である。
【０３４６】
酸化物半導体膜３６６において、導電膜３６８、導電膜３７０及び導電膜３７４と重なら
ない領域には、酸素欠損を形成する元素を有する。また、酸化物半導体膜２６６において
、導電膜２６８、導電膜２７０及び導電膜２７４と重ならない領域には、酸素欠損を形成
する元素を有する。以下、酸素欠損を形成する元素を、不純物元素として説明する。不純
物元素の代表例としては、水素、希ガス元素等がある。希ガス元素の代表例としては、ヘ
リウム、ネオン、アルゴン、クリプトン及びキセノンがある。さらに、不純物元素として
ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素等が酸化物半導体膜
３６６及び酸化物半導体膜２６６に含まれてもよい。
【０３４７】
また、絶縁膜３７６は水素を含む膜であり、代表的には窒化物絶縁膜がある。絶縁膜３７
６が酸化物半導体膜３６６及び酸化物半導体膜２６６に接することで、絶縁膜３７６に含
まれる水素が酸化物半導体膜３６６及び酸化物半導体膜２６６に拡散する。この結果、酸
化物半導体膜３６６及び酸化物半導体膜２６６であって、絶縁膜３７６と接する領域にお
いては、水素が多く含まれる。
【０３４８】
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠
損サイトに水素が入り伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体は
、導電性が高くなり、導電体化する。導電体化された酸化物半導体を酸化物導電体という
ことができる。一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対
して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半
導体である。したがって、該ドナー準位による吸収の影響は小さく、可視光に対して酸化
物半導体と同程度の透光性を有する。
【０３４９】
ここで、酸化物導電体で形成される膜（以下、酸化物導電体膜という。）における、抵抗
率の温度依存性について、図３６を用いて説明する。
【０３５０】
ここでは、酸化物導電体膜を有する試料を作製した。酸化物導電体膜としては、酸化物半
導体膜が窒化シリコン膜に接することで形成された酸化物導電体膜（ＯＣ＿ＳｉＮｘ）、
ドーピング装置において酸化物半導体膜にアルゴンが添加され、且つ窒化シリコン膜と接
することで形成された酸化物導電体膜（ＯＣ＿Ａｒ  ｄｏｐｅ＋ＳｉＮｘ）、またはプラ
ズマ処理装置において酸化物半導体膜がアルゴンプラズマに曝され、且つ窒化シリコン膜
と接することで形成された酸化物導電体膜（ＯＣ＿Ａｒ  ｐｌａｓｍａ＋ＳｉＮｘ）を作
製した。なお、窒化シリコン膜は、水素を含む。
【０３５１】
酸化物導電体膜（ＯＣ＿ＳｉＮｘ）を含む試料の作製方法を以下に示す。ガラス基板上に
、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した後、酸素プラ
ズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱により酸素を放出
する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコン
膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用
いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４
５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素及び酸素の混合ガス雰囲気で加熱
処理した。次に、プラズマＣＶＤ法で、厚さ１００ｎｍの窒化シリコン膜を形成した。次
に、３５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。
【０３５２】
酸化物導電体膜（ＯＣ＿Ａｒ  ｄｏｐｅ＋ＳｉＮｘ）を含む試料の作製方法を以下に示す
。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成
した後、酸素プラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱
により酸素を放出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する
酸化窒化シリコン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリン
グターゲットを用いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化
物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素及び酸素の混合
ガス雰囲気で加熱処理した。次に、ドーピング装置を用いて、Ｉｎ−Ｇａ−Ｚｎ酸化物膜
に、加速電圧を１０ｋＶとし、ドーズ量が５×１０１４／ｃｍ２のアルゴンを添加して、
Ｉｎ−Ｇａ−Ｚｎ酸化物膜に酸素欠損を形成した。次に、プラズマＣＶＤ法で、厚さ１０
０ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素及び酸素の混合ガス雰囲気で
加熱処理した。
【０３５３】
酸化物導電体膜（ＯＣ＿Ａｒ  ｐｌａｓｍａ＋ＳｉＮｘ）を含む試料の作製方法を以下に
示す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により
形成した後、酸素プラズマに曝すことで、加熱により酸素を放出する酸化窒化シリコン膜
を形成した。次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がＩｎ
：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法に
より、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加
熱処理した後、４５０℃の窒素及び酸素の混合ガス雰囲気で加熱処理した。次に、プラズ
マ処理装置において、アルゴンプラズマを発生させ、加速させたアルゴンイオンをＩｎ−
Ｇａ−Ｚｎ酸化物膜に衝突させることで酸素欠損を形成した。次に、プラズマＣＶＤ法で
、厚さ１００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素及び酸素の混合ガ
ス雰囲気で加熱処理した。
【０３５４】
次に、各試料の抵抗率を測定した結果を図３６に示す。ここで、抵抗率の測定は４端子の
ｖａｎ−ｄｅｒ−Ｐａｕｗ法で行った。図３６において、横軸は測定温度を示し、縦軸は
抵抗率を示す。また、酸化物導電体膜（ＯＣ＿ＳｉＮｘ）の測定結果を四角印で示し、酸
化物導電体膜（ＯＣ＿Ａｒ  ｐｌａｓｍａ＋ＳｉＮｘ）の測定結果を三角印で示し、酸化
物導電体膜（ＯＣ＿Ａｒ  ｄｏｐｅ＋ＳｉＮｘ）の測定結果を丸印で示す。
【０３５５】
なお、図示しないが、窒化シリコン膜と接しない酸化物半導体膜は、抵抗率が高く、抵抗
率の測定が困難であった。このため、酸化物導電体膜は、酸化物半導体膜より抵抗率が低
いことがわかる。
【０３５６】
図３６からわかるように、酸化物導電体膜（ＯＣ＿Ａｒ  ｄｏｐｅ＋ＳｉＮｘ）及び酸化
物導電体膜（ＯＣ＿Ａｒ  ｐｌａｓｍａ＋ＳｉＮｘ）が、酸素欠損及び水素を含む場合、
抵抗率の変動が小さい。代表的には、８０Ｋ以上２９０Ｋ以下において、抵抗率の変動率
は、±２０％未満である。または、１５０Ｋ以上２５０Ｋ以下において、抵抗率の変動率
は、±１０％未満である。即ち、酸化物導電体は、縮退半導体であり、伝導帯端とフェル
ミ準位とが一致または略一致していると推定される。このため、酸化物導電体膜をトラン
ジスタのソース領域及びドレイン領域として用いることで、酸化物導電体膜とソース電極
及びドレイン電極として機能する導電膜との接触がオーミック接触となり、酸化物導電体
膜とソース電極及びドレイン電極として機能する導電膜との接触抵抗を低減できる。また
、酸化物導電体の抵抗率は温度依存性が低いため、酸化物導電体膜とソース電極及びドレ
イン電極として機能する導電膜との接触抵抗の変動量が少なく、信頼性の高いトランジス
タを作製することが可能である。
【０３５７】
ここで、酸化物半導体膜３６６近傍の拡大図を図２３に示す。なお、代表例として、トラ
ンジスタ３９０に含まれる酸化物半導体膜３６６近傍の拡大図を用いて説明する。図２３
に示すように、酸化物半導体膜３６６は、導電膜３６８又は導電膜３７０と接する領域３
６６ａと、絶縁膜３７６と接する領域３６６ｂと、絶縁膜３７２と接する領域３６６ｄと
を有する。なお、導電膜３７４の側面がテーパ形状を有する場合、導電膜３７４のテーパ
部と重なる領域３６６ｃを有してもよい。
【０３５８】
領域３６６ａは、ソース領域及びドレイン領域として機能する。導電膜３６８及び導電膜
３７０がタングステン、チタン、アルミニウム、銅、モリブデン、クロム、又はタンタル
単体若しくは合金等の酸素と結合しやすい導電材料を用いて形成される場合、酸化物半導
体膜３６６に含まれる酸素と導電膜３６８及び導電膜３７０に含まれる導電材料とが結合
し、酸化物半導体膜３６６において、酸素欠損が形成される。また、酸化物半導体膜３６
６に導電膜３６８及び導電膜３７０を形成する導電材料の構成元素の一部が混入する場合
もある。これらの結果、導電膜３６８又は導電膜３７０と接する領域３６６ａは、導電性
が高まり、ソース領域またはドレイン領域として機能する。
【０３５９】
領域３６６ｂは、低抵抗領域として機能する。領域３６６ｂには不純物元素として少なく
とも希ガス元素及び水素が含まれる。なお、導電膜３７４の側面がテーパ形状を有する場
合、不純物元素は導電膜３７４のテーパ部を通過して領域３６６ｃに添加されるため、領
域３６６ｃは、領域３６６ｂと比較して不純物元素の一例である希ガス元素の濃度が低い
が、不純物元素が含まれる。領域３６６ｃを有することで、トランジスタのソース−ドレ
イン耐圧を高めることができる。
【０３６０】
酸化物半導体膜３６６がスパッタリング法で形成される場合、領域３６６ａ乃至領域３６
６ｄはそれぞれ希ガス元素を含み、且つ領域３６６ａ及び領域３６６ｄと比較して、領域
３６６ｂ及び領域３６６ｃの方が希ガス元素の濃度が高い。これは、酸化物半導体膜３６
６がスパッタリング法で形成される場合、スパッタリングガスとして希ガスを用いるため
、酸化物半導体膜３６６に希ガスが含まれること、並びに領域３６６ｂ及び領域３６６ｃ
において、酸素欠損を形成するために、意図的に希ガスが添加されることが原因である。
なお、領域３６６ｂ及び領域３６６ｃにおいて、領域３６６ａ及び領域３６６ｄと異なる
希ガス元素が添加されていてもよい。
【０３６１】
また、領域３６６ｂは絶縁膜３７６と接するため、領域３６６ａ及び領域３６６ｄと比較
して、領域３６６ｂの方が水素の濃度が高い。また、領域３６６ｂから領域３６６ｃに水
素が拡散する場合、領域３６６ｃは、領域３６６ａ及び領域３６６ｄと比較して水素濃度
が高い。但し、領域３６６ｃより領域３６６ｂの方が、水素濃度が高い。
【０３６２】
領域３６６ｂ及び領域３６６ｃにおいて、二次イオン質量分析法により得られる水素の濃
度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、又は１×１０２０ａｔｏｍｓ／ｃｍ３以上
、又は５×１０２０ａｔｏｍｓ／ｃｍ３以上とすることができる。なお、領域３６６ａ及
び領域３６６ｄの二次イオン質量分析法により得られる水素濃度は、５×１０１９ａｔｏ
ｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以下、又は５×１０１８ａｔｏ
ｍｓ／ｃｍ３以下、又は１×１０１８ａｔｏｍｓ／ｃｍ３以下、又は５×１０１７ａｔｏ
ｍｓ／ｃｍ３以下、又は１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０３６３】
また、不純物元素として、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン
、又は塩素が酸化物半導体膜３６６に添加される場合、領域３６６ｂ及び領域３６６ｃに
のみ不純物元素を有する。このため、領域３６６ａ及び領域３６６ｄと比較して、領域３
６６ｂ及び領域３６６ｃの方が不純物元素の濃度が高い。なお、領域３６６ｂ及び領域３
６６ｃにおいて、二次イオン質量分析法により得られる不純物元素の濃度は、１×１０１
８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔ
ｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、又は５×１０１９ａｔｏｍｓ
／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０３６４】
領域３６６ｄと比較して、領域３６６ｂ及び領域３６６ｃは、水素濃度が高く、且つ希ガ
ス元素の添加による酸素欠損量が多い。このため、導電性が高くなり、低抵抗領域として
機能する。代表的には、領域３６６ｂ及び領域３６６ｃの抵抗率として、１×１０−３Ω
ｃｍ以上１×１０４Ωｃｍ未満、又は１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満と
することができる。
【０３６５】
なお、領域３６６ｂ及び領域３６６ｃにおいて、水素の量は酸素欠損の量と同じ又は少な
いと、水素が酸素欠損に捕獲されやすく、チャネルである領域３６６ｄに拡散しにくい。
この結果、ノーマリーオフ特性のトランジスタを作製することができる。
【０３６６】
領域３６６ｄは、チャネルとして機能する。
【０３６７】
また、導電膜３６８、導電膜３７０及び導電膜３７４をマスクとして酸化物半導体膜３６
６に不純物元素を添加した後、導電膜３６８、導電膜３７０及び導電膜３７４それぞれの
上面形状における面積を縮小してもよい（図２３（Ｂ）参照）。より具体的には、酸化物
半導体膜３６６に不純物元素を添加した後、導電膜３７４上のマスク（例えば、フォトレ
ジストなど）に対してスリミング処理を行う。次に、該マスクを用いて導電膜３７４およ
び絶縁膜３７２をエッチングする。上記工程によって、図２３（Ｂ）に示す導電膜３７４
ａ及び絶縁膜３７２ａを形成することができる。スリミング処理としては、例えば、酸素
ラジカルなどを用いるアッシング処理を適用することができる。
【０３６８】
この結果、酸化物半導体膜３６６において、領域３６６ｃ及びチャネルである領域３６６
ｄの間に、オフセット領域３６６ｅが形成される。なお、チャネル長方向におけるオフセ
ット領域３６６ｅの長さは、０．１μｍ未満とすることで、トランジスタのオン電流の低
下を低減することが可能である。
【０３６９】
絶縁膜３７２及び絶縁膜２７２はゲート絶縁膜として機能する。
【０３７０】
導電膜３６８及び導電膜３７０、並びに導電膜２６８及び導電膜２７０は、ソース電極ま
たはドレイン電極として機能する。
【０３７１】
導電膜３７４及び導電膜２７４は、ゲート電極として機能する。
【０３７２】
本実施の形態に示すトランジスタ３９０及びトランジスタ３９４は、導電膜３７４と、導
電膜３６８及び導電膜３７０とが重ならず、導電膜３７４と、導電膜３６８及び導電膜３
７０との間の寄生容量を低減することが可能である。また、導電膜２７４と、導電膜２６
８及び導電膜２７０とが重ならず、導電膜２７４と、導電膜２６８及び導電膜２７０との
間の寄生容量を低減することが可能である。この結果、基板３６２として大面積基板を用
いた場合、導電膜３６８、導電膜３７０及び導電膜３７４、並びに導電膜２６８及び導電
膜２７０及び導電膜２７４における信号遅延を低減することが可能である。
【０３７３】
また、トランジスタ３９０において、導電膜３６８、導電膜３７０及び導電膜３７４をマ
スクとして、希ガス元素を酸化物半導体膜３６６に添加することで、酸素欠損を有する領
域が形成される。また、トランジスタ３９４において、導電膜２６８、導電膜２７０及び
導電膜２７４をマスクとして、不純物元素が酸化物半導体膜２６６に添加することで、酸
素欠損を有する領域が形成される。さらに、酸素欠損を有する領域が、水素を含む絶縁膜
３７６と接するため、絶縁膜３７６に含まれる水素が酸素欠損を有する領域に拡散するこ
とで、低抵抗領域が形成される。すなわち、セルフアラインで低抵抗領域を形成すること
ができる。
【０３７４】
また、本実施の形態に示すトランジスタ３９０及びトランジスタ３９４は、領域３６６ｂ
に、希ガスを添加することで、酸素欠損を形成するとともに、水素を添加している。この
ため、領域３６６ｂにおける導電率を高めることが可能であるとともに、トランジスタご
との領域３６６ｂの導電率のばらつきを低減することが可能である。すなわち、領域３６
６ｂに希ガス及び水素を添加することで、領域３６６ｂの導電率の制御が可能である。
【０３７５】
以下に、図２１に示す構成の詳細について説明する。
【０３７６】
基板３６２としては、図１２に示す基板６４０を適宜用いることができる。
【０３７７】
絶縁膜３６４は、図１２に示す絶縁膜６５２を適宜用いることができる。
【０３７８】
酸化物半導体膜３６６及び酸化物半導体膜２６６は、図１２に示す酸化物半導体６６０を
適宜用いることができる。
【０３７９】
絶縁膜２７２及び絶縁膜３７２は、図１２に示すゲート絶縁膜６５３を適宜用いることが
できる。
【０３８０】
導電膜３６８、３７０、３７４、２６８、２７０、２６１、２７４としては、アルミニウ
ム、クロム、銅、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステ
ンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素
を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムの
いずれか一又は複数から選択された金属元素を用いてもよい。また、上記導電膜は、単層
構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の
単層構造、マンガンを含む銅膜の単層構造、アルミニウム膜上にチタン膜を積層する二層
構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜
を積層する二層構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層
する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜と、そのチタ
ン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、マンガ
ンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造
等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロ
ム、ネオジム、スカンジウムから選ばれた元素の一又は複数組み合わせた合金膜、もしく
は窒化膜を用いてもよい。
【０３８１】
また、導電膜３６８、３７０、３７４、２６８、２７０、２６１、２７４は、インジウム
錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウ
ム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化
物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する
導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属
元素の積層構造とすることもできる。
【０３８２】
導電膜３６８、３７０、３７４、２６８、２７０、２６１、２７４の厚さは、３０ｎｍ以
上５００ｎｍ以下、又は１００ｎｍ以上４００ｎｍ以下とすることができる。
【０３８３】
絶縁膜３７６としては、水素を含む膜であり、代表的には窒化物絶縁膜がある。窒化物絶
縁膜としては、窒化シリコン、窒化アルミニウム等を用いて形成することができる。
【０３８４】
＜トランジスタの構成例２＞
次に、実施の形態１および実施の形態２で示したトランジスタ１１１乃至１１３に適用可
能な、トランジスタ４５０について、図２４を用いて説明する。
【０３８５】
図２４（Ａ）乃至図２４（Ｃ）に、トランジスタ４５０の上面図及び断面図を示す。図２
４（Ａ）はトランジスタ４５０の上面図であり、図２４（Ｂ）は、図２４（Ａ）の一点鎖
線Ｙ３−Ｙ４間の断面図であり、図２４（Ｃ）は、図２４（Ａ）の一点鎖線Ｘ３−Ｘ４間
の断面図である。
【０３８６】
図２４に示すトランジスタ４５０は、基板４０２上に形成された絶縁膜４０４上の酸化物
半導体膜４０６と、酸化物半導体膜４０６と接する絶縁膜４０８と、絶縁膜４０８を介し
て酸化物半導体膜４０６と重なる導電膜４１４と、酸化物半導体膜４０６に接する絶縁膜
４１８と、絶縁膜４１８上に形成された絶縁膜４１６と、絶縁膜４１８及び絶縁膜４１６
の開口部４４０ａにおいて酸化物半導体膜４０６と接する導電膜４１０と、絶縁膜４１８
及び絶縁膜４１６の開口部４４０ｂにおいて酸化物半導体膜４０６と接する導電膜４１２
を有する。
【０３８７】
トランジスタ４５０において、導電膜４１４はゲート電極として機能する。また、導電膜
４１０及び導電膜４１２は、ソース電極及びドレイン電極として機能する。
【０３８８】
酸化物半導体膜４０６において、導電膜４１０、導電膜４１２及び導電膜４１４と重なら
ない領域には、酸素欠損を形成する元素を有する。以下、酸素欠損を形成する元素を、不
純物元素として説明する。不純物元素の代表例としては、水素、ホウ素、炭素、窒素、フ
ッ素、アルミニウム、シリコン、リン、塩素、希ガス元素等がある。希ガス元素の代表例
としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。
【０３８９】
不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の結
合が切断され、酸素欠損が形成される。又は、不純物元素が酸化物半導体膜に添加される
と、酸化物半導体膜中の金属元素と結合していた酸素が金属元素から脱離し不純物元素と
結合し、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が
増加し、導電性が高くなる。
【０３９０】
基板４０２としては、図１２に示す基板６４０を適宜用いることができる。
【０３９１】
絶縁膜４０４としては、図１２に示す絶縁膜６５２を適宜用いることができる。
【０３９２】
酸化物半導体膜４０６は、図１２に示す酸化物半導体６６０を適宜用いることができる。
【０３９３】
絶縁膜４０８は、図１２に示すゲート絶縁膜６５３を適宜用いることができる。
【０３９４】
導電膜４１０、４１２、４１４は、図２１に示す、導電膜３６８、３７０、３７４、２６
８、２７０、２６１、２７４を適宜用いることができる。
【０３９５】
絶縁膜４１６は、加熱により酸素を放出する酸化物絶縁膜を用いることで、絶縁膜４１６
に含まれる酸素を、酸化物半導体膜４０６に供給することが可能である。
【０３９６】
絶縁膜４１６として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化
シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ酸化物など
を用いればよく、単層又は積層で設けることができる。
【０３９７】
絶縁膜４１８は、外部からの水素、水等のバリア膜として機能する膜であることが好まし
い。絶縁膜４１８として、例えば窒化シリコン、窒化酸化シリコン、酸化アルミニウムな
どを用いればよく、単層又は積層で設けることができる。
【０３９８】
絶縁膜４１６及び絶縁膜４１８の厚さはそれぞれ、３０ｎｍ以上５００ｎｍ以下、又は１
００ｎｍ以上４００ｎｍ以下とすることができる。
【０３９９】
トランジスタ４５０は、導電膜４１４と、導電膜４１０及び導電膜４１２とが重ならず、
導電膜４１４と、導電膜４１０及び導電膜４１２との間の寄生容量を低減することが可能
である。この結果、導電膜４１０、導電膜４１２及び導電膜４１４における信号遅延を低
減することが可能である。
【０４００】
また、トランジスタ４５０において、導電膜４１４をマスクとして、不純物元素が酸化物
半導体膜４０６に添加される。すなわち、セルフアラインで低抵抗領域を形成することが
可能になる。
【０４０１】
なお、図２１に示すトランジスタ３９４と同様に、トランジスタ４５０は、絶縁膜４０４
の下に、酸化物半導体膜４０６と重なるように導電膜を設けて、デュアルゲート構造にす
ることができる。
【０４０２】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
【０４０３】
（実施の形態７）
本実施の形態では、実施の形態１および実施の形態２で示した、トランジスタ１１１乃至
１１３に適用可能なトランジスタの変形例について、図３７乃至図３９を用いて説明する
。図３７に示すトランジスタは、基板８２１上の絶縁膜８２４上に形成された酸化物半導
体膜８２８と、酸化物半導体膜８２８に接する絶縁膜８３７と、絶縁膜８３７と接し且つ
酸化物半導体膜８２８と重畳する導電膜８４０と、を有する。なお、絶縁膜８３７は、ゲ
ート絶縁膜としての機能を有する。また、導電膜８４０は、ゲート電極としての機能を有
する。
【０４０４】
また、酸化物半導体膜８２８に接する絶縁膜８４６、及び絶縁膜８４６に接する絶縁膜８
４７が、トランジスタに設けられている。また、絶縁膜８４６及び絶縁膜８４７の開口部
において、酸化物半導体膜８２８と接する導電膜８５６、８５７が、トランジスタに設け
られている。なお、導電膜８５６、８５７は、ソース電極及びドレイン電極としての機能
を有する。また、絶縁膜８４７及び導電膜８５６、８５７と接する絶縁膜８６２が設けら
れている。
【０４０５】
なお、本実施の形態に示すトランジスタの構成、並び該構成に接する導電膜及び絶縁膜は
、先の実施の形態に示すトランジスタの構成、並びに該構成に接する導電膜及び絶縁膜を
適宜用いることができる。
【０４０６】
図３７（Ａ）に示すトランジスタにおいて、酸化物半導体膜８２８は、導電膜８４０と重
なる領域に形成される領域８２８ａと、領域８２８ａを挟み、且つ不純物元素を含む領域
８２８ｂ、８２８ｃとを有する。また、導電膜８５６、８５７は、領域８２８ｂ、８２８
ｃと接する。領域８２８ａはチャネル領域として機能する。領域８２８ｂ、８２８ｃは、
領域８２８ａと比較して、抵抗率が低く、低抵抗領域ということができる。また、領域８
２８ｂ、８２８ｃは、ソース領域及びドレイン領域として機能する。
【０４０７】
または、図３７（Ｂ）に示すトランジスタのように、酸化物半導体膜８２８において、導
電膜８５６、８５７と接する領域８２８ｄ、８２８ｅに、不純物元素が添加されていなく
ともよい。この場合、導電膜８５６、８５７と接する領域８２８ｄ、８２８ｅと領域８２
８ａとの間に、不純物元素を有する領域８２８ｂ、８２８ｃを有する。なお、領域８２８
ｄ、８２８ｅは、導電膜８５６、８５７に電圧が印加されると導電性を有するため、ソー
ス領域及びドレイン領域としての機能を有する。
【０４０８】
なお、図３７（Ｂ）に示すトランジスタは、導電膜８５６、８５７を形成した後、導電膜
８４０及び導電膜８５６、８５７をマスクとして、不純物元素を酸化物半導体膜に添加す
ることで、形成できる。
【０４０９】
導電膜８４０において、導電膜８４０の端部がテーパ形状であってもよい。即ち、絶縁膜
８３７及び導電膜８４０が接する面と、導電膜８４０の側面となす角度θ１が、９０°未
満、または１０°以上８５°以下、または１５°以上８５°以下、または３０°以上８５
°以下、または４５°以上８５°以下、または６０°以上８５°以下であってもよい。角
度θ１を、９０°未満、または１０°以上８５°以下、または１５°以上８５°以下、ま
たは３０°以上８５°以下、または４５°以上８５°以下、または６０°以上８５°以下
とすることで、絶縁膜８３７及び導電膜８４０の側面における絶縁膜８４６の被覆性を高
めることが可能である。
【０４１０】
次に、領域８２８ｂ、８２８ｃの変形例について説明する。なお、図３７（Ｃ）乃至図３
７（Ｆ）は、図３７（Ａ）に示す酸化物半導体膜８２８の近傍の拡大図である。ここでは
、チャネル長Ｌは、一対の不純物元素を含む領域の間隔である。
【０４１１】
図３７（Ｃ）に示すように、チャネル長方向の断面形状において、領域８２８ａ及び領域
８２８ｂ、８２８ｃの境界が、絶縁膜８３７を介して、導電膜８４０の端部と、一致また
は略一致している。即ち、上面形状において、領域８２８ａ及び領域８２８ｂ、８２８ｃ
の境界が、導電膜８４０の端部と、一致または略一致している。
【０４１２】
または、図３７（Ｄ）に示すように、チャネル長方向の断面形状において、領域８２８ａ
が、導電膜８４０と重ならない領域を有する。該領域はオフセット領域としての機能を有
する。チャネル長方向におけるオフセット領域の長さをＬｏｆｆと示す。なお、オフセッ
ト領域が複数ある場合は、一つのオフセット領域の長さをＬｏｆｆという。Ｌｏｆｆは、
チャネル長Ｌに含まれる。また、Ｌｏｆｆは、チャネル長Ｌの２０％未満、または１０％
未満、または５％未満、または２％未満である。
【０４１３】
または、図３７（Ｅ）に示すように、チャネル長方向の断面形状において、領域８２８ｂ
、８２８ｃが、絶縁膜８３７を介して、導電膜８４０と重なる領域を有する。該領域はオ
ーバーラップ領域としての機能を有する。チャネル長方向におけるオーバーラップ領域の
長さをＬｏｖと示す。Ｌｏｖは、チャネル長Ｌの２０％未満、または１０％未満、または
５％未満、または２％未満である。
【０４１４】
または、図３７（Ｆ）に示すように、チャネル長方向の断面形状において、領域８２８ａ
と領域８２８ｂの間に領域８２８ｆを有し、領域８２８ａと領域８２８ｃの間に領域８２
８ｇを有する。領域８２８ｆ、８２８ｇは、領域８２８ｂ、８２８ｃより不純物元素の濃
度が低く、抵抗率が高い。ここでは、領域８２８ｆ、８２８ｇは、絶縁膜８３７と重なる
が、絶縁膜８３７及び導電膜８４０と重なってもよい。
【０４１５】
なお、図３７（Ｃ）乃至図３７（Ｆ）は、図３７（Ａ）に示すトランジスタを用いての説
明を行ったが、図３７（Ｂ）に示すトランジスタを、図３７（Ｃ）乃至図３７（Ｆ）の構
造に適宜適用しても良い。
【０４１６】
図３８（Ａ）に示すトランジスタは、絶縁膜８３７の端部が、導電膜８４０の端部より外
側に位置する。即ち、絶縁膜８３７が、導電膜８４０から迫り出した形状を有する。領域
８２８ａから絶縁膜８４６を遠ざけることが可能であるため、絶縁膜８４６に含まれる窒
素、水素等が、チャネル領域として機能する領域８２８ａに入り込むのを抑制することが
できる。
【０４１７】
図３８（Ｂ）に示すトランジスタは、絶縁膜８３７及び導電膜８４０がテーパ形状であり
、且つそれぞれのテーパ部の角度が異なる。即ち、絶縁膜８３７及び導電膜８４０が接す
る面と、導電膜８４０の側面のなす角度θ１と、酸化物半導体膜８２８及び絶縁膜８３７
が接する面と、絶縁膜８３７の側面のなす角度θ２との角度が異なる。角度θ２は、９０
°未満、または３０°以上８５°以下、または４５°以上７０°以下であってもよい。例
えば、角度θ２が角度θ１より小さいと、絶縁膜８４６の被覆性が高まる。また、角度θ
２が角度θ１より大きいと、トランジスタの微細化が可能である。
【０４１８】
次に、領域８２８ｂ、８２８ｃの変形例について、図３８（Ｃ）乃至図３８（Ｆ）を用い
て説明する。なお、図３８（Ｃ）乃至図３８（Ｆ）は、図３８（Ａ）に示す酸化物半導体
膜８２８の近傍の拡大図である。
【０４１９】
図３８（Ｃ）に示すように、チャネル長方向の断面形状において、領域８２８ａ及び領域
８２８ｂ、８２８ｃの境界が、導電膜８４０の端部と、絶縁膜８３７を介して、一致また
は略一致している。即ち、上面形状において、領域８２８ａ及び領域８２８ｂ、８２８ｃ
の境界が、導電膜８４０の端部と、一致若しくは略一致している。
【０４２０】
または、図３８（Ｄ）に示すように、チャネル長方向の断面形状において、領域８２８ａ
が、導電膜８４０と重ならない領域を有する。該領域はオフセット領域としての機能を有
する。即ち、上面形状において、領域８２８ｂ、８２８ｃの端部が、絶縁膜８３７の端部
と、一致または略一致しており、導電膜８４０の端部と重ならない。
【０４２１】
または、図３８（Ｅ）に示すように、チャネル長方向の断面形状において、領域８２８ｂ
、８２８ｃが、絶縁膜８３７を介して、導電膜８４０と重なる領域を有する。該領域をオ
ーバーラップ領域という。即ち、上面形状において、領域８２８ｂ、８２８ｃの端部が、
導電膜８４０と重なる。
【０４２２】
または、図３８（Ｆ）に示すように、チャネル長方向の断面形状において、領域８２８ａ
と領域８２８ｂの間に領域８２８ｆを有し、領域８２８ａと領域８２８ｃの間に領域８２
８ｇを有する。領域８２８ｆ、８２８ｇは、領域８２８ｂ、８２８ｃより不純物元素の濃
度が低く、抵抗率が高い。ここでは、領域８２８ｆ、８２８ｇは、絶縁膜８３７と重なる
が、絶縁膜８３７及び導電膜８４０と重なってもよい。
【０４２３】
なお、図３８（Ｃ）乃至図３８（Ｆ）は、図３８（Ａ）に示すトランジスタを用いて説明
を行ったが、図３８（Ｂ）に示すトランジスタを、図３８（Ｃ）乃至図３８（Ｆ）の構造
に適宜適用しても良い。
【０４２４】
図３９（Ａ）に示すトランジスタは、導電膜８４０が積層構造であり、絶縁膜８３７と接
する導電膜８４０ａ、及び導電膜８４０ａに接する導電膜８４０ｂを有する。また、導電
膜８４０ａの端部は、導電膜８４０ｂの端部より外側に位置する。即ち、導電膜８４０ａ
が、導電膜８４０ｂから迫り出した形状を有する。
【０４２５】
次に、領域８２８ｂ、８２８ｃの変形例について説明する。なお、図３９（Ｂ）乃至図３
９（Ｅ）は、図３９（Ａ）に示す酸化物半導体膜８２８の近傍の拡大図である。
【０４２６】
図３９（Ｂ）に示すように、チャネル長方向の断面形状において、領域８２８ａ及び領域
８２８ｂ、８２８ｃの境界が、導電膜８４０に含まれる導電膜８４０ａの端部と、絶縁膜
８３７を介して、一致または略一致している。即ち、上面形状において、領域８２８ａ及
び領域８２８ｂ、８２８ｃの境界が、導電膜８４０ａの端部と、一致または略一致してい
る。
【０４２７】
または、図３９（Ｃ）に示すように、チャネル長方向の断面形状において、領域８２８ａ
が、導電膜８４０と重ならない領域を有する。該領域はオフセット領域としての機能を有
する。即ち、上面形状において、領域８２８ｂ、８２８ｃの端部が、導電膜８４０ａの端
部と重ならない。
【０４２８】
または、図３９（Ｄ）に示すように、チャネル長方向の断面形状において、領域８２８ｂ
、８２８ｃが、導電膜８４０、ここでは導電膜８４０ａと重なる領域を有する。該領域を
オーバーラップ領域という。即ち、上面形状において、領域８２８ｂ、８２８ｃの端部が
、導電膜８４０ａと重なる。
【０４２９】
または、図３９（Ｅ）に示すように、チャネル長方向の断面形状において、領域８２８ａ
と領域８２８ｂの間に領域８２８ｆを有し、領域８２８ａと領域８２８ｃの間に領域８２
８ｇを有する。不純物元素は、導電膜８４０ａを通過して領域８２８ｆ、８２８ｇに添加
されるため、領域８２８ｆ、８２８ｇは、領域８２８ｂ、８２８ｃより不純物元素の濃度
が低く、抵抗率が高い。なお、ここでは、領域８２８ｆ、８２８ｇは、導電膜８４０ａま
たは導電膜８４０ｂと重なってもよい。
【０４３０】
なお、絶縁膜８３７の端部が、導電膜８４０ａの端部より外側に位置してもよい。
【０４３１】
または、絶縁膜８３７の側面は湾曲してしてもよい。
【０４３２】
または、絶縁膜８３７がテーパ形状であってもよい。即ち、酸化物半導体膜８２８及び絶
縁膜８３７が接する面と、絶縁膜８３７の側面のなす角度が９０°未満、好ましくは３０
°以上９０°未満であってもよい。
【０４３３】
図３９に示すように、酸化物半導体膜８２８が、領域８２８ｂ、８２８ｃより、不純物元
素の濃度が低く、抵抗率が高い領域８２８ｆ、８２８ｇを有することで、ドレイン領域の
電界緩和が可能である。そのため、ドレイン領域の電界に起因したトランジスタのしきい
値電圧の変動などの劣化を低減することが可能である。
【０４３４】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
【符号の説明】
【０４３５】
１００    メモリセル
１０１    メモリセル
１１１    トランジスタ
１１２    トランジスタ
１１３    トランジスタ
１１４    トランジスタ
１１５    トランジスタ
１１６    容量素子
１１６ａ    容量素子
１１７    容量素子
２６１    導電膜
２６６    酸化物半導体膜
２６８    導電膜
２７０    導電膜
２７２    絶縁膜
２７４    導電膜
３６２    基板
３６４    絶縁膜
３６６    酸化物半導体膜
３６６ａ    領域
３６６ｂ    領域
３６６ｃ    領域
３６６ｄ    領域
３６６ｅ    オフセット領域
３６８    導電膜
３７０    導電膜
３７２    絶縁膜
３７２ａ    絶縁膜
３７４    導電膜
３７４ａ    導電膜
３７６    絶縁膜
３９０    トランジスタ
３９４    トランジスタ
４０２    基板
４０４    絶縁膜
４０６    酸化物半導体膜
４０８    絶縁膜
４１０    導電膜
４１２    導電膜
４１４    導電膜
４１６    絶縁膜
４１８    絶縁膜
４４０ａ    開口部
４４０ｂ    開口部
４５０    トランジスタ
５００    半導体装置
５０１    メモリセルアレイ
５０２    行選択ドライバ
５０３    列選択ドライバ
５０４    Ａ／Ｄコンバータ
５１７    デコーダ
５１８    制御回路
５２１    デコーダ
５２２    ラッチ回路
５２３    Ｄ／Ａコンバータ
５２４    スイッチ回路
５２５    トランジスタ
５３１    コンパレータ
５３２    エンコーダ
５３３    ラッチ回路
５３４    バッファ
６４０    基板
６５２    絶縁膜
６５３    ゲート絶縁膜
６５４    絶縁膜
６５５    絶縁膜
６６０    酸化物半導体
６６１    酸化物半導体
６６２    酸化物半導体
６６３    酸化物半導体
６７１    ソース電極
６７２    ドレイン電極
６７３    ゲート電極
６７４    導電膜
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    半導体装置
７０４    実装基板
８２１    基板
８２４    絶縁膜
８２８    酸化物半導体膜
８２８ａ    領域
８２８ｂ    領域
８２８ｃ    領域
８２８ｄ    領域
８２８ｅ    領域
８２８ｆ    領域
８２８ｇ    領域
８３７    絶縁膜
８４０    導電膜
８４０ａ    導電膜
８４０ｂ    導電膜
８４６    絶縁膜
８４７    絶縁膜
８５６    導電膜
８５７    導電膜
８６２    絶縁膜
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍端末
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
１０００    基板
１００１    素子分離層
１００２    側壁絶縁層
１００３    不純物領域
１００４    ゲート絶縁膜
１００５    ゲート電極
１００６    絶縁膜
１０１１    キャパシタ電極
１０１２    キャパシタ電極
１０１３    キャパシタ絶縁膜
１０１４    キャパシタ電極
１０１５    キャパシタ絶縁膜
１０１６    キャパシタ電極
１０２１    プラグ
１０２４    プラグ
１０２９    プラグ
１０３１    配線
１０３３    配線
１０３６    配線
１０４１    配線
１０４２    配線
１０４３    配線
【図１】
2018195370.tif 000008
【図２】
2018195370.tif 000009
【図３】
2018195370.tif 000010
【図４】
2018195370.tif 000011
【図５】
2018195370.tif 000012
【図６】
2018195370.tif 000013
【図７】
2018195370.tif 000014
【図８】
2018195370.tif 000015
【図９】
2018195370.tif 000016
【図１０】
2018195370.tif 000017
【図１１】
2018195370.tif 000018
【図１２】
2018195370.tif 000019
【図１３】
2018195370.tif 000020
【図１４】
2018195370.tif 000021
【図１５】
2018195370.tif 000022
【図１６】
2018195370.tif 000023
【図１７】
2018195370.tif 000024
【図１８】
2018195370.tif 000025
【図１９】
2018195370.tif 000026
【図２０】
2018195370.tif 000027
【図２１】
2018195370.tif 000028
【図２２】
2018195370.tif 000029
【図２３】
2018195370.tif 000030
【図２４】
2018195370.tif 000031
【図２５】
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【図２６】
2018195370.tif 000033
【図２７】
2018195370.tif 000034
【図２８】
2018195370.tif 000035
【図２９】
2018195370.tif 000036
【図３０】
2018195370.tif 000037
【図３１】
2018195370.tif 000038
【図３２】
2018195370.tif 000039
【図３３】
2018195370.tif 000040
【図３４】
2018195370.tif 000041
【図３５】
2018195370.tif 000042
【図３６】
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【図３７】
2018195370.tif 000044
【図３８】
2018195370.tif 000045
【図３９】
2018195370.tif 000046
【図４０】
2018195370.tif 000047
【図４１】
2018195370.tif 000048
【図４２】
2018195370.tif 000049
【図４３】
2018195370.tif 000050
【手続補正書】
【提出日】平成30年9月3日(2018.9.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１乃至第５のトランジスタと、第１及び第２のノードと、容量素子と、ビット線と、電源線と、を有する半導体装置を用いて、Ｍ＋Ｎビットのデータの書き込み動作と読み出し動作をおこなう半導体装置の駆動方法であり、
前記書き込み動作は、
前記第１及び第３のトランジスタをオン状態にして、前記第１のノードに前記第１のデータを与える第１のステップと、
前記第２のトランジスタをオン状態にして、前記第１及び第３のトランジスタをオフ状態にして、前記第２のノードに前記第２のデータを与える第２のステップと、
前記第１及び第２のノードを電気的に浮遊状態にする第３のステップと、を有し、
前記読み出し動作は、
前記電源線と前記ビット線との間に電位差を与える第４のステップと、
前記ビット線を電気的に浮遊状態にする第５のステップと、
前記第４のトランジスタをオン状態にして、前記ビット線の充電を行う第６のステップと、を有することを特徴とする半導体装置の駆動方法。
【請求項２】
請求項１において、
前記第１乃至３のトランジスタは、酸化物半導体層を有することを特徴とする半導体装置の駆動方法。