(57)【要約】【課題】簡易的な構成で欠陥情報を記憶するメモリのサイズ削減と回路規模の削減との両方を達成することを目的とする。【解決手段】ひとまとまりの複数の画素の単位で読み出し可能な撮像装置であって、複数の画素の単位で欠陥画素情報を記憶する記憶手段と、複数の画素の単位で記憶手段より欠陥画素情報を読み出す読み出し手段と、読み出し手段により読み出された欠陥画素情報に基づいて欠陥画素を補正する補正手段と、を有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
ひとまとまりの複数の画素の単位で読み出し可能な撮像装置であって、
前記複数の画素の単位で欠陥画素情報を記憶する記憶手段と、
前記複数の画素の単位で前記記憶手段より前記欠陥画素情報を読み出す読み出し手段と、
前記読み出し手段により読み出された前記欠陥画素情報に基づいて欠陥画素を補正する補正手段と、
を有する撮像装置。
【請求項２】
前記読み出し手段により読み出された前記欠陥画素情報に基づいて前記複数の画素の単位で前記複数の画素の中に欠陥画素が含まれているか否かの判定を行う判定手段を更に有し、
前記補正手段は、前記判定手段により前記複数の画素の中に欠陥画素が含まれていると判定された場合、前記欠陥画素を補正する請求項１記載の撮像装置。
【請求項３】
前記複数の画素の単位で前記欠陥画素情報を前記記憶手段に書き込む書き込み手段を更に有する請求項１又は２記載の撮像装置。
【請求項４】
前記欠陥画素情報は、画像の水平方向及び垂直方向のうち少なくとも一方向に対して複数の画素をひとまとまりとした際の座標と、前記複数の画素のうち欠陥画素を特定する情報と、を含む請求項１乃至３何れか１項記載の撮像装置。
【請求項５】
前記欠陥画素情報は、更に、左目用の撮像素子に係る画素か、右目用の撮像素子に係る画素かを識別する情報を含む請求項４記載の撮像装置。
【請求項６】
前記欠陥画素を特定する情報は、欠陥画素フラグである請求項４又は５記載の撮像装置。
【請求項７】
前記欠陥画素フラグは、前記複数の画素それぞれに対して欠陥画素か否かを示す信号である請求項６記載の撮像装置。
【請求項８】
前記複数の画素は、ベイヤーの逓倍の画素群である請求項１乃至７何れか１項記載の撮像装置。
【請求項９】
前記複数の画素は、ベイヤーである請求項１乃至７何れか１項記載の撮像装置。
【請求項１０】
ひとまとまりの複数の画素の単位で読み出し可能な撮像装置が実行する欠陥画素の補正方法であって、
前記撮像装置は、前記複数の画素の単位で欠陥画素情報を記憶する記憶手段を有し、
前記複数の画素の単位で前記記憶手段より前記欠陥画素情報を読み出す読み出し工程と、
前記読み出し工程により読み出された前記欠陥画素情報に基づいて欠陥画素を補正する補正工程と、
を含む欠陥画素の補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及び欠陥画素の補正方法に関する。
【背景技術】
【０００２】
近年、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサやＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサを用いた撮像装置が広く用いられている。これらのイメージセンサにおいては半導体の不良等により正しい出力ができない画素、いわゆる欠陥画素が存在することが知られており、これに起因して画質劣化が生じている。欠陥画素は画質の観点から存在しないことが望ましいが、一般的にイメージセンサの欠陥画素そのものをすべて除去することは困難である。このような背景から、イメージセンサから出力される画像データに対して、撮像装置は、欠陥画素の検出及び補正を行う欠陥補正を行う。これは製造工程時等で予め欠陥画素を検出し、欠陥画素の位置情報をバッファやメモリ等の撮像装置の記憶装置に記憶しておく。そして実際に使用するときには、撮像装置が記憶されている欠陥画素の位置情報に基づいて欠陥画素を識別し、欠陥画素に隣接する複数の画素の平均値等で置換して補正することで行われる。
ところで、近年のイメージセンサの高解像度化によるピクセルクロックの高速化を防ぐため、複数の画素を同時に読み出せる撮像装置が登場している。このような撮像装置においては、一般的に高解像度化による欠陥画素数の増加及び複数画素同時読み出しによる処理の並列化を伴う。欠陥画素数の増加は、欠陥画素の位置情報を記憶するための使用メモリ量が増加するという問題がある。処理の並列化は、並列処理数分の回路が必要になるため回路規模が増加するという問題がある。これらの問題に鑑み、特許文献１では、欠陥画素の位置情報を欠陥画素座標と２ｂｉｔの隣接欠陥画素フラグ情報とで構成することで、メモリサイズを削減する構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１５４５３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示の技術では、欠陥画素の位置情報を記憶するメモリのサイズの削減を図っている。しかしながら、複数の画素の単位で欠陥画素情報をメモリに情報を記憶し、複数の画素の単位で欠陥画素情報をメモリから読み出す撮像装置への適用に関しては言及されていない。したがって、撮像装置において簡易的な構成でメモリサイズの削減と回路規模の削減との両方を満たすことは困難であった。
【課題を解決するための手段】
【０００５】
本発明の撮像装置は、ひとまとまりの複数の画素の単位で読み出し可能な撮像装置であって、前記複数の画素の単位で欠陥画素情報を記憶する記憶手段と、前記複数の画素の単位で前記記憶手段より前記欠陥画素情報を読み出す読み出し手段と、前記読み出し手段により読み出された前記欠陥画素情報に基づいて欠陥画素を補正する補正手段と、を有する。
【発明の効果】
【０００６】
本発明によれば、簡易的な構成で欠陥情報を記憶するメモリのサイズ削減と回路規模の削減との両方を達成することができる。
【図面の簡単な説明】
【０００７】
【図１】撮像装置の構成の一例を示す図である。
【図２】欠陥検出部の構成の一例を示す図である。
【図３】画像及び欠陥画素情報の一例を示す図である。
【図４】欠陥検出処理の一例を示したフローチャートである。
【図５】欠陥補正部の構成の一例を示す図である。
【図６】欠陥補正値の算出を説明するための図である。
【図７】欠陥補正処理の一例を示したフローチャートである。
【図８】欠陥画素情報の一例を示す図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面に基づいて説明する。
【０００９】
＜＜実施形態１＞＞
図１は、撮像装置の構成の一例を示す図である。図１において、撮像装置はレンズ１０１、撮像素子１０２、撮像データ受信部１０３、画像処理部１０４、記憶部１０５、制御部１０６から構成される。
レンズ１０１は、光源からの入射光や被写体からの反射光を集光して撮像素子１０２へ導く。撮像素子１０２は、画素が２次元のマトリクス状に配置されており、ベイヤーを構成する４画素（Ｒ／Ｇｒ／Ｇｂ／Ｂ）のデータを同時に読み出し可能な構成である。同時に読み出し可能な画素の単位は、ベイヤーを構成する４画素以外にも水平方向や垂直方向等一方向に隣接する２画素、ベイヤーの逓倍の画素群等、複数の画素であればよい。撮像素子１０２は、レンズ１０１を通過した光に対して電子シャッター等により露光制御を行った後、光電変換することで被写体の明暗の情報をアナログの電気信号に変換する。撮像素子１０２の表面にはカラーフィルタが配置されており、撮像素子１０２は、被写体の色情報も取得できる。その後、電気信号はＡ／Ｄ変換（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ変換）されることで、ディジタルの電気信号（画像データ）となって出力される。撮像データ受信部１０３は、撮像素子１０２から画像データを受信する。その際に、撮像データ受信部１０３は、画像の同期信号のフォーマットの変換や撮像素子１０２から同時に出力される画素をバッファリングして、後段の処理部が処理しやすい画素数に変更して出力してもよい。画像処理部１０４は、撮像データ受信部１０３から出力された画像データに対して各種画像処理を行う。画像処理部１０４には後述する図２に示す欠陥検出部２００、後述する図５に示す欠陥補正部５００が含まれる。記憶部１０５は不揮発性メモリであり、画像処理部１０４で使用されるデータや制御部１０６をマイコンで構成する場合はマイコンが実行するプログラム等が格納されている。画像処理部１０４で使用されるデータには欠陥画素の位置情報が含まれており、撮像装置起動時に制御部１０６によって記憶部１０５から画像処理部１０４の中の欠陥検出部２００の欠陥画素情報記憶部２０５に転送される。制御部１０６は、撮像データ受信部１０３と画像処理部１０４との制御や記憶部１０５に記憶されているデータの各処理部への展開を行う。
【００１０】
図２は、欠陥検出部２００の構成の一例を示す図である。欠陥検出部２００は、閾値比較部２０１、水平・垂直カウンタ部２０２、検出イネーブル生成部２０３、ライト制御部２０４、欠陥画素情報記憶部２０５から構成される。欠陥検出部２００に入力される画像は図３（ａ）を例に説明する。図３（ａ）の画素は、Ｗ：３８４０×Ｈ：２１６０画素、灰色で塗りつぶされた画素が欠陥画素、欠陥画素は最大で８１９２画素まで存在、黒太枠で囲まれたベイヤーを構成する４画素が並列でラスタスキャン順に入力、という場合を例に説明する。
閾値比較部２０１は、入力画像データが予め欠陥画素として定義された閾値範囲内かどうかの判定を行い、欠陥画素であれば１、非欠陥画素であれば０として欠陥画素フラグを出力する。閾値比較部２０１は、入力画像データの同時入力画素数分だけ存在し、それぞれ並列で処理を実行する。水平・垂直カウンタ部２０２は、入力同期信号である垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとを用いて現在入力されているベイヤーがどの位置のベイヤーなのかを示すベイヤー座標Ｘ、Ｙを算出する。ここで、Ｖｓｙｎｃは、Ｖｅｒｔｉｃａｌ  Ｓｙｎｃｈｒｏｎｉｚｉｎｇ  ｓｉｇｎａｌの略である。Ｈｓｙｎｃは、Ｈｏｒｉｚｏｎｔａｌ  Ｓｙｎｃｈｒｏｎｉｚｉｎｇ  ｓｉｇｎａｌの略である。検出イネーブル生成部２０３は、制御部１０６から任意のタイミングでアサートされる欠陥検出開始信号と入力同期信号とのＶｓｙｎｃを用いてある１フレームだけアサートされる検出イネーブル信号を生成する。ライト制御部２０４は、各閾値比較部から出力された各欠陥画素フラグの各ｂｉｔ同士のＯＲと検出イネーブル信号のＡＮＤとをとり、欠陥画素情報記憶部２０５へのライトイネーブル信号を生成する。また、ライト制御部２０４は、フレームの先頭、つまりＶｓｙｎｃがアサートされたら欠陥画素情報記憶部２０５へ出力するライトアドレスを０に初期化する。ライトイネーブル信号が１になれば、ライト制御部２０４は、現在のライトアドレスに対して＋１することで、入力画像データの入力順で欠陥画素情報記憶部２０５に欠陥画素情報を書き込むことができる。このように、ライト制御部２０４は、４画素並列入力にしたにもかかわらず簡易な回路構成でライト制御を実現できている。
【００１１】
＜欠陥画素情報記憶部＞
欠陥画素情報記憶部２０５に記憶されている欠陥画素情報のデータ構造は、図３（ｂ）のようにベイヤーＹ座標、ベイヤーＸ座標、欠陥画素フラグから構成されており、データは画像の入力順に並んでいる。ベイヤー座標はベイヤー単位での座標であるため、図３（ａ）、（ｂ）のように４画素（Ｒ／Ｇｒ／Ｇｂ／Ｂ）で共通の座標であり、画素単位の座標に比べてＸ、Ｙ座標共に１ｂｉｔずつ削減することができる。欠陥画素フラグはそのベイヤー座標が示すベイヤーの内、どの画素が欠陥画素であるか特定するフラグである。図３（ｂ）では欠陥画素フラグの４ｂｉｔは、ＭＳＢから順番にそれぞれＲ、Ｇｒ、Ｇｂ、Ｂに対応しており、それぞれ１ならば欠陥画素、０ならば非欠陥画素を表している。例えば図３（ａ）の（ベイヤーＹ座標、ベイヤーＸ座標）＝（２、３）のベイヤーでは欠陥画素が３画素あるが、図３（ｂ）のアドレス２のデータのように欠陥画素フラグを持つことにより３画素別々に座標を保持する必要が無く、効率的に欠陥画素情報を保持することができる。画素単位のＹ、Ｘ座標というデータ構成の欠陥画素情報を色毎に別々の記憶部で持つ場合、画素単位のＹ座標が１２ｂｉｔ、画素単位のＸ座標が１２ｂｉｔであるため１データ当たり２４ｂｉｔ、アドレスが８１９２、４色分のため、２４×８１９２×４＝９６ＫＢｙｔｅのメモリサイズが必要となる。一方、以上説明したデータ構成にすると、ベイヤー単位のＹ座標が１１ｂｉｔ、ベイヤー単位のＸ座標が１１ｂｉｔ、欠陥画素フラグが４ｂｉｔであるため１データ当たり２６ｂｉｔ、アドレスが８１９２のため、２６×８１９２＝２６ＫＢｙｔｅのメモリサイズに削減することができる。加えて、ベイヤー単位で欠陥画素情報をまとめて管理しているので、ライト制御部２０４を色毎に用意する必要が無く１つでよいため、回路規模も削減することができる。
【００１２】
図４は、欠陥検出処理の一例を示したフローチャートである。Ｓ４０１において、制御部１０６は、アクセスコマンドにより欠陥画素情報記憶部２０５の全データを０初期化する。この操作により、もし前回より今回の検出欠陥画素数が少ない場合に、前回の欠陥画素情報が欠陥画素情報記憶部２０５の末尾に残ることを防ぐことができる。Ｓ４０２において、制御部１０６は、任意のタイミングで欠陥検出開始信号をアサートする。検出イネーブル生成部２０３は、欠陥検出開始信号と入力同期信号とのＶｓｙｎｃを用いてある１フレームだけアサートされる検出イネーブル信号を生成する。検出イネーブル信号がアサートされている１フレームのみ欠陥検出結果が有効となる。Ｓ４０３において、制御部１０６は、ベイヤーを構成する４画素（Ｒ／Ｇｒ／Ｇｂ／Ｂ）と同期信号とを入力する。Ｓ４０４において、閾値比較部２０１は、４画素各々に対して欠陥画素がどうかを閾値により判定する。１つも欠陥画素でない場合（Ｓ４０４においてＮｏ）、閾値比較部２０１は、処理をＳ４０６へ遷移させる。欠陥画素が１画素以上ある場合（Ｓ４０４においてＹｅｓ）、閾値比較部２０１は、処理をＳ４０５へ遷移させる。Ｓ４０５において、ライト制御部２０４は、ライトイネーブルとライトアドレスとを生成する。そして、ライト制御部２０４は、水平・垂直カウンタ部２０２の出力であるベイヤー座標と閾値比較部２０１の出力である欠陥画素フラグとを欠陥画素情報記憶部２０５に書き込む。ライトアドレスはライト制御部２０４により書き込みが行われると＋１インクリメントされる。Ｓ４０６において、制御部１０６は、１フレーム分の処理を終了したか否かを判定する。制御部１０６は、１フレーム分の処理を終了した場合（Ｓ４０６においてＹｅｓ）、処理をＳ４０７へ遷移させ、１フレーム分の処理を終了していない場合（Ｓ４０６においてＮｏ）、処理をＳ４０３へ遷移させる。Ｓ４０７において、制御部１０６は、欠陥画素情報記憶部２０５に書き込まれている欠陥画素情報を不揮発性メモリである記憶部１０５に書き込む。
以上説明したように、本実施形態によれば、欠陥画素情報記憶部２０５のメモリのサイズ削減及び欠陥検出部２００の回路構成の複雑化を伴うことなく回路規模の削減も達成できる。
【００１３】
＜＜実施形態２＞＞
実施形態１では、欠陥検出処理において欠陥画素情報記憶部２０５のメモリのサイズ削減と回路規模の削減方法とに関して説明した。実施形態２では、その欠陥画素情報記憶部２０５を使用して、欠陥補正処理の回路規模の削減方法に関して説明する。
図５は、欠陥補正部５００の構成の一例を示す図である。欠陥補正部５００は、水平・垂直カウンタ部２０２、欠陥画素判定部５０１、リード制御部５０２、欠陥画素情報記憶部２０５、ラインメモリ部５０３、欠陥補正値算出部５０４、出力同期信号生成部５０５から構成される。水平・垂直カウンタ部２０２と欠陥画素情報記憶部２０５とは欠陥検出部２００と共通である。
【００１４】
欠陥画素判定部５０１は、水平・垂直カウンタ部２０２から出力されたベイヤー座標と欠陥画素情報記憶部２０５から出力された欠陥画素情報の内のベイヤー座標とを比較する。欠陥画素判定部５０１は、一致しなければ、現在入力されているベイヤーには欠陥画素が含まれていないため、色毎の欠陥画素イネーブル信号を０にしてラインメモリ部５０３に出力する。欠陥画素判定部５０１は、一致すれば、現在入力されているベイヤーには欠陥画素が含まれているため、欠陥画素イネーブル信号を欠陥画素情報の内の欠陥画素フラグの値にしてラインメモリ部５０３に出力する。欠陥画素イネーブル信号は色毎にあり、１であれば欠陥画素、０であれば非欠陥画素であることを示す。リード制御部５０２は、フレームの先頭、つまりＶｓｙｎｃがアサートされたら欠陥画素情報記憶部２０５へ出力するリードアドレスを０に初期化し、先頭の欠陥画素情報にアクセスする。また、リード制御部５０２は、欠陥画素判定部５０１で欠陥画素であると判定されたら現在のリードアドレスに対して＋１することで、次の欠陥画素情報にアクセスする。欠陥画素情報記憶部２０５には、撮像装置起動時に制御部１０６がアクセスコマンドを発行することによって記憶部１０５の欠陥画素情報が書き込まれる。欠陥画素情報記憶部２０５は、リード制御部５０２から出力されるリードアドレスの欠陥画素情報を欠陥画素判定部５０１に出力する。ラインメモリ部５０３は、欠陥補正部５００に入力される入力画像データと欠陥画素判定部５０１から出力される欠陥画素イネーブル信号とをラインバッファに記憶し、５×５画素のブロックでデータを同期させて欠陥補正値算出部５０４に出力する。説明のため５×５画素のブロックとしたが、その他のブロックサイズでもよい。欠陥補正値算出部５０４は、色毎にあり、ラインメモリ部５０３から出力される５×５画素分の入力画像データと欠陥画素イネーブル信号とを用いて欠陥補正値の算出を行う。ブロックの中心画素の欠陥画素イネーブル信号が０（非欠陥画素）である場合、欠陥補正値算出部５０４は、ラインメモリ部５０３から出力されたブロックの中心画素をそのまま出力する。ブロックの中心画素の欠陥画素イネーブル信号が１（欠陥画素）である場合、欠陥補正値算出部５０４は、図６の画素位置の画素を用いて欠陥補正値の算出を行う。欠陥補正値算出部５０４は、中心画素がＲの場合は、図６（ａ）のＲ１〜Ｒ４の中で欠陥画素イネーブル信号が０の画素の平均値を算出して、Ｒ０の画素と置き換える中心画素がＢの場合は、図６（ｂ）のようにＲ画素と同様な処理を行う。欠陥補正値算出部５０４は、中心画素がＧｒ又はＧｂの場合は、図６（ｃ）Ｇ１〜Ｇ８の中で欠陥画素イネーブル信号が０の画素の平均値を算出して、Ｇ０の画素と置き換える。欠陥補正値の算出方法は上記に限らない。例えば、欠陥補正値算出部５０４は、平均値の算出に使用する画素は２のべき乗の画素数になるように選択したり、異なる色の画素を用いたりしてもよい。出力同期信号生成部５０５は、欠陥補正値算出部５０４から出力される画像データのタイミングに合わせて、同期信号を遅延させて出力する。
【００１５】
＜欠陥画素情報記憶部のデータ構成に起因した回路規模削減＞
欠陥画素判定部５０１は、まず水平・垂直カウンタ部２０２のベイヤー座標と欠陥画素情報記憶部２０５の欠陥画素情報の内のベイヤー座標とを比較することにより、座標判定を色毎に行う必要が無くベイヤー単位で共通化できるため、回路規模を削減できる。そして、座標が一致した場合、欠陥補正部５００に現在入力されているベイヤーには欠陥画素が含まれているため、欠陥画素判定部５０１は、欠陥画素イネーブル信号を欠陥画素情報の内の欠陥画素フラグの値にして出力している。このように処理することで、ベイヤーの内どの画素が欠陥画素であるかの判定を簡易な回路構成により容易に行える。また、リード制御部５０２、欠陥画素情報記憶部２０５は、ベイヤー単位で欠陥画素情報をまとめて管理しているため、色毎に用意する必要が無く１つでよい。そのため、回路規模を削減することができる。
【００１６】
図７は、欠陥補正処理の一例を示したフローチャートである。Ｓ７０１において、制御部１０６は、ベイヤーを構成する４画素（Ｒ／Ｇｒ／Ｇｂ／Ｂ）と同期信号とを欠陥補正部５００へ入力する。Ｓ７０２において、水平・垂直カウンタ部２０２は、同期信号を用いて現在入力されているベイヤーのベイヤー座標Ｘ、Ｙを算出する。Ｓ７０３において、欠陥画素情報記憶部２０５は、リード制御部５０２から出力されるリードアドレスの欠陥画素情報を欠陥画素判定部５０１に出力する。リードアドレスはフレームの先頭で０に初期化され、欠陥画素判定部５０１で欠陥画素であると判定されたら現在のリードアドレスに対して＋１される。Ｓ７０４において、欠陥画素判定部５０１は、水平・垂直カウンタ部２０２から出力されたベイヤー座標と欠陥画素情報記憶部２０５から出力された欠陥画素情報との内、ベイヤー座標を比較する。欠陥画素判定部５０１は、ベイヤー座標が一致していた場合（Ｓ７０４においてＹｅｓ）、処理をＳ７０５へ遷移させ、ベイヤー座標が一致していない場合（Ｓ７０４においてＮｏ）、処理をＳ７０６へ遷移させる。Ｓ７０５において、欠陥画素判定部５０１は、欠陥画素イネーブル信号を欠陥画素フラグの値にしてラインメモリ部５０３に出力する。Ｓ７０６において、欠陥画素判定部５０１は、現在入力されているベイヤーには欠陥画素が含まれていないため、色毎の欠陥画素イネーブル信号を０にしてラインメモリ部５０３に出力する。Ｓ７０７において、欠陥補正値算出部５０４は、ラインメモリ部５０３から出力された入力画像データと欠陥画素イネーブル信号とに基づき欠陥補正値を算出して、欠陥画素を置き換えて出力する。
以上説明したように、本実施形態によれば、メモリのサイズ削減を図った欠陥画素情報記憶部２０５を用いて欠陥補正部５００の回路規模の削減も同時に達成できる。
【００１７】
＜＜実施形態３＞＞
本実施形態では、上述した実施形態の構成等を、ＨＭＤ（Ｈｅａｄ  Ｍｏｕｎｔｅｄ  Ｄｉｓｐｌａｙ）に適用した場合の一例を説明する。
上述した実施形態の構成等を、ＨＭＤに適用した場合、レンズ、撮像素子等は、左目用と右目用とが必要となる。また、欠陥画素情報記憶部も左目用と右目用とが必要となる。
しかし、本実施形態では、欠陥画素情報を図８に示すようなものとすることによって、１つの欠陥画素情報記憶部に記憶される欠陥画素情報において、左目用の撮像素子に係る欠陥画素情報と、右目用の撮像素子に係る欠陥画素情報と、を記憶、管理することができる。その結果、メモリのサイズ削減と回路規模の削減との両方を達成することができる。図８の欠陥画素情報の構成は、図３（ｂ）の欠陥画素情報の構成に比べて、左右判別の項目が更に追加されている。例えば、左右判別の項目の１１の値は、左右両方であることを識別しており、０１の値は、右目だけであることを識別しており、１０の値は、左目だけであることを識別している。
【００１８】
＜その他の実施形態＞
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給する。そして、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【００１９】
以上、本発明の実施形態の一例について詳述したが、本発明は係る特定の実施形態に限定されるものではない。
【００２０】
以上、上述した各実施形態の構成によれば、簡易的な構成で欠陥情報を記憶するメモリのサイズ削減と回路規模の削減との両方を達成することができる。
【符号の説明】
【００２１】
１０４  画像処理部
１０６  制御部
２００  欠陥検出部
５００  欠陥補正部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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