(57)【要約】      （修正有）【課題】ユーザの利便性を向上する半導体装置及びその制御方法を提供する。【解決手段】半導体装置１は、ホストと接続可能なコネクタと、コネクタを介してホストから第１電力の供給を受ける入力部と、前記入力部と接続された出力部と、入力部及び出力部と接続され、前記第１電力を出力部に供給するか否かを制御可能なスイッチと、を備える。前記第１電力から、第２電力、及び第３電力を生成する電源部と、出力部から前記第２電力の供給を受ける半導体メモリと、前記出力部から前記第３電力の供給を受けるとともに、前記半導体メモリを制御可能なコントローラ１３と、を備える。前記電源部は、少なくとも第２電力が第１値を超えた場合または第３電力が第２値を超えた場合に、スイッチをオフし、半導体メモリ及びコントローラへの電力供給を停止する。【選択図】図２
2018025929.tif 000002
【特許請求の範囲】
【請求項１】
ホストと接続可能なコネクタと、
前記コネクタを介して前記ホストから第１電力の供給を受ける入力部と、前記入力部と
接続された出力部と、前記入力部及び前記出力部と接続され、前記第１電力を前記出力部
に供給するか否かを制御可能なスイッチと、を備え、前記第１電力から、第２電力、及び
第３電力を生成する電源部と、
前記出力部から前記第２電力の供給を受ける半導体メモリと、
前記出力部から前記第３電力の供給を受けるとともに、前記半導体メモリを制御可能な
コントローラと、を備え、前記電源部は、
少なくとも前記第２電力が第１値を超えた場合、または、前記第３電力が第２値を超え
た場合に、前記スイッチをオフし、前記半導体メモリ及び前記コントローラへの電力供給
を停止する半導体装置。
【請求項２】
前記電源部は、
前記第１電力から前記第２電力を出力する第１電源チャネルと、前記第１電力から前記第
２電力を出力する第２電源チャネルと、前記第１電源チャネル、前記第２電源チャネル、
及び前記スイッチを制御する制御部と、をさらに備える請求項１に記載の半導体装置。
【請求項３】
前記電源部は、
前記第２電力が前記第１値を超えた場合、当該第２電力が前記第１値を超えたことを前記
制御部に示す第１レジスタと、前記第３電力が前記第２値を超えた場合、当該第３電力が
前記第２値を超えたことを前記制御部に示す第２レジスタと、をさらに備える請求項２に
記載の半導体装置。
【請求項４】
前記制御部は、
前記第１レジスタ及び前記第２レジスタを常に監視する請求項３に記載の半導体装置。
【請求項５】
前記制御部は、
前記第１レジスタ及び前記第２レジスタを、所定の周期で監視する請求項３に記載の半導
体装置。
【請求項６】
前記電源部は、
前記第２電力が前記第１値を超えた場合、又は前記第１値よりも小さい第３値を下回った
場合、若しくは、前記第３電力が前記第２値を超えた場合、又は前記第２値よりも小さい
第４値を下回った場合、前記コントローラをリセット状態にする信号を当該コントローラ
に送信する請求項２乃至請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記電源部は、
前記ホストから前記第１電力の供給を受けた後に、前記第２電力が前記第３値を超え、且
つ前記第３電力が前記第４値を超えた場合、前記コントローラに対して当該コントローラ
のリセット状態を解除する信号を送信する請求項６に記載の半導体装置。
【請求項８】
前記電源部は、
前記第２電力が、前記第３値以上かつ前記第１値以下の状態を第１時間以上保たない場合
、又は、第４電力が、前記第４値以上かつ前記第２値以下の状態を前記第１時間以上保た
ない場合、前記スイッチをオフする請求項６又は請求項７に記載の半導体装置。
【請求項９】
前記電源部は、前記コネクタと前記半導体メモリとの間に位置した請求項１乃至請求項
８のいずれか一項に記載の半導体装置。
【請求項１０】
ホストから第１電力の供給を受ける入力部と、前記入力部と接続された出力部と、前記
入力部及び前記出力部と接続されたスイッチと、を備え、前記第１電力から第２電力及び
第３電力を生成する電源部と、当該電源部から前記第２電力の供給を受けるメモリと、前
記電源部から前記第３電力の供給を受けるコントローラと、を備えた半導体装置の制御方
法であって、
前記第２電力または前記第３電力が所定の値の範囲外である場合、前記コントローラを
リセット状態にする信号を当該コントローラに送信する、又は、前記スイッチをオフする
、
半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
ホストからの電力供給を受け、電源ＩＣを含んだ電源回路がコントローラ、ＮＡＮＤメ
モリ等に電力（電圧）を供給する半導体装置が提供されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１１９２６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、半導体装置に関してユーザの利便性を向上させる。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、ホストと接続可能なコネクタと、前記コネクタを介して前記
ホストから第１電力の供給を受ける入力部と、前記入力部と接続された出力部と、前記入
力部及び前記出力部と接続され、前記第１電力を前記出力部に供給するか否かを制御可能
なスイッチと、を備え、前記第１電力から、第２電力、及び第３電力を生成する電源部と
、前記出力部から前記第２電力の供給を受ける半導体メモリと、前記出力部から前記第３
電力の供給を受けるとともに、前記半導体メモリを制御可能なコントローラと、を備え、
前記電源部は、少なくとも前記第２電力が第１値を超えた場合、または、前記第３電力が
第２値を超えた場合に、前記スイッチをオフし、前記半導体メモリ及び前記コントローラ
への電力供給を停止する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の外観の一例を示した図であり、（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図。
【図２】第１実施形態に係る半導体装置のシステム構成の一例を示した図。
【図３】第１実施形態に係る電源ＩＣの構成を示したブロック図。
【図４】第１実施形態に係る電源ＩＣのパッケージのボール配置の一例を示した図。
【図５】第１実施形態に係るコントローラのリセット解除時における各電源のシーケンス図。
【図６】第２実施形態に係る電源ＩＣとその周辺の構成を示したブロック図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。
【０００８】
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例は
あくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。ま
た、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
【０００９】
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは
現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異
なる部分が含まれることもある。
【００１０】
（第１実施形態）
図１は、本実施形態に係る半導体装置１の外観の一例を示す。図１において、（ａ）は
平面図、（ｂ）は下面図、（ｃ）は側面図である。また、図２は、第１実施形態に係る半
導体装置１のシステム構成の一例を示す。尚、本実施形態に係る半導体装置は例えばＳＳ
Ｄ（Solid State Drive）等のメモリシステムであるが、これに限られない。
【００１１】
図２に示すように、半導体装置１は、ホスト２と接続される。尚、本実施形態において
ホスト２は、例えばノートブック型ポータブルコンピュータやタブレット端末、その他デ
タッチャブルノートＰＣ、携帯電話のような種々の電子機器である。また、ホスト２は、
データセンタ等に用いられるサーバ装置でも良い。半導体装置１は、例えばこれらホスト
２の外部メモリとして用いられ得る。
【００１２】
図１及び図２に示すように半導体装置１は、基板１１、不揮発性メモリ１２、コントロ
ーラ１３、不揮発性メモリ１２よりも高速で動作可能な揮発性メモリ１４、オシレータ（
ＯＳＣ）１５、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）１６、電
源回路１７、温度センサ１８、及び抵抗、コンデンサ等のその他の電子部品を有する。尚
、図１においては説明の便宜上、オシレータ１５及びＥＥＰＲＯＭ１６を省略している。
【００１３】
不揮発性メモリ１２は例えばＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略
す）である。以降の説明では、不揮発性メモリ１２を、「ＮＡＮＤメモリ１２」として説
明するが、不揮発性メモリ１２はこれに限らず、例えばＭＲＡＭ（Magnetoresistive Ran
dom Access Memory）等の、不揮発性の他のメモリでも良い。
【００１４】
また、揮発メモリ１４は例えばＤＲＡＭ（Dynamic Random Access Memory）である。以
降の説明では、揮発性メモリ１４を、「ＤＲＡＭ１４」として説明するが、揮発性メモリ
１４はこれに限らず、揮発性の他のメモリでも良い。
【００１５】
尚、本実施形態のＮＡＮＤメモリ１２やコントローラ１３は、電子部品である半導体パ
ッケージとして実装される。例えばＮＡＮＤメモリ１２の半導体パッケージは、複数の半
導体チップ（メモリチップ）がスタックされ、１つのパッケージ内に封止されている。
【００１６】
基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板であ
り、半導体装置１の外形寸法を規定する。基板１１は、第１面１１ａと、該第１面１１ａ
とは反対側に位置した第２面１１ｂとを有する。尚、第１面１１ａ及び第２面１１ｂは、
例えば主面とも称され得る。また、本明細書において、基板１１を構成する面の内、第１
面１１ａ及び第２面１１ｂ以外の面を「側面」と定義する。半導体装置１において、第１
面１１ａは、ＮＡＮＤメモリ１２、コントローラ１３、ＤＲＡＭ１４、オシレータ１５、
ＥＥＰＲＯＭ１６、電源回路１７、温度センサ１８、及び抵抗、コンデンサ等のその他の
電子部品等が実装される部品実装面である。また、第２面１１ｂは、ＮＡＮＤメモリ１２
等の部品が実装されない非実装面である。第２面に部品が実装されないことにより、半導
体装置１の薄型化が可能となり省スペース化に繋がり、ひいては半導体装置１が実装され
るホスト２の小型化、薄型化を図ることもできる。
【００１７】
尚、半導体装置１において、第２面１１ｂにもＮＡＮＤメモリ１２等の部品が実装され
ても良い。また、例えば製品の性能確認のためのテスト用のパッド等の他の機能が第２面
１１ｂに設けられても良い。
【００１８】
図１に示す通り基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位置し
た第２縁部１１ｄとを有する。第１縁部１１ｃは、コネクタ２１（インターフェース部、
基板インターフェース部、端子部、接続部）を有する。コネクタ２１は、例えば複数の接
続端子２１ａ（金属端子）を有する。コネクタ２１は、ホスト２と電気的に接続され、ホ
スト２との間で信号（制御信号及びデータ信号）をやり取りする。
【００１９】
半導体装置１は、インターフェース３を介してホスト２と電気的に接続される。ホスト
２は、半導体装置１に対してデータアクセス制御を実行し、例えば半導体装置１に書き込
み要求、読み出し要求、及び消去要求を送ることで、半導体装置１に対してデータの書き
込み、読み出し、及び消去を実行する。
【００２０】
また、半導体装置１は電源線５を介して、ホスト電源部４（電源回路）に電気的に接続さ
れる。ホスト電源部４は、半導体装置１で使用される各種電源を、電源線５及びコネクタ
２１を介して提供する。
【００２１】
本実施形態に係るインターフェース２は、例えばＰＣＩｅ（Peripheral Component Int
erconnect Express）である。すなわち、コネクタ２１とホスト２との間には、ＰＣＩｅ
の規格に則した高速信号（高速差動信号）が流れる。
【００２２】
尚、インターフェース２は、ＳＡＳ（Serial Attached SCSI）やＳＡＴＡ（Serial Adv
anced Technology Attachment）、ＮＶＭｅ（Non Volatile Memory Express）、ＵＳＢ（
Universal Serial Bus）等の他の規格が用いられてもよい。
【００２３】
コネクタ２１には、基板１１の短手方向に沿った中心位置からずれた位置にスリット２
１ｂが形成されており、ホスト２のコネクタ側に設けられた突起等と嵌まり合うようにな
っている。これにより、半導体装置１が表裏逆に取り付けられることを防ぐことができる
。
【００２４】
電源回路１７は、コネクタ２１及び電源線５を介してホスト電源部４に電気的に接続さ
れる。電源回路１７は、ホスト電源部５から半導体装置１に必要な電源が供給される。電
源回路１７は、ＮＡＮＤメモリ１２、コントローラ１３、及びＤＲＡＭ１４に電力を供給
する。尚、電源回路１７は、ホスト２から供給される電源の損失を抑えるために、コネク
タ２１の近傍に設置されることが望ましい。
【００２５】
電源回路１７は、電源ＩＣ１７ａを含み、電源ＩＣ１７ａには、抵抗、コンデンサ、イ
ンダクタ、等の電子部品が接続されている。電源ＩＣ１７ａについては、後述する。尚、
電源ＩＣ１７ａは、電源部、電源チップ、複合電源制御ＩＣ、と称されても良く、電源Ｉ
Ｃ１７ａは例えばＰＭＩＣ（Power Management Integrated Circuit）である。
【００２６】
本実施形態に係る電源ＩＣ１７ａは、例えばＷＬＣＳＰ（Wafer Level Chip Size Pack
age）であり、少なくとも１つのチップがパッケージング（封止）される。尚、電源ＩＣ
１７ａはこれに限られない。
【００２７】
コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。すなわち、コントローラ
１３は、ＮＡＮＤメモリ１２に対するデータの書き込み、読み出し、及び消去を制御する
。さらに、コントローラ１３は、ＮＡＮＤメモリ１２におけるガーベージコレクション処
理や、ウェアレベリング処理を制御する。
【００２８】
ガーベージコレクション処理は、ＮＡＮＤメモリ１２の物理ブロック内の不要な（無効
な）データが書き込まれた領域を効率的に使用できるようにするため、不要なデータ以外
のデータを他の物理ブロックに移動させ、移動元の物理ブロックを解放する処理である。
換言すれば、物理ブロック内の有効なデータを他の物理ブロックに書き込み（コピーし）
、移動元の物理ブロックの全てのデータを消去する処理である。
【００２９】
ウェアレベリング処理は、書き換え回数がブロック間で均等に分散されるように制御す
る処理である。例えば、書き換え回数の多いブロックのデータを書き換え回数が少ない他
のブロックに移動させる処理である。また、書き換え頻度の多いデータを書き換え回数の
少ないブロックに移動させ、例えばコンピュータのＯＳファイル等の書き換え頻度の少な
いデータを書き換え回数の多いブロックに移動させることで、ブロック間の書き換え回数
を平準化しても良い。ウェアレベリング処理の具体的な処理はこれに限られない。
【００３０】
尚、本実施形態においてガーベージコレクション処理やウェアレベリング処理は、所定
の周期で行われるとするが、これに限らず、ホスト２からのコマンドに応じて処理が行わ
れても良いし、ホスト２からのコマンドに応じたＮＡＮＤメモリ１２に対するデータの書
き込み、読み出し、及び消去が終わる度に処理が行われても良い。
【００３１】
また、コントローラ１３は、リセット入力を備えており、入力される信号に応じてコン
トローラ１３自体の状態の初期化（リセット）や、リセット状態の解除を行い、半導体装
置１をシステムとして正常に起動させる。尚、リセット状態の解除に用いられる信号は、
例えばＰＯＷＥＲ  ＯＮ  ＲＥＳＥＴと称される。また、本明細書中の説明において、「
リセット状態にする」と述べた場合、もともとリセット状態であるものをリセット状態に
保つ場合も含むものとする。
【００３２】
ＤＲＡＭ１４は、前述のように揮発性メモリの一例であり、ＮＡＮＤメモリ１２の管理
情報の保管やデータのキャッシュなどに用いられる。オシレータ１５は、所定周波数の動
作信号をコントローラ１３に供給する。ＥＥＰＲＯＭ１６は、制御プログラム等を固定情
報として格納している。
【００３３】
温度センサ１８は、例えばコントローラ１３の温度を監視する。尚、温度センサ１８は
、例えば基板１１においてコントローラ１３の近傍に搭載されるが、温度センサ１８の位
置はこれに限らない。さらに温度センサ１８は、必ずしも基板１１上に設けられる必要は
無く、コントローラ１３の機能として設けられても良い。
【００３４】
また、温度センサ１８は、温度センサ１８が実装された位置の周辺の温度を計測するが
、温度センサ１８によって計測された温度を「半導体装置１の温度」と称しても良い。ま
た、温度センサ１８がコントローラ１３の近傍に実装された場合、温度センサ１８によっ
て計測された温度を「コントローラ１３の温度」と称しても良い。
【００３５】
前述のように基板１１に実装されるすべての部品が第１面１１ａのみに実装された場合
、第２面１１ｂは、部品が実装されない非部品実装面である。この場合、表面から突出し
た基板搭載部品が基板１１の両面に実装された場合と比較して、半導体装置１の薄型化を
図ることができ、ひいては半導体装置１が実装されるホスト２の小型化、薄型化を図るこ
ともできる。
【００３６】
図３は、本実施形態に係る電源ＩＣ１７ａの構成を示したブロック図である。また、図
４は、本実施形態に係る電源ＩＣ１７ａのパッケージのボール配置の一例を示した図であ
る。本実施形態において電源ＩＣ１７ａは、ロードスイッチ１７０、電源制御部１７１、
及び複数の電源チャネルＣＨ１乃至電源チャネルＣＨ４を備える。尚、各電源チャネルは
、単に電源と称されても良い。尚、電源チャネルの数はこれに限らない。
【００３７】
ロードスイッチ１７０の入力（入力部）Ｖｉｎ０は、基板１１に備えられた配線（配線
層、内部配線）、コネクタ２１、電源線５を介して、ホスト２（具体的には、ホスト電源
部４）と接続される。ロードスイッチ１７０の入力Ｖｉｎ０には、ホスト電源部４から電
力（第１電力）が供給される。
【００３８】
ロードスイッチ１７０の出力（出力部）Ｖｏｕｔ０は、電源ＩＣ１７ａの外部を経由し
て各電源チャネルＣＨの入力Ｖｉｎ１乃至Ｖｉｎ４に電気的に接続される。換言すれば、
ロードスイッチ１７０の出力Ｖｏｕｔ０から、基板１１に備えられた配線（配線層、内部
配線）を経由して、再度電源ＩＣ１７ａ内の各電源チャネルＣＨに電力が供給される。
【００３９】
一方で、ロードスイッチ１７０がＯｆｆに切り替わった場合、各電源チャネルＣＨへの
電力の供給が停止（遮断、中断）される。
【００４０】
本実施形態において電源チャネルＣＨ１は、例えばＬＤＯ（Low Drop Out）である。ま
た、電源チャネルＣＨ２乃至電源チャネルＣＨ４は、例えばＤＣ／ＤＣコンバータである
。尚、電源チャネルＣＨ１乃至ＣＨ４は、それぞれレジスタＲ１乃至レジスタＲ４を備え
る。
【００４１】
ＬＤＯは、リニア・レギュレータであり、パワーＭＯＳＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor）やパワー・トランジスタといったパワー・デバイス（
パス・トランジスタ）のオン抵抗を利用して、入力電力を強制的に消費することで所望の
出力電圧に変換する回路方式である。ＬＤＯとは入力と出力の電位差が小さい場合におい
てもレギュレータとして動作するものを指す。
【００４２】
また、ＤＣ／ＤＣコンバータは、スイッチングレギュレータであり、入力電圧をスイッ
チングすることによってスイッチングパルスを出力し、その出力パルスをインダクタとコ
イルによるフィルタで平滑化することによってＤＣ電源として働く。
【００４３】
本実施形態において、電源チャネルＣＨ２の出力Ｖｏｕｔ２は、コントローラ１３と接
続され、コントローラ１３に所定の電圧（第３電力）を供給する。電源チャネルＣＨ３の
出力Ｖｏｕｔ３は、ＤＲＡＭ１４に接続され、ＤＲＡＭ１４に所定の電圧を供給する。電
源チャネルＣＨ４の出力Ｖｏｕｔ４は、ＮＡＮＤメモリ１２に接続され、ＮＡＮＤメモリ
１２に所定の電圧（第２電力）を供給する。尚、各電源チャネルＣＨの種類や接続関係は
、前述したものに限定されず適宜変更可能である。
【００４４】
電源チャネルＣＨ１乃至電源チャネルＣＨ４は、過電圧保護機能を備える。尚、この過
電圧保護機能は、ＯＶＰ（Over Voltage Protection）機能とも称され得る。以降、ＯＶ
Ｐ機能として説明する。
【００４５】
本実施形態においてＯＶＰ機能は、各電源チャネルＣＨの出力電圧が、所定の値（閾値
）よりも大きくなった場合に働く（起動される）。より具体的には、例えば、電源チャネ
ルＣＨ１の出力電圧Ｖｏｕｔが、所定の値Ｖｔｈよりも大きくなると、電源チャネルＣＨ
１に備えられたＯＶＰ機能が働く。ＯＶＰ機能は、例えば、各電源チャネルＣＨの入力と
出力とがショートして、出力側に過電圧が入力された場合等に働く。
【００４６】
各電源チャネルＣＨに備えられた各レジスタＲには、各電源チャネルＣＨで前述のＯＶ
Ｐ機能が働いているかどうかを監視した結果が保存される。本実施形態では、ＯＶＰ機能
の働いていない状態（初期状態）においては、各レジスタＲには“１”が保持（記録、セ
ット）される。一方で、ＯＶＰ機能の働いた電源チャネルＣＨに備えられたレジスタＲに
は、“０”が保持（記録、セット）される。尚、このレジスタＲは、例えば“ＰＯＷＥＲ
ＧＯＯＤ（ＰＧ）レジスタ”と称されても良い。尚、各レジスタＲは、各電源チャネル
ＣＨを常に監視する構成としても良いし、周期的に（例えば、周期Ｔ１毎に）監視する構
成としても良い。
【００４７】
また、レジスタＲは、ＯＶＰ機能の働いていない状態においては、“１”が保持（記録
、セット）され、ＯＶＰ機能の働いた電源チャネルＣＨに備えられたレジスタＲには“０
”が保持（記録、セット）される構成としても良い。その他、レジスタに記録される情報
はこれに限られないが、少なくとも、各電源チャネルＣＨにおいてＯＶＰ機能が働いてい
る状態か否かを示した情報が記録される。
【００４８】
電源制御部１７１は、ロードスイッチ１７０のＯｎ／Ｏｆｆを制御する。また、電源制
御部１７１は、電源チャネルＣＨ１乃至電源チャネルＣＨ４の各レジスタＲを監視する。
電源制御部１７１は、監視対象のレジスタＲ１乃至レジスタＲ４の内、いずれかの値が“
１”から“０”になった時、換言すれば、いずれかの電源チャネルＣＨでＯＶＰ機能が働
いた時、ロードスイッチ１７０をＯｆｆに切り替える。電源制御部１７１は、ロードスイ
ッチ１７０をＯｆｆすることで、各電源チャネル（各電源）への電力の供給を停止する。
【００４９】
尚、電源制御部１７１は、各レジスタＲを常に監視する構成としても良いし、周期的に
（例えば、周期Ｔ２毎に）監視する構成としても良い。
【００５０】
一方で、電源ＩＣ１７ａは、ＰＯＷＥＲ  ＯＮ  ＲＥＳＥＴ出力を備える。本実施形態
に係るＰＯＷＥＲ  ＯＮ  ＲＥＳＥＴ出力は、電源ＩＣ１７ａがホスト電源部４から電力
供給を受け、全ての電源チャネルＣＨ１乃至ＣＨ４の出力電圧が安定すると、Ｌｏｗから
Ｈｉｇｈに変化する。このときのシーケンス図を図５に示す。コントローラ１３は、ＰＯ
ＷＥＲ  ＯＮ  ＲＥＳＥＴを受けることでリセット状態が解除され、半導体装置１のシス
テムを正常に起動させる。
【００５１】
以上の構成により、本実施形態の半導体装置１は、全ての電源チャネルＣＨ１乃至ＣＨ
４の出力電圧が安定すると、ＰＯＷＥＲ  ＯＮ  ＲＥＳＥＴ出力がＬｏｗからＨｉｇｈに
切り替わり、コントローラ１３のリセット状態が解除される。
【００５２】
ここで、外付けの（電源ＩＣ１７ａ外の）リセットＩＣやＣＲリセット回路を、コント
ローラ１３のリセット状態の解除に用いる場合を考える。各電源チャネルＣＨは、ホスト
電源部４から電源ＩＣ１７ａに電力が供給されると電圧を出力するが、出力電圧が安定す
るまでに要する時間は、其々異なる場合がある。このため、電源ＩＣ１７ａとは独立した
リセットＩＣやＣＲリセット回路を用いる場合は、ホスト電源部４から半導体装置１に電
力が供給されてから、コントローラ１３のリセット状態を解除するための信号を出力する
までの時間を長めに設定する必要がある。
【００５３】
そこで本実施形態では前述の通り、電源ＩＣ１７ａ内の機能によってＰＯＷＥＲ  ＯＮ
ＲＥＳＥＴ出力をＬｏｗからＨｉｇｈに切り替え、コントローラ１３のリセット状態を
解除する。このため、全ての電源チャネルＣＨ１乃至ＣＨ４の出力電圧が安定してから速
やかに、コントローラ１３のリセット状態を解除することができ、システムの起動時間の
短縮に寄与できる。
【００５４】
以下で、本実施形態に係る半導体装置１の動作を、電源チャネルＣＨ２においてＯＶＰ
機能が働いた場合を例として説明する。電源チャネルＣＨ２の出力Ｖｏｕｔ２が所定の値
Ｖｔｈよりも大きくなった場合、電源チャネルＣＨ２においてＯＶＰ機能が働く。レジス
タＲ２は、電源チャネルＣＨ２のＯＶＰ機能が働いたことを受けて、値を“１”から“０
”にセット（変更）する。
【００５５】
次に、レジスタＲ２を監視している電源制御部１７１は、レジスタＲ２の値が“０”で
あることを確認し、ロードスイッチ１７０をＯｎからＯｆｆに切り替える。以上により、
電源チャネルＣＨ２の出力Ｖｏｕｔ２が過電圧となった場合に、各電源チャネルＣＨへの
電力の供給を停止することができる。
【００５６】
例えば、ＯＶＰ機能が働いた場合に、出力側がオープンになるように構成された保護回
路を用いた場合、入力された電圧はそのまま出力され続けるため、電力の供給先の部品に
影響が生じる虞がある。また、ＯＶＰ機能が働いた場合に、例えばＭＯＳＦＥＴ等のスイ
ッチング素子を用いてグランド（ＧＮＤ）にショートさせるように構成された保護回路を
用いた場合、スイッチング素子自体に過電流が流れ続け、電源ＩＣ１７ａの破損を招き得
る。
【００５７】
図４に示すように、電源ＩＣ１７ａは、各電源チャネルＣＨの入力ピン（端子、電極、
ボール）Ｖｉｎと出力ピン（端子、電極、ボール）Ｖｏｕｔ、及び出力のフィードバック
ピン（端子、電極、ボール）ＦＢが、隣接して配置されている。また、電源ＩＣ１７ａの
他電源チャネル化及び小型化のため、其々のボール同士のピッチが狭い（例えば０．４ｍ
ｍ）ため、外部から応力を受けた場合や、ボール間に導電性物質が挟まった場合に、入力
ピンと出力ピンとがショートしてしまう虞が有る。
【００５８】
そこで本実施形態において電源ＩＣ１７ａは、いずれかの電源チャネルＣＨで入力と出
力がショートする等して出力側に過電圧が入力された場合、電源制御部１７１によってロ
ードスイッチ１７０がＯｆｆされる。このため、各電源チャネルＣＨには電力が供給され
ない状態となる。
【００５９】
したがって、各電源チャネルＣＨの出力側に接続された各部品（ＮＡＮＤメモリ１２、
コントローラ１３、ＤＲＡＭ１４等）に過電圧がかかることを抑制できる。また、グラン
ドにショートする場合においても、スイッチング素子に過電流が流れ続け、電源ＩＣ１７
ａ自体が破損するのを防ぐことも可能である。
【００６０】
（第２実施形態）
次に、第２実施形態について説明する。尚、第１実施形態と同様の構成については、同
様の符号を付してその詳細な説明を省略する。図６は、本実施形態に係る電源ＩＣ１７ｂ
とその周辺の構成を示したブロック図である。本実施形態においてロードスイッチ１７５
は、電源ＩＣ１７ｂとは別個に（電源ＩＣ１７ｂのパッケージの外側に／電源ＩＣ１７ｂ
とは独立して）設けられ、ロードスイッチ１７５の出力Ｖｏｕｔ０は、電源ＩＣ１７ｂの
各電源チャネルＣＨの入力に接続される。
【００６１】
本実施形態において電源ＩＣ１７ｂは、ＰＯＷＥＲ  ＧＯＯＤ出力を備える。ＰＯＷＥ
Ｒ  ＧＯＯＤ出力とは、電源ＩＣ内部で保護機能が働いているかどうかを示す信号であり
、保護機能が動作しているか否かを、例えば其々“Ｌｏｗ”と“Ｈｉｇｈ”、もしくは“
Ｌｏｗ”と“Ｈｉ−Ｚ”として区別し、出力する。
【００６２】
尚、電源ＩＣ１７ｂのＰＯＷＥＲ  ＧＯＯＤ出力は、例えばオープンドレイン出力であ
る。より具体的に述べると、電源ＩＣ１７ｂの内部の出力回路には電界効果型トランジス
タ（ＦＥＴ：Field Effect Transistor）が設けられており、このドレインが、電源ＩＣ
１７ｂ内で接続されることなく、電源ＩＣ１７ｂ外まで引き回されている。
【００６３】
また、ＰＯＷＥＲ  ＧＯＯＤ出力は、ロードスイッチ１７５の入力側にプルアップ（Pu
ll-Up）されている。より具体的には、ＰＯＷＥＲ  ＧＯＯＤ出力は、プルアップ抵抗を
介してロードスイッチ１７５の入力側に接続される。
【００６４】
ロードスイッチ１７５には、イネーブル（ＥＮ：Enable）端子が設けられている。ロー
ドスイッチ１７５は、例えばＥＮにＨｉｇｈ（Ｈ）が入力された場合にＯｎされ、ＥＮに
Ｌｏｗ（Ｌ）が入力された場合にＯｆｆされる。
【００６５】
一方で図５に示すように、本実施形態では、電源ＩＣ１７ｂは、ＰＯＷＥＲ  ＯＮ  Ｒ
ＥＳＥＴ出力を備える。ＰＯＷＥＲ  ＯＮ  ＲＥＳＥＴ出力は、電源ＩＶ１Ｃｂが備える
各電源チャネルＣＨ１乃至電源チャネルＣＨ４の内、例えばいずれかの電源チャネルＣＨ
の出力に電圧異常が発生した場合、ＰＯＷＥＲ  ＯＮ  ＲＥＳＥＴ出力がＬｏｗとなり、
コントローラ１３をリセット状態とする（コントローラ１３のリセットが解除されない）
構成である。
【００６６】
尚、ここでの電圧異常とは、例えば各電源チャネルＣＨにおける所望の電圧値に対して
、±１０％以上の値のズレが有る場合を指すが、これに限らず、所望の電圧値の許容範囲
を±２０％と設定しても良いし、例えば、−２０％〜＋１０％としても良い。
【００６７】
本実施形態において電源チャネルＣＨ１乃至電源チャネルＣＨ４のいずれかにおいてＯ
ＶＰ機能が働いた時、ＰＯＷＥＲ  ＧＯＯＤ信号がＬｏｗ出力する。このため、ロードス
イッチ１７５は、いずれかの電源チャネルＣＨで入力と出力がショートする等して出力側
に過電圧が入力された場合にＯｆｆされる。
【００６８】
このため、電源ＩＣ１７ｂに電力が供給されなくなり、各電源チャネルＣＨの電力供給
先へ過電流が流れ込むことを防ぐことが可能である。また、ＯＶＰ機能が働いた場合にグ
ランドにショートする構成においても、スイッチング素子に過電流が流れ続けることによ
って、電源ＩＣ１７ｂ自体が破損するのを防ぐことも可能である。
【００６９】
さらに、電源チャネルＣＨ１乃至電源チャネルＣＨ４のいずれかに電圧異常が発生した
場合、コントローラ１３をリセット状態とする（リセット状態を保つ）ことでも、半導体
装置１のシステムを保護できる。尚、電源ＩＣ１７ｂは、いずれかの電源チャネルＣＨに
おいて所望の電圧値の許容範囲を超える回数が所定回数を超えた場合や、電源異常の期間
が所定時間以上続いた場合に、ロードスイッチ１７５をＯＦＦし、全ての電源チャネルＣ
Ｈ１乃至ＣＨ４の出力を切る構成としても良い。
【００７０】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等に含まれる
。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の
発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除
してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。
【符号の説明】
【００７１】
１：半導体装置、２：ホスト、３：インターフェース、４：ホスト電源部、５：電源線、
１１：基板、１２：ＮＡＮＤメモリ、１３：コントローラ、１４：ＤＲＡＭ、１５：オシ
レータ（ＯＳＣ）、１６：ＥＥＰＲＯＭ、１７：電源回路、１７ａ，１７ｂ：電源ＩＣ、
１８：温度センサ、２１：コネクタ、１７０，１７５：ロードスイッチ、１７１，１７６
：電源制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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