(57)【要約】【課題】新たな接合界面構造によりＧｅ／金属界面のショットキー障壁高さが十分に低減されている電子素子を提供する。【解決手段】ゲルマニウムを主体とする半導体基板１と、半導体基板１上に備えられた半導体混晶層２と、半導体混晶層２の上に備えられた金属層３と、を含む電子素子１０が提供される。ここで、半導体混晶層２は、１４族元素から選択される２種以上の元素を含み、かつ、この２種以上の元素はゲルマニウム以外の２種の１４族元素を少なくとも含む。そして半導体基板１と半導体混晶層２とは格子整合状態にある。【選択図】図８
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【特許請求の範囲】
【請求項１】
ゲルマニウムを主体とする半導体基板と、
前記半導体基板上に備えられ、１４族元素から選択される２種以上の元素を含み、かつ、前記２種以上の元素がゲルマニウム以外の２種の元素を少なくとも含む混晶からなる半導体混晶層と、
前記半導体混晶層の上に備えられた金属層と、
を備え、
前記半導体基板と前記半導体混晶層とは格子整合状態にある、電子素子。
【請求項２】
前記格子整合状態において、前記半導体基板に対する前記半導体混晶層の格子不整合率は１％以下である、請求項１に記載の電子素子。
【請求項３】
前記半導体混晶層の厚さは、１ｎｍ以上２０ｎｍ以下である、請求項１または２に記載の電子素子。
【請求項４】
前記半導体混晶層は、少なくともシリコンとスズとを含む、請求項１〜３のいずれか１項に記載の電子素子。
【請求項５】
前記半導体混晶層は、さらにゲルマニウムを含む、請求項４に記載の電子素子。
【請求項６】
請求項１〜５のいずれか１項に記載の電子素子を構成要素として含むトランジスタ。
【請求項７】
ゲルマニウムを主体とする半導体基板を用意すること、
１４族元素から選択される２種以上の元素を含み、かつ、前記２種以上の元素がゲルマニウム以外の２種の元素を少なくとも含む半導体混晶を、前記半導体基板上に、格子整合状態となるように供給して半導体混晶層を形成すること、
前記半導体混晶層の上に金属層を形成すること、
を含む、電子素子の製造方法。
【請求項８】
前記格子整合状態は、前記半導体基板に対する前記半導体混晶層の格子不整合率が１％以下である、請求項７に記載の製造方法。
【請求項９】
前記半導体混晶層の厚さが１ｎｍ以上２０ｎｍ以下となるように、前記半導体混晶層を形成する、請求項７または８に記載の製造方法。
【請求項１０】
前記半導体混晶層は、少なくともシリコンとスズとを含む、請求項７〜９のいずれか１項に記載の製造方法。
【請求項１１】
前記半導体混晶層は、さらにゲルマニウムを含む、請求項１０に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲルマニウム系半導体材料を用いた電子素子とその製造方法に関する。
【背景技術】
【０００２】
ゲルマニウム（Ｇｅ）は、電子および正孔の両キャリアの移動度がシリコン（Ｓｉ）に比べて十分に高い。このことから、従来のシリコン（Ｓｉ）系半導体材料を用いた集積回路の更なる高性能化、省電力化のため、シリコンに換えてゲルマニウムをチャネル材料として用いた半導体素子を構築することが提案されている。ゲルマニウムはシリコンと同じＩＶ族半導体であることから、既存のＳｉ系集積回路製造プロセスとの親和性が高く、既存の回路への混載や製造ラインの適用を比較的円滑に行い得る点において、他のキャリア移動度の高い半導体材料と比較して有利であり得る。
【０００３】
Ｇｅ系半導体素子の実用化を考える時、Ｇｅ素子で処理された電気信号を外部回路に取り出すためには、金属電極とＧｅ半導体とを接合する金属／Ｇｅ接合構造が必要である。ここで、一般に、金属／半導体接合におけるコンタクト抵抗は、半導体素子の電気的動作における寄生抵抗の一つとして働き、接合面積が縮小されるとともに増大する。そのため、微細化が進んだ半導体素子においては、高性能化および省電力化のためにコンタクト抵抗を十分に小さくすることが不可欠である。しかしながら、金属とＧｅとを直接接合した界面においては、非常に強いフェルミレベルピニングが生じ、金属の種類に依らずショットキー障壁高さ（Schottky Barrier Height：ＳＢＨ）が一定となって調整することができない。そのため、金属とＧｅとの接合界面に界面層を導入する等して、ＳＢＨとコンタクト抵抗とを低減することが提案されている（例えば、特許文献１〜２、非特許文献１〜２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１２４４８３号公報
【特許文献２】特開２０１２−２０４６０７号公報
【特許文献３】特表２００８−５３２２９４号公報
【非特許文献】
【０００５】
【非特許文献１】Applied Physics Lett. 101, 042108 (2012)
【非特許文献２】G Shine et al., “Limits of specific contact resistivity to Si, Ge and III-V semiconductors using interfacial layers”, 2013 International Conference on Simulation of Semiconductor Processes and Devices (SISPAD), page(s) 69-72
【非特許文献３】IEEE ELECTRON DEVICE LETTERS, VOL. 36, NO.9, p878-880
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、特許文献１では、ｎ型Ｇｅと金属電極との間に、臨界膜厚より大きな膜厚を有する界面シリコン層を導入することで、ＳＢＨを低減させることが開示されている。また特許文献２および非特許文献１〜２では、界面層としてＴｉＯ２、ＺｎＯ等の金属酸化物を導入することが提案されている。しかしながら、これらの界面層によるＳＢＨの低減効果はごく僅かであった。また、これらの界面層は厚みが厚かったり絶縁体であったりして、界面層そのものの抵抗が高くなり得る。そのため、コンタクト抵抗率を十分に低減させるには検討の余地があった。
【０００７】
また、特許文献２では、Ｇｅ結晶上にＦｅ３Ｓｉ、Ｍｎ５Ｇｅ３、あるいはＮｉＧｅなどの金属膜をエピタキシャル成長させることで、ＳＢＨを低減させることが開示されている。しかしながら、この技術においては、エピタキシャル成長面がＧｅ結晶の特定面に限定されてしまう。そのため、有効な接合構造や成膜条件が限られてしまうという課題があった。
【０００８】
本発明はかかる点に鑑みてなされたものであり、その目的は、新たな接合界面構造によりＧｅ／金属界面のショットキー障壁高さ（ＳＢＨ）が制御されている電子素子を提供することにある。また、他の側面において、この新たな接合界面構造を備える電子素子の製造方法をも提供する。
【課題を解決するための手段】
【０００９】
本発明によると、ゲルマニウムを主体とする半導体基板（以下、単に「Ｇｅ基板」という場合もある。）を用いた電子素子が提供される。この電子素子は、半導体基板と、上記半導体基板上に備えられた半導体混晶層と、上記半導体混晶層の上に備えられた金属層と、を備える。ここで、半導体混晶層は、１４族元素（短周期表ではＩＶ族元素）から選択される２種以上の元素を含み、かつ、上記２種以上の元素はゲルマニウム以外の２種の元素を少なくとも含む混晶からなる。そして上記半導体基板と上記半導体混晶層とは格子整合状態にあることを特徴としている。
【００１０】
詳細な機構は明らかではないが、Ｇｅ基板と金属層との界面に１４族元素からなる半導体混晶層を格子整合状態で導入することで、金属とＧｅ半導体との界面の結晶欠陥密度を低減できることに加え、フェルミレベルピニングを制御することができる。このような、これまでにない全く新しい界面構造により、金属／Ｇｅ接合におけるＳＢＨの制御が可能となる。かかる観点において、ここに開示される技術は、他の側面において、上記のＧｅ基板／半導体混晶層／金属層からなる電極構造（コンタクト構造）をも提供する。これらの構成において、例えば、Ｇｅ基板がＮ型の場合は、ＳＢＨを十分に低く（例えば０．４ｅＶ以下に）低減することができる。また、Ｇｅ基板がＰ型の場合は、ＳＢＨを十分に高めることができる。なお、１４族元素からなる半導体混晶層は、既存のＳｉ集積回路製造プロセスに親和性が高く、既存の回路への従来素子との混載や製造ラインの流用が比較的容易と考えられる点において好ましい。また、１４族元素からなる半導体混晶層は、Ｇｅと同族の元素であり、Ｇｅ基板に電気的に活性となる不純物を導入する懸念が少ない点においても好ましい。
【００１１】
ここに開示される電子素子の好ましい一態様では、上記格子整合状態において、上記半導体基板に対する上記半導体混晶層の格子不整合率が０．５％以下である。このような格子整合度合いとすることにより、金属／Ｇｅ接合におけるＳＢＨをより好適に制御することができる。
【００１２】
ここに開示される電子素子の好ましい一態様では、上記半導体混晶層の厚さは、１ｎｍ以上２０ｎｍ以下である。このような構成により、半導体混晶層自体の抵抗を低減し、コンタクト抵抗をより一層低く抑えることができる。
【００１３】
ここに開示される電子素子の好ましい一態様では、上記半導体混晶層は、少なくともシリコンとスズとを含むことが好ましい。また、上記半導体混晶層は、さらにゲルマニウムを含むことが好ましい。このことにより、半導体基板と半導体混晶層との結晶整合性をより簡便に調整することができる。また、Ｇｅ基板上に半導体混晶層を比較的容易に製膜することができる。
【００１４】
以上のような電子素子は、上記の金属層／半導体混晶層／Ｇｅ基板とから構成される接合界面構造を有する限り、その他の構成や用途は特に制限されない。典型的な応用としては、ＭＯＳＦＥＴ等のトランジスタやショットキーダイオード、さらには、ｎ型のｎ−ＭＯＳＦＥＴとｐ型のｐ−ＭＯＳＦＥＴとから構成される相補型金属酸化膜半導体トランジスタ構造を備える低消費電力回路であってもよい。
【００１５】
なお、特許文献３および非特許文献３には、半導体技術において、Ｇｅ１−ｘ−ｙＳｉｘＳｎｙ化合物を利用することを開示している。しかしながら、特許文献３は、かかる化合物をＳｉ系半導体素子における基材とすることや、かかる化合物の上方に別の半導体材料を形成するための基材とすることを提案したものであり、ＳＢＨの制御という観点からは全く異なる技術である。また、非特許文献３は、Ｓｉ基板にバッファ層を介してかかる化合物の単結晶を形成する技術であり、中間層とは異なる概念のものである。したがって、これらの開示は、従来のＳｉ系半導体材料技術の延長であると言える。また、Ｇｅ系半導体材料に特有の問題である強いフェルミレベルピニングとＳＢＨの制御との課題を解決し得る本願の接合構造とは全く区別されるものである。
【００１６】
さらに他の側面において、ここに開示される技術は、電子素子の製造方法を提供する。この製造方法は、ゲルマニウムを主体とする半導体基板を用意すること、１４族元素から選択される２種以上の元素を含み、かつ、上記２種以上の元素がゲルマニウム以外の２種の元素を少なくとも含む半導体混晶を、上記半導体基板上に、格子整合状態となるように供給して半導体混晶層を形成すること、上記半導体混晶層の上に金属層を形成すること、を含む。このような構成により、上記の特徴を有する電子素子を好適に製造することができる。
【図面の簡単な説明】
【００１７】
【図１】一実施形態に係る電子素子の概略側面図である。
【図２】他の実施形態に係る電子素子の概略側面図である。
【図３】（ａ）（ｂ）は、実施例で形成した半導体混晶層の反射高速電子線回折パターンである。
【図４】（ａ）（ｂ）は、実施例で形成した半導体混晶層の原子間力顕微鏡像と対応する表面凹凸プロファイルである。
【図５】実施例で形成した半導体混晶層およびＧｅ基板の面内Ｘ線回折パターンである。
【図６】試料（Ｒ）（ａ）（ｂ）のダイオードのＪ−Ｖ特性を示すグラフである。
【図７】試料（ａ）（ｂ）（Ｒ）のダイオードのショットキー障壁高さを評価するためのアレニウスプロットである。
【図８】試料（ａ）（ｂ）（Ｒ）のダイオードおよび他の金属／Ｇｅ接合における、金属仕事関数とショットキー障壁高さとの関係を示すグラフである。
【発明を実施するための形態】
【００１８】
以下、本発明の好適な実施形態を説明する。なお、本明細書において特に言及している事項以外の事柄であって本発明の実施に必要な事柄は、当該分野における従来技術に基づく当業者の設計事項として把握され得る。本発明は、本明細書および図面に開示されている内容と当該分野における技術常識とに基づいて実施することができる。また、図面は、本発明の一実施形態を説明するために模式化されており、実際の寸法関係を正確に表すものではない。なお、明細書において数値範囲を示す「Ｘ〜Ｙ」との表記は、特にことわりのない限り、「Ｘ以上Ｙ以下」を意味する。
【００１９】
図１は、一実施形態における電子素子（半導体素子であり得る。）の構成を示す側面図である。ここに開示される電子素子１０は、ゲルマニウムを主体とする半導体基板１と、半導体基板１上に備えられた半導体混晶層２と、半導体混晶層２の上に備えられた金属層３と、を備えている。以下、各構成要素について詳細に説明する。
【００２０】
［Ｇｅ基板］
半導体基板（Ｇｅ基板）１は、電子素子１０におけるチャネル材料として機能する。半導体基板１は、ゲルマニウム（Ｇｅ）を主体とするゲルマニウム系材料により構成されている。ここで、ゲルマニウムを主体とするとは、半導体基板１の５０モル％以上がＧｅによって占められていることを意味する。Ｇｅの高いキャリア移動度の効果をより良く発現させるとの観点から、Ｇｅの割合は、６０モル％以上が好ましく、７０モル％以上がより好ましく、８０モル％以上が特に好ましく、例えば９０モル％以上であってよい。例えば、キャリアドープの目的で含まれる異種元素を除くすべてが、実質的にＧｅであってもよい。
【００２１】
Ｇｅ以外の元素としては、キャリアドープの目的で導入されるホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム等の１３族の元素（３価の元素）や、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等の１５族元素（５価の元素）であってよい。これらはいずれか１種が単独で導入されていてもよいし、２種以上が組み合わされて導入されていてもよい。このことからもわかるように、Ｇｅ基板１は、不純物や格子欠陥を意図的に含まない真性半導体であってもよいし、不純物や格子欠陥が導入されて正孔、電子等のキャリア密度が増大されたＰ型またはＮ型のいずれの導電タイプの半導体であってもよい。なお、Ｇｅ基板に導入される不純物の密度は特に限定されないものの、例えば、コンタクト抵抗低減の観点からは、不純物拡散層としての不純物濃度は高ければ高いほど好ましい。例えば、不純物濃度は、概ね１０１５ｃｍ−３以上（例えば１０１５〜１０１６ｃｍ−３）とすることができ、１０１６ｃｍ−３以上であってよく、１０１８ｃｍ−３以上が好ましく、１０２０ｃｍ−３以上がより好ましい。
【００２２】
またＧｅ基板１は、例えば、ゲルマニウム系材料の高いキャリア移動度等の好適な特性を損ねない範囲において、キャリアドープ以外の目的で他の元素が含まれていてもよい。他の元素としては特に限定されず、例えば、炭素（Ｃ）、シリコン（Ｓｉ）、スズ（Ｓｎ）、鉛（Ｐｂ）等のＧｅ以外の１４族元素であってよい。かかる１４族元素は、例えば、合計で２０モル％以下の割合で含むことができる。また、Ｇｅ基板１は、結晶構造に歪みを加えることで電子構造を僅かに変調させてキャリアの実効的な有効質量を軽くし、歪のないゲルマニウムよりも高いキャリア移動度を実現するよう構成された歪ゲルマニウムであってもよい。以上のＧｅ基板１は、単結晶体であってもよいし、多結晶体であってもよい。
【００２３】
なお、Ｇｅ基板１の寸法や形態は特に限定されない。Ｇｅ基板１は独立して存在し得るウェハ状であってもよいし、例えば、Ｓｉ基板等の上に形成された膜状体であってもよい。例えば、Ｓｉ基板や誘電体膜等の上にＧｅ領域として構築されていてもよい。Ｇｅ基板１が膜状体である場合は、その厚みは、例えば１０ｎｍ以上（好ましくは１００ｎｍ以上、より好ましくは１０００ｎｍ以上）であってよい。しかしながら、Ｇｅ基板１をチャネル材料として用いた超微細化電子素子を実現するとの観点からは、Ｇｅ基板１の厚みは１０ｎｍ以下であってよい。なお、この厚みは、後述する半導体混晶層２の厚みと同様に測定することができる。また、Ｇｅ基板１は、例えば、キャリアの移動方向における寸法（例えばチャネル長）が２０ｎｍ以下となるように構成されていてもよく、かかる寸法は１５ｎｍ以下であってよく、例えば１３ｎｍ以下とすることができる。
【００２４】
［半導体混晶層］
半導体混晶層２は、Ｇｅ基板１上に備えられている。半導体混晶層２は、単結晶体であってもよいし、多結晶体であってもよい。半導体混晶層２は、Ｇｅ基板１上に１つが単独で備えられていてもよいし、２つ以上が備えられていてもよい。半導体混晶層２は、Ｇｅ基板１と直接接合している。ここで半導体混晶層２とＧｅ基板１とは、接合界面において格子整合状態にある。
【００２５】
なお、Ｇｅ基板１は、ダイヤモンド型の結晶構造を有する。また、後でより詳細に説明するが、Ｇｅと同じ１４族元素からなる混晶である半導体混晶層２も、ダイヤモンド型の結晶構造を有する。ここで、Ｇｅ基板１と半導体混晶層２とが格子整合状態にあるとは、例えば、Ｇｅ基板１の任意の結晶面（例えば、（１００）面、（１１０）面、（１１１）面、（００１）面など）と、半導体混晶層２を構成する半導体混晶の結晶構造における、上記Ｇｅ基板１の上記結晶面と等価な結晶面（例えば、（１００）面、（１１０）面、（１１１）面、（００１）面など）とが、互いにほぼ平行であって、両者がその接合界面において結晶格子点を共有することで、互いの結晶格子がほぼ連続的に連なった状態で結合していることをいう。すなわちＧｅ基板１と半導体混晶層２とで結晶構造の周期性が完全に保たれている（完全格子整合）状態や、かかる周期性が概ね保たれている状態をいう。すなわち、ここに開示される技術においては、格子整合状態において、整合界面における多少の格子定数の相違（いわゆるミスマッチ）は許容される。すなわち、半導体混晶層２とＧｅ基板１とは完全に格子整合していなくてもよい。このような格子整合状態の接合界面においては、不純物等の析出物や、結晶粒界、結晶欠陥等の生成が高度に抑制されている。
【００２６】
より具体的には、Ｇｅ基板１と半導体混晶層２とは、接合界面における格子定数が同一（完全格子整合）であることが望ましいが、例えば、格子不整合率が３％以下程度の軽微な格子不整合は許容される。ここで、格子不整合率とは、Ｇｅ基板１の格子定数をＣ１、半導体混晶層２の格子定数をＣ２としたとき、次式により算出される値とすることができる。
格子不整合率（％）＝｜Ｃ２−Ｃ１｜÷Ｃ１×１００
ここに開示される技術において、格子不整合率は小さい方が好適であり、例えば、２％以下が好ましく、１％以下がより好ましく、０．５％以下が特に好ましい。格子不整合率は、０．３％以下であってよく、０．２％以下がさらに好ましく、例えば０．１％以下、あるいは実質的に０％であってもよい。
【００２７】
このような格子整合状態は、透過型電子顕微鏡などの電子顕微鏡を利用した適切な倍率での観察等において、全体としてＧｅ基板１と半導体混晶層２との原子配列が略連続的であることにより確認することができる。また、格子不整合率については、上記の電気顕微鏡観察に基づいて得られたＧｅ基板１の格子定数Ｃ１および半導体混晶層２の格子定数Ｃ２から算出してもよいし、Ｘ線回折分析などによる結晶構造解析から求められたＧｅ基板１の格子定数Ｃ１および半導体混晶層２の格子定数Ｃ２から算出してもよい。
【００２８】
半導体混晶層２は、元素周期表の１４族元素から選択される２種以上の元素を含む化合物から構成されている。本明細書において、「混晶」とは、２種またはそれ以上の元素が混合してできた概ね均一な組成の結晶をいう。１４族元素としては、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）が挙げられる。これらの元素は、半導体基板１の主体であるＧｅと同族であることから、これらの混晶も半導体性状を示し、かつ、ダイヤモンド型の結晶構造を有する。なお、ここに開示される技術から逸脱しない範囲において、半導体混晶層２は１４族元素以外の異種元素を含んでもよい。例えば、半導体混晶層２は、コンタクト抵抗を低減させる等の目的で、不純物としての異種元素（例えば、１３族元素、１５族元素等）を含んでいてもよい。
【００２９】
半導体混晶層２をＧｅ基板１と格子整合状態とするには、半導体混晶を構成する１４族元素の組成比を適切に調整することで、半導体混晶の格子定数をＧｅ結晶の格子定数である０．５６５８ｎｍに近づければよい。半導体混晶の格子定数は、例えば、格子不整合率を３％以下とするために、０．５４８８ｎｍ以上０．５８２８ｎｍ以下とすることが好ましい。換言すると、半導体混晶層２の組成は、格子定数が０．５４８８ｎｍ以上０．５８２８ｎｍ以下となるように調整されていることが好ましい。また、例えば、格子不整合率を０．５％以下とするためには、半導体混晶の格子定数は、０．５６３０ｎｍ以上０．５６８６ｎｍ以下とすることが好ましい。換言すると、半導体混晶層２の組成は、格子定数が０．５６３０ｎｍ以上０．５６８６ｎｍ以下となるように調整されていることが好ましい。
【００３０】
なお、半導体混晶層２が２種類の１４族元素からなるとき、かかる元素は、Ｇｅよりも原子半径の小さな元素（例えば、ＣおよびＳｉの少なくとも一方）と、Ｇｅよりも原子半径の大きな元素（例えば、ＳｎおよびＰｂの少なくとも一方）との組み合わせであることがよい。例えば、ＣＳｎ系混晶、ＣＰｂ系混晶、ＳｉＳｎ系混晶、ＳｉＰｂ系混晶のいずれかであることが好ましい例として挙げられる。なかでも、Ｇｅ原子に大きさがより近い原子であるシリコン（Ｓｉ）とスズ（Ｓｎ）との組み合わせを含むＳｉＳｎ系混晶であることが好ましい。なお、ＳｉＳｎ系混晶は、ＳｉとＳｎとの組成比（モル比）が、Ｓｉ：Ｓｎとして、３７：１０であるときに格子定数が約０．５６５８ｎｍとなり、単結晶Ｇｅの２５℃における格子定数にほぼ一致する。したがって、例えば、Ｇｅ基板１の組成が概ね１００％Ｇｅであって、半導体混晶層２の組成がＳｉＳｎ系混晶であるとき、格子不整合率を１％以下に抑えるとの観点からは、例えば、ＳｉＳｎ系混晶は、Ｓｉ：Ｓｎの組成比が、２７：１０〜５２：１０（１％）であることが好ましく、３１：１０〜４３：１０（０．５％）であることがより好ましく、３３：１０〜４０：１０（０．３％）であることが特に好ましい。なお、当然のことながら、Ｇｅ基板１の格子定数が上記以外の場合は、対象とするＧｅ基板１に対して格子整合状態となるように、半導体混晶層２の組成を適宜調整することができる。また、他の元素の組み合わせからなる２元系混晶についても、同様にして、格子整合状態を実現するための好適組成を算出することができる。
【００３１】
また、半導体混晶層２が３種類の１４族元素からなるとき、かかる元素は、例えばＧｅを含むことが好ましい。例えば、上記の２元系の混晶に対して、任意の割合でＧｅが固溶された混晶であることが好ましい。２元系混晶がＧｅを含み３元系混晶となることで、上記の２元系混晶のＧｅ基板上での安定性や、製膜性等が向上され得る。例えば、上記のＳｉＳｎ系混晶は、Ｇｅ基板１上に形成する際に相分離を比較的起こしやすい。したがって、２元系混晶にＧｅを固溶させることで、Ｇｅ基板１上に安定して半導体混晶層２を形成することができる。また、Ｇｅ基板１上での半導体混晶層２の安定性が高められるために好ましい。このような半導体混晶層２の組成は、例えば、ＧｅＣＳｎ系混晶、ＧｅＣＰｂ系混晶、ＧｅＳｉＳｎ系混晶、ＧｅＳｉＰｂ系混晶のいずれかであってよい。なかでも、ＧｅＳｉＳｎ系混晶であることが好ましい。なお、３元系混晶におけるＧｅの割合は特に制限されない。３元系混晶全体に占めるＧｅの割合は、混晶全体を１としたときのモル比で、０．５以上が好ましく、０．８以上がより好ましく、０．９以上（例えば０．９５）であってよい。しかしながら、具体的なデータは示さないが、発明者らは、１００％Ｇｅの半導体層をＧｅ基板１上に形成しても、ここに開示される技術の効果は得られないことを確認している。したがって、３元系混晶全体に占めるＧｅの割合は、例えば０．９６以下とすることが好ましいと言える。
【００３２】
なお、ＧｅＳｉＳｎ系混晶については、上記のＳｉＳｎ系混晶と同様、Ｇｅの割合に依らず、ＳｉとＳｎとの組成比（モル比）が、Ｓｉ：Ｓｎとして、３７：１０であるときに格子定数が約０．５６５８ｎｍとなり、Ｇｅの格子定数にほぼ一致する。したがって、格子不整合率を１％以下に抑えるとの観点からは、例えば、半導体混晶層２の組成がＧｅＳｉＳｎ系混晶であるときも、ＳｉとＳｎとの組成比は上記２元系混晶について示したのと同様にして、好適組成範囲を決定することができる。
【００３３】
上記のことから理解されるように、半導体混晶層２は、Ｇｅ基板と格子整合状態を実現できる範囲において、３種類以上の１４族元素を含むことができる。半導体混晶層２は、前記のいずれか１種の組成の混晶から構成されてもよいし、異なる２種以上の組成の混晶から構成されていてもよい。例えば、１つのＧｅ基板１上に、同一の組成の複数の半導体混晶層２が備えられていてもよいし、異なる組成の複数の半導体混晶層２が備えられていてもよい。
【００３４】
半導体混晶層２の厚みは、コンタクト抵抗を低減させるとの観点から、２０ｎｍ以下が好ましく、１５ｎｍ以下がより好ましく、１０ｎｍ以下が特に好ましい。例えば、８ｎｍ以下であってよい。半導体混晶層２の厚みの下限は特に制限されないが、おおよそ１ｎｍ以上を目安とすることができる。半導体混晶層２の「厚み」は、例えば、Ｇｅ基板１の表面に垂直な方向における半導体混晶層２の寸法を意味する。半導体混晶層２の厚みは、例えば、半導体混晶層２を製膜する際の成膜レートに基づき算出した値であってもよい。あるいは、電子素子１０をＧｅ基板１の表面に対して垂直な断面で観察したときの、半導体混晶層２の厚みに基づき算出した値であってもよい。後者の場合は、半導体混晶層２の厚みを５点以上で測定したときの算術平均値（平均厚み）を採用することができる。
【００３５】
［金属層］
金属層３は、チャネル材料であるＧｅ基板１を流れる電流を、半導体混晶層２を介して外部に取り出すための要素である。金属層３は、半導体混晶層２上に備えられている。金属層３は、例えば、Ｇｅ基板１半導体混晶層２の少なくとも一部に直接接合されている。金属層３の組成は特に制限されず、電子伝導性の良好な（例えば、電気抵抗率が１０−２Ωｍ以下の）材料であれば任意の組成のものであってよい。このような金属層３を構成する材料としては、例えば、遷移金属、典型金属（典型金属元素）のいずれかの単体であってもよいし、かかる金属元素を含む合金であってもよい。例えば、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、白金（Ｐｔ）等の単金属およびこれらの金属元素を含む合金などであってよい。
【００３６】
［電子素子］
ここに開示される電子素子１０は、接合界面を記号「／」で表したときに、Ｇｅ基板１／半導体混晶層２／金属層３で表される積層構造を有している。このようなＧｅ基板１／半導体混晶層２／金属層３の積層からなる接合界面構造において、Ｇｅ基板１／半導体混晶層２の界面は、結晶構造的には滑らかであり、結晶欠陥密度が低減されている。しかしながら、その一方で、Ｇｅ基板１と金属層３との間に半導体混晶層２が導入されることで、バンド構造的には変動がもたらされ得る。詳細は明らかではないが、このことに起因して、Ｇｅ基板１／半導体混晶層２／金属層３の接合界面においてはフェルミレベルピニングが制御されて、ＳＢＨが制御（低減または増大）されるものと考えられる。
【００３７】
例えば、ｎ−Ｇｅ基板１／金属層３の接合界面におけるＳＢＨは、０．５〜０．６ｅＶであり得る。これに対し、ここに開示される技術によると、Ｇｅ基板１／半導体混晶層２／金属層３の接合界面のＳＢＨは０．４ｅＶ以下、好ましくは０．３ｅＶ以下、より好ましくは０．２５ｅＶ以下、特に好ましくは０．２ｅＶ以下程度にまで低減され得る。同様のことが、ｐ−Ｇｅ基板についても実現され、Ｇｅ基板１／半導体混晶層２／金属層３の接合界面におけるＳＢＨを増大させることができる。Ｇｅ半導体材料におけるこのようなコンタクト構造と、かかるＳＢＨの制御機能とは、これまでに全く知られていない新しい知見であり得る。このように、上記接合界面構造におけるＳＢＨが制御されることにより、かかる接合におけるコンタクト抵抗の低減も可能となり得る。このことにより、ここに開示される電子素子１０は、Ｇｅ基板１が本来備える高いキャリア移動度をいかんなく発揮した、低消費電力で高速動作が可能な素子となり得る。
【００３８】
［電子素子の製造方法］
ここに開示される電子素子の製造方法は、以下の工程１〜３を含む。特に限定するものではないが、これらの工程１〜３は、公知の半導体技術を利用して実施することができる。
１．半導体基板を用意する工程
２．半導体混晶層を形成する工程
３．半導体混晶層の上に金属層を形成する工程
【００３９】
工程１．半導体基板を用意する工程
ここで工程１においては、上述したゲルマニウムを主体とする半導体基板（Ｇｅ基板）１を用意する。Ｇｅ基板１は、例えば、市販されているものを入手してもよいし、Ｇｅ基板を作製するための原料から調製してもよい。例えば、市販されているウェハ状の単結晶Ｇｅ基板を入手してもよい。また例えば、シリコン基板上に、Ｇｅ基板を構成するＧｅ半導体材料（原料）を蒸着する等して、シリコン基板上にＧｅ基板１を用意してもよい。このとき、Ｇｅ基板１は、シリコン基板上に直接形成しても良いし、シリコン酸化物等の中間層を介して形成してもよい。ここで、Ｇｅ基板１の表面（切り出し面であってよい。）は、任意の結晶面であり得る。例えば、Ｇｅの（１００）面、（１１０）面、（１１１）面、（００１）面などであってよいし、これらとは異なる面方位の面であってよい。
【００４０】
工程２．半導体混晶層を形成する工程
工程２においては、上記で用意したＧｅ基板１上に、半導体混晶層２を形成する。半導体混晶層２の組成については上述のとおりであり、用意したＧｅ基板１に対する格子整合性を有する組成の半導体混晶組成とすればよい。また、半導体混晶層２の形成に際しては、半導体混晶材料を、Ｇｅ基板１に格子整合状態となるように、層状に供給して、半導体混晶層２を形成する。この半導体混晶層２の形成には、組成を制御した薄膜の形成が可能な従来公知のＳｉ半導体製膜技術を応用することで簡便に実現できる。例えば、分子線エピタキシー法や、スパッタリング法、化学蒸着法等を採用することができる。
【００４１】
製膜に際しては、真空環境において、Ｇｅ基板１を適度な温度（例えば、５０℃〜４００℃程度）にまで加熱したのち、かかるＧｅ基板１上に半導体混晶の原料を供給する。ここに開示される技術においては、Ｇｅ基板１と、製膜対象である半導体混晶層２との結晶構造はもちろんのこと、格子定数までもを、適切かつ簡便に調整することができる。その結果、原料の供給速度を適切に制御することにより、Ｇｅ基板１上に半導体混晶をエピタキシャル成長させることができる。これによりＧｅ基板１に半導体混晶層２を格子整合状態で形成することができる。
【００４２】
なお、半導体混晶層２の形成に先行し、必要に応じてＧｅ基板１の表面を清浄化することが好ましい。清浄化は、化学薬品を用いての表面清浄化処理であってもよいし、真空環境中での熱処理による清浄化処理であってもよい。これにより、格子整合界面における結晶欠陥の密度を低減し、結晶性の高い半導体混晶層２を形成することができる。
【００４３】
工程３．金属層を形成する工程
工程３においては、上記で用意した半導体混晶層２上に、金属層３を形成する。金属層の形成方法も、公知のＳｉ半導体製膜技術を応用することで簡便に実現できる。例えば、化学蒸着法により金属層３を形成することができる。これにより、ここに開示される電子素子１０が製造される。
なお、以上の製造方法においては、使用する材料がほぼ１４族元素であり得る。かかる点において、ここに開示される技術は、従来のＳｉ集積回路製造プロセスに対する親和性を有している。
【００４４】
［用途］
ここに開示される電子素子は、上記のようにＧｅ基板１／半導体混晶層２／金属層３の接合界面におけるＳＢＨを制御することができる。さらに、かかる接合構造を整えることで、ショットキー接合を実現することができ、整流効果を発現させることができる。したがって、例えば、半導体混晶層２を形成した側とは異なる側のＧｅ基板１の表面に、金属電極層を直接形成してもよい。かかる金属電極層／Ｇｅ基板１界面は、オーミックコンタクトとなる。これにより、金属電極層／Ｇｅ基板１／半導体混晶層２／金属層３接合構造を含むトランジスタを実現することができる。このようなトランジスタの用途は特に制限されないが、高性能化、省電力化の要求が高い用途に好適に用いることができる。
【００４５】
また、図２に、ｐ型半導体をチャネル材料として用いた金属−酸化物−半導体電界効果トランジスタ（Metal-Oxide-Semiconductor Field-Effect-Transistor：ＭＯＳＦＥＴ）の断面構造を示した。このｎ−ＭＯＳＦＥＴ１０Ａは、チャネル材料として、Ｇｅ基板に３価元素をドーピングしたｐ型Ｇｅ基板１を用いている。また、ｐ型Ｇｅ基板１上には、離間してソースＳおよびドレインＤが設けられている。このｎ−ＭＯＳＦＥＴ１０Ａでは、ソースＳおよびドレインＤとして、金属層３をそれぞれ用いている。そして、このソースＳおよびドレインＤにおける金属層３とＧｅ基板１との界面には、半導体混晶層２が導入されている。換言すると、ｎ−ＭＯＳＦＥＴ１０Ａにおけるソースドレイン構造には、Ｇｅ基板１／半導体混晶層２／金属層３接合構造が採用されている。なお、Ｇｅ基板１のソースＳおよびドレインＤの領域には、コンタクト抵抗低減のために、リン（Ｐ）等のｎ型不純物が注入された不純物拡散層４が設けられる場合もある。また、ｐ型Ｇｅ基板１において、ソースＳおよびドレインＤ間は、ゲート領域である。ｐ型Ｇｅ基板１上のゲート領域には、酸化物層１２を介してゲートＧとしてのゲート電極１４が設けられている。ゲート電極１４に電圧を印加することで、ソースＳ−ドレインＤ間に電流を流すことができる。これにより、金属電極層／Ｇｅ基板１／半導体混晶層２／金属層３接合構造を含むｎ−ＭＯＳＦＥＴ１０Ａを実現することができる。
【００４６】
また、図２に示したのは、一般的な平面型のＭＯＳＦＥＴの構造であるが、この他にもダブルゲート型ＭＯＳＦＥＴ、Ｆｉｎ型ＦＥＴやgate-all-around型ＦＥＴ（ＧＡＡＦＥＴ）など３次元的なゲートスタック構造を有するトランジスタも考えられる。そして、これらのいずれの構造においても、ここに開示される技術を電極構造として適用することが可能である。
【００４７】
なお、具体的に図示しないが、チャネル材料として、Ｇｅ基板に５価元素をドーピングしたｎ型Ｇｅ基板を用いることにより、同様にしてｐ−ＭＯＳＦＥＴを実現することができる。なお、このようなｎ−ＭＯＳＦＥＴ１０Ａと、ｐ−ＭＯＳＦＥＴとを一つに組み合わせ、ｎ型とｐ型とが相互に補い合うように接続された集積回路（回路素子）を構築することもできる。このように、ここに開示される金属電極層／Ｇｅ基板１／半導体混晶層２／金属層３接合構造を複合組み合わせることで、相補型金属酸化膜半導体（Complementary Metal Oxide Semiconductor：ＣＭＯＳ）トランジスタ構造を実現することもできる。このＣＭＯＳトランジスタ構造は、消費電力が少ないという特長を有している。したがって、かかる構成は、例えば、デジタルカメラや携帯電話等のような小型軽量化が強く求められる電気電子機器用途の、メモリやＣＰＵ等を構成する電子素子として好適に利用できる。
【００４８】
以下、本発明に関するいくつかの実施例を説明するが、本発明をかかる実施例に示すものに限定することを意図したものではない。
【００４９】
［半導体素子の作製］
Ｇｅ基板として、Ｓｂがドープされた円盤形のｎ型Ｇｅ（００１）単結晶基板を用意した。このＧｅ基板の不純物濃度は１０１５〜１０１６ｃｍ−３であった。Ｇｅ基板は、１％の希釈フッ酸溶液および超純水に交互に５回浸漬させる化学洗浄により、表面の自然酸化膜を除去した。化学洗浄後のＧｅ基板は、速やかに超高真空装置の試料導入室に導入した。
【００５０】
超高真空装置内の真空引きを行い、真空度が１０−４Ｐａ台になったのを確認した後、Ｇｅ基板を試料導入室から金属蒸着室へ搬送した。金属蒸着室では、先ず、Ｇｅ基板に対し、８００〜８６０℃で３０分間の表面清浄化熱処理を施し、基板表面の自然酸化膜および汚染物を脱離させた後、２００℃まで自然冷却させた。
【００５１】
次いで、１０−５Ｐａ以下の高真空において、Ｇｅ基板の表面にＧｅ１−ｘ―ｙＳiｘＳｎｙ混晶層（以下、単に混晶層という。）を蒸着した。ＧｅおよびＳｎの蒸着にはクヌーセンセルを、Ｓｉの蒸着には電子銃加熱を用い、３種類の元素を同時に基板に供給することで混晶層を形成した。混晶層堆積中の基板温度は２００℃とした。混晶組成は、クヌーセンセルの温度および電子銃のエミッション電流を調整し、各原料の堆積レートを制御することにより実施した。本例では、混晶層がＧｅ結晶に格子整合状態となるように、概ねＳｉとＳｎの原子組成比が３７：１０となるよう調整し、（ａ）（ｂ）の２通りの組成で混晶層を堆積させた。なお、ＧｅおよびＳｎのクヌーセンセル温度は、それぞれ１１７０℃および８６０〜９２０℃とした。Ｓｉ原料に照射する電子ビームのエミッション電流は、２８〜４０ｍＡの範囲で調節した。また、混晶層の堆積中は、円盤状のＧｅ基板の中心を軸として面内方向に回転させることにより、Ｇｅ１−ｘ―ｙＳiｘＳｎｙ膜の膜厚および組成を面内で均一に整えた。堆積中の成膜室の真空度は１×１０−５〜１×１０−６Ｐａを維持した。混晶層の堆積膜厚は６〜８ｎｍとし、堆積速度は２．７ｎｍ／ｍｉｎとした。なお、堆積膜厚および堆積速度は水晶振動子膜厚計で測定した。
【００５２】
混晶層が形成されたＧｅ基板を大気中に取り出し、メタルマスクを用いた真空蒸着により、混晶層の表面にＡｌ電極を形成した。Ａｌ電極は、膜厚数百ｎｍ、直径２００〜５２０μｍの円形状とした。また、Ｇｅ基板の裏面を紙やすりにより研削し、裏面に残った自然酸化膜層を除去した後、Ａｌ電極を蒸着することでオーミックコンタクトを形成した。これにより、２通りの評価用のＳｃｈｏｔｔｋｙダイオードを作製した。
【００５３】
また、比較のために、ｎ型Ｇｅ（００１）基板の化学洗浄を行い、Ｇｅ結晶上に混晶層を形成することなしに、表面および裏面に真空蒸着によってＡｌ電極を形成した一般的なＳｃｈｏｔｔｋｙダイオードも作製した。
【００５４】
以上のように作製したＳｃｈｏｔｔｋｙダイオードについて、以下の手順にて、混晶層の組成、結晶構造、および、電気特性を調べた。
【００５５】
［混晶層組成］
まず、Ｇｅ基板に形成したＧｅ１−ｘ―ｙＳiｘＳｎｙ混晶層のＳｉ、Ｇｅ、Ｓｎの組成比を、Ｘ線光電子分光（X-ray Photoelectron Spectroscopy：ＸＰＳ）測定により見積もった。その結果、混晶層の組成は次の（ａ）（ｂ）に示すものであった。以下、（ａ）（ｂ）の各組成の混晶層を備える評価用のダイオードを、試料（ａ）、試料（ｂ）などのように呼ぶ場合がある。また、比較のためのダイオードを、試料（Ｒ）などのように呼ぶ場合がある。本実施例では、以下のとおり、成膜装置の制御上の都合によって試料（ａ）および試料（ｂ）におけるＳｉとＳｎの組成比がいずれも１：１となり、当初の予定（おおよそＧｅ０．９５Ｓi０．０４Ｓｎ０．０１〜Ｇｅ０．７９Ｓi０．１５Ｓｎ０．０６）からずれたことがわかった。
（ａ）Ｇｅ０．９６Ｓi０．０２Ｓｎ０．０２
（ｂ）Ｇｅ０．８２Ｓi０．０９Ｓｎ０．０９
【００５６】
［界面層の構造］
試料（ａ）、（ｂ）におけるＧｅ１−ｘ―ｙＳiｘＳｎｙ混晶層の構造を、反射高速電子線回折（Reflection High Energy Electron Diffraction：ＲＨＥＥＤ）分析、原子間力顕微鏡（Atomic Force Microscope：ＡＦＭ）観察、およびＸ線回折（X-ray Diffraction：ＸＲＤ）分析によって評価した。なお、これらの分析は、Ａｌ電極を形成する前の、成膜直後の混晶層について行った。
【００５７】
試料（ａ）、（ｂ）における混晶層のＲＨＥＥＤパターンを、図３（ａ）（ｂ）にそれぞれ示した。その結果、試料（ａ）（ｂ）のいずれにおいても、Ｇｅ結晶と同じダイヤモンド構造に帰着できる特徴的な周期的パターンが見られた。このことから、Ｇｅ１−ｘ―ｙＳiｘＳｎｙ混晶層がＧｅ基板上にエピタキシャル成長したことが確認できた。なお、試料（ａ）の混晶層については、電子線回折パターンが先鋭な縞状パターンを示すことから、混晶層がＧｅ（００１）表面に、２次元的なステップフローモードで成長していることがわかった。また、試料（ｂ）の混晶層については、若干広がりのあるスポット状の電子線回折パターンを示すことから、混晶層がやや３次元的に島成長したことがわかった。
【００５８】
試料（ａ）、（ｂ）における混晶層の表面をＡＦＭで観察し、その表面平坦性を測定した。その結果、図４（ａ）（ｂ）に、試料（ａ）および（ｂ）に関するＡＦＭによる観察像（上段）と表面形態の凹凸プロファイル（下段）とをそれぞれ示した。なお、ＡＦＭの走査範囲は１μｍ×１μｍとした。その結果、試料（ａ）（ｂ）のいずれにおいても、極端な表面荒れや突起などは見られず、凹凸の大きさが１ｎｍ前後と、原子尺度で均一かつ平坦な表面が形成されたことを確認できた。また、凹凸プロファイルから、平均二乗粗さ（Ｒrms）を測定したところ、試料（ａ）の混晶層のＲrmsは０．３３ｎｍと評価され、試料（ｂ）の混晶層のＲrmsは０．３９ｎｍと評価された。これにより、２次元成長層が３次元成長層よりもより平坦性に優れることが示された。
【００５９】
試料（ａ）、（ｂ）における混晶層の結晶構造を、面内ＸＲＤによって分析した結果を図５に示した。図５は、ＸＲＤプロファイルを片対数プロットで示した結果である。なお、参考のために、（Ｒ）として、Ｇｅ（００１）基板についてのＸＲＤ分析結果も併せて示した。試料（ａ）の回折プロファイルは、（Ｒ）Ｇｅ基板のものとほぼ変わらないことから、試料（ａ）の混晶層がほぼ完全にＧｅに格子整合して成長するとともに、その結晶性もきわめて優れていることがわかった。試料（ｂ）の回折プロファイルも、（Ｒ）Ｇｅ基板のものによく一致し、その他の明瞭なピークは観測されず、試料（ｂ）の混晶層がＧｅ基板結晶に対して格子整合状態で成長していることが確認された。しかし、試料（ｂ）の混晶層の回折プロファイルは裾の領域において比較的広がったピークの形状が観測される。これは試料（ｂ）のＧｅ０．８２Ｓi０．０９Ｓｎ０．０９混晶層の結晶性に起因するものと考えられ、試料（ａ）のＧｅ０．９６Ｓi０．０２Ｓｎ０．０２混晶層に比較するとその結晶性はやや劣ることがわかった。
【００６０】
ＳｉＳｎ混晶においては、Ｓｉ：Ｓnの組成比が３７：１０の場合にＧｅ結晶と格子状数が一致し、完全に格子整合する。試料（ａ）および試料（ｂ）の混晶層は、ＳｉとＳｎの組成比が１：１であり、完全格子整合系の組成比と比べてＳｎ組成が高い。ここで、各混晶の格子定数が混晶層を形成する元素の組成に比例して変化すると仮定し、（ａ）Ｇｅ０．９６Ｓi０．０２Ｓｎ０．０２層および（ｂ）Ｇｅ０．８２Ｓi０．０９Ｓｎ０．０９層の格子定数を算出した結果、それぞれ（ａ）０．５６７０ｎｍおよび（ｂ）０．５７１２ｎｍと求められた。これらの値から、試料（ａ）および（ｂ）の混晶層と、Ｇｅ結晶（格子状数：０．５６７５ｎｍ）との格子不整合率を評価すると、それぞれ（ａ）０．２％および（ｂ）１．０％であった。すなわち、試料（ａ）のＧｅ０．９６Ｓi０．０２Ｓｎ０．０２混晶層は歪が比較的小さく、ほぼ完全に格子整合した状態でＧｅ基板上にエピタキシャル成長しているのに対して、試料（ｂ）のＧｅ０．８２Ｓi０．０９Ｓｎ０．０９層はその内部に１．０％のやや大きな圧縮歪を有した状態でＧｅ基板上に結晶成長していることがわかった。両試料ともＳｉとＳｎの組成比は１：１で同じである一方で、試料（ａ）に比べて試料（ｂ）の方がＧｅ組成比が低いために、このような格子不整合率の違いが生じている。このことから、完全な格子整合により近い状態でＧｅ１−ｘ―ｙＳiｘＳｎｙ層を形成することで、Ｇｅ基板に対する混晶層の歪み量を小さく抑え、その混晶層の結晶性を向上できることがわかる。これらは、上記の構造評価の結果とも一致する。
【００６１】
［界面層の構造］
試料（ａ）、試料（ｂ）の評価用のダイオードについて、電極／混晶層／Ｇｅ基板からなる接合構造における界面のＳＢＨを評価するため、電流−電圧（Ｊ−Ｖ）測定を行った。また、比較のために、試料（Ｒ）についても同様に測定を行った。その結果得られたＪ−Ｖ特性を図６に示した。なお、測定温度は２２２〜３００Ｋとし、試料（ｂ）については１００〜３００Ｋにおいても測定を行った。
【００６２】
なお、各試料の接合界面構造は、以下のとおりである。
試料（ａ）：Ａｌ／Ｇｅ０．９６Ｓi０．０２Ｓｎ０．０２／ｎ型Ｇｅ
試料（ｂ）：Ａｌ／Ｇｅ０．８２Ｓi０．０９Ｓｎ０．０９／ｎ型Ｇｅ
試料（Ｒ）：Ａｌ／ｎ型Ｇｅ
【００６３】
図６に示すように、３００Ｋの室温付近において、試料（Ｒ）のダイオードは、正の順方向電圧印加時により大きな電流が流れる非対称な整流特性を示すことが確認できた。その一方で、試料（ａ）および（ｂ）のダイオードは、印加電圧の正負に関わらない対称性の高いオーミック特性を示すことが確認できた。また、試料（Ｒ）および（ｂ）のダイオードは、３００Ｋから２２２Ｋまで冷却するとともに逆方向電流が顕著に減少するのに対して、試料（ａ）のダイオードは２２２Ｋまでの温度領域においてＪ−Ｖ特性の温度依存性がきわめて小さいことがわかった。この試料（ａ）のダイオードは、約１５０Ｋ以下の低温まで冷却することで、ようやく整流性が顕在化することが確認された。
【００６４】
［ＳＢＨの算出］
なお、試料（ａ）（ｂ）のダイオードは、試料（Ｒ）のダイオードに比較して、概ね大きな電流密度が得られていることがわかる。これは、金属／Ｇｅ界面へのＧｅ１−ｘ―ｙＳiｘＳｎｙ混晶層の挿入によるＳＢＨの減少を意味している。そこで、得られた各ダイオードのＪ−Ｖ特性の温度依存性から、各試料の接合界面におけるＳＢＨを見積もった。なお、ＳＢＨの算出に際しては、異なる電極面積を有する試料のＪ−Ｖ特性を測定し、電極端部における漏れ電流の成分を除外することで、接合面内におけるより精確な電流密度を評価するようにした。
【００６５】
各試料のＳＢＨの算出は、例えば、参考文献（S. M. Sze, K. K. Ng著, Physics of Semiconductor Devices, 第３版, Willey-Inter-Science, 2006）などに従い、以下の方法により算出した。すなわち、まず、順方向電圧印加時のＪ−Ｖ特性おいて、熱放出電流が支配的になる電圧領域で、Ｓｃｈｏｔｔｋｙ接合における下記の電流密度の式（１）に従うように最小二乗法による特性フィッティングを行い、飽和電流密度および熱放出電流の理想因子を求めた。なお、式（１）中、Ｊは電流密度、Ｊｓは飽和電流密度、Ｖは電圧、ｑは単位電荷、ｎは理想因子、ｋはボルツマン定数、Ｔは絶対温度である。
【００６６】
【数１】
2018032690.tif 000003
【００６７】
また、飽和電流密度Ｊｓは次の式（２）で表すこともできる。式（２）中、φＢはショットキー障壁高さ（ＳＢＨ）、Ａ＊＊はリチャードソン係数である。
【００６８】
【数２】
2018032690.tif 000004
【００６９】
次に、飽和電流密度を温度の二乗で除した値の対数と、温度の逆数との関係をプロット（アレニウスプロット）した。これにより得られたグラフを図７に示した。評価された理想因子ｎの値はおよそ１に近い値を示したことから、得られたＪ−Ｖ特性は熱放出電流が支配的であり、欠陥を介してＳｃｈｏｔｔｋｙ障壁を透過するトンネル電流のような接合リーク成分を無視できることを意味している。すなわち、本評価において金属／Ｇｅ界面の妥当なＳＢＨを決定できることが確認された。
【００７０】
図７のアレニウスプロットの傾きより、各試料におけるＳＢＨを見積もった。その結果、試料（Ｒ）のＳＢＨは０．６９ｅＶ、試料（ａ）のＳＢＨは０．１８ｅＶ、試料（ａ）のＳＢＨは０．２３ｅＶであった。この結果から、混晶層による界面層の導入により、最大で０．５１ｅＶのＳＢＨ減少効果が得られることが確認できた。
【００７１】
二つの試料（ａ）（ｂ）におけるＳＢＨを比較すると、類似のＧｅ１−ｘ―ｙＳiｘＳｎｙ混晶層が導入された接合界面構造を備えていながら、試料（ａ）の接合の方が、試料（ｂ）の接合よりも０．０５ｅＶ低いＳＢＨを実現した。その理由の一つとして、導入したＧｅ０．９６Ｓi０．０２Ｓｎ０．０２層がＧｅ結晶にほぼ完全に格子整合した状態であり、１．０％の格子不整合率を有する試料（ｂ）のＧｅ０．８２Ｓi０．０９Ｓｎ０．０９層よりも界面での結晶性に優れていることが考えられる。より完全な格子整合状態にある界面層の形成によって、結晶性に優れ、界面欠陥の少ない構造を形成することで、ＦＬＰ現象を効果的に制御することができ、より低いＳＢＨを実現できることがわかった。
【００７２】
なお、具体的な説明は省略するが、金属／Ｇｅ接合における金属電極の仕事関数とＳＢＨとの関係について評価した結果を図８に示した。図８中の丸印○は、様々な金属種からなる金属電極を備えた金属／Ｇｅ接合におけるＳＢＨを示すプロットである。また、図中の点線は、金属／ｎ型Ｇｅ接合が理想的なＳｃｈｏｔｔｋｙ極限をとると仮定した場合に期待される、ＳＢＨの金属の仕事関数依存性を示している。混晶層を備えない金属／Ｇｅ接合である試料（Ｒ）や、その他の金属／Ｇｅ接合のＳＢＨが０．４〜０．６ｅＶの高い値を示すことがわかる。これに対して、ここに開示される試料（ａ）（ｂ）のＳＢＨは、０．２ｅＶ前後とこれまでになく十分に低い値を実現することを明確に確認できた。
【００７３】
以上のとおり、金属／Ｇｅ接合界面に、１４族元素からなる３元系混晶層をＧｅ基板に対して格子整合状態で導入することで、ＳＨＢを低減できることが確認された。その一方で、本発明者らは、これまでに、ｎ−Ｇｅ基板／金属層の接合界面に、中間層として、一般式：Ｇｅ１−ｘＳｎｘ，０＜ｘ＜１；で表されるＧｅＳｎ層を導入したｎ−Ｇｅ基板／ＧｅＳｎ層／金属層接合構造について報告している（A.Suzuki et al., Appl. Phys. Lett. 107, 212103(2015)等参照）。しかしながら、このＧｅＳｎ層の導入によると、ＳＢＨをわずかに低減し得ることは確認されたものの、ＳＢＨは最小でも０．４９ｅＶであり、その低減効果は十分ではなかった。換言すると、Ｇｅ１−ｘＳｎｘ層に対して僅かにＳｉを添加することで、ＳＢＨを著しく低減することができる。これは、ＧｅＳｎ層が、１４族元素からなる混晶層ではあるものの、Ｇｅ基板との良好な格子整合状態にある界面を構築できなかったことによると推察される。これらのことから、ＳＢＨの十分な低減には、界面に導入する混晶層の格子整合性が重要であることが、本技術に触れた当業者であれば理解できる。そして、具体的なデータは示さないものの、例えば、Ｓｉ１−ｘＳｎｙ２元系混晶層や、他の１４族元素の組み合わせからなる半導体混晶層であっても、Ｇｅ基板との格子整合性を満足させることで、ＳＢＨの十分な制御が可能となることが当業者によって理解される。
【００７４】
また、上記の実施態様においては、Ｇｅ基板としてｎ型Ｇｅ結晶を用い、ＳＢＨの低減効果について示した。しかしながら、ここに開示される技術は、Ｇｅ基板としてｐ型Ｇｅ結晶を用い、ＳＢＨの増大方向への制御に対しても同様に有効である。すなわち、金属／ｎ型Ｇｅ接合と、金属／ｐ型Ｇｅ接合とにおけるＳＢＨの総和は、Ｇｅのエネルギーバンドギャップに等しい（例えば、S. M. Sze, K. K. Ng著、Physics of Semiconductor Devices、第３版、Willey-Inter-Science, 2006 等参照）。つまり、本技術により金属／ｎ型Ｇｅ接合においてＳＢＨを低減できることと併せて、金属／ｐ型Ｇｅ接合においてはＳＢＨを増大させる効果が期待される。このことにより、従来では、様々な金属電極材料を用いても、０．２ｅＶ以下程度の低いＳＢＨしか実現できなかった金属／ｐ型Ｇｅ接合において、これまでにない高いＳＢＨを有する金属／ｐ型Ｇｅ接合構造を形成できることを示している。これにより、実用的な高いＳＢＨと、効果的な整流特性とを有する金属／ｐ型Ｇｅ接合を含むＳｃｈｏｔｔｋｙダイオードを実現することができる。
【００７５】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。ここで開示される発明には上述の具体例を様々に変形、変更したものが含まれ得る。
【符号の説明】
【００７６】
１  半導体基板（Ｇｅ基板）
２  半導体混晶層
３  金属層
４  不純物拡散層
１０  電子素子
１０Ａ  ｎ−ＭＯＳＦＥＴ
１２  酸化物層
１４  ゲート電極
Ｓ  ソース
Ｄ  ドレイン
Ｇ  ゲート
【図１】
2018032690.tif 000005
【図２】
2018032690.tif 000006
【図３】
2018032690.tif 000007
【図４】
2018032690.tif 000008
【図５】
2018032690.tif 000009
【図６】
2018032690.tif 000010
【図７】
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【図８】
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