(57)【要約】【課題】垂直チャネルデバイスを形成するための方法を提供する。【解決手段】本発明の概念の一態様によれば、垂直チャネルデバイスを形成するための方法が提供される。この方法は、基板と複数の垂直チャネル構造とを含む半導体構造を提供するステップと、ラップアラウンド型ゲートを垂直チャネル構造に提供するステップと、垂直チャネル構造の少なくともサブセットのそれぞれの上部の上に選択的にドーピングされた半導体材料を成長させ、それにより、拡大上部を形成し、拡大上部のそれぞれに上部電極を形成するステップと、を含む。【選択図】図１ｌ
2018195812.tif 000002
【特許請求の範囲】
【請求項１】
垂直チャネルデバイスを形成するための方法であって、
前記方法は、
基板（１０１）と複数の垂直チャネル構造（１１０）とを含む半導体構造（１００）を提供するステップと、
ラップアラウンド型ゲート（１１２）を前記垂直チャネル構造（１１０）に提供するステップと、
前記垂直チャネル構造（１１０）の少なくともサブセットのそれぞれの上部（１１０ａ）の上に選択的にドーピングされた半導体材料を成長させ、それにより、拡大上部（１１０ｂ，１１０ｃ）を形成するステップと、
前記拡大上部（１１０ｂ，１１０ｃ）のそれぞれに上部電極（１３８）を形成するステップと、を含む方法。
【請求項２】
前記ドーピングされた半導体材料を成長させる前に、前記ゲート（１１２）を埋め込む誘電体層（１１４）を形成し、前記誘電体層（１１４）は、前記垂直チャネル構造（１１０）の前記上部（１１０ａ）を露出させるステップをさらに含む請求項１の方法。
【請求項３】
前記垂直チャネル構造（１１０）の第１の選択されたサブセット（１１０−１）の上部（１１０ａ）上に第１のドーピングされた半導体材料を選択的に成長させ、前記垂直チャネル構造（１１０）の第２の選択されたサブセット（１１０−２）の上部（１１０ａ）上に第２のドーピングされた半導体材料を選択的に成長させる請求項１または２の方法。
【請求項４】
前記第１の半導体材料は、第１のタイプのドーパントでドーピングされ、前記第２の半導体材料は、第２のタイプでドーピングされる請求項３の方法。
【請求項５】
前記方法は、
前記第２のサブセット（１１０−２）の前記垂直チャネル構造（１１０）の前記上部（１１０ａ）を覆い、前記第１のサブセット（１１０−１）の前記垂直チャネル構造（１１０）の前記上部（１１０ａ）を露出する第１のマスク（１２０）を形成するステップを含み、
前記第１のドーピングされた半導体材料は、前記第１のマスク（１２０）によって露出された前記上部（１１０ａ）のそれぞれの上に選択的に成長され、
前記方法は、
前記第１のマスク（１２０）を除去するステップと、
前記第１のサブセット（１１０−１）の前記垂直チャネル構造（１１０）の前記上部（１１０ａ）を覆い、前記第２のサブセット（１１０−２）の前記垂直チャネル構造（１１０）の前記上部（１１０ａ）を露出する第２のマスク（１２２）を形成するステップを含み、
前記第２のドーピングされた半導体材料は、前記第２のマスク（１２２）によって露出された前記上部（１１０ａ）のそれぞれの上に選択的に成長される請求項３ないし４のうちいずれか１項の方法。
【請求項６】
前記方法は、
前記複数の垂直チャネル構造（１１０）の前記上部（１１０ａ）を覆う第１のマスク層（１１６）を形成するステップと、
前記第１のマスク層（１１６）上に第１のマスクパターンニング層（１１８）を形成するステップと、
前記第１のサブセット（１１０−１）の垂直チャネル構造の上部（１１０ａ）上の領域に前記第１のマスクパターンニング層（１１８）を開口するステップと、
前記第１のマスクパターンニング層（１１８）の開口（１１９）内に露出された領域に前記第１のマスク層（１１６）を開口するステップを含み、前記開口された第１のマスク層は、第１のマスク（１２０）を形成し、
前記方法は、
前記第１の半導体材料を成長させる前に、前記第１のマスク（１２０）によって露出された上部（１１０ａ）のイオン注入を実施するステップをさらに含み、前記第１のマスク（１２０）によって覆われた領域のイオン注入を防ぐ請求項５の方法。
【請求項７】
イオン注入を実施した後で、且つ前記第１の半導体材料を成長させる前に、前記第１のマスクパターンニング層（１１８）を除去するステップをさらに含む請求項６の方法。
【請求項８】
前記上部電極（１３８）を形成するステップは、
少なくとも第１の導電層（１２４）を含む上部電極層（１２８）を形成するステップを含み、前記上部電極層（１２８）は、前記ゲート（１１２）を埋め込む誘電体層（１１４）上に形成され、前記上部電極（１２８）は、前記垂直チャネル構造（１１０）の前記拡大上部（１１０ｂ，１１０ｃ）を覆い、
上部電極パターンを前記上部電極層（１２８）に転写し、これにより、前記上部電極（１３８）を形成するステップを含む請求項１ないし７のうちいずれか１項の方法。
【請求項９】
前記上部電極層（１２８）は、前記第１の導電層（１２４）上に形成された第２の導電層（１２６）をさらに含み、少なくとも前記第１の導電層（１２４）は、前記誘電体層（１１４）および前記垂直チャネル構造（１１０）の前記拡大上部（１１０ｂ，１１０ｃ）上にコンフォーマル層として形成される請求項８の方法。
【請求項１０】
前記上部電極パターンを前記上部電極層（１２８）に転写するステップは、
上部電極マスク層（１３６）を前記上部電極層（１２８）上に形成するステップと、
前記上部電極パターンを上部電極マスク層（１３６）に形成するステップと、を含み、前記上部電極パターンは、離散的マスク部の組を含み、前記パターンの各マスク部は、垂直方向に沿った少なくとも１つの拡大上部（１１０ｂ，１１０ｃ）に重なり、
前記ステップは、
離散的上部電極の組が形成されるように、前記上部電極パターンの前記マスク部によって露出される領域内で前記上部電極層（１２８）をエッチングするステップを含む請求項８ないし９のうちいずれか１項の方法。
【請求項１１】
前記方法は、
前記上部電極（１３８）を形成した後に、側壁エッチング障壁（１４０）を前記上部電極（１３８）の側壁上に形成するステップと、
前記誘電体層（１１４）および前記上部電極（１３８）を覆う追加誘電体層（１４２）を形成するステップと、
垂直方向に延在するゲートコンタクトホール（１６２）の組を形成するステップを含み、各ホール（１６２）はゲート（１１２）に露出し、各ホール（１６２）は、上部電極（１３８）に隣接して、前記追加の誘電体層（１４２）および前記誘電体層（１１４）を前記側壁エッチング障壁（１４０）に対して選択的なエッチングによって形成され、その後に、
ゲートコンタクトホール（１６２）の組を導電性材料で充填するステップと、を含む請求項１ないし１０のうちいずれか１項の方法。
【請求項１２】
ゲートコンタクトホール（１６２）の前記組は、
ゲートコンタクトマスク層（１５８）を前記追加誘電体層（１４２）上に形成するステップと、
開口（１６０）を前記ゲートコンタクトマスク層（１５８）内に形成するステップと、を含み、前記開口は、前記ホール（１６２）の位置を規定し、
前記開口（１６０）を通して前記誘電体層（１１４，１４２）をエッチングするステップと、を含む請求項１１の方法。
【請求項１３】
前記方法は、
上部エッチング障壁（１３０’）を前記上部電極（１３８）上に形成するステップをさらに含み、前記誘電体層（１１４，１４２）の前記エッチングは、前記誘電体層（１１４，１４２）を前記側壁エッチング障壁（１４０）と前記上部エッチング障壁（１３０’）の両方に選択的にエッチングするステップを含む請求項１１または１２の方法。
【請求項１４】
前記方法は、
前記追加誘電体層（１４２）を形成した後に、垂直に延在する上部コンタクトホール（１５２）の組を形成するステップを含み、各ホール（１５２）は、上部電極（１３８）を露出し、各ホール（１５２）は、追加誘電体層（１４２）をエッチングすることによって形成され、
上部コンタクトホール（１５２）の前記組を前記導電性材料で充填するステップをさらに含む請求項１１ないし１３のうちいずれか１項の方法。
【請求項１５】
ゲートコンタクトホール（１６２）の前記組と上部コンタクトホール（１５２）の前記組は、前記追加誘電体層（１４２）を覆う導電性材料層（１６４）を形成することによって、前記導電性材料（１６４）で充填され、ゲートコンタクトホール（１６２）の前記組と上部コンタクトホール（１５２）の前記組を充填する請求項１４の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の概念は、垂直チャネルデバイスを形成する方法に関する。
【背景技術】
【０００２】
より面積効率のよい回路設計を提供するために絶え間なく努力し、新しい半導体デバイスが開発されている。１つの有望なタイプのデバイスは、垂直ナノワイヤ電界効果トランジスタ（ＦＥＴ）などの垂直チャネルトランジスタデバイスである。垂直配向チャネル構造のため、ゲート長は、線幅によって規定されるのではなく、ゲート導体層の厚さによって規定される。第２に、縦型トランジスタデバイスのソースおよびドレイン領域は、互いに関連して垂直に変位する。これらの理由から、とりわけ、縦型トランジスタデバイスは、高密度のデバイス集積を可能にする。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
機能回路を形成するには、デバイスのゲートとソース／ドレインとを接触させる必要がある。しかしながら、チャネル構造の垂直配向のために、接触は、水平チャネルデバイスの接触よりも困難である。
【０００４】
本発明の概念の目的は、前述の課題に対処することである。より具体的には、垂直チャネルデバイスのための上部電極形成を扱うことが目的である。追加および／または代替の目的は、以下から理解することができる。
【課題を解決するための手段】
【０００５】
本発明の概念の第１の態様によれば、垂直チャネルデバイスを形成するための方法を提供する。
【０００６】
この方法は、基板と複数の垂直チャネル構造とを含む半導体構造を提供するステップと、ラップアラウンド型ゲートを垂直チャネル構造に提供するステップと、前記垂直チャネル構造の少なくともサブセットのそれぞれの上部の上に選択的にドーピングされた半導体材料を成長させ、それにより、拡大した上部を形成するステップと、前記拡大した上部のそれぞれに上部電極を形成するステップと、を含む。
【０００７】
本発明の方法の態様は、垂直チャネル構造の上部ソース／ドレイン部分に接触する上部電極を形成可能にする。垂直チャネル構造の上部にドーピングされた半導体材料を選択的に成長させることによって、上部電極との位置合わせを容易にする拡大上部が形成され得る。半導体材料のドーピングと組み合わせた拡大は、上部電極と垂直チャネル構造との間の良好な電気的接触を達成するのに寄与する。
【０００８】
垂直チャネルデバイスは、垂直チャネルトランジスタデバイスであることが好ましい。垂直チャネルトランジスタデバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルなどの高密度メモリ回路、または相補型金属酸化物半導体（ＣＭＯＳ）ロジックなどの他の回路を形成するために使用されてもよい。
【０００９】
垂直チャネル構造とは、ここでは、半導体構造の延在する主平面に対して垂直または横向きの半導体構造を意味する。ここで、チャネル構造の方向は、構造を通る電荷キャリアの流れの方向または構造の長手方向を指すことができる。垂直チャネル構造は、基板に形成され、“垂直”チャネル構造の（長手方向）は、基板の（主面）の法線方向に沿って配向される。垂直チャネル構造は、好ましくは、垂直の“ナノワイヤ”によって形成することができる。これに対応して、垂直チャネル（トランジスタ）デバイスとは、半導体構造の延長の主平面に対して垂直または横向きのチャネルを有する（トランジスタ）デバイスを意味する。
【００１０】
垂直チャネル構造、または垂直チャネル構造のラップアラウンド型ゲートのまわりのゲートラッピングによって、ゲート部分が、垂直チャネル構造を周方向に、すなわち、垂直チャネル構造の垂直部分に沿って、完全に囲むことを意味する。
【００１１】
ゲートと垂直チャネル構造との間にゲート誘電体層を形成することができる。
【００１２】
本明細書で使用される場合、“水平”という用語は、垂直方向を横切る方向または方向を指すために使用される。半導体構造は、“水平”方向が基板の（主表面）に平行な方向を指す基板を含むことができる。
【００１３】
垂直チャネル構造は、それぞれの下部電極領域上に形成することができる。下部電極領域とは、垂直チャネル構造に対してソースまたはドレイン領域を形成する領域を意味する。半導体構造は、基板を含むことができ、それぞれの下部電極領域は、基板のそれぞれの領域に形成することができる。
【００１４】
同じ下部電極領域上に形成される垂直チャネル構造は、下部電極領域を介して相互に接続されることができる。
【００１５】
下部電極領域は、例えば、下部電極領域を覆う（下部）誘電体層によって形成される分離領域によって横方向に離間されることができる。したがって、下部電極領域は、互いに電気的に絶縁されていてもよい。
【００１６】
層、レベル、構造、または他の要素のような第１の特徴は、層、レベル、構造または他の要素のような第２の特徴の“上”に形成されることによって、第１の特徴が、第２の特徴、すなわち、第２の特徴との当接で、または第１および第２の特徴の中間の１つまたは複数の層で、すなわち、第２の特徴と直接接触しないように、直接形成されることを意味する。
【００１７】
層、レベル、構造、または他の要素のような第１の特徴は、層、レベル、構造または他の要素のような第２の特徴の“上”に形成されることによって、第１の特徴が、垂直方向に沿って（または見て）第２の特徴上に形成されることを意味する。
【００１８】
垂直チャネル構造の上部にドーピングされた半導体材料を、“選択的に”成長させることは、ドーピングされた半導体材料が垂直チャネル構造の上部に成長または堆積し接触することを意味する。したがって、成長プロセスは、垂直チャネル構造の上部の成長が、他の構造上の成長よりも強く好ましいように適合される。
【００１９】
ドーピングされた半導体材料は、好ましくは、エピタキシャル成長、すなわち、エピタキシャル成長プロセスを用いて成長される。
【００２０】
導電性材料は、導電性材料を形成するように、単一の導電性材料または異なる材料の組み合わせを含むことができる。導電性パターンは、単一の金属または異なる金属の組み合わせを含むことができる。“金属”は、この場合、単一の元素金属または１つまたは異なる単一元素金属の混合物または合金を指すことができる。
【００２１】
一実施形態によれば、この方法は、ドーピングされた半導体材料を成長させる前に、ゲートを埋め込む誘電体層を形成するステップをさらに含み、誘電体層は垂直チャネル構造の上部を露出させる。誘電体層は、ゲートを埋め込み、垂直チャネル構造の上部を露出させること（のみ）によって、成長したドーピングされた半導体材料がゲートと電気的に接触して形成されるのを防止する。誘電体層は、さらに誘電体層の厚さを制御することによって、ドーピングされた半導体材料を堆積させることができる各垂直チャネル構造の部分の延長を可能にする。
【００２２】
誘電体層は、誘電体層の上面が垂直チャネル構造の上部の上面と同一平面になるような厚さで形成することができる。有利には、誘電体層は、上部が誘電体層の上面よりも突出するような厚さで形成される。次いで、ドーピングされた半導体材料の成長は、垂直チャネル構造の突出上部の側壁表面上でも起こり得る。
【００２３】
一実施形態によれば、第１のドーピングされた半導体材料が垂直チャネル構造の第１の選択されたサブセットの上部に選択的に成長され、第２のドーピングされた半導体材料が垂直チャネル構造の第２の選択されたサブセットの上部に選択的に成長される。それにより、所望のタイプのデバイス（例えば、ｐ型またはｎ型）に応じてドーピングされた半導体材料の拡大上部が選択的に形成され得る。
【００２４】
第１の半導体材料は、第１のタイプのドーパント（例えば、ｐ型またはｎ型）でドーピングされ、第２の半導体材料は、第２のタイプのドーパント（例えば、ｎ型またはｐ型）でドーピングされる。
【００２５】
この方法は、
第２のサブセットの垂直チャネル構造の上部を覆い、第１のサブセットの垂直チャネル構造の上部を露出させる第１のマスクを形成するステップと、
【００２６】
第１のドーピングされた半導体材料は、第１のマスクによって露出された上部のそれぞれに選択的に成長され、
【００２７】
第１のマスクを除去するステップと、
【００２８】
第１のサブセットの垂直チャネル構造の上部を覆い、第２のサブセットの垂直チャネル構造の上部を露出させる第２のマスクを形成するステップと、を含み、
【００２９】
第２のドーピングされた半導体材料は、第２のマスクによって露出された上部のそれぞれに選択的に成長される。
【００３０】
これにより、どの垂直チャネル構造が第１および第２のサブセットの一部を形成すべきかを定義することが可能になり、プロセスに対して確実な選択性が提供される。
【００３１】
この方法は、
複数の垂直チャネル構造の上部を覆う第１のマスク層を形成するステップと、
【００３２】
第１のマスク層上に第１マスクパターン層を形成するステップと、
【００３３】
第１のサブセットの垂直チャネル構造の上部上の領域に第１のマスクパターン層を開口するステップと、
【００３４】
前記開口された第１のマスクパターン層に露出された領域に第１のマスク層を開口し、前記開口された第１のマスク層は第１のマスクを形成するステップと、
【００３５】
第１の半導体材料を成長させる前に、第１のマスクによって、露出された上部のイオン注入を行い、第１のマスクによって覆われた領域におけるイオン注入を防ぐステップと、を含む。
【００３６】
第１のマスクによって、露出された上部のイオン注入を実行することにより、高濃度にドーピングされた上側のソース／ドレイン領域を有する垂直チャネルデバイスを形成することがさらに可能になる。
【００３７】
イオン注入中に第１のマスクパターン層を第１のマスク上に維持することにより、覆われた上部内のイオン注入を効率的に防ぐことができる多層注入マスクが提供される。
【００３８】
第１のマスク層は、非レジストベースのマスク材料によって形成することができる。第１のマスク層は、ハードマスク材料によって形成することができる。
【００３９】
第１のマスクパターン層は、少なくともフォトレジスト層を含むことができる。第１のマスクパターン層は、有利には、１つまたは複数のスピンオン層およびフォトレジスト層のような層のスタックを含むことができる。
【００４０】
第１のマスクパターン層は、イオン注入を実行した後で、且つ第１の半導体材料を成長させる前に、除去することができる。したがって、第１のマスクパターン層は、第１のドーピングされた半導体材料を成長させるプロセスを妨害しない。
【００４１】
この方法は、
第１のマスクを除去した後に、
【００４２】
前記複数の垂直チャネル構造の上部を覆う第２のマスク層を形成するステップと、
【００４３】
前記第２のマスク層上に第２のマスクパターン層を形成するステップと、
【００４４】
第２のサブセットの垂直チャネル構造の上部上の領域に第２のマスクパターン層を開口されるステップと、
【００４５】
前記開口された第２のマスクパターン層に露出された領域に第２のマスク層を開口し、前記開口された第２のマスク層は第２のマスクを形成するステップと、
【００４６】
第２の半導体材料を成長させる前に、第２のマスクによって、露出された上部のイオン注入を行い、第２のマスクによって覆われた領域におけるイオン注入を防ぐステップと、を含む。
【００４７】
したがって、垂直チャネル構造の第２のサブセットについても、同様のイオン注入プロセスを実行することができる。
【００４８】
上記の第１のマスク層および第１のマスクパターン層に関する議論は、第２のマスク層および第２のマスクパターン層に対して適用される。
【００４９】
第２のマスクパターン層は、イオン注入を実行した後に、且つ第２の半導体材料を成長させる前に、除去することができる。
【００５０】
この方法は、
少なくとも第１の導電層を含む上部電極層を形成し、前記上部電極層はゲートを埋め込む誘電体層上に形成され、前記上部電極層は垂直チャネル構造の拡大上部を覆うステップと、
【００５１】
上部電極パターンを上部電極層に転写して、上部電極を形成するステップと、を含む。
【００５２】
したがって、垂直チャネル構造の拡大上部と整列した上部電極は、上部電極層へのパターン転写によって都合良く形成することができる。
【００５３】
上部電極層は、第１の導電層上に形成された第２の導電層をさらに含み、少なくとも第１の導電層は、誘電体層上のコンフォーマル（conformal）層および垂直チャネル構造の拡大上部として形成される。コンフォーマル導電層は、拡大上部を確実に覆う上部電極層の形成を可能にする。第１の導電層は、拡大上部の半導体材料に対して良好な導電特性を提供することができる。第２の導電層は、比較的迅速なプロセスでの堆積を可能にし、良好な導電特性を有するように選択することができる。
【００５４】
一実施形態によれば、上部電極パターンを上部電極層に転写するステップは、
【００５５】
上部電極層上に上部電極マスク層を形成するステップと、
【００５６】
上部電極パターンを上部電極マスク層に形成し、上部電極パターンは、１組の離散的なマスク部分を含み、前記パターンの各マスク部分は、（図では）垂直方向に沿って少なくとも１つの拡大上部を少なくとも部分的に覆う（または重なる）ように形成するステップと、
【００５７】
上部電極パターンのマスク部分によって露出された領域内の上部電極層をエッチングして、１組の離散的な上部電極を形成するステップと、を含む。
【００５８】
したがって、上部電極は、垂直チャネル構造の拡大上部と正確に整列するように形成することができる。
【００５９】
“離散的な”部分、一部または他の要素は、要素が物理的に分離されているか、物理的に分離された要素を形成するように離間されていることを意味する。
【００６０】
この方法は、
上部電極パターンの上部電極層への前記転写に続いて、上部電極の側壁上に側壁エッチング障壁を形成するステップと、
【００６１】
誘電体層（ゲートを埋め込む誘電体層）および上部電極を覆う追加の誘電体層を形成するステップと、
【００６２】
垂直方向に延在するゲートコンタクトホールの組を形成し、各ホールはゲートを露出し、各ホールは上部電極に隣接するエッチングにより形成され、追加誘電体層および誘電体層を選択的に側壁エッチング障壁に形成するステップと、その後、
【００６３】
ゲートコンタクトホールの組を導電性材料で充填するステップと、をさらに含む。
【００６４】
上記では、“誘電体層”および“追加誘電体層”について言及した。以下の説明を明確にするために、“誘電体層”は、“誘電体層”または“第１の誘電体層”と交換可能に言及することができ、“追加誘電体層”は、“追加誘電体層”または“第２の誘電体層”と交換可能に言及することができる。
【００６５】
この実施形態によれば、ゲートコンタクトホールを充填する導電性材料がそれぞれゲートコンタクト部を形成する。
【００６６】
第１の誘電体層および第２の誘電体層を通って延在するゲートコンタクトホールの組をエッチングする間に、上部電極層の側壁上の側壁エッチング障壁は、上部電極の側壁を露出させるためにゲートコンタクトホールのエッチングを妨げる。
【００６７】
側壁エッチング障壁は、ゲートコンタクトホールを充填する導電性材料とそれぞれの隣接する上部電極との間の少なくとも最小量の電気的分離を可能にする。したがって、側壁エッチング障壁は、ある意味では、上部電極に対して自己整合されたゲートコンタクトの形成を可能にする。
【００６８】
側壁エッチング障壁は、好ましくは、誘電体材料によって形成される。側壁エッチング障壁は、好ましくは、前記誘電体層とは異なる材料によって形成される。
【００６９】
上部電極は、ゲートの水平寸法よりも小さい水平寸法で形成することができる。言い換えれば、ゲートは、水平平面内で上部電極の外部に突出することができる。これにより、各ゲートコンタクトホールを形成してゲートの上面に露出させることができる。
【００７０】
第１の材料または層を選択的に第２の材料または層にエッチングすることは、第１の材料が、第２の材料がエッチングされる速度よりも大きい、好ましくは、実質的に大きい速度でエッチングされることを意味する。したがって、第１の材料または層のエッチングは、第２の材料または層のいかなる顕著なエッチングももたらさない。
【００７１】
材料“Ｂ”に選択的に材料“Ａ”をエッチングまたは除去することは、材料Ｂの特徴を保存しながら、材料Ｂの特徴に隣接して配置された材料Ａの特徴をエッチングまたは除去することを意味する。これは、所与のエッチングプロセスにおいて、異なるエッチング速度を示す材料の組み合わせとして材料“Ａ”および材料“Ｂ”を選択することによって達成することができる。エッチングプロセスに続く材料Ｂの特徴の保存は、（材料Ｂの特徴がエッチングプロセスの間にかなり影響されないという意味で）完全であり得るか、または少なくとも部分的である（材料Ｂの特徴が少なくとも後続のプロセスステップ中にその意図された機能を果たすことができる程度まで残っているという意味で）。
【００７２】
追加（第２の）誘電体層および（第１の）誘電体層は、同じ材料で形成することができる。これは、第１および第２の誘電体層を形成するために同じ堆積プロセスを使用することができるので、プロセスの全体的な複雑さを単純化することができる。さらに、第１の誘電体層を貫通して延在するゲートコンタクト部分と、第２の誘電体層を貫通して延在するゲートコンタクト部分とをエッチングする際に、同じエッチング化学物質を使用して、均一なエッチング速度を得ることができる。
【００７３】
ゲートコンタクトホールの組を形成するステップは、
第２の誘電体層上にゲートコンタクトマスク層を形成するステップと、
【００７４】
ゲートコンタクトマスク層内に開口を形成し、前記開口はゲートコンタクトホールの位置を規定するステップと、
【００７５】
前記開口を通して第１および第２の誘電体層をエッチングするステップと、を含む。
【００７６】
したがって、ゲートコンタクトホールの組は、マスキングおよびエッチングプロセスを使用して形成することができる。
【００７７】
ゲートコンタクトマスク層における前記開口の少なくとも１つの幅寸法は、前記少なくとも１つの開口を通るエッチングが上部電極上の（すなわち、ゲートコンタクトホールに隣接する）側壁エッチング障壁を露出させるものであることができる。したがって、側壁エッチング障壁のために、後で形成されるゲートコンタクト部分が上部電極と電気的に接触することなく、１つまたは複数の開口が“過大”になることがある。これにより、ゲートコンタクトマスク層に開口を形成する際の位置合わせの必要性が緩和される。
【００７８】
側壁エッチング障壁を形成するステップは、
第１の誘電体層および上部電極を覆うコンフォーマルエッチング障壁層を形成するステップと、
【００７９】
エッチング障壁層部分が前記誘電体層から除去され、エッチング障壁層部分が上部電極の側壁上に残るように、前記エッチング障壁層の異方性エッチングを行うステップと、を含む。
【００８０】
この方法は、上部電極上に上部エッチング障壁を形成し、第１および第２の誘電体層の前記エッチングは、側壁エッチング障壁および上部エッチング障壁の両方に選択的に第１および第２の誘電体層をエッチングするステップをさらに含む。したがって、上部電極の上面を露出させるゲートコンタクトホールの危険性が低減される。
【００８１】
上部エッチング障壁は、側壁エッチング障壁と同じ材料によって形成することができる。
【００８２】
上部電極上に上部エッチング障壁を形成するステップは、上部電極層（上述したように上部電極を形成する間に形成されてもよい）を覆う上部エッチング障壁層を形成するステップと、上部電極パターン（上述した）をエッチング障壁層に転写するステップを含むことができる。これにより、それぞれ上部エッチング障壁を有する上部電極が、上部電極パターンの転写中に形成され得る。
【００８３】
したがって、この方法は、
少なくとも第１の導電層を含み、第１の誘電体層および拡大上部を覆う上部電極層を形成するステップと、
【００８４】
上部電極層を覆うエッチング障壁層を形成するステップと、
【００８５】
上部電極パターンを前記エッチング障壁層および上部電極層に転写し、これにより、前記上部電極および前記上部エッチング障壁を形成するステップと、を含む。
【００８６】
これにより、それぞれ上部エッチング障壁を有する上部電極は、上部電極パターンの転写中に形成され得る。
【００８７】
この方法は、
追加誘電体層を形成した後に、上部電極を露出する垂直方向に延在する上部コンタクトホールの組を形成し、各ホールは上部電極を露出し、各ホールは追加誘電体層（および存在する場合は上部エッチング障壁も）をエッチングすることによって形成するステップと、
【００８８】
上部コンタクトホールの組を導電性材料で充填するステップと、を含む。
【００８９】
したがって、上部コンタクトホールの組は、ゲートコンタクトホールの組と同じ層に形成することができる。これにより、ゲートコンタクト部分および上部電極コンタクト部分を効率よく形成することができる。
【００９０】
したがって、この方法は、追加誘電体層を覆う導電性材料層を形成し、ゲートコンタクトホールの組と上部コンタクトホールの組を充填することによって、ゲートコンタクトホールの組と上部コンタクトホールの組を導電性材料で充填するステップを含む。
【００９１】
この方法は、導電性材料層にコンタクトパターンを転写して、ゲートコンタクトホールの組の下のゲートに接続されたゲートコンタクトと、コンタクトホールの組の下の上部電極に接続された上部コンタクトとを含む離散的コンタクトの組を形成するステップをさらに含む。
【００９２】
本発明の概念の上記の目的、追加の目的、特徴および利点は、添付の図面を参照して、以下の例示的および非限定的な詳細な説明によってよりよく理解されるであろう。図面において、特に断らない限り、類似の要素には同様の参照番号が使用される。
【図面の簡単な説明】
【００９３】
【図１ａ】垂直チャネルデバイスを形成する方法を示す。
【図１ｂ】垂直チャネルデバイスを形成する方法を示す。
【図１ｃ】垂直チャネルデバイスを形成する方法を示す。
【図１ｄ】垂直チャネルデバイスを形成する方法を示す。
【図１ｅ】垂直チャネルデバイスを形成する方法を示す。
【図１ｆ】垂直チャネルデバイスを形成する方法を示す。
【図１ｇ】垂直チャネルデバイスを形成する方法を示す。
【図１ｈ】垂直チャネルデバイスを形成する方法を示す。
【図１ｉ】垂直チャネルデバイスを形成する方法を示す。
【図１ｊ】垂直チャネルデバイスを形成する方法を示す。
【図１ｋ】垂直チャネルデバイスを形成する方法を示す。
【図１ｌ】垂直チャネルデバイスを形成する方法を示す。
【図１ｍ】垂直チャネルデバイスを形成する方法を示す。
【図１ｎ】垂直チャネルデバイスを形成する方法を示す。
【図１ｏ】垂直チャネルデバイスを形成する方法を示す。
【図１ｐ】垂直チャネルデバイスを形成する方法を示す。
【図１ｑ】垂直チャネルデバイスを形成する方法を示す。
【図１ｒ】垂直チャネルデバイスを形成する方法を示す。
【図１ｓ】垂直チャネルデバイスを形成する方法を示す。
【図１ｔ】垂直チャネルデバイスを形成する方法を示す。
【発明を実施するための形態】
【００９４】
垂直チャネルデバイスを形成する方法を、図１ａ〜図１ｔを参照して説明する。
【００９５】
図１ａは、半導体構造または中間デバイス１００の断面図を斜視図で示している。構造１００は、図示された断面を超えて横方向または水平方向に延在することができる。構造１００を通って延在する断面の図示された平面は、全ての図に共通である。
【００９６】
図示された構造の相対的な寸法、例えば、層の相対的な厚さは、単に概略的なものであり、説明の明瞭化の目的で、物理的構造とは異なる場合があることに留意されたい。
【００９７】
半導体構造１００は、半導体基板１０１を含む。半導体基板１０１は、いくつか挙げると、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）基板、または半導体オンインシュレータ（ＳＯＩ）であることができる。基板１０１は、上述した半導体の２つ以上の薄い層のスタックであってもよい。
【００９８】
多数の下部電極領域１０２，１０４が基板１０１上に形成される。下部電極領域は、半導体基板１０１上にフィン形状の領域として形成されてもよい。
【００９９】
半導体構造は、下部電極領域から延在する一般に１１０で参照される複数の垂直チャネル構造を含む。垂直チャネル構造１１０は、それぞれ、図１ａにおいて、“Ｖ”によって示される基板１０１の垂直方向または法線方向に平行に延在する。基板１０１によって規定される水平方向は“Ｈ”で示されている。
【０１００】
図示された半導体構造１００では、第１〜第３の垂直チャネル構造が各下部電極領域１０２，１０４から延びている。これは単に例示であり、形成される回路の種類に依存する。したがって、より少ないまたはより多くの垂直チャネル構造が各下部電極領域から延在することができる。例えば、単一のまたは唯一の２つの垂直チャネル構造のみが各下部電極領域から延在することができる。
【０１０１】
図１ａに示す半導体構造を形成するステップは、基板１０１の上に半導体層（図１ａには図示せず）を成長させるステップを含むことができる。半導体層は、エピタキシャル成長プロセスで成長させることができる。半導体層は、例えば、ドーピングされていないまたは本来的にドーピングされた（例えば、ｎ−型またはｐ−型ドーパントによって）半導体層であってもよい。半導体層は。例えば、ＳｉまたはＳｉＧｅによって形成することができる。垂直半導体構造１１０は、１つまたは複数の垂直および異方性エッチングステップを用いて半導体層をエッチングすることによって形成されてもよい。半導体層のエッチングは、垂直チャネル構造のエッチングを可能にするマスク部分を形成するために、リソグラフィスタックの堆積およびパターンニングに先行することができる。垂直半導体構造を形成するためのリソグラフィスタックおよびエッチングプロセスは、それ自体が当技術分野で知られているので、ここではこれ以上説明しない。
【０１０２】
半導体基板１０１の上面に達するとエッチングは停止することができる。代替的に、半導体基板１０１にもエッチングを行ってもよい。半導体基板１０１の厚さ部分の材料で形成される垂直部分と、半導体層の材料の厚さ部分によって形成される垂直部分とを含む垂直チャネル構造が形成される。
【０１０３】
領域１０２および１０４を含む下部電極領域は、その後、さらなるリソグラフィおよびエッチングプロセスによって形成することができる。リソグラフィスタックを堆積し、パターンニングして、下部電極領域の寸法および位置を規定するマスク部分を形成することができる。その後、図１ａに示すように、マスク部分によって露出された領域において半導体基板１０１をエッチングして下部電極領域を形成することができる。
【０１０４】
エッチングに先立って、形成しようとするデバイスの種類に応じて、半導体基板１０１にｎ−型領域とｐ−型領域を形成するためのイオン注入を行うことができる。
【０１０５】
図１ａに示す半導体構造では、半導体基板１０１の各領域にｐ−型およびｎ−型のイオン注入を行い、一旦、下部電極領域が形成されると、各下部電極領域には、ｐ−型ドーパントでそれぞれドーピングされた第１および第３のサブ領域と、第１および第３のサブ領域の中間にあり、ｎ−型ドーパントでドーピングされた第２のサブ領域とが設けられる。代替的に、各下部電極領域には、ｎ−型ドーパントでそれぞれドーピングされた第１および第３のサブ領域と、第１および第３のサブ領域の中間にあり、ｐ−型ドーパントでドーピングされた第２のサブ領域とが設けられる。
【０１０６】
シリサイド化は、各下部電極領域上に形成された垂直チャネル構造のソース／ドレインの低抵抗接続を可能にするために、サブ領域間の接合部で実行することができる。
【０１０７】
上記では、図１ａに示す垂直チャネル構造をどのように形成するかの例が示されている。しかしながら、他の技術も可能である。例えば、垂直チャネル構造１１０は、半導体基板１０１上に堆積された犠牲誘電体層に形成された垂直開口内に垂直半導体構造をエピタキシャル成長させることによって形成することができる。成長プロセス完了後に、犠牲誘電体層を除去することができる。
【０１０８】
垂直チャネル構造１１０および下部電極領域１０２，１０４の形成に続いて、下部誘電体層１０６と呼ばれる誘電体層１０６を半導体基板１０１上に形成することができる。これは図１ｂに示されている。下部誘電体層１０６は、下部電極領域１０２，１０４を覆う。垂直チャネル構造１１０は、下部誘電体層１０６から突出してそれぞれの突出部分を示す。理解されるように、下部誘電体層１０６は、形成されるゲートと下部電極領域との間にオフセットを提供する。したがって、ゲートと下部電極領域１０２，１０４との間の電気的分離が提供され得る。
【０１０９】
下部誘電体層１０６は、誘電体材料によって形成することができる。下部誘電体層１０６は、酸化ケイ素材料、例えば、ＳｉＯ２、有機シリケートガラス材料または別の低−Ｋ誘電率材料を含むことができる。下部誘電体層１０６は、また異なる誘電体材料の層のスタックを含むことができる。下部誘電体層１０６は、化学蒸着（ＣＶＤ）などの任意の従来の堆積プロセスによって堆積することができる。下部誘電体層１０６は、垂直チャネル構造１１０を完全に覆うように堆積することができる。その後、所望の高さの垂直チャネル構造１１０の突出部分が得られるまで、下部誘電体層１０６の厚さを減少させることができる。厚さの減少は、垂直チャネル構造１１０に対して下部誘電体層１０６を選択的にエッチングすることによって達成され得る。
【０１１０】
図１ａ〜図１ｂに示すように、誘電体ライナ１０５は、下部電極領域１０２，１０４の上面に形成することができる。誘電体ライナ１０５は、ＳｉＮのような窒化物ベースのライナであることができる。誘電体ライナ１０５は、下部電極領域１０２，１０４を形成するための基板１０１の前述のエッチングの前に、基板１０１上に形成することができる。垂直チャネル構造１１０の突出部分上に残っている誘電体ライナ１０５の部分は、下部誘電体層１０６が最終的に形成された後に、除去することができる。
【０１１１】
下部誘電体層１０６の形成に続いて、コンフォーマルゲート誘電体層１０８を形成することができる。ゲート誘電体層１０８を図１ｃに示す。ゲート誘電体層１０８は、垂直チャネル構造１１０の少なくとも突出部分を覆うことができる。ゲート誘電体層１０８は、また下部誘電体層１０６を覆うことができる。図示のように、垂直チャネル構造１１０上に形成されたゲート誘電体層１０８の部分は、垂直チャネル構造１１０を周方向に包む。したがって、ゲート誘電体層１０８は、垂直チャネル構造１１０の側壁面を覆う。
【０１１２】
ゲート誘電体層１０８は、コンフォーマルな薄いフィルムとして堆積することができる。ゲート誘電体層１０８は、高−Ｋ誘電体材料などの誘電体材料によって形成することができる。ゲート誘電体層１０８は、例えば、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、または他の希土類酸化物または金属酸化物ケイ素塩、例えば、ＨｆＳｉＯＸ、ＹＳｉＯＸ、またはＬａＳｉＯＸによって形成することができる。ゲート誘電体層１０８は、誘電体材料の１つの層によって形成されてもよいし、異なる誘電体材料のスタックによって形成されてもよい。ゲート誘電体層１０８は、任意の従来の堆積プロセス、例えば、原子層堆積（ＡＬＤ）によって堆積させることができる。
【０１１３】
さらに、図１ｃに示すように、各垂直チャネル構造１１０には、ラップアラウンド型ゲート１１２が設けられる。ラップアラウンド型ゲートを形成するステップは、垂直チャネル構造１１０が完全に埋め込まれて、ゲートレベル導体によって覆われるような厚さを有するゲートレベル導体を形成するステップを含むことができる。その後、ゲートレベル導体は、ゲートレベル導体の厚さを減少させることによって、垂直チャネル構造１１０の上部から除去することができる。チャネル構造１１０の垂直配向のため、垂直チャネル構造のゲート長は、ゲートレベル導体の厚さ、すなわち、垂直方向Ｖに沿った寸法によって規定される。
【０１１４】
図１ｃに示されるように、ゲート１１２は、隣接する垂直チャネル構造１１０の対によって共有することができる。しかしながら、これは単なる一例であり、垂直チャネル構造１１０の一部または全部に代わりに個々のゲートが設けられてもよい。典型的には、ゲートのレイアウトは、形成されるデバイスおよび回路の種類に依存して変化し得る。
【０１１５】
ゲートレベル導体の材料および組成に依存して、厚さの減少は、例えば、化学機械研磨（ＣＭＰ）およびエッチングによる研磨などの多数の異なるプロセスステップを含むことができる。ゲートレベル導体の層が共通のエッチング化学によって実質的に同じ速度でエッチングされる場合、単一のエッチングステップで十分である。代替的に、多数のエッチングステップを含むエッチングプロセスを使用することができる。エッチングプロセス（複数）は、垂直チャネル構造１１０が、厚さの減少の間に使用されるエッチング化学物質から保護されていてもよいゲート誘電体層１０８に対して好ましくは選択的である。
【０１１６】
ゲートレベル導体は、少なくとも１つの導体層を含むことができる。ゲートレベル導体は、コンフォーマル層として形成された第１の金属層を含むことができる。第１の金属層は、垂直チャネル構造１１０の突出部分上および下部誘電体層１０６上のゲート誘電体層１０８を覆うことができる。第１の金属層は、１つの金属材料によって形成されてもよいし、１つまたは複数の金属材料のサブレイヤの組み合わせまたはスタックによって形成されてもよい。第１の金属は、例えば、ＴｉＮ、ＴａＮ、ＴｉＴａＮなどのｐ−型仕事関数金属、またはこれらの組み合わせまたはスタックによって形成することができる。第１の金属は、任意の従来の堆積プロセス、例えば、ＡＬＤ、ＣＶＤまたは傾斜した物理蒸着（ＰＶＤ）によって堆積することができる。
【０１１７】
ゲートレベル導体は、第１の金属層上に形成された第２の金属層をさらに含むことができる。第２の金属層は、垂直チャネル構造１１０の突出部分を完全に埋め込み覆うように形成することができる。第２の金属層は、１つの金属材料によって形成されてもよく、または１つまたは複数の金属材料のサブレイヤの組み合わせまたはスタックによって形成されてもよい。第２の金属層は、例えば、Ｗ、Ａｌ、Ｃｏ、ＮｉまたはＲｕ、または前記材料の２つ以上の合金、または前記材料の２つ以上のスタックによって形成することができる。第２の金属層は、任意の従来の堆積プロセス、例えば、ＣＶＤまたは電気メッキによって堆積することができる。
【０１１８】
ゲートレベル導体の厚さを減少させた後に、ゲートレベル導体をエッチングして、離散的なゲートが垂直チャネル構造１１０の周りに形成されるようにすることができる。ゲートレベル導体上にエッチングマスクを形成することができ、エッチングマスクは、形成されるべきゲートの水平位置および水平方向延在部を規定する離散的なマスク部分を含むことができる。エッチングマスク層は、ゲートレベル導体上に形成することができる。フォトレジスト層は、エッチングマスク層上に形成することができる。フォトレジスト層は、リソグラフィプロセスでパターン化することができる。パターンは、エッチングによってエッチングマスク層に転写され、それによって、マスク部分を含む最終エッチングマスクを形成することができる。続いて、ゲートレベル導体は、それぞれのゲートが形成されるように、エッチングマスクによって露出された領域でエッチングされることができる。ゲートレベル導体のエッチングは、ゲートレベル誘電体１０８が露出されたとき、または下部誘電体層１０６が露出されたときに停止することができる。上述したゲートレベル導体の種々の材料例に対する好適なエッチングプロセスは、当業者には公知である。一例として、好適なエッチング化学物質には、Ｃｌベースのエッチング化学物質および／または塩素酸化物ベースのエッチング化学物質および／またはＦベースのエッチング化学物質が含まれる。
【０１１９】
図１ｄでは、ゲート１１２を埋め込んだ第１の誘電体層１１４が形成されている。第１の誘電体層１１４は、垂直チャネル構造１１０の上部１１０ａが第１の誘電体層１１４の上面よりも突出するように形成される。第１の誘電体層１１４の上面は、ゲート１１２の上に延在する。理解されるように、第１の誘電体層１１４は、形成されるゲートと上部電極との間にオフセットを提供する。したがって、ゲート１１２と上部電極との間の電気的絶縁が提供され得る。
【０１２０】
第１の誘電体層１１４は、同じ種類の下部誘電体層１０６の誘電体材料によって形成することができ、同じ種類の堆積プロセスを使用して形成することができる。第１の誘電体層１０８は、垂直チャネル構造１１０を完全に覆うように堆積することができる。第１の誘電体層１１４の厚さは、その後に、垂直チャネル構造１１０が所望の高さで第１の誘電体層１１４の上に突出して、ゲート１１２を依然として覆うまで、減少させることができる。代替的に、第１の誘電体層１１４の上面は、垂直チャネル構造１１０の上部１１０ａの上面と同一平面上にあることができる。厚さの減少は、垂直チャネル構造１１０に対して第１の誘電体層１１４を選択的にエッチングすることによって達成することができる。厚さを減少させる間に、ゲート誘電体層１０８の部分は、垂直チャネル構造１１０の上部から除去することもできる。
【０１２１】
図１ｅ〜図１ｆは、垂直チャネル構造の第１のサブセット１１０−１の上部１１０ａを露出させ、垂直チャネル構造の第２のサブセット１１０−２の上部を覆う第１のマスク１２０の形成を示す。図１ｅを参照すると、垂直チャネル構造１１０の上部１１０ａを覆うように第１のマスク層１１６が形成される。第１のマスク層１１６は、第１の誘電体層１１４の上面を覆う。第１のマスク層１１６は、コンフォーマル層として形成することができる。第１のマスク層１１６は、レジストをベースにしない材料によって形成することができる。第１のマスク層１１６は、ハードマスク材料、例えば、ＳｉＮまたはＳｉＣＮなどの窒化物系材料、または酸化シリコンによって形成することができる。しかしながら、後で説明する半導体材料のその後の成長の間のプロセス条件に耐えることができる任意の他の材料を使用することもできる。第１のマスク層１１６は、ＡＬＤによって堆積することができる。
【０１２２】
図１ｆを参照すると、第１のマスクパターンニング層１１８が第１のマスク層１１６上に形成されている。第１のマスクパターンニング層１１８には、垂直チャネル構造の第１のサブセット１１０−１の上部１１０ａの上の領域に開口１１９が設けられている。図示のように、第１のマスクパターンニング層１１８は、スピンオンカーボン層１１８ａまたは他のカーボンベース層およびフォトレジスト層１１８ｂのような層のスタックを含むことができる。図示されていないが、スタックは、層１１８ａと層１１８ｂとの間にＳｉを含む層のようなさらなる層を含むことができる。開口１１９は、リソグラフィを用いてフォトレジスト層内でパターン化され、エッチングによって第１のマスクパターンニング層１１８の下側層１１８ａに転写されることができる。
【０１２３】
図１ｆに示すように、第１のマスク層１１６は、その後、第１のマスクパターンニング層１１８の開口１１９に露出した領域に開口されている。開口された第１のマスク層１１６は、最終的な第１のマスク１２０を形成する。
【０１２４】
図１ｇでは、第１のマスクパターンニング層１１８は、第１のマスク１２０から除去される。第１のドーピングされた半導体材料は、垂直チャネル構造１１０−１の第１のサブセットの上部１１０ａ上に選択的に成長される。第１のサブセット１１０−１は、第１のマスク１２０によって選択または規定される。これにより、第１のサブセット１１０−１の垂直チャネル構造１１０上に、拡大上部１１０ｂが形成される。所望の寸法の拡大上部１１０ｂが得られるまで、第１の半導体材料の成長を続けることができる。
【０１２５】
第１の半導体材料は、ＳｉまたはＳｉＧｅを含むことができる。第１の半導体材料は、第１のサブセットの垂直チャネルデバイスのための所望のタイプの電荷キャリアに従って、第１のタイプのドーパント、すなわち、ｎ−型またはｐ−型ドーパントでドーピングすることができる。半導体材料は、成長プロセスの間に反応チャンバ内に適切な不純物を導入することによってドーピングすることができる。
【０１２６】
半導体材料は、選択的エピタキシ、例えば、選択的Ｓｉエピタキシまたは選択的ＳｉＧｅエピタキシによって成長させることができる。そのようなプロセスでは、半導体材料は、第１のマスク１２０上の第１の誘電体層１１４の露出した上部誘電体表面上に核生成する傾向が非常に低く、垂直チャネル構造１１０の露出した上部１１０ａの半導体材料上に核を形成することを好む。
【０１２７】
図１ｆで“Ｐ”によって概略的に示すように、拡大上部１１０ｂを形成する前に、第１のマスクパターンニング層１１８を第１のマスク層１２０から除去する前に、垂直チャネル構造１１０−１の第１のサブセットの上部１１０ａをイオン注入に供することができる。第１のマスク１２０および第１のマスクパターンニング層１１８は、イオン注入中イオン注入マスクとして作用し、したがって、垂直チャネル構造１１０−２の第２のサブセットの上部１１０ａの注入を弱める。イオン注入に続いて、第１のマスクパターンニング層１１８を第１のマスク１２０から除去することができ、第１の半導体材料は、上述の垂直チャネル構造１１０−１の第１のサブセットの上部１１０ａ上に成長させることができる。
【０１２８】
その後、図１ｅ〜図１ｇに関連して説明したプロセスを繰り返して、垂直チャネル構造１１０−２の第２のサブセット上に第２のドーピングされた半導体材料の拡大上部１１０ｃを形成することができる。これは、図１ｈ〜図１ｉに示されている。垂直チャネル構造１１０−２の第２のサブセットの上部を露出させ、垂直チャネル構造１１０−１の第１のサブセットの拡大上部を覆う第２のマスク１２２を形成することができる。第２のサブセット１１０−２は、第２のマスク１２２によって選択されまたは規定される。第２のマスク１２２は、第１のマスク１２０と同様に、第１のマスク層１１６に対応する第２のマスク層および第１のマスクパターンニング層１１８に対応する第２のマスクパターンニング層を形成することによって形成することができる。しかしながら、第２のマスクパターンニング層には、垂直チャネル構造１１０−２の第２のサブセットの上部上の領域に開口を設けることができる。第２のドーピングされた半導体材料は、続いて、垂直チャネル構造１１０−２の第２のサブセットの上部１１０ａ上に成長させることができ（おそらく上述したように、第２のサブセット１１０−２の上部のイオン注入を行った後）、これにより、拡大上部１１０ｃを形成することができる。
【０１２９】
図１ｊ〜図１ｌは、垂直チャネル構造１１０の拡大上部１１０ｂ上の上部電極の形成を示す。
【０１３０】
図１ｊを参照すると、複合上部電極１２８の第１の導電性上部電極層１２４（または短い第１の上部電極層１２４）が第１の誘電体層１１４上に形成される。第１の上部電極層１２４が覆い、拡大上部１１０ｂ，１１０ｃと直接接触して形成される。第１の上部電極層１２４は、コンフォーマル層として形成することができる。第１の上部電極層１２４は、例えば、Ｔｉ、ＴｉＮ、またはＷＮによって形成することができる。第１の上部電極層１２４は、ＡＬＤ、ＣＶＤまたはＰＶＤによって形成することができる。
【０１３１】
図１ｊを参照すると、上部電極層１２８の第２の導電性上部電極層１２６（または短い第２の上部電極層１２６）が第１の上部電極層１２４上に形成されてこれを覆う。第２の上部電極層１２６は、コンフォーマル層または非コンフォーマル層のいずれかとして形成することができる。第２の上部電極層１２６は、例えば、Ｗ、Ｃｏ、Ｎｉ、Ｒｕまたはこれらの２つ以上の材料の合金によって形成することができる。第２の上部電極層１２６は、ＣＶＤまたは電気メッキによって形成することができる。
【０１３２】
図１ｊには図示されていないが、所望の厚さおよび電気的特性を有する複合上部電極層１２８を得るために、上部電極層１２８にさらなる導電層を含めることができる。
【０１３３】
図１ｋを参照すると、上部エッチング障壁層１３０が上部電極層１２８上に形成される。上部エッチング障壁層１３０は、上部電極層１２８を覆う。上部エッチング障壁層１３０は、例えば、窒化物系ＳｉＮまたはＳｉＣＮのような材料であるが、ＳｉＣＯのような非窒化物系材料も使用することができる。第１の誘電体層１１４の孔のその後のエッチングの目的のために、上部エッチング障壁層１３０の材料は、上部エッチング障壁層１３０に対して選択的な第１の誘電体層１１４のエッチングを可能にするように選択することができる。
【０１３４】
上部電極マスク層１３６は、上部エッチング障壁層１３０上に形成される。上部電極マスク層１３６は、上部エッチング障壁層１３０を覆う。図示のように、上部電極マスク層１３６は、スピンオンカーボン層１３２または他のカーボンベース層およびフォトレジスト層のような層のスタックを含む。図示されるように、スタックは、層１３２と層１３４との間のＳｉ含有層１３３のようなさらなる層を含むことができる。上部電極パターンは、リソグラフィを使用してフォトレジスト層１３４内に形成される。上部電極パターンは、エッチングによって上部電極マスク層１３６の下部層に転写されて、１組の離散的なマスク部分を形成することができる。上部電極パターンの各マスク部分は、垂直方向Ｖに沿って見て、少なくとも１つの拡大上部１１０ｂ，１１０ｃと重なるように形成することができる。
【０１３５】
図１ｌを参照すると、上部エッチング障壁層１３０および上部電極層１２８は、パターン化された上部電極マスク層をエッチングマスクとして用いエッチングされる。エッチングは、第１の誘電体層１１４の上面が露出するまで継続することができる。これにより、垂直チャネル構造１１０の拡大上部１１０ｂ上に１組の離散的な上部電極１３８が形成される。各上部電極１３８には、上部エッチング障壁層１３０のそれぞれの残りの上部エッチング障壁（部分）１３０’が設けられている。多数のエッチングステップを含むエッチングプロセスを使用して、最初に上部エッチング障壁１３０’をエッチングし、続いて上部電極層１２８をエッチングすることができる。適切なエッチング化学物質は、Ｃｌベースのエッチング化学物質および／または塩素酸化物ベースのエッチング化学物質および／またはＦベースのエッチング化学物質を含むことができる。
【０１３６】
図１ｌでは、上部電極１３８は、いくつかの隣接する垂直チャネル構造１１０の対によって共有される。しかしながら、これは単なる一例であり、垂直チャネル構造１１０全ての代わりに上部電極１３８を個々に設けることができる。典型的には、ゲートのレイアウトは、形成されるデバイスおよび回路の種類に応じて変更されてもよい。
【０１３７】
上記から理解されるように、各垂直チャネルデバイスが垂直チャネル構造１１０を含む複数の垂直チャネルデバイスを含む半導体構造またはデバイス１００を形成することができる。より具体的には、垂直チャネルデバイスは、垂直チャネルトランジスタデバイスであることができる。各垂直チャネルデバイスのチャネル領域は、それぞれのゲート１１２によって囲まれたそれぞれの垂直チャネル構造１１０の一部に形成することができる。第１のソース／ドレイン領域は、チャネル領域部分の下に配置された垂直チャネル構造１１０の一部に形成することができる。第１のソース／ドレイン領域は、また下部電極領域（例えば、領域１０２または領域１０４）内に延在することができる。第２のソース／ドレイン領域は、垂直チャネル構造１１０の上部１１０ａまたは拡大上部１１０ｂ，１１０ｃに形成することができる。
【０１３８】
以下では、上部電極１３８とゲート１１２との接触を可能にする上述の方法のオプションの拡張について説明する。
【０１３９】
図１ｍを参照すると、上部電極１３８の側壁上に側壁エッチング障壁１４０が形成されている。したがって、上部電極の側壁面および上部面は、上部エッチング障壁１３０’および側壁エッチング障壁１４０によって完全に覆われている。
【０１４０】
側壁エッチング障壁１４０は、第１の誘電体層１１４および上部電極１３８を覆うコンフォーマルなエッチング障壁層（図示しない）を形成することによって形成することができる。エッチング障壁層の異方性および垂直エッチングを行うことによって、上部電極１３８の側壁上のエッチング障壁層部分を保護しながら、エッチング障壁層部分は、第１の誘電体層１１４および上部エッチング障壁１３０’の上部面から除去される。側壁エッチング障壁層は、上部エッチング障壁層１３０に関連して説明した材料のいずれか１つによって形成することができる。側壁エッチング障壁層は、例えば、上部エッチング障壁層１３０と同じ材料によって形成することができる。側壁エッチング障壁層は、ＡＬＤによって堆積させることができる。側壁エッチング障壁層は、その垂直エッチングに続いて、隣接する上部電極１３８上の側壁エッチング障壁の間に形成された間隙に第１の誘電体層１１４が露出するような厚さで形成される。
【０１４１】
図１ｎを参照すると、第２の誘電体層１４２が、第１の誘電体層１１４および上部電極１３８を覆うように形成されている。第２の誘電体層１４２は、平坦化層として形成することができる。第２の誘電体層１４２は、第１の誘電体層１１４に関して説明したのと同じ方法で形成することができる。第２の誘電体層１４２は、第１の誘電体層１１４に関して説明した材料のいずれかによって形成することができる。
【０１４２】
図１ｏ〜図１ｐは、第２の誘電体層１４２内に１組の上部コンタクトホール１５２を形成することを示す。
【０１４３】
図１ｏを参照すると、上部コンタクトマスク層１４８が第２の誘電体層１４２上に形成される。開口１５０が上部コンタクトマスク層１４８に形成される。開口１５０は、形成されるべき上部コンタクトホール１５２の位置を規定する。
【０１４４】
図示されるように、上部コンタクトマスク層１４８は、スピンオンカーボン層１４４または他のカーボンベース層およびフォトレジスト層１４６のような層のスタックを含むことができる。図示されていないが、スタックは、層１４４と層１４６との間にＳｉ含有層のようなさらなる層を含むことができる。リソグラフィを用いてフォトレジスト層１４６内に、上部コンタクトホールパターンを形成する。ゲートホールパターンは、上部電極マスク層１４８の下層に転写されて開口１５０を形成する。
【０１４５】
図１ｐを参照すると、上部コンタクトホール１５２の組は、上部コンタクトマスク層１４８の開口１５０を通って、第２の誘電体層１４２をエッチングすることによって形成される。各ホール１５２は、上部電極１３８の上面を露出させる。ホール１５２のエッチングは、上部エッチング障壁１３０’を開口するための第２の誘電体層１４２を通じたエッチングとは異なるエッチング化学作用を用いる最終エッチングステップを含むことができる。上部コンタクトホール１５２の組が形成された後に、上部コンタクトマスク層１４８は除去され、それによって、図１ｐに示す構造に達する。
【０１４６】
図１ｑ〜図１ｒは、第２の誘電体層１４２内にゲートコンタクトホール１６２の組を形成することを示す。
【０１４７】
図１ｑを参照すると、ゲートコンタクトマスク層１５８が第２の誘電体層１４２上に形成される。開口１６０がゲートコンタクトマスク層１５８内に形成される。開口１６０は、形成されるべきゲートコンタクトホール１６２の位置を規定する。
【０１４８】
図１ｑ〜図１ｒに見られるように、上部電極１３８は、ゲート１１２が方向Ｖに沿って見て上部電極の外側に突出するように、ゲート１１２の水平方向の寸法より小さい水平方向の寸法で形成されることができる。これにより、各ゲートコンタクトホール１６２は、ゲート１１２の水平に配向された上面を露出するように形成することができる。
【０１４９】
図示されるように、ゲートコンタクトマスク層１５８は、スピンオンカーボン層１５４または他のカーボンベース層およびフォトレジスト層１５６のような層のスタックを含むことができる。図示されていないが、スタックは、層１５４と層１５６との間にＳｉ含有層のようなさらなる層を含むことができる。リソグラフィを用いてフォトレジスト層１５６にゲートホールパターンが形成される。ゲートホールパターンは、ゲート電極マスク層１５８の下層に転写され開口１６０を形成する。
【０１５０】
図１ｒを参照すると、ゲートコンタクトマスク層１５８の開口１６０を介して、第１および第２の誘電体層１１４，１４２をエッチングすることによって、ゲートコンタクトホール１６２の組が形成される。各ホール１６２は、ゲート１１２の上面を露出する。ホール１６２の延長部を明確にするために、図１ｒにさらなる副断面図が示されており、これは図１ｒの主図に示された切断に沿った構造を示している。切断は、２つの垂直チャネル構造１１０’および１１０”を通って延在する。図示されているように、ホール１６２は、ゲート１１２まで垂直に延びている。
【０１５１】
第１および第２の誘電体層１１４，１４２のエッチングの間に、上部エッチング障壁１３０’および側壁エッチング障壁１４０は、上部電極１３８の上部または側壁表面を露出させることからエッチングを妨げる。図１ｑ〜図１ｒに見られるように、開口１６０は、開口１６０を通るエッチングがゲートコンタクトホール１６２に隣接する上部電極１３８の側壁エッチング障壁層１４０を露出させるような幅寸法を有するように形成することができる。ゲートコンタクトホール１６２の組が形成された後に、ゲートコンタクトマスク層を除去することができる。
【０１５２】
図１ｒでは、ゲート１１２は、垂直チャネル構造１１０’および１１０”によって共有される。しかしながら、非共有ゲート１１２を露出させるために、対応する方法でホール１６２を形成することができる。図１ｒでは、ゲート１１２の上面が露出している。また、ゲート１１２の側壁面のみが露出するように、ホール１６２を形成することも可能である。また、このような構造は、ゲート１１２とホール１６２を充填する導電性材料との間の電気的接触を可能にする。
【０１５３】
図１ｓを参照すると、ゲートコンタクトホール１６２の組および上部コンタクトホール１５２の組は、導電性材料で充填されている。第２の誘電体層１４２を覆い、ホール１５２，１６２の組規定を充填する導電性材料層１６４が形成される。導電性材料層１６４は、１つの金属材料、または１つまたは複数の金属材料の副層の組み合わせ、合金またはスタックによって形成することができる。導電性材料層１６４は、例えば、Ｔｉ、ＴｉＮ、ＷＮ、Ｗ、Ａｌ、Ｃｏ、ＮｉまたはＲｕによって形成されるか、またはそれらを含むことができる。
【０１５４】
図１ｔを参照すると、コンタクトパターンが導電性材料層１６４に転写され、構造体１００の離散的なコンタクト１６６の組を形成する。コンタクト１６６の組は、ゲートコンタクトホールの組の下のゲート１１２に接続され、コンタクトホール１５２の組の下の上部電極１３８に接続された上部コンタクトを含む。
【０１５５】
バックエンドオブライン処理の間に、ルーティング層は、構造１００の上に形成することができる。ルーティング層は、１つまたは複数の相互接続レベルを含むことができる。ルーティング層は、ゲートコンタクトおよび上部コンタクトに接続された様々なラインを含むことができる。ルーティング層のコンタクトとラインとの間の接続は、それ自体が当業者に知られているように、例えば、ダマシン型プロセスで垂直導電性ビアを形成することによって形成することができる。
【０１５６】
コンタクトパターンの図示された構成は単に例を表しており、パターンは、典型的には、下にある構造および形成されるべき回路の種類に応じて変化し得ることに留意すべきである。
【０１５７】
上記において、本発明の概念は、限定された数の例を参照して主に説明された。しかしながら、当業者には容易に理解されるように、上に開示したもの以外の他の例も、添付の特許請求の範囲によって規定される本発明の概念の範囲内で等しく可能である。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図１ｆ】
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【図１ｇ】
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【図１ｈ】
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【図１ｉ】
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【図１ｊ】
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【図１ｋ】
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【図１ｌ】
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【図１ｍ】
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【図１ｎ】
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【図１ｏ】
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【図１ｐ】
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【図１ｑ】
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【図１ｒ】
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【図１ｓ】
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【図１ｔ】
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【外国語明細書】
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