(57)【要約】【課題】３次元構造を有する半導体記憶装置において、セル電流を増加させることができる半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、絶縁膜１１１，１１１ａ，１１３と電極膜１１２とが交互に複数積層された積層体と、積層体の厚さ方向に設けられるメモリホール内に配置されるピラー部１２１ｂと、を備える。ピラー部１２１ｂは、積層体に接する側からブロック絶縁膜１３３、電荷蓄積膜１３２、トンネル絶縁膜１３１およびチャネル層１２６が順に積層された構造を有する。チャネル層１２６は、トンネル絶縁膜１３１側から外側チャネル半導体層１２３ｂ、絶縁材料からなる層間膜１２４および内側チャネル半導体層１２３ａからなる積層構造を有する。【選択図】図３
2018157155.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜と電極膜とが交互に複数積層された積層体と、
前記積層体の厚さ方向に設けられるメモリホール内に配置されるピラー部と、
を備え、
前記ピラー部は、前記積層体に接する側からブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜およびチャネル層が順に積層された構造を有し、
前記チャネル層は、前記トンネル絶縁膜側から外側チャネル半導体層、絶縁材料からなる層間膜および内側チャネル半導体層からなる積層構造を有することを特徴とする半導体記憶装置。
【請求項２】
前記チャネル層の厚さをＴとしたときに、前記外側チャネル半導体層の厚さは、０よりも大きく、０．５Ｔよりも小さいことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記内側チャネル半導体層には、不純物がドープされていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記不純物の濃度は、前記外側チャネル半導体層の反転層濃度よりも低いことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記不純物は、ＰまたはＡｓであることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記層間膜は、比誘電率が３．９よりも小さい絶縁材料であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記層間膜は、酸化シリコン、フッ素含有酸化シリコン、炭素含有酸化シリコン、ボラジン系ポリマー、多孔質ＳｉＯ2または空気であることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記ピラー部は、柱状の絶縁層の側面に、前記チャネル層、前記トンネル絶縁膜、前記電荷蓄積膜および前記ブロック絶縁膜が順に積層されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
半導体層上に第１絶縁膜と犠牲膜とを交互に複数積層して積層体を形成し、
前記積層体の上面から前記半導体層の所定の深さまで到達するメモリホールを形成し、
前記メモリホール内の側面に、ブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜およびチャネル層が順に積層されたピラー部を形成し、
前記積層体の上面から前記半導体層の所定の深さまで到達し、所定の方向に延在する複数のスリットを形成し、
前記犠牲膜を除去し、
前記犠牲膜を除去した前記ピラー部の高さ方向の前記第１絶縁膜間の空隙に電極膜を埋め込み、
前記ピラー部の形成では、前記チャネル層を形成する際に、前記メモリホール内の側面に形成された前記トンネル絶縁膜上に、外側チャネル半導体層、絶縁材料からなる層間膜および内側チャネル半導体層を順に積層することを特徴とする半導体記憶装置の製造方法。
【請求項１０】
前記ピラー部の形成では、前記チャネル層の厚さをＴとしたときに、前記外側チャネル半導体層の厚さは、０よりも大きく、０．５Ｔよりも小さいことを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【請求項１１】
前記ピラー部の形成では、前記内側チャネル半導体層に、不純物がドープされていることを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【請求項１２】
前記不純物の濃度は、前記外側チャネル半導体層の反転層濃度よりも低いことを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
前記不純物は、ＰまたはＡｓであることを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
【請求項１４】
前記ピラー部の形成では、前記層間膜は、比誘電率が３．９よりも小さい絶縁材料であることを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【請求項１５】
前記層間膜は、酸化シリコン、フッ素含有酸化シリコン、炭素含有酸化シリコン、ボラジン系ポリマー、多孔質ＳｉＯ2または空気であることを特徴とする請求項１４に記載の半導体記憶装置の製造方法。
【請求項１６】
前記ピラー部の形成では、前記ブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜およびチャネル層を前記メモリホール内の側面に中空の柱状に形成し、柱状のチャネル層内に第２絶縁膜を埋め込むことを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年では、半導体記憶装置の微細化が進行し、積層構造のメモリセルを有する３次元不揮発性メモリが提案されている。３次元不揮発性メモリでは、高さ方向に延在する柱状のチャネル半導体膜の側面に複数のメモリセルが高さ方向に積層された構造体が、シリコン層上に２次元的に配置される。
【０００３】
また、３次元不揮発性メモリの大容量化が求められており、メモリセルの積層数が増加している。このメモリセルの積層数の増加に伴って、メモリセル内部の直列抵抗が増加し、メモリセルに記憶された状態をセンシングするためのセル電流が減少してしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−５０４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、３次元構造を有する半導体記憶装置において、セル電流を増加させることができる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、半導体記憶装置は、絶縁膜と電極膜とが交互に複数積層された積層体と、前記積層体の厚さ方向に設けられるメモリホール内に配置されるピラー部と、を備える。前記ピラー部は、前記積層体に接する側からブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜およびチャネル層が順に積層された構造を有する。前記チャネル層は、前記トンネル絶縁膜側から外側チャネル半導体層、絶縁材料からなる層間膜および内側チャネル半導体層からなる積層構造を有する。
【図面の簡単な説明】
【０００７】
【図１】図１は、半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図２】図２は、第１の実施形態による半導体記憶装置のメモリセル部におけるＺ方向に垂直な方向の構成の一例を模式的に示す断面図である。
【図３】図３は、第１の実施形態による半導体記憶装置のメモリセル部におけるＸ方向に垂直な方向の構成の一例を模式的に示す断面図である。
【図４−１】図４−１は、第１の実施形態による半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その１）。
【図４−２】図４−２は、第１の実施形態による半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その２）。
【図４−３】図４−３は、第１の実施形態による半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その３）。
【図４−４】図４−４は、第１の実施形態による半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その４）。
【図４−５】図４−５は、第１の実施形態による半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その５）。
【図５】図５は、メモリストリング中のあるメモリセルを読み出すときのメモリストリングに印加する電圧の一例を示す図である。
【図６】図６は、第１の実施形態による半導体記憶装置のチャネルの構成の一例を示す図である。
【図７】図７は、メモリストリングの読み出し対象のメモリセルに印加する電圧とビット線に流れる電流との間の関係を示す図である。
【図８】図８は、第２の実施形態による半導体記憶装置のチャネル部分の膜厚の一例を示す断面図である。
【図９】図９は、メモリストリングの読み出し対象のメモリセルに印加する電圧とビット線に流れる電流との間の関係を示す図である。
【図１０】図１０は、メモリストリングの読み出し対象のメモリセルに印加する電圧とビット線に流れる電流との間の関係を示す図である。
【図１１】図１１は、メモリストリングの読み出し対象のメモリセルに印加する電圧とビット線に流れる電流との間の関係を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置およびその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【０００９】
（第１の実施形態）
図１は、半導体記憶装置の構造の一例を模式的に示す斜視図である。半導体記憶装置は、メモリセル部１１、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３、ドレイン側選択ゲート線駆動回路１４、センスアンプ１５、ワード線１６、ソース側選択ゲート線１７、ドレイン側選択ゲート線１８、ビット線１９などを有している。なお、以下では、ビット線１９の延在方向をＹ方向とし、メモリセルトランジスタの積層方向をＺ方向とし、Ｙ方向およびＺ方向に垂直な方向をＸ方向とする。
【００１０】
メモリセル部１１は、Ｚ方向に１以上のメモリセルトランジスタ（以下、単にメモリセルともいう）が配列されたメモリセル列と、メモリセル列の上端および下端にそれぞれ設けられるドレイン側選択トランジスタおよびソース側選択トランジスタとを有するメモリストリングが基板上に複数配置された構成を有する。後述するように、メモリセルトランジスタ、ドレイン側選択トランジスタおよびソース側選択トランジスタは、半導体膜、トンネル絶縁膜、電荷蓄積膜およびブロック絶縁膜が順に積層した中空の柱状構造体の側面にゲート電極が設けられる構造を有している。メモリセルトランジスタでは、ゲート電極は制御ゲート電極となり、ドレイン側選択トランジスタおよびソース側選択トランジスタでは、ゲート電極は選択ゲート電極となる。ここでは、１つのメモリストリングに４層のメモリセルが設けられている場合を例示している。
【００１１】
ワード線１６は、所定の範囲に存在するメモリストリングの同じ高さのメモリセルの制御ゲート電極間を接続している。また、ソース側選択ゲート線１７は、所定の範囲に存在するメモリストリングのソース側選択トランジスタの選択ゲート電極間を接続し、ドレイン側選択ゲート線１８は、所定の範囲に存在するメモリストリングのドレイン側選択トランジスタの選択ゲート電極間を接続している。さらに、ビット線１９は、Ｘ方向に交差する方向（ここでは直交方向のＹ方向）で、各メモリストリングの上部と接続するように設けられる。
【００１２】
ワード線駆動回路１２は、ワード線１６に印加する電圧を制御する回路であり、ソース側選択ゲート線駆動回路１３は、ソース側選択ゲート線１７に印加する電圧を制御する回路であり、ドレイン側選択ゲート線駆動回路１４は、ドレイン側選択ゲート線１８に印加する電圧を制御する回路である。また、センスアンプ１５は、選択されたメモリセルから読み出した電位を増幅する回路である。なお、以下の説明では、ソース側選択ゲート線１７およびドレイン側選択ゲート線１８を区別する必要がない場合には、単に選択ゲート線と表記する。また、ソース側選択トランジスタおよびドレイン側選択トランジスタについても区別する必要がない場合には、単に選択トランジスタと表記する。
【００１３】
メモリセル部１１のワード線１６、選択ゲート線１７，１８と、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３およびドレイン側選択ゲート線駆動回路１４とは、メモリセル部１１に設けられたワード線コンタクト部２０（電極線コンタクト部）で、それぞれコンタクトを介して接続される。ワード線コンタクト部２０は、メモリセル部１１のワード線駆動回路１２側に設けられており、各高さのメモリセルと選択トランジスタに接続されるワード線１６と選択ゲート線１７，１８が階段状に加工された構造となっている。
【００１４】
図２は、第１の実施形態による半導体記憶装置のメモリセル部におけるＺ方向に垂直な方向の構成の一例を模式的に示す断面図である。図３は、第１の実施形態による半導体記憶装置のメモリセル部におけるＸ方向に垂直な方向の構成の一例を模式的に示す断面図である。なお、図２は、ドレイン側選択トランジスタの位置で基板面に平行な面で切った部分を上面から見た図である。また、図３は、図２のＡ−Ａ断面図に対応している。
【００１５】
メモリセル部１１には、図２および図３に示されるように、メモリストリングＭＳが半導体層１０１上に、略垂直に２次元的に配置されている。半導体層１０１は、半導体基板でもよいし、半導体基板上に配置された半導体膜でもよい。半導体層１０１は、単結晶の半導体基板または単結晶の半導体層であることが望ましい。メモリストリングＭＳは、複数のトランジスタが直列に接続された構成を有する。メモリストリングＭＳは、ピラー部１２１と、電極膜１１２と、を有する。
【００１６】
ピラー部１２１は、下部ピラー部１２１ａと、上部ピラー部１２１ｂと、を有する。下部ピラー部１２１ａは、メモリストリングＭＳの最下層に配置されるトランジスタのチャネルを構成する半導体層である。下部ピラー部１２１ａは、半導体層１０１上に配置され、たとえばエピタキシャルシリコンからなる。
【００１７】
上部ピラー部１２１ｂは、下部ピラー部１２１ａ上に配置される。上部ピラー部１２１ｂは、柱状のコア絶縁層１２２と、柱状のコア絶縁層１２２の外周面上にチャネル層１２６および多層膜１２５が順に積層された構造を有する。すなわち、チャネル層１２６および多層膜１２５は、中空の柱状の形状を有する。
【００１８】
また、図２および図３に示されるように、本実施形態では、チャネル層１２６は、コア絶縁層１２２側から順に、内側チャネル半導体層１２３ａ、層間膜１２４および外側チャネル半導体層１２３ｂが積層された構造を有する。すなわち、チャネル層１２６は、チャネルがＺ方向に延びる中空の柱状の層間膜１２４によって２つに分離された２重チャネル構造を有する。このような２重チャネル構造とすることで、メモリセルのオン電流をシングルチャネル構造の場合に比して増加させることができる。
【００１９】
コア絶縁層１２２は、たとえば酸化シリコン（ＳｉＯ2）などの絶縁材料からなる。内側チャネル半導体層１２３ａおよび外側チャネル半導体層１２３ｂは、メモリストリングＭＳを構成するトランジスタのチャネルとなり、たとえばポリシリコン（Ｐｏｌｙ−Ｓｉ）などの半導体材料からなる。層間膜１２４は、たとえば酸化シリコンなどの絶縁材料からなる。
【００２０】
多層膜１２５は、チャネル層１２６側から電極膜１１２の方に向かって、トンネル絶縁膜１３１、電荷蓄積膜１３２およびブロック絶縁膜１３３が積層された構造を有する。トンネル絶縁膜１３１は、たとえば酸化シリコンなどの絶縁材料からなる。電荷蓄積膜１３２は、たとえば窒化シリコン（ＳｉＮ）などの電荷蓄積が可能な材料からなる。ブロック絶縁膜１３３は、たとえば酸化シリコン、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）または酸化ハフニウム（ＨｆＯx）などの絶縁材料からなる。
【００２１】
内側チャネル半導体層１２３ａ、層間膜１２４、外側チャネル半導体層１２３ｂおよび多層膜１２５は、上部ピラー部１２１ｂが形成される空間を構成する側面および底面に沿って形成される。すなわち、スペーサ膜１１１，１１１ａと電極膜１１２と絶縁膜１１３とからなる積層体に形成されたメモリホール１２０の側面およびメモリホール１２０内に形成された下部ピラー部１２１ａの上面に沿ってコンフォーマルに形成される。内側チャネル半導体層１２３ａ、層間膜１２４、外側チャネル半導体層１２３ｂおよび多層膜１２５は、底部で分離されており、この分離された部分を埋めるように、下部チャネル半導体層１２３ｃが設けられている。下部チャネル半導体層１２３ｃは、上部ピラー部１２１ｂの内側チャネル半導体層１２３ａおよび外側チャネル半導体層１２３ｂと、下部ピラー部１２１ａと、を電気的に接続する。
【００２２】
電極膜１１２は、ピラー部１２１の高さ方向（Ｚ方向）に複数配置される。なお、Ｚ方向の最下層に配置される電極膜１１２と下部ピラー部１２１ａとの間には、ゲート絶縁膜１３５が設けられている。電極膜１１２は、たとえばタングステン（Ｗ）などの金属材料からなる。Ｚ方向に隣接する電極膜１１２間には、スペーサ膜１１１，１１１ａが配置される。スペーサ膜１１１，１１１ａは、Ｚ方向に隣接する電極膜１１２間を絶縁する絶縁膜である。スペーサ膜１１１，１１１ａとしては、たとえばシリコン酸化膜などが用いられる。
【００２３】
図３に示されるように、最下層に配置される電極膜１１２と下から２番目に配置される電極膜１１２との間に配置されるスペーサ膜１１１ａの厚さは、他のスペーサ膜１１１の厚さよりも厚くなっている。スペーサ膜１１１ａが配置される領域に、下部ピラー部１２１ａと上部ピラー部１２１ｂとの境界が設けられており、下部ピラー部１２１ａ上には、下部ピラー部１２１ａの上面と平行に、内側チャネル半導体層１２３ａ、層間膜１２４、外側チャネル半導体層１２３ｂおよび多層膜１２５が積層されている。下部ピラー部１２１ａの上面と平行な内側チャネル半導体層１２３ａ、層間膜１２４、外側チャネル半導体層１２３ｂおよび多層膜１２５の部分が、下から２層目の電極膜１１２の位置に配置されないようにするために、スペーサ膜１１１ａの厚さが他のスペーサ膜１１１よりも厚く設定される。
【００２４】
Ｚ方向に直列に接続されたトランジスタ列のうち上下両端のトランジスタは選択トランジスタＳＧＳ，ＳＧＤである。図３の例では、下側にソース側選択トランジスタＳＧＳが配置され、上側にドレイン側選択トランジスタＳＧＤが配置されている。これらの２つの選択トランジスタＳＧＳ，ＳＧＤ間に１以上のメモリセルＭＣが所定の間隔をおいて形成される。この例では、ドレイン側選択トランジスタＳＧＤの構造は、メモリセルＭＣと同じ構造を有している。また、ソース側選択トランジスタＳＧＳは、エピタキシャルシリコン膜からなる下部ピラー部１２１ａをチャネルとし、このチャネルの側壁にゲート絶縁膜１３５を介してゲート電極となる電極膜１１２が配置される構造を有する。
【００２５】
なお、上記した説明では、上部ピラー部１２１ｂは、コア絶縁層１２２を含む構造を示しているが、コア絶縁層１２２を含まない構造としてもよい。この場合には、内側チャネル半導体層１２３ａが柱状構造を有する。
【００２６】
つぎに、このような構成の半導体記憶装置の製造方法について説明する。図４−１〜図４−５は、第１の実施形態による半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である。
【００２７】
まず、半導体層１０１上に、スペーサ膜１１１と犠牲膜１５１とを交互に所定の数積層し、最上部に絶縁膜１１３を積層した積層体を形成する。なお、下から２層目のスペーサ膜１１１ａの厚さは、他の部分よりも厚くされる。半導体層１０１としては、たとえば単結晶のシリコン膜を用いることができる。スペーサ膜１１１，１１１ａとしては、たとえばシリコン酸化膜を用いることができる。絶縁膜１１３は、スペーサ膜１１１と同じ材料であってもよく、たとえばシリコン酸化膜を用いることができる。犠牲膜１５１は、電極膜１１２の形成位置に配置されるものであり、後の工程で除去されるものである。そのため、犠牲膜１５１としては、エッチング処理時にスペーサ膜１１１，１１１ａおよび絶縁膜１１３と選択比がとれる材料であることが望ましく、たとえばシリコン窒化膜を用いることができる。スペーサ膜１１１の厚さは、たとえば４６ｎｍであり、スペーサ膜１１１ａの厚さは、たとえば１００ｎｍであり、犠牲膜１５１の厚さは、たとえば４６ｎｍである。
【００２８】
ついで、積層体上の全面にレジストを塗布し、リソグラフィ技術と現像技術とを用いて、ピラー部１２１の形成位置が開口したパターンを有するレジストパターンを形成する。その後、図４−１（ａ）に示されるように、ＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングによって、図示しないレジストパターンをマスクとして、メモリホール１２０を形成する。メモリホール１２０は、積層体を厚さ方向に貫通するように設けられる。また、メモリホール１２０の底部は、半導体層１０１にまで到達する。
【００２９】
その後、図４−１（ｂ）に示されるように、選択エピタキシャル成長によって、メモリホール１２０の底部の露出した単結晶シリコンからなる半導体層１０１上に単結晶のシリコン層を形成する。このシリコン層が下部ピラー部１２１ａとなる。このとき、下部ピラー部１２１ａの上面がスペーサ膜１１１ａの厚さの範囲に位置するように、成長時間を調整する。
【００３０】
ついで、図４−２（ａ）に示されるように、絶縁膜１１３の上面とメモリホール１２０の内面とを覆うように多層膜１２５を形成する。多層膜１２５は、ブロック絶縁膜１３３、電荷蓄積膜１３２およびトンネル絶縁膜１３１を積層体側から順に積層させたものである。ブロック絶縁膜１３３としては、たとえばシリコン酸化膜が用いられる。電荷蓄積膜１３２としては、たとえばシリコン窒化膜が用いられる。トンネル絶縁膜１３１としては、たとえばシリコン酸化膜が用いられる。
【００３１】
また、外側チャネル半導体層１２３ｂを、多層膜１２５上に形成する。外側チャネル半導体層１２３ｂも、メモリホール１２０の内面を覆うように形成される。外側チャネル半導体層１２３ｂとしては、たとえばポリシリコン膜が用いられる。
【００３２】
さらに、図４−２（ｂ）に示されるように、層間膜１２４を、外側チャネル半導体層１２３ｂ上に形成する。層間膜１２４も、メモリホール１２０の内面を覆うように形成される。層間膜１２４としては、たとえばシリコン酸化膜が用いられる。
【００３３】
また、図４−３（ａ）に示されるように、内側チャネル半導体層１２３ｄを、層間膜１２４上に形成する。内側チャネル半導体層１２３ｄも、メモリホール１２０の内面を覆うように形成される。内側チャネル半導体層１２３ｄとしては、たとえばポリシリコン膜が用いられる。
【００３４】
その後、ＲＩＥ法などの異方性エッチングによって、絶縁膜１１３上およびメモリホール１２０の底部の内側チャネル半導体層１２３ｄ、層間膜１２４、外側チャネル半導体層１２３ｂおよび多層膜１２５をエッチバックする。これによって、図４−３（ｂ）に示されるように、メモリホール１２０の底部では、下部ピラー部１２１ａの上面が露出し、メモリホール１２０の側面に、多層膜１２５と外側チャネル半導体層１２３ｂと層間膜１２４と内側チャネル半導体層１２３ｄの積層膜が形成される。
【００３５】
ついで、図４−４（ａ）に示されるように、絶縁膜１１３の上面とメモリホール１２０の内面に内側チャネル半導体層１２３ｅを形成する。この内側チャネル半導体層１２３ｅは、メモリホール１２０の底面に露出した下部ピラー部１２１ａ上にも形成される。内側チャネル半導体層１２３ｅとして、ポリシリコン膜が用いられる。下部ピラー部１２１ａの上面からメモリホール１２０の底部の内側チャネル半導体層１２３ｄに到達するまで堆積した内側チャネル半導体層１２３ｅの部分は、下部チャネル半導体層１２３ｃとなる。また、メモリホール１２０の側面に形成される内側チャネル半導体層１２３ｄと内側チャネル半導体層１２３ｅとを合わせて、以下では、内側チャネル半導体層１２３ａという。
【００３６】
その後、図４−４（ｂ）に示されるように、多層膜１２５とチャネル層１２６（外側チャネル半導体層１２３ｂ、層間膜１２４および内側チャネル半導体層１２３ａ）の積層膜が側面に形成されたメモリホール１２０内に、コア絶縁層１２２を埋め込む。コア絶縁層１２２として、たとえばシリコン酸化膜が用いられる。その後、ＲＩＥ法またはＣＭＰ（Chemical  Mechanical  Polishing）法などによって、絶縁膜１１３上のコア絶縁層１２２および内側チャネル半導体層１２３ａを除去する。これによって、メモリホール１２０内の下部ピラー部１２１ａ上に上部ピラー部１２１ｂが形成される。また、下部ピラー部１２１ａと上部ピラー部１２１ｂとによって、ピラー部１２１が構成される。
【００３７】
その後、メモリホール１２０内にピラー部１２１が形成された積層体上に、図示しないレジストを塗布し、リソグラフィ技術と現像技術とを用いて、スリット形成用の開口を有するレジストパターンを形成する。スリット形成用の開口は、Ｘ方向に延在した形状を有し、メモリセル部１１とワード線コンタクト部２０とを含む領域上に、Ｙ方向に所定の間隔をあけて形成される。ついで、図示しないレジストパターンをマスクとして積層体をＲＩＥ法などの異方性エッチングによってエッチングし、スリット１４０を形成する。スリット１４０は、半導体層１０１に到達する。
【００３８】
ついで、図４−５（ａ）に示されるように、犠牲膜１５１を等方性エッチングによって除去する。たとえば、リン酸溶液（Ｈ3ＰＯ4）によるウェットエッチング、あるいはＣＤＥ（Chemical  Dry  Etching）によるドライエッチングによって、犠牲膜１５１を除去する。具体的には、形成されたスリット１４０からエッチャントが入り込み、半導体層１０１上の犠牲膜１５１をエッチングする。これによって、スペーサ膜１１１間に空隙１５２，１５２ａが形成される。このとき、スペーサ膜１１１と絶縁膜１１３に対して、犠牲膜１５１の選択比を十分に大きく取った条件でエッチングを行う。
【００３９】
このエッチングによって、ピラー部１２１の側面にスペーサ膜１１１，１１１ａと絶縁膜１１３とが支持された構造が形成される。なお、最下層の空隙１５２ａでは、下部ピラー部１２１ａの側面が露出しており、その他の空隙１５２では、上部ピラー部１２１ｂの側面が露出している。
【００４０】
その後、図４−５（ｂ）に示されるように、熱酸化処理を行って、最下層の空隙１５２ａで露出した下部ピラー部１２１ａの側面を酸化し、所定の厚さの酸化膜を形成する。この酸化膜は、最下層に形成されるソース側選択トランジスタのゲート絶縁膜１３５となる。
【００４１】
ついで、空隙１５２，１５２ａに電極膜１１２を埋め込む。電極膜１１２として、たとえばタングステンなどを用いることができる。なお、このとき、空隙１５２，１５２ａを構成する側面および底面に、バリアメタル膜を形成し、その後に電極膜１１２を埋め込んでもよい。バリアメタル膜として、窒化チタン（ＴｉＮ）膜、窒化タングステン（ＷＮ）膜または窒化タンタル（ＴａＮ）膜などを用いることができる。これによって、図３に示される構造が得られる。
【００４２】
その後、ＲＩＥ法などの異方性エッチングによって、図示しないスリット１４０中で絶縁膜１１３とスペーサ膜１１１の側面に堆積した電極膜１１２を除去する。また、スリット１４０の側面が略平坦となるようにＲＩＥ法などの異方性エッチングによって、絶縁膜１１３、スペーサ膜１１１，１１１ａおよび電極膜１１２をエッチングする。
【００４３】
ついで、スリット１４０内に分離部１４１を形成する。具体的には、絶縁膜１１３の上面と、スリット１４０の内面と、を覆うように、スペーサ膜１４２を形成する。スペーサ膜１４２として、たとえばシリコン酸化膜などの絶縁膜を例示することができる。その後、ＲＩＥ法などの異方性エッチングによって、エッチバックを行い、スリット１４０の側面にのみスペーサ膜１４２を残す。さらに、スリット１４０内に埋込膜１４３を埋め込む。埋込膜１４３としては、導電膜でもよいし、絶縁膜でもよい。ここでは、タングステン膜が埋め込まれるものとする。
【００４４】
そして、積層体上の埋込膜１４３をＣＭＰ法などの方法で除去する。以上によって、図２に示される半導体記憶装置が得られる。
【００４５】
つぎに、比較例と比較した実施形態の効果について説明する。図５は、メモリストリング中のあるメモリセルを読み出すときのメモリストリングに印加する電圧の一例を示す図であり、（ａ）は第１の実施形態による半導体記憶装置のメモリストリングの構成を示し、（ｂ）は比較例による半導体記憶装置のメモリストリングの構成を示す。図６は、第１の実施形態による半導体記憶装置のチャネルの構成の一例を示す図である。
【００４６】
第１の実施形態では、上記したように、チャネル層１２６が内側チャネル半導体層１２３ａと外側チャネル半導体層１２３ｂとの２層で構成され、両者の間に層間膜１２４が配置される２重チャネル構造を有する。また、図６に示されるように、チャネル層１２６の膜厚をＴとしたときに、内側チャネル半導体層１２３ａの膜厚を０．４４Ｔとし、層間膜１２４の膜厚を０．１７Ｔとし、外側チャネル半導体層１２３ｂの膜厚を０．３９Ｔとした。
【００４７】
一方、比較例では、図５（ｂ）に示されるように、チャネル層が１層のチャネル半導体層１２３で構成されるシングルチャネル構造を有する。チャネル半導体層１２３は、たとえばポリシリコンからなる。なお、比較例において、チャネル半導体層１２３以外は、第１の実施形態で説明したものと同様の構造を有する。
【００４８】
また、ここでは、メモリストリングのあるメモリセルを読み出す場合において、読み出し対象のメモリセルに印加する電圧を変化させたときのビット線に流れる電流（メモリセルのオン電流）を計測する。ビット線には所定の電圧ＶBLを印加し、読み出し対象以外のメモリセルおよび選択トランジスタの電極膜１１２に所定の読み出し電圧Ｖreadを印加する。また、読み出し対象のメモリセルの電極膜１１２に印加するスイープ電圧Ｖsweepを変化させて、ビット線に流れる電流ＩBLを検出する。ここでは、ＶBLを０．５［Ｖ］とし、Ｖreadを６．９［Ｖ］とし、Ｖsweepを−２〜６［Ｖ］で変化させて、ビット線に流れる電流ＩBLを検出する。
【００４９】
図７は、メモリストリングの読み出し対象のメモリセルに印加する電圧とビット線に流れる電流との間の関係を示す図である。この図において、横軸は、読み出し対象のメモリセルに印加する電圧Ｖsweepであり、縦軸はビット線に流れる電流ＩBL、すなわちメモリセルのオン電流である。この図に示されるように、比較例によるシングルチャネル構造の半導体記憶装置の場合に比して、本実施形態による２重チャネル構造の半導体記憶装置の方が、メモリセルのオン電流が増加している。
【００５０】
第１の実施形態では、メモリセルがＺ方向に積層された構造の半導体記憶装置において、チャネル層１２６を、内側チャネル半導体層１２３ａと外側チャネル半導体層１２３ｂとの間に絶縁材料からなる層間膜１２４を挟んだ２重チャネル構造とした。これによって、メモリセルの読み出し時において、メモリセルのオン電流をシングルチャネル構造の場合に比して増加させることができる。その結果、メモリセルのＺ方向への積層数を増加させることができるという効果を有する。
【００５１】
（第２の実施形態）
第２の実施形態では、チャネル全体の厚さを所定の厚さとして、外側チャネル半導体層の厚さを変化させた場合について説明する。
【００５２】
第２の実施形態による半導体記憶装置の構成は、第１の実施形態で説明したものと同様である。ただし、内側チャネル半導体層１２３ａおよび外側チャネル半導体層１２３ｂの膜厚を変化させている。図８は、第２の実施形態による半導体記憶装置のチャネル部分の膜厚の一例を示す断面図である。この図に示されるように、チャネル層１２６の膜厚をＴとし、層間膜１２４の膜厚を０．１７Ｔとし、これら両者の膜厚を固定して、内側チャネル半導体層１２３ａの膜厚Ｔinnerと、外側チャネル半導体層１２３ｂの膜厚Ｔouterと、を変化させた。なお、ここでは、チャネル層１２６には不純物をドープしていない場合を示している。
【００５３】
また、ここでは、メモリストリングのあるメモリセルを読み出す場合において、読み出し対象のメモリセルに印加する電圧を変化させたときのビット線に流れる電流（メモリセルのオン電流）を計測する。ビット線には所定の電圧ＶBLを印加し、読み出し対象以外のメモリセルおよび選択トランジスタの電極膜１１２に所定の読み出し電圧Ｖreadを印加する。また、読み出し対象のメモリセルの電極膜１１２に印加するスイープ電圧Ｖsweepを変化させて、ビット線に流れる電流ＩBLを検出する。ここでは、ＶBLを０．５［Ｖ］とし、Ｖreadを６．９［Ｖ］とし、Ｖsweepを−２〜６［Ｖ］で変化させて、ビット線に流れる電流ＩBLを検出する。
【００５４】
図９は、メモリストリングの読み出し対象のメモリセルに印加する電圧とビット線に流れる電流との間の関係を示す図である。この図において、横軸は、読み出し対象のメモリセルに印加する電圧Ｖsweepであり、縦軸はビット線に流れる電流ＩBL、すなわちメモリセルのオン電流である。また、この図には、図７の結果も重ねて描いている。
【００５５】
外側チャネル半導体層１２３ｂの膜厚Ｔouterが０．５Ｔの場合では、比較例によるシングルチャネル構造の半導体記憶装置の場合に比して、メモリセルのオン電流を増加させることができる。また、外側チャネル半導体層１２３ｂの膜厚Ｔouterを０．２７Ｔとしたときに、シングルチャネル構造の場合に比して、メモリセルのオン電流が４．２％増加する。このように、チャネル層１２６を層間膜１２４によって内側チャネル半導体層１２３ａと外側チャネル半導体層１２３ｂとを分離した２重構造とすることで、メモリセルのオン電流を制御することができる。そして、メモリセルのオン電流を増加させるには、外側チャネル半導体層１２３ｂの膜厚Ｔouterを０．５Ｔよりも薄くすることが望ましい。なお、実施形態では、チャネル層１２６を２層構造としているので、外側チャネル半導体層１２３ｂの膜厚Ｔouterは０よりも大きい値となる。
【００５６】
第２の実施形態では、２重チャネル構造で、外側チャネル半導体層１２３ｂの膜厚Ｔouterを０．５Ｔ以下とした。これによって、メモリセルの読み出し時において、メモリセルのオン電流をシングルチャネル構造の場合に比して増加させることができるという効果を有する。
【００５７】
（第３の実施形態）
第３の実施形態では、内側チャネル半導体層に不純物をドープする場合について説明する。
【００５８】
第３の実施形態による半導体記憶装置の構成は、第１の実施形態で説明したものと同様である。ただし、内側チャネル半導体層１２３ａには、ヒ素（Ａｓ）、リン（Ｐ）などのＮ型不純物がドープされている。Ｎ型不純物は、たとえば１×１０18ｃｍ-3の濃度で内側チャネル半導体層１２３ａにドープされる。
【００５９】
また、ここでは、第２の実施形態で示したように、チャネル全体の膜厚をＴとした場合に、層間膜１２４の膜厚を０．１７Ｔとし、外側チャネル半導体層１２３ｂの膜厚を０．２７Ｔとし、内側チャネル半導体層１２３ａの膜厚を０．５６Ｔとした場合について説明する。
【００６０】
そして、メモリストリングのあるメモリセルを読み出す場合において、読み出し対象のメモリセルに印加する電圧を変化させたときのビット線に流れる電流（メモリセルのオン電流）を計測する。ビット線には所定の電圧ＶBLを印加し、読み出し対象以外のメモリセルおよび選択トランジスタの電極膜１１２に所定の読み出し電圧Ｖreadを印加する。また、読み出し対象のメモリセルの電極膜１１２に印加するスイープ電圧Ｖsweepを変化させて、ビット線に流れる電流ＩBLを検出する。ここでは、ＶBLを０．５［Ｖ］とし、Ｖreadを６．９［Ｖ］とし、Ｖsweepを−２〜６［Ｖ］で変化させて、ビット線に流れる電流ＩBLを検出する。
【００６１】
図１０は、メモリストリングの読み出し対象のメモリセルに印加する電圧とビット線に流れる電流との間の関係を示す図である。この図において、横軸は、読み出し対象のメモリセルに印加する電圧Ｖsweepであり、縦軸はビット線に流れる電流ＩBL、すなわちメモリセルのオン電流である。また、この図には、図７の比較例による結果と図９の外側チャネル半導体層１２３ｂの膜厚Ｔouterが０．２７Ｔである場合の結果も重ねて描いている。
【００６２】
この図に示されるように、内側チャネル半導体層１２３ａにＮ型不純物をドープすることで、メモリセルのオン電流が増加することが分かる。この例では、外側チャネル半導体層１２３ｂの膜厚Ｔouterを最適化した場合に比して、メモリセルのオン電流が０．７％増加した。ただし、第２の実施形態の外側チャネル半導体層１２３ｂの膜厚が０．２７Ｔの場合と比較して、電流の増加の程度はわずかである。これは、Ｎ型不純物をドープしていない外側チャネル半導体層１２３ｂの電流の寄与成分が多いためであると考えられる。つまり、チャネルを流れる電流は、外側チャネル半導体層１２３ｂの反転層のキャリア濃度が支配的となっているためであると考えられる。そのため、内側チャネル半導体層１２３ａには、外側チャネル半導体層１２３ｂの反転層濃度を超えない程度（１×１０18ｃｍ-3以下）にドーピングされることが望ましい。
【００６３】
第３の実施形態では、内側チャネル半導体層１２３ａに不純物をドープした。その結果、メモリセルの読み出し時において、メモリセルのオン電流を、外側チャネル半導体層１２３ｂの膜厚Ｔouterを最適化した場合に比してさらに増加させることができるという効果を有する。
【００６４】
（第４の実施形態）
第４の実施形態では、層間膜を構成する材料を変える場合について説明する。
【００６５】
第４の実施形態による半導体記憶装置の構成は、第１の実施形態で説明したものと同様である。ただし、層間膜１２４が、シリコン酸化膜よりも比誘電率が小さい材料（Ｌｏｗ−ｋ材料）からなる。このような材料として、比誘電率が１．０の空気を挙げることができる。
【００６６】
ここでは、第２の実施形態で示したように、チャネル全体の膜厚をＴとした場合に、層間膜１２４の膜厚を０．１７Ｔとし、外側チャネル半導体層１２３ｂの膜厚を０．２７Ｔとし、内側チャネル半導体層１２３ａの膜厚を０．５６Ｔとしている。さらに、第３の実施形態で説明したように、内側チャネル半導体層１２３ａには、ヒ素（Ａｓ）、リン（Ｐ）などのＮ型不純物が１×１０18ｃｍ-3の濃度でドープされている。
【００６７】
そして、メモリストリングのあるメモリセルを読み出す場合において、読み出し対象のメモリセルに印加する電圧を変化させたときのビット線に流れる電流（メモリセルのオン電流）を計測する。ビット線には所定の電圧ＶBLを印加し、読み出し対象以外のメモリセルおよび選択トランジスタの電極膜１１２に所定の読み出し電圧Ｖreadを印加する。また、読み出し対象のメモリセルの電極膜１１２に印加するスイープ電圧Ｖsweepを変化させて、ビット線に流れる電流ＩBLを検出する。ここでは、ＶBLを０．５［Ｖ］とし、Ｖreadを６．９［Ｖ］とし、Ｖsweepを−２〜６［Ｖ］で変化させて、ビット線に流れる電流ＩBLを検出する。
【００６８】
図１１は、メモリストリングの読み出し対象のメモリセルに印加する電圧とビット線に流れる電流との間の関係を示す図である。この図において、横軸は、読み出し対象のメモリセルに印加する電圧Ｖsweepであり、縦軸はビット線に流れる電流ＩBL、すなわちメモリセルのオン電流である。また、この図には、図７の比較例による結果、図９の外側チャネル半導体層１２３ｂの膜厚Ｔouterが０．２７Ｔである場合の結果、および図１０の内側チャネル半導体層１２３ａに不純物をドープした場合の結果も重ねて描いている。
【００６９】
この図に示されるように、層間膜１２４の比誘電率を下げることで、メモリセルのオン電流が増加することが分かる。この例では、内側チャネル半導体層１２３ａに不純物をドープした場合に比して、メモリセルのオン電流が１．４％増加した。なお、ここでは、層間膜１２４が空気の場合を示したが、シリコン酸化膜よりも比誘電率が小さい材料であれば、メモリセルのオン電流を増加させることができる。シリコン酸化膜よりも比誘電率が小さい材料として、たとえばフッ素含有酸化シリコン（ＳｉＯＦ）、炭素含有酸化シリコン（ＳｉＯＣ）、ボラジン系ポリマーなどの高分子材料、多孔質ＳｉＯ2などの多孔質系材料（porous  material）または空気などが例示される。
【００７０】
第４の実施形態では、層間膜１２４を酸化シリコンよりも比誘電率が小さい材料で構成した。これによって、メモリセルの読み出し時において、内側チャネル半導体層１２３ａに不純物をドープした場合に比して、メモリセルのオン電流をさらに増加させることができるという効果を有する。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
１１  メモリセル部、１２  ワード線駆動回路、１３  ソース側選択ゲート線駆動回路、１４  ドレイン側選択ゲート線駆動回路、１５  センスアンプ、１６  ワード線、１７  ソース側選択ゲート線、１８  ドレイン側選択ゲート線、１９  ビット線、２０  ワード線コンタクト部、１０１  半導体層、１１１，１１１ａ，１４２  スペーサ膜、１１２  電極膜、１１３  絶縁膜、１２０  メモリホール、１２１  ピラー部、１２１ａ  下部ピラー部、１２１ｂ  上部ピラー部、１２２  コア絶縁層、１２３  チャネル半導体層、１２３ａ，１２３ｄ，１２３ｅ  内側チャネル半導体層、１２３ｂ  外側チャネル半導体層、１２３ｃ  下部チャネル半導体層、１２４  層間膜、１２５  多層膜、１２６  チャネル層、１３１  トンネル絶縁膜、１３２  電荷蓄積膜、１３３  ブロック絶縁膜、１３５  ゲート絶縁膜、１４０  スリット、１４１  分離部、１４３  埋込膜、１５１  犠牲膜、１５２，１５２ａ  空隙。
【図１】
2018157155.tif 000003
【図２】
2018157155.tif 000004
【図３】
2018157155.tif 000005
【図４−１】
2018157155.tif 000006
【図４−２】
2018157155.tif 000007
【図４−３】
2018157155.tif 000008
【図４−４】
2018157155.tif 000009
【図４−５】
2018157155.tif 000010
【図５】
2018157155.tif 000011
【図６】
2018157155.tif 000012
【図７】
2018157155.tif 000013
【図８】
2018157155.tif 000014
【図９】
2018157155.tif 000015
【図１０】
2018157155.tif 000016
【図１１】
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