(57)【要約】【課題】トランジスタのオン時間の経過に起因する電流駆動能力の低下を抑制することができる駆動回路を提供する。【解決手段】駆動回路４０は、出力端子ｏｕｔを有する回路であって、電源（電源電位Ｖｄｄ又はＶｓｓ）と出力端子ｏｕｔとの間に並列に接続された第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）を含むバッファ回路４２を備え、第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）は、同時にオンした後、第２トランジスタ（Ｔ７又はＴ８）が第１トランジスタ（Ｔ１又はＴ２）よりも早くオフするように、制御される。【選択図】図４Ａ
2018112685.tif 000002
【特許請求の範囲】
【請求項１】
出力端子を有する駆動回路であって、
電源と前記出力端子との間に並列に接続された第１トランジスタ及び第２トランジスタを含むバッファ回路を備え、
前記第１トランジスタ及び前記第２トランジスタは、同時にオンした後、前記第２トランジスタが前記第１トランジスタよりも早くオフするように、制御される
駆動回路。
【請求項２】
前記第２トランジスタは、前記第１トランジスタよりも大きい電流駆動能力を有する
請求項１記載の駆動回路。
【請求項３】
前記駆動回路は、複数段の前記バッファ回路を備え、
前記駆動回路は、前記複数段のバッファ回路のそれぞれに対応した複数段の転送回路を備え、
第Ｎ段目の前記バッファ回路に含まれる前記第１トランジスタは、第Ｎ段目の前記転送回路から出力される第１制御信号の立ち上がり及び立ち下がりの一方に基づいてオンし、
前記第Ｎ段目の前記バッファ回路に含まれる前記第２トランジスタは、前記第Ｎ段目の前記転送回路から出力される前記第１制御信号の立ち上がり及び立ち下がりの一方に基づいてオンし、他方に基づいてオフする
請求項１又は２記載の駆動回路。
【請求項４】
前記駆動回路は、複数段の前記バッファ回路を備え、
前記駆動回路は、前記複数段のバッファ回路のそれぞれに対応した複数段の転送回路を備え、
第Ｎ段目の前記バッファ回路に含まれる前記第２トランジスタは、第Ｎ段目の前記転送回路から出力される第１制御信号と、第Ｎ＋１段目以降の前記転送回路から出力される第２制御信号とに基づいて、オン及びオフする
請求項１又は２記載の駆動回路。
【請求項５】
前記第Ｎ段目の前記バッファ回路に含まれる前記第２トランジスタは、前記第Ｎ段目の前記転送回路から出力される前記第１制御信号と、前記第Ｎ＋１段目の前記転送回路から出力される前記第２制御信号とに基づいて、オン及びオフする
請求項４記載の駆動回路。
【請求項６】
前記バッファ回路は、さらに、前記出力端子から出力される電圧が変化する際に前記第２トランジスタをオフに維持しておくための補助トランジスタを含む
請求項１〜５のいずれか１項に記載の駆動回路。
【請求項７】
前記駆動回路は、前記出力端子を介して、複数の画素からなる画素回路に駆動信号を供給し、
前記駆動信号の立ち上がり又は立ち下がりは、前記複数の画素のうちの少なくとも一つの画素に対する特定の処理の開始又は終了のタイミングを示す
請求項１〜６のいずれか１項に記載の駆動回路。
【請求項８】
オン電位とオフ電位とをとる駆動信号を出力端子から出力する駆動回路であって、
第１電源と前記出力端子との間に並列に接続され、前記第１電源と前記出力端子とを導通又は非導通にさせるオン電位出力保持部及びオン電位出力部を備え、
前記オン電位出力保持部は、前記第１電源と前記出力端子との間を導通し続けることで、前記出力端子にオン電位を出力して保持し、
前記オン電位出力部は、前記オン電位出力保持部が前記出力端子にオン電位を出力した時から、一定期間だけ、前記第１電源と前記出力端子との間を導通させることで、前記出力端子にオン電位を出力する
駆動回路。
【請求項９】
さらに、第２電源と前記出力端子との間に並列に接続され、前記第２電源と前記出力端子とを導通又は非導通にさせるオフ電位出力保持部及びオフ電位出力部を備え、
前記オフ電位出力保持部は、前記第２電源と前記出力端子との間を導通し続けることで、前記出力端子にオフ電位を出力して保持し、
前記オフ電位出力部は、前記オフ電位出力保持部が前記出力端子にオフ電位を出力した時から、一定期間だけ、前記第２電源と前記出力端子との間を導通させることで、前記出力端子にオフ電位を出力する
請求項８記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路に関し、特に、画素回路を駆動するのに適した駆動回路に関する。
【背景技術】
【０００２】
有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子等の発光素子からなる画素回路には、行単位で、駆動回路から、各画素に映像信号を書き込むための選択信号や、各画素中の駆動トランジスタに印加する電源電圧を供給するための電源電圧信号等が、供給される。駆動回路の出力段を構成するバッファ回路では、画素に対してトランジェント時（信号波形の立ち上がりエッジ及び立ち下がりエッジ）の鈍り（つまり、「なまり」）のないパルスを供給するために、電流駆動能力の高いトランジスタを用いる等の工夫がされている（例えば、特許文献１参照）。
【０００３】
特許文献１の駆動回路では、単一チャンネルの１組のトランジスタのドレイン・ソースを接続して正側電源及び負側電源の間に配置し、これら１組のトランジスタを、相補的に信号レベルが変化する駆動信号により駆動している。これにより、出力信号におけるトランジェント時の鈍りを防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−４３３４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、一般に、トランジスタはオンし続けると、図１１に示されるように、閾値電圧Ｖｔｈが高い方にシフト（本図では、シフト量ΔＶｔｈだけシフト）し、トランジスタの電流駆動能力が低下してくる。そのために、バッファ回路を動作させて一定時間が経過すると、バッファ回路から画素回路に供給される出力信号には、図１２に示すように、トランジェント時の鈍りが発生する。例えば、バッファ回路から画素に供給される電源電圧信号のエッジが鈍ってくると、画素における駆動トランジスタの閾値電圧を補正する期間（閾値補正動作期間）が減少してしまう等、画素での正常処理が確保されなくなってしまう。その結果、表示画面にザラや点灯不良といった悪影響が発生する。
【０００６】
そこで、本発明は、このような問題点に鑑みてなされたものであり、トランジスタのオン時間の経過に起因する電流駆動能力の低下を抑制することができる駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一形態に係る駆動回路は、出力端子を有する駆動回路であって、電源と前記出力端子との間に並列に接続された第１トランジスタ及び第２トランジスタを含むバッファ回路を備え、前記第１トランジスタ及び前記第２トランジスタは、同時にオンした後、前記第２トランジスタが前記第１トランジスタよりも早くオフするように、制御される。
【０００８】
ここで、前記第２トランジスタは、前記第１トランジスタよりも大きい電流駆動能力を有してもよい。
【０００９】
また、前記駆動回路は、複数段の前記バッファ回路を備え、前記駆動回路は、前記複数段のバッファ回路のそれぞれに対応した複数段の転送回路を備え、第Ｎ段目の前記バッファ回路に含まれる前記第１トランジスタは、第Ｎ段目の前記転送回路から出力される第１制御信号の立ち上がり及び立ち下がりの一方に基づいてオンし、前記第Ｎ段目の前記バッファ回路に含まれる前記第２トランジスタは、前記第Ｎ段目の前記転送回路から出力される前記第１制御信号の立ち上がり及び立ち下がりの一方に基づいてオンし、他方に基づいてオフしてもよい。
【００１０】
また、前記駆動回路は、複数段の前記バッファ回路を備え、前記駆動回路は、前記複数段のバッファ回路のそれぞれに対応した複数段の転送回路を備え、第Ｎ段目の前記バッファ回路に含まれる前記第２トランジスタは、第Ｎ段目の前記転送回路から出力される第１制御信号と、第Ｎ＋１段目以降の前記転送回路から出力される第２制御信号とに基づいて、オン及びオフしてもよい。
【００１１】
また、前記第Ｎ段目の前記バッファ回路に含まれる前記第２トランジスタは、前記第Ｎ段目の前記転送回路から出力される前記第１制御信号と、前記第Ｎ＋１段目の前記転送回路から出力される前記第２制御信号とに基づいて、オン及びオフしてもよい。
【００１２】
また、前記バッファ回路は、さらに、前記出力端子から出力される電圧が変化する際に前記第２トランジスタをオフに維持しておくための補助トランジスタを含んでもよい。
【００１３】
また、前記駆動回路は、前記出力端子を介して、複数の画素からなる画素回路に駆動信号を供給し、前記駆動信号の立ち上がり又は立ち下がりは、前記複数の画素のうちの少なくとも一つの画素に対する特定の処理の開始又は終了のタイミングを示してもよい。
【００１４】
また、オン電位とオフ電位とをとる駆動信号を出力端子から出力する駆動回路であって、第１電源と前記出力端子との間に並列に接続され、前記第１電源と前記出力端子とを導通又は非導通にさせるオン電位出力保持部及びオン電位出力部を備え、前記オン電位出力保持部は、前記第１電源と前記出力端子との間を導通し続けることで、前記出力端子にオン電位を出力して保持し、前記オン電位出力部は、前記オン電位出力保持部が前記出力端子にオン電位を出力した時から、一定期間だけ、前記第１電源と前記出力端子との間を導通させることで、前記出力端子にオン電位を出力してもよい。
【００１５】
また、駆動回路はさらに、第２電源と前記出力端子との間に並列に接続され、前記第２電源と前記出力端子とを導通又は非導通にさせるオフ電位出力保持部及びオフ電位出力部を備え、前記オフ電位出力保持部は、前記第２電源と前記出力端子との間を導通し続けることで、前記出力端子にオフ電位を出力して保持し、前記オフ電位出力部は、前記オフ電位出力保持部が前記出力端子にオフ電位を出力した時から、一定期間だけ、前記第２電源と前記出力端子との間を導通させることで、前記出力端子にオフ電位を出力してもよい。
【発明の効果】
【００１６】
本発明により、トランジスタのオン時間の経過に起因する電流駆動能力の低下を抑制することができる駆動回路が提供される。
【図面の簡単な説明】
【００１７】
【図１】実施の形態に係る表示パネルの回路を示すブロック図
【図２】図１に示された画素の詳細な回路の一例を示す図
【図３】図１に示された駆動回路の詳細な構成を示すブロック図
【図４Ａ】図３に示されたバッファ回路の詳細な回路図
【図４Ｂ】図４Ａに示されたバッファ回路を機能的に表したブロック図
【図５】実施の形態に係る駆動回路が備えるバッファ回路の動作を示すタイミングチャート
【図６Ａ】図５における期間ｔ１におけるバッファ回路の動作状態を示す図
【図６Ｂ】図５における期間ｔ２におけるバッファ回路の動作状態を示す図
【図６Ｃ】図５における期間ｔ３におけるバッファ回路の動作状態を示す図
【図６Ｄ】図５における期間ｔ４におけるバッファ回路の動作状態を示す図
【図６Ｅ】図５における期間ｔ５におけるバッファ回路の動作状態を示す図
【図７】実施の形態の第１変形例に係るバッファ回路の回路図
【図８】実施の形態の第１変形例に係るバッファ回路の動作を示すタイミングチャート
【図９】実施の形態の第２変形例に係るバッファ回路の回路図
【図１０】実施の形態の第２変形例に係るバッファ回路の動作を示すタイミングチャート
【図１１】従来の駆動回路におけるトランジスタの閾値電圧がシフトする様子を示す図
【図１２】従来の駆動回路からの出力信号におけるトランジェント時の鈍りを示す図
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、信号のタイミング等は、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する。
【００１９】
（実施の形態）
図１は、実施の形態に係る表示パネル１０の回路（ここでは、アクティブマトリクス型有機ＥＬ回路）を示すブロック図である。表示パネル１０は、テレビジョンやタブレット端末等のディスプレイとして用いられる有機ＥＬパネルであり、画素回路２０、水平セレクタ３０、及び、駆動回路４０を備える。なお、本実施の形態では、表示パネル１０を構成するトランジスタは、低コスト化のために、ＬＴＰＳ（低温ポリシリコン）−ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）よりもプロセスが簡略化されているａＳｉ（アモルファスシリコン）−ＴＦＴ又は酸化物ＴＦＴが用いられている。
【００２０】
画素回路２０は、二次元状に配置された発光用の画素２１ａ〜２１ｃ及び２２ａ〜２２ｃで構成される。
【００２１】
水平セレクタ３０は、画素回路２０を構成する画素２１ａ〜２２ｃに対して、列ごとに、映像信号Ｖｓｉｇ及びオフセット信号Ｖｏｆｓ等の入力信号を供給する。
【００２２】
駆動回路４０は、画素回路２０に駆動信号（以下、駆動回路からの出力信号を「駆動信号」ともいう）を供給する垂直走査回路であり、駆動信号の一つである電源電圧信号（Ｖｃｃ／Ｖｓｓ）を供給するドライブスキャン（Ｄｒｉｖｅ  Ｓｃａｎ）回路４０ａ、及び、駆動信号の一つである選択信号Ｓｅｌを供給するライトスキャン（Ｗｒｉｔｅ  Ｓｃａｎ）回路４０ｂで構成される。なお、ドライブスキャン回路４０ａ及びライトスキャン回路４０ｂは、いずれも、クロック信号ｃｋ及びスタートパルス信号ｓｐを入力として動作するシフトレジスタの構成を有し、それぞれが駆動回路の一例である。
【００２３】
図２は、図１に示された画素２１ａ〜２１ｃ及び２２ａ〜２２ｃの詳細な回路の一例を示す図である。ここでは、一つの画素の詳細な回路が示されている。画素２１ａ〜２１ｃ及び２２ａ〜２２ｃのそれぞれは、トランジスタＴ２１及びトランジスタＴ２２、コンデンサＣ２１、並びに、発光素子Ｄ２１で構成される。
【００２４】
トランジスタＴ２１は、ゲートに入力されるライトスキャン回路４０ｂからの選択信号Ｓｅｌに基づいて、水平セレクタ３０から出力される入力信号（Ｖｓｉｇ／Ｖｏｆｓ）をコンデンサＣ２１に書き込む制御をするスイッチ用のＮｃｈＭＯＳトランジスタである。
【００２５】
コンデンサＣ２１は、トランジスタＴ２２の閾値電圧を保持したり、トランジスタＴ２１を介して書き込まれる入力信号（Ｖｓｉｇ／Ｖｏｆｓ）を保持したりする。
【００２６】
発光素子Ｄ２１は、トランジスタＴ２２のソースと基準電位（カソード電位Ｖｃａｔ）との間に接続される有機ＥＬ素子である。
【００２７】
トランジスタＴ２２は、ドライブスキャン回路４０ａから出力される電源電圧信号（Ｖｃｃ／Ｖｓｓ）がドレインに印加され、ゲート・ソース間の電圧（つまり、コンデンサＣ２１の両端電圧）に依存してドレイン・ソース間に電流を流すことで、発光素子Ｄ２１に電流を印加する駆動用のＮｃｈＭＯＳトランジスタである。
【００２８】
図３は、図１に示された駆動回路４０の詳細な構成を示すブロック図である。なお、駆動回路４０を構成するドライブスキャン回路４０ａ及びライトスキャン回路４０ｂは、異なるタイミングで駆動信号を出力するが、そのタイミングが異なる点を除いて、同じ回路の機能及び構成を有する。よって、本図の駆動回路４０では、図１に示されたドライブスキャン回路４０ａ及びライトスキャン回路４０ｂのうち、一方のみの構成（つまり、多段回路の構成）が代表して示されている。
【００２９】
本図に示されるように、駆動回路４０は、複数段のバッファ回路４２ａ〜４２ｄ（これらをまとめて単にバッファ回路４２と呼ぶ）、及び、複数段のバッファ回路４２ａ〜４２ｄのそれぞれに対応した（つまり、接続された）複数段の転送回路４１ａ〜４１ｄ（これらをまとめて単に転送回路４１と呼ぶ）を備える。
【００３０】
転送回路４１は、スタートパルス信号ｓｐを入力とし、クロック信号ｃｋに同期して動作するシフトレジスタを構成しており、各段の転送回路４１ａ〜４１ｄが対応する各段のバッファ回路４２ａ〜４２ｄにパルス信号を出力する。
【００３１】
バッファ回路４２は、各段のバッファ回路４２ａ〜４２ｄで構成され、本実施の形態では、各段のバッファ回路４２ａ〜４２ｄが同じ段の転送回路から出力されたパルス信号に基づいて、画素回路２０に駆動信号（電源電圧信号Ｖｃｃ／Ｖｓｓ及び選択信号Ｓｅｌ）を出力する。
【００３２】
画素回路２０は、二次元状に配置された発光用の画素２１ａ〜２１ｄ、２２ａ〜２２ｄ、２３ａ〜２３ｄ及び２４ａ〜２４ｄで構成される。同一行の画素２１ａ〜２１ｄ、２２ａ〜２２ｄ、２３ａ〜２３ｄ及び２４ａ〜２４ｄのそれぞれが、対応するバッファ回路４２ａ〜４２ｄからの駆動信号で駆動されて発光する。
【００３３】
図４Ａは、図３に示されたバッファ回路４２ａ〜４２ｄの詳細な回路図である。なお、バッファ回路４２ａ〜４２ｄは、いずれも同じ回路構成を有するので、本図では、一つのバッファ回路の回路図（以下、代表して、バッファ回路４２ａと呼ぶ）が示されている。
【００３４】
バッファ回路４２ａは、同じ段の転送回路４１ａから出力されるパルス信号ｓｔ及びｅｄに基づいて、出力端子ｏｕｔから駆動信号を出力する回路であり、８個のトランジスタＴ１〜Ｔ８と、２個のコンデンサＣ１及びＣ２とを備える。８個のトランジスタＴ１〜Ｔ８は、いずれもＮｃｈＭＯＳトランジスタである。
【００３５】
トランジスタＴ１は、電源（電源電位Ｖｄｄ）と出力端子ｏｕｔとの間に接続された第１トランジスタの一例であり、出力端子ｏｕｔに電源電位Ｖｄｄを供給する。
【００３６】
トランジスタＴ７は、電源（電源電位Ｖｄｄ）と出力端子ｏｕｔとの間に接続された第２トランジスタの一例であり、出力端子ｏｕｔに電源電位Ｖｄｄを供給する。つまり、トランジスタＴ１及びＴ７は、電源（電源電位Ｖｄｄ）と出力端子ｏｕｔとの間に並列に接続されている。トランジスタＴ７は、トランジスタＴ１よりも大きい電流駆動能力を有する。例えば、トランジスタＴ７は、トランジスタＴ１よりも、サイズ（つまり、ゲート幅）が大きい。
【００３７】
トランジスタＴ２は、電源（基準電位Ｖｓｓ）と出力端子ｏｕｔとの間に接続された第１トランジスタの一例であり、出力端子ｏｕｔに電源電位Ｖｓｓを供給する。
【００３８】
トランジスタＴ８は、電源（基準電位Ｖｓｓ）と出力端子ｏｕｔとの間に接続された第２トランジスタの一例であり、出力端子ｏｕｔに基準電位Ｖｓｓを供給する。つまり、トランジスタＴ２及びＴ８は、電源（基準電位Ｖｓｓ）と出力端子ｏｕｔとの間に並列に接続されている。トランジスタＴ８は、トランジスタＴ２よりも大きい電流駆動能力を有する。例えば、トランジスタＴ８は、トランジスタＴ２よりも、サイズ（つまり、ゲート幅）が大きい。
【００３９】
トランジスタＴ３は、電源（電源電位Ｖｄｄ２）とトランジスタＴ１のゲートとの間に接続され、同じ段の転送回路４１ａから出力されるパルス信号ｓｔに基づいて、電源電位Ｖｄｄ２をトランジスタＴ１のゲートに供給する。
【００４０】
トランジスタＴ４は、トランジスタＴ１のゲートと電源（基準電位Ｖｓｓ）との間に接続され、同じ段の転送回路４１ａから出力されるパルス信号ｅｄに基づいて、トランジスタＴ１のゲートに基準電位Ｖｓｓを供給する。
【００４１】
トランジスタＴ５は、電源（電源電位Ｖｄｄ３）とトランジスタＴ２のゲートとの間に接続され、同じ段の転送回路４１ａから出力されるパルス信号ｅｄに基づいて、電源電位Ｖｄｄ３をトランジスタＴ２のゲートに供給する。
【００４２】
トランジスタＴ６は、トランジスタＴ２のゲートと電源（基準電位Ｖｓｓ）との間に接続され、同じ段の転送回路４１ａから出力されるパルス信号ｓｔに基づいて、トランジスタＴ２のゲートに基準電位Ｖｓｓを供給する。
【００４３】
コンデンサＣ１は、電源（電源電位Ｖｄｄ２）とトランジスタＴ１のゲートとの間に接続され、トランジスタＴ１のゲートの電位を保持するのに用いられる。
【００４４】
コンデンサＣ２は、トランジスタＴ２のゲートと電源（基準電位Ｖｓｓ）との間に接続され、トランジスタＴ２のゲートの電位を保持するのに用いられる。
【００４５】
図４Ｂは、図４Ａに示されたバッファ回路４２ａ〜４２ｄを機能的に表したブロック図である。バッファ回路４２ａ〜４２ｄのそれぞれは、オン電位（Ｖｄｄ）とオフ電位（Ｖｓｓ）とをとる駆動信号を出力端子ｏｕｔから出力する回路であって、オン電位出力保持部４３、オン電位出力部４４、オフ電位出力保持部４５及びオフ電位出力部４６を備える。
【００４６】
オン電位出力保持部４３及びオン電位出力部４４は、第１電源（電源電位Ｖｄｄ）と出力端子ｏｕｔとの間に並列に接続され、第１電源（電源電位Ｖｄｄ）と出力端子ｏｕｔとを導通又は非導通にさせる回路である。
【００４７】
オン電位出力保持部４３は、図４ＡにおけるトランジスタＴ１、Ｔ３、Ｔ４及びコンデンサＣ１からなる回路に相当し、同じ段の転送回路４１ａから出力されるパルス信号ｓｔ及びｅｄに基づいて、第１電源（電源電位Ｖｄｄ）と出力端子ｏｕｔとの間を導通し続けることで、出力端子ｏｕｔにオン電位を出力して保持する。
【００４８】
オン電位出力部４４は、図４ＡにおけるトランジスタＴ７に相当し、同じ段の転送回路４１ａから出力されるパルス信号ｓｔに基づいて、オン電位出力保持部４３が出力端子ｏｕｔにオン電位を出力した時から、一定期間だけ、第１電源（電源電位Ｖｄｄ）電圧と出力端子ｏｕｔとの間を導通させることで、出力端子ｏｕｔにオン電位を出力する。
【００４９】
オフ電位出力保持部４５及びオフ電位出力部４６は、第２電源（基準電位Ｖｓｓ）と出力端子ｏｕｔとの間に並列に接続され、第２電源（基準電位Ｖｓｓ）と出力端子ｏｕｔとを導通又は非導通にさせる回路である。
【００５０】
オフ電位出力保持部４５は、図４ＡにおけるトランジスタＴ２、Ｔ５、Ｔ６及びコンデンサＣ２からなる回路に相当し、同じ段の転送回路４１ａから出力されるパルス信号ｓｔ及びｅｄに基づいて、第２電源（基準電位Ｖｓｓ）と出力端子ｏｕｔとの間を導通し続けることで、出力端子ｏｕｔにオフ電位を出力して保持する。
【００５１】
オフ電位出力部４６は、図４ＡにおけるトランジスタＴ８に相当し、同じ段の転送回路４１ａから出力されるパルス信号ｅｄに基づいて、オフ電位出力保持部４５が出力端子ｏｕｔにオフ電位を出力した時から、一定期間だけ、第２電源（基準電位Ｖｓｓ）と出力端子ｏｕｔとの間を導通させることで、出力端子ｏｕｔにオフ電位を出力する。
【００５２】
次に、以上のように構成された本実施の形態に係る表示パネル１０の駆動回路４０の動作について、説明する。
【００５３】
図５は、本実施の形態に係る駆動回路４０が備えるバッファ回路４２ａ〜４２ｄの動作を示すタイミングチャートである。図５の（ａ）〜（ｇ）は、それぞれ、同じ段の転送回路から出力されるパルス信号ｓｔ、同じ段の転送回路から出力されるパルス信号ｅｄ、トランジスタＴ１のオン／オフ状態、トランジスタＴ７のオン／オフ状態、トランジスタＴ２のオン／オフ状態、トランジスタＴ８のオン／オフ状態、出力端子ｏｕｔから出力される駆動信号を示している。なお、各信号のＨｉｇｈは電源電位（Ｖｄｄ／Ｖｄｄ２／Ｖｄｄ３）に相当し、Ｌｏｗは基準電位Ｖｓｓに相当する。
【００５４】
図６Ａ〜図６Ｅは、それぞれ、図５における期間ｔ１〜ｔ５におけるバッファ回路４２ａ〜４２ｄの動作状態（つまり、各トランジスタのオン／オフ状態）を示す図である。
【００５５】
（１）期間ｔ１
期間ｔ１では、パルス信号ｓｔ及びｅｄともにＬｏｗであるため、図６Ａに示されるように、トランジスタＴ３〜Ｔ６、Ｔ７及びＴ８はいずれもオフしている。トランジスタＴ１は、ゲートがコンデンサＣ１によって直前の状態であるＬｏｗに維持されているため（図６Ｄ、図６Ｅ参照）、オフしている。トランジスタＴ２は、ゲートがコンデンサＣ２によって直前の状態であるＨｉｇｈに維持されているため（図６Ｄ、図６Ｅ参照）、オンしている。
【００５６】
よって、この期間ｔ１では、出力端子ｏｕｔの状態を決める４個のトランジスタＴ１、Ｔ２、Ｔ７及びＴ８のうちトランジスタＴ２だけがオンしているので、出力端子ｏｕｔは、Ｌｏｗになっている。
【００５７】
（２）期間ｔ２
期間ｔ２では、パルス信号ｓｔがＨｉｇｈに変化するため、図６Ｂに示されるように、パルス信号ｓｔが入力されるトランジスタＴ３、Ｔ６及びＴ７がオンする。その結果、トランジスタＴ７は、オンするので、電源電位Ｖｄｄを出力端子ｏｕｔに供給する。また、トランジスタＴ１は、そのゲートにトランジスタＴ３を介して電源電位Ｖｄｄ２が印加され、オンするので、電源電位Ｖｄｄを出力端子ｏｕｔに供給する。よって、この期間ｔ２では、出力端子ｏｕｔの状態を決める４個のトランジスタＴ１、Ｔ２、Ｔ７及びＴ８のうちトランジスタＴ１及びＴ７がオンし、出力端子ｏｕｔは、Ｈｉｇｈに変化する。
【００５８】
このように、期間ｔ２では、出力端子ｏｕｔの状態を決める４個のトランジスタＴ１、Ｔ２、Ｔ７及びＴ８のうち２個のトランジスタＴ１及びＴ７がオンするので、トランジスタＴ１だけがオンする場合に比べ、大きな電流駆動能力が発揮される。その結果、トランジスタのオン時間の経過に起因する電流駆動能力の低下が抑制され、トランジェント時の鈍りが抑制された鋭い立ち上がりエッジの波形をもつ駆動信号が駆動回路４０から出力される。
【００５９】
（３）期間ｔ３
期間ｔ３では、パルス信号ｓｔがＬｏｗに変化するため、図６Ｃに示されるように、パルス信号ｓｔが入力されるトランジスタＴ３〜Ｔ６、Ｔ７及びＴ８はいずれもオフになる。しかしながら、コンデンサＣ１には、直前の期間ｔ２における状態（Ｈｉｇｈ）が保持され、トランジスタＴ１のゲートには電源電位Ｖｄｄ２が印加された状態になるので、トランジスタＴ１は、オンを維持する。また、コンデンサＣ２には、直前の期間ｔ２における状態（Ｌｏｗ）が保持され、トランジスタＴ２のゲートには基準電位Ｖｓｓが印加された状態になるので、トランジスタＴ２は、オフを維持する。よって、この期間ｔ３では、出力端子ｏｕｔの状態を決める４個のトランジスタＴ１、Ｔ２、Ｔ７及びＴ８のうちトランジスタＴ１だけがオンし、出力端子ｏｕｔは、Ｈｉｇｈのまま維持される。
【００６０】
このように、期間ｔ３では、出力端子ｏｕｔはＨｉｇｈのまま維持されるが、直前の期間ｔ２においてオンしていたトランジスタＴ７はオフになるので、トランジスタＴ７のオン時間が長くなることが抑制され、オン時間の経過に起因するトランジスタＴ７の電流駆動能力（ひいては、駆動回路４０の電流駆動能力）の低下が抑制される。
【００６１】
（４）期間ｔ４
期間ｔ４では、パルス信号ｅｄがＨｉｇｈに変化するため、図６Ｄに示されるように、パルス信号ｅｄが入力されるトランジスタＴ４、Ｔ５及びＴ８がオンする。その結果、トランジスタＴ１は、そのゲートにトランジスタＴ４を介して基準電位Ｖｓｓが印加され、オフする。また、トランジスタＴ８は、オンするので、基準電位Ｖｓｓを出力端子ｏｕｔに供給する。また、トランジスタＴ２は、そのゲートにトランジスタＴ５を介して電源電位Ｖｄｄ３が印加され、オンするので、基準電位Ｖｓｓを出力端子ｏｕｔに供給する。よって、この期間ｔ４では、出力端子ｏｕｔの状態を決める４個のトランジスタＴ１、Ｔ２、Ｔ７及びＴ８のうちトランジスタＴ２及びＴ８がオンし、出力端子ｏｕｔは、Ｌｏｗに変化する。
【００６２】
このように、期間ｔ４では、出力端子ｏｕｔの状態を決める４個のトランジスタＴ１、Ｔ２、Ｔ７及びＴ８のうち２個のトランジスタＴ２及びＴ８がオンするので、トランジスタＴ２だけがオンする場合に比べ、大きな電流駆動能力が発揮される。その結果、トランジスタのオン時間の経過に起因する電流駆動能力の低下が抑制され、トランジェント時の鈍りが抑制された鋭い立ち下がりエッジの波形をもつ駆動信号が駆動回路４０から出力される。
【００６３】
（５）期間ｔ５
期間ｔ５では、パルス信号ｅｄがＬｏｗに変化するため、図６Ｅに示されるように、パルス信号ｅｄが入力されるトランジスタＴ４、Ｔ５及びＴ８はいずれもオフになる。しかしながら、コンデンサＣ１には、直前の期間ｔ４における状態（Ｌｏｗ）が保持され、トランジスタＴ１のゲートには基準電位Ｖｓｓが印加された状態になるので、トランジスタＴ１は、オフを維持する。また、コンデンサＣ２には、直前の期間ｔ４における状態（Ｈｉｇｈ）が保持され、トランジスタＴ２のゲートには電源電位Ｖｄｄ３が印加された状態になるので、トランジスタＴ２は、オンを維持する。よって、この期間ｔ５では、出力端子ｏｕｔの状態を決める４個のトランジスタＴ１、Ｔ２、Ｔ７及びＴ８のうちトランジスタＴ２だけがオンし、出力端子ｏｕｔは、Ｌｏｗのまま維持される。
【００６４】
このように、期間ｔ５では、出力端子ｏｕｔはＬｏｗのまま維持されるが、直前の期間ｔ４においてオンしていたトランジスタＴ８はオフになるので、トランジスタＴ８のオン時間が長くなることが抑制され、オン時間の経過に起因するトランジスタＴ８の電流駆動能力（ひいては、駆動回路４０の電流駆動能力）の低下が抑制される。
【００６５】
以上のように、本実施の形態に係るバッファ回路４２ａ〜４２ｄでは、パルス信号ｓｔがＬｏｗからＨｉｇｈに変化した際にトランジスタＴ１及びＴ７がオンし、パルス信号ｓｔがＨｉｇｈからＬｏｗに変化した際にトランジスタＴ７がオフする。同様に、パルス信号ｅｄがＬｏｗからＨｉｇｈに変化した際にトランジスタＴ２及びＴ８がオンし、パルス信号ｅｄがＨｉｇｈからＬｏｗに変化した際にトランジスタＴ８がオフする。つまり出力端子ｏｕｔがＬｏｗからＨｉｇｈへ、及び、ＨｉｇｈからＬｏｗへ変化する際に、電源に接続された並列接続のトランジスタＴ１及びＴ７、並びに、トランジスタＴ２及びＴ８によってパルス（駆動信号）が出力され、その後、トランジスタＴ１及びＴ２によって出力電位が保持されることとなる。つまり出力端子ｏｕｔのレベルが切り替わる際のトランジスタＴ１及びＴ２の電流駆動能力がトランジスタＴ７及びＴ８によって疑似的に高められたと言える。
【００６６】
また、トランジスタＴ７及びＴ８のゲートにはそれぞれパルス信号ｓｔ及びｅｄが入力されており、そのオン期間は、パルス信号ｓｔ及びｅｄの幅であり、トランジスタＴ１及びＴ２のオン期間よりも短い。このため、トランジスタＴ７及びＴ８の閾値電圧のシフト量ΔＶｔｈは、トランジスタＴ１及びＴ２よりも小さい。ここで、トランジスタＴ７及びＴ８の電流駆動能力がそれぞれトランジスタＴ１及びＴ２よりも高いので、駆動信号が変化する際のバッファ回路４２ａ〜４２ｄの電流駆動能力が大きく下がることはない。その結果、駆動信号の鈍りによる画質不良の発生を抑えることが可能となる。
【００６７】
以上のように、本実施の形態に係る駆動回路４０は、出力端子ｏｕｔを有する駆動回路であって、電源（電源電位Ｖｄｄ又はＶｓｓ）と出力端子ｏｕｔとの間に並列に接続された第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）を含むバッファ回路４２を備え、第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）は、同時にオンした後、第２トランジスタ（Ｔ７又はＴ８）が第１トランジスタ（Ｔ１又はＴ２）よりも早くオフするように、制御される。
【００６８】
これにより、トランジェント時に第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）が同時にオンし、バッファ回路４２としての電流駆動能力が大きくなるので、１つのトランジスタだけがオンする従来の駆動回路に比べ、トランジスタのオン時間の経過に起因する電流駆動能力の低下が抑制される。よって、トランジェント時の鈍りが抑制された鋭いエッジの波形をもつ信号が駆動回路４０から出力され、その信号が画素回路２０に供給された場合に、閾値補正動作期間が減少してしまうこと等に起因する表示画面のザラや点灯不良といった悪影響の発生が抑制される。
【００６９】
さらに、第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）が同時にオンした後、第２トランジスタ（Ｔ７又はＴ８）が第１トランジスタ（Ｔ１又はＴ２）よりも早くオフするので、従来の駆動回路に対して追加された第２トランジスタ（Ｔ７又はＴ８）については、第１トランジスタ（Ｔ１又はＴ２）のようにオン時間が長くなることが抑制され、オン時間の経過に起因する電流駆動能力の低下が抑制される。
【００７０】
また、第２トランジスタ（Ｔ７又はＴ８）は、第１トランジスタ（Ｔ１又はＴ２）よりも大きい電流駆動能力を有する。
【００７１】
これにより、オンを持続する第１トランジスタ（Ｔ１又はＴ２）よりも、出力信号の状態が変化する際にだけオンする第２トランジスタ（Ｔ７又はＴ８）のほうが、電流駆動能力が大きいので、出力信号の状態が変化する際のバッファ回路４２の電流駆動能力が大きく下がってしまうことが抑制される。よって、駆動回路４０からの出力信号は、トランジェント時の鈍りが抑制された鋭いエッジの波形をもつ信号になる。
【００７２】
また、駆動回路４０は、複数段のバッファ回路４２ａ〜４２ｄを備え、駆動回路４０は、複数段のバッファ回路４２ａ〜４２ｄのそれぞれに対応した複数段の転送回路４１ａ〜４１ｄを備え、第Ｎ段目のバッファ回路に含まれる第１トランジスタ（Ｔ１又はＴ２）は、第Ｎ段目の転送回路から出力される第１制御信号（パルス信号ｓｔ又はｅｄ）の立ち上がり及び立ち下がりの一方に基づいてオンし、第Ｎ段目のバッファ回路に含まれる第２トランジスタ（Ｔ７又はＴ８）は、第Ｎ段目の転送回路から出力される第１制御信号（パルス信号ｓｔ又はｅｄ）の立ち上がり及び立ち下がりの一方に基づいてオンし、他方に基づいてオフする。
【００７３】
これにより、第Ｎ段目のバッファ回路に含まれる第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）のいずれについても、同じ段の転送回路から出力される第１制御信号（パルス信号ｓｔ又はｅｄ）に基づいてオン及び／又はオフするので、駆動回路４０は、その回路構成が比較的簡単になり、画素回路の駆動回路４０として用いた場合に、挟額縁化が可能になる。
【００７４】
また、駆動回路４０は、出力端子ｏｕｔを介して、複数の画素からなる画素回路２０に駆動信号を供給し、駆動信号の立ち上がり又は立ち下がりは、複数の画素のうちの少なくとも一つの画素に対する特定の処理（例えば、閾値補正）の開始又は終了のタイミングを示す。
【００７５】
これにより、駆動回路４０から出力された、トランジェント時の鈍りが抑制された鋭いエッジの波形をもつ駆動信号が画素回路２０に供給されるので、トランジェント時の鈍りに起因する画質不良の発生が抑えられる。
【００７６】
また、本実施の形態に係る駆動回路４０は、オン電位とオフ電位とをとる駆動信号を出力端子ｏｕｔから出力する駆動回路であって、第１電源（電源電位Ｖｄｄ）と出力端子ｏｕｔとの間に並列に接続され、第１電源（電源電位Ｖｄｄ）と出力端子ｏｕｔとを導通又は非導通にさせるオン電位出力保持部４３及びオン電位出力部４４を備え、オン電位出力保持部４３は、第１電源（電源電位Ｖｄｄ）と出力端子ｏｕｔとの間を導通し続けることで、出力端子ｏｕｔにオン電位を出力して保持し、オン電位出力部４４は、オン電位出力保持部４３が出力端子ｏｕｔにオン電位を出力した時から、一定期間だけ、第１電源（電源電位Ｖｄｄ）電圧と出力端子ｏｕｔとの間を導通させることで、出力端子ｏｕｔにオン電位を出力する。
【００７７】
これにより、オン電位出力保持部４３及びオン電位出力部４４が同時にオンすることでオン電位を出力し、駆動回路４０としての電流駆動能力が大きくなるので、１つのオン電位出力保持部４３だけがオン電位を出力する従来の駆動回路に比べ、トランジスタのオン時間の経過に起因する電流駆動能力の低下が抑制される。よって、トランジェント時の鈍りが抑制された鋭いエッジの波形をもつ信号が駆動回路４０から出力され、その信号が画素回路に供給された場合に、閾値補正動作期間が減少してしまうこと等に起因する表示画面のザラや点灯不良といった悪影響の発生が抑制される。
【００７８】
さらに、オン電位出力部４４は、オン電位出力保持部４３が出力端子ｏｕｔにオン電位を出力した時から一定期間だけオンすることで、出力端子ｏｕｔにオン電位を出力するので、従来の駆動回路に対して追加されたオン電位出力部４４については、オン電位出力保持部４３のようにオン時間が長くなることが抑制され、トランジスタのオン時間の経過に起因する電流駆動能力の低下が抑制される。
【００７９】
また、駆動回路４０は、さらに、第２電源（基準電位Ｖｓｓ）と出力端子ｏｕｔとの間に並列に接続され、第２電源（基準電位Ｖｓｓ）と出力端子ｏｕｔとを導通又は非導通にさせるオフ電位出力保持部４５及びオフ電位出力部４６を備え、オフ電位出力保持部４５は、第２電源（基準電位Ｖｓｓ）と出力端子ｏｕｔとの間を導通し続けることで、出力端子ｏｕｔにオフ電位を出力して保持し、オフ電位出力部４６は、オフ電位出力保持部４５が出力端子ｏｕｔにオフ電位を出力した時から、一定期間だけ、第２電源（基準電位Ｖｓｓ）と出力端子ｏｕｔとの間を導通させることで、出力端子ｏｕｔにオフ電位を出力する。
【００８０】
これにより、オフ電位出力保持部４５及びオフ電位出力部４６が同時にオンすることでオフ電位を出力し、駆動回路４０としての電流駆動能力が大きくなるので、１つのオフ電位出力保持部４５だけがオフ電位を出力する従来の駆動回路に比べ、トランジスタのオン時間の経過に起因する電流駆動能力の低下が抑制される。よって、トランジェント時の鈍りが抑制された鋭いエッジの波形をもつ信号が駆動回路４０から出力され、その信号が画素回路に供給された場合に、閾値補正動作期間が減少してしまうこと等に起因する表示画面のザラや点灯不良といった悪影響の発生が抑制される。
【００８１】
さらに、オフ電位出力部４６は、オフ電位出力保持部４５が出力端子ｏｕｔにオフ電位を出力した時から一定期間だけオンすることで、出力端子ｏｕｔにオフ電位を出力するので、従来の駆動回路に対して追加されたオフ電位出力部４６については、オフ電位出力保持部４５のようにオン時間が長くなることが抑制され、トランジスタのオン時間の経過に起因する電流駆動能力の低下が抑制される。
【００８２】
（第１変形例）
次に、上記実施の形態の第１変形例に係る駆動回路について説明する。本変形例に係る駆動回路は、上記実施の形態に係る駆動回路４０と同じ基本構成（転送回路及びバッファ回路）を備えるが、バッファ回路の詳細な構成が上記実施の形態と異なる。
【００８３】
図７は、実施の形態の第１変形例に係るバッファ回路５２の回路図である。このバッファ回路５２は、図４Ａに示された実施の形態に係るバッファ回路４２ａ〜４２ｄに対して、４個のトランジスタＴ９〜Ｔ１２と２個のコンデンサＣ３及びＣ４とが追加された構成を備える。
【００８４】
トランジスタＴ９は、電源（電源電位Ｖｄｄ２）とトランジスタＴ７のゲート（Ａ点）との間に接続され、同じ段の転送回路から出力されるパルス信号ｓｔに基づいて、電源電位Ｖｄｄ２をトランジスタＴ７のゲートに供給する。
【００８５】
トランジスタＴ１０は、トランジスタＴ７のゲートと電源（基準電位Ｖｓｓ）との間に接続され、次段以降の転送回路から出力されるパルス信号ｓｔ２に基づいて、トランジスタＴ７のゲートに基準電位Ｖｓｓを供給する。なお、パルス信号ｓｔ２は、バッファ回路５２よりも後段（例えば、次段）の転送回路から出力されるパルス信号であり、パルス信号ｓｔよりも遅いタイミングのパルス波形を有する。
【００８６】
トランジスタＴ１１は、電源（電源電位Ｖｄｄ３）とトランジスタＴ８のゲート（Ｂ点）との間に接続され、同じ段の転送回路から出力されるパルス信号ｅｄに基づいて、電源電位Ｖｄｄ３をトランジスタＴ８のゲートに供給する。
【００８７】
トランジスタＴ１２は、トランジスタＴ８のゲートと電源（基準電位Ｖｓｓ）との間に接続され、次段以降の転送回路から出力されるパルス信号ｅｄ２に基づいて、トランジスタＴ８のゲートに基準電位Ｖｓｓを供給する。なお、パルス信号ｅｄ２は、バッファ回路５２よりも後段（例えば、次段）の転送回路から出力されるパルス信号であり、パルス信号ｅｄよりも遅いタイミングのパルス波形を有する。
【００８８】
コンデンサＣ３は、電源（電源電位Ｖｄｄ２）とトランジスタＴ７のゲートとの間に接続され、トランジスタＴ７のゲートの電位を保持するのに用いられる。
【００８９】
コンデンサＣ４は、トランジスタＴ８のゲートと電源（基準電位Ｖｓｓ）との間に接続され、トランジスタＴ８のゲートの電位を保持するのに用いられる。
【００９０】
本変形例では、上記実施の形態と異なり、トランジスタＴ７及びＴ８のゲートには、転送回路からのパルス信号（ｓｔ、ｅｄ等）が直接入力されるのではなく、トランジスタＴ９〜Ｔ１２で駆動された出力信号が入力される構成となっている。これは、トランジスタＴ７及びＴ８は、大きい電流駆動能力をもつように大きいサイズ（つまり、大きなゲート幅）に設計されるので、入力容量（つまり、ゲートの寄生容量）が大きい。そのために、トランジスタＴ７及びＴ８のゲートに直接パルス信号を入力させる構成としたのでは、パルス信号の波形が鈍ってしまい、その鈍りによってトランジスタＴ７及びＴ８のオンのタイミングが段数毎に異なって出力波形に異常が生じる恐れがある。そこで、サイズを小さくできるトランジスタＴ９〜Ｔ１２にパルス信号を入力し、トランジスタＴ９〜Ｔ１２で駆動された出力信号をトランジスタＴ７及びＴ８のゲートに入力する構成となっている。これにより、トランジスタＴ７及びＴ８のゲートに直接パルス信号を入力させることによるパルス信号の波形の鈍りが抑制される。
【００９１】
なお、本図に示されたバッファ回路５２も、機能的には、上記実施の形態における図４Ｂに示された機能ブロックと同じ構成を備える。本変形例では、オン電位出力部４４は、トランジスタＴ７に、トランジスタＴ９及びＴ１０とコンデンサＣ３とを加えた回路に相当する。また、オフ電位出力部４６は、トランジスタＴ８に、トランジスタＴ１１及びＴ１２とコンデンサＣ４とを加えた回路に相当する。
【００９２】
図８は、本変形例に係るバッファ回路５２の動作を示すタイミングチャートである。図８の（ａ）〜（ｋ）は、それぞれ、同じ段の転送回路から出力されるパルス信号ｓｔ、後段の転送回路から出力されるパルス信号ｓｔ２、同じ段の転送回路から出力されるパルス信号ｅｄ、後段の転送回路から出力されるパルス信号ｅｄ２、図７におけるＡ点の電位、図７におけるＢ点の電位、トランジスタＴ１のオン／オフ状態、トランジスタＴ７のオン／オフ状態、トランジスタＴ２のオン／オフ状態、トランジスタＴ８のオン／オフ状態、出力端子ｏｕｔから出力される駆動信号を示している。
【００９３】
図４Ｂのタイミングチャートと比較して分かるように、上記実施の形態に係るバッファ回路４２ａ〜４２ｄの動作と異なる点は、トランジスタＴ７及びＴ８の動作である。
【００９４】
トランジスタＴ７のゲート（図７のＡ点）に着目すると、パルス信号ｓｔに基づいてトランジスタＴ９がオンすることでＡ点がＨｉｇｈ（電源電位Ｖｄｄ２）に変化してトランジスタＴ７がオンし、その後、トランジスタＴ９がオフしても、コンデンサＣ３により、Ａ点はＨｉｇｈのまま維持され、その後、パルス信号ｓｔ２に基づいてトランジスタＴ１０がオンすることでＡ点がＬｏｗ（基準電位Ｖｓｓ）に変化してトランジスタＴ７がオフする。
【００９５】
一方、トランジスタＴ８のゲート（図７のＢ点）に着目すると、パルス信号ｅｄに基づいてトランジスタＴ１１がオンすることでＢ点がＨｉｇｈ（電源電位Ｖｄｄ３）に変化してトランジスタＴ８がオンし、その後、トランジスタＴ１１がオフしても、コンデンサＣ４により、Ｂ点はＨｉｇｈのまま維持され、その後、パルス信号ｅｄ２に基づいてトランジスタＴ１２がオンすることでＢ点がＬｏｗ（基準電位Ｖｓｓ）に変化してトランジスタＴ８がオフする。
【００９６】
以上のように、本変形例に係る駆動回路も、上記実施の形態と同様に、電源（電源電位Ｖｄｄ又はＶｓｓ）と出力端子ｏｕｔとの間に並列に接続された第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）を含むバッファ回路５２を備え、第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）は、同時にオンした後、第２トランジスタ（Ｔ７又はＴ８）が第１トランジスタ（Ｔ１又はＴ２）よりも早くオフするように、制御される。
【００９７】
これにより、トランジェント時に第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）が同時にオンし、バッファ回路５２としての電流駆動能力が大きくなるので、１つのトランジスタだけがオンする従来の駆動回路に比べ、トランジスタのオン時間の経過に起因する電流駆動能力の低下が抑制される。よって、トランジェント時の鈍りが抑制された鋭いエッジの波形をもつ信号が駆動回路から出力され、その信号が画素回路２０に供給された場合に、閾値補正動作期間が減少してしまうこと等に起因する表示画面のザラや点灯不良といった悪影響の発生が抑制される。
【００９８】
また、本変形例では、上記実施の形態と異なり、サイズを小さくできるトランジスタＴ９〜Ｔ１２に転送回路からのパルス信号を入力し、トランジスタＴ９〜Ｔ１２で駆動された出力信号をトランジスタＴ７及びＴ８のゲートに入力する構成となっている。
【００９９】
これにより、トランジスタＴ７及びＴ８のゲートに直接パルス信号を入力させることによるパルス信号の波形の鈍りが抑制される。
【０１００】
また、第Ｎ段目のバッファ回路５２に含まれる第２トランジスタ（Ｔ７又はＴ８）は、第Ｎ段目の転送回路から出力される第１制御信号（パルス信号ｓｔ又はｅｄ）と、第Ｎ＋１段目以降の転送回路から出力される第２制御信号（パルス信号ｓｔ２又はｅｄ２）とに基づいて、オン及びオフする。
【０１０１】
これにより、第Ｎ段目のバッファ回路５２に含まれる第２トランジスタ（Ｔ７又はＴ８）は、同じ段の転送回路から出力される第１制御信号と、次段以降の転送回路から出力される第２制御信号とに基づいてオン及び／又はオンするので、第２制御信号を出力する転送回路として、次段以降の転送回路から適切なものを選択することで、第２トランジスタ（Ｔ７又はＴ８）のオン期間を適切な期間に調整することができる。
【０１０２】
また、第Ｎ段目のバッファ回路５２に含まれる第２トランジスタ（Ｔ７又はＴ８）は、第Ｎ段目の転送回路から出力される第１制御信号（パルス信号ｓｔ又はｅｄ）と、第Ｎ＋１段目の転送回路から出力される第２制御信号（パルス信号ｓｔ２又はｅｄ２）とに基づいて、オン及びオフする。
【０１０３】
これにより、第Ｎ段目のバッファ回路５２に含まれる第２トランジスタ（Ｔ７又はＴ８）は、同じ段の転送回路から出力される第１制御信号と、次段の転送回路から出力される第２制御信号とに基づいてオン及び／又はオンするので、第２制御信号を出力する転送回路として、次段よりも先の段の転送回路を用いる場合に比べ、より近い位置に配置された転送回路を用いるので、駆動回路における制御信号の引き回しが煩雑になってしまうことが抑制される。
【０１０４】
（第２変形例）
次に、上記実施の形態の第２変形例に係る駆動回路について説明する。本変形例に係る駆動回路は、上記実施の形態に係る駆動回路４０と同じ基本構成（転送回路及びバッファ回路）を備えるが、バッファ回路の詳細な構成が上記実施の形態と異なる。
【０１０５】
図９は、実施の形態の第２変形例に係るバッファ回路５３の回路図である。このバッファ回路５３は、図７に示された第１変形例に係るバッファ回路５２に対して、２個のトランジスタＴ１３及びＴ１４が追加された構成を備える。
【０１０６】
トランジスタＴ１３は、トランジスタＴ７のゲート（Ａ点）と電源（基準電位Ｖｓｓ）との間に接続され、同じ段の転送回路から出力されるパルス信号ｅｄに基づいて、トランジスタＴ７のゲートに基準電位Ｖｓｓを供給する。
【０１０７】
トランジスタＴ１４は、トランジスタＴ８のゲート（Ｂ点）と電源（基準電位Ｖｓｓ）との間に接続され、同じ段の転送回路から出力されるパルス信号ｓｔに基づいて、トランジスタＴ８のゲートに基準電位Ｖｓｓを供給する。
【０１０８】
本変形例では、出力端子ｏｕｔがＬｏｗからＨｉｇｈへ、又は、ＨｉｇｈからＬｏｗへ変化する際に、トランジスタＴ７及びＴ８のゲートがフローティングになるのを防ぐために、トランジスタＴ１１及びＴ１２が追加されている。上述したようにトランジスタＴ７及びＴ８のサイズは大きく設計されるため、出力端子ｏｕｔにおける駆動信号の波形の変化が、トランジスタＴ７及びＴ８の寄生容量を通じて（寄生容量のカップリングにより）、Ａ点及びＢ点に入力され、トランジスタＴ７及びＴ８が同時にオンする恐れがある。そのために、トランジスタＴ１１及びＴ１２をオンさせることで、Ａ点及びＢ点の電位を基準電位Ｖｓｓに維持しておくことで、その恐れを抑制している。
【０１０９】
なお、本図に示されたバッファ回路５３も、機能的には、上記実施の形態における図４Ｂに示された機能ブロックと同じ構成を備える。本変形例では、オン電位出力部４４は、トランジスタＴ７に、トランジスタＴ９、Ｔ１０及びＴ１３とコンデンサＣ３とを加えた回路に相当する。また、オフ電位出力部４６は、トランジスタＴ８に、トランジスタＴ１１、Ｔ１２及びＴ１４とコンデンサＣ４とを加えた回路に相当する。
【０１１０】
図１０は、本変形例に係るバッファ回路５３の動作を示すタイミングチャートである。本図は、第１変形例におけるタイミングチャートを示す図８に、トランジスタＴ１３のオン／オフ状態（図１０の（ｇ））、及び、トランジスタＴ１４のオン／オフ状態（図１０の（ｈ））を追加したものに相当する。
【０１１１】
本図から分かるように、出力端子ｏｕｔがＬｏｗからＨｉｇｈに変化する際にトランジスタＴ７がオンするが、寄生容量のよるカップリングによってトランジスタＴ８がオンしないように、トランジスタＴ１４がオンしている。
【０１１２】
また、出力端子ｏｕｔがＨｉｇｈからＬｏｗに変化する際にトランジスタＴ８がオンするが、寄生容量のよるカップリングによってトランジスタＴ７がオンしないように、トランジスタＴ１３がオンしている。
【０１１３】
以上のように、本変形例に係る駆動回路も、上記実施の形態と同様に、電源（電源電位Ｖｄｄ又はＶｓｓ）と出力端子ｏｕｔとの間に並列に接続された第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）を含むバッファ回路５３を備え、第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）は、同時にオンした後、第２トランジスタ（Ｔ７又はＴ８）が第１トランジスタ（Ｔ１又はＴ２）よりも早くオフするように、制御される。
【０１１４】
これにより、トランジェント時に第１トランジスタ（Ｔ１又はＴ２）及び第２トランジスタ（Ｔ７又はＴ８）が同時にオンし、バッファ回路５３としての電流駆動能力が大きくなるので、１つのトランジスタだけがオンする従来の駆動回路に比べ、トランジスタのオン時間の経過に起因する電流駆動能力の低下が抑制される。よって、トランジェント時の鈍りが抑制された鋭いエッジの波形をもつ信号が駆動回路から出力され、その信号が画素回路２０に供給された場合に、閾値補正動作期間が減少してしまうこと等に起因する表示画面のザラや点灯不良といった悪影響の発生が抑制される。
【０１１５】
また、本変形例に係るバッファ回路５３は、出力端子ｏｕｔから出力される電圧が変化する際に第２トランジスタ（Ｔ７又はＴ８）をオフに維持しておくための補助トランジスタＴ１３及びＴ１４を含む。
【０１１６】
これにより、出力端子ｏｕｔから出力される電圧が変化する際に第２トランジスタ（Ｔ７又はＴ８）のゲートがフローティングになることが回避されるので、第２トランジスタ（Ｔ７又はＴ８）の寄生容量に起因してオフになるべきタイミングでオンになってしまうような不具合の発生が抑制される。
【０１１７】
以上、本発明に係る駆動回路について、実施の形態及び変形例に基づいて説明したが、本発明は、これらの実施の形態及び変形例に限定されるものではない。本発明の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態及び変形例に施したものや、実施の形態及び変形例における一部の構成要素を組み合わせて構築される別の形態も、本発明の範囲内に含まれる。
【０１１８】
例えば、上記実施の形態では、駆動回路によって駆動される対象として、有機ＥＬパネル等の画素回路が例示されたが、これに限定されず、ＬＣＤ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ）等の他のタイプの画素回路、ＬＣＤ用のＬＥＤバックライト等であってもよい。
【０１１９】
また、上記実施の形態では、画素回路２０を構成する各画素は、２個のトランジスタと１個のコンデンサで構成されたが、このような回路に限定されない。３個以上のトランジスタで構成される回路、及び／又は、２個の以上のコンデンサで構成される回路であってもよい。
【０１２０】
また、上記実施の形態では、駆動回路として、電源電圧信号（Ｖｃｃ／Ｖｓｓ）を出力するドライブスキャン回路４０ａ、及び、選択信号Ｓｅｌを出力するライトスキャン回路４０ｂが例示されたが、駆動回路の種類は、このような回路に限定されない。画素回路２０に対して様々な制御信号又は電源電圧信号を出力する他の種類の駆動回路であってもよい。
【０１２１】
また、上記実施の形態では、駆動回路を構成するバッファ回路は、出力端子ｏｕｔと正側電源Ｖｄｄ及び負側電源Ｖｓｓの両方に、並列接続された第１トランジスタ及び第２トランジスタが設けられたが、出力端子ｏｕｔと正側電源Ｖｄｄ及び負側電源Ｖｓｓの一方だけに並列接続された第１トランジスタ及び第２トランジスタが設けられてもよい。これによって、駆動回路からの出力信号の立ち上がり及び立ち下がりの一方について、トランジェント時の鈍りが抑制される。
【０１２２】
また、上記実施の形態では、バッファ回路４２は、シフトレジスタを構成する転送回路４１からのパルス信号を入力として動作したが、このようなパルス信号に限られず、一般的な論理回路からなるパルス信号生成回路からのパルス信号を入力として動作してもよい。
【産業上の利用可能性】
【０１２３】
本発明は、トランジェント時の鈍りが少ない鋭いエッジの波形をもつ駆動信号を出力する駆動回路として、例えば、有機ＥＬ表示パネル等の画素回路を駆動する駆動回路として、利用できる。
【符号の説明】
【０１２４】
１０  表示パネル
２０  画素回路
２１ａ〜２１ｄ、２２ａ〜２２ｄ、２３ａ〜２３ｄ、２４ａ〜２４ｄ  画素
３０  水平セレクタ
４０  駆動回路
４０ａ  ドライブスキャン（Ｄｒｉｖｅ  Ｓｃａｎ）回路
４０ｂ  ライトスキャン（Ｗｒｉｔｅ  Ｓｃａｎ）回路
４１、４１ａ〜４１ｄ  転送回路
４２、４２ａ〜４２ｄ、５２、５３  バッファ回路
４３  オン電位出力保持部
４４  オン電位出力部
４５  オフ電位出力保持部
４６  オフ電位出力部
Ｔ１〜Ｔ１４、Ｔ２１、Ｔ２２  トランジスタ
Ｃ１〜Ｃ４、Ｃ２１  コンデンサ
Ｄ２１  発光素子
ｏｕｔ  出力端子
ｓｐ  スタートパルス信号
ｃｋ  クロック信号
Ｖｓｉｇ／Ｖｏｆｓ  入力信号
Ｖｃｃ／Ｖｓｓ  電源電圧信号
Ｓｅｌ  選択信号
Ｖｄｄ、Ｖｄｄ２、Ｖｄｄ３  電源電位（正側電源）
Ｖｓｓ  基準電位（負側電源）
ｓｔ、ｓｔ２、ｅｄ、ｅｄ２  パルス信号
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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