(57)【要約】【課題】パルス信号のパルス幅を可変としたパルス生成回路において、従来よりも回路規模を小さくする。【解決手段】パルス生成回路を構成する可変遅延回路は、直列接続された複数のＮチャネル型の第１のトランジスタ、及び少なくとも１つのＰチャネル型の第２のトランジスタを含む第１の信号伝送回路と、第１のトランジスタのいずれかに並列に接続され、選択的にオン状態とされる複数のＮチャネル型の第３のトランジスタを含む第１の遅延時間選択回路と、直列接続された複数のＰチャネル型の第４のトランジスタ、及び少なくとも１つのＮチャネル型の第５のトランジスタを含む第２の信号伝送回路と、第４のトランジスタのいずれかに並列に接続され、選択的にオン状態とされる複数のＰチャネル型の第６のトランジスタを含む第２の遅延時間選択回路を備える。【選択図】図３
2018195909.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を遅延させた遅延信号を出力し、前記遅延信号における遅延時間を可変させる可変遅延回路と、前記遅延時間に応じたパルス幅のパルス信号を出力する出力回路と、を含むパルス生成回路であって、
前記可変遅延回路は、
直列接続された複数の第１の導電型の第１のトランジスタと、第２の導電型の第２のトランジスタとを含み、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとが接続された第１の信号伝送回路と、
前記第１のトランジスタのいずれかに並列に接続され、前記遅延時間を選択する選択信号に応じて選択的にオン状態とされる複数の第１の導電型の第３のトランジスタを含む第１の遅延時間選択回路と、
直列接続された複数の第２の導電型の第４のトランジスタと、第１の導電型の第５のトランジスタとを含み、前記第４のトランジスタのゲートと前記第５のトランジスタのゲートとが接続され、前記第１の信号伝送回路に接続された第２の信号伝送回路と、
前記第４のトランジスタのいずれかに並列に接続され、前記選択信号に応じて選択的にオン状態とされる複数の第２の導電型の第６のトランジスタを含む第２の遅延時間選択回路と、
を有するパルス生成回路。
【請求項２】
前記第２のトランジスタの数は、前記第１のトランジスタの数よりも少なく、前記第５のトランジスタの数は、前記第４のトランジスタの数よりも少ない
請求項１に記載のパルス生成回路。
【請求項３】
前記選択信号は、複数のビットからなり、
前記複数の第３のトランジスタと前記複数の第６のトランジスタとは、それぞれ、前記選択信号の各ビットに対応する複数のグループのいずれかに属し、
前記複数の第３のトランジスタの各々のゲートに、前記選択信号の対応するビットの論理反転値が入力され、
前記複数の第６のトランジスタの各々のゲートに、前記選択信号の対応するビットの値が入力される
請求項１または請求項２に記載のパルス生成回路。
【請求項４】
前記可変遅延回路は、前記第１の信号伝送回路と、前記第１の遅延時間選択回路と、前記第２の信号伝送回路と、前記第２の遅延時間選択回路とを含む複数の遅延バッファが縦列接続されている
請求項１から請求項３のいずれか１項に記載のパルス生成回路。
【請求項５】
入力信号を遅延させた遅延信号を出力し、前記遅延信号における遅延時間を可変させる可変遅延回路及び前記遅延時間に応じたパルス幅のパルス信号を出力する出力回路を含むパルス生成回路と、前記パルス信号のパルス幅に相当する期間がデータ取り込み期間とされ、取り込んだデータを保持するラッチ回路と、を含む記憶回路であって、
前記可変遅延回路は、
直列接続された複数の第１の導電型の第１のトランジスタと、第２の導電型の第２のトランジスタを含み、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとが接続された第１の信号伝送回路と、
前記第１のトランジスタのいずれかに並列に接続され、前記遅延時間を選択する選択信号に応じて選択的にオン状態とされる複数の第１の導電型の第３のトランジスタを含む第１の遅延時間選択回路と、
直列接続された複数の第２の導電型の第４のトランジスタと、第１の導電型の第５のトランジスタとを含み、前記第４のトランジスタのゲートと前記第５のトランジスタのゲートとが接続され、前記第１の信号伝送回路に接続された第２の信号伝送回路と、
前記第４のトランジスタのいずれかに並列に接続され、前記選択信号に応じて選択的にオン状態とされる複数の第２の導電型の第６のトランジスタを含む第２の遅延時間選択回路と、
を有する記憶回路。
【請求項６】
入力信号を遅延させた遅延信号を出力し、前記遅延信号における遅延時間を可変させる可変遅延回路及び前記遅延時間に応じたパルス幅のパルス信号を出力する出力回路を含むパルス生成回路と、前記パルス信号のパルス幅に相当する期間が各々のデータ取り込み期間とされ、取り込んだデータを各々保持する第１のラッチ回路及び第２のラッチ回路と、前記第１のラッチ回路に保持されたデータを用いて論理演算を行い、演算結果を前記第２のラッチ回路に供給するロジック回路と、を含む演算回路であって、
前記可変遅延回路は、
直列接続された複数の第１の導電型の第１のトランジスタと、第２の導電型の第２のトランジスタとを含み、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとが接続された第１の信号伝送回路と、
前記第１のトランジスタのいずれかに並列に接続され、前記遅延時間を選択する選択信号に応じて選択的にオン状態とされる複数の第１の導電型の第３のトランジスタを含む第１の遅延時間選択回路と、
直列接続された複数の第２の導電型の第４のトランジスタと、第１の導電型の第５のトランジスタとを含み、前記第４のトランジスタのゲートと前記第５のトランジスタのゲートとが接続され、前記第１の信号伝送回路に接続された第２の信号伝送回路と、
前記第４のトランジスタのいずれかに並列に接続され、前記選択信号に応じて選択的にオン状態とされる複数の第２の導電型の第６のトランジスタを含む第２の遅延時間選択回路と、
を有する演算回路。
【請求項７】
入力信号を遅延させた遅延信号を出力し、前記遅延信号における遅延時間を可変させる可変遅延回路と、前記遅延時間に応じたパルス幅のパルス信号を出力する出力回路と、を含むパルス生成回路における前記パルス信号のパルス幅の制御方法であって、
前記可変遅延回路を、直列接続された第１の導電型のトランジスタと、第２の導電型のトランジスタとを含む第１の信号伝送回路と、直列接続された第１の導電型のトランジスタと、第２の導電型のトランジスタを含み、前記第１の信号伝送回路に接続された第２の信号伝送回路と、を含む遅延バッファによって構成し、
前記第１の信号伝送回路及び前記第２の信号伝送回路の各々を構成するトランジスタのうち、前記パルス信号のパルス幅に影響する側のエッジが形成される場合にオン状態となる一方の導電型のトランジスタに対して、複数の遅延時間選択用のトランジスタを並列接続し、前記複数の遅延時間選択用のトランジスタを、前記遅延時間を選択する選択信号によって選択的にオン状態とする
制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、パルス生成回路、記憶回路、演算回路及びパルス幅の制御方法に関する。
【背景技術】
【０００２】
入力信号を遅延させた遅延信号における遅延時間を可変とする技術として以下の技術が知られている。
【０００３】
例えば、特許文献１には、入力信号から順次それぞれ異なる遅延を有する複数の遅延信号を生成する遅延発生回路と、複数の遅延信号から一つの遅延信号を選択制御信号により選択して出力ノードに出力するセレクタ回路と、を含む可変遅延回路が記載されている。
【０００４】
特許文献２には、入力信号に基づいてプルアップ動作を行うプルアップ回路と、入力信号に基づいてプルダウン動作を行い、かつ、選択信号により遅延時間を可変できるプルダウン回路を接続して構成されていることを特徴とする可変遅延回路が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１６３５８４号公報
【特許文献２】特開平５−１０２８０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
パルス生成回路の一種であるチョッパー回路とラッチ回路とを組み合わせて構成される記憶回路は、例えばＣＰＵ（Central Processing Unit）等の演算回路に用いられている。例えば、サーバー向けの最新のＣＰＵであれば、１００万個以上のチョッパー回路が１つのＣＰＵに使用される場合がある。このため、ＣＰＵ全体における、チョッパー回路の面積及び消費電力の占める割合は大きい。
【０００７】
チョッパー回路は、クロック信号及びクロック信号を遅延させた遅延信号に基づいて、遅延信号の遅延時間に応じたパルス幅のパルス信号を出力する。チョッパー回路と、ラッチ回路とを組み合わせた記憶回路では、チョッパー回路から出力されるパルス信号のパルス幅が、ラッチ回路におけるデータ取り込み期間となる。
【０００８】
データ取り込み期間が不足すればラッチ回路においてデータの取り込みができなくなる場合がある。一方、データ取り込み期間が過大となると、ラッチ回路が次ステージにおいて取り込むべきデータを、現ステージにおいて取り込んでしまうレーシングエラーを引き起こす場合がある。このように、チョッパー回路から出力されるパルス信号のパルス幅によって定まるデータ取り込み期間には適正範囲が存在する。このため、設計時のタイミングエラー、製造後のプロセスばらつきによる動作不良の救済、処理速度の高速化等の目的でパルス信号のパルス幅を可変としたチョッパー回路が用いられる場合がある。また、パルス幅の調整段数の増加及びパルス幅の調整範囲の拡張のニーズがある。
【０００９】
パルス信号のパルス幅を可変としたチョッパー回路では、遅延信号の遅延時間を可変とした可変遅延回路が用いられる。例えば、遅延時間を２ｎ段階で調整可能な可変遅延回路は、以下のように構成することができる。２ｎ個の遅延バッファを縦列接続して遅延時間が互いに異なる２ｎ個の遅延信号を生成し、これらの遅延信号をセレクタに入力する。ｎビットの選択信号Ｓ＜ｎ：１＞をデコーダによって２ｎビットの選択信号ＳＥＬ＜２ｎ：１＞に変換し、これをセレクタに入力することによって、セレクタにおいて２ｎ個の遅延信号のうちのいずれか１つを選択する。
【００１０】
しかしながら、上記の構成の可変遅延回路では、遅延時間の調整機能を有さない遅延回路に対してデコーダ及びセレクタが追加され、更に遅延時間を２ｎ段階で調整するためには２ｎ個もの遅延バッファが必要となる。チョッパー回路全体における、遅延バッファ、デコーダ及びセレクタの面積及び消費電力の占める割合は大きく、遅延時間の調整段数の増加及び調整範囲の拡張に伴い、使用するトランジスタの数が飛躍的に増加する。また、遅延時間の調整範囲を拡張すると、デコーダとセレクタとの間の配線及び、遅延バッファとセレクタとの間の配線の数が指数関数的に増加し、上位階層での配線チャネル数の減少及び面積増を引き起こす。
【００１１】
開示の技術は、１つの側面として、パルス信号のパルス幅を可変としたパルス生成回路において、従来よりも回路規模を小さくすることを目的とする。
【課題を解決するための手段】
【００１２】
開示の技術に係るパルス生成回路は、入力信号を遅延させた遅延信号を出力し、前記遅延信号における遅延時間を可変させる可変遅延回路と、前記遅延時間に応じたパルス幅のパルス信号を出力する出力回路と、を含む。前記可変遅延回路は、第１の信号伝送回路、第１の遅延時間選択回路、第２の信号伝送回路及び第２の遅延時間選択回路を含む。前記第１の信号伝送回路は、直列接続された複数の第１の導電型の第１のトランジスタと、第２の導電型の第２のトランジスタとを含む。前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとが接続されている。前記第１の遅延時間選択回路は、前記第１のトランジスタのいずれかに並列に接続され、前記遅延時間を選択する選択信号に応じて選択的にオン状態とされる複数の第１の導電型の第３のトランジスタを含む。前記第２の信号伝送回路は、前記第１の信号伝送回路に接続されており、直列接続された複数の第２の導電型の第４のトランジスタと、第１の導電型の第５のトランジスタとを含む。前記第４のトランジスタのゲートと前記第５のトランジスタのゲートとが接続されている。前記第２の遅延時間選択回路は、前記第４のトランジスタのいずれかに並列に接続され、前記選択信号に応じて選択的にオン状態とされる複数の第２の導電型の第６のトランジスタを含む。
【発明の効果】
【００１３】
開示の技術は、１つの側面として、パルス信号のパルス幅を可変としたパルス生成回路において、従来よりも回路規模を小さくすることができる、という効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】開示の技術の実施形態に係るチョッパー回路の構成を示す回路ブロック図である。
【図２】開示の技術の実施形態に係るチョッパー回路の動作を示すタイミングチャートである。
【図３】開示の技術の実施形態に係る遅延バッファの構成を示す回路図である。
【図４】開示の技術の実施形態に係る反転選択信号及び選択信号と、遅延バッファにおける遅延時間との関係を示す表である。
【図５】開示の技術の実施形態に係る遅延バッファの構成を示す回路図である。
【図６】開示の技術の実施形態に係る遅延バッファに入力される選択信号及び反転選択信号と、遅延バッファにおける遅延時間との関係を示す表である。
【図７】開示の技術の実施形態に係るチョッパー回路の出力信号におけるパルス幅調整の態様を示す図である。
【図８】開示の技術の実施形態に係る遅延バッファの構成を示す回路図である。
【図９】開示の技術の実施形態に係る遅延バッファに入力される選択信号及び反転選択信号と、遅延バッファにおける遅延時間との関係を示す表である。
【図１０】開示の技術の実施形態に係るチョッパー回路の出力信号におけるパルス幅調整の態様を示す図である。
【図１１】第１の比較例に係るチョッパー回路の構成を示す回路ブロック図である。
【図１２】第１の比較例に係る遅延バッファの構成を示す回路図である。
【図１３】第１の比較例に係るチョッパー回路の動作を示すタイミングチャートである。
【図１４】トランジスタを削減した第１の比較例に係るチョッパー回路の構成を示す回路図である。
【図１５】第２の比較例に係るチョッパー回路の構成を示す回路ブロック図である。
【図１６】第２の比較例に係るデコーダの構成の一例を示す回路図である。
【図１７】第２の比較例に係るセレクタの構成の一例を示す回路図である。
【図１８】開示の技術の実施形態に係る遅延バッファの構成を示す回路図である。
【図１９】開示の技術の実施形態に係る記憶回路の構成を示す回路ブロック図である。
【図２０】開示の技術の実施形態に係る演算回路の構成を示す回路ブロック図である。
【図２１】開示の技術の実施形態に係る演算回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
【００１６】
図１は、開示の技術の実施形態に係るパルス生成回路の一例であるチョッパー回路１０の構成を示す回路ブロック図である。チョッパー回路１０は可変遅延回路１１、出力回路１２及びインバータ１３を含んで構成されている。チョッパー回路１０は、入力端子Ｔ１に入力される入力信号Ｓｉｎと、可変遅延回路１１から出力される遅延信号Ｓｄとに基づいて、遅延信号Ｓｄの入力信号Ｓｉｎに対する遅延時間に応じたパルス幅の出力信号（パルス信号）Ｓｏｕｔを生成する回路である。なお、入力信号Ｓｉｎは、周期が一定であるクロック信号であってもよい。
【００１７】
可変遅延回路１１は、入力端子Ｔ１に入力される入力信号Ｓｉｎを遅延させた遅延信号Ｓｄを出力する回路であり、縦列接続された複数の遅延バッファ２０を含んで構成されている。初段の遅延バッファ２０は、入力端子Ｔ１に入力される入力信号Ｓｉｎを遅延させた信号を次段の遅延バッファ２０に供給する。初段及び最終段の遅延バッファ２０以外の各遅延バッファ２０は、前段の遅延バッファから供給される信号を遅延させた信号を、次段の遅延バッファ２０に供給する。最終段の遅延バッファ２０は、前段の遅延バッファ２０から供給される信号を遅延させた信号を、インバータ１３を介して出力回路１２に供給する。可変遅延回路１１を構成する遅延バッファ２０の段数が増加する程、遅延信号Ｓｄにおける遅延時間を長くすることができ、その結果、出力信号Ｓｏｕｔのパルス幅を大きくすることができる。遅延バッファ２０の段数は、適宜増減することが可能であり、例えば１段の遅延バッファ２０で、可変遅延回路１１を構成してもよい。
【００１８】
遅延バッファ２０の各々によって付与される遅延時間は、入力端子Ｔ２に入力されるｎビットの選択信号Ｓ＜ｎ：１＞によって調整可能となっている。具体的には、選択信号Ｓ＜ｎ：１＞及びインバータ１４によって論理反転された反転選択信号ＸＳ＜ｎ：１＞が、遅延バッファ２０の各々に供給される。遅延バッファ２０の各々は、選択信号Ｓ＜ｎ：１＞及び反転選択信号ＸＳ＜ｎ：１＞に基づいて選択した遅延時間にて、入力された信号を遅延させる。インバータ１３は、可変遅延回路１１の最終段の遅延バッファ２０から出力される遅延信号Ｓｄを論理反転した反転遅延信号ＸＳｄを出力する。
【００１９】
出力回路１２は、ＮＡＮＤ回路によって構成されており、入力信号Ｓｉｎ及び反転遅延信号ＸＳｄの否定論理積を演算し、演算結果をチョッパー回路１０の出力信号Ｓｏｕｔとして出力する。出力信号Ｓｏｕｔは、出力端子Ｔ３を介して外部回路（図示せず）に供給される。
【００２０】
図２は、チョッパー回路１０の動作を示すタイミングチャートである。可変遅延回路１１は、入力信号Ｓｉｎに対して、遅延時間Ｔｄだけ遅延した遅延信号Ｓｄを出力する。遅延時間Ｔｄは、入力端子Ｔ２に入力される選択信号Ｓ＜ｎ：１＞によって調整することが可能である。入力信号Ｓｉｎ及び、遅延信号Ｓｄを論理反転させた反転遅延信号ＸＳｄは、出力回路１２に入力される。出力回路１２は、入力信号Ｓｉｎ及び反転遅延信号ＸＳｄの否定論理積をチョッパー回路１０の出力信号Ｓｏｕｔとして出力する。出力信号Ｓｏｕｔのパルス幅Ｐｗは、可変遅延回路１１における遅延時間Ｔｄと略一致する。チョッパー回路１０によれば、入力信号Ｓｉｎに同期し且つ入力信号Ｓｉｎのパルス幅よりも小さいパルス幅Ｐｗのパルス信号を生成することができる。
【００２１】
図３は、可変遅延回路１１を構成する遅延バッファ２０の構成の一例を示す回路図である。なお、可変遅延回路１１を構成する複数の遅延バッファ２０の構成は、互いに同じである。遅延バッファ２０は、第１の信号伝送回路２１、第１の遅延時間選択回路２２、第２の信号伝送回路２３及び第２の遅延時間選択回路２４を含んで構成されている。
【００２２】
第１の信号伝送回路２１は、２つのＮチャネル型のトランジスタＮ１１、Ｎ１２と、１つのＰチャネル型のトランジスタＰ１１と、を含んで構成されている。トランジスタＮ１１、Ｎ１２は、Ｎチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor-Field-Efect-Transistor）であってもよく、トランジスタＰ１１は、Ｐチャネル型のＭＯＳＦＥＴであってもよい。これらのトランジスタＮ１１、Ｎ１２、Ｐ１１は、直列接続されている。すなわち、トランジスタＰ１１は、ソースが電源ラインＶＤＤに接続され、ドレインがトランジスタＮ１１のドレインに接続されている。トランジスタＮ１１のソースは、トランジスタＮ１２のドレインに接続されている。トランジスタＮ１２のソースは、電源ラインＶＳＳに接続されている。トランジスタＮ１１、Ｎ１２、Ｐ１１のゲートは、相互に接続されており、遅延バッファ２０の入力端とされている。第１の信号伝送回路２１は、相互に接続されたトランジスタＮ１１、Ｎ１２、Ｐ１１のゲートに入力される信号の論理レベルを反転させた信号を、トランジスタＰ１１とＮ１１との接続点から出力するインバータとして機能する。
【００２３】
第１の遅延時間選択回路２２は、第１の信号伝送回路２１のトランジスタＮ１１に並列接続された複数のＮチャネル型のトランジスタＮｄを含んで構成されている。トランジスタＮｄは、Ｎチャネル型のＭＯＳＦＥＴであってもよい。複数のトランジスタＮｄの各々のドレイン及びソースは、それぞれ、第１の信号伝送回路２１のトランジスタＮ１１のドレイン及びソースに接続されている。複数のトランジスタＮｄは、可変遅延回路１１における遅延時間を選択するためのｎビットの選択信号Ｓ＜ｎ：１＞に応じて選択的にオン状態とされる。より具体的には、複数のトランジスタＮｄは、ｎビットの選択信号Ｓ＜ｎ：１＞の各ビットに対応する複数の群に群分けされている。同一の群に属するトランジスタＮｄは、ゲートが相互に接続されており、反転選択信号ＸＳ＜ｎ：１＞の対応するビットの値がゲートに入力される。例えば、第１の群ＧＮ１は、反転選択信号ＸＳ＜ｎ：１＞の第１ビットＸＳ＜１＞の値がゲートに入力される１個のＮチャネル型のトランジスタＮｄで構成されている。第２の群ＧＮ２は、反転選択信号ＸＳ＜ｎ：１＞の第２ビットＸＳ＜２＞の値がゲートに入力される２個のＮチャネル型のトランジスタＮｄで構成されている。第ｎの群ＧＮｎは、反転選択信号ＸＳ＜ｎ：１＞の第ｎビットＸＳ＜ｎ＞の値がゲートに入力される２ｎ−１個のＮチャネル型のトランジスタＮｄで構成されている。第１の遅延時間選択回路２２は、第１の信号伝送回路２１を通過する信号に遅延時間を付与する役割を担う。
【００２４】
第２の信号伝送回路２３は、２つのＰチャネル型のトランジスタＰ２１、Ｐ２２と、１つのＮチャネル型のトランジスタＮ２１と、を含んで構成されている。トランジスタＰ２１、Ｐ２２は、Ｐチャネル型のＭＯＳＦＥＴであってもよく、トランジスタＮ１１は、Ｎチャネル型のＭＯＳＦＥＴであってもよい。これらのトランジスタＰ２１、Ｐ２２、Ｎ２１は、直列接続されている。すなわち、トランジスタＰ２１は、ソースが電源ラインＶＤＤに接続され、ドレインがトランジスタＰ２２のソースに接続されている。トランジスタＰ２２のドレインは、トランジスタＮ２１のドレインに接続されている。トランジスタＮ２１のソースは、電源ラインＶＳＳに接続されている。トランジスタＰ２１、Ｐ２２、Ｎ２１のゲートは、相互に接続されており、第１の信号伝送回路２１の出力端（Ｐチャネル型のトランジスタ１１とＮチャネル型のトランジスタ１１との接続点）に接続されている。トランジスタＰ２２とトランジスタＮ２１との接続点は、遅延バッファ２０の出力端とされている。第２の信号伝送回路２３は、相互に接続されたトランジスタＰ２１、Ｐ２２、Ｎ２１のゲートに入力される信号の論理レベルを反転させた信号を、トランジスタＰ２２とＮ２１との接続点から出力するインバータとして機能する。
【００２５】
第２の遅延時間選択回路２４は、第２の信号伝送回路２３のトランジスタＰ２２に並列接続された複数のＰチャネル型のトランジスタＰｄを含んで構成されている。トランジスタＰｄは、Ｐチャネル型のＭＯＳＦＥＴであってもよい。複数のトランジスタＰｄの各々のドレイン及びソースは、それぞれ、第２の信号伝送回路２３のトランジスタＰ２２のドレイン及びソースに接続されている。複数のトランジスタＰｄは、可変遅延回路１１における遅延時間を選択するためのｎビットの選択信号Ｓ＜ｎ：１＞に応じて選択的にオン状態とされる。より具体的には、第２の遅延時間選択回路２４を構成する複数のトランジスタＰｄは、ｎビットの選択信号Ｓ＜ｎ：１＞の各ビットに対応する複数の群に群分けされている。同一の群に属するトランジスタＰｄは、ゲートが相互に接続されており、選択信号Ｓ＜ｎ：１＞の対応するビットの値がゲートに入力される。例えば、第１の群ＧＰ１は、選択信号Ｓ＜ｎ：１＞の第１ビットＳ＜１＞の値がゲートに入力される１個のＰチャネル型のトランジスタＰｄで構成されている。第２の群ＧＰ２は、選択信号Ｓ＜ｎ：１＞の第２ビットＳ＜２＞の値がゲートに入力される２個のＰチャネル型のトランジスタＰｄで構成されている。第ｎの群ＧＰｎは、選択信号Ｓ＜ｎ：１＞の第ｎビットＳ＜ｎ＞の値がゲートに入力される２ｎ−１個のＰチャネル型のトランジスタＰｄで構成されている。第２の遅延時間選択回路２４は、第２の信号伝送回路２３を通過する信号に遅延時間を付与する役割を担う。
【００２６】
図４は、第１の遅延時間選択回路２２に入力される反転選択信号ＸＳ＜ｎ：１＞及び第２の遅延時間選択回路２４に入力される選択信号Ｓ＜ｎ：１＞と、遅延バッファ２０における遅延時間との関係を示した表である。
【００２７】
第１の遅延時間選択回路２２を構成するＮチャネル型のトランジスタＮｄの各々は、ゲートに入力される反転選択信号ＸＳ＜ｎ：１＞の対応するビットの値が“１”の場合にオン状態となり、“０”の場合にオフ状態となる。従って、第１の遅延時間選択回路２２を構成するトランジスタＮｄのうち、オン状態となるトランジスタの数を、ｎビットの反転選択信号ＸＳ＜ｎ：１＞によって０個から２ｎ−１個までの範囲で変更することが可能である。第１の遅延時間選択回路２２において、オン状態となるトランジスタＮｄの数が少なくなる程、第１の信号伝送回路２１を通過する信号の遅延時間が長くなり、その結果、遅延バッファ２０における遅延時間が長くなる。
【００２８】
第２の遅延時間選択回路２４を構成するＰチャネル型のトランジスタＰｄの各々は、ゲートに入力される選択信号Ｓ＜ｎ：１＞の対応するビットの値が“０”の場合にオン状態となり、“１”の場合にオフ状態となる。従って、第２の遅延時間選択回路２４を構成するトランジスタＰｄのうち、オン状態となるトランジスタの数を、ｎビットの選択信号Ｓ＜ｎ：１＞によって０個から２ｎ−１個までの範囲で変更することが可能である。第２の遅延時間選択回路２４において、オン状態となるトランジスタＰｄの数が少なくなる程、第２の信号伝送回路２３を通過する信号の遅延時間が長くなり、その結果、遅延バッファ２０における遅延時間が長くなる。
【００２９】
本実施形態に係る遅延バッファ２０によれば、ｎビットの選択信号Ｓ＜ｎ：１＞によって、遅延時間を２ｎ段階で調整することが可能である。
【００３０】
図５は、２ビットの選択信号Ｓ＜２：１＞によって遅延時間を４段階で調整可能とした開示の技術の実施形態に係る遅延バッファ２０Ａの構成を示す回路図である。図６は、遅延バッファ２０Ａに入力される２ビットの選択信号Ｓ＜２：１＞及び反転選択信号ＸＳ＜２：１＞と、遅延バッファ２０Ａにおける遅延時間との関係を示す表である。図７は、遅延バッファ２０Ａを、図１に示すチョッパー回路１０に組み込んだ場合の、チョッパー回路１０の出力信号Ｓｏｕｔにおけるパルス幅調整の態様を示す図である。
【００３１】
遅延バッファ２０Ａにおいて、第１の遅延時間選択回路２２は、反転選択信号ＸＳ＜２：１＞の第１ビットＸＳ＜１＞の値がゲートに入力される１つのＮチャネル型のトランジスタＮｄを備える。また、第１の遅延時間選択回路２２は、反転選択信号ＸＳ＜２：１＞の第２ビットＸＳ＜２＞の値がゲートに入力される２つのＮチャネル型のトランジスタＮｄを備える。遅延バッファ２０Ａにおいて、第２の遅延時間選択回路２４は、選択信号Ｓ＜２：１＞の第１ビットＳ＜１＞の値がゲートに入力される１つのＰチャネル型のトランジスタＰｄを備える。また、第２の遅延時間選択回路２４は、選択信号Ｓ＜２：１＞の第２ビットＳ＜２＞の値がゲートに入力される２つのＰチャネル型のトランジスタＰｄを備える。
【００３２】
遅延バッファ２０Ａによれば、図６に示すように、２ビットの選択信号Ｓ＜２：１＞によって、遅延時間を４段階で制御することが可能である。例えば、Ｓ＜２：１＞＝００であり且つＸＳ＜２：１＞＝１１の場合、第１の遅延時間選択回路２２を構成するトランジスタＮｄ及び第２の遅延時間選択回路２４を構成するトランジスタＰｄの全てがオン状態となり、遅延時間は最短となる。一方、Ｓ＜２：１＞＝１１であり且つＸＳ＜２：１＞＝００の場合、第１の遅延時間選択回路２２を構成するトランジスタＮｄ及び第２の遅延時間選択回路２４を構成するトランジスタＰｄの全てがオフ状態となり、遅延時間は最長となる。遅延バッファ２０Ａを、チョッパー回路１０に組み込むことで、図７に示すように、チョッパー回路１０の出力信号Ｓｏｕｔのパルス幅を４段階で調整することが可能となる。
【００３３】
図８は、３ビットの選択信号Ｓ＜３：１＞によって遅延時間を８段階で調整可能とした開示の技術の実施形態に係る遅延バッファ２０Ｂの構成を示す回路図である。図９は、遅延バッファ２０Ｂに入力される３ビットの選択信号Ｓ＜３：１＞及び反転選択信号ＸＳ＜３：１＞と、遅延バッファ２０Ｂにおける遅延時間との関係を示す表である。図１０は、遅延バッファ２０Ｂを、図１に示すチョッパー回路１０に組み込んだ場合の、チョッパー回路１０の出力信号Ｓｏｕｔにおけるパルス幅調整の態様を示す図である。
【００３４】
遅延バッファ２０Ｂにおいて、第１の遅延時間選択回路２２は、反転選択信号ＸＳ＜３：１＞の第１ビットＸＳ＜１＞の値がゲートに入力される１つのＮチャネル型のトランジスタＮｄを備える。また、第１の遅延時間選択回路２２は、反転選択信号ＸＳ＜３：１＞の第２ビットＸＳ＜２＞の値がゲートに入力される２つのＮチャネル型のトランジスタＮｄを備える。また、第１の遅延時間選択回路２２は、反転選択信号ＸＳ＜３：１＞の第３ビットＸＳ＜３＞の値がゲートに入力される４つのＮチャネル型のトランジスタＮｄを備える。遅延バッファ２０Ｂにおいて、第２の遅延時間選択回路２４は、選択信号Ｓ＜３：１＞の第１ビットＳ＜１＞の値がゲートに入力される１つのＰチャネル型のトランジスタＰｄを備える。また、第２の遅延時間選択回路２４は、選択信号Ｓ＜３：１＞の第２ビットＳ＜２＞の値がゲートに入力される２つのＰチャネル型のトランジスタＰｄを備える。また、第２の遅延時間選択回路２４は、選択信号Ｓ＜３：１＞の第３ビットＳ＜３＞の値がゲートに入力される４つのＰチャネル型のトランジスタＰｄを備える。
【００３５】
遅延バッファ２０Ｂによれば、図９に示すように、３ビットの選択信号Ｓ＜３：１＞によって、遅延時間を８段階で制御することが可能である。例えば、Ｓ＜３：１＞＝０００であり且つＸＳ＜３：１＞＝１１１の場合、第１の遅延時間選択回路２２を構成するトランジスタＮｄ及び第２の遅延時間選択回路２４を構成するトランジスタＰｄの全てがオン状態となり、遅延時間は最短となる。一方、Ｓ＜３：１＞＝１１１であり且つＸＳ＜３：１＞＝０００の場合、第１の遅延時間選択回路２２を構成するトランジスタＮｄ及び第２の遅延時間選択回路２４を構成するトランジスタＰｄの全てがオフ状態となり、遅延時間は最長となる。遅延バッファ２０Ｂを、チョッパー回路１０に組み込むことで、図１０に示すように、チョッパー回路１０の出力信号Ｓｏｕｔのパルス幅を８段階で調整することが可能となる。
【００３６】
ここで、図１１は、第１の比較例に係るチョッパー回路１０Ｘの構成を示す回路ブロック図である。第１の比較例に係るチョッパー回路１０Ｘは、縦列接続された複数の遅延バッファ２０Ｘを有する遅延回路１１Ｘを含んで構成されている。第１の比較例に係る遅延バッファ２０Ｘは、上記した開示の技術の実施形態に係る遅延バッファ２０と異なり、遅延時間の調整機能を有していない。
【００３７】
図１２は、第１の比較例に係る遅延バッファ２０Ｘの構成を示す回路図である。遅延バッファ２０Ｘは、第１の信号伝送回路２１Ｘ及び第２の信号伝送回路２３Ｘを含んで構成されている。
【００３８】
第１の信号伝送回路２１Ｘは、直列接続された３つのＮチャネル型のトランジスタＮ１１、Ｎ１２、Ｎ１３及び３つのＰチャネル型のトランジスタＰ１１、Ｐ１２、Ｐ１３を含んで構成されている。すなわち、第１の信号伝送回路２１Ｘにおいて、直列接続されるＮチャネル型のトランジスタの数と、Ｐチャネル型のトランジスタの数は同じである。トランジスタＰ１１、Ｐ１２、Ｐ１３、Ｎ１１、Ｎ１２、Ｎ１３のゲートは、相互に接続され、遅延バッファ２０Ｘの入力端とされている。第１の信号伝送回路２１Ｘは、相互に接続されたトランジスタＰ１１、Ｐ１２、Ｐ１３、Ｎ１１、Ｎ１２、Ｎ１３のゲートに入力される信号の論理レベルを反転させた信号を、トランジスタＰ１３とＮ１１との接続点から出力するインバータとして機能する。
【００３９】
第２の信号伝送回路２３Ｘは、第１の信号伝送回路２１Ｘと同一の構成を有する。すなわち第２の信号伝送回路２３Ｘは、直列接続された３つのＮチャネル型のトランジスタＮ２１、Ｎ２２、Ｎ２３及び３つのＰチャネル型のトランジスタＰ２１、Ｐ２２、Ｐ２３を含んで構成されている。第２の信号伝送回路２３Ｘにおいて、直列接続されるＮチャネル型のトランジスタの数と、Ｐチャネル型のトランジスタの数は、同じである。トランジスタＰ２１、Ｐ２２、Ｐ２３、Ｎ２１、Ｎ２２、Ｎ２３のゲートは、相互に接続され、第１の信号伝送回路２１Ｘの出力端（トランジスタＰ１３とＮ１１との接続点）に接続されている。トランジスタＰ２３とＮ２１との接続点は、遅延バッファ２０Ｘの出力端とされている。第２の信号伝送回路２３Ｘは、相互に接続されたトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｎ２１、Ｎ２２、Ｎ２３のゲートに入力される信号の論理レベルを反転させた信号を、トランジスタＰ２３とＮ２１との接続点から出力するインバータとして機能する。
【００４０】
図１３は、第１の比較例に係るチョッパー回路１０Ｘの動作を示すタイミングチャートである。図１３に示す信号Ｓｉｎｘ、Ｓｄｘ、ＸＳｄｘ、Ｓｏｕｔｘは、図２に示すタイミングチャートにおける信号Ｓｉｎ、Ｓｄ、ＸＳｄ、Ｓｏｕｔに対応する。図１３に示すように、第１の比較例に係るチョッパー回路１０Ｘは、開示の技術の実施形態に係るチョッパー回路１０と同様に動作する。すなわち、チョッパー回路１０Ｘは、入力端子Ｔ１に入力される入力信号Ｓｉｎｘと遅延回路１１Ｘから出力される遅延信号Ｓｄｘとに基づいて、遅延信号Ｓｄｘの遅延時間Ｔｄに応じたパルス幅Ｐｗのパルス信号を出力信号Ｓｏｕｔｘとして出力する。
【００４１】
チョッパー回路１０Ｘの出力信号Ｓｏｕｔｘのパルス幅Ｐｗは、遅延信号Ｓｄｘの立ち上がりエッジが生じるタイミングの影響を受ける一方、遅延信号Ｓｄｘの立ち下がりエッジが生じるタイミングの影響は受けない。すなわち、遅延バッファ２０Ｘを構成する複数のトランジスタのうち、遅延信号Ｓｄｘの立ち上がりエッジが形成される場合にオン状態となるトランジスタの各々は、チョッパー回路１０Ｘの出力信号Ｓｏｕｔｘのパルス幅Ｐｗに影響するトランジスタである。一方、遅延バッファ２０Ｘを構成する複数のトランジスタのうち、遅延信号Ｓｄｘの立ち下りエッジが形成される場合にオン状態となるトランジスタの各々は、チョッパー回路１０Ｘの出力信号Ｓｏｕｔｘのパルス幅Ｐｗに影響しないトランジスタである。遅延バッファ２０Ｘにおいて、第１の信号伝送回路２１Ｘを構成するＰチャネル型のトランジスタＰ１１、Ｐ１２、Ｐ１３は、チョッパー回路１０Ｘの出力信号Ｓｏｕｔｘのパルス幅Ｐｗに影響しないトランジスタである。また、遅延バッファ２０Ｘにおいて、第２の信号伝送回路２３Ｘを構成するＮチャネル型のトランジスタＮ２１、Ｎ２２、Ｎ２３は、チョッパー回路１０Ｘの出力信号Ｓｏｕｔｘのパルス幅Ｐｗに影響しないトランジスタである。
【００４２】
チョッパー回路１０Ｘの出力信号Ｓｏｕｔｘのパルス幅Ｐｗに影響しないトランジスタについては、それらのうちの一部を削減することが可能である。図１４には、第１の信号伝送回路２１Ｘにおいて、パルス幅Ｐｗに影響しないＰチャネル型のトランジスタを２つ削減し、第２の信号伝送回路２３Ｘにおいて、パルス幅Ｐｗに影響しないＮチャネル型のトランジスタを２つ削減した場合が例示されている。このように、チョッパー回路１０Ｘの出力信号Ｓｏｕｔｘのパルス幅Ｐｗに影響しないトランジスタを削減することで、チョッパー回路１０Ｘの動作に影響を与えることなく、チョッパー回路１０Ｘの回路規模を小さくすることができる。
【００４３】
開示の技術の実施形態に係る遅延バッファ２０においても、チョッパー回路１０の出力信号Ｓｏｕｔのパルス幅Ｐｗに影響しないトランジスタを削減することで、チョッパー回路１０の回路規模を小さくしている。具体的には、図３に示すように、第１の信号伝送回路２１において、パルス幅Ｐｗに影響するＮチャネル型のトランジスタ（Ｎ１１、Ｎ１２）の数を２つとし、パルス幅Ｐｗに影響しないＰチャネル型のトランジスタ（Ｐ１１）の数をＮチャネル型のトランジスタの数よりも少ない１つとしている。同様に、第２の信号伝送回路２３において、パルス幅Ｐｗに影響するＰチャネル型のトランジスタ（Ｐ２１、Ｐ２２）の数を２つとし、パルス幅Ｐｗに影響しないＮチャネル型のトランジスタ（Ｎ２１）の数をＰチャネル型のトランジスタの数よりも少ない１つとしている。
【００４４】
一方、開示の技術の実施形態に係る遅延バッファ２０においては、チョッパー回路１０の出力信号Ｓｏｕｔのパルス幅Ｐｗに影響するトランジスタに対して、遅延時間選択用の複数のトランジスタＮｄ、Ｐｄが並列接続されている。具体的には、図３に示すように、第１の信号伝送回路２１において、パルス幅Ｐｗに影響するＮチャネル型のトランジスタＮ１１に対して、遅延時間選択用の複数のＮチャネル型のトランジスタＮｄが並列接続されている。同様に、第２の信号伝送回路２３において、パルス幅Ｐｗに影響するＰチャネル型のトランジスＰ２２に対して、遅延時間選択用の複数のＰチャネル型のトランジスタＰｄが並列接続されている。
【００４５】
図１５は、第２の比較例に係るチョッパー回路１０Ｙの構成を示す回路ブロック図である。第２の比較例に係るチョッパー回路１０Ｙは、可変遅延回路１１Ｙの構成が、開示の技術の実施形態に係る可変遅延回路１１と異なる。第２の比較例に係る可変遅延回路１１Ｙは、縦列接続された２ｎ個の遅延バッファ２０Ｙ、セレクタ３０、デコーダ４０及びインバータ１４を含んで構成されている。
【００４６】
縦列接続された２ｎ個の遅延バッファ２０Ｙの各々から出力される遅延信号ＤＬＹ−１、ＤＬＹ−２、・・・、ＤＬＹ−２ｎ−１、ＤＬＹ−２ｎは、それぞれ、セレクタ３０に入力される。なお、遅延バッファ２０Ｙの構成は、図１２に示す遅延バッファ２０Ｘと同じである。
【００４７】
デコーダ４０は、外部から供給されるｎビットの選択信号Ｓ＜ｎ：１＞及びインバータ１４によって反転された反転選択信号ＸＳ＜ｎ：１＞をデコードすることによって、２ｎビットの選択信号ＳＥＬ＜２ｎ：１＞を生成する。
【００４８】
セレクタ３０は、デコーダ４０によって生成された２ｎビットの選択信号ＳＥＬ＜２ｎ：１＞に基づいて、２ｎ個の遅延バッファ２０Ｙの各々から出力される２ｎ個の遅延信号ＤＬＹ−１〜ＤＬＹ−２ｎいずれか１つを選択して出力する。
【００４９】
セレクタ３０によって選択された遅延信号は、インバータ１３を介して出力回路１２を構成するＮＡＮＤ回路の一方の入力端子に供給される。出力回路１２を構成するＮＡＮＤ回路の他方の入力端子には、入力信号Ｓｉｎが入力される。
【００５０】
図１６は、ｎビットの選択信号Ｓ＜ｎ：１＞及び反転選択信号ＸＳ＜ｎ：１＞を、２ｎビットの選択信号ＳＥＬ＜２ｎ：１＞に変換するデコーダ４０の構成の一例を示す回路図である。デコーダ４０は、各々がｎ個の入力端子を有する２ｎ個のＡＮＤ回路４１によって構成されている。２ｎ個のＡＮＤ回路４１は、２ｎビットの選択信号ＳＥＬ＜２ｎ：１＞の各ビットに対応している。
【００５１】
図１７は、セレクタ３０の構成の一例を示す回路図である。セレクタ３０は、遅延信号ＤＹＬ−１〜ＤＬＹ−２ｎ及び選択信号ＳＥＬ＜２ｎ：１＞の各ビットに対応して設けられた２ｎ個のＡＮＤ回路３１と、ＡＮＤ回路３１の各々の出力信号の論理和を出力するＯＲ回路３２とによって構成されている。
【００５２】
上記の構成の可変遅延回路１１Ｙでは、遅延時間の調整機能を有さない遅延回路（例えば、図１１に示す遅延回路１１Ｘ）に対してセレクタ３０及びデコーダ４０が追加され、更に遅延時間を２ｎ段階で調整するためには２ｎ個もの遅延バッファ２０Ｙが必要となる。チョッパー回路１０Ｙ全体における、遅延バッファ２０Ｙ、セレクタ３０及びデコーダ４０の面積及び消費電力の占める割合は大きく、遅延時間の調整段数の増加及び調整範囲の拡張に伴い、使用するトランジスタの数が飛躍的に増加する。また、遅延時間の調整範囲を拡張すると、セレクタ３０とデコーダ４０との間の配線及び、遅延バッファ２０Ｙとセレクタ３０との間の配線の数が指数関数的に増加する。
【００５３】
一方、開示の技術の実施形態に係る可変遅延回路１１によれば、ｎビットの選択信号Ｓ＜ｎ：１＞及び反転選択信号ＸＳ＜ｎ：１＞が直接入力される遅延バッファ２０によって遅延時間の調整を行うことができるので、セレクタ及びデコーダが不要である。セレクタ及びデコーダを不要とすることで、セレクタとデコーダとの間の配線及び、遅延バッファとセレクタとの間の配線が不要となり、上位階層の配線チャネルを増やすことができ、面積増を抑制することができる。
【００５４】
また、開示の技術の実施形態に係る可変遅延回路１１によれば、遅延時間を２ｎ段階で調整するために２ｎ個もの遅延バッファを必要としない。従って、遅延時間の調整段数の増加及び調整範囲の拡張に伴うトランジスタ数の増加を抑制することができる。また、上記のように、チョッパー回路１０の出力信号Ｓｏｕｔのパルス幅Ｐｗに影響しないトランジスタの数を、パルス幅Ｐｗに影響するトランジスタの数よりも少なくすることで、チョッパー回路１０の回路規模を更に小さくすることができる。このように、開示の技術の実施形態に係るチョッパー回路１０によれば、第２の比較例に係るチョッパー回路１０Ｙと比較して、回路規模を小さくすることができ、面積及び消費電力の削減を図ることができる。
【００５５】
開示の技術の実施形態に係るチョッパー回路１０及び第２の比較例に係るチョッパー回路１０Ｙのそれぞれについて、使用するトランジスタ数の見積もりを行った。その結果を下記の表１に示す。各チョッパー回路１０、１０Ｙの可変遅延回路１１、１１Ｙにおいて、遅延時間の調整段数を２ｎ段階、縦列接続する遅延バッファ２０、２０Ｙの段数をｒ段とする。ｎ＝１且つｒ＝１、ｎ＝２且つｒ＝４、ｎ＝３且つｒ＝６、ｎ＝４且つｒ＝９とする場合の各々について、トランジスタ数の見積もりを行った。表１に示すように、開示の技術の実施形態に係るチョッパー回路１０によれば、第２の比較例に係るチョッパー回路１０Ｙと比較して、使用するトランジスタの数を少なくすることができる。例えば、ｎ＝２且つｒ＝４とする場合、開示の技術の実施形態に係るチョッパー回路１０によれば、チョッパー回路１０Ｙに対してトランジスタ数を３４個削減することができる。すなわち、チョッパー回路１０をＣＰＵに用いることで、チョッパー回路１０ＹをＣＰＵに用いる場合と比較して、３４００万個以上のトランジスタを削減することができる。
【００５６】
【表１】
2018195909.tif 000003
【００５７】
開示の技術の実施形態に係るチョッパー回路１０及び第２の比較例に係るチョッパー回路１０Ｙのそれぞれについて、ｎ＝２且つｒ＝４としたサンプルを作成し、消費電力（ダイナミック電力及びリーク電力）を測定した。その結果を表２に示す。
【表２】
2018195909.tif 000004
【００５８】
表２に示すように、開示の技術の実施形態に係るチョッパー回路１０によれば、第２の比較例に係るチョッパー回路１０Ｙに対して、ダイナミック電力を４．４％削減することができ、リーク電力を４６．３％削減することができた。
【００５９】
なお、本実施形態では、可変遅延回路１１から出力される遅延信号Ｓｄの立ち下りエッジが、チョッパー回路１０の出力信号Ｓｏｕｔのパルス幅Ｐｗに影響しない場合を想定した。従って、第１の信号伝送回路２１において、出力信号Ｓｏｕｔのパルス幅Ｐｗに影響しないＰチャネル型のトランジスタの数を、パルス幅Ｐｗに影響するＮチャネル型のトランジスタの数よりも少なくした。同様に、第２の信号伝送回路２３において、出力信号Ｓｏｕｔのパルス幅Ｐｗに影響しないＮチャネル型のトランジスタの数を、パルス幅Ｐｗに影響するＰチャネル型のトランジスタの数よりも少なくした。しかしながら、可変遅延回路１１から出力される遅延信号Ｓｄの立ち上がりエッジが、チョッパー回路１０の出力信号Ｓｏｕｔのパルス幅Ｐｗに影響しないエッジとなる場合も想定される。この場合、第１の信号伝送回路２１において、出力信号Ｓｏｕｔのパルス幅Ｐｗに影響しないＮチャネル型のトランジスタの数を、パルス幅Ｐｗに影響するＰチャネル型のトランジスタの数よりも少なくすればよい。同様に、第２の信号伝送回路２３において、出力信号Ｓｏｕｔのパルス幅Ｐｗに影響しないＰチャネル型のトランジスタの数を、パルス幅Ｐｗに影響するＮチャネル型のトランジスタの数よりも少なくすればよい。
【００６０】
また、第１の信号伝送回路２１において、出力信号Ｓｏｕｔのパルス幅Ｐｗに影響しないＰチャネル型のトランジスタの数と、パルス幅Ｐｗに影響するＮチャネル型のトランジスタの数とを同じとしてもよい。同様に、第２の信号伝送回路２３において、出力信号Ｓｏｕｔのパルス幅Ｐｗに影響しないＮチャネル型のトランジスタの数と、パルス幅Ｐｗに影響するＰチャネル型のトランジスタの数とを同じとしてもよい。
【００６１】
［第２の実施形態］
図１８は、開示の技術の第２の実施形態に係る遅延バッファ２０Ａの構成を示す回路図である。遅延バッファ２０Ａは、第１の遅延時間選択回路２２Ａ及び第２の遅延信号選択回路２４Ｂの構成が、第１の実施形態に係る遅延時間選択回路２２及び第２の遅延時間選択回路２４と異なる。
【００６２】
第１の遅延時間選択回路２２Ａは、第１の信号伝送回路２１のＮチャネル型のトランジスタＮ１１に並列接続された１つＮチャネル型のトランジスタＮｄ１を含む。トランジスタＮｄ１のゲートには、反転選択信号ＸＳ＜２：１＞の第１ビットＸＳ＜１＞の値が入力される。また、第１の遅延時間選択回路２２Ａは、第１の信号伝送回路２１のＮチャネル型のトランジスタＮ１２に並列接続された２つのＮチャネル型のトランジスタＮｄ２を含む。２つのトランジスタＮｄ２のゲートは相互に接続され、反転選択信号ＸＳ＜２：１＞の第２ビットＸＳ＜２＞の値が入力される。
【００６３】
第２の遅延時間選択回路２４Ａは、第２の信号伝送回路２３のＰチャネル型のトランジスタＰ２３に並列接続された１つＰチャネル型のトランジスタＰｄ１を含む。トランジスタＰｄ１のゲートには、選択信号Ｓ＜２：１＞の第１ビットＳ＜１＞の値が入力される。また、第２の遅延時間選択回路２４Ａは、第２の信号伝送回路２３のＰチャネル型のトランジスタＰ２２に並列接続された２つのＰチャネル型のトランジスタＰｄ２を含む。２つのトランジスタＰｄ２のゲートは相互に接続され、選択信号Ｓ＜２：１＞の第２ビットＳ＜２＞の値が入力される。
【００６４】
このように、選択信号Ｓ＜ｎ：１＞のビット数が小さい場合には、第１の遅延時間選択回路２２Ａを構成するトランジスタＮｄ１、Ｎｄ２を、第１の信号伝送回路２１を構成する複数のトランジスタＮ１１、Ｎ１２に対して並列接続させてもよい。同様に、第２の遅延時間選択回路２４Ａを構成するトランジスタＰｄ１、Ｐｄ２を、第２の信号伝送回路２３を構成する複数のトランジスタＰ２２、Ｐ２３に対して並列接続させてもよい。第２の実施形態に係る遅延バッファ２０Ａによれば、第１の実施形態に係る遅延バッファ２０と同様、回路規模を縮小しつつ遅延時間の調整を行うことが可能である。
【００６５】
［第３の実施形態］
図１９は、開示の技術の第３の実施形態に係る記憶回路１００の構成を示す回路ブロック図である。記憶回路１００は、チョッパー回路１０、ラッチ回路５０及びＯＳＬ（Ｏｎｌｙ Ｓｃａｎ Ｌａｔｃｈ）１１０を含んで構成されている。
【００６６】
記憶回路１００は、チョッパー回路１０の出力端子Ｔ３から出力される出力信号Ｓｏｕｔに基づくタイミングで、データ入力端子Ｄに入力されるデータを、ラッチ回路５０に取り込んで保持する回路である。
【００６７】
チョッパー回路１０は、入力端子Ｔ２に接続されたＯＳＬ１１０から出力される選択信号Ｓ＜ｎ：１＞によって選択されるパルス幅の出力信号Ｓｏｕｔを出力端子Ｔ３から出力する。
【００６８】
ラッチ回路５０は、データ入力端子Ｄ、データ出力端子Ｑ、クロック入力端子ＣＫ、インバータ５１、５２、５３、トランスファーゲート５４及び記憶部５５を含んで構成されている。チョッパー回路１０の出力端子Ｔ３は、ラッチ回路５０のクロック入力端子ＣＫに接続されており、チョッパー回路１０から出力される出力信号Ｓｏｕｔは、ラッチ回路５０のクロック入力端子ＣＫに入力される。
【００６９】
トランスファーゲート５４は、Ｐチャネル型のトランジスタ５４Ｐ及びＮチャネル型のトランジスタ５４Ｎを含んで構成されている。Ｐチャネル型のトランジスタ５４Ｐのゲートは、クロック入力端子ＣＫに接続され、Ｎチャネル型のトランジスタ５４Ｎのゲートは、インバータ５２を介してクロック入力端子ＣＫに接続されている。トランスファーゲート５４の入力端は、インバータ５１を介してデータ入力端子Ｄに接続されており、トランスファーゲート５４の出力端は、記憶部５５に接続されている。記憶部５５は、一方の入力端が他方の出力端に接続された２つのインバータ５５ａ、５５ｂを含んで構成されている。記憶部５５は、インバータ５３を介してデータ出力端子Ｑに接続されている。
【００７０】
ラッチ回路５０は、チョッパー回路１０の出力信号Ｓｏｕｔがローレベルを呈する間、トランスファーゲート５４を構成するトランジスタ５４Ｐ、５４Ｎがそれぞれオン状態となり、データ入力端子Ｄに入力されるデータが記憶部５５に取り込まれる。すなわち、チョッパー回路１０の出力信号Ｓｏｕｔのパルス幅Ｐｗに対応する期間が、ラッチ回路５０におけるデータ取り込み期間となる。
【００７１】
本実施形態に係る記憶回路１００によれば、チョッパー回路１０の出力信号Ｓｏｕｔのパルス幅Ｐｗを調整することができるので、ラッチ回路５０におけるデータ取り込み期間を調整して最適化することができる。また、チョッパー回路１０の回路規模を小さくできるので、記憶回路１００としての回路規模も小さくすることができる。
【００７２】
なお、記憶回路１００は、チョッパー回路１０から出力される出力信号Ｓｏｕｔを共有する複数のラッチ回路５０を含んでいてもよい。
【００７３】
［第４の実施形態］
図２０は、開示の技術の実施形態に係る演算回路２００の構成を示す回路ブロック図である。演算回路２００は、チョッパー回路１０、ラッチ回路５０Ａ、５０Ｂ、ロジック回路６０及びＯＳＬ１１０を含んで構成されている。
【００７４】
チョッパー回路１０、ラッチ回路５０Ａ、５０Ｂ及びＯＳＬ１１０により記憶回路が構成されている。ラッチ回路５０Ａ、５０Ｂのクロック入力端子ＣＫには、それぞれ、チョッパー回路１０から出力される出力信号Ｓｏｕｔが入力される。ラッチ回路５０Ａ、５０Ｂは、チョッパー回路１０から出力される出力信号Ｓｏｕｔに基づくタイミングで、データ入力端子Ｄに入力されるデータを取り込んで保持し、保持しているデータをデータ出力端子Ｑから出力する。
【００７５】
ロジック回路６０は、入力端がラッチ回路５０Ａのデータ出力端子Ｑに接続され、出力端がラッチ回路５０Ｂのデータ入力端子Ｄに接続されている。ロジック回路６０は、入力端に入力されるデータを用いて所定の論理演算を行い、演算結果を出力端に出力する。
【００７６】
図２１は、演算回路２００の動作を示すタイミングチャートである。図２１において、ＮＥＴ１は、ラッチ回路５０Ａのデータ入力端子Ｄのノードであり、ＮＥＴ２は、ラッチ回路５０Ａのデータ出力端子Ｑ及びロジック回路６０の入力端のノードである。ＮＥＴ３は、ロジック回路６０の出力端及びラッチ回路５０Ｂのデータ入力端子Ｄのノードであり、ＮＥＴ４は、ラッチ回路５０Ｂのデータ出力端子Ｑのノードである。
【００７７】
チョッパー回路１０は、入力端子Ｔ１に入力される入力信号Ｓｉｎに同期し且つ入力端子Ｔ２に入力される選択信号Ｓ＜ｎ：１＞によって定められるパルス幅の出力信号Ｓｏｕｔを出力端子Ｔ３から出力する。チョッパー回路１０の出力信号Ｓｏｕｔは、ラッチ回路５０Ａ及び５０Ｂのクロック入力端子ＣＫに入力される。ラッチ回路５０Ａは、Ｎｅｔ１に伝送されるデータＤ１を、チョッパー回路１０の出力信号ＳｏｕｔのパルスＰＬ１が生じるタイミングで取り込んで、Ｎｅｔ２に出力する。ロジック回路６０は、Ｎｅｔ２に伝送されるデータＤ１を用いて所定の論理演算を行ってデータＤ１ａを算出し、算出したデータＤ１ａをＮｅｔ３に出力する。ラッチ回路５０Ｂは、Ｎｅｔ３に伝送されるデータＤ１ａを、チョッパー回路１０の出力信号ＳｏｕｔのパルスＰＬ２が生じるタイミングで取り込んで、Ｎｅｔ４に出力する。
【００７８】
ラッチ回路５０Ａは、Ｎｅｔ１に伝送されるデータＤ２を、チョッパー回路１０の出力信号ＳｏｕｔのパルスＰＬ１の次のパルスＰＬ２が生じるタイミングで取り込んで、Ｎｅｔ２に出力する。ロジック回路６０は、Ｎｅｔ２に伝送されるデータＤ２を用いて所定の論理演算を行ってデータＤ２ａを算出し、算出したデータＤ２ａをＮｅｔ３に出力する。
【００７９】
本実施形態に係る演算回路２００によれば、チョッパー回路１０の出力信号Ｓｏｕｔのパルス幅Ｐｗを調整することができるので、ラッチ回路５０Ａ、５０Ｂにおけるデータ取り込み期間を調整して最適化することができる。これにより、レーシングエラーの発生を抑制することできる。また、チョッパー回路１０の回路規模を小さくできるので、演算回路２００としての回路規模も小さくすることができる。
【００８０】
チョッパー回路１０は、開示の技術におけるパルス生成回路の一例である。可変遅延回路１１は、開示の技術における可変遅延回路の一例である。出力回路１２は、開示の技術における出力回路の一例である。第１の信号伝送回路２１は、開示の技術における第１の信号伝送回路の一例である。第２の信号伝送回路２３は、開示の技術における第２の信号伝送回路の一例である。第１の遅延時間選択回路２２は、開示の技術における第１の遅延時間選択回路の一例である。第２の遅延時間選択回路２４は、開示の技術における第２の遅延時間選択回路の一例である。トランジスタＮ１１、Ｎ１２は、開示の技術における第１のトランジスタの一例である。トランジスタＰ１１は、開示の技術における第２のトランジスタの一例である。トランジスタＮｄは、開示の技術における第３のトランジスタの一例である。トランジスタＰ２１、Ｐ２２は、開示の技術における第４のトランジスタの一例である。トランジスタＮ２１は、開示の技術における第５のトランジスタの一例である。トランジスタＰｄは、開示の技術における第６のトランジスタの一例である。遅延バッファ２０、２０Ａは、開示の技術における遅延バッファの一例である。記憶回路１００は、開示の技術における記憶回路の一例である。ラッチ回路５０は、開示の技術におけるラッチ回路の一例である。演算回路２００は、開示の技術における演算回路の一例である。第１のラッチ回路５０Ａは、開示の技術における第１のラッチ回路の一例である。第２のラッチ回路５０Ｂは、開示の技術における第２のラッチ回路の一例である。ロジック回路６０は、開示の技術におけるロジック回路の一例である。
【００８１】
以上の第１乃至第４の実施形態に関し、更に以下の付記を開示する。
【００８２】
（付記１）
入力信号を遅延させた遅延信号を出力し、前記遅延信号における遅延時間を可変させる可変遅延回路と、前記遅延時間に応じたパルス幅のパルス信号を出力する出力回路と、を含むパルス生成回路であって、
前記可変遅延回路は、
直列接続された複数の第１の導電型の第１のトランジスタと、第２の導電型の第２のトランジスタとを含み、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとが接続された第１の信号伝送回路と、
前記第１のトランジスタのいずれかに並列に接続され、前記遅延時間を選択する選択信号に応じて選択的にオン状態とされる複数の第１の導電型の第３のトランジスタを含む第１の遅延時間選択回路と、
直列接続された複数の第２の導電型の第４のトランジスタと、第１の導電型の第５のトランジスタとを含み、前記第４のトランジスタのゲートと前記第５のトランジスタのゲートとが接続され、前記第１の信号伝送回路に接続された第２の信号伝送回路と、
前記第４のトランジスタのいずれかに並列に接続され、前記選択信号に応じて選択的にオン状態とされる複数の第２の導電型の第６のトランジスタを含む第２の遅延時間選択回路と、
を有するパルス生成回路。
【００８３】
（付記２）
前記第２のトランジスタの数は、前記第１のトランジスタの数よりも少なく、前記第５のトランジスタの数は、前記第４のトランジスタの数よりも少ない
付記１に記載のパルス生成回路。
【００８４】
（付記３）
前記選択信号は、複数のビットからなり、
前記複数の第３のトランジスタと前記複数の第６のトランジスタとは、それぞれ、前記選択信号の各ビットに対応する複数のグループのいずれかに属し、
前記複数の第３のトランジスタの各々のゲートに、前記選択信号の対応するビットの論理反転値が入力され、
前記複数の第６のトランジスタの各々のゲートに、前記選択信号の対応するビットの値が入力される
付記１または付記２に記載のパルス生成回路。
【００８５】
（付記４）
前記可変遅延回路は、前記第１の信号伝送回路と、前記第１の遅延時間選択回路と、前記第２の信号伝送回路と、前記第２の遅延時間選択回路とを含む複数の遅延バッファが縦列接続されている
付記１から付記３のいずれか１つに記載のパルス生成回路。
【００８６】
（付記５）
入力信号を遅延させた遅延信号を出力し、前記遅延信号における遅延時間を可変させる可変遅延回路及び前記遅延時間に応じたパルス幅のパルス信号を出力する出力回路を含むパルス生成回路と、前記パルス信号のパルス幅に相当する期間がデータ取り込み期間とされ、取り込んだデータを保持するラッチ回路と、を含む記憶回路であって、
前記可変遅延回路は、
直列接続された複数の第１の導電型の第１のトランジスタと、第２の導電型の第２のトランジスタを含み、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとが接続された第１の信号伝送回路と、
前記第１のトランジスタのいずれかに並列に接続され、前記遅延時間を選択する選択信号に応じて選択的にオン状態とされる複数の第１の導電型の第３のトランジスタを含む第１の遅延時間選択回路と、
直列接続された複数の第２の導電型の第４のトランジスタと、第１の導電型の第５のトランジスタとを含み、前記第４のトランジスタのゲートと前記第５のトランジスタのゲートとが接続され、前記第１の信号伝送回路に接続された第２の信号伝送回路と、
前記第４のトランジスタのいずれかに並列に接続され、前記選択信号に応じて選択的にオン状態とされる複数の第２の導電型の第６のトランジスタを含む第２の遅延時間選択回路と、
を有する記憶回路。
【００８７】
（付記６）
前記ラッチ回路は、
前記パルス信号に応じてオン状態となり、オン状態となった場合に前記ラッチ回路に保持すべきデータを通過させるトランスファーゲートと、
前記トランスファーゲートに接続された記憶部と、
を含む付記５に記載の記憶回路。
【００８８】
（付記７）
前記第２のトランジスタの数は、前記第１のトランジスタの数よりも少なく、前記第５のトランジスタ（Ｎ２１）の数は、前記第４のトランジスタの数よりも少ない
付記５または付記６に記載の記憶回路。
【００８９】
（付記８）
前記選択信号は、複数のビットからなり、
前記複数の第３のトランジスタと前記複数の第６のトランジスタとは、それぞれ、前記選択信号の各ビットに対応する複数のグループのいずれかに属し、
前記複数の第３のトランジスタの各々のゲートに、前記選択信号の対応するビットの論理反転値が入力され、
前記複数の第６のトランジスタの各々のゲートに、前記選択信号の対応するビットの値が入力される
付記５から付記７のいずれか１つに記載の記憶回路。
【００９０】
（付記９）
前記可変遅延回路は、前記第１の信号伝送回路と、前記第１の遅延時間選択回路と、前記第２の信号伝送回路と、前記第２の遅延時間選択回路とを含む複数の遅延バッファが縦列接続されている
付記５から付記８のいずれか１つに記載の記憶回路。
【００９１】
（付記１０）
入力信号を遅延させた遅延信号を出力し、前記遅延信号における遅延時間を可変させる可変遅延回路及び前記遅延時間に応じたパルス幅のパルス信号を出力する出力回路を含むパルス生成回路と、前記パルス信号のパルス幅に相当する期間が各々のデータ取り込み期間とされ、取り込んだデータを各々保持する第１のラッチ回路及び第２のラッチ回路と、前記第１のラッチ回路に保持されたデータを用いて論理演算を行い、演算結果を前記第２のラッチ回路に供給するロジック回路と、を含む演算回路であって、
前記可変遅延回路は、
直列接続された複数の第１の導電型の第１のトランジスタと、第２の導電型の第２のトランジスタとを含み、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとが接続された第１の信号伝送回路と、
前記第１のトランジスタのいずれかに並列に接続され、前記遅延時間を選択する選択信号に応じて選択的にオン状態とされる複数の第１の導電型の第３のトランジスタを含む第１の遅延時間選択回路と、
直列接続された複数の第２の導電型の第４のトランジスタと、第１の導電型の第５のトランジスタとを含み、前記第４のトランジスタのゲートと前記第５のトランジスタのゲートとが接続され、前記第１の信号伝送回路に接続された第２の信号伝送回路と、
前記第４のトランジスタのいずれかに並列に接続され、前記選択信号に応じて選択的にオン状態とされる複数の第２の導電型の第６のトランジスタを含む第２の遅延時間選択回路と、
を有する演算回路。
【００９２】
（付記１１）
前記第１のラッチ回路及び前記第２のラッチ回路は、それぞれ、
前記パルス信号に応じてオン状態となり、オン状態となった場合に当該ラッチ回路に保持すべきデータを通過させるトランスファーゲートと、
前記トランスファーゲートに接続された記憶部と、
を含む付記１０に記載の演算回路。
【００９３】
（付記１２）
前記第２のトランジスタの数は、前記第１のトランジスタの数よりも少なく、前記第５のトランジスタの数は、前記第４のトランジスタの数よりも少ない
付記１０または付記１１に記載の演算回路。
【００９４】
（付記１３）
前記選択信号は、複数のビットからなり、
前記複数の第３のトランジスタと前記複数の第６のトランジスタとは、それぞれ、前記選択信号の各ビットに対応する複数のグループのいずれかに属し、
前記複数の第３のトランジスタの各々のゲートに、前記選択信号の対応するビットの論理反転値が入力され、
前記複数の第６のトランジスタの各々のゲートに、前記選択信号の対応するビットの値が入力される
付記１０から付記１２のいずれか１つに記載の演算回路。
【００９５】
（付記１４）
前記可変遅延回路は、前記第１の信号伝送回路と、前記第１の遅延時間選択回路と、前記第２の信号伝送回路と、前記第２の遅延時間選択回路とを含む複数の遅延バッファが縦列接続されている
付記１０から付記１３のいずれか１つに記載の演算回路。
【００９６】
（付記１５）
入力信号を遅延させた遅延信号を出力し、前記遅延信号における遅延時間を可変させる可変遅延回路と、前記遅延時間に応じたパルス幅のパルス信号を出力する出力回路と、を含むパルス生成回路における前記パルス信号のパルス幅の制御方法であって、
前記可変遅延回路を、直列接続された第１の導電型のトランジスタと、第２の導電型のトランジスタとを含む第１の信号伝送回路と、直列接続された第１の導電型のトランジスタと、第２の導電型のトランジスタを含み、前記第１の信号伝送回路に接続された第２の信号伝送回路と、を含む遅延バッファによって構成し、
前記第１の信号伝送回路及び前記第２の信号伝送回路の各々を構成するトランジスタのうち、前記パルス信号のパルス幅に影響する側のエッジが形成される場合にオン状態となる一方の導電型のトランジスタに対して、複数の遅延時間選択用のトランジスタを並列接続し、前記複数の遅延時間選択用のトランジスタを、前記遅延時間を選択する選択信号によって選択的にオン状態とする
制御方法。
【００９７】
（付記１６）
前記第１の信号伝送回路及び前記第２の信号伝送回路を構成するトランジスタのうち、前記遅延信号の、前記パルス信号のパルス幅に影響しない側のエッジが形成される場合にオン状態となる一方の導電型のトランジスタの数を、他方の導電型のトランジスタの数よりも少なくする
付記１５に記載の制御方法。
【符号の説明】
【００９８】
１０  チョッパー回路１０は、
１１  可変遅延回路１１
２０、２０Ａ  遅延バッファ
２１  第１の信号伝送回路
２２  第１の遅延時間選択回路
２３  第２の信号伝送回路
２４  第２の遅延時間選択回路
Ｎ１１、Ｎ１２、Ｎ２１、Ｐ１１、Ｐ２１、Ｐ２２、Ｎｄ、Ｎｐ  トランジスタ
５０  ラッチ回路
５０Ａ  第１のラッチ回路
５０Ｂ  第２のラッチ回路
６０  ロジック回路
１００  記憶回路
２００  演算回路
【図１】
2018195909.tif 000005
【図２】
2018195909.tif 000006
【図３】
2018195909.tif 000007
【図４】
2018195909.tif 000008
【図５】
2018195909.tif 000009
【図６】
2018195909.tif 000010
【図７】
2018195909.tif 000011
【図８】
2018195909.tif 000012
【図９】
2018195909.tif 000013
【図１０】
2018195909.tif 000014
【図１１】
2018195909.tif 000015
【図１２】
2018195909.tif 000016
【図１３】
2018195909.tif 000017
【図１４】
2018195909.tif 000018
【図１５】
2018195909.tif 000019
【図１６】
2018195909.tif 000020
【図１７】
2018195909.tif 000021
【図１８】
2018195909.tif 000022
【図１９】
2018195909.tif 000023
【図２０】
2018195909.tif 000024
【図２１】
2018195909.tif 000025