(57)【要約】【課題】特性を安定化することが可能なトランジスタおよび、このトランジスタを用いた表示装置を提供する。【解決手段】  酸化物半導体材料を含み、第１方向に延在する半導体膜と、前記半導体膜に対向して設けられ、第２方向に延在するとともに、互いに前記第１方向に並んで配置された第１ゲート電極および第２ゲート電極とを備え、前記第１ゲート電極の一方の端部には、前記第１ゲート電極の他の部分の幅よりも大きい幅を有する第１拡幅領域が設けられているトランジスタ。【選択図】図１
2018195630.tif 000002
【特許請求の範囲】
【請求項１】
酸化物半導体材料を含み、第１方向に延在する半導体膜と、
前記半導体膜に対向して設けられ、第２方向に延在するとともに、互いに前記第１方向に並んで配置された第１ゲート電極および第２ゲート電極とを備え、
前記第１ゲート電極の一方の端部には、前記第１ゲート電極の他の部分の幅よりも大きい幅を有する第１拡幅領域が設けられている
トランジスタ。
【請求項２】
前記第２ゲート電極の一方の端部の幅は、前記第２ゲート電極の他の部分の幅よりも小さくなっている
請求項１に記載のトランジスタ。
【請求項３】
前記第２ゲート電極の一方の端部に、前記第２ゲート電極の他の部分の幅よりも大きい幅を有する第２拡幅領域が設けられている
請求項１に記載のトランジスタ。
【請求項４】
前記第１ゲート電極の他方の端部と前記第２ゲート電極の他方の端部とが連結されている
請求項１に記載のトランジスタ。
【請求項５】
前記第１ゲート電極の一方の端部と前記第２ゲート電極の一方の端部とが連結されており、
前記第１ゲート電極の一方の端部、前記第２ゲート電極の一方の端部または前記第１ゲート電極の一方の端部と前記第２ゲート電極の一方の端部との連結部に、前記第２方向の後退部が設けられている
請求項１に記載のトランジスタ。
【請求項６】
更に、前記第２方向に延在し、かつ、前記第１ゲート電極および前記第２ゲート電極と前記第１方向に並んで配置された第３ゲート電極を有する
請求項１に記載のトランジスタ。
【請求項７】
更に、基板と、
前記半導体膜と前記第１ゲート電極との間の第１ゲート絶縁膜と、
前記半導体膜と前記第２ゲート電極との間の第２ゲート絶縁膜とを有し、
前記基板に近い位置から順に、前記半導体膜と、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜と、前記第１ゲート電極および前記第２ゲート電極とが配置されている
請求項１に記載のトランジスタ。
【請求項８】
前記第１ゲート電極の一方の端部および前記第２ゲート電極の一方の端部は、前記半導体膜から突き出して配置されている
請求項１に記載のトランジスタ。
【請求項９】
平面視で、前記半導体膜の外側に前記第１ゲート電極の前記第１拡幅領域が配置されている
請求項８に記載のトランジスタ。
【請求項１０】
平面視で、前記半導体膜に前記第１ゲート電極の前記第１拡幅領域が重なって配置されている
請求項８に記載のトランジスタ。
【請求項１１】
表示素子および前記表示素子を駆動するトランジスタを備え、
前記トランジスタは、
酸化物半導体材料を含み、第１方向に延在する半導体膜と、
前記半導体膜に対向して設けられ、第２方向に延在するとともに、互いに前記第１方向に並んで配置された第１ゲート電極および第２ゲート電極とを含み、
前記第１ゲート電極の一方の端部には、前記第１ゲート電極の他の部分の幅よりも大きい幅を有する第１拡幅領域が設けられている
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、ダブルゲート構造を有するトランジスタおよびこのトランジスタを用いた表示装置に関する。
【背景技術】
【０００２】
ダブルゲート構造の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は、ソース・ドレイン電極間の電流量を抑えることが可能であり、例えば表示装置等の駆動素子として用いられている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−３３０５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ダブルゲート構造の薄膜トランジスタでは、例えば閾値電圧Ｖｔｈ等の特性を安定化することが望まれている。
【０００５】
特性を安定化することが可能なトランジスタおよび、このトランジスタを用いた表示装置を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本技術の一実施の形態に係るトランジスタは、酸化物半導体材料を含み、第１方向に延在する半導体膜と、半導体膜に対向して設けられ、第２方向に延在するとともに、互いに第１方向に並んで配置された第１ゲート電極および第２ゲート電極とを備え、第１ゲート電極の一方の端部には、第１ゲート電極の他の部分の幅よりも大きい幅を有する第１拡幅領域が設けられているものである。
【０００７】
本技術の一実施の形態に係る表示装置は、本技術の一実施の形態に係るトランジスタを含むものである。
【０００８】
本技術の一実施の形態に係るトランジスタおよび表示装置では、第１ゲート電極の一方の端部に第１拡幅領域が設けられている。これにより、仮に第２ゲート電極の一方の端部の幅が、他の部分の幅よりも小さくなっていても、第１ゲート電極および第２ゲート電極の一方の端部の、第１ゲート電極の幅と第２ゲート電極の幅との和が小さくなりにくい。したがって、半導体膜と、第１ゲート電極および第２ゲート電極との位置関係がずれても、第１ゲート電極および第２ゲート電極の実効のゲート長が小さくなりにくい。
【発明の効果】
【０００９】
本技術の一実施の形態に係るトランジスタおよび表示装置によれば、第１ゲート電極の一方の端部に第１拡幅領域を設けるようにしたので、半導体膜と、第１ゲート電極および第２ゲート電極との位置関係がずれても、第１ゲート電極および第２ゲート電極の実効のゲート長を所定の大きさに維持することができる。したがって、例えば、アライメントずれ等が生じた場合にも、閾値電圧Ｖｔｈ等のトランジスタ特性を安定化することが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１０】
【図１】本技術の一実施の形態に係るトランジスタの概略構成を表す平面模式図である。
【図２】図１に示したＩＩ−ＩＩ線に沿った断面構成を表す模式図である。
【図３】図１に示したトランジスタの他の構成を表す平面模式図である。
【図４】図１に示した第１ゲート電極，第２ゲート電極のゲート長を表す平面模式図である。
【図５】図３に示した第１ゲート電極，第２ゲート電極のゲート長を表す平面模式図である。
【図６】比較例に係るトランジスタの概略構成を表す平面模式図である。
【図７】図６に示したトランジスタのドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を表す図である。
【図８】図６に示したトランジスタの他の構成を表す平面模式図である。
【図９】図８に示したトランジスタのドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を表す図である。
【図１０】ゲート長と閾値電圧Ｖｔｈとの関係を表す図である。
【図１１】第１ゲート電極，第２ゲート電極が半導体膜から突き出す距離と閾値電圧Ｖｔｈとの関係を表す図である。
【図１２】図１１に示した距離が２μｍのときの閾値電圧Ｖｔｈについて説明するための図である。
【図１３Ａ】図４に示したトランジスタのドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を表す図である。
【図１３Ｂ】図４，５に示したトランジスタのドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を重ねて表す図である。
【図１４】変形例１に係るトランジスタの概略構成を表す平面模式図である。
【図１５】図１４に示した第１ゲート電極，第２ゲート電極のゲート長を表す平面模式図である。
【図１６】図１５に示した第１ゲート電極，第２ゲート電極のゲート長の他の例を表す平面模式図である。
【図１７】図１５，１６に示したトランジスタのドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を重ねて表す図である。
【図１８】変形例２に係るトランジスタの概略構成を表す平面模式図である。
【図１９】変形例３に係るトランジスタの概略構成を表す平面模式図である。
【図２０Ａ】図１９に示したトランジスタの他の構成（１）を表す平面模式図である。
【図２０Ｂ】図１９に示したトランジスタの他の構成（２）を表す平面模式図である。
【図２１】図１９に示したトランジスタの他の構成（３）を表す平面模式図である。
【図２２】図１９に示したトランジスタの他の構成（４）を表す平面模式図である。
【図２３】図１等に示したトランジスタを適用した表示装置の機能構成を表すブロック図である。
【図２４】図１等に示したトランジスタを適用した撮像装置の構成を表すブロック図である。
【図２５】電子機器の構成を表すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（第１ゲート電極に第１拡幅領域が設けられたトランジスタ）
２．変形例１（第２ゲート電極にも第２拡幅領域が設けられた例）
３．変形例２（第１ゲート電極および第２ゲート電極の一方の端部が連結された例）
４．変形例３（トリプルゲート構造を有する例）
５．適用例１（表示装置および撮像装置の例）
６．適用例２（電子機器の例）
【００１２】
＜実施の形態＞
［構成］
図１，２は、本技術の一実施の形態に係るトランジスタ（トランジスタ１０）の概略構成を模式的に表したものである。図１はトランジスタ１０の平面構成、図２は図１に示したＩＩ−ＩＩ線に沿った断面構成をそれぞれ表している。このトランジスタ１０は、例えば、ダブルゲート構造を有するトップゲート型の薄膜トランジスタであり、表示装置および撮像装置（後述の図２３の表示装置２Ａおよび図２４の撮像装置２Ｂ）等の駆動素子に用いられる。
【００１３】
ダブルゲート構造のトランジスタ１０は、半導体膜１３上に第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂを有している（図１）。半導体膜１３は、基板１１上に、ＵＣ（Under Coat）膜１２を介して設けられ、半導体膜１３と第１ゲート電極１５Ａとの間には第１ゲート絶縁膜１４Ａ、半導体膜１３と第２ゲート電極１５Ｂとの間には第２ゲート絶縁膜１４Ｂがそれぞれ設けられている（図２）。トランジスタ１０は、例えば第１ゲート電極１５Ａ，第２ゲート電極１５Ｂ上に、金属酸化膜１６、層間絶縁膜１７およびソース・ドレイン電極１８Ａ，１８Ｂをこの順に有している。ソース・ドレイン電極１８Ａ，１８Ｂは、層間絶縁膜１７および金属酸化膜１６を貫通する接続孔を介して半導体膜１３（後述の低抵抗領域１３ｂ）に電気的に接続されている。
【００１４】
基板１１は、例えば、ガラス，石英およびシリコンなどから構成されている。あるいは、基板１１は、例えば、ＰＥＴ（ポリエチレンテレフタレート），ＰＩ（ポリイミド），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などの樹脂材料から構成されていてもよい。この他にも、ステンレス鋼（ＳＵＳ）などの金属板に絶縁材料を成膜したものを基板１１に用いることもできる。
【００１５】
ＵＣ膜１２は、基板１１から、上層に例えばナトリウムイオン等の物質が移動するのを防ぐためのものであり、窒化シリコン（ＳｉＮ）膜および酸化シリコン（ＳｉＯ）膜等の絶縁材料により構成されている。例えば、ＵＣ膜１２では、基板１１に近い位置から順にＵＣ膜１２ａおよびＵＣ膜１２ｂがこの順に積層されていてもよい。例えば、ＵＣ膜１２ａは窒化シリコン（ＳｉＮ）膜、ＵＣ膜１２ｂは酸化シリコン（ＳｉＯ）膜により構成されている。ＵＣ膜１２は、基板１１全面にわたって設けられている。
【００１６】
半導体膜１３は、ＵＣ膜１２上の選択的な領域に、所定の方向（例えば図１，２のＸ方向，第１方向）に延在して設けられている。半導体膜１３は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、半導体膜１３に酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ：ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）および酸化インジウム（ＩｎＯ）等を用いることができる。
【００１７】
半導体膜１３は、第１ゲート電極１５Ａに対向するチャネル領域１３ａ１および第２ゲート電極１５Ｂに対向するチャネル領域１３ａ２を有している。半導体膜１３には、チャネル領域１３ａ１およびチャネル領域１３ａ２よりも電気抵抗の低い低抵抗領域１３ｂが設けられている。半導体膜１３のチャネル領域１３ａ１およびチャネル領域１３ａ２以外の部分は、例えば低抵抗領域１３ｂである。例えば、チャネル領域１３ａ１に隣接する低抵抗領域１３ｂに、ソース・ドレイン電極１８Ａが接続され、チャネル領域１３ａ２に隣接する低抵抗領域１３ｂに、ソース・ドレイン電極１８Ｂが接続されている。
【００１８】
半導体膜１３のチャネル領域１３ａ１上に第１ゲート絶縁膜１４Ａ、チャネル領域１３ａ２上に第２ゲート絶縁膜１４Ｂがそれぞれ設けられている。第１ゲート絶縁膜１４Ａは第１ゲート電極１５Ａと、第２ゲート絶縁膜１４Ｂは第２ゲート電極１５Ｂと、それぞれ平面視で同一形状を有している。即ち、トランジスタ１０は、セルフアライン構造を有する薄膜トランジスタである。第１ゲート絶縁膜１４Ａ，第２ゲート絶縁膜１４Ｂは、例えばシリコン酸化膜（ＳｉＯx）、シリコン窒化膜（ＳｉＮx）、シリコン窒化酸化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯx）のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜により構成されている。
【００１９】
第１ゲート絶縁膜１４Ａ上の第１ゲート電極１５Ａおよび第２ゲート絶縁膜１４Ｂ上の第２ゲート電極１５Ｂは、印加されるゲート電圧（Ｖｇ）によってチャネル領域１３ａ１，１３ａ２中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。この第１ゲート電極１５Ａ，第２ゲート電極１５Ｂの構成材料は、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、例えばＩＴＯ等の透明導電膜が用いられても構わない。
【００２０】
第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂは、チャネル長方向（例えば図１，２のＸ方向）に並んで配置され、半導体膜１３の延在方向と交差する方向（例えば図１，２のＹ方向，第２方向）に延在している。第１ゲート電極１５Ａの幅ＷAおよび第２ゲート電極１５Ｂの幅ＷB（例えば図１，２のＸ方向の大きさ）は、例えば４μｍであり、第１ゲート電極１５Ａと第２ゲート電極１５Ｂとの間の距離は、例えば３μｍである。第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂの一方の端部（ゲート幅方向の一方の端部）は、半導体膜１３から例えば距離Ｄだけ突き出して配置されている。距離Ｄは、例えば１μｍ〜５μｍである。この一方の端部では、第１ゲート電極１５Ａと第２ゲート電極１５Ｂとは分離されている。
【００２１】
本実施の形態では、第１ゲート電極１５Ａの一方の端部に、拡幅領域１５ＡＷ（第１拡幅領域）が設けられている。拡幅領域１５ＡＷは、第１ゲート電極１５Ａの他の部分の幅ＷAよりも大きな幅（幅ＷAE）を有する部分である。これにより、第２ゲート電極１５Ｂの一方の端部の幅ＷBEが、第２ゲート電極１５Ｂの他の部分の幅ＷBよりも小さくなっていても、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂの一方の端部では、第１ゲート電極１５Ａ（拡幅領域１５ＡＷ）の幅ＷAEと第２ゲート電極１５Ｂの幅ＷBEとの和が小さくなりにくい。具体的には、第１ゲート電極１５Ａの幅ＷAEと第２ゲート電極１５Ｂの幅ＷBEとの和が、他の部分の第１ゲート電極１５Ａ，第２ゲート電極１５Ｂの幅ＷA，幅ＷBの和と略同程度に維持される。詳細は後述するが、これにより、半導体膜１３と第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂとのアライメントずれ等が生じた場合にも、閾値電圧Ｖｔｈ等のトランジスタ特性を安定化することが可能となる。拡幅領域１５ＡＷの長さ（図１のＹ方向の大きさ）は、例えば１μｍ〜５μｍである。この拡幅領域１５ＡＷは、例えば、半導体膜１３から突き出して、平面視で半導体膜１３の外側に配置されている（図１）。
【００２２】
図３に示したように、平面視で半導体膜１３と重なる位置に拡幅領域１５ＡＷが配置されていてもよい。このとき、第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂの一方の端部が半導体膜１３から突き出す距離Ｄは、より短くなっており、例えば１μｍ〜５μｍである。
【００２３】
第２ゲート電極１５Ｂの一方の端部では、先端に向かって徐々にその幅ＷBEが小さくなっている。これは、例えば、第２ゲート電極１５Ｂを形成する際のフォトリソグラフィ工程に起因して、第２ゲート電極１５Ｂの一方の端部が丸まった形状に成形されるためである。幅ＷBEは、幅ＷBから先端に向かって徐々に小さくなり、０に近づいていく。第１ゲート電極１５Ａの他方の端部と、第２ゲート電極１５Ｂの他方の端部とは連結されている。
【００２４】
図４，５は、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂの実効のゲート長を表している。図４は、例えば図１に示したように、第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂが、半導体膜１３から突き出す距離Ｄが十分に大きいときの第１ゲート電極１５Ａのゲート長（ゲート長ＬA）および第２ゲート電極１５Ｂのゲート長（ゲート長ＬB）を表している。図５は、例えば図３に示したように、第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂが、半導体膜１３から突き出す距離Ｄが小さいときの第１ゲート電極１５Ａのゲート長（ゲート長ＬAW）および第２ゲート電極１５Ｂのゲート長（ゲート長ＬBS）を表している。
【００２５】
距離Ｄが十分に大きいとき、第１ゲート電極１５Ａでは拡幅領域１５ＡＷが、第２ゲート電極１５Ｂではより小さな幅ＷBEの一方の端部が、それぞれ平面視で半導体膜１３の外側に配置される（図４）。このとき、第１ゲート電極１５Ａのゲート長ＬAおよび第２ゲート電極１５Ｂのゲート長ＬBは、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂそれぞれの幅ＷA，ＷBと等しくなる。距離Ｄが小さいと、例えば、第１ゲート電極１５Ａでは拡幅領域１５ＡＷが、第２ゲート電極１５Ｂではより小さな幅ＷBEの一方の端部が、それぞれ平面視で半導体膜１３に重なって配置される（図５）。このとき、第１ゲート電極１５Ａのゲート長ＬAWは、拡幅領域１５ＡＷの幅ＷAEと等しくなり、第２ゲート電極１５Ｂのゲート長ＬBSは、第２ゲート電極１５Ｂの幅ＷB（ゲート長ＬB）よりも小さくなる。
【００２６】
金属酸化膜１６は、例えば基板１１の全面に設けられ、第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂを覆うとともに、半導体膜１３の低抵抗領域１３ｂに接している。この金属酸化膜１６としては、例えば、酸化アルミニウム（Ａｌ2Ｏ3）膜を用いることができる。このような低抵抗領域１３ｂに接する金属酸化膜１６を設けることにより、低抵抗領域１３ｂの電気抵抗を安定して維持することができる。金属酸化膜１６には、酸化チタン（ＴｉＯ2），酸化タングステン（ＷＯ3），タンタルオキサイド（Ｔａ2Ｏ5）またはジルコニウムオキサイド（ＺｒＯ2）等を用いるようにしてもよい。
【００２７】
層間絶縁膜１７は、例えば基板１１の全面に設けられている。層間絶縁膜１７は、例えば、金属酸化膜１６に近い位置から順に、層間絶縁膜１７ａ，層間絶縁膜１７ｂおよび層間絶縁膜１７ｃがこの順に積層された積層膜により構成されている。層間絶縁膜１７ａには、例えば酸化シリコン（ＳｉＯ2）膜を用いることができる。層間絶縁膜１７ａには、窒化シリコン（ＳｉＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜等を用いるようにしてもよい。層間絶縁膜１７ｂには、例えば酸化アルミニウム（Ａｌ2Ｏ3）膜を用いることができる。層間絶縁膜１７ｃには、例えば感光性を有する樹脂膜を用いることができる。具体的には、層間絶縁膜１７ｃは、例えばポリイミド樹脂膜により構成されている。層間絶縁膜１７ｃには、ノボラック樹脂またはアクリル樹脂等を用いるようにしてもよい。
【００２８】
ソース・ドレイン電極１８Ａ，１８Ｂは、トランジスタ１０のソースまたはドレインとして機能するものであり、例えば、上記第１ゲート電極１５Ａ，第２ゲート電極１５Ｂの構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極１８Ａ，１８Ｂとしては、電気伝導性の良い材料が選択されることが望ましい。ソース・ドレイン電極１８Ａ，１８Ｂは、層間絶縁膜１７および金属酸化膜１６を貫通する接続孔を介して半導体膜１３の低抵抗領域１３ｂに接続されている。例えば、ソース・ドレイン電極１８Ａは、第１ゲート電極１５Ａにより近い位置の低抵抗領域１３ｂ、ソース・ドレイン電極１８Ｂは、第２ゲート電極１５Ｂにより近い位置の低抵抗領域１３ｂにそれぞれ接続されている。
【００２９】
［製造方法］
上記のようなトランジスタ１９は、例えば次のようにして製造することができる。まず、基板１１の全面にＵＣ膜１２を形成する。次いで、このＵＣ膜１２上に、例えば酸化物半導体材料を例えばスパッタ法等により成膜した後、例えばフォトリソグラフィおよびエッチングにより、所定の形状にパターニングして半導体膜１３を形成する。その後、以下のようなフォトリソグラフィ工程を用いて、半導体膜１３上に、第１ゲート絶縁膜１４Ａ，第２ゲート絶縁膜１４Ｂおよび第１ゲート電極１５Ａ，第２ゲート電極１５Ｂを形成する。まず、基板１１の全面に絶縁膜および導電膜をこの順に成膜する。続いて、この導電膜上に所定のパターンを有するフォトレジストを形成する。このフォトレジストを用いて、まず、導電膜をパターニングした後、続けて、絶縁膜のパターニングを行う。これにより、平面視で第１ゲート電極１５Ａ，第２ゲート電極１５Ｂそれぞれと同一形状の第１ゲート絶縁膜１４Ａ，第２ゲート絶縁膜１４Ｂが形成される。このとき、半導体膜１３の第１ゲート絶縁膜１４Ａ，第２ゲート絶縁膜１４Ｂから露出した領域が、例えばドライエッチングにより低抵抗化され、半導体膜１３の低抵抗領域１３ｂが形成される。低抵抗領域１３ｂは、金属酸化膜１６からの酸素の引き抜き等により形成するようにしてもよい。
【００３０】
この後、基板１１の全面に、金属酸化膜１６および層間絶縁膜１７をこの順に形成する。最後に層間絶縁膜１７上に、ソース・ドレイン電極１８Ａ，１８Ｂを形成することにより、図１，２に示したトランジスタ１０が完成する。
【００３１】
［作用、効果］
本実施の形態のトランジスタ１０では、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂに閾値電圧以上のオン電圧が印加されると、半導体膜１３のチャネル領域１３ａ１，１３ａ２が活性化される。これにより、チャネル領域１３ａ１，１３ａ２を間にした一対の低抵抗領域１３ｂ間に電流が流れる。
【００３２】
本実施の形態のトランジスタ１０では、第１ゲート電極１５Ａの一方の端部に拡幅領域１５ＡＷが設けられているので、半導体膜１３と第１ゲート電極１５Ａ，第２ゲート電極１５Ｂとの位置関係がずれても、実効のゲート長、即ち、第１ゲート電極１５Ａのゲート長ＬAWと第２ゲート電極１５Ｂのゲート長ＬBSとの和が小さくなりにくい。以下、これについて比較例を用いて説明する。
【００３３】
図６は、比較例にかかるトランジスタ（トランジスタ１００）の模式的な平面構成を表したものである。このトランジスタ１００は、第１ゲート電極（第１ゲート電極１５０Ａ）および第２ゲート電極１５Ｂを有しており、第１ゲート電極１５０Ａおよび第２ゲート電極１５Ｂはともに、その一方の端部の幅が徐々に小さくなっている。即ち、トランジスタ１００の第１ゲート電極１５０Ａには拡幅領域（図１の拡幅領域１５ＡＷ）が設けられていない。第１ゲート電極１５０Ａおよび第２ゲート電極１５Ｂの一方の端部は、半導体膜１３から、例えば距離Ｄ１００だけ突き出して配置されている。
【００３４】
図７は、距離Ｄ１００が十分に大きいときのトランジスタ１００のドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を表したものである。距離Ｄ１００が十分に大きいとき、第１ゲート電極１５０Ａのゲート長Ｌ150A，第２ゲート電極１５Ｂのゲート長ＬBはそれぞれ、第１ゲート電極１５０Ａ，第２ゲート電極１５Ｂの幅Ｗ150A，ＷBに等しくなる。したがって、設計通りに十分なゲート長（ゲート長Ｌ150Aとゲート長ＬBとの和）が確保される。
【００３５】
一方、図８に示したように、距離Ｄ１００が小さくなると、第２ゲート電極１５Ｂと同様に、幅Ｗ150Aよりも小さな幅の第１ゲート電極１５０Ａの一方の端部に、平面視で半導体膜１３が重なる。このため、第２ゲート電極１５Ｂのゲート長ＬBSと同様に、第１ゲート電極１５０Ａのゲート長Ｌ150ASも幅Ｗ150A（ゲート長Ｌ150A）よりも小さくなる。例えば、半導体膜１３と第１ゲート電極１５０Ａ，第２ゲート電極１５Ｂとのアライメントずれが生じることにより、距離Ｄ１００が小さくなる。高精細化を実現するために、第１ゲート電極１５０Ａ，第２ゲート電極１５Ｂの幅Ｗ150A，ＷBを小さくすると、よりアライメントずれが生じやすくなる。
【００３６】
図９は、距離Ｄ１００を小さくしたときのトランジスタ１００のドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を表している。距離Ｄ１００を小さくしたときに、第１ゲート電極１５０Ａのゲート長Ｌ150ASも小さくなると、実効のゲート長が小さくなり、デプレッション側に閾値電圧Ｖｔｈが変動する。このような閾値電圧Ｖｔｈの変動等の特性の変化に起因して、複数のトランジスタ１００間で特性のばらつきが生じるおそれがある。
【００３７】
図１０は、ゲート長と閾値電圧Ｖｔｈとの関係を表したものである。閾値電圧Ｖｔｈは、実効のゲート長の大きさに依存しており、ゲート長が小さいと閾値電圧Ｖｔｈがデプレッション側に変動する。
【００３８】
図１１は、第１ゲート電極１５０Ａ，第２ゲート電極１５Ｂが半導体膜１３から突き出す距離Ｄ１００と、閾値電圧Ｖｔｈとの関係を表したものである。距離Ｄ１００が十分に大きいとき、閾値電圧Ｖｔｈは安定して維持される。
【００３９】
距離Ｄ１００が、例えば６μｍ以上であれば、仮に、半導体膜１３と第１ゲート電極１５０Ａ，第２ゲート電極１５Ｂとのアライメントずれが生じても、第１ゲート電極１５０Ａ，第２ゲート電極１５Ｂのゲート長Ｌ150A，ＬBが確保され、閾値電圧Ｖｔｈを安定して維持することが可能となる。しかしながらこの場合には、余分な距離Ｄ１００が必要となり、高精細化の実現が困難となる。
【００４０】
図１２に示したように、距離Ｄ１００が例えば２μｍのとき、閾値電圧Ｖｔｈはばらつき易く、安定した値に維持することが困難である。
【００４１】
これに対し、トランジスタ１０では、第１ゲート電極１５Ａの一方の端部に拡幅領域１５ＡＷを設けるようにしたので、仮に、半導体膜１３と第１ゲート電極１５Ａ，第２ゲート電極１５Ｂとのアライメントずれが生じたとしても（図５）、第１ゲート電極１５Ａのゲート長ＬAWと第２ゲート電極１５Ｂのゲート長ＬBSとの和は小さくなりにくい。具体的には、第２ゲート電極１５Ｂが、設計時（図４）のゲート長ＬBよりも小さいゲート長ＬBSになったとしても、第１ゲート電極１５Ａは、設計時のゲート長ＬAよりも大きいゲート長ＬAWが確保される。したがって、実効のゲート長を所定の大きさに維持することができる。
【００４２】
図１３Ａ，１３Ｂは、トランジスタ１０のドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を表している。図１３Ａは、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂがそれぞれ、ゲート長ＬA,ＬBを有するときのドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を表したものである。図１３Ｂは、図１３Ａに、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂがそれぞれ、ゲート長ＬAW,ＬBSを有するときのドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を重ねて表したものである。
【００４３】
このように、トランジスタ１０では、第１ゲート電極１５Ａに拡幅領域１５ＡＷが設けられているので、閾値電圧Ｖｔｈの変動が生じず、安定したトランジスタ特性を実現することができる。
【００４４】
また、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂが、半導体膜１３から突き出す距離Ｄを過剰に大きくする必要はなく、例えば距離Ｄが２μｍであっても、第１ゲート電極１５Ａのゲート長ＬAWが確保される。
【００４５】
以上説明したように本実施の形態では、第１ゲート電極１５Ａに拡幅領域１５ＡＷを設けるようにしたので、仮にアライメントずれ等に起因して半導体膜１３と第１ゲート電極１５Ａ，第２ゲート電極１５Ｂとの位置関係がずれても、実効のゲート長を所定の大きさに維持することができる。よって、閾値電圧Ｖｔｈ等のトランジスタ特性を安定化させ、複数のトランジスタ１０間での特性のばらつきを抑えることができる。
【００４６】
また、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂが、半導体膜１３から突き出す距離Ｄを過剰に大きくする必要がないので、高精細化を実現し易い。更に、厳密なアライメントを要しないので、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂの幅ＷA，ＷBを小さくし易い。したがって、この点においても高精細化を実現し易い。
【００４７】
以下、本実施の形態の変形例について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
【００４８】
＜変形例１＞
図１４は、上記実施の形態の変形例１に係るトランジスタ（トランジスタ１０Ａ）の模式的な平面構成を表している。このトランジスタ１０Ａでは、第２ゲート電極１５Ｂにも拡幅領域（拡幅領域１５ＢＷ）が設けられている。この点を除き、トランジスタ１０Ａは上記実施の形態のトランジスタ１０と同様の構成を有し、その作用および効果も同様である。
【００４９】
トランジスタ１０Ａでは、第１ゲート電極１５Ａの一方の端部に拡幅領域１５ＡＷが設けられ、かつ、第２ゲート電極１５Ｂの一方の端部に拡幅領域１５ＢＷ（第２拡幅領域）が設けられている。拡幅領域１５ＢＷでは、その幅ＷBEが第２ゲート電極１５Ｂの他の部分の幅ＷBよりも大きくなっている。これにより、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂの一方の端部では、第１ゲート電極１５Ａ（拡幅領域１５ＡＷ）の幅ＷAEと第２ゲート電極１５Ｂ（拡幅領域１５ＢＷ）の幅ＷBEとの和が小さくなりにくい。具体的には、第１ゲート電極１５Ａの幅ＷAEと第２ゲート電極１５Ｂの幅ＷBEとの和が、他の部分の第１ゲート電極１５Ａ，第２ゲート電極１５Ｂの幅ＷA，幅ＷBの和よりも大きくなる。これにより、半導体膜１３と第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂとのアライメントずれ等が生じた場合にも、閾値電圧Ｖｔｈ等のトランジスタ特性を安定化することが可能となる。拡幅領域１５ＢＷの長さ（図１４のＹ方向の大きさ）は、例えば１μｍ〜５μｍである。この拡幅領域１５ＢＷは、例えば、半導体膜１３から突き出して、平面視で半導体膜１３の外側に配置されていてもよく（図１４）、あるいは平面視で半導体膜１３に重なって配置されていてもよい（後述の図１６参照）。
【００５０】
図１５，１６は、第１ゲート電極１５Ａのゲート長ＬA，ＬAWおよび第２ゲート電極１５Ｂのゲート長ＬB，ＬWBを表している。図１５は、例えば図１４に示したように、第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂが、半導体膜１３から突き出す距離Ｄが十分に大きいときの第１ゲート電極１５Ａのゲート長（ゲート長ＬA）および第２ゲート電極１５Ｂのゲート長（ゲート長ＬB）を表している。図１６は、第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂが、半導体膜１３から突き出す距離Ｄが小さいときの第１ゲート電極１５Ａのゲート長（ゲート長ＬAW）および第２ゲート電極１５Ｂのゲート長（ゲート長ＬBW）を表している。
【００５１】
距離Ｄが十分に大きいとき、第１ゲート電極１５Ａの拡幅領域１５ＡＷおよび第２ゲート電極１５Ｂの拡幅領域１５ＢＷがともに、平面視で半導体膜１３の外側に配置される（図１６）。このとき、第１ゲート電極１５Ａのゲート長ＬAおよび第２ゲート電極１５Ｂのゲート長ＬBは、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂそれぞれの幅ＷA，ＷBと等しくなる。距離Ｄが小さいと、例えば、第１ゲート電極１５Ａの拡幅領域１５ＡＷおよび第２ゲート電極１５Ｂの拡幅領域１５ＢＷが、それぞれ平面視で半導体膜１３に重なって配置される（図１６）。このとき、第１ゲート電極１５Ａのゲート長ＬAWは、拡幅領域１５ＡＷの幅ＷAEと等しくなり、第２ゲート電極１５Ｂのゲート長ＬBWは、拡幅領域１５ＢＷの幅ＷBEと等しくなる。したがって、トランジスタ１０Ａでは、半導体膜１３と第１ゲート電極１５Ａ，第２ゲート電極１５Ｂとのアライメントずれが生じると、実効のゲート長が大きくなる。実効のゲート長が大きくなると、多少のトランジスタ特性の変動はあるものの、実効のゲート長が小さくなる場合に比べてトランジスタ特性の変動量は少ない。
【００５２】
図１７は、トランジスタ１０Ａのドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を表したものである。図１７では、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂがそれぞれ、ゲート長ＬA,ＬBを有するときのドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性と、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂがそれぞれ、ゲート長ＬAW,ＬBWを有するときのドレイン電流Ｉｄ―ゲート電圧Ｖｇ特性を重ねて表している。
【００５３】
このように、トランジスタ１０Ａでは、アライメントずれ等に起因して閾値電圧Ｖｔｈがエンハンスメント側に変動する可能性があるものの、変動量は小さい。したがって、トランジスタ１０と同様に、トランジスタ１０Ａでも閾値電圧Ｖｔｈ等のトランジスタ特性を安定化させることが可能となる。
【００５４】
＜変形例２＞
図１８は、上記実施の形態の変形例２に係るトランジスタ（トランジスタ１０Ｂ）の模式的な平面構成を表している。このトランジスタ１０Ｂでは、第１ゲート電極１５Ａの拡幅領域１５ＡＷと第２ゲート電極１５Ｂの一方の端部とが連結されている。この点を除き、トランジスタ１０Ｂは上記実施の形態のトランジスタ１０と同様の構成を有し、その作用および効果も同様である。
【００５５】
トランジスタ１０Ｂは、第１ゲート電極１５Ａの一方の端部と、第２ゲート電極１５Ｂの一方の端部との間に連結部（連結部Ｃ）を有している。連結部Ｃは、第１ゲート電極１５Ａの一方の端部と第２ゲート電極１５Ｂの一方の端部とをつなぐためのものであり、例えば、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂの構成材料と同様の材料により構成されている。連結部Ｃの幅（図１８のＸ方向の大きさ）は、拡幅領域１５ＡＷと第２ゲート電極１５Ｂの一方の端部との間の距離と等しく、例えば１μｍ〜４μｍである。連結部Ｃの長さ（図１８のＹ方向の大きさ）は、拡幅領域１５ＡＷの長さよりも小さいことが好ましく、例えば１μｍ〜２μｍである。
【００５６】
第１ゲート電極１５Ａの一方の端部、第２ゲート電極１５Ｂの一方の端部または連結部Ｃには、後退部（後退部１５Ｒ）が設けられていることが好ましい。後退部１５Ｒは、先端面に設けられた凹部である。この後退部１５Ｒを設けることにより、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂの一方の端部で、第１ゲート電極１５Ａ（拡幅領域１５ＡＷ）の幅ＷAEと第２ゲート電極１５Ｂの幅ＷBEとの和が大きくなり過ぎるのを抑えることができる。
【００５７】
このようなトランジスタ１０Ｂも、トランジスタ１０と同様に、閾値電圧Ｖｔｈ等のトランジスタ特性を安定化させることが可能となる。
【００５８】
＜変形例３＞
図１９は、上記実施の形態の変形例３に係るトランジスタ（トランジスタ１０Ｃ）の模式的な平面構成を表している。このトランジスタ１０Ｃは、トリプルゲート構造のトランジスタであり、第１ゲート電極１５Ａ，第２ゲート電極１５Ｂに加えて第３ゲート電極（第３ゲート電極１５Ｃ）を有している。この点を除き、トランジスタ１０Ｃは上記実施の形態のトランジスタ１０と同様の構成を有し、その作用および効果も同様である。
【００５９】
第３ゲート電極１５Ｃは、第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂと、チャネル長方向（例えば図１９のＸ方向）に並んで配置され、半導体膜１３の延在方向と交差する方向（例えば図１９のＹ方向）に延在している。トランジスタ１０Ｃでは、チャネル長方向に沿って、第３ゲート電極１５Ｃ、第１ゲート電極１５Ａおよび第２ゲート電極１５Ｂがこの順に配置されている。即ち、拡幅領域１５ＡＷが設けられた第１ゲート電極１５Ａが第３ゲート電極１５Ｃと第２ゲート電極１５Ｂとの間に配置されている。
【００６０】
図２０Ａ，２０Ｂに示したように、チャネル長方向に沿って、第１ゲート電極１５Ａ、第３ゲート電極１５Ｃおよび第２ゲート電極１５Ｂの順に配置されていてもよく（図２０Ａ）、第３ゲート電極１５Ｃ、第２ゲート電極１５Ｂおよび第１ゲート電極１５Ａの順に配置されていてもよい（図２０Ｂ）。
【００６１】
図２１に示したように、第２ゲート電極１５Ｂに拡幅領域１５ＢＷを設けるようにしてもよい。
【００６２】
図２２に示したように、第３ゲート電極１５Ｃの一方の端部にも拡幅領域（拡幅領域１５ＣＷ）を設けるようにしてもよい。このとき、例えば第１ゲート電極１５Ａ、第２ゲート電極１５Ｂおよび第３ゲート電極１５Ｃの全てに拡幅領域１５ＡＷ，１５ＢＷ，１５ＣＷが設けられている。
【００６３】
このようなトランジスタ１０Ｃも、トランジスタ１０と同様に、閾値電圧Ｖｔｈ等のトランジスタ特性を安定化させることが可能となる。
【００６４】
＜適用例１＞
上記実施の形態および変形例において説明したトランジスタ１０，１０Ａ，１０Ｂ，１０Ｃは、例えば表示装置（後述の図２３の表示装置２Ａ）および撮像装置（後述の図２４の撮像装置２Ｂ）等の駆動回路に用いることができる。
【００６５】
図２３は、表示装置２Ａの機能ブロック構成を示したものである。表示装置２Ａは、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置２Ａは、例えばタイミング制御部３１と、信号処理部３２と、駆動部３３と、表示画素部３４とを備えている。
【００６６】
タイミング制御部３１は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部３２等の駆動制御を行うものである。信号処理部３２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部３３に出力するものである。駆動部３３は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部３４の各画素を駆動するものである。表示画素部３４は、例えば有機ＥＬ素子または液晶表示素子等の表示素子と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部３３または表示画素部３４の一部を構成する各種回路に、上述のトランジスタ１０，１０Ａ，１０Ｂ，１０Ｃが用いられる。
【００６７】
図２４は、撮像装置２Ｂの機能ブロック構成を示したものである。撮像装置２Ｂは、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２Ｂは、例えばタイミング制御部３５と、駆動部３６と、撮像画素部３７と、信号処理部３８とを備えている。
【００６８】
タイミング制御部３５は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部３６の駆動制御を行うものである。駆動部３６は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部３７の各画素から信号を読み出す駆動を行うものである。撮像画素部３７は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部３８は、撮像画素部３７から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部３６または撮像画素部３７の一部を構成する各種回路に、上述のトランジスタ１０，１０Ａ，１０Ｂ，１０Ｃが用いられる。
【００６９】
＜電子機器の例＞
上記表示装置２Ａおよび撮像装置２Ｂ等は、様々なタイプの電子機器に用いることができる。図２５に、電子機器３の機能ブロック構成を示す。電子機器３としては、例えばテレビジョン装置、パーソナルコンピュータ（ＰＣ）、スマートフォン、タブレット型ＰＣ、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。
【００７０】
電子機器３は、例えば上述の表示装置２Ａ（または撮像装置２Ｂ）と、インターフェース部４０とを有している。インターフェース部４０は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部４０は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。
【００７１】
以上、実施の形態等を挙げて説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。
【００７２】
また、上記実施の形態等では、半導体膜１３は、酸化物半導体材料のほか、アモルファスシリコン，微結晶シリコン，多結晶シリコンまたは有機半導体等の半導体材料を用いて構成するようにしてもよい。
【００７３】
更に、トランジスタ１０，１０Ａ，１０Ｂ，１０Ｃは、ボトムゲート型の薄膜トランジスタであってもよい。
【００７４】
上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
【００７５】
尚、本技術は以下のような構成を取ることも可能である。
（１）
酸化物半導体材料を含み、第１方向に延在する半導体膜と、
前記半導体膜に対向して設けられ、第２方向に延在するとともに、互いに前記第１方向に並んで配置された第１ゲート電極および第２ゲート電極とを備え、
前記第１ゲート電極の一方の端部には、前記第１ゲート電極の他の部分の幅よりも大きい幅を有する第１拡幅領域が設けられている
トランジスタ。
（２）
前記第２ゲート電極の一方の端部の幅は、前記第２ゲート電極の他の部分の幅よりも小さくなっている
前記（１）に記載のトランジスタ。
（３）
前記第２ゲート電極の一方の端部に、前記第２ゲート電極の他の部分の幅よりも大きい幅を有する第２拡幅領域が設けられている
前記（１）に記載のトランジスタ。
（４）
前記第１ゲート電極の他方の端部と前記第２ゲート電極の他方の端部とが連結されている
前記（１）ないし（３）のうちいずれか１つに記載のトランジスタ。
（５）
前記第１ゲート電極の一方の端部と前記第２ゲート電極の一方の端部とが連結されており、
前記第１ゲート電極の一方の端部、前記第２ゲート電極の一方の端部または前記第１ゲート電極の一方の端部と前記第２ゲート電極の一方の端部との連結部に、前記第２方向の後退部が設けられている
前記（１）ないし（４）のうちいずれか１つに記載のトランジスタ。
（６）
更に、前記第２方向に延在し、かつ、前記第１ゲート電極および前記第２ゲート電極と前記第１方向に並んで配置された第３ゲート電極を有する
前記（１）ないし（５）のうちいずれか１つに記載のトランジスタ。
（７）
更に、基板と、
前記半導体膜と前記第１ゲート電極との間の第１ゲート絶縁膜と、
前記半導体膜と前記第２ゲート電極との間の第２ゲート絶縁膜とを有し、
前記基板に近い位置から順に、前記半導体膜と、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜と、前記第１ゲート電極および前記第２ゲート電極とが配置されている
前記（１）ないし（６）のうちいずれか１つに記載のトランジスタ。
（８）
前記第１ゲート電極の一方の端部および前記第２ゲート電極の一方の端部は、前記半導体膜から突き出して配置されている
請求項１に記載のトランジスタ。
（９）
平面視で、前記半導体膜の外側に前記第１ゲート電極の前記第１拡幅領域が配置されている
前記（８）に記載のトランジスタ。
（１０）
平面視で、前記半導体膜に前記第１ゲート電極の前記第１拡幅領域が重なって配置されている
前記（８）に記載のトランジスタ。
（１１）
表示素子および前記表示素子を駆動するトランジスタを備え、
前記トランジスタは、
酸化物半導体材料を含み、第１方向に延在する半導体膜と、
前記半導体膜に対向して設けられ、第２方向に延在するとともに、互いに前記第１方向に並んで配置された第１ゲート電極および第２ゲート電極とを含み、
前記第１ゲート電極の一方の端部には、前記第１ゲート電極の他の部分の幅よりも大きい幅を有する第１拡幅領域が設けられている
表示装置。
【符号の説明】
【００７６】
１０，１０Ａ，１０Ｂ，１０Ｃ，…トランジスタ、１１…基板、１２，１２ａ，１２ｂ…ＵＣ膜、１３…半導体膜、１３ａ１，１３ａ２…チャネル領域、１３ｂ…低抵抗領域、１４Ａ…第１ゲート絶縁膜、１４Ｂ…第２ゲート絶縁膜、１５Ａ…第１ゲート電極、１５Ｂ…第２ゲート電極、１５Ｃ…第３ゲート電極、１５ＡＷ，１５ＢＷ，１５ＣＷ…拡幅領域、１５Ｒ…後退部、１６…金属酸化膜、１７，１７ａ，１９ｂ，１９ｃ…層間絶縁膜、１８Ａ，１８Ｂ…ソース・ドレイン電極、２Ａ…表示装置、２Ｂ…撮像装置、３…電子機器、３１，３５…タイミング制御部、３２，３８…信号処理部、３３，３６…駆動部、３４…表示画素部、３７…撮像画素部、４０…インターフェース部、ＷA，ＷAE，ＷB，ＷBE…幅、ＬA，ＬAW，ＬB，ＬBS，ＬBW…ゲート長、Ｄ…距離、Ｃ…連結部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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