(57)【要約】【課題】本発明が解決しようとする課題は、耐熱性の高い、酸化物半導体を用いたトランジスタ、メモリ及びトランジスタの製造方法を提供する。【解決手段】上記の課題を達成するために、実施形態のトランジスタは、ゲート電極２と、ゲート電極２上に設けられたゲート絶縁層３と、ゲート絶縁層３上に設けられた酸化物半導体層４と、酸化物半導体４上に設けられた酸素供給層５と、酸素供給層５上に設けられた第１酸素バリア層６と、酸化物半導体層に接続された酸素供給層及び第１酸素バリア層６を貫通して設けられたソース電極８と、ソース電極８と離間し、酸化物半導体層４に接続された酸素供給層５及び第１酸素バリア層６を貫通して設けられたドレイン電極７と、を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられた酸化物半導体層と、
前記酸化物半導体上に設けられた酸素供給層と、
前記酸素供給層上に設けられた第１酸素バリア層と、
前記酸素供給層及び前記第１酸素バリア層を貫通して設けられ、前記酸化物半導体層に接続されたソース電極と、
前記ソース電極と離間し、前記酸素供給層及び前記第１酸素バリア層を貫通して設けられ、前記酸化物半導体層に接続されたドレイン電極と、
を具備するトランジスタ。
【請求項２】
第１酸素バリア層と、
ゲート電極と、
前記ゲート電極及び前記第１酸素バリア層の間に設けられたゲート絶縁層と、
前記ゲート絶縁層及び前記第１酸素バリア層の間に設けられる第１部分と前記ゲート電極から前記第１酸素バリア層への第１方向に対して交差する方向において前記第１部分と並ぶ第２部分とを含む酸化物半導体層と、
前記酸化物半導体層及び前記第１酸素バリア層の間に設けられた酸素供給層と、
前記第１部分と電気的に接続されたソース電極と、
前記第２部分と電気的に接続されたドレイン電極と、を具備し、
前記ソース電極及び前記ドレイン電極の少なくとも一方の前記第１方向における厚さは、前記第１方向における前記第１酸素バリア層の厚さと前記酸素供給層の厚さを加えた厚さよりも厚いトランジスタ。
【請求項３】
前記第１方向に対して交差する方向において、前記ゲート絶縁層と隣接する層間絶縁層と、
前記層間絶縁層上に設けられた第２酸素バリア層と、を具備し、
前記第２酸素バリア層上にも前記酸素供給層及び前記第１酸素バリア層が設けられた請求項１または２記載のトランジスタ。
【請求項４】
前記酸素供給層と前記ソース電極及び前記ドレイン電極との間にさらに前記第１酸素バリア層が設けられる請求項１乃至３のいずれか記載のトランジスタ。
【請求項５】
前記第２酸素バリア層の材料は、前記酸化物半導体層の材料と同じである請求項３記載のトランジスタ。
【請求項６】
前記層間絶縁層上において、前記第１酸素バリア層は、さらに前記酸素供給層の側方にも設けられている請求項３乃至５のいずれか記載のトランジスタ。
【請求項７】
請求項６記載のトランジスタと
前記トランジスタに電気的に接続されたメモリセルを備えたメモリ。
【請求項８】
絶縁層を形成する工程と、    
前記絶縁層上に導電層を形成する工程と、  
前記導電層をパターニングしてゲート電極を形成する工程と、    
前記ゲート電極上にゲート絶縁層を形成する工程と、  
前記ゲート絶縁層上に酸化物半導体層を形成する工程と、  
前記酸化物半導体層をパターンニングする工程と、    
前記酸化物半導体層上に酸素供給層を形成する工程と、    
前記酸素供給層上に第１酸素バリア層を形成する工程と、  
前記酸素供給層及び前記第１酸素バリア層に第１及び第２コンタクトホールを形成する工程と、
前記第１及び第２のコンタクトホールにソース電極及びドレイン電極をそれぞれ形成する工程と、
を具備するトランジスタ製造方法。
【請求項９】
絶縁層を形成する工程と、    
前記絶縁層上に導電層を形成する工程と、  
前記導電層をパターニングしてゲート電極を形成する工程と、  
前記ゲート電極上にゲート絶縁層を形成する工程と、  
前記ゲート絶縁層上に酸化物半導体層を形成する工程と、
前記酸化物半導体層と第１酸素バリア層を同時にパターンニングする工程と、    
前記酸化物半導体層上に酸素供給層を形成する工程と、    
前記酸素供給層上に第２酸素バリア層を形成する工程と、  
前記酸素供給層及び前記第２酸素バリア層に第１及び第２コンタクトホールを形成する工程と、
前記第１及び第２コンタクトホールにソース電極及びドレイン電極をそれぞれ形成する工程と、
を具備するトランジスタの製造方法。
【請求項１０】
前記酸素供給層に前記側部を形成する工程を
さらに具備する請求項９記載のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、トランジスタ、メモリ及びトランジスタの製造方法に関する。
【背景技術】
【０００２】
次世代の薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）の半導体層材料として、酸化物半導体が近年注目されている。中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（以下、ＩｎＧａＺｎＯ）などのアモルファス酸化物半導体を用いたＴＦＴが注目されている。酸化物半導体ＴＦＴは、４００℃程度以下の低温で形成可能なため、ＬＳＩの配線工程中に形成することが可能である。また、リーク電流が非常に小さく耐圧も高いため高性能なスイッチとしても注目されている。しかし酸化物半導体ＴＦＴを含んだ半導体装置を製造する際に行われる水素シンター等の熱処理工程において、酸化物半導体ＴＦＴの耐熱性が低かった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−００８９４６号公報
【特許文献２】特開２０１５−０８８７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、耐熱性の高い、酸化物半導体を用いたトランジスタ、メモリ及びトランジスタの製造方法を提供する。
【課題を解決するための手段】
【０００５】
上記の課題を達成するために、実施形態のトランジスタは、ゲート電極と、ゲート電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体上に設けられた酸素供給層と、酸素供給層上に設けられた第１酸素バリア層と、酸化物半導体層に接続された酸素供給層及び第１酸素バリア層を貫通して設けられたソース電極と、ソース電極と離間し、酸化物半導体層に接続された酸素供給層及び第１酸素バリア層を貫通して設けられたドレイン電極と、を具備する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態のトランジスタの断面図である。
【図２】第１の実施形態のトランジスタの製造方法を説明するための図である。
【図３】第２の実施形態のトランジスタの断面図である。
【図４】第２の実施形態のトランジスタの製造方法を説明するための図である。
【図５】第３の実施形態のトランジスタの断面図である。
【図６】第３の実施形態のトランジスタの製造方法を説明するための図である。
【図７】第４の実施形態のトランジスタの透視図(a)と第４の実施形態のトランジスタのA-A’断面図(b)である。
【図８】第４の実施形態のトランジスタの製造方法を説明するための図である。
【図９】ＮＡＮＤメモリチップに含まれる物理ブロックの１例を示す回路図(a)と本実施形態に係るＴＦＴの断面図とメモリと周辺トランジスタへの接続関係(b)である。
【発明を実施するための形態】
【０００７】
以下図面を参照して、本発明の実施形態を説明する。同じ符号が付されているものは、互いに対応するものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比が異なって表される場合もある。
【０００８】
本明細書内の「上」は積層体の積層方向を示しており、また、「側面」及び「側方」は積層方向に交差する方向を示している。交差する方向としては、典型的には直交する方向が挙げられるが、必ずしもこれに限定されることは無い。一方、第１方向は積層体の積層方向を示しており、第２方向は第１方向と交差する方向を示している。なお、積層方向は、典型的には、積層体に含まれる２つの層同士の間を最短で結ぶ方向に対応している。また、「垂直」は、厳密な垂直だけを表すものではない。例えば製造工程におけるばらつきなどを含み実質的に垂直であればよい。
【０００９】
（第１の実施形態）
図１は、実施形態に係る酸化物半導体を用いたＴＦＴを示す断面構造図である。
【００１０】
第１の実施形態に係るＴＦＴは、図１に示すように、基板１上に絶縁層１３が設けられ、絶縁層１３上にゲート電極２が設けられている。絶縁層１３及びゲート電極２を覆うようにゲート絶縁層３が設けられている。ゲート電極２上のゲート絶縁層３上に酸化物半導体層４が設けられている。
【００１１】
ゲート絶縁層３上及び酸化物半導体層４を覆うように酸素供給層５が設けられている。酸素供給層５上に第１酸素バリア層６が設けられている。酸化物半導体層４から第１酸素バリア層６上まで、ソース電極８及びドレイン電極７が突き抜けている。ソース電極８及びドレイン電極７は、互いに接しないように配置されている。
【００１２】
また、実施形態に係る酸化物半導体を用いたＴＦＴは、基板と、第１酸素バリア層と、基板及び第１酸素バリア層の間に設けられた絶縁層と、絶縁層及び第１酸素バリア層の間に設けられたゲート電極と、ゲート電極及び第１酸素バリア層の間に設けられたゲート絶縁層と、ゲート絶縁層及び第１酸素バリア層の間に設けられ、第１部分と、基板からバリア層を第１方向に対して直交する方向において第１部分と並び、第１部分と電気的に接続された第２部分を含む酸化物半導体層と、酸化物半導体層及び第１酸素バリア層の間に設けられた酸素供給層と、第１部分と電気的に接続されたソース電極と、第２部分と電気的に接続されたドレイン電極と、を具備し、ソース電極及びドレイン電極の少なくとも一方は、第１方向において第１酸素バリア層と酸素供給層の厚さを加えた厚さよりも厚いともいえる。
【００１３】
基板１は、ガラスやＳｉＣ、プラスチックのように可視光が透過する材料を用いてもよい。また、シリコンやステンレスのような光を透過しない材料を用いてもよい。
【００１４】
絶縁層１３は、例えば、酸化シリコン、窒化シリコン、及び酸窒化シリコンの少なくともいずれかを含む。絶縁層１３は、例えばシリコン酸化膜、またはシリコン窒化膜が用いられる。絶縁層１３には、例えば、シリコン酸化膜とシリコン窒化膜とを含む積層膜を用いてもよい。
【００１５】
ゲート電極２は、各種導電性材料が用いられる。例えば、ゲート電極２は、Ａｌ，Ｍｏ，Ｃｕ，Ｔｉ，Ｗやこれらの合金や積層膜が用いられる。
【００１６】
ゲート絶縁層３は、例えば、酸化シリコン、窒化シリコン、及び酸窒化シリコンの少なくともいずれかを含む。ゲート絶縁層３には、例えば、シリコン酸化膜とシリコン窒化膜とを含む積層膜を用いてもよい。
【００１７】
酸化物半導体層４には、例えば、ＩｎＧａＺｎＯ、ＩｎＳｎＺｎＯ、ＡｌＩｎＺｎＯ、ＡｌＩｎＧａＺｎＯ、ＩｎＧａＳｉＯ、ＩＴＯ、ＩｎＯ、ＩｎＧａＯ、ＺｎＯ、ＡｌＺｎＯなどの材料が用いられる。
【００１８】
酸素供給層５は、酸化物半導体層４の酸素が欠損した場合に、酸素を供給する役割を担っている。酸素供給層５は、例えば、酸化シリコン及び窒化シリコンなどである。有機樹脂でもよい。酸素供給層５は、酸素を放出するだけでなく、水素の放出量が少ないという点も重要である。そのため、窒化シリコン膜よりも酸化シリコン膜を用いる方が望ましい。
【００１９】
第１酸素バリア層６は、酸素供給層５の酸素を保持するために設けられ、酸素が第１バリア層６よりも上に拡散するのを防ぐ役割を担っている。第１酸素バリア層６は、例えば、金属酸化膜が用いられる。第１酸素バリア層６は、例えば、Ａｌ及びＭｇの少なくともいずれかを含む酸化膜である。
【００２０】
また、ソース電極８及びドレイン電極７は、Ｃｕ、Ｔｉ、Ａｌ、Ｍｏ、Ｔａ及びＷやこれらの合金や積層膜の少なくともいずれかを含む。ソース電極８及びドレイン電極７には、例えば、Ｔｉ／Ａｌ／Ｔｉ、またはＭｏ／Ａｌ／Ｍｏなどの積層膜が用いられ、ＩＴＯなどの各種の導電材料が用いられてもよい。
【００２１】
図１は、ソース電極８及びドレイン電極７がどちらも第１酸素バリア層６上まで貫通した構造を示しているが、ソース電極８及びドレイン電極７のどちらか一方が第１酸素バリア層６上まで貫通した構造を有していればよい。また、ゲート電極２上のゲート絶縁層３は、異なる絶縁体を用いてもよい。
【００２２】
（製造方法）
図２を用いて、第１の実施形態であるＴＦＴの製造方法を説明する。
【００２３】
図２は、第１の実施形態に係るＴＦＴの製造方法を示すフローチャートである。
【００２４】
基板１の上に絶縁層１３を形成した後（図２（Ｓ１））、絶縁層１３上に例えば、スパッタリング法を用いて金属膜を成膜・パターニングし、ゲート電極２を形成する（図２（Ｓ２））。
【００２５】
ゲート電極２のパターニングは、例えば、ウェットエッチング法やＲＩＥ(Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ)などのドライエッチング法が用いられる。それにより、ゲート電極２は所定の形状に加工される。ゲート電極２は同時に形成できる配線により基板１や他のレイヤーと電気的に接続してもよい。
【００２６】
次に、ゲート電極２及び基板１を覆うように、例えば、ＡＬＤ法、ＣＶＤ法、スパッタリング法、及び塗布・焼成工程により、ゲート絶縁層３を形成する（図２（Ｓ３））。
【００２７】
尚、ゲート絶縁層３の膜厚は、５ｎｍ〜１００ｎｍ程度である。
【００２８】
ゲート絶縁層３の上に酸化物半導体層４を形成する（図２（Ｓ４））。
【００２９】
酸化物半導体層４は、例えば、ＡＬＤ法、ＣＶＤ法、スパッタリング法、及び塗布・焼成工程が用いられる。スパッタリング法であればＡｒ雰囲気だけでなくＯ２ガスも導入し、十分酸化させることが望ましい。
【００３０】
尚、酸化物半導体層４の膜厚は、５ｎｍ〜１００ｎｍ程度である。好ましくは、２０ｎｍ程度である。
【００３１】
酸化物半導体層４のパターニングは、例えば、ウェットエッチング法やＲＩＥなどのドライエッチング法により、実行される。これにより、酸化物半導体層４は所定の形状（例えば、直方体状）に加工される。
【００３２】
酸化物半導体層４の上に配置される酸素供給層５の形成には、例えば、ＡＬＤ法、ＣＶＤ法、スパッタ法、及び塗布・焼成工程が用いられる（図２（Ｓ５））。
【００３３】
尚、酸素供給層５の膜厚は、２０ｎｍ〜３００ｎｍ程度である。十分な酸素供給を行うためには、酸化物半導体層４よりも厚い方が望ましい。
【００３４】
酸素供給層５の上に配置される第１酸素バリア層６の形成には、例えば、ＡＬＤ法の酸素プラズマ方式が用いられる。また、第１酸素バリア層６は、Ｈ２ＯやＯ３プラズマのＡＬＤ法を用いて形成してもいいし、Ａｌを蒸着やスパッタ法で形成し酸素プラズマや酸素雰囲気中のアニールにより形成してもよい（図２（Ｓ６））。
【００３５】
第１酸素バリア層６の膜厚は、例えば３ｎｍである。第１酸素バリア層６の膜厚は、薄すぎると酸素バリア性能が劣り、厚すぎるとコンタクトホールの形成が困難になる。２〜３ｎｍ程度あると酸素バリア性を発揮するため、２〜５ｎｍ程度で形成することが望ましい。
【００３６】
酸素供給層５及び第１酸素バリア層６の形成後、例えば、ウェットエッチング法やＲＩＥ、イオンミリング等のドライエッチング法によって、所定の形状のコンタクトホールを形成する（図２（Ｓ７））。コンタクトホールによって、酸化物半導体層４が露出する。
【００３７】
形成されたコンタクトホールの内部及び第１酸素バリア層６上に、例えば、ＡＬＤ法やＣＶＤ法、スパッタリング法を用いて、金属膜成膜し、パターニングを行う。このようにソース電極８及びドレイン電極７を形成する（図２（Ｓ８））。
【００３８】
ソース電極８及びドレイン電極７のパターニングには、例えば、ウェットエッチング法やドライエッチング法が用いられる。
【００３９】
以上の製造方法により、第１の実施形態であるＴＦＴが製造される。
【００４０】
酸化物半導体ＴＦＴを含んだ半導体装置の製造に必要な水素シンター等の熱処理工程を行うと、酸化物半導体層４の酸素欠損を発生させ閾値電圧が負シフトするなどの問題がある。この問題は、加熱時に酸素を酸化物半導体層４のチャネルに供給することで解決できる。しかし、酸素供給層５はアニール時に酸素を放出する機能を持つが、上に拡散したり、ソース電極８やドレイン電極７に酸素が吸収されたりするため、酸化物半導体層４への酸素供給が不十分となる。第１の実施形態のＴＦＴは、コンタクトホール以外のソース電極８及びドレイン電極７を第１酸素バリア層６の上に配置する。第１酸素バリア層６は、上への酸素拡散を抑制するだけでなく、コンタクトホール以外でソース電極８及びドレイン電極７が酸素を吸収することも抑制する。これにより、熱処理工程時に酸化物半導体層４のチャネルへの酸素供給が効率的におこり、結果としてＴＦＴの耐熱性が向上した。
【００４１】
（第２の実施形態）
図３は、第２の実施形態を説明する模式図であり、酸化物半導体を用いたＴＦＴの断面構造図である。
【００４２】
尚、本実施形態において、第１の実施形態と共通の構成要素に関する説明は省略する。
【００４３】
図３を用いて、第２の実施形態のＴＦＴの構造について、説明する。
【００４４】
図１が示す第１の実施形態のＴＦＴは、コンタクトホールの側方において、酸素供給層５とソース電極８及びドレイン電極７が接する構造を有する。一方で、図３が示す第２の実施形態のＴＦＴでは、ソース電極８及びドレイン電極７の側方またはソース電極８及びドレイン電極７の第２方向において、酸素供給層５とソース電極８及びドレイン電極７の間に第１酸素バリア層６を備えている。即ち、コンタクトホールの側方において、第１酸素バリア層６が接する構造を有する。
【００４５】
（製造方法）
図４を用いて、第２の実施形態であるＴＦＴの製造方法を説明する。
【００４６】
図４は、第２の実施形態に係るＴＦＴの製造方法を示すフローチャートである。
【００４７】
基板１の上に絶縁層１３を形成した後（図４（Ｓ１０））、その絶縁層１３上に例えば、スパッタリング法を用いて金属膜を成膜・パターニングし、ゲート電極２を形成する（図４（Ｓ１１））。
【００４８】
ゲート電極２のパターニングは、例えば、ウェットエッチング法やＲＩＥなどのドライエッチング法が用いられる。それにより、ゲート電極２は所定の形状（例えば、直方体状）に加工される。ゲート電極２は同時に形成できる配線により基板１や他のレイヤーと電気的に接続してもよい。
【００４９】
次に、絶縁層１３上及びゲート電極２を覆うように、例えば、ＡＬＤ法、ＣＶＤ法、スパッタリング法、及び塗布・焼成工程により、ゲート絶縁層３を形成する（図４（Ｓ１２））。
【００５０】
尚、ゲート絶縁層３の膜厚は、５ｎｍ〜１００ｎｍ程度である。
【００５１】
ゲート絶縁層３の上に酸化物半導体層４を形成する（図４（Ｓ１３））。酸化物半導体層４は、例えば、ＡＬＤ法、ＣＶＤ法、スパッタリング法、及び塗布・焼成工程が用いられる。スパッタリング法であればＡｒ雰囲気だけでなくＯ２ガスも導入し、十分酸化させることが望ましい。
【００５２】
尚、酸化物半導体層４の膜厚は、５ｎｍ〜１００ｎｍ程度である。好ましくは、２０ｎｍ程度である。
【００５３】
酸化物半導体層４のパターニングは、例えば、ウェットエッチング法やＲＩＥなどのドライエッチング法により、実行される。これにより、酸化物半導体層４は所定の形状（例えば、直方体状）に加工される。
【００５４】
ゲート絶縁層３上及び酸化物半導体層４を覆うように配置される酸素供給層５の形成には、例えば、ＡＬＤ法、ＣＶＤ法、スパッタ法、及び塗布・焼成工程が用いられる（図４（Ｓ１４））。
【００５５】
尚、酸素供給層５の膜厚は、２０ｎｍ〜３００ｎｍ程度である。
【００５６】
酸素供給層５形成後、コンタクトホールを形成する（図４（Ｓ１５））。コンタクトホールによって、酸化物半導体層４上及び酸素供給層５側方が新たに露出する。
【００５７】
その後、第１酸素バリア層６を形成する（図４（Ｓ１６））。まず、ＡＬＤ法により３ｎｍ程度の薄いアルミナ膜を全面に形成。続いて、角度を付けて、ＳｉＯ、ＳｉＮ、ＳｉＯＮやアルミナ膜をスパッタ法により形成する。この時コンタクトホールによって露出した半導体層４上の第１酸素バリア層６は、酸素供給層５上と酸素供給層５側方に形成した第１酸素バリア層６よりも薄くすることができる。
【００５８】
その後、例えば、ＲＩＥ法によって、酸化物半導体層４上の薄い第１酸素バリア層６を除去することで、酸化物半導体層４が再び露出する。酸素供給層５上とコンタクトホールの側方に形成した第１酸素バリア層６は、酸化物半導体層４の上の第１酸素バリア層６と比べて厚く成膜されているので、ＲＩＥを行っても、すべて除去されずに残る。側方に形成してある第１酸素バリア層６はこのエッチングにより一部穴が開く場合もあるが、完全に側方を覆わない構造と比較して十分酸素遮断の効果が発揮される。
【００５９】
酸素供給層５の上に配置される第１酸素バリア層６の形成には、例えば、ＡＬＤ法の酸素プラズマ方式が用いられる。第１酸素バリア層６の膜厚は、例えば３ｎｍである。
【００６０】
形成されたコンタクトホールの内部及び第１酸素バリア層６上に、例えば、ＡＬＤ法やＣＶＤ法，スパッタリング法を用いて、金属膜成膜し、パターニングを行う。このようにソース電極８及びドレイン電極７を形成する（図４（Ｓ１７））。
【００６１】
ソース電極８及びドレイン電極７のパターニングには、例えば、ウェットエッチング法やドライエッチング法が用いられる。
【００６２】
以上の工程により、第２の実施形態のＴＦＴが製造される。
【００６３】
第２の実施形態のＴＦＴは、第１の実施形態のＴＦＴと同様に耐熱効果を備えている。また、コンタクトホールの酸素供給層５の側方に第１酸素バリア層６をさらに備えることで、ソース電極８及びドレイン電極７により吸収される酸素をさらに抑制できる。結果としてシンターなどの熱処理耐性をもつトランジスタが実現できた。
【００６４】
（第３の実施形態）
図５は、第３の実施形態を説明する模式図であり、酸化物半導体を用いたＴＦＴの断面構造図である。
【００６５】
尚、本実施形態において、第１の実施形態及び第２の実施形態との共通の構成要素に関する説明は、必要に応じて、行う。
【００６６】
図５に示す第３の実施形態のＴＦＴは、絶縁層１３に第１方向に対して交差する方向において、ゲート絶縁層３と隣接する層間絶縁層１５を有する。ゲート絶縁層３上は、第２の実施形態のＴＦＴと同じである。層間絶縁層１５上に第２酸素バリア層９を備え、第２酸素バリア層９上に酸素供給層５を備える。酸素供給層５上に第１酸素バリア層６を備える。また、層間絶縁層１３上の第２酸素バリア層９とゲート絶縁層３上の酸化物半導体層４は、離間して配置されている。
【００６７】
第２酸素バリア層９は、酸素供給層５に含有している酸素が、下方に拡散するのを防ぐ役割を担っている。
【００６８】
第２酸素バリア層９は、酸化物半導体層４と同じ材料である。例えば、ＩＧＺＯ、ＩＴＺＯ、ＡｌＩｎＺｎＯである。そのため、フォトリソグラフィなどの工程の追加なく第２酸素バリア層９を形成可能となる。
【００６９】
図５の例によらず、例えば、第２酸素バリア層９と酸化物半導体層４は離間せずに、接していてもよい。具体的には、交差容量による配線遅延の影響を防ぐため、ゲート電極２、ソース電極８、及びドレイン電極７と被る領域には第２酸素バリア層９を設置しなくてもよい。
【００７０】
図５の例によらず、第１の実施形態のＴＦＴに第２酸素バリア層９が備えられてもよい。
【００７１】
（製造方法）
図６を用いて、第３の実施形態であるＴＦＴの製造方法を説明する。
【００７２】
図６は、第３実施形態に係るＴＦＴの製造方法を示すフローチャートである。
【００７３】
第２の実施形態と異なる工程を説明する。
【００７４】
ゲート絶縁層３の上に酸化物半導体層４を形成する。酸化物半導体層４は、例えば、ＡＬＤ法、ＣＶＤ法、スパッタリング法、及び塗布・焼成工程が用いられる。スパッタリング法であればＡｒ雰囲気だけでなくＯ２ガスも導入し、十分酸化させることが望ましい。
【００７５】
尚、酸化物半導体層４の膜厚は、５ｎｍ〜１００ｎｍ程度である。好ましくは、２０ｎｍ程度である。
【００７６】
酸化物半導体層４のパターニングと第２酸素バリア層９のパターニングは、例えば、ウェットエッチング法やＲＩＥなどのドライエッチング法により、同時に実行することが可能である。追加のプロセスなく第２酸素バリア層９を形成可能である（図６（Ｓ１３Ａ））。
【００７７】
その他の工程は、図４と同様である。
【００７８】
以上の工程により、第３の実施形態のＴＦＴが製造される。
【００７９】
第３の実施形態のＴＦＴは、第２の実施形態と同様に耐熱効果を備える。また、第２酸素バリア層９を備えることで、酸素の下方拡散を防止できる。これによって、酸素供給層５は、適度な酸素含有率が保たれ、酸化物半導体層４の酸素が欠陥してもただちに酸素を供給できる。
【００８０】
（第４の実施形態）
図７（ａ）（ｂ）は、第４の実施形態のＴＦＴを説明する上面図（７（ａ））とＴＦＴをＡ―Ａ‘に沿って切断した断面図（７（ｂ））である。
【００８１】
尚、本実施形態において、第１の実施形態、第２の実施形態及び第３の実施形態との共通の構成要素に関する説明は、省略する。
【００８２】
第３の実施形態に係るトランジスタは、第２の実施形態に係るトランジスタに側部Ｃを備える。
【００８３】
図７（ａ）に示すように、側部Ｃによって第３の実施形態に係るトランジスタが囲まれている。側部Ｃは、例えば酸素供給層５の側面に設けられた部分を示している。この側部Ｃを設けることで酸素供給層５の酸素が拡散するのを防ぐことができる。
【００８４】
図７(ｂ)に例示する第４の実施形態のＴＦＴは、第３の実施形態のＴＦＴに第２酸素バリア層９が露出する側部Ｃが設けられ、その側部Ｃの側方に第１酸素バリア層６を備えている。図７（ｂ）に示すように、側部Ｃは第２酸素バリア層９上に設けられている。
【００８５】
この側部Ｃは、酸化物半導体層４上に沿った方向の酸素の拡散を防止するために設けられているため、第２酸素バリア層９上に設けられなくてもよく、ゲート絶縁層３上に設けられてもよい。
【００８６】
図７（ｂ）の例によらず、コンタクトホールの側方に第１酸素バリア層６を備えていなくてもよい。また、第２酸素バリア層９を備えていなくてもよい。
【００８７】
（製造方法）
図８を用いて、第４の実施形態であるＴＦＴの製造方法を説明する。
【００８８】
図８は、第４実施形態に係るＴＦＴの製造方法を示すフローチャートである。
【００８９】
第３の実施形態と異なる工程を説明する。
【００９０】
酸素供給層５形成後、コンタクトホールを形成する工程において、コンタクトホールと同時に側部Ｃを形成する（図８（Ｓ１５Ａ））。
【００９１】
コンタクトホール及び側部Ｃによって、酸化物半導体層４上、第２酸素バリア層９上、及び酸素供給層５の側方が新たに露出する。
【００９２】
その他の工程は、図６と同様である。
【００９３】
以上の工程により、第４の実施形態のＴＦＴが製造される。
【００９４】
第４の実施形態のＴＦＴは、第３の実施形態と同様に耐熱効果、第２酸素バリア層９を備えることで、酸素の下方拡散を防止できる。さらに、側部Ｃを備えたことにより、酸素の側方拡散を防止できる。
【００９５】
側部Ｃは、ＴＦＴ領域を囲って形成してもよいし、配線領域など特に酸素を吸収しやすい材料との境界を中心に形成してもよい。側部Ｃの効果によりＴＦＴ領域内の酸素供給層５中に拡散する酸素の濃度のばらつきが抑制され、ＴＦＴの特性ばらつきが抑えられる。
【００９６】
適用例
本実施形態のＴＦＴをＮＡＮＤ型メモリに実装することができる。
【００９７】
図９(a)は、ＮＡＮＤ型メモリチップに含まれる１個の物理ブロックの構成例を示す回路図である。各物理ブロックは、Ｘ方向に沿って順に配列された（ｐ＋１）個のＮＡＮＤストリングを備えている（ｐは、０以上の整数）。各ＮＡＮＤストリングに含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｐに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。選択トランジスタＳＴ１は本実施形態のＴＦＴを用いることができる。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。選択トランジスタＳＴ２においても本実施形態のＴＦＴを用いることが可能である。
【００９８】
各メモリセルトランジスタ（メモリセルとも言う）ＭＣＴは、半導体基板上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）により構成されている。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＣＴは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＣＴは、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
【００９９】
また、メモリセルトランジスタＭＣＴは、浮遊ゲート電極を有する構造に限らず、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることにより閾値電圧が調整可能な構造であってもよい。ＭＯＮＯＳ構造のメモリセルトランジスタＭＣＴについても同様に、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
【０１００】
各ＮＡＮＤストリングにおいて、（ｑ＋１）個のメモリセルトランジスタＭＣＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタＭＣＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。
【０１０１】
各ＮＡＮＤストリングにおいて、最もドレイン側に位置するメモリセルトランジスタＭＣＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｑにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＣＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｑに接続されたメモリセルトランジスタＭＣＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【０１０２】
ワード線ＷＬ０〜ＷＬｑは、物理ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＣＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＣＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｐ＋１）個のメモリセルトランジスタＭＣＴは１ページ（物理ページ）として取り扱われ、この物理ページごとにデータの書き込みおよびデータの読み出しが行われる。
【０１０３】
また、ビット線ＢＬ０〜ＢＬｐは、ブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
【０１０４】
図９（ｂ）は、本実施形態に係るＴＦＴの断面図とメモリと周辺トランジスタへの接続関係を示している。
【０１０５】
第３の実施形態に係るＴＦＴにメモリ領域と、周辺トランジスタ領域と、ドレイン電極７とメモリ領域を接続する配線１４と、ソース電極８と周辺トランジスタ領域を接続する配線１４を備える。
【０１０６】
ソース電極８と周辺トランジスタ領域とを接続する配線１４は、側部Ｃの側面を通り基板１とゲート絶縁膜３と第２酸素バリア層９を貫通して周辺トランジスタと接続される。
【０１０７】
図９(a)で示すようにＮＡＮＤ型メモリチップメモリにＴＦＴ（選択トランジスタＳＴ１、選択トランジスタＳＴ２）を実装するとき、ＴＦＴ領域と配線は近く配置されることとなる。しかし、配線材料として用いられる金属はＴＦＴ領域中の酸素を吸収するためにＴＦＴ内での特性のばらつきが問題になっていた。これによって、ＴＦＴ中の酸素を吸収してしまう問題が生じる。その対策として、ＴＦＴ領域と配線とをある程度離間させるなどが行われてきた。一方で、図９(b)が示すように、本実施形態のＴＦＴを使用すると、チップ内に占める周辺回路の面積を削減することが可能であり、チップのコスト削減につながる。ＴＦＴ領域と配線の間に側部Ｃを形成することで、ＴＦＴ領域内での酸素の濃度分布が均一化されアニール時などに発生する閾値電圧のばらつきを抑制することが可能となった。
【０１０８】
尚、本実施形態に係るＴＦＴは、メモリに限らず、ロジック回路や、電源、高周波回路、イメージセンサなどにも適用可能である。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１１０】
１・・基板、２・・ゲート電極、３・・ゲート絶縁層、４・・酸化物半導体層、５・・酸素供給層、６・・第１酸素バリア層、７・・ドレイン電極、８・・ソース電極、９・・第２酸素バリア層、１３・・絶縁層、１４・・配線、１５・・層間絶縁層、Ｃ・・側部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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