(57)【要約】【課題】感度調整の精度をより向上させることが可能な光電変換装置を提供する。【解決手段】第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極の間に配された光電変換層と、を各々が含む複数の画素を含む画素アレイであって、前記複数の画素は、第１のカラーフィルタを有する第１の画素と、前記第１のカラーフィルタとは異なる第２のカラーフィルタを有する第２の画素とを含む、画素アレイと、前記第１の画素の前記第１の電極と、前記第２の画素の前記第１の電極とに対し電位を供給する電位供給線と、前記第１の画素の感度の前記光電変換層へのバイアス電圧に対する依存性と、前記第２の画素の感度の前記光電変換層へのバイアス電圧に対する依存性との違いを補償するように、前記第１の画素の前記第２の電極と、前記第２の画素の前記第２の電極とに対し、互いに異なる電位を供給可能である、制御線とを備えることを特徴とする光電変換装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極の間に配された光電変換層と、を各々が含む複数の画素を含む画素アレイであって、
前記複数の画素は、第１のカラーフィルタを有する第１の画素と、前記第１のカラーフィルタとは異なる第２のカラーフィルタを有する第２の画素とを含む、画素アレイと、
前記第１の画素の前記第１の電極と、前記第２の画素の前記第１の電極とに対し電位を供給する電位供給線と、
前記第１の画素の感度の前記光電変換層へのバイアス電圧に対する依存性と、前記第２の画素の感度の前記光電変換層へのバイアス電圧に対する依存性との違いを補償するように、前記第１の画素の前記第２の電極と、前記第２の画素の前記第２の電極とに対し、互いに異なる電位を供給可能である、制御線と、
を備えることを特徴とする光電変換装置。
【請求項２】
前記複数の画素の各々は、
前記第２の電極と接続された入力ノードを有し、前記入力ノードの電荷に応じた信号を出力する増幅部と、
前記制御線と前記入力ノードとの間に接続された画素容量と、
を更に含むことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記複数の画素は、
前記第１の電極と、前記第２の電極と、前記光電変換層とを含み、前記第２のカラーフィルタを有する第３の画素と、
前記第１の電極と、前記第２の電極と、前記光電変換層とを含み、前記第１のカラーフィルタ及び前記第２のカラーフィルタのいずれとも異なる第３のカラーフィルタを有する第４の画素と、
を更に含み、
前記第２の画素の前記第２の電極と、前記第３の画素の前記第２の電極とには、共通の前記制御線から同一の電位が供給される
ことを特徴とする請求項１又は２に記載の光電変換装置。
【請求項４】
前記複数の画素の各々は、
前記第２の電極と接続された入力ノードを有し、前記入力ノードの電荷に応じた信号を出力する増幅部
を更に含み、
前記複数の画素は、
前記第１の電極と、前記第２の電極と、前記光電変換層とを含み、前記第２のカラーフィルタを有する第３の画素と、
前記第１の電極と、前記第２の電極と、前記光電変換層とを含み、前記第１のカラーフィルタ及び前記第２のカラーフィルタのいずれとも異なる第３のカラーフィルタを有する第４の画素と、
を更に含み、
前記制御線は、第１の制御線と第２の制御線とを含み、
前記第１の画素は、前記第１の制御線と前記第１の画素の前記入力ノードとの間に接続された第１の画素容量を更に含み、
前記第２の画素は、前記第１の制御線と前記第２の画素の前記入力ノードとの間に接続された第２の画素容量を更に含み、
前記第３の画素は、前記第２の制御線と前記第３の画素の前記入力ノードとの間に接続された第３の画素容量を更に含み、
前記第４の画素は、前記第２の制御線と前記第４の画素の前記入力ノードとの間に接続された第４の画素容量を更に含み、
前記第１の画素容量の容量値と前記第２の画素容量の容量値とが互いに異なり、かつ、前記第３の画素容量の容量値と前記第４の画素容量の容量値とが互いに異なる
ことを特徴とする請求項１に記載の光電変換装置。
【請求項５】
前記第１の画素は、入射光のうちの赤色の波長成分に応じた信号を出力するＲ画素であり、
前記第２の画素は、入射光のうちの緑色の波長成分に応じた信号を出力するＧｒ画素であり、
前記第３の画素は、入射光のうちの緑色の波長成分に応じた信号を出力するＧｂ画素であり、
前記第４の画素は、入射光のうちの青色の波長成分に応じた信号を出力するＢ画素であり、
前記第１の画素、前記第２の画素、前記第３の画素及び前記第４の画素は、ベイヤ配列をなしている
ことを特徴とする請求項３又は４に記載の光電変換装置。
【請求項６】
前記複数の画素の各々は、
前記光電変換層の前記第２の電極が配された側の面に配された第３の電極と、
前記第３の電極と接続された入力ノードを有し、前記入力ノードの電荷に応じた信号を出力する増幅部と、
を更に含むことを特徴とする請求項１に記載の光電変換装置。
【請求項７】
前記複数の画素は、
前記第１の電極と、前記第２の電極と、前記光電変換層とを含み、前記第１のカラーフィルタ及び前記第２のカラーフィルタのいずれとも異なる第３のカラーフィルタを有する第４の画素と、
前記第１の電極と、前記第２の電極と、前記光電変換層とを含み、前記第１のカラーフィルタ、前記第２のカラーフィルタ及び前記第３のカラーフィルタをいずれも有しない第５の画素と、
を更に含むことを特徴とする請求項１又は６に記載の光電変換装置。
【請求項８】
前記第１の画素は、入射光のうちの赤色の波長成分に応じた信号を出力するＲ画素であり、
前記第２の画素は、入射光のうちの緑色の波長成分に応じた信号を出力するＧ画素であり、
前記第４の画素は、入射光のうちの青色の波長成分に応じた信号を出力するＢ画素であり、
前記第５の画素は、入射光のうちの赤色から青色の波長成分に応じた信号を出力するＷ画素である
ことを特徴とする請求項７に記載の光電変換装置。
【請求項９】
前記複数の画素の各々は、
前記第１の電極及び前記光電変換層の間に配されたブロッキング層と、
前記光電変換層及び前記第２の電極の間に配された絶縁層と、
前記第２の電極と接続された入力ノードを有し、前記入力ノードの電荷に応じた信号を出力する増幅部と、
前記制御線と前記入力ノードとの間に接続された画素容量と、
を更に含むことを特徴とする請求項１に記載の光電変換装置。
【請求項１０】
前記第１の電極と、前記第２の電極との間の電圧に応じて、前記複数の画素の各々は、
前記光電変換層の残留電荷を排出するリセット動作と、
前記光電変換層に電荷を蓄積する蓄積動作と、
前記蓄積動作において前記光電変換層に蓄積された電荷を前記光電変換層から排出する排出動作と、
を行うよう制御されることを特徴とする請求項９に記載の光電変換装置。
【請求項１１】
前記制御線は、前記第１の画素の感度と前記第２の画素の感度とが所定の比率になるバイアス電圧が前記第１の画素の前記光電変換層と前記第２の画素の前記光電変換層とに印加されるように、前記第１の画素の前記第２の電極と、前記第２の画素の前記第２の電極とに対し、互いに異なる電位を供給することを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置。
【請求項１２】
前記電位供給線は、前記第１の画素の前記第１の電極と、前記第２の画素の前記第１の電極とに対し共通の電位を供給することを特徴とする請求項１乃至１１のいずれか１項に記載の光電変換装置。
【請求項１３】
前記制御線は、フレームごとに異なる電位を前記第２の電極に供給可能であることを特徴とする請求項１乃至１２のいずれか１項の記載の光電変換装置。
【請求項１４】
請求項１乃至１３のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号を処理する信号処理部と、
を備えることを特徴とする撮像システム。
【請求項１５】
移動体であって、
請求項１乃至１３のいずれか１項に記載の光電変換装置と、
前記光電変換装置の前記画素から出力される信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と、
を備えることを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置、撮像システム及び移動体に関する。
【背景技術】
【０００２】
カメラのイメージセンサ等に用いられる光電変換装置として、積層型の光電変換装置が提案されている。特許文献１記載の光電変換装置は、光電変換層（光電変換膜）と、光電変換層の上に配された上部電極と、光電変換層の下に配された画素電極及び補助電極を有する。特許文献１には、補助電極の電圧を制御することによって、光電変換層の感度を調整することができることが記載されている。また、特許文献１には、画素の色に応じて個別に感度調整を行うこともできる旨も記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−８６４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されているような色の異なる画素ごとに感度調整を行うことができる光電変換装置において、より出力信号の精度を向上させるため、感度調整の精度向上が課題となり得る。
【０００５】
このような課題に鑑み、本発明は、感度調整の精度をより向上させることが可能な光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の１つの側面に係る実施形態の光電変換装置は、第１の電極と、第２の電極と、前記第１の電極及び前記第２の電極の間に配された光電変換層と、を各々が含む複数の画素を含む画素アレイであって、前記複数の画素は、第１のカラーフィルタを有する第１の画素と、前記第１のカラーフィルタとは異なる第２のカラーフィルタを有する第２の画素とを含む、画素アレイと、前記第１の画素の前記第１の電極と、前記第２の画素の前記第１の電極とに対し電位を供給する電位供給線と、前記第１の画素の感度の前記光電変換層へのバイアス電圧に対する依存性と、前記第２の画素の感度の前記光電変換層へのバイアス電圧に対する依存性との違いを補償するように、前記第１の画素の前記第２の電極と、前記第２の画素の前記第２の電極とに対し、互いに異なる電位を供給可能である、制御線とを備える。
【発明の効果】
【０００７】
本発明によれば、感度調整の精度をより向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態における光電変換装置の画素を模式的に示す図である。
【図２】本発明の第１実施形態における光電変換装置の回路ブロック図である。
【図３】本発明の第１実施形態における列増幅回路の等価回路図である。
【図４】本発明の第１実施形態における光電変換装置の画素の平面構造を模式的に示す図である。
【図５】本発明の第１実施形態における光電変換装置の断面構造を模式的に示す図である。
【図６】本発明の第１実施形態における光電変換部の感度のバイアス電圧依存性を示すグラフである。
【図７】本発明の第１実施形態における光電変換装置のタイミングチャートである。
【図８】本発明の第２実施形態における光電変換装置の画素の構成を模式的に示す図である。
【図９】本発明の第２実施形態における光電変換装置の画素の平面構造を模式的に示す図である。
【図１０】本発明の第２実施形態における光電変換装置のタイミングチャートである。
【図１１】本発明の第２実施形態における光電変換装置の画素の平面構造を模式的に示す図である。
【図１２】本発明の第３実施形態における光電変換装置の画素を模式的に示す図である。
【図１３】本発明の第３実施形態における光電変換装置の画素の平面構造及び断面構造を模式的に示す図である。
【図１４】本発明の第３実施形態における光電変換装置の画素の平面構造及び断面構造を模式的に示す図である。
【図１５】本発明の第４実施形態における光電変換部の感度のバイアス電圧依存性を示すグラフである。
【図１６】本発明の第５実施形態における光電変換装置のタイミングチャートである。
【図１７】本発明の第６実施形態における光電変換部の構成を模式的に示す図である。
【図１８】本発明の第６実施形態における光電変換部のポテンシャルを模式的に示す図である。
【図１９】本発明の第６実施形態における光電変換装置のタイミングチャートである。
【図２０】本発明の第６実施形態における撮像システムのブロック図である。
【図２１】本発明の第７実施形態における車載カメラに関する撮像システムのブロック図である。
【発明を実施するための形態】
【０００９】
本発明の１つの実施形態における光電変換装置は、光電変換層（光電変換膜）を含む。光電変換層に入射した光を電荷に光電変換するように、光電変換層は構成される。なお、光電変換層の全体が光電変換の機能を有している必要はない。半導体基板には、光電変換層で生じた信号電荷に基づく信号を受ける回路部が配される。いくつかの実施形態においては、光電変換装置が複数の画素を含む。これらの実施形態においては、複数の画素に対応して複数の回路部が配される。複数の回路部のそれぞれは、信号を増幅する増幅部を含み得る。いくつかの実施形態においては、光電変換層で生じる信号電荷は電子とするが、ホールを信号電荷とする構成であってもよく、同様の効果が得られる。
【００１０】
図１（ａ）には、本発明の１つの実施形態における光電変換装置のＲ画素１（第１の画素）、Ｇｒ画素２（第２の画素）、Ｇｂ画素３（第３の画素）、Ｂ画素４（第４の画素）の構成が模式的に示されている。図５（ａ）には、光電変換装置のＲ画素１、Ｇｒ画素２の断面構造が模式的に示されている。図６（ａ）には、分光感度特性のバイアス電圧依存性が示されている。
【００１１】
図５（ａ）において、半導体基板５０１の上には第１の電極１０１が配される。第１の電極１０１と半導体基板５０１との間には第２の電極１０３が配される。第１の電極１０１と第２の電極１０３との間には、光電変換層１０２が配される。
【００１２】
図１（ａ）において、Ｒ画素１には、第２の電極１０３に電位を供給する制御線２０６が接続される。また、Ｇｒ画素２には、第２の電極１０３に電位を供給する制御線２０７が接続される。Ｇｂ画素３には、第２の電極１０３に電位を供給する制御線２０８が接続される。Ｂ画素４には、第２の電極１０３に電位を供給する制御線２０９が接続される。
【００１３】
本発明の１つの実施形態においては、図６（ａ）及び図６（ｂ）に示されるような、各画素の感度のバイアス電圧依存性の違いを補償するように、各画素の第２の電極１０３に互いに異なる電位を供給可能である。
【００１４】
［第１実施形態］
＜画素の構成＞
図１（ａ）は、本実施形態における光電変換装置のＲ画素１、Ｇｒ画素２、Ｇｂ画素３及びＢ画素４の構成を模式的に示し、図１（ｂ）は光電変換部１００の等価回路を示している。図１（ａ）には、行方向及び列方向に配列される複数の画素で構成される画素アレイの配列のうち、ベイヤ配列の一単位である４つの画素が例示されている。Ｒ画素１は、主として入射光のうちの赤色の波長成分に応じた信号を生成して出力する画素である。Ｇｒ画素２及びＧｂ画素３は、主として入射光のうちの緑色の波長成分に応じた信号を生成して出力する画素である。Ｂ画素４は、主として入射光のうちの青色の波長成分に応じた信号を生成して出力する画素である。
【００１５】
また、図１（ａ）には、電位供給線２０１、リセット信号線２０２、駆動信号線２０３、列信号線２０４、制御線２０６、２０７、２０８、２０９の配置が図示されている。電位供給線２０１、リセット信号線２０２、駆動信号線２０３、制御線２０６、２０７、２０８、２０９は、画素アレイの行ごとに設けられている。列信号線２０４は、画素アレイの列ごとに設けられている。列信号線２０４には、電流源４０６及び列増幅回路３０が接続されている。
【００１６】
各画素は、光電変換部１００、リセットトランジスタ１０６、増幅トランジスタ１０７、選択トランジスタ１０８を含む。各トランジスタは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタによって構成される。光電変換部１００は、第１の電極（共通電極）１０１、光電変換層１０２、第２の電極（画素電極）１０３を含む。図１（ａ）はベイヤ配列をなすＲ画素１、Ｇｒ画素２、Ｇｂ画素３及びＢ画素４を示しているが、本実施形態の光電変換装置は、ベイヤ配列を用いたものに限定されない。
【００１７】
光電変換部１００は、ノード（node）Ａに接続された第１の端子、及び、ノードＢに接続された第２の端子を有するダイオード１１５（フォトダイオード）を形成する。ノードＡには、電位供給線２０１を介して後述の電圧制御部４０１等の電圧源から電位Ｖｓが供給される。
【００１８】
ノードＢは、増幅トランジスタ１０７のゲート、リセットトランジスタ１０６のソース、及び画素容量１０９の一端に接続される。Ｒ画素１において、画素容量１０９の他端であるノードＣは制御線２０６に接続される。Ｇｒ画素２において、画素容量１０９の他端であるノードＤは制御線２０７に接続される。Ｇｂ画素３において、画素容量１０９の他端であるノードＣは制御線２０８に接続される。Ｂ画素４において、画素容量１０９の他端であるノードＤは制御線２０９に接続される。制御線２０６、２０７、２０８、２０９は、電圧制御部４０１に接続されており、個別に第２の電極１０３の電位を制御することができる。
【００１９】
リセットトランジスタ１０６のドレインはリセット電位Ｖｒｅｓが供給されているリセット電位線に接続される。リセット電位Ｖｒｅｓは、例えば、３．３Ｖとすることができる。増幅トランジスタ１０７のゲートは、増幅トランジスタ１０７、電流源４０６等により構成される増幅部の入力ノードである。このように、増幅部は、光電変換部１００で生じた電荷を受ける入力ノードを有し、入力ノードの電荷に応じた信号を出力することができる。また、言い換えると、本実施形態では、光電変換によって生じた電荷に基づく信号を受ける回路部が増幅部を含んでいる。
【００２０】
増幅トランジスタ１０７のドレインは、電源電位Ｖｄｄが供給されている電源電位線に接続される。電源電位Ｖｄｄは、例えば、リセット電位Ｖｒｅｓと同様の３．３Ｖとすることができる。この場合、１つの電源線が電源電位線及びリセット電位線を兼ねることもできる。増幅トランジスタ１０７のソースは、選択トランジスタ１０８を介して、列信号線２０４に接続される。選択トランジスタ１０８のゲートには、行ごとに設けられた駆動信号線２０３を介して駆動信号が入力され、選択トランジスタ１０８は、接続状態又は非接続状態に制御される。列信号線２０４には、電流源４０６が接続される。増幅トランジスタ１０７及び電流源４０６はソースフォロワ回路を構成し、光電変換部１００で生じた電荷に基づく信号を列信号線２０４に出力する。列信号線２０４には、更に列増幅回路３０が接続される。列信号線２０４に出力された画素からの信号は、列増幅回路３０に入力される。
【００２１】
本実施形態の光電変換装置においては、ベイヤ配列をなすＲ画素１、Ｇｒ画素２、Ｇｂ画素３、Ｂ画素４のそれぞれに対し第２の電極１０３の電位を供給する制御線２０６、２０７、２０８、２０９が設けられている。これにより、Ｒ画素１、Ｇｒ画素２、Ｇｂ画素３、Ｂ画素４のそれぞれの第２の電極１０３の電位に対し互いに異なる電位を供給可能である。
【００２２】
＜撮像装置の構成＞
図２は、本実施形態の光電変換装置の回路ブロック図である。図１と同じ機能を有する部分には、同じ符号が付されている。光電変換装置は、Ｒ画素１、Ｇｒ画素２、Ｇｂ画素３、Ｂ画素４を一単位として行方向及び列方向に沿って二次元行列状に配置された画素アレイを備える。更に、光電変換装置は、電圧制御部４０１、行駆動回路４０２、列回路４０４、列駆動回路４０５、出力回路４０７及びアナログ−デジタル変換回路（ＡＤＣ）４０８を備える。
【００２３】
図２には、ベイヤ配列に従って４行４列の行列状に配された１６個の画素が示されているが、画素の個数は限定されない。各列に含まれる複数の画素は、１つの列信号線２０４に接続される。なお、本明細書において、行方向とは図面における水平方向を示し、列方向とは図面において垂直方向を示すものとする。画素上にはマイクロレンズ及びカラーフィルタが配置され得る。本実施形態では、カラーフィルタは赤、緑、青の原色フィルタであって、ベイヤ配列に従って各画素に設けられている。言い換えると、Ｒ画素１は、赤色の原色フィルタ（第１のカラーフィルタ）が配置された画素である。同様に、Ｇｒ画素２及びＧｂ画素３（これらをＧ画素と総称することもある）は、緑色の原色フィルタ（第２のカラーフィルタ）が配置された画素であり、Ｂ画素４は、青色の原色フィルタ（第３のカラーフィルタ）が配置された画素である。カラーフィルタを設けることにより、各画素は、赤、緑、青等の色を示す所定の波長帯域を高感度波長帯域とする分光感度特性を有する。言い換えると、Ｒ画素、Ｇ画素、Ｂ画素は、分光感度特性の高感度波長帯域が互いに異なる。なお、カラーフィルタの色は上述の色、すなわち赤、緑、青の原色に限定されるものではなく、その他の色であってもよい。
【００２４】
また、画素アレイに配置される画素は、ＯＢ画素（オプティカル・ブラック画素）を更に含んでもよい。ＯＢ画素は、遮光されている画素であり黒レベルの検出に用いられる。また、測距の機能が要求される場合には、画素アレイには、焦点検出用の信号を出力する焦点検出画素が配された測距行と、画像を生成するための信号を出力する撮像画素が配された複数の撮像行とが設けられていてもよい。
【００２５】
行駆動回路４０２は、駆動信号ｐＲＥＳ、ｐＳＥＬ、制御信号ｐＶｒ、ｐＶｇｒ、ｐＶｇｂ、ｐＶｂを供給する。駆動信号ｐＳＥＬ、ｐＲＥＳ、制御信号ｐＶｒ、ｐＶｇｒ、ｐＶｇｂ、ｐＶｂをそれぞれ伝達するリセット信号線２０２、駆動信号線２０３及び制御線２０６、２０７、２０８、２０９は、行ごとに共通に設けられている。なお、図２では、異なる行に供給される駆動信号を区別するために、（ｎ）、（ｎ＋１）等の行を表す符号を付している。
【００２６】
行駆動回路４０２は、リセット信号線２０２を介して、各画素のリセットトランジスタ１０６のゲートに駆動信号ｐＲＥＳを供給する。駆動信号ｐＲＥＳに応じて、各画素内のノードＢがリセット電位Ｖｒｅｓにリセットされる。また、行駆動回路４０２は、駆動信号線２０３を介して、各画素内の選択トランジスタ１０８のゲートに駆動信号ｐＳＥＬを供給する。駆動信号にｐＳＥＬに応じて、選択トランジスタ１０８が接続状態又は非接続状態に制御される。
【００２７】
行駆動回路４０２は、制御線２０６を介して、Ｒ画素１の画素容量１０９に制御信号ｐＶｒを供給し、制御線２０７を介して、Ｇｒ画素２の画素容量１０９に制御信号ｐＶｇｒを供給する。また、行駆動回路４０２は、制御線２０８を介して、Ｇｂ画素３の画素容量１０９に制御信号ｐＶｇｂを供給し、制御線２０９を介して、Ｂ画素４の画素容量１０９に制御信号ｐＶｂを供給する。制御信号ｐＶｒ、ｐＶｇｒ、ｐＶｇｂ、ｐＶｂの電位に応じて、各画素のノードＢ、すなわち、第２の電極１０３の電位が個別に制御される。
【００２８】
行駆動回路４０２は不図示のタイミングジェネレータによって制御される。電圧制御部４０１は定電圧回路、バッファ回路、デジタル−アナログ変換回路等から構成され、制御信号ｐＶｒ、ｐＶｇｒ、ｐＶｇｂ、ｐＶｂを生成するための複数の異なる電位を生成し、行駆動回路４０２に供給する。なお、電圧制御部４０１は、光電変換装置内ではなく、光電変換装置が搭載される外部の装置（例えば、撮像システム）に設けられていてもよい。
【００２９】
第１の電極１０１は、光電変換部１００の第１の端子（図１のノードＡ）を構成する。図２に示されるように、複数の画素の光電変換部１００の第１の端子は、共通の第１の電極１０１によって構成される。第１の電極１０１には、電位供給線２０１を介して電位Ｖｓが供給される。第１の電極１０１に供給される電位と第２の電極１０３の供給される電位との差が光電変換層１０２に印加されるバイアス電圧Ｖｂｉａｓとなる。
【００３０】
列回路４０４は、各列の列増幅回路３０を含み、列増幅回路３０は列信号線２０４に接続される。列駆動回路４０５は、列回路４０４を列ごとに駆動する。列信号線２０４には画素の増幅トランジスタ１０７の負荷となる電流源４０６が接続されている。列増幅回路３０は列信号線２０４に出力された信号を増幅するとともに保持する。列駆動回路４０５はシフトレジスタ等から構成され、第ｍ列の列増幅回路３０に駆動信号ＣＳＥＬ（ｍ）を供給している。なお、図２では、異なる列に供給される駆動信号を区別するために、（ｍ）、（ｍ＋１）等の列を表す符号を付している。出力回路４０７はクランプ回路、差動増幅回路、バッファ回路等から構成され、入力された信号をアナログ−デジタル変換回路４０８に出力する。アナログ−デジタル変換回路４０８はランプ信号発生回路、差動増幅回路等から構成され、入力された信号をデジタルデータに変換し、出力端子ＤＯＵＴから出力する。このような構成により、行ごとに並列に読み出された信号を、順次、出力することができる。
【００３１】
図３は、本実施形態における列増幅回路３０の等価回路であって、ｍ列目及びｍ＋１列目の列増幅回路３０を示している。列回路４０４の他の列増幅回路３０は図示されていないが、同様の構成を有している。列増幅回路３０は増幅器３０１、サンプル・アンド・ホールド（Ｓ／Ｈ）スイッチ３０３、３０５、水平転送スイッチ３０７、３０９、容量ＣＴＳ１、ＣＴＮ１を備える。増幅器３０１の入力ノードには列信号線２０４が接続され、増幅器３０１は列信号線２０４から入力された信号を増幅する。増幅器３０１の出力ノードは、Ｓ／Ｈスイッチ３０３を介して容量ＣＴＳ１に接続されている。また、増幅器３０１の出力ノードは、Ｓ／Ｈスイッチ３０５を介して容量ＣＴＮ１に接続されている。Ｓ／Ｈスイッチ３０３、３０５は、それぞれ、駆動信号ｐＴＳ、ｐＴＮによって制御される。Ｓ／Ｈスイッチ３０５がオンとなることで、画素からの増幅トランジスタ１０７の閾値ばらつきを含む信号Ｎが容量ＣＴＮ１に保持される。また、Ｓ／Ｈスイッチ３０３がオンとなることで、光信号と閾値ばらつきを含む信号Ｓが容量ＣＴＳ１に保持される。
【００３２】
容量ＣＴＳ１は、水平転送スイッチ３０７を介して水平出力線３１１に接続されている。容量ＣＴＮ１は、水平転送スイッチ３０９を介して水平出力線３１３に接続されている。水平転送スイッチ３０７、３０９は、列駆動回路４０５からの駆動信号ＣＳＥＬによって制御される。水平転送スイッチ３０７がオンとなることで、信号Ｓが容量ＣＴＳ１から水平出力線３１１に出力され、容量ＣＴＳ２に保持される。水平転送スイッチ３０９がオンとなることで、信号Ｎが容量ＣＴＮ１から水平出力線３１３に出力され、容量ＣＴＮ２に保持される。
【００３３】
水平出力線３１１と水平出力線３１３とは出力回路４０７に接続されている。出力回路４０７は、水平出力線３１１の信号Ｓと水平出力線３１３の信号Ｎとの差分をアナログ−デジタル変換回路４０８に出力する。信号Ｓと信号Ｎの差分をとることで、増幅トランジスタ１０７の閾値ばらつきを除去することができる。アナログ−デジタル変換回路４０８は、入力されたアナログ信号をデジタル信号に変換する。
【００３４】
なお、列増幅回路３０はアナログ−デジタル変換回路を含んでもよい。この場合、アナログ−デジタル変換回路は、メモリ、カウンタ等のデジタル信号を保持する保持部を有する。信号Ｓと信号Ｎとがそれぞれデジタル信号に変換され、保持部に保持される。デジタル信号に変換された信号Ｓと信号Ｎとの差分を演算することで閾値ばらつき等のノイズ成分が除去された信号を得ることができる。
【００３５】
＜光電変換装置の平面構造・断面構造＞
次に、本実施形態の光電変換装置の平面構造、断面構造を説明する。
【００３６】
図４は、２行２列の行列状に配されたＲ画素１、Ｇｒ画素２、Ｇｂ画素３及びＢ画素４の平面構造を模式的に示している。その他の画素も同様に構成されている。図４では画素を構成する構造のうち下層から第２の電極１０３までが図示されており、第２の電極１０３よりも上部に積層される構造は図示を省略している。なお、図４及び後述する図５において、図１、図２と同じ機能を有する部分には同じ符号が付されている。また、トランジスタについては対応するゲート電極に符号が付されている。
【００３７】
各画素には第２の電極１０３が配され、各画素の右上角部にはリセットトランジスタ１０６、増幅トランジスタ１０７及び選択トランジスタ１０８が配されている。リセットトランジスタ１０６及び増幅トランジスタ１０７のドレインには、電源電位Ｖｄｄ及びリセット電位Ｖｒｅｓを供給する電源線２０５が接続されている。各画素の右上角部を除く部分には上部電極５１２及び下部電極５１３により構成される画素容量１０９が配されている。下部電極５１３と各制御線はコンタクトプラグ５０７で接続されている。上部電極５１２と接続線２１９、２２０はコンタクトプラグ５０６で接続されている。接続線２１９、２２０は上部電極５１２とノードＢとを接続する配線である。なお、画素内の素子配置及び各素子の形状は図４に示されたものに限定されず、様々な構成を採用し得る。
【００３８】
図５（ａ）は、図４の一点鎖線Ａ−Ａ’に沿った光電変換装置の断面構造を模式的に示している。図５（ｂ）は、図４の一点鎖線Ｂ−Ｂ’に沿った光電変換装置の断面構造を模式的に示している。図５（ａ）及び図５（ｂ）では光電変換部１００の構成図示されている。
【００３９】
図４、図５（ａ）及び図５（ｂ）を参照しつつ、光電変換装置の構成をより詳細に説明する。光電変換装置は、シリコン基板等の半導体基板５０１を含む。半導体基板５０１には、リセットトランジスタ１０６、増幅トランジスタ１０７及び選択トランジスタ１０８のソース及びドレインをなす、不純物半導体領域（不純物拡散部）５０２が配される。半導体基板５０１の上には、シリコン酸化膜等からなるゲート絶縁膜５０３を間に介してポリシリコン等からなるゲート電極が形成されている。その上には、アルミニウム、銅、タングステン、ポリシリコン等の導電部材を含む配線層５０４が配される。配線層５０４は複数の層を含む。配線層５０４の上には、光電変換部１００が配されている。
【００４０】
半導体基板５０１の上には、第１の電極１０１が配される。第１の電極１０１と半導体基板５０１との間には第２の電極１０３が配される。第１の電極１０１と第２の電極１０３との間には光電変換層１０２が配される。第２の電極１０３はコンタクトプラグ５０６、接続線２１９等を介して、増幅トランジスタ１０７のゲート電極に接続される。
【００４１】
図１（ａ）、図５（ａ）及び図５（ｂ）に示されるように、各画素の光電変換部１００は、第１の電極（共通電極）１０１と、光電変換層１０２と、第２の電極（画素電極）１０３とを少なくとも含む。
【００４２】
第１の電極１０１は、図２及び、図５（ａ）に示されるように、複数の画素に渡って共通の導電部材で構成される。そのため、第１の電極１０１は共通電極とも称される。これにより、電位供給線２０１から、Ｒ画素１、Ｇｒ画素２、Ｇｂ画素３、Ｂ画素４に共通に設けられる第１の電極１０１に対し、共通の電位が供給される。
【００４３】
各画素の第２の電極１０３は、他の画素の第２の電極から電気的に絶縁されている。言い換えると、複数の画素のそれぞれに対して個別に第２の電極が設けられている。そのため、第２の電極は画素電極とも称される。また、光電変換層１０２は、複数の画素に渡って連続して配されている。
【００４４】
図４、図５（ａ）及び図５（ｂ）に示されるように、画素容量１０９は、上部電極５１２と下部電極５１３とを含む。上部電極５１２及び下部電極５１３は、間に絶縁体を介して互いに対向している。この構造では、フォトリソグラフィー等の半導体プロセスを用いることにより、上部電極５１２及び下部電極５１３の平面形状を自由に構成できるため、画素容量１０９の容量値の設計自由度を高くすることができる。なお、上部電極５１２と下部電極５１３とを含む構成以外の構造を画素容量１０９に用いてもよい。他の例としては、ＰＮ接合容量であってもよい。
【００４５】
また、画素容量１０９の上部電極５１２及び下部電極５１３は、光電変換部１００の第２の電極１０３よりも下の配線層に配されている。上部電極５１２及び下部電極５１３は、平面視において、第１の電極１０１又は第２の電極１０３と少なくとも部分的に重なっている。このような構成によれば、画素のサイズを小さくすることができる。また、上部電極５１２及び下部電極５１３は、それぞれ、リセットトランジスタ１０６及び増幅トランジスタ１０７のいずれとも重なっていない部分を含んでいる。
【００４６】
本実施形態の画素容量１０９は、例えば、ＭＩＭ（Metal Insulator Metal）容量である。この場合、上部電極５１２と下部電極５１３は、それぞれ、金属によって構成される。あるいは、画素容量１０９は、ＰＩＰ（Poly-Si Insulator Poly-Si）容量であってもよい。この場合、上部電極５１２と下部電極５１３は、それぞれ、ポリシリコンによって構成される。あるいは、画素容量１０９は、ＭＯＳ（Metal Oxide Semiconductor）容量であってもよい。この場合、上部電極５１２が金属又は高濃度にドープされたポリシリコン等の金属的な性質を示す導電部材で構成され、下部電極５１３が半導体領域で構成される。
【００４７】
Ｒ画素１において、画素容量１０９の下部電極５１３は、コンタクトプラグ５０７を介して制御線２０６に接続されている。Ｇｒ画素２において、画素容量１０９の下部電極５１３は、コンタクトプラグ５０７を介して制御線２０７に接続されている。Ｇｂ画素３において、画素容量１０９の下部電極５１３は、コンタクトプラグ５０７を介して制御線２０８に接続されている。Ｂ画素４において、画素容量１０９の下部電極５１３は、コンタクトプラグ５０７を介して制御線２０９に接続されている。制御線２０６は、行駆動回路４０２からの制御信号ｐＶｒに基づく電位を供給する。制御線２０７は、行駆動回路４０２からの制御信号ｐＶｇｒに基づく電位を供給する。制御線２０８は、行駆動回路４０２からの制御信号ｐＶｇｂに基づく電位を供給する。制御線２０９は、行駆動回路４０２からの制御信号ｐＶｂに基づく電位を供給する。制御線２０６は、画素アレイ内の各行のＲ画素１ごとに配され、他の画素の制御線とは絶縁されている。制御線２０７は、画素アレイ内の各行のＧｒ画素２ごとに配され、他の画素の制御線とは絶縁されている。制御線２０８は、画素アレイ内の各行のＧｂ画素３ごとに配され、他の画素の制御線とは絶縁されている。制御線２０９は、画素アレイ内の各行のＢ画素４ごとに配され、他の画素の制御線とは絶縁されている。このような構成により、Ｒ画素１、Ｇｒ画素２、Ｇｂ画素３及びＢ画素４のそれぞれに対し独立して画素容量１０９の第２の端子（ノードＣ又はノードＤ）の電位を制御することができる。
【００４８】
第１の電極１０１は、光の透過率が高い導電部材、例えば、ＩＴＯ（Indium Tin Oxide）等のインジウム又はスズを含む化合物、ＺｎＯ等の化合物等から構成され得る。このような構成によれば、多くの光を光電変換層１０２に入射させることができ、光電変換部１００の感度を向上させることができる。なお、光を透過し得るように薄く形成されたポリシリコン又は金属を、第１の電極１０１として用いてもよい。金属の電気抵抗は低いため、金属を第１の電極１０１の材料に用いた場合、更なる低消費電力化及び高速化を実現し得る。
【００４９】
光電変換層１０２は、光電変換層１０２に入射した光を電荷に光電変換する。光電変換層１０２の少なくとも一部が、光電変換の機能を有していればよい。光電変換層１０２は、真性のアモルファスシリコン（以下、ａ−Ｓｉとも称する）、低濃度のＰ型のａ−Ｓｉ、低濃度のＮ型のａ−Ｓｉ等の半導体材料で形成され得る。あるいは、光電変換層１０２は、化合物半導体材料で形成されてもよい。例えば、ＢＮ、ＧａＡｓ、ＧａＰ、ＡｌＳｂ、ＧａＡｌＡｓＰ等のＩＩＩ−Ｖ族化合物半導体、ＣｄＳｅ、ＺｎＳ、ＨｄＴｅ等のＩＩ−ＶＩ族化合物半導体、ＰｂＳ、ＰｂＴｅ、ＣｕＯ等のＩＶ−ＶＩ族化合物半導体が挙げられる。あるいは、光電変換層１０２は、有機半導体材料で形成されてもよい。例えば、フラーレン、クマリン６（Ｃ６）、ローダミン６Ｇ（Ｒ６Ｇ）、亜鉛フタロシアニン（ＺｎＰｃ）、キナクリドン、フタロシアニン系化合物、ナフタロシアニン系化合物等を用いることができる。更に、上述の半導体材料で構成された量子ドットを含む層を光電変換層１０２に用いることができる。量子ドットは、２０．０ｎｍ以下の粒径を有する粒子であることが望ましい。
【００５０】
光電変換層１０２が半導体材料で構成される場合、当該半導体材料は低濃度の不純物でドープされ、あるいは、当該半導体材料は真性半導体であることが望ましい。このような構成によれば、光電変換層１０２に空乏層を十分に広げることができるため、高感度化、ノイズ低減等の効果を得ることができる。
【００５１】
第２の電極１０３は金属等の導電部材から構成される。第２の電極１０３には、配線を構成する導電部材、あるいは、外部と接続するためのパッド電極を構成する導電部材と同じ材料が用いられ得る。例えば、Ａｌ、Ｃｕ、ＴｉＮ等の材料を適宜用いることができる。このような構成によれば、第２の電極１０３と、配線を構成する導電部材、あるいは、パッド電極とを同時に形成することができる。したがって、製造プロセスを簡略化することができる。
【００５２】
＜分光感度特性とバイアス電圧の関係＞
図６（ａ）は、光電変換層１０２に印加されるバイアス電圧ＶｂｉａｓがＶ１の場合とＶ２（Ｖ２＞Ｖ１）の場合の分光感度特性の一例を示すグラフである。図６（ａ）において、縦軸は光電変換部１００の入射光に対する感度を示しており、横軸は入射光の波長を示している。ここで、分光感度特性とは、波長に対する感度の依存性を意味する。なお、図６（ａ）に示す感度は、カラーフィルタの波長選択性による影響を考慮しない、光電変換層１０２自体の感度である。光電変換層の分光感度特性は、図６（ａ）に示されるように、光電変換層１０２に印加するバイアス電圧Ｖｂｉａｓに応じて変化する場合がある。波長λｂ（例えば、青色の光である波長４５０ｎｍ）、波長λｇ（例えば、緑色の光である波長５５０ｎｍ）、波長λｒ（例えば、赤色の光である波長６５０ｎｍ）の３点を比較する。図６（ａ）に示される例では、波長が長いほど、バイアス電圧Ｖｂｉａｓの変化による感度の変化率が大きいため、バイアス電圧Ｖｂｉａｓを大きくすると長波長の光がより高感度で光電変換される。そのため、バイアス電圧Ｖｂｉａｓの違いにより色のバランスの変化が生じ得ることがわかる。特に、光電変換層に有機半導体を用いた場合には、この変化が顕著になり得る。
【００５３】
図６（ｂ）は、主に波長λｒに感度を持つＲ画素、主に波長λｇに感度を持つＧ画素（Ｇｒ画素及びＧｂ画素）、主に波長λｂに感度を持つＢ画素についての、感度とバイアス電圧Ｖｂｉａｓの依存性を示すグラフである。バイアス電圧がＶ１のときのＲ画素、Ｇ画素、Ｂ画素の感度をそれぞれＳｒ１、Ｓｇ１、Ｓｂ１とする。また、バイアス電圧がＶ２のときのＲ画素、Ｇ画素、Ｂ画素の感度をそれぞれＳｒ２、Ｓｇ２、Ｓｂ２とする。図６（ｂ）より理解されるように、Ｓｂ１：Ｓｂ２の比の値、Ｓｇ１：Ｓｇ２の比の値、Ｓｒ１：Ｓｒ２の比の値はそれぞれ異なっている。このことより、バイアス電圧の変化に対する感度の変化の比率は、波長によって異なるといえる。これを言い換えると、Ｓｒ１：Ｓｇ１：Ｓｂ１の比を色比１、Ｓｒ２：Ｓｇ２：Ｓｂ２の比を色比２とした場合、分光感度特性がバイアス電圧に依存することにより、色比１と色比２は異なる値となる。したがって、この色比の調整を行わない場合には、感度調整の精度が不十分となる場合がある。
【００５４】
上述のように本実施形態では、Ｒ画素１、Ｇｒ画素２、Ｇｂ画素３及びＢ画素４のそれぞれに対し独立して異なるバイアス電圧を供給することが可能である。そして、分光感度特性のバイアス電圧に対する依存性を考慮して、各画素の光電変換部１００に印加されるバイアス電圧Ｖｂｉａｓを調整することにより、色比を一定とする調整が可能となっている。そのため、分光感度特性のバイアス電圧依存性の影響を低減することができ、感度調整の精度をより向上させることができる。
【００５５】
色比の調整について一例を挙げて説明する。調整後の目標とするＲ画素、Ｇ画素、Ｂ画素の感度がそれぞれａ、ｂ、ｃであるものとする。また、分光感度特性のバイアス電圧依存性が既知であり、Ｒ画素、Ｇ画素、Ｂ画素の感度のバイアス電圧依存性が、関数Ｓｒ（Ｖ）、Ｓｇ（Ｖ）、Ｓｂ（Ｖ）で表されているものとする。このとき、Ｒ画素、Ｇ画素、Ｂ画素に対するバイアス電圧Ｖｒ、Ｖｇ、Ｖｂを、それぞれ、Ｖｒ＝Ｓｒ−１（ａ）、Ｖｇ＝Ｓｇ−１（ｂ）、Ｖｂ＝Ｓｂ−１（ｃ）と設定すれば、所望の感度を与えるバイアス電圧を設定することができる。そして、この感度調整をａ：ｂ：ｃの比が一定となる制約条件のもとで行うことにより色比を一定とするバイアス電圧の調整が可能となる。しかしながら、色比の調整方法はこれに限られるものではなく、分光感度特性のバイアス電圧に対する依存性が考慮されていれば他の手法を用いることもできる。
【００５６】
＜光電変換装置の駆動方法＞
次に、本実施形態による光電変換装置の駆動方法について説明する。図７は、本実施形態の光電変換装置に用いられるローリングシャッター動作時の駆動信号のタイミングチャートを示している。図７には、ｎ行目とｎ＋１行目の２行分の信号の読み出し動作に対応した駆動信号が示されている。
【００５７】
駆動信号ｐＳＥＬ、ｐＴＮ、ｐＴＳ、ＣＳＥＬ、ｐＲＥＳがハイレベルのときに、対応するトランジスタ又はスイッチがオン状態になる。また、駆動信号ｐＳＥＬ、ｐＴＮ、ｐＴＳ、ＣＳＥＬ、ｐＲＥＳがローレベルのときに、対応するトランジスタ又はスイッチがオフ状態になる。
【００５８】
本実施形態の光電変換装置の駆動では、いわゆるローリングシャッター動作が行われる。時刻ｔ１より前において、ｎ行目の画素の光電変換部１００、及び、ｎ＋１行目の画素の光電変換部１００は信号電荷を蓄積している状態である。信号電荷の蓄積時には、制御信号ｐＶｒ（ｎ）、ｐＶｇｒ（ｎ）、ｐＶｇｂ（ｎ＋１）、ｐＶｂ（ｎ＋１）はハイレベルであり、感度調整がオンの状態である。
【００５９】
まず、ｎ行目の画素からの読み出しを行う期間ＨＢＬＮＫ（ｎ）の動作について説明する。時刻ｔ１において、駆動信号ｐＳＥＬ（ｎ）がハイレベルになり、ｎ行目の画素の選択トランジスタ１０８がオンになる。これにより、ｎ行目の画素の増幅トランジスタ１０７から、ノードＢに蓄積された光信号と増幅トランジスタ１０７の閾値ばらつきによるノイズ信号とを含む信号Ｓが列信号線２０４に出力される。また、時刻ｔ１において、制御信号ｐＶｒ（ｎ）、ｐＶｇｒ（ｎ）がローレベルになり、感度調整がオフの状態になる。
【００６０】
時刻ｔ２において、駆動信号ｐＴＳ（ｎ）がハイレベルになり、増幅器３０１によって増幅された信号Ｓが、容量ＣＴＳ１に出力される。時刻ｔ３において、駆動信号ｐＴＳ（ｎ）がローレベルになった後においても、信号Ｓが容量ＣＴＳ１に保持される。
【００６１】
時刻ｔ４において、駆動信号ｐＲＥＳ（ｎ）がハイレベルになり、ｎ行目の画素のリセットトランジスタ１０６がオンになる。これによりｎ行目の画素のノードＢの電位がリセット電位Ｖｒｅｓに応じた電位にリセットされる。その後、時刻ｔ５において、駆動信号ｐＲＥＳ（ｎ）がローレベルになり、リセットトランジスタ１０６はオフになる。このとき、増幅トランジスタ１０７は閾値ばらつきによるノイズを含む信号Ｎを選択トランジスタ１０８を介して列信号線２０４に出力する。
【００６２】
時刻ｔ６において、駆動信号ｐＴＮ（ｎ）が、ハイレベルになり、信号Ｎが、列回路４０４の容量ＣＴＮ１に出力される。時刻ｔ７において、駆動信号ｐＴＮ（ｎ）がローレベルになり、信号Ｎが容量ＣＴＮ１に保持される。
【００６３】
時刻ｔ８において、駆動信号ｐＳＥＬ（ｎ）がローレベルになり、選択トランジスタ１０８がオフとなることで、ｎ行目の画素から列回路４０４への信号の読み出しが終了する。
【００６４】
また、時刻ｔ８において、制御信号ｐＶｒ（ｎ）、ｐＶｇｒ（ｎ）がハイレベルになり、感度調整がオンの状態になる。
この後、ｎ行目の画素は、次のフレームの信号電荷の蓄積を開始する。
【００６５】
続いて、期間ＨＳＣＡＮ（ｎ）において、各列の駆動信号ＣＳＥＬ（ｎ）が順次、ハイレベルとなり、容量ＣＴＳ１から信号Ｓが水平出力線３１１に出力され、容量ＣＴＮ１から信号Ｎが水平出力線３１３に出力される。
【００６６】
すなわち、列回路４０４に読み出された信号Ｎと信号Ｓは、列ごとに出力回路４０７に出力される。出力回路４０７は信号Ｓと信号Ｎとの差分をアナログ−デジタル変換回路４０８に出力する。これにより、閾値のばらつき等によるノイズが除去された信号Ｓが得られる。
【００６７】
時刻ｔ９において、駆動信号ｐＳＥＬ（ｎ＋１）がハイレベルになり、（ｎ＋１）行目の画素の選択トランジスタ１０８がオンになる。以降、期間ＨＢＬＮＫ（ｎ＋１）において、（ｎ＋１）行目の画素からの信号の読み出しが行われ、期間ＨＳＣＡＮ（ｎ＋１）において各列の信号が順次出力される。
【００６８】
本実施形態によれば、分光感度特性のバイアス電圧依存性の影響を低減することができ、感度調整の精度をより向上させることができる。したがって、より出力信号の精度が向上した光電変換装置が提供される。
【００６９】
［第２実施形態］
＜画素の構成＞
第２実施形態は、第２の電極１０３の電位を制御する制御線の本数及び駆動方法が第１実施形態と異なる。そこで、本実施形態の説明では、主として第１実施形態と異なる部分を説明し、第１実施形態と共通する部分については、説明を省略又は簡略化する。
【００７０】
図８は、第２実施形態における光電変換装置のＲ画素１、Ｇｒ画素２、Ｇｂ画素３、Ｂ画素４の構成を模式的に示している。図９は、２行２列の行列状に配されたＲ画素１、Ｇｒ画素２、Ｇｂ画素３、Ｂ画素４の平面構造を模式的に示している。その他の画素も同様の平面構造を有している。図９では画素を構成する構造のうち下層から第２の電極１０３までが図示されており、第２の電極１０３よりも上部に積層される光電変換部は図示を省略している。図８及び図９において、第１実施形態で説明した図と同じ機能を有する部分には、同じ符号が付されている。以下、図８及び図９を用いて本実施形態の構成を説明する。
【００７１】
Ｒ画素１において、ノードＣは制御線２０６に接続される。Ｇｒ画素２において、ノードＤは制御線２１０に接続される。Ｇｂ画素３において、ノードＣは制御線２１０に接続される。Ｂ画素４において、ノードＤは制御線２０９に接続される。すなわち、Ｇｒ画素２のノードＤとＧｂ画素３のノードＣには共通の制御線２１０が接続され、同一の電位が供給される。行駆動回路４０２は、制御線２０６、２０９、２１０を介して第２の電極１０３の電位を制御する。
【００７２】
＜光電変換装置の駆動方法＞
次に、本実施形態による光電変換装置の駆動方法について説明する。図１０は、本実施形態の光電変換装置に用いられるグローバルシャッター動作時の駆動信号のタイミングチャートを示している。図１０には、ｎ行目と（ｎ＋１）行目の２行分の信号の読み出し動作に対応した駆動信号が示されている。なお、制御線２０６を介してＲ画素１に供給される制御信号をｐＶｒ、制御線２１０を介してＧｒ画素２及びＧｂ画素３に供給される制御信号をｐＶｇ、制御線２０９を介してＢ画素４に供給される制御信号をｐＶｂとする。これらの制御信号は全行に共通のタイミングで変化するため、行を示す符号の表示は省略されている。なお、制御信号ｐＶｒ、ｐＶｇ、ｐＶｂがハイレベルの状態は、感度調整がオンの状態を意味する。また、制御信号ｐＶｒ、ｐＶｇ、ｐＶｂがローレベルの状態は、光電変換部１００の感度が実質的にゼロになるように第２の電極１０３の電位が調整されている状態を意味する。
【００７３】
本実施形態の光電変換装置の駆動では、いわゆるグローバルシャッター動作が行われる。時刻ｔ１１から時刻ｔ１２の間の期間において、全画素の光電変換部１００は信号電荷を蓄積している状態（一括露光期間）である。信号電荷の蓄積時には、制御信号ｐＶｒ、ｐＶｇ、ｐＶｂはハイレベルであり、感度調整がオンの状態である。
【００７４】
まず、ｎ行目の画素からの読み出しを行う期間ＨＢＬＮＫ（ｎ）の動作について説明する。時刻ｔ１２において、制御信号ｐＶｒ、ｐＶｇ、ｐＶｂがローレベルになり、光電変換部１００の感度がゼロの状態になる。この動作を一括シャッター動作と称する。この一括シャッター動作以降、順次信号読み出しが行われるまでの間、信号電荷がノードＢに保持される保持期間となる。このようにして、一括露光と一括シャッター動作を行うことにより、グローバルシャッター動作が実現される。また、時刻ｔ１２において、駆動信号ｐＳＥＬ（ｎ）がハイレベルになり、ｎ行目の画素の選択トランジスタ１０８がオンになる。これにより、ｎ行目の画素の増幅トランジスタ１０７から、ノードＢに蓄積された光信号と増幅トランジスタ１０７の閾値ばらつきによるノイズ信号とを含む信号Ｓが列信号線２０４に出力される。
【００７５】
時刻ｔ１３において、駆動信号ｐＴＳ（ｎ）が、ハイレベルになり、増幅器３０１によって増幅された信号Ｓが、容量ＣＴＳ１に出力される。時刻ｔ１４において、駆動信号ｐＴＳ（ｎ）がローレベルになった後においても、信号Ｓが容量ＣＴＳ１に保持される。
【００７６】
時刻ｔ１５において、駆動信号ｐＲＥＳ（ｎ）がハイレベルになり、ｎ行目の画素のリセットトランジスタ１０６がオンになる。これによりｎ行目の画素のノードＢの電位がリセット電位Ｖｒｅｓに応じた電位にリセットされる。その後、時刻ｔ１６において、駆動信号ｐＲＥＳ（ｎ）がローレベルになり、リセットトランジスタ１０６はオフになる。このとき、増幅トランジスタ１０７は閾値ばらつきによるノイズを含む信号Ｎを選択トランジスタ１０８を介して列信号線２０４に出力する。
【００７７】
時刻ｔ１７において、駆動信号ｐＴＮ（ｎ）が、ハイレベルになり、信号Ｎが、列回路４０４の容量ＣＴＮ１に出力される。時刻ｔ１８において、駆動信号ｐＴＮ（ｎ）がローレベルになり、信号Ｎが容量ＣＴＮ１に保持される。
【００７８】
時刻ｔ１９において、駆動信号ｐＳＥＬ（ｎ）がローレベルになり、選択トランジスタ１０８がオフとなることで、ｎ行目の画素から列回路４０４への信号の読み出しが終了する。
【００７９】
その後、期間ＨＳＣＡＮ（ｎ）において、各列の駆動信号ＣＳＥＬ（ｎ）が順次、ハイレベルとなり、容量ＣＴＳ１から信号Ｓが水平出力線３１１に出力され、容量ＣＴＮ１から信号Ｎが水平出力線３１３に出力される。すなわち、列回路４０４に読み出された信号Ｎと信号Ｓは、列ごとに出力回路４０７に出力される。出力回路４０７は信号Ｓと信号Ｎとの差分をアナログ−デジタル変換回路４０８に出力する。これにより、閾値のばらつき等によるノイズが除去された信号Ｓが得られる。
【００８０】
時刻ｔ２０において、駆動信号ｐＳＥＬ（ｎ＋１）がハイレベルになり、（ｎ＋１）行目の画素の選択トランジスタ１０８がオンになる。以降、期間ＨＢＬＮＫ（ｎ＋１）において各列の信号が順次出力される。以降の動作は同様であるため説明を省略する。
【００８１】
本実施形態では、Ｇｒ画素２及びＧｂ画素３の第２の電極１０３の電位が共通の制御線２１０により制御されている。これにより、第１実施形態では、２行あたり４本の制御線２０６、２０７、２０８、２０９が設けられていたが、本実施形態では、２行あたり３本の制御線２０６、２０９、２１０が設けられており、制御線の本数を削減することができる。したがって、本実施によれば、第１実施形態と同様に感度調整の精度を向上させることができ、これに加え、第１実施形態よりも制御線の本数を少なくすることができる。
【００８２】
＜第２実施形態の変形例＞
次に第２実施形態の変形例について説明する。本変形例では、制御線の本数及び画素容量の構成が変形されている。図１１は、２行２列の行列状に配されたＲ画素１、Ｇｒ画素２、Ｇｂ画素３、Ｂ画素４の平面構造を模式的に示している。その他の画素も同様の平面構造を有している。既に説明した図と同じ機能を有する部分には、同じ符号が付されてある。以下、図１１を用いて本変形例について特徴を説明する。
【００８３】
本変形例において、Ｒ画素１は、Ｒ画素容量１１１（第１の画素容量）を有する。Ｇｒ画素２は、Ｇｒ画素容量１１２（第２の画素容量）を有する。Ｇｂ画素３は、Ｇｂ画素容量１１３（第３の画素容量）を有する。Ｂ画素４は、Ｂ画素容量１１４（第４の画素容量）を有する。すなわち、本変形例では、図１１に示されるように、各画素が異なる面積の画素容量を備え得る。
【００８４】
また、Ｒ画素１及びＧｒ画素２の第２の電極１０３の電位は、共通の制御線２１１（第１の制御線）により制御される。Ｇｂ画素３及びＢ画素４の第２の電極１０３の電位は、共通の制御線２１２（第２の制御線）に接続される。行駆動回路４０２は、制御線２１１、２１２を介して第２の電極１０３の電位を制御する。
【００８５】
ノードＢの電位は、制御線から供給される電位を画素容量と光電変換部の容量とにより分圧して得られる電位となる。本変形例では、感度の異なるＲ画素１、Ｇｒ画素２が共通の制御線２１１により制御される。また、感度の異なるＧｂ画素３、Ｂ画素４も共通の制御線２１２により駆動される。
【００８６】
ノードＢの電位は、制御線から供給される電位を画素容量と光電変換部の容量とにより分圧して得られる電位となる。図１１に示されるように、Ｇｒ画素容量１１２及びＧｂ画素容量１１３は、同じ容量値（同じ面積）とする。また、Ｒ画素容量１１１とＧｒ画素容量１１２とは互いに異なる容量値（異なる面積）とし、かつ、Ｂ画素容量１１４は、Ｇｂ画素容量１１３とは互いに異なる容量値（異なる面積）とする。これにより、画素の感度の違いを補正するように画素容量の容量値を異ならせることができ、共通の制御線を用いても感度の異なる画素の感度比を調整することができる。
【００８７】
例えば、Ｒ画素１及びＢ画素４は、Ｇｒ画素２及びＧｂ画素３よりも感度が低いので、Ｒ画素容量１１１及びＢ画素容量１１４の容量値は、Ｇｒ画素容量１１２及びＧｂ画素容量１１３よりも、大きい値とする。このように、各画素容量の容量値を適宜設定することで、共通の制御線を用いて互いに感度の異なる画素の感度比を調整することができる。ただし、各画素容量は、半導体基板上に作りこまれるものでありバイアス電圧に応じて事後的に容量値を変更することができないため、感度調整の自由度は小さくなる。
【００８８】
本変形例では、Ｒ画素１及びＧｒ画素２の第２の電極１０３の電位は、共通の制御線２１１により制御され、Ｇｂ画素３及びＢ画素４の第２の電極１０３の電位は、共通の制御線２１２に接続される。これにより、本変形例では、２行あたり２本の制御線２１１、２、２１０が設けられる構成であるため、制御線の本数を更に削減することができる。
【００８９】
［第３実施形態］
＜画素の構成＞
第３実施形態は、第２の電極１０３（補助電極）が制御線に接続されるものの、ノードＢには接続されていない点が第１実施形態と異なる。そこで、本実施形態の説明では、主として第１実施形態と異なる部分を説明し、第１実施形態と共通する部分については、説明を省略又は簡略化する。
【００９０】
図１２は、第３実施形態における光電変換装置のＲ画素１、Ｇｒ画素２、Ｇｂ画素３、Ｂ画素４の構成を模式的に示している。図１と同じ機能を有する部分には、同じ符号が付されている。各画素は、光電変換部１００、リセットトランジスタ１０６、増幅トランジスタ１０７、選択トランジスタ１０８を含む。光電変換部１００は、第１の電極（共通電極）１０１、光電変換層１０２、第２の電極（補助電極）１０３、第３の電極１０４（画素電極）を含む。ここで、第２の電極１０３（補助電極）は、リセットトランジスタ１０６及び増幅トランジスタ１０７には接続されない。また、第３の電極１０４（画素電極）はリセットトランジスタ１０６のソース及び増幅トランジスタ１０７のゲート（増幅部の入力ノード）に接続される。第３の電極１０４は、光電変換層１０２の第２の電極が配された側の面（第１の電極が配された側の面と対向する面）に配されている。
【００９１】
ノードＢは、増幅トランジスタ１０７のゲート、リセットトランジスタ１０６のソース及び第３の電極１０４に接続される。Ｒ画素１において、ノードＣは制御線２０６に接続される。Ｇｒ画素２において、ノードＤは制御線２０７に接続される。Ｇｂ画素３において、ノードＣは制御線２０８に接続される。Ｂ画素４において、ノードＤは制御線２０９に接続される。
【００９２】
＜光電変換装置の平面構造・断面構造＞
次に、本実施形態の光電変換装置の平面構造、断面構造を説明する。図１３（ａ）は、光電変換装置の平面構造を模式的に示している。図１３（ａ）は２行２列の行列状に配された画素の第２の電極１０３、第３の電極１０４の形状のみを示す。図１３（ｂ）は、光電変換装置の断面構造を模式的に示している。図１３（ｂ）に示された断面は、図１３（ａ）における一点鎖線Ｃ−Ｃ’に沿った断面に対応する。図１３（ｂ）には、マイクロレンズ５１６、平坦化層５１５、カラーフィルタ５１４、第１の電極１０１、光電変換層１０２、第２の電極１０３、第３の電極１０４、半導体基板５０１が示されている。また、光電変換層１０２には、入射光に対する感度が高い領域を示す高感度領域５１７と、入射光に対する感度が低い領域を示す低感度領域５１８とがそれぞれ破線で示されている。
【００９３】
第３の電極１０４は、平面視において円形の形状をなしている。第２の電極１０３は、平面視において、第３の電極１０４の外側に、第３の電極１０４を囲うように配されている。第３の電極１０４と第２の電極１０３の間の空隙は、平面視において、円環状をなしている。第１の電極１０１の上にはカラーフィルタ５１４が配されており、カラーフィルタ５１４の上には平坦化層５１５を介してマイクロレンズ５１６が配されている。マイクロレンズ５１６は入射光を光電変換部に集光する機能を有する。
【００９４】
光電変換が行われているときの光電変換層１０２内の電界分布は、第２の電極１０３及び第３の電極１０４に与えられている電位によって変化する。これにより、高感度領域５１７と低感度領域５１８の大きさを調整することができる。信号電荷が電子の場合、第２の電極１０３に第３の電極１０４よりも高い電位を与えることで、低感度領域５１８は大きくなり、高感度領域５１７は小さくなる。また、信号電荷がホールの場合は、第２の電極１０３に第３の電極１０４よりも低い電位を与えることで、低感度領域５１８は大きくなり、高感度領域５１７は小さくなる。光電変換によって発生した電荷は第３の電極１０４に収集される。第３の電極１０４の外周に第２の電極１０３が配されているため、第２の電極１０３に与える電位を制御することにより、高感度領域５１７と低感度領域５１８の大きさを調整することができる。
【００９５】
次に、本実施形態の光電変換装置の回路部分の平面構造、断面構造について説明する。図１４（ａ）は、光電変換装置の回路部分の平面構造を模式的に示す図であり、図１４（ｂ）は、光電変換装置の回路部分の断面構造を模式的に示す図である。図１４（ａ）は、２行２列の行列状に配されたＲ画素１、Ｇｒ画素２、Ｇｂ画素３、Ｂ画素４を示している。図１４（ｂ）に示された断面は、図１４（ａ）における一点鎖線Ｄ−Ｄ’に沿った断面に対応する。なお、第２の電極１０３、第３の電極１０４の形状に相当する部分は破線で示されている。
【００９６】
図１４（ａ）において、コンタクトプラグ５０６は第３の電極１０４と増幅トランジスタ１０７とを接続するコンタクトプラグを示す。コンタクトプラグ５０７は第２の電極１０３と制御線とを接続するコンタクトプラグを示す。
【００９７】
Ｒ画素１の第２の電極１０３は制御線２０６に接続される。Ｇｒ画素２の第２の電極１０３は制御線２０７に接続される。Ｇｂ画素３の第２の電極１０３は制御線２０８に接続される。Ｂ画素４の第２の電極１０３は制御線２０９に接続される。すなわち、第１実施形態と同様に、Ｒ画素１、Ｇｒ画素２、Ｇｂ画素３及びＢ画素４のそれぞれに対し独立して設けられており、独立して第２の電極１０３の電位を制御することができる。
【００９８】
本実施形態では、第２の電極１０３が、制御線には接続されているものの、リセットトランジスタ１０６及び増幅トランジスタ１０７に接続されていない（すなわち、ノードＢに接続されていない）。このような構成であっても第１実施形態と同様に画素ごとに感度調整を行うことができ、感度調整の精度をより向上させることができる。
【００９９】
［第４実施形態］
第４実施形態は、第１実施形態の構成において、Ｇｒ画素２又はＧｂ画素３のいずれか一方をＷ画素（第５の画素）に置き換えたものである。その他の構成については第１実施形態と同様であり説明を省略する。ここで、Ｗ画素は、入射光のうちの少なくとも赤色から青色の範囲に応じた信号を生成する画素であり、Ｒ画素、Ｇ画素及びＢ画素の高感度波長帯域を全て含む分光感度特性となっている。より具体的には、Ｗ画素は、例えば、カラーフィルタを有しない画素、あるいは、カラーフィルタが赤色から青色の範囲において実質的に透明である画素であり得る。
【０１００】
図１５は、Ｒ画素、Ｇ画素、Ｂ画素、Ｗ画素についての感度とバイアス電圧Ｖｂｉａｓの依存性を示すグラフである。図１５において、縦軸は感度を示しており、横軸は光電変換部１００に印加されるバイアス電圧Ｖｂｉａｓを示している。
【０１０１】
Ｒ画素、Ｇ画素、Ｂ画素、Ｗ画素のそれぞれについて、印加されるバイアス電圧がＶｒ、Ｖｇ、Ｖｂ、Ｖｗである場合の、感度をそれぞれＳｒ、Ｓｇ、Ｓｂ、Ｓｗとする。このとき、第１実施形態で述べたものと同様の手法により、Ｒ画素、Ｇ画素、Ｂ画素については、Ｓｒ：Ｓｇ：Ｓｂの色比が一定となるようにバイアス電圧を制御する。また、Ｗ画素はＲＧＢ画素とは独立してバイアス電圧を制御する。これにより、Ｒ画素、Ｇ画素、Ｂ画素により色情報を取得し、Ｗ画素により輝度情報を取得することができる。光電変換装置の内部又は外部に設けられた画像処理部において、色情報と輝度情報を合成することによりダイナミックレンジを向上させることができる。
【０１０２】
本実施形態によれば、第１実施形態と同様の効果が得られることに加え、Ｒ画素、Ｇ画素、Ｂ画素で色情報、Ｗ画素で輝度情報を取得することができ、ダイナミックレンジを向上させることができる。
【０１０３】
［第５実施形態］
第５実施形態は、動画像の撮影においてフレームごとに異なる電位を光電変換部１００の第２の電極に供給可能とすることにより、バイアス電圧をフレームごとに変更する点が第１実施形態と異なる。そこで、本実施形態の説明では、主として第１実施形態と異なる部分を説明し、第１実施形態と共通する部分については、説明を省略又は簡略化する。
【０１０４】
図１６は、本実施形態の光電変換装置に用いられる駆動信号のタイミングチャートを示している。なお、図１６では、Ｒ画素１に関するタイミングのみが示されているが、他の画素についても同様である。また、図１６には、（ｍ−１）フレームから（ｍ＋２）フレームにおける１行目からｎ行目までの信号の読み出し動作に対応した駆動信号が示されている。ここでは、１行目の駆動について説明する。
【０１０５】
時刻ｔ２１において、駆動信号ｐＳＥＬ（１）はローレベルになり、選択トランジスタ１０８がオフとなることで、１行目の画素から列回路４０４への（ｍ−１）フレームの信号の読み出しが終了する。また、時刻ｔ２１において、制御信号ｐＶｒ（１）はハイレベルになり、光電変換部１００が高感度の状態になる。
【０１０６】
時刻ｔ２１から時刻ｔ２２の期間（蓄積期間）において、１行目の画素の光電変換部１００は、ｍフレームの信号電荷を蓄積している状態である。ｍフレームの信号電荷の蓄積時には、制御信号ｐＶｒ（１）はハイレベルであるため、高感度で電荷の蓄積を行う。
【０１０７】
時刻ｔ２２において、駆動信号ｐＳＥＬ（１）は、ハイレベルになり、選択トランジスタ１０８がオンとなることで、ｍフレームの読み出しのため、再び１行目の画素が選択される。時刻ｔ２２において、制御信号ｐＶｒ（１）は、ミドルレベルになる。これにより、読み出し期間中の電位をトランジスタの動作範囲内として信号を読み出すことができる。
【０１０８】
時刻ｔ２３において、駆動信号ｐＳＥＬ（１）はローレベルになり、選択トランジスタ１０８がオフとなることで、１行目の画素から列回路４０４へのｍフレームの信号の読み出しが終了する。また、時刻ｔ２３において、制御信号ｐＶｒ（１）は、ローレベルになり、光電変換部１００が低感度の状態になる。
【０１０９】
時刻ｔ２３からｔ２４の期間（蓄積期間）において、（ｍ＋１）フレームの画素の光電変換部１００は信号電荷を蓄積している状態である。（ｍ＋１）フレームの信号電荷の蓄積時には、制御信号ｐＶｒ（１）はローレベルであるため、低感度で電荷の蓄積を行う。
【０１１０】
時刻ｔ２４において、駆動信号ｐＳＥＬ（１）は、ハイレベルになり、選択トランジスタ１０８がオンとなることで、（ｍ＋１）フレームの読み出しのため、再び１行目の画素が選択される。時刻ｔ２４において、制御信号ｐＶｒ（１）は、ミドルレベルになる。これにより、読み出し期間中の電位をトランジスタの動作範囲内として信号を読み出すことができる。
【０１１１】
時刻ｔ２５において、駆動信号ｐＳＥＬ（１）はローレベルになり、選択トランジスタ１０８がオフとなることで、１行目の画素から列回路４０４への（ｍ＋１）フレームの信号の読み出しが終了する。また、時刻ｔ２５において、制御信号ｐＶｒ（１）は、ハイレベルになり、光電変換部１００が高感度の状態になる。以降のフレームの動作は、同様であるため、説明を省略する。
【０１１２】
このような駆動方法を用いることにより、ｍフレームにおいて、高感度で蓄積された信号電荷を読み出し、（ｍ＋１）フレームにおいて低感度で蓄積された信号電荷を読み出すことができる。その後、光電変換装置の内部又は外部に設けられた画像処理部において、ｍフレームに読み出された画像と（ｍ＋１）フレームに読み出された画像とを合成することにより、ダイナミックレンジを向上させた画像を得ることができる。
【０１１３】
本実施形態によれば、フレームごとに異なる電位を光電変換部１００の第２の電極１０３に供給可能であり、バイアス電圧をフレームごとに変更することができる。これにより、フレームごとに、Ｒ画素、Ｇｒ画素、Ｇｂ画素、Ｂ画素の感度比を調整するとともに、感度が異なる複数の画像を取得して合成することで、第１実施形態と同様の効果が得られ、更にダイナミックレンジを向上させることができる。
【０１１４】
［第６実施形態］
第６実施形態は、光電変換部１００の構成及び駆動方法が第１実施形態と異なる。そこで、本実施形態の説明では、主として第１実施形態と異なる部分を説明し、第１実施形態と共通する部分については、説明を省略又は簡略化する。
【０１１５】
図１７（ａ）は、本実施形態の光電変換部１００の構成を模式的に示す図であり、図１７（ｂ）は、本実施形態の光電変換部１００の等価回路を示す図である。図１に示したものと同じ機能を有する部分には、同じ符号が付されている。
【０１１６】
＜光電変換部の構成＞
図１７（ａ）において、光電変換部１００は、第１の電極１０１、ブロッキング層１１７、光電変換層１０２、絶縁層１０５、及び、第２の電極１０３を含む。第１の電極１０１は、電圧制御部４０１に接続される。このような構成により、光電変換部１００での信号電荷の蓄積、及び、光電変換部１００からの信号電荷の排出を行うことができる。なお、信号電荷の排出は、光電変換部１００で生じた信号を読み出すために行われる。
【０１１７】
電圧制御部４０１は、少なくとも第１の電位Ｖｓ１、及び、第１の電位Ｖｓ１とは異なる第２の電位Ｖｓ２を光電変換部１００の第１の電極１０１に供給する。信号電荷がホールの場合、第２の電位Ｖｓ２は第１の電位Ｖｓ１より低い電位である。信号電荷がホールの場合、例えば、第１の電位Ｖｓ１は５Ｖであり、第２の電位Ｖｓ２は０Ｖである。信号電荷が電子の場合、第２の電位Ｖｓ２は第１の電位Ｖｓ１より高い電位である。信号電荷が電子の場合、例えば、第１の電位Ｖｓ１が０Ｖであり、第２の電位Ｖｓ２が５Ｖである。なお、本明細書では、特に言及した場合を除き、接地されたノードの電位を０Ｖとしている。
【０１１８】
本実施形態の光電変換部１００は、信号電荷を蓄積するように構成された光電変換層１０２と、絶縁層１０５とを含む。したがって、光電変換部１００は、第１の電極１０１及び第２の電極１０３との間に直列に容量成分を含む。図１７（ｂ）の等価回路は、この容量成分を光電変換部１００の第１の電極１０１及び第２の電極１０３の間に配された容量１１６として示している。なお、光電変換部１００はブロッキング層１１７を含んでいるため、図１７（ｂ）では、ブロッキング層１１７及び光電変換層１０２が等価的にダイオード１１５として示されている。
【０１１９】
ブロッキング層１１７は、第１の電極１０１から光電変換層１０２へ信号電荷と同じ導電型の電荷が注入されることを阻止する。光電変換層１０２は、第１の電極１０１に印加される電位Ｖｓに応じて空乏化する。また第１の電極１０１に印加される電位Ｖｓと第２の電極１０３（ノードＢ）の電位との関係に応じて、光電変換層１０２のポテンシャルの傾きが反転する。このような構成により、光電変換部１００は、信号電荷の蓄積、及び、蓄積された信号電荷の排出を行うことができる。光電変換部１００の動作については後述する。
【０１２０】
本実施形態では、光電変換部１００の第１の電極１０１に供給される電位Ｖｓと、リセット電位Ｖｒｅｓとの大小関係を制御することで、光電変換部１００における信号電荷の蓄積、及び、光電変換部１００からの信号電荷の排出を行う。リセット電位Ｖｒｅｓは、例えば、第１の電位Ｖｓ１と第２の電位Ｖｓ２との中間の値である。この場合において、信号電荷がホールの場合には、リセット電位Ｖｒｅｓは第１の電位Ｖｓ１より低く、第２の電位Ｖｓ２より高い電位である。信号電荷が電子の場合、リセット電位Ｖｒｅｓは、第１の電位Ｖｓ１より高く、第２の電位Ｖｓ２より低い電位である。本実施形態において、リセット電位Ｖｒｅｓは、例えば、３．３Ｖである。このリセット電位Ｖｒｅｓは、電源電位よりも低く、接地されたノードに供給される電位よりも高い。
【０１２１】
＜光電変換部の動作＞
次に、本実施形態における光電変換部１００の動作について説明する。図１８（ａ）乃至図１８（ｆ）は、光電変換部１００におけるエネルギーバンドを模式的に示している。図１８（ａ）乃至図１８（ｆ）には、第１の電極１０１、ブロッキング層１１７、光電変換層１０２、絶縁層１０５、第２の電極１０３のエネルギーバンドが示されている。また、黒丸は電子を示しており、白丸はホールを示している。図１８（ａ）乃至図１８（ｆ）の縦軸は電子に対するポテンシャルを表しており、図中の上方向が電子に対するポテンシャルが高く、すなわち、電位が低い方向を示している。また、第１の電極１０１及び第２の電極１０３については、自由電子のエネルギー準位が示されている。ブロッキング層１１７及び光電変換層１０２については、伝導帯のエネルギー準位と価電子帯のエネルギー準位との間のバンドギャップが示されている。なお、光電変換層１０２と絶縁層１０５との界面における光電変換層１０２のポテンシャルを、便宜的に、光電変換層１０２の表面ポテンシャル、あるいは、単に表面ポテンシャルと呼ぶ。
【０１２２】
光電変換部１００の動作としては、以下のステップ（１）〜（６）が繰り返し行われる。すなわち、ステップ（１）は、増幅部の入力ノードのリセット（ＦＤリセット）である。ステップ（２）は、信号Ｎの読み出し（Ｎ読み）である。ステップ（３）は、光電変換部１００からの信号電荷の排出動作である。ステップ（４）は、信号Ｓの読み出し（Ｓ読み）である。ステップ（５）は、光電変換部１００からの残留電荷の排出と信号電荷の蓄積の開始前の準備のための光電変換層１０２のリセット動作である。ステップ（６）は、信号電荷の蓄積動作である。以下、それぞれのステップについて説明する。
【０１２３】
図１８（ａ）は、ステップ（１）からステップ（２）における光電変換部１００の状態を示している。第１の電極１０１には、電圧制御部４０１から第１の電位Ｖｓ１が供給されている。第１の電位Ｖｓ１は、例えば、５Ｖである。光電変換層１０２には、露光期間中に生じた信号電荷として、白丸で示されたホールが蓄積されている。蓄積されたホールの量に応じて、光電変換層１０２の表面ポテンシャルは低くなる方向（電位が高くなる方向）へ変化する。なお、蓄積される電荷が電子の場合、蓄積された電子の量に応じて、表面ポテンシャルは高くなる方向（電位が低くなる方向）へ変化する。
【０１２４】
この状態でリセットトランジスタ１０６がオンになると、第２の電極１０３を含むノード、すなわち、図１７のノードＢの電位がリセット電位Ｖｒｅｓにリセットされる（ステップ（１）のＦＤリセット）。本実施形態では、ノードＢに増幅トランジスタ１０７のゲートが含まれている。そのため、増幅トランジスタ１０７のゲートの電位がリセットされる。リセット電位Ｖｒｅｓは、例えば、３．３Ｖである。
【０１２５】
その後、リセットトランジスタ１０６がオフになると、ノードＢが電気的にフローティングになる。このときリセットトランジスタ１０６によるリセットノイズ（図１８(ａ)等のノイズｋＴＣ１）が発生し得る。
【０１２６】
リセット動作による第２の電極１０３の電位の変化に応じて、光電変換層１０２の表面ポテンシャルは変化し得る。この時の第２の電極１０３の電位の変化の方向は、信号電荷が蓄積することによって生じた第２の電極１０３の電位の変化とは反対の方向である。そのため、信号電荷のホールは、光電変換層１０２に蓄積されたままである。また、ブロッキング層１１７によって第１の電極１０１からのホールの注入は阻止されるため、光電変換層１０２に蓄積された信号電荷の量は変動しない。
【０１２７】
このとき、選択トランジスタ１０８がオン状態であれば、増幅トランジスタ１０７は、リセットノイズを含む信号Ｎ（Ｖｒｅｓ＋ｋＴＣ１）を出力する（ステップ（２）のＮ読み）。信号Ｎは、列回路４０４の容量ＣＴＮ１に保持される。
【０１２８】
図１８（ｂ）及び図１８（ｃ）は、ステップ（３）における光電変換部１００の状態を示している。まず、第１の電極１０１に第２の電位Ｖｓ２が供給される。信号電荷としてホールを用いているため、第２の電位Ｖｓ２は第１の電位Ｖｓ１より低い電位である。第２の電位Ｖｓ２は、例えば、０Ｖである。
【０１２９】
このとき、第２の電極１０３（ノードＢ）の電位は、第１の電極１０１の電位の変化と同じ方向に向かって変化する。第２の電極１０３の電位の変化量ｄＶＢは、第２の電極１０３に接続された画素容量１０９の容量値Ｃ１と、光電変換部１００が有する容量１１６の容量値Ｃ２との比に応じて定まる。第１の電極１０１の電位の変化量ｄＶｓに対して、第２の電極１０３の電位の変化量ｄＶＢは、ｄＶＢ＝ｄＶｓ×Ｃ２／（Ｃ１＋Ｃ２）と表される。なお、第２の電極１０３を含むノードＢはこれ以外の容量成分を含み得る。しかしながら、他の容量成分は画素容量１０９の容量値Ｃ１にくらべて十分に小さい。そのため、ノードＢの容量値は、画素容量１０９の容量値Ｃ１と実質的に等しいと考えてよい。
【０１３０】
本実施形態では、第１の電極１０１の電位の変化量ｄＶｓが、第２の電極１０３の電位の変化量ｄＶＢよりも十分に大きい。そのため、第２の電極１０３のポテンシャルは、第１の電極１０１のポテンシャルよりも低くなり、光電変換層１０２のポテンシャルの傾きが反転する。これにより、黒丸で示された電子が第１の電極１０１から光電変換層１０２に注入される。また、信号電荷として光電変換層１０２に蓄積されたホールの一部又は全部が、ブロッキング層１１７の側に移動する。移動したホールは、ブロッキング層１１７の多数キャリアと再結合して消滅する。その結果、光電変換層１０２のホールが光電変換層１０２から排出される。光電変換層１０２の全体が空乏化する場合には、信号電荷として蓄積されたホールの全部が排出される。
【０１３１】
次に、図１８（ｃ）に示される状態においては、第１の電極１０１に第１の電位Ｖｓ１が供給される。これにより、光電変換層１０２のポテンシャルの傾きが再び反転する。そのため、図１８（ｂ）の状態の時に光電変換層１０２に注入されていた電子は、光電変換層１０２から排出される。一方、ブロッキング層１１７が、第１の電極１０１から光電変換層１０２へのホールの注入を阻止する。したがって、光電変換層１０２の表面ポテンシャルは、蓄積されていたホールの量に応じて変化する。表面ポテンシャルの変化に対応して、第２の電極１０３の電位は、リセットされた状態から、消滅したホールの量に応じた電圧Ｖｐだけ変化する。つまり、信号電荷として蓄積されたホールの量に応じた電圧ＶｐがノードＢの電位に加算される。蓄積されたホールの量に応じた電圧Ｖｐを、光信号成分と呼ぶ。
【０１３２】
ここで、図１８（ｃ）に示される状態において、選択トランジスタ１０８がオン状態になる。これにより、増幅トランジスタ１０７は、信号Ｓ（Ｖｐ＋Ｖｒｅｓ＋ｋＴＣ１）を出力する（ステップ（４）のＳ読み）。信号Ｓは、列回路４０４の容量ＣＴＳに保持される。ステップ（２）で読み出された信号Ｎ（Ｖｒｅｓ＋ｋＴＣ１）と、ステップ（４）で読み出された信号Ｓ（Ｖｐ＋Ｖｒｅｓ＋ｋＴＣ１）との差分が、蓄積された信号電荷に応じた電圧Ｖｐに基づく信号（光信号成分）である。
【０１３３】
図１８（ｄ１）及び図１８（ｄ２）は、ステップ（５）における光電変換部１００の状態を示している。リセットトランジスタ１０６がオン状態になり、ノードＢの電位がリセット電位Ｖｒｅｓにリセット（ＦＤリセット）される。図１８（ｂ）と同様に、第１の電極１０１の電位を第１の電位Ｖｓ１→第２の電位Ｖｓ２→第１の電位Ｖｓ１と変化させる。これにより、図１８（ｃ）の動作から蓄積開始前のリセットまでの期間に光電変換膜に蓄積された暗電荷及び光電荷、並びに、図１８（ｂ）の電荷排出過程で排出されず光電変換膜中に残留している光電荷を排出することができる（光電変換層リセット）。なお、本実施形態では、常時入射光が光電変換部１００に入射されており、これらの期間にも光電荷が発生し得る。この動作により、前のフレームの残留電荷等が次のフレームの光信号成分に影響を与えることを防ぐことができる。その後、リセットトランジスタ１０６がオフになる。このように、信号電荷の蓄積を開始する前にノードＢのリセットを行うことにより、ノードＢに蓄積された前フレームの光信号成分等を除去できる。またノードＢに電荷が蓄積されることにより、ダイナミックレンジが狭くなることを抑制することができる。
【０１３４】
このときにも、リセットトランジスタ１０６によるリセットノイズ（図１８のノイズｋＴＣ２）が発生し得る。しかしながら、ここで発生するリセットノイズは、蓄積期間の終了後に、ステップ（１）のリセット動作を行うことで除去することができる。
【０１３５】
図１８（ｅ）及び図（ｆ）は、ステップ（６）における光電変換部１００の状態を示している。この時点において、第１の電極１０１には第１の電位Ｖｓ１が供給され、ノードＢにはリセット電位Ｖｒｅｓが供給される。リセット電位Ｖｒｅｓは第１の電位Ｖｓ１よりも低いため、光電変換層１０２の電子は第１の電極１０１に排出される。一方、光電変換層１０２のホールは、光電変換層１０２と絶縁層１０５との界面に向かって移動する。しかしながら、ホールは絶縁層１０５に移動できないため、光電変換層１０２に蓄積される。また、前述のとおり、ブロッキング層１１７が、ホールが光電変換層１０２に注入されることを阻止する。したがって、この状態で光電変換層１０２に光が入射すると、光電変換によって生じた電子・ホール対のうち、ホールのみが信号電荷として光電変換層１０２に蓄積される。一定期間の蓄積が行われた後、ステップ（１）乃至ステップ（６）の動作が繰り返される。
【０１３６】
蓄積されたホールによって光電変換層１０２の表面ポテンシャルが変化する。この表面ポテンシャルの変化に応じて、第２の電極１０３の電位が上昇する。この電位変化が図１８（ｆ）に示される電圧Ｖｐ０である。図１８（ａ）のリセット時には、上述のとおり、変化した電圧Ｖｐ０を打ち消すように、第２の電極１０３の電位が変化する。つまり、第２の電極１０３の電位が低下する。したがって、光電変換層１０２の表面ポテンシャルは高くなる方向に変化する。
【０１３７】
なお、信号電荷が電子の場合には、第２の電位Ｖｓ２は第１の電位Ｖｓ１より高い電位であり、図１８（ａ）乃至図１８（ｆ）でのポテンシャルの傾きが逆になる。その他の点は同様である。
【０１３８】
本実施形態によるノイズ低減の効果について説明する。上述の動作においては、図１８（ｂ）の状態から光電変換層１０２のポテンシャルの傾きが反転することで、蓄積された信号電荷の排出を行っている。光電変換層１０２のポテンシャルの傾きを十分に反転させることができないと、排出されない電荷が生じるため、排出されない電荷に起因するノイズが生じる可能性がある。ここで、第１の電極１０１の電位の変化量ｄＶｓが、第２の電極１０３（ノードＢ）の電位の変化量ｄＶＢに比べて大きいほど、ポテンシャルの傾きを反転させやすい。すなわち、第１の電極１０１の電位の変化量ｄＶｓが、第２の電極１０３の電位の変化量ｄＶＢに比べて大きいほど、ノイズを低減することができる。
【０１３９】
上述のとおり、第１の電極１０１の電位の変化量ｄＶｓとノードＢの電位の変化量ｄＶＢとの間には、ｄＶＢ＝ｄＶｓ×Ｃ２／（Ｃ１＋Ｃ２）という関係がある。この式を変形すると、第１の電極１０１の電位の変化量ｄＶｓは、ｄＶｓ＝ｄＶＢ＋（Ｃ１／Ｃ２）×ｄＶＢと表される。すなわち、第１の電極１０１の電位の変化量ｄＶｓは、第２の電極１０３の電位の変化量ｄＶＢよりも、（Ｃ１／Ｃ２）×ｄＶＢだけ大きい。したがって、ノードＢの容量値Ｃ１が大きいほど、第１の電極１０１の電位の変化量ｄＶｓと第２の電極１０３の電位の変化量ｄＶＢとの差が大きくなる。
【０１４０】
本実施形態では、第２の電極１０３に画素容量１０９が接続されている。そのため、ノードＢの容量値Ｃ１を大きくすることができる。このような構成によれば、第１の電極１０１の電位の変化量ｄＶｓを、第２の電極１０３の電位の変化量ｄＶＢに比べて大きくすることができる。結果として、光電変換層１０２を空乏化しやすくなるため、排出されない電荷を低減できる。このように、本実施形態によれば、ノイズを低減することができる。
【０１４１】
＜光電変換装置の駆動方法＞
次に、本実施形態による光電変換装置の駆動方法について説明する。図１９は、本実施形態の光電変換装置に用いられるローリングシャッター動作時の駆動信号のタイミングチャートを示している。図１９には、ｎ行目とｎ＋１行目の２行分の信号の読み出し動作に対応した駆動信号が示されている。
【０１４２】
本実施形態の光電変換装置の駆動では、いわゆるローリングシャッター動作が行われる。時刻ｔ３１より前において、ｎ行目の画素の光電変換部１００、及び、ｎ＋１行目の画素の光電変換部１００は信号電荷を蓄積している状態である。信号電荷の蓄積時には、制御信号ｐＶｒ（ｎ）、ｐＶｇｒ（ｎ）、ｐＶｇｂ（ｎ＋１）、ｐＶｂ（ｎ＋１）はハイレベルであり、感度調整がオンの状態である。まず、ｎ行目の画素からの読み出しを行う期間ＨＢＬＮＫ（ｎ）の動作について説明する。時刻ｔ３１において、駆動信号ｐＳＥＬ（ｎ）がハイレベルになり、ｎ行目の画素の選択トランジスタ１０８がオンになる。これにより、ｎ行目の画素の増幅トランジスタ１０７が列信号線２０４に信号を出力する状態となる。
【０１４３】
時刻ｔ３１において、駆動信号ｐＲＥＳ（ｎ）がハイレベルになり、ｎ行目の画素のリセットトランジスタ１０６がオンになる。これにより、ｎ行目の画素のノードＢの電位がリセット電位Ｖｒｅｓに応じた電位にリセットされる。また、時刻ｔ３１において、制御信号ｐＶｒ（ｎ）、ｐＶｇｒ（ｎ）がミドルレベルになり、感度調整をオフの状態にする。これにより、読み出し期間中の電位をトランジスタの動作範囲内として信号を読み出すことができる。その後、時刻ｔ３２において、駆動信号ｐＲＥＳ（ｎ）がローレベルになり、リセットトランジスタ１０６はオフになる。
【０１４４】
時刻ｔ３３において、駆動信号ｐＴＮ（ｎ）がハイレベルになり、信号Ｎが、列回路４０４の容量ＣＴＮ１に出力される。時刻ｔ３４において、駆動信号ｐＴＮ（ｎ）がローレベルになり、リセットノイズを含む信号Ｎが、列回路４０４の容量ＣＴＮ１に保持される。
【０１４５】
時刻ｔ３５において、制御信号ｐＶｒ（ｎ）、ｐＶｇｒ（ｎ）がミドルレベルからローレベルに遷移する。続いて、時刻ｔ３６において、制御信号ｐＶｒ（ｎ）、ｐＶｇｒ（ｎ）がローレベルからミドルレベルに遷移する。時刻ｔ３５から時刻ｔ３６の動作によって、信号電荷の転送が行われる。したがって、ノードＢには蓄積された信号電荷の量に応じた電圧Ｖｐが生じる。
【０１４６】
時刻ｔ３７において、駆動信号ｐＴＳ（ｎ）がハイレベルになり、増幅器３０１によって増幅された信号Ｓが、容量ＣＴＳ１に出力される。時刻ｔ３８において、駆動信号ｐＴＳ（ｎ）がローレベルになった後においても、電圧Ｖｐとリセットノイズ（図６のｋＴＣ１）とを含む信号Ｓが、列回路４０４の容量ＣＴＳ１に保持される。
【０１４７】
時刻ｔ３９において、駆動信号ｐＲＥＳ（ｎ）がハイレベルになり、ｎ行目の画素のリセットトランジスタ１０６がオンになる。時刻ｔ４０においてローレベルになり、ｎ行目の画素のリセットトランジスタ１０６がオフになる。これにより、再び、ｎ行目の画素のノードＢの電位がリセット電位Ｖｒｅｓにリセットされる。
その後、ｎ行目の画素は、次のフレームの信号電荷の蓄積を開始する。
【０１４８】
時刻ｔ４１において、駆動信号ｐＳＥＬ（ｎ）がローレベルになり、ｎ行目の画素の選択トランジスタ１０８がオフになる。これにより、ｎ行目の画素から列回路４０４への信号の読み出しが終了する。
【０１４９】
続いて、期間ＨＳＣＡＮ（ｎ）において、各列の駆動信号ＣＳＥＬ（ｍ）が順次、ハイレベルとなり、容量ＣＴＳ１から信号Ｓが水平出力線３１１に出力され、容量ＣＴＮ１から信号Ｎが水平出力線３１３に出力される。すなわち、列回路４０４に読み出された信号Ｎと信号Ｓは、列ごとに出力回路４０７に出力される。出力回路４０７は信号Ｓと信号Ｎとの差分をアナログ−デジタル変換回路４０８に出力する。
【０１５０】
時刻ｔ４２以降、ｎ＋１行目の画素からの信号の読み出しが行われる。この動作は時刻ｔ３１から時刻ｔ４１と同様なので、説明を省略する。
【０１５１】
本実施形態によれば、ブロッキング層１１７及び絶縁層１０５を備えた光電変換部１００の構造を用いた場合において、第１実施形態と同様に、分光感度特性のバイアス電圧依存性の影響を低減することができ、感度調整の精度をより向上させることができる。更に、本実施形態では、画素容量１０９が接続されていることにより、光電変換層１０２を空乏化しやすくでき、ノイズを低減することができる。
【０１５２】
［第７実施形態］
上述の実施形態における光電変換装置は種々の撮像システムに適用可能である。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星、監視カメラ等があげられる。図２０に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。
【０１５３】
図２０に示す撮像システムは、バリア１００１、レンズ１００２、絞り１００３、撮像装置（光電変換装置）１００４、信号処理部１００７、タイミング発生部１００８、全体制御・演算部１００９を含む。撮像システムは、更に、メモリ部１０１０、記録媒体制御Ｉ／Ｆ部１０１１、記録媒体１０１２、外部Ｉ／Ｆ部１０１３を含む。バリア１００１はレンズを保護し、レンズ１００２は被写体の光学像を撮像装置１００４に結像させる。絞り１００３はレンズ１００２を通った光量を可変にする。撮像装置１００４は上述の実施形態で説明した光電変換装置を備え、レンズ１００２により結像された光学像を画像データとして変換する。ここで、撮像装置１００４の半導体基板にはＡＤ変換部が形成されているものとする。
【０１５４】
信号処理部１００７は撮像装置１００４より出力された撮像データに対し、各種の補正及びデータの圧縮を行う。タイミング発生部１００８は撮像装置１００４及び信号処理部１００７に、各種タイミング信号を出力する。全体制御・演算部１００９はデジタルスチルカメラ全体を制御し、メモリ部１０１０は画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部１０１１は記録媒体１０１２に画像データの記録又は読み出しを行うためのインターフェースであり、記録媒体１０１２は撮像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。外部Ｉ／Ｆ部１０１３は外部コンピュータ等と通信するためのインターフェースである。タイミング信号等は撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。
【０１５５】
本実施形態では、撮像装置１００４とＡＤ変換部とが別の半導体基板に設けられた構成を説明した。しかしながら、撮像装置１００４とＡＤ変換部とが同一の半導体基板に形成されていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の半導体基板に形成されていてもよい。
【０１５６】
また、それぞれの画素が第１の光電変換部と、第２の光電変換部を含んでもよい。信号処理部１００７は、第１の光電変換部で生じた電荷に基づく信号と、第２の光電変換部で生じた電荷に基づく信号とを処理し、撮像装置１００４から被写体までの距離情報を取得するように構成されてもよい。
【０１５７】
撮像システムの実施形態において、撮像装置１００４には、上述の実施形態のいずれかの光電変換装置が用いられる。このような構成によれば、画素ごとに精度良く感度調整がなされた画像を取得することができる。
【０１５８】
［第８実施形態］
図２１（ａ）及び図２１（ｂ）は、本発明の第８実施形態における車戴カメラに関する撮像システムの一例を示したものである。撮像システム２０００は、上述した実施形態の撮像装置（光電変換装置）１００４を有する。撮像システム２０００は、撮像装置１００４により取得された複数の画像データに対し、画像処理を行う画像処理部２０３０と、撮像システム２０００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部２０４０とを有する。また、撮像システム２０００は、算出された視差に基づいて対象物までの距離を算出する距離計測部２０５０と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部２０６０とを有する。ここで、視差算出部２０４０、距離計測部２０５０は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部２０６０はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）によって実現されてもよいし、これらの組合せによって実現されてもよい。
【０１５９】
撮像システム２０００は車両情報取得装置２３１０と接続されており、車速、ヨーレート、舵角等の車両情報を取得することができる。また、撮像システム２０００は、衝突判定部２０６０での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ２４１０が接続されている。また、撮像システム２０００は、衝突判定部２０６０での判定結果に基づいて、ドライバーへ警報を発する警報装置２４２０とも接続されている。例えば、衝突判定部２０６０の判定結果として衝突可能性が高い場合、制御ＥＣＵ２４１０はブレーキをかける、アクセルを戻す、エンジン出力を抑制する等して衝突を回避、被害を軽減する車両制御を行う。警報装置２４２０は音等の警報を鳴らす、カーナビゲーションシステム等の画面に警報情報を表示する、シートベルトやステアリングに振動を与える等してユーザに警告を行う。撮像システム２０００は上述のように車両を制御する動作の制御を行う制御手段として機能する。
【０１６０】
本実施形態では車両の周囲、例えば前方又は後方を撮像システム２０００で撮像する。図２１（ｂ）に、車両前方（撮像範囲２５１０）を撮像する場合の撮像システムを示した。撮像制御手段としての車両情報取得装置２３１０が、上述の実施形態に記載した動作を行うように撮像システム２０００又は撮像装置１００４に指示を送る。撮像装置１００４の動作は、上述の実施形態と同じなので、ここでは説明を省略する。このような構成により、測距の精度をより向上させることができる。
【０１６１】
上述では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボット等の移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【０１６２】
［他の実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
【０１６３】
上述の実施形態では、各画素のトランジスタをＮ型トランジスタにより構成する場合を想定して説明を行ったが、各画素のトランジスタをＰ型トランジスタにより構成するようにしてもよい。この場合、上述した各駆動信号のレベルは逆になる。また、各画素の回路構成は、図１等に示したものに限定されるものではなく、適宜変更が可能である。例えば、各画素は、１つの画素に２つの光電変換部を有するデュアルピクセル構造であってもよい。
【０１６４】
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【０１６５】
なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１６６】
１                              Ｒ画素
２                              Ｇｒ画素
３                              Ｇｂ画素
４                              Ｂ画素
１００                          光電変換部
１０１                          第１の電極
１０２                          光電変換層
１０３                          第２の電極
２０１                          電位供給線
２０６、２０７、２０８、２０９  制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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