(57)【要約】【課題】高利得かつ広帯域特性を両立したＴＩＡを提供する。【解決手段】本発明に係るトランスインピーダンスアンプ１００は、第１端子ＰＩＮおよび第２端子ＰＯＵＴと、第１端子から信号を入力する反転増幅器１と、反転増幅器から出力された信号を入力するボルテージフォロア２と、ボルテージフォロアに流れる電流に応じた電流を生成して第２端子に出力する電流生成回路３と、第２端子に接続された第１負荷ＩC2と、第１端子とボルテージフォロアの出力端子との間に接続された第１帰還抵抗ＲFB1と、ボルテージフォロアの出力端子と第２端子との間に接続された第２帰還抵抗ＲFB2とを備えることを特徴とする。【選択図】図１
2018032926.tif 000002
【特許請求の範囲】
【請求項１】
第１端子および第２端子と、
前記第１端子から信号を入力する反転増幅器と、
前記反転増幅器から出力された信号を入力するボルテージフォロアと、
前記ボルテージフォロアに流れる電流に応じた電流を生成して前記第２端子に出力する電流生成回路と、
前記第２端子に接続された第１負荷と、
前記第１端子と前記ボルテージフォロアの出力端子との間に接続された第１帰還抵抗と、
前記ボルテージフォロアの前記出力端子と前記第２端子との間に接続された第２帰還抵抗とを備える
トランスインピーダンスアンプ。
【請求項２】
請求項１に記載のトランスインピーダンスアンプであって、
前記ボルテージフォロアは、
一端が固定電位ノードに接続され、他端が前記第１帰還抵抗と前記第２帰還抵抗とが接続される中間ノードに接続される第２負荷と、
制御電極が前記反転増幅器の出力端子に接続され、第１主電極が前記中間ノードに接続され、第２主電極が前記電流生成回路の入力端子に接続される第１トランジスタと、を含み、
前記電流生成回路は、前記第１トランジスタの前記第２主電極から供給された電流をＮ（Ｎは１以上の整数）倍して前記第２端子に出力するカレントミラー回路である
ことを特徴とするトランスインピーダンスアンプ。
【請求項３】
請求項１または２に記載のトランスインピーダンスアンプにおいて、
前記第１端子と前記反転増幅器の入力端子との間に接続された入力段増幅器を更に有し、
前記入力段増幅器は、
制御電極が交流的に接地され、第１主電極に入力された前記第１端子の信号を増幅して第２主電極から前記反転増幅器の前記入力端子に出力する第２トランジスタを含む
ことを特徴とするトランスインピーダンスアンプ。
【請求項４】
請求項３に記載のトランスインピーダンスアンプにおいて、
前記入力段増幅器は、ゲート接地型の増幅回路である
ことを特徴とするトランスインピーダンスアンプ。
【請求項５】
請求項３に記載のトランスインピーダンスアンプにおいて、
前記入力段増幅器は、レギュレーテッドカスコード型の増幅回路である
ことを特徴とするトランスインピーダンスアンプ。
【請求項６】
請求項１乃至５の何れか一項に記載のトランスインピーダンスアンプにおいて、
前記反転増幅器は、ソース接地増幅回路である
ことを特徴とするトランスインピーダンスアンプ。
【請求項７】
請求項１乃至５の何れか一項に記載のトランスインピーダンスアンプにおいて、
前記反転増幅器は、ＣＭＯＳインバータ回路である
ことを特徴とするトランスインピーダンスアンプ。
【請求項８】
請求項１乃至７の何れか一項に記載のトランスインピーダンスアンプにおいて、
前記ボルテージフォロアと、前記電流生成回路と、前記第１負荷と、前記第１帰還抵抗と、前記第２帰還抵抗とを一組とする回路ブロックを２組有し、
前記反転増幅器は、一対の差動信号を反転増幅して出力する差動増幅回路であって、
前記差動増幅回路の反転出力端子から出力された信号は、一方の前記回路ブロックに入力され、
前記差動増幅回路の非反転出力端子から出力された信号は、他方の前記回路ブロックに入力される
ことを特徴とするトランスインピーダンスアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスインピーダンスアンプに関し、例えば、光通信システムの受信装置に搭載されるトランスインピーダンスアンプに関する。
【背景技術】
【０００２】
一般に、光通信システムや無線通信システム等の受信装置には、受信した信号を増幅する増幅器が設けられている。例えば、光通信システムにおける光受信機には、伝送路（光ファイバ）から送られた光信号を光−電流変換するフォトダイオード（ＰＤ：Ｐｈｏｔｏｄｉｏｄｅ）に加えて、そのフォトダイオードから出力される電流信号を電圧信号へ変換するとともに、その電圧信号を後段の回路（例えば、アナログ・デジタル変換器およびデジタルシグナルプロセッサ等）が動作可能な電圧振幅まで線形増幅するトランスインピーダンスアンプ（ＴＩＡ：Ｔｒａｎｓｉｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）が設けられている（非特許文献１，非特許文献２参照）。
【０００３】
図９は、光受信機に搭載される従来のＴＩＡを示す図である。
図９に示されるＴＩＡ９００は、利得Ａの反転増幅器９１とソースフォロワ９２とを縦続に接続し、ソースフォロア９２の出力端子と反転増幅器９１の入力端子との間に帰還抵抗ＲFBを接続した、所謂帰還抵抗型ＴＩＡの一例である（非特許文献１のＦｉｇ．７  （ａ）を参照）。
【０００４】
ＴＩＡ９００において、反転増幅器９１の入力インピーダンスが帰還抵抗ＲFBに比べて十分に大きい場合、入力電流ＩINの全てが帰還抵抗ＲFBを流れ込むことにより電圧に変換され、且つ増幅されて出力される。
【０００５】
ここで、ＴＩＡ９００の利得（以下、「トランスインピーダンス利得」と称する。）ＺTは、式（１）で表される。
【０００６】
【数１】
2018032926.tif 000003
【０００７】
また、反転増幅器９１の利得を“Ａ”とし、ソースフォロワ９２の利得を“１”としたとき、ＴＩＡ９００の入力電圧ＶINと出力電圧ＶOUTとの間に“ＶOUT＝−ＡＶIN”の関係が成り立つとともに、出力電圧ＶOUTと入力電流ＩINとの間に“ＶOUT＝ＩIN×ＲFB”の関係が成り立つので、ＴＩＡ９００の入力インピーダンスＺINは、式（２）で表される。
【０００８】
【数２】
2018032926.tif 000004
【０００９】
光受信機用ＴＩＡとしてＴＩＡ９００を用いる場合、ＴＩＡ９００の入力端子にはフォトダイオード（ＰＤ）が接続されるため、ＴＩＡ９００の入力端子にはＰＤのカソード−アノード間容量が寄生容量として付加される。更に、ＴＩＡ９００の入力端子には、電極パッドの容量やその他の入力端子に接続される配線の寄生容量等も付加される。そのため、ＴＩＡ９００の帯域は、ＴＩＡ９００の入力端子に付加される上記種々の容量から成る入力容量ＣINと、ＴＩＡ９００の入力インピーダンスＺINとによって形成されるローパスフィルタ（時定数≒ＣIN×ＺIN）により制限される。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】T. Takemoto et al., “A 25-to-28 Gb/s High-Sensitivity (-9.7dBm) 65nm CMOS Optical Receiver for Board-to-Board Interconnects,” JSSC, Vol. 49, No. 10, Oct. 2014.
【非特許文献２】T. Masuda et al., “45GHz Transimpedance 32dB Limiting Amplifier and 40Gb/s 1:4 High-Sensitivity Demultiplexer with Decision Circuit using SiGe HBTs for 40Gb/s Optical Receiver” IEEE International Solid-State Circuits Conference 2000.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年の光通信システムの高速化に伴い、光受信機用ＴＩＡの広帯域化が望まれている。上述したように、従来の帰還抵抗型のＴＩＡ９００では、帯域は入力容量ＣINと入力インピーダンスＺINから成るローパスフィルタによって制限される。したがって、ＴＩＡ９００の帯域を広くするためには、入力容量ＣINおよび入力インピーダンスＺINの少なくとも一方を小さくする必要がある。
【００１２】
しかしながら、ＴＩＡ９００の入力容量ＣINは、主に、ＴＩＡの入力端子に接続されるＰＤの種類や当該ＰＤとＴＩＡとの間の接続形態によって決まるため、その容量値を大幅に低減することは容易ではない。また、ＴＩＡ９００の入力インピーダンスＺINは、帰還抵抗ＲFBを小さな値にすることにより低減することが可能であるが、帰還抵抗ＲFBを小さくした場合、式（１）に示されるようにトランスインピーダンス利得ＺTも低下してしまう。したがって、従来の帰還抵抗型のＴＩＡ９００では、高利得かつ広帯域特性を両立することが困難であった。
【００１３】
一方、非特許文献２には、帰還抵抗型のＴＩＡの前段にゲート接地型のＴＩＡを接続した２段構成のＴＩＡが開示されている。これによれば、ＴＩＡ全体のトランスインピーダンス利得を低下させることなく、入力インピーダンスを下げて帯域を確保することが可能となる。
【００１４】
しかしながら、今後予想される光通信システムの更なる高速化の要求を考えると、更なる高利得化と広帯域化が可能な新たな構成のＴＩＡが必要であると、本願発明者らは考えた。
【００１５】
本発明は、上記の課題に鑑みてなされたものであり、本発明の目的は、高利得かつ広帯域特性を両立したＴＩＡを提供することにある。
【課題を解決するための手段】
【００１６】
本発明に係るトランスインピーダンスアンプ（１００〜１０３）は、第１端子（ＰＩＮ）および第２端子（ＰＯＵＴ）と、第１端子から信号を入力する反転増幅器（１，１Ｘ）と、反転増幅器から出力された信号を入力するボルテージフォロア（２）と、ボルテージフォロアに流れる電流に応じた電流を生成して第２端子に出力する電流生成回路（３）と、第２端子に接続された第１負荷（ＩC2）と、第１端子とボルテージフォロアの出力端子との間に接続された第１帰還抵抗（ＲFB1）と、ボルテージフォロアの出力端子と第２端子との間に接続された第２帰還抵抗（ＲFB2）とを備えることを特徴とする。
【００１７】
上記トランスインピーダンスアンプにおいて、ボルテージフォロアは、一端が固定電位ノード（ＶＳＳ）に接続され、他端が第１帰還抵抗と第２帰還抵抗とが接続される中間ノード（Ｘ）に接続される第２負荷（ＩC1）と、制御電極が反転増幅器の出力端子に接続され、第１主電極が中間ノードに接続され、第２主電極が電流生成回路の入力端子に接続される第１トランジスタ（Ｍ１）とを含み、電流生成回路は、第１トランジスタの第２主電極から供給された電流をＮ（Ｎは１以上の整数）倍して第２端子に出力するカレントミラー回路であってもよい。
【００１８】
上記トランスインピーダンスアンプ（１０１）において、第１端子と反転増幅器の入力端子との間に接続された入力段増幅器（４）を更に有し、入力段増幅器は、制御電極が交流的に接地され、第１主電極に入力された第１端子の信号を増幅して第２主電極から反転増幅器の入力端子に出力する第２トランジスタ（Ｍ７）を含んでもよい。
【００１９】
上記トランスインピーダンスアンプにおいて、入力段増幅器は、ゲート接地型の増幅回路であってもよい。
【００２０】
上記トランスインピーダンスアンプにおいて、入力段増幅器は、レギュレーテッドカスコード型の増幅回路であってもよい。
【００２１】
上記トランスインピーダンスアンプにおいて、反転増幅器は、ソース接地増幅回路（１Ａ）であってもよい。
【００２２】
上記トランスインピーダンスアンプにおいて、反転増幅器は、ＣＭＯＳインバータ回路（１Ｂ）であってもよい。
【００２３】
上記トランスインピーダンスアンプ（１０２，１０３）において、ボルテージフォロアと、電流生成回路と、第１負荷と、第１帰還抵抗と、第２帰還抵抗とを一組とする回路ブロックを２組有し、反転増幅器（１Ｘ）は、一対の差動信号を反転増幅して出力する差動増幅回路であって、差動増幅回路の反転出力端子（−）から出力された信号は、一方の上記回路ブロックに入力され、差動増幅回路の非反転出力端子（＋）から出力された信号は、他方の回路ブロックに入力されていてもよい。
【００２４】
なお、上記説明では、一例として、発明の構成要素に対応する図面上の構成要素を、括弧を付した参照符号によって表している。
【発明の効果】
【００２５】
本発明によれば、高利得かつ広帯域特性を両立したＴＩＡを提供することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】図１は、実施の形態１に係るＴＩＡの構成を示す図である。
【図２Ａ】図２Ａは、反転増幅回路としてのソース接地増幅回路の構成を示す図である。
【図２Ｂ】図２Ｂは、反転増幅回路としてのＣＭＯＳインバータ回路の構成を示す図である。
【図３】図３は、実施の形態１に係るＴＩＡの利得の周波数特性を示す図である。
【図４】図４は、実施の形態２に係るＴＩＡの構成を示す図である。
【図５】図５は、入力段増幅器の一例としてのゲート接地型ＴＩＡの構成を示す図である。
【図６】図６は、実施の形態３に係るＴＩＡの構成を示す図である。
【図７】図７は、実施の形態４に係るＴＩＡの構成を示す図である。
【図８】図８は、差動型入力段増幅器の一例としてのゲート接地型ＴＩＡの構成を示す図である。
【図９】図９は、従来の帰還抵抗型ＴＩＡの構成を示す図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図を参照して説明する。なお、以下の説明において、各実施の形態において共通する構成要素には同一の参照符号を付し、繰り返しの説明を省略する。
【００２８】
≪実施の形態１≫
図１は、本発明の一実施の形態に係るＴＩＡの構成を示す図である。
同図に示されるＴＩＡ１００は、例えば光通信システムにおける光受信機に搭載される、帰還抵抗型ＴＩＡである。光通信システムの光受信機おいて、伝送路（光ファイバ）から送られた光信号はＰＤによって光−電流変換され、光−電流変換された電流信号は電圧信号に変換される。ＴＩＡ１００は、上記ＰＤによって変換された電流信号ＩINを入力して電圧信号に変換するとともに、後段の回路（例えば、アナログ・デジタル変換器およびデジタルシグナルプロセッサ等）が動作可能な電圧振幅まで増幅して出力する。
【００２９】
図１に示されるように、ＴＩＡ１００は、反転増幅器１、ボルテージフォロア２、カレントミラー回路３、負荷としての電流源ＩC2、帰還抵抗ＲFB1，ＲFB2、および端子ＰＩＮ，ＰＯＵＴを備える。
【００３０】
特に制限されないが、ＴＩＡ１００は、例えば公知のＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）製造プロセスによって半導体基板に形成された半導体集積回路によって実現することができる。なお、ＴＩＡ１００は、１チップの半導体装置として実現されても良いし、マルチチップ構成の半導体装置として実現されても良く、特に制限されない。
【００３１】
反転増幅器１は、端子ＰＩＮに入力された信号を増幅して出力する回路である。ＴＩＡ１００の広帯域化を図るためには、反転増幅器１は、広帯域且つ高利得であることが望ましい。広帯域且つ高利得な反転増幅器１としては、図２Ａに示されるソース接地増幅回路１Ａや図２Ｂに示されるＣＭＯＳインバータ回路１Ｂを例示することができる。
【００３２】
ボルテージフォロア２は、反転増幅器１から出力された信号を増幅して出力する増幅回路である。ボルテージフォロア２としては、図１に示されるように、１つのＭＯＳトランジスタＭ１（以下、「トランジスタＭ１」と称する。）と負荷としての電流源ＩC1とから構成されたソースフォロアを例示することができる。
【００３３】
具体的に、電流源ＩC1は、一端が固定電位ノードとしての電源ラインＶＳＳに接続され、他端が帰還抵抗ＲFB1と帰還抵抗ＲFB2とが接続される中間ノードＸに接続される。トランジスタＭ１は、例えばＮチャネル型のＭＯＳトランジスタであって、制御電極としてのゲート電極が反転増幅器１の出力端子Ｓに接続され、第１主電極としてのソース電極が中間ノードＸに接続され、第２主電極としてのドレイン電極がカレントミラー回路３の入力端子に接続される。
【００３４】
カレントミラー回路３は、ボルテージフォロア２に流れる電流に応じた電流を生成して端子ＰＯＵＴに出力する電流生成回路である。具体的に、カレントミラー回路３は、トランジスタＭ１のドレイン電極から供給された電流をＮ（例えば、Ｎは１以上の整数）倍して端子ＰＯＵＴに出力する。
【００３５】
カレントミラー回路３は、図１に示されるように、ゲート電極およびドレイン電極がトランジスタＭ１のドレイン電極に共通に接続され、ソース電極が固定電位ノードとしての電源ラインＶＤＤ（＞ＶＳＳ）に接続されたＰチャネル型のＭＯＳトランジスタＭ２（以下、「トランジスタＭ２」と称する。）と、ゲート電極がトランジスタＭ２のゲート電極と接続され、ソース電極が電源ラインＶＤＤに接続され、ドレイン電極が端子ＰＯＵＴに接続されたＰチャネル型のＭＯＳトランジスタＭ３（以下、「トランジスタＭ３」と称する。）とを含む。
【００３６】
電流源ＩC2は、一端が端子ＰＯＵＴに接続され、他端が電源ラインＶＳＳに接続される。
【００３７】
帰還抵抗ＲFB1は、端子ＰＩＮとボルテージフォロア２の出力端子（中間ノードＸ）との間に接続される。帰還抵抗ＲFB2は、ボルテージフォロア２の出力端子（中間ノードＸ）と端子ＰＯＵＴとの間に接続される。
【００３８】
次に、実施の形態１に係るＴＩＡ１００の動作原理について説明する。
ＴＩＡ１００において、反転増幅器１の入力インピーダンスが十分大きいため、端子ＰＩＮに入力された入力電流ＩINは、ほぼ全て帰還抵抗ＲFB1に流れ込む。
【００３９】
帰還抵抗ＲFB1に流れ込んだ入力電流ＩINの一部は、電流Ｉ1としてボルテージフォロア２の出力端子を介してカレントミラー回路３の入力端子（トランジスタＭ２のドレイン電極）に流れ込み、入力電流ＩINの残りは、帰還抵抗ＲFB2を通って端子ＰＯＵＴからカレントミラー回路３の出力端子（トランジスタＭ３のドレイン電極）に流れ込むことから、入力電流ＩINと電流Ｉ1、Ｉ2との間には、“ＩIN＝Ｉ1＋Ｉ2”および“Ｉ2＝Ｎ×Ｉ1”の関係が成り立つ。したがって、ＴＩＡ１００のトランスインピーダンス利得ＺT100は、下記式（３）で表される。
【００４０】
なお、ＴＩＡ１００において電流源ＩC1と電流源ＩC2の夫々の電流値は特に制限されず、ＩC1：ＩC2≠１：Ｎであってもよい。この場合でも、カレントミラー回路３におけるトランジスタＭ２とトランジスタＭ３の電流比が１：Ｎになるように帰還抵抗ＲFB2に直流の電流が流れる。
【００４１】
式（３）において、Ｎが充分大きい場合、“ＺT100≒ＲFB1＋ＲFB2”となり、ＴＩＡ１００のトランスインピーダンス利得ＺT100は、帰還抵抗ＲFB1と帰還抵抗ＲFB2との和で決まる。
【００４２】
【数３】
2018032926.tif 000005
【００４３】
また、反転増幅器１の利得が“Ａ”、ボルテージフォロワ２の利得が“１”であるとすると、ＴＩＡ１００の入力インピーダンスＺIN100は下記式（４）で表される。
【００４４】
【数４】
2018032926.tif 000006
【００４５】
例えば、本実施の形態に係るＴＩＡ１００のトランスインピーダンス利得ＺT100を前述した従来のＴＩＡ９００のトランスインピーダンス利得ＺT（＝ＲFB）と同じ値に設定する場合、上記式（３）から“ＲFB1＜ＲFB”となる。このとき、式（２）と式（４）から、ＴＩＡ１００の入力インピーダンスＺIN100は、従来のＴＩＡ９００の入力インピーダンスＺＩＮよりも小さくなる。上述したように、帰還抵抗型ＴＩＡでは入力インピーダンスが帯域を制限する要素の一つであるので、本実施の形態ＴＩＡ１００によれば、従来の帰還抵抗型ＴＩＡと同等のトランスインピーダンス利得を維持しながら、広帯域化を図ることが可能となる。
【００４６】
一方、本実施の形態に係るＴＩＡ１００の入力インピーダンスＺIN100を従来のＴＩＡ９００の入力インピーダンスＺINと同じ値に設定する場合、式（１）と式（４）から、“ＲFB1＝ＲFB”となる。このとき、式（２）と式（３）から、ＴＩＡ１００のトランスインピーダンス利得ＺT100は、従来のＴＩＡ９００のトランスインピーダンス利得ＺTよりも大きくなる。すなわち、本実施の形態ＴＩＡ１００によれば、従来の帰還抵抗型ＴＩＡと同等の帯域（入力インピーダンス）を維持しながら、高利得化を図ることが可能となる。
【００４７】
図３は、実施の形態１に係るＴＩＡ１００の利得の周波数特性を示す図である。
同図には、本実施の形態に係る帰還抵抗型のＴＩＡ１００利得の周波数特性のシミュレーション結果が参照符号３００で示され、従来の帰還抵抗型のＴＩＡ９００の利得の周波数特性のシミュレーション結果が参照符号３０１で示されている。同図において、横軸は周波数（Ｆｒｅｑｕｅｎｃｙ）〔Ｈｚ〕であり、縦軸は利得（Ｇａｉｎ）〔ｄＢΩ〕である。
【００４８】
図３に示されるシミュレーション結果のシミュレーション条件は、従来のＴＩＡ回路９００（図９）においてＲFB＝６ｋΩとし、本実施の形態に係るＴＩＡ１００においてＲFB1＝３．５ｋΩ、ＲFB2＝２．５ｋΩ、Ｎ＝６としている。また、ＴＩＡ回路１００，９００ともに６５ｎｍ世代のＣＭＯＳパラメータを用いており、ＴＩＡ回路１００，９００の入力端子としての端子ＰＩＮには、夫々、ＰＤのカソード−アノード間容量と電極パッドの寄生容量等を想定した計１４０ｆＦの入力容量ＣINを接続した。また、ＴＩＡ１００，９００の反転増幅器１，９１として、ソース接地増幅回路（図２Ａ参照）を用いた。
【００４９】
図３に示されるように、本実施の形態に係るＴＩＡ１００と従来のＴＩＡ９００とを同一の利得条件とした場合、ＴＩＡ１００は、従来のＴＩＡ９００に比べて、ＤＣ利得（約７４ｄＢ）から−３ｄＢ低下したときの周波数が約２．１倍大きくなっており、より広帯域なＴＩＡが実現できていることが理解される。
【００５０】
以上、実施の形態１に係るＴＩＡ１００によれば、端子ＰＩＮに入力された信号を増幅する反転増幅器１にボルテージフォロア２をシリーズに接続するとともに、ボルテージフォロア２に流れる電流をカレントミラー回路３によってコピーして端子ＰＯＵＴに出力するとともに、端子ＰＩＮとボルテージフォロア２の出力端子との間に帰還抵抗ＲFB1を接続し、ボルテージフォロア２の出力端子と端子ＰＯＵＴとの間に帰還抵抗ＲFB2を接続した構成を有しているので、従来の帰還抵抗型ＴＩＡと同等のトランスインピーダンス利得を維持しながら、広帯域化を図ることが可能となるとともに、従来の帰還抵抗型ＴＩＡと同等の帯域（入力インピーダンス）を維持しながら、高利得化を図ることが可能となる。すなわち、実施の形態１に係るＴＩＡ１００によれば、高利得かつ広帯域特性を両立したＴＩＡを実現することが可能となる。
【００５１】
≪実施の形態２≫
図４は、実施の形態２に係るＴＩＡの構成を示す図である。
実施の形態２に係るＴＩＡ１０１は、端子ＰＩＮと反転増幅器１との間に帰還抵抗型ＴＩＡよりも入力インピーダンスの低い別の入力段増幅器が接続されている点において、実施の形態１に係るＴＩＡ１００と相違し、その他の点においては、実施の形態１に係るＴＩＡ１００と同様である。
【００５２】
具体的に、図４に示されるＴＩＡ１０１は、端子ＰＩＮと反転増幅器１の入力端子Ｙとの間に接続された入力段増幅器４と、入力段増幅器４の負荷としての抵抗ＲOUTとを更に備える。
【００５３】
入力段増幅器４は、帰還抵抗型ＴＩＡよりも入力インピーダンスの低い増幅回路である。具体的に、入力段増幅器４は、制御電極としてのゲート電極が交流的に接地され、第１主電極としてのソース電極に入力された端子ＰＩＮからの信号（入力電流ＩIN）を増幅して、第２主電極としてのドレイン電極から反転増幅器１の入力端子Ｙに出力するトランジスタを含む増幅回路である。このような増幅回路としては、図５に示すようなゲート接地型ＴＩＡやレギュレーテッドカスコード型（ＲＧＣ型）ＴＩＡを例示することができる。
【００５４】
図４に示されるように、ＴＩＡ１０１は、端子ＰＩＮに入力された電流ＩINが抵抗ＲOUTに流れる電流ＩROUTと電流ＩINXに夫々分岐し、電流ＩINXが後段の帰還抵抗型ＴＩＡに流れ込むことにより、入力電流ＩINを電圧に変換して増幅するＴＩＡを２段構成とした回路である。図４に示す、ＴＩＡを２段構成とした回路構成は、上述した非特許文献２に開示された従来のＴＩＡと同様である。
【００５５】
ＴＩＡ１０１では、後段の帰還抵抗型ＴＩＡとして実施の形態１に係るＴＩＡ１００を用いている点において、非特許文献２に開示された従来のＴＩＡと相違する。
ＴＩＡ１０１において、後段のＴＩＡ１００のトランスインピーダンス利得を非特許文献２のＴＩＡの後段の帰還抵抗型ＴＩＡの利得と同じ値に設定した場合、ノードＹから見た後段のインピーダンス（ＴＩＡ１００の入力インピーダンス）は、非特許文献２のＴＩＡの後段の帰還抵抗型ＴＩＡの入力インピーダンスよりも低くなる。そのため、抵抗ＲOUTに流れる電流ＩROUTに対するＴＩＡ１００に入力される電流ＩINXとの比率は、非特許文献２のＴＩＡのそれよりも大きくなる。すなわち、後段の帰還抵抗型ＴＩＡに入力される電流は、非特許文献２のＴＩＡよりも実施の形態２に係るＴＩＡ１０１の方が大きくなる。これにより、実施の形態２に係るＴＩＡ１０１は、従来の非特許文献２のＴＩＡよりも大きな電圧信号を端子ＰＯＵＴから出力することが可能となる。
【００５６】
また、ＴＩＡ１０１において、入力側の端子ＰＩＮから見た入力インピーダンスは、ゲート接地ＴＩＡ（またはレギュレーテッドカスコード型ＴＩＡ）から成る入力段増幅器４によって決まるため、帰還抵抗型ＴＩＡのみから構成された回路に比べて帯域劣化は生じない。
【００５７】
以上、実施の形態２に係るＴＩＡ１０１によれば、帰還抵抗型ＴＩＡよりも入力インピーダンスの低いゲート接地ＴＩＡやレギュレーテッドカスコード型ＴＩＡ等と帰還抵抗型ＴＩＡとを組み合わせた２段構成のＴＩＡにおいて、後段の帰還抵抗型ＴＩＡとして上述した実施の形態１に係るＴＩＡ１００を適用しているので、帯域を劣化させることなく、従来の２段構成のＴＩＡに比べてより高利得なＴＩＡを実現することが可能となる。
【００５８】
≪実施の形態３≫
図６は、実施の形態３に係るＴＩＡの構成を示す図である。
同図に示されるＴＩＡ１０２は、実施の形態１に係るＴＩＡ１００を差動構成としたものである。すなわち、ＴＩＡ１０２は、端子ＰＩＮｐと端子ＰＩＮｎに夫々入力された一対の電流信号を一対の電圧信号に変換して端子ＰＯＵＴｐと端子ＰＯＵＴｎとから夫々出力する差動構成のＴＩＡである。
【００５９】
具体的に、ＴＩＡ１０２は、端子ＰＩＮｐと端子ＰＩＮｎに夫々入力された一対の信号の差分を反転増幅して、差動信号として出力する差動増幅器１Ｘを有している。また、ＴＩＡ１０２は、ボルテージフォロア２と、カレントミラー回路３と、負荷としての電流源ＩC2と、帰還抵抗ＲFB1と、帰還抵抗ＲFB2と一組とする回路ブロックを２組有している。
【００６０】
差動増幅回路１Ｘの反転出力端子（−）から出力された信号は、トランジスタＭ１Ａ，Ｍ２Ａ，Ｍ３Ａ、電流源ＩC1_A，ＩC2_A、および帰還抵抗ＲFB1_A，ＲFB2_Aから構成される一方の回路ブロックに入力され、差動増幅回路１Ｘの非反転出力端子（＋）から出力された信号は、トランジスタＭ１Ｂ，Ｍ２Ｂ，Ｍ３Ｂ、電流源ＩC1_B，ＩC2_B、および帰還抵抗ＲFB1_B，ＲFB2_Bから構成される他方の回路ブロックに入力される。
【００６１】
実施の形態３に係る差動構成のＴＩＡ１０２によれば、実施の形態１に係るＴＩＡ１００と同様に、高利得かつ広帯域特性を両立することが可能となる。
【００６２】
また、差動構成のＴＩＡ１０２によれば、同相ノイズの除去が可能となるので、高周波帯での電源端子やグラウンド端子の設計が容易となる。
【００６３】
≪実施の形態４≫
図７は、実施の形態４に係るＴＩＡの構成を示す図である。
同図に示されるＴＩＡ１０３は、実施の形態２に係るＴＩＡ１０１を差動構成としたものである。
【００６４】
具体的に、ＴＩＡ１０３は、実施の形態３に係るＴＩＡ１０２の回路構成に加えて、差動型入力段増幅器４Ｘと、差動型入力段増幅器４Ｘの負荷としての２つの抵抗ＲOUT_A，ＲOUT_Bとを備える。差動型入力段増幅器４Ｘは、端子ＰＩＮｐ、ＰＩＮｎ毎に設けられた、帰還抵抗型ＴＩＡよりも入力インピーダンスが低いＴＩＡから構成されている。
【００６５】
図８は、差動型入力段増幅器４Ｘの一例を示す図である。
図８に示されるように、差動型入力段増幅器４Ｘは、端子ＰＩＮｐから信号を入力し、抵抗ＲOUT_Aを負荷とする、トランジスタＭ７Ａおよび電流源ＩC3_Aから構成されたゲート接地型ＴＩＡと、端子ＰＩＮｎから信号を入力し、抵抗ＲOUT_Bを負荷とする、トランジスタＭ７Ｂおよび電流源ＩC3_Bから構成されたゲート接地型ＴＩＡとを含む。一方のゲート接地型ＴＩＡを構成するトランジスタＭ７Ａのドレイン電極は、差動増幅回路１Ｘの反転入力端子（−）に接続され、他方のゲート接地型ＴＩＡを構成するトランジスタＭ７Ｂのドレイン電極は、差動増幅回路１Ｘの反転入力端子（＋）に接続される。
【００６６】
実施の形態４に係る差動構成のＴＩＡ１０３によれば、実施の形態２に係るＴＩＡ１０１と同様に、帯域を劣化させることなく、高利得なＴＩＡを実現することが可能となる。
また、差動構成のＴＩＡ１０３によれば、同相ノイズの除去が可能となるので、高周波帯での電源端子やグラウンド端子の設計が容易となる。
【００６７】
以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６８】
例えば、上記実施の形態において、ＴＩＡ１００〜１０３がＣＭＯＳプロセスで実現される場合を例示したが、バイポーラプロセスやＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセス等の他の半導体プロセスによって実現してもよい。例えば、ボルテージフォロア２をソースフォロアではなく、エミッタフォロアにて実現してもよい。
【００６９】
また、上記実施の形態において、カレントミラー回路３を２つのＰチャネル型のＭＯＳトランジスタＭ２，Ｍ３によって構成する場合を例示したが、ボルテージフォロア２の電流に応じた電流を生成することができれば、カレントミラー回路３の回路構成やカレントミラー回路３を構成するトランジスタの種類等は上記の例に限定されるものではない。
【００７０】
また、上記実施の形態では、簡単のために、利得“−Ａ”の反転増幅器１，１Ｘの入力インピーダンスが十分に高く、反転増幅器１，１Ｘの入力端子に電流が流れ込まないものとして説明したが、入力電流ＩINのＲＦ成分の大部分が帰還抵抗ＲFB1に流れ込む構成であればよい。例えば、反転増幅器１の入力段回路を、ベース電極が端子ＰＩＮに接続され、エミッタ電極が接地されたバイポーラトランジスタを用いた回路構成とし、そのベース電極（反転増幅器の入力端子）に僅かにベース電流が流れ込むような場合や、反転増幅器１の入力段に、入力電流ＩINの直流成分を流すバイパス回路を別途設けた場合であっても、上記実施の形態と同様の効果が期待できる。
【００７１】
また、実施の形態２，４において、入力段増幅器４，４Ｘとしてゲート接地型ＴＩＡおよびレギュレーテッドカスコード型ＴＩＡを用いる場合を例示したが、ゲート電極（ベース電極）が交流的に接地され、ソース電極（エミッタ電極）から入力した信号を増幅してドレイン電極（コレクタ電極）から出力するトランジスタを含む増幅回路であれば、上述した回路例に限定されるものではない。
【００７２】
また、上記実施の形態において、ＴＩＡ１００〜１０３が光通信システムの光受信機に搭載される場合を例示したが、これに限られず、無線通信システム等の受信装置のように、電流信号を電圧信号に変換して増幅する必要がある装置であれば同様に適用することができる。
【符号の説明】
【００７３】
１００，１０１，１０２，１０３…ＴＩＡ、１…反転増幅回路、１Ａ…ソース接地増幅回路，１Ｂ…ＣＭＯＳインバータ回路、２…ボルテージフォロア、３…カレントミラー回路、４…入力段増幅器、４Ｘ…差動型入力段増幅器、ＰＩＮ，ＰＯＵＴ，ＰＩＮｐ，ＰＩＮｎ，ＰＯＵＴｐ，ＰＯＵＴｎ…端子、Ｍ１〜Ｍ７，Ｍ１Ａ〜Ｍ３Ａ，Ｍ１Ｂ〜Ｍ３Ｂ，Ｍ７Ａ，Ｍ７Ｂ…トランジスタ、ＲFB1，ＲFB2，ＲFB1_A，ＲFB1_B，ＲFB2_A，ＲFB2_B…帰還抵抗、ＲOUT，ＲOUT_A，ＲOUT_B…負荷抵抗、ＩC1，ＩC2，ＩC1_A，ＩC1_B，ＩC2_A，ＩC2_B…電流源。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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