(57)【要約】【課題】トレンチの底部（特に角部）には、ゲートのターンオフ時にソース・ドレイン間に高電圧が印加されると電界が集中する。これにより、ゲート絶縁膜が破壊または劣化するという問題がある。この問題に対処するべく、トレンチの底部に比較的厚い絶縁膜を設けることが考えられる。ただし、絶縁膜に生じるアバランシェ・ブレークダウンは非可逆的な破壊現象であるので、絶縁膜が一旦破壊されると二度と使用することができない。【解決手段】化合物半導体層を有する縦型ＭＯＳＦＥＴであって、ゲート電極と、ゲート電極と化合物半導体層との間に設けられたゲート絶縁膜と、ゲート絶縁膜の少なくとも一部に直接接して設けられ、化合物半導体層の一部であるドリフト領域と、少なくとも前記ドリフト領域に設けられ、ゲート絶縁膜の少なくとも一部の下に位置し、ドリフト領域よりも単位長さ当たりの抵抗値が高い高抵抗領域とを備える縦型ＭＯＳＦＥＴを提供する。【選択図】図１
2018032741.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体層を有する縦型ＭＯＳＦＥＴであって、
ゲート電極と、
前記ゲート電極と前記化合物半導体層との間に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の少なくとも一部に直接接して設けられ、前記化合物半導体層の一部であるドリフト領域と、
少なくとも前記ドリフト領域に設けられ、前記ゲート絶縁膜の少なくとも一部の下に位置し、前記ドリフト領域よりも単位長さ当たりの抵抗値が高い高抵抗領域と
を備える
縦型ＭＯＳＦＥＴ。
【請求項２】
前記ゲート電極は、前記化合物半導体層に設けられたトレンチ部に埋め込まれたトレンチ型のゲート電極であり、
前記高抵抗領域は、前記トレンチ部の底部に隣接する
請求項１に記載の縦型ＭＯＳＦＥＴ。
【請求項３】
前記高抵抗領域は、前記ゲート絶縁膜の少なくとも一部の下において前記ゲート絶縁膜から離間しており、
前記高抵抗領域の幅は、前記トレンチ部の幅よりも広い、
請求項２に記載の縦型ＭＯＳＦＥＴ。
【請求項４】
前記ゲート電極は、前記化合物半導体層のおもて面の上方に設けられたプレーナ型のゲート電極であり、
前記高抵抗領域は、前記化合物半導体層の一部である一対のベース領域の間に設けられる
請求項１に記載の縦型ＭＯＳＦＥＴ。
【請求項５】
前記高抵抗領域の単位長さ当たりの抵抗値は、前記化合物半導体層の一部であるベース領域の単位長さ当たりの抵抗値よりも高い
請求項１から４のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項６】
前記高抵抗領域は、１Ｅ＋１６ｃｍ−３以上１Ｅ＋１９ｃｍ−３以下の濃度の高抵抗化元素を有する
請求項１から５のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項７】
前記高抵抗化元素は、前記ドリフト領域において多数キャリアを形成する不純物元素とは異なる
請求項６に記載の縦型ＭＯＳＦＥＴ。
【請求項８】
前記高抵抗化元素は、前記化合物半導体層の一部であるベース領域において多数キャリアを形成する不純物元素と同じ不純物元素である
請求項６または７に記載の縦型ＭＯＳＦＥＴ。
【請求項９】
前記化合物半導体層は、窒化ガリウム層および炭化ケイ素層のいずれか一方である
請求項１から８のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項１０】
化合物半導体層と、ゲート電極と、前記ゲート電極と前記化合物半導体層との間に設けられたゲート絶縁膜と、前記ゲート絶縁膜の少なくとも一部に直接接して設けられ、前記化合物半導体層の一部であるドリフト領域とを有する縦型ＭＯＳＦＥＴの製造方法であって、
前記ドリフト領域に高抵抗化元素をイオン注入して、前記イオン注入の後に前記化合物半導体層をアニールすることにより、前記ドリフト領域よりも単位長さ当たりの抵抗値が高い高抵抗領域を形成する段階を備え、
前記高抵抗領域は、前記ゲート絶縁膜の少なくとも一部の下に位置する
縦型ＭＯＳＦＥＴの製造方法。
【請求項１１】
前記高抵抗領域を形成する段階における前記アニールにおいて、
前記化合物半導体層が窒化ガリウム層の場合には前記化合物半導体層を７００℃以上１３００℃以下の温度でアニールし、
前記化合物半導体層が炭化ケイ素層の場合には前記化合物半導体層を１０００℃以上１５００℃以下の温度でアニールする
請求項１０に記載の縦型ＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＭＯＳＦＥＴおよび縦型ＭＯＳＦＥＴの製造方法に関する。
【０００２】
化合物半導体装置にトレンチゲート電極を設けることが知られている（例えば、非特許文献１参照）。また、トレンチゲート電極の下に絶縁膜を設けることが知られている（例えば、特許文献１参照）。
［先行技術文献］
［非特許文献］
［非特許文献１］  Ｔｏｈｒｕ  Ｏｋａ  ｅｔ  ａｌ．，"Ｖｅｒｔｉｃａｌ  ＧａＮ‐ｂａｓｅｄ  ｔｒｅｎｃｈ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ‐ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ  ｏｎ  ａ  ｆｒｅｅ‐ｓｔａｎｄｉｎｇ  ＧａＮ  ｓｕｂｓｔｒａｔｅ  ｗｉｔｈ  ｂｌｏｃｋｉｎｇ  ｖｏｌｔａｇｅ  ｏｆ  １．６  ｋＶ"，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｅｘｐｒｅｓｓ，ｐｕｂｌｉｓｈｅｄ  ２８  Ｊａｎｕａｒｙ  ２０１４，Ｖｏｌｕｍｅ  ７，Ｎｕｍｂｅｒ  ２，０２１００２
［特許文献］
［特許文献１］  特表２０１１−５１２６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
トレンチの底部（特に角部）には、ゲートのターンオフ時にソース・ドレイン間に高電圧が印加されると電界が集中する。これにより、ゲート絶縁膜が破壊または劣化するという問題がある。この問題に対処するべく、トレンチの底部に比較的厚い絶縁膜を設けることが考えられる。ただし、絶縁膜に生じるアバランシェ・ブレークダウンは非可逆的な破壊現象であるので、絶縁膜が一旦破壊されると二度と使用することができない。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、化合物半導体層を有する縦型ＭＯＳＦＥＴを提供する。縦型ＭＯＳＦＥＴは、ゲート電極と、ゲート絶縁膜と、ドリフト領域と、高抵抗領域とを備えてよい。ゲート絶縁膜は、ゲート電極と化合物半導体層との間に設けられてよい。ドリフト領域は、ゲート絶縁膜の少なくとも一部に直接接して設けられてよい。ドリフト領域は、化合物半導体層の一部であってよい。高抵抗領域は、少なくともドリフト領域に設けられてよい。高抵抗領域は、ゲート絶縁膜の少なくとも一部の下に位置してよい。高抵抗領域は、ドリフト領域よりも単位長さ当たりの抵抗値が高くてよい。
【０００５】
ゲート電極は、トレンチ型のゲート電極であってよい。ゲート電極は、化合物半導体層に設けられたトレンチ部に埋め込まれてよい。高抵抗領域は、トレンチ部の底部に隣接してよい。
【０００６】
高抵抗領域は、ゲート絶縁膜の少なくとも一部の下においてゲート絶縁膜から離間してよい。高抵抗領域の幅は、トレンチ部の幅よりも広くてよい。
【０００７】
ゲート電極は、プレーナ型のゲート電極であってよい。ゲート電極は、化合物半導体層のおもて面の上方に設けられてよい。高抵抗領域は、一対のベース領域の間に設けられてよい。一対のベース領域は、化合物半導体層の一部であってよい。
【０００８】
高抵抗領域の単位長さ当たりの抵抗値は、ベース領域の単位長さ当たりの抵抗値よりも高くてよい。ベース領域は、化合物半導体層の一部であってよい。
【０００９】
高抵抗領域は、１Ｅ＋１６ｃｍ−３以上１Ｅ＋１９ｃｍ−３以下の濃度の高抵抗化元素を有してよい。
【００１０】
高抵抗化元素は、ドリフト領域において多数キャリアを形成する不純物元素とは異なってよい。
【００１１】
高抵抗化元素は、ベース領域において多数キャリアを形成する不純物元素と同じ不純物元素であってよい。ベース領域は、化合物半導体層の一部であってよい。
【００１２】
化合物半導体層は、窒化ガリウム層および炭化ケイ素層のいずれか一方であってよい。
【００１３】
本発明の第２の態様においては、縦型ＭＯＳＦＥＴの製造方法を供する。縦型ＭＯＳＦＥＴは、化合物半導体層と、ゲート電極と、ゲート絶縁膜と、ドリフト領域とを有してよい。ゲート絶縁膜は、ゲート電極と化合物半導体層との間に設けられてよい。ドリフト領域は、ゲート絶縁膜の少なくとも一部に直接接して設けられてよい。ドリフト領域は、化合物半導体層の一部であってよい。縦型ＭＯＳＦＥＴの製造方法は、高抵抗領域を形成する段階を備えてよい。高抵抗領域は、ドリフト領域に高抵抗化元素をイオン注入して、イオン注入の後に化合物半導体層をアニールすることにより形成してよい。高抵抗領域は、ドリフト領域よりも単位長さ当たりの抵抗値が高くてよい。高抵抗領域は、ゲート絶縁膜の少なくとも一部の下に位置してよい。
【００１４】
高抵抗領域を形成する段階におけるアニールにおいて、化合物半導体層が窒化ガリウム層の場合には化合物半導体層を７００℃以上１３００℃以下の温度でアニールしてよい。また、高抵抗領域を形成する段階におけるアニールする段階において、化合物半導体層が炭化ケイ素層の場合には化合物半導体層を１０００℃以上１５００℃以下の温度でアニールしてよい。
【００１５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態における縦型ＭＯＳＦＥＴ１００の断面を示す概要図である。
【図２】縦型ＭＯＳＦＥＴ１００の製造段階を示すフロー図である。
【図３Ａ】段階Ｓ１０を示す概要図である。
【図３Ｂ】段階Ｓ２０を示す概要図である。
【図３Ｃ】段階Ｓ２５を示す概要図である。
【図３Ｄ】段階Ｓ３０を示す概要図である。
【図３Ｅ】段階Ｓ４０を示す概要図である。
【図３Ｆ】段階Ｓ４５を示す概要図である。
【図３Ｇ】段階Ｓ５０を示す概要図である。
【図３Ｈ】段階Ｓ６０を示す概要図である。
【図４】第１変形例における縦型ＭＯＳＦＥＴ１２０の断面を示す概要図である。
【図５】第２変形例における縦型ＭＯＳＦＥＴ１４０の断面を示す概要図である。
【図６】第２実施形態における縦型ＭＯＳＦＥＴ１６０の断面を示す概要図である。
【図７】第２実施形態の変形例における縦型ＭＯＳＦＥＴ１７０の断面を示す概要図である。
【図８】第３実施形態における縦型ＭＯＳＦＥＴ２００の断面を示す概要図である。
【図９】ゲートのターンオフ時の電位分布を説明する図である。
【図１０】縦型ＭＯＳＦＥＴ２００の製造段階を示すフロー図である。
【図１１Ａ】段階Ｓ１２を示す概要図である。
【図１１Ｂ】段階Ｓ１４を示す概要図である。
【図１１Ｃ】段階Ｓ２０を示す概要図である。
【図１１Ｄ】段階Ｓ２５を示す概要図である。
【図１１Ｅ】段階Ｓ４０を示す概要図である。
【図１１Ｆ】段階Ｓ４５を示す概要図である。
【図１１Ｇ】段階Ｓ５０を示す概要図である。
【図１１Ｈ】段階Ｓ６０を示す概要図である。
【図１２】第１実験例における縦型半導体装置４００の断面を示す概要図である。
【図１３】第２実験例における縦型半導体装置５００の断面を示す概要図である。
【図１４】縦型半導体装置４００および５００における電圧‐電流特性を示す図である。
【図１５】第４実施形態における縦型ＭＯＳＦＥＴ２６０の断面を示す概要図である。
【発明を実施するための形態】
【００１７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１８】
図１は、第１実施形態における縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１００の断面を示す概要図である。図１は、半導体チップの活性領域における縦型ＭＯＳＦＥＴ１００のＸ‐Ｚ断面図である。図１は、縦型ＭＯＳＦＥＴ１００の単位構成であってよい。なお、本例において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。
【００１９】
本例の縦型ＭＯＳＦＥＴ１００は、化合物半導体基板であるｎ＋型の窒化ガリウム（以下、ＧａＮと略記する）基板１０と、化合物半導体層としてのＧａＮ層２０とを含む。なお、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
【００２０】
本例の化合物半導体は、ＧａＮである。ただし、他の例において化合物半導体は、炭化ケイ素（以下、ＳｉＣと略記する）であってもよい。つまり、当該他の例においては、化合物半導体基板がｎ＋型のＳｉＣ基板であってよく、化合物半導体層がＳｉＣ層であってもよい。化合物半導体がＧａＮである本例の技術的内容は、化合物半導体がＳｉＣである上記他の例に適用してもよい。本例と上記他の例との間において特に相違点がある場合には、その都度記述する。
【００２１】
ＧａＮに対するｎ型不純物のイオン種は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素であってよい。本例においては、ｎ型不純物としてＳｉを用いる。また、ＧａＮに対するｐ型不純物のイオン種は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）の一種類以上の元素であってよい。これに対して、ＳｉＣに対するｎ型不純物のイオン種は、Ｎ（窒素）およびＰ（リン）のうち一種類以上の元素であってよい。また、ＳｉＣに対するｐ型不純物のイオン種はＢ（ボロン）およびＡｌ（アルミニウム）のうち一種類以上の元素であってよい。
【００２２】
本例のＧａＮ基板１０は、貫通転位密度が１Ｅ＋７ｃｍ−２未満の自立基板である。ＧａＮ基板１０を低転位密度とすることにより、ＧａＮ基板１０上にエピタキシャル形成されるＧａＮ層２０の転位密度も低減することができる。なお、本例において、上および上方とは＋Ｚ方向を意味し、下とは−Ｚ方向を意味する。±Ｚ方向は、必ずしも地面に対する鉛直方向を意味しない。±Ｚ方向は、基板、層、領域および膜等の相対的な位置関係を特定する便宜的な表現に過ぎない。
【００２３】
本例では、貫通転位密度が１Ｅ＋７ｃｍ−２以上である場合と比較して、パワーデバイスのリーク電流を少なくすることができる。また、イオン注入された不純物がアニール時に転移に沿って深く拡散することを防止できるので、不純物注入領域を設計プロファイルにより近づけることができる。このように、パワーデバイスをより高い良品率で製造することができる。
【００２４】
本例において、ＧａＮ基板１０とＧａＮ層２０との接合面を境界面１２と称する。境界面１２は、ＧａＮ基板１０およびＧａＮ層２０における一の主面であってよい。本例において、境界面１２の反対側におけるＧａＮ基板１０の他の主面を、ＧａＮ基板１０の裏面１６と称する。また、境界面１２の反対側におけるＧａＮ層２０の他の主面を、ＧａＮ層２０のおもて面１４と称する。本例において、境界面１２、おもて面１４および裏面１６は、Ｘ‐Ｙ平面に平行である。
【００２５】
本例のＧａＮ層２０は、ｎ型のドリフト領域２２と、ｎ＋型のソース領域２４と、ｐ型のベース領域２６と、高抵抗領域３０と、トレンチ部５０とを有する。本例において、ドリフト領域２２、ソース領域２４、ベース領域２６および高抵抗領域３０は、ＧａＮ層２０の一部である。本例のトレンチ部５０は、ＧａＮ層２０の凹部である。トレンチ部５０は、主にドリフト領域２２に接する底部５２と、主にベース領域２６に接する側部５４とを有する。
【００２６】
縦型ＭＯＳＦＥＴ１００は、トレンチ部５０に埋め込まれたゲート絶縁膜４２およびゲート電極４４を有する。ゲート絶縁膜４２は、ゲート電極４４とＧａＮ層２０との間に設けられる。本例のゲート絶縁膜４２は、トレンチ部５０の底部５２および側部５４上に直接接して設けられる。ゲート絶縁膜４２の一部は、ＧａＮ層２０のおもて面１４にも設けられてよい。なお、側部５４上に設けられるゲート絶縁膜４２とは、側部５４の最表面を覆うことを意味し、側部５４の＋Ｚ方向に位置することを意味しない。
【００２７】
本例のゲート電極４４は、トレンチ型である。ゲート電極４４の一部は、ＧａＮ層２０のおもて面１４よりも上に位置してもよい。ゲート絶縁膜４２およびゲート電極４４の最上部には層間絶縁膜４８が設けられる。層間絶縁膜４８は、ゲート電極４４とソース電極６４とを電気的に分離する。
【００２８】
本例のドリフト領域２２は、高抵抗領域３０を有する。ドリフト領域２２中の高抵抗領域３０が、Ｚ方向においてトレンチ部５０の底部５２に隣接してよい。つまり、本例の高抵抗領域３０は、ゲート絶縁膜４２の少なくとも一部の下に位置し、ゲート絶縁膜４２に直接接する。本例の高抵抗領域３０は、底部５２に設けられたゲート絶縁膜４２と直接接する。なお、ドリフト領域２２は、Ｘ方向およびＹ方向において底部５２に設けられたゲート絶縁膜４２と直接接してもよい。
【００２９】
ソース領域２４は、おもて面１４およびトレンチ部５０の側部５４に接して設けられる。ソース領域２４は、ベース領域２６の一部に設けられる。ソース領域２４は、おもて面１４から予め定められた深さまで設けられてよい。ソース領域２４の少なくとも一部は、Ｚ方向においてソース電極６４と直接接してよい。ソース領域２４は、電子に対する低抵抗領域であってよい。本例のソース領域２４は、ソース電極６４およびベース領域２６間における電子の出入りを可能にする。
【００３０】
ベース領域２６の一部は、チャネル形成領域２５として機能する。チャネル形成領域２５は、Ｘ方向においてトレンチ部５０の側部５４に隣接してよい。また、チャネル形成領域２５は、Ｚ方向においてドリフト領域２２とソース領域２４との間に位置してよい。チャネル形成領域２５には、ゲート電極４４に予め定められた閾値以上の電圧が与えられた場合に、反転層が形成されてよい。
【００３１】
例えば、ソース電極６４およびドレイン電極７４間に予め定められた電圧が印加され、ゲート端子４０からゲート電極４４に閾値電圧以上の電圧が与えられる（ゲートがターンオンする）と、チャネル形成領域２５に反転層が形成される。これにより、ドレイン端子７０からソース端子６０へ電流が流れる。また、ゲート電極４４に閾値電圧よりも低い電圧が与えられる（ゲートがターンオフする）とチャネル形成領域２５における反転層が消滅する。これにより、電流が遮断される。このように、縦型ＭＯＳＦＥＴ１００は、ソース端子６０およびドレイン端子７０間の電流をスイッチングすることができる。
【００３２】
本例の高抵抗領域３０は、化合物半導体の領域でありながら、絶縁体と見なすことができる程度に自由キャリアが少ない領域である。高抵抗領域３０は、ゲートのターンオフ時に底部５２（その角部を含む）におけるゲート絶縁膜４２を保護する機能を有してよい。本例の高抵抗領域３０は、底部５２とドリフト領域２２との間に設けられる。本例の高抵抗領域３０は、底部５２下のドリフト領域２２に高抵抗化元素がイオン注入された領域である。
【００３３】
本例の高抵抗領域３０は、酸化シリコンまたは窒化シリコン等の絶縁体ではなく、イオン注入が施されたＧａＮ層２０の一部である。つまり、高抵抗領域３０は、化合物半導体層の一部である。それゆえ、高抵抗領域３０は、アバランシェ・ブレークダウンが生じても絶縁体のようには非可逆的に破壊されないという点が有利である。
【００３４】
なお、本例とは異なり、トレンチ部５０の底部５２に比較的厚い絶縁膜を形成するためには、例えば、絶縁膜堆積後のリフロー等の特別なプロセスを必要とする。これに対して、本例においては、高抵抗化元素のイオン注入およびイオン注入後のアニールという単純な工程により高抵抗領域３０を形成することができる。
【００３５】
本例の高抵抗化元素とは、高抵抗領域３０を形成するべくドリフト領域２２にイオン注入されるイオン種である。高抵抗化元素は、ベース領域２６において多数キャリアを形成する不純物元素と同じ不純物元素であってよい。当該高抵抗化元素により、ドリフト領域２２の一部をカウンタードープすることができる。また、ドリフト領域２２の一部の結晶性を破壊することもできる。これにより、高抵抗化元素がイオン注入された領域の抵抗を上昇させることができる。本例では、ベース領域２６において多数キャリアを形成する不純物元素はＭｇであるので、高抵抗化元素はＭｇであってよい。なお、化合物半導体がＳｉＣである他の例では、ベース領域２６において多数キャリアを形成する不純物元素はＡｌであるので、高抵抗化元素はＡｌであってよい。
【００３６】
高抵抗化元素は、ドリフト領域２２において多数キャリアを形成する不純物元素とは異なってもよい。当該高抵抗化元素により、ドリフト領域２２の一部の結晶性を破壊して高抵抗にすることができる。本例では、ドリフト領域２２において多数キャリアを形成する不純物元素はＳｉであり、高抵抗化元素はＭｇ、Ａｒ（アルゴン）またはＮである。なお、化合物半導体がＳｉＣである他の例では、ドリフト領域２２において多数キャリアを形成する不純物元素はＮまたはＰであり、高抵抗化元素はＡｌ、ＡｒまたはＳｉである。なお、高抵抗化元素は、上述した複数の元素の一以上を有してもよい。
【００３７】
高抵抗領域３０は、１Ｅ＋１６ｃｍ−３以上１Ｅ＋１９ｃｍ−３以下の濃度の高抵抗化元素を有してよい。本例の高抵抗領域３０は、上記範囲の不純物濃度を有しているが、ｐ型領域と定義できるほどに正孔キャリアが存在しない。本例においては、高抵抗化元素をイオン注入した後に、ｐ型不純物が活性化しない温度範囲でＧａＮ層２０をアニールする。それゆえ、高抵抗領域３０においては、ｐ型特性が発現しない。また、本例の高抵抗領域３０は、上記濃度範囲の不純物を有しているが、ｎ型領域でもない。高抵抗領域３０は、特定の導電型（ｐ型およびｎ型）を有しない（仮に有したとしても非常に低濃度）領域であるので、絶縁体のような電気的特性を有してよい。
【００３８】
本例の高抵抗領域３０は、ドリフト領域２２よりも単位長さ当たりの抵抗値が高い。本例において、単位長さ当たりの抵抗値とは、線抵抗を意味する。ドリフト領域２２の線抵抗は耐圧クラスによるが、例えば１Ω・ｃｍである。これに対して、高抵抗領域３０の線抵抗は、例えば１０Ω・ｃｍかそれ以上である。高抵抗領域３０の線抵抗は、ドリフト領域２２の線抵抗の２倍以上であってよく、５倍以上、１０倍以上または２０倍以上であってもよい。
【００３９】
また、本例の高抵抗領域３０の単位長さ当たりの抵抗値は、ベース領域２６の単位長さ当たりの抵抗値よりも高いことが望ましい。ベース領域２６の線抵抗は、例えば３Ω・ｃｍである。高抵抗領域３０の線抵抗は、ベース領域２６の線抵抗の２倍以上であってよく、５倍以上、１０倍以上または２０倍以上であってもよい。
【００４０】
図２は、縦型ＭＯＳＦＥＴ１００の製造段階を示すフロー図である。本例の製造段階は、Ｓ１０からＳ６０の順に行われる。本例の製造段階は、ドリフト領域２２およびベース領域２６をエピタキシャル形成する段階（Ｓ１０）、ベース領域２６にｎ型不純物をイオン注入する段階（Ｓ２０）、ＧａＮ層２０をアニールしてソース領域２４を形成する段階（Ｓ２５）、トレンチ部５０を形成する段階（Ｓ３０）、トレンチ底部５２からドリフト領域２２に高抵抗化元素をイオン注入する段階（Ｓ４０）、ＧａＮ層２０をアニールして高抵抗領域３０を形成する段階（Ｓ４５）、ゲート絶縁膜４２等を形成する段階（Ｓ５０）、ならびに、層間絶縁膜４８等を形成する段階（Ｓ６０）を備える。
【００４１】
図３Ａは、段階Ｓ１０を示す概要図である。段階Ｓ１０においては、有機金属成長法（ＭＯＣＶＤ）またはハライド気相成長法（ＨＶＰＥ）等により、ＧａＮ基板１０上にドリフト領域２２をエピタキシャル形成する。この後に、ドリフト領域２２上にベース領域２６をエピタキシャル形成する。
【００４２】
ドリフト領域２２は、耐圧に応じた適切な厚みを有してよい。例えば、ドリフト領域２２は、Ｚ方向において１μｍ以上５０μｍ以下の厚みを有する。本例のドリフト領域２２は、１．０Ｅ＋１５ｃｍ−３以上５．０Ｅ＋１６ｃｍ−３以下のｎ型不純物を有するｎ型領域である。なお、Ｅは１０のべき乗を意味する。例えば、１．０Ｅ＋１６は１．０×１０１６を意味する。ベース領域２６は、Ｚ方向において０．５μｍ以上２μｍ以下の厚みを有してよい。ベース領域２６は、１．０Ｅ＋１７ｃｍ−３以上１．０Ｅ＋１８ｃｍ−３以下のｐ型不純物を有するｐ型領域である。
【００４３】
図３Ｂは、段階Ｓ２０を示す概要図である。本例の段階Ｓ２０においては、イオン注入によりソース領域２４を形成する。本例では、マスク８０‐１を介してベース領域２６にｎ型不純物をイオン注入する。本例では、加速電圧１０、２０、４０、７０、１１０および１５０（単位は全てｋｅＶ）ならびにドーズ量１Ｅ＋１５ｃｍ−２以上１Ｅ＋１６ｃｍ−２以下の多段注入により、Ｓｉをベース領域２６にイオン注入する。加速電圧が小さい程ドーズ量を低くし、加速電圧が大きい程ドーズ量を高くすることで、ボックスプロファイルを形成する。本例のイオン注入深さは、おもて面１４から０．１μｍ以上０．５μｍ以下とする。本例のソース領域２４は、１．０Ｅ＋１８ｃｍ−３以上１．０Ｅ＋１９ｃｍ−３以下のＳｉ濃度を有するｎ＋型領域である。
【００４４】
本例のマスク８０‐１は、ｎ型不純物をイオン注入する位置に開口８２‐１を有する。マスク８０の材料は、ＧａＮに対して選択的に除去可能な二酸化シリコン（以下、ＳｉＯ２と略記する。）であってよい。他の例において、マスク８０の材料はフォトレジストであってもよい。本例のマスク８０‐１は、イオン注入後にＧａＮ層２０上から選択的に除去する。
【００４５】
図３Ｃは、段階Ｓ２５を示す概要図である。本例の段階Ｓ２５においては、アニール装置３００を用いて、１０００℃以上１２００℃以下の温度でＧａＮ層２０をアニールする。本例において、ＧａＮ層２０をアニールするとは、ＧａＮ基板１０およびＧａＮ層２０の積層体をアニール装置３００の処理室でアニールすることを意味する。当該アニールにより、イオン注入により生じた欠陥をある程度回復し、かつ、ｎ型不純物を活性化する。なお、他の例においては、ベース領域２６のおもて面１４側を部分的にエッチング除去して、除去された領域にｎ＋型のソース領域２４を選択的に再成長させてもよい。再成長させる場合は、段階Ｓ２５のアニー ルを省略してよい。
【００４６】
図３Ｄは、段階Ｓ３０を示す概要図である。本例の段階Ｓ３０においては、マスク８０‐２を介して、ＧａＮ層２０を部分的にエッチング除去してトレンチ部５０を形成する。本例では、マスク８０‐２の開口８２‐２下のベース領域２６を完全に除去し、かつ、ドリフト領域２２の上部を部分的に除去する。
【００４７】
図３Ｅは、段階Ｓ４０を示す概要図である。本例の段階Ｓ４０においては、段階Ｓ３０のマスク８０‐２を引き続き利用して、ドリフト領域２２に高抵抗化元素をイオン注入する。本例の高抵抗化元素はＭｇである。本例では、加速電圧３０、８０および１８０（単位は全てｋｅＶ）、ならびに、ドーズ量１Ｅ＋１２ｃｍ−２以上１Ｅ＋１５ｃｍ−２以下の多段注入によりＭｇをドリフト領域２２にイオン注入する。本例のイオン注入深さは、底部５２から０．５μｍ以上２．０μｍ以下とする。
【００４８】
本例において、イオン注入が施された領域は１．０Ｅ＋１６ｃｍ−３以上１．０Ｅ＋１９ｃｍ−３以下の不純物濃度のＭｇを有する。当該領域は、ベース領域２６よりも高いｐ型不純物濃度を有してもよい。当該領域は、アニールを経て高抵抗領域３０となる。
【００４９】
図３Ｆは、段階Ｓ４５を示す概要図である。本例の段階Ｓ４５においては、アニール装置３００を用いて、ＧａＮ層２０をアニールする。これにより、高抵抗領域３０を形成する。なお、アニール時には、アニール装置３００の処理室に窒素ガス（Ｎ２ガス）を充填してよい。
【００５０】
ＧａＮ層２０は、７００℃以上１３００℃以下、より好ましくは、１０００℃以上１３００℃以下の温度でアニールされてよい。これに対して、化合物半導体層がＳｉＣ層の場合には、ＳｉＣ層は１０００℃以上１５００℃以下、より好ましくは、１３００℃以上１５００℃以下の温度でアニールされてよい。上記の温度範囲でアニールすることにより、イオン注入により破壊された結晶性をある程度回復することができる。つまり、アモルファス状態をある程度結晶状態に戻すことができる。
【００５１】
イオン注入が施された領域をアモルファス状態のままにしておくと、縦型ＭＯＳＦＥＴ１００の動作中に発生した熱により縦型ＭＯＳＦＥＴ１００の特性が変化する恐れがある。本例においては、ある程度結晶性を回復することにより、動作中の特性の変化を防ぐことができる。これにより、縦型ＭＯＳＦＥＴ１００の動作信頼性を確保することができる。勿論、上記の温度範囲であれば、ＧａＮ層２０またはＳｉＣ層にイオン注入された高抵抗化元素としてのｐ型不純物はｐ型特性を発現しない。
【００５２】
なお、比較例として半導体層がＳｉの場合、１．０Ｅ＋１６ｃｍ−３以上１．０Ｅ＋１９ｃｍ−３以下の不純物濃度のＢ（ｐ型不純物）をイオン注入した後、結晶回復を目的とした温度で半導体層をアニールすると、イオン注入が施された領域はｐ型領域となる。つまり、半導体層がＳｉの場合には、本例のような高抵抗領域３０を得ることができない。また、半導体層がＳｉの場合には、ｐ型不純物濃度に比例してｐ型領域の抵抗は低くなる。
【００５３】
図３Ｇは、段階Ｓ５０を示す概要図である。本例の段階Ｓ５０においては、ゲート絶縁膜４２およびゲート電極４４を形成する。ゲート絶縁膜４２は、１００ｎｍの厚みを有してよい。ゲート絶縁膜４２は、ＳｉＯ２膜であってよく、酸化アルミニウム（Ａｌ２Ｏ３）膜であってもよい。ゲート電極４４はポリシリコンであってよい。既知のフォトリソグラフィー技術により、ゲート絶縁膜４２およびゲート電極４４を所望の形状にパターニングしてよい。
【００５４】
図３Ｈは、段階Ｓ６０を示す概要図である。本例の段階Ｓ６０においては、層間絶縁膜４８、ソース電極６４およびドレイン電極７４を形成する。層間絶縁膜４８はＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）であってよい。ソース電極６４、Ｔｉ（チタン）層と当該Ｔｉ層上のＡｌ層とを有する積層電極であってよい。ドレイン電極７４は、裏面１６下のＴｉ層と当該Ｔｉ層下のＡｌ層とを有する積層電極であってよい。
【００５５】
図４は、第１変形例における縦型ＭＯＳＦＥＴ１２０の断面を示す概要図である。本例の高抵抗領域３０は、底部５２から境界面１２までドリフト領域２２のＺ方向全体に渡って設けられる。係る点において、第１実施形態と異なる。本例においても、第１実施形態における有利な効果を享受することができる。
【００５６】
図５は、第２変形例における縦型ＭＯＳＦＥＴ１４０の断面を示す概要図である。本例の高抵抗領域３０は、底部５２から境界面１２を経てＧａＮ基板１０内部まで設けられる。係る点において、第１実施形態と異なる。本例においても、第１実施形態における有利な効果を享受することができる。
【００５７】
図６は、第２実施形態における縦型ＭＯＳＦＥＴ１６０の断面を示す概要図である。本例の高抵抗領域３０は、ゲート絶縁膜４２の少なくとも一部の下において、ゲート絶縁膜４２から離間している。トレンチ部５０を有する本例において、高抵抗領域３０は底部５２の下において底部５２から離れて設けられる。なお、高抵抗領域３０を形成するときの加速電圧を制御することにより、高抵抗領域３０の形成位置を制御することができる。係る点が第１実施形態と異なるが、他の点は第１実施形態と同じである。
【００５８】
ゲート絶縁膜４２と高抵抗領域３０とが直接接する場合、高抵抗化元素をイオン注入する際の化合物半導体層へのダメージにより、ＭＯＳ界面特性が影響を受けやすい。例えば、ゲート絶縁膜４２に電荷が蓄積されやすくなることにより、ゲート絶縁膜４２の劣化および破壊が引き起こされる場合がある。それゆえ、本例の様に、高抵抗領域３０を底部５２から離間して設けることにより、イオン注入時のダメージの影響を低減することができる。なお、第１変形例のように、本例の高抵抗領域３０をドリフト領域２２のＺ方向全体に渡って境界面１２まで設けてもよい。これに代えて、第２変形例のように、本例の高抵抗領域３０をドリフト領域２２のＺ方向全体に渡って、かつ、境界面１２を経てＧａＮ基板１０内部まで設けてもよい。
【００５９】
なお、本例の高抵抗領域３０の幅は、トレンチ部５０の幅と同じである。本例において、高抵抗領域３０の幅とは、高抵抗領域３０のｘ方向の長さである。また、本例において、トレンチ部５０の幅とは、トレンチ部５０の側部５４間のｘ方向の長さである。
【００６０】
図７は、第２実施形態の変形例における縦型ＭＯＳＦＥＴ１７０の断面を示す概要図である。本例の高抵抗領域３０の幅は、トレンチ部５０の幅よりも広い。なお、イオン注入の方向をおもて面１４に対して傾けることにより、高抵抗領域３０の幅をトレンチ部５０の幅よりも広くすることができる。係る点が第２実施形態と異なるが、他の点は第２実施形態と同じである。
【００６１】
図７は、縦型ＭＯＳＦＥＴ１７０の単位構造であり、ｘ方向に同じ単位構造が設けられる。高抵抗領域３０は、隣接する単位構造の高抵抗領域３０と接続しなければ、ｘ方向にさらに拡張してもよい。このように、高抵抗領域３０の幅をトレンチ部５０の幅よりも広くすることにより、高抵抗領域３０がトレンチ部５０と同じ幅を有する場合と比較して、半導体装置の耐圧を向上させることができる。
【００６２】
なお、他の変形例においては、高抵抗領域３０の幅をトレンチ部５０の幅より狭くしてもよい。高抵抗領域３０の幅がトレンチ部５０の幅よりも狭いほど、オン抵抗を低減することができるので、ターンオン損失を低減することができる。
【００６３】
図８は、第２実施形態における縦型ＭＯＳＦＥＴ２００の断面を示す概要図である。説明を簡潔にすることを目的として、第１実施形態と共通する事項については説明を省略する。本例の縦型ＭＯＳＦＥＴ２００は、トレンチ部５０を有しない。本例のゲート電極４４は、プレーナ型であり、おもて面１４の上方に設けられる。また、本例のゲート絶縁膜４２は、ゲート電極４４およびおもて面１４の間に設けられる。本例の高抵抗領域３０は、一対のベース領域２６の間であって、おもて面１４に隣接して設けられる。なお、図６の断面図においては一対のベース領域２６が図示されているが、ベース領域２６はＹ方向に延在した環状の領域であってよい。チャネル形成領域２５は、ゲート電極４４の直下のベース領域２６内に位置する。
【００６４】
図９は、ゲートのターンオフ時の電位分布を説明する図である。ターンオフ時には、ベース領域２６の底部および側部、ならびに、一対のベース領域２６間のおもて面１４は等電位となる（等電位線を太線にて示す）。ただし、ゲート電極４４のＸ方向の中央部の下におけるおもて面１４近傍（一対のベース領域２６のＸ方向の中央部のおもて面１４近傍）においては、ドレイン電極７４の電圧の影響により等電位線が下に突出しやすい。下に突出した等電位線とおもて面１４との間では等電位線の間隔が密になるので、電界が比較的強い領域（領域Ａとして示す）となる。つまり、本例のゲート絶縁膜４２は、領域Ａにおいて破壊または劣化しやすい。
【００６５】
そこで、本例においては、ゲート電極４４のＸ方向の中央部の下に、高抵抗領域３０を設ける。本例の高抵抗領域３０も、イオン注入によってドリフト領域２２中に設ける。本例の高抵抗領域３０は、ゲート絶縁膜４２の少なくとも一部の下に直接接して設けられる。高抵抗領域３０は、Ｘ方向において所定の幅を有してよい。高抵抗領域３０は、ゲート電極４４のＸ方向の中央部を中心として±Ｘ方向にＬＸ／２の幅を有してよい。
【００６６】
ソース端子６０およびドレイン端子７０間の電流Ｉの導通経路を確保するべく、高抵抗領域３０のＸ方向の幅ＬＸは、一対のベース領域２６間のＸ方向の幅Ｌよりも小さいことが望ましい。本例において、高抵抗領域３０の幅ＬＸは、一対のベース領域２６間の幅Ｌの２０％以上８０％以下としてよく、３０％以上７０％以下としてもよい。
【００６７】
Ｌｘが広くなると、ベース領域２６間に残存するドリフト領域２２が狭くなるので、ＪＦＥＴ効果によりオン抵抗が増加する。なお、ＪＦＥＴ効果とは、ＭＯＳＦＥＴ動作時のソース・ドレイン間電界により、隣接するチャネル形成領域２５から空乏層が伸びて電流の通路を狭めることをいう。これに対して、Ｌｘが広くなると、ゲート絶縁膜４２がより保護される。それゆえ、Ｌｘは、ゲート絶縁膜４２の保護の必要性に応じて定めてよい。
【００６８】
図１０は、縦型ＭＯＳＦＥＴ２００の製造段階を示すフロー図である。本例の製造段階は、Ｓ１２からＳ６０の順に行われる。本例の製造段階は、ドリフト領域２２をエピタキシャル形成し、ドリフト領域２２の一部を除去する段階（Ｓ１２）、ベース領域２６を選択的に再成長させる段階（Ｓ１４）、ベース領域２６にｎ型不純物をイオン注入する段階（Ｓ２０）、ＧａＮ層２０をアニールしてソース領域２４を形成する段階（Ｓ２５）、ドリフト領域２２に高抵抗化元素をイオン注入する段階（Ｓ４０）、ＧａＮ層２０をアニールして高抵抗領域３０を形成する段階（Ｓ４５）、ゲート絶縁膜４２等を形成する段階（Ｓ５０）、ならびに、層間絶縁膜４８等を形成する段階（Ｓ６０）を備える。
【００６９】
図１１Ａは、段階Ｓ１２を示す概要図である。本例の段階Ｓ１２においては、ＧａＮ基板１０上に直接接してｎ型のドリフト領域２２をエピタキシャル形成する。その後、エッチング装置において、ドリフト領域２２の上部の一部をエッチングにより除去する。これにより、ドリフト領域２２に凹部２７を形成する。
【００７０】
図１１Ｂは、段階Ｓ１４を示す概要図である。本例の段階Ｓ１４においては、ドリフト領域２２の凹部２７上にｐ型のベース領域２６を選択的に再成長させる。当該選択的再成長において、ベース領域２６がエピタキシャル形成される。
【００７１】
図１１Ｃは、段階Ｓ２０を示す概要図である。段階Ｓ２０においては、第１実施形態と同様に、マスク８０‐３を用いてベース領域２６にｎ型不純物をイオン注入する。
【００７２】
図１１Ｄは、段階Ｓ２５を示す概要図である。段階Ｓ２０においては、第１実施形態と同様に、ＧａＮ層２０をアニールする。これにより、ｎ＋型のソース領域２４を形成する。
【００７３】
図１１Ｅは、段階Ｓ４０を示す概要図である。段階Ｓ４０においては、第１実施形態と同様に、マスク８０‐４を用いてベース領域２６に高抵抗化元素をイオン注入する。本例においては、一対のベース領域２６間のおもて面１４から所定の深さ範囲においてボックスプロファイルとなるように、高抵抗化元素をイオン注入する。
【００７４】
図１１Ｆは、段階Ｓ４５を示す概要図である。段階Ｓ４５においては、第１実施形態と同様に、ＧａＮ層２０をアニールする。
【００７５】
図１１Ｇは、段階Ｓ５０を示す概要図である。段階Ｓ５０においては、ゲート絶縁膜４２およびゲート電極４４を形成する。
【００７６】
図１１Ｈは、段階Ｓ６０を示す概要図である。段階Ｓ６０においては、ゲート電極４４の側部および上部を覆うように層間絶縁膜４８を形成する。また、第１実施形態と同様に、ソース電極６４およびドレイン電極７４を形成する。
【００７７】
図１２は、第１実験例における縦型半導体装置４００の断面を示す概要図である。第１実験例は、高抵抗領域４３０が絶縁体として振る舞うことを確認するための実験である。縦型半導体装置４００は、ＧａＮ基板４１０、ＧａＮ層４２０、絶縁膜４４８、コンタクト用金属４６２、低電圧側電極４６４および高電圧側電極４７４を有する。ＧａＮ層４２０は、ＧａＮ基板４１０との境界面４１２、および、おもて面４１４を有する。ＧａＮ層４２０は、ドリフト領域４２２および高抵抗領域４３０を有する。
【００７８】
ドリフト領域４２２は、ＧａＮ基板１０上にエピタキシャル形成されたｎ型ＧａＮの領域である。ドリフト領域４２２のＺ方向における厚みは、１１μｍとした。また、ドリフト領域２２のｎ型不純物濃度は、１．５Ｅ＋１６ｃｍ−３とした。高抵抗領域４３０は、ドリフト領域４２２に高抵抗化元素としてのＭｇをイオン注入して、その後、ＧａＮ層４２０をアニールすることにより形成した。アニール温度は１３００℃とした。高抵抗領域４３０の深さは、０．５μｍとし、Ｍｇの不純物濃度は１Ｅ＋１８ｃｍ−３とした。
【００７９】
ＧａＮ層４２０のおもて面４１４上には絶縁膜４４８を設けた。絶縁膜４４８は、ＳｉＯ２膜とした。絶縁膜４４８には、コンタクト用の開口４４９を設けた。Ｘ‐Ｙ平面における開口４４９の全体には、高抵抗領域４３０を露出させた。
【００８０】
絶縁膜４４８上には、コンタクト用金属４６２を設けた。コンタクト用金属４６２の下面は、開口４４９を通じて高抵抗領域４３０のみに接触させた。コンタクト用金属４６２には、Ｎｉ（ニッケル）を用いた。なお、コンタクト用金属４６２は、Ｐｄ（パラジウム）またはＰｔ（プラチナ）からなっても第１実験例と同じ結果が得られると考えてよい。コンタクト用金属４６２上面には、低電圧側電極４６４を設けた。本実験の低電圧側電極４６４には、Ａｌを用いた。なお、低電圧側電極４６４を高抵抗領域４３０よりも±Ｘ方向に延伸させることにより、低電圧側電極４６４の当該延伸した一部をフィールドプレートとして利用した。
【００８１】
高電圧側電極４７４は、ＧａＮ基板４１０に直接接して、裏面４１６の下に設けた。低電圧側電極４６４を接地して、高電圧側電極４７４の電圧を０Ｖから１３００Ｖ超まで増加させた。このとき、低電圧側電極４６４および高電圧側電極４７４間に流れる電流を測定した。
【００８２】
図１３は、第２実験例における縦型半導体装置５００の断面を示す概要図である。縦型半導体装置５００は、高抵抗領域４３０を有さない。つまり、縦型半導体装置５００においては、コンタクト用金属４６２とドリフト領域４２２とをショットキー接合させた。また、低電圧側電極４６４を接地して、高電圧側電極４７４の電圧を０Ｖから１２００Ｖまで増加させた。係る点において、第１実験例と異なる。
【００８３】
図１４は、縦型半導体装置４００および５００における電圧‐電流特性を示す図である。横軸は、高電圧側電極４７４に付与する電圧（Ｖ）を示す。縦軸は、電流密度（Ａ／ｃｍ−２）を示す。電流密度は、低電圧側電極４６４および高電圧側電極４７４間に流れる電流を、開口４４９のＸ‐Ｙ平面における面積で除すことにより算出した。
【００８４】
第１実験例の結果を実線で示す。第１実験例において、電圧が０Ｖ以上１００Ｖ以下の範囲においては、電流密度が１．０Ｅ−７未満となった。電圧の上昇に伴い、電流密度は増加傾向を示した。電圧＝１０００Ｖにおいても電流密度は１．０Ｅ−６未満であった。電圧＝１２００Ｖ近傍において電流密度が急激に増加した。電圧＝１３００Ｖ超にてアバランシェ・ブレークダウンが発生し、電流密度がさらに急激に増加した。なお、なお、電圧＝０Ｖにおける１．０Ｅ−７台の電流密度は理想的に期待される電流よりも多い。その理由はエピタキシャル形成したＧａＮ層４２０中の点欠陥および転移欠陥、ならびに高抵抗領域４３０の形成時のイオン注入ダメージが完全に除去できないことによるものと考えられる。
【００８５】
第２実験例の結果を、ひし形で示す複数のプロットおよびこれらをつなぐ点線で示す。第２実験例において、電圧が０Ｖ以上１００Ｖ以下の範囲においては、電流密度が１．０Ｅ−６未満となった。電圧の上昇に伴い電流密度は増加傾向を示した。電圧＝１０００Ｖにおいて電流密度は１．０Ｅ−５以上となった。電圧０Ｖ以上１２００Ｖ以下における電流密度は、第２実験例の方が第１実験例よりも概ね約１桁以上大きかった。第２実験例の縦型半導体装置５００は金属電極とｎ型ドリフト領域４２２とのショットキー接合であるので、第１実験例の縦型半導体装置４００よりも電流密度が高いことは予想通りであった。
【００８６】
図１５は、第４実施形態における縦型ＭＯＳＦＥＴ２６０の断面を示す概要図である。本例の高抵抗領域３０は、第２実施形態と同様に、ゲート絶縁膜４２の少なくとも一部の下において、ゲート絶縁膜４２から離間している。係る点において、第３実施形態とことなるが、他の点は第３実施形態と同じである。本例においても、イオン注入時のダメージの影響を低減することができる点が有利である。
【００８７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８８】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００８９】
１０・・ＧａＮ基板、１２・・境界面、１４・・おもて面、１６・・裏面、２０・・ＧａＮ層、２２・・ドリフト領域、２４・・ソース領域、２５・・チャネル形成領域、２６・・ベース領域、２７・・凹部、３０・・高抵抗領域、４０・・ゲート端子、４２・・ゲート絶縁膜、４４・・ゲート電極、４８・・層間絶縁膜、５０・・トレンチ部、５２・・底部、５４・・側部、６０・・ソース端子、６４・・ソース電極、７０・・ドレイン端子、７４・・ドレイン電極、８０・・マスク、８２・・開口、１００、１２０、１４０、１６０、１７０、２００、２６０・・縦型ＭＯＳＦＥＴ、３００・・アニール装置、４００・・縦型半導体装置、４１０・・ＧａＮ基板、４１２・・境界面、４１４・・おもて面、４１６・・裏面、４２０・・ＧａＮ層、４２２・・ドリフト領域、４３０・・高抵抗領域、４４８・・絶縁膜、４４９・・開口、４６２・・コンタクト用金属、４６４・・低電圧側電極、４７４・・高電圧側電極、５００・・縦型半導体装置
【図１】
2018032741.tif 000003
【図２】
2018032741.tif 000004
【図３Ａ】
2018032741.tif 000005
【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
2018032741.tif 000011
【図３Ｈ】
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【図４】
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【図５】
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【図６】
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【図７】
2018032741.tif 000016
【図８】
2018032741.tif 000017
【図９】
2018032741.tif 000018
【図１０】
2018032741.tif 000019
【図１１Ａ】
2018032741.tif 000020
【図１１Ｂ】
2018032741.tif 000021
【図１１Ｃ】
2018032741.tif 000022
【図１１Ｄ】
2018032741.tif 000023
【図１１Ｅ】
2018032741.tif 000024
【図１１Ｆ】
2018032741.tif 000025
【図１１Ｇ】
2018032741.tif 000026
【図１１Ｈ】
2018032741.tif 000027
【図１２】
2018032741.tif 000028
【図１３】
2018032741.tif 000029
【図１４】
2018032741.tif 000030
【図１５】
2018032741.tif 000031
【手続補正書】
【提出日】平成28年12月13日(2016.12.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
化合物半導体層を有する縦型ＭＯＳＦＥＴであって、
ゲート電極と、
前記ゲート電極と前記化合物半導体層との間に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の少なくとも一部に直接接して設けられ、前記化合物半導体層の一部であるドリフト領域と、
少なくとも前記ドリフト領域に設けられ、前記ゲート絶縁膜の少なくとも一部の下に位置し、前記ドリフト領域よりも単位長さ当たりの抵抗値が高い高抵抗領域と
を備え、
前記ゲート電極は、前記化合物半導体層に設けられたトレンチ部に埋め込まれたトレンチ型のゲート電極であり、
前記高抵抗領域は、前記トレンチ部の底部に隣接し、
前記高抵抗領域は、前記ゲート絶縁膜の少なくとも一部の下において前記ゲート絶縁膜から離間しており、
前記高抵抗領域の幅は、前記トレンチ部の幅よりも広い、
縦型ＭＯＳＦＥＴ。
【請求項２】
化合物半導体層を有する縦型ＭＯＳＦＥＴであって、
ゲート電極と、
前記ゲート電極と前記化合物半導体層との間に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の少なくとも一部に直接接して設けられ、前記化合物半導体層の一部であるドリフト領域と、
少なくとも前記ドリフト領域に設けられ、前記ゲート絶縁膜の少なくとも一部の下に位置し、前記ドリフト領域よりも単位長さ当たりの抵抗値が高い高抵抗領域と
を備え、
前記ゲート電極は、前記化合物半導体層のおもて面の上方に設けられたプレーナ型のゲート電極であり、
前記高抵抗領域は、前記化合物半導体層の一部である一対のベース領域の間に設けられ、
前記ドリフト領域は、前記一対のベース領域と前記高抵抗領域との間に残存しており、
前記高抵抗領域の幅は、前記一対のベース領域の幅よりも小さい
縦型ＭＯＳＦＥＴ。
【請求項３】
前記高抵抗領域の単位長さ当たりの抵抗値は、前記化合物半導体層の一部であるベース領域の単位長さ当たりの抵抗値よりも高い
請求項１または２に記載の縦型ＭＯＳＦＥＴ。
【請求項４】
前記高抵抗領域は、１Ｅ＋１６ｃｍ−３以上１Ｅ＋１９ｃｍ−３以下の濃度の高抵抗化元素を有する
請求項１から３のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項５】
前記高抵抗化元素は、前記ドリフト領域において多数キャリアを形成する不純物元素とは異なる
請求項４に記載の縦型ＭＯＳＦＥＴ。
【請求項６】
前記高抵抗化元素は、前記化合物半導体層の一部であるベース領域において多数キャリアを形成する不純物元素と同じ不純物元素である
請求項４または５に記載の縦型ＭＯＳＦＥＴ。
【請求項７】
前記化合物半導体層は、窒化ガリウム層および炭化ケイ素層のいずれか一方である
請求項１から６のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【手続補正書】
【提出日】平成29年4月26日(2017.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
化合物半導体層を有する縦型ＭＯＳＦＥＴであって、
ゲート電極と、
前記ゲート電極と前記化合物半導体層との間に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の少なくとも一部に直接接して設けられ、前記化合物半導体層の一部であるドリフト領域と、
少なくとも前記ドリフト領域に設けられ、前記ゲート絶縁膜の少なくとも一部の下に位置し、前記ドリフト領域よりも単位長さ当たりの抵抗値が高い高抵抗領域と
を備え、
前記ゲート電極は、前記化合物半導体層に設けられたトレンチ部に埋め込まれたトレンチ型のゲート電極であり、
前記高抵抗領域は、前記トレンチ部の底部に隣接し、
前記高抵抗領域は、前記ゲート絶縁膜の少なくとも一部の下において前記ゲート絶縁膜から離間しており、
前記高抵抗領域の幅は、前記トレンチ部の幅よりも広く、
高抵抗領域は、１０Ω・ｃｍ以上の単位長さ当たりの抵抗値を有し、
前記化合物半導体層は、窒化ガリウム層である
縦型ＭＯＳＦＥＴ。
【請求項２】
化合物半導体層を有する縦型ＭＯＳＦＥＴであって、
ゲート電極と、
前記ゲート電極と前記化合物半導体層との間に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の少なくとも一部に直接接して設けられ、前記化合物半導体層の一部であるドリフト領域と、
少なくとも前記ドリフト領域に設けられ、前記ゲート絶縁膜の少なくとも一部の下に位置し、前記ドリフト領域よりも単位長さ当たりの抵抗値が高い高抵抗領域と
を備え、
前記ゲート電極は、前記化合物半導体層のおもて面の上方に設けられたプレーナ型のゲート電極であり、
前記高抵抗領域は、前記化合物半導体層の一部である一対のベース領域の間に設けられ、
前記ドリフト領域は、前記一対のベース領域と前記高抵抗領域との間に残存しており、
前記高抵抗領域の幅は、前記一対のベース領域の幅よりも小さく、
前記化合物半導体層が窒化ガリウム層である場合に、前記高抵抗領域における高抵抗化元素は窒素であり、
前記化合物半導体層が炭化ケイ素層である場合に、前記高抵抗領域における高抵抗化元素はシリコンである
縦型ＭＯＳＦＥＴ。
【請求項３】
前記高抵抗領域の単位長さ当たりの抵抗値は、前記化合物半導体層の一部であるベース領域の単位長さ当たりの抵抗値よりも高い
請求項１または２に記載の縦型ＭＯＳＦＥＴ。
【請求項４】
前記高抵抗領域は、１Ｅ＋１６ｃｍ−３以上１Ｅ＋１９ｃｍ−３以下の濃度の高抵抗化元素を有する
請求項１から３のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項５】
前記高抵抗化元素は、前記ドリフト領域において多数キャリアを形成する不純物元素とは異なる
請求項４に記載の縦型ＭＯＳＦＥＴ。
【請求項６】
前記高抵抗化元素は、前記化合物半導体層の一部であるベース領域において多数キャリアを形成する不純物元素と同じ不純物元素である
請求項１を引用する請求項４または５に記載の縦型ＭＯＳＦＥＴ。
【手続補正書】
【提出日】平成29年8月8日(2017.8.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
化合物半導体層を有する縦型ＭＯＳＦＥＴであって、
ゲート電極と、
前記ゲート電極と前記化合物半導体層との間に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の少なくとも一部に直接接して設けられ、前記化合物半導体層の一部であるドリフト領域と、
少なくとも前記ドリフト領域に設けられ、前記ゲート絶縁膜の少なくとも一部の下に位置し、前記ドリフト領域よりも単位長さ当たりの抵抗値が高い高抵抗領域と
を備え、
前記ゲート電極は、前記化合物半導体層に設けられたトレンチ部に埋め込まれたトレンチ型のゲート電極であり、
前記高抵抗領域は、前記トレンチ部の底部に隣接し、
前記高抵抗領域は、前記ゲート絶縁膜の少なくとも一部の下において前記ゲート絶縁膜から離間しており、
前記高抵抗領域の幅は、前記トレンチ部の幅よりも広く、
高抵抗領域は、１０Ω・ｃｍ以上の単位長さ当たりの抵抗値を有し、
前記化合物半導体層は、窒化ガリウム層である
縦型ＭＯＳＦＥＴ。
【請求項２】
化合物半導体層を有する縦型ＭＯＳＦＥＴであって、
ゲート電極と、
前記ゲート電極と前記化合物半導体層との間に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の少なくとも一部に直接接して設けられ、前記化合物半導体層の一部であるドリフト領域と、
少なくとも前記ドリフト領域に設けられ、前記ゲート絶縁膜の少なくとも一部の下に位置し、前記ドリフト領域よりも単位長さ当たりの抵抗値が高い高抵抗領域と
を備え、
前記ゲート電極は、前記化合物半導体層のおもて面の上方に設けられたプレーナ型のゲート電極であり、
前記高抵抗領域は、前記化合物半導体層の一部である一対のベース領域の間に設けられ、
前記ドリフト領域は、前記一対のベース領域と前記高抵抗領域との間に残存しており、
前記高抵抗領域の幅は、前記一対のベース領域の幅よりも小さく、
前記化合物半導体層が窒化ガリウム層である場合に、前記高抵抗領域における高抵抗化元素は窒素であり、
前記化合物半導体層が炭化ケイ素層である場合に、前記高抵抗領域における高抵抗化元素はシリコンであり、
前記高抵抗領域は、前記ゲート絶縁膜の少なくとも一部の下において前記ゲート絶縁膜から離間している
縦型ＭＯＳＦＥＴ。
【請求項３】
前記高抵抗領域の単位長さ当たりの抵抗値は、前記化合物半導体層の一部であるベース領域の単位長さ当たりの抵抗値よりも高い
請求項１または２に記載の縦型ＭＯＳＦＥＴ。
【請求項４】
前記高抵抗領域は、１Ｅ＋１６ｃｍ−３以上１Ｅ＋１９ｃｍ−３以下の濃度の高抵抗化元素を有する
請求項１から３のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項５】
前記高抵抗化元素は、前記ドリフト領域において多数キャリアを形成する不純物元素とは異なる
請求項４に記載の縦型ＭＯＳＦＥＴ。
【請求項６】
前記高抵抗化元素は、前記化合物半導体層の一部であるベース領域において多数キャリアを形成する不純物元素と同じ不純物元素である
請求項１を引用する請求項４または５に記載の縦型ＭＯＳＦＥＴ。