(57)【要約】【課題】本発明の実施形態は、製造工程の簡略化が可能な半導体記憶装置を提供することを目的とする。【解決手段】実施形態に係る半導体記憶装置は、互いに交差する３方向を第１方向、第２方向、及び第３方向とした場合、前記第１方向及び前記第２方向に広がる半導体基板と、前記半導体基板上に配置され、前記第１方向に延びる第１配線、前記第３方向に延びる第２配線、前記第２方向に延びる第３配線、前記第１配線及び前記第２配線の交差部に設けられた第１層を含むメモリセル、並びに、前記第２配線及び前記第３配線間に設けられたチャネル層を含む選択トランジスタを有するメモリセルアレイとを備え、前記メモリセルの第１層と前記選択トランジスタのチャネル層は、同じ酸化物である第１材料を含むことを特徴とする。【選択図】図３
2018157006.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する３方向を第１方向、第２方向、及び第３方向とした場合、
前記第１方向及び前記第２方向に広がる半導体基板と、
前記半導体基板上に配置され、前記第１方向に延びる第１配線、前記第３方向に延びる第２配線、前記第２方向に延びる第３配線、前記第１配線及び前記第２配線の交差部に設けられた第１層を含むメモリセル、並びに、前記第２配線及び前記第３配線間に設けられたチャネル層を含む選択トランジスタを有するメモリセルアレイと
を備え、
前記メモリセルの第１層と前記選択トランジスタのチャネル層は、同じ酸化物である第１材料を含む
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１材料は、遷移金属酸化物である
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１材料は、酸化チタンである
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記メモリセルは、更に第２層を含み、
前記選択トランジスタは、更にゲート絶縁層を含み、
前記メモリセルの第２層と前記ゲート絶縁層は、同じ絶縁性の第２材料を含む
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記第２材料は、酸化アルミニウムである
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第２配線は、導電性の第３材料を含み、
前記選択トランジスタのソース電極及びドレイン電極の少なくとも一方は、前記第３材料と異なる電気陰性度を持つ導電性の第４材料を含む
ことを特徴とする請求項１〜５のいずれか１項記載の半導体記憶装置。
【請求項７】
前記第４材料は、前記第３材料よりも小さい電気陰性度を持つ
ことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記選択トランジスタのソース電極及びドレイン電極の少なくとも一方は、前記第３方向において前記第３配線と重複する位置に配置される
ことを特徴とする請求項１〜７のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルの微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。そしてこの抵抗変化型メモリによれば、３次元構造のメモリセルアレイを容易に構成することができる。そのため、３次元構造のフラッシュメモリと同様、大容量なファイルメモリを実現することができる。その一方、製造工程が複雑であっては、３次元構造のフラッシュメモリと比べて、得られるコストメリットが不明確になる点が問題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２３３８３１号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、製造工程の簡略化が可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、互いに交差する３方向を第１方向、第２方向、及び第３方向とした場合、前記第１方向及び前記第２方向に広がる半導体基板と、前記半導体基板上に配置され、前記第１方向に延びる第１配線、前記第３方向に延びる第２配線、前記第２方向に延びる第３配線、前記第１配線及び前記第２配線の交差部に設けられた第１層を含むメモリセル、並びに、前記第２配線及び前記第３配線間に設けられたチャネル層を含む選択トランジスタを有するメモリセルアレイとを備え、前記メモリセルの第１層と前記選択トランジスタのチャネル層は、同じ酸化物である第１材料を含むことを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体記憶装置の機能ブロックを示す図である。
【図２】同実施形態に係る半導体記憶装置のメモリセルアレイの回路図である。
【図３】同実施形態に係る半導体記憶装置のメモリセルアレイの斜視図である。
【図４】同実施形態に係る半導体記憶装置のメモリセルの動作原理を説明する図である。
【図５】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図６】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図７】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図８】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図９】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１０】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１１】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１２】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１３】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１４】第２の実施形態に係る半導体記憶装置のメモリセルアレイの概略的な構造を示す斜視図である。
【図１５】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１６】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【図１７】同実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。
［第１の実施形態］
先ず、第１の実施形態に係る半導体記憶装置の全体構成について説明する。
図１は、本実施形態に係る半導体記憶装置の機能ブロックを示す図である。
本実施形態の半導体記憶装置は、図１に示すように、メモリセルアレイ１、行デコーダ２、列デコーダ３、上位ブロック４、電源５、及び制御回路６を備える。
【０００８】
メモリセルアレイ１は、複数のワード線ＷＬ及び複数のビット線ＢＬ、並びに、これらワード線ＷＬ及びビット線ＢＬで選択される複数のメモリセルＭＣを有する。行デコーダ２は、アクセス動作時にワード線ＷＬを選択する。列デコーダ３は、アクセス動作時にビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。上位ブロック４は、メモリセルアレイ１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック４は、行デコーダ２、列デコーダ３に対して、行アドレス、列アドレスを与える。電源５は、データの書き込み／読み出しの際、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ２及び列デコーダ３に供給する。制御回路６は、外部からのコマンドに従い、上位ブロック４にアドレスを送付し、また、電源５の制御を行う。
【０００９】
次に、メモリセルアレイ１の概要について説明する。
図２は、本実施形態に係る半導体記憶装置のメモリセルアレイの回路図である。
メモリセルアレイ１は、図２に示すように、Ｘ方向に延びる複数のワード線ＷＬ、Ｚ方向に延びる複数のビット線ＢＬ、並びに、複数のワード線ＷＬ及び複数のビット線ＢＬの交差部に配置された複数のメモリセルＭＣを有する。また、メモリセルアレイ１は、複数のグローバルビット線ＧＢＬを有する。複数のビット線ＢＬのうち、Ｙ方向で配列されたビット線ＢＬは、選択トランジスタＳＴＲを介して１つのグローバルビット線ＧＢＬに共通に接続される。各選択トランジスタＳＴＲは、選択ゲート線ＳＧによって制御される。
【００１０】
次に、メモリセルアレイ１の構造について説明する。なお、以下では本実施形態のメモリセルアレイ１を他の実施形態のメモリセルアレイ１と区別するため、符号１００で示す。
【００１１】
図３は、本実施形態に係る半導体記憶装置のメモリセルアレイの斜視図である。なお図３では、配線間の層間絶縁膜等の一部構成が省略されている。
メモリセルアレイ１００は、図３に示すように、半導体基板ＳＳの主平面に対してビット線ＢＬが垂直に延びる所謂ＶＢＬ（Ｖｅｒｔｉｃａｌ  Ｂｉｔ  Ｌｉｎｅ）構造を持っている。つまり、複数のワード線ＷＬは、Ｙ方向及びＺ方向にマトリクス状に配列され、それぞれがＸ方向に延びる。複数のビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。そして、各メモリセルＭＣは、これら複数のワード線ＷＬ及び複数のビット線ＢＬの各交差部に配置される。つまり、複数のメモリセルＭＣは、Ｘ方向、Ｙ方向、及びＺ方向に３次元マトリクス状に配列される。ここで、ワード線ＷＬは、例えば窒化チタン（ＴｉＮ）やタングステン（Ｗ）で形成される。ビット線ＢＬは、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）で形成される。
【００１２】
半導体基板ＳＳと複数のビット線ＢＬとの間には、Ｘ方向に配列されＹ方向に延びる複数のグローバルビット線ＧＢＬが配置される。また、複数のビット線ＢＬの下端には、それぞれ選択トランジスタＳＴＲが配置される。Ｙ方向で隣接する選択トランジスタＳＴＲの各間には、Ｘ方向に延びる選択ゲート線ＳＧが配置されている。ここで、選択ゲート線ＳＧは、ワード線ＷＬと同様、例えば窒化チタン（ＴｉＮ）やタングステン（Ｗ）で形成される。図３の場合、１つの選択ゲート線ＳＧは、これをＹ方向で挟むＸ方向に配列された２行分の選択トランジスタＳＴＲを制御する。なお、図３における１つの選択ゲート線ＳＧをＹ方向で左右に分割し、それぞれ１行分の選択トランジスタＳＴＲを別個に制御しても良い。
【００１３】
次に、メモリセルＭＣについて説明する。
本実施形態のメモリセルＭＣは、図３に示すように、ビット線ＢＬ及びワード線ＷＬ間でＹ方向に積層されたスイッチング層ＳＷ及びトンネルバリア層ＴＢで構成される。このうちスイッチング層ＳＷは、例えば酸素欠損を含んだ遷移金属酸化物を材料として形成される。一方、トンネルバリア層ＴＢは、絶縁性の材料である金属酸化物で形成される。なお、ワード線ＷＬのハーフピッチを４２ｎｍとした場合、トンネルバリア層ＴＢ、スイッチング層ＳＷ、ビット線ＢＬは、例えば１〜３ｎｍ、８〜１０ｎｍ、１６〜２４ｎｍ程度の膜厚で形成される。
【００１４】
メモリセルＭＣの抵抗状態は、図４に示すように、空孔変調伝導性酸化膜抵抗（ＶＭＣＯ：Ｖａｃａｎｃｙ−Ｍｏｄｕｌａｔｅｄ  Ｃｏｎｄｕｃｔｉｖｅ  Ｏｘｉｄｅ）を利用したアクセス動作によって遷移する。ここでアクセス動作には、低抵抗状態のメモリセルＭＣを高抵抗状態に遷移させるセット動作と、高抵抗状態のメモリセルＭＣを低抵抗状態に遷移させるリセット動作がある。
【００１５】
トンネルバリア層ＴＢは、メモリセルＭＣの抵抗状態によらず概ね高抵抗である。一方、スイッチング層ＳＷは、内部にある酸素欠損の状態によって抵抗が変化する。例えば、図４中の上図の場合、スイッチング層ＳＷの酸素欠損がビット線ＢＬ側に偏っているため、スイッチング層ＳＷ内の電流が流れ難い状態である。その結果、メモリセルＭＣは、高抵抗状態となる。
【００１６】
ここで、高抵抗状態のメモリセルＭＣに対してセット動作を実行する。セット動作では、ワード線ＷＬ及びビット線ＢＬを介してメモリセルＭＣに所定のセット電圧を印加する。これによって、スイッチング層ＳＷの酸素欠損がトンネルバリア層ＴＢ側まで広がる。その結果、スイッチング層ＳＷに電流が流れ易くなり、メモリセルＭＣの抵抗が減少する。つまり、メモリセルＭＣは、図４中の下図に示すように、低抵抗状態に遷移する。
【００１７】
更に、低抵抗状態のメモリセルＭＣに対してリセット動作を実行する。リセット動作では、ワード線ＷＬ及びビット線ＢＬを介してメモリセルＭＣにセット電圧と異なる極性を持つ所定のリセット電圧を印加する。これによって、スイッチング層ＳＷの酸素欠損がビット線ＢＬ側に偏る。その結果、スイッチング層ＳＷに電流が流れ難くなり、メモリセルＭＣの抵抗が上昇する。つまり、メモリセルＭＣは、図４中の上図に示すように、再び高抵抗状態に戻る。
【００１８】
次に、選択トランジスタＳＴＲについて説明する。
本実施形態のメモリセルアレイ１００は、図３に示すように、ワード線ＷＬ及びグローバルビット線ＧＢＬ間に絶縁層ＢＩを有する。そして、選択トランジスタＳＴＲは、この絶縁層ＢＩ及びワード線ＷＬ間でＹ方向に積層されたチャネル層ＣＨ及びゲート絶縁層ＧＩで構成される。このうちチャネル層ＣＨは、選択ゲート線ＳＧの電位に応じて、チャネルを形成する。つまり、本実施形態の場合、メモリセルＭＣ及びグローバルビット線ＧＢＬ間を流れるセル電流Ｉｃは、図３中の矢印で示すように、絶縁層ＢＩを迂回してチャネル層ＣＨを流れることになる。
【００１９】
更に、本実施形態の場合、選択トランジスタＳＴＲの構造をメモリセルＭＣの構造と共通化している。つまり、図３に示すように、チャネル層ＣＨは、メモリセルＭＣのスイッチング層ＳＷと同じ材料で且つスイッチング層ＳＷと一体的に形成される。同様に、ゲート絶縁層ＧＩも、メモリセルＭＣのトンネルバリア層ＴＢと同じ材料で且つトンネルバリア層ＴＢと一体的に形成される。このように、メモリセルＭＣと選択トランジスタＳＴＲの構造を共通化することで、後述するように、メモリセルアレイ１００の製造工程を簡略化することができる。
【００２０】
なお、メモリセルＭＣと選択トランジスタＳＴＲ双方の要求仕様を具備するには、スイッチング層ＳＷ（チャネル層ＣＨ）及びトンネルバリア層ＴＢ（ゲート絶縁層ＧＩ）を適切な材料で形成する必要がある。例えば、スイッチング層ＳＷには遷移金属酸化物の１つである酸化チタン（ＴｉＯ２）が利用でき、トンネルバリア層ＴＢには金属酸化物の１つである酸化アルミニウム（Ａｌ２Ｏ３）が利用できる。
【００２１】
次に、メモリセルアレイ１００の製造工程について説明する。
図５〜１３は、本実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。これら図５〜１３は、メモリセルアレイ１００の一部のＹ−Ｚ方向で切断した概略的な断面図となる。
【００２２】
始めに、半導体基板ＳＳ上にグローバルビット線ＧＢＬを形成する。続いて、グローバルビット線ＧＢＬ上に層間絶縁層１０１を積層する。続いて、層間絶縁層１０１上に、選択ゲート線ＳＧとなる導電層１０２を積層する。続いて、導電層１０２上に層間絶縁層１０３を積層する。続いて、層間絶縁層１０３上にワード線ＷＬとなる導電層１０４及び層間絶縁層１０５を所望の数だけ交互に繰り返し積層する。ここで層間絶縁層１０１、１０３、及び１０５は、例えば酸化シリコン（ＳｉＯ２）を材料として形成する。導電層１０２及び１０４は、例えば窒化チタン（ＴｉＮ）やタングステン（Ｗ）を材料として形成する。ここまでの工程で、図５に示す層間絶縁層１０１、導電層１０２、層間絶縁層１０３、複数の導電層１０４、及び複数の層間絶縁層１０５を有する積層体１０６が形成される。
【００２３】
続いて、図６に示すように、異方性エッチングによって、積層体１０６に対して、最上層の層間絶縁層１０５の上面から層間絶縁層１０１の下面まで、Ｘ方向を延伸方向としＺ方向を深さ方向とする溝１０７を形成する。ここまでの工程で、導電層１０２は、Ｘ方向に延びる選択ゲート線ＳＧとなる。また、導電層１０４も、Ｘ方向に延びるワード線ＷＬとなる。
【００２４】
続いて、図７に示すように、溝１０７の側面に対して、トンネルバリア層ＴＢ及びゲート絶縁層ＧＩとなる絶縁層１０８を膜厚１〜３ｎｍ程度で成膜する。ここで絶縁層１０８は、例えば酸化アルミニウム（Ａｌ２Ｏ３）等の金属酸化物を材料として形成する。
【００２５】
続いて、図８に示すように、絶縁層１０８が成膜された溝１０７の側面に対して、チャネル層ＣＨ及びスイッチング層ＳＷとなる酸化物層１０９を膜厚８〜１０ｎｍ程度で成膜する。ここで酸化物層１０９は、例えば酸化チタン（ＴｉＯ２）等の遷移金属酸化物を材料として形成する。なお、絶縁層１０８及び酸化物層１０９の成膜には、例えば５００℃〜７００℃のアニール処理が用いられる。
【００２６】
続いて、図９に示すように、化学蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等によって、溝１０７に対して導電層１１０を埋め込む。ここで、導電層１１０は、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）を材料として形成する。
【００２７】
続いて、図１０に示すように、ウェットエッチング等によって、導電層１１０の上面がＺ方向において少なくとも導電層１０２の上面よりも低くなるまで、導電層１１０をエッチバックする。
【００２８】
ここで、導電層１１０の上部は、選択トランジスタＳＴＲのソース電極ＳＥとして機能する部分である。つまり、選択トランジスタＳＴＲのゲート電極（選択ゲート線ＳＧ）及びソース電極ＳＥ間のオフセットは、導電層１１０の上面の位置に依存する。そして、このオフセットの大きさによって選択トランジスタＳＴＲのオン電流及びオフリーク電流の大きさが決まる。例えば、図１０に示すように、導電層１１０の上部を、Ｚ方向において導電層１０２と重複するように配置した場合（図１０中のｈ１参照）、ゲート電極及びソース電極ＳＥ間のオフセットは小さくなるため相対的にオン電流及びオフリーク電流が大きくなる。一方、導電層１１０の上面を導電層１０２の下面よりも低くなるまでエッチバックし、導電層１１０の上部を、Ｚ方向において導電層１０２と重複しないように配置すれば、ゲート電極及びソース電極ＳＥ間のオフセットは大きくなるため相対的にオン電流及びオフリーク電流が小さくなる。つまり、導電層１１０のエッチバックの量を調整してやれば、選択トランジスタＳＴＲのオン電流及びオフリーク電流を調整することができる。
【００２９】
続いて、図１１に示すように、導電層１１０が埋め込まれた溝１０７に対して、絶縁層ＢＩとなる絶縁層１１１を埋め込む。ここで絶縁層１１１は、例えば酸化シリコン（ＳｉＯ２）を材料として形成する。
【００３０】
続いて、図１２に示すように、ウェットエッチング等によって、絶縁層１１１の上面がＺ方向において少なくとも最下層の導電層１０４の下面よりも低くなるまで、絶縁層１１１をエッチバックする。
【００３１】
続いて、図１３に示すように、絶縁層１１１が埋め込まれた溝１０７に対してビット線ＢＬとなる導電層１１２を埋め込む。
ここで、導電層１１２の下部は、導電層１１０の上部と同様、選択トランジスタＳＴＲのドレイン電極ＤＥとして機能する部分である。したがって、導電層１１０と同様、選択トランジスタＳＴＲのゲート電極（選択ゲート線ＳＧ）及びドレイン電極ＤＥ間のオフセットは、導電層１１２の下面の位置に依存する。換言すれば、図１２に示す先の工程において、絶縁層１１１のエッチバックの量を調整してやることで、選択トランジスタＳＴＲのオン電流及びオフリーク電流を調整することができる。
【００３２】
続いて、ウェットエッチング等によって、絶縁層１０８、酸化物層１０９、導電層１１０、絶縁層１１１、及び導電層１１２をＸ方向で分断する溝（図示せず）を形成する。ここまでの工程で、絶縁層１０８は、トンネルバリア層ＴＢ及びゲート絶縁層ＧＩとなる。酸化物層１０９は、スイッチング層ＳＷ及びチャネル層ＣＨとなる。絶縁層１１１は、絶縁層ＢＩとなる。また、導電層１１２は、ビット線ＢＬとなる。最後に、この溝に対して絶縁層を埋め込めば図３に示すメモリセルアレイ１００が形成される。
以上が、メモリセルアレイ１００の製造工程となる。
【００３３】
次に、本実施形態のメモリセルアレイ１００の効果について比較例を用いて説明する。ここで用いる比較例は、メモリセルアレイ１００とは、選択トランジスタの構造が異なる。具体的には、メモリセルアレイ１００の絶縁層ＢＩの位置にチャネル層が配置され、このチャネル層及び選択ゲート線間に酸化シリコン（ＳｉＯ２）からなるゲート絶縁層のみが配置されている。つまり、選択トランジスタのゲート絶縁層の上には、このゲート絶縁層とは異なる材料で且つ不連続にメモリセルのスイッチング層及びトンネルバリア層が積層された構造を持つ。
【００３４】
上記比較例のメモリセルアレイの製造工程では、始めに、半導体基板上にソース電極となる導電層、チャネル層、及びドレイン電極となる導電層を積層させた第１積層体を形成する。続いて、リソグラフィを用いて、第１積層体に対して第１溝を形成する。続いて、第１溝内に選択ゲート線を形成する。続いて、これらの上に層間絶縁層及びワード線となる導電層を複数交互に積層させた第２積層体を形成する。続いて、リソグラフィを用いて、第２積層体に対して、第１積層体の第１溝の間に位置に、第２溝を形成する。続いて、この第２溝の側面に対してトンネルバリア層、スイッチング層を順次成膜し、その後、第２溝にビット線となる導電層を埋め込む。
【００３５】
以上説明した比較例の製造工程によれば、メモリセルと選択トランジスタの構造が共通化されておらず、選択トランジスタとメモリセルを段階的に形成する必要があった。この場合、リソグラフィや成膜の回数が多くなる点が問題となる。
【００３６】
その点、本実施形態の場合、メモリセルＭＣのスイッチング層ＳＷ及び選択トランジスタＳＴＲのチャネル層ＣＨと、メモリセルＭＣのトンネルバリア層ＴＢ及び選択トランジスタＳＴＲのゲート絶縁層ＧＩとが、それぞれ同じ材料で形成され且つ一体的な構造を持つ。そのため、メモリセルアレイ１００の場合、比較例における上記２回のリソグラフィを１回にまとめて実行することができる。そして、これに伴って、成膜回数の削減と、選択トランジスタＳＴＲのソース／ドレイン領域形成用のドーピングプロセスの省略も可能となる。
つまり、本実施形態に係る半導体記憶装置によれば、製造工程の簡略化によって製造コストの大幅な削減を図ることができる。
【００３７】
［第２の実施形態］
ここでは、第２の実施形態について、主に第１の実施形態と異なる点について説明する。なお、以下では本実施形態のメモリセルアレイ１を他の実施形態のメモリセルアレイ１と区別するため、符号２００で示す。
【００３８】
先ず、メモリセルアレイ２００の構造について説明する。
図１４は、本実施形態に係る半導体記憶装置のメモリセルアレイの斜視図である。なお図１４では、配線間の層間絶縁膜等の一部構成が省略されている。
メモリセルアレイ２００は、メモリセルアレイ１００と異なり、絶縁層ＢＩの上下にビット線ＢＬの材料よりも小さい電気陰性度を持つ材料で形成された導電層が介層されている。これら導電層は、選択トランジスタＳＴＲのソース電極ＳＥ及びドレイン電極ＤＥとして機能する。
【００３９】
ここで、ビット線ＢＬは、ポリシリコンの他、例えば銀（Ａｇ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）など比較的電気陰性度が大きい導電性の材料で形成される。また、ソース電極ＳＥ及びドレイン電極ＤＥは、例えばアルミニウム（Ａｌ）、チタニウム（Ｔｉ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、タングステン（Ｗ）、鉄（Ｆｅ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）など比較的電気陰性度が小さい導電性の材料で形成される。
【００４０】
次に、メモリセルアレイ２００の製造工程について説明する。
図１５〜１７は、本実施形態に係る半導体記憶装置のメモリセルアレイの製造工程を説明する図である。これら図１５〜１７は、メモリセルアレイ２００の一部のＹ−Ｚ方向で切断した概略的な断面図となる。
【００４１】
始めに、メモリセルアレイ１００の製造工程と同様に、グローバルビット線ＧＢＬ上の積層体２０６（１０６に相当）の形成から酸化物層２０９（１０９に相当）の成膜までを実行する。
【００４２】
続いて、溝２０７（１０７に相当）に対してソース電極ＳＥとなる導電層２１０を成膜する。ここで、導電層２１０は、ビット線ＢＬの材料よりも小さい電気陰性度を持つ導電性の材料、例えばアルミニウム（Ａｌ）で形成する。続いて、図１５に示すように、ウェットエッチング等によって、導電層２１０の上面がＺ方向において少なくとも導電層２０２の上面よりも低くなるまで、導電層２１０をエッチバックする。
【００４３】
続いて、導電層２１０が埋め込まれた溝２０７に対して、メモリセルアレイ１００の製造工程と同様に、絶縁層２１１（１１１に相当）を埋め込む。
続いて、絶縁層２１１が埋め込まれた溝２０７に対して、ドレイン電極ＤＥとなる導電層２１３を埋め込む。ここで、導電層２１３は、ビット線ＢＬの材料よりも小さい電気陰性度を持つ導電層の材料、例えばアルミニウム（Ａｌ）で形成する。この導電層２１３の材料は導電層２１０と同じも良いし、異なっていても良い。続いて、図１６に示すように、ウェットエッチング等によって、少なくとも最下層の導電層２０４（１０４に相当）の下面よりも低くなるまで、導電層２１３をエッチバックする。
【００４４】
続いて、図１７に示すように、導電層２１３が埋め込まれた溝２０７に対して、ビット線ＢＬとなる導電層２１２（１１２に相当）を埋め込む。ここで、導電層２１２は、導電層２１０及び２１３の材料よりも大きな電気陰性度を持つ材料、例えば、銀（Ａｇ）で形成する。
【００４５】
最後に、メモリセルアレイ１００の製造工程と同様、絶縁層２０８、酸化物層２０９、導電層２１０、絶縁層１１１、導電層１１２、及び２１３をＸ方向で分断する溝（図示せず）を形成し、この溝に対して絶縁層を埋め込めば図１４に示すメモリセルアレイ２００が形成される。
以上が、メモリセルアレイ２００の製造工程である。
【００４６】
次に、本実施形態のメモリセルアレイ２００の効果について説明する。
ソース電極ＳＥ及びドレイン電極ＤＥに電気陰性度の小さい材料を用いることで、選択トランジスタＳＴＲのソース電極ＳＥ及びドレイン電極ＤＥとチャネル層ＣＨとはオーミック接合される。その結果、これらの接触抵抗は低減される。その一方、ビット線ＢＬに電気陰性度の大きい材料を用いられているため、ビット線ＢＬ及びスイッチング層ＳＷ間にはショットキー接合による整流性が確保される。
【００４７】
以上から、本実施形態に係る半導体記憶装置によれば、第１の実施形態と同様の効果を得られるばかりでなく、第１の実施形態と比べ、選択トランジスタＳＴＲ及びメモリセルＭＣの特性の向上を図ることができる。
【００４８】
［まとめ］
最後に、ここまでに説明した実施形態をまとめると以下の通りとなる。
【００４９】
（１）  実施形態に係る半導体記憶装置は、
互いに交差する３方向を第１方向、第２方向、及び第３方向とした場合、
前記第１方向及び前記第２方向に広がる半導体基板と、
前記半導体基板上に配置され、前記第１方向に延びる第１配線、前記第３方向に延びる第２配線、前記第２方向に延びる第３配線、前記第１配線及び前記第２配線の交差部に設けられた第１層を含むメモリセル、並びに、前記第２配線及び前記第３配線間に設けられたチャネル層を含む選択トランジスタを有するメモリセルアレイと
を備え、
前記メモリセルの第１層と前記選択トランジスタのチャネル層は、同じ酸化物である第１材料を含む
ことを特徴とする。
（２）  上記（１）記載の半導体記憶装置は、前記第１材料は、遷移金属酸化物であることを特徴とする。
（３）  上記（１）又は（２）記載の半導体記憶装置は、前記第１材料は、酸化チタンであることを特徴とする。
（４）  上記（１）〜（３）のいずれか１つに記載の半導体記憶装置は、前記メモリセルは、更に第２層を含み、
前記選択トランジスタは、更にゲート絶縁層を含み、
前記メモリセルの第２層と前記ゲート絶縁層は、同じ絶縁性の第２材料を含む
ことを特徴とする。
（５）  上記（４）記載の半導体記憶装置は、前記第２材料は、酸化アルミニウムであることを特徴とする。
（６）  上記（１）〜（５）のいずれか１つに記載の半導体記憶装置は、
前記第２配線は、導電性の第３材料を含み、
前記選択トランジスタのソース電極及びドレイン電極の少なくとも一方は、前記第３材料と異なる電気陰性度を持つ導電性の第４材料を含む
ことを特徴とする。
（７）  上記（６）記載の半導体記憶装置は、前記第４材料は、前記第３材料よりも小さい電気陰性度を持つことを特徴とする。
（８）  上記（１）〜（７）のいずれか１つに記載の半導体記憶装置は、前記選択トランジスタのソース電極及びドレイン電極の少なくとも一方は、前記第３方向において前記第３配線と重複する位置に配置されることを特徴とする。
【００５０】
（９）  実施形態に係る半導体記憶装置は、
半導体基板と、
前記半導体基板上に配置され、互いに交差する第１配線及び第２配線、第３配線、前記第１配線及び前記第２配線の交差部に設けられた第１層を含むメモリセル、並びに、前記第２配線及び前記第３配線間に設けられたチャネル層を含む選択トランジスタを有するメモリセルアレイと
を備え、
前記メモリセルの第１層と前記選択トランジスタのチャネル層は、同じ酸化物である第１材料を含む
ことを特徴とする。
（１０）  上記（９）記載の半導体記憶装置は、前記第１材料は、遷移金属酸化物であることを特徴とする。
（１１）  上記（９）又は（１０）記載の半導体記憶装置は、前記第１材料は、酸化チタンであることを特徴とする。
（１２）  上記（９）〜（１１）のいずれか１つに記載の半導体記憶装置は、
前記メモリセルは、更に第２層を含み、
前記選択トランジスタは、更にゲート絶縁層を含み、
前記メモリセルの第２層と前記ゲート絶縁層は、同じ絶縁性の第２材料を含む
ことを特徴とする。
（１３）  上記（１２）記載の半導体記憶装置は、前記第２材料は、酸化アルミニウムであることを特徴とする。
（１４）  上記（９）〜（１３）のいずれか１つに記載の半導体記憶装置は、
前記第２配線は、導電性の第３材料を含み、
前記選択トランジスタのソース電極及びドレイン電極の少なくとも一方は、前記第３材料と異なる電気陰性度を持つ導電性の第４材料を含む
ことを特徴とする。
（１５）  上記１４記載の半導体記憶装置は、前記第４材料は、前記第３材料よりも小さい電気陰性度を持つことを特徴とする。
【００５１】
（１６）  実施形態に係る半導体記憶装置の製造方法は、
互いに交差する３方向を第１方向、第２方向、及び第３方向とした場合、
前記第３方向に積層された第１導電層及び第２導電層を有する積層体に対して、前記第１方向を延伸方向とし前記第３方向を深さ方向とする第１溝を形成し、
前記第１溝の側面に対して第１絶縁層を成膜し、
前記第１絶縁層が成膜された前記第１溝の側面に対して第１酸化物層を成膜し、
前記第１溝に対して第３導電層を埋め込み、
前記第３導電層が埋め込まれた前記第１溝内であって前記第３方向の前記第１導電層と重複する位置に対して第２絶縁層を埋め込み、
前記第２絶縁層が埋め込まれた前記第１溝に対して第４導電層を埋め込む
ことを特徴とする。
（１７）  上記（１６）記載の半導体記憶装置の製造方法は、前記第１酸化物層の成膜の際、遷移金属酸化物を材料として前記第１酸化物層を成膜することを特徴とする。
（１８）  上記（１６）又は（１７）記載の半導体記憶装置の製造方法は、前記第１酸化物層の成膜の際、酸化チタンを材料として前記第１酸化物層を成膜することを特徴とする。
（１９）  上記（１６）〜（１８）のいずれか１つに記載の半導体記憶装置の製造方法は、前記第１絶縁層の成膜の際、酸化アルミニウムを材料として前記第１絶縁層を成膜することを特徴とする。
（２０）  上記（１６）〜（１９）のいずれか１つに記載の半導体記憶装置の製造方法は、
前記第２絶縁層の埋め込み後で前記第４導電層の埋め込み前、前記第２絶縁層が埋め込まれた前記第１溝に対して、第５導電層を埋め込み、
前記第３導電層及び前記第５導電層の少なくとも一方は、前記第４導電層の材料と異なる電気陰性度を持つ材料で形成される
ことを特徴とする。
（２１）  上記（２０）記載の半導体記憶装置の製造方法は、前記第３導電層及び前記第５導電層の少なくとも一方は、前記第４導電層の材料よりも小さい電気陰性度を持つ材料で形成されることを特徴とする。
（２２）  上記（２０）又は（２１）記載の半導体記憶装置の製造方法は、前記第３導電層及び前記第５導電層の少なくとも一方は、前記第３方向において前記第１導電層と重複する位置に埋め込まれることを特徴とする。
【００５２】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１、１００、２００・・・メモリセルアレイ、２・・・行デコーダ、３・・・列デコーダ、４・・・上位ブロック、５・・・電源、６・・・制御回路、１０１、１０３、１０５・・・層間絶縁層、１０２、１０４、１１０、１１２、２０２、２０４、２１０、２１２、２１３・・・導電層、１０６、２０６・・・積層体、１０７、２０７・・・溝、１０８、１１１、２０８、２１１、ＢＩ・・・絶縁層、１０９、２０９・・・酸化物層、ＢＬ・・・ビット線、ＣＨ・・・チャネル層、ＤＥ・・・ドレイン電極、ＧＢＬ・・・グローバルビット線、ＧＩ・・・ゲート絶縁層、Ｉｃ・・・セル電流、ＭＣ・・・メモリセル、ＳＥ・・・ソース電極、ＳＧ・・・選択ゲート線、ＳＳ・・・半導体基板、ＳＴＲ・・・選択トランジスタ、ＳＷ・・・スイッチング層、ＴＢ・・・トンネルバリア層、ＷＬ・・・ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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