(57)【要約】【課題】積層体の階段状の部分にコンタクトを形成し易く、信頼性が向上した半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、基板と、積層体と、第１絶縁膜と、第１膜と、を備える。前記積層体は、前記基板上に設けられる。前記積層体は、前記基板の上面に沿った第１方向に延びて互いに離れて積層された複数の電極膜を有する。前記積層体の端部の形状が前記電極膜毎にテラスが形成された階段状である。前記第１絶縁膜は、前記積層体の端部上に設けられる。前記第１膜は、前記第１絶縁膜上に設けられ、前記第１方向に対して傾斜した方向に延びる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、前記基板の上面に沿った第１方向に延びて互いに離れて積層された複数の電極膜を有し、端部の形状が前記電極膜毎にテラスが形成された階段状である積層体と、
前記積層体の端部上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられ、前記第１方向に対して傾斜した方向に延びる第１膜と、
を備えた半導体記憶装置。
【請求項２】
前記電極膜のテラス上に位置し、前記第１絶縁膜及び前記第１膜内を前記複数の電極膜の積層方向に延びるコンタクトと、
前記コンタクトの周囲に設けられた第２絶縁膜と、
をさらに備え、
前記第１膜は、導電性を有する請求項１記載の半導体記憶装置。
【請求項３】
前記第１膜は、前記複数の電極膜が形成される材料と同じ材料を含む請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１膜は、タングステン、モリブデン及びポリシリコンの少なくともいずれかを含む請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第１膜は、導電性を有し、
前記第１膜は、前記複数の電極膜の積層方向から見て、最上層の電極膜のテラスと重なる第１部分と、前記第１部分と離隔し、最上層の電極膜以外の電極膜のテラスと重なる第２部分と、を有する請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記第１絶縁膜は、前記第１方向において、前記第１膜の前記第１部分及び前記第２部分間に位置する請求項５記載の半導体記憶装置。
【請求項７】
前記電極膜のテラス上に位置し、前記第１絶縁膜及び前記第１膜内を前記複数の電極膜の積層方向に延びるコンタクトをさらに備え、
前記第１膜は、絶縁性を有する請求項１記載の半導体記憶装置。
【請求項８】
前記第１膜は、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物及びチタン酸化物の少なくともいずれかを含む請求項７記載の半導体記憶装置。
【請求項９】
前記第１膜は、絶縁性を有し、
前記第１膜は、前記複数の電極膜の積層方向から見て、最上層の電極膜のテラスと重なる第１部分と、前記第１部分と離隔し、最上層の電極膜以外の電極膜のテラスと重なる第２部分と、を有する請求項７または８に記載の半導体記憶装置。
【請求項１０】
前記第１膜は、絶縁性を有し、
前記第１膜は、前記複数の電極膜の積層方向から見て、最上層の電極膜のテラスと重なっておらず、
前記コンタクトは、前記最上層の電極膜のテラス上には位置していない請求項７または８に記載の半導体記憶装置。
【請求項１１】
前記複数の電極膜は、ポリシリコンを含む請求項１〜１０のいずれか１つに記載の半導体記憶装置。
【請求項１２】
前記第１膜の材料は、前記第１絶縁膜の材料と異なる請求項１〜１１のいずれか１つに記載の半導体記憶装置。
【請求項１３】
前記積層体内に設けられ、それぞれが前記第１方向に前記積層体の端部まで延び、前記第１方向に交差する第２方向に配置される複数の配線部をさらに備え、
前記第１絶縁膜及び前記第１膜は、前記配線部間に位置する請求項１〜１２のいずれか１つに記載の半導体記憶装置。
【請求項１４】
基板と、
前記基板上に設けられ、前記基板の上面に沿った第１方向に延びて互いに離れて積層された複数の電極膜を有し、端部の形状が前記電極膜毎にテラスが形成された階段状である積層体と、
前記積層体の端部上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられ、前記第１絶縁膜と異なる材料を含み、前記複数の電極膜の積層方向から見て前記複数の電極膜の内の一部と重ならない第２絶縁膜と、
を備えた半導体記憶装置。
【請求項１５】
前記複数の電極膜は、前記積層体の上層側から下層側まで複数の組に分けられ、
前記第２絶縁膜は、前記積層方向から見て、前記積層体の下層側に位置する電極膜と重ならない請求項１４記載の半導体記憶装置。
【請求項１６】
前記複数の電極膜は、前記積層体の上層側から下層側まで３つの組に分けられ、
前記第２絶縁膜は、前記積層方向から見て、前記積層体の上層側に位置する電極膜と、前記積層体の上層側に位置する電極膜、及び、前記積層体の下層側に位置する電極膜の間の電極膜と重なる請求項１４または１５に記載の半導体記憶装置。
【請求項１７】
基板上に、前記基板の上面に沿った第１方向に延びる第１絶縁膜及び第１膜を交互に積層して積層体を形成する工程と、
前記積層体上に前記第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第２膜を形成する工程と、
前記積層体、前記第２絶縁膜及び前記第２膜をエッチングして、前記積層体の端部を階段状にする工程と、
前記積層体の端部上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第３膜を形成する工程と、
前記積層体、前記第２絶縁膜、前記第２膜、前記第３絶縁膜及び前記第３膜を貫通するように、前記第１方向、及び、前記積層体の積層方向に延びるスリットを形成する工程と、
前記スリットを介して、前記第１膜、前記第２膜及び前記第３膜を除去し、除去によって形成された空洞内に第１導電膜、第２導電膜及び第３導電膜をそれぞれ形成する工程と、
前記積層体の端部における前記第１導電膜のテラス上に、前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜、前記第２導電膜及び前記第３導電膜を貫通する貫通孔を形成する工程と、
前記貫通孔の内壁面上に第４絶縁膜を形成する工程と、
前記貫通孔内の前記第４絶縁膜上に第４導電膜を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項１８】
前記貫通孔を形成する工程は、前記第２導電膜及び前記第３導電膜を貫通する工程と、前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜を貫通する工程と、を含む請求項１７記載の半導体記憶装置の製造方法。
【請求項１９】
基板上に、前記基板の上面に沿った第１方向に延びる第１絶縁膜及び第１膜を交互に積層して積層体を形成する工程と、
前記積層体上に前記第２絶縁膜を形成する工程と、
前記積層体及び前記第２絶縁膜をエッチングして、前記積層体の端部を階段状にする工程と、
前記積層体の端部上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に、前記第３絶縁膜と異なる材料を含む第４絶縁膜を形成する工程と、
前記積層体の積層方向から見て、前記積層体の端部と重ならない部分を有するように前記第４絶縁膜の一部を除去する工程と、
前記積層体、前記第２絶縁膜、前記第３絶縁膜及び前記第４絶縁膜を貫通するように、前記第１方向、及び、前記積層方向に延びるスリットを形成する工程と、
前記スリットを介して、前記第１膜を除去し、除去によって形成された空洞内に第１導電膜を形成する工程と、
前記積層体の端部における前記第１導電膜のテラス上に、前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜及び前記第４絶縁膜を貫通する貫通孔を形成する工程と、
前記貫通孔内に第２導電膜を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項２０】
前記貫通孔を形成する工程は、前記第４絶縁膜を貫通する工程と、前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜を貫通する工程と、を含む請求項１９記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
３次元構造の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、周辺回路と、を集積化した構造を有する。メモリセルアレイには、電極膜を複数積層した積層体が設けられ、積層体にメモリホールが形成される。積層体の端部は、階段状に加工され、コンタクトを介して各電極膜が積層体の外へと引き出される。このような階段状の端部では、電極膜の積層数の増加に伴ってコンタクトを形成し難くなるという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９２６４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、積層体の階段状の部分にコンタクトを形成し易く、信頼性が向上した半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、基板と、積層体と、第１絶縁膜と、第１膜と、を備える。前記積層体は、前記基板上に設けられる。前記積層体は、前記基板の上面に沿った第１方向に延びて互いに離れて積層された複数の電極膜を有する。前記積層体の端部の形状が前記電極膜毎にテラスが形成された階段状である。前記第１絶縁膜は、前記積層体の端部上に設けられる。前記第１膜は、前記第１絶縁膜上に設けられ、前記第１方向に対して傾斜した方向に延びる。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を示す断面図である。
【図２】第１実施形態に係る半導体記憶装置を示す上面図である。
【図３】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図７】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図９】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１１】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１３】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１４】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１５】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１６】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１７】第１実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１８】第２実施形態に係る半導体記憶装置を示す断面図である。
【図１９】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２０】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２１】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２２】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２３】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２４】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２５】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２６】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２７】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２８】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図２９】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３０】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３１】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３２】第２実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３３】第３実施形態に係る半導体記憶装置を示す断面図である。
【図３４】第３実施形態に係る半導体記憶装置を示す上面図である。
【図３５】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３６】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３７】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３８】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図３９】第３実施形態に係る半導体記憶装置の製造方法を示す上面図である。
【図４０】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４１】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４２】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４３】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４４】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４５】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４６】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４７】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４８】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４９】第３実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５０】第４実施形態に係る半導体記憶装置を示す断面図である。
【図５１】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５２】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５３】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５４】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５５】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５６】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５７】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５８】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５９】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６０】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６１】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６２】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６３】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６４】第４実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６５】第５実施形態に係る半導体記憶装置を示す断面図である。
【図６６】図６６（ａ）及び図６６（ｂ）は、第５実施形態に係る半導体記憶装置の一部を示す上面図である。
【図６７】第５実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６８】第５実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６９】第５実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図７０】第５実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図７１】第５実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図７２】第５実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、半導体記憶装置１を示す断面図である。図２は、半導体記憶装置１の上面図であって、図１に示された領域の上面を示している。
図１に示すように、半導体記憶装置１には、基板１０が設けられている。基板１０は、半導体基板であって、単結晶シリコン等のシリコン（Ｓｉ）を含む。
【０００９】
なお、本明細書において、基板１０の上面１０ａに対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【００１０】
半導体記憶装置１には、積層体１５と、複数の柱状部ＣＬと、が設けられている。積層体１５は、ソース側選択ゲートＳＧＳと、ドレイン側選択ゲートＳＧＤと、複数のワード線ＷＬと、複数の絶縁膜４１と、を有する。積層体１５の積層方向がＺ方向に相当する。
【００１１】
例えば、ソース側選択ゲートＳＧＳは、絶縁膜４１を介して基板１０上に設けられており、ドレイン側選択ゲートＳＧＤは、積層体１５の最上層に設けられている。複数のワード線ＷＬは、ソース側選択ゲートＳＧＳ及びドレイン側選択ゲートＳＧＤの間に設けられている。ソース側選択ゲートＳＧＳ、複数のワード線ＷＬ、及びドレイン側選択ゲートＳＧＤは、電極膜４０である。電極膜４０は、導電材料を含む。電極膜４０は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属を含む。電極膜４０は、例えば、ポリシリコンを含む。
【００１２】
絶縁膜４１は、電極膜４０の間に設けられている。絶縁膜４１は、例えば、シリコン酸化物（ＳｉＯ）を含む。積層体１５上には、絶縁膜４２、絶縁膜４３及び絶縁膜４４がＺ方向に順に設けられている。絶縁膜４２、絶縁膜４３及び絶縁膜４４は、例えば、シリコン酸化物を含む。
【００１３】
柱状部ＣＬは、積層体１５内に複数設けられている。柱状部ＣＬは、積層体１５及び絶縁膜４２内をＺ方向に延びている。柱状部ＣＬは、コア部２５と、チャネル２０と、メモリ膜２４と、を有する。
【００１４】
コア部２５は、例えば、シリコン酸化物を含む。コア部２５の形状は、例えば、円柱状である。コア部２５の上端には、シリコン等によって形成されたコンタクトプラグ２６が設けられている。コンタクトプラグ２６は、周囲をチャネル２０によって囲まれており、その上端はコンタクト３０に接続されている。
【００１５】
チャネル２０は、コア部２５の周囲に設けられている。チャネル２０は、半導体部であって、例えば、シリコンを含む。チャネル２０は、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。チャネル２０の形状は、例えば、底を有する筒状である。
【００１６】
メモリ膜２４は、チャネル２０の周囲に設けられている。メモリ膜２４は、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を有する。
トンネル絶縁膜２１は、チャネル２０の周囲に設けられている。トンネル絶縁膜２１は、例えば、シリコン酸化物を含む。
電荷蓄積膜２２は、トンネル絶縁膜２１の周囲に設けられている。電荷蓄積膜２２は、例えば、シリコン窒化物（ＳｉＮ）を含む。チャネル２０とワード線ＷＬとの交差部分に、電荷蓄積膜２２を含むメモリセルが形成される。多数のメモリセルが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されており、各メモリセルにデータを記憶することができる。
ブロック絶縁膜２３は、電荷蓄積膜２２の周囲に設けられている。例えば、ブロック絶縁膜２３は、シリコン酸化物を含むシリコン酸化膜、アルミニウム酸化物（ＡｌＯ）を含むアルミニウム酸化膜、または、これらの積層膜である。
【００１７】
柱状部ＣＬの上方には、Ｙ方向に延びる複数のビット線ＢＬが設けられている。柱状部ＣＬの上端は、コンタクト３０を介して、ビット線ＢＬの１つに接続されている。コンタクト３０は、絶縁膜４３及び絶縁膜４４内を延びており、金属等の導電材料を含む。
【００１８】
図２に示すように、半導体記憶装置１には複数のスリットＳＴが設けられている。スリットＳＴは、積層体１５、絶縁膜４２及び絶縁膜４３内をＺ方向に延びている。また、スリットＳＴは、積層体１５の中央から端部１５ｔに向かってＸ方向に延びている。図１及び図２に示すように、積層体１５の端部１５ｔの形状は、電極膜４０にテラスＴが形成された階段状である。ここで、階段状の構造とは、水平面（テラス）及び垂直面（ステップ）が交互に配置された構造をいう。
【００１９】
スリットＳＴは、積層体１５を、Ｙ方向に複数に分離する。スリットＳＴによって分離された領域は、“ブロック”とよばれる。各ブロックには、柱状部ＣＬが位置し、各ブロックから１つずつ選ばれた柱状部ＣＬのチャネル２０は、１つのビット線ＢＬに電気的に接続される。また、スリットＳＴが積層体１５を分離することで、階段状の端部１５ｔがＹ方向に沿って複数配置される。
【００２０】
スリットＳＴ内には配線部１８が設けられている。配線部１８は、Ｚ方向及びＸ方向に沿って延びる。配線部１８は、金属等の導電材料を含む。配線部１８の下端は、基板１０に接する。配線部１８の上端は、コンタクトを介してＹ方向に延びるソース線（図示せず）に接続される。つまり、配線部１８は、ソース線の一部を構成する。
また、スリットＳＴ内において、配線部１８の側面上には、絶縁性の側壁（図示せず）が設けられ、配線部１８と、積層体１５の電極膜４０とを電気的に絶縁している。
【００２１】
半導体記憶装置１には、導電膜５０、絶縁膜５５、導電膜５１、及び、複数のコンタクト６０が設けられている。導電膜５０、導電膜５１、絶縁膜５５及びコンタクト６０は、積層体１５の端部１５ｔ上に設けられている。
【００２２】
導電膜５０は、積層体１５の端部１５ｔにおいて、絶縁膜４２上に設けられている。図２の破線で示すように、導電膜５０は、スリットＳＴ間に位置する。また、Ｚ方向から見て、導電膜５０の少なくとも一部は、コンタクト６０に重なる。図２に示す例では、Ｚ方向から見て、導電膜５０の形状は、矩形状であるが、これに限定される訳ではない。導電膜５０は、電極膜４０が形成される導電材料と同じ導電材料を含み、例えば、タングステン、モリブデン等の金属を含む。導電膜５０は、例えば、ポリシリコンを含む。
【００２３】
絶縁膜５５は、一部が導電膜５０上に位置するように積層体１５の端部１５ｔを覆う。図２に示すように、絶縁膜５５は、スリットＳＴ間に位置する。絶縁膜５５は、例えば、シリコン酸化物を含む。
【００２４】
導電膜５１は、絶縁膜５５の一部上に設けられている。つまり、導電膜５１は、導電膜５０上に位置する絶縁膜５５上には設けられていない。これにより、図２の破線で示すように、Ｚ方向から見て、導電膜５１は導電膜５０に重ならない。また、導電膜５１は、スリットＳＴ間に位置する。Ｚ方向から見て、導電膜５１の少なくとも一部は、コンタクト６０に重なる。
図２に示す例では、Ｚ方向から見て、導電膜５１の形状は、矩形状であるが、これに限定される訳ではない。導電膜５１は、電極膜４０及び導電膜５０が形成される導電材料と同じ導電材料を含み、例えば、タングステン、モリブデン等の金属を含む。導電膜５１は、例えば、ポリシリコンを含む。
なお、本明細書において、導電膜５０及び導電膜５１を導電部と呼ぶ場合がある。
【００２５】
絶縁膜５５及び導電膜５１上には、絶縁膜４５が設けられている。絶縁膜４５は、例えば、シリコン酸化物を含む。絶縁膜４５は、例えば、ＴＥＯＳ(tetraethoxysilane)を含む。
【００２６】
コンタクト６０は、積層体１５の端部１５ｔにおいて、電極膜４０のテラスＴ上に位置してＺ方向に延びている。最上層の電極膜４０（ドレイン側選択ゲートＳＧＤ）のテラスＴ上に位置するコンタクト６０は、絶縁膜４５、絶縁膜５５、導電膜５０及び絶縁膜４２を貫通している。最上層の電極膜４０を除く電極膜４０（ソース側選択ゲートＳＧＳ及びワード線ＷＬ）のテラスＴ上に位置するコンタクト６０は、絶縁膜４５、導電膜５１、絶縁膜５５及び絶縁膜４１を貫通している。
【００２７】
コンタクト６０において、その下端は電極膜４０に接続され、その上端は、Ｘ方向に延びる上層配線（図示せず）に接続される。各電極膜４０は引き出されて、コンタクト６０及び上層配線を介して周辺回路に接続される。コンタクト６０は、例えば、タングステン等の導電材料を含む。コンタクト６０の形状は、例えば、円柱状や多角柱状である。なお、コンタクト６０の数、及び、テラスＴに対するコンタクト６０の位置は、任意である。
【００２８】
コンタクト６０周囲には、絶縁性のスペーサ６１が設けられている。スペーサ６１は、例えば、シリコン酸化物を含む。スペーサ６１は、絶縁部であって、コンタクト６０と、導電部とを電気的に絶縁している。
【００２９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図３〜図１７は、半導体記憶装置１の製造方法を示す断面図である。
図３〜図１７は、図１において、積層体１５の端部１５ｔに相当する領域を示している。
先ず、図３に示すように、シリコンを含む基板１０上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、絶縁膜４１及び犠牲膜７０をＺ方向に沿って交互に積層させて、積層体１５ａを形成する。犠牲膜７０は、絶縁膜４１との間でエッチング選択比がとれる材料により形成し、例えば、シリコン窒化物により形成する。
【００３０】
続いて、例えばＣＶＤ法により、積層体１５ａ上に絶縁膜４２を形成する。その後、マスク等を用いて、積層体１５ａの端部１５ｔであって、絶縁膜４２上に選択的に犠牲膜７１を形成する。犠牲膜７１は、例えば、シリコン窒化物により形成する。なお、積層体１５ａの端部１５ｔを除いた領域には、メモリホールを形成した後、メモリホール内にメモリ膜２４、チャネル２０及びコア部２５を順に形成する。これにより、柱状部ＣＬが形成される。
【００３１】
次に、図４に示すように、例えば、レジスト膜をマスクとしたＲＩＥ（Reactive Ion Etching）等の異方性エッチング処理と、レジスト膜の体積を減少させるアッシング等のスリミング処理とを、交互に繰り返すことで、積層体１５ａの端部１５ｔを階段状に加工する。このような階段状の端部１５ｔは、積層体１５ａのエッチング量を制御するために積層体１５ａ上のレジスト膜をエッチングした後、積層体１５ａを下方向にエッチングする工程を繰り返すことで形成される。これにより、階段状の端部１５ｔ上には、一部が除去された絶縁膜４２及び犠牲膜７１が順に形成される。
【００３２】
次に、図５に示すように、例えばＣＶＤ法により、積層体１５ａの端部１５ｔを覆うように絶縁膜５５を形成する。絶縁膜５５の一部は、犠牲膜７１上に形成される。
次に、図６に示すように、絶縁膜５５上に犠牲膜７２を形成する。犠牲膜７２は、例えば、シリコン窒化物により形成される。
【００３３】
次に、図７に示すように、例えばＣＶＤ法により、犠牲膜７２上に絶縁膜７３を形成する。絶縁膜７３は、例えば、ＴＥＯＳにより形成される。
次に、図８に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、絶縁膜７３の一部を除去して平坦化する。この平坦化処理により、犠牲膜７１の上に位置する犠牲膜７２の上面７２ａは、絶縁膜７３の上面７３ａと概ね同一平面上に位置する。
【００３４】
次に、図９に示すように、エッチング処理により、絶縁膜７３をエッチバックする。これにより、犠牲膜７１上の絶縁膜５５の上面５５ａは、絶縁膜７３の上面７３ａと概ね同一平面上に位置する。
【００３５】
次に、図１０に示すように、ＲＩＥ等のエッチング処理により、犠牲膜７２の一部を除去する。これにより、犠牲膜７２の上面７２ａは、絶縁膜５５の上面５５ａ、及び、絶縁膜７３の上面７３ａと概ね同一平面上に位置する。
次に、図１１に示すように、例えばＣＶＤ法により、絶縁膜５５、犠牲膜７２及び絶縁膜７３上に絶縁膜７４を形成する。絶縁膜７４は、例えば、ＴＥＯＳにより形成される。これにより、絶縁膜７３及び絶縁膜７４を有する絶縁膜４５が形成される。
【００３６】
次に、図１２に示すように、ＲＩＥ等のエッチング処理により、積層体１５ａにＸ方向及びＺ方向に延びる複数のスリットＳＴ（図２参照）を形成する。スリットＳＴによって、積層体１５ａは、Ｘ方向に延びる複数の積層体に分断される。また、スリットＳＴによって、絶縁膜４５、５５はそれぞれ分断されると共に、犠牲膜７１、７２はそれぞれ分断される。
【００３７】
続いて、スリットＳＴを介してウェットエッチングを施すことにより、犠牲膜７０、７１、７２を除去する。犠牲膜７０、７１、７２をシリコン窒化物により形成した場合には、ウェットエッチングのエッチャントには燐酸を使用し、熱燐酸によってエッチング処理を行う。スリットＳＴを介して犠牲膜７０、７１、７２を除去することで、空洞７５ａ、７５ｂ、７５ｃが形成される。その後、スリットＳＴを介してタングステン等の金属を堆積させて空洞７５ａ、７５ｂ、７５ｃ内を埋め込む。
【００３８】
空洞７５ａ、７５ｂ、７５ｃ内をそれぞれ埋め込むことで、電極膜４０、導電膜５０及び導電膜５１がそれぞれ形成される。犠牲膜７０が電極膜４０に置換され、スリットＳＴ間に積層体１５が形成される。積層体１５の端部１５ｔおいて、電極膜４０にテラスＴが形成される。その後、スリットＳＴ内に配線部１８を形成する。
【００３９】
次に、図１３に示すように、例えばＣＶＤ法により、絶縁膜４５上に絶縁膜７６を形成する。絶縁膜７６は、例えば、アモルファスカーボンにより形成される。
続いて、例えばＲＩＥ等のエッチング処理により、絶縁膜４５、５５、７６内にコンタクトホールＣＨを形成する。積層体１５の最上層に形成するコンタクトホールＣＨは、絶縁膜７６、４５、５５を貫通し導電膜５０に達する。積層体１５の最上層以外に形成するコンタクトホールＣＨは、絶縁膜７６、４５を貫通し導電膜５１に達する。
【００４０】
絶縁膜４５上に絶縁膜７６を厚く形成すると共に、絶縁膜４５（例えば、ＴＥＯＳ膜）と、導電膜５０、５１（例えば、タングステン等の金属膜）との間のエッチング選択比によって、導電膜５０、５１を貫通せずにエッチングを止めることができる。つまり、導電膜５０、５１は、エッチングを止める膜として機能する。
【００４１】
次に、図１４に示すように、例えばＲＩＥ等のエッチング処理により、コンタクトホールＣＨの直下に位置する導電膜５０、５１を除去する。これにより、積層体１５の最上層に形成するコンタクトホールＣＨは、導電膜５０を貫通し絶縁膜４２に達する。積層体１５の最上層以外に形成するコンタクトホールＣＨは、導電膜５１を貫通し絶縁膜５５に達する。絶縁膜４２、５５を貫通しないように、導電膜５０、５１と、絶縁膜４２、５５との間のエッチング条件が設定される。なお、導電膜５０、５１の除去と共に、絶縁膜７６の一部が除去される。
【００４２】
次に、図１５に示すように、例えばＲＩＥ等のエッチング処理により、コンタクトホールＣＨの直下に位置する絶縁膜５５、４１、４２を除去する。これにより、積層体１５の最上層に形成するコンタクトホールＣＨは、絶縁膜４２を貫通し電極膜４０（ドレイン側選択ゲートＳＧＤ）に達する。積層体１５の最上層以外に形成するコンタクトホールＣＨは、絶縁膜５５、４１を貫通し電極膜４０（ソース側選択ゲートＳＧＳ及びワード線ＷＬ）に達する。電極膜４０を貫通しないように、絶縁膜４１、４２、５５と、電極膜４０との間のエッチング条件が設定される。なお、絶縁膜４２、４１の除去と共に、絶縁膜７６の一部が除去される。
【００４３】
次に、図１６に示すように、例えばＡＬＤ（Atomic Layer Deposition）法により、絶縁膜７７を全面に形成する。絶縁膜７７は、例えば、シリコン酸化物により形成する。絶縁膜７７は、カバレッジの良い成膜条件によって形成され、絶縁膜４５上と、コンタクトホールＣＨの内壁面上及び底面上に形成される。
【００４４】
次に、図１７に示すように、例えばＲＩＥ等のエッチング処理により、絶縁膜４５の上面を除去することで絶縁膜４５上の絶縁膜７７を除去し、コンタクトホールＣＨの底面上の絶縁膜７７を除去する。絶縁膜７７の一部を除去することでスペーサ６１が形成される。続いて、コンタクトホールＣＨ内にタングステン等の金属を堆積させてコンタクト６０を形成する。コンタクト６０は、積層体１５の端部１５ｔにおいて、電極膜４０のテラスＴ上に位置してＺ方向に延びている。
このようにして、半導体記憶装置１が製造される。
【００４５】
なお、図３に示す工程において、犠牲膜７１を形成するかわりに、積層体１５ａの端部１５ｔに導電膜５０を形成し、図６に示す工程において、犠牲膜７２を形成するかわりに、絶縁膜５５上に導電膜５１を形成しても良い。このように導電膜５０、５１を直接形成する場合、図１２に示す工程において、エッチングによって犠牲膜７１、７２を除去した後に、金属を堆積させて空洞７５ｂ、７５ｃ内を埋め込む工程が行われない。これにより、半導体記憶装置１の製造方法における工程を簡略化できる。
【００４６】
次に、本実施形態の効果について説明する。
３次元構造の半導体記憶装置において、積層体の端部にコンタクトを形成する場合、電極膜の積層数が増加するにつれて、コンタクトホールのアスペクト比が高くなると共に各電極膜の厚さが薄くなる虞がある。また、積層体の端部の形状が階段状であるので、上層の電極膜と下層の電極膜との間ではコンタクトホールの高さが異なることになる。これにより、上層の電極膜から下層の電極膜まで複数のコンタクトホールを一度に形成する場合、電極膜の積層数が増加するにつれて、電極膜と、電極膜上の絶縁膜との間のエッチング選択比を確保し難くなる。電極膜及び絶縁膜の間のエッチング選択比が小さいと、電極膜のテラス上に形成するコンタクトホールが、電極膜と、その直下の絶縁膜とを突き抜けてしまうことで電極膜間の短絡が発生し易い。
【００４７】
本実施形態において、半導体記憶装置１は、積層体１５の階段状の端部１５ｔ上に設けられた導電膜５０及び絶縁膜５５と、絶縁膜５５上に設けられた導電膜５１と、を有する。このように配置された導電膜５０、５１は、図１３に示すようにエッチングを止める膜として機能する。これにより、図１４及び図１５に示すように、導電膜５０、５１でエッチングを止めた後に再度エッチングする絶縁膜（絶縁膜４１、４２、５５）の厚さを、上層の電極膜４０から下層の電極膜４０まで概ね等しくできる。そして、上層の電極膜４０から下層の電極膜４０までこれらの絶縁膜を段階的にエッチングすることで、コンタクトホールＣＨが電極膜４０と、その直下の絶縁膜４１とを突き抜けることを抑制できる。したがって、コンタクトホールＣＨが突き抜けることで発生する電極膜４０間の短絡を抑制できる。
【００４８】
（第２実施形態）
図１８は、半導体記憶装置２を示す断面図である。図１８に示された領域は、図１において、積層体１５の端部１５ｔを示す領域に相当する。
図１８に示すように、本実施形態に係る半導体記憶装置２は、第１実施形態に係る半導体記憶装置１と比較して、導電部（導電膜５０、５１）のかわりに、絶縁膜８０、８１が設けられている点で異なっている。
【００４９】
半導体記憶装置２には、絶縁膜８０、絶縁膜５５、絶縁膜８１、及び、複数のコンタクト６０が設けられている。絶縁膜５５、絶縁膜８０、絶縁膜８１及びコンタクト６０は、積層体１５の端部１５ｔ上に設けられている。
【００５０】
絶縁膜８０は、積層体１５の端部１５ｔにおいて、絶縁膜４２上に設けられている。絶縁膜８０は、スリットＳＴ間に位置する。また、Ｚ方向から見て、絶縁膜８０の少なくとも一部は、コンタクト６０に重なる。絶縁膜８０は、例えば、アルミニウム酸化物、ハフニウム酸化物（ＨｆＯ）、チタン酸化物（ＴｉＯ）の少なくともいずれかを含む。
絶縁膜５５は、一部が絶縁膜８０上に位置するように積層体１５の端部１５ｔを覆う。
【００５１】
絶縁膜８１は、絶縁膜５５の一部上に設けられている。つまり、絶縁膜８１は、絶縁膜８０上に位置する絶縁膜５５上には設けられていない。これにより、Ｚ方向から見て、絶縁膜８１は絶縁膜８０に重ならない。また、絶縁膜８１は、スリットＳＴ間に位置する。Ｚ方向から見て、絶縁膜８１の少なくとも一部は、コンタクト６０に重なる。絶縁膜８１は、絶縁膜８０が形成される絶縁材料と同じ絶縁材料を含み、例えば、アルミニウム酸化物、ハフニウム酸化物（ＨｆＯ）、チタン酸化物（ＴｉＯ）の少なくともいずれかを含む。
なお、本明細書において、絶縁膜８０及び絶縁膜８１を絶縁部と呼ぶ場合がある。
【００５２】
コンタクト６０は、積層体１５の端部１５ｔにおいて、電極膜４０のテラスＴ上に位置してＺ方向に延びている。最上層の電極膜４０（ドレイン側選択ゲートＳＧＤ）のテラスＴ上に位置するコンタクト６０は、絶縁膜４５、５５、８０、４２を貫通している。最上層の電極膜４０を除く電極膜４０（ソース側選択ゲートＳＧＳ及びワード線ＷＬ）のテラスＴ上に位置するコンタクト６０は、絶縁膜４５、８１、５５、４２を貫通している。
なお、第１実施形態と異なり、本実施形態では、コンタクト６０の周囲にスペーサ６１が設けられていない。
【００５３】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１９〜図３２は、半導体記憶装置２の製造方法を示す断面図である。
図１９〜図３２は、図１８に相当する領域を示している。
【００５４】
先ず、図１９に示すように、基板１０上に絶縁膜４１及び犠牲膜７０をＺ方向に沿って交互に積層させて、積層体１５ａを形成する。続いて、積層体１５ａ上に絶縁膜４２を形成する。その後、マスク等を用いて、積層体１５ａの端部１５ｔであって、絶縁膜４２上に選択的に絶縁膜８０を形成する。
次に、図２０に示すように、積層体１５ａの端部１５ｔを階段状に加工する。これにより、階段状の端部１５ｔ上には、一部が除去された絶縁膜４２、８０が順に形成される。
【００５５】
次に、図２１に示すように、積層体１５ａの端部１５ｔを覆うように絶縁膜５５を形成する。絶縁膜５５の一部は、絶縁膜８０上に形成される。
次に、図２２に示すように、絶縁膜５５上に絶縁膜８１を形成する。
次に、図２３に示すように、絶縁膜８１上に絶縁膜７３を形成する。
【００５６】
次に、図２４に示すように、絶縁膜７３の一部を除去して平坦化する。この平坦化処理により、絶縁膜８０の上に位置する絶縁膜８１の上面８１ａは、絶縁膜７３の上面７３ａと概ね同一平面上に位置する。
次に、図２５に示すように、絶縁膜７３をエッチバックする。これにより、絶縁膜８０上の絶縁膜５５の上面５５ａは、絶縁膜７３の上面７３ａと概ね同一平面上に位置する。
【００５７】
次に、図２６に示すように、絶縁膜８１の一部を除去する。これにより、絶縁膜８１の上面８１ａは、絶縁膜５５の上面５５ａ、及び、絶縁膜７３の上面７３ａと概ね同一平面上に位置する。
次に、図２７に示すように、絶縁膜５５、７３、８１上に絶縁膜７４を形成する。これにより、絶縁膜７３及び絶縁膜７４を有する絶縁膜４５が形成される。
【００５８】
次に、図２８に示すように、積層体１５ａにＸ方向及びＺ方向に延びる複数のスリットＳＴを形成する。スリットＳＴによって、積層体１５ａは、Ｘ方向に延びる複数の積層体に分断される。また、スリットＳＴによって、絶縁膜４５、５５、８０、８１はそれぞれ分断される。
【００５９】
続いて、スリットＳＴを介してウェットエッチングを施すことにより、犠牲膜７０を除去する。スリットＳＴを介して犠牲膜７０を除去することで、空洞７５ａが形成される。なお、絶縁膜８０、８１（例えば、アルミニウム酸化膜）は、犠牲膜７０（例えば、シリコン窒化膜）と形成される材料が異なるので、絶縁膜８０、８１はエッチングされずに残る。その後、スリットＳＴを介して金属を堆積して空洞７５ａ内を埋め込んで電極膜４０を形成する。これにより、スリットＳＴ間に積層体１５が形成される。その後、スリットＳＴ内に配線部１８を形成する。
【００６０】
次に、図２９に示すように、絶縁膜４５上に絶縁膜７６を形成する。続いて、絶縁膜４５、５５、７６内にコンタクトホールＣＨを形成する。積層体１５の最上層に形成するコンタクトホールＣＨは、絶縁膜７６、４５、５５を貫通し絶縁膜８０に達する。積層体１５の最上層以外に形成するコンタクトホールＣＨは、絶縁膜７６、４５を貫通し絶縁膜８１に達する。
【００６１】
絶縁膜４５上に絶縁膜７６を厚く形成すると共に、絶縁膜４５（例えば、ＴＥＯＳ膜）と、絶縁膜８０、８１（例えば、アルミニウム酸化膜）との間のエッチング選択比によって、絶縁膜８０、８１を貫通せずにエッチングを止めることができる。つまり、絶縁膜８０、８１は、エッチングを止める膜として機能する。
【００６２】
次に、図３０に示すように、コンタクトホールＣＨの直下に位置する絶縁膜８０、８１を除去する。これにより、積層体１５の最上層に形成するコンタクトホールＣＨは、絶縁膜８０を貫通し絶縁膜４２に達する。積層体１５の最上層以外に形成するコンタクトホールＣＨは、絶縁膜８１を貫通し絶縁膜５５に達する。絶縁膜４２、５５を貫通しないように、絶縁膜８０、８１と、絶縁膜４２、５５との間のエッチング条件が設定される。なお、絶縁膜８０、８１の除去と共に、絶縁膜７６の一部が除去される。
【００６３】
次に、図３１に示すように、コンタクトホールＣＨの直下に位置する絶縁膜４１、４２、５５を除去する。これにより、コンタクトホールＣＨは、電極膜４０に達する。なお、絶縁膜４１、４２、５５の除去と共に、絶縁膜７６の一部が除去される。
次に、図３２に示すように、コンタクトホールＣＨ内に金属を堆積させてコンタクト６０を形成する。なお、コンタクト６０は、絶縁膜８０、８１と電気的に絶縁されるので、スペーサ６１は形成されない。
このようにして、半導体記憶装置２が製造される。
【００６４】
次に、本実施形態の効果について説明する。  
本実施形態において、半導体記憶装置２は、積層体１５の階段状の端部１５ｔ上に設けられた絶縁膜８０及び絶縁膜５５と、絶縁膜５５上に設けられた絶縁膜８１と、を有する。このように配置された絶縁膜８０、８１は、図２９に示すようにエッチングを止める膜として機能する。これにより、図３０及び図３１に示すように、絶縁膜８０、８１でエッチングを止めた後に再度エッチングする絶縁膜（絶縁膜４１、４２、５５）の厚さを、上層の電極膜４０から下層の電極膜４０まで概ね等しくできる。そして、上層の電極膜４０から下層の電極膜４０までこれらの絶縁膜を段階的にエッチングすることで、コンタクトホールＣＨが電極膜４０と、その直下の絶縁膜４１とを突き抜けることを抑制できる。したがって、コンタクトホールＣＨが突き抜けることで発生する電極膜４０間の短絡を抑制できる。
【００６５】
なお、絶縁部（絶縁膜８０、８１）のかわりに、第１実施形態のように導電部（導電膜５０、５１）を設けても良い。この場合、図２８に示された工程において、スリットＳＴを介したエッチング処理により絶縁膜８０、８１がエッチングされずに残ったように、導電膜５０、５１はエッチングされずに残ることになる。また、図２９に示された工程のように、導電膜５０、５１は、エッチングを止める膜として機能する。導電膜５０、５１は、例えば、タングステン、モリブデン等の金属を含む。導電膜５０、５１は、例えば、ポリシリコンを含む。
【００６６】
（第３実施形態）
図３３は、半導体記憶装置３を示す断面図である。図３４は、半導体記憶装置３の上面図であって、図３３に示された領域の上面を示している。図３３に示された領域は、図１において、積層体１５の端部１５ｔを示す領域に相当し、図３４に示された領域は、図２に示された領域に相当する。
図３３及び図３４に示すように、本実施形態に係る半導体記憶装置３は、第１実施形態に係る半導体記憶装置１と比較して、導電部（導電膜５０、５１）のかわりに、絶縁膜８２が設けられている点で異なっている。
【００６７】
半導体記憶装置３には、絶縁膜５５、絶縁膜８２、及び、複数のコンタクト６０が設けられている。絶縁膜５５、絶縁膜８２及びコンタクト６０は、積層体１５の端部１５ｔ上に設けられている。
絶縁膜５５は、一部が絶縁膜４２上に位置するように積層体１５の端部１５ｔを覆う。
【００６８】
絶縁膜８２は、絶縁膜５５の一部上に設けられている。つまり、絶縁膜８２は、絶縁膜４３上に位置する絶縁膜５５上には設けられていない。図３４の破線で示すように、絶縁膜８２は、スリットＳＴ間に位置する。Ｚ方向から見て、絶縁膜８２の少なくとも一部は、コンタクト６０に重なる。
図３４に示す例では、Ｚ方向から見て、絶縁膜８２の形状は、矩形状であるが、これに限定される訳ではない。絶縁膜８２は、例えば、シリコン窒化物を含む。
【００６９】
コンタクト６０は、積層体１５の端部１５ｔにおいて、電極膜４０のテラスＴ上に位置してＺ方向に延びている。最上層の電極膜４０のテラスＴ上にはコンタクト６０が設けられていない。最上層の電極膜４０を除く電極膜４０のテラスＴ上に位置するコンタクト６０は、絶縁膜４５、８２、５５、４２を貫通している。
なお、第１実施形態と異なり、本実施形態では、コンタクト６０の周囲にスペーサ６１が設けられていない。
【００７０】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図３５〜図３８及び図４０〜図４９は、半導体記憶装置３の製造方法を示す断面図である。
図３９は、半導体記憶装置３の製造方法を示す上面図である。
図３５〜図３８及び図４０〜図４９は、図３３に相当する領域を示している。図３９は、スリットＳＴを形成する工程において、図３４に示される領域の一部を示している。
【００７１】
先ず、図３５に示すように、基板１０上に絶縁膜４１及び犠牲膜７０をＺ方向に沿って交互に積層させて、積層体１５ａを形成する。続いて、積層体１５ａ上に絶縁膜４２を形成する。
次に、図３６に示すように、積層体１５ａの端部１５ｔを階段状に加工する。これにより、階段状の端部１５ｔ上には、一部が除去された絶縁膜４２が形成される。
次に、図３７に示すように、積層体１５ａの端部１５ｔを覆うように絶縁膜５５を形成する。絶縁膜５５の一部は、絶縁膜４２上に形成される。
【００７２】
次に、図３８に示すように、絶縁膜５５上に絶縁膜８２を形成する。続いて、マスク等を用いたフォトリソグラフィ法と、ＲＩＥ等のエッチング処理とにより絶縁膜８２の一部を除去する。図３９に示すように、絶縁膜８２は絶縁膜５５の全面上に形成された後、Ｙ方向両側に破線で示された部分まで除去される。また、実線で示された部分は、後の図４５で示された工程においてスリットＳＴが形成される部分に相当する。つまり、絶縁膜８２の一部が除去されることで、絶縁膜８２はスリットＳＴより内側に形成される。
【００７３】
次に、図４０に示すように、絶縁膜８２上に絶縁膜７３を形成する。
次に、図４１に示すように、絶縁膜７３の一部を除去して平坦化する。この平坦化処理により、絶縁膜５５の上に位置する絶縁膜８２の上面８２ａは、絶縁膜７３の上面７３ａと概ね同一平面上に位置する。
次に、図４２に示すように、絶縁膜７３をエッチバックする。これにより、絶縁膜４２上の絶縁膜５５の上面５５ａは、絶縁膜７３の上面７３ａと概ね同一平面上に位置する。
【００７４】
次に、図４３に示すように、絶縁膜８２の一部を除去する。これにより、絶縁膜８２の上面８２ａは、絶縁膜５５の上面５５ａ、及び、絶縁膜７３の上面７３ａと概ね同一平面上に位置する。
次に、図４４に示すように、絶縁膜５５、７３、８２上に絶縁膜７４を形成する。これにより、絶縁膜７３及び絶縁膜７４を有する絶縁膜４５が形成される。
【００７５】
次に、図４５に示すように、積層体１５ａにＸ方向及びＺ方向に延びる複数のスリットＳＴを形成する。スリットＳＴによって、積層体１５ａは、Ｘ方向に延びる複数の積層体に分断される。また、スリットＳＴによって、絶縁膜４５、５５、８２はそれぞれ分断される。
【００７６】
続いて、スリットＳＴを介してウェットエッチングを施すことにより、犠牲膜７０を除去する。スリットＳＴを介して犠牲膜７０を除去することで、空洞７５ａが形成される。なお、前述したように、図３８及び図３９に示した工程において、絶縁膜８２はスリットＳＴより内側に形成されている。Ｙ方向において、スリットＳＴ及び絶縁膜８２の間には絶縁膜４５（絶縁膜７３）が位置しているので、シリコン窒化物で形成された絶縁膜８２は、エッチングされずに残る。その後、スリットＳＴを介して金属を堆積して空洞７５ａ内を埋め込んで電極膜４０を形成する。これにより、スリットＳＴ間に積層体１５が形成される。その後、スリットＳＴ内に配線部１８を形成する。
【００７７】
次に、図４６に示すように、絶縁膜４５上に絶縁膜７６を形成する。続いて、絶縁膜４５、７６内にコンタクトホールＣＨを形成する。積層体１５の最上層にはコンタクトホールＣＨは形成されない。コンタクトホールＣＨは、絶縁膜７６、４５を貫通し絶縁膜８２に達する。
【００７８】
絶縁膜４５上に絶縁膜７６を厚く形成すると共に、絶縁膜４５（例えば、ＴＥＯＳ膜）と、絶縁膜８２（例えば、シリコン窒化膜）との間のエッチング選択比によって、絶縁膜８２を貫通せずにエッチングを止めることができる。つまり、絶縁膜８２は、エッチングを止める膜として機能する。
【００７９】
次に、図４７に示すように、コンタクトホールＣＨの直下に位置する絶縁膜８２を除去する。これにより、コンタクトホールＣＨは、絶縁膜８２を貫通し絶縁膜５５に達する。絶縁膜５５を貫通しないように、絶縁膜８２及び絶縁膜５５の間のエッチング条件が設定される。なお、絶縁膜８２の除去と共に、絶縁膜７６の一部が除去される。
【００８０】
次に、図４８に示すように、コンタクトホールＣＨの直下に位置する絶縁膜４１、５５を除去する。これにより、コンタクトホールＣＨは、電極膜４０に達する。なお、絶縁膜４２、４１の除去と共に、絶縁膜７６の一部が除去される。
次に、図４９に示すように、コンタクトホールＣＨ内に金属を堆積させてコンタクト６０を形成する。なお、コンタクト６０は、絶縁膜８２と電気的に絶縁されるので、スペーサ６１は形成されない。
このようにして、半導体記憶装置３が製造される。
【００８１】
次に、本実施形態の効果について説明する。  
本実施形態において、半導体記憶装置３は、積層体１５の階段状の端部１５ｔ上に設けられた絶縁膜５５と、絶縁膜５５上に設けられた絶縁膜８２と、を有する。このような絶縁膜８２は、図４６に示すようにエッチングを止める膜として機能する。これにより、図４７及び図４８に示すように、絶縁膜８２でエッチングを止めた後に再度エッチングする絶縁膜（絶縁膜４１、５５）の厚さを、上層の電極膜４０から下層の電極膜４０まで概ね等しくできる。そして、上層の電極膜４０から下層の電極膜４０までこれらの絶縁膜を段階的にエッチングすることで、コンタクトホールＣＨが電極膜４０と、その直下の絶縁膜４１とを突き抜けることを抑制できる。したがって、コンタクトホールＣＨが突き抜けることで発生する電極膜４０間の短絡を抑制できる。
【００８２】
（第４実施形態）
図５０は、半導体記憶装置４を示す断面図である。図５０に示された領域は、図１において、積層体１５の端部１５ｔを示す領域に相当する。
図５０に示すように、本実施形態に係る半導体記憶装置４は、第１実施形態に係る半導体記憶装置１と比較して、電極膜４０ａがポリシリコンで形成される点で異なっている。
【００８３】
半導体記憶装置４には、積層体１５、導電膜５０、絶縁膜５５、導電膜５１、及び、複数のコンタクト６０が設けられている。積層体１５は、ポリシリコンで形成された電極膜４０ａを有する。導電膜５０、導電膜５１、絶縁膜５５及びコンタクト６０は、積層体１５の端部１５ｔ上に設けられている。導電膜５０、５１は、互いに同じ導電材料を含み、例えば、タングステン、モリブデン等の金属を含む。導電膜５０、５１は、例えば、ポリシリコンを含む。
【００８４】
なお、導電部（導電膜５０、５１）のかわりに、第２実施形態のように絶縁膜８０、８１を設けても良い。つまり、積層体１５の端部１５ｔ上に、絶縁膜８０、絶縁膜５５、絶縁膜８１、及び、複数のコンタクト６０が設けられても良い。絶縁膜８０、８１は、互いに同じ絶縁材料を含み、例えば、アルミニウム酸化物、ハフニウム酸化物、チタン酸化物の少なくともいずれかを含む。また、絶縁膜８０、８１は、例えば、シリコン窒化物を含んでも良い。
【００８５】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図５１〜図５５は、半導体記憶装置４の製造方法を示す断面図である。
図５１〜図５５は、図５０に相当する領域を示している。
【００８６】
先ず、図５１に示すように、基板１０上に絶縁膜４１及び電極膜４０ａをＺ方向に沿って交互に積層させて、積層体１５を形成する。電極膜４０ａは、ポリシリコンで形成される。続いて、積層体１５上に絶縁膜４２を形成する。その後、マスク等を用いて、積層体１５ａの端部１５ｔであって、絶縁膜４２上に選択的に導電膜５０を形成する。導電膜５０を形成するかわりに絶縁膜８０を形成しても良い。
【００８７】
次に、図５２に示すように、積層体１５の端部１５ｔを階段状に加工する。これにより、階段状の端部１５ｔ上には、一部が除去された絶縁膜４２及び導電膜５０が順に形成される。
次に、図５３に示すように、積層体１５ａの端部１５ｔを覆うように絶縁膜５５を形成する。絶縁膜５５の一部は、導電膜５０上に形成される。
【００８８】
次に、図５４に示すように、絶縁膜５５上に導電膜５１を形成する。導電膜５１を形成するかわりに絶縁膜８１を形成しても良い。
次に、図５５に示すように、導電膜５１上に絶縁膜７３を形成する。
次に、図５６に示すように、絶縁膜７３の一部を除去して平坦化する。
【００８９】
次に、図５７に示すように、絶縁膜７３をエッチバックする。
次に、図５８に示すように、導電膜５１の一部を除去する。
次に、図５９に示すように、絶縁膜５５、７３、及び、導電膜５１上に絶縁膜７４を形成する。これにより、絶縁膜７３及び絶縁膜７４を有する絶縁膜４５が形成される。なお、本実施形態の製造方法では、電極膜４０がポリシリコンで形成されているので、絶縁膜４５の形成後にスリットＳＴを形成し、スリットＳＴを介した電極膜４０のリプレイス処理は行わなくて良い。
【００９０】
次に、図６０に示すように、絶縁膜４５上に絶縁膜７６を形成する。続いて、絶縁膜４５、５５、７６内にコンタクトホールＣＨを形成する。導電膜５０、５１は、エッチングを止める膜として機能する。
次に、図６１に示すように、コンタクトホールＣＨの直下に位置する導電膜５０、５１を除去する。なお、導電膜５０、５１の除去と共に、絶縁膜７６の一部が除去される。
【００９１】
次に、図６２に示すように、コンタクトホールＣＨの直下に位置する絶縁膜４１、４２、５５を除去する。これにより、コンタクトホールＣＨは、電極膜４０に達する。なお、絶縁膜４１、４２、５５の除去と共に、絶縁膜７６の一部が除去される。
【００９２】
次に、図６３に示すように、絶縁膜４５上と、コンタクトホールＣＨの内壁面上及び底面上に絶縁膜７７を形成する。
次に、図６４に示すように、絶縁膜４５の上面を除去することで絶縁膜４５上の絶縁膜７７を除去し、コンタクトホールＣＨの底面上の絶縁膜７７を除去する。絶縁膜７７の一部を除去することでスペーサ６１が形成される。なお、図５１及び図５４に示される工程において、導電膜５０、５１のかわりに絶縁膜８０、８１を形成した場合、スペーサ６１を形成しなくても良い。その後、コンタクトホールＣＨ内にコンタクト６０を形成する。
このようにして、半導体記憶装置４が製造される。
本実施形態の効果は、前述した第１実施形態の効果と同じである。
【００９３】
（第５実施形態）
図６５は、半導体記憶装置５を示す断面図である。図６６（ａ）及び図６６（ｂ）は、半導体記憶装置５の上面図である。
図６５に示された領域は、図１において、積層体１５の端部１５ｔを示す領域に相当する。図６６（ａ）及び図６６（ｂ）は、図６５に示された領域の一部の上面であって、積層体１５の上層側及び下層側の上面をそれぞれ示している。
図６５に示すように、本実施形態に係る半導体記憶装置５は、第１実施形態に係る半導体記憶装置１と比較して、導電部（導電膜５０、５１）及び絶縁膜５５のかわりに、絶縁膜８３が設けられている点で異なっている。
【００９４】
半導体記憶装置５には、絶縁膜８３、及び、複数のコンタクト６０が設けられている。絶縁膜８３及びコンタクト６０は、積層体１５の端部１５ｔ上に設けられている。
絶縁膜８３は、絶縁膜４５内をＸ方向に延びている。絶縁膜８３は、絶縁膜４５と異なる材料を含む。絶縁膜８３は、例えば、シリコン窒化物を含む。
【００９５】
図６５及び図６６（ａ）に示すように、Ｚ方向から見て、絶縁膜８３は、下層側の３つの電極膜４０のテラスＴに重ならない。
図６５及び図６６（ｂ）に示すように、Ｚ方向から見て、絶縁膜８３の一部は、上層側の３つの電極膜４０のテラスＴに重なる。
図６５に示すように、Ｚ方向から見て、絶縁膜８３の一部は、中間の３つの電極膜４０のテラスＴに重なる。
【００９６】
下層側の電極膜４０とは、積層体１５の電極膜４０を３つの組に分けたときに、他の組と比較して基板１０との間のＺ方向の距離が小さい電極膜４０の組に相当する。上層側の電極膜４０とは、他の組と比較して基板１０との間のＺ方向の距離が大きい電極膜４０の組に相当する。中間の電極膜４０とは、下層側の電極膜４０と、上層側の電極膜４０と、の間に位置する電極膜４０の組に相当する。
組内の電極膜４０の数は、任意である。下層側の電極膜４０、中間の電極膜４０、及び、上層側の電極膜４０は、それぞれ同じ数でも良く、互いに違う数でも良い。
【００９７】
図６６（ｂ）の破線で示すように、絶縁膜８３は、スリットＳＴ間に位置する。Ｚ方向から見て、絶縁膜８３の少なくとも一部は、コンタクト６０に重なる。Ｚ方向から見て、絶縁膜８３の形状は、矩形状であるが、これに限定される訳ではない。
【００９８】
コンタクト６０は、積層体１５の端部１５ｔにおいて、電極膜４０のテラスＴ上に位置してＺ方向に延びている。下層側の電極膜４０のテラスＴ上に位置するコンタクト６０は、絶縁膜４５を貫通している。上層側及び中間の電極膜４０のテラスＴ上に位置するコンタクト６０は、絶縁膜４５、８３を貫通している。
コンタクト６０の周囲には、積層体１５を支持する複数の支持体９０が設けられている。
【００９９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図６７〜図７２は、半導体記憶装置５の製造方法を示す断面図である。
図６７〜図７２は、図６５に相当する領域を示している。
【０１００】
先ず、図６７に示すように、基板１０上に絶縁膜４１及び犠牲膜７０をＺ方向に沿って交互に積層させて、積層体１５ａを形成する。続いて、積層体１５ａ上に絶縁膜４２を形成する。続いて、積層体１５ａの端部１５ｔを階段状に加工する。
【０１０１】
次に、図６８に示すように、積層体１５ａの端部１５ｔを覆うように絶縁膜７３を形成する。続いて、絶縁膜７３上に絶縁膜８３を形成する。絶縁膜８３は、例えば、シリコン窒化物を含む。例えば、絶縁膜８３の厚さは、３０ナノメートル程度である。
【０１０２】
次に、図６９に示すように、マスク等を用いて絶縁膜８３をパターニングする。これにより、絶縁膜８３の一部は除去され、絶縁膜８３は、Ｚ方向から見て、積層体１５ａの端部１５ｔの一部と重ならない。続いて、絶縁膜７３及び絶縁膜８３上に、絶縁膜７４を形成する。これにより、絶縁膜７３及び絶縁膜７４を有する絶縁膜４５が形成される。例えば、絶縁膜７４の厚さは、３６５ナノメートル程度である。
【０１０３】
次に、図７０に示すように、積層体１５ａにＸ方向及びＺ方向に延びる複数のスリットＳＴを形成する。続いて、スリットＳＴを介してウェットエッチングを施すことにより、犠牲膜７０を除去する。スリットＳＴを介して金属を堆積して空洞７５ａ内を埋め込んで電極膜４０を形成する。これにより、スリットＳＴ間に積層体１５が形成される。その後、スリットＳＴ内に配線部１８を形成する。
【０１０４】
続いて、絶縁膜４５上に絶縁膜７６を形成した後、絶縁膜４５、７６内にコンタクトホールＣＨを形成する。
上層側及び中間の電極膜４０に形成するコンタクトホールＣＨは、絶縁膜７６、４５を貫通し絶縁膜８３に達する。絶縁膜４５上に絶縁膜７６を厚く形成すると共に、絶縁膜４５（例えば、ＴＥＯＳ膜）と、絶縁膜８３（例えば、シリコン窒化膜）との間のエッチング選択比によって、絶縁膜８３を貫通せずにエッチングを止めることができる。つまり、絶縁膜８３は、エッチングを止める膜として機能する。
【０１０５】
下層側の電極膜４０に形成するコンタクトホールＣＨは、絶縁膜７６を貫通する。下層側の電極膜４０にコンタクトホールＣＨを形成する場合、コンタクトホールＣＨの底面が絶縁膜４５内に位置するように、絶縁膜４５を垂直に加工するエッチング条件が設定される。
【０１０６】
次に、図７１に示すように、上層側及び中間の電極膜４０に形成するコンタクトホールＣＨの直下に位置する絶縁膜８３を除去する。コンタクトホールＣＨは、絶縁膜４５に達する。
【０１０７】
次に、図７２に示すように、コンタクトホールＣＨの直下に位置する絶縁膜４５、４１、４２を除去する。コンタクトホールＣＨは、電極膜４０に達する。電極膜４０を貫通しないように、絶縁膜４１、４２、４５と、電極膜４０との間のエッチング条件が設定される。なお、絶縁膜４５、４１、４２の除去と共に、絶縁膜７６が除去される。続いて、コンタクトホールＣＨ内に金属を堆積させてコンタクト６０を形成する。
このようにして、半導体記憶装置５が製造される。
【０１０８】
次に、本実施形態の効果について説明する。  
本実施形態において、半導体記憶装置５は、積層体１５の階段状の端部１５ｔ上に、絶縁膜４５内に設けられた絶縁膜８３を有する。このような絶縁膜８３は、図７０に示すようにエッチングを止める膜として機能する。これにより、図７２に示すように、上層側及び中間の電極膜４０に形成するコンタクトホールＣＨにおけるエッチングを絶縁膜８３で止めた後に、全てのコンタクトホールＣＨにおいて、エッチング条件を変えて絶縁膜（絶縁膜４１、４２、４５）を再度エッチングすることで、上層側及び中間の電極膜４０に形成するコンタクトホールＣＨのオーバーエッチングを抑制できる。したがって、コンタクトホールＣＨが突き抜けることで発生する電極膜４０間の短絡を抑制できる。
【０１０９】
また、本実施形態では、エッチング条件を変えて段階的にエッチングすることで、下層の電極膜４０にコンタクトホールＣＨを形成している。これにより、下層側及び中間の電極膜４０に形成するコンタクトホールＣＨの底面が、上層側の電極膜４０に形成するコンタクトホールＣＨの底面と比較して小さくなることを抑制できる。
【０１１０】
以上説明した実施形態によれば、積層体の階段状の部分にコンタクトを形成し易く、信頼性が向上した半導体記憶装置及びその製造方法を提供することができる。
【０１１１】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【０１１２】
１〜５：半導体記憶装置、１０：基板、１０ａ、５５ａ、７２ａ、７３ａ、８１ａ、８２ａ：上面、１５、１５ａ：積層体、１５ｔ：端部、１８：配線部、２０：チャネル、２１：トンネル絶縁膜、２２：電荷蓄積膜、２３：ブロック絶縁膜、２４：メモリ膜、２５：コア部、２６：コンタクトプラグ、３０、６０：コンタクト、４０、４０ａ：電極膜、４１〜４５、５５、７３、７４、７６、７７、８０〜８３：絶縁膜、５０、５１：導電膜、６１：スペーサ、７０〜７２：犠牲膜、７５ａ〜７５ｃ：空洞、９０：支持体、ＢＬ：ビット線、ＣＨ：コンタクトホール、ＣＬ：柱状部、ＳＧＤ：ドレイン側選択ゲート、ＳＧＳ：ソース側選択ゲート、ＳＴ：スリット、Ｔ：テラス、ＷＬ：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2018157169.tif 000012
【図１１】
2018157169.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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