(57)【要約】【課題】実装信頼性を向上させた半導体装置を提供することである。【解決手段】実施形態の一つは、ホストと接続可能なインターフェースを備えた実装基板と、前記実装基板に実装され、第１電極と第２電極とを含む電極群を有する表面実装部品と、前記第１電極と前記実装基板の間に位置し、前記第１電極と前記実装基板とに電気的に接続される複数の第１半田部と、前記第２電極と前記実装基板の間に位置し、前記第２電極と前記実装基板とに電気的に接続され、前記第１半田部よりも前記実装基板との接触面積が大きい第２半田部と、を有し、前記第２半田部は、１つあたり少なくとも２以上の前記第２電極が接続される半導体装置。【選択図】図５
2018157098.tif 000002
【特許請求の範囲】
【請求項１】
ホストと接続可能なインターフェースを備えた実装基板と、
前記実装基板に実装され、第１電極と第２電極とを含む電極群を有する表面実装部品と
、
前記第１電極と前記実装基板の間に位置し、前記第１電極と前記実装基板とに電気的に
接続される複数の第１半田部と、
前記第２電極と前記実装基板の間に位置し、前記第２電極と前記実装基板とに電気的に
接続され、前記第１半田部よりも前記実装基板との接触面積が大きい第２半田部と、
を有し、
前記第２半田部は、１つあたり少なくとも２以上の前記第２電極が接続される半導体装置
。
【請求項２】
前記電極群は、前記表面実装部品において、格子状に配列されており、そのうち格子状
の４角のいずれかに位置する電極は、前記第２電極である請求項１に記載の半導体装置。
【請求項３】
前記電極群は、前記表面実装部品において、格子状に配列されており、そのうち格子状
の外周部に位置する電極は、前記第２電極である請求項１に記載の半導体装置。
【請求項４】
前記第２電極は、
前記表面実装部品と前記実装基板との信号が流れない請求項１から３のいずれか１つに記
載の半導体装置。
【請求項５】
前記第１半田部の個数は、前記第２半田部の個数よりも多い請求項１から４のいずれか
１つに記載の半導体装置。
【請求項６】
前記表面実装部品は、ボールグリッドアレイ半導体パッケージである請求項１から５のい
ずれか一つに記載の半導体装置。
【請求項７】
前記表面実装部品は、ランドグリッドアレイ半導体パッケージである請求項１から５のい
ずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、ＨＤＤ（Hard Disk Drive）等の大容量記憶装置をフラッシュメモリに置き換え
たＳＳＤ（Solid State Drive）が開発されている。ＳＳＤには、ＳｉＰ(System in Pack
age)タイプのモジュールや半導体チップを樹脂で封止するＢＧＡ（Ball Grid Array）型
の半導体パッケージ等が実装されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０２９２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、実装信頼性を向上させた半導体装置を提供すること
である。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、ホストと接続可能なインターフェースを備えた実装基板
と、前記実装基板に実装され、第１電極と第２電極とを含む電極群を有する表面実装部品
と、前記第１電極と前記実装基板の間に位置し、前記第１電極と前記実装基板とに電気的
に接続される複数の第１半田部と、前記第２電極と前記実装基板の間に位置し、前記第２
電極と前記実装基板とに電気的に接続され、前記第１半田部よりも前記実装基板との接触
面積が大きい第２半田部と、を有し、前記第２半田部は、１つあたり少なくとも２以上の
前記第２電極が接続される半導体装置。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置１の外観を示した図である。（ａ）は上面図、（ｂ）は下面図、（ｃ）は側面図である。
【図２】第１の実施形態に係る半導体装置１のシステム構成の一例を示した図である。
【図３】第１の実施形態に係るＮＡＮＤメモリ１２の実装断面図である。
【図４】第１実施形態に係るコントローラ１３のシステム構成の一例を示した図である。
【図５】第１の実施形態に係るコントローラ１３における実装断面図である。
【図６】第１の実施形態に係るコントローラ１３における実装上面図の透過イメージ図である。
【図７】第１の実施形態に係る半導体装置１の第１電極５０、及び第２電極５１の配置例を示した図である。
【図８】第１の実施形態に係る半導体装置１の第１電極５０、及び第２電極５１とその機能を対応させた表を示した図である。
【図９】第１の実施形態に係る半導体装置１の第１半田部４５、第２半田部４６の配置を示した第１イメージ図である。
【図１０】第１の実施形態に係る半導体装置１の第１半田部４５、第２半田部４６の配置を示した第２イメージ図である。
【図１１】比較例に係る半導体装置３のコントローラ１３における実装断面図である。
【図１２】比較例に係る半導体装置３のコントローラ１３における実装上面図の透過イメージ図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の構成に
は同一の符号を付し、一度説明した構成については適宜その説明を省略する。
【０００８】
なお、図面での部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実
のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸
法や比率が異なって表される場合もある。
【０００９】
（第１の実施形態）
本発明の第１の実施形態について、図１を用いて説明する。図１は、半導体装置１の外
観を示す。図１において、（ａ）は上面図、（ｂ）は下面図、（ｃ）は側面図である。ま
た、図２は、第１の実施形態に係る半導体装置１のシステム構成の一例を示す。図２に示
すように、半導体装置１はホスト装置２と接続される。ホスト装置２は、例えばポータブ
ルコンピュータなどがある。
【００１０】
図１に示すように半導体装置１は、例えば、実装基板１１と不揮発性半導体記憶素子と
してのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１２、コントローラ
１３、ＮＡＮＤメモリ１２よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲ
ＡＭ(Dynamic Random Access Memory)１４、オシレータ１５(ＯＳＣ)、ＥＥＰＲＯＭ１６
(Electrically Erasable and Programmable ROM)、電源回路１７、温度センサ１８、抵抗
やコンデンサ等のその他の電子部品１９を有する。
【００１１】
尚、第１の実施形態のＮＡＮＤメモリ１２やコントローラ１３は、電子部品である半導
体パッケージ１０として実装される。例えばＮＡＮＤメモリ１２の半導体パッケージは、
ＳｉＰ(System in Package)タイプのモジュールであり、複数の半導体チップが１つの半
導体パッケージ内に封止されている。コントローラ１３は、ＮＡＮＤメモリ１２の動作を
制御する。
【００１２】
実装基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板
であり、半導体装置１の外形寸法を規定する。実装基板１１は、第１面１１ａと、該第１
面１１ａとは反対側に位置した第２面１１ｂとを有する。なお、本明細書において、実装
基板１１を構成する面の内、第１面１１ａ及び第２面１１ｂ以外の面を実装基板１１の「
側面」と定義する。
【００１３】
半導体装置１において、第１面１１ａは、ＮＡＮＤメモリ１２、コントローラ１３、Ｄ
ＲＡＭ１４、オシレータ１５、ＥＥＰＲＯＭ１６、電源回路１７、温度センサ１８、及び
抵抗、コンデンサ等のその他の電子部品１９等が実装される部品実装面である。
【００１４】
一方で、本実施形態において実装基板１１の第２面１１ｂは、部品が実装されない非部
品実装面である。このように、実装基板１１とは独立に設けられた複数の部品を実装基板
１１の一方の面に集中して配置することで、実装基板１１表面からの部品の突出を片面側
のみに集めることが可能である。これにより、部品が実装基板１１の第１面１１ａと第２
面１１ｂとの両面から突出する場合と比較して、半導体装置１の薄型化を図ることができ
る。
【００１５】
図１に示す通り実装基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位
置した第２縁部１１ｄとを有する。第１縁部１１ｃは、例えば、インターフェース部２１
（基板インターフェース部、端子部、接続部）を有する。インターフェース部２１は、必
ずしも実装基板１１に設けられる必要はなく、コネクタ部品を使って実現してもよい。そ
の場合も、ここではインターフェース部２１として取り扱うものとする。
【００１６】
インターフェース部２１は、例えば複数の接続端子２１ａ（金属端子）を有する。イン
ターフェース部２１は、例えばホスト装置２に差し込まれ、電気的に接続される。インタ
ーフェース部２１は、該インターフェース部２１とホスト装置２との間で信号（制御信号
及びデータ信号）をやり取りする。
【００１７】
本実施形態に係るインターフェース部２１は、例えばＰＣＩ  Ｅｘｐｒｅｓｓ（以下、
ＰＣＩｅ）の規格に則したインターフェースである。すなわち、インターフェース部２１
とホスト装置２との間には、ＰＣＩｅの規格に則した高速信号（高速差動信号）が流れる
。半導体装置１は、インターフェース部２１を介してホスト装置２から電源の供給を受け
る。
【００１８】
尚、本実施形態に係るインターフェース部２１は、必ずしもＰＣＩｅの規格に則したイ
ンターフェースではなく、例えば、ＳＡＳ（Serial Attached SCSI）やＳＡＴＡ（Serial
Advanced Technology Attachment）、ＮＶＭｅ（Non Volatile Memory Express）、ＵＳ
Ｂ（Universal Serial Bus）等の他の規格が用いられてもよい。
【００１９】
インターフェース部２１には、実装基板１１の短手方向に沿った中心位置からずれた位
置にスリット２１ｂが形成されており、ホスト装置２のコネクタに設けられた突起部など
と嵌まり合うようになっている。これにより、半導体装置１が表裏逆に取り付けられるこ
とを防ぐことができる。
【００２０】
電源回路１７は、例えばＤＣ−ＤＣコンバータであり、ホスト装置２から供給される電
源から半導体パッケージ１０などに必要な所定電圧を生成する。
【００２１】
コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。すなわち、コントローラ
１３は、ＮＡＮＤメモリ１２に対するデータの書き込み、読み出し、及び消去を制御する
。
【００２２】
ＤＲＡＭ１４は、揮発性メモリの一例であり、ＮＡＮＤメモリ１２の管理情報の保管や
データのキャッシュなどに用いられる。尚、ＤＲＡＭ１４は、例えばＳＲＡＭ等の他の揮
発性メモリが用いられても良い。
【００２３】
オシレータ１５は、所定周波数の動作信号をコントローラ１３に供給する。ＥＥＰＲＯ
Ｍ１６は、制御プログラム等を固定情報として格納している。
【００２４】
温度センサ１８は、半導体装置１の温度をコントローラ１３に通知する。尚、本実施形
態では実装基板１１に１つの温度センサ１８が搭載されており、半導体装置１の温度が温
度センサ１８によって監視される。温度センサ１８は必ずしも１つである必要は無く、例
えば複数の温度センサ１８が実装基板１１に設けられ、複数の位置における温度を監視す
る構成としても良い。
【００２５】
本実施形態において実装基板１１には、ＮＡＮＤメモリ１２、コントローラ１３、及び
ＤＲＡＭ１４等の複数種類の電子部品が実装され、それぞれの温度は、半導体装置１の動
作状態や、それぞれの電子部品にかかる負荷等によって異なる。このため厳密には、半導
体装置１の温度は均一ではない。
【００２６】
そこで、本実施形態において「半導体装置１の温度」とは、温度センサ１８が実装され
た位置で計測された温度であると定義する。換言すれば、本実施形態に「半導体装置１の
温度」とは、温度センサ１８の実装位置周辺の温度である。
【００２７】
さらに温度センサ１８は、必ずしも実装基板１１上に設けられる必要は無く、コントロ
ーラ１３の機能として設けられても良い。
【００２８】
また、温度センサ１８はＮＡＮＤメモリ１２、コントローラ１３等の半導体パッケージ
内部に実装しても良いし、半導体パッケージ表面に貼り付けられるように設けられても良
い。この場合、温度センサ１８はＮＡＮＤメモリ１２単体の温度やコントローラ１３単体
の温度を、より正確に測ることが可能となる。
【００２９】
本実施形態においてＮＡＮＤメモリ１２の個数や実装位置などは図面に限定されない。
例えば、本実施形態ではＮＡＮＤメモリ１２を実装基板１１の第１面１１ａに２つ（１２
ａ及び１２ｂ）実装した例を示すが、例えばＮＡＮＤメモリ１２の個数はこれに限定され
ない。また、ＤＲＡＭ１４に関しても同様である。
【００３０】
図３は、第１の実施形態に係るＮＡＮＤメモリ１２の実装断面図である。ＮＡＮＤメモ
リ１２は、パッケージ基板３１、複数のメモリチップ３２、ボンディングワイヤ３３、封
止部（モールド材）３４、マウントフィルム３８、第１電極５０、第２電極５１、第１半
田部４５、及び第２半田部４６を有する。
【００３１】
パッケージ基板３１は、表面３１ａと裏面（実装面）３１ｂとを備える。本実施形態に
おいてＮＡＮＤメモリ１２は、パッケージ基板３１の表面３１ａ側に、複数のメモリチッ
プ３２、ボンディングワイヤ３３、封止部３４、及びマウントフィルム３８を備える。ま
た、パッケージ基板３１の裏面３１ｂ側には、第１電極５０、第２電極５１、第１半田部
４５、及び第２半田部４６が位置する。
【００３２】
ＮＡＮＤメモリ１２は、半導体装置１の実装基板１１に実装される。実装基板１１は、
例えば多層の配線基板であり、図示しない電源層、ＧＮＤ層、及び内部配線を含む。実装
基板１１は、複数の第１半田部４５、複数の第１電極５０、パッケージ基板３１、及びボ
ンディングワイヤ３３等を介して複数のメモリチップ３２と電気的に接続される。
【００３３】
また、パッケージ基板３１とメモリチップ３２とは、マウントフィルム３８によって固
定される。また、複数のメモリチップ３２同士が、マウントフィルム３８によって固定さ
れる。すなわち、パッケージ基板３１の表面３１ａ側では、複数のメモリチップ３２及び
マウントフィルム３８が交互に積層されている。第２半田部４６については、後にコント
ローラ１３の説明の際に併せて説明する。
【００３４】
図４は、コントローラ１３のシステム構成の一例を示す。図４に示すように、コントロ
ーラ１３は、バッファ１３１、ＣＰＵ１３２(Central Processing Unit)、ホストインタ
ーフェース部１３３、及びメモリインターフェース部１３４を有する。
【００３５】
尚、コントローラ１３には前述のように、例えば温度センサ１８の機能が設けられても
良いし、電源回路１７の機能が設けられても良く、コントローラ１３のシステム構成はこ
れに限定されない。
【００３６】
バッファ１３１は、ホスト装置２から送られてくるデータがＮＡＮＤメモリ１２に書き
込まれる際に、一定量のデータを一時的に記憶したり、また、ＮＡＮＤメモリ１２から読
み出されるデータがホスト装置２へ送り出される際に、一定量のデータを一時的に記憶し
たりする。
【００３７】
ＣＰＵ１３２は、半導体装置１の全体の制御を司る。ＣＰＵ１３２は、例えばホスト装
置２から書込コマンド、読出コマンド、消去コマンドを受けてＮＡＮＤメモリ１２の該当
領域に対するアクセスを実行したり、バッファ１３１を通じたデータ転送処理を制御した
りする。
【００３８】
ホストインターフェース部１３３は、実装基板１１のインターフェース部２１と、ＣＰ
Ｕ１３２及びバッファ１３１との間に位置する。ホストインターフェース部１３３は、コ
ントローラ１３とホスト装置２との間のインターフェース処理を行う。ホストインターフ
ェース部１３３とホスト装置２との間には例えばＰＣＩｅに則した高速信号が流れる。
【００３９】
例えばホスト装置２から命令が送られた場合、インターフェース部２１はホスト装置２
から信号を受け取り、実装基板１１の配線パターンから第１半田部を介して、コントロー
ラ１３のホストインターフェース部１３３と信号のやり取りを行う。
【００４０】
メモリインターフェース部１３４は、ＮＡＮＤメモリ１２と、ＣＰＵ１３２及びバッフ
ァ１３１との間に位置する。メモリインターフェース部１３４は、コントローラ１３とＮ
ＡＮＤメモリ１２との間のインターフェース処理を行う。
【００４１】
コントローラ１３から送られる信号は、メモリインターフェース部１３４から第１半田
部４５を介して実装基板１１の配線パターンへと伝わり、第１半田部４５からＮＡＮＤメ
モリ１２へと伝えられる。したがって、メモリインターフェース部１３４が、ＮＡＮＤメ
モリ１２と、ＣＰＵ１３２及びバッファ１３１と、の間に位置することで、配線距離が短
くなり、半導体装置１の動作安定性の向上が図られる。
【００４２】
図５は、第１の実施形態に係るコントローラ１３の実装断面図である。図５に示すよう
に、コントローラ１３は、パッケージ基板４１、コントローラチップ４２、ボンディング
ワイヤ４３、封止部（モールド材）４４、マウントフィルム４８、第１電極５０、第２電
極５１、第１半田部４５、及び第２半田部４６を有する。
【００４３】
パッケージ基板４１は、表面４１ａと裏面４１ｂ（実装面）とを備える。本実施形態に
おいてコントローラ１３は、パッケージ基板４１の表面４１ａ側に、コントローラチップ
４２、ボンディングワイヤ４３、封止部４４、及びマウントフィルム４８を備える。また
、パッケージ基板４１の裏面４１ｂ側には、第１電極５０、第２電極５１、第１半田部４
５、及び第２半田部４６が位置する。また、第１電極５０と第２電極５１を総称して電極
群５２とする。
【００４４】
また、図６は第１の実施形態に係るコントローラ１３を実装基板１１に実装した場合の
上面図である。尚、図６では説明の便宜上、パッケージ基板４１の表面４１ａ側の構成、
及び実装基板１１を省略している。また、第１半田部４５、第２半田部４６、第１電極５
０、及び第２電極５１の位置関係を認識しやすいように、パッケージ基板４１を透過させ
て示している。
【００４５】
図３、図５、及び図６に示すように、本実施形態に係るＮＡＮＤメモリ１２及びコント
ローラ１３は、例えばＢＧＡタイプのパッケージであり、半導体パッケージ（表面実装部
品）の一例である。一般にＢＧＡタイプのパッケージでは、パッケージ基板（本実施形態
では、例えばパッケージ基板４１）の裏面側に複数の電極（本実施形態では、例えば第１
電極５０）が格子状に並べて設けられ、其々の電極には半田ボール（本実施形態では、例
えば第１半田部４５）が接続される。以下、本実施形態に係る表面実装部品の一例として
、コントローラ１３をあげて説明する。
【００４６】
コントローラ１３は、パッケージ基板４１の裏面４１ｂ側において、第１電極５０と第
２電極５１を含む、電極群５２が格子状に配置（配列）されている。第１電極５０は、コ
ントローラ１３と実装基板１１との間で、例えばＰＣＩｅに則した高速信号が流れる。
【００４７】
尚、第１電極５０は、前述のように規格に則した信号が流れる電極だけでなく、一部は
ＧＮＤ電位やフローティング電位をとる電極であっても良い。尚、ここでのＧＮＤ電位と
は、基準電位であり、フローティング電位とは、信号線や制御線での電位である。また、
１つの第１電極５０は１つの第１半田部４５と接続されている。すなわち、１つの第１半
田部４５は、１つの第１電極５０と実装基板１１とを電気的に接続する。
【００４８】
一方で、第２電極５１は、ＧＮＤ電位やフローティング電位をとる電極である。また、
第２電極５１は、ＧＮＤ電位やフローティング電位をとる電極だけでなく、少なくとも、
規格に則した信号が流れる電極でなければよい。
【００４９】
また、複数の第２電極５１は、１つの第２半田部４６と接続されている。換言すれば、
複数の第２電極５１は、１つの第２半田部４６を共有する。すなわち、１つの第２半田部
４６は、複数の第２電極５１と実装基板１１とを電気的に接続する。第２半田部４６は、
第１半田部４５よりも実装基板との接触面積は大きい。言い換えると、実装面４１ｂに平
行な方向において、第２半田部４６の断面積の最大値は、第１半田部の断面積の最大値よ
りも大きい。尚、ここで１つの第２半田部と接続される複数の第２電極５１は、例えば図
６に示すように３つであるが、これに限らず２つでも良く、また、４つ以上でも良い。
【００５０】
第１半田部４５及び第２半田部４６どちらも、電極パッドなどの導通をとる導電性の物
体を実装基板との間に挟んでもよい。この場合、導電性の物体を基板の一部に含むものと
する。
【００５１】
本実施形態において第２電極５１は、パッケージ基板４１の裏面４１ｂにおいて格子状
に並んだ電極群５２のうち、例えば、最外周の４角に位置した電極と、当該４角に位置し
た電極と隣接した少なくとも１つ以上の電極である。ここで、「４角の電極」とは、パッ
ケージ基板４１の裏面４１ｂにおいて格子状に並んだ電極群５２のうち、最外周が成す矩
形（枠）の各頂点に位置した電極を指す。以降の説明において、第２電極５１のうち、特
にパッケージ基板４１の裏面４１ｂの４角に位置した第２電極５１を、「第２電極５１ａ
」とし、それ以外の第２電極５１を、「第２電極５１ｂ」として説明する。
【００５２】
第１電極５０と第２電極５１を含んだ電極群５２は、パッケージ基板４１の裏面４１ｂ
上に、格子状に並べられている。また複数の第１電極５０は、複数の第１半田部４５にそ
れぞれが電気的に接続されている。また、複数の第２電極５１は、１つの第２半田部４６
に共通して電気的に接続される。尚、図６に示すように、本実施形態において共通して電
気的に接続される１つの第２半田部４６と複数の第２電極５１との組は、前述したパッケ
ージ基板４１の４角に位置した第２電極５１ａを其々含んだ４組である。また、本実施形
態では図６に示すように、例えば３つの第２電極５１（パッケージ基板４１の裏面４１ｂ
において、４角に位置したいずれかの第２電極５１ａと、格子状に配列された電極群５２
のうち最外周において第２電極５１ａと隣接した２つの第２電極５１ｂ）が、１つの第２
半田部４６を共有している。
【００５３】
ここで、第２電極５１は、前述のように規格に則した信号が流れる電極ではなく、例え
ばＧＮＤ電位またはフローティング電位をとる電極である。一般に半導体パッケージは、
通電中に発熱する素子（チップ）を含むことが多く、電源のオンとオフの反復により、熱
膨張と収縮が繰り返され、実装基板１１または半導体パッケージ自体が歪むことがある。
この歪みから、はんだ付けされた接点にクラックが発生する虞がある。この熱膨張と収縮
による応力の発生は、半導体パッケージにおいては、４角に集中しやすい。そのため、半
導体パッケージの４角に位置した電極は、一般に信号用としないことが多い。したがって
、これらの複数の電極は、電気的にショートしても、半導体パッケージとして機能的に問
題ない場合がある。
【００５４】
本実施形態においては、前述のように電気的にショートしても、半導体パッケージとし
て機能的に問題ない複数の電極を特に第２電極５１とし、１つの第２半田部４６を共有す
るように配置される。また、第１電極５０よりも第２電極５１の本数の方が多いため、第
１半田部４５の方が第２半田部４６よりも数は多い。
【００５５】
＜作用及び効果＞
ここで、本実施形態による作用および効果について、図７、図８を用いて説明する。説
明に当たって、コントローラ１３に着目し、具体例を用いながら説明する。
【００５６】
第１電極５０及び第２電極５１のアサイン例を図７に示す。図７に示すピン番号は任意
であり、ここではコントローラ１３の信号を伝播するものとＧＮＤ電位をとるものとを合
わせて表記している。図８には、第１電極５０及び第２電極５１の番号と機能の名称を対
応させた表を示す。
【００５７】
図７、図８を用いて具体例を説明すると、コントローラ１３の電極Ａ１、Ａ２、Ａ４、
Ａ５、Ｂ１、Ｂ５、Ｅ１、Ｅ２、Ｅ４、Ｅ５は、実装基板１１とＧＮＤ接続された第２電
極５１である。ＧＮＤに接続された第２電極５１は、第２半田部４６を介して実装基板１
１と接続される。一方で、コントローラ１３の電極Ａ３、Ｂ２、Ｂ３、Ｂ４、Ｃ１、Ｃ２
、Ｃ３、Ｃ４、Ｃ５、Ｄ２、Ｄ３、Ｄ４、Ｅ３は、それぞれ異なった信号が割り当てられ
ている第１電極５０である。第１電極５０は、それぞれ異なる第１半田部４５を介して実
装基板１１と接続される。
【００５８】
第２電極５１は、実装基板１１の第１面１１ａ側で、第２半田部４６によって共通化さ
れる。第２半田部４６の共通化範囲は、適宜調整可能である。１つの第２半田部４６は、
１つの第１半田部４５と比較して実装基板１１との接着面積（接触面積）が大きく、実装
基板１１とパッケージ基板４１とをより強固に接着することが可能となる。図８の場合で
は、Ａ１−Ａ２−Ｂ１、Ａ４−Ａ５−Ｂ５、Ｄ１−Ｅ１−Ｅ２、Ｄ５−Ｅ４−Ｅ５にあた
る４組の第２電極５１群を、それぞれ第２半田部４６によって、共通化している。
【００５９】
尚、前述の説明は一例に過ぎず、図９に示すようなＡ１−Ａ２やＥ４−Ｅ５といった一
部のみを第２半田部４６によって共通化してもよい。なお、図９は、実装基板１１は省略
して図示している。
【００６０】
また、更に電極Ｃ１、Ｃ５がＧＮＤ電位をとる第２電極５１だった場合には、図１０に
示すように、Ａ１−Ａ２−Ｂ１−Ｃ１−Ｄ１−Ｅ１−Ｅ２、Ａ４−Ａ５−Ｂ５−Ｃ５―Ｄ
５−Ｅ４―Ｅ５にあたる第２電極５１を、第２半田部４６によってそれぞれ共通化しても
よい。なお、図１０においても実装基板１１は省略して図示している。
【００６１】
前述のように、第２半田部４６の接着面積が大きい、または第２半田部４６の個数が多
いほど、実装基板１１とパッケージ基板４１の接着（接合）はより強固となる。また、パ
ッケージ基板４１の４角に応力が集中しやすいが、必ずしも４角に第２半田部４６を全て
設ける必要はなく、一部にのみ設けられても良い。また、４角に位置しない複数の第２電
極５１ｂが第２半田部４６によって共通化されてもよい。さらに、パッケージ基板４１の
中心（点対称となる点）から第２半田部４６の最遠点との距離が、パッケージ基板４１の
中心から第１半田部４５の最遠点との距離以上となるように電極群５２の外周部に対応す
る箇所に第２半田部４６を設けてもよい。
【００６２】
ただし、格子状に配列された電極の最外周部が全てＧＮＤ電位をとる第２電極５１であ
っても、全てを第２半田部４６で共通化することは望ましくない。この場合、第２半田部
４６でパッケージ基板４１と実装基板１１との間が密閉されることにより、密閉された内
部に熱がこもったり、内部の空気が膨張したりして、パッケージ基板４１と実装基板１１
に圧力がかかるためである。
【００６３】
尚、本実施形態の説明の際、コントローラ１３を例として説明をしたが、コントローラ
１３に限られず、例えば図３で示したＮＡＮＤメモリ１２など、実装基板とパッケージ基
板とが接続される、ＢＧＡタイプの半導体パッケージ部品であればよい。
【００６４】
次に、比較例に係る半導体装置３の作用について説明する。
【００６５】
図１１は、比較例に係るコントローラ１３の実装断面図である。図１２には、第１の実
施形態に係るコントローラ１３を実装基板１１に実装した場合の上面図である。尚、図１
２では図６と同様に説明の便宜上、パッケージ基板４１の表面４１ａ側の構成、及び実装
基板１１を省略している。また、第１半田部４５と第１電極５０の位置関係を認識しやす
いように、パッケージ基板４１を透過させて示している。
【００６６】
比較例にかかる半導体装置３が、第１の実施形態に係る半導体装置１と構造が異なって
いる点は、第２半田部を有さず、コントローラ１３の４角が、補強用接着剤４９によって
覆われている点である。
【００６７】
半導体装置３では、実装基板１１またはパッケージ基板４２に半田付けされた接点にク
ラックが発生することを防ぐために、パッケージ基板４２の角部には補強用接着剤４９が
塗布されることがある。この場合、補強用接着剤４９によって、実装基板や半導体パッケ
ージ部のクラックの発生を防ぐことが可能となるが、補強用接着剤４９を用いているため
コストが高くなってしまう。また、工程に接着するための加熱工程を加えることになり、
工程増加による歩留まりの低下も招く。さらに、一度補強用接着剤４９を塗布してしまう
と、除去するのは困難であり、熱を加えて溶かす場合には、実装基板１１を痛め半導体装
置３に損傷を与えてしまう恐れがある。
【００６８】
一方で、第１の実施形態に係る半導体装置１では、補強用接着剤４９を用いるのではな
く、半田部の面積を増やすことによって、実装基板１１とパッケージ基板４２とを接着さ
せている。より具体的には、信号が流れない複数の第２電極５１と接続される第２半田部
４６を形成することによって、実装基板１１とパッケージ基板４２とをより強固に接着す
る。これにより、半導体装置１の実装信頼性を向上させている。
【００６９】
本発明の実施形態と変形例を説明したが、これらの実施形態及び変形例は、例として提
示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態
は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で
、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、各要素の具体
的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これらの
実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載さ
れた発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１、３：半導体装置
２：ホスト装置
１０：半導体パッケージ（表面実装部品）
１１：実装基板
１２：ＮＡＮＤメモリ
１３：コントローラ
１４：ＤＲＡＭ
１５：オシレータ（ＯＳＣ）
１６：ＥＥＰＲＯＭ
１７：電源回路
１８：温度センサ
１９：他の電子部品
２１：インターフェース部
３１：パッケージ基板
３１ａ：パッケージ基板表面
３１ｂ：パッケージ基板裏面（実装面）
３２：メモリチップ
３３：ボンディングワイヤ
３４：封止部
３８：マウントフィルム
４１：パッケージ基板
４１ａ：パッケージ基板表面
４１ｂ：パッケージ基板裏面（実装面）
４２：コントローラチップ
４３：ボンディングワイヤ
４４：封止部
４５：第１半田部
４６：第２半田部
４８：マウントフィルム
４９：補強用接着剤
５０：第１電極
５１：第２電極
５２：電極群
１３１：バッファ
１３２：ＣＰＵ
１３３：ホストインターフェース部
１３４：メモリインターフェース部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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