(57)【要約】【課題】実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とを、所定の実装高さで容易に実装することが可能な配線基板およびこれを用いた半導体素子の実装構造を提供すること。【解決手段】絶縁基板１の上面に、実装高さの高い第１の半導体素子１１の電極端子１３がフリップチップ接続される第１の半導体素子接続パッド７ａが配設された第１の実装部１０ａと、第１の半導体素子１１よりも実装高さの低い第２の半導体素子１２の電極端子１５がフリップチップ接続される第２の半導体素子接続パッド７ｂが配設された第２の実装部１０ｂと、第１および第２の半導体素子接続パッド７ａ，７ｂを露出させるソルダーレジスト層３とが形成されて成る配線基板１０であって、第１の半導体素子接続パッド７ａは、ソルダーレジスト層３の上面から突出する高さで形成されており、第２の半導体素子接続パッド７ｂは、ソルダーレジスト層３の上面から凹む高さで形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁基板の上面に、実装高さの高い第１の半導体素子の電極端子がフリップチップ接続される第１の半導体素子接続パッドが配設された第１の実装部と、前記第１の半導体素子よりも実装高さの低い第２の半導体素子の電極端子がフリップチップ接続される第２の半導体素子接続パッドが配設された第２の実装部と、前記第１および第２の半導体素子接続パッドを露出させるソルダーレジスト層とが形成されて成る配線基板であって、前記第１の半導体素子接続パッドは、前記ソルダーレジスト層の上面から突出する高さで形成されており、前記第２の半導体素子接続パッドは、前記ソルダーレジスト層の上面から凹む高さで形成されていることを特徴とする配線基板。
【請求項２】
請求項１記載の配線基板の前記第１の実装部に前記１の半導体素子が実装されているとともに前記第２の実装部に前記第２の半導体素子が実装されていることを特徴とする半導体素子の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子を搭載する配線基板およびこれを用いた半導体素子の実装構造に関するものである。
【背景技術】
【０００２】
従来、図７に示すように、一つの配線基板５０に、第１の半導体素子４１と第２の半導体素子４２とを、その一部が上下に重なるようにして実装する半導体素子の実装構造が知られている。
【０００３】
この実装構造においては、第１の半導体素子４１と第２の半導体素子４２とで配線基板５０への実装高さを異ならせる必要がある。そのため、実装高さの高い第１の半導体素子４１と配線基板５０との間にインターポーザ４３を介在させて実装している。
【０００４】
しかしながら、この実装構造においては、図８に示すように、配線基板５０と、第１および第２の半導体素子４１，４２と、インターポーザ４３とを別々に準備するとともに、図９（ａ）に示すように、配線基板５０とインターポーザ４３とを予め接続しておくか、あるいは、図９（ｂ）に示すように、第１の半導体素子４１とインターポーザ４３とを予め接続しておく必要がある。そのため、配線基板５０への第１の半導体素子４１および第２の半導体素子４２の実装が煩雑であった。また、第１の半導体素子４１の実装高さに関しては、配線基板５０とインターポーザ４３との実装高さおよびインターポーザ４３と第１の半導体素子４１との実装高さの両方を制御する必要があり、第１の半導体素子４１の実装高さを所定の実装高さとすることが困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１４／０２６４８３６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とを、所定の実装高さで容易に実装することが可能な配線基板および実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とが所定の実装高さで実装された半導体素子の実装構造を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の配線基板は、絶縁基板の上面に、実装高さの高い第１の半導体素子の電極端子がフリップチップ接続される第１の半導体素子接続パッドが配設された第１の実装部と、前記第１の半導体素子よりも実装高さの低い第２の半導体素子の電極端子がフリップチップ接続される第２の半導体素子接続パッドが配設された第２の実装部と、前記第１および第２の半導体素子接続パッドを露出させるソルダーレジスト層とが形成されて成る配線基板であって、前記第１の半導体素子接続パッドは、前記ソルダーレジスト層の上面から突出する高さで形成されており、前記第２の半導体素子接続パッドは、前記ソルダーレジスト層の上面から凹む高さで形成されていることを特徴とするものである。
【０００８】
本発明の半導体素子の実装構造は、前記第１の実装部に前記１の半導体素子が実装されているとともに、前記第２の実装部に前記第２の半導体素子が実装されていることを特徴とするものである。
【発明の効果】
【０００９】
本発明の配線基板によれば、実装高さの高い第１の半導体素子の電極端子がフリップチップ接続される第１の半導体素子接続パッドは、ソルダーレジスト層の上面から突出する高さで形成されており、第１の半導体素子よりも実装高さが低い第２の半導体素子の電極端子がフリップチップ接続される第２の半導体素子接続パッドは、ソルダーレジスト層の上面から凹む高さで形成されていることから、第１の半導体素子接続パッドに第１の半導体素子の電極端子をフリップチップ接続するとともに第２の半導体素子接続パッドに第２の半導体素子の電極端子をフリップチップ接続することで、実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とを、所定の実装高さで容易に実装することができる。
【００１０】
また、本発明の半導体素子の実装構造によれば、ソルダーレジスト層の上面から突出する高さで形成された第１の半導体素子接続パッドが配設された第１の実装部に実装高さの高い第１の半導体素子が実装されているとともに、ソルダーレジスト層の上面から凹む高さで形成された第２の半導体素子接続パッドが配設された第２の実装部に第１の半導体素子よりも実装高さの低い第２の半導体素子が実装されていることから、実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とが所定の実装高さで実装された半導体素子の実装構造を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の配線基板の実施形態の一例を示す概略断面図である。
【図２】図２は、図１に示す配線基板に半導体素子を実装した半導体素子の実装構造を示す概略断面図である。
【図３】図３（ａ）〜（ｃ）は、図１に示す配線基板の製造方法を説明するための概略断面図である。
【図４】図４は、本発明の配線基板の実施形態の他の例を示す概略断面図である。
【図５】図５は、図４に示す配線基板に半導体素子を実装した半導体素子の実装構造を示す概略断面図である。
【図６】図６（ａ）〜（ｃ）は、図４に示す配線基板の製造方法を説明するための概略断面図である。
【図７】図７は、従来の半導体素子の実装構造を示す概略断面図である。
【図８】図８は、従来の配線基板に半導体素子を実装する前の状態を示す概略断面図である。
【図９】図９（ａ），（ｂ）は、従来の配線基板に半導体素子を実装する前の状態を示す概略断面図である。
【発明を実施するための形態】
【００１２】
次に、本発明の配線基板およびこれを用いた半導体素子の実装構造の実施形態の一例を図１〜３を参照して説明する。
【００１３】
図１に示すように、本例の配線基板１０は、絶縁基板１と配線導体２とソルダーレジスト層３とから成る。配線基板１０は、その上面に第１の実装部１０ａと第２の実装部１０ｂとを有している。第１の実装部１０ａには、第１の半導体素子接続パッド７ａが配設されており、第１の半導体素子１１が実装される。第２の実装部１０ｂには、第２の半導体素子接続パッド７ｂが配設されており、第２の半導体素子１２が実装される。また、配線基板１０の下面は、外部の電気回路基板に接続するための外部接続面を形成している。
【００１４】
絶縁基板１は、コア絶縁層１ａとその上下面に積層されたビルドアップ絶縁層１ｂ〜１ｇとから成る。
【００１５】
コア絶縁層１ａは、例えばガラスクロス入りの熱硬化性樹脂から成る。熱硬化性樹脂としては、ビスマレイミドトリアジン樹脂やエポキシ樹脂等が用いられる。コア絶縁層１ａの厚みは０．１〜０．８ｍｍ程度である。コア絶縁層１ａの上面から下面にかけては、複数のスルーホール４が形成されている。スルーホール４の直径は、１００〜２００μｍ程度である。コア絶縁層１ａの上下面およびスルーホール４の内壁には配線導体２が被着されている。配線導体２が被着されたスルーホール４の内部は、孔埋め樹脂５により充填されている。
【００１６】
ビルドアップ絶縁層１ｂ〜１ｇは、ガラスクロス無しの熱硬化性樹脂から成る。熱硬化性樹脂としては、エポキシ樹脂等が用いられる。ビルドアップ絶縁層１ｂ〜１ｇの厚みは、それぞれ１０〜５０μｍ程度である。各ビルドアップ絶縁層１ｂ〜１ｇの上面から下面にかけては、複数のビアホール６が形成されている。ビアホール６の直径は、３０〜１００μｍ程度である。各ビルドアップ絶縁層１ｂ〜１ｇの表面およびビアホール６内には、配線導体２が被着されている。
【００１７】
配線導体２は、銅箔や銅めっきから成る。配線導体２の厚みは、コア絶縁層１ａの上下面およびスルーホール４の内壁ならびに各ビルドアップ絶縁層１ｂ〜１ｇの表面で５〜２５μｍ程度である。なお、ビアホール６内は、配線導体２により完全に充填されている。
【００１８】
配線導体２は、第１の搭載部１０ａにおいて、第１の半導体素子接続パッド７ａを形成している。また、配線導体２は、第２の搭載部１０ｂにおいて、第２の半導体素子接続パッド７ｂを形成している。第１の半導体素子接続パッド７ａには、第１の半導体素子１１の電極端子１３が半田バンプ１４を介してフリップチップ接続される。第２の半導体素子接続パッド７ｂには、第２の半導体素子１２の電極端子１５が半田バンプ１６を介してフリップチップ接続される。
【００１９】
さらに、配線導体２は、配線基板１０の下面において、外部の電気回路基板に接続するための外部接続パッド８を形成している。外部接続パッド８には、外部の電気回路基板の配線導体が半田ボール等を介して接続される。
【００２０】
ソルダーレジスト層３は、感光性の熱硬化性樹脂から成る。感光性の熱硬化性樹脂としては、例えばアクリル変性エポキシ樹脂等が用いられる。ソルダーレジスト層３は、絶縁基板１の上下面に配線導体２の一部を露出させるようにして被着されている。ソルダーレジスト層３の厚みは、１０〜５０μｍ程度である。上面側のソルダーレジスト層３は、第１の半導体素子接続パッド７ａを露出させる開口部および第２の半導体素子接続パッド７ｂを露出させる開口部を有している。下面側のソルダーレジスト層３は、外部接続パッド８を露出させる開口部を有している。
【００２１】
ところで、本例の配線基板１０においては、第１の半導体素子接続パッド７ａは、上面側のソルダーレジスト層３の上面から突出する高さで形成されている。具体的には、第１の半導体素子接続パッド７ａは、上面側のソルダーレジスト層３の上面から５〜５０μｍ程度突出して形成されている。これに対し、第２の半導体素子接続パッド７ｂは、上面側のソルダーレジスト層３の上面から凹む高さで形成されている。具体的には、第２の半導体素子接続パッド７ｂは、上面側のソルダーレジスト層３の上面から５〜４５μｍ程度凹んで形成されている。これにより、第１の半導体素子１１の実装高さを、第２の半導体素子１２の実装高さよりも高いものとすることができる。なお、ここでいう実装高さとは、ある基準水平面から第１の半導体素子１１の下面または第２の半導体素子１２の下面までの高さをいう。
【００２２】
図２に、本例の配線基板１０に第１の半導体素子１１および第２の半導体素子１２を実装した半導体素子の実装構造を示す。本例の配線基板１０によれば、実装高さの高い第１の半導体素子１１の電極端子１３がフリップチップ接続される第１の半導体素子接続パッド７ａは、ソルダーレジスト層３の上面から突出する高さで形成されており、第１の半導体素子１１よりも実装高さが低い第２の半導体素子１２の電極端子１５がフリップチップ接続される第２の半導体素子接続パッド７ｂは、ソルダーレジスト層３の上面から凹む高さで形成されていることから、第１の半導体素子接続パッド７ａに第１の半導体素子１１の電極端子１３をフリップチップ接続するとともに第２の半導体素子接続パッド７ｂに第２の半導体素子１２の電極端子１５をフリップチップ接続することで、実装高さの高い第１の半導体素子１１と実装高さの低い第２の半導体素子１２とを、所定の実装高さで容易に実装することができる。
【００２３】
また、本例の半導体素子の実装構造によれば、ソルダーレジスト層３の上面から突出する高さで形成された第１の半導体素子接続パッド７ａが配設された第１の実装部１０ａに実装高さの高い第１の半導体素子１１が実装されているとともに、ソルダーレジスト層３の上面から凹む高さで形成された第２の半導体素子接続パッド７ｂが配設された第２の実装部１０ｂに第１の半導体素子１１よりも実装高さの低い第２の半導体素子１２が実装されていることから、実装高さの高い第１の半導体素子１１と実装高さの低い第２の半導体素子１２とが所定の実装高さで実装された半導体素子の実装構造を提供することができる。
【００２４】
なお、上述した配線基板１０は、例えば以下のようにして製造される。先ず、図３（ａ）に示すように、第１の半導体素子接続パッド７ａ以外が形成された配線基板１０の前駆体１０Ｐを常法により形成するとともに、前駆体１０Ｐの上面の全面に図示しない無電解銅めっき層を被着する。
【００２５】
次に、図３（ｂ）に示すように、前駆体１０Ｐの上下面に、めっきマスクＭを形成する。上面側のめっきマスクＭは、第１の半導体素子接続パッド７ａが形成される部分を露出させる開口部を有している。下面側のめっきマスクＭは、前駆体１０Ｐ下面の全面を覆っている。
【００２６】
次に、図３（ｃ）に示すように、上面側のめっきマスクＭの開口部内に電解銅めっきを析出させて第１の半導体素子接続パッド７ａを形成し、最後に、上下のめっきマスクＭを除去するとともに、めっきマスクＭで覆われていた部分の無電解銅めっき層をエッチング除去することで図１に示した配線基板１０が完成する。
【００２７】
次に、本発明の配線基板およびこれを用いた半導体素子の実装構造の実施形態の他の例を図４〜６を参照して説明する。
【００２８】
図４に示すように、本例の配線基板３０は、いわゆるコアレス基板であり、絶縁基板２１と配線導体２２とソルダーレジスト層２３とから成る。配線基板３０は、その上面に第１の実装部３０ａと第２の実装部３０ｂとを有している。第１の実装部３０ａには、第１の半導体素子接続パッド２５ａが配設されており、第１の半導体素子３１が実装される。第２の実装部３０ｂには、第２の半導体素子接続パッド２５ｂが配設されており、第２の半導体素子３２が実装される。また、配線基板３０の下面は、外部の電気回路基板に接続するための外部接続面を形成している。
【００２９】
絶縁基板１は、複数のビルドアップ絶縁層２１ａ〜２１ｆが上下に積層されて成る。ビルドアップ絶縁層２１ａ〜２１ｆは、ガラスクロス入りやガラスクロス無しの熱硬化性樹脂から成る。熱硬化性樹脂としては、エポキシ樹脂等が用いられる。ビルドアップ絶縁層２１ａ〜２１ｆの厚みは、それぞれ１０〜５０μｍ程度である。各ビルドアップ絶縁層２１ａ〜２１ｆの上面から下面にかけては、複数のビアホール２４が形成されている。ビアホール２４の直径は、３０〜１００μｍ程度である。各ビルドアップ絶縁層２１ａ〜２１ｆの表面およびビアホール２４内には、配線導体２２が被着されている。
【００３０】
配線導体２２は、銅箔や銅めっきから成る。配線導体２２の厚みは、各ビルドアップ絶縁層２１ａ〜２１ｆの表面で５〜２５μｍ程度である。なお、ビアホール２４内は、配線導体２２により完全に充填されている。
【００３１】
配線導体２２は、第１の搭載部３０ａにおいて、第１の半導体素子接続パッド２５ａを形成している。また、配線導体２２は、第２の搭載部３０ｂにおいて、第２の半導体素子接続パッド２５ｂを形成している。第１の半導体素子接続パッド２５ａには、第１の半導体素子３１の電極端子３３が半田バンプ３４を介してフリップチップ接続される。第２の半導体素子接続パッド２５ｂには、第２の半導体素子３２の電極端子３５が半田バンプ３６を介してフリップチップ接続される。
【００３２】
さらに、配線導体２２は、配線基板３０の下面において、外部の電気回路基板に接続するための外部接続パッド２６を形成している。外部接続パッド２６には、外部の電気回路基板の配線導体が半田ボール等を介して接続される。
【００３３】
ソルダーレジスト層２３は、感光性の熱硬化性樹脂から成る。感光性の熱硬化性樹脂としては、アクリル変性エポキシ樹脂等が用いられる。ソルダーレジスト層２３は、絶縁基板２１の上下面に配線導体２２の一部を露出させるようにして被着されている。ソルダーレジスト層２３の厚みは、１０〜５０μｍ程度である。上面側のソルダーレジスト層２３は、第１の半導体素子接続パッド２５ａを露出させる開口部および第２の半導体素子接続パッド２５ｂを露出させる開口部を有している。下面側のソルダーレジスト層２３は、外部接続パッド２６を露出させる開口部を有している。
【００３４】
ところで、本例の配線基板３０においては、第１の半導体素子接続パッド２５ａは、上面側のソルダーレジスト層２３の上面から突出する高さで形成されている。具体的には、第１の半導体素子接続パッド２５ａは、上面側のソルダーレジスト層２３の上面から５〜５０μｍ程度突出して形成されている。これに対し、第２の半導体素子接続パッド２５ｂは、上面側のソルダーレジスト層２３の上面から凹む高さで形成されている。具体的には、第２の半導体素子接続パッド２５ｂは、上面側のソルダーレジスト層２３の上面から１０〜５０μｍ程度凹んで形成されている。これにより、第１の半導体素子３１の実装高さを、第２の半導体素子３２の実装高さよりも高いものとすることができる。なお、ここでいう実装高さとは、ある基準水平面から第１の半導体素子３１の下面または第２の半導体素子３２の下面までの高さをいう。
【００３５】
図５に、本例の配線基板３０に第１の半導体素子３１および第２の半導体素子３２を実装した半導体素子の実装構造を示す。本例の配線基板３０によれば、実装高さの高い第１の半導体素子３１の電極端子３３がフリップチップ接続される第１の半導体素子接続パッド２５ａは、ソルダーレジスト層２３の上面から突出する高さで形成されており、第１の半導体素子３１よりも実装高さが低い第２の半導体素子３２の電極端子３５がフリップチップ接続される第２の半導体素子接続パッド２５ｂは、ソルダーレジスト層２３の上面から凹む高さで形成されていることから、第１の半導体素子接続パッド２５ａに第１の半導体素子３１の電極端子３３をフリップチップ接続するとともに第２の半導体素子接続パッド２５ｂに第２の半導体素子３２の電極端子３５をフリップチップ接続することで、実装高さの高い第１の半導体素子３１と実装高さの低い第２の半導体素子３２とを、所定の実装高さで容易に実装することができる。
【００３６】
また、本例の半導体素子の実装構造によれば、ソルダーレジスト層２３の上面から突出する高さで形成された第１の半導体素子接続パッド２５ａが配設された第１の実装部３０ａに実装高さの高い第１の半導体素子３１が実装されているとともに、ソルダーレジスト層２３の上面から凹む高さで形成された第２の半導体素子接続パッド２５ｂが配設された第２の実装部３０ｂに第１の半導体素子３１よりも実装高さの低い第２の半導体素子３２が実装されていることから、実装高さの高い第１の半導体素子３１と実装高さの低い第２の半導体素子３２とが所定の実装高さで実装された半導体素子の実装構造を提供することができる。
【００３７】
なお、上述した配線基板３０は、例えば以下のようにして製造される。先ず、図６（ａ）に示すように、第１の半導体素子接続パッド２５ａ以外が形成された配線基板３０の前駆体３０Ｐを常法により形成するとともに、前駆体３０Ｐの上面の全面に図示しない無電解銅めっき層を被着する。
【００３８】
次に、図６（ｂ）に示すように、前駆体３０Ｐの上下面に、めっきマスクＭを形成する。上面側のめっきマスクＭは、第１の半導体素子接続パッド２５ａが形成される部分を露出させる開口部を有している。下面側のめっきマスクＭは、前駆体３０Ｐ下面の全面を覆っている。
【００３９】
次に、図６（ｃ）に示すように、上面側のめっきマスクＭの開口部内に電解銅めっきを析出させて第１の半導体素子接続パッド２５ａを形成し、最後に、上下のめっきマスクＭを除去するとともに、めっきマスクＭで覆われていた部分の無電解銅めっき層をエッチング除去することで図４に示した配線基板３０が完成する。
【符号の説明】
【００４０】
１，２１    絶縁基板
３，２３    ソルダーレジスト層
７ａ，２５ａ    第１の半導体素子接続パッド
７ｂ，２５ｂ    第２の半導体素子接続パッド
１０，３０    配線基板
１０ａ，３０ａ    第１の実装部
１０ｂ，３０ｂ    第２の実装部
１１，３１    第１の半導体素子
１２，３２    第２の半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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