(57)【要約】【課題】低抵抗化を実現することが可能な化合物半導体装置、及び化合物半導体装置の製造方法を提供すること。【解決手段】基板２０の上方に形成されたチャネル層２２と、チャネル層２２の上に形成された電子供給層２３と、電子供給層２３の上に互いに間隔をおいて形成された第１のキャップ層２６ａ及び第２のキャップ層２６ｂと、各キャップ層２６ａ、２６ｂの上に形成されたソース電極３３ａ及びドレイン電極３３ｂと、電子供給層２３の上に形成されたゲート電極４５ａとを備え、第１のキャップ層２６ａと第２のキャップ層２６ｂの各々が、i型の第１の化合物半導体層２４と、第１の化合物半導体層２４よりもバンドギャップが広いn型の第２の化合物半導体層２５とが交互に複数積層された積層膜２６である化合物半導体装置による。【選択図】図１１
2018032765.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成されたチャネル層と、
前記チャネル層の上に形成された電子供給層と、
前記電子供給層の上に互いに間隔をおいて形成された第１のキャップ層及び第２のキャップ層と、
前記第１のキャップ層の上に形成されたソース電極と、
前記第２のキャップ層の上に形成されたドレイン電極と、
前記第１のキャップ層と前記第２のキャップ層の間における前記電子供給層の上に形成されたゲート電極とを備え、
前記第１のキャップ層と前記第２のキャップ層の各々が、i型の第１の化合物半導体層と、前記第１の化合物半導体層よりもバンドギャップが広いn型の第２の化合物半導体層とが交互に複数積層された積層膜であることを特徴とする化合物半導体装置。
【請求項２】
前記第２の化合物半導体層は、
i型の化合物半導体を材料とする下側層と、
前記下側層の上に形成され、前記i型の化合物半導体を材料とする上側層とを有し、
前記下側層と前記上側層との界面にn型不純物が局在していることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
複数の前記第２の化合物半導体層の各々のバンドギャップは、前記積層膜の最上層に近づくにつれて狭くなることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記積層膜の最上層は、前記第１の化合物半導体層であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項５】
前記積層膜の最下層は、前記第１の化合物半導体層であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項６】
基板の上方にチャネル層を形成する工程と、
前記チャネル層の上に電子供給層を形成する工程と、
前記電子供給層の上に、i型の第１の化合物半導体層と、前記第１の化合物半導体層よりもバンドギャップが広いn型の第２の化合物半導体層とを交互に複数形成することにより、前記第１の化合物半導体層と前記第２の化合物半導体層の積層膜を形成する工程と、
前記積層膜をパターニングすることにより、互いに間隔がおかれた第１のキャップ層と第２のキャップ層とを形成する工程と、
前記第１のキャップ層の上にソース電極を形成する工程と、
前記第２のキャップ層の上にドレイン電極を形成する工程と、
前記第１のキャップ層と前記第２のキャップ層の間における前記電子供給層の上にゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置、及び化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
化合物半導体装置には様々なタイプのものがある。なかでも、HEMT(High Electron Mobility Transistor)は、雑音が小さく高速動作が可能であり、この特徴を活かしてマイクロ波やミリ波の増幅器に使用されている。
【０００３】
そのHEMTにおいてはチャネル層に不純物がドープされていないため、チャネル層において不純物散乱が発生せず、これによりチャネル層における二次元電子ガスの移動度が高められる。
【０００４】
そのチャネル層と化合物半導体基板の各々の材料の組み合わせには様々なものがある。
【０００５】
例えば、GaAs基板の上にチャネル層としてi型のInxGa1-xAs (x=0.1〜0.2)層を形成したGaAs HEMTは、GaAs基板とチャネル層とが疑似格子整合した状態となるため、pseudomorphic型のHEMT(p-HEMT)と呼ばれる。p-HEMTにおいては、チャネル層のInxGa1-xAsに含まれるInによって二次元電子ガスの移動度を更に高めることができる。
【０００６】
また、化合物半導体基板としてInP基板を使用したInP HEMTもある。そのInP HEMTのチャネル層としては、例えば、InP基板と格子整合したi型のIn0.53Ga0.47As層がある。なお、電子の移動度を更に高めるために、In0.53Ga0.47As層よりもInの組成が高いi型のInxGa1-xAs (0.53<x)層をInP HEMTのチャネル層に使用することもある。
【０００７】
InGaAs層は、低温にすることで二次元電子ガスのフォノン散乱が減少し、二次元電子ガスの移動度が向上することが報告されている。例えば、In0.53Ga0.47As層における二次元電子ガスの移動度は、室温（３００K）では１０，０００cm2/Vsであるのに対し、４Kでの極低温では６０，０００cm2/Vsに向上することが報告されている。
【０００８】
このように低温下でチャネル層の移動度が向上することで、低温下で雑音の少ない増幅器をHEMTで実現できると考えられる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−９８６７４号公報
【特許文献２】特公平５−４８１２号公報
【非特許文献１】Matsuoka et al., "Temperature Dependence of Electron Mobility in InGaAs/InAlAs Heterostructures", Japanese Journal of Applied Physics. vol. 29, no. 10, pp2017-2025, 1990
【非特許文献２】Akazaki et al., "Kink Effect in an InAs-Inserted-Channel InAlAs/InGaAs Inverted HEMT at Low Temperature", IEEE Electron Device Letters., vol. 17, no. 7, pp. 378-380, 1996
【非特許文献３】Oliver et al., "ELECTRICAL CHARACTERIZATION AND ALLOY SCATTERING MEASUREMENTS OF LPE GaxIn1-xAs/InP FOR HIGH FREQUENCY DEVICE APPLICATIONS", Journal of Crystal Growth 54, pp. 64-68, 1981
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記のようにチャネル層の移動度が向上しても、チャネル層以外の部分で低抵抗化が図られないと、低温下でのHEMTの優れた増幅性能を引き出すことができない。
【００１１】
開示の技術は、上記に鑑みてなされたものであって、低抵抗化を実現することが可能な化合物半導体装置、及び化合物半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
以下の開示の一観点によれば、基板と、前記基板の上方に形成されたチャネル層と、前記チャネル層の上に形成された電子供給層と、前記電子供給層の上に互いに間隔をおいて形成された第１のキャップ層及び第２のキャップ層と、前記第１のキャップ層の上に形成されたソース電極と、前記第２のキャップ層の上に形成されたドレイン電極と、前記第１のキャップ層と前記第２のキャップ層の間における前記電子供給層の上に形成されたゲート電極とを備え、前記第１のキャップ層と前記第２のキャップ層の各々が、i型の第１の化合物半導体層と、前記第１の化合物半導体層よりもバンドギャップが広いn型の第２の化合物半導体層とが交互に複数積層された積層膜である化合物半導体装置が提供される。
【発明の効果】
【００１３】
以下の開示によれば、n型の第２の化合物半導体層によって第１の化合物半導体層に電子が誘起される。その電子は、不純物を含まないi型の第１の化合物半導体層を基板横方向に走行するため、不純物散乱によって第１のキャップ層や第２のキャップ層の抵抗が上昇せず、化合物半導体装置の抵抗を低い状態に維持できる。
【図面の簡単な説明】
【００１４】
【図１】図１は、検討に使用した化合物半導体装置の断面図である。
【図２】図２は、図１の化合物半導体装置のエネルギバンド構造を示す図である。
【図３】図３は、図１の化合物半導体装置に生じる抵抗を模式的に示す断面図である。
【図４】図４は、InGaAsにおけるホールの移動度の温度依存性を示すグラフである。
【図５】図５（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。
【図６】図６（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その３）である。
【図８】図８（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その４）である。
【図９】図９（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その５）である。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その６）である。
【図１１】図１１は、第１実施形態に係る化合物半導体装置の製造途中の断面図（その７）である。
【図１２】図１２は、第１実施形態に係る第１のキャップ層のエネルギバンド構造を示す図である。
【図１３】図１３は、図１１のII-II線に沿った第１実施形態に係る化合物半導体装置の全体のバンド構造を示す図である。
【図１４】図１４は、第１実施形態に係る第１のキャップ層の抵抗の試算結果を示す図である。
【図１５】図１５（ａ）、（ｂ）は、第２実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。
【図１６】図１６（ａ）、（ｂ）は、第２実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。
【図１７】図１７は、第２実施形態に係る化合物半導体装置の製造途中の断面図（その３）である。
【図１８】図１８（ａ）は、第１実施形態に係る第１のキャップ層のエネルギバンド構造を示す図であり、図１８（ｂ）は、第２実施形態に係る第１のキャップ層のエネルギバンド構造を示す図である。
【図１９】図１９（ａ）、（ｂ）は、第３実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。
【図２０】図２０は、第３実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。
【図２１】図２１は、図２０のIII-III線に沿った第３実施形態に係る化合物半導体装置の全体のバンド構造を示す図である。
【図２２】図２２は、化合物半導体装置としてInP HEMPを製造する場合における各層の材料の他の例について示す図である。
【図２３】図２３は、化合物半導体装置としてGaN HEMTを製造する場合の各層の材料の例について示す図である。
【図２４】図２４は、化合物半導体装置としてGaAs HEMTを製造する場合の各層の材料の例について示す図である。
【発明を実施するための最良の形態】
【００１５】
本実施形態の説明に先立ち、本願発明者が検討した事項について説明する。
【００１６】
図１は、その検討に使用した化合物半導体装置の断面図である。
【００１７】
この化合物半導体装置１は、前述のInP HEMTであって、InP基板２の上にバッファ層３、チャネル層４、及び電子供給層５がこの順に形成される。
【００１８】
このうち、バッファ層３は、InP基板２の欠陥がチャネル層４に伝わらないようにする役割を担い、この例ではi型のInAlAs層をバッファ層３として形成する。
【００１９】
また、チャネル層４は電子が走行する層であり、例えばi型のInGaAs層をチャネル層４として形成する。そのチャネル層４には不純物がドープされないため、チャネル層４を走行する電子の移動度が不純物散乱によって低下するのを防止できる。
【００２０】
そして、電子供給層５は、チャネル層４に電子を供給する化合物半導体層である。この例では、いずれもi型のInAlAsを材料とするスペーサ層５ａとバリア層５ｃとをこの順に積層すると共に、これらの界面にn型不純物であるシリコンのドープ層５ｂを形成することにより電子供給層５を形成する。
【００２１】
この構造によれば、ドープ層５ｂにおけるn型不純物によってチャネル層４に二次元電子ガスを誘起することができる。
【００２２】
更に、ドープ層５ｂのn型不純物がチャネル層４に拡散するのがスペーサ層５ａによって防止されるため、そのn型不純物に起因した不純物散乱がチャネル層４で発生することがなく、チャネル層４における電子の移動度を高い値に維持できる。
【００２３】
しかも、バリア層５ｃによって後述のゲート電極との間でショットキー障壁が形成され、これによりトランジスタの増幅作用を実現できる。
【００２４】
なお、上記の電子供給層５は、スペーサ層５ａの成長を停止した後にその表面をシリコン等のn型不純物を含むガスに曝してドープ層５ｂを形成し、その後にバリア層５ｃを成長させることで形成され得る。このようなドープ層５ｂの形成方法はプレーナドープとも呼ばれる。
【００２５】
その電子供給層５の上には第１のキャップ層６と第２のキャップ層７が間隔をおいて形成されており、更に各キャップ層６、７の上にはソース電極８とドレイン電極９が形成される。
【００２６】
第１のキャップ層６は、電子供給層５とソース電極８との間の抵抗を低減するためのn型の化合物半導体層である。第１のキャップ層６におけるn型不純物の濃度が高いほど電子供給層５とソース電極８との間の抵抗が低減でき、この例ではn型不純物としてシリコンを１×１０19cm-3程度の高濃度にドープしたInGaAs層をその第１のキャップ層６として形成する。
【００２７】
なお、第２のキャップ層７は、第１のキャップ層６と同じ工程で形成され、第１のキャップ層６と同様にシリコンが高濃度にドープされたInGaAs層である。
【００２８】
そして、各キャップ層６、７の間の電子供給層５の上にはゲート電極１０が形成される。
【００２９】
図２は、この化合物半導体装置１のエネルギバンド構造を示す図である。
【００３０】
図２に示されるように、第１のキャップ層６にn型不純物としてシリコンを高濃度にドープしたことで、第１のキャップ層６のキャリア濃度が高くなり、第１のキャップ層６に多量の電子eを発生させることができる。
【００３１】
また、ドープ層５ｂにおけるn型不純物により、チャネル層４には二次元電子ガス１１が誘起される。
【００３２】
このような化合物半導体装置１によれば、前述のようにチャネル層４に不純物がドープされていないため、不純物散乱によってチャネル層４における電子の移動度が低下せず、ドレイン電流の低雑音化が図られるはずである。
【００３３】
しかし、前述のAkazaki et al.にはHEMTのソース抵抗が低温時に上昇することが報告されている。その報告によれば、温度が３００Kから７７Kに低下するとソース抵抗が１．０２Ωmmから０．６８Ωmmに低下するものの、温度が更に低下して７７Kから４．２Kになると、ソース抵抗が０．６８Ωmmから０．８２Ωmmに上昇する。
【００３４】
その理由は以下のように考えられる。
【００３５】
図３は、化合物半導体装置１に生じる抵抗を模式的に示す断面図である。
【００３６】
図３に示されるように、この化合物半導体装置１には第１のR1〜第４の抵抗R4があり、ソース抵抗はこれら第１〜第４の抵抗R1〜R4を直列に接続したものと近似できる。
【００３７】
第１の抵抗R1は、第１のキャップ層６とソース電極８との間のコンタクト抵抗である。また、第２の抵抗R2は、基板横方向に沿った第１のキャップ層６の抵抗である。
【００３８】
そして、第３の抵抗R3は、電子供給層５により形成される障壁を電子が乗り越えるときの抵抗である。更に、第４の抵抗R4は、基板横方向に沿ったチャネル層４の抵抗である。
【００３９】
本願発明者は、第１〜第４の抵抗R1〜R4のうち、第２の抵抗R2が極低温時に増加したことにより、極低温下でソース抵抗が増加したと考える。
【００４０】
図４は、その理由を説明するための図であって、InGaAsにおけるホールの移動度の温度依存性を示すグラフである。
【００４１】
図４に示すように、移動度を低下させる要因には、フォノン散乱、合金散乱、及び不純物散乱がある。このうち、フォノン散乱と合金散乱は温度の低下と共に減少していくのに対し、不純物散乱は極低温において顕著となる。
【００４２】
その結果、InGaAsの温度を低下させていくと、移動度の増加は７７K程度の温度で飽和し、これよりも低い極低温下では移動度が逆に低下している。
【００４３】
これにより、極低温下における移動度の低下は、化合物半導体に含まれる不純物が原因であると推測できる。前述の第１〜第４の抵抗R1〜R4のうち、不純物がドープされた化合物半導体層に発生するのは、n型不純物がドープされた第１のキャップ層６に発生する第２の抵抗R2である。
【００４４】
よって、Akazaki et al.で報告された低温下におけるソース抵抗の増加は、この第２の抵抗R2が低温下で増加したためと考えられる。
【００４５】
特に、第１のキャップ層６は、前述のように低抵抗化のためにn型不純物が１×１０19cm-3程度の高濃度にドープされているため、極低温化における不純物散乱が顕著に発生し、低温下で第２の抵抗R2が大きくなると考えられる。
【００４６】
このような知見に鑑み、本実施形態では以下のようにしてキャップ層の抵抗を低減して、低温下におけるHEMTのソース抵抗を低い状態に維持する。
【００４７】
（第１実施形態）
本実施形態に係る化合物半導体装置について、その製造工程を追いながら説明する。
【００４８】
図５〜図１１は、本実施形態に係る化合物半導体装置の製造途中の断面図である。
【００４９】
本実施形態では以下のようにして化合物半導体装置としてInP HEMTを製造する。
【００５０】
まず、図５（ａ）に示すように、基板２０としてInP基板等の化合物半導体基板を用意する。
【００５１】
そして、不図示のチャンバ内に基板２０を入れ、その基板２０の上にMOCVD(Metal Organic Chemical Vapor Deposition)法でバッファ層２１としてi型のInAlAs層を３００nm程度の厚さに形成する。
【００５２】
そのInAlAs層を形成するための成長ガスは特に限定されない。例えば、Inの原料ガスとしてはトリメチルインジウム((CH3)3In)やトリエチルインジウム((C2H5)3In)があり、Alの原料ガスとしてはトリメチルアルミニウム((CH3)3Al)やトリエチルアルミニウム((C2H5)3Al)がある。そして、Asの原料ガスとしては例えばアルシン(AsH3)がある。
【００５３】
更に、InAlAs層の組成比も特に限定されないが、本実施形態では基板２０として使用するInP基板と格子整合するIn0.52Al0.48As層をバッファ層２１として形成する。
【００５４】
上記したInAlAs層の組成比や原料ガスについては、後の工程で形成する各InAlAs層においても同様である。
【００５５】
更に、上記のチャンバから化合物半導体装置２０を取り出さずに、そのチャンバ内においてバッファ層２１の上にMOCVD法でi型のInGaAs層を１５nm程度の厚さに形成し、そのInGaAs層をチャネル層２２とする。
【００５６】
InGaAs層の成長ガスも特に限定されず、Inの原料ガスとしてはトリメチルインジウムやトリエチルインジウムを使用し、Gaの原料ガスとしてはトリメチルガリウム((CH3)3Ga)やトリエチルガリウム((C2H5)3Ga)を使用し得る。そして、Asの原料ガスとしてはアルシンを使用し得る。
【００５７】
また、InGaAs層の組成比は、基板２０の材料であるInPと格子整合するIn0.53Ga0.48Asとする。
【００５８】
そのようなInGaAs層の組成比や原料ガスについては、後の工程で形成する各InGaAs層においても同様である。
【００５９】
次に、図５（ｂ）に示す工程について説明する。
【００６０】
まず、上記のチャンバを引き続き使用し、バッファ層２１を形成したのと同じ成長ガスをそのチャンバに供給しながらMOCVD法でチャネル層２２の上にi型のInAlAs層を３nm程度の厚さに形成し、そのInAlAs層をスペーサ層２３ａとする。
【００６１】
そして、成長ガスの供給を一旦停止し、チャンバ内にシリコンの原料ガスであるシラン(SiH4)又はジシラン(Si2H6)を供給する。これにより、スペーサ層２３ａの表層にn型不純物であるシリコンが５×１０12cm-2程度の濃度でドープされたn型のドープ層２３ｂがプレーナドープにより形成されることになる。
【００６２】
その後、InAlAs層用の成長ガスを再び上記のチャンバに供給することにより、ドープ層２３ｂの上にバリア層２３ｃとしてi型のInAlAs層を１０nm程度の厚さにMOCVD法で形成する。
【００６３】
以上により、スペーサ層２３ａ、n型のドープ層２３ｂ、及びバリア層２３ｃがこの順に積層された電子供給層２３が形成される。
【００６４】
このような層構造の電子供給層２３によれば、図１の例と同様に、ドープ層２３ｂのn型不純物がチャネル層２２に拡散するのをスペーサ層２３ａで防止でき、かつ後述のゲート電極とバリア層２３ｃとの間にショットキー障壁を形成できる。
【００６５】
但し、これらの利点が不要な場合には、電子供給層２３としてn型の単層のInAlAs層を形成してもよい。
【００６６】
続いて、図６（ａ）に示すように、上記のチャンバ内においてMOCVD法により電子供給層２３の上にi型の第１の化合物半導体層２４とn型の第２の化合物半導体層２５とをこの順に積層し、各化合物半導体層２４、２５の積層膜２６を形成する。
【００６７】
ここで、本実施形態では、第１の化合物半導体層２４よりも第２の化合物半導体層２５の方がバンドギャップが広くなるように各化合物半導体層２４、２５の材料を選択する。
【００６８】
このような材料の組み合わせはいくつかあるが、以下では第１の化合物半導体層２４としてInGaAs層を形成する。また、第２の化合物半導体層２５は、n型不純物としてシリコンが１×１０19cm-2程度の濃度で均一にドープされたInAlAs層である。
【００６９】
なお、InAlAs層にシリコンをドープするには前述のInAlAs用の成長ガスにシランやジシラン等のシラン系のガスを添加すればよく、更にそのシラン系のガスの流量を調節することでInAlAs層におけるシリコンのドープ量を制御し得る。
【００７０】
各化合物半導体層２４、２５のバンドギャップはそれらの組成比に依存する。例えば、第１の化合物半導体層２４としてi型のIn0.53Ga0.48As層を形成する場合は、そのIn0.53Ga0.48As層のバンドギャップは０．７４eVである。また、第２の化合物半導体層２５としてn型のIn0.52Al0.48As層を形成する場合は、そのIn0.52Al0.48As層のバンドギャップは１．４６eVである。
【００７１】
更に、各化合物半導体層２４、２５の膜厚も特に限定されないが、本実施形態ではこれらの化合物半導体層２４、２５の膜厚を５nm程度とする。このように５nm程度の薄い化合物半導体層２４、２５が積層された構造は超格子構造とも呼ばれる。
【００７２】
また、各化合物半導体層２４、２５の積層数も特に限定されない。この例では、第１の化合物半導体層２４の層数は６層とし、第２の化合物半導体層２５の層数は５層とする。そして、積層膜２６の最上層と最下層には第１の化合物半導体層２４を設ける。
【００７３】
なお、第１の化合物半導体層２４のIn0.53Ga0.48As層と第２の化合物半導体層２５のIn0.52Al0.48As層とは格子整合が図られているが、バンドギャップに差があれば格子整合が図られていなくてもよい。
【００７４】
次に、図６（ｂ）に示すように、積層膜２６の上にフォトレジストを塗布し、それを露光、現像することにより第１のレジスト層３０を形成する。
【００７５】
そして、図７（ａ）に示すように、第１のレジスト層３０をマスクにしながら、チャネル層２２、電子供給層２３、及び積層膜２６をウェットエッチングすることにより、これらの各層に素子分離溝２９を形成する。
【００７６】
このウェットエッチングで使用するエッチング液は特に限定されないが、例えばリン酸と過酸化水素水との混合溶液をエッチング液として使用し得る。
【００７７】
この後に、第１のレジスト層３０は除去される。
【００７８】
続いて、図７（ｂ）に示すように、基板２０の上側全面にフォトレジストを塗布し、それを露光、現像することにより、第１の開口３１ａと第２の開口３１ｂとを備えた第２のレジスト層３１を形成する。
【００７９】
次に、図８（ａ）に示すように、第２のレジスト層３１の上と各開口３１ａ、３１ｂ内に蒸着法で金属積層膜３３を形成する。その金属積層膜３３は、例えば、下から順に厚さが約１０nmのチタン層、厚さが約３０nmのプラチナ層、及び厚さが約３００nmの金層を積層した積層膜である。
【００８０】
次いで、図８（ｂ）に示すように、有機溶剤で第２のレジスト層３１を除去することにより、第１の開口３１ａと第２の開口３１ｂの各々に形成されていた金属積層膜３３をそれぞれソース電極３３ａ及びドレイン電極３３ｂとして積層膜２６の上に残す。このような金属積層膜３３のパターニング方法はリフトオフ法とも呼ばれる。
【００８１】
続いて、図９（ａ）に示すように、基板２０の上側全面に電子線レジストを塗布し、それを電子線で露光した後に現像することにより、ソース電極３３ａとドレイン電極３３ｂとの間に第３の開口３５ａを備えた第３のレジスト層３５を形成する。
【００８２】
そして、図９（ｂ）に示すように、第３の開口３５ａを通じて積層膜２６をウェットエッチングすることにより積層膜２６をパターニングし、第３の開口３５ａの下の積層膜２６に溝２６ｘを形成する。
【００８３】
このパターニングにより、ソース電極３３ａの下の積層膜２６が第１のキャップ層２６ａとして残されると共に、ドレイン電極３３ｂの下の積層膜２６が第２のキャップ層２６ｂとして残され、各キャップ層２６ａ、２６ｂが溝２６ｘで分離される。
【００８４】
その後に、第３のレジスト層３５は除去される。
【００８５】
次に、図１０（ａ）に示す工程について説明する。
【００８６】
まず、基板２０の上側全面に電子線用の第４〜第６のレジスト層４１〜４３をこの順に形成する。
【００８７】
そして、第６のレジスト層４３を電子線で露光した後にそれを現像することにより、第６のレジスト層４３に第４の開口４３ａを形成する。更に、その第４の開口４３ａを通じて第５のレジスト層４２をウェットエッチングして、第４の開口４３ａよりも側面が後退した第５の開口４２ａを第５のレジスト層４２に形成する。
【００８８】
その後に、第５の開口４２ａから露出した第４のレジスト層４１を電子線で露光した後にそれを現像し、溝２６ｘ内の第４のレジスト層４１にホール４１ａを形成する。
【００８９】
次いで、図１０（ｂ）に示すように、第６のレジスト層４３の上に蒸着法により金属積層膜４５を形成する。その金属積層膜４５は、下から順に厚さが１０nmのチタン層、厚さが３０nmのプラチナ層、及び厚さが３００nmの金層を積層した積層膜である。
【００９０】
その金属積層膜４５はホール４１ａと各開口４２ａ、４３ａ内にも形成され、これにより電子供給層２３の上にT字型のゲート電極４５ａが形成される。
【００９１】
その後に、図１１に示すように、有機溶剤で各レジスト層４１〜４３を溶解して除去する。
【００９２】
以上により、本実施形態に係る化合物半導体装置５０の基本構造が完成する。
【００９３】
上記した化合物半導体装置５０によれば、互いにバンドギャップが異なる第１の化合物半導体層２４と第２の化合物半導体層２５とを積層することで超格子構造の第１のキャップ層２６ａを形成する。
【００９４】
図１２は、その第１のキャップ層２６ａのエネルギバンド構造を示す図である。
【００９５】
図１２に示すように、第２の化合物半導体層２５にはn型不純物２５ｘとしてシリコンが均一にドープされており、そのn型不純物２５ｘにより第１の化合物半導体層２４に電子eが誘起される。
【００９６】
また、各化合物半導体層２４、２５のバンドギャップの大きさが異なるため、第１のキャップ層２６ａには量子井戸が形成される。
【００９７】
第１のキャップ層２６ａにおける大部分の電子eは、その量子井戸に閉じ込められると共に、量子井戸の内部において離散的なエネルギEを取り、そのエネルギEに応じた運動量で第１の化合物半導体層２４を基板横方向に自由に走行する。
【００９８】
その結果、図１の例とは異なり、第１のキャップ層２６ａを基板横方向に走行する電子の大部分がn型不純物２５ｘによって散乱されず、不純物散乱に起因して第１のキャップ層２６ａの抵抗が低温下で上昇するのを防止することが可能となる。
【００９９】
しかも、このようにn型の第２の化合物半導体層２５を複数設けることにより、第２の化合物半導体層２５が一層のみの場合と比較して多くの電子eを第１の化合物半導体層２４に誘起することができ、第１のキャップ層２６ａのシート抵抗を低減できる。
【０１００】
また、第２の化合物半導体層２５の膜厚が薄く、電子eが容易に第２の化合物半導体層２５をトンネリングすることができるため、第１のキャップ層２６ａの膜厚方向にも電子eが容易に流れることができる。そして、トンネル電流はn型不純物２５ｘによって散乱されないため、第１のキャップ層２６ａの膜厚方向の抵抗も低い状態に維持することができる。
【０１０１】
このように電子eが第２の化合物半導体層２５を容易にトンネリングできるようにするために、第２の化合物半導体層２５の膜厚を５nm〜１０nm程度に薄くするのが好ましい。
【０１０２】
また、上記のように量子井戸において電子eが離散的なエネルギEを取ることができるようにするためには、第１の化合物半導体層２４の膜厚を５nm〜１０nm程度に薄くするのが好ましい。
【０１０３】
更に、このように第１のキャップ層２６ａの低抵抗化が図られるのと同じ理由によって、その第１のキャップ層２６ａと同じ構造を有する第２のキャップ層２６ｂの低抵抗化も実現できる。
【０１０４】
図１３は、図１１のII-II線に沿った化合物半導体装置５０の全体のバンド構造を示す図である。
【０１０５】
図１３に示すように、この化合物半導体装置５０においては、電子供給層２３から発生した電子eがチャネル層２２に至ることで、チャネル層２２に二次元電子ガス５１が発生する。
【０１０６】
そして、前述のように低温下において第１のキャップ層２６ａが低抵抗化されるため、ソース電極３３ａとチャネル層２２との間に生じるソース抵抗も低温化において低抵抗化することが可能となる。
【０１０７】
特に、本実施形態では、第２の化合物半導体層２５よりもバンドギャップが狭い第１の化合物半導体層２４を第１のキャップ層２６ａの最上層に設けたため、第１のキャップ層２６ａとソース電極３３ａとの間の障壁ΔE1を低くできる。その結果、ソース電極３３ａから第１のキャップ層２６ａにスムーズに電子を供給でき、化合物半導体装置５０のソース抵抗を更に低くすることができる。
【０１０８】
更に、バンドギャップの狭い第１の化合物半導体層２４を第１のキャップ層２６ａの最下層に設けることで、第１のキャップ層２６ａから電子供給層２３に電子を注入するのがバンドギャップの広い第２の化合物半導体層２５により阻害されない。これにより、第１のキャップ層２６ａから電子供給層２３に電子がスムーズに供給されるようになり、化合物半導体装置５０のソース抵抗を一層低減することが可能となる。
【０１０９】
本願発明者は、本実施形態における第１のキャップ層２６ａの抵抗を試算した。
【０１１０】
その計算結果を図１４に示す。
【０１１１】
なお、その試算においては、比較例として図１の第１のキャップ層６を採用し、その第１のキャップ層６の抵抗も計算した。図１を参照して説明したように、この第１のキャップ層６は単層のn型のInGaAs層である。
【０１１２】
また、本実施形態における移動度の試算に際しては第２の化合物半導体層２５の積層数を１層とし、シート抵抗の試算に際しては第２の化合物半導体層２５の積層数を５層とした。
【０１１３】
図１４に示すように、室温（３００K）での電子の移動度は、比較例では２，０００cm2/Vsであるのに対し、本実施形態では１０，０００cm2/Vsであり、室温においても本実施形態の方が移動度が高くなることが判明した。
【０１１４】
また、極低温（４K）での電子の移動度については、比較例では２，５００cm2/Vsであって、室温（３００K）での移動度（２，０００cm2/Vs）よりも高い値となる。
【０１１５】
一方、本実施形態では、極低温（４K）での電子の移動度が６０，０００cm2/Vsとなり、室温での移動度（１０，０００cm2/Vs）からの上昇率が比較例よりも大幅に増加することが明らかとなった。
【０１１６】
また、室温（３００K）でのシート抵抗は本実施形態も比較例も同程度である。
【０１１７】
しかし、極低温（４K）でのシート抵抗は、本実施形態では１０．４Ω／□となり、比較例の値（４９．９Ω／□）よりも低い値となった。
【０１１８】
そして、室温（３００K）と極低温（４K）の各々におけるシート抵抗の比の百分率は、比較例では８０％程度であるのに対し、本実施形態ではこれよりも大幅に低い１７％となった。
【０１１９】
以上の結果から、本実施形態のように第１のキャップ層２６ａを超格子構造とすることが、４K程度の極低温下における第１のキャップ層２６ａの抵抗を低減するのに有効であることが確かめられた。
【０１２０】
このように極低温において低抵抗化が図られるため、本実施形態に係る化合物半導体装置５０は極低温下において低雑音化を実現できる。そのため、例えば電波望遠鏡用の増幅器に化合物半導体装置５０を使用し、その化合物半導体装置５０を極低温にまで冷却することで、雑音が極めて少ない観測結果を得ることが可能となる。
【０１２１】
（第２実施形態）
本実施形態では、以下のようにして第１のキャップ層２６ａを更に低抵抗化する。
【０１２２】
図１５〜図１７は、本実施形態に係る化合物半導体装置の製造途中の断面図である。なお、図１５〜図１７において、第１実施形態と同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１２３】
まず、第１実施形態の図５（ａ）、（ｂ）の工程を行うことにより、図１５（ａ）に示すように、基板２０の上にバッファ層２１、チャネル層２２、及び電子供給層２３がこの順に積層された構造を得る。
【０１２４】
続いて、図１５（ｂ）に示すように、電子供給層２３の上にi型の第１の化合物半導体層２４を５nm程度の厚さに形成する。
【０１２５】
その第１の化合物半導体層２４は、第１実施形態と同様に、MOCVD法で形成されたi型のInGaAs層である。
【０１２６】
次に、図１６（ａ）に示す工程について説明する。
【０１２７】
まず、第１の化合物半導体層２４を形成するのに使用した不図示のチャンバにInAlAs層用の成長ガスを供給し、第１の化合物半導体層２４の上に第２の化合物半導体層２５の下側層２５ａとしてi型のInAlAs層をMOCVD法で２．５nm程度の厚さに形成する。
【０１２８】
第１実施形態で説明したように、そのInAlAs層の成長ガスのうち、Inの原料ガスとしてはトリメチルインジウムやトリエチルインジウムがあり、Alの原料ガスとしてはトリメチルアルミニウムやトリエチルアルミニウムがある。そして、Asの原料ガスとしては例えばアルシンがある。
【０１２９】
そして、チャンバへの成長ガスの供給を一旦停止し、チャンバ内にシリコンの原料ガスであるシラン又はジシランを供給することにより、その原料ガスに下側層２５ａの表面を曝す。これにより、下側層２５ａの表層にn型不純物であるシリコンが５×１０12cm-2程度の濃度でドープされたn型のドープ層２５ｂがプレーナドープにより形成される。
【０１３０】
その後、InAlAs層用の成長ガスを再び上記のチャンバに供給することにより、ドープ層２５ｂの上に上側層２５ｃとしてi型のInAlAs層を２．５nm程度の厚さにMOCVD法で形成する。
【０１３１】
以上により、下側層２５ａと上側層２５ｃとの界面におけるドープ層２５ｂにn型不純物が局在した第２の化合物半導体層２５が得られる。
【０１３２】
次に、図１６（ｂ）に示すように、上記した第１の化合物半導体層２４と第２の化合物半導体層２５とを交互に複数積層することにより積層膜２６を形成する。
【０１３３】
この後は、第１実施形態で説明した図６（ｂ）〜図１１の工程を行うことにより、図１７に示すように、本実施形態に係る化合物半導体装置６０の基本構造を完成させる。
【０１３４】
以上説明した本実施形態によれば、図１６（ａ）に示したように、第２の化合物半導体層２５をいずれもi型の下側層２５ａと上側層２５ｃとの積層構造とし、これらの界面のドープ層２５ｂにn型不純物を局在させる。
【０１３５】
図１８（ａ）は、第１実施形態に係る第１のキャップ層２６ａのエネルギバンド構造を示す図であり、図１８（ｂ）は、本実施形態に係る第１のキャップ層２６ａのエネルギバンド構造を示す図である。
【０１３６】
図１８（ａ）に示すように、各化合物半導体層２４、２５のバンドギャップの差ΔEgが有限であるため、電子eの波動関数φの裾野部分は第２の化合物半導体層２５に重なる。よって、第２の化合物半導体層２５内にもある程度の確率で電子eが存在することになるが、第１実施形態では第２の化合物半導体層２５内に均一にn型不純物２５ｘが分散しているため、第２の化合物半導体層２５内の電子eがn型不純物２５ｘによって散乱される。
【０１３７】
一方、図１８（ａ）に示すように、本実施形態においても上記と同じ理由で電子eの波動関数φの裾野部分が第２の化合物半導体層２５に重なるため、第２の化合物半導体層２５内にもある程度の確率で電子eが存在する。
【０１３８】
但し、本実施形態では下側層２５ａと上側層２５ｃの界面にn型不純物２５ｘが局在しているため、波動関数φの裾野部分とn型不純物２５ｘとが重なり難くなる。
【０１３９】
よって、第２の化合物半導体層２５内に存在する電子eがn型不純物２５ｘによって散乱され難くなり、第１のキャップ層２６ａにおける電子の移動度を第１実施形態よりも高くすることが可能となる。
【０１４０】
特に、下側層２５ａと上側層２５ｃのそれぞれの膜厚を同一にすることで、第２の化合物半導体層２５の両側の各波動関数φからn型不純物２５ｘを均等に離すことができる。その結果、第２の化合物半導体層２５の表面と裏面の両方に存在する電子eがn型不純物２５ｘによって散乱され難くなるため、電子の移動度を更に高めることができる。
【０１４１】
（第３実施形態）
本実施形態では、以下のようにして更にソース抵抗を低減する。
【０１４２】
図１９〜図２０は、本実施形態に係る化合物半導体装置の製造途中の断面図である。なお、図１９〜図２０において、第１実施形態と同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１４３】
まず、第１実施形態の図５（ａ）、（ｂ）の工程を行うことにより、図１９（ａ）に示すように、基板２０の上にバッファ層２１、チャネル層２２、及び電子供給層２３がこの順に積層された構造を得る。
【０１４４】
次に、図１９（ｂ）に示すように、電子供給層２３を形成したのと同じチャンバ内において成長ガスを交互に切り替えることにより、MOCVD法でi型の第１の化合物半導体層２４とn型の第２の化合物半導体層２５とを交互に複数積層し、積層膜２６を形成する。
【０１４５】
これらの化合物半導体層のうち、i型の第１の化合物半導体層２４は厚さが５nｍのInGaAs層である。
【０１４６】
また、n型の第２の化合物半導体層２５は、第１実施形態と同様にn型不純物としてシリコンが１×１０19cm-2程度の濃度で均一にドープされた厚さが５nmのInAlAs層である。
【０１４７】
但し、本実施形態では、積層膜２６の最上層に近づくにつれそのInAlAs層におけるAlの組成比を低くすることにより、最上層に近づくにつれて第２の化合物半導体層２５のバンドギャップを狭くする。このようにAlの組成比を低くするには、第２の化合物半導体層２５の成長ガスに含まれるトリメチルアルミニウムやトリエチルアルミニウム等のAlの原料ガスの流量比を低くすればよい。
【０１４８】
この例では第２の化合物半導体層２５の層数を５層とし、最上層から数えて１〜２層目までの第２の化合物半導体層２５の材料を上から順にIn0.65Al0.35As、In0.60Al0.40As、In0.55Al0.45Asとする。そして、これよりも下の３層の第２の化合物半導体層２５の材料はいずれもIn0.52Al0.48Asとする。
【０１４９】
この後は、第１実施形態で説明した図６（ｂ）〜図１１の工程を行うことにより、図２０に示すように、本実施形態に係る化合物半導体装置７０の基本構造を完成させる。
【０１５０】
以上説明した本実施形態によれば、第１のキャップ層２６ａにおける複数の第２の化合物半導体層２５の各々のバンドギャップを、第１のキャップ層２６ａの最上層に近づくにつれて狭くする。
【０１５１】
図２１は、図２０のIII-III線に沿った化合物半導体装置７０の全体のバンド構造を示す図である。
【０１５２】
図２１に示すように、前述のように第１のキャップ層２６ａの最上層に近づくにつれて第２の化合物半導体層２５の各々のバンドギャップを狭くした結果、ソース電極３３ａと最上層の第２の化合物半導体層２５との間の障壁の高さΔE2を低くできる。
【０１５３】
その結果、ソース電極３３ａと第１のキャップ層２６ａとの間に生じるオーミックコンタクト抵抗が低減し、ソース抵抗を更に低くすることが可能となる。
【０１５４】
なお、上記ではn型の第２の化合物半導体層２５に均一にn型不純物をドープしたが、第２実施形態のようにプレーナドープにより第２の化合物半導体層２５にn型不純物をドープしてもよい。
【０１５５】
（その他の実施形態）
上記した第１〜第３実施形態では化合物半導体装置としてInP HEMTを製造したが、そのInP HEMTにおける各層の材料は上記に限定されない。更に、化合物半導体装置もInP HEMTに限定されない。
【０１５６】
本実施形態では、化合物半導体装置や各層のバリエーションについて説明する。
【０１５７】
＜InP HEMT＞
図２２は、第１〜第３実施形態と同様に化合物半導体装置としてInP HEMTを製造する場合における各層の材料の他の例について示す図である。
【０１５８】
図２２に示すように、第１の化合物半導体層２４の材料としては、第１実施形態で説明したi型のInGaAsの他に、i型のInAsを採用し得る。この場合、第２の化合物半導体層２５の材料としてはn型のInAlAsやn型のInGaAsを採用し得る。
【０１５９】
＜GaN HEMT＞
図２３は、化合物半導体装置としてGaN HEMTを製造する場合の各層の材料の例について示す図である。
【０１６０】
GaN HEMTは、チャネル層２２がGaN層のHEMTである。この場合は、基板２０としてGaN基板を採用し、電子供給層２３の材料としてn型のAlGaNを採用し得る。また、第１の化合物半導体層２４の材料は例えばi型のInGaNであり、第２の化合物半導体層２５の材料はいずれもn型のGaN又はAlGaNである。
【０１６１】
＜GaAs HEMT＞
図２４は、化合物半導体装置としてGaAs HEMTを製造する場合の各層の材料の例について示す図である。
【０１６２】
GaAs HEMTは、チャネル層２２がGaAs層のHEMTである。この場合は、基板２０としてGaAs基板を採用し、電子供給層２３の材料としてn型のAlGaAsを採用し得る。また、第１の化合物半導体層２４の材料は例えばいずれもi型のGaAs又はInGaAsであり、第２の化合物半導体層２５の材料はn型のAlGaAsである。
【０１６３】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１６４】
（付記１）  基板と、
前記基板の上方に形成されたチャネル層と、
前記チャネル層の上に形成された電子供給層と、
前記電子供給層の上に互いに間隔をおいて形成された第１のキャップ層及び第２のキャップ層と、
前記第１のキャップ層の上に形成されたソース電極と、
前記第２のキャップ層の上に形成されたドレイン電極と、
前記第１のキャップ層と前記第２のキャップ層の間における前記電子供給層の上に形成されたゲート電極とを備え、
前記第１のキャップ層と前記第２のキャップ層の各々が、i型の第１の化合物半導体層と、前記第１の化合物半導体層よりもバンドギャップが広いn型の第２の化合物半導体層とが交互に複数積層された積層膜であることを特徴とする化合物半導体装置。
【０１６５】
（付記２）  前記第２の化合物半導体層は、
i型の化合物半導体を材料とする下側層と、
前記下側層の上に形成され、前記i型の化合物半導体を材料とする上側層とを有し、
前記下側層と前記上側層との界面にn型不純物が局在していることを特徴とする付記１に記載の化合物半導体装置。
【０１６６】
（付記３）  前記下側層と前記上側層の各々の膜厚が等しいことを特徴とする付記２に記載の化合物半導体装置。
【０１６７】
（付記４）  複数の前記第２の化合物半導体層の各々のバンドギャップは、前記積層膜の最上層に近づくにつれて狭くなることを特徴とする付記１に記載の化合物半導体装置。
【０１６８】
（付記５）  前記積層膜の最上層は、前記第１の化合物半導体層であることを特徴とする付記１に記載の化合物半導体装置。
【０１６９】
（付記６）  前記積層膜の最下層は、前記第１の化合物半導体層であることを特徴とする付記１に記載の化合物半導体装置。
【０１７０】
（付記７）  基板の上方にチャネル層を形成する工程と、
前記チャネル層の上に電子供給層を形成する工程と、
前記電子供給層の上に、i型の第１の化合物半導体層と、前記第１の化合物半導体層よりもバンドギャップが広いn型の第２の化合物半導体層とを交互に複数形成することにより、前記第１の化合物半導体層と前記第２の化合物半導体層の積層膜を形成する工程と、
前記積層膜をパターニングすることにより、互いに間隔がおかれた第１のキャップ層と第２のキャップ層とを形成する工程と、
前記第１のキャップ層の上にソース電極を形成する工程と、
前記第２のキャップ層の上にドレイン電極を形成する工程と、
前記第１のキャップ層と前記第２のキャップ層の間における前記電子供給層の上にゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【０１７１】
（付記８）  前記第２の化合物半導体層を形成する工程は、
i型の化合物半導体を材料とする下側層を形成する工程と、
n型不純物を含むガスに前記下側層の表面を曝す工程と、
前記ガスに前記下側層の前記表面を曝した後、前記表面の上に、前記i型の化合物半導体を材料とする上側層を形成し、前記下側層と前記上側層とを前記第２の化合物半導体層にする工程とを有することを特徴とする付記７に記載の化合物半導体装置の製造方法。
【０１７２】
（付記９）  前記下側層と前記上側層の各々の膜厚が等しいことを特徴とする付記７に記載の化合物半導体装置の製造方法。
【符号の説明】
【０１７３】
１、５０、６０、７０…化合物半導体装置、２…InP基板、３…バッファ層、４…チャネル層、５…電子供給層、５ａ…スペーサ層、５ｂ…ドープ層、５ｃ…バリア層、６…第１のキャップ層、７…第２のキャップ層、８…ソース電極、９…ドレイン電極、１０…ゲート電極、１１…二次元電子ガス、２０…化合物半導体基板、２１…バッファ層、２２…チャネル層、２３…電子供給層、２３ａ…スペーサ層、２３…ドープ層、２３ｃ…バリア層、２４…第１の化合物半導体層、２５…第２の化合物半導体層、２５ａ…下側層、２５ｂ…ドープ層、２５ｃ…上側層、２６…積層膜、２６ｘ…溝、２９…素子分離溝、３０…第１のレジスト層、３１…第２のレジスト層、３１ａ…第１の開口、３１ｂ…第２の開口、３３…金属積層膜、３３ａ…ソース電極、３３ｂ…ドレイン電極、３５…第３のレジスト層、３５ａ…第３の開口、４１…第４のレジスト層、４１ａ…ホール、４２…第５のレジスト層、４２ａ…第５の開口、４３…第６のレジスト層、４３ａ…第４の開口、４５…金属積層膜、４５ａ…ゲート電極。
【図１】
2018032765.tif 000003
【図２】
2018032765.tif 000004
【図３】
2018032765.tif 000005
【図４】
2018032765.tif 000006
【図５】
2018032765.tif 000007
【図６】
2018032765.tif 000008
【図７】
2018032765.tif 000009
【図８】
2018032765.tif 000010
【図９】
2018032765.tif 000011
【図１０】
2018032765.tif 000012
【図１１】
2018032765.tif 000013
【図１２】
2018032765.tif 000014
【図１３】
2018032765.tif 000015
【図１４】
2018032765.tif 000016
【図１５】
2018032765.tif 000017
【図１６】
2018032765.tif 000018
【図１７】
2018032765.tif 000019
【図１８】
2018032765.tif 000020
【図１９】
2018032765.tif 000021
【図２０】
2018032765.tif 000022
【図２１】
2018032765.tif 000023
【図２２】
2018032765.tif 000024
【図２３】
2018032765.tif 000025
【図２４】
2018032765.tif 000026