(57)【要約】【課題】  サージ電圧を抑制することが可能であるとともに小型なゲート電位制御装置を提供する。【解決手段】  ゲート電位制御装置であって、オン用スイッチング素子とオフ用スイッチング素子を有する。前記オフ用スイッチング素子を介して前記ゲートを放電するオフ動作において、前記メインスイッチング素子の主電極間の主電圧が、オン電圧からサージ電圧のピーク値まで上昇し、その後、オフ電圧に低下するように変化する。前記ゲート電位制御装置は、前記オフ動作において前記主電圧が前記オン電圧から立ち上がるタイミングから一定時間経過したタイミングと前記主電圧が前記ピーク値に達するタイミングまでの期間の少なくとも一部の期間において、前記オン用スイッチング素子と前記オフ用スイッチング素子の両方をオフにする。【選択図】図２
2018157617.tif 000002
【特許請求の範囲】
【請求項１】
メインスイッチング素子のゲート電位を制御するゲート電位制御装置であって、
一方の主端子がゲートオン電位に接続されており、他方の主端子が前記メインスイッチング素子のゲートに接続されているオン用スイッチング素子と、
一方の主端子が前記ゲートに接続されており、他方の主端子が前記ゲートオン電位よりも低いゲートオフ電位に接続されているオフ用スイッチング素子、
を有しており、
前記オフ用スイッチング素子を介して前記ゲートを放電することで前記メインスイッチング素子をオフさせるオフ動作において、前記メインスイッチング素子の主電極間の主電圧が、オン電圧からサージ電圧のピーク値まで上昇し、その後、前記ピーク値よりも低く前記オン電圧よりも高いオフ電圧に低下するように変化し、
前記オフ動作において前記主電圧が前記オン電圧から立ち上がるタイミングから一定時間経過したタイミングと前記主電圧が前記ピーク値に達するタイミングまでの期間の少なくとも一部の期間において、前記オン用スイッチング素子と前記オフ用スイッチング素子の両方をオフにするゲート電位制御装置。
【請求項２】
前記ゲート電位を検出する検出器を有しており、
前記オフ動作において前記ゲート電位の低下速度が緩くなるタイミングに基づいて、前記オン用スイッチング素子と前記オフ用スイッチング素子の両方をオフにする前記期間の開始タイミングを制御する請求項１のゲート電位制御装置。
【請求項３】
前記メインスイッチング素子の主電流を検出する検出器を有しており、
前記オフ動作において前記主電流が減少を開始するタイミングに基づいて、前記オン用スイッチング素子と前記オフ用スイッチング素子の両方をオフにする前記期間の開始タイミングを制御する請求項１のゲート電位制御装置。
【請求項４】
前記オン用スイッチング素子と前記オフ用スイッチング素子の両方をオフにする前記期間の終了タイミングが、前記主電圧が前記ピーク値に達するタイミングよりも前である請求項１〜３のいずれか一項のゲート電位制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、ゲート電位制御装置に関する。
【０００２】
スイッチング素子のオフ動作において、スイッチング素子の主電極間の電圧が瞬間的に高くなる場合がある。このように瞬間的に高くなる電圧は、サージ電圧と呼ばれる。
【０００３】
特許文献１に、スイッチング素子をオフするときにサージ電圧を抑制することが可能なゲート電位制御装置が開示されている。ゲート電位制御装置は、スイッチング素子のゲート電位を制御する。なお、以下では、ゲート電位制御装置の制御対象のスイッチング素子を、メインスイッチング素子という場合がある。特許文献１のゲート電位制御装置では、メインスイッチング素子のオフ動作において、ゲートオフ抵抗（ゲートとオフ電位の間に接続されている抵抗であって、ゲートを放電するための抵抗）の抵抗値を切り換えることができる。オフ動作の初期においてはゲートオフ抵抗の抵抗値を低くし、オフ動作の後期においてはゲートオフ抵抗の抵抗値を高くする。このため、オフ動作の後期（すなわち、サージ電圧が発生する期間）においては、メインスイッチング素子の主電極間の電圧の上昇速度が遅くなり、サージ電圧を抑制することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７３０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１のゲート電位制御装置は、ゲートオフ抵抗に用いるための複数の抵抗値が異なる抵抗と、オフ用の電流経路に用いる抵抗を切り換えるためのスイッチング素子（制御用スイッチング素子）を備えている必要がある。このため、ゲート電位制御装置が大型化する。したがって、本明細書では、サージ電圧を抑制することが可能であるとともに小型なゲート電位制御装置を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示するゲート電位制御装置は、メインスイッチング素子のゲート電位を制御する。ゲート電位制御装置は、一方の主端子がゲートオン電位に接続されているとともに他方の主端子が前記メインスイッチング素子のゲートに接続されているオン用スイッチング素子と、一方の主端子が前記ゲートに接続されているとともに他方の主端子が前記ゲートオン電位よりも低いゲートオフ電位に接続されているオフ用スイッチング素子を有している。前記オフ用スイッチング素子を介して前記ゲートを放電することで前記メインスイッチング素子をオフさせるオフ動作において、前記メインスイッチング素子の主電極間の主電圧が、オン電圧からサージ電圧のピーク値まで上昇し、その後、前記ピーク値よりも低くて前記オン電圧よりも高いオフ電圧に低下するように変化する。前記ゲート電位制御装置は、前記オフ動作において前記主電圧が前記オン電圧から立ち上がるタイミングから一定時間経過したタイミングと前記主電圧が前記ピーク値に達するタイミングまでの期間の少なくとも一部の期間において、前記オン用スイッチング素子と前記オフ用スイッチング素子の両方をオフにする。
【０００７】
なお、オン用スイッチング素子の前記一方の主端子は、ゲートオン電位に直接接続されていてもよいし、抵抗等の他の素子を介してゲートオン電位に接続されていてもよい。また、オン用スイッチング素子の前記他方の主端子は、メインスイッチング素子のゲートに直接接続されていてもよいし、抵抗等の他の素子を介してメインスイッチング素子のゲートに接続されていてもよい。また、オフ用スイッチング素子の前記一方の主端子は、メインスイッチング素子のゲートに直接接続されていてもよいし、抵抗等の他の素子を介してメインスイッチング素子のゲートに接続されていてもよい。また、オフ用スイッチング素子の前記他方の主端子は、ゲートオフ電位に直接接続されていてもよいし、抵抗等の他の素子を介してゲートオフ電位に接続されていてもよい。
【０００８】
このゲート電位制御装置では、オン用スイッチング素子とオフ用スイッチング素子の両方をオフにする期間がサージ電圧のピーク値の発生前に設定されている。このため、主電圧がピーク値に到達する前に、オン用スイッチング素子とオフ用スイッチング素子の両方がオフとなる。すると、メインスイッチング素子のゲートがフローティングし、メインスイッチング素子の高電位側主電極とゲートとの間の容量結合によって、ゲートの電位が上昇する。これによって、スイッチング素子が比較的低インピーダンスの状態となり、主電圧の上昇速度が遅くなる。したがって、その後に発生するサージ電圧のピーク値が低くなる。すなわち、サージ電圧が抑制される。また、このゲート電位制御装置は、オン用スイッチング素子とオフ用スイッチング素子の両方をオフすることでサージ電圧を抑制するので、サージ電圧の抑制のために複数のゲートオフ抵抗を用いる必要が無い。したがって、ゲート電位制御装置を小型化することができる。
【図面の簡単な説明】
【０００９】
【図１】ゲート電位制御装置の回路図。
【図２】ゲート電位制御方法を示すグラフ。
【図３】変形例のゲート電位制御装置の回路図。
【発明を実施するための形態】
【００１０】
図１に示す実施形態のゲート電位制御装置１０は、メインスイッチング素子９０を制御する。メインスイッチング素子９０は、ＮＭＯＳ（ｎチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor））であり、ドレイン９０ｄ、ソース９０ｓ及びゲート９０ｇを有している。メインスイッチング素子９０は、インバータやＤＣ−ＤＣコンバータ等において、大電流が流れる経路を切り換えるために用いられる。ゲート電位制御装置１０は、メインスイッチング素子９０のゲート電位Ｖｇｓ（すなわち、ゲート９０ｇの電位）を制御する。ゲート電位制御装置１０は、制御回路１２、ＰＭＯＳ駆動回路２０、ＰＭＯＳ（ｐチャネル型のＭＯＳＦＥＴ）２２、ゲートオン抵抗Ｒ１、ＮＭＯＳ駆動回路３０、ＮＭＯＳ３２、ゲートオフ抵抗Ｒ２及びゲート電位検出回路４０を有している。
【００１１】
制御回路１２は、ＩＣ等によって構成されている。制御回路１２は、ゲート電位検出回路４０及びＮＭＯＳ駆動回路３０に接続されている。また、制御回路１２は、レベルシフタ２４を介してＰＭＯＳ駆動回路２０に接続されている。制御回路１２は、外部から送信される信号Ｍ１を受信する。図２に示すように、信号Ｍ１は、電位Ｖｏｎ１と０Ｖの間で変動する信号である。なお、本明細書において、０Ｖは、メインスイッチング素子９０のソース９０ｓと同電位を意味する。電位Ｖｏｎ１は、０Ｖよりも高い。信号Ｍ１が電位Ｖｏｎ１であることは、メインスイッチング素子９０をオンすべきことを示しており、信号Ｍ１が０Ｖであることは、メインスイッチング素子９０をオフすべきことを指令している。また、制御回路１２は、ゲート電位検出回路４０から送信される検出値（ゲート電位Ｖｇｓの検出値）を受信する。制御回路１２は、受信した信号Ｍ１とゲート電位Ｖｇｓに基づいて、信号ＭＮと信号ＭＰを生成する。生成された信号ＭＮは、制御回路１２からＮＭＯＳ駆動回路３０へ送信される。図２に示すように、信号ＭＮは、電位Ｖｏｎ１と０Ｖの間で変動する信号である。また、生成された信号ＭＰは、レベルシフタ２４を介して制御回路１２からＰＭＯＳ駆動回路２０へ送信される。レベルシフタ２４は、制御回路１２が送信した信号ＭＰの基準電位を上昇させ、基準電位を上昇させた信号ＭＰをＰＭＯＳ駆動回路２０へ送信する。レベルシフタ２４を通過後の信号ＭＰ（すなわち、ＰＭＯＳ駆動回路２０が受信する信号ＭＰ）は、図２に示すように、電位Ｖｏｎ２と電位Ｖｏｆｆ２の間で変動する信号である。電位Ｖｏｆｆ２は、０Ｖよりも高い電位であり、電位Ｖｏｎ２は、電位Ｖｏｎ１及び電位Ｖｏｆｆ２よりも高い電位である。
【００１２】
ＰＭＯＳ駆動回路２０は、ＩＣ等によって構成されている。ＰＭＯＳ駆動回路２０は、ＰＭＯＳ２２のゲートに接続されている。ＰＭＯＳ駆動回路２０は、受信した信号ＭＰに基づいてＰＭＯＳ２２のゲートの電位を制御する。これによって、ＰＭＯＳ駆動回路２０は、ＰＭＯＳ２２をスイッチングさせる。ＰＭＯＳ駆動回路２０は、信号ＭＰが電位Ｖｏｎ２であるときにＰＭＯＳ２２をオンさせ、信号ＭＰが電位Ｖｏｆｆ２であるときにＰＭＯＳ２２をオフさせる。
【００１３】
ＰＭＯＳ２２は、高電位配線５０とメインスイッチング素子９０のゲート９０ｇの間に接続されている。高電位配線５０は、電位Ｖｏｎ２が印加されている配線である。ＰＭＯＳ２２のソースは、高電位配線５０に接続されている。ＰＭＯＳ２２のドレインは、ゲートオン抵抗Ｒ１の一端に接続されている。ゲートオン抵抗Ｒ１の他端は、ゲート９０ｇに接続されている。したがって、ＰＭＯＳ２２がオンすると、高電位配線５０からＰＭＯＳ２２とゲートオン抵抗Ｒ１を介してゲート９０ｇに向かって電流が流れ、ゲート９０ｇを充電することができる。
【００１４】
ＮＭＯＳ駆動回路３０は、ＩＣ等によって構成されている。ＮＭＯＳ駆動回路３０は、ＮＭＯＳ３２のゲートに接続されている。ＮＭＯＳ駆動回路３０は、受信した信号ＭＮに基づいてＮＭＯＳ３２のゲートの電位を制御する。これによって、ＮＭＯＳ駆動回路３０は、ＮＭＯＳ３２をスイッチングさせる。ＮＭＯＳ駆動回路３０は、信号ＭＮが電位Ｖｏｎ１であるときにＮＭＯＳ３２をオンさせ、信号ＭＮが０ＶであるときにＮＭＯＳ３２をオフさせる。
【００１５】
ＮＭＯＳ３２は、メインスイッチング素子９０のゲート９０ｇとグランド５２（０Ｖが印加されている配線）の間に接続されている。ＮＭＯＳ３２のドレインは、ゲートオフ抵抗Ｒ２の一端に接続されている。ゲートオフ抵抗Ｒ２の他端は、ゲート９０ｇに接続されている。ＮＭＯＳ３２のソースは、グランド５２に接続されている。したがって、ＮＭＯＳ３２がオンすると、ゲート９０ｇから、ゲートオフ抵抗Ｒ２とＮＭＯＳ３２を介してグランド５２に向かって電流が流れ、ゲート９０ｇを放電することができる。
【００１６】
ゲート電位検出回路４０は、メインスイッチング素子９０のゲート電位Ｖｇｓを検出する。ゲート電位検出回路４０は、ゲート電位Ｖｇｓの検出値を制御回路１２に送信する。
【００１７】
次に、ゲート電位制御装置１０がメインスイッチング素子９０をオンからオフに切り換えるオフ動作について説明する。図２は、オフ動作における各値の変化を示している。なお、図２のドレイン−ソース間電流Ｉｄｓ（以下、ドレイン電流Ｉｄｓという）は、ドレイン９０ｄからソース９０ｓに流れる電流である。なお、図２のドレイン−ソース間電圧Ｖｄｓ（以下、ドレイン電圧Ｖｄｓという）は、ドレイン９０ｄとソース９０ｓの間の電圧である。ドレイン電圧Ｖｄｓのグラフにおいては、実線が実施形態のゲート電位制御装置１０の値を示しており、破線は比較例のゲート電位制御装置の値を示している。また、図２に示す期間Ｐ０〜Ｐ５の間において、ゲート電位検出回路４０は、ゲート電位Ｖｇｓを検出してその検出値を制御回路１２に送信する処理を繰り返し実行する。
【００１８】
図２のタイミングｔ１は、オフ動作の開始タイミングを表している。タイミングｔ１より前の期間Ｐ０においては、信号Ｍ１が電位Ｖｏｎ１（メインスイッチング素子９０をオンすべきことを示す電位）に維持されている。信号Ｍ１が電位Ｖｏｎ１である間は、制御回路１２は信号ＭＰを電位Ｖｏｎ２に制御し、信号ＭＮを０Ｖに制御する。したがって、期間Ｐ０においては、ＰＭＯＳ駆動回路２０がＰＭＯＳ２２をオン状態に維持し、ＮＭＯＳ駆動回路３０がＮＭＯＳ３２をオフ状態に維持する。このため、メインスイッチング素子９０のゲート９０ｇは、ＰＭＯＳ２２とゲートオン抵抗Ｒ１を介して高電位配線５０に接続されている。したがって、期間Ｐ０においては、ゲート９０ｇに高電位配線５０の電位Ｖｏｎ２が印加されている。電位Ｖｏｎ２は、メインスイッチング素子９０のゲート閾値よりも高い。したがって、期間Ｐ０においては、メインスイッチング素子９０がオンしており、ドレイン電流Ｉｄｓが高く、ドレイン電圧Ｖｄｓがオン電圧Ｖｄｓ１に維持されている。なお、オン電圧Ｖｄｓ１は、メインスイッチング素子９０がオンしているときのドレイン９０ｄとソース９０ｓの間の電圧であり、主にメインスイッチング素子９０の特性によって定まる電圧である。
【００１９】
タイミングｔ１において、信号Ｍ１が電位Ｖｏｎ１から０Ｖに変化する。すると、制御回路１２は、信号ＭＰを電位Ｖｏｎ２から電位Ｖｏｆｆ２に引き下げるとともに、信号ＭＮを０Ｖから電位Ｖｏｎ１に引き上げる。すると、ＰＭＯＳ駆動回路２０がＰＭＯＳ２２をオフさせ、ＮＭＯＳ駆動回路３０がＮＭＯＳ３２をオンさせる。ＰＭＯＳ２２がオフすることで、ゲート９０ｇが高電位配線５０から切断される。また、ＮＭＯＳ３２がオンすることで、ゲート９０ｇがゲートオフ抵抗Ｒ２とＮＭＯＳ３２を介してグランド５２に接続される。このため、ゲート９０ｇからグランド５２に向かって電流が流れ、ゲート９０ｇが放電される。このため、タイミングｔ１の直後の期間Ｐ１の間に、ゲート電位Ｖｇｓが低下する。
【００２０】
タイミングｔ２において、ゲート電位Ｖｇｓが電位Ｖｍｒ（いわゆる、ミラー電位）まで低下する。すると、その直後の期間Ｐ２において、ドレイン電流Ｉｄｓが減少し始めるとともに、ドレイン電圧Ｖｄｓが上昇し始める。また、期間Ｐ２においてドレイン電流Ｉｄｓが減少し始めると、ミラー効果によって、ゲート電位Ｖｇｓの低下速度が緩くなる。制御回路１２は、オフ動作の開始時からゲート電位Ｖｇｓを監視している。より詳細には、制御回路１２は、オフ動作の開始以降に、ゲート電位Ｖｇｓの低下速度が一定値以下であるか否かを監視している。期間Ｐ２においてゲート電位Ｖｇｓの低下速度が一定値以下となるため、制御回路１２は、タイミングｔ２の直後に、ゲート電位Ｖｇｓの低下速度が一定値以下となったことを検出する。すると、タイミングｔ２から一定時間が経過したタイミングｔ３において、制御回路１２は、信号ＭＮをＶｏｎ１から０Ｖに引き下げる。タイミングｔ２からタイミングｔ３までの時間は、予め制御回路１２に設定されている時間である。信号ＭＮがＶｏｎ１から０Ｖに引き下げられるので、タイミングｔ３においてＮＭＯＳ３２がオフする。つまり、タイミングｔ３の直後の期間Ｐ３においては、ＰＭＯＳ２２とＮＭＯＳ３２の両方がオフしている。このため、メインスイッチング素子９０のゲート９０ｇがフローティングとなる。ゲート９０ｇがフローティングになると、ゲート９０ｇとドレイン９０ｄの間に存在する寄生容量９２を介した容量結合によって、ゲート電位Ｖｇｓがわずかに上昇する。このため、期間Ｐ３においては、その直前の期間Ｐ２よりも、ゲート電位Ｖｇｓがわずかに高くなる。このため、期間Ｐ３においては、メインスイッチング素子９０のインピーダンスが低くなる。このため、期間Ｐ３において、ドレイン電圧Ｖｄｓの上昇速度が、期間Ｐ２に比べて緩やかになる。すなわち、期間Ｐ２から期間Ｐ３に亘ってドレイン電圧Ｖｄｓは上昇し続けるが、期間Ｐ３では期間Ｐ２よりもドレイン電圧Ｖｄｓの上昇速度が遅い。
【００２１】
制御回路１２は、タイミングｔ３から一定時間経過後のタイミングｔ４に、信号ＭＮを０Ｖから電位Ｖｏｎ１に戻す。タイミングｔ３からタイミングｔ４までの時間は、制御回路１２に予め設定されている時間である。タイミングｔ４は、サージ電圧Ｖｓｇの影響によってドレイン電圧Ｖｄｓがピーク値Ｖｓｇｐとなるタイミングｔ５よりも前のタイミングとなるように、タイミングｔ３からタイミングｔ４までの時間が設定されている。タイミングｔ４で信号ＭＮが電位Ｖｏｎ１に上昇すると、ＮＭＯＳ３２が再度オンする。すると、ゲート９０ｇがグランド５２に接続され、ゲート電位Ｖｇｓがわずかに引き下げられる。タイミングｔ４の直後の期間Ｐ４でも、ドレイン電圧Ｖｄｓの上昇速度は期間Ｐ３からあまり変わらない。
【００２２】
期間Ｐ４の最後に、サージ電圧Ｖｓｇが発生する。サージ電圧Ｖｓｇの影響によって、タイミングｔ５において、ドレイン電圧Ｖｄｓがピーク値Ｖｓｇｐとなる。ピーク値Ｖｓｇｐが発生した後の期間Ｐ５において、ドレイン電圧Ｖｄｓは、電圧Ｖｄｓ２まで低下し、電圧Ｖｄｓ２で安定する。電圧Ｖｄｓ２は、ピーク値Ｖｓｇｐよりも低く、オン電圧Ｖｄｓ１よりも高い電圧である。また、期間Ｐ５の間に、ゲート電位Ｖｇｓは０Ｖまで低下し、ドレイン電流Ｉｄｓは略０Ａまで低下する。これによって、メインスイッチング素子９０のオフ動作が完了する。
【００２３】
上述したように、図２のドレイン電圧Ｖｄｓの破線のグラフは、比較例のゲート電位制御装置の値を示している。比較例のゲート電位制御装置では、オフ動作中においてＮＭＯＳ３２が常にオンしている。このため、期間Ｐ３におけるゲート電位Ｖｇｓの上昇が起こらず、メインスイッチング素子９０のインピーダンスが低くならない。その結果、期間Ｐ３において、ドレイン電圧Ｖｄｓの上昇速度が緩くならず、サージ電圧Ｖｓｇが発生するまでドレイン電圧Ｖｄｓが速い速度で上昇する。その結果、サージ電圧Ｖｓｇのピーク値Ｖｓｇｐが実施形態よりも高くなる。
【００２４】
以上に説明したように、実施形態のゲート電位制御装置１０によれば、比較例のゲート電位制御装置よりも、サージ電圧Ｖｓｇのピーク値Ｖｓｇｐを抑制することができる。また、サージ電圧の抑制によって、メインスイッチング素子９０がオフするときに生じる損失（ターンオフ損失）を低減することができる。
【００２５】
また、実施形態のゲート電位制御装置１０では、オフ動作においてドレイン電圧Ｖｄｓがオン電圧Ｖｄｓ１から立ち上がるタイミングｔ２から一定時間経過したタイミングｔ３において、ＮＭＯＳ３２をオフさせる。このため、タイミングｔ２からタイミングｔ３の間の期間Ｐ２においては、ドレイン電圧Ｖｄｓの上昇速度が速い。期間Ｐ２におけるドレイン電圧Ｖｄｓの上昇速度は、サージ電圧Ｖｓｇの大きさに影響しない。したがって、期間Ｐ２におけるドレイン電圧Ｖｄｓの上昇速度が速くても、サージ電圧Ｖｓｇの抑制が可能である。また、実施形態のゲート電位制御装置１０では、ドレイン電圧Ｖｄｓの立ち上がり直後の期間Ｐ２においてドレイン電圧Ｖｄｓの上昇速度を速くし、その後のサージ電圧Ｖｓｇの発生前の期間Ｐ３においてドレイン電圧Ｖｄｓの上昇速度を遅くするので、サージ電圧Ｖｓｇを抑制しながら、メインスイッチング素子９０を比較的早い速度でスイッチングさせることができる。
【００２６】
また、上述した実施形態のゲート電位制御装置１０は、ゲートオフ抵抗Ｒ２の抵抗値を変化させるのではなく、ゲート９０ｇをフローティングさせてメインスイッチング素子９０のインピーダンスを低下させることでドレイン電圧Ｖｄｓの上昇速度を調節する。ドレイン電圧Ｖｄｓの上昇速度を調整するためにゲートオフ抵抗を複数備える必要が無いので、ゲート電位制御装置１０の小型化が可能である。また、ドレイン電圧Ｖｄｓの上昇速度調整のためにゲートオフ抵抗を複数備える必要が無いので、ゲートオフ抵抗の抵抗値の誤差の影響が少なく、オフ動作を安定して行うことができる。また、本実施形態のようにゲート９０ｇをフローティングさせる方法では、単一のＮＭＯＳ３２をオフするだけでドレイン電圧Ｖｄｓの上昇速度を低くすることができる。ＮＭＯＳ３２のスイッチング速度が速いので、ドレイン電圧Ｖｄｓの上昇速度が遅い期間Ｐ３を短くすることができる。期間Ｐ３を短くすることで、期間Ｐ２を長くすることができるので、メインスイッチング素子９０のスイッチング速度をより速くすることができる。すなわち、ゲートオフ抵抗の抵抗値を変化させてドレイン電圧の上昇速度を制御するゲート電位制御装置よりも、本実施形態のゲート電位制御装置１０は、メインスイッチング素子の高速なスイッチングを実現することができる。
【００２７】
また、期間Ｐ３において、ＮＭＯＳ３２をオフさせるだけでなく、ＰＭＯＳ２２をオンさせることも考え得る。しかしながら、ＰＭＯＳ２２のキャリアはホールであるので、ＰＭＯＳ２２のスイッチング速度は遅い。したがって、極めて短い期間Ｐ３においてＰＭＯＳ２２をオンさせることは困難である。また、ＰＭＯＳ２２をオンさせると、期間Ｐ３においてゲート電位Ｖｇｓが必要以上に上昇するおそれがある。このように、ＰＭＯＳ２２をオンさせると、期間Ｐ３におけるゲート電位Ｖｇｓの正確な制御が困難となる。これに対し、実施形態のゲート電位制御装置１０では、期間Ｐ３においてＰＭＯＳ２２をオンさせずにゲート９０ｇをフローティングさせることでゲート電位Ｖｇｓの正確な制御を可能としている。これによって、オフ動作をより安定して行うことが可能とされている。
【００２８】
なお、上述した実施形態では、サージ電圧Ｖｓｇのピーク値Ｖｓｇｐが抑制される点について説明した。しかしながら、実施形態と比較例とで同程度のピーク値Ｖｓｇｐが得られるように各条件を設定した場合には、実施形態では比較例よりもスイッチング速度が速くなる。この場合にも、実施形態の構成でスイッチング損失の低減が可能である。
【００２９】
なお、上述した実施形態では、ゲート電位Ｖｇｓの低下速度に基づいて、ＮＭＯＳ３２をオフさせるタイミングｔ３を決定した。しかしながら、図３に示すように、ドレイン電流Ｉｄｓを検出するドレイン電流検出回路４２を設け、ドレイン電流Ｉｄｓの低下速度に基づいて、ＮＭＯＳ３２をオフさせるタイミングｔ３を決定してもよい。図２に示すように、ドレイン電圧Ｖｄｓが立ち上がるタイミングｔ２と略同時に、ドレイン電流Ｉｄｓが減少を開始する。したがって、ドレイン電流Ｉｄｓの低下速度が一定値よりも大きくなったタイミングを基準として、ＮＭＯＳ３２をオフさせるタイミングｔ３を決定してもよい。ドレイン電圧Ｖｄｓが立ち上がるタイミングｔ２に連動してＮＭＯＳ３２をオフさせるタイミングｔ３を決定できれば、タイミングｔ３はどのような値に基づいて決定されてもよい。
【００３０】
また、上述した実施形態では、サージ電圧Ｖｓｇのピーク値Ｖｓｇｐが生じるよりも前のタイミングｔ４においてＮＭＯＳ３２を再度オンさせたが、ピーク値Ｖｓｇｐが生じた後のタイミング（例えば、ドレイン電圧Ｖｄｓが電圧Ｖｄｓ２で安定しているタイミング）でＮＭＯＳ３２を再度オンさせてもよい。
【００３１】
また、上述した実施形態では、メインスイッチング素子９０がＮＭＯＳであったが、メインスイッチング素子９０がＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
【００３２】
上述した実施形態の構成要素と、請求項の構成要素との関係について説明する。実施形態のＰＭＯＳ２２は請求項のオン用スイッチング素子の一例である。実施形態のＮＭＯＳ３２は請求項のオフ用スイッチング素子の一例である。実施形態のドレイン電流Ｉｄｓは、請求項の主電流の一例である。実施形態のドレイン電圧Ｖｄｓは、請求項の主電圧の一例である。実施形態の電圧Ｖｄｓ２は、請求項のオフ電圧の一例である。実施形態の期間Ｐ３と期間Ｐ４は、請求項の「前記オフ動作において前記主電圧が前記オン電圧から立ち上がるタイミングから一定時間経過したタイミングと前記主電圧が前記ピーク値に達するタイミングまでの期間」の一例である。実施形態の期間Ｐ３は、請求項の「前記オフ動作において前記主電圧が前記オン電圧から立ち上がるタイミングから一定時間経過したタイミングと前記主電圧が前記ピーク値に達するタイミングまでの期間の少なくとも一部の期間」の一例（つまり、請求項の「前記オン用スイッチング素子と前記オフ用スイッチング素子の両方をオフにする前記期間」の一例）である。
【００３３】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００３４】
本明細書が開示する一例のゲート電位制御装置は、メインスイッチング素子のゲート電位を検出する検出器を有していてもよい。ゲート電位制御装置は、オフ動作においてゲート電位の低下速度が緩くなるタイミングに基づいて、オン用スイッチング素子とオフ用スイッチング素子の両方をオフにする期間の開始タイミングを制御してもよい。
【００３５】
メインスイッチング素子の主電圧が立ち上がるのと略同じタイミングで、ミラー効果によって、ゲート電位の低下速度が緩くなる。このため、ゲート電位の低下速度が緩くなるタイミングに基づいて上記期間の開始タイミングを制御することで、メインスイッチング素子の主電圧が立ち上がるタイミングから一定時間経過したタイミングに上記期間を開始することができる。
【００３６】
本明細書が開示する一例のゲート電位制御装置は、メインスイッチング素子の主電流を検出する検出器を有していてもよい。ゲート電位制御装置は、オフ動作において主電流が減少を開始するタイミングに基づいて、オン用スイッチング素子とオフ用スイッチング素子の両方をオフにする期間の開始タイミングを制御してもよい。
【００３７】
メインスイッチング素子の主電圧が立ち上がるのと略同じタイミングで、メインスイッチング素子の主電流が減少を開始する。このため、主電流が減少を開始するタイミングに基づいて上記期間の開始タイミングを制御することで、メインスイッチング素子の主電圧が立ち上がるタイミングから一定時間経過したタイミングに上記期間を開始することができる。
【００３８】
本明細書が開示する一例のゲート電位制御装置では、オン用スイッチング素子とオフ用スイッチング素子の両方をオフにする期間の終了タイミングが、主電圧がサージ電圧のピーク値に達するタイミングよりも前である。
【００３９】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００４０】
１０        ：ゲート電位制御装置
１２        ：制御回路
２０        ：ＰＭＯＳ駆動回路
２２        ：ＰＭＯＳ
２４        ：レベルシフタ
３０        ：ＮＭＯＳ駆動回路
３２        ：ＮＭＯＳ
４０        ：ゲート電位検出回路
５０        ：高電位配線
５２        ：グランド
９０        ：メインスイッチング素子
９０ｄ      ：ドレイン
９０ｇ      ：ゲート
９０ｓ      ：ソース
９２        ：寄生容量
【図１】
2018157617.tif 000003
【図２】
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【図３】
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