(57)【要約】【課題】リードインダクタが存在する場合に、増幅器の広帯域化を実現可能とすることを目的とする。【解決手段】増幅器３０は、増幅素子１と、増幅素子１と入力端子３との間に設けられた入力整合回路２と、増幅素子１と出力端子５との間に設けられた出力整合回路４と、増幅素子１と入力整合回路２との間に設けられた変換回路６とを備える。変換回路６は、一端が増幅素子１の入力端子に接続され、他端が接地された、抵抗とインダクタとの第１直列回路を有する。また、変換回路６は、第１直列回路と並列に接続された、抵抗とキャパシタとの第２直列回路を有する。【選択図】図１
2018139355.tif 000002
【特許請求の範囲】
【請求項１】
増幅素子と、
前記増幅素子と入力端子との間に設けられた入力整合回路と、
前記増幅素子と前記入力整合回路との間に設けられた変換回路と
を備え、
前記変換回路は、
一端が前記増幅素子の入力端子に接続され、他端が接地された第１直列回路であって、抵抗とインダクタとの第１直列回路と、
前記第１直列回路と並列に接続された第２直列回路であって、抵抗とキャパシタとの第２直列回路と
を備える増幅器。
【請求項２】
前記増幅素子は、値Ｌｉのリードインダクタと値Ｒｉの抵抗と値Ｃｉのキャパシタとの直列回路として表され、
前記変換回路の並列共振周波数と、前記増幅素子の入力側を見た場合のインピーダンスの直列共振周波数との差が基準値よりも小さく、かつ、前記第１直列回路の抵抗の値Ｒ１と前記第２直列回路の抵抗の値Ｒ２とは同一の値Ｒであり、前記インダクタの値をＬ１とし、前記キャパシタの値をＣ１とすると、前記値ＲはＲ３＋Ｒｉ×Ｒ２＋（Ｒ−Ｒｉ）×Ｌ１／Ｃ１＝０を満たす
請求項１に記載の増幅器。
【請求項３】
前記増幅器は、さらに、
前記入力整合回路と前記変換回路との間に直列に接続された抵抗
を備える請求項１又は２に記載の増幅器。
【請求項４】
前記増幅器は、さらに、
前記入力整合回路と前記変換回路との接続点と、接地との間に接続された抵抗
を備える請求項１又は２に記載の増幅器。
【請求項５】
増幅素子と、
前記増幅素子と出力端子との間に設けられた出力整合回路と、
前記増幅素子と前記出力整合回路との間に設けられた変換回路と
を備え、
前記変換回路は、
抵抗とインダクタとの第１並列回路と、
前記第１並列回路と前記出力整合回路との接続点と接地との間に設けられた直列回路であって、抵抗とキャパシタとの直列回路と
を備える増幅器。
【請求項６】
前記増幅素子は、値Ｒｏの抵抗と値Ｃｏのキャパシタとの第２並列回路と、前記第２並列回路に直列に接続された値Ｌｏのリードインダクタとで表され、
前記第１並列回路の抵抗の値Ｒ３は前記値Ｒｏと等しく、前記インダクタの値Ｌ２は前記値Ｒｏの二乗に前記値Ｃｏを乗じた値と等しく、前記直列回路の抵抗の値Ｒ４は前記値Ｒｏと等しく、前記キャパシタの値Ｃ３は前記値Ｌｏを前記値Ｒｏの二乗で除した値に等しい
請求項５に記載の増幅器。
【請求項７】
前記増幅器は、さらに、
前記出力整合回路と前記変換回路との間に直列に接続された抵抗
を備える請求項５又は６に記載の増幅器。
【請求項８】
前記増幅器は、さらに、
前記出力整合回路と前記変換回路との接続点と、接地との間に接続された抵抗
を備える請求項５又は６に記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＧａＡｓデバイスあるいはＧａＮデバイスといった増幅素子を用いたマイクロ波帯の増幅器に関する。
【背景技術】
【０００２】
レーダ装置と通信装置と観測装置とでは広帯域に渡って信号を増幅する増幅器が必要である。
増幅器の広帯域化を実現するための１つの手法として、増幅素子の入力インピーダンスを周波数に関係無く、一定のインピーダンスに変換するプリマッチ回路を用いる方法がある。
【０００３】
特許文献１には、プリマッチ回路が示されている。特許文献１に示されたプリマッチ回路は、一端が増幅素子の一種であるＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の入力端子に接続され、他端が接地された第１直列回路であって、第１インダクタと第１抵抗と第１キャパシタとの第１直列回路と、第１直列回路に並列に接続され、第２抵抗と第２インダクタとの第２直列回路とから成る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３２５０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
プリマッチ回路をＦＥＴの入力端子に接続し、ＦＥＴの入力側の等価回路に対応してプリマッチ回路の定数を選ぶ。これにより、プリマッチ回路を介してＦＥＴ側を見たインピーダンスを周波数によらず一定の抵抗成分のみの値とすることができる。そのため、比較的簡単な構成の入力整合回路を用いた場合であっても広帯域に渡って電源インピーダンスとＦＥＴの入力インピーダンスとを整合させることができ、増幅器の広帯域化が実現できる。
【０００６】
従来のプリマッチ回路では、ＦＥＴの入力側の等価回路が抵抗とキャパシタとの直列回路で表される場合には有効である。しかし、パッケージタイプのＦＥＴではパッケージに起因するリードインダクタが存在する。そのため、等価回路が抵抗とキャパシタとインダクタとの直列回路になる。
そのため、従来のプリマッチ回路を用いた増幅器では、リードインダクタの影響により、ＦＥＴの入力インピーダンスを一定の抵抗成分のみのインピーダンスに変換することができない。その結果、帯域が狭くなってしまう。
【０００７】
この発明は、リードインダクタが存在する場合に、増幅器の広帯域化を実現可能とすることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る増幅器は、
増幅素子と、
前記増幅素子と入力端子との間に設けられた入力整合回路と、
前記増幅素子と前記入力整合回路との間に設けられた変換回路と
を備え、
前記変換回路は、
一端が前記増幅素子の入力端子に接続され、他端が接地された第１直列回路であって、抵抗とインダクタとの第１直列回路と、
前記第１直列回路と並列に接続された第２直列回路であって、抵抗とキャパシタとの第２直列回路と
を備える。
【発明の効果】
【０００９】
この発明では、リードインダクタが存在する場合に、増幅素子の入力インピーダンスをほぼ実数部のみを有する一定のインピーダンスに変換することが可能である。そのため、簡単な入力整合回路を用いた場合であっても、広帯域に渡って電源インピーダンスと増幅素子の入力インピーダンスとを整合させることができ、増幅器を広帯域化することが可能である。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る増幅器３０の構成図。
【図２】実施の形態１に係る増幅器３０の等価回路を示す図。
【図３】ω＝０とω＝ωｃとω＝∞との場合における等価回路を示す図。
【図４】実施の形態１に係る増幅器３０において、入力側の各点から増幅素子１側を見たインピーダンス軌跡を示す図。
【図５】実施の形態１に係る増幅器３０において、入力側の各点から増幅素子１側を見たインピーダンスＺ１及びインピーダンスＺ２のシミューレーション結果を示す図。
【図６】実施の形態１に係る増幅器３０の入力リターンロスの計算結果を示す図。
【図７】変換回路６が無い場合の増幅器１の入力リターンロスの計算結果を示す図。
【図８】変形例１に係る増幅器３０の構成図。
【図９】変形例２に係る増幅器３０の構成図。
【図１０】変形例３に係る増幅器３０の構成図。
【図１１】実施の形態２に係る増幅器３０の構成図。
【図１２】実施の形態２に係る増幅器３０の別の構成図。
【図１３】実施の形態２に係る増幅器３０のインピーダンス軌跡を示す図。
【図１４】実施の形態３に係る増幅器３０の構成図。
【図１５】実施の形態３に係る増幅器３０の等価回路を示す図。
【図１６】図１５に示す増幅素子１の出力側の各点における簡略化した等価回路を示す図。
【図１７】実施の形態３に係る増幅器３０において、出力側の各点から増幅素子１側を見たインピーダンス軌跡を示す図。
【図１８】実施の形態３に係る増幅器３０において、出力側の各点から増幅素子１側を見たインピーダンスＺ１からインピーダンスＺ４のシミューレーション結果を示す図。
【図１９】実施の形態４に係る増幅器３０の構成図。
【図２０】実施の形態４に係る増幅器３０の別の構成図。
【図２１】実施の形態４に係る増幅器３０のインピーダンス軌跡を示す図。
【発明を実施するための形態】
【００１１】
実施の形態１．
＊＊＊構成の説明＊＊＊
図１を参照して、実施の形態１に係る増幅器３０の構成を説明する。
増幅器３０は、ＧａＡｓデバイス又はＧａＮデバイスといった増幅素子１と、増幅素子１と入力端子３との間に設けられた入力整合回路２と、増幅素子１と出力端子５との間に設けられた出力整合回路４と、増幅素子１と入力整合回路２との間に設けられた変換回路６とを備える。変換回路６及び入力整合回路２は、マイクロ波集積回路技術を用いて誘電体基板１４上に形成されている。
【００１２】
変換回路６は、一端が増幅素子１の入力端子に接続され、他端が接地用キャパシタ９と金属島１１とスルーホール１０とを介して高周波的に接地された第１直列回路であって、抵抗７とインダクタ８との第１直列回路を有する。また、変換回路６は、一端が増幅素子１の入力端子に接続され、他端が金属島１１とスルーホール１０とを介して高周波的に接地された第２直列回路であって、抵抗１２と整合用キャパシタ１３との第２直列回路を有する。
【００１３】
増幅素子１は、パッケージに収納され，マイクロ波帯で十分な利得を有するＧａＡｓデバイス又はＧａＮデバイスが用いられている。増幅素子１の接地端子は金属ブロック１５を介して接地されている。
また、接地用キャパシタ９は、低周波からマイクロ波に至る周波数帯でインピーダンスが十分低くなるような値が選ばれている。金属島１１の長さは、マイクロ波帯で波長に比べ十分短く選ばれている。
【００１４】
入力整合回路２は、入力端子３に接続される電源インピーダンスと、変換回路６を含む増幅素子１の入力インピーダンスとを整合させる回路である。出力整合回路４は、出力端子５に接続される負荷インピーダンスと、増幅素子１の出力インピーダンスとを整合させる回路である。
電源インピーダンス及び負荷インピーダンスは、５０Ωが選ばれる。
【００１５】
図２を参照して、実施の形態１に係る増幅器３０の等価回路を説明する。
増幅素子の入力側は、値Ｒｉの抵抗と値Ｃｉのキャパシタとの直列回路として表されることが多い。しかし、増幅素子１はパッケージタイプであるため、さらに値Ｌｉのリードインダクタ１６が直列接続されたものとして表される。つまり、増幅素子１は、値Ｌｉのリードインダクタ１６と値Ｒｉの抵抗と値Ｃｉのキャパシタとの直列回路として表される。
接地用キャパシタ９の素子値は低周波帯でも十分低インピーダンスとなるような値が選ばれ、かつ、金属島１１の長さはマイクロ波帯で無視できる長さが選ばれる。これにより、抵抗７とインダクタ８との第１直列回路は、等価回路的には抵抗７とインダクタ８との直列回路なる。したがって、変換回路６は、抵抗７とインダクタ８との第１直列回路と、抵抗１２と整合用キャパシタ１３との第２直列回路とが並列接続されたものとして表される。
【００１６】
抵抗７と、インダクタ８と、抵抗１２と、整合用キャパシタ１３との値を、それぞれＲ１と、Ｌ１と、Ｒ２と、Ｃ１とする。また、増幅素子１の入力側を見たインピーダンスをＺ１とし、変換回路６側を見たインピーダンスをＺｍとし、変換回路６を介して増幅素子１側を見たインピーダンスをＺ２とする。
【００１７】
インピーダンスＺ１は数１で与えられ、インピーダンスＺｍは数２で与えられる。ここでω（＝２πｆ）は角周波数である。
【数１】
2018139355.tif 000003
【数２】
2018139355.tif 000004
【００１８】
図３を参照して、ω＝０とω＝ωｃとω＝∞との場合における等価回路を説明する。ωｃは、インピーダンスＺ１が直列共振し、インピーダンスＺｍが並列共振する周波数である。
インピーダンスＺ１は、数１によりω＝０及びω＝∞では∞になり、ω＝ωｃでは抵抗Ｒｉが装荷されたものとして表される。
インピーダンスＺｍは、数２によりω＝０では値Ｒ１の抵抗が装荷されたものとして表され、ω＝ωｃでは値Ｒ’の抵抗が装荷されたものとして表され、ω＝∞では値Ｒ２の抵抗が装荷されたものとして表される。値Ｒ’は数３で与えられる。
【数３】
2018139355.tif 000005
【００１９】
したがって、インピーダンスＺ２は、ω＝０では値Ｒ１の抵抗が装荷されたものとして表され、ω＝ωｃでは値Ｒ’の抵抗と値Ｒｉの抵抗との並列回路が装荷されたものとして表され、ω＝∞では値Ｒ２の抵抗が装荷されたものとして表される。
インピーダンスＺ２がω＝０とω＝ωｃとω＝∞とで一定の値Ｒとなる条件を求めるにはＲ＝Ｒ１＝Ｒ２とし、値Ｒは数４で求まる。
【数４】
2018139355.tif 000006
【００２０】
このように変換回路６の並列共振周波数と、リードインダクタ１６を含む増幅素子１の入力側を見たインピーダンスＺ１の直列共振周波数とをほぼ同じに選び、かつ、値Ｒ１及び値Ｒ２を数４に示された条件を満たすように選ぶ。これにより、変換回路６を介して増幅素子１側を見たインピーダンスＺ２は、ω＝０とω＝ωｃとω＝∞とにおいて一定の抵抗値Ｒになる。
【００２１】
＊＊＊実施の形態１の効果＊＊＊
以上のように、実施の形態１に係る増幅器３０は、インピーダンスＺ２は、ω＝０とω＝ωｃとω＝∞とにおいて一定の抵抗値Ｒになる。ω＝０とω＝ωｃとω＝∞とにおいて一定の抵抗値Ｒになる場合、それ以外の周波数帯でもほぼ同等の値となる。したがって、広帯域に渡って周波数特性の小さなインピーダンスが得られる。
【００２２】
図４を参照して、実施の形態１に係る増幅器３０において、入力側の各点から増幅素子１側を見たインピーダンス軌跡を説明する。
図４では、実線はリードインダクタ１６を含む増幅素子１側を見たインピーダンスＺ１を示し、点線は変換回路６を介して増幅素子１側を見たインピーダンスＺ２を示す。
インピーダンスＺ１は、周波数ｆ１〜ｆ２に渡って、実数部が値Ｒｉで一定となり、虚数部のみ大きく時計回りに変化するような軌跡になる。これに対して、インピーダンスＺ２は、ほぼ実軸上の値Ｒに収束する。
【００２３】
図５を参照して、実施の形態１に係る増幅器３０において、入力側の各点から増幅素子１側を見たインピーダンスＺ１及びインピーダンスＺ２のシミューレーション結果を説明する。
図５では、図５の（ｃ）に示すように、ここでは増幅素子１についての値Ｒｉと値Ｃｉと値Ｌｉとをそれぞれ３０Ωと１ｐＦと０．５ｎＨとし、変換回路６についての値Ｒ１と値Ｌ１と値Ｒ２と値Ｃ１とをそれぞれ１３．７Ωと、０．５ｎＨと、１３．７Ωと、１ｐＦとしている。
図５の（ａ）に示すように、インピーダンスＺ１は、周波数１ＧＨｚ〜２１ＧＨｚに渡って実数部が３０Ω一定となり、虚数部が−１５５Ω〜６０Ωの値を示す。これに対して、インピーダンスＺ２は、図５（ｂ）に示すように、実数部が１３．７Ω近傍に収束する。
【００２４】
このように変換回路６を用いることにより、増幅素子１の入力インピーダンをほぼ一点に収束させることができる。ここでは周波数範囲を１ＧＨｚ〜２１ＧＨｚで計算した場合について示しているが、さらに広帯域に渡って計算した場合であっても同様の結果が得られる。
【００２５】
図６を参照して、実施の形態１に係る増幅器３０の入力リターンロスの計算結果を説明する。
図６では、入力整合回路２の一例として、増幅素子１の直列共振周波数７．１ＧＨｚで１／４波長を有する３個の伝送線路を用いた場合が示されている。この場合、帯域４．５ＧＨｚに渡ってリターンロス２０ｄＢ以上の特性が得られる。このように変換回路６を用いることで、比較的簡単な構成の入力整合回路２を用いても増幅器の入力リターンロスの広帯域化を図ることができる。
図６では、入力整合回路２を３個の伝送線路で構成した場合について説明したが、さらに伝送線路の数を増やすことにより、さらなる広帯域化を図ることができる。
【００２６】
図７を参照して、変換回路６が無い場合の増幅器１の入力リターンロスの計算結果を説明する。
図７では、図６と同様に、入力整合回路２の一例として、増幅素子１の直列共振周波数７．１ＧＨｚで１／４波長を有する３個の伝送線路で構成した場合が示されている。この場合、帯域１．６Ｈｚに渡ってリターンロス２０ｄＢ以上の特性である。
図６と図７との比較から変換回路６を装荷することにより、装荷しない場合に比べ約３倍と著しく広帯域化を図ることができる。
【００２７】
＊＊＊他の構成＊＊＊
＜変形例１＞
図８を参照して、変形例１に係る増幅器３０の構成を説明する。
図８に示す増幅器３０は、変換回路６が有する第１の直列回路の素子順が抵抗７、インダクタ８、接地用キャパシタ９から接地用キャパシタ９、インダクタ８、抵抗７に入れ替えられ、第２直列回路の素子順を抵抗１２、整合用キャパシタ１３から整合用キャパシタ１３、抵抗１２に入れ替えられている点が図１に示された増幅器３０と異なる。
このように素子順を入れ替えた場合であっても変換回路６の機能は同じであり、増幅素子１の入力インピーダンスを１点に収束させることができる。
【００２８】
＜変形例２＞
図９を参照して、変形例２に係る増幅器３０の構成を説明する。
図９に示す増幅器３０は、変換回路６を構成する接地用キャパシタ９及び整合用キャパシタ１３が、金ワイヤ１７で接続するタイプのキャパシタに置き換えられている点が図１に示された増幅器３０と異なる。
金ワイヤ１７の長さを波長に比べ、十分短く選ぶことにより、機能は図１に示された増幅器３０と同じになる。金ワイヤ１７を用いるタイプのキャパシタは、高周波特性が良好であるため、特に、高周波帯で変換回路６を実現する場合に有効である。
【００２９】
＜変形例３＞
図１０を参照して、変形例３に係る増幅器３０の構成を説明する。
図１０に示す増幅器３０は、変換回路６を構成するインダクタ８の先端が接地用キャパシタ９を介さずに直接接地された点が図１に示された増幅器３０と異なる。
このような構成にすることにより、直流では増幅素子１の入力端子と接地との間に抵抗７が装荷されたものと見なすことができる。そして、増幅素子１の接地端子（例えばソース端子）に抵抗とキャパシタとからなる接地回路１８を接続すれば増幅素子１を単一電源で動作させることができる。
このように接地用キャパシタ９を介さずにインダクタ８の先端を直接接地する場合であっても変換回路６は同じである。
【００３０】
実施の形態２．
実施の形態２は、変換回路６を介して増幅素子１側を見たインピーダンスＺ２を可変にする点が実施の形態１と異なる。実施の形態２では、この異なる点を説明し、同一の構成については同一の符号を付して説明を省略する。
【００３１】
＊＊＊構成の説明＊＊＊
図１１を参照して、実施の形態２に係る増幅器３０の構成を説明する。
図１１に示す増幅器３０は、入力整合回路２と変換回路６との間に抵抗１９が接続されている点が図１に示された増幅器３０と異なる。
【００３２】
図１２を参照して、実施の形態２に係る増幅器３０の別の構成を説明する。
図１２に示す増幅器３０は、入力整合回路２と変換回路６との接続点と、接地との間に抵抗２０が装荷されている点が図１に示された増幅器３０と異なる。
【００３３】
＊＊＊実施の形態２の効果＊＊＊
図１３に示すように、図１１に示された増幅器３０において、変換回路６を介して増幅素子１側を見たインピーダンスＺ２’は、図１に示された増幅器３０において、変換回路６を介して増幅素子１側を見たインピーダンスＺ２よりも高いインピーダンスになる。また、図１２に示された増幅器３０において、変換回路６を介して増幅素子１側を見たインピーダンスＺ２’’は、図１に示された増幅器３０において、変換回路６を介して増幅素子１側を見たインピーダンスＺ２よりも低いインピーダンスになる。
このように、変換回路６を介して増幅素子１側を見たインピーダンスＺ２を可変にできる。そのため、入力端子３に接続する電源インピーダンスと増幅素子１の入力インピーダンスとを整合させるための入力整合回路２の設計の自由度が増える。
【００３４】
実施の形態３．
実施の形態１及び実施の形態２では、増幅素子１の入力インピーダンスをほぼ一定のインピーダンスに収束させるために、変換回路６を増幅素子１と入力整合回路２との間に設けた場合について説明した。
実施の形態３は、増幅素子１の出力インピーダンスをほぼ一定のインピーダンスに収束させるために、変換回路２１を増幅素子１と出力整合回路４との間に設ける点が実施の形態１，２と異なる。実施の形態３では、この異なる点を説明し、同一の構成については同一の符号を付して説明を省略する。
【００３５】
＊＊＊構成の説明＊＊＊
図１４を参照して、実施の形態３に係る増幅器３０の構成を説明する。
増幅器３０は、ＧａＡｓデバイス又はＧａＮデバイスといった増幅素子１と、増幅素子１と入力端子３との間に設けられた入力整合回路２と、増幅素子１と出力端子５との間に設けられた出力整合回路４と、増幅素子１と出力整合回路４との間に設けられた変換回路２１とを備える。変換回路２１及び出力整合回路４は、マイクロ波集積回路技術を用いて誘電体基板１４上に形成されている。
【００３６】
変換回路２１は、増幅素子１の出力端子と出力整合回路４との間に設けられた第１並列回路であって、抵抗２２とインダクタ２３との第１並列回路を有する。また、変換回路２１は、第１並列回路と出力整合回路４との接続点と、接地との間に設けられた直列回路であって、抵抗２４とキャパシタ２５との直列回路を有する。
【００３７】
出力整合回路４は、出力端子５に接続される負荷インピーダンスと、変換回路２１を含む増幅素子１の出力インピーダンスとを整合させる回路である。
負荷インピーダンスは５０Ωが選ばれる。
【００３８】
図１５を参照して、実施の形態３に係る増幅器３０の等価回路を説明する。
増幅素子１の出力側は、値Ｒｏの抵抗と値Ｃｏのキャパシタとの並列回路と、この並列回路に直列に接続される値Ｌｏのリードインダクタ２６とで表される。
変換回路２１は、抵抗２２とインダクタ２３との第１並列回路の一端が増幅素子１の出力端子に接続され、第１並列回路の他端と接地と間には、抵抗２４とキャパシタ２５との直列回路が接続されたものとして表される。
【００３９】
抵抗２２と、インダクタ２３と、抵抗２４と、キャパシタ２５との値を、それぞれＲ３と、Ｌ２と、Ｒ４と、Ｃ３とする。また、増幅素子１の出力側を見たインピーダンスをＺ４とし、リードインダクタ２６を介して増幅素子１側を見たインピーダンスをＺ５とする。また、変換回路２１の一部である抵抗２２とインダクタ２３との第１並列回路を介して増幅素子１側を見たインピーダンスをＺ６とし、変換回路２１を介して増幅素子１側を見たインピーダンスをＺ７とする。
【００４０】
図１６を参照して、図１５に示す増幅素子１の出力側の各点における簡略化した等価回路を説明する。
図１６において、インピーダンスＺ４は数５で与えられ、インピーダンスＺ５は数６で与えられる。
【数５】
2018139355.tif 000007
【数６】
2018139355.tif 000008
【００４１】
インピーダンスＺ６は数７で与えられる。
【数７】
2018139355.tif 000009
数７に示すインピーダンスＺ６のうち、数８に示す１項目の虚数部が零となる値Ｒ３と値Ｌ２との条件を求めるとＲ３＝Ｒｏ、Ｌ２＝Ｒｏ２×Ｃｏになる。
【数８】
2018139355.tif 000010
この条件を数７に代入すると、インピーダンスＺ６は数９になる。
【数９】
2018139355.tif 000011
つまり、図１６に示すように、インピーダンスＺ６は、値Ｒｏの抵抗と値Ｌｏのインダクタとの直列回路になる。
【００４２】
インダクタとの直列回路Ｚ７は数１０で与えられる。
【数１０】
2018139355.tif 000012
数１０の虚数部が零になる条件を求めるとＲ４＝Ｒｏ、Ｃ３＝Ｌｏ／Ｒｏ２になる。この条件を数１０に代入すると数１１になる。
【数１１】
2018139355.tif 000013
【００４３】
このように、変換回路２１の値Ｒ３と、値Ｌ２と、値Ｒ４と、値Ｃ３とを決めることにより、変換回路２１を介して増幅素子１側を見た等価回路は抵抗Ｒｏのみになる。
【００４４】
＊＊＊実施の形態３の効果＊＊＊
以上のように、実施の形態３に係る増幅器３０は、変換回路２１を介して増幅素子１側を見た等価回路は抵抗Ｒｏのみになる。したがって、広帯域に渡って周波数特性の小さなインピーダンスが得られる。
【００４５】
図１７を参照して、実施の形態３に係る増幅器３０において、出力側の各点から増幅素子１側を見たインピーダンス軌跡を説明する。
値Ｒｏの抵抗と値Ｃｏのキャパシタとの第２並列回路のインピーダンスＺ４は、実線で示すように周波数ｆ１から周波数ｆ２へと周波数が高くなるに従い、サセプタンス一定の円を時計方向に回転する。インピーダンスＺ４にリードインダクタ２６が付加されたインピーダンスＺ５は、１点鎖線で示すようにインピーダンスＺ４の実数部を維持しつつ、虚数部のみ変化するように時計方向に回転する。インピーダンスＺ５に抵抗２２とインダクタ２３との並列回路が付加されたインピーダンスＺ６は、点線で示すように実数部がＲｏで、虚数部のみ変化するような軌跡になる。そして、インピーダンスＺ６に抵抗２４とキャパシタ２５との直列回路が付加されたインピーダンスＺ７は、Ｒｏの位置に収束する。
【００４６】
図１８を参照して、実施の形態３に係る増幅器３０において、出力側の各点から増幅素子１側を見たインピーダンスＺ１からインピーダンスＺ４のシミューレーション結果を説明する。
図１８では、図１８の（ｅ）に示すように、増幅素子１の値Ｒｏと値Ｃｏと値Ｌｏとをそれぞれ２０Ωと１ｐＦと０．５ｎＨとし、変換回路２１の値Ｒ３と値Ｌ２と値Ｒ４と値Ｃ３とをそれぞれ２０Ωと０．４ｎＨと２０Ωと１．２５ｐＦとしている。
図１８の（ａ）と図１８の（ｂ）と図１８の（ｃ）と図１８の（ｄ）とは、それぞれインピーダンスＺ４とインピーダンスＺ５とインピーダンスＺ６とインピーダンスＺ７と軌跡を示しており、周波数１ＧＨｚ〜２１ＧＨｚに渡って計算された軌跡を示す。いずれの軌跡も図１７を参照して説明した軌跡と同じであり、インピーダンスＺ７は２０Ωの１点に収束する。
【００４７】
このように変換回路２１を用いることにより、増幅素子１の出力インピーダンスを１点に収束させることができる。実施の形態１において図６を参照して説明したのと同様に、比較的簡単な構成の出力整合回路４を用いても増幅素子１の出力インピーダンスと出力端子５に接続する負荷インピーダンスとを広帯域に整合させることができる。したがって、増幅器３０の広帯域化を図ることができる。
【００４８】
抵抗とキャパシタとの並列回路に、直列にリードインダクタが接続される等価回路として表されるＦＥＴの出力側には従来のプリマッチ回路を適用できない。そのため、従来は、ＦＥＴの出力インピーダンスと負荷インピーダンスとを広帯域に渡って整合させることができなかった。しかし、実施の形態３に係る増幅器３０によれば、増幅素子１の出力インピーダンスと出力端子５に接続する負荷インピーダンスとを広帯域に整合させることができる。
【００４９】
実施の形態４．
実施の形態４は、変換回路６を介して増幅素子１側を見たインピーダンスＺ２を可変にする点が実施の形態３と異なる。実施の形態４では、この異なる点を説明し、同一の構成については同一の符号を付して説明を省略する。
【００５０】
＊＊＊構成の説明＊＊＊
図１９を参照して、実施の形態４に係る増幅器３０の構成を説明する。
図１９に示す増幅器３０は、出力整合回路４と変換回路２１との間に抵抗２７が接続されている点が図１４に示す増幅器３０と異なる。
【００５１】
図２０を参照して、実施の形態４に係る増幅器３０の別の構成を説明する。
図２０に示す増幅器３０は、出力整合回路４と変換回路２１との接続点と、接地との間に抵抗２８が接続されている点が図１４に示す増幅器３０と異なる。
【００５２】
＊＊＊実施の形態４の効果＊＊＊
図２１に示すように、図１９に示された増幅器３０において、変換回路２１を介して増幅素子１側を見たインピーダンスＺ７’は、図１４に示された増幅器３０において、変換回路２１を介して増幅素子１側を見たインピーダンスＺ７よりも高いインピーダンスになる。また、図２０に示された増幅器３０において、変換回路２１を介して増幅素子１側を見たインピーダンスＺ７’’は、図１４に示された増幅器３０において、変換回路２１を介して増幅素子１側を見たインピーダンスＺ７よりも低いインピーダンスになる。
このように、変換回路２１を介して増幅素子１側を見たインピーダンスＺ７を可変にできる。そのため、出力端子５に接続する負荷インピーダンスと増幅素子１の出力インピーダンスとを整合させるための出力整合回路４の設計の自由度が増える。
【００５３】
＊＊＊他の構成＊＊＊
＜変形例４＞
実施の形態１，２では、変換回路６を増幅素子１の入力側に接続した場合について説明した。また、実施の形態３，４では、変換回路２１を増幅素子１の出力側に接続した場合について説明した。同時に、変換回路６を増幅素子１の入力側に接続し、変換回路２１を増幅素子１の出力側に接続してもよい。この場合にも、実施の形態１〜４と同様の効果を得ることができる。
【００５４】
＜変形例５＞
なお、実施の形態１〜４では、増幅器１について説明した。しかし、変換回路６を検波器、可変減衰器又はリニアライザに、また、変換回路２１を高耐電力終端器といったマイクロ波コンポーネントに適用してもよい。
【符号の説明】
【００５５】
１  増幅素子、２  入力整合回路、３  入力端子、４  出力整合回路、５  出力端子、６  変換回路、７  抵抗、８  インダクタ、９  接地用キャパシタ、１０  スルーホール、１１  金属島、１２  抵抗、１３  整合用キャパシタ、１４  誘電体基板、１５  金属ブロック、１６  リードインダクタ、１７  金ワイヤ、１８  接地回路、１９、２０  抵抗、２１  変換回路、２２  抵抗、２３  インダクタ、２４  抵抗、２５  キャパシタ、２６  リードインダクタ、２７、２８  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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