(57)【要約】【課題】電流コラプスが抑制された半導体装置を提供する。【解決手段】基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、前記第２の半導体層の上に形成された開口部を有する絶縁膜と、前記絶縁膜の前記開口部に形成されたファインゲート領域と、前記開口部の周囲の前記絶縁膜の上に形成されたオーバーハング領域と、を有するゲート電極と、前記ゲート電極の前記オーバーハング領域の前記ドレイン電極側の端部の直下において、前記第２の半導体層の一部に形成された不純物元素がドープされた不純物ドープ領域と、を有することを特徴とする半導体装置により上記課題を解決する。【選択図】  図１
2018041784.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記第２の半導体層の上に形成された開口部を有する絶縁膜と、
前記絶縁膜の前記開口部に形成されたファインゲート領域と、前記開口部の周囲の前記絶縁膜の上に形成されたオーバーハング領域と、を有するゲート電極と、
前記ゲート電極の前記オーバーハング領域の前記ドレイン電極側の端部の直下において、前記第２の半導体層の一部に形成された不純物元素がドープされた不純物ドープ領域と、
を有することを特徴とする半導体装置。
【請求項２】
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に、窒化物半導体により形成された第３の半導体層と、
前記第２の半導体層の上に形成されたソース電極）及びドレイン電極と、
前記第３の半導体層の上に形成された開口部を有する絶縁膜と、
前記絶縁膜の前記開口部に形成されたファインゲート領域と、前記開口部の周囲の前記絶縁膜の上に形成されたオーバーハング領域と、を有するゲート電極と、
前記ゲート電極の前記オーバーハング領域の前記ドレイン電極側の端部の直下において、前記第３の半導体層、または、前記第３の半導体層と前記第２の半導体層の一部に形成された不純物元素がドープされた不純物ドープ領域と、
を有することを特徴とする半導体装置。
【請求項３】
前記不純物ドープ領域における不純物元素の濃度は、２×１０１８ｃｍ−３以上であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記第２の半導体層の上に形成された開口部を有する絶縁膜と、
前記絶縁膜の前記開口部に形成されたファインゲート領域と、前記開口部の周囲の前記絶縁膜の上に形成されたオーバーハング領域と、を有するゲート電極と、
前記ゲート電極の前記オーバーハング領域の前記ドレイン電極側の端部の直下において、前記第２の半導体層の一部に埋め込まれた導電部と、
を有することを特徴とする半導体装置。
【請求項５】
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に、窒化物半導体により形成された第３の半導体層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記第３の半導体層の上に形成された開口部を有する絶縁膜と、
前記絶縁膜の前記開口部に形成されたファインゲート領域と、前記開口部の周囲の前記絶縁膜の上に形成されたオーバーハング領域と、を有するゲート電極と、
前記ゲート電極の前記オーバーハング領域の前記ドレイン電極側の端部の直下において、前記第３の半導体層、または、前記第３の半導体層と前記第２の半導体層の一部に埋め込まれた導電部と、
を有することを特徴とする半導体装置。
【請求項６】
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮのいずれかを含む材料により形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上に、開口部を有する絶縁膜を形成する工程と、
前記第２の半導体層の一部に、不純物元素をドープすることにより不純物ドープ領域を形成する工程と、
前記絶縁膜の前記開口部及び前記開口部の周囲の前記絶縁膜の上に、ゲート電極を形成する工程と、
を有し、
前記不純物ドープ領域は、前記絶縁膜の上の前記ゲート電極のオーバーハング領域のドレイン電極側の端部の直下に形成されていることを特徴とする半導体装置の製造方法。
【請求項８】
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、窒化物半導体により第３の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第３の半導体層の上に、開口部を有する絶縁膜を形成する工程と、
前記第３の半導体層、または、前記第３の半導体層と前記第２の半導体層の一部に、不純物元素をドープすることにより不純物ドープ領域を形成する工程と、
前記絶縁膜の前記開口部及び前記開口部の周囲の前記絶縁膜の上に、ゲート電極を形成する工程と、
を有し、
前記不純物ドープ領域は、前記絶縁膜の上の前記ゲート電極のオーバーハング領域のドレイン電極側の端部の直下に形成されていることを特徴とする半導体装置の製造方法。
【請求項９】
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の一部に、導電性を有する材料を埋め込むことにより導電部を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上に、開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の前記開口部及び前記開口部の周囲の前記絶縁膜の上に、ゲート電極を形成する工程と、
を有し、
前記導電部は、前記絶縁膜の上の前記ゲート電極のオーバーハング領域のドレイン電極側の端部の直下に形成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、窒化物半導体により第３の半導体層を形成する工程と、
前記第３の半導体層、または、前記第３の半導体層と前記第２の半導体層の一部に、導電性を有する材料を埋め込むことにより導電部を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第３の半導体層の上に、開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の前記開口部及び前記開口部の周囲の前記絶縁膜の上に、ゲート電極を形成する工程と、
を有し、
前記導電部は、前記絶縁膜の上の前記ゲート電極のオーバーハング領域のドレイン電極側の端部の直下に形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
【０００３】
窒化物半導体を用いた電界効果型トランジスタとしては、電子走行層にＧａＮを用い電子供給層にＡｌＧａＮを用いたＨＥＭＴがあり、ＧａＮにおけるピエゾ分極や自発分極の作用により電子走行層において２ＤＥＧ（Two-Dimensional Electron Gas）が生成される。このようなＨＥＭＴにおいて、特性を低下させる現象として、いわゆる電流コラプス現象が挙げられる。電流コラプスは、高電圧を印加した状態において、ドレイン電流が減少し、オン抵抗が増加する現象である。このような電流コラプスは、電子が窒化物半導体の内部における欠陥や、窒化物半導体と絶縁膜との界面等において電子がトラップされ、２ＤＥＧの濃度が減少することにより生じるとされている。このような電流コラプスを抑制する方法の１つとして、ゲート電極をフィールドプレート構造にする方法が開示されている。ゲート電極をフィールドプレート構造にすることにより、電界集中を緩和することができ、ゲート電極近傍において電子がトラップされにくくすることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２０１０−１１８５５６号公報
【特許文献３】特開２０１２−２３１１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ゲート電極をフィールドプレート構造にしただけでは、電流コラプスの抑制は十分ではなく、より一層、電流コラプスを抑制した構造の半導体装置が求められている。
【課題を解決するための手段】
【０００６】
本実施の形態の一観点によれば、基板の上に、窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、前記第２の半導体層の上に形成された開口部を有する絶縁膜と、前記絶縁膜の前記開口部に形成されたファインゲート領域と、前記開口部の周囲の前記絶縁膜の上に形成されたオーバーハング領域と、を有するゲート電極と、前記ゲート電極の前記オーバーハング領域の前記ドレイン電極側の端部の直下において、前記第２の半導体層の一部に形成された不純物元素がドープされた不純物ドープ領域と、を有することを特徴とする。
【発明の効果】
【０００７】
開示の半導体装置によれば、半導体装置において、電流コラプスを十分に抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置の構造図
【図２】第１の実施の形態における半導体装置の構造図（１）
【図３】第１の実施の形態における半導体装置の構造図（２）
【図４】第１の実施の形態における半導体装置の構造図（３）
【図５】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図６】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図７】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図８】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図９】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１０】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１１】第３の実施の形態における半導体装置の構造図
【図１２】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図１３】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図１４】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図１５】第４の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図１６】第４の実施の形態における電源装置の回路図
【図１７】第４の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【０００９】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１０】
〔第１の実施の形態〕
ゲート電極をフィールドプレート構造にした半導体装置における電流コラプスについて、図１に基づき説明する。図１に示す構造の半導体装置は、基板９１０の上に、窒化物半導体のエピタキシャル成長により、バッファ層９１１、電子走行層９２１、電子供給層９２２、キャップ層９２３が積層されている。基板９１０は、ＳｉＣ等の半導体材料により形成されている。バッファ層９１１は、ＡｌＮやＧａＮ等により形成されており、電子走行層９２１はｉ−ＧａＮにより形成されており、電子供給層９２２はｎ−ＡｌＧａＮにより形成されており、キャップ層９２３は、ｎ−ＧａＮにより形成されている。これにより、電子走行層９２１において、電子走行層９２１と電子供給層９２２との界面近傍には、２ＤＥＧ９２１ａが生成される。
【００１１】
電子供給層９２２の上には、ソース電極９４２及びドレイン電極９４３が形成されており、ソース電極９４２とドレイン電極９４３との間のキャップ層９２３の上には、絶縁膜９３０が形成されている。絶縁膜９３０には、ゲート電極９４１が形成される領域に開口部が形成されており、ゲート電極９４１は、開口部におけるキャップ層９２３の上、及び、開口部の周囲の絶縁膜９３０の上に形成されている。ゲート電極９４１は、キャップ層９２３の直上に形成されているファインゲート領域９４１ａと、開口部の周囲の絶縁膜９３０の上に形成されているフィールドプレートと呼ばれるオーバーハング領域９４１ｂとにより形成されている。
【００１２】
このようなオーバーハング領域９４１ｂが形成されているゲート電極９４１では、上述したように、電界集中が緩和されるため、電流コラプスをある程度抑制することができる。しかしながら、ゲート電極９４１のオーバーハング領域９４１ｂのドレイン電極９４３側の端部９４１ｃの直下においては、電界が集中しやすく、この領域に電子がトラップされやすい。具体的には、ゲート電極９４１のオーバーハング領域９４１ｂのドレイン電極９４３側の端部９４１ｃの直下のキャップ層９２３と絶縁膜９３０との界面、キャップ層９２３、キャップ層９２３と電子供給層９２２との界面において、電子がトラップされやすい。これらの領域において電子がトラップされると、２ＤＥＧ９２１ａの密度が低下し、電流コラプス現象が生じ、オン抵抗が高くなる。
【００１３】
（半導体装置）
次に、第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図２に示されるように、基板１０の上に、窒化物半導体のエピタキシャル成長により、バッファ層１１、電子走行層２１、電子供給層２２、キャップ層２３が積層して形成されている。基板１０は、ＳｉＣ等の半導体材料により形成されている。バッファ層１１は、ＡｌＮやＧａＮ等により形成されており、電子走行層２１はｉ−ＧａＮにより形成されており、電子供給層２２はｉ−ＡｌＧａＮまたはｎ−ＡｌＧａＮにより形成されており、キャップ層２３はｉ−ＧａＮまたはｎ−ＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。尚、電子供給層２２は、ＩｎＡｌＮまたはＩｎＡｌＧａＮにより形成してもよい。この場合には、電子走行層２１と電子供給層２２との間に、ＡｌＮ等によりスペーサ層を形成してもよく、また、キャップ層２３は形成しなくてもよい。
【００１４】
電子供給層２２の上には、ソース電極４２及びドレイン電極４３が形成されており、ソース電極４２とドレイン電極４３との間のキャップ層２３の上には、絶縁膜３０が形成されている。絶縁膜３０には、ゲート電極４１が形成される領域に開口部が形成されており、ゲート電極４１は、開口部におけるキャップ層２３の上、及び、開口部の周囲の絶縁膜３０の上に形成されている。ゲート電極４１は、キャップ層２３の直上に形成されているファインゲート領域４１ａと、開口部の周囲の絶縁膜３０の上に形成されているフィールドプレートと呼ばれるオーバーハング領域４１ｂとにより形成されている。尚、本実施の形態においては、電子走行層２１を第１の半導体層と記載し、電子供給層２２を第２の半導体層と記載し、キャップ層２３を第３の半導体層と記載する場合がある。
【００１５】
本実施の形態においては、ゲート電極４１のオーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下の領域におけるキャップ層２３及び電子供給層２２の一部には、不純物元素が高濃度でドープされた不純物ドープ領域２５が形成されている。即ち、不純物ドープ領域２５は、ゲート電極４１とドレイン電極４３との間において、ゲート電極４１のオーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下のキャップ層２３及び電子供給層２２の一部に形成されている。
【００１６】
不純物ドープ領域２５には、不純物元素が、２×１０１８ｃｍ−３以上、例えば、１×１０１９ｃｍ−３の濃度でドープされている。不純物ドープ領域２５にドープされる不純物元素が、Ｓｉ、Ｇｅ、Ｏ等の場合には、不純物ドープ領域２５はｎ型となり、Ｍｇ、Ｃの場合にはｐ型となる。本実施の形態においては、不純物ドープ領域２５には、ｎ型となる不純物元素がドープされている。
【００１７】
尚、電子供給層２２がｎ−ＡｌＧａＮにより形成されており、キャップ層２３がｎ−ＧａＮにより形成されている場合には、ともにｎ型となる不純物元素として、Ｓｉが約１×１０１８ｃｍ−３ドープされている。本実施の形態においては、不純物ドープ領域２５には、電子供給層２２及びキャップ層２３にドープされている不純物元素の濃度よりも高い濃度で不純物元素がドープされている。
【００１８】
ゲート電極４１のオーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下の領域において、キャップ層２３及び電子供給層２２の一部に形成されている不純物ドープ領域２５は、不純物元素が高濃度でドープされているため導電性が高い。よって、ゲート電極４１のオーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下のキャップ層２３と絶縁膜３０との間等に電子がトラップされても、不純物ドープ領域２５における電子が増減するのみである。従って、電子がトラップされても、２ＤＥＧ２１ａの濃度に影響を与えることはないため、電流コラプスの発生が抑制され、オン抵抗の増加を防ぐことができる。
【００１９】
また、ゲート電極４１のオーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下におけるキャップ層２３及び電子供給層２２の一部に、導電性の高い不純物ドープ領域２５を形成すると、電界集中が緩和されるため、電位勾配が緩やかとなる。このため、電子がトラップされにくくなる。
【００２０】
このように形成される不純物ドープ領域２５は、ゲート電極４１、ソース電極４２、ドレイン電極４３のいずれかと電気的に接続されると、電界強度が高くなる場合があるため、フローティング状態となっている。尚、フローティング状態とは、電圧が印加される電極と接続されておらず、浮いている状態を意味する。
【００２１】
本実施の形態においては、図３（ａ）に示すように、不純物ドープ領域２５は、ゲート電極４１のオーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下の領域におけるキャップ層２３にのみ形成してもよい。また、ゲート電極４１のオーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下を含む領域であれば、図３（ｂ）に示すように、ゲート電極４１とドレイン電極４３との間のキャップ層２３及び電子供給層２２の一部に広く形成してもよい。
【００２２】
また、本実施の形態における半導体装置は、図４に示すように、キャップ層２３を形成することなく、電子供給層２２の上に、絶縁膜３０及びゲート電極４１を形成した構造のものであってもよい。
【００２３】
また、基板１０は、ＳｉＣ以外には、サファイア、Ｓｉ、ＧａＡｓ等により形成された基板を用いることができ、基板１０は、半絶縁性を有するものであっても、導電性を有するものであっても、どちらでもよい。
【００２４】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図５〜図７に基づき説明する。
【００２５】
最初に、図５（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、バッファ層１１、電子走行層２１、電子供給層２２、キャップ層２３を形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。窒化物半導体層は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）によるエピタキシャル成長により形成する。尚、これらの窒化物半導体層は、ＭＯＶＰＥに代えて、ＭＢＥ（Molecular Beam Epitaxy）により形成してもよい。
【００２６】
基板１０は、例えば、サファイア基板、Ｓｉ基板、ＳｉＣ基板、ＧａＮ基板を用いることができる。本実施の形態では、基板１０にはＳｉＣ基板が用いられている。バッファ層１１はＡｌＧａＮ等より形成されており、電子走行層２１は膜厚が３μｍのｉ−ＧａＮにより形成されており、電子供給層２２は膜厚が２０ｎｍのｉ−ＡｌＧａＮにより形成されており、キャップ層２３は膜厚が５ｎｍのｉ−ＧａＮにより形成されている。
【００２７】
次に、図５（ｂ）に示すように、ゲート電極４１のオーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下となる領域のキャップ層２３及び電子供給層２２の一部に不純物ドープ領域２５を形成する。具体的には、キャップ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不純物ドープ領域２５が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部におけるキャップ層２３及び電子供給層２２の一部に、Ｓｉのイオン注入を行う。本実施の形態においては、所望の深さに、所望の不純物濃度の不純物ドープ領域２５を形成するため、ドーズ量や加速エネルギーを調整して、Ｓｉのイオン注入を行う。これにより、キャップ層２３及び電子供給層２２の一部に、不純物元素となるＳｉが、約１×１０１９ｃｍ−３ドープされた不純物ドープ領域２５を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去し、キャップ層２３の表面の全面に、不図示の保護膜を成膜し、６００℃〜１４００℃の間の温度、例えば、１０００℃で活性化アニールを行い、この後、不図示の保護膜を除去する。この際形成される保護膜は、ＳｉＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４等により形成されている。
【００２８】
この後、図示はしないが、素子を分離するための素子分離領域を形成する。具体的には、キャップ層２３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の窒化物半導体層にアルゴン（Ａｒ）イオンを注入することにより素子分離領域を形成する。素子分離領域は、レジストパターンの形成されていない領域の窒化物半導体層の一部を塩素系ガスを用いたＲＩＥ（Reactive Ion Etching）等によるドライエッチングにより除去することにより形成してもよい。素子分離領域を形成した後、レジストパターンは、有機溶剤等により除去する。
【００２９】
次に、図６（ａ）に示すように、電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。具体的には、キャップ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたＲＩＥ等によるドライエッチングにより、レジストパターンの開口部におけるキャップ層２３を除去し、電子供給層２２を露出させる。この際、電子供給層２２の一部が除去されてもよい。この後、不図示のレジストパターンは、有機溶剤等により除去する。
【００３０】
この後、再び、キャップ層２３等の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、電子供給層２２の上に残存する金属積層膜により、ソース電極４２及びドレイン電極４３を形成する。この後、窒素雰囲気中において、４００℃〜１０００℃の間の温度、例えば、約５５０℃の温度で熱処理することにより、ソース電極４２及びドレイン電極４３におけるオーミックコンタクトを確立させる。尚、Ｔｉ／Ａｌにより形成される金属積層膜は、膜厚が２０ｎｍのＴｉ膜と膜厚が２００ｎｍのＡｌ膜が積層された膜であり、Ｔｉ膜が電子供給層２２と接するように形成する。
【００３１】
次に、図６（ｂ）に示すように、キャップ層２３の上に、プラズマＣＶＤ（chemical vapor deposition）により絶縁膜３０を形成する。絶縁膜３０は、ＳｉＮ等により形成されており、膜厚は、２ｎｍ〜１０００ｎｍの間、例えば、１００ｎｍ形成する。尚、絶縁膜３０は、ＡＬＤ（Atomic Layer Deposition）やスパッタリングにより形成してもよい。
【００３２】
次に、図７（ａ）に示すように、絶縁膜３０において、ゲート電極４１が形成される領域に、開口部３０ａを形成する。具体的には、絶縁膜３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１のファインゲートが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、フッ素系ガスを用いたＲＩＥ等のドライエッチングにより、不図示のレジストパターンの開口部における絶縁膜３０を除去し、キャップ層２３を露出させることにより、開口部３０ａを形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンを除去する。
【００３３】
次に、図７（ｂ）に示すように、絶縁膜３０の開口部３０ａにおいて露出しているキャップ層２３の上、及び、開口部３０ａの周囲の絶縁膜３０の上にゲート電極４１を形成する。具体的には、絶縁膜３０等の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上の金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜により、ゲート電極４１を形成する。形成されるゲート電極４１は、キャップ層２３の直上に形成されているファインゲート領域４１ａと、絶縁膜３０の上に形成されるオーバーハング領域４１ｂとを有している。ゲート電極４１は、オーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下に、不純物ドープ領域２５が位置するように形成する。尚、Ｎｉ／Ａｕにより形成される金属積層膜は、膜厚が３０ｎｍのＮｉ膜と膜厚が４００ｎｍのＡｕ膜が積層された膜であり、Ｎｉ膜がキャップ層２３と接するように形成する。
【００３４】
以上の工程により、本実施の形態における半導体装置を作製することができる。
【００３５】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、第１の実施の形態における半導体装置を第１の実施の形態とは異なる方法で製造する製造方法である。本実施の形態における半導体装置の製造方法について、図８〜図１０に基づき説明する。
【００３６】
最初に、図８（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、バッファ層１１、電子走行層２１、電子供給層２２、キャップ層２３を形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
【００３７】
次に、図８（ｂ）に示すように、キャップ層２３の上に、プラズマＣＶＤにより絶縁膜３０を形成する。絶縁膜３０は、ＳｉＮ等により形成されており、膜厚は、２ｎｍ〜１０００ｎｍの間、例えば、１００ｎｍ形成する。
【００３８】
次に、図９（ａ）に示すように、ゲート電極４１のオーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下となる領域のキャップ層２３及び電子供給層２２の一部に不純物ドープ領域２５を形成する。具体的には、絶縁膜３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不純物ドープ領域２５が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの開口部におけるキャップ層２３及び電子供給層２２の一部に、Ｓｉのイオン注入を行う。本実施の形態においては、Ｓｉが絶縁膜３０を通り、キャップ層２３及び電子供給層２２の一部にドープされるように、加速エネルギー等を調整して、イオン注入を行う。これにより、キャップ層２３及び電子供給層２２の一部に、不純物元素となるＳｉが、約１×１０１９ｃｍ−３ドープされた不純物ドープ領域２５を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去し、６００℃〜１４００℃の間の温度、例えば、１０００℃で活性化アニールを行う。
【００３９】
この後、図示はしないが、素子を分離するための素子分離領域を形成する。
【００４０】
次に、図９（ｂ）に示すように、電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。具体的には、絶縁膜３０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、エッチングガスとしてフッ素系ガス及び塩素系ガスを用いたＲＩＥ等によるドライエッチングにより、レジストパターンの開口部における絶縁膜３０及びキャップ層２３を除去し、電子供給層２２を露出させる。この後、露出した電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。
【００４１】
次に、図１０（ａ）に示すように、絶縁膜３０において、ゲート電極４１が形成される領域に、開口部３０ａを形成する。
【００４２】
次に、図１０（ｂ）に示すように、絶縁膜３０の開口部３０ａにおいて露出しているキャップ層２３の上、及び、開口部３０ａの周囲の絶縁膜３０の上にゲート電極４１を形成する。
【００４３】
以上の工程により、本実施の形態における半導体装置を作製することができる。
【００４４】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００４５】
〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態における半導体装置について、図１１に基づき説明する。本実施の形態における半導体装置は、基板１０の上に、窒化物半導体のエピタキシャル成長により、バッファ層１１、電子走行層２１、電子供給層２２、キャップ層２３が積層して形成されている。基板１０は、ＳｉＣ等の半導体材料により形成されている。バッファ層１１は、ＡｌＮやＧａＮ等により形成されており、電子走行層２１はｉ−ＧａＮにより形成されており、電子供給層２２はｉ−ＡｌＧａＮまたはｎ−ＡｌＧａＮにより形成されており、キャップ層２３はｉ−ＧａＮまたはｎ−ＧａＮにより形成されている。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
【００４６】
電子供給層２２の上には、ソース電極４２及びドレイン電極４３が形成されており、ソース電極４２とドレイン電極４３との間のキャップ層２３の上には、絶縁膜３０が形成されている。絶縁膜３０には、ゲート電極４１が形成される領域に開口部が形成されており、ゲート電極４１は、開口部におけるキャップ層２３の上、及び、開口部の周囲の絶縁膜３０の上に形成されている。ゲート電極４１のうち、開口部の周囲の絶縁膜３０の上に形成されている部分が、フィールドプレート等と呼ばれるオーバーハング領域４１ｂとなる。尚、本実施の形態においては、電子走行層２１を第１の半導体層と記載し、電子供給層２２を第２の半導体層と記載し、キャップ層２３を第３の半導体層と記載する場合がある。
【００４７】
本実施の形態においては、ゲート電極４１のオーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下の領域におけるキャップ層２３及び電子供給層２２の一部には、導電性を有する材料により導電部１２５が形成されている。導電部１２５は、金属または金属窒化物を埋め込むことにより形成されている。導電部１２５を形成する金属としては、仕事関数が小さい金属よりも大きい金属が好ましく、例えば、Ｎｉ、Ｃｕ、Ｐｔ、Ａｕ、Ｐｄ等が好ましい。また、金属窒化物としては、後の工程において熱処理等を行っても影響のないＴｉＮ、ＴａＮ、ＷＮ等の高融点金属の窒化物が好ましい。尚、Ｔｉの融点は約１６６８℃、Ｔａの融点は約２９９６℃、Ｗの融点は３４１０℃である。
【００４８】
本実施の形態における半導体装置は、第１の実施の形態と同様に、電流コラプスの発生を抑制し、オン抵抗が増加を防ぐことができるが、導電部１２５は、導電性の高い金属等により形成されているため、この効果をより一層顕著にすることができる。即ち、金属等により形成されている導電部１２５は、窒化物半導体に不純物元素をドープした不純物ドープ領域よりも抵抗が低く、導電性が高いため、上記の効果がより一層顕著となる。
【００４９】
また、ゲート電極４１のオーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下には、導電部１２５が埋め込まれているため、この領域における窒化物半導体層の厚さが薄くなっており、窒化物半導体層にトラップされる電子自体が少ない。このため、トラップされた電子に起因して生じる電流コラプスが抑制される。
【００５０】
また、導電部１２５が高融点金属の金属窒化物により形成されている場合には、電子供給層２２及びキャップ層２３が同じ窒化物で形成されているため、導電部１２５における付着力が強く、信頼性が高くなる。また、オーミックコンタクトを確立するための熱処理等を行っても、導電部１２５が高融点金属の窒化物の場合には、導電部１２５における金属元素が、窒化物半導体層には拡散しないため、特性の低下や信頼性の低下が防がれる。
【００５１】
尚、導電部１２５は、ゲート電極４１、ソース電極４２、ドレイン電極４３のいずれかと電気的に接続されると、電界強度が高くなる場合があるため、フローティング状態となっている。
【００５２】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１２〜図１４に基づき説明する。
【００５３】
最初に、図１２（ａ）に示すように、基板１０の上に、窒化物半導体層をエピタキシャル成長させることにより、バッファ層１１、電子走行層２１、電子供給層２２、キャップ層２３を形成する。これにより、電子走行層２１において、電子走行層２１と電子供給層２２との界面近傍には、２ＤＥＧ２１ａが生成される。
【００５４】
次に、図１２（ｂ）に示すように、ゲート電極４１のオーバーハング領域４１ｂのドレイン電極４３側の端部４１ｃの直下となる領域のキャップ層２３及び電子供給層２２の一部にＮｉを埋め込むことにより導電部１２５を形成する。具体的には、キャップ層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、導電部１２５が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、エッチングガスとして塩素系ガスを用いたＲＩＥ等のドライエッチングにより、レジストパターンの開口部におけるキャップ層２３及び電子供給層２２の一部を除去し開口部を形成する。この後、真空蒸着等によりＮｉ膜を成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上のＮｉ膜をレジストパターンとともにリフトオフにより除去する。これにより、残存するＮｉ膜により、キャップ層２３及び電子供給層２２を埋め込む導電部１２５が形成される。この後、キャップ層２３と導電部１２５との表面が同一面となるように、ＣＭＰ（Chemical Mechanical Polishing）等による表面研磨を行ってもよい。尚、本実施の形態においては、導電部１２５は、既に導電性を有しているため、第１の実施の形態のような活性化アニール等は不要である。
【００５５】
この後、図示はしないが、素子を分離するための素子分離領域を形成する。
【００５６】
次に、図１３（ａ）に示すように、電子供給層２２の上に、ソース電極４２及びドレイン電極４３を形成する。
【００５７】
次に、図１３（ｂ）に示すように、キャップ層２３の上に、絶縁膜３０を形成する。
【００５８】
次に、図１４（ａ）に示すように、絶縁膜３０において、ゲート電極４１が形成される領域に、開口部３０ａを形成する。
【００５９】
次に、図１４（ｂ）に示すように、絶縁膜３０の開口部３０ａにおいて露出しているキャップ層２３の上、及び、開口部３０ａの周囲の絶縁膜３０の上にゲート電極４１を形成する。
【００６０】
以上の工程により、本実施の形態における半導体装置を作製することができる。
【００６１】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００６２】
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００６３】
本実施の形態における半導体デバイスは、第１または第３の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１５に基づき説明する。尚、図１５は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１または第３の実施の形態に示されているものとは、異なっている。また、本実施の形態においては、第１または第３の実施の形態における半導体装置においてＨＥＭＴまたはＵＭＯＳ構造のトランジスタを１つ形成した場合について説明する場合がある。
【００６４】
最初に、第１または第３の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴ等の半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１または第３の実施の形態におけるいずれかの半導体装置に相当するものである。
【００６５】
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１または第３の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１または第３の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１または第３の実施の形態における半導体装置のドレイン電極４３と接続されている。
【００６６】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴ等のディスクリートパッケージされている半導体デバイスを作製することができる。
【００６７】
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１または第３の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
【００６８】
最初に、図１６に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１６に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１６に示す例では３つ）４６８を備えている。図１６に示す例では、第１または第３の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００６９】
次に、図１７に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１７に示す例では、パワーアンプ４７３は、第１または第３の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１７に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００７０】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００７１】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記第２の半導体層の上に形成された開口部を有する絶縁膜と、
前記絶縁膜の前記開口部に形成されたファインゲート領域と、前記開口部の周囲の前記絶縁膜の上に形成されたオーバーハング領域と、を有するゲート電極と、
前記ゲート電極の前記オーバーハング領域の前記ドレイン電極側の端部の直下において、前記第２の半導体層の一部に形成された不純物元素がドープされた不純物ドープ領域と、
を有することを特徴とする半導体装置。
（付記２）
前記不純物ドープ領域は、前記第２の半導体層よりも不純物元素の濃度が高いことを特徴とする付記１に記載の半導体装置。
（付記３）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に、窒化物半導体により形成された第３の半導体層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記第３の半導体層の上に形成された開口部を有する絶縁膜と、
前記絶縁膜の前記開口部に形成されたファインゲート領域と、前記開口部の周囲の前記絶縁膜の上に形成されたオーバーハング領域と、を有するゲート電極と、
前記ゲート電極の前記オーバーハング領域の前記ドレイン電極側の端部の直下において、前記第３の半導体層、または、前記第３の半導体層と前記第２の半導体層の一部に形成された不純物元素がドープされた不純物ドープ領域と、
を有することを特徴とする半導体装置。
（付記４）
前記不純物ドープ領域は、前記第２の半導体層及び前記第３の半導体層よりも不純物元素の濃度が高いことを特徴とする付記３に記載の半導体装置。
（付記５）
前記不純物ドープ領域における不純物元素の濃度は、２×１０１８ｃｍ−３以上であることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記不純物元素は、ｎ型となる不純物元素であることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記不純物ドープ領域は、前記ゲート電極、前記ソース電極、前記ドレイン電極のうちのいずれにも接続されていないことを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記不純物ドープ領域は、前記ゲート電極と前記ドレイン電極との間に形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記第２の半導体層の上に形成された開口部を有する絶縁膜と、
前記絶縁膜の前記開口部に形成されたファインゲート領域と、前記開口部の周囲の前記絶縁膜の上に形成されたオーバーハング領域と、を有するゲート電極と、
前記ゲート電極の前記オーバーハング領域の前記ドレイン電極側の端部の直下において、前記第２の半導体層の一部に埋め込まれた導電部と、
を有することを特徴とする半導体装置。
（付記１０）
基板の上に、窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に、窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に、窒化物半導体により形成された第３の半導体層と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
前記第３の半導体層の上に形成された開口部を有する絶縁膜と、
前記絶縁膜の前記開口部に形成されたファインゲート領域と、前記開口部の周囲の前記絶縁膜の上に形成されたオーバーハング領域と、を有するゲート電極と、
前記ゲート電極の前記オーバーハング領域の前記ドレイン電極側の端部の直下において、前記第３の半導体層、または、前記第３の半導体層と前記第２の半導体層の一部に埋め込まれた導電部と、
を有することを特徴とする半導体装置。
（付記１１）
前記導電部は、金属または金属窒化物により形成されていることを特徴とする付記９または１０に記載の半導体装置。
（付記１２）
前記導電部は、Ｔｉ、Ｔａ、Ｗのうちのいずれかを含む窒化物により形成されていることを特徴とする付記９または１０に記載の半導体装置。
（付記１３）
前記導電部は、前記ゲート電極、前記ソース電極、前記ドレイン電極のうちのいずれにも接続されてはいないことを特徴とする付記９から１２のいずれかに記載の半導体装置。
（付記１４）
前記導電部は、前記ゲート電極と前記ドレイン電極との間に形成されていることを特徴とする付記９から１３のいずれかに記載の半導体装置。
（付記１５）
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮのいずれかを含む材料により形成されていることを特徴とする付記１から１４のいずれかに記載の半導体装置。
（付記１６）
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上に、開口部を有する絶縁膜を形成する工程と、
前記第２の半導体層の一部に、不純物元素をドープすることにより不純物ドープ領域を形成する工程と、
前記絶縁膜の前記開口部及び前記開口部の周囲の前記絶縁膜の上に、ゲート電極を形成する工程と、
を有し、
前記不純物ドープ領域は、前記絶縁膜の上の前記ゲート電極のオーバーハング領域のドレイン電極側の端部の直下に形成されていることを特徴とする半導体装置の製造方法。
（付記１７）
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、窒化物半導体により第３の半導体層を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第３の半導体層の上に、開口部を有する絶縁膜を形成する工程と、
前記第３の半導体層、または、前記第３の半導体層と前記第２の半導体層の一部に、不純物元素をドープすることにより不純物ドープ領域を形成する工程と、
前記絶縁膜の前記開口部及び前記開口部の周囲の前記絶縁膜の上に、ゲート電極を形成する工程と、
を有し、
前記不純物ドープ領域は、前記絶縁膜の上の前記ゲート電極のオーバーハング領域のドレイン電極側の端部の直下に形成されていることを特徴とする半導体装置の製造方法。
（付記１８）
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の一部に、導電性を有する材料を埋め込むことにより導電部を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上に、開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の前記開口部及び前記開口部の周囲の前記絶縁膜の上に、ゲート電極を形成する工程と、
を有し、
前記導電部は、前記絶縁膜の上の前記ゲート電極のオーバーハング領域のドレイン電極側の端部の直下に形成されていることを特徴とする半導体装置の製造方法。
（付記１９）
基板の上に、窒化物半導体により第１の半導体層を形成する工程と、
前記第１の半導体層の上に、窒化物半導体により第２の半導体層を形成する工程と、
前記第２の半導体層の上に、窒化物半導体により第３の半導体層を形成する工程と、
前記第３の半導体層、または、前記第３の半導体層と前記第２の半導体層の一部に、導電性を有する材料を埋め込むことにより導電部を形成する工程と、
前記第２の半導体層の上に、ソース電極及びドレイン電極を形成する工程と、
前記第３の半導体層の上に、開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の前記開口部及び前記開口部の周囲の前記絶縁膜の上に、ゲート電極を形成する工程と、
を有し、
前記導電部は、前記絶縁膜の上の前記ゲート電極のオーバーハング領域のドレイン電極側の端部の直下に形成されていることを特徴とする半導体装置の製造方法。
（付記２０）
付記１から１１のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２１）
付記１から１１のいずれかに記載の半導体装置を有することを特徴とする増幅器。
【符号の説明】
【００７２】
１０        基板
１１        バッファ層
２１        電子走行層（第１の半導体層）
２１ａ      ２ＤＥＧ
２２        電子供給層（第２の半導体層）
２３        キャップ層
２５        不純物ドープ領域
３０        絶縁膜
４１        ゲート電極
４１ａ      ファインゲート領域
４１ｂ      オーバーハング領域
４１ｃ      端部
４２        ソース電極
４３        ドレイン電極
【図１】
2018041784.tif 000003
【図２】
2018041784.tif 000004
【図３】
2018041784.tif 000005
【図４】
2018041784.tif 000006
【図５】
2018041784.tif 000007
【図６】
2018041784.tif 000008
【図７】
2018041784.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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