(57)【要約】 【課題】メモリセルを高密度に作成することのできる磁気メモリを提供する。【解決手段】本実施形態の磁気メモリは、第１配線と、前記第１配線に交差する第２乃至第４配線と、第１端子と、前記第４配線に電気的に接続された第２端子と、前記第１端子と前記第２端子との間の第１領域と、を有する第１導電層と、前記第１領域に配置され、第１磁性層と、前記第１磁性層と前記第１領域との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、を有する第１磁気抵抗素子と、前記第１磁性層に電気的に接続された第３端子と、前記第３配線に電気的に接続された第４端子と、前記第１配線に電気的に接続された第５端子と、を有する第１トランジスタと、前記第１端子に電気的に接続された第６端子と、前記第２配線に電気的に接続された第７端子と、前記第１配線に電気的に接続された第８端子と、を有する第２トランジスタと、を備えている。【選択図】図１
2018157171.tif 000002
【特許請求の範囲】
【請求項１】
第１配線と、
前記第１配線に交差する第２乃至第４配線と、
第１端子と、前記第４配線に電気的に接続された第２端子と、前記第１端子と前記第２端子との間の第１領域と、を有する第１導電層と、
前記第１領域に配置され、第１磁性層と、前記第１磁性層と前記第１領域との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、を有する第１磁気抵抗素子と、
前記第１磁性層に電気的に接続された第３端子と、前記第３配線に電気的に接続された第４端子と、前記第１配線に電気的に接続された第５端子と、を有する第１トランジスタと、
前記第１端子に電気的に接続された第６端子と、前記第２配線に電気的に接続された第７端子と、前記第１配線に電気的に接続された第８端子と、を有する第２トランジスタと、
を備えた磁気メモリ。
【請求項２】
前記第１配線に交差する第５配線と、
第２磁気抵抗素子と、
第９乃至第１１端子を有する第３トランジスタと、を更に有し、
前記第１導電層は、前記第２端子と前記第１領域の間に配置された第２領域を更に有し、
前記第２磁気抵抗素子は、第３磁性層と、前記第２領域と前記第３磁性層との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、備え、
前記第３トランジスタは、前記第９端子が前記第３磁性層に電気的に接続され、前記第１０端子が前記第５配線に電気的に接続され、前記第１１端子が前記第１配線に電気的に接続された請求項１記載の磁気メモリ。
【請求項３】
前記第２端子に電気的に接続された第１２端子と、前記第４配線に電気的に接続された第１３端子と、前記第１配線に電気的に接続された第１４端子とを有する第４トランジスタを更に備えた請求項１または２記載の磁気メモリ。
【請求項４】
前記第１乃至第４配線と、前記第１および第２トランジスタとが第１階層に配置され、前記第１導電層および前記第１磁気抵抗素子が前記第１階層の上方の第２階層に配置される請求項１乃至３のいずれかに記載の磁気メモリ。  
【請求項５】
前記第１磁気抵抗素子は、前記第１導電層の下方に配置される請求項４記載の磁気メモリ。
【請求項６】
前記第１磁気抵抗素子は、前記第１導電層の上方に配置される請求項４記載の磁気メモリ。
【請求項７】
前記第２乃至第４配線に交差する第５配線と、
第９端子と、前記第４配線に電気的に接続された第１０端子と、前記第９端子と前記第１０端子との間の第２領域と、を有する第２導電層と、
前記第２領域に配置され、第３磁性層と、前記第３磁性層と前記第２領域との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、を有する第２磁気抵抗素子と、
前記第３磁性層に電気的に接続された第１１端子と、前記第３配線に電気的に接続された第１２端子と、前記第５配線に電気的に接続された第１３端子と、を有する第３トランジスタと、
前記第９端子に電気的に接続された第１４端子と、前記第２配線に電気的に接続された第１５端子と、前記第５配線に電気的に接続された第１６端子と、を有する第４トランジスタと、
を備え、
前記第１乃至第５配線と、前記第１乃至第４トランジスタとが第１階層に配置され、前記第１導電層および前記第１磁気抵抗素子が前記第１階層の上方の第２階層に配置され、前記第２導電層および前記第２磁気抵抗素子が前記第２階層の上方の第３階層に配置される請求項１記載の磁気メモリ。
【請求項８】
前記第１磁気抵抗素子は前記第１導電層の上方に配置され、前記第２磁気抵抗素子は前記第２導電層の上方に配置される請求項７記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
スピン軌道トルクを用いてＭＴＪ(Magnetic Tunnel Junction)素子の記憶層のスピンの向きを反転させることでデータ“０”とデータ“１”との間の書き換えを行う原理の磁気メモリである、ＳＯＴ−ＭＲＡＭ（Spin Orbit Torque-Magnetic Random Access Memory）が提案されている。
【０００３】
メモリは大容量になるほどメモリセルの１ビットごとのコスト（ビットコスト）を可能な限り低く抑えることが求められる。ビットコストを抑える方法の一つとして、１ビットセルの面積を小さくする方法がある。
【０００４】
このＳＯＴ−ＭＲＡＭにおいて、個々のＭＴＪ素子を選択するＭＴＪ選択トランジスタを平面トランジスタで作成する場合の物理レイアウト例が開示されている。平面トランジスタとは、チャネル（電流経路）が半導体基板の表面に沿う方向であるトランジスタのことを言う。一方、スピン軌道トルクを与える導電層であるＳＯ層を選択するＳＯ層選択トランジスタのレイアウトは開示されていない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開第２０１６／００６４６５０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、メモリセルを高密度に作成することのできる磁気メモリを提供する。
【課題を解決するための手段】
【０００７】
本実施形態による磁気メモリは、第１配線と、前記第１配線に交差する第２乃至第４配線と、第１端子と、前記第４配線に電気的に接続された第２端子と、前記第１端子と前記第２端子との間の第１領域と、を有する第１導電層と、前記第１領域に配置され、第１磁性層と、前記第１磁性層と前記第１領域との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、を有する第１磁気抵抗素子と、前記第１磁性層に電気的に接続された第３端子と、前記第３配線に電気的に接続された第４端子と、前記第１配線に電気的に接続された第５端子と、を有する第１トランジスタと、前記第１端子に電気的に接続された第６端子と、前記第２配線に電気的に接続された第７端子と、前記第１配線に電気的に接続された第８端子と、を有する第２トランジスタと、を備えている。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態による磁気メモリのメモリセルの一例を示す回路図。
【図２】磁気抵抗素子の構成を示す断面図。
【図３】第１実施形態による磁気メモリのメモリセルの他の例を示す回路図。
【図４】第１実施形態の磁気メモリを示す回路図。
【図５】４×２のアレイ状に配列されたメモリセルアレイとその周辺回路を有する第１実施形態の磁気メモリを示す回路図。
【図６】第１実施形態の磁気メモリの立体構造を示す図。
【図７】第１実施形態の磁気メモリの製造工程を示す平面図。
【図８】第１実施形態の磁気メモリの製造工程を示す平面図。
【図９】第１実施形態の磁気メモリの製造工程を示す平面図。
【図１０】第１実施形態の磁気メモリの製造工程を示す平面図。
【図１１】第１実施形態の磁気メモリの製造工程を示す平面図。
【図１２】第１実施形態の磁気メモリの製造工程を示す平面図。
【図１３】第１実施形態の磁気メモリの製造工程を示す平面図。
【図１４】第１実施形態の磁気メモリの製造工程を示す平面図。
【図１５】第１実施形態の磁気メモリの製造工程を示す平面図。
【図１６】第１実施形態の磁気メモリの断面を説明する平面図。
【図１７Ａ】図１６に示す切断線Ａ−Ａで切断した断面図。
【図１７Ｂ】図１６に示す切断線Ｂ−Ｂで切断した断面図。
【図１７Ｃ】図１６に示す切断線Ｃ−Ｃで切断した断面図。
【図１７Ｄ】図１６に示す切断線Ｄ−Ｄで切断した断面図。
【図１７Ｅ】図１６に示す切断線Ｅ−Ｅで切断した断面図。
【図１８】第１実施形態の磁気メモリのメモリセルの占有面積を説明する図。
【図１９】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図２０】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図２１】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図２２】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図２３】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図２４】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図２５】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図２６】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図２７】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図２８】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図２９】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図３０】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図３１】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図３２】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図３３】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図３４】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図３５】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図３６】導電層の下方にメモリ素子が配置されたメモリセルの具体的な製造方法を示す断面図。
【図３７】第２実施形態の磁気メモリの立体的構造を示す図。
【図３８】第２実施形態の磁気メモリの製造工程を示す平面図。
【図３９】第２実施形態の磁気メモリの製造工程を示す平面図。
【図４０】第２実施形態の磁気メモリの製造工程を示す平面図。
【図４１】第２実施形態の磁気メモリの製造工程を示す平面図。
【図４２】第２実施形態の磁気メモリの製造工程を示す平面図。
【図４３】第２実施形態の磁気メモリの製造工程を示す平面図。
【図４４】第２実施形態の磁気メモリの製造工程を示す平面図。
【図４５】第２実施形態の磁気メモリの製造工程を示す平面図。
【図４６】第２実施形態の磁気メモリの製造工程を示す平面図。
【図４７】第２実施形態の磁気メモリの断面を説明する平面図。
【図４８】第２実施形態の磁気メモリの製造工程を示す平面図。
【図４９】第２実施形態の磁気メモリの製造工程を示す平面図。
【図５０】第２実施形態の磁気メモリの製造工程を示す平面図。
【図５１】第２実施形態の磁気メモリの製造工程を示す平面図。
【図５２】第２実施形態の磁気メモリの製造工程を示す平面図。
【図５３】第２実施形態の磁気メモリの製造工程を示す平面図。
【図５４】第２実施形態の磁気メモリの製造工程を示す平面図。
【図５５】第２実施形態の磁気メモリの断面を説明する平面図。
【図５６Ａ】図５５に示す切断線Ａ−Ａで切断した断面図。
【図５６Ｂ】図５５に示す切断線Ｂ−Ｂで切断した断面図。
【図５６Ｃ】図５５に示す切断線Ｃ−Ｃで切断した断面図。
【図５６Ｄ】図５５に示す切断線Ｄ−Ｄで切断した断面図。
【図５６Ｅ】図５５に示す切断線Ｅ−Ｅで切断した断面図。
【図５７】第３実施形態による磁気メモリを示す回路図。
【図５８】メモリセルアレイとその周辺回路を有する第３実施形態の磁気メモリを示す回路図。
【図５９】第３実施形態の磁気メモリを示す回路図。
【図６０】第３実施形態の磁気メモリの立体的構造を示す図。
【図６１】第３実施形態の磁気メモリの製造工程を示す平面図。
【図６２】第３実施形態の磁気メモリの製造工程を示す平面図。
【図６３】第３実施形態の磁気メモリの製造工程を示す平面図。
【図６４】第３実施形態の磁気メモリの製造工程を示す平面図。
【図６５】第３実施形態の磁気メモリの製造工程を示す平面図。
【図６６】第３実施形態の磁気メモリの製造工程を示す平面図。
【図６７】第３実施形態の磁気メモリの断面を説明する平面図。
【図６８】第３実施形態の磁気メモリの製造工程を示す平面図。
【図６９】第３実施形態の磁気メモリの製造工程を示す平面図。
【図７０】第３実施形態の磁気メモリの製造工程を示す平面図。
【図７１】第３実施形態の磁気メモリの製造工程を示す平面図。
【図７２】第３実施形態の磁気メモリの製造工程を示す平面図。
【図７３】第３実施形態の磁気メモリの製造工程を示す平面図。
【図７４】第３実施形態の磁気メモリの製造工程を示す平面図。
【図７５】第３実施形態の磁気メモリの製造工程を示す平面図。
【図７６】第３実施形態の磁気メモリの断面を説明する平面図。
【図７７Ａ】図７６に示す切断線Ａ−Ａで切断した断面図。
【図７７Ｂ】図７６に示す切断線Ｂ−Ｂで切断した断面図。
【図７７Ｃ】図７６に示す切断線Ｃ−Ｃで切断した断面図。
【図７７Ｄ】図７６に示す切断線Ｄ−Ｄで切断した断面図。
【図７７Ｅ】図７６に示す切断線Ｅ−Ｅで切断した断面図。
【図７７Ｆ】図７６に示す切断線Ｆ−Ｆで切断した断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態について説明する。
【００１０】
本実施形態による磁気メモリは、第１配線と、前記第１配線に交差する第２乃至第４配線と、第１端子と、前記第４配線に電気的に接続された第２端子と、前記第１端子と前記第２端子との間の第１領域と、を有する第１導電層と、前記第１領域に配置され、第１磁性層と、前記第１磁性層と前記第１領域との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、を有する第１磁気抵抗素子と、前記第１磁性層に電気的に接続された第３端子と、前記第３配線に電気的に接続された第４端子と、前記第１配線に電気的に接続された第５端子と、を有する第１トランジスタと、前記第１端子に電気的に接続された第６端子と、前記第２配線に電気的に接続された第７端子と、前記第１配線に電気的に接続された第８端子と、を有する第２トランジスタと、を備えている。
【００１１】
（第１実施形態）
第１実施形態による磁気メモリを図１に示す。この第１実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図１に示す。このメモリセル１０は、非磁性の導電層１２と、Ｎ＋１個の磁気抵抗素子（メモリ素子とも云う）２００〜２０Ｎと、選択トランジスタ２５０〜２５Ｎと、選択トランジスタ３１と、を備えている。導電層１２は、第１端子１２ａおよび第２端子１２ｂを有している。
【００１２】
各磁気抵抗素子２０ｉ（ｉ＝０，・・・，Ｎ）はメモリ素子であって、第１端子１２ａと第２端子１２ｂとの間の導電層１２の領域に配置され、図２に示すように、磁性層２１と、非磁性層２２と、磁性層２３と、を有している。磁性層２１は導電層１２と磁性層２３との間に配置され、非磁性層２２は磁性層２１と磁性層２３との間に配置される。磁性層２３（第１磁性層２３）は磁化方向が固定され、参照層とも呼ばれ、磁性層２１（第２磁性層２１）は磁化方向が可変で記憶層とも呼ばれる。ここで、「磁化方向が可変」であるとは、書き込み動作の前後で磁化方向が変化可能であることを意味し、「磁化方向が固定」であるとは、書き込み動作の前後で磁化方向が変化しないことを意味する。非磁性層２２が絶縁性の層であれば、磁気抵抗素子はＭＴＪ素子となり、導電性の層であれば磁気抵抗素子はＧＭＲ(Giant Magneto Resistive effect)素子となる。
【００１３】
なお、図１では、各磁気抵抗素子２０ｉ（ｉ＝０，・・・，Ｎ）は、導電層１２の上側に配置されているが、導電層１２と磁性層２１、非磁性層２２、磁性層２３の積層関係を変えずに下側に配置されていてもよい。言い換えると、導電層１２の下側に磁性層２１が接しており、磁性層２１の下に非磁性層２２があり、非磁性層２２の下に磁性層２３が配置されていてもよい。各磁気抵抵抗素子は、データ“０”またはデータ“１”の一方、すなわち１ビットの情報を記憶可能である。したがって、図１に示すメモリセル１０は、Ｎ＋１ビットの情報を記憶可能となる。
【００１４】
選択トランジスタ２５ｉ（ｉ＝０，・・・，Ｎ）は、ソースおよびドレインの一方（端子）が磁気抵抗素子２０ｉの参照層２３に電気的に接続され、他方（端子）がビット線ＢＬｉに電気的に接続され、ゲート（制御端子）がワード線ＷＬに電気的に接続されている。なお、本願明細書においては、「ＡがＢに電気的に接続される」という意味は、ＡがＢに直接に接続されてもよいし、Ａが導電体を介してＢに接続されてもよいことを意味する。選択トランジスタ２５ｉ（ｉ＝０，・・・，Ｎ）は、対応する磁気抵抗素子２０ｉに選択的に電気信号を与える。
【００１５】
選択トランジスタ３１は、ソースおよびドレインの一方（端子）が第１端子１２ａに電気的に接続され、他方が書き込みビット線ＷＢＬに電気的に接続され、ゲート（制御端子）がワード線ＷＬに電気的に接続される。なお、導電層１２の第２端子１２ｂはソース線ＳＬに接続される。
【００１６】
導電層１２は、選択トランジスタ３１を介して電流を流すことでスピン軌道相互作用を発生させる非磁性層であり、書き換え電流を流すことで発生するスピン軌道相互作用（ラシュバ磁場）により、磁気抵抗素子２０１〜２０Ｎの磁化状態を書き換えることができる材料及び寸法で構成される。磁気抵抗素子２００〜２０Ｎは、導電層１２を共有する。
【００１７】
なお、第１実施形態の磁気メモリにおけるメモリセル１０は、図３に示すメモリセル１０Ａであってもよい。このメモリセル１０Ａは、メモリセル１０において、導電層１２の第２端子１２ｂにソースおよびドレインの一方（端子）が電気的に接続され、他方がソース線ＳＬに電気的に接続され、ゲートがワード線ＷＬに電気的に接続された選択トランジスタ３２を更に備えている。
【００１８】
選択トランジスタ２５０〜２５Ｎと、選択トランジスタ３１，３２はそれぞれ、例えばＮチャネルＦＥＴ(Field Effect Transistor)である。メモリセル内の全てのトランジスタの制御端子は同一のワード線ＷＬに接続される。選択トランジスタの制御端子はそれぞれ別の配線に制御する方が制御性は高いが、選択セルトランジスタの幅が小さいほど無駄な領域が生じることになりセル面積が大きくなる。
【００１９】
そこで、本実施形態のように、選択トランジスタの制御端子を共有して同じ配線に接続することで、配線の長辺方向に沿って選択トランジスタを一直線に並べることが可能となるため、セル面積を小さくすることができる。これにより、メモリセルを高密度に作成することができる。
【００２０】
本実施形態のメモリセル１０またはメモリセル１０Ａは、ＳＯＴ−ＭＲＡＭ(Spin Orbit Torque-Magnetic Random Access Memory)の一形態である。ＳＯＴ−ＭＲＡＭは書き込み時に通過する書き込み電流の電流パスと読み出し時に通過する読み出し電流のパスが異なる方式のメモリである。書き込み時は導電層１２に書き込みビット線ＷＢＬからソース線ＳＬに、またはソース線ＳＬから書き込みビット線ＷＢＬに電流を流す。読み出し時はビット線ＢＬからソース線ＳＬに、またはソース線ＳＬからビット線ＢＬに磁気抵抗素子を介して電流を流す。このように書き込み時に磁気抵抗素子に直接電流を流さずに書き込む方式のため、読み出し電流と書き込み電流の比の設計条件が緩和され大容量メモリの作製が容易になる、磁気抵抗素子への電気的ストレスが軽減されるため信頼性が向上するといった利点がある。
【００２１】
本実施形態のメモリセルは、通常のＳＯＴ−ＭＲＡＭに対し、複数の磁気抵抗素子の導電層１２を共有化することにより、同時に複数の磁気抵抗素子への書き込みを行うことができる。さらに、書き込み対象でない磁気抵抗素子に接続されたビット線ＢＬに書き込み補助電圧を加えないことにより、複数の磁気抵抗素子への選択的に書き込みの制御を行うことができる。書き込み補助電圧とは、磁気抵抗素子に電圧を印加することにより書き込み時のエネルギー障壁を下げる電圧である。導電層に電流を流しかつ書き込み補助電圧を印加する場合に磁気抵抗素子に情報が書き込まれるようデバイス設計を行うことで、複数の磁気抵抗素子で導電層が共有されていても選択的に書き込みを行うことができる。
【００２２】
（書き込み動作）
次に、メモリセル１０の書き込み動作を説明する。
【００２３】
１例として、データ“１”を全メモリ素子２００〜２０Ｎに書き込み、次に、データ“０”を選択したメモリ素子に書き込む動作を説明する。まず、書き込み対象のメモリセルの書き込みビット線ＷＢＬに、導電層１２の書き込み電圧ＶＳＯを与え、ソース線ＳＬに０Ｖを与える。全てのメモリ素子２００〜２０Ｎのビット線ＢＬ０〜ＢＬＮには書き込み補助電圧ＶＡＳＳＩＳＴを与える。書き込み対象のメモリセルのワード線ＷＬに信号を加え、すべての選択トランジスタ２５０〜２５Ｎ、選択トランジスタ３１をＯＮ状態にする。このようにすることで書き込み対象のメモリセルの導電層１２に書き込みビット線ＷＢＬからソース線ＳＬに書き込み電流ＩＳＯが流れ、データ“１”が全メモリ素子に書き込まれる。
【００２４】
続いて、書き込み対象のメモリセルの書き込みビット線ＷＢＬに０Ｖを与え、ソース線ＳＬに導電層１２の書き込み電圧ＶＳＯを与える。データ“０”を書き込むメモリ素子のビット線に書き込み補助電圧ＶＡＳＳＩＳＴを与え、データ“１”のまま保持するメモリ素子のビット線に０Ｖを加える。例えば、メモリ素子２００、２０２、２０３にデータ“０”とする場合には、ビット線ＢＬ０、ＢＬ２、ＢＬ３に書き込み補助電圧ＶＡＳＳＩＳＴを与える。書き込み対象のメモリセルのワード線ＷＬに信号を加え、選択トランジスタ２５０、２５２、２５３、選択トランジスタ３１をＯＮ状態にする。このようにすることで書き込み対象のメモリ素子２００、２０２、２０３に補助電圧が印加された状態で導電層１２にソース線ＳＬから書き込みビット線ＷＢＬに書き込み電流ＩＳＯが流れ、メモリ素子２００、２０２、２０３にデータ“０”が書き込まれる。
【００２５】
上記書き込みの一例としてデータ“１”を全メモリ素子２００〜２０Ｎに書き込み、次にデータ“０”を選択されたメモリ素子に書き込む動作を説明したが、先に全メモリ素子にデータ“０”を書き、次に選択されたメモリ素子にデータ“１”を書いても良い。また、書き込み動作前にすべてのメモリ素子のデータを読み出しておいてから新たに書き込むデータと比較し、差分のあるメモリ素子だけデータ“１”またはデータ“０”を選択的に書き込むという方法も可能である。
【００２６】
（読み出し方法）
次に、メモリセル１０の読み出し動作を説明する。
【００２７】
読み出し対象となるメモリ素子、例えばメモリ素子２０２に対応するビット線ＢＬ２に読み出し電圧ＶＲＥＡＤ、ソース線ＳＬに０Ｖを与え、書き込みビット線ＷＢＬ、読み出し対象以外のメモリ素子に対応するビット線、例えばビット線ＢＬ２以外のビット  線はフローティング状態とする。読み出し対象のメモリセルのワード線ＷＬに信号を加え、選択トランジスタ２５０〜２５Ｎおよび選択トランジスタ３１をＯＮ状態にする。このようにすることでメモリ素子２０２に読み出し電流ＩＲＥＡＤが流れ、ソース線ＳＬの先に接続する（図示せず）読み出し回路によってデータが読み出され、データ“１”またはデータ“０”の判定が行われる。
【００２８】
（メモリセルアレイ）
２×２のアレイ状に配列されたメモリセル１０００、１００１、１０１０、１０１１を有する  第１実施形態の磁気メモリを図４に示す。各メモリセル１０ｉｊ（ｉ、ｊ＝０，１）はそれぞれ、図１に示すメモリセル１０において、Ｎ＋１個（Ｎ＋１ビット）のメモリ素子２００〜２０Ｎを８個（８ビット）のメモリ素子２００〜２０７とした場合と同じ構成を有している。なお、この第１実施形態においては、メモリセルは、２×２のアレイ状に配列されたが、ｍ、ｎを自然数とした場合、ｍ×ｎのアレイ状に配列されてもよい。
【００２９】
メモリセル１０ｉ０（ｉ＝０，１）において、選択トランジスタ２５ｊ（ｊ＝０，・・・，７）は、ソースおよびドレインの一方が対応するメモリ素子２５ｊの参照層に電気的に接続され、他方がビット線ＢＬｊ０に電気的に接続され、ゲートがワード線ＷＬｉ０に電気的に接続される。また選択トランジスタ３１は、ソースおよびドレインの一方が導電層１２の第１端子１２ａに電気的に接続され、他方が書き込みビット線ＷＢＬ０に電気的に接続され、ゲートがワード線ＷＬｉ０に電気的に接続される。導電層１２の第２端子１２ｂがソース線ＳＬ０に電気的に接続される。
【００３０】
メモリセル１０ｉ１（ｉ＝０，１）において、選択トランジスタ２５ｊ（ｊ＝０，・・・，７）は、ソースおよびドレインの一方が対応するメモリ素子２５ｊの参照層に電気的に接続され、他方がビット線ＢＬｊ１に電気的に接続され、ゲートがワード線ＷＬｉ０に電気的に接続される。また選択トランジスタ３１は、ソースおよびドレインの一方が導電層１２の第１端子１２ａに電気的に接続され、他方が書き込みビット線ＷＢＬ１に電気的に接続され、ゲートがワード線ＷＬｉ０に電気的に接続される。導電層１２の第２端子１２ｂがソース線ＳＬ１に電気的に接続される。
【００３１】
図４に示す、２×２のアレイ状に配列されたメモリセル１０００、１００１、１０１０、１０１１を有する第１実施形態の磁気メモリにおいては、上下に隣接するメモリセルについて、書き込みビット線、ビット線、ソース線はそれぞれ上下方向で同一配線を共有する。ワード線は上下で全て独立の配線とする。左右に隣接するメモリセルについて、ビット線、書き込みビット線、ソース線は全て独立の配線とする。ワード線はそれぞれ左右方向で同一配線を共有する。ワード線の共有の範囲はメモリチップの仕様に応じて長くても短くても良く、階層構造にしても良い。
【００３２】
なお、図４において、メモリセル１０００，１００１，１０１０、１０１１が、図３に示すメモリセル１０Ａである場合には、選択トランジスタ３２は、対応する導電層１２の第２端子１２ｂと、対応するソース線ＳＬ０またはＳＬ１に電気的に接続される。
【００３３】
メモリセル１０００，１００１，１０１０，１０１１，１０２０，１０２１，１０３０，１０３１が、４×２のアレイ状に配列されたメモリセルアレイ１００にその周辺回路が付加された磁気メモリを図５に示す。なお、メモリセル１０ｉｊ（ｉ＝０、１，２，３、ｊ＝０，１）はそれぞれ、図１に示すメモリセル１０において、Ｎ＋１個（Ｎ＋１ビット）のメモリ素子２００〜２０Ｎを８個（８ビット）のメモリ素子２００〜２０７とした場合と同じ構成を有している。
【００３４】
図５に示す磁気メモリは、メモリセルアレイ１００と、ワード線デコーダおよびドライバ１１０と、カラムセレクタおよび読み出し回路ならびに書き込み回路１２０と、を備えている。
【００３５】
ワード線ＷＬ００，ＷＬ１０，ＷＬ２０、ＷＬ３０は、ワード線デコーダおよびドライバ１１０に接続され、ビット線ＢＬ００〜ＢＬ７１、書き込みビット線ＷＢＬ０，ＷＢＬ１、ソース線ＳＬＬ０，ＳＬＲ０，ＳＬＬ１，ＳＬＲ１は、カラムセレクタおよび読み出し回路ならびに書き込み回路１２０に接続される。ワード線デコーダおよびドライバ１１０と、カラムセレクタおよび読み出し回路ならびに書き込み回路１２０とを用いて前述した書き込み動作および読み出し動作が行われる。
【００３６】
（立体的構造）
次に、図４に示すように、２×２のアレイ状に配列されたメモリセルを有する第１実施形態の磁気メモリの立体的構造を図６に示す。図６からわかるように、この磁気メモリのメモリセル１０００，１００１，１０１０，１０１１は、第１乃至第３階層２００，２１０，２２０に渡って形成され、かつそれぞれが導電層１２の下方に８個のメモリ素子（磁気抵抗素子）２００〜２０７が形成された構造を有している。
【００３７】
第１階層２００には、各メモリセル１０ｉｊ（ｉ，ｊ＝０，１）の選択トランジスタ２５０〜２５７および選択トランジスタ３１と、ワード線ＷＬ００，ＷＬ１０と、書き込みビット線ＷＢＬ０，ＷＢＬ１と、ビット線ＢＬ００〜ＢＬ７１とが配置される。
【００３８】
第２階層２１０には、第１階層２００との接続を形成するビアおよび配線と、各メモリセル１０ｉｊ（ｉ，ｊ＝０，１）のメモリ素子２００〜２０７と、導電層１２とが配置される。実線２１１は、メモリセル１０００，１００１のメモリ素子２００〜２０７および導電層１２を含む領域を示し、実線２１３は、メモリセル１０１０，１０１１のメモリ素子２００〜２０７および導電層１２を含む領域を示す。
【００３９】
第３階層２２０には、第２階層２１０との接続を形成するビアおよび配線と、ソース線ＳＬ０，ＳＬ１とが配置される。
【００４０】
このように、磁気抵抗素子２０ｉ（ｉ＝０，・・・，Ｎ）を導電層１２の下側に配置することで、メモリ素子２０ｊ（ｊ＝０，・・・，７）の、選択トランジスタ２５ｊと接続する端子となる参照層側の端子が導電層１２の下側に位置することになり、配線を複雑に引き回すことなく選択トランジスタ２５ｊと接続することができ、選択トランジスタ２５ｊのほぼ真上にメモリ素子２０ｊを配置することができる。
【００４１】
次に、上記立体構造を有する磁気メモリの製造方法について図７乃至図１５を参照して説明する。この製造方法によって製造される磁気メモリは図５に示すメモリセルアレイ１００を有している。すなわち、４×２のアレイ状に配列されたメモリセル１０００〜１０３１を備えている。
【００４２】
（製造方法）
大容量ワーキングメモリに分類されるＤＲＡＭは１ビットのメモリセルがトランジスタ１つと記憶素子であるキャパシタ１つで構成される。最先端プロセスで作製されているＤＲＡＭメモリセルは面積が約６Ｆ２の平面トランジスタの上層にキャパシタを作製することで高密度なメモリセルアレイを形成している。ここで、Ｆは最小加工寸法を示す。約６Ｆ２という面積で平面トランジスタを作製しメモリアレイの配線を行うために、一般的に、ＤＲＡＭメモリセルではトランジスタのアクティブエリアをビット線に対して２０度前後から３０度前後傾けて配列させる。本実施形態の製造方法においては選択トランジスタのレイアウトの一例としてビット線に対して傾いて配列されたアクティブエリアを持つ選択トランジスタを使用することを前提として説明する。
【００４３】
図７乃至図９に第１階層２００の作製プロセスを示す。第１階層２００の作製プロセスでは、まず埋め込みワード線ＷＬ００〜ＷＬ３０を作製し、平面トランジスタのデバイス部分となるアクティブエリア２０２を作製する（図７）。上下左右に同じサイズ、同じ間隔で配置することが、微細なデバイスを歩留り良く加工する上でポイントとなる。ただし、導電層の選択トランジスタ３１とメモリ素子の選択トランジスタ２５０〜２５７とで必要なトランジスタ特性が異なる場合がある。その際はそれぞれのトランジスタでドーピング濃度を変えるなど、作り分けても良い。
【００４４】
次に、図８に示す第１階層２００の作製プロセスにおいて、トランジスタの共有ドレイン上にビア２０４を作製する。
【００４５】
次に、図９に示す第１階層２００の作製プロセスにおいて、ビット線ＢＬ００〜ＢＬ１７および書き込みビット線ＷＢＬ０，ＷＢＬ１となるメタル配線２０６を対応するそれぞれのビア２０４に接続するように作製する。書き込みビット線ＷＢＬ０，ＷＢＬ１に接続するトランジスタが導電層の選択トランジスタ３１であり、ビット線ＢＬｉｊ（ｉ＝０，１、ｊ＝０，・・・，７）に接続するトランジスタが選択トランジスタ２５ｊである。図９においては、ビット線ＢＬｉｊ（ｉ＝０，１、ｊ＝０，・・・，７）は矩形で示したが、一例であり、波状のように曲がっていても良い。
【００４６】
次に、第２階層２１０の作製プロセスを図１０乃至図１３に示す。まず、第２階層２１０の作製プロセスにおいて、図１０に示すように、各選択トランジスタのソース上にビア２１２を作製する。
【００４７】
次に、第２階層２１０の作製プロセスにおいて、図１１に示すように、メタル配線２１４を選択トランジスタ３１および選択トランジスタ２５０〜２５７のそれぞれのソースのビア２１２と接続するように作製する。選択トランジスタ３１のビア２１２と接続するメタル配線２１４は導電層１２へ接続する配線である。選択トランジスタ２５０〜２５７のビア２１２と接続するメタル配線２１４はメモリ素子２００〜２０７の下部電極２１６に相当する。メモリ素子２００〜２０７の下部電極２１６に適する材料およびサイズがメタル配線２１４と異なる場合、メモリ素子２００〜２０７の下部電極の形成プロセスが別途必要となる。
【００４８】
次に、第２階層２１０の作製プロセスにおいて、図１２に示すように、メモリ素子２００〜２０７の下部電極２１６上にメモリ素子２００〜２０７を作製し、層選択トランジスタ３１上のメタル配線２１４にビア２１８を作製する。
【００４９】
メモリ素子は微細化に伴い隣接メモリ素子間の距離が小さくなり、それぞれのメモリ素子の持つ漏れ磁場の影響で近接するメモリ素子の磁化状態を変えてしまうような素子間の干渉が起こる可能性がある。よって本実施形態のように、隣接するメモリ素子間の距離を可能な限り広げるよう、メモリ素子の上下左右の位置関係を格子状に揃えるのではなく、互い違いに配置する方法は、メモリ素子間の干渉の観点から好ましい。
【００５０】
次に、第２階層２１０の作製プロセスにおいて、図１３に示すように、導電層１２をビア２１８（図１２参照）とメモリ素子２００〜２０７の記憶層を接続するように作製する。導電層１２とビア２１８は電気的に接続されていればよいが、導電層１２とメモリ素子２００〜２０７の記憶層はスピン軌道相互作用が与えられるよう接続している必要がある。図１３では導電層１２はそれぞれ１本の矩形で示しているが、メモリセル内の導電層１２はそれぞれ電気的に１本の配線として接続されていればよく、メモリセル内の隣接メモリ素子間で導電層１２が分断されていてもよい。
【００５１】
次に、第３階層２２０の作製プロセスを図１４および図１５に示す。第３階層２２０の作製プロセスにおいて、図１４に示すように、導電層１２のビア２１８（図１２参照）が形成された位置とは反対側の端の上にビア２２２を作製する。
【００５２】
次に、第３階層２２０の作製プロセスにおいて、図１５に示すように、ソース線ＳＬ０、ＳＬ１となるメタル配線２２４０，２１４１を対応するビア２２２と接続するように作製する。メタル配線２２４０，２１４１は波状の配線で示したが、一例であり、可能であれば矩形でも良い。
【００５３】
全ての工程において、作製するメモリ素子２００〜２０７、導電層１２、メタル配線やビアの形状は図の限りではない。電気的接続関係が正しければ図に示すように矩形である必要はなく、楕円状や波状であっても良い。
【００５４】
次に、上述のように形成された磁気メモリを図１６に示す切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄ、Ｅ−Ｅで切断した断面をそれぞれ図１７Ａ、図１７Ｂ、図１７Ｃ、図１７Ｄ、図１７Ｅに示す。これらの断面図は層構造の上下左右の位置関係を示している図であって、物理的な寸法は規定していない。実際の作製プロセスにおいてはそれぞれのビア、メタル配線の接続が確実に行われるよう、装置やプロセスのアライメント精度に応じて形状、寸法が設計される。
【００５５】
図１７Ａはビット線ＢＬ７０に接続する選択トランジスタ２５７のアクティブエリア２０２と、ソース線ＳＬ０に沿った断面図である。アクティブエリア２０２の下方にワード線ＷＬ００、ＷＬ１０が配置されている。アクティブエリア２０２の上方に、ビア２０４を介してビット線ＢＬ７０が配置されるとともにメタル配線２１４が配置される。メタル配線２１４の上方にそれぞれ導電層１２が配置され、これらの導電層１２の上方にビア２２２を介してソース線ＳＬ０が配置される。
【００５６】
図１７Ｂは書き込みワード線ＷＢＬ１に接続する選択トランジスタ３１のアクティブエリア２０２に沿った断面図である。アクティブエリア２０２上にビア２０４を介して書き込みビット線ＷＢＬ１が配置される。また、ワード線ＷＬ００およびワード線ＷＬ１０が配置された領域上にはそれぞれアクティブエリア２０２が配置され、このアクティブエリア２０２上にビア２０４を介してメタル配線２１４が配置され、このメタル配線２１４上にビア２１８を介して導電層１２が配置される。
【００５７】
図１７Ｃはメモリセル１００１の導電層１２の短辺方向とビット線ＢＬ０１に接続するメモリセル１０１１のメモリ素子２０１に沿った断面図である。ワード線ＷＬ００上にアクティブエリア２０２が配置され、このアクティブエリア２０２の上方にメタル配線２１４が配置され、このメタル配線２１４上にビア２１８を介して導電層１２が配置されている。また、ワード線ＷＬ１０が配置された領域の上方には、メタル配線２１４が配置され、このメタル配線２１４上にメモリ素子２０１が配置され、このメモリ素子２０１上に導電層１２が配置されている。
【００５８】
図１７Ｄはメモリセル１００１の導電層１２の短辺方向とビット線ＢＬ０１に接続するメモリセル１００１のメモリ素子２００に沿った断面図である。アクティブエリア２０２の下方にワード線ＷＬ００、ＷＬ１０が配置されている。アクティブエリア２０２の上方に、ビア２０４を介してビット線ＢＬ０１が配置される。ワード線ＷＬ００が配置された領域上のビット線ＢＬ０１の上方にメタル配線２１４が配置され、このメタル配線２１４上にメモリ素子２０１が配置され、メモリ素子２０１上に導電層１２が配置されている。また、ワード線ＷＬ１０が配置された領域上のビット線ＢＬ０１の上方に導電層１２が配置されている。
【００５９】
図１７Ｅはメモリセル１００１の導電層１２の長辺方向に沿った断面図である。トランジスタ２５０〜２５７のそれぞれのアクティブエリア２０２上にビア２１４を介してメタル配線２１４が配置され、それぞれのメタル配線２１４上にビア２１８およびメモリ素子２００〜２０７が配置され、これらのビア２１８上およびメモリ素子２００〜２０７に共通の導電層１２が配置される。この導電層１２上にビア２２２を介してソース線ＳＬ１が配置されている。
【００６０】
図１７Ａ乃至図１７Ｅからわかるように、メモリ素子２００〜２０７が導電層１２の下側に接している構造が示されている。
【００６１】
（メモリセルの面積）
次に、図１８にメモリセル１００１の面積の計算例を示す。メモリセル１００１は例えば１個の選択トランジスタ３１と、８個の選択トランジスタ２５０〜２０７と、導電層１２と、８個のメモリ素子２００〜２０７とから構成される。選択トランジスタ３１、２５ｊ（ｊ＝０，・・・，７）はそれぞれ縦２．４５Ｆ、横２．４５Ｆのサイズで作製した場合、面積は６Ｆ２である。メモリ素子１個で１ビットの情報を記憶することから、メモリセル１００１は８ビットの情報を記憶し、その面積は、選択トランジスタ９個分の９×６Ｆ２＝５４Ｆ２である。このとき１ビットのメモリ素子の面積は５４Ｆ２／８＝６．７５Ｆ２となる。よって選択トランジスタ１個が６Ｆ２で作製できると本実施形態の１ビットのメモリセル面積は６．７５Ｆ２となる。メモリ素子の面積は、選択トランジスタ３１に対する選択トランジスタ２５ｊ（ｊ＝０，・・・，７）の数が多い、つまりメモリセルのビット数が多いほど６Ｆ２に近づいていく。
【００６２】
この時、隣接するメモリセルの導電層１２は短辺方向に２．４５Ｆピッチで作製すればよく、例えば導電層１２と導電層１２の間隔を０．４５Ｆで作製できれば、導電層１２の幅は２Ｆとすることができる。導電層１２の幅はメモリ素子の長辺方向に相当するので、メモリ素子の長辺方向は最大２Ｆで作製することができる。メモリ素子は磁性層のスピンの磁化方向が面内方向である場合、短辺方向と長辺方向のアスペクト比が１以上であることが望ましく、例えばアスペクト比２の場合、メモリ素子の長辺方向は最大２Ｆ、短辺方向は最大１Ｆとなる。なお、メモリ素子の形状は矩形であっても楕円形であってもどちらでもよい。
【００６３】
（メモリセルの具体的な製造方法）
次に、導電層１２の下方にメモリ素子２００〜２０７が配置されたメモリセルの具体的な製造方法について図１９乃至図３６を参照して説明する。
【００６４】
導電層１２をメモリ素子の上部に形成する場合は、記憶層を最上部に形成する必要がある。図１９に、具体的な積層構造を示す。メモリ素子を構成する層は、下地層３０１、バイアス層３０２、参照層３０３、スペーサ層（非磁性層）３０４、記憶層３０５、保護層３０６の順に積層される。なお、下地層３０１は、例えば、メモリ素子の選択トランジスタに電気的に接続されるメタル配線３００１〜３００３と、これらのメタル配線間に形成された層間絶縁層２９０との上に形成される。
【００６５】
具体的な材料としては、下地層３０１はメタル配線３００１〜３００３上での良好な薄膜成長を達成するためと、メタル配線３００１〜３００３との電気伝導を得るために形成される。具体的には、Ｔａ、Ｃｒ、Ｎｉ−Ｃｒ合金、Ｎｉ−Ｆｅ−Ｃｒ合金、Ｗ、Ｍｏ、およびＮｂからなる群から選択された少なくとも１つの金属を含む層、あるいは上記積層構造の上に、さらにＣｕ、Ｒｕ、Ｉｒ、Ｈｆ、Ｏｓ、Ｐｔ、Ｐｄ、Ａｌ、およびＭｇからなる群から選択された少なくとも一つの元素を含む金属層を積層した構造により形成することができる。
【００６６】
バイアス層３０２は、ＩｒＭｎ、ＰｔＭｎ、ＦｅＭｎ、ＮｉＭｎ、およびＰｄＭｎからなる群から選択された少なくとも一つを含む反強磁性金属層、あるいは、Ｎｄ、Ｓｍ、Ｄｙ、Ｔｂ、Ｇｄ、Ｃｒ、Ｐｔ、およびＰｄからなる群から選択された少なくとも一つの金属と、Ｆｅ、Ｃｏ、およびＮｉからなる群から選択された少なくとも一つの金属とを含む合金からなる硬磁性層、あるいはＦｅ、Ｃｏ、およびＮｉからなる群から選択された少なくとも一つの金属を含む磁性層と、Ｐｔ、Ｐｄ、Ｃｒから選択された少なくとも一つを含む金属層との積層構造により形成することができる。
【００６７】
参照層３０３は、Ｆｅ、Ｃｏ、Ｎｉから選ばれる少なくとも一つを含む金属磁性層、あるいはＦｅ、Ｃｏ、Ｎｉから選ばれる少なくとも一つとＢ、Ｃ、Ｎ、Ｏ、Ｓｉ、Ｐ、Ｇａ、Ｇｅ、Ａｌから選ばれる少なくとも一つとを含む金属強磁性層、あるいは前記磁性層の組成が異なる金属強磁性層を２層以上積層した構成、あるいはＦｅ、Ｃｏ、およびＮｉからなる群から選択された少なくとも一つの金属を含む磁性層と、Ｐｔ、Ｐｄ、Ｃｒから選択された少なくとも一つを含む金属層との積層構造により形成することができる。また、Ｒｕ、Ｉｒ、Ｃｒ、Ｒｈから選ばれる少なくとも一つを含む非磁性の上下界面の両方、あるいは一方に、前記金属強磁性層を積層して、３層以上の積層により形成しても良い。上記非磁性層を介して上下金属磁性層が反強磁性的に磁気結合したシンセティック反強磁性構造が達成されると、参照層自体の実効的な磁化をゼロに近づけることができるため、記憶層に対する静磁界を抑制し、書き込み電流のばらつきを抑えることができる。また、参照層を構成する磁性層のうち、上部の１０４スペーサ層に接する磁性層は、Ｆｅ、Ｃｏ、Ｎｉから選ばれる少なくとも一つとＢ、Ｃ、Ｎ、Ｏ、Ｓｉ、Ｐ、Ｇａ、Ｇｅ、Ａｌから選ばれる少なくとも一つとを含む金属強磁性層であることが望ましい。この場合、より良好な磁気抵抗効果を得ることができるためである。
【００６８】
スペーサ層（非磁性層）３０３は、酸化物、窒化部、ホウ化物、または炭化物によって形成することができる。その中でも、酸化物は化学的に安定でかつ高い磁気抵抗効果が得られる。具体的には、Ｍｇ―Ｏ、Ａｌ−Ｏ、Ｍｇ−Ａｌ−Ｏなどが好ましい。また、スペーサ層３０３は非磁性金属層により形成することもできる。具体的には、Ｃｕ、Ｉｒ、Ｏｓ、Ａｌ、Ｍｇ、Ａｕ、およびＮｉＡｌからなる群から選択された少なくとも一つを含む非磁性金属層により形成することができる。
【００６９】
記憶層３０５は、Ｆｅ、Ｃｏ、Ｎｉから選ばれる少なくとも一つを含む金属磁性層、あるいはＦｅ、Ｃｏ、Ｎｉから選ばれる少なくとも一つとＢ、Ｃ、Ｎ、Ｏ、Ｓｉ、Ｐ、Ｇａ、Ｇｅ、Ａｌから選ばれる少なくとも一つとを含む金属強磁性層、あるいは前記磁性層の組成が異なる金属強磁性層を２層以上積層した構成、あるいは前記金属強磁性層とＰｔ、Ｐｄ、Ｃｒから選択された少なくとも一つを含む金属層との積層構造で形成することができる。
【００７０】
保護層３０６は、メモリ素子層を積層した後の微細加工プロセスにおいて、記憶層３０５を加工中のダメージから保護するために形成する（図１９）。そのため、表面からの酸化が保護層３０６中で止まることが望ましい、具体的には、Ｔａ、Ｗ、Ｍｏ、Ｎｂ、Ａｌ、Ｍｇ、Ｃｒ、およびＨｆからなる群から選択された少なくとも一つの元素を含む金属層、あるいは上記金属層と、上記金属層が酸化した酸化物層との積層構造で形成することができる。また、保護層３０６は１層だけで形成するのではなく、上記１層と記憶層３０５との間に、更にＣｕ、Ｉｒ、Ｏｓ、Ａｌ、Ｍｇ、Ａｕ、およびＮｉＡｌからなる群から選択された少なくとも一つを含む非磁性金属層が形成された積層構造としても良い。保護層３０６は、微細加工した後に、導電層１２を上部に形成する前に完全に除去しなければならない。しかし、Ｔａ、Ｗ、Ｍｏ、およびＮｂからなる群から選択された少なくとも１つの元素を保護層３０６に用いた場合は、除去する際のエッチングプロセス時のエネルギーにより、上記元素は、容易に記憶層３０５中に拡散するため、Ｃｕ、Ｉｒ、Ｏｓ、Ａｌ、Ｍｇ、Ａｕ、およびＮｉＡｌからなる群から選択された少なくとも１つを含む非磁性金属層を記憶層３０５との界面に形成すれば、比較的容易に除去することができ、界面汚染を低減することができる。
【００７１】
また、図２０に示すように、記憶層３０５の直上に導電層３０７を連続して形成しても良い。この場合、導電層３０７と記憶層３０５との界面を成膜装置の中で真空を保持したまま連続成膜することができる。このため、清浄な界面を形成することが可能となり、結果としてより強いスピンオービットトルク（ＳＯＴ）を得ることができる。
【００７２】
また、図２１に示すように、記憶層３０５に連続して形成された導電層３０７の上に、さらに保護層３０６を形成しても良い。
【００７３】
メモリ素子の微細化は、図２２に示すように、保護膜３０６上、または導電層３０７上あるいは、導電層３０７上に保護膜３０６が形成された積層膜上に、エッチングマスク３０８を作成した後、エッチングを行い微細化することができる。エッチングマスクとしては、メモリ素子の材料に対してエッチングレートが十分遅い材料を用いる。例えば、イオンビームミリングによってメモリ素子をエッチングする場合は、Ｃを主成分とすることが好ましい。
【００７４】
微細化加工により、メモリ素子は１平方マイクロメーター以下に加工される。その時のマスク形状、およびミリングの方法は次に述べる２つの方法のいずれかを用いることができる。
【００７５】
一つは、メモリ素子のビットサイズに対応するマスクを形成して、一括エッチングでメモリ素子をパターニングする方法である。図２３は、一括エッチングで微細化したメモリ素子のワード線方向に沿った断面図である。このように加工した後、図２４に示すように、層間絶縁膜３１０と、平坦化レジスト３１２とを順次形成する。この後、メモリ素子の上面までエッチングする（図２５）。このとき、メモリ素子上にエッチングマスク３０８の一部が残置される。続いて、ＲＩＥ(Reactive Ion Etching)などによりエッチングマスク３０８を除去し、更にエッチングを行い、保護層３０６を除去する（図２６）。これにより、メモリ素子の上面（記憶層３０５の上面）が露出する。
【００７６】
次に、導電層３０７を成膜する（図２７）。その後、導電層３０７をライン状に形成するためのマスクを形成して、エッチングプロセスにより、図１８に示すような導電層１２を得ることができる。
【００７７】
しかしながらこのような加工は、保護層３０６をエッチングする際に、記憶層３０５にダメージを与えることなく完全に除去するのが非常に困難である。先に述べたように、保護層３０６の記憶層３０５側に、Ｃｕ、Ｉｒ、Ｏｓ、Ａｌ、Ｍｇ、Ａｕ、およびＮｉＡｌからなる群から選択された少なくとも一つを含む非磁性金属層を形成しても、保護層３０６自体の除去はある程度達成できる。しかし、記憶層３０５との界面で正確にエッチングを止めることが困難であるため、複数のメモリ素子間で記憶層の特性が異なるという問題が起こる。
【００７８】
この問題を解決するために、図２２または図２３に示すように、導電層３０７を最初から積層しておくことも可能である。しかしこれらの場合、記憶層３０５の膜厚は安定している一方で、ビット間の配線を導電層の材料ではなく、導電層の材料よりも高抵抗の金属層で配線する必要がある（図２８、図２９）。なぜなら、書き込み電流は導電層３０７に集中する必要あるため、配線層と導電層３０７が積層している領域では、配線層への分流を可能な限り抑える必要があるためである。
【００７９】
一方、ビット（メモリ素子）間の配線を高抵抗金属で形成すると、書き込み電流を印可するときの抵抗負荷が非常に大きくなり、センスアンプなどの設計が困難となる。元々導電層３０７に用いられる金属材料は、抵抗率が高い方が一般に電流密度当たりのＳＯＴ（スピンオービットトルク）の性能が高いので、それよりさらに抵抗の高い物質で配線を形成するのはセンスアンプなどの設計に与える影響が非常に大きい。よって、ビット間を導電層３０７よりも高抵抗配線で形成するのは困難である。
【００８０】
この問題を解決する方法としては、ビット間部分のみを低抵抗層で形成する方法などが提案されている（ＵＳ２０１６／００４２７７８Ａ１）。しかしながら、この方法は、ビット間が５０ナノメーター以下になってくると、安定したプロセスの方法が無く、形成することができない。
【００８１】
これらの課題を解決する、安定してビット間抵抗を低減できるプロセスとして、以下に述べる第１または第２プロセス方法を用いることができる。
【００８２】
（第１プロセス方法）
第１プロセス方法は以下の通りである。
【００８３】
図３０に示すように、記憶層３０５上には、導電層３０７を連続成膜しておく。導電層３０７の上部の保護層３０６は有っても無くても良い。最初の工程では、図３０に示すようにワード線方向のビットサイズを規定するライン状のマスク３２０を形成する。次に、エッチングによりメモリ素子をライン状に加工する。その時のマスク３２０の材料や、エッチング方法は先に述べた一括エッチングと同様に行う。ライン状に加工した後のメモリ素子の断面は図２３に示す断面と同様である。
【００８４】
次に、図３１に示すように、メモリ素子を覆うように層間絶縁膜３２２を成膜し、続いて、後述するＣＭＰ(Chemical Mechanical Polishing)のストッパとなる金属膜３２４を成膜する。層間絶縁膜３２２はメモリ素子の側壁にも安定的に成長させる必要がある。そのため、成膜方法としてはＣＶＤ(Chemical Vapor Deposition)法、またはＡＬＤ(Atomic-Layer-Deposition)法によって形成することが望ましい。また、金属膜３２４の材料としては、Ｒｕを用いることができる。金属膜３２４は、導電層３０７の上面に合わせてＣＭＰの処理を止めるために、ビット間、すなわちメモリ素子間の部分での膜厚は、その上面が導電層３０７の高さと同じであることが望ましい。しかし、ＣＭＰの精度は３ｎｍ程度の誤差が生じるので、金属膜３２４の上面は記憶層３０５の上面より３ｎｍ高いことが望ましい。より好ましくは、５ｎｍ以上高いことが望ましい。よって、記憶層上部に形成される、導電層３０７の高さあるいは導電層３０７と保護層３０６との積層膜の高さは５ｎｍ以上であることが望ましい。導電層３０７のみが形成されているときは、ＣＭＰの際に導電層３０７がある程度エッチングされてしまうため、最終的な導電層３０７の厚さがメモリ素子ごとに異なる可能性が出てくる。その際には、導電層３０７の電流密度が変わってくることで、ビット間の書き込み電流のバラつきにつながる可能性がある。よって好ましくは、記憶層３０５の上部は導電層３０７と保護層３０６の積層膜で形成されていて、ＣＭＰは保護層３０６の途中で止まるように設計したほうがよい。この際に保護層３０６の抵抗を導電層３０７よりも高くすることで、保護層３０６への分流を抑えることができる。
【００８５】
ＣＭＰで導電層３０７の上面、あるいは保護層３０６の上面を露出させた後に、高抵抗の配線３２６を形成する（図３２）。このように高抵抗の配線３２６を形成すると、ビット間では配線の厚さが非常に厚くなるため低抵抗になり、ビット（メモリ素子）の上部では配線よりも抵抗の低い導電層３０７に電流が集中する構造となる。このような構造を形成した後、ワード線方向に沿ったライン状のマスクを形成して、ミリングを行うことで、各メモリ素子を完成することができる。このようにして、記憶層と導電層との界面を清浄にし、ビット間の配線抵抗を低減することができる。
【００８６】
（第２プロセス方法）
第２プロセス方法は以下の通りである。
【００８７】
図３０に示す工程までは、第１プロセス方法と同じ工程を行う。また、その後のエッチングによりライン状にメモリ素子を加工することも同じである。
【００８８】
次に、層間絶縁膜３１０、平坦化レジスト３１２を形成する。その際のワード線方向の断面は図２４に示す断面と同じである。続いて、エッチングプロセスにより、マスク３０８の上面が露出するまでエッチングする（図３３）。エッチングの終点は、例えばＣがマスクに用いられている場合は、エッチング元素中のＣを検出することで決めることができる。あるいは、マスク上面と同じ高さのダミーパターンを形成して、検出感度を高めてもよい。
【００８９】
次に、マスク３０８の上面が露出した段階で、ＲＩＥ法などを用いることにより、マスク３０８を除去し、図３４に示す構造を得る。マスク３０８の除去された後に、凹部３２８が残る。
【００９０】
次に、図３５に示すように、高抵抗の配線層３１６を成膜する。この時、高抵抗の配線層３１６は凹部３２８の垂直壁にも均等につくことが望ましい。そのため、成膜方法としては、ＣＶＤ、ＡＬＤなどを用いることが好ましい。
【００９１】
次に、図３６に示すように、低抵抗層３３０を成膜する。このとき、指向性の強い成膜方法を用いることで、凹部３２８の底面および側面には成膜されず、メモリ素子間の高い面のみに選択的に成長させることができる。具体的には、ＩＢＤ(Ion-Beam-Deposition)を用いることができる。より具体的には、ＩＢＤのターゲット中心から基板中心に向かう方向に対して、基板面がほぼ平行になるように配置すればよい。より詳細な角度調整は、イオンガンとターゲットの位置関係によっても異なるため、使用する装置に応じて個別に設定されなければならない。成膜する低抵抗の材料としては一般的な配線材料を用いることができる。具体体には、Ｃｕ、Ａｌ、Ａｕ、Ｎｉ、およびＣｏからなる群から選択された少なくとも１つの元素を含む金属層を用いることができる。図３６に示す工程の後は、第１プロセス方法で説明したように、個別ビットを完成することができる。ワード線方向に沿ったライン状のマスクを形成して、ミリングを行うことで、各メモリ素子を完成することができる。このようにして、記憶層と導電層との界面を清浄にし、ビット間の配線抵抗を低減することができる。
【００９２】
以上説明したように、第１実施形態によれば、メモリセルを高密度に作成することが可能な磁気メモリを提供することができる。
【００９３】
（第２実施形態）
第２実施形態による磁気メモリについて図３７乃至図５６Ｅを参照して説明する。この第２実施形態の磁気メモリは、少なくとも１つのメモリセルを有している。このメモリセルは、第１実施形態のメモリセルとは、導電層１２の上方にＮ＋１個の磁気抵抗素子２００〜２０Ｎが配置されている点が異なる。すなわち、第２実施形態のメモリセル１０は、図１に示すように、非磁性の導電層１２と、この導電層１２の上方に配置されたＮ＋１個の磁気抵抗素子２００〜２０Ｎと、選択トランジスタ２５０〜２５Ｎと、選択トランジスタ３１と、を備えている。導電層１２は、第１端子１２ａおよび第２端子１２ｂを有している。
【００９４】
そして、図２示すように、磁気抵抗素子（メモリ素子）も第１実施形態と同じ構成を有している。また、上記構成要素の接続は、第１実施形態で説明した場合と同じ構成になる。したがって、書き込み、読み出し動作も第１実施形態で説明した場合と同じである。
【００９５】
また、メモリセルアレイの回路図も第１実施形態と同じであり、すなわち、回路図は図３乃至図５に示す回路図と同様である。
【００９６】
（立体的構造）
次に、第２実施形態の磁気メモリの立体的構造について図３７を参照して説明する。図３７からわかるように、この第２実施形態の磁気メモリは、メモリセル１０００，１００１，１０１０，１０１１を有し、第１乃至第４階層４００，４１０，４２０、４３０に渡って形成され、かつそれぞれが導電層１２の上方にメモリ素子（磁気抵抗素子）２００〜２０７が形成された構造を有している。
【００９７】
第１階層４００には、各メモリセル１０ｉｊ（ｉ，ｊ＝０，１）の選択トランジスタ２５０〜２５７および選択トランジスタ３１と、ワード線ＷＬ００，ＷＬ１０と、書き込みビット線ＷＢＬ０，ＷＢＬ１と、ビット線ＢＬ００〜ＢＬ７１とが配置される。
【００９８】
第２階層４１０には、第１階層４００との接続を形成するビアおよび配線と、メモリセル１００ｊ（ｊ＝０，１）のメモリ素子２００〜２０７と、導電層１２とが配置される。実線４１１は、メモリセル１０００，１００１のメモリ素子２００〜２０７および導電層１２を含む領域を示す。
【００９９】
第３階層４２０には、第２階層４１０および第４階層４３０との接続を形成するビアおよび配線と、ソース線ＳＬ０，ＳＬ１とが配置される。
【０１００】
第４階層４３０には、第３階層４２０との接続を形成するビアおよび配線と、メモリセル１０１ｊ（ｊ＝０，１）のメモリ素子２００〜２０７と、導電層１２とが配置される。なお、実線４３１は、メモリセル１０１０，１０１１のメモリ素子２００〜２０７および導電層１２を含む領域を示す。
【０１０１】
本実施形態においては、導電層１２の上側にメモリ素子が配置されたことにより、メモリ素子の選択トランジスタと接続する端子となる参照層側の端子が上側に位置する。このため、配線の引き回しのためスペースを空けておく必要があるが、図６に示す第１実施形態の場合と異なり、第２階層４１０にメモリセル１０１０，１０１１のメモリ素子２００〜２０７および導電層１２の２組を並べて配置するスペースがない。そこで、本実施形態では、第２階層４１０にメモリセル１００ｊ（ｊ＝０，１）のメモリ素子２００〜２０７および導電層１２を配置し、第４階層４３０にメモリセル１０１０，１０１１のメモリ素子２００〜２０７および導電層１２を配置する構造にすることにより、第１実施形態と同様のサイズで導電層１２およびメモリ素子２００〜２０７を作製することが可能となる。
【０１０２】
（製造方法）
次に、上記立体構造を有する第２実施形態の磁気メモリの製造方法について図３８乃至図５４を参照して説明する。この製造方法によって製造される磁気メモリは図５に示すメモリセルアレイ１００を有している。すなわち、４×２のアレイ状に配列されたメモリセル１０００〜１０３１を備えている。
【０１０３】
図３８乃至図４０に第１階層４００の作製プロセスを示す。第１階層４００の作製プロセスでは、まず埋め込みワード線ＷＬ００〜ＷＬ３０を作製し、平面トランジスタのデバイス部分となるアクティブエリア４０２を作製する（図３８）。上下左右に同じサイズ、同じ間隔で配置することが、微細なデバイスを歩留り良く加工する上でポイントとなる。ただし、導電層の選択トランジスタ３１とメモリ素子の選択トランジスタ２５０〜２５７とで必要なトランジスタ特性が異なる場合がある。その際はそれぞれのトランジスタでドーピング濃度を変えるなど、作り分けても良い。
【０１０４】
次に、図３９に示す第１階層４００の作製プロセスにおいて、トランジスタの共有ドレイン上にビア４０４を作製する。
【０１０５】
次に、図４０に示す第１階層４００の作製プロセスにおいて、ビット線ＢＬ００〜ＢＬ１７および書き込みビット線ＷＢＬ０，ＷＢＬ１となるメタル配線４０６を対応するそれぞれのビア４０４に接続するように作製する。書き込みビット線ＷＢＬ０，ＷＢＬ１に接続するトランジスタが導電層の選択トランジスタ３１であり、ビット線ＢＬｉｊ（ｉ＝０，１、ｊ＝０，・・・，７）に接続するトランジスタが選択トランジスタ２５ｊである。図４０においては、ビット線ＢＬｉｊ（ｉ＝０，１、ｊ＝０，・・・，７）は矩形で示したが、一例であり、波状のように曲がっていても良い。
【０１０６】
次に、第２階層４１０の作製プロセスを図４１乃至図４６に示す。まず、第２階層４１０の作製プロセスにおいて、図４１に示すように、各選択トランジスタのソース上にビア４１２を作製する。
【０１０７】
次に、第２階層４１０の作製プロセスにおいて、図４２に示すように、メタル配線４１４を導電層の選択トランジスタのソースのビア４１２と接続するように作製する。これは後に作製する導電層と導電層の選択トランジスタとを接続する配線となる。
【０１０８】
次に第２階層４１０の作製プロセスにおいて、図４３に示すように、メモリ素子の選択トランジスタ２５０〜２５７に接続しているビア４１２上と、導電層の選択トランジスタ３１に接続しているメタル配線４１４上にビア４１６を作製する。
【０１０９】
次に、第２階層４１０の作製プロセスにおいて、図４４に示すように、メモリセル１０００，１００１、１０２０，１０２１の導電層１２を選択トランジスタ３１に接続するビア４１６と導電層１２の下部で接続するように作製する。続いて、メモリセル１０００，１００１，１０２０，１０２１の導電層１２上にメモリセル１０００，１００１，１０２０，１０２１のメモリ素子を作製する。導電層とメモリ素子の成膜および加工は同時に行ってもよいし別々に行ってもよい。
【０１１０】
次に、第２階層４１０の作製プロセスにおいて、図４５に示すように、メモリセル１０００，１００１，１０２０，１０２１の導電層１２上と、ビア４１６上にビア４１７を作製する。
【０１１１】
次に、第２階層４１０の作製プロセスにおいて、図４６に示すように、メモリセル１０００，１００１，１０２０，１０２１のメモリ素子と、これらのメモリ素子にそれぞれ接続する選択トランジスタのビア４１７とを接続するようにメタル配線４１８を作製する。
【０１１２】
次に、第３階層４２０の作製プロセスを図４７および図４８に示す。まず、第３階層４２０の作製プロセスにおいて、図４７に示すように、メモリセル１０００，１００１，１０２０，１０２１の導電層１２上と、メモリセル１０１０，１０１１，１０３０，１０３１のメモリ素子に接続する選択トランジスタ２５０〜２５７のビア４１７の上にビア４２２を作製する。
【０１１３】
次に、第３階層４２０の作製プロセスにおいて、図４８に示すように、メモリセル１０００，１００１，１０２０，１０２１の導電層１２のビア４１７に接続するソース線ＳＬ０，ＳＬ１となるメタル配線４２４を作製する。
【０１１４】
次に、第４階層４３０の作製プロセスを図４９乃至図５４に示す。まず、第４階層４３０の作製プロセスにおいて、図４９に示すように、ソース線ＳＬ０，ＳＬ１と、メモリセル１０１０，１０１１，１０３０，１０３１の導電層１２に接続する選択トランジスタ３１、２５０〜２５７のビア４２２上にビア４３２を作製する。
【０１１５】
次に、第４階層４３０の作製プロセスにおいて、図５０に示すように、メモリセル１０１０，１０１１，１０３０，１０３１の導電層１２に接続する選択トランジスタ３１のビア４３２と接続するメタル配線４３４を作製する。
【０１１６】
次に、第４階層４３０の作製プロセスにおいて、図５１に示すように、ソース線ＳＬ０、ＳＬ１となるメタル配線４２４と、メタル配線４３６、メモリセル１０１０，１０１１，１０３０，１０３１のメモリ素子に接続する選択トランジスタ２５０〜２５７のビア４３２の上にビア４３６を作製する。
【０１１７】
次に、第４階層４３０の作製プロセスにおいて、図５２に示すように、メモリセル１０１０，１０１１，１０３０，１０３１の導電層１２を選択トランジスタ３１に接続するビア４３６と、ソース線ＳＬ０，ＳＬ１に接続するビア４３６と、導電層１２の下部で接続するように作製する。続いて、メモリセル１０１０，１０１１，１０３０，１０３１の導電層１２上にメモリセル１０１０，１０１１，１０３０，１０３１のメモリ素子を作製する。導電層１２とメモリ素子の成膜および加工は同時に行ってもよいし別々に行ってもよい。
【０１１８】
次に、第４階層４３０の作製プロセスにおいて、図５３に示すように、メモリセル１０１０，１０１１，１０３０，１０３１のメモリ素子に接続する選択トランジスタのビア４３６の上にビア４３８を作製する。
【０１１９】
次に、第４階層４３０の作製プロセスにおいて、図５４に示すように、メモリセル１０１０，１０１１，１０３０，１０３１のメモリ素子に接続する選択トランジスタのビア４３８と対応するメモリ素子をそれぞれ接続する配線４３９を作製する。
【０１２０】
全ての工程において、作製するメタル配線やビアの形状は図に示す限りではない。電気的接続関係が正しければ図に示すように矩形である必要はなく、楕円状や波状であっても良い。
【０１２１】
次に、上述のように形成された第２実施形態の磁気メモリを図５５に示す切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄ、Ｅ−Ｅで切断した断面をそれぞれ図５６Ａ、図５６Ｂ、図５６Ｃ、図５６Ｄ、図５６Ｅに示す。これらの断面図は層構造の上下左右の位置関係を示している図であって、物理的な寸法は規定していない。実際の作製プロセスにおいてはそれぞれのビア、メタル配線の接続が確実に行われるよう、装置やプロセスのアライメント精度に応じて形状、寸法が設計される。
【０１２２】
図５６Ａはメモリセル１０００，１０１０のビット線ＢＬ７０に接続する選択トランジスタ２５７のアクティブエリア４０２に沿った断面図である。アクティブエリア４０２の下方にワード線ＷＬ００、ＷＬ１０が配置されている。アクティブエリア４０２の上方に、ビア４０４を介してビット線ＢＬ７０が配置される。また、ビット線ＢＬ７０の上方には、導電層１２およびメモリ素子２０７が配置され、このメモリ素子２０７はメタル配線４１８に接続される。このメタル配線４１８は、アクティブエリア４０２と、ビア４１２，４１６，および４１７を介して接続される。メタル配線４１８の上方には、ソース線ＳＬ０となるメタル配線４２４が配置され、ビア４３２，４３６を介してメモリセル１０１０の導電層１２に接続される。また、アクティブエリア４０２の上方に、ビア４１２，４１６，４１７，４２２，４３２，４３６，および４３８を介してメタル配線４３９に接続される。
【０１２３】
図５６Ｂは、メモリセル１０００の導電層１２の短辺方向に沿って導電層１２とソース線との接続を示した断面図である。ワード線ＷＬ００とワード線ＷＬ１０との間の領域の上方に導電層１２が配置され、この導電層１２上に、ビア４１７、４２２を介してメタル配線４２４が配置される。また、ワード線ＷＬ１０の上方にはメタル配線４３４が配置されている。
【０１２４】
図５６Ｃは、メモリセル１００１，１０１１の選択トランジスタ３１のアクティブエリア４０２に沿った断面図である。アクティブエリア４０２上にビア４０４を介して書き込みビット線ＷＢＬ１が配置されている。また、ワード線ＷＬ００が配置された領域上のアクティブエリア４０２上にビア４１２を介してメタル配線４１４が配置される。ワード線ＷＬ１０が配置された領域上のアクティブエリア４０２上にビア４１２、４１６、４１７、４２２、４３２を介してメタル配線４３４が配置される。このメタル配線４３４上にビア４３６を介して導電層１２が配置される。
【０１２５】
図５６Ｄは、メモリセル１００１、１０１１の導電層１２の短辺方向に沿った断面図である。ワード線ＷＬ００が配置された領域のアクティブエリア４０２の上方にメタル配線４１４が配置され、このメタル配線４１４上にビア４１６を介してメモリセル１００１の導電層１２が配置されている。ワード線ＷＬ１０が配置された領域のアクティブエリア４０２の上方にメタル配線４３９が配置され、このメタル配線４３９の下部にはメモリセル１０１１のメモリ素子２００、さらにその下部に導電層１２が配置されている。
【０１２６】
図５６Ｅは、メモリセル１００１、１０１１の導電層１２の長辺方向に沿った断面図である。書き込みビット線ＷＢＬ１とビット線ＢＬ０１との間の領域の上方にメタル配線４１４が配置され、このメタル配線４１４上にビア４１６を介してメモリセル１００１の導電層１２が配置される。この導電層１２上にメモリ素子２００〜２０７が配置される。また、この導電層１２上にビア４１７、４２２を介してメタル配線４２４が配置され、このメタル配線４２４上にビア４３２、４３６を介してメモリセル１０１１の導電層１２が配置される。この導電層１２上にメモリ素子２００〜２０７が配置され、これらのメモリ素子２００〜２０７上にそれぞれ、メタル配線４３９が配置される。また、上記導電層１２下にビア４３６を介してメタル配線４３４が配置されている。
【０１２７】
上記断面図からわかるように、メモリ素子が導電層１２の上側に接している構造を示している。メモリ素子は、メモリセル１０００、１００１と、メモリセル１００１、１０１１とで行方向（左右方向）においては、同一直線状に位置するが、列方向（上下方向）の関係では同一直線状にはなく、互い違いに配置している。言い換えると、真上からメモリセル１０００、１００１のメモリ素子およびメモリセル１００１、１０１１とのメモリ素子を見ると同一直線状に配列していることになるが、真横から見ると互いに半ピッチ程ずれていることになる。よって第１実施形態でも述べたように、隣接するメモリ素子間の距離を可能な限り広げるよう、メモリ素子の上下左右の位置関係を格子状に揃えるのではなく、互い違いに配置する方法は、セル間干渉の観点から好ましい。
【０１２８】
以上説明したように、第２実施形態によれば、第１実施形態と同様に、メモリセルを高密度に作成することが可能な磁気メモリを提供することができる。
【０１２９】
（第３実施形態）
第３実施形態による磁気メモリについて図５７乃至図６０を参照して説明する。この第３実施形態の磁気メモリは、少なくとも４つのメモリセルを有している。４つのうちの２つのメモリセルは、第２実施形態のメモリセル、すなわち，図１に示すメモリセルと同じ構成を有している。残りの２つのメモリセルは、導電層１２を選択するトランジスタのソースおよびドレインの一方が導電層１２の第２端子１２ｂに接続され、他方がソース線ＳＬに接続され、ゲート（制御端子）がワード線に接続された構成を有している。いずれにしても上記４つのメモリセルは、導電層１２上にメモリ素子２００〜２０Ｎが配置される。各メモリ素子２０ｊ（ｊ＝０，・・・，Ｎ）は、図２に示すメモリ素子２０と同じ構成を有している。すなわち、メモリ素子２０ｊ（ｊ＝０，・・・，Ｎ）は、導電層１２の上方に参照層２３が配置され、導電層１２と参照層２３との間に記憶層２１が配置され、記憶層２１と参照層２３との間に非磁性層２２が配置された構成を有している。
【０１３０】
次に、４×２のアレイ状に配列されたメモリセル１０００〜１０３１を有するメモリセルアレイ１００を備えた第３実施形態の磁気メモリを図５７に示す。メモリセル１０００，１００１，１０２０、１０２１はそれぞれ、図１に示すメモリセル１０において、Ｎ個（Ｎビット）のメモリ素子２００〜２０Ｎを８個（８ビット）のメモリ素子２００〜２０７とした場合と同じ構成を有している。メモリセル１０１０，１０１１，１０３０、１０３１はそれぞれ、図１に示すメモリセル１０において、Ｎ個（Ｎビット）のメモリ素子２００〜２０Ｎを８個（８ビット）のメモリ素子２００〜２０７とするとともに、選択トランジスタ３１を選択トランジスタ３１ａに置き換えた構成を有している。
【０１３１】
メモリセル１０ｉ０（ｉ＝０，・・・，３）において、選択トランジスタ２５ｊ（ｊ＝０，・・・，７）は、ソースおよびドレインの一方が対応するメモリ素子２５ｊに電気的に接続され、他方がビット線ＢＬｊ０に電気的に接続され、ゲートがワード線ＷＬｉ０に電気的に接続される。
【０１３２】
メモリセル１０ｉ１（ｉ＝０，・・・，３）において、選択トランジスタ２５ｊ（ｊ＝０，・・・，７）は、ソースおよびドレインの一方が対応するメモリ素子２５ｊに電気的に接続され、他方がビット線ＢＬｊ１に電気的に接続され、ゲートがワード線ＷＬｉ０に電気的に接続される。
【０１３３】
メモリセル１０ｉ０（ｉ＝０、２）において、選択トランジスタ３１は、ソースおよびドレインの一方が対応する導電層１２の第１端子１２ａに電気的に接続され、他方が書き込みビット線ＷＢＬ０に電気的に接続され、ゲートがワード線ＷＬｉ０に電気的に接続される。また、導電層１２の第２端子１２ｂはソース線ＳＬＲ０に電気的に接続される。
【０１３４】
メモリセル１０ｉ１（ｉ＝０、２）において、選択トランジスタ３１は、ソースおよびドレインの一方が対応する導電層１２の第１端子１２ａに電気的に接続され、他方が書き込みビット線ＷＢＬ１に電気的に接続され、ゲートがワード線ＷＬｉ０に電気的に接続される。また、導電層１２の第２端子１２ｂはソース線ＳＬＲ１に電気的に接続される。
【０１３５】
メモリセル１０ｉ０（ｉ＝１、３）において、選択トランジスタ３１ａは、ソースおよびドレインの一方が対応する導電層１２の第２端子１２ｂに電気的に接続され、他方が書き込みビット線ＷＢＬ１に電気的に接続され、ゲートがワード線ＷＬｉ０に電気的に接続される。また、導電層１２の第１端子１２ａはソース線ＳＬＬ０に電気的に接続される。
【０１３６】
メモリセル１０ｉ１（ｉ＝１、３）において、選択トランジスタ３１ａは、ソースおよびドレインの一方が対応する導電層１２の第２端子１２ｂに電気的に接続され、他方が書き込みビット線ＷＢＬ２に電気的に接続され、ゲートがワード線ＷＬｉ０に電気的に接続される。また、導電層１２の第１端子１２ａはソース線ＳＬＬ１に電気的に接続される。
【０１３７】
すなわち、図５７に示す磁気メモリは、上下および左右に隣接する４つのメモリセル、例えば、メモリセル１０００，１００１，１０１０，１０１１が一単位（ユニット）となってアレイ状に配置された構成を有している。このユニットを図５７において実線で示す。上下に隣接するメモリセルについて、ビット線はそれぞれ上下方向のメモリセルで同一配線を共有する。一方、書き込みビット線、ソース線は上下方向のメモリセルで同一配線を共有せず、一つ置きのメモリセルで共有する。ワード線は上下のメモリセルで全て独立の配線とする。上記ユニット内において、左右に隣接するメモリセルについて、ビット線、書き込みビット線、ソース線は全て独立の配線とする。しかし上記ユニット内において斜め方向に隣接するメモリセル、例えばメモリ１０１０、１００１は書き込みワード線を共有する。ワード線はそれぞれ左右方向で同一配線を共有する。ワード線の共有の範囲はメモリチップの仕様に応じて長くても短くても良く、階層構造にしても良い。なお、図４に示すメモリセルアレイ１００は、メモリセルが４×２のアレイ状に配列されていたが、ｍ、ｎを２以上の偶数とするとき、ｍ×ｎのアレイ状に配列されたメモリセルアレイであっても良い。
【０１３８】
なお、図５７において、メモリセル１０００，１００１，１０２０、１０２１が、図３に示すメモリセル１０Ａである場合には、選択トランジスタ３２は、対応する導電層１２の第２端子１２ｂと、対応するソース線ＳＬＲ０またはＳＬＲ１に電気的に接続される。メモリセル１０１０，１０１１，１０３０、１０３１が図３に示すメモリセル１０Ａである場合には、選択トランジスタ３１は、対応する導電層１２の第１端子１２ａと、対応するソース線ＳＬＬ０またはＳＬＬ１に電気的に接続され、図３に示す選択トランジスタ３２は図５７に示す選択トランジスタ３１ａに置き換わる。
【０１３９】
図５７に示すメモリセルアレイ１００にその周辺回路が付加された磁気メモリを図５８に示す。図５８に示す磁気メモリは、図５７に示すメモリセルアレイ１００と、ワード線デコーダおよびドライバ１１０と、カラムセレクタおよび読み出し回路ならびに書き込み回路１２０と、を備えている。
【０１４０】
ワード線ＷＬ００，ＷＬ１０，ＷＬ２０、ＷＬ３０は、ワード線デコーダおよびドライバ１１０に接続され、ビット線ＢＬ００〜ＢＬ７１、書き込みビット線ＷＢＬ０，ＷＢＬ１、ソース線ＳＬＬ０，ＳＬＲ０，ＳＬＬ１，ＳＬＲ１は、カラムセレクタおよび読み出し回路ならびに書き込み回路１２０に接続される。ワード線デコーダおよびドライバ１１０と、カラムセレクタおよび読み出し回路ならびに書き込み回路１２０とを用いて、第１実施形態で説明した書き込み動作および読み出し動作が行われる。
【０１４１】
図５７に示す第３実施形態の磁気メモリは、上下に隣接するメモリセルについて、上下方向に配置されたメモリ素子で同一のビット線を共有する。一方、書き込みビット線ＷＢＬ、ソース線は上下方向のメモリ素子で同一配線を共有せず、一つ置きに共有する。ワード線は上下で全て独立の配線とする。左右に隣接するメモリセルについて、ビット線、書き込みビット線、ソース線は全て独立の配線とするが、斜めに隣接するメモリセルと書き込みビット線を共有する。ワード線はそれぞれ左右方向のメモリ素子で同一配線を共有する。ワード線の共有の範囲はメモリチップの仕様に応じて長くても短くても良く、階層構造にしても良い。
【０１４２】
このような回路構造にすることで、後述のように縦方向のビア以外はメモリセルのレイアウトを対称に作製することが可能となるためメモリ素子間の寄生成分の偏りを小さくすることができる。
【０１４３】
（立体的構造）
次に、図５９に示す２×２のアレイ状に配列されたメモリセル１００を有する第３実施形態の磁気メモリの立体的構造を図６０に示す。図６０からわかるように、この磁気メモリのメモリセル１０００，１００１，１０１０，１０１１は、第１乃至第５階層５００，５１０，５２０、５３０、５４０に渡って形成され、かつそれぞれが導電層１２の上方に８個のモリ素子（磁気抵抗素子）２００〜２０７が形成された構造を有している。
【０１４４】
第１階層５００には、導電層の選択トランジスタ３１，３１ａと、メモリセル１０００，１００１，１０１０，１０１１の選択トランジスタ２５０〜２５７と、書き込みビット線ＷＢＬ０，ＷＢＬ１と、ビット線ＢＬ００〜ＢＬ７１とが配置される。
【０１４５】
第２階層５１０には、第１階層５００との接続を形成するビアおよび配線と、ソース線ＳＬＲ０、ＳＬＲ１とが配置される。
【０１４６】
第３階層５２０には、第２階層５１０との接続を形成するビアおよび配線と、メモリセル１０００，１００１の導電層１２およびメモリ素子２００〜２０７が配置される。
【０１４７】
第４階層５３０には、第３階層５２０との接続を形成するビアおよび配線と、ソース線ＳＬＬ０，ＳＬＬ１が配置される。
【０１４８】
第５階層５４０には、第４階層５３０との接続を形成するビアおよび配線と、メモリセル１０１０，１０１１の導電層１２およびメモリ素子２００〜２０７が配置される。
【０１４９】
第３実施形態では第２実施形態と同様、メモリ素子と導電層の関係は、メモリ素子に対して導電層１２が下側に位置する。メモリ素子の選択トランジスタと接続する端子となる参照層側の端子が上側に位置することになり、配線の引き回しのためスペースを空けておく必要があり、かつ第３階層５２０にメモリセル１０００，１００１，１０１０，１０１１の導電層１２およびメモリ素子２００〜２０７を並べて配置するスペースがない。
【０１５０】
そこで、本実施形態においては、第３階層５２０にメモリセル１０００，１００１の導電層１２およびメモリ素子２００〜２０７を配置し、第５階層５４０にメモリセル１０１０，１０１１の導電層１２およびメモリ素子２００〜２０７を配置することにより、第１実施形態と同様のサイズで導電層１２およびメモリ素子２００〜２０７を作製することが可能となる。
【０１５１】
（製造方法）
次に、上記立体構造を有する磁気メモリの製造方法について図６１乃至図７５を参照して説明する。この製造方法によって製造される磁気メモリは図５に示すメモリセルアレイ１００を有している。すなわち、４×２のアレイ状に配列されたメモリセル１０００〜１０３１を備えている。
【０１５２】
図６１乃至図６３に第１階層５００の作製プロセスを示す。第１階層５００の作製プロセスでは、まず埋め込みワード線ＷＬ００〜ＷＬ３０を作製し、平面トランジスタのデバイス部分となるアクティブエリア５０２を作製する（図６１）。上下左右に同じサイズ、同じ間隔で配置することが、微細なデバイスを歩留り良く加工する上でポイントとなる。ただし、導電層の選択トランジスタ３１とメモリ素子の選択トランジスタ２５０〜２５７とで必要なトランジスタ特性が異なる場合がある。その際はそれぞれのトランジスタでドーピング濃度を変えるなど、作り分けても良い。
【０１５３】
次に、図６２に示す第１階層５００の作製プロセスにおいて、トランジスタの共有ドレイン上にビア５０４を作製する。
【０１５４】
次に、図６３に示す第１階層５００の作製プロセスにおいて、ビット線ＢＬ００〜ＢＬ１７および書き込みビット線ＷＢＬ０，ＷＢＬ１となるメタル配線５０６を対応するそれぞれのビア５０４に接続するように作製する。書き込みビット線ＷＢＬ０，ＷＢＬ１に接続するトランジスタが導電層の選択トランジスタ３１であり、ビット線ＢＬｉｊ（ｉ＝０，１、ｊ＝０，・・・，７）に接続するトランジスタが選択トランジスタ２５ｊである。図６３においては、ビット線ＢＬｉｊ（ｉ＝０，１、ｊ＝０，・・・，７）は矩形で示したが、一例であり、波状のように曲がっていても良い。
【０１５５】
次に、第２階層５１０の作製プロセスを図６４および図６５に示す。第２階層５１０の作製プロセスにおいて、図６４に示すように、トランジスタのソース上にビア５１２を作製する。
【０１５６】
続いて、第２階層５１０の作製プロセスにおいて、図６５に示すように、メタル配線５１４を選択トランジスタ２５０〜２５７のソースのビア５１２と接続するように作製する。これは後に作製する導電層１２とその選択トランジスタ２５０〜２５７とを接続する配線となる。同時に、ソース線ＳＬＲ０、ＳＬＲ１となる配線をメタル配線５１４で作製する。図６５においてソース線ＳＬＲ０、ＳＬＲ１となるメタル配線５１４は矩形で示したが、一例であり、ビア５１２との電気的絶縁を確保するために波状のように曲がっていても良い。
【０１５７】
次に、第３階層５２０の作製プロセスを図６６乃至図６９に示す。第３階層５２０の作製プロセスにおいて、図６６に示すように、選択トランジスタ２５０〜２５７に接続しているビア５１２上と、図６５に示す第２階層５１０の作製プロセスで作製したメタル配線５１４上にビア５２２を作製する。
【０１５８】
続いて、第３階層５２０の作製プロセスにおいて、図６７に示すように、導電層１２を選択トランジスタ２５０〜２５７に接続するビア５２２と導電層１２の下部で接続するように作製する。導電層１２上にはメモリセル１０００，１００１，１０２０，１０２１のメモリ素子２００〜２０７を作製する。導電層１２とメモリ素子の成膜および加工は同時に行ってもよいし別々に行ってもよい。
【０１５９】
次に、第３階層５２０の作製プロセスにおいて、図６８に示すように、図６６に示す第３階層５２０の作製プロセスで作製したビア５２２のうち導電層１２および選択トランジスタ２５０〜２５７上にあるビア５２２の上にビア５２４を作製する。
【０１６０】
続いて、第３階層５２０の作製プロセスにおいて、図６９に示すように、メモリセル１０００，１００１，１０２０，１０２１のメモリ素子２００〜２０７と選択トランジスタ２５０〜２０７のビア５２４とを接続するようにメタル配線５２６を作製する。
【０１６１】
次に、第４階層５３０の作製プロセスを図７０および図７１に示す。第４階層５３０の作製プロセスにおいて、図７０に示すように、導電層１２および選択トランジスタ２５０〜２５７上にあるビア５２４の上にビア５３２を作製する。
【０１６２】
続いて、第４階層５３０の作製プロセスにおいて、図７１に示すように、メタル配線５３４を選択トランジスタ３１のソースのビア５３２と接続するように作製する。これは後に作製するメモリセル１０１０，１０１１，１０３０，１０３１の導電層１２と選択トランジスタ２５０〜２５７とを接続する配線となる。同時にソース線ＳＬＬ０，ＳＬＬ１となる配線をメタル配線５３４で作製する。図７１においてソース線ＳＬＬ０，ＳＬＬ１となるメタル配線５３４は矩形で示したが、一例であり、ビア５３２との電気的絶縁を確保するために波状のように曲がっていても良い。
【０１６３】
次に、第５階層５４０の作製プロセスを図７２および図７３に示す。第５階層５４０の作製プロセスにおいて、図７２に示すように、図７１に示す第４階層５３０の作製プロセスで作製したメタル配線５３４と、メモリセル１０１０，１０１１，１０３０，１０３１のメモリ素子に接続する選択トランジスタ２５０〜２０７のビア５３２の上にビア５４２を作製する。
【０１６４】
続いて、第５階層５４０の作製プロセスにおいて、図７３に示すように、メモリセル１０１０，１０１１，１０３０，１０３１の導電層１２を、選択トランジスタ３１に接続するビア５４２とソース線５３４に接続するビア５４２とが導電層１２の下部で接続するように作製する。導電層１２上にはメモリセル１０１０，１０１１，１０３０，１０３１のメモリ素子を作製する。なお、導電層１２とメモリ素子の成膜および加工は同時に行ってもよいし別々に行ってもよい。
【０１６５】
次に、第５階層５４０の作製プロセスにおいて、図７４に示すように、メモリセル１０１０，１０１１，１０３０，１０３１のメモリ素子に接続する選択トランジスタ２５０〜２５７のビア５４２の上にビア５４４を作製する。
【０１６６】
続いて、第５階層５４０の作製プロセスにおいて、図７５に示すように、メモリセル１０１０，１０１１，１０３０，１０３１のメモリ素子に接続する選択トランジスタ２５０〜２５７のビア５４４とメモリ素子をそれぞれ接続するメタル配線５４６を作製する。
【０１６７】
第２実施形態では、メモリ素子の選択トランジスタとメモリ素子を接続する縦方向のビアの他、導電層の選択トランジスタと導電層、導電層とソース線との接続がメモリセル間で非対称となる。しかし、第３実施形態では縦方向のビア以外はメモリセルのレイアウトを対称に作製することが可能となるためメモリ素子間の寄生成分の偏りを小さくすることができる。
【０１６８】
第３実施形態では、全ての工程において、作製するメタル配線やビアの形状は図の限りではない。電気的接続関係が正しければ図のように矩形である必要はなく、楕円状や波状であっても良い。
【０１６９】
次に、上述のように形成された第３実施形態の磁気メモリを図７６に示す切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄ、Ｅ−Ｅ、Ｆ−Ｆで切断した断面をそれぞれ図７７Ａ、図７７Ｂ、図７７Ｃ、図７７Ｄ、図７７Ｅ、図７７Ｆに示す。これらの断面図は層構造の上下左右の関係を示している図であって、物理的な寸法の関係は規定していない。実際の作製プロセスにおいてはそれぞれのビア、メタル配線の接続が確実に行われるよう、装置やプロセスのアライメント精度に応じて形状、寸法が設計される。
【０１７０】
図７７Ａは、メモリセル１０００，１０１０のビット線ＢＬ７０に接続する選択トランジスタ２５７のアクティブエリア５０２に沿った断面図である。ワード線ＷＬ００、ＷＬ１０上に共通のアクティブエリア５０２が配置され、このアクティブエリア５０２上にビア５０４を介してソース線ＳＬＲ０が配置される。また、アクティブエリア５０２上にビア５１２、５２２、５２４を介してメタル配線５２６が配置されている。このメタル配線５２６下にメモリセル１０００のメモリ素子２０７が配置され、このメモリ素子２０７下に導電層１２が配置されている。アクティブエリア５０２上にビア５１２、５２２，５２４，５３２，５４２、５４４を介してメタル配線５４６が配置される。このメタル配線５４６下にメモリセル１０１０のメモリ素子２０７が配置され、このメモリ素子２０７下に導電層１２が配置されている。
【０１７１】
図７７Ｂは、メモリセル１０００，１０１０の導電層１２の短辺方向に沿ってソース線ＳＬＲ０と導電層１２の接続を示した断面図である。ワード線ＷＬ００とワード線ＷＬ１０との間の領域の上方にソース線ＳＬＲ０が配置され、ソース線ＳＬＲ０上にビア５２２を介して導線層１２が配置される。この導電層１２の上方にメタル配線５３４が配置され、このメタル配線５３４上にビア５４２を介して導電層１２が配置される。
【０１７２】
図７７Ｃは、メモリセル１００１，１０１０の書き込みワード線ＷＢＬ１に接続する選択トランジスタ３１および３１ａのアクティブエリア５０２に沿った断面図である。アクティブエリア５０２上にビア５０４を介して書き込みビット線ＷＢＬ１が配置される。また、アクティブエリア５０２上にビア５１２を介してメタル配線５１４が配置される。アクティブエリア５０２上にビア５１２、５２２、５２４、５３２を介してメタル配線５３４が配置される。
【０１７３】
図７７Ｄは、メモリセル１００１，１０１１の導電層１２の短辺方向に沿ってソース線ＳＬＬ１と導電層１２の接続を示した断面図である。ワード線ＷＬ００とワード線ＷＬ１０との間の領域の上方にメタル配線５２６が配置され、このメタル配線５２６上にビア５２２を介してメモリセル１００１の導電層１２が配置される。この導電層１２の上方にソース線ＳＬＬ１が配置され、このソース線ＳＬＬ１上にビア５４２を介してメモリセル１０１１の導電層１２が配置される。
【０１７４】
図７７Ｅは、メモリセル１００１，１０１１のビット線ＢＬ０１に接続する選択トランジスタ２５０のアクティブエリア５０２に沿った断面図である。アクティブエリア５０２上にビア５０４を介してビット線ＢＬ０１が配置される。また、アクティブエリア５０２上にビア５１２，５２２、５２４を介してメタル配線５２６が配置され、このメタル配線５２６下にメモリセル１００１のメモリ素子２０１が配置される。このメモリ素子２０１下に導電層１２が配置される。更に、アクティブエリア５０２上にビア５１２、５２２、５２４、５３２、５４２、５４４を介してメタル配線５４６が配置される。このメタル配線５４６下にメモリセル１０１１のメモリ素子２０１が配置され、メモリ素子２０１下に導電層１２が配置される。
【０１７５】
図７７Ｆは、メモリセル１００１，１０１１の導電層１２の長辺方向に沿った断面図である。書き込みビット線ＷＢＬ１とビット線ＢＬ０１との間の領域の上方にメタル配線５１４が配置される。このメタル配線５１４上にビア５２２を介してメモリセル１００１の導電層１２が配置され、この導電層１２上にビア５２２を介して複数のメタル配線５２６が配置される。これらのメタル配線５２６の上方にメモリセル１０１１の導電層１２が配置され、この導電層１２上にメモリ素子２００〜２０７が配置され、それぞれのメモリ素子上にメタル配線５４６が配置される。また、メモリセル１０１１の導電層１２下にビア５４２を介してソース線ＳＬＬ１が配置される。
【０１７６】
図７７Ａ乃至図７７Ｆからわかるように、メモリ素子が導電層の上側に接している構造を示している。メモリ素子の配置は、メモリセル１０００，１００１，１０２０,１０２１のメモリ素子２００〜２０７と、メモリセル１０１０，１０１１，１０３０,１０３１のメモリ素子２００〜２０７とは、行方向（横方向）では同一直線状に位置し、列方向（縦方向）の関係でも同一直線状に配置されている。第１および第２実施形態において、メモリ素子間の干渉について述べたが、列方向に隣接するメモリ素子間で十分距離が離れていればメモリ素子間の干渉は発生しないので、本実施形態のようなメモリ素子の配置も可能である。
【０１７７】
以上説明したように、第３実施形態によれば、メモリセルを高密度に作成することが可能な磁気メモリを提供することができる。
【０１７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１７９】
１０，１０Ａ，１０００〜１０３１・・・メモリセル、１２・・・導電層、１２ａ・・・第１端子、１２ｂ・・・第２端子、２０，２０１〜２０Ｎ・・・磁気抵抗素子、２１・・・記憶層、２２・・・非磁性層、２３・・・参照層、２５，２５１〜２５Ｎ・・・選択トランジスタ、３１，３１ａ・・・選択トランジスタ、３２・・・選択トランジスタ、１００・・・メモリセルアレイ、１１０・・・ワード線デコーダおよびドライバ、１２０・・・カラムセレクタおよび読み出し回路ならびに書き込み回路、２００・・・第１階層、２０２・・・アクティブエリア、２０４・・・ビア、２０６・・・メタル配線、２１０・・・第２階層、２１２・・・ビア、２１４・・・メタル配線、２１６・・・メタル配線、２１８・・・ビア、２２０・・・第３階層、２２２・・・ビア、２２４０，２２４１・・・メタル配線、２９０・・・層間絶縁膜、３００１，３００２，３００３・・・メタル配線、３０１・・・下地層、３０２・・・バイアス層、３０３・・・参照層、３０４・・・スペーサ層、３０５・・・記憶層、３０６・・・保護層、３０７・・・導電層、３０８・・・エッチングマスク、３１０・・・層間絶縁膜、３１２・・・平坦化レジスト、３１６・・・高抵抗配線、３２０・・・マスク、３２４・・・金属膜、３２６・・・高抵抗配線、３２８・・・凹部（開口部）、３３０・・・低抵抗配線、４００・・・第１階層、４０２・・・アクティブエリア、４０４・・・ビア、４０６・・・メタル配線、４１０・・・第２階層、４１２・・・ビア、４１４・・・メタル配線、４１６・・・ビア、４１７・・・ビア、４１８・・・メタル配線、４２０・・・第３階層、４２２・・・ビア、４２４・・・メタル配線、４３０・・・第４階層、４３２・・・ビア、４３４・・・メタル配線、４３６・・・ビア、４３８・・・ビア、４３９・・・メタル配線、５００・・・第１階層、５０２・・・アクティブエリア、５０４・・・ビア、５０６・・・メタル配線、５１０・・・第２階層、５１２・・・ビア、５１４・・・メタル配線、５２０・・・第３階層、５２２・・・ビア、５２４・・・ビア、５２６・・・メタル配線、５３０・・・第４階層、５３２・・・メタル配線、５３４・・・メタル配線、５４０・・・第５階層、５４２・・・ビア、５４４・・・ビア、５４６・・・メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６Ａ】
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【図５６Ｂ】
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【図５６Ｃ】
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【図５６Ｄ】
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【図５６Ｅ】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７Ａ】
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【図７７Ｂ】
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【図７７Ｃ】
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【図７７Ｄ】
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【図７７Ｅ】
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【図７７Ｆ】
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【手続補正書】
【提出日】平成30年2月15日(2018.2.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１配線と、
前記第１配線に交差する第２乃至第４配線と、
第１端子と、前記第４配線に電気的に接続された第２端子と、前記第１端子と前記第２端子との間の第１領域と、を有する第１導電層と、
前記第１領域に配置され、第１磁性層と、前記第１磁性層と前記第１領域との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、を有する第１磁気抵抗素子と、
前記第１磁性層に電気的に接続されたソースおよびドレインのうちの一方の端子と、前記第３配線に電気的に接続された前記ソースおよび前記ドレインのうちの他方の端子と、前記第１配線に電気的に接続された制御端子と、を有する第１トランジスタと、
前記第１端子に電気的に接続されたソースおよびドレインのうちの一方の端子と、前記第２配線に電気的に接続された前記ソースおよび前記ドレインのうちの他方の端子と、前記第１配線に電気的に接続された制御端子と、を有する第２トランジスタと、
を備え、前記第１トランジスタと前記第２トランジスタは、前記第１導電層の前記第１端子から前記第２端子に向かう方向に沿って配置される磁気メモリ。
【請求項２】
前記第１配線に交差する第５配線と、
第２磁気抵抗素子と、
ソース、ドレイン、および制御端子を有する第３トランジスタと、を更に有し、
前記第１導電層は、前記第２端子と前記第１領域の間に配置された第２領域を更に有し、
前記第２磁気抵抗素子は、第３磁性層と、前記第２領域と前記第３磁性層との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、備え、
前記第３トランジスタは、前記ソースおよび前記ドレインのうちの一方の端子が前記第３磁性層に電気的に接続され、前記ソースおよび前記ドレインのうちの他方の端子が前記第５配線に電気的に接続され、前記制御端子が前記第１配線に電気的に接続された請求項１記載の磁気メモリ。
【請求項３】
前記第２端子に電気的に接続されたソースおよびドレインのうちの一方の端子と、前記第４配線に電気的に接続された前記ソースおよび前記ドレインのうちの他方の端子と、前記第１配線に電気的に接続された制御端子とを有する第４トランジスタを更に備えた請求項１または２記載の磁気メモリ。
【請求項４】
前記第１乃至第４配線と、前記第１および第２トランジスタとが第１階層に配置され、前記第１導電層および前記第１磁気抵抗素子が前記第１階層の上方の第２階層に配置される請求項１乃至３のいずれかに記載の磁気メモリ。
【請求項５】
前記第１磁気抵抗素子は、前記第１導電層の下方に配置される請求項４記載の磁気メモリ。
【請求項６】
前記第１磁気抵抗素子は、前記第１導電層の上方に配置される請求項４記載の磁気メモリ。
【請求項７】
前記第２乃至第４配線に交差する第５配線と、
第３端子と、前記第４配線に電気的に接続された第４端子と、前記第３端子と前記第４端子との間の第２領域と、を有する第２導電層と、
前記第２領域に配置され、第３磁性層と、前記第３磁性層と前記第２領域との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、を有する第２磁気抵抗素子と、
前記第３磁性層に電気的に接続されたソースおよびドレインのうちの一方の端子と、前記第３配線に電気的に接続された前記ソースおよび前記ドレインのうちの他方の端子と、前記第５配線に電気的に接続された制御端子と、を有する第３トランジスタと、
前記第３端子に電気的に接続されたソースおよびドレインのうちの一方の端子と、前記第２配線に電気的に接続された前記ソースおよび前記ドレインのうちの他方の端子と、前記第５配線に電気的に接続された制御端子と、を有する第４トランジスタと、
を備え、前記第３トランジスタと前記第４トランジスタは、前記第２導電層の前記第３端子から前記第４端子に向かう方向に沿って配置され、
前記第１乃至第５配線と、前記第１乃至第４トランジスタとが第１階層に配置され、前記第１導電層および前記第１磁気抵抗素子が前記第１階層の上方の第２階層に配置され、前記第２導電層および前記第２磁気抵抗素子が前記第２階層の上方の第３階層に配置される請求項１記載の磁気メモリ。
【請求項８】
前記第１磁気抵抗素子は前記第１導電層の上方に配置され、前記第２磁気抵抗素子は前記第２導電層の上方に配置される請求項７記載の磁気メモリ。