(57)【要約】【課題】半導体素子の電極端子と半導体素子接続パッドとを良好に接続することが可能な配線基板の製造方法を提供すること。【解決手段】複数のビアホール４を有する複数の絶縁層１ａ〜１ｄが積層された絶縁基板１と、絶縁基板１の上下面および絶縁層１ａ〜１ｄ間ならびにビアホール４内に配設された配線導体２と、配線導体２の一部から成り、半導体素子Ｓの電極端子Ｔがフリップチップ接続される複数の半導体素子接続パッド５と、配線導体２の一部から成り、外部電気回路基板に半田ボール接続される複数の外部接続パッド６と、絶縁基板の下面に被着されており、外部接続パッド６を個別に露出させる開口部３ａを有するソルダーレジスト層３とを具備して成る配線基板の製造方法であって、半導体素子接続パッド５の配置が電極端子Ｔの配置と合うように配線導体２の設計値を収縮補正または拡大補正して配線導体２を形成する。【選択図】図２
2018032750.tif 000002
【特許請求の範囲】
【請求項１】
複数のビアホールを有する複数の絶縁層が積層された絶縁基板と、前記絶縁基板の上下面および前記絶縁層間ならびに前記ビアホール内に配設された配線導体と、前記絶縁基板の上面に配設された前記配線導体の一部から成り、半導体素子の電極端子がフリップチップ接続される複数の半導体素子接続パッドと、前記絶縁基板の下面に配設された前記配線導体の一部から成り、外部電気回路基板に半田ボール接続される複数の外部接続パッドと、前記絶縁基板の下面に被着されており、前記外部接続パッドを個別に露出させる開口部を有するソルダーレジスト層とを具備して成る配線基板の製造方法であって、前記半導体素子接続パッドの配置が前記電極端子の配置と合うように前記配線導体の設計値を収縮補正または拡大補正して前記配線導体を形成することを特徴とする配線基板の製造方法。
【請求項２】
前記配線導体の設計値の収縮補正また拡大補正を、前記配線導体の全層にわたり一律の収縮率または拡大率で行うことを特徴とする請求項１記載の配線基板の製造方法。
【請求項３】
前記配線導体の設計値の収縮補正または拡大補正を、前記絶縁基板の上面の配線導体から前記下面の配線導体に向けて収縮率または拡大率が順次小さくなるように行うことを特徴とする請求項１記載の配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子がフリップチップ接続により搭載される配線基板の製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路素子等の半導体素子を搭載するための配線基板は、絶縁層と配線導体とが交互に複数積層された多層構造をしている。さらに、上面側および下面側の最表層の絶縁層およびその上の配線導体上にソルダーレジスト層が被着されている。
【０００３】
配線基板の上面には、半導体素子が搭載される搭載部が形成されている。搭載部には、複数の半導体素子接続パッドが形成されている。半導体素子接続パッドは、半導体素子の電極端子に対応した並びに配置されている。半導体素子接続パッドは、配線導体の一部から成り、ソルダーレジスト層から露出している。各半導体素子接続パッドには、半導体素子の電極端子が半田バンプを介してフリップチップ接続される。
【０００４】
配線基板の下面は、外部電気回路基板との接続面になっている。この下面には、複数の外部接続パッドが形成されている。外部接続パッドは、格子状の並びに配置されている。外部接続パッドは、配線導体の一部から成り、ソルダーレジスト層から露出している。外部接続パッドは、外部電気回路基板に半田ボール接続される。
【０００５】
半導体素子接続パッドと外部接続パッドとは、対応するもの同士が配線導体を介して互いに電気的に接続されている。そして、半導体素子の電極端子を半導体素子接続パッドにフリップチップ接続するとともに外部接続パッドを外部電気回路基板に半田ボール接続することにより、配線基板に搭載された半導体素子が外部電気回路基板に電気的に接続されることとなる。
【０００６】
しかしながら、近時の半導体素子においては、その高機能化や高集積化が進む中、チップサイズが大型化するとともに電極端子も微細化してきている。
【０００７】
このような中、半導体素子を配線基板に搭載する際に、半導体素子の電極端子と配線基板の半導体素子接続パッドとの位置が合わずに、両者を良好に接続することができなくなる場合があった。これは、製造された半導体素子の電極端子の配置や配線基板の半導体素子接続パッドの配置が設計値よりも大き目あるいは小さ目に仕上がることによる。
【０００８】
そこで、ピッチの異なる複数組の半導体素子接続パッドを絶縁基板上に設け、半導体素子の電極端子のピッチと最も近いピッチの半導体素子接続パッドの組を選択し、その半導体素子接続パッドと半導体素子の電極端子とを接続するようになした配線基板が提案されている。
【０００９】
しかしながら、この配線基板によると、限られたスペースの絶縁基板上にピッチの異なる複数組の半導体素子接続パッドを設ける必要がある。そのため、高密度配線化した近時の配線基板においては、そのようなスペースを確保することができず、このような構造を採用することは困難である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−２００１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする課題は、製造される配線基板の半導体素子接続パッドと搭載される半導体素子の電極端子との位置が合い、半導体素子の電極端子と半導体素子接続パッドとを良好に接続することが可能な配線基板の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の配線基板の製造方法は、複数のビアホールを有する複数の絶縁層が積層された絶縁基板と、前記絶縁基板の上下面および前記絶縁層間ならびに前記ビアホール内に配設された配線導体と、前記絶縁基板の上面に配設された前記配線導体の一部から成り、半導体素子の電極端子がフリップチップ接続される複数の半導体素子接続パッドと、前記絶縁基板の下面に配設された前記配線導体の一部から成り、外部電気回路基板に半田ボール接続される複数の外部接続パッドと、前記絶縁基板の下面に被着されており、前記外部接続パッドを個別に露出させる開口部を有するソルダーレジスト層とを具備して成る配線基板の製造方法であって、前記半導体素子接続パッドの配置が前記電極端子の配置と合うように前記配線導体の設計値を収縮補正または拡大補正して前記配線導体を形成することを特徴とするものである。
【発明の効果】
【００１３】
本発明の配線基板の製造方法によれば、半導体素子接続パッドの配置を半導体素子の電極端子の配置と合うように配線導体の設計値を収縮補正または拡大補正して配線導体を形成することから、半導体素子の電極端子と半導体素子接続パッドとの位置が合い、それにより半導体素子の電極端子と半導体素子接続パッドとを良好に接続することが可能な配線基板を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の配線基板の製造方法が適用される配線基板の例を示す概略断面図である。
【図２】図２は、本発明の配線基板の製造方法の実施形態の一例を説明するための概略断面図である。
【図３】図３は、本発明の配線基板の製造方法の実施形態の一例を説明するための概略断面図である。
【図４】図４は、本発明の配線基板の製造方法の実施形態の別の例を説明するための概略断面図である。
【図５】図５は、本発明の配線基板の製造方法の実施形態の別の例を説明するための概略断面図である。
【発明を実施するための形態】
【００１５】
次に、本発明の配線基板の製造方法が適用される配線基板の例を図１に示す。
【００１６】
本発明の配線基板の製造方法が適用される配線基板は、絶縁基板１と、配線導体２と、ソルダーレジスト層３とを具備している。
【００１７】
絶縁基板１は、複数の絶縁層１ａ〜１ｄが積層されて成る。絶縁層１ａ〜１ｄは、例えばガラスクロス入りの熱硬化性樹脂、あるいはガラスクロス無しの熱硬化性樹脂から成る。熱硬化性樹脂としては、エポキシ樹脂やビスマレイミドトリアジン樹脂等が用いられる。絶縁層１ａ〜１ｄは、例えば平坦な支持基板上に絶縁層１ａとなる未硬化の熱硬化性樹脂シートを積層して熱硬化させることにより絶縁層１ａを形成した後、絶縁層１ａ上に次層の絶縁層１ｂ〜１ｄとなる熱硬化性樹脂シートを順次同様に積層および熱硬化させることにより形成される。
【００１８】
各絶縁層１ａ〜１ｄには、それぞれに複数のビアホール４が形成されている。ビアホール４は、各絶縁層１ａ〜１ｄ用の熱硬化性樹脂シートを熱硬化させた後、各絶縁層１ａ〜１ｄにレーザ加工を施すことにより形成される。
【００１９】
配線導体２は、各絶縁層１ａ〜１ｄの表面およびビアホール４内に被着された複数の配線層２ａ〜２ｅから成る。配線導体２は、銅箔や銅めっきから成り、周知のサブトラクティブ法やセミアディティブ法等により各絶縁層１ａ〜１ｄの表面およびビアホール４内に形成される。
【００２０】
ソルダーレジスト層３は、絶縁基板１の上下面に被着されている。ソルダーレジスト層３は、感光性を有する熱硬化性樹脂から成る。感光性を有する熱硬化性樹脂としては、例えばアクリル変性エポキシ樹脂が用いられる。ソルダーレジスト層３は、感光性を有する未硬化の熱硬化性樹脂シートまたはペーストを絶縁基板１の上下面に積層または塗布するとともにフォトリソグラフィ技術により露光および現像した後、熱硬化させることにより形成される。
【００２１】
配線基板の上面には、半導体素子Ｓが搭載される搭載部Ａが形成されている。搭載部Ａには、複数の半導体素子接続パッド５が形成されている。半導体素子接続パッド５は、半導体素子Ｓの電極端子Ｔに対応した並びに配置されている。半導体素子接続パッド５は、配線導体２の一部から形成されており、ソルダーレジスト層３から一括して露出している。各半導体素子接続パッド５には、半導体素子Ｓの電極端子Ｔが半田バンプＢを介してフリップチップ接続される。
【００２２】
配線基板の下面は、外部電気回路基板（不図示）との接続面となっている。この下面には、複数の外部接続パッド６が形成されている。外部接続パッド６は、格子状の並びに配置されている。外部接続パッド６は、配線導体２の一部から成り、ソルダーレジスト層３に設けられた円形の開口部３ａから個別に露出している。外部接続パッド６は、外部電気回路基板に半田ボール接続される。
【００２３】
半導体素子接続パッド５と外部接続パッド６とは、対応するもの同士が配線導体２を介して互いに電気的に接続されている。そして、半導体素子Ｓの電極端子Ｔを半導体素子接続パッド５に半田バンプＢを介してフリップチップ接続するとともに外部接続パッド６を外部電気回路基板に半田ボール接続することにより、配線基板に搭載された半導体素子Ｓが外部電気回路基板に電気的に接続されることとなる。
【００２４】
次に、本発明の配線基板の製造方法の実施形態の一例を図２および図３を参照して説明する。
【００２５】
図２（ａ）は、本発明が適用される配線基板において、半導体素子Ｓの電極端子Ｔの配置が設計値よりも小さ目に仕上がった場合の例を示している。この場合、半導体素子Ｓの外周部の電極端子Ｔが、これに対応する半導体素子接続パッド５よりも内側にずれることになる。その結果、この外周部の電極端子Ｔと半導体素子接続パッド５とが良好に接続されなくなってしまう。
【００２６】
そこで、図２（ｂ）に示すように、半導体素子接続パッド５の配置が半導体素子Ｓの電極端子Ｔの配置と合うように、配線導体２の設計値を配線層２ａ〜２ｅの全層一律に収縮補正して配線導体２を形成する。なお、スルーホール４の配置も配線導体２の収縮補正に合わせて収縮補正してスルーホール４を形成する。図２（ｂ）において、黒の塗り潰しの部分が配線導体２の設計値を収縮補正する前の配線導体２の位置を示す。この収縮補正により、配線導体２が全体的に中心寄りに移動した位置に形成される。
【００２７】
その結果、図２（ｃ）に示すように、半導体素子接続パッド５の位置が半導体素子Ｓの電極端子Ｔの配置と合う。したがって、半導体素子Ｓの電極端子Ｔと半導体素子接続パッド５とを良好にフリップチップ接続することが可能な配線基板を提供することができる。
【００２８】
なお、この場合、外部接続パッド６の位置も配線基板の中心寄りに移動するものの、外部接続パッド６は、半導体素子接続パッド５と比較してその大きさが大きいとともに、配列ピッチも大きいことから、外部との接続のための領域を下面側のソルダーレジスト層３の開口部３ａ内に収めることができる。したがって、外部電気回路基板との接続も良好に行うことができる。
【００２９】
図３（ａ）は、本発明が適用される配線基板において、半導体素子Ｓの電極端子Ｔの配置が設計値よりも大き目に仕上がった場合の例を示している。この場合、半導体素子Ｓの外周部の電極端子Ｔが、これに対応する半導体素子接続パッド５よりも外側にずれることになる。その結果、この外周部の電極端子Ｔと半導体素子接続パッド５とが良好に接続されなくなってしまう。
【００３０】
そこで、図３（ｂ）に示すように、半導体素子接続パッド５の配置が半導体素子Ｓの電極端子Ｔの配置と合うように、配線導体２の設計値を配線層２ａ〜２ｅの全層一律に拡大補正して配線導体２を形成する。なお、スルーホール４の配置も配線導体２の拡大補正に合わせて拡大補正してスルーホール４を形成する。図３（ｂ）において、黒の塗り潰しの部分が配線導体２の設計値を拡大補正する前の配線導体２の位置を示す。この拡大補正により、配線導体２が全体的に外周寄りに移動した位置に形成される。
【００３１】
その結果、図３（ｃ）に示すように、半導体素子接続パッド５の位置が半導体素子Ｓの電極端子Ｔの配置と合う。したがって、半導体素子Ｓの電極端子Ｔと半導体素子接続パッド５とを良好にフリップチップ接続することが可能な配線基板を提供することができる。
【００３２】
なお、この場合、外部接続パッド６の位置も配線基板の外周寄りに移動するものの、外部接続パッド６は、半導体素子接続パッド５と比較してその大きさが大きいとともに、配列ピッチも大きいことから、外部との接続のための領域を下面側のソルダーレジスト層３の開口部３ａ内に収めることができる。したがって、外部電気回路基板との接続も良好に行うことができる。
【００３３】
次に、本発明の配線基板の製造方法の実施形態の別の例を図４および図５を参照して説明する。
【００３４】
図４（ａ）は、本発明が適用される配線基板において、半導体素子Ｓの電極端子Ｔの配置が設計値よりも小さ目に仕上がった場合の例を示している。この場合、図２（ａ）の場合と同様に、半導体素子Ｓの外周部の電極端子Ｔが、これに対応する半導体素子接続パッド５よりも内側にずれることになる。その結果、この外周部の電極端子Ｔと半導体素子接続パッド５とが良好に接続されなくなってしまう。
【００３５】
そこで、図４（ｂ）に示すように、半導体素子接続パッド５の配置が半導体素子Ｓの電極端子Ｔの配置と合うように、配線導体２の設計値を配線層２ａから２ｅに向けて収縮率が順次小さくなるように収縮補正して配線導体２を形成する。なお、スルーホール４の配置も配線導体２の収縮補正に合わせて収縮補正してスルーホール４を形成する。図４（ｂ）において、黒の塗り潰しの部分が配線導体２の設計値を収縮補正する前の配線導体２の位置を示す。この収縮補正により、配線導体２が配線基板の上面側で中心寄りに移動した位置に形成される。
【００３６】
その結果、図４（ｃ）に示すように、半導体素子接続パッド５の位置が半導体素子Ｓの電極端子Ｔの配置と合う。したがって、半導体素子Ｓの電極端子Ｔと半導体素子接続パッド５とを良好にフリップチップ接続することが可能な配線基板を提供することができる。
【００３７】
なお、この場合、配線基板の下面の外部接続パッド６の位置は大きく移動しないため、外部接続パッド６の位置を所定の位置に保つことができる。したがって、外部電気回路基板との接続も良好に行うことができる。
【００３８】
図５（ａ）は、本発明が適用される配線基板において、半導体素子Ｓの電極端子Ｔの配置が設計値よりも大き目に仕上がった場合の例を示している。この場合、図３（ａ）の場合と同様に、半導体素子Ｓの外周部の電極端子Ｔが、これに対応する半導体素子接続パッド５よりも外側にずれることになる。その結果、この外周部の電極端子Ｔと半導体素子接続パッド５とが良好に接続されなくなってしまう。
【００３９】
そこで、図５（ｂ）に示すように、半導体素子接続パッド５の配置が半導体素子Ｓの電極端子Ｔの配置と合うように、配線導体２の設計値を配線層２ａから２ｅに向けて拡大率が順次小さくなるように拡大補正して配線導体２を形成する。なお、スルーホール４の配置も配線導体２の拡大補正に合わせて拡大補正してスルーホール４を形成する。図４（ｂ）において、黒の塗り潰しの部分が配線導体２の設計値を拡大補正する前の配線導体２の位置を示す。この拡大補正により、配線導体２が配線基板の上面側で外周寄りに移動した位置に形成される。
【００４０】
その結果、図５（ｃ）に示すように、半導体素子接続パッド５の位置が半導体素子Ｓの電極端子Ｔの配置と合う。したがって、半導体素子Ｓの電極端子Ｔと半導体素子接続パッド５とを良好にフリップチップ接続することが可能な配線基板を提供することができる。
【００４１】
なお、この場合、配線基板の下面の外部接続パッド６の位置は大きく移動しないため、外部接続パッド６の位置を所定の位置に保つことができる。したがって、外部電気回路基板との接続も良好に行うことができる。
【００４２】
以上、説明したように、本発明の配線基板の製造方法によれば、半導体素子接続パッド６の配置を半導体素子Ｓの電極端子Ｔの配置と合うように配線導体２の設計値を収縮補正または拡大補正して配線導体２を形成することから、半導体素子Ｓの電極端子Ｔと半導体素子接続パッド５との位置が合い、それにより半導体素子Ｓの電極端子Ｔと半導体素子接続パッド５とを良好に接続することが可能な配線基板を提供することができる。
【符号の説明】
【００４３】
１    絶縁基板
１ａ〜１ｄ    絶縁層
２    配線導体
３    ソルダーレジスト層
４    ビアホール
５    半導体素子接続パッド
６    外部接続パッド
【図１】
2018032750.tif 000003
【図２】
2018032750.tif 000004
【図３】
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【図４】
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【図５】
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