(57)【要約】【課題】生産性が向上すると共に製造コストが低減した半導体記憶装置の製造方法を提供する。【解決手段】実施形態の半導体記憶装置の製造方法は、第１貫通孔の幅の測定値と、前記第１貫通孔の幅の基準値と、を比較して、第１積層体の上面から前記第１積層体の一部を除去するかどうかを決定する工程と、前記第１積層体の一部を除去する場合、前記第１貫通孔内に第２膜を形成する工程と、前記第１積層体の一部、及び、前記第２膜の一部を除去する工程と、前記一部が除去された前記第１積層体及び前記第２膜上に、第１膜及び第１絶縁膜を交互に積層して第２積層体を形成する工程と、前記積層方向に延びて、前記第２膜上に位置するように前記第２積層体を貫通する第２貫通孔を形成する工程と、前記第２貫通孔を介して、前記第１貫通孔内の前記第２膜を除去する工程と、を備える半導体記憶装置の製造方法が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に、第１絶縁膜及び第１膜を交互に積層して第１積層体を形成する工程と、
前記第１積層体の積層方向に延びて、前記第１積層体を貫通する第１貫通孔を形成する工程と、
前記第１貫通孔の幅の測定値と、前記第１貫通孔の幅の参照値と、を比較して、前記第１積層体の上面から前記第１積層体の一部を除去するかどうかを決定する工程と、
前記第１積層体の一部を除去する場合、前記第１貫通孔内に第２膜を形成する工程と、
前記第１積層体の一部、及び、前記第２膜の一部を除去する工程と、
前記一部が除去された前記第１積層体及び前記第２膜上に、前記第１膜及び前記第１絶縁膜を交互に積層して第２積層体を形成する工程と、
前記積層方向に延びて、前記第２膜上に位置するように前記第２積層体を貫通する第２貫通孔を形成する工程と、
前記第２貫通孔を介して、前記第１貫通孔内の前記第２膜を除去する工程と、
を備えた半導体記憶装置の製造方法。
【請求項２】
前記第１積層体の一部を除去しない場合、前記第１貫通孔内にチャネルを形成する工程をさらに備えた請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記第１貫通孔及び前記第２貫通孔内に、チャネルを形成する工程をさらに備えた請求項１または２に記載の半導体記憶装置の製造方法。
【請求項４】
前記第１貫通孔の上面の幅の測定値と、前記第１貫通孔の上面の幅の閾値と、を比較して、前記測定値が前記閾値より大きい場合に前記第１積層体の一部の除去が決定される請求項１〜３のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項５】
前記第１貫通孔の上面の幅の測定値に基づいて求められた、前記上面より下に位置する前記第１貫通孔の幅広部分の幅によって前記第１積層体の一部の除去が決定される請求項４記載の半導体記憶装置の製造方法。
【請求項６】
前記第１積層体及び前記第２膜が除去される部分の前記積層方向の厚さは、前記第１貫通孔の幅の測定値に基づいて決定される請求項１〜５のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項７】
前記第１絶縁膜は、シリコン酸化物を含み、
前記第１膜は、シリコン窒化物を含み、
前記第２膜は、シリコンを含む請求項１〜６のいずれか１つに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
複数の電極膜が積層された積層体にメモリホールを形成し、そのメモリホール内に電荷蓄積膜及びチャネルが設けられた３次元構造の半導体記憶装置が提案されている。電極膜は、メモリセルにおけるコントロールゲートとして機能し、電極膜の積層数を増やすことでメモリセルの数を増やすことができる。このような半導体記憶装置においては、電極膜の積層数が増えてアスペクト比が増加すると、メモリホールを形成し難くなる。これにより、生産性が低下したり、工程数及び製造コストが増加することが懸念として挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１９９１７７号公報
【特許文献２】特開２０１１−６６４１７号公報
【特許文献３】特開平５−１１８８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、生産性が向上すると共に製造コストが低減した半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、基板上に、第１絶縁膜及び第１膜を交互に積層して第１積層体を形成する工程と、前記第１積層体の積層方向に延びて、前記第１積層体を貫通する第１貫通孔を形成する工程と、前記第１貫通孔の幅の測定値と、前記第１貫通孔の幅の参照値と、を比較して、前記第１積層体の上面から前記第１積層体の一部を除去するかどうかを決定する工程と、前記第１積層体の一部を除去する場合、前記第１貫通孔内に第２膜を形成する工程と、前記第１積層体の一部、及び、前記第２膜の一部を除去する工程と、前記一部が除去された前記第１積層体及び前記第２膜上に、前記第１膜及び前記第１絶縁膜を交互に積層して第２積層体を形成する工程と、前記積層方向に延びて、前記第２膜上に位置するように前記第２積層体を貫通する第２貫通孔を形成する工程と、前記第２貫通孔を介して、前記第１貫通孔内の前記第２膜を除去する工程と、を備える半導体記憶装置の製造方法が提供される。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置を示す断面図である。
【図２】図１の領域Ａの拡大図である。
【図３】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図４】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図５】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図７】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図９】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１１】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１３】実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（本実施形態）
図１は、本実施形態に係る半導体記憶装置１を示す断面図である。
図２は、図１の領域Ａの拡大図である。
図１に示すように、半導体記憶装置１には、積層体１５と、柱状部５０と、が設けられている。半導体記憶装置１には、メモリホール８０が形成されている。
【０００９】
積層体１５は、基板１０上に設けられている。基板１０は、例えば、シリコン（Ｓｉ）を含む。なお、本明細書において、基板１０の上面１０ａに対して平行な方向であって、相互に直交する２方向をＸ方向及びＹ方向とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【００１０】
積層体１５は、複数の電極膜４１と、複数の絶縁膜４０と、を有する。複数の電極膜４１の内、最下層に位置する電極膜４１は、ソース側選択ゲートであって、絶縁膜４０を介して基板１０上に設けられている。複数の電極膜４１の内、最上層に位置する電極膜４１は、ドレイン側選択ゲートである。複数の電極膜４１の内、最下層の電極膜と、最上層の電極膜４１との間に設けられた電極膜４１は、ワード線である。電極膜４１は、例えば、タングステン（Ｗ）等の金属を含む。絶縁膜４０は、各電極膜４１の間に設けられている。絶縁膜４０は、例えば、シリコン酸化物（ＳｉＯ）を含む。
例えば、電極膜４１及び絶縁膜４０のそれぞれの積層数は、２０層から５０層である。
積層体１５上には絶縁膜４２が設けられ、絶縁膜４２上には絶縁膜４３が設けられている。絶縁膜４２、４３は、例えば、シリコン酸化物を含む。
【００１１】
柱状部５０は、積層体１５内に複数設けられている。柱状部５０は、積層体１５内においてＺ方向に延びる。柱状部５０は、例えば、円柱状もしくは楕円柱状に形成される。
柱状部５０は、メモリホール８０内に設けられ、コア部６０と、チャネル２０と、メモリ膜２４と、を有する。
【００１２】
コア部６０は、例えば、シリコン酸化物を含む。コア部６０の形状は、例えば、円柱状である。
コア部６０の上端には、プラグ部６１が設けられている。プラグ部６１は、絶縁膜４２内に位置し、その周囲をチャネル２０によって囲まれている。プラグ部６１は、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。
【００１３】
チャネル２０は、コア部６０の周囲に設けられている。チャネル２０の下端は、基板１０に接している。チャネル２０は、半導体部であって、ボディ２０ａと、カバー層２０ｂと、を有する。ボディ２０ａの形状は、例えば、底を有する筒状である。カバー層２０ｂは、ボディ２０ａの周囲に設けられている。カバー層２０ｂの形状は、例えば、筒状である。
ボディ２０ａ及びカバー層２０ｂは、シリコン、例えば、アモルファスシリコンを結晶化させたポリシリコンを含む。
【００１４】
メモリ膜２４は、チャネル２０の周囲に設けられている。図２に示すように、メモリ膜２４は、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を有する。
トンネル絶縁膜２１は、チャネル２０の周囲に設けられている。トンネル絶縁膜２１は、例えば、シリコン酸化物を含む。トンネル絶縁膜２１の形状は、例えば、円筒形である。
【００１５】
電荷蓄積膜２２は、トンネル絶縁膜２１の周囲に設けられている。電荷蓄積膜２２は、例えば、シリコン窒化物（ＳｉＮ）を含む。電荷蓄積膜２２の形状は、例えば、円筒形である。チャネル２０と電極膜４１（ワード線）との交差部分に、電荷蓄積膜２２を含むメモリセルが形成される。
【００１６】
トンネル絶縁膜２１は、電荷蓄積膜２２と、チャネル２０との間の電位障壁である。トンネル絶縁膜２１は、チャネル２０から電荷蓄積膜２２に電荷が移動するとき（書込動作）、及び、電荷蓄積膜２２からチャネル２０に電荷が移動するとき（消去動作）、電荷がトンネリングする。
電荷蓄積膜２２は、膜中に、電荷をトラップするトラップサイトを有する。メモリセルのしきい値は、トラップサイトにトラップされた電荷の有無、及び、トラップされた電荷の量によって変化する。これにより、メモリセルは、情報を保持する。
【００１７】
ブロック絶縁膜２３は、電荷蓄積膜２２の周囲に設けられている。ブロック絶縁膜２３は、例えば、シリコン酸化物を含む。ブロック絶縁膜２３は、電極膜４１を形成するとき、例えば、電荷蓄積膜２２を、エッチングから保護する。ブロック絶縁膜２３は、シリコン酸化膜と、アルミニウム酸化膜との積層膜でも良い。
【００１８】
柱状部５０の上方には、Ｙ方向に延びる複数のビット線３０が設けられている。ビット線３０は、コンタクト部３１を介して柱状部５０に接続されている。コンタクト部３１は、絶縁膜４３内に位置し、その上端は、ビット線３０に接続され、その下端は、プラグ部６１に接続されている。コンタクト部３１は、金属等の導電体によって形成されている。
【００１９】
各層の電極膜４１（ワード線）は、メモリセルにおけるコントロールゲートとして機能し、複数のメモリセルが、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されることで、各メモリセルにデータを記憶することができる。
【００２０】
次に、本実施形態に係る半導体記憶装置の製造方法を説明する。
図３〜図１３は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。図３〜図１３に示された領域は、図１に示された領域であって、絶縁膜４３より下方の領域に相当する。
本実施形態の半導体記憶装置１の製造方法では、後述するように、貫通孔７４の上面７４ａの幅Ｗ１を測定した結果によって、貫通孔７４を形成した後の工程が異なる。初めに、測定した貫通孔７４の上面７４ａの幅Ｗ１が閾値以内である場合の半導体記憶装置１の製造方法について、図３〜図６を用いて説明する。
【００２１】
先ず、図３に示すように、シリコンを含む基板１０上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、絶縁膜４０及び犠牲膜７０をＺ方向に沿って交互に積層させて、積層体１５ａを形成する。犠牲膜７０は、絶縁膜４０との間でエッチング選択比がとれる材料により形成し、例えば、シリコン窒化物により形成する。例えば、絶縁膜４０及び犠牲膜７０のそれぞれの積層数は、２０層から５０層である。
続いて、犠牲膜７０上に絶縁膜４２を形成する。
【００２２】
続いて、絶縁膜４２上に、膜７１及び膜７２を順に形成する。膜７１は、例えば、ＴＥＯＳ(tetraethoxysilane)を含む。膜７２は、例えば、（ＣＶＤ）カーボン膜である。なお、膜７１上に膜７２を形成しなくても良い。その後、フォトリソグラフィ法により、レジスト膜７３を形成した後に露光して、レジスト膜７３のパターンを転写する。
【００２３】
次に、図４に示すように、例えばエッチング処理を施すことにより、レジスト膜７３に覆われていない膜７１及び膜７２を除去する。その後、レジスト膜７３を除去する。
【００２４】
次に、図５に示すように、膜７１及び膜７２に覆われていない絶縁膜４２の上面４２ａから、例えばＲＩＥ（Reactive Ion Etching）等のエッチング処理を施すことにより、絶縁膜４２の一部と、積層体１５ａの一部とを除去して貫通孔７４を形成する。例えば、Ｚ方向から見て、貫通孔７４の形状は、円形または楕円形である。貫通孔７４は、絶縁膜４２及び積層体１５ａを貫通して基板１０に達する。
【００２５】
続いて、貫通孔７４の上面７４ａの幅Ｗ１を測定する。貫通孔７４の形状がＺ方向から見て円形である場合、貫通孔７４の上面７４ａの幅Ｗ１は、貫通孔７４の上面７４ａを成す円の直径に相当する。例えば、上面７４ａの幅Ｗ１は、ＣＤＳＥＭ（Critical Dimension Scanning Electron Microscope）等の走査電子顕微鏡を用いて測定する。上面７４ａの幅Ｗ１は、貫通孔７４の形状を光学的に解析することで測定されても良い。この場合、赤外光の反射スペクトルに基づいて貫通孔７４の加工形状を解析することで、上面７４ａの幅Ｗ１を測定できる。
【００２６】
続いて、貫通孔７４の上面７４ａの幅Ｗ１が閾値以内であるかどうかを判断する。貫通孔７４の上面７４ａの幅Ｗ１が閾値以内である場合、貫通孔７４の幅広部分７４ｂの幅Ｗ２が貫通孔７４において規定値以内であると判断される。また、幅広部分７４ｂの幅Ｗ２が規定値以内であるので、半導体記憶装置１の製品仕様内であると判断される。
【００２７】
ここで、貫通孔７４の幅広部分７４ｂとは、貫通孔７４の上部に形成された部分であって、貫通孔７４の側面７４ｃが膨らんだ部分に相当する。したがって、幅広部分７４ｂの幅Ｗ２は、貫通孔７４の他の部分より大きい。図５の例では、貫通孔７４において、幅広部分７４ｂは上面７４ａより下方に位置している。貫通孔７４において、幅広部分７４ｂは上面７４ａに位置しても良い。
【００２８】
また、閾値及び規定値は、貫通孔７４の幅に関する参照値である。例えば、閾値及び規定値は、半導体記憶装置１の製品仕様内の値であって、半導体記憶装置１の動作に不具合が生じないように設定された値である。
【００２９】
貫通孔７４においては、測定された上面７４ａの幅Ｗ１に基づいて、幅広部分７４ｂの幅Ｗ２が求められる。例えば、幅広部分７４ｂの幅Ｗ２は、上面７４ａの幅Ｗ１と、幅広部分７４ｂの幅Ｗ２との関係を予め記載したテーブルによって求められる。したがって、貫通孔７４において、上面７４ａの幅Ｗ１に基づいて幅広部分７４ｂの幅Ｗ２を求めることで、上面７４ａの幅Ｗ１が閾値以内であれば、幅広部分７４ｂの幅Ｗ２が規定値以内であることを判断できる。
【００３０】
なお、貫通孔７４の形状を光学的に解析することで、幅広部分７４ｂの幅Ｗ２を測定しても良い。この場合、上面７４ａの幅Ｗ１と、幅広部分７４ｂの幅Ｗ２との相関関係に基づくことなく幅Ｗ２が規定値以内であるかどうかを直接的に判断できる。
【００３１】
次に、図６に示すように、貫通孔７４の上面７４ａの幅Ｗ１が閾値以内である（幅広部分７４ｂの幅Ｗ２が規定値以内である）と判断されると、例えばＣＶＤ法により、貫通孔７４の内面上にシリコン酸化物を堆積させてブロック絶縁膜２３（図２参照）を形成し、シリコン窒化物を堆積させて電荷蓄積膜２２（図２参照）を形成し、シリコン酸化物を堆積させてトンネル絶縁膜２１（図２参照）を形成する。
【００３２】
続いて、シリコンを堆積させてカバー層２０ｂを形成する。その後、ＲＩＥを施すことにより、カバー層２０ｂ、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３を除去し、基板１０を露出させる。これにより、メモリ膜２４が形成される。
【００３３】
続いて、貫通孔７４内に、シリコンを堆積させてボディ２０ａを形成し、シリコン酸化物を堆積させてコア部６０を形成する。これにより、チャネル２０が形成される。また、コア部６０、チャネル２０及びメモリ膜２４を有する柱状部５０が形成される。チャネル２０のボディ２０ａは、基板１０に接する。その後、エッチバックを施して、貫通孔７４内のコア部６０の上部を除去し、不純物を導入したシリコンを埋め込んで、プラグ部６１を形成する。
【００３４】
その後、積層体１５ａにＸ方向及びＺ方向に延びる複数のスリットを形成し、スリットを介して犠牲膜７０を除去する。スリットを介した犠牲膜７０の除去によって形成された空洞内に金属等を埋め込んで電極膜４１を形成する。これにより、犠牲膜７０が電極膜４１に置換され、スリット間に積層体１５が形成される。
【００３５】
図３〜図６に示す工程では、貫通孔７４において、上面７４ａの幅Ｗ１を測定した結果、上面７４ａの幅Ｗ１が閾値内であると判断されることで幅広部分７４ｂの幅Ｗ２が規定値以内であると判断されている。そして、メモリホール８０としての貫通孔７４内にチャネル２０等を有する柱状部５０が形成される。このようにして、メモリホール内にチャネル２０が位置する半導体記憶装置１が製造される。
【００３６】
次に、測定した貫通孔７４の上面７４ａの幅Ｗ１が閾値より大きい場合の半導体記憶装置１の製造方法について、図７〜図１３を用いて説明する。
なお、貫通孔７４を形成する前の工程においては、前述した半導体記憶装置１の製造方法と同じであるので、図３及び図４に相当する工程の説明は省略する。
【００３７】
図７に示すように、絶縁膜４２の一部と、積層体１５ａの一部とを除去して貫通孔７４を形成した後、例えば走査電子顕微鏡を用いて、貫通孔７４の上面７４ａの幅Ｗ１を測定する。
【００３８】
続いて、貫通孔７４の上面７４ａの幅Ｗ１が閾値以内であるかどうかを判断する。貫通孔７４の上面７４ａの幅Ｗ１が閾値より大きい場合、貫通孔７４の幅広部分７４ｂの幅Ｗ２は、貫通孔７４において規定値より大きいと判断される。また、幅広部分７４ｂの幅Ｗ２が規定値より大きいので、半導体記憶装置１の製品仕様外であると判断される。
【００３９】
貫通孔７４においては、測定された上面７４ａの幅Ｗ１に基づいて、幅広部分７４ｂの幅Ｗ２が求められる。例えば、幅広部分７４ｂの幅Ｗ２は、上面７４ａの幅Ｗ１と、幅広部分７４ｂの幅Ｗ２との関係を予め記載したテーブルによって求められる。したがって、貫通孔７４において、上面７４ａの幅Ｗ１に基づいて幅広部分７４ｂの幅Ｗ２を求めることで、上面７４ａの幅Ｗ１が閾値より大きければ、幅広部分７４ｂの幅Ｗ２が規定値より大きいことを判断できる。なお、貫通孔７４の形状を光学的に解析することで、幅広部分７４ｂの幅Ｗ２を直接測定しても良い。
【００４０】
次に、図８に示すように、貫通孔７４の上面７４ａの幅Ｗ１が閾値より大きい（幅広部分７４ｂの幅Ｗ２が規定値より大きい）と判断されると、貫通孔７４内に犠牲膜７５を形成する。犠牲膜７５は、絶縁膜４０及び犠牲膜７０と異なる材料を含み、例えばシリコンを含む。犠牲膜７５は、例えばアモルファスシリコンを含む。犠牲膜７５は、貫通孔７４内、及び、絶縁膜４２上に形成される。
【００４１】
次に、図９に示すように、ドライエッチングまたはウェットエッチング等のエッチング処理により、絶縁膜４２と、積層体１５ａの一部と、犠牲膜７５の一部とを除去する。これにより、積層体１５ａの一部と共に、貫通孔７４の幅広部分７４ｂ内に形成された部分を含む犠牲膜７５の一部が除去される。
【００４２】
積層体１５ａ及び犠牲膜７５の除去される部分は、貫通孔７４の幅広部分７４ｂの幅Ｗ２に基づいて決定される。つまり、積層体１５ａで除去される積層数が幅Ｗ２に基づいて決定され、この積層数に対応する積層体１５ａの部分が除去されると共に、積層体１５ａの除去される部分に位置する犠牲膜７５が除去される。例えば、幅Ｗ２と規定値の差が大きい場合に積層体１５ａ及び犠牲膜７５の除去される部分は、幅Ｗ２と規定値の差が小さい場合と比較して大きい。
図９の例では、積層体１５ａの一部、及び、犠牲膜７５の一部の除去によって、積層体１５ａの絶縁膜４０Ａの上面４０ａは、犠牲膜７５の上面７５ａと概ね同一平面上に位置する。
【００４３】
次に、図１０に示すように、例えばＣＶＤ法により、犠牲膜７０及び絶縁膜４０をＺ方向に沿って交互に積層させて、積層体１５ｂを形成する。
次に、図１１に示すように、レジスト膜をマスクとしたフォトリソグラフィ法、及び、ＲＩＥ等のエッチング処理により、犠牲膜７５の上面の直上に位置するように貫通孔７６を形成する。
【００４４】
次に、図１２に示すように、ドライエッチングまたはウェットエッチング等のエッチング処理により、貫通孔７６を介して犠牲膜７５を除去する。図１２の例のように、貫通孔７４の上面の幅は、貫通孔７６の下面の幅より大きい場合がある。貫通孔７４の上面の幅は、貫通孔７６の下面の幅と概ね同じでも良い。
【００４５】
次に、図１３に示すように、貫通孔７４、７６の内面上にブロック絶縁膜２３を形成し、電荷蓄積膜２２を形成し、トンネル絶縁膜２１を形成する。続いて、カバー層２０ｂ及びボディ２０ａを形成し、コア部６０を形成する。これにより、コア部６０、チャネル２０及びメモリ膜２４を有する柱状部５０が形成される。その後、コア部６０の上部を除去してプラグ部６１を形成する。なお、図１３の積層体１５ｂの最上層の絶縁膜４０は、図１及び図６に示すような絶縁膜４２に相当する。
【００４６】
その後、積層体１５ａに形成されたスリットを介して犠牲膜７０を除去する。犠牲膜７０の除去によって形成された空洞内に電極膜４１を形成する。これにより、犠牲膜７０が電極膜４１に置換され、スリット間に積層体１５が形成される。
【００４７】
図７〜図１３に示す工程では、貫通孔７４において、上面７４ａの幅Ｗ１を測定した結果、上面７４ａの幅Ｗ１が閾値より大きいと判断されることで幅広部分７４ｂの幅Ｗ２が規定値より大きいと判断されている。そして、積層体１５ａの一部と共に、貫通孔７４の幅広部分７４ｂ内に形成された部分を含む犠牲膜７５の一部が除去される。さらに、積層体１５ｂの形成後、メモリホール８０としての貫通孔７４、７６内にチャネル２０等を有する柱状部５０が形成される。このようにして、メモリホール８０内にチャネル２０が位置する半導体記憶装置１が製造される。
【００４８】
次に、本実施形態の効果について説明する。
３次元構造の半導体記憶装置の製造方法において、電極膜の積層数が多い積層体にメモリホールを形成する場合、積層体にメモリホールを直接形成する方法と、積層体の形成、及び、貫通孔の形成を交互に繰り返すことでメモリホールを形成する方法と、が用いられている。前者の方法では、メモリホールの上部の幅が広がった場合に半導体記憶装置の製品仕様外となって生産性が低下する虞がある。一方、後者の方法では、前者の方法と比較して、工程数及び製造コストが増加する虞がある。
【００４９】
本実施形態の半導体記憶装置の製造方法では、貫通孔７４の上面７４ａの幅Ｗ１を測定した結果に基づいて、貫通孔７４の幅広部分７４ｂの幅Ｗ２が規定値以内であると判断した場合、メモリホール８０として貫通孔７４内にチャネル２０を直接形成している。一方、貫通孔７４の上面７４ａの幅Ｗ１を測定した結果に基づいて、貫通孔７４の幅広部分７４ｂの幅Ｗ２が規定値より大きいと判断した場合、貫通孔７４を有する積層体１５ａの一部が除去された後、貫通孔７６を有する積層体１５ｂを形成して、メモリホール８０として貫通孔７４、７６内にチャネル２０を形成している。
【００５０】
したがって、本実施形態では、図３〜図１３に示すように、貫通孔７４の幅広部分７４ｂにおいて、幅Ｗ２が規定値以内である場合と、幅Ｗ２が規定値より大きい場合とで、貫通孔７４を形成した後の工程が異なっている。これにより、貫通孔７４の上部の幅が広がっていない場合には、図３〜図６に示す工程のように、貫通孔７４内にチャネル２０を直接形成するので、工程数及び製造コストを低減させることができる。貫通孔７４の上部の幅が広がっていた場合でも、図７〜図１３に示す工程を用いることができるので、半導体記憶装置の製品仕様外とならずに生産性が向上する。
【００５１】
本実施形態によれば、生産性が向上すると共に製造コストが低減した半導体記憶装置の製造方法を提供する。
【００５２】
本実施形態では、図７〜図１３に示すように、貫通孔７４の幅広部分７４ｂの幅Ｗ２が規定値より大きいと判断した場合、貫通孔７４を有する積層体１５ａの一部が除去された後、貫通孔７６を有する積層体１５ｂを形成している。このような図７〜図１３の工程は複数回繰り返されても良い。つまり、複数の貫通孔を段階的に形成することで積層体１５内にメモリホール８０を形成しても良い。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１…半導体記憶装置、  １０…基板、  １０ａ、４０ａ、４２ａ、７４ａ、７５ａ…上面、  １５、１５ａ、１５ｂ…積層体、  ２０…チャネル、  ２０ａ…ボディ、  ２０ｂ…カバー層、  ２１…トンネル絶縁膜、  ２２…電荷蓄積膜、  ２３…ブロック絶縁膜、  ２４…メモリ膜、  ３０…ビット線、  ３１…コンタクト部、  ４０、４０Ａ、４２、４３…絶縁膜、  ４１…電極膜、  ５０…柱状部、  ６０…コア部、  ６１…プラグ部、  ７０、７５…犠牲膜、  ７１、７２…膜、  ７３…レジスト膜、  ７４、７６…貫通孔、  ７４ｂ…幅広部分、  ７４ｃ…側面、  ８０…メモリホール、  Ｗ１、Ｗ２…幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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