(57)【要約】 【課題】貫通電極と半導体素子との間の接触抵抗を低くすることができる半導体装置を提供する。【解決手段】本実施形態による半導体装置は、半導体素子を有する第１面および該第１面とは反対側にある第２面を有する半導体基板を備える。第１絶縁膜は、半導体基板の第１面上に設けられている。導電体は、第１絶縁膜上に設けられている。金属電極は、第１面と第２面との間に設けられ半導体基板を貫通し導電体に接触する。第２絶縁膜は、金属電極と半導体基板との間に設けられている。第１絶縁膜と第２絶縁膜との境界面は、半導体基板の第１面よりも導電体側にあり、かつ、金属電極の中心部へ近付くにつれて導電体へ接近するように傾斜している。【選択図】図１
2018157110.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を有する第１面および該第１面とは反対側にある第２面を有する半導体基板と、
前記半導体基板の前記第１面上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた導電体と、
前記第１面と前記第２面との間に設けられ前記半導体基板を貫通し前記導電体に接触する金属電極と、
前記金属電極と前記半導体基板との間に設けられた第２絶縁膜とを備え、
前記第１絶縁膜と前記第２絶縁膜との境界面は、前記半導体基板の前記第１面よりも前記導電体側にあり、かつ、前記金属電極の中心部へ近付くにつれて前記導電体へ接近するように傾斜している、半導体装置。
【請求項２】
前記境界面は、前記半導体基板と前記金属電極との間にある、請求項１に記載の半導体装置。
【請求項３】
第１絶縁膜および導電体を有する第１面と該第１面とは反対側にある第２面とを有する半導体基板を、前記第２面からエッチングして前記第２面から前記第１面に達するコンタクトホールを形成し、
前記コンタクトホールの底面から前記第１絶縁膜の一部をエッチングし、
前記コンタクトホールの内側面、該コンタクトホールの底面および前記半導体基板の前記第２面に第２絶縁膜を形成し、
前記コンタクトホールの内側面および前記半導体基板の前記第２面にある前記第２絶縁膜をマスクとして用いて前記コンタクトホールの底面にある前記第２絶縁膜および前記第１絶縁膜をエッチングし、
前記コンタクトホール内に金属電極を形成することによって該金属電極を前記導電体に接触させることを具備した半導体装置の製造方法。
【請求項４】
第１絶縁膜および導電体を有する第１面と該第１面とは反対側にある第２面とを有する半導体基板を、前記第２面からエッチングして前記第２面から前記第１面に達するコンタクトホールを形成し、
前記コンタクトホールの内側面、該コンタクトホールの底面および前記半導体基板の前記第２面に第２絶縁膜を形成し、
前記第２面上にある前記第２絶縁膜上にマスク材を形成し、
前記マスク材および前記第２絶縁膜をマスクとして用いて前記コンタクトホールの底部にある前記第２絶縁膜および前記第１絶縁膜をエッチングし、
前記コンタクトホール内に金属電極を形成することによって該金属電極を前記導電体に接触させることを具備した半導体装置の製造方法。
【請求項５】
半導体素子を有する第１面および該第１面とは反対側にある第２面を有する半導体基板と、
前記半導体基板の前記第１面上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた導電体と、
前記第１面と前記第２面との間に設けられ前記半導体基板を貫通し前記導電体と接触する金属電極と、
前記金属電極と前記半導体基板との間に設けられた第２絶縁膜とを備え、
前記第１面および前記第２面に対して略垂直方向の断面において、前記金属電極の両側にある前記金属電極と前記第１絶縁膜との間の境界面を第１および第２境界面とし、前記金属電極の両側にある前記第２絶縁膜と前記半導体基板との境界面を第３および第４境界面とすると、前記第１境界面と前記第２境界面との間の中心は、前記第３境界面と前記第４境界面との間の中心から第１方向にずれており、
前記断面において、前記金属電極と前記第２絶縁膜との間の境界面のうち前記第１方向側にある境界面は、前記第２面側の端部において屈曲している、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ等の半導体チップは、高機能化や高集積化等の観点から積層される場合がある。積層された複数の半導体チップ間の素子を電気的に接続するために、ＴＳＶ（Through-Silicon Via）と呼ばれる貫通電極が用いられる。ＴＳＶは、基板を貫通して該基板の素子と他の基板の素子とを電気的に接続する。素子の特性に影響を与えないために、ＴＳＶは、寄生抵抗および寄生容量において小さいことが望まれている。
【０００３】
しかし、ＴＳＶ自体は金属で形成されており、低抵抗であるものの、基板に形成されるＴＳＶ用のコンタクトホールのアスペクト比が高い。このため、コンタクトホールの底部におけるＴＳＶと配線との接触面積が小さくなり、ＴＳＶと配線との接触抵抗が高くなるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４７９９５４２号（米国特許第７８０８０６４号）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
貫通電極と半導体素子との間の接触抵抗を低くすることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置は、半導体素子を有する第１面および該第１面とは反対側にある第２面を有する半導体基板を備える。第１絶縁膜は、半導体基板の第１面上に設けられている。導電体は、第１絶縁膜上に設けられている。金属電極は、第１面と第２面との間に設けられ半導体基板を貫通し導電体に接触する。第２絶縁膜は、金属電極と半導体基板との間に設けられている。第１絶縁膜と第２絶縁膜との境界面は、半導体基板の第１面よりも導電体側にあり、かつ、金属電極の中心部へ近付くにつれて導電体へ接近するように傾斜している。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に従った半導体チップの構成例を示す断面図。
【図２】配線構造より第２面側の構造をより詳細に示す断面図。
【図３】境界面が傾斜していない構造を示す断面図。
【図４】第１実施形態による半導体チップの製造方法の一例を示す断面図。
【図５】図４に続く、半導体チップの製造方法を示す断面図。
【図６】図５に続く、半導体チップの製造方法を示す断面図。
【図７】図６に続く、半導体チップの製造方法を示す断面図。
【図８】第２実施形態に従った半導体チップの構成例を示す断面図。
【図９】第２実施形態による半導体チップの製造方法の一例を示す断面図。
【図１０】図９に続く、半導体チップの製造方法の一例を示す断面図。
【図１１】図１０に続く、半導体チップの製造方法の一例を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられた面またはその反対側の面を上面とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【０００９】
（第１実施形態）
図１は、第１実施形態に従った半導体チップの構成例を示す断面図である。半導体チップ１は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only Memory）等を有する半導体チップでよい。図１には、半導体チップ１のＴＳＶおよびその周辺部を示している。
【００１０】
半導体チップ１は、半導体基板１０と、ＳＴＩ（Shallow Trench Isolation）２０と、パッド（バンプ）３０と、ＴＳＶ４０と、スペーサ膜５０と、バンプ６０とを備えている。
【００１１】
半導体基板１０は、例えば、シリコン基板であり、例えば、約３０μｍ以下に薄膜化されている。半導体基板１０は、第１面Ｆ１と第１面Ｆ１の反対側にある第２面Ｆ２とを有する。半導体基板１０の第１面Ｆ１は、半導体素子を形成するアクティブエリアとアクティブエリア間を電気的に分離するＳＴＩ（Shallow Trench Isolation）２０とを有する。アクティブエリアには、メモリセルアレイ、トランジスタ、抵抗素子、キャパシタ素子等の半導体素子（図示せず）が形成されている。ＳＴＩ２０には、例えば、シリコン酸化膜等の絶縁膜が用いられている。ＳＴＩ上２０には、半導体素子は設けられていないが、半導体素子をＴＳＶ４０に電気的に接続するパッド３０や配線構造３５が設けられている。以下、パッド３０および配線構造３５をまとめて導電体３０、３５ともいう。半導体基板１０の第２面Ｆ２には、半導体素子や配線は設けられていないが、ＴＳＶ４０に電気的に接続されるバンプ６０等が設けられている。
【００１２】
第１絶縁膜としてのＳＴＩ２０は、半導体基板１０の第１面Ｆ１上に設けられている。上述の通り、ＳＴＩ２０には、例えば、シリコン酸化膜等の絶縁膜を用いている。
【００１３】
導電体３０、３５は、ＳＴＩ２０上に設けられており、半導体基板１０の第１面Ｆ１上に設けられた半導体素子（例えば、トランジスタ）に電気的に接続されている。パッド３０には、例えば、タングステンやチタン等の低抵抗金属を用いている。配線構造３５には、例えば、ポリシリコン、上記低抵抗金属等を用いている。
【００１４】
金属電極としてのＴＳＶ４０およびバリアメタルＢＭは、半導体基板１０の第１面Ｆ１と第２面Ｆ２との間に設けられ、半導体基板１０を貫通している。さらに、ＴＳＶ４０およびバリアメタルＢＭは、ＳＴＩ２０を貫通し、導電体３０、３５に電気的に接続されている。これにより、ＴＳＶ４０およびバリアメタルＢＭは、第１面Ｆ１側にある導電体３０、３５との電気的な接続を第２面Ｆ２側まで引き延ばしている。ＴＳＶ４０には、例えば、ニッケル等の低抵抗金属を用いている。バリアメタルＢＭは、スペーサ膜５０の側面に設けられている。バリアメタルＢＭには、例えば、Ｔｉ、Ｔａ、Ｒｕまたはその積層膜を用いている。以下、ＴＳＶ４０およびバリアメタルＢＭをまとめて金属電極４０、ＢＭともいう。尚、ＴＳＶ４０を良好にコンタクトホールＣＨ内に埋め込むことが可能な限りにおいて、バリアメタルＢＭは、必ずしも設ける必要はない。
【００１５】
第２絶縁膜としてのスペーサ膜５０は、金属電極４０、ＢＭと半導体基板１０との間に設けられており、金属電極４０、ＢＭと半導体基板１０とを電気的に分離している。また、スペーサ膜５０は、半導体基板１０の第２面Ｆ２上にも設けられている。スペーサ膜５０には、例えば、シリコン酸化膜等の絶縁膜を用いている。
【００１６】
バンプ６０は、半導体基板１０の第２面Ｆ２側においてＴＳＶ４０上に設けられている。バンプ６０には、例えば、スズ、銅等の金属を用いている。
【００１７】
図２は、配線構造３５より第２面Ｆ２側の構造をより詳細に示す断面図である。図２では、理解を容易にするために、ＴＳＶ４０またはバリアメタルＢＭと導電体３０、３５との接続部分を模式的に強調して示している。
【００１８】
ここで、ＳＴＩ２０とスペーサ膜５０との境界面Ｆｂ１は、半導体基板１０の第１面Ｆ１よりも導電体３０、３５側にあり、かつ、ＴＳＶ４０の中心部へ近付くにつれて導電体３０、３５へ接近するように傾斜している。即ち、境界面Ｆｂ１は、半導体基板１０の第１面Ｆ１よりも導電体３０、３５に近く、かつ、ＴＳＶ４０の中心部へ向かって半導体基板１０から離れる方向へ傾斜している。さらに換言すると、境界面Ｆｂ１は、半導体基板１０とＴＳＶ４０との間にあり、ＴＳＶ４０が設けられているコンタクトホールＣＨの中心部（ＴＳＶ４０の中心部）へ向かって次第に導電体３０、３５へ近付く。従って、コンタクトホールＣＨのある領域において、ＳＴＩ２０の厚みがＴＳＶ４０の中心部へ近付につれて薄くなっている。
【００１９】
また、境界面Ｆｂ１の傾斜に伴い、ＴＳＶ４０またはバリアメタルＢＭとスペーサ膜５０またはＳＴＩ２０との間の境界面Ｆｂ２も境界面Ｆｂ１に沿って傾斜している。例えば、境界面Ｆｂ２は、半導体基板１０の第１面Ｆ１の近傍（ＴＳＶ４０の上部）においてやや逆テーパーを有し、あるいは、第１面Ｆ１に対してほぼ垂直の面になっている。境界面Ｆｂ２は、半導体基板１０の第２面Ｆ２の近傍の境界面Ｆｂ１の直上において、ＴＳＶ４０の中心部へ近付いており、ＴＳＶ４０の中心部へ近付くに従って導電体３０、３５へ接近するように傾斜している。さらに、境界面Ｆｂ２は、第１面Ｆ１に対して垂直方向へ近づき、導電体３０、３５まで達している。
【００２０】
このように、本実施形態によれば、半導体基板１０と金属電極４０、ＢＭとの間のスペーサ膜５０の内側面は、第１面Ｆ１と略平行な面をほとんど有さず、第１面Ｆ１に対して略垂直方向に延伸しているか、あるいは、滑らかに傾斜している。
【００２１】
図３は、境界面Ｆｂ１が傾斜していない構造を示す断面図である。もし、図３のように、境界面Ｆｂ１が傾斜しておらず、半導体基板１０の第１面Ｆ１または第２面Ｆ２と略平行（例えば、第２面Ｆ２とほぼ面一）である場合、境界面Ｆｂ２も半導体基板１０の第１面Ｆ１または第２面Ｆ２と略平行になる。この場合、スペーサ膜５０の直下におけるＳＴＩ２０の厚みは、半導体基板１０の下におけるＳＴＩ２０の厚みとほぼ同一となる。従って、コンタクトホールＣＨの底面積が小さくなり、ＴＳＶ４０およびバリアメタルＢＭと導電体３０、３５との間の接触抵抗が高くなる。また、境界面Ｆｂ１が傾斜しておらず、第２面Ｆ２とほぼ面一である場合、図３に示すように、スペーサ膜５０の内側面は段差ＳＴを有することになる。スペーサ膜５０の内側面に段差ＳＴがあると、スペーサ膜５０の内側面に設けられるバリアメタルのカバレッジが悪化し、ＴＳＶ４０の金属材料が充填し難くなる。
【００２２】
これに対し、本実施形態によれば、図２に示すように、半導体基板１０と金属電極４０、ＢＭとの間のスペーサ膜５０の内側面は、第１面Ｆ１と略平行な面をほとんど有さず、第１面Ｆ１に対して略垂直方向に延伸しているか、あるいは、滑らかに傾斜している。これにより、コンタクトホールＣＨの下方の領域において、ＳＴＩ２０の厚みが金属電極４０、ＢＭの中心部へ近付につれて薄くなっている。この場合、スペーサ膜５０およびＳＴＩ２０の膜厚の和がコンタクトホールＣＨの中心部に接近するにつれて薄くなる。よって、コンタクトホールＣＨの底部をエッチングする際に、コンタクトホールＣＨがスペーサ膜５０およびＳＴＩ２０を貫通しやすくなる。従って、短時間のオーバーエッチングであっても、スペーサ膜５０およびＳＴＩ２０に形成されるコンタクトホールＣＨの径が大きくなる。これにより、コンタクトホールＣＨの底面積が比較的大きくなり、金属電極４０、ＢＭと導電体３０、３５との間の接触抵抗が低くなる。また、コンタクトホールＣＨの底部をエッチングする際にオーバーエッチングの時間を短くできるので、コンタクトホールＣＨが配線構造３５を突き抜けてしまうことを抑制することができる。
【００２３】
さらに、半導体基板１０と金属電極４０、ＢＭとの間のスペーサ膜５０の内側面は、第１面Ｆ１に対して略垂直方向に延伸しているか、あるいは、滑らかに傾斜している。これにより、スペーサ膜５０の内側面に段差ＳＴは無く、バリアメタルＢＭのカバレッジが良好になる。従って、ＴＳＶ４０の金属材料の充填も比較的容易になる。
【００２４】
次に、本実施形態による半導体チップ１の製造方法を説明する。
【００２５】
図４〜図７は、第１実施形態による半導体チップの製造方法の一例を示す断面図である。図５〜図７は、ＴＳＶ４０またはバリアメタルＢＭと導電体３０、３５との接続部分の形成方法を理解しやすくするために、図２と同様に模式的な断面図を示している。
【００２６】
以下、半導体チップ１にＴＳＶ４０を形成する方法を主に説明する。
【００２７】
まず、半導体基板１０の第１面Ｆ１上にＳＴＩ２０を形成し、アクティブエリアを決める。半導体基板１０は、例えば、シリコン基板である。ＳＴＩ２０は、例えば、シリコン酸化膜である。次に、アクティブエリアに半導体素子（図示せず）を形成する。半導体素子は、例えば、メモリセルアレイ、トランジスタ、抵抗素子、キャパシタ素子等でよい。半導体素子の形成の際に、ＳＴＩ２０上には、例えば、配線構造３５が形成される。半導体素子および配線構造３５は、絶縁膜３７、３８によって被覆される。次に、パッド３０が配線構造３５に接続されるように形成される。従って、ＳＴＩ２０上には、導電体３０、３５が形成される。
【００２８】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、第１面Ｆ１とは反対側にある半導体基板１０の第２面Ｆ２から半導体基板１０をエッチングする。即ち、フォトレジスト８０をマスクとして用いて、半導体素子の形成されている第１面Ｆ１とは反対側の第２面Ｆ２（裏面）からコンタクトホールＣＨを形成する。これにより、第２面Ｆ２から第１面Ｆ１に達するコンタクトホールＣＨを形成する。ＴＳＶ４０を導電体３０、３５に接続するために、コンタクトホールＣＨは、ＳＴＩ２０の領域のうち、導電体３０、３５が存在する領域に形成される。コンタクトホールＣＨの形成により、ＳＴＩ２０が露出される。
【００２９】
次に、図５に示すように、ＲＩＥ法を用いて、コンタクトホールＣＨの底面にあるＳＴＩ２０の一部をエッチングする。このとき、ＳＴＩ２０の材料（例えば、シリコン酸化膜）のエッチングガスは、半導体基板１０の材料（例えば、シリコン）のエッチングガスと異なる。例えば、シリコンのエッチングガスは、ＳＦ６、ＳｉＦ４、ＣＦ４、Ｃ４Ｆ８、Ａｒ、ＨＢｒ、Ｏ２ガスまたはそれらの混合ガス等である。シリコン酸化膜のエッチングガスは、ＣＦ４、ＣＨＦ３、Ａｒ、Ｏ２ガスまたはそれらの混合ガス等である。このため、ＳＴＩ２０のエッチングは、半導体基板１０のエッチングと異なる工程となる。例えば、半導体基板１０のエッチング後、ＳＴＩ２０のエッチングは、半導体基板１０のエッチングを行った装置とは別の装置で実行してもよい。あるいは、ＳＴＩ２０のエッチングは、半導体基板１０のエッチングと同一装置内で実行してもよいが、エッチングガスを入れ替える必要がある。
【００３０】
エッチングガスのイオンは、コンタクトホールＣＨの底部の中心部よりもその端部において届きにくいため、図５に示すように、コンタクトホールＣＨの底部において、ＳＴＩ２０の中心部の膜厚Ｔ２０ｃは、その端部の膜厚Ｔ２０ｅよりも薄くなる。これにより、コンタクトホールＣＨの底面が椀型に窪む。即ち、コンタクトホールＣＨの底面は、半導体基板１０の第１面Ｆ１よりも導電体３０、３５側に窪んでおり、かつ、コンタクトホールＣＨの中心部へ近付につれて導電体３０、３５へ接近するように傾斜している。従って、ＳＴＩ２０の厚みがコンタクトホールＣＨの中心部へ近付につれて薄くなっている。
【００３１】
フォトレジスト８０の除去後、図６に示すように、ＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法を用いて、コンタクトホールＣＨの内側面、底面および半導体基板１０の第２面Ｆ２上にスペーサ膜５０を形成する。スペーサ膜５０は、コンタクトホールＣＨの内面に沿って形成されるので、コンタクトホールＣＨの底面に形成されたスペーサ膜５０は、コンタクトホールＣＨの椀型に沿って半導体基板１０およびＳＴＩ２０上に良好なカバレッジで形成される。
【００３２】
また、スペーサ膜５０は、コンタクトホールＣＨの底面とほぼ同様に椀型に窪む。即ち、コンタクトホールＣＨの底面のスペーサ膜５０は、コンタクトホールＣＨの中心部へ近付くにつれて導電体３０、３５へ接近するように傾斜する。これに伴い、ＳＴＩ２０とスペーサ膜５０との境界面Ｆｂ１も、半導体基板１０の第１面Ｆ１よりも導電体３０、３５側にあり、かつ、コンタクトホールＣＨの中心部へ近付につれて導電体３０、３５へ接近するように傾斜する。即ち、境界面Ｆｂ１は、半導体基板１０の第１面Ｆ１よりも導電体３０、３５に近く、かつ、ＴＳＶ４０を充填するコンタクトホールＣＨの中心部へ向かって半導体基板１０から離れる方向へ傾斜する。
【００３３】
また、実際には、コンタクトホールＣＨのアスペクト比が比較的高いので、コンタクトホールＣＨの開口部に形成されるスペーサ膜５０は、コンタクトホールＣＨの内部に形成されるスペーサ膜５０よりも厚くなる。従って、図６に示すように、スペーサ膜５０は、コンタクトホールＣＨの開口端において、第１面Ｆ１に対して略平行方向にせり出している。以下、コンタクトホールＣＨの開口端において、スペーサ膜５０がせり出した部分を、オーバーハング部分ＯＨともいう。このような、スペーサ膜５０のオーバーハング部分ＯＨは、コンタクトホールＣＨの開口径をコンタクトホールＣＨの中間部分の径よりも幾分狭くする。図６に示すように、スペーサ膜５０のオーバーハング部分ＯＨのコンタクトホールＣＨの開口径をΦ１とし、コンタクトホールＣＨの中間部分の径をΦ２とすると、Φ１＜Φ２となる。
【００３４】
次に、図７に示すように、コンタクトホールＣＨの内側面および半導体基板１０の第２面Ｆ２上にあるスペーサ膜５０をマスクとして用いて、コンタクトホールＣＨの底部のスペーサ膜５０およびＳＴＩ２０をＲＩＥ法でエッチングする。これにより、コンタクトホールＣＨがスペーサ膜５０およびＳＴＩ２０を貫通し、ＳＴＩ２０の下にある導電体３０、３５まで達する。即ち、コンタクトホールＣＨは、ＳＴＩ２０の下の導電体３０、３５まで延長される。このとき、上述の通り、スペーサ膜５０のオーバーハング部分ＯＨによって、コンタクトホールＣＨの開口径Φ１がコンタクトホールＣＨの中間部分の径Φ２よりも狭くなっている。コンタクトホールＣＨの底部のスペーサ膜５０およびＳＴＩ２０は、スペーサ膜５０のオーバーハング部分ＯＨをマスクとしてエッチングされる。このため、スペーサ膜５０およびＳＴＩ２０に形成される下部のコンタクトホールＣＨの径はほぼΦ１となる。
【００３５】
一方、コンタクトホールＣＨの底面は椀型に窪み、ＳＴＩ２０およびスペーサ膜５０の中心部の膜厚の和Ｔｔｌｃは、それらの端部の膜厚の和Ｔｔｌｅよりも薄くなっている。従って、スペーサ膜５０およびＳＴＩ２０は貫通しやすくなっており、短時間のオーバーエッチングであっても、スペーサ膜５０およびＳＴＩ２０に形成されるコンタクトホールＣＨの径Φｃを、比較的大きくすることができる。これにより、次に形成されるＴＳＶ４０と導電体３０、３５との間の接触抵抗が低くなる。また、オーバーエッチングを短時間にすることができるので、コンタクトホールＣＨが配線構造３５を突き抜けてしまうことを抑制することができる。さらに、コンタクトホールＣＨの底面が椀型に窪んでいることによって、コンタクトホールＣＨの内側面は、第１面Ｆ１と略平行な面をほとんど有さず、第１面Ｆ１に対して略垂直方向に延伸しているか、あるいは、滑らかに傾斜している。即ち、コンタクトホールＣＨの内側面は、ほとんど段差のない、滑らかな傾斜面となっている。従って、次に説明するバリアメタルＢＭおよびＴＳＶ４０のカバレッジが良好になる。
【００３６】
次に、図２に示すように、コンタクトホールＣＨ内にバリアメタルＢＭを形成し、ＴＳＶ４０の金属材料を堆積する。これにより、コンタクトホールＣＨ内に金属電極４０、ＢＭを形成する。バリアメタルＢＭには、例えば、Ｔｉ、Ｔａ、Ｒｕまたはその積層膜を用いる。ＴＳＶ４０には、例えば、ニッケル等の金属材料を用いる。これにより、金属電極４０、ＢＭを導電体３０、３５に接続させることができ、第２面Ｆ２側へ引き出すことができる。このとき、上述の通り、コンタクトホールＣＨの内側面は、ほとんど段差のない、滑らかな傾斜面となっている。これにより、バリアメタルＢＭおよびＴＳＶ４０の金属材料のカバレッジが良好になる。
【００３７】
次に、リソグラフィ技術およびＲＩＥ法を用いて、ＴＳＶ４０およびバリアメタルＢＭを加工する。これにより、第２面Ｆ２（フィールド）上にあるＴＳＶ４０およびバリアメタルＢＭの材料を除去する。
【００３８】
次に、図２に示すように、めっき法等を用いて、ＴＳＶ４０上にバンプ６０が形成される。バンプ６０には、例えば、スズ等を用いている。これにより、本実施形態による半導体チップ１が完成する。尚、その後、半導体チップ１は、他の半導体チップと積層され、ＴＳＶ４０およびバンプ６０等を介して、他の半導体チップと電気的に接続され得る。
【００３９】
このように、本実施形態によれば、半導体基板１０をエッチングした後、スペーサ膜５０を形成する前に、コンタクトホールＣＨの底部のＳＴＩ２０の上部をエッチングしている。これにより、コンタクトホールＣＨの底部が椀型に窪み、スペーサ膜５０のカバレッジが良好になる。さらに、スペーサ膜５０もコンタクトホールＣＨの底面とほぼ同様に椀型に窪む。これにより、ＳＴＩ２０およびスペーサ膜５０の厚みがコンタクトホールＣＨまたはＴＳＶ４０の中心部へ近付につれて薄くなっているので、コンタクトホールＣＨの底部をエッチングする際に、コンタクトホールＣＨがスペーサ膜５０およびＳＴＩ２０を貫通しやすくなる。従って、スペーサ膜５０およびＳＴＩ２０に形成されるコンタクトホールＣＨの径が比較的大きくなり、金属電極４０、ＢＭと導電体３０、３５との間の接触抵抗が低くなる。また、オーバーエッチングを短くできるので、コンタクトホールＣＨが配線構造３５を突き抜けてしまうことを抑制することができる。さらに、スペーサ膜５０の内側面に段差ＳＴが無いので、バリアメタルＢＭやＴＳＶ４０の金属材料のカバレッジが良好になる。
【００４０】
（第２実施形態）
図８は、第２実施形態に従った半導体チップの構成例を示す断面図である。第２実施形態の半導体チップ１は、ＴＳＶ４０やスペーサ膜５０等の形状において第１実施形態のそれと異なる。第２実施形態の他の構成は、第１実施形態の対応する構成と同様でよい。尚、図８も、図２と同様に、理解を容易にするために、ＴＳＶ４０またはバリアメタルＢＭと導電体３０、３５との接続部分を模式的に強調して示している。
【００４１】
第２実施形態による半導体チップ１では、半導体基板１０の第１面Ｆ１および第２面Ｆ２に対して略垂直方向の断面において、金属電極４０、ＢＭの両側にある金属電極４０、ＢＭとＳＴＩ２０との間の境界面を第１境界面Ｆｂ１１および第２境界面Ｆｂ１２とし、金属電極４０、ＢＭの両側にあるスペーサ膜５０と半導体基板１０との境界面を第３境界面Ｆｂ１３および第４境界面Ｆｂ１４とする。このとき、第１境界面Ｆｂ１１と第２境界面Ｆｂ１２との間の中心Ｃ１１＿１２は、第３境界面Ｆｂ１３と第４境界面Ｆｂ１４との間の中心Ｃ１３＿１４から第１方向Ｄ１にずれている。
【００４２】
また、半導体基板１０の第２面Ｆ２側にある金属電極４０、ＢＭとスペーサ膜５０との間の境界面のうち第１方向Ｄ１にある境界面は、第２面Ｆ２側の端部Ｅ２１において屈曲している（丸められている）。即ち、スペーサ膜５０の上面Ｆ５０ｔ１と側面Ｆ５０ｓ１との間の端部Ｅ２１は、面取りされるように削られており、該上面Ｆ５０ｔ１および側面Ｆ５０ｓ１の両方に対して傾斜している。一方、金属電極４０、ＢＭとスペーサ膜５０との間の境界面のうち第１方向Ｄ１とは反方向にある境界面は、第２面Ｆ２側の端部Ｅ２２において屈曲していない。即ち、スペーサ膜５０の上面Ｆ５０ｔ２と側面Ｆ５０ｓ２との間の端部Ｅ２２は、面取りされておらず、該上面Ｆ５０ｔ２または側面Ｆ５０ｓ２のいずれかにほぼ面一となっている。
【００４３】
このように、第１境界面Ｆｂ１１と第２境界面Ｆｂ１２との間の中心Ｃ１１＿１２のずれている方向Ｄ１は、ＴＳＶ４０の中心から見て、屈曲している境界面Ｆｂ２１が設けられている方向とほぼ同一方向となる。このような構造は、以下のような半導体チップ１の製造方法によって形成される。
【００４４】
図９〜図１１は、第２実施形態による半導体チップの製造方法の一例を示す断面図である。以下、半導体チップ１にＴＳＶ４０を形成する方法を主に説明する。
【００４５】
コンタクトホールＣＨの形成までの工程は、第１実施形態のそれと同様でよい。尚、第２実施形態では、この段階でコンタクトホールＣＨの底面にあるＳＴＩ２０のエッチングは実行しない。従って、コンタクトホールＣＨの底面は、第１または第２面Ｆ１、Ｆ２と略平行状態である。
【００４６】
次に、図９に示すように、ＣＶＤ法またはＡＬＤ法を用いて、コンタクトホールＣＨの内側面、該コンタクトホールＣＨの底面および半導体基板１０の第２面Ｆ２にスペーサ膜５０を形成する。このとき、コンタクトホールＣＨのアスペクト比が比較的高いので、スペーサ膜５０は、コンタクトホールＣＨの開口端において、オーバーハング部分ＯＨを有する。尚、後述するように、レジスト膜７０を第２面Ｆ２上のスペーサ膜５０上に形成する。これにより、第２面Ｆ２上のスペーサ膜５０の膜厚がレジスト膜７０の分だけ嵩上げされ、スペーサ膜５０およびレジスト膜７０からなるマスク材の膜厚が充分に厚くなる。よって、スペーサ膜５０は、マスク材としての機能を考慮して過剰に厚く形成する必要が無く、比較的薄くてよい。スペーサ膜５０の膜厚を薄くすることによって、スペーサ膜５０のオーバーハング部分ＯＨが小さくなる。これにより、コンタクトホールＣＨの開口径Φ１を比較的大きくすることができる。よって、結果的に、金属電極４０、ＢＭと導電体３０、３５との接触面積が大きくなり、接触抵抗が小さくなる。
【００４７】
次に、図１０に示すように、リソグラフィ技術を用いて、半導体基板１０の第２面Ｆ２上にあるスペーサ膜５０上にマスク材の一部としてレジスト膜７０を形成する。レジスト膜７０を半導体基板１０の第２面Ｆ２上に塗布したときに、レジスト膜７０は、コンタクトホールＣＨ内に入り込んでもよく、入り込まなくてもよい。レジスト膜７０の露光および現像よって、コンタクトホールＣＨ上にあるレジスト膜７０が除去され、その他のレジスト膜７０が残置される。これにより、図１０に示すようにレジスト膜７０の開口部ＯＰ７０は、コンタクトホールＣＨの開口部ＯＰｃｈとほぼ対応するように形成される。
【００４８】
しかし、レジスト膜７０の開口部ＯＰ７０の中心Ｃ７０は、コンタクトホールＣＨの開口部の中心Ｃｃｈ１と一致することはない。このため、図１０に示すように、第２面Ｆ２の上方から見たときに、スペーサ膜５０の一方の端部Ｅ２２は、レジスト膜７０でマスクされるが、他方の端部Ｅ２１は、レジスト膜７０から露出される。例えば、レジスト膜７０のＤ１方向の端部Ｅ７０＿１は、スペーサ膜５０のＤ１方向の端部Ｅ２１よりもＤ１方向に引っ込んでいる。一方、レジスト膜７０のＤ１方向とは反対方向の端部Ｅ７０＿２は、スペーサ膜５０のＤ１方向とは反対方向の端部Ｅ２２よりもＤ１方向に突出している。端部Ｅ２１またはレジスト膜７０の端部Ｅ７０＿２の突出量は、例えば、約１μｍである。第２面Ｆ２の上方から見たときに、レジスト膜７０の端部Ｅ７０＿１は、スペーサ膜５０の端部Ｅ２１と半導体基板１０の端部Ｅ１１との間に位置することが好ましい。これにより、スペーサ膜５０の端部Ｅ２１が過剰にエッチングされることを抑制し、半導体基板１０と金属電極４０、ＢＭとが電気的に短絡してしまうことを抑制することができる。さらに好ましくは、端部Ｅ７０＿１は、スペーサ膜５０の端部Ｅ２１と半導体基板１０の端部Ｅ１１との間の中間位置よりも端部Ｅ２１に近い。これにより、半導体基板１０と金属電極４０、ＢＭとの電気的な短絡をより確実に抑制することができる。
【００４９】
また、上述の通り、第２面Ｆ２上のスペーサ膜５０の上にレジスト膜７０を形成すると、スペーサ膜５０の膜厚を薄くすることができる。よって、スペーサ膜５０のオーバーハング部分ＯＨを小さくすることができる。これは、金属電極４０、ＢＭと導電体３０、３５との接触面積の拡大に繋がる。
【００５０】
次に、図１１に示すように、レジスト膜７０およびスペーサ膜５０をマスクとして用いて、コンタクトホールＣＨの底部にあるスペーサ膜５０およびＳＴＩ２０をＲＩＥ法でエッチングする。このとき、スペーサ膜５０の端部Ｅ２２は、レジスト膜７０でマスクされているので、エッチングされない。従って、端部Ｅ２２は、９０度かあるいはそれよりも鋭角のままとなっている。一方、スペーサ膜５０の端部Ｅ２１は、レジスト膜７０から露出されるので、エッチングされる。これにより、スペーサ膜５０の端部Ｅ２１は、面取りされるように削られ、丸められる。スペーサ膜５０の端部Ｅ２１は、該上面Ｆ５０ｔ１および側面Ｆ５０ｓ１の両方に対して傾斜する。
【００５１】
また、コンタクトホールＣＨの底部において、スペーサ膜５０およびＳＴＩ２０は、Ｄ１方向にずれたレジスト膜７０またはスペーサ膜５０をマスクとしてエッチングされる。従って、スペーサ膜５０およびＳＴＩ２０に形成される下部のコンタクトホールＣＨの中心Ｃｃｈ２は、半導体基板１０に形成された上部のコンタクトホールＣＨの中心Ｃｃｈ１からＤ１方向へずれる。このズレ量は、コンタクトホールＣＨの開口部の中心Ｃｃｈ１に対するレジスト膜７０の開口部の中心Ｃ７０のズレ量とほぼ同一となる。このように、第１境界面Ｆｂ１１と第２境界面Ｆｂ１２との間の中心は、第３境界面Ｆｂ１３と第４境界面Ｆｂ１４との間の中心から第１方向Ｄ１にずれる。
【００５２】
次に、第１実施形態で説明したように、バリアメタルＢＭ、ＴＳＶ４０およびバンプ６０を形成する。これにより、図８に示す第２実施形態による半導体チップ１が完成する。
【００５３】
第２実施形態に従った製造方法によれば、スペーサ膜５０を形成した後、レジスト膜７０を第２面Ｆ２上に形成する。これにより、スペーサ膜５０およびレジスト膜７０からなるマスク材の膜厚が第２面Ｆ２上において充分に厚くなり、スペーサ膜５０の膜厚を薄くすることができる。スペーサ膜５０の膜厚を薄くすることによって、オーバーハング部分ＯＨを小さくし、コンタクトホールＣＨの開口径Φ１が大きくなる。これにより、金属電極４０、ＢＭと導電体３０、３５との接触面積が増大し、それらの接触抵抗が低減され得る。また、オーバーハング部分ＯＨを小さくすることによって、スペーサ膜５０の逆テーパー形状が緩和されるので、バリアメタルＢＭやＴＳＶ４０の金属材料のカバレッジが良好になる。
【００５４】
第２実施形態は、第１実施形態と組み合わせてもよい。これにより、金属電極４０、ＢＭと導電体３０、３５との接触面積がさらに増大され、かつ、バリアメタルＢＭやＴＳＶ４０の金属材料のカバレッジがさらに良好になる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５６】
１  半導体チップ、１０  半導体基板、２０  ＳＴＩ、３０  パッド、３５  配線構造、ＢＭ  バリアメタル、４０  ＴＳＶ、５０  スペーサ膜、６０  バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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