(57)【要約】【課題】低消費電力化したデューティ補正を行えるようにする。【解決手段】入力されたクロックを所定のスルーレートに変換する変換部と、変換部からの出力からＤＣ成分を除去するＤＣ成分除去部と、ＤＣ成分除去部からの出力にＤＣ成分を付加するＤＣ成分付加部と、ＤＣ成分付加部からの出力からＤＣ成分を抽出するＤＣ成分抽出部とを備え、ＤＣ成分抽出部は、内部に第１のスイッチを備え、ＤＣ成分付加部とＤＣ成分除去部との間には、第２のスイッチが備えられ、第１のスイッチと第２のスイッチは、クロックが停止されているときにオフにされる。本技術は、撮像素子に含まれるクロック信号を補正する補正装置に適用できる。【選択図】図６
2018032942.tif 000002
【特許請求の範囲】
【請求項１】
入力されたクロックを所定のスルーレートに変換する変換部と、
前記変換部からの出力からＤＣ成分を除去するＤＣ成分除去部と、
前記ＤＣ成分除去部からの出力にＤＣ成分を付加するＤＣ成分付加部と、
前記ＤＣ成分付加部からの出力からＤＣ成分を抽出するＤＣ成分抽出部と
を備え、
前記ＤＣ成分抽出部は、内部に第１のスイッチを備え、
前記ＤＣ成分付加部と前記ＤＣ成分除去部との間には、第２のスイッチが備えられ、
前記第１のスイッチと前記第２のスイッチは、前記クロックが停止されているときにオフにされる
補正装置。
【請求項２】
前記ＤＣ成分除去部、前記ＤＣ成分付加部、および前記ＤＣ成分抽出部で、負帰還ループが構成されている
請求項１に記載の補正装置。
【請求項３】
前記ＤＣ成分抽出部は、容量と抵抗を有し、
前記第１のスイッチは、前記容量と前記抵抗との間に設けられている
請求項１に記載の補正装置。
【請求項４】
前記ＤＣ成分抽出部は、容量と抵抗を有し、
前記第１のスイッチは、前記抵抗と前記ＤＣ成分除去部との間に設けられている
請求項１に記載の補正装置。
【請求項５】
前記ＤＣ成分付加部は、オペアンプで構成され、
前記オペアンプの負側入力は、前記第１のスイッチの一端に接続され、正側入力は、基準電圧の半分の電圧の電圧源に接続され
前記オペアンプの出力側は、前記第２のスイッチを介して前記ＤＣ成分除去部に接続されている
請求項１に記載の補正装置。
【請求項６】
前記オペアンプの出力側は、前記第２のスイッチを介して位相補償容量にも接続されている
請求項５に記載の補正装置。
【請求項７】
前記ＤＣ成分抽出部は、容量と抵抗を有し、
前記ＤＣ成分付加部は、オペアンプで構成され、
前記第１のスイッチの一端は、前記抵抗に接続され、他端は、前記オペアンプの負側入力に接続され、
前記オペアンプの負側入力と出力側との間に、前記容量が設けられている
請求項１に記載の補正装置。
【請求項８】
前記オペアンプの負側入力と正側入力との間に、第３のスイッチをさらに備え、
前記第３のスイッチは、前記クロックが停止されているときにオンにされる
請求項７に記載の補正装置。
【請求項９】
入力されたクロックを所定のスルーレートに変換する変換部と、
前記ＤＣ成分付加部からの出力からＤＣ成分を抽出するＤＣ成分抽出部と、
前記変換部を制御する制御部と
を備え、
前記変換部は、PMOS側とNMOS側の各ドライブ能力を電圧制御可能なインバータを備え、
前記制御部は、前記インバータの前記ドライブ能力を制御し、
前記ＤＣ成分抽出部は、内部に第１のスイッチを備え、
前記インバータのドライブ能力の制御入力側と前記制御部の出力側との間には、第２のスイッチが備えられ、
前記第１のスイッチと前記第２のスイッチは、前記クロックが停止されているときにオフにされる
補正装置。
【請求項１０】
前記制御部は、所定のディーティ比となるように、前記インバータのドライブ能力を電圧制御する
請求項９に記載の補正装置。
【請求項１１】
前記変換部、前記ＤＣ成分抽出部、および前記制御部で、負帰還ループが構成されている
請求項９に記載の補正装置。
【請求項１２】
前記ＤＣ成分抽出部は、容量と抵抗を有し、
前記第１のスイッチは、前記容量と前記抵抗との間に設けられている
請求項９に記載の補正装置。
【請求項１３】
前記ＤＣ成分抽出部は、容量と抵抗を有し、
前記第１のスイッチは、前記抵抗と前記変換部との間に設けられている
請求項９に記載の補正装置。
【請求項１４】
前記制御部は、オペアンプで構成され、
前記オペアンプの負側入力は、前記第２のスイッチの一端に接続され、正側入力は、基準電圧の半分の電圧の電圧源に接続され
前記オペアンプの出力側は、前記第２のスイッチを介して前記インバータの入力側、前記PMOSのゲート、および前記NMOSのゲートに接続されている
請求項９に記載の補正装置。
【請求項１５】
前記オペアンプの出力側は、前記第２のスイッチを介して位相補償容量にも接続されている
請求項１４に記載の補正装置。
【請求項１６】
前記ＤＣ成分抽出部は、容量と抵抗を有し、
前記ＤＣ成分付加部は、オペアンプで構成され、
前記第１のスイッチの一端は、前記抵抗に接続され、他端は、前記オペアンプの負側入力に接続され、
前記オペアンプの負側入力と出力側との間に、前記容量が設けられている
請求項９に記載の補正装置。
【請求項１７】
前記オペアンプの負側入力と正側入力との間に、第３のスイッチをさらに備え、
前記第３のスイッチは、前記クロックが停止されているときにオンにされる
請求項１６に記載の補正装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は補正装置に関し、例えば、クロック信号のデューティ比を補正する補正装置に関する。
【背景技術】
【０００２】
映像信号を生成する撮像素子として、CMOS（Complementary Metal Oxide Semiconductor）型のイメージセンサが知られている。近年では、高精細かつ高フレームレートの映像信号を生成するために、撮像素子のカウンタにＤＤＲ（Double Data Rate）が用いられている。
【０００３】
ＤＤＲのカウンタは、入力されるクロック信号の立ち上がり／立ち下がりの両タイミングでデータのやりとりを行うものであり、ここでは、クロック信号ＣＬＫ１の立ち上がり／立ち下がりの両タイミングで、カウント処理を行う。カウンタは、２つのラッチを備え、第１のラッチは、クロック信号ＣＬＫ１の立ち上がりをトリガーにデータをラッチする。第２のラッチは、クロック信号ＣＬＫ１の立ち下がりをトリガーにデータをラッチする。
【０００４】
第２のラッチがデータをラッチするトリガーは、クロック信号ＣＬＫ１の半周期であることが望ましく、換言するとクロック信号ＣＬＫ１のデューティ比が５０％であることが望ましい。
【０００５】
しかしながら、撮像素子において、当該撮像素子を構成するトランジスタの品質、あるいは当該撮像素子を動作させるための動作電圧により、クロック信号ＣＬＫ０のデューティ比が５０％であったとしても、カウンタに供給されるクロック信号ＣＬＫ１のデューティ比は、常に５０％を保っているとは限らない。
【０００６】
特許文献１では、デューティ補正回路を設け、クロック伝送経路によるデューティ崩れを補正することが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０-２８３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記したように、トランジスタの品質や動作電圧により、カウンタに供給されるクロック信号ＣＬＫ１のデューティ比は、常に所望の値を保っていることは保証されていないため、例えば、特許文献１に記載の技術を適用し、デューティ比を補正することが提案されている。
【０００９】
特許文献１では、デューティ補正量を、平滑化フィルタを通してクロック波形を取得することが提案されている。特許文献１によると、デューティ補正量を得るまでに平滑化フィルタの時定数分の時間が必要となる。デューティ補正量を正しく得るためには、平滑化フィルタの時定数を大きくする必要がある。このように、補正量の精度と時定数はトレードオフの関係にある。
【００１０】
また、デューティ補正は、負帰還ループを用いて行われ、その補正量は、入力クロックが連続的に入力されることが前提となっている。仮に入力クロックが不連続に入力され、クロックが止まる期間が存在すると、デューティ補正量を維持することができず、意図しない状態へと負帰還ループが陥ってしまう可能性がある。
【００１１】
本技術は、このような状況に鑑みてなされたものであり、クロックが停止される期間がある場合でも、デューティ補正が精度良く行える状態を維持することができるようにするものである。
【課題を解決するための手段】
【００１２】
本技術の一側面の第１の補正装置は、入力されたクロックを所定のスルーレートに変換する変換部と、前記変換部からの出力からＤＣ成分を除去するＤＣ成分除去部と、前記ＤＣ成分除去部からの出力にＤＣ成分を付加するＤＣ成分付加部と、前記ＤＣ成分付加部からの出力からＤＣ成分を抽出するＤＣ成分抽出部とを備え、前記ＤＣ成分抽出部は、内部に第１のスイッチを備え、前記ＤＣ成分付加部と前記ＤＣ成分除去部との間には、第２のスイッチが備えられ、前記第１のスイッチと前記第２のスイッチは、前記クロックが停止されているときにオフにされる。
【００１３】
本技術の一側面の第２の補正装置は、入力されたクロックを所定のスルーレートに変換する変換部と、前記ＤＣ成分付加部からの出力からＤＣ成分を抽出するＤＣ成分抽出部と、前記変換部を制御する制御部とを備え、前記変換部は、PMOS側とNMOS側の各ドライブ能力を電圧制御可能なインバータを備え、前記制御部は、前記インバータの前記ドライブ能力を制御し、前記ＤＣ成分抽出部は、内部に第１のスイッチを備え、前記インバータのドライブ能力の制御入力側と前記制御部の出力側との間には、第２のスイッチが備えられ、前記第１のスイッチと前記第２のスイッチは、前記クロックが停止されているときにオフにされる。
【００１４】
本技術の一側面の第１の補正装置においては、入力されたクロックが所定のスルーレートに変換され、ＤＣ成分が除去され、ＤＣ成分が付加され、ＤＣ成分が抽出される。また第１のスイッチと第２のスイッチが備えられ、第１のスイッチと第２のスイッチは、クロックが停止されているときにオフにされる。このような構成および動作が行われることで、入力されたクロックのディーティ比を補正することができる
【００１５】
本技術の一側面の第２の補正装置は、入力されたクロックが所定のスルーレートに変換され、ＤＣ成分が抽出され、前記スルーレートが制御される。スルーレートを変換する変換部は、PMOS側とNMOS側の各ドライブ能力を電圧制御可能なインバータを備え、前記変換部を制御する制御部は、インバータのドライブ能力を制御する。また第１のスイッチと第２のスイッチが備えられ、第１のスイッチと第２のスイッチは、クロックが停止されているときにオフにされる。このような構成および動作が行われることで、入力されたクロックのディーティ比を補正することができる
【発明の効果】
【００１６】
本技術の一側面によれば、クロックが停止される期間がある場合でも、デューティ補正が精度良く行える状態を維持することができる。
【００１７】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１８】
【図１】本技術を適用した撮像素子の一実施の形態の構成を示す図である。
【図２】デューティ補正回路を含む構成例を示す図である。
【図３】デューティ補正回路の第１の構成を示す図である。
【図４】デューティ補正回路の動作について説明するための図である。
【図５】CDSの動作について説明するための図である。
【図６】デューティ補正回路の第２の構成を示す図である。
【図７】デューティ補正回路の他の第２の構成を示す図である。
【図８】デューティ補正回路の第３の構成を示す図である。
【図９】デューティ補正回路の第４の構成を示す図である。
【図１０】デューティ補正回路の動作について説明するための図である。
【図１１】デューティ補正回路の他の第４の構成を示す図である。
【発明を実施するための形態】
【００１９】
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
【００２０】
＜撮像素子の構成＞
図１は、本技術を適用した撮像素子の一実施の形態の構成を示す図である。図１に示した撮像素子１０１は、画素１１３が縦ｍ列横ｎ行のマトリクス状に配置されてなる画素アレイ部１０２と、行走査回路１０３と、列走査回路１０４と、クロック生成部１０５と、タイミング制御回路１０６と、カウンタ１０７とを有する。
【００２１】
また撮像素子１０１は、画素アレイ部１０２の各列に対応して設けられたＡＤＣ（Analog Digital Converter）１０８−０乃至ＡＤＣ１０８−ｍと、ＡＤＣ１０８−０乃至ＡＤＣ１０８−ｍにＡ／Ｄ変換用の参照電圧ＲＡＭＰを供給する参照信号生成部１０９とを備える。ＡＤＣ１０８−０乃至ＡＤＣ１０８−ｍのそれぞれは、比較器（ＲＥＦ）１１０−０乃至比較器１１０−ｍと、ラッチ部１１１−０乃至ラッチ部１１１−ｍとを備える。
【００２２】
図１においては、ラッチ部１１１−０乃至ラッチ部１１１−ｍを１行のみ図示してあるが、実際にはこれらが出力ビット分列方向に並んで配置されているものとする。従って、センスアンプ１１２も、これらに対応して複数配置されている。
【００２３】
なお、以下の説明において、ＡＤＣ１０８−０乃至ＡＤＣ１０８−ｍをそれぞれ個別に区別する必要がない場合は、単にＡＤＣ１０８と称し、比較器１１０−０乃至比較器１１０−ｍを個別に区別する必要がない場合は比較器１１０と称す。さらに、ラッチ部１１１−０乃至ラッチ部１１１−ｍを個別に区別する必要がない場合は、ラッチ部１１１と称する。
【００２４】
クロック生成部１０５は、所定のデューティ比のクロック信号ＣＬＫを生成するものである。デューティ比とは、クロック信号の１周期に占めるハイ幅（以下「Ｈ幅」という」）期間の割合のことで、（Ｈ幅／クロック信号ＣＬＫの周期）×１００で計算される。以下、クロック信号のロー幅は、Ｌ幅と記載する。
【００２５】
タイミング制御回路１０６は、クロック生成部１０５から入力されたクロック信号ＣＬＫを基に内部クロックを生成して、行走査回路１０３、列走査回路１０４、ＡＤＣ１０８−０乃至ＡＤＣ１０８−ｍ、参照信号生成部１０９、カウンタ１０７などに出力する。
【００２６】
さらに、タイミング制御回路は、当該タイミング制御回路１０６を構成する各ブロックを介してカウンタ１０７に出力されるクロック信号に基づいて、クロック生成部１０５から入力されるクロック信号ＣＬＫのデューティ比を調整する。なお、このタイミング制御回路１０６からカウンタ１０７へ出力されるクロック信号を以下では、クロック信号ＣＬＫＤと呼ぶ。
【００２７】
カウンタ１０７は、ＤＤＲ（Double Data Rate）であり、入力されるクロック信号ＣＬＫＤの立ち上がり／立ち下がりの両タイミングでデータのやりとりを行うものである。ここでは、カウンタ１０７は、クロック信号ＣＬＫＤの立ち上がり／立ち下がりの両タイミングで、カウント処理を行い、カウント出力ＣＫ１，ＣＫ２，…，ＣＫｎを、クロック信号ＣＬＫＤとともにＡＤＣ１０８の各ラッチ部１１１に供給するものである。
【００２８】
画素アレイ部１０２内の各画素１１３は、行選択線Ｈｉと列信号線Ｖｊ（ｉ，ｊはともに自然数）とに接続されている。行走査回路１０３は、行選択線Ｈ０乃至Ｈｎの中から画素値の読み出しを行いたい行選択線Ｈｉを選択する。列走査回路１０４は、行走査回路１０３によって選択された行選択線Ｈｉにおける、画素値を読み出したい列信号線Ｖｊを選択する。
【００２９】
ＡＤＣ１０８は、比較器１１０とラッチ部１１１から構成され、ｎビットＡＤ変換機能を有している。ＡＤＣ１０８の比較器１１０は、参照信号生成部１０９から入力される参照電圧ＲＡＭＰと、列信号線Ｖｊを通して伝送される画素１１３の出力値とを比較し、参照電圧ＲＡＭＰと画素１１３の出力値との大きさが一致した時点で、出力信号の位相を反転させて出力する。
【００３０】
ＡＤＣ１０８のラッチ部１１１は、内部に独立した記憶領域として、それぞれｎビットの第１のラッチと第２のラッチとを有している。ＡＤＣ１０８のラッチ部１１１はカウンタ１０７からの出力を利用して、比較器１１０の出力が変化するまでの間継続してクロック数をカウントし、比較器１１０の出力が変化した時点で、比較期間に応じたデジタルのカウント値を第１のラッチまたは第２のラッチに保持する。ラッチ部１１１で保持されたカウント値は、列走査回路１０４により走査され、２相のバス線Ｂ１およびＢ２に順次引き出されて差電圧とされる。
【００３１】
センスアンプ１１２は、バス線Ｂ１とバスＢ２を通して入力された差電圧を増幅して出力するものである。
【００３２】
＜デューティ補正回路を含む回路構成＞
本技術によれば、撮像素子１０１が備えるカウンタ１０７に入力されるクロック信号のデューティ比を適切な値に調整できる。これにより、例えば、カウンタ１０７を代表とするＤＤＲで動作する回路の動作マージンが確保できるようになる。
【００３３】
従って、外的要因（温度、電圧変化等）、経年劣化等によって撮像素子１０１の特性が変化した場合にも撮像素子１０１に最適な駆動条件を得ることが可能になる。図２に、デューティ比を適切な値に調整できる構成について説明する。
【００３４】
図２は、デューティ比を適切な値に調整するデューティ補正回路を含む撮像素子１０１内の一部の構成を示す図である。図２に示した構成は、クロック生成部１０５から出力されたクロック信号ＣＬＫが、途中でリピータを経た後にカウンタ１０７のクロックとして用いられる構成を示している。
【００３５】
クロック生成部１０５からカウンタ１０７までの伝送は、クロック周波数を極力下げて伝送するために、カウンタ１０７は、クロックの立ち上がりと立ち下がりの両エッジを使ってカウントするダブルデータレートタイプ（ＤＤＲ）が採用されている。
【００３６】
クロック信号のデューティ比は、５０％となっていることが好ましく、デューティ比が５０％から外れると、カウンタ１０７における誤カウントの原因となってしまう。しかしながらクロック生成部１０５からカウンタ１０７までのチップ内配線距離が長い場合など、途中にCMOSインバータ（図２では、インバータ２０２−１乃至２０２−３）によるリピータを挟むなどすることで、インバータを構成するPMOSとNMOSの製造ばらつきによる能力差などによってクロックを伝送するに従いデューティ比が崩れてしまう可能性があった。
【００３７】
デューティ補正回路２０１は、そのようなデューティ比が崩れた場合にデューティ比が正しいクロックに補正する回路である。
【００３８】
＜第１のデューティ補正回路の構成＞
図３に、デューティ補正回路２０１の構成を示す。図３に示したデューティ補正回路２０１は、第１のデューティ補正回路とし、デューティ補正回路２０１ａと記述する。
【００３９】
図３に示したデューティ補正回路２０１ａは、インバータ３０１、ＨＰＦ（High Pass Filter）３０２、ＬＰＦ（Low Pass Filter）３０３、オペアンプ３０４、基準電圧源３０５、インバータ３０６乃至３０８、および位相補償容量３０９を備える。デューティ補正回路２０１ａにおいては、ＨＰＦ３０２、ＬＰＦ３０３、およびオペアンプ３０４で負帰還ループが構成されている。
【００４０】
ＨＰＦ３０２は、容量３２１と抵抗３２２から構成され、ＬＰＦ３０３は、容量３３１と抵抗３３２から構成される。なお、ＨＰＦ３０２とＬＰＦ３０３は、容量と抵抗とから構成される以外の構成を有していても良い。
【００４１】
デューティ補正回路２０１ａは、クロック生成部１０５により生成されたクロック信号ＣＬＫを入力する。デューティ補正回路２０１ａに入力されるクロック信号ＣＬＫは、デューティ比が崩れている可能性がある。まず、デューティ補正回路２０１ａは、インバータ３０１により、入力されたクロック信号ＣＬＫのスルーレートを鈍らせる。インバータ３０１は、出力スルーレートを適切に制御可能なインバータとされている。
【００４２】
インバータ３０１からの出力は、ＨＰＦ３０２に供給され、ＤＣ成分が除去される。ＨＰＦ３０２には、オペアンプ３０４から、最終的に出力されるクロックのデューティ比が５０％となるようなＤＣ成分が与えられる。ＨＰＦ３０２は、インバータ３０１から供給されるクロックから、ＤＣ成分を取り除いた上で、あらたにインバータ３０６の論理閾値にて、デューティ比が５０％になるようなＤＣ値を与える処理を行う。
【００４３】
オペアンプ３０４の負側（−端子）には、インバータ３０６とインバータ３０７を介したクロック信号から、ＬＰＦ３０３により抽出されたデューティ比の崩れた成分が供給される。オペアンプ３０４の正側（＋端子）は、基準電圧源３０５と接続され、電圧VDDの１／２の電圧が供給される。オペアンプ３０４の出力端は、位相補償容量３０９とＨＰＦ３０２に接続されている。
【００４４】
オペアンプ３０４からの出力電力は、デューティ補正量である。上記したように、ＨＰＦ３０２には、オペアンプ３０４からの出力、すなわちデューティ補正量が供給される。デューティ比が補正されたクロック信号は、最終的なクロック出力バッファとして設けられているインバータ３０８を介して、カウンタ１０７（図２）に出力される。
【００４５】
図４を参照して、再度、図３に示したデューティ補正回路２０１ａの動作について説明する。図４の一番上の段に、インバータ３０１に入力されるクロック信号を示し、図４の２番目の段に、インバータ３０１から出力されるクロック信号を示す。
【００４６】
図４の３番目の段に、インバータ３０６に入力されるクロック信号（ＨＰＦ３０２から出力されるクロック信号）を示し、図４の４番目の段に、インバータ３０６からの出力を示す。
【００４７】
図４の一番上の段に示したインバータ３０１に入力されたクロック信号は、デューティ比が４０％であり、デューティ比が崩れた状態のクロック信号である。このようなクロック信号が入力された場合、インバータ３０１からの出力は、図４の２番目の段に示したように、スルーレートが十分に鈍らせられたクロック信号となる。
【００４８】
このような信号が、ＨＰＦ３０２に入力される。ＨＰＦ３０２は、入力されたクロック信号からＤＣ成分を除去するとともに、オペアンプ３０４から供給されるディーティ補正量を加えるため、図４の３番目に示したような信号がＨＰＦ３０２から出力され、インバータ３０６に供給される。すなわちこの場合、デューティ補正量分だけ、電圧が下げられた信号が、インバータ３０６に供給される。
【００４９】
インバータ３０６は、論理閾値を、デューティ比が５０％になる値（VDD/2に相当）とし、論理閾値以下、または以上になった時点で値を反転した出力を行うことで、図４の４段目に示したクロック信号を出力する。
【００５０】
このように、デューティ補正回路２０１ａは、入力されたクロック信号のデューティ比を補正し、出力する。
【００５１】
デューティ補正回路２０１ａは、インバータ３０７の出力波形をＬＰＦ３０３で平滑化し、デューティ比が５０％であれば、平滑後の電圧がちょうどVDD/2となることを利用し、オペアンプ３０４にて、VDD/2の基準電圧源３０５と比較することでデューティ比のずれ量を取得する構成とされている。
【００５２】
＜CDS動作について＞
ところで、図１に示した撮像素子１０１においては、CDS（Correlated Double Sampling;相関二重サンプリング）方式による処理を画素１１３から読み出される信号に対して施す。CDS方式においては、図５に示すように、１画素の読み出しにおいて、Ｐ相期間とＤ相期間という２回のカウント期間が設けられている。
【００５３】
図５の１段目に、参照信号生成部１０９で参照信号を比較器１１０（図１）に供給するタイミングを示すイネーブル信号を示し、２段目に参照信号生成部１０９で生成される参照信号（ランプ信号）を示す。図５の３段目に、カウンタ１０７でのカウンタクロックの波形を示す。
【００５４】
イネーブル信号がオンにされると、参照信号のスイープが開始され、カウンタ１０７のカウント動作が開始される。参照信号の電圧が入力信号の電圧を下回った際に、比較器１１０の出力信号がハイレベルからローレベルに反転される。この立ち下がりエッジでカウンタ１０７のカウント動作が停止される。カウント値は、参照信号の電圧がスイープした電圧幅と１対１の関係であり、このカウント値が入力電圧をアナログデジタル（ＡＤ）変換した結果となる。
【００５５】
このようなカウント動作が、１画素からの読み出しにおいて、Ｐ相期間とＤ相期間の２回行われる。Ｐ相期間とＤ相期間の間の期間は、カウンタ１０７を動作させる必要が無いため、クロック生成部１０５でのクロック信号の生成を止めることができる。クロック生成部１０５でのクロック信号の生成を止めることで、消費電力を低減させることができる。
【００５６】
デューティ補正回路２０１は、図４を参照して説明したように、インバータ３０１（図３）に入力されるクロック信号が、連続的に入力されることを前提としている。そして、連続してクロック信号が入力されることで、正しくデューティ比を補正できる回路とされている。
【００５７】
一方で、図５を参照して説明したように、Ｐ相期間とＤ相期間の間の期間では、クロック信号の生成を停止することができ、消費電力を低減させることができる。
【００５８】
図３に示したデューティ補正回路２０１ａによれば、上記したようにデューティ比を正しいデューティ比の信号に補正することができる。しかしながら、クロック信号を停止する期間を設けると、換言すれば、デューティ補正回路２０１ａにクロック信号が入力されない期間があると、デューティ補正回路２０１ａの動作が不安定になってしまう可能性がある。
【００５９】
例えば、クロック信号がLowの状態で停止され、入力が固定されてしまうと、インバータ３０７からの出力や、ＬＰＦ３０３からの出力が不定となり、デューティ補正量の情報が失われてしまう可能性がある。
【００６０】
このようなことから、デューティ補正回路２０１ａにおいて、デューティ補正量を維持し続けるためにはクロック信号を止めずに生成し続ける必要があった。よって、Ｐ相期間とＤ相期間の間の期間では、クロック信号の生成を停止することができず、この点で消費電力を低減することは困難であった。
【００６１】
また、クロック信号が入力されてから正しいデューティ補正されたクロック信号を得るまでに、内部時定数だけ待つ必要がある。よって実際のカウント開始の手前からクロック信号を、デューティ補正回路２０１ａに与えておく必要があり、その分電力が消費されてしまう。
【００６２】
このようなことから、Ｐ相期間とＤ相期間の間の期間では、クロック信号の生成を停止しても、デューティ補正量を保持し、デューティ比の補正を精度良く行えるように、消費電力を低減することができるデューティ補正回路２０１について、以下に説明する。
【００６３】
＜第２のデューティ補正回路の構成＞
図６に、デューティ補正回路２０１の他の構成を示す。図６に示したデューティ補正回路２０１は、第２のデューティ補正回路とし、デューティ補正回路２０１ｂと記述する。図６に示したデューティ補正回路２０１ｂと、図３に示したデューティ補正回路２０１ａにおいて同一の機能を有する部分には同一の記号を付し、適宜その説明は省略する。
【００６４】
図６に示したデューティ補正回路２０１ｂは、図３に示したデューティ補正回路２０１ａと同じく、インバータ３０１、ＨＰＦ３０２、ＬＰＦ３０３、オペアンプ３０４、基準電圧源３０５、インバータ３０６乃至３０８、および位相補償容量３０９を備える。またＨＰＦ３０２は、容量３２１と抵抗３２２から構成され、ＬＰＦ３０３は、容量３３１と抵抗３３２から構成される。
【００６５】
さらに図６に示したデューティ補正回路２０１ｂは、スイッチ４０１とスイッチ４０２を備える。スイッチ４０１は、ＬＰＦ３０３内に設けられ、容量３３１と抵抗３３２との間（抵抗３３２とオペアンプ３０４の負側との間）に設けられている。スイッチ４０２は、オペアンプ３０４の出力側に設けられ、オペアンプ３０４とＨＰＦ３０２との間であり、オペアンプ３０４と位相補償容量３０９との間に設けられている。
【００６６】
なお、スイッチ４０１は、図７に示すように、インバータ３０７とＬＰＦ３０３との間に設けられている構成としても良い。また、デューティ補正回路２０１ｂにおいても、ＨＰＦ３０２、ＬＰＦ３０３、およびオペアンプ３０４で負帰還ループが構成されている。
【００６７】
スイッチ４０１とスイッチ４０２は、同じタイミングでオン、またはオフにされる（開閉される）。スイッチ４０１とスイッチ４０２は、Ｐ相期間とＤ相期間ではオンにされ（閉じられ）、Ｐ相期間とＤ相期間の間の期間ではオフにされる（開かれる）。
【００６８】
換言すれば、スイッチ４０１とスイッチ４０２は、クロック信号が生成されている間（クロック信号が入力されている間）で閉じられ、クロック信号の生成が停止されている間（クロック信号が入力が停止されている間）で開かれる。
【００６９】
このように、スイッチ４０１，４０２を設け、クロック停止中にスイッチ４０１，４０２をオフにすることで、クロック停止中に、オペアンプ３０４でデューティ補正量を保持する構成とすることができる。
【００７０】
クロック停止中に、デューティ補正量が保持されることで、クロック停止後に、保持されているデューティ補正量を用いて、デューティ比の補正を行うことができるため、クロックを停止しても、デューティ補正回路２０１ｂにおけるデューティ比の補正の精度を保つことができる。
【００７１】
スイッチ４０１、スイッチ４０２の開閉の制御は、上位層からの制御信号により行われる構成とすることができる。スイッチ４０１、スイッチ４０２を含むデューティ補正回路２０１ｂは、タイミング制御回路１０６（図１）に含まれているが、スイッチ４０１、スイッチ４０２の開閉を制御する信号は、タイミング制御回路１０６内で生成されるようにしても良いし、図示していない制御部から供給されるようにしても良い。
【００７２】
このように、デューティ補正量を保持する機能は、負帰還ループにおける安定性を保つための位相補償容量３０９を用いることで、またオペアンプ３０４の出力側にスイッチ４０２を追加することで実現することができる。
【００７３】
図６、図７では、スイッチ４０２だけでなく、スイッチ４０１も設ける構成としてあるが、以下の点から、スイッチ４０１を設けた方が、より確実にデューティ補正量を保持し、デューティ補正が行われるようにすることができる。
【００７４】
オペアンプ３０４の出力には、寄生容量が付いている。クロック信号が停止された後にクロック信号が再開され、スイッチ４０２がオンの状態に戻されたときに、オペアンプ３０４の出力電圧値が大きく外れた値になっていると、位相補償容量３０９とオペアンプ３０４の出力寄生容量との間でチャージシェアが生じる可能性がある。
【００７５】
チャージシェアが生じることで、もともとの保持電圧（デューティ補正量）からずれてしまうことを防ぐため、オペアンプ３０４の入力側にも、スイッチ４０１を設けた構成とするのが良い。
【００７６】
図６または図７に示したデューティ補正回路２０１ｂにおいては、インバータ３０６とインバータ３０７をＨＰＦ３０２とＬＰＦ３０３との間に設ける構成としたが、インバータ３０６だけを設ける構成（インバータ３０７を削除した構成）としても良い。
【００７７】
ＨＰＦ３０２とＬＰＦ３０３との間にインバータ３０６のみを設けた構成とした場合、オペアンプ３０４の負側は、基準電圧源３０５に接続され、オペアンプ３０４の正側は、ＬＰＦ３０３に接続される。
【００７８】
＜第３のデューティ補正回路の構成＞
図８に、デューティ補正回路２０１のさらに他の構成を示す。図８に示したデューティ補正回路２０１は、第３のデューティ補正回路とし、デューティ補正回路２０１ｃと記述する。図８に示したデューティ補正回路２０１ｃと、図３に示したデューティ補正回路２０１ａまたは図６に示したデューティ補正回路２０１ｂにおいて同一の機能を有する部分には同一の記号を付し、適宜その説明は省略する。
【００７９】
図８に示したデューティ補正回路２０１ｃは、図６に示したデューティ補正回路２０１ｂと同じく、インバータ３０１、ＨＰＦ３０２、ＬＰＦ３０３、オペアンプ３０４、基準電圧源３０５、インバータ３０６乃至３０８、スイッチ４０１、およびスイッチ４０２を備える。
【００８０】
またＨＰＦ３０２は、容量３２１と抵抗３２２から構成されている。ＬＰＦ３０３は、容量５０１と抵抗３３２から構成される。容量５０１は、オペアンプ３０４の負側の入力と、オペアンプ３０４の出力との間に設けられている。
【００８１】
第３の実施の形態におけるデューティ補正回路２０１ｃは、第２の実施の形態におけるデューティ補正回路２０１ｂから、位相補償容量３０９を削除した構成とされている。位相補償容量３０９は、ＬＰＦ３０３を構成する容量５０１と共用された構成に、デューティ補正回路２０１ｃはされている。
【００８２】
スイッチ４０１は、図６に示したデューティ補正回路２０１ｂと同じく、抵抗３３２とオペアンプ３０４（の負側）との間に設けられている。または、図示はしないが、図７に示したデューティ補正回路２０１ｂと同じく、インバータ３０７とＬＰＦ３０３との間に設けられている構成としても良い。
【００８３】
スイッチ４０２は、オペアンプ３０４の出力側に設けられ、オペアンプ３０４とＨＰＦ３０２との間に設けられている。
【００８４】
このように、第３の実施の形態におけるデューティ補正回路２０１ｃは、第２の実施の形態におけるデューティ補正回路２０１ｂの位相補償容量３０９とＬＰＦ３０３を構成する容量３３１という２つの容量を１つの容量５０１にまとめた構成とされている。
【００８５】
位相補償容量３０９や容量３３１は、実装面積が他の素子、例えばインバータ３０６などの素子に比べて大きいため、２つの容量を１つの容量にするだけでもデューティ補正回路２０１ｃの面積を小さくすることができる。すなわち、第３の実施の形態におけるデューティ補正回路２０１ｃの構成によれば、小面積化を実現できる。
【００８６】
また、オペアンプ３０４の負側の入力と、オペアンプ３０４の出力との間に容量５０１を接続することで、負帰還ループの安定を保つことができ、かつＬＰＦ３０３の容量も兼ねる構成とすることができる。
【００８７】
さらに、第３の実施の形態におけるデューティ補正回路２０１ｃは、スイッチ５０２を備える。スイッチ５０２は、オペアンプ３０４の負側の入力と正側の入力とを接続する位置に設けられている。第３の実施の形態におけるデューティ補正回路２０１ｃは、スイッチ４０１、スイッチ４０２、およびスイッチ５０２の３つのスイッチを有する構成とされている。
【００８８】
スイッチ４０１とスイッチ４０２は、上記したように、同一のタイミングで開閉（オンオフ）される。スイッチ５０２は、スイッチ４０１，４０２とは異なるタイミングで開閉（オンオフ）される。
【００８９】
すなわち、クロック信号が停止されていない状態のとき、スイッチ４０１とスイッチ４０２は、閉じられた状態（オンの状態）にされ、スイッチ５０２は、開かれた状態（オフの状態）にされる。またクロック信号が停止されている状態のとき、スイッチ４０１とスイッチ４０２は、開かれた状態（オフの状態）にされ、スイッチ５０２は、閉じられた状態（オンの状態）にされる。
【００９０】
デューティ補正量の保持期間、すなわちスイッチ４０１とスイッチ４０２がオフにされている期間においては、容量５０１の両端とも、Hi-Z状態（ハイインピーダンスの状態）となってしまい非常にわずかなリーク電流であっても短時間で電圧値が大きく変動してしまう可能性がある。そこでデューティ補正量の保持期間において、スイッチ５０２をオンにし、VDD/2の電圧を有する基準電圧源３０５と短絡させる。
【００９１】
これは、オペアンプ３０４のゲインが十分高ければ、オペアンプ３０４の２入力間は、バーチャルショート状態となり、略同電位となる。すなわち、デューティ補正を十分行った後は、オペアンプ３０４の負側入力電圧も十分にVDD/2近辺に落ち着いているはずであり、そのためデューティ補正量の保持時に、この２入力間を短絡してもデューティ補正電圧（インバータ３０６への入力のDC電圧）にはほとんど影響を与えないためである。
【００９２】
スイッチ５０２を設け、デューティ補正量を保持している期間に、スイッチ５０２を閉じることで、短時間で電圧値が大きく変動してしまうようなことを防ぐことができる。これにより、より安定した状態で、デューティ比の補正を行うことができる。
【００９３】
＜第４のデューティ補正回路の構成＞
図９に、デューティ補正回路２０１のさらに他の構成を示す。図９に示したデューティ補正回路２０１は、第４のデューティ補正回路とし、デューティ補正回路２０１ｄと記述する。図９に示したデューティ補正回路２０１ｄと、図８に示したデューティ補正回路２０１ｃにおいて同一の機能を有する部分には同一の記号を付し、適宜その説明は省略する。
【００９４】
図９に示したデューティ補正回路２０１ｃは、図８に示したデューティ補正回路２０１ｃと同じく、ＬＰＦ（Low Pass Filter）３０３、オペアンプ３０４、基準電圧源３０５、インバータ３０７，３０８、スイッチ４０１、およびスイッチ４０２を備える。
【００９５】
またＨＰＦ３０２は、容量３２１と抵抗３２２から構成されている。ＬＰＦ３０３は、容量５０１と抵抗３３２から構成される。容量５０１は、オペアンプ３０４の負側の入力と、オペアンプ３０４の出力との間に設けられている。
【００９６】
第４の実施の形態におけるデューティ補正回路２０１ｄは、第３の実施の形態におけるデューティ補正回路２０１ｃから、ＨＰＦ１０２を削除し、インバータ６２１のドライブ能力を調整できるスルーレート調整部６０１に置換された構成とされている。また、デューティ補正回路２０１ｄにおいても、スルーレート調整部６０１、ＬＰＦ３０３、オペアンプ３０４で負帰還ループが構成されている。
【００９７】
スルーレート調整部６０１は、Ｐチャンネル型トランジスタ６１１、Ｎチャンネル型トランジスタ６１２、およびインバータ６２１を備える構成とされている。インバータ６２１は、例えば、第３の実施の形態におけるデューティ補正回路２０１ｃに含まれるインバータ３０６に相当するインバータである。
【００９８】
第４の実施の形態におけるデューティ補正回路２０１ｄにおいては、インバータ３０６に相当するインバータ６２１は、入力された信号のスルーレートを調整する機能を有する。またインバータ６２１でスルーレートが調整されるため、第１乃至３の実施の形態におけるインバータ３０１と異なり、スルーレートを調整しないインバータ３０１’で構成されている。
【００９９】
スルーレート調整部６０１のＰチャンネル型トランジスタ６１１とＮチャンネル型トランジスタ６１２の各ゲートには、オペアンプ３０４からの出力（デューティ補正量）が入力される。Ｐチャンネル型トランジスタ６１１のソースは電源に接続されており、Ｎチャンネル型トランジスタ６１２のドレインは、接地されている。
【０１００】
スルーレート調整部６０１は、ドライブ能力調整用のＰチャンネル型トランジスタ６１１とＮチャンネル型トランジスタ６１２を備え、Ｐチャンネル型トランジスタ６１１は、インバータ６２１と電源の間に設けられ、Ｎチャンネル型トランジスタ６１２は、インバータ６２１とグランド（ＧＮＤ）の間に設けられている。
【０１０１】
インバータ６２１には、インバータ３０１’を介してクロック生成部１０５からのクロック信号が入力される。
【０１０２】
このように、インバータ６２１には、デューティ比が補正前のクロック信号が入力され、Ｐチャンネル型トランジスタ６１１とＮチャンネル型トランジスタ６１２のゲートには、それぞれオペアンプ３０４からのデューティ補正量が供給される構成とされている。この構成では、Ｐチャンネル型トランジスタ６１１のゲート電圧とＮチャンネル型トランジスタ６１２のゲート電圧は、オペアンプ３０４で制御される構成とされている。
【０１０３】
また、スルーレート調整部６０１は、インバータ６２１に入力されるクロック信号のスルーレートを調整し、デューティ比のずれを補正することができる構成とされている。
【０１０４】
Ｐチャンネル型トランジスタ６１１は、Ｐチャンネル型トランジスタ６１１のゲートに入力されるオペアンプ３０４からのデューティ補正量が、クロック生成部１０５から入力されるクロック信号のＬ幅を広げる補正量である場合にオンになる。そして、当該クロック信号のデューティ比を下げるように、インバータ６２１に入力されるクロック信号のスルーレートが調整される。
【０１０５】
Ｎチャンネル型トランジスタ６１２は、Ｎチャンネル型トランジスタ６１２のゲートに入力されるオペアンプ３０４からのデューティ補正量が、クロック生成部１０５から入力されるクロック信号Ｈ幅を広げる補正量である場合にオンになる。そして、当該クロック信号のデューティ比を上げるように、インバータ６２１に入力されるクロック信号のスルーレートが調整される。
【０１０６】
スルーレート調整部６０１は、オペアンプ３０４からのデューティ補正量が、デューティ比を上げる補正を行うことを指示する量（制御信号）であった場合、Ｎチャンネル型トランジスタ６１２のドライブ能力を下げることで、デューティ比の補正を行う。
【０１０７】
またスルーレート調整部６０１は、オペアンプ３０４からのデューティ補正量が、デューティ比を下げる補正を行うことを指示する量（制御信号）であった場合、Ｐチャンネル型トランジスタ６１１のドライブ能力を下げることで、デューティ比の補正を行う。
【０１０８】
このような構成とすることで、ＨＰＦ３０２（図８など）を削除した構成とすることができる。ＨＰＦ３０２を削除した構成とすることで、ＨＰＦ３０２を構成する容量３０２と抵抗３２２を削除する構成とすることができるため、実装面積を省面積化することができる。
【０１０９】
また、第１乃至第３の実施の形態におけるデューティ補正回路２０１は、デューティ補正として、ＨＰＦ３０２後のＤＣ値を調整する構成であった。このような構成の場合、ＨＰＦ３０２に供給されるクロック信号の波形が十分に鈍っている（インバータ３０１でクロック信号の波形を十分に鈍らせる）ことが前提となっており、プロセス変動、電源電圧変動、温度変動（以下、これらの変動をＰＶＴ変動と記述する）スルーレートへの影響が大きくなってしまう可能性がある。
【０１１０】
これに対して、第４の実施の形態におけるデューティ補正回路２０１ｄにおいては、直接インバータ６２１の能力を調整することができる構成であるため、ＰＶＴ変動によるスルーレートへの影響を軽減することができる。
【０１１１】
図９に示したデューティ補正回路２０１ｄの動作について、図１０を参照して説明する。図１０を参照した説明では、デューティ比が５０％未満のクロック信号を、デューティ比が５０％のクロック信号に補正する場合を例に挙げて説明する。
【０１１２】
図１０の一番上の段に、インバータ３０１に入力されるクロック信号を示し、図１０の２番目の段に、インバータ３０１から出力されるクロック信号を示す。図１０の３番目の段に、インバータ６２１から出力されるクロック信号を示し、図１０の４番目の段に、インバータ３０７からの出力を示す。
【０１１３】
図１０の一番上の段に示したインバータ３０１に入力されたクロック信号は、デューティ比が例えば、４０％であり、デューティ比が崩れた状態のクロック信号である。このようなクロック信号が入力された場合、インバータ３０１からの出力は、図１０の２番目の段に示したように、デューティ比はそのままで極性が反転された信号にされて出力される。
【０１１４】
このような信号が、スルーレート調整部６０１のインバータ６２１に入力される。スルーレート調整部６０１は、この場合、デューティ比を４０％から５０％に上げるためのスルーレートを調整する。この場合、Ｎチャンネル型トランジスタ６１２のドライブ能力を下げることで、デューティ比が補正（スルーレートが調整）される。
【０１１５】
スルーレート調整部６０１（内のインバータ６２１）からは、図１０の３段目に示したような信号が生成され、インバータ３０７に出力される。図１０の３段目に示した信号は、入力された信号の立ち下がり側のスルーレートが鈍くなった信号とされている。
【０１１６】
図示はしないが、デューティ比を下げるためのスルーレートの調整が行われる場合、Ｐチャンネル型トランジスタ６１１のドライブ能力を下げることで、デューティ比が補正（スルーレートが調整）される。またこのような調整が行われた場合、スルーレート調整部６０１に入力された信号の立ち上がり側のスルーレートが鈍くなった信号が生成され、インバータ３０７に出力される。
【０１１７】
インバータ３０７は、論理閾値を、デューティ比が５０％になる値（VDD/2に相当）とし、論理閾値以下、または以上になった時点で値を反転した出力を行うことで、図１０の４段目に示したクロック信号を出力する。
【０１１８】
このように、デューティ補正回路２０１ｄは、入力されたクロック信号のデューティ比を補正し、出力することができる。
【０１１９】
上記した実施の形態におけるデューティ補正回路２０１によれば、上記したように、消費電力を低下させたデューティ補正を行うことができる。また、以下に説明するような効果も得られる。
【０１２０】
図９に示したデューティ補正回路２０１ｄの構成において、図示はしないが、図７に示したデューティ補正回路２０１ｂと同じく、インバータ３０７とＬＰＦ３０３との間にスイッチ４０１が設けられている構成としても良い。
【０１２１】
また、図９に示したデューティ補正回路２０１ｄの構成では、第３の実施の形態におけるデューティ補正回路２０１ｃ（図８）と同じく、容量５０１を備える構成としたが、第２の実施の形態におけるデューティ補正回路２０１ｂ（図６）と同じく、図１１に示したデューティ補正回路２０１ｅのように、容量３３１と位相補償容量３０９を備える構成としても良い。
【０１２２】
なお、アナログ電圧値を保持するためにはスイッチ（例えば、スイッチ４０１など）に流れるリーク電流を極力小さく抑える必要がある。しかしながら、通常CMOSスイッチだと、特に高温時に非常に多くのリーク電流が流れてしまい、長時間保持することができない。
【０１２３】
そのため、大きなＬ長を持つトランジスタを採用する、スイッチをオフさせる際のゲート電圧をNMOSに対してはGNDレベルを下回るような負電圧を、またPMOSに対しては電源を超えるような高電圧を別途用意する、といった特殊な対策を行う必要があった。
【０１２４】
本技術によれば、撮像素子１０１のCDS方式におけるＰ相期間とＤ相期間の間程度の時間で良く、長時間保持する必要がない。本技術を適用した撮像素子１０１（に含まれるデューティ補正回路２０１）に用いるスイッチは、非常に簡単かつ十分小さいサイズのトランジスタで構成することができる。
【０１２５】
本技術によれば、デューティ補正回路をCDS方式カウンタクロックに適用することで、クロック生成部１０５（図１）からカウンタ１０７間が、チップ上で長距離伝送となった場合にも、そのデューティ比をより適切に補正できる。
【０１２６】
また、デューティ補正量を保持できる機構を有するため、クロックが停止される期間を設けても、クロックが再開されたときに、不定な動作にならずに、デューティ比の補正を行うことができる。またクロックを停止することができるため、本技術によれば、消費電力を低減させることも可能となる。
【０１２７】
なお、本技術は、上記したように、撮像素子１０１に対して適用できるが、本技術の適用範囲が、撮像素子１０１に限定される記載ではない。本技術によれば、ディーティ比を補正できるため、ディーティ比を維持した波形を生成し、出力する装置に適用できる。
【０１２８】
本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【０１２９】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１３０】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１３１】
なお、本技術は以下のような構成も取ることができる。
（１）
入力されたクロックを所定のスルーレートに変換する変換部と、
前記変換部からの出力からＤＣ成分を除去するＤＣ成分除去部と、
前記ＤＣ成分除去部からの出力にＤＣ成分を付加するＤＣ成分付加部と、
前記ＤＣ成分付加部からの出力からＤＣ成分を抽出するＤＣ成分抽出部と
を備え、
前記ＤＣ成分抽出部は、内部に第１のスイッチを備え、
前記ＤＣ成分付加部と前記ＤＣ成分除去部との間には、第２のスイッチが備えられ、
前記第１のスイッチと前記第２のスイッチは、前記クロックが停止されているときにオフにされる
補正装置。
（２）
前記ＤＣ成分除去部、前記ＤＣ成分付加部、および前記ＤＣ成分抽出部で、負帰還ループが構成されている
前記（１）に記載の補正装置。
（３）
前記ＤＣ成分抽出部は、容量と抵抗を有し、
前記第１のスイッチは、前記容量と前記抵抗との間に設けられている
前記（１）または（２）に記載の補正装置。
（４）
前記ＤＣ成分抽出部は、容量と抵抗を有し、
前記第１のスイッチは、前記抵抗と前記ＤＣ成分除去部との間に設けられている
前記（１）または（２）に記載の補正装置。
（５）
前記ＤＣ成分付加部は、オペアンプで構成され、
前記オペアンプの負側入力は、前記第１のスイッチの一端に接続され、正側入力は、基準電圧の半分の電圧の電圧源に接続され
前記オペアンプの出力側は、前記第２のスイッチを介して前記ＤＣ成分除去部に接続されている
前記（１）乃至（４）のいずれかに記載の補正装置。
（６）
前記オペアンプの出力側は、前記第２のスイッチを介して位相補償容量にも接続されている
前記（５）に記載の補正装置。
（７）
前記ＤＣ成分抽出部は、容量と抵抗を有し、
前記ＤＣ成分付加部は、オペアンプで構成され、
前記第１のスイッチの一端は、前記抵抗に接続され、他端は、前記オペアンプの負側入力に接続され、
前記オペアンプの負側入力と出力側との間に、前記容量が設けられている
前記（１）乃至（４）のいずれかに記載の補正装置。
（８）
前記オペアンプの負側入力と正側入力との間に、第３のスイッチをさらに備え、
前記第３のスイッチは、前記クロックが停止されているときにオンにされる
前記（７）に記載の補正装置。
（９）
入力されたクロックを所定のスルーレートに変換する変換部と、
前記ＤＣ成分付加部からの出力からＤＣ成分を抽出するＤＣ成分抽出部と、
前記変換部を制御する制御部と
を備え、
前記変換部は、PMOS側とNMOS側の各ドライブ能力を電圧制御可能なインバータを備え、
前記制御部は、前記インバータの前記ドライブ能力を制御し、
前記ＤＣ成分抽出部は、内部に第１のスイッチを備え、
前記インバータのドライブ能力の制御入力側と前記制御部の出力側との間には、第２のスイッチが備えられ、
前記第１のスイッチと前記第２のスイッチは、前記クロックが停止されているときにオフにされる
補正装置。
（１０）
前記制御部は、所定のディーティ比となるように、前記インバータのドライブ能力を電圧制御する
前記（９）に記載の補正装置。
（１１）
前記変換部、前記ＤＣ成分抽出部、および前記制御部で、負帰還ループが構成されている
前記（９）または（１０）に記載の補正装置。
（１２）
前記ＤＣ成分抽出部は、容量と抵抗を有し、
前記第１のスイッチは、前記容量と前記抵抗との間に設けられている
前記（９）乃至（１１）のいずれかに記載の補正装置。
（１３）
前記ＤＣ成分抽出部は、容量と抵抗を有し、
前記第１のスイッチは、前記抵抗と前記変換部との間に設けられている
前記（９）乃至（１１）のいずれかに記載の補正装置。
（１４）
前記制御部は、オペアンプで構成され、
前記オペアンプの負側入力は、前記第２のスイッチの一端に接続され、正側入力は、基準電圧の半分の電圧の電圧源に接続され
前記オペアンプの出力側は、前記第２のスイッチを介して前記インバータの入力側、前記PMOSのゲート、および前記NMOSのゲートに接続されている
前記（９）乃至（１３）のいずれかに記載の補正装置。
（１５）
前記オペアンプの出力側は、前記第２のスイッチを介して位相補償容量にも接続されている
前記（１４）に記載の補正装置。
（１６）
前記ＤＣ成分抽出部は、容量と抵抗を有し、
前記ＤＣ成分付加部は、オペアンプで構成され、
前記第１のスイッチの一端は、前記抵抗に接続され、他端は、前記オペアンプの負側入力に接続され、
前記オペアンプの負側入力と出力側との間に、前記容量が設けられている
前記（９）乃至（１４）に記載の補正装置。
（１７）
前記オペアンプの負側入力と正側入力との間に、第３のスイッチをさらに備え、
前記第３のスイッチは、前記クロックが停止されているときにオンにされる
前記（１６）に記載の補正装置。
【符号の説明】
【０１３２】
１０１  撮像素子，  １０５  クロック生成部，  １０６  タイミング制御回路，  １０７  カウンタ，  ２０１  デューティ補正回路，  ３０１  インバータ，  ３０２  ＨＰＦ，  ３０３  ＬＰＦ，  ３０４  オペアンプ，  ３０５  基準電圧源，  ３０６乃至３０８  インバータ，  ３０９  位相補償容量，  ３２１  容量，  ３２２  抵抗，  ３３１  容量，  ３３２  抵抗，  ４０１，４０２  スイッチ，  ５０１  容量，  ５０２  スイッチ，  ６０１  スルーレート調整部，  ６１１  Ｐチャンネル型トランジスタ，  ６１２  Ｎチャンネル型トランジスタ，  ６２１  インバータ
【図１】
2018032942.tif 000003
【図２】
2018032942.tif 000004
【図３】
2018032942.tif 000005
【図４】
2018032942.tif 000006
【図５】
2018032942.tif 000007
【図６】
2018032942.tif 000008
【図７】
2018032942.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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