(57)【要約】【課題】トレンチ型のＭＯＳＦＥＴを製造する場合において、トレンチゲート電極とソース領域との間で短絡または耐圧低下が起こることに起因して、半導体装置の信頼性が低下することを防ぐ。【解決手段】半導体基板ＳＢの主面の溝Ｄ１内および半導体基板ＳＢの主面上にポリシリコン膜ＰＳを形成し、ポリシリコン膜ＰＳの上面上のリン膜からリンをポリシリコン膜ＰＳ内に熱拡散させる。その後、当該熱拡散工程によりポリシリコン膜ＰＳの表層に形成された酸化シリコン膜を、フルオロカーボンガスまたはヒドロキシフルオロカーボンガスを用いた第１ドライエッチング工程により除去し、続いて、Ｃｌ２ガスなどを用いた第２ドライエッチング工程を行うことで、絶縁膜ＩＦ１を露出させ、ポリシリコン膜ＰＳからなるトレンチゲート電極を形成する。【選択図】図７
2018041789.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面に溝を形成する工程、
（ｃ）前記半導体基板上に絶縁膜、ポリシリコン膜、および、第１導電型の不純物を含む第１膜を順に形成することで、前記溝内に前記絶縁膜を介して前記ポリシリコン膜を埋め込む工程、
（ｄ）前記半導体基板に対して熱処理を行うことで、前記ポリシリコン膜内に前記第１膜から前記不純物を拡散させる工程、
（ｅ）前記ポリシリコン膜の上面を第１ドライエッチング工程により後退させる工程、
（ｆ）前記（ｅ）工程の後、前記ポリシリコン膜の前記上面を第２ドライエッチング工程により後退させることで、前記絶縁膜を露出させ、前記溝内に前記ポリシリコン膜からなるゲート電極を形成する工程、
を有し、
前記第１ドライエッチング工程の酸化シリコンに対する選択比は、前記第２ドライエッチング工程の酸化シリコンに対する選択比よりも小さい、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１ドライエッチング工程では、エッチングガスとしてフルオロカーボンガスまたはヒドロキシフルオロカーボンガスを用いる、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１ドライエッチング工程では、エッチングガスとして、前記フルオロカーボンガスであるＣＸＦＹ（ＸおよびＹは、正の整数）ガス、または、前記ヒドロキシフルオロカーボンガスであるＣＸＨＹＦＺ（Ｘ、ＹおよびＺは、正の整数）ガスを用いる、半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
前記第１ドライエッチング工程では、エッチングガスとして、前記フルオロカーボンガスであるＣＦ４ガス、Ｃ４Ｆ８ガス若しくはＣ５Ｆ８ガス、または、前記ヒドロキシフルオロカーボンガスであるＣＨＦ３ガスを用いる、半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記第２ドライエッチング工程では、エッチングガスとしてＣｌ２ガス、ＨＢｒガスまたはＳＦ６ガスを用いる、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記熱処理を行うことで、前記ポリシリコン膜内に第１酸化シリコン膜を形成し、
前記（ｅ）工程では、前記第１ドライエッチング工程を行うことで、前記ポリシリコン膜の一部および前記ポリシリコン膜の前記一部に覆われていた前記第１酸化シリコン膜を除去する、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記熱処理を行うことで、前記ポリシリコン膜の前記上面と前記第１膜との間の第２酸化シリコン膜と、前記第１酸化シリコン膜とを形成し、
（ｄ１）前記（ｅ）工程の前に、前記第１酸化シリコン膜を除去する工程をさらに有する、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｄ１）工程では、ウェットエッチング法により前記第１酸化シリコン膜を除去する、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記第１ドライエッチング工程の酸化シリコンに対する選択比は、０．８〜１．０である、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記不純物は、リンである、半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程の直後において、前記溝と隣り合う前記半導体基板の前記主面は、前記絶縁膜に覆われている、半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程の後、前記（ｆ）工程の前において、前記溝の横の前記絶縁膜の上面は、前記ポリシリコン膜に覆われている、半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
（ｇ）前記（ｆ）工程の後、前記溝と隣り合う前記半導体基板の前記主面にソース領域を形成する工程、
（ｈ）前記（ｇ）工程の後、前記半導体基板上および前記ゲート電極上に層間絶縁膜を形成する工程、
（ｉ）前記層間絶縁膜を貫通し、前記溝の横の前記ソース領域の上面に接続されたコンタクトプラグを形成する工程、
（ｊ）前記半導体基板の前記主面の反対側の裏面にドレイン領域を形成する工程、
をさらに有し、
前記ゲート電極、前記ソース領域および前記ドレイン領域は、電界効果トランジスタを構成する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記ソース領域および前記ドレイン領域は、前記第１導電型の半導体領域である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、トレンチ型のＭＯＳＦＥＴを有する半導体装置の製造に好適に利用できるものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）の１つとして、半導体基板の主面に形成した溝内にゲート絶縁膜を介して埋め込まれたゲート電極を含むトレンチ型のＭＯＳＦＥＴがある。また、不純物を高い濃度で含むトレンチゲート電極を形成する際には、溝を埋め込むシリコン膜を形成した後、当該シリコン膜上に不純物を含む膜を成膜した状態で熱処理を行うことで、当該膜内から不純物をシリコン膜内に拡散させ、このシリコン膜からなるトレンチゲート電極を形成する方法が知られている。
【０００３】
特許文献１（特開２０１２−２５６８３９号公報）には、ＣＨ４およびＣＨＦ３の混合ガスを用いて、酸化シリコン膜とポリシリコン膜とを同時にエッチングすることが記載されている。
【０００４】
また、特許文献２（特開２０１３−１４０８８５号公報）には、ＣＨ４およびＯ２ガスを用いてシリコン膜をエッチングすることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２５６８３９号公報
【特許文献２】特開２０１３−１４０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように不純物を含む膜をシリコン膜上に形成した後、不純物をシリコン膜内に熱処理によって拡散させる場合、シリコン膜の表層に酸化膜が形成される場合がある。ここで、不純物を含む当該膜を除去した後にウェットエッチングを行っても、シリコン膜の表層に形成された酸化膜が除去されずに残る虞がある。このような酸化膜が残った状態でシリコン膜をエッチバックし、これにより半導体基板の上面の溝内にのみシリコン膜を残してトレンチゲート電極を形成しようとすると、当該酸化膜によりエッチバックが妨げられ、半導体領域上にシリコン膜が残って短絡などが生じる原因となる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置の製造方法は、半導体基板の主面の溝内および半導体領域上に形成したシリコン膜内に、当該シリコン膜上の膜中からリンを熱拡散させる工程と、当該膜の除去後、フルオロカーボンガスまたはヒドロキシフルオロカーボンガスを用いてドライエッチングを行い、これによりシリコン膜の上面を後退させる工程とを有するものである。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態である半導体装置の製造工程中の断面図である。
【図２】本発明の実施の形態である半導体装置の製造工程中の平面図である。
【図３】図２のＡ−Ａ線における断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の平面図である。
【図１３】図１２のＡ−Ａ線における断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】比較例である半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
＜半導体装置の製造方法＞
以下に、図１〜図１４を用いて、本実施の形態の半導体装置の製造方法について説明する。図１、図３〜図１１、図１３および図１４は、本実施の形態の半導体装置の製造工程中の断面図である。図２および図１２は、本実施の形態の半導体装置の製造工程中の平面図である。図３および図１３は、それぞれ、図２および図１２のＡ−Ａ線における断面図である。
【００１４】
本願は、半導体基板の主面に形成された溝内に埋め込まれたゲート電極、つまりトレンチゲート電極を含むトレンチ型のＭＯＳＦＥＴを備えた半導体装置に係るものである。本願発明は、以下に説明するように、トレンチ型ＭＯＳＦＥＴにおいて、トレンチゲート電極を形成する際、半導体基板の主面の溝の内外に形成したＳｉ（シリコン）膜内にリンを熱拡散させた後、ドライエッチングにより当該シリコン膜の表層の酸化膜を除去し、これにより、シリコン膜のエッチング不良に起因する短絡の発生または耐圧の低下を防ぐものである。
【００１５】
まず、図１に示すように、半導体基板ＳＢを準備する。半導体基板ＳＢは、例えば単結晶シリコンからなり、例えば内部に低濃度のｐ型不純物（例えばＢ（ホウ素））が導入されている。
【００１６】
次に、図２および図３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、半導体基板ＳＢの主面に複数の溝（凹部）Ｄ１を並べて形成する。各溝Ｄ１は、半導体基板ＳＢの途中深さまで達している。図２に示すように、各溝Ｄ１は、例えば島状に形成されている。半導体基板ＳＢの主面に沿うＸ方向において、複数の溝Ｄ１が等間隔で１列に並んで配置されている。また、所定の第１列の溝Ｄ１に対し、半導体基板ＳＢの主面に沿う方向であって、Ｘ方向に対し直交するＹ方向において隣り合う他の第２列の溝Ｄ１は、第１列の溝Ｄ１に対して半周期ずれた位置に配置されている。なお、図２に示すような配置とは異なり、複数の溝Ｄ１を行列状に並べて配置してもよい。
【００１７】
次に、図４に示すように、例えば熱酸化法を用いて、半導体基板の主面を覆う絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、溝Ｄ１を完全に埋め込むことのない薄い膜であり、例えば酸化シリコン膜からなる。絶縁膜ＩＦ１は、半導体基板ＳＢの主面と、半導体基板ＳＢの主面よりも低い位置にある溝Ｄ１の底面と、溝Ｄ１の側壁とを覆っている。
【００１８】
続いて、絶縁膜ＩＦ１上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、ポリシリコン膜ＰＳおよびリン膜ＰＦを順に形成（堆積）する。ポリシリコン膜ＰＳは、溝Ｄ１を完全に埋め込むように形成する。リン膜ＰＦは、Ｐ（リン）からなり、ポリシリコン膜ＰＳ内に不純物であるＰ（リン）を拡散させるために設ける膜（不純物膜、不純物含有膜）である。ここでは、ポリシリコン膜ＰＳの上面はリン膜ＰＦに直接接している。半導体基板ＳＢの主面に沿う方向、つまり横方向における溝Ｄ１の中央部の直上のポリシリコン膜ＰＳの上面には、凹部が形成されている。
【００１９】
次に、図５に示すように、半導体基板ＳＢに対して１０００℃程度で熱処理を行うことで、リン膜ＰＦ内のＰ（リン）をポリシリコン膜ＰＳ内に拡散させる。ここで拡散するｎ型不純物であるＰ（リン）は、溝Ｄ１内のポリシリコン膜ＰＳの底面および側壁にまで拡散する。その後、リン膜ＰＦをエッチングにより除去する。
【００２０】
溝Ｄ１内のポリシリコン膜ＰＳは、後にＭＯＳＦＥＴのトレンチゲート電極となる導電膜であり、トレンチゲート電極の導電性を向上させるためにポリシリコン膜ＰＳに不純物を導入する方法としては、イオン注入法を用いることが考えられる。しかし、イオン注入法では、ポリシリコン膜ＰＳに高濃度の不純物を導入することが困難である。したがって、ここでは、イオン注入法よりも高濃度の不純物を拡散させる方法として有利な熱拡散法を用いている。
【００２１】
このとき、ポリシリコン膜ＰＳ上にリン膜ＰＦ（図４参照）を堆積した状態で熱処理を行うことにより、ポリシリコン膜ＰＳの表層の一部には、酸化シリコン膜ＩＦ２、ＩＦ３が形成される。ここでいう表層とは、ポリシリコン膜ＰＳの表面上のみならず、ポリシリコン膜ＰＳの表面近傍のポリシリコン膜ＰＳ内も含む領域である。
【００２２】
酸化シリコン膜ＩＦ２は、ポリシリコン膜ＰＳとリン膜ＰＦとの界面、つまり、ポリシリコン膜ＰＳの上面に形成される。また、酸化シリコン膜ＩＦ２は、例えば溝Ｄ１の直上のポリシリコン膜ＰＳの上面の凹部に形成される。また、酸化シリコン膜ＩＦ３は、ポリシリコン膜ＰＳの上面近傍のポリシリコン膜ＰＳ内に形成されている。すなわち、酸化シリコン膜ＩＦ３はポリシリコン膜ＰＳに覆われており、ポリシリコン膜ＰＳの表面に露出していない。
【００２３】
酸化シリコン膜ＩＦ３は、ポリシリコン膜ＰＳを構成する複数の結晶（グレイン）同士の間に形成されやすい。ここでは、例えば酸化シリコン膜ＩＦ３は溝Ｄ１および当該溝Ｄ１と隣り合う半導体基板ＳＢの主面とのそれぞれの直上に跨がって形成されている。
【００２４】
次に、図６に示すように、ウェットエッチング法を用いて、ポリシリコン膜ＰＳの表面を覆う酸化シリコン膜ＩＦ２を除去する。当該ウェットエッチングは、シリコンに対して選択比を有し、主に酸化シリコン膜のみを除去するために行うものである。しかし、酸化シリコン膜ＩＦ３はポリシリコン膜ＰＳに覆われているため、当該ウェットエッチングを行っても酸化シリコン膜ＩＦ３は除去されずに残る。
【００２５】
次に、図７に示すように、フルオロカーボンガスまたはヒドロキシフルオロカーボンガスをエッチングガスとして用いてドライエッチングを行うことで、エッチバックを行う。ここでは、半導体基板ＳＢおよび絶縁膜ＩＦ１を露出させず、ポリシリコン膜ＰＳの上面の一部を、半導体基板ＳＢの主面上の所定の位置まで後退させる。すなわち、ポリシリコン膜ＰＳの上面を後退させ、かつ、酸化シリコン膜ＩＦ３を全て除去する。
【００２６】
つまり、ここでは、ポリシリコン膜ＰＳのうち、上部の一部と、ポリシリコン膜ＰＳの当該一部に覆われていた酸化シリコン膜ＩＦ３とを除去する。このとき、ポリシリコン膜ＰＳと酸化シリコン膜ＩＦ３とを同等の速度でエッチングするため、当該ドライエッチングの酸化シリコンに対する選択比は、０．８〜１．０程度であることが望ましい。
【００２７】
このようにポリシリコン膜ＰＳおよび酸化シリコン膜ＩＦ３のエッチング速度を揃えているのは、当該エッチバック工程によりポリシリコン膜ＰＳの上面に凹凸が生じることを防ぐためである。すなわち、ポリシリコン膜ＰＳの上面に凹凸が生じると、図１５および図１６を用いて後述するように、ポリシリコン膜ＰＳの一部が半導体基板ＳＢの主面上に残って短絡などの原因となるため、これを防ぐ必要がある。
【００２８】
当該ドライエッチングの酸化シリコンに対する選択比が１．０より大きい場合、ドライエッチングを行うことで、酸化シリコン膜ＩＦ３に比べてポリシリコン膜ＰＳが過度に除去され、酸化シリコン膜ＩＦ３の直下にポリシリコン膜ＰＳからなる凸部が残る虞がある。そこで、ここではポリシリコン膜ＰＳおよび酸化シリコン膜ＩＦ３のエッチング速度が同等になるように、エッチングの選択比を０．８〜１．０程度に調整している。これにより、当該ドライエッチング工程後のポリシリコン膜ＰＳの上面は、ほぼ平坦となる。以下では、図７を用いて説明した当該ドライエッチング工程を、第１ドライエッチング工程と呼ぶ場合がある。
【００２９】
上記フルオロカーボンガスとしては、例えば、ＣＦ４ガス、Ｃ４Ｆ８ガスまたはＣ５Ｆ８ガスなどのＣＸＦＹガスを用いることができる。また、上記ヒドロキシフルオロカーボンガスとしては、例えば、ＣＨＦ３ガスなどのＣＸＨＹＦＺガスを用いることができる。
【００３０】
ここでは、ポリシリコン膜ＰＳの上面を、絶縁膜ＩＦ１の上面の高さに至らない程度に後退させる。第１ドライエッチング工程のエッチング量、つまり、エッチングにより除去するポリシリコン膜ＰＳの厚さは、当該ドライエッチング工程を行う直前のポリシリコン膜ＰＳの上面から、絶縁膜ＩＦ１の最上面までの厚さよりも小さい。したがって、当該ドライエッチング工程の直後において、互いに隣り合う溝Ｄ１同士の間に位置する半導体基板ＳＢ上の絶縁膜ＩＦ１の上面の全体は、ポリシリコン膜ＰＳにより覆われている。言い換えれば、第１ドライエッチング工程を行っても、絶縁膜ＩＦ１は露出しない。
【００３１】
このように、第１ドライエッチング工程において絶縁膜ＩＦ１を露出させていないのは、第１ドライエッチング工程が、シリコンと酸化シリコンとをほぼ同じ速度で除去する条件で行われるものであるために、絶縁膜ＩＦ１をエッチングストッパ膜として使えないことにある。すなわち、絶縁膜ＩＦ１をエッチングストッパ膜として使用できない場合、図８を用いて後述するドライエッチング工程において、溝Ｄ１内に所望の厚さのトレンチゲート電極を形成することが困難となる。
【００３２】
また、酸化シリコンに対する選択比が１程度である第１ドライエッチング工程を行って絶縁膜ＩＦ１を露出させると、オーバーエッチングにより絶縁膜ＩＦ１が除去され、隣り合う溝Ｄ１同士の間の半導体基板ＳＢの主面がドライエッチングに晒されることにより、半導体基板ＳＢの主面がダメージを受ける問題が生じる。よって、ここでは、第１ドライエッチング工程において、ポリシリコン膜ＰＳの全体のうち、上部の層のみを除去し、絶縁膜ＩＦ１が露出しないようにしている。
【００３３】
次に、図８に示すように、例えばＣｌ２ガスをエッチングガスとして用いてドライエッチングを行うことで、ポリシリコン膜ＰＳの上面をエッチバックする。これにより、互いに隣り合う溝Ｄ１同士の間の半導体基板ＳＢの主面を覆う絶縁膜ＩＦ１の上面を露出させる。ここで、複数の溝Ｄ１のそれぞれの内部のポリシリコン膜ＰＳをエッチングせずに残すことで、各溝Ｄ１内のポリシリコン膜ＰＳからなるトレンチゲート電極ＧＥを形成する。すなわち、トレンチゲート電極ＧＥは、半導体基板ＳＢの主面の溝Ｄ１内に、ゲート絶縁膜である絶縁膜ＩＦ１を介して埋め込まれている。ここで、溝Ｄ１と隣り合う半導体基板ＳＢの主面の直上にポリシリコン膜ＰＳは残っていない。以下では、図８を用いて説明した当該ドライエッチング工程を、第２ドライエッチング工程と呼ぶ場合がある。
【００３４】
なお、例えばＣｌ２ガスを用いて行う当該ドライエッチングは、酸化シリコンに対する選択比が２．５程度である。すなわち、第２ドライエッチング工程では、ポリシリコン膜は酸化シリコン膜よりもエッチング速度が２．５倍速い。よって、当該ドライエッチングは酸化シリコン膜に対して選択比を有するため、絶縁膜ＩＦ１が露出するまでドライエッチングを行っても、絶縁膜ＩＦ１が除去されることにより半導体基板ＳＢの主面が露出することを防ぐことができる。すなわち、第２ドライエッチング工程を行った直後において、隣り合う溝Ｄ１同士の間の半導体基板ＳＢの主面は、絶縁膜ＩＦ１により覆われている。
【００３５】
また、当該ドライエッチングに用いるガスは、Ｃｌ２ガスの他に、例えばＨＢｒガスまたはＳＦ６ガスを用いることもできる。また、これらのいずれかのガスにＯ２ガスを加えてドライエッチングを行ってもよい。
【００３６】
また、ここでは、図７を用いて説明したエッチバックと、図８を用いて説明したエッチバックとを連続的に同一のエッチング装置（チャンバ）内で行う。つまり、図７を用いて説明したエッチバックを行った後、エッチング装置のチャンバ内に供給するエッチングガスを、例えばＣＦ４ガスからＣｌ２ガスに切り替え、その後図８を用いて説明したエッチバックを行う。なお、図７を用いて説明したエッチバックと、図８を用いて説明したエッチバックとは、別々のエッチング装置（チャンバ）にて行ってもよい。
【００３７】
なお、図５を用いて説明した工程において、溝Ｄ１の直上のポリシリコン膜ＰＳの上面の凹部を覆うように酸化シリコン膜ＩＦ２が形成さている場合、図６を用いて説明したウェットエッチングでは、当該凹部の酸化シリコン膜ＩＦ２を除去できないことが考えられる。このような場合であっても、本実施の形態では上記第１ドライエッチング工程をおこなっているため、当該凹部の酸化シリコン膜ＩＦ２を除去することができる。よって、酸化シリコン膜ＩＦ２が、図８を用いて説明したドライエッチング工程においてエッチングの阻害層となることを防ぐことができる。
【００３８】
次に、図９に示すように、フォトレジスト膜からなるレジストパターン（図示しない）によりトレンチゲート電極ＧＥの上面を覆った状態で、半導体基板ＳＢの主面に絶縁膜ＩＦ１を介してｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））をイオン注入法により打ち込む。これにより、互いに隣り合う溝Ｄ１同士の間の半導体基板ＳＢの主面に、ｎ型の半導体領域であるソース領域ＳＲを形成する。ソース領域ＳＲは、溝Ｄ１よりも浅い形成深さを有している。その後、上記レジストパターンを除去する。
【００３９】
次に、図１０に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面上、つまり、絶縁膜ＩＦ１上およびトレンチゲート電極ＧＥの上面上に層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて、層間絶縁膜ＩＬの上面を研磨して平坦化する。
【００４０】
次に、図１１に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬおよび絶縁膜ＩＦ１を貫通する複数のコンタクトホールを形成する。続いて、ドライエッチングを行うことで、各コンタクトホールの直下の絶縁膜ＩＦ１および半導体基板ＳＢの主面の一部を除去することで、半導体基板ＳＢの主面に溝Ｄ２を形成する。溝Ｄ２の形成深さは、溝Ｄ１およびソース領域ＳＲのそれぞれの形成深さよりも浅い。溝Ｄ２は、ソース領域ＳＲに接続されるコンタクトプラグ（接続部）の一部を半導体基板ＳＢの主面に埋め込むために形成するものである。
【００４１】
コンタクトホールは、各ソース領域ＳＲの直上に形成され、トレンチゲート電極ＧＥの直上には形成されていない。ただし、図示していない領域では、トレンチゲート電極ＧＥの上面を露出するコンタクトホールも形成する。
【００４２】
次に、図１２および図１３に示すように、コンタクトホールおよび溝Ｄ２を埋め込むコンタクトプラグＣＰを複数形成する。すなわち、まず、層間絶縁膜ＩＬ上を含む半導体基板ＳＢの主面上に、例えばスパッタリング法を用いて金属膜（例えばＷ（タングステン）膜）を堆積することで、コンタクトホール内および溝Ｄ２内を埋め込む。その後、例えばＣＭＰ法を用いて、層間絶縁膜ＩＬ上の余分な当該金属膜を除去し、層間絶縁膜ＩＬの上面を露出させる。これにより、複数のコンタクトホールのそれぞれの内部に埋め込まれたコンタクトプラグＣＰを形成する。コンタクトプラグＣＰの上面と層間絶縁膜ＩＬの上面とは、略同一面において平坦化されている。なお、図１２ではゲート絶縁膜である絶縁膜ＩＦ１の図示を省略している。
【００４３】
コンタクトプラグＣＰは、溝Ｄ２の側壁および底面において、ソース領域ＳＲと電気的に接続されている。すなわち、コンタクトプラグＣＰは、溝Ｄ１の横の前記ソース領域ＳＲの上面に接続されている。また、図示していない領域では、トレンチゲート電極ＧＥの上面に接続されたコンタクトプラグＣＰも形成する。
【００４４】
図１２に示すように、島状に複数配置された半導体基板ＳＢの上面にはソース領域ＳＲが形成されており、コンタクトプラグＣＰは、平面視においてソース領域ＳＲの中央部に接続されている。島状に複数配置されたソース領域ＳＲのそれぞれの周囲には、トレンチゲート電極ＧＥが網目状に形成されている。また、ソース領域ＳＲに接続されたコンタクトプラグＣＰは、トレンチゲート電極ＧＥに接していない。すなわち、コンタクトプラグＣＰとトレンチゲート電極ＧＥとは、互いに離間しており、電気的に分離されている。
【００４５】
次に、図１４に示すように、層間絶縁膜ＩＬの上面上およびコンタクトプラグＣＰの上面上に、例えばスパッタリング法を用いて金属膜を堆積する。その後、フォトリソグラフィ技術およびエッチング法を用いて当該金属膜を加工することで、当該金属膜からなる配線Ｍ１を形成する。配線Ｍ１は、例えば主にＡｌ（アルミニウム）膜からなる。配線Ｍ１は、コンタクトプラグＣＰの上面に接続されており、コンタクトプラグＣＰを介してソース領域ＳＲに電気的に接続されている。すなわち、後述するＭＯＳＦＥＴの動作時には、配線Ｍ１およびコンタクトプラグＣＰを介してソース領域ＳＲに電圧を印加する。
【００４６】
続いて、半導体基板ＳＢの主面の反対側の裏面に対し、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））をイオン注入法などにより導入する。これにより、半導体基板ＳＢの裏面にｎ型の半導体領域であるドレイン領域ＤＲを形成する。ドレイン領域ＤＲは、半導体基板ＳＢの裏面から、半導体基板ＳＢの主面側に向かって所定の深さで形成された領域であり、溝Ｄ１の底部には達していない。
【００４７】
これにより、トレンチゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲを含むトレンチ型のＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）が形成され、本実施の形態の半導体装置が略完成する。ｎ型半導体領域であるソース・ドレイン領域を有する当該ＭＯＳＦＥＴは、ｎ型のＭＯＳＦＥＴである。トレンチ型のＭＯＳＦＥＴは、トレンチゲート電極ＧＥを備えていることにより、高耐圧素子として使用することが可能な素子である。
【００４８】
＜本実施の形態の効果について＞
以下に、本実施の形態の半導体装置の製造方法の効果について、比較例である図１５および図１６を用いて説明する。図１５および図１６は、比較例である半導体装置の製造工程中の断面図である。上記の本実施の形態と比較例とでは、トレンチゲート電極形成用のポリシリコン膜に対するエッチバックの方法が異なる。
【００４９】
トレンチ型のＭＯＳＦＥＴの製造方法である比較例の半導体装置の製造方法では、まず、図１〜図６を用いて説明した工程と同様の工程を行う。すなわち、後にトレンチゲート電極となるポリシリコン膜ＰＳに対し、ポリシリコン膜ＰＳ上のリン膜から熱拡散法によりＰ（リン）を拡散させた後、ウェットエッチングを行うことで、ポリシリコン膜ＰＳの上面に形成された酸化シリコン膜ＩＦ２を除去する。
【００５０】
次に、図１５に示すように、ポリシリコン膜ＰＳの上面をドライエッチング法にエッチバックすることで、絶縁膜ＩＦ１の上面を露出させ、これにより溝Ｄ１内のポリシリコン膜ＰＳからなるトレンチゲート電極ＧＥを形成する。このとき、ポリシリコン膜ＰＳの上面に対して行う当該ドライエッチングは、Ｃｌ２ガス、ＨＢｒガスまたはＳＦ６ガスを用いて行う。また、それらのいずれかのガスに、Ｏ２ガスを加えてエッチングを行ってもよい。
【００５１】
当該ドライエッチングを、Ｃｌ２ガス、ＨＢｒガスまたはＳＦ６ガスを用いて行う理由は、シリコンに対するエッチング速度は速く、ポリシリコン膜ＰＳの下地である絶縁膜ＩＦ１を構成する酸化シリコンに対する選択比を確保できるためである。当該エッチングの、酸化シリコンに対する選択比は２．５程度である。
【００５２】
ここで、図６を用いて説明したウェットエッチング工程では、ポリシリコン膜ＰＳの上面上の酸化シリコン膜ＩＦ２を除去することができるが、ポリシリコン膜ＰＳから露出していない酸化シリコン膜ＩＦ３を除去することができない。よって、比較例では、酸化シリコン膜ＩＦ３が残った状態で、図１５を用いて説明したエッチバックを行っている。この場合、酸化シリコンに対して選択比を有する条件でドライエッチングを行うため、酸化シリコン膜ＩＦ３がエッチングを阻害する層となる。
【００５３】
このため、エッチバックにより絶縁膜ＩＦ１の上面の一部を露出した時点でエッチングを止めると、酸化シリコン膜ＩＦ３が形成されていた箇所の下では、半導体基板ＳＢの主面上に除去されずにポリシリコン膜ＰＳの一部が、トレンチゲート電極ＧＥの一部として残ることが考えられる。つまり、ポリシリコン膜ＰＳの上面に凹凸が生じ、トレンチゲート電極ＧＥの一部が、溝Ｄ１の外に形成される虞がある。当該比較例では、トレンチゲート電極ＧＥの一部が、互いに隣り合う溝Ｄ１同士の間の半導体基板ＳＢの主面の直上に覆い被さるように残存している構造を示している。
【００５４】
次に、図１６に示すように、図９〜図１４を用いて説明した工程と同様の工程を行うことで、トレンチ型のＭＯＳＦＥＴを備えた比較例の半導体装置が略完成する。すなわち、ソース領域ＳＲ、溝Ｄ２、コンタクトプラグＣＰおよびドレイン領域ＤＲなどを形成する。ここで、上記のようにトレンチゲート電極ＧＥの一部が溝Ｄ１の外に形成されている場合、ソース領域ＳＲの直上にトレンチゲート電極ＧＥが形成されるため、ソース領域ＳＲに接続されたコンタクトプラグＣＰと、ソース領域ＳＲ上のトレンチゲート電極ＧＥとが接触し、これによりゲート・ソース間で短絡が生じる。つまり、図１５を用いて説明したエッチバック工程で酸化シリコン膜ＩＦ３（図６参照）がエッチングの阻害膜となることで、エッチング不良が生じ、これに起因して短絡が起きることにより、ＭＯＳＦＥＴが正常に動作しなくなる。すなわち、半導体装置の信頼性が低下する。
【００５５】
また、トレンチゲート電極ＧＥの一部とコンタクトプラグＣＰとが接触しなくても、トレンチゲート電極ＧＥの一部がソース領域ＳＲの直上に形成され、コンタクトプラグＣＰの近くに形成されることで、ゲート・ソース間の耐圧が低下し、これにより半導体装置の信頼性が低下する。
【００５６】
そこで、本実施の形態の半導体装置の製造方法では、図７を用いて説明したように、シリコンと酸化シリコンとを同等のエッチング速度で除去するため、エッチングガスとしてフルオロカーボンガスまたはヒドロキシフルオロカーボンガスを用いてドライエッチングを行い、これによりポリシリコン膜ＰＳの上部の層（表層）と酸化シリコン膜ＩＦ３とを除去している。つまり、溝Ｄ１内のポリシリコン膜ＰＳのみを残してトレンチゲート電極ＧＥ（図８参照）を形成するために行うエッチバック工程において、エッチングを阻害する層となる酸化シリコン膜ＩＦ３を、絶縁膜ＩＦ１を露出させる際に行うエッチング工程（図８参照）とは異なるエッチング工程（図７参照）を事前に行うことで、エッチング不良の発生を防いでいる。
【００５７】
すなわち、本実施の形態では、ポリシリコン膜ＰＳをエッチバックしてトレンチゲート電極ＧＥを形成するためのドライエッチング工程が、第１ドライエッチング工程（図７参照）と第２ドライエッチング工程（図８参照）とを含んでいる。ここでは、ドライエッチング工程中の初期ステップとして当該第１ドライエッチング工程を行うことで、ポリシリコン膜ＰＳの表層の酸化シリコン膜ＩＦ３を除去している。
【００５８】
また、第１ドライエッチング工程では、ポリシリコン膜ＰＳおよび酸化シリコン膜ＩＦ３のエッチング速度を同等に揃えるため第１ドライエッチング工程での酸化シリコンに対する選択比を０．８〜１．０としている。これにより、第１ドライエッチング工程後のポリシリコン膜ＰＳの上面に凹凸が生じることを防ぐことができる。つまり、エッチング後のポリシリコン膜ＰＳの上面を平坦にすることができる。また、第２ドライエッチング工程では、酸化シリコン膜からなる絶縁膜ＩＦ１に対する選択比を確保するため、酸化シリコンに対する選択比を２．５としている。すなわち、図７を用いて説明した第１ドライエッチング工程の酸化シリコンに対する選択比は、図８を用いて説明した第２ドライエッチング工程の酸化シリコンに対する選択比よりも小さい。
【００５９】
本実施の形態では、第１ドライエッチング工程により、ポリシリコン膜ＰＳの表層の酸化シリコン膜を全て除去することができるため、後に行う第２ドライエッチング工程において、エッチングを酸化シリコン膜に阻害されることなく行うことができる。その結果、ポリシリコン膜ＰＳ（トレンチゲート電極ＧＥ）の上面に凹凸が生じることと、トレンチゲート電極ＧＥの一部が溝Ｄ１の外の半導体基板ＳＢの主面上に残ることに起因して、図１４に示すトレンチゲート電極ＧＥとソース領域ＳＲとの間で短絡することと、トレンチゲート電極ＧＥとソース領域ＳＲとの間で耐圧が低下することとを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【００６０】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
例えば、上記実施の形態では、ｎ型のＭＯＳＦＥＴを形成する場合について説明したが、ｐ型のソース・ドレイン領域を備えたｐ型のＭＯＳＦＥＴに対して本願発明を適用することもできる。
【符号の説明】
【００６２】
ＣＰ    コンタクトプラグ
Ｄ１、Ｄ２    溝
ＤＲ    ドレイン領域
ＧＥ    トレンチゲート電極
ＩＦ１    絶縁膜
ＩＦ２、ＩＦ３    酸化シリコン膜
ＰＳ    ポリシリコン膜
ＳＢ    半導体基板
ＳＲ    ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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