(57)【要約】      （修正有）【課題】微細な回路パターンを備えたプリント回路基板を提供する。【解決手段】中心回路層２０及び中心回路層２０から両側方向にそれぞれ積層された一対の対向回路層３０、４０を備えた第１回路層１０と、第１回路層１０の一面に積層された第２回路層５０とを有する。第２回路層５０は、第１回路層１０よりも微細な回路パターンを備える。第1回路層１０は、プリント回路基板全体でのベース基板の役割を持ち、コアレス構造で、補強層を中心に配置しない構造を有する。【選択図】図１
2018032850.tif 000002
【特許請求の範囲】
【請求項１】
中心回路層及び前記中心回路層から両側方向にそれぞれ積層された一対の対向回路層を備えた第１回路層と、
前記第１回路層の一面に積層された第２回路層と、を含み、
前記第２回路層は、前記第１回路層よりも微細な回路パターンを備えたプリント回路基板。
【請求項２】
前記一対の対向回路層は、同数の回路層を有する請求項１に記載のプリント回路基板。
【請求項３】
前記第１回路層の他面に積層されたソルダーレジスト層をさらに含む請求項１または請求項２に記載のプリント回路基板。
【請求項４】
前記ソルダーレジスト層は、
前記第２回路層に対応する熱膨脹係数または強度を有する請求項３に記載のプリント回路基板。
【請求項５】
前記第１回路層の絶縁材は、熱硬化性樹脂で構成され、
前記第２回路層の絶縁材は、感光性樹脂で構成される請求項１から請求項４のいずれか１項に記載のプリント回路基板。
【請求項６】
前記第２回路層に複数の電子素子が搭載され、
前記第２回路層は、前記複数の電子素子に接続する複数の接続パッドをさらに含み、
前記電子素子の端領域に配置された前記接続パッドの少なくとも一部は、前記電子素子の中心領域の前記接続パッドよりも微細なピッチに形成される請求項１から請求項５のいずれか１項に記載のプリント回路基板。
【請求項７】
前記端領域においての前記接続パッドのピッチは、５５μｍ以下である請求項６に記載のプリント回路基板。
【請求項８】
前記第２回路層に電子素子が搭載され、
前記第２回路層は、前記電子素子と前記第１回路層とを接続させる再配線回路パターンを備えた請求項１から請求項７のいずれか１項に記載のプリント回路基板。
【請求項９】
前記第２回路層は、スタックビアを含む請求項１から請求項８のいずれか１項に記載のプリント回路基板。
【請求項１０】
前記第２回路層は、接続パッドをさらに含み、
前記接続パッドは、フィン形状の金属ポストを含む請求項１から請求項９のいずれか１項に記載のプリント回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント回路基板（Ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）に関する。
【背景技術】
【０００２】
近年コンピューター産業の発達により、高い性能を有しながらもより低いコストで生産できる集積回路（ダイ、ｄｉｅ）に関する技術が発達されている。これにより、ダイが実装される様々なプリント回路基板に関する技術も開発されている。
【０００３】
さらに、プリント回路基板に直接回路を実装するために、様々なインターポーザ基板が開発されて使用されている。しかし、主にシリコン基板を基盤にして形成されるインターポーザ基板は、価格が高くて、インターポーザを再びプリント回路基板に実装しなければならないという困難があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８７５４５１４号明細書
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の一側面によれば、中心回路層及び中心回路層から両側方向にそれぞれ積層された一対の対向回路層を備えた第１回路層と、第１回路層の一面に積層された第２回路層と、を含み、第２回路層は、第１回路層よりも微細な回路パターンを備えたプリント回路基板が提供される。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施例に係るプリント回路基板を示す図である。
【図２】本発明の一実施例に係るプリント回路基板においての電子素子の配置を例示する図である。
【図３】図１のＡ領域を拡大して接続パッドのピッチを説明するための図である。
【図４】本発明の一実施例に係るプリント回路基板においてのスタックビアの構造を説明するための図である。
【図５】本発明の一実施例に係るプリント回路基板の製造方法の一工程を例示する図である。
【図６】本発明の一実施例に係るプリント回路基板の製造方法の一工程を例示する図である。
【図７】本発明の一実施例に係るプリント回路基板の製造方法の一工程を例示する図である。
【図８】本発明の一実施例に係るプリント回路基板の製造方法の一工程を例示する図である。
【発明を実施するための形態】
【０００７】
本発明に係るプリント回路基板の実施例を添付図面を参照して詳細に説明し、添付図面を参照して説明するに当たって、同一または対応する構成要素には同一の図面符号を付し、これに対する重複説明を省略する。
【０００８】
また、以下に使用する「第１」、「第２」等のような用語は、同一または対応する構成要素を区別するための識別記号に過ぎず、同一または対応する構成要素が、第１、第２等の用語により限定されることはない。
【０００９】
また、「結合」とは、各構成要素の間の関係において、各構成要素の間に物理的に直接接触して一体化されている場合のみを意味するものではなく、他の構成が各構成要素の間に介在され、該他の構成を介して構成要素が一体化されている場合まで包括する概念として使用する。
【００１０】
図１は、本発明の一実施例に係るプリント回路基板を示す断面図である。図２は、本発明の一実施例に係るプリント回路基板においての電子素子の配置を例示する図である。
【００１１】
図１を参照すると、本発明の一実施例に係るプリント回路基板は、中心回路層２０及び一対の対向回路層３０、４０を備えた第１回路層１０と、第２回路層５０とを含み、第２回路層５０は、第１回路層１０よりも微細な回路パターンを備える。
【００１２】
第１回路層１０は、プリント回路基板全体でのベース基板の役割をすることができる。第１回路層１０は、プリント回路基板に搭載される電子素子５、６、６'の機能に必要とされる様々な回路を含み、一面に積層される第２回路層５０を支持することができる。
【００１３】
第１回路層１０は、コアレス構造、すなわち別途の補強層を中心に配置しない構造を有することができる。本実施例の第１回路層１０は、コアレス構造を有しながらも反りを効果的に防止するために、中心部に対して対称構造を有することができる。具体的に、第１回路層１０は、中心回路層２０及び中心回路層２０から両側方向にそれぞれ積層された一対の対向回路層３０、４０を有することができる。
【００１４】
図１を参照すると、中心回路層２０は、下から上へ積層された構造を有することができる。ここで、中心回路層２０の上に積層された対向回路層３０は、また下から上へ積層された構造を有する一方、中心回路層２０の下に積層された対向回路層４０は、逆に上から下へ積層された構造を有することができる。すなわち、一対の対向回路層３０、４０は、中心回路層２０を中にして互いに対向する構造である。一対の対向回路層３０、４０は、互いに反対の積層方向を有するので、積層により発生する反りが互いに反対方向に作用して相殺することができる。
【００１５】
一対の対向回路層３０、４０は、中心回路層２０を基準にして略対称する構造的特徴を有することができる。例えば、一対の対向回路層３０、４０は、同数の層を有したり、略同一の厚さや材質で形成されることができる。また、一対の対向回路層３０、４０は、中心回路層２０を基準にして略対称形態の回路パターン３５、４５を内部に含むこともでき、一対の対向回路層３０、４０は、互いに類似の回路密度を有することができる。
【００１６】
第２回路層５０は、第１回路層１０の一面に積層され、第１回路層１０よりも微細な回路パターン５５を有する。
【００１７】
第２回路層５０は、微細な回路パターン５５を備え、プリント回路基板に実装される複数の電子素子５、６、６'を互いに電気的に接続させる電子素子間のインターコネクション（ｄｉｅ  ｔｏ  ｄｉｅ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）を行うことができる。
【００１８】
電子素子５、６、６'は、集積回路として複数の電子素子５、６、６'を互いに接続させるために小さな空間に非常に密集した接続回路を必要とする。
【００１９】
第２回路層５０は、高密度の微細な回路パターン５５を備え、プリント回路基板に実装される複数の電子素子５、６、６'を互いに接続させることができる。
【００２０】
また、第２回路層５０は、複数の電子素子５、６、６'の接続を広く分散する再配線回路パターンを含むことができる。例えば、電子素子５、６、６'に接続される接続パッド５５ａ、５５ｂ（図３参照）をファンアウト（ｆａｎ−ｏｕｔ）させるファンアウト回路パターンを含むことができる。すなわち、第２回路層５０の一面に稠密に形成された接続パッド５５ａ、５５ｂを高密度の微細な回路パターン５５を介して第１回路層１０に広く分散させることができる。ここで、接続パッド５５ａ、５５ｂは、各電子素子５、６、６'の規格に合わせて第２回路層５０の外層に形成可能である。
【００２１】
第２回路層５０においての回路パターンの幅と回路間の間隔は、第１回路層１０に形成される回路パターンの幅と回路間の間隔に比べて微細に形成される。例えば、第２回路層５０は、半導体工程等により形成可能であり、第１回路層１０は、ＳＡＰ工程（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ）、Ｍ−ＳＡＰ工程（Ｍｏｄｉｆｉｅｄ  Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ）またはテンティング（ｔｅｎｔｉｎｇ）工程等の基板工程により形成可能である。または、第２回路層５０を、基板工程中、相対的に精密なＳＡＰ工程により形成し、第１回路層１０は、相対的に精密性の劣るＭ−ＳＡＰ工程またはテンティング工程等により形成することが可能である。
【００２２】
第２回路層５０の絶縁材５２は、感光性樹脂で構成されることができる。
【００２３】
感光性樹脂は、光を用いたパターニング工程により高解像度のパターンを形成することが可能である。よって、感光性樹脂を用いて第２回路層５０に高密度の微細な回路パターン５５を容易に形成することができる。ここで、第１回路層１０の絶縁材２２、３２、４２は、熱硬化性樹脂で構成されることが可能である。本実施例において第１回路層１０には高密度の回路を形成しないため、強度が高くてコストが安価である熱硬化性樹脂を使用することができる。
【００２４】
上述したように、本発明の第２回路層５０は、ウェハのような無機物支持層を含まない。
【００２５】
第１回路層１０と第２回路層５０との有機絶縁層で一体化された有機プリント回路基板である。これにより、第２回路層５０は、一般のビアを用いて第１回路層１０と容易に電気的に接続されることができる。また、シリコンウェハのような支持層を含まない構造を有するため、第２回路層５０の厚さを低減するとともに第１回路層１０により短い電気的経路を実現することができる。
【００２６】
第２回路層５０の他面を介して第１回路層１０と上下に直接的に電気的接続が可能であり、電気的特性が向上され、第２回路層５０の設計自由度を高めることができる。
【００２７】
一方、複数の電子素子５、６、６'の接続のために、第２回路層５０においての一部接続パッド５５ｂの間隔をより微細に設定することができる。
【００２８】
図２を参照すると、プリント回路基板の外層である第２回路層５０の一面に複数の電子素子５、６、６'が搭載され、複数の電子素子５、６、６'が隣接する部分には電子素子５、６、６'を接続させるインターコネクション領域Ｂを設定することができる。インターコネクション領域Ｂにおいては接続パッド５５ｂの間隔をより微細に設定することができる。
【００２９】
図３は、図１のＡ領域を拡大して、接続パッドピッチを説明するための図である。
【００３０】
図１及び図３を参照すると、電子素子５、６、６'に接続する接続パッド５５ａ、５５ｂのうち、インターコネクション領域Ｂに配置された接続パッド５５ｂ、すなわち電子素子５、６、６'の端領域に配置された接続パッド５５ｂの一部は、電子素子の中心領域に配置された接続パッド５５ａよりも微細に形成されることができる。例えば、ＣＰＵと  ＨＢＭ（ｈｉｇｈ  ｂａｎｄｗｉｄｔｈ  ｍｅｍｏｒｙ）との間のインターコネクションのためには、非常に多数の入力／出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子が必要となり、入力／出力端子は、各電子素子の周辺部である端領域に稠密に集中して配置される。第２回路層５０は、異なる密集度を有する入力／出力端子６ａ、６ｂに対応するために、端領域の接続パッド５５ｂのピッチＰ２を他の領域のピッチＰ１よりも小さく形成することができる。具体的に、端領域においての接続パッド５５ｂのピッチＰ２は、約５５μｍまたはそれ以下であり、接続パッド５５ｂに接続している回路の線幅及び線間隔はそれぞれ  ３μｍ以下であることができる。このとき、中心領域の接続パッド５５ａのピッチＰ１は、約１３０μｍであることができる。
【００３１】
また、接続パッド５５ａ、５５ｂは、多数の入力／出力端子に合わせてフィン形状の金属ポスト形態に形成されることができる。フィン形状の金属ポストは、ソルダーの広がりによるショートの問題を防止するに有利である。
【００３２】
第２回路層５０は、微細な回路パターン５５においての層間接続のためにスタックビア構造を有することができる。
【００３３】
図４は、本発明の一実施例に係るプリント回路基板においてのスタック（ｓｔａｃｋ）  ビア構造を説明するための図である。
【００３４】
図４を参照すると、スタックビア５５ｃは、小さいビアを一列に連続に形成して構成されるので、微細な接続パッド５５ａ、５５ｂの形成に対応可能である。小さいビアが形成されている空間であれば、多くの層を貫通するスタックビアも容易に形成することができる。
【００３５】
一方、第１回路層１０の他面には、ソルダーレジスト層６０を積層することができる。
【００３６】
第１回路層１０において一面にのみ第２回路層５０が形成される場合、非対称構造となり、反りが発生するおそれがある。ここで、第１回路層１０の他面に、すなわち第２回路層５０の反対側に第２回路層５０に対応するソルダーレジスト層６０を形成して反りを低減することができる。例えば、ソルダーレジスト層６０は、第２回路層５０に対応する熱膨脹係数または強度を有することができる。ソルダーレジスト層６０の材質または厚さを調整して第２回路層５０と類似の熱膨脹係数または強度を有するようにすることができる。しかし、第１回路層１０の両面に第２回路層５０が形成される場合は、ソルダーレジスト層６０は、両面にすべて形成されるか、省略することが可能である。
【００３７】
図５から図８は、本発明の一実施例に係るプリント回路基板の製造方法を例示する図である。
【００３８】
図５を参照すると、キャリア上に第１回路層１０の中心回路層２０を形成することができる。
【００３９】
キャリアとしてデタッチ（Ｄｅｔａｃｈ）コア基板を使用することができる。  
【００４０】
デタッチコア基板は、ガラスコア層１及び金属層２を含むことができる。また、シード層と分離（ｄｅｔａｃｈｍｅｎｔ）用接着層を含むこともできる。
【００４１】
ガラスコア層１は、ガラス材質が含まれた複合シート、ガラスシート等で形成されることができ、ガラスコア層１の表面に粗度を形成することができる。
【００４２】
シード層は、ガラスコア層１に形成され、分離用接着層を媒介にした金属層２の接着力を高める役割をすることができる。分離用接着層は、金属層２をシード層上に接着させるためのものであって、コアが分離される分離境界層の役割をすることができる。金属層２は、分離用接着層を媒介にしてシード層上に付着されることができる。例えば、本発明の一つの例としてデタッチコア基板を用いて回路基板を製造する場合、工程中にガラスコア層１及びシード層を除去すると残る積層体に金属層２が残存することになる。このとき、積層体に残存する金属層２は、パターン加工されて回路パターンを形成するか、エッチングされて除去することができる。
【００４３】
図６を参照すると、デタッチコア基板から中心回路層２０を分離する。そして、中心回路層２０を中にして一対の対向回路層３０、４０を互いに対向する構造となるように積層することができる。中心回路層２０の上には、また下から上へ一つの対向回路層３０を積層し、中心回路層２０の下には、上から下へ他の一つの対向回路層４０を積層することができる。
【００４４】
このとき、半硬化状態の熱硬化性樹脂で構成されたプリプレグ（ｐｒｅｐｒｅｇ）を順次積層し、プリプレグの間に回路パターン２５、３５、４５を形成して中心回路層２０と対向回路層３０、４０とを形成することができる。
【００４５】
図７を参照すると、第１回路層１０の一面、すなわち、対向回路層３０、４０のうちの一つに第２回路層５０を積層することができる。このとき、感光性樹脂を順次積層し、パターニング工程により感光性樹脂の間に微細な回路パターン５５を形成することで、第２回路層５０を形成することができる。
【００４６】
図８を参照すると、高密度の微細な回路パターン５５を備えた第２回路層５０の一面に電子素子５、６を実装することができる。
【００４７】
一方、図５から図８のプリント回路基板の製造方法は一つの例示に過ぎず、本発明のプリント回路基板の製造方法がこれに限定されることはない。
【００４８】
以上、本発明の一実施例について説明したが、当該技術分野で通常の知識を有する者であれば特許請求の範囲に記載した本発明の思想から逸脱しない範囲内で、構成要素の付加、変更、削除または追加等により本発明を様々に修正及び変更することができ、これも本発明の権利範囲内に含まれるものといえよう。
【符号の説明】
【００４９】
５、６、６'    電子素子
１０            第１回路層
２０            中心回路層
３０、４０      対向回路層
５０            第２回路層
５５ａ、５５ｂ  接続パッド
６０            ソルダーレジスト層
【図１】
2018032850.tif 000003
【図２】
2018032850.tif 000004
【図３】
2018032850.tif 000005
【図４】
2018032850.tif 000006
【図５】
2018032850.tif 000007
【図６】
2018032850.tif 000008
【図７】
2018032850.tif 000009
【図８】
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