(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置されたスーパージャンクション構造を有する半導体装置を次のように構成する。ｎ型カラム領域ＮＣ１は、溝ＤＴ１間に位置するｎ型のエピタキシャル層ＮＥよりなる垂直部と、溝ＤＴ１の側面に配置されたテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥと、を有し、ｐ型カラム領域ＰＣ１は、溝ＤＴ１中に配置された埋め込みｐ型エピタキシャル膜ＥＰＥよりなる。このように、ｐ型カラム領域ＰＣ１が配置される溝ＤＴ１の側壁に、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを設けることにより、ｐ型カラム領域ＰＣ１を逆台形状とすることができ、ｐ型カラム領域ＰＣ１のｐ型不純物濃度のバラツキに対するマージンを向上することができる。また、ｎ型不純物（例えば、Ａｓ）の横方向拡散により、オン抵抗の低減を図ることができる。【選択図】図２
2018041934.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層中に形成された、第１導電型の複数の第１ピラーおよび前記第１導電型と逆導電型の第２導電型の複数の第２ピラーと、
前記半導体層中に形成された、複数の第１溝と、
前記半導体層の上方に形成された半導体素子と、
を有し、
前記第１ピラーと前記第２ピラーは交互に配置され、
前記第２ピラーは、前記第１溝間に位置する前記第２導電型の前記半導体層よりなる第１部と、前記第１溝の側面に配置されたテーパ状の前記第２導電型の埋め込み半導体膜よりなる第２部と、を有し、
前記第１ピラーは、前記第１溝中に配置された前記第１導電型の埋め込み半導体膜よりなる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ピラーの上部の幅は、下部の幅より大きく、
前記第２ピラーの上部の幅は、下部の幅より小さい、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１溝の側面と前記半導体層の底面とのなす角は、８９°以上９０°以下である、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１溝のアスペクト比は、１０以上である、半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第１溝の底部に、前記第２導電型の不純物を有する半導体領域を有し、
前記半導体領域の前記第２導電型の不純物の濃度は、前記半導体層の前記第２導電型の不純物の濃度より高い、半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記半導体層は、チップ領域を複数有するウエハ状の基板上に設けられ、
前記基板のチップ領域間に配置されるスクライブ領域に、前記第２導電型の不純物を有する半導体領域を有し、
前記半導体領域の前記第２導電型の不純物の濃度は、前記半導体層の前記第２導電型の不純物の濃度より高い、半導体装置。
【請求項７】
請求項２記載の半導体装置において、
前記半導体層は、チップ領域を複数有するウエハ状の基板上に設けられ、
前記基板の複数のチップ領域のうちのテストパターン領域に、前記第２導電型の不純物を有する半導体領域を有し、
前記半導体領域の前記第２導電型の不純物の濃度は、前記半導体層の前記第２導電型の不純物の濃度より高い、半導体装置。
【請求項８】
請求項２記載の半導体装置において、
前記半導体素子は、複数の単位セルを有し、
前記単位セルは、
前記第２ピラー上にゲート絶縁膜を介して配置されたゲート電極と、
前記ゲート電極の一方の側に位置する前記第１ピラーの上部に配置されたソース領域と、を有する、半導体装置。
【請求項９】
半導体基板上に形成された半導体層と、
前記半導体層中に形成された、第１導電型の複数の第１ピラーおよび前記第１導電型と逆導電型の第２導電型の複数の第２ピラーと、
前記半導体層を貫通し、前記半導体基板まで到達する、複数の第１溝と、
前記半導体層の上方に形成された半導体素子と、
を有し、
前記半導体基板および前記半導体層は、前記第２導電型であり、前記半導体基板の前記第２導電型の不純物の濃度は、前記半導体層の前記第２導電型の不純物の濃度より高く、
前記第１ピラーと前記第２ピラーは交互に配置され、
前記第２ピラーは、前記第１溝間に位置する前記第２導電型の前記半導体層よりなる第１部と、前記第１溝の側面に配置されたテーパ状の前記第２導電型の埋め込み半導体膜よりなる第２部と、を有し、
前記第１ピラーは、前記第１溝中に配置された前記第１導電型の埋め込み半導体膜よりなる、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１ピラーの上部の幅は、下部の幅より大きく、
前記第２ピラーの上部の幅は、下部の幅より小さい、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１ピラーの下部は、前記半導体基板の表面以上の位置に位置する、半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記第１溝の側面と前記半導体層の底面とのなす角は、８９°以上９０°以下である、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第１溝のアスペクト比は、１０以上である、半導体装置。
【請求項１４】
半導体層中に形成された、第１導電型の複数の第１ピラーおよび前記第１導電型と逆導電型の第２導電型の複数の第２ピラーを有する半導体装置の製造方法であって、
（ａ）主面上に前記第２導電型の半導体層が形成された半導体基板を準備する工程、
（ｂ）前記半導体層中に、複数の第１溝を形成するとともに、前記第１溝間に位置する前記第２導電型の前記半導体層よりなる第１部を形成する工程、
（ｃ）前記第１溝の側面に、テーパ状の前記第２導電型の埋め込み半導体膜よりなる第２部を形成することにより、前記第１部と前記第２部とを有する前記第２ピラーを形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１溝中に、前記第１導電型の埋め込み半導体膜を形成することにより、前記第１ピラーを形成する工程、
を有する、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｂ）工程において形成される前記第１溝は、
前記第１溝の側面と前記半導体層の底面とのなす角が、８９°以上９０°以下であり、
前記第１溝のアスペクト比は、１０以上である、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｂ）工程は、前記半導体層のエッチングと保護膜の堆積を繰り返すことにより前記第１溝を形成した後、水素雰囲気下において熱処理を施す工程を有する、半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、
前記（ｃ）工程は、前記第２導電型の不純物と、前記埋め込み半導体膜の原料ガスと、前記埋め込み半導体膜のエッチングガスを導入しながらエピタキシャル成長により前記第２導電型の埋め込み半導体膜を形成する工程である、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｃ）工程における、前記第２導電型の不純物の供給源は、前記第１溝の底部に設けられた、前記第２導電型の不純物を有する半導体領域である、半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、
前記（ｃ）工程における、前記第２導電型の不純物の供給源は、前記半導体基板のチップ領域間に配置されるスクライブ領域、または、前記半導体基板の複数のチップ領域のうちのテストパターン領域、に設けられた、前記第２導電型の不純物を有する半導体領域である、半導体装置の製造方法。
【請求項２０】
請求項１５記載の半導体装置の製造方法において、
前記（ｂ）工程は、前記半導体層を貫通し、前記半導体基板まで到達する複数の前記第１溝を形成する工程であり、
前記（ｃ）工程における、前記第２導電型の不純物の供給源は、前記第２導電型の不純物の濃度が、前記半導体層より高い前記半導体基板である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、スーパージャンクション構造を有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
パワー半導体装置である縦型パワーＭＯＳＦＥＴにおいて、耐圧を維持しつつオン抵抗を抑制するために、スーパージャンクション構造の採用が検討されている。
【０００３】
例えば、特許文献１には、Ｎ導電型コラムとＰ導電型コラムが当接して交互に配置されたＰＮコラム層を有する半導体装置が開示されている。さらに、特許文献１には、シリコン基板側（底面側）が狭く上方の開口部側が広いテーパ形状のトレンチを形成し、トレンチ内に、シリコンからなるＰ導電型の埋込エピタキシャル層を、不純物濃度がトレンチのシリコン基板側（底面側）で濃く上方の開口部側で薄い分布を有するように形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３０５９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、スーパージャンクション構造を採用した縦型パワーＭＯＳＦＥＴの研究開発に従事しており、その性能の向上について、鋭意検討している。その過程において、スーパージャンクション構造を採用した縦型パワーＭＯＳＦＥＴの性能を向上させるために、その構造や製造方法に関し、更なる改善の余地があることが判明した。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本願において開示される一実施の形態に示される半導体装置は、第１導電型の複数の第１ピラーと、前記第１導電型と逆導電型の第２導電型の複数の第２ピラーが交互に配置され、半導体層中に形成された、複数の第１溝を有する。そして、前記第２ピラーは、前記半導体層中に形成された、複数の前記第１溝間に位置する前記第２導電型の前記半導体層よりなる第１部と、前記第１溝の側面に配置されたテーパ状の前記第２導電型の埋め込み半導体膜よりなる第２部と、を有し、前記第１ピラーは、前記第１溝中に配置された前記第１導電型の埋め込み半導体膜よりなる。
【０００９】
本願において開示される一実施の形態に示される半導体装置の製造方法は、半導体層中に形成された、第１導電型の複数の第１ピラーおよび前記第１導電型と逆導電型の第２導電型の複数の第２ピラーを有する半導体装置の製造方法であり、次の工程を有する。（ａ）主面上に前記第２導電型の前記半導体層が形成された半導体基板を準備する工程、（ｂ）前記半導体層中に、複数の第１溝を形成するとともに、前記第１溝間に位置する前記第２導電型の前記半導体層よりなる第１部を形成する工程、を有する。そして、（ｃ）前記第１溝の側面に、テーパ状の前記第２導電型の埋め込み半導体膜よりなる第２部を形成することにより、前記第１部と前記第２部とを有する前記第２ピラーを形成する工程、（ｄ）前記（ｃ）工程の後、前記第１溝中に、前記第１導電型の埋め込み半導体膜を形成することにより、前記第１ピラーを形成する工程、を有する。
【発明の効果】
【００１０】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１１】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体装置の構成を模式的に示す平面図である。
【図２】実施の形態１の半導体装置の構成を示す断面図である。
【図３】実施の形態１の半導体装置のｐ型カラム領域の構成を示す平面図である。
【図４】実施の形態１のスーパージャンクション構造を示す断面図である。
【図５】実施の形態１のｐ型カラム領域近傍の拡大図である。
【図６】実施の形態１のスーパージャンクション構造の形成工程を示す断面図である。
【図７】溝の深さと耐圧との関係を示すグラフである。
【図８】ボッシュプロセスを示す断面図である。
【図９】溝形状とｐ型カラム領域のｐ型不純物濃度のバラツキに対するマージンを示す図である。
【図１０】高アスペクト比の溝のＳＥＭ写真である。
【図１１】ｐ型カラム領域近傍のＳＥＭ写真である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。
【図２６】実施の形態２のｐ型カラム領域近傍の拡大図である。
【図２７】実施の形態２のスーパージャンクション構造の形成工程を示す断面図である。
【図２８】実施の形態２のスーパージャンクション構造を示す断面図である。
【図２９】実施の形態２の応用例のスーパージャンクション構造を示す断面図である。
【図３０】実施の形態３のｐ型カラム領域近傍の拡大図である。
【図３１】実施の形態３のスーパージャンクション構造の形成工程を示す断面図である。
【図３２】実施の形態３のスーパージャンクション構造を示す断面図である。
【図３３】実施の形態３の応用例２のスーパージャンクション構造を示す断面図である。
【図３４】実施の形態３の半導体装置の構成の他の例を示す断面図である。
【図３５】実施の形態３の半導体装置の構成の他の例を示す平面図である。
【図３６】実施の形態３の半導体装置の構成の他の例を示す平面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１８】
（実施の形態１）
［構造説明］
図１は、本実施の形態の半導体装置の構成を模式的に示す平面図である。図２は、本実施の形態の半導体装置の構成を示す断面図である。図２に示す断面は、例えば、図１のＡ−Ａ部と対応する。本実施の形態の半導体装置（半導体素子）は、縦型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。ＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と呼ばれることもある。図３は、本実施の形態の半導体装置のｐ型カラム領域の構成を示す平面図である。
【００１９】
図１に示すように、本実施の形態の半導体装置（半導体チップ）の上面からの平面視における形状は、矩形状である。そして、本実施の形態の半導体装置は、セル領域ＣＲと、中間領域（ターミネーション部、終端部ともいう）ＴＲと、周辺領域ＰＥＲとを有している。セル領域ＣＲは、略矩形の半導体装置の中央部に配置され、中間領域ＴＲは、セル領域ＣＲの外側を囲むように配置され、周辺領域ＰＥＲは、中間領域ＴＲを囲むように配置されている。
【００２０】
図２および図３に示すように、セル領域ＣＲ、中間領域ＴＲおよび周辺領域ＰＥＲにおいては、それぞれ、ライン状のｐ型カラム領域（ＰＣ１〜ＰＣ３）とライン状のｎ型カラム領域（ＮＣ１〜ＮＣ３）とが交互に周期的に配置された構造体が形成される。このような構造を、スーパージャンクション（Superjunction）構造と言う。図４は、本実施の形態のスーパージャンクション構造を示す断面図である。図４に示すように、ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが交互に周期的に配置された構造体のセル領域ＣＲ上に、パワーＭＯＳＦＥＴが形成されている（図２参照）。
【００２１】
このようなスーパージャンクション構造（図２、図４参照）を採用することで、ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１との境界領域、即ち、縦方向に延びるｐｎ接合から、横方向に空乏層が延びるため、耐圧を確保することができる。特に、パワーＭＯＳＦＥＴのオン抵抗の低減のため、電流通路となるｎ型カラム領域ＮＣ１の不純物濃度を高くすると耐圧が低下しやすく、上記スーパージャンクション構造を採用することで、高耐圧を確保しながら、オン抵抗を低減することができる。
【００２２】
また、セル領域ＣＲだけでなく、中間領域ＴＲおよび周辺領域ＰＥＲにおいても、ｐ型カラム領域（ＰＣ２、ＰＣ３）とｎ型カラム領域（ＮＣ２、ＮＣ３）とを周期的に配置することで、セル領域ＣＲを囲むように空乏層が広がるため、さらに、耐圧を向上させることができる。
【００２３】
ここで、本実施の形態においては、図２および図４に示すように、ｎ型カラム領域（ＮＣ１〜ＮＣ３）は、上底が下底より小さい正台形状であり、ｐ型カラム領域（ＰＣ１〜ＰＣ３）は、上底が下底より大きい逆台形状である。
【００２４】
図５、図６を参照しながら、スーパージャンクション構造についてさらに詳細に説明する。図５は、本実施の形態のｐ型カラム領域近傍の拡大図である。また、図６は、本実施の形態のスーパージャンクション構造の形成工程を示す断面図である。
【００２５】
図５に示すように、ｎ型カラム領域（ＮＣ１〜ＮＣ３）は、エピタキシャル層ＮＥよりなる垂直部と、その側面に配置されたテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部とを有する。よって、前述したように、ｎ型カラム領域（ＮＣ１〜ＮＣ３）は、上底が下底より小さい正台形状となり、ｐ型カラム領域（ＰＣ１〜ＰＣ３）は、上底が下底より大きい逆台形状となる。
【００２６】
このようなスーパージャンクション構造は、次のようにして形成することができる。例えば、図６（Ａ）に示すように、主面（表面、上面）上にｎ型半導体層からなるエピタキシャル層ＮＥを形成した半導体基板１Ｓを、所望の形状のハードマスクＨＭをマスクとしてエッチングすることにより、溝（トレンチともいう）ＤＴを形成する。例えば、溝ＤＴの開口幅は、４μｍ程度、深さＤは、５０μｍ程度である。また、図４に示す溝（ＤＴ１、ＤＴ２、ＤＴ３）間の幅は、４μｍ程度である。なお、溝（ＤＴ１、ＤＴ２、ＤＴ３）の開口幅は、２〜５μｍ、溝（ＤＴ１、ＤＴ２、ＤＴ３）の深さは、４０〜６０μｍの範囲で調整可能である。また、溝（ＤＴ１、ＤＴ２、ＤＴ３）間の幅は、２〜５μｍの範囲で調整可能である。
【００２７】
溝ＤＴの側面と半導体基板１Ｓの表面とのなす角θ１は、８９°以上９０°以下である。別の言い方をすれば、溝ＤＴの側面とエピタキシャル層ＮＥの底面とのなす角θ１は、８９°以上９０°以下である。このように、高アスペクト比（１０以上）であって、溝の側面と半導体基板１Ｓの表面とのなす角θ１がほぼ垂直の溝ＤＴを形成する。このような溝ＤＴを形成するためのエッチング方法としては、ボッシュプロセスを用いることが好ましい。このボッシュプロセスは、エッチング（例えば、ＳＦ６によるエッチング）と保護膜の堆積（例えば、Ｃ４Ｆ８による成膜）を繰り返す方法である。なお、アスペクト比は、エッチング深さＤ／開口幅Ｗで定義される。
【００２８】
次いで、図６（Ｂ）に示すように、溝ＤＴの側面（側壁）に、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成する。例えば、ｎ型不純物を導入しながらシリコンよりなるエピタキシャル層を成長させる。この際、原料ガスであるシリコン化合物（例えば、ＳｉＨ４）とともに、シリコンのエッチングガス（例えば、ＨＣｌ）を導入しつつ成膜することで、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成することができる。即ち、原料ガスのみでは、溝ＤＴの上部（肩部）に庇状に成膜がなされ、溝上部が塞がる恐れがあるが、エッチングガスの導入により、溝上部の成膜成分をエッチングすることで、溝の底部まで原料ガスが入り込み成膜がなされる。このようにして、側面上部では、埋め込みｎ型エピタキシャル膜ＥＮＥの膜厚が小さく（ｔ１）、側面下部では、埋め込みｎ型エピタキシャル膜ＥＮＥの膜厚が大きくなる（ｔ２＞ｔ１）。側面上部とは、溝の深さＤの少なくとも半分より上に位置する埋め込みｎ型エピタキシャル膜ＥＮＥの膜厚とする。
【００２９】
次いで、図６（Ｃ）に示すように、エピタキシャル成長法により、溝ＤＴの内部に、埋め込みｐ型エピタキシャル膜ＥＰＥを形成する。即ち、導入する不純物をｎ型不純物からｐ型不純物に切り替えて、ｐ型不純物を導入しながらエピタキシャル層を成長させる。この際、溝ＤＴの底面、埋め込みｎ型エピタキシャル膜ＥＮＥの側面を覆うように埋め込みｐ型エピタキシャル膜ＥＰＥが成長する。さらに、成長を続けると、図６（Ｄ）に示すように、溝ＤＴの内部が埋め込みｐ型エピタキシャル膜ＥＰＥにより埋め込まれ、さらに、溝ＤＴ間に位置するハードマスクＨＭの高さを超える厚さまで埋め込みｐ型エピタキシャル膜ＥＰＥが成長する。
【００３０】
この後、溝ＤＴ上部の埋め込みｐ型エピタキシャル膜ＥＰＥおよびハードマスクＨＭを除去する。例えば、溝ＤＴ上部の埋め込みｐ型エピタキシャル膜ＥＰＥをハードマスクＨＭをストッパーとして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法を用いて除去し、さらに、残存するハードマスクＨＭをエッチングにより除去する。これにより、ｐ型カラム領域ＰＣと、ｎ型カラム領域ＮＣとから成るスーパージャンクション構造が形成される（図４参照）。
【００３１】
本実施の形態のｎ型カラム領域（ＮＣ１〜ＮＣ３）は、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入されたシリコンなどからなる半導体領域（エピタキシャル層）から構成されている。ｎ型カラム領域（ＮＣ１〜ＮＣ３）を構成する垂直部（エピタキシャル層ＮＥ）のｎ型不純物濃度は、例えば３．０×１０１５／ｃｍ３である。また、ｎ型カラム領域（ＮＣ１〜ＮＣ３）を構成する埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部のｎ型不純物濃度は、例えば５．０×１０１５／ｃｍ３である。
【００３２】
また、本実施の形態のｐ型カラム領域（ＰＣ１〜ＰＣ３）は、ボロン（Ｂ）などのｐ型不純物が導入されたシリコンなどからなる半導体領域（埋め込みｐ型エピタキシャル膜ＥＰＥ）から構成されている。ｐ型カラム領域（ＰＣ１〜ＰＣ３）を構成する半導体領域（埋め込みｐ型エピタキシャル膜ＥＰＥ）のｐ型不純物濃度は、例えば３．０×１０１５／ｃｍ３である。
【００３３】
このように、本実施の形態においては、ｐ型カラム領域ＰＣ１〜ＰＣ３が配置される溝ＤＴ１〜ＤＴ３の側壁に、ｎ型カラム領域ＮＣ１〜ＮＣ３の埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部を設けたので、ｐ型カラム領域ＰＣ１〜ＰＣ３を逆台形状とすることができ、ｐ型カラム領域ＰＣ１〜ＰＣ３のｐ型不純物濃度のバラツキに対するマージンを向上することができる。また、ｎ型不純物（例えば、Ａｓ）の横方向拡散により、オン抵抗の低減を図ることができる。
【００３４】
図７は、溝の深さと耐圧との関係を示すグラフである。横軸は、ｐ型カラム領域の濃度（Ｐ  Ｐｉｌｌａｒ  Ｃｏｎｃ．[ｃｍ−３]）、縦軸は、耐圧（ＢＶｄｓｓ[Ｖ]）を示す。また、グラフ中の数値は、溝の深さ[μｍ]を示す。図７に示すように、ｐ型カラム領域の濃度が同程度の場合、溝の深さが深くなる程、耐圧が向上していることがわかる。
【００３５】
図８は、ボッシュプロセスを示す断面図である。図８（Ａ）に示す、開口幅（上部開口幅）Ｗで、エッチング深さＤの溝ＤＴを形成する方法として、ボッシュプロセスを用いることができる。このボッシュプロセスは、エッチング（例えば、ＳＦ６によるエッチング）と保護膜の堆積（例えば、Ｃ４Ｆ８による成膜）を繰り返す方法である。このようなボッシュプロセスによれば、図８（Ｂ）に示すように、アスペクト比の大きい溝ＤＴを形成することができる。但し、図８（Ｂ）の左図に示すように、溝ＤＴの側面に微小な凹凸が形成される。これについては、水素アニール処理（水素雰囲気下において熱処理を施す処理）をおこなうことによって、溝の側面に微小な凹凸を平滑化することができる。このようなボッシュプロセスおよび水素アニール処理によれば、アスペクト比が１０以上の溝であっても、側面と半導体基板１Ｓの表面とのなす角θ１が、８９°以上９０°以下の溝とすることができる。
【００３６】
しかしながら、溝ＤＴの側面、即ち、ｐ型カラム領域の側面はテーパ形状であることが好ましい。図９は、溝形状とｐ型カラム領域のｐ型不純物濃度のバラツキに対するマージンを示す図である。図９（Ａ）に示すように、側面がほぼ垂直な溝（側面と半導体基板１Ｓの表面とのなす角θ１が、８９°以上９０°以下の溝）と、図９（Ｂ）に示すような側面がテーパである溝（側面と半導体基板１Ｓの表面とのなす角θ１が、８８．５°程度の溝）とについて、上記マージンを検討した、その結果を図９（Ｃ）に示す。図９（Ｃ）のグラフの横軸は、ｐ型カラム領域のｐ型不純物濃度、縦軸は、耐圧である。側面がほぼ垂直な溝のデータであるグラフ（Ａ）においては、耐圧の最高値は大きいものの、ｐ型不純物濃度が少しでもずれると急激に耐圧が低下する。即ち、ｐ型不純物濃度のバラツキに対するマージンが小さい。これに対し、側面がテーパである溝ＤＴのデータであるグラフ（Ｂ）では、ｐ型不純物濃度が若干変化しても、耐圧の低下がなだらかである。このように、溝ＤＴの側面、即ち、ｐ型カラム領域の側面をテーパ形状とすることで、ｐ型カラム領域ＰＣ１のｐ型不純物濃度のバラツキに対するマージンを向上することができる。なお、耐圧については、前述したボッシュプロセスの採用により、溝の深さを大きくすることで改善することができる。
【００３７】
図１０は、本発明者が検討した高アスペクト比の溝のＳＥＭ写真である。図１０（Ｂ）は、図１０（Ａ）の一部の拡大図である。図１０に示すように、ボッシュプロセスおよび水素アニール処理により、アスペクト比が１０以上の溝であっても、溝の側面と半導体基板１Ｓの表面とのなす角θ１が、８９°以上９０°以下の溝を形成することができた。
【００３８】
図１１は、本発明者が検討したｐ型カラム領域近傍のＳＥＭ写真である。図１１に示すように、溝ＤＴの内部に、埋め込みｎ型エピタキシャル膜ＥＮＥおよび埋め込みｐ型エピタキシャル膜ＥＰＥを順次成長させた場合、ｐ型カラム領域の側面がテーパ形状となることが確認できる。
【００３９】
このように、本実施の形態によれば、ｐ型カラム領域ＰＣが配置される溝ＤＴの側壁に、埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部を設けたので、ｐ型カラム領域ＰＣを逆台形状とすることができ、ｐ型カラム領域ＰＣのｐ型不純物濃度のバラツキに対するマージンを向上することができる。
【００４０】
これにより、前述したように、ｐ型カラム領域ＰＣ１〜ＰＣ３のｐ型不純物濃度のバラツキに対するマージンを向上することができ、例えば、不純物を導入しながらシリコンよりなるエピタキシャル層を成長させる際、高精度に不純物濃度を制御する必要がなくなり、制御性が好くなる。また、不純物濃度のバラツキにより耐圧が所望の基準を満たさず不良となることを低減することができる。さらに、バッチ方式により、エピタキシャル層を成長させる場合には、処理ロット全体が不良となる恐れがあり、不純物濃度のバラツキに対するマージンを向上することで、製品歩留まりを向上させることができる。
【００４１】
以下に、図２を参照しながら、各領域における半導体装置の構成を詳しく説明する。
【００４２】
（１）セル領域ＣＲの構造
図２に示すように、セル領域ＣＲには、パワーＭＯＳＦＥＴが形成されている。このパワーＭＯＳＦＥＴは、半導体基板１Ｓ上のエピタキシャル層ＥＰＳの主表面に形成されている。エピタキシャル層ＥＰＳは、複数のｐ型カラム領域（ｐ型ピラー、ピラーともいう）ＰＣ１と複数のｎ型カラム領域（ｎ型ピラー、ピラーともいう）ＮＣ１とから成る。ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とはＸ方向に交互に配置されている。図３に示すように、ｐ型カラム領域ＰＣ１の上面からの平面視における形状は、ライン状（Ｙ方向に長辺を有する矩形状）である。
【００４３】
例えば、ここでは、ｐ型カラム領域ＰＣ１の上部の幅（Ｘ方向の寸法）および奥行き（Ｙ方向の寸法）と、ｎ型カラム領域ＮＣ１の上部の幅（Ｘ方向の寸法）および奥行き（Ｙ方向の寸法）とがそれぞれ同じになるように設計されている。
【００４４】
ｎ型カラム領域ＮＣ１は、前述したように、エピタキシャル層ＮＥよりなる垂直部と、その側面に配置されたテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部とを有する略柱形状をしており、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域（エピタキシャル層）から構成されている。ｎ型カラム領域ＮＣ１と半導体基板１Ｓによって、パワーＭＯＳＦＥＴのドレイン領域が構成されている。ｎ型カラム領域ＮＣ１は、２つのｐ型カラム領域ＰＣ１で挟まれている。複数のｎ型カラム領域ＮＣ１は、それぞれｐ型カラム領域ＰＣ１の上部の幅（Ｘ方向の寸法）だけ離間して配置されている。
【００４５】
ｐ型カラム領域ＰＣ１は、例えば略柱形状をしており、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。ｐ型カラム領域ＰＣ１は、２つのｎ型カラム領域ＮＣ１で挟まれている。複数のｐ型カラム領域ＰＣ１は、それぞれｎ型カラム領域ＮＣ１の上部の幅（Ｘ方向の寸法）だけ離間して配置されている。
【００４６】
このようなｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）の主表面にパワーＭＯＳＦＥＴが形成されている。
【００４７】
パワーＭＯＳＦＥＴは、ｎ型カラム領域ＮＣ１上にゲート絶縁膜ＧＯＸを介して配置されたゲート電極ＧＥを有する。ゲート絶縁膜ＧＯＸとしては、例えば、酸化シリコン膜を用いることができる。また、ゲート絶縁膜ＧＯＸとしては、酸化シリコン膜以外に、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜などを用いてもよい。また、ゲート電極ＧＥとしては、例えば、多結晶シリコン膜を用いることができる。
【００４８】
ゲート電極ＧＥの両側のｐ型カラム領域ＰＣ１の上部にはチャネル領域ＣＨが配置されている。このチャネル領域ＣＨに内包されるようにソース領域ＳＲが配置されている。チャネル領域ＣＨは、例えばボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成され、ソース領域ＳＲは、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域から構成されている。前述したように、ｎ型カラム領域ＮＣ１と半導体基板１Ｓによって、パワーＭＯＳＦＥＴのドレイン領域が構成されている。
【００４９】
パワーＭＯＳＦＥＴのゲート電極ＧＥに電位が印加された場合には、チャネル領域ＣＨに形成された反転層を介して、ソース領域ＳＲからドレイン領域（ｎ型カラム領域ＮＣ１、半導体基板１Ｓ（ＬＲ））に、キャリア（電子）が流れる。言い換えれば、チャネル領域ＣＨに形成された反転層を介して、ドレイン領域（ｎ型カラム領域ＮＣ１、半導体基板１Ｓ（ＬＲ））からソース領域ＳＲに、電流が流れる。
【００５０】
Ｙ方向に延在するゲート電極ＧＥ、その下方のｎ型カラム領域ＮＣ１、およびその両側のソース領域ＳＲを単位セルとし、これらが繰り返し配置されている。複数の単位セルが、並列に接続され、１つのパワーＭＯＳＦＥＴが形成されている。
【００５１】
また、ソース領域ＳＲの中央部分には、エピタキシャル層ＥＰＳの上面からチャネル領域ＣＨに達するボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、例えばボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。このボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。
【００５２】
ゲート電極ＧＥの上面および両側の側面は、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬとしては、例えば、酸化シリコン膜を用いることができる。ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲ上の層間絶縁膜ＩＬは除去されコンタクトホールが形成されている。このコンタクトホールおよび層間絶縁膜ＩＬ上には、ソース電極ＳＥが配置されている。ソース電極ＳＥとしては、例えば、チタンタングステン膜からなるバリア導体膜とその上部のアルミニウム膜からなる主導体膜との積層膜を用いることができる。
【００５３】
これにより、ソース電極ＳＥは、ソース領域ＳＲと電気的に接続されるとともに、ボディコンタクト領域ＢＣを介してチャネル領域ＣＨとも電気的に接続されることになる。このボディコンタクト領域ＢＣは、ソース電極ＳＥとのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨとは同電位で電気的に接続されることになる。
【００５４】
したがって、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、かつｎ型カラム領域ＮＣ１をコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル領域ＣＨとが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないこと意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
【００５５】
ソース電極ＳＥ上には、ソース電極ＳＥを部分的に覆うように、表面保護膜ＰＡＳが配置されている。表面保護膜ＰＡＳとしては、例えば、酸化シリコン膜を用いることができる。ソース電極ＳＥの一部領域は、表面保護膜ＰＡＳから露出している。また、半導体基板１Ｓの裏面（エピタキシャル層ＥＰＳが形成された主面と反対側の面）には、金属膜からなるドレイン電極ＤＥが配置されている。
【００５６】
（２）中間領域ＴＲの構造
図２に示すように、中間領域ＴＲには、ゲート引き出し部ＧＰＵ、ゲート引き出し電極ＧＰＥ、ソース引き出し領域ＳＰＲおよびソース引き出し電極ＳＰＥが形成されている。
【００５７】
ゲート引き出し部ＧＰＵおよびゲート引き出し電極ＧＰＥは、半導体基板１Ｓ上のエピタキシャル層ＥＰＳ上に配置されている。ソース引き出し領域ＳＰＲは、エピタキシャル層ＥＰＳの上部に配置されている。
【００５８】
この中間領域ＴＲにおいても、ｐ型カラム領域ＰＣ２とｎ型カラム領域ＮＣ２とが周期的に配置されている。別の言い方をすれば、図３に示すように、ライン状のｐ型カラム領域ＰＣ１、ＰＣ２とライン状のｎ型カラム領域ＮＣ１、ＮＣ２とが交互に配置された矩形領域のうち、中央部のセル領域ＣＲの外周領域が中間領域ＴＲとなる。このため、中間領域ＴＲのＹ方向に延在する辺（図３の中間領域ＴＲの左右の辺）に沿っては、ライン状のｐ型カラム領域ＰＣ２とライン状のｎ型カラム領域ＮＣ２とが交互に配置されている。また、中間領域ＴＲのＸ方向に延在する辺（図３の上下の辺）に沿っては、セル領域ＣＲから延在するライン状のｐ型カラム領域ＰＣ１とライン状のｎ型カラム領域ＮＣ１のそれぞれの端部が交互に配置されることとなる。
【００５９】
このように、中間領域ＴＲにおけるｐ型カラム領域ＰＣ２とｎ型カラム領域ＮＣ２とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）は、セル領域ＣＲにおけるｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）と同様の構成である。
【００６０】
ゲート引き出し部ＧＰＵは、エピタキシャル層ＥＰＳにゲート絶縁膜ＧＯＸを介して配置されている。このゲート引き出し部ＧＰＵの下方にも、チャネル領域ＣＨが配置されている。そして、このゲート引き出し部ＧＰＵの上面および両側の側面を覆うように層間絶縁膜ＩＬが配置されており、この層間絶縁膜ＩＬの一部にゲート引き出し部ＧＰＵの上面の一部を露出する開口部が形成されている。また、ゲート引き出し部ＧＰＵとしては、ゲート電極ＧＥと同様に、例えば、多結晶シリコン膜を用いることができる。
【００６１】
そして、開口部内を含む層間絶縁膜ＩＬ上に、ゲート引き出し電極ＧＰＥが配置されている。ゲート引き出し電極ＧＰＥとしては、ソース電極ＳＥと同様に、例えば、チタンタングステン膜からなるバリア導体膜とその上部のアルミニウム膜からなる主導体膜との積層膜を用いることができる。
【００６２】
ここで、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されており、ゲート引き出し電極ＧＰＥに印加されたゲート電圧は、ゲート引き出し部ＧＰＵを介して、複数のゲート電極ＧＥのそれぞれに印加される。
【００６３】
エピタキシャル層ＥＰＳの上部には、セル領域ＣＲから延在するチャネル領域ＣＨが形成されている。このチャネル領域ＣＨに内包されるようにソース引き出し領域ＳＰＲが配置されている。ソース引き出し領域ＳＰＲは、ソース領域ＳＲと同様に、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域から構成されている。
【００６４】
上記チャネル領域ＣＨ上を覆うように、エピタキシャル層ＥＰＳの上面上に層間絶縁膜ＩＬが配置されており、この層間絶縁膜ＩＬには、ソース引き出し領域ＳＰＲを露出するように開口部が形成されている。
【００６５】
そして、開口部内を含む層間絶縁膜ＩＬ上に、ソース引き出し電極ＳＰＥが配置されている。ソース引き出し電極ＳＰＥとしては、ソース電極ＳＥと同様に、例えば、チタンタングステン膜からなるバリア導体膜とその上部のアルミニウム膜からなる主導体膜との積層膜を用いることができる。
【００６６】
中間領域ＴＲにおいても、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを部分的に覆うように、酸化シリコン膜からなる表面保護膜ＰＡＳが配置されており、ゲート引き出し電極ＧＰＥの一部領域およびソース引き出し電極ＳＰＥの一部領域は、表面保護膜ＰＡＳから露出している。
【００６７】
（３）周辺領域ＰＥＲの構造
図２に示すように、周辺領域ＰＥＲには、フィールドプレート電極（電極、ダミー電極とも言う）ＦＦＰが形成されている。
【００６８】
フィールドプレート電極ＦＦＰは、半導体基板１Ｓ上のエピタキシャル層ＥＰＳ上に配置されている。
【００６９】
この周辺領域ＰＥＲにおいても、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とが周期的に配置されている。図３に示すように、ライン状のｐ型カラム領域ＰＣ１、ＰＣ２とライン状のｎ型カラム領域ＮＣ１、ＮＣ２とが交互に配置された矩形領域（セル領域ＣＲおよび中間領域ＴＲ）の外周領域が周辺領域ＰＥＲとなる。そして、周辺領域ＰＥＲのＹ方向に延在する辺（図３の左右の辺）に沿っては、Ｙ方向に延在するライン状のｐ型カラム領域ＰＣ３とライン状のｎ型カラム領域ＮＣ３とが交互に配置されている。また、中間領域ＴＲのＸ方向に延在する辺（図３の中間領域ＴＲの上下の辺）に沿っては、Ｘ方向に延在するライン状のｐ型カラム領域ＰＣ３とライン状のｎ型カラム領域ＮＣ３とが交互に配置されている。
【００７０】
また、この周辺領域ＰＥＲのｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とは、セル領域ＣＲや中間領域ＴＲのｐ型カラム領域ＰＣ１、ＰＣ２やｎ型カラム領域ＮＣ１、ＮＣ２の幅と同じになるように設計されている。
【００７１】
このような、周辺領域ＰＥＲのｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とからなる層（エピタキシャル層ＥＰＳ）の上に、フィールドプレート電極ＦＦＰが形成されている（図２）。フィールドプレート電極ＦＦＰとしては、ゲート電極ＧＥと同様に、例えば、多結晶シリコン膜を用いることができる。フィールドプレート電極ＦＦＰ上は、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬ上には、酸化シリコン膜からなる表面保護膜ＰＡＳが配置されている。このように、フィールドプレート電極ＦＦＰを設けることにより、電界集中を緩和し、耐圧を向上させることができる。
【００７２】
フィールドプレート電極ＦＦＰは、例えば、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３の境界の上方に配置され、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３と同様に、ライン状に配置される。
【００７３】
なお、セル領域ＣＲ、中間領域ＴＲおよび周辺領域ＰＥＲに形成される部材は上記のものに限られず、他の部材を配置してもよい。例えば、周辺領域ＰＥＲにガードリングなどを設けてもよい。
【００７４】
［製法説明］
次いで、図１２〜図２５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。図１２〜図２５は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。本実施の形態の半導体装置は、いわゆる「トレンチフィル法」と呼ばれる方法を用いて製造される。
【００７５】
まず、図１２に示すように、主面（表面、上面）上にｎ型半導体層からなるエピタキシャル層ＮＥを形成した半導体基板１Ｓを用意する。例えば半導体基板１Ｓは、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を単結晶シリコンに導入することにより形成されている。また、エピタキシャル層ＮＥのｎ型不純物濃度は、例えば３．３×１０１５／ｃｍ３程度であり、エピタキシャル層ＮＥの厚さは、例えば４０μｍ〜６０μｍ程度である。
【００７６】
次いで、図１３および図１４に示すように、エピタキシャル層ＮＥ上にハードマスクＨＭを形成する。例えば、エピタキシャル層ＮＥ上に、ハードマスクＨＭとして、酸化シリコン膜を形成し、さらにその上にフォトレジスト膜（図示せず）を形成し、露光、現像する。これにより、エピタキシャル層ＮＥ上のｎ型カラム領域（ＮＣ１〜ＮＣ３）の形成領域にフォトレジスト膜が残存する。次いで、フォトレジスト膜をマスクとしてハードマスク（酸化シリコン膜）ＨＭをエッチングし、フォトレジスト膜をアッシングなどにより除去する。このように、露光、現像により所望の形状に加工したフォトレジスト膜などをマスクとして、エッチングを行うことにより、下層の膜を所望の形状に加工することをパターニングという。
【００７７】
次いで、ハードマスク（酸化シリコン膜）ＨＭをマスクとしてエピタキシャル層ＮＥをエッチングする。これにより、ｐ型カラム領域（ＰＣ１〜ＰＣ３）の形成領域のエピタキシャル層ＮＥが除去され、溝（トレンチともいう、ＤＴ１〜ＤＴ３）が形成される。エッチング方法としては、前述したボッシュプロセスを用いることができる。このボッシュプロセスは、エッチング（例えば、ＳＦ６によるエッチング）と保護膜の堆積（例えば、Ｃ４Ｆ８による成膜）を繰り返す方法である。このボッシュプロセスによれば、高アスペクト比の溝を形成することができる。次いで、例えば９５０℃〜１１００℃程度、例えば１０Ｔｏｒｒ〜７６０Ｔｏｒｒ程度の圧力下であって、水素雰囲気（還元性の雰囲気）中において、例えば３０秒〜２００秒程度、アニール処理（水素アニール）をおこなう。これによって、溝の側面の凹凸が平滑化する。これにより、アスペクト比が１０以上であって、溝の側面と半導体基板１Ｓの表面とのなす角θ１が、８９°以上９０°以下の溝（ＤＴ１〜ＤＴ３）を形成することができる。
【００７８】
セル領域ＣＲのエピタキシャル層ＮＥに形成された溝をＤＴ１と、中間領域ＴＲのエピタキシャル層ＮＥに形成された溝をＤＴ２と、周辺領域ＰＥＲのエピタキシャル層ＮＥに形成された溝をＤＴ３とする。溝ＤＴ１および溝ＤＴ２は、Ｙ方向に延在するライン状であり、溝ＤＴ３は、Ｙ方向またはＸ方向に延在するライン状である（図１４）。
【００７９】
例えば、溝ＤＴ１、溝ＤＴ２および溝ＤＴ３の幅（Ｘ方向またはＹ方向の寸法）および深さ（Ｚ方向の寸法）は、それぞれ、２〜５μｍ、４０〜６０μｍ程度である。そして、これらの溝ＤＴ１、溝ＤＴ２および溝ＤＴ３の間に残存するエピタキシャル層ＮＥが、ライン状のｎ型カラム領域ＮＣ１、ＮＣ２、ＮＣ３の一部となる。例えば、ｎ型カラム領域（ＮＣ１、ＮＣ２、ＮＣ３）の上部の幅（Ｘ方向の寸法）は、２〜５μｍ程度である。また、ｎ型カラム領域（ＮＣ１、ＮＣ２、ＮＣ３）の深さ（Ｚ方向の寸法）は、４０〜６０μｍ程度である。
【００８０】
次いで、図１５に示すように、溝（ＤＴ１〜ＤＴ３）の側面に、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成する。例えば、ｎ型不純物を導入しながらシリコンよりなるエピタキシャル層を成長させる。この際、原料ガスであるシリコン化合物（例えば、ＳｉＨ４）とともに、シリコンのエッチングガス（例えば、ＨＣｌ）を導入しつつ成膜することで、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成することができる。これにより、溝側面においても、側面上部では、埋め込みｎ型エピタキシャル膜ＥＮＥの膜厚が小さく（ｔ１）、側面下部では、埋め込みｎ型エピタキシャル膜ＥＮＥの膜厚が大きくなる（ｔ２＞ｔ１）。ここで言う膜厚（ｔ１、ｔ２）は、図１５に示すＸ方向の幅（長さ）を言う。そして、埋め込みｎ型エピタキシャル膜ＥＮＥの側面と半導体基板１Ｓの表面とのなす角θ２は、例えば８０°以上８９°未満であることが好ましい。
【００８１】
以上の工程により、溝ＤＴ１、溝ＤＴ２および溝ＤＴ３の間に残存するエピタキシャル層ＮＥよりなる略四角柱状の垂直部と、その側面に配置されたテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部とを有するｎ型カラム領域（ＮＣ１〜ＮＣ３）が形成される。別の言い方をすれば、ｎ型カラム領域（ＮＣ１〜ＮＣ３）は、エピタキシャル層ＮＥよりなる略四角柱状の垂直部と、その側面に配置されたテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部よりなる。埋め込みｎ型エピタキシャル膜ＥＮＥのｎ型不純物濃度は、例えば３．３×１０１５／ｃｍ３程度である。埋め込みｎ型エピタキシャル膜ＥＮＥの濃度は、導入するｎ型不純物の流量を調整することで、調整可能である。
【００８２】
次いで、図１６に示すように、エピタキシャル成長法により、溝ＤＴ１、ＤＴ２、ＤＴ３の内部およびエピタキシャル層ＮＥ上に、埋め込みｐ型エピタキシャル膜ＥＰＥを形成する。即ち、導入する不純物をｎ型不純物からｐ型不純物に切り替えて、ｐ型不純物を導入しながらエピタキシャル層を成長させる。この際、溝ＤＴ１、ＤＴ２、ＤＴ３の底面、埋め込みｎ型エピタキシャル膜ＥＮＥの側面を覆うように埋め込みｐ型エピタキシャル膜ＥＰＥが成長し、溝ＤＴ１、ＤＴ２、ＤＴ３の内部が埋め込まれる。また、溝ＤＴ間に位置するハードマスクＨＭの上方や、溝ＤＴ１、ＤＴ２、ＤＴ３が埋め込まれた後の上部にも埋め込みｐ型エピタキシャル膜ＥＰＥが成長する。埋め込みｐ型エピタキシャル膜ＥＰＥのｐ型不純物濃度は、例えば６．０×１０１５／ｃｍ３程度である。
【００８３】
次いで、図１７に示すように、溝ＤＴ１、ＤＴ２、ＤＴ３の上部の埋め込みｐ型エピタキシャル膜ＥＰＥおよびハードマスクＨＭを、ＣＭＰ法やエッチング法などを用いて除去することにより、溝ＤＴ１、ＤＴ２、ＤＴ３の内部に、埋め込みｎ型エピタキシャル膜ＥＮＥおよび埋め込みｐ型エピタキシャル膜ＥＰＥを埋め込む。これにより、埋め込みｐ型エピタキシャル膜ＥＰＥよりなるｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３が形成される。また、別の言い方をすれば、複数のｐ型カラム領域ＰＣ１、ＰＣ２、ＰＣ３と、複数のｎ型カラム領域ＮＣ１、ＮＣ２、ＮＣ３とから成るエピタキシャル層ＥＰＳが形成される。
【００８４】
以上の工程により、セル領域ＣＲおよび中間領域ＴＲにおいては、Ｙ方向に延在するライン状のｐ型カラム領域ＰＣ１、ＰＣ２とＹ方向に延在するライン状のｎ型カラム領域ＮＣ１、ＮＣ２とがＸ方向に交互に周期的に配置された構造体が形成される。また、周辺領域ＰＥＲにおいては、Ｙ方向に延在するライン状のｐ型カラム領域ＰＣ３とＹ方向に延在するライン状のｎ型カラム領域ＮＣ３とがＸ方向に交互に周期的に配置された構造体が形成され、Ｘ方向に延在するライン状のｐ型カラム領域ＰＣ３とＸ方向に延在するライン状のｎ型カラム領域ＮＣ３とがＹ方向に交互に周期的に配置された構造体が形成される（図１８）。
【００８５】
次いで、エピタキシャル層ＥＰＳの主表面に、パワーＭＯＳＦＥＴ、ゲート引き出し部ＧＰＵ、ゲート引き出し電極ＧＰＥ、ソース引き出し領域ＳＰＲ、ソース引き出し電極ＳＰＥおよびフィールドプレート電極ＦＦＰなどを形成する。
【００８６】
例えば、図１９に示すように、チャネル領域ＣＨを形成する。例えば、フォトリソグラフィ技術およびエッチング技術を用いて、チャネル領域ＣＨの形成領域に開口部を有するマスク膜を形成する。次いで、このマスク膜をマスクとして、不純物イオンを注入することにより、チャネル領域ＣＨを形成する。例えば、不純物イオンとして、ボロン（Ｂ）などのｐ型不純物イオンを注入する。これにより、チャネル領域ＣＨとなるｐ型半導体領域を形成することができる。
【００８７】
次いで、上記マスク膜を除去し、エピタキシャル層ＥＰＳ上にゲート絶縁膜ＧＯＸを形成し、さらに、このゲート絶縁膜ＧＯＸ上に導体膜ＰＦ１を形成する。例えば、エピタキシャル層ＥＰＳの表面を熱酸化することにより、ゲート絶縁膜ＧＯＸとして酸化シリコン膜を形成する。次いで、酸化シリコン膜上に、ＣＶＤ法などを用いて、多結晶シリコン膜を堆積する。ゲート絶縁膜ＧＯＸとしては、上記酸化シリコン膜に変えて、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。また、ＣＶＤ法などによりゲート絶縁膜ＧＯＸを形成してもよい。
【００８８】
次いで、図２０に示すように、ｎ型カラム領域ＮＣ１上に、ゲート電極ＧＥを形成する。また、中間領域ＴＲに、ゲート引き出し部ＧＰＵを形成する。また、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とのｐｎ接合上に、フィールドプレート電極ＦＦＰを形成する。例えば、導体膜ＰＦ１上に、ゲート電極ＧＥの形成領域、ゲート引き出し部ＧＰＵの形成領域およびフィールドプレート電極ＦＦＰの形成領域を覆うフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、導体膜ＰＦ１をエッチングする。これにより、ゲート電極ＧＥおよびフィールドプレート電極ＦＦＰを形成する。例えば、図２１に示すように、ゲート電極ＧＥは、ｐ型カラム領域ＰＣ１と同様にライン状に形成され、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されるように形成される。また、フィールドプレート電極ＦＦＰは、ｐ型カラム領域ＰＣ３と同様にライン状に形成される。
【００８９】
次いで、ソース領域ＳＲおよびソース引き出し領域ＳＰＲを形成する。例えば、周辺領域ＰＥＲおよび中間領域ＴＲのソース引き出し領域ＳＰＲの形成領域以外の領域をフォトレジスト膜（図示せず）で覆い、このフォトレジスト膜およびセル領域ＣＲのゲート電極ＧＥをマスクとして、ｎ型不純物イオンを注入する。例えば、不純物イオンとして、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物イオンを注入する。これにより、セル領域ＣＲのゲート電極ＧＥ間にソース領域ＳＲとなるｎ型半導体領域を形成することができる。また、中間領域ＴＲにソース引き出し領域ＳＰＲとなるｎ型半導体領域を形成することができる。セル領域ＣＲに形成された複数のソース領域ＳＲは、中間領域ＴＲに形成されたソース引き出し領域ＳＰＲと電気的に接続されている。
【００９０】
次いで、図２２に示すように、ゲート電極ＧＥ、ゲート引き出し部ＧＰＵおよびフィールドプレート電極ＦＦＰを覆う層間絶縁膜ＩＬを形成する。例えば、ゲート電極ＧＥ等の上に、ＣＶＤ法により、酸化シリコン膜を堆積する。次いで、層間絶縁膜ＩＬ上に、ボディコンタクト領域ＢＣの形成領域、ゲート引き出し部ＧＰＵ上およびソース引き出し領域ＳＰＲ上に開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、セル領域ＣＲの隣り合うゲート電極ＧＥ間に位置するソース領域ＳＲ上の層間絶縁膜ＩＬをエッチングすることにより、開口部を形成する。この際、開口部の底部がエピタキシャル層ＥＰＳの表面より低くなるようにオーバーエッチングを行う。これにより、開口部の底部の側面からソース領域ＳＲが露出する。また、中間領域ＴＲのゲート引き出し部ＧＰＵ上およびソース引き出し領域ＳＰＲの層間絶縁膜ＩＬをエッチングすることにより、開口部を形成する。
【００９１】
次いで、中間領域ＴＲおよび周辺領域ＰＥＲを覆うフォトレジスト膜を形成し、このフォトレジスト膜および層間絶縁膜ＩＬをマスクとして不純物イオンを注入することによりボディコンタクト領域ＢＣを形成する。例えば、不純物イオンとして、ボロン（Ｂ）などのｐ型不純物イオンを注入する。これにより、ボディコンタクト領域ＢＣとなるｐ型半導体領域を形成することができる。ボディコンタクト領域ＢＣは、ソース領域ＳＲの中央部に位置し、その底部はチャネル領域ＣＨに達している。そして、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高い。
【００９２】
次いで、図２３および図２４に示すように、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを形成する。例えば、ボディコンタクト領域ＢＣ、ゲート引き出し部ＧＰＵおよびソース引き出し領域ＳＰＲ上を含む層間絶縁膜ＩＬ上に金属膜を形成する。例えば、チタンタングステン膜とその上部のアルミニウム膜との積層膜をスパッタリング法などにより形成する。次いで、金属膜をパターニングすることにより、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを形成する。セル領域ＣＲのソース電極ＳＥは、ソース領域ＳＲとボディコンタクト領域ＢＣとに電気的に接続される。中間領域ＴＲのゲート引き出し電極ＧＰＥは、ゲート引き出し部ＧＰＵと電気的に接続される。また、中間領域ＴＲのソース引き出し電極ＳＰＥは、ソース引き出し領域ＳＰＲと電気的に接続される。
【００９３】
次いで、図２５に示すように、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを覆うように表面保護膜ＰＡＳを形成する。例えば、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥ等の上に、ＣＶＤ法により、酸化シリコン膜を堆積する。そして、表面保護膜ＰＡＳをパターニングすることにより、ソース電極ＳＥの一部領域と、ゲート引き出し電極ＧＰＥの一部領域と、ソース引き出し電極ＳＰＥの一部領域とを露出させる。この露出部が、外部接続領域（例えば、ゲートパッド、ソースパッド）となる。
【００９４】
次いで、半導体基板１Ｓの主面と反対側（溝の底部側）である裏面を上面とし、半導体基板１Ｓの裏面を研削する。例えば、半導体基板１Ｓとエピタキシャル層ＥＰＳとの厚さの和が、５０〜６０μｍ程度となるように半導体基板１Ｓの裏面を研削し、半導体基板１Ｓを薄膜化する。この研削により、半導体基板１Ｓの裏面と溝（ＤＴ１、ＤＴ２、ＤＴ３）の底面との距離が３〜５μｍ程度となる。
【００９５】
次いで、半導体基板１Ｓの裏面の全面に、ｎ型不純物イオンを注入することにより、ｎ型半導体領域（低抵抗領域）ＬＲを形成する。このように、ｎ型半導体領域ＬＲを形成することにより、後述するドレイン電極ＤＥとｎ型カラム領域（ＮＣ１、ＮＣ２、ＮＣ３）との接続抵抗を低減することができる。このｎ型半導体領域（低抵抗領域）ＬＲは、半導体基板１Ｓの裏面から、溝（ＤＴ１、ＤＴ２、ＤＴ３）の底部まで延在し、そのｎ型不純物濃度は、例えば、１．０×１０１６／ｃｍ３程度である。
【００９６】
次いで、半導体基板１Ｓの裏面に、ドレイン電極ＤＥを形成する。例えば、半導体基板１Ｓの裏面側を上面とし、金属膜をスパッタリング法または蒸着法により形成する。これにより、金属膜よりなるドレイン電極ＤＥを形成することができる。
【００９７】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【００９８】
（実施の形態２）
実施の形態１においては、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを、ｎ型不純物を導入しながら形成した、即ち、チャンバー（処理室）内に、導入されたｎ型不純物が、エピタキシャル膜内に取り込まれ、埋め込みｎ型エピタキシャル膜ＥＮＥを形成したが、オートドープ現象を利用してテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成してもよい。
【００９９】
図２６は、本実施の形態のｐ型カラム領域近傍の拡大図である。また、図２７は、本実施の形態のスーパージャンクション構造の形成工程を示す断面図である。また、図２８は、本実施の形態のスーパージャンクション構造を示す断面図である。なお、スーパージャンクション構造上のパワーＭＯＳＦＥＴの構成や、ｐ型カラム領域およびｎ型カラム領域のレイアウトなどは実施の形態１の場合と同様である。
【０１００】
本実施の形態においては、図２６および図２８に示すように、ｎ型カラム領域ＮＣ（ＮＣ１〜ＮＣ３）は、エピタキシャル層ＮＥよりなる垂直部と、その側面に配置されたテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部とを有する。そして、ｎ型カラム領域（ＮＣ１〜ＮＣ３）は、上底が下底より小さい正台形状であり、ｐ型カラム領域（ＰＣ１〜ＰＣ３）は、上底が下底より大きい逆台形状である。
【０１０１】
ここで、本実施の形態においては、ｐ型カラム領域ＰＣの底部に、高濃度のｎ型半導体領域ＮＰＲが設けられている。この高濃度のｎ型半導体領域ＮＰＲは、埋め込みｎ型エピタキシャル膜ＥＮＥ中のｎ型不純物の供給源である。このように、高濃度のｎ型半導体領域ＮＰＲを設けることで、オートドープ現象、即ち、高濃度のｎ型半導体領域ＮＰＲから拡散したｎ型不純物を、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥに導入することができる。特に、Ａｓは、固相拡散係数が高いためオートドープしやすく、オートドープ用のｎ型不純物として用いて好適である。
【０１０２】
例えば、図２７（Ａ）に示すように、主面（表面、上面）上にｎ型半導体層からなるエピタキシャル層ＮＥを形成した半導体基板１Ｓを、所望の形状のハードマスクＨＭをマスクとしてエッチングすることにより、溝ＤＴを形成する。例えば、溝ＤＴの開口幅は、４μｍ程度、深さ（Ｄ）は、５０μｍ程度である。この溝ＤＴの側面と半導体基板１Ｓの表面とのなす角（θ１）は、８９°以上９０°以下である。このように、高アスペクト比（１０以上）であって、溝ＤＴの側面と半導体基板１Ｓの表面とのなす角θ１がほぼ垂直の溝ＤＴを形成する。このような溝ＤＴを形成するためのエッチング方法としては、実施の形態１において説明したボッシュプロセスを用いることが好ましい。
【０１０３】
次いで、図２７（Ｂ）に示すように、溝ＤＴの底面に、Ａｓなどのｎ型不純物イオンを注入し、高濃度のｎ型半導体領域ＮＰＲを形成する。次いで、溝ＤＴの側面に、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成する。例えば、シリコンよりなるエピタキシャル層を成長させる。この際、原料ガスであるシリコン化合物とともに、シリコンのエッチングガスを導入しつつ成膜することで、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成することができる。ここで、本実施の形態においては、溝ＤＴの底面に高濃度のｎ型半導体領域ＮＰＲを設けているので、ｎ型不純物を導入せずにシリコンを成長させても、溝ＤＴの側面の膜に、ｎ型不純物がオートドープされる。これにより、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成することができる。
【０１０４】
また、ｐ型不純物を導入しながらシリコンを成長させた場合においても、溝ＤＴの側面の膜に、ｎ型不純物がオートドープされるため、ｐ型不純物がｎ型不純物と相殺される。そして、ｎ型不純物のオートドープ濃度が高い場合には、溝ＤＴの側面の膜がｎ型となる。さらに、溝ＤＴの底面への成膜が進むと、高濃度のｎ型半導体領域ＮＰＲからのｎ型不純物は抑制され、ｎ型不純物のオートドープは自動停止する。このようにして、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成しつつ、溝ＤＴの内部に、埋め込みｐ型エピタキシャル膜ＥＰＥを形成することができる（図２７（Ｃ））。即ち、導入する不純物を切り替えることなく、ｐ型不純物を導入しながらエピタキシャル層を成長させるだけで、オートドープによるテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥと、溝ＤＴの内部の、埋め込みｐ型エピタキシャル膜ＥＰＥを連続して形成することができる。高濃度のｎ型半導体領域ＮＰＲのｎ型不純物濃度は、少なくともエピタキシャル層ＮＥのｎ型不純物濃度より高く、例えば８．０×１０１５／ｃｍ３程度である。また、オートドープによるテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥのｎ型不純物濃度は、例えば５．０×１０１５／ｃｍ３程度である。なお、この埋め込みｎ型エピタキシャル膜ＥＮＥのｎ型不純物濃度は、平均濃度であり、例えば、溝ＤＴの側壁近傍は濃く、側壁から離れるにしたがって薄くなるような濃度勾配を有していてもよい。また、埋め込みｐ型エピタキシャル膜ＥＰＥのｐ型不純物濃度は、例えば３．０×１０１５／ｃｍ３程度である。
【０１０５】
なお、もちろん、不純物を導入しない状態で、埋め込みｎ型エピタキシャル膜ＥＮＥを形成した後、ｐ型不純物を導入しつつ、埋め込みｐ型エピタキシャル膜ＥＰＥを形成してもよい。
【０１０６】
この後、溝ＤＴ上部の埋め込みｐ型エピタキシャル膜ＥＰＥおよびハードマスクＨＭを、ＣＭＰ法やエッチング法などを用いて除去する。これにより、ｐ型カラム領域ＰＣと、ｎ型カラム領域ＮＣとから成るスーパージャンクション構造が形成される（図２８参照）。
【０１０７】
このように、本実施の形態においては、オートドープを利用して、溝ＤＴ（ＤＴ１〜ＤＴ３）の側壁に、埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部を容易に設けることができる。また、実施の形態１において詳細に説明したように、この埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部を設けることにより、ｐ型カラム領域ＰＣ１〜ＰＣ３を逆台形状とすることができ、ｐ型カラム領域ＰＣ１のｐ型不純物濃度のバラツキに対するマージンを向上することができる。また、ｎ型不純物（例えば、Ａｓ）の横方向拡散により、オン抵抗の低減を図ることができる。
【０１０８】
（応用例）
図２６〜図２８に示す構成においては、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥの供給源を、溝ＤＴの底面に形成された高濃度のｎ型半導体領域ＮＰＲとしたが、高濃度のｎ型半導体領域ＮＰＲの形成位置に制限はなく、例えば、スクライブ領域やテストパターン領域（ＴＥＧ領域）に設けてもよい。このような領域に設けた高濃度のｎ型半導体領域ＮＰＲをダミーショットと言うことがある。
【０１０９】
チップ領域を複数有するウエハ状の半導体基板において、略矩形のチップ領域間をスクライブ領域といい、このスクライブ領域に沿って半導体基板を切断することにより、チップを個片化することができる。
【０１１０】
このような、スクライブ領域やテストパターン領域（ＴＥＧ領域）に、高濃度のｎ型半導体領域ＮＰＲを設けてもよい。図２９は、本実施の形態の応用例のスーパージャンクション構造を示す断面図である。図２９に示すように、領域１Ｒ（例えば、スクライブ領域やテストパターン領域）に、高濃度のｎ型半導体領域ＮＰＲを設ける。例えば、半導体基板１Ｓの表面に、Ａｓなどのｎ型不純物イオンを注入し、高濃度のｎ型半導体領域ＮＰＲを形成する。その後、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを、高濃度のｎ型半導体領域ＮＰＲからのｎ型不純物の拡散（オートドープ）を利用して形成する。この際、高濃度のｎ型半導体領域ＮＰＲ上にも埋め込みｎ型エピタキシャル膜ＥＮＥが成膜され、ｎ型不純物のオートドープは自動停止する。
【０１１１】
この高濃度のｎ型半導体領域ＮＰＲの形成時期に制限はなく、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥの形成工程前に、露出した状態となっていればよい。また、高濃度のｎ型半導体領域ＮＰＲは、半導体基板１Ｓ中に形成してもよいし、また、エピタキシャル層ＮＥ中に形成してもよい。
【０１１２】
このように、本応用例においても、オートドープを利用して、溝ＤＴ（ＤＴ１〜ＤＴ３）の側壁に、埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部を容易に設けることができる。また、実施の形態１において詳細に説明したように、この埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部を設けることにより、ｐ型カラム領域ＰＣ１〜ＰＣ３を逆台形状とすることができ、ｐ型カラム領域ＰＣ１〜ＰＣ３のｐ型不純物濃度のバラツキに対するマージンを向上することができる。また、ｎ型不純物（例えば、Ａｓ）の横方向拡散により、オン抵抗の低減を図ることができる。
【０１１３】
このように、溝ＤＴ１〜ＤＴ３から離れた領域からでも、拡散したｎ型不純物がエピタキシャル成長の雰囲気中に導入される。よって、例えば、図２８においては、溝ＤＴ１〜ＤＴ３のすべての底部に、高濃度のｎ型半導体領域ＮＰＲを設けたが、溝ＤＴ１〜ＤＴ３のうちの一部の領域（例えば、溝ＤＴ２およびＤＴ３）にのみ、高濃度のｎ型半導体領域ＮＰＲを設けてもよい。この場合においても、溝ＤＴ２およびＤＴ３の底部の高濃度のｎ型半導体領域ＮＰＲからのオートドープにより、溝ＤＴ１〜ＤＴ３のすべての溝の側壁に、埋め込みｎ型エピタキシャル膜ＥＮＥを形成することができる。
【０１１４】
（実施の形態３）
実施の形態２においては、高濃度のｎ型半導体領域ＮＰＲを設け、オートドープ現象を利用してテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成したが、溝の下部の高濃度ｎ型基板ＮＰＳからのオートドープ現象を利用してテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成してもよい。
【０１１５】
図３０は、本実施の形態のｐ型カラム領域近傍の拡大図である。また、図３１は、本実施の形態のスーパージャンクション構造の形成工程を示す断面図である。また、図３２は、本実施の形態のスーパージャンクション構造を示す断面図である。なお、スーパージャンクション構造上のパワーＭＯＳＦＥＴの構成や、ｐ型カラム領域およびｎ型カラム領域のレイアウトなどは実施の形態１の場合と同様である。
【０１１６】
本実施の形態においては、図３０および図３２に示すように、ｎ型カラム領域（ＮＣ１〜ＮＣ３）は、エピタキシャル層ＮＥよりなる垂直部と、その側面に配置されたテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部とを有する。そして、ｎ型カラム領域（ＮＣ１〜ＮＣ３）は、上底が下底より小さい正台形状であり、ｐ型カラム領域（ＰＣ１〜ＰＣ３）は、上底が下底より大きい逆台形状である。
【０１１７】
ここで、本実施の形態においては、ｐ型カラム領域ＰＣが配置される溝ＤＴの底面が、エピタキシャル層ＮＥの下層の高濃度ｎ型基板（高濃度Ａｓ基板）ＮＰＳの表面より低い位置にある。言い換えれば、溝ＤＴは、エピタキシャル層ＮＥを貫通し、高濃度ｎ型基板ＮＰＳまで到達している。このように、溝ＤＴの底部から高濃度ｎ型基板ＮＰＳを露出させた状態で、溝ＤＴの側面の膜を形成しても、ｎ型不純物がオートドープされる。
【０１１８】
例えば、図３１（Ａ）に示すように、主面上にｎ型半導体層からなるエピタキシャル層ＮＥが形成された高濃度ｎ型基板ＮＰＳを準備し、所望の形状のハードマスクＨＭをマスクとしてエッチングすることにより、溝ＤＴを形成する。この際、溝ＤＴの底面は、高濃度ｎ型基板ＮＰＳの表面より低い位置にある。言い換えれば、溝ＤＴの底部（底面および側面の下部）からは高濃度ｎ型基板ＮＰＳが露出している。高濃度ｎ型基板ＮＰＳのｎ型不純物濃度は、少なくともエピタキシャル層ＮＥのｎ型不純物濃度より高く、例えば８．０×１０１５／ｃｍ３程度である。
【０１１９】
例えば、溝ＤＴの開口幅は、４μｍ程度であり、深さ（Ｄ）は、５２μｍ程度である。また、溝ＤＴの底面の位置は、高濃度ｎ型基板ＮＰＳの表面から１〜２μｍ程度の位置である。さらに、この溝ＤＴの側面と半導体基板（ＮＳＰ）の表面とのなす角（θ１）は、８９°以上９０°以下である。このように、高アスペクト比（１０以上）であって、溝の側面と半導体基板（ＮＳＰ）の表面とのなす角（θ１）がほぼ垂直の溝ＤＴを形成する。このような溝ＤＴを形成するためのエッチング方法としては、実施の形態１において説明したボッシュプロセスを用いることが好ましい。
【０１２０】
次いで、図３１（Ｂ）に示すように、溝ＤＴの側面に、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成する。例えば、シリコンよりなるエピタキシャル層を成長させる。この際、原料ガスであるシリコン化合物とともに、シリコンのエッチングガスを導入しつつ成膜することで、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成することができる。ここで、本実施の形態においては、溝ＤＴの底部から高濃度ｎ型基板ＮＰＳが露出しているので、ｎ型不純物を導入せずにシリコンを成長させても、溝ＤＴの側面の膜に、ｎ型不純物がオートドープされる。これにより、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成することができる。また、ｐ型不純物を導入しながらシリコンを成長させた場合においても、溝ＤＴの側面の膜に、ｎ型不純物がオートドープされるため、ｐ型不純物がｎ型不純物と相殺される。そして、ｎ型不純物のオートドープ濃度が高い場合には、溝ＤＴの側面の膜がｎ型となる。さらに、溝ＤＴの底面への成膜が進むと、高濃度のｎ型半導体領域ＮＰＲからのｎ型不純物は抑制され、ｎ型不純物のオートドープは自動停止する。このようにして、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成しつつ、溝ＤＴの内部に、埋め込みｐ型エピタキシャル膜ＥＰＥを形成することができる（図３１（Ｃ））。即ち、導入する不純物を切り替えることなく、ｐ型不純物を導入しながらエピタキシャル層を成長させるだけで、オートドープによるテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥと、溝ＤＴの内部の、埋め込みｐ型エピタキシャル膜ＥＰＥを連続して形成することができる。高濃度ｎ型基板ＮＰＳのｎ型不純物濃度は、前述したとおり、例えば８．０×１０１５／ｃｍ３程度である。また、オートドープによるテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥのｎ型不純物濃度は、例えば５．０×１０１５／ｃｍ３程度である。また、埋め込みｐ型エピタキシャル膜ＥＰＥのｐ型不純物濃度は、例えば３．０×１０１５／ｃｍ３程度である。
【０１２１】
この後、溝ＤＴ上部の埋め込みｐ型エピタキシャル膜ＥＰＥおよびハードマスクＨＭを、ＣＭＰ法やエッチング法などを用いて除去する。これにより、ｐ型カラム領域ＰＣと、ｎ型カラム領域ＮＣとから成るスーパージャンクション構造が形成される（図３２参照）。
【０１２２】
このように、本実施の形態においても、オートドープを利用して、溝ＤＴ（ＤＴ１〜ＤＴ３）の側壁に、埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部を容易に設けることができる。また、実施の形態１において詳細に説明したように、この埋め込みｎ型エピタキシャル膜ＥＮＥよりなるテーパ部を設けることにより、ｐ型カラム領域ＰＣ１〜ＰＣ３を逆台形状とすることができ、ｐ型カラム領域ＰＣ１〜ＰＣ３のｐ型不純物濃度のバラツキに対するマージンを向上することができる。また、ｎ型不純物（例えば、Ａｓ）の横方向拡散により、オン抵抗の低減を図ることができる。
【０１２３】
（応用例１）
図３０〜図３２に示す埋め込みｐ型エピタキシャル膜ＥＰＥの底部は、高濃度ｎ型基板ＮＰＳの表面以上であることが好ましい。別の言い方をすれば、ｐ型エピタキシャル膜ＥＰＥの下部は、高濃度ｎ型基板ＮＰＳの表面以上の位置であることが好ましい。溝ＤＴの深さが深くなり、高濃度ｎ型基板ＮＰＳが深く掘りこまれると、ｐ型エピタキシャル膜ＥＰＥの底部、即ち、ｐ型カラム領域ＰＣの底部が、高濃度ｎ型基板ＮＰＳの表面より低い位置に配置される。このような場合、エピタキシャル層ＥＰＳが、高濃度ｎ型基板ＮＰＳとエピタキシャル層ＮＥとの積層部に形成されることとなり、エピタキシャル層ＮＥより結晶性が低い（例えば欠陥が多い）高濃度ｎ型基板ＮＰＳの欠陥の影響をより受けやすくなる。このため、ｐ型カラム領域ＰＣの底部は、高濃度ｎ型基板ＮＰＳの表面以上の位置であることが好ましい。
【０１２４】
（応用例２）
図３０〜図３２に示す構成においては、溝の下部の高濃度ｎ型基板ＮＰＳからのオートドープ現象を利用した、即ち、溝の下部の高濃度ｎ型基板ＮＰＳを埋め込みｎ型エピタキシャル膜ＥＮＥ中のｎ型不純物の供給源としたが、バッチ方式のエピタキシャル成長においては、ｎ型不純物の供給源となる高濃度ｎ型基板ＮＰＳをチャンバー（処理室）内に配置してもよい。
【０１２５】
図３３は、本実施の形態の応用例２のスーパージャンクション構造を示す断面図である。図３３に示すように、高濃度ｎ型基板ＮＰＳと、溝ＤＴが形成された半導体基板１Ｓとを、チャンバー（処理室）内に配置し、溝ＤＴ１〜ＤＴ３の側壁に、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを、高濃度ｎ型基板ＮＰＳからのｎ型不純物の拡散（オートドープ）を利用して形成する。例えば、シリコンよりなるエピタキシャル層を成長させる。この際、原料ガスであるシリコン化合物とともに、シリコンのエッチングガスを導入しつつ成膜することで、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成することができる。ここで、本応用例においては、チャンバー（処理室）内に、処理基板とは別の高濃度ｎ型基板ＮＰＳを配置しているので、ｎ型不純物を導入せずにシリコンを成長させても、溝ＤＴの側面の膜に、ｎ型不純物がオートドープされる。これにより、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成することができる。
【０１２６】
また、ｐ型不純物を導入しながらシリコンを成長させた場合においても、溝ＤＴの側面の膜に、ｎ型不純物がオートドープされるため、ｐ型不純物がｎ型不純物と相殺される。そして、ｎ型不純物のオートドープ濃度が高い場合には、溝ＤＴの側面の膜がｎ型となる。さらに、溝ＤＴの底面への成膜が進むと、高濃度ｎ型基板ＮＰＳからのｎ型不純物は抑制され、ｎ型不純物のオートドープは自動停止する。このようにして、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥを形成しつつ、溝ＤＴの内部に、埋め込みｐ型エピタキシャル膜ＥＰＥを形成することができる。即ち、導入する不純物を切り替えることなく、ｐ型不純物を導入しながらエピタキシャル層を成長させるだけで、オートドープによるテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥと、溝ＤＴの内部の、埋め込みｐ型エピタキシャル膜ＥＰＥを連続して形成することができる。高濃度ｎ型基板ＮＰＳのｎ型不純物濃度は、少なくともエピタキシャル層ＮＥのｎ型不純物濃度より高く、例えば８．０×１０１５／ｃｍ３程度である。また、オートドープによるテーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥのｎ型不純物濃度は、例えば５．０×１０１５／ｃｍ３程度である。また、埋め込みｐ型エピタキシャル膜ＥＰＥのｐ型不純物濃度は、例えば３．０×１０１５／ｃｍ３程度である。
【０１２７】
なお、図３３においては、溝ＤＴの底面から半導体基板１Ｓが露出しているが、例えば、図２９のように、埋め込みｎ型エピタキシャル膜ＥＮＥによって、溝ＤＴの底面が覆われる状態となってもよい。前述した、図１１に示すＳＥＭ写真は、本応用例に示す工程にて、ｐ型カラム領域およびｎ型カラム領域を形成した場合のＳＥＭ写真である。
【０１２８】
また、本発明者の検討によれば、ｎ型基板としてアンチモン基板を用い、図１３に示す状態、即ち、溝ＤＴ１、ＤＴ２、ＤＴ３の底部からｎ型基板が露出した状態で、溝ＤＴ１、ＤＴ２、ＤＴ３の内部に、埋め込みｐ型エピタキシャル膜（ＥＰＥ）を形成した場合には、オートドープ現象は確認されなかった。よって、オートドープ用のｎ型不純物の供給源（ＮＰＲ、ＮＰＳ）としては、Ａｓを含有することがより好ましい。また、Ａｓの不純物濃度としては、５．０×１０１５／ｃｍ３以上、より好ましくは、８．０×１０１５／ｃｍ３以上とすることが好ましい。
【０１２９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３０】
例えば、上記実施の形態（例えば、図２）においては、スーパージャンクション構造上に形成される半導体素子として、ＭＯＳＦＥＴを示したが、半導体素子に制限はなく、スーパージャンクション構造が採用される半導体素子に広く適用可能である。例えば、スーパージャンクション構造上に、ｐ型の半導体領域とｎ型の半導体領域とを有するダイオードを半導体素子として形成してもよい。
【０１３１】
また、上記実施の形態（例えば、図５、図６）においては、埋め込みｎ型エピタキシャル膜ＥＮＥのテーパの起点（先）が、図３４（Ａ）に示すように、溝ＤＴの上部に位置しているが、テーパの起点（先）Ｐは、溝ＤＴの側面の途中にあってもよい。但し、テーパの起点（先）は、溝の深さの少なくとも半分より上に位置することが好ましい。
【０１３２】
即ち、ｐ型カラム領域（ＰＣ）は、逆台形状である必要はなく、上部の幅が、下部の幅より大きければよい。また、ｎ型カラム領域（ＮＣ）においても、台形状である必要はなく、上部の幅が、下部の幅より小さければよい。ｎ型カラム領域（ＮＣ）の下部の幅とは、ｐ型カラム領域（ＰＣ）の下部間に位置するｎ型の半導体領域の長さを意味する。
【０１３３】
また、上記実施の形態（例えば、図５、図６）においては、溝ＤＴの底面から半導体基板１Ｓが露出しているが、図３４（Ｂ）に示すように、埋め込みｎ型エピタキシャル膜ＥＮＥによって、溝ＤＴの底面が覆われていてもよい。また、上記実施の形態１（例えば、図５）においては、溝ＤＴの底面から半導体基板１Ｓが露出しているが、図３４（Ｃ）に示すように、埋め込みｎ型エピタキシャル膜ＥＮＥによって、溝ＤＴの底面が覆われていてもよい。図３４は、本実施の形態の半導体装置の構成の他の例を示す断面図である。このような、テーパ状の埋め込みｎ型エピタキシャル膜ＥＮＥの形状は、例えば、原料ガスであるシリコン化合物と、シリコンのエッチングガスとの導入割合の調整（例えば、エッチングガスの割合を低くするなど）や、処理基板に印加されるバイアス電位などにより調整することができる。
【０１３４】
また、上記実施の形態（例えば、図３）においては、中間領域ＴＲおよび周辺領域ＰＥＲのｐ型カラム領域ＰＣ２、ＰＣ３を、ライン状（Ｘ方向またはＹ方向に長辺を有する矩形状）としたが、ｐ型カラム領域およびｎ型カラム領域のレイアウト（例えば、図３）に制限はない。例えば、図３５に示すように、ｐ型カラム領域ＰＣ２、ＰＣ３をスパイラル状としてもよい。また、図３６に示すように、ｐ型カラム領域ＰＣ１を、例えば４μｍ角の四角柱状とし、所定の間隔（例えば４μｍ）を置いてアレイ状に配置してもよい。図３５および図３６は、本実施の形態の半導体装置の構成の他の例を示す平面図である。
【符号の説明】
【０１３５】
１Ｒ  領域
１Ｓ  半導体基板
ＢＣ  ボディコンタクト領域
ＣＨ  チャネル領域
ＣＲ  セル領域
Ｄ  深さ
ＤＥ  ドレイン電極
ＤＴ  溝
ＤＴ１  溝
ＤＴ２  溝
ＤＴ３  溝
ＥＮＥ  埋め込みｎ型エピタキシャル膜
ＥＰＥ  埋め込みｐ型エピタキシャル膜
ＥＰＳ  エピタキシャル層
ＦＦＰ  フィールドプレート電極
ＧＥ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＧＰＥ  ゲート引き出し電極
ＧＰＵ  ゲート引き出し部
ＨＭ  ハードマスク
ＩＬ  層間絶縁膜
ＬＲ  ｎ型半導体領域
ＮＣ  ｎ型カラム領域
ＮＣ１  ｎ型カラム領域
ＮＣ２  ｎ型カラム領域
ＮＣ３  ｎ型カラム領域
ＮＥ  エピタキシャル層
ＮＰＲ  高濃度のｎ型半導体領域
ＮＰＳ  高濃度ｎ型基板
Ｐ  起点
ＰＡＳ  表面保護膜
ＰＣ  ｐ型カラム領域
ＰＣ１  ｐ型カラム領域
ＰＣ２  ｐ型カラム領域
ＰＣ３  ｐ型カラム領域
ＰＥＲ  周辺領域
ＰＦ１  導体膜
ＳＥ  ソース電極
ＳＰＥ  ソース引き出し電極
ＳＰＲ  ソース引き出し領域
ＳＲ  ソース領域
ｔ１  膜厚
ｔ２  膜厚
ＴＲ  中間領域
Ｗ  開口幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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