(57)【要約】【課題】フォトレジスト膜をマスクとして用いる際のレジストパターン端の形状崩れを防止して、設計マージンを減少できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、まず、半導体ウエハ１０の第１主面にフォトレジストを塗布してフォトレジスト膜３１を形成する第１工程を行う。次に、フォトレジスト膜３１に、第１開口部を形成する第１マスクパターン３２ａを転写する第２工程を行う。次に、フォトレジスト膜３１に、第１開口部と位置が異なる第２開口部を形成する第２マスクパターン３２ｂを転写する第３工程を行う。次に、第１マスクパターン３２ａおよび第２マスクパターンに基づいてフォトレジスト膜３１を選択的に除去して、フォトレジスト膜３１の第１開口部および第２開口部を有するレジストマスクを形成する第４工程を行う。次に、レジストマスク３１をマスクとして、半導体ウエハ１０に不純物をイオン注入する第５工程を行う。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体ウエハの第１主面にフォトレジストを塗布してフォトレジスト膜を形成する第１工程と、
前記フォトレジスト膜に、第１開口部を形成する第１マスクパターンを転写する第２工程と、
前記フォトレジスト膜に、前記第１開口部と位置が異なる第２開口部を複数形成する第２マスクパターンを転写する第３工程と、
前記第１マスクパターンおよび前記第２マスクパターンに基づいて前記フォトレジスト膜を選択的に除去して、前記フォトレジスト膜の前記第１開口部および前記第２開口部を有するレジストマスクを形成する第４工程と、
前記レジストマスクをマスクとして、前記半導体ウエハに不純物をイオン注入する第５工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２工程の後、前記第３工程の前に、
前記第１マスクパターンに基づいて前記フォトレジスト膜を選択的に除去して、前記フォトレジスト膜に前記第１開口部を形成する工程を含み、
前記第４工程では、前記第２マスクパターンに基づいて前記フォトレジスト膜を選択的に除去して、前記フォトレジスト膜に前記第２開口部を複数形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第４工程の後、前記第５工程の前に、
前記レジストマスクに紫外線を照射する工程、または、前記レジストマスクを加熱する工程を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１開口部と前記第２開口部は離れていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記第２開口部の深さは、前記第１開口部の深さより浅いことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記第２開口部の幅は、前記第１開口部の幅より狭いことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記第２開口部の深さは、０．５μｍ以上１μｍ以下であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
【請求項８】
前記第２開口部の幅は、１μｍ以上３μｍ以下であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記第２マスクパターンの開口幅は、１μｍ以上３μｍ以下であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記第２マスクパターンの開口部は、１μｍ以上３μｍ以下の間隔で並んでいることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置の製造方法。
【請求項１１】
化学増幅型の前記フォトレジストを用いることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置の製造方法。
【請求項１２】
ポジ型の前記フォトレジストを用いることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置の製造方法。
【請求項１３】
ネガ型の前記フォトレジストを用いることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】
前記第１工程の前に、前記半導体ウエハの第１領域に第１半導体素子を形成し、前記半導体ウエハの第２領域に第２半導体素子を形成する素子形成工程をさらに含み、
前記フォトレジスト膜の前記第１開口部は、前記第２領域の形成領域に対応する箇所であることを特徴とする請求項１〜１３のいずれか一つに記載の半導体装置の製造方法。
【請求項１５】
前記第１半導体素子は絶縁ゲート型バイポーラトランジスタであり、
前記第２半導体素子はダイオードであり、
前記素子形成工程では、第１導電型の前記半導体ウエハの第１主面の表面層に、前記絶縁ゲート型バイポーラトランジスタのベース領域および前記ダイオードのアノード領域となる第２導電型半導体領域を形成し、
前記第５工程では、前記半導体ウエハの第１主面から、前記半導体ウエハの、前記第２導電型半導体領域との界面付近に前記不純物を注入することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１半導体素子は絶縁ゲート型バイポーラトランジスタであり、
前記第２半導体素子はダイオードであり、
前記素子形成工程では、第１導電型の前記半導体ウエハの第２主面の表面層に、前記絶縁ゲート型バイポーラトランジスタのベース領域および前記ダイオードのアノード領域となる第２導電型半導体領域を形成し、
前記第５工程では、前記半導体ウエハの第２主面から、前記半導体ウエハの、前記第２導電型半導体領域との界面付近に前記不純物を注入することを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、高加速エネルギーでのイオン注入によりライフタイムキラーとなる不純物欠陥を導入することで特性向上および特性改善を図ったパワーデバイスが開発されている。例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）と当該ＩＧＢＴに逆並列に接続されたＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ：還流ダイオード）とを同一半導体チップに内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）では、ヘリウム（Ｈｅ）を照射してライフタイムキラーとなる欠陥をｎ-型ドリフト領域に形成することが公知である。
【０００３】
図１１、１２は、従来のＲＣ−ＩＧＢＴの構造を示す断面図である。図１１に示す従来のＲＣ−ＩＧＢＴでは、ｎ-型ドリフト領域１０１とｐ型ベース領域１０２との界面付近に、ヘリウム照射による欠陥１１３が形成されている。この欠陥１１３は、ＦＷＤ領域１１２だけでなく、ＩＧＢＴ領域１１１にも形成されている。ＩＧＢＴ領域１１１は、ＩＧＢＴが配置された領域である。ＦＷＤ領域１１２は、ＦＷＤが配置された領域である。また、図１２に示すように、ＩＧＢＴ領域１１１での漏れ電流低減や損失低減を図るために、ＦＷＤ領域１１２のみに欠陥１１４を形成したＲＣ−ＩＧＢＴが提案されている（例えば、下記特許文献１〜３参照。）。
【０００４】
このようなＲＣ−ＩＧＢＴを作製（製造）するにあたって、ｎ+型エミッタ領域１０３やｐ+型コンタクト領域１０４のような拡散領域を選択的に形成するには、各領域に対応する部分が開口したフォトレジスト膜１２１をマスク（遮蔽膜）として半導体ウエハ１１０に不純物がイオン注入１２２される（図１３）。図１３は、フォトレジスト膜をマスクとして用いたイオン注入工程の状態を模式的に示す断面図である。フォトレジスト膜１２１はイオン注入１２２される不純物の飛程に対応した厚さｔ１０１で形成され、通常、リン（Ｐ）やボロン（Ｂ）、砒素（Ａｓ）等がイオン注入１２２される。また、フォトレジスト膜１２１は、イオン注入１２２の後、灰化処理（アッシング）により除去される。
【０００５】
また、下記特許文献２（第００２５〜００２７段落）には、ＦＷＤ領域に対応する部分のみを開口したマスクを用いて、半導体ウエハの所定の深さにヘリウムを選択的に照射することが開示されている。下記特許文献３（第００４５段落）には、所定パターンのフォトレジスト膜を遮蔽膜とし、半導体ウエハにヘリウムを選択的に照射することが開示されている。また、高加速エネルギーでのヘリウム照射やプロトン（Ｈ+）照射のように、不純物の注入（照射）１３２の深さ（飛程）が深く、フォトレジスト膜では遮蔽膜としての機能をなさない場合、メタルマスクやシリコン（Ｓｉ）マスク等のハードマスク１３１を用いる方法が知られている（図１４）。また、下記特許文献４（第００５５、００５８段落、図７、８）には、ＲＣ−ＩＧＢＴにおいて、レジストマスクである第二のマスク１５の導入により、第一のマスク１４の厚さを増大させ、水素またはヘリウム・イオンのインプランテイションを部分的に行うことが開示されている。
【０００６】
図１４、１５は、ハードマスクをマスクとして用いたイオン注入工程の状態を模式的に示す断面図である。図１４に示すように、不純物のイオン注入の遮蔽膜としてハードマスク１３１を用いる場合、半導体ウエハ１１０に予め形成された位置合わせ用マークを基準として半導体ウエハ１１０とハードマスク１３１との位置合わせが行われ、両者が対向する主面同士が接触しないように例えばクリップやネジ（不図示）等で固定される。そして、半導体ウエハ１１０とハードマスク１３１とが固定された状態で、ハードマスク１３１側から高加速エネルギーで不純物を注入１３２することで、所定領域にのみ所定のイオン種の不純物や欠陥が導入される。
【０００７】
例えば、ＲＣ−ＩＧＢＴにおいて、ＦＷＤ領域１１２にのみヘリウム照射による欠陥１１４を導入する場合の製造途中の状態を図１５に示す。図１５に示すように、半導体ウエハ１１０にＩＧＢＴおよびＦＷＤの素子構造を形成した後、半導体ウエハ１１０の裏面（ｐ+型コレクタ領域１０５側の面）に対向するように、例えばクリップやネジ（不図示）等で半導体ウエハ１１０にハードマスク１３１を固定する。そして、ハードマスク１３１をマスクとして半導体ウエハ１１０の裏面からヘリウムを照射することで、ハードマスク１３１の開口部１３１ａからＦＷＤ領域１１２のみにヘリウム照射による欠陥１１４が導入される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１５−１１８９９１号公報
【特許文献２】特開２００８−１９２７３７号公報
【特許文献３】特開２０１４−１３５４７６号公報
【特許文献４】特表２０１１−５０３８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ハードマスク１３１は切削加工やワイヤカット加工等により機械的に加工されるため、開口部１３１ａの位置精度に劣る。また、ハードマスク１３１の開口部１３１ａの加工最小寸法は３００μｍ程度と大きいため、各半導体領域の微細化が難しく、デバイス寸法によっては用いることができない。また、半導体ウエハ１１０とハードマスク１３１との位置合わせ精度は±５０μｍ程度であり、フォトリソグラフィにより形成されるフォトレジスト膜１２１のアライメント精度（±０．３μｍ程度）と比較して精度に劣る。このため、設計マージンを大きく取る必要があり、チップサイズが大きくなることで、１枚の半導体ウエハから切り出し可能なチップ枚数が減少し、コストが増加する。
【００１０】
一方、フォトレジスト膜１２１を遮蔽膜とし、不純物のイオン注入１２２の深さを深くする場合、上述したようにイオン注入１２２する不純物の飛程に対応した厚さｔ１０１でフォトレジスト膜１２１を形成する必要がある。例えば、フォトレジスト膜１２１中の飛程が半導体ウエハ１１０中の飛程の倍となるとする。このとき、半導体ウエハ１１０への不純物のイオン注入１２２の深さが０．５μｍである場合には、フォトレジスト膜１２１の厚さｔ１０１は１．０μｍである。しかし、半導体ウエハ１１０への不純物のイオン注入１２２の深さが例えば５０μｍと深くなる場合、フォトレジスト膜１２１の厚さｔ１０１は１００μｍ以上必要となる。
【００１１】
このように遮蔽膜として用いるフォトレジスト膜（レジストマスク）１２１の厚さｔ１０１を厚くする場合、次の問題が生じる。図１６は、従来の半導体装置の製造方法の一部の工程の概要を示すフローチャートである。フォトレジスト膜１２１を形成する場合、半導体ウエハ１１０の一方の主面１１０ａにフォトレジストを塗布し、半導体ウエハ１１０の一方の主面１１０ａの全面に所定の厚さｔ１０１でフォトレジスト膜１２１を形成する（ステップＳ１１）。次に、露光（ステップＳ１２）、現像（ステップＳ１３）を行う。現像により、露光された部分のフォトレジストが除去され、フォトレジスト膜１２１にレジストパターンが形成される。
【００１２】
次に、イオン注入時の温度上昇により、フォトレジスト膜１２１中の溶媒等が発泡することを防ぐため、ＵＶ（ＵｌｔｒａＶｉｏｌｅｔ：紫外線）キュアまたはポストベークを実施する（ステップＳ１４）。図１７は、端の形状崩れ無しのレジストパターンを模式的に示す断面図である。レジストパターンがこのような場合、フォトレジスト膜１２１の開口部３１ａのみにイオンが注入される。
【００１３】
しかしながら、レジストパターンの残し幅ｗｔ（現像により除去されなかったフォトレジスト膜１２１の幅）が１０μｍ以上となるとＵＶキュアまたはポストベークの実施により、レジストパターンの端に形状崩れが生じる。図１８は、端の形状崩れ有りのレジストパターンを模式的に示す断面図である。このような場合、レジストパターンの端では、所望の膜厚を保てなくなるため、イオンを遮蔽できず、フォトレジスト膜１２１の開口部３１ａ以外の部分３３にもイオンが注入される。例えば、ＲＣ−ＩＧＢＴにおいて、ヘリウムを遮蔽すべき領域にもヘリウムが照射され、ＩＧＢＴ２１の特性が変動する。このため、照射量・照射時の加速電圧・照射イオン種を限定して、現像後ベークを行わずにヘリウム照射を行うか、設計マージンを大きく取る必要がある。
【００１４】
ここで、図１９は、レジストパターン端の形状崩れ幅を模式的に示す断面図である。形状崩れ幅ｗ１０１は、レジストパターン端から、膜厚がフォトレジスト膜１２１の膜厚ｔ１０１になるまでの長さである。また、図２０は、ベーク温度とレジストパターン端の形状崩れ幅との関係を示すグラフである。図２０において、横軸はベーク温度を示し単位は℃である。また、縦軸は形状崩れ幅率を示す。この形状崩れ幅率に膜厚ｔ１０１を乗じたものが形状崩れ幅ｗ１０１となる。例えば、フォトレジスト膜１２１の膜厚ｔ１０１が５０μｍで、１００℃でポストベークを行った場合、形状崩れ幅率は１．５であるため、形状崩れ幅ｗ１０１は、５０×１．５＝７５μｍとなる。このように、ヘリウム照射やプロトン照射のマスクとして、フォトレジスト膜１２１を用いる場合、フォトレジスト膜１２１の厚さｔ１０１を厚くする必要があり、この場合、形状崩れ幅ｗ１０１が大きくなり、その分設計マージンを大きく取る必要があり、製造コストが増加する。
【００１５】
この発明は、上述した従来技術による問題点を解消するため、フォトレジスト膜をマスクとして用いる際のレジストパターン端の形状崩れを防止して、設計マージンを減少できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体ウエハの第１主面にフォトレジストを塗布してフォトレジスト膜を形成する第１工程を行う。次に、前記フォトレジスト膜に、第１開口部を形成する第１マスクパターンを転写する第２工程を行う。次に、前記フォトレジスト膜に、前記第１開口部と位置が異なる第２開口部を複数形成する第２マスクパターンを転写する第３工程を行う。次に、前記第１マスクパターンおよび前記第２マスクパターンに基づいて前記フォトレジスト膜を選択的に除去して、前記フォトレジスト膜の前記第１開口部および前記第２開口部を有するレジストマスクを形成する第４工程を行う。次に、前記レジストマスクをマスクとして、前記半導体ウエハに不純物をイオン注入する第５工程を行う。
【００１７】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程の後、前記第３工程の前に、前記第１マスクパターンに基づいて前記フォトレジスト膜を選択的に除去して、前記フォトレジスト膜に前記第１開口部を形成する工程を含み、前記第４工程では、前記第２マスクパターンに基づいて前記フォトレジスト膜を選択的に除去して、前記フォトレジスト膜に前記第２開口部を複数形成することを特徴とする。
【００１８】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程の後、前記第５工程の前に、前記レジストマスクに紫外線を照射する工程、または、前記レジストマスクを加熱する工程を含むことを特徴とする。
【００１９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１開口部と前記第２開口部は離れていることを特徴とする。
【００２０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２開口部の深さは、前記第１開口部の深さより浅いことを特徴とする。
【００２１】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２開口部の幅は、前記第１開口部の幅より狭いことを特徴とする。
【００２２】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２開口部の深さは、０．５μｍ以上１μｍ以下であることを特徴とする。
【００２３】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２開口部の幅は、１μｍ以上３μｍ以下であることを特徴とする。
【００２４】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２マスクパターンの開口幅は、１μｍ以上３μｍ以下であることを特徴とする。
【００２５】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２マスクパターンの開口部は、１μｍ以上３μｍ以下の間隔で並んでいることを特徴とする。
【００２６】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、化学増幅型の前記フォトレジストを用いることを特徴とする。
【００２７】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、ポジ型の前記フォトレジストを用いることを特徴とする。
【００２８】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、ネガ型の前記フォトレジストを用いることを特徴とする。
【００２９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程の前に、前記半導体ウエハの第１領域に第１半導体素子を形成し、前記半導体ウエハの第２領域に第２半導体素子を形成する素子形成工程をさらに含み、前記フォトレジスト膜の前記第１開口部は、前記第２領域の形成領域に対応する箇所であることを特徴とする。
【００３０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１半導体素子は絶縁ゲート型バイポーラトランジスタであり、前記第２半導体素子はダイオードであり、前記素子形成工程では、第１導電型の前記半導体ウエハの第１主面の表面層に、前記絶縁ゲート型バイポーラトランジスタのベース領域および前記ダイオードのアノード領域となる第２導電型半導体領域を形成し、前記第５工程では、前記半導体ウエハの第１主面から、前記半導体ウエハの、前記第２導電型半導体領域との界面付近に前記不純物を注入することを特徴とする。
【００３１】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１半導体素子は絶縁ゲート型バイポーラトランジスタであり、前記第２半導体素子はダイオードであり、前記素子形成工程では、第１導電型の前記半導体ウエハの第２主面の表面層に、前記絶縁ゲート型バイポーラトランジスタのベース領域および前記ダイオードのアノード領域となる第２導電型半導体領域を形成し、前記第５工程では、前記半導体ウエハの第２主面から、前記半導体ウエハの、前記第２導電型半導体領域との界面付近に前記不純物を注入することを特徴とする。
【００３２】
上述した発明によれば、レジストパターン端の形状崩れを防止することで、レジストマスクを用いることができる。このため、ハードマスクを用いる場合と比べて、マスク開口部の最小加工寸法を小さくすることができ、かつ半導体ウエハとの位置合わせ精度を向上させることができる。また、デバイス設計時に設計マージンを削減することができるため、チップサイズを小さくすることができる。これによって、１枚の半導体ウエハから切り出し可能なチップ枚数を増やすことができる。
【発明の効果】
【００３３】
本発明にかかる半導体装置の製造方法によれば、フォトレジスト膜をマスクとして用いる際のレジストパターン端の形状崩れを防止して、設計マージンを減少できるという効果を奏する。
【図面の簡単な説明】
【００３４】
【図１】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図２】実施の形態にかかる半導体装置の製造途中の別の一例の状態を示す断面図である。
【図３】実施の形態にかかる半導体装置の製造方法の一部の工程の概要を示すフローチャートである。
【図４】実施の形態の半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である（その１）。
【図５】実施の形態の半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である（その２）。
【図６】実施の形態の半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である（その３）。
【図７】実施の形態の半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である（その４）。
【図８】実施の形態の半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である（その５）。
【図９】図７のＸで示す部分の拡大図である。
【図１０】図８のＹで示す部分の拡大図である。
【図１１】従来のＲＣ−ＩＧＢＴの構造を示す断面図である。
【図１２】従来のＲＣ−ＩＧＢＴの構造を示す断面図である。
【図１３】フォトレジスト膜をマスクとして用いたイオン注入工程の状態を模式的に示す断面図である。
【図１４】ハードマスクをマスクとして用いたイオン注入工程の状態を模式的に示す断面図である。
【図１５】ハードマスクをマスクとして用いたイオン注入工程の状態を模式的に示す断面図である。
【図１６】従来の半導体装置の製造方法の一部の工程の概要を示すフローチャートである。
【図１７】端の形状崩れ無しのレジストパターンを模式的に示す断面図である。
【図１８】端の形状崩れ有りのレジストパターンを模式的に示す断面図である。
【図１９】レジストパターン端の形状崩れ幅を模式的に示す断面図である。
【図２０】ベーク温度とレジストパターン端の形状崩れ幅との関係を示すグラフである。
【図２１】レジストマスクの平面形状の一部を示す平面図である。
【図２２】レジストマスクの平面形状の一部を示す平面図である。
【図２３】図２１のＤで示す部分の拡大図とＦ１−Ｆ１’断面図である。
【図２４】図２１のＤで示す部分の拡大図とＦ２−Ｆ２’断面図である。
【図２５】図２１のＤで示す部分の拡大図とＦ３−Ｆ３’断面図である。
【図２６】図２１のＥ１で示す部分の拡大図である。
【図２７】図２２のＥ２で示す部分の拡大図である。
【図２８】端の形状崩れ無しのレジストパターンを模式的に示す断面図である。
【発明を実施するための形態】
【００３５】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、"−"はその直後の指数につくバーを意味しており、指数の前に"−"を付けることで負の指数を表している。
【００３６】
（実施の形態）
実施の形態にかかる半導体装置の製造方法について、ＦＷＤ領域にヘリウム（Ｈｅ）照射によりヘリウムの欠陥を導入した耐圧１２００ＶクラスのＲＣ−ＩＧＢＴを例に説明する。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。図１は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。図２は、実施の形態にかかる半導体装置の製造途中の別の一例の状態を示す断面図である。図１，２には、それぞれ、半導体ウエハ１０のおもて面１０ａ側および裏面１０ｂ側からヘリウム照射を行っている状態を模式的に示す。
【００３７】
ＲＣ−ＩＧＢＴは、例えばトレンチゲート構造のＩＧＢＴと、このＩＧＢＴに逆並列に接続したＦＷＤとを同一の半導体基板（半導体チップ）上に一体化してなる。具体的には、同一の半導体基板上の活性領域に、ＩＧＢＴの動作領域となるＩＧＢＴ領域２１と、ＦＷＤの動作領域となるＦＷＤ領域２２とが並列に設けられている（図１参照）。活性領域は、オン状態のときに電流が流れる領域である。活性領域の周囲を囲むエッジ終端領域（不図示）にガードリングやフィールドプレート等の耐圧構造が設けられていてもよい。
【００３８】
まず、図１に示すように、ｎ-型ドリフト領域１となるｎ-型の半導体ウエハ１０を用意する。半導体ウエハ１０の材料は、シリコン（Ｓｉ）であってもよいし、炭化珪素（ＳｉＣ）であってもよい。以下、半導体ウエハ１０がシリコンウエハである場合を例に説明する。半導体ウエハ１０の不純物濃度は、例えば比抵抗が２０Ωｃｍ以上９０Ωｃｍ以下程度となる範囲であってもよい。半導体ウエハ１０のおもて面１０ａは、例えば（００１）面であってもよい。半導体ウエハ１０の厚さ（後述するバックグラインド前の厚さ）は、例えば７２５μｍであってもよい。
【００３９】
次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウエハ１０のおもて面１０ａ側に、ＩＧＢＴのｐ型ベース領域２、ｎ+型エミッタ領域３およびｐ+型コンタクト領域４を形成する。ｐ型ベース領域２は、ＩＧＢＴ領域２１からＦＷＤ領域２２にわたって活性領域全面に形成される。ｐ型ベース領域２は、ＦＷＤ領域２２においてｐ型アノード領域を兼ねる。ｎ+型エミッタ領域３およびｐ+型コンタクト領域４は、ＩＧＢＴ領域２１においてｐ型ベース領域２の内部に選択的に形成される。
【００４０】
半導体ウエハ１０の、ｐ型ベース領域２および後述するｎ型フィールドストップ（ＦＳ）層１２、ｐ+型コレクタ領域１３およびｎ+型カソード領域１４以外の部分がｎ-型ドリフト領域１である。ＩＧＢＴ領域２１において、ｎ-型ドリフト領域１とｐ型ベース領域２との間に、ｎ型蓄積層５を形成してもよい。ｎ型蓄積層５は、ＩＧＢＴのターンオン時にｎ-型ドリフト領域１の少数キャリア（ホール）の障壁となり、ｎ-型ドリフト領域１に少数キャリアを蓄積する機能を有する。
【００４１】
次に、半導体ウエハ１０のおもて面１０ａを熱酸化して、エッジ終端領域において半導体ウエハ１０のおもて面１０ａを覆うフィールド酸化膜を形成する。次に、フォトリソグラフィおよびエッチングにより、ＩＧＢＴ領域２１においてｎ+型エミッタ領域３、ｐ型ベース領域２およびｎ型蓄積層５を貫通してｎ-型ドリフト領域１に達するトレンチ６を形成する。トレンチ６は、半導体ウエハ１０のおもて面１０ａ側から見て、例えば、ＩＧＢＴ領域２１とＦＷＤ領域２２とが並ぶ方向（図１の横方向）と直交する方向（図１の奥行き方向）に延びるストライプ状のレイアウトに配置されている。
【００４２】
また、トレンチ６は、ＩＧＢＴ領域２１と同様のレイアウトで、ＦＷＤ領域２２にも形成される。ＦＷＤ領域２２において、トレンチ６は、ｐ型ベース領域２（ｐ型アノード領域）を貫通してｎ-型ドリフト領域１に達する。次に、例えば熱酸化により、トレンチ６の内壁に沿ってゲート絶縁膜７を形成する。次に、半導体ウエハ１０のおもて面１０ａ上に、トレンチ６の内部を埋め込むようにポリシリコン（ｐｏｌｙ−Ｓｉ）層を形成する。次に、このポリシリコン層を例えばエッチバックして、ゲート電極８となる部分をトレンチ６の内部に残す。
【００４３】
これらのｐ型ベース領域２、ｎ+型エミッタ領域３、ｐ+型コンタクト領域４、トレンチ６、ゲート絶縁膜７およびゲート電極８でトレンチゲート構造のＭＯＳゲートが構成される。ゲート電極８の形成後に、ｎ+型エミッタ領域３、ｐ+型コンタクト領域４およびｎ型蓄積層５を形成してもよい。ｎ+型エミッタ領域３は、隣り合うトレンチ６間（メサ領域）の少なくとも１つのメサ領域に配置されていればよく、ｎ+型エミッタ領域３を配置しないメサ領域が存在してもよい。また、ｎ+型エミッタ領域３は、トレンチ６がストライプ状に延びる方向に所定の間隔で選択的に配置されていてもよい。
【００４４】
次に、半導体ウエハ１０のおもて面１０ａ上に、ゲート電極８を覆うように層間絶縁膜９を形成する。次に、層間絶縁膜９をパターニングして、層間絶縁膜９を深さ方向に貫通する複数のコンタクトホールを形成する。深さ方向とは、半導体ウエハ１０のおもて面１０ａから裏面１０ｂに向かう方向である。ＩＧＢＴ領域２１のコンタクトホールには、ｎ+型エミッタ領域３およびｐ+型コンタクト領域４が露出される。ＦＷＤ領域２２のコンタクトホールには、ｐ型ベース領域２が露出される。
【００４５】
次に、層間絶縁膜９上に、コンタクトホールを埋め込むようにおもて面電極１１を形成する。おもて面電極１１は、ＩＧＢＴ領域２１においてｐ型ベース領域２、ｎ+型エミッタ領域３およびｐ+型コンタクト領域４に電気的に接続され、エミッタ電極として機能する。また、おもて面電極１１は、ＦＷＤ領域２２においてｐ型ベース領域２に電気的に接続され、アノード電極として機能する。おもて面電極１１は、ｎ+型エミッタ領域３を配置しないメサ領域においてｐ型ベース領域２に電気的に接続されていてもよい。
【００４６】
次に、半導体ウエハ１０を裏面１０ｂ側から研削していき（バックグラインド）、半導体装置として用いる製品厚さ（例えば１１５μｍ程度）の位置まで研削する。耐圧１２００Ｖの場合、半導体装置として用いる製品厚さは、例えば１１０μｍ以上１５０μｍ以下程度である。次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウエハ１０の裏面１０ｂ側に、ｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ  Ｓｔｏｐ）層１２およびｎ+型カソード領域１４を形成する。
【００４７】
ｎ+型カソード領域１４は、半導体ウエハ１０の研削後の裏面１０ｂの表面層に、半導体ウエハ１０の裏面１０ｂの全面にわたって形成される。ｎ型フィールドストップ層１２は、半導体ウエハ１０の研削後の裏面１０ｂからｎ+型カソード領域１４よりも深い位置に形成される。ｎ型フィールドストップ層１２は、少なくともＩＧＢＴ領域２１からＦＷＤ領域２２にわたって形成される。ｎ型フィールドストップ層１２は、ｎ+型カソード領域１４に接していてもよい。
【００４８】
次に、フォトリソグラフィおよびイオン注入により、ｎ+型カソード領域１４の、ＩＧＢＴ領域２１に対応する部分をｐ+型に変えることでｐ+型コレクタ領域１３を形成する。すなわち、ｐ+型コレクタ領域１３は、ＩＧＢＴ領域２１とＦＷＤ領域２２とが並ぶ方向においてｎ+型カソード領域１４に接する。ｐ+型コレクタ領域１３は、深さ方向においてｎ型フィールドストップ層１２に接していてもよい。次に、半導体ウエハ１０のおもて面１０ａ上に、エッジ終端領域を覆うようにパッシベーション保護膜を形成する。
【００４９】
次に、半導体ウエハ１０のおもて面１０ａ上に、ＦＷＤ領域２２に対応する部分が開口したフォトレジスト膜３１を形成する。このフォトレジスト膜３１をマスク（遮蔽膜）として高加速エネルギー（例えば３．０ｅＶ以上程度）で深い飛程（例えば８μｍ以上程度）のヘリウム照射３２を行い、ｎ-型ドリフト領域１の内部にライフタイムキラーとなるヘリウムの欠陥１５を導入（形成）する。ヘリウムの欠陥１５は、ｎ-型ドリフト領域１の、ｐ型ベース領域２（ｐ型アノード領域）との境界付近に導入される。ヘリウムの注入深さ（飛程）ｄ１は、半導体ウエハ１０のおもて面１０ａから例えば８μｍ程度である。
【００５０】
ヘリウムの注入深さｄ１が半導体ウエハ１０のおもて面１０ａから８μｍ程度である場合に、フォトレジスト膜３１を遮蔽膜として機能させるためには、フォトレジスト膜３１の厚さｔ１は３３μｍ以上程度とする。これにより、フォトレジスト膜３１で覆われたＩＧＢＴ領域２１には欠陥１５は導入されず、ＦＷＤ領域２２のみに欠陥１５が導入される。半導体ウエハ１０のおもて面１０ａからのヘリウム照射３２の条件は、例えば、ドーズ量を１×１０10／ｃｍ2以上１×１０13／ｃｍ2以下程度とし、加速エネルギーを３．０ＭｅＶ以上４．５ＭｅＶ以下程度としてもよい。
【００５１】
そして、灰化処理（アッシング）により、フォトレジスト膜３１を除去する。フォトレジスト膜３１の形成から、ヘリウム照射３２を経てフォトレジスト膜３１の除去に至るまでの各工程の詳細な説明については後述する。次に、半導体ウエハ１０の裏面１０ｂの全面に、裏面電極（不図示）を形成する。裏面電極は、ｐ+型コレクタ領域１３およびｎ+型カソード領域１４に接する。裏面電極は、コレクタ電極として機能するとともに、カソード電極として機能する。その後、半導体ウエハ１０をチップ状に切断（ダイシング）して個片化することで、ＲＣ−ＩＧＢＴチップ（半導体チップ）が完成する。
【００５２】
なお、ヘリウム照射３２は、半導体ウエハ１０のおもて面１０ａ上に、層間絶縁膜９を形成する前に行ってもよい。この場合、ヘリウム照射３２は、高加速エネルギーは２．０ＭｅＶ以上で飛程が８μｍ程度となる。この場合、灰化処理（アッシング）により、フォトレジスト膜３１を除去後に層間絶縁膜９を半導体ウエハ１０のおもて面１０ａ上に形成する。
【００５３】
半導体ウエハ１０のおもて面１０ａからのヘリウム照射３２に代えて、半導体ウエハ１０の裏面１０ｂからヘリウム照射３４を行ってもよい（図２参照）。この場合、半導体ウエハ１０の裏面１０ｂ上に、ＦＷＤ領域２２に対応する部分が開口したフォトレジスト膜３３を形成する。そして、このフォトレジスト膜３３をマスク（遮蔽膜）としてヘリウムを照射３４し、ｎ-型ドリフト領域１の内部にライフタイムキラーとなるヘリウムの欠陥１５を導入すればよい。ヘリウムの注入深さ（飛程）ｄ２は、半導体ウエハ１０の裏面１０ｂから例えば１００μｍ程度である。
【００５４】
このようにヘリウムの注入深さｄ２が半導体ウエハ１０の裏面１０ｂから１００μｍ程度である場合、フォトレジスト膜３３を遮蔽膜として機能させるためには、フォトレジスト膜３３の厚さｔ２は２２０μｍ以上程度とする。これにより、半導体ウエハ１０のおもて面１０ａからのヘリウム照射３２と同様に、フォトレジスト膜３３で覆われたＩＧＢＴ領域２１には欠陥１５は導入されず、ＦＷＤ領域２２のみに欠陥１５が導入される。半導体ウエハ１０の裏面１０ｂからのヘリウム照射３４の条件は、例えば、ドーズ量を１×１０10／ｃｍ2以上１×１０13／ｃｍ2以下程度とし、加速エネルギーを１０ＭｅＶ以上２５ＭｅＶ以下程度としてもよい。
【００５５】
次に、半導体ウエハ１０のおもて面１０ａからのヘリウム照射３２を行う場合を例に、フォトレジスト膜（レジストマスク）３１の形成から除去までの間に行う各工程について説明する。図３は、実施の形態にかかる半導体装置の製造方法の一部の工程の概要を示すフローチャートである。図３には、フォトレジスト膜３１の形成から除去までの間に行う各工程の概要を順に示す。図４〜８は、実施の形態の半導体装置の製造方法の一部の工程における半導体装置の製造途中の状態を模式的に示す断面図である。図４〜８のそれぞれは、図３のステップＳ１〜Ｓ５の状態を示す。
【００５６】
まず、例えば、スピンコーター（塗布機）に半導体ウエハ１０を載置し、半導体ウエハ１０のおもて面１０ａにフォトレジストを塗布（滴下）する。そして、半導体ウエハ１０を回転させることで、半導体ウエハ１０のおもて面１０ａの全面にフォトレジストを広げて、半導体ウエハ１０のおもて面１０ａの全面にフォトレジスト膜３１を形成する（ステップＳ１）。
【００５７】
ステップＳ１においては、後述するヘリウム照射３２において遮蔽膜としてフォトレジスト膜３１を用いるために必要な所定厚さｔでフォトレジスト膜３１を形成する。例えば、フォトレジストの塗布を２回以上繰り返して、フォトレジスト膜３１の所定厚さｔを確保してもよい。フォトレジスト膜３１の所定厚さｔを得られればよく、フォトレジスト膜３１の材料には、ポジ型およびネガ型のいずれのフォトレジストを用いてもよいし、化学増幅型フォトレジストを用いてもよい。化学増幅型フォトレジストは、樹脂、酸発生剤および溶剤を混合した感光材料であり、通常のフォトレジストに比べて光に反応しやすい。フォトレジスト膜３１を厚くするほど露光時間がかかるため、フォトレジスト膜３１の材料として化学増幅型のフォトレジストを用いることが好ましい。
【００５８】
この後、加熱源を備えた例えばホットプレート等の加熱手段に半導体ウエハ１０を載置し、半導体ウエハ１０全体を加熱（以下、乾燥ベークとする）して、フォトレジスト膜３１中の溶媒や水を蒸発させることで、フォトレジスト膜３１を乾燥させて固めてもよい。乾燥ベークの温度は、例えば８０℃以上１５０℃以下程度であってもよい。この後、フォトレジスト膜３１の端部から所定幅の部分を、フォトレジスト膜３１の端部を全周にわたって溶解して除去してもよい。
【００５９】
次に、ステッパー（露光装置）のステージに半導体ウエハ１０を載置し、１枚ずつ半導体ウエハ１０の全面を走査しながらマスク（レチクル）３２ａを通して露光を行うことで、フォトレジスト膜３１に所定箇所が開口したマスクパターンを転写する（ステップＳ２）。
【００６０】
ここで、所定箇所とは、フォトレジスト膜３１でイオン注入によるイオンを通過させたい領域である。例えば、図１の半導体装置の場合、ヘリウムを通過させたいＦＷＤ領域２２が所定箇所に対応する。
【００６１】
また、露光の際、ステッパーのフォーカス基準位置ｆ１に対し、フォーカス設定値ｆ２をフォトレジスト膜３１の裏面（半導体ウエハ１０と接する面）に設定する。フォーカスをフォトレジスト膜３１の膜厚分、表面からずらすことにより、所定箇所に対応するフォトレジスト膜３１の表面から裏面までの部分が感光される。
【００６２】
次に、マスク３２ａと開口する箇所が異なるマスク３２ｂをステッパーに設定し、１枚ずつ半導体ウエハ１０の全面を走査しながらマスク３２ｂを通して露光を行うことで、フォトレジスト膜３１に所定箇所が開口したマスクパターンを転写する（ステップＳ３）。
【００６３】
ステップＳ３の露光は、レジストパターンの残し幅ｗｔが１０μｍ以上となるとＵＶキュアまたはポストベークの実施により、レジストパターンの端に形状崩れが生じるため、形状崩れを防止するため行われる。ここでの所定箇所は、ステップＳ２の露光で感光されない部分にある。開口部の幅Ｗｂは、レジストパターンの残し幅ｗｔより狭く、例えば、開口部の幅Ｗｂは１μｍ以上３μｍ以下が好ましい。または、マスク３２ｂの開口部は、開口部の幅Ｗｂと同程度の幅Ｗａ毎に設けられている。つまり、マスク３２ｂの開口部は、幅Ｗａ毎に並んでいる。また、幅Ｗａは１μｍ以上３μｍ以下が好ましい。
【００６４】
この露光の際、露光に用いる光の波長、強度等はステップＳ２の場合と同様であるが、露光の深さの条件をステップＳ２の場合と変えている。例えば、ステッパーのフォーカス基準位置ｆ１に対し、フォーカス設定値ｆ２をフォトレジスト膜３１の表面に設定する。フォーカスを表面からずらさないことにより、所定箇所に対応するフォトレジスト膜３１の表面の部分が感光される。
【００６５】
次に、ＰＥＢ（Ｐｏｓｔ  Ｅｘｐｏｓｕｒｅ  Ｂａｋｅ：露光後焼き締め）の後、ディベロッパー（現像機）によりフォトレジスト膜３１を現像することにより所定箇所を除去してレジストマスクを形成する（ステップＳ４）。ここで、所定箇所は、ステップＳ２において感光された部分３１ｂと、ステップＳ３において感光された部分３１ｃである。ステップＳ２において感光された部分３１ｂはフォトレジスト膜３１が除去されて開口３５が形成される。また、ステップＳ３において感光された部分３１ｃは、ステップ２において感光されなかったフォトレジスト膜３１上に配置されており、レジストパターンの残し幅ｗｔの部分の上部にステップ２で形成された開口３５より深さの浅い開口３６が複数形成される。なお、ステップＳ２において感光された部分３１ｂとステップＳ３において感光された部分３１ｃは離れて形成される。これにより、レジストパターンの残し幅ｗｔの側面４１（開口３５の側面）に後述する残し幅Ａ（凸）が形成され、レジストパターンの残し幅ｗｔの側面４１の形状崩れ幅ｗ１を小さくすることができる。
【００６６】
なお、ここでは、ステップＳ２とステップＳ３の露光後に現像を行っているが、ステップＳ２後、現像を行い、ステップＳ２で露光した部分のみを除去して、その後、ステップＳ３を行い、再度現像を行ってもよい。
【００６７】
ここで、図９は、図７のＸで示す部分の拡大図である。ステップＳ３では、幅Ｗｂが狭い開口部が、狭い間隔Ｗｂで並ぶマスク３２ｂを用い、フォトレジスト膜３１の表面の部分を感光するため、フォトレジスト膜３１の上部に微小の凹凸が複数形成される。この微小の凹凸では、残し幅Ａは、開口部の間隔Ｗａと同じ幅の１μｍ以上３μｍ以下であり、抜き幅Ｂは、開口部の幅Ｗｂと同じ幅の１μｍ以上３μｍ以下である。また、ステップＳ３の露光では、段差Ｃを深くすると抜き幅Ｂの部分からイオン注入時にイオンが通過しやすくなるため、フォトレジスト膜３１の厚さｔを厚くする必要がある。フォトレジスト膜３１の厚さｔを厚くするとステップＳ２の露光の際に時間がかかりスループットが悪くなる。そのため、段差Ｃは０．５μｍ以上１μｍ以下とすることが好ましい。これにより、厚さｔのフォトレジスト膜３１の表面には、幅が抜き幅Ｂ、深さが段差Ｃとなる開口３６が複数形成される。
【００６８】
次に、基板のベークを実施する（ステップＳ５）。例えば、ベーク温度は１５０℃でよい。このベークによりレジストパターン端に形状崩れが生じる。図１０は、図８のＹで示す部分の拡大図である。フォトレジスト膜３１には、上部に微小の凹凸が複数形成されているため、形状崩れは凸の部分に生じる。このため、形状崩れ幅ｗ１は、凸の部分の幅である残し幅Ａの半分以下となる。実施の形態では、凸の部分の幅が狭いため、形状崩れ幅ｗ１も狭くなる。
【００６９】
ここで、残し幅Ａを狭くすればするほど、形状崩れ幅ｗ１は小さくなるが、狭くしすぎると、凸の部分だけでなく、全体に渡って形状崩れが生じ、形状崩れ幅ｗ１が大きくなってしまう。このため、残し幅Ａは１μｍ程度以上が好ましい。また、残し幅Ａを広くすれば、形状崩れ幅ｗ１は大きくなるため、残し幅Ａは３μｍ程度以下が好ましい。３μｍより大きいと形状崩れ幅ｗ１は、その半分の１．５μｍより大きくなる可能性があり、フォトレジスト膜３１のアライメント精度より大きくなり、その分設計マージンを大きく取る必要があるためである。
【００７０】
また、段差Ｃは深くしすぎると、イオン注入時にイオンが通過して、マスクとしての効果を発揮できなくなるため、１μｍ以下が好ましい。段差Ｃが浅いと、凸の部分だけでなく、全体に渡って形状崩れが生じ、形状崩れ幅ｗ１が大きくなってしまうため、段差Ｃは０．５μｍ以上が好ましい。
【００７１】
なお、イオン種によって、遮蔽に必要な厚さが異なるため、フォトレジスト膜３１の膜厚を変化させる必要がある。しかし、残し幅Ａは、注入するイオン種に依存はしない。例えば、ヘリウムでも、プロトンでも好ましい最大値、最小値は上記と同じである。また、実施の形態では、形状崩れ幅ｗ１は凹凸の部分の幅に依存し、フォトレジスト膜３１の膜厚に依存しないため、フォトレジスト膜３１の膜厚を厚くすることができる。
【００７２】
以上、説明したように、実施の形態によれば、高加速エネルギーでのイオン注入にレジストマスクを用いることで、ハードマスクを用いる場合と比べて、マスク開口部の最小加工寸法を小さくすることができ、かつ半導体ウエハとの位置合わせ精度を向上させることができる。具体的には、ハードマスクの開口部の最小加工寸法が３００μｍ程度であるのに対して、レジストマスクの開口部の最小加工寸法はレジストマスクの厚さと同程度であり、最大でも２２０μｍ程度である（図２参照）。また、半導体ウエハとレジストマスクとのアライメント精度は、半導体ウエハとハードマスクとの位置合わせ精度よりもよいため、所定領域に位置精度よく所定不純物を注入することができる。また、デバイス設計時に設計マージンを削減することができるため、チップサイズを小さくすることができる。これによって、１枚の半導体ウエハから切り出し可能なチップ枚数が増加するため、製品単価を低減させることができ、コストを低減させることができる。
【００７３】
また、実施の形態によれば、レジストパターンの残し幅ｗｔが１０μｍ以上である場合、レジストマスクの上部に微小の凹凸を形成する。これにより、現像後のベークによる形状崩れは、凸の部分に形状崩れが生じる。凸の部分の幅は狭いため、形状崩れ幅も狭いままである。このように、実施の形態では、形状崩れ幅は、レジストマスクの膜厚に依存することがなくなるため、厚いレジストマスクを使用することができ、レジストパターンの残し幅ｗｔが１０μｍ以上のである場合でも高加速エネルギーでのイオン注入にレジストマスクを用いることができる。
【００７４】
図２１，２２には、レジストマスクの平面形状の一部を示す。図２１はレジストパターンの残し幅ｗｔの端部４０がフォトレジスト膜３１でつながっている。また、図２２はレジストパターンの残し幅ｗｔの端部４０はフォトレジスト膜３１がつながっていない。図２１のようにレジストパターンの残し幅ｗｔの端部４０がフォトレジスト膜３１でつながっている場合は、レジストパターンの開口３５の端部４２の形状崩れを防ぐことができる。レジストパターンの残し幅ｗｔの端部４０、およびレジストパターンの開口３５の端部４２の境界にイオン注入を行わない場合は図２１の平面形状とし、レジストパターンの開口３５の端部４２の境界にイオン注入を行ってもよい場合は図２２の平面形状としてよい。
【００７５】
図２３（ａ）には、図２１のＤで示す部分の拡大図を示す。図２３（ｂ）には、図２３（ａ）のＦ１−Ｆ１’断面図を示す。図２３（ａ）の残し幅Ａの部分にはハッチングを施してある。開口３６は抜き幅Ｂの幅方向に対して垂直な方向に伸びるストライプ状である。また、開口３６はレジストパターンの残し幅ｗｔの側面４１には形成されない。これにより、レジストパターンの残し幅ｗｔの側面４１の形状崩れ幅ｗ１を小さくすることができる。
【００７６】
図２４（ａ）には、図２１のＤで示す部分の拡大図を示す。図２４（ｂ）には、図２４（ａ）のＦ２−Ｆ２’断面図を示す。図２４（ａ）の残し幅Ａの部分にはハッチングを施してある。開口３６は格子状に形成されているが、レジストパターンの残し幅ｗｔの側面４１には開口３６は形成されない。また、格子は平面形状が正方形のものを示したが長方形としてもよい。これにより、レジストパターンの残し幅ｗｔの側面４１の形状崩れ幅ｗ１を小さくすることができる。
【００７７】
図２５（ａ）には、図２１のＤで示す部分の拡大図を示す。図２５（ｂ）には、図２５（ａ）のＦ３−Ｆ３’断面図を示す。図２５（ａ）の残し幅Ａの部分にはハッチングを施してある。開口３６は格子状に形成されているが、レジストパターンの残し幅ｗｔの側面４１には開口３６は形成されない。図２４（ａ）と異なる部分は、隣り合う残し幅Ａがレジストパターンの残し幅ｗｔの長手方向に垂直な方向で重なり合う部分があることである。これにより、レジストパターンの残し幅ｗｔの側面４１の形状崩れ幅ｗ１を小さくすることができる。なお、格子は平面形状が長方形のものを示したが正方形としてもよい。
【００７８】
図２６には、図２１のＥ１で示す部分の拡大図を示す。残し幅Ａの端部４３と、開口３６の端部４４、およびレジストパターンの開口３５の端部４２はフォトレジスト膜３１でつながっていてもよい。これにより、残し幅Ａの端部４３、開口３６の端部４４、およびレジストパターンの開口３５の端部４２のレジストパターンの形状崩れを防ぐことができる。また、開口３５の端部４２の部分はイオン注入がされない。なお、図２６は、開口３６の平面形状がストライプ状の例を示したが、開口３６の平面形状は格子状としてもよい。
【００７９】
図２７（ａ）、図２７（ｂ）には、図２２のＥ２で示す部分の拡大図を示す。図２７（ａ）は、残し幅Ａの端部４３と開口３６の端部４４がフォトレジスト膜３１でつながっている。図２６とは、レジストパターンの開口３５の端部４２とつながっていない点が異なる。これにより、残し幅Ａの端部４３と開口３６の端部４４のレジストパターンの形状崩れを防ぐことができる。図２７（ｂ）は、残し幅Ａの端部４３と開口３６の端部４４がフォトレジスト膜３１でつながっていない点が図２７（ａ）と異なる。残し幅Ａの端部４３と開口３６の端部４４にイオン注入を行ってもよい場合は、この形状としてもよい。図２７は、開口３６の平面形状がストライプ状の例を示したが、開口３６の平面形状は格子状としてよい。
【００８０】
図２８には、形状崩れ無しのレジストパターンを模式的に示す断面図である。レジストパターンの残し幅ｗｔの側面４１の両側に開口３６を複数形成する開口形成領域３８を備えている。開口形成領域３８の幅は図１９に示す形状崩れ幅ｗ１０１より広く、開口形成領域３８の間は開口３７が形成されている。これにより、図９のレジストパターンと同様な効果を得ることができる。
【００８１】
以上において本発明では、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、ヘリウムを照射する場合を例に説明しているが、これに限らず、所定の不純物のイオン注入を例えば１．５ＭｅＶ以上程度の高加速エネルギー（例えば飛程が８μｍ以上）で行う場合や、レジストマスク（遮蔽膜）として用いるフォトレジスト膜の厚さが例えば３０μｍ以上程度になる場合に、本発明を適用可能である。また、上述した実施の形態では、ＲＣ−ＩＧＢＴを例に説明しているが、これに限らず、上記条件で高加速度エネルギーのヘリウム照射や不純物のイオン注入を行う様々な素子構造のデバイスに本発明を適用可能である。例えば、ライフタイムキラーの導入を行うＦＷＤと他の半導体素子とを組み合わせた半導体装置に適用可能である。また、各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【００８２】
以上のように、本発明にかかる半導体装置の製造方法は、高加速エネルギーでのイオン注入を行う必要のある半導体装置に有用である。
【符号の説明】
【００８３】
１  ｎ-型ドリフト領域
２  ｐ型ベース領域
３  ｎ+型エミッタ領域
４  ｐ+型コンタクト領域
５  ｎ型蓄積層
６  トレンチ
７  ゲート絶縁膜
８  ゲート電極
９  層間絶縁膜
１０  半導体ウエハ
１０ａ  半導体ウエハのおもて面
１０ｂ  半導体ウエハの裏面
１０ｃ  半導体ウエハの端部
１０ｄ  半導体ウエハの周縁部
１１  おもて面電極
１２  ｎ型フィールドストップ層
１３  ｐ+型コレクタ領域
１４  ｎ+型カソード領域
１５  欠陥
２１  ＩＧＢＴ領域
２２  ＦＷＤ領域
３１、３３  フォトレジスト膜
３１ａ  フォトレジスト膜の開口部
３１ｂ、３１ｃ  フォトレジストの感光部
３２ａ、３２ｂ  レクチル
３５、３６，３７  開口
３８  開口形成領域
４０、４２、４３、４４  端部
４１  側面
Ａ  残し幅
Ｂ  抜き幅
Ｃ  段差
ｆ１  フォーカス基準位置
ｆ２  フォーカス設定値
ｗｔ  レジストパターンの残し幅
【図１】
2018157017.tif 000003
【図２】
2018157017.tif 000004
【図３】
2018157017.tif 000005
【図４】
2018157017.tif 000006
【図５】
2018157017.tif 000007
【図６】
2018157017.tif 000008
【図７】
2018157017.tif 000009
【図８】
2018157017.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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