(57)【要約】【課題】半選択リーク電流の抑制が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に位置し酸化チタンを含み、酸化チタン中のアナターゼ型酸化チタンのモル分率が第１のモル分率である第１の領域及び、酸化チタン中のアナターゼ型酸化チタンのモル分率が第１のモル分率よりも低い第２のモル分率である第２の領域を有する第１の金属酸化物層と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に位置し酸化チタンを含み、酸化チタン中のアナターゼ型酸化チタンのモル分率が第１のモル分率である第１の領域及び、酸化チタン中のアナターゼ型酸化チタンのモル分率が前記第１のモル分率よりも低い第２のモル分率である第２の領域を有する第１の金属酸化物層と、
を備える記憶装置。
【請求項２】
前記第１のモル分率と前記第２のモル分率の差が１０％以上である請求項１記載の記憶装置。
【請求項３】
前記第１のモル分率が７０％以上である請求項１又は請求項２記載の記憶装置。
【請求項４】
前記第２のモル分率が３０％以下である請求項１ないし請求項３いずれか一項記載の記憶装置。
【請求項５】
前記第２の領域はルチル型酸化チタンを含む請求項１ないし請求項４いずれか一項記載の記憶装置。
【請求項６】
前記第２の領域は非晶質酸化チタンを含む請求項１ないし請求項５いずれか一項記載の記憶装置。
【請求項７】
前記第１の導電層及び前記第２の導電層のいずれか一方と、前記第１の金属酸化物層との間に位置し、前記第１の金属酸化物層と異なる材料の第２の金属酸化物層を、更に備える請求項１ないし請求項６いずれか一項記載の記憶装置。
【請求項８】
前記第２の金属酸化物層は、酸化アルミニウム、酸化ハフニウム、酸化タンタル、及び、酸化ジルコニウムから成る群より選ばれる少なくとも一つの酸化物を含む請求項７記載の記憶装置。
【請求項９】
複数の第１の配線と、
前記複数の第１の配線と交差する複数の第２の配線と、
前記複数の第１の配線の少なくとも１本の第１の配線と、前記複数の第２の配線の少なくとも１本の第２の配線が交差する領域に位置するメモリセルを備え、
前記メモリセルが、前記少なくとも１本の第１の配線と前記少なくとも１本の第２の配線との間に位置し酸化チタンを含み、酸化チタン中のアナターゼ型酸化チタンのモル分率が第１のモル分率である第１の領域及び、酸化チタン中のアナターゼ型酸化チタンのモル分率が前記第１のモル分率よりも低い第２のモル分率である第２の領域を有する第１の金属酸化物層を備える記憶装置。
【請求項１０】
前記第１のモル分率と前記第２のモル分率の差が１０％以上である請求項９記載の記憶装置。
【請求項１１】
前記第１のモル分率が７０％以上である請求項９又は請求項１０記載の記憶装置。
【請求項１２】
前記第２のモル分率が３０％以下である請求項９ないし請求項１１いずれか一項記載の記憶装置。
【請求項１３】
前記第２の領域はルチル型酸化チタンを含む請求項９ないし請求項１２いずれか一項記載の記憶装置。
【請求項１４】
前記第２の領域は非晶質酸化チタンを含む請求項９ないし請求項１３いずれか一項記載の記憶装置。
【請求項１５】
前記少なくとも１本の第１の配線及び前記少なくとも１本の第２の配線のいずれか一方と、前記第１の金属酸化物層との間に位置し、前記第１の金属酸化物層と異なる材料の第２の金属酸化物層を、更に備える請求項９ないし請求項１４いずれか一項記載の記憶装置。
【請求項１６】
前記第２の金属酸化物層は、酸化アルミニウム、酸化ハフニウム、酸化タンタル、及び、酸化ジルコニウムから成る群より選ばれる少なくとも一つの酸化物を含む請求項１５記載の記憶装置。
【請求項１７】
第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に位置し酸化チタンを含み、第１の領域及び、酸素欠損が前記第１の領域よりも不安定な第２の領域を有する第１の金属酸化物層と、
を備える記憶装置。
【請求項１８】
前記第１の領域はアナターゼ型酸化チタンを含み、前記第２の領域はルチル型酸化チタン及び非晶質酸化チタンの少なくともいずれか一方を含む請求項１７記載の記憶装置。
【請求項１９】
前記第１の導電層及び前記第２の導電層のいずれか一方と、前記第１の金属酸化物層との間に位置し、前記第１の金属酸化物層と異なる材料の第２の金属酸化物層を、更に備える請求項１７又は請求項１８記載の記憶装置。
【請求項２０】
前記第２の金属酸化物層は、酸化アルミニウム、酸化ハフニウム、酸化タンタル、及び、酸化ジルコニウムから成る群より選ばれる少なくとも一つの酸化物を含む請求項１９記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
大容量の不揮発性メモリとして、従来のフローティングゲート型ＮＡＮＤフラッシュメモリに代わる、２端子の抵抗変化型メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
【０００３】
抵抗変化型メモリの抵抗変化層としては種々の材料が提案されている。例えば、積層した複数の高誘電率絶縁膜を抵抗変化層として用いたメモリ（積層ＲｅＲＡＭ）は、既存のＬＳＩプロセスとの整合性、低電流動作などの観点から有望である。積層ＲｅＲＡＭでは、抵抗変化層中の酸素欠損の移動を利用してメモリのオンオフ動作を実現している。
【０００４】
大容量メモリアレイでは、ビット線及びワード線と呼ばれる金属配線が多数交差配列されており、ビット線とワード線の交点にメモリセルが形成される。１つのメモリセルの書き込みは、そのセルに接続されたビット線とワード線に電圧を印加することで行う。
【０００５】
１本のビット線及びワード線には例えば数十から数千といった多数のメモリセルが接続されている。このため、書込の際には、書き込みたいセル（選択セル）と同じビット線及びワード線に接続された多数のセルにも電圧（半選択電圧：選択セルよりは低い電圧）が印加され、電流（半選択リーク電流）が流れる。この半選択リーク電流が大きいと、チップの消費電力の増大を招くとともに、配線での電圧降下が増加して選択セルに十分高い電圧が印加されなくなる。したがって、大容量メモリアレイを構成するには、半選択リーク電流が小さいメモリセルを実現する必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第５５７５８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、半選択リーク電流の抑制が可能な記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に位置し酸化チタンを含み、酸化チタン中のアナターゼ型酸化チタンのモル分率が第１のモル分率である第１の領域及び、酸化チタン中のアナターゼ型酸化チタンのモル分率が前記第１のモル分率よりも低い第２のモル分率である第２の領域を有する第１の金属酸化物層と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の記憶装置のブロック図。
【図２】第１の実施形態の記憶装置のメモリセルの模式断面図。
【図３】第１の実施形態の記憶装置の製造方法の説明図。
【図４】比較形態の記憶装置のメモリセルの模式断面図。
【図５】比較形態のメモリセルの動作原理の説明図。
【図６】比較形態のメモリセルの電流電圧特性を示す図。
【図７】第１の実施形態の記憶装置の課題の説明図。
【図８】第１の実施形態の記憶装置のメモリセルの動作原理の説明図。
【図９】第１の形態のメモリセルの電流電圧特性を示す図。
【図１０】第２の実施形態の記憶装置のブロック図。
【図１１】第２の実施形態のメモリセルアレイの等価回路図。
【図１２】第２の実施形態のメモリセルアレイの模式断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【００１１】
以下、実施形態の記憶装置を、図面を参照して説明する。
【００１２】
（第１の実施形態）
本実施形態の記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に位置し酸化チタンを含み、酸化チタン中のアナターゼ型酸化チタンのモル分率が第１のモル分率である第１の領域及び、酸化チタン中のアナターゼ型酸化チタンのモル分率が前記第１のモル分率よりも低い第２のモル分率である第２の領域を有する第１の金属酸化物層と、を備える。
【００１３】
図１は、本実施形態の記憶装置のメモリセルアレイ１００及び周辺回路のブロック図である。図２は、本実施形態の記憶装置のメモリセルＭＣの模式断面図である。図２は、図１のメモリセルアレイ１００中の、例えば点線の円で示される一個のメモリセルＭＣの断面を示す。
【００１４】
本実施形態の記憶装置のメモリセルアレイ１００は、例えば、半導体基板１０１上に絶縁層を介して、複数のワード線１０４（第１の配線）と、ワード線１０４と交差する複数のビット線１０６（第２の配線）とを備える。ビット線１０６は、ワード線１０４の上層に設けられる。また、メモリセルアレイ１００の周囲には、周辺回路として、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２が設けられる。
【００１５】
ワード線１０４と、ビット線１０６が交差する領域に、複数のメモリセルＭＣが設けられる。本実施形態の記憶装置は、クロスポイント構造を備える抵抗変化型メモリである。メモリセルＭＣは二端子の抵抗変化素子である。
【００１６】
複数のワード線１０４は、それぞれ、第１の制御回路１０８に接続される。また、複数のビット線１０６は、それぞれ、第２の制御回路１１０に接続される。センス回路１１２は、第１の制御回路１０８及び第２の制御回路１１０に接続される。
【００１７】
第１の制御回路１０８及び第２の制御回路１１０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルのデータは、ワード線１０４と、ビット線１０６との間に流れる電流量として読み出される。センス回路１１２は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。
【００１８】
第１の制御回路１０８、第２の制御回路１１０、及び、センス回路１１２は、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。
【００１９】
メモリセルＭＣは、図２に示すように、下部電極１０（第１の導電層）、上部電極２０（第２の導電層）、抵抗変化層３０を備える。
【００２０】
下部電極１０はワード線１０４に接続される。下部電極１０は、例えば金属である。下部電極１０は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、又は、それらの窒化物である。下部電極１０は、例えば、窒化チタンである。下部電極１０はワード線１０４の一部であっても構わない。
【００２１】
上部電極２０はビット線１０６に接続される。上部電極２０は、例えば金属である。上部電極２０は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、又は、それらの窒化物である。上部電極２０は、例えば、窒化チタンである。上部電極２０がビット線１０６の一部であっても構わない。
【００２２】
抵抗変化層３０は、下部電極１０と上部電極２０との間に位置する。抵抗変化層３０は、酸化チタン層３１（第１の金属酸化物層）と、酸化アルミニウム層３２（第２の金属酸化物層）とを備える。抵抗変化層３０の膜厚は、例えば、３ｎｍ以上３０ｎｍ以下である。
【００２３】
酸化チタン層３１は、例えば、酸化アルミニウム層３２と上部電極２０との間に設けられる。
【００２４】
酸化チタン層３１は、酸化チタンを主成分とする。酸化チタン層３１中の酸化チタン以外の各副成分のモル分率よりも、酸化チタンのモル分率が高い。酸化チタン層３１中の酸化チタンのモル分率は、例えば、モル分率で９０％以上である。
【００２５】
酸化チタンの結晶構造には、少なくとも、アナターゼ型（ａｎａｔａｓｅ  ｆｏｒｍ）とルチル型（ｒｕｔｉｌｅ  ｆｏｒｍ）がある。酸化チタン層３１は、アナターゼ型酸化チタン（ａｎａｔａｓｅ  ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、ルチル型酸化チタン（ｒｕｔｉｌｅ  ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、又は、非晶質酸化チタン（ａｍｏｒｐｈｏｕｓ  ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）を含む。
【００２６】
酸化チタン層３１の膜厚は、例えば、２ｎｍ以上２０ｎｍ以下である。
【００２７】
酸化チタン層３１は、酸化チタン中の酸素欠損（ｏｘｙｇｅｎ  ｖａｃａｎｃｙ）の量を変調して、抵抗変化層３０の抵抗を変化させる機能を有する。
【００２８】
酸化チタン層３１は、第１の領域３１ａと第２の領域３１ｂとを有する。第２の領域３１ｂは、例えば、第１の領域３１ａと上部電極２０との間に設けられる。
【００２９】
第１の領域３１ａ及び第２の領域３１ｂのいずれにも酸化チタンが含まれる。第１の領域３１ａ及び第２の領域３１ｂは、酸化チタンを主成分とする。第１の領域３１ａ及び第２の領域３１ｂ中の酸化チタンのモル分率は、例えば、９０％以上である。
【００３０】
第１の領域３１ａに含まれる酸化チタン中のアナターゼ型酸化チタンのモル分率を第１のモル分率とする。また、第２の領域３１ｂに含まれる酸化チタン中のアナターゼ型酸化チタンのモル分率を第２のモル分率とする。第１のモル分率及び第２のモル分率は、例えば、モル分率である。
【００３１】
第２のモル分率は、第１のモル分率よりも低い。すなわち、第２の領域３１ｂの酸化チタン中のアナターゼ型酸化チタンのモル分率は、第１の領域３１ａの酸化チタン中のアナターゼ型酸化チタンのモル分率よりも低い。
【００３２】
第１の領域３１ａの方が第２の領域３１ｂよりも、アナターゼ型酸化チタンに富んでいる。アナターゼ型酸化チタンのモル分率は、第１の領域３１ａと第２の領域３１ｂとの間で連続的に変化していても構わない。
【００３３】
第１のモル分率と第２のモル分率との差は、例えば、１０％以上である。また、第１のモル分率は、例えば、７０％以上である。また、第２のモル分率は例えば、３０％以下である。
【００３４】
第２の領域３１ｂは、ルチル型酸化チタン及び非晶質酸化チタンの少なくともいずれか一方を含む。アナターゼ型酸化チタンは、含まなくても構わない。
【００３５】
第２の領域３１ｂは、例えば、ルチル型酸化チタンを主成分とする領域である。また、第２の領域３１ｂは、例えば、非晶質酸化チタンを主成分とする領域である。
【００３６】
第２の領域３１ｂは、例えば、ルチル型酸化チタン及び非晶質酸化チタンの少なくともいずれか一方のモル分率が、７０％以上である。
【００３７】
第１のモル分率と第２のモル分率の大小関係、第１のモル分率、及び、第２のモル分率は、例えば、ＥＥＬＳ（電子エネルギー損失分光法）を用いて決定できる。例えば、第２の領域３１ｂからアナターゼ型酸化チタンが検出されない場合は、第２のモル分率はゼロとする。
【００３８】
第１の領域３１ａ及び第２の領域３１ｂの上下関係は、逆であっても構わない。すなわち、第２の領域３１ｂは、第１の領域３１ａと下部電極１０との間に位置しても良い。
【００３９】
第１の領域３１ａ及び第２の領域３１ｂの厚さは、例えば、１ｎｍ以上１０ｎｍ以下である。
【００４０】
酸化アルミニウム層３２は、例えば、下部電極１０と酸化チタン層３１との間に位置する。なお、酸化アルミニウム層３２は、酸化チタン層３１と上部電極２０との間に位置しても構わない。
【００４１】
酸化アルミニウム層３２は、酸化アルミニウムを主成分とする。酸化アルミニウム層３２は、第２の金属酸化物層の例示である。第２の金属酸化物層は、第１の金属酸化物層と異なる材料である。
【００４２】
第２の金属酸化物層は酸化アルミニウムを含む層に限られない。例えば、酸化ハフニウム、酸化タンタル、及び、酸化ジルコニウムから成る群より選ばれる少なくとも一つの酸化物を含んでも良い。
【００４３】
酸化アルミニウム層３２は、抵抗変化層３０の電流電圧特性を調整する機能を備える。酸化アルミニウム層３２の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下である。
【００４４】
次に、本実施形態の記憶装置の製造方法について説明する。図３は、本実施形態の記憶装置の製造方法を示す図である。図３は、製造途中のメモリセルＭＣの断面を示す。
【００４５】
まず、下部電極１０、酸化アルミニウム層３２、第１の非晶質酸化チタン膜１３１ａを順に形成する（図３（ａ））。下部電極１０、酸化アルミニウム層３２、第１の非晶質酸化チタン膜１３１ａは、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ法）、スパッタ法、又は、ＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ法）により形成される。
【００４６】
次に、第１の熱処理を行い第１の非晶質酸化チタン膜１３１ａを結晶化する。アナターゼ型酸化チタンに富む第１の領域３１ａを形成する（図３（ｂ））。第１の熱処理は、例えば、酸素雰囲気中で、５００℃以上６００℃以下の温度で行う。
【００４７】
次に、第１の領域３１ａ上に第２の非晶質酸化チタン膜１３１ｂを形成する（図３（ｃ））。第２の非晶質酸化チタン膜１３１ｂは、例えば、ＣＶＤ法、スパッタ法、又は、ＡＬＤ法により形成される。
【００４８】
次に、第２の熱処理を行い第２の非晶質酸化チタン膜１３１ｂを結晶化し、ルチル型酸化チタンに富む第２の領域３１ｂを形成する（図３（ｄ））。第２の熱処理は、例えば、窒素雰囲気中で、４００℃以上５００℃以下の温度で行う。
【００４９】
その後、上部電極２０を形成して図１に示す本実施形態のメモリセルＭＣが製造される。
【００５０】
なお、第２の熱処理を省略することで、第２の領域３１ｂを非晶質酸化チタンに富んだ領域とすることも可能である。
【００５１】
次に、本実施形態の記憶装置の作用及び効果について説明する。
【００５２】
図４は、比較形態の記憶装置のメモリセルの模式断面図である。メモリセルは、下部電極１０、上部電極２０、抵抗変化層３０を備える。抵抗変化層３０は、酸化チタン層３１と酸化アルミニウム層３２とを備える。
【００５３】
比較形態のメモリセルＭＣは、抵抗変化層３０が、アナターゼ型酸化チタンのモル分率が低い第２の領域３１ｂを有しない点で本実施形態のメモリセルＭＣと異なっている。
【００５４】
図５は、比較形態のメモリセルの動作原理の説明図である。比較形態のメモリセルＭＣでは、抵抗変化層３０に電流を印加することで、抵抗変化層３０が高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。高抵抗状態から低抵抗状態への変化は、例えば、セット動作と称される。低抵抗状態から高抵抗状態への変化は、例えば、リセット動作と称される。
【００５５】
高抵抗状態はオフ状態又はリセット状態とも称される。また。低抵抗状態はオン状態又はセット状態とも称される。
【００５６】
図５（ａ）のオフ状態のメモリセルＭＣの上部電極２０に正電圧を印加することにより、図５（ｂ）に示すように酸化チタン層３１中に酸素欠損（図中Ｖｏ）が生成され、オン状態となる。オン状態は電圧を０Ｖに落としても保たれる。
【００５７】
図５（ｂ）のオン状態のメモリセルＭＣの下部電極１０に正電圧を印加することにより、酸化チタン層３１中の酸素欠損が消失し、図５（ａ）のオフ状態となる。
【００５８】
例えば、オフ状態をデータ“０”、オン状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
【００５９】
図６は、比較形態のメモリセルの電流電圧特性（ＩＶ特性）を示す図である。メモリセルがオフ状態の際に、上部電極２０に正電圧を印加していくと電圧Ｖ３で電流が立ち上がりオン状態に変化する。電圧Ｖ３をセット前電圧と称することにする。電圧Ｖ３は単にセット電圧Ｖｓｅｔとも称する。
【００６０】
セット動作が行われ、オン状態になった後は、上部電極２０に正電圧を印加していくと電圧Ｖ３よりも低い電圧Ｖ１で電流が立ち上がる。電圧Ｖ１をセット後電圧と称することにする。
【００６１】
図７は、本実施形態の記憶装置の課題の説明図である。図７は、メモリセルアレイ内の１個のメモリセルをセット動作のために選択した際に、メモリセルに印加される電圧を示している。ワード線とビット線の交点が、各メモリセルを表している。
【００６２】
選択されたメモリセルはメモリセルＡ（選択セル）である。メモリセルＡにつながるワード線にはセット電圧Ｖｓｅｔが印加される。また、メモリセルＡにつながるビット線には、０Ｖが印加される。
【００６３】
以下、メモリセルＡと接続されないワード線及びビット線には、セット電圧の半分の電圧（Ｖｓｅｔ／２）が印加される場合を例に説明する。
【００６４】
メモリセルＡと接続されないワード線及びビット線に接続されたメモリセルＣ（非選択セル）に印加される電圧は０Ｖである。すなわち、電圧は印加されない。
【００６５】
一方、メモリセルＡと接続されたワード線又はビット線に接続されたメモリセルＢ（半選択セル）には、セット電圧Ｖｓｅｔ半分の電圧（Ｖｓｅｔ／２）が印加される。したがって、メモリセルＢ（半選択セル）には、図６に図示する半選択リーク電流が流れることになる。
【００６６】
この半選択リーク電流が大きいと、チップの消費電力の増大を招く。また、配線での電圧降下が増加して選択セルに十分高い電圧が印加されなくなり、書き込み動作が不安定となる。
【００６７】
比較形態のメモリセル構造の素子において、酸化チタン層３１がアナターゼ型酸化チタンのみの第１の素子と、酸化チタン層３１がアナターゼ型酸化チタンとルチル型酸化チタンの混合物である第２の素子とを作成した。第１の素子と第２の素子について、図６に示すセット後電圧Ｖ１の経時変化を調べた。
【００６８】
アナターゼ型酸化チタンのモル分率が低い第２の素子では、セット動作から５時間後に、セット後電圧Ｖ１はセット前電圧Ｖ３の９０％程度まで戻ってしまった。すなわち、低抵抗状態が不安定であった。一方、アナターゼ型酸化チタンのモル分率が高い第１の素子では、セット動作から３日後でも、セット後電圧Ｖ１はセット前電圧Ｖ３の３０％以下に留まっていた。すなわち、低抵抗状態が安定であった。
【００６９】
酸化チタン層３１を非晶質酸化チタンとした場合も、第２の素子と同様、低抵抗状態が不安定であった。
【００７０】
以上の実験結果より、アナターゼ型酸化チタンのモル分率が低い酸化チタンの中では、酸素欠損が不安定であり、酸素欠損が消失しやすいことが明らかになった。一方、アナターゼ型酸化チタンのモル分率が高い酸化チタンの中では、酸素欠損が安定であり、酸素欠損が消失しにくいことが明らかになった。
【００７１】
図８は、本実施形態のメモリセルの動作原理の説明図である。
【００７２】
図８（ａ）のオフ状態のメモリセルＭＣの上部電極２０に正電圧を印加することにより、図８（ｂ）に示すように酸化チタン層３１中に酸素欠損（図中Ｖｏ）が生成され、オン状態となる。この後、電圧を０Ｖに落とす。すると、図８（ｃ）に示すように、アナターゼ型酸化チタンのモル分率が低い第２の領域３１ｂでは酸素欠損が不安定であるため消失する。
【００７３】
図８（ｃ）の状態では、抵抗変化層３０の抵抗は、図８（ａ）のオフ状態と図８（ｂ）のオン状態（０Ｖ経由前）との中間状態となる。この中間状態は、電圧を０Ｖに落としても保たれる。
【００７４】
その後、図８（ｃ）のオン状態（０Ｖ経由後）のメモリセルＭＣの下部電極１０に正電圧を印加することにより、酸化チタン層３１中の酸素欠損が消失し、図８（ａ）のオフ状態となる。
【００７５】
図９は、本実施形態のメモリセルの電流電圧特性（ＩＶ特性）を示す図である。０Ｖ経由後のオン状態では、上述の中間状態となるため、電流立ち上がり電圧がＶ１からＶ２まで上昇する。このため、セット電圧Ｖｓｅｔ半分の電圧（Ｖｓｅｔ／２）で流れる半選択リークは、比較形態の場合と比べて大幅に低減する。
【００７６】
なお、比較形態の場合に比べ、オン状態の電流立ち上がり電圧は上昇する。しかし、読み出し電圧を電流立ち上がり電圧Ｖ２よりも高く設定することで、十分に高い読み出し電流を得ることが可能である。本実施形態の記憶装置によれば、安定した読み出し動作と、半選択リーク電流の低減の両立が可能である。
【００７７】
半選択リーク電流を十分低減する観点から、第１の領域３１ａに含まれる酸化チタン中のアナターゼ型酸化チタンのモル分率（第１のモル分率）と、第２の領域３１ｂに含まれる酸化チタン中のアナターゼ型酸化チタンのモル分率（第２のモル分率）との差は、１０％以上であることが好ましく、２０％以上であることがより好ましく、３０％以上であることが更に好ましい。
【００７８】
半選択リーク電流を十分低減する観点から、第２のモル分率は、３０％以下であることが好ましく、２０％以下であることがより好ましく、１０％以下であることが更に好ましい。
【００７９】
読み出し動作時の電流を十分大きくする観点から、第１のモル分率は、７０％以上であることが好ましく、８０％以上であることがより好ましく、９０％以上であることが更に好ましい。
【００８０】
以上、本実施形態によれば、半選択リーク電流の抑制が可能となる。したがって、消費電力が抑制され、書き込み動作が安定した抵抗変化型メモリが実現される。
【００８１】
（第２の実施形態）
本実施形態の記憶装置は、メモリセルアレイが３次元構造を備える以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００８２】
図１０は、本実施形態の記憶装置のブロック図である。図１１は、メモリセルアレイの等価回路図である。図１２は、メモリセルアレイの模式断面図である。
【００８３】
本実施形態のメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。
【００８４】
図１０に示すように、記憶装置は、メモリセルアレイ２００、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
【００８５】
また、図１１に示すように、メモリセルアレイ２００内には、複数のメモリセルＭＣが立体的に配置される。図１１中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
【００８６】
メモリセルアレイ２００は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）（第１の配線）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）（第２の配線）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
【００８７】
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に接続される。複数のビット線ＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
【００８８】
ローデコーダ回路２１４は、入力されたローアドレス信号にしたがってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
【００８９】
カラムデコーダ回路２１７は、入力されたカラムアドレス信号にしたがってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
【００９０】
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
【００９１】
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【００９２】
図１２（ａ）、図１２（ｂ）は、本実施形態の記憶装置のメモリセルアレイ２００の模式断面図である。図１２（ａ）は、メモリセルアレイ２００のｘｙ断面図である。図１２（ｂ）は、メモリセルアレイ２００のｙｚ断面図である。図１２（ａ）は、図１２（ｂ）のＢＢ’断面図、図１２（ｂ）は図１２（ａ）のＡＡ’断面図である。図１２中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【００９３】
メモリセルアレイ２００は、ワード線ＷＬ１１、ワード線ＷＬ１２、ワード線ＷＬ１３、ビット線ＢＬ１１、ビット線ＢＬ１２を備える。また、抵抗変化層３０、層間絶縁層４０を備える。抵抗変化層３０に第１の実施形態の抵抗変化層３０が適用される。
【００９４】
本実施形態によれば、三次元構造を備えることにより、第１の実施形態の効果に加え、記憶装置の集積度が向上するという効果が得られる。
【００９５】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
１０        下部電極（第１の導電層）
２０        上部電極（第２の導電層）
３１        酸化チタン層（第１の金属酸化物層）
３１ａ      第１の領域
３１ｂ      第２の領域
３２        酸化アルミニウム層（第２の金属酸化物層）
１０４      ワード線（第１の配線）
１０６      ビット線（第２の配線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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