(57)【要約】【課題】センサ装置のコストを低くする。【解決手段】センサ装置ＳＮＤは、プリント配線基板ＰＣＢ、第１端子ＴＥＲ１、第２端子ＴＥＲ２、配線ＰＩＮＣ、及び半導体装置ＳＤを備えている。第１端子ＴＥＲ１及び第２端子ＴＥＲ２はプリント配線基板ＰＣＢに設けられており、かつ、電力線ＰＬに接続している。第２端子ＴＥＲ２は、第１端子ＴＥＲ１よりも電力線ＰＬの下流側に接続している。配線ＰＩＮＣは、プリント配線基板ＰＣＢに設けられており、第１端子ＴＥＲ１と第２端子ＴＥＲ２を互いに接続している。すなわち配線ＰＩＮＣは、電力線ＰＬに並列になっている。半導体装置ＳＤはプリント配線基板ＰＣＢに搭載されており、配線層、及び配線層に形成されたインダクタＩＮＤを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
主面と、第１端子と、第２端子と、前記第１端子及び前記第２端子に接続している配線と、を有する回路基板と、
前記回路基板の前記主面上に搭載され、第１インダクタと、平面視において前記第１インダクタと並ぶ第２インダクタと、を有する半導体チップと、
を備え、
平面視において、前記第１端子及び前記第２端子は、前記半導体チップと重なっておらず、
平面視において、前記配線は、前記第１インダクタと前記第２インダクタの間を経由して前記第１端子から前記第２端子にかけて延伸しているセンサ装置。
【請求項２】
請求項１に記載のセンサ装置において、
平面視において、前記第１インダクタと前記第２インダクタは、第１方向に並んでおり、
前記回路基板の前記主面は、
前記第１インダクタを挟んで前記第２インダクタの反対側にあって前記第１インダクタの近傍に位置する第１部分と、
前記第１方向に直交する第２方向において前記第１インダクタと並び、前記第１インダクタの近傍に位置する第２部分と、
前記第１インダクタと前記第２インダクタの間の第３部分と、
前記第２方向において前記第１インダクタ及び前記第２インダクタを挟んで前記第２部分の反対側で前記第２インダクタと並び、前記第２インダクタの近傍に位置する第４部分と、
前記第２インダクタを挟んで前記第１インダクタの反対側にあって前記第２インダクタの近傍に位置する第５部分と、
を有し、
平面視において、前記配線は、前記第１部分、前記第２部分、前記第３部分、前記第４部分及び前記第５部分を順に経由して前記第１端子から前記第２端子にかけて延伸しているセンサ装置。
【請求項３】
請求項１に記載のセンサ装置において、
前記回路基板は、第１辺と、前記第１辺の反対側の第２辺と、を有し、
平面視において、前記第１端子及び前記第２端子は、前記第１辺に沿って並んでおり、
平面視において、前記第１端子及び前記第２端子の方が前記半導体チップよりも前記第１辺の近くに位置しているセンサ装置。
【請求項４】
請求項１に記載のセンサ装置において、
前記半導体チップは、前記第１インダクタに生成された電圧及び前記第２インダクタに生成された電圧を処理する回路を有するセンサ装置。
【請求項５】
主面と、第１端子と、第２端子と、前記第１端子及び前記第２端子にそれぞれ接続している複数の配線と、を有する回路基板と、
前記回路基板の前記主面上に搭載され、インダクタをそれぞれ有する複数の半導体チップと、
を備え、
平面視において、前記第１端子及び前記第２端子は、前記複数の半導体チップと重なっておらず、
平面視において、前記複数の配線のそれぞれは、前記複数の半導体チップのそれぞれの前記インダクタの近傍を経由して前記第１端子から前記第２端子にかけて延伸しているセンサ装置。
【請求項６】
請求項５に記載のセンサ装置において、
平面視において、前記複数の配線のそれぞれは、前記複数の半導体チップのそれぞれの前記インダクタの周囲を巻いているセンサ装置。
【請求項７】
請求項５に記載のセンサ装置において、
平面視において、前記複数の半導体チップのそれぞれの前記インダクタは、第１方向に並んでおり、
前記回路基板は、前記第１方向に沿って延伸する第１辺と、前記第１辺の反対側の第２辺と、を有し、
平面視において、前記第１端子の方が前記複数の半導体チップ及び前記第２端子よりも前記第１辺の近くに位置しており、
平面視において、前記第２端子の方が前記複数の半導体チップ及び前記第１端子よりも前記第２辺の近くに位置しているセンサ装置。
【請求項８】
請求項５に記載のセンサ装置において、
前記複数の半導体チップのそれぞれは、前記複数の半導体チップのそれぞれの前記インダクタに生成された電圧を処理する回路を有するセンサ装置。
【請求項９】
主面と、第１端子と、第２端子と、前記第１端子及び前記第２端子にそれぞれ接続している複数の配線と、を有する回路基板と、
前記回路基板の前記主面上に搭載され、複数のインダクタを有する半導体チップと、
を備え、
平面視において、前記第１端子及び前記第２端子は、前記半導体チップと重なっておらず、
平面視において、前記複数の配線のそれぞれは、前記複数のインダクタのそれぞれの近傍を経由して前記第１端子から前記第２端子にかけて延伸しているセンサ装置。
【請求項１０】
請求項９に記載のセンサ装置において、
平面視において、前記複数の配線のそれぞれは、前記複数のインダクタのそれぞれの周囲を巻いているセンサ装置。
【請求項１１】
請求項９に記載のセンサ装置において、
平面視において、前記複数のインダクタは、第１方向に並んでおり、
前記回路基板は、前記第１方向に沿って延伸する第１辺と、前記第１辺の反対側の第２辺と、を有し、
平面視において、前記第１端子の方が前記半導体チップ及び前記第２端子よりも前記第１辺の近くに位置しており、
平面視において、前記第２端子の方が前記半導体チップ及び前記第１端子よりも前記第２辺の近くに位置しているセンサ装置。
【請求項１２】
請求項９に記載のセンサ装置において、
前記半導体チップは、前記複数のインダクタのそれぞれに生成された電圧を処理する回路を有するセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサ装置に関し、例えばインダクタを有するセンサ装置に適用可能な技術である。
【背景技術】
【０００２】
電力線を流れる電力量を検出する電力計には、インダクタが用いられている。電力線を流れる電流量が変化すると、電力線から発生する磁界の強度が変化する。 インダクタには、この磁界の強度の変化に応じた電力が発生する。電力計は、この電力をモニタすることにより、電力線を流れる電力量を検出する。
【０００３】
一般的に、電力計には磁気コアが設けられている。磁気コアは、電力線の周囲を取り囲む形状を有している。これに対して特許文献１には、多層プリント基板を用いたコアレス型の電流センサが記載されている。特許文献１において、多層プリント基板にはコイルが設けられている。このコイルは、多層プリント基板のうち異なる２層の配線層と、これらの配線層を接続するビアを用いて形成されている。そしてこのコイルの内側にはホールＩＣが埋め込まれている。そして、検出対象となる電流は、コイルを流れる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１８５９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
磁気コアは、電力線の感度を高めるために設けられている。一方で、磁気コアを設けた場合、センサが大型化し、またコストが上がってしまう。特許文献１に記載の方法では、磁気コアを設けなくても良いが、多層プリント基板にホールＩＣを埋め込む必要があるため、コストを十分に下げることはできない。本発明者は、コストを低くすることができる、新たなセンサ装置の構造を検討した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、回路基板上に搭載されている。半導体装置は、インダクタを有している。回路基板は、第１端子、第２端子、及び配線を有している。第２端子は、電力線に、第１端子よりも下流側で接続する。配線は、第１端子及び第２端子を互いに接続し、かつ電力線に対して電気的に並列に設けられている。
【０００７】
また、他の一実施の形態によれば、半導体装置は回路基板上に搭載されている。半導体装置は、複数のインダクタを有している。回路基板は、第１端子、第２端子、及び複数の配線を有している。複数の配線は、第１端子及び第２端子を接続し、かつ互いに並列に設けられている。そして、半導体装置に垂直な方向で見た場合において、複数のインダクタは、互いに異なる配線の近くに配置されている。
【発明の効果】
【０００８】
前記一実施の形態によれば、センサ装置のコストを低くすることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るセンサ装置の構成を示す図である。
【図２】半導体装置が有する半導体チップの構成を示す断面図である。
【図３】回路が有する増幅部とインダクタの接続関係を示す図である。
【図４】（ａ）は２つのインダクタの巻き方向の第１例を示す図であり、（ｂ）は２つのインダクタの巻き方向の第２例を示す図である。
【図５】第２の実施形態に係るセンサ装置の構成を示す平面図である。
【図６】図５の変形例を示す平面図である。
【図７】第３の実施形態に係るセンサ装置の構成を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係るセンサ装置ＳＮＤの構成を示す図である。本実施形態に係るセンサ装置ＳＮＤは、プリント配線基板ＰＣＢ、第１端子ＴＥＲ１、第２端子ＴＥＲ２、配線ＰＩＮＣ、及び半導体装置ＳＤを備えている。第１端子ＴＥＲ１及び第２端子ＴＥＲ２はプリント配線基板ＰＣＢに設けられており、かつ、電力線ＰＬに接続している。第２端子ＴＥＲ２は、第１端子ＴＥＲ１よりも電力線ＰＬの下流側に接続している。配線ＰＩＮＣは、プリント配線基板ＰＣＢに設けられており、第１端子ＴＥＲ１と第２端子ＴＥＲ２を互いに接続している。すなわち配線ＰＩＮＣは、電力線ＰＬに並列になっている。半導体装置ＳＤはプリント配線基板ＰＣＢに搭載されており、配線層、及び配線層に形成されたインダクタＩＮＤを有している。
【００１２】
本実施形態によれば、電力線ＰＬに流れる電流の一部は配線ＰＩＮＣを経由する。そして、インダクタＩＮＤには、配線ＰＩＮＣの周囲に発生した磁場の強さに応じた電圧が発声する。そして配線ＰＩＮＣはプリント配線基板ＰＣＢに形成されているため、配線ＰＩＮＣとインダクタＩＮＤの距離を短くすることができる。従って磁気コアを設けなくてもセンサ装置ＳＮＤの感度を高めることができる。また、プリント配線基板にＩＣを埋め込む必要がないため、製造コストも増加しない。以下、詳細に説明する。
【００１３】
半導体装置ＳＤは、半導体チップをインターポーザやリードフレームなどのチップ搭載部に搭載し、半導体チップ及びチップ搭載部を封止樹脂で封止したものである。半導体装置ＳＤは、インダクタＩＮＤを２つ有している。そして、プリント配線基板ＰＣＢに垂直な方向から見た場合、配線ＰＩＮＣの一部（本図に示す例では、第１部分ＰＩＮＣ１）は、２つのインダクタＩＮＤの間を延在している。そして配線ＰＩＮＣの残りの部分（本図に示す例では第２部分ＰＩＮＣ２及び第３部分ＰＩＮＣ３）は、２つのインダクタＩＮＤを囲んでいる。
【００１４】
詳細には、半導体装置ＳＤの４辺は、プリント配線基板ＰＣＢの４辺と平行になっている。そして、第１端子ＴＥＲ１及び第２端子ＴＥＲ２は、プリント配線基板ＰＣＢの一方の長辺に設けられている。第１端子ＴＥＲ１は、配線ＰＩＮＣの第２部分ＰＩＮＣ２を介して第１部分ＰＩＮＣ１の一端に接続している。また、第２端子ＴＥＲ２は、配線ＰＩＮＣの第３部分ＰＩＮＣ３を介して第１部分ＰＩＮＣ１の他端に接続している。第２部分ＰＩＮＣ２は、第１部分ＰＩＮＣ１とともに一方のインダクタＩＮＤを囲んでおり、第３部分ＰＩＮＣ３は、第１部分ＰＩＮＣ１とともに他方のインダクタＩＮＤを囲んでいる。
【００１５】
本図に示す例では、インダクタＩＮＤの外形は略矩形である。２つのインダクタＩＮＤは、一辺が互いに対向する向きに並んでいる。配線ＰＩＮＣの第１部分ＰＩＮＣ１は、これら一辺の間に位置している。そして配線ＰＩＮＣの第２部分ＰＩＮＣ２は第１のインダクタＩＮＤの残りの３辺に沿って延在している、第３部分ＰＩＮＣ３は第２のインダクタＩＮＤの残りの３辺に沿って延在している。
【００１６】
なお、配線ＰＩＮＣは、例えばプリント配線基板ＰＣＢのうち半導体装置ＳＤが搭載されている面の配線層に形成されている。ただし、配線ＰＩＮＣは、他の配線層に形成されていても良いし、複数の配線層を用いて形成されていても良い。
【００１７】
また、半導体装置ＳＤが有する半導体チップは、アナログ回路やロジック回路を有している。これらの回路は、インダクタＩＮＤに生成した電圧を処理する回路であり、例えば増幅部ＡＭＰ（図３を用いて後述）を有している。
【００１８】
図２は、半導体装置ＳＤが有する半導体チップの構成を示す断面図である。この半導体チップは、基板ＳＵＢを用いて形成されている。基板ＳＵＢは、例えばシリコン基板である。基板ＳＵＢには、トランジスタＴＲ及び素子分離領域ＥＩが形成されている。素子分離領域ＥＩは、素子形成領域を他の領域から分離している。素子形成領域には、例えばトランジスタＴＲが形成されている。トランジスタＴＲは、例えばロジック回路ＬＣの一部である。ただしトランジスタＴＲは、アナログ回路ＡＣの一部であっても良い。
【００１９】
トランジスタＴＲおよび素子分離領域ＥＩ上には、多層配線層ＭＩＮＣが形成されている。多層配線層ＭＩＮＣは、内部配線ＷＩＲを有している。内部配線ＷＩＲはロジック回路ＬＣを構成する配線、又は電源配線である。
【００２０】
多層配線層ＭＩＮＣは、複数の配線層を有している。各配線層は、内部配線ＷＩＲが形成されている層と、ビアＶＡ（又はコンタクト）が形成されている層を有している。本図に示す例では、内部配線ＷＩＲは、配線層を形成する絶縁膜に埋め込まれている。ただし少なくとも一つの内部配線ＷＩＲは、配線層を形成する絶縁膜上に形成されていても良い。また、内部配線ＷＩＲ及びビアＶＡは、別々に形成されていても良いし、一体となっていてもよい。内部配線ＷＩＲは、例えばＣｕ又はＡｌである。ビアＶＡは、例えばＣｕ、Ａｌ、又はＷである。
【００２１】
インダクタＩＮＤは、少なくとも一つの内部配線ＷＩＲと同一層に形成されている。本図に示す例では、インダクタＩＮＤは、複数層の配線層（具体的には、層目以上の配線層から、最上層より一つ下の配線層までの間のいずれかの配線層）を用いて形成されている。このようにすると、インダクタＩＮＤの巻数が増えるため、インダクタＩＮＤによる磁界の変化の検出感度は高くなる。
【００２２】
そして、多層配線層ＭＩＮＣには、シールド部材ＳＬＤが設けられている。シールド部材ＳＬＤはインダクタＩＮＤを囲んでおり、インダクタＩＮＤがロジック回路ＬＣやアナログ回路のノイズ源となること、及びロジック回路ＬＣがインダクタＩＮＤやアナログ回路のノイズ源になることを抑制できる。
【００２３】
シールド部材ＳＬＤは、詳細には、第１シールド部材ＳＬＤ１、第２シールド部材ＳＬＤ２、第３シールド部材ＳＬＤ３、及び第４シールド部材ＳＬＤ４を有している。
【００２４】
第１シールド部材ＳＬＤ１は、インダクタＩＮＤとロジック回路ＬＣ（又はアナログ回路ＡＣ）の間に位置しており、第２シールド部材ＳＬＤ２はインダクタＩＮＤを介して第１シールド部材ＳＬＤ１とは逆側に位置している。第１シールド部材ＳＬＤ１及び第２シールド部材ＳＬＤ２は、いずれも、インダクタＩＮＤが形成されている配線層より下の配線層から、インダクタＩＮＤが形成されている配線層より上の配線層まで連続して形成されている。第１シールド部材ＳＬＤ１及び第２シールド部材ＳＬＤ２は、いずれの配線層においても、内部配線ＷＩＲが形成されている層と同一層に位置する金属層、及び、ビアＶＡが形成されている層と同一層に位置する金属層を有している。
【００２５】
第３シールド部材ＳＬＤ３は、インダクタＩＮＤが形成されている配線層より一つ上の配線層に形成されている。また、第４シールド部材ＳＬＤ４は、インダクタＩＮＤが形成されている配線層より一つ下の配線層に形成されている。第３シールド部材ＳＬＤ３は、第１シールド部材ＳＬＤ１の最上層の金属層と、第２シールド部材ＳＬＤ２の最上層の金属層とをつないだものであり、インダクタＩＮＤの上方を覆っている。第４シールド部材ＳＬＤ４は、第１シールド部材ＳＬＤ１の最下層の金属層と、第２シールド部材ＳＬＤ２の最下層の金属層とをつないだものであり、インダクタＩＮＤの下方を覆っている。そして、インダクタＩＮＤは、第１シールド部材ＳＬＤ１、第３シールド部材ＳＬＤ３、第２シールド部材ＳＬＤ２、及び第４シールド部材ＳＬＤ４によって囲まれている。
【００２６】
図３は、半導体装置ＳＤに搭載されている回路が有する増幅部ＡＭＰとインダクタＩＮＤの接続関係を示す図である。本図に示す例において、増幅部ＡＭＰはオペアンプである。そして、配線ＰＩＮＣに電流が流れた場合、一方のインダクタＩＮＤには、正電圧を有する信号が発生し、他方のインダクタＩＮＤには負電圧を有する信号が発生する。そして、これら２つの信号が増幅部ＡＭＰに入力されることによって、増幅部ＡＭＰの出力は、一つのインダクタＩＮＤのみが増幅部ＡＭＰに接続している場合と比較して、大きくなる。
【００２７】
図４（ａ）は、２つのインダクタＩＮＤの巻き方向の第１例を示す図である。本図に示す例において、２つのインダクタＩＮＤの巻き方法は同一である。そして第１のインダクタＩＮＤの中心側の端部は増幅部ＡＭＰの＋側の入力端子に接続し、第２のインダクタＩＮＤの中心側の端部は増幅部ＡＭＰの−側の入力端子に接続している。また、２つのインダクタＩＮＤの外側の端部は接地されている。
【００２８】
図４（ｂ）は、２つのインダクタＩＮＤの巻き方向の第２例を示す図である。本図に示す例において、２つのインダクタＩＮＤの巻き方法は逆になっている。そして第１のインダクタＩＮＤの中心側の端部は増幅部ＡＭＰの一方の入力端子（例えば−側の入力端子）に接続し、第２のインダクタＩＮＤの外側の端部は増幅部ＡＭＰの他方の入力端子（例えば＋側の入力端子）に接続している。また、第１のインダクタＩＮＤの外側の端部は接地されており、第２のインダクタＩＮＤの中心側の端部も接地されている。
【００２９】
以上、本実施形態によれば、電力線ＰＬに流れる電流の一部は配線ＰＩＮＣを経由する。配線ＰＩＮＣはプリント配線基板ＰＣＢに形成されているため、配線ＰＩＮＣとインダクタＩＮＤの距離を短くすることができる。従って磁気コアを設けなくても、センサ装置ＳＮＤの感度を高めることができる。また、プリント配線基板にＩＣを埋め込む必要がないため、製造コストも増加しない。
【００３０】
また、配線ＰＩＮＣは２つのインダクタＩＮＤの間を延在している。このため、２つのインダクタＩＮＤのそれぞれには、配線ＰＩＮＣの周囲に発生する磁場に起因して起電力が生じる。そしてこれら２つの起電力を足し合わせることで、電力線ＰＬを流れる電流量を示す信号の強度を大きくすることができる。
【００３１】
特に本実施形態では、配線ＰＩＮＣは、２つのインダクタＩＮＤのそれぞれを囲んでいる。従って、インダクタＩＮＤによる、配線ＰＩＮＣの周囲に発生した磁界の変化の検出感度は高くなる。
【００３２】
（第２の実施形態）
図５は、第２の実施形態に係るセンサ装置ＳＮＤの構成を示す平面図である。本実施形態に係るセンサ装置ＳＮＤは、以下の点を除いて、第１の実施形態に係るセンサ装置ＳＮＤと同様の構成である。
【００３３】
まず、電力線ＰＬは、上流側の部分と下流側の部分の２つに分割されている。そして、第１端子ＴＥＲ１は電力線ＰＬの上流側の部分に接続しており、第２端子ＴＥＲ２は電力線ＰＬの下流側の部分に接続している。言い換えると、配線ＰＩＮＣは電力線ＰＬの一部となっており、電力線ＰＬの上流側の部分と下流側の部分を接続している。
【００３４】
またプリント配線基板ＰＣＢは、複数の配線ＰＩＮＣを並列に有している。これら複数の配線ＰＩＮＣは、いずれも第１端子ＴＥＲ１と第２端子ＴＥＲ２を接続している。このため、一つの配線ＰＩＮＣを流れる電流量は小さくなる。このようにすると、特定の配線ＰＩＮＣに電流が集中することを抑制できる。
【００３５】
そして、プリント配線基板ＰＣＢの上には、複数の半導体装置ＳＤが設けられている。半導体装置ＳＤは、インダクタＩＮＤを一つ有しており、かつ、それぞれが互いに異なる配線ＰＩＮＣの近くに配置されている。そして、半導体装置ＳＤのロジック回路は、複数のインダクタＩＮＤのそれぞれの検出値を加算（又は平均）して、電力線ＰＬを流れる電流量を示す信号を生成する。
【００３６】
なお、本実施形態において、図６に示すように、一つの半導体装置ＳＤに複数のインダクタＩＮＤが設けられていても良い。
【００３７】
本実施形態によれば、電力線ＰＬに流れる電流は、複数の配線ＰＩＮＣに分散して流れる。そして複数のインダクタＩＮＤのそれぞれには、そのインダクタＩＮＤの近くに位置する配線ＰＩＮＣを流れる電流量に応じた電圧が生じる。そして、半導体装置ＳＤのロジック回路は、複数のインダクタＩＮＤのそれぞれの検出値を加算して、電力線ＰＬを流れる電流量を示す信号を生成する。また、インダクタＩＮＤと配線ＰＩＮＣの距離は短い。従って磁気コアを設けなくても、センサ装置ＳＮＤの感度を高めることができる。また、プリント配線基板にＩＣを埋め込む必要がないため、製造コストも増加しない。
【００３８】
（第３の実施形態）
図７は、第３の実施形態に係るセンサ装置ＳＮＤの構成を示す平面図である。本実施形態に係るセンサ装置ＳＮＤは、平面視において配線ＰＩＮＣが、インダクタＩＮＤの周囲を囲んでいる点を除いて、第２の実施形態に係るセンサ装置ＳＮＤと同様の構成である。
【００３９】
配線ＰＩＮＣの一部は、ビアを介して、プリント配線基板ＰＣＢのうち半導体装置ＳＤが搭載されている面（第１面）とは逆側の面（第２面）に引き回されている。そして配線ＰＩＮＣは、平面視において、第２面に位置する部分が、第１面に位置する部分と交差している。このようにすることで、配線ＰＩＮＣは、半導体装置ＳＤを隙間なく囲むことができる。
【００４０】
具体的には、配線ＰＩＮＣは、第４部分ＰＩＮＣ４、第５部分ＰＩＮＣ５、及び第６部分ＰＩＮＣ６を備えている。第４部分ＰＩＮＣ４は、プリント配線基板ＰＣＢの第１面に位置しており、一端が第１端子ＴＥＲ１に接続している。そして第４部分ＰＩＮＣ４は、半導体装置ＳＤの４辺を囲んでいる。第５部分ＰＩＮＣ５はプリント配線基板ＰＣＢの第２面に位置しており、平面視で第５部分ＰＩＮＣ５は第４部分ＰＩＮＣ４と交差している。第５部分ＰＩＮＣ５の一端はビアＶＡ１を介して第４部分ＰＩＮＣ４の他端に接続している。第６部分ＰＩＮＣ６の一端は、ビアＶＡ２を介して第５部分ＰＩＮＣ５の他端に接続している。そして第６部分ＰＩＮＣ６の他端は、第２端子ＴＥＲ２に接続している。
【００４１】
本実施形態によっても、第２の実施形態と同様の効果が得られる。また、配線ＰＩＮＣが半導体装置ＳＤを隙間なく囲んでいるため、インダクタＩＮＤによる、配線ＰＩＮＣの周囲に発生した磁界の変化の検出感度は高くなる。
【００４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００４３】
ＡＣ アナログ回路
ＡＭＰ 増幅部
ＥＩ 素子分離領域
ＩＮＤ インダクタ
ＬＣ ロジック回路
ＭＩＮＣ 多層配線層
ＰＣＢ プリント配線基板
ＰＩＮＣ 配線
ＰＩＮＣ１ 第１部分
ＰＩＮＣ２ 第２部分
ＰＩＮＣ３ 第３部分
ＰＩＮＣ４ 第４部分
ＰＩＮＣ５ 第５部分
ＰＩＮＣ６ 第６部分
ＰＬ 電力線
ＳＤ 半導体装置
ＳＬＤ シールド部材
ＳＬＤ１ 第１シールド部材
ＳＬＤ２ 第２シールド部材
ＳＬＤ３ 第３シールド部材
ＳＬＤ４ 第４シールド部材
ＳＮＤ センサ装置
ＳＵＢ 基板
ＴＥＲ１ 第１端子
ＴＥＲ２ 第２端子
ＴＲ トランジスタ
ＶＡ１ ビア
ＶＡ２ ビア
ＷＩＲ 内部配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2018025569.tif 000007
【図６】
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【図７】
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