(57)【要約】【課題】相互接続された垂直チャネルデバイスを形成するための方法を提供する。【解決手段】この発明は、第１の下部電極領域から延在する第１の垂直チャネル構造と、第２の下部電極領域から延在する第２の垂直チャネル構造とを備え、半導体構造上に相互接続された垂直チャネルデバイスを形成する方法が提供される。第１および第２の垂直チャネル構造は、第１および第２の下部電極領域を覆う誘電体層から突出している。この方法は、第１の下部電極領域を露出させる第１のホールと、第２の下部電極領域を露出させる第２のホールとを形成し、第１および第２のホールは、誘電体層を通して垂直に延在するステップと、誘電体層上に離散的パターン部の組を含む導電パターンを形成するステップと、を含む。【選択図】図１ｋ
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【特許請求の範囲】
【請求項１】
第１の下部電極領域（１０２）から延在する第１の垂直チャネル構造（１１１）と、第２の下部電極領域（１０４）から延在する第２の垂直チャネル構造（１１２）とを備える半導体構造（１００）上に相互接続された垂直チャネルデバイスを形成する方法であって、前記第１および第２の垂直チャネル構造（１１１，１１２）は、第１および第２の下部電極領域（１０２，１０４）を覆う誘電体層（１０８）から突出し、
前記方法は、
前記第１の下部電極領域（１０２）を露出させる第１のホール（１２０）と、前記第２の下部電極領域（１０４）を露出させる第２のホール（１２２）とを形成し、前記第１および第２のホール（１２０，１２２）は、前記誘電体層（１０８）を通して垂直に延在するステップと、
少なくとも１つの導電層（１２４，１２６，１２８）を含むゲートレベル導体（１３０）を形成し、前記ゲートレベル導体（１３０）は、前記第１および第２のホール（１２０，１２２）を充填して前記第１および第２の垂直チャネル構造（１１１，１１２）の突出部分を埋め込むステップと、
前記誘電体層（１０８）上に離散的パターン部（１３２，１３４）の組を含む導電性パターン（１３０’）を形成するステップと、を含み、
前記導電性パターン（１３０’）を形成するステップは、
前記第１の垂直チャネル構造（１１１）の突出部分を包む第１のゲート部（１３２ｇ）と、前記第２のホ−ル（１２２）内に配置された第１の下部電極接触部（１３２ｂ）と、前記第１の下部電極接触部（１３２ｂ）と前記第１のゲート部（１３２ｇ）との間に延在する第１の交差結合部（１３２ｘ）と、を含む第１のパターン部（１３２）を形成するステップと、
前記第２の垂直チャネル構造（１１２）の突出部分を包む第２のゲート部（１３４ｇ）と、前記第１のホ−ル（１２０）内に配置された第２の下部電極接触部（１３４ｂ）と、前記第２の下部電極接触部（１３４ｂ）と前記第２のゲート部（１３４ｇ）との間に延在する第２の交差結合部（１３４ｘ）と、を含む第２のパターン部（１３４）を形成するステップと、を含み、
前記導電性パターン（１３０’）を形成するステップは、
前記ゲートレベル導体（１３０）上にエッチングマスク（１４０）を形成するステップをさらに含み、前記エッチングマスク（１４０）は、前記第１のパターン部（１３２）を規定するために第１の離散的マスク部分（１４２）と、前記第２のパターン部（１３４）を規定するために第２の離散的マスク部分（１４４）と、を含み、前記エッチングマスク（１４０）によって露出される領域内で前記ゲートレベル導体（１３０）をエッチングするステップを含む方法。
【請求項２】
前記ゲートレベル導体（１３０）は、前記第１および第２の垂直チャネル構造（１１１，１１２）の前記突出部分上および前記第１および第２のホール（１２０，１２２）内に形成されたコンフォーマル金属コンタクト層（１２６）と、前記コンフォーマル金属コンタクト層（１２６）上に形成され、前記第１および第２の垂直チャネル構造（１１１，１１２）の前記突出部分を埋め込む金属充填層（１２８）と、を含む請求項１の方法。
【請求項３】
前記金属充填層（１２８）は、前記第１および第２のホール（１２０，１２２）内の残りの空間を充填する請求項２の方法。
【請求項４】
前記ゲートレベル導体は、前記第１および第２のホール（１２０，１２２）を形成する前に、前記第１および第２の垂直チャネル構造（１１１，１１２）の前記突出部分上および前記誘電体層（１０８）上に形成されたコンフォーマル仕事関数金属層（１２４）を含み、前記第１および第２のホール（１２０，１２２）を形成するステップは、前記コンフォーマル仕事関数金属層（１２４）および前記誘電体層（１０８）を通して延在するように、前記第１および第２のホール（１２０，１２２）を形成するステップを含む請求項１ないし３のうちいずれか１項の方法。
【請求項５】
前記方法は、
前記エッチングマスク（１４０）を形成する前に、導電層部分を前記第１および第２の垂直チャネル構造（１１１，１１２）の上部から除去するステップをさらに含む請求項１ないし４のうちいずれか１項の方法。
【請求項６】
前記ゲートレベル導体（１３０）は、前記第１および第２の垂直チャネル構造（１１１，１１２）の前記突出部分を完全に覆うように形成され、
前記方法は、
前記エッチングマスク（１４０）を形成する前に、前記第１および第２の垂直チャネル構造（１１１，１１２）の上部が前記ゲートレベル導体（１３０）から突出するように、前記ゲートレベル導体の厚さを減少させるステップをさらに含む請求項１ないし４のうちいずれか１項の方法。
【請求項７】
前記方法は、
前記第１および第２のホール（１２０，１２２）を形成する前に、前記誘電体層（１０８）および前記第１および第２の垂直チャネル構造（１１１，１１２）の前記突出部分を覆うゲート誘電体層（１０９）を形成するステップをさらに含み、前記第１および第２のホール（１２０，１２２）を形成するステップは、前記ゲート誘電体層（１０９）および前記誘電体層（１０８）を通して延在するように、前記第１および第２のホール（１２０，１２２）を形成するステップを含む請求項１ないし６のうちいずれか１項の方法。
【請求項８】
前記方法は、
前記パターン部（１３２，１３４）を埋め込む誘電体充填層（１５０）を形成するステップをさらに含み、前記第１および第２の垂直チャネル構造（１１１，１１２）の上部は、前記誘電体充填層（１５０）上に突出する請求項１ないし７のうちいずれか１項の方法。
【請求項９】
前記方法は、
前記第１の垂直チャネル構造（１１１）の上部に第１の上部電極（１５１）を形成し、前記第２の垂直チャネル構造（１１２）の上部に第２の上部電極（１５２）を形成するステップをさらに含む請求項８の方法。
【請求項１０】
前記半導体構造は、前記第１の下部電極領域（１０２）から延在する第３の垂直チャネル構造（１１３）と、前記第２の下部電極領域（１０４）から延在する第４の垂直チャネル構造（１１４）と、をさらに備え、
前記第１のパターン部（１３２）の前記第１のゲート部（１３２ｇ）は、前記第１および第３の垂直チャネル構造（１１１，１１３）を包む共通の第１のゲート部（１３２ｇ）として形成され、
前記第２のパターン部の前記第２のゲート部（１３４ｇ）は、前記第２および第４の垂直チャネル構造（１１２，１１４）を包む共通の第２のゲート部（１３４ｇ）として形成される請求項１ないし９のうちいずれか１項の方法。
【請求項１１】
前記半導体構造は、前記第１の下部電極領域（１０２）から延在する第５の垂直チャネル構造（１１５）と、前記第２の下部電極領域（１０４）から延在する第６の垂直チャネル構造（１１６）と、をさらに備え、
前記導電性パターンを形成するステップは、
前記第５の垂直チャネル構造（１１５）の突出部分を包むゲート部（１３６ｇ）を含む第３のパターン部（１３６）を形成するステップと、
前記第６の垂直チャネル構造（１１６）の突出部分を包むゲート部（１３８ｇ）を含む第４のパターン部（１３８）を形成するステップと、を含む請求項１０の方法。
【請求項１２】
半導体構造であって、
前記半導体構造は、
第１の下部電極領域（１０２）および第２の下部電極領域（１０４）を備える基板（１０１）と、
前記第１の下部電極領域（１０２）から延在する第１の垂直チャネル構造（１１１）と、前記第２の下部電極領域（１０４）から延在する第２の垂直チャネル構造（１１２）と、
前記第１および第２の下部電極領域（１０２，１０４）を覆う誘電体層（１０８）と、
前記第１および第２の垂直チャネル構造（１１１，１１２）は、前記誘電体層（１０８）から突出し、
前記誘電体層（１０８）上に配置された離散的パターン部（１３２，１３４）の組を含む導電性パターン（１３０’）と、を備え、
前記導電性パターン（１３０’）は、
前記第１の垂直チャネル構造（１１１）の突出部分を包む第１のゲート部（１３２ｇ）と、前記第２の下部電極領域（１０４）に当接する前記誘電体層（１０８）を通して延在する第１の下部電極接触部（１３２ｂ）と、前記第１の下部電極接触部（１３２ｂ）と前記第１のゲート部（１３２ｇ）との間に延在する第１の交差結合部（１３２ｘ）と、を含む第１のパターン部（１３２）と、
前記第２の垂直チャネル構造（１１２）の突出部分を包む第２のゲート部（１３４ｇ）と、前記第１の下部電極領域（１０２）に当接する前記誘電体層（１０８）を通して延在する第２の下部電極接触部（１３４ｂ）と、前記第２の下部電極接触部（１３４ｂ）と前記第２のゲート部（１３４ｇ）との間に延在する第２の交差結合部（１３４ｘ）と、を含む第２のパターン部（１３４）とを含む半導体構造。
【請求項１３】
前記半導体構造は、
前記第１の下部電極領域（１０２）から延在する第３の垂直チャネル構造（１１３）と、前記第２の下部電極領域（１０４）から延在する第４の垂直チャネル構造（１１４）と、をさらに備え、
前記第１のパターン部（１３２）の前記第１のゲート部（１３２ｇ）は、前記第１および第３の垂直チャネル構造（１１１，１１３）を包む共通の第１のゲート部（１３２ｇ）として形成され、
前記第２のパターン部の前記第２のゲート部（１３４ｇ）は、前記第２および第４の垂直チャネル構造（１１２，１１４）を包む共通の第２のゲート部（１３４ｇ）として形成される請求項１２の半導体構造。
【請求項１４】
前記半導体構造は、
前記第１の下部電極領域（１０２）から延在する第５の垂直チャネル構造（１１５）と、前記第２の下部電極領域（１０４）から延在する第６の垂直チャネル構造（１１６）と、をさらに備え、
前記導電性パターンは、
前記第５の垂直チャネル構造（１１５）の突出部分を包むゲート部（１３６）を含む第３のパターン部（１３６）と、
前記第６の垂直チャネル構造（１１６）の突出部分を包むゲート部（１３８）を含む第４のパターン部（１３８）と、
をさらに含む請求項１３の半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の概念は、相互接続された垂直チャネルデバイスを形成する方法および半導体構造に関する。
【背景技術】
【０００２】
より面積効率のよい回路設計を提供するために絶え間なく努力し、新しい半導体デバイスが開発されている。１つの有望なタイプのデバイスは、垂直ナノワイヤ電界効果トランジスタ（ＦＥＴ）などの垂直チャネルトランジスタデバイスである。垂直配向チャネル構造のため、ゲート長は、線幅によって規定されるのではなく、ゲート導体層の厚さによって規定される。第２に、縦型トランジスタデバイスのソースおよびドレイン領域は、互いに関連して垂直に変位する。これらの理由から、とりわけ、縦型トランジスタデバイスは、高密度のデバイス集積を可能にする。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
機能回路を形成するために、異なるデバイスのゲートとソース／ドレインとを相互接続することがしばしば必要となる。しかしながら、垂直デバイスのソース、ドレインおよびゲートは、異なる垂直レベルに配置されるので、下部ソース／ドレイン領域に電気的に接触することは困難であり得る。１つの選択肢は、上のルーティング層または相互接続層の金属線（すなわち、バック・エンド・オブ・ライン）によって、ゲートとソース／ドレインとの間の相互接続を提供することであり、金属線は、下部ソース／ドレイン領域に接続され、ゲートを、長い垂直相互接続によってそれぞれ形成する。しかしながら、これは、垂直相互接続に追加のスペースが必要とされるので、全体の面積効率を低下させる可能性がある。
【０００４】
本発明の概念の目的は、前述の課題に対処することである。より具体的には、相互接続されたゲートおよび下部電極を有する垂直チャネルデバイスの形成を可能にすることである。追加および／または代替の目的は、以下から理解することができる。
【課題を解決するための手段】
【０００５】
本発明の概念の第１の態様によれば、第１の下部電極領域から延びる第１の垂直チャネル構造と、第２の下部電極領域から延びる第２の垂直チャネル構造とを含む、半導体構造上に相互接続された垂直チャネルデバイスを形成する方法が提供される。第１および第２の垂直チャネル構造は、第１および第２の下部電極領域を覆う誘電体層から突出している。
【０００６】
この方法は、第１の下部電極領域を露出させる第１のホールと、第２の下部電極領域を露出させる第２のホールとを形成し、第１および第２の垂直チャネル構造を第１および第２の下部電極領域を覆う誘電体層から突出させるステップと、
【０００７】
誘電体層上に１組の離散的パターン部を含む導電パターンを形成するステップと、を含み、
【０００８】
前記導電パターンを形成するステップは、
第１の垂直チャネル構造の突出部を包む第１のゲート部と、第２のホール内に配置された第１の下部電極接触部と、第１の下部電極接触部と第１のゲート部との間に延びる第１の交差結合部と、を含む第１のパターン部を形成するステップと、
【０００９】
第２の垂直チャネル構造の突出部を包む第２のゲート部と、第１のホール内に配置された第２の下部電極接触部と、第２の下部電極接触部と第２のゲート部との間に延びる交差結合部と、第２のゲート部を含む第２のパターン部を形成するステップと、を含む。
【００１０】
本発明の方法の態様は、ゲートレベル導体と下部電極との間の直接接続を可能にする。より具体的には、第１の垂直チャネルデバイス（すなわち、第１の垂直チャネル構造および第１のラップアラウンド型ゲートを含むデバイス）のゲートは、第２の垂直チャネルデバイス（すなわち、第２の垂直チャネル構造および第２のラップアラウンド型ゲートを含むデバイス）の下部電極と電気的に相互接続することができる。そして、その逆に相互接続することができる。したがって、導電性パターンは、垂直チャネルデバイスにゲートを提供し、第１および第２の垂直チャネルデバイスのゲートと下部電極との間のコンパクトで面積効率のよい接続を可能にする“ルーティング層”として機能する２重の機能を提供する。
【００１１】
この方法は、あるデバイスのゲートと別のデバイスのソース／ドレインとの間の接続を必要とする任意の回路を形成するために有利に適用することができる。デバイスは、好ましくは、第１の垂直チャネルトランジスタデバイスおよび第２の垂直チャネルトランジスタデバイスであり得る。この方法は、交差結合相補型金属酸化物半導体（ＣＭＯＳ）、特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルを含む回路を形成するのに特に有利である。
【００１２】
本発明の方法によれば、下部電極とゲートレベル導体との間の接続は、導電パターンを形成する前に、第１および第２のホールを形成するだけで可能になる。これは、プロセスステップの数に関して効率的なプロセスをもたらす。
【００１３】
垂直チャネル構造とは、ここでは、半導体構造の延長の主平面に対して垂直または横向きの半導体構造を意味する。ここで、チャネル構造の方向は、構造を通る電荷キャリアの流れの方向または構造の長手方向を指すことができる。垂直チャネル構造は、基板に形成され得、“垂直”チャネル構造の（長手方向）は、基板の（主面）の法線方向に沿って配向される。垂直チャネル構造は、好ましくは、垂直の“ナノワイヤ”によって形成することができる。これに対応して、垂直チャネル（トランジスタ）デバイスとは、半導体構造の延長の主平面に対して垂直または横向きのチャネルを有する（トランジスタ）デバイスを意味する。
【００１４】
垂直チャネル構造、または垂直チャネル構造のラップアラウンド型ゲート部のまわりのゲート部分ラッピングによって、ゲート部分が、垂直チャネル構造を周方向に、すなわち、垂直チャネル構造の垂直部分に沿って、完全に包むことを意味する。
【００１５】
本明細書で使用される場合、“水平”という用語は、垂直方向を横切る方向または方向を指すために使用される。半導体構造は、“水平”方向が基板の（主表面）に平行な方向を指す基板を含むことができる。
【００１６】
層、レベル、構造、または他の要素のような第１の特徴は、層、レベル、構造または他の要素のような第２の特徴の“上”に形成されることによって、第１の特徴が、第２の特徴、すなわち、第２の特徴との当接で、または第１および第２の特徴の中間の１つまたは複数の層で、すなわち、第２の特徴と直接接触しないように、直接形成されることを意味する。
【００１７】
層、レベル、構造、または他の要素のような第１の特徴は、層、レベル、構造または他の要素のような第２の特徴の“上”に形成されることによって、第１の特徴が、垂直方向に沿って（または見て）第２の特徴上に形成されることを意味する。
【００１８】
第１および第２の垂直チャネル構造の突出部分、すなわち、第１および第２の垂直チャネル構造の誘電体層の上に突出／延在する部分は、薄い層（例えば、ゲート誘電体層）によって覆われることができる。代替的に、第１および第２の垂直チャネル構造の突出部分の半導体材料を露出した状態にすることができる被覆層を設ける必要はない。後者の場合、導電性パターンを形成する前に、垂直チャネル構造上にゲート誘電体層を形成することができる。
【００１９】
（第１／第２の）下部電極領域は、（第１／第２の）垂直チャネル構造に対してソースまたはドレイン領域を形成する領域を意味する。半導体構造は、基板を含むことができ、それぞれの下部電極領域は、基板のそれぞれの領域に形成することができる。
【００２０】
同じ下部電極領域上に形成される垂直チャネル構造は、下部電極領域を介して電気的に相互接続することができる。
【００２１】
第１および第２の下部電極領域は、例えば、第１および第２の下部電極領域を覆う誘電体層によって形成される分離領域によって横方向に離間されることができる。したがって、第１および第２の下部電極領域は、互いに電気的に絶縁されることができる。
【００２２】
（第１／第２の）下部電極領域を露出させる（第１／第２の）ホールによって、（第１／第２の）下部電極接触部が露出された部分が隣接して形成されるように（第１／第２の）下部電極領域の一部が露出されることを意味する。したがって、下部電極領域とガルバニック接触することができる。
【００２３】
導電性パターンは、導電性材料を形成するように、単一の導電性材料または異なる材料の組み合わせを含むことができる。導電性パターンは、単一の金属また異なる金属の組み合わせを含むことができる。この場合“金属”は、単一の元素金属、または１つまたは異なる単一元素金属の混合物または合金を指すことができる。
【００２４】
“離散的パターン部分”とは、パターン部分が物理的に分離されているかまたは離間されて、導電性パターンの物理的に切断された部分を形成することを意味する。
【００２５】
第１および第２の離散的パターン部分のそれぞれは、第１／第２の下部電極部分と第２／第１の垂直チャネル構造との間で中断して延在する連続導電性パターンまたは構造を形成する。したがって、第１および第２パターン部の下部電極接触部、交差結合部およびゲート部は、それぞれ、同一の連続した導電性パターンまたは構造の異なる部分を意味する。
【００２６】
第１／第２の下部電極接触部分は、第２／第１の下部電極領域から第２／第１のホールを通してホールから突出する第１／第２のパターン部の一部を示す。したがって、第１／第２の下部電極接触部分は、第２／第１の下部電極領域のための上昇した下部電極接触部を形成する。
【００２７】
第１／第２のゲート部は、第１／第２の垂直チャネル構造の一部の周りに延在する第１／第２のパターン部の部分を表す。
【００２８】
第１／第２の交差結合部は、第１／第２のゲート部と第１／第２の下部電極接触部との間に延在して接続する第１／第２のパターン部の一部を表す。
【００２９】
一実施形態によれば、この方法は、少なくとも１つの導電層を含むゲートレベル導体を形成するステップを含み、ゲートレベル導体が第１および第２のホールを充填し、第１および第２の垂直チャネル構造の突出部分を埋め込むステップを含み、
【００３０】
前記導電性パターンを形成するステップは、前記第１のパターン部を規定する第１の離散的なマスク部と第２のパターン部を規定する第２の離散的なマスク部とを含むエッチングマスクを、ゲートレベル導体上に形成するステップと、エッチングマスクによって露出された領域内のゲートレベル導体をエッチングするステップと、を含む。
【００３１】
したがって、ゲートレベル導体は、ゲート部、下部電極接触部、および交差結合部が形成されるようにパターン化されることができる。
【００３２】
第１／第２のゲート部は、第１／第２の垂直チャネル構造の周りに残っている（エッチングに続いている）ゲートレベル導体の部分によって形成することができる。第１／第２の下部電極接触部は、第１／第２のホール内に残存してゲートレベル導体から突出するゲートレベル導体の部分によって形成することができる。第１／第２の交差結合部は、第１／第２のゲート部と下部電極接触部との間に延在するゲートレベル導体の残りの部分によって形成することができる。
【００３３】
ゲートレベル導体が２つ以上の導電層の複合層である場合に、構成層の１つまたは複数が第１および第２のホールを“充填する”ことができる。
【００３４】
ゲートレベル導体は、第１および第２の垂直チャネル構造を部分的にのみ埋め込むように形成することができる。したがって、第１および第２の垂直チャネル構造は、ゲートレベル導体の上部水平面の上方に突出することができる。ゲートレベル導体は、また第１および第２の垂直チャネル構造を完全に埋め込みかつ覆うように形成することができる。したがって、ゲートレベル導体の上部水平面は、第１および第２の垂直チャネル構造の上部より上のレベルに配置することができる。
【００３５】
ゲートレベル導体は、第１および第２の垂直チャネル構造の突出部分およびホール内に形成されたコンフォーマル金属コンタクト層と、コンフォーマル金属コンタクト層上に形成され、第１および第２の垂直チャネル構造の突出部分を埋め込む金属充填層とを含むことができる。
【００３６】
“コンフォーマル（conformal）”層とは、均一または実質的に均一な厚さの層を意味する。“コンフォーマル”層は、コンフォーマル堆積プロセスで堆積される層として理解することができる。コンフォーマル層は、原子層堆積（ＡＬＤ）によって層の材料を堆積させることによって形成することができる。
【００３７】
本実施形態によれば、高アスペクト比のホールであっても、第１および第２の下部電極領域の（露出した部分）上におよび接触して、金属接触材料を確実に堆積させることができる。
【００３８】
コンフォーマル堆積の性質により、金属コンタクト層は誘電体層も覆うことができる。したがって、導電性パターンを形成した後に、それぞれの金属コンタクト層部分が、第１／第２のホールの下部から第１／第２のゲート部まで中断して延在することができる。
【００３９】
金属コンタクト層の材料は、第１および第２の下部電極領域の材料に対して適切な仕事関数を示し、半導体材料下部電極領域に対して良好な導電性特性を有するように選択することができる。金属充填層の材料は、良好な充填特性を示し、比較的迅速なプロセスでの堆積を可能にし、良好な導電性特性を有するように選択することができる。
【００４０】
コンフォーマル金属コンタクト層および金属充填層は、第１および第２のホールを形成した後に形成することができる。
【００４１】
金属充填層は、第１および第２のホールの残りの空間を充填するように形成することができる。ここで、“残りの空間”とは、ホール内に金属コンタクト層が形成された後に残る空間のことを指す。これにより、ホールの断面寸法全体が金属で充填されることが可能になる。これにより、各下部電極領域とゲート部との間に低抵抗な接続を形成することがさらに可能になる。
【００４２】
ゲートレベル導体は、第１および第２の垂直チャネル構造の突出部分上および誘電体層上に、第１および第２のホールを形成する前に形成されたコンフォーマル仕事関数金属層をさらに含み、第１および第２のホールを形成するステップは、コンフォーマル仕事関数金属層および誘電体層を貫通するように第１および第２のホールを形成するステップを含む。
【００４３】
これにより、それぞれ、第１および第２の垂直チャネル構造上および第１および第２のホール内に、ゲートの目的および下部電極接触の目的のために最適化された異なる金属を形成することができる。特に、仕事関数金属層の材料は、垂直チャネル構造の材料に対して適切な仕事関数を示すように選択することができる。
【００４４】
この方法は、エッチングマスクを形成する前に、第１および第２のチャネル構造の上部から導電層部分を除去するステップをさらに含むことができる。特に、コンフォーマル仕事関数金属層、コンフォーマル金属コンタクト層および／または第１および第２のチャネル構造の上部を覆う金属充填層の部分を除去することができる。これにより、ゲートの長さ（すなわち、ゲートの垂直方向の寸法）を規定することができる。さらに、垂直チャネル構造の上部を露出させることにより、上部電極の形成などのさらなるデバイス処理が可能になる。
【００４５】
ゲートレベル導体をパターンニングしたのとは対照的に、エッチングマスクを形成する前に導電層部分を除去し、ゲートレベル導体をパターンニングすることは、導電層部分の除去が導電性パターン部分の横方向寸法に影響を及ぼさないのでプロセスを単純化する。
【００４６】
一実施形態によれば、ゲートレベル導体は、第１および第２の垂直チャネル構造の突出部分を完全に覆うように形成され、この方法は、エッチングマスクを形成する前に、第１の垂直チャネル構造および第２の垂直チャネル構造の（先に突出した部分の）上部が露出されるようにゲートレベル導体の厚さを減少させるステップをさらに含む。
【００４７】
本実施形態によれば、垂直チャネル構造の上部が露出され、第１垂直チャネル構造および第２垂直チャネル構造のゲート長さが共通のプロセスステップで規定される。
【００４８】
チャネル構造の垂直配向のために、第１および第２のチャネル構造のゲート長は、ゲートレベル導体の厚さ、すなわち垂直方向に沿った寸法によって規定される。
【００４９】
厚さの減少は、垂直チャネル構造を覆うゲート誘電体層に対して選択的にゲートレベル導体の上面をエッチングバックすることを含むことができる。これにより、垂直チャネル構造は、厚さ減少の間に使用されるエッチング化学物質から保護され得る。
【００５０】
この方法は、第１および第２のホールを形成する前に（およびそのような層が形成される場合にはコンフォーマル仕事関数金属層を形成する前に）、誘電体層および第１および第２の垂直チャネル構造の突出部分を覆うゲート誘電体層（好ましくは、コンフォーマルゲート誘電体層）を形成するステップをさらに含み、前記第１および第２のホールを形成するステップは、ゲート誘電体層および誘電体層を貫通するように第１および第２のホールを形成するステップを含む。ホールを形成する前に、ゲート誘電体層を形成することにより、その後の第１および第２の下部電極領域との接触が容易になる。
【００５１】
この方法は、パターン部分を埋め込む誘電体充填層を形成するステップをさらに含み、第１および第２の垂直チャネル構造の上部は、誘電体充填層の上に突出する。これは、導電性パターンが上部電極および／またはルーティング層のような導電性構造の上から電気的に絶縁されることを可能にする。
【００５２】
この方法は、第１の垂直チャネル構造の上部に第１の上部電極を形成するステップと、第２の垂直チャネル構造の上部に第２の上部電極を形成するステップとをさらに含むことができる。
【００５３】
一実施形態によれば、半導体構造は、第１の下部電極領域から延在する第３の垂直チャネル構造と、第２の下部電極領域から延在する第４の垂直チャネル構造とをさらに備え、
【００５４】
第１パターン部分の第１ゲート部は、第１および第３垂直チャネル構造を包む共通の第１ゲート部として形成され、
【００５５】
第２のパターン部分の第２のゲート部は、第２および第４の垂直チャネル構造を包む共通の第２のゲート部分として形成される。
【００５６】
本実施形態は、交差結合されたゲートおよび下部電極を有する２対の垂直チャネルデバイスの形成を可能にする。すなわち、第１の交差結合部分は、第１の下部電極接触部と共通の第１のゲート部との間に延在する。相応して、第２の交差結合部は、第２の下部電極接触部と共通の第２のゲート部との間に延在する。本実施形態は、交差結合されたインバータのためのビルディングブロックの面積形成を面積効率の良い方法で可能にする。交差結合されたインバータは、ＳＲＡＭビットセルの形成を可能にする。
【００５７】
第１の下部電極領域は、第１のサブ領域と第２のサブ領域とを含み、第１の垂直チャネル構造は第１のサブ領域から延び、第３の垂直チャネル構造は第２のサブ領域から延在する。第１または第２のサブ領域の一方は、ｐ−型ドーパントでドーピングされ、他方は、ｎ−型ドーパントでドーピングされることができる。したがって、第１の下部電極領域上にＣＭＯＳ対を形成することができる。
【００５８】
第２の下部電極領域は、第１のサブ領域と第２のサブ領域とを含み、第２の垂直チャネル構造は第１のサブ領域から延び、第４の垂直チャネル構造は第２のサブ領域から延在する。第１または第２のサブ領域の一方は、ｐ−型ドーパントでドーピングされ、他方は、ｎ−型ドーパントでドーピングされることができる。したがって、第２の下部電極領域上にＣＭＯＳ対を形成することができる。
【００５９】
半導体構造は、第１の下部電極領域から延在する第５の垂直チャネル構造と、第２の下部電極領域から延在する第６の垂直チャネル構造とをさらに備えることができる。
【００６０】
前記導電性パターンを形成するステップは、
第５の垂直チャネル構造の突出部を包むゲート部を含む第３のパターンを形成するステップと、
【００６１】
第６の垂直チャネル構造の突出部を包むゲート部を含む第４のパターンを形成するステップと、を含む。
【００６２】
したがって、第１および第２の下部電極領域のそれぞれに３つの垂直チャネルデバイスを形成することができ、各下部電極領域上のデバイスのうちの２つは、他の下部電極領域に結合された共通ゲートおよび各下部電極の第３のデバイス（すなわち、それぞれ第５および第６の垂直チャネルデバイス）にそれぞれ電気的に独立したゲートを設けることができる。これにより、ＳＲＡＭビットセルの形成が可能となる。
【００６３】
第１の下部電極領域は、前述の第１および第２のサブ領域に加えて、第３のサブ領域を含み、第５の垂直チャネル構造は、第３のサブ領域から伸びることができる。第１および第３のサブ領域は、ｐ−型ドーパントでドーピングされることができ、第２のサブ領域は、ｎ−型ドーパントでドーピングされることができる。代替的に、第１および第３のサブ領域は、ｎ−型ドーパントでドーピングされることができ、第２のサブ領域は、ｐ−型ドーパントでドーピングされることができる。したがって、第１の下部電極領域上にｎ−型またはｐ−型デバイスを追加したＣＭＯＳ対を形成することができる。
【００６４】
第２の下部電極領域は、前述の第１および第２のサブ領域に加えて、第３のサブ領域を含み、第６の垂直チャネル構造は、第３のサブ領域から伸びることができる。第１および第３のサブ領域は、ｐ−型ドーパントでドーピングされることができ、第２のサブ領域は、ｎ−型ドーパントでドーピングされることができる。代替的に、第１および第３のサブ領域は、ｎ−型ドーパントでドーピングされることができ、第２のサブ領域は、ｐ−型ドーパントでドーピングされることができる。したがって、第２の下部電極領域上にｎ−型またはｐ−型デバイスを追加したＣＭＯＳ対を形成することができる。
【００６５】
本発明の第２の態様によれば、半導体構造であって、
【００６６】
前記半導体構造は、
第１の下部電極領域および第２の下部電極領域を備える基板と、
【００６７】
第１の下部電極領域から延在する第１の垂直チャネル構造および第２の下部電極領域から延在する第２の垂直チャネル構造と、
【００６８】
第１および第２の下部電極領域を覆う誘電体層と、前記第１および第２の垂直チャネル構造は、前記誘電体層から突出し、
【００６９】
誘電体層上に配置された離散的なパターン部の組を含む導電性パターンと、を備え、
【００７０】
第１の垂直チャネル構造の突出部分を包む第１のゲート部を含む第１のパターン部と、誘電体層を貫通して第２の下部電極領域に当接する第１の下部電極接触部と、第１の下部電極接触部と第１のゲート部との間に延在する第１の交差結合部と、
【００７１】
第２の垂直チャネル構造の突出部分を包む第２のゲート部を含む第２のパターン部と、誘電体層を貫通して第１の下部電極領域に当接する第２の下部電極接触部と、第２の下部電極接触部と第２のゲート部との間に延在する第２の交差結合部と、を含む。
【００７２】
第１の態様に関連する説明から理解されるように、第２の態様の半導体構造は、垂直チャネルデバイスを含む面積効率の良い回路を可能にする。導電性パターンは、第１および第２の垂直チャネルトランジスタデバイスのゲートと下部電極との間のコンパクトで面積効率の良い接続を可能にする“ルーティング層”として使用することができる。第１の態様に関連して説明した様々な利点、詳細および実施形態は、第２の態様に対応して適用される。したがって、上記を参照する。
【００７３】
半導体構造は、第１の下部電極領域から延在する第３の垂直チャネル構造と、第２の下部電極領域から延在する第４の垂直チャネル構造とをさらに備えることができ、
【００７４】
第１のパターン部の第１のゲート部は、第１および第３の垂直チャネル構造を包む共通の第１のゲート部として形成され、
【００７５】
第２のパターン部の第２のゲート部は、第２および第４の垂直チャネル構造を包む共通の第２のゲート部として形成される。
【００７６】
したがって、半導体構造は、交差結合されたゲートおよび下部電極を有する２対の垂直デバイスを提供する。
【００７７】
半導体構造は、第１の下部電極領域から延在する第５の垂直チャネル構造と、第２の下部電極領域から延在する第６の垂直チャネル構造とをさらに備えることができ、
【００７８】
前記導電性パターンは、
第５の垂直チャネル構造の突出部を包むゲート部を含む第３のパターン部と、
【００７９】
第６の垂直チャネル構造の突出部を包むゲート部を含む第４のパターン部と、をさらに含む。
【００８０】
半導体構造は、
導電性パターンを埋め込む誘電体充填層と、
【００８１】
誘電体充填層上に配置され、前記垂直チャネル構造のそれぞれの上部に接触しているそれぞれの上部電極と、をさらに含む。
【００８２】
誘電体充填層の上面は、前記垂直チャネル構造の上部の下のレベルに配置することができる。
【００８３】
本発明の概念の上記の目的、追加の目的、特徴および利点は、添付の図面を参照して、以下の例示的および非限定的な詳細な説明によってよりよく理解されるであろう。図面において、特に断らない限り、類似の要素には同様の参照番号が使用される。
【図面の簡単な説明】
【００８４】
【図１ａ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【図１ｂ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【図１ｃ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【図１ｄ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【図１ｅ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【図１ｆ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【図１ｇ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【図１ｈ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【図１ｉ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【図１ｊ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【図１ｋ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【図１ｌ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【図１ｍ】相互接続された垂直チャネルデバイスを含む半導体構造を形成する方法を示す。
【発明を実施するための形態】
【００８５】
相互接続された垂直チャネルデバイスを形成する方法を図１ａ〜図１ｍを参照して説明する。
【００８６】
図１ａ〜図１ｂを参照すると、デバイスは半導体構造１００上に形成されている。半導体構造１００は、第１の下部電極領域１０２および第２の下部電極領域１０４を備える。半導体構造１００は、第１の下部電極領域１０２上に配置された第１の垂直チャネル構造１１１および第２の下部電極領域１０４上に配置された第２の垂直チャネル構造１１２を備える。半導体構造１００は、第１および第２の下部電極領域１０２，１０４を覆う誘電体層１０８を備える。第１および第２の垂直チャネル構造１１０，１１２は、誘電体層１０８から突出する。
【００８７】
図１ｅ〜図１ｆに示すように、この方法は、第１の下部電極領域１０２を露出させる第１のホール１２０と、第２の下部電極領域１０４を露出させる第２のホール１２２とを形成するステップを含む。第１および第２のホール１２０，１２２は、誘電体層１０８を通して延在する。
【００８８】
図１ｇ〜図１ｉに示すように、層１２４，１２６，１２８などの少なくとも１つの導電層を含むゲートレベル導体１３０は、第１および第２のホール１２０，１２２を充填し、第１および第２の垂直チャネル構造１１１，１１２の突出部分を埋め込むように形成される。
【００８９】
図１ｊ〜図１ｋに示すように、第１のパターン部１３２と第２のパターン部１３４とを含む誘電体層１０８上に導電性パターン１３０'が形成される。第１のパターン部１３２は、第１のチャネル構造１１１を包む第１のゲート部１３２ｇと、第２のホール１２２内に配置された第１の下部電極接触部１３２ｂと、第１の下部電極接触部１３２ｂと第１のゲート部１３２ｇとの間に延在する第１の交差結合部１３２ｘとを含むように形成される。第２のパターン部１３４は、第２のチャンネル構造１１２を包む第２のゲート部１３４ｇと、第１のホール１２０内に配置された第２の下部電極接触部１３４ｂと、第２の下部電極接触部１３４ｂと第２ゲート部１３４ｇとの間に延在する第２の交差結合部１３４ｘを含むように形成される。
【００９０】
図１ａは、半導体構造または中間デバイス１００の断面図を斜視図で示している。構造１００は、図示された断面を超えて横方向または水平方向に延在することができる。構造１００を通って延在する断面の図示された平面は、全ての図に共通である。
【００９１】
図示された構造の相対的な寸法、例えば、層の相対的な厚さは、単に概略的なものであり、説明の明瞭化の目的で、物理的構造とは異なる場合があることに留意されたい。
【００９２】
構造１００は、半導体基板１０１を含む。半導体基板１０１は、いくつか挙げると、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）基板、または半導体オンインシュレータ（ＳＯＩ）であることができる。基板１０１は、上述した半導体の２つ以上の薄い層のスタックであってもよい。
【００９３】
第１および第２の下部電極領域１０２，１０４を含む多数の下部電極領域が基板１０１上に形成される。下部電極領域は、半導体基板１０１上にフィン形状の領域として形成されてもよい。
【００９４】
半導体構造は、下部電極領域から延在する複数の垂直チャネル構造を含む。第１、第３および第５の垂直チャネル構造１１１，１１３，１１５は、第１の下部電極領域１０２から延びている。第２、第４および第６の垂直チャネル構造１１２，１１４，１１６は、第２の下部電極領域１０４から延びている。垂直チャネル構造１１１〜１１６は、それぞれ、図１ａにおいて、“Ｖ”によって示される基板１０１の垂直方向または法線方向に平行に延在する。基板１０１によって規定される水平方向は“Ｈ”で示されている。
【００９５】
図示された半導体構造１００では、３つの垂直チャネル構造が各下部電極領域１０２，１０４から延びている。これは単に例示であり、形成される回路の種類に依存する。したがって、より少ないまたはより多くの垂直チャネル構造が各下部電極領域から延在することができる。例えば、単一のまたは唯一の２つの垂直チャネル構造のみが各下部電極領域から延在することができる。
【００９６】
図１ａに示す半導体構造を形成するステップは、基板１０１の上に半導体層（図１ａには図示せず）を成長させるステップを含むことができる。半導体層は、エピタキシャル成長プロセスで成長させることができる。半導体層は、例えば、ドーピングされていないまたは本来的にドーピングされた（例えば、ｎ−型またはｐ−型ドーパントによって）半導体層であってもよい。半導体層は。例えば、ＳｉまたはＳｉＧｅによって形成することができる。垂直半導体構造１１１〜１１６は、１つまたは複数の垂直および異方性エッチングステップを用いて半導体層をエッチングすることによって形成されてもよい。半導体層のエッチングは、垂直チャネル構造のエッチングを可能にするマスク部分を形成するために、リソグラフィスタックの堆積およびパターンニングに先行することができる。垂直半導体構造を形成するためのリソグラフィスタックおよびエッチングプロセスは、それ自体が当技術分野で知られているので、ここではこれ以上説明しない。
【００９７】
半導体基板１０１の上面に達するとエッチングは停止することができる。代替的に、半導体基板１０１にもエッチングを行ってもよい。半導体基板１０１の厚さ部分の材料で形成される垂直部分と、半導体層の材料の厚さ部分によって形成される垂直部分とを含む垂直チャネル構造が形成される。
【００９８】
領域１０２および１０４を含む下部電極領域は、その後、さらなるリソグラフィおよびエッチングプロセスによって形成することができる。リソグラフィスタックを堆積し、パターンニングして、下部電極領域の寸法および位置を規定するマスク部分を形成することができる。その後、図１ａに示すように、マスク部分によって露出された領域において半導体基板１０１をエッチングして下部電極領域を形成することができる。
【００９９】
下部電極領域を形成するためのエッチングに先立って、形成しようとするデバイスの種類に応じて、半導体基板１０１にｎ−型領域とｐ−型領域を形成するためのイオン注入を行うことができる。
【０１００】
図１ａに示す半導体構造では、半導体基板１０１の各領域にｐ−型およびｎ−型のイオン注入を行い、一旦、下部電極領域が形成されると、各下部電極領域には、ｐ−型ドーパントでそれぞれドーピングされた第１および第３のサブ領域と、第１および第３のサブ領域の中間にあり、ｎ−型ドーパントでドーピングされた第２のサブ領域とが設けられる。代替的に、各下部電極領域には、ｎ−型ドーパントでそれぞれドーピングされた第１および第３のサブ領域と、第１および第３のサブ領域の中間にあり、ｐ−型ドーパントでドーピングされた第２のサブ領域とが設けられる。
【０１０１】
シリサイド化は、各下部電極領域上に形成された垂直チャネル構造のソース／ドレインの低抵抗接続を可能にするために、サブ領域間の接合部で実行することができる。
【０１０２】
第１の垂直チャネル構造１１１は、第１の下部電極領域１０２の第１のサブ領域から延在することができる。第３の垂直チャネル構造１１３は、第１の下部電極領域１０２の第２のサブ領域から延在することができる。第５の垂直チャネル構造１１５は、第１の下部電極領域１０２の第３のサブ領域から延在することができる。第２の垂直チャネル構造１１２は、第２の下部電極領域１０４の第１のサブ領域から延在することができる。第４の垂直チャネル構造１１４は、第２の下部電極領域１０４の第２のサブ領域から延在することができる。第６の垂直チャネル構造１１６は、第２の下部電極領域１０４の第３のサブ領域から延在することができる。
【０１０３】
それぞれの下部電極領域のサブ領域の特定の構成およびドーピングは、形成されるデバイスまたは回路の種類に依存し得ることに留意されたい。例えば、代替的に、半導体構造は、２つの垂直チャネル構造のみが各下部電極領域から延在するように形成することができる。したがって、各下部電極領域は、それぞれ、ｐ−型ドーパントおよびｎ−型ドーパントでドーピングされた第１および第２のサブ領域のみを含むことができ、またはその逆であってもよい。
【０１０４】
上記では、図１ａに示す垂直チャネル構造をどのように形成するかの例が示されている。しかしながら、他の技術も可能である。例えば、垂直チャネル構造１１１〜１１６は、半導体基板１０１上に堆積された犠牲誘電体層内に形成された垂直開口内に垂直半導体構造をエピタキシャル成長させることによって形成することができる。成長プロセスが完了した後に、犠牲誘電体層を除去することができる。
【０１０５】
図１ｂでは、半導体基板１０１上に誘電体層１０８が形成される。誘電体層１０８は、第１および第２の下部電極領域１０２，１０４を含む下部誘電体層を覆う。垂直チャネル構造１１１〜１１６を含む垂直チャネル構造は、誘電体層１０８から突出し、それぞれの突出部分を示す。理解されるように、誘電体層１０８は、形成されるゲート部と下部電極領域との間にオフセットを提供する。したがって、ゲート部と下部電極領域１０２，１０４との間の電気的分離が提供され得る。
【０１０６】
誘電体層１０８は、誘電体材料によって形成することができる。誘電体層１０８は、例えば、ＳｉＯ２、シリコン酸化物材料、有機ケイ酸塩ガラス材料または他の低Ｋ誘電体材料を含むことができる。誘電体層１０８は、また異なる誘電体材料の層のスタックを含むことができる。誘電体層１０８は、化学蒸着（ＣＶＤ）などの任意の従来の堆積プロセスによって堆積することができる。誘電体層１０８は、垂直チャネル構造１１１〜１１６を完全に覆うように堆積することができる。その後に、誘電体層１０８の厚さは、所望の高さの垂直チャネル構造１１１〜１１６の突出部分が得られるまで低減されることができる。厚さの低減は、垂直チャネル構造１１１〜１１６に対して誘電体層１０８を選択的にエッチングすることによって達成することができる。
【０１０７】
示されているように、誘電体ライナ１０５は、下部電極領域１０２，１０４の上面に形成することができる。誘電体ライナ１０５は、ＳｉＮのような窒化物ベースのライナであることができる。誘電体ライナ１０５は、下部電極領域１０２，１０４を形成するための基板１０１の上述のエッチングの前に、基板１０１上に形成することができる。垂直チャネル構造１１１〜１１６の突出部分上に残っている誘電体ライナ１０５の部分は、誘電体層１０８が最終的に形成された後に除去されることができる。
【０１０８】
図１ｃでは、コンフォーマルゲート誘電体層１０９が形成される。ゲート誘電体層１０９は、誘電体層１０８および垂直チャネル構造１１１〜１１６の突出部分を覆う。図示されるように、ゲート誘電体層１０９の部分は、周方向に垂直チャネル構造１１１〜１１６を包む。したがって、ゲート誘電体層１０９は、垂直チャネル構造１１１〜１１６の側壁面を覆う。
【０１０９】
ゲート誘電体層１０９は、コンフォーマルな薄膜として堆積することができる。ゲート誘電体層１０９は、高Ｋ誘電体材料などの誘電体材料によって形成することができる。ゲート誘電体層１０９は、例えば、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、またはＨｆＳｉＯｘ、ＹＳｉＯｘまたはＬａＳｉＯｘのような他の希土類酸化物または金属酸化物ケイ酸塩によって形成することができる。ゲート誘電体層１０９は、誘電体材料の１つの層によって形成されることができ、または異なる誘電体材料のスタックによって形成することができる。ゲート誘電体層１０９は、任意の従来の堆積プロセス、例えば、原子層堆積（ＡＬＤ）によって堆積させることができる。
【０１１０】
図１ｄでは、コンフォーマル仕事関数金属（ＷＦＭ）層１２４が形成される。ＷＦＭ層１２４は、垂直チャネル構造１１１〜１１６の突出部分上および誘電体層１０８上のゲート誘電体層１０９を覆う。ＷＦＭ層１２４は、全体または複合ゲートレベル導体１３０の第１の層を形成することができる。ＷＦＭ層１２４は、１つの金属材料によって、または１つまたは複数の金属材料の層のスタックによって形成することができる。ＷＦＭ層１２４は、例えば、ＴｉＮ、ＴａＮ、ＴｉＴａＮなどのｐ−型仕事関数金属によって、またはこのような材料の層のスタックによって形成することができる。ＷＦＭ層１２４は、Ａｌ、ＴｉＡｌ、ＴｉＣ、またはＴｉＡｌＣなどのｎ−型仕事関数金属によって、またはこのような材料の層のスタックによって形成することもできる。ＷＦＭ層１２４は、任意の従来の堆積プロセス、例えば、ＡＬＤ、ＣＶＤまたは傾斜した物理蒸着（ＰＶＤ）によって堆積することができる。
【０１１１】
図１ｅでは、垂直チャネル構造１１１〜１１６の突出部分を覆うようにマスク層１１７が形成される。図示されるように、マスク層１１７は、ＷＦＭ層１２４も覆う。マスク層１１７は、従来のリソグラフィスタックであってもよい。図示されるように、マスク層１１７は、ボトムアップ方向に、スピンオンカーボン（ＳＯＣ）層１１８およびフォトレジスト層１１９を含むことができる。ホール１１９ａ，１１９ｂは、フォトレジスト層のパターン化されたリソグラフィプロセスを経て、マスク層１１７の下層にエッチングにより転写される。ホール１１９ａ，１１９ｂの位置は、それぞれ、第１および第２の下部電極領域１０２，１０４の上方に形成されるべき第１および第２のホール１２０，１２１の位置を規定する。
【０１１２】
図１ｆでは、第１の下部電極領域１０２を露出させる第１のホール１２０と、第２の下部電極領域１０４を露出させる第２のホール１２２とが形成される。ホール１２０，１２２は、誘電体層１０８を貫通して垂直に延びている。第１のホール１２０によって露出された第１の下部電極領域１０２の部分は、第１のホール１２０の下面を形成する。第２のホール１２２によって露出された第２の下部電極領域１０４の部分は、第２のホール１２２の下面を形成する。ホール１２０，１２２のそれぞれの側壁面は、少なくとも誘電体層１０８によって形成される。
【０１１３】
第３と第５の垂直チャンネル構造１１３，１１５との間の位置に第１のホール１２０が形成される。第２のホール１２２は、第４と第６の垂直チャンネル構造１１４，１１６との間の位置に形成される。ホール１２０，１２２は、マスク層１１７のホールを通してエッチングすることにより、マスク層１１７のホールを誘電体層１０８に転写することによって形成される。異方性ドライエッチングプロセスを使用して、ホール１２０，１２２をエッチングすることができる。エッチングプロセスは、誘電体材料１０８のエッチングをマスク層１１７の材料に対して選択的に（例えば、少なくとも選択的にＳＯＣ層１１８に）可能にする任意の種類であってもよい。例えば、ＣＦベースのエッチング化学を用いることができる。
【０１１４】
ホール１２０，１２２は、また金属層１２４およびゲート誘電体層１０９を通って延在する。ライナ層１０５が下部電極領域１０２，１０４上に存在する場合、ホールはライナ層１０５を通って延在することもできる。金属層１２４、ゲート誘電体層１１４、および存在する場合にはライナ層１０５の開口を可能にするために、ホール１２０，１２２のエッチング中にエッチングプロセスのプロセス条件および／または化学的性質を変えることができる。例えば、Ｃｌベースのエッチング化学物質および／またはＦベースのエッチング化学物質を使用することができる。
【０１１５】
図１ｇにおいて、コンフォ−マル金属コンタクト層１２６が、垂直チャネル構造１１１〜１１６の突出部分上、および第１および第２のホール１２０，１２２内に形成される。コンタクト層１２６は、ホール１２０，１２２の側壁および下面を覆う。したがって、コンタクト層１２６は、第１および第２の下部電極領域１０２，１０４に当接して電気的に接触する。コンタクト層１２６は、ＷＦＭ層１２４をも覆う。コンタクト層１２６は、複合ゲートレベル導体１３０の第２の層を形成することができる。コンタクト層１２６は、１つの金属材料によって形成されてもよいし、１つまたは複数の金属材料の層のスタックによって形成されてもよい。コンタクト層１２６は、例えば、下部電極領域１０２，１０４との低抵抗接続を提供する金属によって形成することができる。コンタクト層１２６は、例えば、Ｔｉ、ＴｉＮまたはＷＮによって形成することができる。コンタクト層１２６は、任意の従来の堆積プロセス、例えば、ＡＬＤ、ＣＶＤまたはＰＶＤによって堆積させることができる。
【０１１６】
図１ｈでは、コンタクト層１２６上に金属充填層１２８が形成され、垂直チャネル構造１１１〜１１６の突出部分が埋め込まれている。金属充填層１２８は、ホール１２０，１２２がコンタクト層１２６によって既に完全に充填されていない限り、第１および第２のホール１２０，１２２の残りの空間をさらに充填することができる。充填層１２８は、完全に埋め込まれるか、または垂直チャネル構造１１１〜１１６を覆うように堆積される。充填層１２８は、複合ゲートレベル導体１３０の第３の層を形成することができる。充填層１２８は、１つの金属材料によって、または１つまたは複数の金属材料の層のスタックによって形成することができる。コンタクト層１２６は、例えば、十分な導電性および充填特性を有する金属によって形成することができる。充填層１２８は、例えば、Ｗ、Ａｌ、Ｃｏ、Ｎｉ、Ｒｕまたはこれらの材料の２つ以上の合金によって形成することができる。充填層１２８は、任意の従来の堆積プロセス、例えば、ＣＶＤまたは電気めっきによって堆積させることができる。
【０１１７】
図１ｉでは、ＷＦＭ層１２４、コンタクト層１２６および充填層１２８の層の一部は、ゲートレベル導体１３０の厚さを減少させることによって垂直チャネル構造１１１〜１１６の上部から除去される。チャネル構造１１１〜１１６の垂直配向のために、垂直チャネル構造のゲート長は、ゲートレベル導体１３０の厚さ、すなわち垂直方向Ｖに沿った寸法によって規定される。
【０１１８】
ゲートレベル導体１３０の材料及び組成に依存して、厚さの減少は、例えば、化学機械研磨（ＣＭＰ）による研磨およびエッチングのような多数の異なるプロセスステップを含むことができる。ゲートレベル導体１３０の層が、共通のエッチング化学によって実質的に同じ速度でエッチングされ得る場合、単一のエッチングステップで十分であり得る。代替的に、多数のエッチングステップを含むエッチングプロセスを使用することができる。エッチングプロセス（複数）は、垂直チャネル構造１１１〜１１６が、薄型化の際に用いられるエッチング化学物質から保護され得るゲート誘電体層１０９に対して好ましくは選択的である。
【０１１９】
ゲートレベル導体１３０の厚さの減少は、以下のように進行することができる。
【０１２０】
最初に、充填層１２８の厚さを減少させて、ＷＦＭ層１２４および／またはコンタクト層１２６の上部を露出させることができる。ＷＦＭ層１２４および／またはコンタクト層１２６の上部は、垂直チャネル構造１１１〜１１６の上面上に形成される部分であることができる。充填層１２８の厚さの減少は、化学的機械研磨（ＣＭＰ）のような研磨プロセスによって達成することができる。充填層１２８の厚さの減少は、追加的または代替的に、エッチングプロセスによって達成することができる。エッチングプロセスは、等方性エッチングプロセスであることができる。エッチングプロセスは、ウェットエッチング化学を含むことができる。続いて、充填層１２８の厚さをさらに減少させて、ＷＦＭ層１２４を覆うコンタクト層１２６の垂直断面を、垂直チャネル構造１１１〜１１６に沿って露出させることができる。充填層１２８の厚さの減少は、エッチングプロセスによって達成することができる。続いて、ＷＦＭ層１２４およびコンタクト層１２６は、垂直チャネル構造１１１〜１１６の上部が減少された厚さゲートレベル導体１３０から突出するように、露出した垂直断面に沿ってエッチングによって除去することができる。上述した層１２４，１２６，１２８の材料例のための好適なエッチングプロセスは、当業者に知られている。一例として、好適なエッチング化学物質には、Ｃｌベースのエッチング化学物質および／または塩素酸化物ベースのエッチング化学物質および／またはＦベースのエッチング化学物質が含まれる。
【０１２１】
ＷＦＭ層１２４、コンタクト層１２６および充填層１２８を含む上述のゲート導体層１３０の代替物として、単一の金属層としてゲート導体層１３０を形成することも可能である。ゲート導体層１３０は、そのような場合、ホール１２０，１２２を形成した後に形成されることができる。
【０１２２】
図１ｊでは、エッチングマスク１４０がゲートレベル導体１３０の上に形成される。エッチングマスク１４０は、多数の離散的なマスク部分１４２，１４４，１４６，１４８を含む。各マスク部分は、ゲートレベル導体１３０から形成されるべき導電性パターンの離散的パターン部分の水平位置および水平広がりを規定する。
【０１２３】
エッチングマスク１４０は、ゲートレベル導体１３０を覆うエッチングマスク層を形成することによって形成することができる。エッチングマスク層は、従来のリソグラフィスタックであってもよい。エッチングマスク層は、ボトムアップ方向に、ＳＯＣ層とフォトレジスト層とを含むことができる。フォトレジスト層は、リソグラフィプロセスを用いてパタ−ン化することができる。フォトレジスト層内のパターンは、エッチングによってＳＯＣ層に転写され、それにより、図１ｊに示すように離散的マスク部分１４２，１４４，１４６，１４８を形成することができる。
【０１２４】
エッチングマスク１４０は、第１のパターン部分１３２を規定するための第１の離散的マスク部分１４２と、第２のパターン部分１３４（図１ｋに示される）を規定するための第２の離散的マスク部分１４４とを含む。
【０１２５】
第１の離散的マスク部分１４２は、第１の垂直チャネル構造１１１を覆う第１のサブ部分と、第１の垂直チャネル構造１１１の周りに延在するゲートレベル導体１３０の部分とを含む。第１の離散的マスク部分１４２は、第２のホール１２２を充填するゲートレベル導体１３０の部分を覆う第２のサブ部分をさらに含む。第１の離散的マスク部分１４２は、第１のサブ部分と第２のサブ部分との間に延在する第３のサブ部分をさらに含む。第１の離散的マスク部分１４２は、図示されるように、第３の垂直チャネル構造１１３を覆う第４のサブ部分と、第３の垂直チャネル構造１１３の周りに延在するゲートレベル導体１３０の部分とをさらに含むことができる。これにより、第１および第３の垂直チャネル構造１１１，１１３に共通の第１のゲート部分を形成することが可能である。
【０１２６】
第２の離散的マスク部分１４４は、第２の垂直チャネル構造１１２を覆う第１のサブ部分と、第２の垂直チャネル構造１１２の周りに延在するゲートレベル導体１３０の部分とを含む。第２の離散的マスク部分１４４は、第１のホール１２０を充填するゲートレベル導体１３０の部分を覆う第２のサブ部分をさらに含む。第２の離散的マスク部分１４４は、第１のサブ部分と第２のサブ部分との間に延在する第３のサブ部分をさらに含む。第２の離散的マスク部分１４４は、図示されるように、第４の垂直チャネル構造１１４を覆う第４のサブ部分と、第４の垂直チャネル構造１１４の周りに延在するゲートレベル導体１３０の部分とをさらに含むことができる。これにより、第２および第４の垂直チャネル構造１１２，１１４に共通の第２のゲート部分を形成することが可能である。
【０１２７】
エッチングマスク１４０は、第３のパターン部分１３６を規定するための第３の離散的マスク部分１４６と、第４のパターン部分１３８を規定するための第４の離散的マスク部分１４８とをさらに含む。
【０１２８】
第３の離散的マスク部分１４６は、第５の垂直チャネル構造１１５と、第５の垂直チャネル構造１１５の周りに延在するゲートレベル導体１３０の部分とを覆う。
【０１２９】
第４の離散的マスク部分１４８は、第６の垂直チャネル構造１１６と、第６の垂直チャネル構造１１６の周りに延在するゲートレベル導体１３０の部分とを覆う。
【０１３０】
図１ｊに示すように、第３および第４の離散的マスク部分１４６，１４８は、またそれぞれの隣接する下部電極領域から延在するそれぞれの隣接垂直チャネル構造を覆うことができる。それにより、第５および第６の垂直チャネル構造１１５，１１６のそれぞれのゲートは、それぞれの隣接する垂直チャネル構造のゲートと電気的に共通であることができる。しかしながら、マスク部分１４６，１４８のこの構成は任意であり、マスク部分１４６，１４８の特定の延長部は、形成されるデバイスおよび回路の種類に応じて変更されてもよい。
【０１３１】
図１ｋでは、エッチングマスク１４０によって露出された領域内のゲートレベル導体１３０をエッチングすることによって、エッチングマスク１４０のパターンがゲートレベル導体１３０に転写される。これにより、離散的パタ−ン部分１３２，１３４，１３６，１３８の組を含む導体パターン１３０’は、誘電体層１０８上に形成される。図示されるように、各パターン部分１３２，１３４，１３６，１３８は単一の部品として形成される。その後、エッチングマスク１４０は除去される。ゲートレベル導体１３０のエッチングは、ゲートレベル導体１３０の厚さ減少に関連して、上述のエッチング化学物質のいずれかを含むエッチングプロセスによって実行されることができる。ゲートレベル誘電体１０９が露出されているか、または誘電体層１０８が露出しているとき、ゲートレベル導体１３０のエッチングは、停止されることができる。
【０１３２】
第１のパターン部１３２は、第１の垂直チャネル構造１１１の突出部分を包む第１のゲート部１３２ｇを含む。第１のゲート部１３２ｇは、第３の垂直チャネル構造１１３の突出部分も包み込む。第１のパターン部１３２は、第２のホール１２２に配置されて突出する第１の下部電極接触部１３２ｂを含む。第１のパターン部１３２は、第１の下部電極接触部１３２ｂと第１のゲ−ト部１３２ｇとの間に延在する第１の交差結合部１３２ｘを含む。
【０１３３】
第２のパターン部１３４は、第２の垂直チャネル構造１１２の突出部分を包む第２のゲート部１３４ｇを含む。第２のゲート部１３４ｇは、第４の垂直チャネル構造１１４の突出部分も包み込む。第２のパターン部１３４は、第１のホール１２０に配置されて突出する第２の下部電極接触部分１３４ｂを含む。第２パターン部１３４は、第２の下部電極接触部１３４ｂと第２のゲート部１３４ｇとの間に延在する第２の交差結合部１３４ｘを含む。
【０１３４】
第１および第３の垂直チャネル構造１１１，１１３の共通ゲート部１３２ｇは、第１の交差結合部１３２ｘおよび第１の下部電極接触部１３２ｂを介して、第２および第４の垂直チャネル構造１１２，１１４の下部電極領域に電気的に接続される。これに対応して、第２および第４の垂直チャネル構造１１２，１１４の共通ゲート部分１３４ｇは、第２の交差結合部１３４ｘおよび第２の下部電極接触部１３４ｂを介して、第２および第４の垂直チャネル構造１１２，１１４の下部電極領域に電気的に接続される。
【０１３５】
第３のパターン部１３６は、第５の垂直チャネル構造１１５の突出部分の周りを包むゲート部を含む。第４のパターン部１３８は、第６の垂直チャネル構造１１６の突出部分の周りを包むゲート部１３８ｇを含む。
【０１３６】
図１ｋに示すように、第３のパターン部１３６は、第５の垂直チャネル構造１１５に隣接し、隣接する下部電極領域から延在する垂直チャネル構造の突出部分の周りを包むゲート部をさらに含むことができる。第４のパターン部１３８は、第６の垂直チャネル構造１１６に隣接し、隣接する下部電極領域から延在する垂直チャネル構造の突出部分の周りを包むゲート部をさらに含むことができる。これは、マスク部分１４６，１４８の上述の拡張の結果である。
【０１３７】
図１ｌでは、パターン部分１３２，１３４，１３６，１３８を埋め込んだ誘電体充填層１５０が形成される。誘電充填層１５０は、垂直チャネル構造１１１〜１１６の上部が誘電充填層１５０の上面の上方に突出するように形成される。
【０１３８】
誘電体充填層１５０は、同じ種類の誘電体層１０８の誘電体材料によって形成することができ、同じタイプの堆積プロセスを用いて形成することができる。
【０１３９】
誘電体充填層１５０は、垂直チャネル構造１１１〜１１６を完全に覆うように堆積することができる。その後、垂直チャネル構造１１１〜１１６が誘電体充填層１５０の上に所望の量だけ突出するまで、誘電体充填層１５０の厚さを減少させることができる。厚さの減少は、垂直チャネル構造１１１〜１１６に対して誘電体層１０８を選択的にエッチングすることによって達成することができる。この厚さの減少の間に、ゲ−ト誘電体層１０９の部分は、また垂直チャネル構造１１０の上部分から除去されることができる。
【０１４０】
図１ｍでは、上部電極の組が垂直チャネル構造１１１〜１１６の上部に形成される。第１の垂直チャネル構造１１１の上部に形成された第１の上部電極１５１が形成される。第２の垂直チャネル構造１１２の上部に第２の上部電極１５２が形成される。第３の垂直チャネル構造１１３の上部に第３の上部電極１５３が形成される。第４の垂直チャネル構造１１４の上部に第４の上部電極１５４が形成される。第５の垂直チャネル構造１１５の上部に第５の上部電極１５５が形成される。第６の垂直チャネル構造１１６の上部に第６の上部電極１５６が形成される。
【０１４１】
図１ｍに示すように、上部電極１５２，１５４および１５６は、隣接する下部電極領域のそれぞれの隣接する垂直チャネル構造の上部をも覆うように形成することができる。したがって、上部電極は、異なる下部電極の垂直チャネル構造間で共有されることができる。しかしながら、上部電極１５２，１５６のこの構成は、任意であり、それらの特定の延長部は、形成されるデバイスおよび回路の種類に応じて変更されてもよい。
【０１４２】
セットトップ電極は、１つまたは複数の金属層を含む上部電極層を堆積し、垂直チャネル構造１１１〜１１６および誘電体充填層１５０の上部を覆うことによって形成することができる。マスク層およびフォトレジスト層を含むリソグラフィ層スタックを上部電極層上に形成することができる。フォトレジスト層は、リソグラフィプロセスを用いてパターン化することができる。フォトレジスト層内のパターンは、エッチングによってマスク層に転写することができる。次に、マスク層内に形成されたパターンは、パターン化されたマスク層をエッチングマスクとして使用しながら、エッチングによって上部電極層に転写することができる。
【０１４３】
上部電極の組を形成する前に、デバイスのチャネルのタイプに応じて、垂直チャネル構造１１１〜１１６の突出部分にイオン注入を行うことができる。第１、第３および第５の垂直チャネル構造１１１，１１３，１１５の突出部分は、それぞれｎ−型ドーパント、ｐ−型ドーパントおよびｎ−型ドーパントでドーピングされることができる。第２、第４および第６の垂直チャネル構造１１２，１１４，１１６の突出部分は、それぞれｎ−型ドーパント、ｐ−型ドーパントおよびｎ−型ドーパントでドーピングされることができる。代替的に、第１、第３および第５の垂直チャネル構造１１１、１１３、１１５の突出部分は、それぞれｐ−型ドーパント、ｎ−型ドーパントおよびｐ−型ドーパントでドーピングされることができる。第２、第４および第６の垂直チャネル構造１１２、１１４、１１６の突出部分は、それぞれｐ−型ドーパント、ｎ−型ドーパントおよびｐ−型ドーパントでドーピングされることができる。
【０１４４】
上部電極の特定のレイアウトおよび構成は、形成されるべき回路の種類ならびに各下部電極領域上に形成される垂直チャネル構造の数に依存して変化し得ることに留意されたい。
【０１４５】
上記から理解できるように、半導体構造またはデバイス１００は、複数の垂直チャネルデバイスを含むように形成することができ、各垂直チャネルデバイスは、垂直チャネル構造（例えば、構造１１１〜１１６）を含む。より具体的には、垂直チャネルデバイスは、垂直チャネルトランジスタデバイスであることができる。各垂直チャネルデバイスのチャネル領域は、それぞれのゲ−ト部分によって包まれたそれぞれの垂直チャネル構造の部分に形成することができる。第１のソ−ス／ドレイン領域は、チャネル領域部分の下に配置された垂直チャネル構造の部分に形成されることができる。第１のソ−ス／ドレイン領域は、また、下部電極領域内に延在することができる。第２のソ−ス／ドレイン領域は、垂直チャネル構造の上部に形成されることができる。
【０１４６】
図１ｍに示す構造は、ＳＲＡＭデバイスのビットセルを形成するために有利に使用することができる。バックエンドオブライン処理中に、ルーティング層が構造の上に形成されることができる。ルーティング層は、１つまたは複数の相互接続レベルを含むことができる。ルーティング層は、プルアップ電圧線（ＶＳＳ）およびプルダウン電圧線（ＶＤＤ）を含むことができる。ルーティング層は、ビット線（ＢＬ）およびワード線（ＷＬ）または選択線（ＳＬ）を含むことができる。
【０１４７】
一例として、第１および第２の垂直チャネル構造１１１，１１２の上部電極１５１，１５２は、プルアップ電圧線ＶＤＤに接続される。第３および第４の垂直チャネル構造１１３，１１４の上部電極１５３，１５４は、プルダウン電圧線ＶＳＳに連結される。第５および第６の垂直チャネル構造１１５，１１６の上部電極１５５，１５６は、ビット線ＢＬに接続される。第５および第６の垂直チャネル構造１１５，１１６のゲート部１３６および１３８は、ワード／セレクト線ＷＬに接続される。それぞれの線ＶＤＤ，ＶＳＳ，ＢＬ，ＷＬへの接続は、それ自体が当業者に知られているように、例えば、ダマシンスタイルプロセスで垂直導電性ビアを形成することによって形成することができる。
【０１４８】
上記において、本発明の概念は、限定された数の例を参照して主に説明された。しかしながら、当業者には容易に理解されるように、上に開示したもの以外の他の例も、添付の特許請求の範囲によって規定される本発明の概念の範囲内で等しく可能である。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図１ｆ】
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【図１ｇ】
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【図１ｈ】
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【図１ｉ】
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【図１ｊ】
2018195813.tif 000012
【図１ｋ】
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【図１ｌ】
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【図１ｍ】
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【外国語明細書】
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