(57)【要約】【課題】ＭＯＮＯＳ型のメモリトランジスタに直列に接続された選択トランジスタのゲート絶縁膜を薄膜化し、かつ、当該ゲート絶縁膜の絶縁耐性を確保する。【解決手段】メモリセルを構成する選択トランジスタＳＷおよびメモリトランジスタＭＴをＳＯＩ基板上に形成し、かつ、選択トランジスタＳＷのエクステンション領域ＥＤを、平面視において、選択ゲート電極ＣＧから離間させて形成する。選択トランジスタＳＷのドレイン領域とメモリトランジスタＭＴのソース領域とは、同一の半導体領域を共有している。【選択図】図２
2018166133.tif 000002
【特許請求の範囲】
【請求項１】
第１領域、第２領域、第３領域および第４領域を主面に有する半導体基板と、
前記第３領域および前記第４領域の前記半導体基板上に第１絶縁膜を介して形成された第１半導体層と、
前記第１領域の前記半導体基板上に形成された第１トランジスタと、
前記第２領域の前記第１半導体層上に形成された第２トランジスタと、
前記第３領域の前記第１半導体層上に形成された第３トランジスタと、
前記第４領域の前記半導体基板上に形成された第４トランジスタと、
を有し、
前記第１トランジスタは、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極を備え、
前記第２トランジスタは、
前記第１半導体層上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の直下の前記第１半導体層を挟むように形成された第２ソース領域および第２ドレイン領域と、
を備え、
前記第３トランジスタは、
前記第１半導体層上に、電荷蓄積部を含む第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第３ゲート電極の直下の前記第１半導体層を挟むように形成された第３ソース領域および第３ドレイン領域と、
を備え、
前記第４トランジスタは、前記半導体基板上に第４ゲート絶縁膜を介して形成された第４ゲート電極を備え、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれの膜厚は、前記第４ゲート絶縁膜の膜厚よりも小さく、
前記第２ドレイン領域および前記第３ソース領域は、互いに電気的に接続されており、
前記第２ドレイン領域は、平面視において前記第２ゲート電極に対し離間している、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２ソース領域は、平面視において前記第２ゲート電極に対し離間している、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１領域の半導体基板上に前記第１絶縁膜を介して形成された前記第１半導体層と、
前記第１半導体層内に形成され、前記第１トランジスタを構成する第１ソース領域および第１ドレイン領域と、
をさらに有し、
前記第１ソース領域および前記第１ドレイン領域のそれぞれは、
第１導電型の第１半導体領域と、
前記第１半導体領域よりも前記第１ゲート電極側に形成され、前記第１半導体領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第２半導体領域と、
を備え、
前記第２ドレイン領域は、
前記第１導電型の第５半導体領域と、
前記第５半導体領域よりも前記第２ゲート電極側に形成され、前記第５半導体領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第６半導体領域と、
を備え、
前記第６半導体領域の前記第１導電型の不純物濃度は、前記第２半導体領域の前記第１導電型の不純物濃度よりも低い、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第６半導体領域の前記第１導電型の不純物濃度の値は、前記第２半導体領域の前記第１導電型の不純物濃度の値の半分以下である、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２トランジスタは、完全空乏型の電界効果トランジスタである、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１絶縁膜の膜厚は３０ｎｍ以下であり、前記第１半導体層の膜厚は２０ｎｍ以下である、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２ソース領域は、
第１導電型の第３半導体領域と、
前記第３半導体領域よりも前記第２ゲート電極側に形成され、前記第３半導体領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第４半導体領域と、
を備え、
前記第２ドレイン領域は、
前記第１導電型の第５半導体領域と、
前記第５半導体領域よりも前記第２ゲート電極側に形成され、前記第５半導体領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第６半導体領域と、
を備え、
前記第４半導体領域および前記第６半導体領域のそれぞれは、前記第１半導体層の上面から下面に亘って形成されている、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２ゲート電極および前記第３ゲート電極のそれぞれを挟むように前記第１半導体層上に形成された複数の第２半導体層をさらに有し、
前記第２ソース領域は、
第１導電型の第３半導体領域と、
前記第３半導体領域よりも前記第２ゲート電極側に形成され、前記第３半導体領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第４半導体領域と、
を備え、
前記第２ドレイン領域は、
前記第１導電型の第５半導体領域と、
前記第５半導体領域よりも前記第２ゲート電極側に形成され、前記第５半導体領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第６半導体領域と、
を備え、
前記第３ソース領域は、
前記第５半導体領域と、
前記第５半導体領域よりも前記第３ゲート電極側に形成され、前記第５半導体領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第７半導体領域と、
を備え、
前記第３ドレイン領域は、
前記第１導電型の第８半導体領域と、
前記第８半導体領域よりも前記第３ゲート電極側に形成され、前記第８半導体領域よりも前記第１導電型の不純物濃度が低い前記第１導電型の第９半導体領域と、
を備え、
前記第３半導体領域、前記第５半導体領域および前記第８半導体領域は、複数の前記第２半導体層の上面から、前記第１半導体層内に亘って形成されている、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第２ソース領域の一部は、平面視において前記第２ゲート電極と重なっている、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第３ゲート絶縁膜と前記第３ゲート電極との間には、窒化シリコンよりも誘電率が高い第２絶縁膜が形成されている、半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第３トランジスタは、ＦＮ方式により書込み動作および消去動作を行うメモリトランジスタである、半導体装置。
【請求項１２】
半導体装置の動作方法であって、
前記半導体装置は、
第１領域、第２領域、第３領域および第４領域を主面に有する半導体基板と、
前記第３領域および前記第４領域の前記半導体基板上に第１絶縁膜を介して形成された第１半導体層と、
前記第１領域の前記半導体基板上に形成された第１トランジスタと、
前記第２領域の前記第１半導体層上に形成された第２トランジスタと、
前記第３領域の前記第１半導体層上に形成された第３トランジスタと、
前記第４領域の前記半導体基板上に形成された第４トランジスタと、
を有し、
前記第１トランジスタは、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極を備え、
前記第２トランジスタは、
前記第１半導体層上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の直下の前記第１半導体層を挟むように形成された第２ソース領域および第２ドレイン領域と、
を備え、
前記第３トランジスタは、
前記第１半導体層上に、電荷蓄積部を含む第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第３ゲート電極の直下の前記第１半導体層を挟むように形成された第３ソース領域および第３ドレイン領域と、
を備え、
前記第４トランジスタは、前記半導体基板上に第４ゲート絶縁膜を介して形成された第４ゲート電極を備え、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜のそれぞれの膜厚は、前記第４ゲート絶縁膜の膜厚よりも小さく、
前記第２ドレイン領域および前記第３ソース領域は、互いに電気的に接続されており、
前記第２ドレイン領域は、平面視において前記第２ゲート電極に対し離間しており、
前記第３トランジスタは、ＦＮ方式により書込み動作を行うメモリトランジスタであり、
前記第２トランジスタは、完全空乏型の電界効果トランジスタであり、
前記第３トランジスタへの書込み動作時には、前記第２ゲート電極に第１電圧を印加し、前記半導体基板に前記第１電圧とは反対の極性の第２電圧を印加する、半導体装置の動作方法。
【請求項１３】
請求項１２記載の半導体装置の動作方法において、
前記第２ソース領域は、平面視において前記第２ゲート電極に対し離間している、半導体装置の動作方法。
【請求項１４】
請求項１２記載の半導体装置の動作方法において、
前記第３ゲート絶縁膜と前記第３ゲート電極との間には、窒化シリコンよりも誘電率が高い第２絶縁膜が形成されている、半導体装置の動作方法。
【請求項１５】
請求項１２記載の半導体装置の動作方法において、
前記第１絶縁膜の膜厚は３０ｎｍ以下であり、前記第１半導体層の膜厚は２０ｎｍ以下である、半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその動作方法に関し、特に、ＭＯＮＯＳ型のメモリを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
不揮発性記憶素子の１つとして、半導体基板の表面に形成されたソース・ドレイン領域と、メモリゲート電極と、半導体基板およびメモリゲート電極の相互間に形成された電荷蓄積膜とを備えたシングルゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリが知られている。不揮発性記憶装置では、このようなＭＯＮＯＳメモリをアレイ状に並べてメモリアレイを構成し、読出し動作などにおけるＭＯＮＯＳメモリの選択は、例えば、各ＭＯＮＯＳメモリに直列に接続された選択トランジスタを用いて行うことができる。
【０００３】
特許文献１（特開２００４−３４９６８０号公報）には、低耐圧ＭＩＳ（Metal Insulator Semiconductor）型トランジスタ、高耐圧ＭＩＳ型トランジスタ、ＭＯＮＯＳ型トランジスタ、メモリセル選択用のＭＩＳ型トランジスタを形成することが記載されている。ここでは、高耐圧ＭＩＳ型トランジスタおよびメモリセル選択用のＭＩＳ型トランジスタのそれぞれのゲート絶縁膜を同一の絶縁膜により形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３４９６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
駆動電圧の低電圧化および素子の低消費電力化などを目的として選択トランジスタのゲート絶縁膜を薄くすると、選択トランジスタにおいて、ゲート電極とソース・ドレイン領域との間の耐圧が確保できなくなる問題が生じる。
【０００６】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
一実施の形態である半導体装置は、第１トランジスタと、第１トランジスタよりも高い電圧で駆動する第４トランジスタと、互いに直列に接続された選択トランジスタおよびメモリトランジスタとを有し、選択トランジスタの第２ゲート電極の膜厚が、第４トランジスタの第４ゲート絶縁膜の膜厚よりも小さいものである。ここで、選択トランジスタおよびメモリトランジスタは、ＳＯＩ基板上に形成されており、選択トランジスタのドレイン領域は、平面視において選択ゲート電極と離間している。
【０００９】
他の一実施の形態である半導体装置の動作方法は、第１トランジスタと、第１トランジスタよりも高い電圧で駆動する第４トランジスタと、ＳＯＩ基板上に形成されて互いに直列に接続された選択トランジスタおよびメモリトランジスタとを有する半導体装置において、書込み動作時に選択トランジスタの選択ゲート電極に印加される電圧の反対の極性の電圧を半導体基板に印加するものである。ここで、選択トランジスタの第２ゲート電極の膜厚は、第４トランジスタの第４ゲート絶縁膜の膜厚よりも小さく、選択トランジスタのドレイン領域は、平面視において選択ゲート電極と離間している。
【発明の効果】
【００１０】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、選択トランジスタの耐圧を確保することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１である半導体装置を構成するメモリセルアレイを示す回路図である。
【図２】本発明の実施の形態１である半導体装置の断面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】本発明の実施の形態２である半導体装置の製造工程を説明する断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】本発明の実施の形態３である半導体装置の製造工程を説明する断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】本発明の実施の形態４である半導体装置の断面図である。
【図２２】本発明の実施の形態１〜４の半導体装置の選択メモリセルの各部位への電圧の印加条件を示す表である。
【図２３】比較例である半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
本願の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。ここで説明する不揮発性メモリは、シングルゲート型のＭＯＮＯＳ型メモリ（以下、単にＭＯＮＯＳメモリと呼ぶ）である。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルについて説明を行う。
【００１５】
また、本願での極性（書込・消去・読出時の印加電圧の極性およびキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位およびキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１６】
また、本願でいうマスクとは、一部の対象物をエッチングから保護するために用いる保護膜（エッチングマスク）、または、一部の対象物をイオン注入から保護する保護膜（イオン注入阻止マスク）を指す。
【００１７】
（実施の形態１）
本実施の形態の半導体装置は、不揮発性記憶素子に係るものであり、特に、ゲート絶縁膜の一部に電荷蓄積部を備えたシングルゲート型のＭＯＮＯＳメモリに対して直列に選択トランジスタを接続した構造を有する不揮発性記憶素子に係る。
【００１８】
本実施の形態は、メモリトランジスタおよび選択トランジスタをＳＯＩ（Silicon On Insulator）基板上に形成することで消去動作時の選択トランジスタでのリーク電流の発生および絶縁破壊を防ぐものである。また、本実施の形態は、選択トランジスタとメモリトランジスタとが共有するソース・ドレイン領域を、平面視において選択トランジスタのゲート電極から離間させることで、書込み動作時の選択トランジスタでのリーク電流の発生および絶縁破壊を防ぐものである。
【００１９】
＜半導体装置の構造について＞
以下に、図１および図２を用いて、本実施の形態の半導体装置の構造について説明する。図１は、本実施の形態の半導体装置であるメモリセルを並べたメモリセルアレイを示す回路図である。図２は、本実施の形態の半導体装置を示す断面図である。以下に説明するように、本実施の形態の半導体装置は、選択トランジスタとＭＯＮＯＳ型メモリであるメモリトランジスタとを直列で配置したアレイ構造を有し、メモリ部におけるワード線とビット線との電位差によって起きるＯＮＯ膜へのトンネル現象によるエレクトロン・ホール注入により、書込み動作および消去動作を行うものである。
【００２０】
図１に示すように、本実施の形態の半導体装置は、複数のワード線（メモリ線）ＷＬ１、ＷＬ１ｕ、ＷＬ２およびＷＬ２ｕと、複数の選択線（ソース線）ＳＬ１、ＳＬ２と、複数のビット線ＢＬ１、ＢＬ２とを有する。複数のワード線ＷＬ１、ＷＬ１ｕ、ＷＬ２およびＷＬ２ｕは、Ｘ方向にそれぞれ延在している。また、複数のワード線ＷＬ１、ＷＬ１ｕ、ＷＬ２およびＷＬ２ｕのそれぞれは、Ｘ方向と交差、好適には直交するＹ方向に並んで配列されている。なお、Ｘ方向およびＹ方向は、半導体基板の主面に沿う方向である。複数の選択線ＳＬ１、ＳＬ２は、Ｙ方向にそれぞれ延在し、Ｘ方向に並んで配列されている。複数のビット線ＢＬ１、ＢＬ２は、Ｙ方向にそれぞれ延在し、Ｘ方向に並んで配列されている。
【００２１】
複数のワード線ＷＬ１、ＷＬ１ｕ、ＷＬ２およびＷＬ２ｕと、複数のビット線ＢＬ１、ＢＬ２とは、互いに交差しており、複数のワード線ＷＬ１、ＷＬ１ｕ、ＷＬ２およびＷＬ２ｕと複数のビット線ＢＬ１、ＢＬ２とがそれぞれ交差する複数の交差部に、メモリセルＭＣが形成されている。また、選択線ＳＬ１、ＳＬ２と、複数のワード線ＷＬ１、ＷＬ１ｕ、ＷＬ２およびＷＬ２ｕとは、互いに交差しており、メモリセルＭＣは、選択線ＳＬ１、ＳＬ２と複数のワード線ＷＬ１、ＷＬ１ｕ、ＷＬ２およびＷＬ２ｕとがそれぞれ交差する複数の交差部に形成されている。そのため、メモリセルＭＣは、Ｘ方向およびＹ方向にマトリクス状に配列されている。図１では、各メモリセルＭＣを破線で囲んでいる。
【００２２】
メモリセルＭＣは、選択トランジスタ（スイッチングトランジスタ）ＳＷと、メモリトランジスタＭＴとを備えている。選択トランジスタＳＷおよびメモリトランジスタＭＴは、互いに直列に接続されている。すなわち、選択線ＳＬ１に接続されない選択トランジスタＳＷの拡散層は、ビット線ＢＬ１に接続されないメモリトランジスタＭＴの拡散層に接続されている。メモリトランジスタＭＴは、電荷を蓄積する電荷蓄積部（電荷蓄積膜）を備えた電界効果トランジスタであり、電荷蓄積部に電荷を蓄積することで情報をメモリトランジスタＭＴに書込み、電界蓄積部の電荷を除去することで情報をメモリトランジスタＭＴから消去することができる不揮発性記憶素子である。
【００２３】
すなわち、ここでは、メモリトランジスタＭＴの電界蓄積部に電子が蓄積され、メモリトランジスタＭＴのしきい値電圧が上昇している状態を「書込み状態」と定義し、メモリトランジスタＭＴの電界蓄積部の電子が除去され、メモリトランジスタＭＴのしきい値電圧が低下している状態を「消去状態」と定義する。メモリトランジスタＭＴの読出し動作時には、メモリトランジスタＭＴのしきい値電圧の変動を利用して、情報の書込み状態または消去状態の別を判断することができる。書込み動作ではメモリセルＭＣ（ビット）毎に選択して書換えが行われ、消去動作ではメモリセルアレイの全体に対して一括で書換えが行われる。
【００２４】
ワード線ＷＬ１は、図１に示す４つのメモリセルＭＣのうち、Ｘ方向に並ぶメモリセルＭＣのそれぞれのメモリトランジスタＭＴのゲート電極（メモリゲート電極）に接続されている。また、ワード線ＷＬ１ｕは、図１に示す４つのメモリセルＭＣのうち、ワード線ＷＬ１が接続されたメモリセルＭＣに対しＹ方向に並ぶ他のメモリセルＭＣであって、Ｘ方向に並ぶメモリセルＭＣのそれぞれのメモリトランジスタＭＴのゲート電極（メモリゲート電極）に接続されている。
【００２５】
ワード線ＷＬ２は、図１に示す４つのメモリセルＭＣのうち、Ｘ方向に並ぶメモリセルＭＣのそれぞれの選択トランジスタＳＷのゲート電極（選択ゲート電極）に接続されている。また、ワード線ＷＬ２ｕは、図１に示す４つのメモリセルＭＣのうち、ワード線ＷＬ２が接続されたメモリセルＭＣに対しＹ方向に並ぶ他のメモリセルＭＣであって、Ｘ方向に並ぶメモリセルＭＣのそれぞれの選択トランジスタＳＷのゲート電極（選択ゲート電極）に接続されている。
【００２６】
選択線ＳＬ１は、図１に示す４つのメモリセルＭＣのうち、Ｙ方向に並ぶメモリセルＭＣのそれぞれの選択トランジスタＳＷのソース電極に接続されている。また、選択線ＳＬ２は、図１に示す４つのメモリセルＭＣのうち、選択線ＳＬ１が接続されたメモリセルＭＣに対しＸ方向に並ぶ他のメモリセルＭＣであって、Ｙ方向に並ぶメモリセルＭＣのそれぞれの選択トランジスタＳＷのソース電極に接続されている。
【００２７】
ビット線ＢＬ１は、図１に示す４つのメモリセルＭＣのうち、Ｙ方向に並ぶメモリセルＭＣのそれぞれのメモリトランジスタＭＴのドレイン電極に接続されている。また、ビット線ＢＬ２は、図１に示す４つのメモリセルＭＣのうち、ビット線ＢＬ１が接続されたメモリセルＭＣに対しＸ方向に並ぶ他のメモリセルＭＣであって、Ｙ方向に並ぶメモリセルＭＣのそれぞれのメモリトランジスタＭＴのドレイン電極に接続されている。
【００２８】
次に、図２を用いて、本実施の形態の半導体装置の構造について説明する。図２では、図の左側から順に低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａ、メモリトランジスタ領域３Ａおよび高耐圧トランジスタ領域４Ａを示す。
【００２９】
低耐圧トランジスタ領域１Ａには、例えば周辺回路領域（コア領域）に形成された、比較的低い電圧で駆動するＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である低耐圧トランジスタＱ１が形成されている。以下では、ＭＩＳ型の電界効果トランジスタを、単にＭＩＳＦＥＴと呼ぶ。選択トランジスタ領域２Ａには、図１を用いて説明したメモリセルＭＣの１つを構成するＭＩＳＦＥＴである選択トランジスタＳＷが形成されている。メモリトランジスタ領域３Ａには、図１を用いて説明したメモリセルＭＣの１つを構成するメモリトランジスタＭＴが形成されている。高耐圧トランジスタ領域４Ａには、例えばＩ／Ｏ領域に形成された、比較的高い電圧で駆動するＭＩＳＦＥＴである高耐圧トランジスタＱ４が形成されている。
【００３０】
周辺回路領域は、Ｉ／Ｏ領域の素子に比べて、例えば高速かつ低消費電力で動作することを求められる素子により構成される回路を備えた領域である。Ｉ／Ｏ領域は、例えば半導体装置と当該半導体装置の外部との間で電力の入出力を行う回路を備えた領域であり、または、例えばメモリセルＭＣに対し比較的大きな電圧を供給する回路を備えた領域である。このため、高耐圧トランジスタＱ４は、低耐圧トランジスタＱ１に比べて高い耐圧特性を有している必要がある。
【００３１】
図２に示すように、本実施の形態の半導体装置は、例えば単結晶Ｓｉ（シリコン）からなる半導体基板ＳＢを有している。半導体基板ＳＢの主面（上面）には、ｐ型の不純物（例えばＢ（ホウ素））が導入されたｐ型半導体領域であるウェルＷＬが形成されている。低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａ、メモリトランジスタ領域３Ａおよび高耐圧トランジスタ領域４Ａのそれぞれに形成されたウェルＷＬは、互いに異なる不純物濃度を有していてもよい。
【００３２】
低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａの半導体基板ＳＢの主面上には、埋込み酸化膜であるＢＯＸ（Buried Oxide）膜ＢＸと、Ｓｉ（シリコン）からなる半導体層（ＳＯＩ層）ＳＬとが順に形成されている。高耐圧トランジスタ領域４Ａの半導体基板ＳＢの直上には、ＢＯＸ膜ＢＸおよび半導体層ＳＬが形成されておらず、高耐圧トランジスタ領域４Ａの半導体基板ＳＢの主面は、ＢＯＸ膜ＢＸおよび半導体層ＳＬから露出している。
【００３３】
すなわち、低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａの半導体基板ＳＢ、ＢＯＸ膜ＢＸおよび半導体層ＳＬは、ＳＯＩ基板を構成しており、高耐圧トランジスタ領域４Ａの半導体基板ＳＢは、バルクシリコン基板を構成している。つまり、ＳＯＩ基板を有する低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３ＡはＳＯＩ領域である。ここでいうバルクシリコン基板とは、ＳＯＩ構造を有しないシリコン基板を指す。
【００３４】
なお、ＢＯＸ膜ＢＸおよび半導体層ＳＬの有無により、低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａと、高耐圧トランジスタ領域４Ａとのそれぞれの間には段差が生じており、この段差を極力小さくする観点から、ＳＯＩ領域にはＦＤＳＯＩ構造を採用することが望ましい。ＦＤＳＯＩ（Fully Depleted SOI）構造は、ＳＯＩ基板上のトランジスタの動作時にチャネル領域である半導体層（ＳＯＩ層）の上面から下面に亘って空乏層が形成される完全空乏型ＳＯＩ構造を意味する。このため、ＦＤＳＯＩ構造のＳＯＩ基板上のトランジスタのソース・ドレイン領域を構成するエクステンション領域および拡散層は、半導体層の上面から下面に亘って形成されている。このような構造は、ＢＯＸ膜上の半導体層の膜厚を低減することで実現することができる。本実施の形態では、例として半導体層の膜厚を２０ｎｍ以下とし、具体的には十数ｎｍとしている。
【００３５】
本実施の形態の主な特徴の１つとして、低耐圧トランジスタＱ１、選択トランジスタＳＷおよびメモリトランジスタＭＴはＳＯＩ基板上に形成されており、高耐圧トランジスタＱ４はバルクシリコン基板上に形成されている。つまり、低耐圧トランジスタＱ１、選択トランジスタＳＷおよびメモリトランジスタＭＴのそれぞれのソース・ドレイン領域は半導体層ＳＬの上面に形成され、高耐圧トランジスタＱ４のソース・ドレイン領域は半導体基板ＳＢの上面に形成されている。また、低耐圧トランジスタＱ１、選択トランジスタＳＷおよびメモリトランジスタＭＴのそれぞれの動作時において、選択トランジスタＳＷおよびメモリトランジスタＭＴのチャネルは半導体層ＳＬの上面に形成され、高耐圧トランジスタＱ４の動作時において、高耐圧トランジスタＱ４のチャネルは半導体基板ＳＢの上面に形成される。
【００３６】
なお、図示はしていないが、低耐圧トランジスタＱ１は、素子分離領域により他のトランジスタと分離されている。同様に、高耐圧トランジスタＱ４は、素子分離領域により他のトランジスタと分離されている。ただし、１つのメモリセルを構成する選択トランジスタＳＷとメモリトランジスタＭＴとは、互いに素子分離領域により分離されていない。素子分離領域は、例えば半導体層ＳＬおよびＢＯＸ膜ＢＸを貫通して半導体基板ＳＢの途中深さまで達する絶縁膜（例えば酸化シリコン膜）により構成されている。また、図示はしていないが、周辺回路領域には、ｎ型トランジスタである低耐圧トランジスタＱ１の他にｐ型トランジスタである低耐圧トランジスタが形成されている。
【００３７】
ＢＯＸ膜ＢＸは、例えば酸化シリコン膜からなり、その膜厚は、例えば３０ｎｍ以下であり、具体的には、例えば１５ｎｍである。また、半導体層ＳＬの膜厚は、例えば２０ｎｍ以下であり、具体的には十数ｎｍである。
【００３８】
低耐圧トランジスタ領域１Ａにおいて、半導体層ＳＬ上には、ゲート絶縁膜ＧＩ１を介してゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜からなる。半導体層ＳＬの上面には、ゲート電極Ｇ１の直下の半導体層ＳＬを挟むように、一対のソース・ドレイン領域が形成されている。言い換えれば、半導体層ＳＬ内に形成されたソース領域とドレイン領域との間の半導体層ＳＬの直上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＩ１の膜厚は、例えば３ｎｍである。
【００３９】
低耐圧トランジスタ領域１Ａにおいて、ソース領域およびドレイン領域のそれぞれは、エクステンション領域Ｅ１および拡散領域Ｄ１を有している。エクステンション領域Ｅ１および拡散領域Ｄ１はｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））が導入されたｎ型半導体領域であり、エクステンション領域Ｅ１の不純物濃度は拡散領域Ｄ１の不純物濃度よりも低い。ゲート長方向において、エクステンション領域Ｅ１は、拡散領域Ｄ１よりもゲート電極Ｇ１に近い位置に形成されている。ゲート電極Ｇ１の直下において、ソース領域を構成するエクステンション領域Ｅ１と、ドレイン領域を構成するエクステンション領域Ｅ１とに挟まれた領域の半導体層ＳＬの上面は、低耐圧トランジスタＱ１の動作時にチャネルが形成される領域である。このように、ソース・ドレイン領域を不純物濃度が互いに異なるエクステンション領域Ｅ１および拡散領域Ｄ１により構成したソース・ドレインエクステンション構造を採用することで、短チャネル効果を抑えることができる。
【００４０】
ゲート絶縁膜ＧＩ１およびゲート電極Ｇ１からなる積層膜の側面には、オフセットスペーサＯＦおよびサイドウォールＳ３が順に形成されている。つまり、オフセットスペーサＯＦは当該積層膜の両側の側面のそれぞれを覆い、オフセットスペーサＯＦの側面のうち、ゲート電極Ｇ１の反対側の側面を覆うようにサイドウォールＳ３が形成されている。当該積層膜のゲート長方向における横には、半導体層ＳＬ上のせり上げ層であるエピタキシャル層（半導体層）ＥＰが形成されている。つまり、ゲート絶縁膜ＧＩ１、ゲート電極Ｇ１、オフセットスペーサＯＦおよびサイドウォールＳ３からなる積層体は、ゲート長方向において、エピタキシャル層ＥＰにより挟まれている。
【００４１】
エピタキシャル層ＥＰは、半導体層ＳＬの頂上に形成されたエピタキシャル成長層であり、半導体層ＳＬと一体になっている半導体層である。拡散領域Ｄ１は、エピタキシャル層ＥＰ内および半導体層ＳＬ内に亘って形成されている。すなわち、拡散領域Ｄ１は、エピタキシャル層ＥＰの最上面から、半導体層ＳＬの下面に亘って形成されている。なお、エクステンション領域Ｅ１は半導体層ＳＬ内にのみ形成され、エピタキシャル層ＥＰ内には形成されていない。エピタキシャル層ＥＰの上面の高さは、例えば、ゲート電極Ｇ１の下面より高く、ゲート電極Ｇ１の上面よりも低い。
【００４２】
低耐圧トランジスタ領域１Ａにおいて、ゲート電極Ｇ１と、一方のエクステンション領域Ｅ１および一方の拡散領域Ｄ１からなるソース領域と、もう一方のエクステンション領域Ｅ１およびもう一方の拡散領域Ｄ１からなるドレイン領域とは、低耐圧トランジスタＱ１を構成している。エクステンション領域Ｅ１は、平面視において、ゲート電極Ｇ１のゲート長方向における端部と重なっている。つまり、ゲート電極Ｇ１のゲート長方向における端部の直下に、エクステンション領域Ｅ１の一部が形成されている。
【００４３】
選択トランジスタ領域２Ａにおいて、半導体層ＳＬ上には、ゲート絶縁膜ＧＩ２を介して選択ゲート電極ＣＧが形成されている。ゲート絶縁膜ＧＩ２は、例えば酸化シリコン膜からなる。半導体層ＳＬの上面には、選択ゲート電極ＣＧの直下の半導体層ＳＬを挟むように、一対のソース・ドレイン領域が形成されている。ゲート絶縁膜ＧＩ２の膜厚は、例えば３ｎｍである。
【００４４】
選択トランジスタ領域２Ａにおいて、ソース領域は、エクステンション領域ＥＳおよび拡散領域Ｄ２を有し、ドレイン領域は、エクステンション領域ＥＤおよび拡散領域ＤＦを有している。エクステンション領域ＥＳ、ＥＤ、拡散領域Ｄ２およびＤＦはｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））が導入されたｎ型半導体領域であり、エクステンション領域ＥＳ、ＥＤの不純物濃度は、エクステンション領域Ｅ１、Ｅ３、拡散領域Ｄ２、ＤＦのそれぞれの不純物濃度よりも低い。ゲート長方向において、エクステンション領域ＥＳ、ＥＤは、拡散領域Ｄ２、ＤＦよりも選択ゲート電極ＣＧに近い位置に形成されている。選択ゲート電極ＣＧの直下において、エクステンション領域ＥＳ、ＥＤに挟まれた領域の半導体層ＳＬの上面は、選択トランジスタＳＷの動作時にチャネルが形成される領域である。
【００４５】
ゲート絶縁膜ＧＩ２および選択ゲート電極ＣＧからなる積層膜の側面には、オフセットスペーサＯＦおよびサイドウォールＳ３が順に形成されている。当該積層膜のゲート長方向における横には、半導体層ＳＬ上のせり上げ層であるエピタキシャル層（半導体層）ＥＰが形成されている。
【００４６】
エピタキシャル層ＥＰは半導体層ＳＬと一体になっており、拡散領域Ｄ２、ＤＦのそれぞれは、エピタキシャル層ＥＰ内および半導体層ＳＬ内に亘って形成されている。なお、エクステンション領域ＥＳ、ＥＤは半導体層ＳＬ内にのみ形成され、エピタキシャル層ＥＰ内には形成されていない。エピタキシャル層ＥＰの上面の高さは、例えば、選択ゲート電極ＣＧの下面より高く、選択ゲート電極ＣＧの上面よりも低い。
【００４７】
選択トランジスタ領域２Ａにおいて、選択ゲート電極ＣＧと、エクステンション領域ＥＳおよび拡散領域Ｄ２からなるソース領域と、エクステンション領域ＥＤおよび拡散領域ＤＦからなるドレイン領域とは、選択トランジスタＳＷを構成している。エクステンション領域ＥＳ、ＥＤは、平面視において、選択ゲート電極ＣＧのゲート長方向における端部と重なっていない。つまり、選択ゲート電極ＣＧのゲート長方向における端部の直下に、エクステンション領域ＥＳ、ＥＤは一切形成されていない。
【００４８】
本実施の形態の主な特徴の１つとして、ゲート長方向において、選択ゲート電極ＣＧとエクステンション領域ＥＳとは互いに離間しており、選択ゲート電極ＣＧとエクステンション領域ＥＤとは互いに離間している。エクステンション領域ＥＳ、ＥＤは、オフセットスペーサＯＦの直下およびサイドウォールＳ３の直下に形成されている。上記のように、低耐圧トランジスタＱ１のエクステンション領域Ｅ１の一部がゲート電極Ｇ１の直下にまで延びているのに対し、エクステンション領域ＥＳ、ＥＤが選択ゲート電極ＣＧの直下に形成されていないのは、エクステンション領域ＥＳ、ＥＤの不純物濃度がエクステンション領域Ｅ１に比べて低いためである。つまり、エクステンション領域ＥＳ、ＥＤの不純物濃度が低いため、エクステンション領域ＥＳ、ＥＤ内を構成するｎ型不純物は、広範囲に拡散していない。
【００４９】
メモリトランジスタ領域３Ａにおいて、半導体層ＳＬ上には、ＯＮＯ（Oxide Nitride Oxide）膜ＯＮを介してメモリゲート電極ＭＧが形成されている。ＯＮＯ膜ＯＮは、半導体層ＳＬ上に順に形成された酸化シリコン膜ＯＸ１、窒化シリコン膜Ｎ１および酸化シリコン膜ＯＸ２からなる積層膜である。窒化シリコン膜Ｎ１は、メモリトランジスタＭＴに情報として電子（電荷）を蓄積するための電荷蓄積部としての役割を有する。半導体層ＳＬの上面には、メモリゲート電極ＭＧの直下の半導体層ＳＬを挟むように、一対のソース・ドレイン領域が形成されている。
【００５０】
メモリトランジスタ領域３Ａにおいて、ソース領域は、エクステンション領域Ｅ３および拡散領域ＤＦを有し、ドレイン領域は、エクステンション領域Ｅ３および拡散領域Ｄ３を有している。エクステンション領域Ｅ３および拡散領域Ｄ３はｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））が導入されたｎ型半導体領域であり、エクステンション領域Ｅ３の不純物濃度は拡散領域Ｄ３、ＤＦの不純物濃度よりも低い。ゲート長方向において、エクステンション領域Ｅ３は、拡散領域Ｄ３、ＤＦよりもメモリゲート電極ＭＧに近い位置に形成されている。メモリゲート電極ＭＧの直下において、エクステンション領域Ｅ３に挟まれた領域の半導体層ＳＬの上面は、メモリトランジスタＭＴの動作時にチャネルが形成される領域である。
【００５１】
ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧからなる積層膜の側面には、オフセットスペーサＯＦおよびサイドウォールＳ３が順に形成されている。当該積層膜のゲート長方向における横には、半導体層ＳＬ上のせり上げ層であるエピタキシャル層（半導体層）ＥＰが形成されている。
【００５２】
エピタキシャル層ＥＰは半導体層ＳＬと一体になっており、拡散領域Ｄ３は、エピタキシャル層ＥＰ内および半導体層ＳＬ内に亘って形成されている。なお、エクステンション領域Ｅ３は半導体層ＳＬ内にのみ形成され、エピタキシャル層ＥＰ内には形成されていない。エピタキシャル層ＥＰの上面の高さは、例えば、メモリゲート電極ＭＧの下面より高く、メモリゲート電極ＭＧの上面よりも低い。
【００５３】
メモリトランジスタ領域３Ａにおいて、メモリゲート電極ＭＧと、一方のエクステンション領域Ｅ３および拡散領域ＤＦからなるソース領域と、もう一方のエクステンション領域Ｅ３および拡散領域Ｄ３からなるドレイン領域とは、メモリトランジスタＭＴを構成している。エクステンション領域Ｅ３は、平面視において、メモリゲート電極ＭＧのゲート長方向における端部と重なっている。すなわち、メモリゲート電極ＭＧのゲート長方向における端部の直下に、エクステンション領域Ｅ３の一部が形成されている。
【００５４】
選択トランジスタＳＷおよびメモリトランジスタＭＴは、拡散領域ＤＦを共有している。つまり、選択トランジスタＳＷのドレイン領域と、メモリトランジスタＭＴのソース領域とは互いに接続されている。
【００５５】
高耐圧トランジスタ領域４Ａにおいて、半導体基板ＳＢ上には、ゲート絶縁膜ＧＩ４を介してゲート電極Ｇ４が形成されている。ゲート絶縁膜ＧＩ４は、例えば酸化シリコン膜からなる。半導体基板ＳＢの主面には、ゲート電極Ｇ４の直下の半導体基板ＳＢを挟むように、一対のソース・ドレイン領域が形成されている。言い換えれば、半導体基板ＳＢ内に形成されたソース領域とドレイン領域との間の半導体基板ＳＢの直上にゲート電極Ｇ４が形成されている。ゲート絶縁膜ＧＩ４の膜厚は、例えば８ｎｍである。つまり、ゲート絶縁膜ＧＩ４の膜厚は、ゲート絶縁膜ＧＩ１、ＧＩ２のそれぞれの膜厚よりも大きい。また、ゲート電極Ｇ４のゲート長方向における長さは、ゲート電極Ｇ１、選択ゲート電極ＣＧ、メモリゲート電極ＭＧのそれぞれのゲート長方向における長さよりも大きい。
【００５６】
高耐圧トランジスタ領域４Ａにおいて、ソース領域およびドレイン領域のそれぞれは、ＬＤＤ（Lightly Doped Drain）領域と呼ばれるエクステンション領域Ｅ４、および拡散領域Ｄ４を有している。エクステンション領域Ｅ４および拡散領域Ｄ４はｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））が導入されたｎ型半導体領域であり、エクステンション領域Ｅ４の不純物濃度は拡散領域Ｄ４の不純物濃度よりも低い。ゲート長方向において、エクステンション領域Ｅ４は、拡散領域Ｄ４よりもゲート電極Ｇ４に近い位置に形成されている。ゲート電極Ｇ４の直下において、ソース領域を構成するエクステンション領域Ｅ４と、ドレイン領域を構成するエクステンション領域Ｅ４とに挟まれた領域の半導体基板ＳＢの上面は、トランジスタＱ４の動作時にチャネルが形成される領域である。
【００５７】
ゲート絶縁膜ＧＩ４およびゲート電極Ｇ４からなる積層膜の側面には、オフセットスペーサＯＦおよびサイドウォールＳ２が順に形成されている。当該積層膜のゲート長方向における横には、エピタキシャル層（半導体層）ＥＰは形成されていない。拡散領域Ｄ４の形成深さは、エクステンション領域Ｅ４の形成深さよりも深い。
【００５８】
高耐圧トランジスタ領域４Ａにおいて、ゲート電極Ｇ４と、一方のエクステンション領域Ｅ４および一方の拡散領域Ｄ４からなるソース領域と、もう一方のエクステンション領域Ｅ４およびもう一方の拡散領域Ｄ４からなるドレイン領域とは、高耐圧トランジスタＱ４を構成している。エクステンション領域Ｅ４は、平面視において、ゲート電極Ｇ４のゲート長方向における端部と重なっている。つまり、ゲート電極Ｇ４のゲート長方向における端部の直下に、エクステンション領域Ｅ４の一部が形成されている。
【００５９】
ゲート電極Ｇ１、Ｇ４、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれは、例えばシリコン膜からなる導体膜である。また、オフセットスペーサＯＦは例えば酸化シリコン膜からなり、サイドウォールＳ２、Ｓ３は例えば窒化シリコン膜からなる。また、エクステンション領域Ｅ１、Ｅ３、ＥＳおよびＥＤは、いずれも半導体層ＳＬの上面から半導体層ＳＬの下面に亘って形成されている。ただし、エクステンション領域Ｅ１、Ｅ３、ＥＳおよびＥＤは、半導体層ＳＬの上面に形成され、かつ、半導体層ＳＬの下面に達していなくてもよい。
【００６０】
半導体基板ＳＢの主面上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬが、低耐圧トランジスタＱ１、選択トランジスタＳＷ、メモリトランジスタＭＴおよび高耐圧トランジスタＱ４を覆うように形成されている。層間絶縁膜ＩＬを貫通する複数のコンタクトホール（接続孔）内には、各半導体素子と配線（図示しない）とを接続する接続部であるプラグＰＧが形成されている。プラグＰＧは、例えば主にＷ（タングステン）からなる。図２では、拡散領域Ｄ１〜Ｄ４およびＤＦのそれぞれの上面に接続されたプラグＰＧのみを示しているが、図示していない領域では、ゲート電極Ｇ１、Ｇ４、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに電気的に接続されたプラグＰＧも形成されている。
【００６１】
図２では図示を省略しているが、拡散領域Ｄ１〜Ｄ４、ＤＦのゲート電極Ｇ１、Ｇ４、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面には、例えばニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ）などからなるシリサイド層が形成されている。つまり、拡散領域Ｄ１〜Ｄ４、ＤＦのゲート電極Ｇ１、Ｇ４、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧと、プラグＰＧとは、シリサイド層を介して電気的に接続されている。複数のプラグＰＧのそれぞれの上面と、層間絶縁膜ＩＬの上面とは略同一面において平坦化されている。また、図示を省略しているが、層間絶縁膜ＩＬ上には、層間絶縁膜および当該層間絶縁膜に埋め込まれた配線を含む配線層が複数積層されている。
【００６２】
図２に示す選択トランジスタＳＷのソース領域は、図１に示す選択線ＳＬ１またはＳＬ２に接続されている。また、図２に示すメモリトランジスタＭＴのドレイン領域は、図１に示すビット線ＢＬ１またはＢＬ２に接続されている。また、図２に示すメモリゲート電極ＭＧは、図１に示すワード線ＷＬ１またはＷＬ１ｕに接続され、図２に示す選択ゲート電極ＣＧは、図１に示すワード線ＷＬ２またはＷＬ２ｕに接続されている。不揮発性記憶素子であるメモリトランジスタＭＴは、シングルゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリである。
【００６３】
＜半導体装置の製造方法について＞
以下に、図３〜図１６を用いて、本実施の形態の半導体装置の製造方法を説明する。図３〜図１６は、本実施の形態の半導体装置の製造工程を説明する断面図である。図３〜図１６では、図の左側から順に低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａ、メモリトランジスタ領域３Ａおよび高耐圧トランジスタ領域４Ａを示している。
【００６４】
ここでは、上記領域のそれぞれにｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成する場合について説明するが、これらの領域にｐ型のＭＯＳＦＥＴを形成してもよい。その場合、後述するウェルおよびソース・ドレイン領域などの導電型を、異なる導電型とする。また、周辺回路領域である低耐圧トランジスタ領域１Ａの図示していない他の領域には、ｐ型のＭＯＳＦＥＴも形成する。つまり、低耐圧トランジスタ領域１ＡにはＣＭＯＳを形成する。
【００６５】
まず、図３に示すように、主面上に埋込酸化膜であるＢＯＸ膜ＢＸおよび半導体層ＳＬが順に形成された半導体基板ＳＢを用意する。半導体基板ＳＢ、ＢＯＸ膜ＢＸおよび半導体層ＳＬからなる積層基板は、ＳＯＩ基板を構成する。半導体基板ＳＢは例えば単結晶シリコン（Ｓｉ）からなる。ＢＯＸ膜ＢＸの膜厚は例えば３０ｎｍ以下であり、半導体層ＳＬの膜厚は例えば２０ｎｍ以下である。続いて、半導体層ＳＬ上に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば熱酸化法により形成された酸化シリコン膜からなる。
【００６６】
続いて、図示していない領域において、低耐圧トランジスタ領域１Ａと、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａと、高耐圧トランジスタ領域４Ａとを互いに分離する素子分離領域を形成する。なお、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａの間に素子分離領域は形成しない。素子分離領域は、絶縁膜ＩＦ１、半導体層ＳＬおよびＢＯＸ膜ＢＸを貫通して、半導体基板ＳＢの途中深さまで達する溝内に埋め込まれた絶縁膜（例えば酸化シリコン膜）により構成されている。
【００６７】
続いて、イオン注入法を用いてｐ型不純物（例えばＢ（ホウ素））を半導体基板ＳＢの主面に打ち込むことにより、半導体基板ＳＢの主面にｐ型半導体領域であるウェルＷＬを形成する。なお、イオン注入工程を低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａ、メモリトランジスタ領域３Ａおよび高耐圧トランジスタ領域４Ａのそれぞれに対し別々に行い、互いに異なる不純物濃度を有するウェルＷＬを作り分けてもよい。また、図示していないが、高耐圧トランジスタ領域４Ａの半導体基板ＳＢの主面に、ウェルＷＬよりも形成深さが浅い他のｐ型ウェルをさらに形成してもよい。
【００６８】
次に、図４に示すように、半導体基板ＳＢ上の絶縁膜ＩＦ１を除去した後、高耐圧トランジスタ領域４Ａの半導体基板ＳＢの主面上の半導体層ＳＬおよびＢＯＸ膜ＢＸを除去することで、半導体基板ＳＢの主面を半導体層ＳＬおよびＢＯＸ膜ＢＸから露出させる。
【００６９】
次に、図５に示すように、例えば熱酸化法を用いて、低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａの半導体層ＳＬの上面および高耐圧トランジスタ領域４Ａの半導体基板ＳＢの主面を覆う絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば酸化シリコン膜からなる。
【００７０】
次に、図６に示すように、低耐圧トランジスタ領域１Ａの絶縁膜ＩＦ２を除去した後、半導体基板ＳＢ上に、ＯＮＯ膜ＯＮを形成する。すなわち、例えば熱酸化法を用いて酸化シリコン膜ＯＸ１を形成した後、窒化シリコン膜Ｎ１および酸化シリコン膜ＯＸ２を例えばＣＶＤ（Chemical Vapor Deposition）法を用いて順に形成することで、酸化シリコン膜ＯＸ１、窒化シリコン膜Ｎ１および酸化シリコン膜ＯＸ２からなるＯＮＯ膜ＯＮを形成する。これによりＯＮＯ膜ＯＮは、低耐圧トランジスタ領域１Ａの半導体層ＳＬ上、選択トランジスタ領域２Ａ、メモリトランジスタ領域３Ａおよび高耐圧トランジスタ領域４Ａの絶縁膜ＩＦ２上に形成される。
【００７１】
次に、図７に示すように、メモリトランジスタ領域３ＡのＯＮＯ膜ＯＮを残して他の領域のＯＮＯ膜ＯＮを除去し、その後、低耐圧トランジスタ領域１Ａの絶縁膜ＩＦ２を除去する。
【００７２】
次に、図８に示すように、例えば熱酸化法を用いて、メモリトランジスタ領域３ＡのＯＮＯ膜ＯＮの上面、低耐圧トランジスタ領域１Ａおよび選択トランジスタ領域２Ａの半導体層ＳＬの上面、高耐圧トランジスタ領域４Ａの絶縁膜ＩＦ２の上面のそれぞれを覆う絶縁膜を形成する。続いて、半導体基板ＳＢの主面の全面上に、シリコン膜および窒化シリコン膜を例えばＣＶＤ法により順に形成する。続いて、当該窒化シリコン膜を加工することで、当該窒化シリコン膜からなるハードマスクＨＭを形成した後、ハードマスクＨＭをエッチング保護膜として用いてエッチングを行うことで、上記シリコン膜、ＯＮＯ膜ＯＮ、上記絶縁膜および絶縁膜ＩＦ２のそれぞれの一部を除去する。
【００７３】
これにより、低耐圧トランジスタ領域１Ａには、半導体層ＳＬ上に上記絶縁膜からなるゲート絶縁膜ＧＩ１、上記シリコン膜からなるゲート電極Ｇ１およびハードマスクＨＭからなる積層パターンが形成される。当該積層パターンの横では、半導体層ＳＬの上面が露出している。また、選択トランジスタ領域２Ａには、半導体層ＳＬ上に上記絶縁膜からなるゲート絶縁膜ＧＩ２、上記シリコン膜からなる選択ゲート電極ＣＧおよびハードマスクＨＭからなる積層パターンが形成される。当該積層パターンの横では、半導体層ＳＬの上面が露出している。また、メモリトランジスタ領域３Ａには、半導体層ＳＬ上にＯＮＯ膜ＯＮ、上記シリコン膜からなるメモリゲート電極ＭＧおよびハードマスクＨＭからなる積層パターンが形成される。当該積層パターンの横では、半導体層ＳＬの上面が露出している。高耐圧トランジスタ領域４Ａには、半導体基板ＳＢ上に上記絶縁膜と絶縁膜ＩＦ２とからなるゲート絶縁膜ＧＩ４、上記シリコン膜からなるゲート電極Ｇ４およびハードマスクＨＭからなる積層パターンが形成される。当該積層パターンの横では、半導体基板ＳＢの主面が露出している。
【００７４】
次に、図９に示すように、ゲート電極Ｇ１、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ４のそれぞれの側面を覆うオフセットスペーサＯＦを形成する。オフセットスペーサＯＦは、例えば、半導体基板ＳＢ上にＣＶＤ法などにより酸化シリコン膜を堆積した後、異方性エッチングを行って当該酸化シリコン膜の一部を除去することで、各ゲート電極の側面に残った当該酸化シリコン膜により構成される。
【００７５】
続いて、低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａを覆うフォトレジスト膜をマスクとして用いて、高耐圧トランジスタ領域４Ａの半導体基板ＳＢの主面に対しｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込むことで、一対のエクステンション領域Ｅ４を形成する。エクステンション領域Ｅ１は、ウェルＷＬよりも形成深さが浅いｎ型半導体領域である。その後、上記フォトレジスト膜を除去する。
【００７６】
続いて、高耐圧トランジスタ領域４Ａを覆うフォトレジスト膜を形成した後、ゲート電極Ｇ１、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの側面をオフセットスペーサＯＦを介して覆うサイドウォールＳ１を形成する。サイドウォールＳ１は、例えば、半導体基板ＳＢ上にＣＶＤ法などにより窒化シリコン膜を堆積した後、異方性エッチングを行って当該窒化シリコン膜の一部を除去することで、各ゲート電極の側面に残った当該窒化シリコン膜により構成される。その後、上記フォトレジスト膜を除去する。
【００７７】
次に、図１０に示すように、高耐圧トランジスタ領域４Ａを覆い、低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａを露出する絶縁膜ＩＦ３を形成した後、エピタキシャル成長法を用いて、半導体層ＳＬ上にエピタキシャル層（半導体層）ＥＰを形成する。絶縁膜ＩＦ３は、例えば窒化シリコン膜からなる。すなわち、ゲート電極Ｇ１、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの横の半導体層ＳＬ上には、一対のエピタキシャル層ＥＰが形成される。なお、エピタキシャル層ＥＰの上面上には、酸化シリコン膜を形成することが考えられるが、ここでは当該酸化シリコン膜の図示を省略している。また、高耐圧トランジスタ領域４Ａは絶縁膜ＩＦ３により覆われているため、高耐圧トランジスタ領域４Ａの半導体基板ＳＢ上にはエピタキシャル層は形成されない。
【００７８】
選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれのゲート長方向において互いに隣接している。このため、選択ゲート電極ＣＧの一方の側面にオフセットスペーサＯＦおよびサイドウォールＳ１を介して隣接するエピタキシャル層ＥＰと、メモリゲート電極ＭＧの一方の側面にオフセットスペーサＯＦおよびサイドウォールＳ１を介して隣接するエピタキシャル層ＥＰとは、同一のエピタキシャル層ＥＰである。
【００７９】
次に、図１１に示すように、絶縁膜ＩＦ３およびサイドウォールＳ１を、例えばウェットエッチングを用いて除去する。
【００８０】
次に、図１２に示すように、低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａを覆うフォトレジスト膜（図示しない）を形成した後、高耐圧トランジスタ領域４Ａに、ゲート電極Ｇ４の側面をオフセットスペーサＯＦを介して覆うサイドウォールＳ２を形成する。サイドウォールＳ２は、例えば、半導体基板ＳＢ上にＣＶＤ法などにより窒化シリコン膜を堆積した後、異方性エッチングを行って当該窒化シリコン膜の一部を除去することで、各ゲート電極の側面に残った当該窒化シリコン膜により構成される。その後、上記フォトレジスト膜を除去する。
【００８１】
次に、図１３に示すように、選択トランジスタ領域２Ａおよび高耐圧トランジスタ領域４Ａを覆うフォトレジスト膜ＰＲ１を形成する。その後、フォトレジスト膜ＰＲ１をマスクとして用いて、低耐圧トランジスタ領域１Ａおよびメモリトランジスタ領域３Ａの半導体層ＳＬの上面にｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込む。これにより、低耐圧トランジスタ領域１Ａの半導体層ＳＬ内に一対のエクステンション領域Ｅ１を形成し、メモリトランジスタ領域３Ａの半導体層ＳＬ内に一対のエクステンション領域Ｅ３を形成する。なお、ここではエピタキシャル層ＥＰにもｎ型不純物が打ち込まれてエクステンション領域Ｅ１、Ｅ３のそれぞれの一部が形成されるが、エピタキシャル層ＥＰ内に形成された半導体領域の図示は省略する。
【００８２】
ここで、エクステンション領域Ｅ１、Ｅ３の不純物濃度は、図１４を用いて後述するエクステンション領域ＥＳ、ＥＤよりも高いため、エクステンション領域Ｅ１、Ｅ３は半導体層ＳＬ内の広い範囲に形成される。このため、エクステンション領域Ｅ１の端部はゲート電極Ｇ１のゲート長方向の端部の直下まで達し、エクステンション領域Ｅ３の端部はメモリゲート電極ＭＧのゲート長方向の端部の直下まで達する。
【００８３】
次に、図１４に示すように、フォトレジスト膜ＰＲ１を除去した後、低耐圧トランジスタ領域１Ａ、メモリトランジスタ領域３Ａおよび高耐圧トランジスタ領域４Ａを覆うフォトレジスト膜ＰＲ２を形成する。その後、フォトレジスト膜ＰＲ２をマスクとして用いて、選択トランジスタ領域２Ａの半導体層ＳＬの上面にｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込む。これにより、選択トランジスタ領域２Ａの半導体層ＳＬ内に一対のエクステンション領域ＥＳ、ＥＤを形成する。なお、エピタキシャル層ＥＰ内にｎ型不純物が導入されて形成された半導体領域の図示は省略する。エクステンション領域ＥＳ、ＥＤは選択ゲート電極ＣＧの直下の半導体層ＳＬを挟むように形成され、エクステンション領域ＥＤは、メモリゲート電極ＭＧ側の半導体層ＳＬ内に形成される。
【００８４】
ここで、エクステンション領域ＥＳ、ＥＤの不純物濃度はエクステンション領域Ｅ１、Ｅ３よりも高いため、エクステンション領域ＥＳ、ＥＤは半導体層ＳＬにおいて広く拡散せず、狭い範囲に形成される。このため、エクステンション領域ＥＳ、ＥＤのそれぞれは選択ゲート電極ＣＧの直下まで達しない。言い換えれば、選択ゲート電極ＣＧのゲート長方向において、エクステンション領域ＥＳ、ＥＤのそれぞれの選択ゲート電極ＣＧ側の端部は、選択ゲート電極ＣＧから離間した位置で終端している。
【００８５】
次に、図１５に示すように、フォトレジスト膜ＰＲ２を除去する。その後、高耐圧トランジスタ領域４Ａを覆うフォトレジスト膜を形成した後、ゲート電極Ｇ１、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの側面をオフセットスペーサＯＦを介して覆うサイドウォールＳ３を形成する。サイドウォールＳ３は、例えば、半導体基板ＳＢ上にＣＶＤ法などにより窒化シリコン膜を堆積した後、異方性エッチングを行って当該窒化シリコン膜の一部を除去することで、各ゲート電極の側面に残った当該窒化シリコン膜により構成される。その後、上記フォトレジスト膜を除去する。低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３ＡのそれぞれのサイドウォールＳ３は、オフセットスペーサＯＦとエピタキシャル層ＥＰとの間に形成する。
【００８６】
続いて、低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａのエピタキシャル層ＥＰ内および半導体層ＳＬ内と、高耐圧トランジスタ領域４Ａの半導体基板ＳＢの主面に、サイドウォールＳ２、Ｓ３などをマスクとして用いてｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込む。このイオン注入工程では、フォトレジスト膜をマスクとして用いることで、低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａに対するイオン注入工程と、高耐圧トランジスタ領域４Ａに対するイオン注入工程とを別々に行う。
【００８７】
これにより、低耐圧トランジスタ領域１Ａのエピタキシャル層ＥＰ内および当該エピタキシャル層ＥＰの直下の半導体層ＳＬ内に一対の拡散領域Ｄ１を形成する。また、選択トランジスタ領域２Ａのエピタキシャル層ＥＰ内および当該エピタキシャル層ＥＰの直下の半導体層ＳＬ内に拡散領域Ｄ２を形成する。また、メモリトランジスタ領域３Ａのエピタキシャル層ＥＰ内および当該エピタキシャル層ＥＰの直下の半導体層ＳＬ内に拡散領域Ｄ３を形成する。高耐圧トランジスタ領域４Ａの半導体基板ＳＢの主面に一対の拡散領域Ｄ４を形成する。ここで、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３Ａの境界のエピタキシャル層ＥＰ内および当該エピタキシャル層ＥＰの直下の半導体層ＳＬ内には、拡散領域ＤＦを形成する。
【００８８】
拡散領域Ｄ１〜Ｄ３およびＤＦは、エピタキシャル層ＥＰの上面から半導体層ＳＬの下面に亘って形成される。また、拡散領域Ｄ４は、エクステンション領域Ｅ４よりも深い形成深さで形成する。拡散領域Ｄ１〜Ｄ３およびＤＦは、エクステンション領域Ｅ１、Ｅ３、Ｅ４、ＥＳおよびＥＤのいずれよりも不純物濃度が高いｎ型半導体領域である。低耐圧トランジスタ領域１Ａにおいて、ゲート電極Ｇ１の一方の側面側で互いに隣接するエクステンション領域Ｅ１および拡散領域Ｄ１はソース領域を構成し、ゲート電極Ｇ１の他方の側面側で互いに隣接するエクステンション領域Ｅ１および拡散領域Ｄ１はドレイン領域を構成する。また、選択トランジスタ領域２Ａにおいて、選択ゲート電極ＣＧの一方の側面側で互いに隣接するエクステンション領域ＥＳおよび拡散領域Ｄ２はソース領域を構成し、選択ゲート電極ＣＧの他方の側面側で互いに隣接するエクステンション領域ＥＤおよび拡散領域ＤＦはドレイン領域を構成する。
【００８９】
また、メモリトランジスタ領域３Ａにおいて、メモリゲート電極ＭＧの一方の側面側で互いに隣接するエクステンション領域Ｅ３および拡散領域ＤＦはソース領域を構成し、メモリゲート電極ＭＧの他方の側面側で互いに隣接するエクステンション領域Ｅ３および拡散領域Ｄ３はドレイン領域を構成する。また、高耐圧トランジスタ領域４Ａにおいて、ゲート電極Ｇ４の一方の側面側で互いに隣接するエクステンション領域Ｅ４および拡散領域Ｄ４はソース領域を構成し、ゲート電極Ｇ４の他方の側面側で互いに隣接するエクステンション領域Ｅ４および拡散領域Ｄ４はドレイン領域を構成する。
【００９０】
低耐圧トランジスタ領域１Ａのソース・ドレイン領域およびゲート電極Ｇ１は、低耐圧トランジスタＱ１を構成している。選択トランジスタ領域２Ａのソース・ドレイン領域および選択ゲート電極ＣＧは、選択トランジスタ（スイッチングトランジスタ）ＳＷを構成している。メモリトランジスタ領域３Ａのソース・ドレイン領域およびメモリゲート電極ＭＧは、メモリトランジスタＭＴを構成している。高耐圧トランジスタ領域４Ａのソース・ドレイン領域およびゲート電極Ｇ４は、高耐圧トランジスタＱ４を構成している。選択トランジスタＳＷおよびメモリトランジスタＭＴは、拡散領域ＤＦを共有している。
【００９１】
次に、図示は省略するが、サリサイドプロセスを行うことで、ゲート電極Ｇ１の上面、選択ゲート電極ＣＧの上面、メモリゲート電極ＭＧの上面、ゲート電極Ｇ４の上面、並びに、拡散領域Ｄ１〜Ｄ４およびＤＦのそれぞれの表面にシリサイド層を形成する。当該サリサイドプロセスでは、まずスパッタリング法を用いて半導体基板ＳＢの主面全面上に例えばＣｏ（コバルト）またはＮｉ（ニッケル）などを含む金属膜を形成した後、半導体基板ＳＢを加熱することで当該金属膜と半導体とを反応させることでシリサイド層を形成し、その後、未反応の当該金属膜を除去する。
【００９２】
次に、図１６に示すように、半導体基板ＳＢ上に、低耐圧トランジスタＱ１、選択トランジスタＳＷ、メモリトランジスタＭＴおよび高耐圧トランジスタＱ４を覆うように層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、半導体基板ＳＢの主面全面上に例えばＣＶＤ法を用いて酸化シリコン膜を形成し、当該酸化シリコン膜の上面をＣＭＰ（Chemical Mechanical Polishing）法などを用いて研磨することで形成する。層間絶縁膜ＩＬの膜厚は、ゲート電極Ｇ１、選択ゲート電極ＣＧ、メモリトランジスタＭＴおよびゲート電極Ｇ４のそれぞれの厚さよりも大きい。
【００９３】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬを貫通する複数のコンタクトホールを形成した後、それらのコンタクトホールを埋め込むプラグＰＧを複数形成する。ここでは、ゲート電極Ｇ１、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ４、拡散領域Ｄ１〜Ｄ４およびＤＦのそれぞれの上面を層間絶縁膜ＩＬから露出するように複数のコンタクトホールを形成する。コンタクトホールの底面には、シリサイド層（図示しない）が露出する。図では、各ゲート電極の直上のコンタクトホールおよびプラグＰＧを示していない。
【００９４】
プラグＰＧの形成工程では、複数のコンタクトホール内を含む層間絶縁膜ＩＬ上に、主にＷ（タングステン）を含む金属膜を形成した後、層間絶縁膜ＩＬ上の当該金属膜を、例えばＣＭＰ法により研磨することで除去して、層間絶縁膜ＩＬの上面を露出させる。これにより、複数のコンタクトホールのそれぞれに埋め込まれた当該金属膜からなるプラグＰＧを複数形成する。プラグＰＧは、例えば、コンタクトホール内の側面および底面を覆う窒化チタン膜と、当該コンタクトホール内に当該窒化チタン膜を介して埋め込まれたタングステン膜とを含む積層膜により構成される。
【００９５】
その後の工程では、プラグＰＧに電気的に接続された配線を含む複数の配線層を積層する。これにより、本実施の形態の半導体装置が略完成する。選択トランジスタＳＷおよびメモリトランジスタＭＴは直列に接続されており、不揮発性メモリであるメモリセルＭＣ（図１参照）を構成している。
【００９６】
＜不揮発性メモリの動作について＞
以下では、本実施の形態の半導体装置を構成するメモリセルの動作について、図１、図２および図２２を用いて説明する。図２２は、実施の形態１〜４の半導体装置の選択メモリセルの各部位への電圧の印加条件の一例を示す表である。ここでいう選択メモリセルとは、「書込み」、「消去」または「読出し」を行う対象として選択されたメモリセルを指す。
【００９７】
本実施の形態のメモリセルは選択トランジスタおよびメモリトランジスタにより構成され、メモリトランジスタはＭＩＳＦＥＴ構造を有し、当該ＭＩＳＦＥＴのゲート絶縁膜内の電荷保持膜（トラップ性絶縁膜）での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読出すものである。電荷保持膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。電荷保持膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、シングルゲート型のＭＯＮＯＳメモリがある。
【００９８】
図２２の表は、「書込」時および「消去」時のそれぞれにおいて、図１に示されるようなワード線ＷＬ１、ＷＬ２、ビット線ＢＬ１、ＢＬ２、選択線ＳＬ１、ＳＬ２および図２に示す半導体基板ＳＢに印加する電圧を、書込み動作および消去動作のそれぞれについて記載したものである。図２２では、ワード線ＷＬ１、ＷＬ２、ビット線ＢＬ１、ＢＬ２、選択線ＳＬ１、ＳＬ２および図２に示す半導体基板ＳＢに印加する電圧のそれぞれを、ＷＬ１、ＷＬ２、ＢＬ１、ＢＬ２、ＳＬ１、ＳＬ２およびＳｕｂのそれぞれの欄に示している。つまり、例えばワード線ＷＬ１に印加する電圧を電圧ＷＬ１として表わし、半導体基板ＳＢに印加する電圧を電圧Ｓｕｂとして表わしている。
【００９９】
ワード線ＷＬ１は図２のメモリゲート電極ＭＧに電位を供給する配線であり、ワード線ＷＬ２は図２の選択ゲート電極ＣＧに電位を供給する配線である。また、ビット線ＢＬ１またはＢＬ２は、図２のメモリトランジスタＭＴのドレイン領域、つまり、エクステンション領域Ｅ３および拡散領域Ｄ３にドレイン電位を供給する配線であり、選択線ＳＬ１またはＳＬ２は、図２の選択トランジスタＳＷのソース領域、つまり、エクステンション領域ＥＳおよび拡散領域Ｄ２に電位を供給する配線である。
【０１００】
図２２において、Ａの欄は、本実施の形態１および後述する実施の形態３における書込み時の印加条件を記載したものであり、Ｂの欄は、後述する実施の形態２における書込み時の印加条件を記載したものである。Ｃの欄は、後述する実施の形態４を、実施の形態１または３に適用した場合における書込み時の印加条件を記載したものであり、Ｄの欄は、実施の形態４を、実施の形態２に適用した場合における書込み時の印加条件を記載したものである。また、Ｅの欄に示す消去時の印加条件は、実施の形態１〜４のそれぞれに共通して適用されるものである。
【０１０１】
なお、図２２の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、図２に示すメモリトランジスタＭＴのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜Ｎ１への電子の注入を「書込み」、ホール（hole：正孔）の注入を「消去」と定義する。ここでは、書込み方法がＦＮ（Fowler Nordheim）方式で、かつ消去方法がＦＮ方式の場合について説明する。
【０１０２】
ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法である。ＦＮ方式について、別の表現でいうと、ＦＮ方式の書込みは、窒化シリコン膜Ｎ１にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜Ｎ１にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【０１０３】
ＦＮ方式の書込み動作では、例えば図２２の表のＡの欄に示されるような電圧（ＷＬ１＝６．５Ｖ、ＷＬ２＝０Ｖ、ＢＬ１＝−２．５Ｖ、ＢＬ２＝２．０Ｖ、ＳＬ１＝−２．５Ｖ、ＳＬ２＝２．０Ｖ、Ｓｕｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加する。これにより、メモリトランジスタＭＴがオン状態になり、ワード線ＷＬ１およびビット線ＢＬ１の交差する箇所に位置するメモリセルＭＣ（図１の左上のメモリセルＭＣ）が選択される。オン状態となったメモリトランジスタＭＴのチャネル領域には反転層が形成され、チャネルの電位はビット線ＢＬ１の電位に固定される。
【０１０４】
そして、メモリトランジスタＭＴのメモリゲート電極ＭＧと、拡散領域Ｄ３を介してビット線ＢＬ１に電気的に接続された半導体層ＳＬとの間には、約９Ｖの電位差があるため、半導体層ＳＬ内にある電子が酸化シリコン膜ＯＸ１をトンネルして、電荷蓄積膜である窒化シリコン膜Ｎ１のトラップ準位に蓄積される。その結果、メモリトランジスタＭＴのしきい値電圧が上昇する。このようなＦＮトンネリング現象により書込み動作が行なわれ、メモリトランジスタＭＴは書込み状態となる。
【０１０５】
当該書込み動作時において、選択メモリセルの選択トランジスタＳＷがメモリトランジスタＭＴと共有する拡散領域ＤＦ、つまり選択トランジスタＳＷのドレイン領域の電位は、メモリトランジスタＭＴがオン状態となっているため、ビット線ＢＬ１と同じ電位（−２．５Ｖ）となっている。ここでは、選択トランジスタＳＷのソース電極に印加される選択線ＳＬ１の電位をビット線ＢＬ１と同じ電位（−２．５Ｖ）とすることで、選択トランジスタＳＷはカットオフされる。つまり、書込み動作時において選択トランジスタＳＷはオフ状態となっている。
【０１０６】
図１に示すように、書込み動作時の選択メモリセルＭＣと（選択ビット）と同一のワード線ＷＬ１上にある非選択メモリセルＭＣ（非選択ビット）で書込みが行われることを阻止するため、ワード線ＷＬ１およびビット線ＢＬ２間の電位差が選択メモリセルのワード線ＷＬ１およびビット線ＢＬ１間の電位差に比べ小さくなるようにビット線ＢＬ２の電位を調整する。また、選択メモリセルＭＣおよび非選択メモリセルＭＣのそれぞれと同一のビット線に接続された非選択メモリセルＭＣでは、ワード線ＷＬ１ｕを負電位に設定することで、それぞれ弱い書込みおよび消去によるディスターブを阻止する。
【０１０７】
ＦＮ方式の消去動作では、例えば図２２の表のＥの欄に示されるような（ＷＬ１＝−２．５Ｖ、ＷＬ２＝０Ｖ、ＢＬ１＝６．５Ｖ、ＢＬ２＝６．５Ｖ、ＳＬ１＝０Ｖ、ＳＬ２＝０Ｖ、Ｓｕｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。すると、ワード線ＷＬ１およびビット線ＢＬ１の交差する箇所に位置するメモリセルＭＣ（図１の左上のメモリセルＭＣ）が選択される。
【０１０８】
そして、メモリトランジスタＭＴのメモリゲート電極ＭＧと、拡散領域Ｄ３を介してビット線ＢＬ１に電気的に接続された半導体層ＳＬとの間には、約９Ｖの電位差があるため、窒化シリコン膜Ｎ１に蓄積された電子は、酸化シリコン膜ＯＸ１をトンネルして半導体層ＳＬ内へ移動する。このようにして窒化シリコン膜Ｎ１内の電子が半導体層ＳＬ内へ引き抜かれる一方、ホールが窒化シリコン膜Ｎ１内に蓄積される。その結果、メモリトランジスタのしきい値電圧が低下する。このようにして、消去動作が行なわれ、メモリトランジスタＭＴは消去状態となる。
【０１０９】
当該消去動作時において、選択メモリセルの選択トランジスタＳＷの選択ゲート電極ＣＧには０Ｖが印加されているため、選択トランジスタＳＷはオフ状態となっている。このとき、メモリトランジスタＭＴがオン状態となっているため、選択トランジスタＳＷのエクステンション領域ＥＤおよび拡散領域ＤＦを含むドレイン領域の電位は、ビット線ＢＬ１と同じ電位（６．５Ｖ）となっている。
【０１１０】
読出し動作時には、例えば、読出しを行う選択メモリセルの選択ゲート電極ＣＧ（ＷＬ２）に２．０Ｖを印加して選択トランジスタＳＷをオン状態とし、メモリトランジスタＭＴのドレイン領域（ビット線ＢＬ１）に０．８Ｖを印加する。選択線ＳＬ１およびメモリゲート電極ＭＧ（ワード線ＷＬ１）に印加する電圧は、例えば０Ｖである。窒化シリコン膜Ｎ１に蓄積された電荷の有無によりメモリトランジスタＭＴのしきい値電圧が変動するため、メモリトランジスタＭＴが書込み状態であるか消去状態であるかを判別することができる。
【０１１１】
＜本実施の形態の半導体装置の効果について＞
以下に、本実施の形態の半導体装置の効果について、比較例を図２３に示して説明する。図２３は、比較例である半導体装置を示す断面図である。図２３では、図２と同様に、左から順に低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａ、メモリトランジスタ領域３Ａおよび高耐圧トランジスタ領域４Ａを示している。
【０１１２】
図２３に示す比較例の半導体装置は、ＳＯＩ基板（ＳＯＩ領域）を備えておらず、選択トランジスタのエクステンション領域の一部が選択ゲート電極ＣＧと平面視において重なっており、これらの点において上述した本実施の形態の半導体装置と異なっている。また、各ゲート電極の側面には、オフセットスペーサＯＦを介してサイドウォールＳ４が形成されている。
【０１１３】
すなわち、図２３に示す比較例の半導体装置は、周辺回路領域内の低耐圧トランジスタ領域１Ａに形成された低耐圧トランジスタＱ５と、Ｉ／Ｏ領域の高耐圧トランジスタ領域４Ａに形成された高耐圧トランジスタＱ４とを有している。また、比較例の半導体装置は、メモリセルを構成し、互いに直列に接続された選択トランジスタＳＷ１およびメモリトランジスタＭＴ１を有している。低耐圧トランジスタＱ５、選択トランジスタＳＷ１、メモリトランジスタＭＴ１および高耐圧トランジスタＱ４は、いずれもバルクシリコン基板上に形成された素子である。
【０１１４】
よって、低耐圧トランジスタＱ５のソース・ドレイン領域を構成するエクステンション領域Ｅ５および拡散領域Ｄ５は、半導体基板ＳＢの主面に形成されている。同様に、選択トランジスタＳＷ１のソース・ドレイン領域を構成するエクステンション領域ＥＳ１、ＥＤ１、拡散領域Ｄ６およびＤＦは、半導体基板ＳＢの主面に形成されている。同様に、メモリトランジスタＭＴ１のソース・ドレイン領域を構成するエクステンション領域Ｅ７および拡散領域Ｄ７は、半導体基板ＳＢの主面に形成されている。各拡散層は、各エクステンション領域よりも深い形成深さを有している。
【０１１５】
比較例の半導体装置の書込み動作では、選択メモリセルにおいてビット線ＢＬ１（図１参照）、つまりメモリトランジスタＭＴ１のドレイン領域に例えば−２．５Ｖの電圧が印加され、ワード線ＷＬ１（図１参照）、つまりメモリトランジスタＭＴ１のメモリゲート電極ＭＧに６．５Ｖが印加される。また、消去後のメモリトランジスタＭＴは、窒化シリコン膜Ｎ１内の電子が減少しているためしきい値電圧が低下している。よって、メモリトランジスタＭＴ１はオン状態となる。したがってビット線ＢＬ１の電位はメモリトランジスタＭＴのソース領域に伝わるため、選択トランジスタＳＷ１のドレイン領域の電位はビット線ＢＬ１の電位と同じになる。また、選択トランジスタＳＷ１をカットオフするため、選択トランジスタＳＷ１のソース領域には、−２．５Ｖが印加される。また、選択トランジスタＳＷ１の選択ゲート電極ＣＧには、例えば０Ｖが印加される。
【０１１６】
また、半導体基板ＳＢには、選択トランジスタＳＷ１およびメモリトランジスタＭＴ１のソース・ドレイン領域との間での接合リーク電流の発生に起因して消費電力が増大することを防ぐため、各ソース・ドレイン領域と同じ電圧（例えば−２．５Ｖ）が印加される。この場合、選択ゲート電極ＣＧと選択トランジスタＳＷ１のドレイン領域との間、および、選択ゲート電極ＣＧと半導体基板ＳＢとの間におけるリーク電流の発生と絶縁破壊の発生とを防ぐ必要がある。したがって、ゲート絶縁膜ＧＩ６の信頼性を確保するため、ゲート絶縁膜ＧＩ６は所定の膜厚を有している必要がある。特に、書込み動作時には、選択ゲート電極ＣＧのゲート長方向において、選択トランジスタＳＷ１のドレイン領域側のゲート絶縁膜ＧＩ６の端部に電界が集中しやすいため、当該端部で絶縁破壊が起きやすくなる。
【０１１７】
また、比較例の半導体装置の消去動作では、選択メモリセルにおいてビット線ＢＬ１、つまりメモリトランジスタＭＴ１のドレイン領域に例えば６．５Ｖの電圧が印加され、ワード線ＷＬ１、つまりメモリトランジスタＭＴ１のメモリゲート電極ＭＧに−２．５Ｖが印加される。このとき、半導体基板ＳＢには、メモリトランジスタＭＴ１のドレイン領域との間で接合リーク電流またはゲート誘導ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）が発生することを防ぐため、当該ドレイン領域と同じ電圧（例えば６．５Ｖの基板バイアス）が印加される。ゲート誘導ドレインリークは、ゲート電極およびドレイン領域のそれぞれに逆方向の極性の電圧を印加した際に、ゲート電極およびドレイン領域間にリーク電流が流れることを指す。
【０１１８】
さらに、選択トランジスタＳＷ１のソース領域には、当該ソース領域と半導体基板ＳＢの間で接合リーク電流が発生することを防ぐため、半導体基板ＳＢと同じ電圧（例えば６．５Ｖ）が印加される。また、選択トランジスタＳＷ１の選択ゲート電極ＣＧには、例えば０Ｖが印加される。
【０１１９】
この場合、選択ゲート電極ＣＧと選択トランジスタＳＷ１のソース領域との間、および、選択ゲート電極ＣＧと半導体基板ＳＢとの間におけるリーク電流の発生と絶縁破壊の発生とを防ぐ必要がある。したがって、ゲート絶縁膜ＧＩ６の信頼性を確保するため、ゲート絶縁膜ＧＩ６は所定の膜厚を有している必要がある。特に、消去動作時には、選択ゲート電極ＣＧのゲート長方向において、選択トランジスタＳＷ１のソース領域側のゲート絶縁膜ＧＩ６の端部に電界が集中しやすいため、当該端部で絶縁破壊が起きやすくなる。
【０１２０】
したがって、ゲート絶縁膜ＧＩ６の信頼性を確保するため、選択トランジスタＳＷ１のゲート絶縁膜ＧＩ６の膜厚は、ＣＰＵ（Central Processing Unit）などを構成するため高速動作が要求される低耐圧トランジスタＱ１に比べ、Ｉ／Ｏ素子である高耐圧トランジスタＱ４のゲート絶縁膜ＧＩ４と同様の大きい厚さ（例えば８ｎｍ）で形成することが考えられる。これに対し、低消費電力化を図る手段の１つとして、メモリセルの読出し動作を低電圧化することが有効である。そこで比較例では、メモリセルアレイの低消費電力化を実現するため、読出し動作時にオン状態となる選択トランジスタＳＷの微細化を図ると共に、選択トランジスタＳＷ１のゲート絶縁膜ＧＩ６の膜厚を、低耐圧トランジスタＱ５のゲート絶縁膜ＧＩ５と同様の厚さ（例えば３ｎｍ）で形成している。
【０１２１】
しかし、このようなスケーリング（微細化）により選択トランジスタＳＷ１のゲート絶縁膜ＧＩ６を薄膜化すると、ゲート絶縁膜ＧＩ６の絶縁耐性が低下し、これにより選択トランジスタＳＷ１を含む半導体装置の寿命が短くなる問題が生じる。これは、周辺回路領域の低耐圧トランジスタＱ５に比べ、メモリセルアレイでは書込み速度および消去速度と、リテンションなどの信頼性との関係で、ワード線およびビット線のそれぞれに印加する電圧が大きな差を有している必要があるためである。例えば、上記の電圧印加条件では、書込み動作時および消去動作時のワード線およびビット線の電位差は９Ｖであり、ゲート絶縁膜ＧＩ６は少なくとも９Ｖの耐圧を確保する必要がある。
【０１２２】
そこで、本実施の形態の半導体装置では第１の特徴として、図２に示すように、低耐圧トランジスタ領域１Ａ、選択トランジスタ領域２Ａおよびメモリトランジスタ領域３ＡにＢＯＸ膜ＢＸおよび半導体層ＳＬを形成し、ＳＯＩ領域を形成している。これにより、半導体層ＳＬ上に形成された低耐圧トランジスタＱ１、選択トランジスタＳＷおよびメモリトランジスタＭＴは、半導体基板ＳＢに対して絶縁される。したがって、書込み動作時および消去動作時にビット線ＢＬ１（図１参照）に電圧を印加した際に、ビット線ＢＬ１に接続されたメモリトランジスタＭＴのドレイン領域と半導体基板ＳＢとの間においてリーク電流の発生を防止するために、半導体基板ＳＢとビット線ＢＬ１とを同電位にする必要がなくなる。
【０１２３】
このため、本実施の形態では書込み動作時および消去動作時に半導体基板ＳＢに対して０Ｖを印加している。すなわち、選択ゲート電極ＣＧと選択トランジスタＳＷのソース領域との間、および、選択ゲート電極ＣＧと半導体基板ＳＢとの間のそれぞれの電位差を低く設定することができる。これにより、選択ゲート電極ＣＧと半導体基板ＳＢとの間の電位差に起因してゲート絶縁膜ＧＩ２の信頼性が低下することを防ぐことができる。また、消去動作時に例えば６．５Ｖを半導体基板ＳＢに印加する必要がなくなり、これにより選択線ＳＬ１（図１参照）に接続された選択トランジスタＳＷのソース領域に６．５Ｖを印加する必要がなくなるため、本実施の形態では当該ソース領域に印加する電圧を０Ｖとしている（図２２参照）。よって、消去動作時において、選択トランジスタＳＷのソース領域と選択ゲート電極ＣＧとの間の電位差に起因してゲート絶縁膜ＧＩ２の信頼性が低下することを防ぐことができる。
【０１２４】
また、本実施の形態の半導体装置では第２の特徴として、選択トランジスタＳＷのエクステンション領域ＥＳ、ＥＤのそれぞれを選択ゲート電極ＣＧから後退させることで、書込み動作時のゲート絶縁膜ＧＩ２の絶縁耐性を改善している。すなわち、ゲート長方向において、エクステンション領域ＥＳ、ＥＤのそれぞれは選択ゲート電極ＣＧから離間しており、平面視においてエクステンション領域ＥＳ、ＥＤのそれぞれと選択ゲート電極ＣＧとは重なっていない。
【０１２５】
書込み動作時のゲート絶縁膜ＧＩ２における最大電界は、選択ゲート電極ＣＧと選択トランジスタＳＷのドレイン電極との間の距離、つまり、選択ゲート電極ＣＧとエクステンション領域ＥＤとの間の距離により律速される。本実施の形態では、選択トランジスタＳＷのエクステンション領域ＥＤを選択ゲート電極ＣＧから後退させて形成しているため、書込み動作時のゲート絶縁膜ＧＩ２の最大電界を緩和することができ、これにより、ゲート絶縁膜ＧＩ２の絶縁耐性を改善することができる。なお、書込み動作時におけるゲート絶縁膜ＧＩ２の最大電界は、エクステンション領域ＥＤ内に生じる空乏層を大きな幅で形成することで、さらに緩和することができる。このことについて、以下に説明する。
【０１２６】
すなわち、トランジスタがオン状態となり、ゲート電極の下に反転層が形成される場合、トランジスタにおけるゲート絶縁膜耐性およびゲート絶縁膜における最大電界は、主にゲート絶縁膜の厚さに律速される。しかし、トランジスタがオフ状態の場合、エクステンション領域が空乏化するため、ゲート絶縁膜における最大電界はゲート酸化膜の厚さだけでなく、その空乏層の幅に律速されるようになる。
【０１２７】
ここで、トランジスタがオフ状態である場合の空乏層は、ｎ型半導体領域であるエクステンション領域と、ｐ型半導体領域であるウェルとの境界（ｐｎ接合）から、エクステンション領域の内側に向かって延びるように生じ、エクステンション領域の不純物濃度が低い程、トランジスタがオフ状態であるときの空乏層位置がゲート電極から後退する。言い換えれば、エクステンション領域の不純物濃度が低い程、トランジスタがオフ状態であるときの空乏層はエクステンション領域内で拡散領域側に延びやすくなる。
【０１２８】
オフ状態のトランジスタのゲート絶縁膜の絶縁耐性は、空乏層がエクステンション領域内に生じている場合において、ゲート電極と、当該空乏層に重ならない部分のソース・ドレイン領域との間の最短距離が小さい程低下する。上記より、トランジスタがオフ状態のとき、エクステンション領域の不純物濃度が低いとエクステンション領域内において空乏層が延びやすくなるため、エクステンション領域の不純物濃度が低い程、ゲート絶縁膜における最大電界が緩和する。
【０１２９】
本実施の形態では、図２に示すエクステンション領域ＥＤの不純物濃度をエクステンション領域Ｅ１よりも薄くすることで、選択トランジスタＳＷがオフ状態のとき、つまり、書込み動作時における選択トランジスタＳＷのドレイン領域と選択ゲート電極ＣＧとの間のリーク電流の発生および絶縁破壊の発生を防ぐことができる。よって、ゲート絶縁膜ＧＩ２の絶縁耐性を改善し、選択トランジスタＳＷの寿命を延ばすことができる。
【０１３０】
ここで、ゲート絶縁膜の厚さおよびエクステンション領域の不純物濃度が互いに同一のトランジスタにおけるＴＤＤＢ（Time Dependent Dielectric Break down）寿命を比較した場合、オン状態で電圧を印加し続けてストレスを与えたトランジスタに比べ、オフ状態で電圧を印加し続けてストレスを与えたトランジスタは、ＴＤＤＢ寿命が延びる。また、エクステンション領域を有しないトランジスタでは、オフ状態でストレスを与え続けた場合、ＴＤＤＢ寿命がさらに延びる。
【０１３１】
したがって、周辺回路領域の低耐圧トランジスタＱ１のエクステンション領域Ｅ１に比べ、選択トランジスタＳＷのエクステンション領域Ｅ１、ＥＤを選択ゲート電極ＣＧから後退させることは、ゲート絶縁膜耐性改善に有効であり、例えば、エクステンション領域ＥＳ、ＥＤの不純物濃度をエクステンション領域Ｅ１の不純物濃度に比べて半桁以下程度まで低減させることが望ましい。例えば、所定の不純物濃度が１×１０１８／ｃｍ３である場合に、その半桁以下の不純物濃度とは、０．５×１０１８／ｃｍ３以下の濃度を指す。すなわち、半桁以下とは、半分以下と同義である。
【０１３２】
なお、メモリセルを構成するトランジスタをＳＯＩ基板上に形成した場合、書込み動作時には当該トランジスタに反転層が形成され、当該トランジスタのチャネルの電位はビット線ＢＬ１（図１参照）の電位に固定される。このため、メモリセルを構成するトランジスタをＳＯＩ基板上に形成しても、書込み速度への影響はない。
【０１３３】
ここで、消去動作においてメモリセルを構成するトランジスタのチャネル電位は、バルクシリコン基板上にメモリセルのトランジスタを形成した場合に比べて浮きやすくなる。しかし、高電圧の消去ストレス印加時にメモリゲート電極の端部の直下でＢＴＢＴ（Band To Band Tunneling）により発生したホールはＯＮＯ膜に即座に注入されるため、消去速度はバルクシリコン基板上にメモリセルのトランジスタを形成した場合に比べて同等となる。ここで、消去速度はチャネルの表層の電位に律速されるため、ＢＯＸ膜側および半導体基板側の電位による消去速度への影響は小さい。したがって、書込み動作および消去動作のそれぞれでの基板電位はＢＯＸ膜の絶縁信頼性確保のため、半導体基板およびビット線の間の電界と、半導体基板および選択線との間の電界とが、１ＭＶ／ｃｍ以下程度になる範囲内で、各部分に印加する電圧を設定することが望ましい。
【０１３４】
また、本実施の形態では低耐圧トランジスタＱ１がＳＯＩ基板上に形成されている場合について説明したが、本実施の形態の半導体装置の主な特徴はメモリセルの構造にあるため、低耐圧トランジスタＱ１は高耐圧トランジスタＱ４と同様にバルクシリコン基板上に形成されていてもよい。
【０１３５】
以上より、本実施の形態では、選択トランジスタＳＷのゲート絶縁膜ＧＩ２を薄膜化することで半導体装置の低消費電力化および微細化を実現し、かつ、ゲート絶縁膜ＧＩ２の絶縁耐性を確保することで、半導体装置の信頼性を向上させることができる。
【０１３６】
（実施の形態２）
以下に、図１７および図１８を用いて、本実施の形態２の半導体装置の製造工程を説明し、図１８を用いて本実施の形態２の半導体装置の構造について説明する。本実施の形態では、前記実施の形態１と異なり、平面視において、選択トランジスタのソース領域の一部を選択ゲート電極と重なるように形成し、選択トランジスタのドレイン領域を選択ゲート電極と離間させて形成するものである。
【０１３７】
本実施の形態の半導体装置の製造工程では、まず、図３〜図１３を用いて説明した工程を行った後、図１７に示すように、フォトレジスト膜ＰＲ１を除去した後、低耐圧トランジスタ領域１Ａ、メモリトランジスタ領域３Ａおよび高耐圧トランジスタ領域４Ａを覆うフォトレジスト膜ＰＲ２を形成する。また、ここでは、フォトレジスト膜ＰＲ２は、選択トランジスタ領域２Ａにおいて選択ゲート電極ＣＧおよびオフセットスペーサＯＦから露出する半導体層ＳＬおよびエピタキシャル層ＥＰのうち、選択ゲート電極ＣＧよりもメモリトランジスタ領域３Ａ側に位置する半導体層ＳＬおよびエピタキシャル層ＥＰを覆っている。つまり、後の工程で選択トランジスタのドレイン領域が形成される領域の半導体層ＳＬおよびエピタキシャル層ＥＰをフォトレジスト膜ＰＲ２により覆う。
【０１３８】
その後、フォトレジスト膜ＰＲ２をマスクとして用いて、選択トランジスタ領域２Ａの半導体層ＳＬの上面にｎ型不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込む。これにより、選択トランジスタ領域２Ａの半導体層ＳＬ内にエクステンション領域ＥＳを形成する。なお、エピタキシャル層ＥＰ内にｎ型不純物が導入されて形成された半導体領域の図示は省略する。エクステンション領域ＥＳは、選択ゲート電極ＣＧに対し、メモリゲート電極ＭＧ側とは反対側の半導体層ＳＬ内に形成される。
【０１３９】
ここでは前記実施の形態１と異なり、エクステンション領域ＥＳの不純物濃度を例えばエクステンション領域Ｅ１と同じ濃度とする。このため、エクステンション領域ＥＳは半導体層ＳＬ内において、前記実施の形態１のエクステンション領域ＥＳよりも広く拡散する。このため、エクステンション領域ＥＳの端部は、選択ゲート電極ＣＧの直下まで達する。
【０１４０】
次に、図１８に示すように、図１５および図１６を用いて説明した工程を行うことで、本実施の形態の半導体装置が略完成する。ここでは、前記実施の形態１と異なりエクステンション領域ＥＤ（図２参照）を形成していない。すなわち、選択トランジスタＳＷのドレイン領域は、拡散領域ＤＦにより構成されている。
【０１４１】
本実施の形態では、前記実施の形態１と同様に選択トランジスタＳＷおよびメモリトランジスタＭＴがＳＯＩ基板上に形成されているため、接合リーク電流の発生を防止する目的でビット線ＢＬ１（図１参照）の電位に対して半導体基板ＳＢおよび選択トランジスタＳＷのソース領域をビット線ＢＬ１と同電位にする必要がない。このため、消去動作時において、半導体層ＳＬおよびエクステンション領域ＥＳと選択ゲート電極ＣＧとの間でリーク電流および絶縁破壊が生じることを防ぐことができる。すなわち、ゲート絶縁膜ＧＩ２の絶縁耐性を改善することができる。
【０１４２】
このように、消去動作時では、半導体層ＳＬおよびエクステンション領域ＥＳと選択ゲート電極ＣＧとの間の電位差に起因するゲート絶縁膜ＧＩ２の絶縁耐性が低下することを防ぐことができるため、改善することができる。このため、エクステンション領域ＥＳは、平面視において選択ゲート電極ＣＧと重なる程度に選択ゲート電極ＣＧに近付いて形成されていても問題ない。
【０１４３】
また、本実施の形態では、選択トランジスタＳＷのドレイン領域を構成するエクステンション領域を形成しないことで、選択ゲート電極ＣＧと当該ドレイン領域とを平面視において離間させている。これにより、書込み動作時に当該ドレイン領域と選択ゲート電極ＣＧとの間でリーク電流および絶縁破壊が生じることを防ぐことができる。すなわち、ゲート絶縁膜ＧＩ２の絶縁耐性を改善することができる。
【０１４４】
なお、本実施の形態の半導体装置を構成するメモリセルの動作時の各部位に印加する電圧条件の例を、図２２の表に示している。すなわち、書込み動作時の印加条件は、図２２のＢの欄に示しており、消去動作時の印加条件は図２２のＥの欄に示している。ここでは、書込動作時において、選択ゲート電極ＣＧに印加する電位、つまり図１に示すワード線ＷＬ２の電位を、選択線ＳＬ１、ＳＬ２およびビット線ＢＬ１の電位と同等としている。また、ワード線ＷＬ２の電位は、ワード線ＷＬ２の電位と選択線ＳＬ１、ＳＬ２またはビット線ＢＬ１との電位差が十分ゲート絶縁耐性確保できる範囲に設定することもできる。これにより、選択メモリセルＭＣのゲート耐圧課題はすべて回避される。
【０１４５】
なお、ワード線ＷＬ２に接続された非選択メモリセルＭＣでは、書込み阻止のためビット線ＢＬ２の電位はビット線ＢＬ１より大きく設定している。このため、当該非選択メモリセルＭＣでのワード線ＷＬ２およびビット線ＢＬ２間の電位差は前記実施の形態１より拡大する。その一方で、ゲート耐圧を律速する要因を、ワード線ＷＬ２およびビット線ＢＬ２間の電位差のみに集約することができる。
【０１４６】
（実施の形態３）
以下に、図１９および図２０を用いて、本実施の形態３の半導体装置の製造工程を説明し、図２０を用いて本実施の形態３の半導体装置の構造について説明する。本実施の形態では、前記実施の形態１と異なり、ＯＮＯ膜を含む各ゲート絶縁膜のそれぞれと各ゲート電極との間に高誘電率膜（以下、単にｈｉｇｈ−ｋ膜と呼ぶ）を形成するものである。
【０１４７】
本実施の形態の半導体装置の製造工程では、まず、図３〜図７を用いて説明した工程を行った後、図１９に示すように、例えば熱酸化法を用いて、メモリトランジスタ領域３ＡのＯＮＯ膜ＯＮの上面、低耐圧トランジスタ領域１Ａおよび選択トランジスタ領域２Ａの半導体層ＳＬの上面、高耐圧トランジスタ領域４Ａの絶縁膜ＩＦ２の上面のそれぞれを覆う絶縁膜を形成する。続いて、半導体基板ＳＢの主面の全面上に、ｈｉｇｈ−ｋ膜ＨＫ、シリコン膜および窒化シリコン膜を例えばＣＶＤ法により順に形成する。続いて、当該窒化シリコン膜を加工することで、当該窒化シリコン膜からなるハードマスクＨＭを形成した後、ハードマスクＨＭをエッチング保護膜として用いてエッチングを行うことで、上記シリコン膜、ｈｉｇｈ−ｋ膜ＨＫ、ＯＮＯ膜ＯＮ、上記絶縁膜および絶縁膜ＩＦ２のそれぞれの一部を除去する。
【０１４８】
これにより、低耐圧トランジスタ領域１Ａには、半導体層ＳＬ上に上記絶縁膜からなるゲート絶縁膜ＧＩ１、ｈｉｇｈ−ｋ膜ＨＫ、上記シリコン膜からなるゲート電極Ｇ１およびハードマスクＨＭからなる積層パターンが形成される。また、選択トランジスタ領域２Ａには、半導体層ＳＬ上に上記絶縁膜からなるゲート絶縁膜ＧＩ２、ｈｉｇｈ−ｋ膜ＨＫ、上記シリコン膜からなる選択ゲート電極ＣＧおよびハードマスクＨＭからなる積層パターンが形成される。また、メモリトランジスタ領域３Ａには、半導体層ＳＬ上にＯＮＯ膜ＯＮ、ｈｉｇｈ−ｋ膜ＨＫ、上記シリコン膜からなるメモリゲート電極ＭＧおよびハードマスクＨＭからなる積層パターンが形成される。高耐圧トランジスタ領域４Ａには、半導体基板ＳＢ上に上記絶縁膜と絶縁膜ＩＦ２とからなるゲート絶縁膜ＧＩ４、ｈｉｇｈ−ｋ膜ＨＫ、上記シリコン膜からなるゲート電極Ｇ４およびハードマスクＨＭからなる積層パターンが形成される。
【０１４９】
このように、前記実施の形態１の半導体装置の製造工程の説明において図８を用いて説明した工程と異なり、ここでは、ゲート絶縁膜ＧＩ１とゲート電極Ｇ１との間、ゲート絶縁膜ＧＩ２と選択ゲート電極ＣＧとの間、ＯＮＯ膜ＯＮとメモリゲート電極ＭＧとの間、および、ゲート絶縁膜ＧＩ４とゲート電極Ｇ４との間のそれぞれにｈｉｇｈ−ｋ膜ＨＫを形成している。ｈｉｇｈ−ｋ膜ＨＫは、酸化シリコンおよび窒化シリコンよりも誘電率が高い絶縁膜からなり、例えばＨｆ（ハフニウム）またはＡｌ（アルミニウム）を含む膜からなる。
【０１５０】
次に、図２０に示すように、図９〜図１６を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置が略完成する。本実施の形態では、ｈｉｇｈ−ｋ膜ＨＫを形成することにより、メモリトランジスタ領域３ＡのＯＮＯ膜ＯＮおよびｈｉｇｈ−ｋ膜ＨＫを含むゲート絶縁膜の誘電率が増加し、これにより書込み動作および消去動作が高速化し、メモリ動作電圧を低電圧化させることができる。また、メモリ動作電圧の低電圧化により、非選択メモリセルの選択トランジスタＳＷに印加されるワード線ＷＬ１の電位とビット線ＢＬ２の電位と電位差を低減することができるため、ゲート絶縁耐性マージンを前記実施の形態１よりも拡大することができる。
【０１５１】
なお、本実施の形態の半導体装置に対する電圧の印加条件は、図２２に示すように、前記実施の形態１と同様である。
【０１５２】
（実施の形態４）
以下に、図２１を用いて、本実施の形態の半導体装置の動作方法について説明する。本実施の形態は、前記実施の形態１〜３のそれぞれの半導体装置に対し適用することができる、半導体装置に対する電圧の印加方法に係るものであり、特に、半導体基板に印加する電圧に特徴を有するものである。以下では、主に前記実施の形態１の半導体装置に本実施の形態の電圧印加条件を適用した場合について説明する。
【０１５３】
図２１に示すように、本実施の形態の半導体装置の構造は、図２に示す前記実施の形態１の半導体装置の構造と同様である。ただし、ＢＯＸ膜ＢＸおよび半導体層ＳＬのそれぞれの膜厚は薄く、ここでのＳＯＩ基板はＦＤＳＯＩ構造を有している。本実施の形態の半導体装置に対する電圧の印加条件は、図２２のＣの欄に示す通りである。つまり、前記実施の形態１と異なり、ここでは書込み動作時において、半導体基板ＳＢに例えば−２．５Ｖを印加する。
【０１５４】
本実施の形態では、半導体基板ＳＢを介してＢＯＸ膜ＢＸに電圧を印加することにより、選択トランジスタＳＷのチャネルの電位を制御することができる。すなわち、ここでは書込み動作時に選択トランジスタＳＷのオフ状態を強めるため、半導体基板ＳＢを介してＢＯＸ膜ＢＸにカウンターバイアスを印加する。カウンターバイアスは、選択メモリセルのワード線ＷＬ１の電圧と逆極性の電圧であり、選択トランジスタＳＷがｎチャネル型トランジスタである場合は負電位であり、選択トランジスタＳＷがｐチャネル型トランジスタである場合正電位である。前記実施の形態１の半導体装置に対し、ＢＯＸ膜ＢＸへの上記カウンターバイアスを印加することにより、選択ゲート電極ＣＧのエクステンション領域ＥＤの空乏層位置を選択ゲート電極ＣＧから電気的にさらに後退させることができる。これにより、前記実施の形態１の効果をより顕著に得ることができる。
【０１５５】
なお、カウンターバイアスが選択トランジスタＳＷのチャネルの表層にまで影響を与えるようにするため、本実施の形態のＳＯＩ基板ではＦＤＳＯＩ構造を採用する必要がある。つまり、選択トランジスタＳＷのソース・ドレイン領域は、半導体層ＳＬの上面から下面に亘って形成されており、選択トランジスタＳＷの動作時には、空乏層が半導体層ＳＬの上面から下面に亘って生じる。つまり、本実施の形態の半導体装置の選択トランジスタＳＷは完全空乏型のトランジスタである。
【０１５６】
図２２のＣの欄に示すように、ＢＯＸ膜ＢＸの絶縁耐性確保のため、半導体基板ＳＢの電圧Ｓｕｂと各ビット線との間の電界、および、電圧Ｓｕｂと各選択線との間の電界が１ＭＶ／ｃｍ以下とする必要があるが、エクステンション領域ＥＤの空乏層の延伸量は半導体基板の電位（電圧Ｓｕｂ）に対して飽和するため、電圧Ｓｕｂはビット線ＢＬ１の電圧と同等程度であることが望ましい。
【０１５７】
本実施の形態の半導体装置の動作方法、つまり電圧の印加方法は、前記実施の形態１のみならず、前記実施の形態２および３にも適用することができる。当該動作方法を前記実施の形態３に適用した場合の印加条件を図２２のＣの欄に示し、当該動作方法を前記実施の形態２に適用した場合の印加条件を図２２のＤの欄に示している。本実施の形態を前記実施の形態１〜３のそれぞれの半導体装置に対し適用することで、カウンターバイアスにより選択トランジスタＳＷのゲート絶縁膜ＧＩ２の絶縁耐性をさらに改善することができる。
【０１５８】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１５９】
１Ａ    低耐圧トランジスタ領域
２Ａ    選択トランジスタ領域
３Ａ    メモリトランジスタ領域
４Ａ    高耐圧トランジスタ領域
ＢＸ    ＢＯＸ膜
ＣＧ    選択ゲート電極
ＭＧ    メモリゲート電極
ＭＴ、ＭＴ１    メモリトランジスタ
ＯＮ    ＯＮＯ膜
Ｑ１    低耐圧トランジスタ
Ｑ４    高耐圧トランジスタ
ＳＢ    半導体基板
ＳＬ    半導体層
ＳＷ、ＳＷ１    選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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