(57)【要約】【課題】電源電圧の供給を停止及び再開を行う場合、容量素子からの電荷の放電を低減し、充電に要する時間を短くすることができる、積分回路を有する半導体装置及びその駆動方法を提供する。【解決手段】オフ電流の小さいトランジスタを、積分回路が有する容量素子に対して電気的に直列になるよう接続する構成とする。そして、オフ電流の小さいトランジスタを、積分回路が有する容量素子に対して電気的に直列に接続して、電源電圧の供給を行う期間では該トランジスタをオンにし、電源電圧の供給を停止する期間では該トランジスタをオフにする【選択図】図１
2018125894.tif 000002
【特許請求の範囲】
【請求項１】
積分回路を有し、
前記積分回路は、差動増幅回路と、抵抗素子と、容量素子と、トランジスタと、を有し、
前記容量素子の一方の電極は、前記差動増幅回路の反転入力端子と接続され、
前記容量素子の他方の電極は、前記トランジスタを介して前記差動増幅回路の出力端子と電気的に接続され、
前記トランジスタは、チャネル形成領域に酸化物半導体を有し、
前記差動増幅回路への電源電圧の供給が停止する期間では、前記トランジスタをオフにし、前記差動増幅回路への前記電源電圧の供給が行われる期間では、前記トランジスタをオンにすることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積分回路として機能する半導体装置及びその駆動方法に関する。特に本発明は
、電源を切っても積分回路が有する容量素子に蓄積されている電荷を保持可能な半導体装
置及びその駆動方法に関する。
【０００２】
なお本明細書において、半導体装置とは、半導体素子を含む装置のことをいう。したがっ
て本明細書で説明する積分回路は、半導体装置である。
【背景技術】
【０００３】
差動増幅回路（オペアンプともいう）を用いた積分回路は、位相同期回路（ＰＬＬ回路：
Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  Ｃｉｒｃｕｉｔ）内のループ・フィルタ等に用い
られる回路として知られている。
【０００４】
積分回路の基本的な回路構成については、下記特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−１２５２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
差動増幅回路を用いた積分回路では、常時電源電圧を供給して動作させることが通例であ
る。そのため電源電圧の供給が必要ない非動作期間であっても、電源電圧を供給している
。消費電力を削減する点を鑑みると、電源電圧は動作時に供給し、非動作時には供給しな
いことが好ましい。
【０００７】
しかしながら従来の積分回路では、電源電圧の供給を停止すると、容量素子に保持された
電荷が放電してしまう。そのため電源電圧の供給を再開する際、再度電荷の充電を要する
ことになる。
【０００８】
このように積分回路に供給する電源電圧の供給の停止または再開を行う構成では、容量素
子への電荷の充放電に時間がかかり、高速動作が要求される場合に問題となる。
【０００９】
上述の課題に鑑み、本発明の一態様は、電源電圧の供給を停止及び再開を行う場合、容量
素子からの電荷の放電を低減し、充電に要する時間を短くすることができる、積分回路を
有する半導体装置及びその駆動方法を提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、オフ電流の小さいトランジスタを、積分回路が有する容量素子に対し
て電気的に直列になるよう接続する構成とする。そして本発明の一態様は、オフ電流の小
さいトランジスタを、積分回路が有する容量素子に対して電気的に直列に接続して、電源
電圧の供給を行う期間では該トランジスタをオンにし、電源電圧の供給を停止する期間で
は該トランジスタをオフにする構成とする。
【００１１】
本発明の一態様は、差動増幅回路、抵抗素子、容量素子、及びトランジスタを有する積分
回路、を有し、前記トランジスタは、チャネル幅あたりのオフ電流が１×１０−２２Ａ／
μｍ以下であり、前記容量素子は、前記差動増幅回路の反転入力端子と出力端子との間に
設けられ、前記トランジスタのソース及びドレインの一方となる電極に接続されている半
導体装置である。
【００１２】
本発明の一態様において、前記トランジスタは、前記容量素子と前記差動増幅回路の出力
端子との間に設けられている半導体装置が好ましい。
【００１３】
本発明の一態様において、前記トランジスタは、前記容量素子と前記差動増幅回路の反転
入力端子との間に設けられている半導体装置が好ましい。
【００１４】
本発明の一態様において、前記トランジスタの半導体層は、酸化物半導体である半導体装
置が好ましい。
【００１５】
本発明の一態様において、前記半導体層のバックチャネル側には、バックゲート電極が設
けられている半導体装置が好ましい。
【００１６】
本発明の一態様は、電源電圧の供給が停止する期間では、積分回路の差動増幅回路の反転
入力端子と出力端子との間に設けられたトランジスタをオフにし、前記電源電圧の供給が
行われる期間では、前記トランジスタをオンにする、ことを特徴とする半導体装置の駆動
方法である。
【００１７】
本発明の一態様は、電源電圧の供給を停止する前に、積分回路の差動増幅回路の反転入力
端子と出力端子との間に設けられたトランジスタをオフにして、前記電源電圧の供給を停
止し、前記電源電圧の供給を再開した後に、前記トランジスタをオンにする半導体装置の
駆動方法である。
【発明の効果】
【００１８】
上記本発明の一態様では、オフ電流の小さいトランジスタを用いて、電源電圧の供給を停
止した際の電荷の放電を抑制し、電源電圧の供給を再開した際の容量素子への電荷の充電
を高速に行うことができる。そのため本発明の一態様では、電源電圧の供給を停止及び再
開を行う場合、容量素子からの電荷の放電を低減し、充電に要する時間を短くすることが
できる。
【図面の簡単な説明】
【００１９】
【図１】積分回路の回路図。
【図２】オフ電流を説明するためのアレニウスプロット図。
【図３】積分回路の回路図。
【図４】積分回路の回路図。
【図５】積分回路のタイミングチャート図。
【図６】積分回路の回路図。
【図７】積分回路の回路図。
【図８】ＰＬＬ回路のブロック図。
【図９】半導体装置が有するトランジスタの断面図。
【図１０】積分回路の回路図。
【図１１】積分回路の回路図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成
は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱す
ることなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される
。したがって本実施の形態及び実施例の記載内容に限定して解釈されるものではない。な
お、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間におい
て共通とする。
【００２１】
なお、各実施の形態の図面等において示す各構成の大きさ、層の厚さ、信号波形は、明瞭
化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定さ
れない。
【００２２】
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを
採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることが
ある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて
用いることができるものとする。
【００２３】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。更に、「電極」や「配線」の用語は、複数の「電極」や「配線
」が一体となって形成されている場合なども含む。
【００２４】
（実施の形態１）
本実施の形態では、半導体装置である積分回路の回路構成及びその駆動方法について説明
する。
【００２５】
図１に示す積分回路１００は、差動増幅回路１０１、抵抗素子１０２、容量素子１０３、
及びトランジスタ１０４を有する。
【００２６】
差動増幅回路１０１は、高電源電位Ｖｄｄ及びグラウンド電位ＧＮＤによる電源電圧の供
給が行われる。なおグラウンド電位は低電源電位Ｖｓｓであってもよい。高電源電位Ｖｄ
ｄが供給される配線の電位を高電源電位Ｖｄｄからグラウンド電位ＧＮＤとすることで、
差動増幅回路１０１への電源電圧の供給が停止することになる。また高電源電位Ｖｄｄが
供給される配線の電位をグラウンド電位ＧＮＤから高電源電位Ｖｄｄとすることで、差動
増幅回路１０１への電源電圧の供給を再開することになる。
【００２７】
差動増幅回路１０１における電源電圧の供給の停止及び再開を行う構成とすることにより
、電源電圧の供給を停止した期間での消費電力を削減することができる。
【００２８】
差動増幅回路１０１の非反転入力端子は、参照電圧信号Ｒｅｆが供給される端子に接続さ
れている。差動増幅回路１０１の反転入力端子は、抵抗素子１０２を間に介して、入力信
号Ｖｉｎが供給される端子に接続されている。また差動増幅回路１０１の反転入力端子は
、容量素子１０３及びトランジスタ１０４を介して差動増幅回路１０１の出力端子に接続
されている。また差動増幅回路１０１の出力端子は、出力信号Ｖｏｕｔを出力する端子に
接続されている。
【００２９】
参照電圧信号Ｒｅｆは、抵抗分圧等により得られる任意の定電圧の信号であればよい。一
例としては、電源電圧を１／２倍とした１／２ＶＤＤとすればよい。
【００３０】
入力信号Ｖｉｎは、方形波や正弦波等の信号を入力する構成とすればよい。また出力信号
Ｖｏｕｔは、入力信号Ｖｉｎが積分された形の信号を出力する構成とすればよい。
【００３１】
抵抗素子１０２は、一方の端子が入力信号Ｖｉｎが供給される端子に接続され、他方の端
子が差動増幅回路１０１の反転入力端子に接続されている。
【００３２】
容量素子１０３は、一方の電極が差動増幅回路１０１の反転入力端子に接続され、他方の
電極がトランジスタ１０４のソース又はドレインの一方に接続されている。
【００３３】
なお抵抗素子１０２及び容量素子１０３は、ＣＲ積分回路を構成する。また図１の積分回
路１００は、トランジスタ１０４をオン（導通状態）とすることで差動増幅回路１０１の
出力端子と反転入力端子との間に容量素子１０３が設けられた積分回路の回路構成とする
ことができる。
【００３４】
なお容量素子１０３は、トランジスタ１０４のソース又はドレインの一方に接続されてお
り、トランジスタ１０４のソースとドレインとの間を流れる電流が容量素子１０３に流れ
る構成となる。この場合、容量素子とトランジスタとが直列に接続されているということ
ができる。
【００３５】
トランジスタ１０４は、ゲートがトランジスタ制御信号Ｖｔｒが供給される端子に接続さ
れ、ソース又はドレインの一方が容量素子１０３の他方の電極に接続され、ソース又はド
レインの他方が差動増幅回路１０１の出力端子に接続されている。
【００３６】
トランジスタ制御信号Ｖｔｒは、電源電圧の供給の停止または再開に従って、トランジス
タ１０４をオン又はオフ（非導通状態）とするための信号を供給する構成とすればよい。
【００３７】
なおトランジスタ１０４は、トランジスタのチャネル幅あたりのオフ電流を１×１０−２
２Ａ／μｍ以下と、シリコンを半導体層に有するトランジスタのオフ電流と比べて、極め
て小さい値とすることにより、容量素子１０３の他方の電極とトランジスタ１０４のソー
ス又はドレインの一方との間の電荷の保持が可能となる。
【００３８】
なおオフ電流とは、トランジスタがオフのときに、ソースとドレインの間に流れる電流を
いう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲート
とソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる
電流のことをいう。
【００３９】
本実施の形態では、トランジスタのチャネル幅あたりのオフ電流を１×１０−２２Ａ／μ
ｍ以下と極めて低減するための構成として、酸化物半導体層にチャネルが形成されるトラ
ンジスタを用いることが好適である。なお図面において、トランジスタ１０４は、酸化物
半導体層にチャネルが形成されるトランジスタであることを示すために、ＯＳの符号を付
している。
【００４０】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特
性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャッ
プ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材
料）などを適用することができる。また、トランジスタの代わりにＭＥＭＳスイッチ等を
用いて配線間の接続を切り離すことにより、電荷の長期間の保持を実現する構成としても
よい。
【００４１】
なお図１のトランジスタ１０４以外となる差動増幅回路１０１を構成するトランジスタは
、トランジスタ１０４の半導体層とは異なる半導体層とすることができる。例えば差動増
幅回路１０１を構成するトランジスタは、シリコン層またはシリコン基板にチャネルが形
成されるトランジスタとすることができる。
【００４２】
ここで、トランジスタ１０４の半導体層に用いる酸化物半導体について詳述する。
【００４３】
トランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）
または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。ま
た、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。ス
タビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフ
ニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【００４４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【００４５】
例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸
化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系
酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ
系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ
系酸化物や、Ｉｎ−Ｇａ系の材料、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化
物、Ｚｎ系酸化物などを用いることができる。
【００４６】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを主成分と
して有する酸化物という意味であり、Ｉｎ、Ｇａ及びＺｎの比率は問わない。
【００４７】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用い
てもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数
の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）
で表記される材料を用いてもよい。
【００４８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物
を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２
：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物や
その組成の近傍の酸化物を用いるとよい。
【００４９】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、式（１）を満たすことをいう。
【００５０】
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２      （１）
【００５１】
ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００５２】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等
を適切なものとすることが好ましい。
【００５３】
また、酸化物半導体を半導体層に用いるトランジスタは、酸化物半導体を高純度化するこ
とにより、オフ電流（ここでは、オフ状態のとき、たとえばソース電位を基準としたとき
のゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする）を十分に低く
することが可能である。例えば、加熱成膜により水素や水酸基を酸化物半導体中に含ませ
ないようにし、または成膜後の加熱により膜中から除去し、高純度化を図ることができる
。
【００５４】
なお酸化物半導体を高純度化して極小となるオフ電流を検出するためには、比較的サイズ
の大きいトランジスタを作製し、オフ電流を測定することで、実際に流れるオフ電流を見
積もることができる。図２に、サイズの大きいトランジスタとして、チャネル幅Ｗを１ｍ
（１００００００μｍ）、チャネル長Ｌを３μｍとした際に、温度を１５０℃、１２５℃
、８５℃、２７℃と変化させた際のチャネル幅Ｗ１μｍあたりのオフ電流のアレニウスプ
ロットを示す。図２からもわかるように、２７℃におけるオフ電流は３×１０−２６Ａ／
μｍと極めて小さいことがわかる。なお、昇温してオフ電流を測定したのは、室温では電
流が極めて小さいため、測定が困難だったためである。
【００５５】
高純度化されることにより、チャネル形成領域にＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトラ
ンジスタで、チャネル長が１０μｍ、半導体膜の膜厚が３０ｎｍ、ドレイン電圧が１Ｖ〜
１０Ｖ程度の範囲である場合、オフ電流を、１×１０−１３Ａ以下とすることが可能であ
る。またチャネル幅あたりのオフ電流（オフ電流をトランジスタのチャネル幅で除した値
）を１×１０−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０−２２Ａ／μｍ（１００ｙ
Ａ／μｍ）程度とすることが可能である。
【００５６】
以上がトランジスタ１０４の半導体層に用いる酸化物半導体についての説明である。
【００５７】
トランジスタのチャネル幅あたりのオフ電流を１×１０−２２Ａ／μｍ以下と、シリコン
を半導体層に有するトランジスタのオフ電流と比べて、オフ電流が極めて小さいトランジ
スタ１０４は、トランジスタ１０４がオンであれば、図３（Ａ）に示す回路構成のように
積分回路の回路構成となる。具体的には、トランジスタ１０４がオンとなることで、容量
素子１０３の他方の電極と差動増幅回路１０１の出力端子とが電気的に接続された状態（
図３（Ａ）中、破線１０４＿ＯＮ）とすることができる。またトランジスタ１０４がオフ
となることで、容量素子１０３の他方の電極と差動増幅回路１０１の出力端子とが電気的
に接続されていない状態（図３（Ｂ）中、破線１０４＿ＯＦＦ）とすることができる。
【００５８】
なお図３（Ｂ）のように、容量素子１０３の他方の電極と差動増幅回路１０１の出力端子
とが電気的に接続されていない状態とすることで、容量素子１０３の両端の電極に電荷が
保持される状態を実現することができる。容量素子１０３の両端の電極に保持される電荷
による電圧Ｖｃは、積分回路における積分値に相当する。該積分値は、トランジスタ１０
４のオフ電流が極めて小さいため、電源電圧の供給を停止しても一定期間保持することが
できる。
【００５９】
次いで図１に示す積分回路１００の通常時の動作、及び電源電圧の供給を停止及び再開す
る際の動作について説明する。図４では、動作の説明のため、図１に示す積分回路１００
のノードに符号を付した図を示す。図４に示す図では、容量素子１０３の一方の電極に電
気的に接続されるノードをノードＣｉｎとし、容量素子１０３の他方の電極に電気的に接
続されるノードをノードＣｏｕｔとして説明をする。
【００６０】
図４と併せて図５では、入力信号Ｖｉｎ、出力信号Ｖｏｕｔ、ノードＣｏｕｔの電位、ノ
ードＣｉｎの電位、トランジスタ制御信号Ｖｔｒ、参照電圧信号Ｒｅｆ、及び高電源電位
Ｖｄｄが供給される配線の電位、の変化を示すタイミングチャート図である。図５に示す
タイミングチャート図では、通常動作期間を期間Ｔ１、電源供給停止準備期間を期間Ｔ２
、電源供給停止期間を期間Ｔ３、電源供給再開準備期間を期間Ｔ４、とに分けて説明する
。
【００６１】
なお図４及び図５で説明する積分回路の動作において、トランジスタの導電型は、ｎチャ
ネル型であるものとして説明を行う。また各信号が高電源電位Ｖｄｄとグラウンド電位Ｇ
ＮＤの２値の間の電位をとるものとして説明を行う。なお高電源電位Ｖｄｄに基づく信号
をＨ信号といい、グラウンド電位ＧＮＤに基づく信号をＬ信号ということもある。また電
源電圧の供給の停止時には、高電源電位Ｖｄｄをグラウンド電位ＧＮＤとして電源電圧の
供給を停止するものとして説明を行う。
【００６２】
図５の期間Ｔ１の動作について説明する。
【００６３】
期間Ｔ１では、積分回路１００は、入力信号ＶｉｎのＨ信号またはＬ信号を積分した波形
の出力信号Ｖｏｕｔを出力する。具体的には入力信号ＶｉｎのＨ信号またはＬ信号に従っ
て、電位の上昇または下降を繰り返す三角波を出力信号Ｖｏｕｔとして出力する。
【００６４】
また期間Ｔ１では、参照電圧信号Ｒｅｆの電位は、参照電圧Ｖｒｅｆとなる。高電源電位
Ｖｄｄが供給される配線は、高電源電位Ｖｄｄである。またトランジスタ制御信号Ｖｔｒ
は、Ｈ信号であり、トランジスタ１０４はオンになっている。
【００６５】
また期間Ｔ１では、出力信号Ｖｏｕｔの変動に従って、ノードＣｏｕｔの電位も変動する
。ノードＣｉｎの電位は、参照電圧信号Ｒｅｆと仮想短絡するため、電位Ｖｒｅｆとなる
。
【００６６】
次いで、図５の期間Ｔ２の動作について説明する。
【００６７】
期間Ｔ２では、積分回路１００は、電源電圧の供給を停止する前に積分値に対応する容量
素子１０３の両端の電極の電圧を保持するための動作を行う。
【００６８】
期間Ｔ２では、積分回路１００は、入力信号Ｖｉｎを積分した波形の出力信号Ｖｏｕｔと
して出力する動作を停止する。具体的には、図５に示すように、入力信号Ｖｉｎを期間Ｔ
１での入力信号Ｖｉｎの電位である高電源電位Ｖｄｄに固定する。期間Ｔ２では、負帰還
がないので差動増幅回路１０１は、単に差動増幅を行う回路となる。そのため出力信号Ｖ
ｏｕｔは、図５の例でいえば、グラウンド電位ＧＮＤになる。なお、図５に示す期間Ｔ２
の波形とは逆に、入力信号Ｖｉｎをグラウンド電位ＧＮＤに固定し、出力信号Ｖｏｕｔが
高電源電位Ｖｄｄとなる構成でもよい。
【００６９】
また期間Ｔ２では、参照電圧信号Ｒｅｆの電位は、参照電圧Ｖｒｅｆとなる。高電源電位
Ｖｄｄが供給される配線は、高電源電位Ｖｄｄである。またトランジスタ制御信号Ｖｔｒ
は、Ｌ信号であり、トランジスタ１０４はオフになっている。
【００７０】
また期間Ｔ２では、トランジスタ１０４がオフになる。本実施の形態の積分回路の構成で
は、オフ電流の小さいトランジスタ１０４を用いる。そのため、電荷の放電を抑制でき、
容量素子１０３の両端の電極に保持される電圧（Ｖｃｋｐ−Ｖｒｅｆ）を保持できる。
【００７１】
なおＶｃｋｐは、期間Ｔ１のように、ノードＣｉｎに参照電圧Ｖｒｅｆが供給されている
とき、トランジスタ１０４をオフにする直前のノードＣｏｕｔの電位である。すなわちト
ランジスタ１０４をオフにすることで、ノードＣｉｎとノードＣｏｕｔの間の容量素子１
０３に保持される電圧は、ノードＣｏｕｔの電位Ｖｃｋｐから参照電圧Ｖｒｅｆの電位と
の差である（Ｖｃｋｐ−Ｖｒｅｆ）である。
【００７２】
期間Ｔ２で、ノードＣｉｎの電位は、電荷の放電により、入力信号Ｖｉｎと等電位になる
。したがって、図５に示すように、電位Ｖｒｅｆであったものが高電源電位Ｖｄｄと変動
する。
【００７３】
また、ノードＣｏｕｔの電位は、電荷の放電がないものの、容量素子１０３での容量結合
により、ノードＣｉｎの電位の変動に伴った変動をする。具体的に一例と示す図５では、
ノードＣｏｕｔの電位がＶｃｋｐから、（Ｖｃｋｐ−Ｖｒｅｆ＋Ｖｄｄ）と変動する。
【００７４】
なお期間Ｔ２における容量素子１０３の両端の電極に印加される電圧である（Ｖｃｋｐ−
Ｖｒｅｆ）は、容量素子１０３の両端の電極に保持される積分値に相当する。
【００７５】
次いで、図５の期間Ｔ３の動作について説明する。
【００７６】
期間Ｔ３では、積分回路１００は、電源電圧の供給を停止する。
【００７７】
期間Ｔ３では、積分回路１００は、電源電圧の供給が停止しており、入力信号Ｖｉｎ及び
出力信号Ｖｏｕｔが共に、グラウンド電位ＧＮＤとなる。
【００７８】
また期間Ｔ３では、参照電圧信号Ｒｅｆの電位は、電源電圧の供給の停止と共にグラウン
ド電位ＧＮＤとなる。高電源電位Ｖｄｄが供給される配線は、グラウンド電位ＧＮＤとな
る。またトランジスタ制御信号Ｖｔｒは、Ｌ信号であり、トランジスタ１０４はオフにな
っている。
【００７９】
また期間Ｔ３では、トランジスタ１０４がオフになる。本実施の形態の積分回路の構成で
は、オフ電流の小さいトランジスタ１０４を用いる。そのため、電荷の放電を抑制でき、
容量素子１０３の両端の電極に保持される電圧（Ｖｃｋｐ−Ｖｒｅｆ）を保持することが
できる。
【００８０】
なお期間Ｔ３におけるノードＣｉｎの電位は、電源電圧の供給の停止と共に、グラウンド
電位ＧＮＤに低下する。そのため、ノードＣｏｕｔの電位は、容量結合により、（Ｖｃｋ
ｐ−Ｖｒｅｆ）に低下した状態で保持される。
【００８１】
次いで、図５の期間Ｔ４の動作について説明する。
【００８２】
期間Ｔ４では、積分回路１００は、電源電圧の供給を再開し、入力信号Ｖｉｎの入力前に
各電位を通常動作時に戻すための動作を行う。
【００８３】
期間Ｔ４では、積分回路１００は、電源電圧の供給を再開し、入力信号Ｖｉｎの変動に従
った出力信号Ｖｏｕｔを出力する。具体的には、図５に示すように、入力信号Ｖｉｎをグ
ラウンド電位ＧＮＤに固定する。期間Ｔ４では、負帰還がないので差動増幅回路１０１は
、単に差動増幅を行う回路となる。そのため出力信号Ｖｏｕｔは、図５の例でいえば、高
電源電位Ｖｄｄとなる。なお、図５に示す期間Ｔ４の波形とは逆に、入力信号Ｖｉｎを高
電源電位Ｖｄｄに固定し、出力信号Ｖｏｕｔがグラウンド電位ＧＮＤとなる構成でもよい
。
【００８４】
また期間Ｔ４では、参照電圧信号Ｒｅｆの電位は、参照電圧Ｖｒｅｆとなる。高電源電位
Ｖｄｄが供給される配線は、高電源電位Ｖｄｄである。またトランジスタ制御信号Ｖｔｒ
は、Ｌ信号であり、トランジスタ１０４はオフになっている。
【００８５】
また期間Ｔ４では、トランジスタ１０４がオフになる。本実施の形態の積分回路の構成で
は、オフ電流の小さいトランジスタ１０４を用いる。そのため、電荷の放電を抑制でき、
容量素子１０３の両端の電極に保持される電圧（Ｖｃｋｐ−Ｖｒｅｆ）を保持できる。
【００８６】
なお期間Ｔ４におけるノードＣｉｎの電位は、入力信号Ｖｉｎと等電位になる。したがっ
てノードＣｉｎの電位は、図５に示すように、グラウンド電位ＧＮＤのままとなる。また
、ノードＣｏｕｔの電位は、期間Ｔ３で保持した（Ｖｃｋｐ−Ｖｒｅｆ）のままとなる。
【００８７】
図５の期間Ｔ４の後、再度通常動作にあたる期間Ｔ１に戻る。このときトランジスタ１０
４をオンにする。本実施の形態の積分回路の構成では、オフ電流の小さいトランジスタ１
０４を用いる。そのため、電荷の放電が抑制できており、再度の容量素子１０３への充電
を高速に行うことができる。そして容量素子１０３への電荷の充電に要する時間を短くす
ることができる。そして積分回路１００は、入力信号ＶｉｎのＨ信号またはＬ信号を積分
した波形の出力信号Ｖｏｕｔを出力することができる。
【００８８】
以上が、図１に示す積分回路１００の動作の説明である。
【００８９】
以上説明したように、本実施の形態の積分回路の構成では、オフ電流の小さいトランジス
タを用いて、電源電圧の供給を停止した際の電荷の放電を抑制し、電源電圧の供給を再開
した際の容量素子への電荷の充電を高速に行うことができる。そのため本発明の一態様で
は、電源電圧の供給を停止及び再開を行う場合、容量素子からの電荷の放電を低減し、充
電に要する時間を短くすることができる。
【００９０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９１】
（実施の形態２）
本実施の形態では、上記実施の形態１で説明した積分回路１００の変形例について説明す
る。
【００９２】
図６に示す積分回路１００ｒｐは、差動増幅回路１０１、抵抗素子１０２、容量素子１０
３、及びトランジスタ１０４ｒｐを有する。
【００９３】
トランジスタ１０４ｒｐは、実施の形態１の図１におけるトランジスタ１０４の位置を容
量素子１０３の他方の電極の側から一方の電極の側に置き換えた構成である。トランジス
タ１０４ｒｐを差動増幅回路１０１の出力端子側から反転入力端子側に置き換えることで
、出力端子側でのトランジスタによる寄生容量の低減を図ることができる。
【００９４】
また図１０（Ａ）に示す積分回路１００ｒＡは、差動増幅回路１０１、抵抗素子１０２、
容量素子１０３、トランジスタ１０４、及び抵抗素子１０５Ａを有する。
【００９５】
抵抗素子１０５Ａは、実施の形態１の図１における容量素子１０３及びトランジスタ１０
４に電気的に並列になるよう設けた構成である。抵抗素子１０５Ａを容量素子１０３及び
トランジスタ１０４に電気的に並列になるよう設けることで、容量素子１０３での電荷の
飽和を抑制することができる。
【００９６】
また図１０（Ｂ）に示す積分回路１００ｒＢは、差動増幅回路１０１、抵抗素子１０２、
容量素子１０３、トランジスタ１０４、トランジスタ１０４ｒ及び抵抗素子１０５Ｂを有
する。
【００９７】
トランジスタ１０４ｒ及び抵抗素子１０５Ｂは、実施の形態１の図１における容量素子１
０３に電気的に並列になるよう設けた構成である。トランジスタ１０４ｒ及び抵抗素子１
０５Ｂを容量素子１０３に電気的に並列になるよう設けることで、トランジスタ１０４ｒ
及びトランジスタ１０４を共にオフにした際に積分値の保持ができるとともに、トランジ
スタ１０４ｒ及びトランジスタ１０４を共にオンにした際に容量素子１０３での電荷の飽
和を抑制することができる。
【００９８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９９】
（実施の形態３）
本実施の形態では、上記実施の形態１で説明した積分回路１００の変形例について説明す
る。
【０１００】
図７に示す積分回路１００ｂｇは、差動増幅回路１０１、抵抗素子１０２、容量素子１０
３、及びトランジスタ１０４ｂｇを有する。
【０１０１】
トランジスタ１０４ｂｇは、実施の形態１の図１におけるトランジスタ１０４を、バック
ゲートを設けたトランジスタ１０４ｂｇとし、当該トランジスタ１０４ｂｇのバックゲー
トに、しきい値電圧を制御するためのバックゲート電圧Ｖｂｇを入力する構成としたもの
である。
【０１０２】
バックゲート電圧Ｖｂｇの電位を制御してトランジスタ１０４ｂｇのしきい値電圧を制御
する構成とすることで、図７に示す積分回路１００ｂｇは、容量素子１０３での電荷の保
持といった動作を、より確実に行うことができる。
【０１０３】
また図１１に示す積分回路１００Ｗは、差動増幅回路１０１、差動増幅回路１０１Ｗ、抵
抗素子１０２、容量素子１０３、及びトランジスタ１０４を有する。
【０１０４】
図１１に示すように、差動増幅回路１０１Ｗを差動増幅回路１０１に対して直列に接続し
た二段差動増幅回路とすることも可能である。該構成とすることで、差動増幅回路１０１
でのノイズの影響が低減された積分回路とすることができる。
【０１０５】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１０６】
（実施の形態４）
本実施の形態では、上記実施の形態１乃至３で説明した積分回路を、位相同期回路（以下
、ＰＬＬ回路）が有するアクティブ・ループ・フィルタに設ける形態について説明する。
【０１０７】
図８に示すＰＬＬ回路２００は、位相比較器２０１、アクティブ・ループ・フィルタ２０
２、電圧制御発振器２０３（ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉ
ｌｌａｔｏｒ）ともいう）、及び分周器２０４を有する。
【０１０８】
上記実施の形態で説明した積分回路をアクティブ・ループ・フィルタ２０２に用いること
で、電源電圧の供給を停止した際の電荷の放電を抑制し、電源電圧の供給を再開した際の
容量素子への電荷の充電を高速に行うことができる。そのため本発明の一態様では、ＰＬ
Ｌ回路への電源電圧の供給の停止及び再開を行う場合に、容量素子からの電荷の放電を低
減し、充電に要する時間を短くすることができる。
【０１０９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１１０】
（実施の形態５）
本実施の形態では、上記実施の形態１乃至３で説明した差動増幅回路を構成するトランジ
スタと、容量素子に電気的に直列に接続されるトランジスタと、積層して設けた半導体装
置の断面図の構成について図９に示し、説明する。
【０１１１】
なお図９に示す半導体装置の断面図の構成では、下層部を構成する差動増幅回路を構成す
るトランジスタの一例として、ｎチャネル型トランジスタ３３１及びｐチャネル型トラン
ジスタ３３２を示し、上層部を構成するトランジスタとして酸化物半導体層にチャネルが
形成されるトランジスタ３００及び容量素子３０１を示す。
【０１１２】
図９に示す半導体装置は、下部素子層３２１にシリコン材料がチャネル領域に用いられた
ｎチャネル型トランジスタ３３１及びｐチャネル型トランジスタ３３２を有し、配線層３
２２及び配線層３２３を間に挟んで、下部素子層３２１に電気的に接続された上部素子層
３２４に図７で説明したトランジスタ１０４ｂｇ及び容量素子１０３を有する。
【０１１３】
図９におけるｎチャネル型トランジスタ３３１は、半導体材料（例えば、シリコンなど）
を含む基板３３３上にＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層３３４を介して設けられた
ＳＯＩ層３３５と、ＳＯＩ層３３５に形成されたｎ型不純物領域３３６と、ゲート絶縁膜
３３７と、ゲート電極３３８とを有する。ＳＯＩ層３３５には、ｎ型不純物領域３３６の
他、図示していないが、金属間化合物領域及びチャネル形成領域が設けられる。またｐチ
ャネル型トランジスタ３３２は、ＳＯＩ層３３５中にｐ型不純物領域３３９が形成されて
いる。
【０１１４】
ｎチャネル型トランジスタ３３１及びｐチャネル型トランジスタ３３２が有するＳＯＩ層
３３５の間には素子分離絶縁層３４２が設けられており、ｎチャネル型トランジスタ３３
１及びｐチャネル型トランジスタ３３２を覆うように絶縁膜３４０が設けられている。な
お、ｎチャネル型トランジスタ３３１及びｐチャネル型トランジスタ３３２は、図９に示
すようにゲート電極３３８の側面にサイドウォールを設け、不純物濃度が異なる領域を含
むｎ型不純物領域３３６及びｐ型不純物領域３３９としてもよい。
【０１１５】
ｎ型不純物領域３３６及びｐ型不純物領域３３９上の絶縁膜３４０は開口部を有し、開口
部を埋めるように配線３４１が設けられている。絶縁膜３４０及び配線３４１上の配線層
３２２では、絶縁膜３４４に開口部を有し、開口部を埋めるように配線３５１及び配線３
５２が設けられている。絶縁膜３４４、配線３５１及び配線３５２上の配線層３２３では
、絶縁膜３４５に開口部を有し、開口部を埋めるように配線３５３が設けられている。
【０１１６】
なお下部素子層３２１の配線３４１、配線層３２２の配線３５１及び配線３５２、並びに
配線層３２３の配線３５３は、デュアルダマシン法を用いて形成すればよい。また、コン
タクトプラグを形成して異なる配線層間の接続を図ってもよい。
【０１１７】
半導体材料を具備するＳＯＩ層３３５を用いたｎチャネル型トランジスタ３３１及びｐチ
ャネル型トランジスタ３３２は、トランジスタ３００に比べて、高速動作及び微細化が可
能である。
【０１１８】
配線層３２３の上面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓ
ｈｉｎｇ）処理を施して、配線３５３の上面を露出させた後に、トランジスタ３００及び
容量素子３０１の形成を行えばよい。
【０１１９】
トランジスタ３００は、絶縁膜３４５及び配線３５３上に、酸化物半導体膜４０１、ソー
ス電極４０２Ａ及びドレイン電極４０２Ｂ、ゲート絶縁膜４０３、ゲート電極４０４Ａを
有する。また容量素子３０１は、絶縁膜３４５及び配線３５３上に、一方の電極４０２Ｃ
、ゲート絶縁膜４０３、及び他方の電極４０４Ｂを有する。
【０１２０】
ソース電極４０２Ａ及びドレイン電極４０２Ｂ、並びに一方の電極４０２Ｃは同層に形成
することができる。また、ゲート電極４０４Ａ及び他方の電極４０４Ｂは、同層に形成す
ることができる。また配線３５２はトランジスタ３００のバックゲート電極として用いる
ことができる。
【０１２１】
以上説明したように本実施の形態における半導体装置の構成は、シリコンをチャネル領域
に用いたトランジスタと酸化物半導体膜をチャネル領域に用いたトランジスタとを積層し
て設けることができる。そのため、各素子の省スペース化ができ、半導体装置の小型化を
図ることができる。
【０１２２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０１２３】
Ｔ１    期間
Ｔ２    期間
Ｔ３    期間
Ｔ４    期間
１００    積分回路
１００ｂｇ    積分回路
１００ｒｐ    積分回路
１００ｒＡ    積分回路
１００ｒＢ    積分回路
１００Ｗ    積分回路
１０１    差動増幅回路
１０１Ｗ    差動増幅回路
１０２    抵抗素子
１０３    容量素子
１０４    トランジスタ
１０４ｒ    トランジスタ
１０５Ａ    抵抗素子
１０５Ｂ    抵抗素子
１０４＿ＯＦＦ    破線
１０４＿ＯＮ    破線
１０４ｂｇ    トランジスタ
１０４ｒｐ    トランジスタ
２００    ＰＬＬ回路
２０１    位相比較器
２０２    アクティブ・ループ・フィルタ
２０３    電圧制御発振器
２０４    分周器
３００    トランジスタ
３０１    容量素子
３２１    下部素子層
３２２    配線層
３２３    配線層
３２４    上部素子層
３３１    ｎチャネル型トランジスタ
３３２    ｐチャネル型トランジスタ
３３３    基板
３３４    ＢＯＸ層
３３５    ＳＯＩ層
３３６    ｎ型不純物領域
３３７    ゲート絶縁膜
３３８    ゲート電極
３３９    ｐ型不純物領域
３４０    絶縁膜
３４１    配線
３４２    素子分離絶縁層
３４４    絶縁膜
３４５    絶縁膜
３５１    配線
３５２    配線
３５３    配線
４０１    酸化物半導体膜
４０２Ａ    ソース電極
４０２Ｂ    ドレイン電極
４０２Ｃ    電極
４０３    ゲート絶縁膜
４０４Ａ    ゲート電極
４０４Ｂ    電極
【図１】
2018125894.tif 000003
【図２】
2018125894.tif 000004
【図３】
2018125894.tif 000005
【図４】
2018125894.tif 000006
【図５】
2018125894.tif 000007
【図６】
2018125894.tif 000008
【図７】
2018125894.tif 000009
【図８】
2018125894.tif 000010
【図９】
2018125894.tif 000011
【図１０】
2018125894.tif 000012
【図１１】
2018125894.tif 000013
【手続補正書】
【提出日】平成30年6月14日(2018.6.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
積分回路を有し、
前記積分回路は、差動増幅回路と、第１の抵抗素子と、第２の抵抗素子と、容量素子と、第１のトランジスタと、を有し、
前記差動増幅回路は、非反転入力端子と、反転入力端子と、出力端子とを有し、
前記非反転入力端子には、参照電圧信号が供給され、
前記容量素子の一方の電極は、前記反転入力端子と電気的に接続され、
前記容量素子の他方の電極は、前記第１のトランジスタを介して前記出力端子と電気的に接続され、
前記第１の抵抗素子の一方の端子は、前記反転入力端子と電気的に接続され、
前記第２の抵抗素子の一方の端子は、前記反転入力端子と電気的に接続され、
前記第２の抵抗素子の他方の端子は、前記出力端子と電気的に接続され、
前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
【請求項２】
積分回路を有し、
前記積分回路は、差動増幅回路と、第１の抵抗素子と、第２の抵抗素子と、容量素子と、第１のトランジスタと、第２のトランジスタと、を有し、
前記差動増幅回路は、非反転入力端子と、反転入力端子と、出力端子とを有し、
前記非反転入力端子には、参照電圧信号が供給され、
前記容量素子の一方の電極は、前記反転入力端子と電気的に接続され、
前記容量素子の他方の電極は、前記第１のトランジスタを介して前記出力端子と電気的に接続され、
前記第１の抵抗素子の一方の端子は、前記反転入力端子と電気的に接続され、
前記第２の抵抗素子の一方の端子は、前記反転入力端子と電気的に接続され、
前記第２の抵抗素子の他方の端子は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記出力端子と電気的に接続され、
前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。