(57)【要約】      （修正有）【課題】スイッチング速度を向上した半導体装置を提供する。【解決手段】半導体装置１は、第１電極１０と、第２電極１９と、第１電極と第２電極との間の第１半導体領域２５と、第１半導体領域と第２電極との間の第３半導体領域１８と、第１半導体領域と第２電極との間で、第３半導体領域と隣接する第２半導体領域１７と、第１半導体領域と第１電極との間の第４半導体領域１２と、第１半導体領域と第１電極との間の第１絶縁膜１４と、第１電極と、第１半導体領域との間で、第１絶縁膜を介す第３電極１３と、第４半導体領域と第１電極との間で、第１電極に接する第５半導体領域１１と、第４半導体領域と第１電極との間で、第１電極に接する第６半導体領域９と、第４半導体領域と第１絶縁膜との間で、第１半導体領域と、第６半導体領域と、に接する第７半導体領域２０と、を有する。【選択図】図１
2018125486.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域と前記第２電極との間に少なくとも一部設けられ、前記第１半導体
領域よりも不純物濃度が高い第１導電形の第３半導体領域と、
前記第１半導体領域と前記第２電極との間に少なくとも一部設けられ、前記第３半導体
領域と隣接する第２導電形の第２半導体領域と、
前記第１半導体領域と前記第１電極との間に設けられた第２導電形の第４半導体領域と
、
前記第１半導体領域と前記第１電極との間に複数設けられた第１絶縁膜と、
前記第１電極と、前記第１半導体領域との間に位置し、前記第１絶縁膜を介して設けら
れた第３電極と、
前記第４半導体領域と前記第１電極との間に設けられ、前記第１電極に接する第１導電
形の第５半導体領域と、
前記第４半導体領域と前記第１電極との間に設けられ、前記第４半導体領域よりも不純
物濃度が高く、前記第１電極に接する第２導電形の第６半導体領域と、
前記第４半導体領域と前記第１絶縁膜との間に、少なくとも一部設けられ、前記第１半
導体領域と、前記第６半導体領域と、に接する第１導電形の第７半導体領域と、
を有する半導体装置。
【請求項２】
前記第２半導体領域、及び前記第７半導体領域が設けられる第１素子領域と、
前記第３半導体領域が設けられ、前記第４半導体領域と前記第１電極との間には前記第
５半導体領域が設けられない第２素子領域と、
を有し、前記第１素子領域と前記第２素子領域とが隣接している請求項１に記載の半導
体装置。
【請求項３】
前記第６半導体領域は、前記第１電極と第４半導体領域との界面に対して並行な方向に
おいて、前記第４半導体領域及び前記第１絶縁膜に接する請求項２に記載の半導体装置。
【請求項４】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域と前記第２電極との間に少なくとも一部設けられ、前記第１半導体
領域よりも不純物濃度が高い第１導電形の第３半導体領域と、
前記第１半導体領域と前記第２電極との間に少なくとも一部設けられ、前記第３半導体
領域と隣接する第２導電形の第２半導体領域と、
前記第１半導体領域と前記第１電極との間に複数設けられた第１絶縁膜と、
前記第１電極と、前記第１半導体領域との間に位置し、前記第１絶縁膜を介して設けら
れた第３電極と、
前記第１半導体領域と前記第１電極との間に設けられた第２導電形の第４半導体領域と
、
前記第４半導体領域と前記第１電極との間に設けられ、前記第１電極に接する第１導電
形の第５半導体領域と、
前記第４半導体領域と前記第１電極との間に設けられ、前記第４半導体領域よりも不純
物濃度が高く、前記第１電極に接する第２導電形の第６半導体領域と、
を有し、前記第４半導体領域は、前記第１電極と第４半導体領域との界面に対して並行な
方向において、前記第１絶縁膜に近づくにつれ、深さが浅くなる部分を少なくとも一部有
する半導体装置。
【請求項５】
前記第２半導体領域と、前記第４半導体領域とが設けられる第１素子領域と、
前記第３半導体領域と、前記第１電極と前記第１半導体領域との間に設けられた第２導
電形の第８半導体領域と、が設けられ、且つ前記第８半導体領域と前記第１電極との間に
は前記第５半導体領域が設けられていない第２素子領域と、
を有し、前記第１素子領域と前記第２素子領域とが、隣接している請求項４に記載の半
導体装置。
【請求項６】
前記第６半導体領域は、前記第１電極と第８半導体領域との界面に対して並行な方向に
おいて、前記第８半導体領域及び前記第１絶縁膜に接する請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
高耐圧（例えば、３００Ｖ以上）のパワー半導体素子の１つとして、ＩＧＢＴ（Ｉｎｓ
ｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が用いられている。
【０００３】
ＩＧＢＴは、還流ダイオードを逆並列に接続して用いられる場合が多い。一般にＩＧＢＴ
では、逆並列のダイオード領域を有していないので、別チップでダイオードを設ける必要
があるが、ＩＧＢＴとダイオードとが一体形成された半導体装置として、逆導通型のＩＧ
ＢＴがある。しかし、この逆導通型のＩＧＢＴでは、ＩＧＢＴのｐ形ベース領域に導入さ
れた不純物元素によって正孔の注入が多くなるため、ダイオードの高速スイッチング化が
難しくなる場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５０８３４６８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、スイッチング速度の向上を可能とする半導体装置を
提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極
との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極
との間に少なくとも一部設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電
形の第３半導体領域と、前記第１半導体領域と前記第２電極との間に少なくとも一部設け
られ、前記第３半導体領域と隣接する第２導電形の第２半導体領域と、前記第１半導体領
域と前記第１電極との間に設けられた第２導電形の第４半導体領域と、前記第１半導体領
域と前記第１電極との間に複数設けられた第１絶縁膜と、前記第１電極と、前記第１半導
体領域との間に位置し、前記第１絶縁膜を介して複数設けられた第３電極と、前記第４半
導体領域と前記第１電極との間に設けられ、前記第１電極に接する第１導電形の第５半導
体領域と、前記第４半導体領域と前記第１電極との間に設けられ、前記第４半導体領域よ
りも不純物濃度が高く、前記第１電極に接する第２導電形の第６半導体領域と、前記第４
半導体領域と前記第１絶縁膜との間に、少なくとも一部設けられ、前記第１半導体領域と
、前記第６半導体領域と、に接する第１導電形の第７半導体領域と、を有する半導体装置
。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図であり、図１（ｂ）は、Ａ−Ａ’における模式的平面図である。
【図２】図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体装置のオン状態を表す模式的断面図である。
【図３】図３は、第１実施形態に係る半導体装置のＦＷＤ領域のリカバリー状態を表す模式的断面図である。
【図４】図４は、第１の参考例に係る半導体装置の作用を表す模式的断面図である。
【図５】図５は、第２の参考例に係る半導体装置の作用を表す模式的断面図である。
【図６】図６（ａ）は、第１実施形態の第１の変形例に係る半導体装置を表す模式的断面図であり、図６（ｂ）は、Ｂ−Ｂ’における模式的平面図である。
【図７】図７（ａ）は、第１実施形態の第２の変形例に係る半導体装置を表す模式的断面図であり、図７（ｂ）は、Ｃ−Ｃ’における模式的平面図である。
【図８】図８（ａ）は、第２実施形態に係る半導体装置を表す模式的断面図であり、図８（ｂ）は、Ｄ−Ｄ’における模式的平面図である。
【図９】図９（ａ）は、第２実施形態の第１の変形例に係る半導体装置を表す模式的断面図であり、図９（ｂ）は、Ｅ−Ｅ’における模式的平面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材に
は同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
なお、図面での部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実
のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸
法や比率が異なって表される場合もある。
【００１０】
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物
濃度の相対的な高低を表す。すなわち、「＋」が付されている領域、何も付されていない
領域、「−」が付されている領域の順に不純物濃度が相対的に高いことを示す。また、不
純物濃度が高いことをキャリア濃度が高いと置き換えてもよい。
【００１１】
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形
態を実施してもよい。
【００１２】
（第１実施形態）
本発明の第１実施形態について、図１、図２を用いて説明する。図１（ａ）は、第１実
施形態に係る半導体装置を表す模式的断面図であり、図１（ｂ）は、Ａ−Ａ’における模
式的平面図である。また、以下に表す図には、半導体装置の方向を表すために三次元座標
（ＸＹＺ座標系）を導入している。Ｘ方向（第１方向）とＹ方向（第２方向）は、互いに
同一平面において直交している。また、Ｚ方向（第３方向）は、Ｘ方向とＹ方向に直交し
ている。
【００１３】
第１実施形態に係る半導体装置１は、上下電極構造を有している。半導体装置１は、エ
ミッタ電極１０（第１電極）と、コレクタ電極１９（第２電極）と、を備える。コレクタ
電極１９からエミッタ電極１０へ向かう方向がＺ方向となる。なお、半導体装置１は、ト
ランジスタとして機能するＩＧＢＴと、還流ダイオードとして機能するＦＷＤ（Ｆｒｅｅ
Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）が一体化している。
【００１４】
半導体装置１においては、エミッタ電極１０とコレクタ電極１９との間に、ｎ−形半導
体領域１５とｎ形半導体領域１６（両者で第1半導体領域２５）が設けられている。ｎ形
半導体領域１６は、Ｚ方向において、コレクタ電極１９とｎ−形半導体領域１５との間に
位置している。なお、ｎ−形半導体領域１５をｎ−形ベース領域、ｎ形半導体領域１６を
ｎ形バッファ領域と読み替えてもよい。
【００１５】
ｎ形半導体領域１６とコレクタ電極１９との間には、ｐ＋形コレクタ領域１７（第２半
導体領域）とｎ＋形カソード領域１８（第３半導体領域）が設けられている。また、ｐ＋
形コレクタ領域１７とｎ＋形カソード領域１８は、Ｙ方向において交互に隣接するように
設けられている。ｐ＋形コレクタ領域１７、及びｎ＋形カソード領域１８は、コレクタ電
極１９と電気的に接続している。
【００１６】
Ｚ方向において、ｎ−形半導体領域１５とエミッタ電極１０との間には、ｐ形ベース領
域１２（第４半導体領域）が設けられている。ｐ形ベース領域１２とエミッタ電極１０と
の間には、ｎ＋形エミッタ領域１１（第５半導体領域）が選択的に設けられている。ｐ形
ベース領域１２及びｎ＋形エミッタ領域１１は、エミッタ電極１０と電気的に接続してい
る。
【００１７】
ダイオード動作時において、エミッタ電極１０はアノード電極、コレクタ電極１９はカ
ソード電極として機能する。
【００１８】
また、ｎ−形半導体領域１５、ｐ形ベース領域１２、及びｎ＋形エミッタ領域１１には
、ゲート絶縁膜１４（第１絶縁膜）を介してゲート電極１３（第３電極）が接している。
【００１９】
ゲート電極１３は、Ｘ方向、及びＺ方向に延在している。また、ゲート電極１３は、Ｙ方
向において複数設けられている。図１（ａ）に表すゲート電極１３の構造は、所謂トレン
チゲート型構造であるが、その構造はプレーナ型であってもよい。
【００２０】
半導体装置１は、ｐ形ベース領域１２とゲート絶縁膜１４との間の少なくとも一部に設
けられた引き抜きｎ形チャネル領域２０を有している。本実施形態では、ｐ形ベース領域
１２とゲート絶縁膜１４とによって挟まれたｎ形半導体領域を引き抜きｎ形チャネル領域
２０とする。すなわち、引き抜きｎ形チャネル領域２０はＹ方向において、ｐ形ベース領
域１２とゲート絶縁膜１４との間に位置している。また、引き抜きｎ形チャネル領域２０
は、ｎ−形半導体領域１５に接している。引き抜きｎ形チャネル領域２０をｎ−形半導体
領域１５の一部と見なせば、引き抜きｎ形チャネル領域２０とｎ−形半導体領域１５とを
総括的にｎ−形半導体領域１５としてもよい。更に、引き抜きｎ形チャネル領域２０とエ
ミッタ電極１０の間には、ｐ＋形コンタクト領域９（第６半導体領域）が形成されている
。すなわち、引き抜きｎ形チャネル領域２０はＺ方向において、ｎ−形半導体領域１５と
ｐ＋形コンタクト領域９との間に位置している。これにより、引き抜きｎ形チャネル領域
２０は、ｐ＋形コンタクト領域９、ｐ形ベース領域１２及びゲート絶縁膜１４を介したゲ
ート電極１３に囲まれた構造となっている。
【００２１】
また、図示しないが、Ｙ方向においてｐ＋形コンタクト領域９、あるいは引き抜きｎ形
チャネル領域２０に挟まれたゲート電極１３（第３電極）は、ゲートとしての機能を有し
ていないのでエミッタ電極１０に接続しても良い。この場合には、ゲート容量が低減でき
、高速化に有利になる。
【００２２】
各構成要素の材料の一例を説明する。
【００２３】
コレクタ電極１９とエミッタ電極１０との間に設けられた複数の半導体領域のそれぞれ
の主成分は、例えば、ケイ素（Ｓｉ）である。複数の半導体領域のそれぞれの主成分は、
シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等であってもよい。ｎ＋形、ｎ形、
ｎ−形等の導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用さ
れる。ｐ＋形、ｐ形等の導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用さ
れる。また、半導体装置１において、ｐ形とｎ形の導電形を入れ替えても同様な効果が得
られる。
【００２４】
コレクタ電極１９の材料およびエミッタ電極１０の材料は、例えば、アルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から
選ばれる少なくとも１つを含む金属である。ゲート電極１３、エミッタ電位電極２３の材
料は、例えば、ポリシリコンを含む。また、絶縁膜の材料は、例えば、シリコン酸化物、
シリコン窒化物等を含む。
【００２５】
＜作用及び効果＞
ここで、本実施形態による作用および効果について、図１から図３を用いて説明する。
【００２６】
第１実施形態に係る半導体装置１の作用について説明する。
【００２７】
図２は、第１実施形態に係る半導体装置１のオン状態を表す模式的断面図である。
【００２８】
図２を用いて、ＩＧＢＴ部のオン状態、ＦＷＤ部のオン状態の作用を説明する。半導体
装置１は、二つの部分が一体化しているため、説明のため各々が機能する部分をＩＧＢＴ
部、ＦＷＤ部と呼ぶことにする。
【００２９】
まず、図２（ａ）を用いて、半導体装置１におけるＩＧＢＴ部の作用を説明する。図２
（ａ）は、ＩＧＢＴ部がオン状態となっている際の動作を示す模式的断面図である。
【００３０】
エミッタ電極１０よりもコレクタ電極１９に高い電位を印加し、ゲート電極１３に閾値
電位（Ｖｔｈ）以上の電位を供給する。この場合、ゲート絶縁膜１４に沿ったｐ形ベース
領域１２の表面にｎ形チャネル領域が形成され、ＩＧＢＴ部がオン状態になる。つまり、
ｎ＋形エミッタ領域１１から、ｎ形チャネル領域２０、ｎ−形ベース領域１５、ｎ形バッ
ファ領域１６、ｐ＋形コレクタ領域１７の順に電子電流（ｅ）が流れる。それに伴い、ｐ
＋形コレクタ領域１７からｎ形バッファ領域１６、ｎ−形ベース領域１５、ｐ形ベース領
域１２の順に正孔電流（ｈ）が流れる。
【００３１】
ＦＷＤ部においては、半導体領域１６および１８の部分をｎ形カソード領域、半導体領
域１５の部分を真性領域（intrinsic領域）、電極１０をアノード電極１０、電極１９を
カソード電極１９と読み替えることで、アノード電極１０、アノード領域（ｐ形ベース領
域）１２、真性領域１５、カソード領域１６および１８、およびカソード電極１９を備え
たＰＩＮダイオードが形成されていると考えられる。ＩＧＢＴ部のオン状態においては、
アノード電極１０よりもカソード電極１９に高い電位が印加されているので、ＦＷＤ部の
ＰＩＮダイオードにとっては逆方向バイアスの電圧が印加されている。これにより、ＦＷ
Ｄ部には電流が流れない。
【００３２】
ここで、引き抜きｎ形チャネル領域２０はｎ形半導体領域であるため、正孔電流（ｈ）
はｐ形ベース領域１２に直接流れる成分と引き抜きｎ形チャネル領域２０を経由してｐ形
ベース領域１２に流れる成分と、ｐ＋形コンタクト領域９領域に流れる成分に分かれる。
【００３３】
次に、図２（ｂ）を用いて、半導体装置１におけるＦＷＤ部の作用を説明する。図２（
ｂ）は、ＦＷＤ部がオン状態となっている際の動作を示す模式的断面図である。
【００３４】
一般にＩＧＢＴ部がオン状態になる直前には、ＦＷＤ部のＰＩＮダイオード内に回生電
流が流れ、ＰＩＮダイオードは還流ダイオードとして作用する。還流ダイオードが動作し
ている間は、一時的にカソード・アノード間に順方向バイアス電圧が印加されている。
【００３５】
ｎ＋形カソード領域１８は、カソード電極１９にオーミック接触をしている。従って、
電子電流（ｅ）は、ｎ＋形カソード領域１８から第１半導体領域２５を経由してアノード
電極１０に流れ込む。ここで、電子にとってはｐ形ベース領域１２よりも引き抜きｎ形チ
ャネル領域２０のポテンシャルの方が低いため、電子は引き抜きｎ形チャネル領域２０に
流れ込む。さらに、ｐ＋形コンタクト領域９はｐ形ベース領域１２よりもｐ形半導体濃度
が高いため、電子にとってはｐ＋形コンタクト領域９よりもｐ形ベース領域１２のポテン
シャルの方が低くなる。その結果、電子はｐ＋形コンタクト領域９の下部でｐ形ベース領
域１２側に流れる。これにより、カソード電極（コレクタ電極１９）とアノード電極（エ
ミッタ電極１０）との間には、電子電流（ｅ）が形成される。
【００３６】
すなわち、電子は、カソード電極（コレクタ電極１９）側からアノード電極（エミッタ
電極１０）側の方向に流れる際に、ｐ＋形コンタクト領域９付近にまで到達すると、横方
向、すなわちＹ方向に対して略平行な方向に移動する。この電子の移動により、アノード
電極（エミッタ電極１０）に接触したｐ＋形コンタクト領域９は正極になり、アノード領
域２１の下方に位置する引き抜きｎ形チャネル領域２０は、ｐ＋形コンタクト領域９に対
して負極になる。この正極と負極とのバイアスによって、ｐ＋形コンタクト領域９と引き
抜きｎ形チャネル領域２０との間の正孔に対するエネルギー障壁が低くなる。これにより
、ｐ＋形コンタクト領域９から引き抜きｎ形チャネル領域２０に正孔が注入され、カソー
ド電極（コレクタ電極１９）側へ流れる。なお、ｐ形ベース領域１２からも正孔が注入さ
れるが、ｐ形ベース領域１２は濃度が低いためにｐ＋形コンタクト領域９からの注入量に
比較して少ない。この注入された正孔により、半導体装置１内に正孔電流（ｈ）が形成さ
れる。このように、ＦＷＤ部では、オン状態でアノード電極（エミッタ電極１０）側から
カソード電極（コレクタ電極１９）側に正孔が流れ、カソード電極（コレクタ電極１９）
側からアノード電極（エミッタ電極１０）側に電子が流れる。
【００３７】
正孔電流（ｈ）は、ｐ＋形コンタクト領域９のＹ方向における幅、もしくはｐ＋形コン
タクト領域９とアノード電極１０との接触面積が大きくなるほど増大する。その幅もしく
はその接触面積、ｐ形不純物濃度によって、アノード側からの正孔の注入量が調整される
。
【００３８】
ここで、上述のようにアノード電極（エミッタ電極１０）側では、低濃度のｐ形ベース
領域１２からは正孔の注入量は少ないが、高濃度のｐ＋形コンタクト領域９からの正孔の
注入量は多くなる。しかし、ｐ＋形コンタクト領域９の幅を狭くすることによりその注入
量は抑制できる。また、ＦＷＤ部では、Ｙ方向においてｐ＋形コンタクト領域９が設けら
れている領域と、設けられていない領域とを設定することは容易である。これにより、ｐ
＋形コンタクト領域９とアノード電極１０との接触面積が減少する。接触面積が減少する
ことで、ＦＷＤの動作では、アノード側からの正孔の注入量が抑制される。以上のことか
ら、正孔の注入量を抑制することができるため、リカバリー速度が高速になる。
【００３９】
図３は、第１実施形態に係る半導体装置のＦＷＤ部のリカバリー状態を表す模式的断面
図である。
【００４０】
ＦＷＤ部がリカバリー状態にあるときは、ＩＧＢＴ部はオフ状態である。
【００４１】
図３には、アノード・カソード間の電圧が逆方向バイアスとなった状態が表されている
。つまり、アノード電極１０が負極、カソード電極１９が正極となるように、カソード・
アノード間に電圧が印加されている。
【００４２】
アノード・カソード間に順方向バイアスが印加されていた状態から、アノード・カソー
ド間に逆方向バイアスが印加されると、第１半導体領域２５に存在する正孔は、アノード
電極１０の側に移動する。また、第１半導体領域２５に存在する電子はカソード電極１９
の側に移動する。
【００４３】
逆方向バイアス印加時には、電子は、カソード領域を経由して、カソード電極１９に流
れ込み、正孔は、アノード領域（ｐ形ベース領域）１２を経由して、アノード電極１０に
流れ込む。
【００４４】
リカバリー時に、電子電流（ｅ）がカソード電極１９に流れ、正孔電流（ｈ）がアノー
ド電極１０に流れている間は、アノード領域１２と第１半導体領域２５との接合部から、
第１半導体領域２５およびアノード領域１２に空乏領域が拡がる。これにより、ＦＷＤ部
におけるアノード電極１０とカソード電極１９との間の導通がしだいに遮断される。
【００４５】
このときに、アノード領域１２と第１半導体領域２５との接合部周辺の蓄積キャリアが
少ないほど、空乏領域が広がりやすくなり電圧上昇を高速にできる。このためには、上述
したように、ｐ形ベース領域１２、引き抜きｎ形チャネル領域２０、ｐ＋形コンタクト領
域９の構造により、正孔注入量の抑制によって電圧上昇を高速できる。
【００４６】
一方、一般にＩＧＢＴのｐ形ベース領域１２は、ＩＧＢＴを導通させるためにゲート電
極１３に正バイアスを印加したときにその表面にｎ形チャネル領域が形成される必要があ
る。そのため、本願に示したｐ形ベース領域１２、引き抜きｎ形チャネル領域２０、ｐ＋
形コンタクト領域９の組み合わせ構造を有していなければ、ｐ形ベース領域１２から正孔
が大量にｎ−形ベース領域１５に注入され、高速化が困難となる。
【００４７】
これに対して図２を用いながら説明したように、第１実施形態に係る半導体装置１によ
れば、ＦＷＤの導通状態において、ｎ＋形カソード領域１８から注入された電子が、ＩＧ
ＢＴのｐ形ベース領域１２にほとんど入ることなく、引き抜きｎ形チャネル領域を経由し
て、アノード電極１０に流れ込む。これにより、ｐ形ベース領域１２からの正孔注入が抑
制され、ＦＷＤの高速化が実現できる。このように、本発明によりＩＧＢＴ領域をＦＷＤ
としても利用できるので、ＩＧＢＴとＦＷＤの一体化が容易に実現できる。
【００４８】
次に、参考例に係る半導体装置の作用について説明する。
【００４９】
図４は、第１の参考例に係る半導体装置３の作用を表す模式的断面図である。
【００５０】
半導体装置３は、ＩＧＢＴ領域１０１とＦＷＤ領域１０２とを備え、ＩＧＢＴ領域１０
１とＦＷＤ領域１０２とが直接接している構造を有する。
【００５１】
図４には、ＦＷＤ領域１０２のＰＩＮダイオードが還流ダイオードとして機能している
状態が表されている。この場合、ＦＷＤ領域１０２では、カソード側からアノード側に電
子電流（ｅ）が流れ、アノード側からカソード側に正孔電流（ｈ）が流れる。
【００５２】
この間、カソード電極１９の電位よりもアノード電極１０の電位の方が高い状態が一時
的に続いている。ここで、カソード電極１９とアノード電極１０とは、ＩＧＢＴ領域１０
１とＦＷＤ領域１０２において共有されている。
【００５３】
従って、ＩＧＢＴ領域１０１の寄生ダイオード（ｐ形ベース領域１２ａ／ｎ−形ベース
領域１５ａ）にも順バイアスが印加されて、ｐ形ベース領域１２ａからｎ−形ベース領域
１５ａに正孔が注入される。
【００５４】
また、ｐ形コレクタ領域１７には、高濃度領域のｎ＋形のカソード領域１８が隣接して
いる。そして、ＩＧＢＴ領域１０１とＦＷＤ領域１０２とは直接、接している。このため
、ｎ＋形のカソード領域１８から放出された電子（ｅ２）は、ＩＧＢＴ領域１０１にまで
拡散していく。
【００５５】
そして、ｎ＋形のカソード領域１８からＩＧＢＴ領域１０１に拡散した電子が寄生ダイ
オード（ｐ形ベース領域１２ａ／ｎ−形ベース領域１５ａ）のエネルギー障壁を乗り越え
ると、ｐ形ベース領域１２ａからｎ−形ベース領域１５ａに正孔が注入される。
【００５６】
このように正孔は、ＩＧＢＴ領域１０１にまで拡散する。図４では、ＩＧＢＴのｐ形ベ
ース領域１２ａからＦＷＤ領域１０２に拡散してくる正孔を正孔（ｈ２）として表してい
る。これにより、ＰＩＮダイオードの導通時においては、キャリアがＩＧＢＴ領域１０１
にまで拡散してしまう。
【００５７】
一方で、ＦＷＤ領域１０２におけるＰＩＮダイオードをオフにした場合は、ＦＷＤ領域
１０２のＰＩＮダイオードに逆方向バイアスが印加された状態になる。
【００５８】
この場合、アノード電極１０が負極、カソード電極１９が正極となるように、カソード
・アノード間に電圧が印加されている。すなわち、ＦＷＤ領域１０２では、第１半導体領
域２５の第２部分２５ｂに存在する正孔がアノード電極１０の側に移動し、第１半導体領
域２５の第２部分２５ｂに存在する電子がカソード電極１９の側に移動する。
【００５９】
また、この期間においては、ＩＧＢＴ領域１０１の第１半導体領域２５の第１部分２５
ａに存在する正孔がベース形領域１２aを経由して、エミッタ電極１０に排出される。
【００６０】
このように、半導体装置３ではリカバリー動作前およびリカバリー動作後においてＦＷ
Ｄ領域１０２にキャリアが溜まるだけでなく、ＩＧＢＴ領域１０１にもキャリアが溜まる
。これにより、ＰＩＮダイオードのリカバリー速度の高速化に限界が生じてしまう問題が
ある。
【００６１】
図５は、第２の参考例に係る半導体装置の作用を表す模式的断面図である。
【００６２】
図５に表す半導体装置４には、分離領域１０３が設けられている。この分離領域１０３
には、深いｐ＋形の第８半導体領域３０が設けられている。第８半導体領域３０は、アノ
ード電極１０の側からカソード電極１９の側に向かって延在している。第８半導体領域３
０とアノード電極１０との間には、絶縁領域３１が設けられている。
【００６３】
第８半導体領域３０とアノード電極１０とは電気的に絶縁されている。第８半導体領域
３０の少なくとも一部は、第１半導体領域２５の第３部分２５ｃに接している。第８半導
体領域３０の深さは、ゲート絶縁膜１４および絶縁膜２４の深さよりも深くなっている。
【００６４】
また、ｐ形コレクタ領域１７とカソード領域１８とは、分離領域１０３の間で分かれてい
る。
【００６５】
このような分離領域１０３を設けることで、ＩＧＢＴ領域１０１とＦＷＤ領域１０２と
の距離が離れる。従って、ＦＷＤ領域１０２におけるＰＩＮダイオードがオン状態のとき
には、ＩＧＢＴのｐ形ベース領域から正孔の注入がされても正孔（ｈ）がその途中で消滅
し易くなる。これにより、参考例１に比べ、ＦＷＤ状態においてｎ−形ベース領域に蓄積
されるキャリアの量を抑制でき高速化が可能となる。
【００６６】
しかしながら、分離領域を作成することで、導通に寄与しない領域ができ、素子面積が
有効に利用できない。
【００６７】
これらに対し、半導体装置１は、ＩＧＢＴとダイオードが一体化されており、且つＩＧ
ＢＴのトレンチ−トレンチ間に形成されるｐ形ベース領域１２の一部が引き抜きｎ形チャ
ネル領域２０となり、その上部にｐ＋形コンタクト領域９が形成されていることである。
【００６８】
このような構造により、ＦＷＤの導通状態において、ｎ＋カソード領域１８から注入され
た電子が、ＩＧＢＴのｐベース領域１２に入ることなく、引き抜きｎ形チャネル領域２０
を経由して、アノード電極１０に流れ込む。これにより、ｐ形ベース領域１２からの正孔
注入が抑制され、ＦＷＤの高速化が実現できる。
【００６９】
（第１実施形態の第１の変形例）
第１実施形態の第１変形例を図６に示す。図６（ａ）は、第１実施形態の第１変形例に
係る半導体装置を表す模式的断面図であり、図６（ｂ）は、Ｂ−Ｂ’における模式的平面
図である。第１実施形態との相違点は、ｐベース領域１２がｐ＋形コンタクト領域９に近
づくにつれ少なくとも一つ以上、緩やかな曲線を描く形になっていることである。これは
、ｐベース領域１２を拡散法で形成した場合の横方向拡散領域を利用することで容易に実
現できる。この構造により、ＩＧＢＴのチャネル領域に影響を与えることなく、ｐベース
領域１２の引き抜きｎ形チャネル領域２０側のｐ層濃度を低減できるので、ＦＷＤ動作時
の第１実施形態以上にＩＧＢＴのｐ形ベース領域１２からの正孔注入を抑制できるので、
ダイオードの高速化が可能となる。
【００７０】
（第１実施形態の第２の変形例）
第１実施形態の第２変形例を図７に示す。図７（ａ）は、第１実施形態の第２変形例に
係る半導体装置を表す模式的断面図であり、図７（ｂ）は、Ｃ−Ｃ’における模式的平面
図である。第１変形例との相違点は、ｐ形ベース領域１２の緩やかな曲線部によってｐ＋
形コンタクト領域９が覆われている点である。ｐ形ベース領域１２の濃度を下げることに
よりｎ形チャネル領域２０を形成しなくともよい。本発明の第１の実施例と同様にＩＧＢ
Ｔのｐ形ベース領域１２からの正孔注入を抑制できるので、ダイオードの高速化が可能と
なる。
【００７１】
（第２実施形態）
次に、第２実施形態について説明する。図８（ａ）は、第２実施形態に係る半導体装置
を表す模式的断面図であり、図８（ｂ）は、Ｄ−Ｄ’における模式的平面図である。
【００７２】
第２実施形態に係る半導体装置２は、上下電極構造の半導体装置である。半導体装置１
は、エミッタ電極１０（第１電極）と、コレクタ電極１９（第２電極）と、ＩＧＢＴ領域
１０１（第１素子領域）と、ＦＷＤ領域１０２（第２素子領域）と、を備える。半導体装
置１においては、トランジスタとしてのＩＧＢＴ領域１０１と還流ダイオードとしてのＦ
ＷＤ領域１０２とが直接接続している。
【００７３】
半導体装置２においては、エミッタ電極１０とコレクタ電極１９との間に、ｎ−形の半
導体領域１５とｎ形の半導体領域１６が設けられている。ｎ形の半導体領域１６は、コレ
クタ電極１９とｎ−形のｎ半導体領域１５との間に位置している。半導体領域１６の不純
物濃度は、半導体領域１５の不純物濃度よりも高い。
【００７４】
半導体領域１５は、ＩＧＢＴ領域１０１とＦＷＤ領域１０２とのそれぞれに共有して配
置されている。半導体領域１５は、ＩＧＢＴ領域１０１に設けられた部分１５ａと、ＦＷ
Ｄ領域１０２に設けられた部分１５ｂと、を有している。
【００７５】
半導体領域１６は、ＩＧＢＴ領域１０１とＦＷＤ領域１０２とのそれぞれに共有して配
置されている。半導体領域１６は、ＩＧＢＴ領域１０１に設けられた部分１６ａと、ＦＷ
Ｄ領域１０２に設けられた部分１６ｂと、を有している。実施形態では、同じ導電形の半
導体領域１５と半導体領域１６とあわせて第１半導体領域２５としている。
【００７６】
従って、半導体領域１５の部分１５ａおよび半導体領域１６の部分１６ａは、第１半導
体領域２５の第１部分２５ａとしている。半導体領域１５の部分１５ｂおよび半導体領域
１６の部分１６ｂは、第１半導体領域２５の第２部分２５ｂとしている。
【００７７】
ここで、ＩＧＢＴ領域は、図１と同様な構成となっている。
【００７８】
次に、ＦＷＤ領域１０２について説明する。
【００７９】
ＦＷＤ領域１０２においては、カソード電極１９とアノード電極１０との間に第１半導
体領域２５の第２部分２５ｂが設けられている。第１半導体領域２５の第２部分２５ｂと
カソード電極１９との間には、ｎ＋形のカソード領域１８（第３半導体領域）が設けられ
ている。ｎ＋形カソード領域１８は、カソード電極１９に接している。カソード領域１６
ｂの不純物濃度は、第１半導体領域２５の不純物濃度よりも高い。
【００８０】
第１半導体領域２５の第２部分２５ｂとアノード電極１０との間には、ｐ形のアノード
領域２２が設けられている。アノード領域２２は、アノード電極１０に接している。アノ
ード領域２２は、アノード電極１０に、ショットキー接触をしているか、あるいは低抵抗
性接触をしている。
【００８１】
アノード電極１０とアノード領域２２との間には、ｐ＋形のアノード領域２１が選択的
に設けられている。アノード領域２１は、Ｘ方向に延在している。複数のアノード領域２
１のそれぞれは、Ｙ方向に並んでいる。アノード領域２１は、アノード電極１０に接して
いる。アノード領域２１は、アノード電極１０にオーミック接触をしている。アノード領
域２１の不純物濃度は、アノード領域２２の不純物濃度よりも高い。なお、アノード領域
２１については、半導体装置１から取り除いてもよい。例えば、図７に表す構造からアノ
ード領域２１を取り除いた構造も実施形態に含まれる。
【００８２】
また、ＦＷＤ領域１０２においては、ｎ形バッファ領域１６の部分１６ｂをｎ形バッフ
ァ領域１６ｂ、ベース領域１５の部分１５ｂを真性領域１５ｂ、アノード電極１０をカソ
ード電極１９、カソード電極１９をアノード電極１０と読み替えてもよい。
【００８３】
また、ＦＷＤ領域１０２においては、アノード電極１０に接するエミッタ電位電極２３
（第３電極）が設けられている。エミッタ電位電極２３は、絶縁膜２４（第１絶縁膜）を
介して、第１半導体領域２５の第２部分２５ｂ、アノード領域２２、およびアノード領域
２１に接している。エミッタ電位電極２３は、アノード電極１０の側からカソード電極１
９の側に延在し、Ｘ方向に延在している。複数のエミッタ電位電極２３のそれぞれは、Ｙ
方向に並んでいる。
【００８４】
このように、ＦＷＤ領域１０２においては、アノード電極、アノード領域、真性領域、
カソード領域、およびカソード電極を備えたＰＩＮダイオードが設けられている。
【００８５】
ここで、第２実施形態による作用および効果を第１の実施形態、比較例に対しての相違
点を中心に説明する。
【００８６】
第１の実施例との相違点は、ＩＧＢＴ領域とＦＷＤ領域に分離されているので、ＦＷＤ
をＩＧＢＴと独立に設計できることである。これにより、ＦＷＤをさらに高速化すること
もできる。この他に、ＦＷＤ領域のトレンチ電極をカソード電極と接続することによりゲ
ート容量を低減することもできる。また、比較例に対して、リカバリー動作前およびリカ
バリー動作後においてＦＷＤ領域でのキャリアの溜まりが抑制され、かつ領域を形成する
必要もないため、素子面積を有効に活用することが出来る。
【００８７】
（第２実施形態の変形例）
本発明の第２の実施例の変形例を図９に示す。図９（ａ）は、第２実施形態の変形例に
係る半導体装置を表す模式的断面図であり、図９（ｂ）は、Ｅ−Ｅ’における模式的平面
図である。第２の実施例との相違点は、ｐ形ベース領域１２がｐ＋形コンタクト領域９に
近づくにつれ少なくとも一つ以上、緩やかな曲線を描く形になっていることである。引き
抜きｎ形チャネル領域２０を形成せずとも、ｐ形ベース領域１２の注入深さを調整するこ
とで、本発明の第２の実施例と同様にＩＧＢＴのｐ形ベース領域からの正孔注入を抑制で
きるので、ダイオードの高速化が可能となる。
【００８８】
なお、第２実施形態においてＦＷＤ構造を具体的に示したが、本発明のＩＧＢＴ構造１
０１は、他のＦＷＤ構造と一体化できることはもちろんであり、これらの場合でもＦＷＤ
の高速化に寄与できる。
【００８９】
本発明の実施形態と変形例を説明したが、これらの実施形態及び変形例は、例として提
示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態
は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で
、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、各要素の具体
的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これらの
実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載さ
れた発明とその均等の範囲に含まれる。
【符号の説明】
【００９０】
１、２、３、４、５、６、７  半導体装置
９  ｐ＋コンタクト領域（第６半導体領域）
１０  エミッタ電極、アノード電極(第１電極)
１１  ｎエミッタ領域（第５半導体領域）
１２  ｐベース領域（アノード領域）（第４半導体領域）
１３  ゲート電極（第３電極）
１４  ゲート絶縁膜（第１絶縁膜）
１５  ｎベース領域
１６  ｎバッファ領域
１７  ｐコレクタ領域（第２半導体領域）
１８  ｎカソード領域(第３半導体領域)
１９  コレクタ電極、カソード電極（第２電極）
２０  引き抜きｎチャネル領域（第７半導体領域）
２１  ｐ＋アノード領域
２２  ｐアノード領域（第８半導体領域）
２３  エミッタ電位電極（第３電極）
２４  絶縁膜（第１絶縁膜）
２５ａ  第１半導体領域
２５ｂ  第１半導体領域
３０  第８半導体領域
３１  絶縁領域
１０１  ＩＧＢＴ領域（第１素子領域）
１０２  ＦＷＤ領域（第２素子領域）
１０３  分離領域
【図１】
2018125486.tif 000003
【図２】
2018125486.tif 000004
【図３】
2018125486.tif 000005
【図４】
2018125486.tif 000006
【図５】
2018125486.tif 000007
【図６】
2018125486.tif 000008
【図７】
2018125486.tif 000009
【図８】
2018125486.tif 000010
【図９】
2018125486.tif 000011