(57)【要約】【課題】トレンチ延設方向のチャネル形成密度の低下を抑制した半導体装置を提供する。【解決手段】第１の高さの第１の表面と、第２の高さの第２の表面を有する半導体基板において、裏面に設けられた裏面半導体電極層と、裏面半導体電極層の上に形成されたベース領域と、第１の表面及び第２の表面から、裏面半導体電極層の上面に達する深さを有するトレンチと、トレンチの内側を覆うゲート絶縁膜と、第３の高さまで埋め込まれたゲート電極と、ゲート電極上に設けられた絶縁膜と、トレンチの延設方向に交互に配置された、第１の表面を有しベースコンタクト領域が形成された第１の領域及び、第２の表面を有しソース領域が形成された第２の領域とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の高さに設けられた第１の表面と、前記第１の表面と異なる第２の高さに設けられた第２の表面を有する半導体基板と、前記第１の表面及び前記第２の表面の上に接して設けられた第１の電極と、前記半導体基板の裏面上に接して設けられた第２の電極とを備える半導体装置であって、前記半導体基板は、
前記半導体基板の裏面から所定の厚さを有して設けられた第１導電型の裏面半導体電極層と、
前記裏面半導体電極層の上に形成された第２導電型のベース領域と、
前記第１の表面及び前記第２の表面から、前記裏面半導体電極層の上面に達する深さを有するトレンチと、
前記第２の表面と前記トレンチの底面との間に位置する第３の高さから下の、前記トレンチの側面及び底面に設けられたゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して前記第３の高さまで埋め込まれたゲート電極と、
前記トレンチ内の前記ゲート絶縁膜及び前記ゲート電極上に、前記第１の高さと前記第２の高さのいずれか高い方の高さの位置に上面が設けられた絶縁膜と、
前記トレンチに沿って交互に配置された、前記第１の表面を有する第１の領域及び、前記第２の表面を有する第２の領域とを備え、
前記第１の領域においては、前記ベース領域に接する部分と、前記第１の電極に接する部分とを有する、前記ベース領域よりも高濃度の第２導電型のベースコンタクト領域を有し、
前記第２の領域においては、前記ベース領域に接する部分と、前記第２の表面から前記第３の高さまで前記トレンチ外側面に沿った部分と、前記第１の電極に接する部分とを有するソース領域とを有することを特徴とする半導体装置。
【請求項２】
前記第２の高さは、前記第１の高さより低く、さらに前記ベースコンタクト領域の前記ベース領域に接する部分より低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の高さは、前記第２の高さより低く、さらに前記ソース領域の前記ベース領域に接する部分より低いことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体装置が、前記裏面半導体電極層と前記第２の電極との間に、第２導電型のコレクタ層を備える絶縁ゲートバイポーラトランジスタであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トレンチゲートを備えた縦型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
従来の縦型トランジスタの一つとして、例えば、特許文献１に示されているように、ゲート電極を基板に形成したトレンチ内の下部のみに設け、ソース電極とゲート電極を絶縁する絶縁膜をトレンチ内上部に埋め込み、かつその上面が基板表面とほぼ同一の平面をなすように形成し、当該平面上にソース電極を形成する構成とした縦型ＭＯＳＦＥＴが提案されている。これにより、ゲート電極をトレンチ上部まで埋め込み、絶縁膜を基板表面上に形成した場合に必要となっていた、絶縁膜の上に形成するソース電極と基板表面のソース領域及びベースコンタクト領域とを接続するためのコンタクト開口を不要とすることで、隣接するトレンチ間隔を縮小し、装置の横方向におけるサイズを小さくすることを可能としている。
【０００３】
さらに、特許文献１（特に、図２、５参照）には、ストライプ状のトレンチに沿って、基板表面にソース領域とベースコンタクト領域を交互に配置することで、隣接するトレンチの間隔を縮小し、装置の横方向サイズをさらに小さくすることも可能であることが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１０１０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された、ソース領域とベースコンタクト領域を交互に配置する構造では、ベースコンタクト領域においてチャネルが形成されないので、トランジスタのトレンチ延設方向のチャネル形成密度を高くするためには、トレンチ延設方向のベースコンタクト領域の幅（以降、ここでいう幅はトレンチ延設方向の長さである）を狭くする必要がある。しかし、図１６（同図においては、最上面のソース電極は省略している）に示すように、このような構造ではソース領域５０７とベースコンタクト領域５０９との間の接合領域に、マスク合わせずれや熱拡散により、正味の不純物濃度が低下し高抵抗となる不確定領域５３０が形成されることが発明者によって見出された。この不確定領域５３０は、ソース領域５０７とベースコンタクト領域５０９の幅を狭めてしまう。このため、ソース領域５０７とベースコンタクト領域５０９は、この不確定領域５３０の発生を考慮して幅をあらかじめ広く設定しておく必要があり、装置のトレンチ延設方向のサイズを小さくし、トレンチ延設方向のチャネル形成密度の低下を抑制することが困難である。
【０００６】
したがって、本発明は、装置のトレンチ延設方向のサイズを小さくし、トレンチ延設方向のチャネル形成密度の低下を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明は以下のような半導体装置とする。
すなわち、第１の高さに設けられた第１の表面と、前記第１の表面と異なる第２の高さに設けられた第２の表面を有する半導体基板と、前記第１の表面及び前記第２の表面の上に接して設けられた第１の電極と、前記半導体基板の裏面上に接して設けられた第２の電極とを備える半導体装置であって、前記半導体基板は、前記半導体基板の裏面から所定の厚さを有して設けられた第１導電型の裏面半導体電極層と、前記裏面半導体電極層の上に形成された第２導電型のベース領域と、前記第１の表面及び前記第２の表面から、前記裏面半導体電極層の上面に達する深さを有するトレンチと、前記第２の表面と前記トレンチの底面との間に位置する第３の高さから下の、前記トレンチの側面及び底面に設けられたゲート絶縁膜と、前記トレンチ内に前記ゲート絶縁膜を介して前記第３の高さまで埋め込まれたゲート電極と、前記トレンチ内の前記ゲート絶縁膜及び前記ゲート電極上に、前記第１の高さと前記第２の高さのいずれか高い方の高さの位置に上面が設けられた絶縁膜と、前記トレンチに沿って交互に配置された、前記第１の表面を有する第１の領域及び、前記第２の表面を有する第２の領域とを備え、前記第１の領域においては、前記ベース領域に接する部分と、前記第１の電極に接する部分とを有する、前記ベース領域よりも高濃度の第２導電型のベースコンタクト領域を有し、前記第２の領域においては、前記ベース領域に接する部分と、前記第２の表面から前記第３の高さまで前記トレンチ外側面に沿った部分と、前記第１の電極に接する部分とを有するソース領域とを有することを特徴とする半導体装置とする。
【０００８】
なお、上記「ベース層」、「ベースコンタクト領域」は、それぞれ「ボディ領域」、「ボディコンタクト領域」等と称されることもあるが、本明細書においては、「ベース層」、「ベースコンタクト領域」と称する。
【発明の効果】
【０００９】
本発明によれば、ソース領域とベースコンタクト領域との間の接合領域において、不確定領域の発生を抑制できるので、装置のトレンチ延設方向のサイズを小さくすることが可能である。また、ベースコンタクト領域やチャネル形成に必要なソース領域を犠牲にすることがないので、トレンチ延設方向のチャネル形成密度の低下を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態の半導体装置の構造を示す斜視図である。
【図２】図１に示す半導体装置の平面構造を示す図である。
【図３】図２に示す半導体装置のＡ−Ａ’における断面図である。
【図４】図２に示す半導体装置のＢ−Ｂ’における断面図である。
【図５】図２に示す半導体装置のＣ−Ｃ’における断面図である。
【図６】第１の実施形態の半導体装置のソース電極及びドレイン電極を除いた部分の斜視図である。
【図７】本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図８】本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図９】本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図１０】本発明の第１の実施形態である半導体装置の製造工程を示す斜視図である。
【図１１】本発明の第１の実施形態の半導体装置の製造工程を示す斜視図である。
【図１２】本発明の第１の実施形態の半導体装置の製造工程を示す斜視図である。
【図１３】本発明の第１の実施形態の半導体装置の製造工程を示す斜視図である。
【図１４】第２の実施形態の半導体装置のソース電極及びドレイン電極を除いた部分の斜視図である。
【図１５】図１４に示す半導体装置のＤ−Ｄ’における断面図である。
【図１６】ソース領域とベースコンタクト領域が隣接する半導体装置の、ＰＮ接合部分を説明するための平面構造を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の半導体装置の実施形態について、図面を参照しながら説明する。
図１は、本発明の第１の実施形態を示す縦型トランジスタを有する半導体装置１００を説明するための斜視図である。また、図２は半導体装置１００の平面図であり、図３は、図２のＡ−Ａ’における断面図であり、図４は、図２のＢ−Ｂ’における断面図であり、図５は、図２のＣ−Ｃ’における断面図である。以下、縦型ＮチャネルＭＯＳＦＥＴを例として半導体装置１００を説明する。
【００１２】
図１に示すように、第１の実施形態の半導体装置１００の半導体基板１２０の表面には、ソース電極１１１が形成され、半導体基板１２０裏面には、ドレイン電極１１２形成されている。このように、半導体装置１００は、縦方向に電流が流れる構造を備えている。
【００１３】
半導体基板１２０は、裏面側にＮ型の高濃度領域１０１とＮ型のドリフト領域１０２からなるドレイン層１２１を備え、ドレイン層１２１の上にＰ型のベース領域１０３を備えている。
半導体基板１２０は、２つの異なる高さの表面を備えている。１つは、第１の高さＨ１に位置する第１の表面であり、他の１つは第２の高さＨ２に位置する第２の表面である。第２の高さＨ２は、第１の表面Ｈ１より低い位置に設けられている。
【００１４】
トレンチ１０４は、半導体基板１２０の表面から、ドリフト領域１０２に達する深さを有する。そのトレンチ１０４内において、トレンチ１０４の底面から第２の高さＨ２よりも低い第３の高さＨ３までの内側面にはゲート絶縁膜１０５が形成されている。そのトレンチ１０４内には、ゲート絶縁膜１０５を介して第３の高さＨ３の位置まで、ポリシリコン等からなるゲート電極１０６が埋め込まれている。このゲート電極１０６に信号を与えることで、ベース領域１０３のトレンチ１０４の外側面に沿って縦方向にチャネルが形成される。
【００１５】
絶縁膜１１０は、第１の高さＨ１から第３の高さＨ３までの、トレンチ１０４上の領域に形成され、ゲート電極１０６とソース電極１１１を電気的に絶縁している。
Ｐ型のベースコンタクト領域１０９は、半導体基板１２０の第１の高さＨ１から、第２の高さＨ２より上の領域に形成されている。そして第１の高さＨ１においてソース電極１１１と接し、下側に形成されているベース領域１０３の電位をソース電位に固定させている。
【００１６】
Ｎ型のソース領域１０７は、半導体基板１２０の第２の高さＨ２から第３の高さＨ３の領域に形成されている。ソース領域１０７は、第２の高さＨ２においてソース電極と接し、第３の高さにおいてベース領域１０３と接している。また、図１の紙面奥側にトレンチ１０４に沿って設けられているソース領域１０７とベースコンタクト領域１０９は、形成されている高さが異なるので、接触する事はない。
【００１７】
図２に示すように、第１の実施形態の半導体装置１００の、半導体基板１２０表面には、トレンチ１０４が紙面上下方向に、細い幅で長く一方向に直線的に伸びるような、ストライプ状にレイアウトされている（同図においては、ソース電極１１１は省略している）。トレンチ１０４間の半導体基板１２０表面においては、第１の表面を有する第１の領域１１４と、第２の表面を有する第２の領域１１５がトレンチ１０４に沿って、交互に配置されている。
【００１８】
第１の領域１１４においては、Ｐ型のベースコンタクト領域１０９がトレンチ１０４の外側面に沿って形成されている。また、第２の領域１１５においては、トレンチ１０４の外側面に沿ってＮ型のソース領域１０７が形成されている。Ｐ型のベースコンタクト領域１０９がトレンチ１０４の延設方向に配置される間隔（あるベースコンタクト領域１０９から次のベースコンタクト領域１０９までの距離）Ｘは、全て同じである必要はないが、縦型ＮチャネルＭＯＳＦＥＴの特性の安定化のために、ある限界値以下であることが望ましい。
【００１９】
また、第１の実施形態を示す図２においては、第１の領域１１４と第２の領域１１５がトレンチ１０４の延設方向に対して垂直の方向に、全て同じ形状で配置されているが、図２のような形状や配置に限る必要はない。例えば、第１の領域１１４と第２の領域１１５が、トレンチ１０４の延設方向に対して垂直の方向に、トレンチ１０４を介して交互に配置されていても構わない。
【００２０】
トレンチ１０４の上面には絶縁膜１１０が埋め込まれており、トレンチ１０４の延設方向に対して垂直の方向に配置されている第１の領域１１４同士及び第２の領域１１５同士を分離している。
【００２１】
図３は、図２の第２の領域１１５とトレンチ１０４を含んだＡ−Ａ’における断面の様子を示した図である。半導体装置１００は、半導体基板１２０において、Ｎ型の高濃度領域１０１と、Ｎ型のドリフト領域１０２からなるドレイン層１２１と、Ｐ型のベース領域１０３と、Ｎ型のソース領域１０７とを備えている。また、トレンチ１０４が一定間隔をもって紙面横方向に複数設けられ、そのトレンチ１０４の間にソース領域１０７が形成されている。
【００２２】
Ｎ型の高濃度領域１０１は、縦型ＮチャネルＭＯＳＦＥＴのドレインとなる領域で、ドレイン電極１１２との間でオーミック接触を得るため、１×１０20／ｃｍ3以上の不純物濃度としている。また、このように高い濃度にすることで抵抗率を下げ、ドレイン抵抗を低減させている。
【００２３】
Ｎ型のドリフト領域１０２は、同じく縦型ＮチャネルＭＯＳＦＥＴのドレインとなる領域のうち、ドレイン耐圧を確保するための領域であり、その所望の耐圧値に応じて不純物濃度と縦方向の厚さが決められる。
【００２４】
Ｐ型のベース領域１０３は、縦型ＮチャネルＭＯＳＦＥＴのチャネルを形成させるための領域である。ベース領域１０３の不純物濃度と縦方向の厚さは、所望の閾値電圧や、ドレイン耐圧などで決められる。ベース領域１０３は、ドリフト領域１０２が形成されるＮ型領域に、導電型を反転させるように半導体基板１２０表面からＰ型不純物を注入して形成されるため、ドリフト領域１０２よりも不純物濃度が高い。
【００２５】
トレンチ１０４は、第２の高さＨ２に位置する半導体基板１２０の第２の表面からドリフト領域１０２の上面に達する深さに形成されている。そのトレンチ１０４内において、トレンチ１０４の底面から第３の高さＨ３の位置までの内側面にはゲート絶縁膜１０５が形成されている。またトレンチ１０４内にはゲート絶縁膜１０５を介して第３の高さＨ３の位置まで、ポリシリコン等からなるゲート電極１０６が埋め込まれている。ゲート絶縁膜１０５とゲート電極１０６の上には、絶縁膜１１０が形成され、ゲート電極１０６とソース電極１１１を電気的に絶縁している。このゲート電極１０６に信号が与えられることで、ベース領域１０３におけるトレンチ１０４の外側面に沿った領域に縦方向にチャネルが形成される。
【００２６】
絶縁膜１１０は、トレンチ１０４の第３の高さＨ３から、半導体基板１２０の第２の表面が位置する第２の高さＨ２を越え、第１の表面が位置する第１の高さＨ１まで形成されている。絶縁膜１１０における第２の高さＨ２より上に位置する側面は、トレンチ１０４の内側面の延長上に同一平面をなして形成され、ソース電極１１１と接している。
【００２７】
このような構造は、半導体基板１２０の第１の表面からトレンチ１０４を形成し、次にゲート絶縁膜１０５を形成し、ゲート電極１０６、絶縁膜１１０をトレンチ１０４内に埋め込んだ後に、半導体基板１２０表面を第１の高さＨ１から第２の高さＨ２までエッチングすることで得られる。
【００２８】
ソース領域１０７は、ベース領域１０３上に形成され、第２の高さＨ２の部分（上面）においてソース電極１１１と接続されている。ソース領域１０７のソース電極１１１と接する面における不純物濃度は、ソース電極１１１との間でオーミック接触を得るため、１×１０20／ｃｍ3以上の濃度としている。また、ソース領域１０７は、トレンチ１０４の外側面に接した部分（側面）を有し、少なくとも下側部分（底面）が第３の高さＨ３の位置に達する深さで隣接するトレンチ間に一様に形成されている。このような構成により、ドレイン電極１１２から流入した電流は、高濃度領域１０１、ドリフト領域１０２、ベース領域１０３のトレンチ１０４外側面に形成されるチャネルを経て、ソース領域１０７からソース電極１１１へ流れ込む。
【００２９】
第１の実施形態においては、このソース領域１０７は、高濃度のＮ型不純物を第２の高さＨ２から第３の高さＨ３に到達させて形成しているので、第１の高さＨ１から熱拡散によって第３の高さＨ３に到達させるよりも、ソース抵抗を低くできる。これは、熱拡散によるＮ型不純物濃度の低下や、電流走行方向となるソース領域１０７の深さを抑制できるからである。
【００３０】
ソース電極１１１は、ソース領域１０７と図示しないベースコンタクト領域１０９を覆うように形成され、ソース領域１０７と、ベースコンタクト領域１０９の電位をソース電位に固定している。第２の領域１１５と絶縁膜１１０の表面は、異なる高さになっており、その凹凸を埋めるようにソース電極１１１が形成されているので、アンカー効果により、ソース電極１１１と、絶縁膜１１０及び半導体基板１２０との間に高い密着性が得られている。一方、ソース電極１１１の上面は、平坦となっている。この凹凸段差の埋め込みと、ソース電極１１１表面の平坦化が単一の金属の堆積によって行うことが難しい場合は、ソース電極１１１を高融点金属とＡｌやＣｕなどの金属の組み合わせによって構成してもよい。すなわち、高融点金属の埋め込みとエッチバックを行うことで、凹凸段差の深い部分のみに高融点金属を設けて表面を平坦化したのちに、ＡｌやＣｕなどの金属を堆積するような構成にする。このようなソース電極１１１の最表面の平坦化は、後のワイヤーボンディングなどにおける表面凸部への応力集中による物理的なダメージを抑制し、長期信頼性を向上させる。
【００３１】
図４は、図２の第１の領域１１４とトレンチ１０４を含んだＢ−Ｂ’における断面の様子を示した図である。半導体装置１００は、半導体基板１２０において、Ｎ型の高濃度領域１０１と、Ｎ型のドリフト領域１０２からなるドレイン層１２１と、Ｐ型のベース領域１０３と、ベースコンタクト領域１０９とを備えている。また、トレンチ１０４が一定間隔をもって紙面横方向に複数設けられ、そのトレンチ１０４の間にベースコンタクト領域１０９が形成されている。
【００３２】
トレンチ１０４は、半導体基板１２０の第１の表面が位置する第１の高さＨ１から、ドリフト領域１０２の上面に達する深さに形成されている。そのトレンチ１０４内において、トレンチ１０４の底面から第３の高さＨ３の位置までの内側面にはゲート絶縁膜１０５が形成されている。そのトレンチ１０４内には、ゲート絶縁膜１０５を介して第３の高さＨ３の位置まで、ポリシリコン等からなるゲート電極１０６が埋め込まれている。ゲート絶縁膜１０５とゲート電極１０６の上には、絶縁膜１１０が形成され、ゲート電極１０６とソース電極１１１を電気的に絶縁している。
絶縁膜１１０は、トレンチ１０４内において、第３の高さＨ３から、第１の高さＨ１にまで設けられており、上面は、ソース電極１１１と接している。
【００３３】
ベースコンタクト領域１０９は、トレンチ１０４の外側面に接した部分（側面）を有し、下側部分（底面）が図示しない第２の高さＨ２よりも高い位置となる深さで隣接するトレンチ間に一様に形成されている。そして、ベースコンタクト領域１０９は、上面がソース電極１１１と接し、下面がベース領域１０３と接している。ベースコンタクト領域１０９のソース電極１１１と接する部分（上面）における不純物濃度は、ソース電極１１１との間でオーミック接触を得るため、１×１０20／ｃｍ3以上の濃度としている。
【００３４】
このような構成により、ベースコンタクト領域１０９を通してベース領域１０３に、ソース電極１１１からソース電位が与えられ、トランジスタにおいて、意図しない寄生素子の動作が抑制され、安定したＭＯＳＦＥＴ動作が確保されている。
【００３５】
図５は、図２の第１の領域１１４と第２の領域１１５をまたがる、トレンチ１０４近傍のＣ−Ｃ’における断面の様子を示した図である。
ベースコンタクト領域１０９は、高さの低い第２の領域１１５に挟まれた、凸型のシリコン段差の上の第１の領域１１４に形成されている。ベースコンタクト領域１０９は、第１の高さＨ１に位置する第１の表面から、第２の高さＨ２よりも高い位置までの深さで形成され、その底面は、ベース領域１０３に接している。
【００３６】
ソース領域１０７は、第２の領域１１５において、第１の高さＨ１よりも低い、第２の高さＨ２から下の領域に一様な深さで形成され、その下側部分（底面）は、ベース領域１０３に接している。
【００３７】
ソース電極１１１は、第１の高さＨ１の位置の第１の表面と、第２の高さＨ２の位置の第２の表面に接して半導体基板１２０上に設けられ、ソース領域１０７とベースコンタクト領域１０９にソース電位を供給している。特にベースコンタクト領域１０９は、第１の表面に加え、図３の左右の側面においても、ソース電極１１１と接しているので、平面視において小さい面積であっても、安定的にソース電位に固定されている。
【００３８】
ここで、実施形態の効果を明らかにするために、図１６に基づいて、従来技術の構造における問題点について説明する。
先に述べたように、ベースコンタクト領域５０９は、ソース電位をベース領域５０３に与える役割がある。しかし、ベースコンタクト領域５０９から遠い位置、例えばＹの間の中間地点のベース領域を、定常的にソース電位に固定することは困難である。その理由は、ドレイン電圧の印加によって、ベース領域とドリフト領域の接合面で発生するインパクトイオンやリーク等に基づく電流が、インパクトイオンやリークが発生した位置から、ベースコンタクト領域に向かって流れ込むためである。インパクトイオンやリークの発生箇所がベースコンタクト領域から遠いほど、ベース抵抗成分が高いため、その位置においてソース電位に対して電圧上昇が、起きやすくなる。
【００３９】
ベース領域のある位置での電位がソース電位に対して増大すると、その位置におけるソース領域・ベース領域・ドリフト領域で構成されるＮＰＮ寄生バイポーラトランジスタが動作しやすくなり、縦型ＮチャネルＭＯＳＦＥＴの特性を安定化することが困難になる。そのような不安定性を抑制するためには、ベースコンタクト領域を広げたり、ベースコンタクト領域を配置する間隔（図１６におけるY）をある限界値以下に小さくすること等を行い、ベース抵抗を低減することが有効である。しかし、それは同時にチャネル形成に必要なソース領域を犠牲にすることになるので、できるだけベースコンタクト領域５０９を狭くしながら、ソース電位を効率的にベース領域に供給することが求められる。
【００４０】
さらに、ソース領域５０７とベースコンタクト領域５０９を同一平面において隣接して形成すると、その接合領域において、マスク合わせずれや熱拡散により、正味の不純物濃度が低下し高抵抗となる不確定領域５３０が形成される。そして、その不確定領域５３０は、実効的なベースコンタクト領域５０９の幅を設計値より狭めてしまい、ベース領域をソース電位に固定することを困難にし、電位を不安定化させる。そのため、トランジスタの安定動作を確実に確保するため、不確定領域５３０の発生を考慮してベースコンタクト領域５０９を広く設定しておく必要がある。また、一方、不確定領域５３０の発生は、ソース領域５０７を犠牲にすることになるので、実効的なソース領域５０７の幅をも設計値より狭めてしまう。このことが、先に述べたベースコンタクト領域５０９をあらかじめ広く設定することによるチャネル幅の減少と合わせて、トレンチ延設方向のチャネル形成密度を低下させ、トランジスタのオン抵抗を増大させることにつながる。
【００４１】
それに対し、第１の実施形態においては、図１から図６に示すような構成にすることにより、平面視におけるチップ面積の増加を伴わずに、ソース領域１０７とベースコンタクト領域１０９を縦方向に離間させることができる。そのため、図１６に示すような不確定領域５３０の発生を抑制することができる。
【００４２】
第１の実施形態は、このような不確定領域の発生の抑制により、ソース領域１０７を有効に配置し、トランジスタのオン抵抗の低減を可能にしている。また、ベースコンタクト領域１０９は、上面と側面でソース電極１１１と接しているので平面視において幅の狭い面積で、ベース領域１０３の電位を安定化させることができ、安定したＭＯＳＦＥＴ動作を可能にしている。
【００４３】
図６は、図１からソース電極１１１とドレイン電極１１２を除いた、半導体基板１２０様子を示した縦型トランジスタを有する半導体装置１００の斜視図である。
図６に示すように、半導体基板１２０表面においては、トレンチ１０４がストライプ状にレイアウトされ、その延設方向にトレンチに沿って高さを変えながら第１の領域１１４と第２の領域１１５とに交互に接している。第１の領域１１４の第１の表面にはベースコンタクト領域１０９が設けられ、第２の領域１１５の第２の表面にはソース領域１０７が設けられており、ソース領域１０７とベースコンタクト領域１０９は接する面がない。絶縁膜１１０は、ゲート電極１０６上の第３の高さＨ３から第１の高さＨ１の間の領域に設けられている。
【００４４】
以上述べたように、第１の実施形態は、ソース領域１０７とベースコンタクト領域１０９を縦方向に離間し接しない構成とすることで、ソース領域１０７とベースコンタクト領域１０９との間の接合部分の不確定領域の発生を抑制できるので、トレンチ延設方向のサイズを縮小できる。
【００４５】
さらに、狭めたベースコンタクト領域１０９の幅の分、ソース領域１０７の幅を広げチャネルを形成させることができるので、トレンチ延設方向のチャネル形成密度を高め、トランジスタのオン抵抗を低減できる。一方、不確定領域の発生の抑制は、寄生バイポーラトランジスタの動作を抑制し、ＭＯＳＦＥＴ動作の安定化を実現できる。また、第１の高さＨ１より低い第２の高さＨ２の第１の領域１１５にソース領域１０７を形成し、その深さを浅くしているので、不純物濃度を高くすることができるので、ソース抵抗を低減し、トランジスタのオン抵抗を低減することができる。またこのような半導体基板１２０の局所的なエッチングによる段差は、アンカー効果によりソース電極１１１の密着性を向上させ、長期信頼性の確保を実現する。
【００４６】
次に、図７から図１３に基づいて、第１の実施形態に係る半導体装置の製造方法について、縦型ＮチャネルＭＯＳＦＥＴを例に、図面を参照しながら説明する。
まず、図７の断面図に示すように、Ｎ型の高濃度領域１０１と、Ｎ型で高濃度領域１０１よりも不純物濃度が低いドリフト領域１０２とを備えた半導体基板１２０を用意する。この半導体基板１２０は、この時点ではどの位置においても同じ第１の高さＨ１の表面を備えている。
【００４７】
次に、図８の断面図に示すように、Ｐ型のベース領域１０３を、イオン注入と熱拡散によって形成する。次に、半導体基板１２０表面においてストライプ状のレイアウトとなるトレンチ１０４を、Ｎ型のドリフト領域１０２の上面に達する深さで形成する。次に、トレンチ１０４の内側面と底面を含む領域にゲート絶縁膜１０５を形成する。
【００４８】
次に、図９の断面図に示すように、ポリシリコン膜をトレンチ１０４に隙間なく埋め込むように堆積し、導電性をもたせるために高濃度の不純物を注入する。次に、トレンチ１０４内の第３の高さＨ３の位置までポリシリコン膜が埋め込まれた状態になるまで、エッチバック法によってポリシリコン膜を一部除去し、ゲート電極１０６を形成する。
【００４９】
ここまでの工程の順番は、これに限られるものでなく、図９の構造が得られる製造工程であればどのような方法であっても構わない。例えば、トレンチ１０４を形成する工程の後に、ベース領域１０３を形成する方法としても構わない。
【００５０】
次に、図１０の斜視図に示すように、シリコン酸化膜やシリコン窒化膜など、後に行うシリコンエッチングに対しエッチング選択性の高い絶縁膜をトレンチ１０４内のゲート電極１０６上に隙間なく埋め込むように堆積する。次に、トレンチ１０４内において半導体基板１２０表面の第１の高さＨ１までに絶縁膜が埋め込まれた状態になるまで、エッチバック法によって半導体基板１２０上の絶縁膜を除去し、絶縁膜１１０を形成する。
【００５１】
次に、ベースコンタクト領域を形成するためのＰ型不純物注入を、Ｉ１に示すように半導体基板１２０の表面全面に行い、高濃度Ｐ型不純物層１０８を形成する。高濃度Ｐ型不純物層１０８の表面は、後に上面に形成されるソース電極との間でオーミック接触を得るため、１×１０20／ｃｍ3以上の不純物濃度となるように不純物注入量を設定する。また高濃度Ｐ型不純物層１０８の底面は、第３の高さＨ３よりも充分高い位置となるよう、Ｐ型不純物注入量と、先のポリシリコン膜のエッチバック条件を選ぶ。
【００５２】
次に、図１１に示すように、フォトレジストを半導体基板１２０全面に塗布し、後にベースコンタクト領域となる領域と、そのベースコンタクト領域に隣接するトレンチ１０４を覆うように、フォトリソグラフィ技術にてフォトレジスト１１３をパターニング形成する。このフォトレジスト１１３は、後に行うシリコンエッチングを行うためのマスクとなるもので、フォトレジストに限られず、シリコン酸化膜などの絶縁膜であっても構わない。
【００５３】
次に、図１２に示すように、フォトレジスト１１３をマスクとして、露出した半導体基板１２０を、半導体基板１２０表面の第１の高さＨ１から第２の高さＨ２までエッチングする。このとき、フォトレジスト１１３に覆われていない高濃度Ｐ型不純物層は、シリコンエッチングにより除去され、ベースコンタクト領域１０９が形作られる。そのために、第２の高さＨ２は、第３の高さＨ３より高く、ベースコンタクト領域１０９の底面より低い高さに設定する。また、第２の高さＨ２は、後に第２の高さＨ２と第３の高さＨ３との間に形成されるソース領域の抵抗成分が充分小さくなるような高さを選ぶ。このとき、シリコンエッチングによって第２の高さＨ２にできた新たな半導体基板１２０の表面が第２の表面となる。絶縁膜１１０は、シリコンエッチングに対し選択比の高い材料を選択しているので、エッチングされずに残り、上面は第１の高さＨ１を維持している。
【００５４】
次に、図１３に示すように、フォトマスク工程を行わずに、フォトレジスト１１３を残したまま、Ｎ型の不純物注入を行い、ソース領域１０７を形成する。ソース領域１０７が形成される第２の表面は、後に上面に形成されるソース電極との間でオーミック接触を得るため、１×１０20／ｃｍ3以上の不純物濃度となるように不純物注入量を設定する。このとき、絶縁膜１１０は、トレンチ１０４の側面の延長上に側面を備えているので、図１３のＩ２に示すＮ型の不純物注入を遮蔽することはない。ただ注入時の角度ばらつきや、チャネリングを防止するための傾斜注入等により、第２の表面における注入の均一性が懸念される場合は、方向を変えた複数回の注入や、回転注入等を採用しても構わない。
この後、フォトレジスト１１３を除去し、必要に応じて不純物の活性化のための熱処理を行い、図６に示す構成とする。
【００５５】
次に、図示しないが、ソース電極を半導体基板表面全面に形成し、その後に、ドレイン電極を半導体基板裏面全面に形成する。先に述べたように、このソース電極の形成においては、高融点金属の埋め込みとエッチバックを行うことで、段差内のみに高融点金属を設けて平坦化したのちに、ＡｌやＣｕなどの金属を形成するような製造方法にしても構わない。
【００５６】
以上のような製造方法においては、ゲート電極１０６、絶縁膜１１０、ベースコンタクト領域１０９、ソース領域１０７を、フォトリソグラフィ工程を介さずに形成することができるので、工程の削減や、マスクの合わせずれ等の製造ばらつきを考慮した設計によるチップ面積増大の抑制ができ、高いコスト低減効果が得られる。
【００５７】
図１２におけるシリコンエッチング工程においては、ベースコンタクト領域１０９を形作るためのフォトマスクを使用する。ただ、そのパターンは、図１１のように、トレンチ延設方向に対し、垂直方向に設けられるものであり、トレンチ１０４やソース領域１０７との間のマスクずれ等を想定して余裕領域を設ける必要はない。例えば、仮に図１１において、フォトレジスト１１３が紙面手前、もしくは奥側にずれたとしても、それに応じて、ベースコンタクト領域１０９が手前、もしくは奥側に移動するだけに留まり、ソース領域のトータルの幅が変わることはないので、トランジスタのオン抵抗に影響することはない。
【００５８】
また、図１３におけるソース領域１０７形成工程においては、ゲート電極１０６に近づけられた第２の高さＨ２からＮ型不純物を注入してソース領域１０７を形成しているので、シリコンエッチングをせずに第１の高さＨ１から注入する場合に比べ、Ｎ型不純物の拡散のための熱処理工程を短縮できる。
このように、図７から図１３に示す製造方法は、製造工程の短縮や、チップ面積の抑制により、安価な半導体装置を提供することを可能としている。
【００５９】
図１４は、本発明の第２の実施形態を示す、縦型トランジスタを有する半導体装置２００を説明するための斜視図である（同図においては、ソース電極やドレイン電極は省略している）。図１４に示すように、半導体装置２００の半導体基板２２０においては、Ｎ型の高濃度領域２０１と、Ｎ型のドリフト領域２０２からなるドレイン層２２１と、Ｐ型のベース領域２０３と、Ｎ型のソース領域２０７を備えている。また、トレンチ２０４が一定間隔をもって紙面横方向に複数設けられている。
【００６０】
半導体基板２２０は、２つの異なる高さの表面を備えている。１つは、第２の高さＨ２に位置する、第２の表面であり、他の１つは第１の高さＨ１に位置する第１の表面である。第２の実施形態においては、第２の高さＨ２は、第１の高さＨ１より高い位置に設けられている。
【００６１】
トレンチ２０４は、半導体基板表面においてストライプ状にレイアウトされ、そのトレンチ２０４に沿って、第１の表面の第１の領域２１４と第２の表面の第２の領域２１５が交互に配置されている。
【００６２】
トレンチ２０４は、半導体基板１２０の表面から、ドリフト領域２０２に達する深さを有する。そのトレンチ２０４内において、トレンチ２０４の底面から第３の高さＨ３の位置までの内側面にはゲート絶縁膜２０５が形成されている。そのトレンチ２０４内には、ゲート絶縁膜２０５を介して第３の高さＨ３の位置まで、ポリシリコン等からなるゲート電極２０６が埋め込まれている。このゲート電極２０６に信号を与えることで、ベース領域２０３のトレンチ２０４の外側面に沿って縦方向にチャネルが形成される。第３の高さＨ３は、第２の高さＨ２よりも低く、第１の高さＨ１よりも高い。
【００６３】
絶縁膜２１０は、第２の高さＨ２から、第３の高さＨ３までの、トレンチ１０４上の領域に形成され、ゲート電極２０６と図示しないソース電極とを電気的に絶縁している。
Ｐ型のベースコンタクト領域２０９は、半導体基板２２０の第１の高さＨ１から下の領域に形成されている。そして第２の高さＨ２において図示しないソース電極と接し、下側に形成されているベース領域２０３の電位をソース電位に固定させている。
【００６４】
ソース領域２０７は、半導体基板２２０の第２の高さＨ２から第３の高さＨ３の領域に形成されている。ソース領域２０７は、第２の高さにおいて図示しないソース電極と接し、第３の高さにおいてベース領域２０３と接している。また、図１４の紙面奥側にトレンチ２０４に沿って設けられているソース領域２０７とベースコンタクト領域２０９は、形成されている高さが異なるので、接触する事はない。  第２の実施形態が第１の実施形態と異なる点は、第１の高さＨ１に位置するソース領域２０７と、第２の高さＨ２に位置するベースコンタクト領域２０９の高さ関係が逆になっていることである。また、ゲート電極２０６の上面が位置する第３の高さＨ３がソース領域２０７の下側部分（底面）に合わせて、第１の高さＨ１より高くなっていることも、第１の実施形態と異なっている。
【００６５】
第２の実施形態の、ソース電極を除いた平面図は、図２と同様であり、トレンチが半導体基板表面においてストライプ状にレイアウトされ、その延設方向に、ソース領域を含む第１の領域とベースコンタクト領域を含む第２の領域が交互に配置されている。
【００６６】
図１５は、図１４の第１の領域２１４と第２の領域２１５を含んだＤ−Ｄ’における断面の様子を示した図である。
ベースコンタクト領域２０９は、第１の領域２１４において、第１の高さＨ１に位置する第１の表面に形成され、ベース領域２０３の底面を越えない位置までの深さを有し、その側面及び底面は、ベース領域２０３に接している。
【００６７】
ソース領域２０７は、第２の領域２１５において、第２の高さＨ２に位置する第１の表面に形成され、少なくとも図示しない第３の高さＨ３に達する一様な深さを有し、その底面は、ベース領域２０３に接している。
ソース電極２１１は、異なる高さの第１の表面と第２の表面に接して半導体基板２２０上に設けられ、ソース領域２０７とベースコンタクト領域２０９にソース電位を供給している。
【００６８】
図１５に示すように、第２の実施形態においても、ソース領域２０７とベースコンタクト領域２０９を縦方向に離間させることによって、チップ面積の増加を伴わずに図１６の不確定領域５３０のような領域の形成を抑制することができる。
【００６９】
第２の実施形態の図１５においては、ベースコンタクト領域２０９は、ソース領域２０７よりも深い領域のベース領域２０３の中に埋め込まれているので、ベース領域２０３に対するソース電位の固定効果が大きい。そのため、ＮＰＮ寄生バイポーラトランジスタ動作の抑制効果が高い。それにより、ベースコンタクト領域２０９の幅を削減し、ソース領域２０７の幅を増やしてトレンチ延設方向のチャネル形成密度を高め、オン抵抗の低減を行っても、ＭＯＳＦＥＴ動作の安定性は損なわれない。
【００７０】
以上述べたように、第２の実施形態は、ソース領域２０７とベースコンタクト領域２０９を縦方向に離間する構成とする事で、ソース領域２０７とベースコンタクト領域２０９との間の接合部分の不確定領域を抑制できるので、トレンチ延設方向のサイズを縮小できる。
【００７１】
さらに、狭めたベースコンタクト領域２０９の幅の分、ソース領域２０７の幅を広げチャネルを形成させることができるので、トレンチ延設方向のチャネル形成密度を高め、トランジスタのオン抵抗を低減できる。一方、不確定領域の発生の抑制は、寄生バイポーラトランジスタの動作を抑制し、ＭＯＳＦＥＴ動作の安定化を実現できる。またこのような半導体基板２２０の局所的なエッチングによる段差は、アンカー効果によりソース電極２１１の密着性を向上させ、長期信頼性の確保を実現する。
【００７２】
以上述べた、第１の実施形態と第２の実施形態の構造は、これまで例として述べた縦型ＮチャネルＭＯＳＦＥＴに限定されるものではなく、導電型の極性を変える事で、縦型ＰチャネルＭＯＳＦＥＴにも適用することは言うまでもない。さらに、高濃度領域を、ドリフト領域と逆導電型することで、絶縁ゲートバイポーラトランジスタにも本実施形態を適用することができる。
【００７３】
また、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。例えば、本実施形態においてはトレンチのレイアウトを直線的なストライプ状であるとしたが、必ずしも直線である必要なく、一方向に伸びるトレンチの形状であれば、本発明を適用することが可能である。
【符号の説明】
【００７４】
１０１、２０１  高濃度領域
１０２、２０２  ドリフト領域
１０３、２０３  ベース領域
１０４、２０４  トレンチ
１０５、２０５  ゲート絶縁膜
１０６、２０６  ゲート電極
１０７、２０７、５０７  ソース領域
１０８  高濃度Ｐ型不純物層
１０９、２０９、５０９  ベースコンタクト領域
１１０、２１０  絶縁膜
１１１  ソース電極
１１２  ドレイン電極
１１３  フォトレジスト
１１４、２１４  第１の領域
１１５、２１５  第２の領域
１２０、２２０  半導体基板
１２１、２２１  ドレイン層
５３０  不確定領域
Ｈ１  第１の高さ
Ｈ２  第２の高さ
Ｈ３  第３の高さ
Ｉ１  Ｐ型不純物注入
Ｉ２  Ｎ型不純物注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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