(57)【要約】      （修正有）【課題】電流コラプスを抑制するとともに、リーク電流を低減させることができ、信頼性低下を抑制することができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１０は、窒化物系半導体層１７と、窒化物系半導体層１７と接する第１の電極２１と、窒化物系半導体層１７と接する第２の電極２０と、第１の電極２１と電気的に接続し、第２の電極２０とは離間し、窒化物系半導体層１７と接するｐ型金属酸化物半導体から成る補助膜２３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化物系半導体層と、
前記窒化物系半導体層と接する第１の電極と、
前記窒化物系半導体層と接する第２の電極と、
前記第１の電極と電気的に接続し、前記第２の電極とは離間し、前記窒化物系半導体層と接するｐ型金属酸化物半導体から成る補助膜と
を備えたものであることを特徴とする半導体装置。
【請求項２】
窒化物系半導体層と、
前記窒化物系半導体層と接する第１の電極と、
前記窒化物系半導体層と接する第２の電極と、
前記第１の電極と電気的に接続し、前記第２の電極とは離間し、前記窒化物系半導体層と接するｐ型のニッケル酸化物又はｐ型の銅酸化物から成る補助膜と
を備えたものであることを特徴とする半導体装置。
【請求項３】
前記窒化物系半導体層は、第１の窒化物系半導体層と、前記第１の窒化物系半導体層上の第２の窒化物系半導体層と、前記第１の窒化物系半導体層と前記第２の窒化物系半導体層の界面近傍に設けられた２次元電子ガス層とを含み、
前記第１の電極は前記第２の電極よりも高電位となる電極であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１の電極の一部が前記第２の窒化物系半導体層を貫通して前記第１の窒化物系半導体層に達していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の電極と前記第２の電極との間を流れる主電流を制御する制御電極を更に備え、
前記補助膜は前記第１の電極と前記制御電極との間に形成され、前記制御電極から離間したものであることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記補助膜は前記第１の電極と接しているものであることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記補助膜は前記第１の電極の周りを取り囲むように設けられたものであることを特徴とする請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記補助膜の抵抗値は、前記第１の電極及び前記第２の電極の抵抗値よりも大きいものであることを特徴とする請求項１から請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記補助膜の少なくとも一部が、前記窒化物系半導体層内に設けられた溝上に設けられたものであることを特徴とする請求項１から請求項８のいずれか１項に記載の半導体装置。
【請求項１０】
前記補助膜の少なくとも一部が、前記窒化物系半導体層内に間隔をあけて周期的に設けられた溝上に設けられたものであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
窒化物系半導体層と接する第１の電極及び第２の電極を形成する工程と、
前記第１の電極と電気的に接続し、前記第２の電極とは離間し、前記窒化物系半導体層と接するｐ型のニッケル酸化物又はｐ型の銅酸化物から成る補助膜を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるＩＩＩ−Ｖ族窒化物系化合物半導体、いわゆる窒化物半導体が注目を集めている。窒化物半導体は、一般式がＩｎxＧａyＡｌ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される、ＩＩＩ族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）とからなる化合物半導体である。窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、ドーピングなしの状態においても自発分極又はピエゾ分極によって高濃度の２次元電子ガス層が接合界面に発生するという特徴がある。この高濃度の２次元電子ガス層をキャリアとして用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が、高周波用及び大電力用のデバイスとして注目を集めている。
【０００３】
しかしながら、窒化物半導体を用いたＦＥＴには電流コラプスと呼ばれる現象が生じやすい。電流コラプスとは、一旦デバイスをオフ状態とした後、再びオン状態とする際に電流が一定時間流れにくくなる現象である。電流コラプスの特性が悪いと高速なスイッチングが困難となり、デバイスの動作に極めて深刻な問題が生じる。
【０００４】
特許文献１では、ＦＥＴのドレイン近傍にｐ型窒化物半導体層（例えば、ｐ型ＧａＮ層）を設け、ｐ型窒化物半導体層とドレインを電気的に接続し、ｐ型窒化物半導体層から、ホール注入することで電流コラプスの原因となる半導体層中にトラップされた電子を中和し、電流コラプスを抑制している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５６１８５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のＦＥＴでは、ｐ型窒化物半導体層をバリア層（電子供給層）上に部分的に形成するため、ドライエッチング（所望の領域以外のｐ型窒化物半導体層を除去するためのドライエッチング）、エピタキシャル再成長（ｐ型窒化物半導体層を形成するためのエピタキシャル成長）等の工程が必要になる。このため、ドライエッチング工程でのバリア層へのダメージによるリーク電流の増加、電流コラプスの悪化、信頼性低下などが起こり得るという問題があった。
【０００７】
本発明は、上記問題点に鑑みてなされたものであって、電流コラプスを抑制するとともに、リーク電流を低減させることができ、信頼性低下を抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、窒化物系半導体層と、前記窒化物系半導体層と接する第１の電極と、前記窒化物系半導体層と接する第２の電極と、前記第１の電極と電気的に接続し、前記第２の電極とは離間し、前記窒化物系半導体層と接するｐ型金属酸化物半導体から成る補助膜とを備えたものであることを特徴とする半導体装置を提供する。
【０００９】
このように、ｐ型金属酸化物半導体の補助膜をドレイン電極と電気的に接続することで、ｐ型金属酸化物半導体から、ホール注入することで電流コラプスの原因となる窒化物系半導体層にトラップされた電子を中和し、電流コラプスを抑制し、リーク電流を低減することができる。また、このように、補助膜として、ｐ型窒化物半導体の代わりに、ｐ型金属酸化物半導体を使用することで、補助膜をスパッタリング等により比較的低温で形成することができるので、フォトレジスト膜等を用いたリフトオフ法により補助膜を所望の領域に部分的に形成でき、ドライエッチング工程を削除することができる。これにより、半導体装置の作製が容易となるとともに、窒化物系半導体層に与えるダメージを低減したプロセスとなり、結晶欠陥の発生を抑制できる。このため、リーク電流を低下させることができ、電流コラプス現象をより効果的に抑制でき、信頼性の低下を向上させることができる。
【００１０】
上記目的を達成するために、本発明はまた、窒化物系半導体層と、前記窒化物系半導体層と接する第１の電極と、前記窒化物系半導体層と接する第２の電極と、前記第１の電極と電気的に接続し、前記第２の電極とは離間し、前記窒化物系半導体層と接するｐ型のニッケル酸化物又はｐ型の銅酸化物から成る補助膜とを備えたものであることを特徴とする半導体装置を提供する。
【００１１】
このように、ｐ型のニッケル酸化物又はｐ型の銅酸化物の補助膜をドレイン電極と電気的に接続することで、ｐ型金属酸化物半導体から、ホール注入することで電流コラプスの原因となる窒化物系半導体層にトラップされた電子を中和し、電流コラプスを抑制し、リーク電流を低減することができる。また、このように、補助膜として、ｐ型窒化物半導体の代わりに、ｐ型のニッケル酸化物又はｐ型の銅酸化物を使用することで、補助膜をスパッタリング等により比較的低温で形成することができるので、フォトレジスト膜等を用いたリフトオフ法により補助膜を所望の領域に部分的に形成でき、ドライエッチング工程を削除することができる。これにより、半導体装置の作製が容易となるとともに、窒化物系半導体層に与えるダメージを低減したプロセスとなり、結晶欠陥の発生を抑制できる。このため、リーク電流を低下させることができ、電流コラプスをより効果的に抑制でき、信頼性を向上させることができる。
【００１２】
上記目的を達成するために、本発明の製造方法は、窒化物系半導体層と接する第１の電極及び第２の電極を形成する工程と、前記第１の電極と電気的に接続し、前記第２の電極とは離間し、前記窒化物系半導体層と接するｐ型のニッケル酸化物又はｐ型の銅酸化物から成る補助膜を形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【００１３】
本発明の半導体装置の製造方法によれば、ｐ型のニッケル酸化物又はｐ型の銅酸化物の補助膜をドレイン電極と電気的に接続することで、ｐ型金属酸化物半導体から、ホール注入することで電流コラプスの原因となる窒化物系半導体層にトラップされた電子を中和し、電流コラプスを抑制し、リーク電流を低減することができる。また、このように、補助膜として、ｐ型窒化物半導体の代わりに、ｐ型のニッケル酸化物又はｐ型の銅酸化物を使用することで、補助膜をスパッタリング等により比較的低温で形成することができるので、フォトレジスト膜等を用いたリフトオフ法により補助膜を所望の領域に部分的に形成でき、ドライエッチング工程を削除することができる。これにより、半導体装置の作製が容易となるとともに、窒化物系半導体層に与えるダメージを低減したプロセスとなり、結晶欠陥の発生を抑制できる。このため、リーク電流を低下させることができ、電流コラプスをより効果的に抑制でき、信頼性を向上させることができる。
【発明の効果】
【００１４】
以上のように、本発明の半導体装置及びその製造方法によれば、ｐ型金属酸化物半導体の補助膜をドレイン電極と電気的に接続することで、ｐ型金属酸化物半導体から、ホール注入することで電流コラプスの原因となる窒化物系半導体層にトラップされた電子を中和し、電流コラプスを抑制し、リーク電流を低減することができる。また、本発明の半導体装置及びその製造方法によれば、補助膜としてｐ型金属酸化物半導体を使用することで、補助膜をスパッタリング等により比較的低温で形成することができるので、フォトレジスト膜等を用いたリフトオフ法により補助膜を所望の領域に部分的に形成でき、ドライエッチング工程を削除することができる。これにより、半導体装置の作製が容易となるとともに、窒化物系半導体層に与えるダメージを低減したプロセスとなり、結晶欠陥の発生を抑制できる。このため、リーク電流を低下させることができ、電流コラプス現象をより効果的に抑制でき、信頼性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態の半導体装置を示す概略断面図である。
【図２】本発明の第１実施形態の半導体装置の製造方法を示す工程フローである。
【図３】本発明の第２実施形態の半導体装置を示す概略断面図である。
【図４】本発明の第３実施形態の半導体装置を示す概略断面図及び上面図である。
【図５】本発明の第４実施形態の半導体装置を示す概略断面図である。
【図６】本発明の第３実施形態の半導体装置の製造方法を示す工程フローである。
【図７】本発明の第５実施形態の半導体装置を示す概略断面図及び上面図である。
【図８】本発明の第５実施形態の半導体装置の第１の変形例を示す概略断面図である。
【図９】本発明の第５実施形態の半導体装置の第２の変形例を示す上面図である。
【図１０】本発明の第５実施形態の半導体装置の第３の変形例を示す上面図である。
【図１１】本発明の第５実施形態の半導体装置の第４の変形例を示す上面図である。
【図１２】本発明の第６実施形態の半導体装置を示す概略断面図及び上面図である。
【発明を実施するための形態】
【００１６】
前述のように、従来技術では、ＦＥＴのドレイン近傍にｐ型窒化物半導体層を設け、ｐ型窒化物半導体層とドレインを電気的に接続し、ｐ型窒化物半導体層から、ホール注入することで半導体層中の電子を中和し、電流コラプスを抑制していた。
しかしながら、従来のＦＥＴでは、ｐ型窒化物半導体層をバリア層上のゲート電極やソース電極から離間させる必要があり、ｐ型窒化物半導体層をバリア層上に部分的に形成するため、ドライエッチング、エピタキシャル再成長等の工程が必要になるため、ドライエッチング工程でのバリア層へのダメージによるリーク電流の増加、電流コラプスの悪化、信頼性低下などが起こり得るという問題があった。
【００１７】
そこで、本発明者は、電流コラプスを抑制するとともに、リーク電流を低減させることができ、信頼性低下を抑制することができる半導体装置及びその製造方法について鋭意検討を重ねた。
【００１８】
その結果、本発明者は、補助膜として、ｐ型窒化物半導体の代わりに、ｐ型金属酸化物半導体を使用することで、補助膜をスパッタリング等により比較的低温で形成することができるので、フォトレジスト膜等を用いたリフトオフ法により補助膜を所望の領域に部分的に形成でき、ドライエッチング工程を削除することができ、これにより、半導体装置の作製が容易となるとともに、窒化物系半導体層に与えるダメージを低減し、結晶欠陥の発生を抑制できる。このため、リーク電流を低下させることができ、電流コラプスをより効果的に抑制でき、信頼性低下を抑制することができることを見出し、本発明を完成させた。
【００１９】
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
【００２０】
まず、本発明の第１実施形態の半導体装置について、図１を参照しながら、説明する。
【００２１】
図１は本発明の第１実施形態の半導体装置を示す概略断面図である。図１の半導体装置１０は、窒化物系半導体からなるバリア層１７と、バリア層１７と接するドレイン電極（第１の電極）２１と、バリア層１７と接するソース電極（第２の電極）２０と、ドレイン電極（第１の電極）２１と電気的に接続し、ソース電極（第２の電極）２０とは離間し、バリア層１７と接するｐ型金属酸化物半導体から成る補助膜２３とを備えている。補助膜２３は、例えば、ｐ型のニッケル酸化物又はｐ型の銅酸化物とすることができる。
【００２２】
ここで、半導体装置１０は、さらに、基板１４と、基板１４上に設けられた窒化物系半導体からバッファ層１５と、バッファ層１５上に設けられた窒化物系半導体からなるチャネル層１６とを有することができ、バリア層１７をチャネル層１６上に設けることができる。なお、チャネル層１６内には、バリア層（第２の窒化物系半導体層）１７とチャネル層（第１の窒化物系半導体層）１６との界面近傍に２次元電子ガス層１８が平面的に広がるように形成されている。チャネル層１６内に２次元電子ガス層１８が形成されていることで、ＦＥＴのオン抵抗を低減させることができる。
【００２３】
基板１４は、例えば、シリコン基板又はＳｉＣ基板とすることができ、チャネル層１６は、例えば、ＧａＮ層とすることができ、バリア層１７は、例えば、ＡｌＧａＮ層とすることができる。また、バッファ層１５は、例えば、組成の異なる窒化物系半導体層の積層構造とすることができる。
【００２４】
本発明の第１実施形態の半導体装置１０では、ドレイン電極２１と補助膜２３とを配線２５を用いて電気的に接続している。配線２５はドレイン電極２１と同じ材料又は補助膜２３と同じ材料であってもよいし、これらと異なる材料であってもよい。
ドレイン電極（第１の電極）２１は、ソース電極（第２の電極）２０よりも高電位が印加される。
【００２５】
ドレイン電極（第１の電極）２１とソース電極（第２の電極）２０との間を流れる主電流を制御するゲート電極（制御電極）２２を更に備え、補助膜２３はドレイン電極（第１の電極）２１とゲート電極（制御電極）２２との間に形成され、ゲート電極（制御電極）２２から離間したものであることが好ましい。このように補助膜２３がゲート電極（制御電極）２２から離間していることで、補助膜２３とゲート電極（制御制御電）２２との間のリーク電流を低減することができる。
【００２６】
補助膜２３の抵抗値は、ドレイン電極（第１の電極）２１及びソース電極（第２の電極）２０の抵抗値よりも大きいものであることが好ましい。なお、ここで言う抵抗値とは、具体的には、例えば、抵抗率とすることができる。補助膜２３の抵抗値がドレイン電極（第１の電極）２１及びソース電極（第２の電極）２０の抵抗値よりも大きいものであれば、ドレイン電極２１とソース電極２０との間の距離よりも補助電極２３とソース電極２０との間の距離を短くしてもリーク電流の増加を抑制できる。これにより、ドレイン電極２０の面積とチップサイズの小型化を確保しつつ、補助膜を設けることができる。逆を言えば、補助膜を広くして電流コラプス現象を抑制しつつ、小型でドレイン電極の面積を確保することができる。また、補助膜２３を介した電流パスに起因するＦＥＴの特性の変動を抑制することができる。
【００２７】
また、本発明の第１実施形態の半導体装置１０において、バリア層１７を通常より厚めに形成することで、補助膜２３が形成されたドレイン電極２１近傍の領域における２次元電子ガス層１８が減少することを抑制することができ、ＦＥＴのオン抵抗の増加を抑制することができる。
【００２８】
上記で説明した本発明の第１実施形態の半導体装置によれば、ｐ型金属酸化物半導体の補助膜がホール注入することで、電流コラプスの原因となる窒化物系半導体層（バリア層）の表面等にトラップされた電子を中和し、電流コラプスを抑制することができる。また、補助膜として、ｐ型窒化物半導体の代わりに、ｐ型金属酸化物半導体を使用することで、補助膜をスパッタリング等により比較的低温で形成することができるので、フォトレジスト膜等を用いたリフトオフ法により補助膜を所望の領域に部分的に形成でき、ドライエッチング工程を削除することができる。これにより、半導体装置の作製が容易となるとともに、補助膜形成時のバリア層等へのダメージが少ないプロセスとなり、補助膜を設けたことによるバリア層の結晶欠陥の増加を抑制できる。このため、リーク電流を低下させることができ、電流コラプス現象をより効果的に抑制でき、信頼性を向上させることができる。
【００２９】
ここで、本発明の第１実施形態の半導体装置の製造方法を示す工程フローを説明する。
まず、図２（ａ）に示すように、既知の方法（例えば、有機金属気相成長法）により、チャネル層１６上にバリア層１７を形成する。そして、バリア層１７上にドレイン電極（ドレインオーミック電極）２１及びソース電極（ソースオーミック電極）２０を形成する。なお、図２において、チャネル層１６より下層の基板１４及びバッファ層１５は省略されている。その後、図２（ｂ）に示すように、既知の方法（例えば、フォトリソグラフィー法）により、補助膜形成領域２９及びゲート形成領域３０以外の領域に、フォトレジスト膜２４を形成する。
次に、図２（ｃ）に示すように、スパッタリング法により、ｐ型金属酸化物半導体膜２７を形成する。ｐ型金属酸化物半導体膜２７は、例えば、ｐ型のニッケル酸化物（例えば、ＮｉＯ膜等のＮｉＯｘ膜）又はｐ型の銅酸化物（例えば、ＣｕＯ膜等のＣｕＯｘ膜）とすることができる。ここで、ｐ型金属酸化物半導体膜２７は、エピタキシャル成長により形成されるｐ型窒化物半導体膜とは異なり、スパッタリング法等により比較的低温で形成することができるので、ｐ型金属酸化物半導体膜２７の形成時にフォトレジスト膜２４は十分耐えることができる。
次に、図２（ｄ）に示すように、リフトオフ法により、補助膜形成領域２９及びゲート形成領域３０以外の領域のｐ型金属酸化物半導体膜２７を除去する。具体的には、既知の方法によりフォトレジスト膜２４を除去することで、フォトレジスト膜２４上に形成されたｐ型金属酸化物半導体膜２７を除去する。これにより、ｐ型金属酸化物半導体から成る補助膜２３、及び、ｐ型金属酸化物半導体から成るゲート電極２２を形成する。
上記のようにして、図１に示す本発明の第１実施形態の半導体装置１０を製造することができる。
上記で図２を用いて説明したように、本発明の半導体装置では補助膜２３がｐ型金属酸化物半導体から成るものであり、スパッタリング法等により比較的低温で形成することができるので、フォトレジスト膜等を用いたリフトオフ法により補助膜を所望の領域に部分的に形成でき、従来は必要であったドライエッチング工程を削除することができる。これにより、半導体装置の作製が容易となるとともに、ダメージレスのプロセスとなり、結晶欠陥の発生を抑制できる。このため、リーク電流を低下させることができ、電流コラプス現象をより効果的に抑制でき、信頼性を向上させることができる。
【００３０】
次に、本発明の第２実施形態の半導体装置について、図３を参照しながら、説明する。
【００３１】
図３は本発明の第２実施形態の半導体装置を示す概略断面図である。図３の半導体装置１１は、図１に示す本発明の第１実施形態の半導体装置とほぼ同様の構成であるが、補助膜２３がドレイン電極２１と接している点、及び、ドレイン電極２１の一部がバリア層（第２の窒化物系半導体層）１７を貫通してチャネル層（第１の窒化物系半導体層）１６に達し、ドレイン電極２１の少なくとも一部が２次元電子ガス層１８と接している点で、本発明の第１実施形態の半導体装置と異なっている。なお、図３で示すようにソース電極２０もドレイン電極２１と同様にその一部がバリア層１７を貫通してチャネル層１６に達することが好ましい。本発明の第２実施形態の半導体装置においても、本発明の第１実施形態の半導体装置及びその製造方法と同様の効果を得ることができる。
【００３２】
本発明の第２実施形態の半導体装置においては、さらに、補助膜２３がドレイン電極２１と接しているので、電子が比較的トラップされ易いドレイン電極（第１の電極）２１の近傍の窒化物半導体層の領域において、トラップされた電子を中和することができ、電流コラプス現象をより効果的に抑制することができる。
【００３３】
また、本発明の第２実施形態の半導体装置においては、ドレイン電極２１の一部がバリア層１７を貫通してチャネル層１６内へと延びるように設けられているので、ドレイン電極２１がバリア層１７を介さずにチャネル層１６に接することができ、これにより、ＦＥＴのオン抵抗を低減させることができる。
【００３４】
次に、本発明の第３実施形態の半導体装置について、図４を参照しながら、説明する。
【００３５】
図４（ａ）は本発明の第３実施形態の半導体装置を示す概略断面図であり、図４（ｂ）は図４（ａ）の上面図である。図４の半導体装置１２は、図３に示す本発明の第２実施形態の半導体装置とほぼ同様の構成であるが、補助膜２３がドレイン電極２１の周りを取り囲むように設けられている点で、本発明の第２実施形態の半導体装置と異なっている。本発明の第３実施形態の半導体装置においても、本発明の第２実施形態の半導体装置と同様の効果を得ることができる。ここで、補助電極（補助膜）２３が周りを取り囲むとは完全に囲む場合に限らず、周期的に間隔を開けて取り囲むように配置する場合も含まれる。また、図４（ｂ）において、ソース電極２０がドレイン電極２１よりも外側に設けられているが、ドレイン電極２１がソース電極２０よりも外側に設けられていても良い。この場合、補助膜２３はドレイン電極２１よりも内側でリング状に囲むように設けられることは言うまでもない。
【００３６】
本発明の第３実施形態の半導体装置においては、さらに、補助膜２３がドレイン電極２１を取り囲むように設けられているので、ドレイン電極２１に隣接した領域に、より広い面積の補助膜２３を設けることができ、これにより、より効率的に電流コラプス現象を抑制することができる。
【００３７】
次に、本発明の第４実施形態の半導体装置について、図５を参照しながら、説明する。
【００３８】
図５は本発明の第４実施形態の半導体装置を示す概略断面図である。図５の半導体装置１３は、図４に示す本発明の第３実施形態の半導体装置とほぼ同様の構成であるが、ドレイン電極２１の一部が補助膜２３の上面上に設けられている点で、本発明の第３実施形態の半導体装置と異なっている。本発明の第４実施形態の半導体装置においても、本発明の第３実施形態の半導体装置と同様の効果を得ることができる。
【００３９】
本発明の第４実施形態の半導体装置においては、さらに、ドレイン電極２１の一部がソース電極２０側に補助膜２３よりも短い長さで補助膜２３の上面上に設けられているので、ドレイン電極２１の上面の面積を広くすることができる。
【００４０】
次に、本発明の第３実施形態の半導体装置の製造方法について、図６を参照しながら、説明する。
【００４１】
図６は、本発明の第３実施形態の半導体装置の製造方法を示す工程フローである。なお、図６において、チャネル層１６より下層の基板１４及びバッファ層１５は省略されている。また、図６においては、キャップ層１９がバリア層１７の上に設けられているが、キャップ層１９は設けなくてもよい。
【００４２】
まず、図６（ａ）に示すように、既知の方法（例えば、有機金属気相成長法）により、チャネル層１６上にバリア層１７を形成し、バリア層１７上にキャップ層１９を形成し、エピタキシャル基板２８を作製する。そして、作製したエピタキシャル基板２８にチャネル層１６に達する溝を堀り、ドレイン電極（ドレインオーミック電極）２１及びソース電極（ソースオーミック電極）２０を溝内に形成する。その後、ゲート電極形成用の溝２６を形成する。ここで、チャネル層１６は、例えば、ＧａＮ層とすることができ、バリア層１７は、例えば、ＡｌＧａＮ層とすることができ、キャップ層１９は、例えば、ＧａＮ層とすることができる。
【００４３】
次に、図６（ｂ）に示すように、既知の方法（例えば、フォトリソグラフィー法）により、補助膜形成領域２９及びゲート形成領域３０以外の領域に、フォトレジスト膜２４を形成する。
【００４４】
次に、図６（ｃ）に示すように、スパッタリング法により、ｐ型金属酸化物半導体膜２７を形成する。ｐ型金属酸化物半導体膜２７は、例えば、ｐ型のニッケル酸化物（例えば、ＮｉＯ膜等のＮｉＯｘ膜）又はｐ型の銅酸化物（例えば、ＣｕＯ膜等のＣｕＯｘ膜）とすることができる。ここで、ｐ型金属酸化物半導体膜２７は、エピタキシャル成長により形成されるｐ型窒化物半導体膜とは異なり、スパッタリング法等により比較的低温で形成することができるので、ｐ型金属酸化物半導体膜２７の形成時にフォトレジスト膜２４は十分耐えることができる。
【００４５】
次に、図６（ｄ）に示すように、リフトオフ法により、補助膜形成領域２９及びゲート形成領域３０以外の領域のｐ型金属酸化物半導体膜２７を除去する。具体的には、既知の方法によりフォトレジスト膜２４を除去することで、フォトレジスト膜２４上に形成されたｐ型金属酸化物半導体膜２７を除去する。これにより、ｐ型金属酸化物半導体から成る補助膜２３、及び、ｐ型金属酸化物半導体から成るゲート電極２２を形成する。
【００４６】
上記のようにして、図４に示す本発明の第３実施形態の半導体装置１２を製造することができる。
上記で図６を用いて説明したように、本発明の半導体装置では補助膜２３がｐ型金属酸化物半導体から成るものであり、スパッタリング法等により比較的低温で形成することができるので、フォトレジスト膜等を用いたリフトオフ法により補助膜を所望の領域に部分的に形成でき、従来は必要であったドライエッチング工程を削除することができる。これにより、半導体装置の作製が容易となるとともに、ダメージレスのプロセスとなり、結晶欠陥の発生を抑制できる。このため、リーク電流を低下させることができ、電流コラプス現象をより効果的に抑制でき、信頼性を向上させることができる。
【００４７】
次に、本発明の第５実施形態の半導体装置について、図７−１１を参照しながら、説明する。
【００４８】
図７（ａ）は本発明の第５実施形態の半導体装置を示す概略断面図であり、図７（ｂ）は図７（ａ）の上面図である。なお、図７（ｂ）はドレイン電極２１近傍の領域の上面を示すものであり、また、後述する絶縁膜３２、及び絶縁膜３２上に設けられたドレイン電極２１の一部は省略されている。
図７の半導体装置４０は、図３に示す本発明の第２実施形態の半導体装置とほぼ同様の構成であるが、ゲート電極２２の一部がバリア層１７に設けられた溝内に設けられている点、補助膜２３及びドレイン電極２１上に絶縁膜３２が設けられ、ドレイン電極２１の一部が絶縁膜３２上にも設けられている点、及び、補助膜２３の一部が、バリア層１７を貫通しチャネル層１６に達する溝３１内に設けられている点で、本発明の第２実施形態の半導体装置と異なっている。ここで、絶縁膜３２は、例えば、ＳｉＯ２膜、又はＳｉＮ膜とすることができる。なお、図７の半導体装置４０において、補助膜２３の一部が設けられている溝３１の上から見た形状は円形であり、また、補助膜２３の一部が設けられている溝３１はドレイン電極２１とゲート電極２２との間の領域においてドレイン電極２１が窒化物半導体層上を延伸する方向に間隔をあけて周期的に設けられている（図７（ｂ）参照）。本発明の第５実施形態の半導体装置においても、本発明の第２実施形態の半導体装置と同様の効果を得ることができる。
【００４９】
本発明の第５実施形態の半導体装置においては、さらに、補助膜２３の一部が、バリア層１７を貫通しチャネル層１６に達する溝３１内に設けられているので、ＦＥＴのオン抵抗の増加を抑制させながら、ホールの注入効率を向上させることができる。すなわち、補助膜２３がバリア層１７上に設けられている場合には、ホールの注入効率が悪い。注入効率を上げるためバリア層１７を薄くすると２次元電ガス層１８の濃度が下がり、ＦＥＴのオン抵抗が高くなる。そこで、補助膜２３の一部を、少なくともバリア層１７内に設けられた溝３１内に設けることで、溝３１の領域ではホール注入効率を上げることができるとともに、溝３１以外の領域では、バリア層１７の厚さが薄くならないので、２次元電ガス層１８の濃度が下がることはなく、ＦＥＴのオン抵抗の増加を抑制させることができる。
つまり、補助膜２３の一部が設けられている溝３１が間隔をあけて周期的に設けられているので、溝３１が設けられていない部分は良好に電流を流すことができる。それゆえ、半導体装置がオン時にドレイン・ソース間に流れる電流が減少することを低減することができる。
【００５０】
図８は本発明の第５実施形態の半導体装置の第１の変形例を示す概略断面図である。図８の半導体装置４０’では、補助膜２３の一部が設けられている溝３１がバリア層１７を貫通せずにチャネル層１６に達していないけれども、図７の半導体装置４０と同様に、溝３１の領域ではバリア層１７を薄くすることでホール注入効率を上げることができるとともに、溝３１以外の領域では、バリア層１７の厚さが薄くならないので、２次元電子ガス層１８の濃度が下がることはなく、ＦＥＴのオン抵抗の増加を抑制させることができる。
【００５１】
図９は本発明の第５実施形態の半導体装置の第２の変形例を示す上面図である。図９は図７（ｂ）と同様にドレイン電極２１近傍の領域の上面を示すものであり、絶縁膜３２、及び絶縁膜３２上に設けられたドレイン電極２１の一部は省略されている。図９の半導体装置においては、補助膜２３の一部が設けられている溝３１の上から見た形状は長方形であり、また、補助膜２３の一部が設けられている溝３１はドレイン電極２１と接している。
なお、溝３１の上から見た形状は、例えば、六角形等様々な形状とすることもできる。
図９の半導体装置においては、補助膜２３の一部が設けられている溝３１がドレイン電極２１と接しているので、電子がトラップしやすいドレイン電極２１近傍の窒化物系半導体層内においても、より効果的にホール注入させることができ、電流コラプスを低減することができる。
【００５２】
図１０は本発明の第５実施形態の半導体装置の第３の変形例を示す上面図である。図１０も図７（ｂ）と同様にドレイン電極２１近傍の領域の上面を示すものであり、絶縁膜３２、及び絶縁膜３２上に設けられたドレイン電極２１の一部は省略されている。図１０の半導体装置は、図９の半導体装置とほぼ同様の構成であるが、補助膜２３が間隔をあけて周期的に設けられている点で異なっている。
図１０の半導体装置においては、ドレイン電極２１とゲート電極２２との間の領域で溝３１及び補助膜２３はドレイン電極２１が窒化物半導体層上を延伸する方向に間隔をあけて周期的に設けられているので、溝３１が設けられていない部分は良好に電流を流すことができる。それゆえ、半導体装置がオン時にドレイン・ソース間に流れる電流が減少することを低減することができる。
【００５３】
図１１は本発明の第５実施形態の半導体装置の第４の変形例を示す上面図である。図１１も図７（ｂ）と同様にドレイン電極２１近傍の領域の上面を示すものであり、絶縁膜３２、及び絶縁膜３２上に設けられたドレイン電極２１の一部は省略されている。図１１の半導体装置においては、補助膜２３の一部が設けられている溝３１の上から見た形状は長方形であり、また、補助膜２３の一部が設けられている溝３１はドレイン電極２１から離間しており、補助膜２３の上から見た形状は櫛型状である。
図１１の半導体装置においても本発明の第２実施形態の半導体装置と同様の効果を得ることができる。
【００５４】
次に、本発明の第６実施形態の半導体装置について、図１２を参照しながら、説明する。
【００５５】
図１２（ａ）は本発明の第６実施形態の半導体装置を示す概略断面図であり、図１２（ｂ）は図１２（ａ）の上面図である。なお、図１２（ｂ）はドレイン電極２１近傍の領域の上面を示すものであり、また、絶縁膜３２、及び絶縁膜３２上の配線２５は省略されている。図１２の半導体装置４１は図７に示す本発明の第５実施形態の半導体装置とほぼ同様の構成であるが、溝３１の上から見た形状が長方形である点、補助膜２３が間隔をあけて周期的に設けられている点、及び、補助膜２３がドレイン電極２１から離間していて、補助膜２３とドレイン電極２１は配線２５によって電気的に接続されている点で本発明の第５実施形態の半導体装置と異なっている。ここで、補助膜２３及びドレイン電極２１は絶縁膜３２に設けられた開口部を介して配線２５に接続されている（図１２（ａ）参照）。なお、図１２の半導体装置４１では、補助膜２３の一部が設けられている溝３１がバリア層１７を貫通せずにチャネル層１６に達していない構成になっているが、補助膜２３の一部が設けられている溝３１がバリア層１７を貫通してチャネル層１６に達する構成としてもよい。本発明の第６実施形態の半導体装置においても、本発明の第５実施形態の半導体装置と同様の効果を得ることができる。
【００５６】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【００５７】
１０、１１、１２、１３、４０、４０’、４１…半導体装置、  １４…基板、
１５…バッファ層、  １６…チャネル層（第１の窒化物系半導体層）、
１７…バリア層（第２の窒化物系半導体層）、  １８…２次元電子ガス層、
１９…キャップ層、  ２０…ソース電極（第２の電極）、
２１…ドレイン電極（第１の電極）、  ２２…ゲート電極（制御電極）、
２３…補助膜（補助電極）、  ２４…フォトレジスト膜、  ２５…配線、  ２６…溝、
２７…ｐ型金属酸化物半導体膜、  ２８…エピタキシャル基板、
２９…補助電極形成領域、  ３０…ゲート形成領域、  ３１…溝、  ３２…絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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