(57)【要約】【課題】光学スイッチに含まれ得るリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）集積回路（ＩＣ）において、画素間の電圧差によって画素が損傷し得る。この損傷を防止する。【解決方法】本願発明のＬＣＯＳ  ＩＣは複数の画素、列ドライバ及び複数の導電線を備える。画素は画素アレイに配置される。列ドライバは、画素アレイに含まれる画素列に対して複数の信号を供給するように構成される。各導電線は、列ドライバをその画素列の１つの部分の画素に接続する。導電線は、２つ以上の部分の画素に２つ以上の信号を供給可能なように、いくらかの重複する持続時間を有して構成される。【選択図】図２
2018010321.tif 000002
【特許請求の範囲】
【請求項１】
画素アレイに配置されている複数の画素と、
線スイッチと、駆動信号を供給するように構成されている一次回路と、フラッシュ信号を供給するように構成されているフラッシュ回路と、を備える、列ドライバと、
前記列ドライバを前記画素アレイの１つの画素列の第１の部分の画素に接続する第１の導電線と、
前記列ドライバを前記１つの画素列の第２の部分の画素に接続する第２の導電線と、を備え、
前記線スイッチは、
前記駆動信号を前記第１の部分の画素に対し、前記フラッシュ信号を前記第２の部分の画素に対し、いくらかの重複する持続時間を有して供給するように、前記一次回路を前記第１の導電線に、前記フラッシュ回路を前記第２の導電線に接続し、
前記一次回路および前記フラッシュ回路を前記第１の導電線および前記第２の導電線から接続解除し、
前記フラッシュ信号を前記第１の部分の画素に対し、前記駆動信号を前記第２の部分の画素に対し、いくらかの重複する持続時間を有して供給するように、前記フラッシュ回路を前記第１の導電線に、前記一次回路を前記第２の導電線に接続するように構成されており、
前記駆動信号は、前記駆動信号が印可される画素に対して画像を書き込む電圧を含み、
前記フラッシュ信号は、前記第１の部分の画素と前記第２の部分の画素との間の絶対電圧差が７ボルト未満である電圧を含む、リキッド・クリスタル・オン・シリコン集積回路。
【請求項２】
前記第１の部分の画素は前記１つの画素列の偶数行に位置する画素を含み、
前記第２の部分の画素は前記１つの画素列の奇数行に位置する画素を含む、請求項１に記載のリキッド・クリスタル・オン・シリコン集積回路。
【請求項３】
前記一次回路はサンプル・ホールド回路を備え、
前記サンプル・ホールド回路は、
前記線スイッチに接続されている一次アンプと、
前記一次アンプに対するアナログ・ランプ信号の入力を調整するように構成されているサンプル・スイッチとを備え、前記アナログ・ランプ信号は初期電圧から終止電圧まで変化する、請求項１に記載のリキッド・クリスタル・オン・シリコン集積回路。
【請求項４】
前記一次回路は前記サンプル・スイッチを制御するように構成されているデジタル・コンパレータを備え、前記デジタル・コンパレータは目標カウント信号と、前記アナログ・ランプ信号が前記一次アンプに対して入力されている所定の時間間隔の数を示すランプ・ステップ信号とを受信するように構成されている、請求項３に記載のリキッド・クリスタル・オン・シリコン集積回路。
【請求項５】
前記フラッシュ回路はサンプル・ホールド回路を備え、
前記サンプル・ホールド回路は、
前記線スイッチに接続されているフラッシュ・アンプと、
前記フラッシュ・アンプに対するフラッシュ入力信号の入力を調整するように構成されているフラッシュ・サンプル・スイッチとを備える、請求項１に記載のリキッド・クリスタル・オン・シリコン集積回路。
【請求項６】
前記フラッシュ入力信号はアナログ・ランプ信号を含む、請求項５に記載のリキッド・クリスタル・オン・シリコン集積回路。
【請求項７】
前記フラッシュ回路は、制御信号を受信し、前記フラッシュ・サンプル・スイッチを制御するように構成されているバッファ・アンプをさらに備える、請求項６に記載のリキッド・クリスタル・オン・シリコン集積回路。
【請求項８】
リキッド・クリスタル・オン・シリコン集積回路におけるパイプライン画素信号通信の方法であって、
第１の列に位置し、第１の導電線を介して１つの列ドライバに接続されている第１の画素を含む第１の画素行をイネーブルする工程と、
前記第１の列に位置し、第２の導電線を介して前記１つの列ドライバに接続されている第２の画素を含む第２の画素行をイネーブルする工程と、
前記１つの列ドライバの一次回路を、前記一次回路が駆動信号を前記第１の画素に供給するように、前記第１の導電線を介して前記第１の画素に接続する工程と、
前記駆動信号が供給される期間の少なくとも一部の間、前記１つの列ドライバのフラッシュ回路を、前記フラッシュ回路がフラッシュ信号を前記第２の画素に供給するように、前記第２の導電線を介して前記第２の画素に接続する工程と、
前記一次回路と前記フラッシュ回路とを、前記第１の導電線および前記第２の導電線から接続解除する工程と、を備え、
前記駆動信号は、前記駆動信号が印可される画素に対して画像を書き込む電圧を含み、
前記フラッシュ信号は、前記第１の部分の画素と前記第２の部分の画素との間の絶対電圧差が７ボルト未満である電圧を含む、方法。
【請求項９】
前記駆動信号と前記フラッシュ信号との前記供給に続いて、前記第１の列の第３の画素を含み前記第１の導電線を介して前記１つの列ドライバに接続されている第３の画素行をイネーブルする工程と、
前記第２の画素に対して前記駆動信号を供給する工程と、
前記駆動信号が前記第２の画素に対して供給される期間の少なくとも一部の間、前記第３の画素に対して前記フラッシュ信号を供給する工程とをさらに備える、請求項８に記載のパイプライン画素信号通信の方法。
【請求項１０】
前記駆動信号は、前記第１の画素に書き込まれる第１の目標電圧であり、
前記フラッシュ信号は、前記第２の画素にフラッシュされる第１のフラッシュ信号である、請求項８に記載のパイプライン画素信号通信の方法。
【請求項１１】
前記第１の目標電圧と前記第１のフラッシュ信号との前記供給に続いて、前記第１の列の第３の画素を含む第３の画素行をイネーブルする工程と、
前記第２の画素に第２の目標電圧を書き込む工程と、
前記第２の画素が書き込まれる期間の少なくとも一部の間、前記第３の画素を第２のフラッシュ電圧にフラッシュする工程とをさらに備える、請求項１０に記載のパイプライン画素信号通信の方法。
【請求項１２】
初期電圧から終止電圧まで単調に変化するアナログ・ランプ信号を受信する工程であって、前記第１の目標電圧と前記第２の目標電圧とが前記初期電圧と前記終止電圧との間にある工程と、
前記アナログ・ランプ信号が前記初期電圧と前記第１の目標電圧との間にある時間の少なくとも一部にわたって前記アナログ・ランプ信号をサンプリングすることによって、前記第１の目標電圧を生成する工程と、
前記アナログ・ランプ信号が前記初期電圧と前記第２の目標電圧との間にある時間の少なくとも一部にわたって前記アナログ・ランプ信号をサンプリングすることによって、前記第２の目標電圧を生成する工程とをさらに備える、請求項１１に記載のパイプライン画
素信号通信の方法。
【請求項１３】
リキッド・クリスタル・オン・シリコン・システムにおいて、
列と行とに配置されている複数の画素を含むリキッド・クリスタル・オン・シリコン集積回路であって、各列は、偶数行に位置する画素に接続されている第１の導電線と、奇数行に位置する画素に接続されている第２の導電線とを備える集積回路と、
前記リキッド・クリスタル・オン・シリコン集積回路に対して可変電圧信号を供給するように構成されているドライバ・チップと、
前記画素の列の各々に対する１つの列ドライバを含む複数の列ドライバとを備え、前記複数の列ドライバの各列ドライバは、
前記可変電圧信号から駆動信号を生成するように構成されている一次回路と、
前記可変電圧信号からフラッシュ信号を生成するように構成されているフラッシュ回路と、
線スイッチと、を備え、前記線スイッチは、
前記駆動信号を前記第１の導電線又は前記第２の導電線に対して供給し、
前記一次回路および前記フラッシュ回路を前記第１の導電線および前記第２の導電線から接続解除し、
前記駆動信号の前記供給の間の少なくとも一部において、前記第１の導電線及び前記第２の導電線のうちの他方に対して前記フラッシュ信号を供給するように構成されており、
前記駆動信号は、前記駆動信号が印可される画素に対して画像を書き込む電圧を含み、
前記フラッシュ信号は、前記第１の部分の画素と前記第２の部分の画素との間の絶対電圧差が７ボルト未満である電圧を含む、リキッド・クリスタル・オン・シリコン・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、一般に光学スイッチに関する。特に、例示の実施形態は、光学スイッチに含まれ得るリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）集積回路（ＩＣ）に関する。
【背景技術】
【０００２】
光学ファイバの容量を増加させ、及び／又は双方向伝送を可能にさせるために、信号を運ぶ光は光学ファイバ上で合波され得る。光学スイッチは一般に、その信号を運ぶ光の特定のチャネルについて合波、分波、又は動的ルーティングを行うために使用される。光学スイッチの１つの種類は、特定のチャネルについて、その特定のチャネルの波長に基づいてルーティングを行う波長選択スイッチ（ＷＳＳ）である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
一部のＷＳＳでは、シリコン上の液晶技術は、特定のチャネルの波長を偏向させるディスプレイ・エンジンを作成することに使用される。ＬＣＯＳ技術において、液晶はシリコン・チップの表面に載せられ得る。このシリコン・チップは、反射層によって覆われ得る。例えば、その反射層はアルミニウム化層を含んでもよい。これに加えて、ＬＣＯＳ技術において、ディスプレイ・エンジンは複数の画素を含んでよい。画素に印加される電圧の導入及び変更を通して、それらの画素は、偏向した方向に特定のチャネルのルーティングを行う電気的に制御された格子を作成する。
【０００４】
一部のＷＳＳでは、画素間の電圧における差は、それらの画素を損傷し得る。この差を回避するために、それらの画素は、目標電圧の導入と導入との間に特定量の電圧をプリチャージされ得る。
【課題を解決するための手段】
【０００５】
本明細書に記載の実施形態は、一般に光学スイッチに関する。特に、例示の実施形態は、光学スイッチに含まれ得るリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）ＩＣに関する。
【０００６】
一例の実施形態はＬＣＯＳ  ＩＣを備える。そのＬＣＯＳ  ＩＣは、複数の画素、列ドライバ及び導電線を備える。画素は画素アレイに配置される。列ドライバは、画素アレイに含まれる画素列の１つに対して複数の信号を供給するように構成される。各々の導電線は、列ドライバをその画素列の１つの部分の画素に接続する。その導電線は、２つ以上の部分の画素に対して２つ以上の信号を供給可能なように、いくらか重複する持続時間を有して構成される。
【０００７】
他の一例の実施形態は、ＬＣＯＳ  ＩＣにおけるパイプライン画素信号通信の方法を含み得る。その方法は、第１の列に位置する第１の画素を含む第１の画素行をイネーブルする工程を備える。その方法は、また、その第１の列に位置する第２の画素を含む第２の画素行をイネーブルする工程も備える。その方法は、また、第１の画素に対して第１の信号を供給する工程を備える。その方法は、第１の信号が供給されている期間の少なくとも一部の間、第２の画素に対して第２の信号を供給する工程も備える。
【０００８】
他の一例の実施形態は、リキッド・クリスタル・オン・シリコン（ＬＣＯＳ）システム
を含み得る。ＬＣＯＳシステムはＬＣＯＳ  ＩＣ、ドライバ・チップ及び複数の列ドライバを備える。ＬＣＯＳ  ＩＣは列と行とに配置されている複数の画素を含む。各列は、偶数行に位置する画素へ接続されている第１の導電線と、奇数行に位置する画素へ接続されている第２の導電線とを備える。ドライバ・チップは、ＬＣＯＳ  ＩＣに対して可変電圧信号を供給するように構成される。各列ドライバは、可変電圧信号から駆動信号の生成、第１の導電線又は第２の導電線に対するその駆動信号の供給、及び、その駆動信号の供給する間の少なくとも一部にその第１の導電線及び第２の導電線のうちの他方に対するフラッシュ信号の供給を行うように構成されている。
【図面の簡単な説明】
【０００９】
【図１】本明細書に記載の実施形態が実施され得る、一例のリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）システム１００のブロック図。
【図２】図１のＬＣＯＳシステムにおいて実施され得る、一例の列ドライバのブロック図。
【図３】図２の列ドライバの作動の一例を説明する、一例の波形図。
【図４】図２の列ドライバにおいて実施され得る、一例の一次回路のブロック図。
【図５】図２の列ドライバにおいて実施され得る、一例のフラッシュ回路のブロック図。
【図６】図１のＬＣＯＳシステムなどのＬＣＯＳシステムにおける、パイプライン画素を書き込む一例の方法のフローチャート。
【発明を実施するための形態】
【００１０】
本明細書に記載の主題は、前述の欠点を解決する実施形態や、前述の環境においてのみ作動する実施形態に限られない。むしろ、本背景技術は、本明細書に記載のいくつかの実施形態が用いられる技術分野の一つの例を説明するために提供されているにすぎない。
【００１１】
本概要は、詳細を「発明を実施するための形態」に後述する着想の一部を簡単に紹介するものである。本概要は、本発明の主題に関する重要な特色や本質的特徴を特定することを意図したものでもなく、本発明の特許請求の範囲を決定する際の補助として用いられることを意図したものでもない。
【００１２】
本発明の付加的な特徴及び利点は後述の説明に示されており、ある程度は説明により明らかであるが、発明を実施することにより確認される場合もある。本発明の特徴及び利点は、添付の特許請求の範囲において特に示される手段や組み合わせによって実現及び達成できる。本発明の前述の及び他の特徴は、後述の説明及び添付の特許請求の範囲からより完全に明らかとなるが、後述の発明の実施によって確認される場合もある。
【００１３】
本発明の前述の及び他の利点と特徴をさらに明確にするために、添付の図面に示された本発明の具体的な実施形態を参照することによって、本発明についてより詳細に説明する。これらの図面は本発明の典型的な実施形態を示したものであり、したがって、本発明の範囲を限定するものと見なされない。添付の図面によって、本発明をさらに具体的にかつ詳細に説明する。
【００１４】
本明細書に記載の実施形態は、一般に光学スイッチに関する。特に、例示の実施形態は、光学スイッチに含まれ得るリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）ＩＣに関する。例示の一実施形態は、列ドライバと画素アレイに配置されている画素とを備えるＬＣＯＳ  ＩＣを備える。画素ドライバは、第１の導電線と、第２の導電線と、一次回路と、フラッシュ回路と、線スイッチ（ｌｉｎｅ  ｓｗｉｔｃｈ）とを備える。第１の導電線は、画素アレイの第１の部分の画素へ接続される。第２の導電線は、その画素アレイの第２の部分の画素へ接続される。一次回路は、駆動信号を出力する。フラッシュ回路は、
フラッシュ信号を出力する。線スイッチは、駆動信号とフラッシュ信号とが、少なくとも部分的には同時に供給されるように、一次回路を第１の導電線及び第２の導電線のうちの一方に接続し、そのフラッシュ回路を第１の導電線及び第２の導電線のうちの他方に接続するように構成されている。これに加えて、本発明の例示の実施形態について、添付の図面を参照して説明する。
【００１５】
図１は、本明細書に記載の実施形態が実施され得る、一例のリキッド・クリスタル・オン・シリコン（ＬＣＯＳ）システム１００のブロック図である。一般に、ＬＣＯＳシステム１００は、光学信号を運ぶ光（光信号）の波長又はチャネルを選択するために使用される画像を書き込む。このＬＣＯＳシステム１００は、リキッド・クリスタル・オン・シリコン（ＬＣＯＳ）ＩＣ１２４を制御するＦＰＧＡ（現場でプログラミング可能なゲート・アレイ）１０２などのドライバ・チップを備える。ＬＣＯＳ  ＩＣ１２４を制御するのに、ＦＰＧＡ１０２はコマンド、同期信号、デジタル・データ、変化するアナログ信号、デジタル信号、又はこれらの組合せを通信する。これに加えて、ＦＰＧＡ１０２はＬＣＯＳ
ＩＣ１２４から、様々な信号及び／又はデジタル・データ信号、出力同期信号、その他を受信し得る。
【００１６】
ＦＰＧＡ１０２は論理ブロックを備える集積回路（ＩＣ）であり、ＬＣＯＳ  ＩＣ１２４の１つ以上の制御機能を実行するように構成され得る。ＦＰＧＡ１０２は、ＬＣＯＳシステム１００がユーザに届けられた後に、又はそのＦＰＧＡ１０２の製造に続いて、構成及び／又はプログラミングが行われ得る。いくつかの代替的な実施形態において、ドライバ・チップはＡＳＩＣ（特定用途向け集積回路）又はＦＰＧＡ１０２と実質的に同等の性能を有する他の適切なドライバ・チップを備えてもよい。
【００１７】
ＦＰＧＡ１０２は、ＬＣＯＳ  ＩＣ１２４に含まれる分波モジュール１１６と通信可能なデジタル・ポート１４２を備え得る。デジタル・ポートの一例は、一対のＬＶＤＳ（低電圧差動信号）を含んでもよい。ＦＰＧＡ１０２は、このデジタル・ポート１４２を通して分波モジュール１１６に対してデジタル・データを通信し得る。図１において、矢印１３２は分波モジュール１１６に対するデジタル・データの通信を表す。デジタル・データは、ＬＣＯＳ  ＩＣ１２４に備えられる１つ以上の画素１２６Ａ〜１２６Ｉ（一般に、１つの画素１２６又は複数の画素１２６）用の同期信号及びデジタル画像データとして使用可能なデジタル・クロック信号を含み得るが、これに限定されない。デジタル画像データは、ＬＣＯＳ  ＩＣ１２４が表示する画像のデジタル表現を含む。デジタル画像データは、例えば１画素当たり６ビット、１画素当たり７ビット、又は１画素当たり８ビットでフォーマットされ得る。デジタル・データ、又はその一部分は、１つ以上の列ドライバ１１２Ａ〜１１２Ｃ（一般に、１つの列データ１１２又は複数の列データ１１２）に対して通信されることが可能であり、その後、画素１２６に対して通信されることが可能である。列ドライバ１１２及び画素１２６のさらなる詳細について、以下に示す。
【００１８】
ＦＰＧＡ１０２のいくつかの実施形態は複数のデジタル・ポート１４２を備えてもよく、ＬＣＯＳ  ＩＣ１２４は複数の分波モジュール１１６を備えてもよく、その両方であってもよい。ＦＰＧＡ１０２が複数のデジタル・ポート１４２を備える実施形態において、ＦＰＧＡ１０２は、特定量又は設定量のデジタル・データを、デジタル・ポート１４２の各々を通して並列式に通信し得る。例えば、いくつかの実施形態において、ＦＰＧＡ１０２は３２個のデジタル・ポート１４２を備える。３２個のデジタル・ポート１４２の各々は、６０列の画素１２６を有する画素１２６のバンク用のデジタル画像データを通信してもよい。
【００１９】
ＦＰＧＡ１０２は、また、コマンド・デコーダ１０８に対してコマンドを通信するコマンド・ポート１４４を備え得る。図１において、矢印１３６はコマンド・デコーダ１０８
に対するコマンドの通信を表す。そのコマンドは、ＬＣＯＳ  ＩＣ１２４の実行用の１つ以上のアクション及び／又は機能を備え得る。例えば、コマンドは１行の画素１２６を書き込む動作のタイミングを含んでよい。タイミング・コマンドは、コマンド・ポート１４４を介してＦＰＧＡ１０２によって制御され得る。これに加えて、又はこれに代えて、コマンドは、同期信号として使用可能なデジタル・クロック信号を含んでもよい。いくつかの実施形態において、ＦＰＧＡ１０２は複数のコマンド・ポート１４４を備えてもよい。
【００２０】
コマンド・デコーダ１０８及びコマンド・ポート１４４は、また、追加の信号を通信してもよい。図１において、両方向の矢印１３４は、コマンド・ポート１４４とコマンド・デコーダ１０８との間の追加の信号の通信を表す。例えば、追加の信号は、補助的なデジタル・データ信号、リセット信号、ＬＣＯＳ  ＩＣ１２４からのデータ・アウト信号、及びＬＣＯＳ  ＩＣ１２４からの出力クロック信号を含み得るが、これらに限定されない。リセット信号と補助的なデジタル・データ信号とは、同期信号としてデジタル・クロック信号を含み得る。データ・アウト信号と出力クロック信号とは、ＬＣＯＳ  ＩＣ１２４の同期と作動状況とに関する情報を、ＦＰＧＡ１０２に対して通信し得る。
【００２１】
ＦＰＧＡ１０２は、また、ＬＣＯＳアナログ・モジュール１１８とアナログ信号を通信するアナログ・モジュール１０４を備え得る。図１において、両方向の矢印１４６は、アナログ・モジュール１０４とＬＣＯＳアナログ・モジュール１１８との間の通信を表す。
【００２２】
ＦＰＧＡ１０２は、また、デジタル・アナログ変換器（ＤＡＣ）１０６に対してデジタル・ランプ信号を通信し得る。図１において、矢印１３８は、ＤＡＣ１０６に対するデジタル・ランプ信号の通信を表す。ＤＡＣ１０６はそのデジタル・ランプ信号を受信し、そのデジタル・ランプ信号に関係したアナログ・ランプ信号を出力する。デジタル・ランプ信号は、ＤＡＣ１０６から出力されるアナログ・ランプ信号のアナログ電圧を表して該アナログ電圧に比例する２進数である。
【００２３】
いくつかの実施形態において、デジタル・ランプ信号は一連の２進数を含み、その一連の２進数は、初期電圧から終止電圧までのランプを示す単調に変化する電圧へ変換される。用語「ランプ」は、定義された速度で増加的に変化する挙動を指す。つまり、いくつかの実施形態において、デジタル・ランプ信号の初期の２進数は、およそ１２ボルト（Ｖ）と同じ高さであり得る初期電圧へと変換される。このデジタル・ランプ信号は、続いて、終止電圧まで単調に段階的に低下するアナログ・ランプ信号を生じる２進数を含み得る。これに代えて、デジタル・ランプ信号の初期２進数は、０Ｖと同じ低さである初期電圧に変換されることもできる。そのデジタル・ランプ信号は、続いて、終止電圧まで単調に段階的に上昇する電圧を生じる２進数を含み得る。いくつかの実施形態において、各段階は、デジタル・ランプ信号が電圧における所定の変化を生じる２進数を含む所定の時間間隔であってもよい。これに加えて、デジタル・ランプ信号は、ＬＣＯＳ材料の非線形光学応答を補正できるガンマ曲線に従って変化してもよい。
【００２４】
デジタル・ランプ信号は、単調に段階的に上昇する電圧を生じる一連の２進数に限定されない。デジタル・ランプ信号は一連の２進数を含むことができ、この一連の２進数は電圧の複数のパターン、すなわち列を生じる。例えば、デジタル・ランプ信号は、一組の増加する電圧及びそれに続く一組の減少する電圧、若しくはその逆の組合せを生じる２進数を含むか、又はＬＣＯＳ  ＩＣ１２４Ａの画素１２６を駆動する電圧の範囲にわたる電圧を生じる他の適切なパターンを含み得る。
【００２５】
前述されるように、ＤＡＣ１０６は、デジタル・ランプ信号をそのデジタル・ランプ信号に含まれる２進数を表すアナログ・ランプ信号に変換する。したがって、そのアナログ・ランプ信号は、そのデジタル・ランプ信号のアナログ表現である。そのアナログ・ラン
プ信号は、そのデジタル・ランプ信号と同等か、又はそれに関係した増加的に変化する挙動を示し得る。このように、いくつかの実施形態において、アナログ・ランプ信号は初期電圧から終止電圧まで単調に変化し、変化する電圧信号を画素１２６に対して供給する。より詳細には、アナログ・ランプ信号は画素１２６に対して目標電圧を供給する。目標電圧は、アナログ・ランプ信号の初期電圧から終止電圧まで境界を含む範囲内にある定義された電圧である。ＬＣＯＳ  ＩＣ１２４Ａは、少なくとも部分的に、目標電圧を画素１２６に対して駆動することによって作動する。
【００２６】
画素１２６の明度（ｂｒｉｇｈｔｎｅｓｓ）は画素１２６に対して供給されている目標電圧の振幅によって定義され得る。ひいては、画素１２６の明度は、アナログ・ランプ信号の目標電圧が所望の明度に相当する電圧と等しい時間にわたってアナログ・ランプ信号を駆動することによって制御される。画素１２６は複数のレベルの明度を含んでもよい。例えば、いくつかの実施形態において、画素１２６が２５６通り以上のレベルの明度を表示するようにプログラミングすることもできる。画素１２６に対して目標電圧を供給するプロセスは、「画像の書き込み」と示され得る。
【００２７】
これに加えて、アナログ・ランプ信号は、画素１２６の書き込み周期あたりに１度、初期電圧から終止電圧まで単調に変化する。この初期電圧と終止電圧とは、定期的に変化するか、入れ替わるか、又は繰り返してもよい。つまり、第１の書き込み周期において、終止電圧は初期電圧よりも高くあり得る。第２の書き込み周期において、この初期電圧は、該終止電圧よりも高くてもよい。第３の書き込み周期において、該終止電圧は、再び該初期電圧よりも高くてもよい。該初期電圧と該終止電圧とは、このパターンで変化し続けてよい。
【００２８】
アナログ・ランプ信号を画素１２６に対して供給するタイミングを決定するために、ＦＰＧＡ１０２は、また、ランプ・カウンタ・イネーブル信号をＬＣＯＳ  ＩＣ１２４に備えられるランプ・カウンタ１１４に通信し得る。図１において、矢印１４０は、ランプ・カウンタ・イネーブル信号のランプ・カウンタ１１４に対する通信を表す。一般に、ランプ・カウンタ１１４は、ＦＰＧＡ１０２からランプ・カウンタ・イネーブル信号を受信し、これによってランプ・カウンタ１１４がイネーブルされる、すなわち、オンとされる。イネーブルされると、ランプ・カウンタ１１４は、ランプ・カウンタ・イネーブル信号を受信することによって生じているデジタル・ランプ信号の所定の時間間隔の数をカウントするか、追跡する。デジタル・ランプ信号の所定の時間間隔の数は、アナログ・ランプ信号の所定の時間間隔の数と同等であるか、又はそれに関し得る。より詳細には、いくつかの実施形態において、デジタル・ランプ信号はランプ・クロック信号を含んでもよい。ランプ・クロック信号は、同期信号として機能し得る。ランプ・カウンタ１１４は、ランプ・カウンタ・イネーブル信号の受信に続くランプ・クロック信号に含まれる所定の時間間隔の数を追跡しても、カウントしてもよい。ランプ・カウンタ１１４は所定の時間間隔の数を示すランプ・ステップ信号を出力しても、さもなければ、それを利用可能にしてもよい。
【００２９】
ランプ・カウンタ１１４は、列ドライバ１１２に接続され得る。このランプ・カウンタ１１４は、ランプ・ステップ信号を列ドライバ１１２に通信し得る。これによって、ランプ・カウンタ１１４とランプ・ステップ信号とが特定の時間におけるアナログ・ランプ信号の電圧を決定することに使用され得る。つまり、デジタル・ランプ信号の初期の２進数に起因する初期電圧、所定の時間間隔あたりの所定の電圧変化、及びランプ・ステップ信号が分かっている場合に、アナログ・ランプ信号の電圧は算出され得る。
【００３０】
再びＤＡＣ１０６に言及して、ＤＡＣ１０６を出るアナログ・ランプ信号（線１４８によって示される）は、外部バッファ１５０に入る。外部バッファ１５０は、ＬＣＯＳ  Ｉ
Ｃ１２４からＤＡＣ１０６及び／又はＦＰＧＡ１０２をバッファリングし得る。アナログ・ランプ信号は、外部バッファ１５０からＬＣＯＳ  ＩＣ１２４に入り、列ドライバ１１２に対して供給され、その後、アレイ・コア１２０に備えられる画素１２６又はこれらの何らかの一部に対して供給される。
【００３１】
各々の画素１２６は、ＮＭＯＳ／ＰＭＯＳ相補型スイッチ、金属−絶縁体−金属（ＭＩＭ）キャパシタ、及び上層金属（ｔｏｐ−ｌａｙｅｒ  ｍｅｔａｌ）の一部分を備え得る。相補型スイッチは、列ドライバ１１２によって供給されている電圧を線形に伝達し画素１２６に入力することを可能とする。ＭＩＭキャパシタは、フィールド時間における電荷漏れを制限するべく十分な容量性記憶領域を提供するために備えられ得る。図示される実施形態において、アレイ・コア１２０は９個の画素１２６を備える。しかしながら、その図示は限定的なものではない。アレイ・コア１２０が１０個以上の画素１２６を備え得ることを説明するために、楕円が含められる。いくつかの実施形態において、アレイ・コア１２０は複数の列バンクへと分離されてもよく、その列バンクはデジタル・ポート１４２の１つに接続され得る（前述に詳しい）。
【００３２】
本実施形態及び他の実施形態において、アレイ・コア１２０は列と行とに編成可能な画素１２６を備える。各行の画素１２６は、行配線１２８Ａ〜１２８Ｃ（一般に、行配線１２８）を介して行デコード１１０に電気的に接続され得る。行デコード１１０はコマンド・デコーダ１０８からコマンドを受信し得る。詳細には、行デコード１１０は、１つの行の画素１２６の起動に関するコマンドを受け取り得る。その行デコード１１０は、その後、行イネーブル・アンプ１２２Ａ〜１２２Ｃ（一般に、行イネーブル・アンプ１２２）を通して行配線１２８の１つに沿って、その行の画素１２６に対して起動に関するコマンドを通信し得る。起動信号は、受信画素（つまり、行イネーブル・アンプ１２２に接続されている行の画素１２６）を、その画素１２６が列ドライバ１１２の１つによって供給される１つ以上の信号を受信するべくアクティブ化されるように、イネーブル、すなわち、トリガする。
【００３３】
いくつかの実施形態において、画素１２６は１行ずつアクティブ化されてもよい。つまり、第１の行イネーブル・アンプ１２２Ａは、第１の画素１２６Ａ、第２の画素１２６Ｂ及び第３の画素１２６Ｃに第１の行配線１２８Ａを通して起動信号を通信する。第１の画素１２６Ａ、第２の画素１２６Ｂ及び第３の画素１２６Ｃが書き込まれた後に、第２の行イネーブル・アンプ１２２Ｂが、第４の画素１２６Ｄ、第５の画素１２６Ｅ及び第６の画素１２６Ｆに第２の行配線１２８Ｂを通して起動信号を通信する。
【００３４】
各列内の画素１２６は、１つ以上の導電線１３０Ａ〜１３０Ｆ（一般に、導電線１３０）を介して列ドライバ１１２の１つに対して電気的に接続され得る。各々の列ドライバ１１２は、その導電線１３０を介して、１つの列の画素１２６に対して１つ以上の信号を供給する。一般に、複数の導電線１３０を備えることによって、列ドライバ１１２がその列の１つ以上の部分の画素１２６に対して異なる信号を供給するようにイネーブルする。例えば、本実施形態及び他の実施形態において、列ドライバ１１２は、２本の導電線１３０を介してその列の画素１２６に対して接続される。したがって、第１の信号はその列の第１の部分の画素１２６に対して供給されてよく、第２の信号はその列の第２の部分の画素１２６に対して供給されてよい。第１の信号と第２の信号とは同時に供給されてよく、第１の信号は、第２の信号が供給されている間の少なくとも一部に供給されてもよい。つまり、第１の部分の画素１２６に対して第１の信号を供給する間、第２の信号は第２の部分の画素１２６に対して供給され得る。
【００３５】
各々の導電線１３０は、アレイ・コア１２０における画素１２６の位置に基づいて、一部の画素１２６へ結合され得る。例えば、第１の列ドライバ１１２Ａは、第１の行の第１
の画素１２６Ａと第３の行の第７の画素１２６Ｇとを含む第１の部分の画素１２６に対して接続されている第１の導電線１３０Ａを備え得る。これに加えて、第１の列ドライバ１１２Ａは、第２の行の第４の画素１２６Ｄを含む第２の部分の画素１２６に対して接続されている第２の導電線１３０Ｂを備え得る。このように、第１の部分の画素１２６は、第１の列の奇数行（つまり、第１の行と第３の行）の画素１２６を含み、第２の部分の画素１２６は、第１の列の偶数行（つまり、第２の行）の画素１２６を含む。同じようにして、第２の列ドライバ１１２Ｂは、第１行の第２画素１２６Ｂと第３の行の第８の画素１２６Ｈとを含む第３の部分の画素１２６に対して接続されている第３の導電線１３０Ｃを備え得る。第２の列ドライバ１１２Ｂは、第２の行の第５の画素１２６Ｅを含む第４の部分の画素１２６に対して接続されている第４の導電線１３０Ｄを備え得る。このように、第３の部分の画素１２６は、第２の列の奇数行（つまり、第１の行と第３の行）の画素１２６を含み、第２の部分の画素１２６は、第２の列の偶数行（つまり、第２の行）の画素１２６である。
【００３６】
図１において、各画素列は、偶数行又は奇数行の画素１２６に対してそれぞれ接続されている２本の導電線１３０を備える（前述に詳しい）。しかしながら、その図示は限定することを意図するものではない。いくつかの実施形態において、各画素列は、２本以上の導電線１３０を介して列ドライバ１１２に対して接続可能な４つ以上の画素１２６を含み得る。例を挙げると、１つの画素列は、１２個の画素１２６と４本の導電線１３０とを備え、この４本の導電線１３０は、３個目ごとの画素１２６を列ドライバ１１２に対して接続してよい。この実施形態において、列ドライバ１１２は、その一部の画素１２６に対して４つの信号を供給し得る。
【００３７】
図２は、図１のＬＣＯＳシステム１００において実施され得る、一例の列ドライバ２００のブロック図である。列ドライバ２００は、一次回路２０２、フラッシュ回路２０４及び線スイッチ２０６を備え得る。一般に、一次回路２０２は第１の信号を出力し、フラッシュ回路２０４は第２の信号を出力する。また、線スイッチ２０６は、その一次回路２０２を第１の導電線２１０及び第２の導電線２０８のうちの一方に対して接続し、そのフラッシュ回路２０４を、その第１の導電線２１０及び第２の導電線２０８のうちの他方に対して接続する。線スイッチ２０６は、いくらかの重複する持続時間を有して供給される一次回路２０２からの第１の信号とフラッシュ回路２０４からの第２の信号とをイネーブルしてもよい。
【００３８】
一次回路２０２及び／又はフラッシュ回路２０４はそれぞれ、入力信号２２０と入力信号２２２とをそれぞれ受信し得る。入力信号２２０／２２２は、アナログ・ランプ信号、デジタル・データ、ランプ・カウンタ信号、フラッシュ・トリガ及び目標カウント信号を含み得るが、これらに限定されない（前述に詳しい）。いくつかの環境及びいくつかの条件下において、一次回路２０２に対する入力信号２２０とフラッシュ回路２０４に対する入力信号２２２とは、１つ以上の共通信号を含んでもよい。これに加えて、いくつかの実施形態において、一次回路２０２に対する入力信号２２０又はフラッシュ回路２０４に対する入力信号２２２は、その一次回路２０２とそのフラッシュ回路２０４との間で通信されてよく、線２２４によって図２に表される。例えば、一次回路２０２の入力信号２２０はアナログ・ランプ信号を含んでよく、フラッシュ回路２０４に対して通信され得る。
【００３９】
一次回路２０２は、出力線２１８及び２１６に対して第１の信号を出力する。第１の信号は駆動信号を含んでよく、その駆動信号は、第１の導電線２１０又は第２の導電線２０８へ接続されている画素（図２に示さず）に対して画像を書き込む電圧を含む。同じようにして、フラッシュ回路２０４は、フラッシュ出力線２１４及び２１２に対して第２の信号を出力する。第２の信号は、第１の導電線２１０又は第２の導電線２０８に対して接続されている画素をフラッシュするフラッシュ信号を含み得る。ここで使用されるように、
用語「フラッシュ」は画素を中間電圧まで充電することを含む。
【００４０】
第１の出力線２１８及び第１のフラッシュ出力線２１４は、線スイッチ２０６が第１の出力線２１８又は第１のフラッシュ出力線２１４を第１の導電線２１０に対して選択的に接続するように構成され得る。第２の出力線２１６及び第２のフラッシュ出力線２１２は、線スイッチ２０６が第２の出力線２１６又は第２のフラッシュ出力線２１２を第２の導電線２０８に対して選択的に接続するように構成され得る。
【００４１】
作動時に、線スイッチ２０６は、一次回路２０２からの第１の信号を第１及び第２の導電線２１０及び２０８のうちの一方に対して接続し、同時に、フラッシュ回路２０４からの第２の信号を第１及び第２の導電線２１０及び２０８のうちの他方に対して接続する。
【００４２】
例えば、一次回路２０２は出力線２１８及び２１６に対して駆動信号を出力し得る。ほとんど同じ時に、フラッシュ回路２０４はフラッシュ出力線２１４及び２１２に対してフラッシュ信号を出力し得る。線スイッチ２０６は、第１の出力線２１８を第１の導電線２１０に対して接続し、第２のフラッシュ出力線２１２を第２の導電線２０８に対して接続する。この構成において、列ドライバ２００は、第１の導電線２１０に接続されている画素に対して駆動信号（つまり、第１の信号）を、第２の導電線２０８に接続されている画素に対してフラッシュ信号（つまり、第２の信号）を供給している。
【００４３】
続いて、一次回路２２０は、出力線２１８及び２１６に対して第２の駆動信号を出力してもよい。ほとんど同じ時に、フラッシュ回路２０４はフラッシュ出力線２１４及び２１２に対して第２のフラッシュ信号を出力してもよい。その第２の駆動信号は、前述の駆動信号と同じであるか、又は異なってもよい。加えて、第２のフラッシュ信号は、第１のフラッシュ信号と同じであるか、又は異なってもよい。線スイッチ２０６は、第２の出力線２１６を第２の導電線２０８に対して接続し、第１のフラッシュ出力線２１４を第１の導電線２１０に対して接続する。この構成において、列ドライバ２００は、第２の導電線２０８に接続されている画素に対して第２の駆動信号（つまり、第１の信号）を、第１の導電線２１０に接続されている画素に対して第２のフラッシュ信号（つまり、第２の信号）を供給している。
【００４４】
図２を図１と組み合わせて参照すると、列ドライバ２００は第１の列ドライバ１１２Ａであってよい。第１の導電線２１０／１３０Ａは第１の画素１２６Ａに対して接続され、奇数行（つまり、第１の行と第３の行）の第７の画素１２６Ｇと第２の導電線２０８／１３０Ｂとは、偶数行（つまり、第２の行）の第４の画素１２６Ｄに対して接続される。このように、画像は、奇数行の第１及び第７の画素１２６Ａ及び１２６Ｇに対して駆動信号を使用することによって書き込まれてよく、フラッシュ信号を使用することで偶数行の第４の画素１２６Ｄがフラッシュされる。続いて、第２の画像は、偶数行の第４の画素１２６Ｄに対して第２の駆動信号を使用することによって書き込まれてよく、奇数行の第１及び第７の画素１２６Ａ及び１２６Ｇは第２のフラッシュ信号を使用することによってフラッシュされる。この並列作業は、パイプライン信号と称されることもある。
【００４５】
再び図２に言及すると、いくつかの実施形態において、線スイッチ２０６は、出力線２１８及び２１６とフラッシュ出力線２１４及び２１２との両方が第１及び第２の導電線２０８及び２１０から接続解除される中間位置を有する。中間位置は、例えば、駆動信号の出力と第２の駆動信号の出力との間に生じ得る。中間位置は、２つの信号（つまり、第１の信号と第２の信号）が導電線２１０及び２０８の１つに対して同時に供給されることを回避し得る。
【００４６】
前述の並列作業に従って供給されているパイプライン信号は、列ドライバが作動してい
る間、継続し得る。例えば、図３は図２の列ドライバ２００の作動の一例を説明する、一例の波形３００である。波形３００は、一般に時間を表すハッシュ・マーク３２０を１組含む。波形３００は、偶数行の波形（偶数波形）３０２と奇数行の波形（奇数波形）３０４とを含む。例えば、図１と図３とを組み合わせて参照すると、偶数波形３０２は、偶数行の第４の画素１２６Ｄへ接続されている第２の導電線１３０Ｄ上に供給されている信号を含み得る。これに加えて、奇数波形３０４は、奇数行の第１及び第７の画素１２６Ａ及び１２６Ｇへ接続されている第１の導電線１３０Ａ上に供給されている信号を含み得る。
【００４７】
再び図３に言及して、奇数波形３０４と偶数波形３０２との各々は、駆動信号３０６Ａ〜３０６Ｅとフラッシュ信号３０８Ａ〜３０８Ｅとを含み得る。詳細には、第１の期間３１０の間、偶数波形３０２は駆動信号３０６Ａを含んでよく、奇数波形３０４はフラッシュ信号３０８Ａを含んでよい。第２の期間３１２の間、偶数波形３０２は第２のフラッシュ信号３０８Ｂを含んでよく、奇数波形３０４は第２の駆動信号３０６Ｂを含んでよい。同様に、交替する信号パターンは、期間３１４，３１６及び３１８において、生じ得る。
【００４８】
いくつかの実施形態において、期間３１０，３１２，３１４，３１６及び３１８の各々である間、フラッシュ信号３０８Ａ〜３０８Ｅはほとんど同じ電圧を含み得る。しかしながら、駆動信号３０６Ａ〜３０６Ｅは、１つの期間３１０，３１２，３１４，３１６及び３１８から次の期間までに変化し得る。駆動信号３０６Ａ〜３０６Ｅの間に対してフラッシュ信号３０８Ａ〜３０８Ｅを供給することによって、画素行の間の絶対電圧差によって生じる損傷を実質的に防ぎ得る。例えば、図１と図３とを組み合わせて参照すると、損傷を生じさせる行間の電圧差はおよそ７Ｖである。これに加えて、この例において、駆動信号３０６Ａ〜３０６Ｅはおよそ１２Ｖ変化する電圧を含み得る。したがって、フラッシュ信号３０８Ａ〜３０８Ｅはおよそ６Ｖの電圧を含んでよく、ひいては、行間の絶対電圧差が７Ｖまで達するのを防ぐ。
【００４９】
図４は、図２の列ドライバ２００において実施され得る、一例の一次回路４００のブロック図である。一次回路４００の一般目的は、１つ以上の導電線４１４に対して駆動信号を提供することを含み得る。一次回路４００は、サンプル・ホールド回路４０２を備えてもよい。サンプル・ホールド回路４０２は、入力線４１８に対して供給されている入力信号の電圧をサンプリングする。例えば、いくつかの実施形態において、その入力信号は前述のアナログ・ランプ信号を含んでもよい。
【００５０】
入力線４１８は、一次アンプ４１０のローカル入力線４１６に対しての入力信号を調整するサンプル・スイッチ４０６に接続される。サンプル・スイッチ４０６が閉である間、入力信号は、一次アンプ４１０の入力線４１８と一次キャパシタ４０８とに対して供給される。一次アンプ４１０は出力線４２０上に出力信号を生成し、一次キャパシタ４０８は充電される。サンプル・スイッチ４０６が開であるとき、一次キャパシタ２２２上の電荷に合わせるために、一次アンプ４１０は出力線４２０上に出力信号を生成し続け、ローカル入力線４１６に対する供給は一次キャパシタ４０８によって行われる。出力線４２０は一次アンプ４１０を１つ以上の導電線４１４に接続されている線スイッチ４１２へ接続してよく、一般に、図２に関して前述される線スイッチ２０６と類似して作動し得る。
【００５１】
入力信号がアナログ・ランプ信号を含む本実施形態及び他の実施形態において、アナログ・ランプ信号が初期電圧から終止電圧まで変化する間、サンプル・スイッチ４０６は閉である。したがって、アナログ・ランプ信号は一次アンプ４１０に対して供給される。一次アンプ４１０は出力線４２０上に出力信号を生成し、一次キャパシタ４０８は充電される。そのアナログ・ランプ信号が目標電圧に達するとき、サンプル・スイッチ４０６が開き、それによって一次アンプ４１０からアナログ・ランプ信号が取り除かれる。一次アンプ４１０は無限大に近い入力インピーダンスを含んでもよく、したがって、その一次アン
プ４１０は、一次キャパシタ４０８が放電することなく、出力線４２０上に一次キャパシタ４０８上の電荷と等しい出力信号を生成し続け得る。
【００５２】
いくつかの実施形態において、サンプル・スイッチ４０６はデジタル・コンパレータ４０４によって制御される。デジタル・コンパレータ４０４は、一例として、正側入力線４２６において目標カウント信号を、負側入力線４２４においてランプ・ステップ信号を受信し得る。本実施形態及び他の実施形態において、目標カウント信号は、アナログ・ランプ信号が目標電圧に達するために要求されている時間間隔の数を示し得る。目標カウント信号は、ＬＣＯＳ  ＩＣを制御しているＦＰＧＡのようなドライバ回路からデジタル・データを受信する分波モジュールから通信されてよい。例えば、図１と図４とを組み合わせて参照すると、ＦＰＧＡ１０２は分波モジュール１１６に対してそのデジタル・データを通信し得る。そのデジタル・データは、列ドライバ１１２に対して、及び、より詳細には、正側入力線４２６に対して通信可能な目標カウント信号を含み得る。
【００５３】
引き続き図１及び図４に関して、ランプ・ステップ信号は、アナログ・ランプ信号が入力線４１８に対して印加される必要のある時間間隔の数を示し得る。ランプ・ステップ信号は、ランプ・カウンタ１１４から負側入力線４２４に対して通信されてよい。つまり、ランプ・カウンタ１１４は、そのランプ・カウンタ１１４のカウントを開始するＦＰＧＡ１０２から、ランプ・カウンタ・イネーブル信号を受信し得る。ランプ・カウンタ・イネーブル信号は、また、アナログ・ランプ信号が入力線４１８に対して印加される第１の時間間隔を表してもよい。ランプ・ステップ信号は、その後、アナログ・ランプ信号がローカル入力線４１６に対して供給する時間間隔の数を追跡する。
【００５４】
いくつかの実施形態において、デジタル・コンパレータ４０４は、ランプ・ステップ信号が目標カウント信号未満の間、サンプル・スイッチ４０６を閉に保つ。ランプ・ステップ信号が目標カウント信号以上のとき、サンプル・スイッチ４０６は開である。
【００５５】
これに加えて、いくつかの実施形態において、入力線４１８は、クロス回路供給４２２を含んでもよい。クロス回路供給４２２は、入力線４１８を図５のフラッシュ入力線５１８のようなフラッシュ・アンプの入力線へ接続し得る。これに代えて、クロス回路供給４２２は、他のシステムにおける他の回路を供給してもよい。
【００５６】
図５は、図２の列ドライバ２００において実施され得る、一例のフラッシュ回路５００のブロック図である。フラッシュ回路５００の一般目的は、１つ以上の導電線５１４に対してフラッシュ信号を提供することを含み得る。フラッシュ回路５００は、第２のサンプル・ホールド回路５０２を含み得る。第２のサンプル・ホールド回路５０２は、フラッシュ入力線５１８上に対して供給されているフラッシュ入力信号をサンプリングする。例えば、いくつかの実施形態において、フラッシュ入力信号は前述のアナログ・ランプ信号を含んでよい。例えば、図４と図５とを組み合わせて参照すると、クロス回路供給４２２はフラッシュ入力線５１８に接続されてもよい。制御信号がバッファ・アンプ５０４によって受信されるとき、第２のサンプル・ホールド回路５０２はアナログ・ランプ信号をサンプリングし得る。
【００５７】
第２のサンプル・ホールド回路５０２は、図４に関して前述されるサンプル・ホールド回路４０２と類似して機能する。詳細には、第２のサンプル・ホールド回路５０２は、フラッシュ・アンプ５１０とフラッシュ・サンプル・スイッチ５０６とを備え得る。フラッシュ・サンプル・スイッチ５０６は、ローカル・フラッシュ入力線５１６に対するフラッシュ入力信号の供給を調整するように構成され得る。ローカル・フラッシュ入力線５１６は、フラッシュ・アンプ５１０とフラッシュ・サンプル・キャパシタ５０８とに供給する。例えば、フラッシュ・サンプル・スイッチ５０６が閉のとき、フラッシュ入力信号はフ
ラッシュ・アンプ５１０に対して供給され、フラッシュ・サンプル・キャパシタ５０８を充電する。フラッシュ・サンプル・スイッチ５０６が開のとき、フラッシュ入力信号はフラッシュ・アンプ５１０から隔離される。
【００５８】
フラッシュ・サンプル・スイッチ５０６が閉である間、フラッシュ・アンプ５１０はフラッシュ入力信号とほとんど等しいフラッシュ出力信号を生成する。加えて、フラッシュ・サンプル・スイッチ５０６が閉であるとき、フラッシュ・サンプル・キャパシタ５０８はフラッシュ電圧へと充電される。フラッシュ・サンプル・スイッチ５０６が開であるとき、フラッシュ・アンプ５１０は無限大に近い入力インピーダンスを含んでもよく、したがって、そのフラッシュ・アンプ５１０は、フラッシュ・サンプル・キャパシタ５０８が放電することなく、フラッシュ出力線５２０上にフラッシュ・サンプル・キャパシタ５０８上のフラッシュ電圧とほとんど等しいフラッシュ出力信号を生成し続け得る。フラッシュ出力線５２０は、フラッシュ・アンプ５１０を線スイッチ５１２と１つ以上の導電線５１４とへ接続し得る。図２、図４及び図５を組み合わせて参照すると、いくつかの実施形態において、線スイッチ５１２，４１２及び２０６は１つの構成要素であってよく、前述されるように作動し得る。
【００５９】
いくつかの実施形態において、フラッシュ・サンプル・スイッチ５０６は、バッファ・アンプ５０４によって制御されてよい。バッファ・アンプ５０４は、バッファ入力線５２６上で制御信号を受信し得る。制御信号は、フラッシュ・サンプル・スイッチ５０６の状態を制御し得る。つまり、いくつかの実施形態において、バッファ・アンプ５０４が制御信号を受信すると、バッファ・アンプ５０４はフラッシュ・サンプル・スイッチ５０６を閉じ、フラッシュ入力信号がフラッシュ・アンプ５１０とフラッシュ・サンプル・キャパシタ５０８とに対して供給されるようにイネーブルする。
【００６０】
図１、図４及び図５を組み合わせて参照すると、ＦＰＧＡ１０２からバッファ入力線５２６に対して、制御信号が通信され得る。前述されるように、アナログ・ランプ信号は低電圧から高電圧までと同様に、高電圧から低電圧まで単調に変化し得る。これに加えて、又はこれに代えて、アナログ・ランプ信号は、より低い非反転電圧領域からより高い反転電圧領域まで遷移してもよい。これらの及び他の実施形態において、制御信号は、そのアナログ・ランプ信号が遷移を行っている時にのみ通信され得る。
【００６１】
図６は、ＬＣＯＳ  ＩＣにおける、信号通信の一例の方法６００のフローチャートである。方法６００は、いくつかの実施形態における図１のＬＣＯＳシステム１００上で実行できる。本明細書に記載のこのプロセス及び他の工程において実行される機能は、異なる順番で、又は並列に実施されてもよいことを、当業者は理解するだろう。さらに、本明細書に記載の実施形態から逸脱することなく、アウトライン化されたステップ及び動作は任意であるか、より少ないステップ及び動作に統合されるか、または追加のステップ及び動作に拡張されてもよい。
【００６２】
方法６００は、第１の列に位置する第１の画素を含む第１の画素行をイネーブルする工程６０２から始まり得る。第１の画素は、例えばその第１の画素に対して起動信号を通信可能な行イネーブル・アンプに電気的に接続され得る。その第１の画素をイネーブルすることによって、第１の画素は電圧を受けるようになり得る。
【００６３】
方法６００は、第１の列に位置する第２の画素を含む第２の画素行をイネーブルする工程６０４を備え得る。第２の画素は、例えばその第２の画素に対して第２の起動信号を通信可能な行イネーブル・アンプに電気的に接続され得る。いくつかの実施形態において、工程６０２の第１の画素行をイネーブルすること及び工程６０４の第２の画素行をイネーブルすることは、同時に実行されてもよい。起動信号及び／又は第２の起動信号は、コマ
ンド・デコーダによって制御可能な行デコーダによって生成され得るか、さもなければ、通信され得る。コマンド・デコーダは、ＦＰＧＡ又は他のドライバ回路のコマンド・ポートからコマンドを受信し得る。
【００６４】
方法６００は第１の画素に対して第１の信号を供給する工程６０６を備え得る。これに加えて、いくつかの実施形態において、方法６００は、初期電圧から終止電圧まで単調に変化するアナログ・ランプ信号を受信する工程を備えてもよい。第１の目標電圧と第２の目標電圧とは、初期電圧と終止電圧との間であり得る。第１の目標電圧は、初期電圧から第１の目標電圧までアナログ・ランプ信号をサンプリングすることによって生成されてよく、第２の目標電圧は、初期電圧から第２の目標電圧までアナログ・ランプ信号をサンプリングすることによって生成されてよい。
【００６５】
第１の信号が供給される期間の少なくとも一部の間、方法６００は第２の画素に対して第２の信号を供給する工程６０８を備え得る。これに加えて、方法６００はまた、第１の導電線と第２の導電線とに電気的に接続されている線スイッチの状態を切り替える工程を備えてもよい。線スイッチの状態を切り替えることによって、第１の導電線が列ドライバの第１の回路に電気的に接続されているか、列ドライバの第２の回路に電気的に接続されているかを変更でき、第２の導電線が第１の回路に電気的に接続されているか、第２の回路に電気的に接続されているかを変更できる。
【００６６】
これに加えて、第１の信号と第２の信号との供給に続いて、第１の列の第３の画素を含む第３の画素行がイネーブルされてもよい。第３の信号は第２の画素に対して供給されてもよい。第３の信号が第２の画素に対して供給される期間の少なくとも一部の間、第４の信号が第３の画素に対して供給されてもよい。
【００６７】
いくつかの実施形態において、第１の信号は、第１の画素に書き込まれる第１の目標電圧であってよい。これに加えて、第２の信号は、第２の画素にフラッシュされる第１のフラッシュ信号であってよい。これらの及び他の実施形態において、第１の目標電圧と第１のフラッシュ信号との供給に続いて、第１の列の第３の画素を含む第３の画素行が、方法６００においてイネーブルされてもよい。第２の目標電圧は、第２の画素へ書き込まれてよい。第２の画素が書き込まれる期間の少なくとも一部の間、第２のフラッシュ電圧は第３の画素にフラッシュされてよい。
【００６８】
本発明は、本発明の本質又は主要な特徴から逸脱することなく、他の具体的な形態によって具体化されてもよい。本明細書に記載の実施形態は、説明の目的においてのみ示されるものであり、本発明の実施形態に限定することを意図するものではない。そのため、本発明の主題は、前述の実施形態ではなく、特許請求の範囲によって示されるものである。特許請求の範囲と同等の意味及び範囲におけるいかなる変更も、本明細書に記載の発明の本質から逸脱しない。
【図１】
2018010321.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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