(57)【要約】      （修正有）【課題】遅延時間を高精度に制御すること。【解決手段】遅延ロックループ回路１００は、少なくとも一つの第１の遅延器と少なくとも一つの第２の遅延器とを有し、第１の遅延器と第２の遅延器とが直列に接続された第１の遅延回路１４０、第２の遅延器と同数で同構成の第３の遅延器を有し、第３の遅延器が相互に直列に接続された第２の遅延回路１５０と、クロックが第１の遅延回路を通過して第１の遅延回路から出力される第１の遅延クロックＣＬ１と、前記クロックが第２の遅延回路を通過して第２の遅延回路から出力される第２の遅延クロックＣＬ２との位相差を出力する位相比較器１６０と、前記クロックが第１の遅延器のそれぞれで遅延する時間を制御する第１の制御信号を前記位相差に応じて出力する第１の制御回路と、前記クロックが第２の遅延器と第３の遅延器のそれぞれで遅延する時間を制御する第２の制御信号を出力する第２の制御回路とを備える。【選択図】図３
2018166290.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つの第１の遅延器と少なくとも一つの第２の遅延器とを有し、前記第１の遅延器と前記第２の遅延器とが直列に接続された第１の遅延回路と、
前記第２の遅延器と同数で同構成の第３の遅延器を有し、前記第３の遅延器が相互に直列に接続された第２の遅延回路と、
クロックが前記第１の遅延回路を通過して前記第１の遅延回路から出力される第１の遅延クロックと、前記クロックが前記第２の遅延回路を通過して前記第２の遅延回路から出力される第２の遅延クロックとの位相差を出力する位相比較器と、
前記クロックが前記第１の遅延器のそれぞれで遅延する時間を制御する第１の制御信号を前記位相差に応じて出力する第１の制御回路と、
前記クロックが前記第２の遅延器と前記第３の遅延器のそれぞれで遅延する時間を制御する第２の制御信号を出力する第２の制御回路とを備える、遅延ロックループ回路。
【請求項２】
前記第１の遅延回路は、前記第２の遅延器の出力が前記第１の遅延器に入力される構成を有する、請求項１に記載の遅延ロックループ回路。
【請求項３】
前記第１の遅延回路は、前記第１の遅延器が前記第２の遅延器に挟まれた構成を有する、請求項２に記載の遅延ロックループ回路。
【請求項４】
前記第２の制御回路は、前記第１の制御回路が前記第１の制御信号を出力フィードバックする制御ループよりも帯域の狭い制御ループによって、前記第２の制御信号を出力フィードバックする、請求項１から３のいずれか一項に記載の遅延ロックループ回路。
【請求項５】
前記第２の制御回路は、前記第１の制御信号に応じて前記第２の制御信号を制御する、請求項１から３のいずれか一項に記載の遅延ロックループ回路。
【請求項６】
前記第１の遅延回路と、前記第２の遅延回路と、前記位相比較器と、前記第１の制御回路とをそれぞれ有する第１の遅延ロックループ部及び第２の遅延ロックループ部を備え、
前記第１の遅延器の個数は、前記第１の遅延ロックループ部と前記第２の遅延ロックループ部とで相違し、
前記第２の制御回路は、前記第１の遅延ロックループ部と前記第２の遅延ロックループ部とで共通の前記第２の制御信号を出力する、請求項１から５のいずれか一項に記載の遅延ロックループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延ロックループ（Delayd  Locked  Loop、ＤＬＬ）回路に関する。
【背景技術】
【０００２】
従来、入力クロックが通過する遅延回路に含まれる遅延バッファの個数と入力クロックの周波数とに応じて、一定の遅延時間を実現する制御電圧を出力する遅延ロックループ回路が知られている（例えば、特許文献１を参照）。
【０００３】
遅延ロックループ回路は、複数段の遅延バッファを含む遅延回路と、位相比較器と、チャージポンプと、容量とを備える。遅延回路を通過した入力クロックと遅延回路を通過していない入力クロックとが位相比較器で比較される。両入力クロックの位相が相違する場合、チャージポンプからの電流によって容量の電圧が変化し、容量の電圧が各遅延バッファの制御電圧としてフィードバックされる。両入力クロックの位相が一致したロック状態になると、容量の電圧（制御電圧）は一定となる。このロック状態においては、入力クロックの周期とＮ個の遅延バッファの各遅延時間を合計した総遅延時間とが一致している。そのため、入力クロックに対して位相が（３６０／Ｎ）°刻みで異なるＮ個のクロックをＮ個の遅延ブロックによって生成する制御電圧を得ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−０８２２７８号公報
【特許文献２】特開平１０−０７９６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
遅延ロックループ回路では、動作環境変化（電源変動、温度変化等）やロット間ばらつきがあっても、確実なロック状態を実現するには、遅延器がクロックを遅延させることが可能な時間の範囲（ダイナミックレンジ）を拡大してことが好ましい（図１の左図参照）。一方、遅延器に混入するノイズに対する制御電圧の変化を小さくするには、制御電圧に対する各遅延器の遅延時間の変化率（ゲイン）を低減しておくことが好ましい（図１の右図参照）。
【０００６】
しかしながら、ダイナミックレンジの拡大とゲインの低減とは、トレードオフの関係にある。そのため、ダイナミックレンジの拡大とゲインの低減とを両立させることが難しく、遅延時間を高精度に制御することが難しい。
【０００７】
そこで、本開示では、遅延時間を高精度に制御できる、遅延ロックループ回路が提供される。
【課題を解決するための手段】
【０００８】
本開示では、
少なくとも一つの第１の遅延器と少なくとも一つの第２の遅延器とを有し、前記第１の遅延器と前記第２の遅延器とが直列に接続された第１の遅延回路と、
前記第２の遅延器と同数で同構成の第３の遅延器を有し、前記第３の遅延器が相互に直列に接続された第２の遅延回路と、
クロックが前記第１の遅延回路を通過して前記第１の遅延回路から出力される第１の遅延クロックと、前記クロックが前記第２の遅延回路を通過して前記第２の遅延回路から出力される第２の遅延クロックとの位相差を出力する位相比較器と、
前記クロックが前記第１の遅延器のそれぞれで遅延する時間を制御する第１の制御信号を前記位相差に応じて出力する第１の制御回路と、
前記クロックが前記第２の遅延器と前記第３の遅延器のそれぞれで遅延する時間を制御する第２の制御信号を出力する第２の制御回路とを備える、遅延ロックループ回路が提供される。
【発明の効果】
【０００９】
本開示によれば、遅延時間を高精度に制御することができる。
【図面の簡単な説明】
【００１０】
【図１】制御電圧と遅延時間との関係の一例を示す図である。
【図２】インパルス無線通信システムの構成の一例を示す図である。
【図３】ＤＬＬ回路の構成の一例を示す図である。
【図４】遅延器Ａの遅延時間特性の一例を示す図である。
【図５】遅延器Ａ，Ｂの構成の一例を示す図である。
【図６】図５に示される構成での遅延時間特性の一例を示す図である。
【図７】ＤＬＬ回路の構成の一例を示す図である。
【図８】パルス位置変調器の構成の一例を示す図である。
【図９】遅延回路で生成される遅延時間のバリエーションの一例を示す図である。
【図１０】遅延器の特性の一例を示す図である。
【図１１】遅延器の構成の一例を示す図である。
【図１２】ＤＬＬ回路の構成の一例を示す図である。
【図１３】ＤＬＬ回路の構成の一例を示す図である。
【図１４】制御電圧の生成方法の一例を説明するための図である。
【図１５】制御電圧の生成方法の一例を示すフローチャートである。
【発明を実施するための形態】
【００１１】
以下、本開示に係る遅延ロックループ回路の実施形態について説明する。
【００１２】
図２は、遅延ロックループ回路が使用されるインパルス無線通信システムの構成の一例を示す図である。図２に示されるインパルス無線通信システム１は、ＲＦ（Radio  Frequency）パルスを伝送媒体として使用するインパルス方式で無線通信を行う。インパルス無線通信システム１は、インパルス送信機Ｔｘ及びインパルス受信機Ｒｘを有する。
【００１３】
インパルス送信機Ｔｘは、ＤＬＬ（Delay  Locked  Loop、遅延ロックループ）回路１００、ＰＰＭ（Pulse  Position  Modulation、パルス位置変調）回路１０１と、パルス発生器１０２、バンドパスフィルタ１０３、送信増幅器１０４及び送信アンテナ１０５を有する。
【００１４】
ＤＬＬ回路１００Ａは、基準クロックＣＬが遅延する遅延時間を制御する制御信号をＰＰＭ回路１０１に供給する。基準クロックＣＬは、クロックの一例である。ＤＬＬ回路１００Ａは、図示の形態では、２種類の制御電圧ＶＡ１，ＶＡ２を生成するＤＬＬ部１００Ａ１，１００Ａ２を有する。ＤＬＬ部１００Ａ１によって生成される制御電圧ＶＡ１及びＤＬＬ部１００Ａ２によって生成される制御電圧ＶＡ２は、それぞれ、基準クロックＣＬが遅延する遅延時間を制御する制御信号の一例である。
【００１５】
ＰＰＭ回路１０１は、入力データＤに対応する遅延時間だけ基準クロックＣＬを遅延させることによって、パルス状の被変調信号（modulated  signal）ＰＳを生成する。ＰＰＭ回路１０１は、被変調信号ＰＳをパルス発生器１０２に出力する。入力データＤは、パルス位置変調回路１０１に入力されるデータの一例である。
【００１６】
パルス発生器１０２は、被変調信号ＰＳのエッジ（例えば、立上りエッジ）がタイムスロットで検出されると、所定のパルス幅のパルスを生成する。バンドパスフィルタ１０３は、パルス発生器１０２によって生成されたパルスに対して、所定の通過周波数帯域のみを通過させるフィルタリングを行うことによって、フィルタ通過パルス（例えば、ミリ波パルス）を出力する。所定の通過周波数帯域は、例えば、通過下限周波数が８０ＧＨｚ、通過上限周波数が９０ＧＨｚ、通過周波数帯域幅が１０（＝９０−８０）ＧＨｚである。
【００１７】
バンドパスフィルタ１０３の出力は、送信増幅器１０４に入力される。例えば、ミリ波パルスが送信増幅器１０４により増幅されることによって、送信アンテナ１０５を介して、送信信号（インパルス信号）が無線送信される。送信信号によって、ミリ波パルスの有無に応じた「１」または「０」のデータが伝送される。
【００１８】
インパルス受信機Ｒｘは、受信アンテナ１２１、受信増幅器１２２、検波器１２３、ＡＤＣ（Analog-to-Digital  Converter、アナログ‐デジタル変換器）１２４及びベースバンド信号再生部１２５を有する。
【００１９】
受信増幅器１２２は、受信アンテナ１２１を介して無線受信した受信信号（インパルス信号）を増幅し、検波器１２３に出力する。検波器１２３は、受信増幅器１２２により増幅された受信信号（ミリ波パルス）の包絡線を検波して、ＡＤＣ１２４に出力する。
【００２０】
検波器１２３は、ＣＤＲ（Clock  Data  Recovery、クロックデータリカバリ）回路１３１、パルス発生器１３２、バンドパスフィルタ１３３、第１のミキサ１３５、第２のミキサ１３６及びπ／２移相器１３４を有する。
【００２１】
パルス発生器１３２は、ＣＤＲ回路１３１により復元されたクロックに基づいて、インパルス送信機Ｔｘのバンドパスフィルタ１０３の通過周波数帯域内の周波数（例えば、８３．５ＧＨｚ）のローカル発振信号を生成する。
【００２２】
バンドパスフィルタ１３３は、インパルス送信機Ｔｘのバンドパスフィルタ１０３と同様の通過周波数帯域特性を有し、パルス発生器１３２からのローカル発振信号に対応するパルス信号を生成する。
【００２３】
第１のミキサ１３５は、受信増幅器１２２の出力信号に、バンドパスフィルタ１３３が出力するパルス信号をミキシングして検波を行う。第２のミキサ１３６は、受信増幅器１２２の出力信号に、バンドパスフィルタ１３３が出力するパルス信号の位相をπ／２移相器１３４によりπ／２だけ位相シフトして、その位相シフトされた信号をミキシングして検波を行う。これにより、ＩＦ（Intermediate  Frequency、中間周波数）信号が得られる。
【００２４】
第１のミキサ１３５と第２のミキサ１３６でミキシングするローカル発振信号は、π／２（例えば、３ｐｓ）だけ位相がずれている。第１のミキサ１３５からＩＦ信号の一つであるＱ信号が出力され、第２のミキサ１３６からＩＦ信号の一つであるＩ信号が出力される。
【００２５】
ＡＤＣ１２４は、アナログのＱ信号及びＩ信号をデジタルデータに変換する。ベースバンド信号再生部１２５は、デジタルのＱ信号及びＩ信号から、受信アンテナ１２１で受信したインパルス信号の位相を検出する。ベースバンド信号再生部１２５は、検出した位相及び受信したクロックの位相からデータを再生する。
【００２６】
なお、インパルス無線通信システムは、ミリ波帯域の利用に限られない。例えば、マイクロ波帯や準ミリ波帯を含むＵＷＢ（Ultra  Wide  Band、超広帯域無線）方式の通信に利用可能である。
【００２７】
図３は、本開示の第１の実施形態に係るＤＬＬ回路の構成の一例を示す図である。図３に示されるＤＬＬ回路１００は、例えば、図２のＤＬＬ部１００Ａ１に適用することができる。ＤＬＬ回路１００は、遅延回路１４０、遅延回路１５０、位相比較器１６０、チャージポンプ１７０、ローパスフィルタ１８０及び制御電圧生成回路１１１を備える。
【００２８】
遅延回路１４０は、第１の遅延回路の一例である。遅延回路１４０は、少なくとも一つの遅延器Ａと少なくとも一つの遅延器Ｂとを有する。遅延回路１４０は、少なくとも一つの遅延器Ａと少なくとも一つの遅延器Ｂとが直列に接続された構成を有する。遅延器Ａは、第１の遅延器の一例である。遅延器Ｂは、第２の遅延器の一例である。
【００２９】
遅延回路１４０は、互いに同構成のｍ個の遅延器Ａ（遅延器１４１Ａ１〜１４１ｍ）と、互いに同構成のｎ個の遅延器Ｂ（遅延器１４１Ｂ１〜１４１Ｂｎ）とを有する。ｍ、ｎは、それぞれ自然数を表す。
【００３０】
遅延回路１５０は、第２の遅延回路の一例である。遅延回路１５０は、互いに同構成のｎ個の遅延器Ｂ（遅延器１５１Ｂ１〜１５１Ｂｎ）を有する。つまり、遅延回路１５０は、遅延回路１４０内のｎ個の遅延器Ｂと同数で同構成の遅延器Ｂを有する。遅延回路１５０内の遅延器Ｂは、第３の遅延器の一例である。遅延回路１５０は、ｎ個の遅延器Ｂ（遅延器１５１Ｂ１〜１５１Ｂｎ）が相互に直列に接続された構成を有する。
【００３１】
なお、ｎ＝１（つまり、遅延回路１４０内の遅延器Ｂと遅延回路１５０内の遅延器Ｂとがそれぞれ１個）の場合、遅延器Ｂが相互に直列に接続されたとは、一つの遅延器Ｂが配置されていることを意味する。
【００３２】
位相比較器１６０は、入力クロック１９０が遅延回路１４０を通過して遅延回路１４０から出力される遅延クロックＣＬ１と、入力クロック１９０が遅延回路１５０を通過して遅延回路１５０から出力される遅延クロックＣＬ２とを位相比較する回路の一例である。
【００３３】
遅延クロックＣＬ１は、第１の遅延クロックの一例である。遅延クロックＣＬ１は、入力クロック１９０が遅延回路１４０内の全ての遅延器Ａ及び全ての遅延器Ｂを通過することにより、位相が入力クロック１９０に対して遅延したクロックを表す。
【００３４】
遅延クロックＣＬ２は、第２の遅延クロックの一例である。遅延クロックＣＬ２は、入力クロック１９０が遅延回路１５０内の全ての遅延器Ｂを通過することにより、位相が入力クロック１９０に対して遅延したクロックを表す。
【００３５】
位相比較器１６０は、遅延クロックＣＬ１の位相と遅延クロックＣＬ２の位相とを比較し、遅延クロックＣＬ１と遅延クロックＣＬ２との位相差に応じた信号（位相差信号）を出力する。位相比較器１６０は、位相比較のみを行うものに限られない。位相比較器１６０は、例えば、位相差が１周期以内である場合には位相比較を行い、位相差が１周期を超える場合には周波数比較を行う位相周波数比較器でもよい。
【００３６】
チャージポンプ１７０は、位相比較器１６０からの位相差信号に応じて、ローパスフィルタ１８０内のキャパシタを充電又は放電させる制御電流を出力する。ローパスフィルタ１８０は、例えば、抵抗素子とキャパシタとを含む一次ローパスフィルタである。
【００３７】
ローパスフィルタ１８０内のキャパシタの電圧は、制御電圧ＶＡ１として、遅延回路１４０内の全ての遅延器Ａにフィードバックされる。制御電圧ＶＡ１は、入力クロック１９０が遅延回路１４０内の遅延器Ａのそれぞれで遅延する時間を制御する第１の制御信号の一例である。チャージポンプ１７０及びローパスフィルタ１８０は、第１の制御回路の一例である。
【００３８】
制御電圧生成回路１１１は、第２の制御回路の一例である。制御電圧生成回路１１１は、入力クロック１９０が遅延回路１４０内の遅延器Ｂのそれぞれ及び遅延回路１５０内の遅延器Ｂのそれぞれで遅延する時間を制御する制御電圧ＶＢを出力する。制御電圧ＶＢは、第２の制御信号の一例である。
【００３９】
例えば、位相比較器１６０は、遅延クロックＣＬ１が遅延クロックＣＬ２より位相が進んでいる場合、制御電圧ＶＡ１を低下させるダウン信号ｄｎを生成する。チャージポンプ１７０は、ダウン信号ｄｎに応じて、ローパスフィルタ１８０内のキャパシタを放電させる制御電流を生成し、当該キャパシタの電圧（制御電圧ＶＡ１）を低下させる。制御電圧ＶＡ１の低下に応じて、遅延回路１４０内の各遅延器Ａの動作速度が低下するので、各遅延器Ａの遅延時間が長くなる。その結果、遅延回路１４０の遅延時間が長くなるので、遅延クロックＣＬ１の位相が遅れる。
【００４０】
逆に、位相比較器１６０は、遅延クロックＣＬ１が遅延クロックＣＬ２より位相が遅れている場合、制御電圧ＶＡ１を上昇させるアップ信号ｕｐを生成する。チャージポンプ１７０は、アップ信号ｕｐに応じて、ローパスフィルタ１８０内のキャパシタを充電させる制御電流を生成し、当該キャパシタの電圧（制御電圧ＶＡ１）を上昇させる。制御電圧ＶＡ１の上昇に応じて、遅延回路１４０内の各遅延器Ａの動作速度が上昇するので、各遅延器Ａの遅延時間が短くなる。その結果、遅延回路１４０の遅延時間が短くなるので、遅延クロックＣＬ１の位相が進む。
【００４１】
このように、ＤＬＬ回路１００は、遅延クロックＣＬ１が遅延クロックＣＬ２に対して一周期分（３６０°）遅延したロック状態になるように、遅延クロックＣＬ１の位相を遅延クロックＣＬ２の位相に一致させる。つまり、ロック状態では、遅延クロックＣＬ１と遅延クロックＣＬ２との位相差は、３６０°となる。
【００４２】
ここで、図３が示す形態では、遅延器Ｂは、遅延回路１４０と遅延回路１５０とで、同数及び同構成であるとともに、遅延時間が同じ制御電圧ＶＢによって制御される。したがって、ロック状態での制御電圧ＶＡ１を、ｍ個の遅延器Ａの各遅延時間を合計した総遅延時間（遅延時間ＴＡ）を正確に生成できる電圧として利用することができる。すなわち、ＤＬＬ回路１００は、ロック状態での制御電圧ＶＡ１を、遅延時間ＴＡを正確に生成できる電圧として出力できる。
【００４３】
また、図３が示す形態では、遅延器Ａの遅延時間は、制御電圧ＶＡ１により制御され、遅延器Ｂの遅延時間は、制御電圧ＶＡ１とは異なる制御電圧ＶＢにより制御される。また、少なくとも一つの遅延器Ａは、少なくとも一つの遅延器Ｂと直列に接続されている。すなわち、遅延回路１４０は、少なくとも一つの遅延器Ｂの出力が少なくとも一つの遅延器Ａに入力される直列構成と、少なくとも一つの遅延器Ａの出力が少なくとも一つの遅延器Ｂに入力される直列構成とのうち、一方又は両方の直列構成を有する。図３は、遅延器Ａがその遅延器Ａの両側の遅延器Ｂに挟まれた構成の一例を示す。
【００４４】
このような直列構成によれば、遅延器Ｂの出力を制御電圧ＶＢにより変化させることによって遅延器Ａの入力を変化させることができ、又は、遅延器Ｂの入力を制御電圧ＶＢにより変化させることによって遅延器Ａの出力を変化させることができる。したがって、ＤＬＬ回路１００は、遅延器Ａの遅延時間を、制御電圧ＶＡ１により制御できるだけでなく、制御電圧ＶＢにより制御できる。
【００４５】
例えば、図４に示されるように、ＤＬＬ回路１００は、制御電圧ＶＡ１だけではＤＬＬ回路１００がロック状態から外れる場合には、制御電圧ＶＢも使用して遅延器Ａの遅延時間を調整する。これにより、遅延器Ａの遅延時間特性がＣ１１からＣ２１に変化するので、ロック可能な状態まで遅延器Ａのダイナミックレンジを拡大することができる。一方、ＤＬＬ回路１００は、制御電圧ＶＢを使用せずに制御電圧ＶＡ１だけでＤＬＬ回路１００をロック状態に維持できる場合には、制御電圧ＶＢを使用せずに制御電圧ＶＡ１を使用して遅延器Ａの遅延時間を調整する。これにより、遅延器Ａの遅延特性はＣ１１となるので、遅延器Ａのダイナミックレンジは狭くなり（遅延器Ａのゲインは低減し）、ロック状態でのノイズに対する耐性を高くすることができる。このように、本実施形態によれば、ダイナミックレンジの拡大とゲインの低減とを両立することができるので、遅延時間を高精度に制御することができる。
【００４６】
図５は、遅延器Ａ，Ｂの構成の一具体例を示す図である。遅延器Ａの入力部ＩＮから入力される入力クロック１９０は、遅延器Ａの出力部ＯＵＴから出力される。遅延器Ｂの入力部ＩＮから入力される入力クロック１９０は、遅延器Ｂの出力部ＯＵＴから出力される。
【００４７】
遅延器Ａ，Ｂは、それぞれ、直列に接続された偶数個（図示の場合、２個）の遅延バッファ２１，２２を有する。遅延器Ａ，Ｂは、それぞれ、入力クロック１９０を入力とする遅延バッファ２１と、遅延バッファ２１の出力を入力とする遅延バッファ２２とを有する。遅延バッファ２２から出力された入力クロック１９０は、後段の遅延器内の前段の遅延バッファに入力される。
【００４８】
遅延バッファ２１は、インバータ１１と、インバータ１１の出力を入力とするインバータ１２と、インバータ１２の出力とインバータ１１の入力との間に接続され抵抗部３１とを有する。インバータ１１，１２は、それぞれ、入出力の論理レベルを反転させる。
【００４９】
遅延バッファ２２は、インバータ１３と、インバータ１３の出力を入力とするインバータ１４と、インバータ１３の出力とインバータ１４の入力との間に接続され抵抗部３２とを有する。インバータ１３，１４は、それぞれ、入出力の論理レベルを反転させる。
【００５０】
抵抗部３１，３２には、それぞれ、共通の制御電圧ＶＣが印加されており、抵抗部３１，３２は、制御電圧ＶＣによって制御される。制御電圧ＶＣは、図５の構成が遅延器Ａを示す場合、第１の制御信号の一例である制御電圧ＶＡ１に相当し、図５の構成が遅延器Ｂを示す場合、第２の制御信号の一例である制御電圧ＶＢに相当する。
【００５１】
抵抗部３１，３２の各抵抗値は、制御電圧ＶＣに対応する値となる。つまり、制御電圧ＶＣの値に応じて、遅延器内の遅延バッファ２１，２２に流れる電流の大きさが変化する。この電流の大きさの変化により、遅延器の遅延時間が変化する。抵抗部３１，３２は、例えば、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）等のトランジスタである。
【００５２】
遅延器Ａ，Ｂは、それぞれ、直列に接続された偶数個の遅延バッファ（図示の形態では、２個の遅延バッファ２１，２２）を有する。これにより、入力部ＩＮと出力部ＯＵＴとで入力クロック１９０の論理レベルが同じになる。また、入力クロック１９０のエッジの立ち上がり速度と立ち下がり速度とが異なるので、偶数個の遅延バッファを直列に接続することにより両者の速度の違いを相殺することができる。
【００５３】
図６は、図５に示される構成での遅延時間特性の一例を示す図である。制御電圧ＶＢを増加させることにより、遅延器Ａの遅延時間のダイナミックレンジが１．７倍となる。一夫、ダイナミックレンジが大きい状態に対して、小さい状態でのゲインは、０．６倍となる。
【００５４】
図７は、本開示の第２の実施形態に係るＤＬＬ回路の構成の一例を示す図である。図７に示されるＤＬＬ回路２００は、遅延ロックループ部２００Ａ１と、遅延ロックループ部２００Ａ２と、制御電圧生成回路１１１とを備える。ＤＬＬ回路２００は、例えば、図２のＤＬＬ回路１００Ａに適用することができる。具体的には、遅延ロックループ部２００Ａ１は、ＤＬＬ部１００Ａ１に適用することができ、遅延ロックループ部２００Ａ２は、ＤＬＬ部１００Ａ２に適用することができる。
【００５５】
遅延ロックループ部２００Ａ１，２００Ａ２は、それぞれ、図３に示される構成と同じ構成を有するので、それらの説明については、上述の説明を援用することで簡略する。
【００５６】
遅延ロックループ部２００Ａ１は、第１の遅延ロックループ部の一例である。遅延ロックループ部２００Ａ２は、第２の遅延ロックループ部の一例である。遅延ロックループ部２００Ａ１は、遅延回路１４０、遅延回路１５０、位相比較器１６０、チャージポンプ１７０及びローパスフィルタ１８０を備える。遅延ロックループ部２００Ａ２は、遅延回路２４０、遅延回路２５０、位相比較器２６０、チャージポンプ２７０及びローパスフィルタ２８０を備える。
【００５７】
遅延回路２４０は、第１の遅延回路の一例である。遅延回路２４０は、互いに同構成のｊ個の遅延器Ａ（遅延器２４１Ａ１〜２４１ｊ）と、互いに同構成のｉ個の遅延器Ｂ（遅延器１４１Ｂ１〜１４１Ｂｉ）とを有する。ｊ、ｉは、それぞれ自然数を表す。
【００５８】
遅延回路２５０は、第２の遅延回路の一例である。遅延回路２５０は、互いに同構成のｉ個の遅延器Ｂ（遅延器２５１Ｂ１〜２５１Ｂｉ）を有する。つまり、遅延回路２５０は、遅延回路２４０内のｉ個の遅延器Ｂと同数で同構成の遅延器Ｂを有する。遅延回路２５０内の遅延器Ｂは、第３の遅延器の一例である。遅延回路２５０は、ｉ個の遅延器Ｂ（遅延器１５１Ｂ１〜１５１Ｂｉ）が相互に直列に接続された構成を有する。
【００５９】
遅延ロックループ部２００Ａ１内の遅延器Ａの個数ｍは、遅延ロックループ部２００Ａ２内の遅延器Ａの個数ｊと相違している。例えば、ｊは、ｍよりも小さい。また、制御電圧生成回路１１１は、遅延ロックループ部２００Ａ１と遅延ロックループ部２００Ａ２とで共通の制御電圧ＶＢを出力する。
【００６０】
したがって、上述と同様に、ロック状態での制御電圧ＶＡ１を、ｍ個の遅延器Ａの各遅延時間を合計した総遅延時間（遅延時間ＴＡ）を正確に生成できる電圧として利用することができる。また、ロック状態での制御電圧ＶＡ２を、ｊ個の遅延器Ａの各遅延時間を合計した総遅延時間（遅延時間ＴＢ）を正確に生成できる電圧として利用することができる。すなわち、ＤＬＬ回路２００は、ロック状態での制御電圧ＶＡ１を、遅延時間ＴＡを正確に生成できる電圧として出力でき、且つ、ロック状態での制御電圧ＶＡ２を、遅延時間ＴＢを正確に生成できる電圧として出力できる。ｊがｍよりも小さい場合、遅延時間ＴＢは、遅延時間ＴＡよりも長い。
【００６１】
図８は、パルス位置変調回路（ＰＰＭ回路）の構成の一例を示す図である。図８に示されるＰＰＭ回路１０１は、図２のＰＰＭ回路１０１に適用することができる。
【００６２】
図７のＤＬＬ回路２００により生成された制御電圧ＶＢは、図８のＰＰＭ回路１０１内の遅延器Ｂに入力される。図７のＤＬＬ回路２００により生成された制御電圧ＶＡ１，ＶＡ２は、図８のＰＰＭ回路１０１内の遅延器Ａに入力される。制御電圧ＶＡ１と制御電圧ＶＡ２とが、ＰＰＭ回路１０１内で入力データＤに対応して切り替えられることで、被変調信号ＰＳの遅延時間が変化する。これにより、パルス位置変調が実現される。次に、パルス位置変調の詳細について説明する。
【００６３】
図８に示されるＰＰＭ回路１０１は、遅延経路３１０と、デコーダ３２１とを備える。
【００６４】
遅延経路３１０は、直列に接続された複数（図示の場合、７つ）の遅延器Ａ，Ｂを有する。具体的には、遅延経路３１０は、互いに同構成の３つの遅延器Ａ（遅延器３１１〜３１３）と、互いに同構成の４つの遅延器Ｂ（遅延器３９１〜３９４）とを有する。遅延器３９１には基準クロックＣＬが入力され、遅延器３９４から被変調信号ＰＳが出力される。遅延器Ｂの出力が遅延器Ａの入力となり、遅延器Ａの出力が遅延器Ｂの入力となる。
【００６５】
基準クロックＣＬが７つの遅延器Ａ，Ｂを通過することによって、被変調信号ＰＳが出力される。デコーダ３２１は、３つの遅延器Ａ（遅延器３１１，３１２，３１３）のそれぞれで基準クロックＣＬが遅延する遅延時間を、入力データＤに応じて切り替える切り替え回路の一例である。
【００６６】
デコーダ３２１は、基準クロックＣＬが遅延器３１１，３１２，３１３のそれぞれで遅延する遅延時間を制御する制御電圧を、入力データＤに応じて切り替える。これにより、遅延器３１１，３１２，３１３それぞれの遅延時間を個別に調整することができ、遅延経路３１０全体の遅延時間のばらつきを抑制することができる。
【００６７】
図９は、遅延経路で生成される遅延時間のバリエーションの一例を示す図である。デコーダ３２１は、基準クロックＣＬが遅延する遅延時間を制御する制御電圧を、入力データＤに応じて、制御電圧ＶＡ１，ＶＡ２の中から切り替える。
【００６８】
デコーダ３２１は、２ビットの入力データＤが「００」である場合、遅延器３１１，３１２，３１３の各遅延時間を制御する制御電圧を、それぞれ、制御電圧ＶＡ１、制御電圧ＶＡ１、制御電圧ＶＡ１に設定する。デコーダ３２１は、２ビットの入力データＤが「０１」である場合、遅延器３１１，３１２，３１３の各遅延時間を制御する制御電圧を、それぞれ、制御電圧ＶＡ２、制御電圧ＶＡ１、制御電圧ＶＡ１に設定する。デコーダ３２１は、２ビットの入力データＤが「１０」である場合、遅延器３１１，３１２，３１３の各遅延時間を制御する制御電圧を、それぞれ、制御電圧ＶＡ２、制御電圧ＶＡ２、制御電圧ＶＡ１に設定する。デコーダ３２１は、２ビットの入力データＤが「１１」である場合、遅延器３１１，３１２，３１３の各遅延時間を制御する制御電圧を、それぞれ、制御電圧ＶＡ２、制御電圧ＶＡ２、制御電圧ＶＡ２に設定する。
【００６９】
制御電圧がこのように設定されることにより、パルス状の被変調信号ＰＳの時間的な位置が入力データＤに応じて３ｐｓ刻みで変化する。
【００７０】
図１０は、遅延器の特性の一例を示す図である。遅延器３１１，３１２，３１３は、それぞれ、互いに同じ遅延特性を有する。Ｃ１は、遅延器の典型的な遅延特性を表し、Ｃ２は、遅延器の個体差ばらつきが生じたときの遅延特性を表す。
【００７１】
遅延特性がＣ１の状態において、遅延時間を制御する電圧として制御電圧ＶＡ１が選択されたとき、各遅延器の遅延時間はｄｔ１になる。遅延特性がＣ１の状態において、遅延時間を制御する電圧として制御電圧ＶＡ２が選択されたとき、各遅延器の遅延時間はｄｔ２になる。一方、遅延特性がＣ２の状態において、遅延時間を制御する電圧として制御電圧ＶＡ１が選択されたとき、各遅延器の遅延時間はｄｔ３になる。遅延特性がＣ２の状態において、遅延時間を制御する電圧として制御電圧ＶＡ２が選択されたとき、各遅延器の遅延時間はｄｔ４になる。
【００７２】
しかし、制御電圧ＶＡ１が選択されたときの遅延時間と制御電圧ＶＡ２が選択されたときの遅延時間の差が、位置変調において生成したい遅延時間となるように、制御電圧ＶＡ１の値と制御電圧ＶＡ２の値とが予め設定されている。制御電圧に対する遅延時間の変化率がＣ１とＣ２とでほぼ同じであるため、２つの制御電圧の差（ＶＡ２−ＶＡ１）が同じであれば、遅延器の遅延特性が特性ばらつきによりＣ１からＣ２に変化しても、ほぼ同じ遅延時間が得られる。したがって、遅延時間のばらつきを抑制することができる。
【００７３】
図１１は、遅延器の構成の一具体例を示す図である。図１１は、遅延器３１１の構成を示すが、他の遅延器３１２，３１３もそれぞれ遅延器３１１と同じ構成を有する。遅延器３１１の入力部ＩＮから入力される基準クロックＣＬは、遅延器３１１の出力部ＯＵＴから出力される。
【００７４】
遅延器３１１は、直列に接続された偶数個（図示の場合、２個）のユニット回路３７１，３７２を有する。遅延器３１１は、基準クロックＣＬを入力とするユニット回路３７１と、ユニット回路３７１の出力を入力とするユニット回路３７２とを有する。ユニット回路３７２から出力された基準クロックＣＬは、後段の遅延器３１２内の前段のユニット回路に入力される。
【００７５】
ユニット回路３７１は、インバータ３３１と、インバータ３３１の出力を入力とするインバータ３３２と、制御電圧ＶＡ１，ＶＡ２と同数（つまり、２個）の制御経路３８１，３８２とを有する。制御経路３８１，３８２は、いずれも、インバータ３３２の出力とインバータ３３１の入力との間に接続されている。インバータ３３１，３３２は、それぞれ、入出力の論理レベルを反転させる。
【００７６】
ユニット回路３７２は、インバータ３３３と、インバータ３３３の出力を入力とするインバータ３３４と、制御電圧ＶＡ１，ＶＡ２と同数（つまり、２個）の制御経路３８３，３８４とを有する。制御経路３８３，３８４は、いずれも、インバータ３３４の出力とインバータ３３３の入力との間に接続されている。インバータ３３３，３３４は、それぞれ、入出力の論理レベルを反転させる。
【００７７】
デコーダ３２１は、基準クロックＣＬが遅延する時間を制御電圧ＶＡ１，ＶＡ２に応じて制御する経路を、制御経路３８１〜３８４の中から入力データＤに応じて選択する。
【００７８】
制御電圧ＶＡ１が印加されている制御経路３８１は、遮断部３４１，３４２と、抵抗部３６１とを有する。制御電圧ＶＡ１が印加されている制御経路３８３は、遮断部３４３，３４４と、抵抗部３６３とを有する。制御電圧ＶＡ２が印加されている制御経路３８２は、遮断部３５１，３５２と、抵抗部３６２とを有する。制御電圧ＶＡ２が印加されている制御経路３８４は、遮断部３５３，３５４と、抵抗部３６４とを有する。
【００７９】
遮断部３４１，３４２は、入力データＤに応じてデコーダ３２１から出力される信号に基づき、インバータ３３２の出力とインバータ３３１の入力との間の制御経路３８１の接続を遮断する。遮断部３５１，３５２は、入力データＤに応じてデコーダ３２１から出力される信号に基づき、インバータ３３２の出力とインバータ３３１の入力との間の制御経路３８２の接続を遮断する。遮断部３４３，３４４は、入力データＤに応じてデコーダ３２１から出力される信号に基づき、インバータ３３４の出力とインバータ３３３の入力との間の制御経路３８３の接続を遮断する。遮断部３５３，３５４は、入力データＤに応じてデコーダ３２１から出力される信号に基づき、インバータ３３４の出力とインバータ３３３の入力との間の制御経路３８４の接続を遮断する。各遮断部の具体例として、トランジスタを用いたトランスファーゲートが挙げられる。
【００８０】
抵抗部３６１には、制御電圧ＶＡ１が印加されている。その前後の遮断部３４１，３４２がともにオン状態であるとき、抵抗部３６１の抵抗値は、制御電圧ＶＡ１に対応する値となる（制御電圧ＶＡ１が選択された状態）。同様に、抵抗部３６３には、制御電圧ＶＡ１が印加されている。その前後の遮断部３４３，３４４がともにオン状態であるとき、抵抗部３６３の抵抗値は、制御電圧ＶＡ１に対応する値となる（制御電圧ＶＡ１が選択された状態）。
【００８１】
一方、抵抗部３６２には、制御電圧ＶＡ２が印加されている。その前後の遮断部３５１，３５２がともにオン状態であるとき、抵抗部３６２の抵抗値は、制御電圧ＶＡ２に対応する値となる（制御電圧ＶＡ２が選択された状態）。同様に、抵抗部３６４には、制御電圧ＶＡ２が印加されている。その前後の遮断部３５３，３５４がともにオン状態であるとき、抵抗部３６４の抵抗値は、制御電圧ＶＡ２に対応する値となる（制御電圧ＶＡ２が選択された状態）。
【００８２】
つまり、制御電圧ＶＡ１が選択されている状態で制御経路３８１，３８３に流れる電流の大きさと、制御電圧ＶＡ２が選択されている状態で制御経路３８２，３８４に流れる電流の大きさとが相違する。この相違により、制御電圧ＶＡ１が選択されている状態と制御電圧ＶＡ２が選択されている状態とで、遅延器３１１の遅延時間が変化する。
【００８３】
抵抗部３６１〜３６４は、例えば、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）等のトランジスタである。これらのトランジスタの閾値のばらつきが、各遅延器の遅延時間のばらつきに比較的大きく影響する。
【００８４】
遅延器３１１は、直列に接続された偶数個のユニット回路（図示の形態では、２個のユニット回路３７１，３７２）を有する。これにより、入力部ＩＮと出力部ＯＵＴとで基準クロックＣＬの論理レベルが同じになる。また、基準クロックＣＬのエッジの立ち上がり速度と立ち下がり速度とが異なるので、偶数個のユニット回路を直列に接続することにより両者の速度の違いを相殺することができる。
【００８５】
図１２は、本開示の第２の実施形態に係るＤＬＬ回路の構成の他の一例を示す図である。図１２は、制御電圧ＶＢの生成手段の第１例を示す。図１２に示されるＤＬＬ回路２０１は、遅延ロックループ部２００Ａ１と、遅延ロックループ部２００Ａ２と、制御電圧生成回路１１２とを備える。図１２は、図８に対して、第２の制御回路の一例である制御電圧生成回路が異なる。図１２の制御電圧生成回路１１２は、遅延ロックループ部２００Ａ１と遅延ロックループ部２００Ａ２とで共通の制御電圧ＶＢを出力する。
【００８６】
制御電圧生成回路１１２は、チャージポンプ１７０及びローパスフィルタ１８０が制御電圧ＶＡ１を出力フィードバックする制御ループよりも帯域の狭い制御ループによって、制御電圧ＶＢを出力フィードバックする。制御電圧生成回路１１２は、チャージポンプ２７０及びローパスフィルタ２８０が制御電圧ＶＡ２を出力フィードバックする制御ループよりも帯域の狭い制御ループによって、制御電圧ＶＢを出力フィードバックする。
【００８７】
制御電圧生成回路１１２は、位相比較器１６１、チャージポンプ１７１及びローパスフィルタ１８１を有する。位相比較器１６１、チャージポンプ１７１及びローパスフィルタ１８１は、それぞれ、位相比較器１６０、チャージポンプ１７０及びローパスフィルタ１８０と同じ構成を有する。
【００８８】
図１２のＤＬＬ回路２０１の動作について説明する。まず、帯域の広い制御ループにより制御電圧ＶＡ１，ＶＡ２が制御される。制御電圧ＶＡ１，ＶＡ２が電圧可変域の限界まで変化してもＤＬＬ回路２０１がロックしない状態では、帯域の狭い制御ループにより制御電圧ＶＢが制御され、ＤＬＬ回路２０１がロックする方向に制御電圧ＶＢが少し変化する。そのように制御電圧ＶＢが少し変化した状態で、もう一度、制御電圧ＶＡ１，ＶＡ２の制御ループにより出力フィードバックが行われる。このような制御動作が繰り返されることで、ＤＬＬ回路２０１がロックするところまで制御電圧ＶＢを変化させることができる。
【００８９】
図１３は、本開示の第２の実施形態に係るＤＬＬ回路の構成の一例を示す図である。図１３は、制御電圧ＶＢの生成手段の第２例を示す。図１３に示されるＤＬＬ回路は、遅延ロックループ部２００Ａ１と、遅延ロックループ部２００Ａ２と、制御電圧生成回路１１１とを備える（回路の詳細については、例えば図７参照）。
【００９０】
図１３の制御電圧生成回路１１１は、遅延ロックループ部２００Ａ１により生成される制御電圧ＶＡ１と、遅延ロックループ部２００Ａ２により生成される制御電圧ＶＡ２とに応じて、制御電圧ＶＢを制御する。つまり、制御電圧生成回路１１１は、制御電圧ＶＡ１，ＶＡ２のモニタ結果に応じて、制御電圧ＶＢを生成する。
【００９１】
図１４は、図１３の形態により制御電圧ＶＢを生成する方法の一例をするための図である。図１４は、制御電圧ＶＡ１，ＶＡ２が取り得る電圧範囲を示す。制御電圧ＶＡ１が最小値から第２最小値までの電圧範囲にある場合、又は、制御電圧ＶＡ２が第２最大値から最大値までの電圧範囲にある場合、ＤＬＬ回路がロック状態ではないことを表す。制御電圧ＶＡ１，ＶＡ２が第２最小値から第２最大値までの電圧範囲（図示の斜線領域）にある場合、ＤＬＬ回路がロック状態であることを表す。
【００９２】
図１５は、図１３の形態により制御電圧ＶＢを生成する方法の一例を示すフローチャートである。図１３，１４を参照して、図１５について以下説明する。
【００９３】
制御電圧生成回路１１１は、制御電圧ＶＡ１が最小値よりも大きいか否かを判定する（ステップＳ１０）。制御電圧生成回路１１１は、制御電圧ＶＡ１が最小値以下である場合（ステップＳ１０Ｎｏ）、ＤＬＬ回路がロック状態ではないので、制御電圧ＶＢを大きくして（ステップＳ６０）、ステップＳ１０の判定を再び行う。
【００９４】
制御電圧生成回路１１１は、制御電圧ＶＡ１が最小値よりも大きい場合（ステップＳ１０Ｙｅｓ）、制御電圧ＶＡ１が第２最小値よりも小さいか否かを判定する（ステップＳ２０）。制御電圧生成回路１１１は、制御電圧ＶＡ１が第２最小値以上である場合（ステップＳ２０Ｎｏ）、制御電圧ＶＢを小さくして（ステップＳ５０）、ステップＳ１０の判定を再び行う。
【００９５】
制御電圧生成回路１１１は、制御電圧ＶＡ１が第２最小値よりも小さい場合（ステップＳ２０Ｙｅｓ）、制御電圧ＶＡ２が最大値よりも小さいか否かを判定する（ステップＳ３０）。制御電圧生成回路１１１は、制御電圧ＶＡ２が最大値以上である場合（ステップＳ３０Ｎｏ）、ＤＬＬ回路がロック状態ではないので、制御電圧ＶＢを大きくして（ステップＳ６０）、ステップＳ１０の判定を再び行う。
【００９６】
制御電圧生成回路１１１は、制御電圧ＶＡ２が最大値よりも小さい場合（ステップＳ３０Ｙｅｓ）、制御電圧ＶＡ２が第２最大値よりも大きいか否かを判定する（ステップＳ４０）。
制御電圧生成回路１１１は、制御電圧ＶＡ２が第２最大値以下である場合（ステップＳ４０Ｎｏ）、制御電圧ＶＢを小さくして（ステップＳ５０）、ステップＳ１０の判定を再び行う。制御電圧生成回路１１１は、制御電圧ＶＡ２が第２最大値よりも大きい場合（ステップＳ４０Ｙｅｓ）、ＤＬＬ回路がロック状態であるので、ステップＳ１０の判定を再び行う。
【００９７】
以上、遅延ロックループ回路を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【００９８】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
少なくとも一つの第１の遅延器と少なくとも一つの第２の遅延器とを有し、前記第１の遅延器と前記第２の遅延器とが直列に接続された第１の遅延回路と、
前記第２の遅延器と同数で同構成の第３の遅延器を有し、前記第３の遅延器が相互に直列に接続された第２の遅延回路と、
クロックが前記第１の遅延回路を通過して前記第１の遅延回路から出力される第１の遅延クロックと、前記クロックが前記第２の遅延回路を通過して前記第２の遅延回路から出力される第２の遅延クロックとの位相差を出力する位相比較器と、
前記クロックが前記第１の遅延器のそれぞれで遅延する時間を制御する第１の制御信号を前記位相差に応じて出力する第１の制御回路と、
前記クロックが前記第２の遅延器と前記第３の遅延器のそれぞれで遅延する時間を制御する第２の制御信号を出力する第２の制御回路とを備える、遅延ロックループ回路。
（付記２）
前記第１の遅延回路は、前記第２の遅延器の出力が前記第１の遅延器に入力される構成を有する、付記１に記載の遅延ロックループ回路。
（付記３）
前記第１の遅延回路は、前記第１の遅延器が前記第２の遅延器に挟まれた構成を有する、付記２に記載の遅延ロックループ回路。
（付記４）
前記第２の制御回路は、前記第１の制御回路が前記第１の制御信号を出力フィードバックする制御ループよりも帯域の狭い制御ループによって、前記第２の制御信号を出力フィードバックする、付記１から３のいずれか一項に記載の遅延ロックループ回路。
（付記５）
前記第２の制御回路は、前記第１の制御信号に応じて前記第２の制御信号を制御する、付記１から３のいずれか一項に記載の遅延ロックループ回路。
（付記６）
前記第１の遅延器、前記第２の遅延器及び前記第３の遅延器は、それぞれ、第１のインバータと、前記第１のインバータの出力を入力とする第２のインバータと、前記第２のインバータの出力と前記第１のインバータの入力との間に接続された抵抗部とを有し、
前記第１の遅延器の前記抵抗部は、前記第１の制御信号によって制御され、
前記第２の遅延器及び前記第３の遅延器の前記抵抗部は、前記第２の制御信号によって制御される、付記１から５のいずれか一項に記載の遅延ロックループ回路。
（付記７）
前記第１の遅延器、前記第２の遅延器及び前記第３の遅延器は、それぞれ、直列に接続された偶数個の遅延バッファを有し、
前記偶数個の遅延バッファのそれぞれは、前記第１のインバータと、前記第２のインバータと、前記抵抗部とを含む、付記６に記載の遅延ロックループ回路。
（付記８）
前記第１の遅延回路と、前記第２の遅延回路と、前記位相比較器と、前記第１の制御回路とをそれぞれ有する第１の遅延ロックループ部及び第２の遅延ロックループ部を備え、
前記第１の遅延器の個数は、前記第１の遅延ロックループ部と前記第２の遅延ロックループ部とで相違し、
前記第２の制御回路は、前記第１の遅延ロックループ部と前記第２の遅延ロックループ部とで共通の前記第２の制御信号を出力する、付記１から７のいずれか一項に記載の遅延ロックループ回路。
（付記９）
付記８に記載の遅延ロックループ回路と、前記第１の遅延ロックループ部の前記第１の制御回路から出力される前記第１の制御信号と前記第２の遅延ロックループ部の前記第１の制御回路から出力される前記第１の制御信号とに基づいて、被変調信号を出力するパルス位置変調回路とを備え、
前記被変調信号に基づいて信号を無線送信する送信機。
【符号の説明】
【００９９】
１  インパルス無線通信システム
１１，１２，１３，１４  インバータ
２１，２２  遅延バッファ
３１，３２  抵抗部
１００，１００Ａ，２００，２０１，２０２  ＤＬＬ回路
１０１  ＰＰＭ回路
１１１  制御電圧生成回路
１４０，１５０，２４０，２５０  遅延回路
１４１Ａ１〜１４１Ａｍ，１４１Ｂ１〜１４１Ｂｎ，１５１Ｂ１〜１５１Ｂｎ  遅延器
１００Ａ１，１００Ａ２  ＤＬＬ部
１９０  入力クロック
２００Ａ１，２００Ａ２  遅延ロックループ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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