(57)【要約】      （修正有）【課題】低消費電力化を図ることが可能なＦｉｎＦＥＴにより構成された半導体装置を提供する。【解決手段】半導体装置は、複数のＦｉｎＦＥＴを有するドライバ回路ＤＲＶと、複数のＦｉｎＦＥＴを有し、ワード線Ｗｎ〜Ｗｎ＋２を介してドライバ回路ＤＲＶから第１出力信号が供給されるメモリセルＭＣと、第１電源電位が供給される第１電源配線Ｌｇｄ０と、第２電源電位が供給される第２電源配線Ｌｇｄ１と、第１電源配線Ｌｇｄ０と第２電源配線Ｌｇｄ１とドライバ回路ＤＲＶとに接続され、第１電源電位または第２電源電位を選択して、ドライバ回路ＤＲＶへ、動作電位として供給する接地電位設定回路ＧＶＳを備える。ドライバ回路ＤＲＶに含まれる複数のＦｉｎＦＥＴのうちのＮ型ＦｉｎＦＥＴＦＮ３には、接地電位設定回路ＧＶＳによって選択された第１電源電位または第２電源電位が供給される。【選択図】図９
2018010707.tif 000002
【特許請求の範囲】
【請求項１】
複数のＦｉｎＦＥＴを有する第１回路と、
複数のＦｉｎＦＥＴを有し、第１信号配線を介して前記第１回路から第１出力信号が供給される第２回路と、
第１電源電位が供給される第１電源配線と、
前記第１電源電位とは異なる絶対値の電位を有する第２電源電位が供給される第２電源配線と、
前記第１電源配線と、前記第２電源配線と、前記第１回路とに接続され、前記第１電源電位または前記第２電源電位を選択して、前記第１回路へ、動作電位として供給する第１選択回路と、
を備え、
前記第１回路に含まれる前記複数のＦｉｎＦＥＴのうちの第１のＦｉｎＦＥＴには、前記第１選択回路によって選択された前記第１電源電位または前記第２電源電位が供給される、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１電源電位は、第１接地電位であり、
前記第２電源電位は、前記第１接地電位よりも低い電位を有する第２接地電位であり、
前記第２回路に含まれる前記複数のＦｉｎＦＥＴのうちの第２のＦｉｎＦＥＴは、前記第１信号配線に接続されたゲート電極と、第１電極と、前記第１接地電位が供給される第２電極を備え、
前記第１のＦｉｎＦＥＴは、ゲート電極と、前記第１信号配線に接続された第１電極と、前記第１選択回路によって選択された前記第１接地電位または第２接地電位が供給される第２電極を備え、
前記第１選択回路によって、前記第２接地電位が選択されたとき、前記第１のＦｉｎＦＥＴを介して、前記第１信号配線に前記第２接地電位が供給される、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１電源電位は、第１接地電位であり、
前記第２電源電位は、前記第１接地電位よりも高い第２接地電位であり、
前記第１のＦｉｎＦＥＴは、ゲート電極と、前記第１信号配線に接続された第１電極と、前記第１選択回路によって選択された前記第１接地電位または前記第２接地電位が供給される第２電極とを備え、
前記第１選択回路によって前記第１接地電位が選択されたとき、前記第１出力信号は、前記第１接地電位と電源電位との間で変化し、前記第１選択回路によって前記第２接地電位が選択されたとき、前記第２接地電位と前記電源電位との間で変化する、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１電源電位は、接地電位に対して第１電位を有し、
前記第２電源電位は、前記第１電位よりも高い第２電位を有し、
前記第１のＦｉｎＦＥＴは、ゲート電極と、前記信号配線に接続された第１電極と、前記第１選択回路によって選択された前記第１電源電位または前記第２電源電位が供給される第２電極を備え、
前記第１選択回路によって前記第１電源電位が選択されたとき、前記第１出力信号は、前記接地電位と前記第１電位との間で変化し、前記第１選択回路によって前記第２電源電位が選択されたとき、前記接地電位と前記第２電源電位との間で変化する、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記半導体装置は、
前記第１電源電位および前記第２電源電位とは、絶対値の異なる電位を有する第３電源電位が供給される第３電源配線と、
前記第１電源電位、前記第２電源電位および前記第３電源電位とは、絶対値の異なる電位を有する第４電源電位が供給される第４電源配線と、
前記第３電源配線と、前記第４電源配線と、前記第１回路とに接続され、前記第３電源電位または前記第４電源電位を、前記第１回路へ供給する第２選択回路と、
を備え、
前記第１回路に含まれる前記複数のＦｉｎＦＥＴのうちの第３のＦｉｎＦＥＴには、前記第２選択回路によって選択された前記第３電源電位または前記第４電源電位が、動作電位として供給される、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１のＦｉｎＦＥＴは、ゲート電極と、前記第１信号配線に接続された第１電極と、前記第１選択回路によって選択された前記第１電源電位または前記第２電源電位が供給される第２電極とを有するＮ型ＦｉｎＦＥＴを備え、
前記第３のＦｉｎＦＥＴは、ゲート電極と、前記第１信号配線に接続された第１電極と、前記第２選択回路によって選択された前記第３電源電位または前記第４電源電位が供給される第２電極とを有するＰ型ＦｉｎＦＥＴを備える、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記半導体装置は、前記第１電源電位、前記第２電源電位、前記第３電源電位および前記第４電源電位を形成し、前記第１電源配線、前記第２電源配線、前記第３電源配線および前記第４電源配線へ供給する電源回路を備えている、半導体装置。
【請求項８】
アレイ状に配置され、それぞれＦｉｎＦＥＴによって構成された複数のメモリセルと、アレイのそれぞれの列に沿って延在し、アレイの列に配置されたメモリセルに接続された複数のデータ線対と、アレイのそれぞれの行に沿って延在し、アレイの行に配置されメモリセルに接続された複数のワード線とを有するメモリアレイと、
前記複数のワード線に接続され、選択するワード線に所定の電位を供給し、非選択とするワード線に接地電位を供給するドライバ回路と、
を備え、
前記ドライバ回路は、
前記複数のワード線のそれぞれに接続された複数の単位ドライバ回路と、
第１接地電位が供給される第１電源配線と、
前記第１接地電位よりも低い電位を有する第２接地電位が供給される第２電源配線と、
前記複数の単位ドライバ回路と、前記第１電源配線と、前記第２電源配線とに接続され、前記第１接地電位または前記第２接地電位を選択し、前記複数の単位ドライバ回路へ前記接地電位として供給する接地電圧設定回路と、
を備え、
前記複数の単位ドライバ回路のそれぞれは、ゲート電極と、ワード線に接続された第１電極と、前記接地電圧設定回路によって選択された前記第１接地電位または前記第２接地電位が供給される第２電極とを備える、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記複数のメモリセルのそれぞれは、フリップフロップ回路と、前記フリップフロップ回路の入出力ノードとデータ線対との間に接続された転送スイッチとを備え、
前記転送スイッチは、ワード線に接続されたゲート電極と、前記フリップフロップ回路の入出力ノードに接続された第１電極と、データ線対に接続された第２電極とを有するＦｉｎＦＥＴを備え、
前記接地電圧設定回路は、前記第２接地電位を選択し、非選択とするワード線に供給される接地電圧が、前記第２接地電位とされる、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記複数のメモリセルのそれぞれは、前記第１接地電位と所定の電位を動作電圧としたインバータ回路を備えている、半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記半導体装置は、前記データ線対に接続され、メモリセルへ書き込むデータに従って、前記データ線対に前記所定の電位または前記第１接地電位を供給する書き込みドライバ回路を備える、半導体装置。
【請求項１２】
互いに交差接続され、それぞれが所定の電位と第１接地電位を動作電位として動作する一対のインバータ回路と、前記一対のインバータ回路の出力とデータ線との間に接続され、ワード線における電圧によってスイッチ制御される転送用のＦｉｎＦＥＴを有するメモリセルと、
ゲート電極と、前記ワード線に接続された第１電極と、所定の電位が供給される第２電極とを有する第１ＦｉｎＦＥＴと、
ゲート電極と、前記ワード線に接続された第１電極と、前記第１接地電位よりも低い第２接地電位が供給される第２電極とを有する第２ＦｉｎＦＥＴと、
を備え、
前記メモリセルを選択する際には、前記第１ＦｉｎＦＥＴを介して、前記ワード線に前記所定の電位が供給され、前記メモリセルを非選択にする際には、前記第２ＦｉｎＦＥＴを介して、前記ワード線に前記第２接地電位が供給される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＦｉｎＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）によって構成された半導体装置に関する。
【背景技術】
【０００２】
例えばロジック回路を、プレーナ型ＦＥＴによって構成した半導体装置が知られている。プレーナ型ＦＥＴでは、例えば半導体基板にソース領域とドレイン領域が形成され、半導体基板上に形成されたゲート絶縁膜を介して、ゲート電極が配置されている。ソース領域とゲート電極との間に電位を供給することにより、ソース領域とドレイン領域との間の半導体基板の領域に空乏層が形成され、反転層が形成されることになる。
【０００３】
プレーナ型ＦＥＴによって構成した半導体装置においては、半導体基板にバイアス電圧（以下、基板バイアス電圧とも称する）を供給する、いわゆる基板バイアス技術が知られている。この技術では、基板バイアス電圧を制御することにより、形成される空乏層の広がりを制御して、プレーナ型ＦＥＴのしきい値電圧を変更し、低消費電力化を図ることが可能である。基板バイアス技術は、例えば特許文献１および特許文献２に記載されている。
【０００４】
一方、プレーナ型ＦＥＴとは別に、ＦｉｎＦＥＴが知られている。半導体装置の微細化が進むとともに、ＦＥＴのような素子の構造も進化し、安定したスイッチング動作を得るために、ＦｉｎＦＥＴと呼ばれるフィン型チャンネルを用いた３次元構造の絶縁ゲート型ＦＥＴ（ＭＯＳＦＥＴ）が、ロジック回路等を構成する標準的な素子構造となってきている。ＦｉｎＦＥＴは、チャンネルとなる半導体領域をゲート電極によって挟む構造を有しており、２０ｎｍ以降の半導体装置では、標準的なＦＥＴになるものと考えられている。ＦｉｎＦＥＴは、例えば非特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３５５７２７５号公報
【特許文献２】特許第３７０１７５６号公報
【非特許文献】
【０００６】
【非特許文献１】Ｄ．Ｈｉｓａｍｏｔｏ，  ｅｔ  ａｌ．，“ＦｉｎＦＥＴ−Ａ  Ｓｅｌｆ−ａｌｉｇｎｅｄ  Ｄｏｕｂｌｅ−ｇａｔｅ  ＭＯＳＦＥＴ  Ｓｃａｌａｂｌｅ  ｔｏ  ２０ｎｍ”ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  Ｖｏｌ．４７，  ｎｏ．１２，  ｐｐ．２３２０−２３２５，２０００．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＦｉｎＦＥＴにおいては、ゲート電極によって挟まれた半導体領域を完全に空乏化（以下、完全空乏化とも称する）して動作させる。これにより、ＦｉｎＦＥＴでは、スイッチング特性が優れている。しかしながら、プレーナ型ＦＥＴのように、基板バイアス電圧によって、空乏層の広がりを制御することが困難となる。そのため、プレーナ型ＦＥＴで用いているような基板バイアス技術を採用して、しきい値電圧を変更し、低消費電力化を図ることが困難になると言う課題が生じる。
【０００８】
特許文献１および特許文献２には、基板バイアス技術が記載されており、非特許文献１には、ＦｉｎＦＥＴの構造が示されているが、ＦｉｎＦＥＴにより構成された半導体装置において、低消費電力化を図ることは記載されていない。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態による半導体装置は、複数のＦｉｎＦＥＴを有する第１回路と、複数のＦｉｎＦＥＴを有し、第１信号配線を介して第１回路から第１出力信号が供給される第２回路と、第１電源電位が供給される第１電源配線と、第１電源電位とは異なる絶対値の電位を有する第２電源電位が供給される第２電源配線と、第１選択回路を備えている。ここで、第１選択回路は、第１電源配線、第２電源配線および第１回路に接続されており、第１電源電位または第２電源電位を選択して、第１回路に含まれる複数のＦｉｎＦＥＴのうちの第１のＦｉｎＦＥＴに、動作電圧として供給する。
【００１１】
一実施の形態においては、上記した半導体装置は、スタテック型メモリセルを有している。そのため、半導体装置は、半導体記憶装置と見なすことができる。このように見なした場合、一実施の形態においては、低消費電力化が可能な半導体記憶装置を提供することが可能となる。
【発明の効果】
【００１２】
一実施の形態によれば、低消費電力化を図ることが可能なＦｉｎＦＥＴにより構成された半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】プレーナ型ＦＥＴの電流電圧特性を示す特性図である。
【図２】プレーナ型ＦＥＴの等価回路を示す図である。
【図３】プレーナ型ＦＥＴおよびＦｉｎＦＥＴの電流電圧特性を示す特性図である。
【図４】ＦｉｎＦＥＴの等価回路を示す図である。
【図５】（Ａ）および（Ｂ）は、実施の形態１に係わるＦｉｎＦＥＴの構造を模式的に示す平面図および断面図である。
【図６】（Ａ）から（Ｃ）は、実施の形態１に係わるＦｉｎＦＥＴの状態を説明するための模式的な図である。
【図７】ゲート・ソース間電圧とゲート容量との関係を示す特性図である。
【図８】実施の形態１に係わるＦｉｎＦＥＴの電流電圧特性を示す特性図である。
【図９】実施の形態１に係わるスタテック型メモリの構成を示す回路図である。
【図１０】実施の形態１に係わる接地電位設定回路の構成を示す回路図である。
【図１１】実施の形態１に係わるメモリセルの構成を示す回路図である。
【図１２】実施の形態１に係わるカラムデコーダの構成を示す回路図である。
【図１３】実施の形態１の変形例１に係わるスタテック型メモリの構成を示す回路図である。
【図１４】実施の形態１の変形例２に係わる接地電位設定回路の構成を示すブロック図である。
【図１５】実施の形態１の変形例２に係わるバッファ回路の構成を示す回路図である。
【図１６】半導体装置の構成を説明する模式的なブロック図である。
【図１７】実施の形態２に係わる半導体装置の構成を示す回路図である。
【図１８】実施の形態２の変形例１に係わる半導体装置の構成を示す回路図である。
【図１９】実施の形態２の変形例２に係わる半導体装置の構成を示す回路図である。
【図２０】実施の形態３に係わる電源電位設定回路の構成を示す回路図である。
【図２１】実施の形態３に係わる半導体装置の構成を模式的に示すブロック図である。
【図２２】実施の形態４に係わる半導体装置の構成を示すブロック図である。
【図２３】実施の形態４に係わるタイルの構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
【００１５】
（実施の形態１）
＜プレーナ型ＦＥＴとＦｉｎＦＥＴ＞
実施の形態１の理解を容易にするために、先ず、プレーナ型ＦＥＴとＦｉｎＦＥＴについて説明する。ここでは、Ｎチャンネル型のプレーナ型ＦＥＴおよびＦｉｎＦＥＴを例にして説明するが、Ｐチャンネル型のプレーナ型ＦＥＴおよびＦｉｎＦＥＴにおいても同様である。なお、以降の説明では、Ｎチャンネル型のＦｉｎＦＥＴは、Ｎ型ＦｉｎＦＥＴとも称し、Ｐチャンネル型のＦｉｎＦＥＴは、Ｐ型ＦｉｎＦＥＴとも称する。また、回路記号でＦｉｎＦＥＴを示す場合、Ｐ型ＦｉｎＦＥＴのゲート電極には○記号を付加して、Ｎ型ＦｉｎＦＥＴと区別する。
【００１６】
＜＜プレーナ型ＦＥＴ＞＞
図１は、プレーナ型ＦＥＴの電流電圧特性を示す特性図である。図１において横軸は、ソース・ゲート間電圧Ｖｇｓを示し、縦軸は、ドレイン電流Ｉｄを示している。ここで、縦軸の目盛りは、対数(例えば常用対数)である。すなわち、ドレイン電流Ｉｄは、対数で示されている。横軸に示したゲート・ソース間電圧Ｖｇｓは、ソース電極とゲート電極との間の電圧差（電位差）を示している。例えば、横軸に示した“０”は、ソース電極とゲート電極との間の電位差が、０Ｖであることを示している。また、“Ｖｃｃ”は、ソース電極とゲート電極との間の電位差が、Ｖｃｃであることを示しており、ソース電極に対して、正の電位Ｖｃｃがゲート電極に供給されていることを示している。同様に、“−Ｖｅｅ”は、ソース電極とゲート電極との間の電位差が、Ｖｅｅであることを示しており、ソース電極に対して、負の電位Ｖｅｅが供給されていることを示している。
【００１７】
図１において、曲線Ｖｂｓ（０）は、プレーナ型ＦＥＴが形成されている半導体基板とソース電極との間の電位差が０Ｖの場合のドレイン電流Ｉｄの変化を示している。すなわち、曲線Ｖｂ（０）は、ソース電極と半導体基板との間に、０Ｖの基板バイアス電圧を供給した状態で、ゲート・ソース間電圧Ｖｇｓを、−ＶｅｅからＶｃｃ以上に変化させたときに流れるドレイン電流Ｉｄの変化を示している。また、曲線Ｖｂｓ（−２）は、ソース電極の電圧を基準として、−２Ｖの基板バイアス電圧が半導体基板に供給された状態で、ゲート・ソース間電圧Ｖｇｓを、０Ｖ以下からＶｃｃ以上に変化させたときに流れるドレイン電流Ｉｄの変化を示している。
【００１８】
プレーナ型ＦＥＴによって、ロジック回路を構成した場合、ゲート電極には、ロウレベルまたはハイレベルが供給されることになる。ここで、ロウレベルは、例えばソース電極に供給されている電位と同じ電位であり、ハイレベルは、例えば図１に示す電位Ｖｃｃである。そのため、プレーナ型ＦＥＴのゲート・ソース間電圧Ｖｇｓは、図１に示した０ＶとＶｃｃとの間で変化することになり、この電圧範囲（電位範囲）が、動作範囲となる。
【００１９】
図１に示すように、０Ｖの基板バイアス電圧Ｖｂｓ（０）の状態では、ゲート・ソース間電圧Ｖｇｓが０Ｖで、オフ状態のときにも、大きなドレイン電流Ｉｄがリーク電流として生じている。これに対して、−２Ｖの基板バイアス電圧Ｖｂｓ（−２）の状態では、しきい値電圧が高くなり、ゲート・ソース間電圧Ｖｇｓが０Ｖで、オフ状態のときに、リーク電流として生じるドレイン電流Ｉｄを４桁程度少なくすることが可能となる。これにより、基板バイアス技術を用いることによって、プレーナ型ＦＥＴでは、低消費電力化を図ることが可能となる。
【００２０】
図２は、０Ｖでない所定の基板バイアス電圧が供給された状態のプレーナ型ＦＥＴの等価回路を示す図である。図２では、容量結合モデルで、等価回路が示されている。図２において、○で囲まれた±の記号は、ゲート・ソース間電圧Ｖｇｓを発生する等価的な電圧源および基板バイアス電圧Ｖｂｓを発生する等価的な電圧源を示している。また、Ｖｓｓは、ソース電極に供給されている接地電位Ｖｓｓを示している。
【００２１】
図２において、Ｃｏｘは、半導体基板とゲート電極との間に介在しているゲート絶縁膜の容量を示し、Ｃｄは、空乏層（半導体基板）の容量を示している。すなわち、Ｃｏｘは、チャンネル（反転層）とゲート電極との間のゲート絶縁膜容量であり、Ｃｄは、チャンネル（反転層）と半導体基板との間の空乏層容量である。チャンネルにおける電位（ポテンシャル電位）Ｖｃｈは、等価的には、ゲート絶縁膜容量Ｃｏｘと空乏層容量Ｃｄとの直列接続によって定まる。プレーナ型ＦＥＴのスイッチング特性、すなわちサブスレッショルド領域でのドレイン電流の傾きＳは、次式（１）で表される。
【００２２】
Ｓ＝ｋＴ／ｑ・Ｌｎ１０［１＋Ｃｄ／Ｃｏｘ］  ・・・・・  （１）
式（１）において、ｋはボルツマン定数、Ｔは温度、ｑは電気素量、Ｌｎは自然対数を示している。
【００２３】
基板バイアス電圧Ｖｂｓを大きくすると、空乏層が広がるため、空乏層容量Ｃｄが小さくなり、傾きＳも小さくなる。ここで、傾きＳは、ドレイン電流Ｉｄを１桁変化させるのに必要なゲート・ソース間電圧Ｖｇｓの変化量を意味している。そのため、傾きＳが小さくなると言うことは、ゲート・ソース間電圧Ｖｇｓの変化が少なくとも、ドレイン電流が大きく変化することを意味しており、スイッチング特性が改善されることを意味している。また、広がった空乏層においては、そこに含まれる負電荷を持つ不純物数が増えるため、ドレイン電流Ｉｄの特性は、ゲート電極に供給される電位に対して正方向にシフトする。すなわち、スイッチング特性が改善することで、しきい値電圧が高くなる。
【００２４】
＜＜ＦｉｎＦＥＴ＞＞
図３は、プレーナ型ＦＥＴの電流電圧特性と、ＦｉｎＦＥＴの電流電圧特性を示す特性図である。図３において、横軸および縦軸は、図１と同じである。また、図３に示した曲線Ｖｂｓ（０）およびＶｂｓ（−２）は、図１で説明した曲線Ｖｂｓ（０）およびＶｂｓ（−２）と同じであるので説明は省略する。
【００２５】
ＦｉｎＦＥＴの構造については、後で図５を用いて説明するが、ゲート・ソース間電圧Ｖｇｓを、０Ｖ以下から電位Ｖｃｃ以上に変化させると、ドレイン電流Ｉｄは、図３に破線で示す曲線Ｆｉｎ−Ｉｄのように変化する。ＦｉｎＦＥＴにおけるドレイン電流Ｉｄの変化は、プレーナ型ＦＥＴのドレイン電流Ｉｄの変化に比べて、急峻となり、急峻なスイッチング特性を持っている。
【００２６】
図４は、ＦｉｎＦＥＴの等価回路を示す図である。図４の等価回路も、図２と同様に、容量結合モデルで示されている。ＦｉｎＦＥＴは、完全空乏化の状態で動作する。すなわち、ゲート電極で挟まれた半導体領域（チャンネル）が、完全に空乏化している。そのため、空乏層容量Ｃｄの一方の電極となるべき半導体基板に相当する領域が存在しない。その結果、ＦｉｎＦＥＴでは、空乏層容量Ｃｄは存在しない。これにより。ＦｉｎＦＥＴを流れるドレイン電流の傾きＳを表す式は、上記した式（１）から式（２）に示すように変形されることになる。
【００２７】
Ｓ＝ｋＴ・Ｌｎ１０［１］  ・・・・・  式（２）
式（２）では、式（１）に示した括弧内の第２項（Ｃｄ／Ｃｏｘ）が存在しないため、傾きＳは、プレーナ型ＦＥＴに比べて小さな値となり、ＦｉｎＦＥＴは、良好なスイッチング特性を持つ。例えば、室温Ｔ＝３００Ｋにおいて、６０（ｍＶ／桁）の理想値を実現することが可能となる。ここで、６０（ｍＶ／桁）は、ドレイン電流Ｉｄを１桁変化させるのに必要なゲート・ソース間電圧Ｖｇｓの変化量が、６０ｍＶであることを示している。そのため、ＦｉｎＦＥＴをオフ状態（非導通状態）にしたときに流れるドレイン電流Ｉｄと、基板バイアス電圧を供給したプレーナ型ＦＥＴをオフ状態にしたときに流れるドレイン電流Ｉｄとが同じになるようにしても、ＦｉｎＦＥＴがオン状態（導通状態）になったときに流れるドレイン電流Ｉｄは、０Ｖの基板バイアス電圧を供給したプレーナ型ＦＥＴをオン状態にしたときに流れるドレイン電流Ｉｄよりも大きくすることが可能となる。
【００２８】
図４に示すように、ポテンシャル電位Ｖｃｈは、基板バイアス電圧が供給される端子が存在しないため、等価的に並列接続されたゲート絶縁膜容量Ｃｏｘに従って変化する。そのため、基板バイアス電圧によって、ＦｉｎＦＥＴのしきい値電圧を変更することは困難である。
【００２９】
図５は、実施の形態１に係わるＦｉｎＦＥＴの構造を模式的に示す平面図および断面図である。図５（Ａ）は、ＦｉｎＦＥＴの構造を模式的に示す平面図であり、図５（Ｂ）は、図５（Ａ）において、Ａ−Ａ’断面を示す模式的な断面図である。半導体基板５００の所定の領域が、図５（Ｂ）に示すように、３次元的に突出される。この突出した半導体領域ＣＨＲの一部分が、平面視で見たとき、図５（Ａ）に示すように、ゲート電極５０２によって覆われる。ゲート電極５０２によって覆われていない半導体領域の部分が、ＦｉｎＦＥＴのソース領域およびドレイン領域となり、ゲート電極５０２によって覆われている半導体領域の部分が、チャンネルとなる。図５（Ａ）では、ソース領域が、符合ＣＨＲ（Ｓ）で示され、ドレイン領域が、符合ＣＨＲ（Ｄ）で示されている。図５では省略されているが、ソース領域ＣＨＲ（Ｓ）は、ソース電極に接続され、ドレイン領域ＣＨＲ（Ｄ）は、ドレイン電極に接続されている。
【００３０】
ゲート電極５０２によって覆われている部分を、図５（Ｂ）を用いて説明する。半導体基板５００の主面上と突出した半導体領域ＣＨＲの主面上に、絶縁膜５０１およびゲート絶縁膜が形成されている。図５（Ｂ）において、突出した半導体領域ＣＨＲの右側に形成された薄いゲート絶縁膜が、符合ＧＩＲで示され、半導体領域ＣＨＲの左側に形成された薄いゲート絶縁膜が、符合ＧＩＬで示され、半導体領域ＣＨＲの上側に形成された薄いゲート絶縁膜が、符合ＧＩＵで示されている。薄いゲート絶縁膜ＧＩＲ、ＧＩＬ、ＧＩＵおよび厚い絶縁膜５０１上には、ゲート電極５０２が形成されている。
【００３１】
ゲート電極５０２は、ゲート絶縁膜ＧＩＲ上に形成されたゲート電極部ＧＲと、ゲート絶縁膜ＧＩＬ上に形成されたゲート電極部ＧＬおよびゲート絶縁膜ＧＩＵ上に形成されたゲート電極部ＧＵを有している。突出した半導体領域ＣＨＲにおいて、ゲート絶縁膜ＧＩＲ、ＧＩＬを介して、ゲート電極部ＧＲ、ＧＬによって挟まれた半導体領域が、符合ＤＰＲで示されている。なお、ここでは、Ｎ型ＦｉｎＦＥＴを例にしているため、半導体基板５００および半導体領域ＣＨＲは、Ｐ型半導体である。
【００３２】
次に、ソース電極（ソース領域ＣＨＲ（Ｓ））に対して、ゲート電極５０２に供給されている電位を上昇させた場合、すなわちゲート・ソース間電圧Ｖｇｓが大きくなるように変化させたときの状態を、図６を用いて模式的に説明する。
【００３３】
図６は、ＦｉｎＦＥＴの状態を説明するための模式的な図である。ここでは、図６（Ａ）、図６（Ｂ）および図６（Ｃ）の順に、ゲート・ソース間電圧Ｖｇｓが大きくなったときの半導体領域ＤＰＲの状態が示されている。すなわち、図６（Ａ）には、第１のゲート・ソース間電圧Ｖｇｓが供給されたときの状態が示され、図６（Ｂ）には、第１のゲート・ソース間電圧Ｖｇｓよりも大きな第２のゲート・ソース間電圧Ｖｇｓが供給されたときの状態が示されている。さらに、図６（Ｃ）には、第２のゲート・ソース間電圧Ｖｇｓよりも大きな第３のゲート・ソース間電圧Ｖｇｓが供給されたときの状態が示されている。
【００３４】
ゲート電極部ＧＬ、ＧＲに電位が供給されることにより、ゲート電極部ＧＬとＧＲに挟まれた半導体領域ＤＰＲにおいて、空乏層が発生する。この場合、ゲート電極部ＧＬとＧＲは、ゲート電極部ＧＵによって電気的に接続されているため、ゲート電極部ＧＬにおける電位の変化とゲート電極部ＧＬにおける電位の変化とは、同期している。これにより、ゲート酸化膜ＧＩＬ、ＧＩＲを挟んだゲート電極部ＧＬおよびＧＲのそれぞれの近傍から、空乏層が発生することになる。
【００３５】
第１のゲート・ソース間電圧Ｖｇｓでは、図６（Ａ）に示すように、ゲート電極部ＧＬ、ＧＲの近傍から、空乏層ＤＰＲ１が発生する。この状態では、半導体領域ＤＰＲにおいて、空乏化していない領域が、空乏層ＤＰＲ１間に存在している。この空乏化していない領域が、空乏層容量（基板容量）Ｃｄの電極として機能し、ゲート電極部ＧＬ、ＧＲと半導体基板５００との間で、空乏層容量Ｃｄが形成されることになる。
【００３６】
ゲート・ソース間電圧Ｖｇｓを大きくし、第２のゲート・ソース間電圧が供給されると、図６（Ｂ）に示すように、空乏化した領域が広がり、空乏層は、図６（Ａ）に示したＤＰＲ１からＤＲＰ２へ広がり、空乏化していない領域が狭くなる。図６（Ａ）に比べて、空乏層が広がるため、空乏層容量Ｃｄの値は小さくなる。
【００３７】
さらに、ゲート・ソース間電圧Ｖｇｓを大きくし、第３のゲート・ソース間電圧が供給されると、図６（Ｃ）に示すように、空乏化した領域が広がり、空乏層は、図６（Ｂ）に示したＤＰＲ２からＤＲＰ３へ広がる。この状態では、ゲート電極部ＧＬ、ＧＲのそれぞれに供給されている電圧により発生している空乏層ＤＰＲ３が、互いに接触するため、半導体領域ＤＰＲには、空乏化していない領域が存在しなくなり、完全空乏化された状態となる。空乏化していない領域が存在していないため、空乏層容量Ｃｄの電極として機能する領域が存在しないことになり、ゲート電極部ＧＬ、ＧＲと半導体基板５００との間の空乏層容量Ｃｄは存在しないことになる。
【００３８】
なお、図６（Ｃ）に示した状態で、半導体基板５００に、ソース電極（ソース領域ＣＨＲ（Ｓ））に対して負の基板バイアス電圧を供給しても、空乏層容量Ｃｄは存在しない。
【００３９】
＜＜ゲート容量＞＞
上記したように、ＦｉｎＦＥＴでは、完全空乏化している状態では、空乏層容量（基板容量）Ｃｄが存在していない。プレーナ型ＦＥＴおよびＦｉｎＦＥＴにおいては、ゲート電極に容量が付随する。ゲート電極に付随する容量を、以下ゲート容量とも称する。このゲート容量は、上記した空乏層容量を含む複数種類の容量の成分によって形成されているものと見なすことができる。
【００４０】
本発明者は、ゲート・ソース間電圧Ｖｇｓを変化させることにより、変化するゲート容量を測定して、ゲート・ソース間電圧とゲート容量との関係を示す特性図を作成した。図７は、ゲート・ソース間電圧とゲート容量との関係を示す特性図である。図７は、いわゆる“スプリットＣＶ法”を用いて、ゲート容量の成分を、対基板電極成分Ｃｇｂと、対拡散層電極成分Ｃｇｓに分離して測定して、描かれている。対基板電極成分Ｃｇｂは、上記した空乏層容量Ｃｄに相当する。また、ソース電極（ソース領域）とドレイン電極（ドレイン領域）を電気的に短絡し、ゲート電極とソース電極（ドレイン電極）との間の容量を、対拡散電極成分Ｃｇｓとして測定している。この対拡散電極成分Ｃｇｓが、上記したゲート絶縁層容量Ｃｏｘを含んでいる。
【００４１】
図７において、横軸は、ゲート・ソース間電圧Ｖｇｓを示し、縦軸は、ゲート容量の値を示している。ゲート・ソース間電圧Ｖｇｓは、図７に示した斜線領域の範囲内において、０Ｖとなり、斜線領域内の右側では、ソース電極に対して、正の電位が、ゲート電極に供給され、右側になるほど、ゲート電極に供給されている電位が大きくなる。これに対して、斜線領域内の左側では、ソース電極に対して、負の電位が、ゲート電極に供給され、左側になるほど、負の電位が大きくなる。例えば、斜線領域において、ＰＴ０として示されている位置が、ゲート・ソース間電圧Ｖｇｓが０Ｖとなる位置であり、この位置より右側に向かって、ゲート電極に供給される正の電位が大きくなる。これに対して、位置ＰＴ０より左側に向かって、ゲート電極に供給される負の電位が大きくなる。
【００４２】
図７において、実線Ｃｇｂは、プレーナ型ＦＥＴのゲート容量のうち、対基板電極成分Ｃｇｂを示しており、実線Ｃｇｓは、プレーナ型ＦＥＴのゲート容量のうち、対拡散電極成分Ｃｇｓを示している。また、対基板電極成分Ｃｇｂと対拡散電極成分Ｃｇｓの総和が、破線でプレーナ型ＦＥＴのゲート容量ＰＬ−ＦＥＴとして示されている。さらに、図７において、一点鎖線ＦｉｎＦＥＴは、ＦｉｎＦＥＴのゲート容量を示している。
【００４３】
プレーナ型ＦＥＴでは、ゲート電極に供給されている電位が低い場合、チャンネル領域の表面が蓄積状態となり、大きな対基板容量Ｃｇｂが現れている。ゲート電極に供給されている電位が高くなると、空乏層が広がり、対基板容量Ｃｇｂは消失する。一方、ゲート電極に供給されている電位が高くなると、反転層が形成されるため、ゲート酸化膜容量を含む対拡散層容量Ｃｇｓが現れてくる。
【００４４】
そのため、プレーナ型ＦＥＴでは、ソース電極に対して、ゲート電極に負の電位を供給すると、対基板容量Ｃｇｂを含む寄生容量が増大することになる。ゲート容量が増大すると、このプレーナ型ＦＥＴのゲート電極に信号を供給する前段回路（ＦＥＴを含む）の負荷が増大することになり、信号の遅延または／および消費電力の増大に繋がる。
【００４５】
一方、ＦｉｎＦＥＴにおいては、図６で説明したように、完全空乏化した状態では、対基板電極容量Ｃｇｂに相当する空乏層容量Ｃｄは存在しない。そのため、完全空乏化した状態で、チャンネルの反転層が消失していると、対基板電極容量Ｃｇｂおよび対拡散電極容量Ｃｇｓの両方が存在しなくなる。従って、ソース電極に対して、ゲート電極に負の電位を供給したときに、ゲート容量を低減することが可能となる。ＦｉｎＦＥＴは、完全空乏化した状態で動作させるが、ＦｉｎＦＥＴを動作させる範囲（動作範囲）を、図７に示す範囲とすると、斜線領域において、ＦｉｎＦＥＴのゲート容量を低減することが可能となる。また、この場合には、チャンネルのポテンシャル障壁を高めることができるため、リーク電流を抑制することが可能である。その結果、前段回路の負荷が低減することが可能となり、信号の遅延または／および消費電力の低減を図ることが可能となる。
【００４６】
なお、ＦｉｎＦＥＴにおいて、ソース電極に対して、ゲート電極に供給する負の電位を大きくしていくと、図６（Ｂ）および（Ａ）で説明したように、空乏化されていない領域が生じるため、空乏層容量が、次第に大きくなる。これにより、図７に示すように、ＦｉｎＦＥＴのゲート容量は、高くなる。
【００４７】
ＦｉｎＦＥＴにおいては、基板バイアス電圧によって、しきい値電圧を変更することは困難である。また、チャンネルは、フィン形状の薄膜状態である。チャンネルを完全空乏化した状態で動作させる場合には、チャンネル内の不純物数が少ないため、不純物濃度を変えても、しきい値電圧を変更できる範囲は狭い。
【００４８】
そのため、実施の形態１においては、ＦｉｎＦＥＴを構成するゲート電極を形成する材料の仕事関数によって、しきい値電圧を設定する。例えば、ゲート絶縁膜として、ＨｆＯ２（酸化ハフニウム）系のｈｉｇｈ−ｋ（高誘電率）材料を用い、ＴｉＮ（錫）、ＴａＮ（タンタル）およびＡｌ（アルミニウム）を成分とする金属材料を、適切に積層してゲート電極を形成することにより、仕事関数を制御して、所望のしきい値電圧に設定することが可能である。
【００４９】
図８は、この実施の形態１に係わるＦｉｎＦＥＴの電流電圧特性を示す特性図である。図１および図３と同様に、図８において、横軸はゲート・ソース間電圧Ｖｇｓを示し、縦軸は対数で表現したドレイン電流Ｉｄを示している。
【００５０】
図８において、曲線Ｌｏｗ−ＷＦは、ゲート電極を形成する材料の仕事関数を設定することにより、しきい値電圧を低くしたＦｉｎＦＥＴのドレイン電流Ｉｄの特性を示している。また、曲線Ｈｉｇｈ−ＷＦは、ゲート電極を形成する材料の仕事関数を設定することにより、しきい値電圧を高くしたＦｉｎＦＥＴのドレイン電流Ｉｄの特性を示している。以下の説明では、しきい値電圧の低いＦｉｎＦＥＴを、Ｌｏｗ−ＷＦとも称し、しきい値電圧の高いＦｉｎＦＥＴを、Ｈｉｇｈ−ＷＦとも称する。
【００５１】
仕事関数によってしきい値電圧を設定するようにすると、ＦｉｎＦＥＴのスイッチング特性は、その形状を維持した状態で、ゲート・ソース間電圧Ｖｇｓが大きくなる方向または小さくなる方向に平行移動した特性となる。そのため、傾きＳが６０ｍｖ／桁を維持した状態で、Ｌｏｗ−ＷＦとＨｉｇｈ−ＷＦを形成することが可能となる。
【００５２】
以上の説明では、Ｎ型ＦｉｎＦＥＴを例にして説明したが、Ｐ型ＦｉｎＦＥＴでも同様である。例えば、Ｎ型ＦｉｎＦＥＴにおいては、ソース電極を基準にして、負電位をゲート電極に供給することにより、ゲート容量を低減することが可能であることを説明した。すなわち、Ｎ型ＦｉｎＦＥＴをオフ状態にするような電位をゲート電極に供給することにより、ＦｉｎＦＥＴのゲート容量を低減することが可能であることを述べた。Ｐ型ＦｉｎＦＥＴにおいては、ソース電極を基準として、正の電位をゲート電極に供給することにより、Ｐ型ＦｉｎＦＥＴがオフ状態となる。このときに、Ｎ型ＦｉｎＦＥＴと同様に、ゲート容量の低減を図ることが可能である。
【００５３】
また、図５および図６では、半導体基板５００から突出した半導体領域をＦｉｎＦＥＴのチャンネルとして用いる場合を説明したが、これに限定されるものではない。例えば、半導体基板５００上に絶縁層を形成し、この絶縁層上に、ＦｉｎＦＥＴのチャンネルとなる半導体領域を形成するようにしてもよい。また、ゲート電極部ＧＬとＧＲとに、同期して電位が供給されればよいため、ゲート電極部ＧＵは形成しなくてもよい。
【００５４】
＜ＦｉｎＦＥＴによって構成される回路＞
上記したように、Ｎ型ＦｉｎＦＥＴでは、ソース電極に対して負の電位を、ゲート電極に供給することにより、ゲート容量の低減を図ることができる。また、Ｐ型ＦｉｎＦＥＴでは、ソース電極に対して正の電位を、ゲート電極に供給することにより、ゲート容量の低減を図ることができる。そのため、この実施の形態１では、ＦｉｎＦＥＴによって構成された回路（例えばロジック回路）であって、ソース電極に供給される電位とは別の電位がゲート電極に供給される回路ブロックにおいては、ソース電極に対して負の電位（Ｎチャンネル型）または正の電位（Ｐチャンネル型）が、ゲート電極に供給される。すなわち、ソース電極に供給される電位に対して、絶対値が高く、極性が負（Ｎチャンネル）または正（Ｐチャンネル）の電位が、ＦｉｎＦＥＴのゲート電極に供給される。
【００５５】
しかしながら、ソース電極に供給される電位とは別の電位が、ゲート電極に供給されるＦｉｎＦＥＴを有する回路ブロックであっても、例えば比較的長い信号配線または長い信号配線を介して、ゲート電極に信号が供給されるような回路ブロックでは、信号配線と半導体基板との間の対基板電極容量が大きくなることが考えられる。この場合には、信号配線を伝搬する信号の振幅を制御することが有効である場合が生じる。
【００５６】
そのため、実施の形態１では、ソース電極に供給される電位とは別の電位が、ゲート電極に与えられる回路ブロックを第２回路と見なしたとき、この第２回路に信号を供給する第１回路が出力する出力信号の電位を選択する選択回路が設けられる。この選択回路によって、ゲート容量の低減を図るのか、信号の振幅を制御するのかが選択される。例えば、比較的長い信号配線を介して信号が供給される第２回路を有する部分では、選択回路は、信号の振幅を制限するような電位を有する出力信号を第１回路から出力させる。これに対して、短い信号配線を介して信号が供給される第２回路を有する他の回路部分では、選択回路は、ゲート容量を低減させるような電位の出力信号を、第１回路から出力させる。
【００５７】
＜スタテック型メモリ＞
次に、ＦｉｎＦＥＴによって構成された回路の一例を説明する。図９は、実施の形態１に係わるスタテック型メモリの構成を示す回路図である。図９において、ＳＲＡＭ−Ｂは、スタテック型メモリを示している。スタテック型メモリＳＲＡＭ−Ｂは、後で一例を説明するが、他の回路ブロックとともに、１個の半導体基板に形成され、１個の半導体装置に内蔵されている。
【００５８】
この実施の形態１において、スタテック型メモリＳＲＡＭ−Ｂは、メモリアレイ（第２回路）ＭＡＲＹ、周辺回路、電源回路ＰＷＣＫおよび制御回路ＣＮＴを備えている。ここで、周辺回路は、ロウデコーダＲＤＥＣ、カラムデコーダＣＤＥＣおよびセンスアンプＳＡＭＰを有している。
【００５９】
メモリアレイＭＡＲＹは、アレイ（行列）状に配置された複数のスタテック型メモリセル（以下、単にメモリセルとも称する）ＭＣと、アレイの各列に配置された複数のデータ線対と、アレイの各行に配置された複数のワード線（第１信号配線）を備えている。後で説明するが、複数のメモリセルＭＣのそれぞれは、一対の入出力ノードＩＯ、／ＩＯと選択ノードｎＳＬを備えている。アレイの列に配列された複数のメモリセルＭＣの入出力ノードＩＯ、／ＩＯは、その列に配置されたデータ線対に接続され、アレイの行に配列された複数のメモリセルＭＣの選択ノードｎＳＬは、その行に配置されたワード線に接続されている。
【００６０】
図９では、アレイ状に配置されたメモリセルＭＣのうち、ｎ列目で、ｎ行目からｎ＋２行目に配列されたメモリセルＭＣが、代表として描かれている。また、アレイに配置された複数のデータ線対のうち、ｎ列目に配列されたメモリセルＭＣの入出力ノードＩＯ、／ＩＯが接続されたｎ列目のデータ線対Ｄｎ、／Ｄｎが代表として示されている。さらに、アレイに配置された複数のワード線のうち、ｎ行目〜ｎ＋２行目に配列されたメモリセルＭＣの選択ノードｎＳＬが接続されたワード線Ｗｎ〜Ｗｎ＋２が代表として示されている。アレイにおいて、残りの列および行についても同様に、メモリセルＭＣが配列され、同じ列に配列されたメモリセルＭＣの入出力ノードＩＯ、／ＩＯは、対応する列のデータ線対が接続され、同じ行に配列されたメモリセルＭＣの選択ノードｎＳＬは、対応する行のワード線に接続されている。
【００６１】
アレイ状に配列された複数のメモリセルＭＣは、互いに同じ構成を有しているため、代表として、ｎ行目で、ｎ列目に配置されたメモリセルＭＣの構成を説明する。メモリセルＭＣは、一対のインバータ回路ＩＶ１、ＩＶ２と、転送スイッチを構成するＮ型ＦｉｎＦＥＴ（第２のＦｉｎＦＥＴ）ＦＮ１、ＦＮ２を備えている。インバータ回路ＩＶ１、ＩＶ２のそれぞれは、後で図１１を用いて説明するが、Ｎ型ＦｉｎＦＥＴとＰ型ＦｉｎＦＥＴによって構成されている。すなわち、インバータ回路ＩＶ１、ＩＶ２のそれぞれは、所謂ＣＭＯＳ回路で構成されたインバータ回路である。インバータ回路ＩＮ１とインバータ回路ＩＶ２は、それぞれの入力と出力が交差接続され、インバータ回路ＩＶ１、ＩＶ２によって、一対の入出力ノードｎＦ、／ｎＦを有するフリップフロップ回路ＦＦが構成されている。
【００６２】
フリップフロップ回路ＦＦの入出力ノードｎＦは、Ｎ型ＦｉｎＦＥＴＦＮ１のソース電極またはドレイン電極に接続され、Ｎ型ＦｉｎＦＥＴＦＮ１のドレイン電極またはソース電極は、メモリセルＭＣの入出力ノードＩＯに接続されている。同様に、フリップフロップ回路ＦＦの入出力ノード／ｎＦは、Ｎ型ＦｉｎＦＥＴＦＮ２のソース電極またはドレイン電極に接続され、Ｎ型ＦｉｎＦＥＴＦＮ２のドレイン電極またはソース電極は、メモリセルＭＣの入出力ノード／ＩＯに接続されている。このＮ型ＦｉｎＦＥＴＦＮ１、ＦＮ２のゲート電極は、対応するワード線Ｗｎに接続されている。メモリセルＭＣの入出力ノードＩＯ、／ＩＯおよびフリップフロップ回路ＦＦの入出力ノードｎＦ、／ｎＦに接続されているＮ型ＦｉｎＦＥＴＦＮ１、ＦＮ２の電極は、供給されている電圧の関係によって、ソース電極として機能するかドレイン電極として機能するかが定まる。そのため、ここでは、ソース電極またはドレイン電極が接続されていると述べている。
【００６３】
ロウデコーダＲＤＥＣは、デコーダ回路ＤＥＣ−Ｒと、接地電位設定回路（第１選択回路）ＧＶＳと、ドライバ回路（第１回路）ＤＲＶを備えている。ロウデコーダＤＲＥＣには、選択信号ＳＥＬおよびロウアドレス信号Ｒ−Ａｄｄが供給される。ロウアドレス信号Ｒ−Ａｄｄは、デコーダ回路ＤＥＣ−Ｒに供給され、デコードされる。ロウアドレス信号Ｒ−Ａｄｄをデコードすることにより、デコーダ回路ＤＥＣ−Ｒは、ロウアドレス信号Ｒ−Ａｄｄによって指定されている１個のワード線に対応するワード線選択信号をロウレベルにし、残りのワード線に対応するワード線選択信号をハイレベルにする。デコーダ回路ＤＥＣ−Ｒは、ワード線選択信号Ｒ０〜Ｒｐを出力するが、例えばロウアドレス信号Ｒ−Ａｄｄをデコードすることにより、ワード線Ｗｎに対応するワード線選択信号Ｗｎをロウレベルにし、ワード線Ｗｎ＋１、Ｗｎ＋２のような残りのワード線に対応するワード線選択信号（Ｗｎ＋１、Ｗｎ＋２を含む）をハイレベルにする。図示しないが、このデコーダ回路ＤＥＣ−Ｒも、複数のＮ型ＦｉｎＦＥＴおよび複数のＰ型ＦｉｎＦＥＴによって構成されている。
【００６４】
ワード線選択信号Ｒ０〜Ｒｐは、ドライバ回路ＤＲＶへ供給される。ドライバ回路ＤＲＶは、それぞれのワード線に対応し、ワード線に対応したワード線選択信号が供給される複数の単位ドライバ回路によって構成されている。図９では、ワード線Ｗｎ〜Ｗｎ＋２に対応し、ワード線Ｗｎ〜Ｗｎ＋２に対応するワード線選択信号Ｒｎ〜Ｒｎ＋２が供給される単位ドライバ回路ＵＤＲｎ〜ＵＤＲｎ＋２のみが描かれているが、残りの単位ドライバ回路も同様な構成にされている。
【００６５】
複数の単位ドライバ回路は、互いに同じ構成を有しているため、ここでは、単位ドライバ回路ＵＤＲｎを代表として、その構成を説明する。単位ドライバ回路ＵＤＲｎは、Ｎ型ＦｉｎＦＥＴ（第１のＦｉｎＦＥＴ）ＦＮ３と、Ｐ型ＦｉｎＦＥＴＦＰ１を備えている。Ｐ型ＦｉｎＦＥＴＦＰ１のゲート電極とＮ型ＦｉｎＦＥＴＦＮ３のゲート電極は、互いに接続され、対応するワード線選択信号Ｒｎが供給される。また、Ｐ型ＦｉｎＦＥＴＦＰ１のドレイン電極と、Ｎ型ＦｉｎＦＥＴＦＮ３のドレイン電極は、共通に接続され、対応するワード線Ｗｎに接続されている。Ｐ型ＦｉｎＦＥＴＦＰ１のソース電極には、電源配線（図示しない）を介して電源電位Ｖｃｃが供給され、Ｎ型ＦｉｎＦＥＴＦＮ３のソース電極には、電源配線Ｌｇｄに接続されている。この実施の形態１では、電源配線Ｌｇｄに、ＦｉｎＦＥＴを動作させるための接地電位Ｖｇｄが、接地電位設定回路ＧＶＳから供給される。
【００６６】
Ｐ型ＦｉｎＦＥＴＦＰ１とＮ型ＦｉｎＦＥＴＦＮ３によって、ワード線選択信号Ｗｎを位相反転して、ワード線Ｗｎへ供給するインバータ回路が構成されることになる。この場合、インバータ回路は、Ｐ型ＦｉｎＦＥＴとＮ型ＦｉｎＦＥＴによって構成されているため、ＣＭＯＳ回路により構成されていることになる。
【００６７】
他の単位ドライバ回路も同様に、ＣＭＯＳ回路により構成されたインバータ回路となっている。ここで、それぞれの単位ドライバ回路内のＮ型ＦｉｎＦＥＴＦＮ３のソース電極は、共通に電源配線Ｌｇｄに接続されている。
【００６８】
接地電位設定回路（第１選択回路）ＧＶＳは、制御回路ＣＮＴから出力されている選択信号ＳＥＬによって制御されるセレクタＧＳＥＬを備えている。接地電位設定回路ＧＶＳは第１電源配線Ｌｇｄ０、第２電源配線Ｌｇｄ１および電源配線Ｌｇｄに接続されている。すなわち、セレクタＧＳＥＬの第１入力ノードＳ０に第１電源配線Ｌｇｄ０が接続され、セレクタＧＳＥＬの第２入力ノードＳ１に第２電源配線Ｌｇｄ１が接続され、セレクタＧＳＥＬの出力ノードＧに電源配線Ｌｇｄが接続されている。セレクタＧＳＥＬは、選択ノードＧＳＬに供給される選択信号ＳＥＬの電位に従って、第１入力ノードＳ０または第２入力ノードＳ１を、出力ノードＧに電気的に接続する。これにより、選択信号ＳＥＬの電位に従って、第１電源配線Ｌｇｄ０または第２電源配線Ｌｇｄ１が、電源配線Ｌｇｄに電気的に接続されることになる。
【００６９】
カラムデコーダＣＤＥＣには、カラムアドレス信号Ｃ−Ａｄｄ、リード／ライト制御信号Ｒ／Ｗおよび入力データＤｉｎが供給される。カラムデコーダＣＤＥＣは、カラムアドレス信号Ｃ−Ａｄｄをデコードし、メモリアレイＭＡＹに配置された複数のデータ線対から、カラムアドレス信号Ｃ−Ａｄｄによって指定されたデータ線対を選択する。また、リード／ライト制御信号Ｒ／Ｗがライト動作を指定していると、選択したデータ線対に対して、入力データＤｉｎに対応した入力信号を供給する。一方、リード／ライト制御信号Ｒ／Ｗがリード動作を指定していると、選択したデータ線対における電位差をセンスアンプＳＡＭＰが増幅するように、センスアンプＳＡＭＰを制御する。センスアンプＳＡＭＰによって増幅されたデータ線対における電位差は、読み出しデータＤｏｕｔとして、スタテック型メモリＳＲＡＭ−Ｂから出力される。
【００７０】
電源回路ＰＷＣＫは、０Ｖの接地電位（第１電源電位または第１接地電位）Ｖｇ０と、接地電位Ｖｇ０よりも低い電位、例えば−０．２Ｖを有する接地電位（第２電源電位または第２接地電位）Ｖｇ１を形成し、接地電位Ｖｇ０を第１電源配線Ｌｇｄ０へ供給し、接地電位Ｖｇ１を第２電源配線Ｌｇｄ１へ供給する。すなわち、電源回路ＰＷＣＫは、絶対値の異なる複数の接地電位を形成する。制御回路ＣＮＴからの選択信号ＳＥＬによって、セレクタＧＳＥＬの第１入力ノードＳ０が選択されている場合には、電源配線Ｌｇｄ０における接地電位Ｖｇ０が、セレクタＧＳＥＬを介して、電源配線Ｌｇｄに給電されることになる。これに対して、選択信号ＳＥＬによって、セレクタＧＳＥＬの第２入力ノードＳ１が選択されている場合には、電源配線Ｌｇｄ１における接地電位Ｖｇ１が、セレクタＧＳＥＬを介して、電源配線Ｌｇｄに給電されることになる。
【００７１】
ロウアドレス信号Ｒ−Ａｄｄによって指定されたワード線（例えばＷｎ）に対応するワード線選択信号（Ｒｎ）はロウレベルとなり、指定されていないワード線（例えばＷｎ＋１）に対応するワード線選択信号（Ｒｎ＋１）はハイレベルとなる。その結果、ロウレベルのワード線選択信号（Ｒｎ）が供給されている単位ドライバ回路ＵＤＲｎにおいては、Ｐ型ＦｉｎＦＥＴＦＰ１がオン状態となり、このＦｉｎＦＥＴＦＰ１のソース電極に給電されている電源電位Ｖｃｃ（例えば、＋０．５Ｖ）が、ワード線Ｗｎに供給されることになる。ワード線Ｗｎの電位が、電源電位Ｖｃｃとなることにより、このワード線Ｗｎに接続された複数のメモリセルＭＣ（ｎ行目に配列された複数のメモリセルＭＣ）において、Ｎ型ＦｉｎＦＥＴＦＮ１、ＦＮ２がオン状態となる。これにより、フリップフロップ回路ＦＦの入出力ノードｎＦ、／ｎが、データ線対Ｄｎ、／Ｄｎに接続されることになる。これにより、データ線対Ｄ、／Ｄの間には、フリップフロップ回路ＦＦに保持されていたデータに従った電位差が生じる。
【００７２】
リード／ライト制御信号Ｒ／Ｗによって、リード動作が指定されていれば、カラムアドレス信号Ｃ−Ａｄｄによって指定されたデータ線対間の電位差が、センスアンプＳＡＭＰによって増幅され、読み出しデータＤｏｕｔとして出力される。これに対して、リード／ライト制御信号Ｒ／Ｗによって、ライト動作が指定されていれば、カラムアドレス信号Ｃ−Ａｄｄによって指定されたデータ線対間の電位差が、入力データＤｉｎに従って設定される。このデータ線対間の電位差が、Ｎ型ＦｉｎＦＥＴＦＮ１、ＦＮ２を介して、フリップフロップ回路ＦＦの入出力ノードｎＦ、／ｎＦに供給され、フリップフロップ回路ＦＦは、入力データＤｉｎに従った状態にセットされ、入力データＤｉｎの書き込みが行われる。
【００７３】
ロウアドレス信号Ｒ−Ａｄｄによって指定されていないワード線Ｗｎ＋１に対応するワード線選択信号Ｒｎ＋１は、ハイレベルとなるため、単位ドライバ回路ＵＤＲｎ＋１においては、Ｎ型ＦｉｎＦＥＴＦＮ３がオン状態となる。これにより、非選択のワード線Ｗｎ＋１には、Ｎ型ＦｉｎＦＥＴＦＮ３のソース電極に給電されている電源配線Ｌｇｄにおける接地電位Ｖｇ０またはＶｇ１が供給されることになる。
【００７４】
このとき、選択信号ＳＥＬによって、セレクタＧＳＥＬの第１入力ノードＳ０が選択されていれば、非選択のワード線Ｗｎ＋１の電位は、接地電位Ｖｇ０（０Ｖ）となり、選択信号ＳＥＬによって、セレクタＧＳＥＬの第２入力ノードＳ１が選択されていれば、非選択のワード線Ｗｎ＋１の電位は、接地電位Ｖｇ１（−０．２Ｖ）となる。ワード線Ｗｎ＋１を例として、非選択のワード線の電位を説明したが、他の非選択のワード線についても同様に、選択信号ＳＥＬの電圧に従って、非選択のワード線の電位は、接地電位Ｖｇ０またはＶｇ１となる。
【００７５】
この実施の形態１においては、選択信号ＳＥＬによって、接地電位Ｖｇ１を選択した状態で、ワード線（例えば、Ｗｎ）を、選択から非選択にする場合（または非選択から選択にする場合）、ロウデコーダＲ−ＤＥＣは、ワード線Ｗｎの電位を電源電位Ｖｃｃから接地電位Ｖｇ１（または接地電位Ｖｇ１から電源電位Ｖｃｃ）へ変化させる。すなわち、ワード線Ｗｎにおける信号は、電源電位Ｖｃｃと接地電位Ｖｇ１との間で変化する振幅を有することになる。例を述べると、ワード線Ｗｎにおける信号は、−０．２Ｖと＋０．５Ｖとの間で変化する信号となる。
【００７６】
一方、選択信号ＳＥＬによって、接地電位Ｖｇ０を選択した状態では、ワード線Ｗｎを、選択から非選択にする場合（または非選択から選択にする場合）、ロウデコーダＲ−ＤＥＣは、ワード線Ｗｎの電位を電源電位Ｖｃｃから接地電位Ｖｇ０（または接地電位Ｖｇ０から電源電位Ｖｃｃ）へ変化させる。すなわち、ワード線Ｗｎにおける信号は、電源電位Ｖｃｃ（＋０．５Ｖ）と接地電位Ｖｇ０（０Ｖ）との間で変化する振幅を有することになる。ワード線Ｗｎを例にして述べたが、他のワード線においても、同様に、信号は、電源電位Ｖｃｃ（＋０．５Ｖ）と接地電位Ｖｇ１（−０．２Ｖ）との間、またはＶｃｃ（＋０．５Ｖ）と接地電位Ｖｇ０（０Ｖ）との間で変化する。
【００７７】
ロウデコーダＲ−ＤＣＥは、負の電位である接地電位Ｖｇ０を処理するために、ロウデコーダＲ−ＤＥＣを構成する複数のＦｉｎＦＥＴの一部または全てが、半導体装置を構成する半導体基板とは電気的に絶縁された半導体領域（例えばウェル）に形成されている。一例を述べると、単位ドライバ回路を構成するＦｉｎＦＥＴＦＰ１、ＦＮ３およびセレクタＧＳＥＬを構成するＦｉｎＦＥＴは、電気的に絶縁された半導体領域に形成されている。
【００７８】
＜＜接地電位設定回路＞＞
図１０は、実施の形態１に係わる接地電位設定回路ＧＶＳの構成を示す回路図である。図９に示したように、接地電位設定回路ＧＶＳは、セレクタＧＳＥＬを有している。このセレクタＧＳＥＬは、Ｎ型ＦｉｎＦＥＴＦＮ４、ＦＮ５およびインバータ回路ＩＶ３を有している。このインバータ回路ＩＶ３も、図示しないが、Ｎ型ＦｉｎＦＥＴとＰ型ＦｉｎＦＥＴによって構成されたＣＭＯＳ回路によって構成されている。
【００７９】
Ｎ型ＦｉｎＦＥＴＮ４のソース電極またはドレイン電極が、第１入力ノードＳ０に接続され、そのドレイン電極またそのソース電極が、出力ノードＧに接続されている。同様に、Ｎ型ＦｉｎＦＥＴＮ５のソース電極またはドレイン電極が、第２入力ノードＳ１に接続され、そのドレイン電極またそのソース電極が、出力ノードＧに接続されている。Ｎ型ＦｉｎＦＥＴＮ４のゲート電極およびインバータ回路ＩＶ３の入力は、選択ノードＧＳＬに接続され、Ｎ型ＦｉｎＦＥＴＦＮ５のゲート電極は、インバータ回路ＩＶ３の出力に接続されている。
【００８０】
Ｎ型ＦｉｎＦＥＴＦＮ４およびＦＮ５は、選択信号ＳＥＬによってスイッチ制御される転送スイッチとして動作する。この場合、Ｎ型ＦｉｎＦＥＴＦＮ５のゲート電極には、インバータ回路ＩＶ３によって位相反転された選択信号ＳＥＬが供給されているため、Ｎ型ＦｉｎＦＥＴＦＮ４とＦＮ５とは、相補的にオン状態となる。すなわち、選択信号ＳＥＬがハイレベルのとき、Ｎ型ＦｉｎＦＥＴＦＮ４がオン状態となり、Ｎ型ＦｉｎＦＥＴＦＮ５はオフ状態となる。これに対して、選択信号ＳＥＬがロウレベルのときには、Ｎ型ＦｉｎＦＥＴＦＮ５がオン状態となり、Ｎ型ＦｉｎＦＥＴＦＮ４はオフ状態となる。
【００８１】
図９および図１０に示すように、第１入力ノードＳ０は、電源配線Ｌｇｄ０に接続され、第２入力ノードＳ１は、電源配線Ｌｇｄ１に接続され、出力ノードＧは、電源配線Ｌｇｄに接続されている。そのため、選択信号ＳＥＬがハイレベルのとき、Ｎ型ＦｉｎＦＥＴＦＮ４を介して、電源配線Ｌｇｄ０における接地電位Ｖｇ０が、出力ノードＧに接続された電源配線Ｌｇｄに給電されることになる。一方、選択信号ＳＥＬがロウレベルのとき、Ｎ型ＦｉｎＦＥＴＦＮ５を介して、電源配線Ｌｇｄ１における接地電位Ｖｇ１が、出力ノードＧに接続された電源配線Ｌｇｄに給電されることになる。このようにして、選択信号ＳＥＬの電位に従って、接地電位Ｖｇ０とＶｇ１を選択することができる。
【００８２】
＜＜メモリセルＭＣ＞＞
図１１は、実施の形態１に係わるメモリセルＭＣの構成を示す回路図である。図１１には、ｎ行目、ｎ列目に配置されたメモリセルＭＣの構成か詳しく示されている。図９においても、メモリセルＭＣの構成が示されているが、図１１には、特にインバータ回路ＩＶ１、ＩＶ２によって構成されたフリップフロップ回路ＦＦの構成が詳しく描かれている。図１１において、図９と同じ部分には、同じ符合が付されており、図９で説明した部分については説明を省略する。
【００８３】
インバータ回路ＩＶ１は、メモリセルＭＣの接地電位ノードｎＧとフリップフロップ回路ＦＦの入出力ノードｎＦとの間に接続されたＮ型ＦｉｎＦＥＴＦＮ６と、メモリセルＭＣの電源電位ノードｎＶとフリップフロップ回路ＦＦの入出力ノードｎＦとの間に接続されたＰ型ＦｉｎＦＥＴＦＰ２とを有している。また、インバータ回路ＩＶ２は、メモリセルＭＣの接地電位ノードｎＧとフリップフロップ回路ＦＦの入出力ノード／ｎＦとの間に接続されたＮ型ＦｉｎＦＥＴＦＮ７と、メモリセルＭＣの電源電位ノードｎＶとフリップフロップ回路ＦＦの入出力ノード／ｎＦとの間に接続されたＰ型ＦｉｎＦＥＴＦＰ３とを有している。Ｎ型ＦｉｎＦＥＴＦＮ６およびＰ型ＦｉｎＦＥＴＦＰ２のゲート電極が、フリップフロップ回路ＦＦの入出力ノード／ｎＦに接続され、Ｎ型ＦｉｎＦＥＴＦＮ７およびＰ型ＦｉｎＦＥＴＦＰ３のゲート電極が、フリップフロップ回路ＦＦの入出力ノードｎＦに接続されることによって、インバータ回路ＩＶ１とＩＶ２が交差接続され、フリッププロップ回路ＦＦが構成されている。
【００８４】
図１１において、Ｌｖｃは、電源電位Ｖｃｃが供給される電源配線を示しており、Ｌｇｄ２は、電源回路ＰＷＣＫによる形成された接地電位Ｖｇ０が供給される電源配線を示している。メモリセルＭＣの電源電位ノードｎＶは、電源配線Ｌｖｃに接続され、メモリセルＭＣの接地電位ノードｎＧは、電源配線Ｌｇｄ２に接続されている。図９に示したメモリアレイＭＡＲＹに配列されている他のメモリセルＭＣも、図１１に示したメモリセルＭＣと同様に、メモリセルＭＣの電源電位ノードｎＶは、電源配線Ｌｖｃに接続され、接地電位ノードｎＧは、電源配線Ｌｇｄ２に接続されている。
【００８５】
メモリセルＭＣにデータが書き込まれると、Ｎ型ＦｉｎＦＥＴＦＮ６およびＰ型ＦｉｎＦＥＴＦＰ３（またはＦＮ７およびＦＰ２）がオン状態となり、フリップフロップ回路ＦＦが、この状態を保持して、データを記憶する。
【００８６】
メモリセルＭＣからデータを読み出す場合、記憶しているデータに従ってＮ型ＦｉｎＦＥＴＦＮ６（またはＦＮ７）がオン状態となっていると、フリップフロップ回路ＦＦの入出力ノードｎＦ（または／ｎＦ）には、電源配線Ｌｇｄ２における接地電位Ｖｇ０が供給されることになる。そのため、入出力ノードｎＦ（または／ｎＦ）に接続されたＮ型ＦｉｎＦＥＴＦＮ１（またはＦＮ２）の電極がソース電極として機能し、接地電位Ｖｇ０が供給されることになる。
【００８７】
読み出し動作のときに、選択信号ＳＥＬによって接地電位Ｖｇ１を選択していると、ワード線Ｗｎにおける信号は、電源電位ＶｃｃとＶｇ１との間で変化する。すなわち、Ｎ型ＦｉｎＦＥＴＦＮ１（またはＦＮ２）のソース電極に、０Ｖの接地電位Ｖｇ０が供給されているときに、負の電位（−０．２Ｖ）の接地電位Ｖｇ１と正の０．５Ｖの電源電位Ｖｃｃの間で変化する信号が、Ｎ型ＦｉｎＦＥＴＦＮ１（またはＦＮ２）のゲート電極に供給されることになる。これにより、図７で説明したように、Ｎ型ＦｉｎＦＥＴＦＮ１（またはＦＮ２）のゲート容量を低減することが可能となる。その結果、ワード線Ｗｎに付随する容量の低減を図ることが可能となり、単位ドライバＵＤＲｎの負荷を低減することが可能となる。
【００８８】
例えば、ワード線Ｗｎを非選択から選択に変化させるとき、ワード線Ｗｎの電位は、単位ドライバＵＤＲｎによって、接地電位Ｖｇ１（−０．２Ｖ）から電源電位Ｖｃｃ（＋０．５Ｖ）へ変化させられるが、Ｎ型ＦｉｎＦＥＴＦＮ１（またはＦＮ２）のソース電極には、接地電位Ｖｇ０（０Ｖ）が供給されている。そのため、ソース電極に対して負の電圧がゲート電極に供給されている状態が生じ、Ｎ型ＦｉｎＦＥＴＦＮ１（またはＦＮ２）のゲート容量を低減することが可能となる。一方、ワード線Ｗｎを選択から非選択に変化させるときには、ワード線Ｗｎの電位は、電源電位Ｖｃｃ（＋０．５Ｖ）から接地電位Ｖｇ１（−０．２Ｖ）へ変化させられる。そのため、ソース電極に対して負の電圧がゲート電極に供給されている状態が、同様に生じ、Ｎ型ＦｉｎＦＥＴＦＮ１（またはＦＮ２）のゲート容量を低減することが可能となる。その結果、消費電力または／および信号の遅延を低減することが可能となる。
【００８９】
また、選択信号ＳＥＬによって接地電位Ｖｇ０を選択した場合でも、読み出し動作を行うことが可能である。
【００９０】
ワード線Ｗｎおよび単位ドライバ回路ＵＤＲｎを例にして説明したが、他のワード線および他の単位ドライバ回路についても、同様である。
【００９１】
＜＜カラムデコーダ＞＞
図１２は、実施の形態１に係わるカラムデコーダＣ−ＤＥＣの構成を示す回路図である。図１２には、図９に示したカラムデコーダＣ−ＤＥＣにおいて、入力データＤｉｎからデータ線対に入力信号を形成する書き込みドライバ回路ＷＤの構成が示されている。
【００９２】
書き込みドライバ回路ＷＤは、インバータ回路ＩＶ４〜ＩＶ６を備えている。インバータ回路ＩＶ４〜ＩＶ６は、互いに同じ構成を有しているため、ここでは、インバータ回路ＩＶ４を代表として説明する。インバータ回路ＩＶ４は、Ｎ型ＦｉｎＦＥＴＦＮ８とＰ型ＦｉｎＦＥＴＦＰ４を有している。ここで、Ｎ型ＦｉｎＦＥＴＦＮ８のソース電極は、電源配線Ｌｇｄ２に接続され、Ｐ型ＦｉｎＦＥＴＦＰ４のソース電極は、電源配線Ｌｖｃに接続されている。また、Ｐ型ＦｉｎＦＥＴＦＰ４およびＮ型ＦｉｎＦＥＴＦＮ８のそれぞれのゲート電極は共通に接続され、それぞれのドレイン電極も共通に接続されている。これにより、Ｐ型ＦｉｎＦＥＴＦＰ４およびＮ型ＦｉｎＦＥＴＦＮ８のそれぞれのゲート電極を入力とし、それぞれのドレイン電極を出力としたＣＭＯＳのインバータ回路ＩＶ４が構成されている。
【００９３】
インバータ回路ＩＶ４の入力には、インバータ回路ＩＶ５を介して、入力データＤｉｎが供給され、インバータ回路ＩＶ４の出力は、データ線対のうちの一方のデータ線（図１２では、Ｄｎ）に接続されている。また、インバータ回路ＩＶ６の入力には、入力データＤｉｎが供給され、その出力は、データ線対のうちの他方のデータ線（図１２では、／Ｄｎ）に接続されている。
【００９４】
これにより、入力データＤｉｎが、例えばハイレベルのとき、インバータ回路ＩＶ４においては、Ｐ型ＦｉｎＦＥＴＦＰ４がオン状態となり、Ｎ型ＦｉｎＦＥＴＦＮ８がオフ状態となる。その結果、データ線Ｄｎには、Ｐ型ＦｉｎＦＥＴＦＰ４を介して、電源配線Ｌｖｃにおける電源電位Ｖｃｃ（＋０．５Ｖ）が供給されることになる。このとき、インバータ回路ＩＶ６においては、Ｎ型ＦｉｎＦＥＴＦＮ８がオン状態となり、Ｐ型ＦｉｎＦＥＴＦＰ４はオフ状態となる。その結果、データ線／Ｄｎには、Ｎ型ＦｉｎＦＥＴＦＮ８を介して、電源配線Ｌｇｄ２における接地電圧Ｖｇ０（０Ｖ）が供給されることになる。
【００９５】
書き込み動作においては、データ線対Ｄｎ、／Ｄｎの電位によって、メモリセルＭＣ内のフリップフロップ回路ＦＦの状態が設定される。例えば、入力データＤｉｎがハイレベルの場合、上記したように、データ線／Ｄｎには、０Ｖの接地電位Ｖｇ０が供給される。これにより、図１１に示したＮ型ＦｉｎＦＥＴＦＮ２においては、データ線／Ｄｎに接続された電極がソース電極として機能する。書き込み動作のときに、選択信号ＳＥＬによって、接地電位Ｖｇ１が選択されていると、ワード線Ｗｎにおける電位は、上記したように、接地電位Ｖｇ１（−０．２Ｖ）と電源電位Ｖｃｃ（＋０．５Ｖ）の間で変化する。そのため、書き込み動作において、データ線／Ｄｎの電位が０Ｖの接地電位Ｖｇ０になると、Ｎ型ＦｉｎＦＥＴＦＮ２においては、ソース電極に供給されている電位（０Ｖ）に対して負の電位（−０．２Ｖ）がゲート電極に供給される状態が発生する。これにより、書き込み動作においても、Ｎ型ＦｉｎＦＥＴＦＮ２のゲート容量を、図９で説明したように低減することができる。ここでは、入力データＤｉｎが、ハイレベルの場合を説明したが、入力データＤｉｎがロウレベルの場合には、同様にして、Ｎ型ＦｉｎＦＥＴＦＮ１のゲート容量を低減することが可能である。
【００９６】
これにより、読み出し動作だけでなく、書き込み動作においても、ワード線Ｗｎに付随する容量を低減することが可能となり、単位ドライバ回路ＵＤＲｎの負荷を低減することが可能となる。その結果、消費電力の低減または／および信号の遅延を低減することが可能となる。
【００９７】
ここでは、データ線対Ｄｎ、／Ｄｎを例にして説明したが、他のデータ線対においても同様である。
【００９８】
また、選択信号ＳＥＬによって、接地電位Ｖｇ１を選択した場合、非選択とするワード線に供給される電位が、負の電位（−０．２ｖ）の接地電位Ｖｇ１となる。これにより、メモリセルＭＣ内の転送スイッチであるＮ型ＦｉｎＦＥＴＦＮ１、ＦＮ２を介してフリップフロップ回路ＦＦに伝達されてしまうノイズを低減することが可能となる。すなわち、フリップフロップ回路ＦＦに保持されているデータが、ノイズによって破壊されるのを低減することが可能となる。そのため、メモリセルＭＣの電源電位ノードｎＶ（図１１）に供給する電源電位をより低くしても、メモリセルＭＣがデータを保持することが可能となる。メモリセルＭＣの電源電位ノードｎＶに供給する電源電位を下げることにより、さらに消費電力を低減することが可能となる。
【００９９】
＜変形例１＞
図１３は、実施の形態１の変形例１に係わるスタテック型メモリＳＲＡＭ−Ｂの構成を示す回路図である。図１３は、図９に類似しているので、ここでは相違点を説明する。図１３に示す変形例１においては、メモリセルＭＣにおいて、フリップフロップ回路ＦＦの入出力ノードｎＦ、／ｎＦとデータ線対との間に接続されている転送スイッチが、Ｎチャンネル型のＬｏｗ−ＦＷによって構成される。すなわち、図８で説明したようなしきい値電圧の低いＮ型ＦｉｎＦＥＴＦＮ１Ｌ、ＦＮ２Ｌによって、転送スイッチが構成されている。この場合、電源回路ＰＷＣＫは、Ｌｏｗ−ＦＷであるＮ型ＦｉｎＦＥＴＦＮ１ＬおよびＦＮ２Ｌが、オフ状態となるように、十分に低い負の電位を、接地電位Ｖｇ１として形成する。
【０１００】
これにより、ワード線Ｗｎに電源電位Ｖｃｃが供給されたとき、転送スイッチであるＮ型ＦｉｎＦＥＴＦＮ１Ｌ、ＦＮ２Ｌの電流駆動能力を高くすることが可能となるとともに、ワード線Ｗｎに接地電位Ｖｇ１が供給されたときには、Ｎ型ＦｉｎＦＥＴＦＮ１Ｌ、ＦＮ２Ｌが良好なオフ特性を持つようにすることが可能となる。その結果、メモリセルＭＣへのデータ書き込みおよび読み出しの特性を向上させることが可能となる。
【０１０１】
また、この変形例１においても、メモリセルＭＣの電源電位ノードｎＶに供給する電源電位を下げることにより、ノイズによって、保持しているデータが破壊されるのを防ぎながら、低消費電力化を図ることが可能である。
【０１０２】
＜変形例２＞
図１４は、実施の形態１の変形例２に係わる接地電位設定回路の構成を示すブロック図である。図９および図１０では、接地電位設定回路ＧＶＳとしてセレクタＧＳＥＬを用いていた。これに対して、この変形例２においては、接地電位設定回路ＧＶＳとして、バッファ回路ＬＢＦが用いられる。
【０１０３】
バッファ回路ＬＢＦは、電源配線Ｌｇｄ０およびＬｇｄ１に接続され、選択信号ＳＥＬが、ハイレベル（例えば電源電位Ｖｃｃ）のとき、電源配線Ｌｇｄ０における接地電位Ｖｇ０（０Ｖ）を、電源配線Ｌｇｄへ給電する。一方、選択信号ＳＥＬが、ロウレベル（接地電位Ｖｇ０）のとき、電源配線Ｌｇｄ１における接地電位Ｖｇ１を、電源配線Ｌｇｄへ給電する。これにより、セレクタＧＳＥＬと、同様に選択信号ＳＥＬの電位に従って、電源配線Ｌｇｄにおける接地電位の値を選択することが可能となる。バッファ回路ＬＢＦは、選択信号ＳＥＬのハイレベルとロウレベルを、接地電位Ｖｇ０と接地電位Ｖｇ１へそれぞれレベル変換するレベル変換回路と見なすことができる。
【０１０４】
図１５は、実施の形態１の変形例２に係わるバッファ回路ＬＢＦの構成を示す回路図である。バッファ回路ＬＢＦは、インバータ回路ＩＶ７、Ｐ型ＦｉｎＦＥＴＦＰ５、ＦＰ６およびＮ型ＦｉｎＦＥＴＦＮ９〜ＦＮ１２を有している。図１５では省略されているが、インバータ回路ＩＶ７も、Ｎ型ＦｉｎＦＥＴとＰ型ＦｉｎＦＥＴによって構成されている。
【０１０５】
Ｎ型ＦｉｎＦＥＴＦＮ９、ＦＮ１０のそれぞれのソース電極は、電源配線Ｌｇｄ０に接続され、Ｎ型ＦｉｎＦＥＴＦＮ９のゲート電極は、Ｎ型ＦｉｎＦＥＴＦＮ１０のドレイン電極に接続され、Ｎ型ＦｉｎＦＥＴＦＮ１０のゲート電極は、Ｎ型ＦｉｎＦＥＴＦＮ９のドレイン電極に接続されている。すなわち、Ｎ型ＦｉｎＦＥＴＦＮ９、ＦＮ１０のゲート電極は、交差接続され、ラッチ回路が構成されている。Ｎ型ＦｉｎＦＥＴＦＮ９のドレイン電極は、Ｐ型ＦｉｎＦＥＴＦＰ５を介して、電源配線Ｌｖｃに接続され、Ｎ型ＦｉｎＦＥＴＦＮ１０のドレイン電極は、Ｐ型ＦｉｎＦＥＴＦＰ６を介して、電源配線Ｌｖｃに接続されている。Ｐ型ＦｉｎＦＥＴＦＰ５のゲート電極には、選択信号ＳＥＬが供給され、Ｐ型ＦｉｎＦＥＴＦＰ６のゲート電極には、インバータ回路ＩＶ７によって位相反転された選択信号ＳＥＬが供給されている。
【０１０６】
また、電源配線Ｌｇｄ０と電源配線Ｌｇｄとの間に、Ｎ型ＦｉｎＦＥＴＦＮ１１が接続され、このＮ型ＦｉｎＦＥＴＦＮ１１のゲート電極は、Ｎ型ＦｉｎＦＥＴＦＮ１０のドレイン電極に接続されている。さらに、電源配線Ｌｇｄ１と電源配線Ｌｇｄとの間に、Ｎ型ＦｉｎＦＥＴＦＮ１２が接続され、このＮ型ＦｉｎＦＥＴＦＮ１２のゲート電極は、Ｎ型ＦｉｎＦＥＴＦＮ９のドレイン電極に接続されている。
【０１０７】
選択信号ＳＥＬがハイレベル（Ｖｃｃ）になると、Ｐ型ＦｉｎＦＥＴＦＰ６がオン状態となり、Ｎ型ＦｉｎＦＥＴＦＮ９およびＦＮ１１がオン状態となる。これにより、Ｎ型ＦｉｎＦＥＴＦＮ１１を介して、電源配線Ｌｇｄは、電源配線Ｌｇｄ０に接続され、電源配線Ｌｇｄには、電源配線Ｌｇｄ０における接地電位Ｖｇ０が給電されることになる。Ｎ型ＦｉｎＦＥＴＦＮ９がオン状態となるため、Ｎ型ＦｉｎＦＥＴＦＮ１０、ＦＮ１２のゲート電極には、接地電位Ｖｇ０が供給され、Ｎ型ＦｉｎＦＥＴＦＮ１０、ＦＮ１２はオフ状態となる。Ｎ型ＦｉｎＦＥＴＦＮ１１のオン状態およびＮ型ＦｉｎＦＥＴＦＮ１２のオフ状態は、Ｎ型ＦｉｎＦＥＴＦＮ９、ＦＮ１０によって構成されたラッチ回路によって、保持されることになる。その結果、選択信号ＳＥＬがハイレベルのときには、安定して電源配線Ｌｇｄに、接地電位Ｖｇ０が給電され続けることになる。
【０１０８】
一方、選択信号ＳＥＬが、ロウレベル（Ｖｇ０）になると、Ｐ型ＦｉｎＦＥＴＦＰ５がオン状態となる。これにより、Ｎ型ＦｉｎＦＥＴＦＮ１０、ＦＮ１２がオン状態となり、Ｎ型ＦｉｎＦＥＴＦＮ１２を介して、電源配線Ｌｇｄは、電源配線Ｌｇｄ１に接続されることになる。また、Ｎ型ＦｉｎＦＥＴＦＮ１０がオン状態となることにより、Ｎ型ＦｉｎＦＥＴＦＮ９、ＦＮ１１がオフ状態となる。選択信号ＳＥＬがロウレベルのときには、ラッチ回路によって、Ｎ型ＦｉｎＦＥＴＦＮ１２のオン状態とＮ型ＦｉｎＦＥＴＦＮ１１のオフ状態が維持される。その結果、選択信号ＳＥＬがロウレベルのときには、安定して電源配線Ｌｇｄに、負の電位である接地電位Ｖｇ１が給電され続けることになる。
【０１０９】
変形例２の図１５においては、電源配線Ｌｇｄに給電される電位が不安定になるのを、ラッチ回路によって防いでいる。これにより、安定して、接地電位Ｖｇ０（０Ｖ）および負の接地電位Ｖｇ１（−０．２Ｖ）を給電することが可能となっている。
【０１１０】
実施の形態１においては、メモリアレイＭＡＲＹに配列された複数のメモリセルＭＣのそれぞれに対して、電源電位ノードｎＶに給電される電源電位を低くしても、それぞれのメモリセルＭＣで、安定してデータを保持することが可能である。電源電位ノードｎＶに給電される電源電位を下げることにより、保持されているデータが破壊されるのを防ぎながら、メモリアレイＭＡＲＹの全体の消費電力の低減を図ることが可能となる。特に、スタテック型メモリＳＲＡＭ−Ｂに対する読み出し動作および書き込み動作の頻度（アクセスの頻度）が、少ない場合には、消費電力を有効に削減することができる。
【０１１１】
（実施の形態２）
実施の形態１で述べたように、完全空乏化の状態で動作しているＦｉｎＦＥＴでは、空乏層容量（対基板電極容量）Ｃｄが存在しない。実施の形態１では、空乏層容量Ｃｄが存在しないことを利用して、スタテック型メモリＳＲＡＭ−Ｂにおける消費電力または／および信号の遅延を低減することを述べた。
【０１１２】
一方、後で一例を説明するが、半導体装置は、半導体基板上に、スタテック型メモリＳＲＡＭ−Ｂだけでなく、種々の回路ブロックが形成されている。種々の回路ブロックには、例えば比較的に長い信号配線を介して信号が供給される回路ブロックも存在する。比較的長い信号配線の中には、いわゆるクリティカルパスと呼ばれ信号配線が存在する。クリティカルパスと呼ばれる比較的長い信号配線においては、例えば、その信号配線を介して伝達する信号の遅延時間が、許容時間よりも長くなると、回路ブロックが所望の動作を行わなくなると言うような不具合が発生する。
【０１１３】
比較的長い信号配線を介して信号が供給される回路ブロックが、クロック信号に同期して動作するダイナミック型デジタル回路の場合を例にして、クリティカルパスを、図１６を用いて説明する。図１６は、半導体装置の構成を説明する模式的なブロック図である。図１６において、ＣＫＴＡ、ＣＫＴＢは、１個の半導体基板に形成された回路ブロックを示している。また、ＬＬ１およびＬＬ２は、回路ブロックＣＫＴＡとＣＫＴＢとを接続する信号配線を示している。これらの信号配線ＬＬ１、ＬＬ２も、回路ブロックＣＫＴＡ、ＣＫＴＢと同じ半導体基板に形成されている。
【０１１４】
回路ブロックＣＫＴＢは、クロック信号を形成するクロック発生回路と、信号を形成する信号形成回路とを備えている。図１６では、クロック発生回路に含まれるインバータ回路が、符合ＩＶ８〜ＩＶ１０で示され、信号形成回路に含まれるバッファ回路が、符合ＢＦ１で示されている。インバータ回路ＩＶ８〜ＩＶ１０は、直列的に接続されており、この順番で駆動能力が高くなるようにしている。図１６では、インバータ回路ＩＶ８〜ＩＶ１０の順に、インバータ回路記号の大きくすることによって、駆動能力が高くなることを示している。
【０１１５】
インバータ回路ＩＶ１０からクロック信号が、信号配線ＬＬ１に供給される。また、バッファ回路ＢＦ１からの信号は、信号配線ＬＬ２に供給される。信号配線ＬＬ１を伝搬したクロック信号が、回路ブロックＣＫＴＡに供給され、信号配線ＬＬ２を伝搬した信号が、回路ブロックＣＫＴＡに供給される。回路ブロックＣＫＴＡは、信号配線ＬＬ１からのクロック信号に同期して動作する。例えば、クロック信号に同期して、信号配線ＬＬ２からの信号に所望の処理を実施する。図１６では、回路ブロックＣＫＴＡが備える回路素子として、信号配線ＬＬ１に接続されたＮ型ＦｉｎＦＥＴＦＮ１３と、信号配線ＬＬ２に接続されたバッファ回路ＢＦ２が例示されている。図１６では図示していないが、回路ブロックＣＫＴＡ、ＣＫＴＢのそれぞれは、複数のＮ型ＦｉｎＦＥＴと複数のＰ型ＦｉｎＦＥＴによって構成されたＣＭＯＳ回路である。
【０１１６】
この場合、信号配線ＬＬ１を伝搬するクロック信号が、許容されている遅延時間よりも遅くなると、回路ブロックＣＫＴＡにおいては、信号配線ＬＬ２から供給される信号に対して適切な処理を実行するのが困難となる。そのため、信号配線ＬＬ１、ＬＬ２のうち、信号配線ＬＬ１がクリティカルパスとなる。半導体基板において、回路ブロックＣＫＴＡと回路ブロックＣＫＴＢとが、離れて配置されると、信号配線ＬＬ１が比較的長くなる。信号配線ＬＬ１が長くなると、信号配線ＬＬ１と主に半導体基板との間に生じる寄生容量Ｃｐが大きくなる。寄生容量Ｃｐが大きくなると、クロック信号の遅延が、許容の値に収まるように、インバータ回路ＩＶ８〜ＩＶ１０の駆動能力を高くすることが要求されることになる。インバータ回路ＩＶ８〜ＩＶ１０の駆動能力を高くすると、消費電力が増大することになる。
【０１１７】
図１７は、実施の形態２に係わる半導体装置の構成を示す回路図である。図１７は、図１６と類似しているので、相違点を説明する。図１６では、クロック発生回路に含まれる３個のインバータ回路が示されていたが、図１７では、最終段のインバータ回路ＩＶ１０のみが示されている。また、図１７では、インバータ回路ＩＶ１０は、Ｎ型ＦｉｎＦＥＴＦＮ１４とＰ型ＦｉｎＦＥＴＦＰ７によって構成されている。
【０１１８】
実施の形態２においては、回路ブロックＣＫＴＢは、接地電位設定回路ＧＳＶと、制御回路ＣＮＴと、電源回路ＰＷＣＫ２と、電源配線Ｌｇｄ０、Ｌｇｄ３を備えている。接地電位設定回路ＧＳＶは、図９と同様に、セレクタＧＳＥＬを備えている。このセレクタＧＳＥＬの出力ノードＧは、インバータ回路ＩＶ１０を構成するＮ型ＦｉｎＦＥＴＦＮ１４のソース電極に接続され、第１入力ノードＳ０は、電源配線Ｌｇｄ０に接続され、第２入力ノードＳ１は、電源配線Ｌｇｄ３に接続されている。また、セレクタの選択ノードＧＳＬには、制御回路ＣＮＴからの選択信号ＳＥＬが供給されている。
【０１１９】
電源回路ＰＷＣＫ２は、０Ｖのような接地電位Ｖｇ０と、接地電位Ｖｇ０よりも高い、正の電位（例えば、＋０．２Ｖ）を有する接地電位（第２接地電位）Ｖｇ２を形成する。実施の形態１と比べた場合、電源回路ＰＷＣＫ２は、負の電位を有する接地電位Ｖｇ１の代わりに正の電位を有する接地電位Ｖｇ２を形成する。すなわち、絶対値の異なる接地電圧Ｖｇ０とＶｇ２が、形成されている。形成された接地電位Ｖｇ０は、電源配線Ｌｇｄ０に給電され、接地電位Ｖｇ２は、電源配線Ｌｇｄ３に給電される。
【０１２０】
セレクタＧＳＥＬは、実施の形態１と同様に、選択信号ＳＥＬが、ハイレベルのとき、第１入力ノードＳ０を出力ノードＧに電気的に接続し、選択信号ＳＥＬが、ロウレベルのとき、第２入力ノードＳ１を出力ノードＧに電気的に接続する。この実施の形態２においては、制御回路ＣＮＴは、選択信号ＳＥＬをロウレベルにする。これにより、Ｎ型ＦｉｎＦＥＴＦＮ１４のソース電極は、セレクタＧＳＥＬを介して、電源配線Ｌｇｄ３に接続されることになる。
【０１２１】
インバータ回路ＩＶ１０に供給されているクロック信号が、ハイレベルの場合、インバータ回路ＩＶ１０におけるＮ型ＦｉｎＦＥＴＦＮ１４がオン状態となる。電源配線Ｌｇｄ３には、＋０．２Ｖの接地電位Ｖｇ２が供給されているため、信号配線ＬＬ１には、Ｎ型ＦｉｎＦＥＴＦＮ１４を介して、＋０．２Ｖの接地電位Ｖｇ２が供給されることになる。一方、インバータ回路ＩＶ１０に供給されているクロック信号が、ロウレベルの場合、インバータ回路ＩＶ１０におけるＰ型ＦｉｎＦＥＴＦＰ７がオン状態となる。これにより、信号配線ＬＬ１には、Ｐ型ＦｉｎＦＥＴＦＰ７を介して、電源配線Ｌｖｃから電源電位Ｖｃｃ（例えば、＋０．５Ｖ）が供給される。すなわち、クリティカルパスとなる比較的長い信号配線ＬＬ１においては、電位が、＋０．２Ｖ（接地電位Ｖｇ２）と＋０．５Ｖ（電源電位Ｖｃｃ）との間で変化することになる。言い換えるならば、信号配線ＬＬ１を伝搬するクロック信号の振幅は、＋０．２Ｖと＋０．５Ｖとの間の電位差となる。
【０１２２】
このように、信号配線ＬＬ１での電位の変化を小さくすることにより、寄生容量Ｃｐを充放電するのに要求される電力を低減することが可能となり、低消費電力化を図ることが可能となる。
【０１２３】
なお、バッファ回路ＢＦ１は、電源配線Ｌｖｃと電源配線Ｌｇｄ０に接続されており、バッファ回路ＢＦ１から、信号配線ＬＬ２へ供給される信号の電位は、０Ｖ（接地電位Ｖｇ０）または＋０．５Ｖ（電源電位Ｖｃｃ）となる。すなわち、信号配線ＬＬ２における信号の振幅は、０Ｖと＋０．５Ｖとの間の電位差となる。
【０１２４】
もし、信号配線ＬＬ１が、クリティカルパスでない場合には、制御回路ＣＮＴは、ハイレベルの選択信号ＳＥＬを出力するようにしてもよい。これにより、Ｎ型ＦｉｎＦＥＴＦＮ１４のソース電極には、０Ｖの接地電位Ｖｇ０が供給されるため、信号配線ＬＬ１におけるクロック信号は、０Ｖと＋０．５Ｖの間で変化することになる。
【０１２５】
また、バッファ回路ＢＦ１も、インバータ回路ＩＶ１０および接地電位設定回路ＧＶＳによって構成してもよい。制御回路ＣＮＴは、信号配線ＬＬ１に関連する選択信号ＳＥＬと、信号配線ＬＬ２に関連する選択信号ＳＥＬを形成する。この場合、例えば、信号配線ＬＬ１に関連する選択信号ＳＥＬをロウレベルにし、信号配線ＬＬ２に関連する選択信号ＳＥＬをハイレベルにすれば、クリティカルパスを構成する信号配線ＬＬ１では、クロック信号の振幅を小さくし、信号を伝搬する信号配線ＬＬ２では、信号の振幅を変化させないようにすることができる。
【０１２６】
図３で説明したように、ＦｉｎＦＥＴは、プレーナ型ＦＥＴに比べて、急峻のスイッチング特性を有している。そのため、信号配線ＬＬ１における信号の振幅が小さくなっても、回路ブロックＣＫＴＡにおいて、信号配線ＬＬ１にゲート電極が接続されているＮ型ＦｉｎＦＥＴＦＮ１３は、クロック信号の変化に応じてスイッチングすることが可能である。
【０１２７】
＜変形例１＞
図１８は、実施の形態２の変形例１に係わる半導体装置の構成を示す回路図である。この変形例１においては、インバータ回路ＩＶ１０を構成するＮ型ＦｉｎＦＥＴＦＮ１４のソース電極と電源配線Ｌｇｄ０との間に、直列的にＮ型ＦｉｎＦＥＴＦＮ１５が接続される。すなわち、Ｎ型ＦｉｎＦＥＴＦＮ１４のソース電極に、Ｎ型ＦｉｎＦＥＴＦＮ１５のドレイン電極が接続され、Ｎ型ＦｉｎＦＥＴＦＮ１５のソース電極は、電源配線Ｌｇｄ０に接続される。また、このＮ型ＦｉｎＦＥＴＦＮ１５のゲート電極は、Ｐ型ＦｉｎＦＥＴＦＰ７およびＮ型ＦｉｎＦＥＴＦＮ１４のゲート電極と接続される。
【０１２８】
Ｎ型ＦｉｎＦＥＴＦＮ１４、ＦＮ１５のゲートに供給されているクロック信号が、ハイレベルになると、Ｎ型ＦｉｎＦＥＴＦＮ１４およびＦＮ１５がオン状態となる。Ｎ型ＦｉｎＦＥＴＦＮ１５のオン抵抗によって、Ｎ型ＦｉｎＦＥＴＦＮ１４のソース電極の電位は、電源配線Ｌｇｄ０の電位（０Ｖ）よりも高くなり、例えば図１７で説明した＋０．２Ｖの接地電位Ｖｇ２となる。これにより、信号配線ＬＬ１における電位の変化は、図１７と同様に、＋０．２Ｖから＋０．５Ｖとなり、消費電力の低減を図ることが可能となる。
【０１２９】
この変形例１においては、図１７に示したセレクタＧＳＥＬ、電源配線Ｌｇｄ３、電源回路ＰＷＣＫ２および制御回路ＣＮＴが、必要とされないため、小型化を図ることが可能である。
【０１３０】
＜変形例２＞
図１９は、実施の形態２の変形例２に係わる半導体装置の構成を示す回路図である。この変形例２においても、変形例１と同様に、Ｎ型ＦｉｎＦＥＴは、２個（複数個）縦積みされている。すなわち、Ｎ型ＦｉｎＦＥＴＦＮ１４とＦＮ１５が、信号配線Ｌ１１と電源配線Ｌｇｄ０との間に直列的に接続されている。変形例１と異なる点は、Ｎ型ＦｉｎＦＥＴＦＮ１５のゲート電極が、Ｐ型ＦｉｎＦＥＴＦＰ７およびＮ型ＦｉｎＦＥＴＦＮ１４のゲート電極とは分離されていることである。
【０１３１】
Ｎ型ＦｉｎＦＥＴＦＮ１５のゲート電極は、２個のインバータ回路ＩＶ１１、ＩＶ１２を介して、Ｐ型ＦｉｎＦＥＴＦＰ７およびＮ型ＦｉｎＦＥＴＦＮ１４のゲート電極に接続されている。これにより、Ｎ型ＦｉｎＦＥＴＦＮ１５は、Ｎ型ＦｉｎＦＥＴＦＮ１４と同期して、オン状態またはオフ状態となる。この変形例２においては、インバータ回路ＩＶ１１は、電源配線ＬｖｃおよびＬｇｄ０に接続されており、電源電位Ｖｃｃおよび接地電位Ｖｇ０を動作電位として動作する。
【０１３２】
一方、後段のインバータ回路ＩＶ２は、電源配線Ｌｇｄ０とセレクタＶＳＥＬの出力ノードＶに接続されている。また、セレクタＶＳＥＬの第１入力ノードＳ０には、所定の第１電位Ｖｃ０が供給され、第２入力ノードＳ１には、第１電位Ｖｃ０とは異なる所定の第２電位Ｖｃ１が供給される。セレクタＶＳＥＬは、選択ノードＶＳＬに供給される選択信号ＳＥＬＶによって、第１電位Ｖｃ０または第２電位Ｖｃ１をインバータ回路ＩＶ１２に供給する。インバータ回路ＩＶ１２は、接地電位Ｖｇ０と第１電位Ｖｃ０または第２電位Ｖｃ１を動作電位として動作する。これにより、インバータ回路ＩＶ１２から出力されるロウレベルは、接地電位Ｖｇ０となるが、ハイレベルは、第１電位Ｖｃ０または第２電位Ｖｃ１となる。この場合、選択信号ＳＥＬＶは、例えば制御回路ＣＮＴによって形成される。
【０１３３】
Ｎ型ＦｉｎＦＥＴＦＮ１５のゲート電極に供給されるハイレベルが、選択信号ＳＥＬに従って第１電位Ｖｃ０または第２電位Ｖｃ１となるため、Ｎ型ＦｉｎＦＥＴＦＮ１５のオン抵抗の値を、選択信号ＳＥＬＶによって変えることが可能となる。その結果、Ｎ型ＦｉｎＦＥＴＦＮ１４のソース電極に供給される接地電位Ｖｇ２の値を任意に変更することが可能となる。言い換えるならば、接地電位Ｖｇ２を、クロック信号の伝達に適した電位に定めることが可能となる。
【０１３４】
（実施の形態３）
実施の形態２は、クリティカルパスとして、クロック信号を伝達する信号配線を例として説明したが、半導体基板において、遠く離れた回路ブロック間で信号を伝達する長い信号配線も、クリティカルパスとなる場合が存在する。この場合には、ＦｉｎＦＥＴによって、大振幅の信号を形成し、長い信号配線に供給することで、信号の伝達速度を速くすることが有効である。
【０１３５】
実施の形態３では、例えば、実施の形態２で説明した回路ブロックＣＫＴＢに、電源電位設定回路が設けられる。また、電源回路ＰＷＣＫ２は、例えば＋０．５Ｖのような電源電位（第３電源電位）Ｖｃ０と、電源電位Ｖｃ０よりも高い電位（例えば、＋０．７Ｖ）を有する電源電位（第４電源電位）Ｖｃ１を形成する。電源電位設定回路によって、電源電位Ｖｃ０またはＶｃ１を選択し、電源配線Ｌｖｃに供給する。これにより、例えば、信号配線ＬＬ１、ＬＬ２における信号の振幅を、０Ｖと＋０．７Ｖの差電位にすることが可能となり、伝達速度を向上させることが可能となる。
【０１３６】
図２０は、実施の形態３に係わる電源電位設定回路の構成を示す回路図である。図２０において、ＰＶＳは、電源電位設定回路を示している。電源電位設定回路（第２選択回路）ＰＶＳは、Ｐ型ＦｉｎＦＥＴＦＰ８、ＦＰ９およびインバータ回路ＩＶ１３を備えている。Ｐ型ＦｉｎＦＥＴＦＰ８およびＦＰ９のそれぞれは、電源配線Ｌｖｃ０およびＬｖｃ１と、電源配線Ｌｖｃとの間に直列的に接続されている。Ｐ型ＦｉｎＦＥＴＦＰ８のゲート電極には、選択信号ＳＥＬＶが供給され、Ｐ型ＦｉｎＦＥＴＦＰ９のゲート電極には、インバータ回路ＩＶ１３によって位相反転された選択信号ＳＥＬＶが供給されている。
【０１３７】
上記した電源配線（第３電源配線）Ｌｖｃ０には、電源電位Ｖｃ０が給電され、上記した電源配線（第４電源配線）Ｌｖｃ１には、電源電位Ｖｃ１が給電されている。また、電源配線Ｌｖｃは、例えば図１７に示したように、インバータ回路ＩＶ１０およびバッファ回路ＢＦ１に接続されている。選択信号ＳＥＬＶは、図１７に示した制御回路ＣＮＴによって形成される。制御回路ＣＮＴは、信号配線ＬＬ１およびＬＬ２が、クリティカルパスを構成する長い信号配線の場合、ハイレベルの選択信号ＳＥＬＶを形成し、信号配線ＬＬ１およびＬＬ２が、例えばクリティカルパスを構成しない短い信号配線の場合、ロウレベルの選択信号ＳＥＬＶを形成する。
【０１３８】
これにより、信号配線ＬＬ１およびＬＬ２が、クリティカルパスを構成する長い信号配線の場合、Ｐ型ＦｉｎＦＥＴＦＰ９がオン状態となり、このＰ型ＦｉｎＦＥＴＦＰ９を介して、＋０．７Ｖの電源電位Ｖｃ１が電源配線Ｌｖｃに給電されることになる。これにより、例えばインバータ回路ＩＶ１０を例にすると、信号配線ＬＬ１にドレイン電極が接続されたＰ型ＦｉｎＦＥＴＦＰ７のソース電極に、＋０．７Ｖの電源電位Ｖｃ１が供給されることになる。その結果、信号配線ＬＬ１およびＬＬ２において、信号は、接地電位（Ｖｇ０）と電源電位（Ｖｃ１）との間で変化し、信号の伝達速度を向上させることが可能となる。
【０１３９】
これに対して、選択信号ＳＥＬＶがロウレベルのときには、Ｐ型ＦｉｎＦＥＴＦＰ８がオン状態となり、このＰ型ＦｉｎＦＥＴを介して、電源電位Ｖｃ０が電源配線Ｌｖｃに給電されることになる。Ｐ型ＦｉｎＦＥＴＦＰ７を例にして述べると、このＰ型ＦｉｎＦＥＴＦＰ７のソース電極に、＋０．５Ｖの電源電位Ｖｃ０が供給されることになる。その結果、信号配線ＬＬ１およびＬＬ２における信号は、接地電位（Ｖｇ０）と電源電位Ｖｃ０（＋０．５Ｖ）の間で変化することになる。
【０１４０】
ここでは、電源電位設定回路ＰＶＳからの電源電位を、インバータ回路ＩＶ１０およびバッファ回路ＢＦ１のそれぞれに供給する例を述べたが、電源電位設定回路ＰＶＳからの電源電位は、いずれか一方にのみ給電されるようにしてもよい。これにより、信号配線ＬＬ１およびＬＬ２のうちの一方の信号配線において、信号は、接地電位（０Ｖ）と電源電位（＋０．７Ｖ）との間で変化し、他方の信号配線において、信号は、接地電位（０Ｖ）と電源電位（＋０．５Ｖ）との間で変化することになる。
【０１４１】
図１７に示した回路ブロックＣＫＴＢに、電源電位設定回路ＰＶＳからの電源電位を供給する例を説明したが、これに限定されるものではない。例えば、図９に示した単位ドライバ回路ＵＤＲｎ〜ＵＤＲｎ＋２のそれぞれのＰ型ＦｉｎＦＥＴＦＰ１のソース電極に、電源電位設定回路ＰＶＳからの電源電位が供給されるようにしてもよい。
【０１４２】
上記した実施の形態１、実施の形態２および実施の形態３は、１個の半導体装置において、互いに組み合わせるようにしてもよい。図２１は、実施の形態３に係わる半導体装置の構成を模式的に示すブロック図である。図２１は、上記した実施の形態１から実施の形態３を組み合わせた場合の構成を示している。図２１において、一点鎖線で囲んだＬＳＩは、半導体装置を示しており、１個の半導体基板に形成された複数の回路ブロックを備えている。図２１には、説明の都合上、複数の回路ブロックのうち、説明に必要な回路ブロックのみが描かれている。
【０１４３】
図２１において、ＰＷＣＫ３は電源回路を示し、ＣＮＴ１は制御回路を示し、ＣＫＴＣ〜ＣＫＴＦのそれぞれは、ＦｉｎＦＥＴによって構成された回路ブロックを示している。また、Ｌｇｄ０、Ｌｇｄ１、Ｌｇｄ３、Ｌｖｃ０およびＬｖｃ１のそれぞれは電源配線を示している。
【０１４４】
電源回路ＰＷＣＫ３は、互いに電位の異なる複数の接地電位および互いに電位の異なる複数の電源電位を形成する。すなわち、電源回路ＰＷＣＫ３は、接地電位として、例えば０Ｖのような電位を有する接地電位Ｖｇ０、接地電位Ｖ０に対して負の電位（例えば−０．２Ｖ）を有する接地電位Ｖｇ１および接地電位Ｖｇ０に対して正の高い電位（例えば、＋０．２Ｖ）を有する接地電位Ｖｇ２を形成し、それぞれを電源配線Ｌｇｄ０、Ｌｇｄ１およびＬｇｄ３へ給電する。また、電源回路ＰＷＣＫ３は、電源電位として、例えば＋０．５Ｖのような電位を有する電源電位Ｖｃ０および電源電位Ｖｃ０よりも高い正の電位Ｖｃ１を形成し、それぞれを電源配線Ｌｖｃ０およびＬｖｃ１へ給電する。言い換えるならば、電源回路ＰＷＣＫ３は、互いに絶対値の異なる複数の接地電位と、互いに絶対値の異なる複数の電源電位を形成する。
【０１４５】
図２１では、回路ブロックＣＫＴＣは、ロジック回路ＬＧＣ１、接地電位設定回路ＧＶＳおよび電源電位設定回路ＰＶＳを備えている。ロジック回路ＬＧＣ１は、接地電位設定回路ＧＶＳを介して、電源配線Ｌｇｄ０、Ｌｇｄ１およびＬｇｄ３に接続され、電源電位設定回路ＰＶＳを介して、電源配線Ｌｖｃ０およびＬｖｃ１に接続されている。接地電位設定回路ＧＶＳは、接地電位Ｖｇ０、Ｖｇ１およびＶｇ２のうち、制御回路ＣＮ１からの選択信号ＳＥＬ１によって指定された接地電位を、ロジック回路ＬＧＣ１に給電し、電源電位設定回路ＰＶＳは、電源電位Ｖｃ０およびＶｃ１のうち、制御回路ＣＮ１からの選択信号ＳＥＬＶ１によって指定された電源電位を、ロジック回路ＬＧＣ１に給電する。ロジック回路ＬＧＣ１は、給電された接地電位と電源電位を、動作電位として、所定の動作を行う。
【０１４６】
回路ブロックＣＫＴＤは、ロジック回路ＬＧＣ２、電源電位設定回路ＰＶＳを備えている。ロジック回路ＬＧＣ２は、電源電位設定回路ＰＶＳを介して、電源配線Ｌｖｃ０およびＬｖｃ１に接続されている。電源電位設定回路ＰＶＳは、電源電位Ｖｃ０およびＶｃ１のうち、制御回路ＣＮ１からの選択信号ＳＥＬＶ２によって指定された電源電位を、ロジック回路ＬＧＣ２に給電する。また、ロジック回路ＬＧＣ２は、電源配線Ｌｇｄ０に接続されている。このロジック回路ＬＧ２は、選択されて給電されている電源電位と、電源配線Ｌｇｄ０から給電されている接地電位Ｖｇ０を、動作電位として、所定の動作を行う。
【０１４７】
また、回路ブロックＣＫＴＥは、ロジック回路ＬＧＣ３、接地電位設定回路ＧＶＳを備えている。ロジック回路ＬＧＣ３は、接地電位設定回路ＧＶＳを介して、電源配線Ｌｇｄ０およびＬｇｄ１に接続されている。接地電位設定回路ＧＶＳは、接地電位Ｖｇ０およびＶｇ１のうち、制御回路ＣＮ１からの選択信号ＳＥＬ２によって指定された接地電位を、ロジック回路ＬＧＣ３に給電する。また、ロジック回路ＬＧＣ３は、電源配線Ｌｖｃ０に接続されている。このロジック回路ＬＧ３は、選択されて給電されている接地電位と、電源配線Ｌｖｃ０から給電されている接地電位Ｖｖ０を、動作電位として、所定の動作を行う。
【０１４８】
さらに、回路ブロックＣＫＴＦは、ロジック回路ＬＧＣ４を備えている。ロジック回路ＬＧＣ４は、電源配線Ｌｇｄ０およびＬｖｃ０に接続されている。ロジック回路ＬＧＣ３は、電源配線Ｌｇｄ０およびＬｖｃ０を介して給電される接地電位Ｖｇ０および電源電位Ｖｃ０を、動作電位として、所定の動作を行う。
【０１４９】
図２１において、複数のＬＬは、ロジック回路ＬＧＣ１〜ＬＧＣ４間を接続する信号配線を示している。選択信号ＳＥＬ１、ＳＥＬ２およびＳＥＬＶ１、ＳＥＬＶ２によって、ロジック回路ＬＧＣ１〜ＬＧＣ３を動作させる動作電位が、定められる。これにより、信号配線ＬＬのうちの所定の信号配線ＬＬにおける信号の電位が、選択信号ＳＥＬ１、ＳＥＬ２およびＳＥＬＶ１、ＳＥＬＶ２によって定められることになる。
【０１５０】
例えば、選択信号ＳＥＬ２によって、接地電位設定回路ＧＶＳが、接地電位Ｖｇ１を選択していれば、実施の形態１で述べたように、ロジック回路ＬＧＣ３から信号配線ＬＬに供給される信号は、接地電位Ｖｇ１（−０．２Ｖ）と電源電位Ｖｃ０（＋０．５Ｖ）の間で変化することになる。また、設定回路ＳＥＬＶ２によって、電源電位設定回路ＧＶＳが、電源電位Ｖｃ１を選択していれば、実施の形態２で述べたように、ロジック回路ＬＧＣ２から信号配線ＬＬに供給される信号は、接地電位Ｖｇ０（０Ｖ）と電源電位Ｖｃ０（＋０．７Ｖ）の間で変化することになる。一方、回路ブロックＣＫＴＦは、接地電位選択回路ＧＶＳおよび電源電位設定回路ＰＶＳのいずれも備えていないため、ロジック回路ＬＧＣ４は、信号配線ＬＬに、接地電位Ｖｇ０（０Ｖ）と電源電位Ｖｃ０（＋０．５Ｖ）の間で変化する信号を供給することになる。さらに、回路ブロックＣＫＴＣは、選択信号ＳＥＬ１とＳＥＬＶ１が指定する接地電位と電源電位を有する信号を、信号配線ＬＬへ供給することになる。
【０１５１】
これにより、それぞれの回路ブロックＣＫＴＣ〜ＣＫＴＥから信号配線ＬＬに供給される信号の電位および信号の振幅を、選択信号によって任意に設定することが可能となる。例えば、信号配線ＬＬに接続されているＦｉｎＦＥＴのゲート容量の低減を図る場合には、この信号配線ＬＬに信号を供給する回路ブロック（例えば、ＣＫＴＣ、ＣＫＴＥ）において、回路ブロックに給電される接地電位を、実施の形態１で述べたように、負の電位にする。また、信号配線がクロック信号を伝達する信号配線であって、クリティカルパスを構成する比較的長い信号配線の場合には、このクロック信号を出力する回路ブロック（例えば、ＣＫＴＣ）において、回路ブロックに給電される接地電位を、実施の形態２で述べたように、接地電位Ｖｇ０よりも高い接地電位Ｖｇ２にする。
【０１５２】
さらに、信号を伝達する信号配線ＬＬが長く、この信号配線がクリティカルパスを構成する場合には、この信号を出力する回路ブロック（例えば、ＣＫＴＣ、ＣＫＴＤ）において、回路ブロックに給電される電源電位を、実施の形態３で述べたように、高い電源電位Ｖｃ１にする。
【０１５３】
ここでは、クリティカルパスを構成する比較的長いクロック信号配線の場合、接地電位を高くする例を述べたが、電源電位を下げるようにしてもよい。
【０１５４】
また、クリティカルパスを構成する長い信号配線の場合、電源電位を高くする例を述べたが、接地電位を下げるようにしてもよい。さらに、電源電位を高くし、接地電位を下げるようにしてもよい。
【０１５５】
半導体装置を、ＦｉｎＦＥＴによって構成した場合、基板バイアス電圧を変更しても、ＦｉｎＦＥＴのしきい値電圧を変更することは困難であり、基板バイアス電圧を変更することにより、半導体装置の消費電力を低減することは困難である。図２１に示した半導体装置においては、回路ブロックＣＫＴＣ〜ＣＫＴＥごとに、その回路ブロック内のロジック回路に給電される接地電位または／および電源電位を設定する設定回路が設けられている。回路ブロックごとに、接地電位または／および電源電位を設定することにより、半導体装置全体として消費電力が低減するように、それぞれの回路ブロックから出力される信号の電位を設定することが可能となる。
【０１５６】
（実施の形態４）
図２２は、実施の形態４に係わる半導体装置の構成を示すブロック図である。ここでは、半導体装置の例として、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）を説明する。図２２において、ＦＰＧ−ＬＳＩは、１個の半導体基板に形成されたＦＰＧＡを示している。
【０１５７】
半導体装置ＦＰＧ−ＬＳＩは、複数のタイルを備えている。それぞれのタイルは、複数の回路ブロックを備えており、設定により任意の機能を達成することが可能となっている。また、タイル間の接続も、設定により任意に定めることが可能となっている。ユーザーは、半導体装置ＦＰＧ−ＬＳＩによって所望の機能が達成されるように、それぞれのタイルを設定し、タイル間の接続を設定する。これによって、ユーザーが望む機能（所望の機能）が、半導体装置ＦＰＧ−ＬＳＩによって達成される。
【０１５８】
半導体装置ＦＰＧ−ＬＳＩは、複数のタイルを備えているが、図２２では、４個のタイルＴＩＬ１〜ＴＩＬ４が例示されている。また、タイル間の接続が、信号配線ＬＬ１３、ＬＬ３４、ＬＬ４２およびＬＬ２１として例示されている。なお、信号配線ＬＬ１３、ＬＬ３４、ＬＬ４２およびＬＬ２１のそれぞれは、複数の信号配線によって構成されているが、図２２では、複数の信号配線が１本の太い実線で示されている。
【０１５９】
半導体装置ＦＰＧ−ＬＳＩは、複数のタイルに対して共通の電源回路ＰＷＣＫ３を備えている。電源回路ＰＷＣＫ３は、図２１で説明したように、複数の接地電位Ｖｇ０、Ｖｇ１およびＶｇ２と、複数の電源電位Ｖｃ０、Ｖｃ１を形成する。半導体装置ＦＰＧ−ＬＳＩには、複数の電源配線Ｌｇｄ０、Ｌｇｄ１、Ｌｇｄ３、Ｌｖｃ０およびＬｖｃ１が形成されており、それぞれの電源配線に、図２１と同様に、電源回路ＰＷＣＫ３によって形成された接地電位および電源電位が給電される。なお、図２２では、電源電位Ｖｃ０およびＶｃ１が給電される電源配線が、実線で示され、接地電位Ｖｇ０、Ｖｇ１およびＶｇ２が給電される電源配線が、破線で示されている。また、接地電位Ｖｇ１およびＶｇ２が給電される電源配線は、１本の電源配線として纏められている。
【０１６０】
タイルＴＩＬ１〜ＴＩＬ４のそれぞれは、回路ブロックＴＬ−Ｕとレベルコントロール回路ＬＶＣＴを備えている。ユーザーが、タイルＴＩＬ１〜ＴＩＬ４内の回路ブロックＴＬ−Ｕの設定を行うことにより、それぞれのタイルの機能が設定される。レベルコントロール回路ＬＶＣＴは、電源配線Ｌｇｄ０、Ｌｇｄ１、Ｌｇｄ３、Ｌｖｃ０およびＬｖｃ１に接続されており、同じタイルに含まれている回路ブロックＴＬ−Ｕに、電源電位および接地電位を給電する。回路ブロックＴＬ−Ｕは、レベルコントロール回路ＬＶＣＴから給電された電源電位および接地電位によって動作する。レベルコントロール回路ＬＶＣＴから回路ブロックＴＬ−Ｕに給電される接地電位は、ユーザーの設定によって、上記した複数の接地電位Ｖｇ０、Ｖｇ１およびＶｇ２から選択されて、給電される。同様に、レベルコントロール回路ＬＶＣＴから回路ブロックＴＬ−Ｕに給電される電源電位も、ユーザーの設定によって、上記した複数の電源電位Ｖｃ０およびＶｃ１から選択されて、給電される。
【０１６１】
すなわち、この実施の形態４においては、タイルごとに、タイル内の回路ブロックに給電される電源電位および接地電位を、ユーザーが定めることが可能となっている。これにより、タイルごとに、回路ブロック内の信号配線を伝達する信号の電位を設定することが可能となっている。その結果、実施形態１〜３で説明したように、タイルごとに消費電力の削減、信号の遅延を低減することが可能となる。
【０１６２】
また、タイルから信号配線ＬＬ１３、ＬＬ３４、ＬＬ４２およびＬＬ２１に供給される信号の電位も設定することが可能である。言い換えるならば、これらの信号配線を伝達する信号の電位も設定することが可能となる。これによっても、消費電力の低減と信号の遅延を低減することが可能となる。
【０１６３】
半導体装置ＦＰＧ−ＬＳＩにおいては、ユーザーの設定によって不活性な状態に設定されているタイルが多く存在する。また、半導体装置ＦＰＧ−ＬＳＩを動作させ、所望の機能を得ている期間においても、不活性な状態となっているタイルが存在する。この実施の形態４においては、タイルごとに、レベルコントロール回路ＬＶＣＴにより回路ブロックＴＬ−Ｕに給電される電源電位または／および接地電位を設定することが可能であるため、不活性な状態のタイルにおいて回路ブロックに給電される電源電位および接地電位を必要最小限にすることにより、半導体装置ＦＰＧ−ＬＳＩ全体での低消費電力化を図ることが可能となる。
【０１６４】
図２３は、実施の形態４に係わるタイルの構成を示すブロック図である。特に制限されないが、図２２に示したタイルＴＩＬ１〜ＴＩＬ４は、互いに同じ構成を有している。ここでは、タイルＴＩＬ１を代表として、図２３を用いてタイルの構成を説明する。
【０１６５】
図２３において、回路ブロックＴＬ−Ｕは、特に制限されないが、複数のロジック回路ＴＬ−ＬＧ１〜ＴＬ−ＬＧｎと入出力回路ＩＯとを備えている。ロジック回路ＴＬ−ＬＧ１〜ＴＬ−ＬＧｎは、互いに同じ構成を有しているため、図２３では、ロジック回路ＴＬ−ＬＧ１についてのみ、その構成が示されている。ロジック回路ＴＬ−ＬＧ１は、複数の回路を有しているが、図２３には、代表として３個の回路が示されている。すなわち、ロジック回路ＴＬ−ＬＧ１に含まれる回路のうち、ルックアップテーブルＬＵＴ、マルチプレクサＭＵＸおよびデジタル信号処理回路ＤＦＦが、図２３には示されている。
【０１６６】
ルックアップテーブルＬＵＴは、スタテック型メモリを備えており、ユーザーが、所望の機能を達成するように、スタテック型メモリにデータを設定する。このスタテック型メモリに設定されたデータに従って、マルチプレクサＭＵＸおよびデジタル信号処理回路ＤＦＦが動作することにより、ロジック回路ＴＬ−ＬＧ１は、入出力回路ＩＯを介して、信号配線ＬＬ１３、ＬＬ２１を介して供給された信号を処理し、処理によって得られた信号を、入出力回路ＩＯを介して、信号配線ＬＬ１３、ＬＬ２１へ供給する。
【０１６７】
この実施の形態４では、レベルコントロール回路ＬＶＣＴが、電源配線Ｌｖｃ０、Ｌｖｃ１、Ｌｇｄ０、Ｌｇｄ１およびＬｇｄ３を介して、電源電位Ｖｃ０、Ｖｃ１および接地電位Ｖｇ０、Ｖｇ１およびＶｇ２を受電し、電源配線Ｌｖｃ、ＬｇｄおよびＬｇｄ２を介して、ロジック回路ＴＬ−ＬＧ１〜ＴＬ−ＬＧｎおよび入出力回路ＩＯへ電源電位および接地電位を給電する。すなわち、この実施の形態４においては、レベルコントロール回路ＬＶＣＴが、実施の形態１〜３で説明した接地電位設定回路ＧＶＳ、電源電位設定回路ＰＶＳおよび制御回路ＣＮＴを備えている。また、この実施の形態４においては、ロジック回路ＴＬ−ＬＧ１〜ＴＬ−ＬＧｎおよび入出力回路ＩＯのそれぞれに１対１で対応して、接地電位設定回路ＧＶＳ、電源電位設定回路ＰＶＳおよび制御回路ＣＮＴを備えている。これにより、ロジック回路ＴＬ−ＬＧ１〜ＴＬ−ＬＧｎおよび入出力回路ＩＯのそれぞれに対して異なる電源電位および接地電位を供給することが可能となっている。
【０１６８】
実施の形態４においては、ルックアップテーブルに含まれるスタテック型メモリは、実施の形態１で説明した構成を有しており、ドライバ回路ＤＲＶ（図９）の電源配線Ｌｇｄには、レベルコントローラＬＶＣＴから、負の接地電位Ｖｇｄ１が供給される。これにより、スタテック型メモリでの消費電力の低減が図られている。他のロジック回路（例えばＴＬ−ＬＧｎ）についても同様である。
【０１６９】
また、入出力回路ＩＯについては、信号配線ＬＬ１３または／およびＬＬ２１を介して信号を他のタイルＴＩＬ３または／およびＴＩＬＥ２へ供給する。すなわち、信号配線ＬＬ１２およびＬＬ２１は、半導体基板において離れて配置されたタイル間を接続する長い信号配線であるため、実施の形態２または３で説明したように、信号配線ＬＬ１２または／およびＬＬ２１における信号の振幅が小さくまたは大きくなるように、レベルコントローラＬＶＣＴは、正の接地電位Ｖｇ２または高い電源電位Ｖｃ１を、入出力回路ＩＯへ給電する。入出力回路ＩＯは、給電された電源電位および接地電位に基づいて、実施の形態２または３で説明したように、信号配線ＬＬ１２または／およびＬＬ２１における信号の振幅が小さくまたは大きくなるように駆動する。
【０１７０】
このように、回路ブロックＴＬ−ＬＧ１〜ＴＬ−ＬＧｎおよび入出力回路ＩＯのそれぞれにおいて、消費電力の低減または信号の遅延の低減を図るように、給電される電源電位および接地電位が選択される。これによって、タイルＴＩＬ１全体での消費電力の低減を図りながら、タイル間の信号の伝達が遅くなるのを抑制することが可能となる。
【０１７１】
ここでは、レベルコントロール回路ＬＶＣＴが、接地電位設定回路ＧＶＳ、電源電位設定回路ＰＶＳおよび制御回路ＣＮＴを備えている例を説明したが、これに限定されるものではない。例えば、回路ブロックＴＬ−ＬＧ１〜ＴＬ−ＬＧｎおよび入出力回路ＩＯのそれぞれに、接地電位設定回路ＧＶＳ、電源電位設定回路ＰＶＳおよび制御回路ＣＮＴを設けてもよい。半導体装置ＦＰＧ−ＬＳＩは、複数のＦｉｎＦＥＴによって構成されているため、基板バイアス電圧を変えることによって、半導体装置ＦＰＧ−ＬＳＩの消費電力を低減することはできないが、上記した実施の形態１、２および４のようにすることによって、半導体装置ＦＰＧ−ＬＳＩの消費電力の低減を図ることが可能となる。
【０１７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１７３】
ＣＤＥＣ  カラムデコーダ
ＣＮＴ  制御回路
ＦＮ１〜ＦＮ１５、ＦＮ１Ｌ、ＦＮ２Ｌ  Ｎ型ＦｉｎＦＥＴ
ＦＰ１〜ＦＰ７  Ｐ型ＦｉｎＦＥＴ
ＧＶＳ  接地電位設定回路
Ｌｇｄ、Ｌｇｄ０、Ｌｇｄ１、Ｌｇｄ２、Ｌｇｄ３、Ｌｖｃ、Ｌｖｃ０、Ｌｖｃ１  電源配線
ＭＡＲＹ  メモリアレイ
ＭＣ  メモリセル
ＰＷＣＫ、ＰＷＣＫ２、ＰＷＣＫ３  電源回路
ＰＶＳ  電源電位設定回路
ＲＤＥＣ：ロウデコーダ
ＳＲＡＭ−Ｂ  スタテック型メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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