(57)【要約】【課題】メモリに格納したデータを確実に取り込み可能なタイミングコントローラを提供する。【解決手段】メモリリード回路３１０は、メモリ３０４からピクセルデータを読み出す。多相クロック発生器３１２は、ピクセルクロックＣＫＰにもとづいて多相クロックＣＫ１〜ＣＫＮを発生する。自動調整回路３１４は自動調整期間において、メモリ３０４にリードアクセスし、メモリ３０４からのデータストローブ信号ＤＱＳを多相クロックＣＫ１〜ＣＫＮを用いて取り込み、多相クロックＣＫ１〜ＣＫＮのうちデータストローブ信号ＤＱＳのハイ区間の実質的に中央に位置するひとつをハイ区間用の第１リードクロックＣＫＨ、ロー区間の実質的に中央に位置する別のひとつをロー区間用の第２リードクロックＣＫＬとする。ラッチ回路３１６は、通常期間において、メモリ３０４からのデータＤＱを、第１リードクロックＣＫＨおよび第２リードクロックＣＫＬを利用して取り込む。【選択図】図４
2018010042.tif 000002
【特許請求の範囲】
【請求項１】
画像データを構成するピクセルデータおよびそれに付随するピクセルクロックをグラフィックコントローラから受信するレシーバと、
前記レシーバが受信した前記ピクセルデータを保持するメモリと、
前記メモリから前記ピクセルデータを読み出すメモリリード回路と、
前記メモリリード回路が読み出した前記ピクセルデータに信号処理を施すロジック回路と、
前記ロジック回路による信号処理を経た前記ピクセルデータをソースドライバに送信するトランスミッタと、
を備え、
前記メモリリード回路は、
前記ピクセルクロックにもとづいて多相クロックを発生する多相クロック発生器と、
自動調整期間において、前記メモリにリードアクセスし、前記メモリからのデータストローブ信号を前記多相クロックを用いて取り込み、前記多相クロックのうち前記データストローブ信号のハイ区間の実質的に中央に位置するひとつをハイ区間用の第１リードクロック、前記多相クロックのうち前記データストローブ信号のロー区間の実質的に中央に位置する別のひとつをロー区間用の第２リードクロックとする自動調整回路と、
通常期間において、前記メモリからのデータを、前記第１リードクロックおよび前記第２リードクロックを利用して取り込むラッチ回路と、
を含むことを特徴とするタイミングコントローラ。
【請求項２】
前記自動調整期間における前記リードアクセスには、バーストリードが利用されることを特徴とする請求項１に記載のタイミングコントローラ。
【請求項３】
前記多相クロックは、第１相クロックから第Ｎ相クロック（Ｎは２以上の整数）を含み、
前記自動調整回路は、第ｉ相クロックから第ｊ相クロックの間が前記データストローブ信号のハイ区間であったとき、前記第ｉ相クロックと前記第ｊ相クロックの中央のクロックを、前記第１リードクロックとすることを特徴とする請求項１または２に記載のタイミングコントローラ。
【請求項４】
前記自動調整回路は、第ｋ相クロックから第ｌ相クロックの間がロー区間であったとき、前記第ｋ相クロックと前記第ｌ相クロックの中央のクロックを、前記第２リードクロックとすることを特徴とする請求項３に記載のタイミングコントローラ。
【請求項５】
前記自動調整回路は、前記第１リードクロックに対して所定相シフトしたクロックを前記第２リードクロックとすることを特徴とする請求項３に記載のタイミングコントローラ。
【請求項６】
前記自動調整回路は、第１相クロックから第Ｎ相クロック（Ｎは２以上の整数）を含み、第ｋ相クロックから第ｌ相クロックの間がロー区間であったとき、前記第ｋ相クロックと前記第ｌ相クロックの中央のクロックを、前記第２リードクロックとすることを特徴とする請求項１または２に記載のタイミングコントローラ。
【請求項７】
前記自動調整回路は、前記第２リードクロックに対して所定相シフトしたクロックを前記第１リードクロックとすることを特徴とする請求項６に記載のタイミングコントローラ。
【請求項８】
前記自動調整期間は、１フレームのブランク区間に挿入されることを特徴とする請求項１から７のいずれかに記載のタイミングコントローラ。
【請求項９】
前記自動調整期間は、毎フレーム発生することを特徴とする請求項８に記載のタイミングコントローラ。
【請求項１０】
前記自動調整回路は、前記データストローブ信号の前記ハイ区間または前記ロー区間の少なくとも一方が所定幅に満たないとき、異常と判定することを特徴とする請求項１から９のいずれかに記載のタイミングコントローラ。
【請求項１１】
前記自動調整回路は、異常と判定すると、前記メモリを初期化することを特徴とする請求項１０に記載のタイミングコントローラ。
【請求項１２】
前記自動調整回路は、前記ハイ区間内に、所定幅以下のロー区間が発生したとき、当該ロー区間を無視し、前記ロー区間内に、所定幅以下のハイ区間が発生したとき、当該ハイ区間を無視することを特徴とする請求項１から１１のいずれかに記載のタイミングコントローラ。
【請求項１３】
前記多相クロックは８，１２，１６，２４，３２相のいずれかであることを特徴とする請求項１から１２のいずれかに記載のタイミングコントローラ。
【請求項１４】
ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から１３のいずれかに記載のタイミングコントローラ。
【請求項１５】
請求項１から１４のいずれかに記載のタイミングコントローラを備えることを特徴とする電子機器。
【請求項１６】
タイミングコントローラの制御方法であって、
画像データを構成するピクセルデータおよびそれに付随するピクセルクロックを、グラフィックコントローラから受信するステップと、
前記ピクセルデータをメモリに保持するステップと、
前記ピクセルクロックにもとづいて多相クロックを発生するステップと、
自動調整期間において、前記メモリにリードアクセスし、前記メモリからのデータストローブ信号を前記多相クロックを用いて取り込み、前記多相クロックのうち前記データストローブ信号のハイ区間の実質的に中央に位置するひとつをハイ区間用の第１リードクロック、前記多相クロックのうち前記データストローブ信号のロー区間の実質的に中央に位置する別のひとつをロー区間用の第２リードクロックとするステップと、
通常期間において、前記メモリからのデータを、前記第１リードクロックおよび前記第２リードクロックを利用して取り込み、信号処理を施すステップと、
信号処理を経た前記ピクセルデータをソースドライバに送信するステップと、
を備えることを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、グラフィックコントローラからの画像データを受け、ゲートドライバ、ソースドライバに情報を伝送するタイミングコントローラに関する。
【背景技術】
【０００２】
図１は、画像表示システムのブロック図である。画像表示システム１００は、液晶パネルや有機ＥＬパネルなどのディスプレイパネル１０２と、ゲートドライバ１０４、ソースドライバ１０６、グラフィックコントローラ１１０およびタイミングコントローラ２００を備える。グラフィックコントローラ１１０は、ディスプレイパネル１０２に表示すべき画像データを生成する。この画像データに含まれるピクセル（ＲＧＢ）データは、シリアル形式で、タイミングコントローラ２００に伝送される。ケーブルはコネクタ１１２において着脱可能であってもよい。
【０００３】
タイミングコントローラ２００は、画像データを受け、各種、制御信号、タイミング信号（同期信号）を生成する。ゲートタイミング信号は、ゲートドライバ１０４に送信される。ゲートドライバ１０４は、ゲートタイミング信号と同期してディスプレイパネル１０２の走査線ＬＳを順に選択する。またＲＧＢデータは、それを出力すべきデータ線ＬＤを駆動するソースドライバ１０６に供給される。
【０００４】
図２は、図１のタイミングコントローラ２００ｒのブロック図である。タイミングコントローラ２００ｒは、入力インタフェース（レシーバ）回路２０２、ロジック回路２０４、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）２０６、出力インタフェース回路（トランスミッタ）２０８を備える。入力インタフェース回路２０２は、グラフィックコントローラ１１０からシリアル伝送されるビデオ入力データ（ＲＧＢデータ）を受信する。ＲＧＢデータは、ピクセルクロックＣＫＰと同期して伝送される。ピクセルクロックＣＫＰは、クロックラインを介して伝送されてもよいし、ＲＧＢデータに埋め込まれてもよい。タイミングコントローラ２００は、入力インタフェース回路２０２が受信したピクセルクロックＣＫＰと同期して動作する。
【０００５】
入力インタフェース回路２０２が受信したＲＧＢデータは、ＳＤＲＡＭ２０６にフレームデータあるいはラインデータ（以下、画像データと称する）として格納される。ロジック回路２０４は、ＳＤＲＡＭ２０６に格納された画像データを受け、必要な信号処理を行う。信号処理を受けた画像データは、出力インタフェース回路２０８によって、ソースドライバ１０６に伝送される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−７８０２７号公報
【特許文献２】特開２００７−９６９０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図３（ａ）、（ｂ）は、ＳＤＲＡＭからのデータ読み出しを示す図である。ロジック回路２０４がＳＤＲＡＭ２０６にリードアクセスすると、ＳＤＲＡＭ２０６は、ロジック回路２０４が与えたクロックＣＫと同期して、データＤＱおよびデータストローブ信号ＤＱＳを発生する。
【０００８】
図３（ａ）は正常動作を示す。ロジック回路２０４は、データストローブ信号ＤＱＳを所定時間Ｔａ遅延させて、リードクロックＣＫＲＥＡＤを生成し、リードクロックＣＫＲＥＡＤのエッジのタイミングで、データＤＱを取り込み（ラッチ）、リードデータを生成する。
【０００９】
ところが、急激な周波数変動や、温度、湿度等の外的要因や、遅延時間Ｔａのばらつきによって、データＤＱを正しく取り込むことができない状況が生じうる。図３（ｂ）では、ＳＤＲＡＭ２０６が発生するデータＤＱおよびデータストローブ信号ＤＱＳの周波数（周期）が変動する様子が示されており、リードクロックＣＫＲＥＡＤのエッジが、データＤＱの区間の前半に位置するためセットアップ違反となり、リードデータがＳＤＲＡＭ２０６からのデータＤＱと不一致となる。
【００１０】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、メモリに格納したデータを確実に取り込み可能なタイミングコントローラの提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、タイミングコントローラに関する。タイミングコントローラは、画像データを構成するピクセルデータおよびそれに付随するピクセルクロックをグラフィックコントローラから受信するレシーバと、レシーバが受信したピクセルデータを保持するメモリと、メモリからピクセルデータを読み出すメモリリード回路と、メモリリード回路が読み出したピクセルデータに信号処理を施すロジック回路と、ロジック回路による信号処理を経たピクセルデータをソースドライバに送信するトランスミッタと、を備える。メモリリード回路は、ピクセルクロックにもとづいて多相クロックを発生する多相クロック発生器と、自動調整期間において、メモリにリードアクセスし、メモリからのデータストローブ信号を多相クロックを用いて取り込み、多相クロックのうちデータストローブ信号のハイ区間の実質的に中央に位置するひとつをハイ区間用の第１リードクロック、多相クロックのうちデータストローブ信号のロー区間の実質的に中央に位置する別のひとつをロー区間用の第２リードクロックとする自動調整回路と、通常期間において、メモリからのデータを、第１リードクロックおよび第２リードクロックを利用して取り込むラッチ回路と、を含む。自動調整期間におけるリードアクセスには、バーストリードが利用されてもよい。
【００１２】
この態様によると、データストローブ信号ＤＱＳのハイ区間、ロー区間それぞれの中央に位置するリードクロックを生成できるため、データを確実に取り込むことができる。
【００１３】
多相クロックは、第１相クロックから第Ｎ相クロック（Ｎは２以上の整数）を含んでもよい。自動調整回路は、第ｉ相クロックから第ｊ相クロックの間がデータストローブ信号のハイ区間であったとき、第ｉ相クロックと第ｊ相クロックの中央のクロックを、第１リードクロックとしてもよい。
【００１４】
さらに自動調整回路は、第ｋ相クロックから第ｌ相クロックの間がロー区間であったとき、第ｋ相クロックと第ｌ相クロックの中央のクロックを、第２リードクロックとしてもよい。
ハイ区間とロー区間のリードクロックを独立に調節することにより、データストローブ信号ＤＱＳのデューティ比が５０％からずれている場合にも、最適なリードクロックを生成できる。
【００１５】
自動調整回路は、第１リードクロックに対して所定相シフトしたクロックを第２リードクロックとしてもよい。これにより回路を簡素化できる。
【００１６】
自動調整回路は、第１相クロックから第Ｎ相クロック（Ｎは２以上の整数）を含み、第ｋ相クロックから第ｌ相クロックの間がロー区間であったとき、第ｋ相クロックと第ｌ相クロックの中央のクロックを、第２リードクロックとしてもよい。自動調整回路は、第２リードクロックに対して所定相シフトしたクロックを第１リードクロックとしてもよい。
【００１７】
自動調整期間は、１フレームのブランク区間に挿入されてもよい。これにより画像表示中に、表示を中断せずにリードクロックのタイミング調整を行うことができる。
【００１８】
自動調整期間は、毎フレーム発生してもよい。これにより短い時間スケールの周波数変動や温度、湿度等の変動に追従することができる。
【００１９】
自動調整回路は、データストローブ信号のハイ区間またはロー区間の少なくとも一方が所定幅に満たないとき、異常と判定してもよい。これによりメモリの異常検出が可能となる。
【００２０】
自動調整回路は、異常と判定すると、メモリを初期化してもよい。もし異常がメモリに起因している場合には、メモリの初期化により、タイミングコントローラを正常に復帰させることができる。
【００２１】
自動調整回路は、ハイ区間内に、所定幅以下のロー区間が発生したとき、当該ロー区間を無視してもよい。自動調整回路は、ロー区間内に、所定幅以下のハイ区間が発生したとき、当該ハイ区間を無視してもよい。短いロー区間あるいはハイ区間はノイズとしてマスクすることで、自動調整の精度を高めることができる。
【００２２】
多相クロックは８，１２，１６，２４，３２相のいずれかであってもよい。
【００２３】
タイミングコントローラは、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００２４】
本発明の別の態様は、電子機器に関する。電子機器は、上述のいずれかのタイミングコントローラを備える。
【００２５】
本発明の別の態様は、ディスプレイ装置に関する。ディスプレイ装置は、上述のいずれかのタイミングコントローラを備える。
【００２６】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２７】
本発明のある態様によれば、メモリに格納したデータを確実に取り込むことができる。
【図面の簡単な説明】
【００２８】
【図１】画像表示システムのブロック図である。
【図２】図１のタイミングコントローラのブロック図である。
【図３】図３（ａ）、（ｂ）は、ＳＤＲＡＭからのデータ読み出しを示す図である。
【図４】実施の形態に係るタイミングコントローラのブロック図である。
【図５】データストローブ信号と多相クロックを示す波形図である。
【図６】自動調整回路の構成例を示す図である。
【図７】図７（ａ）は、タイミングコントローラの自動調整期間の動作波形図であり、図７（ｂ）は、タイミングコントローラの通常期間の動作波形図である。
【図８】図８（ａ）は、第１変形例の動作波形図であり、図８（ｂ）は、第２変形例の動作波形図である。
【図９】電子機器を示す図である。
【発明を実施するための形態】
【００２９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３０】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００３１】
図４は、実施の形態に係るタイミングコントローラ２００のブロック図である。このタイミングコントローラ２００は、図１に示す画像表示システム１００に使用され、画像データを構成するピクセル（ＲＧＢ）データおよびそれに付随するピクセルクロックＣＫＰを、グラフィックコントローラ１１０から受信し、データドライバ（不図示）に出力する。たとえばピクセルデータは、差動シリアル形式で伝送される。
【００３２】
タイミングコントローラ３００は、レシーバ３０２、メモリ３０４、ロジック回路３０６、トランスミッタ３０８、メモリリード回路３１０を備え、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。
【００３３】
レシーバ３０２は、画像データを構成するピクセルデータおよびそれに付随するピクセルクロックＣＫＰをグラフィックコントローラ１１０から受信する。たとえばレシーバ３０２は、ＬＶＤＳ（Low Voltage Differential Signaling）などの差動インタフェースであってもよい。
【００３４】
メモリ３０４は、レシーバ３０２が受信したピクセルデータを保持する。メモリ３０４はＳＤＲＡＭが好適であるがその限りではない。メモリ３０４は、ピクセルデータをひとつあるいは複数ラインに渡って保持するラインメモリ、あるいは１フレーム分のピクセルデータを保持するフレームメモリであり得る。
【００３５】
メモリリード回路３１０は、メモリ３０４からピクセルデータを読み出す。ロジック回路３０６は、メモリリード回路３１０が読み出したピクセルデータに信号処理を施す。ロジック回路３０６の信号処理は特に限定されず、公知技術を用いればよいが、たとえば、γ（ガンマ）補正、ＦＲＣ（Frame Rate Control）処理、ＲＧＢマッピングなどが例示される。
【００３６】
トランスミッタ３０８は、ロジック回路３０６による信号処理を経たピクセルデータをソースドライバ１０６に送信する。
【００３７】
メモリリード回路３１０は、多相クロック発生器３１２、自動調整回路３１４、ラッチ回路３１６を備える。多相クロック発生器３１２は、ピクセルクロックＣＫＰにもとづいて多相クロックを発生する。多相（Ｎ相）クロックＣＫは、位相が３６０°／Ｎずつシフトしている第１相クロックＣＫ１〜第Ｎ相クロックＣＫＮを含む。図５は、データストローブ信号ＤＱＳと多相クロックＣＫ１〜ＣＫＮを示す波形図である。ただしＮは２以上の整数であり、本実施の形態ではＮ＝３２である。なおＮは特に限定されず、４，８，１２，１６，２４，４８，６４など別の値であってもよい。多相クロック発生器３１２の構成は特に限定されず、公知技術を用いればよい。
【００３８】
図４に戻る。自動調整回路３１４は、自動調整期間において、メモリ３０４にリードアクセスする。自動調整期間におけるリードアクセスには、バーストリードを利用することができる。これに応答して、メモリ３０４からはデータストローブ信号ＤＱＳが出力される。自動調整回路３１４は、多相クロックＣＫを用いてデータストローブ信号ＤＱＳを取り込み、ハイ区間とロー区間を判定する。そして多相クロックＣＫ１〜ＣＫＮのうちデータストローブ信号ＤＱＳのハイ区間の実質的に中央に位置するひとつＣＫＨをハイ区間用の第１リードクロックとし、多相クロックＣＫ１〜ＣＫＮのうちデータストローブ信号ＤＱＳのロー区間の実質的に中央に位置する別のひとつをロー区間用の第２リードクロックＣＫＬとする。
【００３９】
ラッチ回路３１６は、通常期間において、メモリ３０４からのデータＤＱ（メモリの出力に発生するデータ）を、第１リードクロックＣＫＨおよび第２リードクロックＣＫＬを利用して取り込む。
【００４０】
図６は、自動調整回路３１４の構成例を示す図である。図６には、第１リードクロックＣＫＨの発生に関連する部分（３１４Ｈ）のみが示される。自動調整回路３１４は、Ｎ相に対応する複数のフリップフロップＦＦ１〜ＦＦ３２、フェーズ判定器３２０、マルチプレクサ（セレクタ）３２２を備える。複数のフリップフロップＦＦ１〜ＦＦ３２は、対応するクロックＣＫ１〜ＣＫ３２を利用して、データストローブ信号ＤＱＳを取り込む。フェーズ判定器３２０は、複数のフリップフロップＦＦ１〜ＦＦ３２の出力Ｑ１〜Ｑ３２を受け、それぞれを期待値（ハイ区間を判定するため１、すなわちハイ）と比較し、一致、不一致を判定する。そして、連続するＱｉ〜Ｑｊが期待値と一致するとき、第ｉ相クロックＣＫｉから第ｊ相クロックＣＫｊの間がデータストローブ信号ＤＱＳのハイ区間であることを示す。フェーズ判定器３２０は、ｉとｊに基づく数値演算によってその中点を計算し、中点を示すフェーズセレクト（ＰＨＡＳＥ＿ＳＥＬ）信号を生成する。セレクタ３２２は、複数のクロックＣＫ１〜ＣＫ３２のうち、ＰＨＡＳＥ＿ＳＥＬ信号が示すひとつを選択し、第ｉ相クロックＣＫｉと第ｊ相クロックＣＫｊの中央のクロックを、第１リードクロックＣＫＨとする。
【００４１】
第２リードクロックＣＫＬの発生に関連する部分（３１４Ｌ）ついても同様の構成によって生成できる。具体的には、フェーズ判定器３２０における期待値を０（ロー）とすればよい。連続するＱｋ〜Ｑｌが期待値と一致するとき、第ｋ相クロックＣＫｋから第ｌ相クロックＣＫｌの間がデータストローブ信号ＤＱＳのロー区間であることを示す。フェーズ判定器３２０は、ｋとｌに基づく数値演算によってその中点を計算し、中点を示すフェーズセレクト（ＰＨＡＳＥ＿ＳＥＬ）信号を生成する。セレクタ３２２は、複数のクロックＣＫ１〜ＣＫ３２のうち、ＰＨＡＳＥ＿ＳＥＬ信号が示すひとつを選択し、第ｋ相クロックＣＫｋと第ｌ相クロックＣＫｌの中央のクロックを、第２リードクロックＣＫＬとする。なお回路３１４Ｈと３１４Ｌは、一部のハードウェアを共有して構成されてもよい。
【００４２】
以上がタイミングコントローラ３００の構成である。続いて図４のタイミングコントローラ３００の動作を説明する。
【００４３】
図７（ａ）は、タイミングコントローラ３００の自動調整期間の動作波形図である。自動調整期間は、フレーム内のブランク区間に挿入される。ブランク期間を利用することで、画像表示中に、表示を中断せずにリードクロックのタイミング調整を行うことができる。自動調整は、所定フレーム数ごとに、あるいは所定時間ごとに実行することができる。
【００４４】
短い時間スケールにおける周波数変動やジッタ変動が大きいプラットフォームでは、短いサイクルで、たとえば１〜３フレーム周期で自動調整を実行するとよい。これにより、短時間の変動に対応できる。反対に、変動の時間スケールが長いプラットフォームでは、自動調整の頻度を下げることが好ましく、たとえば数十フレーム〜数百フレームに１回、すなわち数秒に１回程度、自動調整を行ってもよい。この場合、消費電力を低減できる。自動調整期間はタイミングコントローラ３００の起動ごとに１回実行してもよい。
【００４５】
図７には、データストローブ信号ＤＱＳ、ハイ側のデータＱ１〜Ｑ３２の判定結果、第１リードクロックＣＫＨ、ロー側のデータＱ１〜Ｑ３２の判定結果（Judge Result）、第２リードクロックＣＫＬが示される。判定結果は、○が一致を、×が不一致を示す。
【００４６】
ハイ側に着目すると、Ｑ６〜Ｑ２１が一致を示しており、第６相〜第２１相の間がハイ区間であることがわかる。すなわちｉ＝６，ｊ＝２１である。それらの中点として第１３相が選択され、クロックＣＫ１３が第１リードクロックＣＫＨとなる。
【００４７】
ロー側に着目すると、Ｑ２２〜Ｑ５が一致を示しており、第２２相〜第５相の間がそれらの間がロー区間であることがわかる。すなわちｋ＝２２，ｌ＝５である。それらの中点として第２９相が選択され、クロックＣＫ２９が第２リードクロックＣＫＬとなる。
【００４８】
図７（ｂ）は、タイミングコントローラ３００の通常期間の動作波形図である。ラッチ回路３１６は、第１リードクロックＣＫＨを用いて、第２リードクロックＣＫＬを用いてデータストローブ信号ＤＱＳのハイ区間に位置するデータＤＱ（Ｄ０，Ｄ２，Ｄ４…）を取り込み、データストローブ信号ＤＱＳのロー区間に位置するデータＤＱ（Ｄ１，Ｄ３，Ｄ５…）を取り込む。
【００４９】
以上がタイミングコントローラ３００の動作である。
タイミングコントローラ３００によれば、データストローブ信号ＤＱＳのハイ区間、ロー区間それぞれの中央に位置するリードクロックＣＫＨ，ＣＫＬを生成できるため、データＤＱを確実に取り込むことができ、周波数変動、電源電圧変動、温度や湿度の変動に対する耐性を高めることができる。
【００５０】
また図７（ａ）に示したように、ハイ区間とロー区間のリードクロックを独立に調節することにより、データストローブ信号ＤＱＳのデューティ比が５０％からずれている場合にも、最適なリードクロックＣＫＨ，ＣＫＬを生成できる。
【００５１】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００５２】
（第１変形例）
自動調整回路３１４は、データストローブ信号ＤＱＳのハイ区間またはロー区間の少なくとも一方が所定幅（所定相数）に満たないとき、異常と判定してもよい。たとえば、Ｎ＝３２の場合に、ハイ区間またはロー区間が３相に満たない場合には、異常と判定してもよい。なおしきい値（所定相数）は任意に定めることができる。
【００５３】
図８（ａ）は、第１変形例の動作波形図である。メモリが正常動作していれば、データストローブ信号ＤＱＳのデューティ比は５０％あるいはそれに近い値となるため、ハイ区間は１６相前後となる。しかしながら、メモリに異常が発生すると、デューティ比が５０％から逸脱し、ハイ区間（あるいはロー区間）が極端に短くなる。図８（ａ）では、ハイ区間が第９相から第１１相の三相分であるため異常と判定される
【００５４】
さらに自動調整回路３１４は、異常と判定すると、メモリ３０４を初期化する。もし異常がメモリ３０４に起因している場合には、メモリ３０４の初期化により、タイミングコントローラ３００を正常に復帰させることができる。
【００５５】
自動調整回路３１４は、異常と判定した場合、タイミングコントローラ３００の外部に、異常を通知してもよい。
【００５６】
（第２変形例）
自動調整回路３１４は、ハイ区間内に、所定幅（たとえば１または２相分）以下のロー区間が発生したとき、当該ロー区間を無視する。また自動調整回路３１４は、ロー区間内に、所定幅以下のハイ区間（たとえば１または２相分）が発生したとき、当該ハイ区間を無視する。
【００５７】
図８（ｂ）は、第２変形例の動作波形図である。第４相から第１９相にわたり、データストローブ信号ＤＱＳがハイ区間である。ノイズの影響によって第６相の判定が不一致と誤検出されたとする。このときに第７相から第１９相をハイ区間とすると、第１３相のクロックＣＫ１３がリードクロックＣＫＨとなるが、これは真のハイ区間の中心からずれてしまう。
【００５８】
第２変形例では、第６相におけるロー区間（すなわち不一致）が無視されるため、第４相から第１９相を正しくハイ区間と判定することができる。これにより、真のハイ区間の中心に位置するクロックＣＫ１１をリードクロックＣＫＨとして選択することができる。
【００５９】
（第３変形例）
実施の形態では、第１リードクロックＣＫＨと第２リードクロックＣＫＬの両方について、独立に位相を自動調整したが、その限りではなく、一方を他方に従属させてもよい。一方（たとえばハイ区間）についてのみリードクロックＣＫＨを自動調整し、他方（たとえばロー区間）については、自動調整されたクロックＣＫＨに対して所定相シフトしたクロックを用いてもよい。たとえばＮ＝３２相であれば、クロックＣＫＨに対して１５〜１７相程度シフトしたクロックを第２リードクロックＣＫＬとして用いることができる。Ｎ＝１６であれば、クロックＣＫＨに対して７〜９相程度シフトしたクロックを第２リードクロックＣＫＬとして用いることができる。
【００６０】
このましくは、第１リードクロックＣＫＨと第２リードクロックＣＫＬを独立に自動調整する第１モードと、一方を自動調整し、他方を従属させる第２モードを、選択可能としてもよい。
【００６１】
（第４変形例）
自動調整回路３１４は、データストローブ信号ＤＱＳの複数のサイクルにわたって、ハイ区間、ロー区間を測定し、複数の測定の平均にもとづいて、リードクロックＣＫＨ，ＣＫＬを決定してもよい。
【００６２】
最後に、タイミングコントローラ２００の用途を説明する。
図９は、電子機器５００を示す図である。図９の電子機器５００は、ラップトップコンピュータやタブレット端末、スマートホン、ポータブルゲーム機、オーディオプレイヤなどであり得る。電子機器５００は、筐体５０２に内蔵されたグラフィックコントローラ１１０、ディスプレイパネル１０２、ゲートドライバ１０４、ソースドライバ１０６を備える。タイミングコントローラ３００とグラフィックコントローラ１１０の間には、差動トランスミッタ、伝送路および差動レシーバを含む伝送装置１２０が設けられてもよい。
【００６３】
タイミングコントローラ３００は、電子機器５００のほか、自動車のコンソールに埋め込まれる車載ディスプレイ、医療機器などに用いることもできる。
【００６４】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６５】
１００…画像表示システム、１０２…ディスプレイパネル、１０４…ゲートドライバ、１０６…ソースドライバ、１１０…グラフィックコントローラ、２００，３００…タイミングコントローラ、３０２…レシーバ、３０４…メモリ、３０６…ロジック回路、３０８…トランスミッタ、３１０…メモリリード回路、３１２…多相クロック発生器、３１４…自動調整回路、３１６…ラッチ回路、３２０…フェーズ判定器、３２２…セレクタ、ＤＱ…データ、ＤＱＳ…データストローブ信号、５００…電子機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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