(57)【要約】【課題】光集積回路において光デバイスの高集積化と各層の光導波路間の光結合の高効率化を図る。【解決手段】本発明に係る光集積回路１００は、第１クラッド層１１上に形成された第１コア１４、第２コア１５、第３コア１６、および第３コアの一部に設けられた半導体アクティブ素子１７と、第１クラッド層上に形成され、第１コア、第２コア、第３コア、および半導体アクティブ素子を覆う第２クラッド層１２と、第２クラッド層上に第１コアの少なくとも一部と積層方向に重なりを有して形成された第４コア２０Ａと、第２クラッド層上に第２コアの少なくとも一部と積層方向に重なりを有して形成され、半導体アクティブ素子と電気的に接続するための金属から成る電極１９Ａ，１９Ｂとを有し、第１コアと第４コアとは、光結合可能な第１距離Ｌ１を離して配置され、第２コアと電極とは、第１距離よりも長い第２距離Ｌ２を離して配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１クラッド層上に形成された第１コア、第２コア、第３コア、および前記第３コアの一部に設けられた半導体アクティブ素子と、
前記第１クラッド層上に形成され、前記第１コア、前記第２コア、前記第３コア、および前記半導体アクティブ素子を覆う第２クラッド層と、
前記第２クラッド層上に、前記第１コアの少なくとも一部と積層方向に重なりを有して形成された第４コアと、
前記第２クラッド層上に、前記第２コアの少なくとも一部と積層方向に重なりを有して形成され、前記半導体アクティブ素子と電気的に接続するための金属から成る電極とを有し、
前記第１コアと前記第４コアとは、光結合可能な第１距離を離して配置され、
前記第２コアと前記電極とは、前記第１距離よりも長い第２距離を離して配置されている
ことを特徴とする光集積回路。
【請求項２】
請求項１に記載の光集積回路において、
前記第２クラッド層上に、前記半導体アクティブ素子と前記第２コアの少なくとも一部と積層方向に重なりを有して形成され、前記第４コアと同一の材料で前記第４コアと同じ厚さに形成された絶縁膜を更に有し、
前記電極は、前記絶縁膜上に、前記第２コアの少なくとも一部と積層方向に重なりを有して形成され、
前記絶縁膜は、前記第２コアの光モードが前記電極と干渉しない厚さを有している
ことを特徴とする光集積回路。
【請求項３】
請求項１に記載の光集積回路において、
前記第２クラッド層は、前記第２コアと前記電極との間の厚さが前記第１コアと前記第４コアとの間の厚さよりも大きい
ことを特徴とする光集積回路。
【請求項４】
第１クラッド層上に第１コア、第２コア、第３コア、および前記第３コアの一部に設けられた半導体アクティブ素子を形成する第１工程と、
前記第１クラッド層上に、前記第１コア、前記第２コア、前記第３コア、および前記半導体アクティブ素子を覆う第２クラッド層を形成する第２工程と、
前記第２クラッド層上の前記第１コアと積層方向に重なりを有する領域に第４コアを形成するとともに、前記第２クラッド層上の前記半導体アクティブ素子および前記第２コアの少なくとも一部と積層方向に重なりを有する領域に、前記第４コアと同一の材料で前記第１コアと同じ厚さの絶縁膜を形成する第３工程と、
前記絶縁膜上に、前記第２コアの少なくとも一部と積層方向に重なりを有し、前記半導体アクティブ素子と電気的に接続するための金属から成る電極を形成する第４工程とを含む
光集積回路の製造方法。
【請求項５】
第１クラッド層上に第１コア、第２コア、第３コア、および前記第３コアの一部に設けられた半導体アクティブ素子を形成する第１工程と、
前記第１クラッド層上に、前記第１コア、前記第２コア、前記第３コア、および前記半導体アクティブ素子を覆う第２クラッド層を形成する第２工程と、
前記第２クラッド層の前記第１コア上の領域を選択的にエッチングして、前記第２クラッド層における前記第１コア上の領域の厚さを前記第２クラッド層における前記第２コアと前記電極との間の厚さよりも薄くする第３工程と、
前記第２クラッド層上に、前記第２コアの少なくとも一部と積層方向に重なりを有し、前記半導体アクティブ素子と電気的に接続するための金属から成る電極を形成する第４工程と、
前記第２クラッド層の前記第１コア上の領域に、前記第１コア、前記第２コア、および前記第３コアと異なる材料から成る第４コアを形成する第５工程とを含む
光集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光集積回路および光集積回路の製造方法に関し、特に、半導体アクティブ素子と複数層の光導波路とを同一の半導体基板に集積した光集積回路とその製造方法に関する。
【背景技術】
【０００２】
近年、インターネット等における通信トラフィックの増加に伴い、光通信用デバイスの更なる低消費電力化、高速化、大容量化、高集積化、および低価格化が求められている。これらの要求に対し、シリコン（Ｓｉ）をベースとした光素子、およびその光素子を集積化した光集積回路が注目されている。
【０００３】
シリコンは、光通信波長帯に対して光吸収が小さく、またシリカ（二酸化ケイ素（ＳｉＯ2））等の光導波路のクラッド材料に対して高い屈折率差を有することから、低損失で高密度な光回路を実現することが可能となる。また、半導体アクティブ素子である、キャリアプラズマ効果を利用したシリコン半導体光変調器では、４０Ｇｂｐｓの高速な光変調が実現されている。
【０００４】
シリコンベースの光回路を適用した光通信用デバイスの実用化には、光回路の更なる低光損失化、温度依存性の低減、および加工トレランスの向上等の高性能化が必要である。
近年、光回路の高性能化の手法の一つとして、例えばシリカやシリコン酸窒化膜（ＳｉＯＮ膜）を用いた光デバイスとシリコンを用いた光デバイスとを集積化した光集積回路が検討されている。
【０００５】
例えば、非特許文献１では、シリカを用いたアレイ型導波路グレーティング（ＡＷＧ：ａｒｒａｙｅｄ−ｗａｖｅｇｕｉｄｅ  ｇｒａｔｉｎｇ）とリブ型シリコン半導体光変調器とを一つの半導体基板に集積化した光集積回路が報告されている。
【０００６】
また、非特許文献２には、シリコン光導波路の光モードを、アドオン工程により形成した２層目の光導波路に結合させる構造として、テーパ状に細めた各導波路を対向させて配置したスポットサイズ変換構造が報告されている。なお、本明細書において「結合」とは、光学的な接続を意味するものとする。
【０００７】
非特許文献２に開示されたスポットサイズ変換構造では、光モードは各導波路の層間に挿入された誘電体膜（絶縁膜）から成る中間層を介して結合しており、その中間層の厚みが薄いほど結合長は短くなる傾向にある。そのため、光集積回路の高集積化のために、中間層の厚みは、例えば１００ｎｍ程度まで薄くすることが望ましい。
【０００８】
上記スポットサイズ変換構造において、上記中間層は、シリコン導波路を形成した後に、誘電体膜を成膜し、その後、誘電体膜を平坦化処理することにより形成されている。一方、２層目の光導波路は、上記中間層を薄く形成した後、２層目の光導波路材料を成膜し、その後、当該光導波路材料を所望の形状にエッチングすることにより形成される。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Tai Tsuchizawa et al., “Monolithic Integration of Silicon-, Germanium-, and Silica-Based Optical Devices for Telecommunications Applications”, IEEE Journal of Selected Topics in Quantum Electronics, Vol. 17, No. 3, 516-525 (2011).
【非特許文献２】Ying Huang et al., “CMOS compatible monolithic multi-layer Si3N4-onSOI platform for low-loss high performance silicon photonics dense integration”, Vo. 22, No. 18, 21859-21865 (2014).
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本願発明者らの検討によれば、非特許文献１，２に開示されているように、シリカやシリコン酸窒化膜（ＳｉＯＮ膜）を用いた光デバイスとシリコンを用いた光デバイスとを集積化する場合には、以下に示す課題があることが明らかとなった。
【００１１】
図５は、光アクティブ素子と複数層の光導波路を一つのＳＯＩ基板上に形成したシリコンベースの光集積回路の概略構造を示す断面図である。
図５に示される光集積回路９００は、１層目にリブ型のシリコン光導波路を構成するコア９６と、コア９６の一部に設けられた半導体アクティブ素子としての半導体光変調器９７と、チャネル型のシリコン導波路を構成するコア９４，９５とが形成され、２層目にシリコンとは異なる材料（ＳｉＯｘまたはＳｉＯｘＮｙ）から成る光導波路９８が形成されている。同図に示される光集積回路９００は、上述した製造工程を経て作製される。
【００１２】
半導体光変調器９７は、ＳＯＩ基板９０上に、リブ型のコア９６の両側に形成されたチャネル９７Ａ，９７Ｂに不純物（ｎ−Ｓｉとｐ−Ｓｉ）を夫々ドープし、チャネル９７Ａ，９７Ｂに金属から成る電極９９Ａ，９９Ｂを夫々接続した構造を有している。
【００１３】
チャネル型のコア９４から成るシリコン光導波路の光モードは、中間層である薄い絶縁膜（ＳｉＯ2）９２を介して２層目の光導波路９８に結合する。絶縁膜９２は、コア９４，９５と同一面上に形成された半導体光変調器９７のパッシベーション膜としても機能する。したがって、各層の光導波路間の距離（コア９４とコア９８との間の距離）と半導体光変調器９７のパッシベーション膜の厚さ（金属電極とＳＯＩ層間の厚み）は同一となる。
【００１４】
一般に、シリコン光導波路の伝送損失を抑えるためには、シリコン光導波路と金属電極との距離を離す必要がある。例えば、図５に示す光集積回路９００の場合、電極９９Ａとコア９５との間の距離、すなわちパッシベーション膜としての絶縁膜９２の厚さを、コア９５から成る光導波路の光モードが電極９９Ａに干渉しない（オーバーラップしない）程度まで大きくする必要がある。
【００１５】
一方、上述したように、１層目のコア９４から成る光導波路と２層目のコア９８から成る光導波路との光モード結合（光結合）を高効率化するためには、中間層としての絶縁膜９２の厚さ（コア９４とコア９８との間の距離）を１００ｎｍ程度まで薄くすることが望ましい。
例えば、図５において、１層目のコア９４から成る光導波路と２層目のコア９８から成る光導波路との光結合を高効率化するために、平坦化処理により絶縁膜９２を薄くし、コア９４とコア９８との間の距離を１００ｎｍとする場合を考える。
【００１６】
この場合、電極９９Ａとコア９５との間の距離も１００ｎｍになるので、仮に、図５に示すように電極９９Ａとコア９５とを基板の積層方向に重なり有して配置すると、コア９５から成る光導波路の光モードが金属からなる電極９９Ａと干渉し、コア９５から成る光導波路９５の伝送損失が大きくなってしまう。そこで、伝送損失を抑えるためには、コア９５と電極９９Ａとを、基板９０の平面方向（基板９０の積層方向と垂直な方向）に離間して形成する必要があり、光デバイスの集積度が低下する。
【００１７】
このように、半導体光変調器のような半導体アクティブ素子と複数層の光導波路を同一の半導体基板上に集積する場合、光デバイスの高集積化と各層の光導波路間の光結合の高効率化とを両立することは容易ではない。
【００１８】
本発明は、上記の課題に鑑みてなされたものであり、本発明の目的は、半導体アクティブ素子と複数層の光導波路とを同一の半導体基板上に集積した光集積回路において、光デバイスの高集積化と各層の光導波路間の光結合の高効率化を図ることにある。
【課題を解決するための手段】
【００１９】
本発明に係る光集積回路（１００，１０１）は、第１クラッド層（１１）上に形成された第１コア（１４）、第２コア（１５）、第３コア（１６）、および第３コアの一部に設けられた半導体アクティブ素子（１７）と、第１クラッド層上に形成され、第１コア、第２コア、第３コア、および半導体アクティブ素子を覆う第２クラッド層（１２）と、第２クラッド層上に、第１コアの少なくとも一部と積層方向に重なりを有して形成された第４コア（２０Ａ）と、第２クラッド層上に、第２コアの少なくとも一部と積層方向に重なりを有して形成され、半導体アクティブ素子と電気的に接続するための金属から成る電極（１９Ａ，１９Ｂ）とを有し、第１コアと第４コアとは、光結合可能な第１距離（Ｌ１）を離して配置され、第２コアと電極とは、第１距離よりも長い第２距離（Ｌ２）を離して配置されていることを特徴とする。
【００２０】
上記光集積回路において、第２クラッド層上に、半導体アクティブ素子と第２コアの少なくとも一部と積層方向に重なりを有して形成され、第４コアと同一の材料で第４コアと同じ厚さに形成された絶縁膜（２０Ｂ）を更に有し、電極は、絶縁膜上に、第２コアの少なくとも一部と積層方向に重なりを有して形成され、絶縁膜は、第２コアの光モードが電極と干渉しない厚さを有していてもよい。
【００２１】
上記光集積回路において、第２クラッド層は、第２コアと電極との間の厚さが第１コアと第４コアとの間の厚さよりも大きくてもよい。
【００２２】
本発明に係る光集積回路の製造方法は、第１クラッド層（１１）上に第１コア（１４）、第２コア（１５）、第３コア（１６）、および第３コアの一部に設けられた半導体アクティブ素子（１７）を形成する第１工程（Ｓ１，Ｓ２）と、第１クラッド層上に、第１コア、第２コア、第３コア、および半導体アクティブ素子を覆う第２クラッド層（１２）を形成する第２工程（Ｓ３）と、第２クラッド層上の第１コアと積層方向に重なりを有する領域に第４コア（２０Ａ）を形成するとともに、第２クラッド層上の半導体アクティブ素子および第２コアの少なくとも一部と積層方向に重なりを有する領域に第４コアと同一の材料で第１コアと同じ厚さの絶縁膜（２０Ｂ）を形成する第３工程（Ｓ４，Ｓ５，Ｓ６）と、絶縁膜上に、第２コアの少なくとも一部と積層方向に重なりを有し、半導体アクティブ素子と電気的に接続するための金属から成る電極（１９Ａ，１９Ｂ）を形成する第４工程（Ｓ７）とを含むことを特徴とする。
【００２３】
本発明に係る別の光集積回路の製造方法は、第１クラッド層（１１）上に第１コア（１４）、第２コア（１５）、第３コア（１６）、および第３コアの一部に設けられた半導体アクティブ素子（１７）を形成する第１工程（Ｓ１，Ｓ２）と、第１クラッド層上に、第１コア、第２コア、第３コア、および半導体アクティブ素子を覆う第２クラッド層（１２）を形成する第２工程（Ｓ１３）と、第２クラッド層の第１コア上の領域を選択的にエッチングして、第２クラッド層における第１コア上の領域の厚さを第２クラッド層における第２コアと電極との間の厚さよりも薄くする第３工程（Ｓ１４）と、第２クラッド層上に、第２コアの少なくとも一部と積層方向に重なりを有し、半導体アクティブ素子と電気的に接続するための金属から成る電極（１９Ａ，１９Ｂ）を形成する第４工程（Ｓ１５）と、第２クラッド層の第１コア上の領域に、第１コア、第２コア、および第３コアと異なる材料から成る第４コア（２０Ｃ）を形成する第５工程（Ｓ１６）とを含むことを特徴とする。
【００２４】
なお、上記説明では、一例として、発明の構成要素に対応する図面上の構成要素を、括弧を付した参照符号によって表している。
【発明の効果】
【００２５】
本発明によれば、半導体アクティブ素子と複数層の光導波路とを同一の半導体基板上に集積した光集積回路において、光デバイスの高集積化と各層の光導波路間の光結合の高効率化を図ることが可能となる。
【図面の簡単な説明】
【００２６】
【図１】図１は、実施の形態１に係る光集積回路の構造を模式的に示す断面図である。
【図２Ａ】図２Ａは、実施の形態１に係る光集積回路の製造方法を示す図である。
【図２Ｂ】図２Ｂは、実施の形態１に係る光集積回路の製造方法を示す図である。
【図２Ｃ】図２Ｃは、実施の形態１に係る光集積回路の製造方法を示す図である。
【図２Ｄ】図２Ｄは、実施の形態１に係る光集積回路の製造方法を示す図である。
【図２Ｅ】図２Ｅは、実施の形態１に係る光集積回路の製造方法を示す図である。
【図２Ｆ】図２Ｆは、実施の形態１に係る光集積回路の製造方法を示す図である。
【図２Ｇ】図２Ｇは、実施の形態１に係る光集積回路の製造方法を示す図である。
【図２Ｈ】図２Ｈは、実施の形態１に係る光集積回路の製造方法を示す図である。
【図３】図３は、実施の形態２に係る光集積回路の構造を模式的に示す断面図である。
【図４Ａ】図４Ａは、実施の形態２に係る光集積回路の製造方法を示す図である。
【図４Ｂ】図４Ｂは、実施の形態２に係る光集積回路の製造方法を示す図である。
【図４Ｃ】図４Ｃは、実施の形態２に係る光集積回路の製造方法を示す図である。
【図４Ｄ】図４Ｄは、実施の形態２に係る光集積回路の製造方法を示す図である。
【図４Ｅ】図４Ｅは、実施の形態２に係る光集積回路の製造方法を示す図である。
【図５】図５は、従来の光集積回路の構造を模式的に示す断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図を参照して説明する。
【００２８】
≪実施の形態１≫
図１は、実施の形態１に係る光集積回路の構造を模式的に示す断面図である。
同図に示される光集積回路１００は、半導体アクティブ素子と複数層の光導波路とを同一の半導体基板上に形成した構造を有している。
【００２９】
具体的に、光集積回路１００は、第１クラッド層１２が形成された半導体基板１０、第２クラッド層１２、第１コア１４、第２コア１５、第３コア１６、半導体アクティブ素子１７、第４コア２０Ａ、絶縁膜２０Ｂ、電極１９、および第３クラッド層１３から構成されている。
【００３０】
第１クラッド層１２は、半導体基板（例えばＳｉ基板）１０上に形成される。第１クラッド層１２は、例えばシリコン酸化物（例えばＳｉＯ2）層から構成される。
【００３１】
本実施の形態では、半導体基板１０がＳＯＩ基板であり、半導体基板１０（以下、「ＳＯＩ基板１０」とも称する。）における埋め込み酸化膜（ＢＯＸ：Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層を第１クラッド層１１とする場合を一例として説明するが、これに限定されるものではない。
【００３２】
第１コア１４、第２コア１５、および第３コア１６は、第１クラッド層１１上に形成される。第１コア１２、第２コア１５、および第３コア１６は、例えばシリコン（Ｓｉ）から構成される。
【００３３】
第２クラッド層１２は、第１クラッド層１１上に、第１コア１４、第２コア１５、第３コア１６、および後述する半導体アクティブ素子１７を覆って形成される。第２クラッド層１２は、例えば第１クラッド層１１と同様に、シリコン酸化物（例えばＳｉＯ2）から構成される。
【００３４】
第１コア１４と第２コア１５は、第１クラッド層１２および第２クラッド層１２とともに、チャネル型の光導波路を夫々構成する。第３コア１６は、第１クラッド層１２および第２クラッド層１２とともに、リブ型の光導波路を構成する。
【００３５】
半導体アクティブ素子１７は、リブ型の第３コア１６の一部に設けられている。具体的に、半導体アクティブ素子１７は、第１クラッド層１１上において半導体基板１０の積層方向と垂直な方向に第３コア１６の一部を挟んで形成されたチャネル１７Ａ，１７Ｂに不純物（ｎ−Ｓｉとｐ−Ｓｉ）を夫々ドープし、チャネル１７Ａ，１７Ｂに電極１９Ａ，１９Ｂを夫々接続した構造を有している。
【００３６】
本明細書では、光集積回路１００において、チャネル１７Ａ，１７Ｂと、チャネル１７Ａ，１７Ｂに挟まれた第３コア１６の一部の領域を含む部分を半導体アクティブ素子１７と称する。半導体アクティブ素子１７としては、位相変調器やマッハツェンダ変調器等の光変調器を例示することができる。
【００３７】
第４コア２０Ａは、第２クラッド層１２上に、第１コア１４の少なくとも一部と積層方向に重なりを有して形成されている。第４コア２０Ａは、第１コア１４、第２コア１５、および第３コア１６と異なる材料によって構成されている。具体的に、第４コア２０は、絶縁性を有し、かつ組成変化により屈折率を変化させることが可能な絶縁材料から構成されている。上記絶縁材料としては、シリカ（ＳｉＯｘ）やシリコン酸窒化膜（ＳｉＯｘＮｙ）等のシリコン化合物から成る絶縁材料を例示することができる。
【００３８】
電極１９Ａ，１９Ｂは、第２クラッド層１２上に、第２コア１５の少なくとも一部と半導体基板１０の積層方向に重なりを有して形成され、半導体アクティブ素子１７と電気的に接続するための金属材料から構成されている。当該金属材料としては、金（Ａｕ）、銅（Ｃｕ）、およびアルミ（Ａｌ）等を例示することができる。
【００３９】
光集積回路１００において、第１コア１４と第４コア２０Ａとは、光結合可能な距離Ｌ１を離して配置され、第２コア１５と電極１９Ａとは、距離Ｌ１よりも長い距離Ｌ２を離して配置されている。
【００４０】
第１コア１４と第４コア２０Ａとの距離Ｌ１は、光モードの結合効率が最適になるように調整される。例えば、距離Ｌ１は１００ｎｍ（例えば±１０％の誤差を含む）である。一方、第２コア１５と電極１９Ａとの距離Ｌ２は、例えば、第２コア１５の光モードが電極１９Ａと干渉しない（オーバーラップしない）程度の長さである。
【００４１】
図１に示されるように、本実施の形態に係る光集積回路１００では、第２クラッド層１２の一部の領域に絶縁膜２０Ｂを形成するとともに、絶縁膜２０Ｂ上に電極１９Ａ，１９Ｂを形成して、電極１９Ａ，１９Ｂを第２クラッド層１２からかさ上げすることにより、Ｌ１＜Ｌ２を実現している。
【００４２】
絶縁膜２０Ｂは、第２クラッド層１２上に、半導体アクティブ素子１７と第２コア１５の少なくとも一部とＳＯＩ基板１０の積層方向に重なりを有して形成されている。電極１９Ａ，１９Ｂは、絶縁膜２０Ｂ上に、第２コア１５の少なくとも一部とＳＯＩ基板１０の積層方向に重なりを有して形成されている。
【００４３】
ここで、絶縁膜２０Ｂは、第４コア２０Ａと同一の材料から構成されている。また、絶縁膜２０Ｂは、第４コア２０Ａと同じ厚さに形成されている。詳細は後述するが、絶縁膜２０Ｂと第４コア２０Ａは、シリカ（ＳｉＯｘ）やシリコン酸窒化膜（ＳｉＯｘＮｙ）から成る一つの絶縁層を選択的にエッチングすることにより、同時に形成される。絶縁膜２０Ｂは、第２コア１５の光モードが電極１９Ａと干渉しない程度の厚さＬ３を有しており、Ｌ２＝Ｌ１＋Ｌ３である。
【００４４】
第２クラッド層１２上には、第４コア２０Ａ、絶縁膜２０Ｂ、および電極１９Ａ，１９Ｂを覆って第３クラッド層１３が形成されている。第３クラッド層１３は、例えば第２クラッド層１２と同一の材料から構成されている。第３クラッド層１３は、第４コア２０Ａおよび第２クラッド層１２とともにチャネル型の光導波路を構成する一方、電極１９Ａ，１９Ｂとその周辺の領域とを絶縁する絶縁膜として機能する。
【００４５】
なお、電極１９Ａ，１９Ｂは、図示されない領域において、第３クラッド層１３に形成された貫通孔（コンタクトホール）を介して外部の電子回路等と接続可能となっている。
【００４６】
次に、実施の形態１に係る光集積回路１００の製造方法について説明する。
図２Ａ〜図２Ｈに、光集積回路１００の製造方法を示す。なお、図２Ａ〜図２Ｈには、光集積回路１００の製造過程における光集積回路１００の断面の一部が模式的に図示されている。
【００４７】
図２Ａに示されるように、先ず、シリコンウェハから成る半導体基板１０上に形成されたシリコン酸化膜（ＳｉＯ2）からなる第１クラッド層１１上に、シリコン光導波路となる第１コア１４、第２コア１５、および第３コア１６と、半導体アクティブ素子１７のチャネル１７Ａ，１７Ｂとを形成する（ステップＳ１）。例えば、ＳＯＩ基板を用意し、そのＳＯＩ基板のＢＯＸ層（第１クラッド層１１）上の表面Ｓｉ層を、よく知られたフォトリソグラフィー技術とドライエッチング技術によって選択的に除去することにより、チャネル型の第１コア１４および第２コア１５と、リブ型の第３コア１６と、第３コア１６の一部を挟んでチャネル１７Ａ，１７Ｂとを形成する。
【００４８】
次に、図２Ｂに示されるように、第３コア１６の両側に設けられたチャネル１７Ａ，１７Ｂに不純物をドープする（ステップＳ２）。例えば、チャネル１７Ａの表面Ｓｉ層にＢを導入することにより、ｐ型半導体領域を形成するとともに、チャネル１７Ｂの表面Ｓｉ層にＡｓを導入することにより、ｎ型半導体領域を形成する。上記不純物の導入は、例えば、よく知られたイオン注入法等により行えばよい。
【００４９】
次に、図２Ｃに示されるように、第１クラッド層１２上に、第１コア１４、第２コア１５、第３コア１６、およびチャネル１７Ａ，１７Ｂを覆うように第２クラッド層１２を形成する（ステップＳ３）。例えば、よく知られたプラズマＣＶＤ法によって所望の屈折率になるように調整した材料（例えばシリコン酸化物等）を、第１クラッド層１１、第１コア１４、第２コア１５、第３コア１６、およびチャネル１７Ａ，１７Ｂ上に堆積させることで第２クラッド層１２を作成する。
【００５０】
次に、図２Ｄに示されるように、第２クラッド層１２を薄膜化する（ステップＳ４）。例えば、よく知られたＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術により、第２クラッド層１２の膜厚（距離Ｌ１）が例えば１００ｎｍになるように第２クラッド層１２を除去する。
【００５１】
次に、図２Ｅに示されるように、第２クラッド層１２上に、中間層２０を形成する（ステップＳ５）。例えば、よく知られたプラズマＣＶＤ法によって所望の屈折率になるように調整した絶縁材料（例えばシリカやシリコン酸窒化膜等）を第２クラッド層１２上に堆積させることで中間層（絶縁層）２０を形成する。
【００５２】
次に、図２Ｆに示されるように、中間層２０を選択的にエッチングすることにより、第４コア２０Ａと絶縁膜２０Ｂを形成する（第６工程）。例えば、よく知られたフォトリソグラフィー技術とドライエッチング技術によって、中間層２０を選択的に除去してコア形状を作製することにより第４コア２０Ａを形成し、チャネル１７Ａ，１７Ｂと第２コア１５および第３コア１６の一部を覆う領域に絶縁膜２０Ｂを形成する。このとき、後述する電極１９Ａ，１９Ｂを形成するための貫通孔１８を、絶縁膜２０Ｂおよび第２クラッド層１２のチャネル１７Ａ，１７Ｂと積層方向に重なりを有する領域に形成しておく。
【００５３】
次に、図２Ｇに示されるように、電極１９Ａ，１９Ｂを形成する（ステップＳ７）。例えば、その貫通孔１８を覆うように金属を堆積させることにより、電極１９Ａ，１９Ｂを形成する。ここで、上記金属の堆積は、例えば、使用する金属の種類に応じて、よく知られた蒸着法、スパッタ法、めっき法等により行えばよい。
【００５４】
次に、図２Ｈに示されるように、第２クラッド層１２、第４コア２０Ａ、絶縁膜２０Ｂ、および電極１９Ａ，１９Ｂを覆うように、第３クラッド層１３を形成する（ステップＳ８）。例えば、ステップＳ３と同様に、よく知られたプラズマＣＶＤ法によって所望の屈折率になるように調整した材料（例えばシリコン酸化物等）を、第２クラッド層１２、第４コア２０Ａ、絶縁膜２０Ｂ、および電極１９Ａ，１９Ｂ上に堆積させることで第３クラッド層１３を作成する。
【００５５】
その後、電極１９Ａ，１９Ｂと外部の電子回路とを電気的に接続するためのコンタクトの形成等の工程を経て、光集積回路１００が作製される。
【００５６】
なお、第４コア２０Ａ、絶縁膜２０Ｂ、および電極１９Ａ，１９Ｂの作製プロセスとしては、先に作製された第１コア１４、第２コア１５、第３コア１６、チャネル１７Ａ，１７Ｂやその他のデバイスを破壊しないようなプロセス（低温プロセス）であれば、上述した作製プロセスに限定されず、種々の作製プロセスを適用することができる。
【００５７】
以上、実施の形態１に係る光集積回路１００によれば、１層目の光導波路を構成する第１コア１４と２層目の光導波路を構成する第４コア２０Ａとは、光結合可能な距離Ｌ１を離して配置され、１層目の別の光導波路を構成する第２コア１５と半導体アクティブ素子１７の電極１９とは、距離Ｌ１よりも長い距離Ｌ２を離して配置されているので、光デバイスの高集積化と各層の光導波路間の光結合の高効率化とを両立することが可能となる。
【００５８】
具体的には、光集積回路１００は、半導体アクティブ素子１７および第２コア１５の少なくとも一部と積層方向に重なりを有する第２クラッド層１２上の領域に、２層目の第４コア２０Ａと同一の光導波路材料から成る絶縁膜２０Ｂを形成し、その絶縁膜２０Ｂ上に半導体アクティブ素子１７の電極１９Ａ，１９Ｂを形成している。すなわち、２層目の光導波路を構成する第４コア２０Ａと同一の光導波路材料によって形成した絶縁膜２０により、半導体アクティブ素子１７のパッシベーション膜の高さをかさ上げしている。
これにより、半導体アクティブ素子１７における電極１９Ａ，１９Ｂと第２クラッド層１２との距離は絶縁膜２０Ｂの厚みＬ３だけ離れるので、半導体アクティブ素子１７に隣接した領域にシリコン光導波路（第２コア１５）を形成しても、金属（電極１９Ａ、１９Ｂ）による上記シリコン光導波路の光モードの吸収を防ぐことが可能となる。
【００５９】
また、半導体アクティブ素子１７の電極１９Ａ，１９Ｂと第２コア１５との積層方向の距離Ｌ２は、第２クラッド層１２の膜厚のみならず、絶縁膜２０Ｂの厚さＬ３の値を変えることによって調整することができるので、第１コア１４から成る光導波路と第４コア２０Ａから成る光導波路との間の光結合が高効率となるように第２クラッド層１２の膜厚（距離Ｌ１）を薄くした場合であっても、絶縁膜２０Ｂの厚さＬ３を変えることによって距離Ｌ２を必要な大きさに保つことができる。
【００６０】
したがって、実施の形態１に係る光集積回路１００によれば、シリコンベースの光集積回路の集積密度を低下させることなく、各層の光導波路間の光モードの高効率な結合が可能となる。
【００６１】
また、実施の形態１に係る光集積回路１００によれば、半導体アクティブ素子１７の電極１９Ａ，１９Ｂをかさ上げするための絶縁膜２０Ｂを第４コア２０Ａと同じ絶縁材料によって同時に形成することができるので、従来の光集積回路９０と比べて、絶縁膜２０Ｂを作製することによる製造プロセスの増加はなく、製造コストの増大を抑えることが可能となる。
【００６２】
≪実施の形態２≫
図３は、実施の形態２に係る光集積回路１０１の構造を模式的に示す図である。
同図に示される光集積回路１０１は、第２クラッド層１２の厚みが、半導体アクティブ素子１７が形成される領域と第１クラッド層１４が形成される領域とで相違する点において、実施の形態１に係る光集積回路１００と相違し、その他の構成は光集積回路１００と同様である。なお、実施の形態２に係る光集積回路１０１において、光集積回路１００と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００６３】
具体的に、光集積回路１０１は、第１クラッド層１２が形成された半導体基板１０、第２クラッド層１２Ａ、第１コア１４、第２コア１５、第３コア１６、半導体アクティブ素子１７、第４コア２０Ａ、電極１９、および第３クラッド層１３から構成されている。
【００６４】
第２クラッド層１２Ａは、実施の形態１に係る光集積回路１０１の第２クラッド層１２と同様に、シリコン酸化物（例えばＳｉＯ2）から構成される。
【００６５】
図３に示されるように、第２クラッド層１２Ａは、第２コア１５と電極１９Ａとの間の厚さが第１コア１４と第４コア２０Ａとの間の厚さよりも大きい。
具体的に、第１コア１４の少なくも一部と半導体基板１０の積層方向に重なりを有する第２クラッド層１２Ａの領域Ａの厚さ、すなわち、１層目の光導波路を構成する第１コア１４と２層目の光導波路を構成する第４コア２０との間の距離Ｌ１は、上記光導波路間の光モード結合の効率が最適になるように調整される。具体的には、実施の形態１に係る光集積回路１００と同様に、距離Ｌ１＝１００ｎｍ（例えば±１０％の誤差を含む）となるように第２クラッド層１２Ａの領域Ａの厚さが調整されている。
【００６６】
一方、半導体アクティブ素子１７および第２コア１５の少なくとも一部と半導体基板１０の積層方向に重なりを有する第２クラッド層１２Ａの領域Ｂの厚さ、すなわち電極１９Ｂと第２コア１５との間の距離Ｌ２は、例えば、第２コア１５の光モードが電極１９Ａと干渉しない（オーバーラップしない）程度の長さに調整されている。具体的には、Ｌ２＞Ｌ１である。
【００６７】
次に、実施の形態２に係る光集積回路１０１の製造方法について説明する。
図４Ａ〜図４Ｅに、光集積回路１０１の製造方法を示す。なお、図４Ａ〜図４Ｅには、光集積回路１０１の製造過程における光集積回路１００の断面の一部が模式的に図示されている。
【００６８】
光集積回路１０１の製造方法において、ステップＳ１〜Ｓ２までの工程は、実施の形態１に係る光集積回路１００の製造方法と同様であることから、詳細な説明を省略し、それ以降の工程について詳細に説明する。
【００６９】
ステップＳ２によってチャネル１７Ａ，１７Ｂに不純物を注入した後、図４Ａに示されるように、第１クラッド層１１上に、第１コア１４、第２コア１５、第３コア１６、およびチャネル１７Ａ，１７Ｂを覆うように第２クラッド層１２Ａを形成する（ステップＳ１３）。例えば、よく知られたプラズマＣＶＤ法によって所望の屈折率になるように調整した材料（例えばシリコン酸化物等）を、第１クラッド層１１、第１コア１４、第２コア１５、第３コア１６、およびチャネル１７Ａ，１７Ｂ上に堆積させることで第２クラッド層１２Ａを作成する。その後、例えば、よく知られたＣＭＰ技術により第１クラッド層１２Ａを平坦化する。
【００７０】
このとき、第２クラッド層１２Ａは、第２コア１５の光モードが後述する第２クラッド層１２Ａ上に形成される電極１９と干渉しない（オーバーラップしない）程度の厚さとなるとように形成される。
【００７１】
次に、図４Ｂに示されるように、第２クラッド層１２Ａの第１コア１４上の領域Ａを薄膜化する（ステップＳ１４）。例えば、よく知られたフォトリソグラフィー技術とドライエッチング技術によって、第２クラッド層１２Ａの第１コア１４上の領域Ａの膜厚（第１コア１４の積層方向の上面までの厚さ）が例えば１００ｎｍになるように第２クラッド層１２Ａを選択的に除去する。
【００７２】
次に、図４Ｃに示されるように、電極１９Ａ，１９Ｂを形成する（ステップＳ１５）。例えば、よく知られたフォトリソグラフィー技術とドライエッチング技術によって第２クラッド層１２Ａを選択的に除去して貫通孔１８を形成し、その貫通孔１８に金属を堆積させることにより、電極１９Ａ，１９Ｂを形成する。ここで、上記金属の堆積方法は、ステップＳ７と同様である。
【００７３】
次に、図４Ｄに示されるように、第４コア２０Ｃを形成する（ステップＳ１６）。例えば、よく知られたプラズマＣＶＤ法によって所望の屈折率になるように調整した絶縁材料（例えばシリカやシリコン酸窒化膜等）を第２クラッド層１２上に堆積させて絶縁層を形成し、その後、よく知られたフォトリソグラフィー技術とドライエッチング技術によって上記絶縁層を選択的にエッチングすることにより、第２クラッド層１２Ａ上の第１コア１４の少なくとも一部を覆う領域に第４コア２０Ｃを形成する。
【００７４】
その後、図４Ｅに示されるように、第２クラッド層１２Ａ、第４コア２０Ｃ、および電極１９Ａ，１９Ｂを覆うように、第３クラッド層１３を形成する（ステップＳ１７）。例えば、ステップＳ３と同様に、よく知られたプラズマＣＶＤ法によって所望の屈折率になるように調整した材料（例えばシリコン酸化物等）を、第２クラッド層１２、第４コア２０Ａ、絶縁膜２０Ｂ、および電極１９Ａ，１９Ｂ上に堆積させることで第３クラッド層１３を作成する。
【００７５】
なお、第４コア２０Ｃ、第２クラッド層１２Ａ、および電極１９Ａ，１９Ｂの作製プロセスとしては、先に作製された第１コア１４、第２コア１５、第３コア１６、チャネル１７Ａ，１７Ｂやその他のデバイスを破壊しないようなプロセス（低温プロセス）であれば、上述した作製プロセスに限定されず、種々の作製プロセスを適用することができる。
【００７６】
以上、実施の形態２に係る光集積回路１０１によれば、第２クラッド層１２の半導体アクティブ素子１７および第２コア１５上の領域Ｂの厚みが、第２クラッド層１２の第１コア１４上の領域Ａの厚みよりも大きいので、実施の形態１に係る光集積回路１００と同様に、シリコンベースの光集積回路の集積密度を低下させることなく、各層の光導波路間の光モードの高効率な結合が可能となる。
【００７７】
以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【００７８】
例えば、チップ１における第１クラッド層１１、第２クラッド層１２、および第３クラッド層１３が、シリコン酸化物から構成される場合を例示したが、これに限られず、その他の材料から構成されてもよい。例えば、シリコン窒化物（ＳｉＮ）や屈折率調整樹脂等から構成されてもよい。
【符号の説明】
【００７９】
１００，１０１…光集積回路、１０…半導体基板、１１…第１クラッド層、１２，１２Ａ…第１クラッド層、１３…第３クラッド層、１４…第１コア、１５…第２コア、１６…第３コア、１７…半導体アクティブ素子、１７Ａ，１７Ｂ…チャネル、１８…貫通孔、１９Ａ，１９Ｂ…電極、２０…中間層、２０Ａ，２０Ｃ…第４コア、２０Ｂ…絶縁膜。
【図１】
2018010028.tif 000003
【図２Ａ】
2018010028.tif 000004
【図２Ｂ】
2018010028.tif 000005
【図２Ｃ】
2018010028.tif 000006
【図２Ｄ】
2018010028.tif 000007
【図２Ｅ】
2018010028.tif 000008
【図２Ｆ】
2018010028.tif 000009
【図２Ｇ】
2018010028.tif 000010
【図２Ｈ】
2018010028.tif 000011
【図３】
2018010028.tif 000012
【図４Ａ】
2018010028.tif 000013
【図４Ｂ】
2018010028.tif 000014
【図４Ｃ】
2018010028.tif 000015
【図４Ｄ】
2018010028.tif 000016
【図４Ｅ】
2018010028.tif 000017
【図５】
2018010028.tif 000018