(57)【要約】【課題】制御ループの応答が振動的になることなく、高いデータレートを安定的に達成する。【解決手段】クロック生成回路１において、位相検出回路１１は、クロックの位相が進み又は遅れであるかを示す第１位相検出信号を出力する。信号増幅回路１２は、第１位相検出信号を増幅して第２位相検出信号を出力する。制御ループは、第２位相検出信号に基づいて、クロックの位相を調整して位相検出回路に出力する。自己相関回路２０は第１位相検出信号を設定遅延量で遅延させて自己相関値を出力し、利得調整回路３０は自己相関値が所定の目標相関値に一致するように利得を調整する。遅延量決定回路４０は、第１位相検出信号を遅延させる遅延量の変化に応じて自己相関値が振動的に変化するときの自己相関値のピーク値に対応する遅延量を設定遅延量に決定する。【選択図】図４
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【特許請求の範囲】
【請求項１】
シリアル入力される受信信号をクロックでサンプリングして前記受信信号に対応する信号値を決定し、決定した信号値を示すデータ信号をシリアル出力する判定回路と、
シリアル入力される前記データ信号をパラレル出力するデマルチプレクサと、
前記クロックを生成するクロック生成回路と、を有し、
前記クロック生成回路は、
前記データ信号に対して、クロックの位相が進み又は遅れの何れかの状態であるかを示す第１位相検出信号を出力する位相検出回路と、
前記第１位相検出信号と、利得を示す利得信号とが入力され、前記利得で前記第１位相検出信号を増幅して第２位相検出信号を出力する信号増幅回路と、
前記第２位相検出信号に基づいて、前記クロックの位相を調整して前記位相検出回路に出力する制御ループと、
前記第１位相検出信号及び設定遅延量に基づいて自己相関値を生成し、前記自己相関値を示す自己相関信号を出力する自己相関回路と、
前記自己相関値が、所定の目標相関値に一致するように前記利得を調整する利得調整回路と、
前記第１位相検出信号を遅延させる遅延量の変化に応じて前記自己相関値が振動的に変化するときの前記自己相関値のピーク値に対応する遅延量を前記設定遅延量に決定する遅延量決定回路と、
を有するシリアル・パラレル変換回路。
【請求項２】
前記自己相関回路は、
前記第１位相検出信号及び前記第１位相検出信号に基づく第３位相検出信号の何れか一方が位相検出信号として入力されると共に、設定遅延量を示す設定遅延量信号が入力され、前記設定遅延量に応じて前記第１位相検出信号を遅延させる可変遅延回路と、
前記第１位相検出信号と前記可変遅延回路で遅延された前記第１位相検出信号を乗算して相関乗算信号を生成する相関乗算回路と、
前記相関乗算信号を平均化した自己相関値を示す自己相関信号を出力する平均化回路と、
を有する請求項１に記載のシリアル・パラレル変換回路。
【請求項３】
前記位相検出回路と前記自己相関回路との間に配置されるローパスフィルタを更に有し、
前記ローパスフィルタは、
前記クロックの所定の周期に亘る前記第１位相検出信号を記憶し、前記記憶した位相検出信号において、前記進みを示す第１位相検出信号の数と、遅れを示す第１位相検出信号の数とを比較し、比較結果に基づいて、進み及び遅れの何れかを示すかを示す前記第３位相検出信号を出力するマジョリティボーティング回路と、
を有する、請求項２に記載のシリアル・パラレル変換回路。
【請求項４】
前記目標相関値は、ゼロである、請求項１〜３の何れか一項に記載のシリアル・パラレル変換回路。
【請求項５】
前記遅延量決定回路は、前記遅延量をゼロから徐々に増加させたときの前記自己相関値の最初の負のピーク値に対応する遅延量を前記設定遅延量に決定する、請求項４に記載のシリアル・パラレル変換回路。
【請求項６】
前記遅延量決定回路は、
前記遅延量を増加させたときに前記自己相関値が最初にゼロになる遅延量を探索するゼロ遅延量探索回路と、
前記ゼロ遅延量探索回路が探索した遅延量を２倍して信号遅延部の遅延量を演算する設定遅延量演算回路と、
を有する請求項５に記載のシリアル・パラレル変換回路。
【請求項７】
前記ゼロ遅延量探索回路は、
前記第１位相検出信号を可変遅延量で遅延する可変遅延回路と、
前記第１位相検出信号と前記可変遅延回路で遅延された前記第１位相検出信号を乗算して乗算信号を出力する乗算回路と、
前記乗算信号を増幅して増幅信号を出力する増幅回路と、
前記増幅信号に対応する信号値を積分して前記可変遅延量を示す可変遅延量信号を前記可変遅延回路及び設定遅延量演算回路に出力する積分回路と、
を有する、請求項６に記載のシリアル・パラレル変換回路。
【請求項８】
利得調整回路は、前記自己相関値がゼロになったか否かを判定する自己相関値比較回路と、
前記自己相関値比較回路によって前記自己相関値がゼロになったと判定されるまで、利得を調整する適応ループフィルタと、
を有する、請求項１〜７の何れか一項に記載のシリアル・パラレル変換回路。
【請求項９】
クロックの位相が進み又は遅れの何れかの状態であるかを示す第１位相検出信号を出力する位相検出回路と、
前記第１位相検出信号と、利得を示す利得信号とが入力され、前記利得で前記第１位相検出信号を増幅して第２位相検出信号を出力する信号増幅回路と、
前記第２位相検出信号に基づいて、前記クロックの位相を調整して前記位相検出回路に出力する制御ループと、
前記第１位相検出信号及び設定遅延量に基づいて自己相関値を生成し、前記自己相関値を示す自己相関信号を出力する自己相関回路と、
前記自己相関値が、所定の目標相関値に一致するように前記利得を調整する利得調整回路と、
前記第１位相検出信号を遅延させる遅延量の変化に応じて前記自己相関値が振動的に変化するときの前記自己相関値のピーク値に対応する遅延量を前記設定遅延量に決定する遅延量決定回路と、
を有するクロック生成回路。
【請求項１０】
受信信号を受信する受信回路と、
前記受信回路によって受信された受信信号に応じた情報処理を実行する情報処理回路と、を有し、
前記受信回路は、
シリアル入力される受信信号をクロックでサンプリングして前記受信信号に対応する信号値を決定し、決定した信号値を示すデータ信号をシリアル出力する判定回路と、
シリアル入力される前記データ信号を前記情報処理回路にパラレル出力するデマルチプレクサと、
前記クロックを生成するクロック生成回路と、を有し、
前記クロック生成回路は、
前記データ信号に対して、クロックの位相が進み又は遅れの何れかの状態であるかを示す第１位相検出信号を出力する位相検出回路と、
前記第１位相検出信号と、利得を示す利得信号とが入力され、前記利得で前記第１位相検出信号を増幅して第２位相検出信号を出力する信号増幅回路と、
前記第２位相検出信号に基づいて、前記クロックの位相を調整して前記位相検出回路に出力する制御ループと、
前記第１位相検出信号及び設定遅延量に基づいて自己相関値を生成し、前記自己相関値を示す自己相関信号を出力する自己相関回路と、
前記自己相関値が、所定の目標相関値に一致するように前記利得を調整する利得調整回路と、
前記第１位相検出信号を遅延させる遅延量の変化に応じて前記自己相関値が振動的に変化するときの前記自己相関値のピーク値に対応する遅延量を前記設定遅延量に決定する遅延量決定回路と、
を有する情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路、シリアル・パラレル変換回路及び情報処理装置に関する。
【背景技術】
【０００２】
通信基幹向け装置及びサーバ等の情報処理機器の性能向上に伴って、電子装置及び電子装置に搭載される半導体装置における情報処理速度が向上が望まれている。半導体装置等の情報処理速度を向上するために、伝送データの帯域を大きくして、単位時間あたりに送られるビット数を増加させることが望まれており、一例では25Gbps又は50Gbpsという高いデータレートを安定的に達成することが望まれている。
【０００３】
トラッキングエラーの発生率を低減して高いデータレートを安定的に達成するために、伝送データ信号を受信する受信回路で使用されるクロックを、伝送データ信号への追従性がよく且つ低ジッタで生成することが望まれている。伝送データ信号への追従性がよく且つ低ジッタなクロックを生成するために、伝送データ信号又は基準クロックの位相を基準位相として使用して、伝送データ信号に対応する信号値を判定するクロックを生成するクロック生成回路が使用される。クロック生成回路は、伝送データ信号又は基準クロックの位相と、クロック生成回路で生成したクロックの位相を比較して、位相比較結果を示す位相検出信号を出力する位相検出回路（Phase Detector、PD）を有する。クロック生成回路は、位相検出回路の位相比較結果を制御ループでフィードバックすることでクロックの位相を伝送データ信号又は基準クロックの位相と一致するように制御する。制御ループを使用してクロック及び伝送データ信号を復元する処理をクロックデータリカバリ（clock and data recovery、CDR）と称する。
【０００４】
位相検出回路の一種として、クロックの位相が進み又は遅れの何れかの状態であるかを示す１ビットのバイナリ信号を出力するbang-bang方式とも称される位相検出回路が広く使用されている。bang-bang方式の位相検出回路は、構成が簡単であること、ＣＭＯＳディジタル回路との親和性が高いこと、高速動作が可能なこと、及び集積化が容易であること等の種々の利点を有する。
【０００５】
また、bang-bang方式の位相検出回路を、全ての構成要素をデジタル化した完全デジタル位相同期回路（All Digital Phase-locked loop、ＡＤＰＬＬ）の位相検出回路として使用することが知られている。さらに、ＡＤＰＬＬにおける量子化に起因するジッタとランダムノイズに起因するジッタを低減する種々の技術が知られている（例えば、非特許文献１〜３を参照）。例えば、制御ループの利得を調整することで、量子化に起因するジッタとランダムノイズに起因するジッタを含む出力ジッタを最小化することが知られている。しかしながら、ランダムノイズは、半導体装置のプロセス条件、電源電圧条件及び温度条件（ＰＶＴ条件）の変動等に応じて変動するため、最適な制御ループの利得は、ＰＶＴ条件の変動に応じて変動する。さらに、制御ループがデジタル制御発振器（digitally controlled oscillator、DCO）を含む場合、ＤＣＯはＰＶＴ条件の変動の影響を受け易いので、出力ジッタを最小化するように制御ループの利得を調整することは容易ではない。
【０００６】
ＰＶＴ変動の影響を受けることなく制御ループの利得を最適化するために、bang-bang方式の位相検出回路の自己相関関数の自己相関値を推定し、推定した自己相関値に基づいて制御ループの利得を制御する技術が知られている（例えば、非特許文献４を参照）。
【０００７】
この技術では、bang-bang方式の位相検出回路の自己相関値は、bang-bang方式の位相検出回路の出力信号と、該出力信号を所定の遅延量だけ遅延させた遅延出力信号とを使用して推定される。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】Mansuri, M, et al.,"Methodology for on-chip adaptive jitter minimization in phase-locked loops," Circuits and Systems II: Analog and Digital Signal Processing, IEEE Transactions on , vol.50, no.11, pp.870,878, Nov. 2003
【非特許文献２】Joon-Yeong Lee, et al.,"A 10-Gb/s CDR With an Adaptive Optimum Loop-Bandwidth Calibrator for Serial Communication Links," Circuits and Systems I: Regular Papers, IEEE Transactions on , vol.61, no.8, pp.2466,2472, Aug. 2014
【非特許文献３】Hyung-Joon Jeon, et al.,"A Bang-Bang Clock and Data Recovery Using Mixed Mode Adaptive Loop Gain Strategy," Solid-State Circuits, IEEE Journal of , vol.48, no.6, pp.1398,1415, June 2013
【非特許文献４】Sungchun Jang, et al.,"An Optimum Loop Gain Tracking All-Digital PLL Using Autocorrelation of Bang-Bang Phase-Frequency Detection, " IEEE Transactions on Circuits and Systems II
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、制御ループの利得が大きくなり過ぎると、制御ループに含まれるループフィルタ等の他の構成要素に起因する位相回転のため、制御ループの安定性は劣化し、振動的な応答を示すようになる。制御ループの応答が振動的になるほど利得を大きくするとデータの受信精度が低下するおそれがある。
【００１０】
本発明は、制御ループの応答が振動的になることなく、高いデータレートを安定的に達成することができるクロック生成回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
１つの態様では、シリアル・パラレル変換回路は、判定回路と、デマルチプレクサと、クロック生成回路とを有する。判定回路は、シリアル入力される受信信号をクロックでサンプリングしてデータに対応する信号値を決定し、決定した信号値を示すデータ信号をシリアル出力する。デマルチプレクサは、シリアル入力されるデータ信号をパラレル出力する。クロック生成回路は、位相検出回路と、信号増幅回路と、制御ループと、自己相関回路と、利得調整回路と、遅延量決定回路とを有し、クロックを生成する。位相検出回路は、クロックの位相が進み又は遅れの何れかの状態であるかを示す第１位相検出信号を出力する。信号増幅回路は、第１位相検出信号と、利得を示す利得信号とが入力され、利得信号に対応する利得で第１位相検出信号を増幅して第２位相検出信号を出力する。制御ループは、第２位相検出信号に基づいて、クロックの位相を調整して位相検出回路に出力する。自己相関回路は、第１位相検出信号及び設定遅延量に基づいて自己相関値を生成し、自己相関値を示す自己相関信号を出力する。利得調整回路は、自己相関値が、所定の目標相関値に一致するように利得を調整する。遅延量決定回路は、位相検出信号を遅延させる遅延量の変化に応じて自己相関値が振動的に変化するときの自己相関値のピーク値に対応する遅延量を設定遅延量に決定する。
【発明の効果】
【００１２】
本発明では、制御ループの応答が振動的になることなく、高いデータレートを安定的に達成することができる。
【図面の簡単な説明】
【００１３】
【図１】bang-bang方式の位相検出回路を含む受信回路を含む通信システムの回路ブロック図である。
【図２】図１に示すＣＤＲ回路の等価回路である。
【図３】（ａ）は遅延量と自己相関値との関係を示す図であり、（ｂ）は（ａ）に示す動作周波数と自己相関値との関係を示す図である。
【図４】第１実施形態に係るクロック生成回路の回路ブロック図である。
【図５】図４に示す遅延量決定回路の内部回路ブロック図である。
【図６】（ａ）はゼロフォーシング帰還回路の処理を示すフローチャートであり、（ｂ）は可変遅延量の経時変化を示す図であり、ゼロフォーシング帰還回路の目標値と、遅延量決定回路が出力する設定遅延量との関係を示す図である。
【図７】（ａ）は第２実施形態に係るクロック生成回路の回路ブロック図であり、（ｂ）は（ａ）に示すでローパスフィルタの内部回路ブロック図である。
【図８】（ａ）は図７に示すクロック生成回路において信号増幅回路の利得を変化させたときの設定遅延量と自己相関値との関係を示す図であり、（ｂ）は（ａ）において矢印Ａで示される領域を拡大した図で部分拡大図である。
【図９】第３実施形態に係るクロック生成回路の回路ブロック図である。
【図１０】第４実施形態に係るクロック生成回路の回路ブロック図である。
【図１１】実施形態に係るクロック生成回路を使用する通信システムの回路ブロック図である。
【発明を実施するための形態】
【００１４】
以下図面を参照して、クロック生成回路、シリアル・パラレル変換回路及び情報処理装置について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。
【００１５】
（bang-bang方式の位相検出回路を含むＣＤＲ回路の課題）
実施形態に係るクロック生成回路について説明する前に、bang-bang方式の位相検出回路を含むＣＤＲ（Clock and Data Recovery）回路の課題について説明する。
【００１６】
図１は、bang-bang方式の位相検出回路を含む受信回路を含む通信システムの回路ブロック図である。
【００１７】
通信システム９００は、送信回路９０１と、伝送路９０２と、受信回路９０３と、一例では中央処理装置（Central Processing Unit、ＣＰＵ）であるロジック回路９０４とを有する。
【００１８】
受信回路９０３は、第１判定回路９１１と、第２判定回路９１２と、第１デマルチプレクサ９１３と、第２デマルチプレクサ９１４と、ＣＤＲ回路９１５とを有する。ＣＤＲ回路９１５は、bang-bang方式の位相検出回路９２１と、ループフィルタ９２２と、位相オフセット回路９２３と、第１位相インタポレータ９２４と、第２位相インタポレータ９２５とを有する。
【００１９】
第１判定回路９１１は、送信回路９０１から伝送路９０２を介して送信された受信信号Dataを、受信信号Dataの変化エッジの近傍でＣＤＲが生成した第１クロックＣＫ１の立上がり又は立下りエッジでサンプリングする。第１判定回路９１１は、受信信号Dataの変化エッジと第１クロックＣＫ１の立上がりエッジとの位相関係を示すバウンダリサンプル（Boundary sample）信号を第１デマルチプレクサ９１３を介して位相検出回路９２１に出力する。
【００２０】
第２判定回路９１２は、送信回路９０１から伝送路９０２を介して送信された受信信号Dataを、第１クロックＣＫ１と位相がπ相違する第２クロックＣＫ２の立上がり又は立下りエッジでサンプリングする。第２判定回路９１２は、Ｄａｔａの値を示すデータサンプル（Data sample）信号を第２デマルチプレクサ９１４を介して、一例ではＣＰＵである論理回路９０４及び位相検出回路９２１に出力する。
【００２１】
bang-bang方式の位相検出回路９２１は、バウンダリサンプル信号に対応する信号値と、データサンプル信号に対応する信号値とを比較して、第１クロックＣＫ１の位相が遅れているか又は進んでいるかを示す１ビットのバイナリ信号を出力する。ループフィルタ９２２は、位相検出回路９２１から入力される１ビットのバイナリ信号に応じて、位相制御コード（Phase cntrol code）信号を位相オフセット回路９２３及び第１位相インタポレータ９２４に出力する。第１位相インタポレータ９２４は、位相制御コード信号に応じてリファレンスクロックＲＥＦの位相を調整して第１クロックＣＫ１を生成する。第２位相インタポレータ９２５は、位相オフセット回路９２３で位相がπ変位された位相制御コード信号に応じてリファレンスクロックＲＥＦの位相を調整して第２クロックＣＫ２を生成する。
【００２２】
bang-bang方式の位相検出回路９２１は、１ビットのバイナリ信号を出力するので、乗算回路等の回路規模が大きい回路を使用することなくＣＤＲ回路９１５を形成可能なので、ＣＤＲ回路９１５の集積化が容易であるという特徴を有する。
【００２３】
図２は、ＣＤＲ回路９１５の等価回路である。
【００２４】
等価回路９３０は、bang-bang方式の位相検出回路９３１と、ループフィルタ９３２と、フィードバック部９３３とを有する。位相検出回路９３１は位相検出回路９２１に対応し、ループフィルタ９３２はループフィルタ９２２に対応し、フィードバック部９３３は位相オフセット回路９２３、第１位相インタポレータ９２４及び第２位相インタポレータ９２５に対応する。
【００２５】
図２において、ΨERはＣＤＲ回路９１５のトラッキングエラーを示し、ΨDATAは受信信号Dataに乗っているジッタを示し、ΨREFはリファレンスクロックＲＥＦに乗っているジッタを示す。また、ΨLFはループフィルタ９３２の出力信号に乗っているジッタを示し、ΨCKはフィードバック部９３３の出力信号に乗っているジッタを示す。また、ＫPDは位相検出回路９３１の利得を示し、ＫLFはループフィルタ９３２の全体の利得を示す。
【００２６】
トラッキングエラーΨERは、受信信号Dataに乗っているジッタΨLF、リファレンスクロックＲＥＦに乗っているジッタΨREF、位相検出回路９３１の利得ＫPD及びループフィルタ９３２の全体の利得ＫPDから
【００２７】
【数１】
2018125813.tif 000003
【００２８】
と示される。式（１）に示すように、トラッキングエラーΨERは、位相検出回路９３１の利得ＫPD及びループフィルタ９３２の全体の利得ＫPDが大きくなるほど小さくなる。
【００２９】
ところが、「０」又は「１」を示す１ビットのバイナリ信号を出力する位相検出回路９３１の利得ＫPDは、受信する受信信号Dataのジッタ等の使用環境に応じて変化する。位相検出回路９３１の利得ＫPDが所定値よりも大きくなると、図３（ａ）及び３（ｂ）に示すように、制御ループの応答が振動的になるため、データの受信精度が低下する。図３（ａ）において、横軸は遅延量ｋを示し、縦軸は遅延量ｋに対する自己相関値Ｒ（ｋ）を示す。図３（ｂ）において、横軸はＣＤＲ回路９１５の動作周波数を示し、縦軸は自己相関値Ｒ（ｋ）を高速フーリエ変換（Fast Fourier Transform、ＦＦＴ）した結果を示す。
【００３０】
このような課題を解決するものであり、実施形態に係るクロック生成回路は、受信したデータのジッタ等の使用環境に応じてbang-bang方式の位相検出回路の利得が変動した場合でも、変化制御ループの応答が振動的になることを防止するものである。
【００３１】
（第１実施形態に係るクロック生成回路の構成及び機能）
図４は、第１実施形態に係るクロック生成回路の回路ブロック図である。
【００３２】
クロック生成回路１は、ＣＤＲ回路１０と、自己相関回路２０と、利得調整回路３０と、遅延量決定回路４０とを有する。
【００３３】
ＣＤＲ回路１０は、位相検出回路１１と、信号増幅回路１２と、ループフィルタ１３と、位相インタポレータ１４とを有する。
【００３４】
位相検出回路１１は、データ信号Ｄ及びクロックＣＫが入力され、クロックＣＫの位相がデータ信号Ｄの位相に対して進み又は遅れの何れかあるかを示す１ビットのバイナリ信号である第１位相検出信号Ｐ１を出力するbang-bang方式の回路である。データ信号Ｄは、バウンダリサンプル信号と、データサンプル信号を含む。バウンダリサンプル信号は、送信されたデータ信号の変化エッジのタイミングをクロックＣＫの立上がり又は立下りエッジでサンプリングされたデータ信号である。バウンダリサンプル信号は、送信されたデータ信号の変化エッジをクロックＣＫと位相がπ相違するクロックの立上がり又は立下りエッジでサンプリングされたデータ信号である。信号増幅回路１２は、第１位相検出信号Ｐ１と、利得Ｋgainを示す利得信号とが入力され、利得信号に対応する利得Ｋgainで第１位相検出信号Ｐ１を増幅して第２位相検出信号Ｐ２を出力する。
【００３５】
ループフィルタ１３及び位相インタポレータ１４の構成及び動作は広く知られているので、説明は省略する。ループフィルタ１３及び位相インタポレータ１４は、第２位相検出信号Ｐ２に基づいて、クロックＣＫの位相を調整して出力する制御ループとして機能する。位相インタポレータ１４は、リファレンスクロックＣＫrefの位相を調整して、位相検出回路１１及び不図示の外部回路にクロックＣＫを出力する。位相インタポレータ１４は、一例では、位相オフセット回路９２３、第１位相インタポレータ９２４及び第２位相インタポレータ９２５によって実行される処理と同様な処理を実行可能である。
【００３６】
自己相関回路２０は、相関可変遅延回路２１と、相関乗算回路２２と、平均化回路２３とを有する。相関可変遅延回路２１は、第１位相検出信号Ｐ１と、設定遅延量ｋpeakを示す設定遅延量信号が入力され、設定遅延量ｋpeakに応じて第１位相検出信号Ｐ１を遅延させる。相関乗算回路２２は、第１位相検出信号Ｐ１と相関可変遅延回路２１で遅延された第１位相検出信号Ｐ１を乗算して乗算信号を生成する。平均化回路２３は、乗算回路から入力される乗算信号を平均化した自己相関値R(ks)を示す相関信号を出力する。
【００３７】
利得調整回路３０は、相関信号に対応する自己相関値R(ks)が、所定の目標相関値Raに一致するように利得信号に対応する利得Ｋgainを調整する。ここでは、所定の目標相関値Raはゼロである。また、利得調整回路３０は、クロック生成回路１が動作を開始するときに、利得信号に対応する利得Ｋgainを所定の設定利得に設定する。設定利得は、比較的大きな利得であり、相関可変遅延回路２１の遅延量を徐々に増加させたときに、自己相関値R(kz)が振動的に変化する利得である。
【００３８】
図５は、遅延量決定回路４０の内部回路ブロック図である。
【００３９】
遅延量決定回路４０は、可変遅延回路４１と、乗算回路４２と、第１増幅回路４３と、積分回路４４と、第２増幅回路４５とを有する。
【００４０】
可変遅延回路４１は、第１位相検出信号Ｐ１と、可変遅延量kzを示す可変遅延量信号が入力され、可変遅延量kzに応じて第１位相検出信号Ｐ１を遅延させる。乗算回路４２は、第１位相検出信号Ｐ１と可変遅延回路４１で遅延された第１位相検出信号Ｐ１を乗算して乗算信号ＰＭを出力する。第１増幅回路４３は、乗算信号ＰＭを１／Ａ倍に増幅した第１増幅信号ＰＡを出力する。積分回路４４は、第１増幅信号ＰＡを積分して可変遅延量kzを示す可変遅延量信号を可変遅延回路４１及び第２増幅回路４５に出力する。可変遅延回路４１、乗算回路４２、第１増幅回路４３及び積分回路４４は、積分回路４４に入力される第１増幅信号ＰＡがゼロになるように、可変遅延量kzを制御するゼロ遅延量探索回路を形成する。ゼロ遅延量探索回路は、ゼロフォーシング（Zero-forcing）帰還回路とも称される。
【００４１】
図６（ａ）は、可変遅延回路４１、乗算回路４２、第１増幅回路４３及び積分回路４４により形成されるゼロフォーシング帰還回路の処理を示すフローチャートである。図６（ｂ）は、積分回路４４から出力される可変遅延信号に対応する可変遅延量ｋzの経時変化を示す図である。図６（ｃ）は、ゼロフォーシング帰還回路が可変遅延量kzを制御する目標値と、遅延量決定回路４０が自己相関回路２０に出力する設定遅延量ｋpeakとの関係を示す図である。図６（ｂ）において、横軸は経過時間を示し、縦軸は可変遅延量ｋzを示す。図６（ｃ）において、横軸は可変遅延量kzを示し、縦軸は自己相関値Ｒ（ｋz）を示す。
【００４２】
まず、利得調整回路３０は、クロック生成回路１が動作を開始すると、利得信号に対応する利得ＫGAINを所定の設定利得に設定する（Ｓ１０１）。設定利得は、比較的大きな利得であり、相関可変遅延回路２１の遅延量を徐々に増加させたときに、自己相関値R(kz)が振動的に変化する利得である。次いで、ゼロフォーシング帰還回路は、可変遅延回路４１に入力される第１位相検出信号Ｐ１に応じて、可変遅延量kzを出力する（Ｓ１０２）。フィードバック回路は、第１増幅信号ＰＡがゼロになるように、可変遅延量kzを調整する。すなわち、第１増幅信号ＰＡがゼロより大きい（Ｓ１０３−ＹＥＳ）とき、ゼロフォーシング帰還回路は、積分回路４４から出力される可変遅延量kzをインクリメントする（Ｓ１０４）。一方、第１増幅信号ＰＡがゼロより小さい（Ｓ１０３−ＮＯ）とき、ゼロフォーシング帰還回路は、積分回路４４から出力される可変遅延量kzをデクリメントする（Ｓ１０５）。
【００４３】
図６（ｂ）に示すように、ゼロフォーシング帰還回路は、クロック生成回路１が動作を開始すると、第１増幅信号ＰＡがゼロになるように、可変遅延量kzを徐々に増加させる。第１増幅信号ＰＡがゼロに近づくと、可変遅延量kzは略一定値になるように制御される。第１増幅信号ＰＡは、第１位相検出信号Ｐ１と、可変遅延量kzで遅延させた第１位相検出信号Ｐ１を乗算した乗算信号ＰＭに比例するので、第１増幅信号ＰＡがゼロに近づくと、自己相関値Ｒ（kz）はゼロに近づく。すなわち、ゼロフォーシング帰還回路は、可変遅延量kzを自己相関値Ｒ（kz）がゼロであるゼロ遅延量kzeroに一致するように制御する。
【００４４】
第２増幅回路４５は、ゼロフォーシング帰還回路から入力される可変遅延量信号に対応する可変遅延量ｋzを２倍した設定遅延量ｋpeakを示す設定遅延量信号を出力する遅延量決定回路である。設定遅延量ｋpeakは、自己相関値R(kz)が振動的に変化するときに、自己相関値R(kz)がゼロになる最初の値であるゼロ遅延量kzeroの略２倍の値である。したがって、設定遅延量ｋpeakは、自己相関値R(kz)が振動的に変化するときの自己相関値の最初の負のピーク値に対応する遅延量である。
【００４５】
（第１実施形態に係るクロック生成回路の作用効果）
クロック生成回路１は、自己相関値R(kz)が振動的に変化するときの自己相関値の最初の負のピーク値に対応する遅延量を設定遅延量ｋpeakにおける自己相関値R(kpeak)がゼロになるように利得ＫGAINを調整する。クロック生成回路１は、設定遅延量ｋpeakにおける自己相関値R(kpeak)がゼロになるように利得ＫGAINを調整することで、振動的にならない範囲で自己相関値R(kpeak)の幅を最大限狭くして、クロック生成回路１の制御ループの帯域を広くすることができる。すなわち、クロック生成回路１は、最初の負のピーク値に対応する遅延量である設定遅延量ｋpeakにおける自己相関値R(kpeak)がゼロになるように利得ＫGAINを調整して、自己相関値R(kpeak)が振動的にならない範囲で、自己相関値R(kpeak)の幅を最大限狭くする。
【００４６】
また、クロック生成回路１は、自己相関値R(kz)がゼロになる最初の値である可変遅延量ｋzを２倍することで、最初の負のピーク値に対応する遅延量である設定遅延量ｋpeakを決定するので、設定遅延量ｋpeakを比較的容易に設定遅延量ｋpeakを決定できる。
【００４７】
（第２実施形態に係るクロック生成回路の構成及び機能）
図７（ａ）は第２実施形態に係るクロック生成回路の回路ブロック図であり、図７（ｂ）は図７（ａ）に示すローパスフィルタの内部回路ブロック図である。
【００４８】
クロック生成回路２は、位相検出回路１１と自己相関回路２０との間にローパスフィルタ５０が配置されることが、クロック生成回路１と相違する。ローパスフィルタ５０以外のクロック生成回路２の構成要素の構成及び機能は、同一符号が付されたクロック生成回路１の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
【００４９】
ローパスフィルタ５０は、ＦＩＦＯ５１と、マジョリティボーティング（Majority Voting）回路５２とを有する。ＦＩＦＯ５１は、位相検出回路１１から入力されるＭ個の第１位相検出信号Ｐ１を順次記憶し、入力された順番で第１位相検出信号Ｐ１をマジョリティボーティング回路５２に出力する。
【００５０】
マジョリティボーティング回路５２は、ＦＩＦＯ５１から順次入力される奇数であるＭ個の第１位相検出信号Ｐ１を記憶する。マジョリティボーティング回路５２は、Ｍ個の第１位相検出信号Ｐ１の中で、進みを示す第１位相検出信号Ｐ１の数と、遅れを示す第１位相検出信号Ｐ１の数とを比較し、比較結果に基づいて、進み及び遅れの何れかを示すかを判定する。マジョリティボーティング回路５２は、判定結果を示す１ビットのバイナリ信号である第３位相検出信号Ｐ３を自己相関回路２０に出力する。マジョリティボーティング回路５２は、進みを示す第１位相検出信号Ｐ１の数が遅れを示す第１位相検出信号Ｐ１の数よりも多いとき、進みを示す第３位相検出信号Ｐ３を自己相関回路２０に出力する。一方、マジョリティボーティング回路５２は、進みを示す第１位相検出信号Ｐ１の数が遅れを示す第１位相検出信号Ｐ１の数よりも少ないとき、遅れを示す第３位相検出信号Ｐ３を自己相関回路２０に出力する。
【００５１】
（第２実施形態に係るクロック生成回路の作用効果）
クロック生成回路２は、Ｍ個の第１位相検出信号Ｐ１に基づいて進み及び遅れの何れかを示すかを判定するので、Ｍ個のウインドウ幅で一種の移動平均が取られるため第１位相検出信号Ｐ１に含まれる高周波成分を除去することができる。クロック生成回路２は、第１位相検出信号Ｐ１から高周波成分が除去されることで、自己相関値R(kpeak)が目標相関値Raに一致するように、すなわち自己相関値R(kpeak)がゼロになるように信号増幅回路１２の利得ＫGAINを調整する制御を安定に行うことができる。
【００５２】
図８（ａ）はクロック生成回路２において信号増幅回路１２の利得ＫGAINを変化させたときの設定遅延量ｋpeakと自己相関値R(kpeak)との関係を示す図であり、図８（ｂ）は図８（ａ）において矢印Ａで示される領域を拡大した図で部分拡大図である。図８（ａ）及び８（ｂ）において、横軸は可変遅延量ｋzをユニットインターバル単位で示し、縦軸は正規化された自己相関値R(kz)を示す。
【００５３】
図８（ａ）及び８（ｂ）に示すように、高周波成分が除去された第３位相検出信号Ｐ３を使用することで、信号増幅回路１２の利得ＫGAINを変化させても自己相関値R(kpeak)は設定遅延量ｋpeakに応じて滑らかに変化する。クロック生成回路２では、自己相関値R(kpeak)は設定遅延量ｋpeakに応じて滑らかに変化するので、自己相関値R(kpeak)が目標相関値Raに一致するように、すなわち自己相関値R(kpeak)がゼロになるように調整する制御を安定に行うことができる。
【００５４】
また、マジョリティボーティング回路５２から出力される第３位相検出信号Ｐ３は、１ビットのバイナリ信号であるため、相関乗算回路２２を回路規模が比較的大きな乗算器を使用することなく、単なる排他的論理和にすることができる。
【００５５】
（第３実施形態に係るクロック生成回路の構成及び機能）
図９は第３実施形態に係るクロック生成回路の回路ブロック図である。
【００５６】
クロック生成回路３は、ＣＤＲ回路１５と、適応回路６０とを有する。
【００５７】
ＣＤＲ回路１５は、デマルチプレクサ１６及びマジョリティボーティング回路１７が位相検出回路１１と信号増幅回路１２との間に配置されることがＣＤＲ回路１０と相違する。デマルチプレクサ１６及びマジョリティボーティング回路１７以外のＣＤＲ回路１５の構成要素の構成及び機能は、同一符号が付されたＣＤＲ回路１０の構成要素の構成及び機能と同一なので、ここでは詳細な説明は省略する。
【００５８】
デマルチプレクサ１６は、シリアル入力されるＮビットの第１位相検出信号Ｐ１をマジョリティボーティング回路１７にパラレル出力する。マジョリティボーティング回路１７は、パラレル入力されたＮビットの第１位相検出信号Ｐ１の中で、進みを示す第１位相検出信号Ｐ１の数と、遅れを示す第１位相検出信号Ｐ１の数とを比較し、比較結果に基づいて、進み及び遅れの何れかを示すかを判定する。マジョリティボーティング回路１７は、判定結果を示す１ビットのバイナリ信号である第４位相検出信号Ｐ４を信号増幅回路１２及び適応回路６０に出力する。マジョリティボーティング回路１７は、進みを示す第１位相検出信号Ｐ１の数が遅れを示す第１位相検出信号Ｐ１の数よりも多いとき、進みを示す第４位相検出信号Ｐ４を信号増幅回路１２及び適応回路６０に出力する。一方、マジョリティボーティング回路１７は、進みを示す第１位相検出信号Ｐ１の数が遅れを示す第１位相検出信号Ｐ１の数よりも少ないとき、遅れを示す第４位相検出信号Ｐ４を信号増幅回路１２及び適応回路６０に出力する。
【００５９】
適応回路６０は、自己相関回路２０と、自己相関値比較回路３１と、適応ループフィルタ３２と、遅延量決定回路４０と、ローパスフィルタ５０とを有する。自己相関回路２０、遅延量決定回路４０及びローパスフィルタ５０の構成及び機能は、既に詳細に説明したので、ここでは詳細な説明は省略する。自己相関値比較回路３１及び適応ループフィルタ３２は、利得調整回路３０の機能と同様な機能を実現する。
【００６０】
自己相関値比較回路３１は、自己相関値R(kpeak)を自己相関値しきい値Ｒｅｆ０と比較し、比較結果を示す比較結果信号を、適応ループフィルタ３２に出力する。自己相関値しきい値Ｒｅｆ０は限りなくゼロに近い値、すなわち略ゼロであり、自己相関値R(kpeak)が自己相関値しきい値Ｒｅｆ０を下回ったときに、自己相関値比較回路３１は、自己相関値R(kpeak)がゼロであると判定する。
【００６１】
適応ループフィルタ３２は、適応積分回路３３と、適応増幅回路３４とを有し、図６を参照して説明したゼロフォーシング帰還回路と同様に動作して、自己相関値Ｒ（ｋpeak）がゼロになるように、信号増幅回路１２の利得ＫGAINを制御する。
【００６２】
適応ループフィルタ３２は、クロック生成回路３が動作を開始すると、自己相関値R(kpeak)が自己相関値しきい値Ｒｅｆ０を下回るまで、信号増幅回路１２の利得ＫGAINをゼロから徐々に増加させる。自己相関値比較回路３１は、自己相関値R(kpeak)が自己相関値しきい値Ｒｅｆ０を下回ると、自己相関値R(kpeak)がゼロであると判定して、自己相関値R(kpeak)がゼロであることを示すゼロ判定信号を適応ループフィルタ３２に出力する。適応ループフィルタ３２は、ゼロ判定信号が入力されると、信号増幅回路１２の利得を制御するＫGAINを保持する。以降、自己相関値比較回路３１が、ゼロ判定信号出力を解除するまで（自己相関値R(kpeak)が自己相関値しきい値Ｒｅｆ０を上回るまで）、適応ループフィルタ３２は、保持したＫGAINの値を出力し続ける。
【００６３】
（第３実施形態に係るクロック生成回路の作用効果）
クロック生成回路３では、ＣＤＲ回路１５は、デマルチプレクサ１６及びマジョリティボーティング回路１７を有するので、デマルチプレクサ１６でシリアル・パラレル変換されるビット数に応じて動作周波数を低くすることができる。
【００６４】
また、クロック生成回路３は、自己相関値R(kpeak)がゼロになるように利得ＫGAINを調整する処理を回路規模が比較的小さい自己相関値比較回路３１及び適応ループフィルタ３２によって実現できる。
【００６５】
（第４実施形態に係るクロック生成回路の構成及び機能）
図１０は第４実施形態に係るクロック生成回路の回路ブロック図である。
【００６６】
クロック生成回路４は、適応回路７０が適応回路６０の代わりに配置されることが、クロック生成回路３と相違する。適応回路７０は、第１自己相関回路２４と、第２自己相関回路２５と、利得決定回路３５と、遅延量決定回路４０と、第１ローパスフィルタ５４と、第２ローパスフィルタ５５とを有する。ＣＤＲ回路１５及び遅延量決定回路４０の構成及び機能は既に説明したので、ここでは詳細な説明は省略する。また、第１ローパスフィルタ５４及び第２ローパスフィルタ５５の構成及び機能は、ローパスフィルタ５０の構成及び機能と同様なので、ここでは詳細な説明は省略する。第１ローパスフィルタ５４は、進み及び遅れの何れかを示す第６位相検出信号Ｐ６を第１自己相関回路２４に出力する。第２ローパスフィルタ５５は、進み及び遅れの何れかを示す第７位相検出信号Ｐ７を第２自己相関回路２５に出力する。
【００６７】
第１自己相関回路２４は、第１自己相関値比較回路２６を有することが自己相関回路２０と相違する。第２自己相関回路２５は、相関可変遅延回路２７が相関可変遅延回路２１の代わりに配置されること、及び第２自己相関値比較回路２８を有することが自己相関回路２０と相違する。相関可変遅延回路２１、相関乗算回路２２及び平均化回路２３の構成及び機能は、既に説明したので、ここでは詳細な説明は省略する。
【００６８】
第１自己相関値比較回路２６は、自己相関値R(kpeak)を可変の第１自己相関値しきい値Ｒｅｆ１と比較し、比較結果を示す比較結果信号を、利得決定回路３５に出力する。第１自己相関値しきい値Ｒｅｆ１は限りなくゼロに近い値、すなわち略ゼロであり、自己相関値R(kpeak)が第１自己相関値しきい値Ｒｅｆ１を下回ったときに、第１自己相関値比較回路２６は、自己相関値R(kpeak)がゼロであると判定する。
【００６９】
相関可変遅延回路２７は、第７位相検出信号Ｐ７と、設定遅延量ｋpeakを示す設定遅延量信号が入力され、設定遅延量ｋpeakに所定のオフセット量を加算した設定遅延量ｋ´peakだけ第７位相検出信号Ｐ７を遅延させる。相関乗算回路２２は第７位相検出信号Ｐ７と相関可変遅延回路２７で遅延された第７位相検出信号Ｐ７を乗算して乗算信号を生成し、平均化回路２３は乗算回路から入力される乗算信号を平均化した自己相関値R(k´peak)を示す相関信号を出力する。
【００７０】
第２自己相関値比較回路２８は、自己相関値R(k´peak)を可変の第２自己相関値しきい値Ｒｅｆ２と比較し、比較結果を示す比較結果信号を、利得決定回路３５に出力する。第２自己相関値しきい値Ｒｅｆ２は限りなくゼロに近い値、すなわち略ゼロであり、自己相関値R(kpeak)が第２自己相関値しきい値Ｒｅｆ２を下回ったときに、第２自己相関値比較回路２８は、自己相関値R(kpeak)がゼロであると判定する。
【００７１】
利得決定回路３５は、適応積分回路３３と、適応増幅回路３４と、重付回路３６とを有する。適応積分回路３３及び適応増幅回路３４は、既に説明しているので、ここでは詳細な説明は省略する。重付回路３６は、第１自己相関回路２４から入力される自己相関値R(kpeak)と、第２自己相関回路２５から入力される自己相関値R(k´peak)とを重み付け加算して重み付け自己相関値RW(kpeak)を生成する。重付回路３６が重み付け加算するときに使用する重み付け量は、変更可能である。
【００７２】
利得決定回路３５は、クロック生成回路４が動作を開始すると、信号増幅回路１２の利得ＫGAINをゼロから徐々に増加させる。第１自己相関回路２４は、自己相関値R(kpeak)が第１自己相関値しきい値Ｒｅｆ１を下回ると、自己相関値R(kpeak)がゼロであると判定して、自己相関値R(kpeak)がゼロであることを示す第１ゼロ判定信号を利得決定回路３５に出力する。第２自己相関回路２５は、自己相関値R(kpeak)が第２自己相関値しきい値Ｒｅｆ２を下回ると、自己相関値R(kpeak)がゼロであると判定して、自己相関値R(kpeak)がゼロであることを示す第２ゼロ判定信号を利得決定回路３５に出力する。利得決定回路３５は、第１ゼロ判定信号及び第２ゼロ判定信号の双方が入力されると、信号増幅回路１２の利得を制御するＫGAINを保持する。以降、第１自己相関回路２４および第２自己相関回路２５が、第１ゼロ判定信号および第２ゼロ判定信号出力を解除するまで、（自己相関値R(kpeak)が自己相関値しきい値Ｒｅｆ０またはＲｅｆ１を上回るまで）、利得決定回路３５は、保持したＫGAINの値を出力し続ける。
【００７３】
（第４実施形態に係るクロック生成回路の作用効果）
クロック生成回路４では、設定遅延量が異なる２つの自己相関回路により演算された自己相関値を動作環境に応じて適時調整した重み付けした重み付け自己相関値を使用することで、ＣＤＲ回路１５の起動速度が改善される。
【００７４】
（実施形態に係るクロック生成回路の構成及び機能）
図１１は、実施形態に係るクロック生成回路を使用する通信システムの回路ブロック図である。
【００７５】
通信システム５は、送信回路９０１と、伝送路９０２と、受信回路９０６及び中央処理装置（Central Processing Unit、ＣＰＵ）であるロジック回路９０４を有する受信装置９０５とを有する。送信回路９０１、伝送路９０２及びロジック回路９０４は、既に説明したので、ここでは詳細な説明は省略する。ロジック回路９０４は受信回路によって受信された受信信号に応じた情報処理を実行する情報処理回路であり、受信装置９０５は受信信号に応じて種々の情報を処理する情報処理装置である。
【００７６】
受信回路９０６は、送信回路９０１から伝送路９０２を介して受信したシリアルデータをパラレルデータに変換するシリアル・パラレル変換回路である。第１判定回路９１１及び第２判定回路９１２のそれぞれは、シリアル入力される受信信号をクロックでサンプリングしてデータに対応する信号値を決定し、決定した信号値を示すデータ信号をシリアル出力する。第１デマルチプレクサ９１３は、シリアル入力されるデータ信号を位相検出回路１１にパラレル出力する。第２デマルチプレクサ９１４は、シリアル入力されるデータ信号を位相検出回路１１及びロジック回路９０４にパラレル出力する。受信回路９０６は、クロック生成回路１がＣＤＲ回路９１５の代わりに配置されることが受信回路９０３と相違する。クロック生成回路１以外の受信回路９０６の構成要素の構成及び機能は、同一符号が付された受信回路９０３の構成要素の構成及び機能と同様なので、ここでは詳細な説明は省略する。
【００７７】
位相インタポレータ１４は、位相オフセット回路１４１、第１位相インタポレータ１４２及び第２位相インタポレータ１４３とを含む。位相オフセット回路１４１、第１位相インタポレータ１４２及び第２位相インタポレータ１４３のそれぞれは、位相オフセット回路９２３、第１位相インタポレータ９２４及び第２位相インタポレータ９２５のそれぞれと同様な構成及び機能を有する。
【符号の説明】
【００７８】
１〜４    クロック生成回路
１０、１５    ＣＤＲ回路
１１    位相検出回路
１２    信号増幅回路
１３    ループフィルタ
１４    位相インタポレータ
２０    自己相関回路
３０    利得調整回路
４０    遅延量決定回路
４１    可変遅延回路
４２    乗算回路
４３    第１増幅回路
４４    積分回路
４５    第２増幅回路
【図１】
2018125813.tif 000004
【図２】
2018125813.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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