(57)【要約】【課題】パワーチップ両端に発生するサージ電圧が過大に発生しないようにすることができる半導体モジュールを提供する。【解決手段】半導体モジュールは、パワー端子ＮＵＵ，ＮＵＶ，ＮＵＷ，ＮＬＵ，ＮＬＶ，ＮＬＷが配置されている位置と、ＨＶＩＣ２、ＬＶＩＣ３が配置されている位置の間にダイパッドエリアＡＲを含む。ダイパッドエリアＡＲ内のＨＶＩＣ２、ＬＶＩＣ３よりもパワー端子ＮＵＵ，ＮＵＶ，ＮＵＷ，ＮＬＵ，ＮＬＶ，ＮＬＷに近い位置に、ＲＣ−ＩＧＢＴ１０ＵＵ，１０ＵＶ，１０ＵＷ，１０ＬＵ，１０ＬＶ，１０ＬＷが配置される。【選択図】図３
2018010982.tif 000002
【特許請求の範囲】
【請求項１】
半導体モジュールであって、
ＲＣ−ＩＧＢＴと、
制御ＩＣと、
パワー端子と、
前記ＲＣ−ＩＧＢＴ内のＩＧＢＴのゲートと前記制御ＩＣとを接続するゲートワイヤと、
前記ＲＣ−ＩＧＢＴ内のＩＧＢＴのエミッタと前記パワー端子とを接続するエミッタワイヤとを備え、
前記半導体モジュールは、
前記パワー端子が配置されている位置と、前記制御ＩＣが配置されている位置の間にダイパッドエリアを含み、前記ダイパッドエリア内の前記制御ＩＣよりも前記パワー端子に近い位置に、前記ＲＣ−ＩＧＢＴが配置される、半導体モジュール。
【請求項２】
前記ダイパッドエリアは矩形であり、前記ダイパッドエリア内の前記制御ＩＣに最も近い辺を第１の辺、前記第１の辺に対向する辺を第２の辺としたときに、
前記第１の辺および前記第２の辺に垂直な方向において、前記第１の辺よりも前記第２の辺に近い位置に前記ＲＣ−ＩＧＢＴが配置される、請求項１記載の半導体モジュール。
【請求項３】
前記半導体モジュールは、
３相インバータを構成する複数個の前記ＲＣ−ＩＧＢＴを備え、
前記複数個のＲＣ−ＩＧＢＴが、前記第２の辺に沿って一列に配置される、請求項２記載の半導体モジュール。
【請求項４】
半導体モジュールであって、
３相インバータを構成する複数個のＲＣ−ＩＧＢＴと、
少なくとも１つの制御ＩＣと、
パワー端子と、
前記ＲＣ−ＩＧＢＴ内のＩＧＢＴのゲートと前記制御ＩＣとを接続するゲートワイヤと、
前記ＲＣ−ＩＧＢＴ内のＩＧＢＴのエミッタと前記パワー端子とを接続するエミッタワイヤとを備え、
前記半導体モジュールは、
前記パワー端子が配置されている位置と、前記制御ＩＣが配置されている位置の間に矩形のダイパッドエリアを含み、前記ダイパッドエリア内の前記制御ＩＣに最も近い辺を第１の辺、前記第１の辺に対向する辺を第２の辺としたときに、
前記ダイパッドエリア内において、各相の上アーム用のＲＣ−ＩＧＢＴと下アーム用のＲＣ−ＩＧＢＴのうちの一方が、前記第１の辺に垂直な方向において、前記第２の辺よりも前記第１の辺に近い位置に配置され、他方が、前記垂直な方向において前記第１の辺よりも前記第２の辺に近い位置に配置される、半導体モジュール。
【請求項５】
前記複数個のＲＣ−ＩＧＢＴが、前記第１の辺に平行な方向に沿って千鳥状に配置される、請求項４記載の半導体モジュール。
【請求項６】
半導体モジュールであって、
３相インバータを構成する複数個のＲＣ−ＩＧＢＴと、
少なくとも１つの制御ＩＣと、
パワー端子と、
前記ＲＣ−ＩＧＢＴ内のＩＧＢＴのゲートと前記制御ＩＣとを接続するゲートワイヤと、
前記ＲＣ−ＩＧＢＴ内のＩＧＢＴのエミッタと前記パワー端子とを接続するエミッタワイヤとを備え、
前記半導体モジュールは、
前記パワー端子が配置されている位置と、前記制御ＩＣが配置されている位置の間に矩形のダイパッドエリアを含み、前記ダイパッドエリア内の前記制御ＩＣに最も近い辺を第１の辺、前記第１の辺に対向する辺を第２の辺としたときに、
前記ダイパッドエリアにおいて、２つの相の上アーム用のＲＣ−ＩＧＢＴと下アーム用のＲＣ−ＩＧＢＴのうちの一方が、前記第１の辺に垂直な方向において、前記第２の辺よりも前記第１の辺に近い位置に配置され、他方が、前記第１の辺に垂直な方向において、前記第１の辺よりも前記第２の辺に近い位置に配置され、
１つの相の上アーム用のＲＣ−ＩＧＢＴと下アーム用のＲＣ−ＩＧＢＴのうちの両方が、前記第１の辺に垂直な方向において、前記第１の辺と前記第２の辺との間の略中央の位置に配置される、半導体モジュール。
【請求項７】
前記ダイパッドエリアは、前記第１の辺の方向において第１のエリアと第２のエリアに分割され、
前記第１のエリアに、上アーム用の３個のＲＣ−ＩＧＢＴが配置され、前記第２のエリアに下アーム用の３個のＲＣ−ＩＧＢＴが配置される、請求項６記載の半導体モジュール。
【請求項８】
前記第１のエリアにおいて、上アーム用の３個のＲＣ−ＩＧＢＴが階段状に配置され、前記第２のエリアにおいて、下アーム用の３個のＲＣ−ＩＧＢＴが階段状に配置される、請求項７記載の半導体モジュール。
【請求項９】
前記半導体モジュールは、さらに、
コンバータと、
ブレーキ回路の一部の構成要素を備える、請求項１記載の半導体モジュール。
【請求項１０】
前記半導体モジュールは、さらに、
前記コンバータから供給される電力の力率を高めるＰＦＣ回路を備える、請求項９記載の半導体モジュール。
【請求項１１】
前記制御ＩＣは、上アームのＲＣ−ＩＧＢＴを制御するハイサイド制御回路と、下アームのＲＣ−ＩＧＢＴを制御するロウサイド制御回路とを含み、
前記半導体モジュールは、さらに、
前記ハイサイド制御回路に電力を供給するブートストラップ回路を備える、請求項１記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュールに関する。
【背景技術】
【０００２】
従来より、電力半導体素子としてのフリーホイールダイオード（以下、ＦＷＤ）をチップ内に内蔵したＲＣ−ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）と、制御ＩＣとを含むトランスファーモールド型ＩＰＭ（Intelligent Power Module）が知られている（たとえば、特許文献１を参照）。
【０００３】
ＲＣ−ＩＧＢＴを使用することによって、一般的なＩＧＢＴをインバータ用途で使用する際に必要であったフリーホイールダイオードを別途搭載しなくてもよい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１３５９０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、トランスファーモールド型ＩＰＭの外形を統一する必要性から、平面視において、一般的な１チップ化されていないＩＧＢＴとＦＷＤを使用するトランスファーモールド型ＩＰＭと同等のパッドサイズとする必要がある。
【０００６】
さらに、ＲＣ−ＩＧＢＴ搭載トランスファーモールド型ＩＰＭにおいては、平面視において、ＲＣ−ＩＧＢＴの搭載位置は考慮されておらず、上述の一般的なＩＧＢＴとＦＷＤを使用するトランスファーモールド型ＩＰＭにおけるＩＧＢＴ搭載位置と同等の箇所に搭載されていた。
【０００７】
これにより、ＲＣ−ＩＧＢＴから出力端子までのエミッタワイヤが比較的長いループ長で打たれるため、パッケージ内部の配線インダクタンスが大きくなりパワーチップ両端に発生するサージ電圧が過大に発生するおそれがある。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、パワーチップ両端に発生するサージ電圧が過大に発生しないようにすることができる半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体モジュールは、ＲＣ−ＩＧＢＴと、制御ＩＣと、パワー端子と、ＲＣ−ＩＧＢＴ内のＩＧＢＴのゲートと制御ＩＣとを接続するゲートワイヤと、ＲＣ−ＩＧＢＴ内のＩＧＢＴのエミッタとパワー端子とを接続するエミッタワイヤとを備える。半導体モジュールは、パワー端子が配置されている位置と、制御ＩＣが配置されている位置の間にダイパッドエリアを含む。ダイパッドエリア内の制御ＩＣよりもパワー端子に近い位置に、ＲＣ−ＩＧＢＴが配置される。
【発明の効果】
【００１０】
本発明によれば、ダイパッドエリア内の制御ＩＣよりもパワー端子に近い位置に、ＲＣ−ＩＧＢＴが配置されるので、エミッタワイヤの配線を短くできるので、パワーチップ両端に発生するサージ電圧が過大に発生しないようにすることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１のトランスファーモールド型ＩＰＭの外形を表わす図である。
【図２】実施の形態１におけるトランスファーモールド型ＩＰＭに含まれる構成を表わす図である。
【図３】従来のトランスファーモールド型ＩＰＭのレイアウトの一部を表わす図である。
【図４】実施の形態１のトランスファーモールド型ＩＰＭのレイアウトの一部を表わす図である。
【図５】実施の形態２のトランスファーモールド型ＩＰＭのレイアウトを表わす図である。
【図６】実施の形態３のトランスファーモールド型ＩＰＭのレイアウトを表わす図である。
【図７】実施の形態４におけるトランスファーモールド型ＩＰＭに含まれる構成を表わす図である。
【図８】実施の形態４のトランスファーモールド型ＩＰＭのレイアウトの一部を表わす図である。
【図９】実施の形態５におけるトランスファーモールド型ＩＰＭに含まれる構成を表わす図である。
【図１０】実施の形態５のトランスファーモールド型ＩＰＭのレイアウトの一部を表わす図である。
【図１１】実施の形態６におけるトランスファーモールド型ＩＰＭに含まれる構成を表わす図である。
【図１２】実施の形態６のトランスファーモールド型ＩＰＭのレイアウトの一部を表わす図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図面を用いて説明する。
実施の形態１．
図１は、実施の形態１のトランスファーモールド型ＩＰＭの外形を表わす図である。
【００１３】
トランスファーモールド型ＩＰＭは、少なくとも制御ＩＣおよび複数のパワーチップを備える。トランスファーモールド型ＩＰＭ内の半導体素子は、トランスファーモールド法によって、モールド樹脂で封止されている。
【００１４】
図２は、実施の形態１におけるトランスファーモールド型ＩＰＭに含まれる構成を表わす図である。
【００１５】
トランスファーモールド型ＩＰＭは、３相インバータＩＶと、ＨＶＩＣ（High Voltage Integrated Circuit）（制御ＩＣ）２と、ＬＶＩＣ（Low Voltage Integrated Circuit）（制御ＩＣ）３とを備える。
【００１６】
トランスファーモールド型ＩＰＭは、３相誘導モータＭＴと接続する。
３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。具体的に、３相誘導モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの回りに回転磁界を発生させる。
【００１７】
３相インバータＩＶは、入力される直流電力を交流電力に変換する。
３相インバータＩＶは、正の電圧線ＰＬと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）の端子との間にＩＧＢＴ４ＵＵ，４ＵＶ，４ＵＷとＦＷＤ５ＵＵ，ＵＶ，ＵＷが逆並列に接続され、かつ、３相誘導モータＭＴの各相の端子と負の電圧線ＮＬとの間にＩＧＢＴ４ＬＵ，４ＬＶ，４ＬＷとＦＷＤ５ＬＵ，ＬＶ，ＬＷが逆並列に接続されている。
【００１８】
ＩＧＢＴ４ＵＵ，４ＵＶ，４ＵＷのエミッタおよびＦＷＤ５ＵＵ，５ＵＶ，５ＵＷのアノードは、パワー端子ＮＵＵ，ＮＵＶ，ＮＵＷに接続される。パワー端子ＮＵＵ，ＮＵＶ，ＮＵＷは、３相インバータＩＶのＵ相，Ｖ相，Ｗ相の出力端子である。
【００１９】
ＩＧＢＴ４ＬＵ，４ＬＶ，４ＬＷのエミッタおよびＦＷＤ５ＬＵ，５ＬＶ，５ＬＷのアノードは、パワー端子ＮＬＵ，ＮＬＶ，ＮＬＷに接続される。パワー端子ＮＬＵ，ＮＬＶ，ＮＬＷは、負の電圧線ＮＬに接続される電圧入力端子である。
【００２０】
ＩＧＢＴ４ＵＵ，４ＵＶ，４ＵＷのゲートは、ＨＶＩＣ２と接続する。ＨＶＩＣ２は、ハイサイド制御回路である。ＨＶＩＣ２は、トランスファーモールド型ＩＰＭの外部から入力される駆動制御信号に基づいて、ＩＧＢＴ４ＵＵ，４ＵＶ，４ＵＷを駆動するための駆動信号を生成して、ＩＧＢＴ４ＵＵ，４ＵＶ，４ＵＷのゲートに印加する。ＨＶＩＣ２は、例えば、１０００（Ｖ）以上の電圧を取り扱うことができる高耐圧なＩＣである。
【００２１】
ＩＧＢＴ４ＬＵ，４ＬＶ，４ＬＷのゲートは、ＬＶＩＣ３と接続する。ＬＶＩＣ３は、ロウサイド制御回路である。ＬＶＩＣ３は、トランスファーモールド型ＩＰＭの外部から入力される駆動制御信号に基づいて、ＩＧＢＴ４ＬＵ，４ＬＶ，４ＬＷを駆動するための駆動信号を生成して、ＩＧＢＴ４ＬＵ，４ＬＶ，４ＬＷのゲートに印加する。ＬＶＩＣ３は、ＨＶＩＣ２が扱う電圧より低い電圧を取り扱う。
【００２２】
図３は、従来のトランスファーモールド型ＩＰＭのレイアウトの一部を表わす図である。
【００２３】
図３に示すように、基板上のパワー端子ＮＵＵ，ＮＵＶ，ＮＵＷ，ＮＬＵ，ＮＬＶ，ＮＬＷの位置、ＨＶＩＣ２の位置、ＬＶＩＣ３の位置との間に矩形のダイパッドエリアＡＲが存在する。
【００２４】
ダイパッドエリアＡＲ内のＨＶＩＣ２およびＬＶＩＣ３に最も近い辺を第１の辺Ｌ１とし、第１の辺に対向する辺を第２の辺とし、第１の辺および第２の辺と垂直な辺を第３の辺Ｌ３、第４の辺Ｌ４とする。第１の辺Ｌ１および第２の辺Ｌ２が伸びる方向をＸ方向、第３の辺Ｌ３および第４の辺Ｌ４が伸びる方向をＹ方向とする。
【００２５】
ダイパッドエリアＡＲ内の第１の辺Ｌ１に近い位置にＩＧＢＴ４ＵＵ，４ＵＶ，４ＵＷ，４ＬＵ，４ＬＶ，４ＬＷが配置される。ダイパッドエリア内ＡＲ内の第２の辺Ｌ２に近い位置にＦＷＬ４ＵＵ，４ＵＶ，４ＵＷ，４ＬＵ，４ＬＶ，４ＬＷが配置される。
【００２６】
ＩＧＢＴ４ＵＵのゲートと、ＨＶＩＣ２とがゲートワイヤＧＵＵによって接続される。ＩＧＢＴ４ＵＶのゲートと、ＨＶＩＣ２とがゲートワイヤＧＵＶによって接続される。ＩＧＢＴ４ＵＷのゲートと、ＨＶＩＣ２とがゲートワイヤＧＵＷによって接続される。ＩＧＢＴ４ＬＵのゲートと、ＬＶＩＣ３とがゲートワイヤＧＬＵによって接続される。ＩＧＢＴ４ＬＶのゲートと、ＬＶＩＣ３とがゲートワイヤＧＬＶによって接続される。ＩＧＢＴ４ＬＷのゲートと、ＬＶＩＣ３とがゲートワイヤＧＬＷによって接続される。
【００２７】
ＩＧＢＴ４ＵＵのエミッタと、ＦＷＤ５ＵＵのアノードとがエミッタワイヤＥＵＵ１によって接続される。ＦＷＤ５ＵＵのアノードと、パワー端子ＮＵＵがエミッタワイヤＥＵＵ２によって接続される。ＩＧＢＴ４ＵＶのエミッタと、ＦＷＤ５ＵＶのアノードとがエミッタワイヤＥＵＶ１によって接続される。ＦＷＤ５ＵＶのアノードと、パワー端子ＮＵＶがエミッタワイヤＥＵＶ２によって接続される。ＩＧＢＴ４ＵＷのエミッタと、ＦＷＤ５ＵＷのアノードとがエミッタワイヤＥＵＷ１によって接続される。ＦＷＤ５ＵＷのアノードと、パワー端子ＮＵＷがエミッタワイヤＥＵＷ２によって接続される。ＩＧＢＴ４ＬＵのエミッタと、ＦＷＤ５ＬＵのアノードとがエミッタワイヤＥＬＵ１によって接続される。ＦＷＤ５ＬＵのアノードと、パワー端子ＮＬＵがエミッタワイヤＥＬＵ２によって接続される。ＩＧＢＴ４ＬＶのエミッタと、ＦＷＤ５ＬＶのアノードとがエミッタワイヤＥＬＶ１によって接続される。ＦＷＤ５ＬＶのアノードと、パワー端子ＮＬＶがエミッタワイヤＥＬＶ２によって接続される。ＩＧＢＴ４ＬＷのエミッタと、ＦＷＤ５ＬＷのアノードとがエミッタワイヤＥＬＷ１によって接続される。ＦＷＤ５ＬＷのアノードと、パワー端子ＮＬＷがエミッタワイヤＥＬＷ２によって接続される。
【００２８】
図４は、実施の形態１のトランスファーモールド型ＩＰＭのレイアウトの一部を表わす図である。
【００２９】
ＲＣ−ＩＧＢＴ１０ＵＵは、ＩＧＢＴ４ＵＵとＦＷＤ５ＵＵとが一体化（１チップ化）されたチップである。ＲＣ−ＩＧＢＴ１０ＵＶは、ＩＧＢＴ４ＵＶとＦＷＤ５ＵＶとが一体化（１チップ化）されたチップである。ＲＣ−ＩＧＢＴ１０ＵＷは、ＩＧＢＴ４ＵＷとＦＷＤ５ＵＷとが一体化（１チップ化）されたチップである。ＲＣ−ＩＧＢＴ１０ＬＵは、ＩＧＢＴ４ＬＵとＦＷＤ５ＬＵとが一体化（１チップ化）されたチップである。ＲＣ−ＩＧＢＴ１０ＬＶは、ＩＧＢＴ４ＬＶとＦＷＤ５ＬＶとが一体化（１チップ化）されたチップである。ＲＣ−ＩＧＢＴ１０ＬＷは、ＩＧＢＴ４ＬＷとＦＷＤ５ＬＷとが一体化（１チップ化）されたチップである。
【００３０】
従来のレイアウトと同様に、基板上のダイパッドエリアＡＲにＲＣ−ＩＧＢＴ１０ＵＵ，１０ＵＶ，１０ＵＷ，１０ＬＵ，１０ＬＶ，１０ＬＷが配置される。
【００３１】
実施の形態１では、ＲＣ−ＩＧＢＴ１０ＵＵ，１０ＵＶ，１０ＵＷ，１０ＬＵ，１０ＬＶ，１０ＬＷは、ＨＶＩＣ２、ＬＶＩＣ３よりもパワー端子ＮＵＵ，ＮＵＶ，ＮＵＷ，ＮＬＵ，ＮＬＶ，ＮＬＷに近い位置、具体的には、Ｙ方向において第１の辺Ｌ１よりも第２の辺Ｌ２に近い位置に配置される。
【００３２】
好ましくは、ＲＣ−ＩＧＢＴ１０ＵＵ，１０ＵＶ，１０ＵＷ，１０ＬＵ，１０ＬＶ，１０ＬＷは、Ｙ方向において第１の辺Ｌ１よりも第２の辺Ｌ２に近い位置に配置される。より好ましくは、図４に示すように、ＲＣ−ＩＧＢＴ１０ＵＵ，１０ＵＶ，１０ＵＷ，１０ＬＵ，１０ＬＶ，１０ＬＷは、第２の辺Ｌ２に沿って一列に配置される。
【００３３】
ＨＶＩＣ２は、ゲートワイヤＧＵＵによってＲＣ−ＩＧＢＴ１０ＵＵ内のＩＧＢＴのゲートと接続される。ＨＶＩＣ２は、ゲートワイヤＧＵＶによってＲＣ−ＩＧＢＴ１０ＵＶ内のＩＧＢＴのゲートと接続される。ＨＶＩＣ２は、ゲートワイヤＧＵＷによってＲＣ−ＩＧＢＴ１０ＵＷ内のＩＧＢＴのゲートと接続される。ＬＶＩＣ３は、ゲートワイヤＧＬＵによってＲＣ−ＩＧＢＴ１０ＬＵ内のＩＧＢＴのゲートと接続される。ＬＶＩＣ３は、ゲートワイヤＧＬＶによってＲＣ−ＩＧＢＴ１０ＬＶ内のＩＧＢＴのゲートと接続される。ＬＶＩＣ３は、ゲートワイヤＧＬＷによってＲＣ−ＩＧＢＴ１０ＬＷ内のＩＧＢＴのゲートと接続される。
【００３４】
ＲＣ−ＩＧＢＴ１０ＵＵ内のＩＧＢＴのエミッタは、エミッタワイヤＥＵＵによって、パワー端子ＮＵＵと接続される。ＲＣ−ＩＧＢＴ１０ＵＶ内のＩＧＢＴのエミッタは、エミッタワイヤＥＵＶによって、パワー端子ＮＵＶと接続される。ＲＣ−ＩＧＢＴ１０ＵＷ内のＩＧＢＴのエミッタは、エミッタワイヤＥＵＷによって、パワー端子ＮＵＷと接続される。ＲＣ−ＩＧＢＴ１０ＬＵ内のＩＧＢＴのエミッタは、エミッタワイヤＥＬＵによって、パワー端子ＮＬＵと接続される。ＲＣ−ＩＧＢＴ１０ＬＶ内のＩＧＢＴのエミッタは、エミッタワイヤＥＬＶによって、パワー端子ＮＬＶと接続される。ＲＣ−ＩＧＢＴ１０ＬＷ内のＩＧＢＴのエミッタは、エミッタワイヤＥＬＷによって、パワー端子ＮＬＷと接続される。
【００３５】
以上のような構成によって、実施の形態１では、従来よりもエミッタワイヤの配線を短縮することができる。エミッタワイヤの配線を短縮することによって、内部インダクタンスを低減することができ、パワーチップ両端（ＩＧＢＴのコレクタ端子およびエミッタ端子）に発生するサージ電圧を抑制することができる。
【００３６】
なお、実施の形態１では、従来よりも、エミッタワイヤの配線が短縮するが、ゲートワイヤの配線が長くなる。これによって、ゲートワイヤのインダクタンスが増加するが、ゲートワイヤは、主電流経路ではないので、インダクタンス増加による影響はない。
【００３７】
なお、ＲＣ−ＩＧＢＴとＦＷＤとが１チップ化されてない従来のトランスファーモールド型ＩＰＭにおいて、ＲＣ−ＩＧＢＴの位置とＦＷＤの位置を逆にした場合に、エミッタワイヤの配線を短縮することができる。しかしながら、ＩＧＢＴのゲートと、ＬＶＩＣおよびＨＶＩＣとを接続するゲートワイヤがエミッタワイヤと干渉しやすくなるという問題がある。これに対して、図４に示す本実施の形態のトランスファーモールド型ＩＰＭのレイアウトでは、このような問題が生じない。
【００３８】
なお、本実施の形態では、制御ＩＣは、ＨＶＩＣと、ＬＶＩＣの２つに分かれるものとした。その理由は、レイアウト設計および配線設計が容易になるためである。しかし、これに限定するものではない。ＨＶＩＣの機能とＬＶＩＣの機能を１つの制御ＩＣが有するものとしてもよい。１つにすることによって、上アームまたは下アームで誤動作が生じた場合に、一方のＩＣから他方のＩＣに通知するための手段を不要とすることができる。以下の実施の形態２〜５についても同様である。
【００３９】
実施の形態２．
図５は、実施の形態２のトランスファーモールド型ＩＰＭのレイアウトを表わす図である。
【００４０】
実施の形態２においても、実施の形態１と同様に、ダイパッドエリアＡＲに、ＲＣ−ＩＧＢＴ１０ＵＵ，１０ＵＶ，１０ＵＷ，１０ＬＵ，１０ＬＶ，１０ＬＷが配置される。
【００４１】
実施の形態２における、ＲＣ−ＩＧＢＴ１０ＵＵ，１０ＵＶ，１０ＵＷ，１０ＬＵ，１０ＬＶ，１０ＬＷと、ＨＶＩＣ２、ＬＶＩＣ３、およびパワー端子ＮＵＵ，ＮＵＶ，ＮＵＷ，ＮＬＵ，ＮＬＶ，ＮＬＷとの接続関係は、実施の形態１と同様である。
【００４２】
実施の形態２では、各相の上アームと下アームの２つのＲＣ−ＩＧＢＴのうち、一方がＹ方向において第１の辺Ｌ１よりも第２の辺Ｌ２に近い位置に配置され、他方がＹ方向において第２の辺Ｌ２よりも第１の辺Ｌ１に近い位置に配置される。
【００４３】
また、６つのＲＣ−ＩＧＢＴは、Ｘ方向に沿って千鳥状に配置される。すなわち、Ｘ方向において隣接する２つのＲＣ−ＩＧＢＴのうち、一方がＹ方向において第１の辺Ｌ１よりも第２の辺Ｌ２に近い位置に配置され、他方がＹ方向において第２の辺Ｌ２よりも第１の辺Ｌ１に近い位置に配置される。
【００４４】
図５の例について具体的に説明する。
Ｘ方向において、左側からＲＣ−ＩＧＢＴ１０ＵＵ，１０ＵＶ，１０ＵＷ，１０ＬＵ，１０ＬＶ，１０ＬＷの順に配置される。これらの６つのＲＣ−ＩＧＢＴは、Ｘ方向において千鳥状に配置される。すなわち、Ｙ方向において、左端のＲＣ−ＩＧＢＴ１０ＵＵが第１の辺Ｌ１に近い位置に配置される。ＲＣ−ＩＧＢＴ１０ＵＵに隣接するＲＣ−ＩＧＢＴ１０ＵＶが第２の辺Ｌ２に近い位置に配置される。ＲＣ−ＩＧＢＴ１０ＵＶに隣接するＲＣ−ＩＧＢＴ１０ＵＷが第１の辺Ｌ１に近い位置に配置される。ＲＣ−ＩＧＢＴ１０ＵＷに隣接するＲＣ−ＩＧＢＴ１０ＬＵが第２の辺Ｌ２に近い位置に配置される。ＲＣ−ＩＧＢＴ１０ＬＵに隣接するＲＣ−ＩＧＢＴ１０ＬＶが第１の辺Ｌ１に近い位置に配置される。ＲＣ−ＩＧＢＴ１０ＬＶに隣接するＲＣ−ＩＧＢＴ１０ＬＷが第２の辺Ｌ２に近い位置に配置される。
【００４５】
また、Ｕ相の上アームのＲＣ−ＩＧＢＴ１０ＵＵが第１の辺Ｌ１に近い位置に配置され、Ｕ相の下アームのＲＣ−ＩＧＢＴ１０ＬＵが第２の辺Ｌ２に近い位置に配置される。Ｖ相の上アームのＲＣ−ＩＧＢＴ１０ＵＶが第２の辺Ｌ２に近い位置に配置され、Ｖ相の下アームのＲＣ−ＩＧＢＴ１０ＬＶが第１の辺Ｌ１に近い位置に配置される。Ｗ相の上アームのＲＣ−ＩＧＢＴ１０ＵＷが第１の辺Ｌ１に近い位置に配置され、Ｗ相の下アームのＲＣ−ＩＧＢＴ１０ＬＷが第２の辺Ｌ２に近い位置に配置される。
【００４６】
以上のような構成によって、実施の形態２では、上アームまたは下アームのいずれか一方の素子のエミッタワイヤの配線が長い相は、上アームまたは下アームの他方の素子のエミッタワイヤの配線が短くなっており、３相インバータＩＶ全体として、従来のトランスファーモールド型ＩＰＭよりも、内部インダクタンスを低減することができ、パワーチップ両端に発生するサージ電圧を抑制することができる。
【００４７】
また、各相の上アームのエミッタワイヤと下アームのエミッタワイヤの合計を同じにすることができるので、各相のインダクタンスの差によって、３相インバータの性能が低下するのを防止することができる。
【００４８】
実施の形態３．
図６は、実施の形態３のトランスファーモールド型ＩＰＭのレイアウトを表わす図である。
【００４９】
実施の形態３においても、実施の形態１と同様に、ダイパッドエリアＡＲに、ＲＣ−ＩＧＢＴ１０ＵＵ，１０ＵＶ，１０ＵＷ，１０ＬＵ，１０ＬＶ，１０ＬＷが配置される。
【００５０】
実施の形態３における、ＲＣ−ＩＧＢＴ１０ＵＵ，１０ＵＶ，１０ＵＷ，１０ＬＵ，１０ＬＶ，１０ＬＷと、ＨＶＩＣ２、ＬＶＩＣ３、およびパワー端子ＮＵＵ，ＮＵＶ，ＮＵＷ，ＮＬＵ，ＮＬＶ，ＮＬＷとの接続関係は、実施の形態１と同様である。
【００５１】
実施の形態３では、３つ相のうち２つの相については、上アームと下アームの２つＲＣ−ＩＧＢＴのうち、一方がＹ方向において第１の辺Ｌ１よりも第２の辺Ｌ２に近い位置に配置され、他方がＹ方向において第２の辺Ｌ２よりも第１の辺Ｌ１に近い位置に配置される。３つの相のうち１つの相については、上アームと下アームの２つＲＣ−ＩＧＢＴの両方が、Ｙ方向において第１の辺Ｌ１と第２の辺Ｌ２の間の略中央の位置に配置される。
【００５２】
ダイパッドエリアＡＲは、Ｘ方向において２つの領域ＲＵとＲＬに分割される。領域ＲＵ、ＲＬにそれぞれ３つのＲＣ−ＩＧＢＴが配置される。
【００５３】
領域ＲＵにおいて、３つのＲＣ−ＩＧＢＴが階段状に配置される。すなわち、領域ＲＵに配置される３つのＲＣ−ＩＧＢＴのうち、領域ＲＵのＸ方向の一端に近い位置のＲＣ−ＩＧＢＴ（Ｒ（１）とする）は、Ｙ方向において第２の辺Ｌ２よりも第１の辺Ｌ１に近い位置に配置される。領域ＲＵのＸ方向の他端に近い位置のＲＣ−ＩＧＢＴ（Ｒ（２）とする）は、Ｙ方向において第１の辺Ｌ１よりも第２の辺Ｌ２に近い位置に配置される。Ｘ方向においてＲ（１）の位置とＲ（２）の位置の間に位置するＲＣ−ＩＧＢＴ（Ｒ（３）とする）は、Ｙ方向においてＲ（１）の位置とＲ（２）の位置の間の位置に配置される。
【００５４】
同様に、領域ＲＬにおいて、３つのＲＣ−ＩＧＢＴが階段状に配置される。すなわち、領域ＲＬに配置される３つのＲＣ−ＩＧＢＴのうち、領域ＲＬのＸ方向の一端に近い位置のＲＣ−ＩＧＢＴ（Ｒ（４）とする）は、Ｙ方向において第２の辺Ｌ２よりも第１の辺Ｌ１に近い位置に配置される。領域ＲＬのＸ方向の他端に近い位置のＲＣ−ＩＧＢＴ（Ｒ（５）とする）は、Ｙ方向において第１の辺Ｌ１よりも第２の辺Ｌ２に近い位置に配置される。Ｘ方向においてＲ（４）の位置とＲ（５）の位置の間に位置するＲＣ−ＩＧＢＴ（Ｒ（６）とする）は、Ｙ方向においてＲ（４）の位置とＲ（５）の位置の間の位置に配置される。
【００５５】
図６の例について具体的に説明する。
領域ＲＵ内に、Ｘ方向において、左側からＲＣ−ＩＧＢＴ１０ＵＵ，１０ＵＶ，１０ＵＷの順に階段状に配置される。すなわち、３つのＲＣ−ＩＧＢＴのうち、領域ＲＵのＸ方向の一端に近い位置のＲＣ−ＩＧＢＴ４ＵＵは、Ｙ方向において第２の辺Ｌ２よりも第１の辺Ｌ１に近い位置に配置される。領域ＲＵのＸ方向の他端に近い位置のＲＣ−ＩＧＢＴＵＷは、Ｙ方向において第１の辺Ｌ１よりも第２の辺Ｌ２に近い位置に配置される。Ｘ方向においてＲＣ−ＩＧＢＴ４ＵＵの位置とＲＣ−ＩＧＢＴＵＷの位置の間に位置するＲＣ−ＩＧＢＴＵＶは、Ｙ方向においてＲＣ−ＩＧＢＴ４ＵＵの位置とＲＣ−ＩＧＢＴＵＷの位置の間の位置に配置される。
【００５６】
領域ＲＬ内に、Ｘ方向において、左側からＲＣ−ＩＧＢＴ１０ＬＷ，１０ＬＶ，１０ＬＵの順に階段状に配置される。すなわち、３つのＲＣ−ＩＧＢＴのうち、領域ＲＬのＸ方向の一端に近い位置のＲＣ−ＩＧＢＴ４ＬＷは、Ｙ方向において第２の辺Ｌ２よりも第１の辺Ｌ１に近い位置に配置される。領域ＲＬのＸ方向の他端に近い位置のＲＣ−ＩＧＢＴＬＵは、Ｙ方向において第１の辺Ｌ１よりも第２の辺Ｌ２に近い位置に配置される。Ｘ方向においてＲＣ−ＩＧＢＴ４ＬＷの位置とＲＣ−ＩＧＢＴＬＵの位置の間に位置するＲＣ−ＩＧＢＴＬＶは、Ｙ方向においてＲＣ−ＩＧＢＴ４ＬＷの位置とＲＣ−ＩＧＢＴＬＵの位置の間の位置に配置される。
【００５７】
また、Ｕ相の上アームのＲＣ−ＩＧＢＴ１０ＵＵが第１の辺Ｌ１に近い位置に配置され、Ｕ相の下アームのＲＣ−ＩＧＢＴ１０ＬＵが第２の辺Ｌ２に近い位置に配置される。Ｖ相の上アームのＲＣ−ＩＧＢＴ１０ＵＶが第１の辺Ｌ１と第２の辺Ｌ２の間の略中央の位置に配置され、Ｖ相の下アームのＲＣ−ＩＧＢＴ１０ＬＶが第１の辺Ｌ１と第２の辺Ｌ２の間の略中央の位置に配置される。Ｗ相の上アームのＲＣ−ＩＧＢＴ１０ＵＷが第２の辺Ｌ２に近い位置に配置され、Ｗ相の下アームのＲＣ−ＩＧＢＴ１０ＬＷが第１の辺Ｌ１に近い位置に配置される。
【００５８】
以上のような構成によって、実施の形態３では、上アームまたは下アームのいずれか一方の素子のエミッタワイヤの配線が長い相は、上アームまたは下アームの他方の素子のエミッタワイヤの配線が短くなっているか、あるいは、上アームおよび下アーム両方の素子のエミッタワイヤの配線が長くならないようにしているので、３相インバータＩＶ全体として、従来のトランスファーモールド型ＩＰＭよりも、内部インダクタンスを低減することができ、パワーチップ両端に発生するサージ電圧を抑制することができる。また、実施の形態２と同様に、各相の上アームのエミッタワイヤと下アームのエミッタワイヤの合計を同じにすることができるので、各相のインダクタンスの差によって、３相インバータの性能が低下するのを防止することができる。
【００５９】
実施の形態４．
図７は、実施の形態４におけるトランスファーモールド型ＩＰＭに含まれる構成を表わす図である。
【００６０】
実施の形態４では、トランスファーモールド型ＩＰＭは、実施の形態１の構成に加えて、コンバータＣＶと、ブレーキ回路ＢＲの一部の構成（ＢＲＩとする）を備える。
【００６１】
コンバータＣＶは、ダイオードＤＲ１、ＤＲ２、ＤＳ１、ＤＳ２、ＤＴ１、ＤＴ２を備える。
【００６２】
ダイオードＤＲ１，ＤＳ１，ＤＴ１のそれぞれのカソードが正の電圧線ＰＬに共通に接続される。ダイオードＤＲ１，ＤＳ１，ＤＴ１のアノードと、ダイオードＤＲ２，ＤＳ２，ＤＴ２のカソードとが電気的に接続され、それらの接続点が、ＡＣ電源３０の入力端子ＩＲ，ＩＳ，ＩＴに接続される。ＡＣ電源３０の入力端子ＩＲ，ＩＳ，ＩＴには、Ｒ相、Ｓ相、Ｔ相の交流電圧が入力される。ダイオードＤＲ２，ＤＳ２，ＤＴ２のそれぞれのアノードが負の電圧線ＮＬに共通に接続される。
【００６３】
ブレーキ回路ＢＲは、ＩＧＢＴ２３と、ダイオード２４と、抵抗２５と、コンデンサ２２と、コイル２１とを備える。これらのうち、トランスファーモールド型ＩＰＭに内蔵される構成要素ＢＲＩは、ＩＧＢＴ２３と、ダイオード２４と、抵抗２５である。
【００６４】
ＩＧＢＴ２３のエミッタは、負の電圧線ＮＬに接続され、ＩＧＢＴ２３のコレクタは、ダイオード２４の一端および抵抗２５の一端と接続される。ＩＧＢＴ２３のゲートは、ＬＶＩＣ１２から駆動信号を受ける。
【００６５】
ダイオード２４の他端および抵抗２５の他端は、正の電圧線ＰＬに接続される。
正の電圧線ＰＬと負の電圧線ＮＬとの間にコンデンサ２２が配置される。
【００６６】
コイル２１は、正の電圧線ＰＬ上に配置される。コイル２１は、コンバータＣＶの出力ノードと、コンデンサ２２が正の電圧線ＰＬと接続するノードとの間に配置される。
【００６７】
ブレーキ回路ＢＲは、３相誘導モータＭＴを停止させるときに、電気制動をかけるための回路である。
【００６８】
図８は、実施の形態４のトランスファーモールド型ＩＰＭのレイアウトの一部を表わす図である。
【００６９】
図８に示すように、実施の形態１と同様に、３相インバータＩＶ、ＨＶＩＣ２、ＬＶＩＣ３が配置される。実施の形態４では、コンバータＣＶが配置される、コンバータＣＶと３相インバータＩＶの間にブレーキ回路ＢＲの一部の構成（ＢＲＩ）が配置される。さらに、ブレーキ回路ＢＲの一部の構成（ＢＲＩ）およびＨＶＩＣ２に隣接してＬＶＩＣ１２が配置される。
【００７０】
本実施の形態では、３相インバータＩＶ、ＨＶＩＣ２、ＬＶＩＣ２、およびパワー端子ＮＵＵ，ＮＵＶ，ＮＵＷ，ＮＬＵ，ＮＬＶ，ＮＬＷの配置が実施の形態１と同一なので、実施の形態１と同様の効果を得ることができる。
【００７１】
なお、本実施の形態のトランスファーモールド型ＩＰＭは、実施の形態１の構成に加えて、コンバータＣＶと、ブレーキ回路ＢＲの一部の構成（ＢＲＩとする）を備えるものとしたが、これに限定するものではない。トランスファーモールド型ＩＰＭは、実施の形態２または３の構成に加えて、コンバータＣＶと、ブレーキ回路ＢＲの一部の構成（ＢＲＩとする）を備えるものとしてもよい。
【００７２】
実施の形態５．
図９は、実施の形態５におけるトランスファーモールド型ＩＰＭに含まれる構成を表わす図である。
【００７３】
実施の形態５では、トランスファーモールド型ＩＰＭは、実施の形態４の構成に加えて、ＰＦＣ（Power Factor Correction）回路５１の構成を備える。
【００７４】
ＰＦＣ回路５１は、コンバータＣＶと、ブレーキ回路ＢＲとの間に配置される。
ＰＦＣ回路５１は、ＩＧＢＴ３１と、ダイオード３２とを備える。
【００７５】
ダイオード３２は、正の電圧線ＰＬと、負の電圧線ＮＬの間に配置される。ダイオード３２が正の電圧線ＰＬと接続するノードは、コイル２１の一端と接続する。
【００７６】
ＩＧＢＴ３１は、正の電圧線ＰＬ上に配置される。ＩＧＢＴ３１のコレクタは、コンバータＣＶの出力ノードと接続され、ＩＧＢＴ３１のエミッタは、ダイオード３２が正の電圧線ＰＬと接続するノードに接続される。ＩＧＢＴ３１のゲートは、ＨＶＩＣ１４から駆動信号を受ける。
【００７７】
ＰＦＣ回路５１は、コンバータＣＶで発生する高調波電流を抑制することによって、力率を改善する。つまり、ＰＦＣ５１回路は、ＡＣ電源電圧とコンバータＣＶを流れる電流の波形を合わせる、つまり電流を正弦波に近い波形とすることによって、力率を改善する。
【００７８】
ＰＦＣ回路５１が無い場合は、コンデンサのリプル電流によって、電流波形が高周波波形となるが、ＰＦＣ回路５１中のＩＧＢＴ３１をスイッチングさせることによって、電圧波形と周波数の近い正弦波の電流波形を作ることができる。これによってリプル電流によるノイズを低減することができる。
【００７９】
図１０は、実施の形態５のトランスファーモールド型ＩＰＭのレイアウトの一部を表わす図である。
【００８０】
図１０に示すように、実施の形態１と同様に、３相インバータＩＶ、ＨＶＩＣ２、ＬＶＩＣ３が配置される。実施の形態５では、コンバータＣＶが配置される、コンバータＣＶと３相インバータＩＶの間にブレーキ回路ＢＲの一部の構成（ＢＲＩ）およびＰＦＣ回路５１が配置される。さらに、ブレーキ回路ＢＲの一部の構成（ＢＲＩ）およびＨＶＩＣ２に隣接してＬＶＩＣ１２が配置される。
【００８１】
本実施の形態では、３相インバータＩＶ、ＨＶＩＣ２、ＬＶＩＣ２、およびパワー端子ＮＵＵ，ＮＵＶ，ＮＵＷ，ＮＬＵ，ＮＬＶ，ＮＬＷの配置が実施の形態１と同一なので、実施の形態と同様の効果を得ることができる。
【００８２】
さらに、本実施の形態では、ＰＦＣ回路によってノイズ低減が可能となり、基板設計を容易にすることができる。
【００８３】
なお、本実施の形態５のトランスファーモールド型ＩＰＭは、実施の形態４の構成に加えて、ＰＦＣ回路５１の構成を備えるものとしたが、これに限定するものではない。トランスファーモールド型ＩＰＭは、実施の形態２または３の構成に加えて、ＰＦＣ回路５１の構成を備えるものとしてもよい。
【００８４】
実施の形態６．
図１１は、実施の形態６におけるトランスファーモールド型ＩＰＭに含まれる構成を表わす図である。
【００８５】
実施の形態６では、トランスファーモールド型ＩＰＭは、実施の形態１の構成に加えて、ブートストラップ回路ＢＳＣを備える。
【００８６】
ブートストラップ回路ＢＳＣは、ブートストラップダイオード３２Ｕ，３２Ｖ，３２Ｗと、ブートストラップコンデンサ３３Ｕ，３３Ｖ，３３Ｗと、電流制限抵抗３１Ｕ，３１Ｖ，３１Ｗとを備える。
【００８７】
ＨＶＩＣ２のＶＢＵ端子は、ブートストラップコンデンサ３３Ｕの一方の端子と接続している。ＨＶＩＣ２のＶＳＵ端子は、ブートストラップコンデンサ３３Ｕの他方の端子、ＩＧＢＴ４ＵＵのエミッタ端子、およびＦＳＤ５ＵＵのアノードと接続する。ＨＶＩＣ２のＶＢＶ端子は、ブートストラップコンデンサ３３Ｖの一方の端子と接続している。ＨＶＩＣ２のＶＳＶ端子は、ブートストラップコンデンサ３３Ｖの他方の端子、ＩＧＢＴ４ＵＶのエミッタ端子、およびＦＳＤ５ＵＶのアノードと接続する。ＨＶＩＣ２のＶＢＷ端子は、ブートストラップコンデンサ３３Ｗの一方の端子と接続している。ブートストラップコンデンサ３３Ｗの他方の端子は、ＨＶＩＣ２のＶＳＷ端子に接続する。ＨＶＩＣ２のＶＳＶ端子は、ブートストラップコンデンサ３３Ｗの他方の端子、ＩＧＢＴ４ＵＷのエミッタ端子、およびＦＳＤ５ＵＷのアノードと接続する。
【００８８】
ＨＶＩＣ２のＣＵ端子は、ＩＧＢＴ４ＵＵのゲート端子と接続する。ＨＶＩＣ２のＣＶ端子は、ＩＧＢＴ４ＵＶのゲート端子と接続する。ＨＶＩＣ２のＣＷ端子は、ＩＧＢＴ４ＵＷのゲート端子と接続する。ＬＶＩＣ３のＣＵ端子は、ＩＧＢＴ４ＬＵのゲート端子と接続する。ＬＶＩＣ３のＣＶ端子は、ＩＧＢＴ４ＬＶのゲート端子と接続する。ＬＶＩＣ３のＣＷ端子は、ＩＧＢＴ４ＬＷのゲート端子と接続する。
【００８９】
ＨＶＩＣ２のグランド端子ＧおよびＬＶＩＣ３のグランド端子Ｇは、グランドに接続される。ＨＶＩＣ２のＶｃｃ端子ＶおよびＬＶＩＣ３のＶｃｃ端子Ｖは、共通の電源ＶＣＣに接続している。
【００９０】
ＨＶＩＣ２のＶｃｃ端子ＶとＶＢＵ端子との間に電流制限抵抗３１Ｕと、ブートストラップダイオード３２Ｕとが配置される。ＨＶＩＣ２のＶｃｃ端子ＶとＶＢＶ端子との間に電流制限抵抗３１Ｖと、ブートストラップダイオード３２Ｖとが配置される。ＨＶＩＣ２のＶｃｃ端子ＶとＶＢＷ端子との間に電流制限抵抗３１Ｗと、ブートストラップダイオード３２Ｗとが配置される。
【００９１】
図１２は、実施の形態６のトランスファーモールド型ＩＰＭのレイアウトの一部を表わす図である。
【００９２】
図１２に示すように、実施の形態１と同様に、３相インバータＩＶ、ＨＶＩＣ２、ＬＶＩＣ３が配置される。ただし、本実施の形態では、３相インバータＩＶが配置されるダイパッドエリアＡＲ１は、従来および実施の形態１〜５において、３相インバータＩＶが配置されるダイパッドエリアＡＲよりも小さい。
【００９３】
本実施の形態では、ダイパッドエリアＡＲ１を狭くすることによって、空きスペースができて他の部品が配置可能となったため、さらにブートストラップ回路ＢＳＣが配置される。
【００９４】
本実施の形態では、３相インバータＩＶ、ＨＶＩＣ２、ＬＶＩＣ２、およびパワー端子ＮＵＵ，ＮＵＶ，ＮＵＷ，ＮＬＵ，ＮＬＶ，ＮＬＷの配置が実施の形態１と同一なので、実施の形態１と同様の効果を得ることができる。
【００９５】
さらに、本実施の形態では、ブートストラップ回路を用いることにより、フローティング電源により、通常の３相インバータ駆動時に必要な４つの独立電源（上アームのＲＣ−ＩＧＢＴ駆動用３相分＋下アームのＲＣ−ＩＧＢＴ駆動用）を駆動用制御電源ＶＣＣ動作させることができる。本実施の形態では、従来は、外部に配線されていたブートストラップコンデンサなどをトランスファーモールド型ＩＰＭの空きスペースに内蔵することができる。これによって基板設計が容易になる。
【００９６】
なお、本実施の形態のトランスファーモールド型ＩＰＭは、実施の形態１の構成に加えて、ブートストラップ回路ＢＳＣを備えるものとしたが、これに限定するものではない。トランスファーモールド型ＩＰＭは、実施の形態２または３の構成に加えて、ブートストラップ回路ＢＳＣを備えるものとしてもよい。
【００９７】
また、本実施の形態のトランスファーモールド型ＩＰＭは、さらに、コンバータＣＶ、ブレーキ回路ＢＲの一部の構成（ＢＲＩ）、およびＰＦＣ回路５１のうちの１つまたは複数を備えるものとしてもよい。
【００９８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９９】
２，１４  ＨＶＩＣ、３，１２  ＬＶＩＣ、２１  コイル、２２  コンデンサ、２５  抵抗、３０  ＡＣ電源、３１Ｕ，３１Ｖ，３１Ｗ  電流制限抵抗、３２Ｕ，３２Ｖ，３２Ｗ  ブートストラップダイオード、３３Ｕ，３３Ｖ，３３Ｗ  ブートストラップコンデンサ、２３，３１，４ＵＵ，４ＵＶ，４ＵＷ，４ＬＵ，４ＬＶ，４ＬＷ  ＩＧＢＴ、５ＵＵ，５ＵＶ，５ＵＷ，５ＬＵ，５ＬＶ，５ＬＷ  ＦＷＤ、１０ＵＵ，１０ＵＶ，１０ＵＷ，１０ＬＵ，１０ＬＶ，１０ＬＷ  ＲＣ−ＩＧＢＴ、２４，３２，ＤＲ１，ＤＲ２，ＤＳ１，ＤＳ２，ＤＴ１，ＤＴ２  ダイオード、ＮＵＵ，ＮＵＶ，ＮＵＷ，ＮＬＵ，ＮＬＶ，ＮＬＷ  パワー端子、ＧＵＵ，ＧＵＶ，ＧＵＷ，ＧＬＵ，ＧＬＶ，ＧＬＷ  ゲートワイヤ、ＥＵＵ，ＥＵＶ，ＥＵＷ，ＥＬＵ，ＥＬＶ，ＥＬＷ，ＥＵＵ１，ＥＵＶ１，ＥＵＷ１，ＥＬＵ１，ＥＬＶ１，ＥＬＷ２，ＥＵＵ２，ＥＵＶ２，ＥＵＷ２，ＥＬＵ２，ＥＬＶ２，ＥＬＷ２  エミッタワイヤ、ＡＲ，ＡＲ１  ダイパッドエリア、Ｌ１，Ｌ２，Ｌ３，Ｌ４  ＡＲの辺、ＢＳＣ  ブートストラップ回路、ＭＴ  ３相誘導モータ。
【図１】
2018010982.tif 000003
【図２】
2018010982.tif 000004
【図３】
2018010982.tif 000005
【図４】
2018010982.tif 000006
【図５】
2018010982.tif 000007
【図６】
2018010982.tif 000008
【図７】
2018010982.tif 000009
【図８】
2018010982.tif 000010
【図９】
2018010982.tif 000011
【図１０】
2018010982.tif 000012
【図１１】
2018010982.tif 000013
【図１２】
2018010982.tif 000014