(57)【要約】【課題】メモリを効率的に使用してコストを削減することができるメモリ制御装置を提供する。【解決手段】内蔵メモリ制御回路３が、機能ブロックから、メモリ２の使い方を示す属性情報及びメモリ２の使用量情報を取得し、取得した属性情報及び使用量情報に基づいてメモリ２の領域を確保する。そして、当該機能ブロックからのアクセス要求に従ってメモリへのライト及びリード動作を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のアクセス要求元からメモリへのアクセスを制御するメモリ制御装置であって、
前記アクセス要求元から、前記メモリの使い方を示す属性情報を取得し、取得した前記属性情報に基づいて前記メモリの領域を確保し、当該アクセス要求元からのアクセス要求に従って前記メモリへのライト及びリード動作を行うメモリ制御部を有することを特徴とするメモリ制御装置。
【請求項２】
前記属性情報は、ライトした後に一度リードした前記メモリの領域は解放される使い方、又は、当該アクセス要求元からの前記メモリへのアクセスが終了したときに確保した領域が開放される使い方、のうちいずれかが指定されていることを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記メモリ制御部は、前記アクセス要求元から、前記メモリの使用量情報を取得し、前記使用量情報に基づく前記メモリの使用量が確保できた場合は、当該アクセス要求元にその旨の通知をすることを特徴とする請求項１または２に記載のメモリ制御装置。
【請求項４】
前記メモリは、複数のメモリが集合して構成されているものであることを特徴とする請求項１乃至３のうちいずれか一項に記載のメモリ制御装置。
【請求項５】
前記メモリと、前記複数のアクセス要求元となる複数の機能ブロックと、請求項１乃至４のうちいずれか一項に記載のメモリ制御装置と、を有することを特徴とする半導体集積回路。
【請求項６】
前記メモリ制御部は、前記アクセス要求元が前記メモリへライトしてからリードするまでの時間であるレイテンシ情報を更に取得し、
前記レイテンシ情報に指定された前記時間が所定値以上かつ以後に発生する他のアクセス要求元からのアクセス要求時の前記メモリの空き容量が所定量以下である場合は、前記メモリに確保された領域へライトしたデータを外部メモリに転送することを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
複数のアクセス要求元からメモリへのアクセスを制御するメモリ制御装置のメモリ制御方法であって、
前記アクセス要求元から、前記メモリの使い方を示す属性情報及び前記メモリの使用量情報を取得し、取得した前記属性情報及び前記使用量情報に基づいて前記メモリの領域を確保し、当該アクセス要求元からのアクセス要求に従って前記メモリへのライト及びリード動作を行うメモリ制御工程を有することを特徴とするメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御装置及び半導体集積回路に関する。
【背景技術】
【０００２】
基板やモジュール等を構成する複数のＬＳＩ（Large Scale Integration）等の半導体集積回路はそれぞれがメモリを有している。また、当該ＬＳＩ等においても内部の機能ブロック毎にメモリが設けられることが多い。
【０００３】
そして、それらのメモリは各ＬＳＩや各機能ブロック等の機能に合わせてラインバッファ、ＦＩＦＯ（First In First Out）等の様々な用途で使用されている。このようなメモリの容量は、基板やモジュールの面積、ＬＳＩにおいてはチップサイズ等に影響し、ひいては基板等のコストにも大きく影響を与える。
【０００４】
そのため、メモリを効率的に使用してメモリ容量を削減することが求められる。例えば機能ブロック毎にメモリが設けられた場合、メモリは常に１００％の容量が使用されることは少ない。そこで、複数の機能ブロックでメモリを共有して使用することでメモリ容量を削減することが考えられている。メモリの共有化としては例えば特許文献１に記載した方法がある。
【０００５】
しかしながら、特許文献１では、複数のＣＰＵにおける共有メモリへの競合制御が主眼であり、共有メモリを効率的に使用してコストを削減することについては何ら示唆されていない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明はかかる問題を解決することを目的としている。即ち、本発明は、例えば、メモリを効率的に使用してコストを削減することができるメモリ制御装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、複数のアクセス要求元からメモリへのアクセスを制御するメモリ制御装置であって、前記アクセス要求元から、前記メモリの使い方を示す属性情報を取得し、取得した前記属性情報に基づいて前記メモリの領域を確保し、当該アクセス要求元からのアクセス要求に従って前記メモリへのライト及びリード動作を行うメモリ制御部を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、複数のアクセス要求元から属性情報を取得することで、メモリを効率的に使用してコストを削減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態にかかるメモリ制御装置を有する半導体集積回路のブロック構成図である。
【図２】図１に示された半導体集積回路のメモリアクセス例の説明図である。
【図３】図１に示された半導体集積回路のＦＩＦＯ方式のメモリアクセスのタイミングチャートである。
【図４】図１に示されたメモリのユニット分割例の説明図である。
【図５】図１に示された半導体集積回路のランダムアクセス方式のメモリアクセスのタイミングチャートである。
【図６】図１に示された内部メモリ制御回路の動作のフローチャートである。
【図７】図１に示された内部メモリ制御回路の動作のフローチャートである。
【図８】本発明の第２の実施形態にかかる半導体集積回路の要部の概略構成図である。
【図９】図８に示されたメモリのユニットの使用状態の変化の説明図である。
【発明を実施するための形態】
【００１０】
（第１実施形態）
本発明の第１の実施形態にかかるメモリ制御装置を図１乃至図７を参照して説明する。本実施形態にかかるメモリ装置を有する半導体集積回路としてのＬＳＩ１は、図１に示したように、メモリ２と、内蔵メモリ制御回路３と、入力制御ブロック４と、画像処理ブロック５、６、７と、外部メモリ制御ブロック８と、通信制御ブロック９と、出力制御ブロック１０と、インターコネクトバス１１と、を有している。
【００１１】
なお、本実施形態では、画像処理ブロック５〜７で所定の画像処理を行うＬＳＩ１を例に説明するが、ＬＳＩ１の有する機能としては画像処理に限らないのはいうまでもない。例えば通信制御や暗号処理等種々の機能を有するＬＳＩに適用可能である。
【００１２】
メモリ２は、ＬＳＩ１内部に設けられ、入力制御ブロック４と、画像処理ブロック５、６、７と、通信制御ブロック９と、出力制御ブロック１０と、に共有される。メモリ２は、内蔵メモリ制御回路３によりリード及びライトの制御が行われる。
【００１３】
また、メモリ２は、本実施形態ではＳＲＡＭ（Static Random Access Memory）として説明するが、ＤＲＡＭ（Dynamic Random Access Memory）等他の方式のメモリであってもよい。または、リードライト及びランダムアクセス可能であれば不揮発性のメモリであってもよい。
【００１４】
メモリ制御装置としての内蔵メモリ制御回路３は、入力制御ブロック４、画像処理ブロック５、６、７、通信制御ブロック９、出力制御ブロックといった機能ブロック（アクセス要求元）からのアクセス要求に応じてメモリ２の領域を確保し、これらの機能ブロックからのリード及びライトの制御を行う。
【００１５】
入力制御ブロック４は、ＬＳＩ１に入力された画像データをキャプチャーして例えばＲＧＢ方式からＹＵＶ方式にデータを変換して、内蔵メモリ制御回路３にメモリ２の所定の領域にライトさせる。また、入力制御ブロック４は、当該画像データを画像処理ブロック５へ出力する。
【００１６】
画像処理ブロック５は、入力制御ブロック４から入力された画像データに対して拡大や縮小或いは変形等の処理を施し、内蔵メモリ制御回路３を介してメモリ２の所定の領域にライトさせる。また、画像処理ブロック５は、画像処理ブロック６、７、外部メモリ制御ブロック８、通信制御ブロック９、出力制御ブロック１０に対して必要に応じて処理後の画像データをインターコネクトバス１１を介して出力する。
【００１７】
画像処理ブロック６は、内蔵メモリ制御回路３にメモリ２から必要とする画像データをリードさせて、リードした画像データに対してＷＤＲ、γ補正、ノイズ除去等の処理を施す。そして処理後の画像データを内蔵メモリ制御回路３を介してメモリ２にライトさせる。また、画像処理ブロック６は、画像処理ブロック７、外部メモリ制御ブロック８、通信制御ブロック９、出力制御ブロック１０に対して必要に応じて処理後の画像データをインターコネクトバス１１を介して出力する。
【００１８】
画像処理ブロック７は、内蔵メモリ制御回路３にメモリ２から必要とする画像データをリードさせて、リードした画像データに対して圧縮や伸長等の処理を施す。そして処理後の画像データを内蔵メモリ制御回路３を介してメモリ２にライトさせる。また、画像処理ブロック７は、画像処理ブロック６、外部メモリ制御ブロック８、通信制御ブロック９、出力制御ブロック１０に対して必要に応じて処理後の画像データをインターコネクトバス１１を介して出力する。
【００１９】
なお、画像処理ブロック５〜７は、それぞれ別個の種類にかかる画像処理を実行してもよいし、例えば一つのアルゴリズムを分割して実行するような構成であってもよい。また、画像データの内容等によって全てのブロックで処理を実行せずに１又は２のブロックのみで処理を実行するようにしてもよい。
【００２０】
外部メモリ制御ブロック８は、画像処理ブロック５、６、７、通信制御ブロック９からインターコネクトバス１１を介しての要求に応じて外部メモリ２０に対して画像データのリード又はライトを行う。
【００２１】
通信制御ブロック９は、ＬＳＩ１の外部にある例えばＵＳＢ（Universal Serial Bus）、ＬＡＮ（Local Area Network）或いはＷｉ−Ｆｉ（登録商標）等の通信に関する機能を持ったＬＳＩ等と通信するためのブロックである。通信制御ブロック９は、画像処理ブロック５、６、７、外部メモリ制御ブロック８、出力制御ブロック１０とインターコネクトバス１１を介してデータの入出力を行う。
【００２２】
出力制御ブロック１０は、内蔵メモリ制御回路３にメモリ２から必要とする画像データをリードさせて、リードした画像データを画像出力として外部に出力する。また、出力制御ブロック１０は、画像処理ブロック５、６、７、外部メモリ制御ブロック８、通信制御ブロック９から必要に応じてインターコネクトバス１１を介して入力されたデータを外部に出力する。
【００２３】
インターコネクトバス１１は、画像処理ブロック５、６、７、外部メモリ制御ブロック８、通信制御ブロック９、出力制御ブロック１０を相互に接続する共通バスである。
【００２４】
ここで、メモリ２の領域について図１を参照して説明する。図１に示したメモリ２は、ブロックＲＡＭ（Ｂｌｏｃｋ  ＲＡＭ）として１面分、ラインバッファ（Ｌｉｎｅ  Ｂｕｆｆｅｒ）として２面分、ＦＩＦＯとして２面分の領域が確保されていることを示した例である。これらの領域は、入力制御ブロック４等の機能ブロックからの要求に応じて、当該機能ブロックのために内蔵メモリ制御回路３が確保したものである。
【００２５】
次に、メモリ領域の確保及びメモリアクセスについて図２乃至図５を参照して説明する。図２は、各機能ブロックと内蔵メモリ制御回路３とメモリ２との関係を示した図である。図３は、各機能ブロックと内蔵メモリ制御回路３とのインターフェースのタイミングチャートである。なお、図２は、機能ブロックとして画像処理ブロック５、６、７を例として記載しているが他の機能ブロックも同様である。
【００２６】
例えば画像処理ブロック５がメモリ２を使用する場合は、図３に示したように、内蔵メモリ制御回路３に対して要求信号及び要求データを出力する。内蔵メモリ制御回路３は、メモリ２に空き領域があり、画像処理ブロック５にメモリ２の使用を許可できると判断すれば、画像処理ブロック５に許可信号を出力して許可を与える。即ち、使用量情報に基づくメモリ２の使用量が確保できた場合は、当該機能ブロック（アクセス要求元）にその旨の通知をする。こうして、画像処理ブロック５は、メモリ２を使うことができるようになる。
【００２７】
機能ブロックから内蔵メモリ制御回路３に対して出力する要求データの内容としては、メモリ２の使い方を示す属性情報とメモリ２の使用量を示す使用量情報とが含まれている。
【００２８】
即ち、内蔵メモリ制御回路３は、機能ブロック（アクセス要求元）から、メモリ２の使い方を示す属性情報及びメモリ２の使用量情報を取得し、取得した属性情報及び使用量情報に基づいてメモリ２の領域を確保する。そして、当該機能ブロック（アクセス要求元）からのアクセス要求に従ってメモリ２へのライト及びリード動作を行うメモリ制御部として機能する。
【００２９】
属性情報には、ＦＩＦＯ形式かランダムアクセス形式かが指定される。ＦＩＦＯ形式とは、ライトしたデータは一度リードすると二度とリードすることがないという使い方であり、ライトした後に一度リードしたメモリ２の領域は解放される。ランダムアクセス形式とは、要求された領域を機能ブロックの要求が停止するまで確保し続ける使い方であり、当該機能ブロックからのメモリ２へのアクセスが終了したときに確保した領域が開放される。
【００３０】
ＦＩＦＯ形式が指定された場合は、内蔵メモリ制御回路３は、リードした後のメモリ領域は、当該機能ブロックがもう使わないと認識する。その領域は他の機能ブロックから要求が来たときに使えるようすることができる。
【００３１】
また、使用量情報は、本実施形態では、図４に示したように、メモリ２を複数のユニットに分割してユニット単位に指定するようにしている。なお、１ユニットの容量は機能ブロックから転送されるデータの量やメモリ２自体の構成等に基づいて適宜定めればよい。
【００３２】
図３は、画像処理ブロック５から属性情報として“ＦＩＦＯ方式”、使用量情報として“６ユニット”が指定された場合のタイミングチャートである。図３では、上述したように、まず、画像処理ブロック５から要求信号とともに要求データを内蔵メモリ制御回路３へ出力する。
【００３３】
そして、内蔵メモリ制御回路３が、要求信号に含まれる属性情報と使用量情報とに基づいて、メモリ２の空き領域から６ユニット分を確保できた場合は許可信号を当該機能ブロックに出力する。図３においては、図４に示したユニット１〜ユニット６までを確保したとする。
【００３４】
そして、許可信号を受信した画像処理ブロック５は、メモリ２へライトするデータを内蔵メモリ制御回路３へ出力する。内蔵メモリ制御回路３は、画像処理ブロック５から入力されたデータを画像処理ブロック５のために確保した領域であるユニット１〜６にライトする。なお、図３のライトデータ及びリードデータの数字はユニット番号である。
【００３５】
また、画像処理ブロック５はメモリ２へライトしたデータを必要に応じてリードする。リードされたユニットは、画像処理ブロック５において使用済みとして要求信号がアクティブであっても他の機能ブロックが使用できるように開放する。図３においては、時刻ｔ２でユニット１が解放され、時刻ｔ３でユニット２が解放される。
【００３６】
ここで、時刻ｔ２前の時刻ｔ１において、画像処理ブロック６から要求信号と要求データが内蔵メモリ制御回路３へ出力され、要求データの内容が属性情報として“ＦＩＦＯ方式”、使用量情報として“４ユニット”であったとする。この場合、図４に示したように、メモリ２は８ユニットであるので、内蔵メモリ制御回路３が要求信号を受信した時点では空き領域が２ユニット分しかなく画像処理ブロック６にメモリを割り当てることができない。
【００３７】
時刻ｔ２になると、ユニット１とユニット２が解放され４ユニット分（ユニット１、２、７、８）の空きが出来、内蔵メモリ制御回路３は画像処理ブロック６に対して許可信号を出力することが可能となる。したがって、画像処理ブロック６は、メモリ２に対してライトをすることができる。
【００３８】
図５は、ランダムアクセス方式のタイミングチャートである。図５においては属性情報がランダムアクセス方式に変更となる以外は図３の例と同じである。但し、リードアクセスはユニット番号順ではなくランダムにアクセス可能となる。
【００３９】
ランダムアクセス方式の場合、画像処理ブロック５からの要求信号がアクティブである間は、画像処理ブロック５のために確保した領域は使用できない。図５の場合、画像処理ブロック５からの要求信号がインアクティブとなる時刻ｔ４まではメモリ２の空き領域は２ユニット分しかない。そのため、時刻ｔ１で画像処理ブロック６が４ユニットの使用量を求めて要求信号を出力した場合、画像処理ブロック５からの要求信号がインアクティブとなる時刻ｔ４以後に許可信号が出力される。
【００４０】
以上のように、ＦＩＦＯ方式とランダムアクセス方式では、確保した領域の開放時期に差がある。ＦＩＦＯ方式は例えばラインバッファのようにライトしたデータをライトした順にリードして以後は使用しないような用途に好適である。ランダムアクセス方式は例えばブロックＲＡＭのように画像上に矩形範囲として規定された領域（ブロック）やその周囲を読み出す等のメモリ上ではライトした順にリードしないような用途に好適である。
【００４１】
なお、図３や図５の例では２つの機能ブロックとも同じ属性情報（ＦＩＦＯ方式やランダムアクセス方式）が指定されていたが、一方がＦＩＦＯ方式で他方がランダムアクセス方式といったように異なる属性情報を指定してもよい。
【００４２】
上述した内蔵メモリ制御回路３の動作（メモリ制御方法）を図６及び図７のフローチャートにまとめる。図６は、許可信号を出力する動作のフローチャートである。まず、機能ブロックから要求信号を受信したかを判断し（ステップＳ１１）、受信した場合は、要求データに含まれる使用量を確保できるか判断する（ステップＳ１２）。使用量が確保できる場合は許可信号を出力し（ステップＳ１３）、確保できない場合はステップＳ１２で待機する。
【００４３】
図７は、確保した領域（ユニット）の開放動作のフローチャートである。まず、ＦＩＦＯ方式か判断し（ステップＳ２１）、ＦＩＦＯ方式の場合はリード完了ユニットが有るか判断する（ステップＳ２２）。リード完了ユニットが有る場合（ステップＳ２２：ＹＥＳ）は当該ユニットを開放する（ステップＳ２３）。そして、機能ブロックから要求信号が終了（インアクティブ）した場合（ステップＳ２４：ＹＥＳ）は、当該機能ブロックのために確保した領域を全て開放する（ステップＳ２５）。一方、ＦＩＦＯ方式で機能ブロックから要求信号が終了しない場合（ステップＳ２４：ＮＯ）は、ステップＳ２２に戻りリード完了ユニットが有るか判断する。ランダムアクセス方式で機能ブロックから要求信号が終了しない場合（ステップＳ２４：ＮＯ）は、ステップＳ２４で待機する。
【００４４】
即ち、図６及び図７に示したフローチャートは、メモリ制御工程として機能する。
【００４５】
なお、図１で示した構成は内蔵メモリ制御回路３として専用ハードウェアとして説明したが、内蔵メモリ制御回路３をＣＰＵに機能させて、図６、図７に示したメモリ制御方法をＣＰＵが実行するメモリ制御プログラムとして構成するようにしてもよい。
【００４６】
本実施形態によれば、内蔵メモリ制御回路３が、機能ブロックからメモリ２の使い方を示す属性情報及びメモリ２の使用量情報を取得し、取得した属性情報及び使用量情報に基づいてメモリ２の領域を確保する。そして、当該機能ブロックからのアクセス要求に従ってメモリへのライト及びリード動作を行う。このようにすることにより、内蔵メモリ制御回路３は、複数の機能ブロックから共有されるメモリ２に対して、それぞれの機能ブロックに必要な領域を確保してメモリアクセスすることができる。したがって、メモリ２を効率的に使用することができるので、各機能ブロックにメモリを設けるよりもメモリの容量を削減することができ、チップサイズ等のコスト削減することができる。
【００４７】
また、メモリ２を共有メモリとして使用することで、例えば扱うデータ量が増大する場合であっても、機能ブロックにそれを見越したメモリを設けなくてもよくなる。したがって、ＬＳＩ等の開発工程において、機能ブロックの流用性を向上でき、ＬＳＩ等の開発工期の削減にも寄与できる。
【００４８】
また、属性情報としてＦＩＦＯ方式を指定することができる。このようにすることにより、一度リードした領域は開放することができるので、早期に確保した領域を解放することができる。したがって、メモリを効率的に使用することができる。
【００４９】
また、属性情報としてランダムアクセス方式を指定することもできる。このようにすることにより、ブロックＲＡＭ等の確保した領域でランダムにリードするような使い方や複数回同じデータをリードするような使い方に対応することができる。
【００５０】
また、内蔵メモリ制御回路３は、使用量情報に基づくメモリ２の使用量が確保できた場合は、当該機能ブロックにその旨の通知をする信号である許可信号を出力する。このようにすることにより、機能ブロック側では、内蔵メモリ制御回路３に対して行った要求が受け入れられたことを確認してから実際のメモリ２へのライト動作等を行うことができる。
【００５１】
なお、メモリ２は複数のメモリが集合したメモリ群で構成されるものであってもよい。このようにすることにより、ユニットの分割をメモリ毎にすることがきる。また、同時にアクセスできる機能ブロックの数を増やすことができる。さらには、未使用メモリの電源をオフすることにより、消費電力の削減効果が見込まれる。
【００５２】
また、図１に示した構成では、ＬＳＩ１とする半導体集積回路で説明したが、例えば、メモリ２と内蔵メモリ制御回路３と画像処理ブロック５〜７（機能ブロック）等とが、それぞれ独立した半導体集積回路として構成された基板やモジュール等であってもよい。このような構成であっても、メモリ２を効率的に使用して、メモリ２の容量を少なくすることが可能となるので、基板やモジュール等のコストを削減することができる。
【００５３】
（第２実施形態）
次に、本発明の第２の実施形態にかかるメモリ制御装置を、図８及び図９を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。
【００５４】
本実施形態にかかるＬＳＩ１Ａは、メモリ２に格納するデータの一部を外部メモリ２０に転送する。
【００５５】
外部メモリ２０は、ＬＳＩ１Ａの外部に設けられて、外部メモリ制御ブロック８によりリード及びライトの制御が行われる。外部メモリ２０は、ＳＲＡＭやＤＲＡＭ等特に制限されない。
【００５６】
内蔵メモリ制御回路３Ａは、第１の実施形態と同様に機能ブロックからの要求に応じてメモリ２の領域を確保しデータをライトする。ここで、ライトとリードとのレイテンシ（ライトしてからリードするまでの時間）が長いと当該領域を長時間占有することになり、その間は当該領域へのアクセスが発生しないためメモリ２使用の効率化の観点から望ましくない。
【００５７】
属性情報がＦＩＦＯ方式であっても、レイテンシが長いためリードされないと、リード後のユニットの開放が行われない。例えば図４に示したユニット構成のメモリ２において、画像処理ブロック５のレイテンシが長いと画像処理ブロック５が６ユニット確保した後、画像処理ブロック６が４ユニット要求しても確保できずに許可信号を出力できない期間が長くなってしまう。そのため、ＦＩＦＯ方式の利点を十分に生かしきれない。
【００５８】
そこで、本実施形態では、内蔵メモリ制御回路３Ａは、要求データとしてレイテンシ情報を機能ブロックから取得する。そして、当該レイテンシ情報のレイテンシが所定時間以上かつその後に他の機能ブロックのアクセスがあった際のメモリ２の空き容量が所定値以下の場合は、メモリ２にライトしたデータを外部メモリ２０へ転送して退避させる。
【００５９】
図８に本実施形態の要部の概略構成図を示す。図８において画像処理ブロック５は、内蔵メモリ制御回路３Ａに対して要求信号と要求データ（属性情報、使用量情報、レイテンシ情報）とを出力する。内蔵メモリ制御回路３Ａは、入力された要求信号と要求データとに基づいてメモリ２に領域Ａを確保し、許可信号を画像処理ブロック５に出力する。そして、画像処理ブロック５は、内蔵メモリ制御回路３Ａにライトデータを出力する。
【００６０】
その後、内蔵メモリ制御回路３Ａは、画像処理ブロック６からの要求信号や要求データを受信した際に、画像処理ブロック５のレイテンシ情報のレイテンシが所定時間以上かつメモリ２の空き容量が所定値以下か判断する。この条件に合致する場合は前記したライトデータをメモリ２の領域Ａから外部メモリ２０へ転送（ライト）する。なお、所定時間や所定値は各機能ブロックのレイテンシや確保するユニット数等に応じて適宜設定される。
【００６１】
そして、画像処理ブロック５から当該データのリード要求が出力された時点で外部メモリ２０からメモリ２へデータを転送し、内蔵メモリ制御回路３はメモリ２からデータを読み出して画像処理ブロック５へ出力する。
【００６２】
本実施形態の属性情報がＦＩＦＯ方式の場合の動作例を図９に示す。図９は図４と同様にメモリ２が８ユニットから構成されている場合である。まず、内蔵メモリ制御回路３が画像処理ブロック５のために６ユニット分を確保して画像処理ブロック５からのデータをライトする（図９（ａ））。次に画像処理ブロック６から４ユニット要求される（図９（ｂ））。このとき内蔵メモリ制御回路３が画像処理ブロック５のレイテンシとメモリ２の空き容量に基づいて画像処理ブロック５がライトしたデータを外部メモリ２０に転送する。そして、内蔵メモリ制御回路３は、空いた領域も含めて画像処理ブロック６の要求している４ユニット分を確保して画像処理ブロック６からのデータをライトする（図９（ｃ））。
【００６３】
画像処理ブロック５からリード要求があった場合は、内蔵メモリ制御回路３は、外部メモリ２０から現在のメモリ２の空き領域に入る分のみを転送する（図９（ｄ））。ＦＩＦＯ方式は一度リードしたユニットは以後リードしないため、リード完了したユニットに外部メモリ２０に残ったデータを上書きしても問題ない。
【００６４】
なお、他の機能ブロックへのユニット開放は、外部メモリ２０から全てのデータを転送して上書きする必要が無くなった後にリード終了した場合に開放する。
【００６５】
また、図９では空いているユニット３〜６に外部メモリ２０からデータを転送したが、１ユニットずつ転送するようにしてもよい。ＦＩＦＯ方式は、一度リードしたユニットは以後リードしないため、１ユニット分の空きがあれば動作に支障ない。
【００６６】
また、ランダムアクセス方式の場合もレイテンシが長い機能ブロックからのデータを外部メモリ２０に転送してもよいが、リード時はメモリ２に当該機能ブロックの要求により確保すべきユニット数の空きが必要となる。空きが無い場合は、メモリ２にライトされているデータを有する機能ブロックのうち前記した所定時間以上のレイテンシがある機能ブロックのデータを外部メモリ２０に転送する。つまり、他のアクセス要求元からのアクセス要求としては、ライト要求だけでなくリード要求であってもよい。
【００６７】
また、内蔵メモリ制御回路３は、外部メモリ２０に転送したデータのリード時にメモリ２に一旦転送せずに直接外部メモリ２０から画像処理ブロック５等に出力するようにしてもよい。
【００６８】
本実施形態によれば、内蔵メモリ制御回路３Ａは、例えば画像処理ブロック５がメモリ２へライトしてからリードするまでの時間であるレイテンシ情報を更に取得する。そして、レイテンシ情報に指定された時間が所定値以上かつ以後に発生する画像処理ブロック６からのアクセス要求時のメモリ２の空き容量が所定量以下である場合はメモリ２に確保された領域へライトしたデータを外部メモリ２０に転送する。このようにすることにより、ライトした後、長時間アクセスの無い領域を有効に利用することができ、メモリ２の更に効率的に使用することができる。また、メモリ２の容量をさらに削減することも可能となる。
【００６９】
なお、本発明は上記実施形態に限定されるものではない。即ち、当業者は、従来公知の知見に従い、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。かかる変形によってもなお本発明のメモリ制御装置の構成を具備する限り、勿論、本発明の範疇に含まれるものである。
【符号の説明】
【００７０】
１、１Ａ    ＬＳＩ（半導体集積回路）
２          メモリ
３          内蔵メモリ制御回路（メモリ制御部）
４          入力制御ブロック（アクセス要求元）
５          画像処理ブロック（アクセス要求元）
６          画像処理ブロック（アクセス要求元）
７          画像処理ブロック（アクセス要求元）
９          通信制御ブロック（アクセス要求元）
１０        出力制御ブロック（アクセス要求元）
２０        外部メモリ
【先行技術文献】
【特許文献】
【００７１】
【特許文献１】特許第５４２６０３６号公報
【図１】
2018010464.tif 000003
【図２】
2018010464.tif 000004
【図３】
2018010464.tif 000005
【図４】
2018010464.tif 000006
【図５】
2018010464.tif 000007
【図６】
2018010464.tif 000008
【図７】
2018010464.tif 000009
【図８】
2018010464.tif 000010
【図９】
2018010464.tif 000011