(57)【要約】【課題】電流が流れている状態から当該電流を遮断する際、外周部でブレークダウンが発生することを抑制できる半導体装置を提供する。【解決手段】ＩＧＢＴ素子が形成された素子部１と、素子部１を取り囲む外周部２とを有し、外周部２にベース層１２よりも深くまで形成されたディープ層２３を有する半導体装置において、ディープ層２３における最も素子部１側の位置を境界位置Ｋとし、境界位置Ｋと、第１キャリアが注入されるエミッタ領域１６のうちの最も外周部２側の位置との間の距離を第１距離Ｌ１とし、境界位置Ｋと、コレクタ層２１のうちの半導体基板１０の面方向における端部の位置との間の距離を第２距離Ｌ２とすると、第１距離Ｌ１および第２距離Ｌ２をディープ層２３によって低下した外周部２の耐圧に基づいて当該外周部２におけるキャリア密度が低下するように調整されている。【選択図】図１
2018125490.tif 000002
【特許請求の範囲】
【請求項１】
素子部（１）と、前記素子部を取り囲む外周部（２）とを有する半導体装置において、
一面（１０ａ）および前記一面と反対側の他面（１０ｂ）を有し、第１導電型のドリフト層（１１）を構成する半導体基板（１０）と、
前記素子部における前記ドリフト層上であって、前記半導体基板の一面側に形成された第２導電型のベース層（１２）と、
前記ベース層を貫通して前記ドリフト層に達し、前記半導体基板の面方向に沿って延設された複数のトレンチ（１３）と、
前記トレンチの壁面に形成されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に形成されたゲート電極（１５）と、
前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１６）と、
前記外周部における前記ドリフト層の表層部であって、前記半導体基板の一面側に形成され、前記ベース層よりも深さが深くされた第２導電型のディープ層（２３）と、
少なくとも前記素子部における前記半導体基板の他面側に形成された第２導電型のコレクタ層（２１）と、
前記エミッタ領域および前記ベース層と電気的に接続される第１電極（１９）と、
前記コレクタ層と電気的に接続される第２電極（２２）と、を備え、
前記ゲート電極に所定のゲート電圧が印加されることにより、前記第１電極から前記エミッタ領域を介して前記ドリフト層に第１キャリアが注入されると共に前記第２電極から前記コレクタ層を介して前記ドリフト層に第２キャリアが注入されることで前記第１電極と前記第２電極との間に電流を流し、
前記半導体基板の一面において、前記ディープ層における最も前記素子部側の位置を境界位置（Ｋ）とし、前記境界位置と、前記第１電極から前記第１キャリアが注入され得る前記エミッタ領域のうちの最も前記外周部側の位置との間の距離を第１距離（Ｌ１）とし、前記境界位置と、前記コレクタ層のうちの前記半導体基板の面方向における端部の位置との間の距離を第２距離（Ｌ２）とすると、
前記第１距離および前記第２距離は、前記ディープ層によって低下した前記外周部の耐圧に基づいて当該外周部におけるキャリア密度が低下するように調整されている半導体装置。
【請求項２】
前記第１距離および前記第２距離は、隣接する前記トレンチの間隔（Ｌ４）に基づいて調整されている請求項１に記載の半導体装置。
【請求項３】
前記半導体基板における厚さを第３距離とし、前記第２距離において、前記コレクタ層の端部が前記素子部内に位置する場合を正の距離とすると共に前記コレクタ層の端部が前記外周部内に位置する場合を負の距離とし、前記第１距離をＬ１、前記第２距離をＬ２、前記第３距離をＬ３、および隣接する前記トレンチの間隔をＬ４とすると、
前記第１距離、前記第２距離、前記第３距離、および隣接する前記トレンチの間隔は、
Ｌ１≧Ｌ３×（−０．３０×Ｌ４＋１．５３）−Ｌ２
を満たしている請求項２に記載の半導体装置。
【請求項４】
前記第１距離、前記第２距離、前記第３距離、および隣接する前記トレンチの間隔は、
Ｌ１＝Ｌ３×（−０．３０×Ｌ４＋１．５３）−Ｌ２
である請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（以下では、単にＩＧＢＴという）素子が形成された素子部と、素子部を取り囲む外周部とを有する半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ＩＧＢＴ素子が形成された素子部と、この素子部を取り囲む外周部とを有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、一面および一面と反対側の他面を有し、ドリフト層を構成する半導体基板を備えている。そして、素子部では、ドリフト層上にＰ型のベース層が形成され、ベース層の表層部にＮ＋型のエミッタ領域が形成されている。また、ゲート絶縁膜を介してベース層と接するように、ゲート電極が形成されている。そして、ドリフト層のうちのベース層と反対側には、コレクタ層が形成されている。なお、このコレクタ層は、素子部から外周部に渡って形成されている。また、半導体基板の一面側には、ベース層およびエミッタ領域と電気的に接続されるように上部電極が形成され、半導体基板の他面側には、コレクタ層と電気的に接続されるように下部電極が形成されている。
【０００３】
外周部では、半導体基板の一面側に複数のＰ＋型のディープ層が多重リング構造を構成するように形成されている。なお、複数のディープ層は、素子部の電界集中が抑制されるように、ベース層よりも深くまで形成されている。
【０００４】
このような半導体装置では、ゲート電極に所定のゲート電圧が印加されると、ベース層のうちのゲート電極と隣接する部分に反転層（すなわち、チャネル領域）が形成される。これにより、エミッタ領域から反転層を介して電子がドリフト層に供給されると共に、コレクタ層からホールがドリフト層に供給され、伝導度変調によってドリフト層の抵抗値が低下して電流が流れる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１―２１７４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記半導体装置では、外周部にベース層よりも深いディープ層が形成されているため、外周部では、ドリフト層の実質的な厚さが素子部よりも薄くなって耐圧が低下してしまう。また、上記半導体装置では、コレクタ層が外周部にも形成されており、外周部に形成されたコレクタ層からもホールがドリフト層に供給される。このため、上記半導体装置では、電流が流れている状態から当該電流を遮断する際、外周部でブレークダウンが発生し易くなる。そして、外周部では素子部よりも電流を掃き出し難いため、ブレークダウンが発生すると半導体装置が破壊されてしまう可能性が高くなる。
【０００７】
本発明は上記点に鑑み、外周部にベース層よりも深くまで形成されたディープ層を有する半導体装置において、外周部でブレークダウンが発生することを抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１では、素子部（１）と、素子部を取り囲む外周部（２）とを有する半導体装置において、一面（１０ａ）および一面と反対側の他面（１０ｂ）を有し、第１導電型のドリフト層（１１）を構成する半導体基板（１０）と、素子部におけるドリフト層上であって、半導体基板の一面側に形成された第２導電型のベース層（１２）と、ベース層を貫通してドリフト層に達し、半導体基板の面方向に沿って延設された複数のトレンチ（１３）と、トレンチの壁面に形成されたゲート絶縁膜（１４）と、ゲート絶縁膜上に形成されたゲート電極（１５）と、ベース層の表層部に形成され、トレンチと接する第１導電型のエミッタ領域（１６）と、外周部におけるドリフト層の表層部であって、半導体基板の一面側に形成され、ベース層よりも深さが深くされた第２導電型のディープ層（２３）と、少なくとも素子部における半導体基板の他面側に形成された第２導電型のコレクタ層（２１）と、エミッタ領域およびベース層と電気的に接続される第１電極（１９）と、コレクタ層と電気的に接続される第２電極（２２）と、を備え、ゲート電極に所定のゲート電圧が印加されることにより、第１電極からエミッタ領域を介してドリフト層に第１キャリアが注入されると共に第２電極からコレクタ層を介してドリフト層に第２キャリアが注入されることで第１電極と第２電極との間に電流を流し、半導体基板の一面において、ディープ層における最も素子部側の位置を境界位置（Ｋ）とし、境界位置と、第１電極から第１キャリアが注入され得るエミッタ領域のうちの最も外周部側の位置との間の距離を第１距離（Ｌ１）とし、境界位置と、コレクタ層のうちの半導体基板の面方向における端部の位置との間の距離を第２距離（Ｌ２）とすると、第１距離および第２距離は、ディープ層によって低下した外周部の耐圧に基づいて当該外周部におけるキャリア密度が低下するように調整されている。
【０００９】
これによれば、電流が流れている状態から当該電流を遮断する際、外周部でブレークダウンが発生することを抑制でき、半導体装置が破壊されることを抑制できる。
【００１０】
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態における半導体装置の断面図である。
【図２】ホール密度を示すシミュレーション結果であり、（ａ）は隣接するトレンチの間隔が４μｍとされたシミュレーション結果を示す図、（ｂ）は隣接するトレンチの間隔が２μとされたシミュレーション結果を示す図、（ｃ）は隣接するトレンチの間隔が１．２μｍとされたシミュレーション結果を示す図である。
【図３】隣接するトレンチの間隔と、半導体基板の一面側のキャリア広がりとの関係を示す図である。
【図４】第１距離および第２距離と、半導体装置の破壊の有無との関係を示す図である。
【図５】第１実施形態における他の半導体装置の断面図である。
【図６】第２実施形態における半導体装置の断面図である。
【図７】第３実施形態における半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
第１実施形態の半導体装置について図１を参照しつつ説明する。図１に示されるように、本実施形態の半導体装置は、一面１０ａおよび一面１０ａと反対側の他面１０ｂを有する半導体基板１０を備え、ＩＧＢＴ素子が形成された素子部１と、この素子部１を取り囲む外周部２とが形成されている。まず、素子部１の基本的な構成について説明する。
【００１４】
素子部１は、Ｎ−型のドリフト層１１を有し、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）にＰ型のベース層１２が形成されている。また、ベース層１２を貫通してドリフト層１１に達する複数のトレンチ１３が形成されており、ベース層１２は複数のトレンチ１３によって分断されている。本実施形態では、複数のトレンチ１３は、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図１中紙面奥行き方向）に沿ってストライプ状に等間隔に形成されている。
【００１５】
なお、本実施形態では、ドリフト層１１の不純物濃度が１．０×１０１４ｃｍ−３とされている。また、複数のトレンチ１３は、それぞれ対向する側面の間隔が一定となるように形成されている。つまり、隣接するトレンチ１３の間隔は、トレンチ１３の開口部側から底部側に沿って一定とされている。
【００１６】
複数のトレンチ１３は、それぞれトレンチ１３の壁面を覆うように形成されたゲート絶縁膜１４と、当該ゲート絶縁膜１４の上に形成されたゲート電極１５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、各ゲート電極１５は、適宜ゲート配線３を介してゲートパッド４と電気的に接続され、外部のゲート回路から所定のゲート電圧が印加され得るようになっている。
【００１７】
ベース層１２の表層部には、Ｎ＋型のエミッタ領域１６およびＰ＋型のボディ領域１７が形成されている。具体的には、エミッタ領域１６は、ドリフト層１１よりも高不純物濃度で構成され、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。一方、ボディ領域１７は、ベース層１２よりも高不純物濃度で構成され、エミッタ領域１６と同様に、ベース層１２内において終端するように形成されている。
【００１８】
より詳しくは、エミッタ領域１６は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。また、ボディ領域１７は、２つのエミッタ領域１６に挟まれてトレンチ１３の長手方向（つまりエミッタ領域１６）に沿って棒状に延設されている。なお、本実施形態のボディ領域１７は、半導体基板１０の一面１０ａを基準としてエミッタ領域１６よりも深く形成されている。
【００１９】
半導体基板１０の一面１０ａ上には、ＢＰＳＧ等で構成される層間絶縁膜１８が形成されており、層間絶縁膜１８には、エミッタ領域１６の一部およびボディ領域１７を露出させる第１コンタクトホール１８ａが形成されている。そして、層間絶縁膜１８上には、第１コンタクトホール１８ａを介してエミッタ領域１６およびボディ領域１７と電気的に接続される上部電極１９が形成されている。
【００２０】
ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）２０が形成されている。このＦＳ層２０は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。
【００２１】
そして、ＦＳ層２０を挟んでドリフト層１１と反対側には、Ｐ型のコレクタ層２１が形成され、コレクタ層２１上（すなわち、半導体基板１０の他面１０ｂ上）には、コレクタ層２１と電気的に接続される下部電極２２が形成されている。
【００２２】
以上が本実施形態における素子部１の基本的な構成である。続いて、外周部２の基本的な構成について説明する。
【００２３】
外周部２は、素子部１と同様のドリフト層１１を有している。そして、ドリフト層１１の表層部には、素子部１の電界集中が抑制されるように、ベース層１２よりも深くされたＰ＋型のディープ層２３が形成されている。具体的には、素子部１では、トレンチ１３の底部に電界集中が発生し易いため、トレンチ１３の底部の電界集中が抑制されるようにＰ＋型のディープ層２３が形成されている。本実施形態では、ディープ層２３は、複数形成されており、それぞれ素子部１を囲む環状構造とされている。つまり、複数のディープ層２３は、多重リング構造を構成するように形成されている。
【００２４】
なお、ディープ層２３は、ベース層１２より深くなるように形成されているが、深くするほどドリフト層１１の実質的な厚さが薄くなって耐圧が低下するため、ベース層１２よりも１〜３μｍ程度深くなるように形成することが好ましい。また、本実施形態では、複数のディープ層２３のうちの最も素子部１側に位置するディープ層２３は、素子部１に形成されたベース層１２と接触するように形成されている。つまり、このディープ層２３は、ベース層１２と連なって形成されているともいえる。
【００２５】
また、外周部２では、素子部１と同様に、半導体基板１０の一面１０ａ上に層間絶縁膜１８が形成されており、層間絶縁膜１８には、ディープ層２３を露出させる第２コンタクトホール１８ｂが形成されている。そして、層間絶縁膜１８上には、第２コンタクトホール１８ｂを介してディープ層２３と電気的に接続される外周電極２４が形成されている。
【００２６】
外周部２における半導体基板１０の他面１０ｂ側は、ＦＳ層２０が形成されている。そして、外周部２では、ＦＳ層２０上（すなわち、半導体基板１０の他面１０ｂ上）に下部電極２２が形成されている。
【００２７】
以上が本実施形態における半導体装置の基本的構成である。なお、本実施形態では、Ｎ＋型、Ｎ−型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。また、上部電極１９が第１電極に相当し、下部電極２２が第２電極に相当している。
【００２８】
次に、上記半導体装置の基本的な作動について説明する。上記半導体装置は、上部電極１９が接地されると共に下部電極２２に正の電圧が印加された状態でゲート電極１５に外部のゲート回路から所定のゲート電圧が印加されると、ベース層１２のうちのトレンチ１３と接する部分に反転層（すなわち、チャネル領域）が形成される。そして、エミッタ領域１６から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層２１からホールがドリフト層１１に供給される。これにより、伝導度変調によってドリフト層１１の抵抗値が低下し、上部電極１９と下部電極２２との間に電流が流れる。
【００２９】
そして、上記半導体装置は、上部電極１９に正の電圧が印加されると共に下部電極２２が接地され、例えば、ゲート電極１５に０Ｖの電圧が印加されることにより、上部電極１９と下部電極２２との間に流れていた電流が遮断される。なお、以下では、上部電極１９と下部電極２２との間に電流が流れている状態を半導体装置がオン状態であるとし、当該電流が遮断された状態を半導体装置がオフ状態であるとして説明する。また、本実施形態では、電子が第１キャリアに相当し、ホールが第２キャリアに相当している。
【００３０】
本実施形態では、オン状態からオフ状態にする際、外周部２にてブレークダウンの発生が抑制されるように、エミッタ領域１６およびコレクタ層２１の位置関係が調整されている。すなわち、上記のように、外周部２にベース層１２より深いディープ層２３を形成すると、外周部２におけるドリフト層１１の実質的な厚さが薄くなり、外周部２の耐圧が低くなり易い。このため、本実施形態では、耐圧が低下したとしても外周部２にてブレークダウンが発生し難いように、エミッタ領域１６とコレクタ層２１の位置関係が調整されている。言い換えると、ディープ層２３を形成することによって外周部２の耐圧が低下するため、低下した耐圧に基づいてキャリア密度が低くなるように、エミッタ領域１６とコレクタ層２１との位置関係が調整されている。
【００３１】
以下に、エミッタ領域１６およびコレクタ層２１の位置関係について、具体的に説明する。なお、以下では、図１に示されるように、ディープ層２３のうちの最も素子部１側の位置を素子部１と外周部２との境界位置Ｋとする。また、複数のエミッタ領域１６のうちの上部電極１９から電子（すなわち、キャリア）が注入され得るエミッタ領域１６において、最も外周部２側の位置（以下では、最外エミッタ位置という）と、境界位置Ｋとの間の距離を第１距離Ｌ１とする。そして、コレクタ層２１における半導体基板１０の面方向に沿った端部の位置と、境界位置Ｋとの間の距離を第２距離Ｌ２とする。なお、第２距離Ｌ２は、コレクタ層２１における半導体基板１０の面方向に沿った端部の位置が素子部１内に位置する場合を正の距離とし、当該端部の位置が外周部２に位置する場合を負の距離とする。さらに、半導体基板１０の板厚を第３距離Ｌ３とする。そして、隣接するトレンチ１３の間隔のうちの最も狭い部分の距離をトレンチ間隔Ｌ４とする。
【００３２】
まず、上記のように、本実施形態の半導体装置は、ゲート電極１５に所定のゲート電圧が印加されると、エミッタ領域１６から電子がドリフト層１１に供給されると共に、コレクタ層２１からホールがドリフト層１１に供給されることでオン状態となる。この際、図２に示されるように、トレンチ間隔ｄ４によってホール密度の分布が異なることが確認される。そして、トレンチ間隔ｄ４が狭いほど、ホール密度が高い部分の広がりが大きくなることが確認される。すなわち、図２では、図２（ｃ）がホール密度の高い部分が最も広がっている。なお、図２は、第１距離Ｌ１を１５０μｍとし、第２距離Ｌ２を１５０μｍとし、第３距離Ｌ３を７８μｍとしたシミュレーション結果である。
【００３３】
このため、本発明者らは、板厚に対する一面側のキャリア広がりについて、トレンチ間隔Ｌ４に基づいた検討を行い、図３に示す結果を得た。すなわち、図３に示されるように、板厚に対する一面側のキャリア広がりＡ（以下では、単にキャリア広がりＡという）は、トレンチ間隔Ｌ４を用いた次式で示される。
【００３４】
（数１）Ａ＝−０．３０×Ｌ４＋１．５３
なお、本実施形態におけるキャリア広がりＡは、次のように定義される。すなわち、キャリア広がりＡは、ドリフト層１１における最も半導体基板１０の一面１０ａ側の部分において、最外エミッタ位置の直下の部分を基準とし、当該基準からホール密度がドリフト層１１の不純物濃度の１０倍となる部分がどれだけ離れているかを示すものである。本実施形態では、ドリフト層１１の不純物濃度が１．０×１０１４ｃｍ−３とされているため、１．０×１０１５となる部分がどれだけ離れているかを示している。言い換えると、基準から、ホール密度が１．０×１０１５ｃｍ−３以上となる部分と、ホール密度が１．０×１０１５ｃｍ−３未満となる部分との境界がどれだけ離れているかを示すものである。例えば、キャリア広がりＡが１であれば、ドリフト層１１における最も半導体基板１０の一面１０ａ側の部分において、最外エミッタ位置の直下の部分からホール密度が１．０×１０１５ｃｍ−３未満となる部分は、外周部２側に７８μｍ（すなわち、板厚分）以上離れた部分であることを意味している。また、例えば、キャリア広がりＡが０．５であれば、ドリフト層１１における最も半導体基板１０の一面１０ａ側の部分において、最外エミッタ位置の直下の部分からホール密度が１．０×１０１５ｃｍ−３未満となる部分は、外周部２側に３９μｍ（すなわち、板厚の半分）以上離れた部分であることを意味している。
【００３５】
ここで、ホール密度がドリフト層１１の不純物濃度の１０倍となる部分を境界とするのは、ホール密度がドリフト層１１の不純物濃度の１０倍を超えると、ホールのプラス電荷によって電界強度が強くなり過ぎ、耐圧低下が顕著となるためである。つまり、本実施形態では、１．０×１０１５以上となる部分が外周部２に達すると、当該部分から半導体装置が破壊され易くなる。また、キャリア広がりＡは、板厚に対する比であるため、板厚×Ａが基準からホール密度が１．０×１０１６となる位置となる。
【００３６】
なお、ドリフト層１１における最も半導体基板１０の一面１０ａ側の部分とは、素子部１であればベース層１２との境界位置となる。そして、外周部２であれば、ディープ層２３との境界位置となる。但し、外周部２の場合は、ディープ層２３が形成されていない部分においては、ディープ層２３が形成されている部分の境界位置と同じ深さの位置をドリフト層１１における最も半導体基板１０の一面１０ａ側の部分としている。
【００３７】
また、トレンチ間隔ｄ４は、隣接するトレンチ１３に沿って形成される反転層同士が繋がらないように、少なくとも１００ｎｍ程度は離間して形成することが好ましい。さらに、トレンチ間隔ｄ４は、広すぎるとドリフト層１１にホールを蓄積する効果が著しく低下するため、８μｍ以下であることが好ましい。
【００３８】
続いて、本発明者らは、オン状態からオフ状態にする際、外周部２にてブレークダウンが発生して半導体装置が破壊されるか否かについて、第１距離Ｌ１と第２距離Ｌ２との関係を検討し、図４に示す結果を得た。なお、図４は、トレンチ間隔Ｌ４が１．８μｍであり、第３距離Ｌ３が７８μｍである際のシミュレーション結果である。つまり、図４は、キャリア広がりＡが１である場合のシミュレーション結果である。言い換えると、基準とホール密度が１．０×１０１５となる部分との間の長さが７８×１となる場合のシミュレーション結果である。
【００３９】
図４に示されるように、トレンチ間隔Ｌ４が１．８μｍの場合、第１距離Ｌ１および第２距離Ｌ２は、次式を満たせば半導体装置が破壊されないことが確認される。
【００４０】
（数２）Ｌ１≧７８×１−Ｌ２
そして、図４では、第３距離Ｌ３が７８であり、キャリア広がりＡが１であるため、数式２を変形すると、次式となる。
【００４１】
（数３）
Ｌ１≧Ｌ３×Ａ−Ｌ２
このため、上記数式３を数式１に基づいて変形すると、次式が得られる。
【００４２】
（数４）Ｌ１≧Ｌ３×（−０．３０×Ｌ４＋１．５３）−Ｌ２
したがって、本実施形態では、上記数式を満たすように、第１距離Ｌ１、第２距離Ｌ２、第３距離Ｌ３、およびトレンチ間隔Ｌ４が設定されている。
【００４３】
以上説明したように、本実施形態では、Ｌ１≧Ｌ３×（−０．３０×Ｌ４＋１．５３）−Ｌ２を満たすように、第１距離Ｌ１、第２距離Ｌ２、第３距離Ｌ３、およびトレンチ間隔Ｌ４が設定されている。このため、オン状態からオフ状態にする際、外周部２でブレークダウンが発生することを抑制でき、半導体装置が破壊されることを抑制できる。
【００４４】
また、Ｌ１＝Ｌ３×（−０．３０×Ｌ４＋１．５３）−Ｌ２とした場合、半導体装置が破壊されない限界のキャリア密度とすることができる。このため、Ｌ１＝Ｌ３×（−０．３０×Ｌ４＋１．５３）−Ｌ２とした場合には、オン電圧の低減を図りつつ、半導体装置が破壊されることを抑制できる。
【００４５】
なお、図１では、コレクタ層２１における半導体基板１０の面方向に沿った端部の位置が素子部１内に位置するものを示している。しかしながら、コレクタ層２１における半導体基板１０の面方向に沿った端部の位置は、上記数式３を満たすのであれば、図５に示されるように、外周部２に位置していてもよく、この場合は第２距離Ｌ２は負の値となる。
【００４６】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して、複数のゲート電極１５の一部をゲートパッド４に接続し、複数のゲート電極１５の残部を上部電極１９と接続したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００４７】
本実施形態では、図６に示されるように、複数のゲート電極１５のうちの一部のゲート電極１５ａは、ゲートパッド４と接続されている。そして、複数のゲート電極１５のうちの残部のゲート電極１５ｂは、ゲートパッド４に接続されておらず、層間絶縁膜１８に形成された第３コンタクトホール１８ｃを介して上部電極１９と接続されている。すなわち、上部電極１９と接続されたゲート電極１５ｂは、半導体装置がオン状態である際、ベース層１２に反転層を形成する機能を発揮しない、いわゆるダミーゲート電極とされている。
【００４８】
本実施形態では、一部のゲート電極１５を第１ゲート電極１５ａ、残部のゲート電極１５を第２ゲート電極１５ｂとすると、第１ゲート電極１５ａおよび第２ゲート電極１５ｂは、半導体基板１０の面方向に沿って交互に配置されている。そして、第１ゲート電極１５ａおよび第２ゲート電極１５ｂは、第１ゲート電極１５ａと第２ゲート電極１５ｂとの配列方向における最も外周部２側に第２ゲート電極１５ｂが位置するように配置されている。
【００４９】
なお、本実施形態では、エミッタ領域１６は、上記第１実施形態と同様に、各トレンチ１３に沿って形成されている。つまり、本実施形態では、エミッタ領域１６は、第２ゲート電極１５ｂが配置されるトレンチ１３の側面にも形成されている。
【００５０】
また、第１距離Ｌ１は、上記のように、最外エミッタ位置と、境界位置Ｋとの間の距離である。このため、本実施形態の半導体装置では、第１ゲート電極１５ａが配置されるトレンチ１３に接するエミッタ領域１６であって、最も外周部２側の位置と、境界位置Ｋとの間の距離が第１距離Ｌ１となる。
【００５１】
以上説明したように、第２ゲート電極（すなわち、ダミーゲート電極）１５ｂを有する半導体装置としても、上記数式３を満たすことにより、上記第１実施形態と同様の効果を得ることができる。
【００５２】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対して、トレンチ１３の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００５３】
本実施形態では、図８に示されるように、各トレンチ１３は、対向する側面の間隔において、底部側の幅が開口部側の幅より長くされている。言い換えると、隣接するトレンチ１３の間隔は、底部側の間隔が開口部側の間隔より短くされている。すなわち、本実施形態では、トレンチ１３は、いわゆる壺形状とされている。なお、トレンチ間隔Ｌ４は、上記のように、隣接するトレンチ１３の間隔のうちの最も狭い部分である。このため、本実施形態では、トレンチ間隔Ｌ４は、隣接するトレンチ１３の間の部分のうちの底部側の部分となる。
【００５４】
このような半導体装置によれば、隣接するトレンチ１３の間隔において、トレンチ１３の開口部側の長さを長くできるため、エミッタ領域１６およびボディ領域１７の製造工程の簡略化を図りつつ、上記第１実施形態と同様の効果を得ることができる。
【００５５】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５６】
例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
【００５７】
また、上記第２実施形態において、第２ゲート電極１５ｂが配置されるトレンチ１３の側面に接するようにエミッタ領域１６が形成されていなくてもよい。つまり、エミッタ領域１６は、第１ゲート電極１５ａが配置されるトレンチ１３の側面のみに形成されていてもよい。また、第２ゲート電極１５ｂは、上部電極１９と接続されておらず、ゲートパッド４と異なるゲートパッドと接続されて所定電位（例えば、グランド電位）に維持されるようにしてもよいし、電極と接続されずにフローティング状態とされていてもよい。さらに、第１ゲート電極１５ａおよび第２ゲート電極１５ｂは、第１ゲート電極１５ａと第２ゲート電極１５ｂとの配列方向における最も外周部２側に第１ゲート電極１５ａが位置していてもよい。
【００５８】
そして、上記第２実施形態を上記第３実施形態に組み合わせ、上記第３実施形態の半導体装置において、第１ゲート電極１５ａおよび第２ゲート電極１５ｂを有する構成としてもよい。
【符号の説明】
【００５９】
１      素子部
２      外周部
１０    半導体基板
１０ａ  一面
１０ｂ  他面
１１    ドリフト層
１２    ベース層
１３    トレンチ
１４    ゲート絶縁膜
１５    ゲート電極
１６    エミッタ領域
１９    上部電極（第１電極）
２１    コレクタ層
２２    下部電極（第２電極）
２３    ディープ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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