(57)【要約】【課題】  信頼性の高い接合部を実現することができる半導体装置およびその製造方法を提供する。【解決手段】  半導体装置は、第１Ｃｕ電極を備える第１半導体素子と、第２Ｃｕ電極を備える第２半導体素子と、前記第１Ｃｕ電極と前記第２Ｃｕ電極とを接合する接合部と、を備え、前記接合部は、多孔質のＣｕ３Ｓｎを有する。【選択図】  図７
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【特許請求の範囲】
【請求項１】
第１Ｃｕ電極を備える第１半導体素子と、
第２Ｃｕ電極を備える第２半導体素子と、
前記第１Ｃｕ電極と前記第２Ｃｕ電極とを接合する接合部と、を備え、
前記接合部は、多孔質のＣｕ３Ｓｎを有することを特徴とする半導体装置（１００）。
【請求項２】
前記接合部に多孔質のＣｕ６Ｓｎ５が備わる場合において、前記接合部において、多孔質のＣｕ３Ｓｎの体積は、多孔質のＣｕ６Ｓｎ５の体積よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１半導体素子の第１Ｃｕ電極と第２半導体素子の第２Ｃｕ電極とを、Ｓｎを含有するハンダで接合することで、Ｃｕ６Ｓｎ５を有する接合部を形成し、
前記接合部に対してストレスを付加することでＣｕ６Ｓｎ５の結晶性を悪化させ、
結晶性が悪化したＣｕ６Ｓｎ５に対して熱処理を行うことで、前記接合部に多孔質のＣｕ３Ｓｎを形成する、ことを特徴とする半導体装置の製造方法。
【請求項４】
前記接合部において、多孔質のＣｕ６Ｓｎ５の体積よりも多孔質のＣｕ３Ｓｎの体積が大きくなるまで前記熱処理を行うことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１半導体素子および前記第２半導体素子は、前記第１半導体素子および前記第２半導体素子の熱膨張係数と異なる熱膨張係数の基板に実装されており、
前記基板、前記第１半導体素子および前記第２半導体素子を冷却することで、前記Ｃｕ６Ｓｎ５の結晶性を悪化させることを特徴とする請求項３または４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体素子のＣｕ電極同士をハンダによって接合する技術が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１８７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、Ｃｕ電極同士をハンダで接合すると、接合部の多くをＣｕ６Ｓｎ５が占めるようになる。Ｃｕ６Ｓｎ５の電気抵抗が大きいため、熱処理によってＣｕ６Ｓｎ５をＣｕ３Ｓｎに変化させることが考えられる。しかしながら、Ｃｕ６Ｓｎ５をＣｕ３Ｓｎに変化させようとすると、カーケンダルボイドの生成がＣｕ６Ｓｎ５とＣｕ３Ｓｎとの界面近傍に集中するため、接合部にクラックが発生する、または断線するおそれがある。
【０００５】
１つの側面では、信頼性の高い接合部を実現することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
１つの態様では、半導体装置は、第１Ｃｕ電極を備える第１半導体素子と、第２Ｃｕ電極を備える第２半導体素子と、前記第１Ｃｕ電極と前記第２Ｃｕ電極とを接合する接合部と、を備え、前記接合部は、多孔質のＣｕ３Ｓｎを有する。
【０００７】
１つの態様では、半導体装置の製造方法は、第１半導体素子の第１Ｃｕ電極と第２半導体素子の第２Ｃｕ電極とを、Ｓｎを含有するハンダで接合することで、Ｃｕ６Ｓｎ５を有する接合部を形成し、前記接合部に対してストレスを付加することでＣｕ６Ｓｎ５の結晶性を悪化させ、結晶性が悪化したＣｕ６Ｓｎ５に対して熱処理を行うことで、前記接合部に多孔質のＣｕ３Ｓｎを形成する。
【発明の効果】
【０００８】
信頼性の高い接合部を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る半導体装置の模式的な断面図である。
【図２】接合部の接合初期の構造を表した断面の反射電子像を模式的に描いたものである。
【図３】（ａ）および（ｂ）は接合部の加熱処理後の構造を表した断面の反射電子像を模式的に描いたものである。
【図４】カーケンダルボイドの生成を説明するための図である。
【図５】結晶性を悪化させる処理を説明するための図である。
【図６】結晶性を悪化させる処理を説明するための図である。
【図７】（ａ）および（ｂ）は接合部の加熱処理後の構造を表した断面の反射電子像を模式的に描いたものである。
【図８】実施形態に係る半導体装置の製造工程図である。
【図９】各試料のＸ線回折結果を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施形態について説明する。
【００１１】
図１は、実施形態に係る半導体装置１００の模式的な断面図である。図１で例示するように、半導体装置１００は、例えば、基板１０上に、半導体素子２０と半導体素子３０とがこの順に設けられた構造を有する。基板１０の上面には、Ｃｕ（銅）電極１１が設けられている。半導体素子２０の下面には、Ｃｕ電極２１が設けられている。Ｃｕ電極１１とＣｕ電極２１とは、ハンダ４０によって接合されている。半導体素子２０には、Ｃｕ電極２１から上面まで延びるＣｕの貫通電極２２が設けられている。半導体素子３０の下面には、Ｃｕ電極３１が設けられている。貫通電極２２とＣｕ電極３１とは、接合部５０によって接合されている。接合部５０は、例えば、微細な端子を形成可能なＣｕピラーと微小量のハンダとを用いて接合することで得られる接合構造を有している。
【００１２】
図２は、接合部５０の接合初期の構造を表した断面の反射電子像（組成像）を模式的に描いたものである。図２で例示するように、接合部５０は、貫通電極２２およびＣｕ電極３１のＣｕとハンダの主成分であるＳｎとの相互拡散によって形成されている。それにより、図２で例示するように、接合部５０は、Ｃｕ６Ｓｎ５層５１を含み、Ｃｕ６Ｓｎ５層５１と貫通電極２２およびＣｕ電極３１との間にＣｕ３Ｓｎ層５２を含んでいる。このように、接合部５０の中心から貫通電極２２およびＣｕ電極３１にかけて、Ｃｕ６Ｓｎ５→Ｃｕ３Ｓｎ→Ｃｕのような組成の濃度勾配が生じる。これは、ハンダの主成分であるＳｎの拡散速度がＣｕの拡散速度よりも小さいことに起因する。
【００１３】
図３（ａ）および図３（ｂ）は、接合部５０の加熱処理後の構造を表した断面の反射電子像を模式的に描いたものである。図３（ａ）は、サンプル１の反射電子像である。図３（ｂ）は、サンプル２の反射電子像である。図３（ａ）および図３（ｂ）で例示するように、Ｃｕ６Ｓｎ５層５１とＣｕ３Ｓｎ層５２との界面近傍において空孔が生じている。それにより、貫通電極２２とＣｕ電極３１との接続が不安定になっていることがわかる。図４を参照しつつ、この現象について説明する。
【００１４】
加熱処理によってさらに拡散を促進すると、貫通電極２２またはＣｕ電極３１からＣｕがさらに供給される。それにより、図４で例示するように、Ｃｕ６Ｓｎ５層５１のＣｕ６Ｓｎ５がＣｕ３Ｓｎに変化する。それにより、Ｃｕ３Ｓｎ層５２の厚みが増すことになる。ここで、Ｓｎ，Ｃｕ６Ｓｎ５，Ｃｕ３ＳｎおよびＣｕの密度は、７．３６５ｇ／ｃｍ３、８．２８ｇ／ｃｍ３、８．９ｇ／ｃｍ３、７．９８ｇ／ｃｍ３となっている。これらの密度の差異に起因して、Ｃｕ６Ｓｎ５層５１とＣｕ３Ｓｎ層５２との界面近傍において、Ｃｕ６Ｓｎ５層５１に空孔（カーケンダルボイド）やクラックが生じる。これらのカーケンダルボイドやクラックは、Ｃｕ６Ｓｎ５層５１とＣｕ３Ｓｎ層５２との界面近傍に集中して生成するため、多孔質を成すと言えるものではない。
【００１５】
そこで、本実施形態においては、加熱処理の前に、接合部５０にストレスを付加することで、Ｃｕ６Ｓｎ５層５１の結晶性を悪化させる。例えば、図５で例示するように、半導体装置１００を冷却する。この場合、基板１０の熱膨張係数と半導体素子２０，３０の熱膨張係数との差に起因して、強度が低い接合部５０に集中してストレスが付加される。それにより、Ｃｕ６Ｓｎ５層５１の結晶性を悪化させることができる。または、図６で例示するように、半導体装置１００のいずれかの箇所に超音波素子６０を配置して超音波を発振させることで、強度が低い接合部５０に集中してストレスが付加される。それにより、Ｃｕ６Ｓｎ５層５１の結晶性を悪化させることができる。結晶性が悪化するとは、例えば、結晶の配置に不均一が生じることなどである。なお、Ｃｕ６Ｓｎ５層５１の結晶性を悪化させる手法は、これらに限定されるものではない。
【００１６】
ここで、Ｃｕ６Ｓｎ５よりもＣｕ３Ｓｎの方が、エネルギー状態が低い。それにより、Ｃｕ６Ｓｎ５層５１の結晶性を悪化させた状態で半導体装置１００に加熱処理を行うと、熱拡散の場合よりもＣｕ６Ｓｎ５層５１の全体がＣｕ３Ｓｎに変化しやすくなる。その結果、Ｃｕ６Ｓｎ５層５１の各所が局所的にＣｕ３Ｓｎに変化するため、多孔質のＣｕ３Ｓｎが生じるようになる。したがって、図７（ａ）および図７（ｂ）で例示するように、カーケンダルボイド同士が繋がらず、多孔質状のＣｕ３Ｓｎが生成する。図７（ａ）および図７（ｂ）は、接合部５０の加熱処理後の構造を表した断面の反射電子像を模式的に描いたものである。図７（ａ）は、サンプル１の反射電子像である。図７（ｂ）は、サンプル２の反射電子像である。この場合、Ｃｕ６Ｓｎ５がＣｕ３Ｓｎへと変化する場合の体積変動が接合部５０の全体で均一化される。なお、図７（ｂ）では、Ｃｕ６Ｓｎ５が確認されず、接合部５０の全体がＣｕ３Ｓｎに変化している。
【００１７】
結晶性の悪化と、加熱処理とを行うことで、Ｃｕ３Ｓｎ層５２が、全体的に、欠損が少ない多孔質となる。結晶性の悪化と加熱処理とを繰り返すことで、よりＣｕ３Ｓｎ層５２の全体が多孔質となる。この構造においては、大きい欠損の発生が抑制されるため、接合部５０の接合強度低下が抑制される。また、クラックの発生が抑制される。したがって、信頼性の高い接合部を実現することができる。また、接合部５０におけるＣｕ３Ｓｎ層５２の比率が高くなるため、接合部５０の抵抗を低減することができる。
【００１８】
続いて、本実施形態に係る半導体装置１００の製造方法の詳細について説明する。図８は、本実施形態に係る半導体装置１００の製造工程図である。図８で例示するように、半導体素子２０の貫通電極２２と半導体素子３０のＣｕ電極３１とをハンダによって接続することで、接合部５０を形成する（ステップＳ１）。貫通電極２２およびＣｕ電極３１の径は、５μｍ〜５０μｍ程度である。ハンダには、Ｓｎを主成分とするＡｇ，Ｃｕなどを用いることができる。また、各接合部５０に用いるハンダ量は、７μｍ〜３０μｍ程度である。ハンダによって接続する際のハンダ温度は、２６０℃〜３００℃程度である。
【００１９】
次に、接合部５０の結晶性を悪化させる工程を行う（ステップＳ２）。例えば、接合部５０をー１００℃〜―１５０℃程度まで冷却し、３０分〜１時間程度保持する。または、接合部５０に対して、１０ｋＨｚ〜４０ｋＨｚの超音波を、５分〜１５分程度発振する。次に、接合部５０に対して加熱処理を行う（ステップＳ３）。例えば、接合部５０を１３５℃〜２００℃程度まで加熱し、３０分〜１時間程度保持する。必要があれば、ステップＳ２とステップＳ３とを所定回数繰り返す（ステップＳ４）。以上の工程により、半導体装置１００が完成する。
【００２０】
本実施形態に係る半導体装置１００の製造方法によれば、Ｃｕ６Ｓｎ５層５１の結晶性を悪化させてからＣｕ６Ｓｎ５層５１およびＣｕ３Ｓｎ層５２に対して加熱処理を行っている。この場合、Ｃｕ６Ｓｎ５層５１の各所において局所的にＣｕ６Ｓｎ５がＣｕ３Ｓｎに変化するため、多孔質状のＣｕ３Ｓｎが得られる。それにより、組成変化に伴う体積変動が孔によって緩和されるため、カーケンダルボイドに起因するクラック等の発生が抑制される。その結果、接合部５０の接続強度低下が抑制され、信頼性の高い接合部を実現することができる。また、接合部５０の低抵抗化を実現することができる。
【００２１】
本実施形態に係る半導体装置１００においては、Ｃｕ３Ｓｎ層５２が多孔質状であることから、クラックの発生が抑制される。それにより、接合部５０の接続強度低下が抑制され、信頼性の高い接合部を実現することができる。また、接合部５０の低抵抗化を実現することができる。
【００２２】
なお、Ｃｕ６Ｓｎ５がＣｕ３Ｓｎに変化することに伴って、Ｃｕ６Ｓｎ５の一部が多孔質となって残存することも想定される。この場合においては、Ｃｕ６Ｓｎ５層５１の多孔質状のＣｕ６Ｓｎ５の体積よりも、Ｃｕ３Ｓｎ層５２の多孔質状のＣｕ３Ｓｎの体積の方が大きいことが好ましい。多孔質状のＣｕ３Ｓｎの体積が大きいことで、クラックの発生をより抑制することができるからである。
【００２３】
図９は、接合部の生成条件を異ならせた各試料のＸ線回折結果を示す図である。試料１は、ストレスを付加せずＣｕ６Ｓｎ５層５１の結晶性を悪化させずに１５０℃の熱処理を行った場合の接合部５０のＸ線回折結果を表す。試料１においては、Ｃｕ３Ｓｎのピークがほとんど得られず、主としてＣｕ６Ｓｎ５のピークが得られている。したがって、試料１においては、Ｃｕ３Ｓｎがほとんど得られていないことがわかる。
【００２４】
試料２は、ストレスを付加してＣｕ６Ｓｎ５層５１の結晶性を悪化させ、熱処理を行っていない場合の接合部５０のＸ線回折結果を表す。試料２においては、ノイズのような細かな波形が現れている。これは、結晶性の悪化によって結晶の配置に不均一が生じているからであると考えられる。試料３は、ストレスを付加してＣｕ６Ｓｎ５層５１の結晶性を悪化させ、熱処理を行った場合の接合部５０のＸ線回折結果を表す。試料３においては、Ｃｕ３Ｓｎのピークが明確に現れている。したがって、結晶性の悪化と熱処理によって、Ｃｕ６Ｓｎ５からＣｕ３Ｓｎに変化しやすくなっていることがわかる。
【００２５】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００２６】
１０  基板
１１  Ｃｕ電極
２０  半導体素子
２１  Ｃｕ電極
３０  半導体素子
３１  Ｃｕ電極
４０  ハンダ
５０  接合部
５１  Ｃｕ６Ｓｎ５層
５２  Ｃｕ３Ｓｎ層
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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