(57)【要約】【課題】スナバ回路を備えた炭化ケイ素半導体装置の小型化を実現する。【解決手段】ｎ＋型炭化ケイ素基板１上に形成したｎ型エピタキシャル層２の表面近傍にＭＯＳＦＥＴのｐ型ボディ領域３とは別個にｐ型半導体領域２０を形成し、このｐ型半導体領域２０にスナバ電極２３および抵抗素子Ｒを介してＭＯＳＦＥＴのソース電極１２を電気的に接続する。これにより、順バイアス電圧の印加時にｐ型半導体領域２０からｎ型エピタキシャル層２に拡がる空乏層によって容量（キャパシタ）が形成され、この容量と抵抗素子ＲとによってＣＲスナバ回路が形成される。【選択図】図７
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【特許請求の範囲】
【請求項１】
電界効果トランジスタと、前記電界効果トランジスタに並列に接続された容量および抵抗を有するスナバ回路と、を備え、
前記電界効果トランジスタは、
第１導電型の炭化ケイ素半導体基板上に形成された第１導電型のエピタキシャル層と、
前記エピタキシャル層の表面に形成された第２導電型のボディ領域と、
前記ボディ領域の内部に形成された第１導電型のソース領域と、
前記ボディ領域の内部において前記ソース領域と接するように形成され、前記ボディ領域よりも不純物濃度が高い第２導電型の第１コンタクト領域と、
前記エピタキシャル層上に形成され、前記ボディ領域の一部および前記第１コンタクト領域の一部に電気的に接続されたソース電極と、
前記エピタキシャル層上にゲート絶縁膜を介して形成されたゲート電極と、
前記炭化ケイ素半導体基板の裏面に形成されたドレイン電極と、
を有し、
前記スナバ回路は、
前記エピタキシャル層の表面に形成された第２導電型の半導体領域と、
前記エピタキシャル層上に形成され、前記半導体領域に電気的に接続されたスナバ電極と、
前記エピタキシャル層上に絶縁膜を介して形成され、前記ソース電極および前記スナバ電極に電気的に接続された抵抗素子と、
を有する、炭化ケイ素半導体装置。
【請求項２】
請求項１記載の炭化ケイ素半導体装置において、
前記半導体領域の内部に形成され、前記半導体領域よりも不純物濃度が高い第２導電型の第２コンタクト領域をさらに有し、
前記第２コンタクト領域は、前記スナバ電極に電気的に接続されている、炭化ケイ素半導体装置。
【請求項３】
請求項２記載の炭化ケイ素半導体装置において、
前記第２コンタクト領域の不純物濃度は、前記第１コンタクト領域の不純物濃度と等しい、炭化ケイ素半導体装置。
【請求項４】
請求項１記載の炭化ケイ素半導体装置において、
前記抵抗素子は、前記ソース電極および前記スナバ電極とは異なる配線層に形成された導電材料からなる、炭化ケイ素半導体装置。
【請求項５】
請求項４記載の炭化ケイ素半導体装置において、
前記抵抗素子は、多結晶シリコンからなる、炭化ケイ素半導体装置。
【請求項６】
請求項１記載の炭化ケイ素半導体装置において、
前記半導体領域の不純物濃度は、前記ボディ領域の不純物濃度と等しい、炭化ケイ素半導体装置。
【請求項７】
請求項１記載の炭化ケイ素半導体装置において、
前記ソース電極と前記スナバ電極は、同一の配線層に形成された金属材料からなる、炭化ケイ素半導体装置。
【請求項８】
請求項１記載の炭化ケイ素半導体装置において、
互いに離間して配置された前記半導体領域を複数備える、炭化ケイ素半導体装置。
【請求項９】
請求項１記載の炭化ケイ素半導体装置において、
前記電界効果トランジスタの寄生ダイオードからなる還流ダイオードをさらに有する、炭化ケイ素半導体装置。
【請求項１０】
請求項１記載の炭化ケイ素半導体装置を有する電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化ケイ素（ＳｉＣ）基板を用いた半導体装置に関し、特に、電力変換装置に用いて好適な炭化ケイ素半導体装置に関する。
【背景技術】
【０００２】
インバータなどの電力変換装置は、スイッチング損失を削減するために高い効率が求められると共に、外部機器に誤作動を引き起こす原因となる電磁ノイズを発生させない高い信頼性が求められる。
【０００３】
一般に、電力変換装置には、トランジスタと還流ダイオードとが並列に接続されたスイッチング回路が用いられるが、この種のスイッチング回路を備えた電力変換装置では、配線による寄生インダクタンスＬｐと、還流ダイオードの逆回復動作時のリカバリー電流Ｉｒの降伏速度（ｄＩｒ／ｄｔ）との積によってサージ電圧Ｖｓが発生し、これを起因として振動現象が発生する。この振動は、電磁ノイズとなって外部機器に誤作動を引き起こし、電力変換装置の信頼性を阻害する要因となる。
【０００４】
容量（キャパシタ）と抵抗を直列に接続したＣＲスナバ回路は、還流ダイオードの逆回復動作時に発生する高いサージ電圧を吸収する効果があることから、スイッチング動作時の還流ダイオードの逆回復動作時に生じる振動現象の抑制に有効であることが知られている（非特許文献１および特許文献１）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】M. Joko、 A.Goto、 M.Hasegawa、M.Miyahara、 H.Murakami、 ”Snubber circuit to suppress the voltage ringing for SiC device”、 in Power Conversion Intelligent Motion (PCIM Europe)、 19-21 May 2015 p.1047-1052.
【特許文献】
【０００６】
【特許文献１】特開２０１０−２０６１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１は、スイッチング用トランジスタが形成された半導体チップにＣＲスナバ回路を外付けすることによって振動現象を抑制する技術を開示しているが、ＣＲスナバ回路を外付けにした場合は、電力変換装置の小型化が阻害されるという問題がある。
【０００８】
特許文献１は、半導体基板上のゲート酸化膜を容量とし、半導体基板を抵抗として用いることで同一半導体チップにＣＲスナバ回路を形成している。しかしながら、高電圧が印加される電力変換装置では容量に高耐圧が必要となるため、特許文献１の技術では、例えば耐圧を３ｋＶとした場合、ゲート酸化膜厚が約１μｍと厚くなってしまうので、高耐圧用途への適用が困難である。
【０００９】
そこで、本発明の目的は、ＣＲスナバ回路を備えた炭化ケイ素半導体装置の小型化を実現する技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による炭化ケイ素半導体装置は、電界効果トランジスタと、前記電界効果トランジスタに並列に接続されたＣＲスナバ回路とが同一半導体チップに形成されており、前記ＣＲスナバ回路は、第１導電型の炭化ケイ素エピタキシャル層の表面に形成された第２導電型の半導体領域と、スナバ電極を介して前記半導体領域に電気的に接続されると共に、前記電界効果トランジスタのソース電極に電気的に接続された抵抗素子とを備える。
【発明の効果】
【００１３】
代表的な実施の形態によれば、ＣＲスナバ回路を備えた炭化ケイ素半導体装置を小型化することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る炭化ケイ素半導体装置の回路図である。
【図２】図１に示すＭＯＳＦＥＴの一例としての縦型２重ＭＯＳＦＥＴを示す断面図である。
【図３】実施の形態１の炭化ケイ素半導体装置である半導体チップの主要部のレイアウトを示す平面図である。
【図４】実施の形態１の炭化ケイ素半導体装置における活性領域のレイアウトの一例を示す平面図である。
【図５】実施の形態１の炭化ケイ素半導体装置における活性領域のレイアウトの他の例を示す平面図である。
【図６】実施の形態１の炭化ケイ素半導体装置における容量領域のレイアウトの一例を示す平面図である。
【図７】実施の形態１に係る炭化ケイ素半導体装置の抵抗領域とその近傍の活性領域および容量領域の断面図である。
【図８】実施の形態１に係る炭化ケイ素半導体装置の製造方法を示す断面図である。
【図９】図８に続く炭化ケイ素半導体装置の製造方法を示す断面図である。
【図１０】図９に続く炭化ケイ素半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く炭化ケイ素半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く炭化ケイ素半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く炭化ケイ素半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く炭化ケイ素半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く炭化ケイ素半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く炭化ケイ素半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く炭化ケイ素半導体装置の製造方法を示す断面図である。
【図１８】図１７に続く炭化ケイ素半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く炭化ケイ素半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く炭化ケイ素半導体装置の製造方法を示す断面図である。
【図２１】実施形態２の炭化ケイ素半導体装置における容量領域のレイアウトの一例を示す平面図である。
【図２２】実施の形態２に係る炭化ケイ素半導体装置の抵抗領域とその近傍の容量領域の断面図である。
【図２３】実施の形態３の炭化ケイ素半導体装置である半導体チップの主要部のレイアウトを示す平面図である。
【図２４】実施の形態４に係る三相モータシステムの回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
【００１６】
（実施の形態１）
図１は、本実施の形態１に係る炭化ケイ素半導体装置の回路図である。
【００１７】
図１に示すように、炭化ケイ素半導体装置は、ＭＯＳＦＥＴ１０１と、ＭＯＳＦＥＴ１０１のドレイン端子Ｄおよびソース端子Ｓにそれぞれ並列に接続された還流ダイオードＤｒおよびＣＲスナバ回路１０２を備えている。還流ダイオードＤｒは、ＭＯＳＦＥＴ１０１の寄生ダイオードで構成され、同期整流を行う。ＣＲスナバ回路１０２は、ＭＯＳＦＥＴ１０１が形成された半導体チップ内に形成されたｐｎ接合の空乏層で構成される容量素子Ｃと、容量素子Ｃに直列に接続された抵抗素子Ｒとで構成されている。
【００１８】
図２は、図１に示すＭＯＳＦＥＴ１０１の一例としての縦型２重ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ：Double diffused Metal Oxide Semiconductor）を示す断面図である。
【００１９】
ｎ＋型炭化ケイ素基板１の主面上には、同じく炭化ケイ素からなるｎ型エピタキシャル層２が形成されており、ｎ型エピタキシャル層２の表面近傍にはｐ型ボディ領域３が形成されている。また、ｐ型ボディ領域３の内部には、ｐ型ボディ領域３よりも高濃度のｐ型不純物が導入されたｐ＋型ボディコンタクト領域４とｎ型ソース領域５とが形成されている。
【００２０】
ｎ型エピタキシャル層２の上部にはゲート絶縁膜６を介してゲート電極７が形成されており、ゲート電極７の上部には２層の層間絶縁膜８、９が形成されている。また、層間絶縁膜９の上部にはソース電極１２が形成されており、ソース電極１２の上部にはパッシベーション膜１３が形成されている。
【００２１】
ソース電極１２は、層間絶縁膜８、９に形成されたコンタクトホール１０を通じてｐ＋型ボディコンタクト領域４およびｎ型ソース領域５に電気的に接続されている。すなわち、ｐ＋型ボディコンタクト領域４およびｎ型ソース領域５は、ソース電極１２を介して電気的に短絡されている。
【００２２】
ｎ＋型炭化ケイ素基板１の裏面には、ｎ＋型半導体領域であるドレイン領域１４およびドレイン電極１５が形成されている。ＤＭＯＳＦＥＴを駆動させる際の電流は、このドレイン電極１５からゲート絶縁膜６の近傍のｎ型エピタキシャル層２を通ってｎ型ソース領域５へと流れる。
【００２３】
図３は、本実施の形態１の炭化ケイ素半導体装置である半導体チップ１００の主要部のレイアウトを示す平面図である。
【００２４】
周囲が終端領域１１０に囲まれた半導体チップ１００の中央部は、図２に示すＭＯＳＦＥＴ１０１が複数形成された活性領域１１１となっており、活性領域１１１の表面には、複数のＭＯＳＦＥＴ１０１に共通するソース電極１２の一部であるソースパッド１１２と、ゲート電極７に電気的に接続されたゲートパッド１１３とが形成されている。ソースパッド１１２およびゲートパッド１１３には、図示しない外部装置から配線が電気的に接続される。
【００２５】
活性領域１１１に隣接する領域には、ＪＦＥＴ(Junction Termination Extension)領域１１４によって活性領域１１１と分離され、かつ抵抗領域１１５を介して活性領域１１１に接続された容量領域１１６が配置されている。活性領域１１１と容量領域１１６とに挟まれたＪＦＥＴ領域１１４の幅は、例えば０．５×１０−６〜３×１０−６ｃｍの範囲である。また、図示の例では、抵抗領域１１５が２箇所に設けられているが、抵抗領域１１５は１箇所に設けてもよく、あるいは３箇所以上設けてもよい。
【００２６】
図４に示すように、活性領域１１１には、ソース電極１２と、格子状に配置されたユニットセルＵＣと称される複数の繰り返し単位が配置されている。各ユニットセルＵＣは、図３に示すｎ型エピタキシャル層２に形成されたｐ＋型ボディコンタクト領域４を中心として、その周囲にｎ型ソース領域５およびｐ型ボディ領域３が順に配置された平面レイアウトになっている。図４には示さないが、隣り合うユニットセルＵＣの間には、ゲート電極７（図２参照）が形成されている。なお、ユニットセルＵＣの配置は格子状に限定されず、例えば図５に示すような千鳥状の配置であってもよい。また、ユニットセルＵＣの平面形状は、図示のような正方形に限定されず、正方形以外の多角形や円形であってもよい。
【００２７】
一方、図６に示すように、容量領域１１６には、ｎ型エピタキシャル層２の全面に広がるｐ型半導体領域２０と、格子状に配置された複数のｐ＋型スナバコンタクト領域２１と、隣り合うｐ＋型スナバコンタクト領域２１の間に配置されたスナバ電極２３とが形成されている。
【００２８】
図７は、抵抗領域１１５とその近傍の活性領域１１１および容量領域１１６（図３のＸ−Ｘ’線に沿った領域）の断面図である。
【００２９】
容量領域１１６のｎ型エピタキシャル層２の表面近傍にはｐ型半導体領域２０が形成されており、ｐ型半導体領域２０の内部には、ｐ型半導体領域２０よりも高濃度のｐ型不純物が導入されたｐ＋型スナバコンタクト領域２１が形成されている。また、ｐ＋型スナバコンタクト領域２１には、層間絶縁膜８、９に形成されたコンタクトホール２２を通じてスナバ電極２３が電気的に接続されている。スナバ電極２３は、抵抗領域１１５の層間絶縁膜８上に形成された抵抗素子Ｒを介して活性領域１１１のソース電極１２に電気的に接続されている。
【００３０】
このように、本実施の形態１の炭化ケイ素半導体装置は、ｎ型エピタキシャル層２の表面近傍に形成したｐ型半導体領域２０にスナバ電極２３および抵抗素子Ｒを介してソース電極１２を電気的に接続するので、順バイアス電圧の印加時にｐ型半導体領域２０からｎ型エピタキシャル層２に拡がる空乏層によって容量（キャパシタ）が形成され、この容量と抵抗素子Ｒとによってスナバ回路が形成される。
【００３１】
次に、本実施の形態１に係る炭化ケイ素半導体装置の製造方法について、図８〜図２０を参照しながら工程順に説明する。なお、図８〜図２０は、図３のＸ−Ｘ’線に沿った領域に対応する断面図である。
【００３２】
まず、図８に示すように、ｎ＋型炭化ケイ素基板１の主面上にステップフロー成長法を用いてｎ型エピタキシャル層２を形成する。
【００３３】
ｎ＋型炭化ケイ素基板１は、六方晶系ＳｉＣの＜１−１００＞方向に沿って延在する互いに平行な２辺と、＜１−１００＞方向に対して直交する＜１１−２０＞方向に沿って延在する互いに平行な２辺とを有し、その主面は、例えば｛０００１｝面である。ｎ＋型炭化ケイ素基板１には、ｎ型不純物として、例えば１×１０１８〜１×１０２１ｃｍ−３程度の窒素（Ｎ）が導入されている。なお、この時点でｎ＋型炭化ケイ素基板１は、直径が３〜４インチ程度のウェハ形状を有している。
【００３４】
ｎ型エピタキシャル層２には、ｎ型不純物として、１×１０１４〜１×１０１７ｃｍ−３程度の窒素を導入する。また、ｎ型エピタキシャル層２の厚さは、３〜３０μｍ程度とする。
【００３５】
次に、図９に示すように、フォトレジスト膜をマスクにしたイオン注入法で活性領域１１１のｎ型エピタキシャル層２に窒素あるいはリン（Ｐ）などのｎ型不純物を導入することによって、ｎ型ソース領域５を形成する。ｎ型ソース領域５の不純物濃度は、１×１０１７〜１×１０２１ｃｍ−３程度とする。また、ｎ型ソース領域５の深さは、ｎ型エピタキシャル層２の表面から０．０１〜０．２μｍ程度とする。
【００３６】
次に、図１０に示すように、フォトレジスト膜をマスクにしたイオン注入法でｎ型エピタキシャル層２にアルミニウム（Ａｌ）あるいはホウ素（Ｂ）などのｐ型不純物を導入することによって、活性領域１１１のｎ型エピタキシャル層２にｐ型ボディ領域３を形成し、容量領域１１６のｎ型エピタキシャル層２にｐ型半導体領域２０を形成する。ｐ型ボディ領域３およびｐ型半導体領域２０の不純物濃度は、１×１０１６〜１×１０１９ｃｍ−３程度とする。また、ｐ型ボディ領域３およびｐ型半導体領域２０の深さは、ｎ型エピタキシャル層２の表面から０．５〜２．０μｍ程度とする。
【００３７】
次に、図１１に示すように、フォトレジスト膜をマスクにしたイオン注入法でｎ型エピタキシャル層２にアルミニウムあるいはホウ素などのｐ型不純物を導入することによって、活性領域１１１のｎ型エピタキシャル層２にｐ＋型ボディコンタクト領域４を形成し、容量領域１１６のｎ型エピタキシャル層２にｐ＋型スナバコンタクト領域２１を形成する。ｐ＋型ボディコンタクト領域４は、その側面がｎ型ソース領域５に接するように形成し、ｐ＋型スナバコンタクト領域２１は、ｐ型半導体領域２０の内部に形成する。
【００３８】
ｐ＋型ボディコンタクト領域４およびｐ＋型スナバコンタクト領域２１の不純物物濃度は、１×１０１９〜１×１０２１ｃｍ−３程度とする。また、ｐ＋型ボディコンタクト領域４およびｐ＋型スナバコンタクト領域２１の深さは、ｎ型エピタキシャル層２の表面から０．１〜０．４μｍ程度とする。
【００３９】
次に、図１２に示すように、熱ＣＶＤ法を用いてｎ型エピタキシャル層２の表面に酸化シリコンからなるゲート絶縁膜６を形成する。ゲート絶縁膜６の膜厚は、０．０２〜０．２μｍ程度とする。
【００４０】
次に、図１３に示すように、ゲート絶縁膜６の上部にｎ型不純物が導入された多結晶シリコン膜７Ｎを形成する。多結晶シリコン膜７Ｎは、熱ＣＶＤ法で堆積し、その膜厚は、０．２〜０．５μｍ程度とする。多結晶シリコン膜７Ｎは多結晶状態で堆積してもよいし、アモルファス状態で堆積した後に熱処理を行って多結晶化してもよい。
【００４１】
次に、図１４に示すように、フォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜７Ｎをパターニングすることによって、活性領域１１１のゲート酸化膜６上にゲート電極７を形成し、続いて、プラズマＣＶＤ法を用いてｎ型エピタキシャル層２の上部に酸化シリコンからなる層間絶縁膜８を堆積する。層間絶縁膜８の膜厚は、０．１〜０．６μｍ程度とする。
【００４２】
次に、図１５に示すように、抵抗領域１１５の層間絶縁膜８上に抵抗素子Ｒを形成する。抵抗素子Ｒは、層間絶縁膜８上に熱ＣＶＤ法を用いて多結晶シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜をパターニングすることにより形成する。抵抗素子Ｒを構成する多結晶シリコン膜の膜厚は、０．２〜０．５μｍ程とする。
【００４３】
次に、図１６に示すように、プラズマＣＶＤ法を用いて層間絶縁膜８の上部に２層目の層間絶縁膜９を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで層間絶縁膜９および層間絶縁膜８をパターニングすることによって、活性領域１１１に形成されたｎ型ソース領域５の表面の一部およびｐ＋型ボディコンタクト領域４の表面に達するコンタクトホールを形成する。また、この時、容量領域１１６に形成されたｐ＋型スナバコンタクト領域２１の表面に達するコンタクトホール２２も形成する。
【００４４】
活性領域１１１のコンタクトホール１０は、その内部にｐ＋型ボディコンタクト領域４の表面が内包されるように形成し、容量領域１１６のコンタクトホール２２は、その内部にｐ＋型スナバコンタクト領域２１の表面が内包されるように形成する。これにより、後の工程でコンタクトホール１０の内部に形成されるソース電極１２とｐ＋型ボディコンタクト領域４との電気的接触、およびコンタクトホール２２の内部に形成されるスナバ電極２３とｐ＋型スナバコンタクト領域２１との電気的接触が良好になり、ｐ＋型ボディコンタクト領域４およびｐ＋型スナバコンタクト領域２１の電位が固定される。
【００４５】
なお、図示は省略するが、コンタクトホール１０、２２を形成した後、コンタクトホール１０、２２の底部に露出したｎ型エピタキシャル層２の表面に金属シリサイド層を形成してもよい。これにより、ｎ型ソース領域５およびｐ＋型ボディコンタクト領域４とソース電極１２との接触抵抗、ならびにｐ＋型スナバコンタクト領域２１とスナバ電極２３との接触抵抗を低減できるので、より高信頼で高性能の素子が実現できる。
【００４６】
上記シリサイド層を形成する場合は、まずコンタクトホール１０、２２を形成した後、スパッタリング法を用いてコンタクトホール１０、２２の内部を含む層間絶縁膜９上に膜厚０．０２〜０．１μｍ程度の金属膜、例えばニッケル（Ｎｉ）膜を堆積する。続いて、ｎ＋型炭化ケイ素基板１を６００〜１２００℃で熱処理し、金属膜（ニッケル膜）とｎ型エピタキシャル層２とを反応させることによって、ｎ型エピタキシャル層２の表面に金属シリサイド層（ニッケルシリサイド層）を形成する。その後、層間絶縁膜９の表面やコンタクトホール１０、２２の側壁の残った未反応の金属膜（ニッケル膜）を、例えば硫酸と過酸化水素水の混合溶液のようなウェットエッチング液を使って除去する。
【００４７】
次に、図１７に示すように、フォトレジスト膜をマスクにしたドライエッチングで抵抗素子Ｒの上部の層間絶縁膜９をパターニングすることによって、抵抗素子Ｒの表面に達するコンタクトホール１１を形成する。図示は省略するが、この時、ゲート電極７の上部の層間絶縁膜８、９をパターニングすることによって、ゲート電極７の表面に達するコンタクトホールも形成する。
【００４８】
次に、図１８に示すように、スパッタリング法を用いてコンタクトホール１０、１１、２２の内部を含む層間絶縁膜９上に金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム膜とからなる積層膜を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングでこの金属膜をパターニングすることによって、ソース電極１２およびスナバ電極２３を形成する。ソース電極１２は、ｎ型ソース領域５の一部、ｐ＋型ボディコンタクト領域４および抵抗素子Ｒに電気的に接続され、スナバ電極２３は、ｐ型半導体領域２０の一部、ｐ＋型スナバコンタクト領域２１および抵抗素子Ｒに電気的に接続される。図示は省略するが、この時、層間絶縁膜８、９に形成された図示しないコンタクトホールを通じてゲート電極７に電気的に接続されるゲート配線も形成する。
【００４９】
次に、図１９に示すように、ソース電極１２、スナバ電極２３およびゲート配線の上部にパッシベーション膜１３を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでパッシベーション膜１３をパターニングすることによって、ソース電極１２の一部を露出するソースパッド１１２（図３参照）と、ゲート配線の一部を露出するゲートパット１１３（図３参照）を形成する。パッシベーション膜１３は、ＣＶＤ法で堆積した酸化シリコン膜または窒化シリコン膜、あるいは塗布法で堆積したポリイミド樹脂膜などで構成する。
【００５０】
次に、図２０に示すように、ｎ＋型炭化ケイ素基板１の裏面に窒素あるいはリンなどのｎ型不純物を導入することによってｎ型のドレイン領域１４を形成し、続いてスパッタリング法で金属膜を堆積することによってドレイン電極１５を形成する。ドレイン電極１５を構成する金属膜は、例えばチタン膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の積層膜とする。
【００５１】
その後、ｎ＋型炭化ケイ素基板１をダイシングして個片化された半導体チップ１００を得ることにより、本実施の形態１の炭化ケイ素半導体装置が完成する。
【００５２】
上述した本実施の形態１によれば、ＭＯＳＦＥＴ１０１にＣＲスナバ回路１０２を並列に接続することにより、スイッチング動作時の還流ダイオードの逆回復動作時に生じる振動現象を有効に抑制することができる。
【００５３】
また、ＭＯＳＦＥＴ１０１とＣＲスナバ回路１０２を同一の半導体チップ１００に形成することにより、ＣＲスナバ回路１０２を備えた炭化ケイ素半導体装置を小型化することができる。
【００５４】
また、電圧印加時にｐ型半導体領域２０からｎ型エピタキシャル層２に拡がる空乏層を容量として用いることにより、ＣＲスナバ回路の耐圧特性を向上させることができる。
【００５５】
（実施の形態２）
図２１は、本実施の形態２の半導体チップ１００における容量領域１１６のレイアウトを示す平面図、図２２は、本実施の形態２の半導体チップ１００における抵抗領域１１５とその近傍の容量領域１１６の断面図である。
【００５６】
本実施の形態２の半導体チップ１００は、容量領域１１６のｎ型エピタキシャル層２の表面近傍に互いに離間された複数のｐ型半導体領域２０を備えている。
【００５７】
複数のｐ型半導体領域２０は、例えば所定の間隔で格子状に配置されており、複数のｐ型半導体領域２０のそれぞれの内部には、ｐ型半導体領域２０よりも高濃度のｐ型不純物が導入されたｐ＋型スナバコンタクト領域２１が形成されている。また、ｐ＋型スナバコンタクト領域２１のそれぞれには、層間絶縁膜８、９に形成されたコンタクトホール２２を通じてスナバ電極２３が電気的に接続されている。なお、ｐ型半導体領域２０の配置は格子状に限定されず、例えば千鳥状の配置であってもよい。
【００５８】
このように、容量領域１１６のｎ型エピタキシャル層２の表面近傍に互いに離間された複数のｐ型半導体領域２０を形成し、これら複数のｐ型半導体領域２０のそれぞれとスナバ電極２３とを電気的に接続することにより、複数のｐ型半導体領域２０のそれぞれからｎ型エピタキシャル層２に空乏層が拡がるので、容量領域１１６のｎ型エピタキシャル層２に単一のｐ型半導体領域２０を形成する場合に比べて容量を大きくすることができる。
【００５９】
（実施の形態３）
図２３は、本実施の形態３の炭化ケイ素半導体装置である半導体チップ１００の主要部のレイアウトを示す平面図である。
【００６０】
図２３に示すように、本実施の形態３の半導体チップ１００の特徴は、活性領域１１１を囲む終端領域１１０と重なる領域に容量領域１１６を配置したことにある。容量領域１１６は、ＪＦＥＴ領域１１４によって活性領域１１１と分離され、かつ抵抗領域１１５を介して活性領域１１１に接続されている。
【００６１】
活性領域１１１と容量領域１１６とに挟まれたＪＦＥＴ領域１１４の幅は、例えば０．５×１０−６〜３×１０−６ｃｍの範囲である。また、図示の例では、抵抗領域１１５が２箇所に設けられているが、抵抗領域１１５は１箇所に設けてもよく、あるいは３箇所以上設けてもよい。
【００６２】
本実施の形態３によれば、活性領域１１１を囲む終端領域１１０と重なる領域に容量領域１１６を配置することにより、容量領域１１６の占有面積を低減できるので、前記実施の形態１に比べて半導体チップ１００を小型化することができる。
【００６３】
（実施の形態４）
図２４は、本実施の形態４の三相モータシステムの回路図である。本実施の形態４の三相モータシステム２００は、電力変換装置である三相インバータ２０１と、制御回路２０２と、三相モータ２０３とを備えており、例えば自動車の駆動系や鉄道車両の駆動系に適用される。
【００６４】
三相インバータ２０１は、直列に接続されたＭＯＳＦＥＴ（Ｑ１、Ｑ２）の対と、直列に接続されたＭＯＳＦＥＴ（Ｑ３、Ｑ４）の対と、直列に接続されたＭＯＳＦＥＴ（Ｑ５、Ｑ６）の対とを並列に接続し、さらに、これら６個のＭＯＳＦＥＴ（Ｑ１〜Ｑ６）のそれぞれに還流ダイオード（Ｄ１〜Ｄ６）およびスナバ回路（ＣＲ１〜ＣＲ６）を並列に接続した構成になっている。
【００６５】
三相インバータ２０１のスイッチング素子を構成するＭＯＳＦＥＴ（Ｑ１〜Ｑ６）のそれぞれのソースには電源電圧Ｖｃｃが接続され、ドレインには接地電位ＧＮＤが接続され、ゲート電極には制御回路２０２が接続されている。そして、制御回路２０２によって制御されたＭＯＳＦＥＴ（Ｑ１〜Ｑ６）のスイッチング動作によって直流から交流に変換された電力が負荷である三相モータ２０３に供給される。
【００６６】
ここで、本実施の形態４の三相インバータ２０１を構成するＭＯＳＦＥＴ（Ｑ１〜Ｑ６）、還流ダイオード（Ｄ１〜Ｄ６）およびスナバ回路（ＣＲ１〜ＣＲ６）を前述した実施の形態１、２または３の半導体チップ１００に形成されたＭＯＳＦＥＴ、還流ダイオードおよびＣＲスナバ回路で構成することにより、電力変換装置およびこれを備えた三相モータシステム２００の小型化を実現することができ、この三相モータシステム２００を使用した自動車の駆動系や鉄道車両の駆動系の小型化、軽量化および低コスト化を実現することができる。
【００６７】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００６８】
１  ｎ＋型炭化ケイ素基板
２  ｎ型エピタキシャル層
３  ｐ型ボディ領域
４  ｐ＋型ボディコンタクト領域（第１コンタクト領域）
５  ｎ型ソース領域
６  ゲート絶縁膜
７  ゲート電極
８  層間絶縁膜
９  層間絶縁膜
１０  コンタクトホール
１１  コンタクトホール
１２  ソース電極
１３  パッシベーション膜
１４  ドレイン領域
１５  ドレイン電極
２０  ｐ型半導体領域
２１  ｐ＋型スナバコンタクト領域（第２コンタクト領域）
２２  コンタクトホール
２３  スナバ電極
１００  半導体チップ
１０１  ＭＯＳＦＥＴ
１０２  ＣＲスナバ回路
１１０  終端領域
１１１  活性領域
１１２  ソースパッド
１１３  ゲートパッド
１１４  ＪＦＥＴ領域
１１５  抵抗領域
１１６  容量領域
２００  三相モータシステム
２０１  三相インバータ
２０２  制御回路
２０３  三相モータ
Ｃ  容量素子
Ｄｒ  還流ダイオード
Ｒ  抵抗素子
ＵＣ  ユニットセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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