(57)【要約】【課題】瞬時に各信号間の位相の補正を行うことが可能で、温度変化や経時変化による位相の変化に追随することができる記録装置を提供する。【解決手段】記録素子基板であって、第１の信号と第２の信号を受信する受信回路と、前記第１の信号と前記第２の信号の位相のずれを補正し、駆動回路に出力する補正回路とを有し、前記補正回路は、前記第１の信号に対して異なる遅延時間を持つ複数の第１遅延信号を生成する第１遅延回路と、前記第２の信号に対して異なる遅延時間を持つ複数の第２遅延信号を生成する第２遅延回路とを含み、前記補正回路は、前記複数の第１遅延信号と前記第２の信号との比較に基づき、前記駆動回路へ出力する第１の信号の位相を特定し、前記複数の第２遅延信号と位相が特定された前記第１の信号との比較に基づき、前記駆動回路へ出力する第２の信号の位相を特定する。【選択図】  図３
2018051896.tif 000002
【特許請求の範囲】
【請求項１】
記録素子基板であって、
記録素子と、
前記記録素子を駆動する駆動回路と、
第１の信号と第２の信号を受信する受信回路と、
前記受信回路で受信された前記第１の信号と前記第２の信号の位相のずれを補正し、前記駆動回路に出力する補正回路と、
を有し、
前記補正回路は、
前記第１の信号に対して異なる遅延時間を持つ複数の第１遅延信号を生成する第１遅延回路と、
前記第２の信号に対して異なる遅延時間を持つ複数の第２遅延信号を生成する第２遅延回路と
を含み、
前記補正回路は、
前記複数の第１遅延信号と前記第２の信号との比較に基づき、前記駆動回路へ出力する第１の信号の位相を特定し、
前記複数の第２遅延信号と位相が特定された前記第１の信号との比較に基づき、前記駆動回路へ出力する第２の信号の位相を特定することを特徴とする記録素子基板。
【請求項２】
前記補正回路は、
前記複数の第１遅延信号のうち、信号の立ち上がりエッジが前記第１の信号の立ち上がりエッジと一致する第１遅延信号を前記駆動回路へ出力する第１の信号の位相として特定する第１の判定回路と、
前記複数の第２遅延信号のうち、信号の立ち上がりエッジが前記第１の判定回路によって特定された前記第１の信号の立ち下りエッジに一致する第２遅延信号に基づき、前記駆動回路へ出力する第２の信号の位相を特定する第２の判定回路と
を含むことを特徴とする請求項１に記載の記録素子基板。
【請求項３】
前記複数の第１遅延信号の中から、前記第１の判定回路で特定された位相に対応する第１遅延信号を、前記駆動回路へ出力する第１の信号として選択する第１の選択回路と、
前記複数の第２遅延信号の中から、前記第２の判定回路で特定された位相に対応する遅延時間より小さい遅延時間の第２遅延信号を、前記駆動回路へ出力する第２の信号として選択する第２の選択回路と、
を含むことを特徴とする請求項２に記載の記録素子基板。
【請求項４】
前記第１の信号は、データ信号であり、
前記第２の信号は、クロック信号である
ことを特徴とする請求項１乃至３のいずれか一項に記載の記録素子基板。
【請求項５】
前記受信回路は、第３の信号を受信し、
前記補正回路は、前記第３の信号の周期毎に、前記位相のずれを補正することを特徴とする請求項１乃至４のいずれか一項に記載の記録素子基板。
【請求項６】
前記第３の信号は、１ライン時間を基準に生成された信号であり、
前記１ライン時間は、記録媒体に１列ないしは１行の線を記録するために必要な時間であることを特徴とする請求項５に記載の記録素子基板。
【請求項７】
前記第３の信号は、１ラッチ時間を基準に生成された信号であり、
前記１ラッチ時間は、時分割駆動を行うために、記録媒体に１列ないしは１行の線を記録するために必要な時間である１ライン時間を複数のブロックに分割した場合の、１ブロックあたりの時間であることを特徴とする請求項５に記載の記録素子基板。
【請求項８】
前記第１の信号と前記第２の信号の論理が遷移しない休止期間が定期的に設けられ、
前記補正回路は、前記休止期間の後の前記第１の信号と前記第２の信号の位相関係に基づき、前記第１の信号と前記第２の信号の位相のずれを補正することを特徴とする請求項１乃至７のいずれか一項に記載の記録素子基板。
【請求項９】
温度に応じた温度検知信号を出力する温度検知手段を更に備え、
前記休止期間において前記温度検知手段による温度検知信号が読み取られることを特徴とする請求項８に記載の記録素子基板。
【請求項１０】
請求項１乃至９のいずれか一項に記載の記録素子基板を複数備える記録ヘッド。
【請求項１１】
前記記録ヘッドは、フルライン型の記録ヘッドであることを特徴とする請求項１０に記載の記録ヘッド。
【請求項１２】
請求項１０または１１に記載の記録ヘッドを複数備える記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録素子基板、記録ヘッド、および記録装置に関する。
【背景技術】
【０００２】
半導体集積回路によって構成されるインクジェット記録装置の記録素子基板は、記録装置本体からクロック信号（ＣＬＫ）と画像データ信号（ＤＡＴＡ）を受け取り、その画像データに応じて記録動作を行う。近年の高速印刷化により、クロック信号や画像データ信号の周波数は数百ＭＨｚ程度と高速化してきている。クロック信号と画像データ信号は送信回路や受信回路のバラツキによって位相にずれが生じるが、高速化に伴い位相ずれの影響を顕著に受けやすくなり、クロック信号とデータ信号の同期を取るのが難しくなる。そのためクロック信号とデータ信号の位相のずれを補正する手段が必要となる。
【０００３】
クロック信号とデータ信号の位相のずれを補正する技術として、受信回路側にＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路やＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を設けた例が開示されている。また、特許文献１には送信回路側でクロック信号とデータ信号の位相ずれを補正するインクジェット記録装置の例が開示されている。特許文献１に記載のインクジェット記録装置は、記録装置本体側（送信回路側）にある制御ＩＣが記録素子基板（受信回路側）の受信した画像データ信号を繰り返し読み出し、その受信結果を確認することで、最適な位相補正量を決定している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１２／１０２７０９号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路やＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を用いた従来技術では、ＤＬＬやＰＬＬが安定動作をするためのトレーニング期間が必要である。また特許文献１に記載の技術では、一回の位相補正をするために記録素子基板の受信結果を複数回確認する必要があり、位相補正量を決定するまでに時間がかかる。そのために位相の補正を定期的に行うことが難しく温度変化や経時変化による位相の変化に追随することが難しい。
【０００６】
本発明は、上記課題を解決するためになされたものであり、安定動作をさせるためのトレーニング期間が不要で、かつ、温度変化や経時変化による位相の変化に追随することができる位相補正手段を備えた、信頼性の高い記録装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本願発明は以下の構成を有する。すなわち、記録素子基板であって、記録素子と、前記記録素子を駆動する駆動回路と、第１の信号と第２の信号を受信する受信回路と、前記受信回路で受信された前記第１の信号と前記第２の信号の位相のずれを補正し、前記駆動回路に出力する補正回路と、を有し、前記補正回路は、前記第１の信号に対して異なる遅延時間を持つ複数の第１遅延信号を生成する第１遅延回路と、前記第２の信号に対して異なる遅延時間を持つ複数の第２遅延信号を生成する第２遅延回路とを含み、前記補正回路は、前記複数の第１遅延信号と前記第２の信号との比較に基づき、前記駆動回路へ出力する第１の信号の位相を特定し、前記複数の第２遅延信号と位相が特定された前記第１の信号との比較に基づき、前記駆動回路へ出力する第２の信号の位相を特定する。
【発明の効果】
【０００８】
本発明により、トレーニング期間が不要で瞬時に位相差の補正を行うことが可能となる。そのため温度変化や経時変化による位相の変化に追随することができ、信頼性の高い記録装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】インクジェット記録装置の構成例を示す外観斜視図。
【図２】本願発明に係るインクジェット記録装置の制御構成の例を示す図。
【図３】第１の実施形態に係る記録装置の構成例を示す図。
【図４】第１の実施形態に係る記録装置のタイミングチャートを示す図。
【図５】本願発明に係る補正回路のブロック構成の例を示す図。
【図６】本願発明に係る第１の信号補正回路のタイミングチャートを示す図。
【図７】本願発明に係る第２の信号補正回路のタイミングチャートを示す図。
【図８】本願発明に係る第１の判定回路の回路例を示す図。
【図９】本願発明に係る第１のマルチプレクサの回路の例を示す図。
【図１０】本願発明に係る第２の判定回路の回路例を示す図。
【図１１】本願発明に係る第２のマルチプレクサの回路の例を示す図。
【図１２】第２の実施形態に係る記録装置の構成例を示す図。
【図１３】第２の実施形態に係る記録装置のタイミングチャートを示す図。
【図１４】本願発明に係る記録ヘッドの斜視図。
【発明を実施するための形態】
【００１０】
以下添付図面を参照して本発明の好適な実施形態について、さらに具体的かつ詳細に説明する。ただし、この実施例に記載されている構成要素の相対配置等は、特定の記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００１１】
なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。
【００１２】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００１３】
さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。
【００１４】
またさらに、「記録要素」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。
【００１５】
またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。
【００１６】
以下に用いる記録ヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。
【００１７】
さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み（ｂｕｉｌｔ−ｉｎ）」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。
【００１８】
本発明の最も重要な特徴をなすインクジェット記録ヘッド（以下、記録ヘッド）は、記録ヘッドの素子基板に複数の記録素子とこれら記録素子を駆動する駆動回路とを同一基板に実装している。後述の説明から分かるように、記録ヘッドには複数の素子基板を内蔵し、これらの素子基板をカスケード接続する構造をとっている。従って、この記録ヘッドは相対的に長い記録幅を達成することができる。従って、その記録ヘッドは一般に見られるシリアルタイプの記録装置のみならず、その記録幅が記録媒体の幅に相当するようなフルライン記録ヘッドを備えた記録装置に用いられる。また、その記録ヘッドはシリアルタイプの記録装置の中でも、Ａ０やＢ０などの大きなサイズの記録媒体を用いる大判プリンタに用いられる。
【００１９】
従って、まず本発明の記録ヘッドが用いられる記録装置について説明する。
【００２０】
［記録装置の概要説明］
図１はフルラインのインクジェット記録ヘッド（以下、記録ヘッド）１０１Ｋ、１０１Ｃ、１０１Ｍ、１０１Ｙと常に安定したインク吐出を保証するための回復系ユニットを備えた記録装置１００の構造を説明するための斜視透視図である。
【００２１】
記録装置１００において、記録用紙１５は、フィーダユニット１７から、これら記録ヘッドによる印刷位置に供給され、記録装置の筐体１８に具備された搬送ユニット１６によって搬送される。
【００２２】
記録用紙１５への画像の印刷は、記録用紙１５を搬送しながら、記録用紙１５の基準位置がブラック（Ｋ）インクを吐出する記録ヘッド１０１Ｋの下に到達したときに、記録ヘッド１０１Ｋからブラックインクを吐出する。同様に、シアン（Ｃ）インクを吐出する記録ヘッド１０１Ｃ、マゼンタ（Ｍ）インクを吐出する記録ヘッド１０１Ｍ、イエロ（Ｙ）インクを吐出する記録ヘッド１０１Ｙの順に、各基準位置に記録用紙１５が到達すると各色のインクを吐出してカラー画像が形成される。こうして画像が印刷された記録用紙１５はスタッカトレイ２０に排出されて堆積される。
【００２３】
記録装置１００は、更に搬送ユニット１６、記録ヘッド１０１Ｋ、１０１Ｃ、１０１Ｍ、１０１Ｙにインクを供給するためのインク毎に交換可能なインクカートリッジ（不図示）を有している。またさらに、記録ヘッド１０１へのインク供給や回復動作のためのポンプユニット（不図示）、記録装置１００全体を制御する制御基板（不図示）等を有している。またフロントドア１９は、インクカートリッジの交換用の開閉扉である。
【００２４】
［制御構成］
次に、図１を用いて説明した記録装置の記録制御を実行するための制御構成について説明する。
【００２５】
図２は、記録装置の制御回路の構成を示すブロック図である。図２において、コントローラ３０は、ＭＰＵ３１、ＲＯＭ３２、ゲートアレイ（Ｇ．Ａ．）３３、及びＤＲＡＭ３４を含んで構成される。インタフェース４０は、記録データを入力するインタフェースである。ＲＯＭ３２は、不揮発性の記憶領域であり、ＭＰＵ３１が実行する制御プログラムを格納する。ＤＲＡＭ３４は、記録データや記録ヘッド１０１に供給される記録信号等のデータを保存しておくＤＲＡＭである。ゲートアレイ３３は、記録ヘッド１０１に対する記録信号の供給制御を行うゲートアレイであり、インタフェース４０、ＭＰＵ３１、ＤＲＡＭ３４間のデータ転送制御も行う。キャリッジモータ９０は、記録ヘッド１０１（１０１Ｋ、１０１Ｃ、１０１Ｍ、１０１Ｙ）を搬送するためのモータである。搬送モータ７０は、記録紙搬送のためのモータである。ヘッドドライバ５０は、記録ヘッド１０１を駆動する。モータドライバ６０、８０はそれぞれ、搬送モータ７０、キャリッジモータ９０を駆動するためのモータドライバである。
【００２６】
なお、図１に示すようなフルライン記録ヘッドを用いる構成の記録装置では、キャリッジモータ９０やそのモータを駆動するモータドライバ８０は存在しない。このために、図２ではカッコ符号をつけている。
【００２７】
上記制御構成の動作を説明すると、インタフェース４０に記録データが入るとゲートアレイ３３とＭＰＵ３１との間で記録データが記録用の記録信号に変換される。そして、モータドライバ６０、８０が駆動されると共に、ヘッドドライバ５０に送られた記録データに従って記録ヘッド１０１が駆動され、記録が行われる。
【００２８】
以下に説明する例では、フルライン型の記録ヘッドを例に挙げて説明するが、これに限定するものではなく、上述したようなシリアルタイプの記録装置の記録ヘッドに適用してもよい。その場合、記録ヘッドは、キャリッジに搭載され、記録媒体の幅方向に反復移動を行うことで記録動作を行う。
【００２９】
記録ヘッド１０１の斜視図を図１４に示す。フルライン型の記録ヘッドは図１４に示すように記録素子基板１０３が複数配置され、紙等の記録媒体７００の幅以上の印刷幅を持つ。なお、図１４の例では、複数の記録素子基板１０３が、千鳥格子状に配置されているがこれに限定するものではなく、直線状に配置されていてもよい。また、図１４において、記録素子基板１０３は、長方形の形状にて示されているが、この形状に限定するものではなく、例えば、台形や平行四辺形の形状であってもよい。
【００３０】
また、以下の説明では、１の記録ヘッド１０１に着目して説明を行うが、本願発明は、図１に示すように、複数の記録ヘッド１０１を備えた記録装置に適用可能である。
【００３１】
＜第１の実施形態＞
図３は、本願発明の第１の実施形態に係る記録装置１００の概略を示す図である。図３ではフルライン型の記録ヘッド１０１の例を示す。以下、同じ構成については、同じ参照番号を付し、個別に説明する必要がある場合には、各構成要素に対し添え字を付して示す。本実施形態に係る記録ヘッド１０１は、複数の記録素子基板１０３（１０３−１〜１０３−ｎ）を備え、伝送線路１１０を介して、記録装置本体基板１０２に接続される。
【００３２】
記録素子基板１０３は、第１の信号１１１（ＤＡＴＡ）を受信する第１の受信回路１０６、第２の信号１１２（ＣＬＫ）を受信する第２の受信回路１０７、及び、第３の信号１１３を受信する第３の受信回路１０８を備える。また、記録素子基板１０３は、補正回路１０５、および駆動回路１０４を備える。なお、不図示であるが、駆動回路１０４に対応して記録素子が設けられる。ヘッド制御ＩＣ１０９は、第１の信号１１１、第２の信号１１２、及び、第３の信号１１３を生成する。第１の信号１１１、第２の信号１１２、及び、第３の信号１１３は、記録装置本体基板１０２に配置されるヘッド制御ＩＣ１０９から伝送線路１１０を介して、記録素子基板１０３それぞれへと供給される。
【００３３】
第１の信号１１１、第２の信号１１２、及び、第３の信号１１３は、補正回路１０５に入力される。補正回路１０５は、第３の信号１１３の周期毎に、第１の信号１１１（ＤＡＴＡ）と第２の信号１１２（ＣＬＫ）の位相差を補正して、第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）を出力する。第４の信号１１４（Ｄａｄｊ）は、第１の信号１１１（ＤＡＴＡ）の位相を補正した信号である。また、第５の信号１１５（ＣＫａｄｊ）は、第２の信号１１２（ＣＬＫ）の位相を補正した信号である。補正回路１０５から出力された第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）は、駆動回路１０４に入力される。駆動回路１０４は、位相差が補正された第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）で駆動されるため、画像データ信号とクロック信号の同期を確実に取ることができ、正確な画像データを受信する事が可能となる。
【００３４】
図４は、本発明の第１の実施形態に係る記録装置１００のタイミングチャートを示す図である。第１の信号１１１を画像データ信号（ＤＡＴＡ）とし、第２の信号１１２をクロック信号（ＣＬＫ）とし、第３の信号１１３をラッチ信号（ＬＴ）として説明を行う。また、ライン時間とは、記録媒体に１列分ないしは１行分の画像を印刷するための時間を意味する。記録素子基板１０３は、１ライン時間を所定の数のブロックに分割して、記録素子（不図示）を順次駆動していく時分割駆動を行う。ラッチ時間は、１ブロックあたりの時間を意味する。また、ラッチ信号（ＬＴ）は、１ブロックを識別するための信号である。図４に示す例では、１ライン時間は、ｍ個のラッチ時間（すなわち、ｍ個のブロック）に分割されている。１ラッチ時間は、テストフラグ信号２００を送信する期間、画像データ信号２０１を送信する期間、及び、休止期間２０３から構成される。休止期間２０３は、画像データ信号（ＤＡＴＡ）及びクロック信号（ＣＬＫ）の論理は遷移しない期間となる。本実施形態では、各ラッチ時間において、休止時間が含まれるものとする。
【００３５】
記録装置１００は、休止期間２０３後のテストフラグ信号２００の送信期間で画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）の位相ずれの補正量を決定し、その決定した補正量に基づいて補正を行う。具体的には、休止期間２０３後に送信されるテストフラグ信号２００と、クロック信号（ＣＬＫ）の位相差を把握し、それらの位相関係に基づき、最適な位相補正量を決定する。画像データ信号２０１を送信する期間中、決定した位相補正量を維持し、ラッチ信号（ＬＴ）の立ち上がりのタイミングで位相補正量をリセットする。このような動作を１ラッチ時間毎に繰り返し行うことで、第１の実施形態に係る記録装置１００は、温度変化や経時変化による位相の変化に追随することが可能で、信頼性を確保することが可能となる。
【００３６】
図５は、第１の実施形態に係る記録装置１００における補正回路１０５のブロック構成例を示す図である。補正回路１０５は、第１の信号１１１（ＤＡＴＡ）の位相を補正する第１の信号補正回路３００と、第２の信号１１２（ＣＬＫ）の位相を補正する第２の信号補正回路３０１から構成される。第１の信号補正回路３００は、第１の遅延回路３０２、第１の判定回路３０３、及び、第１のマルチプレクサ３０４から構成される。第１の信号補正回路３００には、第１の信号１１１（ＤＡＴＡ）、第２の信号１１２（ＣＬＫ）、及び、第３の信号１１３（ＬＴ）が入力される。また、第２の信号補正回路３０１は、第２の遅延回路３０６、第２の判定回路３０７、及び、第２のマルチプレクサ３０８から構成される。第２の信号補正回路３０１には、第２の信号１１２（ＣＬＫ）、第３の信号１１３（ＬＴ）、及び、第１の信号補正回路３００からの出力（第４の信号１１４（Ｄａｄｊ））が入力される。
【００３７】
以下、図５を参照して、補正回路１０５の動作を説明する。第１の遅延回路３０２は、第１の信号１１１（ＤＡＴＡ）を遅延させたｎ＋１個の第１の遅延信号３１０（Ｄ＿０、Ｄ＿１、Ｄ＿２、…、Ｄ＿ｎ）を生成する。第１の判定回路３０３は、第１の遅延信号３１０と第２の信号１１２（ＣＬＫ）の位相を比較する。第１の判定回路３０３は、第１の遅延信号３１０（Ｄ＿０、Ｄ＿１、Ｄ＿２、…、Ｄ＿ｎ）のうち、どの遅延信号の立ち上がりエッジが第２の信号１１２（ＣＬＫ）の立ち上がりエッジと一致するかを判定し、第１の判定信号３０５を出力する。第１のマルチプレクサ３０４は、第１の判定回路３０３から出力された第１の判定信号３０５に基づいて、第１の判定回路３０３で判定されたエッジが一致する遅延信号を、第１の遅延信号３１０の中から選択して第４の信号１１４（Ｄａｄｊ）として出力する。つまり、第１のマルチプレクサ３０４は、複数の第１の遅延信号３１０の中から、出力する信号を選択する選択回路である。
【００３８】
第２の遅延回路３０６は、第２の信号１１２（ＣＬＫ）を遅延させたｍ＋１個の第２の遅延信号３１１（ＣＫ＿０、ＣＫ＿１、ＣＫ＿２、…、ＣＫ＿ｍ）を生成する。第２の判定回路３０７は、第２の遅延信号３１１と第４の信号１１４の位相を比較する。第２の判定回路３０７は、第２の遅延信号３１１（ＣＫ＿０、ＣＫ＿１、ＣＫ＿２、…、ＣＫ＿ｍ）のうち、どの遅延信号の立ち上がりエッジが第４の信号１１４（Ｄａｄｊ）の立ち下りエッジと一致するかを判定し、第２の判定信号３０９を出力する。第２のマルチプレクサ３０８は、第２の判定回路３０７から出力された第２の判定信号３０９に基づいて、第２の判定回路３０７で判定されたエッジが一致する遅延信号の遅延時間に対して、半分の遅延時間である遅延信号を第２の遅延信号３１１から選択する。つまり、第２のマルチプレクサ３０８は、複数の第２の遅延信号３１１の中から、出力する信号を選択する選択回路である。なお、この第２のマルチプレクサ３０８は、例えば、第２の判定回路３０７で判定されたエッジが一致する遅延信号の遅延時間より小さい遅延時間の第２遅延信号を選択しても構わない。そして、第２のマルチプレクサ３０８は、この選択した第２の遅延信号３１１を第５の信号１１５（ＣＫａｄｊ）として出力する。
【００３９】
図６は、第１の信号補正回路３００のタイミングチャートを示す図である。また、図７は、第２の信号補正回路３０１のタイミングチャートを示す図である。図８は、第１の判定回路３０３の回路例を示す図である。また、図１０は、第２の判定回路３０７の回路例を示す図である。なお、本実施形態に係る第１の判定回路３０３及び第２の判定回路３０７は、ラッチ回路やフリップ回路などのデジタル回路のみで構成が可能である。
【００４０】
図９は、第１のマルチプレクサ３０４の回路の概念構成を示す図である。第１のマルチプレクサ３０４は、図９に図示される真理値表の通りに、第１の判定信号３０５に基づいて第１の遅延信号３１０（Ｄ＿０、Ｄ＿１、Ｄ＿２、…、Ｄ＿ｎ）のうちから一つの信号を選択して、第４の信号１１４（Ｄａｄｊ）として出力する。また、図１１は、第２のマルチプレクサ３０８の回路の概念構成を示す図である。第２のマルチプレクサ３０８は、図１１に図示される真理値表の通りに、第２の判定信号３０９に基づいて第２の遅延信号３１１（ＣＫ＿０、ＣＫ＿１、ＣＫ＿２、…、ＣＫ＿ｍ）のうちから一つの信号を選択して、第５の信号１１５（ＣＫａｄｊ）として出力する。なお、図９、図１１に示す「＊」は、ｄｏｎ‘ｔ ｃａｒｅという意味である。また、上述したように、図１１については、一致する遅延時間の半分の値が、ＣＫａｄｊ＿ｉとして出力される。真理値表に示す論理は、ＡＮＤゲートやＣＭＯＳスイッチなどのデジタル回路のみで実現が可能である。
【００４１】
以下、図６、図８、図９を参照して、第１の信号補正回路３００の詳細な動作を説明する。図６の例では、第２の信号１１２（ＣＬＫ）が第１の信号１１１（ＤＡＴＡ）に対して、理想状態のａの位置から時間ｔｓ分遅れが発生し、位相差が生じた例を示している。また、テストフラグ信号２００を２ｂｉｔの信号「１０」とした場合の例である。このテストフラグ信号２００は、１ビット目が１（ハイレベル）、２ビット目が０（ロウレベル）である。
【００４２】
図８において、第１の判定回路３０３の複数のラッチ回路６００（６００−０〜６００−ｎ）は、第１の遅延信号３１０がラッチパルスとして入力されている。そのため、第１の遅延信号３１０（Ｄ＿０、Ｄ＿１、Ｄ＿２、…、Ｄ＿ｎ）それぞれに同期して、初段のラッチ回路６００−０から後段のラッチ回路６００−ｎへ論理“Ｈｉｇｈ”レベルが転送される。次に、フリップフロップ回路６０２により第２の信号１１２（ＣＬＫ）の立ち上がりに同期した信号ｅｄｇｅ２が生成され、その信号ｅｄｇｅ２が複数のフリップフロップ回路６０１に入力される。フリップフロップ回路６０１は、信号ｅｄｇｅ２の立ち上がり時点で、前述した“Ｈｉｇｈ”レベルの論理がどの段のラッチまで転送されたかを示す、ｎ＋１ｂｉｔの第１の判定信号３０５（Ｑｄ）を出力する。また、第３の信号１１３（ＬＴ）と第１の信号１１１（ＤＡＴＡ）に基づき、ラッチ回路６０３により信号ｅｄｇｅ１が生成され、複数のラッチ回路６００およびフリップフロップ回路６０１のリセット信号として用いられる。
【００４３】
図６の例では、Ｑｄは０ｂｉｔ目から３ｂｉｔ目までが“Ｈｉｇｈ”レベル、４ｂｉｔ目以降は“Ｌｏｗ”レベルであり、遅延信号Ｄ＿３で駆動される４段目のラッチ回路６００−３まで“Ｈｉｇｈ”レベルが転送されたことを示している。これは、第１の遅延信号３１０のうち、第２の信号１１２（ＣＬＫ）の立ち上がりエッジと一致しているのは、遅延信号Ｄ＿３であるということを意味する。図９に示す第１のマルチプレクサ３０４は、第１の判定回路３０３から出力された第１の判定信号３０５（Ｑｄ）に従って、遅延信号Ｄ＿３を第４の信号１１４（Ｄａｄｊ）として出力する。
【００４４】
次に、図７、図１０、図１１を参照して、第２の信号補正回路３０１の詳細な動作を説明する。図１０において、第２の判定回路３０７の複数のラッチ回路８００（８００−０〜８００−ｍ）は、第２の遅延信号３１１がラッチパルスとして入力されている。そのため、第２の遅延信号３１１（ＣＫ＿０、ＣＫ＿１、ＣＫ＿２、…、ＣＫ＿ｍ）それぞれに同期して、初段のラッチ回路８００−０から後段のラッチ回路８００−ｍへ論理“Ｈｉｇｈ”レベルが転送される。次に、フリップフロップ回路８０２により第４の信号１１４（Ｄａｄｊ）の立ち下りに同期した信号ｅｄｇｅ４が生成され、その信号ｅｄｇｅ４が複数のフリップフロップ回路８０１に入力される。フリップフロップ回路８０１が信号ｅｄｇｅ４の立ち上がり時点で、前述した“Ｈｉｇｈ”レベルの論理がどの段のラッチまで転送されたかを示す第２の判定信号３０９（Ｑｃ）を出力する。また、信号ｅｄｇｅ５は、信号ｅｄｇｅ４をＣＬＫの立ち上がりエッジで取り込んだ信号であり、フリップフロップ回路８０４により生成される。信号ｅｄｇｅ５は、第２のマルチプレクサ３０８に供給され、マスキング信号３１２として使用される。また、第３の信号１１３（ＬＴ）と第２の信号１１２（ＣＬＫ）に基づき、フリップフロップ回路８０３により信号ｅｄｇｅ３が生成され、複数のラッチ回路８００およびフリップフロップ回路８０１のリセット信号として用いられる。
【００４５】
図７の例では、Ｑｃは０ｂｉｔ目から４ｂｉｔ目までが“Ｈｉｇｈ”レベル、５ｂｉｔ目以降は“Ｌｏｗ”レベルであり、遅延信号ＣＫ＿４で駆動される５段目のラッチ回路８００−４まで“Ｈｉｇｈ”レベルが転送されたことを示している。これは、第４の信号１１４（Ｄａｄｊ）の立ち下りエッジと一致しているのは、遅延信号ＣＫ＿４であるということを意味する。図１１に示す第２のマルチプレクサ３０８は、第２の判定信号３０９（Ｑｃ）に従って、遅延信号ＣＫ＿４に対して半分の遅延時間を持つ遅延信号ＣＫ＿２を選択する。そして、第２のマルチプレクサ３０８は、その選択された遅延信号を、ＡＮＤゲート９０１によって信号ｅｄｇｅ５（マスキング信号３１２）で不要な部分をマスクして第５の信号１１５（ＣＫａｄｊ）として出力する。その結果、時間ｔｓ分が補正され、クロック信号のエッジが理想状態のａの位置に戻り、データ信号との同期が確実に取れるようになる。なお、上述したように、別の形態として、第２のマルチプレクサ３０８は、遅延信号ＣＫ＿４に対して遅延時間が小さい遅延信号ＣＫ＿３を選択しても構わない。
【００４６】
以上のような構成により、本実施形態に係る記録装置は、回路が安定動作をするためのトレーニング期間が不要で、位相差を瞬時に補正することが可能となる。また位相の補正を定期的（例えば、１ラッチ時間毎）に行うことで、温度変化や経時変化による位相の変化に追随することが可能で、信頼性を確保することが可能となる。
【００４７】
また、前述したように本願発明に係る補正回路は、ＤＬＬ回路やＰＬＬ回路のようなアナログ回路に必要とされる容量（コンデンサ）が不要である。容量（コンデンサ）を基板内に設けるには非常に大きな面積が必要となるが、本願発明における補正回路は前述したようにデジタル回路のみで構成できるため、省面積化が可能となる。
【００４８】
また、本願発明の補正回路は、デジタル回路のみで実現できるため、ＤＬＬ回路やＰＬＬ回路などのアナログ回路を用いた従来技術に比べ耐ノイズ性に優れる。特に記録素子基板は記録素子を駆動する際にＡ（アンペア）オーダの電流が瞬時に流れ、電磁ノイズが多く発生するため、本願発明の補正回路は、記録素子基板に適する。
【００４９】
＜第１の実施形態の変形例１＞
上述した第１の実施形態では、図５に示すように第１の判定回路３０３は、ｎ＋１個の第１の遅延信号３１０について判定し、第１の判定信号３０５を出力した。第１の実施形態の変形例１では、第１の判定回路３０３は、判定対象の信号として第１の信号１１１（ＤＡＴＡ）を加えても構わない。この構成においては、第１のマルチプレクサ３０４は、ｎ＋２個（第１の遅延信号３１０および第１の信号１１１）の信号の中から選択して第４の信号１１４（Ｄａｄｊ）として出力する。従って、第１の実施形態の変形例１においては、第１の信号１１１（ＤＡＴＡ）の立ち上がりエッジと第２の信号１１２（ＣＬＫ）の立ち上がりエッジが一致する場合には、第１の信号１１１（ＤＡＴＡ）を第４の信号１１４（Ｄａｄｊ）として出力する。なお、他の回路構成は、第１の実施形態と同じであるので説明を省く。
【００５０】
＜第１の実施形態の変形例２＞
第１の実施形態の変形例２は、第１の実施形態の変形例１において、第１の遅延回路３０２は第１の遅延信号３１０を1つ生成する構成とする。この構成により第１信号補正回路の回路規模を抑制できる。この構成においては、第１の判定回路３０３は、第１の信号１１１（ＤＡＴＡ）と１つの第１の遅延信号３１０の合計２つの信号を判定対象とする。第１のマルチプレクサ３０４は、２つの信号のいずれかを選択して第４の信号１１４（Ｄａｄｊ）として出力する。他の構成については、第１の実施形態の変形例１と同じであるので説明を省く。
【００５１】
＜第２の実施形態＞
図１２は、本願発明の第２の実施形態に係る記録装置５００の概略を示す図である。第１の実施形態における記録装置１００と異なる点は、記録素子基板５０３それぞれが温度検知手段５０４を備える点である。温度検知手段５０４は、温度に応じた温度検知信号５０５を、記録装置本体基板１０２に配置されるヘッド制御ＩＣ１０９へ、伝送線路１１０を介して出力する。ヘッド制御ＩＣ１０９は、温度検知信号５０５を読み込む（サンプリングする）ことで記録素子基板５０３の温度状態を把握し、記録素子の駆動条件（駆動電圧や駆動パルス）の変更など記録ヘッド５０１の制御に反映させる。
【００５２】
補正回路１０５は、第１の実施形態と同様に、第１の信号１１１（ＤＡＴＡ）と第２の信号１１２（ＣＬＫ）の位相差を補正して、第４の信号１１４（Ｄａｄｊ）と第５の信号１１５（ＣＫａｄｊ）を出力する。補正回路１０５の動作は、第１の実施形態と同様であるので、詳細な説明は割愛する。
【００５３】
従来、記録素子基板は、温度上昇に伴って、インク吐出量が増大することが知られている。これに対し、インクジェット方式の記録装置では、連続印刷時においても記録画像の再現性、色安定性が求められ、記録ヘッドの駆動電圧及び駆動パルスを精密に制御する従来技術が開示されている。そのような従来技術により、記録素子基板に内蔵する温度検知素子で検出された温度データに基づいて記録装置の信号処理回路で記録素子の駆動条件（駆動電圧及び駆動パルス）が調整され、インク吐出量が均一になるように制御される。
【００５４】
温度検知手段５０４として、例えば、ダイオードを用いることができるが、この場合は、ＰＮ接合の順方向電圧の温度特性（−２ｍＶ／℃）に伴う微弱な電圧変化を検出する必要がある。しかしながら、記録素子基板５０３には、画像データ信号やクロック信号などのデジタル信号が温度検知信号５０５に隣接して供給されており、それらのデジタル信号からのノイズが温度検知信号５０５に重畳し、検知温度に誤差が生じてしまう。
【００５５】
そこで、本実施形態に係る記録装置５００では、デジタル信号の論理が遷移しない休止期間を設け、その休止期間におけるノイズが重畳されていない温度検知信号５０５を読み取る。これにより、本実施形態では、記録素子基板５０３の正確な温度を検出することが可能となる。
【００５６】
図１３は、本実施形態に係る記録装置５００のタイミングチャートを示す図である。温度検知信号５０５をＴＥＭＰとして説明を行う。ヘッド制御ＩＣ１０９は、休止期間２０３における温度検知信号５０５（ＴＥＭＰ）を読み取り、記録素子基板５０３の温度状態を把握する。ここでは、休止期間２０３において、所定の回数、温度検知信号５０５を読み取り（サンプリングし）、その平均値を用いるものとする。ここでの所定の回数は、休止期間２０３の長さに応じて決定してもよいし、予め決定した回数であってもよい。
【００５７】
休止期間２０３では、画像データ信号（ＤＡＴＡ）やクロック信号（ＣＬＫ）などのデジタル信号の論理が遷移しないため、温度検知信号５０５はクロストークノイズの影響を受けない。そのため、ヘッド制御ＩＣ１０９は記録素子基板５０３の正しい温度を把握することが可能となる。
【００５８】
また、第１の信号１１１（ＤＡＴＡ）と第２の信号１１２（ＣＬＫ）の位相差の補正は休止期間２０３後に行うので、温度検知信号５０５は補正回路１０５が高速に動作することによる電源経由のノイズの影響も受けることはない。
【００５９】
以上の構成により、本実施形態に係る記録装置は、トレーニング期間が不要であり、画像データ信号（ＤＡＴＡ）とクロック信号（ＣＬＫ）の位相差を瞬時に補正することが可能となる。その結果、画像データ信号及びクロック信号を定期的に停止することができる。この停止期間中に温度検知信号を読み出すことにより、データ信号やクロック信号のクロストークの影響を受けずに、記録素子基板の温度状態を正確に把握することができるため、高い信頼性を実現することが可能である。
【００６０】
＜その他の実施形態＞
以上、第１及び第２の実施形態について説明したが、上述の形態に限定するものではない。例えば、補正回路１０５は駆動回路１０４ともに記録素子基板１０３に設けられていたが、記録ヘッド１０１に設けられた別の基板に設けられていても構わない。例えば、上記の実施形態では位相補正の頻度は、１ラッチ時間毎であったが、これに限定するものではなく、２ラッチ時間毎や４ラッチ時間毎、または１ライン時間毎でも構わない。
【符号の説明】
【００６１】
１００…記録装置、１０１…記録ヘッド、１０３…記録素子基板、１０４…駆動回路、１０５…補正回路、１０６…第１の受信回路、１０７…第２の受信回路、１０８…第３の受信回路、３００…第１の信号補正回路、３０１…第２の信号補正回路、３０２…第１の遅延回路、３０３…第１の判定回路、３０４…第１のマルチプレクサ、３０６…第２の遅延回路、３０７…第２の判定回路、３０８…第２のマルチプレクサ
【図１】
2018051896.tif 000003
【図２】
2018051896.tif 000004
【図３】
2018051896.tif 000005
【図４】
2018051896.tif 000006
【図５】
2018051896.tif 000007
【図６】
2018051896.tif 000008
【図７】
2018051896.tif 000009
【図８】
2018051896.tif 000010
【図９】
2018051896.tif 000011
【図１０】
2018051896.tif 000012
【図１１】
2018051896.tif 000013
【図１２】
2018051896.tif 000014
【図１３】
2018051896.tif 000015
【図１４】
2018051896.tif 000016