(57)【要約】【課題】半導体装置における各層の半導体チップの設計を変更せずに、各半導体チップに入力される信号の入力方向を判定する。【解決手段】第１端子を介して第１の装置に接続されるとともに第２端子を介して第２の装置に接続され、第１の装置又は第２の装置が入力する信号の入力方向を判定する判定回路を有する半導体装置において、判定回路は、判定信号を出力する出力端子に接続された第１信号出力部と、第１端子、出力端子及び第１信号出力部に接続され、第１の装置から第１端子に信号が入力された場合、判定信号の出力元を第１端子に切り替えるとともに、第２の装置から第２端子に信号が入力された場合、判定信号の出力元を第１信号出力部に切り替えることにより、判定信号の出力元が第１端子である場合と判定信号の出力元が第１信号出力部である場合とで、出力端子が出力する判定信号の電位レベルを変更させる切り替え部と、を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１端子を介して第１の装置に接続されるとともに第２端子を介して第２の装置に接続され、前記第１の装置又は前記第２の装置が入力する信号の入力方向を判定する判定回路を有する半導体装置において、
前記判定回路は、
判定信号を出力する出力端子に接続された第１信号出力部と、
前記第１端子、前記出力端子及び前記第１信号出力部に接続され、前記第１の装置から前記第１端子に信号が入力された場合、前記判定信号の出力元を前記第１端子に切り替えるとともに、前記第２の装置から前記第２端子に信号が入力された場合、前記判定信号の出力元を前記第１信号出力部に切り替えることにより、前記判定信号の出力元が前記第１端子である場合と前記判定信号の出力元が前記第１信号出力部である場合とで、前記出力端子が出力する判定信号の電位レベルを変更させる切り替え部と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１端子に接続された第２信号出力部と、
前記第２端子に接続された第３信号出力部と、
前記第１端子と前記第２信号出力部との間に配置され、前記第２の装置から前記第２端子に信号が入力された場合に、前記第２信号出力部から出力される信号を前記第１端子に伝送する第１伝送部と、
前記第２端子と前記第３信号出力部との間に配置され、前記第１の装置から前記第１端子に信号が入力された場合に、前記第３信号出力部から出力される信号を前記第２端子に伝送する第２伝送部と、
を有する請求項１に記載の半導体装置。
【請求項３】
前記判定回路が、前記半導体装置が備える半導体チップに設けられ、
前記第１端子及び前記第２端子が、前記半導体チップの平面視において、前記半導体チップの回転中心に配置されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記判定回路が、前記半導体装置が備える半導体チップの複数箇所に設けられ、
複数の前記第１端子が、前記半導体チップの平面視において、前記半導体チップの回転中心に対して対称に配置され、
複数の前記第２端子が、前記半導体チップの平面視において、前記半導体チップの回転中心に対して対称に配置されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記判定回路が、前記半導体装置が備える、積層された複数の半導体チップのそれぞれに設けられ、
前記複数の半導体チップが同一設計であることを特徴とする請求項１から４の何れか一項に記載の半導体装置。
【請求項６】
前記第１端子及び前記第２端子に、ローレベルの信号又はハイレベルの信号が入力されることを特徴とする請求項１から５の何れか一項に記載の半導体装置。
【請求項７】
前記第１信号出力部は、プルアップ抵抗又はプルダウン抵抗であることを特徴とする請求項１から６の何れか一項に記載の半導体装置。
【請求項８】
前記第１信号出力部は、プルアップ抵抗であり、
前記第２信号出力部及び前記第３信号出力部は、プルダウン抵抗であることを特徴とする請求項２から６の何れか一項に記載の半導体装置。
【請求項９】
前記第１信号出力部は、プルダウン抵抗であり、
前記第２信号出力部及び前記第３信号出力部は、プルアップ抵抗であることを特徴とする請求項２から６の何れか一項に記載の半導体装置。
【請求項１０】
第１端子を介して第１の装置に接続されるとともに第２端子を介して第２の装置に接続され、前記第１の装置又は前記第２の装置が入力する信号の入力方向を判定する判定回路を有する半導体装置の判定方法において、
前記判定回路が有する第１信号出力部及び前記第１端子が、出力端子を介して判定信号を出力し、
前記判定回路が有するとともに前記第１端子、前記出力端子及び前記第１信号出力部に接続された切り替え部が、前記第１の装置から前記第１端子に信号が入力された場合、前記判定信号の出力元を前記第１端子に切り替えるとともに、前記第２の装置から前記第２端子に信号が入力された場合、前記判定信号の出力元を前記第１信号出力部に切り替えることにより、前記判定信号の出力元が前記第１端子である場合と前記判定信号の出力元が前記第１信号出力部である場合とで、前記判定信号の電位レベルを変更させることを特徴とする半導体装置の判定方法。
【請求項１１】
第１端子を介して第１の装置に接続されるとともに第２端子を介して第２の装置に接続され、前記第１の装置又は前記第２の装置が入力する信号の入力方向を判定する判定回路を有する半導体装置の判定プログラムにおいて、
コンピュータに、
前記判定回路が有する第１信号出力部及び前記第１端子から、出力端子を介して判定信号を出力させ、
前記判定回路が有するとともに前記第１端子、前記出力端子及び前記第１信号出力部に接続された切り替え部が、前記第１の装置から前記第１端子に信号が入力された場合、前記判定信号の出力元を前記第１端子に切り替えるとともに、前記第２の装置から前記第２端子に信号が入力された場合に、前記判定信号の出力元を前記第１信号出力部に切り替えることにより、前記判定信号の出力元が前記第１端子である場合と前記判定信号の出力元が前記第１信号出力部である場合とで、前記判定信号の電位レベルを変更させ、
前記出力された判定信号を収集させ、
収集された前記判定信号と前記半導体装置の設計情報とを比較して、前記半導体装置の実装状態を判定させることを特徴とする半導体装置の判定プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の判定方法及び半導体装置の判定プログラムに関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）やＩＣ（Integrated Circuit）等の半導体
チップの製造プロセスの微細化に伴い、リーク電流の増大や配線における信号遅延が増大している。半導体チップの性能の向上を図るため、半導体チップの三次元実装技術が注目されている。半導体チップの三次元実装技術では、複数の半導体チップを積層し、ＴＳＶ（Through Silicon Via：シリコン貫通ビア）によって各半導体チップを貫通し、複数の
半導体チップをマイクロバンプで相互に接合することで、各半導体チップの間を電気的に接続している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２４３１３２号公報
【特許文献２】特開平７−８６５２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
三次元積層される半導体チップの接続方式としては以下の３つの方式がある。
（１）メタル層同士をマイクロバンプで接続する。メタル層同士を接続する方式は、Face
to Face（Ｆ２Ｆ）方式とも呼ばれる。
（２）メタル層とシリコン層とをマイクロバンプ及びＴＳＶで接続する。メタル層とシリコン層とを接続する方式は、Face to Back（Ｆ２Ｂ）方式とも呼ばれる。
（３）シリコン層同士をマイクロバンプ及びＴＳＶで接続する。シリコン層同士を接続する方式は、Back to Back（Ｂ２Ｂ）方式とも呼ばれる。
【０００５】
３枚以上の半導体チップを積層する場合、図１６に示すように、接続方式が層ごとに異なる。図１６は、半導体チップ１１０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄが積層された半導体装置１０１の一例である。半導体装置１０１は、半田ボール１２０を介してプリント基板１３０上に実装されている。第１層の半導体チップ１１０Ａは、メタル層１１１Ａ、シリコン層１１２Ａ及び複数のＴＳＶ１１３Ａを備える。第２層の半導体チップ１１０Ｂは、メタル層１１１Ｂ、シリコン層１１２Ｂ及び複数のＴＳＶ１１３Ｂを備える。第３層の半導体チップ１１０Ｃは、メタル層１１１Ｃ、シリコン層１１２Ｃ及び複数のＴＳＶ１１３Ｃを備える。第４層の半導体チップ１１０Ｄは、メタル層１１１Ｄ、シリコン層１１２Ｄ及び複数のＴＳＶ１１３Ｄを備える。以下では、半導体チップ１１０Ａ〜１１０Ｄを総称する場合、半導体チップ１１０と表記する。
【０００６】
半導体チップ１１０Ａと半導体チップ１１０Ｂとの間には複数のマイクロバンプ１１４Ａが配置されており、ＴＳＶ１１３Ａ及びマイクロバンプ１１４Ａによってシリコン層１１２Ａとメタル層１１１Ｂとが接続されている。したがって、半導体チップ１１０Ａと半導体チップ１１０Ｂとの接続方式は、Ｆ２Ｂ方式である。半導体チップ１１０Ｂと半導体チップ１１０Ｃとの間には複数のマイクロバンプ１１４Ｂが配置されており、ＴＳＶ１１３Ｂ，１１３Ｃ及びマイクロバンプ１１４Ｂによってメタル層１１２Ｂとメタル層１１２Ｃとが接続されている。したがって、半導体チップ１１０Ｂと半導体チップ１１０Ｃとの接続方式は、Ｂ２Ｂ方式である。半導体チップ１１０Ｃと半導体チップ１１０Ｄとの間に
は複数のマイクロバンプ１１４Ｃが配置されており、マイクロバンプ１１４Ｃによってシリコン層１１１Ｃとシリコン層１１Ｄとが接続されている。したがって、半導体チップ１１０Ｃと半導体チップ１１０Ｄとの接続方式は、Ｆ２Ｆ方式である。さらに、層ごとに半導体チップ１１０Ａ〜１１０Ｄを面内回転させる場合もある。
【０００７】
各層の半導体チップ１１０の送受信回路は、上層及び下層の半導体チップ１１０のいずれから信号が入力されたのかを判定することができない。すなわち、各層の半導体チップ１１０の送受信回路は、半導体チップ１１０に入力される信号の入力方向を判定することができない。したがって、各層の半導体チップ１１０において、上層及び下層の半導体チップ１１０のいずれと信号の送受信を行うかを予め決めておく必要がある。設計を各層の半導体チップ１１０ごとで変更することにより、各層の半導体チップ１１０の送受信回路が、上層及び下層の半導体チップ１１０のいずれと信号の送受信を行うかを決めておくという方法がある。しかし、設計を各層の半導体チップ１１０ごとで変更する場合、設計コストや製造コストが増大し、歩留まりが低下するという課題がある。本発明は、半導体装置における各層の半導体チップの設計を変更せずに、各半導体チップに入力される信号の入力方向を判定する技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、第１端子を介して第１の装置に接続されるとともに第２端子を介して第２の装置に接続され、前記第１の装置又は前記第２の装置が入力する信号の入力方向を判定する判定回路を有する半導体装置において、前記判定回路は、判定信号を出力する出力端子に接続された第１信号出力部と、前記第１端子、前記出力端子及び前記第１信号出力部に接続され、前記第１の装置から前記第１端子に信号が入力された場合、前記判定信号の出力元を前記第１端子に切り替えるとともに、前記第２の装置から前記第２端子に信号が入力された場合、前記判定信号の出力元を前記第１信号出力部に切り替えることにより、前記判定信号の出力元が前記第１端子である場合と前記判定信号の出力元が前記第１信号出力部である場合とで、前記出力端子が出力する判定信号の電位レベルを変更させる切り替え部と、を有する。
【０００９】
本発明の一観点によれば、第１端子を介して第１の装置に接続されるとともに第２端子を介して第２の装置に接続され、前記第１の装置又は前記第２の装置が入力する信号の入力方向を判定する判定回路を有する半導体装置の判定プログラムにおいて、コンピュータに、前記判定回路が有する第１信号出力部及び前記第１端子から、出力端子を介して判定信号を出力させ、前記判定回路が有するとともに前記第１端子、前記出力端子及び前記第１信号出力部に接続された切り替え部が、前記第１の装置から前記第１端子に信号が入力された場合、前記判定信号の出力元を前記第１端子に切り替えるとともに、前記第２の装置から前記第２端子に信号が入力された場合に、前記判定信号の出力元を前記第１信号出力部に切り替えることにより、前記判定信号の出力元が前記第１端子である場合と前記判定信号の出力元が前記第１信号出力部である場合とで、前記判定信号の電位レベルを変更させ、前記出力された判定信号を収集させ、収集された前記判定信号と前記半導体装置の設計情報とを比較して、前記半導体装置の実装状態を判定させる。
【発明の効果】
【００１０】
本発明によれば、半導体装置における各層の半導体チップの設計を変更せずに、各半導体チップに入力される信号の入力方向を判定することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、半導体装置の構成の一例を示す図である。
【図２】図２の（Ａ）及び（Ｂ）は、判定回路の構成の一例を示す図である。
【図３】図３は、判定回路の動作の一例を示すフローチャートである。
【図４】図４は、判定回路の動作の一例を示すフローチャートである。
【図５】図５の（Ａ）及び（Ｂ）は、判定回路の端子の信号レベルを示す図である。
【図６】図６は、半導体装置の構成の一例を示す図である。
【図７】図７は、判定回路の端子の信号レベルを示す図である。
【図８】図８は、切替回路の構成の一例を示す図である。
【図９】図９の（Ａ）及び（Ｂ）は、判定回路の構成の一例を示す図である。
【図１０】図１０は、判定回路の動作の一例を示すフローチャートである。
【図１１】図１１は、判定回路の動作の一例を示すフローチャートである。
【図１２】図１２の（Ａ）及び（Ｂ）は、判定回路の端子の信号レベルを示す図である。
【図１３】図１３は、比較例に係る半導体装置の構成の一例を示す図である。
【図１４】図１４は、制御部の構成の一例を示す図である。
【図１５】図１５は、判定処理の一例を示すフローチャートである。
【図１６】図１６は、半導体装置の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して実施形態に係る半導体装置、半導体装置の判定方法及び半導体装置の判定プログラムについて説明する。以下に示す半導体装置、半導体装置の判定方法及び半導体装置の判定プログラムの構成は例示であり、本発明は、実施形態に係る半導体装置、半導体装置の判定方法及び半導体装置の判定プログラムの構成に限定されない。
【００１３】
図１は、半導体装置１の構成の一例を示す図である。半導体装置１は、複数の半導体チップ２Ａ〜２Ｄが積層された積層チップである。半導体チップ２Ａ〜２Ｄは、半導体装置の一例である。また、半導体チップ２Ａ〜２Ｄは、装置の一例である。半導体チップ２Ａ〜２Ｄを半導体装置と呼称し、半導体装置１を積層半導体装置と呼称してもよい。以下では、半導体チップ２Ａ〜２Ｄを総称する場合、半導体チップ２とも表記する。半導体チップ２は、例えば、ＬＳＩチップ及びＩＣチップである。図１には、４層の半導体チップ２Ａ〜２Ｄを備える半導体装置１が示されているが、図１に示す半導体装置１に限定されず、実施形態に係る半導体装置１は、２層又は３層の半導体チップ２を備えてもよいし、５層以上の半導体チップ２を備えてもよい。図１では、半導体装置１はプリント基板１０上に実装されている。プリント基板１０は、装置の一例である。
【００１４】
半導体チップ２Ａは、シリコン層３Ａ、メタル層４Ａ及びＴＳＶ５Ａを備える。半導体チップ２Ａは、複数のＴＳＶ５Ａを備えてもよい。メタル層４Ａには、判定回路６Ａ、切替回路７Ａ、受信回路８Ａ及び送信回路９Ａが設けられている。判定回路６Ａは、判定装置の一例である。半導体チップ２Ｂは、シリコン層３Ｂ、メタル層４Ｂ及びＴＳＶ５Ｂを備える。半導体チップ２Ｂは、複数のＴＳＶ５Ｂを備えてもよい。メタル層４Ｂには、判定回路６Ｂ、切替回路７Ｂ、受信回路８Ｂ及び送信回路９Ｂが設けられている。判定回路６Ｂは、判定装置の一例である。
【００１５】
半導体チップ２Ｃは、シリコン層３Ｃ、メタル層４Ｃ及びＴＳＶ５Ｃを備える。半導体チップ２Ｃは、複数のＴＳＶ５Ｃを備えてもよい。メタル層４Ｃには、判定回路６Ｃ、切替回路７Ｃ、受信回路８Ｃ及び送信回路９Ｃが設けられている。判定回路６Ｃは、判定装置の一例である。半導体チップ２Ｄは、シリコン層３Ｄ、メタル層４Ｄ及びＴＳＶ５Ｄを備える。半導体チップ２Ｄは、複数のＴＳＶ５Ｄを備えてもよい。メタル層４Ｄには、判定回路６Ｄ、切替回路７Ｄ、受信回路８Ｄ及び送信回路９Ｄが設けられている。判定回路６Ｄは、判定装置の一例である。
【００１６】
プリント基板１０と半導体チップ２Ａとの間にはマイクロバンプ１１Ａが配置されている。マイクロバンプ１１Ａは、プリント基板１０の電極（図示せず）に接合されている。
マイクロバンプ１１Ａによってプリント基板１０と半導体チップ２Ａのメタル層４Ａとが接続されている。半導体チップ２Ａと半導体チップ２Ｂとの間にはマイクロバンプ１１Ｂが配置されている。半導体チップ２ＡのＴＳＶ５Ａ及びマイクロバンプ１１Ｂによって半導体チップ２Ａのシリコン層３Ａと半導体チップ２Ｂのメタル層４Ｂとが接続されている。
【００１７】
半導体チップ２Ｂと半導体チップ２Ｃとの間にはマイクロバンプ１１Ｃが配置されている。半導体チップ２ＢのＴＳＶ５Ｂ、半導体チップ２ＣのＴＳＶ５Ｃ及びマイクロバンプ１１Ｃによって半導体チップ２Ｂのシリコン層３Ｂと半導体チップ２Ｃのシリコン層３Ｃとが接続されている。半導体チップ２Ｃと半導体チップ２Ｄとの間にはマイクロバンプ１１Ｄが配置されている。マイクロバンプ１１Ｄによって半導体チップ２Ｃのシリコン層４Ｃと半導体チップ２Ｄのシリコン層４Ｄとが接続されている。
【００１８】
（判定回路６の構成例１）
図２の（Ａ）及び（Ｂ）は、判定回路６Ａの構成の一例を示す図である。図２の（Ａ）は、半導体チップ２Ａの側面視における判定回路６Ａを示しており、図２の（Ｂ）は、半導体チップ２Ａの平面視における判定回路６Ａを示している。判定回路６Ｂ〜６Ｄについても、判定回路６Ａと同様である。判定回路６Ａは、半導体チップ２Ａの回路面２１Ａ側に設けられた端子２２Ａと、半導体チップ２Ａの基板面３１Ａ側に設けられた端子３２Ａとを有する。
【００１９】
端子２２Ａ，３２Ａは、他装置との接続に用いられる。例えば、端子２２Ａは、プリント基板１０との接続に用いられてもよいし、端子３２Ａは、半導体チップ２Ｂとの接続に用いられてもよい。端子３２Ａは、シリコン層３Ａを貫通するＴＳＶ１２Ａに接続されている。ＴＳＶ１２Ａ及び端子２２Ａ，３２Ａは、半導体チップ２Ａの中心に配置されているが、これらの配置に限定されない。判定回路６Ａは、端子２２Ａに接続された入力用スリーステートバッファ２３Ａ及び出力用スリーステートバッファ２４Ａと、端子３２Ａに接続された入力用スリーステートバッファ３３Ａ及び出力用スリーステートバッファ３４Ａとを有する。
【００２０】
入力用スリーステートバッファ２３Ａの入力側は、端子２２Ａに接続されている。入力用スリーステートバッファ２３Ａの出力側は、プルアップ抵抗２５Ａ及び判定信号端子２６Ａに接続されるとともに、入力用スリーステートバッファ３３Ａのイネーブル端子及び出力用スリーステートバッファ３４Ａのイネーブル端子に接続されている。プルアップ抵抗２５Ａは、信号出力部の一例である。判定信号端子２６Ａは、出力端子の一例である。出力用スリーステートバッファ３４Ａのイネーブル端子は、論理反転している。出力用スリーステートバッファ２４Ａは、端子２２Ａとプルダウン抵抗２７Ａとの間に配置されている。出力用スリーステートバッファ２４Ａの入力側は、プルダウン抵抗２７Ａに接続され、出力用スリーステートバッファ２４Ａの出力側は、端子２２Ａに接続されている。プルダウン抵抗２７Ａは、信号出力部の一例である。
【００２１】
入力用スリーステートバッファ３３Ａの入力側は、端子３２Ａに接続されている。入力用スリーステートバッファ３３Ａの出力側は、プルアップ抵抗３５Ａ及び判定信号端子３６Ａに接続されるとともに、入力用スリーステートバッファ２３Ａのイネーブル端子及び出力用スリーステートバッファ２４Ａのイネーブル端子に接続されている。プルアップ抵抗３５Ａは、信号出力部の一例である。判定信号端子３６Ａは、出力端子の一例である。出力用スリーステートバッファ２４Ａのイネーブル端子は、論理反転している。出力用スリーステートバッファ３４Ａは、端子３２Ａとプルダウン抵抗３７Ａとの間に配置されている。出力用スリーステートバッファ３４Ａの入力側は、プルダウン抵抗３７Ａに接続され、出力用スリーステートバッファ３４Ａの出力側は、端子３２Ａに接続されている。プ
ルダウン抵抗３７Ａは、信号出力部の一例である。
【００２２】
図２の（Ａ）及び（Ｂ）では、判定回路６Ａが、判定信号端子２６Ａ及び判定信号端子３６Ａの両方を有する構成例を示したが、図２の（Ａ）及び（Ｂ）の構成例に限定されない。判定回路６Ａは、判定信号端子２６Ａを有し、判定信号端子３６Ａの設置が省略されてもよい。また、判定回路６Ａは、判定信号端子３６Ａを有し、判定信号端子２６Ａの設置が省略されてもよい。
【００２３】
（判定回路６Ａの動作例１）
図３を参照して、判定回路６Ａの動作の一例について説明する。図３は、回路面２１Ａ側から端子２２Ａに固定レベルの信号（例えば、信号“０”）が入力された場合における判定回路６Ａの動作の一例を示すフローチャートである。信号“０”は、ローレベルの信号の一例である。回路面２１Ａ側から端子２２Ａに信号“０”が入力される（Ｓ１０１）。
【００２４】
回路面２１Ａ側から端子２２Ａに信号“０”が入力されると、入力用スリーステートバッファ２３Ａから信号“０”が出力される。入力用スリーステートバッファ２３Ａの出力側にはプルアップ抵抗２５Ａが接続されているが、入力用スリーステートバッファ２３Ａから信号“０”が出力されるため、判定信号端子２６Ａから信号“０”が出力される（Ｓ１０２）。
【００２５】
入力用スリーステートバッファ２３Ａから信号“０”が出力されるため、入力用スリーステートバッファ３３Ａのイネーブル端子及び出力用スリーステートバッファ３４Ａのイネーブル端子に信号“０”が入力される（Ｓ１０３）。
【００２６】
出力用スリーステートバッファ３４Ａのイネーブル端子は論理反転しているため、出力用スリーステートバッファ３４Ａのイネーブル端子に信号“０”が入力されると、出力用スリーステートバッファ３４Ａの状態がアクティブになる。出力用スリーステートバッファ３４Ａの入力側にプルダウン抵抗３７Ａが接続されている。プルダウン抵抗３７Ａを介して、出力用スリーステートバッファ３４Ａに接地（ＧＮＤ）電位が入力されるため、出力用スリーステートバッファ３４Ａから端子３２Ａに信号“０”が入力され、端子３２Ａから信号“０”が出力される（Ｓ１０４）。
【００２７】
入力用スリーステートバッファ３３Ａのイネーブル端子に信号“０”が入力されると、入力用スリーステートバッファ３３Ａの状態が非アクティブになり、入力用スリーステートバッファ３３Ａの出力がハイインピーダンス（Ｈｉ−Ｚ）状態になる。出力用スリーステートバッファ３３Ａの出力側にプルアップ抵抗３５Ａ及び判定信号端子３６Ａが接続されている。プルアップ抵抗３５Ａを介して、判定信号端子３６Ａに電源（ＶＤＤ）電位が入力されるため、判定信号端子３６Ａから信号“１”が出力される（Ｓ１０５）。
【００２８】
入力用スリーステートバッファ２３Ａのイネーブル端子及び出力用スリーステートバッファ２４Ａのイネーブル端子には、プルアップ抵抗３５Ａが接続されている。プルアップ抵抗３５Ａを介して、入力用スリーステートバッファ２３Ａのイネーブル端子及び出力用スリーステートバッファ２４Ａのイネーブル端子に信号“１”が入力される（Ｓ１０６）。入力用スリーステートバッファ２３Ａのイネーブル端子に信号“１”が入力されると、入力用スリーステートバッファ２３Ａの状態がアクティブになる。一方、出力用スリーステートバッファ２４Ａのイネーブル端子は論理反転している。そのため、出力用スリーステートバッファ２４Ａのイネーブル端子に信号“１”が入力されると、出力用スリーステートバッファ２４Ａの状態が非アクティブになり、出力用スリーステートバッファ２４Ａの出力がハイインピーダンス（Ｈｉ−Ｚ）状態になる。
【００２９】
図３のＳ１０２〜Ｓ１０６の処理の順番を変更してもよい。判定信号端子２６Ａの設置が省略されている場合、図３のＳ１０２の処理を省略してもよい。判定信号端子３６Ａの設置が省略されている場合、図３のＳ１０５の処理を省略してもよい。
【００３０】
（判定回路６Ａの動作例２）
図４を参照して、判定回路６Ａの動作の一例について説明する。図４は、基板面３１Ａ側から端子３２Ａに固定レベルの信号（例えば、信号“０”）が入力された場合における判定回路６Ａの動作の一例を示すフローチャートである。基板面３１Ａ側から端子３２Ａに信号“０”が入力される（Ｓ２０１）。
【００３１】
基板面３１Ａ側から端子３２Ａに信号“０”が入力されると、入力用スリーステートバッファ３３Ａから信号“０”が出力される。入力用スリーステートバッファ３３Ａの出力側にはプルアップ抵抗３５Ａが接続されているが、入力用スリーステートバッファ３３Ａから信号“０”が出力されるため、判定信号端子３６Ａから信号“０”が出力される（Ｓ２０２）。
【００３２】
入力用スリーステートバッファ３３Ａから信号“０”が出力されるため、入力用スリーステートバッファ２３Ａのイネーブル端子及び出力用スリーステートバッファ２４Ａのイネーブル端子に信号“０”が入力される（Ｓ２０３）。
【００３３】
出力用スリーステートバッファ２４Ａのイネーブル端子は論理反転しているため、出力用スリーステートバッファ２４Ａのイネーブル端子に信号“０”が入力されると、出力用スリーステートバッファ２４Ａの状態がアクティブになる。出力用スリーステートバッファ２４Ａの入力側にプルダウン抵抗２７Ａが接続されている。プルダウン抵抗２７Ａを介して、出力用スリーステートバッファ２４Ａに接地（ＧＮＤ）電位が入力されるため、出力用スリーステートバッファ２４Ａから端子２２Ａに信号“０”が入力され、端子２２Ａから信号“０”が出力される（Ｓ２０４）。
【００３４】
入力用スリーステートバッファ２３Ａのイネーブル端子に信号“０”が入力されると、入力用スリーステートバッファ２３Ａの状態が非アクティブになり、入力用スリーステートバッファ２３Ａの出力がハイインピーダンス（Ｈｉ−Ｚ）状態になる。出力用スリーステートバッファ２３Ａの出力側にプルアップ抵抗２５Ａ及び判定信号端子２６Ａが接続されている。プルアップ抵抗２５Ａを介して、判定信号端子２６Ａに電源（ＶＤＤ）電位が入力されるため、判定信号端子２６Ａから信号“１”が出力される（Ｓ２０５）。
【００３５】
入力用スリーステートバッファ３３Ａのイネーブル端子及び出力用スリーステートバッファ３４Ａのイネーブル端子には、プルアップ抵抗２５Ａが接続されている。プルアップ抵抗２５Ａを介して、入力用スリーステートバッファ３３Ａのイネーブル端子及び出力用スリーステートバッファ３４Ａのイネーブル端子に信号“１”が入力される（Ｓ２０６）。入力用スリーステートバッファ３３Ａのイネーブル端子に信号“１”が入力されると、入力用スリーステートバッファ３３Ａの状態がアクティブになる。一方、出力用スリーステートバッファ３４Ａのイネーブル端子は論理反転している。そのため、出力用スリーステートバッファ３４Ａのイネーブル端子に信号“１”が入力されると、出力用スリーステートバッファ３４Ａの状態が非アクティブになり、出力用スリーステートバッファ３４Ａの出力がハイインピーダンス（Ｈｉ−Ｚ）状態になる。
【００３６】
図４のＳ２０２〜Ｓ２０６の処理の順番を変更してもよい。判定信号端子３６Ａの設置が省略されている場合、図４のＳ２０２の処理を省略してもよい。判定信号端子２６Ａの設置が省略されている場合、図４のＳ２０５の処理を省略してもよい。
【００３７】
上記の（判定回路６Ａの動作例１）で説明したように、回路面２１Ａ側から端子２２Ａに信号“０”が入力された場合、入力用スリーステートバッファ２３Ａの状態がアクティブであるため、判定信号端子２６Ａから信号“０”が出力される。この場合、判定信号端子２６Ａから出力された信号“０”の出力元は、端子２２Ａである。上記の（判定回路６Ａの動作例２）で説明したように、基板面３１Ａ側から端子３２Ａに信号“０”が入力された場合、入力用スリーステートバッファ２３Ａの状態が非アクティブであるため、判定信号端子２６Ａから信号“１”が出力される。この場合、判定信号端子２６Ａから出力された信号“１”の出力元は、プルアップ抵抗２５Ａである。入力用スリーステートバッファ２３Ａは、回路面２１Ａ側から端子２２Ａに信号“０”が入力された場合、判定信号端子２６Ａから出力される信号の出力元を端子２２Ａに切り替える。入力用スリーステートバッファ２３Ａは、回路面３１Ａ側から端子３２Ａに信号“０”が入力された場合、判定信号端子２６Ａから出力される信号の出力元をプルアップ抵抗２５Ａに切り替える。入力用スリーステートバッファ２３Ａは、切り替え部の一例である。判定信号端子２６Ａから出力される信号は、判定信号の一例である。
【００３８】
上記の（判定回路６Ａの動作例１）で説明したように、回路面２１Ａ側から端子２２Ａに信号“０”が入力された場合、入力用スリーステートバッファ３３Ａの状態が非アクティブであるため、判定信号端子３６Ａから信号“１”が出力される。この場合、判定信号端子３６Ａから出力された信号“１”の出力元は、プルアップ抵抗３５Ａである。上記の（判定回路６Ａの動作例２）で説明したように、基板面３１Ａ側から端子３２Ａに信号“０”が入力された場合、入力用スリーステートバッファ３３Ａの状態がアクティブであるため、判定信号端子３６Ａから信号“０”が出力される。この場合、判定信号端子３６Ａから出力された信号“０”の出力元は、端子３２Ａである。入力用スリーステートバッファ３３Ａは、回路面２１Ａ側から端子２２Ａに信号“０”が入力された場合、判定信号端子３６Ａから出力される信号の出力元をプルアップ抵抗３５Ａに切り替える。入力用スリーステートバッファ３３Ａは、回路面３１Ａ側から端子３２Ａに信号“０”が入力された場合、判定信号端子３６Ａから出力される信号の出力元を端子３２Ａに切り替える。入力用スリーステートバッファ３３Ａは、切り替え部の一例である。判定信号端子３６Ａから出力される信号は、判定信号の一例である。
【００３９】
上記の（判定回路６Ａの動作例１）で説明したように、回路面２１Ａ側から端子２２Ａに信号“０”が入力された場合、出力用スリーステートバッファ３４Ａの状態がアクティブである。そのため、出力用スリーステートバッファ３４Ａを介して、プルダウン抵抗３７Ａから端子３２Ａに信号“０”が伝送される。このように、出力用スリーステートバッファ３４Ａは、回路面２１Ａ側から端子２２Ａに信号“０”が入力された場合、プルダウン抵抗３７Ａから出力される信号“０”を端子３２Ａに伝送する。出力用スリーステートバッファ３４Ａは、伝送部の一例である。
【００４０】
上記の（判定回路６Ａの動作例２）で説明したように、基板面３１Ａ側から端子３２Ａに信号“０”が入力された場合、出力用スリーステートバッファ２４Ａの状態がアクティブである。そのため、出力用スリーステートバッファ２４Ａを介して、プルダウン抵抗２７Ａから端子２２Ａに信号“０”が伝送される。このように、出力用スリーステートバッファ２４Ａは、基板面３１Ａ側から端子３２Ａに信号“０”が入力された場合、プルダウン抵抗２７Ａから出力される信号“０”を端子２２Ａに伝送する。出力用スリーステートバッファ２４Ａは、伝送部の一例である。
【００４１】
図５の（Ａ）及び（Ｂ）には、判定回路６Ａの端子２２Ａ，３２Ａ及び判定信号端子２６Ａ，３６Ａについての信号のレベルが示されている。図５の（Ａ）には、回路面２１Ａ側から端子２２Ａに入力される信号のレベルと、端子３２Ａ及び判定信号端子２６Ａ，３
６Ａから出力される信号のレベルとが示されている。図５の（Ｂ）には、基板面３１Ａ側から端子３２Ａに入力される信号のレベルと、端子２２Ａ及び判定信号端子２６Ａ，３６Ａから出力される信号のレベルとが示されている。
【００４２】
図５の（Ａ）及び（Ｂ）に示すように、回路面２１Ａ側から端子２２Ａに信号が入力された場合と、基板面３１Ａ側から端子３２Ａに信号が入力された場合とでは、判定信号端子２６Ａから出力される信号の電位レベルが異なるとともに、判定信号端子３６Ａから出力される信号の電位レベルが異なる。したがって、判定回路６Ａは、回路面２１Ａ側から端子２２Ａに信号が入力されたのか、基板面３１Ａ側から端子３２Ａに信号が入力されたのかを判定することができる。すなわち、判定回路６Ａは、半導体チップ２Ａに入力される信号の入力方向を判定することができる。判定回路６Ａは、プリント基板１０又は半導体チップ２Ｂが入力する信号の入力方向を判定することができる。信号の入力方向は、例えば、回路面２１Ａ側から基板面３１Ａ側に向かう方向又は基板面３１Ａ側から回路面２１Ａ側に向かう方向である。
【００４３】
判定信号端子２６Ａが出力する信号の出力元が端子２２Ａである場合と判定信号端子２６Ａが出力する信号の出力元がプルアップ抵抗２５Ａである場合とで、入力用スリーステートバッファ２３Ａは、判定信号端子２６Ａが出力する信号の電位レベルを変更する。判定信号端子３６Ａが出力する信号の出力元が端子３２Ａである場合と判定信号端子３６Ａが出力する信号の出力元がプルアップ抵抗３５Ａである場合とで、入力用スリーステートバッファ３３Ａは、判定信号端子３６Ａが出力する信号の電位レベルを変更する。
【００４４】
図６は、半導体装置１の構成の一例を示す図である。半導体装置１がプリント基板１０上に実装されている。図６に示すように、半導体チップ２Ａ，２Ｂ，２Ｄと比べて、半導体チップ２Ｃが反転している。すなわち、半導体チップ２Ａの回路面２１Ａ、半導体チップ２Ｂの回路面２１Ｂ及び半導体チップ２Ｄの回路面２１Ｄが、プリント基板１０を向いているのに対して、半導体チップ２Ｃの基板面３１Ｃが、プリント基板１０を向いている。
【００４５】
プリント基板１０と半導体チップ２Ａとの間にはマイクロバンプ１３Ａが配置されている。マイクロバンプ１３Ａは、プリント基板１０の電極（図示せず）及び判定回路６Ａの端子２２Ａに接合されている。半導体チップ２Ａと半導体チップ２Ｂとの間にはマイクロバンプ１３Ｂが配置されている。マイクロバンプ１３Ｂは、半導体チップ２ＡのＴＳＶ１２Ａ及び判定回路６Ｂの端子２２Ｂに接合されている。半導体チップ２ＡのＴＳＶ１２Ａは、判定回路６Ａの端子３２Ａに接続されている。
【００４６】
半導体チップ２Ｂと半導体チップ２Ｃとの間にはマイクロバンプ１３Ｃが配置されている。マイクロバンプ１３Ｃは、半導体チップ２ＢのＴＳＶ１２Ｂ及び半導体チップ２ＣのＴＳＶ１２Ｃに接合されている。半導体チップ２ＢのＴＳＶ１２Ｂは、判定回路６Ｂの端子３２Ｂに接続されている。半導体チップ２ＣのＴＳＶ１２Ｃは、判定回路６Ｃの端子３２Ｃに接続されている。半導体チップ２Ｃと半導体チップ２Ｄとの間にはマイクロバンプ１３Ｄが配置されている。マイクロバンプ１３Ｄは、判定回路６Ｃの端子２２Ｃ及び判定回路６Ｄの端子２２Ｄに接合されている。
【００４７】
（判定回路６Ａ〜６Ｄの動作）
判定回路６Ａ〜６Ｄの動作の一例について説明する。ここでは、プリント基板１０から判定回路６Ａの端子２２Ａに固定レベルの信号（例えば、信号“０”）が入力された場合の判定回路６Ａ〜６Ｄの動作について説明する。判定回路６Ａの端子２２Ａに信号“０”が入力された場合、判定回路６Ａは、上記の（判定回路６Ａの動作例１）に示す動作と同様の動作を行う。すなわち、判定回路６Ａの端子３２Ａから信号“０”が出力され、判定
回路６Ａの判定信号端子２６Ａから信号“０”が出力され、判定回路６Ａの判定信号端子３６Ａから信号“１”が出力される。
【００４８】
判定回路６Ａの端子３２Ａから信号“０”が出力された場合、半導体チップ２ＡのＴＳＶ１２Ａ及びマイクロバンプ１３Ｂを介して、判定回路６Ｂの端子２２Ｂに信号“０”が入力される。判定回路６Ｂの端子２２Ｂに信号“０”が入力された場合、判定回路６Ｂは、上記の（判定回路６Ａの動作例１）に示す動作と同様の動作を行う。すなわち、判定回路６Ｂの端子３２Ｂから信号“０”が出力され、判定回路６Ｂの判定信号端子２６Ｂから信号“０”が出力され、判定回路６Ｂの判定信号端子３６Ｂから信号“１”が出力される。
【００４９】
判定回路６Ｂの端子３２Ｂから信号“０”が出力された場合、半導体チップ２ＢのＴＳＶ１２Ｂ、マイクロバンプ１３Ｃ及び半導体チップ２ＢのＴＳＶ１２Ｃを介して、判定回路６Ｃの端子３２Ｃに信号“０”が入力される。判定回路６Ｃの端子３２Ｃに信号“０”が入力された場合、判定回路６Ｃは、上記の（判定回路６Ａの動作例２）に示す動作と同様の動作を行う。すなわち、判定回路６Ｃの端子２２Ｃから信号“０”が出力され、判定回路６Ｃの判定信号端子２６Ｃから信号“１”が出力され、判定回路６Ｃの判定信号端子３６Ｃから信号“０”が出力される。
【００５０】
判定回路６Ｃの端子２２Ｃから信号“０”が出力された場合、マイクロバンプ１３Ｄを介して、判定回路６Ｄの端子２２Ｄに信号“０”が入力される。判定回路６Ｄの端子２２Ｄに信号“０”が入力された場合、判定回路６Ｄは、上記の（判定回路６Ａの動作例２）に示す動作と同様の動作を行う。すなわち、判定回路６Ｄの端子３２Ｄから信号“０”が出力され、判定回路６Ｄの判定信号端子２６Ｄから信号“０”が出力され、判定回路６Ｄの判定信号端子３６Ｄから信号“１”が出力される。
【００５１】
図７には、端子２２Ａ〜２２Ｄ，３２Ａ〜３２Ｄ及び判定信号端子２６Ａ〜２６Ｄ，３６Ａ〜３６Ｄについての信号のレベルが示されている。図７に示す「判定回路６Ａ」のフィールドには、端子２２Ａに入力される信号のレベルと、端子３２Ａ及び判定信号端子２６Ａ，３６Ａから出力される信号のレベルとが示されている。図７に示す「判定回路６Ｂ」のフィールドには、端子２２Ｂに入力される信号のレベルと、端子３２Ｂ及び判定信号端子２６Ｂ，３６Ｂから出力される信号のレベルとが示されている。図７に示す「判定回路６Ｃ」のフィールドには、端子３２Ｃに入力される信号のレベルと、端子２２Ｃ及び判定信号端子２６Ｃ，３６Ｃから出力される信号のレベルとが示されている。図７に示す「判定回路６Ｄ」のフィールドには、端子２２Ｄに入力される信号のレベルと、端子３２Ｄ及び判定信号端子２６Ｄ，３６Ｄから出力される信号のレベルとが示されている。
【００５２】
図７に示すように、判定信号端子２６Ａ，２６Ｂ，２６Ｄから出力される信号のレベルと、判定信号端子２６Ｃから出力される信号のレベルとが異なっている。また、図７に示すように、判定信号端子３６Ａ，３６Ｂ，３６Ｄから出力される信号のレベルと、判定回路６Ｃの判定信号端子３６Ｃから出力される信号のレベルとが異なっている。このように、判定信号端子２６Ａ〜２６Ｄから出力される信号のレベル又は判定信号端子３６Ａ〜３６Ｄから出力される信号のレベルに基づいて、半導体チップ２Ｃが反転していることが判断可能である。
【００５３】
（切替回路７）
切替回路７Ａ〜７Ｄについて説明する。図８は、切替回路７Ａ〜７Ｃの構成の一例を示す図である。切替回路７Ｄについても、切替回路７Ａ，７Ｂと同様である。切替回路７Ａは、スリーステートバッファ４１Ａ〜４４Ａを有する。判定回路６Ａから出力された信号が、スリーステートバッファ４１Ａ〜４４Ａのイネーブル端子に入力される。図８に示す
構成例では、判定回路６Ａの判定信号端子２６Ａが切替回路７Ａに接続され、判定回路６Ａから切替回路７Ａに信号“０”が入力される。
【００５４】
切替回路７Ｂは、スリーステートバッファ４１Ｂ〜４４Ｂを有する。判定回路６Ｂから出力された信号が、スリーステートバッファ４１Ｂ〜４４Ｂのイネーブル端子に入力される。図８に示す構成例では、判定回路６Ｂの判定信号端子２６Ｂが切替回路７Ｂに接続され、判定回路６Ｂから切替回路７Ｂに信号“０”が入力される。切替回路７Ｃは、スリーステートバッファ４１Ｃ〜４４Ｃを有する。判定回路６Ｃから出力された信号が、スリーステートバッファ４１Ｃ〜４４Ｃのイネーブル端子に入力される。図８に示す構成例では、判定回路６Ｃの判定信号端子２６Ｃが切替回路７Ｃに接続され、判定回路６Ｃから切替回路７Ｃに信号“１”が入力される。
【００５５】
図８に示す構成例では、マイクロバンプ１１Ａを介してプリント基板１０から切替回路７Ａに信号が入力される。判定回路６Ａから切替回路７Ａに信号“０”が入力されるため、スリーステートバッファ４１Ａ〜４４Ａのイネーブル端子に信号“０”が入力される。スリーステートバッファ４１Ａ，４３Ａの各イネーブル端子は論理反転している。そのため、スリーステートバッファ４１Ａ，４３Ａの各イネーブル端子に信号“０”が入力されると、スリーステートバッファ４１Ａ，４３Ａの各状態がアクティブになる。
【００５６】
スリーステートバッファ４２Ａ，４４Ａの各イネーブル端子に信号“０”が入力されると、スリーステートバッファ４２Ａ，４４Ａの各状態が非アクティブになり、スリーステートバッファ４２Ａ，４４Ａの各出力がハイインピーダンス（Ｈｉ−Ｚ）状態になる。マイクロバンプ１１Ａを介してプリント基板１０から切替回路７Ａに入力された信号は、スリーステートバッファ４１Ａに入力される。スリーステートバッファ４１Ａに入力された信号は、受信回路８Ａ及び送信回路９Ａを介して、スリーステートバッファ４３Ａに入力される。スリーステートバッファ４３Ａに入力された信号は、ＴＳＶ５Ａに入力される。
【００５７】
判定回路６Ａから切替回路７Ａに信号“０”が入力された場合、スリーステートバッファ４１Ａ、受信回路８Ａ、送信回路９Ａ及びスリーステートバッファ４３Ａを含む信号経路が、切替回路７Ａ内に形成される。すなわち、判定回路６Ａから切替回路７Ａに信号“０”が入力された場合、回路面２１Ａ側から基板面３１Ａ側に向かう信号経路が、半導体チップ２Ａ内に形成される。回路面２１Ａ側から半導体チップ２Ａに入力された信号が、半導体チップ２Ａ内に形成された信号経路を介して基板面３１Ａ側に伝播する。ＴＳＶ５Ａを介して、基板面３１Ａ側から半導体チップ２Ａの外部に信号が出力され、マイクロバンプ１１Ｂを介して切替回路７Ｂに信号が入力される。
【００５８】
半導体チップ２Ｂは、半導体チップ２Ａと同様である。すなわち、回路面２１Ｂ側から半導体チップ２Ｂに入力された信号が、半導体チップ２Ｂ内に形成された信号経路を介して基板面３１Ｂ側に伝播する。ＴＳＶ５Ｂを介して、基板面３１Ｂ側から半導体チップ２Ｂの外部に信号が出力され、マイクロバンプ１１Ｃ及びＴＳＶ５Ｃを介して切替回路７Ｃに信号が入力される。
【００５９】
判定回路６Ｃから切替回路７Ｃに信号“１”が入力されるため、スリーステートバッファ４１Ｃ〜４４Ｃのイネーブル端子に信号“１”が入力される。スリーステートバッファ４２Ｃ，４４Ｃの各イネーブル端子に信号“１”が入力されると、スリーステートバッファ４２Ｃ，４４Ｃの各状態がアクティブになる。一方、スリーステートバッファ４１Ｃ，４３Ｃの各イネーブル端子は論理反転している。そのため、スリーステートバッファ４１Ｃ，４３Ｃの各イネーブル端子に信号“１”が入力されると、スリーステートバッファ４１Ｃ，４３Ｃの各状態が非アクティブになり、スリーステートバッファ４１Ｃ，４３Ｃの各出力がハイインピーダンス（Ｈｉ−Ｚ）状態になる。マイクロバンプ１１Ｃ及びＴＳＶ
５Ｃを介して切替回路７Ｃに入力された信号は、スリーステートバッファ４４Ｃに入力される。スリーステートバッファ４４Ｃに入力された信号は、受信回路８Ｃ及び送信回路９Ｃを介して、スリーステートバッファ４２Ｃに入力される。スリーステートバッファ４２Ｃに入力された信号は、マイクロバンプ１１Ｄに入力される。
【００６０】
判定回路６Ｃから切替回路７Ｃに信号“１”が入力された場合、スリーステートバッファ４４Ｃ、受信回路８Ｃ、送信回路９Ｃ及びスリーステートバッファ４２Ｃを含む信号経路が、切替回路７Ｃ内に形成される。すなわち、判定回路６Ｃから切替回路７Ｃに信号“１”が入力された場合、基板面３１Ｃ側から回路面２１Ｃ側に向かう信号経路が、半導体チップ２Ｃ内に形成される。基板面３１Ｃ側から半導体チップ２Ｃに入力された信号が、半導体チップ２Ｃ内に形成された信号経路を介して回路面２１Ｃ側に伝搬する。
【００６１】
判定回路６Ａ〜６Ｄ、切替回路７Ａ〜７Ｄの各設計、受信回路８Ａ〜８Ｄの各設計及び送信回路９Ａ〜９Ｄの各設計は同一であり、半導体チップ２Ａ〜２Ｄの各種の回路の設計を共通化することができる。そのため、半導体チップ２Ａ〜２Ｄの各設計を変更せずに、半導体チップ２Ａ〜２Ｄに入力される信号の入力方向を判定することができる。
【００６２】
図８に示す構成例に限定されず、判定回路６Ａの判定信号端子３６Ａが切替回路７Ａに接続され、判定回路６Ａから切替回路７Ａに信号“１”が入力されてもよい。この場合、スリーステートバッファ４１Ａ，４３Ａの各イネーブル端子に信号“１”が入力されると、スリーステートバッファ４１Ａ，４３Ａの各状態がアクティブになるようにする。スリーステートバッファ４２Ａ，４４Ａの各イネーブル端子に信号“１”が入力されると、スリーステートバッファ４２Ａ，４４Ａの各状態が非アクティブになるようにする。或いは、スリーステートバッファ４１Ａ，４３Ａの各イネーブル端子が論理反転しないで、スリーステートバッファ４２Ａ，４４Ａの各イネーブル端子が論理反転してもよい。判定回路６Ｂ，６Ｄ及び切替回路７Ｂ，７Ｄの各構成を、判定回路６Ａ及び切替回路７Ａの各構成と同様としてもよい。
【００６３】
図８に示す構成例に限定されず、判定回路６Ｃの判定信号端子３６Ｃが切替回路７Ｃに接続され、判定回路６Ｃから切替回路７Ｃに信号“０”が入力されてもよい。この場合、スリーステートバッファ４１Ｃ，４３Ｃの各イネーブル端子に信号“０”が入力されると、スリーステートバッファ４１Ｃ，４３Ｃの各状態がアクティブになるようにする。スリーステートバッファ４２Ｃ，４４Ｃの各イネーブル端子に信号“０”が入力されると、スリーステートバッファ４２Ａ，４４Ａの各状態が非アクティブになるようにする。或いは、スリーステートバッファ４１Ｃ，４３Ｃの各イネーブル端子が論理反転しないで、スリーステートバッファ４２Ｃ，４４Ｃの各イネーブル端子が論理反転してもよい。
【００６４】
（判定回路６の構成例２）
図９の（Ａ）及び（Ｂ）は、判定回路６Ａの構成の一例を示す図である。図９の（Ａ）は、半導体チップ２Ａの側面視における判定回路６Ａを示しており、図９の（Ｂ）は、半導体チップ２Ａの平面視における判定回路６Ａを示している。図９の（Ａ）に示す判定回路６Ａは、図２の（Ａ）に示す判定回路６Ａと比較して、プルアップ抵抗２５Ａの配置とプルダウン抵抗２７Ａの配置とが入れ替わっており、プルアップ抵抗３５Ａの配置とプルダウン抵抗３７Ａの配置とが入れ替わっている。判定回路６Ｂ〜６Ｄの構成についても、判定回路６Ａの構成と同様である。
【００６５】
入力用スリーステートバッファ２３Ａの入力側は、端子２２Ａに接続されている。入力用スリーステートバッファ２３Ａの出力側は、プルダウン抵抗２７Ａ及び判定信号端子２６Ａに接続されるとともに、入力用スリーステートバッファ３３Ａのイネーブル端子及び出力用スリーステートバッファ３４Ａのイネーブル端子に接続されている。入力用スリー
ステートバッファ３３Ａのイネーブル端子は、論理反転している。出力用スリーステートバッファ２４Ａは、端子２２Ａとプルアップ抵抗２５Ａとの間に配置されている。出力用スリーステートバッファ２４Ａの入力側は、プルアップ抵抗２５Ａに接続され、出力用スリーステートバッファ２４Ａの出力側は、端子２２Ａに接続されている。
【００６６】
入力用スリーステートバッファ３３Ａの入力側は、端子３２Ａに接続されている。入力用スリーステートバッファ３３Ａの出力側は、プルダウン抵抗３７Ａ及び判定信号端子３６Ａに接続されるとともに、入力用スリーステートバッファ２３Ａのイネーブル端子及び出力用スリーステートバッファ２４Ａのイネーブル端子に接続されている。入力用スリーステートバッファ２３Ａのイネーブル端子は、論理反転している。出力用スリーステートバッファ３４Ａは、端子３２Ａとプルアップ抵抗３５Ａとの間に配置されている。出力用スリーステートバッファ３４Ａの入力側は、プルアップ抵抗３５Ａに接続され、出力用スリーステートバッファ３４Ａの出力側は、端子３２Ａに接続されている。
【００６７】
図９の（Ａ）及び（Ｂ）では、判定回路６Ａが、判定信号端子２６Ａ及び判定信号端子３６Ａの両方を有する構成例を示したが、図９の（Ａ）及び（Ｂ）の構成例に限定されない。判定回路６Ａは、判定信号端子２６Ａを有し、判定信号端子３６Ａの設置が省略されてもよい。また、判定回路６Ａは、判定信号端子３６Ａを有し、判定信号端子２６Ａの設置が省略されてもよい。
【００６８】
（判定回路６Ａの動作例３）
図１０を参照して、判定回路６Ａの動作の一例について説明する。図１０は、回路面２１Ａ側から端子２２Ａに固定レベルの信号（例えば、信号“１”）が入力された場合における判定回路６Ａの動作の一例を示すフローチャートである。信号“１”は、ハイレベルの信号の一例である。回路面２１Ａ側から端子２２Ａに信号“１”が入力される（Ｓ３０１）。
【００６９】
回路面２１Ａ側から端子２２Ａに信号“１”が入力されると、入力用スリーステートバッファ２３Ａから信号“１”が出力される。入力用スリーステートバッファ２３Ａの出力側にはプルダウン抵抗２７Ａが接続されているが、入力用スリーステートバッファ２３Ａから信号“１”が出力されるため、判定信号端子２６Ａから信号“１”が出力される（Ｓ３０２）。
【００７０】
入力用スリーステートバッファ２３Ａから信号“１”が出力されるため、入力用スリーステートバッファ３３Ａのイネーブル端子及び出力用スリーステートバッファ３４Ａのイネーブル端子に信号“１”が入力される（Ｓ３０３）。
【００７１】
出力用スリーステートバッファ３４Ａのイネーブル端子に信号“１”が入力されると、出力用スリーステートバッファ３４Ａの状態がアクティブになる。出力用スリーステートバッファ３４Ａの入力側にプルアップ抵抗３５Ａが接続されている。プルアップ抵抗３５Ａを介して、出力用スリーステートバッファ３４Ａに電源（ＶＤＤ）電位が入力されるため、出力用スリーステートバッファ３４Ａから端子３２Ａに信号“１”が入力され、端子３２Ａから信号“１”が出力される（Ｓ３０４）。
【００７２】
入力用スリーステートバッファ３３Ａのイネーブル端子は論理反転している。そのため、入力用スリーステートバッファ３３Ａのイネーブル端子に信号“１”が入力されると、入力用スリーステートバッファ３３Ａの状態が非アクティブになり、入力用スリーステートバッファ３３Ａの出力がハイインピーダンス（Ｈｉ−Ｚ）状態になる。出力用スリーステートバッファ３３Ａの出力側に判定信号端子３６Ａ及びプルダウン抵抗３７Ａが接続されている。プルダウン抵抗３７Ａを介して、判定信号端子３６Ａにグランド（ＧＮＤ）電
位が入力されるため、判定信号端子３６Ａから信号“０”が出力される（Ｓ３０５）。
【００７３】
入力用スリーステートバッファ２３Ａのイネーブル端子及び出力用スリーステートバッファ２４Ａには、プルダウン抵抗３７Ａが接続されている。プルダウン抵抗３７Ａを介して、入力用スリーステートバッファ２３Ａのイネーブル端子及び出力用スリーステートバッファ２４Ａのイネーブル端子に信号“０”が入力される（Ｓ３０６）。入力用スリーステートバッファ２３Ａのイネーブル端子は論理反転しているため、入力用スリーステートバッファ２３Ａのイネーブル端子に信号“０”が入力されると、入力用スリーステートバッファ２３Ａの状態がアクティブになる。一方、出力用スリーステートバッファ２４Ａのイネーブル端子に信号“０”が入力されると、出力用スリーステートバッファ２４Ａの状態が非アクティブになり、出力用スリーステートバッファ２４Ａの出力がハイインピーダンス（Ｈｉ−Ｚ）状態になる。
【００７４】
図１０のＳ３０２〜Ｓ３０６の処理の順番を変更してもよい。判定信号端子２６Ａの設置が省略されている場合、図１０のＳ３０２の処理を省略してもよい。判定信号端子３６Ａの設置が省略されている場合、図１０のＳ３０５の処理を省略してもよい。
【００７５】
（判定回路６Ａの動作例４）
図１１を参照して、判定回路６Ａの動作の一例について説明する。図１１は、基板面３１Ａ側から端子３２Ａに固定レベルの信号（例えば、信号“１”）が入力された場合における判定回路６Ａの動作の一例を示すフローチャートである。基板面３１Ａ側から端子３２Ａに信号“１”が入力される（Ｓ４０１）。
【００７６】
基板面３１Ａ側から端子３２Ａに信号“１”が入力されると、入力用スリーステートバッファ３３Ａから信号“１”が出力される。入力用スリーステートバッファ３３Ａの出力側にはプルダウン抵抗３７Ａが接続されているが、入力用スリーステートバッファ３３Ａから信号“１”が出力されるため、判定信号端子３６Ａから信号“１”が出力される（Ｓ４０２）。
【００７７】
入力用スリーステートバッファ３３Ａから信号“１”が出力されるため、入力用スリーステートバッファ２３Ａのイネーブル端子及び出力用スリーステートバッファ２４Ａのイネーブル端子に信号“１”が入力される（Ｓ４０３）。
【００７８】
出力用スリーステートバッファ２４Ａのイネーブル端子に信号“１”が入力されると、出力用スリーステートバッファ２４Ａの状態がアクティブになる。出力用スリーステートバッファ２４Ａの入力側にプルアップ抵抗２５Ａが接続されている。プルアップ抵抗２５Ａを介して、出力用スリーステートバッファ２４Ａに電源（ＶＤＤ）電位が入力されるため、出力用スリーステートバッファ２４Ａから端子２２Ａに信号“１”が入力され、端子２２Ａから信号“１”が出力される（Ｓ４０４）。
【００７９】
入力用スリーステートバッファ２３Ａのイネーブル端子は論理反転している。そのため、入力用スリーステートバッファ２３Ａのイネーブル端子に信号“１”が入力されると、入力用スリーステートバッファ２３Ａの状態が非アクティブになり、入力用スリーステートバッファ２３Ａの出力がハイインピーダンス（Ｈｉ−Ｚ）状態になる。出力用スリーステートバッファ２３Ａの出力側に判定信号端子２６Ａ及びプルダウン抵抗２７Ａが接続されている。プルダウン抵抗２７Ａを介して、判定信号端子２６Ａにグランド（ＧＮＤ）電位が入力されるため、判定信号端子２６Ａから信号“０”が出力される（Ｓ４０５）。
【００８０】
入力用スリーステートバッファ３３Ａのイネーブル端子及び出力用スリーステートバッファ３４Ａには、プルダウン抵抗２７Ａが接続されている。プルダウン抵抗２７Ａを介し
て、入力用スリーステートバッファ３３Ａのイネーブル端子及び出力用スリーステートバッファ３４Ａのイネーブル端子に信号“０”が入力される（Ｓ４０６）。入力用スリーステートバッファ３３Ａのイネーブル端子は論理反転しているため、入力用スリーステートバッファ３３Ａのイネーブル端子に信号“０”が入力されると、入力用スリーステートバッファ３３Ａの状態がアクティブになる。一方、出力用スリーステートバッファ３４Ａのイネーブル端子に信号“０”が入力されると、出力用スリーステートバッファ３４Ａの状態が非アクティブになり、出力用スリーステートバッファ３４Ａの出力がハイインピーダンス（Ｈｉ−Ｚ）状態になる。
【００８１】
図１１のＳ４０２〜Ｓ４０６の処理の順番を変更してもよい。判定信号端子３６Ａの設置が省略されている場合、図１１のＳ４０２の処理を省略してもよい。判定信号端子２６Ａの設置が省略されている場合、図１１のＳ４０５の処理を省略してもよい。
【００８２】
上記の（判定回路６Ａの動作例３）で説明したように、回路面２１Ａ側から端子２２Ａに信号“１”が入力された場合、入力用スリーステートバッファ２３Ａの状態がアクティブであるため、判定信号端子２６Ａから信号“１”が出力される。この場合、判定信号端子２６Ａから出力された信号“１”の出力元は、端子２２Ａである。上記の（判定回路６Ａの動作例４）で説明したように、基板面３１Ａ側から端子３２Ａに信号“１”が入力された場合、入力用スリーステートバッファ２３Ａの状態が非アクティブであるため、判定信号端子２６Ａから信号“０”が出力される。この場合、判定信号端子２６Ａから出力された信号“０”の出力元は、プルダウン抵抗２７Ａである。入力用スリーステートバッファ２３Ａは、回路面２１Ａ側から端子２２Ａに信号“１”が入力された場合、判定信号端子２６Ａから出力される信号の出力元を端子２２Ａに切り替える。入力用スリーステートバッファ２３Ａは、回路面３１Ａ側から端子３２Ａに信号“１”が入力された場合、判定信号端子２６Ａから出力される信号の出力元をプルダウン抵抗２７Ａに切り替える。入力用スリーステートバッファ２３Ａは、切り替え部の一例である。
【００８３】
上記の（判定回路６Ａの動作例３）で説明したように、回路面２１Ａ側から端子２２Ａに信号“１”が入力された場合、入力用スリーステートバッファ３３Ａの状態が非アクティブであるため、判定信号端子３６Ａから信号“０”が出力される。この場合、判定信号端子３６Ａから出力された信号“０”の出力元は、プルダウン抵抗３７Ａである。上記の（判定回路６Ａの動作例４）で説明したように、基板面３１Ａ側から端子３２Ａに信号“１”が入力された場合、入力用スリーステートバッファ３３Ａの状態がアクティブであるため、判定信号端子３６Ａから信号“１”が出力される。この場合、判定信号端子３６Ａから出力された信号“１”の出力元は、端子３２Ａである。入力用スリーステートバッファ３３Ａは、回路面２１Ａ側から端子２２Ａに信号“１”が入力された場合、判定信号端子３６Ａから出力される信号の出力元をプルダウン抵抗３７Ａに切り替える。入力用スリーステートバッファ３３Ａは、回路面３１Ａ側から端子３２Ａに信号“１”が入力された場合、判定信号端子３６Ａから出力される信号の出力元を端子３２Ａに切り替える。入力用スリーステートバッファ３３Ａは、切り替え部の一例である。
【００８４】
上記の（判定回路６Ａの動作例３）で説明したように、回路面２１Ａ側から端子２２Ａに信号“１”が入力された場合、出力用スリーステートバッファ３４Ａの状態がアクティブである。そのため、出力用スリーステートバッファ３４Ａを介して、プルアップ抵抗３５Ａから端子３２Ａに信号“１”が伝送される。このように、出力用スリーステートバッファ３４Ａは、回路面２１Ａ側から端子２２Ａに信号“１”が入力された場合、プルアップ抵抗３５Ａから出力される信号“１”を端子３２Ａに伝送する。出力用スリーステートバッファ３４Ａは、伝送部の一例である。
【００８５】
上記の（判定回路６Ａの動作例４）で説明したように、基板面３１Ａ側から端子３２Ａ
に信号“１”が入力された場合、出力用スリーステートバッファ２４Ａの状態がアクティブである。そのため、出力用スリーステートバッファ２４Ａを介して、プルアップ抵抗２５Ａから端子２２Ａに信号“１”が伝送される。このように、出力用スリーステートバッファ２４Ａは、基板面３１Ａ側から端子３２Ａに信号“０”が入力された場合、プルアップ抵抗２５Ａから出力される信号“１”を端子２２Ａに伝送する。出力用スリーステートバッファ２４Ａは、伝送部の一例である。
【００８６】
図１２の（Ａ）及び（Ｂ）には、判定回路６Ａの端子２２Ａ，３２Ａ及び判定信号端子２６Ａ，３６Ａについての信号のレベルが示されている。図１２の（Ａ）には、回路面２１Ａ側から端子２２Ａに入力される信号のレベルと、端子３２Ａ及び判定信号端子２６Ａ，３６Ａから出力される信号のレベルとが示されている。図１２の（Ｂ）には、基板面３１Ａ側から端子３２Ａに入力される信号のレベルと、端子２２Ａ及び判定信号端子２６Ａ，３６Ａから出力される信号のレベルとが示されている。
【００８７】
図１２の（Ａ）及び（Ｂ）に示すように、回路面２１Ａ側から端子２２Ａに信号が入力された場合と、基板面３１Ａ側から端子３２Ａに信号が入力された場合とでは、判定信号端子２６Ａから出力される信号の電位レベルが異なるとともに、判定信号端子３６Ａから出力される信号の電位レベルが異なる。したがって、判定回路６Ａは、回路面２１Ａ側から端子２２Ａに信号が入力されたのか、基板面３１Ａ側から端子３２Ａに信号が入力されたのかを判定することができる。すなわち、判定回路６Ａは、半導体チップ２Ａに入力される信号の入力方向を判定することができる。判定回路６Ａは、プリント基板１０又は半導体チップ２Ｂが入力する信号の入力方向を判定することができる。
【００８８】
判定信号端子２６Ａが出力する信号の出力元が端子２２Ａである場合と判定信号端子２６Ａが出力する信号の出力元がプルダウン抵抗２７Ａである場合とで、入力用スリーステートバッファ２３Ａは、判定信号端子２６Ａが出力する信号の電位レベルを変更する。判定信号端子３６Ａが出力する信号の出力元が端子３２Ａである場合と判定信号端子３６Ａが出力する信号の出力元がプルダウン抵抗３７Ａである場合とで、入力用スリーステートバッファ３３Ａは、判定信号端子３６Ａが出力する信号の電位レベルを変更する。
【００８９】
半導体チップ２Ａ〜２Ｄは同一設計であり、半導体装置１に含まれる半導体チップ２Ａ〜２Ｄのうちの一つ以上が上下反転する場合であっても、半導体チップ２Ａ〜２Ｄに入力される信号の入力方向を判定することができる。したがって、半導体チップ２Ａ〜２Ｄの各設計を変更せずに、半導体チップ２Ａ〜２Ｄに入力される信号の入力方向を判定することできるため、半導体装置１の設計コスト及び製造コストの増加を抑制し、半導体装置１の歩留まりの低下を抑制することができる。
【００９０】
図２の（Ａ），（Ｂ）及び図９の（Ａ），（Ｂ）に示すように、端子２２Ａ，３２Ａが、半導体チップ２Ａの平面視において、半導体チップ２Ａの回転中心に配置されている。したがって、半導体チップ２Ａが、９０度、１８０度又は２７０度面内回転した場合であっても、半導体チップ２Ａ〜２Ｄの各設計を変更せずに、半導体チップ２Ａ〜２Ｄに入力される信号の入力方向を判定することができる。同様に、半導体チップ２Ｂ〜２Ｄが、９０度、１８０度又は２７０度面内回転した場合であっても、半導体チップ２Ａ〜２Ｄの各設計を変更せずに、半導体チップ２Ａ〜２Ｄに入力される信号の入力方向を判定することができる。
【００９１】
図２の（Ａ），（Ｂ）及び図９の（Ａ），（Ｂ）の構成例に限定されず、判定回路６Ａを、半導体チップ２Ａの複数箇所に設けてもよい。この場合、複数の端子２２Ａが、半導体チップ２Ａの平面視において、半導体チップ２Ａの回転中心に対して対称に配置され、複数の端子３２Ａが、半導体チップ２Ａの平面視において、半導体チップ２Ａの回転中心
に対して対称に配置される。半導体チップ２Ｂ〜２Ｄについても、半導体チップ２Ａと同様の構成とする。
【００９２】
例えば、２つの端子２２Ａが、半導体チップ２Ａの回転中心に対して１８０度の回転対称であり、２つの端子３２Ａが、半導体チップ２Ａの回転中心に対して１８０度の回転対称であってもよい。これにより、半導体チップ２Ａが、１８０度面内回転した場合であっても、半導体チップ２Ａ〜２Ｄの各設計を変更せずに、半導体チップ２Ａに入力される信号の入力方向を判定することができる。同様に、半導体チップ２Ｂ〜２Ｄが、１８０度面内回転した場合であっても、半導体チップ２Ａ〜２Ｄの各設計を変更せずに、半導体チップ２Ａ〜２Ｄに入力される信号の入力方向を判定することができる。
【００９３】
例えば、４つの端子２２Ａが、半導体チップ２Ａの回転中心に対して９０度の回転対称であり、４つの端子３２Ａが、半導体チップ２Ａの回転中心に対して９０度の回転対称であってもよい。半導体チップ２Ａが、９０度、１８０度又は２７０度面内回転した場合であっても、半導体チップ２Ａ〜２Ｄの各設計を変更せずに、半導体チップ２Ａに入力される信号の入力方向を判定することができる。同様に、半導体チップ２Ｂ〜２Ｄが、９０度、１８０度又は２７０度面内回転した場合であっても、半導体チップ２Ａ〜２Ｄの各設計を変更せずに、半導体チップ２Ａ〜２Ｄに入力される信号の入力方向を判定することができる。
【００９４】
ここで、図１３を参照して、比較例に係る半導体装置２００について説明する。半導体装置２００は、複数の半導体チップ２０２Ａ〜２０２Ｃが積層された積層チップである。半導体チップ２０２Ａ〜２０２Ｃのうち半導体チップ２Ｃを上下反転させている。以下では、半導体チップ２０２Ａ〜２０２Ｃを総称する場合、半導体チップ２０２とも表記する。半導体チップ２０２は、例えば、ＬＳＩチップ及びＩＣチップである。半導体チップ２０２Ａは、シリコン層２０３Ａ、メタル層２０４Ａ、ＴＳＶ２０５Ａ、制御回路２０６Ａ、切替回路２０７Ａ、受信回路２０８Ａ及び送信回路２０９Ａを備える。半導体チップ２０２Ｂは、シリコン層２０３Ｂ、メタル層２０４Ｂ、ＴＳＶ２０５Ｂ、制御回路２０６Ｂ、切替回路２０７Ｂ、受信回路２０８Ｂ及び送信回路２０９Ｂを備える。半導体チップ２０２Ｃは、シリコン層２０３Ｃ、メタル層２０４Ｃ、ＴＳＶ２０５Ｃ、制御回路２０６Ｃ、切替回路２０７Ｃ、受信回路２０８Ｃ及び送信回路２０９Ｃを備える。
【００９５】
半導体チップ２０２Ａと半導体チップ２０２Ｂとの間にはマイクロバンプ２１１Ｂが配置されている。半導体チップ２０２ＡのＴＳＶ２０５Ａ及びマイクロバンプ２１１Ｂによって半導体チップ２０２Ａのシリコン層２０３Ａと半導体チップ２０２Ｂのメタル層２０４Ｂとが接続されている。半導体チップ２０２Ｂと半導体チップ２０２Ｃとの間にはマイクロバンプ２１１Ｃが配置されている。半導体チップ２０２ＢのＴＳＶ２０５Ｂ、半導体チップ２０２ＣのＴＳＶ２０５Ｃ及びマイクロバンプ２１１Ｃによって半導体チップ２０２Ｂのシリコン層２０３Ｂと半導体チップ２０２Ｃのシリコン層２０３Ｃとが接続されている。
【００９６】
制御回路２０６Ａは、切替回路２０７Ａに固定レベルの信号（例えば、信号“０”）を入力する。制御回路２０６Ａから切替回路２０７Ａに信号“０”が入力されるため、スリーステートバッファ２４１Ａ〜２４４Ａのイネーブル端子に信号“０”が入力される。制御回路２０６Ａから切替回路２０７Ａに信号“０”が入力された場合、スリーステートバッファ２４１Ａ、受信回路２０８Ａ、送信回路２０９Ａ及びスリーステートバッファ２４３Ａを含む信号経路が、切替回路２０７Ａ内に形成される。制御回路２０６Ｂ及び切替回路２０７Ｂの各構成は、制御回路２０６Ａ及び切替回路２０７Ａの各構成と同様である。
【００９７】
制御回路２０６Ｃは、切替回路２０７Ｃに固定レベルの信号（例えば、信号“１”）を
入力する。制御回路２０６Ｃから切替回路２０７Ｃに信号“１”が入力されるため、スリーステートバッファ２４１Ｃ〜２４４Ｃのイネーブル端子に信号“１”が入力される。制御回路２０６Ｃから切替回路２０７Ｃに信号“１”が入力された場合、スリーステートバッファ２４１Ｃ、受信回路２０８Ｃ、送信回路２０９Ｃ及びスリーステートバッファ２４３Ｃを含む信号経路が、切替回路２０７Ｃ内に形成される。
【００９８】
切替回路２０７Ａ〜２０７Ｃの各設計、受信回路２０８Ａ〜２０８Ｃの各設計及び送信回路２０９Ａ〜２０９Ｃの各設計は、共通化されている。しかし、制御回路２０６Ａ，２０６Ｂは、信号“０”のみを出力する設計となっており、制御回路２０６Ｃは、信号“１”のみを出力する設計となっているため、制御回路２０６Ａ，２０６Ｂの各設計と、制御回路２０６Ｃの設計とが異なっている。半導体装置２００では、設計が異なる２種類の半導体チップ２０２を用意して、複数の半導体チップ２０２を積層しているため、半導体装置２００の設計コスト及び製造コストが増加する。
【００９９】
図１４に示すように、制御部４１が、判定回路６Ａ〜６Ｄによって出力された信号（以下、判定信号とも表記する。）を収集して、半導体チップ２の反転状態を判定してもよい。図１４は、制御部４１の構成の一例を示す図である。制御部４１は、Central Processing Unit（ＣＰＵ）４２及びメモリ４３を備える。ＣＰＵ４２は、制御部４１の全体の制
御を司る。メモリ４３は、判定プログラム等の各種のプログラムを記憶する。メモリ４３は、例えば、例えば、Read Only Memory（ＲＯＭ）、Random Access Memory（ＲＡＭ）、フラッシュメモリ等の半導体メモリである。
【０１００】
ＣＰＵ４２は、例えば、メモリ４３に記憶されている判定プログラムにしたがって、各種の処理を実行する。ＣＰＵ４２は、プロセッサとも呼ばれる。ただし、ＣＰＵ４２は、単一のプロセッサに限定される訳ではなく、マルチプロセッサ構成であってもよい。図１４では、プリント基板１０が、制御部４１を備えているが、図１４に示す例に限定されない。半導体チップ２Ａ〜２Ｄの何れか一つが、制御部４１を備えてもよい。半導体チップ２Ａ〜２Ｄのそれぞれが、制御部４１を備えてもよい。
【０１０１】
図１５は、判定処理の一例を示すフローチャートである。ＣＰＵ４２が、メモリ４３に記憶されている判定プログラムを実行することにより、Ｓ５０１〜Ｓ５０７の処理が行われる。Ｓ５０１において、判定回路６Ａ〜６Ｄは、判定信号を出力する。判定回路６Ａは、電位レベルが“０”又は“１”である判定信号を出力する。以下、判定回路６Ａによって出力された判定信号を、判定信号ＤＳ１とも表記する。判定回路６Ｂは、電位レベルが“０”又は“１”である判定信号を出力する。以下、判定回路６Ｂによって出力された判定信号を、判定信号ＤＳ２とも表記する。判定回路６Ｃは、電位レベルが“０”又は“１”である判定信号を出力する。以下、判定回路６Ｃによって出力された判定信号を、判定信号ＤＳ３とも表記する。判定回路６Ｄは、電位レベルが“０”又は“１”である判定信号を出力する。以下、判定回路６Ｄによって出力された判定信号を、判定信号ＤＳ４とも表記する。Ｓ５０２において、半導体チップ２は、判定信号を隣接する他の半導体チップ２や隣接する外部装置に送信する。
【０１０２】
半導体チップ２が、判定信号を隣接する他の半導体チップ２や隣接する外部装置に送信する処理の一例を説明する。半導体チップ２Ｄは、判定信号ＤＳ４と、半導体チップ２Ｄの識別情報（以下、識別情報ＩＤ４と表記する。）とを、半導体チップ２Ｃに送信する。
【０１０３】
半導体チップ２Ｃは、判定信号ＤＳ３と、半導体チップ２Ｃの識別情報（以下、識別情報ＩＤ３と表記する。）と、判定信号ＤＳ４と、識別情報ＩＤ４とを、半導体チップ２Ｂ，２Ｄに送信する。半導体チップ２Ｃは、判定信号ＤＳ３及び識別情報ＩＤ３と、判定信号ＤＳ４及び識別情報ＩＤ４とを、同一のタイミング又は別々のタイミングで半導体チッ
プ２Ｂ，２Ｄに送信してもよい。
【０１０４】
半導体チップ２Ｂは、判定信号ＤＳ２と、半導体チップ２Ｂの識別情報（以下、識別情報ＩＤ２と表記する。）と、判定信号ＤＳ３，ＤＳ４と、識別情報ＩＤ３，ＩＤ４とを、半導体チップ２Ａ，２Ｃに送信する。半導体チップ２Ｂは、判定信号ＤＳ２及び識別情報ＩＤ２と、判定信号ＤＳ３，ＤＳ４及び識別情報ＩＤ３，ＩＤ４とを、同一のタイミング又は別々のタイミングで半導体チップ２Ａ，２Ｃに送信してもよい。
【０１０５】
半導体チップ２Ａは、判定信号ＤＳ１と、半導体チップ２Ａの識別情報（以下、識別情報ＩＤ１と表記する。）と、判定信号ＤＳ２〜ＤＳ４と、識別情報ＩＤ２〜ＩＤ４とを、半導体チップ２Ｂ及びプリント基板１０に送信する。半導体チップ２Ａは、判定信号ＤＳ１及び識別情報ＩＤ１と、判定信号ＤＳ２〜ＤＳ４及び識別情報ＩＤ２〜ＩＤ４とを、同一のタイミング又は別々のタイミングで半導体チップ２Ｂ及びプリント基板１０に送信してもよい。
【０１０６】
Ｓ５０３において、制御部４１は、判定信号ＤＳ１〜ＤＳ４及び識別情報ＩＤ１〜ＩＤ４を収集する。識別情報ＩＤ１〜ＩＤ４は、半導体チップ２Ａ〜２Ｄを識別するための情報であり、識別情報ＩＤ１〜ＩＤ４のそれぞれは、判定信号ＤＳ１〜ＤＳ４に対応付けられている。制御部４１は、半導体チップ２Ａから判定信号ＤＳ１及び識別情報ＩＤ１を取得する。制御部４１は、半導体チップ２Ａを介して、半導体チップ２Ｂから判定信号ＤＳ２及び識別情報ＩＤ２を取得する。制御部４１は、半導体チップ２Ａ，２Ｂを介して、半導体チップ２Ｃから判定信号ＤＳ３及び識別情報ＩＤ３を取得する。制御部４１は、半導体チップ２Ａ，２Ｂ，２Ｃを介して、半導体チップ２Ｄから判定信号ＤＳ４及び識別情報ＩＤ４を取得する。
【０１０７】
Ｓ５０４において、制御部４１は、収集された判定信号ＤＳ１〜ＤＳ４及び識別情報ＩＤ１〜ＩＤ４と、メモリ４３に予め記憶されている半導体装置１の設計情報とを比較する。半導体装置１の設計情報は、識別情報ＩＤ１〜ＩＤ４と、半導体チップ２Ａ〜２Ｄの配置状態を示す情報とを有する。半導体チップ２Ａ〜２Ｄの配置状態を示す情報は、半導体チップ２の回路面２１（回路面２１Ａ〜２１Ｄを総称する場合、回路面２１とも表記する。）がプリント基板１０に向くようにして、半導体装置１がプリント基板１０に実装されているかを示す情報を含む。また、半導体チップ２Ａ〜２Ｄの配置状態を示す情報は、半導体チップ２の基板面３１（基板面３１Ａ〜３１Ｄを総称する場合、基板面３１とも表記する。）がプリント基板１０に向くようにして、半導体装置１がプリント基板１０に実装されているかを示す情報を含む。
【０１０８】
Ｓ５０５において、制御部４１は、収集された判定信号ＤＳ１〜ＤＳ４（以下、収集信号と表記する。）と、半導体装置１の設計情報との差異を判定する。制御部４１が、収集信号と半導体装置１の設計情報との差異を検出した場合（Ｓ５０５：ＹＥＳ）、処理がＳ５０６に進む。
【０１０９】
例えば、収集信号が“００００”であり、半導体装置１の設計情報に含まれる半導体チップ２Ａ〜２Ｄの配置状態を示す情報が“００１０”である場合、収集信号と半導体装置１の設計情報との間に差異が発生している。この例では、プリント基板１０から判定回路６Ａの端子２２Ａに信号“０”が入力され、信号端子２６Ａ〜２６Ｄから出力された信号を判定信号ＤＳ１〜ＤＳ４として用いている。収集信号が“００００”である場合、半導体チップ２Ａ〜２Ｄの全てについて、回路面２１側から端子２２（端子２２Ａ〜２２Ｄを総称する場合、端子２２とも表記する。）に信号“０”が入力されている。したがって、半導体装置１の実装状態は、回路面２１Ａ〜２１Ｄがプリント基板１０を向いている状態である。一方、半導体装置１の設計情報に含まれる半導体チップ２Ａ〜２Ｄの配置状態を
示す情報は“００１０”である。したがって、半導体装置１の設計情報には、半導体チップ２Ａの回路面２１Ａ，半導体チップ２Ｂの回路面２１Ｂ及び半導体チップ２Ｄの回路面２１Ｄがプリント基板１０を向いていることが示されている。また、半導体装置１の設計情報には、半導体チップ２Ｃの基板面３１Ｃがプリント基板１０を向いていることが示されている。
【０１１０】
Ｓ５０６において、制御部４１は、収集信号と半導体装置１の設計情報との差異が検出されたことを示す情報を出力する。制御部４１又は他装置が、プリント基板１０に接続された表示装置（図示せず）を制御することにより、収集信号と半導体装置１の設計情報との差異が検出されたことを示す情報が、表示装置の画面に表示される。これにより、半導体装置１が設計通りに積層されているかを検証することができる。
【０１１１】
一方、制御部４１が、収集信号と半導体装置１の設計情報との差異を検出しなかった場合（Ｓ５０５：ＮＯ）、処理がＳ５０７に進む。例えば、収集信号が“００１０”であり、半導体装置１の設計情報に含まれる半導体チップ２Ａ〜２Ｄの配置状態を示す情報が“００１０”である場合、収集信号と半導体装置１の設計情報との間に差異が発生していない。Ｓ５０７において、制御部４１は、収集信号と半導体装置１の設計情報との差異が検出されなかったことを示す情報を出力する。制御部４１又は他装置が、表示装置を制御することにより、収集信号と半導体装置１の設計情報との差異が検出されなかったことを示す情報が、表示装置の画面に表示される。これにより、半導体装置１が設計通りに積層されているかを検証することができる。
【０１１２】
図１４及び図１５では、制御部４１が、判定回路６Ａ〜６Ｄによって出力された判定信号ＤＳ１〜ＤＳ４を収集して、半導体チップ２の反転状態を判定する処理を例示した。この例示に限定されず、制御部４１が、判定回路６Ａによって出力された判定信号ＤＳ１を収集して、半導体チップ２Ａの反転状態を判定してもよい。この場合、図１５のＳ５０１〜Ｓ５０７の処理を以下のように変更してもよい。
【０１１３】
Ｓ５０１において、判定回路６Ａは、判定信号を出力する。判定回路６Ａは、電位レベルが“０”又は“１”である判定信号ＤＳ１を出力する。Ｓ５０２において、半導体チップ２Ａは、判定信号ＤＳ１及び識別情報ＩＤ１を隣接する外部装置に送信する。Ｓ５０３において、制御部４１は、判定信号ＤＳ１及び識別情報ＩＤ１を収集する。
【０１１４】
Ｓ５０４において、制御部４１は、収集された判定信号ＤＳ１及び識別情報ＩＤ１と、メモリ４３に予め記憶されている半導体装置１の設計情報とを比較する。設計情報は、識別情報ＩＤ１と、半導体チップ２Ａの配置状態を示す情報とを有する。半導体チップ２Ａの配置状態を示す情報は、半導体チップ２Ａの回路面２１Ａがプリント基板１０に向くようにして、半導体チップ２Ａがプリント基板１０に実装されているかを示す情報を含む。また、半導体チップ２Ａの配置状態を示す情報は、半導体チップ２Ａの基板面３１Ａがプリント基板１０に向くようにして、半導体チップ２Ａがプリント基板１０に実装されているかを示す情報を含む。
【０１１５】
Ｓ５０５において、制御部４１は、収集された判定信号ＤＳ１と、半導体チップ２Ａの設計情報との差異を判定する。制御部４１が、収集された判定信号ＤＳ１と半導体チップ２Ａの設計情報との差異を検出した場合（Ｓ５０５：ＹＥＳ）、処理がＳ５０６に進む。
【０１１６】
例えば、収集された判定信号ＤＳ１が“０”であり、半導体チップ２Ａの設計情報に含まれる半導体チップ２Ａの配置状態を示す情報が“１”である場合、収集された判定信号ＤＳ１と半導体チップ２Ａの設計情報との間に差異が発生している。この例では、プリント基板１０から判定回路６Ａの端子２２Ａに信号“０”が入力され、信号端子２６Ａから
出力された信号を判定信号ＤＳ１として用いている。収集された判定信号ＤＳ１が“０”である場合、回路面２１Ａ側から端子２２Ａに信号“０”が入力されている。したがって、半導体チップ２Ａの実装状態は、回路面２１Ａがプリント基板１０を向いている状態である。一方、半導体チップ２Ａの設計情報に含まれる半導体チップ２Ａの配置状態を示す情報は“１”である。したがって、半導体チップ２Ａの設計情報には、半導体チップ２Ａの基板面３１Ａがプリント基板１０を向いていることが示されている。
【０１１７】
Ｓ５０６において、制御部４１は、収集された判定信号ＤＳ１と半導体チップ２Ａの設計情報との差異が検出されたことを示す情報を出力する。制御部４１又は他装置が、プリント基板１０に接続された表示装置（図示せず）を制御することにより、収集された判定信号ＤＳ１と半導体チップ２Ａの設計情報との差異が検出されたことを示す情報が、表示装置の画面に表示される。これにより、半導体チップ２Ａが設計通りにプリント基板１０に実装されているかを検証することができる。
【０１１８】
一方、制御部４１が、収集された判定信号ＤＳ１と半導体チップ２Ａの設計情報との差異を検出しなかった場合（Ｓ５０５：ＮＯ）、処理がＳ５０７に進む。例えば、収集された判定信号ＤＳ１が“０”であり、半導体チップ２Ａの設計情報に含まれる半導体チップ２Ａの配置状態を示す情報が“０”である場合、収集された判定信号ＤＳ１と半導体チップ２Ａの設計情報との間に差異が発生していない。Ｓ５０７において、制御部４１は、収集された判定信号ＤＳ１と半導体チップ２Ａの設計情報との差異が検出されなかったことを示す情報を出力する。制御部４１又は他装置が、表示装置を制御することにより、収集された判定信号ＤＳ１と半導体チップ２Ａの設計情報との差異が検出されなかったことを示す情報が、表示装置の画面に表示される。これにより、半導体チップ２Ａが設計通りにプリント基板１０に実装されているかを検証することができる。
【０１１９】
制御部４１が、判定回路６Ｂによって出力された判定信号ＤＳ２を収集して、半導体チップ２Ｂの反転状態を判定してもよい。制御部４１が、判定回路６Ｃによって出力された判定信号ＤＳ３を収集して、半導体チップ２Ｃの反転状態を判定してもよい。制御部４１が、判定回路６Ｄによって出力された判定信号ＤＳ４を収集して、半導体チップ２Ｄの反転状態を判定してもよい。また、プリント基板１０に半導体チップ２Ａが実装され、半導体チップ２Ｂ〜２Ｃが実装されていない場合において、制御部４１が、判定回路６Ａによって出力された判定信号ＤＳ１を収集して、半導体チップ２Ａの反転状態を判定してもよい。
【０１２０】
《コンピュータが読み取り可能な記録媒体》
コンピュータその他の機械、装置（以下、コンピュータ等）に上記いずれかの機能を実現させるプログラムをコンピュータ等が読み取り可能な記録媒体に記録してもよい。コンピュータ等に、この記録媒体のプログラムを読み込ませて実行させることにより、上記いずれかの機能が提供される。ここで、コンピュータ等が読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータ等から読み取り可能な記録媒体をいう。このような記録媒体のうちコンピュータ等から取り外し可能なものとしては、例えばフレキシブルディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ／Ｗ、ＤＶＤ、ブルーレイディスク、ＤＡＴ、８ｍｍテープ、フラッシュメモリなどのメモリカード等がある。また、コンピュータ等に固定された記録媒体としてハードディスクやＲＯＭ等がある。
【符号の説明】
【０１２１】
１    半導体装置
２Ａ〜２Ｄ    半導体チップ
３Ａ〜３Ｄ    シリコン層
４Ａ〜４Ｄ    メタル層
５Ａ〜５Ｄ    ＴＳＶ
６Ａ〜６Ｄ    判定回路
７Ａ〜７Ｄ    切替回路
８Ａ〜８Ｄ    受信回路
９Ａ〜９Ｄ    送信回路
１０    プリント基板
２２Ａ〜２２Ｄ、３２Ａ〜３２Ｄ    端子
２３Ａ〜２３Ｄ、３３Ａ〜３３Ｄ    入力用スリーステートバッファ
２４Ａ〜２４Ｄ、３４Ａ〜３４Ｄ    出力用スリーステートバッファ
２５Ａ〜２５Ｄ、３５Ａ〜３５Ｄ    プルアップ抵抗
２６Ａ〜２６Ｄ、３６Ａ〜３６Ｄ    判定信号端子
２７Ａ〜２７Ｄ、３７Ａ〜３７Ｄ    プルダウン抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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