(57)【要約】【課題】バイポーラ動作時の導通損失の悪化を防ぎながら、欠陥拡張によるオン抵抗特性の悪化を防ぐことができ高電流密度のバイポーラ動作が可能な半導体装置を提供すること。【解決手段】ｎ+型のＳｉＣ基板１上に形成されたｎ-型のドリフト層２と、ｎ+型ＳｉＣ基板１と対向する面に設けられたｐ型層３と、ｎ-型のドリフト層２とｎ+型のＳｉＣ基板１との間に、ｎ-型ドリフト層２よりも高不純物濃度のｎ型のバッファ層６を再結合促進層として備え、バッファ層６内に再結合サイトとして欠陥準位を１×１０12／ｃｍ3以上の高濃度で導入されている。バッファ層６は、内部での電子−ホール再結合を促進させ、バッファ層６／ＳｉＣ基板１界面にあるＢＰＤへ高エネルギーを与えず、従来構造と同じ電流密度でもバッファ層６／ＳｉＣ基板１界面近傍における再結合量を減らすことができ、動作時の特性劣化を防ぐ。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された第１導電型で低不純物濃度の第１高抵抗半導体領域と、
前記半導体基板と対向する面に設けられた第２導電型の第２半導体領域と、
前記第１高抵抗半導体領域と前記半導体基板との間に、前記第１高抵抗半導体領域よりも高不純物濃度の第１導電型の第３半導体領域を再結合促進層として備え、
前記第３半導体領域内に再結合サイトとして欠陥準位が１×１０12／ｃｍ3以上の高濃度で導入されていることを特徴とする半導体装置。
【請求項２】
前記第３半導体領域内に前記再結合サイトとして、炭素欠乏欠陥準位であるＺ1/2準位を用いることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板上に第１導電型で低不純物濃度の第１高抵抗半導体領域を形成する工程と、
前記半導体基板と対向する面に第２導電型の第２半導体領域を形成する工程と、
前記第１高抵抗半導体領域と前記半導体基板との間に、前記第１高抵抗半導体領域よりも高不純物濃度の第１導電型の第３半導体領域を再結合促進層として形成する工程と、を含み、
前記第３半導体領域内に再結合サイトとして欠陥準位を１×１０12／ｃｍ3以上の高濃度で導入したことを特徴とする半導体装置の製造方法。
【請求項４】
前記第３半導体領域と前記第１高抵抗半導体領域全領域にわたって炭素欠損による欠陥準位を導入する工程と、
炭素注入後の長時間アニールもしくはカーボンキャップした後の長時間酸化により、前記第３半導体領域よりも表面側の領域のみ炭素空孔欠陥を減少させる工程と、
をさらに含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第３半導体領域に電子線照射もしくはプロトンを照射し所定の欠陥準位を導入することを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ワイドバンドギャップ半導体、例えばＳｉＣのバイポーラデバイスもしくはユニポーラデバイスであっても少数キャリアが動作時に発生するようなバイポーラ動作をさせる場合には、ワイドバンドギャップゆえにホール・電子再結合時には高いエネルギーが発生する。このような再結合が基底面転位ＢＰＤ（Ｂａｓａｌ  Ｐｌａｎｅ  Ｄｉｓｌｏｃａｔｉｏｎ）の近傍で起こり、高いエネルギーが与えられることによって欠陥や転位が積層欠陥となって拡張する現象がみられ、それによるオン抵抗の増大などの劣化現象が観測されている。
【０００３】
従来、基板とエピタキシャル層界面に存在する基底面転位ＢＰＤを電気特性に影響の少ない貫通刃状転位ＴＥＤ（Ｔｈｒｅａｄｉｎｇ  Ｅｄｇｅ  Ｄｉｓｌｏｃａｔｉｏｎ）等に非常に高い割合（例えば９９％等）で変換する変換層構造によって劣化を防いできた（例えば、下記特許文献１参照。）。
【０００４】
また、高耐圧ユニポーラ素子においては耐圧維持層となる低ドーパント領域のドリフト層内にドーパント濃度よりも低いＺ1/2センター（炭素空孔欠陥準位）を導入することで、ユニポーラ動作には比較的影響を与えずに、バイポーラ動作時の少数キャリアを殺すことで基板に到達する少数キャリアを減らし、基板中にあるＢＰＤへ再結合による高エネルギーを与えない手法も提案されている（例えば、下記特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０８８２２３号公報
【特許文献２】特開２０１５−０５３４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、バイポーラ動作時の電流密度が高い場合などでは、バッファ層／変換層界面あるいは基板中にあるＢＰＤへ再結合などによる高エネルギーが与えられることで欠陥の拡張が起こりうる。そのためオン抵抗特性が悪化するという問題を完全に防ぐことができないという問題がある。
【０００７】
また、ドリフト層内に不純物濃度以下程度の多量の欠陥準位が導入されると、ユニポーラ動作時の導通抵抗はそれほど悪化しないが、ドリフト層内の少数キャリアが減少することで、バイポーラ素子動作時の導通抵抗はユニポーラ動作時と同程度まで上昇してしまい、バイポーラ素子の低導通損失の性能を活かすことができなくなる。ユニポーラ素子（例えばＭＯＳトランジスタ）で使用する場合も、特定の動作状況下では内蔵ＰＮダイオードが動作する場合があり（例えばインダクタンスを負荷として同期整流方式で使用されたＭＯＳのデットタイム時など）、その場合の導通損失が大きくなる。
【０００８】
この発明は、上述した従来技術による問題点を解消するため、バイポーラ動作時の導通損失の悪化を防ぎながら、欠陥拡張によるオン抵抗特性の悪化を防ぐことができることを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板上に形成された第１導電型で低不純物濃度の第１高抵抗半導体領域と、前記半導体基板と対向する面に設けられた第２導電型の第２半導体領域と、前記第１高抵抗半導体領域と前記半導体基板との間に、前記第１高抵抗半導体領域よりも高不純物濃度の第１導電型の第３半導体領域を再結合促進層として備え、前記第３半導体領域内に再結合サイトとして欠陥準位が１×１０12／ｃｍ3以上の高濃度で導入されていることを特徴とする。
【００１０】
また、前記第３半導体領域内に前記再結合サイトとして、炭素欠乏欠陥準位であるＺ1/2準位を用いることを特徴とする。
【００１１】
この発明にかかる半導体装置の製造方法は、第１導電型の半導体基板上に第１導電型で低不純物濃度の第１高抵抗半導体領域を形成する工程と、前記半導体基板と対向する面に第２導電型の第２半導体領域を形成する工程と、前記第１高抵抗半導体領域と前記半導体基板との間に、前記第１高抵抗半導体領域よりも高不純物濃度の第１導電型の第３半導体領域を再結合促進層として形成する工程と、を含み、前記第３半導体領域内に再結合サイトとして欠陥準位を１×１０12／ｃｍ3以上の高濃度で導入したことを特徴とする。
【００１２】
また、前記第３半導体領域と前記第１の高抵抗半導体領域全領域にわたって炭素欠損による欠陥準位を導入する工程と、炭素注入後の長時間アニールもしくはカーボンキャップした後の長時間酸化により、前記第３半導体領域よりも表面側の領域のみ炭素空孔欠陥を減少させる工程と、をさらに含むことを特徴とする。
【００１３】
また、前記第３半導体領域に電子線照射もしくはプロトンを照射し所定の欠陥準位を導入することを特徴とする。
【００１４】
上記構成によれば、バッファ層の高不純物濃度によるポテンシャルバリアによってドリフト層内の少数キャリア密度を高く保つことができるためバイポーラ動作時における導通抵抗が下げられる。通常、高耐圧デバイスのドリフト層は厚くキャリア密度は低いため、ドリフト層内の少数キャリア密度が下がるとバイポーラ動作時の導通抵抗は増加する。本発明ではドリフト層内には欠陥準位を導入しないため抵抗増加は起きない。
【００１５】
ドリフト層と比較するとバッファ層は高不純物濃度で多数キャリアが多いことで低抵抗であり、かつ厚さが薄いため（例えば１μｍから１０μｍ程度）、バッファ層内の少数キャリアが減少してもバイポーラ動作時の抵抗増加は小さい。そのため欠陥準位によってホール−電子の再結合を促進し少数キャリアを減少させても、バイポーラ動作時の低抵抗を保つことができる。
【００１６】
バッファ層内では高不純物濃度によるオージェ再結合により電子−ホール再結合が促進される。更にバッファ層に導入された深い欠陥準位を介して再結合が促進されるため、バッファ層内において少数キャリアがほぼ消滅し、バッファ層／変換層界面あるいは基板中での再結合が微量になることで、これらの付近に存在するＢＰＤへ高エネルギーを与えない。これにより、ＢＰＤの拡張を抑えて動作時の特性劣化を防ぐことができる。
【発明の効果】
【００１７】
本発明にかかる半導体装置およびその製造方法によれば、バイポーラ動作時の導通損失の悪化を防ぎながら、欠陥拡張によるオン抵抗特性の悪化を防ぐことができるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】図１は、実施の形態にかかる半導体装置の構造を示す断面図である。
【図２】図２は、実施の形態および従来の半導体装置での半導体基板界面での基板到達ホール密度および順方向動作電圧を示す図表である。
【図３】図３は、従来の半導体装置の要部の構造を示す断面図である。
【図４】図４は、従来の半導体装置の要部の構造を示す断面図である。
【図５】図５は、従来の半導体装置の要部の構造を示す断面図である。
【発明を実施するための形態】
【００１９】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２０】
（実施の形態）
実施の形態にかかる半導体装置の構造について説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。半導体装置として、半導体基板にＳｉＣを用いたＳｉＣ  ＰｉＮダイオードの例を示す。以下の説明では、第１導電型がｎ型であり、第２導電型がｐ型である例を用いて説明する。
【００２１】
高濃度のｎ+型ＳｉＣ基板１（例えば、濃度例１×１０19／ｃｍ3）上にＢＰＤ→ＴＥＤ変換の変換層９と、変換層９上に再結合を促進させるｎ型のバッファ層６をそれぞれエピタキシャル成長などで形成する。
【００２２】
バッファ層６は、例えば、濃度例１×１０18／ｃｍ3以上、厚さ１μｍ以上で形成する。そして、このバッファ層６を形成する際、炭素空孔欠陥準位を導入するようにＣ／Ｓｉ比を調整することで、バッファ層６は、欠陥準位が導入されたバッファ層として形成される。導入される欠陥準位密度は、例えば、１×１０12／ｃｍ3以上程度である。バッファ層６自体は再結合促進層として機能するが、上記所定の高濃度の欠陥準位密度の導入により、再結合を促進させる再結合サイトとして機能する。
【００２３】
このバッファ層６上には、耐圧保持層となるｎ-型ＳｉＣ（例えば、濃度例１×１０14／ｃｍ3程度以上）のドリフト層（高抵抗半導体領域）２をエピタキシャル成長などで形成する。ドリフト層２の濃度と厚さは耐圧クラスによって変わるが、例えば、１２００Ｖ耐圧の素子であれば１×１０15／ｃｍ3以上程度の濃度で１０μｍ程度以上の厚さとなり、２０ｋＶ耐圧素子では４×１０14／ｃｍ3以下程度の濃度で１５０μｍ程度以上の厚さとなる。
【００２４】
次に、ドリフト層２上にｐ型不純物エピタキシャル層もしくはイオンインプランテーションによる高濃度のｐ型層（第２半導体領域）３を形成して、ＰｉＮダイオードを作成する。ｐ型層３の濃度は、ドリフト層２の濃度よりも充分に高い１×１０16／ｃｍ3以上で、ｐ型層３の厚さは０．１〜数μｍ程度で良い。ｐ型層３の濃度がドリフト層２の不純物濃度より十分高い濃度でない場合、ｐ型層３の厚さが薄いと上部電極へのパンチスルーにより耐圧が低下するので注意が必要である。
【００２５】
その後、エピタキシャル成長により形成したｐ型層３であれば、周辺部に低濃度のｐ型領域を形成するためｐ型層３の外周部を一部エッチングなどで高濃度のｐ型領域を取り除くなどしてからｐ型層３の横方向への電界強度を緩和させる周辺耐圧構造を形成する。その後、表面電極７および裏面電極８をそれぞれ形成する。
【００２６】
上記のＰＩＮダイオードの構造では、耐圧を保持する低不純物濃度のエピタキシャル層（ドリフト層２）に対して、はるかに高い不純物濃度（例えば１×１０18／ｃｍ3程度以上）を持つ高濃度不純物層（バッファ層６）を設けている。
【００２７】
このバッファ層６の高不純物濃度によるポテンシャルバリアによってドリフト層２内の少数キャリア密度を高く保つことができるため、バイポーラ動作時における導通抵抗を下げることができる。通常、高耐圧デバイスのドリフト層２は厚くキャリア密度は低いため、ドリフト層２内の少数キャリア密度が下がるとバイポーラ動作時の導通抵抗は増加する。ここで、実施の形態では、ドリフト層２内には欠陥準位を導入しないため抵抗増加は起きない。
【００２８】
ドリフト層２と比較してバッファ層６は、高不純物濃度でキャリアが多いことで低抵抗であり、かつ厚さが薄いため（例えば１μｍ〜１０μｍ程度）、バッファ層６内のキャリアが減少してもバイポーラ動作時の抵抗増加は小さい。そのため欠陥準位によってホール−電子の再結合を促進しキャリアを減少させても、バイポーラ動作時の低抵抗を保つことができる。
【００２９】
バッファ層６内では、高不純物濃度によるオージェ再結合により電子−ホール再結合が促進される。さらに、バッファ層６に導入された深い欠陥準位を介して再結合が促進されるため、バッファ層６内において少数キャリアがほぼ消滅し、バッファ層６／変換層９界面あるいはｎ+型ＳｉＣ基板１中での再結合が微量になることで界面付近に存在するＢＰＤへ高エネルギーを与えない。これにより、ＢＰＤの拡張を抑えて動作時の特性劣化を防ぐことができる。
【００３０】
（実施の形態２）
実施の形態２のＰＩＮダイオードは、実施の形態１で説明したバッファ層６を含むほぼ同様の構造を有する。実施の形態２では、高濃度のｎ+型ＳｉＣ基板１（例えば、濃度例１×１０19／ｃｍ3）上に、ｎ型のバッファ層６およびドリフト層２等をエピタキシャル成長中、バッファ層およびドリフト層２の全領域にわたって炭素欠損による欠陥準位を導入するようにＣ／Ｓｉ比を調整する。
【００３１】
この後、電極（表面電極７および裏面電極８）を形成する前に、炭素注入後の長時間アニールもしくはカーボンキャップした後の長時間酸化によって、バッファ層６よりも表面側の領域のみ炭素空孔欠陥を減少させる。その他は、実施の形態１と同じプロセスおよび構造である。
【００３２】
（実施の形態３）
実施の形態３のＰＩＮダイオードは、実施の形態１で説明したバッファ層６を含むほぼ同様の構造を有する。実施の形態３では、高濃度のｎ+型ＳｉＣ基板１（例えば、濃度例１×１０19／ｃｍ3）上に、ＢＰＤ→ＴＥＤ変換の変換層９をエピタキシャル成長などで形成する。そして、変換層９上に再結合を促進させるｎ型のバッファ層６をエピタキシャル成長などで形成する（例えば、濃度例１×１０18／ｃｍ3以上、厚さ１μｍ以上）。
【００３３】
バッファ層６を形成した後、このバッファ層６に欠陥準位を導入するように電子線照射もしくはプロトンを照射する。導入される欠陥準位密度は  例えば、１×１０12／ｃｍ3以上程度である。その他は実施の形態１と同じプロセスおよび構造である。
【００３４】
上記各実施の形態によれば、高電流密度での動作でも欠陥拡張によるオン抵抗増大などの特性劣化を防ぐことができる。また、半導体素子全体に欠陥準位を導入する場合に比べ、バイポーラ動作時導通抵抗を低くできる。また、半導体素子全体に欠陥準位を導入する場合に比べ、ユニポーラ動作時導通抵抗を低くできる。さらには、欠陥準位を導入することで高電流密度でも半導体基板まで到達する少数キャリアを抑えることができるので、高濃度バッファの厚み等を薄くできるため、デバイスの作製コストを下げることができる、という効果を奏する。
【００３５】
図２は、実施の形態および従来の半導体装置での半導体基板界面での基板到達ホール密度および順方向動作電圧を示す図表である。また、図３〜図５は、それぞれ従来の半導体装置の要部の構造を示す断面図である。図３は、バッファ層を有さず、変換層９のみを有する構造、図４は、ドリフト層５の全領域に１×１０13／ｃｍ3の欠陥準位を導入したｎ-型ドリフト層５を持つ構造、図５は、変換層９およびバッファ層４を有する構造である。
【００３６】
図２には、シミュレーションによって推定された同一電流密度（１００Ａ／ｃｍ2）で動作する下記４種類のダイオード（１）〜（４）のｎ+型ＳｉＣ基板１／ドリフト層２近傍に到達した少数キャリア（この場合にはホール）密度値と動作電圧を示す。
【００３７】
（１）１３ｋＶ耐圧の高不純物濃度バッファ層の無いＰＩＮダイオード（従来構造、図３）
（２）ドリフト層の全領域に１×１０13／ｃｍ3の欠陥準位を導入した欠陥準位が導入されたｎ-型ドリフト層５を持つＰＩＮダイオード（従来構造、図４）
（３）５μｍ厚の高不純物濃度のｎ型バッファ層４（５×１０18／ｃｍ3）を持つＰＩＮ型ダイオード（従来構造、図５）
（４）１×１０13／ｃｍ3の欠陥準位をバッファ層にのみ導入した同じ高不純物濃度のバッファ層６を持つＰＩＮダイオード（実施の形態１、図１）
【００３８】
図２に示すように、実施の形態の構造を用いることで、ｎ+型ＳｉＣ基板１／ドリフト層２近傍での少数キャリア（この場合にはホール）密度は、（１）、（３）の各従来構造の１／１００以下程度にまで低減しながら、動作電圧の増加は０．３Ｖ以下程度に抑えることが可能になった。また、（２）の全領域に欠陥準位を導入した従来構造では、少数キャリアはほぼ存在しない状態に抑えられるが、ほぼユニポーラ動作となり動作電圧は２７Ｖと導通損失が非常に大きくなる。
【００３９】
上記実施の形態では、ｎ型のＳｉＣ基板上に形成したＰＩＮダイオードを例に説明したが、極性の異なる同様のデバイス（例えばｐ型基板上のＮＩＰダイオード）にも同様に適用できる。また、ＭＯＳのようなユニポーラデバイスにおける内蔵ＰＮダイオードにも同様に適用できる。また、ＩＧＢＴ、サイリスタなどにも適用できる。さらには、他のワイドバンドギャップ（ＧａＮや酸化ガリウムなど）の基板を用いる半導体装置などにも適用できる。
【００４０】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定できる。また、上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００４１】
以上のように、本発明にかかる半導体装置およびその製造方法は、高耐圧を有するバイポーラ型半導体装置に有用である。
【符号の説明】
【００４２】
１  半導体基板（ｎ+型ＳｉＣ基板）
２  ｎ-型のドリフト層
３  ｐ型層
４  ｎ型バッファ層
５  欠陥準位が導入されたｎ-型のドリフト層
６  欠陥準位が導入されたｎ型のバッファ層
７  表面電極
８  裏面電極
９  変換層
【図１】
2018166196.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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