(57)【要約】      （修正有）【課題】複数の並列デジタルデータビットのアナログ出力信号への変換を提供する高速デジタル／アナログアップコンバータを提供する。【解決手段】システム１００は、複数のデコーダ入力データビットを受信し、複数の復号された並列デジタルデータビットを生成するように構成されたデコーダ回路を含む。復号された並列デジタルデータビットの各々を変換クロック信号と組み合わせて、周波数がシフトされたデジタルデータビットを生成するように構成され、周波数がシフトされたデジタルデータビットは互いに時間的にずれている、ミキサー回路も含む。システムはまた、周波数がシフトされたデジタルデータビットの時間調整を行うように構成されたシンクロナイザ回路も含む。システムは更に、時間的にそろえられた周波数がシフトされたデジタルデータビットに応じてアナログ出力信号を生成するように構成されたスイッチング回路網を含む。【選択図】図１
2018125838.tif 000002
【特許請求の範囲】
【請求項１】
システム（１００）であって、
複数のデコーダ入力データビット（１１１ｃ）を受信して、複数の復号された並列デジタルデータビット（１１１ｄ）を生成するように構成されたデコーダ回路（１３０）であって、既定のサンプルレート（Ｆ）で動作するデコーダ回路（１３０）と、
前記デコーダ回路に連結され、前記復号された並列デジタルデータビットの各々を変換クロック信号（１４５）と組み合わせて、周波数がシフトされたデジタルデータビット（１１１ｅ）を生成するように構成されたミキサー回路（１４０）であって、前記周波数がシフトされたデジタルデータビットは互いに時間的にずれている、ミキサー回路（１４０）と、
前記ミキサー回路に連結され、シンクロナイザクロック信号（１５５）を含み、前記シンクロナイザクロック信号に応じて前記周波数がシフトされたデジタルデータビットを時間的にそろえるように構成されたシンクロナイザ回路（１０５）と、
前記シンクロナイザ回路に連結され、時間的にそろえられた周波数がシフトされたデジタルデータビット（１１２ａ）に応じてアナログ出力信号（１０６）を生成するように構成されたスイッチング回路網（１０２）と
を備える、システム（１００）。
【請求項２】
前記周波数がシフトされたデジタルデータビットは、前記復号された並列デジタルデータビットの各々の論理状態遷移と、前記変換クロック信号の論理状態遷移とに関連する時間的ずれに起因して、互いに時間的にずれている、請求項１に記載のシステム。
【請求項３】
前記ミキサー回路は、第１の周波数（Ｆ）の前記復号された並列デジタルデータビットを第２の周波数（ＮＦ）の前記周波数がシフトされたデジタルデータビットに転換するように構成され、前記ミキサー回路は、前記既定のサンプルレートのＮ倍のレートで動作し、前記シンクロナイザ回路は、前記ミキサー回路のレートの２倍のレートで動作する、請求項１に記載のシステム。
【請求項４】
前記アナログ出力信号は、前記デコーダ入力データビットの帯域幅に対応する帯域幅（１１３０）を含み、前記アナログ出力信号の支配スペクトルエネルギー（１１０６）は、前記変換クロック信号の周波数（ＮＦ）を中心としている、請求項１に記載のシステム。
【請求項５】
前記デコーダ回路に連結され、マルチプレクサクロック信号（１２５）に応じて複数の並列デジタルデータワード（１１１ｂ）を受信して、前記既定のサンプルレートで前記デコーダ入力データビットを含む前記並列デジタルデータワード（２３７）のうちの対応する並列デジタルデータワードを生成するように構成されたマルチプレクサ回路（１２０）であって、前記マルチプレクサクロック信号は、前記既定のサンプルレートの１／Ｍ倍のサンプルレート（Ｆ／Ｍ）を有する、マルチプレクサ回路（１２０）と、
前記マルチプレクサ回路に連結され、外部供給源から複数のＭＣＩ入力データワード（１１１ａ）を受信し、外部のクロック信号（１１５）によって同期され、前記マルチプレクサクロック信号によって同期された前記複数の並列デジタルデータワードを生成するように構成されたメソクロナスインターフェース（ＭＣＩ）回路（１１０）と
を更に備え、
前記外部のクロック信号は、前記マルチプレクサクロック信号に対して非同期である、請求項１に記載のシステム。
【請求項６】
前記ミキサー回路は第１のミキサー回路であり、前記シンクロナイザ回路は第１のシンクロナイザ回路であり、前記スイッチング回路網は第１のスイッチング回路網であり、前記アナログ出力信号は第１のアナログ出力信号（１０６ａ）であり、前記システムは更に、
前記デコーダ回路に連結され、前記復号された並列デジタルデータビットの各々を前記変換クロック信号と組み合わせて、周波数がシフトされたデジタルデータビットを生成するように構成された第２のミキサー回路（１４０ｂ）であって、前記周波数がシフトされたデジタルデータビットは、互いに時間的にずれている、第２のミキサー回路（１４０ｂ）と、
前記第２のミキサー回路に連結され、前記シンクロナイザクロック信号を含み、前記シンクロナイザクロック信号に応じて前記周波数がシフトされたデジタルデータビットを時間的にそろえるように構成された第２のシンクロナイザ回路（１０５ｂ）と、
第２のシンクロナイザ回路に連結され、時間的にそろえられた周波数がシフトされたデジタルデータビットに応じて第２のアナログ出力信号（１０６ｂ）を生成するように構成された第２のスイッチング回路網（１０２ｂ）であって、前記第２のアナログ出力信号は、前記第１のアナログ出力信号の補足的な信号である、第２のスイッチング回路網（１０２ｂ）と
を備え、
前記デコーダ回路、前記第１及び第２のミキサー回路、前記第１及び第２のシンクロナイザ回路、並びに前記第１及び第２のスイッチング回路網は、シングルエンド相補型金属酸化膜半導体（ＣＭＯＳ）回路（６３６、８３６、１０３６）を備える、請求項１に記載のシステム。
【請求項７】
前記シンクロナイザクロック信号は、シングルエンドクロック信号であり、前記システムは更に、第１の周波数（ＮＦ）を有する差動クロック信号（１７５）を、前記第１の周波数の２倍の第２の周波数（２ＮＦ）を有する前記シングルエンドクロック信号に変換するように構成されたデュアルエッジ検出回路（１８０）を備える、請求項１に記載のシステム。
【請求項８】
前記スイッチング回路網は、並列構成に配置された複数の抵抗器（１０２３、１０２５）を備え、前記抵抗器のうちの対応する抵抗器は、前記時間的にそろえられた周波数がシフトされたデジタルデータビットのうちの対応する時間的にそろえられた周波数がシフトされたデジタルデータビットに結合され、前記スイッチング回路網は更に、前記アナログ出力信号に結合された加算ノード（１００８）を備え、前記抵抗器は各々、前記対応する時間的にそろえられた周波数がシフトされたデータビットに応じて前記加算ノードに選択的に連結され、
前記スイッチング回路網は更に、第１の端部において前記加算ノードに、第２の端部において電圧源（ＶＤＤＡ）に連結された少なくとも１つのバイアス抵抗器（Ｒ３９）を備え、前記少なくとも１つのバイアス抵抗器により、前記アナログ出力信号のバイアス電圧（１０１０）が設定され、前記少なくとも１つのバイアス抵抗器と前記複数の抵抗器が連合して、前記アナログ出力信号の出力インピーダンスを確定する、請求項１に記載のシステム。
【請求項９】
デコーダ回路（１３０）によって、複数のデコーダ入力データビット（１１１ｃ）を受信すること（３２５）と、
前記デコーダ回路によって、複数の復号された並列デジタルデータビット（１１１ｄ）を生成すること（３２５、３３０）であって、前記デコーダ回路は、既定のサンプルレート（Ｆ）で動作する、生成することと、
周波数がシフトされたデジタルデータビット（１１１ｅ）を生成するために、前記デコーダ回路に連結されたミキサー回路（１４０）によって、前記復号された並列デジタルデータビットの各々を変換クロック信号（１４５）と組み合わせること（３３５）であって、前記周波数がシフトされたデジタルデータビットは互いに時間的にずれている、組み合わせること（３３５）と、
前記ミキサー回路に連結されたシンクロナイザ回路（１０５）によって、シンクロナイザクロック信号（１５５）に応じて前記周波数がシフトされたデジタルデータビットを時間的にそろえること（３４０）と、
前記シンクロナイザ回路に連結されたスイッチング回路網（１０２）によって、時間的にそろえられた周波数がシフトされたデジタルデータビット（１１２ａ）に応じてアナログ出力信号（１０６）を生成すること（３４５）と
を含む方法。
【請求項１０】
前記周波数がシフトされたデジタルデータビットは、前記復号された並列デジタルデータビットの各々の論理状態遷移と、前記変換クロック信号の論理状態遷移とに関連する時間的ずれに起因して、互いに時間的にずれている、請求項９に記載の方法。
【請求項１１】
前記ミキサー回路によって、第１の周波数（Ｆ）の前記復号された並列デジタルデータビットを第２の周波数（ＮＦ）の前記周波数がシフトされたデジタルデータビットに転換すること（３３５）と、
前記既定のサンプルレートのＮ倍のレート（ＮＦ）で前記ミキサー回路を動作させること（３３５）と、
前記ミキサーレートの２倍のレート（２ＮＦ）で前記シンクロナイザ回路を動作させること（３４０）と
を更に含む、請求項９に記載の方法。
【請求項１２】
前記アナログ出力信号は、前記デコーダ入力データビットの帯域幅に対応する帯域幅（１１３０）を有し、前記アナログ出力信号の支配スペクトルエネルギー（１１０６）は、前記変換クロック信号の周波数（ＮＦ）を中心としている、請求項９に記載の方法。
【請求項１３】
前記デコーダ回路に連結されたマルチプレクサ回路（１２０）によって、マルチプレクサクロック信号（１２５）に応じて複数の並列デジタルデータワード（１１１ｂ）を受信すること（３２０）と、
前記マルチプレクサ回路によって、前記既定のサンプルレートで前記デコーダ入力データビットを含む、前記並列デジタルデータワード（２３７）のうちの対応する並列デジタルデータワードを生成すること（３２０）と
を更に含み、
前記マルチプレクサクロック信号は、前記既定のサンプルレートの１／Ｍ倍のサンプルレート（ＦＳ／Ｍ）を有する、請求項９に記載の方法。
【請求項１４】
前記マルチプレクサ回路に連結されたメソクロナスインターフェース（ＭＣＩ）回路（１１０）によって、外部のクロック信号（１１５）によって同期された複数のＭＣＩ入力データワード（１１１ａ）を受信すること（３１０）と、
前記ＭＣＩ回路によって、前記マルチプレクサクロック信号によって同期された前記複数の並列デジタルデータワードを生成すること（３１５）と
を更に含み、
前記外部のクロック信号は、前記マルチプレクサクロック信号とは非同期である、請求項１３に記載の方法。
【請求項１５】
前記ミキサー回路は第１のミキサー回路であり、前記シンクロナイザ回路は第１のシンクロナイザ回路であり、前記スイッチング回路網は第１のスイッチング回路網であり、前記アナログ出力信号は第１のアナログ出力信号（１０６ａ）であり、
前記方法は更に、
前記デコーダ回路に連結された第２のミキサー回路（１４０ｂ）によって、周波数がシフトされたデジタルデータビットを生成するために、前記復号された並列デジタルデータビットの各々を前記変換クロック信号と組み合わせることであって、前記周波数がシフトされたデジタルデータビットは互いに時間的にずれている、組み合わせることと、
前記第２のミキサー回路に連結された第２のシンクロナイザ回路（１０５ｂ）によって、前記シンクロナイザクロック信号に応じて前記周波数がシフトされたデジタルデータビットをそろえることと、
前記第２のシンクロナイザ回路に連結された第２のスイッチング回路網（１０２ｂ）によって、時間的にそろえられた周波数がシフトされたデジタルデータビットに応じて第２のアナログ出力信号（１０６ｂ）を生成すること
とを含み、
前記第２のアナログ出力信号は、前記第１のアナログ出力信号の補足的な信号であり、前記デコーダ回路、前記第１及び第２のミキサー回路、前記第１及び第２のシンクロナイザ回路、及び前記第１及び第２のスイッチング回路網は、シングルエンド相補型金属酸化膜半導体（ＣＭＯＳ）回路（６３６、８３６、１０３６）を備える、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して、デジタル／アナログ変換に関し、より具体的には、高速及び低電力のデジタル／アナログアップコンバータの実施態様に関する。
【背景技術】
【０００２】
高速デジタル／アナログ変換システム、特に衛星応用の分野では、デジタル集積ミキサー回路を有する高速デジタル／アナログアップコンバータ回路を実行することによってデジタルドメインに周波数アップコンバージョンを含むために継続的努力がなされている。しかしながら、高速アップコンバージョンシステムの性能に達するのに、ミキサー回路後のデジタルデータ信号の時間的ずれが問題である。時間的ずれは一部において、デジタルミキサー回路の入力におけるデータ信号のロジック遷移と、変換クロック遷移との間の差に起因する。
【０００３】
様々な従来の技法により、時間的ずれを低減する試みがなされている。例えば、電流モード論理回路トポロジーを使用して時間的ずれの一部を低減することができるが、システム性能を大幅に改善することなく、電力損失を増加させる不利点がある。時間的ずれに対処する別の従来の技法は、デジタル／アナログアップコンバータ内の物理的信号パスを手動で調節することでありうるが、このステップには時間がかかる場合があり、デジタル／アナログアップコンバータが異なる用途（例：異なるデータレートにおける周波数アップコンバージョン）で使用される場合、実現可能でない場合がある。
【発明の概要】
【０００４】
一又は複数の実施形態に係る高速デジタル／アナログアップコンバージョンの改善方法を提供するシステム及び方法が本書に記載されている。高速デジタル／アナログ変換システムは、複数の並列デジタルデータビットのアナログ出力電圧信号への変換を提供する。一例において、デジタル／アナログアップコンバータは、論理演算を実施し、入力される並列デジタルデータビットの周波数を低い範囲から高い範囲に変換する様々なデジタル回路構成要素を含み、周波数変換クロック信号と各データビットとの間の論理状態の差に起因して、周波数変換後に並列デジタルデータビットの互いに対する時間的ずれが生じる。時間的ずれが生じたデータビットに対応する並列デジタルワードが、シンクロナイザ回路に転送される。シンクロナイザ回路は並列デジタルデータビットの時間調整を行い、時間的にそろえられた並列デジタルデータビットをスイッチング回路網に伝送し、そこでデータビットがアナログ電圧信号に変換される。
【０００５】
一実施形態では、システムは、複数のデコーダ入力データビットを受信し、複数の復号された並列デジタルデータビットを生成するように構成されたデコーダ回路であって、既定のサンプルレートで動作するデコーダ回路と、デコーダ回路に連結され、復号された並列デジタルデータビットの各々を変換クロック信号と組み合わせて、周波数がシフトされたデジタルデータビットを生成するように構成されたミキサー回路であって、周波数がシフトされたデジタルデータビットは互いに時間的にずれているミキサー回路と、ミキサー回路に連結され、シンクロナイザクロック信号を含み、シンクロナイザクロック信号に応じて周波数がシフトされたデジタルデータビットの時間調整を行うように構成されたシンクロナイザ回路と、シンクロナイザ回路に連結され、時間的にそろえられた周波数がシフトされたデジタルデータビットに応じてアナログ出力信号を生成するように構成されたスイッチング回路網とを含む。
【０００６】
別の実施形態では、方法は、デコーダ回路によって複数のデコーダ入力データビットを受信することと、デコーダ回路によって複数の復号された並列デジタルデータビットを生成することであって、デコーダ回路が既定のサンプルレートで動作する、生成することと、周波数がシフトされたデジタルデータビットを生成するために、デコーダ回路に連結されたミキサー回路によって周波数がシフトされた各デジタルデータビットを変換クロック信号と組み合わせることであって、周波数がシフトされたデジタルデータビットは互いに時間的にずれている、組み合わせることと、ミキサー回路に連結されたシンクロナイザ回路によってシンクロナイザクロック信号に応じて周波数がシフトされたデジタルデータビットを調整することと、シンクロナイザ回路に連結されたスイッチング回路網によって時間的にそろえられた周波数がシフトされたデジタルデータビットに応じてアナログ出力信号を生成することとを含む。
【０００７】
本発明の範囲は、参照によりこのセクションに組み込まれる請求項によって定義される。以下の一又は複数の実施形態の詳細説明を検証することにより、当業者は、本発明の実施形態をより完全に理解し、そのさらなる利点を認識するに至る。これより、まず簡潔に説明される添付の図面を参照する。
【図面の簡単な説明】
【０００８】
【図１】本開示の一実施形態に係るデジタル／アナログ変換システムを示すブロック図である。
【図２】本開示の一実施形態に係るデジタル／アナログ変換システムの並列データパスを通過する様々なデータビットを示す図である。
【図３】本開示の一実施形態に係るデジタル／アナログ変換システムを操作するプロセスを示す図である。
【図４】本開示の一実施形態に係る差動出力を伝送するデジタル／アナログ変換システムを示すブロック図である。
【図５】本開示の一実施形態に係るクロック網のタイミング図である。
【図６Ａ】本開示の一実施形態に係るミキサー回路を示すブロック図である。
【図６Ｂ】本開示の一実施形態に係るミキサー回路のタイミング図である。
【図６Ｃ】本開示の一実施形態に係るミキサー回路を示す概略図である。
【図７Ａ】本開示の一実施形態に係るデュアルエッジ検出回路を示すブロック図である。
【図７Ｂ】本開示の一実施形態に係るデュアルエッジ検出回路のタイミング図である。
【図８Ａ】本開示の一実施形態に係るシンクロナイザ回路を示す概略図である。
【図８Ｂ】本開示の一実施形態に係るシンクロナイザクロック配電回路を示す概略図である。
【図９】本開示の一実施形態に係るミキサー回路とシンクロナイザ回路のタイミング図である。
【図１０】本開示の一実施形態に係るスイッチング回路網を示す概略図である。
【図１１】本開示の一実施形態に係るデジタル／アナログアップコンバータの、信号エネルギー対周波数を示すグラフである。
【発明を実施するための形態】
【０００９】
アナログ信号へ変換する前の並列デジタルデータビットの互いに対する時間的ずれを低減させるために、デジタル／アナログ周波数アップコンバージョンシステムの様々な実施態様が提供されている。デジタル／アナログ周波数アップコンバージョンシステムは、デコーダ、ミキサー、シンクロナイザ、スイッチング回路網、及び並列デジタルデータビットをアナログ電圧に変換するのに使用されるクロック網を含む。様々な実施形態では、デジタル／アナログアップコンバータは、デジタル信号プロセッサ（ＤＳＰ）等の外部供給源から並列デジタルデータビットを受信する。幾つかの実施形態では、デジタル／アナログアップコンバータは、多重化、復号、及び増倍からなる並列デジタルデータビットへの論理演算を実施する様々なデジタル構成要素を含むデータパスを含み、様々なデジタル構成要素において、並列デジタルデータビットが、増倍クロック（例：図１の変換クロック信号１４５）での論理状態遷移に対する復号出力での論理状態遷移の差に起因して、増倍ステップ後に互いに対する時間的ずれが生じる。
【００１０】
様々な実施形態では、デジタル／アナログアップコンバータは、時間的にずれた並列デジタルデータビットの時間調整を実施するシンクロナイザ回路を含む。これに関しては、シンクロナイザ回路は、スイッチング回路網の前にデジタルデータビットの時間調整を提供する。スイッチング回路網への入力におけるデジタルデータビットの時間調整は、高性能のデジタル／アナログ変換を提供するのに重要である。具体的には、シンクロナイザ回路は、デジタル／アナログコンバータにとって重要な性能測定基準である有効なビット数を最大化するために、スイッチング回路網出力におけるデータ周波数と温度変化にわたって一定の出力電力を促進する。
【００１１】
様々な実施形態では、シンクロナイザ回路は並列フリップフロップとして実行され、各フリップフロップは、時間的にずれた並列デジタルデータビットの内の１つを受信する。時間的にずれたデータビットをサンプリングするために、シンクロナイザクロック信号が各フリップフロップへ伝送される。幾つかの実施形態では、各フリップフロップは、シンクロナイザクロック信号に応じてデータビットをサンプリングするように実行されるデータ（Ｄ）フリップフロップであってよい。幾つかの実施形態では、時間的にずれたデータビットは、デジタルデータビットの全てのグリッチ又はずれを除去するために、周波数変換レートの２倍のレートでサンプリングされる。
【００１２】
様々な実施形態では、クロック網は、差動ローカルクロック、デュアルエッジ検出回路、及びクロック除算回路として実行される。差動ローカルクロックは、マスタークロックとして機能し、差動ローカルクロック信号がデュアルエッジ検出器に伝送される。デュアルエッジ検出器は、差動信号をシングルエンドシンクロナイザクロック信号へ変換する。幾つかの実施形態では、シンクロナイザクロック信号は、シングルエンドパルス出力クロック信号であり、各パルス出力は、差動クロック信号の上昇エッジ及び下降エッジで生成され、差動クロック信号の周波数の２倍の周波数を付与する。意義深いことには、シンクロナイザ回路は、マスター差動ローカルクロック信号を変化させて、デジタルデータパスを手動で再調整する必要なく高速性能を維持する適応性を提供する。
【００１３】
クロック除算回路は、シングルエンドシンクロナイザクロック信号を除算して、変換クロック信号、デコーダクロック信号、及びマルチプレクサクロック信号を生成するように実行される。これに関して、デジタル／アナログアップコンバージョンシステムは、電力損失及び電力消費の削減を得るために、シングルエンドクロック信号で実行される。具体的には、デジタル／アナログアップコンバージョンシステムは、標準のデジタルＣＭＯＳプロセス製造技法と、全体的なサイズと電力を削減するために電圧モードで動作するシングルエンド回路トポロジーを使用する。例えば、各回路ブロックは、バイアス電力をほとんど消費せず、電力の損失は主に論理状態遷移中のみである。
【００１４】
図１は、本開示の一実施形態に係るデジタル／アナログ変換システム１００を示すブロック図である。システム１００を使用して、本書に記載される様々な技法にしたがってデジタルデータ信号をアナログ電圧信号に変換することができる。システム１００は、様々なプラットフォーム、例えば地上ベースのプラットフォーム、飛行機ベースのプラットフォーム、又は宇宙ベースのプラットフォームに使用可能である。一実施形態では、システム１００は、衛星通信システムに配設されうる。別の実施形態では、システム１００は、地上ベースあるいは飛行機ベースのレーダシステムに配設されうる。
【００１５】
一実施形態では、システム１００は、デジタルアップコンバータ１０１、スイッチング回路網１０２、及びクロック網１０３を含む。システム１００は、並列デジタルデータ信号を受信し、周波数をシフトさせ、アナログ信号に変換する高速デジタル／アナログ変換システムとして実行されうる。
【００１６】
デジタルアップコンバータ１０１は例えば、データパス１０４、及びシンクロナイザ回路１０５を含みうる。データパス１０４は、例えばメソクロナスインターフェース（ＭＣＩ）回路１１０、マルチプレクサ回路１２０、デコーダ回路１３０、及びミキサー回路１４０等の様々なデジタル構成要素を含む。データパス１０４の構成要素は、ＭＣＩ回路１１０によるメソクロナスインターフェース回路入力データビット１１１ａ（例：ＭＣＩ入力データワード）のクロックドメイン転送、マルチプレクサ回路１２０によるマルチプレクサ入力データビット１１１ｂ（例：複数の並列デジタルデータワード）の多重化、デコーダ回路１３０によるデコーダ入力データビット１１１ｃの復号、及びミキサー回路１４０によるミキサー入力データビット１１１ｄ（例：復号された並列デジタルデータビット）の周波数シフトを提供する。
【００１７】
幾つかの実施形態では、データパス１０４は、並列データバス１１３ａ−ｄを含み、各並列データバス１１３ａ−ｄはそれぞれ、データビット１１１ａ−ｄを含む。データパス１０４を移動するデータビット１１１ａ−ｄは、ミキサー回路１４０によって実施される乗算演算の間の、デコーダ回路１３０の出力における論理状態遷移（例：図２の並列デジタルデータビット２３８／２３９）と、変換クロック１４５の論理状態遷移との間のタイミングの差に起因して、ミキサー回路１４０の後に互いに時間的にずれうる。幾つかの実施形態では、意図しないグリッチがミキサー回路１４０の出力において起こりうる。
【００１８】
一実施形態では、シンクロナイザ回路１０５は、例えば、時間的にずれたデータビット１１１ｅを同期させて、対応する並列データバス１１４ａを介してスイッチング網１０２に時間的にそろえられた周波数がシフトされたデータビット１１２ａを伝送するために、各Ｄフリップフロップが並列データバス１１３ｅを介して時間的にずれたデータビット１１１ｅのうちの対応する時間的にずれたデータビットを受信する多重データ（Ｄ）フリップフロップを含む。
【００１９】
幾つかの実施形態では、スイッチング網１０２は、時間的にそろえられたデータビット１１２ａを受信し、時間的にそろえられたデータビット１１２ａをシングルエンドアナログ出力信号１０６に変換する。スイッチング網１０２は、各ＣＭＯＳインバータ回路が対応する時間的にそろえられた周波数がシフトされたデータビット１１２ａを受信する抵抗器網を操作する多重ＣＭＯＳインバータ回路として実行されうる。各ＣＭＯＳインバータ回路と抵抗器網構成は、関連の時間的にそろえられたデータビット１１２ａの重みづけに基づいて決定される。時間的にそろえられた周波数がシフトされたデータビット１１２ａの各々の重みづけは、デコーダ回路１３０によって割り当てられる。幾つかの実施形態では、時間的にそろえられた周波数がシフトされたデジタルデータビット１１２ａは、本書に記載されるように、バイナリーコード化重みづけ及び／又はサーモメータコード化重みづけの組み合わせであってよい。
【００２０】
幾つかの実施形態では、クロック網１０３は、差動ローカルクロック１７０、デュアルエッジ検出回路１８０、及びクロック除算回路１９１を含む。差動ローカルクロック１７０によって、デュアルエッジ検出回路１８０に差動ローカルクロック信号１７５が伝送される。差動ローカルクロック信号１７５は、差動ローカルクロック信号１７５の整数の倍数１５６を有するデュアルエッジ検出器１８０によって、シングルエンドシンクロナイザクロック信号１５５に変換され、シンクロナイザクロック入力１０５ａにおいてシンクロナイザ回路１０５に伝送される。幾つかの実施形態では、差動ローカルクロック信号１７５の整数の倍数１５６は、シンクロナイザ回路１０５で時間的にずれたデータビット１１１ｅを同期させるために、差動ローカルクロック信号１７５の２倍のシンクロナイザクロック信号周波数（２ＮＦ）を付与する２倍乗算器である。
【００２１】
幾つかの実施形態では、クロック除算回路１９１は、ミキサー回路クロック入力１４０ａにおいて変換クロック信号１４５を生成するために、シングルエンドシンクロナイザクロック信号１５５を受信して、シンクロナイザクロック信号１５５を整数値１４６で除算する。幾つかの実施形態では、クロック除算回路１９１は、デコーダクロック入力１３０ａにおいてデコーダクロック信号１３５を生成するために、変換クロック信号１４５を整数値１３６で除算するように実行される。様々な実施形態では、クロック除算回路１９１は、マルチプレクサクロック入力１２０ａにおいてマルチプレクサクロック信号１２５を生成するために、デコーダクロック信号１３５を整数値１２６（例：整数値Ｍ）によって除算するように実行される。
【００２２】
ＭＣＩクロック出力１１０ａにおいて、マルチプレクサクロック信号１２５がＭＣＩ回路１１０に伝送されうる。ＭＣＩ回路１１０は、ＭＣＩクロック入力１１０ｂにおいてＭＣＩクロック信号１１５を受信しうる。幾つかの実施形態では、ＭＣＩクロック信号１１５は、マルチプレクサクロック信号１２５の周波数と同等の周波数で動作するマルチプレクサクロック信号１２５とメソクロナス（ｍｅｓｏｃｈｒｏｎｏｕｓ）である。時間的にずれた並列データビット１１１ｅの時間調整、及び時間的にそろえられた周波数がシフトされたデジタルデータビット１１２ａのアナログ出力電圧信号１０６への変換を提供するデジタル／アナログ変換システム１００の他の実施形態も考えられる。
【００２３】
例えば、図４は、本開示の一実施形態に係る差動出力を提供するシステム４００のブロック図である。図４に示すように、システム４００は、差動アナログ出力信号１０６ａ及び１０６ｂで実行されうる。これに関し、システム４００は、アナログ出力信号１０６ａを生成するために、システム１００で使用される同様の構成要素を提供するが、それに加えて、補足的なアナログ出力信号１０６ｂも生成する構成要素も含む。図４に示すように、付加的なミキサー回路１４０ｂ、シンクロナイザ回路１０５ｂ、及びスイッチング回路網１０２ｂは、補足的なアナログ出力信号１０６ｂを生成し、付加的な構成要素はほぼ同様の形で動作する。加えて、補足的なアナログ出力信号１０６ｂを生成するために、変換クロック信号１４５がミキサー回路１４０ｂクロック入力１４１において反転される。具体的には、ミキサー回路１４０及び１４０ｂはデジタル乗算器である。一実施形態では、ミキサー回路１４０及び１４０ｂは、デコーダ回路１３０の出力（例：並列デジタルデータビット１１１ｄ）を＋／−１（例：高ロジック／低ロジック）で交互に乗算する。付加的なミキサー回路１４０ｂは、補足的なアナログ出力信号１０６ｂを生成するために、ミキサー回路１４０の逆相で動作する。システム１００を解説しているが、適切な場合に本開示によって提供される様々な実施形態がシステム４００に適用される。
【００２４】
図２に、本開示の一実施形態に係るシステム１００の並列データパス１０４を通過する様々なデータビット１１１ａ−ｅを示す。図２は、データビット１１１ａ−ｅがデジタル構成要素ＭＣＩ１１０、マルチプレクサ回路１２０、デコーダ回路１３０、及びミキサー回路１４０を通過するときの、データビット１１１ａ−ｅの処理を示す図である。並列データバス１１３ａは、並列デジタルワードＡ−Ｄに付与されたデータビット１１１ａを含みうる。いくつかの実施形態では、デジタルワードＡ−Ｄ（例：ＭＣＩ入力データワード）は各々、１２の並列データビット１１１ａを含む。ＭＣＩ回路１１０は、本書に解説したように、並列デジタルワードＡ−Ｄに対応するＭＣＩ入力データビット１１１ａを、マルチプレクサクロックレート（Ｆ／Ｍ）及びマルチプレクサクロックドメインでマルチプレクサ回路１２０へ送る。
【００２５】
マルチプレクサ回路１２０は、並列データバス１１３ｂを介して並列デジタルデータワードＡ〜Ｄ（例：並列デジタルデータワード１１１ｂ）に対応するマルチプレクサ入力データビット１１１ｂを受信し、並列データバス１１３ｃを介して各並列デジタルワードＡ〜Ｄ（例：各並列デジタルワードＡ〜Ｄの１２のデータビット１１１ｃ）の１ビット２０９に対応するシリアルデータストリーム２０８をデコーダ回路１３０へ伝送する。これに関し、マルチプレクサ回路１２０は、並列データバス１１３ｃを介して並列デジタルデータワードＡ、Ｂ、Ｃ、Ｄを順番に伝送し、マルチプレクサ回路１２０は、図２に示すように、デジタルデータワードＡが最初にクロックされ、その後Ｂ、Ｃ、及びＤが続くようなシリアルデジタルデータワードの順番Ａ、Ｂ、Ｃ、Ｄを選択する。図２に４：１マルチプレクサを単なる例として示す。しかしながら、他の実施形態において他のマルチプレクサ構成も可能である。
【００２６】
デコーダ回路１３０は、並列データバス１１３ｃを介してデコーダ入力データビット１１１ｃを含む並列デジタルワード２３７（例：並列デジタルワードＡ、Ｂ、Ｃ、又はＤのうちの１つ）を受信する。データビット１１１ｃは、第１のサブセット２３４（例：５つのデータビット１１１ｃ）及び第２のサブセット２３８（例：７つのデータビット１１１ｃ）を含む。幾つかの実施形態では、デコーダ回路１３０は、第１のサブセット２３４を第２のフォーマット２３９に変換する。幾つかの実施形態では、並列データバス１１３ｄを介して３１のサーモメータコード化データビット１１１ｄと７つのバイナリーコード化データビット１１１ｄからなる３８の復号された並列デジタルデータビット１１１ｄを生成するために、５つのバイナリーコード化データビット（例：第１のサブセット２３４）が３１のサーモメータコード化（例：第２のフォーマット２３９）データビット１１１ｄに変換される。デコーダ回路１３０で実施される論理演算に関連する待ち時間２０６に起因して、一又は複数のデータビット１１１ｄが互いに対して時間的にずれうる。他の実施形態が、他の種類のコード化データビットを含んでいてよく、デコーダ回路がより多くの、又はより少ないデータビットを一または複数の種類の復号構成に復号しうることが理解されるであろう。
【００２７】
ミキサー回路１４０は、並列データバス１１３ｄを介して復号された並列デジタルデータビット１１１ｄ（例：ミキサー入力データビット）を受信する。幾つかの実施形態では、複合された並列デジタルデータビット１１１ｄは、データビット１１１ｄの第１のサブセット２４４（例：サーモメータコード化データビットの第１のサブセット）と、データビット１１１ｄの第２のサブセット２４９（例：バイナリーコード化データビットの第２のサブセット）を含みうる。幾つかの実施形態では、ミキサー入力データビット１１１ｄの周波数は、変換クロック信号１４５を使用してシフトされる。幾つかの実施形態では、変換クロック信号１４５は、差動クロック信号１７５の周波数とほぼ同じ周波数である。他の実施形態では、変換クロック信号１４５は、差動クロック信号１７５の周波数の整数の倍数である。周波数がシフトされた第１のサブセット２４４及び第２のサブセット２４９の時間的にずれたデータビット１１１ｅを含む周波数がシフトされたデジタルデータビット１１１ｅは、並列データバス１１３ｅを介してシンクロナイザ回路１０５へ伝送される。一又は複数の周波数がシフトされたデジタルデータビット１１１ｅは、本書に記載したように、ミキサー回路１４０によって乗算演算が実施された後に、互いに対して時間的にずれうる。
【００２８】
一実施形態では、シンクロナイザ回路１０５は、並列データバス１１３ｅを介して、周波数がシフトされた第１のサブセット２４４及び第２のサブセット２４９の時間的にずれたデータビット１１１ｅを受信する。データビット１１１ｅは、データパス１０４のミキサー回路１４０から受信される。シンクロナイザ回路１０５は、本書に記載したように、並列データバス１１４ａを介して時間的にそろえられた周波数がシフトされたデジタルデータビット１１２ａを伝送するために、データビット１１１ｅの時間調整を行う工程を実施する。様々な実施形態では、シンクロナイザ回路１０５は、プロセス、温度、及び配電の変化に対するシステム１００の脆弱性を低減するために、差動クロック信号１７５の周波数の２倍のシンクロナイザクロック信号１５５の周波数で、時間的にずれたデータビット１１１ｅの時間調整を実施する。しかしながら、差動クロック信号１７５の他の倍数の周波数のシンクロナイザクロック信号１５５も可能である。シンクロナイザ回路１０５の出力（例：データビット１１２ａ）がスイッチング回路網１０２に伝送される。スイッチング回路網１０２はデータビット１１２ａをアナログ出力信号１０６に変換する。アナログ出力信号１０６の支配スペクトルエネルギーは、変換クロック信号１４５の周波数を中心としている。
【００２９】
図３に、本開示の一実施例に係る操作システム１００のプロセスを示す。操作システム１００のプロセスを説明するにあたって、図４〜１１の一又は複数を参照する。更に、図３のステップは、本書に記載された順番とは異なる順番で実施されうる。
【００３０】
ブロック３０５において、システム１００の構成要素にクロック信号を伝送するために、クロック網１０３を操作することによってプロセスが開始する。これに関し、クロック網１０３は、本書に記載したように、差動ローカルクロック１７０、デュアルエッジ検出回路１８０、及びクロック除算回路１９１を含む。デュアルエッジ検出回路１８０は、本書に記載したように、差動ローカルクロック１７０から差動ローカルクロック信号１７５を受信して、シングルエンドシンクロナイザクロック信号１５５を生成する。図７Ａに、本開示の一実施形態に係るデュアルエッジ検出回路１８０のブロック図を示す。
【００３１】
ここで図７Ａを参照する。プラスの差動クロック信号１７５ａ（例：ＬＯ＿ＣＬＫ＿Ｐ）が、デュアルエッジ検出回路１８０の第１の入力ポート７８７に伝送される。マイナスの差動クロック信号１７５ｂ（例：ＬＯ＿ＣＬＫ＿Ｎ）は、デュアルエッジ検出回路１８０の第２の入力ポート７８８に伝送される。プラス及びマイナスの差動クロック信号１７５ａ及び１７５ｂはそれぞれ、抵抗器フィードバック増幅器７７６ａ及び７７６ｂを含む。デュアルエッジ検出回路１８０は、シンクロナイザクロック信号１５５（例：２ＮＦ  Ｃｌｏｃｋ）を形成するために、プラスの差動クロック信号１７５ａとマイナスの差動クロック信号１７５ｂに応じて論理演算を実施する複数の論理ゲート７８９を含み、シンクロナイザクロック信号１５５は、差動クロック信号１７５（ＮＦ）の周波数の２倍の周波数（２ＮＦ）を有するシングルエンドクロック信号７５７である。
【００３２】
図７Ｂに、本開示の一実施形態に係るデュアルエッジ検出回路１８０のタイミング図７０２を示す。ここで、シンクロナイザクロック信号１５５、及びプラスの差動クロック信号１７５ａ、及びマイナスの差動クロック信号１７５ｂの間の関係を示すタイミング図７０２である図７Ｂを参照する。図７Ｂに、プラスの差動クロック信号１７５ａの上昇エッジ、及び／又はマイナスの差動クロック信号１７５ｂの下降エッジに応じて形成されたシンクロナイザクロックの第１のパルス７５６ａを示す。更に、シンクロナイザクロックの第２のパルス７５６ｂは、プラスの差動クロック信号１７５ａの下降エッジ、及び／又はマイナスの差動クロック信号１７５ｂの上昇エッジに応じて形成される。これに関し、シンクロナイザクロック信号１５５は、差動ローカルクロック信号１７５の周波数の２倍（例：整数の倍数）の周波数で実行される。
【００３３】
ここで図３を参照する。ブロック３０５において、クロック除算回路１９１は、本書で解説したように、変換クロック信号１４５を生成するために、シングルエンドシンクロナイザクロック信号１５５を受信し、整数値１４６によってシンクロナイザクロック信号１５５を除算する。本書で解説したように、クロック除算回路１９１は、デコーダクロック信号１３５を生成するために、整数値１３６によって変換クロック信号１４５を除算するように実行される。クロック除算回路１９１は、本書で解説したように、マルチプレクサクロック信号１２５を生成するために、整数値１２６（例：整数値Ｍ）によってデコーダクロック信号１３５を除算するように実行される。図５に、本開示の一実施形態に係るクロック網１０３のタイミング図を示す。
【００３４】
ここで、シンクロナイザクロック信号１５５、変換クロック信号１４５、デコーダクロック信号１３５、及びマルチプレクサクロック信号１２５の間の関係を示す図５を参照する。例えば、図示した実施形態では、整数の倍数１４６は１と等しく、整数の倍数１２６は４と等しい。更に、差動ローカルクロック信号１７５（図示せず）は３．２Ｇｓｐである。これに関し、変換クロック信号１４５、及びデコーダクロック信号１３５は３．２Ｇｓｐであり、マルチプレクサクロック信号１２５は０．８Ｇｓｐである。幾つかの実施形態では、デコーダクロック信号１３５は、既定のサンプルレートＦで動作するように構成されている。図５に示すように、シンクロナイザクロック信号１５５は、差動ローカルクロック信号１７５、又は６．４Ｇｓｐの２倍である。加えて、時間的にずれたデータビット１１１ｅは、シンクロナイザ回路１０５によって６．４Ｇｓｐでサンプリングされる。シンクロナイザ回路１０５によってシンクロナイザクロック信号１５５のサンプルレートでサンプリングすることにより、本書で解説したように、スイッチング回路網出力におけるデータ周波数及び温度の変化に対する出力電力の一貫性が促進される。図５のタイミング図は、本開示の非限定的な実施形態を提供するものであることを理解すべきである。他の実施形態において、他のクロックレートの他のタイミング図も可能である。
【００３５】
図３を再び参照する。ブロック３１０において、メソクロナスインターフェース（ＭＣＩ）回路１１０は、並列データバス１１３ａを介して並列デジタルデータワードＡ〜Ｄ（例：ＭＣＩ入力データワード）に対応する入力データビット１１１ａを受信する。ＭＣＩは、本書で解説したように、ＭＣＩクロック出力１１０ｂにおいてマルチプレクサクロック信号１２５を受信し、ＭＣＩクロック入力１１０ａにおいてＭＣＩクロック信号１１５を受信し、ＭＣＩクロック信号１１５は、マルチプレクサクロック信号１２５とメソクロナスである。ＭＣＩ１１０においてＭＣＩ入力データビット１１１ａを受信するために、ＭＣＩクロック信号１１５によってＭＣＩ入力データビット１１１ａがクロックされる。
【００３６】
ブロック３１５において、ＭＣＩ１１０は、マルチプレクサ入力データビット１１１ｂをマルチプレクサ回路１２０にクロックするために、マルチプレクサクロック信号１２５を使用してＭＣＩ入力データビット１１１ａのクロックドメインを変換する。マルチプレクサ入力データビット１１１ｂは、並列デジタルデータワードＡ〜Ｄに対応する。
【００３７】
ブロック３２０において、マルチプレクサ回路１２０は、並列データバス１１３ｂを介して並列デジタルデータワードＡ〜Ｄに対応するマルチプレクサ入力データビット１１１ｂを受信する。マルチプレクサ回路１２０は、マルチプレクサ入力データビット１１１ｂを組み合わせて、デコーダクロック信号１３５によってクロックされたデコーダ入力データビット１１１ｃをデコーダ回路１３０へ伝送する。これに関し、マルチプレクサ回路１２０は、並列デジタルデータワードＡ〜Ｄのうちの対応する並列デジタルデータワードを選択し、並列デジタルデータワードＡ〜Ｄのうちの１つは、デコーダ回路１３０へ伝送するために選択される。後続のクロックサイクルにより、残りの並列デジタルデータワードＡ〜Ｄがクロックされる。並列デジタルデータワードをクロックする順序はＡ、Ｂ、Ｃ、Ｄであり、デジタルデータワードＡが最初にクロックされ、そのあとでＢ、Ｃ、Ｄが続く。デコーダクロック信号１３５を使用したデジタルデータワードＡ〜Ｄのクロッキングにより、マルチプレクサクロック信号１２５を使用した並列デジタルデータワードＡ〜Ｄのクロッキングと同等のスループットが得られる。
【００３８】
ブロック３２５において、デコーダ回路１３０は、第１のサブセット２３４と第２のサブセット２３８とを含むデコーダ入力データビット１１１ｃを受信し、各サブセット２３４及び２３８は第１のフォーマット（例えばバイナリーコード化データビット）である。幾つかの実施形態では、デコーダ入力データビット１１１ｃの少なくとも第１のサブセット２３４が、第２のフォーマット２３９（例えば、サーモメータコード化データビット）に変換される。これに関しては、復号されたデータビット１１１ｄの第１のサブセット２４４がミキサー回路１４０に伝送される。
【００３９】
ブロック３３０において、幾つかの実施形態では、本書に解説したように、（例えば残りのバイナリーコード化データビットを）復号せずに、データビット１１１ｄの第２のサブセット２４９がミキサー回路１４０へ送られる。
【００４０】
ブロック３３５において、ミキサー回路１４０は、第１のサブセットのデータビット２４４及び第２のサブセットのデータビット２４９を含むミキサー入力データビット１１１ｄを受信する。図６Ａは、本開示の一実施形態に係るミキサー回路１４０を示すブロック図である。図６Ａを参照する。幾つかの実施形態では、ミキサー回路１４０は、変換クロック信号１４５（１）〜１４５（ｎ）（例：ＮＦ  Ｃｌｏｃｋ）と、復号された並列デジタルデータビット１１１（ｄ）（１）（例：Ｍｉｘｅｒ＿ｉｎ（１））〜１１１（ｄ）（ｎ）（例：Ｍｉｘｅｒ＿ｉｎ（ｎ））を受信し、周波数がシフトされたデジタルデータビット１１１（ｅ）（１）（例：Ｍｉｘｅｒ＿ｏｕｔ（１））〜１１１（ｅ）（ｎ）（例：Ｍｉｘｅｒ＿ｏｕｔ（ｎ））を生成する複数の専用ＯＲ論理構成要素６４３（１）〜６４３（ｎ）を含む。これに関し、各ミキサー専用ＯＲ回路６４３は、対応する周波数がシフトされたデジタルデータビット１１１ｅを生成するために、１つのデータビット１１１ｄと１つの変換クロック信号１４５とを組み合わせる。ミキサー回路１４０の他の実施形態も可能である。例えば、ミキサー回路１４０は、ミキサー回路１４０の演算機能を実行するマルチプレクサ又は他の複雑な論理ゲートを含みうる。
【００４１】
図６Ｂに、本開示の一実施形態に係るミキサー回路１４０のタイミング図を示す。ここで、ミキサー入力データビット１１１（ｄ）（１）（例：Ｍｉｘｅｒ＿ｉｎ）、変換クロック信号１４５（１）（例：ＮＦ  Ｃｌｏｃｋ）、及びミキサー出力データビット１１１（ｅ）（１）（例：Ｍｉｘｅｒ＿ｏｕｔ）のデータ信号６０３を生成するタイミング図である図６Ｂを参照する。図示したように、データビット１１１（ｅ）（１）を生成するために、データビット１１１（ｄ）（１）とクロック信号１４５（１）に論理演算が実施される。これに関し、データビット１１１（ｅ）（１）のデータ信号６０３は、データビット１１１（ｄ）（１）とクロック信号１４５（１）が異なる論理状態にあるときに高く遷移し、変換クロック信号１４５でデータビット１１１（ｄ）（１）を効率的に乗算して、変換クロック信号周波数ＮＦに集中するようにデータビット１１１（ｄ）（１）のエネルギーをシフトさせる。
【００４２】
図６Ｂに示すように、周波数がシフトされたデジタルデータビット１１１ｅは、復号された並列デジタルデータビットの各々１１１（ｄ）の論理状態遷移と、変換クロック信号１４５の論理状態遷移とに関連する時間的ずれに起因して、互いに時間的にずれうる。加えて、データビット１１１ｅは、ミキサー入力データビット１１１（ｄ）（１）と変換クロック信号１４５（１）との間のエッジの時間的ずれに起因して、望ましくないグリッチ６０５を有しうる。
【００４３】
図６Ｃに、本開示の一実施形態に係るミキサー回路６０２（例：デジタルミキサーセル）の概略図を示す。ここで、シングルミキサー入力データビット１１１（ｄ）（１）（例：Ｍｉｘｅｒ＿ｉｎ）、変換クロック信号１４５（１）（例：ＮＦ  Ｃｌｏｃｋ）、及びミキサー出力データビット１１１（ｅ）（１）（例：Ｍｉｘｅｒ＿ｏｕｔ）を生成するミキサー回路６０２の概略図を示す図６Ｃを参照する。幾つかの実施形態では、ミキサー回路１４０は、各データビット１１１ｄのミキサー回路６０２を含む。これに関し、要求されるミキサー回路６０２の数は、デコーダ回路１３０によって生成されるデータビット１１１ｄの復号されたデータビット２４４と、復号されていないデータビット２４９の数に基づいて変化しうる。様々な実施形態では、起こりうる時間的にずれたデータビット１１１ｅをシンクロナイザ回路１０５に伝送するために、変換クロック信号１４５を用いて各ミキサー入力データビット１１１ｄに論理演算が実施される。
【００４４】
図６Ｃに示すように、ミキサー回路６０２は、ＣＭＯＳ電圧モード回路６３６として実行される。ＣＭＯＳ電圧モード回路６３６内には一定の電流源が含まれないため、静的電力が削減される。更に、電力は主にデータ及びクロックの論理状態遷移の間に損失するため、電力損失が削減される。これに関し、電圧モードトポロジーにより、宇宙ベースの用途に重要な電力損失及び電力消費の削減が得られる。
【００４５】
ブロック３４０において、時間的にそろえられた周波数がシフトされたデジタルデータビット１１２ａをスイッチング回路網１０２へ伝送するために、時間的にずれたデータビット１１１ｅが同期される。図８Ａに、本開示の一実施形態に係るシンクロナイザ回路１０５の概略図を示す。ここで、シンクロナイザ回路データ入力８０４（ａ）においてシングルシンクロナイザ入力データビット１１１（ｅ）（１）を生成し、シンクロナイザ回路クロック入力８０６（ａ）においてシンクロナイザクロック信号８５５（ａ）（例：２ＮＦ  Ｃｌｏｃｋ）を生成し、シンクロナイザ回路データ出力８１０（ａ）においてシンクロナイザ出力データビット１１２（ａ）（１）（例：Ｓｙｎｃ＿ｏｕｔ）を生成するシンクロナイザ回路１０５の概略図である図８Ａを参照する。
【００４６】
幾つかの実施形態では、シンクロナイザ回路１０５は、データ（Ｄ）フリップフロップ回路８０５として実行され、Ｄフリップフロップ回路８０５は、シンクロナイザ回路データ出力８１０（ａ）において時間的にそろえられた周波数がシフトされたデジタルデータビット１１２（ａ）（１）を生成するために、シンクロナイザクロック信号８５５ａに応じて時間的にずれたデータビット１１１（ｅ）（１）をラッチする。これに関し、時間的にずれたデータビット１１１（ｅ）（１）は、時間的にそろえられたデータビット１１２（ａ）（１）をスイッチング回路網１０２に伝送するために、シンクロナイザ回路クロック入力８０６（ａ）においてシングルエンドシンクロナイザクロック信号８５５ａの上昇エッジが得られるまで、シンクロナイザ回路データ入力８０４（ａ）に保持される。
【００４７】
幾つかの実施形態では、シンクロナイザ回路１０５は、複数の（Ｄ）フリップフロップ回路８０５を含み、各（Ｄ）フリップフロップ回路８０５は、各データビット１１１（ｅ）（１）〜１１１（ｅ）（ｎ）に対して配設されている。これに関し、必要とされる（Ｄ）フリップフロップ回路８０５の数は、ミキサー回路１４０によって生成される復号された２４４及び復号されていない２４９時間的にずれたデータビット１１１ｅの数に基づいて変化しうる。幾つかの実施形態では、（Ｄ）フリップフロップ回路８０５とシンクロナイザ回路１０５は、ＣＭＯＳ電圧モード回路８３６として実行される。
【００４８】
幾つかの実施形態では、シンクロナイザクロック信号１５５は、各Ｄフリップフロップ回路８０５にファンアウトされる。図８Ｂは、本開示の一実施形態に係るシンクロナイザクロック配電回路８０７を示す概略図である。ここで、シンクロナイザクロック配電回路８０７が、シンクロナイザ回路１０５の各Ｄフリップフロップ回路８０５にシンクロナイザクロック信号１５５のクロック配布を行っている図８Ｂを参照する。
【００４９】
図８Ｂに示すように、クロック配布パス８５２は、シンクロナイザクロック入力１０５ａから対応する各シンクロナイザ回路クロック入力８０６ａ〜ｎまでの信号パスに沿って、各シンクロナイザクロック信号８５５ａ〜ｎの同数のインバータ段８４８を伝送する。シンクロナイザクロック信号８５５ａ〜ｎの各信号パスに沿って、同数のインバータ段８４８を伝送することによって、クロック入力８０６ａ〜ｎにおけるクロック信号８５５ａ〜ｎ間の伝搬遅延が最小限になる。重要なことに、時間的にずれたデータビット１１１（ｅ）（１）〜１１１（ｅ）（ｎ）を同時にクロックして、対応するＤフリップフロップ回路データ出力８１０ａ〜ｎで時間的にそろえられたデータビット１１２（ａ）（１）〜１１２（ａ）（ｎ）を生成するために、シンクロナイザクロック信号８５５ａ〜ｎの同時上昇エッジが、対応するＤフリップフロップ回路８０５ａ〜ｎの対応するクロック入力８０６ａ〜ｎにおいて生成される。これに関し、シンクロナイザ回路１０５は、時間的にそろえられたデータビット１１２ａをスイッチング回路網１０２に伝送する。
【００５０】
図９に、本開示の実施形態に係るミキサー回路１４０とシンクロナイザ回路１０５のタイミング図を示す。図９は、ミキサー出力においてどのようにグリッチ６０５が生じ得、シンクロナイザ回路１０５が、シンクロナイザクロック信号１５５を使用して複数のデータビット１１１ｅの調整に加えてグリッチ６０５をどのように除去するかを例示するために、ミキサー回路１４０の１つのデータビット１１１ｅとシンクロナイザ回路１０５の１つのデータビット１１２ａのタイミング機能を示す図である。ここで、ミキサー回路１４０、ミキサー入力データビット１１１（ｄ）（１）（例：Ｍｉｘｅｒ＿ｉｎ）、変換クロック信号１４５（１）（例：ＮＦ  Ｃｌｏｃｋ）、及びミキサー出力データビット１１１（ｅ）（１）（例：Ｍｉｘｅｒ＿ｏｕｔ）のデータ信号６０３を示すタイミング図である図９を参照する。加えて、タイミング図には、シンクロナイザ回路１０５、シンクロナイザ入力データビット１１１（ｅ）（１）（例：Ｓｙｎｃ＿ｉｎ）、シンクロナイザクロック信号８５５（ａ）（例：２ＮＦ  Ｃｌｏｃｋ）、及びシンクロナイザ出力データビット１１２（ａ）（１）（例：Ｓｙｎｃ＿ｏｕｔ）のデータ信号９０３が示されている。図示したように、図９は、本書で解説したように、ミキサー入力データビット１１１（ｄ）（１）と変換クロック信号１４５との間のエッジの時間的ずれに起因する望ましくないグリッチ６０５も有しうる、時間的にずれたデータビット１１１（ｅ）（１）を生成するための、データビット１１１（ｄ）（１）の周波数のシフトを示す図である。周波数がシフトされたデジタルデータビット１１１（ｅ）（１）はシンクロナイザ回路１０５へ伝送され、シンクロナイザ回路１０５において、時間的にそろえられた周波数がシフトされたデジタルデータビット１１２（ａ）（１）を生成するため、またグリッチ６０５を除去するために、データビット１１１（ｅ）（１）がサンプリングされる。
【００５１】
図９に、本書で解説したように、データビット１１１（ｅ）（１）の正確で高速の時間調整を得るために、シンクロナイザ入力データビット１１１（ｅ）（１）をサンプリングするシンクロナイザクロック信号８５５（ａ）を示す。幾つかの実施形態では、変換クロック信号１４５（１）は、３．２Ｇｓｐの変換レートでデータビット１１１（ｅ）（１）の周波数をシフトさせる。シンクロナイザクロック信号８５５（ａ）は、ミキサー回路のサンプリングレートの２倍の６．４Ｇｓｐのシンクロナイザクロックレートでデータビット１１１（ｅ）（１）をサンプリングする。しかしながら、他の実施形態ではより高い、又はより低いサンプリングレートも可能である。シンクロナイザ回路１０５は、システム１００を再調整する、あるいは再設計する必要なしに、サンプリングレートを変更する適合性を提供する。
【００５２】
ブロック３４５において、アナログ出力信号１０６を生成するために、時間的にそろえられた周波数がシフトされたデジタルデータビット１１２ａがアナログ電圧信号に変換され、加算される。これに関し、スイッチング回路網１０２は、本書で解説したように、時間的にそろえられたデータビット１１２ａを受信し、時間的にそろえられたデータビット１１２ａを対応するアナログ電圧信号に変換する。図１０に、本発明の一実施形態に係るスイッチング回路網１０２の概略図を示す。
【００５３】
図１０を見てみると、幾つかの実施形態では、スイッチング回路網１０２は、抵抗器網（例えばサーモメータ重みづけ回路１０１３及びバイナリー重みづけ回路１０１５等）を駆動する複数のＣＭＯＳインバータ回路として実行され、各ＣＭＯＳインバータ回路抵抗器網は、データビット１１２ａの割り当てられた重みづけに基づいて対応する時間的にそろえられたデータビット１１２ａを受信し、対応するデジタルデータビット１１２ａを対応する電圧信号１００６に変換する。電圧信号１００６は、加算ノード１００８で加算され、アナログ出力信号１０６として生成される。電圧信号１００６及び／又は抵抗器１０２３／１０２５の数は、時間的にそろえられた周波数がシフトされたデジタルデータビット１１２ａの数に基づいて変化しうることが認識されるであろう。
【００５４】
幾つかの実施形態では、図１０に示すように、復号されたサーモメータデータビット１１２（ａ）（１）〜１１２（ａ）（３１）の第１のサブセット２４４がサーモメータ重みづけ回路アレイ１０１２に伝送され、復号されていないバイナリーデータビット１１２（ａ）（３２）〜１１２（ａ）（３８）の第２のサブセット２４９が、バイナリー重みづけ回路アレイ１０１４に伝送される。これに関し、スイッチング回路網１０２はそれぞれ、スイッチング回路網入力１００５（１）〜１００５（３１）において復号されたサーモメータデータビット１１２（ａ）（１）〜１１２（ａ）（３１）を受信する。スイッチング回路網１０２はそれぞれ、スイッチング回路網入力１００５（３２）〜１００５（３８）において復号されていないバイナリーデータビット１１２（ａ）（３２）〜１００５（３８）を受信する。
【００５５】
幾つかの実施形態では、スイッチング回路網１０２の複数のサーモメータ重みづけ回路１０１３は各々、インバータ回路１０２１と固定値抵抗器１０２３の直列ペアを含む。これに関し、復号されたサーモメータデータビット１１２（ａ）（１）〜１１２（ａ）（３１）は各々等しく重みづけされ、出力１００６（１）〜１００６（３１）においてほぼ同等の電圧が各サーモメータ重みづけ回路１０１３によって加算ノード１００８に印加される。
【００５６】
幾つかの実施形態では、スイッチング回路網１０２の複数のバイナリー重みづけ回路１０１５は各々、インバータ回路１０２１及び可変値抵抗器１０２５の直列ペアを含む。各データビット１１２（ａ）（３２）〜１１２（ａ）（３８）の可変抵抗器１０２５の値は、バイナリーデータビット１１２（ａ）（３２）〜１１２（ａ）（３８）の重みづけに基づいて識別される。例えば、データビット１１２（ａ）（３８）は、データビット１１２（ａ）（３１）よりも重要ではないビットでありうる。これに関し、データビット１１２（ａ）（３８）に対応する出力１００６（３８）における電圧信号は、データビット１１２（ａ）（３１）に対応する出力１００６（３１）における電圧信号よりも弱くなる。その結果、出力１００６（３８）に連結された可変抵抗器１０２５は、出力１００６（３１）に連結された可変抵抗器１０２５よりも値が大きくなる。これに関し、復号されていない各バイナリーデータビット１１２（３２）〜１１２（ａ）（３８）は、ビットの重要性（例：最も重要でないものから最も重要なものまで）に比例して重みづけされ、出力１００６（３１）〜１００６（３８）において対応する電圧が加算ノード１００８に印加される。幾つかの実施形態では、スイッチング回路網１０２は、低い電力損失及び電力消費を得るためにＣＭＯＳ電圧モード回路１０３６として実行される。
【００５７】
幾つかの実施形態では、スイッチング回路網１０２は、バイアス抵抗器Ｒ３９及びＲ４０を含む。バイアス抵抗器Ｒ３９は、第１の端部において電圧源ＶＤＤＡに、第２の端部において加算ノード１００８に連結されている。バイアス抵抗器Ｒ４０は、第１の端部においてＧＮＤＡ（例：直流（ＤＣ）接地）に、第２の端部において加算ノード１００８に連結されている。幾つかの実施形態では、Ｒ３９の抵抗は、Ｒ４０の抵抗とほぼ等しい。バイアス抵抗器Ｒ３９及び／又はＲ４０により、アナログ出力信号１０６のバイアス電圧１０１０が設定される。更に、アナログ出力信号１０６の出力インピーダンスは、バイアス抵抗器Ｒ３９／Ｒ４０と抵抗器１０２３／１０２５の連合によって確定する。
【００５８】
図１１に、本開示の一実施形態に係るデジタル／アナログアップコンバータの信号エネルギー対周波数のグラフ１１００を示す。図１１を見てみると、グラフ１１００には、第２のナイキスト１１１５と第３のナイキスト１１２５との間で、約３．２ＧＨｚの周波数を中心としたアナログ出力信号１０６の支配スペクトルエネルギー１１０６が示されている。この例では、デコーダ回路１３０によって使用されるサンプリング周波数（Ｆ）は３．２ＧＨｚであり、デコーダ回路１３０によって処理されるデジタルデータは、グラフ１１００の信号１１３０によって示すように、１００ＭＨｚの周波数（例：データ信号周波数）を有する。グラフ１１００の信号１１０６によって示すように、ミキサーレート（ＮＦ）も３．２ＧＨｚであり、デジタルミキサー回路１４０は、デジタルデータのエネルギーを更に３．１ＧＨｚ及び３．３ＧＨｚ（例：ミキサーレート＋／−データ信号周波数）にシフトさせる。グラフ１１００の信号１１３５及び信号１１４０によって示すように、複数のミキサーレート（例：６．４ＧＨｚ及び９．６ＧＨｚ）において、低電力を有する高調波が生じる。同期レートは６．４ＧＨｚであり、スペクトルエネルギーグラフ１１００では区別できない。
【００５９】
本開示を考慮すると、本書に記載される様々な実施形態に係るシステム１００を提供することによって、複数の並列デジタルデータビットのアナログ出力電圧信号への適合性のある高速デジタル／アナログアップコンバージョンの提供が可能になることが認識されるであろう。これに関し、低電力損失及び低消費になるように構成された電圧モード回路トポロジー及びシングルエンドクロック回路に全て組み込まれた、外部から内部へのクロックドメイン変換、並列データ信号の多重化、並列デジタルデータビットの復号、及び並列データパスの、並列デジタルデータビットの周波数シフト動作、並びに互いに時間的にずれた並列デジタルデータビットの時間調整を実施することによって、衛星通信システムの適合性のある高速及び高解像度デジタル／アナログ変換が実行されうる。
【００６０】
更に、本開示は以下の条項による例を含む。
【００６１】
条項１．システム（１００）であって、複数のデコーダ入力データビット（１１１ｃ）を受信して、複数の復号された並列デジタルデータビット（１１１ｄ）を生成するように構成されたデコーダ回路（１３０）であって、既定のサンプルレート（Ｆ）で動作するデコーダ回路（１３０）と、デコーダ回路に連結され、復号された並列デジタルデータビットの各々を変換クロック信号（１４５）と組み合わせて、周波数がシフトされたデジタルデータビット（１１１ｅ）を生成するように構成されたミキサー回路（１４０）であって、周波数がシフトされたデジタルデータビットは互いに時間的にずれている、ミキサー回路（１４０）と、ミキサー回路に連結され、シンクロナイザクロック信号（１５５）を含み、シンクロナイザクロック信号に応じて周波数がシフトされたデジタルデータビットを時間的にそろえるように構成されたシンクロナイザ回路（１０５）と、シンクロナイザ回路に連結され、時間的にそろえられた周波数がシフトされたデジタルデータビット（１１２ａ）に応じてアナログ出力信号（１０６）を生成するように構成されたスイッチング回路網（１０２）とを備える、システム（１００）。
【００６２】
条項２．周波数がシフトされたデジタルデータビットは、復号された並列デジタルデータビットの各々の論理状態遷移と、変換クロック信号の論理状態遷移とに関連する時間的ずれに起因して、互いに時間的にずれている、条項１に記載のシステム。
【００６３】
条項３．ミキサー回路は、第１の周波数（Ｆ）の復号された並列デジタルデータビットを第２の周波数（ＮＦ）の周波数がシフトされたデジタルデータビットに転換するように構成され、ミキサー回路は、既定のサンプルレートのＮ倍のレートで動作し、シンクロナイザ回路は、ミキサー回路のレートの２倍のレートで動作する、条項１に記載のシステム。
【００６４】
条項４．アナログ出力信号は、デコーダ入力データビットの帯域幅に対応する帯域幅（１１３０）を含み、アナログ出力信号の支配スペクトルエネルギー（１１０６）は、変換クロック信号の周波数（ＮＦ）を中心としている、条項１に記載のシステム。
【００６５】
条項５．デコーダ回路に連結され、マルチプレクサクロック信号（１２５）に応じて複数の並列デジタルデータワード（１１１ｂ）を受信して、既定のサンプルレートでデコーダ入力データビットを含む並列デジタルデータワード（２３７）のうちの対応する並列デジタルデータワードを生成するように構成されたマルチプレクサ回路（１２０）を更に備え、マルチプレクサクロック信号は、既定のサンプルレートの１／Ｍ倍のサンプルレート（Ｆ／Ｍ）を有する、条項１に記載のシステム。
【００６６】
条項６．マルチプレクサ回路に連結され、外部供給源から複数のＭＣＩ入力データワード（１１１ａ）を受信し、外部のクロック信号（１１５）によって同期されるように構成され、マルチプレクサクロック信号によって同期された複数の並列デジタルデータワードを生成するように構成されたメソクロナスインターフェース「ＭＣＩ」回路（１１０）を更に備え、外部のクロック信号は、マルチプレクサクロック信号に対して非同期である、条項５に記載のシステム。
【００６７】
条項７．ミキサー回路は第１のミキサー回路であり、シンクロナイザ回路は第１のシンクロナイザ回路であり、スイッチング回路網は第１のスイッチング回路網であり、アナログ出力信号は第１のアナログ出力信号（１０６ａ）であり、システムは更に、復号された並列デジタルデータビットの各々を変換クロック信号と組み合わせて、デコーダ回路に連結され、周波数がシフトされたデジタルデータビットを生成するように構成された第２のミキサー回路（１４０ｂ）であって、周波数がシフトされたデジタルデータビットは、互いに時間的にずれている、第２のミキサー回路（１４０ｂ）と、第２のミキサー回路に連結され、シンクロナイザクロック信号を含み、シンクロナイザクロック信号に応じて周波数がシフトされたデジタルデータビットの時間調整を行うように構成された第２のシンクロナイザ回路（１０５ｂ）と、第２のシンクロナイザ回路に連結され、時間的にそろえられた周波数がシフトされたデジタルデータビットに応じて第２のアナログ出力信号（１０６ｂ）を生成するように構成された第２のスイッチング回路網（１０２ｂ）であって、第２のアナログ出力信号は、第１のアナログ出力信号の補足的な信号である、第２のスイッチング回路網（１０２ｂ）とを備え、デコーダ回路、第１及び第２のミキサー回路、第１及び第２のシンクロナイザ回路、並びに第１及び第２のスイッチング回路網は、シングルエンド相補型金属酸化膜半導体（ＣＭＯＳ）回路（６３６、８３６、１０３６）を備える、条項１に記載のシステム。
【００６８】
条項８．シンクロナイザクロック信号は、シングルエンドクロック信号であり、システムは更に、第１の周波数（ＮＦ）を有する差動クロック信号（１７５）を、第１の周波数の２倍の第２の周波数（２ＮＦ）を有するシングルエンドクロック信号に変換するように構成されたデュアルエッジ検出回路（１８０）を備える、条項１に記載のシステム。
【００６９】
条項９．スイッチング回路網は、並列構成に配置された複数の抵抗器（１０２３、１０２５）を備え、抵抗器のうちの対応する抵抗器は、時間的にそろえられた周波数がシフトされたデジタルデータビットの対応する時間的にそろえられた周波数がシフトされたデジタルデータビットに結合され、スイッチング回路網は更に、アナログ出力信号に結合された加算ノード（１００８）を備え、各抵抗器は、対応する時間的にそろえられた周波数がシフトされたデータビットに応じて加算ノードに選択的に連結される、条項１に記載のシステム。
【００７０】
条項１０．スイッチング回路網は更に、第１の端部において加算ノードに、第２の端部において電圧源（ＶＤＤＡ）に連結された少なくとも１つのバイアス抵抗器（Ｒ３９）を備え、少なくとも１つのバイアス抵抗器により、アナログ出力信号のバイアス電圧（１０１０）が設定され、少なくとも１つのバイアス抵抗器と複数の抵抗器が連合して、アナログ出力信号の出力インピーダンスを確定する、条項９に記載のシステム。
【００７１】
条項１１．デコーダ回路（１３０）によって、複数のデコーダ入力データビット（１１１ｃ）を受信すること（３２５）と、デコーダ回路によって、複数の復号された並列デジタルデータビット（１１１ｄ）を生成すること（３２５、３３０）であって、デコーダ回路は、既定のサンプルレート（Ｆ）で動作する、生成することと、周波数がシフトされたデジタルデータビット（１１１ｅ）を生成するために、デコーダ回路に連結されたミキサー回路（１４０）によって、復号された並列デジタルデータビットの各々を変換クロック信号（１４５）と組み合わせること（３３５）であって、周波数がシフトされたデジタルデータビットは互いに時間的にずれている、組み合わせること（３３５）と、ミキサー回路に連結されたシンクロナイザ回路（１０５）によって、シンクロナイザクロック信号（１５５）に応じて周波数がシフトされたデジタルデータビットを調整すること（３４０）と、シンクロナイザ回路に連結されたスイッチング回路網（１０２）によって、時間的にそろえられた周波数がシフトされたデジタルデータビット（１１２ａ）に応じてアナログ出力信号（１０６）を生成すること（３４５）とを含む方法。
【００７２】
条項１２．周波数がシフトされたデジタルデータビットは、復号された並列デジタルデータビットの各々の論理状態遷移と、変換クロック信号の論理状態遷移とに関連する時間的ずれに起因して、互いに時間的にずれている、条項１１に記載の方法。
【００７３】
条項１３．ミキサー回路によって、第１の周波数（Ｆ）の復号された並列デジタルデータビットを第２の周波数（ＮＦ）の周波数がシフトされたデジタルデータビットに転換すること（３３５）と、既定のサンプルレートのＮ倍のレート（ＮＦ）でミキサー回路を動作させること（３３５）と、ミキサーレートの２倍のレート（２ＮＦ）でシンクロナイザ回路を動作させること（３４０）とを更に含む、条項１１に記載の方法。
【００７４】
条項１４．アナログ出力信号は、デコーダ入力データビットの帯域幅に対応する帯域幅（１１３０）を有し、アナログ出力信号の支配スペクトルエネルギー（１１０６）は、変換クロック信号の周波数（ＮＦ）を中心としている、条項１１に記載の方法。
【００７５】
条項１５．デコーダ回路に連結されたマルチプレクサ回路（１２０）によって、マルチプレクサクロック信号（１２５）に応じて複数の並列デジタルデータワード（１１１ｂ）を受信すること（３２０）と、マルチプレクサ回路によって、既定のサンプルレートでデコーダ入力データビットを含む、並列デジタルデータワード（２３７）のうちの対応する並列デジタルデータワードを生成すること（３２０）とを更に含み、マルチプレクサクロック信号は、既定のサンプルレートの１／Ｍ倍のサンプルレート（ＦＳ／Ｍ）を有する、条項１１に記載の方法。
【００７６】
条項１６．マルチプレクサ回路に連結されたメソクロナスインターフェース「ＭＣＩ」回路（１１０）によって、外部のクロック信号（１１５）によって同期された複数のＭＣＩ入力データワード（１１１ａ）を受信すること（３１０）と、ＭＣＩ回路によって、マルチプレクサクロック信号によって同期された複数の並列デジタルデータワードを生成すること（３１５）とを更に含み、外部のクロック信号は、マルチプレクサクロック信号とは非同期である、条項１５に記載の方法。
【００７７】
条項１７．ミキサー回路は第１のミキサー回路であり、シンクロナイザ回路は第１のシンクロナイザ回路であり、スイッチング回路網は第１のスイッチング回路網であり、アナログ出力信号は第１のアナログ出力信号（１０６ａ）であり、方法は更に、デコーダ回路に連結された第２のミキサー回路（１４０ｂ）によって、周波数がシフトされたデジタルデータビットを生成するために、復号された並列デジタルデータビットの各々を変換クロック信号と組み合わせることであって、周波数がシフトされたデジタルデータビットは互いに時間的にずれている、組み合わせることと、第２のミキサー回路に連結された第２のシンクロナイザ回路（１０５ｂ）によって、シンクロナイザクロック信号に応じて周波数がシフトされたデジタルデータビットを調整することと、第２のシンクロナイザ回路に連結された第２のスイッチング回路網（１０２ｂ）によって、時間的にそろえられた周波数がシフトされたデジタルデータビットに応じて第２のアナログ出力信号（１０６ｂ）を生成することとを含み、第２のアナログ出力信号は、第１のアナログ出力信号の補足的な信号であり、デコーダ回路、第１及び第２のミキサー回路、第１及び第２のシンクロナイザ回路、及び第１及び第２のスイッチング回路網は、シングルエンド相補型金属酸化膜半導体（ＣＭＯＳ）回路（６３６、８３６、１０３６）を備える、条項１１に記載の方法。
【００７８】
条項１８．シンクロナイザクロック信号は、シングルエンドクロック信号であり、方法は更に、デュアルエッジ検出回路（１８０）によって、第１の周波数（ＮＦ）を有する差動クロック信号（１７５）を、第１の周波数の２倍の第２の周波数（２ＮＦ）を有するシングルエンドクロック信号に変換すること（３０５）を含む、条項１１に記載の方法。
【００７９】
条項１９．スイッチング回路網は、並列構成に配置された複数の抵抗器（１０２３、１０２５）を備え、複数の抵抗器のうちの対応する抵抗器は、時間的にそろえられた周波数がシフトされたデジタルデータビットのうちの対応する時間的にそろえられた周波数がシフトされたデジタルデータビットに結合され、スイッチング回路網は更に、アナログ出力信号に結合された加算ノード（１００８）を備え、方法は更に、各抵抗器を、対応する時間的にそろえられた周波数がシフトされたデータビットに応じて加算ノードに選択的に連結させることを含む、条項１１に記載の方法。
【００８０】
条項２０．スイッチング回路網は更に、第１の端部において加算ノードに、第２の端部において電圧源（ＶＤＤＡ）に連結された少なくとも１つのバイアス抵抗器（Ｒ３９）を備え、少なくとも１つのバイアス抵抗器により、アナログ出力信号のバイアス電圧（１０１０）が設定され、少なくとも１つのバイアス抵抗器と複数の抵抗器とが連合して、アナログ出力信号の出力インピーダンスを確定する、条項１９に記載の方法。
【００８１】
必要に応じて、本開示によって提供される様々な実施形態を、ハードウェア、ソフトウェア、又はハードウェアとソフトウェアの組み合わせを使用して実行することが可能である。また必要に応じて、本書に明記されるさまざまなハードウェア構成要素及び／又はソフトウェア構成要素を、本開示の精神から逸脱することなく、ソフトウェア、ハードウェア、及び／又は両方を含む複合構成要素と組み合わせることができる。必要に応じて、本書に明記されるさまざまなハードウェア構成要素及び／又はソフトウェア構成要素を、本開示の精神から逸脱することなく、ソフトウェア、ハードウェア、又は両方を含むサブ構成要素に分けることができる。更に必要に応じて、ソフトウェア構成要素をハードウェア構成要素として、あるいはハードウェア構成要素をソフトウェア構成要素として実行しうることが考えられる。
【００８２】
本開示に係るソフトウェア、例えばプログラムコード及び／又はデータは、一又は複数の非一過性の機械可読媒体に保存されうる。本書で特定されるソフトウェアが、ネットワーク化された及び／又はその他の一又は複数の汎用又は特定目的のコンピュータ及び／又はコンピュータシステムを使用して、実行されうることも考えられる。必要に応じて、本書に記載された特徴を得るために、本書に記載された様々なステップの順序を変更する、複合ステップと組み合わせる、及び／又はサブステップに分けることができる。
【００８３】
上述の実施形態は、本発明を説明するが、本発明を限定するものではない。本発明の原則に従って数多くの修正例及び変形例が可能であることも理解するべきでる。したがって、本発明の範囲は下記の請求項によってのみ定義されるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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