(57)【要約】【課題】市場毎にタイミングモジュールを開発する必要がなくなり、開発コスト・運用コスト・生産コストを抑えるとともに、高安定・高精度品質を確保しつつ、入力される基準タイミング信号の周波数を計測し、計測結果にもとづいて、自動的に必要周波数を生成可能であるタイミングモジュールを提供する。【解決手段】基準タイミング信号を入力し対応する同期クロックを出力するＰＬＬを用いたタイミングモジュールであって、複数種別の基準タイミング信号を択一的に入力可能なラインインタフェース部を備え、ラインインタフェース部は、入力した基準タイミング信号の信号種別にもとづいて、該ラインインタフェース部内の記憶部に格納されているパラメータを自動的に設定する。【選択図】図４
2018166278.tif 000002
【特許請求の範囲】
【請求項１】
基準タイミング信号を入力し対応する同期クロックを出力するＰＬＬを用いたタイミングモジュールであって、
複数種別の基準タイミング信号を択一的に入力可能なラインインタフェース部を備え、
前記ラインインタフェース部は、入力した基準タイミング信号の信号種別にもとづいて、該ラインインタフェース部内の記憶部に格納されているパラメータを自動的に設定する
ことを特徴とするタイミングモジュール。
【請求項２】
ＰＬＬは、入力位相差が＋１８０度以上および−１８０度以下のいずれになっても出力が反転せず、かつ＋１８０度および−１８０度付近で平坦になるようにした変換特性を有する位相比較器を含む
請求項１記載のタイミングモジュール。
【請求項３】
ＰＬＬは、リカバリクロック生成カウンタおよび周波数シンセサイザを有し、必要な周波数を全て生成可能な分周器を含む
請求項１または請求項２記載のタイミングモジュール。
【請求項４】
入力した基準タイミング信号の信号種別にもとづいて、ＰＬＬ内の記憶部に格納されているパラメータを自動的に設定する自動設定部を含む
請求項１から請求項３のうちのいずれかに記載のタイミングモジュール。
【請求項５】
自動設定部は、入力した基準タイミング信号の信号種別にもとづいて、位相比較器および分周器のパラメータを設定する
請求項４記載のタイミングモジュール。
【請求項６】
基準タイミング信号を入力し対応する同期クロックを出力するＰＬＬを用いた位相同期回路であって、
複数種別の基準タイミング信号を択一的に入力可能なラインインタフェース部を備え、
前記ラインインタフェース部は、入力した基準タイミング信号の信号種別にもとづいて、該ラインインタフェース部内の記憶部に格納されているパラメータを自動的に設定する
ことを特徴とする位相同期回路。
【請求項７】
基準タイミング信号を入力し対応する同期クロックを出力するＰＬＬを用いた位相同期方法であって、
複数種別の基準タイミング信号を択一的に入力可能なラインインタフェース部が、入力した基準タイミング信号の信号種別にもとづいて、該ラインインタフェース部内の記憶部に格納されているパラメータを自動的に設定する
ことを特徴とする位相同期方法
【請求項８】
基準タイミング信号を入力し対応する同期クロックを出力するコンピュータに適用される位相同期プログラムであって、
コンピュータに、
複数種別の基準タイミング信号を択一的にラインインタフェース部に入力する処理と、
入力した基準タイミング信号の信号種別にもとづいて、ラインインタフェース部内の記憶部に格納されているパラメータを自動的に設定する処理とを
実行させるための位相同期プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高安定・高精度品質を確保しつつ、入力される基準タイミング信号の周波数を計測し、計測結果にもとづいて、用途に応じた周波数を自動生成可能なタイミングモジュール、位相同期回路、位相同期方法および位相同期プログラムに関する。
【背景技術】
【０００２】
通信インフラストラクチャ（インフラ）系（伝送・無線に関わらず）、放送系、ＦＡ（Ｆａｃｔｏｒｙ  Ａｕｔｏｍａｔｉｏｎ）系、ＩｏＴ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）系など、同期が必要なシステムにクロックを供給するインテリジェントなタイミングモジュール（同期クロックモジュール）が用いられている。
【０００３】
図５は、Ｔｅｌｃｏｒｄｉａ／ＩＴＵ−Ｔなどで定義されている一般的なタイミングモジュールの構成を示すブロック図である。図５に示すモジュールの動作を簡潔に説明する。はじめに、基準タイミング信号を選択する。一例として、日本国内標準である６４ｋ＋８ｋ信号をベースに説明する。６４ｋ＋８Ｈｚ信号をラインインタフェースユニット（ＬＩＵ）１に入力すると、ラインインタフェースユニット１は、バイポーラ・ユニポーラ変換を行い、ユニポーラ８ｋＨｚ信号を生成し、ディジタルＰＬＬ２に入力する。すると、ディジタルＰＬＬ２は、６４ｋ＋８ｋ信号に同期したテレコムクロック（１５５．５２ＭＨｚなど）を生成する。
【０００４】
具体的には、ディジタルＰＬＬ２の位相比較器２．１は、ラインインタフェースユニット１からのリファレンス８ｋＨｚ信号と、分周器２．７が生成したリカバード８ｋＨｚ信号とを位相比較する。次いで、ディジタル増幅器（以下、アンプという。）（比例項）２．２は、位相比較されたディジタル信号を直流増幅し、ディジタルアンプ（積分項）および完全積分器およびホールドオーババッファ２．３は、積分処理を行う。次いで、ＡＤＤＥＲ（加算器）２．４は、ディジタルアンプ（積分項）および完全積分器およびホールドオーババッファ２．３により積分処理されたディジタル信号と、ディジタルアンプ（比例項）２．２により直流増幅されたディジタル信号とを加算する。次いで、Ｄ／Ａコンバータ２．５は、加算結果をディジタル・アナログ変換し、ＶＣＯ２．６は、位相データから周波数に変換し、変換結果を分周器２．７に出力する。そして、位相比較器２．１は、位相比較を再度行う。これらの処理により、６４ｋ＋８ｋ信号の周波数・位相同期を実現する。ディジタルＰＬＬ２は、いわゆる完全積分型ＰＬＬ回路であることを示す。また、Ｔｅｌｃｏｒｄｉａ／ＩＴＵ−Ｔなどで勧告化されているホールドオーバ機能を有している。
【０００５】
関連する技術として、例えば特許文献１には、ディジタルＰＬＬに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−１６４０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、市場毎（例えば、国内・北米・海外一般など）、または用途毎（例えば、テレコム系・放送系・ＦＡ系・ＩｏＴ系など）に独立してタイミングモジュールが存在しているため、開発コスト・運用コスト・生産コストが大きくなるという問題がある。このような問題を解決するためには、以下のような課題がある。
【０００８】
課題１「市場毎にＬＩＵ部のＬＩＵ回路／ＰＬＬ回路を変える必要がある」
一般的なタイミングモジュールでは、ラインインタフェースユニットは、入力信号に依存している。そのため、伝送系・放送系全てのクライアント信号が収容できないと個別のＰＬＬ回路を用意する必要がある。
【０００９】
課題２「位相比較器の位相比較変換特性に問題があり、位相スリップした場合に出力周波数の連続性を確保できない」
位相比較器に関して、一般的な位相比較変換特性では、図６に示すようにスリップしてしまうと周波数を逆制御してしまい、結果的に周波数の連続性を確保することができなくなる。
【００１０】
課題３「位相比較器の位相比較変換特性に問題があり、ジッタ印可時に引き込みができない可能性がある」
位相比較器に関して、仮に、後述する本発明のように図７に示すような位相比較変換特性とし、スリップした場合の周波数の連続性を確保する方式にしても、引き込み過程でジッタが印可されると、引き込みができないという問題が発生する。
【００１１】
課題４「市場毎の周波数しか再生することができない」
一般的な分周器では、特定の周波数しか再生できない。
【００１２】
課題５「市場毎にＰＬＬパラメータを個別設定する必要がある」
例えば、位相比較器やディジタルアンプ（比例項）、ディジタルアンプ（積分項／ホールドオーバ部を含む）、分周器について、個別にソフトウェア開発が必要であり、更に各ソフトウェアを個別に管理する必要がある。
【００１３】
特許文献１に記載されたディジタルＰＬＬ回路においても、上記のような課題が存在する。
【００１４】
そこで、本発明は、市場毎にタイミングモジュールを開発する必要がなくなり、オールマイティなタイミングモジュールを提供することによって、開発コスト・運用コスト・生産コストを抑えるとともに、高安定・高精度品質を確保しつつ、入力される基準タイミング信号の周波数を計測し、計測結果にもとづいて、自動的に必要周波数を生成可能であるタイミングモジュール、位相同期回路、位相同期方法および位相同期プログラムを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明によるタイミングモジュールは、基準タイミング信号を入力し対応する同期クロックを出力するＰＬＬを用いたタイミングモジュールであって、複数種別の基準タイミング信号を択一的に入力可能なラインインタフェース部を備え、ラインインタフェース部は、入力した基準タイミング信号の信号種別にもとづいて、該ラインインタフェース部内の記憶部に格納されているパラメータを自動的に設定することを特徴とする。
【００１６】
本発明による位相同期回路は、基準タイミング信号を入力し対応する同期クロックを出力するＰＬＬを用いた位相同期回路であって、複数種別の基準タイミング信号を択一的に入力可能なラインインタフェース部を備え、ラインインタフェース部は、入力した基準タイミング信号の信号種別にもとづいて、該ラインインタフェース部内の記憶部に格納されているパラメータを自動的に設定することを特徴とする。
【００１７】
本発明による位相同期方法は、基準タイミング信号を入力し対応する同期クロックを出力するＰＬＬを用いた位相同期方法であって、複数種別の基準タイミング信号を択一的に入力可能なラインインタフェース部が、入力した基準タイミング信号の信号種別にもとづいて、該ラインインタフェース部内の記憶部に格納されているパラメータを自動的に設定することを特徴とする。
【００１８】
本発明による位相同期プログラムは、基準タイミング信号を入力し対応する同期クロックを出力するコンピュータに適用される位相同期プログラムであって、コンピュータに、複数種別の基準タイミング信号を択一的にラインインタフェース部に入力する処理と、入力した基準タイミング信号の信号種別にもとづいて、ラインインタフェース部内の記憶部に格納されているパラメータを自動的に設定する処理とを実行させることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、市場毎にタイミングモジュールを開発する必要がなくなり、開発コスト・運用コスト・生産コストを抑えることができるとともに、高安定・高精度品質を確保しつつ、入力される基準タイミング信号の周波数を計測し、計測結果にもとづいて、自動的に必要周波数が生成可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明によるタイミングモジュールの構成の一例を示すブロック図である。
【図２】位相比較器２０１の構成の一例を示すブロック図である。
【図３】分周器２０７の構成の一例を示すブロック図である。
【図４】タイミングモジュールの最小の構成例を示すブロック図である。
【図５】一般的なタイミングモジュールの構成を示すブロック図である。
【図６】一般的な位相比較器の位相比較変換特性を示す説明図である。
【図７】位相比較器２０１の位相比較変換特性を示す説明図である。
【発明を実施するための形態】
【００２１】
本発明の実施形態を、図面を参照して説明する。図１は、本発明によるタイミングモジュールの構成の一例を示すブロック図である。以下、一般的なタイミングモジュールと異なる部分について主に説明する。
【００２２】
図１に示すように、本発明によるタイミングモジュールは、ラインインタフェースユニット部（図１では、「ラインインタフェースユニット」と表記している）１００と、プログラマブルディジタルＰＬＬ部（図１では、「プログラマブルディジタルＰＬＬ」と表記している）２００とを備えている。ラインインタフェースユニット部１００およびプログラマブルディジタルＰＬＬ部２００は、プログラムに従って動作するプロセッサによっても実現可能である。なお、図１に示す一方向性の矢印は、あるデータの流れの方向を端的に示したものであり、双方向性を排除するものではない。
【００２３】
ラインインタフェースユニット部１００は、複数種別の基準タイミング信号を択一的に入力可能である。ラインインタフェースユニット部１００は、基本タイミング信号を入力し、基準タイミング信号の周波数に関係なく、出力クロックとして、８ｋＨｚ信号に変換する機能を備えている。ラインインタフェースユニット部１００は、バイポーラ・ユニポーラ変換機能およびユニポーラ信号から８ｋＨｚ信号を再生する回路を含む。ラインインタフェースユニット部１００は、１種類のバイポーラ・ユニポーラ変換機能および８ｋＨｚ再生ＰＬＬ回路のみを含むが、様々な基準クロックが入力されても、必ず、８ｋＨｚ信号を再生する機能を備えている。
【００２４】
なお、本実施形態では、ラインインタフェースユニット部１００は、入力された基本タイミング信号の周波数を計測することによって信号種別を判別し（例えば、周波数監視部（図１では周波数監視と表記している）１０１を用いて判別する）、判別結果を示す信号種別情報をプログラマブルディジタルＰＬＬ２００の信号種別判断部２０８に出力し、信号種別判断部２０８から出力された最適なパラメータを記憶部に格納するが、信号種別判断部２０８において入力された基本タイミング信号の信号種別を判別するように構成してもよいし、ラインインタフェースユニット部１００において信号種別ごとに最適なパラメータを予め記憶しておき、入力した基本タイミング信号の信号種別に応じてパラメータを設定するようにしてもよい。
【００２５】
本実施形態では、ラインインタフェースユニット部１００に様々な基準クロックが入力されても、バイポーラ・ユニポーラ変換機能およびユニポーラ信号から８ｋＨｚ信号を再生する回路の動作パラメータを自動設定できる。すなわち、ラインインタフェースユニット部１００は、入力された基準クロックに応じて、最適な動作パラメータを記憶部に格納する。更にその基準クロックの情報を、後述する信号種別判断部２０８に出力することによって、プログラマブルディジタルＰＬＬ部２００も最適なパラメータに自動設定できる。すなわち、プログラマブルディジタルＰＬＬ部２００は、入力された基準クロックに応じて、それぞれ最適なパラメータを記憶部に格納する。このような構成により、上記の課題１を解決することができる。
【００２６】
プログラマブルディジタルＰＬＬ部２００は、ラインインタフェースユニット部１００からの信号種別にもとづいて信号種別判断部（図１では、「信号種別判断」と表記している）２０８が動作することにより、位相比較器２０１、ディジタルアンプ（比例項）部（図１では、「ディジタルアンプ（比例項）」と表記している）２０２、ディジタルアンプ（積分項）部（図１では、「ディジタルアンプ（積分項）」と表記している）２０３および分周器２０７に対する最適なパラメータを自動設定する機能を備えている。
【００２７】
位相比較器２０１は、ラインインタフェースユニット１００から出力された８ｋＨｚ信号と、ＶＣＯ（Ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）２０６から出力された周波数にもとづいて分周器２０７で生成された８ｋＨｚ信号とを位相比較し、比較結果をディジタルアンプ（比例項）２０２に出力する機能を備えている。
【００２８】
位相比較器２０１は、上記の課題２および課題３を解決するために、図２に示すように構成されている。図２は、位相比較器２０１の構成の一例を示すブロック図である。位相比較器について、単純なＥＸ−ＯＲ型やＤ−ＦＦ型などで構成した場合、いずれの方式も入力位相が＋１８０度を超えた時点で、出力位相が−１８０度に急変してしまうなど、過渡的に周波数変動が発生し、昨今の超高速光伝送装置や基地局装置、更に放送装置で問題が発生してしまう可能性がある。なお、このような問題を回避するために位相比較器を１８０度以上、動作させないようにしても、ジッタが印可された信号が１８０度付近で動作した場合、ジッタ振幅によっては、引き込み動作が全くできない状況に陥る場合がある。課題については、位相比較器の位相比較変換特性を、図６に示すような位相比較変換特性から図７に示すような位相比較変換特性のように変更することで回避することが可能である。
【００２９】
図２に示す位相比較器２０１の構成を説明する。図２に示す位相比較器２０１は、ラインインタフェースユニット１００から出力された８ｋＨｚ信号と、ＶＣＯ２０６から出力された周波数にもとづいて分周器２０７で生成された８ｋＨｚ信号とを位相比較し、比較結果をディジタルアンプ（比例項）２０２に出力しているが、より具体的には、前記２つの８ｋＨｚ信号を、位相比較バイナリカウンタ２０１．０２のＥｎａｂｌｅ信号とし、クロック信号をＶＣＯ２０６で生成されたクロックとし、前記２つの８ｋＨｚ信号のエッジ間のみカウントするカウンタ構成とすることで、位相比較データとしている。ラインインタフェースユニット部１００からの８ｋＨｚ位相が早い場合は、ＶＣＯ２０６の制御電圧を上げ、周波数を上げることによって、ＶＣＯ２０６の出力位相と、ラインインタフェースユニット部１００からの８ｋＨｚ位相を合わせる。逆に、ラインインタフェースユニット部１００からの８ｋＨｚ位相が遅い場合は、ＶＣＯ２０６の制御電圧を下げ、周波数を下げることによって、ＶＣＯ２０６の出力位相と、ラインインタフェースユニット部１００からの８ｋＨｚ位相とを合わせる。
【００３０】
図２に示す位相比較器２０１の特徴は、図２に示す位相比較バイナリカウンタ２０１．２において、図６に示すような位相比較変換特性にならないように外部（信号種別判断部２０８／Ｌｏａｄ値格納部２０１．０１）からカウンタ値をロードできるように構成されている点である。このような構成により、位相比較器の位相比較変換特性を、図６に示すような位相比較変換特性から図７に示すような位相比較変換特性のように変更することができ、すなわち、入力位相差が＋１８０度以上／−１８０度以下になっても出力が反転せず、かつ、ジッタを考慮して＋１８０度／−１８０度付近で平坦になるようにした位相比較変換特性とすることができ、上記の課題２および課題３を解決することができる。なお、図２に示す一方向性の矢印は、あるデータの流れの方向を端的に示したものであり、双方向性を排除するものではない。
【００３１】
図３は、分周器２０７の構成の一例を示すブロック図である。一般的なタイミングモジュールでは、分周器がＶＣＯで生成されたクロックにもとづいて１ｐｐｓ信号を生成するが、そのような構成では、ＶＣＯで生成されたクロックと１ｐｐｓ信号としか得られない。その場合、市場毎やインタフェース種別毎にＶＣＯが必要であり、ボードを作りかえる必要がある（上記の課題４）。そこで、本実施形態では、図３に示すように分周器２０７を構成している。なお、図３に示す一方向性の矢印は、あるデータの流れの方向を端的に示したものであり、双方向性を排除するものではない。
【００３２】
図３に示すように、分周器２０７は、リカバリクロック生成カウンタ２０７．０２を含む。リカバリクロック生成カウンタ２０７．０２は、基準クロックを生成する機能を備えている。また、分周器２０７は、後述する周波数シンセサイザ（例えば、ＦＰＧＡ  ＩＰ  Ｃｏｒｅなど）が実装されている。このような構成により、分周器２０７は、１種類のＶＣＯ２０６で、全市場の周波数および全インタフェース種別の周波数を生成可能である。
【００３３】
例えば、ＶＣＯ２０６を１００ＭＨｚとする。このとき、１５．３６ＭＨｚを得るためには、１００ＭＨｚを１５．３６分周する必要があり、通常の分周器では生成ができない。１００ＭＨｚと１５．３６ＭＨｚとの最大公約数は、１６０ｋＨｚである。つまり、１００ＭＨｚから、１６０ｋＨｚを歯抜けクロックで生成すれば良い。より詳しく説明すると、１００ＭＨｚを６２５分周すると、１６０ｋＨｚが生成できる。一方、１５．３６ＭＨｚ生成クロックを１．９２ＭＨｚと仮定すると、１００ＭＨｚとの差は、９８．０８ＭＨｚとなる。この周波数は、１６０ｋＨｚで６１３分周となるので、１／（６２５／６１３）=０．９８０８となり、１００ＭＨｚの歯抜け成分で、９８．０８ＭＨｚが生成できることを意味している。整理すると、１００ＭＨｚから９８．０８ＭＨｚを歯抜けクロックで生成し、元の１００ＭＨｚから９８．０８ＭＨｚを除算すると、１．９２ＭＨｚが生成できる。この周波数を８逓倍すれば、１５．３６ＭＨｚが生成できることになる。このように周波数シンセサイザの技術を実装すると、様々な周波数が生成できる。なお、一般的な周波数シンセサイザ方式のＰＬＬでは、最終断に歯抜けクロックをスムージングするＰＬＬを実装しているので、歯抜けクロックによるジッタの問題は全くない。また、時刻同期用１ｐｐｓ信号の生成は、通常、元の１ｐｐｓ信号をスムージングするのが一般的だが、ＶＣＯの原振周波数を１ｐｐｓ（１秒）まで下げると、他のクライアント周波数を再生することが困難なので、本実施形態では、原振周波数をある程度高くし、元の１ｐｐｓ信号で、リカバリクロック生成カウンタ２０７．０２をロードすることで再生する。このような構成により、上記の課題４を解決することができる。
【００３４】
信号種別判断部２０８は、ラインインタフェースユニット部１００からの信号種別情報を常時モニタし、信号種別にもとづいて、ラインインタフェースユニット部１００、位相比較器２０１、ディジタルアンプ（比例項）部２０２、ディジタルアンプ（積分項）部２０３および分周器２０７のパラメータを自動設定する機能を備えている。すなわち、タイミングモジュール内各部の内部メモリに格納されているパラメータを自動的に設定する機能を備えている。信号種別判断部２０８は、ラインインタフェースユニット部１００、位相比較器２０１、ディジタルアンプ（比例項）部２０２、ディジタルアンプ（積分項）部２０３および分周器２０７において各信号種別に対応する最適なパラメータをあらかじめ記憶部に格納している。さらに、信号種別判断部２０８は、外部からの入力（例えば、ユーザの操作にもとづく外部装置からの入力）に応じて、格納している個別パラメータを設定する機能も備えている。すなわち、外部からの入力により、各信号種別に対応する各部のパラメータを変更することができる。
【００３５】
具体例で説明すると、信号種別が、「２ＭＨｚ／２Ｍｂｐｓ／ＳｙｎｃＥ」の場合、ＩＴＵ−Ｔ国際勧告上のワンダフィルタリング周波数は、「１Ｈｚ〜１０Ｈｚ」と勧告化されている。また、「ＤＳ１／１．５Ｍｂｐｓ」の場合は、ＩＴＵ−Ｔ／Ｔｅｌｃｏｒｄｉａ国際勧告上のワンダフィルタリング周波数は、「０．１Ｈｚ」と勧告されている。
【００３６】
このような勧告にもとづいて信号種別（ワンダフィルタリング周波数）ごとに最適なパラメータを予め記憶部に格納しておき、信号種別判断部２０８は、判断した信号種別にもとづいて、ラインインタフェースユニット部１００、位相比較器２０１、ディジタルアンプ（比例項）部２０２、ディジタルアンプ（積分項）部２０３および分周器２０７に、ワンダフィルタリング周波数に応じたパラメータを設定する。このような構成により、上記の課題５を解決することができる。なお、ディジタルＰＬＬのアーキテクチャ上、パラメータの考え方は様々なので、パラメータの値そのものについては記載を省略する。
【００３７】
発明が解決しようとする課題において、課題１〜５を示したが、上記の課題を解決するためには、（１）市場毎に対応したＬＩＵ部（ＬＩＵ回路／ＰＬＬ回路）の実装（課題１を解決）、（２）位相比較器の大幅な見直し（課題２・課題３を解決）、（３）出力周波数シンセサイザの実装（課題４を解決）、（４）基準タイミングから、ＬＩＵ回路／ＰＬＬ回路パラメータを自動設定すること（課題５を解決）が必要である。以下に具体的に説明する。
【００３８】
課題１「市場毎にＬＩＵ部のＬＩＵ回路／ＰＬＬ回路を変える必要がある」については、市場毎に対応したＬＩＵ回路／ＰＬＬ回路の実装が必要である。これまでは、市場毎にプリント基板を変更し対応してきたが、その都度開発が必要であり、更に、プリント基板も個別に管理する必要があることから、非常にコストが大きくなる。そのために、プリント基板を変更せず、全ての市場に見合ったＬＩＵ回路およびＰＬＬ回路の実装が必要不可欠となるが、単純に全市場毎の回路を実装すると実装規模増に伴い、実装面積増を招くため、工夫が必要である。
【００３９】
そこで、本実施形態では、各ＬＩＵ回路／ＰＬＬ回路のパラメータを、タイミングモジュールに入力される基準タイミング信号からプログラマブルに変更可能であるＬＩＵ回路／ＰＬＬ回路を備えるように構成している。例えば、信号種別判断部２０８が動作することにより実現される。このような構成により、１市場分のＬＩＵ回路／ＰＬＬ回路を実装すれば良いことになり、上記の課題１を解決することが可能となる。
【００４０】
課題２「位相比較器の位相比較変換特性に問題があり、位相スリップした場合に出力周波数の連続性を確保できない」および課題３「位相比較器の位相比較変換特性に問題があり、ジッタ印可時に引き込みができない可能性がある」については、一般的なＥＸ−ＯＲ型またはＤ−ＦＦ型では、いずれの方式も入力位相が＋１８０度を超えた時点で、出力位相が−１８０度に急変してしまうなど、過渡的に周波数変動が発生し、昨今の超高速光伝送装置や基地局装置、更に放送装置で問題が発生してしまう可能性が大きい。なお、本問題を回避するために位相比較器を１８０度以上、動作させないようにしても、ジッタが印可された信号が１８０度付近で動作した場合、ジッタ振幅によっては、引き込み動作が全くできない状況に陥る場合がある。
【００４１】
そこで、本実施形態では、位相比較器の位相比較変換特性を図７に示すように変更するとともに、図２に示すように位相比較器を構成している。このような構成により、上記の課題２および課題３を解決することが可能となる。
【００４２】
課題４「市場毎の周波数しか再生することができない」については、市場毎に対応した周波数シンセサイザ回路の実装が必要である。本課題も課題１と同様、市場毎にプリント基板を変更し対応してきたが、その都度開発が必要であり、更に、各プリント基板を個別に管理する必要があり、非常にコストが大きくなる。そのために、プリント基板を変更せず、全ての市場に見合った周波数シンセサイザ回路の実装が必要不可欠となるが、単純に全市場毎の回路を実装すると実装規模増に伴い、実装面積増を招くため、工夫が必要である。周波数シンセサイザ回路は、実際、ＰＬＬ回路がメインであるため、周波数シンセサイザ用のＰＬＬ回路の実装と、各ＰＬＬパラメータは、外部からプログラマブルに変更可能なＰＬＬ回路とすることで、１市場分のＰＬＬ回路を実装すれば良いことになり、課題４を解決することが可能となる。
【００４３】
そこで、本実施形態では、分周器２０７をリカバリクロック生成カウンタ２０７．０２および周波数シンセサイザを有する構成とすることにより、必要な周波数を全て生成可能な分周器を実現している。
【００４４】
課題５「市場毎にＰＬＬパラメータを個別設定する必要がある」を解決するために、本実施形態では、課題１および課題４を解決するための構成でも説明したように、ＰＬＬパラメータをタイミングモジュールに入力される基準タイミング信号の周波数を計測することによって、信号種別を判別し、判別した信号種別にもとづいて、自動的に内部メモリに格納されているＰＬＬパラメータを設定するように構成している。このような構成により、これまでは、個別にソフトウェア開発が必要であり、更に、各ソフトウェアを個別に管理する必要があるため、非常にコストが大きくなっていたが、これらの作業が不要となり、開発費削減・管理費削減が同時に可能となる。
【００４５】
以上に説明したように、本発明により、市場毎にタイミングモジュールを開発する必要がなくなり、オールマイティなタイミングモジュールを提供することによって、開発コスト・運用コスト・生産コストを抑えるだけではなく、高安定・高精度品質は確保しつつ、自動的に必要周波数を生成可能となる。また、本発明によるインテリジェントなタイミングモジュールにより、今後のＩｏＴビジネスへの応用も可能となる。例えば、全てのプロダクトに基準周波数や基準位相・基準時刻を分配することが可能となり、新たなソリューションの提供の源になる。
【００４６】
次に、本発明による組み込み装置の最小構成を説明する。図４は、タイミングモジュール１０の最小の構成例を示すブロック図である。図４に示されるように、タイミングモジュールは、最小の構成要素として、ラインインタフェース部１１を備えている。
【００４７】
図４に示す最小構成のタイミングモジュールでは、ラインインタフェース部１１は、入力した基準タイミング信号の信号種別にもとづいて、該ラインインタフェース部１１内の記憶部に格納されているパラメータを自動的に設定する。
【００４８】
したがって、最小構成のタイミングモジュールによれば、各市場に対応可能なＬＩＵ部（ＬＩＵ回路／ＰＬＬ回路）の実装を実現することができる。
【００４９】
なお、本実施形態では、以下の（１）〜（５）に示すようなタイミングモジュールの特徴的構成が示されている。
【００５０】
（１）基準タイミング信号を入力し対応する同期クロックを出力するＰＬＬ（例えば、図１に示すプログラマブルディジタルＰＬＬ２００）を用いたタイミングモジュールであって、複数種別の基準タイミング信号を択一的に入力可能なラインインタフェース部（例えば、図１に示すラインインタフェースユニット部１００）を備え、ラインインタフェース部は、入力した基準タイミング信号の信号種別（例えば、周波数監視部１０１を用いて判別する）にもとづいて、該ラインインタフェース部内の記憶部に格納されているパラメータを自動的に設定する（例えば、ラインインタフェースユニット部１００に含まれるバイポーラ・ユニポーラ変換機能およびユニポーラ信号から８ｋＨｚ信号を再生する回路の動作パラメータを自動設定する。ラインインタフェースユニット部１００および信号種別判断部２０８の動作により実現される）ことを特徴とする。
【００５１】
（２）タイミングモジュールにおいて、ＰＬＬは、入力位相差が＋１８０度以上および−１８０度以下のいずれになっても出力が反転せず、かつ＋１８０度および−１８０度付近で平坦になるようにした変換特性を有する位相比較器（例えば、位相比較器の位相比較変換特性を図７に示すように変更するとともに、図２に示す位相比較器２０１の構成により実現される）を含むように構成されていてもよい。
【００５２】
（３）タイミングモジュールにおいて、ＰＬＬは、リカバリクロック生成カウンタ（例えば、図３に示すリカバリクロック生成カウンタ２０７．０２により実現される）および周波数シンセサイザを有し、必要な周波数を全て生成可能な分周器（図３に示す分周器２０７の構成により実現される））を含むように構成されていてもよい。
【００５３】
（４）タイミングモジュールにおいて、入力した基準タイミング信号の信号種別にもとづいて、ＰＬＬ内の記憶部に格納されているパラメータを自動的に設定する自動設定部を含む（例えば、信号種別判断部２０８により実現される）ように構成されていてもよい。
【００５４】
（５）タイミングモジュールにおいて、自動設定部は、入力した基準タイミング信号の信号種別にもとづいて、位相比較器および分周器のパラメータを設定する（図１参照）ように構成されていてもよい。
【産業上の利用可能性】
【００５５】
本発明は、ＩｏＴビジネスへの適用も可能である。すなわち、全てのプロダクトに基準周波数や基準位相・基準時刻を分配することが可能となり、新たなソリューションの提供の源になる。
【符号の説明】
【００５６】
１  ラインインタフェースユニット
２  ディジタルＰＬＬ
１０  タイミングモジュール
１１  ラインインタフェース部
１００  ラインインタフェースユニット部
１０１  周波数監視部
２００  プログラマブルディジタルＰＬＬ部
２０１  位相比較器
２０１．０１  Ｌｏａｄ値格納部
２０１．０２  位相比較バイナリカウンタ
２０２  ディジタルアンプ（比例項）部
２０３  ディジタルアンプ（積分項）部
２０７  分周器
２０７．０２  リカバリクロック生成カウンタ
２０８  信号種別判断部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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