(57)【要約】【課題】ｐ型導電性不純物の注入領域とｎ型導電性不純物の注入領域との双方を備えるゲート電極において、両導電性不純物領域間での導電性不純物の相互拡散を抑制する半導体装置およびその製造方法を提供する。【解決手段】ｐ型導電性不純物を注入する工程においては、ｎ型ウェル領域ＮＷＲとｐ型ウェル領域ＰＷＲとの境界部ＢＤＲからｎ型ウェル領域ＮＷＲ側を向くように、半導体基板ＳＵＢの主表面Ｓ１に垂直な方向に対して傾斜した角度からｐ型導電性不純物が注入される。ｎ型導電性不純物を注入する工程においては、上記境界部ＢＤＲからｐ型ウェル領域ＰＷＲ側を向くように、半導体基板ＳＵＢの主表面Ｓ１に垂直な方向に対して傾斜した角度からｎ型導電性不純物が注入される。【選択図】図２７
2018166228.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板内に、ｎ型ウェル領域と、前記半導体基板内において前記ｎ型ウェル領域と接することにより境界部を形成するように隣り合うｐ型ウェル領域とを形成する工程と、
前記主表面上において前記ｎ型およびｐ型ウェル領域を跨ぐように延びる導電膜を形成する工程と、
前記ｎ型ウェル領域の真上の前記導電膜にｐ型導電性不純物を注入する工程と、
前記ｐ型ウェル領域の真上の前記導電膜にｎ型導電性不純物を注入する工程と、
前記導電膜を熱処理する工程とを備え、
前記ｐ型導電性不純物を注入する工程においては、前記境界部から前記ｎ型ウェル領域側を向くように前記主表面に垂直な方向に対して傾斜した角度から前記ｐ型導電性不純物が注入され、
前記ｎ型導電性不純物を注入する工程においては、前記境界部から前記ｐ型ウェル領域側を向くように前記主表面に垂直な方向に対して傾斜した角度から前記ｎ型導電性不純物
が注入される、半導体装置の製造方法。
【請求項２】
前記ｐ型導電性不純物を注入する工程において形成される第１のゲート電極と前記ｎ型導電性不純物を注入する工程において形成される第２のゲート電極とを含む連続ゲート電極において、前記第１のゲート電極と前記第２のゲート電極との間に、前記ｎ型導電性不純物および前記ｐ型導電性不純物の双方の濃度が５×１０19ｃｍ-3以下であり、前記第１のゲート電極と前記第２のゲート電極とを結ぶ方向に関する幅が１００ｎｍ以上である緩衝領域が形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記連続ゲート電極はスタティック型メモリセルが形成されるメモリセル領域に形成され、
前記第１のゲート電極は、前記スタティック型メモリセルを構成する負荷トランジスタに含まれるように形成され、前記第２のゲート電極は、前記スタティック型メモリセルを構成するドライバトランジスタに含まれるように形成される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ｐ型導電性不純物を注入する工程においては、前記境界部の真上に端部が配置されるように第１の注入用マスクが形成されることにより前記導電膜に前記第１のゲート電極が形成され、
前記ｎ型導電性不純物を注入する工程においては、前記境界部よりも前記ｐ型ウェル領域側に端部が配置されるように第２の注入用マスクが形成されることにより前記導電膜の前記第１のゲート電極と異なる領域に前記第２のゲート電極が形成される、請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ｎ型の導電性不純物を含むゲート電極とｐ型の導電性不純物を含むゲート電極とが一体のゲート電極として連続するように形成された構成を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）メモリセルが形成されるメモリセル領域内に複数形成される負荷トランジスタ間の閾値電圧のばらつきが大きくなる問題がある。メモリセル領域内の複数の負荷トランジスタ間の閾値電圧がばらつけば、ＳＲＡＭメモリセル全体の歩留りが低下する可能性がある。閾値電圧のばらつきの原因としては、ＳＲＡＭメモリセル内にある多結晶シリコンにより形成されたｎ型ゲート電極とｐ型ゲート電極とが一体として連続するように形成されたいわゆるＣＭＯＳ（Complementary Metal Oxide Semiconductor）ゲートのｎ型ゲート電極とｐ型ゲート電極との間での導電性不純物の相互拡散が考えられる。
【０００３】
すなわち相互拡散により、たとえばｎ型ゲート電極中に多量のｐ型導電性不純物が移入されれば、そのことに起因して当該ｎ型ゲート電極を含むＭＯＳトランジスタの閾値電圧が変化する。するとその閾値電圧の変化に起因して当該ＭＯＳトランジスタの特性が変化し、歩留り低下につながる。
【０００４】
このようなＣＭＯＳゲートにおける導電性不純物の相互拡散を抑制するための技術が、たとえば特開平５−３３５５０３号公報（特許文献１）および特開平８−１７９３４号公報（特許文献２）に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−３３５５０３号公報
【特許文献２】特開平８−１７９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら特開平５−３３５５０３号公報のように、ＣＭＯＳゲートを形成するためのｐ型ゲート電極の形成後、ｎ型ゲート電極の形成前に熱処理を先に行なったり、特開平８−１７９３４号公報のようにｎ型ゲート電極とｐ型ゲート電極との境界をフィールド膜から離れた位置に形成するだけでは、上記の相互拡散の抑制が十分になされない可能性がある。したがって、特開平５−３３５５０３号公報および特開平８−１７９３４号公報よりも確実に相互拡散を抑制する技術を適用することが要求される。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態に係る半導体装置は、半導体基板の主表面上においてｎ型およびｐ型ウェル領域を跨ぐように延びる連続ゲート電極とを備えている。連続ゲート電極は、ｐ型導電性不純物を多数キャリアとして含む第１のゲート電極とｎ型導電性不純物を多数キャリアとして含む第２のゲート電極との双方と、それらの緩衝領域とを含んでいる。緩衝領域では、ｎ型導電性不純物およびｐ型導電性不純物の双方の濃度が５×１０19ｃｍ-3以下であり、第１のゲート電極と第２のゲート電極とを結ぶ方向に関する緩衝領域の幅は１００ｎｍ以上である。
【０００９】
一実施の形態に係る半導体装置の製造方法は、導電膜にｐ型導電性不純物を注入する際には、ｎ型およびｐ型ウェル領域の境界部の真上に端部が配置されるように第１の注入用マスクが形成されることにより第１のゲート電極が形成される。当該導電膜にｎ型導電性不純物を注入する際には、境界部よりもｐ型ウェル領域側に端部が配置されるように第２の注入用マスクが形成されることにより導電膜の第１のゲート電極と異なる領域に第２のゲート電極が形成される。第１のゲート電極と第２のゲート電極とを含む連続ゲート電極において、第１のゲート電極と第２のゲート電極との間に、ｎ型導電性不純物およびｐ型導電性不純物の双方の濃度が５×１０19ｃｍ-3以下であり、第１のゲート電極と第２のゲート電極とを結ぶ方向に関する幅が１００ｎｍ以上である緩衝領域が形成される。
【００１０】
他の実施の形態に係る半導体装置の製造方法は、導電膜にｐ型導電性不純物を注入する際には、ｎ型およびｐ型ウェル領域の境界部からｎ型ウェル領域側を向くように主表面に垂直な方向に対して傾斜した角度からｐ型導電性不純物が注入される。当該導電膜にｎ型導電性不純物を注入する際には、境界部からｐ型ウェル領域側を向くように主表面に垂直な方向に対して傾斜した角度からｎ型導電性不純物が注入される。
【発明の効果】
【００１１】
一実施の形態および他の実施の形態によれば、ｐ型導電性不純物とｎ型導電性不純物との双方の濃度が低い緩衝領域が両導電性不純物領域の間に広く形成されるため、ｐ型導電性不純物とｎ型導電性不純物との間での相互拡散を抑制する効果が高められ、相互拡散に起因する閾値電圧のばらつきを低減することができる。
【図面の簡単な説明】
【００１２】
【図１】一実施の形態に係る半導体装置の、チップ状態の概略平面図である。
【図２】一実施の形態に係る半導体装置を構成するメモリセルの等価回路図である。
【図３】実施の形態１における図２の等価回路を具体的に説明するための概略平面図である。
【図４】図３のＩＶ−ＩＶ線に沿う部分の概略断面図である。
【図５】図３のＶ−Ｖ線に沿う部分の概略断面図である。
【図６】図３のＶＩ−ＶＩ線に沿う部分の概略断面図である。
【図７】図４の点線で囲まれた領域ＶＩＩの拡大概略断面図および当該領域内における連続ゲート電極内の導電性不純物の濃度分布を示すグラフである。
【図８】図５の点線で囲まれた領域ＶＩＩＩの拡大概略断面図および当該領域内における分離絶縁膜内の導電性不純物の濃度分布を示すグラフである。
【図９】図６の点線で囲まれた領域ＩＸの拡大概略断面図および当該領域内における分離絶縁膜内の導電性不純物の濃度分布を示すグラフである。
【図１０】実施の形態１における半導体装置の、図４に示す領域の製造方法の第１工程を示す概略断面図である。
【図１１】実施の形態１における半導体装置の、図４に示す領域の製造方法の第２工程を示す概略断面図である。
【図１２】実施の形態１における半導体装置の、図４に示す領域の製造方法の第３工程を示す概略断面図（Ａ）と、実施の形態１における半導体装置の、図５に示す領域の製造方法の第３工程を示す概略断面図（Ｂ）と、実施の形態１における半導体装置の、図６に示す領域の製造方法の第３工程を示す概略断面図（Ｃ）とである。
【図１３】実施の形態１における半導体装置の、図４に示す領域の製造方法の第４工程を示す概略断面図（Ａ）と、実施の形態１における半導体装置の、図５に示す領域の製造方法の第４工程を示す概略断面図（Ｂ）と、実施の形態１における半導体装置の、図６に示す領域の製造方法の第４工程を示す概略断面図（Ｃ）とである。
【図１４】実施の形態１における半導体装置の、図４に示す領域の製造方法の第５工程を示す概略断面図である。
【図１５】実施の形態１における半導体装置の、図４に示す領域の製造方法の第６工程を示す概略断面図である。
【図１６】図１２に示す工程において形成されるレジストパターンであるｐ型注入用マスクの配置および形状を示す概略断面図（Ａ）と、図１３に示す工程において形成されるレジストパターンであるｎ型注入用マスクの配置および形状を示す概略断面図（Ｂ）とである。
【図１７】比較例における半導体装置の、図４に示す領域の構成を示す概略断面図である。
【図１８】図１７の点線で囲まれた領域ＸＶＩＩＩの拡大概略断面図および当該領域内における連続ゲート電極内の導電性不純物の濃度分布を示すグラフである。
【図１９】比較例における半導体装置の、図１７に示す領域の製造方法の第１工程を示す概略断面図である。
【図２０】図１９に示す工程において形成されるレジストパターンであるｎ型注入用マスクの配置および形状を示す概略断面図である。
【図２１】実施の形態１と比較例との、閾値電圧の絶対値のばらつきを比較したグラフである。
【図２２】ｐ型導電性不純物およびｎ型導電性不純物の注入領域の境界の位置をｐ型ウェル領域側にシフトさせたときの閾値電圧のばらつきを示すグラフ（Ａ）と、ｐ型導電性不純物およびｎ型導電性不純物の注入領域の境界の位置をｎ型ウェル領域側にシフトさせたときの閾値電圧のばらつきを示すグラフ（Ｂ）とである。
【図２３】実施の形態２における図２の等価回路の一部を具体的に説明するための概略平面図である。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う部分の概略断面図である。
【図２５】図２３のＸＸＶ−ＸＸＶ線に沿う部分の概略断面図である。
【図２６】図２５の点線で囲まれた領域ＸＸＶＩの拡大概略断面図および当該領域内における分離絶縁膜内の導電性不純物の濃度分布を示すグラフである。
【図２７】実施の形態２における半導体装置の、図２４に示す領域の製造方法の第１工程を示す概略断面図（Ａ）と、実施の形態２における半導体装置の、図２５に示す領域の製造方法の第１工程を示す概略断面図（Ｂ）とである。
【図２８】実施の形態２における半導体装置の、図２４に示す領域の製造方法の第２工程を示す概略断面図（Ａ）と、実施の形態２における半導体装置の、図２５に示す領域の製造方法の第２工程を示す概略断面図（Ｂ）とである。
【図２９】図２７に示す工程において形成されるレジストパターンであるｐ型注入用マスクの配置および形状を部分的に示す概略断面図（Ａ）と、図２８に示す工程において形成されるレジストパターンであるｎ型注入用マスクの配置および形状を部分的に示す概略断面図（Ｂ）とである。
【図３０】実施の形態３における図２５の点線で囲まれた領域ＸＸＶＩと同じ領域の拡大概略断面図および当該領域内における分離絶縁膜内の導電性不純物の濃度分布を示すグラフである。
【図３１】実施の形態３における半導体装置の、図２４に示す領域の製造方法の第１工程を示す概略断面図（Ａ）と、実施の形態３における半導体装置の、図２５に示す領域の製造方法の第１工程を示す概略断面図（Ｂ）とである。
【図３２】図３１に示す工程において形成される形成されるレジストパターンであるｎ型注入用マスクの配置および形状を部分的に示す概略断面図である。
【図３３】実施の形態２と実施の形態３との、閾値電圧の絶対値のばらつきを比較したグラフである。
【発明を実施するための形態】
【００１３】
以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、一実施の形態の半導体装置ＤＶは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板ＳＵＢの主表面上に複数種類の回路が形成された半導体チップである。一例として、半導体装置ＤＶを構成する回路として、メモリセルアレイ（メモリセル領域）と、周辺回路領域と、パッド領域ＰＤとを有している。
【００１４】
メモリセルアレイはＳＲＡＭを含む、半導体装置ＤＶの主要なメモリ領域である。平面視におけるメモリセルアレイの外部には周辺回路領域およびパッド領域ＰＤが形成されている。パッド領域ＰＤはたとえばメモリセルアレイの外部に、互いに間隔をあけて複数形成されている。
【００１５】
次に、本実施の形態としての半導体装置の構成について図２のメモリセルを挙げて説明する。
【００１６】
図２を参照して、本実施の形態における半導体装置は、ビット線対ＢＬおよびＺＢＬと、ワード線ＷＬと、フリップフロップ回路と、１対のアクセストランジスタＴ５，Ｔ６とを有するＳＲＡＭ（スタティック型メモリセル）をメモリセル領域に有する。
【００１７】
フリップフロップ回路は、ドライバトランジスタＴ１，Ｔ２と、負荷トランジスタＴ３，Ｔ４とを有している。ドライバトランジスタＴ１および負荷トランジスタＴ３は一方のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを形成し、ドライバトランジスタＴ２および負荷トランジスタＴ４は他方のＣＭＯＳインバータを形成している。フリップフロップ回路は、これらの２つのＣＭＯＳインバータからなる。ＳＲＡＭはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。
【００１８】
フリップフロップ回路を構成するドライバトランジスタＴ１，Ｔ２は、たとえばｎチャネル型のＭＯＳトランジスタである。負荷トランジスタＴ３，Ｔ４は、たとえばｐチャネル型のＭＯＳトランジスタである。またアクセストランジスタＴ５，Ｔ６は、たとえばｎチャネル型のＭＯＳトランジスタである。
【００１９】
フリップフロップ回路においては、ドライバトランジスタＴ２および負荷トランジスタＴ４のゲート電極がアクセストランジスタＴ５のソース電極Ｓと電気的に接続される。アクセストランジスタＴ５のソース電極ＳはドライバトランジスタＴ１および負荷トランジスタＴ３のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第１の記憶ノード部Ｎ１として機能する。
【００２０】
フリップフロップ回路においては、ドライバトランジスタＴ１および負荷トランジスタＴ３のゲート電極がアクセストランジスタＴ６のソース電極Ｓと電気的に接続される。アクセストランジスタＴ６のソース電極ＳはドライバトランジスタＴ２および負荷トランジスタＴ４のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第２の記憶ノード部Ｎ２として機能する。
【００２１】
ドライバトランジスタＴ１，Ｔ２のソース電極ＳはＧＮＤ電位に電気的に接続されており、負荷トランジスタＴ３，Ｔ４のソース電極Ｓは、電圧Ｖｃｃを印加するＶｃｃ配線に電気的に接続されている。１対のビット線対ＢＬおよびＺＢＬのそれぞれは、１対のアクセストランジスタＴ５およびＴ６のドレイン電極Ｄと接続される。
【００２２】
次に、図２に示す半導体装置のより具体的な構成について、図３の概略平面図および図４〜図６の概略断面図を用いて説明する。
【００２３】
図３および図４を参照して、半導体基板ＳＵＢ内にはｎ型ウェル領域ＮＷＲとｐ型ウェル領域ＰＷＲとが形成されている。ｎ型ウェル領域ＮＷＲは半導体基板ＳＵＢのｎ型ウェル形成用領域ＮＷにおける主表面Ｓ１に、ｐ型ウェル領域ＰＷＲは半導体基板ＳＵＢのｐ型ウェル形成用領域ＰＷにおける主表面Ｓ１に、それぞれ形成されている。
【００２４】
図３においては、ｐ型ウェル形成用領域ＰＷとｎ型ウェル形成用領域ＮＷとは図の左右方向に交互に配置されている。図の左右方向に関して隣り合うｐ型ウェル領域ＰＷＲとｎ型ウェル領域ＮＷＲとは、半導体基板ＳＵＢ内において互いに接するように配置されている。ｐ型ウェル領域ＰＷＲとｎ型ウェル領域ＮＷＲとが接する部分はｐ型ウェル領域ＰＷＲとｎ型ウェル領域ＮＷＲとの境界部ＢＤＲとして形成されている。ｐ型ウェル領域ＰＷＲとｎ型ウェル領域ＮＷＲとは図３の上下方向に帯状に延びるような矩形の平面形状を有している。
【００２５】
図３においては省略されているが、基本的に平面視において図３に示す左側から右側へｐ型ウェル領域ＰＷＲ、ｎ型ウェル領域ＮＷＲ、ｐ型ウェル領域ＰＷＲの順に並ぶ構成を１つの単位として、この１つの単位が半導体基板ＳＵＢ内において行列状に繰り返されるように配置されている。
【００２６】
半導体基板ＳＵＢのｎ型ウェル形成用領域ＮＷおよびｐ型ウェル形成用領域ＰＷが並ぶ主表面Ｓ１上には、図の左右方向に帯状に延在する連続ゲート電極Ｇ１，Ｇ２が形成されている。連続ゲート電極Ｇ１は、図２においてＣＭＯＳインバータを形成するたとえば１対のドライバトランジスタＴ１および負荷トランジスタＴ３のそれぞれのゲート電極が一体として連続するように長く延在するゲート電極として形成されたものである。
【００２７】
具体的には、連続ゲート電極Ｇ１は、図３の左側のｐ型ウェル領域ＰＷＲとこれに接する図３の中央のｎ型ウェル領域ＮＷＲとを跨ぐように図３の左右方向に延びている。連続ゲート電極Ｇ１は、ｎ型ウェル領域ＮＷＲ側に形成されるゲート電極ＰＧ（第１のゲート電極）と、ｐ型ウェル領域ＰＷＲ側に形成されるゲート電極ＮＧ（第２のゲート電極）とを含んでいる。ゲート電極ＰＧは、ｎ型ウェル領域ＮＷＲに形成されたｐチャネル型のＭＯＳトランジスタとしての負荷トランジスタＴ３のゲート電極であり、ｐ型導電性不純物（たとえばボロン）を多数キャリアとして含んでいる。同様にゲート電極ＮＧは、ｐ型ウェル領域ＰＷＲに形成されたｎチャネル型のＭＯＳトランジスタとしてのドライバトランジスタＴ１のゲート電極であり、ｎ型導電性不純物（たとえばリン）を多数キャリアとして含んでいる。
【００２８】
上記と同様に、連続ゲート電極Ｇ２は、図３の中央のｎ型ウェル領域ＮＷＲとこれに接する図３の右側のｐ型ウェル領域ＰＷＲとを跨ぐように図３の左右方向に延びている。連続ゲート電極Ｇ２は、ｎ型ウェル領域ＮＷＲ側に形成されるゲート電極ＰＧ（第１のゲート電極）と、ｐ型ウェル領域ＰＷＲ側に形成されるゲート電極ＮＧ（第２のゲート電極）とを含んでいる。ゲート電極ＰＧは、ｎ型ウェル領域ＮＷＲに形成されたｐチャネル型のＭＯＳトランジスタとしての負荷トランジスタＴ４のゲート電極であり、ｐ型導電性不純物を多数キャリアとして含んでいる。同様にゲート電極ＮＧは、ｐ型ウェル領域ＰＷＲに形成されたｎチャネル型のＭＯＳトランジスタとしてのドライバトランジスタＴ２のゲート電極であり、ｎ型導電性不純物を多数キャリアとして含んでいる。
【００２９】
連続ゲート電極Ｇ１，Ｇ２には、ゲート電極ＰＧとゲート電極ＮＧとの間に緩衝領域ＢＦＲが形成されている。緩衝領域ＢＦＲは、ゲート電極ＰＧの多数キャリアとしてのｐ型導電性不純物と、ゲート電極ＮＧの多数キャリアとしてのｎ型導電性不純物との双方の濃度が、ゲート電極ＰＧ，ＮＧに比べて非常に低い領域である。具体的には、緩衝領域ＢＦＲにおいては、ｎ型導電性不純物とｐ型導電性不純物との濃度がいずれも５×１０19ｃｍ-3以下となっている。また緩衝領域ＢＦＲは、その半導体基板ＳＵＢの主表面Ｓ１に沿う方向（図３および図４の左右方向：ゲート電極ＮＧとゲート電極ＰＧとを結ぶ方向）に関する幅が１００ｎｍ以上となっている。
【００３０】
上記の連続ゲート電極Ｇ１，Ｇ２と間隔をあけて、半導体基板ＳＵＢの主表面Ｓ１上には、アクセスゲート電極ＧＡが形成されている。アクセスゲート電極ＧＡは、図２におけるアクセストランジスタＴ５，Ｔ６のそれぞれに含まれるゲート電極として形成されている。
【００３１】
このうちｎチャネル型のＭＯＳトランジスタであるアクセストランジスタＴ５のアクセスゲート電極ＧＡは、単独で（ゲート電極Ｇ２とは一体となっていない別の独立ゲート電極として）ゲート電極Ｇ２の延在する図３の左右方向の延長線上であり、かつ図３の左側のｐ型ウェル領域ＰＷＲの主表面Ｓ１上に形成されている。同様に、ｎチャネル型のＭＯＳトランジスタであるアクセストランジスタＴ６のアクセスゲート電極ＧＡは、単独で（ゲート電極Ｇ１とは一体となっていない別の独立ゲート電極として）ゲート電極Ｇ１の延在する図３の左右方向の延長線上であり、かつ図３の右側のｐ型ウェル領域ＰＷＲの主表面Ｓ１上に形成されている。
【００３２】
以上のゲート電極Ｇ１，Ｇ２，ＧＡは、いずれも、半導体基板ＳＵＢの主表面Ｓ１上に、図４に示すゲート絶縁膜ＧＩを介在して形成されている。
【００３３】
主に図３を参照して、上記のトランジスタＴ１〜Ｔ６のそれぞれは、活性領域ＡＲを有している。活性領域ＡＲは、トランジスタＴ１，Ｔ３の連続ゲート電極Ｇ１を挟むように図３の上下方向に互いに間隔をおいて配置されている。この活性領域ＡＲには、連続ゲート電極Ｇ１を挟んで１対のソース／ドレイン領域が形成されている。同様に活性領域ＡＲは、トランジスタＴ２，Ｔ４の連続ゲート電極Ｇ２を挟むように図３の上下方向に互いに間隔をおいて配置されており、活性領域ＡＲには連続ゲート電極Ｇ２を挟んで１対のソース／ドレイン領域が形成されている。トランジスタＴ５，Ｔ６のそれぞれにおいても同様に、アクセスゲート電極ＧＡを挟むように１対形成された活性領域ＡＲに、１対のソース／ドレイン領域が形成されている。
【００３４】
ドライバトランジスタＴ１，Ｔ２の一方の活性領域ＡＲ（ソース電極）につながるコンタクトＣ１，Ｃ２は、図２に示すＧＮＤ電位に電気的に接続されている。またアクセストランジスタＴ５，Ｔ６の一方の活性領域ＡＲ（ドレイン電極）につながるコンタクトＣ３，Ｃ４は、図２に示すビット線対ＢＬ，ＺＢＬに電気的に接続されている。また負荷トランジスタＴ３，Ｔ４の一方の活性領域ＡＲ（ソース領域）につながるコンタクトＣ５，Ｃ６は、電圧Ｖｃｃを印加するＶｃｃ配線に、アクセストランジスタＴ５，Ｔ６のアクセスゲート電極ＧＡにつながるコンタクトＣ７，Ｃ８はワード線ＷＬにそれぞれ接続されている。さらに図３中の第１の記憶ノード部Ｎ１ａ，Ｎ１ｂはいずれも図２中の第１の記憶ノード部Ｎ１に対応し、図３中の第２の記憶ノード部Ｎ２ａ，Ｎ２ｂはいずれも図２中の第２の記憶ノード部Ｎ２に対応する。
【００３５】
主に図４を参照して、各トランジスタを構成する１対の活性領域ＡＲに挟まれるように、半導体基板ＳＵＢの主表面Ｓ１には、チャネル層ＣＨＬが形成されている。チャネル層ＣＨＬはゲート電極Ｇ１，Ｇ２，ＧＡのうち各トランジスタを構成する１対の活性領域ＡＲに挟まれる領域と平面視において重なる領域に形成されている、導電性不純物の濃度が周囲の領域に比べて相対的に高い領域である。チャネル層ＣＨＬは各トランジスタの電界効果によりチャネルが形成される領域である。
【００３６】
半導体基板ＳＵＢの主表面Ｓ１のうち、チャネル層ＣＨＬおよび活性領域ＡＲが形成されない領域のｐ型ウェル領域ＰＷＲ内およびｎ型ウェル領域ＮＷＲ内には、分離絶縁膜ＳＩが形成されている。分離絶縁膜ＳＩはたとえばシリコン酸化膜からなっており、隣り合う１対のトランジスタ同士を電気的に絶縁している。たとえば連続ゲート電極Ｇ１によりゲート電極が一体となったドライバトランジスタＴ１と負荷トランジスタＴ３とは、両者の間に配置される分離絶縁膜ＳＩにより互いに電気的に絶縁されている。
【００３７】
ゲート電極Ｇ１，Ｇ２，ＧＡおよびゲート絶縁膜ＧＩの側壁には、たとえばシリコン酸化膜からなるオフセットスペーサＯＦと、たとえばシリコン窒化膜からなる側壁絶縁膜ＳＷとがこの順に積層されている。
【００３８】
図４〜図６を参照して、ゲート電極Ｇ１，Ｇ２，ＧＡ、活性領域ＡＲおよび分離絶縁膜ＳＩを覆うように主表面Ｓ１上には層間絶縁膜ＩＩ１が形成されている。層間絶縁膜ＩＩ１上の一部の領域にはパターニングされた１層目の金属配線Ｍ１が形成されている。この１層目の金属配線Ｍ１は、層間絶縁膜ＩＩ１のコンタクトホールを埋め込むように形成された記憶ノード部（たとえば図４における第２の記憶ノード部Ｎ２ｂ）およびコンタクト（たとえば図４におけるコンタクトＣ８）を通じて、たとえばゲート電極Ｇ１，Ｇ２，ＧＡおよび図３の活性領域ＡＲに電気的に接続されている。なお上記層間絶縁膜ＩＩ１のコンタクトホールの底壁にはバリアメタルＢＲＬが形成されていてもよい。
【００３９】
金属配線Ｍ１を覆うように層間絶縁膜ＩＩ１上には層間絶縁膜ＩＩ２が形成されている。層間絶縁膜ＩＩ２上に、パターニングされた金属配線Ｍ２が形成されている。図４に示されないが金属配線Ｍ２と金属配線Ｍ１とは電気的に接続されている。
【００４０】
金属配線Ｍ２を覆うように層間絶縁膜ＩＩ２上には層間絶縁膜ＩＩ３が形成されている。層間絶縁膜ＩＩ３上に、パターニングされた金属配線Ｍ３が形成されている。図４においては金属配線Ｍ３は平面視において金属配線Ｍ１，Ｍ２の延在する方向と交差する方向に延在している。図４に示されないが金属配線Ｍ３と金属配線Ｍ２とは電気的に接続されている。
【００４１】
金属配線Ｍ３を覆うように層間絶縁膜ＩＩ３上には層間絶縁膜ＩＩ４が形成されている。層間絶縁膜ＩＩ４上に、パターニングされた金属配線Ｍ４が形成されている。図４に示されないが金属配線Ｍ４と金属配線Ｍ３とは電気的に接続されている。金属配線Ｍ４を覆うように層間絶縁膜ＩＩ４上には絶縁膜ＩＩ５が形成されている。
【００４２】
なお図５〜図６においては、層間絶縁膜ＩＩ２より上層においては図示が省略されている。
【００４３】
次に図７を用いて、連続ゲート電極Ｇ１を構成する各領域における各種導電性不純物の濃度分布について説明する。
【００４４】
図７を参照して、下側のグラフの横軸は、図４中の点線で囲まれた領域ＶＩＩ、すなわち緩衝領域ＢＦＲおよびゲート電極ＮＧ，ＰＧの一部を含む領域における図の左右方向の位置座標ｘを示している。図７のグラフ中の位置座標ｘは、その真上（上下方向に延ばした方向）における拡大概略断面図中の位置に対応している。また当該グラフの縦軸は、横軸が示す各位置におけるｐ型およびｎ型の導電性不純物の濃度を示している。
【００４５】
グラフ中にｎ+で示すｎ型導電性不純物の濃度は、ｎ型のゲート電極ＮＧ内においてはおおむね一定であるが、緩衝領域ＢＦＲからｐ型のゲート電極ＰＧに向かうにつれて減少する。同様にグラフ中にｐ+で示すｐ型導電性不純物の濃度は、ｐ型のゲート電極ＰＧ内においてはおおむね一定であるが、緩衝領域ＢＦＲからｎ型のゲート電極ＮＧに向かうにつれて減少する。
【００４６】
図７より、たとえばｐ型導電性不純物を多数キャリアとして有しかつｐ型導電性不純物の濃度が５×１０19ｃｍ-3を超える領域をゲート電極ＰＧ、ｎ型導電性不純物を多数キャリアとして有しかつｎ型導電性不純物の濃度が５×１０19ｃｍ-3を超える領域をゲート電極ＮＧと考えることができる。このとき、ＣＭＯＳインバータの各トランジスタＴ１〜Ｔ４を構成する各々の連続ゲート電極Ｇ１，Ｇ２内での１対のゲート電極ＰＧとゲート電極ＮＧとの間隔は１００ｎｍ以上となっている。
【００４７】
この１対のゲート電極ＰＧとゲート電極ＮＧとに挟まれた領域は、ｎ型導電性不純物とｐ型導電性不純物との濃度がいずれも５×１０19ｃｍ-3以下の緩衝領域ＢＦＲとなっている。緩衝領域ＢＦＲにおけるｎ型導電性不純物とｐ型導電性不純物との濃度の和は、これと一体となるように延びているゲート電極ＰＧおよびゲート電極ＮＧにおけるｎ型導電性不純物とｐ型導電性不純物との濃度の和よりも相対的に小さくなっている。緩衝領域ＢＦＲの中でも最も濃度が低い（ｎ型導電性不純物とｐ型導電性不純物との濃度の和が極小となっている）領域は、ほぼ境界部ＢＤＲと平面視において重なる領域となっている。
【００４８】
また緩衝領域ＢＦＲは、平面視において境界部ＢＤＲの少なくとも一部と重なるように形成されることが好ましい。特に図７においては、緩衝領域ＢＦＲのなかでもｎ型導電性不純物の濃度とｐ型導電性不純物の濃度とがほぼ等しくなるように両者のグラフが交わる位置が、境界部ＢＤＲとほぼ重なる（連続ゲート電極Ｇ１の真下の分離絶縁膜ＳＩの幅方向のほぼ中央にくる）ように形成される。このような態様となっていることが特に好ましい。
【００４９】
次に図８および図９を用いて、連続ゲート電極Ｇ１から離れた領域における各種導電性不純物の濃度分布について説明する。
【００５０】
図８を参照して、境界部ＢＤＲの一部と重なり連続ゲート電極Ｇ１に隣り合う、半導体基板ＳＵＢ内の絶縁膜領域を考える。この絶縁膜領域とは、たとえば図３における連続ゲート電極Ｇ１と境界部ＢＤＲとが重なる領域のやや下側の、分離絶縁膜ＳＩが形成された（活性領域ＡＲとゲート電極とのいずれも形成されない）領域を意味する。またグラフの縦軸および横軸については図７のグラフと同様である。
【００５１】
この絶縁膜領域としての分離絶縁膜ＳＩ内においては、基本的に境界部ＢＤＲよりも左側すなわちｐ型ウェル領域ＰＷＲと平面的に重なる領域ではｎ型導電性不純物の量が多く、境界部ＢＤＲよりも右側すなわちｎ型ウェル領域ＮＷＲと平面的に重なる領域ではｐ型導電性不純物の量が多い。ただしｎ型導電性不純物を多数キャリアとして含む領域とｐ型導電性不純物を多数キャリアとして含む領域との境界ＢＲの、図８のｘ方向の位置座標（言い換えればｎ型導電性不純物とｐ型導電性不純物との濃度が等しい位置である境界ＢＲ）は、境界部ＢＤＲよりもやや左側すなわちｐ型ウェル領域ＰＷＲ側に偏った位置に存在する。
【００５２】
なお図８の分離絶縁膜ＳＩ内におけるｎ型導電性不純物とｐ型導電性不純物との濃度の和は、図７の緩衝領域ＢＦＲにおけるｎ型導電性不純物とｐ型導電性不純物との濃度の和よりも相対的に大きくなっている。このことは、図８のグラフが示す領域のほとんどにおいてｎ型導電性不純物およびｐ型導電性不純物ともに濃度が５×１０19ｃｍ-3以上となっていることからわかる。
【００５３】
また図８の分離絶縁膜ＳＩ内におけるｎ型導電性不純物とｐ型導電性不純物との濃度の和は、図７に示すこれに隣り合う緩衝領域ＢＦＲと一体となるように延びているゲート電極ＰＧおよびゲート電極ＮＧにおけるｎ型導電性不純物とｐ型導電性不純物との濃度の和よりも相対的に大きくなっている。これは分離絶縁膜ＳＩ内においては連続ゲート電極Ｇ１内に比べて導電性不純物の拡散が起こりにくく、注入された導電性不純物がそのまま留まるためである。
【００５４】
図９を参照して、境界部ＢＤＲの一部と重なりアクセスゲート電極ＧＡに隣り合う、半導体基板ＳＵＢ内の絶縁膜領域を考える。この絶縁膜領域とは、たとえば図３におけるアクセスゲート電極ＧＡのやや下側でありかつ境界部ＢＤＲの一部と重なる、分離絶縁膜ＳＩが形成された（活性領域ＡＲとゲート電極とのいずれも形成されない）領域を意味する。またグラフの縦軸および横軸については図７、図８のグラフと同様である。
【００５５】
この絶縁膜領域としての分離絶縁膜ＳＩ内においても、基本的に境界部ＢＤＲよりも左側すなわちｐ型ウェル領域ＰＷＲと平面的に重なる領域ではｎ型導電性不純物の量が多く、境界部ＢＤＲよりも右側すなわちｎ型ウェル領域ＮＷＲと平面的に重なる領域ではｐ型導電性不純物の量が多い。ただしｎ型導電性不純物を多数キャリアとして含む領域とｐ型導電性不純物を多数キャリアとして含む領域との境界ＢＲの、図８のｘ方向の位置座標（言い換えればｎ型導電性不純物とｐ型導電性不純物との濃度が等しい位置である境界ＢＲ）は、ほぼ境界部ＢＤＲと重なる位置に存在する。
【００５６】
つまり図８の連続ゲート電極Ｇ１に隣り合う絶縁膜領域でのｎ型導電性不純物を多数キャリアとして含む領域とｐ型導電性不純物を多数キャリアとして含む領域との境界ＢＲは、図９のアクセスゲート電極ＧＡに隣り合う絶縁膜領域でのｎ型導電性不純物を多数キャリアとして含む領域とｐ型導電性不純物を多数キャリアとして含む領域との境界ＢＲよりもｐ型ウェル領域ＰＷＲ側に形成される。
【００５７】
次に図１０〜図１７を用いて、特に図４に示すドライバトランジスタＴ１、負荷トランジスタＴ３およびアクセストランジスタＴ６が形成された領域を中心に、本実施の形態における製造方法を説明する。
【００５８】
図１０を参照して、まずたとえばシリコンからなる半導体基板ＳＵＢが準備される。半導体基板ＳＵＢが平面視においてｐ型ウェル形成用領域ＰＷとｎ型ウェル形成用領域ＮＷとに区分される。通常の写真製版技術およびイオン注入技術により、所望の領域に所望の導電性不純物が注入されることにより、ｐ型ウェル形成用領域ＰＷ内とｎ型ウェル形成用領域ＮＷ内とのそれぞれにｐ型ウェル領域ＰＷＲおよびｎ型ウェル領域ＮＷＲが形成される。ｐ型ウェル領域ＰＷＲとｎ型ウェル領域ＮＷＲとは、図１０のように互いに接することにより境界部ＢＤＲが形成されるように隣り合う。ｐ型ウェル領域ＰＷＲとｎ型ウェル領域ＮＷＲとは、図３に示すように平面視において左側から右側へｐ型ウェル領域ＰＷＲ、ｎ型ウェル領域ＮＷＲ、ｐ型ウェル領域ＰＷＲの順に並ぶ構成を１つの単位として、この１つの単位が半導体基板ＳＵＢ内において行列状に繰り返されるように形成される。
【００５９】
また主表面Ｓ１には、最終的に形成される複数のトランジスタのうち互いに隣り合う１対のトランジスタ同士を電気的に絶縁するための分離絶縁膜ＳＩが形成される。分離絶縁膜ＳＩはたとえば一般公知のＬＯＣＯＳ（Local Oxidation of Silicon）法またはＳＴＩ（Shallow Trench Isolation）法により形成されるシリコン酸化膜である。ＳＴＩ法により分離絶縁膜ＳＩが形成される場合には、ＣＭＰ（Chemical Mechanical Polishing）により分離絶縁膜ＳＩが平坦化される。
【００６０】
図１１を参照して、図１０の隣り合う１対の分離絶縁膜ＳＩに挟まれた領域の一部であり特に最終的に形成される複数のトランジスタのそれぞれのゲート電極の直下となる領域に、追加のイオン注入技術による導電性不純物の供給がなされる。これにより当該領域の主表面Ｓ１にはチャネル層ＣＨＬが形成される。
【００６１】
平坦化がなされた半導体基板ＳＵＢの表面の上にはゲート絶縁膜となるべき絶縁膜ＧＩが形成され、その絶縁膜ＧＩ上に、ゲート電極Ｇ１，ＧＡとなるべき導電膜ＰＳが形成される。絶縁膜ＧＩはたとえば熱酸化処理法により形成される。また導電膜ＰＳはたとえばＣＶＤ（Chemical Vapor Deposition）法により形成される、導電性不純物を含まないアモルファスシリコンの薄膜である。絶縁膜ＧＩおよび導電膜ＰＳは、図１１（図４）が示す領域においてｐ型ウェル領域ＰＷＲとｎ型ウェル領域ＮＷＲとを跨ぐように延びるように形成される。
【００６２】
図１２（Ａ），（Ｂ），（Ｃ）を参照して、通常の写真製版技術およびイオン注入技術により、ｎ型ウェル領域ＮＷＲの真上に開口を有する感光体としてのフォトレジストＰＨＲのパターンを用いて、ｎ型ウェル領域ＮＷＲの真上の導電膜ＰＳにｐ型導電性不純物（たとえばボロン）が注入される。
【００６３】
図１２（Ａ），（Ｂ），（Ｃ）および図１６（Ａ）を参照して、ここで用いられるフォトレジストＰＨＲのパターンであるｐ型注入用マスクＰＭＫ（第１の注入用マスク）の平面形状は、基本的にｎ型ウェル領域ＮＷＲと重なっており、その端部ＥＧがｎ型ウェル領域ＮＷＲとｐ型ウェル領域ＰＷＲとの境界部ＢＤＲの真上に配置される。したがって、光の照射を受けて感光した部分が除去されることによりパターンが形成されるポジ型のフォトレジストＰＨＲを用いる場合、ｐ型注入用マスクＰＭＫは開口を形成すべきｎ型ウェル領域ＮＷＲと重なる領域が露光を受けることにより、図１６（Ａ）に示すようにｐ型ウェル領域ＰＷＲと重なる領域に矩形状のパターンとして形成される。ネガ型のフォトレジストＰＨＲを用いる場合には、逆にｐ型注入用マスクＰＭＫはパターンを形成すべきｐ型ウェル領域ＰＷＲと重なる領域が露光を受けることにより、図１６（Ａ）に示すようにｐ型ウェル領域ＰＷＲと重なる領域に矩形状のパターンとして形成される。
【００６４】
なお図１２（Ａ）は図１６（Ａ）におけるＸＩＩＡ−ＸＩＩＡ線に沿う部分を示しており、図１２（Ｂ）は図１６（Ａ）におけるＸＩＩＢ−ＸＩＩＢ線に沿う部分を、図１２（Ｃ）は図１６（Ａ）におけるＸＩＩＣ−ＸＩＩＣ線に沿う部分を、それぞれ示している。また端部ＥＧ（境界部ＢＤＲ）と、その左右側に延びる活性領域ＡＲとの間隔ａは、たとえば１００ｎｍとすることが好ましい。
【００６５】
図１３（Ａ），（Ｂ），（Ｃ）を参照して、通常の写真製版技術およびイオン注入技術により、ｐ型ウェル領域ＰＷＲの真上に開口を有する感光体としてのフォトレジストＰＨＲのパターンを用いて、ｐ型ウェル領域ＰＷＲの真上の導電膜ＰＳにｎ型導電性不純物（たとえばリン）が注入される。
【００６６】
図１３（Ａ），（Ｂ），（Ｃ）および図１６（Ｂ）を参照して、ここで用いられるフォトレジストＰＨＲのパターンであるｎ型注入用マスクＮＭＫ（第２の注入用マスク）の平面形状は、基本的にｐ型ウェル領域ＰＷＲと重なる領域に開口を有している。これの形成においても上記のポジ型のフォトレジストＰＨＲ、ネガ型のフォトレジストＰＨＲのいずれが用いられてもよい。ただしポジ型、ネガ型のいずれのフォトレジストＰＨＲが用いられる場合においても、その開口の端部ＥＧが部分的に境界部ＢＤＲよりもｐ型ウェル領域ＰＷＲ側（図の左側）に配置されている。なお図１３（Ａ）は図１６（Ｂ）におけるＸＩＩＩＡ−ＸＩＩＩＡ線に沿う部分を示しており、図１３（Ｂ）は図１６（Ｂ）におけるＸＩＩＩＢ−ＸＩＩＩＢ線に沿う部分を、図１３（Ｃ）は図１６（Ｂ）におけるＸＩＩＩＣ−ＸＩＩＩＣ線に沿う部分を、それぞれ示している。
【００６７】
具体的には図１６（Ｂ）の上側半分の領域、すなわち図１３（Ａ），（Ｂ）で示す領域においては、連続ゲート電極Ｇ１およびその近傍の領域において、図の左側のｐ型ウェル領域ＰＷＲとｎ型ウェル領域ＮＷＲとの境界部ＢＤＲよりも図の左側のｐ型ウェル領域ＰＷＲ側に寄るように端部ＥＧが形成されている。これに対してアクセスゲート電極ＧＡおよびその近傍の領域においては、（ｐ型注入用マスクＰＭＫと同様に）ｎ型ウェル領域ＮＷＲと図の右側のｐ型ウェル領域ＰＷＲとの境界部ＢＤＲと重なるようにｎ型注入用マスクＮＭＫの端部ＥＧが形成されている。以上よりｎ型注入用マスクＮＭＫは、連続ゲート電極Ｇ１およびその近傍の領域において、他の領域（アクセスゲート電極ＧＡおよびその近傍の領域）よりもｐ型ウェル領域ＰＷＲ側にその端部ＥＧが突起した突起部ＴＫＩを有している。
【００６８】
図１６（Ｂ）の下側半分の領域、すなわち図１３（Ｃ）で示す領域についても同様に、アクセスゲート電極ＧＡおよびその近傍の領域においては、（ｐ型注入用マスクＰＭＫと同様に）図の左側のｐ型ウェル領域ＰＷＲとｎ型ウェル領域ＮＷＲとの境界部ＢＤＲと重なるようにｎ型注入用マスクＮＭＫの端部ＥＧが形成されている。これに対して連続ゲート電極Ｇ２およびその近傍の領域において、ｎ型ウェル領域ＮＷＲと図の右側のｐ型ウェル領域ＰＷＲとの境界部ＢＤＲよりも図の右側のｐ型ウェル領域ＰＷＲ側に寄るように端部ＥＧが形成されている。したがってこの領域においても、ｎ型注入用マスクＮＭＫは、連続ゲート電極Ｇ２およびその近傍の領域において、他の領域（アクセスゲート電極ＧＡおよびその近傍の領域）よりもｐ型ウェル領域ＰＷＲ側にその端部ＥＧが突起した突起部ＴＫＩを有している。
【００６９】
突起部ＴＫＩは、端部ＥＧが突起していない非突起部よりも距離ｂだけ突起している。距離ｂは図１６（Ａ）の距離ａよりも短く、たとえば５０ｎｍとすることが考えられる。
【００７０】
以上のように、特に連続ゲート電極Ｇ１，Ｇ２を形成すべき領域およびその近傍において、アクセスゲート電極ＧＡを形成すべき領域およびその近傍よりも、ｐ型ウェル領域ＰＷＲ側寄りに端部ＥＧが配置されるように突起するような平面形状（突起部ＴＫＩ）を有するｎ型注入用マスクＮＭＫが形成され、ｎ型導電性不純物が注入される。
【００７１】
以上の処理により、特に連続ゲート電極Ｇ１，Ｇ２においては、ｎ型導電性不純物はｐ型導電性不純物が注入されるｎ型ウェル領域ＮＷＲ内よりもｐ型ウェル領域ＰＷＲ側に間隔ｂをあけるように注入される。
【００７２】
図１４を参照して、通常の写真製版技術およびエッチングにより、上記の絶縁膜ＧＩおよび導電膜ＰＳがパターニングされて、ゲート絶縁膜ＧＩと、ゲート電極ＮＧ，ＰＧを含む連続ゲート電極Ｇ１との積層構造が形成される。またゲート絶縁膜ＧＩと、ｎ型導電性不純物を含むアクセスゲート電極ＧＡとの積層構造が形成される。
【００７３】
図１５を参照して、ｐ型ウェル領域ＰＷＲおよびｎ型ウェル領域ＮＷＲ内の半導体基板ＳＵＢの表面に、通常の写真製版技術およびイオン注入技術を用いてＬＤＤ（Lightly Doped Drain）となるｎ型領域およびｐ型領域が形成される。これは最終的には、図１５に示されないが図３に示すように各トランジスタの活性領域ＡＲのソース／ドレイン領域を構成する。
【００７４】
ＲＴＡ（Rapid Thermal Anneal）により半導体基板ＳＵＢ全体が熱処理されることにより、導電膜ＰＳに注入されたｐ型導電性不純物およびｎ型導電性不純物が活性化される。これにより導電膜ＰＳを構成するアモルファスシリコンが多結晶化して多結晶シリコンの連続ゲート電極Ｇ１となる。
【００７５】
次に半導体基板ＳＵＢの表面全面に、たとえばシリコン酸化膜とシリコン窒化膜とが順に積層して堆積される。その後、通常の写真製版技術および異方性エッチングにより、連続ゲート電極Ｇ１およびアクセスゲート電極ＧＡの側壁には、シリコン酸化膜のオフセットスペーサＯＦとシリコン窒化膜ＮＦの側壁絶縁膜ＳＷとの積層構造が形成される。
【００７６】
上記のＲＴＡによる加熱とシリコン酸化膜などの積層時の加熱とにより、連続ゲート電極Ｇ１などを構成する多結晶シリコン中のｎ型導電性不純物がゲート電極ＰＧの方へ、ｐ型導電性不純物がゲート電極ＮＧの方へ、熱拡散（相互拡散）する。これにより、境界部ＢＤＲの真上およびその近傍においては、図７のグラフが示すような導電性不純物の濃度分布となり、上記のようにｎ型導電性不純物とｐ型導電性不純物との濃度がいずれも５×１０19ｃｍ-3以下であり、ゲート電極ＮＧとゲート電極ＰＧとを結ぶ方向に関する幅が１００ｎｍ以上である、緩衝領域ＢＦＲが形成される。緩衝領域ＢＦＲの中でも、ｐ型導電性不純物とｎ型導電性不純物との濃度がほぼ等しい境界ＢＲの位置が、境界部ＢＤＲとほぼ重なる位置となる（図７参照）。
【００７７】
その後、一般公知の方法により層間絶縁膜ＩＩ１〜ＩＩ５および金属配線Ｍ１〜Ｍ４が形成され、図４に示す構成が形成されるが、詳細な説明は省略する。
【００７８】
次に、図１７〜図２０の比較例を参照しながら、本実施の形態の作用効果を説明する。
図１７および図１８を参照して、比較例においても図４および図７に示す本実施の形態の概略断面図と基本的に同様の構成を有しているが、連続ゲート電極Ｇ１の構成において若干の差異を有している。具体的には、ｎ型導電性不純物が多数キャリアであるゲート電極ＮＧとｐ型導電性不純物が多数キャリアであるゲート電極ＰＧとの境界ＢＲが、境界部ＢＤＲよりもｎ型ウェル領域ＮＷＲ側（図の右側）に偏っている。またｎ型導電性不純物およびｐ型導電性不純物ともに濃度が比較的低い緩衝領域ＢＦＲの、ゲート電極ＮＧとゲート電極ＰＧとを結ぶ方向の幅が、本実施の形態に比べて非常に狭くなっている。
【００７９】
図１９および図２０を参照して、比較例においては、図１３（Ａ）に示す連続ゲート電極Ｇ１を形成する領域におけるｎ型導電性不純物を注入する工程において、ｎ型注入用マスクＮＭＫの端部ＥＧが、境界部ＢＤＲの真上に配置されるように形成される。これは図１２における連続ゲート電極Ｇ１を形成する領域およびその近傍におけるｐ型導電性不純物を形成する工程、および図１３におけるアクセスゲート電極ＧＡを形成する領域およびその近傍におけるｎ型導電性不純物を形成する工程と同様である。したがって比較例においては、図２０に示すように、ｎ型注入用マスクＮＭＫに突起部ＴＫＩ（図１６（Ｂ）参照）が形成されない。ここで図１９は図２０におけるＸＩＸ−ＸＩＸ線に沿う部分を示している。
【００８０】
なお比較例においても、ｐ型導電性不純物を注入する工程においては図１２に示す本実施の形態と同様であり、開口の端部ＥＧが境界部ＢＤＲの真上に配置されるように形成されたｐ型注入用マスクＰＭＫが用いられる。その他、基本的に比較例の製造方法は、実施の形態１の図１３に相当する工程以外の工程（実施の形態１の図１０〜図１２および図１４〜図１５の工程）については実施の形態１の製造方法と同様である。
【００８１】
すなわち比較例においては、連続ゲート電極Ｇ１を形成しようとする領域およびその近傍を含む図２０の上下方向に関するすべての領域において、ｐ型導電性不純物が注入される領域の境界と、ｎ型導電性不純物が注入される領域の境界とがほぼ同じ位置（境界部ＢＤＲ上）となる。
【００８２】
なお、これ以外の比較例の構成は、本実施の形態の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【００８３】
比較例においては、連続ゲート電極Ｇ１を形成しようとする導電膜ＰＳにおいて、ｎ型導電性不純物が注入される領域とｐ型導電性不純物が注入される領域との間に、ｎ型およびｐ型のいずれの導電性不純物も注入されない空隙が形成されない。このため連続ゲート電極Ｇ１を形成しようとする導電膜ＰＳ内には互いに接触するようにｎ型導電性不純物が注入される領域とｐ型導電性不純物が注入される領域とが形成される。
【００８４】
この場合、ｐ型導電性不純物は導電膜ＰＳ内を拡散して容易にｎ型導電性不純物が注入された領域内に移動する。同様に、ｎ型導電性不純物は導電膜ＰＳ内を拡散して容易にｐ型導電性不純物が注入された領域内に移動する。このように導電膜ＰＳ内においてｎ型およびｐ型導電性不純物が相互拡散しやすくなる。ｎ型導電性不純物の方がｐ型導電性不純物よりもいっそう拡散しやすいため、ｎ型導電性不純物が多数キャリアであるゲート電極ＮＧの範囲がよりゲート電極ＰＧ側に進入し、境界ＢＲの位置が図の右側にずれる。
【００８５】
また比較例においては、ｐ型導電性不純物が注入される領域とｎ型導電性不純物が注入される領域との境界の近傍にはいずれも注入されない領域が形成されないため、上記境界の近傍においても比較的高い濃度の導電性不純物が存在することになり、緩衝領域ＢＦＲの範囲が本実施の形態に比べて狭くなる。
【００８６】
このように境界ＢＲの位置がｎ型ウェル領域ＮＷＲ側にずれることにより、ゲート電極ＰＧとゲート電極ＮＧとの範囲が変化するため、ゲート電極ＰＧ，ＮＧを含むＭＯＳトランジスタの閾値電圧を設計値に対して変化させることになる。すなわち上記の相互拡散に起因して、ＣＭＯＳインバータの閾値電圧がばらつき、その性能等に不具合をもたらす可能性がある。
【００８７】
そこでこのような状況を抑制する観点から、本実施の形態においては、特にｐ型注入用マスクＰＭＫのうち連続ゲート電極Ｇ１を形成しようとする導電膜ＰＳおよびその近傍に突起部ＴＫＩを設けることにより、あらかじめその注入領域の境界である端部ＥＧがｎ型導電性不純物の注入領域の境界から離れた位置になるようにシフトするよう設計されている。このようにあらかじめ、導電膜ＰＳ内での導電性不純物の拡散による移動が予想される距離ｂ（図１３参照）分だけ、ｎ型導電性不純物の注入領域をｐ型導電性不純物の注入領域の端部ＥＧから離すことにより、ｎ型導電性不純物とｐ型導電性不純物とのいずれも注入されない領域が、連続ゲート電極Ｇ１用の導電膜ＰＳに形成される。このｎ型導電性不純物とｐ型導電性不純物とのいずれも注入されない領域の近傍において、最終的に相対的に不純物濃度の低い緩衝領域ＢＦＲが、連続ゲート電極Ｇ１のゲート電極ＮＧとゲート電極ＰＧとを結ぶ方向に関してある程度広い幅を有するように、形成される。
【００８８】
この場合、たとえばゲート電極ＮＧからゲート電極ＰＧまで導電性不純物が移動するためにはこれらの間の（幅の広い）緩衝領域ＢＦＲを通過しなければならなくなることから、ゲート電極ＮＧからゲート電極ＰＧまで到達できる導電性不純物の数が減少する。したがって相互拡散の発生確率を低減させ、連続ゲート電極Ｇ１を含むＭＯＳトランジスタの閾値電圧のばらつきを低減させることができる。
【００８９】
上記の相互拡散を抑制する効果は、特に緩衝領域ＢＦＲにおけるｎ型およびｐ型導電性不純物の濃度が５×１０19ｃｍ-3以下であり、そのゲート電極ＮＧとゲート電極ＰＧとを結ぶ方向に関する幅が１００ｎｍ以上である場合に大きくなる。緩衝領域ＢＦＲが広く、その導電性不純物の濃度が低いほど、緩衝領域ＢＦＲが相互拡散および閾値電圧のばらつきを抑制する効果は大きい。このため緩衝領域におけるｎ型導電性不純物とｐ型導電性不純物との濃度の和が、ゲート電極ＮＧおよびゲート電極ＰＧにおけるｎ型導電性不純物とｐ型導電性不純物との濃度の和よりも相対的に小さくなることにより、緩衝領域ＢＦＲが相互拡散および閾値電圧のばらつきを抑制する効果が大きくなる。
【００９０】
本実施の形態においてｎ型導電性不純物がｐ型ウェル領域ＰＷＲ側に偏って注入されるにもかかわらず、最終的に熱処理後の緩衝領域ＢＦＲはその中央が境界部ＢＤＲの真上の付近に形成されるのは、ｎ型導電性不純物がｐ型導電性不純物よりも拡散しやすいためである。ｎ型導電性不純物がｐ型導電性不純物よりも大きく移動することを考慮すれば、本実施の形態のように拡散前の注入位置をｎ型導電性不純物側（ｐ型ウェル領域ＰＷＲ側）にあらかじめシフトさせておくことが好ましいといえる。平面視において緩衝領域ＢＦＲが境界部ＢＤＲの少なくとも一部と重なる位置に形成されれば、ゲート電極ＰＧとゲート電極ＮＧとの双方がそれぞれｎ型ウェル領域ＮＷＲ、ｐ型ウェル領域ＰＷＲ内に位置ずれなく収まる態様となるため、当該ゲート電極ＰＧ，ＮＧを含む複数のトランジスタ間の閾値電圧のばらつきを解消させることができる。
【００９１】
以上のように連続ゲート電極Ｇ１においては、突起部ＴＫＩを用いてｎ型導電性不純物はｐ型導電性不純物が注入されるｎ型ウェル領域ＮＷＲ内よりもｐ型ウェル領域ＰＷＲ側に間隔ｂを設けているが、アクセストランジスタＴ５，Ｔ６が配置される領域においては、突起部ＴＫＩは形成されず上記の間隔ｂが設けられない。
【００９２】
アクセストランジスタＴ５，Ｔ６のアクセスゲート電極ＧＡは、他のトランジスタのゲート電極と連続するように配置されておらず、独立して形成されている。このため上記の他のゲート電極との相互拡散を考慮する必要がなく、緩衝領域ＢＦＲを形成する必要がない。
【００９３】
仮にこのような緩衝領域ＢＦＲを形成する必要がない領域も含めその全体においてｎ型注入用マスクＮＭＫに突起部ＴＫＩを設ければ、全体的に間隔ｂが発生する分だけｎ型注入用マスクＮＭＫ全体の平面視におけるサイズが大きくなる。このためメモリセル領域全体の面積が大きくなり、半導体装置が大型化する可能性がある。
【００９４】
そこで本実施の形態においては、緩衝領域ＢＦＲの形成が必要な（ＳＲＡＭのフリップフロップ回路を構成する）連続ゲート電極Ｇ１およびその近傍においてのみ、ｐ型ウェル領域ＰＷＲ側への突起部ＴＫＩにより上記の間隔ｂが形成されるようにｎ型導電性不純物が注入される。そしてアクセスゲート電極ＧＡおよびその近傍においてはｐ型導電性不純物の注入領域とｎ型導電性不純物の注入領域とが境界部ＢＤＲの近傍においてほぼ接触する態様となる。このようにすれば、その全体に間隔ｂが設けられる場合に比べて、メモリセル領域全体の面積を小さくすることができる。
【００９５】
なお図１６（Ｂ）に示すように、突起部ＴＫＩがｎ型注入用マスクＮＭＫの中心に対して点対称の形状を有するように形成されれば、緩衝領域ＢＦＲの形成位置を含むメモリセル領域全体のレイアウト効率をいっそう高めることができる。
【００９６】
連続ゲート電極Ｇ１のような多結晶シリコンの導電膜ＰＳにおいては熱処理による導電性不純物の拡散が起こりやすいが、分離絶縁膜ＳＩ内においてはほとんど拡散が起こらない。すなわち、たとえば図８および図９に示す分離絶縁膜ＳＩ内におけるｐ型導電性不純物とｎ型導電性不純物との濃度分布は、導電膜ＰＳ内における当該濃度分布に比べて、ｐ型導電性不純物とｎ型導電性不純物とが注入される密度の分布を比較的よく反映している。このため、連続ゲート電極Ｇ１に隣り合う分離絶縁膜ＳＩ内におけるｎ型導電性不純物を多数キャリアとして含む領域とｐ型導電性不純物を多数キャリアとして含む領域との境界は、アクセスゲート電極ＧＡに隣り合う分離絶縁膜ＳＩ内におけるｎ型導電性不純物を多数キャリアとして含む領域とｐ型導電性不純物を多数キャリアとして含む領域との境界よりもｐ型ウェル領域ＰＷＲ側に形成される。
【００９７】
次に、図１６（Ａ），（Ｂ）に示すｐ型注入用マスクＰＭＫおよびｎ型注入用マスクＮＭＫを用いて連続ゲート電極Ｇ１にゲート電極ＮＧ，ＰＧを形成するときの閾値電圧の変化について説明する。
【００９８】
図２１を参照して、このグラフの横軸は、上記の連続ゲート電極Ｇ１に形成されるゲート電極ＮＧ，ＰＧの閾値電圧の絶対値を示しており、グラフの縦軸は、図１６（Ｂ）に示すｎ型注入用マスクＮＭＫの左右方向の位置が、意図せずｐ型注入用マスクＰＭＫの左右方向の位置に対してずれる量を示している。
【００９９】
たとえば図１６（Ｂ）においては、図の左側のｐ型ウェル領域ＰＷＲと中央のｎ型ウェル領域ＮＷＲとの境界部ＢＤＲの近傍に着目すれば、図の下側半分の領域においてｐ型注入用マスクＰＭＫとｎ型注入用マスクＮＭＫとの端部ＥＧがほぼ重なっている（この端部ＥＧは境界部ＢＤＲとも重なっている）。いまｐ型注入用マスクＰＭＫ、ｎ型注入用マスクＮＭＫともにが左右方向に対して所望の位置からずれることなく形成されているものと仮定し、図１６（Ｂ）の上側半分の領域においては下側半分の領域に対して左右方向に長さｂの突起部ＴＫＩを有しているものとする。この場合、上記マスクの形成位置にずれが生じないため、ｎ型導電性不純物はｐ型導電性不純物に対して距離ｂだけｐ型ウェル領域ＰＷＲ側に離れた位置に注入される。このｂの値は図２１のグラフにおいては５０ｎｍとしている。
【０１００】
ただし意図せず（正しい位置の）ｐ型注入用マスクＰＭＫに対してｎ型注入用マスクＮＭＫが図の左方に２５ｎｍずれれば、上記ｂの値がさらに大きくなり、７５ｎｍとなる。つまりこの分だけ連続ゲート電極Ｇ１におけるゲート電極ＰＧ用のｐ型導電性不純物の注入領域とゲート電極ＮＧ用のｎ型導電性不純物の注入領域との（図１６（Ｂ）の左右方向に関する）距離が大きくなる。逆にこのとき、図の右側のｐ型ウェル領域ＰＷＲと中央のｎ型ウェル領域ＮＷＲとの境界部ＢＤＲの近傍に着目すれば、連続ゲート電極Ｇ２に重なる領域においては上記ｂの値が２５ｎｍだけ小さくなる。ここでの意図しない左右方向へのｐ型注入用マスクのずれ量である２５ｎｍが、図２１のグラフの縦軸の値である。
【０１０１】
ｎ型注入用マスクＮＭＫとｐ型注入用マスクＰＭＫとの双方が最大で２５ｎｍずつずれ得ると仮定すれば、本来５０ｎｍであるはずの図１６（Ｂ）の距離ｂが、最大１００ｎｍ、最小では０となる。このことを考慮しつつ、図１６（Ａ）に示すように境界部ＢＤＲと活性領域ＡＲとの間の距離ａを１００ｎｍとしている。
【０１０２】
再度図２１を参照して、ここでは連続ゲート電極Ｇ１中の多結晶シリコンを構成する粒の大きさの平均値（粒を球形と近似したときの直径の平均値の平均値）の異なる３種類の連続ゲート電極Ｇ１を用いて、比較例のように上記のｂが存在しない場合の、ｎ型注入用マスクＮＭＫ（フォトレジストＰＨＲのパターン）の位置ずれ量に対する閾値電圧の絶対値の変化を示している。なおグラフ中のＬはＭに対して連続ゲート電極Ｇ１中の多結晶シリコンを構成する粒の大きさの平均値が約１０％大きい場合を、ＳはＭに対して上記平均値が約１０％小さい場合を、それぞれ示している。またここではレジスト（ｎ型注入用マスクＮＭＫ）の位置のずれ量とは、図１６（Ｂ）の距離ｂが大きくなる方向にずれた場合のずれ量を示している。たとえばグラフ中の実施の形態１におけるレジスト位置のずれ量２５ｎｍとは、ｂの値が７５ｎｍである場合に相当する。
【０１０３】
図２１により、比較例のように突起部ＴＫＩを有さないレジストパターンを用いた場合に比べて、本実施の形態のように突起部ＴＫＩを有するレジストパターンを用いる場合は、各グラフの直線同士の間隔が狭く、かつその傾きが大きくなっている。このことは、本実施の形態においては多結晶シリコンの粒の大きさおよびｎ型注入用マスクＮＭＫの位置ずれの量にかかわらず、閾値電圧のばらつきが比較例に比べて小さくなっていることを示している。このような閾値電圧のばらつきの低減は、上記のように連続ゲート電極Ｇ１において１００ｎｍ以上の幅を有する緩衝領域ＢＦＲが形成されることにより実現される。
【０１０４】
また本実施の形態の方が比較例に比べて、全体的に閾値電圧の絶対値の値が小さい。このため本実施の形態の方が比較例に比べてトランジスタに流れる電流を大きくすることができ、トランジスタの駆動能力を高めることができる。
【０１０５】
次に図２２（Ａ），（Ｂ）を用いて、本実施の形態において（ｐ型導電性不純物の注入位置をｎ型ウェル領域ＮＷＲ側にシフトさせるのではなく）ｎ型導電性不純物の注入位置をｐ型ウェル領域ＰＷＲ側にシフトさせる理由について説明する。
【０１０６】
図２２（Ａ），（Ｂ）を参照して、これらのグラフは、当該閾値電圧の累積分布を示している。すなわち、横軸は連続ゲート電極Ｇ１を含むＣＭＯＳインバータなどに含まれるＭＯＳトランジスタの閾値電圧の値を示し、グラフの縦軸は当該閾値電圧の標準偏差σを示している。
【０１０７】
連続ゲート電極を構成する導電膜ＰＳにおいて、比較例のようにｎ型導電性不純物が注入される領域とｐ型導電性不純物が注入される領域との境界の位置が等しくなるように注入を行ない、当該境界の位置をｎ型導電性不純物の注入領域側にシフトさせたときの計算結果が図２２（Ａ）であり、当該境界の位置をｐ型導電性不純物の注入領域側にシフトさせたときの計算結果が図２２（Ｂ）である。なお図２２（Ａ），（Ｂ）中に複数示されるデータは、上記のように境界の位置が異なるそれぞれの場合における導電膜ＰＳのデータを示している。
【０１０８】
図２２（Ａ）より、当該境界の位置をｎ型導電性不純物の注入側（ｐ型ウェル領域ＰＷＲ側）にシフトさせた場合は、各グラフのデータがほぼ重なっていることから、そのシフトにより境界の位置が変化しても、そのことを理由として閾値電圧がばらつくことはない。これに対して、図２２（Ｂ）より、当該境界の位置をｐ型導電性不純物の注入側（ｎ型ウェル領域ＮＷＲ側）にシフトさせた場合は、各グラフが互いに重ならず左右側に広がるように分布していることから、そのシフトにより境界の位置が変化すれば、そのことを理由として閾値電圧の値が変化していることがわかる。
【０１０９】
このことからｎ型導電性不純物の注入領域の境界をｎ型導電性不純物の注入側（ｐ型ウェル領域ＰＷＲ側）にシフトさせても、これにより形成されるＣＭＯＳインバータのｎ型ゲート電極ＮＧをを含む（ドライバ）トランジスタの閾値電圧はほとんど変化しないことがわかる。このため、本実施の形態においては、図１２のようにｐ型導電性不純物の注入の境界（端部ＥＧ）はウェル領域の境界部ＢＤＲに固定させ、図１３のようにｎ型導電性不純物の注入の境界（端部ＥＧ）をウェル領域の境界部ＢＤＲよりもｐ型ウェル領域ＰＷＲ側に移動させている。
【０１１０】
（実施の形態２）
図２３〜図２５を参照して、本実施の形態においては、連続ゲート電極Ｇ１およびその近傍の（隣り合う領域の）分離絶縁膜ＳＩ、活性領域ＡＲともに、図３〜図５に示す実施の形態１におけるそれぞれと同様の外観形状を有している。また図２４に示す連続ゲート電極Ｇ１内におけるゲート電極ＮＧ，ＰＧおよび緩衝領域ＢＦＲにおけるｐ型導電性不純物およびｎ型導電性不純物の濃度分布および技術的特徴についても、基本的に熱拡散により図７に示す実施の形態１の濃度分布と同様となるため、詳細な説明を省略する。なお本実施の形態においては連続ゲート電極Ｇ１およびその近傍の（隣り合う）分離絶縁膜ＳＩのみに注目して説明する。
【０１１１】
図２６を参照して、本実施の形態においては、連続ゲート電極Ｇ１に隣り合う分離絶縁膜ＳＩ内の不純物濃度の分布は、基本的に実施の形態１の図９と同様である。すなわち実施の形態１のアクセスゲート電極ＧＡに隣り合う分離絶縁膜ＳＩと同様に、ｐ型導電性不純物を多数キャリアとする領域とｎ型導電性不純物領域を多数キャリアとする領域との境界ＢＲが境界部ＢＤＲとほぼ重なる位置に形成される。ただし図２６においては図９に比べて、上記境界ＢＲの近傍におけるｐ型導電性不純物およびｎ型導電性不純物の濃度がやや小さくなっている。
【０１１２】
本実施の形態においては境界部ＢＤＲを避けるように傾斜する角度でｐ型導電性不純物およびｎ型導電性不純物が注入される。また本実施の形態においては連続ゲート電極Ｇ１も含めすべての領域において突起部ＴＫＩを有さないｐ型注入用マスクＰＭＫを用いて注入される。上記のように分離絶縁膜ＳＩ内においては導電性不純物があまり加熱により相互拡散されないため、導電性不純物の注入密度の分布が熱処理後の最終製品中にある程度反映される。
【０１１３】
なお、これ以外の本実施の形態の構成は、本実施の形態の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。次に図２７〜図２９を用いて、本実施の形態における製造方法を説明する。
【０１１４】
図２７（Ａ），（Ｂ）および図２９（Ａ）を参照して、実施の形態１の図１０〜図１１の工程と同様の処理がなされた後、図１２の工程と同様にｐ型注入用マスクＰＭＫが形成され、これを用いてｎ型ウェル領域ＮＷＲの真上の導電膜ＰＳにｐ型導電性不純物（たとえばボロン）が注入される。ここで形成されるｐ型注入用マスクＰＭＫは、実施の形態１と同様に、基本的にｎ型ウェル領域ＮＷＲと重なっており、その端部ＥＧがｎ型ウェル領域ＮＷＲとｐ型ウェル領域ＰＷＲとの境界部ＢＤＲの真上に配置される。
【０１１５】
ただし、図１２の実施の形態１においてはｐ型導電性不純物が図中の矢印で示すように半導体基板ＳＵＢの主表面Ｓ１にほぼ垂直な方向（図の上下方向）に注入されるのに対し、図２７においては境界部ＢＤＲからｎ型ウェル領域ＮＷＲ側を向くように主表面Ｓ１に垂直な方向に対して傾斜した角度からｎ型導電性不純物が注入される。すなわち注入されるｐ型導電性不純物が、導電膜ＰＳに近づくにつれて（下方へ行くにつれて）境界部ＢＤＲから離れて主表面Ｓ１に沿う方向に関してｎ型ウェル領域ＮＷＲ側に進むように（ｐ型ウェル領域ＰＷＲから離れるように）傾斜した角度を有するように注入される。このことは、連続ゲート電極を形成しようとする導電膜ＰＳおよびその近傍の双方において同様である。なお図２７（Ａ）は図２９（Ａ）におけるＸＸＶＩＩＡ−ＸＸＶＩＩＡ線に沿う部分を示しており、図２７（Ｂ）は図２９（Ａ）におけるＸＸＶＩＩＢ−ＸＸＶＩＩＢ線に沿う部分を示している。
【０１１６】
図２８（Ａ），（Ｂ）および図２９（Ｂ）を参照して、図１３の工程と同様にｎ型注入用マスクＮＭＫが形成され、これを用いてｐ型ウェル領域ＰＷＲの真上の導電膜ＰＳにｎ型導電性不純物（たとえばリン）が注入される。ただしここで形成されるｎ型注入用マスクＮＭＫは、実施の形態１のｎ型注入用マスクＮＭＫと異なり、突起部ＴＫＩを有さず、図２０の比較例のｎ型注入用マスクＮＭＫと同様に、その端部ＥＧがｎ型ウェル領域ＮＷＲとｐ型ウェル領域ＰＷＲとの境界部ＢＤＲの真上に配置される。
【０１１７】
そして図２８においては、境界部ＢＤＲからｐ型ウェル領域ＰＷＲ側を向くように主表面Ｓ１に対して傾斜した角度からｐ型導電性不純物が注入される。すなわち注入されるｎ型導電性不純物が、導電膜ＰＳに近づくにつれて（下方へ行くにつれて）境界部ＢＤＲから離れて主表面Ｓ１に沿う方向に関してｐ型ウェル領域ＰＷＲ側に進むように（ｎ型ウェル領域ＮＷＲから離れるように）傾斜した角度を有するように注入される。このことは、連続ゲート電極を形成しようとする導電膜ＰＳおよびその近傍の双方において同様である。なお図２８（Ａ）は図２９（Ｂ）におけるＸＸＶＩＩＩＡ−ＸＸＶＩＩＩＡ線に沿う部分を示しており、図２８（Ｂ）は図２９（Ｂ）におけるＸＸＶＩＩＩＢ−ＸＸＶＩＩＩＢ線に沿う部分を示している。
【０１１８】
これ以降の各工程については実施の形態１の図１４以降の工程と同様であるためその説明を省略する。
【０１１９】
次に、本実施の形態の作用効果を説明する。
本実施の形態においては、境界部ＢＤＲからｎ型ウェル領域ＮＷＲ側またはｐ型ウェル領域ＰＷＲ側を向くように主表面Ｓ１に垂直な方向に対して傾斜した角度から注入される。このため、注入角度およびフォトレジストＰＨＲのパターンの高さ（主表面Ｓ１に垂直な方向の厚み）に応じて、シャドウイング領域と呼ばれるフォトレジストＰＨＲに遮られて導電性不純物が注入されない領域が、特に境界部ＢＤＲ（端部ＥＧ）の近傍に形成される。
【０１２０】
したがって、実施の形態１において突起部ＴＫＩによりｐ型およびｎ型導電性不純物のいずれも注入されない領域が形成されたのと同様に、本実施の形態においても、特に境界部ＢＤＲ（端部ＥＧ）の近傍に、ｐ型およびｎ型導電性不純物のいずれも注入されない領域が形成される。このため本実施の形態においても実施の形態１と同様に、緩衝領域ＢＦＲを形成することができ、これにより連続ゲート電極Ｇ１における導電性不純物の相互拡散、およびこれに伴う閾値電圧のばらつきなどの不具合を抑制することができる。
【０１２１】
（実施の形態３）
本実施の形態においては、実施の形態１と実施の形態２との技術的特徴を組み合わせている。すなわち実施の形態１に示すような突起部ＴＫＩを有するｎ型注入用マスクＮＭＫを用いて、実施の形態２のように主表面Ｓ１に垂直な方向に対して傾斜した角度からｐ型およびｎ型導電性不純物が注入される。このように本実施の形態においては２つの実施の形態１，２の相乗効果により、実施の形態１，２以上に不純物濃度の低い緩衝領域ＢＦＲが広く形成され、閾値電圧のばらつきを抑制する技術的効果等が高められる。なお本実施の形態においても連続ゲート電極Ｇ１およびその近傍の（隣り合う）分離絶縁膜ＳＩのみに注目して説明する。
【０１２２】
注入の密度分布を忠実に反映する図３０を参照して、本実施の形態における連続ゲート電極Ｇ１に隣り合う領域の分離絶縁膜ＳＩ内の導電性不純物分布は、図２６の実施の形態２の分離絶縁膜ＳＩ内に比べてやや左側（ｐ型ウェル領域ＰＷＲ側）に境界ＢＲが形成される態様となっている。また実施の形態２の分離絶縁膜ＳＩ以上に、境界ＢＲの近傍において導電性不純物の濃度が著しく低下している。このことは、当該分離絶縁膜ＳＩの近傍の緩衝領域ＢＦＲにおいても導電性不純物の濃度が著しく低下していることを意味している。
【０１２３】
図３１（Ａ），（Ｂ）および図３２を参照して、突起部ＴＫＩを有するｎ型注入用マスクＮＭＫによりｐ型導電性不純物の注入領域とｎ型導電性不純物の注入領域との間に空隙が形成される。さらにその注入角度が、実施の形態２と同様に傾斜されることにより、上記の空隙がより広く形成される。なお図３１（Ａ）は図３２におけるＸＸＸＩＡ−ＸＸＸＩＡ線に沿う部分を示しており、図３１（Ｂ）は図３２におけるＸＸＸＩＢ−ＸＸＸＩＢ線に沿う部分を示している。
【０１２４】
なお実施の形態２，３において、ｐ型およびｎ型導電性不純物は、フォトレジストＰＨＲのパターンの底面で導電性不純物が突き抜けることがないようにすることが可能な角度で注入されることが好ましい。
【０１２５】
図３３を参照して、このグラフの横軸は、上記の連続ゲート電極Ｇ１に形成されるゲート電極ＮＧ，ＰＧの閾値電圧の絶対値を示しており、縦軸は、注入される導電性不純物が主表面Ｓ１に垂直な方向に対して傾く角度を示している。図中の「実施の形態２」は図２１のグラフと同様に突起部ＴＫＩを有さないレジストパターンを用いた場合であり、「実施の形態３」は図２１のグラフと同様に突起部ＴＫＩを有するレジストパターンを用いた場合の結果を示している。またグラフ中のＬ，Ｍ，Ｓが示すものについても図２１のグラフと同様である。
【０１２６】
図３３により、実施の形態２のように突起部ＴＫＩを有さないレジストパターンを用いて注入角度を傾けた場合に比べて、本実施の形態のように突起部ＴＫＩを有するレジストパターンを用いて注入角度を傾けた場合の方が、各グラフの直線の間隔が狭く、かつその傾きが大きくなっている。このことは、本実施の形態においては多結晶シリコンの粒の大きさおよびｎ型注入用マスクＮＭＫの位置ずれの量にかかわらず、閾値電圧のばらつきが実施の形態２よりも小さくなっていることを示している。
【０１２７】
以上においては主にＳＲＡＭのフリップフロップ回路を構成するドライバトランジスタと負荷トランジスタとの連続ゲート電極について説明したが、これに限らず、通常のＣＭＯＳインバータのように複数の電気的極性が異なるゲート電極が連続する構成を有する任意の半導体装置に対して本実施の形態を適用可能である。
【０１２８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２９】
ＡＲ  活性領域、ＢＤＲ  境界部、ＢＦＲ  緩衝領域、ＢＬ，ＺＢＬ  ビット線、ＢＲＬ  バリアメタル、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８  コンタクト、ＣＨＬ  チャネル層、Ｄ  ドレイン電極、ＤＶ  半導体装置、ＥＧ  端部、Ｇ１，Ｇ２  連続ゲート電極、ＧＡ  アクセスゲート電極、ＧＩ  ゲート絶縁膜、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４  層間絶縁膜、ＩＩ５  絶縁膜、Ｍ１，Ｍ２，Ｍ３，Ｍ４  金属配線、Ｎ１，Ｎ１ａ，Ｎ１ｂ  第１の記憶ノード部、Ｎ２，Ｎ２ａ，Ｎ２ｂ  第２の記憶ノード部、ＮＧ，ＰＧ  ゲート電極、ＮＭＫ  ｎ型注入用マスク、ＮＷ  ｎ型ウェル形成用領域、ＮＷＲ  ｎ型ウェル領域、ＯＦ  オフセットスペーサ、ＰＤ  パッド領域、ＰＨＲ  フォトレジスト、ＰＭＫ  ｐ型注入用マスク、ＰＳ  導電膜、ＰＷ  ｐ型ウェル形成用領域、ＰＷＲ  ｐ型ウェル領域、Ｓ  ソース電極、Ｓ１  主表面、ＳＩ  分離絶縁膜、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁膜、Ｔ１，Ｔ２  ドライバトランジスタ、Ｔ３，Ｔ４  負荷トランジスタ、Ｔ５，Ｔ６  アクセストランジスタ、ＴＫＩ  突起部、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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