(57)【要約】【課題】電極端子の形成時に懸念される端子側面へのハンダこぼれを抑止し、ハンダキャップの所期のハンダ量が確保された信頼性の高い半導体装置を実現する。【解決手段】半導体基板１の表面に電極端子１０を有しており、電極端子１０は、Ｃｕ層２１と、Ｃｕ層２１上に形成された第１のＮｉ層２２と、第１のＮｉ層２２上に形成された多孔質構造である第２のＮｉ層２３と、第２のＮｉ層２３上に形成されたＳｎ含有層２５とを備えて構成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板の表面に電極端子を有する半導体装置であって、
前記電極端子は、
Ｃｕ層と、
前記Ｃｕ層上に形成された第１のＮｉ層と、
前記第１のＮｉ層上に形成された多孔質構造である第２のＮｉ層と、
前記第２のＮｉ層上に形成されたＳｎ含有層と
を含むことを特徴とする半導体装置。
【請求項２】
前記第１のＮｉ層は、Ｐを含有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＮｉ層は、Ｐ濃度が１０ｗｔ％以上１５ｗｔ％以下の範囲内の値であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のＮｉ層は、Ｂを含有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２のＮｉ層は、Ｂ濃度が０．１ｗｔ％以上０．５ｗｔ％以下の範囲内の値であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２のＮｉ層は、内部に複数の空孔を有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項７】
前記第２のＮｉ層は、Ｐを含有する第１層内に、Ｂを含有する第２層で表面を被覆された空孔を有してなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項８】
基板の表面に電極端子を有する半導体装置の製造方法であって、
前記電極端子を形成するに際して、
前記基板の表面にＣｕ層を形成する工程と、
前記Ｃｕ層上に第１のＮｉ層を形成する工程と、
前記第１のＮｉ層上に多孔質構造である第２のＮｉ層を形成する工程と、
前記第２のＮｉ層上にＳｎ含有層を形成する工程と、
前記Ｓｎ含有層を熱処理する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記第１のＮｉ層は、Ｐを含有することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１のＮｉ層は、Ｐ濃度が１０ｗｔ％以上１５ｗｔ％以下の範囲内の値であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２のＮｉ層は、Ｂを含有することを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第２のＮｉ層は、Ｂ濃度が０．１ｗｔ％以上０．５ｗｔ％以下の範囲内の値であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２のＮｉ層は、内部に複数の空孔を有することを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第２のＮｉ層は、Ｐを含有する第１層内に、Ｂを含有する第２層で表面を被覆された空孔を有してなることを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年では、半導体素子のテクノロジーノードが進むにつれて、半導体素子同士又は半導体素子と回路基板とを接続する電極端子の微細化が進む傾向にある。そのため、従来の電極端子であるマイクロバンプでは、その微細化が進むと端子高さが低くなり、アンダーフィル材を注入するための半導体素子と回路基板との間のギャップを確保できなくなる。また、マイクロバンプでは、ハンダが太鼓形状になるため、端子ギャップを確保するためにハンダ量を多く形成すると、隣り合う電極端子のハンダ同士の短絡（ブリッジ）が生じ易くなる。そこで、半導体素子の微細化に対応する電極端子として、Ｃｕピラーバンプが用いられてきている。Ｃｕピラーバンプは、柱状のＣｕ層上にハンダキャップが形成された構造であり、電極径と高さとの比（アスペクト比）を大きく（例えば約１：１）形成することができる。
【０００３】
しかしながら、Ｃｕピラーバンプには以下のような問題がある。近年の更なる電極端子の微細化により、柱状のＣｕ層上に形成できるハンダ量が少なくなっている。そのため、ハンダキャップにおいては、Ｃｕ層とハンダとの反応によるＣｕ−Ｓｎ化合物層がハンダ中に占める割合が多くなる。このＣｕ−Ｓｎ化合物層の増加によって、接続に用いられるハンダ材料が減少し、接続不良を招来することになる。この問題に対処すべく、Ｃｕピラーバンプにおいて、Ｃu層とハンダキャップとの間にＮｉ層を形成する技術が案出されている。Ｎｉはハンダと反応し難く、Ｎｉ層によりハンダのＣｕとの反応が抑止される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３１７５５号公報
【特許文献２】特開２００３−１９７６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
Ｃｕピラーバンプを形成する際には、柱状のＣｕ層及びハンダ層をメッキ工程にて形成した後、リフローを行う。このリフローは、ハンダを溶融・凝固させる処理であり、ウェットバックと呼ばれている。以後、ウェットバック前のハンダを「ハンダ層」、ウェットバック後のハンダを「ハンダキャップ」と呼ぶ。ウェットバックは、以下の事項を目的として行われる。
（１）外観検査装置によりＣｕピラーバンプを認識させるために、ウェットバックによりハンダを半球状にすることで光沢性を付与し、視認性を向上させる。
（２）メッキ工程中にハンダ層中に取り込まれる有機系の不純物を、ハンダを一旦溶融凝固させ、ハンダ中に含有する不純物をガス化させて除去することにより、接続部分のボイドの発生を抑制する。
【０００６】
近年では、ウェットバックの一手法として、蟻酸を還元剤に用いる蟻酸リフローが行われ始めている。蟻酸を用いたウェットバックでは、蟻酸がハンダ表面の酸化膜を除去する効果を有する。１５０℃程度の温度で蟻酸が酸化膜と反応し、蟻酸塩を形成し分解するため、残渣が殆どなく、従来のロジン系フラックスのようなリフロー後のフラックス洗浄が不要なプロセスであることから、使用範囲が拡大傾向にある。
【０００７】
この蟻酸リフローによるウェットバックをＣｕ層、Ｎｉ層、及びハンダ層の３層構造のＣｕピラーバンプに対して行うと、蟻酸がハンダのＮｉに対する濡れ性を大幅に向上させることから、ハンダがＮｉ層の側面へ多くこぼれ出す現象（ハンダこぼれ）が生じる。ハンダこぼれが生じると、ハンダキャップのハンダ量が減少し、接続に要するハンダ量を十分に確保できなくなるという課題がある。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、電極端子の形成時に懸念される端子側面へのＳｎ含有物のこぼれ現象を抑止し、Ｓｎ含有層の所期量が確保された信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
半導体装置の一態様は、基板の表面に電極端子を有する半導体装置であって、前記電極端子は、Ｃｕ層と、前記Ｃｕ層上に形成された第１のＮｉ層と、前記第１のＮｉ層上に形成された多孔質構造である第２のＮｉ層と、前記第２のＮｉ層上に形成されたＳｎ含有層とを含む。
【００１０】
半導体装置の製造方法の一態様は、基板の表面に電極端子を有する半導体装置の製造方法であって、前記電極端子を形成するに際して、前記基板の表面にＣｕ層を形成する工程と、前記Ｃｕ層上に第１のＮｉ層を形成する工程と、前記第１のＮｉ層上に多孔質構造である第２のＮｉ層を形成する工程と、前記第２のＮｉ層上にＳｎ含有層を形成する工程と、前記Ｓｎ含有層を熱処理する工程とを含む。
【発明の効果】
【００１１】
上記の諸態様によれば、電極端子の形成時に懸念される端子側面へのＳｎ含有物のこぼれ現象を抑止し、Ｓｎ含有層の所期量が確保された信頼性の高い半導体装置が実現する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態による半導体素子の製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による半導体素子の製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による半導体素子の製造方法を工程順に示す概略断面図である。
【図４】第２の実施形態による半導体素子の製造方法の主要工程を示す概略断面図である。
【図５】第２の実施形態による半導体素子の第２のＮｉ層を拡大した様子を示す概略断面図である。
【図６】第３の実施形態による半導体装置の構成を模式的に示す概略断面図である。
【図７】第４の実施形態による半導体装置の構成を模式的に示す概略断面図である。
【発明を実施するための形態】
【００１３】
以下、半導体装置及びその製造方法の諸実施形態について、図面を参照しながら詳細に説明する。
【００１４】
（第１の実施形態）
本実施形態では、半導体素子（半導体チップ）の構成について、その製造方法と共に説明する。図１〜図３は、本実施形態による半導体素子の製造方法を工程順に示す概略断面図である。
【００１５】
先ず、図１（ａ）に示すように、半導体基板１に所定の機能素子、例えばＭＯＳトランジスタ及び多層配線層等を形成する。
詳細には、例えばｐ型の半導体基板１を用意する。半導体基板１の表面にｎ型不純物をイオン注入し、ｎ型ウェル２を形成する。不図示のゲート絶縁膜及びゲート電極を形成する。半導体基板１におけるゲート電極の両側の領域、及びその近傍の領域にｐ型不純物又はｎ型不純物をイオン注入し、ｐ型領域３ａ、ｎ型領域３ｂ、ｐ型ソース／ドレイン領域４ａ、及びｎ型ソース／ドレイン領域４ｂを形成する。以上により、ｐ型領域３ａ及びｎ型領域３ｂと共に、ゲート電極及びｐ型ソース／ドレイン領域４ａ等を備えたｐ型ＭＯＳトランジスタ１０ａ、ゲート電極及びｎ型ソース／ドレイン領域４ｂ等を備えたｎ型ＭＯＳトランジスタ１０ｂが形成される。
【００１６】
次に、半導体基板１上を覆う層間絶縁膜５を形成する。層間絶縁膜５にコンタクト孔５ａを形成する。コンタクト孔５ａを埋め込むように、層間絶縁膜５上にＴｉ等の下地膜及びＡｌを堆積する。下地膜及びＡｌをリソグラフィー及びエッチングで加工し、第１配線６を形成する。以上により、ｐ型領域３ａ、ｎ型領域３ｂ、ｐ型ソース／ドレイン領域４ａ、ｎ型ソース／ドレイン領域４ｂと接続された第１配線６を有する第１配線層１０ｃが形成される。
【００１７】
次に、第１配線層１０ｃ上を覆う層間絶縁膜７を形成する。層間絶縁膜７にコンタクト孔７ａを形成する。コンタクト孔７ａを埋め込むように、層間絶縁膜７上にＴｉ等の下地膜及びＡｌを堆積する。下地膜及びＡｌをリソグラフィー及びエッチングで加工し、第２配線８を形成する。以上により、第１配線６と接続された第２配線８を有する第２配線層１０ｄが形成される。
【００１８】
次に、半導体基板１上を覆う層間絶縁膜９を形成する。層間絶縁膜９にコンタクト孔９ａを形成する。コンタクト孔９ａを埋め込むように、層間絶縁膜９上にＴｉ等の下地膜及びＡｌを堆積する。下地膜及びＡｌをリソグラフィー及びエッチングで加工し、Ａｌ電極１１を形成する。Ａｌ電極１１上を覆う上部絶縁膜１２を形成する。上部絶縁膜１２をリソグラフィー及びエッチングで加工し、Ａｌ電極１１の表面の一部を露出させる開口１２ａを形成する。
【００１９】
続いて、図１（ｂ）に示すように、下地膜であるＴｉ膜１３及びメッキシード膜であるＣｕ膜１４を形成する。なお、図１（ｂ）以降の各図では、半導体基板１上に形成された機能素子の図示及びＡｌ電極１１以外の多層配線層の図示を省略する。
詳細には、開口１２ａの内壁面を覆うように上部絶縁膜１２上に、例えばスパッタ法により下地金属、ここではＴｉを１００ｎｍ程度の厚みに堆積する。次に、例えばスパッタ法によりメッキシード膜となるＣｕを２００ｎｍ程度の厚みに堆積する。以上により、Ｔｉ膜１３及びその上のＣｕ膜１４が形成される。
【００２０】
続いて、図１（ｃ）に示すように、Ｃｕピラーバンプを形成するためのレジストマスク１５を形成する。
詳細には、全面にレジストを５０μｍ程度の厚みに塗布し、リソグラフィーによりレジストに３０μｍ程度の径の開口１５ａを５０μｍ程度のピッチで形成する。以上により、開口１２ａの上方に位置するＣｕ膜１４の表面の一部を露出させる開口１５ａを有するレジストマスク１５が形成される。
【００２１】
続いて、図２（ａ）に示すように、Ｃｕ層２１を形成する。
詳細には、電解メッキ法により、レジストマスク１５の開口１５ａ内のＣｕ膜１４上にＣｕを３０μｍ程度の厚みに堆積する。以上により、Ａｌ電極１１と電気的に接続されたＣｕ層２１が形成される。
【００２２】
続いて、図２（ｂ）に示すように、第１のＮｉ層２２を形成する。
詳細には、無電解メッキ法により、レジストマスク１５の開口１５ａ内のＣｕ層２１上に、リン（Ｐ）を含有するＮｉ（Ｎｉ−Ｐ）を堆積する。具体的には、添加剤やｐＨ等を調整して、Ｐ濃度を１０ｗｔ％以上１５ｗｔ％以下に調整した無電解Ｎｉ−Ｐメッキ液中に半導体基板１を浸漬する。以上により、Ｎｉ−Ｐからなる２μｍ程度の厚みの第１のＮｉ層２２が形成される。第１のＮｉ層２２では、Ｎｉ−ＰのＰ濃度が１０ｗｔ％以上１５ｗｔ％以下の範囲内の値とされる。Ｐ濃度が１０ｗｔ％よりも小さいと、後述するハンダとの濡れ性が十分に低下しなくなる。Ｐ濃度が１５ｗｔ％よりも大きいと、メッキ法で形成することが困難となり、また後述するＮｉの持つハンダに対するバリア性が不十分となる。Ｐ濃度を１０ｗｔ％以上１５ｗｔ％以下とすることにより、ハンダに対するバリア性を有し、ハンダとの濡れ性が十分に低い第１のＮｉ層２２が実現する。本実施形態では、第１のＮｉ層２２のＰ濃度は１２ｗｔ％程度とされる。
【００２３】
続いて、図２（ｃ）に示すように、多孔質構造の第２のＮｉ層２３を形成する。
詳細には、無電解メッキ法により、レジストマスク１５の開口１５ａ内の第１のＮｉ層２２上に、ホウ素（Ｂ）を含有する多孔質構造のＮｉ（Ｎｉ−Ｂ）を堆積する。具体的には、０．５μｍ程度の径の非導電性粒子（ＰＴＦＥ）を含有させ、添加剤やｐＨ等を調整してＢ濃度を０．１ｗｔ％以上０．５ｗｔ％以下とした無電解Ｎｉ−Ｂメッキ液中に半導体基板１を浸漬する。無電解Ｎｉ−Ｂメッキは、堆積したＮｉ−Ｂ中にＰＴＦＥが残存しない所定の条件で行われる。以上により、ＰＴＦＥに替わって０．５μｍ程度の径の多数の空孔（ポーラス）２３ａを有する１μｍ程度の厚みのＮｉ−Ｂからなる第２のＮｉ層２３が形成される。第２のＮｉ層２３では、Ｎｉ−ＢのＢ濃度が０．１ｗｔ％以上０．５ｗｔ％以下の範囲内の値とされる。Ｂ濃度が０．１ｗｔ％よりも小さいと、Ｂが酸化することでＮｉの酸化を抑止する効果が不十分となる。Ｂ濃度が０．５ｗｔ％よりも大きいと、Ｂの酸化物が多すぎてハンダの濡れ性が低下する。Ｂ濃度を０．１ｗｔ％以上０．５ｗｔ％以下とすることにより、Ｎｉの酸化を抑止し、Ｎｉ−Ｂに対するハンダの濡れ性を十分に確保する第２のＮｉ層２３が実現する。本実施形態では、第２のＮｉ層２３のＢ濃度は０．３ｗｔ％程度とされる。
【００２４】
続いて、図３（ａ）に示すように、ハンダ層２４を形成する。
詳細には、レジストマスク１５の開口１５ａ内の第２のＮｉ層２３上に、Ｓｕ含有層、ここではハンダ層２４を形成する。ハンダの種類としては、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｂｉ系、Ｓｎ−Ｉｎ系等が挙げられる。ハンダ層２４は、電解ハンダメッキにより例えばＳｎ−２．０ｗｔ％Ａｇハンダを用いて１１μｍ程度の厚みに形成される。
【００２５】
続いて、図３（ｂ）に示すように、レジストマスク１５を除去し、Ｔｉ膜１３及びＣｕ膜１４をエッチングする。
詳細には、レジストマスク１５をウェット処理又はアッシング処理により除去する。その後、Ｔｉ膜１３及びＣｕ膜１４の隣り合うＣｕ層２１間で露出する部分をエッチングして除去する。
【００２６】
続いて、図３（ｃ）に示すように、ハンダ層２４をリフロー処理する。
詳細には、蟻酸雰囲気において、ハンダ層２４をリフロー処理（ウェットバック）する。これにより、ハンダ層２４が高さ１５μｍ程度の半球状となり、ハンダキャップ２５となる。
以上により、Ｃｕ層２１、第１のＮｉ層２２、第２のＮｉ層２３、及びハンダキャップ２５が順次積層してなり、Ａｌ電極１１と電気的に接続されたＣｕピラーバンプ２０が形成される。
【００２７】
本実施形態のＣｕピラーバンプ２０では、Ｃｕ層２１とハンダキャップ２５との間に第１のＮｉ層２２及び第２のＮｉ層２３が挿入されている。
第２のＮｉ層２３は、多孔質構造のＮｉ−Ｂからなり、Ｂを含有することによりＮｉの酸化を抑止し、ハンダの濡れ性が十分に確保される。ハンダ層２４をリフロー処理を例えば蟻酸のようなハンダの濡れ性を大きく向上させる雰囲気で行ったとしても、第２のＮｉ層２３中のポーラス２３ａ内にハンダが含浸してポーラス２３ａ内でＮｉ−Ｂとハンダとの合金が形成され、再溶融するハンダが残存しない。そのため、ウェットバック工程による第２のＮｉ層２３の側面におけるハンダこぼれが抑止される。
【００２８】
第１のＮｉ層２２は、Ｎｉ−Ｐからなり、第２のＮｉ層２３によるハンダこぼれの抑止をサポートする。第１のＮｉ層２２を有しないと、第２のＮｉ層２３が多孔質構造であることから第２のＮｉ層２３を通じてハンダが下層のＣｕと反応する懸念がある。Ｃｕ層２１と第２のＮｉ層２３との間に第１のＮｉ層２２が設けられることにより、ハンダのＣｕとの反応が確実に防止される。また万一、第２のＮｉ層２３で若干のハンダこぼれが生じたとしても、ハンダとの濡れ性が低いＮｉ−Ｐによりハンダこぼれが確実に抑止され、こぼれたハンダがＣｕ層２１に到達する懸念が払拭される。
【００２９】
以上により、本実施形態では、Ｃｕピラーバンプ２０において、バンプ側面へのハンダこぼれを生ぜしめることなくハンダに対する十分なバリア性を確保する。この場合、所期のハンダ量が保持された半球状のハンダキャップ２５を得ることができ、ハンダのＣｕとの反応を確実に抑止するアスペクト比の大きい微細なＣｕピラーバンプ２０が実現する。
【００３０】
以上説明したように本実施形態によれば、Ｃｕピラーバンプ２０の形成時に懸念されるバンプ側面へのハンダこぼれを確実に抑止し、ハンダキャップ２５の所期のハンダ量が確保された信頼性の高い半導体素子が実現する。
【００３１】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、半導体素子（半導体チップ）の構成について、その製造方法と共に説明するが、第２のＮｉ層の構成が第１の実施形態と若干異なる点で第１の実施形態と相違する。図４は、本実施形態による半導体素子の製造方法の主要工程を示す概略断面図である。
【００３２】
先ず、第１の実施形態と同様に、図１（ａ）〜図２（ｂ）の諸工程を行う。レジストマスク１５の開口１５ａ内のＣｕ層２１上に、Ｐ濃度が例えば１０ｗｔ％程度とされたＮｉ−Ｐからなる第１のＮｉ層２２が形成される。
【００３３】
続いて、図４（ａ）に示すように、多孔質構造の第２のＮｉ層３１を形成する。第２のＮｉ層３１を拡大した様子を図５に示す。
詳細には、先ず、１．０μｍ程度の径の非導電性粒子（ＰＴＦＥ）を含有させ、Ｐ濃度を例えば７ｗｔ％程度に調整した無電解Ｎｉ−Ｐメッキ液中に半導体基板１を浸漬する。無電解Ｎｉ−Ｐメッキは、堆積したＮｉ−Ｐ中にＰＴＦＥが残存しない所定の条件で行われる。以上により、第１のＮｉ層２２上に、ＰＴＦＥに替わって１．０μｍ程度の径の多数のポーラス３１ａを有する２μｍ程度の厚みのＮｉ−Ｐからなる第１層３１Ａが形成される。
【００３４】
第１層３１Ａを形成した直後に、Ｂ濃度を０．１ｗｔ％以上０．５ｗｔ％以下、例えば０．５ｗｔ％程度に調整した無電解Ｎｉ−Ｂメッキ液中に半導体基板１を浸漬する。これにより、第１層３１Ａ中のポーラス３１ａの表面を覆う０．２μｍ程度の厚みのＮｉ−Ｂからなる第２層３１Ｂが形成される。Ｂ濃度が０．１ｗｔ％よりも小さいと、Ｂが酸化することでＮｉの酸化を抑止する効果が不十分となる。Ｂ濃度が０．５ｗｔ％よりも大きいと、Ｂの酸化物が多すぎてハンダの濡れ性が低下する。Ｂ濃度を０．１ｗｔ％以上０．５ｗｔ％以下とすることにより、Ｎｉの酸化を抑止し、Ｎｉ−Ｂに対するハンダの濡れ性を十分に確保することができる。
以上により、第１のＮｉ層２２上に、第１層３１Ａ及びその中に存するポーラス３１ａの表面を覆う第２層３１Ｂを有する第２のＮｉ層３１が形成される。
【００３５】
しかる後、第１の実施形態と同様に、図３（ａ）〜図３（ｃ）の諸工程を行う。以上により、図４（ｂ）に示すように、Ｃｕ層２１、第１のＮｉ層２２、第２のＮｉ層３１、及びハンダキャップ２５が順次積層してなり、Ａｌ電極１１と電気的に接続されたＣｕピラーバンプ３０が形成される。
【００３６】
本実施形態のＣｕピラーバンプ３０では、Ｃｕ層２１とハンダキャップ２５との間に第１のＮｉ層２２及び第２のＮｉ層３１が挿入されている。
第２のＮｉ層３１は、Ｎｉ−Ｐからなる第１層３１Ａと、その中に存するポーラス３１ａの表面を覆うＮｉ−Ｂからなる第２層３１Ｂを有する。第２層３１ＢがＢを含有することによりＮｉの酸化を抑止し、ハンダの濡れ性が十分に確保される。ハンダ層２４をリフロー処理を例えば蟻酸のようなハンダの濡れ性を大きく向上させる雰囲気で行ったとしても、第１層３１Ａ中のポーラス３１ａ内にハンダが含浸してポーラス３１ａ内でＮｉ−Ｂとハンダとの合金が形成され、再溶融するハンダが残存しない。そのため、第２のＮｉ層３１（Ｎｉ−Ｐの第１層３１Ａ）の側面におけるハンダこぼれが抑止される。
【００３７】
第１のＮｉ層２２は、Ｎｉ−Ｐからなり、第２のＮｉ層２３によるハンダこぼれの抑止をサポートする。第１のＮｉ層２２を有しないと、第２のＮｉ層２３が多孔質構造であることから第２のＮｉ層２３を通じてハンダが下層のＣｕと反応する懸念がある。Ｃｕ層２１と第２のＮｉ層２３との間に第１のＮｉ層２２が設けられることにより、ハンダのＣｕとの反応が確実に防止される。また万一、第２のＮｉ層２３で若干のハンダこぼれが生じたとしても、ハンダとの濡れ性が低いＮｉ−Ｐによりハンダこぼれが確実に抑止され、こぼれたハンダがＣｕ層２１に到達する懸念が払拭される。
【００３８】
以上により、本実施形態では、Ｃｕピラーバンプ３０において、バンプ側面へのハンダこぼれを生ぜしめることなくハンダに対する十分なバリア性を確保する。この場合、所期のハンダ量が保持された半球状のハンダキャップ２５を得ることができ、ハンダのＣｕとの反応を確実に抑止するアスペクト比の大きい微細なＣｕピラーバンプ３０が実現する。
【００３９】
以上説明したように本実施形態によれば、Ｃｕピラーバンプ３０の形成時に懸念されるバンプ側面へのハンダこぼれを確実に抑止し、ハンダキャップ２５の所期のハンダ量が確保された信頼性の高い半導体素子が実現する。
【００４０】
（第３の実施形態）
本実施形態では、一対の半導体素子（半導体チップ）同士が接合されてなる半導体装置について説明する。図６は、本実施形態による半導体装置の構成を模式的に示す概略断面図である。
【００４１】
本実施形態の半導体装置を構成する各半導体素子は、第１又は第２の実施形態による半導体素子である。第１の実施形態による半導体素子を用いる場合には、図１（ａ）〜図３（ｃ）の諸工程を経て、Ｃｕピラーバンプ２０を備えた半導体素子を形成する。第２の実施形態による半導体素子を用いる場合には、図１（ａ）〜図２（ｂ）、図４（ａ）、図３（ａ）〜図３（ｃ）の諸工程を経て、図４（ｂ）のようなＣｕピラーバンプ３０を備えた半導体素子を形成する。本実施形態では、第１の実施形態による半導体素子を用いる場合を例示し、これを半導体素子４０とする。
【００４２】
この半導体装置は、一対の半導体素子４０が、Ｃｕピラーバンプ２０同士を対向させて配置されており、ハンダキャップ２５により接続され構成されている。
本実施形態によれば、Ｃｕピラーバンプ２０の形成時に懸念されるバンプ側面へのハンダこぼれを確実に抑止し、ハンダキャップ２５の所期のハンダ量が確保された一対の半導体素子４０同士が接合され、信頼性の高い半導体装置が実現する。
【００４３】
（第４の実施形態）
本実施形態では、回路基板に半導体素子（半導体チップ）が接合されてなる半導体装置について説明する。図７は、本実施形態による半導体装置の構成を模式的に示す概略断面図である。
【００４４】
本実施形態の半導体装置の構成要素である半導体素子は、第１又は第２の実施形態による半導体素子である。第１の実施形態による半導体素子を用いる場合には、図１（ａ）〜図３（ｃ）の諸工程を経て、Ｃｕピラーバンプ２０を備えた半導体素子を形成する。第２の実施形態による半導体素子を用いる場合には、図１（ａ）〜図２（ｂ）、図４（ａ）、図３（ａ）〜図３（ｃ）の諸工程を経て、図４（ｂ）のようなＣｕピラーバンプ３０を備えた半導体素子を形成する。本実施形態では、第１の実施形態による半導体素子を用いる場合を例示し、これを半導体素子４０とする。
【００４５】
この半導体装置は、回路基板５０と、半導体素子４０とを備えて構成されている。回路基板５０は、ＣＭＯＳトランジスタ等の機能素子が形成された樹脂基板５１の表面に接続電極５２が設けられ、接続電極５２を覆うソルダーレジスト５３が形成されて構成されている。接続電極５２は、機能素子等と電気的に接続されたＣｕ層５４と、Ｃｕ層５４上に形成されたＮｉ層５５とを有して構成されている。本実施形態による半導体装置は、回路基板５０と半導体素子４０とが、接続電極５２とＣｕピラーバンプ２０とを対向させて配置されており、ハンダキャップ２５により接続され構成されている。
【００４６】
本実施形態によれば、Ｃｕピラーバンプ２０の形成時に懸念されるバンプ側面へのハンダこぼれを確実に抑止し、ハンダキャップ２５の所期のハンダ量が確保された半導体素子４０が回路基板５０と接合され、信頼性の高い半導体装置が実現する。
【００４７】
以下、半導体装置及びその製造方法の諸態様を、付記としてまとめて記載する。
【００４８】
（付記１）基板の表面に電極端子を有する半導体装置であって、
前記電極端子は、
Ｃｕ層と、
前記Ｃｕ層上に形成された第１のＮｉ層と、
前記第１のＮｉ層上に形成された多孔質構造である第２のＮｉ層と、
前記第２のＮｉ層上に形成されたＳｎ含有層と
を含むことを特徴とする半導体装置。
【００４９】
（付記２）前記第１のＮｉ層は、Ｐを含有することを特徴とする付記１に記載の半導体装置。
【００５０】
（付記３）前記第１のＮｉ層は、Ｐ濃度が１０ｗｔ％以上１５ｗｔ％以下の範囲内の値であることを特徴とする付記２に記載の半導体装置。
【００５１】
（付記４）前記第２のＮｉ層は、Ｂを含有することを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００５２】
（付記５）前記第２のＮｉ層は、Ｂ濃度が０．１ｗｔ％以上０．５ｗｔ％以下の範囲内の値であることを特徴とする付記４に記載の半導体装置。
【００５３】
（付記６）前記第２のＮｉ層は、内部に複数の空孔を有することを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００５４】
（付記７）前記第２のＮｉ層は、Ｐを含有する第１層内に、Ｂを含有する第２層で表面を被覆された空孔を有してなることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００５５】
（付記８）基板の表面に電極端子を有する半導体装置の製造方法であって、
前記電極端子を形成するに際して、
前記基板の表面にＣｕ層を形成する工程と、
前記Ｃｕ層上に第１のＮｉ層を形成する工程と、
前記第１のＮｉ層上に多孔質構造である第２のＮｉ層を形成する工程と、
前記第２のＮｉ層上にＳｎ含有層を形成する工程と、
前記Ｓｎ含有層を熱処理する工程と
を含むことを特徴とする半導体装置の製造方法。
【００５６】
（付記９）前記第１のＮｉ層は、Ｐを含有することを特徴とする付記８に記載の半導体装置の製造方法。
【００５７】
（付記１０）前記第１のＮｉ層は、Ｐ濃度が１０ｗｔ％以上１５ｗｔ％以下の範囲内の値であることを特徴とする付記９に記載の半導体装置の製造方法。
【００５８】
（付記１１）前記第２のＮｉ層は、Ｂを含有することを特徴とする付記８〜１０のいずれか１項に記載の半導体装置の製造方法。
【００５９】
（付記１２）前記第２のＮｉ層は、Ｂ濃度が０．１ｗｔ％以上０．５ｗｔ％以下の範囲内の値であることを特徴とする付記１１に記載の半導体装置の製造方法。
【００６０】
（付記１３）前記第２のＮｉ層は、内部に複数の空孔を有することを特徴とする付記８〜１０のいずれか１項に記載の半導体装置の製造方法。
【００６１】
（付記１４）前記第２のＮｉ層は、Ｐを含有する第１層内に、Ｂを含有する第２層で表面を被覆された空孔を有してなることを特徴とする付記８〜１０のいずれか１項に記載の半導体装置の製造方法。
【００６２】
（付記１５）前記Ｓｎ含有層を熱処理する工程は、蟻酸雰囲気で行われることを特徴とする付記８〜１４のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００６３】
１  半導体基板
２  ｎ型ウェル
３ａ  ｐ型領域
３ｂ  ｎ型領域
４ａ  ｐ型ソース／ドレイン領域
４ｂ  ｎ型ソース／ドレイン領域
５，７，９  層間絶縁膜
５ａ，７ａ  コンタクト孔
６  第１配線
８  第２配線
１０ａ  ｐ型ＭＯＳトランジスタ
１０ｂ  ｃ型ＭＯＳトランジスタ
１０ｃ  第１配線層
１０ｄ  第２配線層
１１  Ａｌ電極
１２  上部絶縁膜
１２ａ，１５ａ  開口
１３  Ｔｉ膜
１４  Ｃｕ膜
１５  レジストマスク
２０，３０  Ｃｕピラーバンプ
２１，５４  Ｃｕ層
２２  第１のＮｉ層
２３，３１  第２のＮｉ層
２３ａ，３１ａ  ポーラス
２４  ハンダ層
２５  ハンダキャップ
３１Ａ  第１層
３１Ｂ  第２層
４０  半導体素子
５０  回路基板
５１  樹脂基板
５２  接続電極
５３  ソルダーレジスト
５５  Ｎｉ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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