(57)【要約】【課題】クラックおよび／または剥がれ等を抑制すること。【解決手段】基板３０上に設けられ、トランジスタが設けられた半導体素子と、前記基板３０および前記半導体素子上に設けられた樹脂膜を含む絶縁膜１２と、前記絶縁膜１２上に設けられた第１バンプ１８ｅと、を具備し、前記第１バンプ１８ｅと前記基板３０の中央領域との間に前記樹脂膜を貫通する溝２４が設けられ、前記溝２４内には空隙２５が設けられている半導体装置。【選択図】図７
2018125473.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられ、トランジスタが設けられた半導体素子と、
前記基板および前記半導体素子上に設けられた樹脂膜を含む絶縁膜と、
前記絶縁膜上に設けられた第１バンプと、
を具備し、
前記第１バンプと前記基板の中央領域との間に前記樹脂膜を貫通する溝が設けられ、前記溝内には空隙が設けられている半導体装置。
【請求項２】
前記絶縁膜は、
前記基板上に設けられた第１窒化膜、酸化膜または酸化窒化膜と、
前記溝に含まれた第１溝が貫通し、前記第１窒化膜、酸化膜または酸化窒化膜上に設けられた第１樹脂膜と、
前記第１溝の側面を覆うように前記第１樹脂膜上に設けられた第２窒化膜、酸化膜または酸化窒化膜と、
前記溝に含まれた第２溝が貫通し、前記第１溝の側面を覆うように前記第２窒化膜、酸化膜または酸化窒化膜上に設けられた第２樹脂膜と、
を備える請求項１に記載の半導体装置。
【請求項３】
前記第１溝の底面に前記第１窒化膜、酸化膜または酸化窒化膜が設けられている請求項２に記載の半導体装置。
【請求項４】
前記トランジスタに接続され、前記絶縁膜内に設けられた配線を具備し、
前記溝は、前記第１バンプと前記配線との間に設けられている請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記絶縁膜上に基準電位が供給される基準金属層が設けられ、
前記基準金属層は前記溝の内面に設けられている請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、樹脂膜を有する半導体装置に関する。
【背景技術】
【０００２】
マイクロ波やミリ波を用いたＭＭＩＣ（Monolithic Microwave Integrated Circuit）チップを基板上にフリップチップ実装することが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３２７６１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、熱応力に起因し、基板上の設けられた絶縁層またはバンプ内にクラックや剥がれが発生する。
【０００５】
本半導体装置は、クラックおよび／または剥がれ等を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、基板上に設けられ、トランジスタが設けられた半導体素子と、前記基板および前記半導体素子上に設けられた樹脂膜を含む絶縁膜と、前記絶縁膜上に設けられた第１バンプと、を具備し、前記第１バンプと前記基板の中央領域との間に前記樹脂膜を貫通する溝が設けられ、前記溝内には空隙が設けられている半導体装置である。
【発明の効果】
【０００７】
本高周波装置によれば、クラックおよび／または剥がれ等を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、比較例１に係る半導体装置の断面図である。
【図２】図２は、比較例１に係る半導体装置の平面図である。
【図３】図３（ａ）および図３（ｂ）は、比較例１におけるバンプ近傍の断面図である。
【図４】図４（ａ）および図４（ｂ）は、比較例１におけるバンプおよび配線近傍の断面図である。
【図５】図５は、実施例１に係る半導体装置の断面図である。
【図６】図６は、実施例１に係る半導体装置の平面図である。
【図７】図７（ａ）および図７（ｂ）は、図６のそれぞれＢ−Ｂ断面図およびＣ−Ｃ断面図である。
【図８】図８は、実施例２に係る半導体装置の断面図である。
【図９】図９は、実施例３に係る半導体装置の断面図である。
【図１０】図１０（ａ）から図１０（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図（その１）である。
【図１１】図１１（ａ）から図１１（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図（その２）である。
【図１２】図１２（ａ）から図１２（ｄ）は、実施例２に係る半導体装置の製造方法を示す断面図（その３）である。
【図１３】図１３（ａ）から図１３（ｃ）は、実施例２に係る半導体装置の製造方法を示す断面図（その４）である。
【発明を実施するための形態】
【０００９】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
（１）本願発明の一実施形態は、基板上に設けられ、トランジスタが設けられた半導体素子と、前記基板および前記半導体素子上に設けられた樹脂膜を含む絶縁膜と、前記絶縁膜上に設けられた第１バンプと、を具備し、前記第１バンプと前記基板の中央領域との間に前記樹脂膜を貫通する溝が設けられ、前記溝内には空隙が設けられている半導体装置である。これにより、絶縁膜内の応力が溝により分断される。よって、バンプおよび／または絶縁膜のクラックおよび／または剥離を抑制できる。
（２）前記絶縁膜は、前記基板上に設けられた第１窒化膜、酸化膜または酸化窒化膜と、前記溝に含まれた第１溝が貫通し、前記第１窒化膜、酸化膜または酸化窒化膜上に設けられた第１樹脂膜と、前記第１溝の側面を覆うように前記第１樹脂膜上に設けられた第２窒化膜、酸化膜または酸化窒化膜と、前記溝に含まれた第２溝が貫通し、前記第１溝の側面を覆うように前記第２窒化膜、酸化膜または酸化窒化膜上に設けられた第２樹脂膜と、を備えることが好ましい。これにより、溝からの水分等の侵入を抑制できる。
（３）前記第１溝の底面に前記第１窒化膜、酸化膜または酸化窒化膜が設けられていることが好ましい。これにより、基板の汚染を抑制できる。
（４）前記トランジスタに接続され、前記絶縁膜内に設けられた配線を具備し、前記溝は、前記第１バンプと前記配線との間に設けられていることが好ましい。これにより、配線近傍で絶縁膜にクラックおよび／または剥離が生じることを抑制できる。
（５）前記絶縁膜上に基準電位が供給される基準金属層が設けられ、前記基準金属層は前記溝の内面に設けられていることが好ましい。これにより、シールド効果を高めることができる。
【００１０】
本発明の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００１１】
［比較例１］
半導体装置としてパッケージレスで基板に実装が可能なＷＬＣＳＰ（Wafer Level Chip Size Package）を例に説明する。図１は、比較例１に係る半導体装置の断面図である。図１に示すように、基板３０上に半導体装置１１がフリップチップ実装されている。基板３０上には電極３４が設けられている。基板３０上にソルダーレジスト３２が設けられている。ソルダーレジスト３２は、電極３４の上面を露出する開口を有する。基板１０上（図２では下、以下同様）に絶縁膜１２が設けられている。絶縁膜１２は例えば樹脂膜である。絶縁膜１２上に金属層１４が設けられている。金属層１４上に電極１６が設けられている。電極１６と３４とはバンプ１８により接合されている。
【００１２】
図２は、比較例１に係る半導体装置の平面図である。図１は図２のＡ−Ａ断面に相当する。図２に示すように、基板１０上にバンプ１８がアレイ状に設けられている。金属層１４は、絶縁膜１２上のほぼ全面を覆っている。金属層１４にはグランド電位等の基準電位が供給される。金属層１４に接続するバンプ１８はグランド用バンプ１８ａである。金属層１４には開口１５が設けられている。開口１５内に設けられ金属層１４に接続されていないバンプ１８は信号用バンプ１８ｂである。信号用バンプ１８ｂには配線２０が接続されている。配線２０は絶縁膜１２内に設けられている。配線２０は、基板１０上に形成された半導体素子２２に電気的に接続されている。半導体素子２２にはトランジスタが設けられている。
【００１３】
基板１０がＧａＡｓ基板の場合、線熱膨張係数は約７×１０−６Ｋ−１である。基板３０がガラスエポキシ樹脂基板の場合、線熱膨張係数は例えば約１４×１０−６Ｋ−１である。例えばバンプ１８が半田ボールの場合、基板１０が基板３０に接合された後に冷却される。このため、バンプ１８には、矢印のようにせん断応力６２が加わる。バンプ１８により絶縁膜１２および金属層１４には矢印のように応力６４が加わる。応力の大きさは基板１０の中心６０からの距離にほぼ比例する。例えば、基板１０の中心６０から基板１０の角のバンプ１８ｃまでの距離Ｌ１は、中心６０から基板１０の辺中央のバンプ１８ｄまでの距離Ｌ２より大きい。このため、バンプ１８ｃに加わる応力はバンプ１８ｄに加わる応力より大きい。
【００１４】
図３（ａ）および図３（ｂ）は、比較例１におけるバンプ近傍の断面図である。図３（ａ）および図３（ｂ）に示すように、バンプ１８には基板３０との熱応力に起因したせん断応力６２が加わる。絶縁膜１２にはバンプ１８から応力６４が加わる。図３（ａ）に示すように、せん断応力６２によりバンプ１８にクラック５０が生じる。図３（ｂ）に示すように、応力６４により樹脂膜である絶縁膜１２にクラック５０が生じる。これらのクラックにより、バンプ１８および／または絶縁膜１２の剥離が生じる可能性がある。
【００１５】
図４（ａ）および図４（ｂ）は、比較例１におけるバンプ１８および配線近傍の断面図である。図４（ａ）および図４（ｂ）に示すように、配線２０は幅が狭く絶縁膜１２との密着がよくない。このため、図４（ａ）のように、応力６４により配線２０の下面と絶縁膜１２との界面にクラック５０または剥がれが生じる。図４（ｂ）のように、配線２０の上面と絶縁膜１２との界面にクラック５０または剥がれが生じる。このように、配線２０の近傍では特に絶縁膜１２のクラックまたは剥がれが生じやすい。
【００１６】
熱応力の問題はチップサイズを小さくすれば小さくなるが、チップサイズを小さくすると、集積回路の集積数が小さくなってしまう。熱応力の緩和のために、基板１０と３０との間にアンダーフィル剤（液状硬化性樹脂）を設けることも考えられる。しかし、アンダーフィル剤を用いると基板１０の取り外しは困難となる。また、アンダーフィル剤によりバンプの剥がれ等には効果があるが、絶縁膜１２内部のクラック等には有効ではない。
【実施例１】
【００１７】
図５は、実施例１に係る半導体装置の断面図である。図５に示すように、基板３０上にチップである半導体装置１１がフリップチップ実装されている。基板３０上には電極３４が設けられている。基板３０はプリント基板等の配線基板である。電極３４は、金層または銅層等の金属層である。電極３４の上面を露出する開口を有するソルダーレジスト３２が基板３０上に設けられている。
【００１８】
基板１０上（図５では下、以下同様）および基板１０上に設けられた半導体素子（図６参照）上に絶縁膜１２が設けられている。基板１０は、例えばＧａＡｓ基板および半導体層を備えている。基板１０は、ＧａＡｓ基板以外の半導体基板または絶縁性基板でもよい。絶縁膜１２は例えばポリイミド膜等の樹脂膜を含む。絶縁膜１２上に金属層１４および電極１６が設けられている。金属層１４は金層等である。電極１６はアンダーバンプメタルであり、例えば金層等の金属層である。電極１６上にバンプ１８が設けられている。電極１６と３４とはバンプ１８により接合されている。バンプ１８は、半田ボール、金バンプまたは銅バンプである。絶縁膜１２を貫通する溝２４が設けられている。
【００１９】
図６は、実施例１に係る半導体装置の平面図である。図５は図６のＡ−Ａ断面に相当する。図６に示すように、バンプ１８のうち基板１０の角に位置するバンプ１８ｃおよび角から２つ目のバンプ１８ｅの中心６０側に溝２４が設けられている。溝２４は、バンプ１８ｃおよび１８ｅと半導体素子２２との間に設けられている。溝２４は、バンプ１８ｃおよび１８ｅと中心６０側に隣接するバンプ１８との間に設けられている。バンプ１８ｃおよび１８ｅ以外のバンプ１８の中心６０側に溝２４は設けられていない。その他の構成は比較例１と同じであり説明を省略する。
【００２０】
図７（ａ）および図７（ｂ）は、図６のそれぞれＢ−Ｂ断面図およびＣ−Ｃ断面図である。図７（ａ）に示すように、バンプ１８ｅは金属層１４に接続されたグランド用バンプである。配線２０と電極１６との間に絶縁膜１２を貫通する溝２４が設けられている。溝２４の内面には金属層１４が設けられている。溝２４内には空隙２５が設けられている。図７（ｂ）に示すように、信号用バンプ１８ｂでは、金属層１４は電極１６とは電気的に分離されている。電極１６は絶縁膜１２内の配線２０と金属層１７を介し接続されている。配線２０と金属層１４とは高周波信号を伝送するマイクロストリップ線路等の伝送線路２１を形成する。
【００２１】
実施例１によれば、図７（ａ）のように、バンプ１８ｃおよび１８ｅ（第１バンプ）と基板１０の中心６０（中央領域）との間に絶縁膜１２（樹脂膜）を貫通する溝２４が設けられている。溝２４内に空隙２５が設けられている。バンプ１８から絶縁膜１２に加わる応力６４は基板１０の中心６０から外側に加わる。バンプ１８の中心側に空隙２５を有する溝２４が設けられている。これにより、絶縁膜１２内の応力６４が溝２４内の空隙２５により分断される。よって、バンプ１８および／または絶縁膜１２のクラックおよび／または剥離を抑制できる。なお、中央領域は基板１０の幾何学的な中心でなくてもよい。
【００２２】
また、溝２４は、バンプ１８ｃおよび１８ｅと絶縁膜１２内に設けられた配線２０との間に設けられている。バンプ１８ｃおよび１８ｅと配線２０とを直線で結ぶ間に溝２４が設けられている。これにより、比較例１のように配線２０近傍で絶縁膜１２にクラックおよび／または剥離が生じることを抑制できる。
【００２３】
溝２４を設けた領域には、配線２０および／または半導体素子２２を設けることができない。このため、溝２４がバンプ１８を全ての方向で囲むと、配線２０および／または半導体素子２２のレイアウトの妨げになる。よって、溝２４は、バンプ１８を囲む一部に設けることが好ましい。
【００２４】
基準電位が供給される金属層１４（基準金属層）は溝２４の内面に設けられている。これにより、溝２４内に金属層１４が形成されていない場合と比較しシールド効果を高めることができる。
【００２５】
バンプ１８ｃおよび１８ｅは金属層１４と接続されている。バンプ１８ｃおよび１８ｅには基準電位が供給された金属層１４が接続されているため、絶縁膜１２内に設けられた配線２０は接続されていない。よって、溝２４を設けても配線２０等のレイアウトの妨げになりにくい。
【００２６】
配線２０が接続されたバンプ１８ｂと中心６０との間に溝２４を設けると、配線２０のレイアウトの妨げになる。実施例１では、図６のように、バンプ１８ｂと中心６０との間に溝２４を設けない。このため、配線２０のレイアウトの自由度が大きくなる。
【００２７】
図６のように、絶縁膜１２上に複数のバンプ１８が設けられている。溝２４は、バンプ１８ｃおよび１８ｅと隣接するバンプ１８との間に設けられている。このように、バンプ１８ｃおよび１８ｅの近傍に溝２４を設ける。これにより、熱応力の影響をより抑制できる。
【００２８】
複数のバンプ１８はアレイ状に設けられ、複数のバンプ１８のうち基板１０の角に設けられたバンプ１８ｃおよび１８ｅに溝２４が設けられている。これにより、より熱応力が大きいバンプ１８に起因したバンプ１８および／または絶縁膜１２のクラックおよび／または剥離を抑制できる。
【００２９】
基板１０の辺の中央付近のバンプ１８ｂ（第３バンプ）と中心６０との間に溝２４は設けられていない。また、基板１０の周縁に位置していないバンプ１８に溝を設けない。このように、熱応力の影響の小さいバンプ１８に溝２４を設けないことで、溝２４による配線２０および／または半導体素子２２のレイアウトの制限を抑制することができる。また、熱応力の影響の小さなバンプ１８ｂに配線２０を接続することで、配線２０のレイアウトの制限を抑制することができる。
【実施例２】
【００３０】
図８は、実施例２に係る半導体装置の断面図である。図８に示すように、基板１０上に半導体素子２２としてトランジスタが設けられている。トランジスタはソース電極２２ａ、ドレイン電極２２ｂおよびドレイン電極２２ｃを有する。基板１０および半導体素子２２上に絶縁膜１２が設けられている。絶縁膜１２は、複数の無機膜１１ａから１１ｅおよび複数の樹脂膜１３ａから１３ｄを有する。無機膜１１ａから１１ｅと樹脂膜１３ａから１３ｄとは交互に積層されている。図８の例では、無機膜１１ａ（から１１ｅ）および樹脂膜１３ａ（から１３ｄ）が４層積層されている。無機膜１１ｂ（から１１ｅ）と樹脂膜１３ｂ（から１３ｄ）との間に配線２０ａから２０ｃが設けられている。溝２４において、下層の無機膜１１ａの端面を上層の樹脂膜１３ａが覆い、下層の樹脂膜１３ａの端面を上層の無機膜１１ｂが覆っている。以下同様である。金属層１４は絶縁膜１２上および溝２４の内面を覆っている。電極１６上にバンプ１８が設けられている。
【００３１】
基板１０は例えば厚さが２５０μｍのＧａＡｓ基板であり、トランジスタは電子走行層がＩｎＧａＡｓ層、電子供給層がＡｌＧａＡｓのＨＥＭＴである。無機膜１１ａから１１ｅは例えば膜厚が０．１μｍの窒化シリコン膜である。樹脂膜１３ａから１３ｄは例えば膜厚は２．５μｍのポリイミド膜である。配線２０ａから２０ｂは膜厚が１μｍおよび幅が１０μｍの金層である。金属層１４は膜厚が２μｍの金層である。電極１６は、膜厚が３μｍおよび幅が１５０μｍのニッケル層である。バンプ１８は幅が２００μｍおよび高さが１５０μｍの半田ボールである。溝２４の幅Ｗは例えば３０μｍであり、長さは３００μｍである。
【００３２】
実施例２においても、バンプ１８からの応力が溝２４により分断されるため、配線２０ａから２０ｃに近傍における絶縁膜１２のクラックまたは剥がれ、配線２０ａから２０ｃの剥がれを抑制できる。
【００３３】
樹脂膜１３ｂ中は水分の移動が容易である。このため、半導体素子２２等まで容易に水分が侵入してしまう。そこで、無機膜１１ａから１１ｅと樹脂膜１３ａから１３ｄとを互い違いに積層する。これにより、上方から半導体素子２２等への水分の侵入を抑制できる。しかしながら、溝２４において樹脂膜１３ａから１３ｃの端面が露出していると、樹脂膜１３ａから１３ｃに水分が侵入してしまう。
【００３４】
そこで、無機膜１１ａ（第１窒化膜、酸化膜または酸化窒化膜）を基板１０上に設け、無機膜１１ａ上に溝２４ａ（第１溝）が貫通する樹脂膜１３ａ（第１樹脂膜）を設ける。溝２４ａの側面を覆うように樹脂膜１３ａ上に無機膜１１ｂ（第２窒化膜、酸化膜または酸化窒化膜）を設ける。無機膜１１ｂ上に、溝２４ｂが貫通する樹脂膜１３ｂ（第２樹脂膜)を設ける。このように、溝２４において、樹脂膜１３ａから１３ｄにそれぞれ溝２４ａから２４ｄを設ける。溝２４ａから２４ｃの側面に無機膜１１ｂから１１ｅを設ける。これにより、溝２４から樹脂膜１３ａから１３ｄに水分が侵入することを抑制できる。
【００３５】
水分の侵入を抑制する観点から、無機膜１１ａから１１ｅは窒化シリコン膜が好ましい。無機膜１１ａから１１ｅは酸化シリコン膜、窒化酸化シリコン膜または酸化アルミニウム膜でもよい。樹脂膜１３ａから１３ｄはポリイミド膜以外にＢＣＢ（Benzocyclobutene）膜等の樹脂膜でもよい。
【実施例３】
【００３６】
図９は、実施例３に係る半導体装置の断面図である。図９に示すように、溝２４内の基板１０の上面に無機膜１１ａが設けられている。すなわち、溝２４ａの底面に無機膜１１ａが設けられている。これにより、溝２４を形成するときに基板１０の上面が汚染されることを抑制できる。よって、溝２４近傍の半導体素子２２が汚染物質により劣化することを抑制できる。その他の構成は実施例２と同じであり説明を省略する。
【００３７】
次に、実施例３に製造方法として樹脂膜１３ａおよび１３ｂが２層の例を説明する。図１０（ａ）から図１３（ｃ）は、実施例２に係る半導体装置の製造方法を示す断面図である。
【００３８】
図１０（ａ）に示すように、基板１０上に半導体素子（不図示）を形成する。基板１０および半導体素子上に無機膜１１ａとして膜厚が０．１μｍの窒化シリコン膜を形成する。無機膜１１ａはＣＶＤ（Chemical Vapor Deposition）法を用い形成する。図１０（ｂ）に示すように、無機膜１１ａ上に樹脂膜１３ａとして膜厚２．５μｍのポリイミド膜を形成する。樹脂膜１３ａはスピンコート法を用い形成する。
【００３９】
図１０（ｃ）に示すように、樹脂膜１３ａ上に開口幅が７０μｍの開口４１を有する膜厚が０．１μｍのフォトレジスト４０を形成する。図１０（ｄ）に示すように、フォトレジスト４０をマスクに樹脂膜１３ａをエッチングする。これにより、樹脂膜１３ａに溝２４ａが形成される。樹脂膜１３ａのエッチングには、酸素（Ｏ２）アッシング法またはプラズマエッチング法を用いる。
【００４０】
図１１（ａ）に示すように、フォトレジスト４０を剥離する。図１１（ｂ）に示すように、樹脂膜１３ａ上に溝２４ａの内面を覆うように無機膜１１ｂを形成する。無機膜１１ｂは膜厚が０．１μｍの窒化シリコン膜でありＣＶＤ法を用い形成する。無機膜１１ｂ上に開口幅が６０μｍの開口４３を有するフォトレジスト４２を形成する。開口４３は開口４１より狭い。
【００４１】
図１１（ｃ）に示すように、フォトレジスト４２をマスクに無機膜１１ｂをエッチングする。このとき、溝２４ａ内に無機膜１１ａを残存させる。無機膜１１ｂのエッチングにはプラズマエッチング法を用いる。フォトレジスト４２を剥離する。図１１（ｄ）に示すように、無機膜１１ｂ上に配線２０を形成する。配線２０は膜厚が１μｍの金層を蒸着法およびリフトオフ法を用い形成する。配線２０はスパッタリング法およびエッチング法を用い形成してもよい。
【００４２】
図１２（ａ）に示すように、無機膜１１ｂおよび配線２０上に樹脂膜１３ｂを形成する。樹脂膜１３ｂは膜厚が２．５μｍのポリイミド膜でありスピンコート法を用い形成する。樹脂膜１３ｂ上に開口幅が５０μｍの開口４５を有するフォトレジスト４４を形成する。開口４５は開口４３より狭い。
【００４３】
図１２（ｂ）に示すように、フォトレジスト４４をマスクに樹脂膜１３ｂをエッチングする。これにより、樹脂膜１３ｂに溝２４ｂが形成される。樹脂膜１３ｂのエッチングには酸素アッシング法またはプラズマエッチング法を用いる。フォトレジスト４４を剥離する。
【００４４】
図１２（ｃ）に示すように、樹脂膜１３ｂ上に無機膜１１ｃを形成する。無機膜１１ｃは膜厚が０．１μｍの窒化シリコン膜でありＣＶＤ法を用い形成する。無機膜１１ｃ上に、開口幅が４０μｍの開口４７を有するフォトレジスト４６を形成する。開口４７は開口４５より狭い。
【００４５】
図１２（ｄ）に示すように、フォトレジスト４６をマスクに無機膜１１ｃをエッチングする。このとき、溝２４ｂ内に無機膜１１ａを残存させる。無機膜１１ｃのエッチングにはプラズマエッチング法を用いる。フォトレジスト４６を剥離する。これにより、溝２４ａおよび２４ｂから絶縁膜１２を貫通する溝２４が形成される。
【００４６】
図１３（ａ）に示すように、無機膜１１ｃ上に金属層１４を形成する。金属層１４は膜厚が２．０μｍの金層であり蒸着法を用い形成する。図１３（ｂ）に示すように、金属層１４上に電極１６を形成する。電極１６は、膜厚が３μｍおよび幅が１５０μｍの例えばニッケル層であり蒸着法およびリフトオフ法を用い形成する。
【００４７】
図１３（ｃ）に示すように、電極１６上にバンプ１８を形成する。バンプ１８は幅が２００μｍおよび高さが１５０μｍの半田ボールである。以上により、半導体装置が完成する。
【００４８】
実施例３では、図１０（ｄ）のように、樹脂膜１３ａの溝２４ａを形成する。図１１（ｂ）のように、樹脂膜１３ａの溝２４ａの内面を覆うように無機膜１１ｂを形成する。図１２（ａ）のように、溝２４ａの内面に形成された無機膜１１ｂを覆うように樹脂膜１３ｂを形成する。図１２（ｂ）のように、樹脂膜１３ｂに溝２４ａより狭い溝２４ｂを形成する。図１２（ｄ）のように、樹脂膜１３ｂの溝２４ｂの内面を覆うように無機膜１１ｃを形成する。これにより、溝２４からの水分の侵入を抑制できる。
【００４９】
樹脂膜１３ａおよび１３ｂが２層の場合を例に説明したが、樹脂膜の積層数は任意に設計できる。
【００５０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５１】
１０        基板
１１ａ−１１ｅ  無機膜
１２  絶縁膜
１３ａ−１３ｄ  樹脂膜
１４  金属層
１５  開口
１６  電極
１８、１８ａ−１８ｅ  バンプ
２０、２０ａ−２０ｃ  配線
２１  伝送線路
２２  半導体素子
２４、２４ａ−２４ｄ  溝
２５  空隙
３０  基板
３２  ソルダーレジスト
３４  電極
４０、４２、４４、４６  フォトレジスト
４１、４３、４５、４７  開口
５０  クラック
６０  中心
６２、６４  応力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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