(57)【要約】【課題】半導体装置の耐圧を向上させつつ、ドレイン・ソース間の容量が高くなることを抑制する技術を提供する。【解決手段】トレンチゲート構造を有する半導体装置は、第１のｎ型半導体層と、ｐ型半導体層と、トレンチと、絶縁膜と、ゲート電極と、ソース電極と、ドレイン電極と、を備え、第１のｎ型半導体層は、ｐ型不純物をｎ型不純物よりも多く含むｐ型不純物含有領域を備え、ｐ型不純物含有領域は、ｐ型半導体層と接し、ｎ型半導体層とｐ型半導体層との積層方向から見たときに、ｐ型不純物含有領域は、ソース電極の少なくとも一部と重ならない位置にあり、かつ、トレンチの底面外周と重なる位置にある。【選択図】図１
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【特許請求の範囲】
【請求項１】
トレンチゲート構造を有する半導体装置であって、
ｎ型不純物を含む第１のｎ型半導体層と、
前記第１のｎ型半導体層の上に形成されており、ｐ型不純物を含むｐ型半導体層と、
前記ｐ型半導体層を貫通して、前記第１のｎ型半導体層に至るまで落ち込んだトレンチと、
前記トレンチの表面を覆い、絶縁体により形成された絶縁膜と、
前記絶縁膜を介して前記トレンチに形成されたゲート電極と、
前記ｐ型半導体層の上に第２のｎ型半導体層があり、前記第２のｎ型半導体層の上に形成されたソース電極と、
前記第１のｎ型半導体層に対して、前記ｐ型半導体層とは反対側に形成されたドレイン電極と、を備え、
前記第１のｎ型半導体層は、ｐ型不純物をｎ型不純物よりも多く含むｐ型不純物含有領域を備え、
前記ｐ型不純物含有領域は、前記ｐ型半導体層と接し、
前記第１のｎ型半導体層と前記ｐ型半導体層との積層方向から見たときに、
前記ｐ型不純物含有領域は、前記ソース電極の少なくとも一部と重ならない位置にあり、かつ、前記トレンチの底面外周と重なる位置にある、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記積層方向から見たときに、
前記ｐ型不純物含有領域と重なる位置の前記ｐ型半導体層における前記ｐ型不純物の平均濃度は、前記ｐ型不純物含有領域と重ならない位置の前記ｐ型半導体層における前記ｐ型不純物の平均濃度よりも小さい、半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記積層方向から見たときに、前記ｐ型不純物含有領域が、前記トレンチと重なる幅をＷｄｉとし、前記積層方向から見たときの前記トレンチの幅をＷｔとしたとき、
Ｗｄｉは、前記絶縁膜の厚みの２倍以上であって、Ｗｔの２／３倍未満である、半導体装置。
【請求項４】
請求項１から請求項３のいずれか１項に記載の半導体装置であって、
前記ｐ型半導体層のｐ型不純物濃度は、前記ソース電極と接する面のほうが、前記第１のｎ型半導体層と接する面よりも高い、半導体装置。
【請求項５】
請求項１から請求項４のいずれか１項に記載の半導体装置であって、
前記第２のｎ型半導体層は、前記ｐ型半導体層に備えられたｎ型不純物を含む第１のｎ型半導体領域であり、
前記積層方向から見たときに、
前記第１のｎ型半導体領域は、前記トレンチの底面外周及び前記ｐ型不純物含有領域と重なる、半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、さらに、
前記積層方向から見たときに、前記トレンチの底面外周と重ならず、前記第１のｎ型半導体領域よりもｎ型不純物濃度が小さい第２のｎ型半導体領域を備える、半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記積層方向の深さは、前記第１のｎ型半導体領域のほうが、前記第２のｎ型半導体領域よりも深い、半導体装置。
【請求項８】
請求項６又は請求項７に記載の半導体装置であって、
前記積層方向から見たときに、
前記第１のｎ型半導体領域と重なる位置の前記ｐ型半導体層における前記ｐ型不純物の平均濃度は、前記第２のｎ型半導体領域と重なる位置の前記ｐ型半導体層における前記ｐ型不純物の平均濃度よりも小さい、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来から、トレンチゲート構造を有する半導体装置が知られている（例えば、非特許文献１）。非特許文献１に記載の半導体装置では、半導体装置の耐圧を向上させるため、トレンチ底面の外周近傍からドレイン電極とソース電極との間までｐ型半導体領域が設けられている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，Ｖｏｌｕｍｅ３７，Ｎｏ．４  Ａｐｒｉｌ  ２０１６  ｐ．４６３−４６６
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、非特許文献１に記載の半導体装置を用いた場合、（ｉ）ｐ／ｎ界面がトレンチの下側にあること、及び（ｉｉ）半導体層の積層方向から見たときにｐ型半導体領域がソース電極と全ての位置において重なることにより、ドレイン・ソース間の容量が高くなるという課題があった。このため、半導体装置の耐圧を向上させつつ、ドレイン・ソース間の容量が高くなることを抑制する技術が望まれていた。
【課題を解決するための手段】
【０００５】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
【０００６】
（１）本発明の一形態によれば、トレンチゲート構造を有する半導体装置が提供される。この半導体装置は、ｎ型不純物を含む第１のｎ型半導体層と、前記第１のｎ型半導体層の上に形成されており、ｐ型不純物を含むｐ型半導体層と、前記ｐ型半導体層を貫通して、前記第１のｎ型半導体層に至るまで落ち込んだトレンチと、前記トレンチの表面を覆い、絶縁体により形成された絶縁膜と、前記絶縁膜を介して前記トレンチに形成されたゲート電極と、前記ｐ型半導体層の上に第２のｎ型半導体層があり、前記第２のｎ型半導体層の上に形成されたソース電極と、前記第１のｎ型半導体層に対して、前記ｐ型半導体層とは反対側に形成されたドレイン電極と、を備え、前記第１のｎ型半導体層は、ｐ型不純物をｎ型不純物よりも多く含むｐ型不純物含有領域を備え、前記ｐ型不純物含有領域は、前記ｐ型半導体層と接し、前記第１のｎ型半導体層と前記ｐ型半導体層との積層方向から見たときに、前記ｐ型不純物含有領域は、前記ソース電極の少なくとも一部と重ならない位置にあり、かつ、前記トレンチの底面外周と重なる位置にある。この形態の半導体装置によれば、半導体装置の耐圧を向上させつつ、ドレイン・ソース間の容量が高くなることを抑制できる。
【０００７】
（２）上述の半導体装置において、前記積層方向から見たときに、前記ｐ型不純物含有領域と重なる位置の前記ｐ型半導体層における前記ｐ型不純物の平均濃度は、前記ｐ型不純物含有領域と重ならない位置の前記ｐ型半導体層における前記ｐ型不純物の平均濃度よりも小さくてもよい。この形態の半導体装置によれば、ｎ型半導体層とｐ型半導体層との積層方向から見たときに、ｐ型不純物含有領域と重なる位置のｐ型半導体層における電子の移動度が高くなることにより、半導体装置のオン抵抗をより低くすることができる。
【０００８】
（３）上述の半導体装置において、前記積層方向から見たときに、前記ｐ型不純物含有領域が、前記トレンチと重なる幅をＷｄｉとし、前記積層方向から見たときの前記トレンチの幅をＷｔとしたとき、Ｗｄｉは、前記絶縁膜の厚みの２倍以上であって、Ｗｔの２／３倍未満であってもよい。この形態の半導体装置によれば、ドレイン・ソース間の容量が高くなることなく、半導体装置の耐圧がより向上し、オン抵抗をより低くすることができる。
【０００９】
（４）上述の半導体装置において、前記ｐ型半導体層のｐ型不純物濃度は、前記ソース電極と接する面のほうが、前記第１のｎ型半導体層と接する面よりも高くてもよい。この形態の半導体装置によれば、ｐ型半導体層とソース電極との接触抵抗を低くすることができ、半導体装置の耐圧をより向上することができる。
【００１０】
（５）上述の半導体装置において、前記第２のｎ型半導体層は、前記ｐ型半導体層に備えられたｎ型不純物を含む第１のｎ型半導体領域であり、前記積層方向から見たときに、前記第１のｎ型半導体領域は、前記トレンチの底面外周及び前記ｐ型不純物含有領域と重なってもよい。この形態の半導体装置によれば、半導体装置の耐圧を向上させつつ、ドレイン・ソース間の容量が高くなることを抑制できる。
【００１１】
（６）上述の半導体装置において、さらに、前記積層方向から見たときに、前記トレンチの底面外周と重ならず、前記第１のｎ型半導体領域よりもｎ型不純物濃度が小さい第２のｎ型半導体領域を備えてもよい。この形態の半導体装置によれば、半導体装置の耐圧を向上させつつ、ドレイン・ソース間の容量が高くなることを抑制できる。
【００１２】
（７）上述の半導体装置において、前記積層方向の深さは、前記第１のｎ型半導体領域のほうが、前記第２のｎ型半導体領域よりも深くてもよい。この形態の半導体装置によれば、半導体装置の耐圧を向上させつつ、ドレイン・ソース間の容量が高くなることを抑制できる。
【００１３】
（８）上述の半導体装置において、前記積層方向から見たときに、前記第１のｎ型半導体領域と重なる位置の前記ｐ型半導体層における前記ｐ型不純物の平均濃度は、前記第２のｎ型半導体領域と重なる位置の前記ｐ型半導体層における前記ｐ型不純物の平均濃度よりも小さくてもよい。この形態の半導体装置によれば、半導体装置の耐圧を向上させつつ、ドレイン・ソース間の容量が高くなることを抑制できる。
【００１４】
本発明は、トレンチゲート構造を有する半導体装置以外の種々の形態で実現することも可能である。例えば、トレンチゲート構造を有する半導体装置の製造方法や、上述の製造方法を用いて半導体装置を製造する装置などの形態で実現することができる。
【発明の効果】
【００１５】
本願発明の半導体装置によれば、半導体装置の耐圧を向上させつつ、ドレイン・ソース間の容量が高くなることを抑制できる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態における半導体装置の構成を模式的に示す断面図。
【図２】トレンチとｐ型不純物含有領域との位置関係を示す断面模式図。
【図３】第１実施形態における半導体装置の製造方法を示す工程図。
【図４】イオン注入がされた状態を模式的に示す断面図。
【図５】熱処理後の状態を模式的に示す断面図。
【図６】トレンチが形成された状態を模式的に示す断面図。
【図７】評価試験の結果を示す図。
【図８】第２評価試験の結果を示す図。
【図９】第３評価試験の結果を示す図。
【図１０】トレンチ１２２の底面外周部の電界強度とＷｄｉとの関係を示す図。
【図１１】オン抵抗とＷｄｉとの関係を示す図。
【図１２】第２実施形態における半導体装置の構成を模式的に示す断面図。
【図１３】第３実施形態における半導体装置の構成を模式的に示す断面図。
【図１４】第４実施形態における半導体装置の構成を模式的に示す断面図。
【発明を実施するための形態】
【００１７】
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１００の構成を模式的に示す断面図である。半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。半導体装置１００は、トレンチゲート構造を有する。本明細書において、「トレンチゲート構造」とは、半導体層にトレンチを形成し、その中にゲート電極の少なくとも一部が埋め込まれている構造を言う。本実施形態では、半導体装置１００は、縦型トレンチＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置１００は、電力制御に用いられ、パワーデバイスとも呼ばれる。
【００１８】
図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸である。＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸である。＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸である。＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。
【００１９】
半導体装置１００は、基板１１０と、ｎ型半導体層１１２と、ｐ型不純物含有領域１１８と、ｐ型半導体層１１４と、ｎ型半導体領域１１６と、を備える。半導体装置１００は、さらに、絶縁膜１３０と、ソース電極１４１と、ボディ電極１４４と、ゲート電極１４２と、ドレイン電極１４３とを備え、また、トレンチ１２２を有する。なお、基板１１０及びｎ型半導体層１１２を総称して単に「第１のｎ型半導体層」とも呼ぶ。
【００２０】
半導体装置１００の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状の半導体である。本実施形態では、基板１１０、ｎ型半導体層１１２、及びｐ型半導体層１１４は、ＩＩＩ族窒化物半導体である。ＩＩＩ族窒化物半導体としては、例えば、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）などが例示できる。なお、電力制御用の半導体装置に用いる観点から、ＩＩＩ族窒化物半導体としては、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）が好ましい。本実施形態では、ＩＩＩ族窒化物半導体として、窒化ガリウム（ＧａＮ）を用いる。なお、本実施形態の効果を奏する範囲において、窒化ガリウム（ＧａＮ）の一部をアルミニウム（Ａｌ）やインジウム（Ｉｎ）などの他のＩＩＩ族元素に置換してもよく、他の不純物を含んでいてもよい。
【００２１】
本実施形態では、基板１１０は、ケイ素（Ｓｉ）をｎ型不純物として含むｎ型半導体層である。本実施形態では、基板１１０に含まれるケイ素（Ｓｉ）濃度の平均値は、１．０×１０１８ｃｍ−３である。
【００２２】
半導体装置１００のｎ型半導体層１１２は、基板１１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。本実施形態では、ｎ型半導体層１１２は、ケイ素（Ｓｉ）をｎ型不純物として含むｎ型半導体層である。本実施形態では、ｎ型半導体層１１２に含まれるケイ素（Ｓｉ）濃度の平均値は、基板１１０に含まれるケイ素（Ｓｉ）濃度の平均値よりも小さく、１．０×１０１６ｃｍ−３である。本実施形態では、ｎ型半導体層１１２の厚さ（Ｚ軸方向の長さ）は、１０μｍである。
【００２３】
半導体装置１００のｐ型不純物含有領域１１８は、ｎ型半導体層１１２の＋Ｚ軸方向側の一部の領域であり、ｐ型不純物をｎ型不純物よりも多く含む領域である。ｐ型不純物含有領域１１８のｐ型不純物濃度は、１．０×１０１６ｃｍ−３以上であることが好ましい。本実施形態では、ｐ型不純物含有領域１１８は、ｎ型不純物としてケイ素（Ｓｉ）を含有するとともに、ｐ型不純物としてマグネシウム（Ｍｇ）についても含有する。
【００２４】
ｐ型不純物含有領域１１８は、ｐ型半導体層１１４と上面（＋Ｚ軸方向側の面）で接する。また、ｐ型不純物含有領域１１８は、ｎ型半導体領域１１６の下方に位置し、後述するｎ型半導体領域形成工程において形成される領域である。ここで、「下方」とは、ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型半導体層１１４よりもｎ型半導体層１１２側（−Ｚ軸方向側）に位置し、かつ、積層の方向（Ｚ軸方向）から見たときに、ｎ型半導体層１１２とｐ型半導体層１１４との少なくとも一部が重なる位置にあることを示す。ｐ型不純物含有領域１１８の厚さ（Ｚ軸方向の長さ）は、ｎ型半導体領域１１６の厚さ及びｎ型不純物濃度と関連を有する。ｐ型不純物含有領域１１８は、Ｘ軸およびＹ軸に沿って広がる半導体領域である。
【００２５】
半導体装置１００のｐ型半導体層１１４は、ｎ型半導体層１１２の上（＋Ｚ軸方向側）に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。ｐ型半導体層１１４は、本実施形態では、窒化ガリウム（ＧａＮ）から形成されている。本実施形態では、ｐ型半導体層１１４は、ｐ型不純物としてマグネシウム（Ｍｇ）を含むｐ型半導体層である。本実施形態では、ｐ型半導体層１１４に含まれるマグネシウム（Ｍｇ）濃度の平均値は、２．０×１０１８ｃｍ−３である。ｐ型半導体層１１４の厚さ（Ｚ軸方向の長さ）は、半導体装置１００がトランジスタとしてより適切に動作する観点から０．５μｍ以上が好ましく、半導体装置１００のオン抵抗を低くする観点から２．０μｍ以下が好ましく、本実施形態では、０．９μｍである。
【００２６】
半導体装置１００のｎ型半導体領域１１６は、ｐ型半導体層１１４の＋Ｚ軸方向側の一部の領域であり、ｎ型不純物を含む領域である。ｎ型半導体領域１１６は、Ｘ軸およびＹ軸に沿って広がる半導体領域である。本実施形態において、ｎ型半導体領域１１６は、窒化ガリウム（ＧａＮ）から形成されている。本実施形態では、ｎ型半導体領域１１６は、ｎ型不純物としてケイ素（Ｓｉ）を含む。本実施形態では、ｎ型半導体領域１１６は、ｐ型半導体層１１４の＋Ｚ軸方向側の一部に対してケイ素（Ｓｉ）のイオン注入が行われたことにより形成された領域である。なお、ｎ型半導体領域１１６を第２のｎ型半導体層とも呼ぶ。本実施形態では、第２のｎ型半導体層は、ｐ型半導体層１１４に備えられたｎ型不純物を含むｎ型半導体領域である。
【００２７】
半導体装置１００のトレンチ１２２は、ｎ型半導体層１１２及びｐ型半導体層１１４に形成され、ｎ型半導体層１１２の厚さ方向（−Ｚ軸方向）に落ち込んだ溝部である。トレンチ１２２は、ｐ型半導体層１１４の＋Ｚ軸方向側から、ｐ型半導体層１１４を貫通し、ｎ型半導体層１１２に至る。本実施形態では、トレンチ１２２は、ｎ型半導体層１１２、ｐ型半導体層１１４に対するドライエッチングによって形成される。
【００２８】
図２は、トレンチ１２２とｐ型不純物含有領域１１８との位置関係を示す断面模式図である。ｎ型半導体層１１２とｐ型半導体層１１４との積層の方向（Ｚ軸方向）において、ｐ型不純物含有領域１１８の底面ＢＳ１は、トレンチ１２２の底面ＢＳ２より下（−Ｚ軸方向側）に位置する。「ｐ型不純物含有領域１１８の底面ＢＳ１」とは、ｐ型不純物含有領域１１８の領域のうち、最も−Ｚ軸方向側のｎ型半導体層１１２とｐ型不純物含有領域１１８との界面を言う。また、「トレンチ１２２の底面ＢＳ２」とは、トレンチ１２２のうち、最も−Ｚ軸方向側の面を言う。
【００２９】
ここで、積層方向（Ｚ軸方向）におけるトレンチ１２２の深さをＤｔとする。積層方向（Ｚ軸方向）における底面ＢＳ１と底面ＢＳ２との差をＤｄｉとする。積層方向（Ｚ軸方向）から見たときのトレンチ１２２の幅をＷｔとする。また、積層方向（Ｚ軸方向）から見たときに、ｐ型不純物含有領域１１８が、トレンチ１２２と重なる幅をＷｄｉとする。積層方向（Ｚ軸方向）から見たときに、ｐ型不純物含有領域１１８が、トレンチ１２２と重なる部分は、トレンチ１２２の底面ＢＳ２外周付近に２箇所存在し、Ｗｄｉはこの２箇所の合計を表す。本実施形態では、Ｄｔが１．０μｍであり、Ｄｄｉが０．３μｍであり、Ｗｄｉが０．２μｍであり、Ｗｔが２．０μｍである。
【００３０】
また、トレンチ１２２の幅であるＷｔと、ｐ型不純物含有領域１１８がトレンチ１２２と重なる幅であるＷｄｉとは、以下の関係となることが好ましい。つまり、Ｗｄｉ＜Ｗｔであることが半導体装置１００をトランジスタとして動作させる観点から好ましく、ドレイン・ソース間の容量が高くなることを抑制しつつ、半導体装置１００の耐圧を向上させる観点から、０＜Ｗｄｉであることが好ましい。また、Ｗｄｉが、絶縁膜１３０の厚さの２倍以上であることが好ましく、Ｗｄｉが２Ｗｔ／３未満であることが好ましい。このようにすることにより、半導体装置１００のオン抵抗を低くすることができる。本実施形態では、Ｗｄｉ／Ｗｔは、０．１である。
【００３１】
さらに、このようなＷｄｉの範囲はトレンチ１２２の深さＤｔが深いほど効果的である。積層方向（Ｚ軸方向）におけるトレンチ１２２の深さであるＤｔと、ｐ型不純物含有領域１１８がトレンチ１２２と重なる幅であるＷｄｉとは、以下の関係となることが好ましい。つまり、Ｗｄｉ／（Ｗｄｉ＋２Ｄｔ）は、０．０１以上０．４０以下であることが好ましく、０．０１以上０．２０以下であることが好ましい。このようにすることにより、ドレイン・ソース間の容量が高くなることを抑制しつつ、半導体装置１００の耐圧を向上させ、さらに、半導体装置１００のオン抵抗を低くすることができる。本実施形態では、Ｗｄｉ／（Ｗｄｉ＋２Ｄｔ）は、０．０９である。
【００３２】
半導体装置１００の絶縁膜１３０（図１参照）は、絶縁体により形成されており、電気絶縁性を有する膜である。絶縁膜１３０は、トレンチ１２２の内側から外側にわたって形成されている。つまり、絶縁膜１３０は、トレンチ１２２の表面を覆う。絶縁膜１３０は、トレンチ１２２の内側に加え、ｎ型半導体領域１１６の＋Ｚ軸方向側においても形成されている。本実施形態では、絶縁膜１３０は、二酸化ケイ素（ＳｉＯ２）から形成されている。本実施形態では、絶縁膜１３０は、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）によって形成された膜である。本実施形態では、絶縁膜１３０の厚さは、０．１μｍである。
【００３３】
絶縁膜１３０は、コンタクトホール１２１を有する。コンタクトホール１２１は、絶縁膜１３０を貫通してｐ型半導体層１１４に至る貫通孔である。本実施形態では、コンタクトホール１２１は、絶縁膜１３０に対するウェットエッチングによって形成される。
【００３４】
半導体装置１００のボディ電極１４４は、絶縁膜１３０のコンタクトホール１２１に形成された電極である。本実施形態において、ボディ電極１４４は、ｐ型半導体層１１４と接する。ボディ電極１４４は、ｐ型半導体層１１４とオーミック接触する。ここで、オーミック接触とは、ショットキー接触ではなく、コンタクト抵抗が比較的低い接触を意味する。本実施形態では、ボディ電極１４４は、パラジウム（Ｐｄ）から形成され、半導体層上に形成した後にアニール処理（熱処理）した電極である。
【００３５】
半導体装置１００のソース電極１４１は、絶縁膜１３０のコンタクトホール１２１に形成された電極である。本実施形態では、ソース電極１４１は、ボディ電極１４４及びｐ型半導体層１１４のｎ型半導体領域１１６上に形成されており、ソース電極１４１は、ｎ型半導体領域１１６とオーミック接触する。本実施形態では、ソース電極１４１は、チタン（Ｔｉ）から形成されている層にアルミニウム（Ａｌ）から形成されている層を積層した後にアニール処理（熱処理）した電極である。本実施形態では、ソース電極１４１とボディ電極１４４は電気的に接触しているため、同じ電位の電圧が印加できる。なお、ソース電極１４１は、パラジウム（Ｐｄ）から形成されてもよい。ソース電極１４１とボディ電極１４４とを同じ金属とすることにより、１度の工程でソース電極１４１とボディ電極１４４とを形成することができる。
【００３６】
半導体装置１００のドレイン電極１４３は、ｎ型半導体層１１０，１１２に対してｐ型半導体層１１４とは反対側に形成された電極である。本実施形態では、ドレイン電極１４３は、基板１１０の下（−Ｚ軸方向側）に形成された電極である。ドレイン電極１４３は、基板１１０とオーミック接触する。本実施形態では、ドレイン電極１４３は、チタン（Ｔｉ）から形成されている層にアルミニウム（Ａｌ）から形成されている層を積層した後にアニール処理（熱処理）した電極である。
【００３７】
半導体装置１００のゲート電極１４２は、絶縁膜１３０を介してトレンチ１２２に形成された電極である。本実施形態では、ゲート電極１４２は、アルミニウム（Ａｌ）から形成されている。ゲート電極１４２に電圧が印加された場合、ｐ型半導体層１１４に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極１４１とドレイン電極１４３との間に導通経路が形成される。つまり、ゲート電極１４２に電圧が印加されることにより、基板１１０，１１２及びｐ型半導体層１１４を介してソース電極１４１とドレイン電極１４３との間に流れる電流を制御する。
【００３８】
Ａ−２．効果
第１実施形態の半導体装置１００において、ｎ型半導体層１１２とｐ型半導体層１１４との積層方向（Ｚ軸方向）から見たとき、ｐ型不純物含有領域１１８は、トレンチ１２２の底面ＢＳ２外周と重なる位置にある。このため、第１実施形態の半導体装置１００によれば、トレンチ１２２の底面外周付近に電界が集中することを抑制できることにより、半導体装置１００の耐圧を向上させることができる。
【００３９】
また、第１実施形態の半導体装置１００において、ｎ型半導体層１１２とｐ型半導体層１１４との積層方向（Ｚ軸方向）から見たとき、ｐ型不純物含有領域１１８は、ソース電極１４１の一部と少なくとも重ならない位置にある。本実施形態では、ｎ型半導体層１１２とｐ型半導体層１１４との積層方向（Ｚ軸方向）から見たとき、ｐ型不純物含有領域１１８は、ソース電極１４１の一部と重ならない位置にある。このため、積層方向（Ｚ軸方向）から見たときにｐ型不純物含有領域１１８がソース電極と全ての位置において重なる場合と比較して、第１実施形態の半導体装置１００によれば、ドレイン電極１４３とソース電極１４１との間の容量が高くなることを抑制できる。この結果として、スイッチング速度を速くすることができる。
【００４０】
また、第１実施形態の半導体装置１００において、ｐ型不純物含有領域１１８は、ｐ型半導体層１１４と接している。このため、ｐ型半導体層１１４中のｐ型不純物であるマグネシウム（Ｍｇ）を活性化させるために行う熱処理工程において、ｐ型不純物含有領域１１８中のｐ型不純物であるマグネシウム（Ｍｇ）についても活性化される。つまり、この工程において、ｐ型不純物含有領域１１８中の水素がｐ型半導体層１１４を経由して外部に排出される。このため、第１実施形態の半導体装置１００は、製造が容易である。
【００４１】
Ａ−３．半導体装置の製造方法
図３は、第１実施形態における半導体装置１００の製造方法を示す工程図である。まず、製造者は、基板１１０を準備する（工程Ｐ１００）。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から形成されている。
【００４２】
次に、製造者は、結晶成長を行う（工程Ｐ１０５）。具体的には、製造者は、（ｉ）基板１１０の上にｎ型半導体層１１２を積層し、（ｉｉ）ｎ型半導体層１１２の上にｐ型半導体層１１４を積層する。本実施形態では、製造者は、結晶成長の手法として有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を用いる。
【００４３】
本実施形態において、基板１１０及びｎ型半導体層１１２は、ケイ素（Ｓｉ）をドナー元素として含むｎ型半導体である。また、ｐ型半導体層１１４は、マグネシウム（Ｍｇ）をアクセプタ元素として含むｐ型半導体である。
【００４４】
工程Ｐ１０５の後、製造者は、ｐ型半導体層１１４の一部にｎ型半導体領域１１６を形成する（工程Ｐ１１０）。工程Ｐ１１０は、ｎ型半導体領域形成工程とも呼ぶ。ｎ型半導体領域形成工程（工程Ｐ１１０）は、イオン注入を行う工程（工程Ｐ１２０）と熱処理を行う工程（工程Ｐ１３０）とを備える。
【００４５】
製造者は、ｐ型半導体層１１４の上からｎ型不純物をイオン注入する（工程Ｐ１２０）。本実施形態では、製造者は、ｎ型不純物としてケイ素（Ｓｉ）をｐ型半導体層１１４の中にイオン注入する。
【００４６】
具体的には、まず、製造者は、ｐ型半導体層１１４の上に膜２１０を形成する。膜２１０は、イオン注入にて注入される不純物のｐ型半導体層１１４における深さ方向の分布を調整するために用いる。つまり、膜２１０は、ｐ型半導体層１１４に注入されるドナー元素をｐ型半導体層１１４の表面近傍に集めるために用いる。また、膜２１０は、イオン注入に伴うｐ型半導体層１１４における表面の損傷を防止する機能も有する。本実施形態において、膜２１０として、膜厚が３０ｎｍである二酸化ケイ素（ＳｉＯ２）の膜を用いる。本実施形態では、製造者は、プラズマＣＶＤ（化学気相成長：Chemical Vapor Deposition)によって膜２１０を形成する。
【００４７】
次に、製造者は、膜２１０上の一部にマスク２２０を形成する。マスク２２０は、ｐ型半導体層１１４にドナー元素を注入しない領域の上に形成される。本実施形態では、マスク２２０は、ソース電極１４１をｎ型半導体領域１１６とオーミック接触させる位置及びｐ型不純物含有領域１１８を形成させる位置を考慮して、形状が決定されている。本実施形態では、マスク２２０は、トレンチ１２２となる領域の一部にイオン注入がなされる位置とする。本実施形態では、製造者は、フォトレジスト（Photoresist）によってマスク２２０を形成する。本実施形態では、マスク２２０の膜厚は、約２μｍである。
【００４８】
その後、製造者は、ｐ型半導体層１１４の上からイオン注入を行う。本実施形態では、製造者は、ｐ型半導体層１１４に対してケイ素（Ｓｉ）をイオン注入する。イオン注入時において、トータルドーズ量を５．０×１０１４ｃｍ−２以上とすることが好ましい。本実施形態において、イオン注入時のトータルドーズ量を１．０×１０１５ｃｍ−２とする。また、イオン注入時において、ｐ型半導体層１１４の＋Ｚ軸方向側の表面から０．１μｍまでの領域におけるケイ素濃度が１．０×１０１９ｃｍ−３となるように、製造者は、イオン注入時の加速電圧（エネルギー）を調整することが好ましい。イオン注入の回数は、１回であっても、複数回であってもよい。イオン注入時のチャネリング効果を抑制する観点から、イオン注入角度は、Ｚ軸方向に対して５°以上１５°以下であることが好ましい。本実施形態では、イオン注入角度は９°とする。イオン注入時における半導体基板１１０の温度は、２０℃以上８００℃以下が好ましい。本実施形態では、温度は２５℃とする。本実施形態において、具体的には、以下のようにイオン注入を行う。
〈イオン注入条件〉
・１回目
加速電圧：５０ｋｅＶ
ドーズ量：５．０×１０１４ｃｍ−２
注入角度：９°
温度：２５℃
・２回目
加速電圧：１００ｋｅＶ
ドーズ量：５．０×１０１４ｃｍ−２
注入角度：９°
温度：２５℃
【００４９】
図４は、イオン注入がされた状態を模式的に示す断面図である。イオン注入（工程Ｐ１２２）により、膜２１０のうちマスク２２０に覆われていない部分の下において、ｐ型半導体層１１４にドナー元素が注入された領域としてイオン注入領域１１６Ｎが形成される。イオン注入領域１１６Ｎにおけるｎ型不純物濃度は、膜２１０の材質や膜厚、イオン注入の加速電圧やドーズ量を調整することにより所望の濃度に調整することができる。なお、イオン注入領域１１６Ｎは、注入されたｎ型不純物がドナー元素として機能するように活性化されていないため、ｎ型の導電性を有していない。このため、イオン注入領域１１６Ｎは、抵抗が高い領域である。
【００５０】
次に、製造者は、膜２１０及びマスク２２０を除去する。本実施形態では、製造者は、ウェットエッチングによって膜２１０及びマスク２２０を除去する。以上により、イオン注入（工程Ｐ１２０（図３参照））が完了する。
【００５１】
ここで、イオン注入領域１１６Ｎにおけるケイ素濃度は、ｐ型半導体層１１４内のマグネシウム濃度よりも高いことが好ましく、ｐ型半導体層１１４内のマグネシウム濃度の２倍以上がより好ましく、ｐ型半導体層１１４内のマグネシウム濃度の４倍以上がさらに好ましく、ｐ型半導体層１１４内のマグネシウム濃度の５倍以上がよりいっそう好ましい。また、イオン注入領域１１６Ｎにおけるケイ素濃度は、ｐ型半導体層１１４における結晶性を劣化させない観点から、１．０×１０２２ｃｍ−３以下が好ましい。
【００５２】
イオン注入（工程Ｐ１２０）を行った後、製造者は、イオン注入領域１１６Ｎにおけるｎ型不純物を活性化させるための活性化アニール（熱処理）（工程Ｐ１３０）を行う。工程Ｐ１３０において、製造者は、イオン注入領域１１６Ｎを加熱することによって、ｎ型の導電性を有するｎ型半導体領域１１６を形成する。まず、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ｎの上にキャップ膜２４０を形成する。
【００５３】
キャップ膜２４０は、加熱に伴うｐ型半導体層１１４及びイオン注入領域１１６Ｎにおける表面の損傷を防止する機能を有するとともに、ｐ型半導体層１１４から窒素（Ｎ）が抜けることを抑制する機能を有する。本実施形態では、製造者は、スパッタ法によってキャップ膜２４０を形成する。また、本実施形態では、キャップ膜２４０は、窒化ケイ素（ＳｉＮＸ）から形成されており、キャップ膜２４０の厚さ（Ｚ軸方向の長さ）は５０ｎｍである。
【００５４】
次に、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ｎを加熱する。ｐ型半導体層１１４及びイオン注入領域１１６Ｎを加熱する温度は、半導体装置１００の耐圧をより向上させる観点から、９５０℃以上１４００℃以下が好ましく、１０５０℃以上１２５０℃以下であることがより好ましい。また、加熱時間は、半導体装置１００の耐圧をより向上させる観点から、１分以上１０分以下が好ましく、１分以上５分以下が好ましい。本実施形態では、製造者は、次の条件で熱処理を行う。
＜熱処理の条件＞
雰囲気ガス：窒素
加熱温度：１１５０℃
加熱時間：４分
【００５５】
図５は、熱処理後の状態を模式的に示す断面図である。熱処理により、イオン注入領域１１６Ｎがｎ型半導体領域１１６となる。また、イオン注入（工程Ｐ１２０）と熱処理（工程Ｐ１３０）とを経ることにより、つまり、ｎ型半導体領域形成工程（工程Ｐ１１０）を経ることにより、ｎ型半導体領域１１６の下方に位置する領域であって、ｎ型半導体層１１２の＋Ｚ軸方向側の領域に、ｐ型不純物含有領域１１８が形成される。ｐ型不純物含有領域１１８は、ｐ型半導体層１１４に含まれるｐ型不純物がｎ型半導体層１１２に拡散することによって形成された領域である。本実施形態では、積層方向（Ｚ軸方向）から見たとき、ｐ型不純物含有領域１１８は、ｎ型半導体領域１１６と重なる位置となる。
【００５６】
ｐ型不純物含有領域１１８に含まれるｐ型不純物濃度は、イオン注入（工程Ｐ１２０）時の加速電圧やドーズ量、熱処理（工程Ｐ１３０）の加熱温度や加熱時間を調整することにより調整できる。例えば、イオン注入（工程Ｐ１２０）時の加速電圧を高くする、もしくはドーズ量を多くすることにより、ｐ型不純物含有領域１１８に拡散するｐ型不純物濃度を高くすることができる。
【００５７】
熱処理の後、製造者は、ｐ型半導体層１１４及びイオン注入領域１１６Ｎ（ｎ型半導体領域１１６）の上からキャップ膜２４０を除去する。本実施形態では、製造者は、ウェットエッチングによってキャップ膜２４０を除去する。以上により、活性化アニール（工程Ｐ１３０（図２参照））が完了し、同時に、ｎ型半導体領域形成工程（工程Ｐ１１０）が完了する。
【００５８】
ｎ型半導体領域形成工程（工程Ｐ１１０（図３参照））の後、製造者は、ｐ型半導体層１１４及びｐ型不純物含有領域１１８におけるマグネシウム（Ｍｇ）を活性化させるための活性化アニール（熱処理）を行う（工程Ｐ１３５）。本実施形態では、窒素（Ｎ２）流量に対する酸素（Ｏ２）流量の割合が５％の窒素雰囲気下において、７００℃５分間の熱処理が行われる。なお、この熱処理条件は、特に、限られず、例えば、この熱処理として、酸素（Ｏ２）を含まない窒素雰囲気下において、９００℃１０分間行ってもよい。また、ｐ型不純物含有領域１１４中のマグネシウム（Ｍｇ）を活性化させるための活性化アニール（熱処理）は、ｐ型半導体層１１４を形成（工程Ｐ１０５）の後、かつ、ｎ型半導体領域形成工程（工程Ｐ１１０）の前に行ってもよい。
【００５９】
活性化アニール（工程Ｐ１３５）を行った後、製造者は、ドライエッチングによってトレンチ１２２を形成する（工程Ｐ１４０）。工程Ｐ１４０を、トレンチ形成工程とも呼ぶ。
【００６０】
図６は、トレンチ１２２が形成された状態を模式的に示す断面図である。製造者は、ｐ型半導体層１１４を貫通してｎ型半導体層１１２に至るまで落ち込んだトレンチ１２２を形成する。本実施形態では、製造者は、塩素系ガスを用いたドライエッチングによってトレンチ１２２を形成する。
【００６１】
本実施形態では、トレンチ形成工程（工程Ｐ１４０）は、ｎ型半導体領域形成工程（工程Ｐ１１０）の後に行われる。そして、トレンチ形成工程（工程Ｐ１４０）において、ｐ型不純物含有領域１１８の一部と重なる位置にトレンチ１２２が形成される。このため、トレンチ１２２の底面ＢＳ２の一部が、ｐ型不純物含有領域１１８により形成されている。また、ｎ型半導体層１１２とｐ型半導体層１１４との積層方向（Ｚ軸方向）から見たとき、ｐ型不純物含有領域１１８は、トレンチ１２２の底面ＢＳ２外周と重なる位置にある。
【００６２】
トレンチ１２２を形成した後（工程Ｐ１４０（図３参照））、製造者は、トレンチ１２２の内側に絶縁膜１３０を形成する（工程Ｐ１５０）。本実施形態では、製造者は、ｎ型半導体層１１２及びｐ型半導体層１１４の露出した表面に対して、ＡＬＤによって絶縁膜１３０を成膜する。
【００６３】
その後、製造者は、ソース電極１４１と、ボディ電極１４４と、ゲート電極１４２と、ドレイン電極１４３とを形成する（工程Ｐ１６０）。具体的には、製造者は、絶縁膜１３０にコンタクトホール１２１（図１参照）をウェットエッチングによって形成する。その後、製造者は、コンタクトホール１２１内にｐ型半導体層１１４と接するボディ電極１４４を形成し、ｎ型半導体領域１１６及びボディ電極１４４の上にソース電極１４１を形成する。また、製造者は、基板１１０の下側（−Ｚ軸方向側）の面と接するドレイン電極１４３を形成する。このとき、ボディ電極１４４，ソース電極１４１，およびドレイン電極１４３を形成する際にはオーミック接触を得るためのアニール処理（熱処理）を行うが、アニール処理（熱処理）は各電極形成毎に行ってもよいし、ボディ電極１４４とソース電極１４１とをまとめて行ってもよい。また、ボディ電極１４４，ソース電極１４１，およびドレイン電極１４３を形成後に一括してアニール処理（熱処理）を行ってもよい。そして、製造者は、トレンチ１２２において絶縁膜１３０の上にゲート電極１４２を形成する。これらの工程を経て、半導体装置１００が完成する。
【００６４】
第１実施形態の半導体装置１００の製造方法によれば、ｐ型不純物のイオン注入を行わずに、ｎ型半導体領域形成工程（工程Ｐ１１０）においてｐ型不純物含有領域１１８が形成される。このため、第１実施形態の半導体装置１００の製造方法によれば、トレンチ１２２の底面ＢＳ２の外周付近に電界が集中することを抑制できる。この結果として、第１実施形態の半導体装置１００の製造方法によれば、半導体装置１００の耐圧を向上できる。
【００６５】
また、第１実施形態の半導体装置１００の製造方法によれば、トレンチ１２２の底面ＢＳ２の一部が、ｐ型不純物含有領域１１８により形成されている。このため、第１実施形態の半導体装置１００の製造方法によれば、トレンチ１２２の底面ＢＳ２の外周付近に電界が集中することを、さらに効果的に抑制できる。
【００６６】
また、第１実施形態の半導体装置１００の製造方法によれば、ｐ型不純物のイオン注入を行わないため、ｐ型不純物のイオン注入を行うことに起因した結晶構造の乱れを抑制できる。
【００６７】
第１実施形態の半導体装置１００の製造方法によれば、ｐ型不純物含有領域１１８を再成長により形成しないため、再成長時に生じる再成長界面の不純物の問題を解消できる。また、再成長によりｐ型不純物含有領域１１８を形成する場合と比較して、第１実施形態の半導体装置１００の製造方法によれば、ｐ型不純物含有領域１１８の結晶構造が乱れることを抑制できる。また、再成長によりｐ型不純物含有領域１１８を形成する場合と比較して、第１実施形態の半導体装置１００の製造方法によれば、レジストパターンの形成などの工程数を減らすことができる。
【００６８】
以下、上述の効果を裏付ける評価試験の結果を示す。
【００６９】
Ａ−４．評価試験
Ａ−４−１．第１評価試験
第１評価試験では、ｎ型不純物のイオン注入とｐ型不純物含有領域１１８の形成との関係を評価した。第１評価試験には、以下の試料を用いた。具体的には、試験者は、まず、第１実施形態と同じ方法により、基板１１０を準備して（工程Ｐ１０５）、結晶成長を行った（工程Ｐ１１０）。その後、試験者は、ｐ型半導体層１１４の上に、マグネシウム（Ｍｇ）濃度を１×１０１９ｃｍ−３とし、厚みを０．１μｍとしたｐ＋型半導体層を形成した。そして、試験者は、第１実施形態と同じ方法により、イオン注入（工程Ｐ１２０）及び熱処理（工程Ｐ１３０）を行った。
【００７０】
図７は、評価試験の結果を示す図である。図７は、マグネシウム（Ｍｇ）の不純物濃度を二次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）により測定した結果を示す。図７において、横軸はｐ＋型半導体層及びｐ型半導体層１１４、ｎ型半導体層１１２の−Ｚ軸方向の深さ（μｍ）を示し、縦軸はマグネシウム（Ｍｇ）の濃度（ｃｍ−３）を示す。深さ０μｍは、ｐ＋型半導体層の＋Ｚ軸方向側の表面である。なお、本試験におけるマグネシウム（Ｍｇ）の検出下限は、５×１０１４ｃｍ−３である。
【００７１】
図７において、試料１は、イオン注入を行った領域における厚み方向（Ｚ軸方向）のマグネシウム濃度（ｃｍ−３）を示し、試料２は、イオン注入を行っていない領域における厚み方向（Ｚ軸方向）のマグネシウム濃度（ｃｍ−３）を示す。
【００７２】
図７の結果から、以下のことが分かる。試料１において、マグネシウム濃度が１．０×１０１６ｃｍ−３以上の領域は、深さが約１．１μｍまでの領域であり、試料２において、マグネシウム濃度が１．０×１０１６ｃｍ−３以上の領域は、深さが約１．４μｍまでの領域である。なお、深さが１．１μｍまではｐ＋型半導体層を含むｐ型半導体層の領域であるため、試料２では、ｐ型不純物含有領域１１８が約０．３μｍの厚みで形成されていることが分かる。この結果は、ｎ型半導体層１１２とｐ型半導体層１１４との境界である深さが約１．１μｍの部分から、ｐ型不純物含有領域１１８として約０．３μｍの領域が形成されていることが分かる。なお、試料２では、深さが約１．４μｍの部分を境にしてマグネシウム濃度が急激に減少している。この濃度分布は、ガウス型ではなく箱型と表現できる。
【００７３】
また、図７に示す結果から、試料２における深さが０．３μｍから０．９μｍの範囲におけるマグネシウムの平均濃度は、試料１における深さが０．３μｍから０．９μｍの範囲におけるマグネシウムの平均濃度よりも小さい。つまり、ｎ型半導体層１１２とｐ型半導体層１１４との積層方向から見たときに、ｐ型不純物含有領域１１８と重なる位置のｐ型半導体層１１４におけるｐ型不純物の平均濃度は、ｐ型不純物含有領域１１８と重ならない位置のｐ型半導体層１１４におけるｐ型不純物の平均濃度よりも小さい。このため、ｎ型半導体層１１２とｐ型半導体層１１４との積層方向から見たときに、ｐ型不純物含有領域１１８と重なる位置のｐ型半導体層１１４における電子の移動度が高くなることにより、オン抵抗が低くなる。
【００７４】
また、図７に示す結果を用いて、試料１において深さが０μｍから１．１μｍまでのｐ型不純物のシートｐ型不純物濃度（ｃｍ−２）Ｘ１を積算したところ、試料２において深さが０μｍから１．４μｍまでのｐ型不純物のシートｐ型不純物濃度Ｘ２と実質的に同じであった。ここで、実質的に同じとは、シートｐ型不純物濃度Ｘ１の±１０％以内にシートｐ型不純物濃度Ｘ２があることを示す。このことから、ｐ型半導体層１１４内に存在したｐ型不純物が、イオン注入（工程Ｐ１２０（図３参照））によってｎ型半導体層１１２内に押し出されたためにｐ型不純物含有領域１１８が形成されたと推定される。
【００７５】
Ａ−４−２．第２評価試験
第２評価試験では、イオン注入（工程Ｐ１２０（図３））におけるケイ素（Ｓｉ）のドーズ量を変化させることによるｐ型不純物含有領域１１８の深さへの影響を評価した。第２評価試験において、試験者は、互いにイオン注入条件が異なる試料３及び試料４を用意した。具体的には、試験者は、まず、窒化ガリウム（ＧａＮ）基板（ケイ素濃度：１．０×１０１８ｃｍ−３）に、ｎ型窒化ガリウム層（ケイ素濃度：１．０×１０１６ｃｍ−３、厚み：１μｍ）と、ｐ型窒化ガリウム層（マグネシウム濃度：４．０×１０１８ｃｍ−３、厚み：１μｍ）とをこの順に結晶成長させた。その後、試験者は、イオン注入条件以外は、第１実施形態の製造法と同じ方法により活性化アニール（工程Ｐ１３０）まで行うことにより試料を作製した。ここで、試料３，４におけるイオン注入条件を以下に示す。
〈試料３のイオン注入条件〉
・１回目
加速電圧：５０ｋｅＶ
ドーズ量：５．０×１０１４ｃｍ−２
注入角度：９°
温度：２５℃
・２回目
加速電圧：１００ｋｅＶ
ドーズ量：５．０×１０１４ｃｍ−２
注入角度：９°
温度：２５℃
〈試料４のイオン注入条件〉
・１回目
加速電圧：５０ｋｅＶ
ドーズ量：１．０×１０１５ｃｍ−２
注入角度：９°
温度：２５℃
・２回目
加速電圧：１００ｋｅＶ
ドーズ量：１．０×１０１５ｃｍ−２
注入角度：９°
温度：２５℃
【００７６】
図８は、第２評価試験の結果を示す図である。図８は、各試料のｐ型半導体層１１４及びｎ型半導体層１１２におけるマグネシウム（Ｍｇ）の不純物濃度を二次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）により測定した結果を示す。図８において、横軸はｐ型半導体層、ｎ型半導体層の−Ｚ軸方向の深さ（μｍ）を示し、縦軸はマグネシウム（Ｍｇ）の濃度（ｃｍ−３）を示す。深さ０μｍは、ｐ型半導体層の＋Ｚ軸方向側の表面である。なお、本試験におけるマグネシウム（Ｍｇ）の検出下限は、５×１０１４ｃｍ−３である。
【００７７】
図８の結果から、以下のことが分かる。試料３において、マグネシウム濃度が１．０×１０１６ｃｍ−３以上の領域は、深さが約１．３μｍまでの領域であり、試料４において、マグネシウム濃度が１．０×１０１６ｃｍ−３以上の領域は、深さが約１．３μｍまでの領域である。なお、深さが１．０μｍまではｐ型半導体層の領域であるため、試料３では、ｐ型不純物含有領域１１８が約０．３μｍの厚みで形成されていることが分かり、試料４では、ｐ型不純物含有領域１１８が約０．４μｍの厚みで形成されていることが分かる。ここで、試料３よりも試料４のイオン注入時のドーズ量が大きい。このため、図８の結果から、イオン注入時のドーズ量を大きくすることにより、ｐ型不純物含有領域１１８の厚みが大きくなることが分かる。
【００７８】
Ａ−４−３．第３評価試験
第３評価試験では、イオン注入（工程Ｐ１２０（図３））後の活性化アニール（工程Ｐ１３０）の有無によるｐ型不純物含有領域１１８への影響を評価した。第３評価試験において、試験者は、試料５及び試料６を用意した。試験者は、イオン注入条件及び活性化アニールの有無以外は、第２評価試験と同じ方法により試料の作製を行った。試料５は、活性化アニールを行わなかった試料であり、試料６は、活性化アニールを行なった試料である。ここで、試料５，６におけるイオン注入条件を以下に示す。
〈イオン注入条件〉
加速電圧：５０ｋｅＶ
ドーズ量：５×１０１４ｃｍ−２
注入角度：９°
温度：２５℃
【００７９】
図９は、第３評価試験の結果を示す図である。図９は、各試料のｐ型半導体層１１４及びｎ型半導体層１１２におけるマグネシウム（Ｍｇ）の不純物濃度を二次イオン質量分析法（Secondary Ion Mass Spectrometry：ＳＩＭＳ）により測定した結果を示す。図９において、横軸はｐ型半導体層、ｎ型半導体層の−Ｚ軸方向の深さ（μｍ）を示し、縦軸はマグネシウム（Ｍｇ）の濃度（ｃｍ−３）を示す。深さ０μｍは、ｐ型半導体層の＋Ｚ軸方向側の表面である。なお、本試験におけるマグネシウム（Ｍｇ）の検出下限は、５×１０１４ｃｍ−３である。
【００８０】
図９の結果から、以下のことが分かる。試料５において、マグネシウム濃度が１．０×１０１６ｃｍ−３以上の領域は、深さが約１．０μｍまでの領域であり、試料６において、マグネシウム濃度が１．０×１０１６ｃｍ−３以上の領域は、深さが約１．２μｍまでの領域である。なお、深さが１．０μｍまではｐ型半導体層の領域であるため、試料５では、ｐ型不純物含有領域１１８が形成されていないことが分かり、試料６では、ｐ型不純物含有領域１１８が約０．２μｍの厚みで形成されていることが分かる。ここで、試料５は、活性化アニールを行わなかった試料であり、試料６は、活性化アニールを行なった試料である。このため、図９の結果から、活性化アニールを行わない場合、ｐ型不純物含有領域１１８が形成されないことが分かる。
【００８１】
Ａ−４−４．第４評価試験
第４評価試験は、トレンチ１２２とｐ型不純物含有領域１１８との位置関係による電界強度及びオン抵抗への影響を評価した。第４評価試験において、試験者は、第１実施形態と同じ方法で作製した試料７と、トレンチ１２２の深さＤｔを変化させた試料８とを作製した。なお、試料７，８については、それぞれＷｄｉを０．０μｍ、０．２μｍ、０．４μｍ、０．６μｍ、０．８μｍ、１．０μｍ、１．４μｍのものについて作製した。
＜試料７の条件＞
トレンチ１２２の深さＤｔ：１．０μｍ（Ｄｄｉ：０．３μｍ）
ｐ型不純物含有領域１１８トレンチ１２２と重なる幅をＷｄｉ：０．０μｍ〜１．４μｍ
トレンチ１２２の幅をＷｔ：２．０μｍ
＜試料８の条件＞
トレンチ１２２の深さＤｔ：１．２μｍ（Ｄｄｉ：０．１μｍ）
ｐ型不純物含有領域１１８トレンチ１２２と重なる幅をＷｄｉ：０．０μｍ〜１．４μｍ
トレンチ１２２の幅をＷｔ：２．０μｍ
【００８２】
図１０は、トレンチ１２２の底面外周部の電界強度とＷｄｉとの関係を示す図である。縦軸は、試料７についてはＤｔ＝１．０μｍ、Ｗｄｉ＝０．０μｍの電界強度を１とした場合の電界強度であり、試料８についてはＤｔ＝１．２μｍ、Ｗｄｉ＝０．０μｍの電界強度を１とした場合の電界強度である。横軸は、Ｗｄｉである。
【００８３】
図１１は、オン抵抗とＷｄｉとの関係を示す図である。縦軸は、試料７についてはＤｔ＝１．０μｍ、Ｗｄｉ＝０．０μｍのオン抵抗を１とした場合の電界強度であり、試料８についてはＤｔ＝１．２μｍ、Ｗｄｉ＝０．０μｍのオン抵抗を１とした場合の電界強度である。横軸は、Ｗｄｉである。なお、試料７（Ｄｔ＝１．０μｍ）のＷｄｉ＝１．０μｍ、１．４μｍの結果については、オン抵抗が非常に高いため、図１１には示されていない。
【００８４】
図１０に示されるとおり、Ｗｄｉが０．０μｍよりも大きい場合に電界強度が低くなり、また、Ｗｄｉが大きくなるほど電界強度が低くなるため、半導体装置の耐圧が向上することが分かる。また、Ｗｄｉが絶縁膜１３０の厚さの２倍（本実施形態では、０．２μｍ）以上において電界強度がより低くなる。また、図１１に示されるとおり、Ｗｄｉが小さいほどオン抵抗が低くなる。試料８（Ｄｔ＝１．２μｍ）の結果によれば、Ｗｄｉが１．４μｍ未満、すなわち、２Ｗｔ／３未満であれば、低いオン抵抗を維持することができる。以上の結果をまとめると、０＜Ｗｄｉ＜Ｗｔであることにより、ドレイン・ソース間の容量が高くなることなく、半導体装置の耐圧が向上し、オン抵抗を低くすることができる。また、Ｗｄｉが絶縁膜１３０の厚さの２倍以上かつ２Ｗｔ／３未満であることにより、ドレイン・ソース間の容量が高くなることなく、半導体装置の耐圧がより向上し、オン抵抗をより低くすることができる。図１１に示されているとおり、Ｄｔが大きい方が、すなわちＤｄｉが大きい方が、Ｗｄｉが大きい場合にオン抵抗が高くならない。ドレイン・ソース間の容量が高くなることなく、半導体装置の耐圧を向上し、オン抵抗をより低くする観点から、Ｗｄｉは０．３μｍ以下が好ましく、０．２μｍ以下がより好ましく、０．１μｍ以下がさらに好ましい。
【００８５】
Ｂ．第２実施形態
図１２は、第２実施形態における半導体装置２００の構成を模式的に示す断面図である。第２実施形態の半導体装置２００は、第１実施形態の半導体装置１００と比較して、（ｉ）半導体装置１００のｎ型半導体領域１１６の代わりに第１のｎ型半導体領域１１６Ａ及び第２のｎ型半導体領域１１６Ｂを備え、（ｉｉ）半導体装置１００のｐ型不純物含有領域１１８の代わりに第１のｐ型不純物含有領域１１８Ａ及び第２のｐ型不純物含有領域１１８Ｂを備えている点が異なるが、それ以外は同じである。
【００８６】
第１実施形態では、ｎ型半導体領域１１６を形成するためのイオン注入に起因してｐ型不純物含有領域１１８が形成されるが、第２実施形態では、第１のｎ型半導体領域１１６Ａに起因して第１のｐ型不純物含有領域１１８Ａが形成され、第２のｎ型半導体領域１１６Ｂに起因して第２のｐ型不純物含有領域１１８Ｂが形成される。つまり、第１実施形態では、イオン注入工程を１回のみ行っているのに対して、第２実施形態では、イオン注入工程を２回行っている。
【００８７】
第２実施形態では、トレンチ１２２の底面ＢＳ２の一部が、第１のｐ型不純物含有領域１１８Ａにより形成されている。また、第１のｐ型不純物含有領域１１８Ａと接する位置からボディ電極１４４の外周下方の位置にいたるまでが、第２のｐ型不純物含有領域１１８Ｂにより形成されている。
【００８８】
ここで、積層方向（Ｚ軸方向）から見たときに、第１のｎ型半導体領域１１６Ａは、トレンチ１２２の底面外周及び第１のｐ型不純物含有領域１１８Ａと重なり、第２のｎ型半導体領域１１６Ｂは、トレンチ１２２の底面外周と重ならず第２のｐ型不純物含有領域１１８Ｂと重なる。
【００８９】
第２実施形態では、第１のｎ型半導体領域１１６Ａを形成するためのイオン注入時ドーズ量が、第２のｎ型半導体領域１１６Ｂを形成するためのイオン注入時ドーズ量よりも大きい。このため、第１のｐ型不純物含有領域１１８Ａの厚みが第２のｐ型不純物含有領域１１８Ｂの厚みよりも大きい。また、積層方向（Ｚ軸方向）の深さは、第１のｎ型半導体領域１１６Ａのほうが、第２のｎ型半導体領域１１６Ｂよりも深い。そして、積層方向（Ｚ軸方向）から見たときに、第１のｎ型半導体領域１１６Ａと重なる位置のｐ型半導体層１１４におけるｐ型不純物の平均濃度は、第２のｎ型半導体領域１１６Ｂと重なる位置のｐ型半導体層１１４におけるｐ型不純物の平均濃度よりも小さい。第２実施形態の半導体装置２００においても、第１実施形態の半導体装置１００と同様に、半導体装置の耐圧を向上させつつ、ドレイン・ソース間の容量が高くなることを抑制できる。また、第２実施形態の半導体装置２００は、第１実施形態の半導体装置１００と比較して、第２のｐ型不純物含有領域１１８Ｂが存在することにより、ｐ型半導体層１１４と第１のｐ型不純物含有領域１１８Ａとの厚みが小さくなる。このため、ドレイン・ソース間の容量を低くすることができる。
【００９０】
Ｃ．第３実施形態
図１３は、第３実施形態における半導体装置３００の構成を模式的に示す断面図である。第３実施形態の半導体装置３００は、第２実施形態の半導体装置２００と比較して、（ｉ）半導体装置２００の第１のｎ型半導体領域１１６Ａ及び第２のｎ型半導体領域１１６Ｂの代わりにｎ型半導体領域１１６Ｃ及びｎ型半導体領域１１６Ｄを備え、（ｉｉ）半導体装置２００の第１のｐ型不純物含有領域１１８Ａ及び第２のｐ型不純物含有領域１１８Ｂの代わりにｐ型不純物含有領域１１８Ｃ及びｐ型不純物含有領域１１８Ｄを備えている点が異なるが、それ以外は同じである。
【００９１】
第３実施形態では、トレンチ１２２の底面ＢＳ２の一部がｐ型不純物含有領域１１８Ｃにより形成されており、また、ソース電極１４１とｐ型半導体層１１４とが接する部分の下方が、ｐ型不純物含有領域１１８Ｃにより形成されている。トレンチ１２２の底面ＢＳ２の一部と接する１１８Ｃと、ソース電極１４１とｐ型半導体層１１４とが接する部分の下方に形成されているｐ型不純物含有領域１１８Ｃとの間には、ｐ型不純物含有領域１１８Ｄが形成されている。第３実施形態の半導体装置３００においても、第１実施形態の半導体装置１００と同様に、半導体装置の耐圧を向上させつつ、ドレイン・ソース間の容量が高くなることを抑制できる。また、第３実施形態の半導体装置３００は、第２実施形態の半導体装置２００と比較して、ｎ型半導体領域１１６Ｃとソース電極１４１との接触抵抗を低くできるため、オン抵抗を低くできる。
【００９２】
Ｄ．第４実施形態
図１４は、第４実施形態における半導体装置４００の構成を模式的に示す断面図である。第４実施形態の半導体装置４００は、第３実施形態の半導体装置３００と比較して、（ｉ）ソース電極１４１とｐ型半導体層１１４とが接する部分にあるｎ型半導体領域１１６Ｃの変わりにｎ型半導体領域１１６Ｅを備え、（ｉｉ）ｎ型半導体領域１１６Ｅの下方に、ｐ型不純物含有領域１１８Ｃではなくｐ型不純物含有領域１１８Ｅが形成されている点が異なるが、それ以外は同じである。第４実施形態の半導体装置４００においても、第１実施形態の半導体装置１００と同様に、半導体装置の耐圧を向上させつつ、ドレイン・ソース間の容量が高くなることを抑制できる。また、ｎ型半導体領域１１６Ｅのｎ型不純物濃度をｎ型半導体領域１１６Ｃよりも高くすることにより、ｎ型半導体領域１１６Ｅとソース電極１４１との接触抵抗を低くできるため、オン抵抗を低くできる。
【００９３】
Ｅ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【００９４】
本発明が適用される半導体装置は、上述の実施形態で説明した縦型トレンチＭＩＳＦＥＴに限られない。本発明が適用される半導体装置は、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などのトレンチゲート構造を有し、制御電極で反転層を形成する原理を用いて電流を制御する半導体装置であってもよい。
【００９５】
上述の実施形態において、ｐ型不純物としてマグネシウム（Ｍｇ）を用いている。しかし、本発明はこれに限らない。ｐ型不純物として、例えば、ベリリウム（Ｂｅ）や、炭素（Ｃ）や、亜鉛（Ｚｎ）を用いてもよい。
【００９６】
上述の実施形態において、ｎ型不純物としてケイ素（Ｓｉ）を用いている。しかし、本発明はこれに限らない。ｎ型不純物として、例えば、酸素（Ｏ）や、ゲルマニウム（Ｇｅ）を用いてもよい。
【００９７】
上述の実施形態において、基板及び半導体層の材料は、窒化ガリウム（ＧａＮ）に限らず、例えば、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、酸化ガリウム（Ｇａ２Ｏ３）、ガリウム砒素（ＧａＡｓ）および炭化ケイ素（ＳｉＣ）などの他の半導体であってもよい。
【００９８】
上述の実施形態では、基板１１０の上に、ｎ型半導体層１１２と、ｐ型半導体層１１４とをこの順に備えるが、本発明はこれに限らない。ｐ型半導体層１１４の上に、さらに、ｐ型半導体層を備えてもよい。このｐ型半導体層のｐ型不純物濃度の平均値が、ｐ型半導体層１１４のｐ型不純物濃度の平均値よりも高くてもよい。つまり、ｐ型半導体層のｐ型不純物濃度は、ソース電極１４１と接する面のほうが、ｎ型半導体層１１２と接する面よりも高くてもよい。このようにすることにより、ｐ型半導体層とボディ電極１４４との接触抵抗を低くすることができる。この追加するｐ型半導体層はマグネシウム（Ｍｇ）をアクセプタ元素として含有していてもよい。この追加するｐ型半導体層のマグネシウム（Ｍｇ）濃度の平均値は１×１０１９ｃｍ−３としてもよく、厚さ（Ｚ軸方向の長さ）は、０．１μｍとしてもよい。
【００９９】
上述の実施形態では、ｐ型不純物含有領域１１８は、拡散により形成された領域であるが、本発明はこれに限られない。ｐ型不純物含有領域１１８は、埋め込みにより形成されていてもよい。
【０１００】
上述の実施形態では、ドレイン電極１４３が基板１１０の−Ｚ軸方向の面に形成されているが、ドレイン電極１４３が基板１１０の＋Ｚ軸方向の面に形成されていてもよい。
【０１０１】
上述の実施形態では、積層方向（Ｚ軸方向）から見たとき、ｐ型不純物含有領域１１８は、ソース電極１４１の一部と重ならない位置にあるが、ソース電極１４１と重ならなくてもよい。
【０１０２】
上述の実施形態において、絶縁膜の材質は、電気絶縁性を有する材質であればよく、二酸化ケイ素（ＳｉＯ２）の他、窒化ケイ素（ＳｉＮｘ）、酸化アルミニウム（Ａｌ２Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸窒化ケイ素（ＳｉＯＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）などの少なくとも１つであってもよい。絶縁膜は、単層であってもよいし、２層以上であってもよい。絶縁膜を形成する手法は、ＡＬＤに限らず、ＥＣＲスパッタであってもよいし、ＥＣＲ−ＣＶＤであってもよい。
【０１０３】
上述の実施形態において、半導体装置１００は、ｎ型半導体層として、基板１１０とｎ型半導体層１１２との２層を備えている。しかし、本発明はこれに限られない。ｎ型半導体層は１層でもよく、３層以上であってもよい。つまり、上述の実施形態において、ｐ型半導体層１１４にｎ型半導体領域１１６が備えられているが、ｐ型半導体層１１４の上に、さらに、第２のｎ型半導体層を備えていてもよい。また、基板は、ｐ型半導体であってもよい。
【符号の説明】
【０１０４】
１００…半導体装置
１１０…基板
１１２…ｎ型半導体層
１１４…ｐ型半導体層
１１５…ｐ型半導体層
１１６…ｎ型半導体領域
１１６Ａ…第１のｎ型半導体領域
１１６Ｂ…第２のｎ型半導体領域
１１６Ｃ…ｎ型半導体領域
１１６Ｄ…ｎ型半導体領域
１１６Ｎ…イオン注入領域
１１８…ｐ型不純物含有領域
１１８Ａ…第１のｐ型不純物含有領域
１１８Ｂ…第２のｐ型不純物含有領域
１１８Ｃ…ｐ型不純物含有領域
１１８Ｄ…ｐ型不純物含有領域
１１８Ｅ…ｐ型不純物含有領域
１２１…コンタクトホール
１２２…トレンチ
１３０…絶縁膜
１４１…ソース電極
１４２…ゲート電極
１４３…ドレイン電極
１４４…ボディ電極
２００…半導体装置
２１０…膜
２２０…マスク
２４０…キャップ膜
３００…半導体装置
４００…半導体装置
ＢＳ１…底面
ＢＳ２…底面
【図１】
2018152455.tif 000003
【図２】
2018152455.tif 000004
【図３】
2018152455.tif 000005
【図４】
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【図５】
2018152455.tif 000007
【図６】
2018152455.tif 000008
【図７】
2018152455.tif 000009
【図８】
2018152455.tif 000010
【図９】
2018152455.tif 000011
【図１０】
2018152455.tif 000012
【図１１】
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【図１２】
2018152455.tif 000014
【図１３】
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【図１４】
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