(57)【要約】【課題】単位面積あたりの記憶容量の大きい半導体装置を提供する。【解決手段】基板の上に互いに積層された複数のゲインセル型メモリセルを有し、各メモリセルの書き込みトランジスタのチャネル長方向の軸が、互いに重なり、基板の上面に略垂直であり、多値のデータを記憶できる半導体装置が開示されている。読み出しトランジスタのチャネルは（それらのゲートを貫通する穴に埋め込まれた）柱状のシリコンであり、書き込みトランジスタのチャネルは（それらのゲート（書き込みワード線）と、読み出しトランジスタのゲートと、を貫通する穴に埋め込まれた）柱状の金属酸化物であり、柱状のシリコンは、読み出しトランジスタのゲートと絶縁膜を介して面し、柱状の金属酸化物は、書き込みワード線とは、書き込みワード線を酸化して得られる絶縁膜を介して面し、読み出しトランジスタのゲートとは電気的に接続する、構成が例示されている。【選択図】図１４
2018085508.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた第１のメモリセルと、
前記第１のメモリセル上に設けられた第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量素子の電極の一方と、電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の容量素子の電極の一方と、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、
前記第１のトランジスタ及び前記第３のトランジスタのチャネル長方向の軸が互いに重なり、
前記第２のトランジスタ及び前記第４のトランジスタのチャネル長方向の軸が互いに重なる
ことを特徴とする半導体装置。
【請求項２】
基板上に設けられた第１のメモリセルと、
前記第１のメモリセル上に設けられた第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量素子の電極の一方と、電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の容量素子の電極の一方と、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、
前記第１のトランジスタ乃至前記第４のトランジスタのチャネル長方向が前記基板の上面に略垂直である
ことを特徴とする半導体装置。
【請求項３】
基板上に設けられた第１のメモリセルと、
前記第１のメモリセル上に設けられた第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量素子の電極の一方と、電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の容量素子の電極の一方と、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、
前記第２のトランジスタのゲートとして機能する第１の配線と、
前記第１のトランジスタのゲートとして機能する電極と、
前記第１の配線、前記電極を貫通して形成された第１の穴を埋める第１の半導体と
を有し、
前記第１の半導体と前記第１の配線との間には第１の絶縁膜があり、
前記第１の半導体と前記電極は電気的に接続している
ことを特徴とする半導体装置。
【請求項４】
請求項３において、前記第１の配線と前記電極の間に、絶縁体を有し、前記絶縁体は、加熱により水素を放出する物性を有する半導体装置。
【請求項５】
請求項３において、前記電極は、前記第１の絶縁膜を形成する条件で、その表面の導電性が維持される材料で構成される半導体装置。
【請求項６】
請求項３において、前記電極は、
（１）酸化されにくい金属あるいは合金、
（２）その酸化物が導電性である金属あるいは合金、
（３）導電性金属酸化物、
（４）その酸化物が第１の配線の酸化物より容易に還元される金属あるいは合金、
（５）酸化されると気化し、その表面に絶縁性の化合物が形成されない導電性材料、
のいずれか一である半導体装置。
【請求項７】
請求項３において、前記電極に第２の絶縁膜を介して面し、前記第１の配線と略同一方向に延在する第２の配線を有し、前記第１の容量素子は、前記電極、前記第２の絶縁膜と前記第２の配線によって形成されている半導体装置。
【請求項８】
請求項３において、前記第１の絶縁膜は、前記第１の配線に、前記電極に与えられるものとは異なる電位を与えた状態で酸化されたものである半導体装置。
【請求項９】
請求項１乃至３のいずれか一において、前記第２のトランジスタ及び前記第４のトランジスタが金属酸化物を有する半導体装置。
【請求項１０】
電極と第１の配線を積層し、前記電極と前記第１の配線を貫通する第１の穴を形成する工程と、
前記第１の配線を貫通する第２の穴を形成する工程と、
前記第１の穴に面した前記第１の配線の表面を酸化する工程と、
前記第１の穴に第１の半導体を形成する工程と、
前記第２の穴に面した前記電極の側面に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に重ねて第２の半導体を形成する工程と、
を有する半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路および電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
シリコン（Ｓｉ）を半導体層に用いたトランジスタと、金属酸化物を半導体層に用いたトランジスタと、を組み合わせてデータの読み出しと書き込みを可能にしたゲインセル型半導体装置が注目されている（特許文献１乃至特許文献３参照）。
【０００５】
また、近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献４参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許公開２０１１／０１２１２８６Ａ１明細書
【特許文献２】米国特許公開２０１１／０２２７０６２Ａ１明細書
【特許文献３】米国特許公開２０１１／０２４９４８４Ａ１明細書
【特許文献４】米国特許公開２０１１／００６５２７０Ａ１明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。または、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。または、新規な構造の半導体装置の駆動方法を提供することを課題の一とする。
【０００８】
または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
【０００９】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】
基板上に設けられた第１のメモリセルと、第１のメモリセル上に設けられた第２のメモリセルと、を有し、第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、第１のトランジスタのゲートは、第２のトランジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第１の容量素子の電極の一方と、電気的に接続され、第３のトランジスタのゲートは、第４のトランジスタのソース又はドレインの一方と、電気的に接続され、第４のトランジスタのソース又はドレインの一方は、第２の容量素子の電極の一方と、電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、第１のトランジスタ及び第３のトランジスタのチャネル長方向の軸が互いに重なり、第２のトランジスタ及び第４のトランジスタのチャネル長方向の軸が互いに重なることを特徴とする半導体装置が開示される。
【００１１】
また、基板上に設けられた第１のメモリセルと、第１のメモリセル上に設けられた第２のメモリセルと、を有し、第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、第１のトランジスタのゲートは、第２のトランジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第１の容量素子の電極の一方と、電気的に接続され、第３のトランジスタのゲートは、第４のトランジスタのソース又はドレインの一方と、電気的に接続され、第４のトランジスタのソース又はドレインの一方は、第２の容量素子の電極の一方と、電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、第１のトランジスタ乃至第４のトランジスタのチャネル長方向が基板の上面に略垂直であることを特徴とする半導体装置が開示される。
【００１２】
また、基板上に設けられた第１のメモリセルと、第１のメモリセル上に設けられた第２のメモリセルと、を有し、第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、第１のトランジスタのゲートは、第２のトランジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第１の容量素子の電極の一方と、電気的に接続され、第３のトランジスタのゲートは、第４のトランジスタのソース又はドレインの一方と、電気的に接続され、第４のトランジスタのソース又はドレインの一方は、第２の容量素子の電極の一方と、電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの一方と、電気的に接続された回路構成を有し、第２のトランジスタのゲートとして機能する第１の配線と、第１のトランジスタのゲートとして機能する電極と、第１の配線、電極を貫通して形成された第１の穴を埋める第１の半導体とを有し、第１の半導体と第１の配線との間には第１の絶縁膜があり、第１の半導体と電極は電気的に接続している半導体装置が開示される。
【００１３】
ここで、第１の配線と電極の間に、絶縁体を有し、絶縁体は、加熱により水素を放出する物性を有してもよい。また、電極は、第１の絶縁膜を形成する条件で、その表面の導電性が維持される材料で構成されてもよい。さらに、電極は、（１）酸化されにくい金属あるいは合金、（２）酸化物が導電性である金属あるいは合金、（３）導電性金属酸化物、（４）酸化物が第１の配線の酸化物より容易に還元される金属あるいは合金、（５）酸化されると気化し、表面に絶縁性の化合物が形成されない導電性材料、のいずれかで構成されてもよい。
【００１４】
また、電極に第２の絶縁膜を介して面し、第１の配線と略同一方向に延在する第２の配線を有し、第１の容量素子は、電極、第２の絶縁膜と第２の配線によって形成されていてもよい。あるいは、第１の絶縁膜は、第１の配線に、電極に与えられるものとは異なる電位を与えた状態で酸化されたものでもよい。
【００１５】
さらに、電極と第１の配線を積層し、電極と第１の配線を貫通する第１の穴を形成する工程と、第１の配線を貫通する第２の穴を形成する工程と、第１の穴に面した第１の配線の表面を酸化する工程と、第１の穴に第１の半導体を形成する工程と、第２の穴に面した電極の側面に第３の絶縁膜を形成する工程と、第３の絶縁膜に重ねて第２の半導体を形成する工程と、を有する半導体装置の作製方法が開示される。
【００１６】
上記において、第２のトランジスタ及び第４のトランジスタが金属酸化物を有してもよい。
【発明の効果】
【００１７】
単位面積あたりの記憶容量の大きい半導体装置を提供することができる。または、メモリセルを積層した新規な構造の半導体装置を提供することができる。または、新規な構造の半導体装置の駆動方法を提供することができる。
【００１８】
または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
【００１９】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様に係る半導体装置を説明する回路図。
【図２】本発明の一態様に係る半導体装置の駆動方法を説明する図。
【図３】本発明の一態様に係る半導体装置の駆動方法を説明する図。
【図４】本発明の一態様に係る半導体装置の作製工程を説明する図。
【図５】本発明の一態様に係る半導体装置の作製工程を説明する図。
【図６】本発明の一態様に係る半導体装置の作製工程を説明する図。
【図７】本発明の一態様に係る半導体装置の作製工程を説明する図。
【図８】本発明の一態様に係る半導体装置の作製工程を説明する図。
【図９】本発明の一態様に係る半導体装置の作製工程を説明する図。
【図１０】本発明の一態様に係る半導体装置の作製工程を説明する図。
【図１１】本発明の一態様に係る半導体装置の作製工程を説明する図。
【図１２】本発明の一態様に係る半導体装置の作製工程を説明する図。
【図１３】本発明の一態様に係る半導体装置の作製工程を説明する図。
【図１４】本発明の一態様に係る半導体装置を説明する斜視図。
【図１５】本発明の一態様に係る半導体装置を説明する断面図。
【図１６】本発明の一態様に係る半導体装置の作製方法を説明する回路図。
【図１７】本発明の一態様に係る半導体装置の作製方法を説明する図。
【図１８】金属酸化物の原子数比の範囲を説明する図。
【図１９】本発明の一態様に係る記憶装置の模式図。
【発明を実施するための形態】
【００２１】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２２】
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
【００２３】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００２４】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００２５】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成、作製方法および動作について、図１乃至図１７を参照して説明する。なお、以下の記載において、例えば、“［ｘ，ｙ］”は第ｘ行第ｙ列の要素を意味し、“［ｚ］”は、第ｚ行あるいは第ｚ列のいずれかの要素を意味する。特に行や列を指定する必要がないときは、これらの表記は省略される。
【００２６】
はじめに、半導体装置のメモリセルアレイの回路構成について、図１を参照して説明する。図１には、ｎ行ｍ列のメモリセルアレイの回路図が示されている。すなわち、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｎ，ｍ］のメモリセルと、それらを制御するための書き込みワード線ＷＷＬ［１］乃至書き込みワード線ＷＷＬ［ｎ］、読み出しワード線ＲＷＬ［１］乃至読み出しワード線ＲＷＬ［ｎ］、書き込みビット線ＷＢＬ［１］乃至書き込みビット線ＷＢＬ［ｍ］、読み出しビット線ＲＢＬ［１］乃至読み出しビット線ＲＢＬ［ｍ］を有する。回路構成は、特許文献１乃至特許文献３を参照できる。
【００２７】
後述するように、メモリセルＭＣ［１，１］乃至メモリセルＭＣ［ｎ，ｍ］は、基板（半導体ウェハー等）の上に立体的に積層されている。具体的には、メモリセル層１１４［１］（メモリセルＭＣ［１，１］乃至メモリセルＭＣ［１，ｍ］）の上にメモリセル層１１４［２］（メモリセルＭＣ［２，１］乃至メモリセルＭＣ［２，ｍ］）、というように積層されている。
【００２８】
例えば、それぞれのメモリセルＭＣは、書き込みトランジスタＷＴｒ、読み出しトランジスタＲＴｒ、容量素子ＣＳを有する。書き込みトランジスタＷＴｒは、書き込みワード線ＷＷＬでオンオフが制御される。保持容量の一方の電極の電位は、読み出しワード線ＲＷＬで制御される。保持容量の他方の電極は、読み出しトランジスタＲＴｒのゲートに電気的に接続されている。保持容量の他方の電極をメモリノードとも言う。各メモリセルのメモリノードは、書き込みトランジスタＷＴｒのソースとドレインの一方とも電気的に接続する。
【００２９】
また、書き込みトランジスタＷＴｒのソースとドレインは、回路構成的には、隣接するメモリセルの書き込みトランジスタＷＴｒのソースとドレインと直列に、電気的に接続する。同様に、読み出しトランジスタＲＴｒのソースとドレインは、隣接するメモリセルの読み出しトランジスタＲＴｒのソースとドレインと直列に、電気的に接続する。
【００３０】
後述するように、各メモリセルＭＣの書き込みトランジスタＷＴｒ、読み出しトランジスタＲＴｒは、それぞれ、柱状の半導体を他のメモリセルＭＣと共有することで、上記のような回路構成を得ることができる。具体的には、ある列の書き込みトランジスタＷＴｒは、積層された書き込みワード線ＷＷＬ［１］乃至書き込みワード線ＷＷＬ［ｎ］と、それらを貫通する第１の穴に埋め込まれた柱状の第１の半導体とによって構成できる。ここで、第１の穴の側面には、第１の半導体と書き込みワード線ＷＷＬ［１］乃至書き込みワード線ＷＷＬ［ｎ］との間に絶縁膜が存在し、書き込みワード線ＷＷＬ［１］乃至書き込みワード線ＷＷＬ［ｎ］と第１の半導体との間の電流の流れを妨げる作用を有する。
【００３１】
同様に、ある列の読み出しトランジスタＲＴｒは、積層された、各メモリセルＭＣのメモリノードに相当するｎの電極層（導電体層）と、それらを貫通する第２の穴に埋め込まれた柱状の第２の半導体とによって構成できる。ここで、第２の穴の側面には、第２の半導体と読み出しワード線ＲＷＬ［１］乃至読み出しワード線ＲＷＬ［ｎ］との間に絶縁膜が設けられている。一方、第１の穴は、ｎの電極層をも貫通し、第１の半導体とｎの電極層それぞれとの間の電気的な接続が確保される。
【００３２】
動作方法例について、図２および図３を用いて説明するが、詳細は、特許文献１乃至特許文献３を参照できる。なお、以下の説明で用いられる、ローレベル、ハイレベルは、特定の電位を意味するものではなく、また、配線が異なれば、具体的な電位も異なる可能性があることに注意すべきである。例えば、書き込みワード線ＷＷＬのハイレベル、ローレベルは、読み出しワード線ＲＷＬのハイレベル、ローレベルと、それぞれ、異なる電位であってもよい。
【００３３】
最初に、データ（２値あるいは多値）を第ｉ行第ｊ列（ｉは１以上ｎ以下、ｊは１以上ｍ以下）のメモリセルＭＣ［ｉ，ｊ］に書き込む例を、図２を用いて説明する。書き込むデータは、図１の上方（メモリセル層１１４［ｎ］側）から供給されるとする。したがって、図１に示す回路では、書き込みは、下層のメモリ層から上層のメモリ層に向かって順次おこなわれる。例えば、メモリセル層１１４［２］にデータを書き込んだ後、メモリセル層１１４［１］にデータを書き込もうとすると、一度、メモリセル層１１４［２］に書き込まれているデータを読み出して、保存しないと、メモリセル層１１４［１］にデータを書き込む段階で失われてしまう。
【００３４】
下層のメモリセル層のデータを保護するためには、書き込む層より下層にある書き込みトランジスタＷＴｒをオフとする。したがって、図２に示されるように、メモリセルＭＣ［ｉ，ｊ］にデータを書き込む場合には、書き込みワード線ＷＷＬ［１］乃至書き込みワード線ＷＷＬ［ｉ−１］の電位はローレベルとして、メモリセル層１１４［１］乃至メモリセル層１１４［ｉ−１］には、データが供給されないようにする。
【００３５】
一方、メモリセル層１１４［ｉ＋１］乃至メモリセル層１１４［ｎ］の書き込みトランジスタＷＴｒがオフであると、メモリセル層１１４［ｉ］に書き込むデータが到達しない。したがって、図２に示されるように、書き込みワード線ＷＷＬ［ｉ］乃至書き込みワード線ＷＷＬ［ｎ］の電位はハイレベルとして、それぞれが制御する書き込みトランジスタＷＴｒをオンとし、メモリセル層１１４［ｉ］にデータが供給されるようにする。書き込みビット線ＷＢＬ［ｊ］には、書き込むべきデータ（２値あるいは多値）に応じた電位が供給される。理想的には、その電位が、メモリセルＭＣ［ｉ，ｊ］のメモリノードに供給される。
【００３６】
なお、図１の回路では、読み出しビット線ＲＢＬは独立に制御できるので、特定の電位にする必要は無いが、例えば、ローレベルとするとよい。また、読み出しワード線ＲＷＬの電位もローレベルとするとよい。
【００３７】
次に、メモリセルＭＣ［ｉ，ｊ］に保持されているデータを読み出す例を、図３を用いて説明する。この際、各メモリセルＭＣに保持されたデータを維持するために、書き込みトランジスタＷＴｒは、十分なオフ状態であることが求められる。そこで、書き込みワード線ＷＷＬ［１］乃至書き込みワード線ＷＷＬ［ｎ］の電位はローレベルとされる。
【００３８】
図１に示す回路では、特定のメモリセルＭＣのデータの読み出しは、（そのメモリセルの含まれる列の）他の全てのメモリセルの読み出しトランジスタＲＴｒをオンとした上で、読み出すメモリセルＭＣの読み出しトランジスタＲＴｒの状態を、保持されているデータに応じたものとなるように設定することでおこなわれる。
【００３９】
そこで、メモリセルＭＣ［１，ｊ］乃至メモリセルＭＣ［ｉ−１，ｊ］およびメモリセルＭＣ［ｉ＋１，ｊ］乃至メモリセルＭＣ［ｎ，ｊ］の読み出しトランジスタが（それぞれのメモリセルＭＣが保持しているデータに関わらず）オンとなるように、読み出しワード線ＲＷＬ［１］乃至読み出しワード線ＲＷＬ［ｉ−１］と読み出しワード線ＲＷＬ［ｉ＋１］乃至読み出しワード線ＲＷＬ［ｎ］の電位はハイレベルとされる。
【００４０】
一方、読み出しワード線ＲＷＬ［ｉ］の電位はローレベルとする。その結果、読み出しビット線ＲＢＬ［ｊ］の電位は、当初の電位から変動し、メモリセルＭＣ［ｉ，ｊ］のメモリノードの電位（すなわち、メモリセルＭＣ［ｉ，ｊ］の読み出しトランジスタＲＴｒのゲートの電位）に応じたものとすることができる。
【００４１】
例えば、読み出しビット線ＲＢＬ［ｊ］の一端（第１のノード）に０Ｖ、他端（第２のノード）に＋３Ｖの電位を与える。そして、第１のノードをフローティングにして、その後の電位を観測する。図３に示すように、読み出しワード線ＲＷＬ［１］乃至読み出しワード線ＲＷＬ［ｉ−１］と読み出しワード線ＲＷＬ［ｉ＋１］乃至読み出しワード線ＲＷＬ［ｎ］の電位をハイレベルとすると、第１のノードの電位は、第２のノードから供給される電荷によって上昇するが、メモリセルＭＣ［ｉ，ｊ］の読み出しトランジスタＲＴｒのみかけのしきい値を超えて上昇することは困難となる。
【００４２】
このようにして、メモリセルＭＣ［ｉ，ｊ］に保持されているデータを読み出すことができる。もちろん、メモリセルＭＣ［ｉ，ｊ］の読み出しトランジスタＲＴｒのみかけのしきい値はアナログ値とすることもでき、それに応じて、第１のノードの電位もアナログ値として読み出すこともできる。つまり、多値データを読み出すこともできる。
【００４３】
以下、本実施の形態の半導体装置の構造の理解を助けるため、その作製方法について、図４乃至図１３を用いて説明する。なお、図４（Ａ）、図５（Ａ）、図６（Ａ）は、作製途中の半導体装置を上方より見た模式図であり、図４（Ｂ）、図５（Ｂ）、図６（Ｂ）は、図４（Ａ）、図５（Ａ）、図６（Ａ）中の点Ａと点Ｂを結ぶ直線での断面模式図である。なお、図４（Ａ）、図５（Ａ）、図６（Ａ）中の点Ａと点Ｂの位置は同一である。図７乃至図１３は、上記の点Ａと点Ｂを結ぶ直線での断面模式図である。
【００４４】
図４（Ｂ）に示すように、半導体装置の基板としては、既に素子分離絶縁体１０２、トランジスタ１０３、層間絶縁物１０４、コンタクトプラグ１０５等を有する集積回路が形成された半導体ウェハー１０１を用いる。層間絶縁物１０４、コンタクトプラグ１０５を覆って、絶縁体１０６を形成する。さらに、その上に、例えば、加熱により水素を放出する物性を有する絶縁体１０７を形成する。絶縁体１０７としては、水素を含有する窒化珪素を好適に用いることができる。
【００４５】
絶縁体１０６、絶縁体１０７は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成することができる。
【００４６】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【００４７】
そして、絶縁体１０７に読み出しワード線ＲＷＬ［１］に相当する、第１の配線１０８［１］を埋め込む。第１の配線１０８［１］は、その表面が酸化等の化学反応により絶縁化するような材料であることが好ましい。例えば、珪素、アルミニウム等を用いることができる。第１の配線１０８［１］は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて導電性の膜を形成した後、ＣＭＰ法でエッチングすることで得られる。
【００４８】
図４（Ａ）に示すように、第１の配線１０８［１］は、一の方向に延在する。なお、図４（Ａ）には、上記の第１の穴（穴１１９）、および第２の穴（穴１１６）を形成する場所を点円で示す。図４（Ａ）からわかるように、第１の配線１０８［１］は、これらの穴とは重ならないように設けられる。なお、穴１１６［１］、穴１１９［１］は、第１列のメモリセルを貫通する穴を、穴１１６［２］、穴１１９［２］は、第２列のメモリセルを貫通する穴を、それぞれ表す。なお、穴１１６［１］、穴１１６［２］、穴１１９［１］、穴１１９［２］の位置は、図５（Ａ）、図６（Ａ）にも点円で示す。
【００４９】
次に、図５（Ｂ）に示されるように、絶縁体１０７、第１の配線１０８［１］の上に接して容量絶縁膜１０９を形成する。容量絶縁膜１０９は、例えば、酸化珪素等の絶縁性の高い材料を用いるとよい。あるいは、比誘電率が１０以上である高誘電性材料（例えば、酸化ハフニウム、酸化ジルコニウム等）を用いてもよい。容量絶縁膜１０９は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて形成することができる。また、容量絶縁膜１０９は、加熱により水素を放出する物性を有してもよい。
【００５０】
容量絶縁膜１０９の上に、メモリノードとして、また、読み出しトランジスタのゲートとして機能するメモリノード電極１１０［１，１］を設ける。メモリノード電極１１０［１，１］は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて導電性の膜を形成した後、必要とする形状にエッチングすることで得られる。
【００５１】
図５（Ｂ）からわかるように、第１の配線１０８［１］は、容量絶縁膜１０９を介して、メモリノード電極１１０［１，１］と対向する。したがって、第１の配線１０８［１］と容量絶縁膜１０９とメモリノード電極１１０［１，１］とで、容量素子ＣＳを形成することができる。
【００５２】
メモリノード電極１１０［１，１］は、その表面が化学的に安定である、あるいは、化学反応によって変質しても導電性を維持できる材料、あるいは、化学反応によって変質しても、他の反応によって容易に導電性を回復できる材料、化学反応によって除去される材料等で形成されることが望ましい。
【００５３】
例えば、上記化学反応が酸化反応である場合、（１）金や白金のように酸化されにくい金属あるいは合金、（２）亜鉛のように酸化物が導電性である金属あるいは合金、（３）酸化亜鉛、酸化インジウム、あるいは、亜鉛および／またはインジウムを有する導電性金属酸化物（インジウム錫複合酸化物やインジウム亜鉛複合酸化物、アルミニウム亜鉛複合酸化物、インジウム亜鉛ガリウム複合酸化物等、亜鉛および／またはインジウム以外に、ガリウム、亜鉛、錫、アルミニウムのいずれか１以上を有する酸化物等）等、酸化反応によって導電性が著しく低下しない化合物、（４）錫、ニッケル、銅のように、酸化されても、容易に還元できる金属あるいは合金、あるいは、（５）グラファイト、グラフェンのように酸化されると気化し、表面に絶縁性の化合物が形成されない導電性材料、を用いるとよい。
【００５４】
メモリノード電極１１０［１，１］は、加熱により水素を放出する材料を用いて形成されてもよい。
【００５５】
図５（Ａ）からわかるように、メモリノード電極１１０［１，１］は、限られた大きさに形成される。また、メモリノード電極１１０［１，１］に隣接して、メモリノード電極１１０［１，２］も設けられる。メモリノード電極１１０［１，１］はメモリノード電極１１０［１，２］に物理的に接触しない。メモリノード電極１１０［１，１］、メモリノード電極１１０［１，２］は、それぞれ、メモリセルＭＣ［１，１］と、その隣のメモリセルＭＣ［１，２］のメモリノードとして機能する。また、図５（Ａ）からわかるように、メモリノード電極１１０［１，１］、メモリノード電極１１０［１，２］には、それぞれ、穴１１６［１］と穴１１９［１］、穴１１６［２］と穴１１９［２］が貫通する。
【００５６】
次に、図６（Ｂ）に示すように、例えば、加熱により水素を放出する物性を有する絶縁体１１１を、容量絶縁膜１０９、メモリノード電極１１０［１，１］の上に形成する。絶縁体１１１としては、水素を含有する窒化珪素を好適に用いることができる。絶縁体１１１は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて形成することができる。
【００５７】
さらに、その上に、例えば、加熱により水素を放出する物性を有する絶縁体１１２を形成する。絶縁体１１２としては、水素を含有する窒化珪素を好適に用いることができる。絶縁体１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて形成することができる。
【００５８】
そして、絶縁体１１２に書き込みワード線ＷＷＬ［１］に相当する、第２の配線１１３［１］を埋め込む。第２の配線１１３［１］は、第１の配線１０８［１］と同様な材料と作製方法を用いるとよい。このようにして、第１のメモリセル層１１４［１］を形成する。
【００５９】
図６（Ａ）に示すように、第２の配線１１３［１］は、第１の配線１０８［１］と同じ方向に延在する。また、図４（Ａ）からわかるように、第２の配線１１３［１］には、穴１１９［１］、穴１１９［２］が貫通する。一方、第２の配線１１３［１］には、穴１１６［１］、穴１１６［２］が貫通することはない。
【００６０】
以後は、上記を繰り返して、図７に示すように、メモリセル層１１４［２］乃至第ｎのメモリセル層１１４［ｎ］をメモリセル層１１４［１］上に積層する。第ｎのメモリセル層１１４［ｎ］の上には、加熱により水素を放出する物性を有する絶縁体１１５を形成する。絶縁体１１５としては、水素を含有する窒化珪素を好適に用いることができる。
【００６１】
その後、図８に示すように、絶縁体１１５からコンタクトプラグ１０５へ達する穴１１６［１］を形成し、穴１１６［１］の側面を絶縁膜１１７で覆う。絶縁膜１１７は、酸化珪素、酸化ハフニウム、酸化ジルコニウムのいずれか、あるいは、それらの多層膜を用い、厚さ１０ｎｍ乃至３０ｎｍとなるようにするとよい。例えば、ＡＬＤ法等によって、絶縁膜を形成した後、異方性エッチングによって、基板面に平行な部分をエッチングし、図８に示すように、コンタクトプラグ１０５が露出する形状とできる。図４（Ａ）に示されるように、穴１１６［１］（穴１１６［２］）は円形の断面を有するが、これに限られない。
【００６２】
その後、図９に示すように、穴１１６［１］を第１の半導体１１８［１］で埋める。第１の半導体１１８は、ＣＶＤ法、ＭＢＥ法またはＡＬＤ法などを用いて形成することができる。第１の半導体１１８は、多結晶でもよい。第１の半導体１１８としては、シリコン、ゲルマニウムのような単体半導体、ガリウム砒素、窒化ガリウム、インジウムガリウム亜鉛酸化物等の化合物半導体を用いることができる。特に、第１の半導体１１８は、読み出しトランジスタＲＴｒのチャネルとなるので、オン抵抗が低いこと（オン電流が高いこと）が求められ、シリコンが好適である。
【００６３】
次に、図１０に示すように、絶縁体１１５から層間絶縁物１０４へ達する穴１１９［１］を形成する。なお、穴１１９［１］は、少なくとも、絶縁体１１５からメモリセル層１１４［１］のメモリノード電極１１０［１，１］までを貫通していればよい。
【００６４】
さらに、図１１に示すように、穴１１９［１］に面する第２の配線１１３の表面を酸化し、酸化物膜１２０を形成する。例えば、第２の配線１１３に珪素を用いる場合には、熱酸化により、表面に酸化珪素を形成することができる。一方で、この過程で、メモリノード電極１１０は、穴１１９［１］に面する表面の導電性がある程度維持される、あるいは、その後にある程度回復させることが必要とされる。メモリノード電極１１０が、上記（１）乃至（５）に示した材料によって構成されると好ましい。
【００６５】
他の方法としては、第２の配線１１３が広い範囲に存在しているのに対し、メモリノード電極１１０が絶縁体中に分散していることに着目して、第２の配線１１３とメモリノード電極１１０との電気的な差を用いて選択的に酸化する方法がある。例えば、電解溶液中あるいはプラズマ中で、第２の配線１１３に何らかの電位を供給することで、穴１１９［１］に面する第２の配線１１３の表面を選択的に酸化させる。具体的には、陽極酸化法により、穴１１９［１］に面する第２の配線１１３の表面に絶縁性の酸化物膜を形成することができる。一方、メモリノード電極１１０には、そのような電位が供給されないので絶縁性の酸化物膜は形成されない。
【００６６】
その後、図１２に示すように、穴１１９［１］を第２の半導体１２１［１］で埋める。第２の半導体１２１は、ＣＶＤ法、ＭＢＥ法またはＡＬＤ法などを用いて形成することができる。第２の半導体１２１としては、シリコン、ゲルマニウムのような単体半導体、ガリウム砒素、窒化ガリウム、インジウムガリウム亜鉛酸化物等の化合物半導体を用いることができる。特に、第２の半導体１２１は、書き込みトランジスタＷＴｒのチャネルとなるので、オフ抵抗が高いこと（オフ電流が低いこと）が求められ、インジウムガリウム亜鉛酸化物が好適である。インジウムガリウム亜鉛酸化物については後述する。また、特許文献１乃至特許文献３を参照してもよい。
【００６７】
第２の半導体１２１として、インジウムガリウム亜鉛酸化物を、絶縁体１０６、絶縁体１０７、容量絶縁膜１０９、メモリノード電極１１０、絶縁体１１１として、加熱により水素を放出する物性を有する材料を、それぞれ用いる場合には、その後、熱処理をおこなうことにより、絶縁体１０６、絶縁体１０７、容量絶縁膜１０９、メモリノード電極１１０、絶縁体１１１から、水素が第２の半導体１２１に拡散し、導電性を呈するようになる。すなわち、図１３に示すように、導電性領域１２２が選択的に形成される。この際、第２の半導体１２１のうち、導電性領域１２２が形成されない部分（第２の配線１１３と重なる部分）は、トランジスタのチャネルとして機能する。
【００６８】
図１４には、第１のメモリセル層１１４［１］から第３のメモリセル層１１４［３］までに含まれる、第１の配線１０８［１］乃至第１の配線１０８［３］、第２の配線１１３［１］乃至第２の配線１１３［３］、第１の半導体１１８［１］乃至第１の半導体１１８［３］、第２の半導体１２１［１］乃至第２の半導体１２１［３］、第１の半導体１１８［１］乃至第１の半導体１１８［３］が貫通する９つのメモリノード電極１１０［１，１］乃至メモリノード電極１１０［３，３］、の位置を立体的に示す。
【００６９】
なお、第２の半導体１２１［１］乃至第２の半導体１２１［３］は図１３に示すように導電性領域１２２を有する。さらに、図１４には、第２の配線１１３を酸化して得られる酸化物膜１２０も示されている。
【００７０】
図１と図４乃至図１４を照合すると以下のことが開示されている。まず、基板（半導体ウェハー１０１）上にメモリセルＭＣ［１，１］が、さらに、その上にメモリセルＭＣ［２，１］が設けられている。メモリセルＭＣ［１，１］、メモリセルＭＣ［２，１］は、それぞれ、書き込みトランジスタＷＴｒ（第２の配線１１３と酸化物膜１２０と第２の半導体１２１を有する）、読み出しトランジスタＲＴｒ（メモリノード電極１１０と絶縁膜１１７と第１の半導体１１８を有する）、容量素子ＣＳ（第２の配線１１３に略平行に延在する第１の配線１０８と容量絶縁膜１０９とメモリノード電極１１０を有する）を有する。
【００７１】
メモリセルＭＣ［１，１］の読み出しトランジスタＲＴｒのゲート（メモリノード電極１１０［１，１］）は書き込みトランジスタＷＴｒのソースまたはドレインの一方（第２の半導体１２１の導電性領域１２２のうち、第２の配線１１３［１］とメモリノード電極１１０［１，１］との間の部分）および容量素子ＣＳの一方の電極（メモリノード電極１１０［１，１］）と電気的に接続している。メモリセルＭＣ［２，１］の読み出しトランジスタＲＴｒのゲートも同様である。
【００７２】
また、メモリセルＭＣ［１，１］の読み出しトランジスタＲＴｒのチャネル長方向の軸とメモリセルＭＣ［２，１］の読み出しトランジスタＲＴｒのチャネル長方向の軸（図４（Ａ）に示される穴１１６［１］を設ける位置を示す点円の中心）は、ともに、第１の半導体１１８［１］あるいは穴１１６［１］にあり、互いに重なっている。同様に、メモリセルＭＣ［１，１］の書き込みトランジスタＷＴｒのチャネル長方向の軸とメモリセルＭＣ［２，１］の書き込みトランジスタＷＴｒのチャネル長方向の軸（図４（Ａ）に示される穴１１９［１］を設ける位置を示す点円の中心）は、ともに、第２の半導体１２１にあり、互いに重なっている。加えて、これら４つのトランジスタのチャネル長方向は、いずれも基板（半導体ウェハー１０１）の上面に略垂直である。
【００７３】
さらに、例えば、メモリセルＭＣ［１，１］に着目すれば、書き込みトランジスタＷＴｒのゲートとして機能する配線（第２の配線１１３［１］）と、読み出しトランジスタＲＴｒのゲートとして機能する電極（メモリノード電極１１０［１，１］）と、これらを貫通して形成された穴（穴１１９［１］）を埋める半導体（第２の半導体１２１）とを有する。
【００７４】
そして、書き込みトランジスタＷＴｒのゲートとして機能する配線（第２の配線１１３［１］）と穴（穴１１９［１］）を埋める半導体（第２の半導体１２１）との間に絶縁膜（酸化物膜１２０）があり、一方、穴（穴１１９［１］）を埋める半導体（第２の半導体１２１）と読み出しトランジスタＲＴｒのゲートとして機能する電極（メモリノード電極１１０［１，１］）は電気的に接続している。なお、書き込みトランジスタＷＴｒのゲートとして機能する配線（第２の配線１１３［１］）と読み出しトランジスタＲＴｒのゲートとして機能する電極（メモリノード電極１１０［１，１］）との間には、加熱により水素を放出する物性を有する絶縁体（絶縁体１１１）を有する。
【００７５】
書き込みトランジスタＷＴｒのゲートとして機能する配線（第２の配線１１３［１］）と穴（穴１１９［１］）を埋める半導体（第２の半導体１２１）との間に絶縁膜（酸化物膜１２０）を形成する条件では、読み出しトランジスタＲＴｒのゲートとして機能する電極（メモリノード電極１１０［１，１］）の表面の導電性が維持される。あるいは、書き込みトランジスタＷＴｒのゲートとして機能する配線（第２の配線１１３［１］）と読み出しトランジスタＲＴｒのゲートとして機能する電極（メモリノード電極１１０［１，１］）に異なる電位を与えた状態で、書き込みトランジスタＷＴｒのゲートとして機能する配線（第２の配線１１３［１］）の表面が酸化される。
【００７６】
＜変形例１＞
図１３に示される半導体装置では、第１の半導体１１８の導電性が問題となるおそれがある。具体的には、第１の半導体１１８のうち、メモリノード電極１１０と重なる部分については、メモリノード電極１１０の電位を操作することで導電性を確保できる。一方、それ以外の部分については、第１の半導体１１８自身の導電性、あるいは、第１の半導体１１８とそれに接する絶縁膜１１７との界面準位等によって導電性が決定される。第１の半導体１１８を過剰に導電的とすると、読み出しトランジスタＲＴｒのオフ特性が悪化し、第１の半導体１１８を過剰に絶縁的とすると、読み出し速度が低下する。
【００７７】
この問題に対処するためには、図１５に示すように、例えば、第３の配線１２３と第４の配線１２４を、それぞれ、第１の配線１０８、第２の配線１１３と平行に、かつ、穴１１６で貫通する位置に形成すればよい。この結果、第１の半導体１１８の多くの部分がメモリノード電極１１０、第３の配線１２３、第４の配線１２４で覆われるため、第１の半導体１１８自体の導電性が低くても、これらの配線、電極に供給される電位を操作することで、高い導電性を得ることができる。
【００７８】
図１５に示される半導体装置の回路構成を図１６に示す。図１と比較すると明らかであるが、読み出しトランジスタＲＴｒと直列に、複数のトランジスタ（寄生トランジスタＰＴｒ１、寄生トランジスタＰＴｒ２）が存在する。寄生トランジスタＰＴｒ１、寄生トランジスタＰＴｒ２は、それぞれ、寄生ワード線ＰＷＬ１（第３の配線１２３に相当）、寄生ワード線ＰＷＬ２（第４の配線１２４に相当）でオンオフが制御される。すなわち、寄生トランジスタＰＴｒ１、寄生トランジスタＰＴｒ２をオンとすることで、第１の半導体１１８の局所的な導電性を高めることができる。
【００７９】
＜変形例２＞
図１３および図１５に示す半導体装置では、第１の半導体１１８、第２の半導体１２１は、それぞれ、穴１１６、穴１１９に埋め込まれるため、柱状（例えば、円柱）であるが、図１７に示すように筒状（例えば、円筒）の形状にしてもよい。図１７に示される半導体装置は、円筒の第１の半導体１２５［１］と、円筒の第２の半導体１２７［１］が、穴１１６、穴１１９に設けられる。また、第１の半導体１２５［１］と、第２の半導体１２７［１］の中空部分は、絶縁体１２６、絶縁体１２８で、それぞれ埋められる。
【００８０】
＜第２の配線１１３の厚さ＞
第２の配線１１３の厚さは、書き込みトランジスタＷＴｒのチャネル長を決定する。一般に、書き込みトランジスタＷＴｒのチャネルが短いと短チャネル効果でオンオフ比が低下し、長いとオン電流が低下する。前者はメモリノード電極１１０に蓄積されている電荷の漏出につながるため、データの保持時間を制約する要因となる。一方、後者は書き込みに長時間を要する原因となる。
【００８１】
また、これらとは別に、図１３あるいは図１５より明らかなように、第２の配線１１３の厚さは、第１の半導体１１８の高さとも関連する。すなわち、第２の配線１１３の厚いと、その分、第１の半導体１１８も高くなり、結果的に、読み出しビット線ＲＢＬが長くなり、それに伴って寄生容量も増加する。すなわち、データの読み出しに長時間を要する原因となる。
【００８２】
＜メモリセルＭＣの特徴＞
メモリセルＭＣにおいては、従来のフローティングゲート型メモリセルにおいて指摘されているトンネル絶縁膜の劣化が存在しない。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型メモリセルにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００８３】
図１２あるいは図１３のようにメモリセルＭＣを構成することにより、その積層数に応じて、単位面積あたりの記憶容量を増加させることができ、また、上述のように多値データを書き込み読み出すことにより、大容量の半導体装置を提供することができる。
【００８４】
＜第１の半導体１１８＞
第１の半導体１１８としては、例えば、多結晶シリコン又は単結晶シリコンなどの結晶性シリコンを用いることができる。ただしこれに限られず、微結晶シリコンやアモルファスシリコンなどを用いてもよいし、シリコンに限られず、ゲルマニウム、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどを用いてもよい。また、後述する第２の半導体１２１に用いることができる半導体を用いてもよい。
【００８５】
また、第１の半導体１１８として多結晶シリコンなどを用いる場合、水素を供給してダングリングボンドを終端する構成としてもよい。具体的には、絶縁体１０６、絶縁体１０７、容量絶縁膜１０９、絶縁体１１１等に水素を放出する物性を有する絶縁物を用いることで、絶縁膜１１７を介して、第１の半導体１１８に水素を供給できる。あるいは、絶縁体１２６に水素を放出する物性を有する絶縁物を用いることでも同様な効果が得られる。
【００８６】
また、第１の半導体１１８にｐ型の導電型を付与する不純物またはｎ型の導電型を付与する不純物が含まれるようにしてもよい。第１の半導体１１８がシリコンであれば、ｐ型の導電型を付与する不純物としては、例えば、硼素（Ｂ）やアルミニウム（Ａｌ）などを用いればよい。ｎ型の導電型を付与する不純物としては、例えば、リンやヒ素などを用いればよい。
【００８７】
＜絶縁膜１１７と絶縁体１２６＞
絶縁膜１１７の詳細な構成について説明する。絶縁膜１１７としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁膜１１７としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。なお、本明細書等において、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものを指し、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多いものを指す。
【００８８】
絶縁体１２６としては、基本的に絶縁膜１１７として用いることができる材料を用いればよい。ただし、第１の半導体１２５のダングリングボンドを水素で終端する場合は、絶縁体１２６に水素を含ませて第１の半導体１２５に水素を供給すればよい。
【００８９】
＜第２の半導体１２１＞
第２の半導体１２１は、インジウムガリウム亜鉛複合酸化物等の金属酸化物を用いることが好ましい。金属酸化物を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している（特許文献１乃至特許文献３参照）。このため、書き込みトランジスタＷＴｒをオフ状態とすることで、メモリノード電極１１０の電位を極めて長時間にわたって保持することが可能である。
【００９０】
例えば、書き込みトランジスタＷＴｒのオフ電流が１０ｚＡ（＝１×１０−２０Ａ）以下であり、容量素子ＣＳの容量値が１ｆＦ程度である場合には、少なくとも１０３秒の期間において、メモリノードの電位の変動を１％以下に抑制することが可能である。すなわち、例えば、１０３秒間であれば、６４値のデータを毀損させずに保持することが可能である。なお、保持特性が、書き込みトランジスタＷＴｒのチャネル長や容量素子ＣＳの容量値にも依存することはいうまでもない。
【００９１】
第２の半導体１２１は、例えば、インジウムを含む金属酸化物である。金属酸化物は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、第２の半導体１２１は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆを表すとする。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、第２の半導体１２１は、亜鉛を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。このような酸化物をＩｎ−Ｍ−Ｚｎ酸化物という。
【００９２】
ただし、第２の半導体１２１は、インジウムを含む金属酸化物に限定されない。第２の半導体１２１は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む金属酸化物、ガリウムを含む金属酸化物、スズを含む金属酸化物などであっても構わない。
【００９３】
また、第２の半導体１２１は、外側（酸化物膜１２０側）と内側で組成が異なってもよい。例えば、外側と内側の元素Ｍの比率を高めて、より絶縁性とし、その間に、元素Ｍの比率の低い層を有する３層構造であってもよい。ここでは、第２の半導体１２１は、外側から、第１の層１２１ａ、第２の層１２１ｂ、第３の層１２１ｃの３層構造となっているものとする。なお、同様なことは図１７に示される第２の半導体１２７にも適用できる。
【００９４】
以下に、図１８（Ａ）、図１８（Ｂ）、および図１８（Ｃ）を用いて、Ｉｎ−Ｍ−Ｚｎ酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図１８（Ａ）、図１８（Ｂ）、および図１８（Ｃ）には、酸素の原子数比については記載しない。また、Ｉｎ−Ｍ−Ｚｎ酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【００９５】
図１８（Ａ）、図１８（Ｂ）、および図１８（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【００９６】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
【００９７】
また、図１８（Ａ）、図１８（Ｂ）、および図１８（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
【００９８】
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
【００９９】
図１８（Ａ）に示す領域Ａは、Ｉｎ−Ｍ−Ｚｎ酸化物が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
【０１００】
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
【０１０１】
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図１８（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
【０１０２】
例えば、第２の層１２１ｂに用いる金属酸化物は、キャリア移動度が高い、図１８（Ａ）の領域Ａで示される原子数比を有することが好ましい。第２の層１２１ｂに用いる金属酸化物は、例えば、ＭがＧａの場合、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、およびその近傍値程度になるようにすればよい。一方、第１の層１２１ａに用いる金属酸化物は、絶縁性が比較的高い、図１８（Ｃ）の領域Ｃで示される原子数比を有することが好ましい。第１の層１２１ａに用いる金属酸化物は、例えば、ＭがＧａの場合、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４程度になるようにすればよい。
【０１０３】
特に、図１８（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。
【０１０４】
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
【０１０５】
また、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、ＭがＧａの場合、スパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。また、ＭがＧａの場合、スパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。また、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０１０６】
＜金属酸化物の構成＞
以下では、ＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ｍｅｔａｌ  ｏｘｉｄｅの構成について説明する。
【０１０７】
ＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料のある部分では導電性の機能と、材料の別の部分では絶縁性の機能とを有しつつも、材料の全体としては半導体としての機能を有する。なお、ＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（オンオフさせる機能）をＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０１０８】
また、ＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０１０９】
また、ＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。ナノ粒子レベルではより巨視的な場合と比較すると、量子的な効果が大きく、一概に、導電性領域と、絶縁性領域とは言えず、両者を合わせた物性を評価する必要が生じることがある。
【０１１０】
また、ＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【０１１１】
すなわち、ＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０１１２】
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０１１３】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０１１４】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０１１５】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０１１６】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
【０１１７】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０１１８】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０１１９】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０１２０】
＜金属酸化物を有するトランジスタ＞
続いて、上記金属酸化物をトランジスタ（特にチャネルが形成される領域、活性層）に用いる場合について説明する。
【０１２１】
なお、上記金属酸化物をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０１２２】
また、トランジスタに用いる場合は、チャネルが形成される領域におけるキャリア密度の低いことが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０１２３】
また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０１２４】
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０１２５】
従って、トランジスタの電気特性を安定にするためには、チャネル中の不純物濃度を低減することが有効である。また、チャネル中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０１２６】
＜不純物＞
ここで、金属酸化物中における各不純物の影響について説明する。
【０１２７】
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、チャネルにおけるシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１２８】
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、チャネルにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られるチャネル中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０１２９】
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、チャネルに窒素が含まれているトランジスタはノーマリーオン特性となりやすい。従って、チャネルにおいて、窒素はできる限り低減されていることが好ましい、例えば、チャネル中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１３０】
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、チャネルに水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、チャネル中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０１３１】
チャネル中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。
【０１３２】
（実施の形態２）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図１９にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
【０１３３】
図１９（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ２００は、筐体２０１、キャップ２０２、ＵＳＢコネクタ２０３および基板２０４を有する。基板２０４は、筐体２０１に収納されている。例えば、基板２０４には、メモリチップ２０５、コントローラチップ２０６が取り付けられている。基板２０４のメモリチップ２０５などに先の実施の形態に示す半導体装置を組み込むことができる。
【０１３４】
図１９（Ｂ）はＳＤカードの外観の模式図であり、図１９（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード２１０は、筐体２１１、コネクタ２１２および基板２１３を有する。基板２１３は筐体２１１に収納されている。例えば、基板２１３には、メモリチップ２１４、コントローラチップ２１５が取り付けられている。基板２１３の裏面側にもメモリチップ２１４を設けることで、ＳＤカード２１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板２１３に設けてもよい。これによって、ホスト装置とＳＤカード２１０間の無線通信によって、メモリチップ２１４のデータの読み出し、書き込みが可能となる。基板２１３のメモリチップ２１４などに先の実施の形態に示す半導体装置を組み込むことができる。
【０１３５】
図１９（Ｄ）はＳＳＤの外観の模式図であり、図１９（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ２２０は、筐体２２１、コネクタ２２２および基板２２３を有する。基板２２３は筐体２２１に収納されている。例えば、基板２２３には、メモリチップ２２４、メモリチップ２２５、コントローラチップ２２６が取り付けられている。メモリチップ２２５はコントローラチップ２２６のワークメモリであり、例えばＤＲＡＭチップを用いればよい。基板２２３の裏面側にもメモリチップ２２４を設けることで、ＳＳＤ２２０の容量を増やすことができる。基板２２３のメモリチップ２２４などに先の実施の形態に示す半導体装置を組み込むことができる。
【符号の説明】
【０１３６】
ＣＳ    容量素子
ＭＣ    メモリセル
ＰＴｒ１    寄生トランジスタ
ＰＴｒ２    寄生トランジスタ
ＲＢＬ    読み出しビット線
ＲＴｒ    読み出しトランジスタ
ＲＷＬ    読み出しワード線
ＷＢＬ    書き込みビット線
ＷＴｒ    書き込みトランジスタ
ＷＷＬ    書き込みワード線
１０１    半導体ウェハー
１０２    素子分離絶縁体
１０３    トランジスタ
１０４    層間絶縁物
１０５    コンタクトプラグ
１０６    絶縁体
１０７    絶縁体
１０８    第１の配線
１０９    容量絶縁膜
１１０    メモリノード電極
１１１    絶縁体
１１２    絶縁体
１１３    第２の配線
１１４    メモリセル層
１１５    絶縁体
１１６    穴
１１７    絶縁膜
１１８    第１の半導体
１１９    穴
１２０    酸化物膜
１２１    第２の半導体
１２２    導電性領域
１２３    第３の配線
１２４    第４の配線
１２５    第１の半導体
１２６    絶縁体
１２７    第２の半導体
１２８    絶縁体
２００    ＵＳＢメモリ
２０１    筐体
２０２    キャップ
２０３    ＵＳＢコネクタ
２０４    基板
２０５    メモリチップ
２０６    コントローラチップ
２１０    ＳＤカード
２１１    筐体
２１２    コネクタ
２１３    基板
２１４    メモリチップ
２１５    コントローラチップ
２２０    ＳＳＤ
２２１    筐体
２２２    コネクタ
２２３    基板
２２４    メモリチップ
２２５    メモリチップ
２２６    コントローラチップ
【図１】
2018085508.tif 000003
【図２】
2018085508.tif 000004
【図３】
2018085508.tif 000005
【図４】
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【図５】
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【図６】
2018085508.tif 000008
【図７】
2018085508.tif 000009
【図８】
2018085508.tif 000010
【図９】
2018085508.tif 000011
【図１０】
2018085508.tif 000012
【図１１】
2018085508.tif 000013
【図１２】
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【図１３】
2018085508.tif 000015
【図１４】
2018085508.tif 000016
【図１５】
2018085508.tif 000017
【図１６】
2018085508.tif 000018
【図１７】
2018085508.tif 000019
【図１８】
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【図１９】
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