(57)【要約】【課題】入力アンプのオフセット電圧のばらつきを小さくし、出力精度を向上させることができる計装アンプを提供する。【解決手段】計装アンプは第１アンプ２及び第２アンプ３を備えている。第１アンプ２は第１カレントミラー部２０及び第１差動増幅部２１を備えている。第２アンプ３は第２カレントミラー部３０及び第２差動増幅部３１を備えている。第１カレントミラー部２０内、第２カレントミラー部３０内のそれぞれにおいて符号「Ｃ」、「Ｄ」で示すトランジスタがコモンセントロイド配置とされる。そして、第１カレントミラー部２０と第２カレントミラー部３０とがコモンセントロイド配置とされる。加えて、第１差動増幅部２１内、第２差動増幅部３１内のそれぞれにおいて符号「Ａ」、「Ｂ」で示すトランジスタがコモンセントロイド配置とされる。そして、第１差動増幅部２１と第２差動増幅部３１とがコモンセントロイド配置とされる。【選択図】図３
2018085701.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタと第２トランジスタとがコモンセントロイド配置とされた第１カレントミラー部と、
第１入力端子、第２入力端子及び第１出力端子を有し、第３トランジスタと第４トランジスタとがコモンセントロイド配置とされた第１差動増幅部と、を有する第１アンプと、
第５トランジスタと第６トランジスタとがコモンセントロイド配置とされ、かつ、前記第１カレントミラー部に対してコモンセントロイド配置とされた第２カレントミラー部と、
第３入力端子、第４入力端子及び第２出力端子を有し、第７トランジスタと第８トランジスタとがコモンセントロイド配置とされ、かつ、前記第１差動増幅部に対してコモンセントロイド配置とされた第２差動増幅部と、を有する第２アンプと、
を備えた計装アンプ。
【請求項２】
前記第１トランジスタ〜前記第８トランジスタは、いずれも絶縁ゲート型電界効果トランジスタとされ、
前記第１カレントミラー部と前記第２カレントミラー部とが、前記絶縁ゲート型電界効果トランジスタのゲート長方向にコモンセントロイド配置とされ、
前記第１差動増幅部と前記第２差動増幅部とが、ゲート長方向にコモンセントロイド配置とされている
請求項１に記載の計装アンプ。
【請求項３】
前記第１トランジスタ〜前記第８トランジスタは、いずれも絶縁ゲート型電界効果トランジスタとされ、
前記第１カレントミラー部と前記第２カレントミラー部とが、前記絶縁ゲート型電界効果トランジスタのゲート幅方向にコモンセントロイド配置とされ、
前記第１差動増幅部と前記第２差動増幅部とが、ゲート幅方向にコモンセントロイド配置とされている
請求項１に記載の計装アンプ。
【請求項４】
前記第１トランジスタは、電気的に並列接続された複数個の第１絶縁ゲート型電界効果トランジスタにより構成され、
前記第２トランジスタは、前記第１絶縁ゲート型電界効果トランジスタのゲート幅方向及びゲート長方向に隣接して配置され、かつ、電気的に並列接続された複数個の第２絶縁ゲート型電界効果トランジスタにより構成され、
前記第５トランジスタは、電気的に並列接続された複数個の第５絶縁ゲート型電界効果トランジスタにより構成され、
前記第６トランジスタは、前記第５絶縁ゲート型電界効果トランジスタのゲート幅方向及びゲート長方向に隣接して配置され、かつ、電気的に並列接続された複数個の第６絶縁ゲート型電界効果トランジスタにより構成されている
請求項１〜請求項３のいずれか１項に記載の計装アンプ。
【請求項５】
前記第３トランジスタは、電気的に並列接続された複数個の第３絶縁ゲート型電界効果トランジスタにより構成され、
前記第４トランジスタは、前記第３絶縁ゲート型電界効果トランジスタのゲート幅方向及びゲート長方向に隣接して配置され、かつ、電気的に並列接続された複数個の第４絶縁ゲート型電界効果トランジスタにより構成され、
前記第７トランジスタは、電気的に並列接続された複数個の第７絶縁ゲート型電界効果トランジスタにより構成され、
前記第８トランジスタは、前記第７絶縁ゲート型電界効果トランジスタのゲート幅方向及びゲート長方向に隣接して配置され、かつ、電気的に並列接続された複数個の第８絶縁ゲート型電界効果トランジスタにより構成されている
請求項１〜請求項４のいずれか１項に記載の計装アンプ。
【請求項６】
前記第１出力端子に接続される第５入力端子と、
前記第２出力端子に接続される第６入力端子と、
前記第５入力端子、前記第６入力端子のそれぞれから入力される入力電圧差を増幅して出力する第３出力端子と、を有する第３アンプを備えている
請求項１〜請求項５のいずれか１項に記載の計装アンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、計装アンプに関する。
【背景技術】
【０００２】
下記特許文献１には、計装アンプ（インスツルメンテーションアンプ）が開示されている。例えば、自動車のシフトレバーの操作角度がセンサを用いて検出され、計装アンプはセンサから出力されるセンサ信号の増幅に使用されている。計装アンプは、センサ信号が入力される２つの入力アンプと、２つの入力アンプの各々の出力電圧差を増幅して出力する１つの出力アンプとを含んで構成されている。
【０００３】
ところで、上記計装アンプの入力アンプはカレントミラー部と差動増幅部とを含んで構成されている。これらの回路はMOSFET（Metal Oxide Field Effect Transistor）を主体とする半導体素子により構築され、半導体素子は半導体製造プロセスを用いて製造されている。
半導体製造プロセスでは、半導体ウェーハ表面の中央部分と周辺部分とのエッチング速度斑を要因として、MOSFETのゲート電極のゲート幅寸法及びゲート長寸法にばらつきが生じてしまう。このばらつきは２つの入力アンプの入力オフセット電圧のばらつきの大きな要因となる。このため、計装アンプの出力精度を向上させるには、入力オフセット電圧のばらつきを小さくする改善が強く望まれていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３３２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事実を考慮し、入力アンプのオフセット電圧のばらつきを小さくし、出力精度を向上させることができる計装アンプを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１実施態様に係る計装アンプは、第１トランジスタと第２トランジスタとがコモンセントロイド配置とされた第１カレントミラー部と、第１入力端子、第２入力端子及び第１出力端子を有し、第３トランジスタと第４トランジスタとがコモンセントロイド配置とされた第１差動増幅部と、を有する第１アンプと、第５トランジスタと第６トランジスタとがコモンセントロイド配置とされ、かつ、第１カレントミラー部に対してコモンセントロイド配置とされた第２カレントミラー部と、第３入力端子、第４入力端子及び第２出力端子を有し、第７トランジスタと第８トランジスタとがコモンセントロイド配置とされ、かつ、第１差動増幅部に対してコモンセントロイド配置とされた第２差動増幅部と、を有する第２アンプと、を備える。
【０００７】
第１実施態様に係る計装アンプは第１アンプ及び第２アンプを備える。第１アンプは、第１トランジスタ及び第２トランジスタを有する第１カレントミラー部と、第３トランジスタ及び第４トランジスタを有する第１差動増幅部とを含んで構成される。第２アンプは、第５トランジスタ及び第６トランジスタを有する第２カレントミラー部と、第７トランジスタ及び第８トランジスタを有する第２差動増幅部とを含んで構成される。
【０００８】
ここで、第１カレントミラー部の第１トランジスタと第２トランジスタとがコモンセントロイド配置とされ、第１差動増幅部の第３トランジスタと第４トランジスタとがコモンセントロイド配置とされる。加えて、第２カレントミラー部の第５トランジスタと第６トランジスタとがコモンセントロイド配置とされ、かつ、第２カレントミラー部は第１カレントミラー部に対してコモンセントロイド配置とされる。さらに、第２差動増幅部の第７トランジスタと第８トランジスタとがコモンセントロイド配置とされ、かつ、第２差動増幅部は第１差動増幅部に対してコモンセントロイド配置とされる。
このため、第１カレントミラー部の第１、第２トランジスタ、第２カレントミラー部の第５、第６トランジスタの寸法のばらつきを相殺させることができる。加えて、第１差動増幅部の第３、第４トランジスタ、第２差動増幅部の第７、第８トランジスタの寸法のばらつきを相殺させることができる。これにより、第１アンプと第２アンプとのオフセット電圧を小さくすることができる。
【０００９】
本発明の第２実施態様に係る計装アンプでは、第１実施態様に係る計装アンプにおいて、第１トランジスタ〜第８トランジスタは、いずれも絶縁ゲート型電界効果トランジスタとされ、第１カレントミラー部と第２カレントミラー部とが、絶縁ゲート型電界効果トランジスタのゲート長方向にコモンセントロイド配置とされ、第１差動増幅部と第２差動増幅部とが、ゲート長方向にコモンセントロイド配置とされている。
【００１０】
第２実施態様に係る計装アンプによれば、第１〜第８トランジスタがいずれも絶縁ゲート型電界効果トランジスタとされる。そして、第１カレントミラー部と第２カレントミラー部とが絶縁ゲート型電界効果トランジスタのゲート長方向にコモンセントロイド配置とされ、第１差動増幅部と第２差動増幅部とが同一ゲート長方向にコモンセントロイド配置とされる。
このため、第１〜第８トランジスタでは、ゲート長方向において寸法のばらつきを相殺させることができる。
【００１１】
本発明の第３実施態様に係る計装アンプでは、第１実施態様に係る計装アンプにおいて、第１トランジスタ〜第８トランジスタは、いずれも絶縁ゲート型電界効果トランジスタとされ、第１カレントミラー部と第２カレントミラー部とが、絶縁ゲート型電界効果トランジスタのゲート幅方向にコモンセントロイド配置とされ、第１差動増幅部と第２差動増幅部とが、ゲート幅方向にコモンセントロイド配置とされている。
【００１２】
第３実施態様に係る計装アンプによれば、第１〜第８トランジスタがいずれも絶縁ゲート型電界効果トランジスタとされる。そして、第１カレントミラー部と第２カレントミラー部とが絶縁ゲート型電界効果トランジスタのゲート幅方向にコモンセントロイド配置とされ、第１差動増幅部と第２差動増幅部とが同一ゲート幅方向にコモンセントロイド配置とされる。
このため、第１〜第８トランジスタでは、ゲート幅方向において寸法のばらつきを相殺させることができる。
【００１３】
本発明の第４実施態様に係る計装アンプでは、第１実施態様〜第３実施態様のいずれか１つに係る計装アンプにおいて、第１トランジスタは、電気的に並列接続された複数個の第１絶縁ゲート型電界効果トランジスタにより構成され、第２トランジスタは、第１絶縁ゲート型電界効果トランジスタのゲート幅方向及びゲート長方向に隣接して配置され、かつ、電気的に並列接続された複数個の第２絶縁ゲート型電界効果トランジスタにより構成され、第５トランジスタは、電気的に並列接続された複数個の第５絶縁ゲート型電界効果トランジスタにより構成され、第６トランジスタは、第５絶縁ゲート型電界効果トランジスタのゲート幅方向及びゲート長方向に隣接して配置され、かつ、電気的に並列接続された複数個の第６絶縁ゲート型電界効果トランジスタにより構成されている。
【００１４】
第４実施態様に係る計装アンプによれば、第１トランジスタは電気的に並列接続された複数個の第１絶縁ゲート型電界効果トランジスタにより構成される。第２トランジスタは電気的に並列接続された複数個の第２絶縁ゲート型電界効果トランジスタにより構成される。そして、第２絶縁ゲート型電界効果トランジスタは、第１絶縁ゲート型電界効果トランジスタのゲート幅方向及びゲート長方向に隣接して配置される。このため、複数個の第１絶縁ゲート型電界効果トランジスタと複数個の第２絶縁ゲート型電界効果トランジスタとがコモンセントロイド配置とされるので、第１カレントミラー部内においても寸法のばらつきを相殺させることができる。
同様に、第５トランジスタの複数個の第５絶縁ゲート型電界効果トランジスタと第６トランジスタの複数個の第６絶縁ゲート型電界効果トランジスタとがコモンセントロイド配置とされる。このため、第２カレントミラー部内においても寸法のばらつきを相殺させることができる。
【００１５】
本発明の第５実施態様に係る計装アンプでは、第１実施の形態〜第４実施態様のいずれか１つに係る計装アンプにおいて、第３トランジスタは、電気的に並列接続された複数個の第３絶縁ゲート型電界効果トランジスタにより構成され、第４トランジスタは、第３絶縁ゲート型電界効果トランジスタのゲート幅方向及びゲート長方向に隣接して配置され、かつ、電気的に並列接続された複数個の第４絶縁ゲート型電界効果トランジスタにより構成され、第７トランジスタは、電気的に並列接続された複数個の第７絶縁ゲート型電界効果トランジスタにより構成され、第８トランジスタは、第７絶縁ゲート型電界効果トランジスタのゲート幅方向及びゲート長方向に隣接して配置され、かつ、電気的に並列接続された複数個の第８絶縁ゲート型電界効果トランジスタにより構成される。
【００１６】
第５実施態様に係る計装アンプによれば、第３トランジスタは電気的に並列接続された複数個の第３絶縁ゲート型電界効果トランジスタにより構成される。第４トランジスタは電気的に並列接続された複数個の第４絶縁ゲート型電界効果トランジスタにより構成される。そして、第４絶縁ゲート型電界効果トランジスタは、第３絶縁ゲート型電界効果トランジスタのゲート幅方向及びゲート長方向に隣接して配置される。このため、複数個の第３絶縁ゲート型電界効果トランジスタと複数個の第４絶縁ゲート型電界効果トランジスタとがコモンセントロイド配置とされるので、第１差動増幅部内においても寸法のばらつきを相殺させることができる。
同様に、第７トランジスタの複数個の第７絶縁ゲート型電界効果トランジスタと第８トランジスタの複数個の第８絶縁ゲート型電界効果トランジスタとがコモンセントロイド配置とされる。このため、第２差動増幅部内においても寸法のばらつきを相殺させることができる。
【００１７】
本発明の第６実施態様に係る計装アンプは、第１実施態様〜第５実施態様のいずれか１つに係る計装アンプにおいて、第１出力端子に接続される第５入力端子と、第２出力端子に接続される第６入力端子と、第５入力端子、第６入力端子のそれぞれから入力される入力電圧差を増幅して出力する第３出力端子と、を有する第３アンプを備えている。
【００１８】
第６実施態様に係る計装アンプは第３アンプを備える。これにより、第１アンプ、第２アンプのそれぞれからの出力電圧差を入力電圧差とし、この入力電圧差を増幅して出力する、オフセット電圧のばらつきが小さい、計装アンプを構築することができる。
【発明の効果】
【００１９】
本発明に係る計装アンプは、入力アンプのオフセット電圧のばらつきを小さくし、出力精度を向上させることができるという優れた効果を有する。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施の形態に係る計装アンプのブロック回路図である。
【図２】図１に示される計装アンプの入力アンプの回路図である。
【図３】図２に示される入力アンプを構築する半導体素子を簡易に示した平面レイアウト図である。
【図４】図３に示される半導体素子の具体的な平面形状並びに平面レイアウトを説明する半導体装置の平面図である。
【図５】簡素化された結線状態が一部に示された図４に対応する半導体装置の平面図である。
【図６】図４及び図５に示される半導体素子の縦断面構造を説明する半導体装置の断面図である。
【図７】第１実施の形態及び第２実施の形態に係る計装アンプの入力アンプのオフセット電圧のシミュレーション結果と、第１比較例及び第２比較例に係る計装アンプの入力アンプのオフセット電圧のシミュレーション結果とを示すグラフである。
【図８】第１比較例に係る計装アンプの図３に対応する平面レイアウト図である。
【図９】本発明の第２実施の形態に係る計装アンプの図３に対応する平面レイアウト図である。
【図１０】第２比較例に係る計装アンプの図３に対応する平面レイアウト図である。
【発明を実施するための形態】
【００２１】
［第１実施の形態］
以下、図１〜図８を用いて、本発明の第１実施の形態に係る計装アンプについて説明する。なお、図中、適宜示される矢印Ｗｇは絶縁ゲート型電界効果トランジスタ（IGFET: Insulated Gate Field Effect Transistor）の制御電極としてのゲート電極のゲート幅方向を示し、矢印Ｌｇはゲート電極のゲート長方向を示している。
【００２２】
（計装アンプのブロック回路構成）
図１に示されるように、本実施の形態に係る計装アンプ１は、入力オペアンプとしての第１アンプ２及び第２アンプ３と、出力オペアンプとしての第３アンプ４と、抵抗Ｒ1 〜Ｒ7 とを含んで構成されている。
【００２３】
第１アンプ２は、第１センサ信号端子Ｓ１に接続された第１入力端子としての非反転入力端子Ｉ1 と、第２入力端子としての反転入力端子Ｉ2 と、第１出力端子としての出力端子Ｏ1 とを備えている。第２アンプ３は、第２センサ信号端子Ｓ２に接続された第３入力端子としての非反転入力端子Ｉ3 と、第４入力端子としての反転入力端子Ｉ4 と、第２出力端子としての出力端子Ｏ2 とを備えている。
第１アンプ２の出力端子Ｏ1 は抵抗Ｒ2 、Ｒ1 、Ｒ3 のそれぞれを介して第２アンプ３の出力端子Ｏ2 に接続されている。第１アンプ２の反転入力端子Ｉ2 は抵抗Ｒ2 と抵抗Ｒ1 との間に接続されている。第２アンプ３の反転入力端子Ｉ4 は抵抗Ｒ1 と抵抗Ｒ3 との間に接続されている。
【００２４】
第３アンプ４は、第５入力端子としての非反転入力端子Ｉ5 と、第６入力端子としての反転入力端子Ｉ6 と、第３出力端子としての出力端子Ｏ3 とを備えている。非反転入力端子Ｉ5 は、抵抗Ｒ4 を介して第１アンプ２の出力端子Ｏ1 に接続され、かつ、抵抗Ｒ6 を介して出力端子Ｏ3 に接続されている。反転入力端子Ｉ6 は、抵抗Ｒ5 を介して第２アンプ３の出力端子Ｏ2 に接続され、かつ、抵抗Ｒ7 を介して接地電圧ＶSS に接続されている。接地電圧ＶSSは例えば０［Ｖ］である。そして、出力端子Ｏ3 は計装アンプ１の出力端子ＯＵＴに接続されている。
なお、図１において、Ｖ0 、Ｖ1 、Ｖ2 のそれぞれは接地電圧ＶSS を基準とする電圧である。
【００２５】
このような構成を備えた計装アンプ１では、第１センサ信号が入力される第１アンプ２の出力電圧と第２センサ信号が入力される第２アンプ３の出力電圧との電圧差が第３アンプにおいて増幅され出力される。
【００２６】
（第１、第２アンプの回路構成）
図２に示されるように、第１アンプ２は、第１カレントミラー部２０と、第１差動増幅部２１とを主要な構成として備えている。本実施の形態の第１アンプ２は、更にカレントミラー部２２と、基準電圧生成部２３と、発振防止部２４及び２６と、出力調整部２５と、出力部２７及び２８と、サージ電圧保護部２０１と、保護素子２０３、２０４及び２０５とを備えている。
【００２７】
第１カレントミラー部２０は、第１トランジスタとしての第１トランジスタＴ1 と、第２トランジスタとしての第２トランジスタＴ2 とを含んで構成されている。第１トランジスタＴ1 、第２トランジスタＴ2 はいずれもｐチャネル導電型IGFETにより構成されている。
ここで、IGFETは金属−酸化膜−半導体型電界効果トランジスタ（MOSFET）、金属−絶縁体−半導体型電界効果トランジスタ（MISFET: Metal Insulator Semiconductor Field  Effect Transistor）の双方を含む意味において使用されている。
第１トランジスタＴ1 の一方の主電極（ソース電極）は電源電圧ＶCC に接続され、他方の主電極（ドレイン電極）は第１差動増幅部２１及び出力部２７に接続されている。第２トランジスタＴ2 の一方の主電極（ソース電極）は電源電圧ＶCC に接続され、他方の主電極（ドレイン電極）は第１差動増幅部２１に接続されている。第２トランジスタＴ2 の制御電極（ゲート電極）は、第１トランジスタＴ1 の制御電極（ゲート電極）に接続され、かつ、第２トランジスタＴ2 の他方の主電極に接続されている。電源電圧ＶCC は例えば５［Ｖ］である。
【００２８】
第１差動増幅部２１は、第３トランジスタとしての第３トランジスタＴ3 と第４トランジスタとしての第４トランジスタＴ4 とを含んで構成されている。第３トランジスタＴ3 、第４トランジスタＴ4 はいずれもｎチャネル導電型IGFETにより構成されている。
第３トランジスタＴ3 の一方の主電極（ドレイン電極）は第１トランジスタＴ1 の他方の主電極に接続され、他方の主電極（ソース電極）はカレントミラー部２２を介して接地電圧ＶSS に接続されている。第３トランジスタＴ3 の制御電極（ゲート電極）は非反転入力端子Ｉ1 に接続されている。保護素子２０５は、ダイオードとされ、第３トランジスタＴ3 の制御電極とｐ型ウエル領域（図６の符号５１参照）との間に逆方向に挿入されている。
第４トランジスタＴ4 の一方の主電極（ドレイン電極）は第２トランジスタＴ2 の他方の主電極に接続され、他方の主電極（ソース電極）はカレントミラー部２２を介して接地電圧ＶSS に接続されている。第４トランジスタＴ4 の制御電極（ゲート電極）は反転入力端子Ｉ2 に接続されている。保護素子２０４は、保護素子２０５と同様にダイオードとされ、第４トランジスタＴ4 の制御電極とｐ型ウエル領域との間に逆方向に挿入されている。
【００２９】
カレントミラー部２２は第５トランジスタＴ5 及び第６トランジスタＴ6 を含んで構成されている。第５トランジスタＴ5 及び第６トランジスタＴ6 はいずれもｎチャネル導電型IGFETにより構成されている。第５トランジスタＴ5 の一方の主電極は第３トランジスタＴ3 及び第４トランジスタＴ4 の他方の主電極に接続され、他方の主電極は接地電圧ＶSS に接続されている。第６トランジスタＴ6 の一方の主電極は基準電圧ＩREF に接続され、他方の主電極は接地電圧ＶSS に接続されている。第６トランジスタＴ６ の制御電極は第５トランジスタＴ5 の制御電極に接続されている。基準電圧ＩREF は例えば２．５［Ｖ］である。
【００３０】
第５トランジスタＴ5 及び第６トランジスタＴ6 の制御電極は基準電圧生成部２３を介して基準電圧ＩREF に接続されている。基準電圧生成部２３は抵抗Ｒ11により構成されている。
第５トランジスタＴ5 及び第６トランジスタＴ6 の制御電極と接地電圧ＶSS との間に発振防止部２４、サージ電圧保護部２０１のそれぞれが接続されている。発振防止部２４は容量Ｃ1 により構成されている。また、サージ電圧保護部２０１は逆方向に挿入されたダイオードにより構成されている。
【００３１】
出力部２７は第７トランジスタＴ7 を含んで構成され、出力部２８は第８トランジスタＴ8 を含んで構成されている。第７トランジスタＴ7 はｐチャネル導電型IGFETにより構成されている。第７トランジスタＴ7 の一方の主電極は電源電圧ＶCC に接続され、他方の主電極は第１出力端子Ｏ1 に接続されている。第７トランジスタＴ7 の制御電極は第１トランジスタＴ1 の他方の主電極、第３トランジスタＴ3 の一方の主電極に接続されている。
一方、第８トランジスタＴ8 は、ｎチャネル導電型IGFETにより構成され、第７トランジスタＴ7 を含めて相補型とされている。第８トランジスタＴ8 の一方の主電極は第７トランジスタＴ7 の他方の主電極及び第１出力端子Ｏ1 に接続され、他方の主電極は接地電圧ＶSS に接続されている。第８トランジスタＴ8 の制御電極は基準電圧ＩREF に接続されている。
【００３２】
第７トランジスタＴ7 の制御電極と電源電圧ＶCC との間には保護素子２０３が設けられている。保護素子２０３は逆方向に挿入されたダイオードにより構成されている。
また、第７トランジスタＴ7 の制御電極と他方の主電極との間には出力調整部２５及び発振防止部２６が設けられている。出力調整部２５は抵抗Ｒ14により構成されている。発振防止部２６は容量Ｃ2 により構成されている。
【００３３】
第２アンプ３は、基本的には第１アンプ２と同様の回路構成とされているので、図２を用いて簡単に説明する。図２に示されるように、第２アンプ３は、第１カレントミラー部２０と同様の回路構成を有する第２カレントミラー部３０と、第１差動増幅部２１と同様の回路構成を有する第２差動増幅部３１とを主要な構成として備えている。第２アンプ３の他の回路構成は第１アンプ２の他の回路構成と同様である。
【００３４】
第２カレントミラー部３０は、第５トランジスタとしての第２１トランジスタＴ21と、第６トランジスタとしての第２２トランジスタＴ22とを含んで構成されている。第２１トランジスタＴ21、第２２トランジスタＴ22はいずれもｐチャネル導電型IGFETにより構成されている。
【００３５】
第２差動増幅部３１は、第７トランジスタとしての第２３トランジスタＴ23と、第８トランジスタとしての第２４トランジスタＴ24とを含んで構成されている。第２３トランジスタＴ23、第２４トランジスタＴ24はいずれもｎチャネル導電型IGFETにより構成されている。
第２３トランジスタＴ23の制御電極（ゲート電極）は非反転入力端子Ｉ3 に接続されている。第２４トランジスタＴ24の制御電極（ゲート電極）は反転入力端子Ｉ4 に接続されている。
【００３６】
なお、ここでの説明は省略するが、第３アンプ４は、第１アンプ２、第２アンプ３のそれぞれと同様に、カレントミラー部と差動増幅部とを主要な構成として備えている。
【００３７】
（第１、第２アンプの配置レイアウト）
図３に計装アンプ１の第１アンプ２及び第２アンプ３の配置レイアウトが簡略化して示されている。詳しく説明すると、図３右下側に示されるように、第１カレントミラー部２０の第１トランジスタＴ1 は、符号「Ｃ」を付して示す、電気的に並列接続された複数個の第１IGFETにより構成されている。ここで、「複数個」とは、２以上の偶数個という意味で使用されている。本実施の形態では、第１IGFETは４個に設定されている。
第１カレントミラー部２０の第２トランジスタＴ2 は、符号「Ｄ」を付して示す、電気的に並列接続された複数個の第２IGFETにより構成されている。同様に、「複数個」とは２以上の偶数個という意味で使用され、第２IGFETは同数の４個に設定されている。
すなわち、第１カレントミラー部２０は、合計、８個のIGFETにより構成され、これらのIGFETのゲート幅寸法、ゲート長寸法の基本寸法は同一の設定とされている。
【００３８】
便宜的に示されるゲート幅方向に延びるｂ−ｂ線の上段には、図中、ゲート幅方向の左側から右側に向かって、第１IGFET、第２IGFET、第２IGFET、第１IGFETのそれぞれが配置されている。ｂ−ｂ線の下段には、同一方向に向かって、第２IGFET、第１IGFET、第１IGFET、第２IGFETのそれぞれが配置されている。第１IGFETを配置の基準位置とすれば、第２IGFETは第１IGFETのゲート幅方向、ゲート長方向のそれぞれに隣接して配置されている。すなわち、複数個の第１IGFET及び複数個の第２IGFETはゲート幅方向、ゲート長方向のそれぞれにコモンセントロイド（common centroid：共通重心）配置とされている。
【００３９】
図３右上側に示されるように、第２カレントミラー部３０の第２１トランジスタＴ21は、第１トランジスタＴ1 と同様に符号「Ｃ」を付して示す、電気的に並列接続された複数個の第５IGFETにより構成されている。ここで、第５IGFETは４個に設定されている。
第２カレントミラー部３０の第２２トランジスタＴ22は第２トランジスタＴ2 と同様に符号「Ｄ」を付して示す、電気的に並列接続された複数個の第６IGFETにより構成されている。同様に、第６IGFETは同数の４個に設定されている。
第２カレントミラー部３０は、合計、８個のIGFETにより構成され、これらのIGFETのゲート幅寸法、ゲート長寸法の基本寸法は第１カレントミラー部２０の８個のIGFETと同様に同一の設定とされている。
【００４０】
便宜的に示されるゲート幅方向に延びるｄ−ｄ線の上段には、図中、ゲート幅方向の左側から右側に向かって、第６IGFET、第５IGFET、第５IGFET、第６IGFETのそれぞれが配置されている。また、ｄ−ｄ線の下段には、同一方向に向かって、第５IGFET、第６IGFET、第６IGFET、第５IGFETのそれぞれが配置されている。第５IGFETを配置の基準位置とすれば、第６IGFETは第５IGFETのゲート幅方向、ゲート長方向のそれぞれに隣接して配置されている。すなわち、複数個の第５IGFET及び複数個の第６IGFETはゲート幅方向、ゲート長方向のそれぞれにコモンセントロイド配置とされている。
【００４１】
さらに、第１アンプ２と第２アンプ３との間に便宜的に示されるゲート幅方向に延びるｅ−ｅ線に対して、第１カレントミラー部２０及び第２カレントミラー部３０はゲート長方向にコモンセントロイド配置とされている。
【００４２】
図３左下側に示されるように、第１差動増幅部２１の第３トランジスタＴ3 は、符号「Ａ」を付して示す電気的に並列接続された複数個の第３IGFETにより構成されている。本実施の形態では、第３IGFETは合計８個に設定されている。
第１差動増幅部２１の第４トランジスタＴ4 は、符号「Ｂ」を付して示す電気的に並列接続された複数個の第４IGFETにより構成されている。本実施の形態では、第４IGFETは合計８個に設定されている。すなわち、第１差動増幅部２１は、合計、１６個のIGFETにより構成され、これらのIGFETのゲート幅寸法、ゲート長寸法の基本寸法は同一の設定とされている。
【００４３】
便宜的に示されるゲート幅方向に延びるａ−ａ線の上段には、図中、ゲート幅方向の左側から右側に向かって、第３トランジスタＴ3 及び第４トランジスタＴ4 の第３IGFET、第４IGFET、第４IGFET、第３IGFET、第３IGFET、第４IGFET、第４IGFET、そして第３IGFETのそれぞれが配置されている。また、ａ−ａ線の下段には、同一方向に向かって、第３トランジスタＴ3 及第４トランジスタＴ4 の第４IGFET、第３IGFET、第３IGFET、第４IGFET、第４IGFET、第３IGFET、第３IGFET、第４IGFETのそれぞれが配置されている。第３IGFETを配置の基準位置とすれば、第４IGFETは第３IGFETのゲート幅方向、ゲート長方向のそれぞれに隣接して配置されている。すなわち、複数個の第３IGFET及び複数個の第４IGFETはゲート幅方向、ゲート長方向のそれぞれにコモンセントロイド配置とされている。
【００４４】
図３左上側に示されるように、第２差動増幅部３１の第２３トランジスタＴ23は第３トランジスタＴ3 と同様に符号「Ａ」を付して示す電気的に並列接続された複数個の第７IGFETにより構成されている。本実施の形態では、第７IGFETは合計８個に設定されている。
第２差動増幅部３１の第２４トランジスタＴ25は第４トランジスタＴ4 と同様に符号「Ｂ」を付して示す電気的に並列接続された複数個の第８IGFETにより構成されている。本実施の形態では、第８IGFETは合計８個に設定されている。すなわち、第２差動増幅部３１は、合計、１６個のIGFETにより構成され、これらのIGFETのゲート幅寸法、ゲート長寸法の基本寸法は同一の設定とされている。
【００４５】
便宜的に示されるゲート幅方向に延びるｃ−ｃ線の上段には、ゲート幅方向の左側から右側に向かって、第２４トランジスタＴ24及び第２３トランジスタＴ23の第８IGFET、第７IGFET、第７IGFET、第８IGFET、第８IGFET、第７IGFET、第７IGFET、そして第８IGFETのそれぞれが配置されている。また、ｃ−ｃ線の下段には、同一方向に向かって、第２３トランジスタＴ23及び第２４トランジスタＴ24の第７IGFET、第８IGFET、第８IGFET、第７IGFET、第７IGFET、第８IGFET、第８IGFET、そして第７IGFETのそれぞれが配置されている。第７IGFETを配置の基準位置とすれば、第８IGFETは、第７IGFETのゲート幅方向、ゲート長方向のそれぞれに隣接して配置されている。すなわち、複数個の第７IGFET及び複数個の第８IGFETはゲート幅方向、ゲート長方向のそれぞれにコモンセントロイド配置とされている。
【００４６】
さらに、ｅ−ｅ線に対して、第１差動増幅部２１及び第２差動増幅部３１はゲート長方向にコモンセントロイド配置とされている。
【００４７】
（第１、第２アンプのデバイス構成）
図４及び図５に示されるように、第１アンプ２、第２アンプ３は平面視において矩形状の半導体装置（半導体チップ）として構成されている。
図６に示されるように、第１アンプ２、第２アンプ３は、いずれも、基板５０をベースとして形成されている。基板５０として、例えば、ｎ型に設定された単結晶シリコン基板が使用されている。基板５０の能動素子が形成される主面部において、第１カレントミラー部２０の第１トランジスタＴ1 、第２トランジスタＴ2 等のｐチャネル導電型IGFETが形成される領域にはｎ型ウエル領域５２が形成されている。また、第１差動増幅部２１の第３トランジスタＴ3 、第４トランジスタＴ4 等のｎチャネル導電型IGFETが形成される領域にはｐ型ウエル領域５１が形成されている。
【００４８】
ｐチャネル導電型IGFETは、素子分離領域５３に周囲を囲まれた領域内において、ｎ型ウエル領域５２の主面部に形成されている。図示を省略しているが、素子分離領域５３の下面に沿ってｎ型ウエル領域５２の主面部には、ｎ型ウエル領域５２の不純物密度よりも高い不純物密度のｎ型チャネルストッパ領域が形成されている。
【００４９】
ｐチャネル導電型IGFETは、チャネル形成領域と、ゲート絶縁膜５４と、ゲート電極５５と、一対の主電極５７とを含んで構成されている。チャネル形成領域はｎ型ウエル領域５２の主面部位に形成される。ゲート絶縁膜５４は、チャネル形成領域上に形成され、例えばシリコン酸化膜、シリコン窒化膜、又はそれらの複合膜により形成されている。ゲート電極５５はゲート絶縁膜５４上に形成されている。ゲート電極５５は、例えば多結晶シリコン膜、高融点金属膜若しくは高融点金属シリサイド膜の単層、又は多結晶シリコン膜上に高融点金属膜若しくは高融点金属シリサイド膜を積層した複合膜により形成されている。主電極５７は、ゲート電極５５のゲート幅方向の両側部において、ｎ型ウエル領域５２の主面部に設けられたｐ型半導体領域により形成されている。このｐ型半導体領域はｐ型ウエル領域５１の不純物密度よりも高い不純物密度に設定されている。主電極５７はゲート電極５５に対してセルフアライメントにより形成されている。
【００５０】
ｎチャネル導電型IGFETは、素子分離領域５３に周囲を囲まれた領域内において、ｐ型ウエル領域５１の主面部に形成されている。図示を省略しているが、素子分離領域５３の下面に沿ってｐ型ウエル領域５１の主面部には、ｐ型ウエル領域５１の不純物密度よりも高い不純物密度のｐ型チャネルストッパ領域が形成されている。
【００５１】
ｎチャネル導電型IGFETは、チャネル形成領域と、ゲート絶縁膜５４と、ゲート電極５５と、一対の主電極５６とを含んで構成されている。チャネル形成領域はｐ型ウエル領域５１の主面部位に形成される。ゲート絶縁膜５４、ゲート電極５５のそれぞれはｐチャネル導電型IGFETのゲート絶縁膜５４、ゲート電極５５のそれぞれと同一製造工程により形成され、かつ、同一材料により形成されている。主電極５６は、ゲート電極５５のゲート幅方向の両側部において、ｐ型ウエル領域５１の主面部に設けられたｎ型半導体領域により形成されている。このｎ型半導体領域はｎ型ウエル領域５２の不純物密度よりも高い不純物密度に設定されている。主電極５６はゲート電極５５に対してセルフアライメントにより形成されている。
【００５２】
ｐチャネル導電型IGFET、ｎチャネル導電型IGFETのそれぞれは配線５９、配線６１のそれぞれを用いて結線されている。配線５９は、ｐチャネル導電型IGFET及びｎチャネル導電型IGFETを覆う層間絶縁膜５８上に配置され、層間絶縁膜５８に形成された接続孔５８Ｈを通して主電極５６、主電極５７のそれぞれに接続されている。配線６１は、配線５９を覆う層間絶縁膜６０上に配置され、層間絶縁膜６０Ｈに形成された接続孔６０Ｈを通して配線５９に接続されている。配線５９、配線６０のそれぞれは例えばアルミニウム合金膜を主体として形成されている。
【００５３】
図４に、第１カレントミラー部２０の第１トランジスタＴ1 及び第２トランジスタＴ2 の図３に対応する配置レイアウトが示されている。ここでは、ｐチャネル導電型IGFETの平面視における輪郭形状が示されている。輪郭形状は矩形状とされている。ゲート電極５５のゲート幅寸法は、主電極５７のゲート幅方向の寸法よりも大きい設定とされている。また、ゲート長方向に配置された第１トランジスタＴ1 及び第２トランジスタＴ2 のゲート電極５５は一体に形成されている。
【００５４】
一方、図４には、第１差動増幅部２１の第３トランジスタＴ3 及び第４トランジスタＴ4 の図３に対応する配置レイアウトが示されている。ここでは、ｎチャネル導電型IGFETの平面視における輪郭形状が示されている。輪郭形状は矩形状とされている。ゲート電極５５のゲート幅寸法は、主電極５６のゲート幅方向の寸法よりも大きい設定とされている。また、第３トランジスタＴ3 のゲート幅方向に隣接するゲート電極５５同士、第４トランジスタＴ4 のゲート幅方向に隣接するゲート電極５５同士は、いずれも、素子分離領域５３（図６参照）上において一体に形成されている。
【００５５】
図５に、第１カレントミラー部２０、第１差動増幅部２１の双方やそれぞれの内部を結線する配線５９、配線６１の一部が簡略化されて示されている。実際には、主電極５６、主電極５７、ゲート電極５５のそれぞれとの接続箇所は除いて、配線５９、配線６１はいずれも素子分離領域５３上に引き回される構成とされている。
【００５６】
（本実施の形態の作用及び効果）
図１に示されるように、本実施の形態に係る計装アンプ１は第１アンプ２及び第２アンプ３を備える。
第１アンプ２は、図２に示されるように、第１トランジスタＴ1 及び第２トランジスタＴ2 を有する第１カレントミラー部２０と、第３トランジスタＴ3 及び第４トランジスタＴ4を有する第１差動増幅部２１とを含んで構成される。第２アンプ３は、第５トランジスタ（Ｔ21）及び第６トランジスタ（Ｔ22）を有する第２カレントミラー部３０と、第７トランジスタ（Ｔ23）及び第８トランジスタ（Ｔ24）を有する第２差動増幅部３１とを含んで構成される。
【００５７】
ここで、図３に示されるように、第１カレントミラー部２０の第１トランジスタＴ1 と第２トランジスタＴ2 とがコモンセントロイド配置とされ、第１差動増幅部２１の第３トランジスタＴ3 と第４トランジスタＴ4 とがコモンセントロイド配置とされる。加えて、第２カレントミラー部３０の第５トランジスタ（Ｔ21）と第６トランジスタ（Ｔ22）とがコモンセントロイド配置とされ、かつ、第２カレントミラー部３０は第１カレントミラー部２０に対してコモンセントロイド配置とされる。さらに、第２差動増幅部３１の第７トランジスタ（Ｔ23）と第８トランジスタ（Ｔ24）とがコモンセントロイド配置とされ、かつ、第２差動増幅部３１は第１差動増幅部２１に対してコモンセントロイド配置とされる。
【００５８】
このため、半導体装置の製造プロセスを要因とする、第１カレントミラー部２０の第１トランジスタＴ1 の寸法と第２トランジスタＴ2 の寸法とのばらつきを相殺させることができる。同様に、第２カレントミラー部３０の第５トランジスタ（Ｔ21）の寸法と第６トランジスタ（Ｔ22）の寸法とのばらつきを相殺させることができ、更に第１カレントミラー部２０と第２カレントミラー部３０との間でも寸法のばらつきを相殺させることができる。
加えて、第１差動増幅部２１の第３トランジスタＴ3 の寸法と第４トランジスタＴ4 の寸法とのばらつきを相殺させることができる。同様に、第２差動増幅部３１の第７トランジスタ（Ｔ23）の寸法と第８トランジスタ（Ｔ24）の寸法とのばらつきを相殺させることができ、更に第１差動増幅部２１と第２差動増幅部３１との間でも寸法のばらつきを相殺させることができる。
従って、計装アンプ１では、第１アンプ２と第２アンプ３とのオフセット電圧を小さくすることができ、出力精度を向上させることができる。
【００５９】
また、本実施の形態に係る計装アンプ１では、図２に示されるように、第１トランジスタＴ1 〜第８トランジスタ（Ｔ24）がいずれもIGFETとされる。そして、図３に示されるように、第１カレントミラー部２０と第２カレントミラー部３０とがIGFETのゲート長方向にコモンセントロイド配置とされ、第１差動増幅部２１と第２差動増幅部３１とが同一ゲート長方向にコモンセントロイド配置とされる。
このため、第１トランジスタＴ1 〜第８トランジスタ（Ｔ24）では、ゲート長方向において寸法のばらつきを相殺することができる。
【００６０】
さらに、本実施の形態に係る計装アンプ１では、図３〜図５に示されるように、第１トランジスタＴ1 は電気的に並列接続された複数個の第１IGFETにより構成される。第２トランジスタＴ2 は電気的に並列接続された複数個の第２IGFETにより構成される。そして、第２IGFETは、第１IGFETのゲート幅方向及びゲート長方向に隣接して配置される。このため、複数個の第１IGFETと複数個の第２IGFETとがコモンセントロイド配置とされるので、第１アンプ２の第１カレントミラー部２０内においても寸法のばらつきを相殺することができる。
同様に、第５トランジスタ（Ｔ21）の複数個の第５IGFETと第６トランジスタ（Ｔ22）の複数個の第６IGFETとがコモンセントロイド配置とされる。このため、第２アンプ３の第２カレントミラー部３１内においても寸法のばらつきを相殺することができる。
【００６１】
また、本実施の形態に係る計装アンプ１では、図３〜図５に示されるように、第３トランジスタＴ3 は電気的に並列接続された複数個の第３IGFETにより構成される。第４トランジスタＴ4 は電気的に並列接続された複数個の第４IGFETにより構成される。そして、第４IGFETは、第３IGFETのゲート幅方向及びゲート長方向に隣接して配置される。このため、複数個の第３IGFETと複数個の第４IGFETとがコモンセントロイド配置とされるので、第１差動増幅部２１内においても寸法のばらつきを相殺することができる。
同様に、第７トランジスタ（Ｔ23）の複数個の第７IGFETと第８トランジスタ（Ｔ24）の複数個の第８IGFETとがコモンセントロイド配置とされる。このため、第２差動増幅部３１内においても寸法のばらつきを相殺することができる。
【００６２】
さらに、本実施の形態に係る計装アンプ１では、図１に示されるように、第３アンプ４を備える。これにより、第１アンプ２、第２アンプ３のそれぞれからの出力電圧差を入力電圧差とし、この入力電圧差を増幅して出力する、オフセット電圧のばらつきが小さい、計装アンプ１を構築することができる。
【００６３】
図７は、計装アンプにおいて、入力アンプのカレントミラー部及び差動増幅部のトランジスタ寸法がゲート幅方向及びゲート長方向の距離によって変化すると仮定したときの、配置レイアウトの違いによるオフセット電圧［ｍＶ］のシミュレーション結果を示す。本実施の形態に係る計装アンプ１では、オフセット電圧が０．０５［ｍＶ］〜０．０６［ｍＶ］と極めて小さい。
【００６４】
本実施の形態に係る計装アンプ１に対して、図８に第１比較例に係る計装アンプが示されている。この第１比較例に係る計装アンプでは、本実施の形態に係る計装アンプ１の第１アンプ２と同様の第１アンプ２は備えているものの、第２アンプ３は第１アンプ２に対してコモンセントロイド配置とされていない。
つまり、第１比較例に係る計装アンプでは、まず第１アンプ２の第１カレントミラー部２０の第１トランジスタＴ1 と第２トランジスタＴ2 とがコモンセントロイド配置とされている。第２アンプ３の第２カレントミラー部３０の第５トランジスタ（Ｔ21）と第６トランジスタ（Ｔ22）は、第１カレントミラー部２０と同様の繰返しレイアウトにより、コモンセントロイド配置とされている。しかし、ｅ−ｅ線を基準として、第１カレントミラー部２０と第２カレントミラー部３０とはコモンセントロイド配置とされていない。
同様に、第１比較例に係る計装アンプでは、第１アンプ２の第１差動増幅部２１、第２アンプ３の第２差動増幅部３１のそれぞれのトランジスタの配置レイアウトがコモンセントロイド配置とされている。しかし、ｅ−ｅ線を基準として第１差動増幅部２１と第２差動増幅部３１とはコモンセントロイド配置とされていない。
このため、図７に示されるように、第１比較例に係る計装アンプでは、本実施の形態に係る計装アンプ１に対して、オフセット電圧が２倍〜３倍の０．１７［ｍＶ］〜０．１８［ｍＶ］に達する。
【００６５】
［第２実施の形態］
図９及び図１０を用いて、本発明の第２実施の形態に係る計装アンプ１について説明する。なお、本実施の形態に係る計装アンプ１において、前述の第１実施の形態に係る計装アンプ１の構成要素と同一機能又は実質的に同一機能を有する構成要素には同一符号を付し、重複する説明は省略する。
【００６６】
（第１、第２アンプの配置レイアウト）
図９に示されるように、本実施の形態に係る計装アンプ１では、便宜的に示されるゲート長方向に延びるｆ−ｆ線を中心として、ゲート幅方向右側に第１アンプ２が配置され、ゲート幅方向左側に第２アンプ３が配置されている。第１アンプ２において第１カレントミラー部２０の第１トランジスタＴ1 と第２トランジスタＴ2 とは、第１実施の形態に係る計装アンプ１と同様にコモンセントロイド配置とされている。第２アンプ３において第２カレントミラー部３０の第５トランジスタ（Ｔ21）と第６トランジスタ（Ｔ22）は、第１カレントミラー部２０と同様に、コモンセントロイド配置とされている。
そして、第２カレントミラー部３０は第１カレントミラー部２０に対してｆ−ｆ線を基準としてゲート幅方向にコモンセントロイド配置とされている。
【００６７】
一方、第１アンプ２の第１差動増幅部２１及び第２アンプ３の第２差動増幅部３１は、ゲート幅方向において、第１カレントミラー部２０と第２カレントミラー部３０との間に配置されている。第１差動増幅部２１の第３トランジスタＴ3 と第４トランジスタＴ4 とは、第１実施の形態に係る計装アンプ１と同様にコモンセントロイド配置とされている。第２差動増幅部３１の第７トランジスタ（Ｔ23）と第８トランジスタ（Ｔ24）とは、第１差動増幅部２１と同様に、コモンセントロイド配置とされている。
そして、第２差動増幅部３１は第１差動増幅部２１に対してｆ−ｆ線を基準としてゲート幅方向にコモンセントロイド配置とされている。
【００６８】
（本実施の形態の作用及び効果）
本実施の形態に係る計装アンプ１では、基本的に第１実施の形態に係る計装アンプ１により得られる作用及び効果と同等の作用及び効果を得ることができる。
【００６９】
特に、本実施の形態に係る計装アンプ１では、図９に示されるように、第１トランジスタＴ1 〜第８トランジスタ（Ｔ24）がいずれもIGFETとされる。そして、第１カレントミラー部２０と第２カレントミラー部３０とがIGFETのゲート幅方向にコモンセントロイド配置とされ、第１差動増幅部２１と第２差動増幅部３１とが同一ゲート幅方向にコモンセントロイド配置とされる。
このため、第１トランジスタＴ1 〜第８トランジスタ（Ｔ24）では、ゲート幅方向において寸法のばらつきを相殺させることができる。
【００７０】
ここで、前述の図７に、本実施の形態に係る計装アンプ１のオフセット電圧［ｍＶ］のシミュレーション結果が示されている。本実施の形態に係る計装アンプ１では、オフセット電圧が０．１１［ｍＶ］〜０．１２［ｍＶ］と前述の第１比較例に比べても小さい。
【００７１】
本実施の形態に係る計装アンプ１に対して、図１０に第２比較例に係る計装アンプが示されている。この第２比較例に係る計装アンプでは、本実施の形態に係る計装アンプ１の第１アンプ２と同様の第１アンプ２は備えているものの、第２アンプ３は第１アンプ２に対してコモンセントロイド配置とされていない。
つまり、第２比較例に係る計装アンプでは、まず第１アンプ２の第１カレントミラー部２０の第１トランジスタＴ1 と第２トランジスタＴ2 とがコモンセントロイド配置とされている。第２アンプ３の第２カレントミラー部３０の第５トランジスタ（Ｔ21）と第６トランジスタ（Ｔ22）は、第１カレントミラー部２０と同様の繰返しレイアウトにより、コモンセントロイド配置とされている。しかし、ｆ−ｆ線を基準として、第１カレントミラー部２０と第２カレントミラー部３０とはコモンセントロイド配置とされていない。
同様に、第２比較例に係る計装アンプでは、第１アンプ２の第１差動増幅部２１、第２アンプ３の第２差動増幅部３１のそれぞれのトランジスタの配置レイアウトがコモンセントロイド配置とされている。しかし、ｆ−ｆ線を基準として第１差動増幅部２１と第２差動増幅部３１とはコモンセントロイド配置とされていない。
このため、図７に示されるように、第２比較例に係る計装アンプでは、本実施の形態に係る計装アンプ１に対して、オフセット電圧が約２倍の０．２２［ｍＶ］〜０．２３［ｍＶ］に達する。
【００７２】
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において変形可能である。例えば、本発明は、カレントミラー部のトランジスタの分割数を２個又は６個以上としてもよい。同様に、本発明は、差動増幅部のトランジスタの分割数を２個又は６個以上としてもよい。また、本発明は、入力アンプのカレントミラー部を抵抗若しくはバイポーラトランジスタにより構成し、入力アンプの差動増幅部をIGFETにより構成してもよい。
【符号の説明】
【００７３】
１…計装アンプ、２…第１アンプ、３…第２アンプ、４…第３アンプ、２０…第１カレントミラー部、２１…第１差動増幅部、３０…第２カレントミラー部、３１…第２差動増幅部、５０…基板、５５…ゲート電極、５６、５７…主電極、Ｔ…トランジスタ。
【図１】
2018085701.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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