(57)【要約】【課題】電流量の減少を抑制し、信頼性を改善することができる半導体装置を提供する。【解決手段】第１面を有する半導体基板と、第１面側に配置され、かつ第１の深さを有する絶縁分離構造と、ゲート電極とを備える。半導体基板は、第１面に接して配置されるソース領域及びドレイン領域と、第１面に接して配置されかつ第２の深さを有する逆導電型領域と、ソース領域を取り囲むように第１面に接して配置されるボディ領域と、ドレイン領域及び逆導電型領域を取り囲み、かつソース領域との間でボディ領域とを挟み込むように第１面に接して配置されるドリフト領域とを有する。ソース領域、ドリフト領域及びドレイン領域は第１導電型であり、ボディ領域及び逆導電型領域は、第１導電型の反対の導電型である第２導電型である。絶縁分離構造は、ドレイン領域と逆導電型領域との間に配置される。第１の深さは、第２の深さより深い。【選択図】図２
2018085373.tif 000002
【特許請求の範囲】
【請求項１】
第１面を有する半導体基板と、
前記第１面側に配置され、かつ第１の深さを有する絶縁体により構成される絶縁分離構造と、
ゲート電極とを備え、
前記半導体基板は、前記第１面に接して配置されるソース領域と、前記第１面に接して配置されるドレイン領域と、前記第１面に接して配置され、かつ第２の深さを有する逆導電型領域と、前記ソース領域を取り囲むように前記第１面に接して配置されるボディ領域と、前記ドレイン領域及び前記逆導電型領域を取り囲み、かつ前記ソース領域との間で前記ボディ領域とを挟み込むように前記第１面に接して配置されるドリフト領域とを有し、
前記ソース領域、前記ドリフト領域及び前記ドレイン領域は、第１導電型であり、
前記ボディ領域及び前記逆導電型領域は、前記第１導電型の反対の導電型である第２導電型であり、
前記絶縁分離構造は、前記ドレイン領域と前記逆導電型領域との間に配置され、
前記ゲート電極は、前記ソース領域と前記ドリフト領域とにより挟み込まれた前記ボディ領域の部分と絶縁されながら対向し、
前記第１の深さは、前記第２の深さより深い、半導体装置。
【請求項２】
前記第２の深さは、前記第１の深さの０．３倍以上０．７倍以下である、請求項１に記載の半導体装置。
【請求項３】
前記逆導電型領域における不純物濃度は、前記ドリフト領域における不純物濃度の１０倍以上である、請求項１に記載の半導体装置。
【請求項４】
前記逆導電型領域は、前記ソース領域に電気的に接続されている、請求項１に記載の半導体装置。
【請求項５】
第１面と、前記第１面の反対面である第２面とを有する半導体基板と、
前記第１面側に配置され、絶縁体により構成される絶縁分離構造と、
ゲート電極とを備え、
前記半導体基板は、前記第１面に接して配置されるソース領域と、前記第１面に接して配置されるドレイン領域と、前記第１面に接して配置される逆導電型領域と、前記ソース領域を取り囲むように前記第１面に接して配置されるボディ領域と、前記ドレイン領域及び前記逆導電型領域を取り囲み、かつ前記ソース領域との間で前記ボディ領域とを挟み込むように前記第１面に接して配置されるドリフト領域とを有し、
前記ソース領域、前記ドリフト領域及び前記ドレイン領域は第１導電型であり、
前記ボディ領域及び前記逆導電型領域は、前記第１導電型の反対の導電型である第２導電型であり、
前記半導体基板は、前記ドレイン領域と前記逆導電型領域との間に配置され、かつ前記第１面から前記第２面に向かって延びる溝を有し、
前記ゲート電極は、前記ソース領域と前記ドリフト領域とにより挟み込まれた前記ボディ領域の部分と絶縁されながら対向し、
前記絶縁分離構造は、前記溝と、前記溝に充填された前記絶縁体により構成される、半導体装置。
【請求項６】
前記溝の側壁と前記第１面とのなす角度であるテーパ角は、７５°以上９０°以下である、請求項５に記載の半導体装置。
【請求項７】
前記絶縁分離構造は第１の深さを有し、
前記逆導電型領域は第２の深さを有し、
前記第１の深さは、前記第２の深さより深い、請求項５に記載の半導体装置。
【請求項８】
前記第２の深さは、前記第１の深さの０．３倍以上０．７倍以下である、請求項７に記載の半導体装置。
【請求項９】
前記逆導電型領域における不純物濃度は、前記ドリフト領域における不純物濃度の１０倍以上である、請求項５に記載の半導体装置。
【請求項１０】
前記逆導電型領域は、前記ソース領域に電気的に接続されている、請求項５に記載の半導体装置。
【請求項１１】
第１面と前記第１面の反対面である第２面とを有する半導体基板中において、前記第１面に接してソース領域、ドレイン領域及び逆導電型領域を形成し、前記ドレイン領域及び前記逆導電型領域を取り囲み、かつ前記第１面に接してドリフト領域を形成し、前記ソース領域を取り囲み、かつ前記ドリフト領域との間で前記ソース領域を挟み込むように前記第１面に接してボディ領域を形成する工程と、
前記逆導電型領域と前記ドリフト領域との間において前記第１面から前記第２面に向かって延びる溝を形成するとともに、前記溝中に絶縁体を充填することにより絶縁分離構造を形成する工程と、
前記ソース領域と前記ドリフト領域とにより挟み込まれた前記ボディ領域の部分と絶縁しながら対向し、かつ前記絶縁分離構造の前記ソース領域側と端と離間するようにゲート電極を形成する工程とを備え、
前記ソース領域、前記ドリフト領域及び前記ドレイン領域は第１導電型であり、
前記ボディ領域及び前記逆導電型領域は、前記第１導電型の反対の導電型である第２導電型であり、
前記逆導電型領域は、前記絶縁分離構造及び前記ゲート電極をマスクとしたイオン注入により形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＤＭＯＳ（Laterally  Double-diffused  Metal  Oxide  Semiconductor）トランジスタの構造として、特許文献１（特開２００９−１３００２１号公報）に記載の構造が知られている。
【０００３】
特許文献１に記載されているＬＤＭＯＳトランジスタは、基板と、ｎ−活性層と、ｎ−ドリフト層と、ｐ−ボディ拡散層と、ｎ＋ドレイン領域と、ｎ＋ソース領域と、ｐ＋拡散層と、ゲート酸化層と、ゲートポリサイド電極と、ＬＯＣＯＳ（Local  Oxidation  Of  Silicon）酸化膜を有している。
【０００４】
基板は、第１面と、第２面とを有している。ｎ−ドリフト層及びｐ−ボディ拡散層は、ｎ−活性層上に配置されている。ｐ−ボディ拡散層は、ｎ＋ソース領域とｎ−ドリフト領域とにより挟み込まれている。ｎ＋ドレイン領域は、ｎ−ドリフト領域中において、第１面に接して配置されている。ｎ＋ソース領域は、ｐ−ボディ領域中において、第１面に接して配置されている。ｐ＋拡散層は、ｎ−ドリフト領域中において、第１面に接して配置されている。
【０００５】
ＬＯＣＯＳ酸化膜は、ｐ＋拡散層とｎ＋ドレイン領域との間に配置されている。ｐ＋拡散層は、第２面側に向かって、ＬＯＣＯＳ酸化膜よりも深い位置まで達するように形成されている。ゲート酸化層は、ｐ＋拡散層とｎ＋ソース領域との間に位置する第１面上に配置されている。ゲートポリサイド電極は、ゲート酸化層上に配置されている。
【０００６】
その他のＬＤＭＯＳＦＥＴの構造として、特許文献２（特開２０１１−１８１７０９号公報）、特許文献３（特開２０１４−１０７３０２号公報）、特許文献４（特開２０１５−０２３２０８号公報）に記載の構造が知られている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１３００２１号公報
【特許文献２】特開２０１１−１８１７０９号公報
【特許文献３】特開２０１４−１０７３０２号公報
【特許文献４】特開２０１５−０２３２０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載のＬＤＭＯＳトランジスタがオン状態とされている際、電流は、ｎ＋ドレイン領域からｎ＋ソース領域に向かって流れる。この電流は、ＬＯＣＯＳ酸化膜の直下を通過する。上記のとおり、ｐ＋拡散層は、ＬＯＣＯＳ酸化膜よりも深い位置まで達するように形成されているため、この電流の経路上にｐ＋拡散層が位置することになる。
【０００９】
その結果、この電流の流れがｐ＋拡散層により妨げられ、電流量が減少する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施形態に係る半導体装置は、第１面を有する半導体基板と、ゲート電極と、絶縁分離構造とを備える。半導体基板は、ドリフト領域と、ソース領域と、ドレイン領域と、ボディ領域と、逆導電型領域とを有する。ドリフト領域、ソース領域及びドレイン領域は、第１導電型である。ボディ領域及び逆導電型領域は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。
【００１１】
ソース領域は、第１面に接して配置される。ドレイン領域は、第１面に接して配置される。逆導電型領域は、第１面に接して配置される。ボディ領域は、ソース領域を取り囲むように第１面に接して配置される。ドリフト領域は、ドレイン領域及び逆導電型領域を取り囲み、かつソース領域との間でボディ領域を挟み込むように、第１面に接して配置される。
【００１２】
絶縁分離構造は、絶縁体により構成される。絶縁分離構造は、第１面側においてドレイン領域と逆導電型領域との間に配置される。絶縁分離構造は、第１の深さを有する。逆導電型領域は、第２の深さを有する。第１の深さは、第２の深さよりも大きい。ゲート電極は、ソース領域とドリフト領域とにより挟み込まれているボディ領域の部分と絶縁されながら対向している。
【発明の効果】
【００１３】
一実施形態に係る半導体装置によると、電流量の減少を抑制しつつ、半導体装置の信頼性を改善することができる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態に係る半導体装置の全体構造を示す模式図である。
【図２】第１実施形態に係る半導体装置の断面図である。
【図３】第１実施形態に係る半導体装置の上面図である。
【図４】第１実施形態の第１変形例に係る半導体装置の上面図である。
【図５】第１実施形態の第２変形例に係る半導体装置の上面図である。
【図６】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図７】第１注入工程における第１実施形態に係る半導体装置の断面図である。
【図８】第２注入工程における第１実施形態に係る半導体装置の断面図である。
【図９】絶縁分離構造形成工程における第１実施形態に係る半導体装置の断面図である。
【図１０】ゲート絶縁膜形成工程における第１実施形態に係る半導体装置の断面図である。
【図１１】ゲート電極形成工程における第１実施形態に係る半導体装置の断面図である。
【図１２】第３注入工程における第１実施形態に係る半導体装置の断面図である。
【図１３】サイドウォール形成工程における第１実施形態に係る半導体装置の断面図である。
【図１４】第４注入工程における第１実施形態に係る半導体装置の断面図である。
【図１５】層間絶縁膜形成工程における第１実施形態に係る半導体装置の断面図である。
【図１６】コンタクトプラグ形成工程における第１実施形態に係る半導体装置の断面図である。
【図１７】ゲート電流と第２の深さの第１の深さに対する比率との関係を示すグラフである。
【図１８】第２実施形態に係る半導体装置の断面図である。
【図１９】第２実施形態に係る半導体装置の製造方法を示す工程図である。
【図２０】ゲート電極形成工程における第２実施形態にかかる半導体装置の断面図である。
【図２１】第２注入工程における第２実施形態に係る半導体装置の断面図である。
【図２２】比較例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１５】
以下に、実施形態について、図を参照して説明する。なお、以下の図面においては、同一又は相当する部分に同一の参照番号を付し、その説明は繰り返さない。
【００１６】
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成について説明する。図１に示すように、第１実施形態に係る半導体装置は、例えばドライバ回路ＤＲＣと、プリドライバ回路ＰＤＣと、アナログ回路ＡＬＣと、電源回路ＰＷＣと、ロジック回路ＬＧＣと、入出力回路ＩＯＣとを有している。第１実施形態に係る半導体装置は、例えばバイポーラトランジスタと、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）トランジスタと、ＬＤＭＯＳトランジスタとが混載されている半導体装置である。
【００１７】
図２に示すように、第１実施形態に係る半導体装置は、例えば入出力回路ＩＯＣにおいて、ＬＤＭＯＳトランジスタを有している。より具体的には、第１実施形態に係る半導体装置は、入出力回路ＩＯＣにおいて、半導体基板ＳＵＢと、絶縁分離構造ＩＳＯと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰと、配線ＷＬとを有している。
【００１８】
半導体基板ＳＵＢは、例えばシリコン（Ｓｉ）の単結晶により形成されている。但し、半導体基板ＳＵＢを構成する材料はこれに限られない。半導体基板ＳＵＢには、例えば窒化ガリウム（ＧａＮ）等のワイドバンドギャップ半導体材料を用いることもできる。半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。第１面ＦＳは、溝ＴＲを有している。溝ＴＲは、第２面ＳＳ側に向かって延びている。第２面ＳＳは、第１面ＦＳの反対面である。
【００１９】
半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、逆導電型領域ＲＣＲとを有している。ソース領域ＳＲは、半導体基板ＳＵＢ中において、第１面ＦＳに接して設けられている。ソース領域ＳＲは、第１部分ＳＲ１と第２部分ＳＲ２とを有していてもよい。第１部分ＳＲ１は、第２部分ＳＲ２に隣接し、かつ後述するサイドウォールスペーサＳＷＳの下に配置されている。第１部分ＳＲ１は、ＬＤＤ（Lightly  Doped  Drain）構造である。ドレイン領域ＤＲＡは、半導体基板ＳＵＢ中において、第１面ＦＳに接して設けられている。逆導電型領域ＲＣＲは、半導体基板ＳＵＢ中において、第１面ＦＳに接して設けられている。
【００２０】
半導体基板は、ボディコンタクト領域ＢＣＲをさらに有していてもよい。ボディコンタクト領域ＢＣＲは、半導体基板ＳＵＢ中において、第１面ＦＳに接して配置されている。
【００２１】
半導体基板ＳＵＢは、ドリフト領域ＤＲＩと、ボディ領域ＢＲとをさらに有している。ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡ及び逆導電型領域ＲＣＲを取り囲むように配置されている。ドリフト領域ＤＲＩは、第１面ＦＳに接して配置されている。
【００２２】
ボディ領域ＢＲは、ソース領域ＳＲ及びボディコンタクト領域ＢＣＲを取り囲むように形成されている。ボディ領域ＢＲは、第１面ＦＳに接して配置されている。ボディ領域ＢＲは、ドリフト領域ＤＲＩとソース領域ＳＲとにより挟み込まれるように配置されている部分を有している。ドリフト領域ＤＲＩとソース領域ＳＲとにより挟み込まれているボディ領域ＢＲの部分は、チャネル領域となる。
【００２３】
ボディ領域ＢＲは、第１部分ＢＲ１と第２部分ＢＲ２とを有していてもよい。第２部分ＢＲ２は、ソース領域ＳＲとボディコンタクト領域ＢＣＲとを取り囲むように配置されている。第２部分ＢＲ２は、第１面ＦＳに接して配置されている。第１部分ＢＲ１は、第２部分ＢＲ２を取り囲むように配置されている。
【００２４】
ソース領域ＳＲ、ドリフト領域ＤＲＩ及びドレイン領域ＤＲＡは、第１導電型を有している。ボディ領域ＢＲ、逆導電型領域ＲＣＲ及びボディコンタクト領域ＢＣＲは、第２導電型を有している。第２導電型は、第１導電型の反対の導電型である。第１導電型が例えばｐ型である場合、第２導電型はｎ型となる。第１導電型が例えばｎ型である場合、第２導電型はｐ型となる。
【００２５】
ソース領域ＳＲの不純物濃度及びドレイン領域ＤＲＡの不純物濃度は、ドリフト領域ＤＲＩの不純物濃度よりも高いことが好ましい。逆導電型領域ＲＣＲの不純物濃度は、ドリフト領域ＤＲＩの不純物濃度よりも高い。逆導電型領域ＲＣＲの不純物濃度は、ドリフト領域ＤＲＩの不純物濃度の１０倍以上であることが好ましい。なお、第２部分ＳＲ２の不純物濃度は、第１部分ＳＲ１の不純物濃度よりも高いことが好ましい。
【００２６】
絶縁分離構造ＩＳＯは、半導体基板ＳＵＢの第１面ＦＳ側に配置されている。絶縁分離構造ＩＳＯは、ドレイン領域ＤＲＡと逆導電型領域ＲＣＲの間に配置されている。絶縁分離構造ＩＳＯは、好ましくは、溝ＴＲと、絶縁体ＩＳとにより構成されている。このことを別の観点からいえば、絶縁分離構造ＩＳＯは、ＳＴＩ（Shallow  Trench  Isolation）であることが好ましい。但し、絶縁分離構造ＩＳＯは、ＳＴＩに限られない。例えば、絶縁分離構造ＩＳＯは、ＬＯＣＯＳであってもよい。
【００２７】
溝ＴＲは、ドレイン領域ＤＲＡと逆導電型領域ＲＣＲとの間に配置されている。絶縁体ＩＳは、溝ＴＲ内に充填されている。絶縁体ＩＳには、例えば二酸化珪素（ＳｉＯ２）が用いられる。
【００２８】
絶縁分離構造ＩＳＯは、第１の深さＤ１を有している。別の観点からいえば、溝ＴＲは第１の深さＤ１を有している。逆導電型領域ＲＣＲは、第２の深さＤ２を有している。第１の深さＤ１及び第２の深さＤ２は、第１面ＦＳから第２面ＳＳに向かう方向における深さである。第１の深さＤ１は、第２の深さＤ２よりも大きい。第２の深さＤ２は、第１の深さＤ１の０．３倍以上０．７倍以下であることがさらに好ましい。
【００２９】
ゲート絶縁膜ＧＯは、第１面ＦＳ上に設けられている。ゲート絶縁膜ＧＯは、ソース領域ＳＲとドリフト領域ＤＲＩとに挟み込まれているボディ領域ＢＲの部分（すなわち、チャネル領域）の上に配置されている。ゲート絶縁膜ＧＯには、例えばＳｉＯ２が用いられる。
【００３０】
ゲート電極ＧＥは、ゲート絶縁膜ＧＯ上に形成されている。ゲート電極ＧＥは、絶縁分離構造ＩＳＯ上まで延在していてもよい。ゲート電極ＧＥは、ソース領域ＳＲとドリフト領域ＤＲＩとにより挟み込まれているボディ領域ＢＲの部分（すなわち、チャネル領域）と絶縁されながら対向している。ゲート電極ＧＥと、ソース領域ＳＲとドリフト領域とにより挟み込まれているボディ領域ＢＲの部分とは、ゲート絶縁膜ＧＯにより絶縁されている。ゲート電極ＧＥには、例えば不純物がドープされた多結晶のＳｉが用いられる。ゲート電極ＧＥの両端には、サイドウォールスペーサＳＷＳが設けられていてもよい。サイドウォールスペーサＳＷＳには、例えばＳｉＯ２が用いられる。
【００３１】
層間絶縁膜ＩＬＤは、第１面ＦＳ上に配置されている。層間絶縁膜ＩＬＤには、例えばＳｉＯ２が用いられる。層間絶縁膜ＩＬＤは、コンタクトホールＣＨを有している。コンタクトホールＣＨは、第１面ＦＳに向かって、層間絶縁膜ＩＬＤを貫通している。コンタクトホールＣＨは、ソース領域ＳＲ、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲ上に配置されている。すなわち、コンタクトホールＣＨを介して、層間絶縁膜ＩＬＤから、ソース領域ＳＲ、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲが露出している。なお、図示されていないが、コンタクトホールＣＨは、ゲート電極ＧＥ上にも配置されており、層間絶縁膜ＩＬＤからコンタクトホールＣＨを介してゲート電極ＧＥが露出している。
【００３２】
コンタクトプラグＣＰは、層間絶縁膜ＩＬＤ中に配置されている。より具体的には、コンタクトプラグＣＰは、コンタクトホールＣＨ中に配置されている。コンタクトプラグＣＰの一方端は、ソース領域ＳＲ、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲと電気的に接続されている。図示されていないが、コンタクトプラグＣＰの一方端は、ゲート電極ＧＥに電気的に接続されている。コンタクトプラグＣＰには、例えばタングステン（Ｗ）が用いられる。
【００３３】
配線ＷＬは、層間絶縁膜ＩＬＤ上に配置されている。配線ＷＬは、コンタクトプラグＣＰの他方端と電気的に接続されている。その結果、配線ＷＬは、ソース領域ＳＲ、ドレイン領域ＤＲＡ、ボディコンタクト領域ＢＣＲ及びゲート電極ＧＥと電気的に接続されている。
【００３４】
図３（図３においては、簡単のため、ゲート絶縁膜ＧＯ、層間絶縁膜ＩＬＤ、コンタクトプラグＣＰ及び配線ＷＬは図示していない）に示すように、ドレイン領域ＤＲＡは、平面視において（第１面ＦＳに垂直な方向からみて）、絶縁分離構造ＩＳＯに取り囲まれている。逆導電型領域ＲＣＲは、平面視において、絶縁分離構造ＩＳＯを取り囲むように配置されている。
【００３５】
ドリフト領域ＤＲＩは、平面視において、ドレイン領域ＤＲＡ、絶縁分離構造ＩＳＯ及び逆導電型領域ＲＣＲを取り囲むように配置されている。ボディ領域ＢＲは、平面視において、ドリフト領域ＤＲＩを取り囲むように配置されている。ソース領域ＳＲ及びボディコンタクト領域ＢＣＲは、平面視において、ボディ領域ＢＲ内でドレイン領域ＤＲＡ、絶縁分離構造ＩＳＯ及び逆導電型領域ＲＣＲを取り囲むように配置されている。
【００３６】
ゲート電極ＧＥは、平面視において、絶縁分離構造ＩＳＯ、逆導電型領域ＲＣＲ及びボディ領域ＢＲと重なるように配置されている。ゲート電極ＧＥは、平面視において、ソース領域ＳＲ及びボディコンタクト領域ＢＣＲの内側に配置されている。
【００３７】
図４（図４においては、簡単のため、ゲート絶縁膜ＧＯ、層間絶縁膜ＩＬＤ、コンタクトプラグＣＰ及び配線ＷＬは図示していない）に示すように、逆導電型領域ＲＣＲは、絶縁分離構造ＩＳＯを取り囲むように配置されていなくてもよい。逆導電型領域ＲＣＲは、平面視において、チャネル幅方向（図４中において矢印により示されている）に沿って配置されていればよい。すなわち、逆導電型領域ＲＣＲは、平面視において、チャネル幅方向に直交する方向に沿って設けられていなくてもよい。
【００３８】
図５（図５においては、簡単のため、ゲート絶縁膜ＧＯ、層間絶縁膜ＩＬＤ、コンタクトプラグＣＰ及び配線ＷＬは図示していない）に示すように、逆導電型領域ＲＣＲは、平面視において、ボディ領域ＢＲに達するように、チャネルの延在方向に沿って延在していてもよい。これにより、逆導電型領域ＲＣＲは、ソース領域ＳＲ及びボディコンタクト領域ＢＣＲと同電位となっている。
【００３９】
以下に、第１実施形態に係る半導体装置の製造方法について説明する。
図６に示すように、第１実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
【００４０】
フロントエンド工程Ｓ１は、第１注入工程Ｓ１１と、第２注入工程Ｓ１２と、絶縁分離構造形成工程Ｓ１３と、ゲート絶縁膜形成工程Ｓ１４と、ゲート電極形成工程Ｓ１５と、第３注入工程Ｓ１６と、サイドウォールスペーサ形成工程Ｓ１７と、第４注入工程Ｓ１８とを有している。
【００４１】
バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３とを有している。
【００４２】
図７に示すように、第１注入工程Ｓ１１においては、ボディ領域ＢＲ及びドリフト領域ＤＲＩが形成される。より具体的には、第１注入工程Ｓ１１においては、第２導電型を有する半導体基板ＳＵＢの第１面側から、ドリフト領域ＤＲＩとなる位置及び第２部分ＢＲ２となる位置にイオン注入を行うことにより、ドリフト領域ＤＲＩ及び第２部分ＢＲ２が形成される。なお、イオン注入によりドリフト領域ＤＲＩ及び第２部分ＢＲ２とならなかった部分は、第１部分ＢＲ１となる。
【００４３】
図８に示すように、第２注入工程Ｓ１２においては、逆導電型領域ＲＣＲの形成が行われる。逆導電型領域ＲＣＲの形成は、例えばフォトレジストをマスクとしたイオン注入を行うことにより行われる。
【００４４】
図９に示すように、絶縁分離構造形成工程Ｓ１３においては、絶縁分離構造ＩＳＯが形成される。絶縁分離構造形成工程Ｓ１３は、例えば溝形成工程Ｓ１３１と、絶縁体充填工程Ｓ１３２とを有している。溝形成工程Ｓ１３１においては、半導体基板ＳＵＢの第１面ＦＳに溝ＴＲが形成される。溝ＴＲの形成は、例えばＲＩＥ（Reactive  Ion  Etching）等の異方性エッチングにより行われる。
【００４５】
絶縁体充填工程Ｓ１３２は、溝形成工程Ｓ１３１の後に行われる。絶縁体充填工程Ｓ１３２においては、絶縁体ＩＳの溝ＴＲ内への充填が行われる。絶縁体ＩＳの溝ＴＲ内への充填は、例えばＣＶＤ（Chemical  Vapor  Deposition）により行われる。絶縁体ＩＳの溝ＴＲへの充填に際し、溝ＴＲからはみ出した絶縁体ＩＳは、ＣＭＰ（Chemical  Mechanical  Polishing）等により除去される。
【００４６】
図１０に示すように、ゲート絶縁膜形成工程Ｓ１４においては、ゲート絶縁膜ＧＯが形成される。ゲート絶縁膜ＧＯは、例えば半導体基板ＳＵＢの第１面ＦＳを熱酸化することにより行われる。
【００４７】
図１１に示すように、ゲート電極形成工程Ｓ１５においては、ゲート電極ＧＥの形成が行われる。ゲート電極形成工程Ｓ１５は、例えば、成膜工程Ｓ１５１と、パターンニング工程Ｓ１５２とを有している。成膜工程Ｓ１５１においては、多結晶のＳｉ等のゲート電極ＧＥを構成する材料がゲート絶縁膜ＧＯ上に成膜される。この成膜は、例えばＣＶＤにより行われる。
【００４８】
パターンニング工程Ｓ１５２は、成膜工程Ｓ１５１の後に行われる。パターンニング工程Ｓ１５２においては、ゲート絶縁膜ＧＯ上に成膜されたゲート電極ＧＥを構成する材料に対するパターンニングが行われる。このパターンニングは、例えばフォトリソグラフィにより行われる。
【００４９】
図１２に示すように、第３注入工程Ｓ１６においては、第１部分ＳＲ１の形成が行われる。第１部分ＳＲ１の形成は、イオン注入により行われる。このイオン注入は、ゲート電極ＧＥ及び絶縁分離構造ＩＳＯをマスクとして行われる。
【００５０】
図１３に示すように、サイドウォールスペーサ形成工程Ｓ１７においては、サイドウォールスペーサＳＷＳの形成が行われる。サイドウォールスペーサ形成工程Ｓ１７は、例えば成膜工程Ｓ１７１と、エッチング工程Ｓ１７２を有している。成膜工程Ｓ１７１においては、サイドウォールスペーサＳＷＳを構成する材料が、ゲート絶縁膜ＧＯ上に成膜される。
【００５１】
エッチング工程Ｓ１７２は、成膜工程Ｓ１７１の後に行われる。エッチング工程Ｓ１７２においては、ゲート絶縁膜ＧＯ上に成膜されたサイドウォールスペーサＳＷＳに対するエッチングが行われる。これにより、サイドウォールスペーサＳＷＳがゲート電極ＧＥの両端に形成される。
【００５２】
図１４に示すように、第４注入工程Ｓ１８においては、ソース領域ＳＲ、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲの形成が行われる。ソース領域ＳＲ、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲの形成は、イオン注入により行われる。このイオン注入は、ゲート電極ＧＥ、サイドウォールスペーサＳＷＳ、フォトレジスト及び絶縁分離構造ＩＳＯをマスクとして行われる。以上により、第１実施形態に係る半導体装置の製造方法が完了する。
【００５３】
上記においては、逆導電型領域ＲＣＲは、ボディ領域ＢＲ及びドリフト領域ＤＲＩが形成された後に形成されているが、逆導電型領域ＲＣＲは、ボディ領域ＢＲ及びドリフト領域ＤＲＩの形成に先立って行われてもよい。上記においては、逆導電型領域ＲＣＲは、絶縁分離構造ＩＳＯが形成される前に形成されているが、逆導電型領域ＲＣＲは、絶縁分離構造ＩＳＯが形成された後に行われてもよい。
【００５４】
図１５に示すように、層間絶縁膜形成工程Ｓ２１においては、層間絶縁膜ＩＬＤの形成が行われる。層間絶縁膜形成工程Ｓ２１においては、まず、層間絶縁膜ＩＬＤの成膜が行われる。層間絶縁膜ＩＬＤの成膜は、例えばＣＶＤにより行われる。次に、層間絶縁膜形成工程Ｓ２１においては、コンタクトホールＣＨの形成が行われる。コンタクトホールＣＨの形成は、例えばＲＩＥ等の異方性エッチングにより行われる。
【００５５】
図１６に示すように、コンタクトプラグ形成工程Ｓ２２においては、コンタクトプラグＣＰの形成が行われる。コンタクトプラグＣＰは、例えばＣＶＤでコンタクトプラグＣＰを構成する材料をコンタクトホールＣＨ内に充填することにより行われる。
【００５６】
配線形成工程Ｓ２３においては、配線ＷＬの形成が行われる。配線形成工程Ｓ２３においては、まず層間絶縁膜ＩＬＤ上に、配線ＷＬを構成する材料が成膜される。次に、配線形成工程Ｓ２３においては、層間絶縁膜ＩＬＤ上に成膜された配線ＷＬを構成する材料に対するパターンニングが行われる。このパターンニングは、例えばフォトリソグラフィにより行われる。以上により、図２に示される第１実施形態に係る半導体装置の構造が形成される。
【００５７】
以下に、第１実施形態に係る半導体装置の効果について説明する。
上記のとおり、逆導電型領域ＲＣＲとドリフト領域ＤＲＩとの導電型は逆となっているため、逆導電型領域ＲＣＲとドリフト領域ＤＲＩとのｐｎ接合により、空乏層が形成される。この空乏層により、ゲート絶縁膜ＧＯの直下に位置する半導体基板ＳＵＢ中での電界が緩和される。そのため、第１導電型がｐ型（第２導電型がｎ型）である場合、発生したホットキャリアがゲート絶縁膜ＧＯに向かって加速されにくくなる。
【００５８】
また、第１導電型がｐ型（第２導電型がｎ型）である場合は、発生したホットキャリアは、逆導電型領域ＲＣＲ内に存在するキャリアによりクーロン散乱される。そのため、発生したホットキャリアがゲート絶縁膜ＧＯに到達しがたくなる。このように、第１実施形態に係る半導体装置によると、ホットキャリア注入によるゲート絶縁膜ＧＯの劣化を抑制し、半導体装置の信頼性を向上させることができる。
【００５９】
第１実施形態に係る半導体装置においては、ドレイン領域ＤＲＡとソース領域ＳＲとの間に流れる電流は、絶縁分離構造ＩＳＯの直下を通過して、ソース領域ＳＲに向かう。しかしながら、第１実施形態に係る半導体装置においては、第１の深さＤ１が、第２の深さＤ２よりも深くなっている。そのため、逆導電型領域ＲＣＲが、この電流の妨げとなりにくい。したがって、第１実施形態に係る半導体装置によると、半導体装置の信頼性を向上させつつ、電流量の低下を抑制することができる。
【００６０】
図１７に示すように、第２の深さＤ２が大きくなるにつれ、ゲート電流が減少する（すなわち、ホットキャリア注入が減少する）。しかしながら、第２の深さＤ２が第１の深さＤ１の０．７倍に達すると、第２の深さＤ２が大きくなっても、ゲート電流のさらなる減少（すなわち、ホットキャリア注入のさらなる減少）は生じにくい。また、第２の深さＤ２が第１の深さＤ１の０．７倍を超えると、逆導電型領域ＲＣＲとドリフト領域ＤＲＩとのｐｎ接合により形成される空乏層が第２面ＳＳ側に深く延びることにより、オン抵抗が上昇してしまうおそれがある。第１実施形態に係る半導体装置において、第２の深さＤ２が第１の深さＤ１の０．３倍以上０．７倍以下である場合、オン抵抗を抑制しながら、半導体装置の信頼性をさらに向上させることができる。
【００６１】
逆導電型領域ＲＣＲの不純物濃度がドリフト領域ＤＲＩの不純物濃度よりも大きくなるほど、空乏層がドリフト領域ＤＲＩに向かってより大きく延びる。また、逆導電型領域ＲＣＲの不純物濃度がドリフト領域ＤＲＩの不純物濃度よりも大きくなるほど、逆導電型領域ＲＣＲにおけるクーロン散乱がさらに起こりやすくなる。そのため、第１実施形態に係る半導体装置において、逆導電型領域ＲＣＲの不純物濃度が、ドリフト領域ＤＲＩの不純物濃度の１０倍以上である場合、半導体装置の信頼性を更に向上させることができる。
【００６２】
上記のとおり、逆導電型領域ＲＣＲ内のキャリアは、ホットキャリアとの間でクーロン散乱を起こす。これにより、逆導電型領域ＲＣＲ内のキャリアが散失し、クーロン散乱によるホットキャリア注入の抑止効果が弱まるおそれがある。第１実施形態に係る半導体装置において、逆導電型領域ＲＣＲがソース領域ＳＲ及びボディコンタクト領域ＢＣＲに電気的に接続されている場合、逆導電型領域ＲＣＲがソース領域ＳＲ及びボディコンタクト領域ＢＣＲと同電位にあるため、散失したキャリアが逆導電型領域中に補充される。そのため、この場合には、クーロン散乱によるホットキャリア注入の抑止効果が維持され、半導体装置の信頼性を更に向上させることができる。
【００６３】
（第２実施形態）
以下に、第２実施形態に係る半導体装置の構成について説明する。なお、以下においては、第１実施形態に係る半導体装置と異なる点について主に説明し、重複する説明は繰り返さない。
【００６４】
図１８に示すように、第２実施形態に係る半導体装置は、半導体基板ＳＵＢと、絶縁分離構造ＩＳＯと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰと、配線ＷＬとを有している。
【００６５】
半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、逆導電型領域ＲＣＲとを有している。半導体基板ＳＵＢは、ボディコンタクト領域ＢＣＲをさらに有していてもよい。半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。これらの点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と共通している。
【００６６】
第２実施形態に係る半導体装置においては、ゲート電極ＧＥは、第１部分ＧＥ１と、第２部分ＧＥ２とを有している。第２実施形態に係る半導体装置においては、絶縁分離構造ＩＳＯは、ＳＴＩである。これらの点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と異なっている。
【００６７】
第１部分ＧＥ１は、ソース領域ＳＲとドリフト領域ＤＲＩとにより挟み込まれているボディ領域ＢＲの部分と、ゲート絶縁膜ＧＯにより絶縁されながら対向するように配置されている。第２部分ＧＥ２は、絶縁分離構造ＩＳＯ上に配置されている。第１部分ＧＥ１と第２部分ＧＥ２とは、離間して配置されている。すなわち、第１部分ＧＥ１と絶縁分離構造ＩＳＯのソース領域ＳＲ側の端との間には、間隔が設けられている。第１部分ＧＥ１と第２部分ＧＥ２との間には、逆導電型領域ＲＣＲが位置している。
【００６８】
第２実施形態に係る半導体装置においては、絶縁分離構造ＩＳＯは、ＳＴＩである。このことを別の観点からいえば、絶縁分離構造ＩＳＯは、溝ＴＲと、絶縁体ＩＳとを有している。溝ＴＲは、第１面ＦＳに形成されている。溝ＴＲは、第２面ＳＳに向かって延びている。溝ＴＲの側壁は、テーパ角θを有している。テーパ角θは、溝ＴＲの側壁と底面とがなす角度である。テーパ角θは、７５°以上９０°以下であることが好ましい。絶縁体ＩＳは、溝ＴＲに充填されている。
【００６９】
以下に、第２実施形態に係る半導体装置の製造方法について説明する。なお、以下においては、第１実施形態に係る半導体装置の製造方法と異なる点について主に説明し、重複する説明は繰り返さない。
【００７０】
図１９に示すように、第２実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。第２実施形態に係る半導体製造方法においては、フロントエンド工程Ｓ１は、第１注入工程Ｓ１１と、第２注入工程Ｓ１２と、絶縁分離構造形成工程Ｓ１３と、ゲート絶縁膜形成工程Ｓ１４と、ゲート電極形成工程Ｓ１５と、第３注入工程Ｓ１６と、サイドウォールスペーサ形成工程Ｓ１７と、第４注入工程Ｓ１８とを有している。
【００７１】
第２実施形態に係る半導体装置の製造方法においては、バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３とを有している。これらの点において、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様である。
【００７２】
第２実施形態に係る半導体装置の製造方法においては、図２０に示すように、ゲート電極形成工程Ｓ１５において、ゲート電極ＧＥが第１部分ＧＥ１及び第２部分ＧＥ２を有するように形成される。第２実施形態に係る半導体装置の製造方法においては、第２注入工程Ｓ１２が、絶縁分離構造形成工程Ｓ１３、ゲート絶縁膜形成工程Ｓ１４及びゲート電極形成工程Ｓ１５の後に行われる。これらの点において、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と異なっている。
【００７３】
図２１に示すように、第２注入工程Ｓ１２においては、逆導電型領域ＲＣＲの形成が行われる。逆導電型領域ＲＣＲの形成は、イオン注入により行われる。このイオン注入は、第１部分ＧＥ１、絶縁分離構造ＩＳＯ及びフォトレジストをマスクとして行われる。すなわち、逆導電型領域ＲＣＲの形成は、セルフアラインで行われる。
【００７４】
なお、第２実施形態に係る半導体装置の製造方法においては、第２注入工程Ｓ１２は、サイドウォールスペーサ形成工程Ｓ１７の後に行ってもよく、サイドウォールスペーサ形成工程Ｓ１７の前に行ってもよい。
【００７５】
また、第２実施形態に係る半導体装置の製造方法においては、第２注入工程Ｓ１２は、第３注入工程Ｓ１６と同時に行ってもよく、別に行ってもよい。さらに、第２実施形態に係る半導体装置の製造方法においては、第２注入工程Ｓ１２は、第４注入工程Ｓ１８と同時に行ってもよく、第４注入工程Ｓ１８より前に行ってもよく、第４注入工程Ｓ１８より後に行ってもよい。第２注入工程Ｓ１２は、第３注入工程Ｓ１６及び第４注入工程Ｓ１８の双方と同時に行ってもよい。
【００７６】
以下に、第２実施形態に係る半導体装置の効果について、比較例と対比することにより説明する。
【００７７】
図２２に示すように、比較例に係る半導体装置は、半導体基板ＳＵＢと、絶縁分離構造ＩＳＯと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰと、配線ＷＬとを有している。半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、逆導電型領域ＲＣＲと、ボディコンタクト領域ＢＣＲとを有している。半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。比較例に係る半導体装置においては、絶縁分離構造ＩＳＯは、ＬＯＣＯＳである。比較例に係る半導体装置においては、ゲート電極ＧＥは、第１部分ＧＥ１と、第２部分ＧＥ２とを有している。すなわち、比較例に係る半導体装置は、絶縁分離構造ＩＳＯがＬＯＣＯＳである点を除いて、第２実施形態に係る半導体装置と同様の構造を有している。
【００７８】
ＬＯＣＯＳは、端部にバーズビーク（Bird’s  Beak）が不可避的に形成される。バーズビークにおけるＬＯＣＯＳの形状は、ばらつきが大きいことが知られている。このことを別の観点からいえば、比較例に係る半導体装置においては、端部における絶縁分離構造ＩＳＯの厚みが、中央部における絶縁分離構造ＩＳＯの厚みと比較して薄く、また端部における絶縁分離構造の厚みのばらつきが大きい。
【００７９】
そのため、比較例に係る半導体装置において、逆導電型領域ＲＣＲを、第１部分ＧＥ１及び絶縁分離構造ＩＳＯをマスクとしてイオン注入により形成する場合、絶縁分離構造ＩＳＯの端部における厚みが小さいこと及びそのばらつきが大きいことに起因して、注入されるイオンが半導体基板ＳＵＢに達したり、達しなかったりする。その結果、逆導電型領域ＲＣＲの形状に、ばらつきが生じる。逆導電型領域ＲＣＲの形状にばらつきが存在すると、半導体装置の信頼性にばらつきが生じることになる。
【００８０】
他方、第２実施形態に係る半導体装置においては、絶縁分離構造ＩＳＯが、ＳＴＩにより形成されている。絶縁分離構造ＩＳＯがＳＴＩにより形成されている場合、端部における厚みが小さくなりにくく、端部における厚さのばらつきも小さい。そのため、第２実施形態に係る半導体装置によると、逆導電型領域ＲＣＲをセルフアラインで精度よく形成することにより、半導体装置の信頼性のばらつきを抑制することができる。
【００８１】
第２実施形態に係る半導体装置において、テーパ角θが７５°以上９０°以下である場合、逆導電型領域ＲＣＲの形状のばらつきをさらに抑制し、半導体装置の信頼性のばらつきをさらに抑制することができる。
【００８２】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８３】
ＡＬＣ  アナログ回路、ＢＣＲ  ボディコンタクト領域、ＢＲ  ボディ領域、ＢＲ１  第１部分、ＢＲ２  第２部分、ＣＨ  コンタクトホール、ＣＰ  コンタクトプラグ、Ｄ１  第１の深さ、Ｄ２  第２の深さ、ＤＲＡ  ドレイン領域、ＤＲＣ  ドライバ回路、ＤＲＩ  ドリフト領域、ＦＳ  第１面、ＧＥ  ゲート電極、ＧＥ１  第１部分、ＧＥ２  第２部分、ＧＯ  ゲート絶縁膜、ＩＬＤ  層間絶縁膜、ＩＯＣ  入出力回路、ＩＳ  絶縁体、ＩＳＯ  絶縁分離構造、ＬＧＣ  ロジック回路、ＰＤＣ  プリドライバ回路、ＰＷＣ  電源回路、ＲＣＲ  逆導電型領域、Ｓ１  フロントエンド工程、Ｓ２  バックエンド工程、Ｓ１１  第１注入工程、Ｓ１２  第２注入工程、Ｓ１３  絶縁分離構造形成工程、Ｓ１３１  溝形成工程、Ｓ１３２  絶縁体充填工程、Ｓ１４  ゲート絶縁膜形成工程、Ｓ１５  ゲート電極形成工程、Ｓ１５１  成膜工程、Ｓ１５２  パターンニング工程、Ｓ１６  第３注入工程、Ｓ１７  サイドウォールスペーサ形成工程、Ｓ１７１  成膜工程、Ｓ１７２  エッチング工程、Ｓ１８  第４注入工程、Ｓ２１  層間絶縁膜形成工程、Ｓ２２  コンタクトプラグ形成工程、Ｓ２３  配線形成工程、ＳＲ  ソース領域、ＳＲ１  第１部分、ＳＲ２  第２部分、ＳＳ  第２面、ＳＵＢ  半導体基板、ＳＷＳ  サイドウォールスペーサ、ＴＲ  溝、ＷＬ  配線、θ  テーパ角。
【図１】
2018085373.tif 000003
【図２】
2018085373.tif 000004
【図３】
2018085373.tif 000005
【図４】
2018085373.tif 000006
【図５】
2018085373.tif 000007
【図６】
2018085373.tif 000008
【図７】
2018085373.tif 000009
【図８】
2018085373.tif 000010
【図９】
2018085373.tif 000011
【図１０】
2018085373.tif 000012
【図１１】
2018085373.tif 000013
【図１２】
2018085373.tif 000014
【図１３】
2018085373.tif 000015
【図１４】
2018085373.tif 000016
【図１５】
2018085373.tif 000017
【図１６】
2018085373.tif 000018
【図１７】
2018085373.tif 000019
【図１８】
2018085373.tif 000020
【図１９】
2018085373.tif 000021
【図２０】
2018085373.tif 000022
【図２１】
2018085373.tif 000023
【図２２】
2018085373.tif 000024