(57)【要約】【課題】半導体装置に応力が加わった場合であっても、絶縁膜にクラックが生じないように絶縁膜を保護する。【解決手段】半導体装置の製造方法であって、半導体基板の上方に絶縁膜を形成する工程と、半導体基板を露出させる１以上の開口を絶縁膜に形成する工程と、開口内および絶縁膜の上方に堆積されたタングステン部を形成する工程と、絶縁膜の上方の少なくとも一部の領域にタングステン部を残す条件で、タングステン部の厚みを薄くする工程と、タングステン部の上方に上部電極を形成する工程とを備える、半導体装置の製造方法を提供する。【選択図】図３
2018152514.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
半導体基板の上方に絶縁膜を形成する工程と、
前記半導体基板を露出させる１以上の開口を前記絶縁膜に形成する工程と、
前記開口内および前記絶縁膜の上方に堆積されたタングステン部を形成する工程と、
前記絶縁膜の上方の少なくとも一部の領域に前記タングステン部を残す条件で、前記タングステン部の厚みを薄くする工程と、
前記タングステン部の上方に上部電極を形成する工程と
を備える、半導体装置の製造方法。
【請求項２】
前記タングステン部の厚みを薄くする工程は、前記タングステン部の上面をエッチングする工程、または化学的機械研磨によって前記タングステン部の上面を平坦化する工程を含む
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記開口は、それぞれ前記半導体基板を露出させる第１の開口および第２の開口を含み、
前記タングステン部の厚みを薄くする工程においては、前記第１の開口と前記第２の開口との間の前記絶縁膜全体の上方に前記タングステン部が残る
請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板上に設けられ、前記半導体基板を露出させる１以上の開口を有する絶縁膜と、
前記開口内に充填されるとともに、前記絶縁膜の上方の少なくとも一部の領域に設けられるタングステン部と、
前記タングステン部の上方に設けられる上部電極と、
を備える半導体装置。
【請求項５】
前記開口は、それぞれ前記半導体基板を露出させる第１の開口および第２の開口を含み、
前記第１の開口と前記第２の開口との間の前記絶縁膜全体の上方に前記タングステン部が設けられている
請求項４に記載の半導体装置。
【請求項６】
前記開口の底部および側部に設けられ、１種類以上の膜が積層されたバリアメタル部をさらに備える
請求項４または５に記載の半導体装置。
【請求項７】
前記絶縁膜の上面にも前記バリアメタル部が設けられ、
前記タングステン部は、前記バリアメタル部の上面に接触して設けられ、
前記上部電極は、前記タングステン部の上面に接触して設けられる
請求項６に記載の半導体装置。
【請求項８】
前記絶縁膜の上方の領域における前記タングステン部の厚みは、前記バリアメタル部の厚みより厚い、
請求項６または７に記載の半導体装置。
【請求項９】
前記上部電極は、配線がワイヤボンディングされるワイヤボンディング領域を有し、
前記タングステン部は、少なくとも前記ワイヤボンディング領域の下方に設けられる
請求項４から８の何れか１項に記載の半導体装置。
【請求項１０】
前記半導体基板には、パワー素子部および制御回路部が設けられており、
前記パワー素子部においては、前記絶縁膜の上方の少なくとも一部の領域に前記タングステン部が設けられ、
前記制御回路部においては、前記絶縁膜の上方に前記タングステン部が設けられていない
請求項４から９の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【０００２】
従来、タングステンプラグを有する半導体装置の製造方法が知られている（例えば、特許文献１から３参照）。製造方法の一例において、開口を有する絶縁膜が半導体基板上に形成される。次いで、開口内を埋め込みつつ、絶縁膜の上方を覆うようにタングステン膜が堆積される。そして、埋め込み部分以外のタングステン膜は、エッチバックにより完全に除去される。これにより、開口にタングステンが埋め込まれた構造であるタングステンプラグが形成される。タングステンプラグおよび絶縁膜の上方には、上部電極が形成される。
［特許文献］
［特許文献１］  特開２００５−３０２７５２号公報
［特許文献２］  特開平６−２９４０９号公報
［特許文献３］  特開平５−１６０１３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
上部電極に対して配線をワイヤボンディングする場合等に上方から半導体装置に応力が加わる場合がある。半導体装置に応力が加わった場合であっても、絶縁膜にクラックが生じないように絶縁膜を保護することが望ましい。しかし、絶縁膜を保護するために上部電極を厚くすると、製造工程中に半導体ウエハの反りが大きくなる場合がある。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、半導体装置の製造方法を提供する。半導体装置の製造方法は、半導体基板の上方に絶縁膜を形成する工程を備えてよい。製造方法は、半導体基板を露出させる１以上の開口を絶縁膜に形成する工程を備えてよい。製造方法は、開口内および絶縁膜の上方に堆積されたタングステン部を形成する工程を備えてよい。製造方法は、絶縁膜の上方の少なくとも一部の領域にタングステン部を残す条件で、タングステン部の厚みを薄くする工程を備えてよい。製造方法は、タングステン部の上方に上部電極を形成する工程を備えてよい。
【０００５】
タングステン部の厚みを薄くする工程は、タングステン部の上面をエッチングする工程、または化学的機械研磨によってタングステン部の上面を平坦化する工程を含んでよい。
【０００６】
開口は、それぞれ半導体基板を露出させる第１の開口および第２の開口を含んでよい。タングステン部の厚みを薄くする工程においては、第１の開口と第２の開口との間の絶縁膜全体の上方にタングステン部が残ってよい。
【０００７】
本発明の第２の態様においては、半導体装置を提供する。半導体装置は、半導体基板と、絶縁膜と、タングステン部と、上部電極とを備えてよい。絶縁膜は、半導体基板上に設けられてよい。絶縁膜は、半導体基板を露出させる１以上の開口を有してよい。タングステン部は、開口内に充填されるとともに、絶縁膜の上方の少なくとも一部の領域に設けられてよい。上部電極は、タングステン部の上方に設けられてよい。
【０００８】
開口は、それぞれ半導体基板を露出させる第１の開口および第２の開口を含んでよい。第１の開口と第２の開口との間の絶縁膜全体の上方にタングステン部が設けられてよい。
【０００９】
半導体装置は、バリアメタル部をさらに備えてよい。バリアメタル部は、開口の底部および側部に設けられてよい。バリアメタル部は、１種類以上の膜が積層されてよい。
【００１０】
絶縁膜の上面にもバリアメタル部が設けられてよい。タングステン部は、バリアメタル部の上面に接触して設けられてよい。上部電極は、タングステン部の上面に接触して設けられてよい。
【００１１】
絶縁膜の上方の領域におけるタングステン部の厚みは、バリアメタル部の厚みより厚くてよい。
【００１２】
上部電極は、配線がワイヤボンディングされるワイヤボンディング領域を有してよい。タングステン部は、少なくともワイヤボンディング領域の下方に設けられてよい。
【００１３】
半導体基板には、パワー素子部および制御回路部が設けられてよい。パワー素子部においては、絶縁膜の上方の少なくとも一部の領域にタングステン部が設けられてよい。制御回路部においては、絶縁膜の上方にタングステン部が設けられていなくてよい。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】半導体装置３００を示す概要図である。
【図２】第１実施形態における半導体装置３００の断面図である。
【図３】半導体装置３００の製造手順を示すフロー図である。
【図４Ａ】工程Ｓ１０における断面図である。
【図４Ｂ】工程Ｓ２０における断面図である。
【図４Ｃ】工程Ｓ２５における断面図である。
【図４Ｄ】工程Ｓ３０における断面図である。
【図４Ｅ】工程Ｓ３５における断面図である。
【図４Ｆ】工程Ｓ４０における断面図である。
【図４Ｇ】工程Ｓ５０における断面図である。
【図４Ｈ】工程Ｓ６０における断面図である。
【図４Ｉ】工程Ｓ７０における断面図である。
【図４Ｊ】工程Ｓ８０における断面図である。
【図４Ｋ】工程Ｓ９０における断面図である。
【図５】第２実施形態における半導体装置３００の断面図である。
【図６】第３実施形態における半導体装置３００の断面図である。
【図７】第４実施形態における半導体装置３００の断面図である。
【図８】第５実施形態における半導体装置３００の断面図である。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、半導体装置３００を示す概要図である。半導体装置３００は、パワー素子部１００を有する。本例の半導体装置３００は、パワー素子部１００と制御回路部２００とを有する。本例の半導体装置３００は、１つの半導体基板にパワー素子部１００および制御回路部２００が集積された、いわゆるインテリジェント・パワー・スイッチ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｓｗｉｔｃｈ）である。半導体基板に設けられるパワー素子部１００および制御回路部２００は、それぞれ半導体基板中に形成される構造と、半導体基板上に形成された構造とを有してよい。パワー素子部１００および制御回路部２００を１つの半導体基板に設けることにより、パワー素子部１００および制御回路部２００を各々別チップに設ける場合と比較して、半導体装置３００を小型化することができる。
【００１８】
本例のパワー素子部１００は、ドレイン（Ｄ）からソース（Ｓ）へ大電流を流す機能を有する。制御回路部２００は、パワー素子部１００の動作を制御する機能を有する。本例の制御回路部２００は、パワー素子部１００へ制御信号を送ることにより、パワー素子部１００のゲート（Ｇ）のオン・オフを制御する機能を有する。例えば、制御回路部２００は、論理回路、レベルシフト回路およびドライバ回路を有する。また、制御回路部２００は、パワー素子部１００の異常を検知する機能を有してよい。例えば、制御回路部２００は、過熱検出機能、過電流検出機能、過電圧検出機能、短絡検出機能および保護回路機能を有する。これにより、パワー素子部１００の動作信頼性を向上させることができる。
【００１９】
図２は、第１実施形態における半導体装置３００の断面図である。図２においては、パワー素子部１００および制御回路部２００の断面の一部を示す。上述のように、パワー素子部１００および制御回路部２００が共通の半導体基板１０に設けられる。
【００２０】
本例のパワー素子部１００は、トレンチゲート型の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。本例のパワー素子部１００は、半導体基板１０、上部電極５４、ドレイン電極６２、チタン（以下、Ｔｉ）膜７２、窒化チタン（以下、ＴｉＮ）膜７４、タングステン部７７、絶縁膜８０、および、パッシベーション膜９０を有する。半導体基板１０内には、ゲート電極４２およびゲート絶縁膜４４が設けられる。
【００２１】
また、本例において、パッシベーション膜９０の開口９５には、半田５３およびワイヤ５２が設けられる。ワイヤ５２は、各種の配線であってよい。開口９５において露出する上部電極５４の領域がワイヤボンディング領域であってよい。ワイヤボンディング領域にワイヤ５２がワイヤボンディングされてよい。本例のパワー素子部１００は、トレンチゲート型の縦型ＭＯＳＦＥＴとしたが、プレーナーゲート型の縦型ＭＯＳＦＥＴとしてもよい。また、後述するとおり、パワー素子部１００は、ＭＯＳＦＥＴには限定されない。パワー素子部１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）であってもよい。
【００２２】
本例の半導体基板１０は、シリコン（以下、Ｓｉ）基板である。他の例において、半導体基板１０は、炭化ケイ素（ＳｉＣ）等の化合物半導体基板であってもよい。本例では、半導体基板１０における一の主面をおもて面１２と称し、当該一の主面と反対側の他の主面を裏面１４と称する。なお、本例においては、裏面１４からおもて面１２に向かう方向を便宜的に「上」と称し、これと反対の方向を便宜的にまたは「下」と称する。
【００２３】
本例の半導体基板１０は、裏面１４側にドレイン領域３４を有する。ドレイン領域３４は裏面１４から上方向に予め定められた厚みを有する。本例のドレイン領域３４は、ｎ＋型の領域である。本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
【００２４】
本例の半導体基板１０は、ドレイン領域３４上にドリフト領域３２を有する。ドリフト領域３２は、ドレイン領域３４との境界から上方向に予め定められた厚みを有する。本例のドリフト領域３２は、ドレイン領域３４との境界からベース領域２２まで設けられる。本例のドレイン領域３４は、ｎ−型の領域である。
【００２５】
本例の半導体基板１０は、ドリフト領域３２上にベース領域２２を有する。ベース領域２２は、おもて面１２から下方向に予め定められた厚みを有する。本例のベース領域２２は、おもて面１２からドリフト領域３２との境界までに設けられる。本例のベース領域２２は、ｐ型の領域である。
【００２６】
本例の半導体基板１０は、トレンチ部４５を有する。トレンチ部４５は、半導体基板１０に設けられたトレンチと、ゲート絶縁膜４４と、トレンチに埋め込まれたゲート電極４２とを有する。本例のトレンチは、おもて面１２からベース領域２２を経てドリフト領域３２にまで達する。本例のゲート絶縁膜４４は、トレンチの底部および側部に直接接する。ゲート絶縁膜４４は、二酸化シリコン（以下、ＳｉＯ２）を有してよい。本例のゲート電極４２は、ゲート絶縁膜４４に直接接する。ゲート電極４２は、ポリシリコンを有してよい。
【００２７】
本例の半導体基板１０は、ソース領域２６を有する。ソース領域２６は、少なくとも一部がおもて面１２に露出する。ソース領域２６は、ＭＯＳＦＥＴを流れる電子電流に対して低抵抗な導通経路を提供してよい。本例のソース領域２６は、ｎ＋型の領域である。ソース領域２６は、トレンチ部４５を囲むように設けられてよい。図２において、一対のソース領域２６は、トレンチ部４５の側部に直接接して、トレンチ部４５を挟むように設けられる。なお、紙面垂直方向においてトレンチ部４５がストライプ状に設けられる場合においては、ソース領域２６はトレンチ部４５の周りを環状に囲んでもよい。
【００２８】
本例の半導体基板１０は、コンタクト領域２４を有する。コンタクト領域２４は、少なくとも一部がおもて面１２に露出する。コンタクト領域２４は、真正半導体およびｎ型不純物領域に比べて、金属に対して低い接触抵抗を提供してよい。本例のコンタクト領域２４は、ｐ＋型の領域である。本例のコンタクト領域２４は、一対のソース領域２６の間に設けられる。
【００２９】
絶縁膜８０は、半導体基板１０のトレンチ部４５上に設けられてよい。絶縁膜８０は、層間絶縁膜であってよい。本例の絶縁膜８０は、コンタクト領域２４およびソース領域２６を露出させる１以上の開口８２を有する。本例の絶縁膜８０は、ＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）である。絶縁膜８０は、ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）またはＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）であってもよい。
【００３０】
絶縁膜８０の開口８２内には、１種類以上の膜が積層されたバリアメタル部が設けられてよい。本例において、バリアメタル部は、Ｔｉ膜７２と、ＴｉＮ膜７４との積層膜を有する。Ｔｉ膜７２およびＴｉＮ膜７４は、絶縁膜８０の開口８２内において共形に設けられてよい。
【００３１】
バリアメタル部のＴｉ膜７２は、上部電極５４中のＡｌと半導体基板１０中のＳｉとが反応することを防止する機能を有してよい。また、Ｔｉ膜７２は、バリアメタル部がＴｉＮ膜７４の単一膜の場合に比べて、コンタクト領域２４およびソース領域２６との接触抵抗を低減する機能を有してよい。
【００３２】
バリアメタル部のＴｉＮ膜７４は、例えば、上部電極５４などの金属配線に電流を流すことにより、上部電極５４中の金属原子（本例では、Ａｌ、ＳｉまたはＣｕ）が下方に移動するエレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ。以下、ＥＭ）を防止する機能を有する。また、バリアメタル部は、水素中でのアニール工程等において、Ｔｉ膜７２およびＴｉＮ膜７４が水素を吸蔵して、水素がＢＰＳＧ等の絶縁膜８０中に移動することを防止してもよい。
【００３３】
本例のＴｉ膜７２は、開口８２の底部８４（つまり、おもて面１２）と、開口８２の側部（つまり、絶縁膜８０の側面８６）とに直接接して設けられる。さらに、本例のＴｉ膜７２は、絶縁膜８０の上面８８に直接接して設けられる。加えて、本例のＴｉＮ膜７４は、底部８４に設けられたＴｉ膜７２上に直接接する。本例のＴｉＮ膜７４は、絶縁膜８０の側面８６とは反対側のＴｉ膜７２の表面に直接接する。さらに、本例のＴｉＮ膜７４は、絶縁膜８０に設けられたＴｉ膜７２上に直接接する。
【００３４】
本例のタングステン部７７は、開口８２内のみならず、絶縁膜８０の上方の少なくとも一部の領域に広がっている。すなわち、タングステン部７７は、開口８２内に充填されるとともに、絶縁膜８０の上方にも設けられている。具体的には、タングステン部７７は、タングステンプラグ部７６およびタングステン膜７８を含む。タングステンプラグ部７６は、開口８２内に設けられる。タングステン膜７８は、絶縁膜８０の上方に設けられる。タングステン膜７８は、タングステンプラグ部７６上にまで延びており、タングステンプラグ部７６と一体的に連結される。絶縁膜８０の上方に設けられるタングステン膜７８は、ワイヤボンディング時等に上方から加わる応力から絶縁膜８０を保護する。
【００３５】
タングステンプラグ部７６は、開口８２内でＴｉＮ膜７４に直接接してよい。つまり、本例では、絶縁膜８０の開口８２は、Ｔｉ膜７２、ＴｉＮ膜７４およびタングステンプラグ部７６により埋め込まれている。
【００３６】
絶縁膜８０の開口８２は、コンタクト領域２４を上面視した形状に対応して設けられてよい。コンタクト領域２４が上面視においてストライプ形状である場合には、開口８２も上面視においてストライプ形状であってよい。また、コンタクト領域２４が上面視においてドット形状である場合には、開口８２も上面視においてドット形状であってよい。勿論、バリアメタル部およびタングステンプラグ部７６も、開口８２の形状に対応して設けられてよい。複数の開口８２は、予め定められた間隔で配置されてよい。複数の開口８２は、隣接する第１の開口８２−１と第２の開口８２−２とを含む。第１の開口８２−１および第２の開口８２−２は、それぞれ半導体基板１０を露出させる。
【００３７】
タングステン膜７８は、第１の開口８２−１と第２の開口８２−２との間の絶縁膜８０全体の上方に設けられている。本例では、絶縁膜８０の上面８８上には、バリアメタル部として、Ｔｉ膜７２およびＴｉＮ膜７４が設けられている。したがって、タングステン膜７８は、バリアメタル部の上面に接触して設けられる。本例では、タングステン膜７８は、ＴｉＮ膜７４の上面に接触して設けられる。絶縁膜８０の上方の領域におけるタングステン部７７の厚みは、バリアメタル部の厚みより厚くてよい。具体的には、タングステン膜７８の厚みは、Ｔｉ膜７２およびＴｉＮ膜７４の合計の厚みより厚くてよい。厚みは、半導体基板１０のおもて面１２に垂直な方向に沿う厚みであってよい。
【００３８】
タングステン部７７の電気抵抗は、ＡｌまたはＣｕを主成分とする上部電極５４の電気抵抗に比べて高いので、電気抵抗を低くする観点から上部電極５４の厚みを厚くしすぎないことが望ましい。一方、絶縁膜８０を保護するためには、タングステン部７７の厚みを薄くしすぎないことが望ましい。一例において、タングステン膜７８は、絶縁膜８０の上面８８から上方に１０ｎｍ以上、１μｍ以下の厚みを有してよく、好ましくは、０．１μｍ以上０．５μｍ以下の厚みを有してよく、より好ましくは０．２μｍ以上０．３μｍ以下の厚みを有してよい。
【００３９】
タングステン部７７は、パワー素子部１００の全体の領域において、絶縁膜８０の上方にタングステン膜７８が設けられるように構成してもよい。但し、開口９５において露出する上部電極５４のワイヤボンディング領域の下方に対応する領域においてのみ、タングステン部７７を構成するタングステン膜７８が設けられてよい。上面視において少なくも開口９５と重なる絶縁膜８０の上方にはタングステン膜７８が設けられていてもよい。上面視とは、おもて面１２の上方からおもて面１２と垂直方向にパワー素子部１００を見た場合を意味する。上面視において開口９５と重ならない絶縁膜８０の上方にはタングステン膜７８を設けなくてもよい。但し、タングステンプラグ部７６は、パワー素子部１００の全体の領域において設けられてよい。
【００４０】
上部電極５４は、タングステン部７７の上方に設けられる。本例では、上部電極５４は、タングステン部７７の上面に直接接触して設けられる。但し、上部電極５４とタングステン部７７の上面との間に、別の導電性材料の膜が介在してもよい。上部電極５４は、アルミニウム（Ａｌ）−Ｓｉ等のＡｌを主成分とする合金、または銅（Ｃｕ）を主成分とする合金であってよい。本例の上部電極５４は、Ａｌ−Ｓｉ−Ｃｕの合金である。
【００４１】
本例では、タングステン部７７が開口８２内のみならず絶縁膜８０の上方にも設けられる。絶縁膜８０および上部電極５４より高い硬度を有するタングステン部７７で絶縁膜８０が覆われている。タングステン部７７は、上部電極５４に対してワイヤ５２をワイヤボンディングするときに局所的に加わる応力が絶縁膜８０に与える影響を軽減する。したがって、絶縁膜８０におけるクラックの発生を防止することができる。これにより、半導体装置３００の動作信頼性を向上させることができる。
【００４２】
タングステン部７７によって絶縁膜８０が保護可能であるので、上部電極５４を厚くしなくても、絶縁膜８０を保護できる。したがって、上部電極５４を厚くすることに伴う製造工程中の半導体ウエハの反りを軽減することができる。また、上部電極５４の材料を少なくすることができる。
【００４３】
特に、酸素を含む絶縁膜８０の上面８８にＴｉ膜７２が設けられる本例の場合、絶縁膜８０が含有する酸素とＴｉ膜７２とが反応して酸化チタン（以下、ＴｉＯ２）膜に変化し得る。これにより、ＴｉＯ２膜と絶縁膜８０との密着性が低下し得る。したがって、絶縁膜８０の上面においては、応力が加わると上部電極５４が絶縁膜８０から剥離しやすい。しかしながら、本例によれば、タングステン膜７８が絶縁膜８０の上方にまで延びており、局所的に加わる応力が絶縁膜８０に与える影響を軽減することができる。したがって、上部電極５４が絶縁膜８０から剥離することを防止することができる。これにより、絶縁膜８０上にタングステン膜７８を設けない場合と比較して、半導体装置３００の動作信頼性を向上させることができる。
【００４４】
本例では、タングステン膜７８を絶縁膜８０の上面８８と上部電極５４との間にも設ける。これにより、半導体装置３００の動作時の温度サイクルに伴う絶縁膜８０の変形を防止することができる。
【００４５】
パッシベーション膜９０は、上部電極５４上に設けられる。パッシベーション膜９０は、半田５３と上部電極５４とを電気的に導通させるための開口９５を有する。ワイヤ５２は、上述したように、ワイヤボンディングによって上部電極５４に接合されてもよく、半田５３を介して上部電極５４に電気的に接続してもよい。ワイヤ５２は、金（Ａｕ）ワイヤまたはＣｕワイヤであってよい。また、ワイヤ５２は、Ａｌワイヤ、Ａｌを含む合金ワイヤ、または、Ｃｕを含む合金ワイヤであってもよい。
【００４６】
図２において、円を付して示すＧはゲート部４０であり、図１のＧに対応する。同様に、円を付して示すＳおよびＤは各々ソース部５０およびドレイン部６０である。ソース部５０およびドレイン部６０は、図１のＳおよびＤに各々対応する。
【００４７】
本例の制御回路部２００は、プレーナーゲート型の横型ＭＯＳＦＥＴである。本例の制御回路部２００は、半導体基板１０、ゲート絶縁膜４４、ゲート電極４２、配線層５６、ドレイン電極６２、Ｔｉ膜７２、ＴｉＮ膜７４、タングステンプラグ部７６、タングステン膜７８、絶縁膜８０、絶縁膜８１およびパッシベーション膜９０を有する。制御回路部２００およびパワー素子部１００は、半導体基板１０のおもて面１２に設けられた分離領域３０により互いに電気的に分離される。制御回路部２００において、パワー素子部１００と同じ構成については説明を省略する。
【００４８】
本例の制御回路部２００は、少なくともＮＭＯＳ領域２０２およびＰＭＯＳ領域２０４を有する。ＮＭＯＳ領域２０２およびＰＭＯＳ領域２０４は、制御回路部２００の一部である。本例のＮＭＯＳ領域２０２およびＰＭＯＳ領域２０４は、両者の間に位置する分離領域３０により互いに電気的に分離される。
【００４９】
ＮＭＯＳ領域２０２における半導体基板１０は、ｎ＋型ウェル領域２７と、ｐ型ウェル領域２８とを有する。ｎ＋型ウェル領域２７と、ｐ型ウェル領域２８とは、各々おもて面１２に露出する。ｐ型ウェル領域２８には、２つのｎ＋型ウェル領域２７が互いに離間して設けられる。２つのｎ＋型ウェル領域２７のうち、一方はソース領域として機能し、他方はドレイン領域として機能する。２つのｎ＋型ウェル領域２７の間であって、ゲート電極４２−２の下のｐ型ウェル領域２８は、チャネル形成領域として機能する。
【００５０】
ＰＭＯＳ領域２０４における半導体基板１０は、ｐ＋型ウェル領域２９を有する。ｐ＋型ウェル領域２９は、おもて面１２に露出する。ｎ−型のドリフト領域３２には、２つのｐ＋型ウェル領域２９が互いに離間して設けられる。２つのｐ＋型ウェル領域２９のうち、一方はソース領域として機能し、他方はドレイン領域として機能する。２つのｐ＋型ウェル領域２９の間であって、ゲート電極４２−３下のｎ−型のドリフト領域３２は、チャネル形成領域として機能する。
【００５１】
制御回路部２００は、外部からの入力信号（ＩＮ）を受信することにより駆動してよい。ゲート電極４２−２および４２−３とおもて面１２との間には、ゲート絶縁膜４４−２および４４−３が各々設けられる。絶縁膜８０は、ゲート電極４２−２および４２−３上に直接接して設けられる。絶縁膜８０は、分離領域３０上にも設けられる。絶縁膜８０は、ソースおよびドレイン領域にバリアメタル部（Ｔｉ膜７２およびＴｉＮ膜７４）ならびにタングステンプラグ部７６が接続するための開口８２を有する。制御回路部２００においても、パワー素子部１００におけるバリアメタル部と同じ有利な効果を得ることができる。
【００５２】
本例において、制御回路部２００のタングステン部７７（タングステン膜７８）の形状は、パワー素子部１００と異なる。制御回路部２００のタングステン膜７８は、ソースおよびドレイン間の短絡を防ぐべく、ソースおよびドレイン間において電気的に分離されている。本例のタングステン膜７８は、ゲート電極４２−２および４２−３上において分離されている。
【００５３】
但し、本例においても、タングステン部７７として、タングステンプラグ部７６のみならず、絶縁膜８０上の少なくとも一部の領域に設けられたタングステン膜７８を有してよい。絶縁膜８０の上面８８のうち、ソースおよびドレイン間の短絡を防ぐべく中央部は、タングステン膜７８が設けられておらず、上面８８の両端部にタングステン膜７８を有してよい。絶縁膜８０および上部電極５４より高い硬度を有するタングステン膜７８が絶縁膜８０の一部領域の上方に設けられることによって、上方から加わる応力から絶縁膜８０を保護することができる。
【００５４】
制御回路部２００は、半導体基板１０のおもて面１２と平行な方向に電流が流れる。つまり、制御回路部２００においては、縦方向（上下方向）ではなく、横方向（上下方向に垂直な方向）に主電流が流れる。本例では、横方向に流れる主電流を横電流と称する。本例において、配線層５６の材料は、上部電極５４と同じである。
【００５５】
タングステン部７７および絶縁膜８０上には、さらに絶縁膜８１が設けられる。絶縁膜８１は複数の開口８３を有する。複数の開口８３には、上部電極５４と同じ材料を有する配線層５６がそれぞれ埋め込んで設けられる。配線層５６−１および５６−３は、ｎ＋型ウェル領域２７−１およびｐ＋型ウェル領域２９−１にそれぞれ接続する。また、配線層５６−２および５６−４は、ｎ＋型ウェル領域２７−２およびｐ＋型ウェル領域２９−２にそれぞれ接続する。配線層５６および絶縁膜８１上にはパッシベーション膜９０が設けられる。
【００５６】
図３は、半導体装置３００の製造手順を示すフロー図である。本例においては、Ｓ１０からＳ９０の順に各工程が行われる。本例の半導体装置３００の製造方法は、ウェル領域等ｎ不純物注入領域、ゲート電極４２およびゲート絶縁膜４４等を形成する工程（Ｓ１０）、絶縁膜８０を形成する工程（Ｓ２０）、絶縁膜８０に開口８２を形成する工程（Ｓ２５）、バリアメタル部を形成する工程（Ｓ３０）、タングステン部７７を形成する工程（Ｓ３５）、絶縁膜８０上にタングステン膜７８を残す条件で、タングステン部７７の厚みを薄くする工程（Ｓ４０）、絶縁膜８１を形成し、絶縁膜８１に開口８３を形成する工程（Ｓ５０）、上部電極５４および配線層５６を形成する工程（Ｓ６０）、パッシベーション膜９０を形成する工程（Ｓ７０）、イオン注入によりドレイン領域３４を形成する工程（Ｓ８０）、ならびに、ドレイン電極６２を形成する工程（Ｓ９０）を有する。
【００５７】
図４Ａは、工程Ｓ１０における断面図である。工程Ｓ１０においては、酸化により分離領域３０を形成する。次いで、半導体基板１０にｐ型不純物をイオン注入する。次いで、半導体基板１０にｎ型およびｐ型不純物を選択的にイオン注入して、その後、熱アニールする。これにより、ｐ型のベース領域２２、ｐ型ウェル領域２８、ｎ＋型のソース領域２６、ｐ＋型のコンタクト領域２４、ｎ＋型ウェル領域２７およびｐ＋型ウェル領域２９を形成する。次いで、ゲート絶縁膜４４およびゲート電極４２を形成する。
【００５８】
図４Ｂは、工程Ｓ２０における断面図である。工程Ｓ２０においては、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）により、半導体基板１０上に絶縁膜８０を形成する。本例の絶縁膜８０は、ＢＰＳＧである。
【００５９】
図４Ｃは、工程Ｓ２５における断面図である。工程Ｓ２５においては、絶縁膜８０をエッチングすることにより、半導体基板１０を露出させる１以上の開口８２を絶縁膜８０に形成する。開口８２は、半導体基板１０のソース領域２６、コンタクト領域２４、ｎ＋型ウェル領域２７およびｐ＋型ウェル領域２９を絶縁膜８０から露出させる。エッチングには、既知のフォトリソグラフィー工程およびエッチング工程を用いてよい。
【００６０】
図４Ｄは、工程Ｓ３０における断面図である。工程Ｓ３０においては、スパッタリングにより、開口８２の底部８４、ならびに、絶縁膜８０の側面８６および上面８８に、バリアメタル部を形成する。本例においては、Ｔｉ膜７２およびＴｉＮ膜７４を順次スパッタリングする。本例において、バリアメタル部は、パワー素子部１００および制御回路部２００の上面全体に形成される。
【００６１】
図４Ｅは、工程Ｓ３５における断面図である。工程Ｓ３５においては、開口８２内および絶縁膜８０の上方に堆積されたタングステン部７７を形成する。スパッタリングにより、パワー素子部１００および制御回路部２００のバリアメタル部の上面全体にタングステン部７７を形成する。但し、スパッタリング以外の方法によって、タングステン部７７を形成してもよい。一例において、六フッ化タングステン（以下、ＷＦ６）と水素の還元反応による気相成長により、タングステン部７７を形成してよい。
【００６２】
絶縁膜８０の開口８２には、バリアメタル部を介してタングステンを埋め込む。絶縁膜８０に複数の開口８２が設けられている場合には、開口８２の上方と開口８２以外の領域の上方とで、タングステン部７７の厚みが異なる場合がある。開口８２の上方におけるタングステン部７７の厚みは、開口８２以外の領域の上方におけるタングステン部７７の厚みより薄く形成されてよい。図４Ｅでは、タングステン膜７８の厚みの場所による違いを誇張して示している。
【００６３】
図４Ｆは、工程Ｓ４０における断面図である。工程Ｓ４０においては、絶縁膜８０の上方の少なくとも一部の領域にタングステン部７７を残す条件で、タングステン部７７の厚みを薄くする。積層されたタングステン部７７をエッチバックするときに、プロセス条件を設定することによって、絶縁膜８０の上方にタングステン部７７を残す。
【００６４】
本例では、絶縁膜８０上には、バリアメタル部が形成されているので、バリアメタル部上にタングステン膜７８を残す条件で、タングステン膜７８の厚みを薄くする。タングステン部の厚みを薄くする工程は、化学的機械研磨（以下、ＣＭＰ）によってタングステン部の上面を平坦化する工程を含んでよい。ＣＭＰによれば、タングステン部７７の上面が平坦化されるので、後工程において導電膜を積層する工程を実行しやすくなる。但し、タングステン部の厚みを薄くする工程は、ＣＭＰによらず、タングステン部７７の上面をエッチングする工程を含んでよい。
【００６５】
本例によれば、タングステン部７７の厚みを薄くする工程においては、隣接する第１の開口８２−１と第２の開口８２−２との間の絶縁膜８０全体の上方にタングステン部７７が残る。換言すれば、本例によれば、絶縁膜８０の上方におけるタングステン部７７を除去しない。本例においては絶縁膜８０上にバリアメタル部が設けられている。したがって、絶縁膜８０の上面８８上におけるバリアメタル部に位置するタングステン膜７８が除去されずに残る。これにより、開口８２内のタングステンプラグ部７６と絶縁膜８０の上方のタングステン膜７８とが一体的に連結されたタングステン部７７が形成される。
【００６６】
図４Ｇは、工程Ｓ５０における断面図である。工程Ｓ５０においては、制御回路部２００のみに、開口８３を有する絶縁膜８１を形成する。例えば、まず、ＣＶＤにより、パワー素子部１００および制御回路部２００の上面全体に絶縁膜８１を形成する。その後、パワー素子部１００の上面全体の絶縁膜８１と、制御回路部２００のタングステン部７７上の絶縁膜８１とをエッチングにより除去する。
【００６７】
図４Ｈは、工程Ｓ６０における断面図である。工程Ｓ６０においては、パワー素子部１００のタングステン部７７上と、制御回路部２００の開口８３内および絶縁膜８１上とに上部電極５４および配線層５６を形成する。上部電極５４および配線層５６は、一体的に形成されてよい。本例の上部電極５４および配線層５６は、スパッタリング形成されたＡｌ−Ｓｉ−Ｃｕ膜である。次いで、制御回路部２００の絶縁膜８１上の配線層５６をパターニングする。パターニングによって隣接する配線層５６間が電気的に分離される。これにより、パワー素子部１００の上部電極５４と、制御回路部２００の開口８３内および絶縁膜８１上の配線層５６とを形成する。
【００６８】
図４Ｉは、工程Ｓ７０における断面図である。工程Ｓ７０においては、パッシベーション膜９０を形成する。パッシベーション膜９０は、塗布形成したポリイミド膜またはＣＶＤにより形成した窒化シリコン膜であってよい。その後、パッシベーション膜９０を選択的にエッチングして、開口９５を設ける。
【００６９】
図４Ｊは、工程Ｓ８０における断面図である。工程Ｓ８０においては、裏面１４からｎ型不純物をイオン注入する。なお、制御回路部２００にドレイン領域３４を形成してもよいので、裏面１４全体にｎ型不純物をイオン注入する。その後、熱アニールすることにより、ｎ＋型のドレイン領域３４を形成する。
【００７０】
図４Ｋは、工程Ｓ９０における断面図である。工程Ｓ９０においては、スパッタリングにより、ドレイン電極６２を形成する。ドレイン電極６２は、裏面１４に直接接するＴｉ膜と、当該Ｔｉ膜に直接接するＡｌ膜とを有してよい。さらに、本例では、製造方法は、上部電極５４にワイヤ５２をワイヤボンディングする工程および／または上部電極５４にワイヤ５２を半田付けする工程を更に備えてよい。
【００７１】
以上のように、本例によれば、絶縁膜８０の上方に設けられたタングステン部７７、特にタングステン膜７８が、ワイヤボンディング時や半田付け時の応力から絶縁膜８０を保護するので、ワイヤ５２および半田５３をパワー素子部１００の直上に設けることができる。それゆえ、半導体基板１０のチップサイズを小さくすることができる。
【００７２】
図５は、第２実施形態における半導体装置３００の断面図である。本例のパワー素子部１１０および制御回路部２００においては、絶縁膜８０の上面８８には、バリアメタル部が設けられていない。したがって、タングステン膜７８が絶縁膜８０の上面８８に直接接する。バリアメタル部は、第１実施形態の場合と同様に、Ｔｉ膜７２と、ＴｉＮ膜７４との積層膜を有する。Ｔｉ膜７２およびＴｉＮ膜７４は、開口８２の底部８４（つまり、おもて面１２）と、開口８２の側部（つまり、絶縁膜８０の側面８６）とに設けられていてよい。他の点は、第１実施形態と同様である。
【００７３】
本例によれば、酸素を含む絶縁膜８０の上面８８には、Ｔｉ膜７２を設けないので、絶縁膜８０上にＴｉＯ２層が形成されない。それゆえ、絶縁膜８０上の構造が剥離することを防止することができる。これにより、絶縁膜８０上にＴｉ膜７２を設ける場合と比較して、半導体装置３００の動作信頼性を向上させることができる。
【００７４】
本例と異なり、Ｔｉ膜７２およびＴｉＮ膜７４は、開口８２の底部８４（つまり、おもて面１２）のみに設けられてもよく、Ｔｉ膜７２およびＴｉＮ膜７４は、開口８２の側部（つまり、絶縁膜８０の側面８６）にのみ設けられていてもよい。また、Ｔｉ膜７２およびＴｉＮ膜７４が省略されてもよい。
【００７５】
図６は、第３実施形態における半導体装置３００の断面図である。本例では、制御回路部２００においては、絶縁膜８０の上方にタングステン部７７が設けられていない。具体的には、制御回路部２００は、開口８２内に設けられるタングステンプラグ部７６のみを有し、絶縁膜８０上に設けられるタングステン膜７８を有しない。したがって、絶縁膜８０の上面８８の全領域は、絶縁膜８１と接してよい。
【００７６】
一方、パワー素子部１００においては、図２に示される第１実施形態および図５に示される第２実施形態と同様に、絶縁膜８０の上方の少なくとも一部の領域にタングステン部７７が設けられる。本例では、絶縁膜８０の上面８８上には、バリアメタル部として、Ｔｉ膜７２およびＴｉＮ膜７４が設けられている。したがって、タングステン膜７８は、バリアメタル部の上面に接触して設けられる。但し、図５の第３実施形態と同様に、絶縁膜８０の上面８８上には、バリアメタル部が存在していなくてよい。この場合には、タングステン膜７８は、絶縁膜８０の上面８８に直接接する。他の点は、第１実施形態または第２実施形態と同様である。
【００７７】
図７は、第４実施形態における半導体装置３００の断面図である。本例のパワー素子部１３０は、タングステン部７７の上面に凹凸が設けられている。タングステン部７７の上面は、波状に形成されてよい。絶縁膜８０の上面８８から上方向へのタングステン膜７８の厚みが位置によって異なる。絶縁膜８０の上面８８から上へのタングステン膜７８の厚みは、開口８２以外の領域の上方における厚みより、開口８２の上方における厚みが薄くなっている。
【００７８】
上面に凹凸が設けられたタングステン部７７上には、上部電極５４が設けられている。したがって、上部電極５４とタングステン部７７の界面に凹凸が形成されており、上部電極５４とタングステン部７７とが接触する表面積を増加させることができる。したがって、タングステン部７７と上部電極５４との間の密着性を向上することができる。
【００７９】
本例の半導体装置３００の製造方法の一例を説明する。第１実施形態において、図４Ｅで示したとおり、タングステン部７７を形成したときに、開口８２の上方と開口８２以外の領域の上方とで、タングステン部７７の厚みが異なる。したがって、タングステン部７７をエッチバックするときに、ＣＭＰによって平坦化せずにエッチングすることによって、タングステン部７７の上面に波状の凹凸を残すことができる。但し、製造方法は、この場合に限れない。
【００８０】
図８は、第５実施形態における半導体装置３００の断面図である。本例のパワー素子部１４０は、縦型ＭＯＳＦＥＴではなく、縦型ＩＧＢＴである。また、制御回路部２１０は、プレーナーゲート型の横型ＭＯＳＦＥＴである。また、第１実施形態におけるベース領域２２、コンタクト領域２４およびソース領域２６は、各々ベース領域１３２、コンタクト領域１３４およびエミッタ領域１３６となる。本例のパワー素子部１４０の半導体基板１０は、裏面１４側にコレクタ層３８を有する。コレクタ層３８は裏面１４から上方向に予め定められた厚みを有する。本例のコレクタ層３８は、ｐ＋型の領域である。さらに、本例のパワー素子部１４０の半導体基板１０は、コレクタ層３８上にフィールドストップ（以下、ＦＳ）層３６を有する。ＦＳ層３６はコレクタ層３８の上端から上方向に予め定められた厚みを有する。本例のＦＳ層３６は、ｎ＋型の領域である。また、本例のパワー素子部１４０は、裏面１４下にコレクタ電極９２を有する。コレクタ電極９２には、コレクタ部６５が接続する。図８において円を付して示すＣがコレクタ部６５である。係る点が第１実施形態と異なる。他の点は、第１から第４実施形態と同じである。
【００８１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００８２】
１０・・・半導体基板、１２・・・おもて面、１４・・・裏面、２２・・・ベース領域、２４・・・コンタクト領域、２６・・・ソース領域、２７・・・ｎ＋型ウェル領域、２８・・・ｐ型ウェル領域、２９・・・ｐ＋型ウェル領域、３０・・・分離領域、３２・・・ドリフト領域、３４・・・ドレイン領域、３６・・・ＦＳ層、３８・・・コレクタ層、４０・・・ゲート部、４２・・・ゲート電極、４４・・・ゲート絶縁膜、４５・・・トレンチ部、５０・・・ソース部、５２・・・ワイヤ、５３・・・半田、５４・・・上部電極、５６・・・配線層、６０・・・ドレイン部、６２・・・ドレイン電極、６５・・・コレクタ部、７２・・・Ｔｉ膜、７４・・・ＴｉＮ膜、７６・・・タングステンプラグ部、７７・・・タングステン部、７８・・・タングステン膜、８０・・・絶縁膜、８１・・・絶縁膜、８２・・・開口、８３・・・開口、８４・・・底部、８６・・・側面、８８・・・上面、９０・・・パッシベーション膜、９２・・・コレクタ電極、９５・・・開口、１００・・・パワー素子部、１１０・・・パワー素子部、１３０・・・パワー素子部、１３２・・・ベース領域、１３４・・・コンタクト領域、１３６・・・エミッタ領域、１４０・・・パワー素子部、２００・・・制御回路部、２０２・・・ＮＭＯＳ領域、２０４・・・ＰＭＯＳ領域、２１０・・・制御回路部、３００・・・半導体装置
【図１】
2018152514.tif 000003
【図２】
2018152514.tif 000004
【図３】
2018152514.tif 000005
【図４Ａ】
2018152514.tif 000006
【図４Ｂ】
2018152514.tif 000007
【図４Ｃ】
2018152514.tif 000008
【図４Ｄ】
2018152514.tif 000009
【図４Ｅ】
2018152514.tif 000010
【図４Ｆ】
2018152514.tif 000011
【図４Ｇ】
2018152514.tif 000012
【図４Ｈ】
2018152514.tif 000013
【図４Ｉ】
2018152514.tif 000014
【図４Ｊ】
2018152514.tif 000015
【図４Ｋ】
2018152514.tif 000016
【図５】
2018152514.tif 000017
【図６】
2018152514.tif 000018
【図７】
2018152514.tif 000019
【図８】
2018152514.tif 000020