(57)【要約】【課題】スプリットゲート型のＭＯＮＯＳメモリにおいて、メモリゲート電極のゲート長のばらつきに起因する不良率の増大を防ぎ、半導体装置の信頼性を向上させる。【解決手段】シリコン膜に対し、異方性が強く、酸化シリコンに対する選択比が低い第１ドライエッチングを行った後、異方性が弱く、酸化シリコンに対する選択比が高い第２ドライエッチングを行うことで、当該シリコン膜からなる制御ゲート電極ＣＧを形成した後、制御ゲート電極ＣＧの側面にサイドウォール状のメモリゲート電極ＭＧを形成する。ここで、第１ドライエッチングでは、エッチング時間設定テーブルに従い、製造するメモリの所望の特性および当該シリコン膜の膜厚に応じてエッチング時間の長さを決定することで、第１ドライエッチングおよび第２ドライエッチングのそれぞれのエッチング量を制御し、これによりメモリゲート電極ＭＧのゲート長Ｌ１を制御する。【選択図】図６
2018110141.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１半導体基板を用意する工程、
（ｂ）前記第１半導体基板の主面上に第１絶縁膜を介して第１膜厚を有する第１導電膜を形成する工程、
（ｃ）第１ドライエッチングを行うことで、前記第１導電膜の一部の上面を前記第１導電膜の途中深さまで後退させる工程、
（ｄ）前記（ｃ）工程の後、前記第１ドライエッチングとは異なる条件で第２ドライエッチングを行うことで前記第１導電膜の前記一部を除去し、これにより前記第１絶縁膜を露出させることで、前記第１導電膜からなる第１制御ゲート電極を形成する工程、
（ｅ）前記第１制御ゲート電極を覆うように、前記第１半導体基板上に、内部に電荷保持部を含む第２絶縁膜を形成する工程、
（ｆ）前記第１制御ゲート電極および前記第２絶縁膜を覆うように第２導電膜を形成する工程、
（ｇ）前記第２導電膜に対し第３ドライエッチングを行うことで、前記第１半導体基板の前記主面の一部を前記第２導電膜から露出させ、これにより前記第２導電膜からなる第１メモリゲート電極を前記第１制御ゲート電極の隣りにサイドウォール状に形成する工程、
（ｈ）前記第１半導体基板の前記主面に第１ソース・ドレイン領域を形成する工程、
を有し、
前記第１制御ゲート電極、前記第１メモリゲート電極および前記第１ソース・ドレイン領域は、第１メモリセルを構成し、
前記（ｃ）工程では、前記第１ドライエッチングを行う時間の長さを、エッチング時間設定テーブルに従い、前記第１膜厚と、前記第１メモリセルの所望の特性とに応じて設定する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は酸化シリコン膜からなり、前記第１ドライエッチングの酸化シリコンに対する選択比は、前記第２ドライエッチングの酸化シリコンに対する選択比よりも低い、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１制御ゲート電極は、第１部分と、前記第１部分の下の第２部分とからなり、
前記第１部分の側面は、前記第１半導体基板の前記主面に対し垂直な方向に沿っており、
前記第２部分の側面は、前記第１半導体基板の前記主面に対してテーパーを有しており、前記第１制御ゲート電極のゲート長方向における前記第２部分の幅は、前記第１半導体基板の前記主面に近付く程大きくなっている、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１制御ゲート電極は、第１部分と、前記第１部分の下の第２部分とからなり、
前記第１部分の側面は、前記第１半導体基板の前記主面に対し垂直な方向に沿っており、
前記第２部分の側面は、前記第１半導体基板の前記主面に対して逆テーパーを有しており、前記第１制御ゲート電極のゲート長方向における前記第２部分の幅は、前記第１半導体基板の前記主面に近付く程小さくなっている、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
（ａ１）第２半導体基板を用意する工程、
（ｂ１）前記第２半導体基板の主面上に第３絶縁膜を介して第２膜厚を有する第３導電膜を形成する工程、
（ｃ１）第４ドライエッチングを行うことで、前記第３導電膜の一部の上面を前記第３導電膜の途中深さまで後退させる工程、
（ｄ１）前記（ｃ１）工程の後、前記第４ドライエッチングとは異なる条件で第５ドライエッチングを行うことで前記第３導電膜の前記一部を除去し、これにより前記第３絶縁膜を露出させることで、前記第３導電膜からなる第２制御ゲート電極を形成する工程、
（ｅ１）前記第２制御ゲート電極を覆うように、前記第２半導体基板上に、内部に電荷保持部を含む第４絶縁膜を形成する工程、
（ｆ１）前記第２制御ゲート電極および前記第４絶縁膜を覆うように第４導電膜を形成する工程、
（ｇ１）前記第４導電膜に対し第６ドライエッチングを行うことで、前記第２半導体基板の前記主面の一部を前記第４導電膜から露出させ、これにより前記第４導電膜からなる第２メモリゲート電極を前記第２制御ゲート電極の隣りにサイドウォール状に形成する工程、
（ｈ１）前記第２半導体基板の前記主面に第２ソース・ドレイン領域を形成する工程、
を有し、
前記第２制御ゲート電極、前記第２メモリゲート電極および前記第２ソース・ドレイン領域は、第２メモリセルを構成し、
前記（ｃ１）工程では、前記第４ドライエッチングを行う時間の長さを、前記エッチング時間設定テーブルに従い、前記第２膜厚と、前記第２メモリセルの所望の特性とに応じて設定し、
前記（ｆ）工程および前記（ｆ１）工程では、成膜装置内に前記第１半導体基板および前記第２半導体基板を設置した状態で前記第２導電膜および前記第４導電膜を形成する、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１ドライエッチングを前記第４ドライエッチングよりも長時間行う、半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法において、
前記（ｄ１）工程では、前記第５ドライエッチングを前記第２ドライエッチングよりも長時間行う、半導体装置の製造方法。
【請求項８】
請求項５記載の半導体装置の製造方法において、
前記第１制御ゲート電極は、第１部分と、前記第１部分の下の第２部分とからなり、
前記第２部分の側面は、前記第１半導体基板の前記主面に対してテーパーを有しており、前記第１制御ゲート電極のゲート長方向における前記第２部分の幅は、前記第１半導体基板の前記主面に近付く程大きくなっており、
前記第２制御ゲート電極は、第３部分と、前記第３部分の下の第４部分とからなり、
前記第４部分の側面は、前記第２半導体基板の前記主面に対して逆テーパーを有しており、前記第２制御ゲート電極のゲート長方向における前記第４部分の幅は、前記第２半導体基板の前記主面に近付く程小さくなっている、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程では、第１領域および第２領域を備えた前記第１半導体基板を用意し、
前記（ｂ）工程では、前記第１領域および前記第２領域に前記第１絶縁膜および前記第１導電膜を形成し、
前記（ｃ）工程では、前記第１領域の前記第１導電膜の前記一部の前記上面を後退させ、
前記（ｄ）工程では、前記第１領域に前記第１制御ゲート電極を形成し、
（ｃ１）第４ドライエッチングを行うことで、前記第２領域の前記第１導電膜の前記一部の前記上面を前記第１導電膜の途中深さまで後退させる工程をさらに有し、
（ｄ１）前記（ｃ１）工程の後、第５ドライエッチングを行うことで前記第２領域の前記第１導電膜の前記一部を除去し、これにより前記第１絶縁膜を露出させることで、前記第１導電膜からなる第２制御ゲート電極を形成する工程、
前記（ｅ）工程では、前記第１制御ゲート電極および前記第２制御ゲート電極を覆うように、前記第２絶縁膜を形成し、
前記（ｆ）工程では、前記第１制御ゲート電極、前記第２制御ゲート電極および前記第２絶縁膜を覆うように前記第２導電膜を形成し、
前記（ｇ）工程では、前記第３ドライエッチングを行うことで、前記第１メモリゲート電極を形成し、前記第３ドライエッチングを行うことで、前記第２導電膜からなる第２メモリゲート電極を前記第２制御ゲート電極の隣りにサイドウォール状に形成し、
前記（ｈ）工程では、前記第１領域に前記第１ソース・ドレイン領域を形成し、
（ｈ１）前記第２領域の前記第１半導体基板の前記主面に第２ソース・ドレイン領域を形成する工程をさらに有し、
前記第２制御ゲート電極、前記第２メモリゲート電極および前記第２ソース・ドレイン領域は、第２メモリセルを構成し、
前記（ｃ１）工程では、前記第４ドライエッチングを行う時間の長さを、前記エッチング時間設定テーブルに従い、前記第１膜厚と、前記第２メモリセルの所望の特性とに応じて設定し、
前記第１メモリゲート電極の第１ゲート長は、前記第２メモリゲート電極の第２ゲート長よりも小さい、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記第１メモリセルおよび前記第２メモリセルは、半導体チップに混載されている、半導体装置の製造方法。
【請求項１１】
第１領域および第２領域を有する半導体基板と、
前記第１領域の前記半導体基板上に第１絶縁膜を介して形成された第１制御ゲート電極と、
前記第１制御ゲート電極の一方の側面の隣りに形成されたサイドウォール状の第１メモリゲート電極と、
前記第１制御ゲート電極および前記第１メモリゲート電極の間から前記第１メモリゲート電極および前記半導体基板の主面の間に亘って形成された、内部に電荷保持部を含む第２絶縁膜と、
前記第１領域の前記半導体基板の前記主面に形成された第１ソース・ドレイン領域と、
前記第２領域の前記半導体基板上に第３絶縁膜を介して形成された第２制御ゲート電極と、
前記第２制御ゲート電極の一方の側面の隣りに形成されたサイドウォール状の第２メモリゲート電極と、
前記第２制御ゲート電極および前記第２メモリゲート電極の間から前記第２メモリゲート電極および前記半導体基板の前記主面の間に亘って形成された、内部に電荷保持部を含む第４絶縁膜と、
前記第２領域の前記半導体基板の前記主面に形成された第２ソース・ドレイン領域と、
を有し、
前記第１制御ゲート電極、前記第１メモリゲート電極および前記第１ソース・ドレイン領域は、第１メモリセルを構成し、
前記第２制御ゲート電極、前記第２メモリゲート電極および前記第２ソース・ドレイン領域は、第２メモリセルを構成し、
前記第１メモリゲート電極の第１ゲート長は、前記第２メモリゲート電極の第２ゲート長よりも小さい、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１制御ゲート電極は、第１部分と、前記第１部分の下の第２部分とからなり、
前記第２部分の側面は、前記半導体基板の前記主面に対してテーパーを有しており、前記第１制御ゲート電極のゲート長方向における前記第２部分の幅は、前記半導体基板の前記主面に近付く程大きくなっており、
前記第２制御ゲート電極は、第３部分と、前記第３部分の下の第４部分とからなり、
前記第４部分の側面は、前記半導体基板の前記主面に対して逆テーパーを有しており、前記第２制御ゲート電極のゲート長方向における前記第４部分の幅は、前記半導体基板の前記主面に近付く程小さくなっている、半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記第１制御ゲート電極は、第１部分と、前記第１部分の下の第２部分とからなり、
前記第２部分の側面は、前記半導体基板の前記主面に対してテーパーを有しており、前記第１制御ゲート電極のゲート長方向における前記第２部分の幅は、前記半導体基板の前記主面に近付く程大きくなっており、
前記第２制御ゲート電極は、第３部分と、前記第３部分の下の第４部分とからなり、
前記第４部分の側面は、前記半導体基板の前記主面に対してテーパーを有しており、前記第２制御ゲート電極のゲート長方向における前記第４部分の幅は、前記半導体基板の前記主面に近付く程大きくなっており、
前記第２部分の裾引き長は、前記第４部分の裾引き長よりも大きい、半導体装置。
【請求項１４】
請求項１１記載の半導体装置において、
前記第１制御ゲート電極は、第１部分と、前記第１部分の下の第２部分とからなり、
前記第２部分の側面は、前記半導体基板の前記主面に対して逆テーパーを有しており、前記第１制御ゲート電極のゲート長方向における前記第２部分の幅は、前記半導体基板の前記主面に近付く程小さくなっており、
前記第２制御ゲート電極は、第３部分と、前記第３部分の下の第４部分とからなり、
前記第４部分の側面は、前記半導体基板の前記主面に対して逆テーパーを有しており、前記第２制御ゲート電極のゲート長方向における前記第４部分の幅は、前記半導体基板の前記主面に近付く程小さくなっており、
前記第４部分の後退幅は、前記第２部分の後退幅よりも大きい、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。このような記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜（電荷保持部）での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。
【０００３】
トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００４】
特許文献１（特開２０１４−７２４８４号公報）、特許文献２（特開２００５−１２３５１８号公報）、特許文献３（特開２０１２−９４７９０号公報）および特許文献４（特開２００４−１１１７４９号公報）、には、スプリットゲート型のＭＯＮＯＳメモリにおいて、制御（選択）ゲート電極の側面にテーパーを設けることが記載されている。また、特許文献３には、ＯＮＯ（Oxide Nitride Oxide）を介してメモリゲート電極と隣接する制御ゲート電極の側面の下部を後退させることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−７２４８４号公報
【特許文献２】特開２００５−１２３５１８号公報
【特許文献３】特開２０１２−９４７９０号公報
【特許文献４】特開２００４−１１１７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
スプリットゲート型のＭＯＮＯＳメモリにおいて、メモリゲート電極のゲート長の大きさはメモリの特性に大きな影響を与える。ここで、スプリットゲート型のＭＯＮＯＳメモリの制御ゲート電極をエッチングにより形成する際には、エッチングを適切なタイミングで終了させるために、異方性が高い第１のエッチングを行った後に、異方性の低い第２のエッチングを行うことで制御ゲート電極を形成する場合がある。これらのエッチングのそれぞれのエッチング量を特に制御しない場合、制御ゲート電極の形状にばらつきが生じるため、これに起因してメモリゲート電極のゲート長が変動することによりメモリの特性が変動する問題が生じる。
【０００７】
また、メモリゲート電極のゲート長が異なる素子を別々のウェハに形成することができれば、所望の特性のメモリを搭載した製品をウェハ毎に形成することができ、半導体装置の低コスト化を実現することができる。
【０００８】
ただし、制御ゲート電極の側面にサイドウォール状に形成されるメモリゲート電極のゲート長の大きさは、メモリゲート電極を形成するために成膜する導電膜の膜厚に依存して決まる。よって、当該導電膜の成膜が、多数のウェハに対して同時に成膜を行うバッチ式の成膜方法で行われる。この場合、ウェハ同士の間でゲート長が異なるメモリゲート電極を作り分けることは困難である。同様の理由により、１つのウェハから得られるチップ同士の間で、互いに異なるゲート長を有するメモリゲート電極を作り分けることは困難であり、１つのチップ上に、互いに異なるゲート長を有するメモリゲート電極を混載することは困難である。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置の製造方法は、エッチング条件設定テーブルに従い、制御ゲート電極を形成するために成膜した導電膜の膜厚に応じて、制御ゲート電極の側面を垂直に加工する距離を制御し、これにより制御ゲート電極の側面の下部の裾引き長を制御し、その後、制御ゲート電極の側面に電荷蓄積膜を介してメモリゲート電極を形成するものである。
【００１２】
一実施の形態である半導体装置は、半導体基板上に、スプリットゲート型の第１メモリセルとスプリットゲート型の第２メモリセルとを備えており、第１メモリセルの第１メモリゲート電極の第１ゲート長が、第２メモリセルの第２メモリゲート電極の第２ゲート長よりも小さいものである。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【００１４】
または、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１である半導体装置の製造工程中の断面図である。
【図２】図１に続く半導体装置の製造工程中の断面図である。
【図３】図２に続く半導体装置の製造工程中の断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】本発明の実施の形態１である半導体装置の制御ゲート電極を加工する際のブレイクスルー時間の設定テーブルを示す表である。
【図１２】本発明の実施の形態２である半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】本発明の実施の形態３である半導体装置の断面図である。
【図１９】本発明の実施の形態３である半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】本発明の実施の形態３の変形例１である半導体装置の断面図である。
【図２９】本発明の実施の形態３の変形例２である半導体装置の断面図である。
【図３０】本発明の実施の形態３の変形例３である半導体装置の断面図である。
【図３１】本発明の実施の形態３の変形例４である半導体装置の断面図である。
【図３２】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図３３】比較例である半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
本願の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。ここで説明する不揮発性メモリは、スプリットゲート型のＭＯＮＯＳ型メモリ（以下、単にＭＯＮＯＳメモリと呼ぶ）である。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルについて説明を行う。
【００１９】
また、本願での極性（書込・消去・読出時の印加電圧の極性およびキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位およびキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００２０】
また、本願でいうマスクとは、一部の対象物をエッチングから保護するために用いる保護膜（エッチングマスク）、または、一部の対象物をイオン注入から保護する保護膜（イオン注入阻止マスク）を指す。
【００２１】
（実施の形態１）
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図１〜図１１を参照して説明する。図１〜図１０は、本実施の形態の半導体装置の製造工程中の断面図である。図１１は、制御ゲート電極を加工する際のブレイクスルー時間（エッチング時間）の設定テーブルの一例を示す表である。ここでは、ｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成することもできる。
【００２２】
本実施の形態の半導体装置の製造工程においては、まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウェハ）ＳＢを用意する。続いて、半導体基板ＳＢの主面に溝を形成し、当該溝内に素子分離領域（図示しない）を形成する。素子分離領域は、例えば酸化シリコン膜からなり、ＳＴＩ（Shallow Trench Isolation）法により形成することができる。ただし、素子分離領域は、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成してもよい。なお、図１に示す領域は、後にメモリセルが形成される領域である。
【００２３】
続いて、半導体基板ＳＢの主面に対してイオン注入を行うことで、半導体基板ＳＢの主面にｐ型のウエル（図示しない）を形成する。ウエルは、半導体基板ＳＢの主面にｐ型の不純物（例えばＢ（ホウ素））を比較的低い濃度で打ち込むことで形成する。ウエルは、半導体基板ＳＢの主面から、半導体基板ＳＢの途中深さまで形成される。その後、半導体基板ＳＢに対し熱処理を行って、ウエル内の不純物を拡散させる。なお、図示および詳しい説明はしないが、ｐ型の電界効果トランジスタまたはそれを含むメモリセルを形成する領域では、ｎ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））を半導体基板ＳＢの主面にイオン注入することで、ｎ型のウエルを形成する。
【００２４】
続いて、半導体基板ＳＢの主面に対してイオン注入を行うことで、半導体基板ＳＢの主面にｐ型の半導体領域であるチャネル領域（図示しない）を形成する。チャネル領域は、半導体基板ＳＢの主面にｐ型の不純物（例えばＢ（ホウ素））を比較的低い濃度で打ち込むことで形成する。チャネル領域は、半導体基板ＳＢの主面に形成され、チャネル領域の形成深さは、ウエルの形成深さより浅い。チャネル領域は、後に形成する制御トランジスタおよびメモリトランジスタのしきい値電圧を調整する役割を有する。
【００２５】
続いて、熱酸化などを行って、露出する半導体基板ＳＢの上面に絶縁膜ＩＦ１を形成する。これにより、半導体基板ＳＢの上面は、絶縁膜ＩＦ１により覆われる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなる。その後、半導体基板ＳＢの主面全面上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、シリコン膜ＰＳ１を形成する。これにより、半導体基板ＳＢ上には、絶縁膜ＩＦ１を介してシリコン膜ＰＳ１が形成される。シリコン膜ＰＳ１は、後述の制御ゲート電極ＣＧを形成するための導電膜である。
【００２６】
シリコン膜ＰＳ１は、成膜時にアモルファスシリコン膜として形成してから、その後の熱処理で、当該アモルファスシリコン膜を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入せず、成膜後にｎ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））をイオン注入し、その後の熱処理で当該不純物を拡散させることにより、低抵抗の導電膜とすることもできる。シリコン膜ＰＳ１の膜厚は、図１に示すように膜厚（距離）ａで表わされる。膜厚（距離）ａの単位はｎｍである。ここでは、シリコン膜ＰＳ１の膜厚ａは、例えば２５０ｎｍである。
【００２７】
次に、図２に示すように、フォトリソグラフィ技術用いて第１ドライエッチング（異方性エッチング）を行うことにより、シリコン膜ＰＳ１の一部を除去し、その後、図３に示すように、エッチング条件を変えて第２ドライエッチングを行うことで、シリコン膜ＰＳ１の全膜厚を除去し、これによりシリコン膜ＰＳ１からなる制御ゲート電極ＣＧを形成する。このように加工途中でエッチング条件を変更する目的は、制御ゲート電極ＣＧを形成するためのエッチングを適切なタイミングで終了させることと、制御ゲート電極ＣＧの側面の下部のみを、横方向に広がる裾引き形状とすることとにある。
【００２８】
すなわち、図２に示すように、シリコン膜ＰＳ１の上面上にフォトレジスト膜ＰＲ１からなるレジストパターンを形成する。当該レジストパターンは、シリコン膜ＰＳ１の上面の一部を覆い、他の領域のシリコン膜ＰＳ１の上面を露出するパターンである。フォトレジスト膜ＰＲ１によりシリコン膜ＰＳ１が覆われている領域は、後の工程で制御ゲート電極ＣＧが形成される領域である。ただし、本実施の形態では、フォトレジスト膜ＰＲ１の直下の領域よりも横側（外側）に広がるように制御ゲート電極ＣＧの一部がはみ出して形成される。
【００２９】
続いて、フォトレジスト膜ＰＲ１をマスク（エッチングマスク）として用いて第１ドライエッチングを行うことにより、フォトレジスト膜ＰＲ１に覆われていない領域のシリコン膜ＰＳ１の上面を後退させる。ここでは、シリコン膜ＰＳ１の全膜厚を除去するのではなく、シリコン膜ＰＳ１の上面を、シリコン膜ＰＳ１の途中深さまで掘り下げる。すなわち、第１ドライエッチング工程を行っても、絶縁膜ＩＦ１は露出しない。
【００３０】
当該第１ドライエッチングは、エッチングガスとしてＣＨ２Ｆ２（ジフルオロメタン）ガスおよびＳＦ６（六フッ化硫黄）ガスを用い、比較的大きいＲＦ（Radio Frequency）パワーで行う。この条件で行うドライエッチングは異方性が高いため、フォトレジスト膜ＰＲ１から露出する領域のシリコン膜ＰＳ１の上面の後退により形成されるシリコン膜ＰＳ１の側面は、半導体基板ＳＢの主面に対して垂直または垂直に近い角度を有する。つまり、第１ドライエッチングは、半導体基板ＳＢの主面に対して垂直な側面を形成することができるブレイクスルーエッチングである。なお、第１ドライエッチングは、比較的酸化シリコンに対する選択比が小さいエッチングである。
【００３１】
本実施の形態では、第１ドライエッチング工程でシリコン膜ＰＳ１を掘り下げる距離ｂを、図１１に示す表に従って定める。言い換えれば、図１１に示す表に従って、シリコン膜ＰＳ１を距離ｂだけ掘り下げるために行う第１ドライエッチングのエッチング時間の長さを決める。すなわち、第１ドライエッチングでは、エッチングを終了するタイミングを終点検出で判断するのではなく、図１１に示す表に記載された時間によりエッチング時間の時間配分を決定し、エッチング量（加工量、距離ｂ）を調整する。終点検出とは、目視またはセンサなどを用いてエッチング時の発光状態の変化を感知し、エッチングを終了するタイミングを判断する手法である。第１ドライエッチングを行うことで、フォトレジスト膜ＰＲ１に覆われていない領域のシリコン膜ＰＳ１は、所定の距離ｃの膜厚を有する状態で残る。
【００３２】
図１１には、シリコン膜ＰＳ１の膜厚ａに応じて、後述する制御ゲート電極を加工する際のブレイクスルーエッチングを行う時間（ブレイクスルー時間）を設定するためのテーブルの一例を示している。図１１に示す表では、横方向に区分１〜区分５の欄を記載し、縦方向に異なる特性の製品Ａ、製品Ｂおよび製品Ｃのそれぞれの欄を記載している。製品Ａ、製品Ｂおよび製品Ｃのそれぞれは、互いに異なる特性を有するメモリを搭載した製品（半導体チップ）であって、半導体装置の製造工程により製造する所望の製品の種類を区分したものである。
【００３３】
製品Ａは、後に形成するメモリゲート電極のゲート長が大きいため、書込み動作が速く、消去動作が遅い特性を有するメモリを搭載した製品である。製品Ｂは、後に形成するメモリゲート電極のゲート長が製品Ａより小さく製品Ｃより大きい標準程度の大きさであるため、書込み動作および消去動作が標準程度である特性を有するメモリを搭載した製品である。製品Ｃは、後に形成するメモリゲート電極のゲート長が小さいため、書込み動作が遅く、消去動作が速い特性を有するメモリを搭載した製品である。また、製品Ａはメモリゲート電極のゲート長が大きいため、記憶した情報の保持特性（以下、単に保持特性という場合がある）が高い性質、つまりリテンション特性が良い性質を有する。これに対し、製品Ｃはメモリゲート電極のゲート長が小さいため、記憶した情報の保持特性が低い性質、つまりリテンション特性が悪い性質を有する。また、製品Ｂは、製品Ａおよび製品Ｃの中間のリテンション特性を有する。なお、ここでいう標準とは、製品Ａおよび製品Ｃの中間の特性であることを意味する。
【００３４】
図１１の横方向に並ぶ各列の区分１〜５は、制御ゲート電極を形成するために成膜したシリコン膜ＰＳ１の膜厚ａに従って選択される区分である。図１１において行列状に並ぶ４６秒から５４秒までの欄は、製造したい製品Ａ〜Ｃと、膜厚ａとの組み合わせにより設定される第１ドライエッチングのエッチング時間である。本実施の形態では、例として膜厚ａの値が２５０ｎｍであるため、当該表の区分３の列からブレイクスルー時間を選択する。この場合、例えば製品Ｃを製造することを所望する場合には、図２を用いて説明した第１ドライエッチングを４８秒間行う。以下では、製品Ｃを形成する場合について説明する。
【００３５】
なお、例えばシリコン膜ＰＳ１の膜厚ａが例えば２５２．５ｎｍである場合であって、製品Ｃを製造する場合には、図１１の表の区分４に従い、第１ドライエッチングを４９秒間行う。このように、膜厚ａが比較的大きい場合にはブレイクスルー時間を長くして距離ｂを大きくする。これにより、膜厚ａの大きさに関わらず、距離ｃを一定かつ所望の大きさとすることができる。
【００３６】
図２を用いて説明した工程は、複数のウェハに対して同時に行うものではなく、ウェハ毎に行うものである。つまり、第１ドライエッチングは、枚葉式の処理形式で行われる。このため、ウェハ同士の間で膜厚ａの値に差があったとしても、図１１の表に従って加工（第１ドライエッチング）を行うことで、それらのウェハのそれぞれの加工後のシリコン膜ＰＳ１の膜厚（距離ｃ）を一定の大きさとすることができる。また、複数のウェハのそれぞれの膜厚ａの値が同じである場合および膜厚ａに差がある場合の両方において、製造したい製品（例えば製品Ａ〜製品Ｃ）の特性に応じて第１ドライエッチングのエッチング時間の長さを適宜変更し、ウェハ毎に距離ｃを異なる大きさとすることができる。このため、ウェハ同士の間で異なる特性のメモリを形成することも可能である。
【００３７】
続いて、図３に示すように、フォトレジスト膜ＰＲ１をマスクとして用いて第２ドライエッチングを行うことで、フォトレジスト膜ＰＲ１に覆われていないシリコン膜ＰＳ１（図２参照）を除去し、これにより絶縁膜ＩＦ１を露出させ、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧを形成する。ただし、ここではフォトレジスト膜ＰＲ１に覆われていないシリコン膜ＰＳ１の全てが除去されるのではなく、フォトレジスト膜ＰＲ１の直下の領域の近傍のシリコン膜ＰＳ１の一部が残る。つまり、制御ゲート電極ＣＧの側面の下部は、半導体基板ＳＢに近付く程横方向に広がる裾引き形状となる。
【００３８】
言い換えれば、制御ゲート電極ＣＧの側面は、第１ドライエッチングにより形成された上部の側面（第１側面）と、第２ドライエッチングにより形成された下部の側面（第２側面）とからなり、当該下部の側面（第２側面）はテーパーを有している。第２側面は、制御ゲート電極ＣＧの上面側から下面側に近付く程、横方向おいて制御ゲート電極ＣＧの上面から離れる形状を有している。このため、ゲート長方向における制御ゲート電極ＣＧの下面の幅は、制御ゲート電極ＣＧの上面の幅よりも広い。
【００３９】
つまり、第１側面の上端から下端までの高さにおいて、制御ゲート電極ＣＧの幅は一定であるが、第２側面の上端から下端に向かって、制御ゲート電極ＣＧの幅は徐々に大きくなっている。すなわち、制御ゲート電極ＣＧの下部は、制御ゲート電極ＣＧの下面に近付く程幅が広くなっている。本願では、このような制御ゲート電極ＣＧの形状を裾引き形状（テーパー形状）と呼ぶ。なお、ここでいう横方向とは、半導体基板ＳＢの主面に沿う方向である。
【００４０】
当該第２ドライエッチングは、エッチングガスとしてＨＢｒ（臭化水素）ガスおよびＯ２（酸素）ガスを用い、第１ドライエッチングの上記ＲＦパワーよりも低い中程度のＲＦパワーで行う。この条件で行うドライエッチングは異方性が第１ドライエッチングに比べて低く、かつ、デポジット性が第１ドライエッチングに比べて高い。つまり、第２ドライエッチングを行っている最中に、除去したシリコン膜ＰＳ１の一部が再度制御ゲート電極ＣＧに付着し易くなる。このため、制御ゲート電極ＣＧの側面の下部は裾引き形状（テーパー形状）となる。よって、制御ゲート電極ＣＧのゲート長方向における幅は、制御ゲート電極ＣＧと絶縁膜ＩＦ１とが接する界面において最大となる。
【００４１】
制御ゲート電極ＣＧの底面の裾引き長は、距離ｄで表わされる。距離（裾引き長）ｄは、ゲート長方向において、制御ゲート電極ＣＧの下面の端部が制御ゲート電極ＣＧの上面の端部よりも外側に突出している距離を指す。言い換えれば、距離（裾引き長）ｄは、ゲート長方向における制御ゲート電極ＣＧの両側の側面のうちの一方において、制御ゲート電極ＣＧの下端が横方向に広がっている量を意味する。つまり、制御ゲート電極ＣＧの下面の幅は、制御ゲート電極ＣＧの上面の幅よりも２ｄの大きさだけ幅広となっている。すなわち、制御ゲート電極ＣＧの下面の大きさと制御ゲート電極ＣＧの下面の大きさとの差の１／２の値が距離ｄの大きさである。
【００４２】
なお、第２ドライエッチングは、第１ドライエッチングに比べ、酸化シリコンに対する選択比が大きいエッチングである。このため、第２ドライエッチングにより、酸化シリコン膜からなる絶縁膜ＩＦ１が露出した時点で終点検出を行い、第２ドライエッチングを終了させることができる。よって、第２ドライエッチングを終了した時点では、制御ゲート電極ＣＧの横の半導体基板ＳＢの主面は絶縁膜ＩＦ１に覆われている。
【００４３】
第２ドライエッチングによりシリコン膜ＰＳ１を除去する膜厚の量、つまりエッチング量は、距離ｃで表わされる。膜厚ａ、距離ｂおよびｃはいずれも半導体基板ＳＢの主面に対して垂直な方向（垂直方向）における距離であり、それらの距離の関係はａ＝ｂ＋ｃで表わされる。
【００４４】
図２を用いて説明した第１ドライエッチングにおいて、図１１に示すブレイクスルー時間の設定テーブルに従いエッチング時間を設定する理由は、シリコン膜ＰＳ１（図１参照）の膜厚ａの値の大小に関わらず、第１ドライエッチングにより所望の膜厚ｃのシリコン膜ＰＳ１を残し、その後の第２ドライエッチングにより所望の裾引き形状を有する制御ゲート電極ＣＧを形成することにある。つまり、ブレイクスルー時間設定テーブル（エッチング時間設定テーブル）に従ったドライエッチングを行うことにより、制御ゲート電極ＣＧの側面のうち、半導体基板ＳＢの主面に対して垂直な側面を有する第１側面の下端を常に一定の位置で終端させることができる。よって、第２ドライエッチングで除去するシリコン膜ＰＳ１の膜厚（距離ｃ）が意図せず変動することを防ぐことができるため、常に、所望の裾引き長ｄを有する制御ゲート電極ＣＧを第２ドライエッチングにより形成することができる。
【００４５】
このようにして第１ドライエッチングおよび第２ドライエッチングにより形成された制御ゲート電極ＣＧのゲート長は、ゲート長方向における制御ゲート電極ＣＧの下面の幅の大きさ、つまり、制御ゲート電極ＣＧの上面の幅に２ｄを足した大きさとなる。制御ゲート電極ＣＧは、上部が長方形の断面を有し、当該上部に接続された下部が台形の断面を有するパターンである。制御ゲート電極ＣＧは、半導体基板ＳＢの主面に沿う方向であって、ゲート長に直交するゲート幅方向、つまり図３の奥行き方向に延在している。
【００４６】
図３を用いて説明した工程は、複数のウェハに対して同時に行うものではなく、ウェハ毎に行うものである。つまり、第２ドライエッチングは、枚葉式の処理形式で行われる。このため、製造したい製品（例えば製品Ａ〜製品Ｃ）の特性に応じて第２ドライエッチングのエッチング条件をウェハ毎に適宜変更し、ウェハ毎に異なる形状および異なるゲート長を有する制御ゲート電極ＣＧを形成することができる。つまり、ウェハ毎に制御ゲート電極ＣＧの第２側面の傾きを変更することが可能である。言い換えれば、制御ゲート電極ＣＧの裾引き長ｄを変更することができ、制御ゲート電極ＣＧの第２側面を半導体基板ＳＢの主面に対して垂直な角度で形成することもでき、後述する実施の形態２のように制御ゲート電極ＣＧの第２側面を逆テーパーで形成することもできる。このため、ウェハ同士の間で異なる特性のメモリを形成することも可能である。
【００４７】
次に、図４に示すように、フォトレジスト膜ＰＲ１を除去した後、ＨＦ（フッ酸）を用いた洗浄（ウェットエッチング）工程により、制御ゲート電極ＣＧから露出する絶縁膜ＩＦ１を除去することで、半導体基板ＳＢの主面を露出させる。これにより、制御ゲート電極ＣＧの下面と半導体基板ＳＢの主面との間に位置する絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ１を形成する。
【００４８】
続いて、半導体基板ＳＢの主面全面上に、一部がメモリトランジスタのゲート絶縁膜となる積層膜であるＯＮＯ（oxide-nitride-oxide）膜ＯＮを形成する。ＯＮＯ膜ＯＮは、半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩ１および制御ゲート電極ＣＧからなる積層膜の側面および上面とを覆う。
【００４９】
ＯＮＯ膜ＯＮは、内部に電荷蓄積部を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された酸化シリコン膜（ボトム酸化膜）ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜Ｎ１と、窒化シリコン膜Ｎ１上に形成された酸化シリコン膜（トップ酸化膜）ＯＸ２との積層膜からなる。窒化シリコン膜Ｎ１は、電荷蓄積部として機能するトラップ性絶縁膜、つまり電荷蓄積膜（電荷蓄積部）である。
【００５０】
酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ酸化を用いることも可能である。上記窒化シリコン膜Ｎ１は、例えばＣＶＤ法により形成することができる。酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２のそれぞれの厚みは、例えば２〜１０ｎｍ程度であり、上記窒化シリコン膜Ｎ１の厚みは、例えば５〜１５ｎｍ程度である。
【００５１】
続いて、ＯＮＯ膜ＯＮの表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いてシリコン膜（導電膜）ＰＳ２を所定の膜厚で形成する。これにより、露出していたＯＮＯ膜ＯＮの側面および上面は、シリコン膜ＰＳ２により覆われる。つまり、制御ゲート電極ＣＧの側面には、ＯＮＯ膜ＯＮを介してシリコン膜ＰＳ２が形成される。
【００５２】
ここでいう膜厚とは、特定の膜の場合、当該膜の下地の表面に対して垂直な方向における当該膜の厚さをいう。例えば、ＯＮＯ膜ＯＮの上面などのように、半導体基板ＳＢの主面に沿う面の上に、当該面に沿ってシリコン膜ＰＳ２が形成された場合、シリコン膜ＰＳ２の膜厚とは、ＯＮＯ膜ＯＮの当該上面に対して垂直な方向、つまり、半導体基板ＳＢの主面に対して垂直な方向におけるシリコン膜ＰＳ２の厚さを指す。また、制御ゲート電極ＣＧの第１側面を覆うＯＮＯ膜ＯＮの側面のように、半導体基板ＳＢの主面に対して垂直な面に接して形成される部分のシリコン膜ＰＳ２の場合、シリコン膜ＰＳ２の膜厚とは、当該側面に対して垂直な方向（横方向）におけるシリコン膜ＰＳ２の厚さを指す。
【００５３】
ここでは、複数のウェハに対して同時にシリコン膜ＰＳ２を成膜する方式（バッチ式）を用いる。つまり、１つの成膜装置内に複数のウェハ（半導体基板）を設置した状態で、１回の成膜処理により、各ウェハに対しシリコン膜ＰＳ２を同時に成膜する。
【００５４】
次に、図５に示すように、ドライエッチング法により、シリコン膜ＰＳ２をエッチバックすることで、ＯＮＯ膜ＯＮの上面を露出させる。ここでは、半導体基板ＳＢの主面に接するＯＮＯ膜ＯＮの一部の上面、および、制御ゲート電極ＣＧの直上のＯＮＯ膜ＯＮの上面を露出させる。
【００５５】
当該エッチバック工程では、シリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩ１および制御ゲート電極ＣＧからなる積層膜の両方の側面の横に、ＯＮＯ膜ＯＮを介して、シリコン膜ＰＳ２をサイドウォール状に残す。当該積層膜の両側に残ったサイドウォール状のシリコン膜ＰＳ２のうち、一方は、メモリゲート電極ＭＧを構成する。メモリゲート電極ＭＧは、ドライエッチング（異方性エッチング）により、制御ゲート電極ＣＧの隣りに自己整合的に形成された、サイドウォール形状を有する電極である。
【００５６】
次に、図６に示すように、フォトリソグラフィ技術を用いて、制御ゲート電極ＣＧの一方の側面と隣り合うメモリゲート電極ＭＧを覆い、かつ、制御ゲート電極ＣＧの他方の側面と隣り合うシリコン膜ＰＳ２を露出するフォトレジストパターン（図示しない）を半導体基板ＳＢ上に形成する。その後、そのフォトレジストパターンをエッチングマスクとして用いてエッチングを行うことにより、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧの反対側に形成されたシリコン膜ＰＳ２を除去する。その後、当該フォトレジストパターンを除去する。このとき、メモリゲート電極ＭＧは、フォトレジストパターンで覆われているため、エッチングされずに残存する。
【００５７】
続いて、ＯＮＯ膜ＯＮのうち、メモリゲート電極ＭＧに覆われずに露出している部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮは除去されずに残る。同様に、ゲート絶縁膜ＧＩ１および制御ゲート電極ＣＧを含む積層膜と、メモリゲート電極ＭＧとの間に位置するＯＮＯ膜ＯＮは、除去されずに残る。他の領域のＯＮＯ膜ＯＮは除去されるため、半導体基板ＳＢの上面が露出し、また、制御ゲート電極ＣＧの上面が露出する。また、制御ゲート電極ＣＧの側面であって、メモリゲート電極ＭＧに覆われていない方の側面が露出する。
【００５８】
このようにして、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有するＯＮＯ膜ＯＮを介して、メモリゲート電極ＭＧが形成される。メモリゲート電極ＭＧは、制御ゲート電極ＣＧに隣り合う領域において、半導体基板ＳＢの主面上にＯＮＯ膜ＯＮを介して形成される。ここでは、制御ゲート電極ＣＧの側面の下部（第２側面）が裾引き形状を有しており、メモリゲート電極ＭＧ側に制御ゲート電極ＣＧの一部が広がっている。このため、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの第１側面と隣り合う部分では、半導体基板ＳＢの主面に近付く程、ゲート長方向の幅が広がっているが、制御ゲート電極ＣＧの第２側面と隣り合う部分では、半導体基板ＳＢの主面に近付く程、ゲート長方向の幅が小さくなっている。つまり、メモリゲート電極ＭＧのゲート長Ｌ１は、メモリゲート電極ＭＧの最大の幅ではなく、メモリゲート電極ＭＧの下面の幅であり、ゲート長Ｌ１はメモリゲート電極ＭＧの最大の幅よりも小さい。
【００５９】
裾引き長ｄが異なる各種のメモリセルでは、裾引き長ｄとメモリゲート電極ＭＧのゲート長Ｌ１とが、次のような関係を有する。例えば、制御ゲート電極ＣＧの裾引き長ｄが１７ｎｍである場合には、メモリゲート電極ＭＧのゲート長Ｌ１は５９ｎｍとなり、裾引き長ｄが２０ｎｍである場合には、ゲート長Ｌ１は５３ｎｍとなり、裾引き長ｄが２３ｎｍである場合には、ゲート長Ｌ１は５３ｎｍとなる。このように、裾引き長ｄとゲート長Ｌ１との和は必ずしも一定ではない。
【００６０】
ここでは、距離ｃおよび裾引き長ｄの測定結果を集めることで、所定の膜厚（距離ｃ）を有するシリコン膜ＰＳ１（図２参照）に対し、一定のエッチング条件で第２ドライエッチング（図３参照）を行った場合に形成される制御ゲート電極ＣＧの裾引き長ｄを経験則としてデータベース化することができる。また、裾引き長ｄ、シリコン膜ＰＳ２（図４参照）の膜厚、および、ゲート長Ｌ１の測定結果を集めることで、裾引き長ｄとシリコン膜ＰＳ２の膜厚とに対応して得られるゲート長Ｌ１を経験則としてデータベース化することができる。
【００６１】
本実施の形態の主な特徴の１つは、裾引き形状を有する制御ゲート電極ＣＧを形成することで、制御ゲート電極ＣＧの形状に影響を受けて形成されたメモリゲート電極ＭＧのゲート長Ｌ１を制御し、これにより所望の特性を有するＭＯＮＯＳメモリの素子を形成することにある。
【００６２】
次に、図７に示すように、制御ゲート電極ＣＧをマスク（イオン注入阻止マスク）として用いてイオン注入を行うことで、半導体基板ＳＢの主面に一対のエクステンション領域（不純物拡散領域、ｎ−型半導体領域）ＥＸを形成する。すなわち、例えばヒ素（Ａｓ）などのｎ型の不純物を、半導体基板ＳＢの主面にイオン注入法で導入することにより、エクステンション領域ＥＸを形成する。
【００６３】
次に、図８に示すように、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを含むパターンの両側の側面を覆う絶縁膜であるサイドウォールＳＷを形成する。サイドウォールＳＷは、例えばＣＶＤ法を用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの主面、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を露出させることにより、自己整合的に形成することができる。
【００６４】
つまり、一対のサイドウォールＳＷのうち、一方はメモリゲート電極ＭＧの側面に接して形成され、もう一方は制御ゲート電極ＣＧの側面に接して形成される。サイドウォールＳＷは積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。
【００６５】
続いて、上記パターンおよびサイドウォールＳＷをマスク（イオン注入阻止マスク）として用いてイオン注入を行うことで、半導体基板ＳＢの主面に一対の拡散領域（不純物拡散領域、ｎ＋型半導体領域）ＤＦを形成する。具体的には、ｎ型不純物（ヒ素（Ａｓ）またはリン（Ｐ））を、半導体基板ＳＢの主面にイオン注入法を用いて比較的高い濃度で導入することで、拡散領域ＤＦを形成する。
【００６６】
エクステンション領域ＥＸは、拡散領域ＤＦよりも形成深さ（接合深さ）が小さい。エクステンション領域ＥＸは拡散領域ＤＦと接して形成されている。上記のようにして、エクステンション領域ＥＸと、エクステンション領域ＥＸよりも不純物濃度が高い拡散層である拡散領域ＤＦとからなる一対のソース・ドレイン領域が形成される。すなわち、当該ソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有している。ソース領域は、互いに接するエクステンション領域および拡散領域ＤＦを有し、ドレイン領域は、互いに接するエクステンション領域および拡散領域ＤＦを有している。一対の拡散領域ＤＦのそれぞれの間には、一対のエクステンション領域ＥＸが互いに離間して形成されている。
【００６７】
続いて、ソース領域およびドレイン領域を構成する半導体領域（エクステンション領域ＥＸ、拡散領域ＤＦ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。これにより、制御トランジスタおよびメモリトランジスタと、これらのトランジスタからなるメモリセルＭＣとを形成する。
【００６８】
制御ゲート電極ＣＧと、その横の一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、メモリゲート電極ＭＧと、その横の一対のソース・ドレイン領域とは、メモリトランジスタを構成している。当該制御トランジスタおよび当該メモリトランジスタは、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣを構成している。一対のエクステンション領域ＥＸの間の半導体基板ＳＢの主面近傍のウエルは、メモリセルＭＣの動作時にチャネルが形成されるチャネル領域である。
【００６９】
次に、図９に示すように、シリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにしてシリサイド層Ｓ１を形成することができる。
【００７０】
すなわち、拡散領域ＤＦ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層Ｓ１の形成用の金属膜を形成（堆積）する。当該金属膜は、単体の金属膜（純金属膜）または合金膜を用いることができる。当該金属膜は、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。
【００７１】
それから、半導体基板ＳＢに対して熱処理（シリサイド層Ｓ１形成用の熱処理）を施すことによって、拡散領域ＤＦ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各表層部分を、当該金属膜と反応させる。これにより、拡散領域ＤＦ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に接して、シリサイド層Ｓ１が形成される。その後、未反応の当該金属膜をウェットエッチングなどにより除去し、図９に示す構造を得る。シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層とすることができる。
【００７２】
続いて、半導体基板ＳＢの主面全面上に、メモリセルＭＣを覆うように、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、例えば制御ゲート電極ＣＧの膜厚よりも厚い膜厚で層間絶縁膜ＩＬを形成する。続いて、層間絶縁膜ＩＬの上面を、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて研磨する。
【００７３】
次に、図１０に示すように、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして用い、層間絶縁膜ＩＬをドライエッチングする。これにより、層間絶縁膜ＩＬを貫通するコンタクトホール（開口部、貫通孔）を複数形成する。
【００７４】
各コンタクトホールの底部では、半導体基板ＳＢの主面の一部である拡散領域ＤＦのそれぞれの表面上のシリサイド層Ｓ１の上面、制御ゲート電極ＣＧの表面上のシリサイド層Ｓ１の上面、または、メモリゲート電極ＭＧの表面上のシリサイド層Ｓ１の上面などが露出する。図では、拡散領域ＤＦの直上のコンタクトホールのみを示している。
【００７５】
続いて、各コンタクトホール内に、接続用の導電体として、タングステン（Ｗ）などからなる導電性のコンタクトプラグＣＰを複数形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ上に、バリア導電膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導電膜上にタングステン膜などからなる主導電膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導電膜およびバリア導電膜をＣＭＰ法またはエッチバック法などによって除去することにより、複数のコンタクトプラグＣＰを形成することができる。
【００７６】
コンタクトホールに埋め込まれた複数のコンタクトプラグＣＰは、拡散領域ＤＦ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面に、シリサイド層Ｓ１を介して電気的に接続される。各コンタクトプラグＣＰは、拡散領域ＤＦ上のシリサイド層Ｓ１の上面、拡散領域ＤＦ上のシリサイド層Ｓ１の上面、制御ゲート電極ＣＧ上のシリサイド層Ｓ１の上面、および、メモリゲート電極ＭＧ上のシリサイド層Ｓ１の上面などに接続されている。
【００７７】
なお、図の簡略化のために、図１０では、コンタクトプラグＣＰを構成するバリア導電膜および主導電膜（タングステン膜）を一体化して示している。また、図１０の断面図においては、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに接続されたコンタクトプラグＣＰを示していない。つまり、ゲート幅方向に延在する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに対しては、図示していない領域においてコンタクトプラグＣＰが接続されている。
【００７８】
続いて、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ上に第１層目の配線Ｍ１を含む第１配線層を形成する。配線Ｍ１は、所謂シングルダマシン技術を用いて形成することができる。第１配線層は、層間絶縁膜ＩＬ上に形成された層間絶縁膜（図示しない）と、層間絶縁膜を貫通する第１層目の配線Ｍ１とを有する。配線Ｍ１の底面は、コンタクトプラグＣＰの上面に接続される。その後の工程の図示は省略するが、第１配線層上に、第２配線層および第３配線層などを順に形成して積層配線層を形成した後、半導体ウェハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
【００７９】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図３２を参照して説明する。図３２は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図３２の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１０に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板上面のｐ型ウエルに印加するベース電圧Ｖｂが記載されている。
【００８０】
ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルを指す。なお、図１０に示す不揮発性メモリの例では、各メモリセルのメモリゲート電極ＭＧ側の活性領域に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦがソース領域を構成し、制御ゲート電極ＣＧ側の活性領域に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦがドレイン領域を構成する。
【００８１】
なお、図３２の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ（図１０参照）中の電荷蓄積部である窒化シリコン膜Ｎ１への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００８２】
また、図３２の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００８３】
ＳＳＩ方式は、窒化シリコン膜Ｎ１にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜Ｎ１にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜Ｎ１にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜Ｎ１にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【００８４】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【００８５】
ＳＳＩ方式の書込みでは、例えば図３２の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１中に電子を注入することで書込みを行う。
【００８６】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の電荷蓄積部である窒化シリコン膜Ｎ１にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００８７】
ＦＮ方式の書込みでは、例えば図３２の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜（トップ酸化膜）ＯＸ２をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００８８】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせて窒化シリコン膜Ｎ１に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図３２の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【００８９】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００９０】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（窒化シリコン膜Ｎ１）に注入することにより消去を行う。例えば図３２の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの窒化シリコン膜Ｎ１中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００９１】
ＦＮ方式の消去では、例えば図３２の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて窒化シリコン膜Ｎ１に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜（トップ酸化膜）ＯＸ２をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜Ｎ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【００９２】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせて窒化シリコン膜Ｎ１に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図３２の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【００９３】
読出し時には、例えば図３２の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００９４】
＜本実施の形態の半導体装置の製造方法の効果について＞
以下に、図３３に示す比較例の半導体装置の問題点を説明し、本実施の形態の効果について説明する。図３３は、比較例である半導体装置を示す断面図である。
【００９５】
スプリットゲート型のＭＯＮＯＳメモリでは、メモリゲート電極のゲート長の大小が、メモリにおける情報の書込み速度、消去速度および保持特性に大きな影響を与える。例えば、メモリゲート電極のゲート長が大きいメモリは、書込み速度が速く、消去速度が遅く、保持特性が良い特性を有する。これに対し、メモリゲート電極のゲート長が小さいメモリは、書込み速度が遅く、消去速度が速く、保持特性が悪い特性を有する。
【００９６】
ここで、本発明者らは、スプリットゲート型のＭＯＮＯＳメモリを製造する過程で、メモリゲート電極を形成するために成膜するシリコン膜の膜厚が薄い程、製品の不良率が増大すること、制御トランジスタのしきい値電圧が高い程製品の不良率が増大すること、および、メモリトランジスタのしきい値電圧が低い程製品の不良率が増大することを発見した。このように不良率が増大する原因を調べたところ、本発明者らは、メモリ特性を決定する主要素の１つであるメモリゲート電極のゲート長の大きさが、制御ゲート電極の形状の変化に依存して増減すること、および、このようなメモリゲート電極のゲート長の値の増減が上記不良率の増大の原因となっていることを見出した。なお、不良の製品とは、例えば、所望の書込み速度、所望の消去速度、または所望の保持特性を有しないメモリを搭載した半導体チップを指す。
【００９７】
制御ゲート電極の形状が意図せず変動する主な理由は、エッチングにより制御ゲート電極を形成する際、異方性の高いエッチングと、当該エッチングの後に行う異方性の低いエッチングとを組み合わせてシリコン膜を加工し、これにより制御ゲート電極を形成していることにある。
【００９８】
つまり、異方性の高いエッチングは酸化シリコンに対する選択比が低いエッチングであるため、所望のタイミングでエッチングを終了させることが困難であることから、ここでは、異方性の高い当該エッチングを行った後、これに加えて、酸化シリコンに対する選択比が高く、異方性が低いエッチングを行うことで制御ゲート電極を加工している。このような異方性の低いエッチングを行うことは、制御ゲート電極の側面の下部が裾引き形状となる原因となる。このため、異方性の高いエッチングによるエッチング量と、異方性の低いエッチングのエッチング量とを制御しない場合には、制御ゲート電極の下部の裾引き長が意図せず変動し、その結果、メモリゲート電極のゲート長が変動するため、不良率が増大する。
【００９９】
制御ゲート電極の形状のばらつきに起因してメモリゲート電極のゲート長が変動した場合の比較例の半導体装置を、図３３に示す。図３３は、比較例である半導体装置を２つ示す断面図である。図３３では、互いに異なるウェハである半導体基板ＳＢＡと半導体基板ＳＢＢとを並べて示している。また、図３３では、サイドウォール、コンタクトプラグ、層間絶縁膜および配線などの図示を省略している。ここでは、半導体基板ＳＢＡの上部のメモリセルＭＣＡと、半導体基板ＳＢＢの上部のメモリセルＭＣＢとを、互いに同じ特性の素子として形成するために各半導体装置を製造する場合について説明する。
【０１００】
半導体基板ＳＢＡおよび半導体基板ＳＢＢのそれぞれの上部に同じ特性の素子を形成しようとしても、異なるウェハ上に形成されたスプリットゲート型のメモリセルＭＣＡおよびスプリットゲート型のメモリセルＭＣＢのそれぞれのメモリ特性に差が生じる場合がある。これは、シリコン膜を加工して制御ゲート電極ＣＧＡ、ＣＧＢのそれぞれを形成する際に、上記のように、所望のタイミングでエッチングを終了させるため、異方性の高いエッチングを行った後に、異方性が低いエッチングを行い、これにより制御ゲート電極ＣＧＡ、ＣＧＢのそれぞれを形成しているためである。
【０１０１】
ここでは、半導体基板ＳＢＡおよび半導体基板ＳＢＢのそれぞれの上に形成した当該シリコン膜の膜厚が互いに同一であったとしても、半導体基板ＳＢＡ上のシリコン膜に対して異方性の高いドライエッチングを行う時間（ブレイクスルー時間）と、半導体基板ＳＢＢ上のシリコン膜に対して異方性の高いドライエッチングを行う時間（ブレイクスルー時間）とに差が生じている。このため、その後に半導体基板ＳＢＡ上のシリコン膜に対して行う異方性の低いドライエッチングのエッチング量が、半導体基板ＳＢＢ上のシリコン膜に対して行う異方性の低いドライエッチングのエッチング量よりも小さい。
【０１０２】
その結果、制御ゲート電極ＣＧＡの側面の下部に形成される裾引き形状の裾引き長は、制御ゲート電極ＣＧＢの側面の下部に形成される裾引き形状の裾引き長よりも小さくなり、制御ゲート電極ＣＧＡと制御ゲート電極ＣＧＢとの相互間で断面形状に差が生じる。このため、後の工程で制御ゲート電極ＣＧＡの側面に隣り合うように形成されたメモリゲート電極ＭＧＡのゲート長は、制御ゲート電極ＣＧＢの側面に隣り合うように形成されたメモリゲート電極ＭＧＢのゲート長よりも大きくなる。このように、制御ゲート電極ＣＧＡ、ＣＧＢを形成するために行う２種類のドライエッチングのそれぞれのエッチング時間を制御しない場合、形成されるメモリゲート電極のゲート長に意図せず差が生じる。これにより、メモリセルＭＣＡ、ＭＣＢの相互間でメモリ特性がばらつく問題が生じるため、所望の特性を有しないメモリセルを搭載した製品は不良とみなされる。よって、半導体装置の信頼性が低下する問題、および、半導体装置の歩留まりが低下する問題が生じる。
【０１０３】
そこで、本発明者らは、制御ゲート電極ＣＧの形状を制御することで、所望の特性を有するメモリを備えた半導体装置を実現する製造方法を検討した。
【０１０４】
その製造方法として、本実施の形態では、図１１に示すエッチング時間設定テーブルに従い、制御ゲート電極を形成するために成膜した第１シリコン膜の膜厚ａに応じて、制御ゲート電極を垂直に加工するブレイクスルー時間を選択して第１ドライエッチングを行い、その後、制御ゲート電極の側面の下部が裾引き形状となるように第２ドライエッチングを行う。これにより、第２ドライエッチングにより裾引き形状が形成される側面の高さである距離ｃを所望の大きさに制御することができる。つまり、制御ゲート電極の裾引き形状を制御することができる。よって、その後の工程で制御ゲート電極の側面に隣り合う領域に、所望のゲート長を有するサイドウォール状のメモリゲート電極を形成することができる。
【０１０５】
具体的には、図２を用いて説明した工程において、上記エッチング時間設定テーブルに従い、シリコン膜ＰＳ１の膜厚ａに応じて、シリコン膜ＰＳ１を垂直に加工するブレイクスルー時間を選択して第１ドライエッチングを行う。これにより、シリコン膜ＰＳ１が所望の膜厚（距離ｃ）になるように第１ドライエッチングのエッチング量を制御することができる。すなわち、その後に行う第２ドライエッチングによるエッチング量は必ず距離ｃとなる。このようにして第２ドライエッチングのエッチング量を制御することができるため、制御ゲート電極ＣＧ（図３参照）の側面の下部の裾引き長ｄを制御することができる。つまり、第１ドライエッチングおよび第２ドライエッチングのそれぞれを行う時間配分を管理・制御しており、これにより、その後の工程で形成するサイドウォール状のメモリゲート電極ＭＧ（図６参照）のゲート長Ｌ１を所望の値に制御することができる。
【０１０６】
よって、意図せずメモリゲート電極ＭＧのゲート長Ｌ１の値が変動することを防ぐことができるため、ＭＯＮＯＳメモリを搭載した半導体装置の不良率を低下させることができる。よって、半導体装置の信頼性を向上させることができる。また、半導体装置の歩留まりを向上させることができる。
【０１０７】
また、互いの特性に違いがあるメモリを所定のウェハと他のウェハとの間で作り分けることができれば、所定の特性のメモリを搭載したウェハを所望の数だけ製造することができるため、半導体装置の生産性を向上させることができる。ここで、自己整合的に形成されるサイドウォール形状のメモリゲート電極のゲート長の大きさは、例えば、メモリゲート電極を形成するために成膜するシリコン膜の膜厚に影響を受ける。つまり、当該シリコン膜の膜厚が大きければ、メモリゲート電極のゲート長も大きくなる。
【０１０８】
したがって、上記のように、異なるウェハ同士の間で互いに異なるゲート長を有するメモリゲート電極を作り分ける方法としては、それらのウェハ上に別々の膜厚のシリコン膜を堆積し、それらのシリコン膜に対し異方性エッチングを行うことで、互いにゲート長が異なるメモリゲート電極をそれぞれ形成する方法が考えられる。
【０１０９】
しかし、多数のウェハを１つの成膜装置の炉内に設置し、それらのウェハ全てに対して同時に成膜処理を行う場合、つまりバッチ式の成膜処理を行う場合には、半導体装置の生産性を高めることができるが、メモリゲート電極を形成するためのシリコン膜をウェハ毎に異なる膜厚で形成することはできない。つまり、バッチ式で多数のウェハに対し同一の膜厚の当該シリコン膜を形成する場合に比べ、ウェハ毎に異なる膜厚で当該シリコン膜を形成する場合には、半導体装置の生産性が低下し、半導体装置の製造コストが増大する問題が生じる。
【０１１０】
また、メモリゲート電極のゲート長を増大させることを目的として、メモリゲート電極を形成するために成膜するシリコン膜の膜厚を過度に厚くすると、メモリゲート電極の断面積が増大してメモリゲート電極の抵抗が低下し、これにより意図せず半導体装置の特性が変動する問題が生じる。また、メモリゲート電極のゲート長を縮小させることを目的として、メモリゲート電極を形成するために成膜するシリコン膜の膜厚を過度に薄くすると、メモリゲート電極の上面にシリサイド層を形成すること、および、当該シリサイド層にコンタクトプラグを接続することが困難となる問題が生じる。つまり、半導体装置が正常に動作しなくなる。また、メモリセル同士の間の距離が小さくなるため、例えば隣り合うメモリゲート電極同士の間で短絡が生じ易くなる。これらの問題を回避するためには、半導体装置を再設計する必要があり、その結果、半導体装置の製造コストが増大する。
【０１１１】
これに対し、本実施の形態の半導体装置の製造方法では、制御ゲート電極ＣＧ（図３参照）を形成するためにシリコン膜ＰＳ１（図１参照）を加工する際のエッチング時間の長さを制御することで、制御ゲート電極ＣＧの裾引き形状を制御することが可能であるため、制御ゲート電極ＣＧの形成後に形成するメモリゲート電極ＭＧ（図６参照）のゲート長Ｌ１を制御することができる。つまり、本実施の形態では、メモリゲート電極ＭＧを形成するために堆積するシリコン膜ＰＳ２（図４参照）を、複数のウェハのそれぞれの上に成膜する方法がバッチ式であるか否かに関わらず、枚葉式の加工処理により制御ゲート電極ＣＧを形成している。このため、制御ゲート電極ＣＧを形成するための加工の際に行う２種類のエッチングのエッチング量（エッチング時間の配分）を制御することで、ウェハ毎に別々にメモリゲート電極ＭＧのゲート長Ｌ１を制御することができる。
【０１１２】
これは、ウェハ同士の間で、互いに異なる所望のゲート長を有するメモリゲート電極を作り分けることが可能であることを意味する。したがって、製造したい製品が形成されたウェハを必要な数だけ形成することができるため、半導体装置の生産性を向上させることができる。つまり、半導体装置の製造コストの増大を防ぎつつ、製品間で互いに異なる特性を有するメモリを搭載した多様な製品を製造することができる。
【０１１３】
具体的な製造方法としては、一定の膜厚を有するシリコン膜ＰＳ１（図１参照）を２つのウェハのそれぞれの上に形成した後、一方のウェハ上に形成されたシリコン膜ＰＳ１に対して行う第１ドライエッチングの時間を、他方のウェハ上に形成されたシリコン膜ＰＳ１に対して行う第１ドライエッチングの時間をよりも長く行うことが考えられる。これにより、一方のウェハ上に形成されたシリコン膜ＰＳ１に対して行う第２ドライエッチングの時間は、他方のウェハ上に形成されたシリコン膜ＰＳ１に対して行う第２ドライエッチングの時間をよりも短く行うこととなる。その結果、２つのウェハ同士の間で、互いに異なる裾引き長を有する制御ゲート電極ＣＧ（図３参照）を作り分けることができる。したがって、これらの制御ゲート電極ＣＧの横に形成されるメモリゲート電極ＭＧ（図６参照）のゲート長は、互いに異なる大きさとなる。
【０１１４】
また、本実施の形態では、メモリゲート電極のゲート長を増大させることを目的として、メモリゲート電極を形成するために成膜するシリコン膜の膜厚を厚くする必要がなく、メモリゲート電極のゲート長を縮小させることを目的として、メモリゲート電極を形成するために成膜するシリコン膜の膜厚を薄くする必要がない。よって、メモリゲート電極の断面積の増大に起因するメモリゲート電極の抵抗の低下、メモリゲート電極の上部のシリサイド層の形成不良の発生、コンタクトプラグとメモリゲート電極との接続不良の発生、および、メモリセル同士の間の距離が小さくなることに起因する短絡の発生を防ぐことができる。
【０１１５】
つまり、メモリゲート電極の抵抗を一定に保ったまま、製品用途により要求される性能が異なるメモリを形成することができる。したがって、半導体装置の信頼性を向上させることができる。また、メモリゲート電極のゲート長を変更するために半導体装置のレイアウトなどを再設計する必要がないため、その結果、半導体装置の製造コストを低減することができる。
【０１１６】
本実施の形態では、図１０に示すように、ゲート長Ｌ１が小さいメモリゲート電極ＭＧを形成することができるため、書込み速度が遅く、消去速度が速く、保持特性が悪い特性を有するメモリセルＭＣを形成することができる。このようなメモリセルＭＣは、情報の書換え回数が少ない製品に搭載するメモリに求められる性能を有している。
【０１１７】
本実施の形態のメモリセルＭＣは、制御ゲート電極ＣＧが裾引き形状を有しており、この形状に影響を受けてメモリゲート電極ＭＧの下面と制御ゲート電極ＣＧ側の側面との境界の角部がなだらかになるため、当該角部の電界が緩和する。このため、ＯＮＯ膜ＯＮ内への電子の注入効率が低くなるため、書込み速度は遅くなる。これに対し、メモリゲート電極ＭＧの当該角部がソース領域に近いため、消去効率は高まり、その結果、消去速度は速くなる。
【０１１８】
なお、図１１のエッチング条件設定テーブルでは製品Ａ〜Ｃの３つの欄を示しているが、これら３つの製品に限らず、製造を所望する製品の種類は適宜増減させることができる。また、図１１のエッチング条件設定テーブルで区分１〜５の５つの欄を示しているが、これら５つの区分に限らず、区分の数は適宜増減させることができる。また、当該区分１〜５では膜厚ａを２ｎｍ毎に区分しているが、隣り合う区分同士の膜厚ａの差は適宜変更することが可能である。当該区分をより細かく設定することで、第１ドライエッチングの加工精度を向上させることができる。
【０１１９】
また、後述する実施の形態３において図２０〜図２３を用いて説明するように、互いに異なる特性を有するメモリを形成する領域のそれぞれをフォトレジスト膜で覆った状態で制御ゲート電極ＣＧの加工を行うことで、１つのウェハから得られる半導体チップ同士の間で、異なる特性を有するメモリを形成することも可能である。
【０１２０】
（実施の形態２）
前記実施の形態１では、制御ゲート電極の下部が横方向に広がる裾引き形状を有する場合において、メモリセルの不良率を低下させること、および、別々のウェハ間に互いに異なる特性のメモリセルを作り分けることについて説明した。以下では、図１２〜図１７を用いて、制御ゲート電極の下部が横方向において狭まる形状を有する場合において、メモリセルの不良率を低下させること、および、別々のウェハ間に互いに異なる特性のメモリセルを作り分けることについて説明する。図１２〜図１７は、本実施の形態２の半導体装置の製造工程中の断面図である。
【０１２１】
本実施の形態では、まず、図１２に示すように、図１を用いて説明した工程と同様の工程を行うことで、半導体基板ＳＢ上に絶縁膜ＩＦ１と、膜厚ａのシリコン膜ＰＳ１とを順に形成する。
【０１２２】
次に、図１３に示すように、図２を用いて説明した工程と同様の工程を行うことで、フォトレジスト膜ＰＲ１をマスクとして第１ドライエッチングを行うことで、フォトレジスト膜ＰＲ１から露出するシリコン膜ＰＳ１の上面を、距離ｂだけ後退させる。この第１ドライエッチングでは、前記実施の形態１と同様に、図１１に示すエッチング時間設定テーブルに従ってエッチング時間の長さを適宜定める。
【０１２３】
次に、図１４に示すように、フォトレジスト膜ＰＲ１をマスクとして用いて第２ドライエッチングを行うことで、フォトレジスト膜ＰＲ１に覆われていないシリコン膜ＰＳ１（図２参照）を除去し、これにより絶縁膜ＩＦ１を露出させ、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧを形成する。ただし、ここではフォトレジスト膜ＰＲ１に覆われていないシリコン膜ＰＳ１の全てを除去し、さらに、フォトレジスト膜ＰＲ１の直下のシリコン膜ＰＳ１の一部も除去する。つまり、制御ゲート電極ＣＧの側面の下部は、半導体基板ＳＢに近付く程横方向の幅が狭くなる逆テーパー形状となる。
【０１２４】
言い換えれば、制御ゲート電極ＣＧの側面は、第１ドライエッチングにより形成された上部の側面（第１側面）と、第２ドライエッチングにより形成された下部の側面（第２側面）とからなり、当該下部の側面（第２側面）は逆テーパーを有している。第２側面は、制御ゲート電極ＣＧの上面側から下面側に近付く程、横方向おいて、第１側面側から制御ゲート電極ＣＧの中心側に近付く形状を有している。このため、ゲート長方向における制御ゲート電極ＣＧの下面の幅は、制御ゲート電極ＣＧの上面の幅よりも狭い。
【０１２５】
第２側面は逆テーパーを有しているため、制御ゲート電極ＣＧの側面の下部は、ゲート長方向において制御ゲート電極ＣＧの中心側に後退し、凹んでいる。つまり、垂直方向において、制御ゲート電極ＣＧの第２側面と半導体基板ＳＢの主面との間には制御ゲート電極ＣＧが形成されておらず、ゲート長方向における制御ゲート電極ＣＧは端部の下部は庇状の形状を有している。本願でいうテーパー形状とは、所定の膜の側面が半導体基板ＳＢの主面に対して斜めに傾いている場合であって、制御ゲート電極ＣＧは第２側面の直下に位置し、第２側面の直上には制御ゲート電極ＣＧが存在しない領域が必ず存在する形状をいう。また、本願でいう逆テーパー形状とは、所定の膜の側面が半導体基板ＳＢの主面に対して斜めに傾いている場合であって、制御ゲート電極ＣＧは第２側面の直上に位置し、第２側面の直下には制御ゲート電極ＣＧが存在しない領域が必ず存在する形状をいう。
【０１２６】
つまり、第１側面の上端から下端までの高さにおいて、制御ゲート電極ＣＧの幅は一定であるが、第２側面の上端から下端に向かって、制御ゲート電極ＣＧの幅は徐々に小さくなっている。すなわち、制御ゲート電極ＣＧの下部は、制御ゲート電極ＣＧの下面に近付く程幅が狭くなっている。本願では、このような制御ゲート電極ＣＧの形状を逆テーパー形状と呼ぶ。
【０１２７】
当該第２ドライエッチングは、エッチングガスとしてＨＢｒ（臭化水素）ガス、Ｏ２（酸素）ガスおよびＨｅ（ヘリウム）ガスを用い、第１ドライエッチングのＲＦパワーおよび前記実施の形態１の第２ドライエッチングのＲＦパワーのいずれよりも小さいＲＦパワーで行う。この条件で行うドライエッチングは異方性が第１ドライエッチングに比べて低く、かつ、デポジット性が第１ドライエッチングおよび前記実施の形態１の第２ドライエッチングのいずれよりも高い。つまり、本実施の形態の第２ドライエッチングを行っている最中に、除去したシリコン膜ＰＳ１の一部が再度制御ゲート電極ＣＧに再度付着し易くなる。しかし、ここではシリコン膜ＰＳ１に対してオーバーエッチを行うため、制御ゲート電極ＣＧの側面の下部は裾引き形状（テーパー形状）にはならず、逆テーパー形状となる。つまり、本実施の形態の第２ドライエッチングでは、前記実施の形態１の第２ドライエッチングよりも等方性のエッチングに近い性質を有するドライエッチングを行う。よって、制御ゲート電極ＣＧのゲート長方向における幅は、制御ゲート電極ＣＧと絶縁膜ＩＦ１とが接する界面において最小となる。
【０１２８】
制御ゲート電極ＣＧの底面の後退幅は、距離ｄで表わされる。距離（後退幅、後退量）ｄは、ゲート長方向において、制御ゲート電極ＣＧの下面の端部が制御ゲート電極ＣＧの上面の端部よりも制御ゲート電極ＣＧの中央側に後退している距離を指す。言い換えれば、距離ｄは、ゲート長方向における制御ゲート電極ＣＧの両側の側面のうちの一方の下部において、制御ゲート電極ＣＧの下端が横方向に狭まっている距離を意味する。つまり、制御ゲート電極ＣＧの下面の幅は、制御ゲート電極ＣＧの上面の幅よりも２ｄの大きさだけ狭くなっている。すなわち、制御ゲート電極ＣＧの下面の大きさと制御ゲート電極ＣＧの下面の大きさとの差の１／２の値が距離ｄの大きさである。
【０１２９】
なお、第２ドライエッチングは、第１ドライエッチングおよび前記実施の形態１の第２ドライエッチングのそれぞれに比べ、酸化シリコンに対する選択比が大きいエッチングである。このため、第２ドライエッチングにより、酸化シリコン膜からなる絶縁膜ＩＦ１が露出した時点で終点検出を行い、第２ドライエッチングを終了させることができる。よって、第２ドライエッチングを終了した時点では、制御ゲート電極ＣＧの横の半導体基板ＳＢの主面は絶縁膜ＩＦ１に覆われている。
【０１３０】
第２ドライエッチングによりシリコン膜ＰＳ１を除去する膜厚の量、つまりエッチング量は、距離ｃで表わされる。膜厚ａ、距離ｂおよびｃはいずれも半導体基板ＳＢの主面に対して垂直な方向（垂直方向）における距離であり、それらの距離の関係はａ＝ｂ＋ｃで表わされる。
【０１３１】
図２を用いて説明した第１ドライエッチングにおいて、図１１に示すブレイクスルー時間の設定テーブルに従いエッチング時間を設定する理由は、シリコン膜ＰＳ１（図１参照）の膜厚ａの値の大小に関わらず、第１ドライエッチングにより所望の膜厚ｃのシリコン膜ＰＳ１を残し、その後の第２ドライエッチングにより所望の逆テーパー形状を有する制御ゲート電極ＣＧを形成することにある。
【０１３２】
このようにして第１ドライエッチングおよび第２ドライエッチングにより形成された制御ゲート電極ＣＧのゲート長は、ゲート長方向における制御ゲート電極ＣＧの下面の幅の大きさ、つまり、制御ゲート電極ＣＧの上面の幅に２ｄを引いた大きさとなる。制御ゲート電極ＣＧは、上部が長方形の断面を有し、当該上部に接続された下部が、下底よりも上底が大きい台形の断面を有するパターンである。第２ドライエッチングは、枚葉式の処理形式で行われる。
【０１３３】
次に、図１５に示すように、図４を用いて説明した工程と同様の工程を行うことで、制御ゲート電極ＣＧの下面と半導体基板ＳＢの主面との間に位置する絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ２を形成する。
【０１３４】
続いて、半導体基板ＳＢの主面全面上に、ＯＮＯ膜ＯＮおよびシリコン膜（導電膜）ＰＳ２を順に形成する。このとき、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２からなる積層膜は、制御ゲート電極ＣＧの第２側面と半導体基板ＳＢの主面との間の凹部（後退部）内に埋め込まれて形成される。つまり、第２側面と、第２側面の直下の半導体基板ＳＢの主面とは、当該積層膜に覆われる。その結果、第２側面の直下には少なくとも酸化シリコン膜ＯＸ１が存在している。また、第２側面の後退幅ｄが大きい場合には、第２側面の直下には、酸化シリコン膜ＯＸ１および窒化シリコン膜Ｎ１が存在する場合と、ＯＮＯ膜ＯＮが存在する場合と、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２とが存在する場合とがあり得る。ここでは、複数のウェハに対して同時にシリコン膜ＰＳ２を成膜する方式（バッチ式）を用いる。
【０１３５】
次に、図１６に示すように、図５および図６を用いて説明した工程を行うことで、制御ゲート電極ＣＧの側面に、ＯＮＯ膜ＯＮを介して、シリコン膜ＰＳ２からなるサイドウォール状のメモリゲート電極ＭＧを自己整合的に形成する。メモリゲート電極ＭＧと半導体基板ＳＢの主面との間には、当該ＯＮＯ膜ＯＮが介在している。
【０１３６】
ここでは、制御ゲート電極ＣＧの側面の下部（第２側面）が逆テーパー形状を有しており、第２側面の直下の凹部にＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧからなる積層膜の一部が埋め込まれているため、制御ゲート電極ＣＧ側にメモリゲート電極ＭＧの一部が広がっている。このため、第２側面と隣り合うメモリゲート電極ＭＧは、制御ゲート電極ＣＧの第２側面と隣り合う部分において、半導体基板ＳＢの主面に近付く程、ゲート長方向の幅が大きくなっている。つまり、メモリゲート電極ＭＧのゲート長Ｌ２は、メモリゲート電極ＭＧの最大の幅であり、かつ、メモリゲート電極ＭＧの下面の幅である。
【０１３７】
本実施の形態の主な特徴の１つは、逆テーパー形状を有する制御ゲート電極ＣＧを形成することで、制御ゲート電極ＣＧの形状に影響を受けて形成されたメモリゲート電極ＭＧのゲート長Ｌ２を制御し、これにより所望の特性を有するＭＯＮＯＳメモリの素子を形成することにある。
【０１３８】
次に、図１７に示すように、図７〜図１０を用いて説明した工程と同様の工程を行う。これにより、一対のエクステンション領域ＥＸおよび一対の拡散領域ＤＦからなるソース・ドレイン領域を形成することで、制御トランジスタおよびメモリトランジスタからなるメモリセルＭＣを形成する。その後、シリサイド層Ｓ１、層間絶縁膜ＩＬ、コンタクトプラグＣＰおよび配線Ｍ１を形成する。その後、第２配線層および第３配線層などを順に形成して積層配線層を形成した後、半導体ウェハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
【０１３９】
本実施の形態のように、逆テーパー形状を有する制御ゲート電極ＣＧを形成する場合でも、シリコン膜ＰＳ１（図１３および図１４参照）を加工する際にエッチング時間設定テーブルに従ってエッチング量を制御することで、メモリゲート電極ＭＧのゲート長Ｌ２を制御することができる。したがって、前記実施の形態１と同様の効果を得ることができる。ただし、本実施の形態ではメモリゲート電極ＭＧのゲート長Ｌ２が広がるように逆テーパー形状の制御ゲート電極ＣＧを形成しているため、例えば図１１に示す製品Ａのように、書込み速度が速く、消去速度が遅く、保持特性が優れている特性を有するメモリセルＭＣを形成することができる。
【０１４０】
また、前記実施の形態１で説明したように、本実施の形態においても、ウェハ同士の間で、互いに異なる所望のゲート長を有するメモリゲート電極を作り分けることが可能である。ここでは、異なるウェハのそれぞれに、逆テーパー形状を有する制御ゲート電極ＣＧを形成する。
【０１４１】
具体的な製造方法としては、一定の膜厚を有するシリコン膜ＰＳ１（図１２参照）を２つのウェハのそれぞれの上に形成した後、一方のウェハ上に形成されたシリコン膜ＰＳ１に対して行う第１ドライエッチングの時間を、他方のウェハ上に形成されたシリコン膜ＰＳ１に対して行う第１ドライエッチングの時間をよりも長く行うことが考えられる。これにより、一方のウェハ上に形成されたシリコン膜ＰＳ１に対して行う第２ドライエッチングの時間は、他方のウェハ上に形成されたシリコン膜ＰＳ１に対して行う第２ドライエッチングの時間をよりも短く行うこととなる。その結果、２つのウェハ同士の間で、互いに異なる後退幅を有する制御ゲート電極ＣＧ（図１４参照）を作り分けることができる。したがって、これらの制御ゲート電極ＣＧの横に形成されるメモリゲート電極ＭＧ（図１６参照）のゲート長は、互いに異なる大きさとなる。
【０１４２】
本実施の形態では、図１７に示すように、ゲート長Ｌ２が大きいメモリゲート電極ＭＧを形成することができるため、書込み速度が速く、消去速度が遅く、保持特性が良い特性を有するメモリセルＭＣを形成することができる。このようなメモリセルＭＣは、情報の書換え回数が多い製品に搭載するメモリに求められる性能を有している。
【０１４３】
このようなメモリセルＭＣでは、メモリゲート電極ＭＧの角部は制御ゲート電極ＣＧ側に鋭角に突出しているため電界が集中し易い。このため、書込み動作において、ドレイン領域から流れる電子を制御ゲート電極ＣＧの下で加速させ、メモリゲート電極ＭＧの側面と下面との境界の角部に注入する際に、電子をメモリゲート電極ＭＧに注入する効率が高くなるため、書込み速度が速くなる。これに対し、消去動作ではソース領域側からＯＮＯ膜ＯＮにホールを注入する。このとき、電子が多く蓄積されているメモリゲート電極ＭＧの角部がソース領域から遠いため、消去効率は低下する。よって、消去速度が遅くなる。
【０１４４】
（実施の形態３）
前記実施の形態１、２では、メモリセルの不良率を低下させること、および、別々のウェハ間に互いに異なる特性のメモリセルを作り分けることについて説明した。これに対し、以下では、図１８〜図２７を用いて、１つの半導体チップに、互いに異なる特性のメモリセルを混載することについて説明する。図１８は、本実施の形態３の半導体装置の断面図である。図１９〜図２７は、本実施の形態の半導体装置の製造工程中の断面図である。
【０１４５】
＜半導体装置の構造について＞
本実施の形態の半導体装置を、図１８に示す。図１８では、図の左側に第１メモリセル領域１Ａを示し、図の右側に第２メモリセル領域１Ｂを示している。第１メモリセル領域１Ａおよび第２メモリセル領域１Ｂは、同一の半導体基板ＳＢに存在する領域であって、当該半導体基板ＳＢの主面に沿って並んでいる領域であり、平面視で互いに重なっていない。また、第１メモリセル領域１Ａおよび第２メモリセル領域１Ｂは、同一の半導体チップに共に存在する領域である。
【０１４６】
第１メモリセル領域１Ａは、例えば、書換え回数が例えば最大で１００〜１０００回程度であって少なく、高い書換え耐性は要求されない代わりに速い書換え速度が要求されるメモリを形成する領域である。また、第２メモリセル領域１Ｂは、例えば１万〜１０万回程度の非常に多い書換え耐性を保証する必要があり、高い保持特性が要求されるメモリを形成する領域である。具体的には、第１メモリセル領域１Ａはコードフラッシュメモリを形成する領域であり、第２メモリセル領域１Ｂはデータフラッシュメモリを形成する領域である。
【０１４７】
図１８に示すように、本実施の形態の半導体装置は、１つの半導体基板ＳＢを有している。半導体基板ＳＢの主面には、ｐ型のウエル（図示しない）と、ｐ型のウエルよりも形成深さが浅いｐ型の半導体領域であるチャネル領域（図示しない）とが形成されている。ウエルおよびチャネル領域は、ｐ型の不純物（例えばＢ（ホウ素））を半導体基板ＳＢの主面に導入して形成した領域である。
【０１４８】
第１メモリセル領域１Ａの半導体基板ＳＢ上には、ゲート絶縁膜ＧＩ１を介して制御ゲート電極ＣＧ１が形成されている。ゲート絶縁膜ＧＩ１は例えば酸化シリコン膜からなり、制御ゲート電極ＣＧ１は例えばポリシリコン膜からなる。制御ゲート電極ＣＧ１は、第１部分と、第１部分の下の第２部分とからなり、第１部分は、半導体基板ＳＢの主面に対して垂直な側面を有し、長方形の断面形状を有する部分であり、第２部分は、半導体基板ＳＢの主面に対しテーパーを有する側面を備えており、上底より下底が大きい台形の断面形状を有する部分である。つまり、制御ゲート電極ＣＧ１は裾引き形状（テーパー形状）を有している。このため、制御ゲート電極ＣＧ１のゲート長方向における第２部分の幅は、第２部分の上端から下端に向かって徐々に大きくなっている。第１部分の垂直方向の厚さは距離ｂ１で表わされ、第２部分の垂直方向の厚さは距離ｃ１で表わされる。また、制御ゲート電極ＣＧ１の裾引き長は、距離（裾引き長）ｄ１で表わされる。
【０１４９】
ゲート長方向における制御ゲート電極ＣＧ１の両方の側面のうち、一方の側面には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧ１がサイドウォール状に形成されている。メモリゲート電極ＭＧ１と半導体基板ＳＢの主面との間にも当該ＯＮＯ膜ＯＮが介在している。ＯＮＯ膜ＯＮは、メモリゲート電極ＭＧ１および半導体基板ＳＢの主面の間から、メモリゲート電極ＭＧ１および制御ゲート電極ＣＧ１の間に亘って連続的に形成されている。ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に、酸化シリコン膜ＯＸ１、窒化シリコン膜Ｎ１および酸化シリコン膜ＯＸ２を順に積層した積層構造を有している。
【０１５０】
制御ゲート電極ＣＧ１が裾引き形状を有しており、制御ゲート電極ＣＧ１の側面に対向しない方のメモリゲート電極ＭＧ１の側面は、垂直方向に近い傾きを有しているため、第２部分と隣り合う箇所のメモリゲート電極ＭＧ１のゲート長方向の幅は、半導体基板ＳＢの主面に近付く程小さくなる。ここで、メモリゲート電極ＭＧ１の下面の短手方向の幅は、メモリゲート電極ＭＧ１のゲート長Ｌ１である。
【０１５１】
半導体基板ＳＢ上には、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧ１、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧ１を含むパターンの両側の側面を覆う絶縁膜であるサイドウォールＳＷが形成されている。また、当該パターンの直下の半導体基板ＳＢの主面（チャネル領域）を挟むように、一対のエクステンション領域Ｅ１と一対の拡散領域Ｄ１とが形成されている。ゲート長方向において、エクステンション領域Ｅ１は拡散領域Ｄ１よりも当該パターン側に位置する。エクステンション領域Ｅ１および拡散領域Ｄ１は、半導体基板ＳＢの主面にｎ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））を導入して形成されたｎ型半導体領域であり、エクステンション領域Ｅ１は拡散領域Ｄ１よりも低い不純物濃度を有する。また、エクステンション領域Ｅ１は拡散領域Ｄ１よりも浅い形成深さを有し、拡散領域Ｄ１はウエルよりも浅い形成深さを有する。エクステンション領域Ｅ１および拡散領域Ｄ１は、ソース・ドレイン領域を構成している。
【０１５２】
制御ゲート電極ＣＧ１と、その横の一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、メモリゲート電極ＭＧ１と、その横の一対のソース・ドレイン領域とは、メモリトランジスタを構成している。当該制御トランジスタおよび当該メモリトランジスタは、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣ１を構成している。
【０１５３】
第２メモリセル領域１Ｂの半導体基板ＳＢ上には、ゲート絶縁膜ＧＩ２を介して制御ゲート電極ＣＧ２が形成されている。ゲート絶縁膜ＧＩ２は例えば酸化シリコン膜からなり、制御ゲート電極ＣＧ２は例えばポリシリコン膜からなる。制御ゲート電極ＣＧ２は、第３部分と、第３部分の下の第４部分とからなり、第３部分は、半導体基板ＳＢの主面に対して垂直な側面を有し、長方形の断面形状を有する部分であり、第４部分は、半導体基板ＳＢの主面に対し逆テーパーを有する側面を備えており、上底より下底が小さい台形の断面形状を有する部分である。つまり、制御ゲート電極ＣＧ２は逆テーパー形状を有している。このため、制御ゲート電極ＣＧ２のゲート長方向における第４部分の幅は、第４部分の上端から下端に向かって徐々に小さくなっている。
【０１５４】
第３部分の垂直方向の厚さは距離ｂ２で表わされ、第４部分の垂直方向の厚さは距離ｃ２で表わされる。また、制御ゲート電極ＣＧ２の後退幅は、距離ｄ２で表わされる。
【０１５５】
ゲート長方向における制御ゲート電極ＣＧ２の両方の側面のうち、一方の側面には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧ２がサイドウォール状に形成されている。メモリゲート電極ＭＧ２と半導体基板ＳＢの主面との間にも当該ＯＮＯ膜ＯＮが介在している。ＯＮＯ膜ＯＮは、メモリゲート電極ＭＧ２および半導体基板ＳＢの主面の間から、メモリゲート電極ＭＧ２および制御ゲート電極ＣＧ２の間に亘って連続的に形成されている。
【０１５６】
制御ゲート電極ＣＧ２が第４部分の横方向の端部に凹部（庇部分）を有しており、制御ゲート電極ＣＧ２の側面に対向しない方のメモリゲート電極ＭＧ２の側面は、垂直方向に近い傾きを有しているため、第４部分と隣り合う箇所のメモリゲート電極ＭＧ２のゲート長方向の幅は、半導体基板ＳＢの主面に近付く程大きくなる。ここで、メモリゲート電極ＭＧ２の下面の短手方向の幅は、メモリゲート電極ＭＧ２のゲート長Ｌ２である。
【０１５７】
半導体基板ＳＢ上には、ゲート絶縁膜ＧＩ２、制御ゲート電極ＣＧ２、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧ２を含むパターンの両側の側面を覆う絶縁膜であるサイドウォールＳＷが形成されている。また、当該パターンの直下の半導体基板ＳＢの主面（チャネル領域）を挟むように、一対のエクステンション領域Ｅ２と一対の拡散領域Ｄ２とが形成されている。ゲート長方向において、エクステンション領域Ｅ２は拡散領域Ｄ２よりも当該パターン側に位置する。エクステンション領域Ｅ２および拡散領域Ｄ２は、半導体基板ＳＢの主面にｎ型の不純物（例えばヒ素（Ａｓ）またはＰ（リン））を導入して形成されたｎ型半導体領域であり、エクステンション領域Ｅ２は拡散領域Ｄ２よりも低い不純物濃度を有する。また、エクステンション領域Ｅ２は拡散領域Ｄ２よりも浅い形成深さを有し、拡散領域Ｄ２はウエルよりも浅い形成深さを有する。エクステンション領域Ｅ２および拡散領域Ｄ２は、ソース・ドレイン領域を構成している。
【０１５８】
制御ゲート電極ＣＧ２と、その横の一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、メモリゲート電極ＭＧ２と、その横の一対のソース・ドレイン領域とは、メモリトランジスタを構成している。当該制御トランジスタおよび当該メモリトランジスタは、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣ２を構成している。
【０１５９】
また、制御ゲート電極ＣＧ１、ＣＧ２、メモリゲート電極ＭＧ１、ＭＧ２、拡散領域Ｄ１およびＤ２のそれぞれの上面には、シリサイド層Ｓ１が形成されている。また、第１メモリセル領域１Ａおよび第２メモリセル領域１Ｂでは、半導体基板ＳＢの主面上に、メモリセルＭＣ１、ＭＣ２を覆うように、例えば酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。
【０１６０】
また、層間絶縁膜ＩＬを貫通する接続部であるコンタクトプラグＣＰが複数形成されており、各コンタクトプラグＣＰは、シリサイド層Ｓ１を介して、制御ゲート電極ＣＧ１、ＣＧ２、メモリゲート電極ＭＧ１、ＭＧ２、拡散領域Ｄ１またはＤ２のいずれかに電気的に接続されている。また、コンタクトプラグＣＰ上には、コンタクトプラグＣＰに接続された配線Ｍ１が形成されている。コンタクトプラグＣＰは例えば主にＷ（タングステン）からなり、配線Ｍ１は例えば主にＣｕ（銅）からなる。
【０１６１】
図１８に示すように、メモリセルＭＣ１のメモリゲート電極ＭＧ１のゲート長Ｌ１は、メモリセルＭＣ２のメモリゲート電極ＭＧ２のゲート長Ｌ２よりも小さい。これは、裾引き形状を有する制御ゲート電極ＣＧ１および逆テーパー形状を有する制御ゲート電極ＣＧ２のそれぞれの側面にサイドウォール形状のメモリゲート電極ＭＧ１、ＭＧ２を自己整合的に形成しているためである。
【０１６２】
このため、本実施の形態の半導体装置では、同一半導体チップ上に、メモリゲート電極のゲート長が互いに異なる複数種類のメモリセルを混載することができる。これにより、半導体チップ上に特性が互いに異なるメモリセルを種類別に形成することができる。よって、互いに要求される性能が異なるメモリを製造する場合に、所定の特性を有するメモリを搭載した半導体チップと、他の特性を有するメモリを搭載した半導体チップとを別々に用意する必要がない。よって、半導体装置の微細化を実現することができる。また、半導体装置のレイアウトの自由度を高めることができる。
【０１６３】
＜半導体装置の製造方法について＞
以下に、図１９〜図２７を用いて、本実施の形態の半導体装置の製造方法について説明する。図１９〜図２７では、図の左側に第１メモリセル領域１Ａを示し、図の右側に第２メモリセル領域１Ｂを示している。
【０１６４】
本実施の形態の半導体装置の製造工程においては、まず、図１９に示すように、ｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板ＳＢを用意する。図示はしないが、半導体基板ＳＢの上面に素子分離領域を形成する。続いて、半導体基板ＳＢの主面に対してイオン注入を行うことで、半導体基板ＳＢの主面にｐ型のウエル（図示しない）およびチャネル領域（図示しない）を形成する。
【０１６５】
ウエルおよびチャネル領域のそれぞれは、第１メモリセル領域１Ａと第２メモリセル領域１Ｂとのそれぞれにおいて、互いに異なる濃度で形成してもよい。ここでは、第１メモリセル領域１Ａに形成するトランジスタのしきい値電圧が高くなり、第２メモリセル領域１Ｂに形成するトランジスタのしきい値電圧を低くなるように、第１メモリセル領域１Ａおよび第２メモリセル領域１Ｂのチャネル領域の不純物濃度を調整する。これは、第１メモリセル領域１Ａに形成するメモリセルの書換え速度を高め、かつ、第２メモリセル領域１Ｂに形成するメモリセルの書換え耐性（保持特性）を向上させるためである。
【０１６６】
続いて、図１を用いて説明した工程と同様にして、第１メモリセル領域１Ａおよび第２メモリセル領域１Ｂのそれぞれの半導体基板ＳＢ上に絶縁膜ＩＦ１およびシリコン膜ＰＳ１を順に形成する。シリコン膜ＰＳ１は膜厚ａを有する。
【０１６７】
次に、図２０に示すように、図２を用いて説明した工程と同様にして、フォトリソグラフィ技術用いて第１ドライエッチング（異方性エッチング）を行うことにより、第１メモリセル領域１Ａのシリコン膜ＰＳ１の一部を除去する。その後、図２１に示すように、図３を用いて説明した工程と同様にして、エッチング条件を変えて第２ドライエッチングを行うことで、第１メモリセル領域１Ａのシリコン膜ＰＳ１の全膜厚を除去し、これによりシリコン膜ＰＳ１からなる制御ゲート電極ＣＧ１を形成する。このように加工途中でエッチング条件を変更する目的は、制御ゲート電極ＣＧ１を形成するためのエッチングを適切なタイミングで終了させることと、制御ゲート電極ＣＧ１の側面の下部のみを、横方向に広がる裾引き形状とすることとにある。
【０１６８】
すなわち、図２０に示すように、シリコン膜ＰＳ１の上面上にフォトレジスト膜ＰＲ２からなるレジストパターンを形成する。当該レジストパターンは、第２メモリセル領域１Ｂのシリコン膜ＰＳ１の上面全部と、第１メモリセル領域１Ａのシリコン膜ＰＳ１の上面の一部とを覆い、他の領域のシリコン膜ＰＳ１の上面を露出するパターンである。
【０１６９】
続いて、フォトレジスト膜ＰＲ２をマスク（エッチングマスク）として用いて第１ドライエッチングを行うことにより、フォトレジスト膜ＰＲ２に覆われていない領域のシリコン膜ＰＳ１の上面を、距離ｂ１だけ後退させる。第１ドライエッチング工程でシリコン膜ＰＳ１を掘り下げる距離ｂ１は、図１１に示す表に従って定める。第１ドライエッチングを行うことで、フォトレジスト膜ＰＲ２に覆われていない領域のシリコン膜ＰＳ１は、距離ｃの膜厚を有する状態で残る。ここでは、第１メモリセル領域１Ａに、書込み速度が遅く、消去速度が速く、保持特性が悪い特性を有するメモリセルを形成するために、図１１に示すエッチング時間設定テーブルを参照し、膜厚ａに応じた第１ドライエッチングのエッチング時間の長さを定める。
【０１７０】
続いて、図２１に示すように、フォトレジスト膜ＰＲ２をマスクとして用いて第２ドライエッチングを行うことで、フォトレジスト膜ＰＲ２に覆われていないシリコン膜ＰＳ１を除去し、これにより絶縁膜ＩＦ１を露出させ、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧ１を形成する。制御ゲート電極ＣＧ１の側面の下部は、半導体基板ＳＢに近付く程横方向に広がる裾引き形状となる。制御ゲート電極ＣＧ１の底面の裾引き長は、距離ｄ１で表わされる。
【０１７１】
第２ドライエッチングによりシリコン膜ＰＳ１を除去する膜厚の量、つまりエッチング量は、距離ｃ１で表わされる。膜厚ａ、距離ｂ１およびｃ１はいずれも半導体基板ＳＢの主面に対して垂直な方向（垂直方向）における距離であり、それらの距離の関係はａ＝ｂ１＋ｃ１で表わされる。
【０１７２】
次に、図２２に示すように、フォトレジスト膜ＰＲ２を除去した後、図１３を用いて説明した工程と同様の工程を行う。つまり、フォトレジスト膜ＰＲ３をマスクとして第３ドライエッチングを行うことで、フォトレジスト膜ＰＲ３から露出するシリコン膜ＰＳ１の上面を、距離ｂ２だけ後退させる。この第３ドライエッチングでは、前記実施の形態２と同様に、図１１に示すエッチング時間設定テーブルに従ってエッチング時間の長さを適宜定める。ここで形成するフォトレジスト膜ＰＲ３は、第１メモリセル領域１Ａの半導体基板ＳＢの主面の全体を覆い、第２メモリセル領域１Ｂの一部のシリコン膜ＰＳ１の上面を覆うレジストパターンである。
【０１７３】
ここでは、第２メモリセル領域１Ｂに、書込み速度が速く、消去速度が遅く、保持特性が良い特性を有するメモリセルを形成するために、図１１に示すエッチング時間設定テーブルを参照し、膜厚ａに応じた第３ドライエッチングのエッチング時間の長さを定める。
【０１７４】
次に、図２３に示すように、図１４を用いて説明した工程と同様にして、フォトレジスト膜ＰＲ３をマスクとして用いて第４ドライエッチングを行うことで、フォトレジスト膜ＰＲ３に覆われていないシリコン膜ＰＳ１を除去し、これにより絶縁膜ＩＦ１を露出させ、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧ２を形成する。第４ドライエッチングは、第２ドライエッチングに比べて等方性のエッチングに近い性質を持つ条件で行うエッチングであるため、制御ゲート電極ＣＧ２の側面の下部は、半導体基板ＳＢに近付く程横方向の幅が狭くなる逆テーパー形状となる。
【０１７５】
制御ゲート電極ＣＧ２の底面の後退幅は、距離ｄ２で表わされる。距離（後退幅、後退量）ｄ２は、ゲート長方向において、制御ゲート電極ＣＧ２の下面の端部が制御ゲート電極ＣＧ２の上面の端部よりも制御ゲート電極ＣＧ２の中央側に後退している距離を指す。
【０１７６】
第４ドライエッチングによりシリコン膜ＰＳ１を除去する膜厚の量、つまりエッチング量は、距離ｃ２で表わされる。膜厚ａ、距離ｂ２およびｃ２はいずれも垂直方向における距離であり、それらの距離の関係はａ＝ｂ２＋ｃ２で表わされる。
【０１７７】
次に、図２４に示すように、フォトレジスト膜ＰＲ３を除去した後、図４を用いて説明した工程と同様の工程を行うことで、第１メモリセル領域１Ａの絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ１と、第２メモリセル領域１Ｂの絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ２とを形成し、その後、半導体基板ＳＢの主面上に、ＯＮＯ膜ＯＮおよびシリコン膜ＰＳ２を順に形成する。
【０１７８】
次に、図２５に示すように、図５および図６を用いて説明した工程と同様の工程を行う。これにより、制御ゲート電極ＣＧ１の一方の側面の横に、ＯＮＯ膜ＯＮを介して、シリコン膜ＰＳ２からなるサイドウォール状のメモリゲート電極ＭＧ１を形成し、制御ゲート電極ＣＧ２の一方の側面の横に、ＯＮＯ膜ＯＮを介して、シリコン膜ＰＳ２からなるサイドウォール状のメモリゲート電極ＭＧ２を形成する。裾引き形状を有する制御ゲート電極ＣＧ１と隣り合って形成されたメモリゲート電極ＭＧ１のゲート長Ｌ１は、逆テーパー形状を有する制御ゲート電極ＣＧ２と隣り合って形成されたメモリゲート電極ＭＧ２のゲート長Ｌ２よりも小さい。
【０１７９】
次に、図２６に示すように、図７を用いて説明した工程と同様の工程を行うことで、第１メモリセル領域１Ａに一対のエクステンション領域Ｅ１を形成し、第２メモリセル領域１Ｂに一対のエクステンション領域Ｅ２を形成する。
【０１８０】
続いて、図８を用いて説明した工程と同様の工程を行うことで、第１メモリセル領域１Ａに、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧ１、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧ１を含むパターンの両側の側面を覆う絶縁膜であるサイドウォールＳＷを形成する。また、第２メモリセル領域１Ｂに、ゲート絶縁膜ＧＩ２、制御ゲート電極ＣＧ２、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧ２を含むパターンの両側の側面を覆う絶縁膜であるサイドウォールＳＷを形成する。その後、第１メモリセル領域１Ａに一対の拡散領域Ｄ１を形成し、第２メモリセル領域１Ｂに一対の拡散領域Ｄ２を形成する。
【０１８１】
エクステンション領域Ｅ１および拡散領域Ｄ１は第１メモリセル領域１Ａのソース・ドレイン領域を構成し、エクステンション領域Ｅ２および拡散領域Ｄ２は第２メモリセル領域１Ｂのソース・ドレイン領域を構成する。エクステンション領域Ｅ１、Ｅ２は、互いに異なる条件で形成してもよい。また、拡散領域Ｄ１、Ｄ２は、互いに異なる条件で形成してもよい。その後、活性化アニールを行う。これにより、制御トランジスタおよびメモリトランジスタと、これらのトランジスタからなるメモリセルＭＣ１、ＭＣ２とを形成する。
【０１８２】
つまり、制御ゲート電極ＣＧ１と、その横の一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、メモリゲート電極ＭＧ１と、その横の一対のソース・ドレイン領域とは、メモリトランジスタを構成している。同様に、制御ゲート電極ＣＧ２と、その横の一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、メモリゲート電極ＭＧ２と、その横の一対のソース・ドレイン領域とは、メモリトランジスタを構成している。第１メモリセル領域１Ａの制御トランジスタおよびメモリトランジスタは、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣ１を構成しており、第２メモリセル領域１Ｂの制御トランジスタおよびメモリトランジスタは、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣ２を構成している。
【０１８３】
次に、図２７に示すように、図９および図１０を用いて説明した工程と同様の工程を行う。これにより、シリサイド層Ｓ１、層間絶縁膜ＩＬ、コンタクトプラグＣＰおよび配線Ｍ１を形成する。その後、第２配線層および第３配線層などを順に形成して積層配線層を形成した後、半導体ウェハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
【０１８４】
本実施の形態の半導体装置の製造方法では、第１メモリセル領域１Ａおよび第２メモリセル領域１Ｂのそれぞれに異なる断面形状の制御ゲート電極ＣＧ１、ＣＧ２を形成している。このため、ゲート長Ｌ１を有するメモリゲート電極ＭＧ１を備えたメモリセルＭＣ１と、ゲート長Ｌ１よりも大きいゲート長Ｌ２を有するメモリゲート電極ＭＧ２を備えたメモリセルＭＣ２とを、同一の半導体チップに混載することができる。ここでは、図２０〜図２３を用いて説明したように、制御ゲート電極ＣＧ１を形成するために行うドライエッチング工程と、制御ゲート電極ＣＧ２を形成するために行うドライエッチング工程とで、互いに異なる特性を有するメモリを形成することを目的として、図１１に示すエッチング時間設定テーブルに従って加工を行っている。
【０１８５】
これにより、裾引き形状を有する制御ゲート電極ＣＧ１と、逆テーパー形状を有する制御ゲート電極ＣＧ２とを作り分けることができる。よって、これらの制御ゲート電極ＣＧ１、ＣＧ２のそれぞれの側面に隣り合うようにサイドウォール形状のメモリゲート電極ＭＧ１、ＭＧ２を自己整合的に形成することで、第１メモリセル領域１Ａに形成するメモリゲート電極ＭＧ１のゲート長Ｌ１と、第２メモリセル領域１Ｂに形成するメモリゲート電極ＭＧ２のゲート長Ｌ２とを別々の大きさに制御することができる。
【０１８６】
このため、本実施の形態の半導体装置の製造方法を用いることで、同一半導体チップ上に、特性が互いに異なるメモリセルを種類別に形成することができる。よって、互いに要求される性能が異なるメモリを製造する場合に、所定の特性を有するメモリを搭載した半導体チップと、他の特性を有するメモリを搭載した半導体チップとを用意する必要がない。よって、半導体装置の微細化を実現することができる。また、半導体装置のレイアウトの自由度を高めることができる。また、半導体装置の製造コストを低減することができる。
【０１８７】
なお、ここでは、距離ｂ１、ｂ２のそれぞれの値は互いに同じでも異なっていてもよく、距離ｃ１、ｃ２のそれぞれの値は互いに同じでも異なっていてもよい。
【０１８８】
＜変形例１＞
図２８に、本実施の形態の変形例１である半導体装置の断面図を示す。図２８では、図１８と同様に、第１メモリセル領域１Ａおよび第２メモリセル領域１Ｂを並べて示している。
【０１８９】
図２８に示す構造は、制御ゲート電極ＣＧ２が裾引き形状を有し、それに従ってメモリゲート電極ＭＧ２のゲート長Ｌ２が縮小している点を除き、図１８を用いて説明した構造と同様である。ただし、距離ｂ１、ｂ２のそれぞれの値は互いに異なっており、距離ｃ１、ｃ２のそれぞれの値は互いに異なっている。
【０１９０】
本変形例の第１メモリセル領域１ＡのメモリセルＭＣ１は、図１９〜図２７を用いて説明したメモリセルＭＣ１と同様の製造方法により形成することができる。対して、第２メモリセル領域１ＢのメモリセルＭＣ２は、図１９〜図２７を用いて説明したメモリセルＭＣ１と同様の製造方法により形成することができる。このため、制御ゲート電極ＣＧ１、ＣＧ２はいずれも裾引き形状を有する。ただし、制御ゲート電極ＣＧ２の第３部分の垂直方向（高さ方向）の距離ｂ２は、制御ゲート電極ＣＧ１の第１部分の垂直方向（高さ方向）の距離ｂ１よりも大きい。このため、制御ゲート電極ＣＧ２の第４部分の垂直方向（高さ方向）の距離ｃ２は、制御ゲート電極ＣＧ１の第２部分の垂直方向（高さ方向）の距離ｃ１よりも小さい。
【０１９１】
したがって、制御ゲート電極ＣＧ１の裾引き長ｄ１に比べ、制御ゲート電極ＣＧ２の裾引き長ｄ２は小さい。このような構造は、制御ゲート電極ＣＧ２を形成するための第３ドライエッチングを行う際に、第１メモリセル領域１Ａに形成するメモリセルＭＣ１の所望の特性に比べ、例えば比較的書込み速度が速い特性のメモリセルＭＣ２を第２メモリセル領域１Ｂに形成することを前提として、図１１のエッチング時間設定テーブルに従いエッチング時間を設定することで実現することができる。
【０１９２】
すなわち、同一の半導体基板ＳＢ上に、裾引き形状を有する制御ゲート電極ＣＧ１を備えたメモリセルＭＣ１と、裾引き形状を有する制御ゲート電極ＣＧ２を備えたメモリセルＭＣ２とを形成する場合でも、第１ドライエッチングのエッチング時間と第３ドライエッチングのエッチング時間とを異なる長さに設定することで、メモリセルＭＣ１、ＭＣ２の性能に差を設けることができる。
【０１９３】
つまり、制御ゲート電極ＣＧ１の第１部分を形成するために行う第１ドライエッチングを、制御ゲート電極ＣＧ２の第３部分を形成するために行う第３ドライエッチングよりも短時間で行えば、距離ｂ１は距離ｂ２より小さくなる。その結果、制御ゲート電極ＣＧ１の第２部分を形成するために行う第２ドライエッチングは、制御ゲート電極ＣＧ２の第４部分を形成するために行う第４ドライエッチングよりも長時間行うこととなるため、距離ｃ１は距離ｃ２より大きくなる。このため、裾引き長ｄ１を裾引き長ｄ２より大きくすることができ、これにより、メモリゲート電極ＭＧ１のゲート長Ｌ１を、メモリゲート電極ＭＧ２のゲート長Ｌ２よりも小さくすることができる。
【０１９４】
このような構造を実現することで、図１８に示す構造に比べ、互いに性能の差を縮小したメモリセルＭＣ１、ＭＣ２を形成することができる。
【０１９５】
＜変形例２＞
図２９に、本実施の形態の変形例２である半導体装置の断面図を示す。図２９では、図１８と同様に、第１メモリセル領域１Ａおよび第２メモリセル領域１Ｂを並べて示している。
【０１９６】
図２９に示す構造は、制御ゲート電極ＣＧ１が裾引き形状を有さず、垂直な側面のみを有し、それに従ってメモリゲート電極ＭＧ１のゲート長Ｌ１が拡大している点を除き、図１８を用いて説明した構造と同様である。ただし、距離ｂ１、ｂ２のそれぞれの値は互いに異なっており、距離ｃ１は０または０に近い値である。
【０１９７】
本変形例の第２メモリセル領域１ＢのメモリセルＭＣ２は、図１９〜図２７を用いて説明したメモリセルＭＣ２と同様の製造方法により形成することができる。対して、第１メモリセル領域１Ａの制御ゲート電極ＣＧ１は、第１ドライエッチングによりシリコン膜ＰＳ１（図１９参照）の殆どの膜厚を除去することで形成されており、このため、長方形の断面形状を有している。
【０１９８】
このように、メモリセルＭＣ１を構成する電極として、裾引き形状も逆テーパー形状も有しない垂直な側面を持つ制御ゲート電極ＣＧ１を形成してもよい。本変形例においても、メモリゲート電極ＭＧ１のゲート長Ｌ１とメモリゲート電極ＭＧ２のゲート長Ｌ２とに差を設けることができるため、図１８を用いて説明した半導体装置と同様の効果を得ることができる。
【０１９９】
＜変形例３＞
図３０に、本実施の形態の変形例３である半導体装置の断面図を示す。図３０では、図１８と同様に、第１メモリセル領域１Ａおよび第２メモリセル領域１Ｂを並べて示している。
【０２００】
図３０に示す構造は、制御ゲート電極ＣＧ２が裾引き形状を有さず、垂直な側面のみを有し、それに従ってメモリゲート電極ＭＧ２のゲート長Ｌ２が縮小している点を除き、図１８を用いて説明した構造と同様である。ただし、距離ｂ１、ｂ２のそれぞれの値は互いに異なっており、距離ｃ２は０または０に近い値である。
【０２０１】
前記変形例２と異なり、本変形例のように、裾引き形状を有する制御ゲート電極ＣＧ１を備えたメモリセルＭＣ１と、垂直方向に沿う側面を有する制御ゲート電極ＣＧ２を備えたメモリセルＭＣ２とを混載してもよい。この場合でも、メモリゲート電極ＭＧ１のゲート長Ｌ１とメモリゲート電極ＭＧ２のゲート長Ｌ２とに差を設けることができるため、図１８を用いて説明した半導体装置と同様の効果を得ることができる。
【０２０２】
＜変形例４＞
図３１に、本実施の形態の変形例４である半導体装置の断面図を示す。図３１では、図１８と同様に、第１メモリセル領域１Ａおよび第２メモリセル領域１Ｂを並べて示している。
【０２０３】
図２８に示す前記変形例１の半導体装置とは異なり、図３１に示すように、第１メモリセル領域１Ａおよび第２メモリセル領域１Ｂのそれぞれに、形成する制御ゲート電極ＣＧ１、ＣＧ２を共に逆テーパー形状で形成してもよい。ここでは、第１メモリセル領域１Ａの距離ｂ１を第２メモリセル領域１Ｂの距離ｂ２よりも大きくしている。つまり、制御ゲート電極ＣＧ１の第１部分を形成するために行う第１ドライエッチングを、制御ゲート電極ＣＧ２の第３部分を形成するために行う第３ドライエッチングよりも長時間で行っている。このため、距離ｂ１は距離ｂ２より大きくなる。
【０２０４】
その結果、制御ゲート電極ＣＧ１の第２部分を形成するために行う第２ドライエッチングを行う時間は、制御ゲート電極ＣＧ２の第４部分を形成するために行う第４ドライエッチングを行う時間よりも短くなるため、距離ｃ１は距離ｃ２より小さくなる。したがって、後退幅ｄ１は後退幅ｄ２より小さくなるため、メモリゲート電極ＭＧ１のゲート長Ｌ１を、メモリゲート電極ＭＧ２のゲート長Ｌ２よりも小さくすることができる。
【０２０５】
このような構造を実現することで、図１８に示す構造に比べ、互いに性能の差を縮小したメモリセルＭＣ１、ＭＣ２を形成することができる。
【０２０６】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２０７】
ＣＧ、ＣＧ１、ＣＧ２、ＣＧＡ、ＣＧＢ    制御ゲート電極
Ｄ１、Ｄ２、ＤＦ    拡散領域
Ｅ１、Ｅ２、ＥＸ    エクステンション領域
ＧＩ１、ＧＩ２    ゲート絶縁膜
Ｌ１、Ｌ２    ゲート長
ＭＣ、ＭＣ１、ＭＣ２、ＭＣＡ、ＭＣＢ    メモリセル
ＭＧ、ＭＧ１、ＭＧ２、ＭＧＡ、ＭＧＢ    メモリゲート電極
ＯＮ    ＯＮＯ膜
ＳＢ、ＳＢＡ、ＳＢＢ    半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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