(57)【要約】【課題】電極を埋め込んだ溝を活性領域に備えた半導体装置において、耐圧低下を防止することができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】活性領域４１に、ソース電極１１を埋め込んだコンタクトトレンチ８が設けられている。活性領域４１とエッジ終端領域４２との間の境界領域４３に、テーパートレンチ２３が設けられている。第２ｐ型ベース領域１３は、コンタクトトレンチ８の内壁に沿って設けられ、かつ境界領域４３に延在し基体おもて面およびテーパートレンチ２３の内壁に沿って設けられている。テーパートレンチ２３の側壁２３ｂの基板おもて面に対する角度θ３は、コンタクトトレンチ８の側壁８ｂの基板おもて面に対する角度θ１よりも小さい。テーパートレンチ２３とエッジ終端領域４２の段差４０との間の第２メサ部４５において基体おもて面上に、フィールド酸化膜１４を介してゲートランナー２０が配置される。【選択図】図２
2018110165.tif 000002
【特許請求の範囲】
【請求項１】
活性領域を囲む終端領域と、
前記活性領域と前記終端領域との間に設けられた境界領域と、
第１導電型の半導体基板の第１主面に設けられた第１溝と、
前記第１溝に埋め込まれた第１電極と、
オン状態のときに前記第１電極との間に電流が流れる第２電極と、を有する前記活性領域と、
前記半導体基板の第１主面に設けられた、前記第１溝よりも前記半導体基板の第１主面に対する側壁の傾斜が小さい第２溝と、
前記第２溝の内壁に沿って設けられた第２導電型の第１半導体領域と、を有する前記境界領域と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１溝と前記第２溝との間の距離は８μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域は、
前記第１溝の内壁に沿った部分で一部の不純物濃度が前記第１半導体領域の不純物濃度と等しく、かつ前記第１溝の内壁で前記第１電極に接する第２導電型の第２半導体領域をさらに有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２半導体領域は、前記半導体基板の第１主面に沿って前記境界領域に延在し前記第１半導体領域に連結されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記活性領域に、
前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
前記第２半導体領域の、前記第３半導体領域と前記半導体基板との間の領域に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第２半導体領域の反対側に設けられたゲート電極と、
をさらに備え、
前記第２溝と前記終端領域との間に、前記ゲート電極に電気的に接続されたゲートランナーをさらに備えることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記半導体基板は、炭化珪素基板であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
活性領域に第１溝を有し、前記活性領域と前記活性領域を囲む終端領域との間に境界領域に第２溝を有する半導体装置の製造方法であって、
前記活性領域において第１導電型の半導体基板の第１主面に前記第１溝を形成する工程と、
前記境界領域において前記半導体基板の第１主面に、前記第１溝よりも前記第１主面に対する側壁の傾斜が小さい前記第２溝を形成する工程と、
前記第１溝の側壁に沿って第２導電型の第１拡散領域を形成する工程と、
前記第２溝の内壁および前記第１溝の底面に沿って第２導電型の第２拡散領域を形成する工程と、
前記第１溝に埋め込むように第１電極を形成する工程と、
オン状態のときに前記第１電極との間に電流が流れる第２電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力用半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖ、６５００Ｖあるいはそれ以上の耐圧を有するトレンチゲート型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）等が公知である。例えば、炭化珪素（ＳｉＣ）を用いたトレンチゲート型ＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）は、コンバーター・インバーター等の電力変換装置に用いられている。この電力用半導体装置は、低損失・高効率と同時に要求耐圧を有することが求められる。また、中容量、大容量の電力用半導体装置では、素子面積の増大に伴い、チップ面内のゲート電極の電位分布にばらつきが生じないように、活性領域とエッジ終端領域との間にゲートランナーを配置する必要がある。
【０００３】
従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴとして、隣り合うゲートトレンチ間にコンタクトトレンチを備えた装置が提案されている（例えば、下記特許文献１および下記非特許文献１参照。）。ゲートトレンチとは、ゲート絶縁膜を介してゲート電極が埋め込まれたトレンチである。コンタクトトレンチとは、隣り合うゲートトレンチ間（メサ部）に設けられ、金属電極（ソース電極）が埋め込まれたトレンチである。コンタクトトレンチの内壁に露出する半導体領域と金属電極とでコンタクト（電気的接触部）が形成される。従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの活性領域とエッジ終端領域との間の境界領域の構造について説明する。図１４は、従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの活性領域とエッジ終端領域との間の境界領域の構造を示す断面図である。
【０００４】
図１４に示す従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴは、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）１１０に、活性領域１４１とエッジ終端領域１４２との間に境界領域１４３を備える。炭化珪素基体１１０は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする（不図示））１０１上にｎ-型ドリフト領域１０２（１０２ａ，１０２ｂ）およびｐ型ベース領域１０３となる複数の炭化珪素層を順にエピタキシャル成長させてなる。活性領域１４１は、基板の厚さ方向での電流の流れを担う領域である。活性領域１４１には、コンタクトトレンチ１０８およびトレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が配置される。エッジ終端領域１４２は、境界領域１４３を挟んで活性領域１４１の周囲を囲むように配置される。符号１４０は、エッジ終端領域１４２の全域にわたって炭化珪素基体１１０のおもて面を、活性領域１４１よりも低くしてなる（ドレイン側に凹ませた）段差である。
【０００５】
ＭＯＳゲート構造を構成するｐ型ベース領域１０３は、コンタクトトレンチ１０８の内壁（底面１０８ａおよび側壁１０８ｂ）に沿って設けられ、その一部１１３がコンタクトトレンチ１０８の底面１０８ａに沿った部分でゲートトレンチ（不図示）よりもドレイン側に達している。以下、ｐ型ベース領域１０３のうち、浅い部分を第１ｐ型ベース領域１０３とし、コンタクトトレンチ１０８の内壁に沿った一部１１３を第２ｐ型ベース領域１１３とする。第２ｐ型ベース領域１１３は、活性領域１４１の外周においてコンタクトトレンチ１０８の側壁１０８ｂから境界領域１４３に延在し、エッジ終端領域１４２の接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造１３０に接する。境界領域１４３の第２ｐ型ベース領域１１３およびＪＴＥ構造１３０は、フィールド酸化膜１１４で覆われている。境界領域１４３は、ゲートランナー１２０を配置するために設けられる。境界領域１４３においてフィールド酸化膜１１４上には、ポリシリコン（ｐｏｌｙ−Ｓｉ）層１２１および金属層１２２を順に積層してなるゲートランナー１２０が配置されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０７−１６１９８３号公報
【非特許文献】
【０００７】
【非特許文献１】ワイ・ナカノ（Ｙ．Ｎａｋａｎｏ）、外４名、６９０Ｖ，１．００ｍΩｃｍ2  ４Ｈ−ＳｉＣ  ダブル−トレンチ  ＭＯＳＦＥＴｓ（６９０Ｖ，１．００ｍΩｃｍ2  ４Ｈ−ＳｉＣ  Ｄｏｕｂｌｅ−Ｔｒｅｎｃｈ  ＭＯＳＦＥＴｓ）、マテリアルズ  サイエンス  フォーラム（Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ）、（スイス）、トランス  テック  パブリケーションズ  インク（Ｔｒａｎｓ  Ｔｅｃｈ  Ｐｕｂｌｉｃａｔｉｏｎｓ  Ｉｎｃ．）、２０１２年５月、第７１７−７２０巻、ｐ．１０６９−１０７２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴでは、ゲートランナー１２０を配置した境界領域１４３に、コンタクトトレンチ１０８の内壁に沿った部分よりも基体おもて面（炭化珪素基体１１０のおもて面）から浅く略平坦に第２ｐ型ベース領域１１３が延在する。このため、活性領域１４１の外周において、第２ｐ型ベース領域１１３の、コンタクトトレンチ１０８の底面コーナー部１０８ｃに沿った曲率の大きい部分１１３ａに電界が集中し、耐圧低下が生じてしまう。このように、活性領域１４１の外周付近で生じるコンタクトトレンチ１０８への電界集中による耐圧低下と、活性領域１４１とエッジ終端領域１４２の間にゲートランナー１２０を配置することと、の両立が困難である。
【０００９】
この発明は、上述した従来技術による問題点を解消するため、電極を埋め込んだ溝を活性領域に備えた半導体装置において、耐圧低下を防止することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。活性領域と前記活性領域を囲む終端領域との間に、境界領域を有する。前記活性領域には、第１溝および第１，２電極が設けられている。前記第１溝は、第１導電型の半導体基板の第１主面に設けられている。前記第１電極は、前記第１溝に埋め込まれている。前記第２電極は、オン状態のときに前記第１電極との間に電流が流れる。前記境界領域には、第２溝および第２導電型の第１半導体領域が設けられている。前記第２溝は、前記半導体基板の第１主面に設けられている。前記第２溝は、前記第１溝よりも前記半導体基板の第１主面に対する側壁の傾斜が小さい。前記第１半導体領域は、前記第２溝の内壁に沿って設けられている。
【００１１】
また、この発明にかかる半導体装置は、上述した発明において、前記第１溝と前記第２溝との間の距離は８μｍ以下であることを特徴とする。
【００１２】
また、この発明にかかる半導体装置は、上述した発明において、前記活性領域に、さらに第２導電型の第２半導体領域が設けられている。前記第２半導体領域は、前記第１溝の内壁に沿った部分で一部の不純物濃度が前記第１半導体領域の不純物濃度と等しい。かつ前記第２半導体領域は、前記第１溝の内壁で前記第１電極に接することを特徴とする。
【００１３】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記半導体基板の第１主面に沿って前記境界領域に延在し前記第１半導体領域に連結されていることを特徴とする。
【００１４】
また、この発明にかかる半導体装置は、上述した発明において、前記活性領域に、さらに、第１導電型の第３半導体領域、ゲート絶縁膜およびゲート電極が設けられている。前記第３半導体領域は、前記第２半導体領域の内部に選択的に設けられている。前記ゲート絶縁膜は、前記第２半導体領域の、前記第３半導体領域と前記半導体基板との間の領域に接して設けられている。前記ゲート電極は、前記ゲート絶縁膜を挟んで前記第２半導体領域の反対側に設けられている。前記第２溝と前記終端領域との間に、前記ゲート電極に電気的に接続されたゲートランナーを備えることを特徴とする。
【００１５】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、炭化珪素基板であることを特徴とする。
【００１６】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、活性領域に第１溝を有し、前記活性領域と前記活性領域を囲む終端領域との間に境界領域に第２溝を有する半導体装置の製造方法であって、次の特徴を有する。前記活性領域において第１導電型の半導体基板の第１主面に前記第１溝を形成する。前記境界領域において前記半導体基板の第１主面に、前記第１溝よりも前記第１主面に対する側壁の傾斜が小さい前記第２溝を形成する。前記第１溝の側壁に沿って第２導電型の第１拡散領域を形成する。前記第２溝の内壁および前記第１溝の底面に沿って第２導電型の第２拡散領域を形成する。前記第１溝に埋め込むように第１電極を形成する。オン状態のときに前記第１電極との間に電流が流れる第２電極を形成する。
【００１７】
上述した発明によれば、境界領域に配置した第２溝により、活性領域の外周における第１溝への電界集中を緩和することができる。このため、電界集中が生じにくい第２溝と終端領域との間にゲートランナーを配置することで耐圧低下を防止することができる。
【発明の効果】
【００１８】
本発明にかかる半導体装置および半導体装置の製造方法によれば、電極を埋め込んだ溝を活性領域に備えた半導体装置において、耐圧低下を防止することができるという効果を奏する。
【図面の簡単な説明】
【００１９】
【図１】実施の形態にかかる半導体装置の活性領域の構造を示す断面図である。
【図２】実施の形態にかかる半導体装置の活性領域とエッジ終端領域との間の境界領域の構造を示す断面図である。
【図３】実施の形態にかかる半導体装置の耐圧特性を示す特性図である。
【図４】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図１１】実施の形態にかかる半導体装置の平面レイアウトの一例を示す平面図である。
【図１２】実施の形態にかかる半導体装置の平面レイアウトの一例を示す平面図である。
【図１３】実施の形態にかかる半導体装置の平面レイアウトの一例を示す平面図である。
【図１４】従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの活性領域とエッジ終端領域との間の境界領域の構造を示す断面図である。
【発明を実施するための形態】
【００２０】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２１】
（実施の形態）
実施の形態にかかる半導体装置の構造について、炭化珪素（ＳｉＣ）を用いたトレンチゲート型ＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）を例に説明する。図１は、実施の形態にかかる半導体装置の活性領域の構造を示す断面図である。図１には、隣り合う単位セル（素子の機能単位）間の構造を示し、これらの単位セルに隣接するように繰り返し配置された他の単位セルを図示省略する。図１に示すように、実施の形態にかかる半導体装置は、活性領域４１において、炭化珪素からなる半導体基体（ｎ型炭化珪素基体（半導体基板））１０のおもて面（ｎ-型ドリフト領域２側の表面）側に、トレンチゲート型のＭＯＳゲート構造と、コンタクトトレンチ（第１溝）８と、を備える。活性領域４１は、半導体基板の厚さ方向に流れる電流を担う領域であり、ＳｉＣ−ＭＯＳＦＥＴがオン状態のときに電流が流れる。
【００２２】
具体的には、炭化珪素基体（半導体チップ）１０は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１上にｎ-型ドリフト領域２（２ａ，２ｂ）およびｐ型ベース領域３となる複数の炭化珪素層を順にエピタキシャル成長させてなる。炭化珪素基体１０のおもて面（ｐ型ベース領域３側の面）側には、ｎ+型ソース領域（第３半導体領域）４、ゲートトレンチ５、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造が設けられている。ｎ-型ドリフト領域２の不純物濃度は、基体裏面側の部分（以下、ｎ-型低濃度ドリフト領域とする）２ａに比べて基体おもて面側の部分（以下、ｎ型高濃度ドリフト領域とする）２ｂで高くてもよい。
【００２３】
ゲートトレンチ５は、基体おもて面から例えばｎ-型低濃度ドリフト領域２ａに達しない深さで設けられている。ゲートトレンチ５の内部には、ゲート絶縁膜６を介してゲート電極７が埋め込まれている。隣り合うゲートトレンチ５間（メサ部）には、コンタクトトレンチ８が設けられている。コンタクトトレンチ８とは、隣り合うゲートトレンチ５間（メサ部）に設けられ、金属電極（後述するソース電極（第１電極）１１）が埋め込まれたトレンチである。コンタクトトレンチ８の内壁（底面８ａおよび側壁８ｂ）に露出する半導体領域と金属電極とでコンタクト（電気的接触部）が形成される。コンタクトトレンチ８の深さは、ゲートトレンチ５の深さよりも深い。
【００２４】
ｐ型ベース領域３は、隣り合うゲートトレンチ５間にわたって、ゲートトレンチ５よりも浅い深さで設けられている。また、ｐ型ベース領域３の一部（第２半導体領域）１３は、コンタクトトレンチ８の内壁に露出するようにコンタクトトレンチ８の内壁に沿って設けられ、コンタクトトレンチ８の底面８ａに沿った部分でゲートトレンチ５の深さよりも深くドレイン側に達している。ｐ型ベース領域３の一部１３は、例えば、コンタクトトレンチ８の底面８ａに沿った部分で、ｎ-型低濃度ドリフト領域２ａとｎ型高濃度ドリフト領域２ｂとの界面よりもドレイン側に達していてもよい。
【００２５】
このように、ｐ型ベース領域３の一部１３がゲートトレンチ５の底面５ａよりもドレイン側に達していることで、ＳｉＣ−ＭＯＳＦＥＴのオフ時、ｐ型ベース領域３の、コンタクトトレンチ８の底面８ａに沿った部分で電界負担される。このため、ゲートトレンチ５の底面５ａにおけるゲート絶縁膜６への電界集中が緩和される。符号５ｂは、ゲートトレンチ５の側壁である。以下、ｐ型ベース領域３のうち、隣り合うゲートトレンチ５間のゲートトレンチ５よりも浅い部分を第１ｐ型ベース領域３とし、コンタクトトレンチ８の内壁に沿った一部１３を第２ｐ型ベース領域１３とする。第２ｐ型ベース領域１３のうち、コンタクトトレンチ８の底面８ａに沿った部分１３ａの不純物濃度を、コンタクトトレンチ８の側壁８ｂに沿った部分１３ｂの不純物濃度より高くしてもよい。
【００２６】
ｎ+型ソース領域４は、第１ｐ型ベース領域３の表面領域に選択的に設けられている。第１ｐ型ベース領域３の表面領域にｐ+型コンタクト領域（不図示）が選択的に設けられていてもよい。層間絶縁膜９を深さ方向に貫通するコンタクトホール９ａは、コンタクトトレンチ８につながるように形成されている。ソース電極１１は、コンタクトホール９ａおよびコンタクトトレンチ８に埋め込まれるように設けられ、第１，２ｐ型ベース領域３，１３、ｎ+型ソース領域４およびｐ+型コンタクト領域に接する。炭化珪素基体１０の裏面（ｎ+型ドレイン層であるｎ+型炭化珪素基板１側の面）には、裏面電極としてドレイン電極（第２電極）１２が設けられている。
【００２７】
次に、活性領域４１よりも外側（チップ端部側）の構成について説明する。図２は、実施の形態にかかる半導体装置の活性領域とエッジ終端領域との間の境界領域の構造を示す断面図である。活性領域４１よりも外側には、活性領域４１の周囲を囲むようにエッジ終端領域４２が設けられている。エッジ終端領域４２は、炭化珪素基体１０のおもて面の電界を緩和して耐圧を保持する領域である。エッジ終端領域４２の全域にわたって炭化珪素基体１０のおもて面に、エッジ終端領域４２を活性領域４１よりも低くした（ドレイン側に凹ませた）段差４０が形成され、ｎ-型ドリフト領域２（例えばｎ-型低濃度ドリフト領域２ａ）が露出されている。
【００２８】
段差４０の底面４０ａは、段差４０の形成によりエッジ終端領域４２に新たに形成された、炭化珪素基体１０のおもて面（基体おもて面）である。段差４０の側壁４０ｂは、段差４０の底面４０ａと、当該段差４０よりも内側（活性領域４１側）の基体おもて面（後述する第２メサ部４５の表面）と、の間に位置し、かつ当該第２メサ部４５の表面に対する角度θ２を鋭角とする斜度を有する、炭化珪素基体１０のおもて面である。段差４０の側壁４０ｂの角度θ２は、第２メサ部４５の表面に対して略９０度であってもよい（０度＜θ２≦９０度）。段差４０の側壁４０ｂは、例えば、活性領域４１とエッジ終端領域４２との間の境界領域４３に位置する。
【００２９】
段差４０の底面４０ａに露出されたｎ-型ドリフト領域２には、例えばＪＴＥ構造３０が配置されている。ＪＴＥ構造３０とは、外側に配置されるほど不純物濃度を低くした複数のｐ型半導体領域（以下、ｐ-型低濃度領域（不図示）とする）を、活性領域４１の周囲を囲む同心円状に隣接して配置した耐圧構造である。ＪＴＥ構造３０を構成するｐ-型低濃度領域の不純物濃度は、境界領域４３の第２ｐ型ベース領域１３の不純物濃度よりも低い。ＪＴＥ構造３０は、フィールド酸化膜１４で覆われている。フィールド酸化膜１４は内側の境界領域４３に延在し、境界領域４３において基体おもて面および後述するテーパートレンチ（第２溝）２３の内壁（底面２３ａおよび側壁２３ｂ）を覆う。エッジ終端領域４２および境界領域４３において基体おもて面に露出とは、フィールド酸化膜１４に接するように配置されていることである。
【００３０】
境界領域４３には、コンタクトトレンチ８の最も外側の側壁８ｂからテーパートレンチ２３よりも浅い深さで第２ｐ型ベース領域１３が延在する。境界領域４３の第２ｐ型ベース領域（第１半導体領域）１３（１３ｃ）は、基体おもて面およびテーパートレンチ２３の内壁に沿って設けられ、基体おもて面およびテーパートレンチ２３の内壁に露出する。境界領域４３の第２ｐ型ベース領域１３の、テーパートレンチ２３の底面２３ａに沿った部分は、ｎ-型低濃度ドリフト領域２ａとｎ型高濃度ドリフト領域２ｂとの界面よりもドレイン側に達していてもよい。また、境界領域４３の第２ｐ型ベース領域１３は、段差４０の側壁４０ｂに沿って、段差４０の底面コーナー部（段差４０の底面４０ａと側壁４０ｂと境界）４０ｃを覆うように延在し、ＪＴＥ構造３０の最内周のｐ-型低濃度領域（不図示）に接する。境界領域４３の第２ｐ型ベース領域１３（１３ｃ）の不純物濃度は、活性領域４１の第２ｐ型ベース領域１３のうち、コンタクトトレンチ８の底面８ａに沿った部分１３ａの不純物濃度と略同じであってもよい。
【００３１】
境界領域４３において基板おもて面上には、フィールド酸化膜１４を介してゲートランナー２０が設けられている。ゲートランナー２０は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）層２１および金属層２２を順に積層してなる。ゲートランナー２０は、例えば、活性領域４１の周囲を囲むリング状の平面レイアウトに配置されている。また、境界領域４３において基板おもて面には、ゲートランナー２０よりも内側に、テーパー状の断面形状をなすトレンチ（以下、テーパートレンチとする）２３が設けられている。テーパートレンチ２３は、活性領域４１と離して、活性領域４１の周囲を囲むリング状の平面レイアウトに配置されている。テーパートレンチ２３の深さは、例えばコンタクトトレンチ８の深さと同じであってもよい。
【００３２】
テーパートレンチ２３の側壁２３ｂは、基板おもて面（後述する第１，２メサ部４４，４５の表面）に対する角度θ３を鋭角とする斜度を有する（０度＜θ３＜９０度）。かつ、テーパートレンチ２３の側壁２３ｂの基板おもて面に対する角度θ３は、コンタクトトレンチ８の側壁８ｂの基板おもて面に対する角度θ１よりも小さい（θ３＜θ１≦９０度）。このようにテーパー状の断面形状をなすテーパートレンチ２３を境界領域４３に設けることで、活性領域４１の外周において、第２ｐ型ベース領域１３の、コンタクトトレンチ８の底面コーナー部（コンタクトトレンチ８の底面８ａと側壁８ｂと境界）８ｃに沿った曲率の大きい部分１３ｄへの電界集中が緩和される。
【００３３】
また、テーパートレンチ２３の側壁２３ｂの基板おもて面に対する角度θ３を鋭角とすることで、テーパートレンチ２３の底面コーナー部（テーパートレンチ２３の底面２３ａと側壁２３ｂと境界）２３ｃの曲率が小さくなる。したがって、テーパートレンチ２３の内壁に沿って延在する第２ｐ型ベース領域１３の、テーパートレンチ２３の底面コーナー部２３ｃに沿った部分１３ｅの曲率が小さくなり、この部分１３ｅに電界集中が生じにくい。このため、テーパートレンチ２３とエッジ終端領域４２との間（後述する第２メサ部４５）に、上述したゲートランナー２０が配置される。
【００３４】
境界領域４３には、コンタクトトレンチ８、テーパートレンチ２３および段差４０により２つのメサ部（以下、内周側から順に第１，２メサ部４４，４５とする）が形成される。すなわち、活性領域４１とエッジ終端領域４２との間に、活性領域４１の周囲を囲む同心円状に第１，２メサ部４４，４５が配置される。外周側の第２メサ部４５（テーパートレンチ２３と段差４０との間）に、上述したようにゲートランナー２０が配置される。第２メサ部４５の幅Ｄ2は、少なくてもゲートランナー２０を配置可能程度に広い。活性領域４１に隣接する第１メサ部４４の幅（コンタクトトレンチ８とテーパートレンチ２３との間の距離）Ｄ1は、例えば８μｍ以下程度であることが好ましい。その理由は、次の通りである。
【００３５】
図３は、実施の形態にかかる半導体装置の耐圧特性を示す特性図である。実施の形態にかかる半導体装置（図１，２参照）において第１メサ部４４の幅Ｄ1（図３には距離Ｄとする）を変えたときの耐圧の実測値を図３に示す。耐圧とは、活性領域４１よりも外側の部分（境界領域４３およびエッジ終端領域４２）の耐圧である。また、図３には、トレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの耐圧の理論値を示す。上述したゲートランナー１２０を配置した従来構造（図１４参照）において、活性領域１４１に隣接するメサ部（コンタクトトレンチ１０８と段差１４０との間）１４４の幅Ｄ100（距離Ｄ）を変えたときの耐圧をシミュレーションした結果を理論値としている。
【００３６】
図３に示す実測値から、本発明において第１メサ部４４の幅Ｄ1が８μｍ以下程度であれば目標耐圧（目盛線よりも粗い横破線）５１以上を確保することができることが確認された。また、図３に示す結果より、実測値および理論値ともにメサ部の幅Ｄ1，Ｄ100（距離Ｄ）が広くなるほど耐圧が低下することが確認された。図示省略するがゲートランナー１２０を配置した従来構造（図１４参照）では、活性領域１４１に隣接するメサ部（コンタクトトレンチ１０８と段差１４０との間）１４４の幅Ｄ100は１０μｍ以上となることが確認された。このため、図３の理論値から、図１４に示すゲートランナー１２０を配置した従来構造では、目標耐圧５１を確保することが困難であることがわかる。
【００３７】
次に、実施の形態にかかる半導体装置の製造方法について、３３００Ｖ耐圧クラスのトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴを作製（製造）する場合を例に説明する。図４〜１０は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。まず、例えば１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下程度の不純物濃度を有するｎ+型炭化珪素基板１（図１参照）を用意する。次に、エピタキシャル成長により、ｎ+型炭化珪素基板１のおもて面に、例えば２×１０15／ｃｍ3以上４×１０15／ｃｍ3以下程度の不純物濃度を有するｎ-型低濃度ドリフト領域２ａとなるｎ-型炭化珪素層を例えば３０μｍ程度の厚さで成膜（形成）する。
【００３８】
次に、エピタキシャル成長により、ｎ-型低濃度ドリフト領域２ａ上に、例えば１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下程度の不純物濃度を有するｎ型高濃度ドリフト領域２ｂとなるｎ型炭化珪素層を例えば０．５μｍ以上３．０μｍ以下程度の厚さで成膜する。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ-型ドリフト領域２（２ａ，２ｂ）を順に積層した炭化珪素基体（半導体ウエハ）１０が形成される（図４）。
【００３９】
次に、炭化珪素基体１０のおもて面に例えば１．５μｍ以上２．５μｍ以下程度の厚さで酸化膜（不図示）を堆積する。次に、この酸化膜をフォトリソグラフィおよびエッチングによりパターニングし、エッジ終端領域４２の段差４０の形成領域と、境界領域４３のテーパートレンチ２３の形成領域と、に対応する部分を露出させる。次に、酸化膜のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜の残部をマスクとして等方性エッチングを行い、例えば０．５μｍ以上２．５μｍ以下程度の深さで段差４０およびテーパートレンチ２３を形成する。これにより、テーパートレンチ２３と段差４０との間に第２メサ部４５が形成される。ここでは、エッジ終端領域４２の全域にわたってｎ型高濃度ドリフト領域２ｂを除去し、ｎ-型低濃度ドリフト領域２ａを露出させた場合を例に説明する。
【００４０】
段差４０およびテーパートレンチ２３を同一のエッチング工程により形成することで、工程数を増加させることなく、図１，２に示す実施の形態にかかる半導体装置を作製することができる。段差４０の底面４０ａおよびテーパートレンチ２３の底面２３ａに、ｎ-型低濃度ドリフト領域２ａが露出される。テーパートレンチ２３の側壁２３ｂの基板おもて面に対する角度θ３は、例えば２０°以上７０°以下程度であってもよい（２０°≦θ３≦７０°）。段差４０の側壁４０ｂの角度θ２も、第２メサ部４５の表面に対して例えば２０°以上７０°以下程度となる（２０°≦θ２≦７０°）。そして、段差４０およびテーパートレンチ２３の形成に用いた酸化膜の残部を除去する。ここまでの状態が図５に示されている。
【００４１】
次に、炭化珪素基体１０のおもて面に例えば１．５μｍ以上２．５μｍ以下程度の厚さで酸化膜（不図示）を堆積する。次に、この酸化膜をフォトリソグラフィおよびエッチングによりパターニングし、ＪＴＥ構造３０のｐ-型低濃度領域の形成領域に対応する部分を露出させる。次に、酸化膜のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜の残部をマスクとしてｐ型不純物をイオン注入する。そして、この酸化膜の残部を除去する。これら酸化膜の堆積およびパターニング、レジストマスクの除去、ｐ型不純物のイオン注入、酸化膜の残部の除去を１組とする工程を、異なるイオン注入条件で複数回行う。このイオン注入は、例えば、次の条件範囲内で種々変更する。
【００４２】
ＪＴＥ構造３０のｐ-型低濃度領域を形成するためのイオン注入において、ドーパントは例えばアルミニウム（Ａｌ）であってもよい。イオン注入時の温度は、２００℃以上６００℃以下程度の範囲内であってもよい。ドーズ量は、例えば１．０×１０12／ｃｍ2以上１．０×１０14／ｃｍ2以下程度の範囲内であってもよい。加速エネルギーは、例えば１５ｋｅＶ以上４６０ｋｅＶ以下程度の範囲内であってもよい。注入角度は、段差４０の底面４０ａに対して例えば０°以上１０°以下程度の範囲内であってもよい。これにより、段差４０の底面４０ａに露出するｎ-型低濃度ドリフト領域２ａに、ＪＴＥ構造３０を構成する複数のｐ-型低濃度領域が選択的に形成される。ここまでの状態が図６に示されている。
【００４３】
次に、炭化珪素基体１０のおもて面に例えば１．５μｍ以上２．５μｍ以下程度の厚さで酸化膜（不図示）を堆積する。次に、この酸化膜をフォトリソグラフィおよびエッチングによりパターニングし、コンタクトトレンチ８の形成領域に対応する部分を露出させる。次に、酸化膜のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜の残部をマスクとしてエッチングを行い、例えば０．５μｍ以上２．５μｍ以下程度の深さでコンタクトトレンチ８を形成する。これにより、コンタクトトレンチ８とテーパートレンチ２３との間に、第１メサ部４４が形成される。コンタクトトレンチ８の側壁８ｂの基板おもて面に対する角度θ１は、例えば７１°以上９０°以下程度であってもよい（７１°≦θ１≦９０°）。ここまでの状態が図７に示されている。
【００４４】
次に、コンタクトトレンチ８の形成に用いた同一の酸化膜をマスクとしてｐ型不純物をイオン注入し、コンタクトトレンチ８の側壁８ｂに沿った部分に第２ｐ型ベース領域（第１拡散領域）１３（１３ｂ）を形成する。この第２ｐ型ベース領域１３（１３ｂ）は、異なるイオン注入条件での複数回のイオン注入（多段イオン注入）により形成してもよい。第２ｐ型ベース領域１３（１３ｂ）を形成するためのイオン注入において、ドーパント、温度、ドーズ量および加速エネルギーは、ＪＴＥ構造３０のｐ-型低濃度領域を形成するためのイオン注入と同じ範囲内であってもよい。注入角度は、基板おもて面に対して例えば１１°以上５０°以下程度の範囲内であってもよい。そして、コンタクトトレンチ８および第２ｐ型ベース領域１３（１３ｂ）の形成に用いた酸化膜の残部を除去する。ここまでの状態が図８に示されている。
【００４５】
次に、炭化珪素基体１０のおもて面に例えば１．５μｍ以上２．５μｍ以下程度の厚さで酸化膜（不図示）を堆積する。次に、この酸化膜をフォトリソグラフィおよびエッチングによりパターニングし、コンタクトトレンチ８の底面８ａおよび境界領域４３の形成領域に対応する部分を露出させる。次に、酸化膜のパターニングに用いたレジストマスク（不図示）を除去した後、酸化膜の残部をマスクとしてｐ型不純物をイオン注入する。これにより、コンタクトトレンチ８の底面８ａおよび境界領域４３における基板おもて面に、それぞれ第２ｐ型ベース領域（第２拡散領域）１３（１３ａ，１３ｃ）が形成される。第２ｐ型ベース領域１３（１３ａ，１３ｃ）は、多段イオン注入により形成してもよい。
【００４６】
この第２ｐ型ベース領域１３（１３ａ，１３ｃ）を形成するためのイオン注入において、ドーパント、温度、加速エネルギーおよび注入角度は、ＪＴＥ構造３０のｐ-型低濃度領域を形成するためのイオン注入と同じ範囲内であってもよい。ドーズは、１．０×１０13／ｃｍ2以上１．０×１０15／ｃｍ2以下程度の範囲内であってもよい。ここまでの工程により、活性領域４１の外周においてコンタクトトレンチ８の側壁８ｂから境界領域４３に延在し、かつ第１ｐ型ベース領域３およびＪＴＥ構造３０に接する第２ｐ型ベース領域１３が形成される。そして、第２ｐ型ベース領域１３（１３ａ，１３ｃ）の形成に用いた酸化膜の残部を除去する。ここまでの状態が図９に示されている。
【００４７】
次に、一般的な方法により、活性領域４１に第１ｐ型ベース領域３、ｎ+型ソース領域４（図１参照）やｐ+型コンタクト領域（不図示）を形成する。これら活性領域４１の形成は、エッジ終端領域４２および境界領域４３の形成前であってもよい。第１ｐ型ベース領域３は、厚さと不純物濃度に応じて多段イオン注入又はエピタキシャル成長により形成することができる。次に、例えば炭化珪素基体１０のおもて面を熱酸化して、ゲート絶縁膜６（図１参照）を形成する。次に、炭化珪素基体１０のおもて面に層間絶縁膜９およびフィールド酸化膜１４となる絶縁層を例えば０．１μｍ以上５．０μｍ以下程度の厚さで堆積（形成）する。次に、この絶縁層上に、ゲート電極７およびゲートランナー２０となるポリシリコン層を０．１μｍ以上１．０μｍ以下程度の厚さで堆積（形成）する。次に、フォトリソグラフィおよびエッチングによりポリシリコン層をパターニングし、ゲートトレンチ５の内部にゲート電極７となるポリシリコン層を残すとともに、第２メサ部４５にゲートランナー２０となるポリシリコン層２１を残す。
【００４８】
次に、ポリシリコン層のパターニングに用いたレジストマスク（不図示）を除去した後、絶縁層（層間絶縁膜９およびフィールド酸化膜１４）およびゲート絶縁膜６をフォトリソグラフィおよびエッチングによりパターニングし、コンタクトホール９ａを形成する。このとき、コンタクトホール９ａにｎ+型ソース領域４およびｐ+型コンタクト領域（不図示）を露出させるとともに、コンタクトトレンチ８の底面８ａおよび側壁８ｂの第２ｐ型ベース領域１３（１３ａ，１３ｂ）も露出させる。次に、絶縁層およびゲート絶縁膜６のパターニングに用いたレジストマスク（不図示）を除去した後、ソース電極１１およびゲートランナー２０となる例えばアルミニウム層を１．０μｍ以上１０．０μｍ以下程度の厚さで堆積（形成）する。
【００４９】
フォトリソグラフィおよびエッチングによりアルミニウム層をパターニングし、活性領域４１にソース電極１１となるアルミニウム層を残すとともに、第２メサ部４５にゲートランナー２０の金属層２２となるアルミニウム層を残す。次に、ソース電極１１およびゲート絶縁膜６のパターニングに用いたレジストマスク（不図示）を除去した後、炭化珪素基体１０の裏面（ｎ+型炭化珪素基板１の裏面）にドレイン電極１２を形成する。その後、半導体ウエハをチップ状にダイシング（切断）して個片化することで、図１，２に示すトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴが完成する。
【００５０】
上述した実施の形態にかかる半導体装置の製造方法により作製されたトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの平面レイアウトについて説明する。図１１〜１３は、実施の形態にかかる半導体装置の平面レイアウトの一例を示す平面図である。図１１に示すように、活性領域４１は、略矩形状の平面レイアウトに配置される。ソースパッド（Ｓｏｕｒｃｅ  Ｐａｄ）となるソース電極１１は、活性領域４１のほぼ全面を覆う略矩形状の平面レイアウトに配置される。テーパートレンチ２３は、ソース電極１１の周囲を囲む同心円状の平面レイアウトに配置される。第２メサ部４５は、テーパートレンチ２３の周囲を囲む同心円状とゲートパッド（Ｇａｔｅ  Ｐａｄ）１５の周囲を囲む同心円状の平面レイアウトに配置される。段差４０は、第２メサ部４５の周囲を囲む略矩形状の平面レイアウトに配置されている。
【００５１】
図１２に示す実施の形態にかかる半導体装置の平面レイアウトが図１１に示す実施の形態にかかる半導体装置の平面レイアウトと異なる点は、活性領域４１の一部を略凹状の平面レイアウトに配置した点である。この場合、テーパートレンチ２３の一部を、活性領域４１の凹状部４１ａが内部に突出する凸状の平面レイアウトに配置し、この凸状部にゲートパッド１５を配置し、ゲートパッド１５の周囲を囲むようにテーパートレンチ２３を配置する。
【００５２】
図１３に示す実施の形態にかかる半導体装置の平面レイアウトが図１１に示す実施の形態にかかる半導体装置の平面レイアウトと異なる点は、活性領域４１に例えば略矩形状の平面レイアウトに無効領域６１を設け、この無効領域６１にゲートパッド１５を配置した点である。この場合、活性領域４１における有効領域６２と無効領域６１との間の境界領域６３に、無効領域６１の周囲を囲む略矩形枠状の平面レイアウトに第２テーパートレンチ４６（２３）が配置される。無効領域６１とは単位セルを配置しない領域であり、有効領域６２とは単位セルを配置する領域である。
【００５３】
図１３には図示省略するが、第２テーパートレンチ４６（２３）は隣り合う第１メサ部と第２メサ部間に形成される。この第２テーパートレンチ４６（２３）の構成は、活性領域４１とエッジ終端領域４２との間の境界領域４３のテーパートレンチ２３と同様である。第２テーパートレンチ４６（２３）により、活性領域４１の有効領域６２の内周において、第２ｐ型ベース領域１３の、コンタクトトレンチ８の底面コーナー部８ｃに沿った曲率の大きい部分１３ｄへの電界集中が緩和される。
【００５４】
また、図１１〜１３には図示省略するが、ゲートパッド１５には、活性領域４１に配置された図示省略するすべてのゲート電極７（図１参照）、および、第２メサ部４５に配置されたゲートランナー２０（図２参照）が電気的に接続される。
【００５５】
以上、説明したように、実施の形態によれば、境界領域に配置したテーパートレンチにより、活性領域の外周におけるコンタクトトレンチへの電界集中を緩和することができる。このため、電界集中が生じにくいテーパートレンチとエッジ終端領域との間にゲートランナーを配置することで耐圧低下を防止することができる。
【００５６】
以上において本発明は種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した製造工程フローは一例であり、各部を形成する順番は種々変更可能である。例えば、コンタクトトレンチ、テーパートレンチ、段差を形成する順番をそれぞれ入れ換え可能である。また、第２ｐ型ベース領域のうち、コンタクトトレンチの側壁に沿った部分と、この部分以外の部分と、ＪＴＥ構造と、を形成する順番を入れ換え可能である。また、上述した実施の形態では、ＭＯＳＦＥＴを例に説明しているが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置にも本発明を適用可能である。また、活性領域とエッジ終端領域との間に境界領域を設けることで、活性領域のトレンチ（溝）底面コーナー部付近に電界が集中してしまう様々な構成の半導体装置に本発明を適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５７】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００５８】
１  ｎ+型炭化珪素基板
２    ｎ-型ドリフト領域
２ａ  ｎ-型低濃度ドリフト領域
２ｂ  ｎ型高濃度ドリフト領域
３  第１ｐ型ベース領域
４  ｎ+型ソース領域
５  ゲートトレンチ
５ａ  ゲートトレンチの底面
５ｂ  ゲートトレンチの側壁
６  ゲート絶縁膜
７  ゲート電極
８  コンタクトトレンチ
８ａ  コンタクトトレンチの底面
８ｂ  コンタクトトレンチの側壁
８ｃ  コンタクトトレンチの底面コーナー部
９    層間絶縁膜
９ａ  コンタクトホール
１０  炭化珪素基体
１１  ソース電極
１２  ドレイン電極
１３  第２ｐ型ベース領域
１３ａ  第２ｐ型ベース領域の、コンタクトトレンチの底面に沿った部分
１３ｂ  第２ｐ型ベース領域の、コンタクトトレンチの側壁に沿った部分
１３ｃ  境界領域の第２ｐ型ベース領域
１３ｄ  第２ｐ型ベース領域の、コンタクトトレンチの底面コーナー部に沿った曲率の大きい部分
１３ｅ  第２ｐ型ベース領域の、テーパートレンチの底面コーナー部に沿った部分
１４  フィールド酸化膜
１５  ゲートパッド
２０  ゲートランナー
２１  ポリシリコン層
２２  金属層
２３  テーパートレンチ
２３ａ  テーパートレンチの底面
２３ｂ  テーパートレンチの側壁
２３ｃ  テーパートレンチの底面コーナー部
３０  ＪＴＥ構造
４０  段差
４０ａ  段差の底面
４０ｂ  段差の側壁
４１  活性領域
４１ａ  活性領域の凹状部
４２  エッジ終端領域
４３  境界領域
４４  第１メサ部
４４ａ  第１メサ部の凸状部
４５  第２メサ部
４６  第２テーパートレンチ
５１  目標耐圧
６１  活性領域の無効領域
６２  活性領域の有効領域
６３  活性領域とエッジ終端領域との間の境界領域
Ｄ1  第１メサ部の幅
Ｄ2  第２メサ部の幅
θ１  コンタクトトレンチの側壁の基板おもて面に対する角度
θ２  段差の側壁の第２メサ部の表面に対する角度
θ３  テーパートレンチの側壁の基板おもて面に対する角度
【図１】
2018110165.tif 000003
【図２】
2018110165.tif 000004
【図３】
2018110165.tif 000005
【図４】
2018110165.tif 000006
【図５】
2018110165.tif 000007
【図６】
2018110165.tif 000008
【図７】
2018110165.tif 000009
【図８】
2018110165.tif 000010
【図９】
2018110165.tif 000011
【図１０】
2018110165.tif 000012
【図１１】
2018110165.tif 000013
【図１２】
2018110165.tif 000014
【図１３】
2018110165.tif 000015
【図１４】
2018110165.tif 000016