(57)【要約】【課題】  動作特性を向上する。【解決手段】実施形態の磁気メモリは、第１の抵抗状態及び第２の抵抗状態のうちいずれか一方を有する第１の磁気抵抗効果素子１００と、第１の読み出し電圧ＶＲ１を磁気抵抗効果素子１００に印加し、第１の読み出し電圧ＶＲ１の供給に起因した第１の充電電位を保持し、第１の読み出し電圧ＶＲ１より高い第２の読み出し電圧ＶＲ２を磁気抵抗効果素子１００に印加し、第２の読み出し電圧ＶＲ２に起因した第２の充電電位を保持し、第１の充電電位と第２の充電電位との比較結果に基づいて、第１の磁気抵抗効果素子１００が第１の抵抗状態及び第２の抵抗状態のいずれであるかを決定するように構成された読み出し回路１５１と、含む。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１の抵抗状態及び第２の抵抗状態のうちいずれか一方を有する第１の磁気抵抗効果素子と、
前記第１の読み出し電圧を前記第１の磁気抵抗効果素子に印加し、前記第１の読み出し電圧の供給に起因した第１の充電電位を保持し、前記第１の読み出し電圧より高い第２の読み出し電圧を前記第１の磁気抵抗効果素子に印加し、前記第２の読み出し電圧に起因した第２の充電電位を保持し、前記第１の充電電位と前記第２の充電電位との比較結果に基づいて、前記第１の磁気抵抗効果素子が前記第１の抵抗状態及び前記第２の抵抗状態のいずれであるかを決定するように構成された読み出し回路と、
を具備する磁気メモリ。
【請求項２】
前記第１の読み出し電圧の第１のパルス幅は、前記第２の読み出し電圧の第２のパルス幅より広い、
請求項１に記載の磁気メモリ。
【請求項３】
前記第１の読み出し電圧の供給時における前記第１の抵抗状態を有する前記第１の磁気抵抗効果素子に起因した充電電位と前記第２の抵抗状態を有する前記第１の磁気抵抗効果素子に起因した充電電位との間の充電電位が第１の値に達する第１の期間と、前記第２の読み出し電圧の供給時における前記第１の抵抗状態を有する前記第１の磁気抵抗効果素子に起因した充電電位と前記第２の抵抗状態を有する前記第１の磁気抵抗効果素子に起因した充電電位との間の充電電位が前記第１の値に達する第２の期間と、に基づいて、前記第１及び第２のパルス幅が、それぞれ設定される、
請求項２に記載の磁気メモリ。
【請求項４】
前記第１のパルス幅及び前記第２のパルス幅を制御する制御回路を、
さらに具備し、
前記制御回路は、
前記第１の抵抗状態を有する第２の磁気抵抗効果素子と、
前記第２の磁気抵抗効果素子に並列に接続され、前記第２の抵抗状態を有する第３の磁気抵抗効果素子と
前記第２及び第３の磁気抵抗効果素子における前記第１又は第２の読み出し電圧の供給に起因した充電電位をモニタする第１及び第２のモニタ回路と、
を含み、
前記第１の読み出し電圧の供給時において、前記第１のモニタ回路は、前記充電電位が前記第１の値に達した時に、第１の信号を、前記読み出し回路に供給し、
前記読み出し回路は、前記第１の信号に基づいて、前記第１の読み出し電圧の供給を停止し、
前記第２の読み出し電圧の供給時において、前記第２のモニタ回路は、前記充電電位が前記第１の値に達した時に、第２の信号を、前記読み出し回路に供給し、
前記読み出し回路は、前記第２の信号に基づいて、前記第２の読み出し電圧の供給を停止する、
請求項３に記載の磁気メモリ。
【請求項５】
前記第１の磁気抵抗効果素子の抵抗状態を前記第１の抵抗状態及び前記第２の抵抗状態のいずれかに設定するために、書き込み電流又は書き込み電圧を、前記第１の磁気抵抗効果素子に供給する書き込み回路を、
さらに具備し、
前記書き込み回路は、前記第１の磁気抵抗効果素子の抵抗状態が判断された後に、前記第１の磁気抵抗効果素子の抵抗状態を、前記第１の磁気抵抗効果素子の抵抗状態の判断結果と同じ抵抗状態に設定する、
請求項１に記載の磁気メモリ。
【請求項６】
前記第１の磁気抵抗効果素子が前記第２の抵抗状態を有する場合における前記第１の磁気抵抗効果素子の抵抗値は、前記第１の磁気抵抗効果素子が前記第１の抵抗状態を有する場合における前記第１の磁気抵抗効果素子の抵抗値より高く、
前記第１の磁気抵抗効果素子の抵抗状態が、前記第２の抵抗状態である場合、前記書き込み回路は、前記第１の磁気抵抗効果素子を前記第２の抵抗状態に設定するための前記書き込み電流又は前記書き込み電圧を、前記第１の磁気抵抗効果素子に供給する
請求項５に記載の磁気メモリ。
【請求項７】
前記読み出し回路は、
第３の信号に基づいて、前記第１の読み出し電圧を前記第１の磁気抵抗効果素子に供給する第１の回路と、
第４の信号に基づいて、前記第２の読み出し電圧を前記第１の磁気抵抗効果素子に供給する第２の回路と、
を含む、
請求項１に記載の磁気メモリ。
【請求項８】
前記第２の読み出し電圧が前記第２の抵抗状態を有する前記第１の磁気抵抗効果素子に供給された場合における前記第１の磁気抵抗効果素子の抵抗値は、前記第１の読み出し電圧が前記第２の抵抗状態を有する前記第１の磁気抵抗効果素子に供給された場合における前記第１の磁気抵抗効果素子の抵抗値より低い、
請求項１に記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
ＳＲＡＭ及びＤＲＡＭのような揮発性メモリの代替メモリとして、ＳＴＴ（Spin Transfer-Torque）−ＭＲＡＭのような不揮発性メモリが注目されている。
【０００３】
不揮発性メモリの特性及び機能の向上のために、データの書き込み及びデータの読み出しなどの各種の動作の研究及び開発が、推進されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００９／０３２３４０２Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
磁気メモリの動作特性の向上を図る。
【課題を解決するための手段】
【０００６】
本実施形態の磁気メモリは、第１の抵抗状態及び第２の抵抗状態のうちいずれか一方を有する第１の磁気抵抗効果素子と、前記第１の読み出し電圧を前記第１の磁気抵抗効果素子に印加し、前記第１の読み出し電圧の供給に起因した第１の充電電位を保持し、前記第１の読み出し電圧より高い第２の読み出し電圧を前記第１の磁気抵抗効果素子に印加し、前記第２の読み出し電圧に起因した第２の充電電位を保持し、前記第１の充電電位と前記第２の充電電位との比較結果に基づいて、前記第１の磁気抵抗効果素子が前記第１の抵抗状態及び前記第２の抵抗状態のいずれであるかを決定するように構成された読み出し回路と、を含む。
【図面の簡単な説明】
【０００７】
【図１】実施形態の磁気メモリの構成例を説明するための図。
【図２】実施形態の磁気メモリのメモリセルアレイの構成例を示す等価回路図。
【図３】実施形態の磁気メモリのメモリセルの構造例を示す模式的な断面図。
【図４Ａ】実施形態の磁気メモリの動作を説明するための図。
【図４Ｂ】実施形態の磁気メモリの動作を説明するための図。
【図５】実施形態の磁気メモリの動作を説明するための図。
【図６】実施形態の磁気メモリの動作を説明するための図。
【図７】第１の実施形態の磁気メモリの動作例を示すフローチャート。
【図８】実施形態の磁気メモリの読み出し回路の構成例を示す等価回路図。
【図９】第１の実施形態の磁気メモリの動作例を示すタイミングチャート。
【図１０】第２の実施形態の磁気メモリの動作例を示すフローチャート。
【図１１】第２の実施形態の磁気メモリの動作例を示すタイミングチャート。
【図１２】第３の実施形態の磁気メモリの構成例を示す模式図。
【図１３】第３の実施形態の磁気メモリの構成例を示す等価回路図。
【図１４】第３の実施形態の磁気メモリの動作例を示すタイミングチャート。
【図１５】第３の実施形態の磁気メモリの構成例を示す等価回路図。
【図１６】第４の実施形態の磁気メモリの構成例を示す等価回路図。
【図１７】第４の実施形態の磁気メモリの構成例を示す等価回路図。
【図１８】第４の実施形態の磁気メモリの構成例を示す等価回路図。
【図１９】第４の実施形態の磁気メモリの構成例を示す等価回路図。
【図２０】第５の実施形態の磁気メモリの構成例を示す等価回路図。
【図２１】第５の実施形態の磁気メモリの構成例を示す等価回路図。
【発明を実施するための形態】
【０００８】
［実施形態］  
以下、図１乃至図２１を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の実施形態において、区別化のために数字／英字が参照符号の末尾に付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された表記が用いられる。
【０００９】
（１）  第１の実施形態  
図１乃至図９を参照して、第１の実施形態のメモリデバイス（例えば、磁気メモリのような抵抗変化型メモリ）について、説明する。
【００１０】
（ａ）  構成  
図１乃至図４を用いて、実施形態のメモリデバイスの構成例が、説明される。  
図１は、第１の実施形態のメモリデバイスの構成例を説明するためのブロック図である。
【００１１】
図１に示されるように、メモリデバイス１は、メモリコントローラ５に直接又は間接的に接続されている。メモリデバイス１及びメモリコントローラ５は、メモリシステム内に含まれている。
【００１２】
メモリコントローラ５は、メモリデバイス１の動作を制御できる。メモリコントローラ５は、ＣＰＵ、バッファメモリ、ワークメモリ、ＥＣＣ回路などを含む。
【００１３】
メモリコントローラ５は、ホストデバイス（図示せず）からの要求に基づいて、コマンドを生成する。メモリコントローラ５は、生成したコマンドを、抵抗変化型メモリ１に送信する。
【００１４】
メモリコントローラ５は、ワークメモリ内の管理テーブルに基づいて、選択すべきメモリセルのアドレスを、メモリデバイス１に送信する。
【００１５】
メモリコントローラ５は、メモリデバイス１に対するデータの書き込み時において、ＥＣＣ回路によって、書き込むべきデータにパリティを付与する。メモリコントローラ５は、パリティを付与したデータＤＴを、バッファメモリを介して、抵抗変化型メモリ１に送信する。
【００１６】
メモリコントローラ５は、メモリデバイス１からのデータの読み出し時において、メモリデバイス１から読み出されたデータＤＴをバッファメモリを介して受信する。メモリコントローラ５は、読み出されたデータに対するＥＣＣ処理によって、データ内のエラーを検出し、検出されたエラーを訂正する。メモリコントローラ５は、ＥＣＣ処理後のデータを、ホストデバイスに送信する。
【００１７】
メモリデバイス１は、メモリセルアレイ１０、コマンド・アドレスラッチ回路１１、入出力回路１２、ロウデコーダ１３Ａ、ワード線制御回路１３Ｂ、カラムデコーダ１４Ａ、ビット線制御回路１４Ｂ、読み出し回路１５、書き込み回路１６、電圧生成回路１７、及び、制御回路１８を、少なくとも含む。
【００１８】
メモリセルアレイ１０は、複数のメモリセルＭＣを含む。  
メモリデバイス１が抵抗変化型メモリである場合、メモリセルＭＣは、少なくとも１つの可変抵抗素子１００を含む。抵抗変化型メモリ１は、可変抵抗素子１００が取り得る複数の抵抗値（抵抗状態）と記憶すべきデータとが関連付けられることよって、１ビット以上のデータを記憶する。
【００１９】
コマンド・アドレスラッチ回路１１は、メモリコントローラ５から送信されたコマンドＣＭＤ及びアドレスＡＤＲを、一時的に保持する。コマンド・アドレスラッチ回路１１は、コマンドＣＭＤを制御回路１８に送信する。コマンド・アドレスラッチ回路１１は、アドレスＡＤＲを、ロウデコーダ１３Ａ及びカラムデコーダ１４Ａに送信する。
【００２０】
入出力回路（Ｉ／Ｏ回路）１２は、メモリコントローラ５から送信されたデータ（書き込みデータ）ＤＩＮを一時的に保持する。入出力回路１２は、メモリセルアレイ１０から読み出されたデータＤＯＵＴを、一時的に保持する。
【００２１】
ロウデコーダ１３Ａは、アドレスＡＤＲに含まれるロウアドレスを、デコードする。  
ワード線制御回路１３Ｂは、ロウアドレスのデコード結果に基づいて、メモリセルアレイ１０のロウ（例えば、ワード線）を選択する。
【００２２】
カラムデコーダ１４Ａは、アドレスＡＤＲに含まれるカラムアドレスを、デコードする。  
ビット線制御回路１４Ｂは、カラムアドレスのデコード結果に基づいて、メモリセルアレイのカラム（例えば、ビット線）を選択する。
【００２３】
読み出し回路１５は、読み出し動作時に、アドレスＡＤＲに基づいて選択されたメモリセルに、データの読み出しのための各種の電圧又は電流を供給する。これによって、メモリセル内に格納されているデータが、読み出される。読み出し回路１５は、読み出しドライバ及びセンスアンプ回路を、少なくともを含む。
【００２４】
書き込み回路１６は、書き込み動作時にアドレスＡＤＲに基づいて選択されたメモリセルに、データの書き込みのための各種の電圧及び電流を、供給する。これによって、書き込まれるべきデータが、メモリセルＭＣ内に書き込まれる。書き込み回路１６は、書き込みドライバを、少なくとも含む。
【００２５】
電圧生成回路１７は、メモリデバイス１の外部から供給された電圧を用いて、メモリデバイス１の動作に用いられる各種の電圧を生成する。電圧生成回路１７は、生成した電圧を、各回路１１〜１６に供給する。
【００２６】
制御回路１８は、メモリコントローラ５からの制御信号ＣＮＴを受信する。制御回路１８は、メモリデバイス１内の動作状況に応じて、制御信号ＣＮＴを、メモリコントローラ５に送信する。制御回路１８は、コマンド・アドレスラッチ回路１１を経由して、メモリコントローラ５からのコマンドＣＭＤを受信する。制御回路１８は、コマンドＣＭＤ及び制御信号ＣＮＴに基づいて、メモリデバイス１内部の各回路１１〜１６の動作を制御する。
【００２７】
例えば、制御回路１８は、書き込み動作及び読み出し動作などに用いられる電圧及び電流に関する情報を、設定情報として保持している。例えば、制御回路１８は、読み出し動作に用いられる電圧の電圧値及びパルス幅の情報を保持する。
【００２８】
尚、メモリデバイス１を含むメモリシステムの構成は、図１に示される例に限定されない。本実施形態のメモリデバイス１は、様々なメモリシステムに適用可能である。例えば、メモリデバイス１に対してメモリコントローラ５が、設けられない場合がある。この場合において、ホストデバイス（例えば、ＣＰＵ）からメモリデバイス１に、直接コマンドなどが送信される。メモリデバイス１が、ＣＰＵ内に設けられてもよい。メモリデバイス１が、メモリコントローラ５（又はＣＰＵ）において、ワークメモリ又はバッファメモリに適用される場合もある。メモリデバイス１内に、ＥＣＣ回路が設けられてもよい。
【００２９】
図２は、実施形態の抵抗変化型メモリのメモリセルアレイの内部構成及びメモリセルアレイ近傍の回路の一例を示す図である。
【００３０】
図２に示されるように、複数（ｎ本）のワード線ＷＬ（ＷＬ＜０＞，ＷＬ＜１＞，・・・，ＷＬ＜ｎ−１＞）が、メモリセルアレイ１０内に、設けられている。複数（ｍ本）のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｍ−１＞）及び、複数（ｍ本）のビット線ｂＢＬ（ｂＢＬ＜０＞，ｂＢＬ＜１＞，・・・，ｂＢＬ＜ｍ−１＞）が、メモリセルアレイ１０内に、設けられている。１本のビット線ＢＬと１本のビット線ｂＢＬとが、１組のビット線対を形成する。
【００３１】
複数のメモリセルＭＣは、メモリセルアレイ１０内に、マトリクス状に配置されている。
【００３２】
ｘ方向（ロウ方向）に配列された複数のメモリセルＭＣは、共通のワード線ＷＬに接続されている。ワード線ＷＬは、ワード線制御回路１３Ｂに接続されている。ワード線制御回路１３Ｂは、ロウアドレスに基づいて、ワード線ＷＬの電位を制御する。これによって、ロウアドレスに示されるワード線ＷＬ（ロウ）が、選択され、活性化される。
【００３３】
ｙ方向（カラム方向）に配列された複数のメモリセルＭＣは、１つのビット線対に属する２本のビット線ＢＬ，ｂＢＬに、共通に接続されている。
【００３４】
図２において、例えば、メモリセルアレイ１０は、階層ビット線方式の構造を有する。この場合、グローバルビット線ＧＢＬ，ｂＧＢＬが、メモリセルアレイ１０内に設けられている。
【００３５】
グローバルビット線ＧＢＬは、スイッチ素子Ｍ１（Ｍ１＜０＞，Ｍ１＜１＞，・・・，Ｍ１＜ｍ−１＞）を介して、ビット線ＢＬに接続されている。グローバルビット線ｂＧＢＬは、スイッチ素子Ｍ２（Ｍ２＜０＞，Ｍ２＜１＞，・・・，Ｍ２＜ｍ−１＞）を介して、ビット線ｂＢＬに接続されている。以下では、説明の区別化のために、ビット線ＢＬ，ｂＢＬは、ローカルビット線ＢＬ，ｂＢＬともよばれる。
【００３６】
各トランジスタＭ１，Ｍ２のゲートに、対応する制御信号ＣＳＬ（ＣＳＬ＜０＞，ＣＳＬ＜１＞，・・・，ＣＳＬ＜ｍ−１＞）が、カラム選択信号として供給される。
【００３７】
トランジスタＭ１，Ｍ２がオン状態に設定された場合に、ビット線ＢＬ，ｂＢＬが、グローバルビット線ＧＢＬ，ｂＧＢＬに電気的に接続されている。これによって、カラムアドレスに示されるビット線ＢＬ，ｂＢＬ（カラム）が、選択され、活性化される。  
スイッチ素子Ｍ１，Ｍ２は、例えば、Ｎ型電界効果トランジスタである。スイッチ素子Ｍ１，Ｍ２は、ビット線制御回路１４Ｂの構成素子として扱われてもよい。
【００３８】
以下において、外部からのアドレスＡＤＲに基づいて動作対象のメモリセルとして選択されたメモリセルは、選択セルとよばれる。
【００３９】
例えば、グローバルビット線ＧＢＬに、読み出し回路１５の読み出しドライバ１５０、及び、書き込み回路１６の書き込みドライバ（ドライバ／シンカー）１６０が、接続されている。グローバルビット線ｂＧＢＬに、書き込みドライバ１６１、及び、読み出し回路１５のセンスアンプ回路１５１が、接続されている。
【００４０】
書き込みドライバ１６０，１６１の動作（活性化）は、制御信号ＷＥ及びその反転信号によって、制御される。読み出しドライバ１５０及びセンスアンプ回路１５１の動作（活性化）は、制御信号ＲＥ１，ＲＥ２，ＳＥ及びそれらの反転信号によって、それぞれ制御される。
【００４１】
尚、ドライバ１５０，１６０，１６１及びセンスアンプ回路１５１は、ローカルビット線ＢＬ，ｂＢＬに接続されてもよい。ローカルビット線ＢＬ，ｂＢＬ及びグローバルビット線ＧＢＬ，ｂＧＢＬに、ローカルビット線ＢＬ，ｂＢＬ及びグローバルビット線ＧＢＬ，ｂＧＢＬを放電状態に設定するためのスイッチ素子が、設けられてもよい。
【００４２】
メモリセルＭＣは、１つの可変抵抗素子１００と、１つのセルトランジスタ２００と、を含む。可変抵抗素子１００は、メモリ素子として機能する。セルトランジスタ２００は、メモリセルＭＣの選択素子として機能する。
【００４３】
可変抵抗素子１００の一端は、ビット線ＢＬに接続されている。可変抵抗素子１００の他端は、セルトランジスタ２００の一端（ソース／ドレインの一方）に接続されている。セルトランジスタ２００の他端（ソース／ドレインの他方）は、ビット線ｂＢＬに接続されている。
【００４４】
メモリセルＭＣは、可変抵抗素子１００の抵抗状態（抵抗値）とデータとの関連付けによって、１ビット以上のデータを記憶する。
【００４５】
例えば、本実施形態の抵抗変化型メモリは、ＭＲＡＭである。ＭＲＡＭにおいて、磁気抵抗効果素子が、メモリ素子としての可変抵抗素子に用いられる。  
磁気抵抗効果素子を含むメモリセルＭＣは、以下のような構造を有する。
【００４６】
＜メモリセルの構造例＞  
図３は、本実施形態の抵抗変化型メモリのメモリセルの構造例を示す断面図である。
【００４７】
図３に示されるように、メモリセルＭＣは、半導体基板２９０上に設けられている。尚、図３において、図示の簡略化のために、半導体基板２９０上の層間絶縁膜及び半導体基板２９０内の素子分離絶縁膜の図示は、省略される。
【００４８】
セルトランジスタ２００は、任意のタイプのトランジスタである。例えば、セルトランジスタ２００には、プレーナー構造の電界効果トランジスタ、ＦｉｎＦＥＴのような３次元構造の電界効果トランジスタ、或いは、埋め込みゲート構造を有する電界効果トランジスタである。以下において、プレーナー構造を有するセルトランジスタが、例示される。
【００４９】
セルトランジスタ２００は、半導体基板２９０上のアクティブ領域（半導体領域）ＡＡ内に設けられている。  
セルトランジスタ２００において、ゲート電極２１０は、ゲート絶縁膜２２０を介してアクティブ領域ＡＡ上方に設けられている。ゲート電極２１０は、図３中の奥行き方向（又は手前方向）に延在する。ゲート電極２１０は、ワード線ＷＬとして機能する。
セルトランジスタ２００のソース／ドレイン領域２３０Ａ，２３０Ｂは、アクティブ領域ＡＡ内に設けられている。  
コンタクトプラグＰ１Ａが、ソース／ドレイン領域２３０Ａ上に設けられている。ビット線ｂＢＬとしての配線（メタル膜）９０Ａは、コンタクトプラグＰ１Ａ上に設けられている。  
コンタクトプラグＰ１Ｂが、ソース／ドレイン領域２３０Ｂ上に設けられている。
【００５０】
磁気抵抗効果素子１００は、コンタクトプラグＰ１Ｂ上のメタル膜９０Ｂ上に、設けられている。磁気抵抗効果素子１００は、層間絶縁膜（図示せず）内に設けられている。
【００５１】
磁気抵抗効果素子１００は、２つの磁性層１１０，１２０、非磁性層１３０、上部電極１８０及び下部電極１９０を、少なくとも含む。
【００５２】
非磁性層１３０は、２つの磁性層１１０，１２０の間に設けられている。  
一方の磁性層１１０は、上部電極１８０と非磁性層１３０との間に設けられている。他方の磁性層１２０は、非磁性層１３０と下部電極１９０との間に設けられている。下部電極１９０は、メタル膜９０Ｂ上に設けられている。上部電極１８０の上方に、ビアプラグＰ２を介して、ビット線ＢＬとしての配線（メタル膜）９５が、設けられている。
【００５３】
本実施形態において、磁気抵抗効果素子１００は、磁気トンネル接合を有する。磁気トンネル接合は、２つの磁性層１１０，１２０と非磁性層１３０とから形成される。以下では、磁気トンネル接続を有する磁気抵抗効果素子１００は、ＭＴＪ素子とよばれる。
【００５４】
ＭＴＪ素子１００において、非磁性層１３０は、トンネルバリア層１３０とよばれる。トンネルバリア層１３０は、例えば、酸化マグネシウム（ＭｇＯ）を含む絶縁膜である。
【００５５】
２つの磁性層１１０，１２０は、局在化した磁化を、有する。一方の磁性層１１０は、磁化の向きが可変な磁性層である。他方の磁性層１２０は、磁化の向きが不変な磁性層である。以下において、磁化の向きが可変な磁性層１１０は、記憶層１１０とよばれ、磁化の向きが不変な磁性層１２０は、参照層１２０とよばれる。記憶層１１０は、自由層又は磁化自由層とよばれる場合もある。参照層１２０は、ピン層、ピンド層、磁化固定層、又は、磁化不変層とよばれる場合もある。
【００５６】
尚、参照層１２０の磁化の向きが「不変である」或いは「固定状態である」とは、記憶層１１０の磁化の向きを反転させるための電流又は電圧がＭＴＪ素子１００に供給された場合に、参照層１２０の磁化の方向が変化しないことを意味する。参照層１２０の磁化の向きが不変であるように、記憶層１１０の磁化反転しきい値及び参照層１２０の磁化反転しきい値が、それぞれ制御される。
【００５７】
記憶層１１０は、垂直磁気異方性を有する磁性層である。  
トンネルバリア層１３０と記憶層１１０との間の界面磁気異方性によって、垂直磁気異方性が記憶層１１０内に発現する。これによって、記憶層１１０は、トンネルバリア層１３０と記憶層１１０との界面に対してほぼ垂直な磁化を有する。記憶層１１０の磁化方向（磁化容易軸方向）は、２つの磁性層１１０，１２０の積層方向に対してほぼ平行な方向である。
【００５８】
記憶層１１０は、コバルト（Ｃｏ）、鉄（Ｆｅ）及びボロン（Ｂ）などのうち少なくとも２つを含む磁性層である。
【００５９】
参照層１２０は、界面磁気異方性による垂直磁気異方性を有する。参照層１２０の磁化方向は、２つの磁性層１１０，１２０の積層方向に対してほぼ平行な方向である。参照層１２０の磁化方向は、磁性層１２０の層面に対してほぼ垂直な方向である。
【００６０】
例えば、参照層１２０は、コバルト（Ｃｏ）と白金（Ｐｔ）とを少なくとも含む人工格子を含む。例えば、参照層１２０の膜厚は、記憶層１１０の膜厚より厚い。これによって、参照層１２０の磁化反転しきい値は、記憶層１１０の磁化反転しきい値より高くなる。
【００６１】
尚、参照層１２０の人工格子とトンネルバリア層１３０との間に、Ｃｏ、Ｆｅ及びＢなどのうち少なくとも２つを含む磁性層（以下では、界面層とよばれる）が設けられてもよい。
【００６２】
シフトキャンセル層１２５は、参照層１２０と下部電極１９０との間に設けられている。シフトキャンセル層１２５は、参照層１２０の漏れ磁場を低減するための磁性層である。シフトキャンセル層１２５の磁化の向きは、参照層１２０の磁化の向きと反対である。これによって、参照層１２０の漏れ磁場に起因する記憶層１１０の磁化への悪影響（例えば、磁界シフト）が、抑制される。
【００６３】
参照層１２０の磁化の向きとシフトキャンセル層１２５の磁化の向きは、ＳＡＦ（synthetic Antiferromagnetic）構造によって、互いに反対の向きに設定される。
【００６４】
ＳＡＦ構造において、中間層１２９が、参照層１２０及びシフトキャンセル層１２５と間に設けられている。中間層１２９によって、参照層１２０及びシフトキャンセル層１２５が、反強磁性的に結合する。
【００６５】
中間層１２９は、例えば、ルテニウム（Ｒｕ）等の非磁性金属膜である。  
例えば、中間層１２９に、Ｒｕが用いられた場合、中間層１２９の膜厚を調節することによって、参照層１２０及びシフトキャンセル層１２５における反強磁性の結合力を、強くできる。これによって、参照層１２０及びシフトキャンセル層１２５の磁化方向は、自動的に反平行な状態で安定化する。
【００６６】
尚、参照層１２０及びシフトキャンセル層１２５の磁化方向は、互いに反平行であればよく、図３に示す方向に限られない。磁性層１２０，１２５及び中間層１２９を含む積層体（ＳＡＦ構造）が、参照層とよばれる場合もある。
【００６７】
ＭＴＪ素子１００の抵抗状態（抵抗値）は、記憶層１１０の磁化の向きと参照層１２０の磁化の向きとの相対的な関係（磁化配列）に応じて、変わる。  
記憶層１１０の磁化の向きが、参照層１２０の磁化の向きと同じである場合（ＭＴＪ素子１００の磁化配列が、平行配列状態である場合）、ＭＴＪ素子１００は、第１の抵抗値Ｒ１を有する。記憶層１１０の磁化の向きが、参照層１２０の磁化の向きと異なる場合（ＭＴＪ素子１００の磁化配列が、磁化反平行配列状態である場合）、ＭＴＪ素子１００は、第１の抵抗値Ｒ１より高い第２の抵抗値Ｒ２を有する。
【００６８】
本実施形態において、ＭＴＪ素子１００における平行配列状態は、Ｐ状態とも表記され、ＭＴＪ素子１００における反平行配列状態は、ＡＰ状態とも表記される。
【００６９】
例えば、メモリセルＭＣが、１ビットのデータ（“０”データ又は“１”データ）を記憶する場合、第１の抵抗値Ｒ１を有する状態（第１の抵抗状態）のＭＴＪ素子１００に対して、第１のデータ（例えば、“０”データ）が関連付けられる。第２の抵抗値Ｒ２を有する状態（第２の抵抗状態）を有するＭＴＪ素子１００に対して、第２のデータ（例えば、“１”データ）が関連付けられる。
【００７０】
このように、垂直磁化膜を用いたＭＴＪ素子（垂直磁化型ＭＴＪ素子）１００が、メモリ素子に用いられる。  
尚、ＭＴＪ素子１００は、記憶層及び参照層の磁化が磁性層の積層方向に対して垂直な方向を向くＭＴＪ素子（平行磁化型ＭＴＪ素子）でもよい。平行磁化型ＭＴＪ素子において、記憶層及び参照層の磁化容易軸方向は、磁性層の層面に対して平行な方向である。
【００７１】
（ｂ）  動作例  
（ｂ−１）  ＭＲＡＭの動作原理  
図４Ａ及び図４Ｂを用いて、本実施形態のＭＲＡＭの動作について説明する。
【００７２】
図４Ａ及び図４Ｂは、本実施形態のＭＲＡＭの書き込み動作及び読み出し動作を説明するための模式図である。  
ＭＲＡＭの書き込み動作は、以下の２つの方式のいずれが使用されてもよい。
【００７３】
図４Ａにおいて、ＭＲＡＭの書き込み動作に、ＳＴＴ（Spin Transfer Torque）が適用されている。ＳＴＴを用いた書き込み動作は、書き込み電流が含む電子のスピントルクを、ＭＴＪ素子１００の記憶層１１０の磁化に印加することよって、記憶層１１０の磁化の反転を引き起こす書き込み方式である。尚、本実施形態において、データの書き込みにＳＴＴが利用されるＭＲＡＭは、ＳＴＴ−ＭＲＡＭとよばれる。
【００７４】
ＳＴＴによるデータの書き込みにおいて、書き込み電流ＩＷ（ＩＷ１，ＩＷ２）の電子のスピントルクが、記憶層１１０の磁化に印加される。これによって、記憶層１１０の磁化の向きが、スピントルクを印加する電子のスピンと同じ向きに揃う。
【００７５】
記憶層１１０の磁化の向きが、参照層１２０の磁化の向きに対して平行（同じ向き）に設定されるか、又は、反平行（逆の向き）に設定されるかに応じて、ＭＴＪ素子１００に供給される書き込み電流ＩＷの向きが、制御される。
【００７６】
記憶層１１０の磁化の向きが、参照層１２０の磁化の向きと反対の向きに設定される場合（ＭＴＪ素子の磁化状態が、平行配列状態から反平行配列状態に変化される場合）、参照層１２０から記憶層１１０へ流れる書き込み電流ＩＷ１が、ＭＴＪ素子１００に供給される。この場合において、参照層１２０の磁化の向きと反対の向きのスピンを有する電子は、トンネルバリア層１３０によって、反射される。トンネルバリア層１３０によって反射された電子によって、スピントルクが、記憶層１１０の磁化に印加される。  
これによって、記憶層１１０の磁化が、参照層１２０の磁化の向きと反対になる。
【００７７】
記憶層１１０の磁化の向きが、参照層１２０の磁化の向きと同じ向きに設定される場合（ＭＴＪ素子の磁化配列が、反平行配列状態から平行配列状態に変化される場合）、記憶層１１０から参照層１２０へ流れる書き込み電流ＩＷ２が、ＭＴＪ素子１００に供給される。この場合において、参照層１２０の磁化の向きと同じ向きのスピンを有する電子が、トンネルバリア層１３０を通過する。トンネルバリア層１３０を通過した電子によって、スピントルクが、記憶層１１０の磁化に印加される。  
これによって、記憶層１１０の磁化が、参照層１２０の磁化の向きと揃う。
【００７８】
このように、ＳＴＴ−ＭＲＡＭにおいて、ＭＴＪ素子１００に書き込まれるデータに応じて、ＭＴＪ素子１００内を流れる書き込み電流ＩＷの極性（電流の流れる向き）が異なる。
【００７９】
図４Ｂにおいて、ＭＴＪ素子１００の対するデータの書き込みは、ＳＴＴを用いたデータの書き込みとは異なる原理で実行される。
【００８０】
図４Ｂのデータの書き込みにおいて、ＭＴＪ素子１００における電圧効果が、利用される。電圧効果を用いた書き込み動作において、ＭＴＪ素子１００に対する書き込み電圧ＶＷの印加によって、ＭＴＪ素子の磁化配列が、反平行配列状態又は平行配列状態に設定される。以下では、電圧効果を用いてＭＴＪ素子１００にデータを書き込む方式（書き込み動作）は、電圧書き込みとよばれる。本実施形態において、データの書き込みに電圧効果が利用されるＭＲＡＭは、電圧書き込み型ＭＲＡＭ（又は電圧トルク型ＭＲＡＭ）とよばれる。
【００８１】
図４Ｂの例において、書き込み電圧ＶＷが、ビット線ｂＢＬに印加され、電圧ＶＷより小さいある電圧が、ビット線ＢＬに印加される。２つのビット線ＢＬ，ｂＢＬの電位差によって、電流ＩＷ１が、ＭＴＪ素子１００内に流れる。
【００８２】
電圧効果において、あるパルス幅及びある電圧値の書き込み電圧ＶＷが、ＭＴＪ素子１００に印加され、ＭＴＪ素子１００に印加される有効磁界が低減する。例えば、有効磁界がゼロになるように、書き込み電圧ＶＷの電圧値が設定される。  
これによって、記憶層１１０の磁化の歳差運動が、励起される。この結果として、記憶層１１０の磁化が、反転する。
【００８３】
記憶層１１０の磁化の向きが、初期状態の向きから反対の向きに変わったタイミングで、書き込み電圧ＶＷの供給を停止する。この結果として、記憶層１１０の歳差運動は止まり、記憶層１１０の磁化の向きが、初期状態と反対の向きに設定される。
【００８４】
記憶層１１０の磁化の歳差運動が、記憶層１１０の磁化の向きが初期状態の向きから反対の向きに変わったタイミングで停止するように、書き込み電圧ＶＷのパルス幅が設定される。例えば、記憶層１１０の磁化反転のために、書き込み電圧ＶＷのパルス幅は、０．５ナノ秒から１．０ナノ秒程度の範囲に、設定される。
【００８５】
電圧書き込み型ＭＲＡＭにおいて、書き込まれるデータは、ＭＴＪ素子１００に印加される電圧の極性に依存しない。尚、電圧値に関する参照層１２０の反転しきい値が電圧値に関する記憶層１１０の反転しきい値より高くなるように、磁性層１１０，１２０の磁気特性が設計される。そのため、書き込み電圧ＶＷがＭＴＪ素子１００に印加されたとしても、参照層１２０の磁化は、反転しない。
【００８６】
このように、ＳＴＴ又は電圧効果を用いて、ＭＴＪ素子１００の磁化状態が制御される。これによって、データがメモリセルＭＣ内に書き込まれる。いずれの書き込み動作が、本実施形態のＭＲＡＭに使用された場合でも、同じ結果が得られる。
【００８７】
ＭＲＡＭにおける読み出し動作は、ＭＲＡＭの書き込み動作がＳＴＴ方式であっても電圧書き込み方式であっても、実質的に同じ動作によって、実行される。
【００８８】
ＭＲＭＡの読み出し動作において、読み出し電圧ＶＲが、メモリセルＭＣに、印加される。読み出し電圧ＶＲの印加によって、読み出し電流ＩＲが、ＭＴＪ素子１００内に流れる。尚、読み出し電圧ＶＲは、例えば、書き込み電圧ＶＷより小さい。また、例えば、読み出し電流ＩＲは、書き込み電流ＩＷ１，ＩＷ２より小さい。例えば、読み出し電流ＩＲの流れる方向は、記憶層１１０から参照層１２０へ向う方向に設定される。
【００８９】
ＭＴＪ素子１００の抵抗状態に応じて、読み出し電流ＩＲの供給に起因したビット線の充電電位、読み出し電圧ＶＲの印加に起因したメモリセルＭＣのあるノードの電位、又は、メモリセルＭＣからの読み出し電流ＩＲの大きさが、変動する。
【００９０】
メモリセルＭＣに対する読み出し電圧ＶＲの印加に起因した電位又は電流値が、ある参照値と比較されることによって、メモリセルＭＣ内に格納されたデータが、判別される。
【００９１】
本実施形態のＭＲＡＭの読み出し動作において、読み出し動作時における選択されたセルを用いて、データの読み出し（ＭＴＪ素子の抵抗状態の判別）のための参照値を、設定する。  
このように、選択セル自体を用いて、データ読み出しのための参照値を設定するデータの読み出しは、自己参照方式とよばれる。本実施形態のＭＲＡＭは、自己参照方式を用いて、読み出し動作を実行する。  
以下のように、本実施形態のＭＲＡＭにおいて、自己参照方式の読み出し動作のために、異なるパルス形状の２つの読み出し電圧ＶＲ１，ＶＲ２が、ＭＴＪ素子１００を含むメモリセルＭＣに、連続して印加される。
【００９２】
以下では、本実施形態のＭＲＡＭの読み出し動作について、より詳細に説明する。
【００９３】
（ｂ−２）  本実施形態のＭＲＡＭの読み出し動作の原理  
図５及び図６を用いて、本実施形態のＭＲＡＭの読み出し動作の原理について、説明する。  
図５は、磁気抵抗効果素子（ＭＴＪ素子）の抵抗値の電圧依存性を示すグラフである。
【００９４】
図５において、グラフの横軸は、ＭＴＪ素子に対する印加電圧に対応し、グラフの縦軸は、ＭＴＪ素子の抵抗値に対応する。図５において、平行配列状態（Ｐ状態）のＭＴＪ素子の特性ＰＬ１、及び、磁化反平行配列状態（ＡＰ状態）のＭＴＪ素子の特性ＰＬ２が、それぞれ示されている。
【００９５】
図５に示されるように、ＭＴＪ素子の抵抗値と印加電圧との関係の傾向として、印加電圧が増加すると、ＭＴＪ素子１００の抵抗値は低下する。尚、ＭＴＪ素子に書き込み電圧（書き込み電流）又は絶縁破壊電圧が印加されなければ、印加電圧の増加によってＭＴＪ素子の抵抗値が低下しても、ＭＴＪ素子の磁化配列は維持される。  
Ｐ状態のＭＴＪ素子の抵抗値の電圧依存特性ＰＬ１は、ＡＰ状態のＭＴＪ素子の抵抗値の電圧依存特性ＰＬ２と異なる。
【００９６】
特性ＰＬ１に示されるように、印加電圧が電圧値ＶＲ１から電圧値ＶＲ２に増大しても、Ｐ状態のＭＴＪ素子の抵抗値の変化量（低下量）Ｚ１は、小さい。  
これに対して、特性ＰＬ２に示されるように、電圧値ＶＲ１から電圧値ＶＲ２までの印加電圧の範囲において、ＡＰ状態のＭＴＪ素子の抵抗値の変化量Ｚ２は、Ｐ状態のＭＴＪ素子の抵抗値の変化量Ｚ１より大きい。
【００９７】
例えば、ＭＴＪ素子に電圧ＶＲ２が印加された場合、ＡＰ状態のＭＴＪ素子の抵抗値は、Ｐ状態のＭＴＪ素子の抵抗値に近い値を有する。
【００９８】
このように、ＭＴＪ素子の磁化配列状態に応じて、ある電圧がＭＴＪ素子に印加された場合におけるＭＴＪ素子の抵抗値、及び、印加電圧に対するＭＴＪ素子の抵抗値の変化量Ｚ１，Ｚ２が異なる。  
本実施形態のＭＲＡＭ１において、電圧依存性によるＭＴＪ素子の抵抗値の変化量Ｚ１，Ｚ２の違いを利用して、電圧の印加状態の異なる選択セルから得られる２つの値から、ＭＴＪ素子１００の抵抗状態に対応したデータが判別される。
【００９９】
本実施形態のＭＲＡＭは、このようなＭＴＪ素子の抵抗値の電圧依存性を用いて、ＭＴＪ素子のデータを破壊すること無しに、自己参照方式の読み出し動作を実行する。
【０１００】
図６は、本実施形態のＭＲＡＭの読み出し動作を説明するための図である。
【０１０１】
図６の（ａ）は、電圧ＶＲ１の印加時におけるＭＴＪ素子からの出力電流に起因するあるノード（配線）の充電電位と時間との関係を示す模式図である。図６の（ａ）において、グラフの横軸は時間に対応し、グラフの縦軸は充電電位に対応する。  
図６の（ｂ）は、電圧ＶＲ２（ＶＲ２＞ＶＲ１）の印加時におけるＭＴＪ素子からの出力電流に起因するあるノード（配線）の充電電位と時間との関係を示す模式図である。図６の（ｂ）において、グラフの横軸は時間に対応し、グラフの縦軸は充電電位に対応する。
【０１０２】
図６の（ａ）及び（ｂ）のそれぞれにおいて、ＡＰ状態のＭＴＪ素子における時間と充電電位との関係を示す特性線Ｐ２ａ，Ｐ２ｂ、及び、Ｐ状態のＭＴＪ素子における時間と充電電位との関係を示す特性線Ｐ３ａ，Ｐ３ｂが、示されている。  
尚、図６の（ａ）及び（ｂ）において、特性線Ｐ１ａ，Ｐ１ｂは、Ｐ状態のＭＴＪ素子の抵抗値とＡＰ状態のＭＴＪ素子の抵抗値との間の抵抗値を有するＭＴＪ素子における時間と充電電圧との関係を、示している。特性線Ｐ１ａ，Ｐ１ｂは、Ｐ状態のＭＴＪ素子による充電電位とＡＰ状態のＭＴＪ素子の充電電位との間の充電電位の変化に、対応する。
【０１０３】
図６の（ａ）に示されるように、電圧ＶＲ１の印加の開始から時刻ｔａまでの期間（充電期間）Ｔ１において、ＭＴＪ素子の出力電流（メモリセルの読み出し電流）によって、あるノードが、充電される。  
これによって、時刻ｔａにおいて、あるノードの充電電位が、ＭＴＪ素子の抵抗状態に応じて、ある電位Ｖａｐ１，Ｖｐ１に達する。
【０１０４】
特性線Ｐ２ａに示されるように、ＡＰ状態のＭＴＪ素子に関して、あるノードは、時刻ｔａにおいて、電位Ｖａｐ１に充電される。  
特性線Ｐ３ａに示されるように、Ｐ状態のＭＴＪ素子に関して、あるノードは、時刻ｔａにおいて、電位Ｖｐ１に充電される。
【０１０５】
図５を用いて説明したように、電圧ＶＲ１の印加時、Ｐ状態のＭＴＪ素子の抵抗値は、ＡＰ状態のＭＴＪ素子の抵抗値より大きい。このため、期間Ｔ１において、Ｐ状態のＭＴＪ素子から出力される電流量（電荷量）は、ＡＰ状態のＭＴＪ素子から出力される電流量より多い。  
そのため、時刻ｔａにおいて、Ｐ状態のＭＴＪ素子に接続されたノードの充電電位Ｖｐ１は、ＡＰ状態のＭＴＪ素子に接続されたノードの充電電位Ｖａｐ１より高い。
【０１０６】
特性線Ｐ１ａに示されるように、Ｐ状態のＭＴＪ素子の抵抗値とＡＰ状態のＭＴＪ素子の抵抗値との間の抵抗値を有するＭＴＪ素子において、時刻ｔａにおける電位は、電位Ｖｒｅｆである。電位Ｖｒｅｆは、充電電位Ｖｐａと充電電位Ｖａｐａとの間の値である。
【０１０７】
例えば、期間Ｔ１が、読み出し電圧ＶＲ１のパルス幅（読み出し電圧の印加期間）Ｗ１に対応する。
【０１０８】
図６の（ｂ）に示されるように、電圧ＶＲ２（＞ＶＲ１）が印加されたＭＴＪ素子（メモリセル）の出力電流によって、あるノードが充電される。Ｐ状態のＭＴＪ素子における充電電位とＡＰ状態のＭＴＪ素子における充電電位との間の関係において、図６の（ａ）の例と同様に、図６の（ｂ）の各時刻において、Ｐ状態のＭＴＪ素子における充電電位は、ＡＰ状態のＭＴＪ素子における充電電位より高い。
【０１０９】
図５を用いて説明したように、ＭＴＪ素子に印加される電圧ＶＲ２が増加するにしたがって、ＭＴＪ素子の抵抗値は低下するため、メモリセルから出力される電流は、増加する。それゆえ、電圧ＶＲ１より高い電圧ＶＲ２がＭＴＪ素子を含むメモリセルに印加された場合、電圧ＶＲ２の印加時におけるあるノードの充電速度は、電圧ＶＲ１の印加時におけるノードの充電速度より速い。
【０１１０】
電圧ＶＲ２の印加の開始から時刻ｔｂまでの期間Ｔ２において、図６の（ｂ）の特性線Ｐ２ｂ，Ｐ３ｂに示されるように、電圧ＶＲ２の印加時のＭＴＪ素子におけるノードの充電電位の変化は、電圧ＶＲ１の印加時のＭＴＪ素子におけるノードの充電電位の変化より急峻である。
【０１１１】
ＭＴＪ素子に電圧ＶＲ２が印加されている場合、Ｐ状態のＭＴＪ素子に関するノードの充電電位とＡＰ状態のＭＴＪ素子に関するノードの充電電位との間の電圧値は、期間Ｔ１より短い期間Ｔ２で、電圧値Ｖｒｅｆに達する。  
電圧ＶＲ２の印加時における時刻ｔｂでの電圧値Ｖｒｅｆは、電圧ＶＲ１の印加時における時刻ｔａでの電圧値Ｖｒｅｆと同じ値である。
【０１１２】
時刻ｔｂにおいて、Ｐ状態のＭＴＪ素子におけるノードの充電電位は、電圧値Ｖｒｅｆより高い電圧値Ｖｐ２を有する。時刻ｔｂにおいて、ＡＰ状態のＭＴＪ素子におけるノードの充電電位は、電圧値Ｖｒｅｆより低い電圧値Ｖａｐ２を有する。
【０１１３】
但し、Ｐ状態のＭＴＪ素子に関して、時刻ｔｂにおける電圧値Ｖｐ２は、時刻ｔａにおける電圧値Ｖｐ１より低い。  
これとは反対に、ＡＰ状態のＭＴＪ素子に関して、時刻ｔｂにおける電圧値Ｖａｐ２は、時刻ｔａにおける電圧値Ｖａｐ１より高い。
【０１１４】
ＡＰ状態のＭＴＪ素子とＰ状態のＭＴＪ素子との間で、電圧ＶＲ１の印加時の時刻ｔａにおける充電電位と電圧ＶＲ２の印加時の時刻ｔｂにおける充電電位の大小関係が反対になるのは、図５を用いて説明したように、ＭＴＪ素子の抵抗値の電圧依存性により、ＡＰ状態のＭＴＪ素子の抵抗値の低下量が、Ｐ状態のＭＴＪ素子の抵抗値の低下量よりも大きいためである。
【０１１５】
このように、本実施形態のＭＲＡＭにおいて、２つの異なる電圧ＶＲ１，ＶＲ２が用いられた場合において、あるノードが共通の電圧値Ｖｒｅｆに到達する時刻ｔａ，ｔｂでのこのノードの充電電位の大小関係は、Ｐ状態のＭＴＪ素子とＡＰ状態のＭＴＪ素子とで、反対になる。
【０１１６】
本実施形態のＭＲＡＭは、ＭＴＪ素子の抵抗値の電圧依存性に基づいて充電電位の比較が可能となるように設定された読み出し電圧ＶＲ１，ＶＲ２を用いて、読み出し電圧ＶＲ１の印加時におけるあるノードの充電電位と読み出し電圧ＶＲ２の印加時におけるあるノードの充電電位とをそれぞれ比較する。
【０１１７】
電圧ＶＲ１の印加の開始から時刻ｔａまでの期間Ｔ１が、読み出し電圧ＶＲ１のパルス幅Ｗ１に対応する。電圧ＶＲ２の印加の開始から時刻ｔｂまでの期間Ｔ２が、読み出し電圧ＶＲ２のパルス幅Ｗ２に対応する。尚、期間Ｔ２は、ＭＴＪ素子１００の出力による充電電位が飽和状態に達するまでの期間より短い。
【０１１８】
尚、第１の読み出しの期間Ｔ１（第１の読み出し電圧ＶＲ１のパルス幅Ｗ１）が、第２の読み出しの期間Ｔ２（第２の読み出し電圧ＶＲ２のパルス幅Ｗ２）と同じになる場合もある。
【０１１９】
本実施形態のＭＲＡＭにおいて、ノードの充電電位がある共通の電位に到達する期間を考慮して、Ｐ状態のＭＴＪ素子に関して、電圧ＶＲ２の印加時におけるノードの充電電位が電圧ＶＲ１の印加時におけるノードの充電電位より低くなり、且つ、ＡＰ状態のＭＴＪ素子に関して、電圧ＶＲ２の印加時におけるノードの充電電位が電圧ＶＲ１の印加時におけるノードの充電電位より高くなるように、電圧ＶＲ１，ＶＲ２のパルス幅Ｗ１，Ｗ２が制御される。
【０１２０】
これによって、本実施形態のＭＲＡＭにおいて、選択セル内のデータの判別のために、電圧値の異なる読み出し電圧ＶＲ１，ＶＲ２の印加が選択セルに対して実行されたとしても、２つの読み出し電圧ＶＲ１，ＶＲ２の印加に基づいたＰ状態のＭＴＪ素子に関する２つの充電電位の比較、及び、２つの読み出し電圧ＶＲ１，ＶＲ２の印加に基づいたＡＰ状態のＭＴＪ素子に関する２つの充電電位の比較を、それぞれ実行できる。
【０１２１】
読み出し電圧ＶＲ１，ＶＲ２の電圧値及びパルス幅Ｗ１，Ｗ２は、ＭＲＡＭの実験結果、シミュレーション結果、及び、ＭＲＡＭのチップのテスト工程に基づいて、設定できる。これらの実験及びテスト工程の結果が、読み出し電圧（及び書き込み電圧）に関する設定情報として、ＭＲＡＭ１のチップ内に保持される。
【０１２２】
尚、読み出し電圧ＶＲ２の電圧値は、ＭＴＪ素子が絶縁破壊される電圧より小さい電圧である。読み出し電圧ＶＲ２の電圧値は、書き込み電圧ＶＷより小さいことが好ましい。
【０１２３】
尚、読み出し電圧のパルス幅が、Ｐ状態のＭＴＪ素子に関して、電圧ＶＲ２の印加時におけるノードの充電電位が電圧ＶＲ１の印加時におけるノードの充電電位より低くなり、且つ、ＡＰ状態のＭＴＪ素子に関して、電圧ＶＲ２の印加時におけるノードの充電電位が電圧ＶＲ１の印加時におけるノードの充電電位より高くなるように設定されていれば、読み出し電圧のパルス幅は、ノードの充電電位がある共通の電位に到達する期間と異なる期間に基づいて設定されてもよい。
【０１２４】
図６に示される読み出し手法の例は、ビット線ＢＬに読み出し電圧ＶＲ１，ＶＲ２を印加し、あるノード（配線）の電位を充電している。このような読み出し手法は、電荷蓄積方式の読み出し動作といえる。
【０１２５】
あるノード（配線）、例えば、ビット線ｂＢＬの電位があらかじめ放電された後に、ビット線ｂＢＬがフローティング状態に設定される。これによって、ビット線ＢＬに読み出し電圧ＶＲ１，ＶＲ２が印加された時に、選択セルからの出力としてビット線ｂＢＬの充電電位が、得られる。
【０１２６】
本実施形態のＭＲＡＭ１の読み出し動作において、選択セルからの出力として、ビット線ｂＢＬの充電電位だけでなく、あるノード（配線）に流れる電流が、選択セルからの出力として扱われてもよい。この場合、本実施形態のＭＲＡＭ１は、２つの異なる電圧ＶＲ１，ＶＲ２がビット線ＢＬに印加された時に、あるノード（配線）に流れる電流の差がセンスアンプ回路により増幅されることによって、読み出し動作を実行する。
【０１２７】
以上の原理に基づいて、本実施形態のＭＲＡＭは、データの読み出し動作時において、ある電圧値の読み出し電圧ＶＲ１が選択セルにある期間Ｗ１において印加された場合における選択セルからの出力と、電圧ＶＲ１より高い電圧値の読み出し電圧ＶＲ２が選択セルにある期間Ｗ２において印加された場合における選択セルからの出力とを、比較する。  
この比較結果に基づいて、本実施形態のＭＲＡＭは、選択セル内のデータを、判別できる。
【０１２８】
これによって、本実施形態のＭＲＡＭは、自己参照方式によって、メモリセル内のデータの読み出しを実行できる。
【０１２９】
（ｂ−３）  基本例  
図７を用いて、本実施形態のＭＲＡＭの読み出し動作の基本例が、説明される。ここでは、図１乃至図６も適宜用いて、本実施形態のＭＲＡＭの読み出し動作が説明される。
【０１３０】
図７は、本実施形態のＭＲＡＭの読み出し動作の基本例を説明するためのフローチャートである。
【０１３１】
図７に示されるように、メモリコントローラ５は、ホストデバイスからの要求に応じて、読み出しコマンドＣＭＤを発行する。メモリコントローラ５は、読み出しコマンドＣＭＤを、本実施形態のＭＲＡＭ１に送信する。メモリコントローラ５は、管理テーブルを参照し、読み出すべきデータが格納されているアドレスＡＤＲを、ＭＲＡＭ１に送信する。  
本実施形態のＭＲＡＭ１は、読み出しコマンドＣＭＤ及びアドレスＡＤＲを受信する。これによって、本実施形態のＭＲＡＭ１は、アドレスＡＤＲに示される選択セルに対して、読み出し動作を開始する（ステップＳＴ０）。
【０１３２】
本実施形態において、制御回路１８は、読み出し動作のシーケンスとして、第１の読み出しを実行する（ステップＳＴ１）。
【０１３３】
第１の読み出し（以下では、第１のセンスともよばれる）の実行のために、読み出しドライバ１５０は、電圧生成回路１７によって生成された第１の読み出し電圧ＶＲ１を、選択されたグローバルビット線ＧＢＬ及び選択されたローカルビット線ＢＬを介して、選択セルＭＣに供給する。例えば、第１の読み出し電圧ＶＲ１は、第１のパルス幅Ｗ１を有する。
【０１３４】
第１の読み出し電圧ＶＲ１の印加によって、選択セルＭＣは、読み出し電流（以下では、読み出し電流ＩＲ１と表記される）を、ローカルビット線ｂＢＬ及びグローバルビット線ｂＧＢＬに出力する。
【０１３５】
選択セルＭＣ内のＭＴＪ素子１００の抵抗状態（Ｐ状態又はＡＰ状態）に応じて、読み出し電流ＩＲ１の電流値、及び、選択セルＭＣに接続されているノードの電位が、変動する。
【０１３６】
例えば、本実施形態において、読み出し電流ＩＲ１（又はノードの電位）に起因する電荷が、ビット線ｂＢＬ，ｂＧＢＬとセンスアンプ回路１５１の一方の入力端子との間の第１の容量（例えば、配線容量）に、蓄積される。
【０１３７】
第１の読み出しにおいて、第１のパルス幅Ｗ１に対応する期間Ｔ１において、第１の容量が、第１の読み出し電圧ＶＲ１によって、充電される。これによって、第１の容量は、第１の電位（第１の充電電位）を保持する。
【０１３８】
第１の読み出し（読み出し電圧ＶＲ１の印加）の後、制御回路１８は、読み出し動作のシーケンスとして、第２の読み出しを実行する（ステップＳＴ２）。
【０１３９】
第２の読み出し（以下では、第２のセンスともよばれる）の実行のために、読み出しドライバ１５０は、電圧生成回路１７によって生成された第２の読み出し電圧ＶＲ２を、選択ビット線ＢＬ，ＧＢＬを介して、選択セルＭＣに供給する。第２の読み出し電圧ＶＲ２の電圧値は、第１の読み出し電圧ＶＲ１の電圧値より高い。尚、例えば、第２の読み出し電圧ＶＲ２の電圧値は、書き込み電圧ＶＷの電圧値より低い。
【０１４０】
第２の読み出し電圧ＶＲ２は、第２のパルス幅Ｗ２を有する。第２の読み出し電圧ＶＲ２のパルス幅Ｗ２は、第１の読み出し電圧ＶＲ１のパルス幅Ｗ１より小さい。尚、パルス幅Ｗ１，Ｗ２は、電圧ＶＲ１，ＶＲ２の印加時において、Ｐ状態のＭＴＪ素子の抵抗値とＡＰ状態のＭＴＪ素子の抵抗値との間の抵抗値を有する素子（ＭＴＪ素子）によって、あるノードがある電圧値Ｖｒｅｆに充電されるまでの期間に基づいて、それぞれ設定されている。
【０１４１】
第２の読み出し電圧ＶＲ２の印加によって、選択セルＭＣｋは、読み出し電流（以下では、読み出し電流ＩＲ２と表記される）を、ローカルビット線ｂＢＬｋ及びグローバルビット線ｂＧＢＬに出力する。
【０１４２】
選択セルＭＣｋ内のＭＴＪ素子１００の抵抗状態に応じた読み出し電流ＩＲ２によって、電荷が、ビット線ｂＢＬ，ｂＧＢＬとセンスアンプ回路１５１の他方の入力端子との間の第２の容量（配線容量）に、蓄積される。
【０１４３】
第２の読み出し時において、第２のパルス幅Ｗ２に対応する期間Ｔ２において、第２の容量が、充電される。これによって、第２の容量は、第２の電位（第２の充電電位）を保持する。
【０１４４】
第２の読み出しの後、センスアンプ回路１５１は、制御回路１８の制御に基づいて、第１の充電電位と第２の充電電位とを比較する（ステップＳＴ３）。
【０１４５】
図６に示されるように、選択セルＭＣがＰ状態のＭＴＪ素子を含む場合において、第１の充電電位Ｖｐ１が、第２の充電電位Ｖｐ２よりも高い。  
それゆえ、センスアンプ回路１５１は、第１の充電電位が第２の充電電位よりも高い場合、選択セルＭＣ内のデータが“０”データであると判別する。
【０１４６】
一方、選択セルＭＣがＡＰ状態のＭＴＪ素子を含む場合において、第１の充電電位Ｖａｐ１が、第２の充電電位Ｖａｐ２より低い。  
センスアンプ回路１５１は、第１の充電電位が第２の充電電位よりも低い場合、選択セルＭＣ内のデータが“１”データであると判別する。
【０１４７】
このように、本実施形態のＭＲＡＭ１は、充電電位の比較結果に基づいて、選択セル内のデータを確定する。
【０１４８】
センスアンプ回路１５１は、充電電位の比較結果に基づいて得られたデータを、メモリコントローラ５へ送信する（ステップＳＴ４）。本実施形態のＭＲＡＭ１は、データの送信の後、読み出し動作を完了する。
【０１４９】
以上のように、本実施形態のＭＲＡＭ１は、読み出し動作を終了する。  
尚、本実施形態のＭＲＡＭの読み出し動作において、第２の読み出し電圧ＶＲ２（＞ＶＲ１）を用いた第２の読み出しの後に、第１の読み出し電圧ＶＲ１を用いた第１の読み出しが、実行されてもよい。
【０１５０】
このように、本実施形態のＭＲＡＭ１の読み出し動作において、選択セルＭＣｋ内のＭＴＪ素子１００の抵抗状態（磁化配列状態）に応じて、第１の読み出しによる第１の充電電位と第２の読み出しによる第２の充電電位との大小関係が、異なる。  
これによって、本実施形態のＭＲＡＭは、選択セル内のデータを、自己参照方式で読み出すことができる。
【０１５１】
本実施形態のＭＲＡＭは、第１の読み出し（ステップＳＴ２）と第２の読み出し（ステップＳＴ３）との間において、ＭＴＪ素子の磁化配列状態を変えること無し（選択セルのデータを破壊すること無し）に、自己参照方式のデータの読み出しを実行できる。
【０１５２】
それゆえ、本実施形態のＭＲＡＭは、自己参照方式の読み出し動作の期間中において、ＭＴＪ素子の磁化配列状態を変えるための動作（書き込み動作）を削減できる。この結果として、本実施形態のＭＲＡＭは、自己参照方式を用いた読み出し動作のための動作期間を短縮できる。
【０１５３】
但し、第２の読み出し（ステップＳＴ３）において、第１の読み出し電圧ＶＲ１よりも高い電圧である第２の読み出し電圧ＶＲ２がビット線ＢＬに印加されるため、ビット線間の電位差に起因する電流によって、ＳＴＴによるデータの書き込みがＭＴＪ素子１００に実行され、ＭＴＪ素子１００の磁化配列状態が変わってしまう可能性がある。
【０１５４】
しかし、図５を用いて説明されたように、ＭＴＪ素子１００に印加される電圧ＶＲ２が増加するにしたがって、ＡＰ状態のＭＴＪ素子１００の抵抗値は低下する。その結果として、第２の読み出し（ステップＳＴ３）において、ＡＰ状態のＭＴＪ素子１００の抵抗値は、Ｐ状態のＭＴＪ素子１００の抵抗値に近い値になる。
【０１５５】
本実施形態のＭＲＡＭ１は、この抵抗値の変化（電圧依存性）を利用して読み出し動作を行うため、読み出し動作中にＭＴＪ素子１００の磁化配列状態が変化してしまっても、読み出し動作自体には悪影響は生じない。
【０１５６】
さらに、本実施形態のＭＲＡＭにおいて、読み出し電流の向きをある一定の方向（例えば、ＡＰ状態からＰ状態に書き込む方向）に設定されていれば、たとえ第２の読み出し（ステップＳＴ３）時に、ＭＴＪ素子１００の磁化配列状態が変化したとしても、自己参照方式を用いた読み出し動作が完了した後に、磁化反転が生じる可能性がある磁化配列状態のＭＴＪ素子に所定の方向の書き込み電流（例えば、Ｐ状態からＡＰ状態に書き込む方向）を流すことによって、本実施形態のＭＲＡＭ１は、ＭＴＪ素子の磁化配列状態（データ保持状態）を正しく修復することができる。
【０１５７】
この場合、読み出し動作が完了した後に、ＭＴＪ素子１００の磁化配列状態を修復すればよいので、本実施形態のＭＲＡＭにおいて、読み出し動作の遅延時間は、生じない。
【０１５８】
（ｃ）  具体例  
図８及び図９を用いて、本実施形態のＭＲＡＭの具体例が、説明される。ここでは、図１乃至図７も適宜用いて、本実施形態のＭＲＡＭの具体例が説明される。
【０１５９】
（ｃ−１）  回路構成  
図８を用いて、本実施形態のＭＲＡＭのより具体的な回路構成が、説明される。
【０１６０】
図８は、本実施形態のＭＲＡＭの読み出し回路の具体例を示す等価回路図である。尚、図８において、本実施形態のＭＲＡＭの読み出し回路の主要部が、図示されている。
【０１６１】
図８に示されるように、ＭＲＡＭの読み出し動作時において、読み出しドライバ１５０は、選択ビット線ＢＬ，ＧＢＬ及びカラム選択スイッチ（図示せず）を介して、データの読み出しの対象の選択セルＭＣｋに電気的に接続されている。
【０１６２】
読み出しドライバ１５０は、例えば、グローバルビット線ＧＢＬに接続されている。  
読み出しドライバ１５０は、制御信号（リードイネーブル信号）ＲＥ１，ＲＥ２に基づいて、複数の読み出し電圧ＶＲ１，ＶＲ２のうちいずれか一方を、選択セルＭＣｋに、出力する。
【０１６３】
トランジスタＴＲ３は、読み出し電圧ＶＲ１を出力する。トランジスタＴＲ３の電流経路の一端は、電圧端子９９１に接続されている。トランジスタＴＲ３の電流経路の他端は、グローバルビット線ＧＢＬに接続されている。トランジスタＴＲ３のゲートに、リードイネーブル信号ＲＥ１が、供給される。リードイネーブル信号ＲＥ１は、例えば、制御回路１８から供給される。
【０１６４】
トランジスタＴＲ４は、読み出し電圧ＶＲ２（＞ＶＲ１）を出力する。トランジスタＴＲ４の電流経路の一端は、電圧端子９９２に接続されている。トランジスタＴＲ４の電流経路の他端は、グローバルビット線ＧＢＬに接続されている。トランジスタＴＲ４のゲートに、リードイネーブル信号ＲＥ２が、供給される。リードイネーブル信号ＲＥ２は、例えば、制御回路１８から供給される。
【０１６５】
リードイネーブル信号ＲＥ１，ＲＥ２によって、読み出しドライバ１５０における選択セルＭＣｋに対する読み出し電圧ＶＲ１，ＶＲ２の供給のタイミングが、互いに独立に制御される。  
例えば、リードイネーブル信号ＲＥ１，ＲＥ２が“Ｈ”レベルである期間を制御することによって、読み出し電圧ＶＲ１，ＶＲ２のパルス幅Ｗ１，Ｗ２が、制御される。
【０１６６】
尚、読み出しドライバ１５０とグローバルビット線ＧＢＬとの間に、クランプトランジスタが設けられてもよい。クランプトランジスタは、供給されたゲート電圧以下で、グローバルビット線ＧＢＬの電位をクランプできる。この場合、読み出しドライバ１５０は、例えば、読み出し電圧ＶＲ２以上の電圧が印加された単一の電圧源を含む。クランプトランジスタのゲートに供給される制御信号の信号レベルの制御によって、第１の読み出し電圧ＶＲ１と第２の読み出し電圧ＶＲ２とが生成されてもよい。
【０１６７】
図８に示されるように、ＭＲＡＭの読み出し動作時において、センスアンプ回路１５１は、選択ビット線ｂＢＬ，ｂＧＢＬ及びカラム選択スイッチ（図示せず）を介して、選択セルＭＣｋに電気的に接続されている。
【０１６８】
本実施形態において、電荷積算型の差動センスアンプ回路が、センスアンプ回路１５１に用いられている。
【０１６９】
センスアンプ回路１５１は、センスアンプユニット５０、２つの電荷保持部９８１，９８２、及び、複数の制御素子ＳＷ１，ＳＷ２，ＴＲ１，ＴＲ２を、少なくとも含む。
【０１７０】
制御素子ＳＷ１，ＳＷ２は、センスアンプ回路１５１とグローバルビット線ｂＧＢＬとの電気的な接続を制御する。制御素子ＳＷ１，ＳＷ２は、例えば、ＭＯＳスイッチである。
【０１７１】
制御素子ＴＲ１，ＴＲ２は、センスアンプユニット５０と電荷保持部９８１，９８２との電気的な接続を制御する。制御素子ＴＲ１，ＴＲ２は、例えば、Ｎ型電界効果トランジスタである。
【０１７２】
スイッチ素子ＳＷ１の一端は、グローバルビット線ｂＧＢＬに接続されている。スイッチ素子ＳＷ１の他端は、トランジスタＴＲ１の電流経路の一端に接続されている。トランジスタＴＲ１の電流経路の他端は、センスアンプユニット５０の一方の入力端子（ノード）ＮＤ１に接続されている。
【０１７３】
スイッチ素子ＳＷ２の一端は、グローバルビット線ｂＧＢＬに接続されている。スイット素子ＳＷ２の他端は、トランジスタＴＲ２の電流経路の一端に接続されている。トランジスタＴＲ２の電流経路の他端は、センスアンプユニット５０の他方の入力端子ＮＤ２に接続されている。
【０１７４】
スイッチ素子ＳＷ１のゲートに、制御信号（リードイネーブル信号）ＲＥ１が供給される。スイッチ素子ＳＷ２のゲートに、リードイネーブル信号ＲＥ２が供給される。尚、信号ＲＥ１，ＲＥ２は、ＭＯＳスイッチ素子ＳＷ１，ＳＷ２のＰ型ＭＯＳトランジスタのゲートに、インバータ９５０を介して供給される。
【０１７５】
スイッチ素子ＳＷ１，ＳＷ２のオン及びオフは、リードイネーブル信号ＲＥ１，ＲＥ２に基づいてそれぞれ独立に制御される。これによって、選択ビット線ｂＢＬｋ，ｂＧＢＬと電荷保持部９８１，９８２との電気的な接続が、それぞれ制御される。  
このように、リードイネーブル信号ＲＥ１，ＲＥ２によって、センスアンプ回路１５１における選択セルＭＣｋからの出力信号の取得のタイミングが制御される。
【０１７６】
トランジスタＴＲ１，ＴＲ２のゲートに、制御信号（センスイネーブル）ＳＥが供給される。センスイネーブル信号ＳＥは、例えば、制御回路１８から供給される。
【０１７７】
トランジスタＴＲ１，ＴＲ２のオン及びオフは、センスイネーブル信号ＳＥに基づいて制御される。これによって、電荷保持部９８１，９８２とセンスアンプユニット５０との電気的な接続が、制御される。この結果として、センスイネーブル信号ＳＥによって、センスアンプユニット５０における電荷保持部９８１，９８２の信号（選択セルからの出力）のラッチのタイミングが制御される。
【０１７８】
電荷保持部９８１，９８２は、例えば、ある大きさの容量Ｃ１，Ｃ２を有する。電荷保持部９８１，９８２は、互いに異なるタイミングにおいて、選択ビット線ｂＢＬｋ，ｂＧＢＬ内を流れる電流（又は選択ビット線ｂＢＬｋ，ｂＧＢＬの電位の変動）に起因した電荷を、保持する。
【０１７９】
電荷保持部９８１は、スイッチ素子ＳＷ１とトランジスタＴＲ１との間に設けられている。電荷保持部９８１の一端は、スイッチ素子ＳＷ１とトランジスタＴＲ１との接続ノードに接続されている。電荷保持部９８１の他端は、接地されている。  
電荷保持部９８２は、スイッチ素子ＳＷ２とトランジスタＴＲ２との間に設けられている。電荷保持部９８２の一端は、スイッチ素子ＳＷ２とトランジスタＴＲ２との接続ノードに接続されている。電荷保持部９８２の他端は、接地されている。
【０１８０】
例えば、各電荷保持部９８１，９８２は、スイッチ素子ＳＷ１，ＳＷ２とトランジスタＴＲ１，ＴＲ２との間の配線容量（寄生容量）である。但し、容量素子（例えば、トランジスタのゲート容量やジャンクション容量などを用いて実装したＭＯＳキャパシタ又はＭＩＭキャパシタ）が、電荷保持部９８１，９８２として、半導体基板２９０上、又は、層間絶縁膜内に設けられてもよい。
【０１８１】
センスアンプユニット５０は、複数のＰ型電界効果トランジスタ（例えば、Ｐ型ＭＯＳトランジスタ）ＴＲａ，ＴＲｂ，ＴＲｄ，ＴＲｅ、及び、複数のＮ型電界効果トランジスタ（例えば、Ｎ型ＭＯＳトランジスタ）ＴＲｃ，ＴＲｆ，ＴＲｇ，ＴＲｈ，ＴＲｉを含んでいる。
【０１８２】
トランジスタＴＲａ〜ＴＲｆは、フリップフロップを形成している。
【０１８３】
トランジスタＴＲａの電流経路の一端（ソース／ドレイン）は、電圧端子９９０に接続されている。トランジスタＴＲａの電流経路の他端（ソース／ドレイン）は、トランジスタＴＲｂの電流経路の一端に接続されている。トランジスタＴＲｂの電流経路の他端は、ノード（配線）ＮＤ１に接続されている。トランジスタＴＲｃの電流経路の一端は、ノードＮＤ１に接続されている。トランジスタＴＲｅの電流経路の他端は、電圧端子９９９に接続されている。  
トランジスタＴＲｂ，ＴＲｃのゲートは、ノードＮＤ２に接続されている。
【０１８４】
電圧端子９９０に、電源電圧ＶＤＤが印加されている。以下では、電源電圧ＶＤＤが印加された電圧端子９９０は、電源端子９９０とよばれる。  
電圧端子９９９に、グランド電圧ＶＳＳが印加されている。以下では、グランド電圧ＶＳＳが印加された電圧端子９９９は、グランド端子９９９とよばれる。
【０１８５】
トランジスタＴＲｄの電流経路の一端は、電源端子９９０に接続され、トランジスタＴＲｄの電流経路の他端は、トランジスタＴＲｅの電流経路の一端に接続されている。トランジスタＴＲｅの他端は、ノードＮＤ２に接続されている。トランジスタＴＲｆの電流経路の一端は、ノードＮＤ２に接続されている。トランジスタＴＲｆの電流経路の他端は、グランド端子９９９に接続されている。  
トランジスタＴＲｅ，ＴＲｆのゲートは、ノードＮＤ１に接続されている。
【０１８６】
トランジスタＴＲａ，ＴＲｄのゲートに、制御信号（センスイネーブル信号）ｂＳＥが供給される。センスイネーブル信号ｂＳＥに基づいて、トランジスタＴＲａ，ＴＲｄのオン及びオフが制御される。この結果として、センスアンプユニット５０の活性化及び非活性化が、制御される。センスイネーブル信号ｂＳＥは、例えば、制御回路１８から供給される。
【０１８７】
センスイネーブル信号ＳＥ，ｂＳＥによって、センスアンプ回路１５１における信号の検知及び増幅動作のタイミングが、制御される。
【０１８８】
トランジスタＴＲｇ，ＴＲｈ，ＴＲｉは、センスアンプユニット５０の内部ノードＮＤ１，ＮＤ２の放電を制御する。
【０１８９】
トランジスタＴＲｇの電流経路の一端は、ノードＮＤ１に接続されている。トランジスタＴＲｇの電流経路の一端は、グランド端子９９９に接続されている。トランジスタＴＲｈの電流経路の一端は、ノードＮＤ２に接続されている。トランジスタＴＲｈの電流経路の他端は、グランド端子９９９に接続されている。
【０１９０】
トランジスタＴＲｉの電流経路の一端は、ノードＮＤ１及びトランジスタＴＲｇの電流経路の一端に接続されている。トランジスタＴＲｉの電流経路の他端は、ノードＮＤ２及びトランジスタＴＲｈの電流経路の一端に接続されている。
【０１９１】
トランジスタＴＲｇ，ＴＲｈ，ＴＲｉのゲートに、制御信号（プリディスチャージイネーブル信号）ＰＤＥが、供給される。プリディスチャージイネーブル信号ＰＤＥによって、センスアンプ回路１５１の初期化動作（ノードの放電）のタイミングが、制御される。
【０１９２】
センスアンプユニット５０のノードＮＤ２は、センスアンプユニット５０の入力端子であるとともに、センスアンプユニット５０の出力端子ＤＯＵＴとして、用いられる。ノードＮＤ２の電位が選択セルＭＣｋ内のデータとして、センスアンプ回路１５１の出力端子から出力される。
【０１９３】
センスアンプユニット５０のノードＮＤ１は、ノードＮＤ２と反対のレベルの電位を保持する。ノードＮＤ１の電位は、選択セルＭＣｋのデータの相補データとして扱われる。これによって、センスアンプ回路１５１は、ノードＮＤ１の電位を、選択セルＭＣｋの相補データとして出力できる。例えば、ノードＮＤ１は、センスアンプユニット５０の出力端子ｂＤＯＵＴとして、用いられてもよい。
【０１９４】
尚、図８のセンスアンプ回路１５１の内部構成は、一例であって、本実施形態のＭＲＡＭに用いられるセンスアンプ回路の内部構成は、図８の内部構成に限定されない。
【０１９５】
（ｃ−２）  動作例  
図９を用いて、本実施形態のＭＲＡＭのより具体的な動作例が、説明される。
【０１９６】
図９は、本実施形態のＭＲＡＭの読み出し動作の具体例を説明するためのタイミングチャートである。
【０１９７】
図９に示されるように、コマンドＣＭＤ及びアドレスＡＤＲの受信の後、時刻ｔ０において、アドレスＡＤＲがコマンド・アドレスラッチ回路内にラッチされ、アドレスＡＤＲは有効になる。
【０１９８】
時刻ｔ１において、ＭＲＡＭ１の制御回路１８は、プリディスチャージイネーブル信号ＰＤＥの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。
【０１９９】
“Ｈ”レベルの信号ＰＤＥによって、図８のセンスアンプ回路１５１において、トランジスタＴＲｇ，ＴＲｈ，ＴＲｉがオンする。オン状態のトランジスタＴＲｇ，ＴＲｈを介して、ノードＮＤ１，ＮＤ２は、グランド端子９９９に電気的に接続されている。また、ノードＮＤ１は、オン状態のトランジスタＴＲｉを介して、ノードＮＤ２に電気的に接続されている。この結果として、ノードＮＤ１，ＮＤ２の両方が放電され、実質的に同じ電位に設定される。
【０２００】
時刻ｔ２において、制御回路１８は、信号ＰＤＥの信号レベルを、“Ｌ”レベルに設定する。トランジスタＴＲｇ，ＴＲｈ，ＴＲｉはオフし、ノードＮＤ１，ＮＤ２は、グランド端子９９９から電気的に分離される。
【０２０１】
プリディスチャージイネーブル信号ＰＤＥは、読み出し回路１５の非アクティブ時に常に“Ｈ”レベルに設定されてもよい。これによって、アドレスＡＤＲの受信の前に、ノードＮＤ１，ＮＤ２の両方が、あらかじめ放電された状態に設定される。この場合、本実施形態のＭＲＡＭは、事前にプリディスチャージ処理が完了しているため、アドレスＡＤＲの受信後、時刻ｔ０から時刻ｔ２までの処理をスキップすることができる。この結果として、本実施形態のＭＲＡＭは１、アクセス遅延を抑制し、読み出し動作の高速化を図ることができる。
【０２０２】
尚、時刻ｔ１から時刻ｔ２の期間において、リードイネーブル信号ＲＥ１，ＲＥ２が、“Ｈ”レベルに設定されてもよい。これによって、トランジスタＴＲ３，ＴＲ４はオンし、グローバルビット線ＧＢＬは、プリチャージされる。オン状態のスイッチ素子ＳＷ１，ＳＷ２によって、キャパシタ９８１（Ｃ１），９８２（Ｃ２）は、放電される。
【０２０３】
時刻ｔ３において、ビット線制御回路１４Ｂは、選択アドレスＡＤＲに対応するカラム選択信号ＣＳＬを、“Ｈ”レベルに設定する。これによって、カラムスイッチＭ１，Ｍ２はオンし、選択ビット線ＢＬｋ，ｂＢＬｋは、グローバルビット線ＧＢＬ，ｂＧＢＬに電気的に接続されている。
【０２０４】
時刻ｔ４において、ワード線制御回路１３Ｂは、選択ワード線ＷＬｋに、“Ｈ”レベルの電圧を印加する。これによって、選択セルＭＣｋのセルトランジスタ２００が、オンする。選択セルＭＣｋが活性化される。尚、選択ワード線ＷＬｋが活性化された後に、選択ビット線ＢＬｋ，ｂＢＬｋが活性化されてもよい。
【０２０５】
時刻ｔ５において、制御回路１８は、第１のリードイネーブル信号ＲＥ１の信号レベルを、“Ｌ”レベルから“Ｈ”レベルへ変える。“Ｈ”レベルの信号ＲＥ１によって、読み出しドライバ１５０内の２つのトランジスタＴＲ３，ＴＲ４のうち、一方のトランジスタＴＲ３が、オンする。
【０２０６】
オン状態のトランジスタＴＲ３を介して、電圧端子９９１が、グローバルビット線ＧＢＬ及び選択ビット線ＢＬｋに接続されている。  
これによって、読み出し電圧ＶＲ１が、選択セルＭＣｋに供給され、電圧ＶＲ１がＭＴＪ素子１００に印加される。読み出し電流ＩＲ１が、ＭＴＪ素子１００を介して、ビット線ＢＬｋからビット線ｂＢＬｋへ流れる。
【０２０７】
また、“Ｈ”レベルの信号ＲＥ１によって、スイッチ素子ＳＷ１がオンする。電荷保持部（配線容量）９８１が、ビット線ｂＢＬｋ及びグローバルビット線ｂＧＢＬに、電気的に接続されている。
【０２０８】
読み出し電流ＩＲ１が、電荷保持部９８１に供給されることよって、ノードが充電され、電荷保持部９８１の電位が上昇する。
【０２０９】
尚、読み出し電流ＩＲ１の電流値は、ＭＴＪ素子の抵抗値（磁化配列状態）に応じた大きさを有する。平行配列状態のＭＴＪ素子１００を流れる読み出し電流ＩＲ１の電流値は、反平行配列状態のＭＴＪ素子１００を流れる読み出し電流ＩＲ１の電流値より高い。それゆえ、電荷保持部９８１における充電電位の高さは、選択セルＭＣｋ内のＭＴＪ素子の抵抗状態に応じて、変わる。
【０２１０】
制御回路１８は、あるパルス幅Ｗ１を有する第１の読み出し電圧ＶＲ１が、選択セルＭＣｋに印加されるように、第１のリードイネーブル信号ＲＥ１の信号レベルを制御する。  
読み出し電圧ＶＲ１がパルス幅Ｗ１を有するように、第１のリードイネーブル信号ＲＥ１が“Ｈ”レベルである期間が制御される。
【０２１１】
時刻ｔ６において、制御回路１８は、信号ＲＥ１の信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。これによって、トランジスタＴＲ３はオフし、電圧端子９９１は、選択ビット線ＢＬｋから電気的に分離される。  
時刻ｔ５から時刻ｔ６までの期間が、読み出し電圧ＶＲ１のパルス幅Ｗ１に実質的に対応する。尚、読み出し電圧ＶＲ１，ＶＲ２のパルス幅は、例えば、読み出し電圧ＶＲ１，ＶＲ２の半値全幅に対応する。但し、読み出し電圧ＶＲ１，ＶＲ２のパルス幅は、読み出し電圧が所望の電圧値を有している期間に基づいて定義される場合もある。
【０２１２】
これによって、パルス幅Ｗ１に対応する期間（時刻ｔ５と時刻ｔ６との間の期間）において、容量Ｃ１（電荷保持部９８１）が、充電される。容量Ｃ１は、ＭＴＪ素子１００の抵抗状態及び充電期間Ｗ１に応じた充電電位を保持する。ＭＴＪ素子１００がＰ状態（低抵抗状態）である場合、容量Ｃ１の充電電位Ｖｐ１を有し、ＭＴＪ素子１００がＡＰ状態（高抵抗状態）である場合、容量Ｃ１の充電電位Ｖａｐ１を有する。
【０２１３】
時刻ｔ７において、制御回路１８は、第２のリードイネーブル信号ＲＥ２の信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。“Ｈ”レベルの信号ＲＥ２によって、読み出しドライバ１５０内の他方のトランジスタＴＲ４が、オンする。
【０２１４】
オン状態のトランジスタＴＲ４を介して、電圧端子９９２が、グローバルビット線ＧＢＬ及び選択ビット線ＢＬｋに接続されている。  
これによって、読み出し電圧ＶＲ２が、選択セルＭＣｋに供給され、ＭＴＪ素子１００に印加される。読み出し電流ＩＲ２が、ＭＴＪ素子１００を介して、ビット線ＢＬｋからビット線ｂＢＬｋへ流れる。
【０２１５】
“Ｈ”レベルの信号ＲＥ２によって、オン状態のスイッチ素子ＳＷ２を介して、電荷保持部（配線容量）９８２が、ビット線ｂＢＬｋ及びグローバルビット線ｂＧＢＬに、電気的に接続されている。
【０２１６】
読み出し電流ＩＲ２が、電荷保持部９８２に供給されることよって、ノードが充電され、電荷保持部９８１の電位が上昇する。
【０２１７】
図５を用いて説明したように、電圧ＶＲ１より高い読み出し電圧ＶＲ２がＭＴＪ素子１００に印加された場合、ＭＴＪ素子１００の抵抗値の電圧依存性によって、ＭＴＪ素子１００の磁化配列状態を維持しつつ、ＭＴＪ素子１００の抵抗値は低下する。
【０２１８】
制御回路１８は、第２の読み出し電圧ＶＲ２が、第１のパルス幅Ｗ１より小さい第２のパルス幅Ｗ２を有するように、第２のリードイネーブル信号ＲＥ２の信号レベルを制御する。  
例えば、読み出し電圧ＶＲ２のパルス幅Ｗ２は、読み出し電圧ＶＲ２の印加時におけるＰ状態のＭＴＪ素子の抵抗値とＡＰ状態のＭＴＪ素子の抵抗値との間の抵抗値を有するＭＴＪ素子によるノードの充電電位が、パルス幅Ｗ１を有する読み出し電圧ＶＲ１の印加時におけるＰ状態のＭＴＪ素子の抵抗値とＡＰ状態のＭＴＪ素子の抵抗値との間の抵抗値を有するＭＴＪ素子によるノードの充電電位と同じ値になるように、設定されている。
【０２１９】
時刻ｔ８において、制御回路１８は、信号ＲＥ２の信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。トランジスタＴＲ４はオフし、電圧端子９９２は、選択ビット線ＢＬｋから電気的に分離される。  
時刻ｔ７から時刻ｔ８までの期間が、読み出し電圧ＶＲ２のパルス幅Ｗ２に実質的に対応する。
【０２２０】
これによって、パルス幅Ｗ２に対応する期間（時刻ｔ７と時刻ｔ８との間の期間）において、容量Ｃ２（電荷保持部９８２）が、充電される。容量Ｃ２は、ＭＴＪ素子１００の抵抗状態及び充電期間Ｗ２に応じた充電電位を保持する。ＭＴＪ素子１００がＰ状態（低抵抗状態）である場合、容量Ｃ１の充電電位Ｖｐ２を有し、ＭＴＪ素子１００がＡＰ状態（高抵抗状態）である場合、容量Ｃ１の充電電位Ｖａｐ２を有する。
【０２２１】
信号ＲＥ２の信号レベルが“Ｌ”レベルに設定された後、制御回路１８は、時刻ｔ９において、センスイネーブル信号ＳＥの信号レベルを、“Ｌ”レベルから“Ｈ”レベルに変える。信号ＳＥが“Ｈ”レベルに設定されるのと同期して、信号ｂＳＥの信号レベルが、“Ｈ”レベルから“Ｌ”レベルに変わる。
【０２２２】
“Ｈ”レベルの信号ＳＥによって、トランジスタＴＲ１，ＴＲ２はオンする。“Ｌ”レベルの信号ｂＳＥによって、トランジスタＴＲａ，ＴＲｄはオンする。
【０２２３】
オン状態のトランジスタＴＲａ，ＴＲｄを介して、トランジスタＴＲｂ，ＴＲｃ，ＴＲｅ，ＴＲｆが、電源端子９９０に電気的に接続されている。これによって、電圧Ｖｄｄが、トランジスタＴＲｂ，ＴＲｃ，ＴＲｅ，ＴＲｆに供給される。
【０２２４】
オン状態のトランジスタＴＲ１，ＴＲ２を介して、電荷保持部９８１，９８２は、ノードＮＤ１，ＮＤ２にそれぞれ接続されている。
【０２２５】
電荷保持部９８１の電位（電荷）がノードＮＤ１に転送され、電荷保持部９８２の電位がノードＮＤ２に転送される。ノードＮＤ１の電位が、トランジスタＴＲｅ，ＴＲｆのゲートに印加される。ノードＮＤ２の電位が、トランジスタＴＲｂ，ＴＲｃのゲートに印加される。
【０２２６】
１回目の読み出し（電圧ＶＲ１を用いた読み出し）における充電電位が、２回目の読み出し（電圧ＶＲ２を用いた読み出し）における充電電位より低い場合、転送された電荷（充電電位）によって、ノードＮＤ２の電位が、ノードＮＤ１の電位より相対的に高くなる。
【０２２７】
この結果として、ノードＮＤ１が、オフ状態のトランジスタＴＲｂ及びオン状態のトランジスタＴＲｃによって放電され、ノードＮＤ２が、オン状態のトランジスタＴＲｅ及びオフ状態のトランジスタＴＲｆによって、電源電圧Ｖｄｄ程度に充電される。  
ノードＮＤ１の電位は、“Ｌ”レベルに設定され、ノードＮＤ２の電位は、“Ｈ”レベルに設定される。
【０２２８】
１回目の読み出しにおける充電電位が、２回目の読み出しにおける充電電位より高い場合、転送された電荷によって、ノードＮＤ１の電位が、ノードＮＤ２の電位より相対的に高くなる。
【０２２９】
この結果として、ノードＮＤ１が、オン状態のトランジスタＴＲｂ及びオフ状態のトランジスタＴＲｃによって、電源電圧Ｖｄｄ程度に充電され、ノードＮＤ２が、オフ状態のトランジスタＴＲｅ及びオン状態のトランジスタＴＲｆによって放電される。
【０２３０】
ノードＮＤ１の電位は、“Ｈ”レベルに設定され、ノードＮＤ２の電位は、“Ｌ”レベルに設定される。
【０２３１】
このように、第１の読み出しにおける充電電位ＶＣ１と第２の読み出しにおける充電電位ＶＣ２との比較結果が、ノードＮＤ１，ＮＤ２の充電／放電として、反映される。
【０２３２】
図６を用いて説明したように、Ｐ状態のＭＴＪ素子において、１回目の読み出しの充電電位Ｖｐ１は、２回目の読み出しの充電電位Ｖｐ２より高い。図６を用いて説明したように、ＡＰ状態のＭＴＪ素子において、１回目の読み出しの充電電位Ｖａｐ１は、２回目の読み出しの充電電位Ｖａｐ２より低い。
【０２３３】
図６の（ａ）及び（ｂ）のように、ある電位Ｖｒｅｆへの到達期間を考慮したパルス幅Ｗ１，Ｗ２を有する読み出し電圧ＶＲ１，ＶＲ２の印加において、ＭＴＪ素子１００の磁化配列状態がＰ状態である場合、ノードＮＤ２の電位が、ノードＮＤ１の電位より低くなる。  
したがって、ノードＮＤ２の電位が“Ｌ”レベルである場合、“０”データが、選択セルＭＣｋ内に格納されたデータとして、確定される。
【０２３４】
また、ＭＴＪ素子１００の磁化配列状態がＡＰ状態である場合、ノードＮＤ２の電位が、ノードＮＤ１の電位より高くなる。
【０２３５】
したがって、ノードＮＤ２の電位が“Ｈ”レベルである場合（ＭＴＪ素子１００がＡＰ状態である場合）、“１”データが、選択セルＭＣｋ内に格納されたデータとして、確定される。
【０２３６】
このように、選択セルＭＣｋ内のデータが、読み出される。  
選択セルＭＣｋ内のＭＴＪ素子１００がＰ状態である場合、“０”データが、メモリコントローラ５へ送信される。選択セルＭＣｋ内のＭＴＪ素子１００がＡＰ状態である場合、“１”データが、メモリコントローラ５へ送信される。
【０２３７】
時刻ｔ１０において、制御回路１８は、信号ＳＥを“Ｌ”レベルに設定し、信号ｂＳＥを“Ｈ”レベルに設定する。  
時刻ｔ１１において、ワード線制御回路１３Ｂは、ワード線ＷＬｋの電位を“Ｌ”レベルに設定する。これによって、ワード線ＷＬｋは非活性化され、セルトランジスタ２００はオフする。  
時刻ｔ１２において、ビット線制御回路１４Ｂは、信号ＣＳＬを“Ｌ”レベルに設定する。これによって、カラムスイッチＭ１，Ｍ２はオフし、ビット線ＢＬｋ，ｂＢＬｋは、非活性化される。尚、ビット線ＢＬｋ，ｂＢＬｋが非活性化された後、ワード線ＷＬｋが非活性化されてもよい。
【０２３８】
これによって、本実施形態のＭＲＡＭは、読み出し動作を完了する。
【０２３９】
メモリコントローラ５は、ＭＲＡＭ１からのデータを受信する。メモリコントローラ５は、データに対してＥＣＣ処理などを施した後、そのデータをホストデバイスへ転送する。
【０２４０】
以上のように、本実施形態のＭＲＡＭの動作が終了する。
【０２４１】
（ｄ）  まとめ  
本実施形態の磁気メモリ（例えば、ＭＲＡＭ）は、自己参照方式の読み出し動作を用いて、データの読み出しを行う。
【０２４２】
本実施形態の磁気メモリは、自己参照方式の読み出し動作によって、メモリセルの特性のばらつき（例えば、製造プロセスのばらつき）に起因した読み出しエラーを、低減できる。
【０２４３】
本実施形態の磁気メモリは、ＭＴＪ素子の抵抗値の電圧依存性を利用して、自己参照方式の読み出し動作を実行する。
【０２４４】
本実施形態の磁気メモリは、読み出し動作時において、パルス形状の異なる２つの読み出し電圧ＶＲ１，ＶＲ２を用いて、選択セルからデータを読み出す。第１の読み出し電圧ＶＲ１は、第２の読み出し電圧ＶＲ２より低い。例えば、第１の読み出し電圧ＶＲ１のパルス幅Ｗ１は、第２の読み出し電圧ＶＲ２のパルス幅Ｗ２より広い。例えば、第２の読み出し電圧ＶＲ２は、ＭＴＪ素子１００の抵抗状態が変化しない電圧値及びパルス幅に設定されている。
【０２４５】
本実施形態の磁気メモリは、ＭＴＪ素子１００の抵抗値の電圧依存性（図５参照）を利用して、１回目の読み出し電圧の供給による選択セルの出力（例えば、充電電位）と２回目の読み出し電圧の供給による選択セルの出力との比較結果に基づいた選択セルＭＣ内のデータを、判別及び確定する。
【０２４６】
この結果として、本実施形態の磁気メモリは、メモリセルＭＣのデータを破壊すること無しに（ＭＴＪ素子の抵抗状態を書き換えること無しに）、自己参照方式の読み出し動作を実現できる。
【０２４７】
それゆえ、本実施形態の磁気メモリは、読み出し動作のシーケンスにおいて、第１の読み出しと第２の読み出しとの間におけるＭＴＪ素子の抵抗状態を変える書き込み動作の実行を、削減できる。
【０２４８】
この結果として、本実施形態の磁気メモリは、自己参照方式の読み出し動作の期間を、短縮できる。
【０２４９】
以上のように、本実施形態の磁気メモリは、磁気メモリの動作特性を向上できる。
【０２５０】
（２）  第２の実施形態  
図１０及び図１１を用いて、第２の実施形態の磁気メモリについて説明する。  
本実施形態において、ＳＴＴ−ＭＲＡＭが、本実施形態の磁気メモリの例として、説明される。
【０２５１】
本実施形態のＭＲＡＭにおいて、読み出し動作の後に、ライトバック処理が実行される。
【０２５２】
本実施形態のＭＲＡＭの読み出し動作時において、反平行配列状態（ＡＰ状態）のＭＴＪ素子における第１の読み出しと第２の読み出しとの間における読み出しマージン（充電電位の差）を大きくするために、読み出し電圧ＶＲ２の電圧値がより高い値に設定される場合がある。
【０２５３】
また、本実施形態のＭＲＡＭにおいて、第２の読み出し時において、第２の読み出し電圧ＶＲ２が、書き込み電圧ＶＷ以上の電圧値に設定される場合もある。本実施形態のＭＲＡＭにおいて、第２の読み出し時において、第２の読み出し電圧ＶＲ２の印加期間が、書き込み電圧ＶＷの印加時間よりも十分小さい場合に、第２の読み出し電圧ＶＲ２が、書き込み電圧ＶＷよりも高い電圧値に設定される場合もある。
【０２５４】
これらの場合、メモリセルアレイ内のＭＴＪ素子の特性ばらつきに起因して、ＭＴＪ素子の磁化反転が生じる可能性がある。
【０２５５】
また、読み出し電流がＭＴＪ素子内を流れる方向は、ＭＴＪ素子の磁化配列状態が、ＡＰ状態からＰ状態へ変わる方向である。それゆえ、ＭＴＪ素子の特性ばらつきに起因して、ＡＰ状態のＭＴＪ素子の磁化配列状態は、読み出し電流によって、Ｐ状態に変わる可能性がある。
【０２５６】
また、ＭＴＪ素子の構成及びビット線に対する接続関係に応じて、図４Ａ及び図４Ｂで示した読み出し電流の向きと異なることもある。これが原因で、ＭＴＪ素子の磁化配列状態が、Ｐ状態からＡＰ状態へ変わる方向とすることも可能である。
【０２５７】
読み出し電流の向きがいずれの方向であったとしても、図５を用いて説明したように、ＭＴＪ素子１００に印加される電圧ＶＲ２が増加するにしたがって、ＡＰ状態のＭＴＪ素子１００の抵抗値は低下し、第２の読み出し時において、ＡＰ状態のＭＴＪ素子の抵抗値は、Ｐ状態のＭＴＪ素子の抵抗値に近い値になる。  
これとは反対に、Ｐ状態のＭＴＪ素子の抵抗値は、印加された電圧が増加しても、Ｐ状態のＭＴＪ素子の抵抗値をほぼ維持する。
【０２５８】
本実施形態のＭＲＡＭにおいて、この抵抗値の変化を利用して読み出し動作を行うため、ＭＴＪ素子の磁化配列が、第２の読み出し時に変化しても、読み出し動作には影響しない。しかし、ＭＴＪ素子の磁化配列が読み出し動作時に変化してしまった場合、メモリ内のデータの信頼性を維持するために、ＭＴＪ素子の磁化配列を、読み出し動作による磁化配列の変化前の状態に修復しておくことが、望ましい。
【０２５９】
本実施形態のＭＲＡＭは、これらのような読み出しディスターブに起因するエラーを低減するために、メモリコントローラ５へデータを転送した後に、ライトバック処理を実行する。以下では、説明の簡単化のために、読み出し電流がＭＴＪ素子１００内を流れる方向は、ＭＴＪ素子１００の磁化配列状態が、ＡＰ状態からＰ状態へ変わる方向であるとする。
【０２６０】
図１０は、本実施形態の磁気メモリ（例えば、ＭＲＡＭ）の読み出し動作を説明するためのフローチャートである。図１１は、本実施形態のＭＲＡＭの読み出し動作を説明するためのタイミングチャートである。
【０２６１】
図１０に示されるように、メモリコントローラ５にデータが送信された後、制御回路１８は、読み出されたデータが、ＡＰ状態に対応する“１”データであるか否か判定する（ステップＳＴ６）。
【０２６２】
ここで、読み出し電流ＩＲがＭＴＪ素子１００内を流れる方向は、ＭＴＪ素子１００の磁化配列状態がＡＰ状態からＰ状態へ変わる方向に設定されているため、読み出しディスターブが発生する可能性があるＭＴＪ素子は、ＡＰ状態のＭＴＪ素子である。
【０２６３】
読み出されたデータが“１”データである場合、本実施形態のＭＲＡＭは、“１”データが読み出された選択セルに対して、ライトバック処理を実行する（ステップＳＴ７）。
【０２６４】
図１１に示されるように、制御回路１８は、読み出し回路１５を非活性化した後（時刻ｔ１０）、時刻ｔ２０において、ライトイネーブル信号ＷＥの信号レベルを“Ｌ”レベルから“Ｈ”レベルに変える。これによって、書き込み回路１６が、活性化される。
【０２６５】
書き込みドライバ１６１は、“１”データが読み出された選択セルＭＣｋに、“１”データの書き込みが実行されるように、各配線を活性化し、各配線の電位を制御する。
【０２６６】
本実施形態のＭＲＡＭがＳＴＴ−ＭＲＡＭである場合、書き込みドライバ（ドライバ／シンカー）１６０，１６１は、ライトバック処理の対象の選択セルＭＣｋに対して、“１”データの書き込みのための書き込み電流ＩＷ２を供給する。
【０２６７】
選択セルＭＣｋ内のＭＴＪ素子１００の磁化配列状態がＡＰ状態である場合、ＭＴＪ素子１００の磁化配列状態は、書き込み電流ＩＷ２がＭＴＪ素子１００内を流れたとしても、変化しない。  
選択セルＭＣｋ内のＭＴＪ素子１００の磁化配列状態が、読み出しディスターブによってＡＰ状態からＰ状態に変化している場合、ＭＴＪ素子１００の磁化配列状態は、書き込み電流ＩＷによって、Ｐ状態からＡＰ状態に戻る。
【０２６８】
例えば、書き込み電流ＩＷ２の供給の後、制御回路１８は、時刻ｔ２１において、ワード線ＷＬｋ及びビット線ＢＬｋを非活性化した後（時刻ｔ１１，ｔ１２）、選択セルＭＣｋに対する書き込み結果を検証すること無し（プログラムベリファイ無し）に、ライトイネーブル信号ＷＥの信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。  
“Ｌ”レベルの信号ＷＥによって、書き込み回路１６は、非活性化される。尚、ライトバック処理において、“１”データの書き込みの後に、プログラムベリファイが、実行されてもよい。
【０２６９】
これによって、本実施形態のＭＲＡＭは、メモリコントローラ５に対するデータの転送後において、ライトバック処理を完了する。
【０２７０】
読み出されたデータが“０”データである場合、本実施形態のＭＲＡＭは、ライトバック動作の実行無しに、動作を完了する。
【０２７１】
尚、第２の実施形態においても、第１の実施形態と同様に、プリディスチャージイネーブル信号ＰＤＥは、センスアンプ回路１５１の非アクティブ時に、常に“Ｈ”レベルに設定されてもよい。これによって、アドレスＡＤＲの受信の前に、あらかじめノードＮＤ１，ＮＤ２の両方が、放電される。この場合、本実施形態のＭＲＡＭは、事前にプリディスチャージ処理が完了しているため、アドレスＡＤＲの受信後、時刻ｔ０から時刻ｔ２までの処理を削減できる。この結果として、本実施形態のＭＲＡＭは、読み出し動作を高速化できる。
【０２７２】
以上のように、本実施形態のＭＲＡＭにおいて、選択セルに対するライトバック処理によって、読み出しディスターブを低減できる。
【０２７３】
尚、本実施形態のＭＲＡＭは、メモリセルから読み出されたデータに関わらず、“０”データであっても、“１”データであっても、ライトバック処理が実行されてもよい。
【０２７４】
本実施形態において、ライトバック処理は、ＭＲＡＭ１からメモリコントローラ５へのデータ転送の後に実行される。  
それゆえ、本実施形態のＭＲＡＭ１を含むメモリシステムにおいて、本実施形態のＭＲＡＭ１がライトバック動作を実行したとしても、メモリコントローラ側のデータ転送のパフォーマンス（データ転送効率）に対する悪影響は、ほとんど生じない。
【０２７５】
以上のように、本実施形態の磁気メモリは、動作パフォーマンスの劣化無しに、データの信頼性を向上できる。
【０２７６】
（３）  第３の実施形態  
図１２乃至図１５を用いて、第３の実施形態の磁気メモリについて説明する。
【０２７７】
（ａ）  回路構成  
本実施形態の磁気メモリ（例えば、ＭＲＡＭ）は、２つの読み出し電圧ＶＲ１，ＶＲ２のパルス幅を所望のパルス幅に自動的に制御可能な回路を含む。以下では、読み出し電圧ＶＲ１，ＶＲ２のパルス幅を制御するための回路は、パルス幅制御回路とよばれる。  
パルス幅制御回路４０は、参照セルＲＣを含む回路である。
【０２７８】
図１２は、本実施形態のＭＲＡＭの構成例を説明するための模式図である。  
図１２に示されように、参照セルＲＣは、ＭＲＡＭ１のメモリセルアレイ１０内の参照領域ＲＡ内に設けられている。
【０２７９】
参照領域ＲＡは、メモリセルアレイ１０の一端側に設けられている。参照領域ＲＡは、メモリセルＭＣが配列された領域（メモリセル領域とよぶ）ＭＡに、隣り合うように設けられている。参照領域ＲＡは、メモリセル領域ＭＡに類似する構造を有する。
【０２８０】
参照セルＲＣは、パルス幅制御回路４０内の回路４００と電気的に接続されている。回路４００は、メモリセルアレイ１０の外部に設けられている。但し、回路４００は、メモリセルアレイ１０の内部に設けられていもよい。回路４００は、参照セルＲＣからの出力（電圧又は電流）に基づいて、制御線４９１，４９２の電位（制御信号の信号レベル）を制御する。
【０２８１】
参照領域ＲＡに対して、少なくとも１つの読み出しドライバ１５０Ｒ及び少なくとも１つのセンスアンプ回路１５１Ｒが、設けられている。読み出しドライバ１５０Ｒは、各種の配線を介して、参照セルＲＣに電気的に接続されている。参照セルＲＣのための読み出しドライバ１５０Ｒは、メモリセルＭＣのための読み出しドライバ１５０と共通の電圧端子（電圧線）９９１，９９２に接続されている。
【０２８２】
例えば、メモリセル領域ＭＡ内に複数の制御単位ＭＸが設定されている場合、各制御単位（例えば、グローバルビット線対）ＭＸに対して、１つの読み出しドライバ１５０及び１つのセンスアンプ回路１５１が、設けられている。
【０２８３】
各読み出しドライバ１５０，１５０Ｒに、回路４００からの制御信号が、制御線４９１，４９２を介して供給される。これによって、読み出しドライバ１５０からの読み出し電圧ＶＲ１，ＶＲ２の出力のタイミングが、制御される。
【０２８４】
図１３は、本実施形態のＭＲＡＭにおける、パルス幅制御回路を説明するための等価回路図である。図１３において、パルス幅制御回路は、その主要部が抽出されて図示されている。図１３において、図示の簡略化のために、１つの参照セルが図示されている。
【０２８５】
図１３に示されるように、参照セルＲＣは、ビット線ＲＬ，ｂＲＬとの間に接続されている。以下では、説明の明確化のために、参照セルＲＣに接続されているビット線ＲＬ，ｂＲＬは、参照ビット線ＲＬ，ｂＲＬとよばれる。
【０２８６】
参照ビット線ＲＬ，ｂＲＬは、カラム選択スイッチ（図示せず）を介して、グローバルビット線ＧＲＬ，ｂＧＲＬに接続されている。以下では、説明の明確化のために、参照セルＲＣに対応するグローバルビット線ＧＲＬ，ｂＧＲＬは、参照グローバルビット線ＧＲＬ，ｂＧＲＬとよばれる。
【０２８７】
参照セルＲＣは、メモリセルＭＣと共通のワード線ＷＬｋに接続されている。  
参照セルＲＣは、Ｐ状態のＭＴＪ素子１００Ａ、ＡＰ状態のＭＴＪ素子１００Ｂ、及び２つのセルトランジスタ２００Ａ，２００Ｂを含む。
【０２８８】
ＭＴＪ素子１００Ａ，１００Ｂの一端は、参照ビット線ＲＬに接続されている。ＭＴＪ素子１００Ａの他端は、セルトランジスタ２００Ａの一端に接続されている。ＭＴＪ素子１００Ｂの他端は、セルトランジスタ２００Ｂの一端に接続されている。セルトランジスタ２００Ａ，２００Ｂの他端は、参照ビット線ｂＲＬに接続されている。
【０２８９】
Ｐ状態のＭＴＪ素子１００Ａ及びＡＰ状態のＭＴＪ素子１００Ｂは、ビット線ＢＬとビット線ｂＢＬとの間に、並列に接続されている。  
これによって、参照セルＲＣの抵抗値は、Ｐ状態のＭＴＪ素子の抵抗値とＡＰ状態のＭＴＪ素子の抵抗値との間の値になる。
【０２９０】
パルス幅制御回路４０は、上述の回路４００として、２つのモニタ回路４００Ａ，４００Ｂを含む。
【０２９１】
第１のモニタ回路４００Ａは、Ｐ型トランジスタ４１１、Ｎ型トランジスタ４１２，４１３及びＡＮＤゲート４１６を含む。
【０２９２】
トランジスタ４１１の電流経路の一端は、電源端子９９０に接続されている。トランジスタ４１１の電流経路の他端は、ノードＮＤａに接続されている。
【０２９３】
トランジスタ４１２の電流経路の一端は、ノードＮＤａに接続されている。トランジスタ４１２の電流経路の他端は、トランジスタ４１３の電流経路の一端に接続されている。トランジスタ４１３の電流経路の他端は、グランド端子９９９に接続されている。
【０２９４】
トランジスタ４１１，４１３のゲートに、リードイネーブル信号ＲＥ１が供給される。  
トランジスタ４１２のゲートに、参照セルＲＣの出力（充電電位）が、ビット線ｂＲＬ，ｂＧＲＬなどを介して、供給される。
【０２９５】
ＡＮＤゲート４１６の一方の入力端子は、ノードＮＤａに接続されている。ＡＮＤゲート４１６の他方の入力端子に、リードイネーブル信号ＲＥ１が供給される。ＡＮＤゲート４１６の出力端子は、制御線４９１に接続されている。  
ＡＮＤゲート４１６の計算結果が、制御信号ＡＮＤ１として、制御線４９１に供給される。
【０２９６】
モニタ回路４００Ａにおいて、Ｐ型トランジスタ４１８とインバータ４１９とが、ノードＮＤａに接続されている。
【０２９７】
トランジスタ４１８の電流経路の一端は、電源端子９９０に接続されている。Ｐ型トランジスタ４１８の電流経路の他端は、ノードＮＤａ及びＡＮＤゲート４１６の一方の入力端子に接続されている。
【０２９８】
インバータ４１９の入力端子は、ノードＮＤａ及びＡＮＤゲート４１６の一方の入力端子に接続されている。インバータ４１９の出力端子は、トランジスタ４１８のゲートに接続されている。
【０２９９】
トランジスタ４１８及びインバータ４１９は、ノードＮＤａに対するキーパ回路（ホールド回路）として機能する。キーパ回路は、ノードＮＤａの電位を、モニタ回路４００Ａの動作前の状態に維持できる。但し、モニタ回路４００Ａの動作に応じて、ノードＮＤａの充電及び放電が可能なように、トランジスタ４１８及びインバータ４１９の駆動力が、設計されている。
【０３００】
第２のモニタ回路４００Ｂは、Ｐ型トランジスタ４２１及びＮ型トランジスタ４２２，４２３、及びＡＮＤゲート４２６を含む。
【０３０１】
トランジスタ４２１の電流経路の一端は、電源端子９９０に接続されている。トランジスタ４２１の電流経路の他端は、ノードＮＤｂに接続されている。
【０３０２】
トランジスタ４２２の電流経路の一端は、ノードＮＤｂに接続されている。トランジスタ４２２の電流経路の他端は、トランジスタ４２３の電流経路の一端に接続されている。トランジスタ４２３の電流経路の他端は、グランド端子９９９に接続されている。
【０３０３】
トランジスタ４２１，４２３のゲートに、リードイネーブル信号ＲＥ２が供給される。
【０３０４】
トランジスタ４２２のゲートに、参照セルＲＣの出力が、ビット線ｂＲＬ，ｂＧＲＬなどを介して、供給されている。
【０３０５】
ＡＮＤゲート４２６の一方の入力端子は、ノードＮＤｂに接続されている。ＡＮＤゲート４２６の他方の入力端子に、リードイネーブル信号ＲＥ２が供給される。ＡＮＤゲート４２６の出力端子は、制御線４９２に接続されている。  
ＡＮＤゲート４２６の計算結果が、制御信号ＡＮＤ２として、制御線４９２に供給される。
【０３０６】
モニタ回路４００Ｂにおいて、キーパ回路としてのＰ型トランジスタ４２８とインバータ４２９とが、ノードＮＤｂに接続されている。
【０３０７】
トランジスタ４２８の電流経路の一端は、電源端子９９０に接続されている。トランジスタ４２８の電流経路の他端は、ノードＮＤｂ及びＡＮＤゲート４２６の一方の入力端子に接続されている。
【０３０８】
インバータ４２９の入力端子は、ノードＮＤｂ及びＡＮＤゲート４２６の一方の入力端子に接続されている。インバータ４２９の出力端子は、トランジスタ４２８のゲートに接続されている。
【０３０９】
トランジスタ４２８及びインバータ４２９は、ノードＮＤｂの電位を、モニタ回路４００Ｂの動作前の状態に維持できる。但し、モニタ回路４００Ｂの動作に応じて、ノードＮＤｂの充電及び放電が可能なように、トランジスタ４２８及びインバータ４２９の駆動力が、設計されている。
【０３１０】
データの読み出し時におけるメモリセルＭＣのレプリカ回路を形成するために、参照セルＲＣは、参照ビット線ｂＲＬ及び参照グローバルビット線ｂＧＢＬを介して、センスアンプ回路１５１Ｒに接続されている。これによって、ＭＲＡＭの読み出し動作時において、参照セルＲＣ及びビット線ｂＲＬ，ｂＧＲＬに、センスアンプ回路１５１Ｒに起因する負荷が、印加される。尚、選択セルＭＣｋからのデータの読み出し時において、センスアンプ回路１５１Ｒの動作結果は、ＭＲＡＭ１の外部に出力されない。
【０３１１】
参照セルＲＣに対応する読み出しドライバ１５０Ｒは、メモリセルＭＣに対応する読み出しドライバ１５０と共通の制御線４９１，４９２及び電圧線９９１，９９２に接続されている。
【０３１２】
読み出しドライバ１５０Ｒは、トランジスタＴＲ３Ｒと、トランジスタＴＲ４Ｒとを含む。
【０３１３】
トランジスタＴＲ３Ｒ，ＴＲ４Ｒの電流経路の一端は、参照グローバルビット線ＧＲＬ及びカラム選択スイッチ（図示せず）を介して、参照ビット線ＲＬに接続されている。  
トランジスタＴＲ３Ｒの電流経路の他端は、電圧端子（電圧線）９９１に電気的に接続されている。電圧端子９９１に、読み出し電圧ＶＲ１が供給されている。トランジスタＴＲ４Ｒの他端は、電圧端子９９２に電気的に接続されている。電圧端子９９２に、読み出し電圧ＶＲ２が供給されている。
【０３１４】
尚、読み出しドライバ１５０Ｒは、単一の電圧源を用いて、構成されてもよい。この場合、読み出しドライバ１５０Ｒとグローバルビット線ｂＧＲＬ，ＲＬとの間に、クランプトランジスタが、設けられる。クランプトランジスタのゲートに供給される制御信号の信号レベルの制御によって、第１の読み出し電圧ＶＲ１と第２の読み出し電圧ＶＲ２とが、電圧源から出力される電圧（≧ＶＲ２）から、生成される。
【０３１５】
トランジスタＴＲ３Ｒのゲートは、トランジスタＴＲ３と共通の制御線４９１に接続されている。トランジスタＴＲ４Ｒのゲートは、トランジスタＴＲ４と共通の制御線４９２に接続されている。
【０３１６】
モニタ回路４００Ａ，４００Ｂにおいて、トランジスタ４１２，４２２の閾値電圧（オン電圧）が、図６の電圧値（基準電位）Ｖｒｅｆ程度に設定されている。ビット線ｂＲＬ，ｂＧＲＬの充電電位が、電圧値Ｖｒｅｆに達すると、トランジスタ４１２，４２２はオンする。
【０３１７】
（ｂ）  動作例  
図１４を用いて、本実施形態のＭＲＡＭにおけるパルス幅制御回路の動作例について説明する。
【０３１８】
図１４は、本実施形態のＭＲＡＭのパルス幅制御回路の動作例を説明するためのタイミングチャートである。
【０３１９】
上述のように、本実施形態のＭＲＡＭ１は、コマンドＣＭＤに基づいて、読み出し動作を実行する。
【０３２０】
読み出し動作の開始時（時刻ｔ９０）、参照ビット線ｂＲＬ及び参照グローバルビット線ｂＧＲＬの電位は、“Ｌ”レベルである。
【０３２１】
モニタ回路４００Ａ，４００Ｂにおいて、Ｎ型トランジスタ４１２，４２２はオフしている。ノードＮＤａ，ＮＤｂは、オフ状態のＮ型トランジスタ４１２，４２２によって、グランド端子９９９から電気的に分離される。  
また、読み出し動作の前において、リードイネーブル信号ＲＥ１，ＲＥ２は、“Ｌ”レベルである。この場合、トランジスタ４１１，４２１はオンし、トランジスタ４１３，４２３はオフしている。ノードＮＤａ，ＮＤｂは、オン状態のトランジスタ４１１，４２１によって、充電されている。それゆえ、ノードＮＤａ，ＮＤｂの初期状態は、“Ｈ”レベルに設定されている。
【０３２２】
時刻ｔ９１において、制御回路１８は、リードイネーブル信号ＲＥ１を、“Ｈ”レベルに設定する。これによって、トランジスタ４１３はオンし、トランジスタ４１１はオフする。
【０３２３】
ノードＮＤａは、キーパ回路としてのトランジスタ４１８及びインバータ４１９によって、初期状態（“Ｈ”レベル状態）に維持されている。
【０３２４】
ＡＮＤゲート４１６は、ノードＮＤａの“Ｈ”レベルの信号と“Ｈ”レベルの信号ＲＥ１とによって、“Ｈ”レベルの信号ＡＮＤ１を、制御線４９１に出力する。
【０３２５】
尚、リードイネーブル信号ＲＥ１が“Ｈ”レベルに設定されている期間において、リードイネーブル信号ＲＥ２は、“Ｌ”レベルに設定されている。それゆえ、ＡＮＤゲート４２６は、“Ｌ”レベルの信号ＡＮＤ２を、制御線４９２に出力する。
【０３２６】
読み出しドライバ１５０，１５０Ｒにおいて、“Ｈ”レベルの信号ＡＮＤ１によって、トランジスタＴＲ３，ＴＲ３Ｒは、オンする。これによって、読み出しドライバ１５０，１５０Ｒは、読み出し電圧ＶＲ１を、選択セルＭＣ及び参照セルＲＣに、供給する。
【０３２７】
読み出し電圧ＶＲ１の供給によって、参照セルＲＣは、電流を参照ビット線ｂＲＬ，ｂＧＲＬに出力する。これによって、参照ビット線ｂＲＬ，ｂＧＲＬは、徐々に充電される。
【０３２８】
参照ビット線ｂＲＬ，ｂＧＲＬの電位が、電圧値Ｖｒｅｆ以上に達した時（時刻ｔ９２）、モニタ回路４００Ａにおいて、トランジスタ４１２はオンする。
【０３２９】
オン状態のトランジスタ４１２，４１３によって、ノードＮＤａは、グランド端子９９９に電気的に接続される。それゆえ、ノードＮＤａは放電される。  
この結果として、ノードＮＤａの電位は、“Ｌ”レベルに変わる。
【０３３０】
“Ｌ”レベルの信号（ノードＮＤａの電位）が、ＡＮＤゲート４１６の一方の入力端子に供給された場合、ＡＮＤゲート４１６の計算結果は、“Ｌ”レベルになる。
【０３３１】
ＡＮＤゲート４１６は、“Ｌ”レベルの信号ＡＮＤ１を制御線４９１に出力する。これによって、ドライバ１５０，１５０Ｒにおいて、トランジスタＴＲ３，ＴＲ３Ｒは、オフする。トランジスタＴＲ３，ＴＲ３Ｒがオフすることによって、読み出し電圧ＶＲ１の供給が停止される。
【０３３２】
このように、第１の読み出しの開始を起点として、Ｐ状態のＭＴＪ素子の抵抗値とＡＰ状態のＭＴＪ素子の抵抗値との間の抵抗値の出力が電圧Ｖｒｅｆに達すると、読み出し電圧の供給が、遮断される。
【０３３３】
この結果として、読み出し電圧ＶＲ１のパルス幅が、ある基準電圧Ｖｒｅｆ（トランジスタ４１２の閾値電圧）に基づいた値Ｗ１に、自動的に制御される。
【０３３４】
尚、モニタ回路４００Ｂにおいて、時刻ｔ９１から時刻ｔ９２までの期間において、信号ＲＥ２の信号レベルは、“Ｌ”レベルに設定されているため、制御信号ＡＮＤ２の信号レベルは、時刻ｔ９１から時刻ｔ９２までの期間において、“Ｌ”レベルに維持されている。それゆえ、トランジスタＴＲ４，ＴＲ４Ｒはオフ状態である。オフ状態のトランジスタＴＲ４，ＴＲ４Ｒによって、電圧ＶＲ２は、選択セルＭＣｋ及び参照セルＲＣに供給されない。
【０３３５】
読み出し電圧ＶＲ１の供給の停止後において、制御回路１８は、時刻ｔ９３において、リードイネーブル信号ＲＥ１の信号レベルを、“Ｌ”レベルに設定する。  
参照ビット線ｂＲＬ，ｂＧＲＬが放電された後、制御回路１８は、第２の読み出しを開始する。
【０３３６】
参照ビット線ｂＲＬ，ｂＧＲＬの放電によって、ビット線ｂＲＬ，ｂＧＲＬの電位が“Ｌ”レベルになると、トランジスタ４２２はオフする。ノードＮＤｂの電位は、キーパ回路としてのトランジスタ４２８及びインバータ４２９によって、初期状態（“Ｈ”レベル）に維持されている。
【０３３７】
時刻ｔ９４において、制御回路１８は、リードイネーブル信号ＲＥ２を、“Ｈ”レベルに設定する。“Ｈ”レベルの信号ＲＥ２によって、トランジスタ４２３はオンし、トランジスタ４２１はオフする。  
ＡＮＤゲート４２６は、ノードＮＤｂにおける“Ｈ”レベルの信号と“Ｈ”レベルの信号ＲＥ２とによって、“Ｈ”レベルの制御信号ＡＮＤ２を、制御線４９２に出力する。
【０３３８】
“Ｈ”レベルの制御信号ＡＮＤ２によって、読み出しドライバ１５０，１５０Ｒにおいて、トランジスタＴＲ４，ＴＲ４Ｒは、オンする。  
これによって、読み出しドライバ１５０，１５０Ｒは、読み出し電圧ＶＲ２（ＶＲ２＞ＶＲ１）を、選択セルＭＣ及び参照セルＲＣに、供給する。
【０３３９】
読み出し電圧ＶＲ２の供給に伴って、参照ビット線ｂＲＬ及び参照グローバルビット線ｂＧＲＬが、参照セルＲＣの出力によって充電される。
【０３４０】
読み出し電圧ＶＲ２の供給によって、参照ビット線ｂＲＬ及び参照グローバルビット線ｂＧＲＬの電位が電圧値Ｖｒｅｆ程度に達した時刻ｔ９５において、トランジスタ４２２はオンする。尚、第２の読み出し電圧ＶＲ２の電圧値は、第１の読み出し電圧ＶＲ１より高いため、第１の読み出し電圧ＶＲ１の印加時より短い期間で、参照グローバルビット線ｂＧＲＬの電位は、電圧値Ｖｒｅｆに到達する。
【０３４１】
トランジスタ４２２がオンすることによって、ノードＮＤｂは、オン状態のトランジスタ４２２，４２３を介して、グランド端子９９９に電気的に接続される。それゆえ、ノードＮＤｂの電位は、“Ｌ”レベルに設定される。  
これによって、“Ｌ”レベルの信号が、ノードＮＤｂからＡＮＤゲート４２６の一方の入力端子に、供給される。
【０３４２】
ＡＮＤゲート４２６は、“Ｌ”レベルの信号（ノードＮＤｂの電位）と“Ｈ”レベルの信号ＲＥ２によって、“Ｌ”レベルの信号ＡＮＤ２を、制御線４９２に出力する。
【０３４３】
“Ｌ”レベルの信号ＡＮＤ２が、制御線４９２を介して、トランジスタＴＲ４，ＴＲ４Ｒに供給される。これによって、トランジスタＴＲ４，ＴＲ４Ｒは、オフする。
【０３４４】
トランジスタＴＲ４，ＴＲ４Ｒがオフすることによって、読み出し電圧ＶＲ２の供給が停止される。
【０３４５】
このように、第２の読み出しの開始を起点として、参照セルＲＣの出力による充電電位が電位Ｖｒｅｆに達すると、読み出し電圧ＶＲ２の供給が、遮断される。この結果として、読み出し電圧ＶＲ２のパルス幅が、ある基準電圧Ｖｒｅｆに基づいた値Ｗ２に、自動的に制御される。
【０３４６】
読み出し電圧ＶＲ２の供給の停止後において、制御回路１８は、時刻ｔ９６において、リードイネーブル信号ＲＥ２の信号レベルを、“Ｌ”レベルに設定する。  
この後、上述のように、第１の読み出し及び第２の読み出しの結果に基づいて、選択セルＭＣｋ内のデータが確定され、確定されたデータが、本実施形態のＭＲＡＭから読み出される。
【０３４７】
以上のように、本実施形態のＭＲＡＭは、参照セルＲＣの出力のモニタ結果に基づいて、読み出し電圧ＶＲ１，ＶＲ２のパルス幅を、所望の値に制御できる。
【０３４８】
本実施形態のＭＲＡＭのように、読み出し動作時のあるノードの電位のモニタ結果に基づいて読み出し電圧のパルス幅を制御することによって、温度などのＭＲＡＭの動作環境の変化に応じたＭＴＪ素子の特性の変化を、読み出し電圧のパルス幅の制御に反映できる。この結果として、本実施形態のＭＲＡＭは、読み出し動作を安定化できる。
【０３４９】
したがって、本実施形態の磁気メモリは、メモリの動作特性を向上できる。
【０３５０】
（ｃ）  変形例  
図１５を用いて、本実施形態のＭＲＡＭの変形例について説明する。
【０３５１】
図１５は、本実施形態のＭＲＡＭの変形例を説明するための等価回路図である。  
本変形例において、パルス幅制御回路４００において、モニタ回路の内部構成が、図１３に示される例と異なる。
【０３５２】
モニタ回路４００Ａにおいて、Ｎ型トランジスタ４１４及びＰ型トランジスタ４１５が、設けられている。
【０３５３】
トランジスタ４１４の電流経路の一端は、トランジスタ４１３の電流経路の他端に接続されている。トランジスタ４１４の電流経路の他端は、グランド端子９９９に接続されている。制御信号ＴＲＥが、トランジスタ４１４のゲートに、供給されている。
【０３５４】
トランジスタ４１５の電流経路の一端は、電源端子９９９に接続されている。トランジスタ４１５の電流経路の他端は、ノードＮＤａ及びＡＮＤゲート４１６の一方の入力端子に接続されている。トランジスタ４１５のゲートに、リードイネーブル信号ＲＥ１が、供給される。
【０３５５】
本変形例において、制御信号ＴＲＥは、トランジスタ４１１のゲートに供給される。
【０３５６】
モニタ回路４００Ｂにおいて、Ｎ型トランジスタ４２４及びＰ型トランジスタ４２５が、設けられている。
【０３５７】
トランジスタ４２４の電流経路の一端は、トランジスタ４２３の電流経路の他端に接続されている。トランジスタ４２４の電流経路の他端は、グランド端子９９９に接続されている。制御信号ＴＲＥが、トランジスタ４２４のゲートに、供給されている。
【０３５８】
トランジスタ４２５の電流経路の一端は、電源端子９９０に接続されている。トランジスタ４２５の電流経路の他端は、ノードＮＤｂ及びＡＮＤゲート４２６の一方の入力端子に接続されている。トランジスタ４２５のゲートに、リードイネーブル信号ＲＥ２が、供給される。
【０３５９】
本変形例において、制御信号ＴＲＥが、トランジスタ４２１のゲートに供給される。
【０３６０】
制御信号ＴＲＥは、レプリカ回路１５１Ｒを用いた読み出し電圧ＶＲ１，ＶＲ２のパルス幅Ｗ１，Ｗ２の調整（トリミング）を実行するか否かを決定するための信号である。以下において、制御信号ＴＲＥは、トリミングイネーブル信号ＴＲＥとよばれる。
【０３６１】
尚、本変形例において、キーパ回路としての素子４１８，４１９，４２８，４２９は、設けられなくともよい。
【０３６２】
本変形例において、図１５のパルス幅調整回路は、以下のように動作する。
【０３６３】
パルス幅調整回路４０を用いた読み出し電圧ＶＲ１，ＶＲ２のパルス幅調整の実行が決定された場合、“Ｈ”レベルのトリミングイネーブル信号ＴＲＥが、トランジスタ４１１，４１４，４２１，４２４に供給される。
【０３６４】
“Ｈ”レベルの信号ＴＲＥによって、トランジスタ４１４，４２４はオンし、トランジスタ４１１，４２１はオフする。  
これによって、各モニタ回路４００Ａ，４００Ｂは、ビット線ｂＲＬ，ｂＧＲＬの電位をモニタ可能な状態に設定される。
【０３６５】
この後、第１の読み出しが実行される。  
図１４に示される動作例と実質的に同様に、リードイネーブル信号ＲＥ１が、“Ｈ”レベルに設定され、リードイネーブル信号ＲＥ２は、“Ｌ”レベルに設定される。  
“Ｈ”レベルの信号ＲＥ１によって、トランジスタ４１３はオン状態に設定され、トランジスタ４１５はオフ状態に設定される。一方、“Ｌ”レベルの信号ＲＥ２によって、トランジスタ４２３はオフ状態に設定され、トランジスタ４２５はオン状態に設定される。
【０３６６】
ここで、第１の読み出し時におけるモニタ動作の開始時において、放電状態のビット線ｂＲＬ，ｂＧＲＬの電位がトランジスタ４１２，４２２のゲートに供給されるため、トランジスタ４１２，４１２の初期状態は、オフ状態である。  
ノードＮＤａは、オフ状態のトランジスタ４１２によって、グランド端子９９９から電気的に分離されている。それゆえ、トランジスタ４１１，４１５がオフ状態であっても、ノードＮＤａは、充電状態が維持される。
【０３６７】
ＡＮＤゲート４１６の一方の入力端子に、ノードＮＤａの電位に応じた“Ｈ”レベルの信号が、供給される。ＡＮＤゲート４１６の他方の入力端子に、“Ｈ”レベルの信号ＲＥ１が、供給されている。  
それゆえ、ＡＮＤゲート４１６は、“Ｈ”レベルの信号ＡＮＤ１を、制御線４９１に出力する。トランジスタＴＲ３，ＴＲ３Ｒは、制御線４９１上の“Ｈ”レベルの信号によって、オンする。
【０３６８】
オン状態のトランジスタＴＲ３，ＴＲ３Ｒによって、選択セルＭＣｋ及び参照セルＲＣに、読み出し電圧ＶＲ１が供給される。
【０３６９】
図１４を用いて説明したように、ある期間Ｔ１の経過によって、参照ビット線ｂＲＬ，ｂＧＲＬの電位が、読み出し電圧ＶＲ１の供給による充電によって電圧値Ｖｒｅｆに達すると、トランジスタ４１２はオンする。これによって、ノードＮＤａは、オン状態のトランジスタ４１２，４１３，４１４を介してグランド端子９９９に電気的に接続され、放電される。
【０３７０】
ノードＮＤａの“Ｌ”レベルの電位は、ＡＮＤゲート４１６の一方の入力端子に供給される。  
これによって、ＡＮＤゲート４１６は、“Ｌ”レベルの信号ＡＮＤ１を、制御線４９１に出力する。
【０３７１】
トランジスタＴＲ３，ＴＲ３Ｒは、制御線４９１上の“Ｌ”レベルの信号ＡＮＤ１によって、オフする。オフ状態のトランジスタＴＲ３，ＴＲ３Ｒによって、読み出し電圧ＶＲ１の供給は、停止される。
【０３７２】
このように、読み出し電圧ＶＲ１のパルス幅Ｗ１が、ビット線ｂＲＬ，ｂＧＲＬの充電電位が電圧値Ｖｒｅｆに達するまでの期間Ｔ１に対応する大きさを有するように、読み出し電圧ＶＲ１の供給が、制御される。
【０３７３】
尚、モニタ回路４００Ｂにおいて、ノードＮＤｂは、オフ状態のトランジスタ４２２によって、グランド端子９９９から電気的に分離され、オン状態のトランジスタ４２５によって、電源端子９９０に電気的に接続される。
【０３７４】
但し、リードイネーブル信号ＲＥ１が“Ｈ”レベルに設定されている期間（第１の読み出しのための期間）において、リードイネーブル信号ＲＥ２は、“Ｌ”レベルに設定されている。そのため、ＡＮＤゲート４２６は、“Ｌ”レベルの信号ＡＮＤ２を、制御線４９２に出力する。したがって、オフ状態のトランジスタＴＲ４，ＴＲ４Ｒによって、選択セルＭＣｋ及び参照セルＲＣに対する第２の読み出し電圧ＶＲ２の供給は、遮断される。
【０３７５】
ビット線ｂＲＬ，ｂＧＲＬの放電後、第２の読み出しが実行される。  
モニタ回路４００Ａにおいて、リードイネーブル信号ＲＥ１が“Ｌ”レベルに設定された後、リードイネーブル信号ＲＥ２の信号レベルが、“Ｈ”レベルに設定される。
【０３７６】
モニタ回路４００Ｂにおいて、“Ｈ”レベルの信号ＲＥ２によって、トランジスタ４２３はオンし、トランジスタ４２５はオフする。
【０３７７】
ＡＮＤゲート４１６は、“Ｌ”レベルの信号ＲＥ１によって、“Ｌ”レベルの信号ＡＮＤ１を出力する。これによって、トランジスタＴＲ３，ＴＲ３Ｒはオフする。このように、第２の読み出し時において、オフ状態のトランジスタＴＲ３，ＴＲ３Ｒによって、選択セルＭＣｋ及び参照セルＲＣに対する第１の読み出し電圧ＶＲ１の供給は、遮断される。
【０３７８】
第２の読み出し時におけるモニタ動作の開始時において、放電状態のビット線ｂＲＬ，ｂＧＲＬの電位がトランジスタ４２２に供給されるため、トランジスタ４２２の初期状態は、オフ状態である。  
ノードＮＤｂは、オフ状態のトランジスタ４２２によって、グランド端子９９９から電気的に分離される。ノードＮＤｂは、第２の読み出しの前における充電状態を、維持する。
【０３７９】
ＡＮＤゲート４２６は、ノードＮＤｂの“Ｈ”レベルの信号と、“Ｈ”レベルの信号ＲＥ２とによって、“Ｈ”レベルの信号ＡＮＤ２を制御線４９２に出力する。トランジスタＴＲ４，ＴＲ４Ｒは、制御線４９２上の“Ｈ”レベルの信号によって、オンする。
【０３８０】
オン状態のトランジスタＴＲ４，ＴＲ４Ｒを介して、読み出し電圧ＶＲ２が、選択セルＭＣｋ及び参照セルＲＣに供給される。
【０３８１】
ある期間Ｔ２の経過の後、参照ビット線ｂＲＬ，ｂＧＲＬの電位が、読み出し電圧ＶＲ２の供給による充電によって電圧値Ｖｒｅｆに達すると、トランジスタ４２２はオンする。オン状態のトランジスタ４２２，４２３，４２４によって、ノードＮＤｂは、放電される。ノードＮＤｂの“Ｌ”レベルの電位が、ＡＮＤゲート４２６の一方の入力端子に供給される。  
これによって、ＡＮＤゲート４２６は、“Ｌ”レベルの信号ＡＮＤ２を、制御線４９２に出力する。
【０３８２】
トランジスタＴＲ４，ＴＲ４Ｒは、制御線４９２上の“Ｌ”レベルの信号によって、オフする。オフ状態のトランジスタＴＲ４，ＴＲ４Ｒによって、選択セルＭＣｋ及び参照セルＲＣに対する読み出し電圧ＶＲ２の供給は、停止される。
【０３８３】
このように、読み出し電圧ＶＲ２のパルス幅Ｗ２がビット線ｂＲＬ，ｂＧＲＬの充電電位が電圧値Ｖｒｅｆに達するまでの期間Ｔ２に対応する大きさを有するように、読み出し電圧ＶＲ１の供給が、制御される。
【０３８４】
この後、第１の読み出し及び第２の読み出しの結果に基づいて、選択セルＭＣｋ内のデータが確定され、確定されたデータが、本実施形態のＭＲＡＭから読み出される。
【０３８５】
尚、パルス幅調整回路４０による読み出し電圧ＶＲ１，ＶＲ２のパルス幅の自動調整を実行しない場合、“Ｌ”レベルのトリミングイネーブル信号ＴＲＥが、トランジスタ４１１，４１４，４２１，４２４に供給される。
【０３８６】
トランジスタ４１１，４２１がオンし、トランジスタ４１４，４２４がオフであるため、読み出し動作中において、ノードＮＤａ，ＮＤｂは、充電状態が維持される。
【０３８７】
それゆえ、制御回路１８によるリードイネーブル信号ＲＥ１，ＲＥ２の信号レベルの制御のみに応じて、ＡＮＤゲート４１６，４２６の出力信号ＡＮＤ１，ＡＮＤ２の信号レベルは、変化する。
【０３８８】
この結果として、設定情報に基づいた制御回路１８のリードイネーブル信号ＲＥ１，ＲＥ２の制御に応じて、読み出し電圧ＶＲ１，ＶＲ２のパルス幅が、制御される。
【０３８９】
以上のように、本実施形態のＭＲＡＭは、図１５に示される回路構成であっても、図１３に示される回路と実質的に同じ動作（図１４参照）によって、参照セルＲＣの出力のモニタ結果に基づいて、読み出し電圧ＶＲ１，ＶＲ２のパルス幅を所望の値に制御できる。
【０３９０】
図１５のパルス幅調整回路４０を有する本実施形態のＭＲＡＭ１は、トリミングイネーブル信号ＴＲＥによって、パルス幅制御回路４０の活性化／非活性化を制御できる。
【０３９１】
これによって、本実施形態のＭＲＡＭは、読み出し電圧ＶＲ１，ＶＲ２のパルス幅Ｗ１，Ｗ２の自動的な調整の有無を、動作オプションとして選択できる。
【０３９２】
以上のように、本実施形態の磁気メモリは、メモリの動作特性を向上できる。
【０３９３】
（４）  第４の実施形態  
図１６乃至図１９を用いて、第４の実施形態の磁気メモリについて説明する。
【０３９４】
図１６は、本実施形態の磁気メモリの構成例を説明するための等価回路図である。
【０３９５】
本実施形態の磁気メモリ（例えば、ＭＲＡＭ）において、電圧モードの差動増幅型センスアンプ回路１５１Ａが、データの読み出しのためのセンスアンプ回路に用いられている。尚、本実施形態のＭＲＡＭに、電圧モードのセンスアンプ回路が用いられた場合であっても、本実施形態のＭＲＡＭは、図５乃至図９に示される動作によって、選択セルのデータを読み出すことができる。
【０３９６】
図１６に示されるように、電圧モードのセンスアンプ回路１５１Ａは、読み出し動作時に低電位側に設定されるビット線ｂＢＬ，ｂＧＢＬに接続されている。
【０３９７】
図１６のセンスアンプ回路１５１Ａにおいて、センスアンプユニット５０Ａ内の複数のトランジスタＴＲａ〜ＴＲｆの接続関係は、図８の例と実質的に同じであるため、ここでの説明は、省略する。
【０３９８】
トランジスタＴＲｇの電流経路の一端は、ノードＮＤ１に接続され、トランジスタＴＲｇの電流経路の他端は、グランド端子９９９に接続されている。プリディスチャージイネーブル信号ＰＤＥ１が、例えば制御回路１８から、トランジスタＴＲｇのゲートに供給される。
【０３９９】
トランジスタＴＲｈの電流経路の一端は、ノードＮＤ２に接続され、トランジスタＴＲｇの電流経路の他端は、グランド端子９９９に接続されている。プリディスチャージイネーブル信号ＰＤＥ２が、例えば制御回路１８から、トランジスタＴＲｇのゲートに供給される。
【０４００】
Ｎ型トランジスタ６０９の電流経路の一端が、グローバルビット線ｂＧＢＬ（又は、ビット線ｂＢＬｋ）に接続されている。トランジスタ６０９の電流経路の他端が、グランド端子９９９に接続されている。制御信号ＶＧが、トランジスタ６０９のゲートに、例えば制御回路１８から、供給される。トランジスタ６０９は、ビット線ｂＢＬｋ，ｂＧＢＬの電位を、制御信号ＶＧの信号レベルに応じてクランプする。
【０４０１】
センスアンプ回路１５１とグローバルビット線ｂＧＢＬとの間の接続は、スイッチ素子ＳＷ１，ＳＷ２によって、制御される。
【０４０２】
電圧モード型のセンスアンプ回路１５１Ａにおいて、読み出し電圧ＶＲ１の印加時におけるビット線の電圧降下量と読み出し電圧ＶＲ２の印加時におけるビット線の電圧降下量とに基づいて、選択セルＭＣｋ内のデータが、判定及び読み出される。
【０４０３】
読み出し動作時において、“Ｈ”レベルの信号ＶＧがトランジスタ６０９のゲートに供給され、トランジスタ６０９はオン状態に設定される。これによって、ビット線ｂＢＬｋ，ｂＧＢＬの電位が、クランプされる。
【０４０４】
この後、上述の実施形態と実質的に同様の動作によって、第１の読み出し電圧ＶＲ１及び第２の読み出し電圧ＶＲ２が、選択セルＭＣｋに供給される。
【０４０５】
パルス幅Ｗ１を有する第１の読み出し電圧ＶＲ１の印加時におけるビット線ｂＢＬｋ，ｂＧＢＬの電位は、選択セルＭＣｋ内のＭＴＪ素子１００の抵抗値に起因する電圧降下に応じて、変動する。電圧ＶＲ１の印加時において、ビット線ｂＢＬｋ，ｂＧＢＬの電位の変動に応じた電荷が、キャパシタ９８１に保持される。
【０４０６】
パルス幅Ｗ２を有する第２の読み出し電圧ＶＲ２の印加時におけるビット線ｂＢＬｋ，ｂＧＢＬの電位は、選択セルＭＣｋ内のＭＴＪ素子１００の抵抗値に起因する電圧降下に応じて、変動する。電圧ＶＲ２の印加時において、グローバルビット線ｂＢＬｋ，ｂＧＢＬの電位の変動に応じた電荷が、キャパシタ９８２に保持される。
【０４０７】
キャパシタ９８１，９８２の電位が、センスアンプユニット５０Ａ内のノードＮＤ１，ＮＤ２にそれぞれ転送される。ノードＮＤ１，ＮＤ２の電位の比較結果（電位の大小関係）に基づいて、選択セルＭＣｋ内のデータが、確定する。  
第１の読み出し電圧ＶＲ１と第２の読み出し電圧ＶＲ２との比率（α＝ＶＲ２／ＶＲ１）に応じて、ＭＴＪ素子１００の抵抗値に起因する電圧降下及び電流値の変動の増減のオフセット電圧が、変化する可能性がある。このオフセットを補正するために、電圧変換回路７００が、グローバルビット線ｂＢＬｋ，ｂＧＢＬとキャパシタ９８２との間に、設けられてもよい。電圧変換回路７００において、電圧変換回路７００の出力電圧は、電圧変換回路７００の入力電圧の１／αに設定される。
【０４０８】
これによって、選択セルＭＣｋのデータが、読み出される。
【０４０９】
尚、読み出し電圧ＶＲ１，ＶＲ２において、パルス幅Ｗ１とパルス幅Ｗ２と、同じパルス幅を有してもよい。  
読み出しドライバ１５０は、単一の電圧源（電圧ＶＲＸ）で駆動されてもよい。この場合、読み出しドライバ１５０とグローバルビット線ＧＢＬ，ＢＬｋとの間に、クランプトランジスタが、設けられる。、そのクランプトランジスタのゲートに供給される制御信号ＶＧの信号レベルの制御によって、電圧ＶＲＸ（≧ＶＲ２）から第１の読み出し電圧ＶＲ１及び第２の読み出し電圧ＶＲ２が、それぞれ生成されてもよい。
【０４１０】
図１７は、図１６の変形例を示すセンスアンプ回路の等価回路図である。  
図１７に示されるように、電圧モードのセンスアンプ回路１５１Ａは、読み出し動作時に高電位側に設定されるビット線ＢＬ，ＧＢＬに接続されてもよい。
【０４１１】
この場合、トランジスタ６０９の電流経路の一端は、読み出しドライバ１５０の出力端子に接続され、トランジスタ６０９の電流経路の他端は、グローバルビット線ＧＢＬ（又は、ビット線ＢＬｋ）に接続されている。
【０４１２】
図１７の例において、各読み出し電圧ＶＲ１，ＶＲ２の供給時において、選択セルＭＣｋのＭＴＪ素子の抵抗値に起因する電圧降下に応じて、ビット線ＢＬｋ，ＧＢＬの電位が、変動する。キャパシタ９８１，９８２のそれぞれに、読み出し電圧ＶＲ１，ＶＲ２の印加時におけるビット線ＢＬｋ，ＧＢＬの電位の変動に応じた電荷が、保持される。  
本例においても、第１の読み出し電圧ＶＲ１と第２の読み出し電圧ＶＲ２との比率（α＝ＶＲ２／ＶＲ１）に応じて、ＭＴＪ素子１００の抵抗値に起因する電圧降下と電流値の変動の増減のオフセット電圧が、増減する。オフセットを補正するために、電圧変換回路（出力電圧＝入力電圧／α）が、グローバルビット線ｂＢＬｋ，ｂＧＢＬとキャパシタ９８２との間に設けられてもよい。
【０４１３】
センスアンプユニット５０Ａが、キャパシタ９８１，９８２の電位を比較することによって、選択セルＭＣｋのデータが読み出される。
【０４１４】
図１８は、本実施形態のＭＲＡＭの電圧モードのセンスアンプ回路の回路構成を示す等価回路図である。図１８のセンスアンプ回路１５１Ｂは、図１６及び図１７と異なる方式によって選択セル内のデータを判別する。
【０４１５】
図１８のセンスアンプ回路１５１Ｂは、ビット線ＢＬ，ＧＢＬのクランプ電圧を制御することによって、１回目及び２回目の読み出し時に選択セルＭＣｋに印加される読み出し電圧ＶＲ１，ＶＲ２の大きさを制御する。
【０４１６】
読み出しドライバ１５０Ｘは、トランジスタＴＲＸを含む。トランジスタＴＲＸの電流経路の一端は、電圧端子９９５に接続され、トランジスタＴＲＸの電流経路の他端は、グローバルビット線ＧＢＬ（または、ビット線ｂＢＬｋ）に接続されている。電圧端子９９５に、電圧ＶＲＸ（≧ＶＲ２）が印加されている。トランジスタＴＲＸのゲートに、制御信号ＲＤが、供給される。
【０４１７】
例えば、トランジスタ６１９の電流経路は、読み出しドライバ１５０Ｘとグローバルビット線ＧＢＬとの間に接続されている。
【０４１８】
トランジスタ６１９のゲートに、制御信号ＶＧが、例えば、制御回路１８から供給される。信号ＶＧの信号レベルは、トランジスタ６１９をオフ状態に設定するための信号レベルの他に、第１のレベルＶＧ１及び第２のレベルＶＧ２を有する。
【０４１９】
第１のレベルＶＧ１は、電圧ＶＲから第１の読み出し電圧ＶＲ１を生成するための電圧値を有する。第２のレベルＶＧ２は、電圧ＶＲから第２の読み出し電圧ＶＲ２を生成するための電圧値を有する。例えば、第２のレベルＶＧ２の電圧値の絶対値は、第１のレベルＶＧ１の電圧値の絶対値より大きい。
【０４２０】
信号ＶＧ１，ＶＧ２の供給期間に応じて、読み出し電圧ＶＲ１，ＶＲ２のパルス幅Ｗ１，Ｗ２が制御される。
【０４２１】
グローバルビット線ｂＧＢＬに、Ｎ型トランジスタ６１１が接続されている。
【０４２２】
トランジスタ６１１の電流経路の一端が、グローバルビット線ｂＧＢＬに接続されていると共に、トランジスタ６１１のゲートに接続されている。トランジスタ６１１の他端は、グランド端子９９９に接続されている。
【０４２３】
トランジスタ６１１のゲートに、Ｎ型トランジスタ６１２のゲート及びＮ型トランジスタ６１３のゲートが、接続されている。
【０４２４】
トランジスタ６１２の電流経路の一端は、センスアンプ回路１５１Ｂの一方の入力端子に接続されている。トランジスタ６１２の電流経路の他端は、グランド端子９９９に接続されている。
【０４２５】
トランジスタ６１３の電流経路の一端は、センスアンプ回路１５１Ｂの他方の入力端子に接続されている。トランジスタ６１３の電流経路の他端は、グランド端子９９９に接続されている。
【０４２６】
本例においても、第１の読み出し電圧ＶＲ１と第２の読み出し電圧ＶＲ２の比率（α＝ＶＲ２／ＶＲ１）に応じて、ＭＴＪ素子１００の抵抗値（抵抗状態）に起因する電圧降下と電流値の変動の増減のオフセットが発生する可能性がある。オフセットの補正のために、トランジスタ６１２の駆動力及びトランジスタ６１３の駆動力（例えば、トランジスタのゲート幅）の関係が、α：１の比率になるように、トランジスタ６１２，６１３が設計されてもよい。
【０４２７】
読み出し動作時において、“Ｌ”レベルの信号ＲＤによって、トランジスタＴＲＸがオン状態に設定され、電圧端子９９５が、グローバルビット線ＧＢＬに電気的に接続される。
【０４２８】
第１の読み出し時において、信号レベルＶＧ１の制御信号ＶＧが、読み出し電圧ＶＲ１のパルス幅Ｗ１に応じたある期間において、トランジスタ６１９のゲートに供給される。
これによって、パルス幅Ｗ１を有する読み出し電圧ＶＲ１が、選択セルＭＣｋに供給される。電圧ＶＲ１の印加時において、選択セルＭＣｋ内のＭＴＪ素子１００の抵抗値（抵抗状態）に応じて、グローバルビット線ｂＧＢＬの電位が変動する。
【０４２９】
トランジスタ６１１，６１２，６１３のゲートに、第１の読み出し電圧ＶＲ１の供給時におけるグローバルビット線ｂＧＢＬの電位が印加される。これによって、トランジスタ６１２，６１３は、グローバルビット線ｂＧＢＬの電位に応じた電流を流す。第１の読み出し動作時において、トランジスタ６１２の出力電流に応じて、オン状態のスイッチ素子ＳＷ１を介して、キャパシタ９８１が充電される。
【０４３０】
第２の読み出し時において、信号レベルＶＧ２の制御信号ＶＧが、読み出し電圧ＶＲ２のパルス幅Ｗ２に応じたある期間において、トランジスタ６１９のゲートに供給される。これによって、パルス幅Ｗ２を有する読み出し電圧ＶＲ２が、選択セルＭＣｋに供給される。電圧ＶＲ２の印加時において、選択セルＭＣｋ内のＭＴＪ素子１００の抵抗値に応じて、グローバルビット線ｂＧＢＬの電位が変動する。
【０４３１】
トランジスタ６１１，６１２，６１３のゲートに、第２の読み出し電圧ＶＲ２の供給時におけるグローバルビット線ｂＧＢＬの電位が印加される。これによって、トランジスタ６１２，６１３は、グローバルビット線ｂＧＢＬの電位に応じた電流を流す。第２の読み出し時において、トランジスタ６１３の出力電流に応じて、オン状態のスイッチ素子ＳＷ２を介して、キャパシタ９８２が充電される。
【０４３２】
センスアンプユニット５０Ａが、トランジスタ６１２，６１３の出力電流に応じたキャパシタ９８１，９８２の電位を比較することによって、選択セルＭＣｋのデータが読み出される。
【０４３３】
このように、図１８のセンスアンプ回路１５１Ｂは、２回の読み出し電圧の供給に応じた電流の差に基づいて、データを判定できる。
【０４３４】
尚、トランジスタ６１９のゲート電圧（信号ＶＧの信号レベル）を調整せずに、直接、電圧端子９９５に、読み出し動作の動作状況に応じて、読み出し電圧ＶＲ１及び読み出し電圧ＶＲ２のうち一方が、印加されてもよい。  
２つの読み出し電圧ＶＲ１，ＶＲ２において、パルス幅Ｗ１とパルス幅Ｗ２は、同じ幅を有してもよい。
【０４３５】
図１９は、図１８の変形例を示すセンスアンプ回路の等価回路図である。
【０４３６】
図１９に示されるように、センスアンプ回路１５１Ｂが、グローバルビット線ＧＢＬに接続されてもよい。
【０４３７】
トランジスタ６１９と読み出しドライバ１５０Ｘとの間に、Ｐ型トランジスタ６２１の電流経路が接続されている。
【０４３８】
トランジスタ６２１のゲート、Ｐ型トランジスタ６２２のゲート及びＰ型トランジスタ６２３のゲートは、トランジスタ６１９の電流経路の一端に接続されている。トランジスタ６２１，６２２，６２３のゲートは、トランジスタ６１９の電流経路を経由して、グローバルビット線ＧＢＬに接続されている。
【０４３９】
トランジスタ６２２，６２３の電流経路の一端は、電圧端子９９５に接続されている。トランジスタ６２２の電流経路の一端は、スイッチ素子ＳＷ１を介して、キャパシタ９８１の一端に接続されている。トランジスタ６２３の電流経路の一端は、スイッチ素子ＳＷ２を介して、キャパシタ９８２の一端に接続されている。
【０４４０】
図１９のセンスアンプ回路１５１Ｂにおいて、図１８の例と同様に、第１の読み出し電圧ＶＲ１及び第２の読み出し電圧ＶＲ２は、トランジスタ６１９に供給される制御信号ＶＧの信号レベルの制御によって、生成される。
【０４４１】
選択セルＭＣｋに対する第１及び第２の読み出し電圧ＶＲ１，ＶＲ２の供給によるグローバルビット線ＧＢＬの電位に応じて、トランジスタ６２２，６２３が電流を出力する。各読み出し電圧ＶＲ１，ＶＲ２のトランジスタの出力電流に応じて、キャパシタ９８１，９８２が、充電される。
【０４４２】
本例においても、第１の読み出し電圧ＶＲ１と第２の読み出し電圧ＶＲ２の比率（α＝ＶＲ２／ＶＲ１）に応じて、ＭＴＪ素子１００の抵抗値に起因する電圧降下と電流値の変動の増減のオフセットが発生する可能性がある。それゆえ、トランジスタ６１２とトランジスタ６１３の駆動力（例えば、トランジスタのゲート幅）をα：１の比率になるように設定することによって、オフセットを補正してもよい。
【０４４３】
尚、図１６乃至図１９のセンスアンプ回路の内部構成は、一例であって、本実施形態のＭＲＡＭに用いられる電圧モードのセンスアンプ回路の内部構成は、図１６乃至図１９の内部構成に限定されない。
【０４４４】
以上のように、本実施形態のＭＲＡＭは、センスアンプ回路に電圧モードのセンスアンプ回路が用いられた場合であっても、選択セル内のデータの破壊無しの自己参照方式によって、選択セル内のデータを読み出せる。
【０４４５】
（５）  第５の実施形態  
図２０及び図２１を用いて、第５の実施形態の磁気メモリについて説明する。
【０４４６】
図２０は、本実施形態の磁気メモリの構成例を説明するための等価回路図である。
【０４４７】
本実施形態の磁気メモリ（例えば、ＭＲＡＭ）において、電流モードのセンスアンプ回路が、データの読み出しのためのセンスアンプ回路に用いられている。本実施形態のＭＲＡＭに、電流モードのセンスアンプ回路が用いられた場合であっても、本実施形態のＭＲＡＭは、図５乃至図９に示される動作によって、選択セルのデータを読み出しことができる。
【０４４８】
図２０のセンスアンプ回路１５１Ｃは、読み出し動作時において低電位となるビット線ｂＢＬ，ｂＧＢＬ側に接続されている。
【０４４９】
図２０のセンスアンプ回路１５１Ｃにおいて、フリップフロップを形成する複数のトランジスタＴＲａ〜ＴＲｆの接続関係は、図８の例と実質的に同じであるため、ここでの説明は、省略する。
【０４５０】
Ｎ型トランジスタ６３０の電流経路は、グローバルビット線ｂＧＢＬ（又は、ビット線ｂＢＬｋ）とグランド端子９９９との間に接続されている。
【０４５１】
Ｎ型トランジスタ６３１の電流経路の一端は、トランジスタ６３０のゲート及びグローバルビット線ｂＧＢＬに接続されている。トランジスタ６３１の電流経路の他端は、Ｎ型トランジスタ６３０のゲートに接続されている。トランジスタ６３１のゲートに、制御回路１８からリードイネーブル信号ＲＥ１が供給される。トランジスタ６３１は、キャパシタ９８１とグローバルビット線ｂＧＢＬとの間の接続を、制御する。
【０４５２】
キャパシタ９８１の一端は、トランジスタ６３１の電流経路の他端及びトランジスタ６３０のゲートに接続されている。キャパシタ９８１の他端は、グランド端子９９９に接続されている。
【０４５３】
Ｎ型トランジスタ６３２の一端は、トランジスタＴＲ１を経由して、ノードＮＤ３に接続されている。トランジスタ６３２の他端は、グランド端子９９９に接続されている。ノードＮＤ３は、トランジスタＴＲａの電流経路とトランジスタＴＲｂの電流経路との接続ノードである。
【０４５４】
Ｎ型トランジスタ６３３の電流経路の一端は、トランジスタ６３０のゲート及びグローバルビット線ｂＧＢＬに接続されている。トランジスタ６３３の電流経路の他端は、Ｎ型トランジスタ６３４のゲートに接続されている。トランジスタ６３３のゲートに、リードイネーブル信号ＲＥ２が制御回路１８から供給される。トランジスタ６３３は、キャパシタ９８２とグローバルビット線ｂＧＢＬとの間の接続を、制御する。
【０４５５】
キャパシタ９８２の一端は、トランジスタ６３３の電流経路の他端及びトランジスタ６３４のゲートに接続されている。キャパシタ９８２の他端は、グランド端子９９９に接続されている。
【０４５６】
Ｎ型トランジスタ６３４の一端は、トランジスタＴＲ２を経由して、ノードＮＤ４に接続されている。トランジスタ６３４の他端は、グランド端子９９９に接続されている。ノードＮＤ４は、トランジスタＴＲｄの電流経路とトランジスタＴＲｅの電流経路との接続ノードである。
【０４５７】
尚、トランジスタ６３１，６３３の代わりに、上述のスイッチＳＷ１，ＳＷ２が用いられてもよい。
【０４５８】
読み出し動作時において、センスアンプ回路１５１Ｃは、電流をトランジスタ６３２，６３４に対して出力する。  
電流モードのセンスアンプ回路１５１Ｃは、データの読み出し時に、電流を出力し続ける。トランジスタ６３２，６３４は、選択セルＭＣｋとノードＮＤ３，ＮＤ４との間の電流パスを分離している。これによって、センスアンプ回路１５１Ｃからの電流に起因する選択セルの読み出しディスターブは、抑制される。
【０４５９】
第１の読み出し電圧ＶＲ１が用いられた第１の読み出し時（信号ＶＧが、信号レベルＶＧ１である場合）において、選択セルＭＣｋの出力（電流又は充電電位）に応じて、キャパシタ９８１が、オン状態のトランジスタ６３１を介して充電される。
【０４６０】
これによって、キャパシタ９８１は、第１の読み出し電圧ＶＲ１が供給された選択セルＭＣｋの出力（電流又は充電電位）に応じた電位を保持する。
【０４６１】
第２の読み出し電圧ＶＲ２が用いられた第２の読み出し時（信号ＶＧが、信号レベルＶＧ２である場合）において、選択セルＭＣｋの出力（電流又は充電電位）に応じて、キャパシタ９８２が、オン状態のトランジスタ６３３を介して充電される。
【０４６２】
これによって、キャパシタ９８２は、第２の読み出し電圧ＶＲ２が供給された選択セルＭＣｋの出力（電流又は充電電位）に応じた電位を保持する。
【０４６３】
トランジスタＴＲ１，ＴＲ２がオンされた後、キャパシタ９８１，９８２の電位に応じたトランジスタの駆動力で、トランジスタ６３２，６３４が駆動する。これによって、ノードＮＤ３，ＮＤ４の電位が、キャパシタ９８１，９８２の電位に応じて、変動する。
【０４６４】
ノードＮＤ３，ＮＤ４の相対的な大小関係に応じて、ノードＮＤ１，ＮＤ２の電位が、変化する。ノードＮＤ１，ＮＤ２の電位の比較結果に基づいて、選択セルＭＣｋ内のデータが、確定する。  
これによって、選択セルＭＣｋのデータが、読み出される。
【０４６５】
尚、トランジスタ６１９のゲート電圧（信号ＶＧの信号レベル）を調整せずに、直接、電圧端子９９５に、読み出し動作の動作状況に応じて、読み出し電圧ＶＲ１及び読み出し電圧ＶＲ２のうち一方が、印加されてもよい。また、２つの読み出し電圧ＶＲ１，ＶＲ２において、パルス幅Ｗ１とパルス幅Ｗ２は、同じ幅を有してもよい。
【０４６６】
本例においても、第１の読み出し電圧ＶＲ１と第２の読み出し電圧ＶＲ２の比率（α＝ＶＲ２／ＶＲ１）に応じて、ＭＴＪ素子１００の抵抗値に起因する電圧降下と電流値の変動の増減のオフセットが発生する可能性がある。それゆえ、トランジスタ６３２の駆動力及びトランジスタ６３４の駆動力（例えば、トランジスタのゲート幅）が、α：１の比率に設定されることによって、オフセットが補正されてもよい。
【０４６７】
図２１は、図２０の回路と異なる電流モードのセンスアンプ回路の等価回路図である。
【０４６８】
図２１のセンスアンプ回路１５１Ｄのセンスアンプユニット５０Ｄにおいて、フリップフロップを形成する複数のトランジスタＴＲｂ，ＴＲｃ，ＴＲｄ，ＴＲｅの接続関係は、図８の例と実質的に同じであるため、ここでの説明は、省略する。但し、トランジスタＴＲｂの電流経路の一端は、電源端子９９０に接続され、トランジスタＴＲｅの電流経路の他端は、電源端子９９０に接続されている。
【０４６９】
センスアンプユニット５０Ｄは、Ｎ型トランジスタＴＲｊ，ＴＲｋ、及び、Ｐ型トランジスタＴＲｘ、ＴＲｙ，ＴＲｚを含む。
【０４７０】
トランジスタＴＲｊの電流経路の一端は、ノードＮＤ５に接続されている。トランジスタＴＲｊの電流経路の他端は、グランド端子９９９に接続されている。トランジスタＴＲｋの電流経路の一端は、ノードＮＤ６に接続されている。トランジスタＴＲｋの電流経路の他端は、グランド端子９９９に接続されている。
【０４７１】
トランジスタＴＲｊ，ＴＲｋのゲートに、信号ＳＥが供給される。  
トランジスタＴＲｊ，ＴＲｋは、センスアンプ回路１５１Ｄにおける選択セルからの出力のラッチのタイミングを制御する。
【０４７２】
トランジスタＴＲｘ，ＴＲｙの電流経路の一端は、電源端子９９０に接続されている。トランジスタＴＲｘの電流経路の他端は、ノードＮＤ１に接続されている。トランジスタＴＲｙの電流経路の他端は、ノードＮＤ２に接続されている。トランジスタＴＲｚの電流経路の一端は、ノードＮＤ１に接続され、トランジスタＴＲｚの電流経路の他端は、ノードＮＤ２に接続されている。  
トランジスタＴＲｘ，ＴＲｙ，ＴＲｚのゲートに、信号ｂＰＤＥが供給される。  
トランジスタＴＲｘ，ＴＲｙ，ＴＲｚは、ノードＮＤ１，ＮＤ２の充電を制御する。
【０４７３】
図２１に示されるように、センスアンプ回路１５１Ｄは、読み出し動作時に高電位となるビット線ｂＢＬ，ｂＧＢＬ側に接続されている。
【０４７４】
Ｐ型トランジスタ６４０の電流経路は、読み出しドライバ１５０Ｘの出力端子とトランジスタ６１９との間に接続されている。  
トランジスタ６４０のゲートは、トランジスタ６１９の電流経路を経由して、グローバルビット線ＧＢＬに接続されている。
【０４７５】
Ｎ型トランジスタ６４１の電流経路の一端は、トランジスタ６４０のゲート及びグローバルビット線ＧＢＬに接続されている。トランジスタ６４１の電流経路の他端は、Ｎ型トランジスタ６４２のゲートに接続されている。トランジスタ６４１のゲートに、リードイネーブル信号ＲＥ１が制御回路１８から供給される。トランジスタ６４１は、キャパシタ９８１とグローバルビット線ＧＢＬとの間の接続を、制御する。
【０４７６】
キャパシタ９８１の一端は、トランジスタ６４１の電流経路の他端及びトランジスタ６４２のゲートに接続されている。キャパシタ９８１の他端は、グランド端子９９９に接続されている。
【０４７７】
トランジスタ６４２の電流経路の一端は、電圧端子９９５に接続されている。トランジスタ６４２の電流経路の他端は、トランジスタＴＲ１を経由して、ノードＮＤ５に接続されている。
【０４７８】
Ｎ型トランジスタ６４３の電流経路の一端は、トランジスタ６４０のゲート及びグローバルビット線ＧＢＬに接続されている。トランジスタ６４３の電流経路の他端は、Ｎ型トランジスタ６４４のゲートに接続されている。トランジスタ６４３のゲートに、リードイネーブル信号ＲＥ２が制御回路１８から供給される。トランジスタ６４３は、キャパシタ９８２とグローバルビット線ＧＢＬとの間の接続を、制御する。
【０４７９】
キャパシタ９８２の一端は、トランジスタ６４３の電流経路の他端及びトランジスタ６４４のゲートに接続されている。キャパシタ９８２の他端は、グランド端子９９９に接続されている。
【０４８０】
トランジスタ６４４の電流経路の一端は、電圧端子９９５に接続されている。トランジスタ６４４の電流経路の他端は、トランジスタＴＲ２を経由して、ノードＮＤ６に接続されている。
【０４８１】
トランジスタ６４１，６４３の代わりに、上述のスイッチＳＷ１，ＳＷ２が用いられてもよい。
【０４８２】
センスアンプ回路１５１Ｄは、読み出し動作時に、電流を引き込む。  
センスアンプ回路１５１Ｄは、トランジスタ６４２，６４４によって、選択セルＭＣｋの電流パスから電気的に分離される。これによって、本実施形態のＭＲＡＭは、読み出し動作時において、センスアンプ回路１５１Ｄが、回路１５１Ｄの内部に電流を引き込んでいたとしても、センスアンプ回路１５１Ｄの電流の引き込みに起因して選択セルＭＣｋ内に電流が流れるのを、抑制できる。この結果として、本実施形態のＭＲＡＭは、センスアンプ回路１５１Ｄの電流に起因する読み出しディスターブを防止できる。
【０４８３】
図２０に示される例と同様に、第１及び第２の読み出し時における選択セルの出力の大きさに応じて、キャパシタ９８１，９８２のそれぞれが、充電される。
【０４８４】
トランジスタＴＲ１，ＴＲ２，ＴＲｊ，ＴＲｋがオンされた後、キャパシタ９８１，９８２の電位に応じて、トランジスタ６４２，６４４が駆動する。これによって、ノードＮＤ５，ＮＤ６の電位が、キャパシタ９８１，９８２の電位に応じて、変動する。
【０４８５】
ノードＮＤ５，ＮＤ６の相対的な大小関係に応じて、ノードＮＤ１，ＮＤ２の電位が、変化する。ノードＮＤ１，ＮＤ２の電位の比較結果に基づいて、選択セルＭＣｋ内のデータが、確定する。
【０４８６】
これによって、選択セルＭＣｋのデータが、読み出される。
【０４８７】
本例においても、第１の読み出し電圧ＶＲ１と第２の読み出し電圧ＶＲ２の比率（α＝ＶＲ２／ＶＲ１）に応じて、ＭＴＪ素子１００の抵抗値に起因する電圧降下と電流値の変動の増減のオフセットが発生する可能性がある。オフセットを補正するために、トランジスタ６４２の駆動力とトランジスタ６４４の駆動力（例えば、トランジスタのゲート幅）比率が、α：１に設定されてもよい。
【０４８８】
尚、図２０及び図２１に示される例では、トランジスタ６１９のゲート電圧ＶＧを制御することによって、電圧ＶＲから第１及び第２の読み出し電圧ＶＲ１，ＶＲ２が生成される例が示されている。但し、図８などに示された例のように、第１及び第２の読み出し電圧ＶＲ１，ＶＲ２は、各電圧ＶＲ１，ＶＲ２が印加された電圧端子９９１，９９２から選択セルに出力されてもよい。
【０４８９】
図２０及び図２１のセンスアンプ回路１５１Ｃ，１５１Ｄの内部構成は、一例であって、本実施形態のＭＲＡＭに用いられる電流モードのセンスアンプ回路の内部構成は、図２０及び図２１の内部構成に限定されない。
【０４９０】
以上のように、本実施形態のＭＲＡＭは、センスアンプ回路に電流モードのセンスアンプ回路が用いられた場合であっても、選択セル内のデータの破壊無しの自己参照方式によって、選択セル内のデータを読み出せる。
【０４９１】
（６）  その他  
尚、上述の各実施形態において、ＭＲＡＭを例に用いて、メモリデバイスの読み出し動作が説明された。  
上述の各実施形態は、ＭＴＪ素子を用いた磁気メモリであれば、ＭＲＡＭ以外の磁気メモリに適用されてもよい。
【０４９２】
また、メモリ素子としての可変抵抗素子が、磁気抵抗効果素子と同様に、ある抵抗状態における素子の抵抗値に関して電圧依存性を有していれば、磁気抵抗効果素子以外の可変抵抗素子が用いられた抵抗変化型メモリに、本実施形態で説明された読み出し動作が適用されてもよい。
【０４９３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０４９４】
１００：磁気抵抗効果素子、１５：読み出し回路、ＭＣ：メモリセル、１５０：読み出しドライバ、１５１：センスアンプ回路。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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