(57)【要約】【課題】  半導体記憶装置の動作速度を向上させる。【解決手段】  半導体記憶装置は、データを記憶するメモリセルと、メモリセルに接続されるビット線と、書き込み部と、プリチャージ部と、制御線駆動部と、負電圧生成部とを有する。書き込み部は、メモリセルにデータを書き込む書き込み動作を行う場合、ビット線を内部電圧線に接続する。プリチャージ部は、ビット線をプリチャージ電圧に設定するプリチャージ動作を行う場合、プリチャージ制御線に供給される電圧に応じてビット線にプリチャージ電圧を供給する。制御線駆動部は、プリチャージ動作時に、プリチャージ制御線を内部電圧線に接続する。負電圧生成部は、書き込み動作時とプリチャージ動作時とに、内部電圧線に供給する負電圧を生成する。【選択図】  図１
2018125053.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルと、
前記メモリセルに接続されるビット線と、
前記メモリセルにデータを書き込む書き込み動作を行う場合、前記ビット線を内部電圧線に接続する書き込み部と、
前記ビット線をプリチャージ電圧に設定するプリチャージ動作を行う場合、プリチャージ制御線に供給される電圧に応じて前記ビット線に前記プリチャージ電圧を供給するプリチャージ部と、
前記プリチャージ動作時に、前記プリチャージ制御線を前記内部電圧線に接続する制御線駆動部と、
前記書き込み動作時と前記プリチャージ動作時とに、前記内部電圧線に供給する負電圧を生成する負電圧生成部と
を有することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記制御線駆動部は、
ソースが前記内部電圧線に接続され、ドレインが前記プリチャージ制御線に接続され、ゲートで前記プリチャージ動作の実行を制御するプリチャージ信号を受け、第１の極性を有する第１トランジスタと、
ソースが電源線に接続され、ドレインが前記プリチャージ制御線に接続され、ゲートで前記プリチャージ信号を受け、第２の極性を有する第２トランジスタとを有し、
前記プリチャージ部は、
ソースで前記プリチャージ電圧を受け、ドレインが前記ビット線に接続され、ゲートが前記プリチャージ制御線に接続され、前記第２の極性を有する第３トランジスタを有し、
前記メモリセルは、
データを保持する保持部と、
ソースが前記ビット線に接続され、ドレインが前記保持部に接続され、ゲートがワード線に接続され、前記第１の極性を有する第４トランジスタとを有する
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１または請求項２に記載の半導体記憶装置において、
前記負電圧生成部は、
一端が前記内部電圧線に接続され、前記内部電圧線に供給する負電圧を生成する容量素子と、
負電圧を前記内部電圧線に供給するための負電圧生成信号に応じて、前記容量素子の他端を電源線または接地線に接続する第１設定部と、
前記他端が電源線に接続される場合に、前記一端を接地し、前記他端が接地線に接続される場合に、前記一端の接地を解除する第２設定部とを有する
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記負電圧生成部は、前記書き込み動作の開始前に前記他端を電源線に接続し、前記書き込み動作時に前記他端を接地線に接続し、前記プリチャージ動作の開始前に前記他端を電源線に接続し、前記プリチャージ動作時に前記他端を接地線に接続するように、前記負電圧生成信号を制御する制御部をさらに有する
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１ないし請求項４のいずれか１項に記載の半導体記憶装置において、
前記プリチャージ部は、前記ビット線を前記プリチャージ電圧に設定するプリチャージ動作を行う場合、前記プリチャージ制御線に供給される電圧に応じた供給能力で前記ビット線に前記プリチャージ電圧を供給する
ことを特徴とする半導体記憶装置。
【請求項６】
半導体記憶装置の制御方法において、
前記半導体記憶装置が有する書き込み部が、前記半導体記憶装置が有するメモリセルにデータを書き込む書き込み動作を行う場合、前記メモリセルに接続されるビット線を内部電圧線に接続し、
前記半導体記憶装置が有するプリチャージ部が、前記ビット線をプリチャージ電圧に設定するプリチャージ動作を行う場合、プリチャージ制御線に供給される電圧に応じて前記ビット線に前記プリチャージ電圧を供給し、
前記半導体記憶装置が有する制御線駆動部が、前記プリチャージ動作時に、前記プリチャージ制御線を前記内部電圧線に接続し、
前記半導体記憶装置が有する負電圧生成部が、前記書き込み動作時と前記プリチャージ動作時とに、前記内部電圧線に供給する負電圧を生成する
ことを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）等の半導体記憶装置は、メモリセルからデータを読み出す前に、メモリセルに接続されたビット線を電源電圧等のプリチャージ電圧に設定するプリチャージ動作を実行する。例えば、半導体記憶装置は、プリチャージ電圧が印加される信号線とビット線との間に配置されたプリチャージ用のｐＭＯＳ（p-channel Metal Oxide Transistor）トランジスタを有する。プリチャージ用のｐＭＯＳトランジスタは、ゲートに印加される電圧に応じて、プリチャージ動作を実行する。例えば、プリチャージ用のｐＭＯＳトランジスタのゲートに負電圧を印加してプリチャージ用のｐＭＯＳトランジスタの電流駆動能力を向上させるＤＲＡＭ（Dynamic Random Access Memory）が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１２３６１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トランジスタの微細化に伴い、トランジスタの製造ばらつきは増加する。例えば、メモリセルでは、トランジスタの閾値電圧等のばらつきの増加に伴い、メモリセルにデータを書き込む書き込み動作等の動作マージンが低下する。動作マージンの低下を抑制するために、電源電圧を従来に比べて低くしたＳＲＡＭは、書き込み動作時に、ビット線対の一方に負電圧を供給する書き込みアシスト機能を有する。一方、この種の書き込みアシスト機能を有するＳＲＡＭでは、書き込み動作後のプリチャージ動作の開始時にビット線対の一方は、負電圧のままである。このため、ビット線対をプリチャージ電圧まで充電するのに掛かる時間は、書き込み動作時にビット線対の一方が接地電圧の場合に比べて、増加する。
【０００５】
すなわち、書き込み動作時にビット線対の一方を負電圧に設定する場合、書き込み動作時のビット線対の一方を接地電圧に設定する場合に比べて、プリチャージ動作が終了するまでの時間が増加するため、半導体記憶装置の動作速度が低下する。
【０００６】
１つの側面では、本発明は、半導体記憶装置の動作速度を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
１つの実施態様では、半導体記憶装置は、データを記憶するメモリセルと、メモリセルに接続されるビット線と、書き込み部と、プリチャージ部と、制御線駆動部と、負電圧生成部とを有する。書き込み部は、メモリセルにデータを書き込む書き込み動作を行う場合、ビット線を内部電圧線に接続する。プリチャージ部は、ビット線をプリチャージ電圧に設定するプリチャージ動作を行う場合、プリチャージ制御線に供給される電圧に応じてビット線にプリチャージ電圧を供給する。制御線駆動部は、プリチャージ動作時に、プリチャージ制御線を内部電圧線に接続する。負電圧生成部は、書き込み動作時とプリチャージ動作時とに、内部電圧線に供給する負電圧を生成する。
【発明の効果】
【０００８】
１つの側面では、本発明は、半導体記憶装置の動作速度を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】半導体記憶装置および半導体記憶装置の制御方法の一実施形態を示す図である。
【図２】半導体記憶装置の別の実施形態を示す図である。
【図３】図２に示した半導体記憶装置の動作の一例を示す図である。
【図４】図２に示した半導体記憶装置の制御方法の一例を示す図である。
【図５】図２に示した半導体記憶装置のシミュレーション結果の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について、図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”を付した信号は、負論理を示す。
【００１１】
図１は、半導体記憶装置および半導体記憶装置の制御方法の一実施形態を示す。図１に示す半導体記憶装置１０は、ＳＲＡＭ等であり、複数のメモリセル２０、書き込み部３０、制御線駆動部４０、プリチャージ部５０および負電圧生成部６０を有する。なお、半導体記憶装置１０の制御方法の一例は、図１の括弧内に示される。
【００１２】
複数のメモリセル２０は、共通のビット線ＢＬ、／ＢＬに接続される。ビット線ＢＬ、／ＢＬは、相補のビット線対である。また、複数のメモリセル２０は、互いに異なるワード線ＷＬに接続される。
【００１３】
書き込み部３０は、ワード線ＷＬにより選択される書き込み対象のメモリセル２０に相補のデータＤＷ、／ＤＷを書き込む。以下、メモリセル２０に書き込むデータＤＷ、／ＤＷは、書き込みデータＤＷ、／ＤＷとも称される。書き込み部３０は、書き込みデータＤＷが論理値“０”で、書き込みデータ／ＤＷが論理値“１”の場合、ビット線ＢＬを負電圧生成部６０の出力電圧が供給される内部電圧線ＩＶＬに接続し、ビット線／ＢＬを電源電圧が供給される図示しない電源線に接続する。また、書き込み部３０は、書き込みデータＤＷが論理値“１”で、書き込みデータ／ＤＷが論理値“０”の場合、ビット線ＢＬを電源線に接続し、ビット線／ＢＬを内部電圧線ＩＶＬに接続する。なお、書き込み対象のメモリセル２０に接続されたワード線ＷＬには、例えば、電源電圧等の高電圧が供給される。高電圧の信号は、論理値“１”の信号に対応する。なお、接地電圧等の低電圧の信号は、論理値“０”の信号に対応する。
【００１４】
このように、書き込み部３０は、メモリセル２０にデータＤＷ、／ＤＷを書き込む書き込み動作において、メモリセル２０に接続されるビット線ＢＬ、／ＢＬの一方を内部電圧線ＩＶＬに接続する。
【００１５】
制御線駆動部４０は、ビット線ＢＬ、／ＢＬをプリチャージ電圧に設定するプリチャージ動作において、プリチャージ制御線／ＢＬＰＣを内部電圧線ＩＶＬに接続する。なお、プリチャージ動作は、メモリセル２０からデータが読み出される前に実行される。例えば、半導体記憶装置１０は、メモリセル２０にデータＤＷ、／ＤＷが書き込まれた後にプリチャージ動作を実行し、ビット線ＢＬ、／ＢＬがプリチャージ電圧に設定された後にメモリセル２０からデータを読み出す。
【００１６】
プリチャージ部５０は、プリチャージ制御線／ＢＬＰＣに接続され、プリチャージ制御線／ＢＬＰＣの電圧が所定値以下の場合に、ビット線ＢＬ、／ＢＬをプリチャージ電圧に設定する。例えば、プリチャージ部５０は、プリチャージ用の図示しない２つのｐＭＯＳトランジスタ（例えば、図２に示すｐＭＯＳトランジスタ５１０、５２０）を有する。プリチャージ用の２つのｐＭＯＳトランジスタは、ソースで電源電圧等のプリチャージ電圧を受け、ゲートがプリチャージ制御線／ＢＬＰＣに接続される。そして、プリチャージ用の２つのｐＭＯＳトランジスタの一方のドレインは、ビット線ＢＬに接続され、プリチャージ用の２つのｐＭＯＳトランジスタの他方のドレインは、ビット線／ＢＬに接続される。
【００１７】
この場合、プリチャージ電圧をビット線ＢＬ、／ＢＬに供給する際の供給能力は、プリチャージ用のｐＭＯＳトランジスタのソース、ゲート間の電圧（プリチャージ電圧とプリチャージ制御線／ＢＬＰＣに供給される電圧との差）が大きくなるほど、増加する。すなわち、プリチャージ部５０がプリチャージ電圧をビット線ＢＬ、／ＢＬに供給する際の供給能力は、プリチャージ制御線／ＢＬＰＣの電圧が低くなるほど増加する。このように、プリチャージ部５０は、プリチャージ動作時に、内部電圧線ＩＶＬを介してプリチャージ制御線／ＢＬＰＣに供給される電圧に応じた供給能力で、ビット線ＢＬ、／ＢＬにプリチャージ電圧を供給する。以下、プリチャージ部５０がプリチャージ電圧をビット線ＢＬ、／ＢＬに供給する際の供給能力は、プリチャージ部５０の駆動力とも称される。
【００１８】
負電圧生成部６０は、負電圧を生成する機能を有し、接地電圧（０Ｖ）または負電圧を内部電圧線ＩＶＬに出力する。図１の括弧内に示すタイミング図に示すように、負電圧生成部６０は、書き込み動作時とプリチャージ動作時とに、内部電圧線ＩＶＬに供給する負電圧を生成する。
【００１９】
図１の括弧内に示すタイミング図は、半導体記憶装置１０が論理値“０”のデータＤＷおよび論理値“１”のデータ／ＤＷをメモリセル２０に書き込む書き込み動作およびプリチャージ動作を実行する場合のビット線ＢＬ等の電圧の波形の一例を示す。図１に示す書き込み期間は、書き込み動作が実行される期間であり、書き込みアシスト期間は、書き込み動作をアシストする期間である。また、図１に示すプリチャージ期間は、プリチャージ動作が実行される期間である。
【００２０】
先ず、負電圧生成部６０は、書き込み期間の開始前に、内部電圧線ＩＶＬを接地する（図１（ａ））。また、制御線駆動部４０は、書き込み期間の開始前に、プリチャージ制御線／ＢＬＰＣの接続先を、内部電圧線ＩＶＬから電源線に切り替える。
【００２１】
そして、書き込み対象のメモリセル２０に接続されたワード線ＷＬが接地電圧等の低電圧から高電圧に変化し、書き込み期間が開始される（図１（ｂ））。書き込み期間では、書き込み部３０は、ビット線ＢＬを内部電圧線ＩＶＬに接続し、ビット線／ＢＬを電源線に接続する。これにより、ビット線ＢＬが内部電圧線ＩＶＬを介して接地されるため、ビット線ＢＬの電圧は、徐々に低下する（図１（ｃ））。そして、負電圧生成部６０は、ビット線ＢＬの電圧が０Ｖまで低下した後、書き込みアシスト期間の開始タイミングで、内部電圧線ＩＶＬの接地を解除して内部電圧線ＩＶＬに負電圧を供給する（図１（ｄ））。これにより、ビット線ＢＬの電圧は、０Ｖからさらに低下し、負電圧になる（図１（ｅ））。
【００２２】
このように、書き込みアシスト期間では、ビット線ＢＬが接地される場合に比べて、ビット線ＢＬとワード線ＷＬとの間の電圧は大きくなる。ここで、例えば、メモリセル２０は、メモリセル２０からビット線ＢＬに電流を引き抜く図示しないｎＭＯＳ（n-channel Metal Oxide Transistor）トランジスタ（例えば、図２に示すｎＭＯＳトランジスタ２１０）を有する。メモリセル２０からビット線ＢＬに電流を引き抜くｎＭＯＳトランジスタの駆動力は、ソースに接続されるビット線ＢＬとゲートに接続されるワード線ＷＬとの間の電圧が大きくなるほど増加する。したがって、書き込みアシスト期間では、ビット線ＢＬが接地される場合に比べて、ビット線ＢＬとワード線ＷＬとの間の電圧を大きくすることができるため、メモリセル２０内のデータ転送用のトランジスタの駆動力を大きくすることができる。このため、メモリセル２０にデータＤＷ、／ＤＷが書き込まれないエラーの発生を抑制することができる。すなわち、書き込み動作のマージンを拡大することができる。このように、半導体記憶装置１０は、書き込み動作時にビット線ＢＬ、／ＢＬの一方に負電圧を供給する書き込みアシスト機能を有する。
【００２３】
ワード線ＷＬの電圧が高電圧から低電圧に変化し、書き込み期間が終了する（図１（ｆ））。書き込み期間の終了に伴い、書き込み部３０は、ビット線ＢＬと内部電圧線ＩＶＬとを非接続にし、ビット線／ＢＬと電源線とを非接続にする。
【００２４】
書き込み期間の後のプリチャージ期間では、負電圧生成部６０は、内部電圧線ＩＶＬに負電圧を供給する（図１（ｇ））。また、制御線駆動部４０は、プリチャージ制御線／ＢＬＰＣの接続先を、電源線から内部電圧線ＩＶＬに切り替える。すなわち、制御線駆動部４０は、プリチャージ制御線／ＢＬＰＣを内部電圧線ＩＶＬに接続する。これにより、プリチャージ制御線／ＢＬＰＣの電圧は、徐々に低下して負電圧になる（図１（ｈ））。
【００２５】
プリチャージ部５０は、プリチャージ制御線／ＢＬＰＣの電圧低下に応じて、ビット線ＢＬ、／ＢＬへのプリチャージ電圧の供給を開始する。これにより、ビット線ＢＬの電圧は、徐々に上昇してプリチャージ電圧になる（図１（ｉ））。
【００２６】
プリチャージ制御線／ＢＬＰＣに負電圧を供給することにより、上述したように、プリチャージ部５０がプリチャージ電圧をビット線ＢＬ、／ＢＬに供給する際の供給能力を、プリチャージ制御線／ＢＬＰＣが接地される場合に比べて、大きくすることができる。この結果、プリチャージ制御線／ＢＬＰＣが接地される場合に比べて、ビット線ＢＬ、／ＢＬの電圧をプリチャージ電圧まで充電するのに掛かる時間を短くすることができ、半導体記憶装置１０の動作周波数を向上させることができる。例えば、プリチャージ期間を挟んで連続する２回の書き込み期間の開始タイミングの間隔等を短くすることができ、半導体記憶装置１０の動作速度を向上させることができる。このように、半導体記憶装置１０は、プリチャージ動作時にプリチャージ制御線／ＢＬＰＣに負電圧を供給するプリチャージアシスト機能を有する。図１に示す例では、書き込み動作時に生成した負電圧を利用してプリチャージ電圧の充電速度を向上することができる。
【００２７】
ビット線ＢＬがプリチャージ電圧まで上昇した後、負電圧生成部６０は、内部電圧線ＩＶＬを接地する（図１（ｊ））。そして、プリチャージ期間の終了に伴い、制御線駆動部４０は、プリチャージ制御線／ＢＬＰＣを電源線に接続にする（図１（ｋ））。
【００２８】
このように、負電圧生成部６０は、書き込み動作の開始前に内部電圧線ＩＶＬを接地し、書き込み動作時に内部電圧線ＩＶＬの接地を解除して内部電圧線ＩＶＬに負電圧を供給する。さらに、負電圧生成部６０は、プリチャージ動作時に、内部電圧線ＩＶＬに負電圧を供給する。すなわち、半導体記憶装置１０は、書き込み動作時にビット線ＢＬ、／ＢＬに供給する負電圧と、プリチャージ動作時にプリチャージ制御線／ＢＬＰＣに供給する負電圧とを共通の負電圧生成部６０で生成する。このため、半導体記憶装置１０は、ビット線ＢＬ、／ＢＬに供給する負電圧とプリチャージ制御線／ＢＬＰＣに供給する負電圧とをそれぞれ生成する２つの負電圧生成部を有する半導体記憶装置に比べて、回路面積の増加を抑制できる。
【００２９】
なお、半導体記憶装置１０の構成および半導体記憶装置１０の制御方法は、図１に示す例に限定されない。例えば、複数のメモリセル２０は、マトリックス状に配置されてもよい。この場合、ワード線ＷＬの配線方向に並ぶメモリセル２０は、共通のワード線ＷＬに接続され、書き込み部３０およびプリチャージ部５０は、ビット線ＢＬ、／ＢＬの配線方向に並ぶメモリセル２０の列毎に設けられる。また、例えば、負電圧生成部６０は、書き込み期間の終了に伴い、内部電圧線ＩＶＬを接地し、プリチャージ期間の開始時に、内部電圧線ＩＶＬの接地を解除して内部電圧線ＩＶＬに負電圧を供給してもよい。
【００３０】
以上、図１に示す実施形態では、負電圧生成部６０は、書き込み動作の開始前に内部電圧線ＩＶＬを接地し、書き込み動作時に内部電圧線ＩＶＬの接地を解除して内部電圧線ＩＶＬに負電圧を供給する。また、書き込み部３０は、書き込みデータＤＷ、／ＤＷの論理に応じて、ビット線ＢＬ、／ＢＬの一方を内部電圧線ＩＶＬに接続する。これにより、書き込み期間のうちの書き込みアシスト期間では、ビット線ＢＬ、／ＢＬの一方は、内部電圧線ＩＶＬを介して負電圧に設定される。この場合、半導体記憶装置１０は、書き込み動作時にビット線ＢＬ、／ＢＬの一方を接地電圧に設定する場合に比べて、データＤＷ、／ＤＷをメモリセル２０に書き込む際の駆動力を向上させることができ、書き込み動作の動作マージンが低下することを抑制できる。
【００３１】
また、負電圧生成部６０は、プリチャージ動作時に、内部電圧線ＩＶＬに負電圧を供給する。さらに、制御線駆動部４０は、プリチャージ動作時に、プリチャージ制御線／ＢＬＰＣを内部電圧線ＩＶＬに接続する。これにより、プリチャージ動作時では、プリチャージ制御線／ＢＬＰＣは、内部電圧線ＩＶＬを介して負電圧に設定される。この場合、半導体記憶装置１０は、プリチャージ制御線／ＢＬＰＣを接地電圧に設定する場合に比べて、プリチャージ部５０の駆動力を向上させることができ、ビット線ＢＬ、／ＢＬの電圧をプリチャージ電圧まで充電するのに掛かる時間を短くすることができる。この結果、半導体記憶装置１０の動作速度を向上させることができる。
【００３２】
さらに、半導体記憶装置１０は、ビット線ＢＬ、／ＢＬに供給する負電圧とプリチャージ制御線／ＢＬＰＣに供給する負電圧とを共通の負電圧生成部６０で生成する。このため、半導体記憶装置１０は、ビット線ＢＬ、／ＢＬに供給する負電圧とプリチャージ制御線／ＢＬＰＣに供給する負電圧とをそれぞれ生成する２つの負電圧生成部を有する半導体記憶装置に比べて、回路面積の増加を抑制できる。すなわち、半導体記憶装置１０の回路面積の増加を抑制しつつ、半導体記憶装置１０の動作マージンおよび動作速度を向上させることができる。
【００３３】
図２は、半導体記憶装置の別の実施形態を示す。図１で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図２に示す半導体記憶装置１００は、ＳＲＡＭ等であり、複数のメモリセル２００、書き込み部３００、制御線駆動部４００、プリチャージ部５００および負電圧生成部６００を有する。
【００３４】
複数のメモリセル２００は、共通のビット線ＢＬ、／ＢＬに接続され、互いに異なるワード線ＷＬに接続される。例えば、各メモリセル２００は、ｎＭＯＳトランジスタ２１０、２２０と、データを保持する保持部２３０とを有する。保持部２３０は、インバータ２３２、２３４を有する。
【００３５】
ｎＭＯＳトランジスタ２１０は、ソースがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続され、ドレインが保持部２３０に接続される。例えば、ｎＭＯＳトランジスタ２１０のドレインは、インバータ２３２の入力およびインバータ２３４の出力に接続される。ｎＭＯＳトランジスタ２２０は、ソースがビット線／ＢＬに接続され、ゲートがワード線ＷＬに接続され、ドレインが保持部２３０に接続される。例えば、ｎＭＯＳトランジスタ２２０のドレインは、インバータ２３２の出力およびインバータ２３４の入力に接続される。なお、ｎＭＯＳトランジスタ２１０、２２０は、第１の極性を有する第４トランジスタの一例である。
【００３６】
ｎＭＯＳトランジスタ２１０、２２０は、ソースとドレインとの間が導通するオン状態と、ソースとドレインとの間が導通しないオフ状態とのいずれかに、ワード線ＷＬに伝達される信号に応じて設定される。例えば、書き込み対象のメモリセル２００に接続されたワード線ＷＬには、電源電圧ＶＤＤ等の高電圧（論理値“１”の信号）が供給され、書き込み対象のメモリセル２００内のｎＭＯＳトランジスタ２１０、２２０は、オン状態に設定される。これにより、保持部２３０からビット線ＢＬ、／ＢＬの一方に電流が引き抜かれる。
【００３７】
インバータ２３２、２３４は、例えば、電源線ＶＤＤと接地線ＶＳＳとの間にｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを直列に接続したＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータである。インバータ２３２の出力は、インバータ２３４の入力に接続され、インバータ２３４の出力は、インバータ２３２の入力に接続される。例えば、メモリセル２００が論理値“１”のデータを保持する場合、インバータ２３２の入力とインバータ２３４の出力との接続ノードは論理値“１”を保持し、インバータ２３２の出力とインバータ２３４の入力との接続ノードは論理値“０”を保持する。
【００３８】
書き込み部３００は、書き込み動作時に、メモリセル２００に書き込むデータＤＷ、／ＤＷの論理に応じて、メモリセル２００に接続されるビット線ＢＬ、／ＢＬの一方を内部電圧線ＩＶＬに接続する。例えば、書き込み部３００は、書き込み用カラム選択信号ＷＣＳが論理値“１”の場合、書き込みデータＤＷ、／ＤＷの論理に応じて、ビット線ＢＬ、／ＢＬの一方を内部電圧線ＩＶＬに接続する。書き込み用カラム選択信号ＷＣＳは、書き込み対象のメモリセル２００に接続されたビット線ＢＬ、／ＢＬを選択するために、書き込み用カラム選択信号線ＷＣＳに伝達される信号である。
【００３９】
例えば、書き込み部３００は、ｎＭＯＳトランジスタ３１０、３２０、３３０、３４０およびｐＭＯＳトランジスタ３３２、３４２を有する。ｎＭＯＳトランジスタ３１０は、ソースがｎＭＯＳトランジスタ３３０のドレインおよびｐＭＯＳトランジスタ３３２のドレインに接続され、ゲートが書き込み用カラム選択信号線ＷＣＳに接続され、ドレインがビット線ＢＬに接続される。ｎＭＯＳトランジスタ３２０は、ソースがｎＭＯＳトランジスタ３４０のドレインおよびｐＭＯＳトランジスタ３４２のドレインに接続され、ゲートが書き込み用カラム選択信号線ＷＣＳに接続され、ドレインがビット線／ＢＬに接続される。
【００４０】
ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３３０は、電源線ＶＤＤと内部電圧線ＩＶＬとの間に直列に接続され、互いに接続されたゲートでデータ／ＤＷを受ける。ｐＭＯＳトランジスタ３４２およびｎＭＯＳトランジスタ３４０は、電源線ＶＤＤと内部電圧線ＩＶＬとの間に直列に接続され、互いに接続されたゲートでデータＤＷを受ける。すなわち、ｎＭＯＳトランジスタ３３０、３４０の両方のソースは、内部電圧線ＩＶＬに接続される。
【００４１】
例えば、書き込み用カラム選択信号ＷＣＳが高電圧（論理値“１”）の場合、ｎＭＯＳトランジスタ３１０、３２０は、オン状態に設定される。また、書き込みデータ／ＤＷが高電圧（論理値“１”）で、書き込みデータＤＷが低電圧（論理値“０”）の場合、ｎＭＯＳトランジスタ３３０およびｐＭＯＳトランジスタ３４２は、オン状態に設定される。なお、書き込みデータ／ＤＷが高電圧（論理値“１”）で、書き込みデータＤＷが低電圧（論理値“０”）の場合、ｐＭＯＳトランジスタ３３２およびｎＭＯＳトランジスタ３４０は、オフ状態に設定される。したがって、書き込み部３００は、書き込み用カラム選択信号ＷＣＳおよび書き込みデータ／ＤＷが高電圧で、書き込みデータＤＷが低電圧の場合、ビット線ＢＬを内部電圧線ＩＶＬに接続し、ビット線／ＢＬを電源線ＶＤＤに接続する。
【００４２】
制御線駆動部４００は、プリチャージ動作時に、プリチャージ制御線／ＢＬＰＣを内部電圧線ＩＶＬに接続する。例えば、制御線駆動部４００は、電源線ＶＤＤと内部電圧線ＩＶＬとの間に直列に接続されるｐＭＯＳトランジスタ４１０およびｎＭＯＳトランジスタ４１２を有する。ｐＭＯＳトランジスタ４１０のゲートおよびｎＭＯＳトランジスタ４１２のゲートは、互いに接続され、プリチャージ動作の実行を制御するプリチャージ信号ＢＬＰＣＸを受ける。すなわち、ｐＭＯＳトランジスタ４１０は、ソースが電源線ＶＤＤに接続され、ドレインがプリチャージ制御線／ＢＬＰＣに接続され、ゲートでプリチャージ信号ＢＬＰＣＸを受ける。ｎＭＯＳトランジスタ４１２は、ソースが内部電圧線ＩＶＬに接続され、ドレインがプリチャージ制御線／ＢＬＰＣに接続され、ゲートでプリチャージ信号ＢＬＰＣＸを受ける。
【００４３】
例えば、プリチャージ信号ＢＬＰＣＸが高電圧（論理値“１”）の場合、ｐＭＯＳトランジスタ４１０はオフ状態に設定され、ｎＭＯＳトランジスタ４１２はオン状態に設定される。これにより、プリチャージ制御線／ＢＬＰＣは、内部電圧線ＩＶＬに接続される。なお、ｎＭＯＳトランジスタ４１２は、第１の極性を有する第１トランジスタの一例であり、ｐＭＯＳトランジスタ４１０は、第２の極性を有する第２トランジスタの一例である。
【００４４】
プリチャージ部５００は、ｐＭＯＳトランジスタ５１０、５２０、５３０を有する。ｐＭＯＳトランジスタ５１０は、ソースが電源線ＶＤＤに接続され、ドレインがビット線ＢＬに接続され、ゲートがプリチャージ制御線／ＢＬＰＣに接続される。ｐＭＯＳトランジスタ５２０は、ソースが電源線ＶＤＤに接続され、ドレインがビット線／ＢＬに接続され、ゲートがプリチャージ制御線／ＢＬＰＣに接続される。なお、図２に示す例では、ｐＭＯＳトランジスタ５１０、５２０は、電源電圧ＶＤＤをプリチャージ電圧としてソースで受ける。以下、プリチャージ電圧には、電源電圧ＶＤＤと同じ符号を使用する。
【００４５】
例えば、ｐＭＯＳトランジスタ５１０、５２０は、ゲートに接続されるプリチャージ制御線／ＢＬＰＣの電圧が所定の電圧より低い場合に、オン状態になる。オン状態のｐＭＯＳトランジスタ５１０は、ソースで受けたプリチャージ電圧ＶＤＤをドレインに接続されたビット線ＢＬに、ソース、ゲート間の電圧の大きさに応じた供給能力で供給する。同様に、オン状態のｐＭＯＳトランジスタ５２０は、ソースで受けたプリチャージ電圧ＶＤＤをドレインに接続されたビット線／ＢＬに、ソース、ゲート間の電圧の大きさに応じた供給能力で供給する。すなわち、ｐＭＯＳトランジスタ５１０、５２０は、プリチャージ動作時に、内部電圧線ＩＶＬを介してプリチャージ制御線／ＢＬＰＣに供給される電圧に応じた供給能力で、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＤＤを供給する。なお、ｐＭＯＳトランジスタ５１０、５２０は、第２の極性を有する第３トランジスタの一例である。
【００４６】
ｐＭＯＳトランジスタ５３０は、ソースおよびドレインの一方がビット線ＢＬに接続され、ソースおよびドレインの他方がビット線／ＢＬに接続され、ゲートがプリチャージ制御線／ＢＬＰＣに接続される。例えば、ｐＭＯＳトランジスタ５３０は、ゲートに接続されるプリチャージ制御線／ＢＬＰＣが負電圧または接地電圧ＶＳＳ等に設定された場合に、オン状態になり、ビット線ＢＬ、／ＢＬをイコライズする。
【００４７】
このように、プリチャージ部５００は、プリチャージ動作時に、内部電圧線ＩＶＬを介してプリチャージ制御線／ＢＬＰＣに供給される電圧に応じた供給能力で、ビット線ＢＬ、／ＢＬにプリチャージ電圧を供給する。
【００４８】
負電圧生成部６００は、負電圧を生成する機能を有し、接地電圧ＶＳＳまたは負電圧を内部電圧線ＩＶＬに出力する。例えば、負電圧生成部６００は、制御部６１０、インバータ６２０、６２２、容量素子６３０およびｎＭＯＳトランジスタ６４０を有する。制御部６１０は、ナンド回路６１２およびインバータ６１４を有する。
【００４９】
ナンド回路６１２は、書き込み動作をアシストするための書き込みアシスト信号／ＮＢＬＥと、プリチャージ動作をアシストするためのプリチャージアシスト信号／ＮＰＣＥを受ける。そして、ナンド回路６１２は、書き込みアシスト信号／ＮＢＬＥとプリチャージアシスト信号／ＮＰＣＥとの否定論理積結果をインバータ６１４に出力する。すなわち、ナンド回路６１２は、書き込みアシスト信号／ＮＢＬＥとプリチャージアシスト信号／ＮＰＣＥとの両方が論理値“１”の場合、論理値“０”の信号をインバータ６１４に出力する。また、ナンド回路６１２は、書き込みアシスト信号／ＮＢＬＥおよびプリチャージアシスト信号／ＮＰＣＥの少なくとも一方が論理値“０”の場合、論理値“１”の信号をインバータ６１４に出力する。
【００５０】
インバータ６１４は、例えば、電源線ＶＤＤと接地線ＶＳＳとの間にｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを直列に接続したＣＭＯＳインバータである。インバータ６１４は、負電圧を内部電圧線ＩＶＬに供給するための負電圧生成信号／ＮＶＬＥを、ナンド回路６１２から受ける信号を反転して生成する。そして、インバータ６１４は、ナンド回路６１２の出力信号を反転した負電圧生成信号／ＮＶＬＥを、インバータ６２０およびｎＭＯＳトランジスタ６４０のゲートに出力する。すなわち、制御部６１０は、書き込みアシスト信号／ＮＢＬＥとプリチャージアシスト信号／ＮＰＣＥとの論理積結果を負電圧生成信号／ＮＶＬＥとして、インバータ６２０およびｎＭＯＳトランジスタ６４０のゲートに出力する。
【００５１】
インバータ６２０、６２２は、例えば、電源線ＶＤＤと接地線ＶＳＳとの間にｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを直列に接続したＣＭＯＳインバータである。インバータ６２０は、制御部６１０から受ける負電圧生成信号／ＮＶＬＥを反転した信号を、インバータ６２２に出力する。インバータ６２２の出力は、一端が内部電圧線ＩＶＬに接続される容量素子６３０の他端に接続される。
【００５２】
インバータ６２２は、インバータ６２０の出力信号を反転した信号の電圧、すなわち、負電圧生成信号／ＮＶＬＥの論理値に対応する電圧を、容量素子６３０の他端に設定する。例えば、負電圧生成信号／ＮＶＬＥが高電圧の場合、すなわち、インバータ６２２の入力が低電圧の場合、インバータ６２２内の図示しないｐＭＯＳトランジスタは、オン状態になる。このため、容量素子６３０の他端は、インバータ６２２内のｐＭＯＳトランジスタを介して電源線ＶＤＤに接続される。これにより、容量素子６３０の他端は、電源電圧ＶＤＤに設定される。
【００５３】
また、負電圧生成信号／ＮＶＬＥが低電圧の場合、すなわち、インバータ６２２の入力が高電圧の場合、インバータ６２２内の図示しないｎＭＯＳトランジスタは、オン状態になる。これにより、容量素子６３０の他端は、インバータ６２２内のｎＭＯＳトランジスタを介して接地線ＶＳＳに接続される。これにより、容量素子６３０の他端は、接地電圧ＶＳＳに設定される。
【００５４】
すなわち、インバータ６２２は、電圧生成信号／ＮＶＬＥに応じて、容量素子６３０の他端を電源線ＶＤＤまたは接地線ＶＳＳに接続する第１設定部の一例である。なお、インバータ６２０、６２２を含む回路も第１設定部の一例である。
【００５５】
ｎＭＯＳトランジスタ６４０は、ソースが接地線ＶＳＳに接続され、ドレインが容量素子６３０の一端および内部電圧線ＩＶＬに接続され、ゲートがインバータ６１４の出力に接続される。例えば、ｎＭＯＳトランジスタ６４０は、ゲートで受ける負電圧生成信号／ＮＶＬＥ（インバータ６１４の出力信号）が高電圧の場合、オン状態になり、容量素子６３０の一端を接地線ＶＳＳに接続する。また、ｎＭＯＳトランジスタ６４０は、ゲートで受ける負電圧生成信号／ＮＶＬＥ（インバータ６１４の出力信号）が低電圧の場合、オフ状態になり、容量素子６３０の一端の接地を解除する。
【００５６】
このように、ｎＭＯＳトランジスタ６４０は、容量素子６３０の他端が電源線ＶＤＤに接続される場合に、容量素子６３０の一端を接地し、容量素子６３０の他端が接地線ＶＳＳに接続される場合に、容量素子６３０の一端の接地を解除する。すなわち、ｎＭＯＳトランジスタ６４０は、第２設定部の一例である。
【００５７】
ここで、例えば、容量素子６３０は、一端が接地線ＶＳＳに接続され、他端が電源線ＶＤＤに接続される状態の充電期間に、一端と他端との間の電圧に応じて充電される。そして、容量素子６３０の接続状態が、充電期間の状態から、一端の接地が解除され、他端が接地線ＶＳＳに接続される状態に遷移した場合、充電期間に容量素子６３０に蓄積された電荷により、容量素子６３０の一端に負電圧が発生する。このように、容量素子６３０は、内部電圧線ＩＶＬに供給する負電圧を生成する。例えば、負電圧生成信号／ＮＶＬＥが低電圧の場合、容量素子６３０の一端に発生する負電圧が内部電圧線ＩＶＬに供給される。なお、負電圧生成信号／ＮＶＬＥが高電圧の場合、上述したように、内部電圧線ＩＶＬは、接地される。
【００５８】
なお、半導体記憶装置１００の構成は、図２に示す例に限定されない。例えば、複数のメモリセル２００は、マトリックス状に配置されてもよい。この場合、ワード線ＷＬの配線方向に並ぶメモリセル２００が有するｎＭＯＳトランジスタ２１０、２２０のゲートは、共通のワード線ＷＬに接続される。また、複数のメモリセル２００がマトリックス状に配置される場合、書き込み部３００およびプリチャージ部５００は、ビット線ＢＬ、／ＢＬの配線方向に並ぶメモリセル２００の列毎に設けられる。
【００５９】
また、例えば、インバータ６１４は省かれてもよい。この場合、ナンド回路６１２の出力はインバータ６２０、６２２の入力に接続され、インバータ６２０の出力はｎＭＯＳトランジスタ６４０のゲートに接続される。また、プリチャージ電圧は、電源電圧ＶＤＤ以外の電圧でもよい。
【００６０】
図３は、図２に示した半導体記憶装置１００の動作の一例を示す。なお、図３は、半導体記憶装置１００が論理値“０”のデータＤＷおよび論理値“１”のデータ／ＤＷをメモリセル２００に書き込む書き込み動作およびプリチャージ動作を実行する場合のビット線ＢＬ等の電圧の波形の一例を示す。また、図３に示す動作を半導体記憶装置１００に実行させる制御は、半導体記憶装置の制御方法の一態様である。図３に示す書き込み期間は、書き込み動作が実行される期間であり、書き込みアシスト期間は、書き込み動作をアシストする期間である。また、図３に示すプリチャージ期間は、プリチャージ動作が実行される期間である。
【００６１】
書き込み期間の開始前では、書き込みアシスト信号／ＮＢＬＥおよびプリチャージアシスト信号／ＮＰＣＥが高電圧であるため、負電圧生成部６００内の制御部６１０は、負電圧生成信号／ＮＶＬＥを高電圧に設定する（図３（ａ））。負電圧生成信号／ＮＶＬＥが高電圧であるため、負電圧生成部６００内のｎＭＯＳトランジスタ６４０は、内部電圧線ＩＶＬを接地線ＶＳＳに接続する（図３（ｂ））。また、書き込み期間の開始前に、プリチャージ信号ＢＬＰＣＸは、高電圧から低電圧に変化する（図３（ｃ））。このため、制御線駆動部４００は、プリチャージ制御線／ＢＬＰＣの接続先を、内部電圧線ＩＶＬから電源線ＶＤＤに切り替える（図３（ｄ））。
【００６２】
そして、書き込み対象のメモリセル２００に接続されたワード線ＷＬと、書き込み対象のメモリセル２００を含むメモリセル２００の列を選択する書き込み用カラム選択信号線ＷＣＳとが、低電圧から高電圧に変化する（図３（ｅ））。これにより、書き込み期間が開始される。
【００６３】
ワード線ＷＬが高電圧に変化することにより、書き込み対象のメモリセル２００の保持部２３０は、ビット線ＢＬ、／ＢＬに接続される。また、書き込み用カラム選択信号線ＷＣＳが高電圧に変化したため、書き込み部３００は、ビット線ＢＬを内部電圧線ＩＶＬに接続し、ビット線／ＢＬを電源線ＶＤＤに接続する。これにより、ビット線ＢＬが内部電圧線ＩＶＬを介して接地線ＶＳＳに接続されるため、ビット線ＢＬの電圧は、徐々に低下する（図３（ｆ））。
【００６４】
そして、ビット線ＢＬの電圧が０Ｖまで低下した後、書き込みアシスト信号／ＮＢＬＥが高電圧から低電圧に変化し、書き込みアシスト期間が開始される（図３（ｇ））。制御部６１０は、書き込みアシスト信号／ＮＢＬＥが低電圧に変化したため、負電圧生成信号／ＮＶＬＥを高電圧から低電圧に変化させる（図３（ｈ））。負電圧生成信号／ＮＶＬＥが低電圧に変化したため、ｎＭＯＳトランジスタ６４０は、内部電圧線ＩＶＬの接地を解除し、インバータ６２２は、容量素子６３０の他端を接地線ＶＳＳに接続する。これにより、容量素子６３０の一端に発生する負電圧が内部電圧線ＩＶＬに供給される（図３（ｉ））。このため、ビット線ＢＬの電圧は、０Ｖからさらに低下し、負電圧になる（図３（ｊ））。
【００６５】
このように、書き込みアシスト期間では、ビット線ＢＬが接地される場合に比べて、ビット線ＢＬとワード線ＷＬとの間の電圧は大きくなる。すなわち、ソースがビット線ＢＬに接続され、ゲートがワード線ＷＬに接続されたｎＭＯＳトランジスタ２１０のソース、ゲート間の電圧は、ビット線ＢＬが接地される場合に比べて、大きくなる。このため、書き込みアシスト期間では、ビット線ＢＬが接地される場合に比べて、保持部２３０からビット線ＢＬに電流を引き抜く際のｎＭＯＳトランジスタ２１０の駆動力を大きくすることができる。この結果、メモリセル２００にデータＤＷ、／ＤＷが書き込まれないエラーの発生を抑制することができる。すなわち、書き込み動作のマージンを拡大することができる。このように、半導体記憶装置１００は、書き込み動作時にビット線ＢＬ、／ＢＬの一方に負電圧を供給する書き込みアシスト機能を有する。
【００６６】
メモリセル２００にデータＤＷ、／ＤＷが書き込まれた後、ワード線ＷＬと書き込み用カラム選択信号線ＷＣＳとが高電圧から低電圧に変化し、書き込み期間が終了する（図３（ｋ））。ワード線ＷＬが低電圧に変化することにより、保持部２３０は、ビット線ＢＬ、／ＢＬと非接続にされる。また、書き込み用カラム選択信号線ＷＣＳが低電圧に変化したため、書き込み部３００は、ビット線ＢＬと内部電圧線ＩＶＬとを非接続にし、ビット線／ＢＬと電源線ＶＤＤとを非接続にする。
【００６７】
また、メモリセル２００にデータＤＷ、／ＤＷが書き込まれた後、書き込みアシスト信号／ＮＢＬＥが低電圧から高電圧に変化し、書き込みアシスト期間が終了する（図３（ｌ））。制御部６１０は、書き込みアシスト信号／ＮＢＬＥが高電圧に変化したため、負電圧生成信号／ＮＶＬＥを低電圧から高電圧に変化させる（図３（ｍ））。負電圧生成信号／ＮＶＬＥが高電圧に変化したため、インバータ６２２は、容量素子６３０の他端を電源線ＶＤＤに接続し、ｎＭＯＳトランジスタ６４０は、内部電圧線ＩＶＬを接地線ＶＳＳに接続する（図３（ｎ））。これにより、容量素子６３０の接続状態が充電期間の状態にリセットされ、容量素子６３０は、再充電される。なお、負電圧生成信号／ＮＶＬＥが高電圧の期間は、容量素子６３０が充電される充電期間に対応する。
【００６８】
書き込み期間が終了した後、次のサイクルの動作のために、プリチャージ動作が実行される。例えば、プリチャージ信号ＢＬＰＣＸが低電圧から高電圧に変化し、プリチャージ期間が開始される（図３（ｏ））。このため、制御線駆動部４００は、プリチャージ制御線／ＢＬＰＣの接続先を、電源線ＶＤＤから内部電圧線ＩＶＬに切り替える。
【００６９】
また、プリチャージアシスト信号／ＮＰＣＥが高電圧から低電圧に変化する（図３（ｐ））。制御部６１０は、プリチャージアシスト信号／ＮＰＣＥが低電圧に変化したため、負電圧生成信号／ＮＶＬＥを高電圧から低電圧に変化させる（図３（ｑ））。負電圧生成信号／ＮＶＬＥが低電圧に変化したため、ｎＭＯＳトランジスタ６４０は、内部電圧線ＩＶＬの接地を解除し、インバータ６２２は、容量素子６３０の他端を接地線ＶＳＳに接続する。これにより、容量素子６３０の一端に発生する負電圧が内部電圧線ＩＶＬに供給される（図３（ｒ））。これにより、プリチャージ制御線／ＢＬＰＣの電圧は、徐々に低下して負電圧になる（図３（ｓ））。プリチャージ部５００は、プリチャージ制御線／ＢＬＰＣの電圧低下に応じて、ビット線ＢＬ、／ＢＬを電源線ＶＤＤに接続し、ビット線ＢＬ、／ＢＬへのプリチャージ電圧ＶＤＤの供給を開始する。これにより、ビット線ＢＬの電圧は、徐々に上昇してプリチャージ電圧ＶＤＤになる（図３（ｔ））。
【００７０】
このように、プリチャージ制御線／ＢＬＰＣが負電圧に設定されるため、プリチャージ制御線／ＢＬＰＣが接地される場合に比べて、電源線ＶＤＤとプリチャージ制御線／ＢＬＰＣとの間の電圧は大きくなる。すなわち、ソースが電源線ＶＤＤに接続され、ゲートがプリチャージ制御線／ＢＬＰＣに接続されたｐＭＯＳトランジスタ５１０、５２０のソース、ゲート間の電圧は、プリチャージ制御線／ＢＬＰＣが接地される場合に比べて、大きくなる。
【００７１】
この場合、プリチャージ制御線／ＢＬＰＣが接地される場合に比べて、プリチャージ電圧ＶＤＤをビット線ＢＬ、／ＢＬに供給する際のｐＭＯＳトランジスタ５１０、５２０の駆動力を、大きくすることができる。この結果、プリチャージ制御線／ＢＬＰＣが接地される場合に比べて、ビット線ＢＬ、／ＢＬの電圧をプリチャージ電圧ＶＤＤまで充電するのに掛かる時間を短くすることができ、半導体記憶装置１００の動作周波数を向上させることができる。すなわち、書き込み動作をアシストするための容量素子６３０を利用して、プリチャージ電圧ＶＤＤの充電速度を向上することができる。このように、半導体記憶装置１００は、プリチャージ動作時にプリチャージ制御線／ＢＬＰＣに負電圧を供給するプリチャージアシスト機能を有する。
【００７２】
ビット線ＢＬがプリチャージ電圧ＶＤＤに設定された後、プリチャージアシスト信号／ＮＰＣＥが低電圧から高電圧に変化する（図３（ｕ））。制御部６１０は、プリチャージアシスト信号／ＮＰＣＥが高電圧に変化したため、負電圧生成信号／ＮＶＬＥを低電圧から高電圧に変化させる（図３（ｖ））。負電圧生成信号／ＮＶＬＥが高電圧に変化したため、インバータ６２２は、容量素子６３０の他端を電源線ＶＤＤに接続し、ｎＭＯＳトランジスタ６４０は、内部電圧線ＩＶＬを接地線ＶＳＳに接続する（図３（ｗ））。これにより、プリチャージ制御線／ＢＬＰＣの電圧が接地電圧ＶＳＳまで上昇し、プリチャージ動作をアシストする処理が終了する（図３（ｘ））。
【００７３】
また、ビット線ＢＬがプリチャージ電圧ＶＤＤに設定された後、プリチャージ信号ＢＬＰＣＸが高電圧から低電圧に変化し、プリチャージ期間が終了する（図３（ｙ））。このため、制御線駆動部４００は、プリチャージ制御線／ＢＬＰＣの接続先を、内部電圧線ＩＶＬから電源線ＶＤＤに切り替える（図３（ｚ））。
【００７４】
このように、制御部６１０は、書き込み動作の開始前に容量素子６３０の他端を電源線ＶＤＤに接続し、書き込み動作時に容量素子６３０の他端を接地線ＶＳＳに接続するように、負電圧生成信号／ＮＶＬＥを制御する。さらに、制御部６１０は、プリチャージ動作の開始前に容量素子６３０の他端を電源線ＶＤＤに接続し、プリチャージ動作時に容量素子６３０の他端を接地線ＶＳＳに接続するように、負電圧生成信号／ＮＶＬＥを制御する。
【００７５】
負電圧生成部６００は、書き込み動作時とプリチャージ動作時とで共通の容量素子６３０を用いて負電圧を生成するため、書き込み動作時とプリチャージ動作時とで異なる容量素子を用いて負電圧を生成する場合に比べて、回路面積の増加を抑制できる。また、ビット線ＢＬに供給する負電圧がプロセスばらつきに起因してばらついた場合でも、書き込み動作時とプリチャージ動作時とで容量素子６３０を共用するため、ビット線ＢＬの負電圧のばらつきに追従して制御線駆動部４００の駆動力が自動的に変化する。このため、半導体記憶装置１００の歩留まりを向上させることができる。
【００７６】
さらに、負電圧生成部６００は、書き込み期間に内部電圧線ＩＶＬに供給する負電圧を生成する容量素子６３０を、書き込みアシスト期間とプリチャージ期間との間の期間に再充電して、プリチャージ期間に内部電圧線ＩＶＬに供給する負電圧を生成する。このため、容量素子６３０を再充電せずに、プリチャージ期間に容量素子６３０から内部電圧線ＩＶＬに負電圧を供給する場合に比べて、容量素子６３０のサイズを小さくすることができる。また、容量素子６３０のサイズを小さくすることにより、容量素子６３０を駆動するインバータ６２２等のサイズを小さくすることができる。すなわち、半導体記憶装置１００は、容量素子６３０をプリチャージ期間の前に再充電する制御が実行されない場合に比べて、回路面積の増加を抑制できる。なお、半導体記憶装置１００の動作は、図３に示す例に限定されない。
【００７７】
図４は、図２に示した半導体記憶装置１００の制御方法の一例を示す。すなわち、図４に示す動作は、半導体記憶装置１００の制御方法の一態様である。なお、図４に示す動作は、書き込み動作およびプリチャージ動作の一例である。図４に示す動作では、書き込み動作が開始されるまでに、書き込みアシスト信号／ＮＢＬＥおよびプリチャージアシスト信号／ＮＰＣＥは高電圧に設定され、プリチャージ信号ＢＬＰＣＸは低電圧に設定される。したがって、例えば、制御部６１０は、ステップＳ１００の処理が実行される前、すなわち、書き込み動作の開始前に、負電圧生成信号／ＮＶＬＥを高電圧に設定する。これにより、インバータ６２２は、容量素子６３０の他端を電源線ＶＤＤに接続し、ｎＭＯＳトランジスタ６４０は、内部電圧線ＩＶＬを接地線ＶＳＳに接続する。
【００７８】
ステップＳ１００では、書き込み部３００は、図３で説明したように、書き込み用カラム選択信号線ＷＣＳが高電圧に変化したことに応答して、ビット線ＢＬ、／ＢＬの一方を内部電圧線ＩＶＬに接続し、ビット線ＢＬ、／ＢＬの他方を電源線ＶＤＤに接続する。なお、書き込み対象のメモリセル２００では、ワード線ＷＬが高電圧に変化したことに応答して、ｎＭＯＳトランジスタ２１０がビット線ＢＬを保持部２３０に接続し、ｎＭＯＳトランジスタ２２０がビット線／ＢＬを保持部２３０に接続する。これにより、書き込み動作が開始される。
【００７９】
次に、ステップＳ１２０では、制御部６１０は、書き込み動作をアシストする書き込みアシストを開始するか否かを判定する。例えば、制御部６１０は、書き込みアシスト信号／ＮＢＬＥが高電圧から低電圧に変化した場合、書き込みアシストを開始すると判定する。書き込みアシスト信号／ＮＢＬＥが高電圧から低電圧に変化するタイミングは、例えば、ビット線ＢＬ、／ＢＬの一方の電圧が０Ｖまで低下した後に書き込みアシストが実行されるように、シミュレーション等により予め算出される。
【００８０】
書き込みアシストを開始する場合、制御部６１０の動作は、ステップＳ１４０に移る。一方、書き込みアシストを開始しない場合、制御部６１０の動作は、ステップＳ１２０に戻る。
【００８１】
ステップＳ１４０では、負電圧生成部６００は、内部電圧線ＩＶＬに負電圧を供給する。例えば、制御部６１０は、図３で説明したように、書き込みアシスト信号／ＮＢＬＥが高電圧から低電圧に変化したことに応答して、負電圧生成信号／ＮＶＬＥを高電圧から低電圧に変化させる。これにより、インバータ６２２は、容量素子６３０の他端を接地線ＶＳＳに接続し、ｎＭＯＳトランジスタ６４０は、内部電圧線ＩＶＬと接地線ＶＳＳとを非接続にして、内部電圧線ＩＶＬの接地を解除する。この結果、内部電圧線ＩＶＬを介してビット線ＢＬ、／ＢＬの一方に負電圧が供給され、書き込み動作がアシストされる。メモリセル２００にデータＤＷ、／ＤＷが書き込まれた後、ステップＳ１６０の処理が実行される。
【００８２】
ステップＳ１６０では、書き込み部３００は、ビット線ＢＬ、／ＢＬの一方と内部電圧線ＩＶＬとを非接続にし、ビット線ＢＬ、／ＢＬの他方と電源線ＶＤＤとを非接続にする。例えば、書き込み部３００は、図３で説明したように、書き込み用カラム選択信号線ＷＣＳが低電圧に変化したことに応答して、ビット線ＢＬ、／ＢＬの一方と内部電圧線ＩＶＬとを非接続にし、ビット線ＢＬ、／ＢＬの他方と電源線ＶＤＤとを非接続にする。なお、書き込み対象のメモリセル２００では、ワード線ＷＬが低電圧に変化したことに応答して、ｎＭＯＳトランジスタ２１０がビット線ＢＬと保持部２３０とを非接続にし、ｎＭＯＳトランジスタ２２０がビット線／ＢＬと保持部２３０とを非接続にする。これにより、書き込み動作が終了する。
【００８３】
次に、ステップＳ１８０では、制御部６１０は、書き込みアシストを終了するか否かを判定する。例えば、制御部６１０は、書き込みアシスト信号／ＮＢＬＥが低電圧から高電圧に変化した場合、書き込みアシストを終了すると判定する。書き込みアシスト信号／ＮＢＬＥが低電圧から高電圧に変化するタイミングは、例えば、メモリセル２００にデータＤＷ、／ＤＷが書き込まれた後に書き込みアシストが終了するように、シミュレーション等により予め算出される。
【００８４】
書き込みアシストを終了する場合、制御部６１０の動作は、ステップＳ２００に移る。一方、書き込みアシストを終了しない場合、制御部６１０の動作は、ステップＳ１８０に戻る。
【００８５】
ステップＳ２００では、負電圧生成部６００は、内部電圧線ＩＶＬを接地線ＶＳＳに接続する。例えば、制御部６１０は、図３で説明したように、書き込みアシスト信号／ＮＢＬＥが低電圧から高電圧に変化したことに応答して、負電圧生成信号／ＮＶＬＥを低電圧から高電圧に変化させる。これにより、インバータ６２２は、容量素子６３０の他端を電源線ＶＤＤに接続し、ｎＭＯＳトランジスタ６４０は、内部電圧線ＩＶＬ、すなわち、容量素子６３０の一端を、接地線ＶＳＳに接続する。これにより、書き込みアシストが終了し、容量素子６３０が再充電される。
【００８６】
次に、ステップＳ２２０では、制御線駆動部４００は、図３で説明したように、プリチャージ信号ＢＬＰＣＸが低電圧から高電圧に変化したことに応答して、プリチャージ制御線／ＢＬＰＣを内部電圧線ＩＶＬに接続する。これにより、プリチャージ動作が開始される。例えば、プリチャージ部５００は、プリチャージ制御線／ＢＬＰＣの電圧低下に応じて、ビット線ＢＬ、／ＢＬへのプリチャージ電圧ＶＤＤの供給を開始する。
【００８７】
次に、ステップＳ２４０では、制御部６１０は、プリチャージ動作をアシストするプリチャージアシストを開始するか否かを判定する。例えば、制御部６１０は、プリチャージアシスト信号／ＮＰＣＥが高電圧から低電圧に変化した場合、プリチャージアシストを開始すると判定する。プリチャージアシスト信号／ＮＰＣＥが高電圧から低電圧に変化するタイミングは、例えば、プリチャージ制御線／ＢＬＰＣの電圧が０Ｖ付近になるタイミングでプリチャージアシストが実行されるように、シミュレーション等により予め算出される。なお、プリチャージアシスト信号／ＮＰＣＥが高電圧から低電圧に変化するタイミングは、プリチャージ制御線／ＢＬＰＣの電圧が０Ｖ付近になるタイミングより前、例えば、プリチャージ信号ＢＬＰＣＸが低電圧から高電圧に変化するタイミングと同じでもよい。
【００８８】
プリチャージアシストを開始する場合、制御部６１０の動作は、ステップＳ２６０に移る。一方、プリチャージアシストを開始しない場合、制御部６１０の動作は、ステップＳ２４０に戻る。
【００８９】
ステップＳ２６０では、負電圧生成部６００は、内部電圧線ＩＶＬに負電圧を供給する。例えば、制御部６１０は、図３で説明したように、プリチャージアシスト信号／ＮＰＣＥが高電圧から低電圧に変化したことに応答して、負電圧生成信号／ＮＶＬＥを高電圧から低電圧に変化させる。これにより、インバータ６２２は、容量素子６３０の他端を接地線ＶＳＳに接続し、ｎＭＯＳトランジスタ６４０は、内部電圧線ＩＶＬと接地線ＶＳＳとを非接続にして、内部電圧線ＩＶＬの接地を解除する。この結果、内部電圧線ＩＶＬを介してプリチャージ制御線／ＢＬＰＣに負電圧が供給され、プリチャージ動作がアシストされる。
【００９０】
次に、ステップＳ２８０では、制御部６１０は、プリチャージアシストを終了するか否かを判定する。例えば、制御部６１０は、プリチャージアシスト信号／ＮＰＣＥが低電圧から高電圧に変化した場合、プリチャージアシストを終了すると判定する。プリチャージアシスト信号／ＮＰＣＥが低電圧から高電圧に変化するタイミングは、例えば、ビット線ＢＬ、／ＢＬがプリチャージ電圧ＶＤＤに設定された後にプリチャージアシストが終了するように、シミュレーション等により予め算出される。なお、ビット線ＢＬ、／ＢＬがプリチャージ電圧ＶＤＤより低い予め決められた電圧（プリチャージ電圧ＶＤＤ付近）まで上昇した場合、ビット線ＢＬ、／ＢＬがプリチャージ電圧ＶＤＤに設定されたものとしてもよい。
【００９１】
プリチャージアシストを終了する場合、制御部６１０の動作は、ステップＳ３００に移る。一方、プリチャージアシストを終了しない場合、制御部６１０の動作は、ステップＳ２８０に戻る。
【００９２】
ステップＳ３００では、負電圧生成部６００は、内部電圧線ＩＶＬを接地線ＶＳＳに接続する。例えば、制御部６１０は、図３で説明したように、プリチャージアシスト信号／ＮＰＣＥが低電圧から高電圧に変化したことに応答して、負電圧生成信号／ＮＶＬＥを低電圧から高電圧に変化させる。これにより、インバータ６２２は、容量素子６３０の他端を電源線ＶＤＤに接続し、ｎＭＯＳトランジスタ６４０は、内部電圧線ＩＶＬ、すなわち、容量素子６３０の一端を、接地線ＶＳＳに接続する。これにより、プリチャージアシストが終了し、容量素子６３０が再充電される。
【００９３】
次に、ステップＳ３２０では、制御線駆動部４００は、図３で説明したように、プリチャージ信号ＢＬＰＣＸが高電圧から低電圧に変化したことに応答して、プリチャージ制御線／ＢＬＰＣを電源線ＶＤＤに接続する。これにより、プリチャージ動作が終了する。
【００９４】
なお、半導体記憶装置１００の制御方法は、図４に示す例に限定されない。例えば、書き込みアシストは、メモリセル２００にデータＤＷ、／ＤＷが書き込まれた後であれば、書き込み動作が終了するタイミングと同じタイミングで終了してもよいし、書き込み動作が終了する前に終了してもよい。また、プリチャージアシストは、プリチャージ動作が終了するタイミングと同じタイミングで終了してもよいし、プリチャージ動作が終了する前に終了してもよい。
【００９５】
図５は、図２に示した半導体記憶装置１００のシミュレーション結果の一例を示す。なお、図５に示すシミュレーション結果は、書き込みアシストを起動して書き込み動作を実行した後に、プリチャージ動作を実行した場合のプリチャージ制御線／ＢＬＰＣおよびビット線ＢＬのそれぞれの電圧波形を示す。実線で示す電圧波形は、プリチャージアシストを実行した場合のシミュレーション結果を示し、破線で示す電圧波形は、プリチャージアシストを実行しない場合のシミュレーション結果を示す。図５に示すグラフの縦軸は、プリチャージ制御線／ＢＬＰＣおよびビット線ＢＬのそれぞれの電圧を示し、横軸は、時間を示す。
【００９６】
プリチャージ制御線／ＢＬＰＣは、プリチャージアシストを実行しない場合、０Ｖまで低下する。これに対し、プリチャージアシストを実行することにより、プリチャージ制御線／ＢＬＰＣは、負電圧まで低下する。このため、プリチャージアシストを実行した場合、プリチャージアシストを実行しない場合に比べて、ビット線ＢＬがプリチャージ電圧ＶＤＤまで上昇する速度が向上する。すなわち、プリチャージアシストを実行することにより、ビット線ＢＬのプリチャージ時間を短縮することができる。
【００９７】
以上、図２から図５に示す実施形態においても、図１に示した実施形態と同様の効果を得ることができる。例えば、負電圧生成部６００は、書き込み動作時に、ビット線ＢＬ、／ＢＬの一方に内部電圧線ＩＶＬを介して負電圧を供給して書き込み動作をアシストする。これにより、書き込み動作時にビット線ＢＬ、／ＢＬの一方を接地する場合に比べて、書き込み動作の動作マージンを拡大することができる。また、負電圧生成部６００は、プリチャージ動作時に、プリチャージ制御線／ＢＬＰＣに内部電圧線ＩＶＬを介して負電圧を供給してプリチャージ動作をアシストする。これにより、プリチャージ動作時にプリチャージ制御線／ＢＬＰＣを接地する場合に比べて、ビット線ＢＬ、／ＢＬをプリチャージ電圧ＶＤＤまで充電する際の充電速度を向上することができ、半導体記憶装置１００の動作速度を向上させることができる。
【００９８】
さらに、負電圧生成部６００は、書き込み動作時に内部電圧線ＩＶＬに供給する負電圧を生成する容量素子６３０を、書き込みアシストが終了してからプリチャージアシストを開始するまでの間に再充電する。そして、負電圧生成部６００は、再充電した容量素子６３０を用いて、プリチャージ動作時に内部電圧線ＩＶＬに負電圧を供給する。このため、書き込み動作時とプリチャージ動作時とで共用する容量素子６３０を再充電せずに、プリチャージ動作時に容量素子６３０から内部電圧線ＩＶＬに負電圧を供給する場合に比べて、容量素子６３０のサイズを小さくすることができる。これにより、半導体記憶装置１００は、容量素子６３０をプリチャージ動作の前に再充電する制御が実行されない場合に比べて、回路面積の増加を抑制できる。すなわち、半導体記憶装置１００の回路面積の増加を抑制しつつ、半導体記憶装置１００の動作マージンおよび動作速度を向上させることができる。
【００９９】
以上の実施形態において説明した発明を整理して、付記として以下の通り開示する。
（付記１）
データを記憶するメモリセルと、
前記メモリセルに接続されるビット線と、
前記メモリセルにデータを書き込む書き込み動作を行う場合、前記ビット線を内部電圧線に接続する書き込み部と、
前記ビット線をプリチャージ電圧に設定するプリチャージ動作を行う場合、プリチャージ制御線に供給される電圧に応じて前記ビット線に前記プリチャージ電圧を供給するプリチャージ部と、
前記プリチャージ動作時に、前記プリチャージ制御線を前記内部電圧線に接続する制御線駆動部と、
前記書き込み動作時と前記プリチャージ動作時とに、前記内部電圧線に供給する負電圧を生成する負電圧生成部と
を有することを特徴とする半導体記憶装置。
（付記２）
付記１に記載の半導体記憶装置において、
前記制御線駆動部は、
ソースが前記内部電圧線に接続され、ドレインが前記プリチャージ制御線に接続され、ゲートで前記プリチャージ動作の実行を制御するプリチャージ信号を受け、第１の極性を有する第１トランジスタと、
ソースが電源線に接続され、ドレインが前記プリチャージ制御線に接続され、ゲートで前記プリチャージ信号を受け、第２の極性を有する第２トランジスタとを有し、
前記プリチャージ部は、
ソースで前記プリチャージ電圧を受け、ドレインが前記ビット線に接続され、ゲートが前記プリチャージ制御線に接続され、前記第２の極性を有する第３トランジスタを有し、
前記メモリセルは、
データを保持する保持部と、
ソースが前記ビット線に接続され、ドレインが前記保持部に接続され、ゲートがワード線に接続され、前記第１の極性を有する第４トランジスタとを有する
ことを特徴とする半導体記憶装置。
（付記３）
付記２に記載の半導体記憶装置において、
前記第１の極性を有する前記第１トランジスタおよび前記第４トランジスタは、ｎＭＯＳトランジスタであり、
前記第２の極性を有する前記第２トランジスタおよび前記第３トランジスタは、ｐＭＯＳトランジスタである
ことを特徴とする半導体記憶装置。
（付記４）
付記１ないし付記３のいずれか１項に記載の半導体記憶装置において、
前記負電圧生成部は、
一端が前記内部電圧線に接続され、前記内部電圧線に供給する負電圧を生成する容量素子と、
負電圧を前記内部電圧線に供給するための負電圧生成信号に応じて、前記容量素子の他端を電源線または接地線に接続する第１設定部と、
前記他端が電源線に接続される場合に、前記一端を接地し、前記他端が接地線に接続される場合に、前記一端の接地を解除する第２設定部とを有する
ことを特徴とする半導体記憶装置。
（付記５）
付記４に記載の半導体記憶装置において、
前記負電圧生成部は、前記書き込み動作の開始前に前記他端を電源線に接続し、前記書き込み動作時に前記他端を接地線に接続し、前記プリチャージ動作の開始前に前記他端を電源線に接続し、前記プリチャージ動作時に前記他端を接地線に接続するように、前記負電圧生成信号を制御する制御部をさらに有する
ことを特徴とする半導体記憶装置。
（付記６）
付記１ないし付記５のいずれか１項に記載の半導体記憶装置において、
前記プリチャージ部は、前記ビット線を前記プリチャージ電圧に設定するプリチャージ動作を行う場合、前記プリチャージ制御線に供給される電圧に応じた供給能力で前記ビット線に前記プリチャージ電圧を供給する
ことを特徴とする半導体記憶装置。
（付記７）
半導体記憶装置の制御方法において、
前記半導体記憶装置が有する書き込み部が、前記半導体記憶装置が有するメモリセルにデータを書き込む書き込み動作を行う場合、前記メモリセルに接続されるビット線を内部電圧線に接続し、
前記半導体記憶装置が有するプリチャージ部が、前記ビット線をプリチャージ電圧に設定するプリチャージ動作を行う場合、プリチャージ制御線に供給される電圧に応じて前記ビット線に前記プリチャージ電圧を供給し、
前記半導体記憶装置が有する制御線駆動部が、前記プリチャージ動作時に、前記プリチャージ制御線を前記内部電圧線に接続し、
前記半導体記憶装置が有する負電圧生成部が、前記書き込み動作時と前記プリチャージ動作時とに、前記内部電圧線に供給する負電圧を生成する
ことを特徴とする半導体記憶装置の制御方法。
（付記８）
付記７に記載の半導体記憶装置の制御方法において、
前記負電圧生成部が有する第１設定部が、前記負電圧生成部内に配置され、一端が前記内部電圧線に接続された容量素子の他端を、負電圧を前記内部電圧線に供給するための負電圧生成信号に応じて、電源線または接地線に接続し、
前記負電圧生成部が有する第２設定部が、前記他端が電源線に接続される場合に、前記一端を接地し、前記他端が接地線に接続される場合に、前記一端の接地を解除する
ことを特徴とする半導体記憶装置の制御方法。
（付記９）
付記８に記載の半導体記憶装置の制御方法において、
前記負電圧生成部が有する制御部は、前記書き込み動作の開始前に前記他端を電源線に接続し、前記書き込み動作時に前記他端を接地線に接続し、前記プリチャージ動作の開始前に前記他端を電源線に接続し、前記プリチャージ動作時に前記他端を接地線に接続するように、前記負電圧生成信号を制御する
ことを特徴とする半導体記憶装置の制御方法。
【０１００】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１０１】
１０、１００‥半導体記憶装置；２０、２００‥メモリセル；３０、３００‥書き込み部；４０、４００‥制御線駆動部；５０、５００‥プリチャージ部；６０、６００‥負電圧生成部；２１０、２２０、３１０、３２０、３３０、３４０、４１２、６４０‥ｎＭＯＳトランジスタ；２３０‥保持部；２３２、２３４、６１４、６２０、６２２‥インバータ；３３２、３４２、４１０、５１０、５２０、５３０‥ｐＭＯＳトランジスタ；６１０‥制御部；６３０‥容量素子；６１２‥ナンド回路；ＢＬ、／ＢＬ‥ビット線；／ＢＬＰＣ‥プリチャージ制御線；／ＮＶＬＥ‥負電圧生成信号；ＷＬ‥ワード線
【図１】
2018125053.tif 000003
【図２】
2018125053.tif 000004
【図３】
2018125053.tif 000005
【図４】
2018125053.tif 000006
【図５】
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