(57)【要約】【課題】複雑な制御系を要することなくサージ電圧を抑制する。【解決手段】サージ抑制回路１０は、第１インダクタＬ１、第１ダイオードＤ１、及び、第１抵抗Ｒ１を直列に含む第１素子列１１と；第２インダクタＬ２、第１ダイオードＤ１とは逆向きの第２ダイオードＤ２、及び、第２抵抗Ｒ２を直列に含み、第１素子列１１に対して並列接続された第２素子列１２と；第１素子列１１と第２素子列１２の双方に対して共通に直列接続されたキャパシタＣ１と；を有する。このようなサージ抑制回路１０をスイッチ素子１のゲート・ソース間に接続することにより、スイッチ素子１のオン／オフ時に生じるサージ電圧を抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１インダクタ、第１ダイオード、及び、第１抵抗を直列に含む第１素子列と；
第２インダクタ、前記第１ダイオードとは逆向きの第２ダイオード、及び、第２抵抗を直列に含み、前記第１素子列に対して並列接続された第２素子列と；
前記第１素子列と前記第２素子列の双方に対して共通に直列接続されたキャパシタと；
を有し、
スイッチ素子のゲートに接続されることを特徴とするサージ抑制回路。
【請求項２】
前記第１素子列は、オン時サージ電圧を抑制するように素子定数が調整されており、
前記第２素子列は、オフ時サージ電圧を抑制するように素子定数が調整されている、
ことを特徴とする請求項１に記載のサージ抑制回路。
【請求項３】
前記第２素子列は、オフ時リンギング電圧の抑制を優先するように素子定数が調整されていることを特徴とする請求項２に記載のサージ抑制回路。
【請求項４】
前記第１インダクタ及び前記第２インダクタとして、ボンディングワイヤのインダクタンス成分を用いることを特徴とする請求項１〜請求項３のいずれか一項に記載のサージ抑制回路。
【請求項５】
前記第１インダクタ及び前記第２インダクタ、前記第１ダイオード及び前記第２ダイオード、前記第１抵抗及び前記第２抵抗、並びに、前記キャパシタのうち、少なくとも一つは、ディスクリート部品であることを特徴とする請求項１〜請求項４のいずれか一項に記載のサージ抑制回路。
【請求項６】
前記第１インダクタ及び前記第２インダクタ、前記第１ダイオード及び前記第２ダイオード、前記第１抵抗及び前記第２抵抗、並びに、前記キャパシタのうち、少なくとも一つは、前記スイッチ素子と同一の半導体基板に集積化されていることを特徴とする請求項１〜請求項５のいずれか一項に記載のサージ抑制回路。
【請求項７】
請求項１〜請求項６のいずれか一項に記載のサージ抑制回路と、
スイッチ素子のゲートを駆動するゲートドライバと、
を有することを特徴とするゲート駆動装置。
【請求項８】
前記スイッチ素子のゲートと前記ゲートドライバとの間に接続されたゲート抵抗をさらに有することを特徴とする請求項７に記載のゲート駆動装置。
【請求項９】
スイッチ素子と、
請求項７または請求項８に記載のゲート駆動装置と、
を有することを特徴とするスイッチングデバイス。
【請求項１０】
スイッチ素子と、
請求項１〜請求項６のいずれか一項に記載のサージ抑制回路と、
を有することを特徴とするスイッチモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージ抑制回路に関する。
【背景技術】
【０００２】
従来より、スイッチング電源やモータドライバなどのスイッチングデバイスでは、そのスイッチ素子（ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］など）をオン／オフするための手段として、ゲート駆動装置が用いられている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１〜特許文献３を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１４１４０９号公報
【特許文献２】特開平５−１４０６９号公報
【特許文献３】特開平５−２２６９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のゲート駆動装置では、スイッチ素子のゲート配線インダクタに起因して、スイッチ素子の高速駆動時に意図しないサージ電圧が生じ、スイッチ素子を破壊するなどの課題があった。
【０００６】
なお、特許文献１では、スイッチ素子に流れる電流の大きさに応じてゲート電圧の時間変化率を制御することにより、サージ電圧を抑制する技術が提案されている。しかしながら、このようなサージ対策では、複雑な制御系が必要になるという課題があった。
【０００７】
また、特許文献２及び３では、スイッチ素子のゲート・ソース間にＬＣ直列回路またはＬＲＣ直列回路を挿入することが提案されている。しかしながら、これらの従来技術は、あくまで、インピーダンス整合を目的として提案されているものであり、副次的にサージ抑制効果を奏するものではあっても、その最適化については更なる検討の余地があった。
【０００８】
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、複雑な制御系を要することなくサージ電圧を抑制することのできるサージ抑制回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本明細書中に開示されているサージ抑制回路は、第１インダクタ、第１ダイオード、及び、第１抵抗を直列に含む第１素子列と；第２インダクタ、前記第１ダイオードとは逆向きの第２ダイオード、及び、第２抵抗を直列に含み、前記第１素子列に対して並列接続された第２素子列と；前記第１素子列と前記第２素子列の双方に対して共通に直列接続されたキャパシタを有し、スイッチ素子のゲートに接続される構成（第１の構成）である。
【００１０】
なお、上記第１の構成から成るサージ抑制回路において、前記第１素子列は、オン時サージ電圧を抑制するように素子定数が調整されており、前記第２素子列は、オフ時サージ電圧を抑制するように素子定数が調整されている構成（第２の構成）にするとよい。
【００１１】
また、上記第２の構成から成るサージ抑制回路において、前記第２素子列は、オフ時リンギング電圧の抑制を優先するように素子定数が調整されている構成（第３の構成）にするとよい。
【００１２】
また、上記第１〜第３いずれかの構成から成るサージ抑制回路は、前記第１インダクタ及び前記第２インダクタとして、ボンディングワイヤのインダクタンス成分を用いる構成（第４の構成）にするとよい。
【００１３】
また、上記第１〜第４いずれかの構成から成るサージ抑制回路において、前記第１インダクタ及び前記第２インダクタ、前記第１ダイオード及び前記第２ダイオード、前記第１抵抗及び前記第２抵抗、並びに、前記キャパシタのうち、少なくとも一つは、ディスクリート部品である構成（第５の構成）にするとよい。
【００１４】
また、上記第１〜第５いずれかの構成から成るサージ抑制回路において、前記第１インダクタ及び前記第２インダクタ、前記第１ダイオード及び前記第２ダイオード、前記第１抵抗及び前記第２抵抗、並びに、前記キャパシタのうち、少なくとも一つは、前記スイッチ素子と同一の半導体基板に集積化されている構成（第６の構成）にするとよい。
【００１５】
また、本明細書中に開示されているゲート駆動装置は、上記第１〜第６いずれかの構成から成るサージ抑制回路と、スイッチ素子のゲートを駆動するゲートドライバと、を有する構成（第７の構成）とされている。
【００１６】
なお、上記第７の構成から成るゲート駆動装置は、前記スイッチ素子のゲートと前記ゲートドライバとの間に接続されたゲート抵抗を有する構成（第８の構成）にするとよい。
【００１７】
また、本明細書中に開示されているスイッチングデバイスは、スイッチ素子と上記第７または第８の構成から成るゲート駆動装置を有する構成（第１０の構成）とされている。
【００１８】
また、本明細書中に開示されているスイッチモジュールは、スイッチ素子と上記第１〜第６いずれかの構成から成るサージ抑制回路を有する構成（第７の構成）とされている。
【発明の効果】
【００１９】
本明細書中に開示されている発明によれば、複雑な制御系を要することなくサージ電圧を抑制することのできるサージ抑制回路を提供することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】スイッチングデバイスの第１実施形態を示す回路図
【図２】スイッチングデバイスの第１比較例を示す回路図
【図３】スイッチングデバイスの第２比較例を示す回路図
【図４】第１条件における各構成毎のゲート電圧挙動を示す波形図
【図５】各構成毎のサージ電圧を示す対比テーブル
【図６】第２条件における各構成毎の消費電力挙動とゲート電圧挙動を示す波形図
【図７】各構成毎のサージ電圧とトランジスタ損失を示す対比テーブル
【図８】スイッチングデバイスの第２実施形態を示す回路図
【図９】スイッチングデバイスの第３実施形態を示す回路図
【図１０】サージ抑制回路の第１実装例を示す模式図
【図１１】サージ抑制回路の第２実装例を示す模式図
【図１２】スイッチング電源への適用例を示す図
【発明を実施するための形態】
【００２１】
＜第１実施形態＞
図１は、スイッチングデバイスの第１実施形態を示す回路図である。本実施形態のスイッチングデバイスＸは、スイッチ素子１（本図の例ではＮＭＯＳＦＥＴ［N-channel type MOSFET］）と、ゲート駆動装置２と、を有する。
【００２２】
スイッチ素子１のドレインは、電源端（例えば電源電圧Ｖｃｃの印加端）に接続されている。なお、スイッチ素子１のドレインと電源端との間に設けられたドレイン配線には、ドレイン配線抵抗Ｒｘが付随している。スイッチ素子１のソース及びバックゲートは、基準電位端（例えば接地端）に接続されている。スイッチ素子１のゲートは、ゲート駆動装置２の出力端（＝ゲート電圧Ｖ１の出力端）に接続されている。なお、スイッチ素子１のゲートとソースとの間には、ゲート・ソース間寄生容量Ｃｇｓが付随している。
【００２３】
このように接続されたスイッチ素子１は、ゲート電圧Ｖ１がオンスレッショルド電圧Ｖｔｈよりも高いときにオンし、ゲート電圧Ｖ１がオンスレッショルド電圧Ｖｔｈよりも低いときにオフする。
【００２４】
なお、スイッチ素子１としては、ＭＯＳＦＥＴだけでなく、ＩＧＢＴ［insulated gate bipolar transistor］などの電圧駆動型素子を好適に用いることができる。また、スイッチ素子１の高速駆動を必要とする場合には、スイッチ素子１として、ＧＡＮデバイスやＳｉＣデバイスを用いることが望ましい。
【００２５】
ゲート駆動装置２は、スイッチ素子１のオン／オフ駆動を行う手段であり、サージ抑制回路１０とゲートドライバ２０を含む。
【００２６】
ゲートドライバ２０は、スイッチ素子１のゲート・ソース間に接続されており、２値のパルス電圧Ｖ０（例えば０Ｖ−１８Ｖ）を生成することにより、スイッチ素子１のゲート電圧Ｖ１を駆動する。なお、スイッチ素子１のゲートとゲートドライバ２０との間に設けられたゲート配線には、ゲート配線インダクタＬｘが付随している。
【００２７】
サージ抑制回路１０は、スイッチ素子１のゲート配線インダクタＬｘに起因して、スイッチ素子１の高速駆動時に生じるサージ電圧（＝ゲート電圧Ｖ１のサージ成分）を抑制する手段であり、第１素子列１１と、第２素子列１２と、キャパシタＣ１と、を含む。
【００２８】
第１素子列１１は、インダクタＬ１、ダイオードＤ１、及び、抵抗Ｒ１を直列に含む。一方、第２素子列１２は、インダクタＬ２、ダイオードＤ１と逆向きのダイオードＤ２、及び、抵抗Ｒ２を直列に含み、第１素子列１１に対して並列接続されている。キャパシタＣ１は、第１素子列１１と第２素子列１２の双方に対して共通に直列接続されている。
【００２９】
上記の接続関係についてより具体的に述べる。インダクタＬ１及びＬ２それぞれの第１端は、いずれもスイッチ素子１のゲートに接続されている。インダクタＬ１の第２端は、ダイオードＤ１のアノードに接続されている。ダイオードＤ１のカソードは、抵抗Ｒ１の第１端に接続されている。インダクタＬ２の第２端は、ダイオードＤ２のカソードに接続されている。ダイオードＤ２のアノードは、抵抗Ｒ２の第１端に接続されている。抵抗Ｒ１及びＲ２それぞれの第２端は、いずれもキャパシタＣ１の第１端に接続されている。キャパシタＣ１の第２端は、スイッチ素子１のソース（＝基準電位端）に接続されている。
【００３０】
なお、第１素子列１１及び第２素子列１２それぞれの素子配列順序については、図示の例（Ｌ−Ｄ−Ｒ）に限らず、任意の組み合わせ（Ｌ−Ｒ−Ｄ、Ｄ−Ｌ−Ｒ、Ｄ−Ｒ−Ｌ、Ｒ−Ｌ−Ｄ、または、Ｒ−Ｄ−Ｌ）が可能である。また、キャパシタＣ１の挿入位置についても、第１素子列１１及び第２素子列１２それぞれの低電位側（＝スイッチ素子１のソース側）から、第１素子列１１及び第２素子列１２それぞれの高電位側（＝スイッチ素子１のゲート側）に変更することが可能である。
【００３１】
また、第１素子列１１を複数並列に設けておき、それらを択一的または合成的に用いることも可能である。同様に、第２素子列１２を複数並列に設けておき、それらを択一的または合成的に用いることも可能である。
【００３２】
また、本図では、図示の便宜上、サージ抑制回路１０に含まれる各素子（Ｌ、Ｄ、Ｒ、Ｃ）をそれぞれ単一の素子として描写したが、各素子をそれぞれ複数の単位要素の集合体（＝複数の単位要素を直列または並列に接続したもの）として理解することもできる。
【００３３】
上記構成から成るサージ抑制回路１０において、ゲート電圧Ｖ１がローレベルからハイレベルに立ち上がるときには、ダイオードＤ１が順バイアス状態となり、ダイオードＤ２が逆バイアス状態となる。従って、スイッチ素子１のゲートから第１素子列１１を介してキャパシタＣ１に電流を引き込むことができるので、スイッチ素子１のオン時サージ電圧（＝スイッチ素子１のオン時に生じるゲート電圧Ｖ１の正側サージ成分）を抑制することが可能となる。
【００３４】
一方、ゲート電圧Ｖ１がハイレベルからローレベルに立ち下がるときには、ダイオードＤ１が逆バイアス状態となり、ダイオードＤ２が順バイアス状態となる。従って、キャパシタＣ１から第２素子列１２を介してスイッチ素子１のゲートに電流を流し込むことができるので、スイッチ素子１のオフ時サージ電圧（＝スイッチ素子１のオフ時に生じるゲート電圧Ｖ１の負側サージ成分）を抑制することが可能となる。
【００３５】
このように、第１素子列１１と第２素子列１２のそれぞれに、互いに逆向きのダイオードＤ１及びＤ２を挿入することにより、第１素子列１１と第２素子列１２を、それぞれ、スイッチ素子１のオン時とオフ時で使い分けることができる。従って、第１素子列１１では、オン時サージ電圧を抑制するように、インダクタＬ１と抵抗Ｒ１それぞれの素子定数（インダクタンス値と抵抗値）を調整すればよく、第２素子列１２では、オフ時サージ電圧を抑制するように、インダクタＬ２と抵抗Ｒ２それぞれの素子定数を調整すればよい。このように、サージ抑制回路１０であれば、オン時サージ電圧の抑制挙動とオフ時サージ電圧の抑制挙動をそれぞれ独立に最適化することが可能となる。
【００３６】
なお、キャパシタＣ１は、第１素子列１１及び第２素子列１２から独立して設けられ、双方に対して共通に直列接続されている。従って、スイッチ素子１のオン／オフ駆動時に第１素子列１１及び第２素子列の一方が電流遮断状態となっても、他方が電流導通状態となるので、キャパシタＣ１の充放電に支障を来たすことはない。キャパシタＣ１の容量値については、オン時とオフ時双方のサージ抑制挙動を鑑みて調整すればよい。
【００３７】
また、ゲート電圧Ｖ１の立上り／立下り直後には、ゲート電圧Ｖ１の高周波成分が大きく、インダクタＬ１及びＬ２それぞれのインピーダンスが高くなる。従って、サージ抑制回路１０に電流が流れにくくなるので、ゲート電圧Ｖ１の立上り／立下りが不必要に鈍ることはない。一方、ゲート電圧Ｖ１の立上り／立下りが進むにつれて、ゲート電圧Ｖ１の高周波成分が小さくなるので、インダクタＬ１及びＬ２それぞれのインピーダンスが低下していく。従って、サージ抑制回路１０に電流が流れやすくなり、サージ抑制機能が効き始める。このように、第１素子列１１と第２素子列１２のそれぞれに、インダクタＬ１及びＬ２を挿入することにより、スイッチ素子１の高速駆動を妨げることなく、スイッチ素子１のサージ電圧を抑制することが可能となる。
【００３８】
また、第１素子列１１に抵抗Ｒ１を挿入することにより、インダクタＬ１とキャパシタＣ１とのＬＣ共振を抑制することができる。同様に、第２素子列１２に抵抗Ｒ２を挿入することにより、インダクタＬ２とキャパシタＣ１とのＬＣ共振を抑制することができる。
【００３９】
次に、サージ抑制回路１０の作用効果を説明するに先立ち、第１実施形態（図１）と対比するための比較例を挙げておく。図２及び図３は、それぞれ、スイッチングデバイスＸの第１比較例及び第２比較例を示す回路図である。
【００４０】
図２で示したように、第１比較例のスイッチングデバイスＸでは、スイッチ素子１のゲート・ソース間にＬＲＣ直列回路（インダクタＬ０、抵抗Ｒ０、及び、キャパシタＣ０）が挿入されている。すなわち、第１比較例のスイッチングデバイスＸは、従来のサージ対策が施された構成（特許文献２及び３を参照）であると言える。なお、本図では、ゲート電圧の符号が「Ｖ２」とされている。
【００４１】
一方、第２比較例のスイッチングデバイスＸでは、スイッチ素子１のゲート・ソース間に何も接続されていない。すなわち、第２比較例のスイッチングデバイスＸは、サージ対策が施されていない構成であると言える。なお、本図では、ゲート電圧の符号が「Ｖ３」とされている。
【００４２】
以下では、第１実施形態（図１）と、第１比較例（図２）及び第２比較例（図３）とを適宜対比しながら、サージ抑制回路１０の作用効果について説明する。
【００４３】
＜サージ抑制効果＞
図４は、第１条件における各構成毎のゲート電圧挙動（実線：第１実施形態（図１）でのゲート電圧Ｖ１、破線：第１比較例（図２）でのゲート電圧Ｖ２、及び、一点鎖線：第２比較例（図３）でのゲート電圧Ｖ３）を示す波形図である。
【００４４】
なお、各構成毎の第１条件としては、第１実施形態（Ｌｘ＝５０ｎＨ、Ｒｘ＝１０Ω、Ｌ１＝４０ｎＨ、Ｌ２＝１０ｎＨ、Ｒ１＝５Ω、Ｒ２＝４．５Ω、Ｃ１＝５ｎＦ）とし、第１比較例（Ｌｘ＝５０ｎＨ、Ｒｘ＝１０Ω、Ｌ０＝４０ｎＨ、Ｒ０＝５Ω、Ｃ０＝５ｎＦ）とし、第２比較例（Ｌｘ＝５０ｎＨ、Ｒｘ＝１０Ω）とする。
【００４５】
また、本図の例では、時刻ｔ１１〜ｔ１２をパルス電圧Ｖ０のハイレベル期間とし、時刻ｔ１２〜ｔ１３をパルス電圧Ｖ０のローレベル期間とする。
【００４６】
時刻ｔ１１において、パルス電圧Ｖ０がローレベル（＝０Ｖ）からハイレベル（＝１８Ｖ）に立ち上げられると、ゲート電圧Ｖ１〜Ｖ３それぞれにオン時サージ電圧が生じる。なお、上記の第１条件では、第１実施形態（Ｖ１）、第１比較例（Ｖ２）、及び、第２比較例（Ｖ３）それぞれのオン時サージ電圧が２８．７Ｖ、２８．５Ｖ、及び、３６．８Ｖとなる（図５を参照）。
【００４７】
また、時刻ｔ１２において、パルス電圧Ｖ０がハイレベル（＝１８Ｖ）からローレベル（＝０Ｖ）に立ち下げられると、ゲート電圧Ｖ１〜Ｖ３それぞれにオフ時サージ電圧が生じる。なお、上記の第１条件では、第１実施形態（Ｖ１）、第１比較例（Ｖ２）、及び、第２比較例（Ｖ３）それぞれのオフ時サージ電圧が−１４．５Ｖ、−１７．６Ｖ、及び、−６９．０Ｖとなる（図５を参照）。
【００４８】
ところで、上記の第１条件では、第１実施形態でオン時サージ電圧の抑制に寄与する第１素子列１１及びキャパシタＣ１の素子定数（Ｌ１、Ｒ１、Ｃ１）と、第１比較例におけるＬＲＣ直列回路の素子定数（Ｌ０、Ｒ０、Ｃ０）が互いに同値（４０ｎＨ、５Ω、５ｎＦ）とされている。
【００４９】
従って、オン時サージ電圧の抑制効果については、第１実施形態と第１比較例との間で特段の差違は見受けられない（第１実施形態：３６．８Ｖ→２８．７Ｖ、第１比較例：３６．８Ｖ→２８．５Ｖ）。
【００５０】
ただし、第１比較例におけるＬＲＣ直列回路は、オン時サージ電圧の抑制手段として機能するだけでなく、オフ時サージ電圧の抑制手段としても機能する。従って、オン時サージ電圧の抑制挙動を最適化するように、ＬＲＣ直列回路の素子定数（Ｌ０、Ｒ０、Ｃ０）を調整した場合には、オフ時サージ電圧の抑制挙動を最適化することができなくなる。
【００５１】
これに対して、第１実施形態のサージ抑制回路１０であれば、第１素子列１１の素子定数（Ｌ１、Ｒ１）を調整してオン時サージ電圧の抑制挙動を最適化する一方、これとは独立に、第２素子列１２の素子定数（Ｌ２、Ｒ２）を調整してオフ時サージ電圧の抑制挙動を最適化することができる。
【００５２】
従って、オフ時サージ電圧の抑制効果については、第１実施形態の方が第１比較例よりも優れた結果を得ることができる（第１実施形態：−６９．０Ｖ→−１４．５Ｖ、第１比較例：−６９．０Ｖ→−１７．６Ｖ）。
【００５３】
なお、第２比較例では、スイッチ素子１のオン／オフ駆動に伴うリンギング（＝ゲート配線インダクタＬｘとゲート・ソース間寄生容量ＣｇｓとのＬＣ共振現象）が収まらず、ゲート電圧Ｖ３が発振状態に陥っているが、第１実施形態や第１比較例では、このような不具合を回避することができる。特に、第１実施形態のサージ抑制回路１０であれば、第１比較例と比べて、スイッチ素子１のオフ時リンギング電圧（＝スイッチ素子１のオフ時に生じるゲート電圧のリンギング成分）をより適切に抑制することが可能となる（図４の時刻ｔ１２付近における実線と破線を比較参照）。
【００５４】
図６は、第２条件における各構成毎のスイッチ素子１の消費電力挙動（実線：第１実施形態（図１）での消費電力Ｗ１、破線：第１比較例（図２）での消費電力Ｗ２、及び、一点鎖線：第２比較例（図２）での消費電力Ｗ３）、並びに、ゲート電圧挙動（実線：第１実施形態（図１）でのゲート電圧Ｖ１、破線：第１比較例（図２）でのゲート電圧Ｖ２、及び、一点鎖線：第２比較例（図３）でのゲート電圧Ｖ３）を示す波形図である。
【００５５】
なお、各構成毎の第２条件としては、第１実施形態（Ｌｘ＝５０ｎＨ、Ｒｘ＝１０Ω、Ｌ１＝５ｎＨ、Ｌ２＝１０ｎＨ、Ｒ１＝２Ω、Ｒ２＝４．５Ω、Ｃ１＝５ｎＦ）とし、第１比較例（Ｌｘ＝５０ｎＨ、Ｒｘ＝１０Ω、Ｌ０＝５ｎＨ、Ｒ０＝２Ω、Ｃ０＝５ｎＦ）とし、第２比較例（Ｌｘ＝５０ｎＨ、Ｒｘ＝１０Ω）とする。
【００５６】
また、本図の例では、時刻ｔ２１〜ｔ２２をパルス電圧Ｖ０のハイレベル期間とし、時刻ｔ２２〜ｔ２３をパルス電圧Ｖ０のローレベル期間とする。
【００５７】
また、スイッチ素子１の消費電力Ｗ１〜Ｗ３は、それぞれ、スイッチ素子１のドレイン電流Ｉｄとドレイン・ソース間電圧Ｖｄｓとの積（＝Ｉｄ×Ｖｄｓ）に、ゲート電流Ｉｇとゲート電圧Ｖ１〜Ｖ３との積（＝Ｉｇ×Ｖ１、Ｉｇ×Ｖ２、Ｉｇ×Ｖ３）を足し合わせて算出することができる。
【００５８】
時刻ｔ２１において、パルス電圧Ｖ０がローレベル（＝０Ｖ）からハイレベル（＝１８Ｖ）に立ち上げられると、ゲート電圧Ｖ１〜Ｖ３それぞれにオン時サージ電圧が生じる。なお、上記の第２条件では、第１実施形態（Ｖ１）、第１比較例（Ｖ２）、及び、第２比較例（Ｖ３）それぞれのオン時サージ電圧が３０．９Ｖ、３１．０Ｖ、及び、３６．８Ｖとなる（図７を参照）。
【００５９】
また、時刻ｔ２２において、パルス電圧Ｖ０がハイレベル（＝１８Ｖ）からローレベル（＝０Ｖ）に立ち下げられると、ゲート電圧Ｖ１〜Ｖ３それぞれにオフ時サージ電圧が生じる。なお、上記の第２条件では、第１実施形態（Ｖ１）、第１比較例（Ｖ２）、及び、第２比較例（Ｖ３）それぞれのオフ時サージ電圧が−１４．３Ｖ、−１３．１Ｖ、及び、−６９．０Ｖとなる（図７を参照）。
【００６０】
ところで、上記の第２条件においても、第１実施形態でオン時サージ電圧の抑制に寄与する第１素子列１１及びキャパシタＣ１の素子定数（Ｌ１、Ｒ１、Ｃ１）と、第１比較例におけるＬＲＣ直列回路の素子定数（Ｌ０、Ｒ０、Ｃ０）が互いに同値（５ｎＨ、２Ω、５ｎＦ）とされている。
【００６１】
従って、オン時サージ電圧の抑制効果については、第１実施形態と第１比較例との間で特段の差違は見受けられない（第１実施形態：３６．８Ｖ→３０．９Ｖ、第１比較例：３６．８Ｖ→３１．０Ｖ）。
【００６２】
ただし、先にも述べたように、第１比較例において、オン時サージ電圧の抑制挙動を最適化するように、ＬＲＣ直列回路の素子定数（Ｌ０、Ｒ０、Ｃ０）を調整した場合には、オフ時サージ電圧の抑制挙動（及びオフ時リンギング電圧の抑制挙動）を最適化することができなくなる。
【００６３】
その結果、上記の第２条件では、スイッチ素子１のオフ時リンギング電圧（特に正側）を十分に抑えられず、ゲート電圧Ｖ２がスイッチ素子１のオンスレッショルド電圧Ｖｔｈよりも高くなってしまうので、スイッチ素子１の誤オンによる短絡電流が流れて、スイッチ素子１の消費電力Ｗ２（＝トランジスタ損失に相当）が不必要に増大している（太枠領域Ａを参照）。
【００６４】
これに対して、第１実施形態のサージ抑制回路１０であれば、第１素子列１１の素子定数（Ｌ１、Ｒ１）を調整してオン時サージ電圧の抑制挙動を最適化する一方、これとは独立に、第２素子列１２の素子定数（Ｌ２、Ｒ２）を調整してオフ時サージ電圧の抑制挙動（及びオフ時リンギング電圧の抑制挙動）を最適化することができる。
【００６５】
特に、上記の第２条件では、オフ時リンギング電圧の抑制を優先するように、第２素子列の素子定数（Ｌ２、Ｒ２）が調整されている。このような調整を行うことにより、オフ時サージ電圧の抑制効果は若干犠牲になるものの、オフ時リンギング電圧の抑制効果を優先的に高めることができるので、スイッチ素子１の誤オンをより確実に防止して、トランジスタ損失を改善することが可能となる。
【００６６】
図７を参照しながら具体的に述べると、オフ時サージ電圧の抑制効果については、第１実施形態の方が第１比較例よりも若干劣る結果（第１実施形態：−６９．０Ｖ→−１４．３Ｖ、第１比較例：−６９．０Ｖ→−１３．１Ｖ）となるが、トランジスタ損失の改善効果については、第１実施形態の方が第１比較例よりも優れた結果となる（第１実施形態：１０３．１Ｗ→２３．８Ｗ、第１比較例：１０３．１Ｗ→４１．９Ｗ）。
【００６７】
＜第２実施形態＞
図８は、スイッチングデバイスの第２実施形態を示す回路図である。本実施形態のスイッチングデバイスＸは、第１実施形態（図１）をベースとしつつ、スイッチ素子１のゲートとゲートドライバ２０との間に接続されたゲート抵抗Ｒｇを有している。このような構成とすることにより、ゲート電圧Ｖ１の立上り／立下りを鈍らせることができるので、そのサージ電圧やリンギング電圧をより容易に抑制することが可能となる。
【００６８】
＜第３実施形態＞
図９は、スイッチングデバイスの第３実施形態を示す回路図である。本実施形態のスイッチングデバイスＸは、第２実施形態（図８）をベースとしつつ、スイッチ素子１とサージ抑制回路１０がスイッチモジュール１００に集約されている。このような構成とすることにより、スイッチ素子１のゲートとサージ抑制回路１０との間に設けられるゲート配線を短縮することができるので、これに付随するインダクタ成分の影響（延いては当該インダクタ成分に起因して生じるサージ電圧の影響）を減らすことが可能となる。
【００６９】
＜サージ抑制回路の実装手法＞
図１０は、サージ抑制回路１０の第１実装例を示す模式図である。本図の第１実装例では、サージ抑制回路１０を形成するダイオードＤ１及びＤ２と、抵抗Ｒ１及びＲ２と、キャパシタＣ１がそれぞれディスクリート部品とされており、スイッチ素子１が集積化された半導体基板２００上に各種ディスクリート部品が実装されている。
【００７０】
スイッチ素子１は、縦型構造のＤＭＯＳＦＥＴ［double-diffused MOSFET］であり、半導体基板２００に集積化されている。従って、半導体基板２００の表面（＝各種ディスクリート部品の実装面）には、スイッチ素子１のソースパッド１Ｓとゲートパッド１Ｇが形成されており、半導体基板２００の裏面には、その全面に亘ってスイッチ素子１のドレインパッド１Ｄがベタ形成されている。
【００７１】
なお、ゲートパッド１ＧとダイオードＤ１のアノードとの間、ダイオードＤ１のカソードと抵抗Ｒ１の第１端との間、抵抗Ｒ１の第２端とキャパシタＣ１の第１端との間、ゲートパッド１ＧとダイオードＤ２のカソードとの間、ダイオードＤ２のアノードと抵抗Ｒ２の第１端との間、抵抗Ｒ２の第２端とキャパシタＣ１の第１端との間、並びに、キャパシタＣ１の第２端とソースパッド１Ｓとの間は、それぞれ、ボンディングワイヤＢＷ１〜ＢＷ７により電気的に接続されている。
【００７２】
これらのボンディングワイヤＢＷ１〜ＢＷ７は、それぞれ、インダクタンス成分を持っている。そこで、サージ抑制回路１０を形成するインダクタＬ１及びＬ２として、ボンディングワイヤＢＷ１〜ＢＷ７のインダクタンス成分を積極的に活用することにより、ディスクリート部品の個数を減らすことができる。なお、本図の例では、ボンディングワイヤＢＷ１〜ＢＷ３それぞれのインダクタンス成分がインダクタＬ１に相当し、ボンディングワイヤＢＷ４〜ＢＷ６それぞれのインダクタンス成分がインダクタＬ２に相当する。
【００７３】
ただし、インダクタＬ１及びＬ２は、それぞれディスクリート部品として、半導体基板２００上に実装してもよい。
【００７４】
また、上記の各種ディスクリート部品は、半導体基板２００の表面に実装するのではなく、別途のプリント配線基板に実装することも可能である。
【００７５】
図１１は、サージ抑制回路１０の第２実装例を示す模式図である。なお、本図の上段には、半導体基板２００の平面図（上面図）が描写されており、本図の中段及び下段には、それぞれ半導体基板２００のα１−α２断面図及びβ１−β２断面図が描写されている。
【００７６】
本図の第２実装例では、サージ抑制回路１０を形成するダイオードＤ１及びＤ２と、抵抗Ｒ１及びＲ２と、キャパシタＣ１が半導体基板２００に集積化されている。
【００７７】
半導体基板２００には、ｐ型半導体領域２０１とｎ型半導体領域２０２が隣接して形成されるとともに、ｎ型半導体領域２０３とｐ型半導体領域２０４が隣接して形成されている。なお、ｐ型半導体領域２０１とｎ型半導体領域２０３は、互いに近接して配置されているが、相互間は電気的に絶縁されている。同様に、ｎ型半導体領域２０２とｐ型半導体領域２０４は、互いに近接して配置されているが、相互間は電気的に絶縁されている。
【００７８】
なお、ｐ型半導体領域２０１とｎ型半導体領域２０２により形成されるｐｎ接合部は、ダイオードＤ２に相当する。すなわち、ｐ型半導体領域２０１は、ダイオードＤ２のアノードに相当し、ｎ型半導体領域２０２は、ダイオードＤ２のカソードに相当する。
【００７９】
また、ｐ型半導体領域２０４とｎ型半導体領域２０３により形成されるｐｎ接合部は、ダイオードＤ１に相当する。すなわち、ｐ型半導体領域２０４は、ダイオードＤ１のアノードに相当し、ｎ型半導体領域２０３は、ダイオードＤ１のカソードに相当する。
【００８０】
ｐ型半導体領域２０１とｎ型半導体領域２０３それぞれの上部には、両者に跨るように高誘電体層２０５が形成されている。また、高誘電体層２０５の上部には、パッド２０６が形成されている。パッド２０６は、不図示のボンディングワイヤや配線層を介して、スイッチ素子１のソースパッド１Ｓ（またはゲートパッド１Ｇ）に接続されている。なお、上記の高誘電体層２０５は、キャパシタＣ１として機能する。
【００８１】
ｎ型半導体領域２０２の上部には、ポリシリコン層２０７が形成されている。また、ポリシリコン層２０７の上部には、パッド２０８が形成されている。パッド２０８は、不図示のボンディングワイヤ（または配線層）を介して、スイッチ素子１のゲートパッド１Ｇ（またはソースパッド１Ｓ）に接続されている。なお、上記のポリシリコン層２０７は、抵抗Ｒ２として機能する。また、パッド２０８に接続されるボンディングワイヤ等（不図示）は、インダクタＬ２として機能する。
【００８２】
ｐ型半導体領域２０４の上部には、ポリシリコン層２０９が形成されている。また、ポリシリコン層２０９の上部には、パッド２１０が形成されている。パッド２１０は、不図示のボンディングワイヤ（または配線層）を介して、スイッチ素子１のゲートパッド１Ｇ（またはソースパッド１Ｓ）に接続されている。なお、上記のポリシリコン層２０９は、抵抗Ｒ１として機能する。また、パッド２１０に接続されるボンディングワイヤ等（不図示）は、インダクタＬ１として機能する。
【００８３】
また、本図の例では、ｎ型半導体領域２０２の表面に、その周囲よりも不純物濃度の高い高濃度ｎ型半導体領域２１１が形成されている。この高濃度ｎ型半導体領域２１１は、ｎ型半導体領域２０２とポリシリコン層２０７とのコンタクト抵抗を引き下げるためのコンタクト領域として機能する。一方、ｐ型半導体領域２０４には、そのコンタクト領域として機能する高濃度ｐ型半導体領域が何ら形成されていない。従って、抵抗Ｒ１の抵抗値は、抵抗Ｒ２の抵抗値と比べて、ｐ型半導体領域２０４とポリシリコン層２０９とのコンタクト抵抗の分だけ高くなる。このように、抵抗Ｒ１及びＲ２それぞれの抵抗値については、コンタクト領域の有無によって差違を付けることができる。
【００８４】
なお、半導体基板２００の裏面には、先にも述べたように、その全面に亘ってドレインパッド２１１がベタ形成されている。ただし、ダイオードＤ１及びＤ２を形成する各種半導体領域２０１〜２０４とドレインパッド２１１との間には、絶縁層２１２が形成さている。従って、サージ抑制回路１００を形成する各種の素子を半導体基板２００に集積化しても、スイッチ素子１の動作に特段の支障を生じることはない。
【００８５】
また、上記の第１実装例（図１０）及び第２実装例（図１１）では、サージ抑制回路１００をディスクリート部品で形成する場合と半導体基板に集積化する場合に分けて、それぞれの説明を行ったが、双方の実装手法を組み合わせてもよい。すなわち、インダクタＬ１及びＬ２、ダイオードＤ１及びＤ２、抵抗Ｒ１及びＲ２、並びに、キャパシタＣ１のうち、少なくとも一つをディスクリート部品として実装し、その余を半導体基板２００に集積化しても構わない。
【００８６】
＜スイッチング電源への適用＞
図１２は、スイッチング電源への適用例を示す図である。本構成例のスイッチング電源Ｘ１（＝スイッチングデバイスＸの一例）は、スイッチ素子１Ｈ及び１Ｌ（本図ではいずれもＮＭＯＳＦＥＴ）と、ゲート駆動装置２と、インダクタＬｏと、キャパシタＣｏと、を有し、入力電圧Ｖｉｎから所望の出力電圧Ｖｏを生成する降圧型のＤＣ／ＤＣコンバータである。
【００８７】
スイッチ素子１Ｈのドレインは、入力電圧Ｖｉｎの入力端に接続されている。スイッチ素子１Ｈのソース及びバックゲートとスイッチ素子１Ｌのドレインは、インダクタＬｏの第１端に接続されている。スイッチ素子１Ｌのソース及びバックゲートは、接地端に接続されている。インダクタＬｏの第２端とキャパシタＣｏの第１端は、出力電圧Ｖｏｕｔの出力端に接続されている。キャパシタＣｏの第２端は、接地端に接続されている。
【００８８】
スイッチ素子１Ｈは、ゲート電圧Ｖ１Ｈがオンスレッショルド電圧Ｖｔｈよりも高いときにオンし、ゲート電圧Ｖ１Ｈがオンスレッショルド電圧Ｖｔｈよりも低いときにオフする。また、スイッチ素子１Ｌは、ゲート電圧Ｖ１Ｌがオンスレッショルド電圧Ｖｔｈよりも高いときにオンし、ゲート電圧Ｖ１Ｌがオンスレッショルド電圧Ｖｔｈよりも低いときにオフする。
【００８９】
本構成例のスイッチング電源Ｘ１では、スイッチ素子１Ｈ及び１Ｌを相補的にオン／オフすることで矩形波状のスイッチ電圧Ｖｓｗを生成し、これを整流及び平滑することにより出力電圧Ｖｏｕｔを生成する。ここで、「相補的」という文言は、スイッチ素子１Ｈ及び１Ｌのオン／オフ状態が完全に逆転している場合だけでなく、貫通電流防止のために、スイッチ素子１Ｈ及び１Ｌの同時オフ期間（いわゆるデッドタイム）が設けられている場合も意図したものである。
【００９０】
なお、本図では、降圧型のスイッチング電源Ｘ１を例に挙げたが、その出力形式は何らこれに限定されるものではなく、昇圧型、昇降圧型、または、反転型としても構わない。
【００９１】
また、本図では、同期整流方式のスイッチング電源Ｘ１を例に挙げたが、その整流方式は何らこれに限定されるものではなく、ダイオード整流方式を採用しても構わない。その場合には、スイッチ素子１Ｌをダイオードに置き換えた上で、サージ抑制回路１０Ｌとゲートドライバ２０Ｌを省略すればよい。
【００９２】
ゲート駆動装置２は、サージ抑制回路１０Ｈ及び１０Ｌと、ゲートドライバ２０Ｈ及び２０Ｌと、コントローラ３０と、を含む。
【００９３】
サージ抑制回路１０Ｈは、スイッチ素子１Ｈのゲート・ソース間に接続されており、スイッチ素子１Ｈの高速駆動時に生じるサージ電圧（＝ゲート電圧Ｖ１Ｈのサージ成分）を抑制する。一方、サージ抑制回路１０Ｌは、スイッチ素子１Ｌのゲート・ソース間に接続されており、スイッチ素子１Ｌの高速駆動時に生じるサージ電圧（＝ゲート電圧Ｖ１Ｌのサージ成分）を抑制する。なお、サージ抑制回路１０Ｈ及び１０Ｌそれぞれの構成及び動作は、先述のサージ抑制回路１０と同様であるので、重複した説明を割愛する。
【００９４】
ゲートドライバ２０Ｈは、コントローラ３０から入力される制御信号ＳＨに応じて、スイッチ素子１Ｈのゲート電圧Ｖ１Ｈを駆動する。一方、ゲートドライバ２０Ｌは、コントローラ３０から入力される制御信号ＳＬに応じて、スイッチ素子１Ｌのゲート電圧Ｖ１Ｌを駆動する。
【００９５】
コントローラ３０は、出力電圧Ｖｏｕｔ（またはその分圧電圧）の帰還入力を受け付けて制御信号ＳＨ及びＳＬを生成する。なお、コントローラ３０における出力帰還制御方式については、一切不問であり、任意の方式（電圧モード制御方式、電流モード制御方式、ボトム検出型オン時間制御方式、ピーク検出型オフ時間制御方式、または、ヒステリシス制御方式など）を採用することが可能である。
【００９６】
このように、これまでに説明してきたサージ抑制回路は、種々のスイッチングデバイスに適用することが可能である。
【００９７】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００９８】
本明細書中に開示されているサージ抑制回路は、スイッチング電源やモータドライバなどのスイッチ素子をオン／オフさせるゲート駆動装置全般に適用することができるので、民生機器や産業機械などの様々な分野で広く利用することが可能である。
【符号の説明】
【００９９】
１、１Ｈ、１Ｌ    スイッチ素子（ＮＭＯＳＦＥＴ）
１Ｓ    ソースパッド
１Ｄ    ドレインパッド
１Ｇ    ゲートパッド
２    ゲート駆動装置
１０、１０Ｈ、１０Ｌ    サージ抑制回路
１１    第１素子列
１２    第２素子列
２０、２０Ｈ、２０Ｌ    ゲートドライバ
３０    コントローラ
１００    スイッチモジュール
２００    半導体基板
２０１、２０４    ｐ型半導体領域
２０２、２０３    ｎ型半導体領域
２０５    高誘電体層
２０６、２０８、２１０    パッド
２０７、２０９    ポリシリコン層
２１１    高濃度ｎ型半導体領域（コンタクト領域）
２１１    ドレインパッド
２１２    絶縁層
Ｄ１、Ｄ２    ダイオード
Ｌ０、Ｌ１、Ｌ２、Ｌｏ    インダクタ
Ｒ０、Ｒ１、Ｒ２    抵抗
Ｃ０、Ｃ１、Ｃｏ    キャパシタ
Ｌｘ    ゲート配線インダクタ
Ｒｘ    ドレイン配線抵抗
Ｒｇ    ゲート抵抗
Ｃｇｓ    ゲート・ソース間寄生容量
ＢＷ１〜ＢＷ７    ボンディングワイヤ
Ｘ    スイッチングデバイス
Ｘ１    スイッチング電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2018152781.tif 000010
【図９】
2018152781.tif 000011
【図１０】
2018152781.tif 000012
【図１１】
2018152781.tif 000013
【図１２】
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