(57)【要約】【課題】支持体を利用した効率的な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、導電性の支持基板の上に絶縁層を形成することと、絶縁層の上に支持基板と接続されている配線層を形成することと、配線層の上に、半導体素子を配置して、半導体素子の接続端子を配線層に電気的に接続することと、支持基板および配線層を備えるパッケージ基板と半導体素子とを封止樹脂を用いて封止することと、封止されたパッケージ基板の支持基板を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
導電性の支持基板の上に絶縁層を形成することと、
前記絶縁層の上に前記支持基板と接続されている配線層を形成することと、
前記配線層の上に、半導体素子を配置して、前記半導体素子の接続端子を前記配線層に電気的に接続することと、
前記支持基板および前記配線層を備えるパッケージ基板と前記半導体素子とを封止樹脂を用いて封止することと、
封止された前記パッケージ基板の前記支持基板を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記支持基板の除去は、エッチングにより、前記支持基板の５０％以上を残して溶解除去する半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記外部接続端子は、前記半導体素子の接続端子が形成されている端子形成面よりも広い範囲に散らばって配置されている半導体装置の製造方法。
【請求項４】
請求項１から３までのいずれか一項に記載の半導体装置の製造方法において、
前記支持基板の前記導電パターンに基づいた一部の５０％以上は、前記半導体素子の接地端子に接続されている半導体装置の製造方法。
【請求項５】
請求項１から４までのいずれか一項に記載の半導体装置の製造方法において、
内部回路に接続された前記接続端子が形成された複数の半導体チップ形成領域を有する半導体ウェハを準備することと、
それぞれの前記半導体チップ形成領域の前記接続端子が形成されている端子形成面の上に半導体素子側絶縁層を形成することと、
前記半導体素子側絶縁層の上に前記接続端子と接続されている半導体素子側配線層を形成することと、
前記半導体素子側配線層が形成されている半導体ウェハをダイシングし、前記半導体素子を取得することと、
を備える半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記半導体素子の前記半導体素子側配線層の上に、導電性の柱状構造体を形成することを備える半導体装置の製造方法。
【請求項７】
内部回路に接続された接続端子が形成された複数の半導体チップ形成領域を有する半導体ウェハを準備することと、
それぞれの前記半導体チップ形成領域の前記接続端子が形成されている端子形成面に半導体素子側絶縁層を形成することと、
前記半導体素子側絶縁層の上に前記接続端子と接続されている半導体素子側配線層を形成することと、
前記半導体素子側配線層が形成されている半導体ウェハをダイシングし、半導体素子を取得することと、
導電性基板を備えるパッケージ基板と、前記半導体素子とを封止することと、
封止された前記パッケージ基板の前記導電性基板を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、
を備える半導体装置の製造方法。
【請求項８】
半導体素子と、
前記半導体素子の接続端子と接続されている配線層と、
前記半導体素子において前記接続端子が形成されている端子形成面と、前記配線層との間に形成された第１絶縁層と、
前記配線層と接続され、外部接続端子を含む導電パターン、および、少なくとも前記導電パターンの一部と分離して形成された支持用導電層を備える導電層と、
前記配線層と、前記導電層との間に形成された第２絶縁層と、
前記導電層に形成され、前記端子形成面よりも広い範囲に散らばって配置された外部接続端子と、を備える半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記導電層は、前記第２絶縁層の前記半導体素子が配置されている側とは逆側の面に形成され、前記第２絶縁層の５０％以上を覆っている半導体装置。
【請求項１０】
請求項８または９に記載の半導体装置において、
前記第１絶縁層は、前記端子形成面に沿って配置された半導体素子側絶縁層であり、
前記配線層は、前記第１絶縁層に沿って配置された半導体素子側配線層である半導体装置。
【請求項１１】
請求項８から１０までのいずれか一項に記載の半導体装置において、
前記導電層は、銅、ステンレス、ニッケルからなる群から選択される少なくとも一以上の金属を備える半導体装置。
【請求項１２】
請求項８から１１までのいずれか一項に記載の半導体装置において、
導電性の柱状構造体を備え、
前記配線層と前記導電層とは、前記柱状構造体を介して接続される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造方法において、支持体の上に絶縁層や再配線層等を形成した後に、支持体を除去することが行われている。特許文献１には、金属製支持体層と剥離層とが一体となって、配線回路基板から剥離する半導体装置の製造方法が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５０４２２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の半導体装置の製造方法では、剥離によって支持体を除去する場合、剥離可能な特殊な材料を使用する必要があり、また、加熱や照射等のため、剥離層の接着性や強度を低下させる設備や工程を必要とする問題点があった。
【課題を解決するための手段】
【０００５】
本発明の第１の態様によると、半導体装置の製造方法は、導電性の支持基板の上に絶縁層を形成することと、前記絶縁層の上に前記支持基板と接続されている配線層を形成することと、前記配線層の上に、半導体素子を配置して、前記半導体素子の接続端子を前記配線層に電気的に接続することと、前記支持基板および前記配線層を備えるパッケージ基板と前記半導体素子とを封止樹脂を用いて封止することと、封止された前記パッケージ基板の前記支持基板を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、を含む。
本発明の第２の態様によると、半導体装置の製造方法は、内部回路に接続された接続端子が形成された複数の半導体チップ形成領域を有する半導体ウェハを準備することと、それぞれの前記半導体チップ形成領域の前記接続端子が形成されている端子形成面に半導体素子側絶縁層を形成することと、前記半導体素子側絶縁層の上に前記接続端子と接続されている半導体素子側配線層を形成することと、前記半導体素子側配線層が形成されている半導体ウェハをダイシングし、半導体素子を取得することと、導電性基板を備えるパッケージ基板と、前記半導体素子とを封止することと、封止された前記パッケージ基板の前記導電性基板を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、を備える。
本発明の第３の態様によると、半導体装置は、半導体素子と、前記半導体素子の接続端子と接続されている配線層と、前記半導体素子において前記接続端子が形成されている端子形成面と、前記配線層との間に形成された第１絶縁層と、前記配線層と接続され、外部接続端子を含む導電パターン、および、少なくとも前記導電パターンの一部と分離して形成された支持用導電層を備える導電層と、前記配線層と、前記導電層との間に形成された第２絶縁層と、前記導電層に形成され、前記端子形成面よりも広い範囲に散らばって配置された外部接続端子と、を備える。
【発明の効果】
【０００６】
本発明によれば、様々な配線のパターンを可能にしながら、剥離等により支持体を除去する工程を必要とせず効率的に半導体装置を製造することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置を示す図であり、図１（Ａ）は断面を模式的に示す図であり、図１（Ｂ）は回路を模式的に示す図である。
【図２】第１の実施形態の半導体装置を示す図であり、図２（Ａ）は支持基板の残部のパターンを示す図であり、図２（Ｂ）は外部接続端子の形成面を模式的に示す図である。
【図３】第１の実施形態の半導体装置の内部の配線を模式的に示す図である。
【図４】図４（Ａ）〜（Ｄ）は、第１の実施形態の半導体装置の製造方法を説明するための、各工程を模式的に示す断面図である。
【図５】図５（Ａ）〜（Ｄ）は、図４に続く工程を模式的に示す断面図である。
【図６】図６（Ａ）〜（Ｃ）は、図５に続く工程を模式的に示す断面図である。
【図７】図７（Ａ）、（Ｂ）は、図６に続く工程を模式的に示す断面図である。
【図８】第１の実施形態の変形例１の半導体装置の回路を模式的に示す図である。
【図９】第１の実施形態の変形例２の半導体装置を示す図であり、図９（Ａ）は断面を模式的に示す図であり、図９（Ｂ）は回路を模式的に示す図である。
【図１０】第１の実施形態の変形例２の半導体装置の回路を模式的に示す図である。
【図１１】図１１（Ａ）〜（Ｄ）は、第１の実施形態の変形例２の半導体装置の製造方法を説明するための、各工程を模式的に示す断面図である。
【図１２】図１２（Ａ）〜（Ｃ）は、図１１に続く工程を模式的に示す断面図である。
【図１３】図１３（Ａ）〜（Ｃ）は、図１２に続く工程を模式的に示す断面図である。
【図１４】図１４（Ａ）、（Ｂ）は、図１３に続く工程を模式的に示す断面図である。
【図１５】図１５（Ａ）〜（Ｃ）は、図１４に続く工程を模式的に示す断面図である。
【図１６】図１６（Ａ）〜（Ｃ）は、図１５に続く工程を模式的に示す断面図である。
【図１７】第１の実施形態の変形例３の半導体装置を示す図であり、図１７（Ａ）は断面を模式的に示す図であり、図１７（Ｂ）は回路を模式的に示す図である。
【発明を実施するための形態】
【０００８】
以下では、適宜図面を参照しながら、第１の実施形態の半導体装置および半導体装置の製造方法等について説明する。以下の実施形態において、特に言及がない限り、半導体装置の外部接続端子を備える面を半導体装置の底面とし、上下方向を当該底面に垂直な方向にとり、半導体装置の底面から内側へ向かう向きを上向きとする。また、以下の実施形態において、「接続する」の語は、接続された２つの物が導通可能である意味を含む。
【０００９】
図１は、本実施形態の半導体装置１を模式的に示す概念図である。図１（Ａ）は半導体装置１の底面に垂直な断面を回路を簡略化して模式的に示す図であり、図１（Ｂ）は、半導体装置１の底面と半導体装置１の内部の回路を重ねて模式的に示す図である。
【００１０】
半導体装置１は、半導体素子１００と、パッケージ基板２００と、モールド樹脂３０とを含む。半導体素子１００は、半導体チップ１０と、パッド１１ａ，１１ｂと、柱状構造体１２ａ，１２ｂと、はんだめっき１３ａ，１３ｂとを備える。パッケージ基板２００は、第１絶縁層２１と、第２絶縁層２２と、第２絶縁層導通部２３ａ，２３ｂと、配線層２４ａ，２４ｂと、導電層２４０ａ，２４０ｂ，２４０ｓと、はんだボール２５ａ，２５ｂとを備える。図１（Ｂ）では、導電層より上層の部分が破線で示されている。
なお、本実施形態では、パッケージ基板２００に１層の配線層２４（以下、配線層２４ａ，２４ｂ等を総称して、配線層２４と呼ぶ。パッド１１、柱状構造体１２、はんだめっき１３、第２絶縁層導通部２３、導電層２４０、はんだボール２５等についても同様である。また、導電層２４０ａ、２４０ｂ、２４０ｓを総称して導電層２４０と呼ぶこともある）を設けているが、複数の配線層２４を設けてもよい。また、信頼性向上のためのパッド形成等の別の目的で、導電層２４０とはんだボール２５との間に絶縁層および導体層を形成してもよい。さらに、パッケージ基板２００は、はんだボール２５が形成されていない場合も含めてパッケージ基板２００と呼ぶ。
【００１１】
半導体素子１００のパッド１１が形成されている面を端子形成面Ｓと呼ぶ。端子形成面Ｓには、図１（Ｂ）に示されるように複数のパッド１１が２列に並んで配置されている。各パッド１１は、柱状構造体１２、はんだめっき１３を介して配線層２４と接続されている。半導体素子１００と配線層２４との間には、モールド樹脂３０や、第１絶縁層２１が形成されている。
【００１２】
配線層２４は、第２絶縁層２２の上に形成され、第２絶縁層２２に沿って所定のパターンの配線を形成する。配線層２４は、第２絶縁層２２の開口部に形成された第２絶縁層導通部２３を介して導電層２４０に接続する。導電層２４０は、第２絶縁層２２に接して形成されており、ソルダーレジスト層２９に導電層２４０の少なくとも一部の表面が覆われている。ソルダーレジスト層２９は、半導体装置１の底面の一部を覆い、ソルダーレジスト層２９の開口部には、導電層２４０に形成されたはんだボール２５が露出している。
なお、図１には図示されていないが、半導体チップ１０の端子形成面Ｓには、パッシベーション層等が配設され得る。
【００１３】
パッド１１ａに接続される配線を見ていくと、当該配線は、パッド１１ａから柱状構造体１２ａ、はんだめっき１３ａと、半導体装置１の底面に略垂直に配線が形成され、配線層２４ａに接続される。パッド１１ａからの配線は、半導体装置１の底面に沿った方向に伸びている配線層２４ａにより、半導体装置１の底面の辺縁部に配置されたはんだボール２５ａおよび導電層２４０ａに、第２絶縁層導通部２３ａを介して接続されている。パッド１１ａからの配線では、導電層２４０ａは半導体装置１の底面に沿った方向には延在せず、外部接続端子として形成される。以下の実施形態において、外部接続端子とは、導電層２４０の一部に接している、はんだボール２５ａおよび／またははんだボール２５ｂを指す。
【００１４】
パッド１１ｂに接続される配線を見ていくと、当該配線は、パッド１１ｂから柱状構造体１２ｂ、はんだめっき１３ｂと、半導体装置１の底面に略垂直に配線が形成され、配線層２４ｂに接続される。パッド１１ｂからの配線は、半導体装置１の底面に沿った方向に伸びている配線層２４ｂにより、導電層２４０ｂに、第２絶縁層導通部２３ｂを介して接続されている。導電層２４０ｂは、半導体装置１の底面に沿った方向に伸びており、はんだボール２５ｂに接続される。パッド１１ｂからの配線では、導電層２４０ｂは半導体装置１の端子位置を再配線する再配線層を構成している。
なお、配線層２４および導電層２４０の配線のパターンは特に限定されない。また、パッド１１とはんだボール２５とを接続する配線を構成する複数の上記各部分は、適宜一体的に構成することができる。
【００１５】
導電層２４０は、好ましくは、板状の金属の一部を、図１（Ｂ）に示されるような所定の配線のパターンに従って除去して形成したものである。各導電層２４０の間は、ソルダーレジスト層２９が埋めて絶縁している。導電層２４０は、パッケージ基板等を製造する際に用いられる導電性の支持基板の一部を除去して形成したものがさらに好ましい。
【００１６】
導電層２４０は、製造工程の反りを減少させる程度に半導体装置１の剛性を向上し保護するため、所定の厚さを有していることが好ましい。導電層２４０の厚さは、５０μｍ以上が好ましく、９０μｍ以上がより好ましく、１３０μｍ以上がさらに好ましい。半導体装置１が厚くなり過ぎないように、導電層２４０の厚さは適宜５００μｍ以下、３００μｍ以下等に設定される。
【００１７】
図１（Ｂ）に示すように、外部接続端子となるはんだボール２５は、導電層２４０に形成され、半導体素子１００の端子形成面Ｓよりも広い範囲に散らばって配置されている。これにより、外部接続端子が配置される間隔を広くとる等、設計の自由度を高くすることができる。
なお、はんだボール２５等で構成される外部接続端子の配置の態様は特に限定されない。
【００１８】
本実施形態の半導体装置１では、導電層２４０の一部２４０ｓは、パッド１１と接続されていない。導電層２４０ｓは、導電層２４０ａ、２４０ｂ等と離間している。つまり、導電層２４０ｓの側面（半導体装置１の底面に垂直な面）の一部は、ソルダーレジスト層２９を隔ててパッド１１と接続されている導電層２４０と対向している。導電層２４０ｓが導電層２４０ａ、２４０ｂそれぞれと分離された隙間にはソルダーレジスト層２９が充填されている。これにより、導電層２４０ｓは導電層２４０を静電遮蔽するシールド層として機能し得る。以下の実施形態では、導電層２４０ｓをシールド層として導電層２４０ａ、２４０ｂとは区別する。導電層２４０ｓは、半導体装置１の反りを防ぐための支持用導電層として機能し得る。
【００１９】
半導体チップ１０は、集積回路、大規模集積回路等の電子回路を含んで構成される。第１絶縁層２１および第２絶縁層２２は、それぞれポリイミド樹脂等を含む。柱状構造体１２は導体ではんだめっき１３等を介して配線層２４と接続可能であればその態様は特に限定されないが、銅を含むことが好ましい。配線層２４および第２絶縁層導通部２３は、それぞれ銅等の金属を含んで構成され、一体的に形成され得る。導電層２４０は、銅、ステンレス、ニッケル等の金属を含んで構成されることが好ましい。はんだめっき１３およびはんだボール２５の態様は特に限定されず、接続される素子や接続方法の特徴に応じて、適宜構成を変更してもよい。
【００２０】
図２は、半導体装置１の底面の構成を説明するための図であり、図２（Ａ）は、導電層２４０のパターンを示す図である。導電層２４０は、端子として機能し得る、底面側から見て円形状の導電層２４０ａと、端子として機能し得る円形状の部分と配線として機能し得る線状の部分とが一体として形成された導電層２４０ｂを含んで構成される。
【００２１】
導電層２４０および導電層２４０ｓは、第２絶縁層２２の半導体素子１００の接合面とは反対側に形成され、第２絶縁層２２の５０％以上を覆っていることが好ましく、７０％以上を覆っていることがより好ましく、９０％以上を覆っていることがさらに好ましい。導電層２４０および２４０ｓに覆われる半導体装置１の底面の割合が高い程、導電層２４０の剛性により半導体装置１の反りを低減することができる。
【００２２】
図２（Ｂ）は、半導体装置１の底面図である。はんだボール２５に相当する部分は、明確化のため、ハッチングで示した。導電層２４０ａおよび導電層２４０ｂにそれぞれ対応する外部接続端子であるはんだボール２５ａおよび２５ｂが示されている。
【００２３】
図３は、導電層２４０を除いた半導体装置１の回路を模式的に示す図である。半導体チップ１０のそれぞれのパッド１１ａ，１１ｂには柱状構造体１２ａ，１２ｂおよびはんだめっき１３ａ，１３ｂがそれぞれ形成され、対応する第２絶縁層導通部２３ａ，２３ｂまで配線層２４ａ，２４ｂを介してそれぞれ接続されている。
【００２４】
（半導体装置１の製造方法）
以下では、半導体装置１の製造方法の流れを説明する。図４から図７までを参照しながら半導体素子１００をモールドして半導体パッケージとする方法を説明する。半導体装置１は、例えば縦横数十ｃｍの大きさのパネルを用い、以下の製造方法により低コストで効率的に量産することが可能である。図４（Ａ）〜（Ｄ）、図５（Ａ）〜（Ｄ）、図６（Ａ）〜（Ｃ）、図７（Ａ）（Ｂ）は時系列順に示されている。
【００２５】
図４（Ａ）は、半導体装置１の製造の工程１の説明するための図である。工程１では、支持基板４０にポリイミドコーティングを行う。支持基板４０を用意した後、支持基板４０の上にポリイミド樹脂を塗布し、第２絶縁層導通部２３（図１）のパターンに基づいたパターンでフォトマスクを使用して露光、現像、硬化する。形成されたポリイミド樹脂の層は第２絶縁層２２に相当する。
【００２６】
図４（Ｂ）は、半導体装置１の製造の工程２を説明するための図である。工程２では、電解めっきのためのシード層４１を支持基板４０および第２絶縁層２２の上に形成する。シード層４１は、ＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ）として機能する、チタンおよび／または銅等を含む１以上の薄膜をスパッタ工法等により形成する。
【００２７】
図４（Ｃ）は、半導体装置１の製造の工程３を説明するための図である。工程３では、めっきレジスト４２をシード層４１の上に形成し、配線層２４（図１）のパターンに基づくパターンでフォトマスクにより露光し、現像する。
【００２８】
図４（Ｄ）は、半導体装置１の製造の工程４を説明するための図である。工程４では、電解めっきにより、第２絶縁層導通部２３および配線層２４を形成する。電解銅メッキにより、シード層４１から、めっきレジスト４２により囲まれた範囲内に第２絶縁層導通部２３および配線層２４に相当する導体層を形成する。
【００２９】
図５（Ａ）は、半導体装置１の製造の工程５を説明するための図である。工程５では、シード層４１および配線層２４の上に形成されていためっきレジスト４２を除去し、その後、配線層２４同士が絶縁されるように、エッチングにより、露出しているシード層４１を除去する。
【００３０】
図５（Ｂ）は、半導体装置１の製造の工程６を説明するための図である。工程６では、所定のパターンで第１絶縁層２１を形成する。第２絶縁層２２および配線層２４の上にポリイミド樹脂を塗布し、半導体素子１００の端子に相当するパターンに基づいたパターンでフォトマスクを使用して露光、現像、硬化する。半導体素子１００の端子が配置される部分には開口部２１０が形成される。形成されたポリイミド樹脂の層は第１絶縁層２１に相当する。
なお、第１絶縁層２１はポリイミド樹脂に限られないが、第２絶縁層２２と同じポリイミド樹脂を含む構成にすると、第２絶縁層２２と同じ装置を用いて第１絶縁層２１の形成を行えるため、効率よく半導体装置１の製造を行うことができる。
【００３１】
図５（Ｃ）は、半導体装置１の製造の工程７を説明するための図である。工程７では、半導体素子１００を配線層２４に接合する。半導体素子１００を、端子形成面Ｓを下向きにして、位置決め、加熱、加圧し、配線層２４にボンディング接合する。
【００３２】
図５（Ｄ）は、半導体装置１の製造の工程８を説明するための図である。工程８では、エポキシ樹脂３０等を用いて、コンプレッションモールド等により、半導体素子１００を封止する。
【００３３】
図６（Ａ）は、半導体装置１の製造の工程９を説明するための図である。工程９では、支持基板４０の半導体素子１００が接合されている面とは反対側の面にエッチングレジスト４３を塗布し、導電層２４０のパターン（図２（Ａ）参照）に基づいたパターンでフォトマスクを使用して露光、現像する。
【００３４】
図６（Ｂ）は、半導体装置１の製造の工程１０を説明するための図である。工程１０では、エッチングにより導電層２４０，２４０ｓを残して支持基板４０を除去する。支持基板４０の除去は、エッチングにより、支持基板４０の５０％以上、好ましくは７０％以上、さらに好ましくは９０％以上を残して溶解除去する。溶解除去する際に残す支持基板４０の割合が大きい程、導電層２４０，２４０ｓの剛性のため反りの少ない半導体装置１を提供することができる。
【００３５】
図６（Ｃ）は、半導体装置１の製造の工程１１を説明するための図である。工程１１では、第２絶縁層２２の半導体素子１００の接合面とは反対側に、導電層２４０，２４０ｓを覆うようにソルダーレジスト層２９を塗布形成し、はんだボール搭載位置に開口部２９０を設ける。
【００３６】
図７（Ａ）は、半導体装置１の製造の工程１２を説明するための図である。工程１２では、ソルダーレジスト層２９の開口部２９０にはんだボール２５を形成する。
【００３７】
図７（Ｂ）は、半導体装置１の製造の工程１３を説明するための図である。工程１３では、ダイシングブレード等を用いて個片化し、個片化された半導体装置１を取得する。
【００３８】
上述の実施の形態によれば、次の作用効果が得られる。
（１）本実施形態の半導体装置の製造方法は、封止されたパッケージ基板２００の支持基板４０を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、を含む。これにより、支持基板の剥離のための設備や、支持基板の多くを除去するためのエッチング時間を必要とせず、様々な配線の設計が可能な半導体装置を提供することができる。
【００３９】
（２）本実施形態の半導体装置は、半導体素子１００のパッド１１と接続されている配線層２４と、端子形成面Ｓと配線層２４との間に形成された第１絶縁層２１と、配線層２４と接続され、外部接続端子を含む導電パターン２４０ａ，２４０ｂ、および、少なくともこの導電パターンの一部と分離して形成された支持用導電層２４０ｓを備える導電層２４０と、配線層２４と、導電層２４０との間に形成された第２絶縁層２２と、導電層２４０に形成され、端子形成面Ｓよりも広い範囲に散らばって配置された外部接続端子と、を備える。これにより、支持基板の剥離のための設備や、支持基板の多くを除去するためのエッチング時間を必要とせず、外部接続端子の間隔が広く様々な配線の設計が可能な半導体装置を提供することができる。
【００４０】
（３）本実施形態の半導体装置において、導電層２４０は、銅、ステンレス、ニッケルからなる群から選択される少なくとも一以上の金属を備える。これにより、これらの金属を含む支持基板等を用いて、剛性の高く反りの少ない半導体装置を提供することができる。
【００４１】
次のような変形も本発明の範囲内であり、上述の実施形態と組み合わせることが可能である。以下の変形例において、上述の実施形態と同様の構造、機能を示す部位に関しては、同一の符号で参照し、適宜説明を省略する。
（変形例１）
上述の実施形態において、導電層２４０を介し、半導体素子１００の複数のパッド１１が互いに接続されてもよい。
【００４２】
図８は、本変形例の半導体装置１ａの回路を示す図である。本変形例の半導体装置１は、それぞれ配線層２４ｃ、２４ｄ、２４ｅ、２４ｆを介し、パッド１１ｃ、１１ｄ、１１ｅおよび１１ｆに接続された導電層２４０ｉを備える。このようなパッド１１同士の配線が可能であることにより、より高い自由度で半導体装置１の内部の配線を行うことができる。
【００４３】
導電層２４０ｉは、半導体素子１００の接地端子に接続されていることも好ましい。すなわち、図８の例において、パッド１１ｃ〜ｆが接地端子の場合である。これにより、半導体装置１のグランド層を強化することができる。また、導電層２４０の５０％以上、好ましくは、７０％以上、さらに好ましくは９０％以上は、半導体素子１００の接地端子に接続されていることが好ましい。これにより、半導体装置１のグランド層をさらに強化することができる。
【００４４】
（変形例２）
上述の実施形態では、配線層２４をパッケージ基板２００に形成したが、半導体チップ１０に配線層を形成した後、半導体チップ１０と配線層を含む半導体素子１０１（図９）を支持基板４０に接合して半導体装置を製造してもよい。
【００４５】
図９は、本変形例の半導体装置１ｂを模式的に示す概念図である。図９（Ａ）は半導体装置１ｂの底面に垂直な断面を、回路を簡略化して模式的に示す図であり、図９（Ｂ）は、半導体装置１ｂの底面と半導体装置１ｂの内部の回路を重ねて模式的に示す図である。
【００４６】
半導体装置１ｂは、半導体素子１０１と、パッケージ基板２０１と、モールド樹脂３０とを含む。半導体素子１０１は、半導体チップ１０と、パッド１１と、柱状構造体１２と、はんだめっき１３と、半導体素子側配線層１４と、半導体素子側絶縁層１６と、半導体素子側絶縁層導通部１７とを備える。パッケージ基板２０１は、ソルダーレジスト層２９と、導電層２４０，２４０ｓと、はんだボール２５とを備える。図９（Ｂ）では、半導体素子１０１に対応する部分が破線で示されている。
なお、図９に図示されてはいないが、半導体チップ１０の端子形成面Ｓには、パッシベーション層等が配設され得る（図１１等参照）。
【００４７】
半導体素子側配線層１４は、半導体素子側絶縁層１６の半導体素子１０１とは反対側に形成され、半導体素子側絶縁層１６に沿って所定のパターンの配線を形成する。半導体素子側配線層１４は、柱状構造体１２およびはんだめっき１３を介して導電層２４０に接続する。導電層２４０は、絶縁層であるモールド樹脂３０の下側に形成されており、ソルダーレジスト層２９に導電層２４０，２４０ｓの少なくとも一部の表面が覆われている。
【００４８】
パッド１１ｇに接続される配線を見ていくと、当該配線は、パッド１１ｇからパッド導通部１７ｇを介して半導体素子側配線層１４ｇに接続される。半導体素子側配線層１４ｇは、半導体装置１ｂの底面に沿った方向に伸びており、柱状構造体１２ｇに接続する。柱状構造体１２ｇは、半導体素子側配線層１４ｇと導電層２４０ｇとを接続する。導電層２４０ｇは、柱状構造体１２ｇを、半導体装置１の底面の辺縁部に配置されたはんだボール２５ｇに接続する。
【００４９】
このように、配線層を半導体素子側絶縁層１６の一面に形成すると、半導体素子側絶縁層１６は、パッケージ側に絶縁層を形成する場合よりも薄く形成することが可能であるから、半導体装置１は全体の厚さＴを薄くすることができる。半導体素子側絶縁層１６の厚さは、４μｍ以上９μｍ以下が好ましく、４μｍ以上６μｍ以下がより好ましい。携帯電話等の部品の薄型化が要求される機器に搭載される場合、半導体装置１ｂの厚さＴは、５００μｍ以下が好ましく、３００μｍ以下がさらに好ましい。
【００５０】
図１０は、半導体装置１ｂの回路を模式的に示す図である。図１０では、図９（Ｂ）と同様、半導体素子１０１に対応する部分は破線で示している。パッド１１ｇは、半導体素子側配線層１４ｇおよび導電層２４０ｇを介してはんだボール２５ｇに接続されている。パッド１１ｈは、半導体素子側配線層１４ｈを介して柱状構造体１２ｈと接続され、柱状構造体１２ｈは２層目の配線層を介さずはんだボール２５ｈと接続されている。
【００５１】
本実施形態の半導体装置１ｂでは、半導体素子１０１の端子形成面Ｓを含む平面に半導体素子側配線層１４ｈおよび導電層２４０ｇの回路を射影したとき、半導体素子側配線層１４ｈの射影された回路と導電層２４０ｇの射影された回路とが点Ｐにおいて交差する。このように、半導体装置１ｂは、少なくとも一部のパッド１１の組について、それぞれ異なるパッド１１に接続された半導体素子側配線層１４と導電層２４０とを端子形成面Ｓに射影した場合に交差する配線構造を備えることが好ましい。
【００５２】
また、外部接続端子となるはんだボール２５ｊを端子形成面Ｓに射影したとき、パッド１１ｋと重なっている。このように、半導体装置１ｂは、少なくとも一部のパッド１１の組について、一方のパッド１１に接続された外部接続端子を端子形成面Ｓに射影すると、他方のパッド１１と重なることが好ましい。
なお、あるパッド１１と、端子形成面Ｓに射影された、当該パッド１１に接続されたはんだボール２５が重なる構成において、パッド１１から、半導体素子側配線層１４を介しパッド１１とは異なる位置の柱状構造体１２に接続された後、導電層２４０を介して再びパッド１１と重なるはんだボール２５の位置に戻ってくるように配線をしてもよい。このような配線も可能であることにより、さらに外部接続端子の配置の自由度を高めることができる。また、図１０の説明で示したような回路の立体的な構成は、本書で説明される他の２層以上の配線層を備える半導体装置に適用することができる。
【００５３】
（半導体装置１ｂの製造方法）
以下では、半導体装置１ｂの製造方法の流れを説明する。図１１から図１４までを参照しながら半導体素子１０１の製造方法を説明し、図１５および図１６を参照しながら、半導体素子１０１をモールドして半導体パッケージとする方法を説明する。
【００５４】
図１１から図１４までは、半導体素子１０１に含まれる回路が複数個形成されている半導体ウェハ１０１Ｗに半導体素子側配線層１４を形成する方法を模式的に示す図である。図１１（Ａ）〜（Ｄ）、図１２（Ａ）〜（Ｃ）、図１３（Ａ）〜（Ｃ）、図１４（Ａ）（Ｂ）は時系列順に示されている。
【００５５】
図１１（Ａ）は、半導体素子１０１の製造の第１工程の説明として、半導体ウェハ１０１Ｗを模式的に示す図である。半導体ウェハ１０１Ｗは、基板５０と、半導体チップ形成領域Ｖｔとを備える。基板５０の上には、半導体チップ形成領域Ｖｔが一定の間隔で形成され、各半導体チップ形成領域Ｖｔは、パッド１１と、パッシベーション層５１と、パッド１１と接続されている内部の電子回路（不図示）とを備える。この電子回路は半導体ウェハが個片化された後に半導体素子１０１の内部の回路等として機能する。半導体素子１０１の製造の第１工程では、半導体ウェハ１０１Ｗを製造または購入等により取得し、適宜異物、傷等の検査を行う。
【００５６】
図１１（Ｂ）は、半導体素子１０１の製造の第２工程を説明するための図である。この第２工程では、パッシベーション層５１の上に、半導体素子側絶縁層１６を形成する。まず、パッシベーション層５１の上に感光性のポリイミド樹脂をスピンコーター等で塗布する。その後、フォトマスクにより、半導体素子側絶縁層導通部１７（図９）に対応する開口部５１０を備える所定のパターンが残るようにポリイミド樹脂を露光し、現像後、ポリイミド樹脂を加熱硬化させる。
【００５７】
図１１（Ｃ）は、半導体素子１０１の製造の第３工程を説明するための図である。この第３工程では、めっきのためのシード層５２を形成する。シード層５２として、ＵＢＭとして機能する、チタンおよび／または銅等を含む１以上の薄膜をパッド１１および半導体素子側絶縁層１６の上にスパッタ工法等により形成する。
【００５８】
図１１（Ｄ）は、半導体素子１０１の製造の第４工程を説明するための図である。この第４工程では、所定のパターンでフォトレジスト５３をシード層５２の上に形成する。感光性のめっきレジスト５３をスピンコーター等によりシード層５２の上に塗布し、半導体素子側配線層１４（図９）のパターンに基づくパターンでフォトマスクにより露光し、現像する。
【００５９】
図１２（Ａ）は、半導体素子１０１の製造の第５工程を説明するための図である。この第５工程では、半導体素子側絶縁層導通部１７および半導体素子側配線層１４を形成する。電解銅メッキにより、シード層５２から、フォトレジスト５３により囲まれた範囲内に導体層を形成する。
【００６０】
図１２（Ｂ）は、半導体素子１０１の製造の第６工程を説明するための図である。この第６工程では、シード層５２の上に形成されていたフォトレジストを除去する。
なお、柱状構造体１２（図９）を形成しない場合、第６工程でフォトレジストを除去した後、図１３（Ｃ）で示される工程に進んでもよい。
【００６１】
図１２（Ｃ）は、半導体素子１０１の製造の第７工程を説明するための図である。第７工程では、所定のパターンでドライフィルム５４を形成する。まず、ドライフィルム状のフォトレジスト材を半導体素子側配線層１４およびシード層５２の上にラミネートする。その後、柱状構造体１２（図９）のパターンに基づくパターンでフォトマスクにより露光し、現像する。
なお、柱状構造体１２の径、高さ、および／または柱状構造体１２が配置される間隔等に応じて液状レジストをフォトレジスト材５４として用いてもよい。
【００６２】
図１３（Ａ）は、半導体素子１０１の製造の第８工程を説明するための図である。第８工程では、電解めっきにより、柱状構造体１２およびはんだめっき１３を形成する。電解銅メッキにより、半導体素子側配線層１４をシードとして、ドライフィルム５４により囲まれた範囲内に柱状の導体層１２を形成する。その後、はんだめっき１３を形成する。
【００６３】
図１３（Ｂ）は、半導体素子１０１の製造の第９工程を説明するための図である。第９工程では、ドライフィルム５４を除去する。
【００６４】
図１３（Ｃ）は、半導体素子１０１の製造の第１０工程を説明するための図である。第１０工程では、シード層５２の一部を除去する。エッチングにより、露出しているシード層５２を除去し、それぞれの半導体素子側配線層１４の間を絶縁し、不要な導体部分を除去する。
【００６５】
図１４（Ａ）は、半導体素子１０１の製造の第１１工程を説明するための図である。第１４工程では、バックグラインドにより基板５０を所定の厚さにまで薄くする。
【００６６】
図１４（Ｂ）は、半導体素子１０１の製造の第１２工程を説明するための図である。第１２工程では、基板５０をダイシングブレード等を用いて個片化する。個片化されたそれぞれの素子が半導体素子１０１となる。
【００６７】
図１５および１６は、半導体装置１ｂの製造方法における半導体素子１０１を封止して半導体パッケージとする工程を模式的に示す図である。図１５（Ａ）〜（Ｃ）、図１６（Ａ）〜（Ｃ）は時系列順に示されている。
【００６８】
図１５（Ａ）は、半導体装置１ｂの製造の工程Ｉを説明するための図である。工程Ｉでは、半導体素子１０１を支持基板４０に接合する。半導体素子１０１を、端子形成面Ｓを下向きにして、フリップ接合する。
【００６９】
図１５（Ｂ）は、半導体装置１ｂの製造の工程ＩＩを説明するための図である。工程ＩＩでは、エポキシ樹脂３０等を用いて、半導体素子１０１を封止する。
【００７０】
図１５（Ｃ）は、半導体装置１ｂの製造の工程ＩＩＩを説明するための図である。工程ＩＩＩでは、支持基板４０の半導体素子１０１が接合されている面とは反対側の面にエッチングレジスト４３を塗布し、導電層２４０のパターン（図９（Ｂ）参照）に基づいたパターンでフォトマスクを使用して露光、現像する。
【００７１】
図１６（Ａ）は、半導体装置１ｂの製造の工程ＩＶを説明するための図である。工程ＩＶでは、エッチングにより導電層２４０，２４０ｓを残して支持基板４０を除去する。支持基板４０の除去は、エッチングにより、支持基板４０の５０％以上、好ましくは７０％以上、さらに好ましくは９０％以上を残して溶解除去する。
【００７２】
図１６（Ｂ）は、半導体装置１ｂの製造の工程Ｖを説明するための図である。工程Ｖでは、モールド樹脂３０の導電層２４０が形成されている面に、導電層２４０，２４０ｓを覆うようにソルダーレジスト層２９を塗布形成し、はんだボール搭載位置に開口部を設け、はんだボール２５を当該開口部に形成する。
【００７３】
図１６（Ｃ）は、半導体装置１の製造の工程ＶＩを説明するための図である。工程ＶＩでは、ダイシングブレード等を用いて個片化し、個片化された半導体装置１ｂを取得する。
【００７４】
（１）本変形例の半導体装置の製造方法は、半導体ウェハ１０１Ｗの、半導体チップ１０のパッド１１が形成されている端子形成面Ｓに沿って半導体素子側絶縁層１６を形成することと、半導体素子側絶縁層１６の上にパッド１１と接続されている半導体素子側配線層１４を形成することと、半導体素子側配線層１４が形成されている半導体ウェハ１０１Ｗをダイシングし、半導体素子１０１を取得することと、を備える。これにより、配線層をパッケージ側に形成する場合よりも、半導体装置の反りを抑えることができる。
【００７５】
（２）本変形例の半導体装置およびその製造方法において、半導体素子１０１の半導体素子側配線層１４の上に、半導体素子側配線層１４と導電層２４０とを接続する導電性の柱状構造体１２が形成される。これにより、半導体チップ１０と導電層２４０との距離をより長くとることができるため、絶縁信頼性を向上させ、半導体装置の反りの吸収をしやすくなる。
【００７６】
（変形例３）
上述の実施形態の半導体装置１では、配線層２４により端子位置の再配線を行ったが、導電層２４０のみにより再配線を行ってもよい。
【００７７】
図１７（Ａ）は、本変形例の半導体装置１ｃの断面を模式的に示す図である。半導体装置１ｃは、上述の実施形態の半導体素子１００と、パッケージ基板２０１とを備える。導電層２４０が配線の導電パターンを備える他、配線層を有していない。
【００７８】
図１７（Ｂ）は、本変形例の半導体装置１ｃの回路を模式的に示す図である。パッド１１は、柱状構造体１２およびはんだめっき１３を介して、導電層２４０に接続されている。導電層２４０は、モールド樹脂３０の半導体素子１００の端子が露出される側に形成され、半導体装置１ｃの底面に沿った方向に伸び、はんだボール２５に接続される。
【００７９】
本変形例の半導体装置１ｃは、導電層２４０のみにより再配線を行っているため、半導体装置１ｃをより薄くすることができる。
【００８０】
本発明は上記実施形態の内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【符号の説明】
【００８１】
１…半導体装置、１０…半導体チップ、１２…柱状構造体、１４…半導体素子側配線層、２１…第１絶縁層、２２…第２絶縁層、２４…配線層、１００，１０１…半導体素子、２００，２０１…パッケージ基板、２４０，２４０ｉ，２４０ｓ…導電層、Ｓ…端子形成面。
【図１】
2018152538.tif 000003
【図２】
2018152538.tif 000004
【図３】
2018152538.tif 000005
【図４】
2018152538.tif 000006
【図５】
2018152538.tif 000007
【図６】
2018152538.tif 000008
【図７】
2018152538.tif 000009
【図８】
2018152538.tif 000010
【図９】
2018152538.tif 000011
【図１０】
2018152538.tif 000012
【図１１】
2018152538.tif 000013
【図１２】
2018152538.tif 000014
【図１３】
2018152538.tif 000015
【図１４】
2018152538.tif 000016
【図１５】
2018152538.tif 000017
【図１６】
2018152538.tif 000018
【図１７】
2018152538.tif 000019
【手続補正書】
【提出日】平成30年6月28日(2018.6.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
導電性の支持基板の上に絶縁層を形成することと、
前記絶縁層の上に前記支持基板と接続されている配線層を形成することと、
前記配線層の上に、半導体素子を配置して、前記半導体素子の接続端子を前記配線層に電気的に接続することと、
前記支持基板および前記配線層を備えるパッケージ基板と前記半導体素子とを封止樹脂を用いて封止することと、
封止された前記パッケージ基板の前記支持基板を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、
を含み、
前記導電パターンに基づく一部の厚さは、９０μｍ以上である半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記支持基板の除去は、エッチングにより、前記支持基板の５０％以上を残して溶解除去する半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記外部接続端子は、前記半導体素子の接続端子が形成されている端子形成面よりも広い範囲に散らばって配置されている半導体装置の製造方法。
【請求項４】
請求項１から３までのいずれか一項に記載の半導体装置の製造方法において、
前記支持基板の前記導電パターンに基づいた一部の５０％以上は、前記半導体素子の接地端子に接続されている半導体装置の製造方法。
【請求項５】
請求項１から４までのいずれか一項に記載の半導体装置の製造方法において、
内部回路に接続された前記接続端子が形成された複数の半導体チップ形成領域を有する半導体ウェハを準備することと、
それぞれの前記半導体チップ形成領域の前記接続端子が形成されている端子形成面の上に半導体素子側絶縁層を形成することと、
前記半導体素子側絶縁層の上に前記接続端子と接続されている半導体素子側配線層を形成することと、
前記半導体素子側配線層が形成されている半導体ウェハをダイシングし、前記半導体素子を取得することと、
を備える半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記半導体素子の前記半導体素子側配線層の上に、導電性の柱状構造体を形成することを備える半導体装置の製造方法。
【請求項７】
内部回路に接続された接続端子が形成された複数の半導体チップ形成領域を有する半導体ウェハを準備することと、
それぞれの前記半導体チップ形成領域の前記接続端子が形成されている端子形成面に半導体素子側絶縁層を形成することと、
前記半導体素子側絶縁層の上に前記接続端子と接続されている半導体素子側配線層を形成することと、
前記半導体素子側配線層が形成されている半導体ウェハをダイシングし、半導体素子を取得することと、
導電性基板を備えるパッケージ基板と、前記半導体素子とを封止することと、
封止された前記パッケージ基板の前記導電性基板を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、
を備え、
前記導電パターンに基づく一部の厚さは、９０μｍ以上である半導体装置の製造方法。
【請求項８】
半導体素子と、
前記半導体素子の接続端子と接続されている配線層と、
前記半導体素子において前記接続端子が形成されている端子形成面と、前記配線層との間に形成された第１絶縁層と、
前記配線層と接続され、外部接続端子を含む導電パターン、および、少なくとも前記導電パターンの一部と分離して形成された支持用導電層を備える導電層と、
前記配線層と、前記導電層との間に形成された第２絶縁層と、
前記導電層に形成され、前記端子形成面よりも広い範囲に散らばって配置された外部接続端子と、を備え、
前記支持用導電層の厚さは、９０μｍ以上である半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記導電層は、前記第２絶縁層の前記半導体素子が配置されている側とは逆側の面に形成され、前記第２絶縁層の５０％以上を覆っている半導体装置。
【請求項１０】
請求項８または９に記載の半導体装置において、
前記第１絶縁層は、前記端子形成面に沿って配置された半導体素子側絶縁層であり、
前記配線層は、前記第１絶縁層に沿って配置された半導体素子側配線層である半導体装置。
【請求項１１】
請求項８から１０までのいずれか一項に記載の半導体装置において、
前記導電層は、銅、ステンレス、ニッケルからなる群から選択される少なくとも一以上の金属を備える半導体装置。
【請求項１２】
請求項８から１１までのいずれか一項に記載の半導体装置において、
導電性の柱状構造体を備え、
前記配線層と前記導電層とは、前記柱状構造体を介して接続される半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本発明の第１の態様によると、半導体装置の製造方法は、導電性の支持基板の上に絶縁層を形成することと、前記絶縁層の上に前記支持基板と接続されている配線層を形成することと、前記配線層の上に、半導体素子を配置して、前記半導体素子の接続端子を前記配線層に電気的に接続することと、前記支持基板および前記配線層を備えるパッケージ基板と前記半導体素子とを封止樹脂を用いて封止することと、封止された前記パッケージ基板の前記支持基板を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、を含み、前記導電パターンに基づく一部の厚さは、９０μｍ以上である。
本発明の第２の態様によると、半導体装置の製造方法は、内部回路に接続された接続端子が形成された複数の半導体チップ形成領域を有する半導体ウェハを準備することと、それぞれの前記半導体チップ形成領域の前記接続端子が形成されている端子形成面に半導体素子側絶縁層を形成することと、前記半導体素子側絶縁層の上に前記接続端子と接続されている半導体素子側配線層を形成することと、前記半導体素子側配線層が形成されている半導体ウェハをダイシングし、半導体素子を取得することと、導電性基板を備えるパッケージ基板と、前記半導体素子とを封止することと、封止された前記パッケージ基板の前記導電性基板を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、を備え、前記導電パターンに基づく一部の厚さは、９０μｍ以上である。
本発明の第３の態様によると、半導体装置は、半導体素子と、前記半導体素子の接続端子と接続されている配線層と、前記半導体素子において前記接続端子が形成されている端子形成面と、前記配線層との間に形成された第１絶縁層と、前記配線層と接続され、外部接続端子を含む導電パターン、および、少なくとも前記導電パターンの一部と分離して形成された支持用導電層を備える導電層と、前記配線層と、前記導電層との間に形成された第２絶縁層と、前記導電層に形成され、前記端子形成面よりも広い範囲に散らばって配置された外部接続端子と、を備え、前記支持用導電層の厚さは、９０μｍ以上である。