(57)【要約】【課題】アバランシェフォトダイオードの素子劣化を抑制した上で、より高い速度でより高感度に動作させる。【解決手段】電界制御層１０４の上には、半導体からなる電子走行層１０５が形成され、電子走行層１０５の上には、半導体からなる光吸収層１０６が形成され、光吸収層１０６の上には、ｐ型の半導体からなるｐ型コンタクト層１０７が形成されている。ｐ型コンタクト層１０７は、電子走行層１０５より下の層より小さい面積とされている。また、電子走行層１０５は、光吸収層１０６より大きいバンドギャップエネルギーとされている。【選択図】  図１
2018152489.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成されたｎ型の半導体からなるｎ型コンタクト層と、
前記ｎ型コンタクト層の上に形成されたアンドープの半導体からなる増倍層と、
前記増倍層の上に形成されたｎ型またはｐ型の半導体からなる電界制御層と、
前記電界制御層の上に形成された半導体からなる電子走行層と、
前記電子走行層の上に形成された半導体からなる光吸収層と、
前記光吸収層の上に形成されたｐ型の半導体からなるｐ型コンタクト層と
を少なくとも備え、
前記ｐ型コンタクト層は、前記電子走行層より下の層より小さい面積とされ、
前記電子走行層は、前記光吸収層より大きいバンドギャップエネルギーとされている
ことを特徴とするアバランシェフォトダイオード。
【請求項２】
請求項１記載のアバランシェフォトダイオードにおいて、
前記電子走行層は、前記光吸収層より正孔飽和速度の大きい半導体から構成されている
ことを特徴とするアバランシェフォトダイオード。
【請求項３】
請求項１または２記載のアバランシェフォトダイオードにおいて、
前記電子走行層は、アクセプタ不純物が添加されてｐ型とされ、
前記電子走行層のアクセプタ不純物濃度は、５×１０17ｃｍ-3以下とされている
ことを特徴とするアバランシェフォトダイオード。
【請求項４】
請求項１〜３のいずれか１項に記載のアバランシェフォトダイオードにおいて、
前記光吸収層は、アクセプタ不純物が添加されてｐ型とされ、
前記光吸収層のアクセプタ不純物濃度は、５×１０15ｃｍ-3以上とされている
ことを特徴とするアバランシェフォトダイオード。
【請求項５】
請求項１〜４のいずれか１項に記載のアバランシェフォトダイオードにおいて、
前記ｎ型コンタクト層、前記増倍層、前記電界制御層、および前記電子走行層は、同一の半導体から構成されていることを特徴とするアバランシェフォトダイオード。
【請求項６】
請求項１〜５のいずれか１項に記載のアバランシェフォトダイオードにおいて、
前記光吸収層は、ゲルマニウムから構成され、
前記増倍層は、シリコンから構成されている
ことを特徴とするアバランシェフォトダイオード。
【請求項７】
請求項１〜６のいずれか１項に記載のアバランシェフォトダイオードにおいて、
前記光吸収層は、前記ｐ型コンタクト層と同じ面積とされていることを特徴とするアバランシェフォトダイオード。
【請求項８】
請求項７記載のアバランシェフォトダイオードにおいて、
前記電子走行層は、下部と、前記下部より小さい面積とされた上部とから構成され、
前記上部は、前記ｐ型コンタクト層および前記光吸収層と同じ面積とされ、
前記下部は、前記電子走行層より下の層と同じ面積とされている
ことを特徴とするアバランシェフォトダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アバランシェフォトダイオードに関する。
【背景技術】
【０００２】
光通信における一般的な光レシーバは、通常、受光素子ならびに受光素子により生じる光電流を増幅するトランスインピーダンスアンプにより構成される。受光素子としては、フォトダイオード（ＰＤ）、またはアバランシェ・フォトダイオード（ＡＰＤ）がある。受光素子は、入射した光を電流に変換する役割を持つが、ＰＤは光電変換効率が量子効率として１００％が上限となる。これに対し、ＡＰＤは、素子内において生じた光電子を、高電界下で加速することにより原子と衝突させ、イオン化させることによりキャリアを増幅させる機能をもつ受光素子である。このように、１光子に対して複数のキャリアが出力されるため、ＡＰＤは量子変換効率として１００％を上回る感度を得ることが可能であり、高感度の光レシーバに適用される（非特許文献１参照）。
【０００３】
光通信に用いられるＡＰＤには、長期間動作を保証する高い信頼性が要求されるが、ＡＰＤにおいて高信頼性を実現することは容易ではない。ＡＰＤは、素子に高い電界を生じさせるが、素子の側面や表面にこのような高い電界が生じた場合には表面、ないしは側面からの素子劣化が顕著となるためである。このため、ＡＰＤでは高い信頼性を確保するため、イオン注入や選択拡散によって所望の領域をドーピングすることで、素子の動作領域を規定し、素子の側面に電界が生じない構造が採られてきた（非特許文献２，非特許文献３参照）。
【０００４】
これらの構造は、プレーナ構造と呼ばれ、メサ加工により素子の動作面積が決定される一般的なＰＩＮ−ＰＤと異なり、意図的なメサ加工は用いず、上記選択ドーピングによって実効的に動作面積を規定している。プレーナ構造は、高い信頼性を実現するが、イオン注入や選択拡散といった技術ではドーピング領域の精緻な制御が困難である。このため、２５Ｇｂｉｔ／ｓ以上の高速動作が求められるようになると、小さい動作面積（すなわち、小さい素子容量）を再現性良く実現できるメサ構造が好ましい。
【０００５】
これらのことにより、２５Ｇｂｉｔ／ｓ動作に向けては、多段メサ構造を有する反転型・トリプルメサ構造が提案されている（非特許文献４参照）。反転型・トリプルメサ構造によると、最上部のコンタクト層を最も小さいメサ形状に加工し、下方の半導体層をより面積の大きいメサ形状とすることで、最上部コンタクト層以外の半導体層における側面電界を緩和している。
【０００６】
非特許文献４にある反転型・トリプルメサＡＰＤにおいては、ＡＰＤの高増倍率動作時におけるエッジブレークダウンの抑制を目的として「エッジ電界緩和層」を設けている。これは、トリプルメサ構造のように、素子の最上層の構造によって素子の内部に電界狭窄を行う場合、この構造の端部に電界が集中することにより、局所的なブレークダウンを生じる「エッジブレークダウン」の危険性が依然として伴うためである。エッジ電界緩和層を用いることで、最上層のメサと増倍層を空間的に分離することにより、増倍層におけるエッジ電界を緩和し、増倍層でのエッジブレークダウンを抑制している。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】J. C. Campbell, "Recent Advances in Telecommunications Avalanche Photodiodes", Journal of Lightwave Technology, vol. 25, no. 1, pp. 109-121, 207.
【非特許文献２】E. Ishimura et al., "Degradation Mode Analysis on Highly Reliable Guardring-Free Planar InAlAs Avalanche Photodiodes", Journal of Lightwave Technology, vol. 25, no. 12, pp. 3683-3693, 2007.
【非特許文献３】Y. Hirota et al., "Reliable non-Zn-diffused InP/InGaAs avalanche photodiode with buried n-InP layer operated by electron injection mode", Electronics Letters, vol. 40, no. 21, pp. 1378-1379, 2004.
【非特許文献４】M. Nada et al., "Triple-mesa Avalanche Photodiode With Inverted P-Down Structure for Reliability and Stability", Journal of Lightwave Technology, vol. 32, no. 8, pp. 1543-1548, 2014.
【非特許文献５】Y. Kang et al., "Monolithic germanium/silicon avalanche photodiodes with 340 GHz gain-bandwidth product", Nature Photonics, vol. 3, pp. 59-63, 2009.
【非特許文献６】M. Huang et al., "25Gb/s Normal Incident Ge/Si Avalanche Photodiode", The European Conference on Optical Communication, We. 2. 4. 4, 2004.
【非特許文献７】N. Li et al., "High-Saturation-Current Charge-Compensated InGaAs-InP Uni-Traveling-Carrier Photodiode", IEEE Photonics Technology Letters, vol. 16, no. 3, pp. 864-866, 2004.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、最近の高速ＡＰＤにおいては、ＩｎＰ基板上に作製するＩＩＩ−Ｖ族半導体のＡＰＤに加えて、Ｓｉ基板上にＳｉやＧｅを積層成長し作製するＳｉ系ＡＰＤが報告されている（非特許文献５、非特許文献６参照）。ＡＰＤの高速性能としては、ＩＩＩ−Ｖ族半導体による報告が多いが、Ｓｉは高い利得帯域積を有するため、潜在的に高速高感度動作が可能であり、また大口径プロセスにより量産性に優れるという利点がある。非特許文献５に示すＡＰＤでは、メサ構造を有しているが、このようなメサ構造を有しながら素子の中心部に電界を集中させる構造を取った場合、エッジ電界による動作不良が懸念される。
【０００９】
この動作不良について、図１２を用いて説明する。図１２に示すように、この種のＡＰＤは、基板７０１の上に、ｎ型のコンタクト層７０２、増倍層７０３、ｐ型の電界制御層７０４、光吸収層７０５、ｐ型のコンタクト層７０６が形成されている。増倍層７０３および電界制御層７０４は、コンタクト層７０２より小さい面積のメサとされている。また、光吸収層７０５、コンタクト層７０６は、電界制御層７０４より小さいメサとされている。このように形成されているＡＰＤに電圧を印加していった場合、素子内部の電界強度は上昇するが、図１２中の多段メサのエッジ部分７１１においては電界の集中が伴う。このようなエッジ電界が生じた場合、局所的なブレークダウンにより、ＡＰＤの正常な動作はできなくなる。
【００１０】
非特許文献４に示したようなエッジ電界緩和層を、Ｓｉ系のＡＰＤに適用することは必ずしも容易ではない。これは、従来のＩｎＰ基板やＩｎＧａＡｓ光吸収層を用いたＩＩＩ−Ｖ族半導体によるＡＰＤとは異なり、Ｓｉ系の場合は、Ｇｅ光吸収層が結晶成長の最後の工程となることが一般的であり、また、用いることが可能な材料系がＳｉ、Ｇｅ、ＳｉＧｅのみであるといった、構造設計の自由度が小さいことに由来する。この問題は、Ｓｉ系のＡＰＤに限らず、極めて高い利得を実現できるとされているＩｎＡｓを用いたＡＰＤにおいても同様である。
【００１１】
上に述べたように、従来のＩｎＰ基板上に形成するＩｎＧａＡｓ光吸収層を有するＡＰＤとは異なる材料系でＡＰＤを形成し、エッジブレークダウンを抑制しようとした場合、設計の自由度が小さいことから、従来技術の適用は困難であった。このように、従来の技術では、ＡＰＤの素子劣化を抑制した上で、より高い速度でより高感度に動作させることが容易ではないという問題があった。
【００１２】
本発明は、以上のような問題点を解消するためになされたものであり、アバランシェフォトダイオードの素子劣化を抑制した上で、より高い速度でより高感度に動作させることを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係るアバランシェフォトダイオードは、基板の上に形成されたｎ型の半導体からなるｎ型コンタクト層と、ｎ型コンタクト層の上に形成されたアンドープの半導体からなる増倍層と、増倍層の上に形成されたｎ型またはｐ型の半導体からなる電界制御層と、電界制御層の上に形成された半導体からなる電子走行層と、電子走行層の上に形成された半導体からなる光吸収層と、光吸収層の上に形成されたｐ型の半導体からなるｐ型コンタクト層とを少なくとも備え、ｐ型コンタクト層は、電子走行層より下の層より小さい面積とされ、電子走行層は、光吸収層より大きいバンドギャップエネルギーとされている。
【００１４】
上記アバランシェフォトダイオードにおいて、電子走行層は、光吸収層より正孔飽和速度の大きい半導体から構成されているとよい。
【００１５】
上記アバランシェフォトダイオードにおいて、電子走行層は、アクセプタ不純物が添加されてｐ型とされ、電子走行層のアクセプタ不純物濃度は、５×１０17ｃｍ-3以下とされているとよい。
【００１６】
上記アバランシェフォトダイオードにおいて、光吸収層は、アクセプタ不純物が添加されてｐ型とされ、光吸収層のアクセプタ不純物濃度は、５×１０15ｃｍ-3以上とされているとよい。
【００１７】
上記アバランシェフォトダイオードにおいて、ｎ型コンタクト層、増倍層、電界制御層、および電子走行層は、同一の半導体から構成されていてもよい。
【００１８】
上記アバランシェフォトダイオードにおいて、光吸収層は、ゲルマニウムから構成し、増倍層は、シリコンから構成することができる。
【００１９】
上記アバランシェフォトダイオードにおいて、光吸収層は、ｐ型コンタクト層と同じ面積とされていてもよい。また、この場合、電子走行層は、下部と、下部より小さい面積とされた上部とから構成され、上部は、ｐ型コンタクト層および光吸収層と同じ面積とされ、下部は、電子走行層より下の層と同じ面積とされているようにしてもよい。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、電子走行層は、光吸収層より大きいバンドギャップエネルギーとされているようにしたので、アバランシェフォトダイオードの素子劣化を抑制した上で、より高い速度でより高感度に動作させることができるという優れた効果が得られる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施の形態１におけるアバランシェフォトダイオードの構成を模式的に示す断面図である。
【図２】図２は、実施の形態１におけるアバランシェフォトダイオードの垂直方向における電界強度プロファイルを示す特性図である。
【図３】図３は、アバランシェフォトダイオードの光吸収層１０６における電子および正孔のドリフト移動を説明するための説明図である。
【図４】図４は、本発明の実施の形態２におけるアバランシェフォトダイオードの構成を模式的に示す断面図である。
【図５】図５は、実施の形態２におけるアバランシェフォトダイオードの垂直方向における電界強度プロファイルを示す特性図である。
【図６Ａ】図６Ａは、本発明の実施の形態３におけるアバランシェフォトダイオードの構成を模式的に示す断面図である。
【図６Ｂ】図６Ｂは、本発明の実施の形態３におけるアバランシェフォトダイオードの構成を模式的に示す断面図である。
【図７】図７は、実施の形態３におけるアバランシェフォトダイオードの垂直方向における電界強度プロファイルを示す特性図である。
【図８】図８は、本発明の実施の形態４におけるアバランシェフォトダイオードの構成を模式的に示す断面図である。
【図９】図９は、実施の形態４におけるアバランシェフォトダイオードの垂直方向における電界強度プロファイルを示す特性図である。
【図１０】図１０は、本発明の実施の形態５におけるアバランシェフォトダイオードの構成を模式的に示す断面図である。
【図１１】図１１は、本発明の実施の形態６におけるアバランシェフォトダイオードの構成を模式的に示す断面図である。
【図１２】図１２は、従来のアバランシェフォトダイオードの構成を模式的に示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図を参照して説明する。
【００２３】
［実施の形態１］
はじめに、本発明の実施の形態１におけるアバランシェフォトダイオード（ＡＰＤ）について、図１を用いて説明する。このＡＰＤは、まず、基板１０１の上に形成されたｎ型の半導体からなるｎ型コンタクト層１０２を備える。また、ｎ型コンタクト層１０２の上には、アンドープの半導体からなる増倍層１０３が形成されている。例えば、増倍層１０３は、電圧印加時に正孔衝突によるイオン化が生じない半導体から構成されていればよい。
【００２４】
また、増倍層１０３の上には、ｐ型の半導体からなる電界制御層１０４が形成されている。また、電界制御層１０４の上には、半導体からなる電子走行層１０５が形成されている。また、電子走行層１０５の上には、半導体からなる光吸収層１０６が形成されている。また、光吸収層１０６の上には、ｐ型の半導体からなるｐ型コンタクト層１０７が形成されている。
【００２５】
上述した構成に加え、本発明では、ｐ型コンタクト層１０７は、電子走行層１０５より下の層より小さい面積とされている。例えば、平面視で、各層は円形とされ、各々の中心が同じ軸上に配置され、ｐ型コンタクト層１０７は、他の層より小さい面積とされている。この構造では、ｐ型コンタクト層１０７は、平面視で光吸収層１０６の領域の内側に配置される状態となる。また、電子走行層１０５は、光吸収層１０６より大きいバンドギャップエネルギーとされている。なお、ｎ型コンタクト層１０２およびｐ型コンタクト層１０７には、各々電極（不図示）が電気的に接続して形成されている。
【００２６】
以下、より詳細に説明する。ＡＰＤにおいては、素子への電圧を０Ｖから逆電圧となるようその電圧を大きくしていく際に、まずはｎ型コンタクト層１０２およびｐ型とした電界制御層１０４の空乏化を伴いながら、増倍層１０３の電界強度が上昇していく。電界制御層１０４が完全空乏化する電圧よりも印加電圧が大きくなると、電子走行層１０５および光吸収層１０６に電界が生じ始め、光吸収層１０６において生成されたフォトキャリアはドリフト移動を始める。この電圧においてＡＰＤとしては高速動作が可能になり、この電圧をオン電圧と呼ぶ。
【００２７】
上述したオン電圧以上の電圧印加においては、増倍層１０３、電子走行層１０５、光吸収層１０６のそれぞれの電界強度が上昇していく。正常なＡＰＤ動作をする場合、増倍層１０３の電界強度がアバランシェブレークダウンを引き起こす電界強度となる電圧がブレークダウン電圧となる。この場合の、素子中央部の垂直方向における電界強度プロファイルを、図２の実線で示す。また、図２の点線で、上述したＡＰＤのエッジ部１１１における垂直方向の電界強度プロファイルを示す。電子走行層１０５の効果により、エッジ部１１１の直下の部分であっても、増倍層１０３の電界強度の局所的な上昇は抑制することが可能となる。
【００２８】
さて、本発明の基本的な素子構造では、図１に示すように、ｐ型コンタクト層１０７を光吸収層１０６より以下の領域より小さい面積とすることによって、素子の、基板１０１の平面に平行な水平方向における中心部に電界を集中させ、素子側面における電界を緩和するようにしている。この電界を緩和するための多段メサ構造を用いた場合、ｐ型コンタクト層１０７のエッジ部１１１の直下においてエッジ電界が生じる。このエッジ電界が増倍層１０３に及んだ場合、増倍層１０３の電界強度はエッジ電界が及ぶ部分のみ局所的に上昇し、エッジブレークダウンを誘発するため、これを回避するための工夫が必要になる。
【００２９】
増倍層１０３におけるエッジブレークダウンを抑制する手法として、エッジ部分と増倍層１０３を空間的に分離することが知られている。しかしながら、光吸収層１０６を厚くする場合、その膜厚に応じて受光感度およびＡＰＤの帯域が大きく変換する。これは、図３に示すように、光吸収層１０６においては電子、正孔の両方がドリフト移動するため、電子に比べて飽和速度の小さい正孔が素子全体の帯域を律速するためである。このため、ＡＰＤにおいてエッジブレークダウンの抑制を目的として光吸収層１０６の膜厚を変化させることは、感度と帯域といったＡＰＤにおける最も重要な特性の設計事項に影響することになる。
【００３０】
上述した影響を防ぐため、エッジ部分と増倍層１０３との間に電子走行層１０５を設けている。電子走行層１０５によってエッジ部分と増倍層１０３とを空間的に分離でき、結果として、エッジブレークダウンを抑制することが可能となる。加えて、電子走行層１０５を、光吸収層１０６を構成する材料よりも大きいバンドギャップを持つ材料で構成することで、エッジブレークダウンに対する耐圧を高くしている。例えば、光吸収層１０６をＧｅから構成した場合、電子走行層１０５を、ＳｉＧｅなどの、光吸収層１０６を構成する材料よりも大きいバンドギャップを持つ材料で構成することで、エッジブレークダウンに対する耐圧を高くすることができる。
【００３１】
ところで、電子走行層１０５の厚さは、感度に影響を与えることが無く、増倍層１０３におけるアバランシェ増倍が無い場合、電子走行層１０５を走行するキャリアは比較的飽和速度の大きい電子のみである。一方、増倍層１０３におけるアバランシェ増倍がある場合、電子走行層１０５は正孔がドリフト移動する。
【００３２】
これに対し、本発明では、電子走行層１０５を光吸収層１０６とは異なる材料から構成しており、電子走行層１０５を、光吸収層１０６よりも正孔飽和速度の大きい任意の材料から構成することができる。電子走行層１０５を、光吸収層１０６よりも正孔飽和速度の大きいものとすることで、電子走行層１０５の厚さの変化がＡＰＤ全体の帯域特性に与える影響を、前述した光吸収層１０６の膜厚を変化させることでエッジブレークダウンを抑制する既知の技術と比較すると小さくすることができる。本発明にはこのような利点がある。
【００３３】
実施の形態１におけるＡＰＤは、例えば、基板１０１は、高抵抗シリコンから構成し、ｎ型コンタクト層１０２は、ｎ型のシリコンから構成し、増倍層１０３は、シリコンから構成し、電界制御層１０４は、ｐ型のシリコンから構成し、電子走行層１０５は、ＳｉＧｅから構成し、光吸収層１０６は、Ｇｅから構成し、ｐ型コンタクト層１０７は、ｐ型のＧｅから構成すればよい。ＳｉＧｅは、Ｇｅと比べて高い正孔飽和速度を有することが知られている。
【００３４】
上述した各層は、ＳｉやＧｅを、例えば、よく知られたＣＶＤ（Chemical Vapor Deposition）法により成長することで形成すればよい。また、ｎ型ドーパントとしては、例えばヒ素（Ａｓ）を用い、ｐ型ドーパントとしては例えばボロン（Ｂ）を用いればよい。また、基板１０１は、高抵抗あるいは反絶縁性基板を用いると高周波特性を確保する上で有利であることは言うまでもない。
【００３５】
各層となる材料を基板１０１の上に結晶成長して積層構造を形成した後、よく知られたフォトリソグラフィ技術およびドライエッチング技術・ウエットエッチング技術により、各層をパターニングして素子構造形成すればよい。また、蒸着などにより電極を形成すればよい。例えば、ｐ型コンタクト層１０７は、一般に用いられている反応性イオンエッチング技術によって、平面視円形のメサ形状に加工すればよい。
【００３６】
この後、光吸収層１０６およびこれより下層をｐ型コンタクト層１０７より大きい面積の、平面視円形のメサ形状に加工する。この加工では、ｐ型コンタクト層１０７のエッチング加工の後に、再度レジストパタンを形成するが、このレジストパタンを、ｐ型コンタクト層１０７よりも大きいメサ形状に形成すればよい。光吸収層１０６およびこれより下層を、ｐ型コンタクト層１０７より大きい面積とすることで、ＡＰＤ動作時における素子の側面電界を軽減でき、高信頼化が可能な構造が実現できる。
【００３７】
この加工では、同一形状のレジストパタンで、ＣＦ4とＯ2の混合ガスにより、光吸収層１０６からｎ型コンタクト層１０２の表面までをエッチングすればよい。ｎ型コンタクト層１０２は、増倍層１０３、電界制御層１０４、電子走行層１０５、および光吸収層１０６のメサより大きい面積としておく。このメサ周囲のｎ型コンタクト層１０２の上に、一方の電極パッドが形成できる。他方の電極パッドは、ｐ型コンタクト層１０７の上に形成すればよい。
【００３８】
上述したメサ形状の加工後に、金属配線を形成する。例えば、電子ビーム蒸着を用いてチタン（Ｔｉ）／アルミニウム（Ａｌ）により、上述した各電極パッドを形成し、この後ＳｉＯ2やＳｉＮなどの絶縁材料による表面保護膜を形成する。表面保護膜の形成後、表面保護膜に上述した各電極パッドに到達するスルーホールを形成し、各々の電極パッドに接続されるように電子ビーム蒸着法あるいはメッキ法などを用いて金（Ａｕ）により各配線を形成すればよい。
【００３９】
以上に示したように、本発明によれば、光吸収層１０６より大きいバンドギャップエネルギーの電子走行層１０５を、光吸収層１０６と増倍層１０３との間に設けたので、メサ型のＡＰＤにおいて、素子の劣化を抑制した上で、エッジブレークダウンによる動作不良を抑制しながら、高速・高感度動作を実現することができる。
【００４０】
［実施の形態２］
次に、本発明の実施の形態２におけるＡＰＤについて図４を用いて説明する。このＡＰＤは、まず、基板２０１の上に形成されたｎ型の半導体からなるｎ型コンタクト層２０２を備える。また、ｎ型コンタクト層２０２の上には、アンドープの半導体からなる増倍層２０３が形成されている。
【００４１】
また、増倍層２０３の上には、ｐ型の半導体からなる電界制御層２０４が形成されている。また、電界制御層２０４の上には、半導体からなる電子走行層２０５が形成されている。また、電子走行層２０５の上には、半導体からなる光吸収層２０６が形成されている。また、光吸収層２０６の上には、ｐ型の半導体からなるｐ型コンタクト層２０７が形成されている。
【００４２】
また、ｐ型コンタクト層２０７は、電子走行層２０５より下の層より小さい面積とされている。例えば、平面視で、各層は円形とされ、各々の中心が同じ軸上に配置され、ｐ型コンタクト層２０７は、他の層より小さい面積とされている。この構造では、ｐ型コンタクト層２０７は、平面視で光吸収層２０６の領域の内側に配置される状態となる。また、電子走行層２０５は、光吸収層２０６より大きいバンドギャップエネルギーとされている。なお、ｎ型コンタクト層２０２およびｐ型コンタクト層２０７には、各々電極（不図示）が電気的に接続して形成されている。
【００４３】
上述した構成は、前述した実施の形態１と同様である。実施の形態２では、電子走行層２０５が、アクセプタ不純物が添加されてｐ型とされている。電子走行層２０５のアクセプタ不純物濃度は、５×１０17ｃｍ-3以下とされている。他の層を構成する材料は、前述した実施の形態１と同様である。
【００４４】
実施の形態２におけるＡＰＤの動作原理を以下に述べる。実施の形態２のＡＰＤにおいては、素子への電圧を０Ｖから逆電圧となるようその電圧を大きくしていく際に、まずはｎ型コンタクト層２０２および電界制御層２０４の空乏化を伴いながら、増倍層２０３の電界強度が上昇していく。電界制御層２０４が完全空乏化する電圧よりも印加電圧が大きくなると、電子走行層２０５における空乏化が開始する。
【００４５】
電子走行層２０５が完全空乏化した後、光吸収層２０６に電界が生じ始め、光吸収層２０６において生成されたフォトキャリアはドリフト移動を始める。この電圧においてＡＰＤとしては高速動作が可能になる。この電圧が、いわゆるオン電圧である。オン電圧以上の電圧印加においては、増倍層２０３、電子走行層２０５、光吸収層２０６のそれぞれの電界強度が上昇していく。正常なＡＰＤ動作をする場合、増倍層２０３の電界強度がアバランシェブレークダウンを引き起こす電界強度となる電圧がブレークダウン電圧となる。この場合の、素子の中央部における垂直方向の電界強度プロファイルを図５の実線に示す。また、図５の点線で、上述したｐ型コンタクト層２０７の周縁部（エッジ部）における垂直方向の電界強度プロファイルを示す。
【００４６】
実施の形態２においては、実施形態１と同様に増倍層２０３におけるエッジブレークダウンを抑制できるとともに、電子走行層２０５、光吸収層２０６におけるエッジブレークダウンも抑制できる。更に電子走行層２０５を、５×１０17ｃｍ-3以下の低濃度のｐ型とすることで、実施形態１と比較して、増倍層２０３に効率的に電界を印加できるようになるため、同じ電圧状態においても光吸収層２０６における電界強度をより小さくすることができる。
【００４７】
ただし、電子走行層２０５における不純物濃度を５×１０17ｃｍ-3を上回るような高い値とする場合、増倍層２０３における電界強度がアバランシェブレークダウンを生じる電界強度となる素子電圧に至っても、電子走行層２０５が完全空乏化せず、光吸収層２０６における電界強度がゼロとなり、フォトキャリアがドリフト移動しないという懸念がある。このため、実施の形態２における電子走行層２０５の不純物濃度には上限が存在する。
【００４８】
ここで説明した、電界強度をより小さくできることは、構造設計上の自由度が向上するという効果を与える。実施の形態２においては、実施の形態１と比較して更に光吸収層２０６におけるエッジブレークダウンの抑制効果を大きくすることが可能となる。
【００４９】
実施の形態２におけるＡＰＤは、例えば、基板２０１は、高抵抗シリコンから構成し、ｎ型コンタクト層２０２は、ｎ型のシリコンから構成し、増倍層２０３は、シリコンから構成し、電界制御層２０４は、ｐ型のシリコンから構成し、電子走行層２０５は、ｐ-−ＳｉＧｅから構成し、光吸収層２０６は、Ｇｅから構成し、ｐ型コンタクト層２０７は、ｐ型のＧｅから構成すればよい。
【００５０】
上述した各層は、ＳｉやＧｅを、例えば、よく知られたＣＶＤ法により成長することで形成すればよい。また、ｎ型ドーパントとしては、例えばＡｓを用い、ｐ型ドーパントとしては例えばボロンＢを用いればよい。
【００５１】
各層となる材料を基板２０１の上に結晶成長して積層構造を形成した後、よく知られたフォトリソグラフィ技術およびドライエッチング技術・ウエットエッチング技術により、各層をパターニングして素子構造形成すればよい。また、蒸着などにより電極を形成すればよい。例えば、ｐ型コンタクト層２０７は、一般に用いられている反応性イオンエッチング技術によって、平面視円形のメサ形状に加工すればよい。
【００５２】
この後、光吸収層２０６およびこれより下層をｐ型コンタクト層２０７より大きい面積の、平面視円形のメサ形状に加工する。この加工では、ｐ型コンタクト層２０７のエッチング加工の後に、再度レジストパタンを形成するが、このレジストパタンを、ｐ型コンタクト層２０７よりも大きいメサ形状に形成すればよい。光吸収層２０６およびこれより下層を、ｐ型コンタクト層２０７より大きい面積とすることで、ＡＰＤ動作時における素子の側面電界を軽減でき、高信頼化が可能な構造が実現できる。
【００５３】
この加工では、同一形状のレジストパタンで、ＣＦ4とＯ2の混合ガスにより、光吸収層２０６からｎ型コンタクト層２０２の表面までをエッチングすればよい。例えば、ｎ型コンタクト層２０２は、増倍層２０３、電界制御層２０４、電子走行層２０５、および光吸収層２０６のメサより大きい面積としておく。このメサ周囲のｎ型コンタクト層２０２の上に、一方の電極パッドが形成できる。他方の電極パッドは、ｐ型コンタクト層２０７の上に形成すればよい。
【００５４】
上述したメサ形状の加工後に、金属配線を形成する。例えば、電子ビーム蒸着を用いてＴｉ／Ａｌにより、上述した各電極パッドを形成し、この後ＳｉＯ2やＳｉＮなどの絶縁材料による表面保護膜を形成する。表面保護膜の形成後、表面保護膜に上述した各電極パッドに到達するスルーホールを形成し、各々の電極パッドに接続されるように電子ビーム蒸着法あるいはメッキ法などを用いてＡｕにより各配線を形成すればよい。
【００５５】
以上に示したように、実施の形態２においても、前述した実施の形態１と同様に、メサ型のＡＰＤにおいて、素子の劣化を抑制した上で、エッジブレークダウンによる動作不良を抑制しながら、高速・高感度動作を実現することができる。
【００５６】
［実施の形態３］
次に、本発明の実施の形態３におけるＡＰＤについて、図６Ａ、図６Ｂを用いて説明する。このＡＰＤは、まず、基板３０１の上に形成されたｎ型の半導体からなるｎ型コンタクト層３０２を備える。また、ｎ型コンタクト層３０２の上には、アンドープの半導体からなる増倍層３０３が形成されている。
【００５７】
また、増倍層３０３の上には、ｐ型の半導体からなる電界制御層３０４が形成されている。また、電界制御層３０４の上には、半導体からなる電子走行層３０５が形成されている。また、電子走行層３０５の上には、半導体からなる光吸収層３０６が形成されている。また、光吸収層３０６の上には、ｐ型の半導体からなるｐ型コンタクト層３０７が形成されている。また、電子走行層３０５は、光吸収層３０６より大きいバンドギャップエネルギーとされている。なお、ｎ型コンタクト層３０２およびｐ型コンタクト層３０７には、各々電極（不図示）が電気的に接続して形成されている。
【００５８】
上述した構成は、前述した実施の形態１と同様である。実施の形態３では、例えば、図６Ａに示すように、ｐ型コンタクト層３０７が、電子走行層３０５より下の層より小さい面積とされているとともに、光吸収層３０６が、ｐ型コンタクト層３０７と同じ面積とされている。例えば、平面視で、各層は円形とされ、各々の中心が同じ軸上に配置され、ｐ型コンタクト層３０７および光吸収層３０６は、他の層より小さい面積とされている。この構造では、ｐ型コンタクト層３０７および光吸収層３０６は、平面視で電子走行層３０５の領域の内側に配置される状態となる。
【００５９】
また、実施の形態３では、例えば、図６Ｂに示すように、電子走行層３０５を、下部３０５ａと、下部３０５ａより小さい面積とされた上部３０５ｂとから構成し、上部３０５ｂは、ｐ型コンタクト層３０７および光吸収層３０６と同じ面積とし、下部３０５ａは、電子走行層３０５より下の層と同じ面積とする。この場合においても、ｐ型コンタクト層３０７および光吸収層３０６は、電子走行層３０５より下の層より小さい面積とされている。
【００６０】
実施の形態３のＡＰＤにおいては、素子への電圧を０Ｖから逆電圧となるようその電圧を大きくしていく際に、まず、ｎ型コンタクト層３０２および電界制御層３０４の空乏化を伴いながら、増倍層３０３の電界強度が上昇していく。電界制御層３０４が完全空乏化する電圧よりも印加電圧が大きくなると、電子走行層３０５および光吸収層３０６における空乏化が開始する。この電圧がオン電圧であり、オン電圧においてＡＰＤとしては高速動作が可能になる。オン電圧以上の電圧印加においては、増倍層３０３、電子走行層３０５、光吸収層３０６のそれぞれの電界強度が上昇していく。
【００６１】
正常なＡＰＤ動作をする場合、増倍層３０３の電界強度がアバランシェブレークダウンを引き起こす電界強度となる電圧がブレークダウン電圧となる。この場合の、素子中央部における垂直方向の電界強度プロファイルを図７の実線に示す。また、図７の点線で、上述したＡＰＤのｐ型コンタクト層３０７（光吸収層３０６）の周縁部（エッジ部）の垂直方向における電界強度プロファイルを示す。また、図７の一点鎖線で、ｐ型コンタクト層３０７（光吸収層３０６）より外側における垂直方向の電界分布を示す
【００６２】
実施の形態３においては、図７の一点鎖線に示す増倍層３０３の端面部分における垂直方向の電界強度は、電界制御層３０４が完全空乏化する電圧まで上昇するが、これ以上、素子に電圧を印加しても、一点鎖線に示すように、エッジの外側の電界強度はそれ以上には上昇しない。これは、図７中の一点鎖線で示す部分においては、電界制御層３０４より上層には電荷が存在していないためである。
【００６３】
このように、実施の形態３によれば、増倍層３０３、電子走行層３０５の端面部分の電界強度を小さくすることができる。また、光吸収層３０６はｐ型コンタクト層３０７と平面視で同形状となるように加工しているため、光吸収層３０６においては原理的にエッジ電界が発生しない。よって、光吸収層３０６におけるエッジブレークダウンを抑制できる。
【００６４】
図７の実線および点線に示すように、実施の形態３では、前述した実施の形態１，２とは異なり、光吸収層３０６のエッジ電界は生じないため、光吸収層３０６は素子の中央部と端面とで同等の電界強度に保たれる。一方で、電子走行層３０５は、一定のエッジ電界が生じ得るが、例えば光吸収層３０６としてＧｅを用いた場合に、電子走行層３０５を、ＳｉＧｅなどの、光吸収層３０６を構成する材料よりも大きいバンドギャップを持つ材料で構成することで、エッジブレークダウンに対する耐圧を高くすることが可能である。
【００６５】
実施の形態３では、図６Ｂに示すように、電子走行層３０５の一部（ないしは全部）をエッチングにより加工してｐ型コンタクト層３０７（光吸収層３０６）と同じ面積としてもその効果は失われない。このように、実施の形態３では、ｐ型コンタクト層３０７および光吸収層３０６のメサ形状の加工条件には、深さ方向に対する高いエッチング制御性が要求されず、素子作製が容易になる。
【００６６】
実施の形態３においても、前述した実施の形態１と同様に、増倍層３０３におけるエッジブレークダウンを抑制できるとともに、電子走行層３０５、光吸収層３０６におけるエッジブレークダウンも抑制できる。特に実施の形態１、２と比較して、実施の形態３では、光吸収層３０６におけるエッジブレークダウンは完全に回避することができる。ここで説明した、エッジ部の電界強度をより小さくできることは、構造設計上の自由度が向上するという効果を与える。
【００６７】
実施の形態３におけるＡＰＤは、例えば、基板３０１は、高抵抗シリコンから構成し、ｎ型コンタクト層３０２は、ｎ型のシリコンから構成し、増倍層３０３は、シリコンから構成し、電界制御層３０４は、ｐ型のシリコンから構成し、電子走行層３０５は、ＳｉＧｅから構成し、光吸収層３０６は、Ｇｅから構成し、ｐ型コンタクト層３０７は、ｐ型のＧｅから構成すればよい。これら材料の構成は、前述した実施の形態１と同様である。
【００６８】
上述した各層は、ＳｉやＧｅを、例えば、よく知られたＣＶＤ法により成長することで形成すればよい。また、ｎ型ドーパントとしては、例えばＡｓを用い、ｐ型ドーパントとしては例えばボロンＢを用いればよい。
【００６９】
各層となる材料を基板３０１の上に結晶成長して積層構造を形成した後、よく知られたフォトリソグラフィ技術およびドライエッチング技術・ウエットエッチング技術により、各層をパターニングして素子構造形成すればよい。また、蒸着などにより電極を形成すればよい。例えば、ｐ型コンタクト層３０７および光吸収層３０６は、一般に用いられている反応性イオンエッチング技術によって、平面視円形のメサ形状に加工すればよい。
【００７０】
この後、電子走行層３０５およびこれより下層をｐ型コンタクト層３０７および光吸収層３０６より大きい面積の、平面視円形のメサ形状に加工する。この加工では、ｐ型コンタクト層３０７および光吸収層３０６のエッチング加工の後に、再度レジストパタンを形成するが、このレジストパタンを、ｐ型コンタクト層３０７および光吸収層３０６よりも大きいメサ形状に形成すればよい。電子走行層３０５およびこれより下層を、ｐ型コンタクト層３０７および光吸収層３０６より大きい面積とすることで、ＡＰＤ動作時における素子の側面電界を軽減でき、高信頼化が可能な構造が実現できる。
【００７１】
この加工では、同一形状のレジストパタンで、ＣＦ4とＯ2の混合ガスにより、電子走行層３０５からｎ型コンタクト層３０２の表面までをエッチングすればよい。例えば、ｎ型コンタクト層３０２は、増倍層３０３、電界制御層３０４、および電子走行層３０５のメサより大きい面積としておく。このメサ周囲のｎ型コンタクト層３０２の上に、一方の電極パッドが形成できる。他方の電極パッドは、ｐ型コンタクト層３０７の上に形成すればよい。
【００７２】
上述したメサ形状の加工後に、金属配線を形成する。例えば、電子ビーム蒸着を用いてＴｉ／Ａｌにより、上述した各電極パッドを形成し、この後ＳｉＯ2やＳｉＮなどの絶縁材料による表面保護膜を形成する。表面保護膜の形成後、表面保護膜に上述した各電極パッドに到達するスルーホールを形成し、各々の電極パッドに接続されるように電子ビーム蒸着法あるいはメッキ法などを用いてＡｕにより各配線を形成すればよい。
【００７３】
［実施の形態４］
次に、本発明の実施の形態４におけるＡＰＤについて、図８を用いて説明する。このＡＰＤは、まず、基板４０１の上に形成されたｎ型の半導体からなるｎ型コンタクト層４０２を備える。また、ｎ型コンタクト層４０２の上には、アンドープの半導体からなる増倍層４０３が形成されている。例えば、増倍層４０３は、電圧印加時に正孔衝突によるイオン化が生じない半導体から構成されていればよい。
【００７４】
また、増倍層４０３の上には、ｐ型の半導体からなる電界制御層４０４が形成されている。また、電界制御層４０４の上には、半導体からなる電子走行層４０５が形成されている。また、電子走行層４０５の上には、ｐ型の半導体からなる光吸収層４０６が形成されている。実施の形態４では、光吸収層４０６は、アクセプタ不純物が添加されてｐ型とされている。例えば、光吸収層４０６のアクセプタ不純物濃度は、５×１０15ｃｍ-3以上とされていればよい。光吸収層４０６におけるアクセプタ不純物濃度は、不純物が導入可能な範囲で、５×１０15ｃｍ-3以上とされていればよい。また、光吸収層４０６の上には、ｐ型の半導体からなるｐ型コンタクト層４０７が形成されている。
【００７５】
また、ｐ型コンタクト層４０７は、電子走行層４０５より下の層より小さい面積とされている。例えば、平面視で、各層は円形とされ、各々の中心が同じ軸上に配置され、ｐ型コンタクト層４０７は、他の層より小さい面積とされている。また、電子走行層４０５は、光吸収層４０６より大きいバンドギャップエネルギーとされている。なお、ｎ型コンタクト層４０２およびｐ型コンタクト層４０７には、各々電極（不図示）が電気的に接続して形成されている。
【００７６】
上述した実施の形態４では、光吸収層４０６以外は、前述した実施の形態１と同様である。
【００７７】
実施の形態４におけるＡＰＤとしての動作原理を以下に述べる。実施の形態４のＡＰＤにおいては、素子への電圧を０Ｖから逆電圧となるようその電圧を大きくしていく際に、まず、ｎ型コンタクト層４０２および電界制御層４０４の空乏化を伴いながら、増倍層４０３の電界強度が上昇していく。電界制御層４０４が完全空乏化する電圧よりも印加電圧が大きくなると、電子走行層４０５および光吸収層４０６における空乏化が開始する。この電圧においてＡＰＤとしては高速動作が可能になる（オン電圧）。
【００７８】
このオン電圧以上の電圧印加においては、増倍層４０３、電子走行層４０５、光吸収層４０６のそれぞれの電界強度が上昇していく。正常なＡＰＤ動作をする場合、増倍層４０３の電界強度がアバランシェブレークダウンを引き起こす電界強度となる電圧がブレークダウン電圧となる。
【００７９】
実施の形態３においては、例えば光吸収層４０６に１×１０17ｃｍ-1以上のアクセプタ不純物をドーピングしている。このため、電子走行層４０５において電界が生じるよりも高い電圧印加においても、光吸収層４０６は一定の電圧までは完全空乏化せず、空乏化領域と電気的中性を保った領域とに分かれる。この結果、実施の形態４では、ＡＰＤの動作電圧においても光吸収層４０６の電界強度は小さく保つことが可能となる。
【００８０】
この場合の、素子の中央部における垂直方向の電界強度プロファイルを図９の実線に示す。また、ｐ型コンタクト層４０７の周縁部（エッジ部分）における垂直方向の電界強度プロファイルを図９の点線に示す。前述した実施の形態と比較して、光吸収層４０６の電界強度を格段に小さくできるため、光吸収層４０６にエッジ電界が生じてもエッジブレークダウンを抑制できる。
【００８１】
さて、実施の形態４においては、アクセプタ不純物のドーピング濃度によって光吸収層４０６におけるキャリア輸送機構を変化させることができる。所望のＡＰＤの動作電圧において、光吸収層４０６全域が空乏化される場合、通常の電子、正孔のドリフト輸送によって、電子は増倍層４０３側に注入され、正孔はｐ型コンタクト層４０７側に移動する。一方、所望のＡＰＤ動作電圧において、光吸収層４０６の一部が空乏化する場合、光吸収層４０６の空乏化した部分においては電子／正孔のドリフト移動、電気的中性を保つ部分においては電子拡散によって、電子は増倍層４０３側に注入される。このキャリア移動は、ＭＵＴＣ−ＰＤ（modified uni-traveling photodiode）の動作原理と同一である（非特許文献７）。
【００８２】
このように、実施の形態４においては、光吸収層４０６へのドーピング制御性の良否に関わらず、ＡＰＤ全体としての空乏層幅が小さくなるため、ＡＰＤの動作電圧を低電圧化することができる。光吸収層４０６の不純物濃度は設計事項であり、本発明の本質を損なうことなく、素子作製上の制御性や結晶成長上の層厚制御性、素子としての動作電圧設計との兼ね合いで最適化されるものである。
【００８３】
ただし、光吸収層４０６における不純物濃度が５×１０15ｃｍ-3を下回るような低濃度の場合、素子への電圧印加に対し、光吸収層４０６は容易に空乏化する。このため、実施の形態４におけるキャリア輸送機構を用いる場合、光吸収層４０６の不純物濃度には、５×１０15ｃｍ-3以上という下限がある。
【００８４】
実施の形態４におけるＡＰＤは、例えば、基板４０１は、高抵抗シリコンから構成し、ｎ型コンタクト層４０２は、ｎ型のシリコンから構成し、増倍層４０３は、シリコンから構成し、電界制御層４０４は、ｐ型のシリコンから構成し、電子走行層４０５は、ＳｉＧｅから構成し、光吸収層４０６は、ｐ-−Ｇｅから構成し、ｐ型コンタクト層４０７は、ｐ型のＧｅから構成すればよい。
【００８５】
上述した各層は、ＳｉやＧｅを、例えば、よく知られたＣＶＤ法により成長することで形成すればよい。また、ｎ型ドーパントとしては、例えばＡｓを用い、ｐ型ドーパントとしては例えばＢを用いればよい。
【００８６】
各層となる材料を基板４０１の上に結晶成長して積層構造を形成した後、よく知られたフォトリソグラフィ技術およびドライエッチング技術・ウエットエッチング技術により、各層をパターニングして素子構造形成すればよい。また、蒸着などにより電極を形成すればよい。例えば、ｐ型コンタクト層４０７は、一般に用いられている反応性イオンエッチング技術によって、平面視円形のメサ形状に加工すればよい。
【００８７】
この後、光吸収層４０６およびこれより下層をｐ型コンタクト層４０７より大きい面積の、平面視円形のメサ形状に加工する。この加工では、ｐ型コンタクト層４０７のエッチング加工の後に、再度レジストパタンを形成するが、このレジストパタンを、ｐ型コンタクト層４０７よりも大きいメサ形状に形成すればよい。光吸収層４０６およびこれより下層を、ｐ型コンタクト層４０７より大きい面積とすることで、ＡＰＤ動作時における素子の側面電界を軽減でき、高信頼化が可能な構造が実現できる。
【００８８】
この加工では、同一形状のレジストパタンで、ＣＦ4とＯ2の混合ガスにより、光吸収層４０６からｎ型コンタクト層４０２の表面までをエッチングすればよい。ｎ型コンタクト層４０２は、増倍層４０３、電界制御層４０４、電子走行層４０５、および光吸収層４０６のメサより大きい面積としておく。このメサ周囲のｎ型コンタクト層４０２の上に、一方の電極パッドが形成できる。他方の電極パッドは、ｐ型コンタクト層４０７の上に形成すればよい。
【００８９】
上述したメサ形状の加工後に、金属配線を形成する。例えば、電子ビーム蒸着を用いてＴｉ／Ａｌにより、上述した各電極パッドを形成し、この後ＳｉＯ2やＳｉＮなどの絶縁材料による表面保護膜を形成する。表面保護膜の形成後、表面保護膜に上述した各電極パッドに到達するスルーホールを形成し、各々の電極パッドに接続されるように電子ビーム蒸着法あるいはメッキ法などを用いてＡｕにより各配線を形成すればよい。
【００９０】
［実施の形態５］
次に、本発明の実施の形態５におけるＡＰＤについて、図１０を用いて説明する。このＡＰＤは、まず、基板５０１の上に形成されたｎ型の半導体からなるｎ型コンタクト層５０２を備える。また、ｎ型コンタクト層５０２の上には、アンドープの半導体からなる増倍層５０３が形成されている。例えば、増倍層５０３は、電圧印加時に正孔衝突によるイオン化が生じない半導体から構成されていればよい。
【００９１】
また、増倍層５０３の上には、ｎ型の半導体からなる電界制御層５０４が形成されている。また、電界制御層５０４の上には、半導体からなる電子走行層５０５が形成されている。また、電子走行層５０５の上には、半導体からなる光吸収層５０６が形成されている。また、光吸収層５０６の上には、ｐ型の半導体からなるｐ型コンタクト層５０７が形成されている。
【００９２】
また、ｐ型コンタクト層５０７は、電子走行層５０５より下の層より小さい面積とされている。例えば、平面視で、各層は円形とされ、各々の中心が同じ軸上に配置され、ｐ型コンタクト層５０７は、他の層より小さい面積とされている。また、電子走行層５０５は、光吸収層５０６より大きいバンドギャップエネルギーとされている。なお、ｎ型コンタクト層５０２およびｐ型コンタクト層５０７には、各々電極（不図示）が電気的に接続して形成されている。
【００９３】
実施の形態５におけるＡＰＤは、例えば、基板５０１は、高抵抗なＩｎＡｓから構成し、ｎ型コンタクト層５０２は、ｎ型のＩｎＡｓから構成し、増倍層５０３は、ＩｎＡｓから構成し、電界制御層５０４は、ｎ型のＩｎＡｓから構成し、電子走行層５０５は、ＩｎＡｓから構成し、光吸収層５０６は、ＧａＳｂから構成し、ｐ型コンタクト層５０７は、ｐ型のＧａＳｂから構成する。実施の形態５では、上述したように、ＩＩＩ−Ｖ族化合物半導体から構成している。
【００９４】
実施の形態５におけるＡＰＤの動作原理は、前述した実施の形態と同様である。実施の形態５では、上述したように、電子走行層５０５から以下の層をＩｎＡｓから構成し、光吸収層５０６をＧａＳｂから構成することで、素子全体として２種の材料系から構成し、ＡＰＤの結晶成長を簡略化する効果がある。
【００９５】
ここで、光吸収層５０６を構成するＧａＳｂは、増倍層５０３を構成するＩｎＡｓよりもバンドギャップが大きい。従って、前述した実施の形態では、動作状態において光吸収層の電界強度を小さく、増倍層の電界強度を大きくするＬｏｗ−ｈｉｇｈの電界プロファイルとしてきたが、実施の形態５では、これらの逆である“Ｈｉｇｈ−ｌｏｗ”の電界プロファイルとしている。
【００９６】
実施の形態５において、ＩｎＡｓおよびＧａＳｂは、例えば分子線エピタキシ法（ＭＢＥ）により成長すればよい。またｎ型ドーパントは、シリコン（Ｓｉ）を用いればよく、ｐ型ドーパントとしてベリリウム（Ｂｅ）を用いればよい。
【００９７】
各層となる材料を基板５０１の上に結晶成長して積層構造を形成した後、よく知られたフォトリソグラフィ技術およびドライエッチング技術・ウエットエッチング技術により、各層をパターニングして素子構造形成すればよい。また、蒸着などにより電極を形成すればよい。
【００９８】
例えば、ｐ型コンタクト層５０７は、一般に用いられている塩素（Ｃｌ）ガスによる反応性イオンエッチング技術によって、平面視円形のメサ形状に加工すればよい。この後、光吸収層５０６およびこれより下層をｐ型コンタクト層５０７より大きい面積の、平面視円形のメサ形状に加工する。この加工では、ｐ型コンタクト層５０７のエッチング加工の後に、再度レジストパタンを形成するが、このレジストパタンを、ｐ型コンタクト層５０７よりも大きいメサ形状に形成すればよい。光吸収層５０６およびこれより下層を、ｐ型コンタクト層５０７より大きい面積とすることで、ＡＰＤ動作時における素子の側面電界を軽減でき、高信頼化が可能な構造が実現できる。
【００９９】
この加工では、同一形状のレジストパタンで、Ｃｌガスにより、光吸収層５０６からｎ型コンタクト層５０２の表面までをエッチングすればよい。ｎ型コンタクト層５０２は、増倍層５０３、電界制御層５０４、電子走行層５０５、および光吸収層５０６のメサより大きい面積としておく。このメサ周囲のｎ型コンタクト層５０２の上に、一方の電極パッドが形成できる。他方の電極パッドは、ｐ型コンタクト層５０７の上に形成すればよい。
【０１００】
メサ形状の加工後に、金属配線を形成する。例えば、電子ビーム蒸着を用いてＴｉ／Ａｕにより、上述した各電極パッドを形成し、この後ＳｉＯ2などの絶縁材料による表面保護膜を形成する。表面保護膜の形成後、表面保護膜に上述した各電極パッドに到達するスルーホールを形成し、各々の電極パッドに接続されるように電子ビーム蒸着法あるいはメッキ法などを用いてＡｕにより各配線を形成すればよい。
【０１０１】
［実施の形態６］
次に、本発明の実施の形態６におけるＡＰＤについて、図１１を用いて説明する。このＡＰＤは、まず、基板６０１の上に形成されたｎ型の半導体からなるｎ型コンタクト層６０２を備える。また、ｎ型コンタクト層６０２の上には、アンドープの半導体からなる増倍層６０３が形成されている。例えば、増倍層６０３は、電圧印加時に正孔衝突によるイオン化が生じない半導体から構成されていればよい。
【０１０２】
また、増倍層６０３の上には、ｐ型の半導体からなる電界制御層６０４が形成されている。また、電界制御層６０４の上には、半導体からなる電子走行層６０５が形成されている。また、電子走行層６０５の上には、半導体からなる光吸収層６０６が形成されている。また、光吸収層６０６の上には、ｐ型の半導体からなるｐ型コンタクト層６０７が形成されている。
【０１０３】
また、ｐ型コンタクト層６０７は、電子走行層６０５より下の層より小さい面積とされている。例えば、平面視で、各層は円形とされ、各々の中心が同じ軸上に配置され、ｐ型コンタクト層６０７は、他の層より小さい面積とされている。また、電子走行層６０５は、光吸収層６０６より大きいバンドギャップエネルギーとされている。なお、ｎ型コンタクト層６０２およびｐ型コンタクト層６０７には、各々電極（不図示）が電気的に接続して形成されている。
【０１０４】
実施の形態６におけるＡＰＤは、例えば、基板６０１は、高抵抗シリコンから構成し、ｎ型コンタクト層６０２は、ｎ型のシリコンから構成し、増倍層６０３は、シリコンから構成し、電界制御層６０４は、ｐ型のシリコンから構成し、電子走行層６０５は、Ｓｉから構成し、光吸収層６０６は、Ｇｅから構成し、ｐ型コンタクト層６０７は、ｐ型のＧｅから構成する。Ｓｉも、Ｇｅと比べて高い正孔飽和速度を有する。
【０１０５】
上述した各層は、ＳｉやＧｅを、例えば、よく知られたＣＶＤ法により成長することで形成すればよい。また、ｎ型ドーパントとしては、例えばＡｓを用い、ｐ型ドーパントとしては例えばＢを用いればよい。
【０１０６】
実施の形態６のＡＰＤは、電子走行層６０５をＳｉから構成すること以外は、前述した実施の形態１と同様であり、製造方法などの詳細は省略する。実施の形態６では、電子走行層６０５を、これより下層と同じＳｉ（半導体）から構成しているので、結晶成長などの製造方法がより簡略化できるようになる。
【０１０７】
以上に説明したように、本発明によれば、光吸収層と増倍層との間に電子走行層を設け、電子走行層は、光吸収層より大きいバンドギャップエネルギーとされているようにしたので、素子の劣化を抑制した上で、より高い速度でより高感度に動作させることができるようになる。
【０１０８】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【０１０９】
例えば、前述した実施の形態では、ＡＰＤを構成する材料としてＳｉ、ＳｉＧｅ、Ｇｅを用いてきたが、本発明はこれらの材料系に限定されず、例えば吸収波長に応じたバンドギャップを有する材料を光吸収層として用いることができる。例えば、通信用であれば、ＩｎＧａＡｓなどから光吸収層を構成すればよい。また、増倍層は、光吸収層よりバンドギャップが大きくかつ利得帯域席に優れるＩｎＰやＩｎＡｌＡｓ、ＩｎＡｓから構成してもよく、その一般性は失われない。
【符号の説明】
【０１１０】
１０１…基板、１０２…ｎ型コンタクト層、１０３…増倍層、１０４…電界制御層、１０５…電子走行層、１０７…ｐ型コンタクト層、１１１…エッジ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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