(57)【要約】【課題】  超多画素を高フレーム周波数で読みだす場合に、優れた動画撮像特性と解像度特性を実現し得、低照度において飽和レベルを狭めることなく線形かつ高Ｓ／Ｎの信号取得を可能にするとともに、高照度においては線形領域での良好なＳ／Ｎの信号取得を可能にするとともに、ダイナミックレンジを広げることができる。【解決手段】  フォトダイオード（PD）111からの信号が転送ゲート（TX）112を経て入力される、容量が小さく変換ゲインが大きい浮遊拡散容量（FD1）113と、この（FD1）113からの信号がオーバーフローゲート（OFG）122を経て入力される、容量が大きく変換ゲインが小さい浮遊拡散容量（FD2）123とを備え、（FD1）113と（FD2）123は、ともに、固有の画素出力回路（OUT1、2）117、127を有し、各出力部から、固有の信号出力線（204A、B）に対応する信号を出力する。【選択図】図１
2018085709.tif 000002
【特許請求の範囲】
【請求項１】
固体撮像装置の読出し制御回路において、光電変換部からの信号が蓄積される、容量が小さく変換ゲインが大きい第１の浮遊拡散容量手段と、
該第１の浮遊拡散容量手段からの信号がオーバーフローゲートを経て入力され蓄積される、容量が大きく変換ゲインが小さい第２の浮遊拡散容量手段とを備え、
該第１の浮遊拡散容量手段と該第２の浮遊拡散容量手段は、ともに、固有の画素出力回路を備えていることを特徴とする読出し制御回路。
【請求項２】
前記第１の浮遊拡散容量手段につき、転送トランジスタを含む４つのトランジスタを用いることにより、および前記第２の浮遊拡散容量手段につき、オーバーフローゲートを含む４つのトランジスタを用いることにより、各々構成されていることを特徴とする請求項１記載の読み出し制御回路。
【請求項３】
前記第１の浮遊拡散容量手段につき、転送トランジスタを含まない３つのトランジスタを用いることにより、および前記第２の浮遊拡散容量手段につき、オーバーフローゲートを含む４つのトランジスタを用いることにより、各々構成されていることを特徴とする請求項１記載の読み出し制御回路。
【請求項４】
前記光電変換部が光電変換膜から構成されていることを特徴とする請求項３記載の読み出し制御回路。
【請求項５】
請求項１〜４のうちいずれか１項記載の読出し制御回路と、
前記固有の画素出力回路の各々から出力された信号を、対応する出力信号線に出力する、該画素出力回路各々に応じて設けられた出力部とを備えたことを特徴とする固体撮像素子。
【請求項６】
請求項５記載の固体撮像素子を駆動する駆動方法であって、
前記第１の浮遊拡散容量手段と前記第２の浮遊拡散容量手段をリセットし、信号の蓄積期間に前記光電変換部から前記第１の浮遊拡散容量手段に光電子が移動する際に、
前記オーバーフローゲートのゲート電圧を所定の値として前記第１の浮遊拡散容量手段の飽和容量を設定し、前記第１の浮遊拡散容量手段から光電子が溢れた際には、この溢れた電子を前記第２の浮遊拡散容量手段へ移動させ、前記第１の浮遊拡散容量手段と前記第２の浮遊拡散容量手段について光電子量と変換ゲインにより定まる各信号電圧を、対応するソースフォロア素子によって各画素出力信号に変換し、この後、この２つの画素出力信号を、各々が対応する出力信号線に出力することを特徴とする固体撮像素子を駆動する駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読出し制御回路、固体撮像素子、および撮像素子の駆動方法に関し、詳しくは、光電変換部により得られた光電子に基づく、感度が異なる複数の信号を、この後の信号処理部で合成され得るように出力する、読出し制御回路、固体撮像素子、および撮像素子の駆動方法に関するものである。
【背景技術】
【０００２】
従来、固体撮像素子、例えばＣＭＯＳイメージセンサにおいては、光電変換によって単位画素に蓄積された信号電荷の値に応じて、略線形な出力信号が得られるので、光電変換部の飽和信号量と暗時雑音の比からダイナミックレンジが決まってしまう。
【０００３】
このような固体撮像素子では、低輝度の被写体にカメラレンズの絞りを合わせると高輝度の被写体の信号は飽和してしまい、逆に高輝度の被写体にカメラレンズの絞りを合わせると低輝度の被写体の信号は雑音に埋もれてしまうことから、高輝度、低輝度のいずれであっても良好な画像が得られる、十分に広いダイナミックレンジを有する画像素子が求められていた。
【０００４】
そして、単にダイナミックレンジを拡大するだけではなく、次の（1）〜（4）のような項目を満たした上でダイナミックレンジを拡大化することが求められていた。すなわち、(1)光電変換部を分割しないで解像度特性を優れたものとすることができること、(2)露光時間を分割しないで動画撮像特性を優れたものとし得ること、(3）高感度、高Ｓ／Ｎ化と広ダイナミックレンジ化のトレードオフを解消できること、および(4)超多画素において
高フレーム周波数を読み出すことができること、が求められていた。
【０００５】
ここで、入射光量に対する、出力信号量のダイナミックレンジを拡大するために、同一の画素から長時間露光と短時間露光により得られた２つの信号を複数回読み出し、読み出された感度が異なる複数の信号を、撮像素子の後段の信号処理部で合成する方法が知られている（特許文献１、非特許文献１を参照）。
【０００６】
また、図２２に示す従来技術においては、各画素は、光を受光して光電荷を生成するフォトダイオードＰＤと、このＰＤに隣接して設けられた光電荷を転送する転送トランジスタＴと、このＴを介して上記ＰＤに接続して設けられたフローティングディフュージョンＦＤと、露光蓄積動作時に上記ＰＤから溢れ出た光電荷を上記Ｔを通じて蓄積する第１の蓄積容量ＣＳａおよび第２の蓄積容量ＣＳｂと、を備える。さらに、これらの蓄積容量ＣＳａ、ＣＳｂの他、上記ＦＤ内の信号電荷を排出するためのリセットトランジスタＲと、上記ＦＤと上記ＣＳａの間に設けられた第１の蓄積トランジスタＣａと、上記ＣＳａと上記ＣＳｂの間に設けられた第２の蓄積トランジスタＣｂと、上記ＦＤと上記ＣＳａと上記ＣＳｂの信号電荷を電圧として読み出すための増幅トランジスタＳＦと、このＳＦに接続して設けられ画素ないしは画素ブロックを選択するための選択トランジスタＸとを備えている。
【０００７】
このように構成された従来技術は、上記の構成の画素が２次元または１次元のアレイ状に複数個集積されており、各画素において、転送トランジスタＴ、第１の蓄積トランジスタＣａ、第２の蓄積トランジスタＣｂ、リセットトランジスタＲのゲート電極に、各駆動ラインが接続され、また、選択トランジスタＸのゲート電極には行シフトレジスタから駆動される画素選択ラインが接続され、さらに、選択トランジスタＸの出力側ソースに１つの出力ラインＯＵＴが接続され、列シフトレジスタにより制御されて、いずれの信号もこ
の１つの出力ラインＯＵＴを通して出力される（特許文献２を参照）。
【特許文献１】特許第３６８０３６６号公報
【特許文献２】特許第５０６６７０４号公報
【非特許文献１】Orly Yadid-Pecht and Eric R. Fossum, “Wide Intrascene Dynamic Range CMOS APS Using Dual Sampling”, IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.44, No.10, pp.1721-1723, Oct., 1997.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献1等に記載の従来技術では、長時間露光と短時間露光によ
る信号を合成する方法では、信号量は２倍にならないのに対して、読出しのノイズは各々が積算されて２倍となることから、特に低照度においてはＳ／Ｎが劣化する。
また、長時間露光と短時間露光は互いに異なるタイミングで撮像するので、撮像時刻にずれが生じ、高速に動く被写体が互いにずれて見えるという問題が生じる。また、一画素あたりの読み出し回数が複数回になるので、最高フレーム周波数が低下する。
【０００９】
また、上記特許文献２に記載の従来技術では、蓄積容量素子を使用し飽和前信号と過飽和信号を読み出す手法であり、一画素あたりの読み出し回数が複数回となるので、最高フレーム周波数が低下する。
【００１０】
本発明は上記の事情に鑑みなされたものであり、優れた動画撮像特性と解像度特性を実現し得、低照度において飽和レベルを狭めることなく線形かつ高Ｓ／Ｎの信号取得を可能にするとともに、高照度においては線形領域での良好なＳ／Ｎを可能にすることができ、ダイナミックレンジの拡大を図ることができるとともに最高フレーム周波数の低下を抑制し得る、読出し制御回路、固体撮像素子、および撮像素子の駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明の、読出し制御回路は、
固体撮像装置の読出し制御回路において、光電変換部からの信号が蓄積される、容量が小さく変換ゲインが大きい第１の浮遊拡散容量手段と、
該第１の浮遊拡散容量手段からの信号がオーバーフローゲートを経て入力され蓄積される、容量が大きく変換ゲインが小さい第２の浮遊拡散容量手段とを備え、
該第１の浮遊拡散容量手段と該第２の浮遊拡散容量手段は、ともに、固有の画素出力回路を備えていることを特徴とするものである。
また、前記第１の浮遊拡散容量手段につき、転送トランジスタを含む４つのトランジスタを用いることにより、および前記第２の浮遊拡散容量手段につき、オーバーフローゲートを含む４つのトランジスタを用いることにより、各々構成することができる。
また、前記第１の浮遊拡散容量手段につき、転送トランジスタを含まない３つのトランジスタを用いることにより、および前記第２の浮遊拡散容量手段につき、オーバーフローゲートを含む４つのトランジスタを用いることにより、各々構成することができる。この場合において、前記光電変換部が光電変換膜から構成されていることが好ましい。
【００１２】
また、本発明の固体撮像素子は、
上述した読出し制御回路と、
上述した固有の画素出力回路の各々からの出力信号を、対応する出力信号線に出力する、該画素出力回路に応じて設けられた出力部とを備えたことを特徴とするものである。
【００１３】
また、本願発明の撮像素子の駆動方法は、
上述した固体撮像素子を駆動する駆動方法であって、
前記第１の浮遊拡散容量手段と前記第２の浮遊拡散容量手段をリセットし、信号の蓄積期間に前記光電変換部から前記第１の浮遊拡散容量手段に光電子が移動する際に、
前記オーバーフローゲートのゲート電圧を所定の値として前記第１の浮遊拡散容量手段の飽和容量を設定し、前記第１の浮遊拡散容量手段から光電子が溢れた際には、この溢れた電子を前記第２の浮遊拡散容量手段へ移動させ、前記第１の浮遊拡散容量手段と前記第２の浮遊拡散容量手段について光電子量と変換ゲインにより定まる各信号電圧を、対応するソースフォロア素子によって各画素出力信号に変換し、この後、この２つの画素出力信号を、各々が対応する出力信号線に出力することを特徴とするものである。
【発明の効果】
【００１４】
本発明の読出し制御回路および固体撮像素子によれば、第１の浮遊拡散容量手段は容量が小さく変換ゲインを大きくすることで、低照度において飽和レベルを狭めることなく線形かつ高Ｓ／Ｎの信号を取得することができる。第１の浮遊拡散容量手段から溢れた信号電荷はオーバーフローゲートを経て第２の浮遊拡散容量手段に流れる。第２の浮遊拡散容量手段は容量が大きく変換ゲインを小さくすることで、高照度においても線形領域での良好なＳ／Ｎを実現しながらダイナミックレンジを拡大することができる。
【００１５】
固体撮像素子から出力された上記２つの信号を後段の信号処理部で合成することにより、低照度状態では高Ｓ／Ｎであり、高照度状態では広ダイナミックレンジである信号とすることができる。
これらの２つの信号は、同一時刻に同一光電変換部で光信号を取得するので動画撮像特性と解像度特性において優れている。
なお、画素出力回路および信号出力線を複数本備えており、カラム信号処理回路は１出力線あたり１個に対応させることができ、最高フレーム周波数の低下を抑制し得る。
以上に説明した発明の効果は、本願発明の撮像素子の駆動方法によっても同様に奏することができる。
【図面の簡単な説明】
【００１６】
【図１】実施例１に係る単位画素の等価回路図を示すものである。
【図２】実施例１に係る単位画素の画素アレイを有する固体撮像素子のシステム構成図を示すものである。
【図３】図１に示す実施例１の画素回路を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。
【図４】実施例１に係る、単位画素の平面模式図の一例を示すものである。
【図５】実施例１に関し、（Ａ）は低照度での露光時におけるポテンシャル図を示すものであり、（Ｂ）は低照度での信号電荷の移動時におけるポテンシャル図を示すものである。
【図６】実施例１に関し、（Ａ）は高照度での露光時におけるポテンシャル図を示すものであり、（Ｂ）は高照度での信号電荷の移動時におけるポテンシャル図を示すものである。
【図７】実施例１に関し、（Ａ）は高変換ゲインの第１の浮遊拡散容量（ＦＤ１）を経て画素回路から出力される信号と低変換ゲインの第２の浮遊拡散容量（ＦＤ２）を経て画素回路から出力される信号との、入射光強度に対する関係を示す図であり、（Ｂ）は後段の信号処理部で合成した後の合成後出力信号の入射光強度に対する関係を示す図である。
【図８】実施例１に係る、単位画素のポテンシャルシミュレーションによる結果を表す平面図である。
【図９】図８のＢ-Ｂ’線断面図である。
【図１０】図８のＣ-Ｃ’線断面図である。
【図１１】実施例２に係る単位画素の等価回路図を示すものである。
【図１２】実施例２に係る単位画素の画素アレイを有する固体撮像素子のシステム構成図を示すものである。
【図１３】図１１に示す実施例２を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。
【図１４】実施例２に係る、単位画素の平面模式図の一例を示すものである。
【図１５】実施例２に関し、（Ａ）は低照度での信号電荷の移動時におけるポテンシャル図を示すものであり、（Ｂ）は高照度での信号電荷の移動時におけるポテンシャル図を示すものである。
【図１６】実施例２に係る、単位画素のポテンシャルシミュレーションによる結果を表す平面図である。
【図１７】図１６のＢ-Ｂ’線断面図である。
【図１８】図１６のＣ-Ｃ’線断面図である。
【図１９】実施例３に係る単位画素の等価回路図を示すものである。
【図２０】図１９に示す実施例３を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。
【図２１】実施例３に係る単位画素の平面模式図と断面模式図の一例を示すものである。
【図２２】従来技術に係る固体撮像装素子の単一画素の等価回路図を示すものである。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について、上記図面を参照しながら説明する。
＜実施例１＞
図２は、単位画素の画素アレイを有する固体撮像素子、具体的にはＣＭＯＳイメージセンサのシステム構成図である。ＣＭＯＳイメージセンサ２００は、光電変換素子を含む単位画素２０２がアレイ状に２次元配列され、画素駆動配線２０３、垂直信号線２０４と接続している画素アレイ２０１を有するとともに、周辺回路として、カラム信号処理回路２０５、出力回路２０６、制御回路２０７、水平走査回路２０８、垂直走査回路２０９から構成されている。
ここで、カラム信号処理回路２０５および水平走査回路２０８が、図中の上方および下方に配されているのは、片側に配された場合に比べ、フレーム周波数を２倍にすることができるという理由からである。
【００１８】
また、図１は、実施例１に係るＣＭＯＳイメージセンサに用いられる、画素回路（読出し制御回路）の等価回路図を示すものである。
図１に示すように、本実施例における読出し制御回路は、第１の信号経路および第２の信号経路の２系統の信号経路を備えている。
【００１９】
図１に示すように、光電変換素子であるフォトダイオード（ＰＤ）１１１は転送トランジスタ（ＴＸ）１１２を経て第１の浮遊拡散容量（ＦＤ１）１１３に接続される。第１の浮遊拡散容量（ＦＤ１）１１３は、オーバーフローゲート（ＯＦＧ）１２２を経て第２の浮遊拡散容量（ＦＤ２）１２３に接続される。
【００２０】
第１の信号経路である、第１の浮遊拡散容量（ＦＤ１）１１３の画素出力回路は、リセットトランジスタ１（ＲＴ１）１１４、ソースフォロアトランジスタ１（ＳＦ１）１１５、選択トランジスタ１（ＳＬ１）１１６で構成され、画素出力１（ＯＵＴ１）１１７は垂直信号線２０４Ａに接続されている。
【００２１】
一方、第２の信号経路である、第２の浮遊拡散容量（ＦＤ２）１２３の画素出力回路は、リセットトランジスタ２（ＲＴ２）１２４、ソースフォロアトランジスタ２（ＳＦ２）
１２５、選択トランジスタ２（ＳＬ２）１２６で構成され、画素出力２（ＯＵＴ２）１２７は、上記とは別の垂直信号線２０４Ｂに接続されている。
【００２２】
リセットトランジスタ１（ＲＴ１）１１４、ソースフォロアトランジスタ１（ＳＦ１）１１５、リセットトランジスタ２（ＲＴ２）１２４、ソースフォロアトランジスタ２（ＳＦ２）１２５の各ドレイン電極は、画素電源（ＶＤＤ）１１８に接続されている。
【００２３】
また、転送トランジスタ（ＴＸ）１１２、オーバーフローゲート（ＯＦＧ）１２２、リセットトランジスタ１（ＲＴ１）１１４、リセットトランジスタ２（ＲＴ２）１２４、選択トランジスタ１（ＳＬ１）１１６、選択トランジスタ２（ＳＬ２）１２６の各ゲート電極は、それぞれの画素駆動配線２０３に接続されている。
【００２４】
図１に示す単位画素２０２の画素回路（読出し制御回路）において、フォトダイオード（ＰＤ）１１１は、入射光の強度に応じた量の負電荷を蓄積する。このフォトダイオード（ＰＤ）１１１のアノードは接地され、カソードは転送トランジスタ（ＴＸ）１１２、および第１の浮遊拡散容量（ＦＤ１）１１３を介してソースフォロアトランジスタ１（ＳＦ１）１１５のゲートに接続される。転送トランジスタ（ＴＸ）１１２のゲートは、垂直操作回路２０９からの画素駆動配線２０３（ＴＸ）に接続され、転送信号が入力される。
【００２５】
第１の信号経路において、ソースフォロアトランジスタ１（ＳＦ１）１１５および選択トランジスタ１（ＳＬ１）１１６は、画素電源（ＶＤＤ）１１８と画素出力１（ＯＵＴ１）１１７との間に直列接続される。選択トランジスタ１（ＳＬ１）１１６のゲートは、垂直操作回路２０９からの画素駆動配線２０３（ＳＬ１）に接続され、選択信号が入力される。リセットトランジスタ１（ＲＴ１）１１４は、画素電源（ＶＤＤ）１１８とソースフォロアトランジスタ１（ＳＦ１）１１５のゲートとの間に接続される。リセットトランジスタ１（ＲＴ１）１１４のゲートは、垂直操作回路２０９からの画素駆動配線２０３（ＲＴ１）に接続され、リセット信号を入力される。
【００２６】
また、第１の浮遊拡散容量（ＦＤ１）１１３は、ソースフォロアトランジスタ１（ＳＦ１）１１５のゲートに接続される。
前述したように、第２の浮遊拡散容量（ＦＤ２）１２３は、オーバーフローゲート（ＯＦＧ）１２２を経て第１の浮遊拡散容量（ＦＤ１）１１３に接続されており、第１の浮遊拡散容量（ＦＤ１）１１３に蓄積された電荷が、オーバーフローゲート（ＯＦＧ）１２２から溢れると、第２の浮遊拡散容量（ＦＤ２）１２３に入力される。
【００２７】
第２の信号経路において、ソースフォロアトランジスタ２（ＳＦ２）１２５および選択トランジスタ２（ＳＬ２）１２６は、画素電源（ＶＤＤ）１１８と画素出力２（ＯＵＴ２）１２７との間に直列接続される。選択トランジスタ２（ＳＬ２）１２６のゲートは、垂直操作回路２０９からの画素駆動配線２０３（ＳＬ２）に接続され、選択信号が入力される。リセットトランジスタ２（ＲＴ２）１２４は、画素電源（ＶＤＤ）１１８とソースフォロアトランジスタ２（ＳＦ２）１２５のゲートとの間に接続される。リセットトランジスタ２（ＲＴ２）１２４のゲートは、垂直操作回路２０９からの画素駆動配線２０３（ＲＴ２）に接続され、リセット信号を入力される。
【００２８】
また、第２の浮遊拡散容量（ＦＤ２）１２３は、ソースフォロアトランジスタ２（ＳＦ２）１２５のゲートに接続される。
図３は、図１に示す画素回路（読出し制御回路）２０２を用いて、信号読出しを行った場合における、各トランジスタの入力信号を表すタイムチャートである。
【００２９】
図３において、各チャートは、選択トランジスタ１、２（ＳＬ１、２）１１６、１２６
、リセットトランジスタ１、２（ＲＴ１、２）１１４、１２４、第１の転送トランジスタ（ＴＸ）１１２、オーバーフローゲート（ＯＦＧ）１２２の信号波形を示すものであり、ＳＬ、ＲＴ、ＴＸおよびＯＦＧの後段に記されたかっこの中の数字（（１）から（ｎ））は、対応ライン（行）上の１行目からｎ行目の単位画素であることを示している。
【００３０】
図３に示されるように、選択トランジスタ１、２（ＳＬ１、２）１１６、１２６がオン状態（ＳＬ１とＳＬ２が「Ｈ」レベル）の時にリセットトランジスタ１、２（ＲＴ１、２）１１４、１２４をオン状態（ＲＴ１とＲＴ２が「Ｈ」レベル）とすることで、第１、第２の浮遊拡散容量（ＦＤ１、２）１１３、１２３がリセットされる。このことは、全ての行について同じである。
転送トランジスタ（ＴＸ）１１２をオン状態（ＴＸ（１）が「Ｈ」レベル）とすることで、フォトダイオード（ＰＤ）１１１の信号電荷が転送トランジスタ（ＴＸ）１１２を経て第１の浮遊拡散容量（ＦＤ１）１１３へ移動し、第１の浮遊拡散容量（ＦＤ１）１１３で信号電圧へ変換される。第１の浮遊拡散容量（ＦＤ１）１１３の飽和容量を超える信号電荷が流入してきた場合には、オーバーフローゲート（ＯＦＧ）１２２を経て第２の浮遊拡散容量（ＦＤ２）１２３へ移動し、この第２の浮遊拡散容量（ＦＤ２）１２３で信号電圧へ変換される。
【００３１】
ここで、第１の浮遊拡散容量（ＦＤ１）１１３の容量を小さくして変換ゲインを高く設定し、第２の浮遊拡散容量（ＦＤ２）１２３の容量を大きくして変換ゲインを低く設定する。
オーバーフローゲート（ＯＦＧ）１２２のゲート電圧（閾値）は第１の浮遊拡散容量（ＦＤ１）１１３の飽和容量を所定の値に設定するため、電圧値を調整した上で所定の一定値に固定される。第１の浮遊拡散容量（ＦＤ１）１１３と第２の浮遊拡散容量（ＦＤ２）１２３の信号電圧はソースフォロアトランジスタ１（ＳＦ１）１１５とソースフォロアトランジスタ２（ＳＦ２）１２５のゲート電極へそれぞれ印加され、ソースフォロアトランジスタ１（ＳＦ１）１１５とソースフォロアトランジスタ２（ＳＦ２）１２５からの出力電流が、画素出力１（ＯＵＴ１）と画素出力２（ＯＵＴ２）から別々の垂直信号線２０４Ａ、Ｂに出力される。
【００３２】
図４は、実施例１に係る単位画素の平面模式図の一例を示すものであり、図１の単位画素の等価回路図に対応させたものである。
すなわち、この平面模式図では、フォトダイオード（ＰＤ）１１１は、転送トランジスタ（ＴＸ）１１２、第１の浮遊拡散容量（ＦＤ１）１１３、リセットトランジスタ１（ＲＴ１）１１４および画素電源（ＶＤＤ）１１８を介してソースフォロアトランジスタ１（ＳＦ１）１１５のゲートに接続される、ことが示されている。ソースフォロアトランジスタ１（ＳＦ１）１１５は、選択トランジスタ１（ＳＬ１）１１６を介して画素出力１（ＯＵＴ１）１１７に接続される。
【００３３】
一方、この平面模式図では、フォトダイオード（ＰＤ）１１１は、転送トランジスタ（ＴＸ）１１２、オーバーフローゲート（ＯＦＧ）１２２、第２の浮遊拡散容量（ＦＤ２）１２３、リセットトランジスタ２（ＲＴ２）１２４、画素電源（ＶＤＤ）１１８を介してソースフォロアトランジスタ２（ＳＦ２）１２５のゲートに接続される、ことが示されている。ソースフォロアトランジスタ２（ＳＦ２）１２５は、選択トランジスタ２（ＳＬ２）１２６を介して画素出力２（ＯＵＴ２）１２７に接続される。
【００３４】
図５は、低照度である場合について、図４における平面模式図のＡ−Ａ’線断面を示すものであり、（Ａ）は露光時について、（Ｂ）は信号電荷の移動時について、各々示すものである。
なお、各ポテンシャルが示されている部位の名称は、その部位の上方に記号にて示され
ている（図６において同じ）。
また、図中でクロスハッチングで示す部分は、元から、第１の浮遊拡散容量（ＦＤ１）１１３および第２の浮遊拡散容量（ＦＤ２）１２３に存在する電子量を示すものであり、梨地で示す部分は、フォトダイオード（ＰＤ）１１１中、またはフォトダイオード（ＰＤ）１１１から流入した光電子量を示すものである（図６において同じ）。
これらの図から明らかなように、低照度である場合には、フォトダイオード（ＰＤ）１１１の光電子の量が少ないため、転送トランジスタ（ＴＸ）１１２がオン状態のときには、光電子は第１の浮遊拡散容量（ＦＤ１）１１３に移動するだけで、第２の浮遊拡散容量（ＦＤ２）１２３には移動しない。このため第２の浮遊拡散容量（ＦＤ２）１２３は元の電圧ＶＤＤのままである。
【００３５】
一方、図６は、高照度である場合について、図４における平面模式図のＡ−Ａ’線断面を示すものであり、（Ａ）は露光時について、（Ｂ）は信号電荷の移動時について、各々示すものである。
これらの図から明らかなように、高照度である場合には、フォトダイオード（ＰＤ）１１１の光電子の量が多いため、転送トランジスタ（ＴＸ）１１２がオン状態のときには、光電子は第１の浮遊拡散容量（ＦＤ１）１１３に移動するのと同時に、この第１の浮遊拡散容量（ＦＤ１）１１３から溢れ、第２の浮遊拡散容量（ＦＤ２）１２３にも移動する。このため第２の浮遊拡散容量（ＦＤ２）１２３では元の電圧ＶＤＤから光電子量が増大した状態となる。
【００３６】
図７（Ａ）は、第１の浮遊拡散容量ＦＤ１（１１３）を経て画素出力回路から出力される高変換ゲインの信号と、第２の浮遊拡散容量ＦＤ２（１２３）を経て画素出力回路から出力される低変換ゲインの信号の入射光強度に対する関係を示す図である。
また、図７（Ｂ）は、高変換ゲイン（ＦＤ１）の信号と低変換ゲイン（ＦＤ２）の信号を、この固体撮像素子の外部における後段の信号処理部（図示されていない）において信号合成される信号（合成後出力信号）を入射光強度との関係において示す図である。
この図７（Ａ）からも分かるように、高変換ゲイン（ＦＤ１）の信号は、一定の出力値で飽和し（飽和点）、この入射光強度のときに、丁度、低変換ゲイン（ＦＤ２）の信号が立ち上がるので、この低変換ゲイン（ＦＤ２）の信号の立ち上がり点で、両信号を繋ぎ合わせるように合成すればよい。
図示するように、この合成後の信号は、低照度時には傾きが大となって、高Ｓ／Ｎとされ、一方、高照度時には傾きが小となって、広ダイナミックレンジとされる。したがって、１つの信号によって、相反する２つの特性を発揮させることができる。したがって、低輝度の被写体に合わせることで高輝度の被写体の信号が飽和してしまったり、高輝度の被写体に合わせることで低輝度の被写体の信号が雑音に埋もれてしまったり、というような不都合を回避することができる。
さらに、本実施例では、光電変換部を分割しないで解像度特性を優れたものとすることができ、露光時間を分割しないで動画撮像特性を優れたものとすることができ、さらに高感度、高Ｓ／Ｎ化と広ダイナミックレンジ化のトレードオフを解消することができる。
【００３７】
次に、図８は、単位画素のポテンシャルシミュレーションによる結果を表す平面図である。転送トランジスタ（ＴＸ）１１２のゲート電極には２．５Ｖ、オーバーフローゲート（ＯＦＧ）１２２のゲート電極には１．９Ｖ、リセットトランジスタ１（ＲＴ１）１１４、リセットトランジスタ２（ＲＴ２）１２４、ソースフォロアトランジスタ１（ＳＦ１）１１５、ソースフォロアトランジスタ２（ＳＦ２）１２５、選択トランジスタ１（ＳＬ１）１１６、選択トランジスタ２（ＳＬ２）１２６のゲート電極には０Ｖが印加されている。
なお、図８中において、文字を挿入することによる煩雑さによって、各部を表す線等が見難くなることを避けるため、図８の各部の番号は省略している。
【００３８】
また、図９は、図８におけるＢ-Ｂ’線断面図である。図９の例では、フォトダイオー
ド（ＰＤ）１１１に光電子が空の状態を示している。
すなわち、このＢ-Ｂ’線断面において、フォトダイオード（ＰＤ）１１１は、伝導帯
の底に電子がたまっていない状態となっており、空の状態となっていることが示されている。一方、第１の浮遊拡散容量（ＦＤ１）１１３および転送トランジスタ（ＴＸ）１１２下部には、電子が所定量入っている状態が示されている。
【００３９】
一方、図１０は、図８におけるＣ-Ｃ’線断面図である。図１０の例では、第１の浮遊
拡散容量（ＦＤ１）１１３において、電子が飽和した状態が示されている。
すなわち、第１の浮遊拡散容量（ＦＤ１）１１３は光電子が飽和状態（オーバーフローゲート（ＯＦＧ）１２２が満杯状態）となっており、これ以上第１の浮遊拡散容量（ＦＤ１）１１３に光電子が入ってくると、この光電子は第２の浮遊拡散容量（ＦＤ２）１２３に流入する。なお、図１０に示す状態では、第２の浮遊拡散容量（ＦＤ２）１２３はＶＤＤ＝３．３Ｖの状態であって元の電子の状態であり、第１の浮遊拡散容量（ＦＤ１）１１３からの光電子はまだ流入していない状態とされている。
＜実施例２＞
【００４０】
以下、本発明の実施例２について、上記図面を参照しながら説明する。
なお、実施例２のものは実施例１のものと共通する部分も多いので、以下の説明において、実施例１の各部に付した番号に２００を加えた番号を実施例１の各部に対応した実施例２の各部に付し、その詳しい説明は省略する場合がある。
図１２は、実施例２に係る単位画素の画素アレイを有する固体撮像素子、具体的にはＣＭＯＳイメージセンサのシステム構成を示すものであって、実施例1について示す図２と
対応するものである。ＣＭＯＳイメージセンサ４００は、光電変換素子を含む単位画素４０２がアレイ状に２次元配列され、画素駆動配線４０３、垂直信号線４０４と接続している画素アレイ４０１を有するとともに、周辺回路として、カラム信号処理回路４０５、センサ外部のデジタルＣＤＳ回路４１０と接続される出力回路４０６、制御回路４０７、水平走査回路４０８、および垂直走査回路４０９から構成されている。
ここで、カラム信号処理回路４０５および水平走査回路４０８が、図中の上方および下方に配されているのは、片側に配された場合に比べ、フレーム周波数を２倍にすることができるという理由からである。
【００４１】
また、図１１は、実施例２に係るＣＭＯＳイメージセンサに用いられる、画素回路（読出し制御回路）の等価回路図を示すものである。本等価回路は、光電変換部から信号電荷を読み出す画素回路が、前記第１の浮遊拡散容量手段につき、転送トランジスタは配置されていないのでトランジスタ３個から、および前記第２の浮遊拡散容量手段につきオーバーフローゲートを含めてトランジスタ４個から構成され、低照度状態では高Ｓ／Ｎ状態、高照度状態では広ダイナミックレンジ状態となる信号を生成する構成とされている。
図１１に示すように、実施例２における読出し制御回路は、第１の信号経路および第２の信号経路の２系統の信号経路を備えている。
【００４２】
図１１に示すように、光電変換素子であるフォトダイオード（ＰＤ）３１１は第１の浮遊拡散容量（ＦＤ１）３１３に接続される。第１の浮遊拡散容量（ＦＤ１）３１３は、オーバーフローゲート（ＯＦＧ）３２２を経て第２の浮遊拡散容量（ＦＤ２）３２３に接続される。
【００４３】
第１の信号経路である、第１の浮遊拡散容量（ＦＤ１）３１３の画素出力回路は、リセットトランジスタ１（ＲＴ１）３１４、ソースフォロアトランジスタ１（ＳＦ１）３１５、選択トランジスタ１（ＳＬ１）３１６で構成され、画素出力１（ＯＵＴ１）３１７は垂
直信号線４０４Ａに接続されている。
【００４４】
一方、第２の信号経路である、第２の浮遊拡散容量（ＦＤ２）３２３の画素出力回路は、リセットトランジスタ２（ＲＴ２）３２４、ソースフォロアトランジスタ２（ＳＦ２）３２５、選択トランジスタ２（ＳＬ２）３２６で構成され、画素出力２（ＯＵＴ２）３２７は、上記とは別の垂直信号線４０４Ｂに接続されている。
【００４５】
リセットトランジスタ１（ＲＴ１）３１４、ソースフォロアトランジスタ１（ＳＦ１）３１５、リセットトランジスタ２（ＲＴ２）３２４、ソースフォロアトランジスタ２（ＳＦ２）３２５の各ドレイン電極は、画素電源（ＶＤＤ）３１８に接続されている。
【００４６】
また、オーバーフローゲート（ＯＦＧ）３２２、リセットトランジスタ１（ＲＴ１）３１４、リセットトランジスタ２（ＲＴ２）３２４、選択トランジスタ１（ＳＬ１）３１６、選択トランジスタ２（ＳＬ２）３２６の各ゲート電極は、それぞれの画素駆動配線４０３に接続されている。
【００４７】
図１１に示す単位画素４０２の画素回路（読出し制御回路）において、フォトダイオード（ＰＤ）３１１は、入射光の強度に応じた量の負電荷を発生する。このフォトダイオード（ＰＤ）３１１のアノードは接地され、カソードは第１の浮遊拡散容量（ＦＤ１）３１３を介してソースフォロアトランジスタ１（ＳＦ１）３１５のゲートに接続される。
【００４８】
第１の信号経路において、ソースフォロアトランジスタ１（ＳＦ１）３１５および選択トランジスタ１（ＳＬ１）３１６は、画素電源（ＶＤＤ）３１８と画素出力１（ＯＵＴ１）３１７との間に直列接続される。選択トランジスタ１（ＳＬ１）３１６のゲートは、垂直操作回路４０９からの画素駆動配線４０３（ＳＬ１）に接続され、選択信号が入力される。リセットトランジスタ１（ＲＴ１）３１４は、画素電源（ＶＤＤ）３１８とソースフォロアトランジスタ１（ＳＦ１）３１５のゲートとの間に接続される。リセットトランジスタ１（ＲＴ１）３１４のゲートは、垂直操作回路４０９からの画素駆動配線４０３（ＲＴ１）に接続され、リセット信号を入力される。
【００４９】
また、第１の浮遊拡散容量（ＦＤ１）３１３は、ソースフォロアトランジスタ１（ＳＦ１）３１５のゲートに接続される。
前述したように、第２の浮遊拡散容量（ＦＤ２）３２３は、オーバーフローゲート（ＯＦＧ）３２２を経て第１の浮遊拡散容量（ＦＤ１）３１３に接続されており、第１の浮遊拡散容量（ＦＤ１）３１３に蓄積された電荷が、オーバーフローゲート（ＯＦＧ）３２２から溢れると、第２の浮遊拡散容量（ＦＤ２）３２３に入力される。
【００５０】
第２の信号経路において、ソースフォロアトランジスタ２（ＳＦ２）３２５および選択トランジスタ２（ＳＬ２）３２６は、画素電源（ＶＤＤ）３１８と画素出力２（ＯＵＴ２）３２７との間に直列接続される。選択トランジスタ２（ＳＬ２）３２６のゲートは、垂直操作回路（図１２においては番号４０９が付されている：以下同じ）からの画素駆動配線４０３（ＳＬ２）に接続され、選択信号が入力される。リセットトランジスタ２（ＲＴ２）３２４は、画素電源（ＶＤＤ）３１８とソースフォロアトランジスタ２（ＳＦ２）３２５のゲートとの間に接続される。リセットトランジスタ２（ＲＴ２）３２４のゲートは、垂直操作回路４０９からの画素駆動配線４０３（ＲＴ２）に接続され、リセット信号を入力される。
【００５１】
また、第２の浮遊拡散容量（ＦＤ２）３２３は、ソースフォロアトランジスタ２（ＳＦ２）３２５のゲートに接続される。
図１３は、図１１に示す画素回路（読出し制御回路）４０２を用いて、信号読出しを行
った場合における、各トランジスタの入力信号を表すタイムチャートである。
【００５２】
図１３において、各チャートは、選択トランジスタ１、２（ＳＬ１、２）３１６、３２６、リセットトランジスタ１、２（ＲＴ１、２）３１４、３２４、オーバーフローゲート（ＯＦＧ）３２２の信号波形を示すものであり、ＳＬ、ＲＴおよびＯＦＧの後段に記されたかっこの中の数字（（１）から（ｎ））は、対応ライン（行）上の１行目からｎ行目の単位画素であることを示している。ＡＤＣは、ＡＤ変換器のサンプリングのタイミングを示している。従来技術では、画素回路がトランジスタ３個から構成される場合、駆動波形は後リセット方式のデジタル式相関二重サンプリング（デジタルＣＤＳ）によってリセットノイズを除去する。本方式は画素回路がトランジスタ３個から構成される場合からの改良であるので、駆動波形は後リセット方式のデジタルＣＤＳによってリセットノイズを除去するようになっている。
【００５３】
図１３に示されるように、選択トランジスタ１、２（ＳＬ１、２）３１６、３２６がオン状態（ＳＬ１とＳＬ２が「Ｈ」レベル）の時にリセットトランジスタ１、２（ＲＴ１、２）３１４、３２４をオン状態（ＲＴ１とＲＴ２が「Ｈ」レベル）とすることで、第１、第２の浮遊拡散容量（ＦＤ１、２）３１３、３２３がリセットされる。このことは、全ての行について同じである。
フォトダイオード（ＰＤ）３１１の信号電荷は、第１の浮遊拡散容量（ＦＤ１）３１３へ移動し、第１の浮遊拡散容量（ＦＤ１）３１３で信号電圧へ変換される。第１の浮遊拡散容量（ＦＤ１）１１３の飽和容量を超える信号電荷が流入してきた場合には、オーバーフローゲート（ＯＦＧ）３２２を経て第２の浮遊拡散容量（ＦＤ２）３２３へ移動し、この第２の浮遊拡散容量（ＦＤ２）３２３で信号電圧へ変換される。
【００５４】
ここで、第１の浮遊拡散容量（ＦＤ１）３１３の容量を小さくして変換ゲインを高く設定し、第２の浮遊拡散容量（ＦＤ２）３２３の容量を大きくして変換ゲインを低く設定する。
オーバーフローゲート（ＯＦＧ）３２２のゲート電圧（閾値）は第１の浮遊拡散容量（ＦＤ１）３１３の飽和容量を所定の値に設定するため、電圧値を調整した上で所定の一定値に固定される。第１の浮遊拡散容量（ＦＤ１）３１３と第２の浮遊拡散容量（ＦＤ２）３２３の信号電圧はソースフォロアトランジスタ１（ＳＦ１）３１５とソースフォロアトランジスタ２（ＳＦ２）３２５のゲート電極へそれぞれ印加され、ソースフォロアトランジスタ１（ＳＦ１）３１５とソースフォロアトランジスタ２（ＳＦ２）３２５からの出力電流が、画素出力１（ＯＵＴ１）と画素出力２（ＯＵＴ２）から別々の垂直信号線４０４Ａ、Ｂに出力される。
【００５５】
図１４は、実施例２に係る単位画素の平面模式図の一例を示すものであり、図１１の単位画素の等価回路図に対応させたものである。
すなわち、この平面模式図では、フォトダイオード（ＰＤ）３１１は、第１の浮遊拡散容量（ＦＤ１）３１３、リセットトランジスタ１（ＲＴ１）３１４および画素電源（ＶＤＤ）３１８を介してソースフォロアトランジスタ１（ＳＦ１）３１５のゲートに接続される、ことが示されている。ソースフォロアトランジスタ１（ＳＦ１）３１５は、選択トランジスタ１（ＳＬ１）３１６を介して画素出力１（ＯＵＴ１）３１７に接続される。
【００５６】
一方、この平面模式図では、フォトダイオード（ＰＤ）３１１は、オーバーフローゲート（ＯＦＧ）３２２、第２の浮遊拡散容量（ＦＤ２）３２３、リセットトランジスタ２（ＲＴ２）３２４、画素電源（ＶＤＤ）３１８を介してソースフォロアトランジスタ２（ＳＦ２）３２５のゲートに接続される、ことが示されている。ソースフォロアトランジスタ２（ＳＦ２）３２５は、選択トランジスタ２（ＳＬ２）３２６を介して画素出力２（ＯＵＴ２）３２７に接続される。
【００５７】
図１５（Ａ）は、低照度である場合について、平面模式図である図１４のＡ−Ａ’線断面を示すものであり、信号電荷の移動時について、示すものである。
なお、各ポテンシャルが示されている部位の名称は、その部位の上方に記号にて示されている。
また、図中でクロスハッチングで示す部分は、第１の浮遊拡散容量（ＦＤ１）３１３および第２の浮遊拡散容量（ＦＤ２）３２３に存在する電子量を示すものであり、梨地で示す部分は、フォトダイオード（ＰＤ）３１１から流入した光電子量を示すものである。
これらの図から明らかなように、低照度である場合には、フォトダイオード（ＰＤ）３１１の光電子の発生量が少ないため、光電子は第１の浮遊拡散容量（ＦＤ１）３１３に移動するだけで、第２の浮遊拡散容量（ＦＤ２）３２３には移動しない。このため第２の浮遊拡散容量（ＦＤ２）３２３は元の電圧ＶＤＤのままである。
【００５８】
一方、図１５（Ｂ）は、高照度である場合について、図１４におけるポテンシャル図のＡ−Ａ’線断面を示すものであり、信号電荷の移動時について、示すものである。
これらの図から明らかなように、高照度である場合には、フォトダイオード（ＰＤ）３１１の光電子の発生量が多いため、光電子は第１の浮遊拡散容量（ＦＤ１）３１３に移動するのと同時に、この第１の浮遊拡散容量（ＦＤ１）３１３から溢れ、第２の浮遊拡散容量（ＦＤ２）３２３にも移動する。このため第２の浮遊拡散容量（ＦＤ２）３２３では元の電圧ＶＤＤから光電子量が増大した状態となる。
【００５９】
なお、本実施例において、第１の浮遊拡散容量ＦＤ１（３１３）を経て画素出力回路から出力される高変換ゲインの信号と、第２の浮遊拡散容量ＦＤ２（３２３）を経て画素出力回路から出力される低変換ゲインの信号の入射光強度に対する関係は、実施例1におい
て図７を用いて行った説明と同様であるので、ここではその説明を省略する。
【００６０】
次に、図１６は、単位画素のポテンシャルシミュレーションによる結果を表す平面図である。オーバーフローゲート（ＯＦＧ）３２２のゲート電極には１．９Ｖ、リセットトランジスタ１（ＲＴ１）３１４、リセットトランジスタ２（ＲＴ２）３２４、ソースフォロアトランジスタ１（ＳＦ１）３１５、ソースフォロアトランジスタ２（ＳＦ２）３２５、選択トランジスタ１（ＳＬ１）３１６、選択トランジスタ２（ＳＬ２）３２６のゲート電極には０Ｖが印加されている。
実施例１における同様の図である図８と比べると、フォトダイオード（ＰＤ）３１１と第１の浮遊拡散容量（ＦＤ１）３１３との間に転送トランジスタ（ＴＸ）１１２が設けられていない点が相違している（図１７について同じ）。
【００６１】
また、図１７は、図１６におけるＢ-Ｂ’線断面図である。図１７の例では、フォトダ
イオード（ＰＤ）３１１に光電子が空の状態を示している。
すなわち、このＢ-Ｂ’線断面において、フォトダイオード（ＰＤ）３１１は、伝導帯
の底に電子がたまっていない状態となっており、空の状態となっていることが示されている。一方、第１の浮遊拡散容量（ＦＤ１）３１３下部には、電子が所定量入っている状態が示されている。
【００６２】
一方、図１６におけるＣ-Ｃ’線断面図である図１８は、実施例１における図８のＣ-Ｃ’線断面図と同様であるので、図１８の説明は省略する。
以上のように形成された実施例２においては、実施例１のものと共通した構成も多いが、互いに相違する部分も存在する。以下、この相違点を中心として列挙形式にて説明する。
【００６３】
＜実施例１と実施例２の相違点＞
実施例１は４トランジスタの画素回路を前提に広ダイナミックレンジ機能を持たせたものとしているのに対し、実施例２は３トランジスタの画素回路を前提に広ダイナミックレンジ機能を持たせたものとしている。したがって、実施例１と実施例２は、前提が４トランジスタの画素回路と３トランジスタの画素回路という点において、互いに相違する（下記相違点１）。
また、実施例１は、４トランジスタの画素回路に広ダイナミックレンジ機能を持たせたものであり、実施例２は、３トランジスタの画素回路に広ダイナミックレンジ機能を持たせたものであることから、互いに異なる画素回路に広ダイナミックレンジ機能を持たせたことによる作用効果の違いにおいて相違する（下記相違点２）。
【００６４】
［１］相違点１
（１）等価回路およびレイアウト
実施例１のものでは、第１の浮遊拡散容量につき、転送トランジスタ（ＴＸ）、リセットトランジスタ１（ＲＴ１）、ソースフォロアトランジスタ１（ＳＦ１）、および選択トランジスタ１（ＳＬ１）の４つのトランジスタ（４トランジスタ方式）で構成されており、第２の浮遊拡散容量につき、オーバーフローゲート（ＯＦＧ）、リセットトランジスタ２（ＲＴ２）、ソースフォロアトランジスタ２（ＳＦ２）、および選択トランジスタ２（ＳＬ２）の４つのトランジスタで構成されている。
これに対し、実施例２のものでは、転送トランジスタ（ＴＸ）が設けられておらず、第１の浮遊拡散容量につき、リセットトランジスタ１（ＲＴ１）、ソースフォロアトランジスタ１（ＳＦ１）、および選択トランジスタ１（ＳＬ１）の３つのトランジスタ（３トランジスタ方式）で構成されており、第２の浮遊拡散容量につき、オーバーフローゲート（ＯＦＧ）、リセットトランジスタ２（ＲＴ２）、ソースフォロアトランジスタ２（ＳＦ２）、および選択トランジスタ２（ＳＬ２）の４つのトランジスタで構成されている。
ただし、上記実施例１において、転送トランジスタ（ＴＸ）をＯＮ状態に保持することで、実施例２のような３トランジスタ用の駆動手法を適用することができる。
（２）駆動波形について
４トランジスタ方式の実施例１においては、リセットしてから信号を読む、前リセット方式を採用しているので、アナログＣＤＳを画素とＡＤ変換器の間に配置して、リセットノイズを除去することができる。
これに対し、３トランジスタ方式の実施例２においては、信号を読んでからリセットする、後リセット方式を採用することになるので、アナログＣＤＳを画素とＡＤ変換器の間に配置しても、リセットノイズを除去することができない。リセットノイズと１フレーム後の信号（信号＋リセットノイズ）との間に、リセットノイズに関する相関がある（リセットノイズが略同一レベル）ので、デジタルＣＤＳを適用してリセットノイズを除去することができる。なお、デジタルＣＤＳ（図１２のデジタルＣＤＳ４１０を参照）としてはセンサチップ外部にフレームメモリを配置することにより構成することができる。
（３）最高フレーム周波数について
３トランジスタ方式の実施例２において、デジタルＣＤＳを採用している場合、リセットノイズと、１フレーム後の信号（信号＋リセットノイズ）とをＡＤ変換器で読み出し、両者の差を求め、リセットノイズを相殺して、１フレーム分の画像信号としている（図１３を参照）ので、画素以外の回路構成が同じ場合には、３トランジスタ方式を採用した場合は、４トランジスタ方式を採用した場合に比べて、最高フレーム周波数が１/２となる
。
（４）ノイズについて
４トランジスタ方式のリセットノイズと信号（信号＋リセットノイズ）間のリセットノイズの相関性は、３トランジスタ方式のリセットノイズと信号（信号＋リセットノイズ）間のリセットノイズの相関性よりも強いので、４トランジスタ方式の方がＣＤＳでのリセットノイズのキャンセル効果が大きい。
（５）飽和信号量について
４トランジスタ方式の飽和信号量は、フォトダイオード（ＰＤ）の飽和電子量で規定される。露光時にフォトダイオード（ＰＤ）からあふれた電子は、浮遊拡散容量（ＦＤ）に移動し、リセット時に画素電源（ＶＤＤ）に放出される。各フレームの蓄積期間にフォトダイオード（ＰＤ）からあふれた電子は使用されない。
一方、３トランジスタ方式の飽和信号量は、浮遊拡散容量（ＦＤ）の飽和電子量で規定される。フォトダイオード（ＰＤ）がｎ-型で不純物濃度が低いのに対し、浮遊拡散容量
（ＦＤ）はｎ+型で不純物濃度が高いので、浮遊拡散容量（ＦＤ）は状態密度が高く、面
積が小さくても、フォトダイオード（ＰＤ）よりも飽和電子量が大きい。各フレームの蓄積期間に浮遊拡散容量（ＦＤ）からあふれた電子は使用されない。
（６）フォトダイオード（ＰＤ）の感度について
各画素にマイクロレンズを付設していない場合、フォトダイオード（ＰＤ）の感度はフォトダイオード（ＰＤ）の面積により規定される。これに対して、各画素にマイクロレンズを付設している場合、入射光が画素上に集光されるので、フォトダイオード（ＰＤ）の感度はフォトダイオード（ＰＤ）の面積よりもマイクロレンズの性能に大きく影響される。４トランジスタ方式であるか、３トランジスタ方式であるかにによって、フォトダイオード（ＰＤ）の感度が大きく影響を受けるものではない。
【００６５】
［２］相違点２
（１）実施例１に係る４トランジスタ画素回路を前提に広ダイナミックレンジ機能を持たせたもの（以下、広ＤＲ機能付き４Ｔｒ．方式と称する場合がある）と、実施例２に係る３トランジスタ画素回路を前提に広ダイナミックレンジ機能を持たせたもの（以下、広ＤＲ機能付き３Ｔｒ．方式と称する場合がある）とを比較する前に、広ＤＲ機能を付加することによる効果について言及する。
この効果としては、（Ａ）光電変換部を分割しないでも、解像度特性において優れていること、（Ｂ）露光時間を分割しないでも、動画撮像特性において優れていること、（Ｃ）画素出力信号において、高感度、高Ｓ/Ｎ化と、広ダイナミックレンジ化のトレードオ
フを解消し得ること、（Ｄ）超多画素において高フレーム周波数化ができること、が挙げられる。
（２）広ＤＲ機能の具体的な構成および効果
第１の浮遊拡散容量（ＦＤ１）と第２の浮遊拡散容量（ＦＤ２）がオーバーフローゲート（ＯＦＧ）により接続して構成され、第１の浮遊拡散容量（ＦＤ１）の飽和電子量をオーバーフローゲート（ＯＦＧ）のゲート電圧で調整するとともに、第１の浮遊拡散容量（ＦＤ１）からあふれた電子を第２の浮遊拡散容量（ＦＤ２）に移動させる。第１の浮遊拡散容量（ＦＤ１）と第２の浮遊拡散容量（ＦＤ２）は、各々の画素回路を介し、出力部ＯＵＴ１、２から、互いに異なる信号を出力する。第１の浮遊拡散容量（ＦＤ１）の面積は小さく電荷電圧変換係数が高く、一方、第２の浮遊拡散容量（ＦＤ２）の面積は大きく電荷電圧変換係数が低い。低照度側は、第１の浮遊拡散容量（ＦＤ１）のみを使用して高感度、高Ｓ/Ｎ信号とし、一方、高照度側は、第１の浮遊拡散容量（ＦＤ１）および第２の
浮遊拡散容量（ＦＤ２）を使用して高感度、広ＤＲ信号とし、センサチップ外部で上記２つの信号を合成して、広ＤＲ信号を得る。
なお、広ＤＲ機能付き４Ｔｒ．方式と、広ＤＲ機能付き３Ｔｒ．方式の、各広ＤＲ機能自体は同じである。
（３）最高フレーム周波数について
画素出力が２種類、設けられていることから、それぞれに対してＡＤ変換器を配設することで、最高フレーム周波数の低下を抑制して、従来技術と同等のフレーム周波数とすることが可能である。
（４）ノイズ、飽和信号量、およびフォトダイオード（ＰＤ）の感度について
ノイズ、飽和信号量、およびフォトダイオード（ＰＤ）の感度については、上記相違点１と同様である。
（５）広ＤＲ機能付き３Ｔｒ．方式に光電変換膜を用いる場合について
広ＤＲ機能付き３Ｔｒ．方式は、光電変換膜を積層することによって以下のような利点を有している（下記実施例３を参照）。この場合、光電変換膜の膜材料は特に限定されるものではない。
光電変換膜を積層した広ＤＲ機能付き３Ｔｒ．方式は、浮遊拡散容量（ＦＤ）のｎ+型
ＳｉとＶＩＡの金属が、バリアが無い状態で接続されているので、リセットの動作時間と信号の読出時間を短縮することができる（従来技術における３Ｔｒ．方式の場合と同等とすることができる）。
なお、光電変換膜を積層した広ＤＲ機能付き４Ｔｒ．方式は、構造として光電変換膜を積層することはできるが、フォトダイオード（ＰＤ）のｎ-型ＳｉとＶＩＡの金属が接続
され、浮遊拡散容量（ＦＤ）のｎ+型ＳｉとＶＩＡの金属の間に、フォトダイオード（Ｐ
Ｄ）のｎ-型Ｓｉが入り込み、バリアとして機能するので、リセットの動作時間と信号の
読出時間が長くなるため、問題がある。
また、実施例２に示すような、一般のフォトダイオード（ＰＤ）を用いた広ＤＲ機能付き３Ｔｒ．方式では、画素内においてトランジスタが７個存在し、これらトランジスタが占める面積割合が大きく、フォトダイオード（ＰＤ）の開口率が低くなってしまうため、マイクロレンズにより集光させることが必要であるが、後述する実施例３に示すような、光電変換膜を積層した広ＤＲ機能付き３Ｔｒ．方式のものでは、マイクロレンズなしに開口率を略１００％にすることができる。
【００６６】
＜実施例３＞
上記実施例２において、フォトダイオード（ＰＤ）３１１を光電変換膜（ＰＦ）５１１に置き換えることができるので、このようにフォトダイオード（ＰＤ）３１１の部分のみを光電変換膜（ＰＦ）５１１に置き換えたものを実施例３として、以下に説明する。
【００６７】
図１９に示すように、実施例３に係る単位画素６０２の画素アレイを有する固体撮像素子、具体的にはＣＭＯＳイメージセンサに用いられる、画素回路（読出し制御回路）の等価回路図を示すものである。実施例３のものは、実施例２のものと共通する部分も多いので、以下の説明においては、実施例２の各部に付した番号に２００を加えた番号を、実施例２の各部に対応した実施例３の各部に付し、その詳しい説明は省略する場合がある。
【００６８】
図１９に示すように、実施例３における光電変換部は、光電変換膜（ＰＦ）５１１とされている。光電変換膜（ＰＦ）５１１は、各単位画素６０２上に積層されてなり、第１の浮遊拡散容量（ＦＤ１）５１３に接続される。
このように、光電変換膜を各単位画素６０２上に積層することにより、各単位画素６０２を配置するスペースを有効に利用することができ、画素の密度を高めることができる。
【００６９】
図１９に示す単位画素６０２の画素回路（読出し制御回路）において、光電変換膜（ＰＦ）５１１は、入射光の強度に応じた量の負電荷を発生する。この光電変換膜（ＰＦ）５１１の上部電極（ＵＥ）５１１Ａは画素駆動配線（ＵＥ）６０３に接続され、下部電極（ＬＥ）５１１Ｂは第１の浮遊拡散容量（ＦＤ１）５１３を介してソースフォロアトランジスタ１（ＳＦ１）５１５のゲートに接続される。
【００７０】
図２０は、図１９に示す画素回路（読出し制御回路）を用いて、信号読出しを行った場合における、各トランジスタの入力信号を表すタイムチャートを示すものである。
【００７１】
図２０における各チャートは、実施例２において説明した図１３における各チャート（最上部の上部電極（ＵＥ）のチャート以外）と同様であるので各チャートについての説明は省略する。
なお、上部電極（ＵＥ）には、常時、Ｌ信号が入力されることにより、光電変換膜がＯＮ状態であることが維持されるように構成されている。
【００７２】
図２１は、単位画素の平面模式図と断面模式図の一例を示すものであり、図１９の単位画素６０２の等価回路図に対応させたものである。
すなわち、この平面模式図と断面模式図では、光電変換膜（ＰＦ）５１１は、上部電極（ＵＥ）５１１Ａおよび下部電極（ＬＥ）５１１Ｂによって挟まれた構造とされており、図１９に示すように、上部電極（ＵＥ）５１１Ａは画素駆動配線（ＵＥ）６０３に接続され、下部電極（ＬＥ）５１１Ｂは第１の浮遊拡散容量（ＦＤ１）５１３に接続されている。実施例２の図１４と比較すると、大きな面積を占めるフォトダイオード（ＰＤ）３１１が無いので、画素サイズの小型化を図ることができる。
【００７３】
また、この平面模式図と断面模式図では、下部電極（ＬＥ）５１１Ｂが第１の浮遊拡散容量（ＦＤ１）５１３に接続され、第１の浮遊拡散容量（ＦＤ１）５１３はオーバーフローゲート（ＯＦＧ）５２２を経て第２の浮遊拡散容量（ＦＤ２）５２３に接続される、ことが示されている。
【００７４】
ここでは、光電変換膜（ＰＦ）５１１のキャリアは電子であり上部電極（ＵＥ）５１１Ａに負電圧が印加されている場合について記載したが、キャリアが正孔であり上部電極（ＵＥ）に正電圧が印加されている場合についても同様の効果が得られる。
【００７５】
本実施形態の撮像装置、駆動方法および読出し制御回路においては、上述したような構成とされたことで、低照度状態においては、飽和レベルを狭めることなく、線形かつ高Ｓ／Ｎの信号取得を行うことができ、高照度状態においては、線形領域での良好なＳ／Ｎを確保しつつダイナミックレンジを拡大することができる。
特に、低照度状態用と高照度状態用とで、それぞれが、画素出力回路と信号出力線を備えているため、同一時刻に同一光電変換部で得られた光信号を高フレーム周波数で読みだすことが可能であり、優れた動画撮像特性と解像度特性を有しつつ、超多画素を高フレーム周波数で読みだす撮像機器に対応することができる。
このような作用効果は、例えば、従来技術において説明した特許文献２（特許第５０６６７０４号公報）に記載のものに比べて、スーパーハイビジョン等のように、超多画素を高フレーム周波数で読みだす場合に、極めて有利である。
【００７６】
さらに、本発明の読出し制御回路、固体撮像素子、および撮像素子の駆動方法としては、上記実施形態のものに限られるものではなく、その他の種々の態様のものを採用し得る。例えば、上記実施形態においては、画像出力回路部を２組、出力信号線を２つ、各々設けているが、これに替えて画像出力回路部を３組以上、出力信号線を３つ以上設けてもよい。画像出力回路部を３組、出力信号線を３つとしたときは、高照度、中照度、低照度の各露光時に対応させることが可能となる。
【００７７】
また、各単位画素の等価回路構成としても図１、図１１および図１９に示す回路のものに限られるものではなく、その他の種々の態様のものに変更することが可能であり、各画素出力回路部におけるトランジスタの数を増加させることも可能である。
また、各浮遊拡散容量（ＦＤ１、２）１１３、１２３、３１３、３２３、５１３、５２３の飽和状態電圧（オーバーフローゲート（ＯＦＧ）のゲート設定値）や各種トランジスタのゲート電圧としても、上記実施形態のものに限られるものではなく、適切な値に設定することが可能である。
【符号の説明】
【００７８】
１１１、３１１      フォトダイオード（ＰＤ）
１１２      転送トランジスタ（ＴＸ）
１１３、３１３、５１３      第１の浮遊拡散容量（ＦＤ１）
１１４、３１４、５１４      リセットトランジスタ１（ＲＴ１）
１１５、３１５、５１５      ソースフォロアトランジスタ１（ＳＦ１）
１１６、３１６、５１６      選択トランジスタ１（ＳＬ１）
１１７、３１７、５１７      画素出力１（ＯＵＴ１）
１１８、３１８、５１８      画素電源（ＶＤＤ）
１２２、３２２、５２２      オーバーフローゲート（ＯＦＧ）
１２３、３２３、５２３      第２の浮遊拡散容量（ＦＤ２）
１２４、３２４、５２４      リセットトランジスタ２（ＲＴ２）
１２５、３２５、５２５      ソースフォロアトランジスタ２（ＳＦ２）
１２６、３２６、５２６      選択トランジスタ２（ＳＬ２）
１２７、３２７、５２７      画素出力２（ＯＵＴ２）
２００、４００      ＣＭＯＳイメージセンサ
２０１、４０１      画素アレイ
２０２、４０２、６０２      単位画素
２０３、４０３、６０３      画素駆動配線
２０４、２０４Ａ、Ｂ、４０４Ａ、Ｂ、６０４Ａ、Ｂ      垂直信号線
２０５、４０５      カラム信号処理回路
２０６、４０６      出力回路
２０７、４０７      制御回路
２０８、４０８      水平走査回路
２０９、４０９      垂直走査回路
４１０      デジタルＣＤＳ
５１１      光電変換膜（ＰＦ）
５１１Ａ      上部電極（ＵＥ）
５１１Ｂ      下部電極（ＬＥ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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