(57)【要約】【課題】回路面積の増大を抑えながら、寿命を延ばすことが可能な昇圧回路を提供する。【解決手段】入力端子と出力端子の間に接続された電荷転送トランジスタと、入力端子とクロック端子との間に接続された昇圧容量とを備えた昇圧セルを複数直列に接続して構成した昇圧回路であって、昇圧セルのうち少なくとも最終段の昇圧セルを複数個並列に接続する構成とし、複数個並列に接続した昇圧セルを昇圧動作に応じて切り替えて前段の昇圧セルに接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子と出力端子の間に接続された電荷転送トランジスタと、前記入力端子とクロック端子との間に接続された昇圧容量と、を備えた昇圧セルを複数直列に接続して構成した昇圧回路であって、
前記昇圧セルのうち少なくとも最終段の昇圧セルを複数個並列に接続して、昇圧動作に応じて切り替えて前段の昇圧セルに接続する構成としたことを特徴とする昇圧回路。
【請求項２】
第一入力端子と第一出力端子の間に接続された第一電荷転送トランジスタと、
前記第一入力端子とクロック端子との間に接続された昇圧容量と、
を備えた第一昇圧セルと、
第二入力端子に第一スイッチ素子の一方の端子を接続し、イネーブル端子に前記第一スイッチ素子の制御端子を接続し、前記第一スイッチ素子の他方の端子と、第二出力端子との間に接続された第二電荷転送トランジスタと、
前記第一スイッチ素子の他方の端子に接続された第二昇圧容量と、
前記イネーブル端子を第二スイッチ素子の制御端子に接続し、クロック端子と前記第二昇圧容量の他方の端子との間に接続された前記第二スイッチ素子と、
を備えた第二昇圧セルと、を備え、
１段目から最終段の前段までは前記第一昇圧セルを直列に接続し、最終段は２つの前記第二昇圧セルを並列に接続し、動作モードに応じて前記２つの第二昇圧セルの一方をオンさせ、他方をオフにする機能を備えることを特徴とする昇圧回路。
【請求項３】
前記２つの第二昇圧セルのイネーブル端子に入力する信号レベルを、
前記最終段の前段の第一昇圧セルの入力端子の電圧レベルに変換するためのレベルシフト回路を備えることを特徴とする請求項２に記載の昇圧回路。
【請求項４】
請求項１から３のいずれかに記載の昇圧回路を備えたことを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷転送トランジスタと昇圧容量を備えた昇圧回路及びそれを備えた不揮発性メモリに関する。
【背景技術】
【０００２】
不揮発性メモリであるＥＥＰＲＯＭは、メモリセルへのデータ書換えに高電圧を必要とするため、昇圧回路を搭載している。
図３は、従来の昇圧回路を示す回路図である。
従来の昇圧回路は、昇圧セル５１〜５４を直列に接続し、昇圧セル５４の出力と昇圧セル５１の入力とを接続したループ接続としている。昇圧セル５１〜５４は、昇圧用のクロックＣＬＫ１、２が入力され、出力端子ＣＰＯＵＴから昇圧した電圧を出力する。
【０００３】
昇圧セル５１〜５４は、夫々ダイオード接続したＮＭＯＳトランジスタからなる電荷転送トランジスタ５１１、５２１，５３１，５４１と、昇圧容量５１２、５２２，５３２，５４２と、ＰＭＯＳトランジスタからなる切替スイッチ素子５１３、５２３，５３３，５４３と、ダイオード接続したＮＭＯＳトランジスタからなるプリチャージ用素子５１４、５２４，５３４，５４４と、ダイオード接続したＮＭＯＳトランジスタからなる出力用素子５１５、５２５，５３５，５４５で構成している。
【０００４】
ＰＭＯＳトランジスタからなる切替スイッチ素子５１３、５２３、５３３、５４３のゲートへ入力する信号ＨＳＷ１１〜ＨＳＷ１４のＨレベルには高電圧ＶＰＰが必要である。図示はしないが、別途レベルシフタ回路が必要となる。
【０００５】
従来の昇圧回路は、以下のように昇圧動作を行う。
信号ＨＳＷ１１〜ＨＳＷ１４のどれか１つをＨレベル、残り３つをＬレベルにする。例えば、切替スイッチ素子５４３のゲート電圧をＨレベル、切替スイッチ素子５１３、５２３、５３３のゲート電圧をＬレベルとする。切替スイッチ素子５４３がオフし、切替スイッチ素子５１３、５２３、５３３はオンする。このとき、昇圧セル５４のプリチャージ用素子５４４から電荷が供給され、昇圧セル５１、５２、５３の順に電荷が転送され、昇圧セル５４の出力用素子５４５から昇圧電圧が出力される。ここで、図３に示す各昇圧ノードの電位の高低はＮ３＞Ｎ２＞Ｎ１＞Ｎ４となる。ノードＮ３の電位が最も高く、ノードＮ３に接続する昇圧容量５４２の電極間の絶縁膜が最も電圧ストレスを受け、寿命が短くなる。
【０００６】
次に、切替スイッチ素子５３３のゲート電圧をＨレベル、切替スイッチ素子５１３、５２３、５４３のゲート電圧をＬレベルとする場合を考える。切替スイッチ素子５３３がオフし、切替スイッチ素子５１３、５２３、５４３はオンする。このとき、昇圧セル５３のプリチャージ用素子５３４から電荷が供給され昇圧セル５４、５１、５２の順に電荷が転送され、昇圧セル５３の出力用素子５３５から昇圧電圧が出力される。ここで、各昇圧ノードの電位の高低はＮ２＞Ｎ１＞Ｎ４＞Ｎ３となる。ノードＮ２の電位が最も高く、ノードＮ２に接続する昇圧容量５３２の電極間の絶縁膜が最も電圧ストレスを受け、寿命が短くなる。
【０００７】
ここでは、適当回数の昇圧動作後に、切替スイッチ素子の制御により、出力用素子を切り替えてローテーションさせる。各段の昇圧容量のストレスを平均化することができ、昇圧回路の寿命を延ばすことが可能となる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−２７５８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、各昇圧セルをローテーションするため、各昇圧セル内の電荷転送トランジスタを各段の電位に応じて最適に設計をすることができない。電荷転送トランジスタにダイオード接続したＮＭＯＳトランジスタを使用すると、後段になるにつれて基板効果の影響でしきい値電圧が大きくなり、電荷転送効率が悪くなる。
【００１０】
また、昇圧セルをローテーションさせるためのスイッチが各段に必要となり、回路面積が大きくなるという問題がある。さらに、ローテーションさせるタイミングを制御するために、何回昇圧動作を行ったかの情報を保持するための不揮発性メモリが別途必要になり、回路面積が大きくなるという問題がある。
【課題を解決するための手段】
【００１１】
本発明の昇圧回路は、入力端子と出力端子の間に接続された電荷転送トランジスタと、前記入力端子とクロック端子との間に接続された昇圧容量と、を備えた昇圧セルを複数直列に接続して構成した昇圧回路であって、前記昇圧セルのうち少なくとも最終段の昇圧セルを複数個並列に接続して、昇圧動作に応じて切り替えて前段の昇圧セルに接続する構成としたことを特徴とする。
【発明の効果】
【００１２】
本発明の昇圧回路によれば、少なくとも最も電圧ストレスの大きい最終段の昇圧セルを複数備えて、その昇圧セルを昇圧状態に応じて切り替えることによって、回路面積の増大を抑えながら、昇圧回路の寿命を延ばすことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の昇圧回路の一実施形態を示す回路図である。
【図２】昇圧回路を搭載しているＥＥＰＲＯＭの動作の一例を示すタイミングチャートである。
【図３】従来の昇圧回路を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を、図面を参照して説明する。
図１は、本発明の昇圧回路の一実施形態を示す回路図である。ここで、昇圧回路の昇圧段数は４段（Ｎ＝４）として説明する。
【００１５】
本実施形態の昇圧回路は、ダイオード接続したＮＭＯＳトランジスタ１０と、昇圧セル１１〜１３と、昇圧セル２１、２２と、レベルシフト回路３１、３２と、クロック発生器４１とを備える。
【００１６】
昇圧セル１１〜１３は、夫々、入力端子と出力端子とクロック入力端子の３端子を有し、ダイオード接続したＮＭＯＳトランジスタからなる電荷転送トランジスタ１１１、１２１、１３１と、昇圧容量１１２、１２２、１３２を備える。各電荷転送トランジスタのゲートとソースはそれぞれ各昇圧セルの入力端子と各昇圧容量の一方の端子に接続し、各電荷転送トランジスタのドレインはそれぞれ各昇圧セルの出力端子に接続し、各昇圧容量の他方の端子はそれぞれ各昇圧セルのクロック入力端子に接続する。
【００１７】
昇圧セル２１、２２は、夫々、入力端子と出力端子とクロック入力端子と選択端子の４端子を有し、ダイオード接続したＮＭＯＳトランジスタからなる電荷転送トランジスタ２１１、２２１と、昇圧容量２１２、２２２と、ＮＭＯＳトランジスタからなる経路選択スイッチ２１３、２２３と、ＮＭＯＳトランジスタからなる昇圧容量選択スイッチ２１４、２２４とを備える。
【００１８】
各電荷転送トランジスタのゲートとソースはそれぞれ各昇圧容量の一方の端子と各経路選択スイッチのドレインに接続し、各電荷転送トランジスタのドレインはそれぞれ各昇圧セルの出力端子に接続し、各昇圧容量の他方の端子はそれぞれ各昇圧容量選択スイッチのソースに接続し、各経路選択スイッチのソースはそれぞれ各昇圧セルの入力端子に接続し、各昇圧容量選択スイッチのドレインはそれぞれ各昇圧セルのクロック入力端子に接続し、各経路選択スイッチのゲートと各昇圧容量選択スイッチのゲートはそれぞれ各昇圧セルの選択端子に接続する。
【００１９】
レベルシフト回路３１、３２は、夫々、入力端子と出力端子と第一電源端子と第二電源端子とＧＮＤ端子の４端子を有する。入力端子には、第一電源端子とＧＮＤ端子の間の電圧範囲の信号ＥＮ１（ＥＮ２）を入力する。出力端子からは、第二電源端子とＧＮＤ端子の間の電圧範囲の信号ＥＮ１ＬＳ（ＥＮ２ＬＳ）を出力する。
【００２０】
クロック発生器４１は、イネーブル端子と第一、第二クロック出力端子と電源端子とＧＮＤ端子の５端子を有し、イネーブル端子に信号ＣＰＥＮが入力され、第一クロック出力端子が昇圧セル１１、１３のクロック入力端子に接続され、第二クロック出力端子が昇圧セル１２と昇圧セル２１、２２のクロック入力端子に接続される。イネーブル端子にＨレベルの信号ＣＰＥＮを入力すると、第一クロック出力端子からクロック信号ＣＬＫと、第二クロック出力端子からクロック信号ＣＬＫＸが出力し、イネーブル端子にＬレベルの信号ＣＰＥＮを入力すると、クロック信号の出力は停止する。クロック信号ＣＬＫとクロック信号ＣＬＫＸは、互いに逆相の信号である。
【００２１】
電源端子（電源電圧Ｖｃｃ）に昇圧回路の入力端子であるＮＭＯＳトランジスタ１０を接続し、更に、昇圧セル１１〜１３を直列に３段接続する。昇圧セル２１及び昇圧セル２２は、最終段の昇圧セル１３の次段に並列に接続され、出力端子ＣＰＯＵＴから昇圧した電圧を出力する。各昇圧セルのノードは、Ｖ０、Ｖ１、Ｖ２、Ｖ３、Ｖ３１、Ｖ３２とする。
【００２２】
信号ＥＮ１、ＥＮ２は、それぞれレベルシフト回路３１、３２を経由し、レベルシフトされた信号ＥＮ１ＬＳ、ＥＮ２ＬＳとして昇圧セル２１、２２の各選択端子に入力される。ここでレベルシフト回路３１、３２はＶｃｃ〜ＧＮＤレベルのロジック信号であるＥＮ１、ＥＮ２を、ノードＶ２の電圧〜ＧＮＤレベルのロジック信号であるＥＮ１ＬＳ、ＥＮ２ＬＳへ変換する。
【００２３】
本実施形態の昇圧回路は、以下のように昇圧動作を行う。
クロック信号ＣＬＫがＬレベルでクロック信号ＣＬＫＸがＨレベルの時に、昇圧容量１１２はＮＭＯＳトランジスタ１０を介して電源電圧Ｖｃｃが充電される。次に、クロック信号が反転すると、昇圧容量１２２は電荷転送トランジスタ１１１を介して昇圧容量１１２の電荷が転送され充電される。以下、この充電と転送を繰り返して、昇圧回路は電源電圧Ｖｃｃを元に電圧を昇圧する。
【００２４】
昇圧セル２１を選択して昇圧動作する場合、信号ＥＮ１をＨレベルに、信号ＥＮ２をＬレベルにする。信号ＥＮ１ＬＳもＨレベルとなり、昇圧経路選択スイッチ２１３、昇圧容量選択スイッチ２１４がオンする。同様に、昇圧セル２２を選択して昇圧動作する場合、信号ＥＮ１をＬレベルに、信号ＥＮ２をＨレベルにする。信号ＥＮ２ＬＳもＨレベルとなり、昇圧経路選択スイッチ２２３、昇圧容量選択スイッチ２２４がオンする。そして、選択された昇圧セルによって、充電と転送が繰り返されて、昇圧動作が行われる。
【００２５】
本実施形態の昇圧回路を搭載しているＥＥＰＲＯＭは、外部から書き込み命令を受信すると、昇圧回路が動作し、内部昇圧電圧を発生させてメモリセルのデータの書換えを行う。
【００２６】
図２は、昇圧回路を搭載しているＥＥＰＲＯＭの動作の一例を示すタイミングチャートである。
ＥＥＰＲＯＭの動作は、（ａ）消去期間、（ｂ）ディスチャージ期間、（ｃ）書込期間、（ｄ）ディスチャージ期間の４つの期間を有している。そして、ＥＥＰＲＯＭは、１回の書換え動作で、（ａ）消去期間、（ｃ）書込期間の２つの期間で昇圧動作を行う。
【００２７】
（ａ）消去期間において、信号ＣＰＥＮをＨレベルとなり、昇圧動作を開始する。このとき、信号ＥＮ１をＨレベル、信号ＥＮ２をＬレベルとし、昇圧セル２１を選択する。（ｂ）ディスチャージ期間において、信号ＣＰＥＮ、ＥＮ１をＬレベルとすることで、１回目の昇圧動作が終了する。図示はしないが、別途ディスチャージ回路が動作し、各昇圧ノードは電源電圧レベルまで放電する。（ｃ）書込期間において、信号ＣＰＥＮが再びＨレベルとなり、昇圧動作が開始する。このとき、信号ＥＮ１をＬレベル、信号ＥＮ２をＨレベルとして、昇圧セル２２を選択する。（ｄ）ディスチャージ期間において、信号ＣＰＥＮ、信号ＥＮ２をＬレベルとすることで、２回目の昇圧動作が終了し、各昇圧ノードは電源電圧レベルまで放電する。以上により、メモリセルへのデータ書換えが完了する。
【００２８】
このとき、最も電圧が高くなる昇圧ノードはＶ３、Ｖ３１、Ｖ３２である。これらのノードがゲート電極に接続される電荷転送トランジスタ２１１、２２１と昇圧容量２１２、２２２が最も寿命が短い素子である。本実施形態の昇圧回路では、（ａ）消去期間に電荷転送トランジスタ２１１、昇圧容量２１２を使用し、（ｃ）書込期間に電荷転送トランジスタ２２１、昇圧容量２２２を使用することで、これら素子の使用頻度を半減させ、従って寿命を２倍に延ばすことができる。
【００２９】
以上説明したように、本実施形態の昇圧回路によれば、最も電圧ストレスの大きい最終段の昇圧セルを２つ用意して切り替えることによって、昇圧回路の寿命を延ばすことができる。
【００３０】
また、本実施形態の昇圧回路では、各昇圧セルが何段目であるかが固定されているため、各電荷転送トランジスタのしきい値やチャンネル長を最適に設計できる。また、昇圧セルの選択を最終段だけとしているため、他の段はスイッチ素子やレベルシフト回路が不要なので、回路面積も小さくすることができる。
【００３１】
なお、本実施形態では、昇圧段数をＮ＝４としたが、何段でも構わない。また、昇圧セルの切り替えを最終段のみとしたが、複数段の昇圧セルを並列に用意して切り替えることも可能であり、より寿命を延ばした昇圧回路が実現できる。
また、本実施形態では、二つの昇圧セルを並列に用意して切り替える構成として説明したが、二つに限定されるものではなく、二以上の昇圧セルを並列に用意して切り替える構成としても良い。
【符号の説明】
【００３２】
１１、１２、１３、２１、２２    昇圧セル、３１、３２    レベルシフト回路、４１    クロック発生器
【図１】
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【図２】
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【図３】
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