(57)【要約】【課題】半導体装置の反りを低減する。【解決手段】半導体装置は、半導体チップの接続端子が形成されている端子形成面の上に配置された第１絶縁層、および、前記第１絶縁層の上に形成され、前記接続端子と接続されている第１配線層を備える半導体素子と、前記半導体素子を封止する封止樹脂と、前記封止樹脂の上に形成された第２絶縁層と、前記第１配線層と接続され、前記第２絶縁層の一面に形成され、前記端子形成面の垂直上方にある領域から前記第２絶縁層の前記端子形成面の垂直上方の外側の領域へと延在する第２配線層と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップの接続端子が形成されている端子形成面の上に配置された第１絶縁層、および、前記第１絶縁層の上に形成され、前記接続端子と接続されている第１配線層を備える半導体素子と、
前記半導体素子を封止する封止樹脂と、
前記封止樹脂の上に形成された第２絶縁層と、
前記第１配線層と接続され、前記第２絶縁層の一面に形成され、前記端子形成面の垂直上方にある領域から前記第２絶縁層の前記端子形成面の垂直上方の外側の領域へと延在する第２配線層と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２配線層と接続され、前記第２絶縁層上の前記端子形成面の垂直上方の外側の領域に配置された外部接続端子を備える半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記外部接続端子を前記端子形成面を含む平面に射影した場合、一部の前記外部接続端子は前記接続端子と重なる半導体装置。
【請求項４】
請求項１から３までのいずれか一項に記載の半導体装置において、
前記端子形成面を含む平面に前記第１配線層および前記第２配線層の回路を射影したとき、少なくとも一箇所において、それぞれ異なる前記接続端子と接続された、前記第１配線層の回路と前記第２配線層の回路とが交差する半導体装置。
【請求項５】
請求項１から４までのいずれか一項に記載の半導体装置において、
前記第１絶縁層と、前記第２絶縁層は、異なる種類の樹脂を含む半導体装置。
【請求項６】
請求項１から５までのいずれか一項に記載の半導体装置において、
前記第１絶縁層の厚さは、前記第２絶縁層の厚さよりも小さい半導体装置。
【請求項７】
請求項１から６までのいずれか一項に記載の半導体装置において、
少なくとも一部の前記接続端子について、前記端子形成面の中心と前記接続端子との距離よりも、前記端子形成面の中心と、前記端子形成面に射影した、前記接続端子と接続されている前記第１配線層と第２配線層との導通部との距離の方が短い半導体装置。
【請求項８】
請求項１から７までのいずれか一項に記載の半導体装置において、
前記半導体素子として、第１半導体素子と第２半導体素子とを備え、
前記第１半導体素子の接続端子は、前記第２半導体素子の接続端子と、前記第２配線層を介して接続されている半導体装置。
【請求項９】
請求項１から８までのいずれか一項に記載の半導体装置において、
導電性の柱状構造体を備え、
前記第１配線層と前記第２配線層とは、前記柱状構造体を介して接続される半導体装置。
【請求項１０】
請求項１から９までのいずれか一項に記載の半導体装置において、
前記第２配線層と接続されている導電性の台状構造体を備える半導体装置。
【請求項１１】
内部回路に接続された接続端子が形成された複数の半導体チップ形成領域を有する半導体ウェハを準備することと、
それぞれの前記半導体チップ形成領域の前記接続端子が形成されている端子形成面上に第１絶縁層を形成することと、
前記第１絶縁層の上に前記接続端子と接続されている第１配線層を形成することと、
前記第１配線層が形成されている半導体ウェハを個片化し、半導体素子を取得することと、
第２絶縁層と、第２配線層とを備える配線構造体を形成することと、
前記取得した半導体素子を封止し、封止体を形成することと、
を備え、
前記第２配線層は、前記第１配線層と接続され、前記第２絶縁層上の、前記端子形成面の垂直上方にある領域から前記第２絶縁層の前記端子形成面の垂直上方の外側の領域へと延在するように形成されている半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記取得した半導体素子を、前記配線構造体を備えるパッケージ基板に接合した後、前記半導体素子を封止し、前記封止体を形成する半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法において、
前記封止体を形成した後、前記封止体の上に前記第２絶縁層を形成することと、
前記第２絶縁層の上に前記第２配線層を形成することと、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子の接続端子と、半導体パッケージの外部接続端子とを接続する内部配線同士が交差等する必要がある場合にも配線を実現するため、２層の再配線層による半導体装置が提案されている。特許文献１には、バンプが形成された半導体素子をモールドした後、２層の再配線層を形成する半導体装置の製造方法が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００４／２４５６０８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の半導体装置では、パッケージ側に多層配線による複数の絶縁層が必要となり、そのため再配線基板の反りが大きくなるという問題点があった。
【課題を解決するための手段】
【０００５】
本発明の第１の態様によると、半導体装置は、半導体チップの接続端子が形成されている端子形成面の上に配置された第１絶縁層、および、前記第１絶縁層の上に形成され、前記接続端子と接続されている第１配線層を備える半導体素子と、前記半導体素子を封止する封止樹脂と、前記封止樹脂の上に形成された第２絶縁層と、前記第１配線層と接続され、前記第２絶縁層の一面に形成され、前記端子形成面の垂直上方にある領域から前記第２絶縁層の前記端子形成面の垂直上方の外側の領域へと延在する第２配線層と、を備える。
本発明の第２の態様によると、半導体装置の製造方法は、内部回路に接続された接続端子が形成された複数の半導体チップ形成領域を有する半導体ウェハを準備することと、  それぞれの前記半導体チップ形成領域の前記接続端子が形成されている端子形成面上に第１絶縁層を形成することと、前記第１絶縁層の上に前記接続端子と接続されている第１配線層を形成することと、前記第１配線層が形成されている半導体ウェハを個片化し、半導体素子を取得することと、第２絶縁層と、第２配線層とを備える配線構造体を形成することと、前記取得した半導体素子を封止し、封止体を形成することと、を備え、前記第２配線層は、前記第１配線層と接続され、前記第２絶縁層上の、前記端子形成面の垂直上方にある領域から前記第２絶縁層の前記端子形成面の垂直上方の外側の領域へと延在するように形成されている。
【発明の効果】
【０００６】
本発明によれば、半導体素子側に配線層を形成するため、２層以上の配線層による高い配線の自由度を維持しながら、配線層を全てパッケージ側に配置する場合より反りの小さい半導体装置を提供することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置を示す図であり、図１（Ａ）は断面を模式的に示す図であり、図１（Ｂ）は回路を模式的に示す図である。
【図２】第１の実施形態の半導体装置を模式的に示す断面図である。
【図３】図３（Ａ）は第１の実施形態の半導体装置の上面図であり、図３（Ｂ）は半導体装置を構成する半導体チップの上面図である。
【図４】第１の実施形態の半導体装置に搭載される半導体素子の回路を模式的に示す図である。
【図５】第１の実施形態の半導体装置の回路を模式的に示す図である。
【図６】図６（Ａ）〜（Ｄ）は、第１の実施形態の半導体装置の製造方法を説明するための、各工程を模式的に示す断面図である。
【図７】図７（Ａ）〜（Ｃ）は、図６に続く工程を模式的に示す断面図である。
【図８】図８（Ａ）〜（Ｃ）は、図７に続く工程を模式的に示す断面図である。
【図９】図９（Ａ）、（Ｂ）は、図８に続く工程を模式的に示す断面図である。
【図１０】図１０（Ａ）〜（Ｅ）は、図９に続く工程を模式的に示す断面図である。
【図１１】図１１（Ａ）〜（Ｄ）は、図１０に続く工程を模式的に示す断面図である。
【図１２】図１２（Ａ）〜（Ｃ）は、図１１に続く工程を模式的に示す断面図である。
【図１３】図１３（Ａ）〜（Ｃ）は、図１２に続く工程を模式的に示す断面図である。
【図１４】第１の実施形態の変形例１の半導体装置を模式的に示す断面図である。
【図１５】第１の実施形態の変形例２の半導体装置を模式的に示す断面図である。
【図１６】第１の実施形態の変形例３の半導体装置の回路を模式的に示す図である。
【図１７】第１の実施形態の変形例３の半導体装置を模式的に示す断面図である。
【図１８】第２の実施形態の半導体装置を模式的に示す断面図である。
【図１９】図１９（Ａ）〜（Ｃ）は、第２の実施形態の半導体装置の製造方法を説明するための、各工程を模式的に示す断面図である。
【図２０】図２０（Ａ）、（Ｂ）は、図１９に続く工程を模式的に示す断面図である。
【図２１】第２の実施形態の変形例の半導体装置を模式的に示す断面図である。
【発明を実施するための形態】
【０００８】
以下では、適宜図面を参照しながら、第１の実施形態の半導体装置および半導体装置の製造方法等について説明する。以下の実施形態において、特に言及がない限り、半導体装置の外部接続端子を備える面を半導体装置の上面とし、上下方向を当該上面に垂直な方向にとり、半導体装置の上面から外側へ向かう向きを上向きとする。また、以下の実施形態において、「配線層」の語は、半導体素子のパッド等の端子の位置を再配置する再配線層に加え、後述するような２つの半導体素子の端子間を接続するための配線等も含む。さらに、以下の実施形態において、「接続する」の語は、接続された２つの物が導通可能である意味を含む。
【０００９】
図１は、本実施形態の半導体装置１を模式的に示す概念図である。図１（Ａ）は半導体装置１の上面に垂直な断面を回路を簡略化して模式的に示す図であり、図１（Ｂ）は、半導体装置１の上面図に、半導体装置１の内部の回路を重ねて模式的に示す図である。
【００１０】
半導体装置１は、半導体素子１００と、パッケージ側配線構造体２００と、モールド樹脂３０と、はんだボール２５とを含む。半導体素子１００は、半導体チップ１０と、パッド１１と、半導体素子側絶縁層１２と、パッド導通部１３と、半導体素子側配線層１４と、柱状構造体１５と、はんだめっき１６とを備える。パッケージ側配線構造体２００は、入出力端子２１と、パッケージ側絶縁層２２と、入出力端子導通部２３と、パッケージ側配線層２４とを備える。図１（Ｂ）では、半導体素子１００に対応する部分が破線で示されている。
なお、本実施形態では、半導体素子側に１層、パッケージ側に１層の配線層１４、２４を設けているが、半導体素子側および／またはパッケージ側に複数の配線層を設けてもよい。また、パッド１１と入出力端子２１とを接続するための配線引き回しとは異なる、信頼性向上のためのパッド形成等の別の目的で、入出力端子２１上にさらに絶縁層および導体層を形成してもよい。
【００１１】
半導体素子１００のパッド１１が形成されている面を端子形成面Ｓと呼ぶ。端子形成面Ｓには、図１（Ｂ）に示されるように複数のパッド１１が２列に並んで配置されている。各パッド１１は、半導体素子側絶縁層１２の開口部に形成されたパッド導通部１３を介して半導体素子側配線層１４と接続されている。半導体素子側配線層１４は、半導体素子側絶縁層１２の上に形成され、半導体素子側絶縁層１２に沿って所定のパターンの配線を形成し、各パッド１１に対応する柱状構造体１５に接続する。
なお、図１に図示されてはいないが、半導体チップ１０の半導体素子側絶縁層１２の下面、すなわち端子形成面Ｓには、パッシベーション層等が配設され得る（図６等参照）。
【００１２】
半導体素子１００の柱状構造体１５は、はんだめっき１６を介してパッケージ側配線構造体２００のパッケージ側配線層２４と接続される。パッケージ側配線層２４は、モールド樹脂３０の上に形成されたパッケージ側絶縁層２２の一面に形成されており、パッケージ側絶縁層２２に沿って所定のパターンの配線を形成し、入出力端子導通部２３を介して入出力端子２１およびはんだボール２５に接続する。
なお、半導体素子側配線層１４およびパッケージ側配線層２４の配線のパターンは特に限定されない。また、パッド１１とはんだボール２５とを接続する配線を構成する複数の上記各部分は、適宜一体的に構成することができる。さらに、半導体素子側配線層１４およびパッケージ側配線層２４は２次元のパターンに広がるものに限定されず、３次元の配線のパターンを持った構造体として形成されてもよい。
【００１３】
半導体チップ１０は、集積回路、大規模集積回路等の電子回路を含んで構成される。半導体素子側絶縁層１２の材料は、ポリイミド等を含む。パッド導通部１３および半導体素子側配線層１４は、それぞれ銅等の金属を含んで構成され、一体的に形成され得る。柱状構造体１５は、銅等の金属を含む。パッケージ側配線層２４および入出力端子導通部２３は、銅等の金属を含んで構成され、一体的に形成され得る。パッケージ側絶縁層２２は、エポキシ系樹脂等を含んで構成される。入出力端子２１は、銅等の金属を含んで構成される。はんだめっき１６およびはんだボール２５の態様は特に限定されず、接続される素子や接続方法の特徴に応じて、適宜構成を変更してもよい。
【００１４】
図２は、半導体素子１００と入出力端子２１との位置関係等を示す図である。半導体素子１００の端子形成面Ｓの垂直上方の領域を領域Ｖとする。図２に領域Ｖの範囲を一点線で模式的に示した。本実施形態の半導体装置１において、パッケージ側配線層２４は、パッケージ側絶縁層２２の、領域Ｖからパッケージ側絶縁層２２の領域Ｖの外側の領域へと延在する。半導体装置１の外部のプリント基板等と接続される外部接続端子として機能する入出力端子２１またははんだボール２５は、半導体装置１の上面（外部接続端子を備える面）の、領域Ｖの外側の領域に配置されている。このように、半導体装置１は、ファンアウト型の半導体パッケージとして構成することができる。
なお、図１（Ｂ）に示された例のように、一部の外部接続端子は領域Ｖの内部に配置されてもよい。同様に、一部のパッケージ側配線層２４は領域Ｖの外側まで延在しなくてもよい。
【００１５】
半導体素子側絶縁層１２の厚さＴ１は、パッケージ側絶縁層２２の厚さＴ２よりも小さくすることができる。特に、半導体素子側絶縁層１２をポリイミド材料を含んで構成し、パッケージ側絶縁層２２をエポキシ系樹脂を含んで構成する等、半導体素子側絶縁層１２とパッケージ側絶縁層２２とを異なる種類の樹脂を含むようにして構成すると、厚さＴ１を厚さＴ２よりも顕著に小さくできる。半導体素子側絶縁層１２の厚さＴ１は、４μｍ以上９μｍ以下が好ましく、４μｍ以上６μｍ以下がより好ましい。パッケージ側絶縁層２２の厚さＴ２は、２０μｍ以上５０μｍ以下が好ましく、３０μｍ以上５０μｍ以下がより好ましい。
【００１６】
半導体素子側絶縁層１２は、パッケージ側に絶縁層を形成する場合よりも薄く形成することが可能であるから、半導体装置１は全体の厚さＴを薄くすることができる。特に、携帯電話等の部品の薄型化が要求される機器に搭載される場合、厚さＴは、５００μｍ以下が好ましく、３００μｍ以下がさらに好ましい。
【００１７】
図３（Ａ）は、半導体装置１の上面図を示す図である。半導体装置１の上面は、パッケージ側絶縁層２２によりその一部が覆われ、離散的にはんだボール２５が配置されている。
なお、半導体装置１のはんだボール２５または入出力端子２１の配置の態様は図３（Ａ）に示した例に限られず適宜設定することができる。
【００１８】
図３（Ｂ）は、半導体装置１を構成する半導体チップ１０の上面図を示す図である。半導体チップ１０の上面には、パッド１１を備える。各パッド１１は、上述したように、パッシベーション層（図６等参照）に形成された開口から外部に露出している。
なお、半導体チップ１０の上面におけるパッド１１の配置の態様は特に限定されない。
【００１９】
図４は、半導体素子１００の回路を模式的に示す図である。半導体チップ１０の上面は半導体素子側絶縁層１２に覆われ、パッド１１上に形成された半導体素子側絶縁層１２の開口部（開口部５１０、図６（Ｂ）参照）にパッド導通部１３が形成されている。パッド１１ａについて見ると、パッド導通部１３ａは半導体素子側配線層１４ａにより柱状構造体１５ａおよびはんだめっき１６ａと接続されている。ここで、端子形成面Ｓの中心Ｃとパッド１１ａとの距離Ｄ１よりも、端子形成面Ｓの中心Ｃと、端子形成面Ｓに射影した柱状構造体１５ａまたははんだめっき１６ａとの距離Ｄ２の方が短い。このように、半導体素子側配線層１４は、パッド１１から内側へ再配線するファンイン構造をとることができる。
なお、一部または全部の半導体素子側配線層１４は必ずしもファンイン構造をとらなくてもよい。
【００２０】
図５は、半導体装置１の回路を模式的に示す図である。図５では、図１（Ｂ）と同様、半導体素子１００に対応する部分は破線で示している。パッド１１ｂは、半導体素子側配線層１４ｂおよびパッケージ側配線層２４ｂを介してはんだボール２５ｂに接続されている。パッド１１ｃは、半導体素子側配線層１４ｃを介して柱状構造体１５ｃと接続され、柱状構造体１５ｃはパッケージ側配線層を介さずはんだボール２５ｃと接続されている。
【００２１】
本実施形態の半導体装置１では、端子形成面Ｓを含む平面に半導体素子側配線層１４ｃおよびパッケージ側配線層２４ｂの回路を射影したとき、半導体素子側配線層１４ｃの射影された回路とパッケージ側配線層２４ｂの射影された回路とが点Ｐにおいて交差する。このように、半導体装置１は、少なくとも一部のパッド１１の組について、それぞれ異なるパッド１１に接続された半導体素子側配線層１４とパッケージ側配線層２４とを端子形成面Ｓに射影した場合に交差する配線構造を備えることが好ましい。
【００２２】
また、入出力端子２１ｄおよびはんだボール２５ｄを端子形成面Ｓに射影したとき、パッド１１ｂと重なっている。このように、半導体装置１は、少なくとも一部のパッド１１の組について、一方のパッド１１に接続された入出力端子２１またははんだボール２５を端子形成面Ｓに射影すると、他方のパッド１１と重なることが好ましい。
なお、あるパッド１１と、端子形成面Ｓに射影された、当該パッド１１に接続されたはんだボール２５が重なる構成において、パッド１１から、半導体素子側配線層１４を介しパッド１１とは異なる位置の柱状構造体１５に接続された後、パッケージ側配線層２４を介して再びパッド１１と重なるはんだボール２５の位置に戻ってくるように配線をしてもよい。これにより、さらに外部接続端子の配置の自由度を高めることができる。
【００２３】
（半導体装置１の製造方法）
以下では、半導体装置１の製造方法の流れを説明する。図６から図９までを参照しながら半導体素子１００の製造方法を説明し、図１０から図１３までを参照しながら、半導体素子１００をモールドして半導体パッケージとする方法を説明する。
【００２４】
図６から図９までは、半導体素子１００に含まれる回路が複数個形成されている半導体ウェハ１００Ｗに半導体素子側配線層１４を形成する方法を模式的に示す図である。図６（Ａ）〜（Ｄ）、図７（Ａ）〜（Ｃ）、図８（Ａ）〜（Ｃ）、図９（Ａ）（Ｂ）は時系列順に示されている。
【００２５】
図６（Ａ）は、半導体素子１００の製造の第１工程の説明として、半導体ウェハ１００Ｗを模式的にを示す図である。半導体ウェハ１００Ｗは、基板５０と、半導体チップ形成領域Ｖｔとを備える。基板５０の上には、半導体チップ形成領域Ｖｔが一定の間隔で形成され、各半導体チップ形成領域Ｖｔは、パッド１１と、パッシベーション層５１と、パッド１１と接続されている内部の電子回路（不図示）とを備える。この電子回路は半導体ウェハが個片化された後に半導体素子１００の内部の回路等として機能する。半導体素子１００の製造の第１工程では、半導体ウェハ１００Ｗを製造または購入等により取得し、適宜異物、傷等の検査を行う。
【００２６】
図６（Ｂ）は、半導体素子１００の製造の第２工程を説明するための図である。この第２工程では、パッシベーション層５１の上に、半導体素子側絶縁層１２を形成する。まず、パッシベーション層５１の上に感光性のポリイミド樹脂をスピンコーター等で塗布する。その後、フォトマスクにより、開口部５１を備える所定のパターンが残るようにポリイミド樹脂を露光し、現像後、ポリイミド樹脂を加熱硬化させる。
【００２７】
図６（Ｃ）は、半導体素子１００の製造の第３工程を説明するための図である。この第３工程では、めっきのためのシード層５２を形成する。シード層５２は、ＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ）として機能するものであり、チタンおよび／または銅等を含む１以上の薄膜をパッド１１および半導体素子側絶縁層１２の上にスパッタ工法等により形成する。
【００２８】
図６（Ｄ）は、半導体素子１００の製造の第４工程を説明するための図である。この第４工程では、所定のパターンでフォトレジスト５３をシード層５２の上に形成する。感光性のめっきレジストをスピンコーター等によりシード層５２の上に塗布し、半導体素子側配線層１４のパターンに基づくパターンでフォトマスクにより露光し、現像する。
【００２９】
図７（Ａ）は、半導体素子１００の製造の第５工程を説明するための図である。この第５工程では、シード層５２上に、電解めっきにより、パッド導通部１３および半導体素子側配線層１４を形成する。電解銅メッキにより、シード層５２から、フォトレジスト５３により囲まれた範囲内に配線層を形成する。
【００３０】
図７（Ｂ）は、半導体素子１００の製造の第６工程を説明するための図である。この第６工程では、シード層５２の上に形成されていたフォトレジスト５３を除去する。
なお、柱状構造体１５（図１）を形成しない場合、第６工程でフォトレジスト５３を除去した後、図８（Ｃ）で示される工程に進んでもよい。
【００３１】
図７（Ｃ）は、半導体素子１００の製造の第７工程を説明するための図である。第７工程では、所定のパターンでドライフィルム５４を形成する。まず、ドライフィルム状のフォトレジスト材を半導体素子側配線層１４およびシード層５２の上にラミネートする。その後、柱状構造体１５のパターンに基づくパターンでフォトマスクにより露光し、現像する。
なお、柱状構造体１５の径、高さ、および／または柱状構造体が配置される間隔等に応じて液状レジストをフォトレジスト材５４として用いてもよい。
【００３２】
図８（Ａ）は、半導体素子１００の製造の第８工程を説明するための図である。第８工程では、柱状構造体１５およびはんだめっき１６を形成する。電解銅メッキにより、半導体素子側配線層１４をシードとして、ドライフィルム５４により囲まれた範囲内に柱状の導体層１５を形成する。その後、はんだめっき１６を形成する。
なお、半導体素子１００をモールドした後に柱状の導体層１５上に、電解めっきによりパッケージ側配線層２４を形成する場合、はんだめっき１６の形成は省略することができる。
【００３３】
図８（Ｂ）は、半導体素子１００の製造の第９工程を説明するための図である。第９工程では、ドライフィルム５４を除去する。
【００３４】
図８（Ｃ）は、半導体素子１００の製造の第１０工程を説明するための図である。第１０工程では、シード層５２の一部を除去する。エッチングにより、半導体素子側絶縁層１２等に形成されたシード層５２を除去し、不要な導体部分を除去する。
【００３５】
図９（Ａ）は、半導体素子１００の製造の第１１工程を説明するための図である。第１１工程では、バックグラインドにより基板５０を所定の厚さにまで薄くする。
【００３６】
図９（Ｂ）は、半導体素子１００の製造の第１２工程を説明するための図である。第１２工程では、基板５０をダイシングブレード等を用いて個片化する。個片化されたそれぞれの素子が半導体素子１００となる。
【００３７】
図１０から図１３までは、再配線層を備えるパッケージ基板を作成した後に半導体素子を当該パッケージ基板に接合するチップラスト法による、半導体装置１の製造方法を模式的に示す図である。図１０（Ａ）〜（Ｅ）、図１１（Ａ）〜（Ｄ）、図１２（Ａ）〜（Ｃ）、図１３（Ａ）〜（Ｃ）は時系列順に示されている。半導体装置１は、例えば縦横数十ｃｍの大きさのパネルを用い、以下の製造方法により低コストで効率的に量産することが可能である。図１０〜図１３では、支持基板４１に垂直な方向に、支持基板４１の側から半導体素子１００の側に向かう向きを上向きとする。
【００３８】
図１０（Ａ）は、半導体装置１の製造の工程１の説明として、支持基板４１を示す図である。支持基板４１には、形成するパッケージ基板からの支持基板４１の剥離を容易にするための剥離層４２が形成されている。工程１では、支持基板４１を取得する。
【００３９】
図１０（Ｂ）は、半導体装置１の製造の工程２を説明するための図である。工程２では、シード層４３を剥離層４２の上に形成する。シード層４３の形成方法は、めっきおよびエッチングによる除去が可能であれば特に限定されない。
【００４０】
図１０（Ｃ）は、半導体装置１の製造の工程３を説明するための図である。工程３では、フォトレジスト４４をシード層４３の上に形成し、入出力端子２１（図１）のパターンに基づくパターンでフォトマスクにより露光し、現像する。
【００４１】
図１０（Ｄ）は、半導体装置１の製造の工程４を説明するための図である。工程４では、入出力端子２１を形成する。電解銅メッキにより、シード層４３から、フォトレジスト４４により囲まれた範囲内に入出力端子２１に相当する導体層を形成する。
【００４２】
図１０（Ｅ）は、半導体装置１の製造の工程５を説明するための図である。工程５では、入出力端子２１を除くシード層４３の上に形成されていたフォトレジスト４４を除去する。
【００４３】
図１１（Ａ）は、半導体装置１の製造の工程６を説明するための図である。工程６では、所定のパターンでパッケージ側絶縁層２２を形成する。まず、エポキシ樹脂等の絶縁材を入出力端子２１およびシード層４３の上にラミネートする。その後、レーザーにより、入出力端子導通部２３に対応する位置に絶縁材２２の開口（ビア）２３０を形成する。
【００４４】
図１１（Ｂ）は、半導体装置１の製造の工程７を説明するための図である。工程７では、フォトレジスト４５をパッケージ側絶縁層２２の上および開口２３０の上方に形成する。
【００４５】
図１１（Ｃ）は、半導体装置１の製造の工程８を説明するための図である。工程８では、所定のパターンにフォトレジスト４５を形成する。フォトレジスト４５を、パッケージ側配線層２４（図１）のパターンに基づくパターンでフォトマスクにより露光し、現像する。
【００４６】
図１１（Ｄ）は、半導体装置１の製造の工程９を説明するための図である。工程９では、入出力端子導通部２３およびパッケージ側配線層２４を形成する。電解銅メッキにより、入出力端子２１をシード層として、半導体素子側絶縁層２２の上のフォトレジスト４５により囲まれた範囲内に入出力端子導通部２３およびパッケージ側配線層２４に相当する導体層を形成する。一部または全部のパッケージ側配線層２４は、図２に示されたように、完成した半導体装置１において、端子形成面Ｓの垂直上方にある領域からパッケージ側絶縁層２２の端子形成面Ｓの垂直上方の領域の外側の領域へと延在するように形成される。
【００４７】
図１２（Ａ）は、半導体装置１の製造の工程１０を説明するための図である。工程１０では、パッケージ側絶縁層２２およびパッケージ側配線層２４の上に形成されていたフォトレジスト４５を除去する。これにより、パッケージ側配線構造体２００（図１）および、基板５０からパッケージ側配線層２４までの各層の全体としてパッケージ基板２０１が形成される。
【００４８】
図１２（Ｂ）は、半導体装置１の製造の工程１１を説明するための図である。工程１１では、半導体素子１００をパッケージ側配線層２４に接合する。半導体素子１００は、端子形成面Ｓを下向きにしてはんだめっき１６を介して半導体素子側配線層２４にフリップ接合される。
【００４９】
図１２（Ｃ）は、半導体装置１の製造の工程１２を説明するための図である。工程１２では、エポキシ樹脂３０等を用いて、トランスファーモールドまたはコンプレッションモールド等により、半導体素子１００を封止する。
【００５０】
図１３（Ａ）は、半導体装置１の製造の工程１３を説明するための図である。工程１３では、入出力端子２１およびパッケージ側絶縁層２２の下方に配置されていた支持基板４１および剥離層４２を剥離し、シード層４３をエッチング等により除去する。
【００５１】
図１３（Ｂ）は、半導体装置１の製造の工程１４を説明するための図である。工程１４では、はんだボール２５を入出力端子２１に接して形成する。
なお、以下の実施形態の半導体装置は図１３（Ｂ）に示された、個片化する前の状態のパネル等も含んで指す。
【００５２】
図１３（Ｃ）は、半導体装置１の製造の工程１５を説明するための図である。工程１５では、ダイシングブレード等を用いて個片化し、個片化された半導体装置１を取得する。
【００５３】
上述の実施の形態によれば、次の作用効果が得られる。
（１）本実施形態の半導体装置１は、端子形成面Ｓの上に配置された半導体素子側絶縁層１２、および、半導体素子側絶縁層１２の上に形成され、パッド１１と接続されている半導体素子側配線層１４を備える半導体素子と、半導体素子側配線層１４と接続され、パッケージ側絶縁層２２上の、端子形成面Ｓの垂直上方にある領域からパッケージ側絶縁層２２の端子形成面Ｓの垂直上方の外側の領域へと延在するパッケージ側配線層２４と、を備える。これにより、多層構造を利用した配線引き回しが可能でありながら、再配線層を全てパッケージ側に配置した場合より半導体装置の反りを低減することができる。
【００５４】
（２）本実施形態の半導体装置１において、パッケージ側配線層２４と接続され、パッケージ側絶縁層上の端子形成面Ｓの垂直上方の外側の領域に配置された入出力端子２１またははんだボール２５を備える。これにより、外部接続端子を広い範囲に配置し、外部接続端子同士の間隔を広くとることができる。
【００５５】
（３）本実施形態の半導体装置１において、入出力端子２１またははんだボール２５を端子形成面Ｓを含む平面に射影した場合、一部の入出力端子２１またははんだボール２５はパッド１１と重なる。これにより、より高い自由度を有する外部接続端子の配置を実現することができる。
【００５６】
（４）本実施形態の半導体装置１において、端子形成面Ｓを含む平面に半導体素子側配線層１４およびパッケージ側配線層２４の回路を射影したとき、少なくとも一箇所において、それぞれ異なるパッド１１と接続された、半導体素子側配線層１４の回路とパッケージ側配線層２４の回路とが交差する。これにより、配線の立体交差を利用してより高い自由度を有する外部接続端子の配置を実現することができる。
【００５７】
（５）本実施形態の半導体装置１において、半導体素子側絶縁層１２と、パッケージ側絶縁層２２は、異なる種類の樹脂を含む。これにより、半導体装置１の厚さＴを調節することができ、特に薄くする設計が可能である。
【００５８】
（６）本実施形態の半導体装置１において、半導体素子側絶縁層１２の厚さは、パッケージ側絶縁層２２の厚さよりも小さい。これにより、再配線層を全てパッケージ側に配置した場合より数十μｍ以上半導体装置１の厚さＴを薄くすることができる。
【００５９】
（７）本実施形態の半導体装置１において、少なくとも一部のパッド１１について、端子形成面Ｓの中心Ｃとパッド１１との距離よりも、端子形成面Ｓの中心Ｃと、端子形成面Ｓに射影した、パッド１１と接続されている半導体素子側配線層１４とパッケージ側配線層の導通部１５，１６との距離の方が短い。これにより、端子形成面Ｓの辺縁部等に配置されているパッド１１も再配線することができ、このようなパッド１１と接続される外部接続端子の配置の自由度を高めることができる。
【００６０】
（８）本実施形態の半導体装置１において、半導体素子側配線層１４とパッケージ側配線層２４とは、柱状構造体１５を介して接続される。これにより、半導体素子１００とパッケージ側配線層２４との距離を長くすることができるため、絶縁信頼性が向上し、パネルの反りの吸収をしやすくすることができる。
【００６１】
（９）本実施形態の半導体装置１の製造方法では、半導体ウェハ１００Ｗの、端子形成面Ｓに半導体側絶縁層１２を形成することと、半導体素子側絶縁層１２の上にパッド１１と接続されている半導体素子側配線層１４を形成することと、半導体素子側配線層１４が形成されている半導体ウェハ１００Ｗを個片化し、半導体素子１００を取得することと、パッケージ側絶縁層２２と、パッケージ側配線層２４とを備えるパッケージ側配線構造体２００を形成することと、を備え、パッケージ側配線層２４は、半導体素子側配線層１４と接続され、パッケージ側絶縁層２２上の、端子形成面Ｓの垂直上方にある領域Ｖから半導体素子１００の端子形成面Ｓの垂直上方の外側の領域へと延在するように形成されている。これにより、多層構造を利用した配線引き回しが可能でありながら、再配線層を全てパッケージ側に配置した場合より半導体装置１の反りを低減することができる。
【００６２】
（１０）本実施形態の半導体装置の製造方法は、取得した半導体素子１００を、パッケージ側配線構造体２００を備えるパッケージ基板に接合した後、半導体素子１００を封止する。これにより、封止時の半導体素子１００のずれを考慮する必要がなく、半導体素子１００の配置間隔を狭くすることができ、より効率的に半導体装置１を製造することができる。
【００６３】
次のような変形も本発明の範囲内であり、上述の実施形態と組み合わせることが可能である。以下の変形例において、上述の実施形態と同様の構造、機能を示す部位に関しては、同一の符号で参照し、適宜説明を省略する。
（変形例１）
上述の実施形態の半導体装置１では、入出力端子導通部２３によりパッケージ側配線層２４と入出力端子２１とを接続したが、パッケージ側配線層２４に直接入出力端子２１を接続してもよい。これにより製造工程の一部を簡略化することができる。
【００６４】
図１４は、本変形例の半導体装置１ａの断面を模式的に示す図である。半導体装置１ａのパッケージ側配線構造体２００ａは、入出力端子２１と、パッケージ側絶縁層２２と、パッケージ側配線層２４とを備え、入出力端子２１とパッケージ側配線層２４とを接続する入出力端子導通部２３（図１）を備えていない。
【００６５】
（変形例２）
上述の実施形態の半導体装置１では、はんだボール２５とパッケージ側配線層２４とを、入出力端子２１および入出力端子導通部２３により接続したが、パッケージ側配線層２４に直接はんだボール２５を形成し、外部接続端子としてもよい。これにより、半導体装置の厚さＴを半導体装置１よりさらに薄くことができる。
【００６６】
図１５は、本変形例の半導体装置１ｂの断面を模式的に示す図である。半導体装置１ｂのパッケージ側配線構造体２００ｂは、パッケージ側配線層２４と、はんだボール２５と、ソルダーレジスト層２９とを備える。ソルダーレジスト層の厚さは特に限定されないが、２０μｍ以上５０μｍ以下が好ましい。
【００６７】
（変形例３）
上述の実施形態の半導体装置１は半導体素子１００を１つのみ備えたが、複数の半導体素子１００を含んで構成してもよい。それぞれの半導体素子１００は、少なくとも一部のパッドが互いに接続されていることが好ましい。
【００６８】
図１６は、本変形例の半導体装置１ｃの上面図に、半導体装置１ｃの内部の回路を重ねて模式的に示す図である。図１６では、半導体素子１００ｅおよび半導体素子１００ｆに対応する部分は破線で示している。半導体装置１ｃは、半導体素子１００ｅと、半導体素子１００ｆとを備える。半導体素子１００ｅのパッド１１ｅと、半導体素子１００ｆのパッド１１ｆとは、半導体素子１００ｅの半導体素子側配線層１４ｅ、半導体素子１００ｆの半導体素子側配線層１４ｆ、および半導体素子間接続配線層２４０を介して接続されている。
なお、図１６に示された半導体装置１ｃは、２つの半導体素子１００ｅ，１００ｆを備えているが、３以上の半導体素子を備えてもよい。
【００６９】
半導体装置１ｃにおいて、半導体素子１００ｅは、外部接続端子となるはんだボール２５ｅと接続されるパッケージ側配線層２４ｅを備え、半導体素子１００ｆは、外部接続端子となるはんだボール２５ｆと接続されるパッケージ側配線層２４ｆを備える。
【００７０】
図１７は、半導体装置１ｃの断面を模式的に示す図である。半導体素子１００ｅは、外部接続端子であるはんだボール２５ｅに、入出力端子２１ｅ、入出力端子導通部２３ｅ、パッケージ側配線層２４ｅとを介して接続されている。半導体素子１００ｆは、外部接続端子であるはんだボール２５ｆに、入出力端子２１ｆ、入出力端子導通部２３ｆ、パッケージ側配線層２４ｆとを介して接続されている。半導体素子１００ｅと、半導体素子１００ｆとは、パッケージ側絶縁層２２の一面に形成されており、パッケージ側絶縁層２２に沿って延在する半導体素子間接続配線層２４０により接続されている。半導体素子間接続配線層２４０は、それぞれの半導体素子１００ｅ、１００ｆの垂直上方の外側の領域まで延在しており、パッケージ側配線層２４に含まれる。
【００７１】
本変形例の半導体装置１ｃは、半導体素子１００ｅと半導体素子１００ｆとを備え、半導体素子１００ｅのパッド１１ｅは、半導体素子１００ｆのパッド１１ｆと、パッケージ側配線層２４を介して接続されている。これにより、互いに接続された複数の半導体素子１００を用いて、より自由度の高く設計された半導体装置１を提供することができる。
【００７２】
（第２の実施形態）
第２の実施形態の半導体装置２は、第１の実施形態に係る半導体装置１と同様の構成を有しているが、半導体素子をモールドした後にパッケージ側配線層２４を形成する点が、第１の実施形態で示した製造方法とは異なっている。第１の実施形態との同一部分については第１の実施形態と同一の符号で参照し、場合に応じ説明を省略する。
【００７３】
図１８は、第２の実施形態の半導体装置２の断面を模式的に示す図である。半導体装置２は、半導体素子１１００と、パッケージ側配線構造体１２００と、はんだボール２５と、モールド樹脂３０と、を備える。半導体装置２は、第１の実施形態の半導体装置１と比べ、半導体素子１１００の構成と、パッケージ側配線構造体１２００の構成が異なっている。半導体素子１１００は、第１の実施形態の半導体素子１００と比べ、はんだめっき１６を備えていない点および半導体素子１１００の端子形成面Ｓの反対側の面が半導体装置２の表面に露出している点が異なっている。パッケージ側配線構造体１２００は、第１の実施形態のパッケージ側配線構造体２００に比べ、入出力端子導通部２３を備えていない点、パッケージ側絶縁層導通部２６およびソルダーレジスト層２７を備える点が異なっている。
【００７４】
パッケージ側絶縁層導通部２６は、銅等の金属を含んで構成され、柱状構造体１５とパッケージ側配線層２４とを接続する。ソルダーレジスト層２７は、ポリイミドやエポキシ等の有機材料樹脂を含んで構成される。ソルダーレジスト層２７は、２０μｍ以上５０μｍ以下の厚さで形成されることが好ましい。
【００７５】
（半導体装置２の製造方法）
以下では、半導体装置２の製造方法の流れを説明する。半導体素子１１００は、半導体素子１００の製造方法の第８工程（図８（Ａ））において、はんだめっき１６を形成しないことにより製造することができる。図１９、図２０を参照しながら、半導体素子１１００をモールドして半導体パッケージとする方法を説明する。
【００７６】
図１９、図２０は、半導体素子をモールドした後に再配線層を形成するチップファースト法による、半導体装置２の製造方法を模式的に示す図である。図１９（Ａ）〜（Ｃ）、図２０（Ａ）〜（Ｄ）は時系列順に示されている。半導体装置２は、例えば縦横数十ｃｍの大きさのパネルを用い、以下の製造方法により低コストで効率的に量産することが可能である。
【００７７】
図１９（Ａ）は、半導体装置２の製造の工程Ｉを示す図である。工程Ｉでは、マウンター等を用いて、支持基板６１の上に形成された、シート状の固定用材料からなる固定層６２に半導体素子１１００を配置する。
【００７８】
図１９（Ｂ）は、半導体装置２の製造の工程ＩＩを示す図である。工程ＩＩでは、半導体素子１１００をエポキシ樹脂等を含むモールド樹脂３０を用いて封止する。
【００７９】
図１９（Ｃ）は、半導体装置２の製造の工程ＩＩＩを示す図である。工程ＩＩＩでは、支持基板６１および固定層６２を除去し、封止体３００の柱状構造体１５が露出している表面を適宜研磨する。
【００８０】
図２０（Ａ）は、半導体装置２の製造の工程ＩＶを示す図である。工程ＩＶでは、封止体３００の柱状構造体１５が露出している表面と反対側の面を研磨し、半導体素子１１００を露出させる。
【００８１】
図２０（Ｂ）は、半導体装置２の製造の工程Ｖを示す図である。工程Ｖでは、封止体３００の上に、エポキシ樹脂等を含んで構成されるパッケージ側絶縁層２２を形成し、レーザー等により開口（ビア）２２０を形成する。
【００８２】
図２０（Ｃ）は、半導体装置２の製造の工程ＶＩを示す図である。工程ＶＩでは、フォトレジスト、シード層等を適宜用いて電界銅めっきによりパッケージ側配線層２４およびパッケージ側絶縁層導通部２６を形成する。
【００８３】
図２０（Ｄ）は、半導体装置２の製造の工程ＶＩを示す図である。工程ＶＩでは、ソルダーレジスト層２７、入出力端子２１およびはんだボール２５を形成し、半導体装置２を取得する。
【００８４】
上述の第２の実施の形態によれば、第１の実施の形態により得られる作用効果の他に、次の作用効果が得られる。
（１）本実施形態の半導体装置２の製造方法では、封止体３００を形成した後、封止体３００の上にパッケージ側絶縁層２２を形成することと、パッケージ側絶縁層２２の上にパッケージ側配線層２４を形成することと、を備える。これにより、適宜手間やコストを省き半導体装置２を製造することができる。
【００８５】
次のような変形も本発明の範囲内であり、上述の実施形態と組み合わせることが可能である。以下の変形例において、上述の実施形態と同様の構造、機能を示す部位に関しては、同一の符号で参照し、適宜説明を省略する。
（変形例１）
上述の実施形態の半導体装置２では、はんだボール２５と入出力端子２１とが直接接続されていたが、導電性の台状構造体２８を介して接続してもよい。
【００８６】
図２１は、本変形例の半導体装置２ａの断面を模式的に示す図である。半導体装置２ａは台状構造体２８を備える。台状構造体２８は、銅等の金属を含んで構成され、ＵＢＭ技術を用いて形成されることが、はんだボール２５の密着性を上げるために好ましい。
【００８７】
本発明は上記実施形態の内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【符号の説明】
【００８８】
１，２…半導体装置、１２…半導体素子側絶縁層、１４…半導体素子側配線層、１５…柱状構造体、２２…パッケージ側絶縁層、２４…パッケージ側配線層、１００，１１００…半導体素子、２００，１２００…パッケージ側配線構造体、Ｓ…端子形成面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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