(57)【要約】【課題】スイッチング周波数を変化させることなく、出力電圧の変動を抑制する。【解決手段】ＰＷＭ信号生成回路７は、クロック信号ＣＬＫに同期してＰＷＭ信号Ｓｐをオンレベルにし、電流検出信号Ｓｉが誤差信号Ｓｅに達した時にレベルが変化するリセット信号Ｓｒ１に同期してＰＷＭ信号Ｓｐをオフレベルにする電流モード制御を実行する。切替判定回路９は、出力電圧Ｖoutが目標出力電圧より高い切替判定電圧に達したか否かを判定する。リセット信号生成回路１０は、ＰＷＭ信号Ｓｐがオンレベルとなるタイミングから所定の遅延時間だけ遅延したリセット信号Ｓｒ２を生成する。ＰＷＭ信号生成回路７は、切替判定回路９により出力電圧Ｖoutが切替判定電圧に達したと判定されると、リセット信号Ｓｒ１に代えてリセット信号Ｓｒ２に同期してＰＷＭ信号Ｓｐをオフレベルにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング素子（１１、１３３）およびインダクタ（１３、１３４）を有し、駆動信号がオンレベルになると前記スイッチング素子がオンして前記インダクタに流れる電流を増加させ、前記駆動信号がオフレベルになると前記スイッチング素子がオフして前記インダクタに流れる電流を出力側に還流させる主回路（２、１３２）と、
前記スイッチング素子を通して前記インダクタに流れる電流に対応した電流検出信号を出力する電流検出回路（４）と、
前記主回路の出力電圧に対応した検出電圧を出力する電圧検出回路（５）と、
前記主回路の目標出力電圧に対応した基準電圧と前記検出電圧との差に応じた誤差信号を出力する誤差増幅回路（６）と、
クロック信号に同期してＰＷＭ信号をオンレベルにし、前記電流検出信号が前記誤差信号に達した時にレベルが変化する通常リセット信号に同期して前記ＰＷＭ信号をオフレベルにする電流モード制御を実行するＰＷＭ信号生成回路（７、１１２）と、
前記ＰＷＭ信号を入力して前記駆動信号を出力する駆動回路（３）と、
前記出力電圧が前記目標出力電圧より高い切替判定電圧に達したか否かを判定する切替判定回路（９、３２、４２、５２、６２、１１３）と、
前記ＰＷＭ信号がオンレベルとなるタイミングから所定の遅延時間だけ遅延した短パルス用リセット信号を生成するリセット信号生成回路（１０、７２、８２、９２、１０２、１１４）と、
を備え、
前記ＰＷＭ信号生成回路は、前記切替判定回路により前記出力電圧が前記切替判定電圧に達したと判定されると、前記通常リセット信号に代えて前記短パルス用リセット信号に同期して前記ＰＷＭ信号をオフレベルにするスイッチング電源装置。
【請求項２】
さらに、前記電流検出信号をマスク処理するマスク処理回路（８）を備え、
前記ＰＷＭ信号生成回路は、前記マスク処理された電流検出信号が前記誤差信号に達した時にレベルが変化する通常リセット信号に同期して前記ＰＷＭ信号をオフレベルにする請求項１に記載のスイッチング電源装置。
【請求項３】
前記切替判定回路は、
前記出力電圧に対応した電圧検出信号と、前記切替判定電圧に対応した切替判定信号とを比較するコンパレータ（２６、３４、４３、５４、６４、１１８、１１９）を備え、
前記コンパレータの出力信号に基づいて前記判定を行う請求項１または２に記載のスイッチング電源装置。
【請求項４】
前記コンパレータ（４３）は、ヒステリシス付きの構成である請求項３に記載のスイッチング電源装置。
【請求項５】
前記電圧検出信号は、前記電圧検出回路から出力される前記検出電圧に対応した信号である請求項３または４に記載のスイッチング電源装置。
【請求項６】
前記電圧検出信号は、前記誤差増幅回路から出力される前記誤差信号に対応した信号である請求項３または４に記載のスイッチング電源装置。
【請求項７】
前記電圧検出信号は、前記誤差増幅回路から出力される前記誤差信号を所定値だけレベルシフトした信号である請求項３または４に記載のスイッチング電源装置。
【請求項８】
前記ＰＷＭ信号生成回路は、前記クロック信号によりセットされるとともに、前記通常リセット信号または前記短パルス用リセット信号によりリセットされるＳＲラッチ（２２）を備え、
前記リセット信号生成回路（１０、１１４）は、前記ＳＲラッチの出力信号を用いて前記短パルス用リセット信号を生成する請求項１から７のいずれか一項に記載のスイッチング電源装置。
【請求項９】
前記リセット信号生成回路（７２）は、前記駆動信号を用いて前記短パルス用リセット信号を生成する請求項１から７のいずれか一項に記載のスイッチング電源装置。
【請求項１０】
前記リセット信号生成回路（８２）は、前記スイッチング素子の端子電圧を用いて前記短パルス用リセット信号を生成する請求項１から７のいずれか一項に記載のスイッチング電源装置。
【請求項１１】
前記リセット信号生成回路（１０２）は、前記マスク処理回路の出力信号を用いて前記短パルス用リセット信号を生成する請求項２から７のいずれか一項に記載のスイッチング電源装置。
【請求項１２】
前記切替判定回路（１１３）は、前記出力電圧が、互いに値の異なる複数の前記切替判定電圧のそれぞれに達したか否かを判定し、
前記リセット信号生成回路（１１４）は、互いに異なる前記遅延時間を有する複数の前記短パルス用リセット信号を生成し、
前記ＰＷＭ信号生成回路（１１２）は、前記切替判定回路により前記出力電圧が複数の前記切替判定電圧のいずれかに達したと判定されると、前記通常リセット信号に代えて、前記複数の短パルス用リセット信号のうち当該切替判定電圧に対応した前記遅延時間を有する前記短パルス用リセット信号に同期して前記ＰＷＭ信号をオフレベルにする請求項１から１１のいずれか一項に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流モード制御方式のスイッチング電源装置に関する。
【背景技術】
【０００２】
電流モード制御方式のスイッチング電源装置では、所望する出力電圧を得るためのＰＷＭ信号のパルス幅は、出力電圧をＶoutとし、入力電圧をＶinとし、スイッチング周期をＴswとすると、下記（１）式により定義される。なお、この場合、スイッチング電源装置は、降圧型であり、パルス幅はハイサイド側のスイッチング素子をオンする期間に対応するＯＮパルスのパルス幅である。
（Ｖout／Ｖin）×Ｔsw      …（１）
【０００３】
この場合、出力することができる最小のパルス幅は、無制限に小さくすることはできず、プリドライバでの遅延、ドライバでの遅延、ノイズのマスク処理に要する遅延、電流検出回路での遅延などにより制限を受ける。仮に、この最小のパルス幅が、所望の出力電圧を得るために必要なパルス幅よりも大きい場合、所望する出力電圧が得られず、出力電圧が持ち上がる現象が発生してしまう。
【０００４】
従来、このような課題に対し、出力電圧が一定値以上に上昇した場合にＰＷＭパルスを間引くことで出力電圧の持ち上がりを抑制する方法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０６−３０３７６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記した従来の方法では、ＰＷＭパルスが抜かれる期間、つまりＰＷＭパルスが発生しない期間が生じるため、スイッチング周波数に変動が生じる。その結果、上記した従来の方法では、ラジオノイズが発生する周波数帯が変化し、ＥＭＣ特性が変化するといった別の問題が発生する。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、スイッチング周波数を変化させることなく、出力電圧の変動を抑制することができるスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載のスイッチング電源装置は、主回路、電流検出回路、電圧検出回路、誤差増幅回路、ＰＷＭ信号生成回路および駆動回路を備えている。主回路は、スイッチング素子およびインダクタを有し、駆動信号がオンレベルになるとスイッチング素子がオンしてインダクタに流れる電流を増加させ、駆動信号がオフレベルになるとスイッチング素子がオフしてインダクタに流れる電流を出力側に還流させる。電流検出回路は、スイッチング素子を通してインダクタに流れる電流に対応した電流検出信号を出力する。電圧検出回路は、主回路の出力電圧に対応した検出電圧を出力する。誤差増幅回路は、主回路の目標出力電圧に対応した基準電圧と検出電圧との差に応じた誤差信号を出力する。ＰＷＭ信号生成回路は、クロック信号に同期してＰＷＭ信号をオンレベルにし、電流検出信号が誤差信号に達した時にレベルが変化する通常リセット信号に同期してＰＷＭ信号をオフレベルにする電流モード制御を実行する。駆動回路は、ＰＷＭ信号を入力して駆動信号を出力する。
【０００９】
このように、本手段のスイッチング電源装置は、一般的な電流モード制御方式のスイッチング電源装置と同様の構成を備えている。ただし、本手段のスイッチング電源装置は、上記構成に加え、切替判定回路およびリセット信号生成回路を備えている。切替判定回路は、出力電圧が目標出力電圧より高い切替判定電圧に達したか否かを判定する。リセット信号生成回路は、ＰＷＭ信号がオンレベルとなるタイミングから所定の遅延時間だけ遅延した短パルス用リセット信号を生成する。そして、ＰＷＭ信号生成回路は、切替判定回路により出力電圧が切替判定電圧に達したと判定されると、通常リセット信号に代えて短パルス用リセット信号に同期してＰＷＭ信号をオフレベルにする。
【００１０】
上記構成では、出力電圧が目標出力電圧より高い切替判定電圧に達すると、ＰＷＭ信号生成回路は、通常のリセット信号に代えて短パルス用リセット信号に同期してＰＷＭ信号をオフレベルにする。短パルス用リセット信号は、ＰＷＭ信号がオンレベルとなるタイミングから所定の遅延時間だけ遅延した信号である。そのため、短パルス用リセット信号が用いられる際のＰＷＭ信号がオフレベルとなるタイミング、ひいてはＰＷＭ信号のパルス幅は、回路の動作遅延などにより大きな制限を受けることなく、上記遅延時間の設定に応じて任意の値に設定することができる。したがって、上記構成によれば、所望の出力電圧を得るために必要となる任意のパルス幅を実現することが可能となるため、出力電圧の持ち上がりを抑制することができる。また、この場合、ＰＷＭ信号は常時出力されるため、スイッチング周波数は変化しない。したがって、上記構成によれば、従来技術のようにラジオノイズが発生する周波数帯が変化し、ＥＭＣ特性が変化するといった別の問題が発生することもない。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係るスイッチング電源装置の構成を模式的に示す図
【図２】第１実施形態に係るＰＷＭ信号生成回路の動作シーケンスを説明するものであり、各部の信号および電圧の波形を模式的に示す図
【図３】第１実施形態に係る通常動作モード時におけるＰＷＭ信号の生成シーケンスを説明するものであり、各部の信号の波形を模式的に示す図
【図４】第１実施形態に係る短パルス動作モード時におけるＰＷＭ信号の生成シーケンスを説明するものであり、各部の信号の波形を模式的に示す図
【図５】第２実施形態に係るスイッチング電源装置の構成を模式的に示す図
【図６】第３実施形態に係るスイッチング電源装置の構成を模式的に示す図
【図７】第４実施形態に係るスイッチング電源装置の構成を模式的に示す図
【図８】第５実施形態に係るスイッチング電源装置の構成を模式的に示す図
【図９】第６実施形態に係るスイッチング電源装置の構成を模式的に示す図
【図１０】第７実施形態に係るスイッチング電源装置の構成を模式的に示す図
【図１１】第８実施形態に係るスイッチング電源装置の構成を模式的に示す図
【図１２】第９実施形態に係るスイッチング電源装置の構成を模式的に示す図
【図１３】第１０実施形態に係るスイッチング電源装置の構成を模式的に示す図
【図１４】第１１実施形態に係るスイッチング電源装置の構成を模式的に示す図
【発明を実施するための形態】
【００１２】
以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１〜図４を参照して説明する。
【００１３】
図１に示すスイッチング電源装置１は、車載バッテリから供給される入力電圧Ｖinを入力してピーク電流検出方式の電流モード制御を行い、図示しない車載機器に対し安定化した出力電圧Ｖoutを出力する降圧型のレギュレータである。
【００１４】
スイッチング電源装置１は、主回路２、駆動回路３、電流検出回路４、電圧検出回路５、誤差増幅器６、ＰＷＭ信号生成回路７、マスク処理回路８、切替判定回路９、リセット信号生成回路１０などを備えている。主回路２は、スイッチング素子１１、ダイオード１２、インダクタ１３およびコンデンサ１４を備えている。
【００１５】
スイッチング素子１１は、例えばＭＯＳＦＥＴから構成されており、図１ではスイッチの記号を用いて簡略的に示している。スイッチング素子１１の一方の主端子は、入力電圧Ｖinを供給する電源線Ｌｄに接続され、その他方の主端子は、ノードＮ１に接続されている。スイッチング素子１１は、駆動回路３からしきい値電圧Ｖthを超えるオンレベルを持つ駆動信号Ｓｇが与えられるとオンする。
【００１６】
ダイオード１２のカソードは、ノードＮ１に接続され、そのアノードは、回路の基準電位が与えられるグランド線Ｌｇに接続されている。インダクタ１３は、ノードＮ１と、出力電圧Ｖoutを出力する出力端子１５との間に接続されている。平滑用のコンデンサ１４は、出力端子１５とグランド線Ｌｇとの間に接続されている。
【００１７】
駆動回路３は、ＰＷＭ信号Ｓｐがオンレベルに相当するハイレベル（以下、Ｈレベルと省略する）のときにオンレベルの駆動信号Ｓｇを出力する。また、駆動回路３は、ＰＷＭ信号Ｓｐがオフレベルに相当するロウレベル（以下、Ｌレベルと省略する）のときにオフレベルの駆動信号Ｓｇを出力する。駆動回路３は、入出力間に遅延が存在する。
【００１８】
スイッチング素子１１がオンすると、電源線Ｌｄからスイッチング素子１１を通してインダクタ１３に流れる電流が増大する。スイッチング素子１１がオフすると、インダクタ１３に流れていた電流がダイオード１２を介して出力側に還流する。
【００１９】
電流検出回路４は、ハイサイド電流検出の構成となっている。すなわち、電流検出回路４は、図示は省略しているが、スイッチング素子１１と直列に設けられたシャント抵抗と、そのシャント抵抗の電圧を増幅して電流検出信号Ｓｉを出力する増幅回路とを備えている。電流検出信号Ｓｉは、スイッチング素子１１がオンしているときにインダクタ１３に流れ込む電流に対応した信号である。
【００２０】
このようなシャント抵抗を用いた電流検出方法に替えて、スイッチング素子１１のオン抵抗を利用した方法を採用することもできる。すなわち、スイッチング素子１１のドレイン・ソース間電圧を検出しても、インダクタ１３に流れる電流を検出できる。さらに、上記電流検出方法に替えてセンス用の素子を用いた方法を採用することもできる。すなわち、スイッチング素子１１と並列にセンス用の素子を配置し、そのセンス用の素子の両端電圧または電流を検出しても、インダクタ１３に流れる電流を検出できる。
【００２１】
電圧検出回路５は、抵抗５ａ、５ｂからなる分圧回路により構成されており、出力電圧Ｖoutに対応した検出電圧Ｖｄを出力する。基準電圧生成回路１６は、出力電圧Ｖoutの目標電圧に対応した基準電圧Ｖｒ１を出力する。誤差増幅器６は、基準電圧Ｖｒ１と検出電圧Ｖｄとの差に応じた電圧信号である誤差信号Ｓｅを出力するエラーアンプである。なお、図示は省略するが、誤差増幅器６は、その入出力端子間、または、その出力端子とグランド線Ｌｇ間に接続されたＣＲ回路などを備えており、それにより位相補償を行っている。また、誤差増幅器６は、誤差増幅回路に相当する。
【００２２】
ＰＷＭ信号生成回路７は、クロック信号ＣＬＫに同期してＰＷＭ信号ＳｐをＨレベルにし、後述するマスク処理が施された電流検出信号Ｓｉが誤差信号Ｓｅに達した時にＰＷＭ信号ＳｐをＬレベルにする電流モード制御を実行する。サブハーモニック発振を防止するため、加算器１７は、電流検出回路４から出力された電流検出信号Ｓｉに、スロープ補償回路１８で生成された鋸波などのスロープ補償信号Ｓｃを加算する。
【００２３】
なお、スロープ補償としては、上記したように電流検出信号Ｓｉ側にスロープ補償信号Ｓｃを加算する方法に替えて、誤差増幅器６から出力された誤差信号Ｓｅ側にスロープ補償信号Ｓｃを減算する方法を採用することもできる。
【００２４】
クロック信号生成回路１９は、スイッチング電源装置１のＰＷＭ周期、つまりスイッチング周波数に対応した周波数を持つクロック信号ＣＬＫを出力する。コンパレータ２０は、非反転入力端子に入力される電流検出信号Ｓｉと反転入力端子に入力される誤差信号Ｓｅとを比較してリセット信号Ｓｒ１を出力する。なお、リセット信号Ｓｒ１は、通常リセット信号に相当する。
【００２５】
リセット信号Ｓｒ１は、切替回路２１の一方の入力端子に与えられている。切替回路２１の他方の入力端子には、リセット信号生成回路１０から出力されるリセット信号Ｓｒ２が与えられている。切替回路２１は、切替判定回路９から出力される選択信号Ｓｓに基づいて、リセット信号Ｓｒ１、Ｓｒ２のいずれかを選択して出力する。ＳＲラッチ２２は、そのセット端子Ｓにクロック信号ＣＬＫが入力され、そのリセット端子Ｒに切替回路２１の出力信号が入力されている。このようなＳＲラッチ２２の出力端子ＱからＰＷＭ信号Ｓｐが出力される。
【００２６】
マスク処理回路８は、電流検出信号Ｓｉをマスク処理するものであり、スイッチ回路２３およびマスク信号生成回路２４を備えている。スイッチ回路２３は、加算器１７の出力端子、つまりコンパレータ２０の非反転入力端子とグランド線Ｌｇとの間に設けられている。マスク信号生成回路２４は、スイッチ回路２３のオンオフ状態を制御するマスク信号Ｓｍを生成する。
【００２７】
スイッチ回路２３は、ＦＥＴなどのスイッチング素子から構成されており、マスク信号ＳｍがＨレベルのときにオンし、マスク信号ＳｍがＬレベルのときにオフする。マスク信号生成回路２４は、駆動信号Ｓｇに基づいてマスク信号Ｓｍを生成するもので、ディレイ回路を含む構成となっている。マスク信号生成回路２４は、駆動信号ＳｇがＨレベルに達した時点から一定期間だけＨレベルとなるマスク信号Ｓｍを生成し、そのマスク信号Ｓｍをスイッチ回路２３に出力する。
【００２８】
切替判定回路９は、出力電圧Ｖoutが切替判定電圧に達したか否かを判定するもので、基準電圧生成回路２５およびコンパレータ２６を備えている。なお、切替判定電圧は、出力電圧Ｖoutの持ち上がりを判定するためのものであり、出力電圧Ｖoutの目標値（目標出力電圧）より高い所定の電圧となっている。
【００２９】
基準電圧生成回路２５は、このような切替判定電圧に対応した基準電圧Ｖｒ２を出力する。基準電圧生成回路２５により生成される基準電圧Ｖｒ２は、切替判定電圧に対応するものであるため、基準電圧生成回路１６により生成される基準電圧Ｖｒ１よりも高い電圧値となる。
【００３０】
コンパレータ２６は、非反転入力端子に入力される検出電圧Ｖｄと反転入力端子に入力される基準電圧Ｖｒ２とを比較して選択信号Ｓｓを出力する。なお、上記構成では、検出電圧Ｖｄが出力電圧Ｖoutに対応した電圧検出信号に相当し、基準電圧Ｖｒ２が切替判定電圧に対応した切替判定信号に相当する。
【００３１】
リセット信号生成回路１０は、ＰＷＭ信号Ｓｐがオンレベルとなるタイミングから所定の遅延時間だけ遅延したリセット信号Ｓｒ２を生成する。なお、リセット信号Ｓｒ２は、短パルス用リセット信号に相当する。リセット信号生成回路１０は、ディレイ回路２７およびワンショットパルス生成回路２８を備えている。
【００３２】
ディレイ回路２７は、ＳＲラッチ２２の出力信号であるＰＷＭ信号Ｓｐを入力し、そのＰＷＭ信号Ｓｐを所定の遅延時間だけ遅延させた遅延信号を出力する。なお、ディレイ回路２７における遅延時間は、スイッチング電源装置１の仕様などに応じて任意の値に設定することができる。ワンショットパルス生成回路２８は、ディレイ回路２７から与えられる遅延信号の立ち上がりから所定期間だけＨレベルとなるパルス信号であるリセット信号Ｓｒ２を出力する。
【００３３】
上記構成において、ＰＷＭ信号生成回路７は、切替判定回路９からＨレベルの選択信号Ｓｓが出力される期間、つまり出力電圧Ｖoutが切替判定電圧未満である期間、クロック信号ＣＬＫに同期してＰＷＭ信号ＳｐをＨレベルにし、マスク処理が施された電流検出信号Ｓｉが誤差信号Ｓｅに達した時にレベルが変化する通常リセット信号Ｓｒ１に同期してＰＷＭ信号ＳｐをＬレベルにする電流モード制御を実行する。なお、以下では、ＰＷＭ信号生成回路７が上記動作を実行する動作モードのことを、通常動作モードと呼ぶ。
【００３４】
また、ＰＷＭ信号生成回路７は、切替判定回路９からＬレベルの選択信号Ｓｓが出力される期間、つまり出力電圧Ｖoutが切替判定電圧以上である期間、クロック信号ＣＬＫに同期してＰＷＭ信号ＳｐをＨレベルにし、リセット信号Ｓｒ２に同期してＰＷＭ信号ＳｐをＬレベルにする電流モード制御を実行する。なお、以下では、ＰＷＭ信号生成回路７が上記動作を実行する動作モードのことを、短パルス動作モードと呼ぶ。
【００３５】
次に、上記構成の作用について参照して説明する。
［１］ＰＷＭ信号生成回路７の動作シーケンス
既述したように、ＰＷＭ信号生成回路７は、切替判定回路９から出力される選択信号Ｓｓのレベルに応じて、その動作モードが切り替わる。そのため、例えば、図２に示すように、ＰＷＭ信号生成回路７は、入力電圧Ｖinが上昇することにより出力電圧Ｖoutが切替判定電圧に達すると、通常動作モードから短パルス動作モードへと移行する。また、ＰＷＭ信号生成回路７は、短パルス動作モードに移行したことにより、出力電圧Ｖoutが切替判定電圧未満に低下すると、短パルス動作モードから通常動作モードへと移行する。
【００３６】
［２］通常動作モードでの回路動作
図２に示すように、検出電圧Ｖｄが基準電圧Ｖｒ２未満である期間、つまり選択信号ＳｓがＬレベルである期間、ＰＷＭ信号生成回路７は、通常動作モードとなる。通常動作モードでは、クロック信号ＣＬＫの立ち上がりタイミングにおいて、ＳＲラッチ２２がセットされてＰＷＭ信号ＳｐがＨレベルに立ち上がる。
【００３７】
駆動回路３は、ＰＷＭ信号Ｓｐの立ち上がりから所定の遅延時間だけ遅れたタイミングで駆動信号Ｓｇをオフレベルからオンレベルに変化させる。これにより、スイッチング素子１１がオンし、インダクタ１３に流れる電流が増加する。ただし、電流検出信号Ｓｉは、マスク処理回路８によるマスク処理が終了するまでの期間、Ｌレベルに固定される。電流検出信号Ｓｉは、上記マスク処理の期間が終了すると、Ｌレベルに固定された状態から解放され、インダクタ１３に流れる電流に対応したレベルとなる。
【００３８】
その後、電流検出信号Ｓｉが誤差信号Ｓｅに達すると、コンパレータ２０の出力であるリセット信号Ｓｒ１がＬレベルからＨレベルに転じる。これにより、ＳＲラッチ２２がリセットされてＰＷＭ信号ＳｐがＬレベルに立ち下がる。駆動回路３は、ＰＷＭ信号Ｓｐの立ち下がりから所定の遅延時間だけ遅れたタイミングで駆動信号Ｓｇをオンレベルからオフレベルに変化させる。これにより、スイッチング素子１１がオフし、インダクタ１３に流れていた電流がダイオード１２を介して出力側に還流する。
【００３９】
［３］短パルス動作モードでの回路動作
図２に示すように、検出電圧Ｖｄが基準電圧Ｖｒ２以上である期間、つまり選択信号ＳｓがＨレベルである期間、ＰＷＭ信号生成回路７は、短パルス動作モードとなる。短パルス動作モードでは、ＰＷＭ信号ＳｐがＨレベルに立ち上がる際の動作は通常動作モードにおける動作と同様であるが、ＰＷＭ信号ＳｐがＬレベルに立ち下がる際の動作が通常動作モードにおける動作と異なる。
【００４０】
すなわち、この場合、電流検出信号Ｓｉが誤差信号Ｓｅに達するタイミングとは無関係にレベルが変化するリセット信号Ｓｒ２に同期してＰＷＭ信号ＳｐがＬレベルに立ち下がる。具体的には、リセット信号Ｓｒ２がＬレベルからＨレベルに転じると、ＳＲラッチ２２がリセットされてＰＷＭ信号ＳｐがＬレベルに立ち下がる。
【００４１】
［４］通常動作モードおよび従来構成によるＰＷＭ信号の生成シーケンス
上述した通り、通常動作モードのＰＷＭ信号生成回路７は、従来のスイッチング電源装置のＰＷＭ信号生成回路と同様の動作となっている。そこで、以下では、これら各回路のことを「従来構成」と総称する。従来構成では、ＰＷＭ信号ＳｐがＨレベルである期間、つまりＰＷＭ信号ＳｐのＯＮパルス幅は、各回路の遅延などにより大きく制限を受ける。
【００４２】
すなわち、従来構成では、図３に示すように、クロック信号ＣＬＫの立ち上がりに同期してＰＷＭ信号ＳｐがＨレベルに転じると、ＰＷＭ信号Ｓｐの立ち上がりタイミングである時刻ｔ１から駆動回路３での遅延時間ｔｄ１が経過した後の時刻ｔ２から駆動信号Ｓｇが上昇を開始する。なお、ＳＲラッチ２２による遅延時間は、ＰＷＭ信号Ｓｐのパルス幅に対して非常に短い時間であるため、ここでは無視することとする。
【００４３】
その後、駆動信号ＳｇがＨレベルに立ち上がるまでに要する時間ｔｄ２、マスク処理回路８によるマスク処理の時間ｔｄ３が経過した後の時刻ｔ３から電流検出信号Ｓｉがインダクタ１３に流れる電流に対応したレベルとなる。その後、電流検出回路４による動作時間、つまり電流検出信号Ｓｉが誤差信号Ｓｅに達するまでに要する時間ｔｄ４が経過した後の時刻ｔ４において、コンパレータ２０から出力されるリセット信号Ｓｒ１がＨレベルに転じる。そして、リセット信号Ｓｒ１の立ち上がりに同期してＰＷＭ信号ＳｐがＬレベルに転じる。
【００４４】
このように、従来構成では、「クロック信号生成回路１９→駆動回路３→主回路２→電流検出回路４→マスク処理回路８→コンパレータ２０」という電流検出のループを経てリセット信号Ｓｒ１が生成される。
【００４５】
つまり、この場合、ＰＷＭ信号ＳｐがＨレベルに転じた後、駆動回路３、スイッチング素子１１、マスク処理回路８、電流検出回路４などによる遅延を経由した後に、ＰＷＭ信号ＳｐがＬレベルに転じる、という生成シーケンスとなる。そのため、従来構成では、ＰＷＭ信号Ｓｐのパルス幅は、上記各回路における遅延を考慮したものとなり、その最小のＯＮパルス幅を短くすることが難しい。例えば、マスク処理回路８によるマスク処理の時間が３０ｎｓに設定される場合、出力可能なＰＷＭ信号Ｓｐの最小のＯＮパルス幅は、１００ｎｓといった比較的長い時間となる。
【００４６】
［５］短パルス動作モードによるＰＷＭ信号の生成シーケンス
図４に示すように、短パルス動作モードのＰＷＭ信号生成回路７によるＰＷＭ信号Ｓｐの生成シーケンスによれば、ＰＷＭ信号Ｓｐの最小のＯＮパルス幅を従来構成に対して大幅に短縮することが可能となる。すなわち、この場合、クロック信号ＣＬＫの立ち上がりに同期してＰＷＭ信号ＳｐがＨレベルに転じると、ＰＷＭ信号Ｓｐの立ち上がりタイミングである時刻ｔａからディレイ回路２７における遅延時間ｔｄａが経過した後の時刻ｔｂにおいて、ワンショットパルス生成回路２８から出力されるリセット信号Ｓｒ２がＨレベルに転じる。そして、リセット信号Ｓｒ２の立ち上がりに同期してＰＷＭ信号ＳｐがＬレベルに転じる。
【００４７】
このように、短パルス動作モードのＰＷＭ信号生成回路７では、電流検出のループとは無関係の「クロック信号生成回路１９→ディレイ回路２７→ワンショットパルス生成回路２８」という比較的遅延の小さな配線経路、つまりループを経てリセット信号Ｓｒ２が生成される。
【００４８】
つまり、この場合、ＰＷＭ信号ＳｐがＨレベルに転じた後、任意の値に設定可能なディレイ回路２７の遅延を経由した後に、ＰＷＭ信号ＳｐがＬレベルに転じる、という生成シーケンスとなる。そのため、短パルス動作モードのＰＷＭ信号生成回路７によるＰＷＭ信号Ｓｐの生成シーケンスによれば、ＰＷＭ信号Ｓｐの最小のＯＮパルス幅を、従来構成に比べて大幅に短くすることができる。
【００４９】
例えば、ディレイ回路２７における遅延時間を３０ｎｓに設定した場合、ＰＷＭ信号Ｓｐの最小のＯＮパルス幅は、上記遅延時間とほぼ同程度の時間、つまり約３０ｎｓといった短い時間となる。このように、短パルス動作モードでは、ディレイ回路２７における遅延時間を短く設定するほど、ＰＷＭ信号Ｓｐの最小のＯＮパルス幅を短く設定することができる。
【００５０】
ただし、ＰＷＭ信号Ｓｐの最小のＯＮパルス幅としては、スイッチング素子１１のゲートをオン駆動する必要があることから、少なくとも、駆動信号ＳｇがＬレベルからＨレベルに立ち上がるために要する時間以上の幅となるようにする必要がある。したがって、ディレイ回路２７における遅延時間についても、駆動信号ＳｇがＬレベルからＨレベルに立ち上がるために要する時間以上に設定する必要がある。
【００５１】
以上説明した本実施形態によれば、次のような効果が得られる。
スイッチング電源装置１は、一般的な電流モード制御方式のスイッチング電源装置と同様の構成に加え、出力電圧Ｖoutが目標出力電圧より高い切替判定電圧に達したか否かを判定する切替判定回路９と、ＰＷＭ信号ＳｐがＨレベルとなるタイミングから所定の遅延時間だけ遅延したリセット信号Ｓｒ２を生成するリセット信号生成回路１０とを備えている。そして、この場合、ＰＷＭ信号生成回路７は、切替判定回路９により出力電圧Ｖoutが切替判定電圧に達したと判定されると、通常のリセット信号Ｓｒ１に代えてリセット信号Ｓｒ２に同期してＰＷＭ信号Ｓｐをオフレベルにする短パルス動作モードとなる。
【００５２】
上記構成では、ＰＷＭ信号生成回路７は、入力電圧Ｖinの上昇などに起因して出力電圧Ｖoutが上昇すると、短パルス動作モードに移行する。短パルス動作モードでは、電流検出のループとは無関係の比較的遅延の小さなループによりリセット信号Ｓｒ２が生成される。そのため、短パルス動作モードでは、ＰＷＭ信号ＳｐがＬレベルとなるタイミング、ひいてはＰＷＭ信号ＳｐのＯＮパルス幅は、各回路の動作遅延などにより大きな制限を受けることなく、リセット信号生成回路１０における遅延時間の設定に応じて任意の値に設定することができる。
【００５３】
したがって、上記構成によれば、所望の出力電圧Ｖoutを得るために必要となる任意のパルス幅を実現することが可能となるため、出力電圧Ｖoutの変動、具体的には持ち上がりを抑制することができる。また、この場合、１回のスイッチング周期毎にＰＷＭ信号Ｓｐが生成される、言い換えるとＰＷＭ信号Ｓｐが常時出力されるため、スイッチング電源装置１におけるスイッチング周波数は変化しない。したがって、上記構成によれば、従来技術のようにラジオノイズが発生する周波数帯が変化し、ＥＭＣ特性が変化するといった別の問題が発生することもない。
【００５４】
本実施形態のスイッチング電源装置１は、電流検出信号Ｓｉをマスク処理するマスク処理回路８を備えている。マスク処理のタイミングは、サージ電流による誤検出を防止するために最適化する必要がある。本実施形態の短パルス動作モードによるＰＷＭ信号Ｓｐの生成シーケンスによれば、マスク処理回路８を含む各回路の遅延とは無関係にリセット信号Ｓｒ２が生成されるため、マスク処理のタイミングを最適化しつつも、ＰＷＭ信号Ｓｐの最小のＯＮパルス幅を短く設定することができる。
【００５５】
リセット信号生成回路１０は、ＰＷＭ信号Ｓｐを遅延時間だけ遅延させた遅延信号を出力するディレイ回路２７と、その遅延信号の立ち上がりから所定期間だけＨレベルとなるパルス信号であるリセット信号Ｓｒ２を出力するワンショットパルス生成回路２８と、から構成されている。このような構成によれば、ＰＷＭ信号ＳｐがＬレベルに転じるタイミング、つまりＰＷＭ信号ＳｐのＯＮパルス幅を所望する値に精度良く設定することができる。
【００５６】
切替判定回路９は、電圧検出回路５から出力される出力電圧Ｖoutに対応した検出電圧Ｖｄと、切替判定電圧に対応した基準電圧Ｖｒ２とを比較するコンパレータ２０を備えている。そして、ＰＷＭ信号生成回路７の動作モードは、コンパレータ２０から出力される選択信号Ｓｓに応じて切り替えられる。このような構成によれば、切替判定回路９は、出力電圧が切替判定電圧に達したか否かを精度良く且つ素早く判定することができる。
【００５７】
（第２実施形態）
以下、第２実施形態について図５を参照して説明する。
図５に示すように、本実施形態のスイッチング電源装置３１は、第１実施形態のスイッチング電源装置１に対し、切替判定回路９に代えて切替判定回路３２を備えている点が異なる。切替判定回路３２は、電圧調整回路３３およびコンパレータ３４を備えている。
【００５８】
電圧調整回路３３は、基準電圧生成回路１６により生成される基準電圧Ｖｒ１を所定値だけ高めることより、切替判定電圧に対応した基準電圧Ｖｒ２を生成する。電圧調整回路３３から出力される基準電圧Ｖｒ２は、コンパレータ３４の反転入力端子に与えられる。コンパレータ３４は、第１実施形態のコンパレータ２６と同様、非反転入力端子に入力される検出電圧Ｖｄと反転入力端子に入力される基準電圧Ｖｒ２とを比較して選択信号Ｓｓを出力する。
【００５９】
以上説明した本実施形態によっても、出力電圧Ｖoutが切替判定電圧に達したか否かを判定することができるため、第１実施形態と同様の効果が得られる。さらに、本実施形態では、切替判定回路３２は、スイッチング電源装置３１が元々備えている基準電圧生成回路１６が生成する基準電圧Ｖｒ１の電圧を調整することにより基準電圧Ｖｒ２を生成するようになっている。このような構成によれば、切替判定電圧に対応した基準電圧Ｖｒ２を生成するための専用の電源回路を設ける必要がないため、その分だけ回路規模を小さく抑えることができる。
【００６０】
（第３実施形態）
以下、第３実施形態について図６を参照して説明する。
図６に示すように、本実施形態のスイッチング電源装置４１は、第１実施形態のスイッチング電源装置１に対し、切替判定回路９に代えて切替判定回路４２を備えている点が異なる。切替判定回路４２は、切替判定回路９に対し、コンパレータ２６に代えて、ヒステリシス付きのコンパレータ４３を備えている点が異なっている。
【００６１】
以上説明した本実施形態によっても、出力電圧Ｖoutが切替判定電圧に達したか否かを判定することができるため、第１実施形態と同様の効果が得られる。さらに、本実施形態では、切替判定回路４２のコンパレータ４３として、ヒステリシス付きのものを用いているため、ＰＷＭ信号生成回路７の動作モードの切り替え時のハンチングを防止することができる。
【００６２】
（第４実施形態）
以下、第４実施形態について図７を参照して説明する。
図７に示すように、本実施形態のスイッチング電源装置５１は、第１実施形態のスイッチング電源装置１に対し、切替判定回路９に代えて切替判定回路５２を備えている点が異なる。切替判定回路５２は、基準電圧生成回路５３およびコンパレータ５４を備えている。
【００６３】
基準電圧生成回路５３は、切替判定電圧に対応した基準電圧Ｖｒ３を出力する。コンパレータ５４は、反転入力端子に入力される誤差信号Ｓｅと非反転入力端子に入力される基準電圧Ｖｒ３とを比較して選択信号Ｓｓを出力する。なお、上記構成では、誤差信号Ｓｅが出力電圧Ｖoutに対応した電圧検出信号に相当し、基準電圧Ｖｒ３が切替判定電圧に対応した切替判定信号に相当する。
【００６４】
誤差増幅器６から出力される誤差信号Ｓｅは、出力電圧Ｖoutの変動に追従して変動する信号である。したがって、本実施形態の切替判定回路５２のように、誤差信号Ｓｅを用いて判定を行う構成であっても、出力電圧Ｖoutが切替判定電圧に達したか否かを判定することが可能となる。したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。
【００６５】
（第５実施形態）
以下、第５実施形態について図８を参照して説明する。
図８に示すように、本実施形態のスイッチング電源装置６１は、第１実施形態のスイッチング電源装置１に対し、切替判定回路９に代えて切替判定回路６２を備えている点が異なる。切替判定回路６２は、電圧源６３およびコンパレータ６４を備えている。
【００６６】
電圧源６３は、オフセット電圧Ｖosを生成するものであり、その低電位側端子は誤差増幅器６の出力端子に接続され、その高電位側端子はコンパレータ６４の反転入力端子に接続されている。したがって、コンパレータ６４の反転入力端子には、誤差信号Ｓｅをオフセット電圧Ｖosだけレベルシフトした電圧信号が入力されている。
【００６７】
コンパレータ６４は、反転入力端子に入力されるレベルシフトされた誤差信号Ｓｅと非反転入力端子に入力される基準電圧Ｖｒ１とを比較して選択信号Ｓｓを出力する。なお、上記構成では、電圧源６３により所定値だけレベルシフトされた誤差信号Ｓｅが出力電圧Ｖoutに対応した電圧検出信号に相当し、基準電圧Ｖｒ１が切替判定電圧に対応した切替判定信号に相当する。
【００６８】
第４実施形態の切替判定回路５２は、誤差信号Ｓｅと、誤差増幅器６で用いられる基準電圧Ｖｒ１とは別の基準電圧Ｖｒ３とを比較することにより出力電圧Ｖoutが切替判定電圧に達したか否かを判定する構成であった。しかし、本実施形態の切替判定回路５２のように、誤差信号Ｓｅを所定値だけレベルシフトした信号と、誤差増幅器６で用いられる基準電圧Ｖｒ１とを比較する構成であっても、出力電圧Ｖoutが切替判定電圧に達したか否かを判定することができる。したがって、本実施形態によっても、第１実施形態と同様の効果が得られる。
【００６９】
（第６実施形態）
以下、第６実施形態について図９を参照して説明する。
図９に示すように、本実施形態のスイッチング電源装置７１は、第４実施形態のスイッチング電源装置５１に対し、リセット信号生成回路１０に代えてリセット信号生成回路７２を備えている点が異なる。
【００７０】
この場合、リセット信号生成回路７２は、駆動回路３から出力される駆動信号Ｓｇを用いてリセット信号Ｓｒ２を生成するもので、ワンショットパルス生成回路から構成されている。具体的には、リセット信号生成回路７２は、駆動信号Ｓｇが所定値（例えば、オンレベル）に達した時点から所定期間だけＨレベルとなるパルス信号であるリセット信号Ｓｒ２を出力する。
【００７１】
以上説明した本実施形態によっても、ＰＷＭ信号Ｓｐがオンレベルとなるタイミングから所定の遅延時間だけ遅延したリセット信号Ｓｒ２を生成することができるため、第１実施形態と同様の効果が得られる。
【００７２】
ただし、上記構成では、短パルス動作モード時におけるＰＷＭ信号ＳｐのＯＮパルス幅は、駆動回路３での遅延時間が含まれたものとなる。したがって、本実施形態の構成は、第１実施形態の構成に比べ、最小のＯＮパルス幅の設定に関する自由度が若干低い。しかし、本実施形態では、リセット信号生成回路７２がディレイ回路を必要としない構成であり、その分だけ、第１実施形態の構成に比べ、回路規模を小さく抑えることができる。
【００７３】
（第７実施形態）
以下、第７実施形態について図１０を参照して説明する。
図１０に示すように、本実施形態のスイッチング電源装置８１は、第４実施形態のスイッチング電源装置５１に対し、リセット信号生成回路１０に代えてリセット信号生成回路８２を備えている点が異なる。
【００７４】
この場合、リセット信号生成回路８２は、主回路２のノードＮ１、つまりスイッチング素子１１の端子電圧を用いてリセット信号Ｓｒ２を生成するもので、ワンショットパルス生成回路から構成されている。具体的には、リセット信号生成回路８２は、ノードＮ１の電圧が所定値（例えば、ほぼ入力電圧Ｖin）に達した時点から所定期間だけＨレベルとなるパルス信号であるリセット信号Ｓｒ２を出力する。
【００７５】
以上説明した本実施形態によっても、ＰＷＭ信号Ｓｐがオンレベルとなるタイミングから所定の遅延時間だけ遅延したリセット信号Ｓｒ２を生成することができるため、第１実施形態と同様の効果が得られる。
【００７６】
ただし、上記構成では、短パルス動作モード時におけるＰＷＭ信号ＳｐのＯＮパルス幅は、スイッチング素子１１での遅延時間が含まれたものとなる。したがって、本実施形態の構成は、第１実施形態の構成に比べ、最小のＯＮパルス幅の設定に関する自由度が若干低い。しかし、本実施形態では、リセット信号生成回路８２がディレイ回路を必要としない構成であり、その分だけ、第１実施形態の構成に比べ、回路規模を小さく抑えることができる。
【００７７】
（第８実施形態）
以下、第８実施形態について図１１を参照して説明する。
図１１に示すように、本実施形態のスイッチング電源装置９１は、第１実施形態のスイッチング電源装置１に対し、リセット信号生成回路１０に代えてリセット信号生成回路９２を備えている点が異なる。
【００７８】
この場合、リセット信号生成回路９２は、リセット信号生成回路１０と同様、ディレイ回路２７およびワンショットパルス生成回路２８を備えている。ただし、リセット信号生成回路９２は、クロック信号生成回路１９から出力されるクロック信号ＣＬＫを用いてリセット信号Ｓｒ２を生成する。
【００７９】
この場合、ディレイ回路２７は、クロック信号ＣＬＫを入力し、そのクロック信号ＣＬＫを所定の遅延時間だけ遅延させた遅延信号を出力する。ワンショットパルス生成回路２８は、ディレイ回路２７から与えられる遅延信号の立ち上がりから所定期間だけＨレベルとなるパルス信号であるリセット信号Ｓｒ２を出力する。
【００８０】
以上説明した本実施形態によっても、ＰＷＭ信号Ｓｐがオンレベルとなるタイミングから所定の遅延時間だけ遅延したリセット信号Ｓｒ２を生成することができるため、第１実施形態と同様の効果が得られる。
【００８１】
（第９実施形態）
以下、第９実施形態について図１２を参照して説明する。
図１２に示すように、本実施形態のスイッチング電源装置１０１は、第１実施形態のスイッチング電源装置１に対し、リセット信号生成回路１０に代えてリセット信号生成回路１０２を備えている点が異なる。
【００８２】
この場合、リセット信号生成回路１０２は、マスク信号生成回路２４から出力されるマスク信号Ｓｍを用いてリセット信号Ｓｒ２を生成するもので、ワンショットパルス生成回路から構成されている。具体的には、リセット信号生成回路１０２は、マスク信号Ｓｍの立ち上がりから所定期間だけＨレベルとなるパルス信号であるリセット信号Ｓｒ２を出力する。
【００８３】
以上説明した本実施形態によっても、ＰＷＭ信号Ｓｐがオンレベルとなるタイミングから所定の遅延時間だけ遅延したリセット信号Ｓｒ２を生成することができるため、第１実施形態と同様の効果が得られる。
【００８４】
ただし、上記構成では、短パルス動作モード時におけるＰＷＭ信号ＳｐのＯＮパルス幅は、マスク信号生成回路２４での遅延時間により定まる。したがって、本実施形態の構成は、第１実施形態の構成に比べ、最小のＯＮパルス幅の設定に関する自由度が若干低い。しかし、本実施形態では、リセット信号生成回路１０２は、マスク信号生成回路２４でのディレイを利用（共用）した構成となっており、専用のディレイ回路を必要としない。したがって、本実施形態によれば、ディレイ回路を省ける分だけ、第１実施形態の構成に比べ、回路規模を小さく抑えることができる。
【００８５】
（第１０実施形態）
上記各実施形態では、短パルス動作モードにおけるＰＷＭ信号ＳｐのＯＮパルス幅は、１つだけあったが、複数のＯＮパルス幅を段階的に切り替えるようにしてもよい。以下、このような変形の一例を表す第１０実施形態について図１３を参照して説明する。
【００８６】
図１３に示すように、本実施形態のスイッチング電源装置１１１は、第４実施形態のスイッチング電源装置５１に対し、ＰＷＭ信号生成回路７に代えてＰＷＭ信号生成回路１１２を備えている点、切替判定回路５２に代えて切替判定回路１１３を備えている点、リセット信号生成回路１０に代えてリセット信号生成回路１１４を備えている点などが異なる。
【００８７】
ＰＷＭ信号生成回路１１２は、ＰＷＭ信号生成回路７に対し、切替回路２１に代えて切替回路１１５を備えている点などが異なる。切替回路１１５の３つの入力端子には、リセット信号Ｓｒ１、リセット信号生成回路１１４から出力されるリセット信号Ｓｒ２１、Ｓｒ２２がそれぞれ与えられている。切替回路１１５は、切替判定回路１１３から出力される選択信号Ｓｓ１、Ｓｓ２に基づいて、リセット信号Ｓｒ１、Ｓｒ２１、Ｓｒ２２のいずれかを選択して出力する。切替回路１１５の出力信号は、ＳＲラッチ２２のリセット端子Ｒに入力されている。
【００８８】
切替判定回路１１３は、出力電圧Ｖoutが、第１切替判定電圧および第２切替判定電圧のそれぞれに達したか否かを判定するもので、電圧調整回路１１６、１１７およびコンパレータ１１８、１１９を備えている。なお、第１切替判定電圧および第２切替判定電圧は、いずれも出力電圧Ｖoutの目標値より高い所定の電圧である。また、第２切替判定電圧は、第１切替判定電圧より高い電圧となっている。
【００８９】
電圧調整回路１１６は、基準電圧Ｖｒ１を所定値だけ高めることにより、第１切替判定電圧に対応した基準電圧Ｖｒ３１を生成する。電圧調整回路１１６から出力される基準電圧Ｖｒ３１は、コンパレータ１１８の非反転入力端子に与えられる。コンパレータ１１８は、反転入力端子に入力される誤差信号Ｓｅと非反転入力端子に入力される基準電圧Ｖｒ３１とを比較して選択信号Ｓｓ１を出力する。
【００９０】
電圧調整回路１１７は、基準電圧Ｖｒ１を所定値だけ高めることにより、第２切替判定電圧に対応した基準電圧Ｖｒ３２を生成する。電圧調整回路１１７から出力される基準電圧Ｖｒ３２は、コンパレータ１１９の非反転入力端子に与えられる。コンパレータ１１９は、反転入力端子に入力される誤差信号Ｓｅと非反転入力端子に入力される基準電圧Ｖｒ３２とを比較して選択信号Ｓｓ２を出力する。
【００９１】
リセット信号生成回路１１４は、ＰＷＭ信号Ｓｐがオンレベルとなるタイミングから第１遅延時間だけ遅延したリセット信号Ｓｒ２１と、第２遅延時間だけ遅延したリセット信号Ｓｒ２２とを生成する。なお、リセット信号Ｓｒ２１、Ｓｒ２２は、短パルス用リセット信号に相当する。また、第２遅延時間は、第１遅延時間より短い時間に設定されている。第リセット信号生成回路１１４は、ディレイ回路１２０、１２１およびワンショットパルス生成回路１２２、１２３を備えている。
【００９２】
ディレイ回路１２０は、ＰＷＭ信号Ｓｐを入力し、そのＰＷＭ信号Ｓｐを第１遅延時間だけ遅延させた遅延信号を出力する。ワンショットパルス生成回路１２２は、ディレイ回路１２０から与えられる遅延信号の立ち上がりから所定期間だけＨレベルとなるパルス信号であるリセット信号Ｓｒ２１を出力する。
【００９３】
ディレイ回路１２１は、ＰＷＭ信号Ｓｐを入力し、そのＰＷＭ信号Ｓｐを第２遅延時間だけ遅延させた遅延信号を出力する。ワンショットパルス生成回路１２３は、ディレイ回路１２１から与えられる遅延信号の立ち上がりから所定期間だけＨレベルとなるパルス信号であるリセット信号Ｓｒ２２を出力する。
【００９４】
上記構成において、ＰＷＭ信号生成回路１１２は、出力電圧Ｖoutが第１切替判定電圧未満である期間、通常動作モードとなる。また、ＰＷＭ信号生成回路１１２は、出力電圧Ｖoutが第１切替判定電圧以上且つ第２切替判定電圧未満である期間、リセット信号Ｓｒ２１を用いてＳＲラッチ２２をリセットする短パルス動作モードとなる。また、ＰＷＭ信号生成回路１１２は、出力電圧Ｖoutが第２切替判定電圧以上である期間、リセット信号Ｓｒ２２を用いてＳＲラッチ２２をリセットする短パルス動作モードとなる。
【００９５】
以上説明した本実施形態によっても、第１実施形態と同様の効果が得られる。さらに、本実施形態では、短パルス動作モードにおいて、複数のＯＮパルス幅が段階的に切り替えるようになっている。このようにすれば、短パルス動作モード時における出力電圧Ｖoutのリップル成分が軽減されるという効果が得られる。
【００９６】
（第１１実施形態）
本発明は、降圧型のレギュレータに限らず、昇圧型のレギュレータにも適用することが可能である。以下、本発明を昇圧型のレギュレータに適用した第１１実施形態について図１４を参照して説明する。
【００９７】
図１４に示すスイッチング電源装置１３１は、昇圧型のレギュレータである点を除いて、第１実施形態のスイッチング電源装置１と同様の構成となっている。したがって、スイッチング電源装置１３１において、スイッチング電源装置１と同様の構成については、同一の符号を付して、その説明を省略する。
【００９８】
スイッチング電源装置１３１の主回路１３２は、スイッチング素子１３３、インダクタ１３４、ダイオード１３５およびコンデンサ１３６を備えている。
スイッチング素子１３３は、例えばＭＯＳＦＥＴから構成されており、図１４ではスイッチの記号を用いて簡略的に示している。スイッチング素子１３３の一方の主端子は、インダクタ１３４を介して入力電圧Ｖinを供給する電源線Ｌｄに接続され、その他方の主端子は、回路の基準電位が与えられるグランド線Ｌｇに接続されている。スイッチング素子１３３は、駆動回路３からしきい値電圧Ｖthを超えるオンレベルを持つ駆動信号Ｓｇが与えられるとオンする。
【００９９】
ダイオード１３５のアノードは、スイッチング素子１３３とインダクタ１３４の相互接続点に接続され、そのカソードは、出力電圧Ｖoutを出力する出力端子１５に接続されている。平滑用のコンデンサ１３６は、出力端子１５とグランド線Ｌｇとの間に接続されている。
【０１００】
以上説明した昇圧型レギュレータである本実施形態の構成によっても、出力電圧Ｖoutが切替判定電圧に達すると、ＰＷＭ信号生成回路７が短パルス動作モードに移行する。そして、短パルス動作モードにおけるＰＷＭ信号Ｓｐのパルス幅は、ディレイ回路２７での遅延時間により任意の値に設定することができる。そのため、本実施形態によっても、所望の出力電圧Ｖoutを得るために必要となる任意のパルス幅を実現することが可能となるため、第１実施形態と同様、スイッチング周波数を変化させることなく、出力電圧Ｖoutの変動を抑制することができるという優れた効果が得られる。
【０１０１】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
本発明は、非絶縁型のスイッチング電源装置に限らず、絶縁型のスイッチング電源装置にも適用することができる。また、整流方式としては、ダイオード整流方式に限らず、同期整流方式であってもよい。すなわち、本発明は、電流モード制御方式のスイッチング装置全般に適用することができる。
【０１０２】
また、インダクタに流れる電流を検出する電流検出回路としては、ハイサイド電流検出の構成に限らず、ロウサイド電流検出の構成であってもよい。ロウサイド電流検出の構成では、ＰＷＭ信号がＬレベルである期間、つまりＰＷＭ信号のＯＦＦパルス幅が各回路の遅延などにより制限されるが、上記各実施形態と同様の考え方を適用すれば、そのＯＦＦパルス幅を拡大することができる。
マスク処理回路８は、必要に応じて設ければよく、省略することも可能である。
【０１０３】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【０１０４】
１、３１、４１、５１、６１、７１、８１、９１、１０１、１１１、１３１…スイッチング電源装置、２、１３２…主回路、３…駆動回路、４…電流検出回路、５…電圧検出回路、６…誤差増幅器、７、１１２…ＰＷＭ信号生成回路、８…マスク処理回路、９、３２、４２、５２、６２、１１３…切替判定回路、１０、７２、８２、９２、１０２、１１４…リセット信号生成回路、１１、１３３…スイッチング素子、１３、１３４…インダクタ、２２…ＳＲラッチ、２６、３４、４３、５４、６４、１１８、１１９…コンパレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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