(57)【要約】【課題】低コストかつ短時間で、より低い温度で半導体層を形成することができ、半導体材料や接合界面の特性の劣化を抑制することができる半導体デバイスの製造方法を提供する。【解決手段】プラズマＣＶＤ法または光ＣＶＤ法により、基板の表面または半導体からなる既存層の表面に、非加熱状態で１または複数の半導体層を形成し、全ての工程を２００℃より低い温度条件で行うことにより、ダイオードまたはトランジスタを製造する。半導体層を形成する際には、基板と半導体層との接合界面、および／または、隣接する半導体層間の接合界面をナノメートルオーダーで制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の表面または半導体からなる既存層の表面に、非加熱状態で１または複数の半導体層を形成し、ダイオードまたはトランジスタを製造することを特徴とする半導体デバイスの製造方法。
【請求項２】
前記半導体層を化学気相成長法により形成することを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項３】
前記半導体層をプラズマＣＶＤ法または光ＣＶＤ法により形成することを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項４】
前記半導体層の結晶構造および／または性質を、プラズマまたは光を照射して変化させることを特徴とする請求項１乃至３のいずれか１項に記載の半導体デバイスの製造方法。
【請求項５】
全ての工程を２００℃より低い温度条件で行うことを特徴とする請求項１乃至４のいずれか１項に記載の半導体デバイスの製造方法。
【請求項６】
前記基板と前記半導体層との接合界面、および／または、隣接する前記半導体層間の接合界面をナノメートルオーダーで制御して、前記半導体層を形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体デバイスの製造方法。
【請求項７】
前記半導体層として、１０１８ｃｍ−３以上のキャリア密度と、１０ｃｍ２Ｖ−１ｓ−１以上のキャリア移動度とを有するｐ型またはｎ型の半導体層を形成することを特徴とする請求項１乃至６のいずれか１項に記載の半導体デバイスの製造方法。
【請求項８】
前記ダイオードまたはトランジスタは、バンドギャップが異なるヘテロ接合を有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体デバイスの製造方法。
【請求項９】
前記ダイオードまたはトランジスタは、逆バイアス状態での電流が１０−４Ａ ｃｍ−２以下で、０．５Ｖ以上の電圧を印加したときの順バイアス状態での電流が、１０−３Ａ ｃｍ−２以上であるｐｎ接合を有することを特徴とする請求項１乃至８のいずれか１項に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
従来の半導体デバイスの製造方法は、一般的に、半導体にドーピングした不純物を活性化させるとともに、半導体の結晶性を回復させるために、ドーピング時やドーピング後に基板加熱を行い、半導体の接合界面での特性を向上させている（例えば、非特許文献１参照）。
【０００３】
しかし、エサキトンネル接合素子（例えば、非特許文献２参照）や共鳴トンネルデバイス（例えば、非特許文献３参照）といった新しい半導体デバイスを実用化させるためには、ナノメートルオーダーで制御された接合界面が必要であり、ドーピング後の基板加熱温度を低下させる必要がある。そこで、ナノメートルオーダーで制御された接合界面を得るために、半導体接合界面形成時の基板加熱温度を３００℃程度まで低下させた、半導体デバイスに適用可能な不純物ドープＳｉ層の形成方法が開示されている（例えば、非特許文献４参照）。
【０００４】
なお、本発明者等は、電子サイクロトロン共鳴（Electron-Cyclotron-Resonance；ＥＣＲ）Ａｒプラズマ化学気相成長（ＣＶＤ）を利用することにより、Ｓｉ基板を加熱することなく、Ｓｉ（１００）基板上に、非ドープのＳｉや、Ｓｉ−Ｇｅ合金、Ｇｅをエピタキシャル成長させる方法を開発するとともに、ＢをドープしたＳｉやＧｅのエピタキシャル成長についても、予備的な実験を行っている（例えば、非特許文献５乃至９参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】T. Nitta, et al., “Reverse-bias current reduction in low-temperature-annealed silicon p n junctions by ultraclean ion-implantation technology”, J. Appl. Phys., 1990, 67, pp.7404-7416
【非特許文献２】Y. Morita, et al., “Introduction of SiGe/Si heterojunction into novel multilayer tunnel FinFET”, Japanese Journal of Applied Physics, 2016, Volume 55, Number 4S, p.04EB06
【非特許文献３】K. Takahashi, et al., “Fabrication of high-Ge-fraction strained Si1-xGex/Si hole resonant tunneling diode using low-temperature Si2H6 reaction for nanometer-order ultrathin Si barriers”, Solid-State Electronics, 2011, Vol. 60, p.112-115
【非特許文献４】T. Ohmi, et al., “Formation of device-grade epitaxial silicon films at extremely low temperatures by low-energy bias sputtering”, J. Appl. Phys., 1989, 66, p.4756-4766
【非特許文献５】M. Sakuraba, et al., “Very low-temperature epitaxial growth of silicon and germanium using plasma-assisted CVD”, Thin Solid Films, 2008, 517, p.10-13
【非特許文献６】M. Sakuraba, et al., “Atomically Controlled Plasma Processing for Group IV Quantum Heterostructure Formation”, Key Engineering Materials, 2011, Vol. 470, p.98-103
【非特許文献７】Y. Abe, et al., “Epitaxial Growth of Heavily B-Doped Si and Ge Films on Si(100) by Low-Energy ECR Ar Plasma CVD without Substrate Heating”, ECS Transactions, 2013, 58 (9), p.223-228
【非特許文献８】N. Ueno, et al., “Epitaxial growth of Si1-xGex alloys and Ge on Si(100) by electron-cyclotron-resonance Ar plasma chemical vapor deposition without substrate heating”, Thin Solid Films, 2014, 557, p.31-35
【非特許文献９】N. Ueno, et al., “Surface Reaction in Thin Film Formation of Si1-xGex Alloys on Si(100) by Electron-Cyclotron-Resonance Ar Plasma Chemical Vapor Deposition without Substrate Heating”, ECS Transactions, 2014, 64 (6), p.99-105
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非特許文献４に記載のＳｉ層の形成方法では、半導体デバイスに適用可能な不純物ドープＳｉ層を形成するために、基板加熱温度を３００℃程度まで低下させているが、エサキトンネル接合素子や共鳴トンネルデバイス等を実用化させるのに必要な接合界面を得るためには、さらに低い温度で半導体層を形成して、半導体デバイスを製造することが望まれている。
【０００７】
また、非特許文献４に記載のＳｉ層の形成方法では、基板加熱ヒータや、その加熱に耐えられる装備が必要であり、設備コストが嵩むという課題もあった。また、基板温度を安定させたり、基板加熱後に冷却させたりする時間が必要であり、製造時間が長くなるという課題もあった。また、基板加熱により装置内装部品から放出した不要不純物ガスが半導体材料中に混入し、半導体材料や接合界面の特性が劣化してしまうという課題もあった。
【０００８】
本発明は、このような課題に着目してなされたもので、低コストかつ短時間で、より低い温度で半導体層を形成することができ、半導体材料や接合界面の特性の劣化を抑制することができる半導体デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明者等は、非ドープのＳｉや、Ｓｉ−Ｇｅ合金、Ｇｅ、ＢをドープしたＳｉやＧｅを、Ｓｉ（１００）基板上にエピタキシャル成長させる方法を開発してきたが、その方法を利用して半導体デバイスを製造可能であることを見出し、本発明に至った。
【００１０】
すなわち、上記目的を達成するために、本発明に係る半導体デバイスの製造方法は、基板の表面または半導体からなる既存層の表面に、非加熱状態で１または複数の半導体層を形成し、ダイオードまたはトランジスタを製造することを特徴とする。
【００１１】
本発明に係る半導体デバイスの製造方法は、基板を加熱することなく非加熱状態で、１または複数の半導体層を形成することができるため、基板加熱を行う従来の方法よりもさらに低い温度で半導体層を形成することができる。このため、基板加熱ヒータや、その加熱に耐えられる装置内装備が不要となり、コストを低減することができる。また、加熱中に基板温度を安定させる時間や、加熱後の冷却時間が不要となり、半導体デバイスの製造時間を短縮することができる。また、基板非加熱であるため、装置内装部品からの不要不純物ガスが放出せず、半導体材料や接合界面の特性の劣化を抑制することもできる。
【００１２】
本発明に係る半導体デバイスの製造方法は、基板非加熱であるため、不純物がドーピングされた位置から熱拡散によって広がるのを防止することができる。このため、不純物濃度が低下するのを防ぐことができる。また、基板との接合界面や隣接する半導体層との接合界面で、熱拡散によるミキシングが発生しないため、各接合界面をナノメートルオーダーで制御して、半導体層を形成することができる。これにより、エサキトンネル接合素子や共鳴トンネルデバイス等の実用化に寄与することができる。
【００１３】
本発明に係る半導体デバイスの製造方法は、基板非加熱状態で半導体層を形成することができるが、例えばエッチングマスク用のレジスト形成時には基板加熱が必要となることがある。しかし、その温度を、２００℃より低くできるため、基板加熱の影響を極力小さくすることができる。
【００１４】
本発明に係る半導体デバイスの製造方法は、前記半導体層を化学気相成長法（ＣＶＤ法）により形成することが好ましく、特に、前記半導体層をプラズマＣＶＤ法または光ＣＶＤ法により形成することが好ましい。ＣＶＤ法を利用することにより、基板非加熱状態で半導体層を形成することができる。また、本発明に係る半導体デバイスの製造方法は、前記半導体層の結晶構造および／または性質を、プラズマまたは光を照射して変化させてもよい。
【００１５】
また、本発明に係る半導体デバイスの製造方法は、前記半導体層として、１０１８ｃｍ−３以上のキャリア密度と、１０ｃｍ２Ｖ−１ｓ−１以上のキャリア移動度とを有するｐ型またはｎ型の半導体層を形成することができる。また、バンドギャップが異なるヘテロ接合を有するダイオードやトランジスタを製造することができる。また、負性微分抵抗特性を有する接合構造や、バンドギャップが徐々に変化する構造、伝導帯端不連続または価電子帯端不連続が生じているヘテロ接合を有するダイオードやトランジスタを製造することができる。さらに、逆バイアス状態での電流が１０−４Ａ ｃｍ−２以下で、０．５Ｖ以上の電圧を印加したときの順バイアス状態での電流が、１０−３Ａ ｃｍ−２以上であるｐｎ接合を有するダイオードやトランジスタを製造することもできる。
【発明の効果】
【００１６】
本発明によれば、低コストかつ短時間で、より低い温度で半導体層を形成することができ、半導体材料や接合界面の特性の劣化を抑制することができる半導体デバイスの製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態の半導体デバイスの製造方法で使用する装置を示す概略断面図である。
【図２】本発明の実施の形態の半導体デバイスの製造方法で製造された、ＳＯＩ基板上のＢドープＳｉ膜（B-Doped Si (11nm)／p Si(100)-on-Insulator）の（ａ）抵抗率測定結果、（ｂ）ホール効果測定結果を示すグラフである。
【図３】本発明の実施の形態の半導体デバイスの製造方法で製造された、ＳＯＩ基板上のＳｉ０．５Ｇｅ０．５膜（Si0.5Ge0.5 (11nm)／p Si(100)-on-Insulator）の（ａ）抵抗率測定結果、（ｂ）ホール効果測定結果を示すグラフである。
【図４】本発明の実施の形態の半導体デバイスの製造方法によるｐｎ接合ダイオードの製造過程を示す、（ａ）基板上に、Ｓｉ０．５Ｇｅ０．５膜、ＢドープＳｉ膜、Ａｌ層を順番に成膜し、レジストを塗布した状態、（ｂ）エッチングおよびレジスト除去後のｐｎ接合ダイオード（Al／B-Doped Si／Si0.5Ge0.5／DHF-n Si(100)）、（ｃ）基板上に、ＢドープＳｉ膜、Ａｌ層を順番に成膜し、レジストを塗布した状態、（ｄ）エッチングおよびレジスト除去後のｐｎ接合ダイオード（Al／B-Doped Si／DHF-n Si(100)）の断面図である。
【図５】（ａ）  図４（ｂ）に示すｐｎ接合ダイオード（Al／B-Doped Si／Si0.5Ge0.5／DHF-n Si(100)）、（ｂ）  図４（ｄ）に示すｐｎ接合ダイオード（Al／B-Doped Si／DHF-n Si(100)）の、四探針法による電流−電圧特性の測定状態を示す断面図である。
【図６】図５（ａ）のｐｎ接合ダイオード（Al／B-Doped Si／Si0.5Ge0.5／DHF-n Si(100)）、および、図５（ｂ）のｐｎ接合ダイオード（Al／B-Doped Si／DHF-n Si(100)）の電流−電圧特性の測定結果を示すグラフである。
【発明を実施するための形態】
【００１８】
以下、具体的な実施例に基づいて、本発明の実施の形態について説明する。
図１に、本発明の実施の形態の半導体デバイスの製造方法に使用する装置を示す。図１に示す装置は、電子サイクロトロン共鳴（ＥＣＲ）Ａｒプラズマ化学気相成長（ＣＶＤ）法により、基板加熱なしで、基板上に半導体層を成膜するものである。
【実施例１】
【００１９】
［半導体層の成膜］
基板（Substrate）として、一部がＳｉＯ２で被覆された、ｐ型またはｎ型のＳｉ（１００）ウェハ（またはＳＯＩウェハ）を用いた。まず、図１に示すように、使用する基板１を、自然酸化物が形成されないよう、数％希釈のＨＦ（ＤＨＦ）溶液で処理し、超純水ですすいだ後、反応室（Reactor Chamber）２に搬入して設置した。このとき、反応室２への空気の混入を最小限にするとともに、基板１の上に吸着した水分子の脱離を促進するために、Ｎ２が導入された搬送室（N2 Purged Transfer Chamber）３を通して、基板１を反応室２に搬入した。基板１を反応室２に設置した後、ポンプ（Turbo Molecular Pump および Dry Pump）４で反応室２の内部を真空排気した。
【００２０】
その後、ガス供給部（Ultraclean Gas Supply System）５からプラズマ発生室（ECR Plasma Chamber）６に、Ａｒガスを連続的に供給した。また、ガス供給部５から反応ガスを直接、反応室２の内部に供給し、プラズマ発生室６の周囲に配置された電磁コイル８で磁束密度０．０８７５Ｔの磁場を発生させ、プラズマ発生室６の上部の石英窓（Quartz Window）７を通してマイクロ波を供給することにより、電子サイクロトロン共鳴を誘導した。こうして、電子サイクロトロン共鳴Ａｒプラズマを利用した化学気相成長により、基板１の上に半導体層を成膜した。
【００２１】
具体的には、ｐ型Ｓｉ（１００）のＳＯＩ基板（信越半導体社製）上に、半導体層として、それぞれＢドープＳｉ膜およびＳｉ０．５Ｇｅ０．５膜を成膜した。成膜時には、Ａｒガスの分圧は、２．１Ｐａとした。また、２．４５ＧＨｚ、２００Ｗのマイクロ波で、電子サイクロトロン共鳴を誘導した。また、ＢドープＳｉ膜を成膜する際には、反応ガスとして、ＡｒまたはＨｅで希釈されたＳｉＨ４と、Ｈ２で希釈されたＢ２Ｈ６とを供給した。ＳｉＨ４、Ｂ２Ｈ６、Ｈ２の分圧は、それぞれ１×１０−４Ｐａ、１×１０−５Ｐａ、１×１０−３Ｐａとした。ＢドープＳｉ膜の堆積速度は、１．１ｎｍ／分であった。
【００２２】
また、Ｓｉ０．５Ｇｅ０．５膜を成膜する際には、反応ガスとして、ＧｅＨ４とＳｉＨ４とを供給した。ＧｅＨ４、ＳｉＨ４の分圧は、それぞれ１×１０−４Ｐａ、８×１０−５Ｐａとした。Ｓｉ０．５Ｇｅ０．５膜の堆積速度は、０．７３ｎｍ／分であった。
【００２３】
半導体層の膜厚を測定したところ、ＢドープＳｉ膜およびＳｉ０．５Ｇｅ０．５膜ともに、１１ｎｍであった。なお、基板１の温度は、プラズマ照射中であっても、１００℃以下であった。また、半導体層の成膜前には、表面クリーニングを目的とした基板加熱を行わなかった。また、使用したＳＯＩ基板は、通常の厚いｐ型Ｓｉ（１００）基板上に、埋め込み絶縁層として、１４５ｎｍ厚のＳｉＯ２膜を有しており、さらにその上に、十分に高抵抗な上部Ｓｉ層として、９〜１８Ωｃｍの８８ｎｍ厚のｐ型Ｓｉ（１００）膜（シート抵抗：１〜２ＭΩ／□、キャリア密度：１０１５ｃｍ−３未満）を有している。
【００２４】
［半導体層の電気特性の測定］
成膜した半導体層について、４本の点接触ピンプローブ（４ＰＰ）を用いた四探針法による抵抗率測定、およびホール効果測定を行った。抵抗率測定では、ピン間距離１ｍｍ、ピン先端半径１５０μｍの４ＰＰプローブ（協和理研社製「Ｋ−８９ＰＳ１５０」、「Ｋ−５０４ＲＢ」）を使用し、補正係数４．５３を用いて抵抗を計算した。また、ホール効果測定では、別タイプの４ＰＰプローブ（自作、内部のバネ圧１０８グラム、ピン間距離１０ミリメートルのＡｕメッキベリリウム銅ピンと、０．２５Ｔの磁束のダブルネオジム磁石とを有するもの）を使用し、１２ｍｍ×１２ｍｍの角型試料に対して、van der Pauw法により、ホール電圧を測定した。各測定は、室温（２９３Ｋ）で行った。
【００２５】
ＳＯＩ基板上のＢドープＳｉ膜（B-Doped Si (11nm)／p Si(100)-on-Insulator）の各測定結果を図２に、ＳＯＩ基板上のＳｉ０．５Ｇｅ０．５膜（Si0.5Ge0.5 (11nm)／p Si(100)-on-Insulator）の各測定結果を図３に示す。図２に示すように、ＢドープＳｉ膜は、抵抗率が４．７×１０−３Ωｃｍ、ホール係数が＋８．８×１０−８ｍ３Ｃ−１のｐ型であり、７．１×１０１９ｃｍ−３の高いキャリア密度と、１９ｃｍ２Ｖ−１ｓ−１のキャリア移動度とを有することが確認された。また、図３に示すように、Ｓｉ０．５Ｇｅ０．５膜は、抵抗率が７．３×１０−３Ωｃｍ、ホール係数が−５．６×１０−６ｍ３Ｃ−１のｎ型であり、１．３×１０１８ｃｍ−３のキャリア密度と、６６０ｃｍ２Ｖ−１ｓ−１のキャリア移動度とを有することが確認された。
【実施例２】
【００２６】
［ｐｎ接合ダイオードの製造］
基板１として、ｎ型Ｓｉ（１００）ウエハ（抵抗率：１〜３Ωｃｍ、キャリア濃度：約１０１５ｃｍ−３）を使用した。ｐｎ接合ダイオードとして、まず、図４（ａ）に示すように、実施例１と同様にして、基板１の上に、厚さ１１ｎｍのＳｉ０．５Ｇｅ０．５膜を成膜し、その上に厚さ１１ｎｍのＢドープＳｉ膜を成膜した。また、図４（ｃ）に示すように、実施例１と同様にして、基板１の上に、厚さ１１ｎｍのＢドープＳｉ膜を成膜した。成膜したＳｉ０．５Ｇｅ０．５膜およびＢドープＳｉ膜は、それぞれ実施例１で成膜したものと同じ電気特性を有している。
【００２７】
図４（ａ）および（ｃ）に示すように、各半導体層を成膜後、さらにその上に、ＲＦスパッタ法により、基板１の加熱なしで１５０ｎｍ厚のＡｌ層を成膜し、さらにそのＡｌ層の上に、直径６〜７ｍｍのレジストパターンを形成した。レジストパターン形成後、レジスト硬化を目的として約１３０℃の基板加熱を行い、図４（ｂ）および（ｄ）に示すように、Ａｌ層に対して、Ｈ３ＰＯ４とＨＮＯ３とＣＨ３ＣＯＯＨとＨ２Ｏとを含有する溶液を用いて、ウェットエッチングを行い、さらに、ＢドープＳｉ膜に対して、水酸化テトラメチルアンモニウム（ＴＡＭＨ）水溶液｛  ［（ＣＨ３）４Ｎ］＋［ＯＨ］−｝を用いて、ウェットエッチングを行った。エッチング後、レジストを除去することにより、各ｐｎ接合ダイオードを製造した。
【００２８】
［ｐｎ接合ダイオードの電流−電圧特性の測定］
製造された各ｐｎ接合ダイオードについて、図５（ａ）および（ｂ）に示すように、実施例１で用いた４ＰＰプローブ（協和理研社製「Ｋ−８９ＰＳ１５０」、「Ｋ−５０４ＲＢ」）を使用して、四探針法により電流−電圧特性の測定を行った。図４（ｂ）に示すｐｎ接合ダイオード（Al／B-Doped Si／Si0.5Ge0.5／DHF-n Si(100)）、および図４（ｄ）に示すｐｎ接合ダイオード（Al／B-Doped Si／DHF-n Si(100)）について得られた電流−電圧特性を、図６にまとめて示す。なお、図４（ｂ）および（ｃ）に示すｐｎ接合ダイオードの各接合面での接合面積は、それぞれ２８ｍｍ２および３８ｍｍ２である。
【００２９】
図６に示すように、電圧が０Ｖより小さい逆バイアス状態では、各ｐｎ接合ダイオードのリーク電流（逆方向電流）は、約１０−６〜１０−５Ａ ｃｍ−２であることが確認された。このリーク電流の値は、集積回路に用いられる寸法が小さいトランジスタに匹敵するものであり、十分に小さい値である。
【００３０】
また、電圧が０Ｖより大きい順バイアス状態では、図６中に実線で示すように、電流（順方向電流）は電圧に対して指数関数的に増加する傾向が認められた。また、その傾きは約６０ｍＶ／decade（一桁の変化を引き起こすのに必要な電圧が６０ｍＶという意味、図６中の点線参照）であり、半導体デバイスの室温特性としては理想的であることが確認された。１０−６Ａ ｃｍ−２付近では、図６中の点線（理想的な場合）と実線とが僅かにずれており、再結合電流が比較的支配的になっていることがわかるが、０．２５Ｖより大きな電圧では、その再結合電流は無視できるほど小さい。これらの結果から、製造された各ｐｎ接合ダイオードは、良好な整流特性を有していることが確認された。
【００３１】
以上の実施例に示すように、本発明の実施の形態の半導体デバイスの製造方法によれば、基板を加熱することなく非加熱状態で、１または複数の半導体層を形成することができる。レジスト形成時の基板加熱も１３０℃程度であり、その熱処理の影響を極力小さくすることができる。このため、基板加熱を行う従来の方法よりもさらに低い温度で半導体層を形成することができる。これにより、基板加熱ヒータや、その加熱に耐えられる装置内装部品が不要であり、コストを低減することができる。また、基板加熱温度を安定させる時間や、基板加熱後の冷却時間が不要となり、製造時間が短くなる。また、基板非加熱であるため、不要不純物ガスの放出がなく、半導体材料や接合界面の特性の劣化を抑制することもできる。
【００３２】
このように、本発明の実施の形態の半導体デバイスの製造方法は、基板加熱を行いながら製造することが当然と考えられてきた従来の常識を打ち破るものであり、コスト・手間・時間のあらゆる観点で、半導体デバイス製造に大きな改善効果をもたらすと期待できる。
【００３３】
本発明の実施の形態の半導体デバイスの製造方法は、基板非加熱であるため、不純物がドーピングされた位置から熱拡散によって広がるのを防止することができる。このため、不純物濃度が低下するのを防ぐことができる。また、基板との接合界面や隣接する半導体層との接合界面で、熱拡散によるミキシングが発生しないため、各接合界面をナノメートルオーダーで制御することができる。これにより、エサキトンネル接合素子や共鳴トンネルデバイス等の実用化に寄与することができる。
【００３４】
本発明の実施の形態の半導体デバイスの製造方法によれば、例えば、電気抵抗性、蓄電性、整流性、負性微分抵抗特性、電流・電圧・光学的・磁気的入力による電気伝導度変調、光・Ｘ線・高エネルギー粒子の電気エネルギー変換・光電子放出、発光、光波長変換、レーザー発振のいずれかの機能や性能が向上した種々の半導体デバイスを製造することができる。また、そのような半導体デバイスの複数個を、１つの基板上に集積することにより実現される並列計算装置、大容量記憶装置、高次元イメージング・センシングシステムなどを製造することもできる。
【符号の説明】
【００３５】
１  基板
２  反応室
３  搬送室
４  ポンプ
５  ガス供給部
６  プラズマ発生室
７  石英窓
８  電磁コイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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