(57)【要約】【課題】レイアウトサイズを抑え、ＡＤ変換に要する時間を短縮し、複雑な構成となることを回避できるＡＤ変換装置及び撮像装置を提供する。【解決手段】第１参照信号及び第２参照信号と、リセット成分と信号成分とを含む画素信号を比較する比較部３１と、カウンタークロックをアップカウントするアップカウンタ３４と、アップカウンタ３４のカウント値の黒レベルを補正する黒レベル補正部３５とを備え、アップカウンタ３４は、比較部３１が第１参照信号とリセット成分とを比較して出力を反転させたときにアップカウントを開始し、比較部３１が第２参照信号と信号成分とを比較して出力を反転させたときにアップカウントを停止する。アップカウンタ３４でカウントされたカウント値から、遮蔽された画素からの画素信号をアップカウンタ３４でカウントした値を減ずることで、黒レベルを補正すると同時に信号成分からリセット成分が除去された撮像データを出力する。【選択図】図２
2018125623.tif 000002
【特許請求の範囲】
【請求項１】
リセット成分と信号成分とを含むアナログ信号をデジタル信号に変換するＡＤ変換装置であって、
時間経過に伴い信号レベルが変化する第１参照信号及び第２参照信号と、前記アナログ信号とを比較する比較部と、
クロックの供給を受け、当該クロック及び前記比較部の比較結果に基づいてカウンタークロックを生成し、当該カウンタークロックをアップカウントするカウント部と、を備え、
前記カウント部は、
前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに前記カウンタークロックをアップカウントし、
前記比較部が前記第２参照信号と前記信号成分とを比較して出力を反転させたときに前記カウンタークロックのアップカウントを停止する
ことを特徴とするＡＤ変換装置。
【請求項２】
請求項１に記載のＡＤ変換装置において、
前記カウント部は、
前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させてから、前記比較部が前記第２参照信号と前記信号成分とを比較して出力を反転させるまでの間にカウンターイネーブル信号を生成するカウンターイネーブル信号生成部と、
前記カウンターイネーブル信号と前記クロックとを入力として前記カウンタークロックを出力するＡＮＤゲートと、
前記ＡＮＤゲートにより出力される前記カウンタークロックをアップカウントするアップカウンタとを備える
ことを特徴とするＡＤ変換装置。
【請求項３】
請求項１又は請求項２に記載のＡＤ変換装置において、
前記カウント部は、前記第１参照信号の終了から前記第２参照信号の開始までの間に、強制的にアップカウントを開始させる
ことを特徴とするＡＤ変換装置。
【請求項４】
請求項１から請求項３の何れか一項に記載のＡＤ変換装置において、
前記カウント部は、
前記カウンタークロックの立ち上がりをアップカウントするダブルデータレートカウンタを備え、
前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがロウレベルときは前記クロックをそのまま用い、前記クロックがハイレベルのときは前記クロックを反転させて用いる
ことを特徴とするＡＤ変換装置。
【請求項５】
請求項１から請求項３の何れか一項に記載のＡＤ変換装置において、
前記カウント部は、
前記カウンタークロックの立ち下がりをアップカウントするダブルデータレートカウンタを備え、
前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがハイレベルであるときは前記クロックをそのまま用い、前記クロックがロウレベルであるときは前記クロックを反転させて用いる
ことを特徴とするＡＤ変換装置。
【請求項６】
請求項１から請求項３の何れか一項に記載のＡＤ変換装置において、
前記カウント部は、
前記カウンタークロックの立ち上がりをアップカウントするダブルデータレートカウンタを備え、
前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがハイレベルであるときは、前記ダブルデータレートカウンタによりアップカウントされたカウント値に１を加算する
ことを特徴とするＡＤ変換装置。
【請求項７】
請求項１から請求項３の何れか一項に記載のＡＤ変換装置において、
前記カウント部は、
前記カウンタークロックの立ち下がりをアップカウントするダブルデータレートカウンタを備え、
前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがロウレベルであるときは、前記ダブルデータレートカウンタによりアップカウントされたカウント値に１を加算する
ことを特徴とするＡＤ変換装置。
【請求項８】
請求項１から請求項７の何れか一項に記載のＡＤ変換装置において、
前記カウント部でカウントされたカウント値から所定値を減じた差分をデジタル信号として出力する減算部とを備え、
前記減算部は、前記カウント値から、前記所定値として、第１参照信号の開始から第２参照信号の開始までの間に供給される前記クロックをカウントしたオフセット値を減じた差分をデジタル信号として出力する
ことを特徴とするＡＤ変換装置。
【請求項９】
請求項８に記載するＡＤ変換装置と、
光電変換素子により入射光からリセット成分と信号成分とを含むアナログ信号を出力する単位画素とを備え、前記アナログ信号を前記ＡＤ変換装置でデジタル信号に変換して撮像データを出力することを特徴とする撮像装置。
【請求項１０】
請求項１から請求項７の何れか一項に記載するＡＤ変換装置と、
光電変換素子により入射光からリセット成分と信号成分とを含むアナログ信号を出力する単位画素と、
遮光された前記単位画素である遮光画素と、
前記単位画素からのアナログ信号を入力とする前記ＡＤ変換装置から得られた前記カウント値と、前記遮光画素からのアナログ信号を入力とする前記ＡＤ変換装置から得られた前記カウント値との差分を撮像データとして出力する信号処理部と、を備える
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換装置及び撮像装置に関する。
【背景技術】
【０００２】
従来、ＣＣＤやＣＭＯＳをはじめとする撮像装置が多様な用途で使用されている。一般に、撮像装置は、マトリックス状に配置された複数の画素の列（カラム）ごとに、ＡＤ変換装置（Analog Digital Converter）を備えている。ＡＤ変換装置は、入射光の光量を表すアナログの電気信号（画素信号）が画素から入力され、この画素信号をデジタル化する。
【０００３】
ここで、画素信号は、リセット成分に信号成分が加わった形態で出力される。このため、ＡＤ変換装置では、相関２重サンプリング（Correlated Double Sampling：CDS）を実行する。ＣＤＳは、リセット成分に応じた信号電圧と信号成分に応じた信号電圧との差を取ることで、有効な信号成分を取り出す技術である。
【０００４】
例えば、特許文献１には、ランプ波形発生器、比較器、及びアップダウンカウンタを備えたＡＤ変換装置が開示されている。このＡＤ変換装置は、リセット成分をＡＤ変換するときはダウンカウントし、信号成分をＡＤ変換するときはアップカウントする。これにより得られたカウント値は、リセット成分が除去された信号成分がデジタル化されたものとなる。
【０００５】
また、固体撮像装置の高速化を実現するためには、クロックの高速化、及びカウンタの低消費電力化が必要となる。このために、特に高速動作が要求される下位ビットに関して、グレイコードを用いたカウンタを用いたＡＤ変換装置が提案されている（例えば、特許文献２参照）。このような構成とすることで、クロックの高速化に対応し、また、バイナリコードでの問題点であるビットの同時反転を避けることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２５９２２８号公報
【特許文献２】特開２０１１−２３４３２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、リセット成分及び信号成分をカウントするためにアップダウンカウンタが必要であるため、素子数が多くなり、カラムのレイアウトサイズが大きくなるという問題点がある。また、アップカウントとダウンカウントとを切替えるための時間が必要となり、ＡＤ変換に要する時間が長くなるという問題点がある。
【０００８】
また、グレイコードのカウンタを用いた場合、ＣＤＳにおいてリセット成分と信号成分との差を取るために、リセット成分と信号成分のそれぞれのグレイコードをバイナリコードに変換する必要がある。このため、回路や制御が複雑になるという問題点がある。
【０００９】
本発明は、このような事情に鑑み、レイアウトサイズを抑え、ＡＤ変換に要する時間を短縮し、複雑な構成となることを回避できるＡＤ変換装置及び撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決する本発明の態様は、リセット成分と信号成分とを含むアナログ信号をデジタル信号に変換するＡＤ変換装置であって、時間経過に伴い信号レベルが変化する第１参照信号及び第２参照信号と、前記アナログ信号とを比較する比較部と、クロックの供給を受け、当該クロック及び前記比較部の比較結果に基づいてカウンタークロックを生成し、当該カウンタークロックをアップカウントするカウント部と、を備え、前記カウント部は、前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに前記カウンタークロックをアップカウントし、前記比較部が前記第２参照信号と前記信号成分とを比較して出力を反転させたときに前記カウンタークロックのアップカウントを停止することを特徴とするＡＤ変換装置にある。
【００１１】
第１の態様では、アナログ信号をデジタル化したカウント値を得ることができる。このカウント値は、第１参照信号から第２参照信号までの間のクロックをカウントした固定のオフセット値を減ずるだけで、リセット成分が除去された真の信号成分からなるデジタル信号となる。このように、ＡＤ変換装置は、固定のオフセット値を減ずるだけで真の信号成分からなるデジタル信号を得ることが可能なカウント値を得ることができる。また、カウント値をカウントするカウンタとしてアップカウンタのみで実現することができる。すなわち、相関二重サンプリングを実施するために従来のアップダウンカウンタを用いないので、大幅に素子数を削減することができ、レイアウトのサイズを小型化することができるとともに、回路の構成が複雑化することを回避できる。また、アップダウンカウンタを用いる場合では、アップカウントとダウンカウントを切替えるための切替え時間が必要になるが、本発明ではこのような切替え時間は不要となる。したがって、より高速なＡＤ変換を行うことができる。
【００１２】
本発明の第２の態様は、第１の態様に記載のＡＤ変換装置において、前記カウント部は、前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させてから、前記比較部が前記第２参照信号と前記信号成分とを比較して出力を反転させるまでの間にカウンターイネーブル信号を生成するカウンターイネーブル信号生成部と、前記カウンターイネーブル信号と前記クロックとを入力として前記カウンタークロックを出力するＡＮＤゲートと、前記ＡＮＤゲートにより出力される前記カウンタークロックをアップカウントするアップカウンタとを備えることを特徴とするＡＤ変換装置にある。
【００１３】
第２の態様では、カウント部を簡易な回路構成で実現することができる。
【００１４】
本発明の第３の態様は、第１又は第２の態様に記載のＡＤ変換装置において、前記カウント部は、前記第１参照信号の終了から前記第２参照信号の開始までの間に、強制的にアップカウントを開始させることを特徴とするＡＤ変換装置にある。
【００１５】
第３の態様では、リセット成分を検出できない場合であっても、本来出力されるべきデジタル信号に近い値を出力することができる。
【００１６】
本発明の第４の態様は、第１から第３の何れか一つの態様に記載のＡＤ変換装置において、前記カウント部は、前記カウンタークロックの立ち上がりをアップカウントするダブルデータレートカウンタを備え、前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがロウレベルときは前記クロックをそのまま用い、前記クロックがハイレベルのときは前記クロックを反転させて用いることを特徴とするＡＤ変換装置にある。
【００１７】
第４の態様について説明する。本態様のダブルデータレートカウンタは、クロックの立ち上がりでカウントを開始し、終了時のクロックのハイレベル又はロウレベルを保持して最下位ビットとすることでダブルデータレートを実現している。第４の態様により、カウント開始時のクロックの状態に関わらず、常にクロックの立ち上がりからカウントを開始できるため、最下位ビットも含めた正しいＡＤ変換を行うことができる。
【００１８】
本発明の第５の態様は、第１から第３の何れか一つの態様に記載のＡＤ変換装置において、前記カウント部は、前記カウンタークロックの立ち下がりをアップカウントするダブルデータレートカウンタを備え、前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがハイレベルであるときは前記クロックをそのまま用い、前記クロックがロウレベルであるときは前記クロックを反転させて用いることを特徴とするＡＤ変換装置にある。
【００１９】
第５の態様では、本態様のダブルデータレートカウンタは、クロックの立ち下りでカウントを開始し、終了時のクロックのハイレベル又はロウレベルを保持して最下位ビットとすることでダブルデータレートを実現している。第５の態様により、カウント開始時のクロックの状態に関わらず、常にクロックの立ち下りからカウントを開始できるため、最下位ビットも含めた正しいＡＤ変換を行うことができる。
【００２０】
本発明の第６の態様は、第１から第３の何れか一つの態様に記載のＡＤ変換装置において、前記カウント部は、前記カウンタークロックの立ち上がりをアップカウントするダブルデータレートカウンタを備え、前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに前記クロックがハイレベルであるときは、前記ダブルデータレートカウンタによりアップカウントされたカウント値に１を加算することを特徴とするＡＤ変換装置にある。
【００２１】
第６の態様では、ダブルレートカウンタがクロックの立ち上がりからアップカウントを開始しない場合であっても、最下位ビットも含めた正しいカウント値を出力することができる。
【００２２】
本発明の第７の態様は、第１から第３の何れか一つの態様に記載のＡＤ変換装置において、前記カウント部は、前記カウンタークロックの立ち下がりをアップカウントするダブルデータレートカウンタを備え、前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに前記クロックがロウレベルであるときは、前記ダブルデータレートカウンタによりアップカウントされたカウント値に１を加算することを特徴とするＡＤ変換装置にある。
【００２３】
第７の態様では、ダブルレートカウンタがクロックの立ち下がりからアップカウントを開始しない場合であっても、最下位ビットも含めた正しいカウント値を出力することができる。
【００２４】
本発明の第８の態様は、第１から第７の何れか一つの態様に記載のＡＤ変換装置において、前記カウント部でカウントされたカウント値から所定値を減じた差分をデジタル信号として出力する減算部とを備え、前記減算部は、前記カウント値から、前記所定値として、第１参照信号の開始から第２参照信号の開始までの間に供給される前記クロックをカウントしたオフセット値を減じた差分をデジタル信号として出力することを特徴とするＡＤ変換装置にある。
【００２５】
第８の態様では、画素信号から相関２重サンプリングを施した真の信号成分からなるデジタル信号（撮像データ）を出力することができる。
【００２６】
本発明の第９の態様は、第８の態様に記載するＡＤ変換装置と、光電変換素子により入射光からリセット成分と信号成分とを含むアナログ信号を出力する単位画素とを備え、前記アナログ信号を前記ＡＤ変換装置でデジタル信号に変換して撮像データを出力することを特徴とする撮像装置にある。
【００２７】
第９の態様では、単位画素から得られたアナログの画素信号がＡＤ変換装置でデジタル化されて、撮像データを得ることができる。また、ＡＤ変換装置は、アナログ信号をデジタル化するために相関２重サンプリングを行うが、このときに用いるカウンタとしてアップカウンタのみで実現することができる。すなわち、相関二重サンプリングを実施するために従来のアップダウンカウンタを用いないので、大幅に素子数を削減することができ、撮像装置のレイアウトのサイズを小型化することができるとともに、回路の構成が複雑化することを回避できる。また、アップダウンカウンタを用いる場合では、アップカウントとダウンカウントを切替えるための切替え時間が必要になるが、本発明ではこのような切替え時間は不要となる。したがって、撮像装置はより高速なＡＤ変換を行い、高速にデジタル信号（撮像データ）を出力することができる。
【００２８】
本発明の第１０の態様は、第１から第７の何れか一つの態様に記載するＡＤ変換装置と、光電変換素子により入射光からリセット成分と信号成分とを含むアナログ信号を出力する単位画素と、遮光された前記単位画素である遮光画素と、前記単位画素からのアナログ信号を入力とする前記ＡＤ変換装置から得られた前記カウント値と、前記遮光画素からのアナログ信号を入力とする前記ＡＤ変換装置から得られた前記カウント値との差分を撮像データとして出力する信号処理部と、を備えることを特徴とする撮像装置にある。
【００２９】
第１０の態様では、カウント値からオフセット値を減ずるための手段として、黒レベル補正を行うだけで、自動的にオフセット値を減ずることができる。これにより、アナログ信号を黒レベル補正し、かつオフセット値が減じられた真の信号成分からなるデジタル信号（撮像データ）を得ることができる。このように本態様の撮像装置では、カウント値からオフセット値を減ずるための減算回路を特別に用意する必要がない。これにより、さらに回路の構造が複雑化することを避けることができる。
【発明の効果】
【００３０】
本発明によれば、レイアウトサイズを抑え、ＡＤ変換に要する時間を短縮し、複雑な構成となることを回避できるＡＤ変換装置及び撮像装置が提供される。
【図面の簡単な説明】
【００３１】
【図１】実施形態１に係る撮像装置の構成を示すブロック図である。
【図２】実施形態１に係るＡＤ変換装置のブロック図である。
【図３】実施形態１に係るＡＤ変換装置のタイミングチャートである。
【図４】実施形態２に係るＡＤ変換装置のブロック図である。
【図５】実施形態２に係るＡＤ変換装置のタイミングチャートである。
【図６】実施形態３に係るＡＤ変換装置のブロック図である。
【図７】実施形態３に係るＡＤ変換装置のタイミングチャートである。
【図８】実施形態４に係るＡＤ変換装置のブロック図である。
【発明を実施するための形態】
【００３２】
〈実施形態１〉
図１は、本実施形態に係る撮像装置の構成を示すブロック図である。本実施形態の撮像装置は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
【００３３】
撮像装置１０は、光電変換素子を含む単位画素１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部１２、行走査回路１３、カラム処理部１４、参照電圧供給部１５、列走査回路１６、水平出力線１７、タイミング制御回路１８、及び信号処理部１９を備えている。
【００３４】
タイミング制御回路１８は、マスタークロックＭＣＬＫに基づいて、行走査回路１３、カラム処理部１４、参照電圧供給部１５、及び列走査回路１６などの動作の基準となるクロック信号や制御信号などを生成し、行走査回路１３、カラム処理部１４、参照電圧供給部１５、及び列走査回路１６などに対して与える。
【００３５】
画素アレイ部１２の各単位画素１１を駆動制御する周辺の駆動系や信号処理系、即ち行走査回路１３、カラム処理部１４、参照電圧供給部１５、列走査回路１６、水平出力線１７、及びタイミング制御回路１８などは、画素アレイ部１２と同一のチップ（半導体基板）上に集積されている。
【００３６】
単位画素１１としては、ここでは図示を省略するが、光電変換素子（例えば、フォトダイオード）に加えて、例えば、当該光電変換素子で入射光を光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタと、当該ＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。単位画素１１から出力されたアナログ信号をここでは画素信号と称する。
【００３７】
画素アレイ部１２には、単位画素１１がｍ行ｎ列分だけ２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に行制御線２１（２１−１〜２１−ｍ）が配線され、列毎に列信号線２２（２２−１〜２２−ｎ）が配線されている。行制御線２１−１〜２１−ｍの各一端は、行走査回路１３の各行に対応した各出力端に接続されている。行走査回路１３は、シフトレジスタなどによって構成され、行制御線２１−１〜２１−ｍを介して画素アレイ部１２の行アドレスや行走査の制御を行う。
【００３８】
カラム処理部１４は、例えば、画素アレイ部１２の画素列毎、即ち列信号線２２−１〜２２−ｎ毎に設けられたＡＤ変換装置（以下、ＡＤＣ）３０−１〜３０−ｎを有し、画素アレイ部１２の各単位画素１１から列毎に出力される画素信号をデジタル信号に変換して出力する。また、列信号線２２−１〜２２−ｎごとのＡＤＣ３０−１〜３０−ｎを総称してＡＤＣ３０とも表記する。ＡＤＣ３０の詳細については後述する。
【００３９】
参照電圧供給部１５は、時間経過に伴い信号レベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧を生成するものであり、具体的には、ＤＡＣ（デジタル−アナログ変換回路）により参照電圧を生成する。なお、ＲＡＭＰ波形の参照電圧を生成する手段としては、ＤＡＣに限られるものではない。
【００４０】
参照電圧供給部１５は、タイミング制御回路１８から与えられる制御信号により、タイミング制御回路１８から与えられるクロックＣＬＫに基づいてＲＡＭＰ波形の参照電圧を生成し、カラム処理部１４のＡＤＣ３０−１〜３０−ｎに供給する。
【００４１】
列走査回路１６は、シフトレジスタなどによって構成され、カラム処理部１４におけるＡＤＣ３０−１〜３０−ｎの列アドレスや列走査の制御を行う。この列走査回路１６による制御の下に、ＡＤＣ３０−１〜３０−ｎの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線１７を経由して出力される。水平出力線１７はＮビット幅分の信号線から構成されている。
【００４２】
また、撮像装置１０は、暗電流の影響により黒レベルのばらつきを補正するための構成として、いわゆるＯｐｔｉｃａｌ  Ｂｌａｃｋ（ＯＢ）と呼ばれる画素（以降、遮光画素１１Ｄと称する）を有している。遮光画素１１Ｄの構成は、単位画素１１と同じであるが、遮光された状態である。遮光画素１１Ｄは、ＡＤＣ３０Ｄに接続されており、遮光画素１１Ｄが出力したアナログ信号は、ＡＤＣ３０Ｄによりデジタル信号に変換される。このＡＤＣ３０Ｄの構成は上述したＡＤＣ３０と同じ構成である。
【００４３】
信号処理部１９は、遮光されていない単位画素１１から得られた画素信号と、遮光された遮光画素１１Ｄから得られた画素信号との差分を取ることで黒レベルを補正する。詳細は後述するが、信号処理部１９は、ＡＤＣ３０から得たデジタル信号、及びＡＤＣ３０Ｄから得たデジタル信号を入力とし、これらの差分を撮像データとして出力する。なお、信号処理部１９は、このような黒レベル補正のみならず、例えば、デジタル信号のバッファリング、ばらつき補正、色調補正などの各種の画像処理機能を行ってもよい。また、信号処理部１９は、Ｎビットのパラレルの撮像データをシリアルの撮像データに変換して撮像装置１０の外部の装置に出力してもよい。
【００４４】
図２はＡＤＣのブロック図である。ＡＤＣ３０−１〜３０−ｎ、及びＡＤＣ３０Ｄは、何れも同じ構成であり、ここでは、ＡＤＣ３０−ｎについて説明する。
【００４５】
ＡＤＣ３０−ｎは、比較部３１と、ＣＥ生成回路３２と、ＡＮＤゲート３３と、アップカウンタ３４とを備えている。なお、ＣＥ生成回路３２、ＡＮＤゲート３３、及びアップカウンタ３４は、請求項に記載のカウント部の一実施例である。
【００４６】
比較部３１は、画素アレイ部１２のｎ列目の各単位画素１１から出力される信号に応じた列信号線２２−ｎの電位ＶＳＬと、参照電圧供給部１５から供給される参照電圧の電位ＲＡＭＰとを比較する。例えば、電位ＲＡＭＰが電位ＶＳＬよりも大なるときに出力（Ｃｏｍｐ．ｏｕｔ）がロウレベルになり、電位ＲＡＭＰが電位ＶＳＬ以下のときに出力（Ｃｏｍｐ．ｏｕｔ）がハイレベルになる。
【００４７】
ＣＥ生成回路３２は、比較部３１の出力の立ち上がりエッジのみを検出し、その度に保持する値を反転させる。例えば、ＣＥ生成回路３２をリセットしたときは、ロウレベルを保持する。次に、比較部３１の出力の立ち上がりエッジを検出したときハイレベルを保持する。次に、比較部３１の出力の立ち上がりエッジを検出したときロウレベルを保持する。このように、比較部３１が第１参照信号とリセット成分とを比較して出力を反転させてから、比較部３１が第２参照信号と信号成分とを比較して出力を反転させるまでの間に出力される信号をカウンターイネーブル信号と称し、以後、ＣＥ（Ｃｏｕｎｔｅｒ Ｅｎａｂｌｅ）信号と略記する。ＣＥ信号は、ＡＮＤゲート３３の入力となる。
【００４８】
ＡＮＤゲート３３は、ＣＥ信号と、タイミング制御回路１８から与えられるクロックＣＬＫとの論理積を出力する。ＡＮＤゲート３３の出力をカウンタークロック（Ｃｏｕｎｔｅｒ  ＣＬＫ）と称する。
【００４９】
アップカウンタ３４は非同期カウンタであり、ＡＮＤゲート３３からのカウンタークロックが与えられ、当該カウンタークロックに同期してアップカウントを行う。ここでは、アップカウンタ３４はバイナリコードを用いたアップカウントを行う。ＡＤＣ３０のアップカウンタ３４がカウントした値をカウント値と称する。なお、アップカウンタ３４は、バイナリコードを用いたアップカウントに限らず、グレイコードを用いたアップカウントを行うものであってもよい。
【００５０】
上述した構成の撮像装置１０の動作について、図３のタイミングチャートを用いて説明する。同図では、ＲＡＭＰを一点鎖線で表し、その他を実線で表している。
【００５１】
ＶＳＬは、単位画素１１が出力した信号の電位を表し、ＲＡＭＰは、参照電圧供給部１５が出力したＲＡＭＰ波形の参照電圧を表している。ＣＬＫは、タイミング制御回路１８から与えられるクロックＣＬＫを表している。Ｃｏｍｐ．ｏｕｔは、比較部３１の出力を表し、ＣＥは、ＣＥ生成回路３２のＣＥ信号を表し、Ｃｏｕｎｔｅｒ  ＣＬＫは、ＡＮＤゲート３３から出力されたカウンタークロックを表している。
【００５２】
単位画素１１の具体的な動作については説明を省略するが、周知のように、単位画素１１ではリセット動作と転送動作とが行われる。リセット動作では所定の電位にリセットされたときのＦＤ部の電位がリセット成分として単位画素１１から列信号線２２−１〜２２−ｎに出力される。転送動作では光電変換素子から光電変換による電荷が転送されたときのＦＤ部の電位が信号成分として単位画素１１から列信号線２２−１〜２２−ｎに出力される。同図では、Ｖｒがリセット成分の電位であり、Ｖｓがリセット成分を含んだ信号成分の電位である。
【００５３】
ＲＡＭＰ波形は、第１参照信号Ｖｒｅｆ１及び第２参照信号Ｖｒｅｆ２を含んでいる。第１参照信号Ｖｒｅｆ１は、ｔ０からｔ２までの時間経過に伴い基準電位Ｖ０から信号レベルが漸減しており、第２参照信号Ｖｒｅｆ２は、ｔ３からｔ５までの時間経過に伴い基準電位Ｖ０から信号レベルが漸減している。第１参照信号Ｖｒｅｆ１は、リセット成分と比較され、第２参照信号Ｖｒｅｆ２と比較される。
【００５４】
また、本実施形態では、クロックＣＬＫは、第１参照信号Ｖｒｅｆ１及び第２参照信号Ｖｒｅｆ２が生成されているときのみ発生するようになっている。
【００５５】
行走査回路１３による行走査によってある行ｉが選択され、その選択行ｉの単位画素１１から列信号線２２−１〜２２−ｎへ画素信号が読み込まれ、比較部３１に入力される。
【００５６】
次に、単位画素１１から供給されたリセット成分からなる画素信号をデジタル化する。具体的には、参照電圧供給部１５は、比較部３１に第１参照信号Ｖｒｅｆ１の供給を開始する（時刻ｔ０）。また、第１参照信号Ｖｒｅｆ１を供給している間、クロックＣＬＫを供給する（時刻ｔ０〜ｔ２）。
【００５７】
時間経過にともない、第１参照信号Ｖｒｅｆ１は信号レベルが低下し、列信号線２２−ｎの電位ＶＳＬとは、時刻ｔ１において電位Ｖｒで交わり、時刻ｔ１〜ｔ２ではリセット成分の電位Ｖｒよりも電位が低くなる。
【００５８】
第１参照信号Ｖｒｅｆ１がリセット成分の電位Ｖｒを下回ると、比較部３１の出力がロウレベルからハイレベルに反転する（時刻ｔ１）。ＣＥ生成回路３２は、比較部３１の出力の立ち上がりエッジを検出し、ハイレベルを保持し、ハイレベルのＣＥ信号を出力する。ＡＮＤゲート３３は、ＣＥ信号がハイレベルである間、クロックＣＬＫをカウンタークロックとして出力する。すなわち、ＡＮＤゲート３３は、第１参照信号Ｖｒｅｆ１とリセット成分の電位Ｖｒとが等しくなった時刻ｔ１から、第１参照信号Ｖｒｅｆ１が終わる時刻ｔ２までの間に亘り、カウンタークロックを出力する。
【００５９】
アップカウンタ３４は、ＡＮＤゲート３３からカウンタークロックが入力されている間（時刻ｔ１〜ｔ２）、アップカウントする。この時点におけるカウント値は、ここでは、「０」からカウントして「Ｃ１」（正の整数）までカウントしたとする。
【００６０】
次に、単位画素１１から供給されたリセット成分及び信号成分からなる画素信号をデジタル化する。具体的には、参照電圧供給部１５は、比較部３１に第２参照信号Ｖｒｅｆ２の供給を開始する（時刻ｔ３）。
【００６１】
また、第２参照信号Ｖｒｅｆ２を供給している間、クロックＣＬＫを供給する（時刻ｔ３〜ｔ５）。上述したように、ＣＥ生成回路３２は、比較部３１が出力した信号の立ち上がりエッジのみを検出する構成とした。そして、リセット成分の検出時に、ＣＥ生成回路３２は、比較部３１が出力した信号の立ち上がりエッジを検出した結果、ハイレベルを保持したままである。
【００６２】
このようなハイレベルのＣＥ信号及びクロックＣＬＫを入力とするので、ＡＮＤゲート３３は、第２参照信号Ｖｒｅｆ２の供給開始時（時刻ｔ３）からカウンタークロックを出力する。
【００６３】
時間経過にともない、第２参照信号Ｖｒｅｆ２は信号レベルが低下し、列信号線２２−ｎの電位ＶＳＬとは、時刻ｔ４において電位Ｖｓに交わり、時刻ｔ４〜ｔ５では電位Ｖｓよりも電位が低くなる。
【００６４】
第２参照信号Ｖｒｅｆ２がリセット成分を含む信号成分の電位Ｖｓを下回ると、比較部３１の出力がロウレベルからハイレベルに反転する（時刻ｔ４）。ＣＥ生成回路３２は、比較部３１の出力の立ち上がりエッジを検出し、それまでに保持されていたハイレベルを反転してロウレベルを保持する。ＡＮＤゲート３３は、ＣＥ信号がロウレベルとなったので、クロックＣＬＫをカウンタークロックとして出力しない。
【００６５】
このようにして、第２参照信号Ｖｒｅｆ２を開始した時刻ｔ３から、第２参照信号Ｖｒｅｆ２とリセット成分を含む信号成分の電位Ｖｓとが等しくなった時刻ｔ４までの間に亘り、ＡＮＤゲート３３からカウンタークロックが出力される。
【００６６】
アップカウンタ３４は、ＡＮＤゲート３３からカウンタークロックが入力されている間（時刻ｔ３〜ｔ４）、アップカウントする。このアップカウントは、先に、時刻ｔ１〜ｔ２でカウントした値から続けてカウントする。カウントを停止した時刻ｔ４における最終的なカウント値は「Ｃ」（正の整数）とする。
【００６７】
時刻ｔ３から時刻ｔ４の間において、アップカウンタ３４によりカウントされた値は「Ｃ２」（正の整数）とする。したがって、式１に示すように、カウント値Ｃは、カウント値Ｃ１とカウント値Ｃ２の和となる。
（式１）Ｃ＝Ｃ１＋Ｃ２
【００６８】
このようなＣＥ生成回路３２、ＡＮＤゲート３３及びアップカウンタ３４からなるカウント部では、クロックＣＬＫと、比較部３１における比較結果に基づいて、カウンタークロックを生成し、当該カウンタークロックをアップカウンタ３４でアップカウントする。具体的には、比較部３１が第１参照信号Ｖｒｅｆ１とリセット成分を表す電位Ｖｒとを比較して出力を反転させたとき（時刻ｔ１）に、アップカウンタ３４がカウンタークロックをアップカウントしている。そして、当該カウント部では、比較部３１が第２参照信号Ｖｒｅｆ２とリセット成分を含む信号成分を表す電位Ｖｓとを比較して出力を反転させたとき（時刻ｔ４）に、アップカウンタ３４がカウンタークロックのアップカウントを停止している。
【００６９】
アップカウンタ３４により出力されたカウント値Ｃから所定値を減じることで、単位画素１１から得られた画素信号のうちリセット成分を除去した真の信号成分を得ることができる。この所定値とは、第１参照信号Ｖｒｅｆ１の開始（時刻ｔ０）から第２参照信号Ｖｒｅｆ２の開始（時刻ｔ３）までの間に供給されるクロックＣＬＫをカウントしたオフセット値（図ではＯｆｆｓｅｔと表記してある）である。
【００７０】
まず、カウント値Ｃからオフセット値を減じることで信号成分が得られることを説明する。
【００７１】
ここで、第１参照信号Ｖｒｅｆ１の供給開始（時刻ｔ０）から、第１参照信号Ｖｒｅｆ１が電位Ｖｒと交わるまで（時刻ｔ１）の間に、カウンタークロックが発生していると仮定し、その間にカウンタークロックをアップカウンタ３４がカウントした値をＣ０とする。
【００７２】
オフセット値は、第１参照信号Ｖｒｅｆ１の開始（時刻ｔ０）から第２参照信号Ｖｒｅｆ２の開始（時刻ｔ３）までの間に供給されるクロックＣＬＫをカウントした値である。本実施形態では、第１参照信号Ｖｒｅｆ１が発生している間（時刻ｔ０〜ｔ２）のみでクロックＣＬＫが発生するようにしたので、時刻ｔ０から時刻ｔ２までの間に発生したクロックＣＬＫをカウントした値がオフセット値となる。
【００７３】
したがって、オフセット値は、式２に示すように、アップカウンタ３４がカウンタークロックをカウントしたカウント値Ｃ１と、仮想的に想定したカウント値Ｃ０の和に等しい。
（式２）Ｏｆｆｓｅｔ＝Ｃ０＋Ｃ１
【００７４】
（式１）及び（式２）から、カウント値Ｃからオフセット値を減じた差は、式３に示すように、カウント値Ｃ２と、カウント値Ｃ０の差に等しい。
（式３）Ｃ−Ｏｆｆｓｅｔ＝Ｃ２−Ｃ０
【００７５】
カウント値Ｃ０は、ＲＡＭＰ波形が基準電位Ｖ０からリセット成分の電位Ｖｒに信号レベルが低下するまでの間にカウントされた値、すなわち、リセット成分をデジタル化した値である。
【００７６】
カウント値Ｃ２は、ＲＡＭＰ波形が基準電位Ｖ０からリセット成分を含む信号成分の電位Ｖｓに信号レベルが低下するまでの間にカウントされた値、すなわち、リセット成分を含む信号成分をデジタル化した値である。
【００７７】
カウント値Ｃ２からカウント値Ｃ０を減じた値は、真の信号成分をデジタル化した値（撮像データ）である。したがって、アップカウンタ３４が出力するカウント値Ｃからオフセット値を減じることで得られる差分は、相関２重サンプリングを施して得られる真の信号成分をデジタル化した値となる。
【００７８】
オフセット値は、第１参照信号Ｖｒｅｆ１が発生している時間に発生したクロックＣＬＫをカウントしたものであるから、固定値である。したがって、オフセット値をカウントするためのカウンタは不要である。第１参照信号Ｖｒｅｆ１の時間的長さが定まれば、固定的にオフセット値を定めることができる。また、オフセット値は、全てのＡＤＣ３０に共通の値としてある。
【００７９】
アップカウンタ３４により得られたカウント値Ｃからオフセット値を減算する減算回路（請求項の減算部に該当する）を設けることで、真の信号成分をデジタル化した撮像データを得ることができる。しかしながら、次に説明する黒レベル補正を実行することで、減算回路を特別に設けなくても、カウント値Ｃに基づいて撮像データを得ることができる。このような処理は、信号処理部１９により行われる。
【００８０】
信号処理部１９は、一般的な撮像装置で行われる、暗電流の影響を除去するための回路を備えている。具体的には、信号処理部１９は、アップカウンタ３４から水平出力線１７を介してカウント値Ｃが入力される。また、信号処理部１９は、遮光画素１１Ｄからの画素信号をデジタル化するＡＤＣ３０Ｄからもカウント値（以後、暗電流カウント値Ｄ と称する）が入力される。そして信号処理部１９は、これらのカウント値Ｃと暗電流カウント値Ｄとの差分を撮像データとして出力する。 
【００８１】
カウント値Ｃからオフセット値を減じた真の信号成分をＳｉｇｎａｌとすると、式３は式４のように表せる。ここで、黒レベルを補正しない場合における、真の信号成分には、暗電流成分が含まれているので、暗電流成分をＤＣ（Ｄａｒｋ Ｃｕｒｒｅｎｔ）とすると、式５のように表すことができる。暗電流カウント値Ｄについても式５と同様にして式６のように表せる。
（式４）Ｃ−Ｏｆｆｓｅｔ＝Ｃ２−Ｃ０＝Ｓｉｇｎａｌ
（式５）Ｃ＝Ｓｉｇｎａｌ＋ＤＣ＋Ｏｆｆｓｅｔ
（式６）Ｄ＝０＋ＤＣ＋Ｏｆｆｓｅｔ
【００８２】
暗電流カウント値Ｄは、遮光画素１１Ｄのアナログ信号を元にしているので、信号成分がゼロであり、暗電流成分ＤＣとオフセット値を含む。換言すれば、暗電流カウント値Ｄからオフセット値を減じた値は、暗電流のみの黒レベル信号を表す。オフセット値は、全てのＡＤＣ３０に共通であるので、式５から式６を引くと、式７に示すように、暗電流成分及びオフセット値が除去された真の信号成分を表すデジタル信号（撮像データ）となる。
（式７）Ｃ−Ｄ＝Ｓｉｇｎａｌ
【００８３】
このように、信号処理部１９は、遮光されていない単位画素１１のカウント値Ｃと、遮光された遮光画素１１Ｄの暗電流カウント値Ｄとの差分をとる。これにより、暗電流成分ＤＣを除去して黒レベル補正をすることができると同時に、オフセット値を減じ、相関２重サンプリングを実施したのと同様に、真の信号成分からなる撮像データを出力することができる。
【００８４】
ＡＤＣ３０において一連のＣＤＳ及びＡＤ変換が行われた後、アップカウンタ３４にはＮビットのデジタル信号が保持される。そして、カラム処理部１４の各ＡＤＣ３０−１〜３０−ｎでＡＤ変換されたＮビットのデジタル信号は、列走査回路１６による列走査により、Ｎビット幅の水平出力線１７を経て順次信号処理部１９へ出力される。信号処理部１９により黒レベル補正及びオフセット値の減算が行われ、撮像データが出力される。その後、同様の動作が順次行毎に繰り返されることによって２次元画像が生成される。
【００８５】
以上に説明したＡＤＣ３０（ＡＤ変換装置）は、マトリクス状に配置された単位画素１１からアナログの画素信号をデジタル化してアップカウンタ３４においてカウント値として保持する。このカウント値は、上述したように、固定のオフセット値を減ずるだけで真の信号成分からなるデジタル信号（撮像データ）となる。このように、本実施形態のＡＤＣ３０は、固定のオフセット値を減ずるだけで真の信号成分からなるデジタル信号を得ることが可能なカウント値を出力することができる。このようなカウント値を得るための構成として、アップカウンタ３４で実現する。すなわち、相関二重サンプリングを実施するために従来のアップダウンカウンタを用いないので、大幅に素子数を削減することができ、ＡＤＣ３０並びに撮像装置１０のレイアウトのサイズを小型化することができる。
【００８６】
また、アップダウンカウンタを用いる場合では、アップカウントとダウンカウントを切替えるための切替え時間が必要になる。図３でいえば、第１参照信号Ｖｒｅｆ１と第２参照信号Ｖｒｅｆ２との間（図３の時刻ｔ２からｔ３）に切替え時間を要する。しかしながら、本実施形態のＡＤＣ３０では、このような切替え時間は不要となる。したがって、より高速なＡＤ変換を行うことができ、また、１／ｆノイズの低減効果も期待できる。
【００８７】
また、本実施形態では、バイナリコードを用いるアップカウンタ３４を例に説明したが、グレイコードのアップカウンタを用いることもできる。グレイコードのアップカウンタを用いる場合であっても、ＣＤＳ用にリセット信号を保持するメモリは不要である。
【００８８】
このように、グレイコードのアップカウンタを用いても、ＣＤＳ用のメモリや、ＣＤＳ用にグレイコードからバイナリコードへ変換する回路が不要となり、回路や制御が複雑になることがない。そして、グレイコードのアップカウンタを用いることで、クロックの高速化及び低消費電力化を実現することができ、さらに、バイナリコードでの問題点であるビットの同時反転を避けることができる。
【００８９】
さらに、本実施形態のＡＤＣ３０を備えた撮像装置１０は、ＡＤＣ３０により得られたカウント値からオフセット値を減ずるための構成として、黒レベル補正を行う信号処理部１９を用いた。このような信号処理部１９を設けることで、黒レベル補正を行うとともに、相関２重サンプリングを実施し、画素信号に含まれるリセット成分を除去して真の信号成分からなる撮像データを得ることができる。黒レベル補正を行う信号処理部１９は、従来の撮像装置が一般に備えるものである。このような信号処理部１９を適用するだけでリセット成分を除去した撮像データが得られるので、ＡＤＣ３０により得られたカウント値からオフセット値を減ずるための減算回路を特別に用意する必要がない。これにより、さらに回路の構造が複雑化することを避けることができる。
【００９０】
〈実施形態２〉
本実施形態では、リセット成分を検出できない場合に対応したＡＤＣ３０について説明する。図４はＡＤＣのブロック図であり、図５はＡＤＣのタイミングチャートである。なお、実施形態１と同一のものには、同一の符号を付し、重複する説明は省略する。
【００９１】
図４に示すように、本実施形態のＡＤＣ３０のＣＥ生成回路３２Ａは、強制的にハイレベルのＣＥ信号を出力させる機能が設けられている。ＣＥ生成回路３２Ａは、強制カウント開始信号（図ではＦｏｒｃｅｄ Ｃｏｕｎｔｅｒ Ｓｔａｒｔと記してある）がロウレベルであるときの動作は、実施形態１のＣＥ生成回路３２と同様である。強制カウント開始信号がハイレベルであるときは、入力のいかんに関わらず、ＣＥ信号としてハイレベルを出力する。
【００９２】
第１参照信号Ｖｒｅｆ１が終了した後から、第２参照信号Ｖｒｅｆ２が開始するまでの間の任意のタイミングで、ハイレベルの強制カウント開始信号がＣＥ生成回路３２Ａに与えられるようになっている。
【００９３】
図５を用いて本実施形態のＡＤＣ３０の動作について説明する。
時間経過にともない、第１参照信号Ｖｒｅｆ１は信号レベルが低下するが、列信号線２２−ｎの電位ＶＳＬとは交わらない場合がある。例えば、単位画素１１に強い光が入射したとき、画素信号の信号量が大きいほど電位ＶＳＬは低いので、電位ＶＳＬが第１参照信号Ｖｒｅｆ１と交わらないような低いレベルとなることがある。
【００９４】
このような場合、ＣＥ生成回路３２Ａから出力されるＣＥ信号はロウレベルのままである。したがって、第１参照信号Ｖｒｅｆ１（時刻ｔ０〜ｔ２）においては、ＡＮＤゲート３３からカウンタークロックが出力されず、アップカウンタ３４ではアップカウントが開始されない。
【００９５】
次に、第１参照信号Ｖｒｅｆ１の終了から第２参照信号Ｖｒｅｆ２の開始までの間（時刻ｔ２〜ｔ３）において、ハイレベルの強制カウント開始信号がＣＥ生成回路３２Ａに与えられる。これにより、ＣＥ生成回路３２Ａは、次の比較部３１からの出力の立ち上がりエッジを検出するまで（時刻ｔ４まで）、ハイレベルを保持する。そして、ＡＮＤゲート３３は、第２参照信号Ｖｒｅｆ２の間（時刻ｔ３〜ｔ４）、カウンタークロックを出力し、アップカウンタ３４は、アップカウントを行う。その後は、実施形態１と同様に、アップカウンタ３４でアップカウントされたカウント値Ｃから、暗電流カウント値Ｄを引くことで、撮像データが得られる。
【００９６】
仮に、ＣＥ生成回路３２Ａにプリセット機能が設けられていない場合、ＣＥ生成回路３２Ａから出力されるＣＥ信号がロウレベルのままとなるから、ＡＮＤゲート３３からカウンタークロックも出力されない。この結果、アップカウンタ３４のカウント値Ｃはゼロとなり、黒色の撮像データとして出力される。つまり、実際には相当の明るさがあるにも関わらず、黒色の撮像データとして出力されてしまう。
【００９７】
しかしながら、本実施形態のＡＤＣ３０によれば、ＣＥ生成回路３２Ａに強制的にアップカウンタ３４のカウントを行う機能を設けることで、黒色ではなく、本来出力されるべき撮像データに近いものを出力することができる。
【００９８】
〈実施形態３〉
本実施形態では、アップカウンタとしてダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ；ＤＤＲ）カウンタを用いるＡＤＣ３０について説明する。図６はＡＤＣのブロック図であり、図７はＡＤＣ３０のタイミングチャートである。なお、実施形態１と同一のものには、同一の符号を付し、重複する説明は省略する。
【００９９】
図６に示すように、本実施形態のＡＤＣ３０は、比較部３１が第１参照信号Ｖｒｅｆ１とリセット成分とを比較して出力を反転させたときに、クロックがロウレベルであれば、クロックをそのまま用い、クロックがハイレベルであればクロックを反転させて用いる。
【０１００】
このようなクロックの反転を行うための具体的な構成として、ＡＤＣ３０は、アップカウンタとしてＤＤＲカウンタ３４Ａ、比較部３１（図示せず）、ＣＥ生成回路３２（図示せず）、クロック・クロックバー生成回路３７（図では、ＣＬＫ ｏｒ ＣＬＫＢ生成回路）、ラッチ回路３８、及びディレイ回路３９を備えている。
【０１０１】
クロック・クロックバー生成回路３７は、ＣＥ信号の立ち上がりエッジを検出したときに、クロックがハイレベルのときはそのままクロックを出力し、クロックがロウレベルのときはクロックを反転させたクロックバー（ＣＬＫＢ）を出力する回路である。
【０１０２】
また、クロック・クロックバー生成回路３７の出力は、ラッチ回路３８に入力されて保持される。ディレイ回路３９は、このラッチ回路３８によるクロック・クロックバー生成回路３７の出力を保持するために用いられる。
【０１０３】
図７を用いて本実施形態のＡＤＣ３０の動作を説明する。同図のＣＬＫは、クロックＣＬＫを示し、ＣＬＫＢは、クロックＣＬＫを反転させたクロックバーを示している。また、時刻ｔ１は、実施形態１（図３）に示したものと同様に、リセット成分を検出したとき（第１参照信号Ｖｒｅｆ１が電位Ｖｒと交わるとき）を示している。時刻ｔ４は、リセット成分を含む信号成分を検出したとき（第２参照信号Ｖｒｅｆ２が電位Ｖｓと交わるとき）を示している。
【０１０４】
まず、クロック・クロックバー生成回路３７でＣＥ信号の立ち上がりエッジが検出されたとき（時刻ｔ１）、クロックＣＬＫがロウレベルである場合について説明する。このとき、クロック・クロックバー生成回路３７は、クロックＣＬＫをそのまま出力する。したがって、ＤＤＲカウンタ３４Ａがカウンタークロックのカウントを開始するときは、カウンタークロックの立ち上がりで開始することになる。
【０１０５】
一方、クロック・クロックバー生成回路３７でＣＥ信号の立ち上がりエッジが検出されたとき（時刻ｔ１）、クロックＣＬＫがハイレベルである場合について説明する。このとき、クロック・クロックバー生成回路３７は、クロックＣＬＫを反転させたＣＬＫＢを出力する。このようにクロックＣＬＫを反転させたので、ＤＤＲカウンタ３４Ａに与えられるカウンタークロックはクロックバーＣＬＫＢとなり、カウンタークロックのカウントを開始するときは、カウンタークロックの立ち上がり（ｔａ）で開始することになる。
【０１０６】
仮に、クロック・クロックバー生成回路３７がクロックＣＬＫを反転させない場合、ＤＤＲカウンタ３４Ａは、ＣＬＫＢではなく、ＣＬＫをアップカウントすることになる。カウンタークロックの立ち上がりをカウントするＤＤＲカウンタ３４Ａである場合、次のカウンタークロックの立ち上がりまで（時刻ｔ１からｔｂまで）、待機しなければならず、半周期以上遅れてしまう。
【０１０７】
しかしながら、本実施形態のＡＤＣ３０では、ＣＥ信号の立ち上がりエッジを検出したときのクロックＣＬＫがハイレベルであれば反転させる。これにより、ＤＤＲカウンタ３４Ａが常にカウンタークロックの立ち上がりからアップカウントを開始することができる。すなわち、上述したような次のカウンタークロックの立ち上がりまで待機することを回避することができる。また、ＤＤＲカウンタ３４Ａでカウンタークロックをアップカウントするので、カウンタの周波数を２倍にすることができ、ＡＤＣ３０によるＡＤ変換を高速化することができる。
【０１０８】
なお、クロックの立ち下がりをカウントするＤＤＲカウンタを用いる場合、次のように構成する。クロック・クロックバー生成回路３７でＣＥ信号の立ち上がりエッジが検出されたとき（時刻ｔ１）、クロックＣＬＫがハイレベルである場合、クロック・クロックバー生成回路３７は、クロックＣＬＫをそのまま出力する。一方、クロック・クロックバー生成回路３７でＣＥ信号の立ち上がりエッジが検出されたとき（時刻ｔ１）、クロックＣＬＫがロウレベルである場合、クロック・クロックバー生成回路３７は、クロックＣＬＫを反転させてクロックバーＣＬＫＢを出力する。このようにクロックＣＬＫを反転させたので、ＤＤＲカウンタに与えられるカウンタークロックはクロックバーＣＬＫＢとなり、カウンタークロックのカウントを開始するときは、カウンタークロックの立ち下がりで開始することになる。これにより、ＤＤＲカウンタが常にクロックの立ち下がりからアップカウントを開始することができる。すなわち、次のクロックの立ち下がりまで待機することを回避することができる。
【０１０９】
〈実施形態４〉
本実施形態では、アップカウンタとしてダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ；ＤＤＲ）カウンタを用いるＡＤＣ３０について説明する。図８はＡＤＣのブロック図である。なお、実施形態３と同一のものには、同一の符号を付し、重複する説明は省略する。
【０１１０】
図８に示すように、本実施形態のＡＤＣ３０は、比較部３１が第１参照信号Ｖｒｅｆ１とリセット成分とを比較して出力を反転させたときに、クロックがハイレベルであれば、ＤＤＲカウンタ３４Ａによりアップカウントされたカウント値に１を加算する。
【０１１１】
このような処理を実現するための具体的な構成として、ＡＤＣ３０は、アップカウンタとしてＤＤＲカウンタ３４Ａ、比較部３１（図示せず）、ＣＥ生成回路３２（図示せず）、クロックレベル検出回路４０（図では、ＣＬＫ Ｈ ｏｒ Ｌ検出回路）、ラッチ回路４１、及び加算部４２を備えている。
【０１１２】
クロックレベル検出回路４０は、実施形態１で説明したＣＥ生成回路３２の出力であるＣＥ信号の立ち上がりエッジを検出したときのクロックＣＬＫの信号レベルを保持する。
【０１１３】
ラッチ回路４１は、実施形態１で説明したＣＥ生成回路３２の出力であるＣＥ信号がハイレベルであればクロックＣＬＫをカウンタークロックとして出力し、ロウレベルになったとき、そのときのクロックＣＬＫを保持する。ラッチ回路４１の出力は、ＤＤＲカウンタ３４Ａに入力され、アップカウントされる。
【０１１４】
加算部４２は、クロックレベル検出回路４０の出力がハイレベルであるならば、ＤＤＲカウンタ３４Ａでアップカウントされたカウント値に１を加算して出力し、クロックレベル検出回路４０の出力がロウレベルであるならば、ＤＤＲカウンタ３４Ａでアップカウントされたカウント値をそのまま出力する。
【０１１５】
実施形態３で述べたように、ＣＥ信号の立ち上がりエッジを検出したときにクロックＣＬＫがハイレベルであると、ＤＤＲカウンタ３４Ａは、次のカウンタークロックの立ち上がりまで（時刻ｔ１からｔｂまで）、待機しなければならない。この場合、ＤＤＲカウンタ３４Ａは、待機している間のカウンタークロックをカウントできないのであるから、最終的に出力するカウント値は、正しいカウント値よりも１少ない値である。
【０１１６】
本実施形態のＡＤＣ３０は、ＣＥ信号の立ち上がりエッジを検出したときにクロックＣＬＫがハイレベルであるときは、ＤＤＲカウンタ３４Ａが出力したカウント値に１を加算するので、正しいカウント値を出力することができる。
【０１１７】
なお、クロックの立ち下がりをカウントするＤＤＲカウンタを用いる場合、加算部４２は、クロックレベル検出回路４０の出力がロウレベルであるならば、ＤＤＲカウンタでアップカウントされたカウント値に１を加算して出力する。
【０１１８】
ＣＥ信号の立ち上がりエッジを検出したときにクロックＣＬＫがロウレベルであると、ＤＤＲカウンタは、次のクロックの立ち下がりまで待機しなければならない。この場合、ＤＤＲカウンタは、待機している間のクロックをカウントできないのであるから、最終的に出力するカウント値は、正しいカウント値よりも１少ない値である。本実施形態のＡＤＣ３０は、ＣＥ信号の立ち上がりエッジを検出したときにクロックＣＬＫがロウレベルであるときは、ＤＤＲカウンタが出力したカウント値に１を加算するので、正しいカウント値を出力することができる。
【０１１９】
〈他の実施形態〉
以上、本発明の各実施形態について説明したが、本発明の基本的な構成は上述したものに限定されるものではない。
【０１２０】
実施形態１〜実施形態４では、ＡＤＣ３０がカウントしたカウント値からオフセットを減算する手段として信号処理部１９を用いたがこれに限定されない。例えば、各ＡＤＣ３０に、アップカウンタ３４によりアップカウントされたカウント値から、オフセット値を減算するための減算回路を設けてもよい。このように減算回路を備えたＡＤＣ３０によれば、画素信号から相関２重サンプリングを施した真の信号成分からなるデジタル信号（撮像データ）を出力することができる。
【０１２１】
実施形態１〜実施形態４では、オフセット値は、第１参照信号Ｖｒｅｆ１が発生しているときのみクロックＣＬＫをカウントしたものであったが、これに限定されない。オフセット値は、第１参照信号Ｖｒｅｆ１の開始から第２参照信号Ｖｒｅｆ２の開始までの間に供給されるクロックＣＬＫをカウントしたものであってもよい。図３の例でいえば、時刻ｔ２〜ｔ３においてもクロックＣＬＫを発生させてもよい。この場合においても、アップカウンタ３４（又はＤＤＲカウンタ３４Ａ）によりアップカウントされたカウント値から、当該オフセット値を減算することで、リセット成分が除去された真の信号成分をデジタル化した撮像データを得ることができる。また、第１参照信号及び第２参照信号は、実施形態１〜実施形態４に例示したものに限定されない。少なくとも、時間経過に伴い、信号レベルが変化する波形であればよい。
【０１２２】
実施形態１〜実施形態４では、ＡＤＣ３０は、撮像装置の画素信号を処理するために用いられたが、このような用途に限定されない。リセット成分と信号成分とを含むアナログ信号であれば、本発明のＡＤ変換装置を適用することができる。例えば、上記実施形態で説明した光の他に、放射線などの電磁波を電気信号に変換する素子からアナログ信号をデジタル信号に変換する場合にも本発明のＡＤ変換装置を適用することができる。
【符号の説明】
【０１２３】
１０…撮像装置、１１…単位画素、１１Ｄ…遮光画素、１９…信号処理部、３１…比較部、３２、３２Ａ…ＣＥ生成回路、３３…ＡＮＤゲート、３４…アップカウンタ、３４Ａ…ＤＤＲカウンタ、３７…クロック・クロックバー生成回路、３８、４１…ラッチ回路、３９…ディレイ回路、４０…クロックレベル検出回路、４２…加算部
【図１】
2018125623.tif 000003
【図２】
2018125623.tif 000004
【図３】
2018125623.tif 000005
【図４】
2018125623.tif 000006
【図５】
2018125623.tif 000007
【図６】
2018125623.tif 000008
【図７】
2018125623.tif 000009
【図８】
2018125623.tif 000010
【手続補正書】
【提出日】平成29年5月8日(2017.5.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
リセット成分と信号成分とを含むアナログ信号をデジタル信号に変換するＡＤ変換装置であって、
時間経過に伴い信号レベルが変化する第１参照信号及び第２参照信号と、前記アナログ信号とを比較する比較部と、
クロックの供給を受け、当該クロック及び前記比較部の比較結果に基づいてカウンタークロックを生成し、当該カウンタークロックをアップカウントするカウント部と、を備え、
前記カウント部は、
前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに前記カウンタークロックをアップカウントし、
前記比較部が前記第２参照信号と前記信号成分とを比較して出力を反転させたときに前記カウンタークロックのアップカウントを停止する
ことを特徴とするＡＤ変換装置。
【請求項２】
請求項１に記載のＡＤ変換装置において、
前記カウント部は、
前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させてから、前記比較部が前記第２参照信号と前記信号成分とを比較して出力を反転させるまでの間にカウンターイネーブル信号を生成するカウンターイネーブル信号生成部と、
前記カウンターイネーブル信号と前記クロックとを入力として前記カウンタークロックを出力するＡＮＤゲートと、
前記ＡＮＤゲートにより出力される前記カウンタークロックをアップカウントするアップカウンタとを備える
ことを特徴とするＡＤ変換装置。
【請求項３】
請求項１又は請求項２に記載のＡＤ変換装置において、
前記カウント部は、前記第１参照信号の終了から前記第２参照信号の開始までの間に、強制的にアップカウントを開始させる
ことを特徴とするＡＤ変換装置。
【請求項４】
請求項１から請求項３の何れか一項に記載のＡＤ変換装置において、
前記カウント部は、
前記カウンタークロックの立ち上がりをアップカウントするダブルデータレートカウンタを備え、
前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがロウレベルときは前記クロックをそのまま用い、前記クロックがハイレベルのときは前記クロックを反転させて用いる
ことを特徴とするＡＤ変換装置。
【請求項５】
請求項１から請求項３の何れか一項に記載のＡＤ変換装置において、
前記カウント部は、
前記カウンタークロックの立ち下がりをアップカウントするダブルデータレートカウンタを備え、
前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがハイレベルであるときは前記クロックをそのまま用い、前記クロックがロウレベルであるときは前記クロックを反転させて用いる
ことを特徴とするＡＤ変換装置。
【請求項６】
請求項１から請求項３の何れか一項に記載のＡＤ変換装置において、
前記カウント部は、
前記カウンタークロックの立ち上がりをアップカウントするダブルデータレートカウンタを備え、
前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがハイレベルであるときは、前記ダブルデータレートカウンタによりアップカウントされたカウント値に１を加算する
ことを特徴とするＡＤ変換装置。
【請求項７】
請求項１から請求項３の何れか一項に記載のＡＤ変換装置において、
前記カウント部は、
前記カウンタークロックの立ち下がりをアップカウントするダブルデータレートカウンタを備え、
前記比較部が前記第１参照信号と前記リセット成分とを比較して出力を反転させたときに、前記クロックがロウレベルであるときは、前記ダブルデータレートカウンタによりアップカウントされたカウント値に１を加算する
ことを特徴とするＡＤ変換装置。
【請求項８】
請求項１から請求項７の何れか一項に記載のＡＤ変換装置において、
前記カウント部でカウントされたカウント値から所定値を減じた差分をデジタル信号として出力する減算部とを備え、
前記減算部は、前記カウント値から、前記所定値として、第１参照信号の開始から第２参照信号の開始までの間に供給される前記クロックをカウントしたオフセット値を減じた差分をデジタル信号として出力する
ことを特徴とするＡＤ変換装置。
【請求項９】
請求項８に記載するＡＤ変換装置と、
光電変換素子により入射光からリセット成分と信号成分とを含むアナログ信号を出力する単位画素とを備え、前記アナログ信号を前記ＡＤ変換装置でデジタル信号に変換して撮像データを出力することを特徴とする撮像装置。
【請求項１０】
請求項６又は請求項７に記載するＡＤ変換装置と、
光電変換素子により入射光からリセット成分と信号成分とを含むアナログ信号を出力する単位画素と、
遮光された前記単位画素である遮光画素と、
前記単位画素からのアナログ信号を入力とする前記ＡＤ変換装置から得られた前記カウント値と、前記遮光画素からのアナログ信号を入力とする前記ＡＤ変換装置から得られた前記カウント値との差分を撮像データとして出力する信号処理部と、を備える
ことを特徴とする撮像装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
本発明の第１０の態様は、第６又は第７の態様に記載するＡＤ変換装置と、光電変換素子により入射光からリセット成分と信号成分とを含むアナログ信号を出力する単位画素と、遮光された前記単位画素である遮光画素と、前記単位画素からのアナログ信号を入力とする前記ＡＤ変換装置から得られた前記カウント値と、前記遮光画素からのアナログ信号を入力とする前記ＡＤ変換装置から得られた前記カウント値との差分を撮像データとして出力する信号処理部と、を備えることを特徴とする撮像装置にある。