(57)【要約】      （修正有）【課題】絶縁破壊電圧の高い電力スイッチを提供する。【解決手段】半導体デバイスが、基材と、基材の上方に位置する第１の活性層１２０とを含む。第１の活性層１２０と第２の活性層１１５との間に横方向導電チャネル１５５が生じるように、半導体デバイスが、第１の活性層１２０上に位置する第２の活性層１１５をさらに含む。ソース接点１２５とゲート接点１３０とドレイン接点１５０とが、第２の活性層１１５の上方に位置する。導電性電荷分配構造物Ｅ１〜ＥＮが、ゲート接点１３０とドレイン接点１５０との間において第２の活性層１１５の上方に位置する。導電性電荷分配構造物Ｅ１〜ＥＮが、ゲート接点１３０に容量結合される。【選択図】図１
2018152555.tif 000002
【特許請求の範囲】
【請求項１】
基材と、
前記基材の上方に位置する第１の活性層と、
前記第１の活性層と第２の活性層との間に横方向導電チャネルが生じるように、前記第１の活性層上に位置する前記第２の活性層と、
前記第２の活性層の上方に位置する、ソース接点とゲート接点とドレイン接点と、
前記ゲート接点と前記ドレイン接点との間において前記第２の活性層の上方に位置する導電性電荷分配構造物と、
を備え、
前記導電性電荷分配構造物が、前記ゲート接点に容量的にのみ結合され、
前記導電性電荷分配構造物が、複数の電荷分配構造物コンポーネントを含み、
前記電荷分配構造物コンポーネントのうちの第１の電荷分配構造物コンポーネントが、前記ゲート接点に容量的にのみ結合され、
前記電荷分配構造物コンポーネントのうちの第２の電荷分配構造物コンポーネントが、前記第１の電荷分配構造物コンポーネントに容量的にのみ結合され、
前記電荷分配構造物コンポーネントの各々が、第１の長尺部材と第２の長尺部材とが互いに電気的に接続されるように、第１の層内に形成された前記第１の長尺部材と第２の層内に形成された前記第２の長尺部材とを含み、
前記横方向導電チャネルの長さが、２５マイクロメートル未満である、
半導体デバイス。
【請求項２】
前記電荷分配構造物が、第１の距離ぶん前記ゲート接点から横方向に離間しており、
前記電荷分配構造物が、前記第１の距離より大きな第２の距離ぶん前記ドレイン接点から離間している、
請求項１に記載の半導体デバイス。
【請求項３】
前記第２の活性層と前記電荷分配構造物との間に位置する誘電体層をさらに備える、
請求項１に記載の半導体デバイス。
【請求項４】
前記誘電体層が、前記第２の活性層と前記ゲート接点との間にさらに位置する、
請求項３に記載の半導体デバイス。
【請求項５】
前記第１の活性層が、ＩＩＩ族窒化物半導体材料を含む、
請求項１に記載の半導体デバイス。
【請求項６】
前記第１の活性層が、ＧａＮを含む、
請求項５に記載の半導体デバイス。
【請求項７】
前記第２の活性層が、ＩＩＩ族窒化物半導体材料を含む、
請求項１に記載の半導体デバイス。
【請求項８】
前記第２の活性層が、ＡｌＸＧａ１−ＸＮを含み、０＜Ｘ＜１である、
請求項７に記載の半導体デバイス。
【請求項９】
前記第２の活性層が、ＡｌＧａＮ、ＡｌＩｎＮ、およびＡｌＩｎＧａＮからなる群から選択された、
請求項７に記載の半導体デバイス。
【請求項１０】
電界効果トランジスタ（ＦＥＴ）であって、
基材上に位置する複数の半導体層と、
前記半導体層に電気的に結合されたソースとドレインとゲートと、
前記半導体層の上方に位置して、ゲートに容量的にのみ結合された、容量結合された電荷分配構造物と、
を備え、
前記電荷分配構造物が、オン状態からオフ状態への過渡状態中の、前記ゲートと前記ドレインとの間に位置する前記トランジスタの表面部分における表面放電と、前記オフ状態から前記オン状態への過渡状態中の、前記表面部分における表面再充電とをもたらすように構成され、
容量結合された前記電荷分配構造物が、前記表面部分の上方に位置する複数の導電性長尺部材を含む金属グリッドを含み、
前記導電性長尺部材が、互いに容量結合され、
前記導電性長尺部材の各々が、第１の長尺部材と第２の長尺部材とが互いに電気的に接続されるように、第１の層内に形成された前記第１の長尺部材と第２の層内に形成された前記第２の長尺部材とを含み、
前記導電性長尺部材のうちの１つの前記導電性長尺部材の前記第１の長尺部材が、前記導電性長尺部材のうちの別の前記導電性長尺部材の前記第２の長尺部材のうちの１つと少なくとも部分的に重なり、
前記横方向導電チャネルの長さが、２５マイクロメートル未満である、
電界効果トランジスタ（ＦＥＴ）。
【請求項１１】
前記ＦＥＴが、設計目標のスイッチング速度をもち、
前記電荷分配構造物が、前記設計目標のスイッチング速度より大きな速度で前記表面放電と再充電とをもたらすようにさらに構成された、
請求項１０に記載の電界効果トランジスタ。
【請求項１２】
複数の前記導電性長尺部材が、周期的に反復する構造物を規定する、
請求項１０に記載の電界効果トランジスタ。
【請求項１３】
第１のセットの前記長尺部材に含まれる前記長尺部材が、互いに平行であり、
第２のセットの前記長尺部材に含まれる前記長尺部材が、互いに平行である、
請求項１０に記載の電界効果トランジスタ。
【請求項１４】
前記表面放電が、前記表面部分から、前記表面部分において達成される最大電荷の少なくとも約９０％を除去する、
請求項１０に記載の電界効果トランジスタ。
【請求項１５】
前記表面再充電が、前記表面部分における電荷を少なくとも前記最大電荷の９０％に増やす、
請求項１４に記載の電界効果トランジスタ。
【請求項１６】
半導体デバイスを形成する方法であって、
基材上に第１の活性層を形成することと、
前記第１の活性層と第２の活性層とが前記第１の活性層と前記第２の活性層との間において二次元電子気体層を発生させるように、前記第１の活性層の上方に前記第２の活性層を形成することと、
前記第２の活性層の上方にソース接点とゲート接点とドレイン接点とを形成することと、
前記ゲート接点に容量的にのみ結合されるように電荷分配構造物が結合されるように、前記ゲート接点と前記ドレイン接点との間において前記第２の活性層の上方に前記電荷分配構造物を形成することと、
を含み、
前記電荷分配構造物が、前記半導体デバイスの表面部分の上方に位置する複数の導電性長尺部材を含む金属グリッドを含み、
前記導電性長尺部材が、互いに容量結合され、
第１の長尺部材と第２の長尺部材とが互いに電気的に接続されるように、前記導電性長尺部材の各々が、第１の層内に形成された前記第１の長尺部材と第２の層内に形成された前記第２の長尺部材とを含み、
前記第１の層内における前記第１の長尺部材が、前記導電性長尺部材のうちの別の前記導電性長尺部材の前記第２の長尺部材のうちの１つと少なくとも部分的に重なる、
半導体デバイスを形成する方法。
【請求項１７】
前記第１の層内における前記導電性長尺部材のうちの少なくとも１つが、前記第２の層内における前記長尺部材のうちの１つと少なくとも部分的に重なる、
請求項１に記載の半導体デバイス。
【請求項１８】
前記導電性長尺部材が、互いに容量的にのみ結合された、
請求項１０に記載の電界効果トランジスタ。
【請求項１９】
前記導電性長尺部材が、互いに容量的にのみ結合された、
請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、現時点で放棄されている発明の名称を「電荷分配構造物を含むスイッチングデバイス（ＳＷＩＴＣＨＩＮＧ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＣＨＡＲＧＥ  ＤＩＳＴＲＩＢＵＴＩＯＮ  ＳＴＲＵＣＴＵＲＥ）」とする２０１２年６月２９日に出願された米国特許出願第１３／５３７，４０７号の継続出願である、発明の名称を「電荷分配構造物を含むスイッチングデバイス（ＳＷＩＴＣＨＩＮＧ  ＤＥＶＩＣＥ  ＷＩＴＨ  ＣＨＡＲＧＥ  ＤＩＳＴＲＩＢＵＴＩＯＮ  ＳＴＲＵＣＴＵＲＥ）」とする２０１６年１２月２２日に出願された米国特許出願第１５／３８８，８１２号の一部継続出願である。本出願は、参照により全体が本明細書に組み込まれる、米国特許第９，２４５，８７９号（弁護士整理番号２０２４／８）および第９，４２５，１９５号（弁護士整理番号２０２４／８Ｃ１）、ならびに、発明の名称を「静電放電システム（Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｓｙｓｔｅｍ）」とする２０１６年７月２５日に出願された同時係属中の米国特許出願第１５／２１８，１４５号（弁護士整理番号２０２４／８Ｃ２）に関係する。
【背景技術】
【０００２】
本発明は、半導体デバイスに関する。特に、本発明は、電力スイッチとして動作する高電圧ヘテロ構造電界効果トランジスタ（ＨＦＥＴ：ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００３】
高電圧半導体スイッチは、電力変換のための電子回路における重要なコンポーネントである。これらの用途の例として、電子機器のための電源、電動モーターのための駆動器、および太陽電池セルのためのインバーターが挙げられる。
【０００４】
電力スイッチは、デバイスが電流を導通させることを可能にするオン状態と、デバイスが電流を導通させることを防ぐオフ状態とをとる。オン状態にあるとき、スイッチにかかる電圧が１ボルト未満でありながら、電力スイッチは、何十または何百のアンペアを導通させ得る。オフ状態にあるとき、電力スイッチは、実質的にゼロの電流を導通しながら、典型的には、何百または何千ボルトにも耐えなければならない。オフ状態において、所与の小さな値以下の電流を導通させながらデバイスが耐え得る電圧は、絶縁破壊電圧と呼ばれることもある。
【０００５】
遷移中は、スイッチに比較的大きな電流が流れ得ると同時に、スイッチに比較的高い電圧がかかっているので、２つの状態間における遷移ができる限り速いことが、通常は望ましい。同時に比較的大きな電流と高い電圧とが存在することは、よく言っても望ましくなく、最悪の場合にはスイッチを破壊し得るエネルギーの損失を表す。
【０００６】
主に、高電圧ＨＦＥＴが、同様の電圧において同じ電流を導通させる他の半導体スイッチより実質的に速く状態を変化させ得るという理由から、高電圧ＨＦＥＴは、電力スイッチとして使用する場合に魅力的である。ＨＦＥＴの構築物において使用される材料は、従来のシリコンベースの技術を使用するトランジスタより高い温度においてそれらが動作することをさらに可能にする。
【０００７】
電力スイッチのためのＨＦＥＴの製造にともなう主な問題は、既存の技術が、実質的に理論上可能な値未満の絶縁破壊電圧をもつデバイスを製造することである。加えて、フィールドプレートの使用などの知られた技術の適用が絶縁破壊電圧にどのように影響を与えるかを予測することは困難である。従って、特定の特性のためのデバイスの設計は、困難であり時間がかかり、コンピュータモデリングの使用ではなく、ハードウェアを製造および試験する試行錯誤方法の適用を必要とする。
【０００８】
予測可能な絶縁破壊電圧をともなう所望の性能のためにより短い期間で電力ＨＦＥＴが設計されることを可能にする解決策が必要とされる。
【０００９】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。
【図面の簡単な説明】
【００１０】
【図１】本発明の教示に従った例示的な電荷分配構造物のコンポーネントを示す例示的な半導体デバイスの断面である。
【図２】本発明の教示に従った例示的な電荷分配構造物のコンポーネントと、半導体デバイス内の活性層との間のキャパシタンスを示す例示的な半導体デバイスの断面である。
【図３Ａ】一定の電圧および電流という条件下での、本発明の教示に従った電荷分配構造物を含む半導体デバイスを含む例示的な回路の概略図である。
【図３Ｂ】図３Ａに示す例示的な回路における一定の電圧および電流の相対的な大きさを示すグラフである。
【図４】図３Ｂのグラフに示される条件の場合における電荷の分布とキャパシタンスとを全体として示す、図３Ａに示す回路における例示的な半導体デバイスの一部の断面である。
【図５Ａ】動的な電圧および電流という条件下での、本発明の教示に従った電荷分配構造物を含む半導体デバイスを含む別の例示的な回路の概略図である。
【図５Ｂ】図５Ａに示す例示的な回路における動的な電圧および電流の相対的な大きさを示すグラフである。
【図６】図５Ｂのグラフに示される条件の場合における電荷の分布およびキャパシタンスを全体として示す、図５Ａに示す回路における例示的な半導体デバイスの一部の断面である。
【図７Ａ】本発明の教示に従った電荷分配構造物を含む例示的な半導体デバイスの様々な部分および特徴の相対位置を示す斜視図としての図である。
【図７Ｂ】図７Ａの視点では視認不能な他の部分および特徴の相対位置を示す図７Ａにおける例示的な半導体デバイスの異なる斜視図としての図である。
【図８】本発明の教示に従った電荷分配構造物を含む図７Ａおよび図７Ｂに示される例示的な半導体デバイスを構築する工程における動作の見本的な流れを全体的に示す例示的なフロー図である。
【図９Ａ】本発明の教示に従った電荷分配構造物を含む別の例示的な半導体デバイスの様々な部分および特徴の相対位置を示す斜視図としての図である。
【図９Ｂ】図９Ａの視点では視認不能な他の部分および特徴の相対位置を示す図９Ａにおける例示的な半導体デバイスの異なる斜視図としての図である。
【図１０】本発明の教示に従った電荷分配構造物を含む図９Ａおよび図９Ｂに示される例示的な半導体デバイスを構築する工程における動作の見本的な流れを全体的に示す例示的なフロー図である。
【発明を実施するための形態】
【００１１】
以下の説明では、本発明を十分に理解できるように、多くの特定の詳細事項が記載される。しかし、本発明を実施する際に特定の詳細事項を必ずしも使用する必要がないことが、当業者には明らかだと考えられる。他の例では、よく知られた材料または方法については、本発明が理解しにくくなるのを防ぐために、詳細には説明されない。
【００１２】
本明細書中での、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」、または「一例（ａｎ  ｅｘａｍｐｌｅ）」についての言及は、実施形態または例との関連で説明される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一実施形態において（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」という語句は、すべてが同じ実施形態または例に関するとは限らない。さらに、特定の特徴、構造、または特性は、１つまたは複数の実施形態または例において、任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。特定の特徴、構造、または特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書とともに提供される図が当業者への説明を目的としていることと、図面が一定の縮尺で描かれるとは限らないこととが理解される。
【００１３】
ＧａＮ  ＨＥＭＴにおける表面電荷は、高い絶縁破壊電圧を達成するために、およびディープトラップイオン化を避けるために、特定の手法で分配されなければならない。表面電荷の対処がなされない場合、ディープトラップイオン化が、オフ状態からオン状態へのスイッチング中のチャネル導通の欠如をもたらす。この効果はよく知られており、電流崩壊または分散と呼ばれる。本発明によると、ＧａＮ  ＨＥＭＴにおいて、横方向導電チャネル（後で図１において示される）は、ＨＥＭＴのソース、ゲート、およびドレイン（制御）端子の下方に形成され得る。導電チャネルの長さは、ソースからドレインまでであり得る。さらに、ドリフト領域は、ゲートの下方に形成され得、ゲート端子からドレイン端子までにわたって広がり得る。本発明の一態様において、ＨＥＭＴは、オフ状態にある場合にドリフト領域の長さに比例した絶縁破壊電圧をもち得る。さらに、空乏領域（電流キャリアが流し去られるドリフト領域の一部）の空間電荷は、外部から補償される。好ましくは、一実施形態において、電荷は、９０％を上回るぶん補償されなければならない。ディープトラップおよび表面トラップイオン化中、補償が自然に発生するが、ＧａＮ  ＨＥＭＴをオン状態に戻すように切り替える間、これらの状態は、再充電し戻されることが不可能であり、このことが電流崩壊をもたらす。従って、何か他の手段により表面再充電を提供することが重要である。本発明に従った電荷分配グリッドは、この電荷を提供するように設計される。
【００１４】
より高い絶縁破壊電圧を達成するために、ＧａＮデバイスにおいて空間電荷補償が必要とされ得る。Ｅ．Ｃａｌｌｅｊａ、Ｓ．Ｃｈｒｉｓｔｏｌｏｖｅａｎｕ、Ａ．Ｚａｓｌａｖｓｋｙ、およびＹ  Ｋｕｋ（こちらも添付）によるソリッドステートエレクトロニクス（Ｓｏｌｉｄ−ｓｔａｔｅ  ｅｌｅｃｔｒｏｎｉｃｓ）などの知られた参考文献も、空間電荷補償がなければ、２５〜４０Ｖほどに低いドレインバイアスにおいてＧａＮの絶縁破壊電界に到達し得ると述べている。当業者は、これらの電圧において、空乏領域の長さが、０．１５〜０．２ｕｍを上回らないものであり得ることを理解し得る。その一方で、９０％の電荷補償により、空乏領域は、最大１．５〜２ｕｍまで広がり得る。従って、電荷分配グリッドの寸法は、好ましくは２マイクロメートルを上回ってはならない。さらに、それは、好ましくは１マイクロメートルであり得る。
【００１５】
図１は、本発明の教示による利益を享受する例示的な半導体デバイスの主な特徴を示す。特に、一定の縮尺で描かれない図１は、高電圧ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）の一部を通る断面図１００である。図１に示される例示的なＨＦＥＴは、第１の活性層１２０と第２の活性層１１５とを備える。
【００１６】
第１の活性層１２０は、典型的には、当技術分野において知られているサファイア（Ａｌ２Ｏ３）、シリコン（Ｓｉ）、または炭化ケイ素（ＳｉＣ）などの様々な材料により形成され得る基材（図１に示されない）上に位置する。製造の様々な技術が、デバイスを構築しやすくするために、基材と第１の活性層１２０との間に他の材料の層が位置することを必要とし得る。
【００１７】
図１に示す例における第１の活性層１２０は、窒化ガリウム（ＧａＮ）により構成される。他の例において、元素周期表のＩＩＩ族からの他の元素の窒化化合物を含有する異なる半導体材料は、第１の活性層１２０を備え得る。
【００１８】
図１に示す例における第２の活性層１１５は、窒化アルミニウムガリウム（ＡｌＧａＮ）により構成される。他の例において、アルミニウムインジウム窒化物（ＡｌＩｎＮ）およびアルミニウムインジウムガリウム窒化物（ＡｌＩｎＧａＮ）のような異なるＩＩＩ族窒化物半導体材料は、第２の活性層１１５を備え得る。第２の活性層１１５の材料は、不定比化合物であり得る。このような材料において、元素の比は、通常の整数により簡単に表されない。例えば、第２の活性層１１５は、ＡｌＸＧａ１−ＸＮなどの（０＜Ｘ＜１）、ＩＩＩ族窒化物半導体材料の不定比化合物であり得る。
【００１９】
図１に示す例において、導電ソース接点１２５、導電ゲート接点１３０、および導電ドレイン接点１５０は、第２の活性層１１５上方に位置する。本開示において後でさらに詳細に説明される電荷分配構造物のフックＥ１  １３５、Ｅ２  １４０、およびＥＮ１４５とも呼ばれる導電コンポーネントが、図１の例にさらに示される。導電コンポーネントＥ１  １３５、Ｅ２  １４０、およびＥＮ１４５は、例えば１つまたは複数の金属、高濃度にドープされた半導体などの１つまたは複数の導電材料により形成され得る。
【００２０】
図１に示す例示的なＨＦＥＴにおいて、電荷分配構造物のコンポーネントＥ１  １３５、Ｅ２  １４０、およびＥＮ１４５は、ゲート接点１３０とドレイン接点１５０との間に位置する。図１に示す例において、電荷分配構造物のコンポーネントＥ１  １３５は、ゲート接点１３０から第１の距離ＳＧ１６０ぶん横方向に離間している。図１に示す例において、電荷分配構造物のコンポーネントＥＮ１４５は、ドレイン接点１５０から第２の距離ＳＤ１７０ぶん横方向に離間している。図１に示す例において、第２の距離ＳＤ１７０は、第１の距離ＳＧ１６０より大きい。電荷分配構造物の任意の２つの構成要素ＳＥ１６５の間隔は、本開示において後で詳細に説明されるように所望の性能特性を達成するように選択され得る。
【００２１】
図１に示す例示的なＨＦＥＴは、電荷分配構造物を形成する３つの導電コンポーネントを示すが、任意の適切な数の導電コンポーネントが使用され得、いくつかの場合において、単一の導電コンポーネントを含む。さらに、図１に示されるように、複数の導電コンポーネントが使用される実装例において、導電コンポーネントは、相互に同一である一連の周期的に反復するコンポーネントにより形成された金属グリッドを規定し得る。他の例において、導電コンポーネントは、周期的に反復する必要はなく、それらがすべて相互に同一でなければならないわけでもない。むしろ、異なる導電コンポーネントは、異なる構成、寸法などをとり得る。
【００２２】
さらに、図１に示す例示的なＨＦＥＴにおいて、ゲート誘電体層１１０は、ゲート接点１３０および電荷分配構造物のコンポーネントＥ１  １３５、Ｅ２  １４０、およびＥＮ１４５を、第２の活性層１１５から分離する。図１に示す例示的なＨＦＥＴにおいて、誘電体材料のパッシベーション層１０５は、接点の周囲に、および、ゲート誘電体層１１０の上方に位置する。パッシベーション層１０５は、環境内における電気的および化学的汚染物質からデバイスの表面を隔離することにより、デバイスの電気的特性の安定性を提供する。
【００２３】
パッシベーション層の異なる構成を使用する他の例において、ゲート誘電体層１１０は任意選択的である。ゲート誘電体層１１０を含まない例において、ゲート接点１３０は、第２の活性層１１５に対してショットキー接点を形成し、別のパッシベーション層が、第２の活性層１１５から電荷分配構造物のコンポーネントＥ１  １３５、Ｅ２  １４０、およびＥＮ１４５を絶縁する。ショットキー接点は、金属と半導体との間において１方向のみに電流を導通する、金属と半導体との間における接合である。ゲート誘電体層を含まないトランジスタは、ショットキーゲートトランジスタとも呼ばれる。任意選択的なゲート誘電体層を使用する構築物の一例が、本開示において後で提示される。
【００２４】
図１に示される例示的なＨＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）としても知られる。図１のＨＥＭＴにおいて、全体的に第１の活性層１２０より高いバンドギャップをもつ第２の活性層１１５は、第２の活性層１１５付近で第１の活性層１２０内に電荷の層１５５を発生させる。電荷の層１５５は、横方向導電チャネルを規定する。第１の活性層１２０は、チャネル層とも呼ばれる。第２の活性層１１５は、障壁層またはドナー層とも呼ばれる。バンドギャップの差によりもたらされる量子井戸内に捕獲された電子が、二次元において自由に動くが、第３の次元において強く閉じ込められるので、横方向導電チャネルを規定する電荷の層１５５は、二次元電子気体（２ＤＥＧ：ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ）とも呼ばれる。一例において、電荷層１５５の長さおよび電荷層により形成された導電チャネルの長さは、２５マイクロメートル未満であり得、より具体的には、２３マイクロメートルに等しいものであり得る。ゲート１３０の下方に形成された、および、ゲート１３０からドレイン１５０まで広がるドリフト領域の長さは、この一例において、１９マイクロメートルである。
【００２５】
後述のように、二次元電子気体は、少なくとも部分的に、第２の活性層１１５内における分極電荷の存在により発生すると考えられる。以下の例示および説明は、ＨＥＭＴにおける２ＤＥＧの分極電荷と表面電荷と可動電荷とを区別する。
【００２６】
電力スイッチとして使用されるとき、ＨＦＥＴのソース接点１２５、ゲート接点１３０、およびドレイン接点１５０は端子を通して結合されて、外部回路への電気接続部を形成する。動作時、二次元電子気体１５５内の電荷は、ソース接点１２５とドレイン接点１５０との間でチャネル内を動き、外部回路における電流となる。電荷、従って電流は、ゲート接点１３０とソース接点１２５との間に電気的に接続された外部回路から電圧により制御される。
【００２７】
本開示において使用されるように、電気接続部は、オーミック接続である。オーミック接続は、電圧と電流との間の関係が線形であり、両方向の電流に関して対称なものである。例えば、金属のみを通して各々が接触する２つの金属パターンが電気的に接続される。対照的に、図１に示す例示的なＨＦＥＴにおいて、ドレイン接点１５０とソース接点１２５との間におけるあらゆる接続が半導体内のチャネルを通り、およびゲート接点１３０により制御されるので、ドレイン接点１５０とソース接点１２５とは電気的に接続されない。同様に、ゲート接点１３０は、ゲート接点１３０の下方で半導体１１５に電気的に接続されず、ゲート接点１３０は、下の半導体１１５からゲート接点１３０を絶縁するためにゲート誘電体１１０が使用されるとき、２ＤＥＧ  １５５に電気的に接続されない。
【００２８】
図２は、図１に示される例示的なＨＦＥＴの断面図２００であり、電荷分配構造物の個々のコンポーネント間の、および、デバイスのそれらのコンポーネントと他の部分との間のキャパシタンスを表すために、破線でコンデンサを示す。キャパシタンスが、電荷を保有し得る各ペアの物体間に存在することが理解される。図２は、本発明の教示に従った電荷分配構造物を含むＨＦＥＴの動作に主に関与するキャパシタンスを強調表示する。
【００２９】
キャパシタンスＣ０  ２０５は、ゲート接点１３０とコンポーネントＥ１  １３５との間における容量結合を表す。キャパシタンスＣ１  ２１０は、コンポーネントＥ１  １３５とコンポーネントＥ２  １４０との間における容量結合を表す。キャパシタンスＣＮ２１５は、コンポーネントＥＮ−１（図２に示す例ではＥ２  １４０）とコンポーネントＥＮ１４５との間における容量結合を表す。
【００３０】
キャパシタンスＣＳＯ２２０は、ゲート接点１３０と２ＤＥＧ  １５５との間における容量結合を表す。同様に、キャパシタンスＣＳ１  ２２５、ＣＳ２  ２３０、およびＣＳＮ２３５は、２ＤＥＧ  １５５と、電荷分配構造物のコンポーネントＥ１  １３５、Ｅ２  １４０、ＥＮ１４５それぞれとの間における容量結合を表す。
【００３１】
電荷分配構造物のコンポーネントは、直接的な電気接続によるのではなく、キャパシタンスによりデバイスの他の部分に結合されるので、電荷分配構造物の個々のコンポーネントは、デバイスの端子に印加された電圧の変化に応答して、それらの静電ポテンシャルを変化させ得る。電荷分配構造物の各コンポーネントの静電ポテンシャルは異なる値をとり得るので、２ＤＥＧ  １５５に沿った静電ポテンシャルは、比較的一様に分配されて、より低い絶縁破壊電圧などの電界の過密化（ｆｉｅｌｄ  ｃｒｏｗｄｉｎｇ）の望ましくない効果を避け得る。
【００３２】
変化する電界の存在下で電荷を再分配することにより、容量結合された電荷分配構造物の各コンポーネントは、その電位を、その下にある導電２ＤＥＧチャネルの部分の電位と一致させ得る。この特徴は、デバイスのうちの１つの端子の電位において固く固定された静電ポテンシャルをもつフィールドプレートとして知られる従来の導電電界再分配構造から、容量結合された電荷分配構造物を区別する。このようなフィールドプレートは、それらの縁部付近に望ましくない高振幅の電界を形成し得る。
【００３３】
好ましくは、２つの隣接した導電コンポーネント間におけるキャパシタンスは、容量性分割器のルールに従う。概して、当技術分野において知られるように、導電コンポーネントを含む半導体デバイスにおいて、半導体表面に隣接した導電コンポーネントの表面のエリアは、導電コンポーネントの占有領域と呼ばれ得る。半導体表面と導電コンポーネントとの間のキャパシタンスが導電コンポーネントの占有領域に実質的に関係し得ることが、当業者により理解され得る。本発明の一実施形態において、電荷分配構造物の周期が３マイクロメートル（２マイクロメートルの占有領域と、導電コンポーネント間に１マイクロメートルの間隔）であると仮定され得る。
【００３４】
本実施形態において、電荷分配構造物の１周期を通した所望のチャネル電圧降下は、１５０Ｖである（これは、５０Ｖ／ｕｍ、または０．５ＭＶ／ｃｍの平均チャネル電界に対応する）とも仮定され得る。それに例えば−４０Ｖのバイアスが印加されたときに、電荷分配構造物の占有領域がＨＥＭＴチャネル内における２Ｄガスを縦方向に空乏化することがさらに仮定される。上述の例において、ＥＭとＥＭ＋１との間におけるキャパシタンス、およびＥＭ＋１とチャネルとの間におけるキャパシタンスが備える容量性分割器にかかる全電圧の大きさは、１５０Ｖに実質的に等しい値であり得る（Ｍの値は１からＮ−１の間であり得、１＜Ｍ＜Ｎ−１である）。ＥＭ＋１とチャネル（ｃｈａｎｎｅｌ）との間におけるキャパシタンスにかかる電圧の大きさは、４０Ｖに実質的に等しい。言い換えると、ＥＭとＥＭ＋１との間における要求されるキャパシタンスは、次式により与えられ得る。
C(EM||EM+1) = (40V/150V) * C(EM+1||channel)
【００３５】
上述のことは、ＥＭ上方のＥＭ＋１フック、またはＥＭ＋１上方のＥＭフックの適切な重なり面積を提供すること、または、外部（デバイス活性領域の外部）において重なり面積を提供することにより達成され得る。必要なキャパシタンスが与えられると、当業者は、そのキャパシタンス値を取得するために、重なり面積および誘電体の厚さを使用することができ、次式は、平板コンデンサの場合によく知られたおおよその式である。
【数１】
2018152555.tif 000003
式中、Ａは重なり面積であり、εは誘電体の誘電率であり、ε０は真空の誘電体誘電率であり、ｄは誘電体の厚さである。上述の例は、本発明の開示される実施形態において、容量結合が単に提供されるだけでなく、所望のチャネル電圧分配を達成するために操作され得ることを実証することが留意されなければならない。
【００３６】
図３Ａは、一定の電圧および電流という条件下での、本発明の教示に従った電荷分配構造物を含む半導体デバイス３０８を含む例示的な回路の概略図３００である。図３Ａに示す半導体デバイス３０８は、ドレイン端子３０６とゲート端子３１４とソース端子３１８とを含むＨＦＥＴスイッチである。図３Ａの例におけるＨＦＥＴ３０８のゲート端子３１４とソース端子３１８とは、ゲート３１４とソース３１８との間における電圧ＶＧＳ３１６がゼロとなるように、共通戻り３２０に電気的に接続される。
【００３７】
図３Ａの例におけるＨＦＥＴ３０８のドレイン端子３０６は、値Ｒをもつ抵抗器３０２の一端部に結合される。抵抗器３０２の他端部は、共通戻り３２０に対して値ＶＢの正電圧をもつ定電圧源３１２の端子に結合される。図３Ａに示す回路の静的な条件下において、ＨＦＥＴ３０８は、オン状態にあり、ドレイン端子３０６とソース端子３１８との間における電圧ＶＮＳ３１０をともなってドレイン電流Ｉｎ３０４を導通させる。
【００３８】
例示的な半導体デバイス３０８は、それがドレイン電流Ｉｎ３０４の導通を停止するために、ソース端子３１８に対するゲート端子３１４における非ゼロ電圧を必要とするので、デプレッション型デバイスとして知られる。トランジスタの通常状態は、ゲート・ソース間に信号のない状態であると一般に考えられている。すなわち、デプレッション型デバイスは、それがゲート・ソース間において０ボルトをとるときに、それが電流を導通させ得るので、ノーマリーオンと考えられる。デプレッション型ＨＦＥＴデバイスは、ドレイン電流Ｉｎ３０４の導通を停止するために、ゲート・ソース間において閾値より負の負電圧を必要とする。ゲート・ソース間における正電圧、および、ゲート・ソース間におけるゼロ電圧は、デプレッション型デバイスが導通することを可能にする。従来のＨＦＥＴデバイスは、デプレッション型デバイスである。
【００３９】
当業者は、本発明が、エンハンスメント型デバイス、およびデプレッション型デバイスに適用され得ることを理解する。エンハンスメント型デバイスは、ドレイン電流ＩＤ３０４の導通を可能にするために、ソース端子３１８に対するゲート端子３１４における非ゼロ電圧を必要とする。すなわち、エンハンスメント型デバイスは、それがゲート・ソース間において０ボルトをとるときに、それが電流を導通させることができないので、ノーマリーオフであると考えられる。ゲート・ソース間における負電圧は、さらにエンハンスメント型デバイスをオフに維持する。デプレッション型デバイスを含む本開示において与えられる例は、オン状態においてゲートがソースに対して正であるように、および、オフ状態においてゲートがソースに対して負であるかまたはソースと同じ電位であるように、ゲート・ソース間の電圧を変更することにより、エンハンスメント型デバイスに適用され得る。エンハンスメント型ＨＦＥＴデバイスは、ドレイン電流ＩＤ３０４を導通させることを可能にするために、ゲート・ソース間に閾値より大きな正電圧を必要とする。
【００４０】
図３Ｂは、同じ縦軸３３２での、図３Ａに示す例示的な回路の場合の、ドレイン電流ＩＤ３０４および電圧ＶＤｓ３１０を示すグラフ３３０である。図３Ｂのグラフは、電圧ＶＤＳ３１０がＶ８よりはるかに小さな一定値Ｖ１  ３３６であることと、電流ＩＤ３０４が抵抗器３０２にかかる電圧を抵抗Ｒで除算した一定値１１  ３３４であることとを示す。すなわち、１１＝（Ｖ８−Ｖ１）／Ｒである。
【００４１】
図４は、図３Ｂのグラフに示される条件の場合における、電荷の分布およびキャパシタンスを全体として示す、図３Ａに示す例示的な回路における、例示的なＨＦＥＴスイッチ３０８の一部の断面を示す図４００である。デバイスの電気的な性質をより良好に示すことを可能にするために、導電接点の機械的な表現が図４では省略される。
【００４２】
図４に示す図において、コンデンサＣ１  ４１０、Ｃ２  ４２０、およびＣＮ４３０は、図２に示されるような電荷分配構造物の導電コンポーネント間におけるキャパシタンスを表す。同様に、図４に示すコンデンサＣＳ１  ４１５、ＣＳ２  ４２５、およびＣＳＮ４３５は、図２に示されるような２ＤＥＧ  １５５と電荷分配構造物のコンポーネントとの間におけるキャパシタンスを表す。図４に示すコンデンサＣＳ０  ４０５は、図２に示されるようなゲート接点１３０と２ＤＥＧ  １５５との間におけるキャパシタンスの一部を表す。
【００４３】
ＨＥＭＴの動作は、複数の位置における複数の物理過程により発生する電荷間における相互作用をともなう。本開示は、本発明の理解に本質的な電荷のみについて対処し、電荷分配構造物の導電コンポーネント間のキャパシタンスにおける電流の導通に関係する電荷に重点を置く。すべての知られた電荷は、不必要に複雑とならないように、図に明示的に示されない。デバイスの全体内に、デバイスを電気的に中性にするために、正電荷と負電荷との同等さが存在することが理解される。言い換えると、負電荷は、デバイス内のどこかの正電荷により補償されなければならない。
【００４４】
図４は、分極電荷、自由可動電荷、および表面電荷の例を示す。分極電荷４４０および４５５は、第２の活性層１１５内における動かない電荷の例である。第２の活性層１１５と第１の活性層１２０との間の境界付近における正の分極電荷４４０は、第２の活性層１１５の上面の下方における負の分極電荷４５５により補償される。分極電荷の起源は、本開示において後で説明される。電子は負電荷を運ぶので、第１の活性層１２０内における２ＤＥＧ  １５５は、負である自由可動電荷の一例である。電子である他の可動負電荷４５０も、第２の活性層１１５の表面から除去されて、２ＤＥＧ  １５５の負電荷を補償する（図４において明示的に示されない）正の表面電荷を形成する。
【００４５】
図４は、ドレイン電流Ｉｎ３０４の結果である電子の流れ４４５を示す。スイッチ３０８が導通しているとき、２ＤＥＧ  １５５を含む電子がソース端子３１８とドレイン端子３０６との間を動く。回路における電流が慣例として正電荷の流れであると規定されるのに対して、電子は負電荷をもつので、電子流４４５は外部ドレイン電流３０４とは逆方向である。従って、電流の場合、一方向における正電荷の動きは、逆方向における負電荷の動きと等価である。
【００４６】
ＨＦＥＴの挙動は、電界と電荷との間における相互作用から理解され得る。電気的に中性なデバイスは、正味の電荷をもたない。言い換えると、電気的に中性なデバイスにおける各正電荷は、正電荷と負電荷との和がゼロであるように、対応する負電荷をもつ。デバイスは電気的に中性であり得るが、正電荷と負電荷とはデバイス内で一様に分布していないものであり得る。電気的な中性は、電界の欠如を意味しない。電荷の分布と、結果として得られる電界とは、デバイスの絶縁破壊の性能に影響を与えるので重要である。
【００４７】
電気的に中性のＨＦＥＴでは、異なる材料における原子間の間隔の間における不整合により生じる機械力は、基材からデバイスの表面まで広がる圧電電界とも呼ばれる電界を生成する。内部圧電電界は、イオン化したドナー原子および分極電荷（双極子へと再構成された拘束電荷）に作用して、第１の活性層１２０と第２の活性層１１５との間の接合部における第２の活性層１１５内に正電荷４４０を形成する。正電荷４４０からの電界は、チャネル内において電子の負電荷を接合部に引きつける。言い換えると、正電荷４４０は、ドレイン電流ＩＤ３０４のために必要な二次元電子気体１５５からの負電荷により局所的に補償される。
【００４８】
正電荷４４０（負の分極電荷４５５と合わせて、全体としてゼロの電荷をもつ）が分極電荷に起因する限りにおいて、チャネル内における自由電子は、分極電荷によりグローバルに補償されない。ＨＦＥＴスイッチ３０８内の層は、一般的に非ドープであるか、または（意図せず）わずかにドープされるのみであるので、チャネル内における電子は、何らかの他の手法で補償されなければならない。補償電荷は、ＨＦＥＴスイッチ３０８の表面上に位置することが見出された。図４に示されるように、負電荷４５０は、ＨＦＥＴスイッチ３０８の表面と周辺環境との間で伝達されて、ＨＦＥＴスイッチ３０８の表面に補償正電荷（明示的に示されない）を残し得る。この補償電荷がなければ、デバイスのチャネルは導通しない。
【００４９】
動的な条件下において、ＨＦＥＴスイッチ３０８がオン状態からオフ状態に変化するとき、二次元電子気体内における電子は、ソース・ドレイン間のチャネルを去る。さらに、チャネル内における電荷は、動的な条件下ではドレイン・ソース間に一様に分布していないものであり得る。ＨＦＥＴスイッチ３０８の表面における正の補償電荷が固定されたまま留まる一方で、チャネル内における負電荷が減る場合、電界勾配（距離に対して電界の大きさが変化する）は、デバイスを損傷するほど十分大きなものとなり得る。電荷分配構造物の１つの目的は、電界がソース・ドレイン間において半導体材料内で多かれ少なかれ一様に広げられるように、デバイスの表面における電荷移動を円滑化して、チャネル内において変化する電荷を補償することである。
【００５０】
図５Ａは、動的な動作のために変更された図３Ａに示す例示的な回路を示す概略図５００である。図５Ａに示す例において、ＨＦＥＴ３０８のゲート端子３１４とソース端子３１８との間に、可変電圧源５０５が結合される。可変電圧源５０５は、負の値−ＶＯＦＦ５３０から比較的小さな正の値５２５の間で電圧ＶＧＳ５１０を変化させる。図５Ａに示す例において、電圧ＶＧＳ５１０がゼロ以上の値５２５にあるとき、ＨＦＥＴ３０８はオン状態にあり、電圧ＶＧＳ５１０が閾値より負の負の値−ＶＯＦＦ５３０にあるとき、ＨＦＥＴ３０８がオフ状態にある。再度、この説明される極性は、ノーマリーオン（デプレッション型）である一つの例示的なＨＦＥＴに対応する。ノーマリーオフＨＦＥＴ（エンハンスメント型）の場合、電圧ＶＧＳ５１０が正の閾値以下であるとき、デバイスはオフ状態にあり、電圧ＶＧＳ５１０が正の閾値より大きいとき、オン状態にある。図５Ａに示す例において、ＨＦＥＴ３０８は、時点ｔｏ５３５においてオン状態からオフ状態にスイッチングする。
【００５１】
図５Ｂは、ｔ０  ５３５近傍の時間に対する、図５Ａに示す例示的な回路における例示的なＨＦＥＴスイッチ３０８のドレイン電流ＩＤ５１５および電圧ＶＤＳ５２０を示すグラフ５５０である。図５Ｂにおいて、電流および電圧が同じ縦軸５５５上にプロットされる。グラフ５５０は、オン状態とオフ状態との間における遷移が、初期時点ｔ１  ５７５から最終時点ｔＦ５８０の間の有限の期間にわたって発生することを示す。
【００５２】
遷移中、ドレイン電流５７０が、時点ｔ１  ５７５前の値Ｉ１  ５６０から時点ｔＦ５８０後の実質的にゼロまで変化する。さらに遷移中、ドレイン端子３０６とソース端子３１８との間における電圧５６５が、時点ｔ１  ５７５前のＶ１  ５８５値から、時点ｔＦ５８０後のはるかに大きな値ＶＢ５９０まで変化する。
【００５３】
実際の回路は、図５Ａに示す例示的な回路において考慮されないインダクタンスを含むことが理解される。インダクタンスの典型的な値が考慮されない場合、時点ｔ１  ５７５から時点ｔＦ５８０の間における値１１  ５６０から実質的にゼロまでのドレイン電流の遷移は、ドレイン端子３０６とソース端子３１８との間における電圧を、電圧源３１２の値ＶＢより実質的に高い値まで上げる。従って、電力スイッチの絶縁破壊電圧は、典型的には回路内における最高電源電圧よりはるかに大きくなければならない。
【００５４】
図６は、図５Ａに示す例示的な回路の動的な条件下での、図４と同じ断面を示す図６００であり、全体として図５Ｂのグラフに示される条件の場合における電荷の分布および電流を示す。図４に示されるように、デバイスの電気的な性質をより良好に示すことを可能にするために、導電接点の機械的な表現は省略されている。
【００５５】
図６は、時点ｔ１  ５７５から時点ｔＦ５８０の間における図５Ｂに示されるようなオン状態からオフ状態への遷移中の、例示的な容量結合された電荷分配構造物の動作を示す。図６に示されるように、ドレイン端子３０６とソース端子３１８との間における電圧ＶＤＳ５２０が値ＶＢに向かって上昇するので、電子の流れ６６０およびドレイン電流ＩＤ５１５はゼロに向かって減少する。
【００５６】
電子は、電子の流れ６６０がゼロに向かって減少するにつれて、チャネルの二次元電子気体を去り、チャネル内における電荷をより弱い負にする。その結果、チャネルの電子気体を補償する正の表面電荷は、減らされる必要がある。表面における正電荷の減少は、表面における負電荷６５０の増加により達成される。従って、周辺環境からの電子が蓄積されて第２の活性層１１５の正の表面電荷を減らすので、コンデンサＣＳ０  ４０５、ＣＳ１  ４１５、ＣＳ２  ４２５、およびＣＳＮ４３５が、それぞれ、電流ＩＱ０  ６１０、ＩＱ１  ６２０、ＩＱ２  ６３０、およびＩＱＮ６４０を導通させる。電荷の減少は、放電と呼ばれることもある。電荷の回復は、再充電と呼ばれることもある。電力スイッチがオン状態からオフ状態への遷移をもたらすときに、第２の活性層１１５の表面における電荷の動的な分布は、ドレイン端子３０６とソース端子３１８との間における材料内において電界を多かれ少なかれ一様に広げる。従って、電荷分配構造物は、デバイスのスイッチング遷移中、ＨＦＥＴデバイスにおける表面放電および表面再充電をもたらすように構成される。
【００５７】
同様に、ＨＦＥＴスイッチがオフ状態からオン状態への遷移をもたらすとき、電子の流れ６６０が増えるにつれて、電子がチャネルの二次元電子気体に入る。その結果、チャネルの電子気体の増加を補償するために、正の表面電荷が増える必要がある。従って、コンデンサＣＳ０  ４０５、ＣＳ１  ４１５、ＣＳ２  ４２５、およびＣＳＮ４３５は、ＨＦＥＴの表面から周辺環境に電子を移送する電流を導通させ、第２の活性層１１５の表面における正電荷を増やす。
【００５８】
前述のように、多くの場合、オフ状態とオン状態との間における遷移をできる限り速くすることが望ましい。この遷移の速度は、デバイスのスイッチング速度と呼ばれる。仮に、信号がそのスイッチング速度より速い速度でＨＦＥＴを駆動するならば、デバイスは、回復不能なデバイスの劣化をもたらし得る早すぎる絶縁破壊を経験し得ることとなる。デバイスのスイッチング速度を特定する際の重要な因子は、その表面放電および再充電時間であり、電荷分配構造物のために使用される特定の構成に部分的に依存する。従って、電荷分配構造物は、全体的に、設計目標のスイッチング速度より速い速度で表面放電および再充電をもたらすように設計されなければならない。
【００５９】
図７Ａは、本発明の教示に従った容量結合された電荷分配構造物を含む例示的なＨＦＥＴの様々な部分および特徴の相対位置を示す斜視図７００である。図７Ｂは、図７Ａに示されるデバイスの異なる斜視図７５０である。図７Ａおよび図７Ｂに示される例示的な半導体デバイスは、図１において説明されるものと同じ種類のデバイスである。
【００６０】
図７Ａおよび図７Ｂは、本発明の教示に従ったＨＦＥＴの製造中に堆積された金属から、電荷分配構造物のコンポーネントがどのように組み立てられ得るかを示す。例示的なデバイスのいくつかの層の一部が図７Ａおよび図７Ｂにおいて取り除かれて、下にある特徴をより詳細に見せる。通常はすべての層がデバイス全体をカバーし、デバイスの各側における同じ垂直面で終端する。
【００６１】
図１の断面図と同じように、図７Ａの斜視図の観測者に最も近い面は、第１の活性層７２８、第２の活性層７２６、および誘電体層７２４を示す。図７Ａは、第２の活性層７２６の上方に堆積された導電ソース接点７１２および導電ドレイン接点７２２をさらに示す。
【００６２】
ゲート誘電体７２４は、ソース接点７１２とドレイン接点７２２との間において、第２の活性層７２６の上方に堆積される。導電ゲート接点７１４は、ゲート誘電体層７２４の上方に堆積される。図７Ａおよび図７Ｂは、２つのパッシベーション層７０８および７１０として、図１に示されるパッシベーション層１０５を示し、パッシベーションが製造工程の２ステップにおいて堆積されることを示す。
【００６３】
図１の断面には現れないが図７Ａおよび図７Ｂにおいて明確に示される特徴は、例示的な電荷分配構造物が２つの異なる層上に製造されることである。電荷分配構造物の水平コンポーネントは、適切な厚さの導電材料により製造され、上部からの従来の二次元の図ではストライプとして現れる。一例において、ストライプの厚さは、ストライプの幅と概ね同じ寸法であり得る。本明細書において説明される例は、水平コンポーネントをストライプとして表すが、より一般的には、水平コンポーネントは、多種多様な異なる断面形状をもつ長尺部材であり得る。
【００６４】
図７Ａは、３つの導電性電荷分配構造物のコンポーネントのうち、１つの層を形成する上部ストライプ７０２、７０４、および７０６と、別の層を形成する底部ストライプ７１６、７１８、および７２０とを示す。例えば、導電コンポーネントＥ１は、導電材料の２つのストライプ７０２および７１６により構築される。同様に、導電コンポーネントＥ２は、導電材料の２つのストライプ７０４および７１８により構築され、導電コンポーネントＥ３は、導電材料の２つのストライプ７０６および７２０により構築される。示されるように、電荷分配構造物の１つのコンポーネントの上部ストライプが、隣接した導電コンポーネントの底部ストライプに少なくとも部分的に重なることにより、それが互いに容量結合される。例えば、コンポーネントＥ２の上部ストライプ７０４がコンポーネントＥ１の底部ストライプ７１６に重なり、コンポーネントＥ３の上部ストライプ７０６がコンポーネントＥ２の底部ストライプ７１８に重なる。加えて、導電コンポーネントＥ１の上部ストライプ７０２がゲート７１４に重なる。
【００６５】
各導電コンポーネントの上部導電ストライプと底部導電ストライプとは、絶縁パッシベーション層により、それらの長さの大部分に沿って離間され、絶縁パッシベーション層内を介して通るそれらのそれぞれの長さの比較的小さなセクションのみに沿って互いに連結され得る。
【００６６】
図７Ｂは、各ストライプの一端部においてパッシベーション層７１０内における縦ビアを通してそれぞれの導電堆積体７５６、７５４、および７５２により連結された、底部ストライプ７１６に連結された上部ストライプ７０２と、底部ストライプ７１８に連結された上部ストライプ７０４と、底部ストライプ７２０に連結された上部ストライプ７０６とを示す。
【００６７】
電荷分配構造物のコンポーネントの上部ストライプと底部ストライプとは、ストライプの端部間における任意の場所で連結され得ることが理解される。それらは、いずれか半導体デバイスの活性領域内または半導体デバイスの活性領域の外部において連結され得る。
【００６８】
ストライプの寸法とそれらの間の距離は、電荷分配構造物のコンポーネント間における所望のキャパシタンスを達成するために、誘電体材料の電気的な性質とともに選択され得る。例えば、ゲート接点７１４とドレイン接点７２２との間隔は、用途に対して適切とみなされる電界の大きさにより設定され、ＧａＮデバイスの場合、典型的には１マイクロメートル当たり５０から１００ボルトの間である。デバイスの製造のために選択されたリソグラフィ技術が、ストライプの最小幅を決定する。最小幅と所望の電界とを知ることは、設計者がストライプ数とそれらの間隔とを計算することを可能にする。ストライプの最大数は、ストライプ間における所望の大きさの電界を達成するために必要な、最小幅とストライプ間の距離とにより決定され得る。デバイスがオフであるときに、各ストライプの下方にある２ＤＥＧが空乏化されるという仮定を使用して、設計者は、各ストライプに関係する電荷量を計算し得る。各底部ストライプとその下のチャネルとの間におけるキャパシタンスは、電圧および電荷から計算され得る。チャネルに関係する電荷が、電荷分配構造物のコンポーネント間で移送され得ることを保証するために、上部ストライプと隣接した底部ストライプとの間におけるキャパシタンスは、底部ストライプとチャネルとの間におけるキャパシタンスより十分に大きくなければならない。
【００６９】
上述のように、一実施形態において、電荷分配構造物は、全体的に、それが、設計目標のスイッチング速度より速い速度での表面放電と再充電とを行うように設計されなければならない。満足のいく結果を達成するために必要な放電および再充電の量は、用途に依存し得る。しかし、概して、再充電工程中に提供される電荷の量は、チャネル内に存在する空間電荷と同等でなければならない。特定の一実施形態において、放電の量は、電荷分配構造物のストライプの下方に蓄積する最大表面電荷の少なくとも約９０％であり得る。同様に、再充電の量は、電荷分配構造物のストライプの下方に蓄積する最大表面電荷の少なくとも約９０％であり得る。スイッチングサイクルの終了時にデバイスがスイッチングサイクルの開始時におけるデバイスの状態に戻されるように、再充電の量は、スイッチングサイクル中における放電の量に実質的に等しいと想定される。もちろん、電荷分配構造物のストライプの直下にない位置では、放電および再充電の量は、より少なくなる。ストライプ間において空乏化された表面電荷を補償するために、いくつかの実施形態において、再充電は、ストライプの下方に蓄積する最大電荷の１００％より大きなものであり得る。このように、電荷は、ストライプ間におけるそれらの表面部分に分散され得る。
【００７０】
図８は、本発明の教示に従った電荷分配構造物を含む図７Ａおよび図７Ｂに示される例示的な半導体デバイスを構築するための、例示的な一工程における動作の見本的な流れを全体的に示す例示的なフロー図である。ブロック８０５における開始後、高電子移動度トランジスタ（ＨＥＭＴ）のための構造物は、ブロック８１０において、当技術分野において知られているように、活性領域と、ドレインとソースとのためのオーミック接点とを含むように形成される。次に、ステップ８１５において、活性領域の上方にゲート誘電体層が形成される。
【００７１】
ブロック８１５においてゲート誘電体層が形成された後、ブロック８２０において、ゲートのための金属化体と、電荷分配構造物の底部ストライプのための金属化体とが、ゲート誘電体層の上方に形成される。次に、ブロック８２５において、第１のパッシベーション層が、ゲートのための金属と、底部ストライプのための金属と、ドレインおよびソースのための接点との上方に形成される。
【００７２】
次に、ブロック８３０において、ビアが、第１のパッシベーション層を通って形成され、上部ストライプに底部ストライプを連結して電荷分配構造物のコンポーネントを形成することが望ましい。次に、ブロック８３５において、金属が、第１のパッシベーション構造物の表面上に、第１のパッシベーション層内のビアを通して堆積され、電荷分配構造物の底部ストライプに連結された電荷分配構造物の上部ストライプを形成する。工程は、ブロック８４０における第２のパッシベーション層の形成で終わる。
【００７３】
図９Ａは、本発明の教示に従った容量結合された電荷分配構造物を含む別の例示的なＨＦＥＴの様々な部分および特徴の相対位置を示す斜視図９００である。図９Ｂは、図９Ａに示されるデバイスの異なる斜視図９５０である。図９Ａおよび図９Ｂに示される例示的な半導体デバイスは、任意選択的なゲート誘電体層を可能にするパッシベーションの追加的な層を含むのに対して、図７Ａおよび図７Ｂに示される構造物においてゲート誘電体層７２４は必須である。ゲート誘電体層９２４を含まない例において、ゲート接点９１４は、第２の活性層９２６に対してショットキー接点を形成し、パッシベーション層９３０は、第２の活性層９２６から、電荷分配構造物のコンポーネントＥ１  ９１６、Ｅ２  ９１８、およびＥ３  ９２０を絶縁する。
【００７４】
図９Ａおよび図９Ｂは、本発明の教示に従って、ＨＦＥＴの製造中に堆積された金属から電荷分配構造物のコンポーネントがどのように組み立てられ得るかを示す。図７Ａおよび図７Ｂと同様に、下にある特徴をより詳細に見せるために、例示的なデバイスのいくつかの層の一部が、図９Ａおよび図９Ｂにおいて取り除かれている。
【００７５】
図７Ａおよび図７Ｂに示す図と同様に、図９Ａの斜視図において観測者に最も近い面は、第１の活性層９２８、第２の活性層９２６、および任意選択的な誘電体層９２４を示す。図９Ａは、第２の活性層９２６の上方に堆積された導電ソース接点９１２と導電ドレイン接点９２２とをさらに示す。
【００７６】
任意選択的なゲート誘電体９２４は、ソース接点９１２とドレイン接点９２２との間において、第２の活性層９２６の上方に堆積される。導電ゲート接点９１４がゲート誘電体層９２４の上方に堆積された後、ゲート接点９１４とソース接点９１２とドレイン接点９２２との上方に第１のパッシベーション層９３０が堆積される。ゲート誘電体９２４を使用しない例では、ゲート接点９１４が、第２の活性層９２６上に直接堆積されて、ショットキー接点を形成する。
【００７７】
第１のパッシベーション層９３０は、容量結合された電荷分配構造物の底部ストライプ９１６、９１８、および９２０の３つの側部を囲み、底部ストライプを互いに分離し、底部ストライプの下方にある、および、底部ストライプに隣接したデバイスの他の部分から分離する。図９Ａおよび図９Ｂは、第２のパッシベーション層９１０と第３のパッシベーション層９０８とをさらに示す。
【００７８】
図７Ａおよび図７Ｂと同様に、図９Ａの代替的な構築物は、電荷分配構造物の３つのコンポーネントを形成する上部ストライプ９０２、９０４、および９０６とともに底部ストライプ９１６、９１８、および９２０を示す。図９Ｂは、各ストライプの一端部においてパッシベーション層９１０内における縦ビアを通してそれぞれの導電堆積体９５６、９５４、および９５２により連結された、底部ストライプ９１６に連結された上部ストライプ９０２、底部ストライプ９１８に連結された上部ストライプ９０４、および底部ビーム９２０に連結された上部ストライプ９０６を示す。
【００７９】
図１０は、本発明の教示に従った電荷分配構造物を含む、図９Ａおよび図９Ｂに示される例示的な半導体デバイスを構築するための、例示的な一工程における動作の見本的な流れを全体的に示す例示的なフロー図である。ブロック１００５における開始後、ブロック１０１０において、当技術分野において知られているように、活性領域とドレインおよびソースのためのオーミック接点とを含むように、高電子移動度トランジスタ（ＨＥＭＴ）のための構造物が形成される。次に、ブロック１０１５において、活性領域の上方に、任意選択的なゲート誘電体層が形成され得る。任意選択的なゲート誘電体層を使用しない例では、ブロック１０１５はスキップされる。
【００８０】
ブロック１０１５における動作の完了後、次に、任意選択的なゲート誘電体層を使用する例では、ブロック１０２０において、ゲートのための金属化体が形成される。次に、ブロック１０２５において、第１のパッシベーション層が、ゲートのための金属と、ドレインおよびソースのための接点との上方に形成される。第１のパッシベーション層の形成は、電荷分配構造物の底部ストライプのためのチャネルとも呼ばれ得る占有領域を形成するための、パッシベーション材料の除去を含み得る。次に、ブロック１０３０において、電荷分配構造物の底部ストライプのために金属が堆積された後、ブロック１０３５において、第２のパッシベーション層が堆積される。
【００８１】
次に、ブロック１０４０において、ビアが、第２のパッシベーション層を通って形成され、上部ストライプに底部ストライプを連結して、電荷分配構造物のコンポーネントを形成することが望ましい。次に、ブロック１０５５において、第２のパッシベーション層の表面上に、および、第２のパッシベーション層内のビアを通して金属が堆積されて、電荷分配構造物の底部ストライプに連結された電荷分配構造の上部ストライプを形成する。ブロック１０５０において、第３のパッシベーション層の形成により、本工程が終わる。
【００８２】
開示される明細書により教示されるＨＥＭＴの試作品が製造されたことが留意されなければならない。絶縁破壊電圧（１７マイクロメートルのドリフト領域の場合、７５０Ｖを上回る）が実験的に測定され、結果は満足のいくものであった。結果は、さらに、ＨＥＭＴのＲＤＳＯＮがスイッチング中に適切に制御されることを示した。
【００８３】
本発明の教示はここまでにおいてＨＦＥＴの文脈で説明されるが、これらの教示は、他の半導体デバイスでも同様に使用され得る。例えば、本発明の電荷分配構造物は、ＨＦＥＴにおいて見られるようなチャネル層の上方ではなくチャネル層の下方にドナー層が形成されることを除いてＨＦＥＴと同様な、反転されたＨＦＥＴとともに使用され得る。
【００８４】
本発明に関して示される例についての上述の説明は、要約で説明される事項を含め、網羅的であることも、開示される形態そのものへの限定であることも意図されない。本発明の特定の実施形態および例が、本明細書において例示を目的として説明されるが、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、具体的で例示的な電圧、電流、周波数、出力範囲値、時間などが説明のために提示されることと、本発明の教示に従った他の実施形態および例において他の値も使用し得ることとが理解される。
【００８５】
前述の詳細な説明を考慮して、本発明の例に対してこれらの変更が適用され得る。後述の請求項で使用される用語は、本発明を明細書と請求項とに開示される特定の実施形態に限定するように解釈されてはならない。むしろ、範囲は、後述の請求項により完全に定義されなければならない。
【図１】
2018152555.tif 000004
【図２】
2018152555.tif 000005
【図３Ａ】
2018152555.tif 000006
【図３Ｂ】
2018152555.tif 000007
【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
2018152555.tif 000012
【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【外国語明細書】
SWITCHING DEVICE WITH CHARGE DISTRIBUTION STRUCTURE

CROSS-REFERENCE TO RELATED APPLICATION
[0001]       This application is a continuation-in-part of US Serial No. 15/388,812, filed December 22, 2016, entitled, “SWITCHING DEVICE WITH CHARGE DISTRIBUTION STRUCTURE” which is a continuation of US Serial No. 13/537,407, filed June 29, 2012, entitled, “SWITCHING DEVICE WITH CHARGE DISTRIBUTION STRUCTURE”, now abandoned. This application is related to US Patent Nos. 9,245,879 (Attorney Ref. 2024/8) and 9,425,195 (Attorney Ref. 2024/8C1), as well as copending U.S. Patent Application Serial No. 15/218,145, filed July 25, 2016 (Attorney Ref. 2024/8C2) entitled "Static Discharge System", incorporated by reference herein in their entirety.
BACKGROUND 
[0002]       This invention is related to semiconductor devices. In particular, the invention is related to high voltage heterostructure field effect transistors (HFETs) that operate as power switches.
[0003]       High voltage semiconductor switches are key components in electronic circuits for power conversion. Examples of these applications include power supplies for electronic equipment, drives for electric motors, and inverters for solar cells.
[0004]       A power switch has an on state that allows the device to conduct current, and an off state that prevents the device from conducting current. When in the on state, a power switch may conduct tens or hundreds of amperes while the voltage across the switch is less than one volt. When in the off state, the power switch typically must withstand hundreds or thousands of volts while conducting substantially zero current. The voltage that the device can withstand in the off state while conducting no more than a given small value of current is sometimes referred to as the breakdown voltage.
[0005]       It is usually desirable that the transition between the two states be as fast as possible because during the transition there may be relatively high current in the switch at the same time there is relatively high voltage across the switch. The presence of relatively high current and high voltage at the same time represents a loss of energy that at best is undesirable and at worst could destroy the switch.
[0006]       High voltage HFETs are attractive for use as power switches primarily because they can change states substantially faster than other semiconductor switches that conduct the same currents at similar voltages. The materials used in the construction of HFETs also allow them to operate at higher temperatures than transistors that use traditional silicon-based technology.
[0007]       A major problem with the fabrication of HFETs for power switches is that existing techniques produce devices with breakdown voltages that are substantially below the values that are theoretically possible. In addition, it is difficult to predict how the application of known techniques such as the use of field plates influences the breakdown voltage. As such, the design of devices for specific characteristics is difficult and time-consuming, requiring the application of cut-and-try methods to fabricate and test hardware rather than the use of computer modeling.
[0008]       A solution is required that will allow power HFETs to be designed in less time for desired performance with predictable breakdown voltage.
BRIEF DESCRIPTION OF THE DRAWINGS
[0009]       Non-limiting and non-exhaustive embodiments of the present invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
[0010]       FIG. 1 is a cross-section of an example semiconductor device showing the components of an example charge distribution structure in accordance with the teaching of the present invention.
[0011]       FIG. 2 is a cross-section of an example semiconductor device showing capacitance between components of an example charge distribution structure and an active layer in the semiconductor device in accordance with the teachings of the present invention.
[0012]       FIG. 3A is schematic diagram of an example circuit that includes a semiconductor device with a charge distribution structure in accordance with the teachings of the present invention under the conditions of constant voltage and current.
[0013]       FIG. 3B is a graph that shows relative magnitudes of constant voltage and current in the example circuit of FIG. 3A.
[0014]       FIG. 4 is a cross-section of a portion of the example semiconductor device in the circuit of FIG. 3A generally illustrating the distribution of charge and capacitance for the conditions depicted in the graph of FIG. 3B.
[0015]       FIG. 5A is a schematic diagram of another example circuit that includes a semiconductor device with a charge distribution structure in accordance with the teachings of the present invention under the conditions of dynamic voltage and current.
[0016]       FIG. 5B is a graph that shows relative magnitudes of dynamic voltage and current in the example circuit of FIG. 5A.
[0017]       FIG. 6 is a cross-section of a portion of the example semiconductor device in the circuit of FIG. 5A generally illustrating the distribution of charge and capacitance for the conditions depicted in the graph of FIG. 5B.
[0018]       FIG. 7A is an illustration in a perspective view that shows the relative positions of various parts and features of an example semiconductor device that includes a charge distribution structure in accordance with the teachings of the present invention.
[0019]       FIG. 7B is an illustration in a different perspective view of the example semiconductor device in FIG. 7A illustrating the relative positions of other parts and features not visible in the view of FIG. 7A.
[0020]       FIG. 8 is an example flow diagram illustrating generally a sample flow of operations in a process to construct the example semiconductor device illustrated in FIG. 7A and FIG. 7B with a charge distribution structure in accordance with the teachings of the present invention.
[0021]       FIG. 9A is an illustration in a perspective view that shows the relative positions of various parts and features of another example semiconductor device that includes a charge distribution structure in accordance with the teachings of the present invention.
[0022]       FIG. 9B is an illustration in a different perspective view of the example semiconductor device in FIG. 9A illustrating the relative positions of other parts and features not visible in the view of FIG. 9A.
[0023]       FIG. 10 is an example flow diagram illustrating generally a sample flow of operations in a process to construct the example semiconductor device illustrated in FIG. 9A and FIG. 9B with a charge distribution structure in accordance with the teachings of the present invention.
DETAILED DESCRIPTION
[0024]       In the following description, numerous specific details are set forth in order to
provide a thorough understanding of the present invention. It will be apparent, however, to one having ordinary skill in the art that the specific detail need not be employed to practice the present invention. In other instances, well-known materials or methods have not been described in detail in order to avoid obscuring the present invention.
[0025]       Reference throughout this specification to "one embodiment", "an embodiment", "one example" or "an example" means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention. Thus, appearances of the phrases "in one embodiment", "in an embodiment", "one example" or "an example" in various places throughout this specification are not necessarily all referring to the same embodiment or example. Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or
subcombinations in one or more embodiments or examples. Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality. In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
[0026]       The surface charge in a GaN HEMT must be distributed in a particular manner in order to achieve high breakdown voltages and avoid the deep traps ionization. If care is not taken of the surface charge, the deep traps ionization results in the absence of channel conduction during the switching from off-state to on-state. This effect is well known and is referred to as current collapse or dispersion. According to the present invention, in GaN HEMTs a lateral conductive channel (shown later in FIG. 1) may be formed below the source, gate, and drain (control) terminals of the HEMT. The length of the conductive channel may be from source to drain.  Furthermore, a drift region may be formed below the gate and may span from the gate terminal to the drain terminal. In one aspect of the present invention, an HEMT may have a breakdown voltage which is proportional to the length of a drift region if in the OFF state. Also the space charge of the depletion region (a part of the drift region where the current carriers are flushed away) is compensated externally. Preferably, in one embodiment, the charge must be compensated by over 90%. The compensation naturally occurs during the deep traps and surface traps ionization; however, while turning the GaN HEMT back to the ON state, these states cannot be recharged back, which results in current collapse. It is important therefore to provide surface recharging by some other means. A charge distribution grid, in accordance with the present invention is designed to provide this charge.
[0027]       A space charge compensation may be required in GaN devices in order to achieve higher breakdown voltages. Known references such as Solid-state electronics by E. Calleja, S. Christoloveanu, A. Zaslavsky, and Y Kuk (also attached) also state that without space charge compensation the breakdown field of GaN may be reached at drain biases as low as 25-40V.  Those skilled in the art may appreciate that at these voltages, the length of a depletion region may not exceed 0.15 - 0.2 um. With 90% charge compensation, on the other hand, the depletion region may extend up to 1.5- 2 um. Therefore, the charge distribution grid dimensions should not preferably exceed 2 microns. Furthermore, it may preferably be 1 micron.
[0028]       FIG. 1 shows the salient features of an example semiconductor device that
benefits from the teachings of the present invention. In particular, FIG. 1, which is not drawn to scale, is a cross-sectional view 100 through one part of a high voltage heterostructure field effect transistor (HFET). The example HFET illustrated in FIG. 1 comprises a first active layer 120 and a second active layer 115.
[0029]       The first active layer 120 is typically disposed over a substrate (not shown in FIG. 1) that may be formed from various materials such as sapphire (Al2O3), silicon (Si), or silicon carbide (SiC) as is known in the art. Various techniques of fabrication may call for layers of other materials to be disposed between the substrate and the first active layer 120 to facilitate the construction of the device.
[0030]       The first active layer 120 in the example of FIG. 1 is comprised of gallium nitride (GaN). In other examples, different semiconductor materials containing nitride compounds of other elements from Group III of the Periodic Table of the Elements may comprise the first active layer 120.
[0031]       The second active layer 115 in the example of FIG. 1 is comprised of aluminum gallium nitride (AlGaN). In other examples, different Group III nitride semiconductor materials such aluminum indium nitride (AllnN) and aluminum indium gallium nitride (AllnGaN) may comprise the second active layer 115. The material of the second active layer 115 may be a non-stoichiometric compound. In such materials, the ratios of the elements are not easily represented by ordinary whole numbers. For example, the second active layer 115 may be a non-stoichiometric compound of a Group III nitride semiconductor material such as AlXGa1-XN where O<X<1.
[0032]       In the example of FIG. 1, a conductive source contact 125, a conductive gate contact 130, and a conductive drain contact 150 are disposed over the second active layer 115. Also shown in the sample of FIG. 1 are conductive components, also referred to as hooks, E1 135, E2 140, and EN 145 of a charge distribution structure that will be described in further detail later in this disclosure. The conductive components E1 135, E2 140, and EN 145 may be formed from an electrically conducting material or materials such as one or more metals, heavily doped semiconductors, and the like.
[0033]       In the example HFET of FIG. 1, the components E1 135, E2 140, and EN 145 of the charge distribution structure are located between the gate contact 130 and the drain contact 150. In the example of FIG. 1, the component E1 135 of the charge distribution structure is laterally spaced from the gate contact 130 by a first distance SG 160. In the example of FIG. 1, the component EN 145 of the charge distribution structure is laterally spaced from the drain contact 150 by a second distance SD 170. In the example of FIG. 1, the second distance SD 170 is greater than the first distance SG 160. The spacing between any two components SE 165 of the charge distribution structure may be selected to achieve desired performance characteristics as described in detail
later in this disclosure.
[0034]       While the example HFET of FIG. 1 shows three conductive components forming the charge distribution structure, any suitable number of conductive components may be employed, including, in some cases, a single conductive component. Moreover, as shown in FIG. 1, in those implementations where multiple conductive components are employed, the conductive components may define a metal grid formed from a series of periodically repeating components which are identical to one another. In other examples, the conductive components need not periodically repeat, nor must they all be identical to one another. Rather, different conductive components may have different configurations, dimensions, and so on.
[0035]       Also in the example HFET of FIG. 1, a gate dielectric layer 110 separates the gate contact 130 and the components E1 135, E2 140, and EN 145 of the charge distribution structure from the second active layer 115. A passivation layer 105 of a dielectric material is disposed around the contacts and above the gate dielectric layer 110 in the example HFET of FIG. 1. The passivation layer 105 provides stability of the electrical characteristics of the device by isolating the surface of the device from electrical and chemical contaminants in the environment.
[0036]       In other examples that use different arrangements of passivation layers, the gate dielectric layer 110 is optional. In examples without the gate dielectric layer 110, the gate contact 130 forms a Schottky contact to the second active layer 115, and a separate passivation layer insulates the components E1 135, E2 140, and EN 145 of the charge distribution structure from the second active layer 115. A Schottky contact is a junction between a metal and a semiconductor that conducts current between the metal and the semiconductor in only one direction. Transistors without the gate dielectric layer are sometimes called Schottky gate transistors. An example of a construction that uses an optional gate dielectric layer is presented later in this disclosure.
[0037]       The example HFET depicted in FIG. 1 is also known as a high electron mobility transistor (HEMT). In the HEMT of FIG. 1, the second active layer 115, which generally has a higher bandgap than the first active layer 120, gives rise to a layer of electric charge 155 in the first active layer 120 near the second active layer 115. The layer of electric charge 155 defines a lateral conductive channel. The first active layer 120 is sometimes called the channel layer. The second active layer 115 is sometimes called the barrier layer or the donor layer. The layer of electric charge 155 which defines the lateral conductive channel is sometimes called a two-dimensional electron gas (2DEG) because electrons, trapped in the quantum well that results from the difference in the bandgaps, are free to move in two dimensions but are tightly confined in the third dimension. In one example, the length of the electric charge layer 155 and length of the conductive channel formed by the electric charge layer may be less than twenty five microns and more particularly, may be equal to twenty three microns. The length of the drift region which is formed below the gate 130 and which spreads from gate 130 to drain 150 is in this one example nineteen microns.   
[0038]       As discussed below, the two-dimensional electron gas is thought to arise at least in part from the presence of polarization charge in the second active layer 115. The illustrations and explanations that follow will distinguish polarization charge, surface charge, and the mobile charge of the 2DEG in the HEMT.
[0039]       When used as a power switch, source contact 125, gate contact 130, and drain contact 150 of the HFET are coupled through terminals to form electrical connections to external circuits. In operation, electric charge in the two-dimensional electron gas 155 moves in a channel between the source contact 125 and the drain contact 150 to become a current in an external circuit. The electric charge, and hence the current, is controlled by a voltage from an external circuit that is electrically connected between the gate contact 130 and the source contact 125.
[0040]       As used in this disclosure, an electrical connection is an ohmic connection. An ohmic connection is one in which the relationship between the voltage and the current is linear and symmetric for both directions of the current. For example, two metal patterns that contact each through only metal are electrically connected. In contrast, the drain contact 150 and the source contact 125 are not electrically connected in the example HFET of FIG. 1 because any connection between these contacts is through a channel in the semiconductor and controlled by the gate contact 130. Similarly, the gate contact 130 is not electrically connected to the semiconductor 115 under the gate contact 130, and the gate contact 130 is not electrically connected to the 2DEG 155 when a gate dielectric 110 is used to insulate the gate contact 130 from the semiconductor 115 beneath.
[0041]       FIG. 2 is a cross-sectional view 200 of the example HFET illustrated in FIG. 1 showing capacitors with dashed lines to represent capacitance between the individual components of the charge distribution structure and between those components and other parts of the device. It is appreciated that capacitance exists between every pair of objects that can possess an electric charge. FIG. 2 highlights the capacitance that is chiefly involved in the operation of the HFET with the charge distribution structure according to the teachings of the present invention.
[0042]       Capacitance C0 205 represents the capacitive coupling between the gate contact 130 and component E1 135. Capacitance C1 210 represents the capacitive coupling between component E1 135 and component E2 140. Capacitance CN 215 represents the capacitive coupling between component EN-1 (E2 140 in the example of FIG. 2) and component EN 145.
[0043]       Capacitance CSO 220 represents the capacitive coupling between the gate contact 130 and the 2DEG 155. Similarly, capacitances CS1 225, CS2 230, and CSN 235 represent the capacitive coupling between the 2DEG 155 and components E1 135, E2 140, EN 145 respectively of the charge distribution structure.
[0044]       Since the components of the charge distribution structure are coupled to other parts of the device by capacitance rather than by direct electrical connection, the individual components of the charge distribution structure can change their electrostatic potentials in response to changes in the voltages applied to the terminals of the device. Since the electrostatic potential of each component of the charge distribution structure may have a different value, the electrostatic potential along the 2DEG 155 can be distributed relatively evenly to avoid undesirable effects of field crowding such as reduced breakdown voltage.
[0045]       By redistributing electric charge in the presence of changing electric fields, each component of the capacitively-coupled charge distribution structure can match its potential with that of the portion of the conductive 2DEG channel beneath it. This property distinguishes the capacitively-coupled charge distribution structure from conventional conductive field redistribution structures known as field plates that have the electrostatic potential firmly fixed at the potential of one of the device's terminals. Such field plates may form undesirable high magnitude electric fields near their edges.
[0046]       Preferably the capacitance between the two neighboring conductive components follows the rule of a capacitive divider. In general, as known in the art, in a semiconductor device with conductive components, the area of the surface of a conductive component which is adjacent to a semiconductor surface may be referred to as a footprint of the conductive component. It may be appreciated by people skilled in the art that the capacitance between the semiconductor surface and the conductive component may be substantially related to the footprint of the conductive component. In one embodiment of the present invention it may be assumed that the period of the charge distribution structure is 3 microns (2 microns footprint and 1 micron spacing between the conductive components).
[0047]        It may also be assumed in this embodiment that the desired channel voltage drop across one period of the charge distribution structure is 150V (which corresponds to an average channel field of 50V/um, or 0.5MV/cm). It may further be assumed that the footprint of the charge distribution structure depletes the 2D gas in the HEMT channel vertically when a bias of e.g., -40V is applied to it. In the above example, the total amount of voltage across the capacitive divider comprised by the capacitance between EM and EM+1 and the capacitance between EM+1 and the channel may be substantially equal to 150V (the value of M can be between 1 and N-1, 1 < M < N-1). The amount of voltage across the capacitance between EM+1 and the channel is substantially equal to 40V. In other words, the required capacitance between EM and EM+1 may be given by:
C(EM || EM+1) = (40V / 150V)*C(EM+1 || channel)
[0048]       The above may be achieved by providing a proper overlay area of the EM+1 hook over EM, or EM hook over EM+1, or providing an overlay area externally (outside of the device active area). Given the capacitance needed, a person skilled in the art would be able to use the overlay area and dielectric thickness in order to obtain that capacitance value, following roughly the well-known expression for a flat capacitor:
2018152555.tif 000018
where A is the overlay area, ε is the dielectric constant of the dielectric, ε0 is the dielectric permittivity of vacuum, and d is the dielectric thickness. 
It should be noted that the example above demonstrates that in the disclosed embodiment of the present invention, capacitive coupling is not just provided, but is also engineered to obtain the desired channel voltage distribution.
[0049]       FIG. 3A is a schematic diagram 300 of an example circuit that includes a semiconductor device 308 with a charge distribution structure in accordance with the teachings of the present invention under the conditions of constant voltage and current. The semiconductor device 308 in FIG. 3A is an HFET switch with a drain terminal 306, a gate terminal 314, and a source terminal 318. Gate terminal 314 and source terminal 318 of HFET 308 in the example of FIG. 3A are electrically connected to a common return 320 such that the voltage VGS 316 between the gate 314 and the source 318 is zero.
[0050]       The drain terminal 306 of HFET 308 in the example of FIG. 3A is coupled to one end of a resistor 302 that has a value R. The other end of resistor 302 is coupled to a terminal of a constant voltage source 312 that has a positive voltage of value VB with respect to the common return 320. Under the static conditions of the circuit in FIG. 3A, HFET 308 is in the on state, conducting a drain current In 304 with voltage VNS 310 between the drain terminal306 and the source terminal 318.
[0051]       The example semiconductor device 308 is known as a depletion mode device because it requires a non-zero voltage on the gate terminal 314 with respect to the source terminal 318 to stop conduction of drain current In 304. The normal state of a transistor is generally considered to be a state with no signal between the gate and the source. That is, a depletion mode device is considered to be normally on because it may conduct current when it has zero volts between gate and source. Depletion mode HFET devices require a negative voltage that is more negative than a threshold value between gate and source to stop conduction of drain current In 304. A positive voltage between gate and source as well as zero voltage between gate and source will allow a depletion mode device to conduct. Conventional HFET devices are depletion mode devices.
[0052]       Those skilled in the art will appreciate that the present invention may be applied to enhancement mode devices as well as to depletion mode devices. An enhancement mode device requires a non-zero voltage on the gate terminal 314 with respect to the source terminal 318 to allow conduction of drain current ID 304. That is, an enhancement mode device is considered to be normally off because it cannot conduct current when it has zero volts between gate and source. A negative voltage between gate and source will also keep an enhancement mode device off. The examples given in this disclosure with depletion mode devices may be applied to enhancement mode devices by altering the voltage between the gate and the source so that the gate is positive with respect to the source in the on state, and the gate is either negative or at the same potential as the source in the off state. Enhancement mode HFET devices require a positive voltage that is greater than a threshold value between gate and source to allow conduction drain current ID 304.
[0053]       FIG. 3B is a graph 330 showing the drain current ID 304 and voltage VDs 310 for the example circuit of FIG. 3A on the same vertical axis 332. The graph in FIG. 3B shows that the voltage V DS 310 is a constant value V 1 336 that is much less than V8, and that the current ID 304 is a constant value 11 334 that is the voltage across the resistor 302 divided by the resistance R. That is, 11 = (V8 - V1)/R.
[0054]       FIG. 4 is a diagram 400 that shows a cross-section of a portion of the example HFET switch 308 in the example circuit of FIG. 3A generally illustrating the distribution of charge and capacitance for the conditions depicted in the graph of FIG. 3B.  The mechanical representations of the conductive contacts have been omitted from FIG. 4 to allow better illustration of the electrical properties of the device.
[0055]       In the diagram of FIG. 4, capacitors C 1 410, C2 420, and CN 430 represent the capacitance between the conductive components of the charge distribution structure as shown in FIG. 2. Similarly, capacitors CS1 415, CS2 425, and CSN 435 in FIG. 4 represent the capacitance between the 2DEG 155 and the components of the charge distribution structure as shown in FIG. 2. Capacitor CS0 405 in FIG. 4 represents a portion of the capacitance between the gate contact 130 and the 2DEG 155 as shown in FIG. 2.
[0056]       The operation of a HEMT involves interactions between electric charges that arise from multiple physical processes at multiple locations. This disclosure addresses only the charges that are essential to the understanding of the invention, with emphasis on the charges associated with the conduction of current in the capacitance between the conductive components of the charge distribution structure. All known charges are not shown explicitly in the diagrams to avoid unnecessary complexity. It is understood that within the entirety of the device there is an equality of positive and negative charges to make the device electrically neutral. In other words, a negative charge must be compensated by a positive charge somewhere in the device.
[0057]       FIG. 4 shows examples of polarization charge, free mobile charge, and surface charge. Polarization charges 440 and 455 are examples of immobile charge within the second active layer 115. Positive polarization charge 440 near the boundary between the second active layer 115 and the first active layer 120 is compensated by negative polarization charge 455 below the upper surface of the second active layer 115. The origin of the polarization charge will be explained later in this disclosure. The 2DEG 155 in the first active layer 120 is an example of free mobile charge that is negative because electrons carry a negative charge. Other mobile negative charges 450 that are also electrons are removed from the surface of the second active layer 115 to form a positive surface charge (not shown explicitly in FIG. 4) that compensates the negative charge of the 2DEG 155.
[0058]       FIG. 4 shows an electron flow 445 that is the result of the drain current In 304. The electrons comprising the 2DEG 155 move between the source terminal 318 and the drain terminal 306 when the switch 308 is conducting. The electron current 445 is in the opposite direction from the external drain current 304 because electrical current in a circuit is defined by convention to be the flow of positive charge, whereas the electrons have a negative charge. Thus, for electric current, movement of positive charge in one direction is equivalent to movement of negative charge in the opposite direction.
[0059]       The behavior of an HFET may be understood from the interactions between electric fields and electric charges. An electrically neutral device has no net charge. In other words, every positive charge in an electrically neutral device has a corresponding negative charge so that the sum of the positive and negative charges is zero. Although the device may be electrically neutral, the positive and negative charges may not be uniformly distributed within the device. Electrical neutrality does not imply the absence of electric fields. The distribution of charges and the resulting electric fields are important because they influence the breakdown capability of the device.
[0060]       In an electrically neutral HFET, mechanical forces that originate from the mismatch between the spacing between atoms in the different materials produce an electric field, sometimes called a piezoelectric field, which extends from the substrate to the surface of the device. The internal piezoelectric field acts on ionized donor atoms and polarization charges (bound charges rearranged into dipoles) to form a positive charge 440 in the second active layer 115 at the junction between the first active layer 120 and the second active layer 115. The electric field from the positive charges 440 attracts the negative charges of the electrons in the channel to the junction. In other words, the positive charge 440 is locally compensated by the negative charge from the two dimensional electron gas 155 that is necessary for the drain current ID 304.
[0061]       To the extent that the positive charge 440 is due to polarization charge, which with the negative polarization charge 455 has a sum total charge of zero, the free electrons in the channel are globally uncompensated by the polarization charge. Since the layers in the HFET switch 308 are commonly undoped or doped only slightly (unintentionally), the electrons in the channel must be compensated in some other way. The compensation charge has been found to reside on the surface of the HFET switch 308. As shown in FIG. 4, negative charges 450 may be transferred between the surface of the HFET switch 308 and the ambient environment to leave a compensating positive charge (not explicitly shown) at the surface of the HFET switch 308. Without this compensation charge, the channel of the device would not be conducting.
[0062]       Under dynamic conditions when the HFET switch 308 is changing from the on state to the off state, electrons in the two dimensional electron gas leave the channel between the source and the drain. Moreover, the charge in the channel may not be uniformly distributed between drain and source under dynamic conditions. If the positive compensation charge at the surface of HFET switch 308 remains fixed while the negative charge in the channel reduces, electric field gradients (the amount the electric field changes over a distance) may get high enough to damage the device. One purpose of the charge distribution structure is to facilitate charge transfer on the surface of the device to compensate the changing charge in the channel such that the electric field is spread more or less uniformly in the semiconductor material between the source and the drain.
[0063]       FIG. 5A is a schematic diagram 500 that shows the example circuit of FIG. 3A modified for dynamic operation. A variable voltage source 505 is coupled between the gate terminal 314 and the source terminal 318 of HFET 308 in the example of FIG. 5A. Variable voltage source 505 changes the voltage VGS 510 between a negative value -VOFF 530 and a relatively small positive value 525. In the example of FIG. 5A, HFET 308 is in an on state when the voltage VGS 510 is at a value 525 greater than or equal to zero, and HFET 308 is in an off state when the voltage VGS 510 is at a negative value -VOFF 530 that is more negative than a threshold value. Once again, this discussed polarity corresponds to one example HFET which is normally on (depletion mode). For a normally off HFET (enhancement mode), the device would be in an off state when the voltage VGS 510 is less than or equal to a positive threshold value, and in an on state when the voltage VGS 510 is greater than the positive threshold value. In the example of FIG. 5A, HFET 308 switches from an on state to an off state at time to 535.
[0064]       FIG. 5B is a graph 550 that shows the drain current ID 515 and voltage VDs 520 of the example HFET switch 308 in the example circuit of FIG. 5A with respect to time in the vicinity oft0 535. Current and voltage are plotted in FIG. 5B on the same vertical axis 555. The graph 550 shows that the transition between the on state and the off state takes place over a finite interval between an initial time t1 575 and a final time tF 580.
[0065]       During the transition, the drain current 570 changes from a value I1 560 before time t1 575 to substantially zero after time tF 580. Also during the transition, the voltage 565 between the drain terminal 306 and the source terminal 318 changes from a value V 1 585 before time t1 575 to a much higher value VB 590 after time tF 580.
[0066]       It is appreciated that practical circuits have inductance that is not considered in the example circuit of FIG. 5A. If typical values of inductance were taken into account, the transition of drain current from the value 11 560 to substantially zero between time t1 575 and time tF 580 would raise the voltage between the drain terminal 306 and the source terminal 318 to a value substantially higher than the value VB of the voltage source 312. Thus, the breakdown voltage of a power switch typically must be much greater than the highest power supply voltage in the circuit.
[0067]       FIG. 6 is a diagram 600 that shows the same cross-section as FIG. 4 under the dynamic conditions of the example circuit of FIG. 5A, generally illustrating the distribution of charge and currents for the conditions depicted in the graph of FIG. 5B. As in FIG. 4, the mechanical representations of the conductive contacts have been omitted to allow better illustration of the electrical properties of the device. 
[0068]       FIG. 6 shows the operation of the example capacitively-coupled charge distribution structure during the transition from the on state to the off state as illustrated in FIG. 5B between time t1 575 and time tF 580. As illustrated in FIG. 6, electron flow 660 and drain current ID 515 are decreasing toward zero as the voltage VDS 520 between the drain terminal 306 and the source terminal 318 is increasing toward the value VB.
[0069]       Electrons leave the two dimensional electron gas of the channel as the electron flow 660 decreases toward zero, making the charge in the channel less negative. As a consequence, the positive surface charge, which compensates for the electron gas of the channel, needs to be reduced. A reduction in positive charge at the surface is achieved by an increase in negative charge 650 at the surface. Accordingly, capacitors CS0 405, CS1 415, CS2 425, and CSN 435 conduct currents IQO 610, IQ1 620, IQ2 630, and IQN 640, respectively, as electrons from the ambient environment accumulate to reduce the positive surface charge of the second active layer 115. A reduction in charge is sometimes referred to as a discharge. A restoration in charge is sometimes referred to as a recharge. The dynamic distribution of charge at the surface of second active layer 115 spreads the electric field in the material between the drain terminal 306 and the source terminal 318 more or less uniformly as the power switch makes the transition from the on state to the off state. Therefore, the charge distribution structure is configured to produce a surface discharge and a surface recharge on the HFET device during a switching transition of the device.
[0070]       Similarly, as the HFET switch makes the transition from the off state to the on state, electrons enter the two dimensional electron gas of the channel as the electron flow 660 increases. As a consequence, the positive surface charge needs to increase in order to compensate for the increase in the electron gas of the channel.  Accordingly, capacitors Cso 405, CS1 415, CS2 425, and CSN 435 conduct currents that transfer electrons from the surface of the HFET to the ambient environment, increasing the positive charge at the surface of the second active layer 115.
[0071]       As previously mentioned, it is often desirable to make the transition between the off state and the on state as fast as possible. The speed of this transition is referred to as the switching speed of the device. If a signal were to drive the HFET at a rate faster than its switching speed, the device may experience premature breakdown, which can lead to irreversible device degradation. An important factor in determining the switching speed of the device is its surface discharge and recharge times, which will depend in part on the particular configuration that is used for the charge distribution structure. Accordingly, the charge distribution structure generally should be designed so that it produces a surface discharge and recharge at a rate that is greater than a design target switching speed.
[0072]       FIG. 7 A is a perspective view 700 showing the relative positions of various parts and features of an example HFET including a capacitively-coupled charge distribution structure in accordance with the teachings of the present invention. FIG. 7B is a different perspective view 750 of the device shown in FIG. 7 A. The example semiconductor device shown in FIG. 7 A and FIG. 7B is same type of device described in FIG. 1.
[0073]       FIG. 7 A and FIG. 7B illustrate how components of a charge distribution structure may be assembled from metal deposited during the fabrication of an HFET in accordance with the teachings of the present invention. Portions of some layers of the example device have been removed in FIG. 7 A and FIG. 7B to expose underlying features in greater detail. All layers would normally cover the entire device, ending at the same vertical plane on each side of the device.
[0074]       Consistent with the cross-section representation of FIG. 1, the face nearest the observer in the perspective view of FIG. 7 A shows a first active layer 728, a second active layer 726, and a dielectric layer 724. FIG. 7 A also shows a conductive source contact 712 and a conductive drain contact 722 deposited over the second active layer 726.
[0075]       The gate dielectric 724 is deposited over the second active layer 726 between the source contact 712 and the drain contact 722. A conductive gate contact 714 is deposited over the gate dielectric layer 724. FIG. 7 A and FIG. 7B show the passivation layer 105 illustrated in FIG. 1 as two layers of passivation, 708 and 710, to indicate that the passivation is deposited in two steps of the fabrication process.
[0076]       A feature not apparent in the cross-section of FIG. 1 but shown clearly in FIG. 7 A and FIG. 7B is that the example charge distribution structure is fabricated on two different layers. Horizontal components of the charge distribution structure are fabricated from conductive material of appropriate thickness, appearing as stripes in a conventional two-dimensional view from the top. In one example, the thickness of the stripes may be approximately the same dimension as the width of the stripes. While the examples discussed herein refer to the horizontal components as stripes, more generally the horizontal components may be elongate members having a wide variety of different cross-sectional shapes.
[0077]       FIG. 7A shows top stripes 702, 704, and 706, which form one layer, and bottom stripes 716, 718, and 720, which form another layer of three conductive components of a charge distribution structure. For example, the conductive component E1 is constructed from two stripes 702 and 716 of conductive material. Likewise, the conductive component E2 is constructed from two stripes 704 and 718 of conductive material and the conductive component E3 is constructed from two stripes 706 and 720 of conductive material. As shown, the top stripe of one component of the charge distribution structure overlaps at least in part with the bottom stripe of an adjacent conductive component so that they are capacitively coupled to one another. For instance, top stripe 704 of component E2 overlaps with bottom stripe 716 of component E1 and top stripe 706 of component E3 overlaps with bottom stripe 718 of component E2. In addition, top stripe 702 of conductive component E1 overlaps with gate 714.
[0078]       The top conductive stripe and the bottom conductive stripe of each conductive component may be separated along most of their lengths by an insulating passivation layer, and joined together only along a relatively small section of their respective lengths through a via in the insulating passivation layer.
[0079]       FIG. 7B shows top stripe 702 joined to bottom stripe 716, top stripe 704 joined to bottom stripe 718, and top stripe 706 joined to bottom stripe 720 by respective conductive depositions 756, 754, and 752 through vertical vias in passivation layer 710 at one end of each stripe.
[0080]       It is appreciated that a top stripe and a bottom stripe of a component of a charge distribution structure may be joined at any place between the ends of the stripes. They may be joined either within the active area of the semiconductor device or outside the active area of the semiconductor device.
[0081]       The dimensions of the stripes and the distance between them may be chosen along with the electrical properties of the dielectric material to achieve a desired capacitance between the components of the charge distribution structure. For example, the spacing between the gate contact 714 and the drain contact 722 will be set by the magnitude of the electrical field deemed appropriate for the application, typically between 50 and 100 volts per micron for a GaN device. The lithographic technology selected for fabrication of the device will determine the minimum width of the stripes. Knowledge of the minimum width and the desired electric field allows the designer to compute the number of stripes and the spacing between them. The maximum number of stripes may be determined from the minimum width and the distance between the stripes necessary to achieve the desired magnitude of electrical field between the stripes. Using the assumption that the 2DEG under each stripe will be depleted when the device is off, the designer can compute an amount of charge associated with each stripe. The capacitance between each bottom stripe and the channel beneath it can be computed from the voltage and the charge. The capacitance between the top stripe and the adjacent bottom stripe must be sufficiently greater than the capacitance between the bottom stripe and the channel to guarantee that the charge associated with the channel can be transferred between components of the charge distribution structure.
[0082]       As discussed above, m one embodiment, the charge distribution structure generally should be designed so that it produces a surface discharge and recharge at a rate that is greater than a design target switching speed. The amount of discharge and recharge that is needed to achieve satisfactory results may be application-dependent. However, in general, the amount charge that is to be provided during the recharge process should be comparable to the space-charge that is present in the channel. In one particular embodiment the amount of discharge may be at least about 90% of the maximum surface charge that accumulates below the stripes of the charge distribution structure. Likewise, the amount of recharge may be at least about 90% of the maximum surface charge that accumulates below the stripes of the charge distribution structure. The amount of recharge is expected to be substantially equal to the amount of discharge during a switching cycle so that at the end of the switching cycle the device is returned to its state at the beginning of the switching cycle. Of course, the amount of discharge and recharge will be less at locations that are not directly below the stripes of the charge distribution structure. In order to compensate for surface charge that is depleted between stripes, in some embodiments the recharge may be greater than 1 00% of the maximum charge that accumulates below the stripes. In this way, charge can be distributed to those surface portions between the stripes.
[0083]       FIG. 8 is an example flow diagram illustrating generally a sample flow of operations in an example process to construct the example semiconductor device illustrated in FIG. 7 A and FIG. 7B with a charge distribution structure in accordance with the teachings of the present invention. After starting in block 805, a structure for a high electron mobility transistor (HEMT) is formed in block 810 with an active area and ohmic contacts for the drain and the source as is known in the art. A gate dielectric layer is then formed over the active area in step 815.
[0084]       After the gate dielectric layer is formed in block 815, metallization for the gate and metallization for the bottom stripes of a charge distribution structure are formed over the gate dielectric layer in block 820. Next, in block 825, a first passivation layer is formed over the metal for the gate, the metal for the bottom stripes, and the contacts for the drain and source.
[0085]       Vias are then formed through the first passivation layer in block 830 where it is desired to join the bottom stripes with top stripes to form components of the charge distribution structure. Metal is then deposited in block 835 on the surface of the first passivation structure and through the vias in the first passivation layer to form top stripes of the charge distribution structure that are joined to bottom stripes of the charge distribution structure. The process ends with the formation of a second passivation layer in block 840.
[0086]       FIG. 9A is a perspective view 900 showing the relative positions of various parts and features of another example HFET including a capacitively-coupled charge distribution structure in accordance with the teachings of the present invention. FIG. 9B is a different perspective view 950 of the device shown in FIG. 9A. The example semiconductor device shown in FIG. 9A and FIG. 9B has an additional layer of passivation that allows an optional gate dielectric layer, whereas the gate dielectric layer 724 is mandatory in the structure illustrated in FIG. 7 A and FIG. 7B. In examples without the gate dielectric layer 924, the gate contact 914 forms a Schottky contact to the second active layer 926, and the passivation layer 930 insulates the components E1 916, E2 918, and E3 920 of the charge distribution structure from the second active layer 926.
[0087]       FIG. 9A and FIG. 9B illustrate how components of a charge distribution structure may be assembled from metal deposited during the fabrication of an HFET in accordance with the teachings of the present invention.  As in FIG. 7 A and FIG. 7B, portions of some layers of the example device have been removed in FIG. 9A and FIG. 9B to expose underlying features in greater detail.
[0088]       Similar to the views of FIG. 7 A and FIG. 7B, the face nearest the observer in the perspective view of FIG. 9A shows a first active layer 928, a second active layer 926, and an optional dielectric layer 924. FIG. 9A also shows a conductive source contact 912 and a conductive drain contact 922 deposited over the second active layer 926.
[0089]       The optional gate dielectric 924 is deposited over the second active layer 926 between the source contact 912 and the drain contact 922. A conductive gate contact 914 is deposited over the gate dielectric layer 924, followed by a first passivation layer 930 deposited over the gate contact 914, source contact 912, and drain contact 922. In examples that do not use the gate dielectric 924, gate contact 914 is deposited directly on the second active layer 926 to form a Schottky contact.
[0090]       The first passivation layer 930 surrounds three sides of bottom stripes 916, 918, and 920 of the capacitively-coupled charge distribution structure, separating the bottom stripes from each other and from other parts of the device below and adjacent to the bottom stripes. FIG. 9A and FIG. 9B also show a second passivation layer 910 and a third passivation layer 908.
[0091]       Similar to FIG. 7 A and FIG. 7B, the alternative construction of FIG. 9A shows top stripes 902, 904, and 906 with bottom stripes 916, 918, and 920 that form three components of a charge distribution structure. FIG. 9B shows top stripe 902 joined to bottom stripe 916, top stripe 904 joined to bottom stripe 918, and top stripe 906 joined to bottom beam 920 by respective conductive depositions 956, 954, and 952 through vertical vias in passivation layer 910 at one end of each stripe.
[0092]       FIG. 10 is an example flow diagram illustrating generally a sample flow of operations in an example process to construct the example semiconductor device illustrated in FIG. 9A and FIG. 9B with a charge distribution structure in accordance with the teachings of the present invention. After starting in block 1005, a structure for a high electron mobility transistor (HEMT) is formed in block 1010 with active area and ohmic contacts for the drain and the source as is known in the art. An optional gate dielectric layer may then be formed over the active area in block 1015. Block 1015 is skipped in examples that do not use the optional gate dielectric layer.
[0093]       After the completion of the operation in block 1015 in examples that use the optional gate dielectric layer, metallization for the gate is then formed in block 1020. Next, a first passivation layer is formed over the metal for the gate and the contacts for the drain and source in block 1025. The formation of the first passivation layer may include removal of passivation material to form footprints, which may also be referred to as channels, for the bottom stripes of the charge distribution structure. Then in block 1030 metal is deposited for the bottom stripes of the charge distribution structure, followed by a second passivation layer in block 1035.
[0094]       Vias are then formed through the second passivation layer in block 1040 where it is desired to join the bottom stripes with top stripes to form components of the charge distribution structure. Metal is then deposited in block 1055 on the surface of the second passivation layer and through the vias in the second passivation layer to form top stripes of the charge distribution structure that are joined to bottom stripes of the charge distribution structure. The process ends with the formation of a third passivation layer in block 1050.
[0095]       It should be noted that prototypes of HEMTs as taught by the disclosed specification were fabricated. The breakdown voltage was experimentally measured (in excess of 750V for 17 microns of the drift region), and the results were satisfactory. The results also indicated that RDSON of the HEMT was controlled well during the switching.
[0096]       While the teachings of the present invention have been described above in the context of an HFET, these teachings may be used with other semiconductor devices as well. For example, the charge distribution structure of the present invention may be used with an inverted HFET, which is similar to an HFET except that the donor layer is formed below the channel layer instead of above the channel layer as in an HFET.
[0097]       The above description of illustrated examples of the present invention, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms disclosed. While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention. Indeed, it is appreciated that the specific example voltages, currents, frequencies, power range values, times, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention.
[0098]       These modifications can be made to examples of the invention in light of the above detailed description. The terms used in the following claims should not be construed to limit the invention to the specific embodiments disclosed in the specification and the claims. Rather, the scope is to be determined entirely by the following claims.
WHAT IS CLAIMED IS:
1.          A semiconductor device, comprising:
a substrate;
a first active layer disposed over the substrate;
a second active layer disposed on the first active layer such that a lateral conductive channel arises between the first active layer and the second active layer;
a source, gate and drain contact disposed over the second active layer; and
a conductive charge distribution structure disposed over the second active layer between the gate and drain contacts, said conductive charge distribution structure being coupled only capacitively to the gate contact, said conductive charge distribution structure including a plurality of components of said charge distribution structure, a first of said charge distribution structure components being only capacitively coupled to the gate contact and a second of said charge distribution structure components being only capacitively coupled to the first charge distribution structure component, each of the components including a first elongate member formed in a first layer and a second elongate member formed in a second layer such that the first and second elongate members are electrically connected to one another; wherein the length of the lateral conductive channel is less than twenty five microns.
2.          The semiconductor device of claim 1, wherein said charge distribution structure is laterally spaced from the gate contact by a first distance and said charge distribution structure is spaced from the drain contact by a second distance greater than the first distance.
3.          The semiconductor device of claim 1, further comprising a dielectric layer disposed between the second active layer and the charge distribution structure.
4.          The semiconductor device of claim 3, wherein said dielectric layer is further disposed between the second active layer and the gate contact.
5.          The semiconductor device according to claim 1, wherein the first active layer comprises a group III nitride semiconductor material.
6.           The semiconductor device according claim 5, wherein the first active layer comprises GaN.
7.          The semiconductor device according to claim 1, wherein the second active layer comprises a group III nitride semiconductor material.
8.            The semiconductor device according to claim 7, wherein the second active layer comprises AlxGa1-xN, wherein O<X<l.
9.           The semiconductor device according to claim 7, wherein the second active layer is selected from the group consisting of AlGaN, AllnN, and AllnGaN.
10.         A field effect transistor (FET), comprising:
a plurality of semiconductor layers disposed on a substrate;
a source, drain and gate electrically coupled to the semiconductor layers; and
a capacitively coupled charge distribution structure disposed over the semiconductor layers and being coupled only capacitively to the gate, said charge distribution structure being configured to produce a surface discharge on a surface portion of the transistor disposed between the gate and drain during a transient from an on-state to an off-state and a surface recharge on said surface portion during a transient from the off-state to the on-state, the capacitively coupled charge distribution structure including a metal grid having a plurality of conductive elongate members disposed over said surface portion, said conductive elongate members being capacitively coupled to one another, each of the conductive elongate members including a first elongate member formed in a first layer and a second elongate member formed in a second layer such that the first and second elongate members are electrically connected to one another, wherein the first elongate member of one of the conductive elongate members at least partially overlaps with one of the second elongate members of another of the conductive elongate members; wherein
the length of the lateral conductive channel is less than twenty five microns.
11.          The field effect transistor of claim 10, wherein said FET has a design target switching speed, said charge distribution structure being further configured to produce the surface discharge and recharge at a rate greater than the design target switching speed.
12.        (Previously Presented)  The field effect transistor of claim 10, wherein the plurality of conductive elongate members define a periodically repeating structure.
13.          The field effect transistor of claim 10, wherein the elongate members in the first set of elongate members are parallel to one another and the elongate members in the second set of elongate members are parallel to one another.
14.         The field effect transistor of claim 10, wherein the surface discharge removes from said surface portion at least about 90% of a maximum charge established on said surface portion.
15.         The field effect transistor of claim 14 wherein the surface recharge increases charge on said surface portion to at least 90% of the maximum charge.
16.         A method of forming a semiconductor device, comprising:
forming a first active layer on a substrate;
forming a second active layer over the first active layer such that the first and second active layers give rise to a two-dimensional electron gas layer between the first active layer and the second active layer;
forming source, gate and drain contacts over the second active layer; and
forming a charge distribution structure over the second active layer between the gate and drain contacts so that the charge distribution structure is coupled only capacitively coupled to the gate contact, the charge distribution structure including a metal grid having a plurality of conductive elongate members disposed over a surface portion of the semiconductor device, said conductive elongate members being capacitively coupled to one another, each of the conductive elongate members including a first elongate member formed in a first layer and a second elongate member formed in a second layer such that the first and second elongate members are electrically connected to one another, wherein the first elongate member in the first layer at least partially overlaps with one of the second elongate members of another of the conductive elongate members.
17.         The semiconductor device of claim 1, wherein at least one of the conductive elongate members in the first layer at least partially overlaps with one of the elongate members in the second layer.
18.        The field effect transistor of claim 10, wherein the conductive elongate members are only capacitively coupled to one another.
19.         The method of claim 16, wherein the conductive elongate members are only capacitively coupled to one another.
Abstract 
A semiconductor device includes a substrate and a first active layer disposed over the substrate. The semiconductor device also includes a second active layer disposed on the first active layer such that a lateral conductive channel arises between the first active layer and the second active layer. a source, gate and drain contact are disposed over the second active layer. A conductive charge distribution structure is disposed over the second active layer between the gate and drain contacts. The conductive charge distribution structure is capacitively coupled to the gate contact.
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