(57)【要約】 【課題】メモリ領域および周辺回路領域の配線間やコンタクトプラグ間の寄生容量を低減させることができる半導体装置を提供する。【解決手段】本実施形態による半導体装置は、第１領域に設けられ第１金属を用いた複数の第１配線であって、隣接する第１配線間に第１空隙を有する第１配線を備える。複数の第２配線または複数のコンタクトプラグは、第１配線の設けられていない第２領域に設けられ、第２金属を用いている。第１絶縁膜は、隣接する第２配線間または隣接するコンタクトプラグ間に設けられ複数の第２空隙を有する。第２絶縁膜は、第１配線、第１空隙および第２間隙上に設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１領域に設けられ第１金属を用いた複数の第１配線であって、隣接する第１配線間に第１空隙を有する第１配線と、
前記第１配線の設けられていない第２領域に設けられ、第２金属を用いた複数の第２配線または複数のコンタクトプラグと、
隣接する前記第２配線間または隣接するコンタクトプラグ間に設けられ複数の第２空隙を有する第１絶縁膜と、
前記第１配線、前記第１空隙および前記第２間隙上に設けられた第２絶縁膜と、を備えた半導体装置。
【請求項２】
前記第１配線の隣接方向における該第１配線の幅は、隣接する前記第２空隙間の前記第１絶縁膜の幅に略等しい、請求項１に記載の半導体装置。
【請求項３】
前記第１配線の隣接方向における前記第１空隙の幅は、前記第２空隙の隣接方向における前記第２空隙の幅に略等しい、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２空隙の底面の深さは前記第１空隙の底面の深さよりも深い、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２空隙の上面の高さは、前記第１空隙の上面の高さにほぼ等しい、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項６】
下地層の表面の第１領域に第１金属膜を形成し、
前記下地層の表面の第２領域上に第１絶縁膜を形成し、
前記第１金属膜および前記第１絶縁膜の上方にマスク材を形成し、
前記マスク材を用いて、前記第１金属に第１空隙を形成して複数の第１配線に加工し、かつ、前記第１絶縁膜に第２空隙を形成するように該第１絶縁膜を加工し、
前記複数の第１配線、前記第１空隙、および、前記第２空隙上に第２絶縁膜を形成し、
前記第２領域において前記第２空隙の両側の前記第１絶縁膜に第２金属膜からなる複数の第２配線または複数のコンタクトプラグを形成する、ことを具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only Memory）等の半導体メモリでは、ビット線のような微細配線に近接効果が生じる。このような近接効果を抑制するために、隣接する配線間にエアギャップを設ける場合がある。
【０００３】
しかし、エアギャップ上に設けられた層間絶縁膜が薄いと、ＣＭＰ（Chemical Mechanical Policing）工程等の機械的圧力によって、エアギャップを起点としたクラックが層間絶縁膜に発生する。一方、層間絶縁膜を厚くすると、周辺回路領域において層間絶縁膜に形成されるコンタクトプラグや配線が必然的に深く形成される。この場合、隣接するコンタクトプラグ間や配線間の寄生容量が増大してしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０２１２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリ領域および周辺回路領域の配線間やコンタクトプラグ間の寄生容量を低減させることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体装置は、第１領域に設けられ第１金属を用いた複数の第１配線であって、隣接する第１配線間に第１空隙を有する第１配線を備える。複数の第２配線または複数のコンタクトプラグは、第１配線の設けられていない第２領域に設けられ、第２金属を用いている。第１絶縁膜は、隣接する第２配線間または隣接するコンタクトプラグ間に設けられ複数の第２空隙を有する。第２絶縁膜は、第１配線、第１空隙および第２間隙上に設けられている。
【図面の簡単な説明】
【０００７】
【図１】本実施形態によるメモリの構成例を示す断面図。
【図２】本実施形態によるメモリの製造方法の一例を示す断面図。
【図３】図２に続く、メモリの製造方法を示す断面図。
【図４】図３に続く、メモリの製造方法を示す断面図。
【図５】図４に続く、メモリの製造方法を示す断面図。
【図６】図５に続く、メモリの製造方法を示す断面図。
【図７】図６に続く、メモリの製造方法を示す断面図。
【図８】図７に続く、メモリの製造方法を示す断面図。
【図９】図８に続く、メモリの製造方法を示す断面図。
【図１０】図９に続く、メモリの製造方法を示す断面図。
【図１１】図１０に続く、メモリの製造方法を示す断面図。
【図１２】図１１に続く、メモリの製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【０００９】
図１（Ａ）および図１（Ｂ）は、本実施形態によるメモリの構成例を示す断面図である。本実施形態によるメモリは、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ等の半導体メモリでよい。ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ（図示せず）は、三次元配置された立体型メモリセルアレイであってもよく、二次元配置された平面型メモリセルアレイであってもよい。
【００１０】
図１（Ａ）は、メモリセルアレイが設けられたメモリセル領域Ｒｃを示す。図１（Ｂ）は、メモリセルアレイの周辺に設けられメモリセルアレイを制御する周辺回路領域Ｒｐを示す。メモリセル領域Ｒｃおよび周辺回路領域Ｒｐは、同一半導体チップ、即ち、同一基板上にある領域である。図１（Ａ）に示す構造の下方には、図示しないメモリセルアレイが設けられている。図１（Ｂ）に示す構造の下方には、メモリセルアレイは設けられておらず、図示しない半導体素子（例えば、トランジスタ、抵抗素子、キャパシタ素子等）が設けられている。これらのメモリセルアレイや半導体素子は、層間絶縁膜ＩＬＤ１によって被覆されている。
【００１１】
図１（Ａ）に示すように、第１領域としてのメモリセル領域Ｒｃの層間絶縁膜ＩＬＤ１上には、絶縁膜１０が設けられている。絶縁膜１０には、例えば、ＴＥＯＳ（TetraEthOxySilane）等のシリコン酸化膜を用いている。絶縁膜１０内には、ビアコンタクトＶ１が設けられている。ビアコンタクトＶ１には、例えば、タングステン等の金属を用いている。
【００１２】
絶縁膜１０またはビアコンタクトＶ１の上には、ビット線ＢＬまたはエアギャップＡＧ１が設けられている。第１配線としての複数のビット線ＢＬは、紙面に対して横方向（Ｘ方向）に配列されており、各々、紙面に対して垂直方向（Ｙ方向）へ延伸している。ビット線ＢＬには、第１金属として、例えば、タングステン、モリブデン、ニッケル、コバルトのいずれか、あるいは、これらのうち２種類以上の合金が用いられている。隣接するビット線ＢＬ間には、エアギャップＡＧ１が設けられている。
【００１３】
第１空隙としてのエアギャップＡＧ１は、ビット線ＢＬと同様に、Ｘ方向に配列されており、各エアギャップＡＧ１は、Ｙ方向へ延伸して設けられている。エアギャップＡＧ１は、例えば、空気、不活性ガス等でよい。エアギャップＡＧ１は、シリコン酸化膜等の絶縁膜と比較して比誘電率が低いので、隣接するビット線ＢＬ間の寄生容量を抑制することができる。これにより、隣接するビット線ＢＬの一方の電圧が他方に与える影響を低減させることができる。
【００１４】
ビット線ＢＬおよびエアギャップＡＧ１上には、絶縁膜４０が設けられている。絶縁膜４０には、例えば、シラン（ＳｉＨ４）膜等のカバレッジの悪い絶縁材料が用いられている。これにより、第２絶縁膜としての絶縁膜４０は、隣接するビット線ＢＬ間のエアギャップＡＧ１を埋めることなく、エアギャップＡＧ１を維持しながらその上方を塞ぐことができる。
【００１５】
絶縁膜４０上には、絶縁膜５０、６０が設けられている。絶縁膜５０には、例えば、シリコン窒化膜等の絶縁材料を用いている。絶縁膜６０には、例えば、ＴＥＯＳ等の絶縁材料を用いている。絶縁膜５０は、コンタクトプラグ７０を形成する際にエッチングストッパとして機能する。
【００１６】
このように、本実施形態によるメモリは、隣接するビット線ＢＬ間にエアギャップＡＧ１を有する。これにより、複数のビット線ＢＬ間の容量結合が抑制され、ビット線ＢＬの電圧が他のビット線ＢＬに与える影響を低減させることができる。
【００１７】
図１（Ｂ）に示すように、第２領域としての周辺回路領域Ｒｐの層間絶縁膜ＩＬＤ１上には、絶縁膜１０が設けられている。絶縁膜１０内には、ビアコンタクトＶ１が設けられている。
【００１８】
ビアコンタクトＶ１の上には、コンタクトプラグ７０が設けられている。コンタクトプラグ７０は、絶縁膜６０の上面から、絶縁膜６０、５０、４０、２０を介して、絶縁膜１０の底面まで設けられている。コンタクトプラグ７０には、第２金属として、例えば、銅、銀、金のいずれか、あるいは、これらのうち２種類以上の合金が用いられている。尚、コンタクトプラグ７０に代えて、配線Ｗｐが設けられていてもよい。この場合、第２配線としての配線Ｗｐは、コンタクトプラグ７０と同様に、絶縁膜６０の上面から絶縁膜１０の底面まで設けられる。配線Ｗｐは、Ｙ方向へ延伸していてもよい。配線Ｗｐの材料もコンタクトプラグ７０と同様でよい。以下、コンタクトプラグ７０について説明し、配線Ｗｐについての説明は省略する。
【００１９】
絶縁膜１０上には、絶縁膜２０、４０が設けられている。コンタクトプラグ７０間の絶縁膜２０、４０内には、エアギャップＡＧ２が設けられている。
【００２０】
第２空隙としてのエアギャップＡＧ２は、エアギャップＡＧ１と同様に、Ｘ方向に配列されており、各エアギャップＡＧ２は、Ｙ方向へ延伸して設けられている。エアギャップＡＧ２は、例えば、空気、不活性ガス等でよい。従って、エアギャップＡＧ２は、隣接するコンタクトプラグ７０間または隣接する第２配線Ｗｐ間の寄生容量を抑制することができる。これにより、隣接するコンタクトプラグ７０の一方の電圧が他方に与える影響を低減させることができる。
【００２１】
絶縁膜２０およびエアギャップＡＧ１上には、絶縁膜４０が設けられている。絶縁膜４０には、例えば、シラン（ＳｉＨ４）膜等のカバレッジの悪い絶縁材料が用いられている。これにより、第２絶縁膜としての絶縁膜４０は、隣接するコンタクトプラグ７０間のエアギャップＡＧ２を埋めることなく、エアギャップＡＧ２を維持しながらその上方を塞ぐことができる。絶縁膜４０上には、絶縁膜５０、６０が設けられている。
【００２２】
このように、本実施形態によるメモリは、周辺回路領域Ｒｐにおいて、隣接するコンタクトプラグ７０間の第１絶縁膜としての絶縁膜２０内にエアギャップＡＧ２を有する。これにより、複数のコンタクトプラグ７０間の容量結合が抑制され、コンタクトプラグ７０の電圧が他のコンタクトプラグ７０に与える影響を低減させることができる。
【００２３】
尚、エアギャップＡＧ２は、コンタクトプラグ７０よりも低く、その高さ方向（Ｚ方向）の全体に設けられてはいない。しかし、エアギャップＡＧ２は、隣接するコンタクトプラグ７０間の一部分（下部）に設けられているだけでも、コンタクトプラグ７０間の容量結合を低減させる効果は得られる。
【００２４】
ここで、メモリセル領域Ｒｃおよび周辺回路領域ＲｐのエアギャップＡＧ１、ＡＧ２は、後述するように、同一の側壁マスクを用いて、同一エッチング工程で形成される。従って、ビット線ＢＬの隣接方向（Ｘ方向）におけるビット線ＢＬの幅Ｗｂｌは、隣接するエアギャップＡＧ２間の絶縁膜（第１絶縁膜）２０の幅Ｗ２０に略等しい。
【００２５】
また、メモリセル領域Ｒｃおよび周辺回路領域Ｒｐにおいて、側壁マスクの間隔（芯材の幅）を略等しくすることによって、ビット線ＢＬの隣接方向（Ｘ方向）におけるエアギャップＡＧ１の幅Ｗａｇ１は、エアギャップＡＧ２の隣接方向（Ｘ方向）におけるエアギャップＡＧ２の幅Ｗａｇ２に略等しくなる。
【００２６】
また、エアギャップＡＧ２の上面の高さＨ２は、エアギャップＡＧ１の上面Ｈ１の高さにほぼ等しい。一方、エアギャップＡＧ２の底面の深さＨ４は、エアギャップＡＧ１の底面の深さＨ３よりも深い。これは、ビット線ＢＬの第１金属と絶縁膜２０とが同一エッチング工程で加工されるからである。尚、エアギャップＡＧ１、ＡＧ２の数は、特に限定しない。例えば、隣接するコンタクトプラグ７０間により多くのエアギャップＡＧ２が設けられていてもよい。
【００２７】
次に、本実施形態によるメモリの製造方法について説明する。
【００２８】
図２（Ａ）〜図１２（Ｂ）は、本実施形態によるメモリの製造方法の一例を示す断面図である。図２〜図１２の（Ａ）は、メモリセル領域Ｒｃの断面を示し、図２〜図１２の（Ｂ）は、周辺回路領域Ｒｐの断面を示す。尚、図２（Ａ）〜図１２（Ｂ）は、便宜的に示した図であり、図１（Ａ）および図１（Ｂ）とは必ずしも一致しない。
【００２９】
まず、半導体基板（図示せず）のメモリセル領域Ｒｃにメモリセルアレイを形成し、周辺回路領域Ｒｐに周辺回路の半導体素子を形成する。次に、層間絶縁膜ＩＬＤ１をメモリセルアレイおよび周辺回路上に形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、層間絶縁膜ＩＬＤ１上に絶縁膜１０を形成する。
【００３０】
次に、ＲＩＥ（Reactive Ion Etching）法を用いて、絶縁膜１０にビアコンタクトＶ１のコンタクトホールを形成する。コンタクトホール内にバリアメタルとしてチタン等（図示せず）を薄く成膜し、その後、スパッタ法等を用いて、下地層としての絶縁膜１０上およびビアコンタクトＶ１内にタングステン等の第１金属膜１１を形成する。これにより、図２（Ａ）および図２（Ｂ）に示す構造が得られる。
【００３１】
次に、図３（Ａ）および図３（Ｂ）に示すように、リソグラフィ法およびＲＩＥ法を用いて、メモリセル領域Ｒｃの第１金属膜１１をフォトレジストＰＲで被覆し、その後、周辺回路領域Ｒｐの第１金属膜１１をエッチングする。これにより、周辺回路領域Ｒｐには、ビアコンタクトＶ１が形成され、メモリセル領域Ｒｃには、第１金属膜１１が残置される。メモリセル領域Ｒｃの第１金属膜１１は、後にビット線ＢＬおよびビアコンタクトＶ１となる。
【００３２】
次に、図４（Ａ）および図４（Ｂ）に示すように、ＣＶＤ法を用いて、第１絶縁膜としてのシリコン酸化膜２０を、メモリセル領域Ｒｃの第１金属膜１１および周辺回路領域Ｒｐの絶縁膜１０の表面上に堆積する。シリコン酸化膜２０は、例えば、シラン膜である。シリコン酸化膜２０の膜厚は、第１金属膜１１の膜厚よりも厚く形成される。例えば、第１金属膜１１の膜厚は、約８０ｎｍであるのに対し、シリコン酸化膜２０の膜厚は、約１００ｎｍである。これにより、次のＣＭＰ工程において、シリコン酸化膜２０を研磨することによって、シリコン酸化膜２０を平坦化することができる。
【００３３】
次に、図５（Ａ）および図５（Ｂ）に示すように、ＣＭＰ法を用いて、シリコン酸化膜２０を平坦化する。このとき、メモリセル領域Ｒｃの第１金属膜１１は露出されていない。メモリセル領域Ｒｃの絶縁膜１０およびビアコンタクトＶ１上には、第１金属膜１１およびシリコン酸化膜２０が形成されている。周辺回路領域Ｒｐの絶縁膜１０およびビアコンタクトＶ１上には、シリコン酸化膜２０が形成されている。
【００３４】
次に、図６（Ａ）および図６（Ｂ）に示すように、ＣＶＤ法あるいはＡＬＤ（Atomic Layer Deposition）法を用いて、マスク材としてのアモルファス・シリコン層２１、芯材としてのレジスト層２２、ハードマスクとしてのシリコン酸化膜２３をシリコン酸化膜２０上に順次堆積する。
【００３５】
次に、リソグラフィ法を用いて、シリコン酸化膜２３上にフォトレジスト２４を塗布し、このフォトレジスト２４をパターニングする。これにより、フォトレジスト２４は、側壁転写法に用いられる側壁を形成するための芯材のレイアウトパターンに加工される。これにより、図６（Ａ）および図６（Ｂ）に示す構造が得られる。
【００３６】
次に、フォトレジスト２４をマスクとして用いて、シリコン酸化膜２３、レジスト層２２を加工する。これにより、フォトレジスト２４のパターンがシリコン酸化膜２３、レジスト層２２に転写される。このとき、シリコン酸化膜２３はハードマスクとして機能し、レジスト層２２が芯材として残る。以下、レジスト層２２は、芯材２２とも呼ぶ。尚、周辺回路領域Ｒｐにおいて、コンタクトプラグ７０が形成される箇所（即ち、ビアコンタクトＶ１の上方）には、エアギャップＡＧ２を形成しないので、芯材２２を形成する必要は無い。
【００３７】
次に、図７（Ａ）および図７（Ｂ）に示すように、ＣＶＤ法またはＡＬＤ法等を用いて、芯材２２の側面およびアモルファス・シリコン層２１上に、側壁膜２５を形成する。側壁膜２５には、例えば、シリコン酸化膜等の絶縁膜を用いている。
【００３８】
次に、ＲＩＥ法等を用いて、側壁膜２５を異方的にエッチングバックすることによって、芯材２２の側面に側壁膜２５を残置させたまま、芯材２２の上面およびアモルファス・シリコン層２１の上面上の側壁膜２５を除去する。これにより、芯材２２の上面およびアモルファス・シリコン層２１の上面が露出される。
【００３９】
次に、側壁膜２５を残置させたまま、芯材２２を選択的に除去する。これにより、図８（Ａ）および図８（Ｂ）に示す構造が得られる。フォトレジスト２４や芯材２２がリソグラフィ法の最小加工寸法に加工されている場合、側壁膜２５は、その最小加工寸法の２分の１のピッチで形成される。これにより、側壁膜２５をマスクとして用いることによって、最小加工寸法よりも微細なパターンを形成することができる。尚、側壁膜２５を芯材として用いて、さらに微細な側壁膜マスク（図示せず）を形成してもよい。
【００４０】
次に、図９（Ａ）および図９（Ｂ）に示すように、側壁膜２５をマスクとして用いて、アモルファス・シリコン層２１を、ＲＩＥ法を用いて加工する。これにより、側壁膜２５の微細パターンがアモルファス・シリコン層２１に転写される。これにより、マスク材としてのアモルファス・シリコン層２１が、第１金属膜１１およびシリコン酸化膜２０の上方に形成される。尚、アモルファス・シリコン層２１は、マスク材として用いられるので、以下、マスク材２１とも呼ぶ。
【００４１】
次に、リソグラフィ法を用いて周辺回路領域Ｒｐのコンタクトプラグ７０の形成領域をフォトレジスト（図示せず）で被覆する。次に、マスク材２１をマスクとして用いて、第１金属膜１１およびシリコン酸化膜２０をＲＩＥ法等で同時に加工する。これにより、図１０（Ａ）および図１０（Ｂ）に示すように、マスク材２１のパターンが第１金属膜１１およびシリコン酸化膜２０に転写される。この工程で、メモリセル領域Ｒｃにおいては、第１金属膜１１にエアギャップＡＧ１を形成して複数のビット線ＢＬが形成される。周辺回路領域Ｒｐにおいては、第１絶縁膜としてのシリコン酸化膜２０にエアギャップＡＧ２が形成される。このように、エアギャップＡＧ１、ＡＧ２は、同一エッチング工程において形成される。第１金属膜１１はビット線ＢＬに加工されるので、以下、第１金属膜１１をビット線ＢＬとも呼ぶ。
【００４２】
ここで、エアギャップＡＧ１、ＡＧ２は、側壁転写法を用いて形成されているので、側壁膜２５の幅は、メモリセル領域Ｒｃおよび周辺回路領域Ｒｐにおいてほぼ等しい。従って、メモリセル領域Ｒｃの側壁膜２５の幅に対応するビット線ＢＬの隣接方向（Ｘ方向）の幅は、周辺回路領域Ｒｐの側壁膜２５の幅に対応する第１絶縁膜２０の隣接方向（Ｘ方向）の幅にほぼ等しくなる。
【００４３】
また、メモリセル領域Ｒｃおよび周辺回路領域Ｒｐにおいて芯材２２の幅を等しくした場合、メモリセル領域ＲｃのエアギャップＡＧ１のＸ方向の幅は、周辺回路領域ＲｐのエアギャップＡＧ２のＸ方向の幅にほぼ等しくなる。
【００４４】
さらに、メモリセル領域Ｒｃでは、第１金属膜１１を加工するのに対し、周辺回路領域Ｒｐでは、シリコン酸化膜２０を加工する。シリコン酸化膜は金属よりもエッチングレートが速いので、周辺回路領域ＲｐのエアギャップＡＧ２は、メモリセル領域ＲｃのエアギャップＡＧ１よりも深く形成される。
【００４５】
次に、図１１（Ａ）および図１１（Ｂ）に示すように、ＣＶＤ法を用いて、第２絶縁膜４０を、ビット線ＢＬ、エアギャップＡＧ１、および、エアギャップＡＧ２上に形成する。絶縁膜４０は、例えば、シラン膜であり、カバレッジにおいてＴＥＯＳ膜よりも劣る。このため、絶縁膜４０は、エアギャップＡＧ１、ＡＧ２を充填することなく、その上方を塞ぐように形成される。エアギャップＡＧ１、ＡＧ２は、絶縁膜４０によって同一工程で塞がれるので、エアギャップＡＧ２の上面の高さは、エアギャップＡＧ１の上面の高さにほぼ等しくなる。
【００４６】
次に、ＣＶＤ法を用いて、絶縁膜５０をシラン膜４０上に堆積する。絶縁膜５０には、例えば、シリコン窒化膜を用いる。
【００４７】
次に、ＣＶＤ法を用いて、絶縁膜６０を絶縁膜５０上に堆積する。絶縁膜６０には、例えば、シリコン酸化膜を用いる。
【００４８】
次に、ＣＭＰ法を用いて絶縁膜６０を平坦化する。このとき、絶縁膜６０、５０は、比較的厚く形成されているので、エアギャップＡＧ１、ＡＧ２を起点としたクラックが発生し難い。
【００４９】
次に、リソグラフィ法を用いて、絶縁膜６０上にフォトレジスト６５を塗布し、フォトレジスト６５をコンタクトプラグ７０のレイアウトパターンにパターニングする。これにより、図１１（Ａ）および図１１（Ｂ）に示す構造が得られる。
【００５０】
次に、図１２（Ａ）および図１２（Ｂ）に示すように、フォトレジスト６５をマスクとして用いて、絶縁膜６０、５０、４０、２０をＲＩＥ法でエッチングする。これにより、周辺回路領域Ｒｐにおいて、ビアコンタクトＶ１に達するコンタクトホールＣＨが形成される。
【００５１】
次に、メッキ法を用いて、コンタクトホールＣＨ内に第２金属膜を埋め込む。これにより、周辺回路領域Ｒｐにおいて、エアギャップＡＧ２の両側の絶縁膜２０に複数のコンタクトプラグ７０が形成される。上述の通り、コンタクトプラグ７０に代えて、第２配線が形成されてもよい。これにより、図１（Ａ）および図１（Ｂ）に示す構造とほぼ同様の構造が得られる。
【００５２】
以上のように、本実施形態によるメモリは、メモリセル領域Ｒｃにおいて隣接するビット線ＢＬ間にエアギャップＡＧ１を有する。従って、隣接するビット線ＢＬ間の寄生容量を抑制することができる。また、周辺回路領域Ｒｐにおいて、隣接するコンタクトプラグ７０または第２配線Ｗｐ間の絶縁膜２０内にエアギャップＡＧ２を有する。これにより、エアギャップＡＧ１上の絶縁膜４０、５０、６０を厚くしても、コンタクトプラグ７０間または第２配線Ｗｐ間の容量結合が抑制される。従って、本実施形態によれば、エアギャップＡＧ１を起点としたクラックが絶縁膜４０、５０、６０に発生することを抑制しつつ、コンタクトプラグ７０間または複数の第２配線Ｗｐ間の容量結合を抑制することができる。
【００５３】
また、エアギャップＡＧ１、ＡＧ２は、同一の側壁マスクを用いて、同一エッチング工程で形成される。さらに、エアギャップＡＧ１、ＡＧ２の上方を被覆するシラン膜４０の堆積工程も共通である。従って、本実施形態において追加する工程が比較的少ない。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５５】
Ｒｃ  メモリセル領域、Ｒｐ  周辺回路領域、ＩＬＤ１  層間絶縁膜、  １０，２０，４０，５０，６０  絶縁膜、ＡＧ１，ＡＧ２エアギャップ、ＢＬ  ビット線、７０  コンタクトプラグ、Ｗｐ  配線、Ｖ１  ビアコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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