(57)【要約】【課題】記憶装置の読み出し速度を向上する。【解決手段】記憶装置は、メモリセル、レプリカセル、読み出し回路、書き込みワード線、読み出しワード線、ダミー読み出しワード線、書き込みビット線、読み出しビット線、参照ビット線、ソース線、第１配線を有する。メモリセルは書き込みワード線、読み出しワード線、書き込みビット線、読み出しビット線、およびソース線に電気的に接続されている。読み出し回路は、参照ビット線の電位と読み出しビット線の電位との比較結果に応じた電位を出力する。レプリカセルは第１、第２トランジスタを有する。第１トランジスタと第２トランジスタは参照ビット線とソース線間に直列に電気的に接続されている。第１トランジスタのゲートはダミー読み出しワード線に、第２トランジスタのゲートは第１配線に電気的に接続されている。読み出し動作において、レプリカセルの生成する信号によって参照ビット線の電位は変化する。【選択図】図２
2018152152.tif 000002
【特許請求の範囲】
【請求項１】
第１セルと、
第２セルと、
読み出し回路と、
第１ワード線と、第２ワード線と、第３ワード線と、
第１ビット線と、第２ビット線と、第３ビット線と、
ソース線と、
第１配線と、
を有する記憶装置であり、
前記第１セルは第１トランジスタおよび第２トランジスタを有し、
前記第１トランジスタのゲート、第１端子および第２端子はそれぞれ、前記第３ワード線、第３ビット線および前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタのゲートおよび第２端子はそれぞれ、前記第１配線および前記ソース線に電気的に接続され、
前記メモリセルは第３トランジスタ、第４トランジスタおよび容量素子を有し、
前記第３トランジスタのゲート、第１端子および第２端子はそれぞれ、前記第１ワード線、前記第１ビット線、および前記第４トランジスタのゲートに電気的に接続され、
前記容量素子の第１端子および第２端子はそれぞれ、前記第４トランジスタのゲートおよび前記第２ワード線に電気的に接続され、
前記第４トランジスタの第１端子および第２端子はそれぞれ、前記ソース線および前記第２ビット線に電気的に接続され、
前記第１トランジスタ、前記第２トランジスタおよび前記第４トランジスタの導電型は同じであり、
前記読み出し回路は、前記第３ビット線の電位と前記第２ビット線の電位とを比較し、比較結果に応じた電位を出力する記憶装置。
【請求項２】
第１セルと、
第２セルと、
読み出し回路と、
第１ワード線と、第２ワード線と、第３ワード線と、
第１ビット線と、第２ビット線と、第３ビット線と、
ソース線と、
第１乃至第３配線と、
を有する記憶装置であり、
前記第１セルは第１トランジスタおよび第２トランジスタを有し、
前記第１トランジスタのゲート、第１端子および第２端子はそれぞれ、前記第３ワード線、前記第３ビット線、および前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタのゲートおよび第２端子はそれぞれ、前記第１配線および前記第２配線に電気的に接続され、
前記第２セルは第３トランジスタ、第４トランジスタ、第５トランジスタおよび容量素子を有し、
前記第３トランジスタのゲート、第１端子および第２端子はそれぞれ、前記第１ワード線、前記第１ビット線、および前記第４トランジスタのゲートに電気的に接続され、
前記容量素子の第１端子および第２端子はそれぞれ、前記第４トランジスタのゲート、および前記第３配線に電気的に接続され、
前記第４トランジスタの第１端子および第２端子はそれぞれ、前記第２配線、および前記第５トランジスタの第１端子に電気的に接続され、
前記第５トランジスタのゲートおよび第２端子はそれぞれ、前記第２ワード線および前記第２ビット線に電気的に接続され、
前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタおよび前記第５トランジスタの導電型は同じであり、
前記読み出し回路は、前記第３ビット線の電位と前記第２ビット線の電位とを比較し、比較結果に応じた電位を出力する記憶装置。
【請求項３】
請求項１において、
前記第１ビット線と前記第２ビット線とに代えて、ビット線を有し、
前記第３トランジスタの第１端子、および前記第４トランジスタの第２端子は前記ビット線に電気的に接続されている記憶装置。
【請求項４】
請求項２において、
前記第１ビット線と前記第２ビット線に代えて、ビット線を有し、
前記第２セルにおいて、前記第３トランジスタの第１端子、および前記第５トランジスタの第２端子は前記ビット線に電気的に接続されている記憶装置。
【請求項５】
請求項１乃至４の何れか１項において、
前記第３トランジスタのチャネル形成領域は、金属酸化物を有する記憶装置。
【請求項６】
第１メモリセルアレイ、第２メモリセルアレイ、および列回路を有する記憶装置であって、
第１メモリセルアレイは、
第１セルと、第２セルと、
第１ワード線と、第２ワード線と、第３ワード線と、第１ビット線と、第２ビット線と、第１ソース線と、第１配線と、を有し、
第２メモリセルアレイは、
第３セルと、第４セルと、
第４ワード線と、第５ワード線と、第６ワード線と、第３ビット線と、第４ビット線と、第２ソース線と、第２配線と、を有し
前記列回路には、前記第１ビット線、前記第２ビット線、前記第１ソース線、前記第３ビット線、前記第４ビット線、および前記第２ソース線が電気的に接続され、
前記列回路はセンスアンプ、および第１乃至第４回路を有し、
前記センスアンプは第１ノードおよび第２ノードを有し、
前記第１回路は前記第２ビット線と前記第２ノード間の導通状態を制御する機能をもち、
前記第２回路は前記第４ビット線と前記第１ノード間の導通状態を制御する機能をもち、
前記第３回路は前記第１ビット線と前記第１ノード間の導通状態を制御する機能をもち、
前記第４回路は前記第３ビット線と前記第２ノード間の導通状態を制御する機能をもち、
前記第１セルは第１トランジスタおよび第２トランジスタを有し、
前記第１トランジスタのゲート、第１端子および第２端子はそれぞれ、前記第３ワード線、前記第２ビット線、および前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタのゲートおよび第２端子はそれぞれ、前記第１配線および前記第１ソース線に電気的に接続され、
前記第３セルは第３トランジスタおよび第４トランジスタを有し、
前記第３トランジスタのゲート、第１端子および第２端子はそれぞれ、前記第６ワード線、前記第４ビット線、および前記第４トランジスタの第１端子に電気的に接続され、
前記第４トランジスタのゲートおよび第２端子はそれぞれ、前記第２配線および前記第２ソース線に電気的に接続され、
前記第２メモリセルは第５トランジスタ、第６トランジスタおよび第１容量素子を有し、
前記第５トランジスタのゲート、第１端子および第２端子はそれぞれ、前記第２ワード線、前記第２ビット線、および前記第６トランジスタのゲートに電気的に接続され、
前記第１容量素子の第１端子および第２端子はそれぞれ、前記第６トランジスタのゲート、および前記第２ワード線にそれぞれ電気的に接続され、
前記第６トランジスタの第１端子および第２端子はそれぞれ、前記第１ソース線、および前記第２ビット線に電気的に接続され、
前記第２メモリセルは、第７トランジスタ、第８トランジスタおよび第２容量素子を有し、
前記第７トランジスタのゲート、第１端子および第２端子はそれぞれ、前記第５ワード線、前記第４ビット線、および前記第８トランジスタのゲートに電気的に接続され、
前記第２容量素子の第１端子および第２端子はそれぞれ、前記第８トランジスタのゲートおよび前記第５ワード線に電気的に接続され、
前記第８トランジスタの第１端子および第２端子はそれぞれ、前記第２ソース線および前記第４ビット線に電気的に接続され、
前記第１トランジスタ、前記第２トランジスタ、前記第６トランジスタおよび前記第８トランジスタの導電型は同じである記憶装置。
【請求項７】
請求項６において、
前記第５トランジスタ、および前記第７トランジスタのチャネル形成領域は、金属酸化物を有する記憶装置。
【請求項８】
プロセッサコア、メモリ部、およびバスを有する半導体装置であり、
前記メモリ部は請求項１乃至７の何れか１項に記載の記憶装置を有し、
前記プロセッサコアと前記メモリ部間の信号およびデータの伝送は前記バス介して行われる半導体装置。
【請求項９】
請求項８項において、
前記メモリ部は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、強誘電体ＲＡＭ、磁気抵抗ＲＡＭ、抵抗変化ＲＡＭ、および相変化ＲＡＭの少なくとも１を有する半導体装置。
【請求項１０】
チップおよびリードを有し、
前記リードは前記チップに電気的に接続され、
請求項１乃至７に記載の記憶装置、並びに請求項８及び９に記載の半導体装置のうちの何れか１が前記チップに設けられている電子部品。
【請求項１１】
請求項１０に記載の電子部品と、
表示部、マイク、スピーカ、操作キー、および筐体の少なくとも１と、
を有する電子機器。
【請求項１２】
請求項１又は２に記載の記憶装置の動作方法であって、
前記読み出し回路が非活性化状態であるときに、前記第２ワード線を選択して前記第３トランジスタをオン状態にし、前記第３ワード線を選択して前記第１トランジスタをオン状態にし、
前記読み出し回路を活性化する記憶装置の動作方法。
【請求項１３】
請求項６又は７に記載の記憶装置の動作方法であって、
前記センスアンプが非活性化状態であるときに、前記第１回路によって前記第２ビット線と前記第２ノード間を導通状態にし、かつ前記第２回路によって前記第４ビット線と前記第１ノード間を導通状態にし、
前記第２ワード線を選択して前記第５トランジスタをオン状態にし、
前記第６ワード線を選択して前記第３トランジスタをオン状態にし、
前記センスアンプを活性化する記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本発明の一形態は、記憶装置、その動作方法、その使用方法、およびその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。
【背景技術】
【０００２】
一般的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、メモリセルが１個のトランジスタ（１Ｔ）と１個のキャパシタ（１Ｃ）で構成されている。１Ｔ１Ｃ型ＤＲＡＭは、キャパシタに電荷を蓄積することで、データを保持することが可能なメモリであるため、原理的に無制限に書き込みができる。また、書き込みおよび読み出しの速度が高速であること、メモリセルの素子数が少ないため高集積が容易であることから、ＤＲＡＭは大容量なメモリ装置として、多くの電子機器に組み込まれている。しかしながら、１Ｔ１Ｃ型ＤＲＡＭは、キャパシタに蓄積した電荷をそのままビット線に放出して電位の変動を測定することでデータの読み出しを行うため、キャパシタの静電容量を一定以上とすることが求められ、メモリセルの微細化によって必要な静電容量を確保することが困難となりつつある。
【０００３】
２個のトランジスタまたは３個のトランジスタで形成されたゲインセルが知られている（例えば、特許文献１、２）。ゲインセルは、蓄積した電荷量を読み出しトランジスタで増幅して、ビット線に供給できるため、キャパシタの容量を小さくすることが可能とされる。
【０００４】
チャネル形成領域に金属酸化物を有するトランジスタ（以下、「金属酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。例えば、特許文献３、非特許文献１には、ゲインセルの書き込みトランジスタがＯＳトランジスタである記憶装置が記載されている。
【０００５】
本明細書等では、特許文献３のように、メモリセルにＯＳトランジスタが設けられているメモリのことを、「ＯＳメモリ」と呼ぶこととする。また、非特許文献１のように、書き込みトランジスタがＯＳトランジスタで構成されているゲインセル型ＤＲＡＭのことを、「ＮＯＳＲＡＭ（登録商標）」と呼ぶこととする。「ＮＯＳＲＡＭ（ノスラム）」とはＮｏｎｖｏｌａｔｉｌｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭの略称である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１‐５３１６７号公報
【特許文献２】特開２００６‐１２８７８号公報
【特許文献３】特開２０１１‐１１９６７５号公報
【非特許文献】
【０００７】
【非特許文献１】Ｈ．Ｉｎｏｕｅ，ｅｔ  ａｌ．，“Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｗｉｔｈ  Ｅｘｔｒｅｍｅｌｙ  Ｌｏｗ‐Ｌｅａｋａｇｅ  Ｉｎｄｉｕｍ‐Ｇａｌｌｉｕｍ‐Ｚｉｎｃ‐Ｏｘｉｄｅ  Ｔｈｉｎ‐Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，”ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ‐Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｓｅｐｔ．２０１２，ｖｏｌ．４７，ｎｏ．９，ｐｐ．２２５８―２２６５．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一形態の課題は、ＰＶＴ（プロセス／電圧／温度）ばらつきの耐性を向上すること、データの読み出しに用いられる読み出し判定電位を最適化すること、または読み出し速度を向上すること、または動作周波数を向上することである。
【０００９】
なお、本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１０】
（１）  本発明の一形態は、メモリセルと、レプリカセルと、読み出し回路と、書き込みワード線と、読み出しワード線と、ダミー読み出しワード線と、書き込みビット線と、読み出しビット線と、参照ビット線と、ソース線と、第１配線とを有し、レプリカセルは第１トランジスタおよび第２トランジスタを有し、第１トランジスタのゲートはダミー読み出しワード線に電気的に接続され、第１端子は参照ビット線に電気的に接続され、第２端子は第２トランジスタの第１端子に電気的に接続され、第２トランジスタのゲートは第１配線に電気的に接続され、第２端子はソース線に電気的に接続され、メモリセルは第３トランジスタ、第４トランジスタおよび容量素子を有し、第３トランジスタのゲートは書き込みワード線に電気的に接続され、第１端子は書き込みビット線に電気的に接続され、第２端子は第４トランジスタのゲートに電気的に接続され、容量素子の第１端子は第４トランジスタのゲートに電気的に接続され、第２端子は読み出しワード線に電気的に接続され、第４トランジスタの第１端子はソース線に電気的に接続され、第２端子は読み出しビット線に電気的に接続され、第１トランジスタ、第２トランジスタおよび第４トランジスタの導電型は同じであり、参照ビット線の電位と読み出しビット線の電位とを比較し、比較結果に応じた電位を出力する機能を有する記憶装置である。
【００１１】
（２）  形態（１）において、書き込みビット線と読み出しビット線とに代えて、ビット線を有し、第３トランジスタの第１端子、および第４トランジスタの第２端子はビット線に電気的に接続されている。
【００１２】
（３）  形態（１）または（２）において、第３トランジスタのチャネル形成領域は金属酸化物を有する。
【００１３】
（４）  本発明の一形態は、形態（１）または（２）に係る記憶装置の動作方法であって、読み出し回路が非活性化状態であるときに、読み出しワード線を選択して第３トランジスタをオン状態にし、ダミー読み出しワード線を選択して第１トランジスタをオン状態にし、読み出し回路を活性化する記憶装置の動作方法である。
【００１４】
本明細書等において、「第１」、「第２」、「第３」等の序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【００１５】
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜など）であるとする。
【００１６】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する２個の入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２個の入出力端子を第１端子、第２端子と呼ぶ場合がある。
【００１７】
回路構成やデバイス構造等に応じて、ノードは、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００１８】
電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００１９】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２０】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。
【００２１】
なお、本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体などに分類される。例えば、トランジスタのチャネル形成領域に用いられる金属酸化物を、酸化物半導体と呼ぶ場合がある。
【００２２】
本明細書等において、特段の断りがない限り、窒素を有する金属酸化物がトランジスタのチャネル形成領域に用いられる。なお、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【発明の効果】
【００２３】
本発明の一形態によって、ＰＶＴ（プロセス／電圧／温度）ばらつきの耐性を向上すること、データの読み出しに用いられる読み出し判定電位を最適化すること、読み出し速度を向上すること、または動作周波数を向上することが可能となる。
【００２４】
本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。複数の効果の記載は、他の効果の存在を妨げるものではない。本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２５】
【図１】ＮＯＳＲＡＭの構成例を示すブロック図。
【図２】メモリセルアレイの構成例を示す回路図。
【図３】Ａ：ＮＯＳＲＡＭの動作例を示すタイミングチャート。Ｂ：ビット線に読み出したデータの検知方法例を説明する図。
【図４】Ａ―Ｃ：レプリカセルの構成例を示す回路図。
【図５】Ａ―Ｄ：メモリセルアレイ、メモリセルアレイの構成例を示す回路図。
【図６】Ａ、Ｂ：メモリセルアレイ、列回路の構成例を示す回路図。Ｃ：メモリセルアレイ、レプリカセルアレイおよび列回路の構成例を示す回路図。
【図７】Ａ、Ｂ：ＮＯＳＲＡＭの構成例を示すブロック図。
【図８】行回路の構成例を示す回路図。
【図９】ブロックの構成例を示す回路図。
【図１０】列回路の構成例を示す回路図。
【図１１】ＮＯＳＲＡＭの読み出し動作例を示すタイミングチャート。
【図１２】ＮＯＳＲＡＭの書き込み動作例を示すタイミングチャート。
【図１３】読み出し動作でのＮＯＳＲＡＭの波形図（シミュレーション）。
【図１４】書き込み動作でのＮＯＳＲＡＭの波形図（シミュレーション）。
【図１５】読み出し判定電位の生成方式と、ＮＯＳＲＡＭの動作周波数との関係を示す図（シミュレーション）。
【図１６】Ａ：ＮＯＳＲＡＭのサブアレイの構成例を示すブロック図。Ｂ、Ｃ：ＮＯＳＲＡＭの構成例を示すブロック図。
【図１７】マイクロコントローラユニットの構成例を示すブロック図。
【図１８】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す模式図。
【図１９】Ａ―Ｆ：電子機器の構成例を示す図。
【図２０】ＮＯＳＲＡＭの積層構造例を示す断面図。
【図２１】ＮＯＳＲＡＭの積層構造例を示す断面図。
【図２２】Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。
【図２３】Ａ：製造したＮＯＳＲＡＭマクロのメモリセルの回路図。Ｂ：レプリカセルの回路図。Ｃ：メモリセル、レプリカセルのノードバイアス条件。Ｄ：メモリセルのタイミングチャート。
【図２４】メモリセルのレイアウトの分解図。
【図２５】ＮＯＳＲＡＭマクロのアーキテクチャを示す図。
【図２６】Ａ：サブアレイのビット線構造を示す図。Ｂ：列回路の回路図。
【図２７】実施例１および従来例の読み出し方式での読み出し速度のシミュレーション結果を示す図。
【図２８】Ａ：製造したＮＯＳＲＡＭのダイ写真。Ｂ：メモリセルの断面の顕微鏡写真。Ｃ：ＮＯＳＲＡＭの仕様を示す図。
【図２９】ＮＯＳＲＡＭのシュムープロット（電圧ＶＤＤ・ＶＳＬ・ＶＷＬ  対  動作周波数）、（Ａ）−４０℃、（Ｂ）２５℃、（Ｃ）８５℃。
【発明を実施するための形態】
【００２６】
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。
【００２７】
以下に示される複数の実施の形態、および実施例は適宜組み合わせることが可能である。また１の実施の形態に複数の構成例（作製方法例、動作方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態、実施例に記載されている１または複数の構成例と適宜組み合わせることが可能である。
【００２８】
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２９】
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、もしくは電流のばらつき、又は、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。
【００３０】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３１】
〔実施の形態１〕
本実施の形態では、ゲインセル型のメモリセルを有する記憶装置について説明する。ここでは、このような記憶装置の一例として、ＮＯＳＲＡＭについて説明する。
【００３２】
＜＜ＮＯＳＲＡＭ＞＞
図１はＮＯＳＲＡＭの構成例を示すブロック図である。ＮＯＳＲＡＭ１００は、制御回路１１０、行回路１１２、列回路１１３、メモリセルアレイ１１５、レプリカセルアレイ１１６を有する。ＮＯＳＲＡＭ１００には外部から、電位ＶＤＤＤ、ＶＳＳＳ、ＶＤＵＭ、ＶＤＨＷ、ＶＤＨＲ、クロック信号、アドレス信号、チップイネーブル信号、書き込みイネーブル信号が入力される。
【００３３】
制御回路１１０は、ＮＯＳＲＡＭ１００の動作全般を制御する機能を有する。例えば、制御回路１１０は、チップイネーブル信号、および書き込みイネーブル信号を論理演算して、外部からのアクセスが書き込みアクセスであるか読み出しアクセスであるか判断する。
【００３４】
行回路１１２は、アドレス信号が指定する行のワード線を選択する機能をもつ。列回路１１３は、アドレス信号が指定する列のビット線に対して、データの書き込みおよび読み出しを行う機能をもつ。
【００３５】
＜メモリセルアレイ、レプリカセルアレイ＞
図２に、メモリセルアレイ１１５、レプリカセルアレイ１１６の構成例を示す。メモリセルアレイ１１５はメモリセル１０、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬを有する。ワード線ＷＷＬ、ＲＷＬは書き込みワード線、読み出しワード線である。ビット線ＷＢＬ、ＲＢＬは書き込みビット線、読み出しビット線である。
【００３６】
メモリセル１０は、Ｎ行Ｍ列の行列状配列されている（Ｎ、Ｍは０よりも大きい整数）。メモリセル１０の配列に応じて、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬが設けられている。ワード線ＷＷＬ、ＲＷＬは行回路１１２に電気的に接続されている。ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬは列回路１１３に電気的に接続されている。
【００３７】
なお、本明細書等では、行番号を１からではなく、０から数えることとする。列番号についても同様である。例えば、ビット線ＲＢＬ［０］は第０行目の読み出しビット線を表している。メモリセル１０［０、１］は、第０行第１列のメモリセル１０を表している。
【００３８】
また、本明細書において、複数のビット線ＲＢＬのうち１つを特定する必要があるときは、ビット線ＲＢＬ［０］等と表記する。また、ビット線ＲＢＬと記載した場合は、任意のビット線ＲＢＬを指している。他の要素についても同様である。
【００３９】
図２の例では、メモリセル１０は２Ｔ１Ｃ型のゲインセルである。メモリセル１０は、ノードＳＮ、トランジスタＭＮ１、ＭＰ２、容量素子Ｃ１を有する。トランジスタＭＮ１は書き込みトランジスタであり、トランジスタＭＰ２は読み出しトランジスタである。容量素子Ｃ１はノードＳＮの電圧を保持するための保持容量である。
【００４０】
ここでは、トランジスタＭＮ１はＯＳトランジスタであり、トランジスタＭＰ２に採用されるトランジスタの種類は特段の制約はない、代表的には、Ｓｉトランジスタが用いられる。メモリセル１０は書き込みトランジスタ（ＭＮ１）がＯＳトランジスタで構成されるため、長時間データを保持することが可能である。
【００４１】
Ｓｉトランジスタで構成されるゲインセル型ＤＲＡＭと比較して、ＮＯＳＲＡＭの保持時間は非常に長くすることができる。そのため、リフレッシュ動作の頻度が低減されるため、リフレッシュ動作に要する電力を削減できる。
【００４２】
金属酸化物半導体のバンドギャップは２．５ｅＶ以上または３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、オフ電流が極めて小さい。チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。よって、書き込みトランジスタをＯＳトランジスタとすることで、容量素子Ｃ１から電荷がリークすることを抑えることができ、メモリセル１０の保持時間を長くすることができる。例えば、８５℃において保持時間を１年にすることができ、さらには１０年にすることができる。
【００４３】
ＯＳトランジスタのチャネル形成領域に適用される金属酸化物には、Ｚｎ酸化物、Ｚｎ‐Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）等がある。インジウムおよび亜鉛を含む酸化物には、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム等から選ばれた一種、または複数種が含まれていてもよい。
【００４４】
レプリカセルアレイ１１６は、Ｍ個のレプリカセル２０、１本のワード線ＤＲＷＬ、Ｍ本のビット線ＲＥＦＢＬ、１本の配線ＰＬＤＵＭを有する。ワード線ＤＲＷＬはレプリカセル用のダミー読み出しワード線であり、行回路１１２により駆動される。ビット線ＲＥＦＢＬは、読み出し判定電位を列回路１１３に入力するための参照読み出しビット線である。読み出し判定電位は、ビット線ＲＢＬに書き込まれているデータが、“０”であるか“１”であるか判定するための参照電位である。配線ＰＬＤＵＭは、電位ＶＤＵＭをレプリカセルアレイ１１６に入力するための電源線である。
【００４５】
レプリカセル２０は１行Ｍ列に配列されている。レプリカセル２０はトランジスタＤＲ２、ＤＳ２を有する。トランジスタＤＲ２、ＤＳ２がｐチャネル型トランジスタであるのは、メモリセル１０の読み出しトランジスタＭＰ２がｐチャネル型トランジスタであるからである。
【００４６】
トランジスタＤＲ２、ＤＳ２は、ビット線ＲＥＦＢＬとソース線ＳＬと間に直列に電気的に接続されている。トランジスタＤＲ２、ＤＳ２は、それぞれ、３Ｔ型ゲインセルの読み出しトランジスタ、選択トランジスタに該当する。レプリカセル２０においては、トランジスタＤＲ２のゲートは保持ノードの代わりに、配線ＰＬＤＵＭに電気的に接続され、トランジスタＤＳ２のゲートはワード線ＤＲＷＬに電気的に接続されている。
【００４７】
列回路１１３には列ごとに読み出し回路２５が設けられている。読み出し回路２５には、ビット線ＲＢＬ、ＲＥＦＢＬが電気的に接続されている。読み出し回路２５はビット線ＲＢＬの電位とビット線ＲＥＦＢＬの電位を比較し、比較結果に応じた電位を出力する。読み出し回路２５に適用できる回路は、例えば、センスアンプ（代表的には、ラッチ型センスアンプ）、および差動アンプ等がある。
【００４８】
＜＜ＮＯＳＲＡＭの動作例＞＞
図３Ａを参照して、ＮＯＳＲＡＭ１００の動作例を説明する。図３Ａは、ＮＯＳＲＡＭ１００の動作例を示すタイミングチャートである。電位ＶＤＤＤは高レベル側電源電位であり、データ“１”を表す電位である。電位ＶＳＳＳは低レベル側電源電位であり、データ“０”を表す電位である。電位ＶＤＨＷは、ワード線ＷＷＬの高レベル電位である。電位ＶＤＨＲは、ワード線ＲＷＬ、ＤＲＷＬの高レベル電位である。
【００４９】
（電源オフ）
電源オフ状態では、ビット線ＷＢＬ等の配線の電位はＶＳＳＳである。
【００５０】
（スタンバイ）
電源オン状態であり、チップイネーブル信号が“Ｌ”（低レベル）である場合、ＮＯＳＲＡＭ１００はスタンバイ状態である。ワード線ＷＷＬは“Ｌ”であり、ワード線ＲＷＬ、ＤＲＷＬは“Ｈ”（高レベル）である。メモリセル１０のトランジスタＭＮ１、ＭＰ２と、レプリカセル２０のトランジスタＤＳ２とはオフ状態である。
【００５１】
（書き込み）
“Ｈ”のチップイネーブル信号と、“Ｈ”の書き込みイネーブル信号とが入力されると、ＮＯＳＲＡＭ１００は書き込み動作を行う。行回路１１２によって選択された行のワード線ＷＷＬ、ＲＷＬはそれぞれ“Ｈ”、“Ｌ”となる。列回路１１３によって選択されたビット線ＷＢＬには、データに応じた電位が入力される。選択されたメモリセル１０のノードＳＮの電位は、データ“１”が書き込まれた場合ＶＤＤＤとなり、データ“０”が書き込まれた場合ＶＳＳＳとなる。
【００５２】
（読み出し）
“Ｈ”のチップイネーブル信号と、“Ｌ”の書き込みイネーブル信号が入力されると、ＮＯＳＲＡＭ１００は読み出し動作を行う。列回路１１３によって選択されたソース線ＳＬは“Ｈ”となり、次いで行回路１１２によって選択されたワード線ＲＷＬは“Ｌ”となる。ノードＳＮがデータ“０”を保持している場合、トランジスタＭＰ２はオン状態であるため、トランジスタＭＰ２のソース―ドレイン間電流（以下、「ドレイン電流」と呼ぶ。）によって、ビット線ＲＢＬが充電され、ビット線ＲＢＬの電位は上昇する。ノードＳＮがデータ“１”を保持している場合、トランジスタＭＰ２はオフ状態が維持されるので、ビット線ＲＢＬの電位は殆んど変化しない。
【００５３】
また、ワード線ＲＷＬを“Ｌ”にするのと連動して、ワード線ＤＲＷＬも“Ｌ”にして、レプリカセル２０のトランジスタＤＳ２をオン状態にする。ビット線ＲＥＦＢＬは、トランジスタＤＲ２のドレイン電流によって充電される。つまり、レプリカセル２０が生成する信号によって、ビット線ＲＥＦＢＬの電位は変化する。
【００５４】
ワード線ＲＷＬが選択されている期間に、読み出し回路２５を活性化する。読み出し回路２５はビット線ＲＥＦＢＬの電位を基準にして、ビット線ＲＢＬの電位がデータ“０”または“１”であるかを検知し、検知結果に応じた電位の信号を出力する。図３Ｂを用いて、データ読み出しの原理を説明する。
【００５５】
図３Ｂは、ワード線ＲＷＬを“Ｌ”にした時点からのビット線ＲＢＬ、ＲＥＦＢＬの電位の変化を模式的に示している。曲線１９０、１９１は、データ“０”、“１”を読み出すときのビット線ＲＢＬの電位の変化を表す。曲線１９３は、ビット線ＲＥＦＢＬの電位の変化を表す。図３Ｂにおいて、ｔａは、読み出し回路２５を活性化する時刻であり、Ｔａｃｔは、ワード線ＲＷＬが選択されてから読み出し回路２５が活性化されるまでの時間を表す。
【００５６】
読み出し回路２５は、時刻ｔａにおいて、ビット線ＲＢＬの電位と、ビット線ＲＥＦＢＬの電位Ｖａｃｔとの大小関係によって、メモリセル１０から読み出したデータの０／１判定を行う。図３Ｂの例では、ビット線ＲＢＬの電位がＶａｃｔよりも大きければ、読み出し回路２５はデータ“０”を出力し、ビット線ＲＢＬの電位がＶａｃｔ以下であれば、読み出し回路２５はデータ“１”を出力する。
【００５７】
上掲のようにＮＯＳＲＡＭ１００内部のレプリカセル２０において読み出し判定電位を生成することで、ＮＯＳＲＡＭ１００のＰＶＴ（プロセス／電圧／温度）ばらつきの耐性を向上することができる。このことは、読み出し判定電位を外部入力される固定電位とした比較例と、ＮＯＳＲＡＭ１００とを対比することで理解される。
【００５８】
ＮＯＳＲＡＭ１００のトランジスタの特性がばらつく、または環境温度が変化すると、図３Ｂの曲線１９０、１９１が変化する。比較例では、読み出し判定電位が固定であるため、トランジスタの特性が設定よりも劣ること想定して、時間Ｔａｃｔを設定することが要求される。そのため、ビット線ＲＢＬの充電時間のマージンを考慮すると、時間Ｔａｃｔを長くとることになる。したがって、比較例は、読み出し判定電位が固定電位（例えば、ＶＤＤＤ／２）であることで、信号制御は簡単であるが、読み出し速度は制約される。
【００５９】
これに対して、ＮＯＳＲＡＭ１００では、読み出し判定電位を内部で生成しているので、読み出し判定電位をトランジスタの特性のばらつき、温度変化に追随させることができる。例えば、トランジスタ特性がスロウプロセスの場合、読み出し判定電位の値を小さくできる。一方、トランジスタ特性がファストプロセスの場合、読み出し判定電位の値を大きくできる。
【００６０】
ＮＯＳＲＡＭ１００の読み出し判定電位の最適化は、レプリカセル２０のトランジスタＤＲ２、ＤＳ２のサイズ（代表的には、チャネル長（Ｌ）、チャネル幅（Ｗ））と、電位ＶＤＵＭの大きさとを調整することで可能である。以下に、その一例を示す。
【００６１】
トランジスタＤＲ２のＬ、Ｗは、メモリセル１０のトランジスタＭＰ２と同じである。トランジスタＤＲ２とトランジスタＭＰ２とを同じ仕様とすることで、設計、および製造プロセスが容易になる。
【００６２】
電位ＶＤＵＭは、トランジスタＤＲ２のしきい値電圧を考慮して決定される。例えば、電位ＶＤＵＭの値は、データ“０”の電位（ＶＳＳＳ）とデータ“１”の電位（ＶＤＤＤ）の中間値とする。
【００６３】
トランジスタＤＳ２は、トランジスタＤＲ２よりも電流駆動能力が高いトランジスタである。これは、読み出し動作でのビット線ＲＥＦＢＬの充電時間を、トランジスタＤＲ２の電流駆動能力によって決めるためである。このようにすることで、読み出し動作でのビット線ＲＥＦＢＬの電位の変化を、電位ＶＤＵＭの値によって容易に制御できる。トランジスタＤＳ２の電流駆動能力を高くするには、例えば、トランジスタＤＳ２のＷをトランジスタＤＲ２よりも大きくする。
【００６４】
トランジスタＤＲ２、ＤＳ２のサイズと、電位ＶＤＵＭの設定方法は上記に限定されない。読み出し動作において、データ“０”が書き込まれているときのビット線ＲＢＬの電位と、データ“１”が書き込まれているときのビット線ＲＢＬの電位との中間値をとって、ビット線ＲＥＦＢＬの電位が変化するように、トランジスタＤＲ２、ＤＳ２のサイズと、電位ＶＤＵＭとを設定することが好ましい。
【００６５】
なお、本実施の形態では、読み出し判定電位を生成するためのセルを「レプリカセル」と呼ぶこととするが、「ダミーセル」等と呼んでもよい。以下、図４Ａ―図４Ｃを参照して、レプリカセルの他の構成例を説明する。
【００６６】
＜レプリカセル＞
図４Ａに示すレプリカセル２１は、レプリカセル２０の変形例であり、トランジスタＤＷ２が追加されている。トランジスタＤＷ２はＯＳトランジスタである。トランジスタＤＷ２のゲートおよび第１端子は、電位ＶＳＳＳを供給する電源線に電気的に接続され、第２端子はトランジスタＤＲ２のゲートに電気的に接続されている。トランジスタＤＷ２は、メモリセル１０のトランジスタＭＮ１と同じサイズのトランジスタである。トランジスタＤＷ２はゲインセルの読み出しトランジスタに対応する。トランジスタＤＷ２を有することで、レプリカセル２１の回路構成はレプリカセル２０よりもメモリセル１０により近くなる。
【００６７】
図４Ｂに示すレプリカセル２２は、トランジスタＤＳ４、ＤＲ４を有する。レプリカセル２２は、レプリカセル２０の変形例であり、読み出しトランジスタ、選択トランジスタがｎチャネル型トランジスタで構成されている。図４Ｃに示すレプリカセル２３は、レプリカセル２１の変形例であり、トランジスタＤＲ２、ＤＳ２がトランジスタＤＳ４、ＤＲ４に変更されている。
【００６８】
＜メモリセル、メモリセルアレイ＞
図５Ａ―図６Ｃを参照して、メモリセル、メモリセルアレイの他の構成例を説明する。
【００６９】
図５Ａに示すメモリセル１１は３Ｔ型ゲインセルであり、メモリセル１０にトランジスタＭＰ３を追加したメモリセルに相当する。メモリセル１１において、容量素子Ｃ１は、配線ＰＬに電気的に接続され、トランジスタＭＰ２は配線ＰＬＤＤＤに電気的に接続され、トランジスタＭＰ３は読み出しビット線ＲＢＬに電気的に接続される。配線ＰＬには固定電位（例えば、ＶＤＤＤ）が入力される。配線ＰＬＤＤＤは、電位ＶＤＤＤ用の電源線である。
【００７０】
メモリセルアレイがメモリセル１１で構成される場合、レプリカセルアレイはレプリカセル２０又はレプリカセル２１で構成することができる。この場合、メモリセルアレイにはソース線ＳＬが設けられないので、レプリカセル２０（又は２１）は、ソース線ＳＬに代えて配線ＰＬＤＤＤに電気的に接続される。
【００７１】
図５Ｂに示すメモリセル１２は、メモリセル１０の変形例であり、トランジスタＭＮ１に代えてバックゲートを有するトランジスタＭＮ５が設けられている。トランジスタＭＮ５のバックゲートは配線ＢＧＬに電気的に接続されている。配線ＢＧＬには固定電位を入力してもよいし、ＮＯＳＲＡＭ１００の動作に応じて配線ＢＧＬの電位を変化させてもよい。メモリセル１１のトランジスタＭＮ１をトランジスタＭＮ５に変更することが可能である。
【００７２】
図５Ｃに示すメモリセル１３はメモリセル１０の変形例であり、トランジスタＭＰ２に代えて、トランジスタＭＮ２が設けられている。メモリセル１３でメモリセルアレイを構成する場合、レプリカセルアレイはレプリカセル２２又はレプリカセル２３で構成することができる。
【００７３】
図５Ｄに示すメモリセル１４はメモリセル１１の変形例であり、トランジスタＭＰ２、ＭＰ３に代えて、トランジスタＭＮ２、ＭＮ３が設けられている。配線ＰＬＤＤＤに代えて、配線ＰＬＳＳＳが、メモリセル１４に電気的に接続されている。例えば、配線ＰＬ、配線ＰＬＳＳＳには外部から電位ＶＳＳＳが入力される。
【００７４】
メモリセル１４でメモリセルアレイを構成する場合、レプリカセルアレイはレプリカセル２２又はレプリカセル２３で構成することができる。メモリセルアレイにはソース線ＳＬが設けられないので、レプリカセル２２（又は２３）は、ソース線ＳＬに代えて配線ＰＬＳＳＳに電気的に接続される。
【００７５】
メモリセル１４において、トランジスタＭＮ１を、メモリセル１２のバックゲート付きのトランジスタＭＮ５としてもよい。また、トランジスタＭＮ２、ＭＮ３をトランジスタＭＮ１と同様なＯＳトランジスタとしてもよい、この場合、ＯＳトランジスタにバックゲートを設けてもよい。メモリセル１３も同様な変更が可能である。
【００７６】
メモリセルアレイ１１５において、書き込みビット線ＷＢＬと読み出しビット線ＲＢＬとを共通のビット線ＢＬにすることができる。そのような例を図６Ａ、図６Ｂに示す。ここでは、メモリセルアレイがメモリセル１０で構成される例を示すが、メモリセル１１―１４でメモリセルアレイが構成される場合も同様である。
【００７７】
図６Ａに示す構成例では、列回路１１３に選択回路２７が設けられる。選択回路２７は、ビット線ＢＬを読み出し回路２５の入力端子に接続するか、書き込み回路２６の出力端子に接続するかを選択する機能をもつ。書き込み回路２６は、ビット線ＢＬにデータを入力する機能をもつ。図６Ａの例では、選択回路２７は、相補的にオン状態、オフ状態になる２個のアナログスイッチを有している。
【００７８】
図６Ｂに示す構成例では、書き込み回路２６がソース線ＳＬに電気的に接続されている。書き込み回路２６によってソース線ＳＬにデータが入力される。書き込み動作では、トランジスタＭＮ１と共にトランジスタＭＮ２もオン状態にする。ソース線ＳＬに入力されたデータは、トランジスタＭＮ２とトランジスタＭＮ１とによってノードＳＮに書き込まれる。
【００７９】
メモリセルアレイ、レプリカセルアレイは、隣接する２列（偶数列と奇数列）で、ソース線ＳＬを共有することが可能である。図６Ｃにそのような構成例を示す。図６Ｃにおいてｊ、ｋは０以上の整数である。メモリセルアレイ１２５はメモリセル１３で構成され、レプリカセルアレイ１２６はレプリカセル２２で構成されている。列回路１２３には、列ごとに読み出し回路２５が設けられている。
【００８０】
本実施の形態では、ＮＯＳＲＡＭ内のレプリカセルによって読み出し判定電位を生成しているため、読み出し判定電位の最適化が可能であり、またＰＶＴばらつき耐性を向上できる。その結果、ＮＯＳＲＡＭの読み出し速度を向上することができる。
【００８１】
もちろん、本実施の形態は、ＮＯＳＲＡＭへの適用に限定されない。メモリセルの書き込みトランジスタがＳｉトランジスタでなるゲインセル型ＤＲＡＭにも適用することができる。ゲインセル型ＤＲＡＭにおいては、メモリセルの書き込みトランジスタはｎチャネル型トランジスタでも、ｐチャネル型トランジスタでもよい。
【００８２】
〔実施の形態２〕
本実施の形態ではＮＯＳＲＡＭのより具体的な構成例を説明する。
【００８３】
＜＜ＮＯＳＲＡＭの構成例＞＞
図７Ａは、ＮＯＳＲＡＭの構成例を示すブロック図である。ＮＯＳＲＡＭ３００は、メモリセルアレイ、制御回路３１０、行回路３１２［００］―３１２［１０］、列回路３１３［０］、３１３［１］、プレデコーダ３１５を有する。ＮＯＳＲＡＭ３００のメモリセルアレイは４個に分割されている。ここでは、４個のメモリセルアレイをブロック３３０［００］―３３０［１１］と呼ぶこととする。
【００８４】
行回路３１２［ＸＸ］は、ブロック３３０［ＸＸ］の行回路である（Ｘは０または１である）。２個のブロック３３０で１個の列回路３１３を共有している。列回路３１３［０］はブロック３３０［００］、３３０［１０］で共有され、列回路３１３［１］はブロック３３０［０１］、３００［１１］で共有されている。
【００８５】
ＮＯＳＲＡＭ３００には、電位ＶＤＤＤ、ＶＳＳＳ、ＶＤＨＷ、ＶＤＨＲ、ＶＤＵＭ、ＶＢＧが入力される。
【００８６】
ＮＯＳＲＡＭ３００には、信号ＣＬＫ、ＣＥ、ＧＷ、ＢＷ、ＢＵＲＳＴ、ＡＤＤＲが入力される。信号ＣＬＫはクロック信号であり、信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号であり、信号ＢＵＲＳＴはバースト動作を制御するバースト信号である。信号ＡＤＤＲはアドレス信号である。データＷＤＡは外部から入力される書き込みデータであり、データＲＤＡはＮＯＳＲＡＭ３００が出力する読み出しデータである。データＤＯは、メモリセルアレイから読み出されたデータを表し、データＤＩは、メモリセルアレイに書き込まれるデータを表す。
【００８７】
ＮＯＳＲＡＭ３００において、各回路、各信号および各電位は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、ＮＯＳＲＡＭ３００の入力信号および出力信号の構造（例えば、ビット長。）は、ＮＯＳＲＡＭ３００の動作モード、およびメモリセルアレイの構成等に基づいて設定される。
【００８８】
以下、図７Ｂを参照して、ＮＯＳＲＡＭ３００のより具体的な構成例を説明する。図７Ｂの例では、ブロック３３０は、１２８行×１２８列のメモリセルアレイである。データのビット長は３２ビット（１ワード）である。
【００８９】
（制御回路３１０）
制御回路３１０は、ＮＯＳＲＡＭ３００の動作全般を制御する機能を有する回路である。制御回路３１０は、信号ＣＥ、ＧＷ、ＢＷ［３：０］、ＢＵＲＳＴを論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路３１２、列回路３１３の制御信号を生成する機能を有する。表１に制御回路３１０の真理値表を示す。
【００９０】
【表１】
2018152152.tif 000003
【００９１】
なお、バイト０書き込み動作とは、信号ＢＷ［０］に割り当てられた１バイト（８ビット）のデータを書き込む動作である。例えば、バイト０書き込み動作では、データＷＤＡ［７：０］が書き込まれる。バイト書き込み動作において、ＢＷ［１］、ＢＷ［２］、ＢＷ［３］が“Ｈ”であるときの書き込みデータは、それぞれ、ＷＤＡ［１５：８］、ＷＤＡ［２３：１６］、ＷＤＡ［３１：２４］である。
【００９２】
＜プレデコーダ３１５＞
プレデコーダ３１５は、信号ＡＤＤＲをデコードして、アクセスされるブロック３３０を決定する機能をもつ。
【００９３】
＜行回路３１２＞
行回路３１２は、行アドレスのデコードする機能、およびワード線ＷＷＬ、ＲＷＬ、ＤＲＷＬを駆動する機能をもつ。図８に行回路３１２の回路構成例を示す。
【００９４】
図８には、プレデコーダ３１５のワード線ＷＷＬ、ＲＷＬの駆動信号の生成に関わる回路要素を示している。プレデコーダ３１５において、ＡＮＤ回路、ＯＲ回路、バッファ回路等でなるロジック回路によって、信号ＡＤＤＲ［１０：４］がデコードされる。なお、図８において、符号ではない数値（２、８、１２８）は配線数を表している。
【００９５】
行回路３１２において、ＡＮＤ回路４０、レベルシフタ（ＬＳ）４１、バッファ回路４２によって、ワード線ＷＷＬの選択信号が生成され、ＡＮＤ回路４４、レベルシフタ４５、インバータ回路４６によって、ワード線ＲＷＬの選択信号が生成される。レベルシフタ４１、バッファ回路４２の高レベル電源電位として、電位ＶＤＨＷが入力される。レベルシフタ４５、インバータ回路４６の高レベル電源電位として、電位ＶＤＨＲが入力される。
【００９６】
信号ＷＷＬＥ、ＲＷＬＥは制御回路３１０が生成する信号である。信号ＷＷＬＥは書き込みワード線イネーブル信号であり、信号ＲＷＬＥは読み出しワード線イネーブル信号である。
【００９７】
＜ブロック３３０＞
ブロック３３０は、メモリセル３０、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬを有する。ブロック３３０には、レプリカセルアレイ３３５が設けられている。レプリカセルアレイ３３５は、レプリカセル３５、ワード線ＤＲＷＬを有する。図９にブロック３３０［００］、３３０［１０］の構成例を示す。
【００９８】
なお、ブロック３３０［００］とブロック３３０［１０］の回路要素等を区別する場合は、“＿Ｔ”と“＿Ｂ”の符号が使用される。例えば、ビット線ＲＢＬ＿Ｔはブロック３３０［００］のビット線ＲＢＬであり、ビット線ＲＢＬ＿Ｂはブロック３３０［１０］のビット線ＲＢＬである。
【００９９】
メモリセル３０は、メモリセル１０と同じ回路構成であり、トランジスタＭＷ３、ＭＲ３、容量素子Ｃ３、ノードＳＮを有する。トランジスタＭＷ３のバックゲートは、電位ＶＢＧを供給する電源線に電気的に接続されている。
【０１００】
レプリカセルアレイ３３５はレプリカセル３５を有する。レプリカセル３５は、ワード線ＤＲＷＬ、ビット線ＲＢＬ、ソース線ＳＬ、配線ＰＬＤＵＭに電気的に接続されている。レプリカセル３５はレプリカセル２０と同じ回路構成であり、トランジスタＤＲ３、ＤＳ３を有する。
【０１０１】
本実施の形態では、ブロック３３０［００］内のレプリカセルアレイ３３５［００］は、ブロック３３０［１０］のための読み出し判定電位Ｖｒｅｆ＿Ｂの生成回路として用いられ、レプリカセルアレイ３３５［１０］は、ブロック３３０［００］のための読み出し判定電位Ｖｒｅｆ＿Ｔの生成回路に用いられる。したがって、ビット線ＲＢＬ＿Ｂは、ブロック３３０［００］の読み出し動作時では参照ビット線ＲＥＦＢＬ＿Ｔとして機能し、ビット線ＲＢＬ＿Ｔは、ブロック３３０［１０］の読み出し動作時では参照ビット線ＲＥＦＢＬ＿Ｂとして機能する。
【０１０２】
ブロック３３０［０１］、３３０［１１］の構成は、ブロック３３０［００］、３３０［１０］と同様である。また、ブロック３３０の構成は、図６Ｃに示すメモリセルアレイ１２５およびレプリカセルアレイ１２６のように、隣接する２列でソース線ＳＬを共有する構成とすることができる。
【０１０３】
本実施の形態では、メモリセルアレイを複数のブロックに分割することで、ビット線ＲＢＬを、他のブロックの参照ビット線として機能させている。このような回路構成とすることで、メモリセルアレイにレプリカセルアレイおよび参照ビット線を設けたことによる面積オーバヘッドを抑えることができる。そのため、本実施の形態のメモリセルアレイの構成は、ＮＯＳＲＡＭの大容量化に有利である。
【０１０４】
＜列回路３１３＞
列回路３１３は、データをブロック３３０に書き込む機能、ブロック３３０からデータを読み出す機能、データを増幅する機能、データを一時的に格納する機能等を有する。列回路３１３のより具体的な機能には、例えば、ビット線ＷＢＬ、ＲＢＬ、およびＳＬの電位を制御する機能がある。図７Ｂの例では、列デコーダ３２０、プリチャージ回路３２１、センスアンプ３２２、出力ＭＵＸ（マルチプレクサ）３２３、書き込みドライバ３２４、およびソース線ドライバ３２５を有する。
【０１０５】
図１０を参照して、列回路３１３［０］の回路構成例を説明する。列回路３１３［０］は、列回路３１３［１］も同様の構成をもつ。
【０１０６】
列回路３１３［０］は、列ごとに回路３４０が設けられている。回路３４０は、センスアンプ５０、トランジスタＭ１、Ｍ２、アナログスイッチ５１、５２、ＯＲ回路５３、５４、トランジスタＭ３―Ｍ７を有する。
【０１０７】
信号ＳＥＮ［３：０］、ＳＥＰ［３：０］、ＰＲＥ、ＲＳＥＬ［３：０］、ＷＳＥＬ＿Ｔ、ＷＳＥＬ＿Ｂ、ＧＲＳＥＬ［３：０］、ＧＷＳＥＬ［１５：０］に従い、列回路３１３は動作する。なお、１の回路３４０には、４ビットの信号ＳＥＮ［３：０］のうちの何れか１ビットの信号が入力される。信号ＳＥＰ［３：０］等の他の信号についても同様である。
【０１０８】
（プリチャージ回路３２１）
トランジスタＭ１、トランジスタＭ２はプリチャージ回路３２１を構成する。トランジスタＭ１によってビット線ＲＢＬ＿Ｔが電位ＶＳＳＳにプリチャージされ、トランジスタＭ２によってビット線ＲＢＬ＿Ｂが電位ＶＳＳＳにプリチャージされる。プリチャージ回路３２１は信号ＰＲＥによって制御される。
【０１０９】
（センスアンプ３２２）
センスアンプ５０はセンスアンプ３２２を構成する。ここでは、センスアンプ５０はラッチ型センスアンプである。センスアンプ５０内の２個のインバータ回路の入力ノードと出力ノードとの２つの接続部がノードＱＳ、ＱＳｂである。信号ＳＥＮ、ＳＥＰはセンスアンプ５０を活性化するための信号である。
【０１１０】
列回路３１３には、センスアンプ５０と、ビット線ＲＢＬ＿Ｔ、ＷＢＬ＿Ｔ、ＲＢＬ＿Ｂ、ＷＢＬ＿Ｂとの導通状態を制御する回路が設けられている。アナログスイッチ５１はノードＱＳｂとビット線ＲＢＬ＿Ｔ間の導通状態を制御し、アナログスイッチ５２はセンスアンプ５０とビット線ＲＢＬ＿Ｂ間の導通状態を制御する。アナログスイッチ５１、５２を制御する信号ＲＳＥＬは、読み出し選択信号である。ＯＲ回路５３はセンスアンプ５０とビット線ＷＢＬ＿Ｔ間の導通状態を制御し、ＯＲ回路５４はセンスアンプ５０とビット線ＷＢＬ＿Ｂ間の導通状態を制御する。ＯＲ回路５３、５４を制御する信号ＷＳＥＬ＿Ｔ、ＷＳＥＬ＿Ｂは、書き込み選択信号である。
【０１１１】
なお、図１０には、センスアンプ５０のノードＱＳに、ビット線ＷＢＬ＿Ｔ、ＲＢＬ＿Ｂが電気的に接続され、ノードＱＳｂに、ビット線ＷＢＬ＿Ｂ、ＲＢＬ＿Ｔが電気的に接続される例を示しているが、ノードＱＳに、ビット線ＷＢＬ＿Ｂ、ＲＢＬ＿Ｔが電気的に接続され、ノードＱＳｂに、ビット線ＷＢＬ＿Ｔ、ＲＢＬ＿Ｂが電気的に接続される構成でもよい。
【０１１２】
センスアンプ５０は、読み出し動作時には、読み出し回路として機能する。ブロック３３０［００］からデータを読み出すときは、センスアンプ５０は、活性化された時点のノードＱＳの電位を電位Ｖｒｅｆとして用いて、ノードＱＳｂの電位がデータ“０”か“１”であるかを判定する。ブロック３３０［１０］からデータを読み出すときは、センスアンプ５０は、活性化された時点のノードＱＳｂの電位を電位Ｖｒｅｆとして用いて、ノードＱＳの電位がデータ“０”か“１”であるかを判定する。
【０１１３】
センスアンプ５０は、書き込み動作時にはデータを一時的に格納するラッチ回路として機能する。
【０１１４】
＜出力ＭＵＸ３２３＞
トランジスタＭ３、Ｍ４は出力ＭＵＸ３２３を構成する。出力ＭＵＸ３２３は１２８入力３２出力のマルチプレクサである。信号ＧＲＳＥＬ［３：０］はグローバル読み出し選択信号であり、出力ＭＵＸ３２３を制御する。
【０１１５】
４列ごとに、回路３４０は共通のデータＤＯ［ｊ］（ｊは０乃至３１の整数）用の配線に電気的に接続される。例えば、回路３４０［０］―３４０［３］は、データＤＯ［０］が書き込まれる配線に電気的に接続される。
【０１１６】
＜書き込みドライバ３２４＞
トランジスタＭ５―Ｍ７は書き込みドライバ３２４を構成する。書き込みドライバ３２４は、信号ＧＷＳＥＬ［１５：０］に従い、バイト単位、ハーフワード単位、または１ワード単位のデータ書き込みを行う。信号ＧＷＳＥＬ［１５：０］はグローバル書き込み選択信号である。
【０１１７】
４列ごとに、回路３４０は共通のデータＤＩ［ｊ］（ｊは０乃至３１の整数）入力用の配線に電気的に接続される。例えば、回路３４０［０］―３４０［３］は、データＤＩ［０］の出力用配線に電気的に接続される。
【０１１８】
＜＜ＮＯＳＲＡＭの動作例＞＞
図１１、図１２のタイミングチャートを参照して、ＮＯＳＲＡＭ３００の動作例を説明する。
【０１１９】
＜読み出し動作＞
図１１は読み出し動作のタイミングチャートであり、ブロック３３０［００］がアクセスされている。１クロックごとに異なるアドレス（Ｚ）、（Ａ）が入力され、アドレス（Ｚ）、（Ａ）が指定するメモリセル３０から、それぞれ、データ（Ｚ）、（Ａ）が読み出されている。Ｔｒａｃは、読み出しアクセス時間である。
【０１２０】
ＮＯＳＲＡＭ３００の読み出し動作は、図３に示すＮＯＳＲＡＭ１００の読み出し動作と同様である。アドレス（Ａ）に注目して、読み出し動作を説明する。
【０１２１】
信号ＣＥは“１”であり、信号ＧＷは“０”であり、信号ＢＷ［３：０］は４’ｂ００００である間、ＮＯＳＲＡＭ３００は読み出し動作を行う（表１）。
【０１２２】
信号ＰＲＥが“Ｈ”である間、ビット線ＲＢＬ＿Ｔ、ＲＢＬ＿Ｂは電位ＶＳＳＳにプリチャージされる。次に、信号ＲＳＥＬを“Ｈ”にして、ビット線ＲＢＬ＿ＴとノードＱＳｂ間、およびビット線ＲＢＬ＿ＢとノードＱＳ間を導通状態にする。これにより、ノードＱＳ、ＱＳｂも電位ＶＳＳＳにプリチャージされる。信号ＰＲＥを“Ｌ”にしてビット線ＲＢＬ＿Ｔ、ＲＢＬ＿Ｂのプリチャージを止める。プリチャージを止めるのと同時にソース線ＳＬ＿Ｔ、ＳＬ＿Ｂを電位ＶＤＤＤに充電する。
【０１２３】
次に、ワード線ＲＷＬ＿Ｔ、ＤＲＷＬ＿Ｂを“Ｌ”にする。メモリセル３０のノードＳＮの電位に応じて、ビット線ＲＢＬ＿Ｔは充電される、またはプリチャージ電位（ＶＳＳＳ）を保持する。ビット線ＲＢＬ＿Ｂは、レプリカセル３５によって充電される。
【０１２４】
信号ＲＳＥＬを“Ｌ”にして、ビット線ＲＢＬ＿ＴとノードＱＳｂ間、およびビット線ＲＢＬ＿ＢとノードＱＳ間を非導通状態にする。信号ＲＳＥＬを“Ｌ”にするのと同時に、信号ＳＥＮを“Ｈ”に、信号ＳＥＰを“Ｌ”にして、センスアンプ５０を活性化して、ノードＱＳ、ＱＳｂをフルスイングさせる。センスアンプ５０が活性化した時点でノードＱＳの電位＞ノードＱＳｂの電位であれば、ノードＱＳｂの電位はＶＳＳＳとなり、ノードＱＳの電位＜ノードＱＳｂの電位であれば、ノードＱＳｂの電位はＶＤＤＤとなる。
【０１２５】
信号ＧＲＳＥＬを“Ｈ”にすることで、データ（Ａ）が列回路３１３［０］から制御回路３１０に出力される。
【０１２６】
ワード線ＲＷＬ＿Ｔ、ＤＲＷＬ＿Ｂを“Ｈ”にする。しかる後、信号ＳＥＮを“Ｌ”に、信号ＳＥＰを“Ｈ”にして、センスアンプ５０を非活性化する。次に信号ＧＲＳＥＬを“Ｌ”にして読み出し動作を終了する。
【０１２７】
＜書き込み動作＞
図１２は書き込み動作のタイミングチャートであり、ブロック３３０［００］がアクセスされている。１クロックごとに異なるアドレス（Ｚ）、（Ａ）、並びにデータ（Ｚ）、（Ａ）が入力され、アドレス（Ｚ）、（Ａ）が指定するメモリセル３０に、データ（Ｚ）、（Ａ）が書き込まれている。Ｔｗａｃは、書き込みアクセス時間である。ここでは、アドレス（Ａ）に注目して、書き込み動作を説明する。
【０１２８】
信号ＣＥは“１”であり、信号ＧＷは“１”であり、信号ＢＷ［３：０］は４’ｂ１１１１であるので、ＮＯＳＲＡＭ３００は書き込み動作を行う。
【０１２９】
ＮＯＳＲＡＭ３００は部分書込み動作をサポートしている（ライトバック方式）。信号ＷＳＥＬ＿Ｔ、ＷＳＥＬ＿Ｂが“Ｈ”である期間、まず、書き込み対象行のメモリセル３０からセンスアンプ５０にデータを読み出す。この読み出し動作は、図１１の読み出し動作と同様に行われ、メモリセル３０のデータに応じて、ノードＱＳｂは充電される、またはプリチャージ電位（ＶＳＳＳ）を保持する。ノードＱＳはレプリカセル３５によって充電される。
【０１３０】
次に、信号ＳＥＮを“Ｈ”に、信号ＳＥＰを“Ｌ”にして、センスアンプ５０を活性化する。次に、信号ＧＷＳＥＬを“Ｈ”にして、データＤＩをノードＱＳに書き込む。信号ＧＷＳＥＬによって選択された列のセンスアンプ５０のデータは、データＤＩで更新される。非選択列のセンスアンプ５０のデータは更新されない。
【０１３１】
次に、信号ＷＳＥＬ＿Ｔを“Ｌ”にして、ビット線ＷＢＬ＿ＴとノードＱＳ間を導通状態にする。これにより、ノードＱＳのデータがビット線ＷＢＬ＿Ｔに入力される。次に、ワード線ＷＷＬ＿Ｔを“Ｈ”にして、ビット線ＷＢＬ＿Ｔのデータをメモリセル３０に書き込む。選択列のメモリセル３０のデータはデータＤＩによって更新され、非選択列のメモリセル３０には記憶していたデータが書き戻される。
【０１３２】
信号ＧＷＳＥＬ、ワード線ＷＷＬ＿Ｔを“Ｌ”にする。次に、信号ＳＥＮを“Ｌ”にし、かつ信号ＳＥＰ、ＷＳＥＬ＿Ｔを“Ｈ”にして、書き込み動作を終了する。
【０１３３】
＜シミュレーション結果＞
図１３―図１５にＮＯＳＲＡＭ３００の動作シミュレーションの結果を示す。
【０１３４】
本シミュレーションにおいて、電位ＶＤＤＤは１．２Ｖであり、電位ＶＳＳＳは０Ｖであり、電位ＶＤＨＷ、ＶＤＨＲは３．３Ｖであり、電位ＶＤＵＭは０．１２Ｖ（＝ＶＤＤＤ×０．１）である。メモリセル３０の読み出しトランジスタ（ＭＰ２）とレプリカセル３５の読み出しトランジスタ（ＤＲ２）は同じ仕様である。
【０１３５】
図１３はＮＯＳＲＡＭ３００の読み出し動作での信号波形であり、図１４は書き込み動作での信号波形である。読み出し動作、書き込み動作は図３Ａのタイミングチャートに従っている。
【０１３６】
図１３は、データ“０”の読み出し時のビット線ＲＢＬ＿Ｔの電位と、データ“１”の読み出し時のビット線ＲＢＬ＿Ｔの電位との中間値をとるように、参照ビット線（ＲＢＬ＿Ｂ）の電位を変化させることが、レプリカセル３５によって可能であることを示している。また、信号ＳＥＮが“Ｈ”になったとき、ノードＱＳｂの電位を読み出し判定電位に用いることで、センスアンプ５０が、ビット線ＲＢＬ＿Ｔのデータについて０／１判定が可能であることを示している。
【０１３７】
シミュレーションにより、本実施の形態のＮＯＳＲＡＭと比較例のＮＯＳＲＡＭについて、動作周波数を評価した。図１５に評価結果を示す。比較例のＮＯＳＲＡＭは、センスアンプに読み出し判定電位として外部から固定電位（＝０．４Ｖ）が入力されるという構成の他は、本ＮＯＳＲＡＭと同じ構成である。
【０１３８】
本ＮＯＳＲＡＭは、ＰＶＴコーナーのワーストケースおける最大動作周波数が比較例よりも高い。本ＮＯＳＲＡＭでは、読み出し動作および書き込み動作共に、メモリセルからセンスアンプへのデータの読み出し動作が行われる。そのため、読み出しワード線が選択されてからセンスアンプが活性化されるまでの時間（Ｔａｃｔ、図３Ｂ参照）は、動作周波数の改善を律速する。
【０１３９】
本ＮＯＳＲＡＭでは、読み出し判定電位を、トランジスタ特性および環境温度に追随させて、適切化することができるので、時間Ｔａｃｔを短くできる。図１５のシミュレーション結果はこのことを表している。
【０１４０】
＜ＮＯＳＲＡＭの大容量化＞
図１６Ａ―図１６Ｃを参照して、ＮＯＳＲＡＭの大容量化について説明する。本ＮＯＳＲＡＭはワード線分割回路を用いずに、部分書込みが可能である。ワード線分割回路によるチップ面積の増大がなく、消費電力の増大がないため、本ＮＯＳＲＡＭは大容量化に非常に有効な回路構成をもつ。
【０１４１】
例えば、図１６Ａに示すサブアレイ３５０を単位に、ＮＯＳＲＡＭの容量の増大を図ることができる。サブアレイ３５０は、４個のブロック、４個の行回路３１２、２個の列回路３１３、および１個のプレデコーダ３１５を有する。
【０１４２】
図１６Ｂに示すＮＯＳＲＡＭ３０１は、サブアレイ３５０［０］―３５０［３］、制御回路３６０、プレデコーダ３６１、ロジック回路３６３を有する。制御回路３６０は、制御回路３１０と同様、ＮＯＳＲＡＭ３０１全体を統括的に制御する。プレデコーダ３６１は信号ＡＤＤＲをデコードし、活性化するサブアレイ３５０を決定する機能をもつ。ロジック回路３６３は、サブアレイ３５０［０］―３５０［３］に対するデータＤＩの入力およびデータＤＯの出力を制御する機能をもつ。
【０１４３】
サブアレイ３５０［０］―３５０［３］、ロジック回路３６３でなる機能ブロック（ここでは、「マクロ３５５と呼ぶ。）を単位にＮＯＳＲＡＭを大容量化できる。そのような例を図１６Ｃに示す。
【０１４４】
図１６Ｃに示すＮＯＳＲＡＭ３０２は、４個のマクロ３５５［０］―３５５［３］、制御回路３７０、プレデコーダ３７１を有する。制御回路３７０は制御回路３１０と同様、ＮＯＳＲＡＭ３０２全体を統括的に制御する。プレデコーダ３７１は信号ＡＤＤＲをデコードし、活性化するマクロ３５５を決定する。
【０１４５】
サブアレイ３５０の容量は８ｋバイト（１２８行×１２８列×４ブロック）であるので、ＮＯＳＲＡＭ３０１の容量は３２ｋバイトであり、ＮＯＳＲＡＭ３０２の容量は１２８ｋバイトである。
【０１４６】
〔実施の形態３〕
上掲のＮＯＳＲＡＭは、様々な電子部品や電子機器の記憶装置として用いることができる。上掲のＮＯＳＲＡＭはデータを長時間保持できるため、様々な電子部品や電子機器に不揮発性記憶装置として組み込むことが可能である。
【０１４７】
上掲のＮＯＳＲＡＭは、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリに置き換わる性能を備えることが可能である。例えば、マイクロコントローラユニット（ＭＣＵ）、ＦＰＧＡ、ＣＰＵ、ＧＰＵ、アプリケーションプロセッサ（ＡＰ）等の各種のプロセッサに、上掲の形態のＮＯＳＲＡＭを組み込むことができる。あるいは、無線ＩＣ、表示コントローラＩＣ、ソースドライバＩＣ、映像用デコーダＩＣなど各種のＩＣに、上掲のＮＯＳＲＡＭを組み込むことができる。ここでは、プロセッサの一例として、ＭＣＵについて説明する。
【０１４８】
＜＜ＭＣＵ４００＞＞
図１７にマイクロコントローラユニット（ＭＣＵ）の構成例を示す。図１７に示すＭＣＵ４００は、バス４０５、プロセッサコア４１０（以下、「コア４１０」と呼ぶ。）、クロック生成回路４１２、電源管理装置（ＰＭＵ）４１３、周辺回路（Ｐｅｒｉｐｈｅｒａｌｓ）４１５、メモリ部４３０を有する。ＭＣＵ４００は１チップ化された半導体装置である。
【０１４９】
コア４１０は、バス４０５を介して、ＰＭＵ４１３、周辺回路４１５およびメモリ部４３０とデータのやり取りを行う。コア４１０からの制御信号はバス４０５に入力される。バス４０５は、制御対象の回路ブロックに制御信号を送信する。制御信号には、イネーブル信号、アドレス信号などがある。
【０１５０】
クロック生成回路４１２は、ＭＣＵ４００で使用されるクロック信号を生成する。
【０１５１】
周辺回路４１５の機能に特段の制約はない。周辺回路４１５には、ＭＣＵ４００の用途に応じて、様々な機能回路が設けられる。機能回路としては、例えば、電源回路、タイマー装置、割り込みコントローラ、入出力ポート、アナログ‐デジタルコンバータ、コンパレータ、およびオペアンプ等がある。
【０１５２】
メモリ部４３０は、ＮＯＳＲＡＭ４３２、記憶装置４３４を有する。メモリ部４３０は、階層化された複数のＮＯＳＲＡＭ４３２を有してもよい。例えば、高レベルのＮＯＳＲＡＭは、メモリセルの保持容量を小さくして、保持時間は短いが、書き込み時間を短縮する。低レベルのＮＯＳＲＡＭは、メモリセルの保持容量を大きくし保持期間を長くし、かつ容量を大きくする。
【０１５３】
記憶装置４３４は、書き換え可能なメモリであればよく、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ（強誘電体ＲＡＭ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）、抵抗変化ＲＡＭ（ＲｅＲＡＭ）、相変化ＲＡＭ（ＰＲＡＭ）等である。
【０１５４】
メモリ部４３０には、記憶装置４３４を設けなくてもよい。あるいは複数の記憶装置４３４を設けてもよく、例えば、ＳＲＡＭとフラッシュメモリを設けてもよい。また、メモリ部４３０に、読み出し専用メモリ（ＲＯＭ）を設けてもよい。
【０１５５】
ＰＭＵ４１３は、パワーゲーティングを制御する機能を有する。ＰＭＵ４１３は、コア４１０から送信されるスリープ（ＳＬＥＥＰ）信号、および外部から入力される割り込み信号等に基づいてパワーゲーティング制御信号を生成する。生成されたパワーゲーティング制御信号は、バス４０５、コア４１０等のＭＣＵ４００内の回路に送信される。各回路は、パワーゲーティング制御信号に従い、パワーゲーティングシーケンスを実行する。ＮＯＳＲＡＭ４３２は不揮発性ＲＡＭであるので、バックアップ動作を実行することなく、電源オフ動作を実行することができる。
【０１５６】
＜＜電子部品の作製方法例＞＞
図１８Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージとも呼ばれる。
【０１５７】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１８Ａに示す各工程を経ることで完成させることができる。まず、前工程において、半導体ウエハ（例えば、シリコンウエハ）に本発明の形態に係る半導体装置などを作製する。
【０１５８】
後工程は、まず、半導体ウエハの裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳＴ７１）。研削により半導体ウエハを薄くすることで、電子部品の小型化を図る。ステップＳＴ７１の次に、半導体ウエハを複数のチップに分離する「ダイシング工程」を行う（ステップＳＴ７２）。ダイシング工程では、ダイシングラインに沿って半導体ウエハ切断することで、チップを半導体ウエハから切り出す。
【０１５９】
分離したチップを個々にピックアップして、リードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合、テープによる接合など、製品に応じて適した方法を選択すればよい。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
【０１６０】
次いで、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳＴ７４）。金属の細線には、銀線、金線などを用いることができる。ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。ワイヤーボンディングされたチップ７１１０は、エポキシ樹脂等で封止される「モールド工程」が施される（ステップＳＴ７５）。
【０１６１】
リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳＴ７６）。リードを切断および整形成形加工する「成形工程」を行なう（ステップＳＴ７７）。パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳＴ７８）。外観形状の良否、動作不良の有無などを調べる検査工程（ステップＳＴ７９）を経て、電子部品が完成する。
【０１６２】
図１８Ｂは完成した電子部品の斜視模式図である。電子部品は、端子取り出し方向、端子の形状に応じて、複数の規格、名称が存在する。図１８Ｂには、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を示している。
【０１６３】
図１８Ｂに示す電子部品７０００は、リード７００１及びチップ７１１０を有する。チップ７１１０には、本実施の形態に係る記憶装置、または本記憶装置を内蔵するプロセッサが設けられている。
【０１６４】
電子部品７０００はチップ７１１０を複数有していてもよい。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで、電子部品が実装された基板（実装基板７００４）が完成する。実装基板７００４は電子機器等に用いられる。
【０１６５】
電子部品７０００は低消費電力の半導体装置を内蔵しているため、電子機器に電子部品７０００を組み込むことで、電子機器の消費電力を低減することができる。次いで、上掲の電子部品を具備する電子機器について説明する。
【０１６６】
図１９Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロホン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロホン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
【０１６７】
図１９Ｂに示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【０１６８】
図１９Ｃ示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
【０１６９】
図１９Ｄに示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロホン２１１８、記録媒体読込部２１１９を有する。
【０１７０】
図１９Ｅに示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
【０１７１】
図１９Ｆに示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。
【０１７２】
〔実施の形態４〕
本実施の形態では、ＳｉトランジスタとＯＳトランジスタとで構成される半導体装置について説明する。ここでは、実施の形態２のＮＯＳＲＡＭ３００を例に、このような半導体装置の構造について説明する。
【０１７３】
＜＜ＮＯＳＲＡＭの積層構造＞＞
図２０を参照して、ＮＯＳＲＡＭ３００の構造について説明する。図２０には、代表的にメモリセル３０の断面構造を示している。ＮＯＳＲＡＭ３００は、単結晶シリコンウエハ５５００と、層ＬＸ１―ＬＸ１０の積層を有する。層ＬＸ１―層ＬＸ１０には、トランジスタ、配線、電極、プラグ等が設けられている。
【０１７４】
層ＬＸ１には、トランジスタＭＰ２等のＮＯＳＲＡＭ３００を構成するＳｉトランジスタが設けられている。Ｓｉトランジスタのチャネル形成領域は単結晶シリコンウエハ５５００に設けられている。
【０１７５】
層ＬＸ７には、トランジスタＭＮ５等のＯＳトランジスタが設けられている。なお、ＯＳトランジスタのバックゲート電極は層ＬＸ６に設けられている。ここでは、ＯＳトランジスタの構造は後述するＯＳトランジスタ５００１（図２２Ａ参照）と同様である。
【０１７６】
層ＬＸ８には、容量素子Ｃ１が設けられている。容量素子Ｃ１を層ＬＸ７よりも下層に設けることが可能である。そのような例を図２１に示す。図２１では、容量素子Ｃ１は層ＬＸ４に設けられている。
【０１７７】
なお、図２０、図２１はＮＯＳＲＡＭ３００の積層構造例を説明するための断面図であり、ＮＯＳＲＡＭ３００を特定の切断線で切った断面図ではない。次に、図２２Ａ、図２２Ｂを参照して、ＯＳトランジスタの構成例を説明する。
【０１７８】
＜＜ＯＳトランジスタの構成例１＞＞
図２２ＡにＯＳトランジスタの構成例を示す。図２２Ａに示すＯＳトランジスタ５００１は、金属酸化物トランジスタである。図２２Ａの左側の図は、ＯＳトランジスタ５００１のチャネル長方向の断面図であり、右側の図は、ＯＳトランジスタ５００１のチャネル幅方向の断面図である。
【０１７９】
ＯＳトランジスタ５００１は絶縁表面に形成される。ここでは、絶縁層５０２１上に形成されている。ＯＳトランジスタ５００１は、絶縁層５０２８、５０２９で覆われている。ＯＳトランジスタ５００１は、絶縁層５０２２―５０２７、５０３０―５０３２、金属酸化物層５０１１―５０１３、導電層５０５０―５０５４を有する。
【０１８０】
なお、図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
【０１８１】
金属酸化物層５０１１―５０１３をまとめて酸化物層５０１０と呼ぶ。図２２Ａに示すように、酸化物層５０１０は金属酸化物層５０１１、金属酸化物層５０１２、金属酸化物層５０１３の順に積層している部分を有する。ＯＳトランジスタ５００１がオン状態のとき、チャネルは酸化物層５０１０の金属酸化物層５０１２に主に形成される。
【０１８２】
ＯＳトランジスタ５００１のゲート電極は導電層５０５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５０５１、５０５２で構成される。導電層５０５０―５０５２はそれぞれバリア層として機能する絶縁層５０３０―５０３２に覆われている。バックゲート電極は導電層５０５３と導電層５０５４との積層で構成される。ＯＳトランジスタ５００１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ５００２も同様である。
【０１８３】
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５０２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５０２４―５０２６の積層で構成される。絶縁層５０２８は層間絶縁層である。絶縁層５０２９はバリア層である。
【０１８４】
金属酸化物層５０１３は、金属酸化物層５０１１、５０１２、導電層５０５１、５０５２でなる積層体を覆っている。絶縁層５０２７は金属酸化物層５０１３を覆っている。導電層５０５１、５０５２はそれぞれ、金属酸化物層５０１３、絶縁層５０２７を介して、導電層５０５０と重なる領域を有する。
【０１８５】
導電層５０５０―５０５４に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０１８６】
例えば、導電層５０５０は、窒化タンタル、またはタングステン単層である。あるいは、導電層５０５０が２層構造、および３層構造の場合、次のような組み合わせがある。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。先に記載した導電体が絶縁層５０２７側の層を構成する。
【０１８７】
導電層５０５１と導電層５０５２は同じ層構造をもつ。例えば、導電層５０５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金構成すればよい。導電層５０５１が２層構造、および３層構造の場合、次のような組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）（銅‐マグネシウム‐アルミニウム合金、銅）、（チタン膜、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。先に記載した導電体が絶縁層５０２７側の層を構成する。
【０１８８】
例えば、導電層５０５３は、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５０５４は、導電層５０５３よりも導電率の高い導電層（例えばタングステン）とすることが好ましい。このような構造であることで、導電層５０５３と導電層５０５４の積層は配線としての機能と、酸化物層５０１０への水素の拡散を抑制する機能とをもつ。
【０１８９】
絶縁層５０２１―５０３２に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５０２１―５０３２はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５０２１―５０３２を構成する層は、複数の絶縁材料を含んでいてもよい。
【０１９０】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
【０１９１】
ＯＳトランジスタ５００１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５０１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５０１０から酸素が放出されること、酸化物層５０１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５００１の信頼性、電気特性を向上できる。
【０１９２】
例えば、絶縁層５０２９をバリア層として機能させ、かつ絶縁層５０２１、５０２２、５０２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。酸化物層５０１０と導電層５０５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５０１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。
【０１９３】
絶縁層５０３０は、導電層５０５０の酸化を防ぐバリア層であることが好ましい。絶縁層５０３０が酸素に対してバリア性を有することで、絶縁層５０２８等から離脱した酸素による導電層５０５０の酸化を抑制することができる。例えば、絶縁層５０３０には、酸化アルミニウムなどの金属酸化物を用いることができる。
【０１９４】
絶縁層５０２１―５０３２の構成例を記す。この例では、絶縁層５０２１、５０２２、５０２５、５０２９、５０３０―５０３２は、それぞれ、バリア層として機能する。絶縁層５０２６―５０２８は過剰酸素を含む酸化物層である。絶縁層５０２１は窒化シリコンであり、絶縁層５０２２は酸化アルミニウムであり、絶縁層５０２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５０２４―５０２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５０２７）は、酸化窒化シリコンである。層間絶縁層（５０２８）は、酸化シリコンである。絶縁層５０２９、５０３０―５０３２は酸化アルミニウムである。
【０１９５】
図２２Ａは、酸化物層５０１０が３層構造の例であるが、これに限定されない。酸化物層５０１０は、例えば、金属酸化物層５０１１または金属酸化物層５０１３のない２層構造とすることができるし、金属酸化物層５０１１―５０１２の何れか１層で構成してもよい。または、酸化物層５０１０を４層以上の金属酸化物層で構成してもよい。
【０１９６】
＜＜ＯＳトランジスタの構成例２＞＞
図２２ＢにＯＳトランジスタの構成例を示す。図２２Ｂに示すＯＳトランジスタ５００２は、ＯＳトランジスタ５００１の変形例であり、主に、ゲート電極の構造が異なる。図２２Ｂの左側にはＯＳトランジスタ５００２のチャネル長方向の断面図を、右側にはチャネル幅方向の断面図を示す。
【０１９７】
絶縁層５０２８に形成された開口部には、金属酸化物層５０１３、絶縁層５０２７、導電層５０５０が設けられている。つまり、絶縁層５０２８の開口部を利用して、ゲート電極が自己整合的に形成されている。よって、ＯＳトランジスタ５００２では、ゲート電極（５０５０）は、ゲート絶縁層（５０１７）を介してソース電極およびドレイン電極（５０５１、５０５２）と重なる領域を有していない。そのためゲート―ソース間の寄生容量、ゲート―ドレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５０２８の開口部によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。
【０１９８】
ＯＳトランジスタのチャネル形成領域は、ＣＡＣ‐ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。
【０１９９】
ＣＡＣ‐ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ‐ＯＳを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（オン／オフさせる機能）をＣＡＣ‐ＯＳに付与することができる。ＣＡＣ‐ＯＳにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０２００】
ＣＡＣ‐ＯＳは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０２０１】
また、ＣＡＣ‐ＯＳにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０２０２】
また、ＣＡＣ‐ＯＳは異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ‐ＯＳは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ‐ＯＳをトランジスタのチャネル形成領域に用いることで、ＯＳトランジスタに高い電流駆動力、および高い電界効果移動度を与えることができる。
【０２０３】
また、結晶性によって金属酸化物半導体を分類すると、単結晶金属酸化物半導体と、それ以外の非単結晶金属酸化物半導体とに分けられる。非単結晶金属酸化物半導体としては、ＣＡＡＣ‐ＯＳ（ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ‐ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ‐ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ‐ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などがある。
【０２０４】
また、ＯＳトランジスタのチャネル形成領域は、ＣＡＡＣ‐ＯＳ、ｎｃ‐ＯＳなどの結晶部を有する金属酸化物で構成されることが好ましい。
【０２０５】
ＣＡＡＣ‐ＯＳは、ｃ軸配向性を有し、かつａ‐ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０２０６】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ‐ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ‐ＯＳが、ａ‐ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０２０７】
ＣＡＡＣ‐ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０２０８】
ｎｃ‐ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ‐ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ‐ＯＳは、分析方法によっては、ａ‐ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２０９】
ａ‐ｌｉｋｅ  ＯＳは、ｎｃ‐ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物半導体である。ａ‐ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。ａ‐ｌｉｋｅ  ＯＳは、ｎｃ‐ＯＳおよびＣＡＡＣ‐ＯＳと比べて、結晶性が低い。
【０２１０】
本明細書等において、ＣＡＣは金属酸化物半導体の機能または材料を表し、ＣＡＡＣは金属酸化物半導体の結晶構造を表している。
【実施例１】
【０２１１】
本実施例では、実施の形態２に係るＮＯＳＲＡＭの設計、製造、性能等について説明する。なお、本実施例では、実施の形態２と同様の構成の説明は、適宜省略される。
【０２１２】
＜＜ＮＯＳＲＡＭメモリセル＞＞
６０ｎｍ  ＯＳトランジスタプロセスと、ファウンドリ６５ｎｍ  ＣＭＯＳプロセスとを組み合わせたプロセスを用いて、１Ｍビット  ２Ｔ１ＣゲインセルＮＯＳＲＡＭを作製した。結晶性Ｉｎ‐Ｇａ‐Ｚｎ酸化物を用いて、ＯＳトランジスタを作製した。図２３Ａ―図２３Ｄに、作製したＮＯＳＲＡＭのメモリセルの回路図、レプリカセルの回路図、ノードバイアス条件、タイミングチャートをそれぞれ示す。
【０２１３】
電圧ＶＤＤはロジック回路の電源電圧であり、１．２Ｖである。電圧ＶＷＬは、ワード線ＷＷＬ、ＲＷＬの高レベル電圧であり、３．３Ｖである。電圧ＶＳＬはソース線の高レベル電圧であり、１．６Ｖである。
【０２１４】
メモリセル８０は２Ｔ１Ｃ型ゲインセルであり、ＯＳトランジスタＭＷ、ＳｉトランジスタＭＲ、容量素子ＣＳ、ノードＳＮを有する。図２３Ｄ中のＶｓｎはノードＳＮの電圧である。ＯＳトランジスタＭＷは書き込みトランジスタであり、バックゲートを有する。ＳｉトランジスタＭＲは読み出しトランジスタである。メモリセル８０はワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬに電気的に接続されている。
【０２１５】
ＮＯＳＲＡＭのメモリセルの保持ノードには、ＯＳトランジスタを介して、電荷が充電される。ＯＳトランジスタが極小オフ電流であることから、ＯＳトランジスタは電荷をリークさせない。一方で、６５ｎｍ  ＣＭＯＳロジックプロセスでは、Ｓｉトランジスタのゲート絶縁物の厚さ（Ｔｏｘ）は２乃至３ｎｍである。読み出しトランジスタのゲート絶縁物が薄いと、ゲートリークによって、保持ノードの電荷はリークする。そこで、本ＮＯＳＲＡＭでは、ゲートリークを抑えるために、ＳｉトランジスタＭＲには、厚いゲート絶縁物Ｓｉトランジスタを採用した。厚いゲート絶縁物Ｓｉトランジスタは、ファウンドリの標準ロジックプラットフォームにおいて、Ｉ／Ｏデバイス向けに提供されているものである。
【０２１６】
ＮＯＳＲＡＭのメモリセルはゲインセルであるので、保持容量は小さくできる。そのため、メモリセル８０の容量素子ＣＳへの３Ｄキャパシタ構造の採用は必須ではない。容量素子ＣＳは、０．９２ｆＦのＭＩＭ構造キャパシタである。保持容量の縮小は、書き込み時間の短縮に貢献する。なお、メモリセル８０の保持時間は、８５℃で１時間を超えることを確認している。また、メモリセル８０は非破壊読み出しであるので、読み出しサイクルにおいて、再書き込みを行う必要はない。これは、読み出し時間の短縮に貢献する。
【０２１７】
レプリカセル８５は、ＯＳトランジスタＤＷ、ＳｉトランジスタＤＲ、ＤＳ、容量素子ＣＤを有する。ＯＳトランジスタＤＷは、ＯＳトランジスタＭＷと同じ仕様のトランジスタである。ＯＳトランジスタＤＲのゲートにはＧＮＤ（接地電位）が入力される。容量素子ＣＤは、容量素子ＣＳと同様、０．９２ｆＦのＭＩＭ構造キャパシタである。
【０２１８】
ＳｉトランジスタＤＲのゲートには電圧ＶＤＵＭが入力され、ＳｉトランジスタＤＳのゲートはワード線ＤＲＷＬに電気的に接続されている。ＳｉトランジスタＤＲ、ＤＳは、ＳｉトランジスタＭＲと同様、厚いゲート絶縁物Ｓｉトランジスタである。
【０２１９】
ＯＳトランジスタＭＷ、ＤＷのＷ（チャネル幅）／Ｌ（チャネル長）は、６０ｎｍ／６０ｎｍである。ＳｉトランジスタＭＲ、ＤＲのＷ／Ｌは、３２０ｎｍ／２４０ｎｍであり、ＳｉトランジスタＤＳのＷ／Ｌは、３２０ｎｍ／４００ｎｍである。
【０２２０】
図２４にメモリセル８０のレイアウトの分解図を示す。図２４には、６４個のメモリセル８０（８ワード線、８ビット線）が示されている。ＯＳトランジスタＭＷ、ＤＷはＳｉトランジスタＭＲ、ＤＲ、ＤＳに積層される。容量素子ＣＳ、ＣＤはＯＳトランジスタＭＷ、ＤＷに積層される。
【０２２１】
＜＜ＮＯＲＡＭマクロの設計および特性＞＞
図２５に、ＮＯＳＲＡＭマクロのアーキテクチャを示す。図２５に示すＮＯＳＲＡＭマクロ８００は、４個のサブアレイ８０１［００］―８０１［１１］、グローバルミッドロジック回路８０３を有する。サブアレイ８０１の容量は６４ｋビットである。
【０２２２】
サブアレイ８０１は、４個のメモリセルアレイ８１０＿０Ｔ、８１０＿１Ｔ、８１０＿０Ｂ、８１０＿１Ｂ、４個の行回路８１２＿０Ｔ、８１２＿１Ｔ、８１２＿０Ｂ、８１２＿１Ｂ、２個の列回路８１３＿０、８１３＿１、ローカルミッドロジック回路８１４を有する。メモリセルアレイ８１０＿０Ｔ、８１０＿０Ｂは列回路８１３＿０を共有し、メモリセルアレイ８１０＿１Ｔ、８１０＿１Ｂは列回路８１３＿１を共有する。メモリセルアレイ８１０の容量は１６ｋビットである。メモリセルアレイ８１０は、２行×２列のダミーセルリング８１１を含む１３２行×１３２列構造である。
【０２２３】
図２６Ａにサブアレイ８０１のビット線構造を示し、図２６Ｂに列回路８１３＿０の要部の回路構成を示す。
【０２２４】
メモリセルアレイ８１０＿０Ｔは、セルアレイ８２０＿Ｔおよびレプリカセルアレイ８２１＿Ｔを有する。図２６Ａにはダミーセルリング８１１は示していない。セルアレイ８２０＿Ｔには、ビット線あたり１２８のメモリセル８０が設けられ、ワード線あたり１２８のメモリセル８０が設けられている。隣接する２列でソース線ＳＬは共有される。
【０２２５】
従来の読み出し方式では、データ０／１を判別するための読み出し判定電圧に外部入力電圧が用いられている。本実施例の新規読み出し方式では、読み出し判定電圧はレプリカセルで生成される。レプリカセルを用いることで、読み出しワード線を“Ｌ”にしてからセンスアンプが活性化するまでの時間（Ｔｓｎｓ）を短縮することができる。読み出し判定電圧をメモリセルアレイ内で生成することで、ＰＶＴばらつきにロバストな読み出し動作ができる。
【０２２６】
ビット線ＲＢＬ＿Ｔ、ＲＢＬ＿Ｂはそれぞれ、１個のレプリカセル８５を持つ。例えば、メモリセルアレイ８１０＿０Ｂのデータを読み出す際、レプリカセルアレイ８２１＿Ｔのワード線ＤＲＷＬ＿Ｔを“Ｌ”にする。レプリカセルアレイ８２１＿Ｔの１２８個のレプリカセル８５はそれぞれ参照信号を生成し、各参照信号はビット線ＲＢＬ＿Ｔ０乃至ＲＢＬ＿１Ｔ２７に出力される。列回路８１３＿０は、センスアンプが活性化した時のビット線ＲＢＬ＿Ｔ０乃至ＲＢＬ＿Ｔ１２７の電圧を読み出し判定電圧に用いて、ビット線ＲＢＬ＿Ｂ０―ＲＢＬ＿Ｂ１２７に読み出されたデータの０／１判定を行う。
【０２２７】
いくつかのＰＶＴ（プロセス・電圧・温度）条件において、本読み出し方式、および従来方式の読み出し速度をシミュレーションで比較した。比較結果を図２７に示す。Ｔｓｎｓは、６４ｋビットサブアレイ８０１のテストベンチから見積もっている。従来方式と比較して、本読み出し方式の方が読み出し速度が大きく、ロバスト性が高いことが確認された。なお、従来方式では、読み出し判定電圧は０．４Ｖである。
【０２２８】
＜＜１Ｍビット  ＮＯＳＲＡＭ＞＞
６５ｎｍ‐ＯＳ／６０ｎｍ‐ＣＭＯＳハイブリッドプロセスにより、１Ｍビット  ＮＯＳＲＡＭを製造した。図２８Ａ、図２８Ｂに、製造したＮＯＳＲＡＭのダイ写真、メモリセルの断面の顕微鏡写真をそれぞれ示す。図２８ＣにＮＯＳＲＡＭの仕様を示す。
【０２２９】
ＮＯＳＲＡＭには、クロックジェネレータ（ＣＬＫ  Ｇｅｎ．）、ＭＢＩＳＴ（Ｍｅｍｏｒｙ  Ｂｕｉｌｔ  ｉｎ  Ｓｅｌｆ‐Ｔｅｓｔ）ブロックを設けた。１Ｍビット  ＮＯＳＲＡＭマクロは、４個のＮＯＳＲＡＭマクロ８００で構成される。ＢＥＯＬ（Ｂａｃｋ‐Ｅｎｄ‐Ｏｆ‐Ｌｉｎｅ）には９のメタル配線層が形成されている。
【０２３０】
本ＮＯＳＲＡＭのデータ保持は８５℃において１時間を超える。最大動作周波数は室温で１４０ＭＨｚである。図２９Ａ―図２９Ｃに、−４０℃、２５℃、８５℃におけるシュム（Ｓｈｍｏｏ）プロット（電圧ＶＤＤ・ＶＳＬ・ＶＷＬ  対  動作周波数）をそれぞれ示す。１Ｍビット  ＮＯＳＲＡＭマクロは、−４０℃から８５℃において１３０ＭＨｚで動作が可能である。つまり、本ＮＯＳＲＡＭは広い使用温度範囲を有することが確認された。
【０２３１】
本ＮＯＳＲＡＭのスタンバイ電力は３１μＷであり、アクティブ電力は６４μＷ／ＭＨｚである。長時間データ保持特性により、パワーゲーティングによる漏れ電力を削減できる。従って、本ＮＯＳＲＡＭは高性能かつ低電力が要求されるデバイスの埋め込みメモリに好適である。
【符号の説明】
【０２３２】
ＱＳ、ＱＳｂ、ＳＮ：ノード、
Ｃ１、Ｃ３、ＣＤ、ＣＳ：容量素子、
ＤＲ２、ＤＲ４、ＤＳ、ＤＳ２、ＤＳ４、ＤＷ、ＤＷ２、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ５、ＭＰ２、ＭＰ３、ＭＲ３、ＭＷ３、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７：トランジスタ、
ＤＷ、ＭＷ：ＯＳトランジスタ、
ＭＲ：Ｓｉトランジスタ、
ＢＬ、ＷＢＬ、ＲＢＬ、ＲＥＦＢＬ：ビット線、
ＷＷＬ、ＲＷＬ、ＤＲＷＬ：ワード線、
ＳＬ：ソース線、
ＰＬ、ＰＬＤＵＭ、ＰＬＤＤＤ、ＰＬＳＳＳ、ＢＧＬ：配線、
１０、１１、１２、１３、１４、３０、８０：メモリセル、
２０、２１、２２、２３、３５、８５：レプリカセル、
２５：読み出し回路、  ２６：書き込み回路、  ２７：選択回路、
４０、４４：ＡＮＤ回路、  ４１：レベルシフタ、  ４２：バッファ回路、  ４５：レベルシフタ、  ４６：インバータ回路、  ５０：センスアンプ、  ５１、５２：アナログスイッチ、  ５３、５４：ＯＲ回路、
１００：ＮＯＳＲＡＭ、  １１０：制御回路、  １１２：行回路、  １１３：列回路、  １１５、１２５：メモリセルアレイ、  １１６、１２６：レプリカセルアレイ、  １２３：列回路、
１９０、  １９１、  １９３：曲線、
３００、３０１、３０２：ＮＯＳＲＡＭ、  ３１０：制御回路、  ３１２：行回路、  ３１３：列回路、  ３１５：プレデコーダ、  ３２０：列デコーダ、  ３２１：プリチャージ回路、  ３２２：センスアンプ、  ３２４：書き込みドライバ、  ３２５：ソース線ドライバ、  ３３０：ブロック、  ３３５：レプリカセルアレイ、  ３４０：回路、  ３５０：サブアレイ、  ３５５：マクロ、  ３６０：制御回路、  ３６１：プレデコーダ、  ３６３：ロジック回路、  ３７０：制御回路、  ３７１：プレデコーダ、
４００：ＭＣＵ（マイクロコントローラユニット）、  ４０５：バス、  ４１０：プロセッサコア、  ４１２：クロック生成回路、  ４１３：ＰＭＵ（電源管理装置）、  ４１５：周辺回路、  ４３０：メモリ部、  ４３２：ＮＯＳＲＡＭ、  ４３４：記憶装置、
８００：ＮＯＳＲＡＭマクロ、  ８０１：サブアレイ、  ８０３：グローバルミッドロジック回路、  ８１０、８１０＿０Ｔ、８１０＿１Ｔ、８１０＿０Ｂ、８１０＿１Ｂ：メモリセルアレイ、  ８１１：ダミーセルリング、  ８１２＿０Ｔ、８１２＿１Ｔ、８１２＿０Ｂ、８１２＿１Ｂ：行回路、８１３、８１３＿０、８１３＿１：列回路、８１４：ローカルミッドロジック回路、  ８２０＿Ｔ：ローカルアレイ、  ８２１＿Ｔ：レプリカセルアレイ、
２０１０：情報端末、  ２０１１：筐体、  ２０１２：表示部、  ２０１３：操作ボタン、  ２０１４：外部接続ポート、  ２０１５：スピーカ、  ２０１６：マイクロホン、  ２０５１：筐体、  ２０５２：表示部、  ２０５３：キーボード、  ２０５４：ポインティングデバイス、  ２０７０：ビデオカメラ、  ２０７１：筐体、  ２０７２：表示部、
２０７３：筐体、  ２０７４：操作キー、  ２０７５：レンズ、  ２０７６：接続部、
２１１０：携帯型遊技機、  ２１１１：筐体、  ２１１２：表示部、  ２１１３：スピーカ、  ２１１４：ＬＥＤランプ、  ２１１５：操作キーボタン、  ２１１６：接続端子、  ２１１７：カメラ、  ２１１８：マイクロホン、  ２１１９：記録媒体読込部、  ２１５０：電気冷凍冷蔵庫、  ２１５１：筐体、  ２１５２：冷蔵室用扉、  ２１５３：冷凍室用扉、  ２１７０：自動車、  ２１７１：車体、  ２１７２：車輪、  ２１７３：ダッシュボード、  ２１７４：ライト、
５００１、５００２：ＯＳトランジスタ、  ５０１０：酸化物層、  ５０１１、５０１２、５０１３：金属酸化物層、  ５０２１、５０２２、５０２３、５０２４、５０２５、５０２６、５０２７、５０２８、５０２９、５０３０、５０３１、５０３２：絶縁層、  ５０５０、５０５１、５０５２、５０５３、５０５４：導電層、  ５５００：単結晶シリコンウエハ、  ＬＸ１、ＬＸ２、ＬＸ３、ＬＸ４、ＬＸ５、ＬＸ６、ＬＸ７、ＬＸ８、ＬＸ９、ＬＸ１０：層、
７０００：電子部品、  ７００１：リード、  ７００２：プリント基板、  ７００４：実装基板、  ７１１０：チップ
【図１】
2018152152.tif 000004
【図２】
2018152152.tif 000005
【図３】
2018152152.tif 000006
【図４】
2018152152.tif 000007
【図５】
2018152152.tif 000008
【図６】
2018152152.tif 000009
【図７】
2018152152.tif 000010
【図８】
2018152152.tif 000011
【図９】
2018152152.tif 000012
【図１０】
2018152152.tif 000013
【図１１】
2018152152.tif 000014
【図１２】
2018152152.tif 000015
【図１３】
2018152152.tif 000016
【図１４】
2018152152.tif 000017
【図１５】
2018152152.tif 000018
【図１６】
2018152152.tif 000019
【図１７】
2018152152.tif 000020
【図１８】
2018152152.tif 000021
【図１９】
2018152152.tif 000022
【図２０】
2018152152.tif 000023
【図２１】
2018152152.tif 000024
【図２２】
2018152152.tif 000025
【図２３】
2018152152.tif 000026
【図２４】
2018152152.tif 000027
【図２５】
2018152152.tif 000028
【図２６】
2018152152.tif 000029
【図２７】
2018152152.tif 000030
【図２８】
2018152152.tif 000031
【図２９】
2018152152.tif 000032