(57)【要約】【課題】高周波信号の減衰を抑えつつ、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保する。【解決手段】半導体チップは、コア回路を包囲するＩ／Ｏリングと、高周波信号の入出力端子となる第１および第２のパッドと、第１および第２のパッドとコア回路とに電気的に接続される高周波信号伝送線路とを備える。高周波信号伝送線路は、Ｉ／Ｏリングより上層に形成される。本技術は、ＲＦ信号の入出力を行う半導体チップに適用することができる。【選択図】図７
2018125336.tif 000002
【特許請求の範囲】
【請求項１】
コア回路を包囲するＩ／Ｏリングと、
高周波信号の入出力端子となる第１および第２のパッドと、
前記第１および第２のパッドと前記コア回路とに電気的に接続される高周波信号伝送線路と
を備え、
前記高周波信号伝送線路は、前記Ｉ／Ｏリングより上層に形成される
る半導体チップ。
【請求項２】
前記高周波信号伝送線路は、
前記第１のパッドと前記コア回路とに電気的に接続される信号線と、
前記第２のパッドと前記コア回路とに電気的に接続される第１のグランド面と
を有するマイクロストリップラインである
請求項１に記載の半導体チップ。
【請求項３】
前記第１のグランド面は、前記Ｉ／Ｏリングより上層で、かつ、前記信号線より下層に形成される
請求項２に記載の半導体チップ。
【請求項４】
前記高周波信号伝送線路は、
少なくとも前記第１のグランド面より上層で、前記信号線に沿って前記信号線の両側または片側で延在し、前記第１のグランド面と電気的に接続される第２のグランド面をさらに有する
請求項３に記載の半導体チップ。
【請求項５】
前記第１および第２のパッドは、ＧＳＧ（Ground Signal Ground）パッドを構成する
請求項２に記載の半導体チップ。
【請求項６】
前記第１および第２のパッドは、ＧＳＳＧ（Ground Signal Signal Ground）パッドを構成する
請求項２に記載の半導体チップ。
【請求項７】
前記第１および第２のパッドは、ＧＳ（Ground Signal）パッドを構成する
請求項２に記載の半導体チップ。
【請求項８】
前記第１のグランド面は、前記第１および第２のパッドの直下にまで広がって形成される
請求項２に記載の半導体チップ。
【請求項９】
前記高周波信号伝送線路は、
前記第１のパッドと前記コア回路とに電気的に接続される信号線と、
前記第２のパッドと前記コア回路とに電気的に接続されるグランド面と
を有するコプレーナ導波路である
請求項１に記載の半導体チップ。
【請求項１０】
前記信号線および前記グランド線は、前記Ｉ／Ｏリングより上層で、かつ、同一面上に形成される
請求項９に記載の半導体チップ。
【請求項１１】
前記第１および第２のパッドは、ＧＳＧ（Ground Signal Ground）パッドを構成する
請求項９に記載の半導体チップ。
【請求項１２】
前記コア回路は、前記第１のパッドと前記Ｉ／Ｏリングとに接続されたＥＳＤ（Electro-Static Discharge）保護回路を有する
請求項１に記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体チップに関し、特に、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保することができるようにする半導体チップに関する。
【背景技術】
【０００２】
従来、チップの内部と外部との間で信号をやりとりするＩ／Ｆ（インターフェース）として、チップ外周に入出力端子をもつ半導体チップが知られている。入出力端子の内側には、静電気放電に対する保護を行うＥＳＤ（Electro Static Discharge）保護回路を有するＩ／Ｏリングが構成される。Ｉ／Ｏリングの内側には、種々の処理機能を有するコア回路が配置される。
【０００３】
このようなＩ／Ｏリングにより、端子間に高電圧がかかった場合であっても、コア回路が備える素子が破壊されないように、ＥＳＤ電流の経路として、低インピーダンスの電流経路が確保される。
【０００４】
例えば、特許文献１には、サージ電流を１つの処理回路から迂回させ、他の処理回路の接地パッドを介してグランドに放電させる構成を有する半導体チップが記載されている。
【０００５】
一方、ミリ波などの高周波信号の入出力端子（ＲＦ（Radio Frequency） Ｉ／Ｏ）においては、インピーダンスの不連続による高周波信号の減衰を抑える必要がある。高周波信号の減衰を抑えるためには、伝送線路として、マイクロストリップラインなどの伝送線路が広く用いられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−９６５２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、Ｉ／Ｏリングを備える半導体チップにおいて、高周波信号の減衰を抑えるための伝送線路を形成する場合、Ｉ／Ｏリングの配線の一部をカットする必要があった。この場合、高電圧がかかる端子の配置によっては、ＥＳＤ電流の経路のインピーダンスが高くなるおそれがあった。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、高周波信号の減衰を抑えつつ、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保することができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の半導体チップは、コア回路を包囲するＩ／Ｏリングと、高周波信号の入出力端子となる第１および第２のパッドと、前記第１および第２のパッドと前記コア回路とに電気的に接続される高周波信号伝送線路とを備え、前記高周波信号伝送線路は、前記Ｉ／Ｏリングより上層に形成される。
【００１０】
前記高周波信号伝送線路は、前記第１のパッドと前記コア回路とに電気的に接続される信号線と、前記第２のパッドと前記コア回路とに電気的に接続される第１のグランド面とを有するマイクロストリップラインであるようにすることができる。
【００１１】
前記第１のグランド面は、前記Ｉ／Ｏリングより上層で、かつ、前記信号線より下層に形成されるようにすることができる。
【００１２】
前記高周波信号伝送線路は、少なくとも前記第１のグランド面より上層で、前記信号線に沿って前記信号線の両側または片側で延在し、前記第１のグランド面と電気的に接続される第２のグランド面をさらに有するようにすることができる。
【００１３】
前記第１および第２のパッドは、ＧＳＧ（Ground Signal Ground）パッドを構成するようにすることができる。
【００１４】
前記第１および第２のパッドは、ＧＳＳＧ（Ground Signal Signal Ground）パッドを構成するようにすることができる。
【００１５】
前記第１および第２のパッドは、ＧＳ（Ground Signal）パッドを構成するようにすることができる。
【００１６】
前記第１のグランド面は、前記第１および第２のパッドの直下にまで広がって形成されるようにすることができる。
【００１７】
前記高周波信号伝送線路は、前記第１のパッドと前記コア回路とに電気的に接続される信号線と、前記第２のパッドと前記コア回路とに電気的に接続されるグランド面とを有するコプレーナ導波路であるようにすることができる。
【００１８】
前記信号線および前記グランド線は、前記Ｉ／Ｏリングより上層で、かつ、同一面上に形成されるようにすることができる。
【００１９】
前記第１および第２のパッドは、ＧＳＧ（Ground Signal Ground）パッドを構成するようにすることができる。
【００２０】
前記コア回路には、前記第１のパッドと前記Ｉ／Ｏリングとに接続されたＥＳＤ（Electro-Static Discharge）保護回路を設けることができる。
【００２１】
本技術においては、高周波信号伝送線路が、高周波信号の入出力端子となる第１および第２のパッドと、Ｉ／Ｏリングに包囲された前記コア回路とに電気的に接続され、前記Ｉ／Ｏリングより上層に形成される。
【発明の効果】
【００２２】
本技術によれば、高周波信号の減衰を抑えつつ、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保することが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２３】
【図１】Ｉ／Ｏリングを備える半導体チップの構成例を示す図である。
【図２】半導体チップの第１の従来例について説明する図である。
【図３】ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。
【図４】半導体チップの第２の従来例について説明する図である。
【図５】ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。
【図６】本技術を適用した半導体チップの構成例を示す図である。
【図７】ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。
【図８】ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。
【図９】ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。
【図１０】ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。
【図１１】ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。
【図１２】ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。
【図１３】ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照しながら、本技術の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複する説明を省略する。
【００２５】
また、以下の順序で説明を行う。
１．従来技術とその課題
２．第１の実施形態
３．第２の実施形態
４．第３の実施形態
５．第４の実施形態
６．第５の実施形態
７．第６の実施形態
８．第７の実施形態
【００２６】
＜１．従来技術とその課題＞
図１は、Ｉ／Ｏリングを備える半導体チップの構成例を示している。
【００２７】
図１の半導体チップ１は、種々の処理機能を有するコア回路１１と、Ｉ／Ｏリング１２とを備えている。Ｉ／Ｏリング１２は、コア回路１１を包囲する電源配線ＶＤＤおよびグランド配線ＧＮＤからなる。
【００２８】
Ｉ／Ｏリング１２の外周には、コア回路１１とその外部との間で信号をやりとりするための入出力端子であるパッド２１が複数配置される。
【００２９】
また、各パッド２１とコア回路１１との間には、ＥＳＤ保護回路２２が設けられる。ＥＳＤ保護回路２２は、Ｉ／Ｏリング１２の電源配線ＶＤＤおよびグランド配線ＧＮＤそれぞれに接続されている。
【００３０】
このような半導体チップ１において、ある１つのパッド２１と、他の１つのパッド２１との間に高電圧がかかった場合、ＥＳＤ電流は、ＥＳＤ保護回路２２を介して、Ｉ／Ｏリング１２を経路として放電される。
【００３１】
例えば、図２に示されるように、パッド２１−４とパッド２１−１との間に高電圧がかかった場合、ＥＳＤ電流は、低インピーダンスの電流経路Ｐ１を経路として放電される。
【００３２】
ここで、図２において、パッド２１−１乃至２１−３が、ＧＳＧ（Ground Signal Ground）パッドを構成するＲＦ Ｉ／Ｏとして用いられる場合、パッド２１−２には、高周波信号（ＲＦ信号）が入力される。
【００３３】
図３は、図２中、破線で囲まれるＲＦ Ｉ／Ｏ近傍の構成を示している。図３上段には、ＲＦ Ｉ／Ｏ近傍の平面図が示されており、図３下段には、図３上段の平面図における線分Ｘ−Ｙでの断面図が示されている。
【００３４】
図３上段に示されるように、ＲＦ信号が入力されるパッド２１−２とコア回路１１とは、信号線ＳＬにより電気的に接続されている。
【００３５】
また、図３下段に示されるように、半導体チップ１は、薄膜配線層３１、厚膜配線層３２、およびパッシベーション層３３からなる断面構造を有している。ＥＳＤ保護回路２２は、薄膜配線層３１に形成されるＩ／Ｏリング１２より下層に形成されている。また、信号線ＳＬは、薄膜配線層３１より上層の厚膜配線層３２に形成されている。なお、図示はしないが、信号線ＳＬとＥＳＤ保護回路２２とは電気的に接続されている。
【００３６】
このような構造の半導体チップ１において、パッド２１−２にＲＦ信号が入力された場合、ＲＦ信号は、ＥＳＤ保護回路２２の寄生容量により大きく減衰してしまう。
【００３７】
そこで、図４に示されるように、Ｉ／Ｏリングの配線の一部をカットし、ＲＦ信号の減衰を抑えるためのＲＦ信号伝送線路を形成する。図４の例では、コア回路１１内に、パッド２１−２に対応するＥＳＤ保護回路２２ａが設けられている。
【００３８】
図５は、図４中、破線で囲まれるＲＦ Ｉ／Ｏ近傍の構成を示している。図５上段には、ＲＦ Ｉ／Ｏ近傍の平面図が示されており、図５下段には、図５上段の平面図における線分Ｘ−Ｙでの断面図が示されている。
【００３９】
図５上段に示されるように、ＲＦ信号が入力されるパッド２１−２とコア回路１１とは、信号線ＳＬにより電気的に接続されている。
【００４０】
また、図５下段に示されるように、信号線ＳＬが形成される厚膜配線層３２より下層の薄膜配線層３１には、グランド面４１が設けられている。グランド面４１は、薄膜配線層３１において、Ｉ／Ｏリング１２の配線がカットされた領域に形成される。グランド面４１は、コア回路１１と電気的に接続される一方、厚膜配線層３２に設けられるグランド面４２を介して、パッド２１−１，２１−３と電気的に接続されている。
【００４１】
すなわち、図５の例では、信号線ＳＬとグランド面４１とは、ＲＦ信号伝送線路として、マイクロストリップラインを構成している。
【００４２】
このような構造により、パッド２１−２にＲＦ信号が入力される場合であっても、ＲＦ信号の減衰を抑えることができる。
【００４３】
しかしながら、Ｉ／Ｏリング１２の配線の一部がカットされているため、図４に示されるように、パッド２１−４とパッド２１−１との間に高電圧がかかった場合、ＥＳＤ電流は、高インピーダンスの電流経路Ｐ２を経路として放電されることになる。
【００４４】
そこで、以下においては、ＲＦ信号の減衰を抑えつつ、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保する構成について説明する。
【００４５】
＜２．第１の実施形態＞
図６は、本技術を適用した第１の実施形態の半導体チップの構成例を示している。
【００４６】
図６の半導体チップ１０１は、Ｓｉ基板などの半導体基板上に形成された、種々の処理機能を有するコア回路１１１と、Ｉ／Ｏリング１１２とを備えている。Ｉ／Ｏリング１１２は、コア回路１１１を包囲する電源配線ＶＤＤおよびグランド配線ＧＮＤからなる。
【００４７】
Ｉ／Ｏリング１１２の外周には、コア回路１１１とその外部との間で信号をやりとりするための入出力端子であるパッド１２１が複数配置される。
【００４８】
また、各パッド１２１とコア回路１１１との間には、ＥＳＤ保護回路１２２が設けられる。ＥＳＤ保護回路１２２は、例えば、ＧＧＭＯＳ（Gate Grounded MOS）トランジスタなどで構成され、Ｉ／Ｏリング１１２の電源配線ＶＤＤおよびグランド配線ＧＮＤそれぞれに接続されている。なお、図６の例では、パッド１２１−２に対応するＥＳＤ保護回路１２２ａが、コア回路１１１内に設けられている。ＥＳＤ保護回路１２２ａは、高周波回路用のインダクタなどで構成され、パッド１２１−２およびＩ／Ｏリング１１２に接続される。
【００４９】
図６において、パッド１２１−１乃至１２１−３は、ＧＳＧパッドを構成するＲＦ Ｉ／Ｏとして用いられ、パッド１２１−２にはＲＦ信号が入力される。
【００５０】
図７は、図６中、破線で囲まれるＲＦ Ｉ／Ｏ近傍の構成を示している。図７上段には、ＲＦ Ｉ／Ｏ近傍の平面図が示されており、図７下段には、図７上段の平面図における線分Ｘ−Ｙでの断面図が示されている。
【００５１】
図７上段に示されるように、ＲＦ信号が入力されるパッド１２１−２とコア回路１１１とは、信号線ＳＬにより電気的に接続されている。
【００５２】
また、図７下段に示されるように、半導体チップ１０１は、薄膜配線層１３１、厚膜配線層１３２、およびパッシベーション層１３３からなる断面構造を有している。
【００５３】
薄膜配線層１３１には、Ｉ／Ｏリング１１２が形成されている。図７の例では、Ｉ／Ｏリング１１２は５層の配線層から構成されている。また、薄膜配線層１３１において、Ｉ／Ｏリング１１２より上層には、Ｃｕなどの金属からなるグランド面１４１が設けられている。具体的には、信号線ＳＬの下方の薄膜配線層１３１においては、Ｉ／Ｏリング１１２を構成する５層の配線層のうちの最上層の配線層の一部に、グランド面１４１が形成されている。言い換えると、グランド面１４１は、Ｉ／Ｏリング１１２を構成する５層の配線層のうちの４層より上層に形成されている。
【００５４】
また、グランド面１４１は、コア回路１１１と電気的に接続される一方、厚膜配線層１３２に設けられるグランド面１４２を介して、パッド１２１−１，１２１−３と電気的に接続されている。グランド面１４２は、Ｃｕなどの金属からなり、２層構造を有し、信号線ＳＬに沿ってその両側で延在して形成されている。これにより、パッド１２１−２とパッド１２１−１の間、パッド１２１−２とパッド１２１−３の間には、それぞれリターンパスが形成される。
【００５５】
このように、図７の例では、信号線ＳＬとグランド面１４１とは、ＧＳＧパッドとコア回路１１１とに接続されるＲＦ信号伝送線路として、マイクロストリップラインを構成している。
【００５６】
以上の構造によれば、Ｉ／Ｏリング１１２の配線の一部をカットすることなく、ＲＦ Ｉ／Ｏを構成することができるので、図６に示されるように、パッド１２１−４とパッド１２１−１との間に高電圧がかかった場合、ＥＳＤ電流は、低インピーダンスの電流経路Ｐを経路として放電されるようにすることができ、高周波信号の減衰を抑えつつ、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保することが可能となる。
【００５７】
以上のようにして構成されるマイクロストリップラインの特性インピーダンスは、パッド１２１−２と接続される外部回路のインピーダンスと整合がとれるよう適切に設計される。
【００５８】
このとき、信号線ＳＬとグランド面１４１との距離ｄが大きいほど、信号線ＳＬの配線幅ｗを太くすることができるが、信号線ＳＬとグランド面１４１との距離ｄが小さいほど、信号線ＳＬの配線幅ｗを細くする必要がある。前者の場合、Ｉ／Ｏリング１１２の配線層を薄くする必要があるので、Ｉ／Ｏリング１１２の電気抵抗は大きくなるが、ＲＦ信号の伝送損失を小さくすることができる。一方、後者の場合、ＲＦ信号の伝送損失が大きくなってしまうが、Ｉ／Ｏリング１１２の配線層を厚くすることができるので、Ｉ／Ｏリング１１２の電気抵抗を小さくすることができる。
【００５９】
このように、信号線ＳＬとグランド面１４１との距離ｄと、信号線ＳＬの配線幅ｗとはトレードオフの関係にある。
【００６０】
なお、本実施形態の構成においては、グランド面１４１，１４２は、Ｉ／Ｏリング１１２のグランド配線ＧＮＤとは分離されている。これにより、他の電源配線とのアイソレーションを確保することができる。
【００６１】
＜３．第２の実施形態＞
図８は、第２の実施形態の半導体チップにおけるＲＦ Ｉ／Ｏ近傍の構成を示している。
【００６２】
図８の例では、薄膜配線層１３１には、５層の配線層から構成されるＩ／Ｏリング１１２のみが形成され、厚膜配線層１３２には、グランド面１５１が設けられている。
【００６３】
また、グランド面１５１は、コア回路１１１と電気的に接続される一方、厚膜配線層１３２においてグランド面１５１より上層に設けられるグランド面１５２を介して、パッド１２１−１，１２１−３と電気的に接続されている。１層構造のグランド面１５２は、信号線ＳＬに沿ってその両側で延在して形成されている。
【００６４】
このように、図８の例では、信号線ＳＬとグランド面１５１とが、ＧＳＧパッドとコア回路１１１とに接続されるＲＦ信号伝送線路として、マイクロストリップラインを構成している。
【００６５】
信号線ＳＬとグランド面１５１との距離ｄと、信号線ＳＬの配線幅ｗとが最適となるよう設計することができれば、本実施形態のように、マイクロストリップラインのグランド面を、単にＩ／Ｏリング１１２より上層の厚膜配線層３２に形成することができる。
【００６６】
＜４．第３の実施形態＞
図９は、第３の実施形態の半導体チップにおけるＲＦ Ｉ／Ｏ近傍の構成を示している。
【００６７】
図９の例では、薄膜配線層１３１のグランド面１４１が、ＲＦ信号が入力されるパッド１２１−２の直下、さらには、パッド１２１−１，１２１−３の直下にまで広がって形成されている。
【００６８】
ＲＦ Ｉ／Ｏとなるパッドの直下がＳｉ層になっている場合、設計の段階における電磁界解析などのシミュレーションの精度が低下する可能性がある。これに対して、ＲＦ Ｉ／Ｏとなるパッドの直下をメタル層にすることで、これらの解析の精度を改善することができる。
【００６９】
＜５．第４の実施形態＞
図１０は、第４の実施形態の半導体チップにおけるＲＦ Ｉ／Ｏ近傍の構成を示している。
【００７０】
図１０の例では、ＲＦ信号が入力されるパッドとして、２つのパッド１２１−２ａ，１２１−２ｂが設けられている。パッド１２１−２ａとコア回路１１１とは、信号線ＳＬａにより電気的に接続され、パッド１２１−２ｂとコア回路１１１とは、信号線ＳＬｂにより電気的に接続されている。
【００７１】
すなわち、図１０において、パッド１２１−１，１２１−２ａ，１２１−２ｂ，１２１−３は、ＧＳＳＧ（Ground Signal Signal Ground）パッドを構成するＲＦ Ｉ／Ｏとして用いられる。
【００７２】
このような構成により、コア回路１１１に、差動ＲＦ信号を入力することが可能となる。
【００７３】
＜６．第５の実施形態＞
図１１は、第５の実施形態の半導体チップにおけるＲＦ Ｉ／Ｏ近傍の構成を示している。
【００７４】
図１１の例では、厚膜配線層１３２に、パッド１２１−３と接続されるグランド面１４２が、信号線ＳＬに沿ってその片側で延在して形成されている。図１１において、パッド１２１−２，１２１−３は、ＧＳ（Ground Signal）パッドを構成するＲＦ Ｉ／Ｏとして用いられ、リターンパスは、パッド１２１−２とパッド１２１−３の間のみに形成される。
【００７５】
特性インピーダンスと外部回路のインピーダンスとの整合がとれれば、本実施形態のような構成を採ることも可能である。
【００７６】
＜７．第６の実施形態＞
図１２は、第６の実施形態の半導体チップにおけるＲＦ Ｉ／Ｏ近傍の構成を示している。
【００７７】
図１２の例では、信号線ＳＬの下方の薄膜配線層１３１において、Ｉ／Ｏリング１１２より上層（５層の配線層のうちの最上層）の一部に、グランド面１７１が設けられている。厚膜配線層１３２にはグランド面は設けられておらず、グランド面１７１は、直接、コア回路１１１とパッド１２１−１，１２１−３とに電気的に接続されている。
【００７８】
図１２の例でも、信号線ＳＬとグランド面１７１とは、ＲＦ信号伝送線路として、マイクロストリップラインを構成している。
【００７９】
特性インピーダンスを低くすることができれば、本実施形態のような構成を採ることも可能である。
【００８０】
＜８．第７の実施形態＞
図１３は、第７の実施形態の半導体チップにおけるＲＦ Ｉ／Ｏ近傍の構成を示している。
【００８１】
図１３の例では、薄膜配線層１３１に、Ｉ／Ｏリング１１２のみが形成されている。厚膜配線層１３２においては、信号線ＳＬと同一面上にグランド面１８１が設けられている。グランド面１８１は、２層構造を有し、信号線ＳＬに沿ってその両側で延在して形成されており、それぞれが、コア回路１１１とパッド１２１−１，１２１−３とに電気的に接続されている。
【００８２】
すなわち、図１３の例では、信号線ＳＬとグランド面１８１とが、ＧＳＧパッドとコア回路１１１とに接続されるＲＦ信号伝送線路として、コプレーナ導波路を構成している。
【００８３】
本実施形態の構成においても、Ｉ／Ｏリング１１２の配線の一部をカットすることなく、ＲＦ Ｉ／Ｏを構成することができるので、高周波信号の減衰を抑えつつ、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保することが可能となる。
【００８４】
なお、上述した実施形態においては、ＲＦ信号が入力されるパッドに対応するＥＳＤ保護回路１２２ａが、コア回路１１１内に設けられるものとした。しかしながら、本技術の実施形態においては、マイクロストリップラインやコプレーナ導波路といったＲＦ信号伝送線路が、Ｉ／Ｏリング１１２より上層に形成されればよい。そこで、図３に示される構成と同様に、ＥＳＤ保護回路１２２ａがＩ／Ｏリング１１２より下層に形成されるようにしてもよい。
【００８５】
また、上述した実施形態の構成は、単独で適用することもできるし、組み合わせて適用することもできる。
【００８６】
さらに、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【００８７】
また、本技術は以下のような構成をとることができる。
（１）
コア回路を包囲するＩ／Ｏリングと、
高周波信号の入出力端子となる第１および第２のパッドと、
前記第１および第２のパッドと前記コア回路とに電気的に接続される高周波信号伝送線路と
を備え、
前記高周波信号伝送線路は、前記Ｉ／Ｏリングより上層に形成される
る半導体チップ。
（２）
前記高周波信号伝送線路は、
前記第１のパッドと前記コア回路とに電気的に接続される信号線と、
前記第２のパッドと前記コア回路とに電気的に接続される第１のグランド面と
を有するマイクロストリップラインである
（１）に記載の半導体チップ。
（３）
前記第１のグランド面は、前記Ｉ／Ｏリングより上層で、かつ、前記信号線より下層に形成される
（２）に記載の半導体チップ。
（４）
前記高周波信号伝送線路は、
少なくとも前記第１のグランド面より上層で、前記信号線に沿って前記信号線の両側または片側で延在し、前記第１のグランド面と電気的に接続される第２のグランド面をさらに有する
（２）または（３）に記載の半導体チップ。
（５）
前記第１および第２のパッドは、ＧＳＧ（Ground Signal Ground）パッドを構成する
（２）乃至（４）のいずれかに記載の半導体チップ。
（６）
前記第１および第２のパッドは、ＧＳＳＧ（Ground Signal Signal Ground）パッドを構成する
（２）乃至（４）のいずれかに記載の半導体チップ。
（７）
前記第１および第２のパッドは、ＧＳ（Ground Signal）パッドを構成する
（２）乃至（４）のいずれかに記載の半導体チップ。
（８）
前記第１のグランド面は、前記第１および第２のパッドの直下にまで広がって形成される
（２）乃至（７）のいずれかに記載の半導体チップ。
（９）
前記高周波信号伝送線路は、
前記第１のパッドと前記コア回路とに電気的に接続される信号線と、
前記第２のパッドと前記コア回路とに電気的に接続されるグランド面と
を有するコプレーナ導波路である
（１）に記載の半導体チップ。
（１０）
前記信号線および前記グランド線は、前記Ｉ／Ｏリングより上層で、かつ、同一面上に形成される
（９）に記載の半導体チップ。
（１１）
前記第１および第２のパッドは、ＧＳＧ（Ground Signal Ground）パッドを構成する
（９）または（１０）に記載の半導体チップ。
（１２）
前記コア回路は、前記第１のパッドと前記Ｉ／Ｏリングとに接続されたＥＳＤ（Electro-Static Discharge）保護回路を有する
（１）乃至（１１）のいずれかに記載の半導体チップ。
【符号の説明】
【００８８】
１０１  半導体チップ，  １１１  コア回路，  １１２  Ｉ／Ｏリング，  ＧＮＤ  グランド配線，  ＶＤＤ  電源配線，  １２１  パッド，  １２２  ＥＳＤ保護回路，  １３１  薄膜配線層，  １３２  厚膜配線層，  １３３  パッシベーション層，  １４１，１４２  グランド面，  ＳＬ  信号線
【図１】
2018125336.tif 000003
【図２】
2018125336.tif 000004
【図３】
2018125336.tif 000005
【図４】
2018125336.tif 000006
【図５】
2018125336.tif 000007
【図６】
2018125336.tif 000008
【図７】
2018125336.tif 000009
【図８】
2018125336.tif 000010
【図９】
2018125336.tif 000011
【図１０】
2018125336.tif 000012
【図１１】
2018125336.tif 000013
【図１２】
2018125336.tif 000014
【図１３】
2018125336.tif 000015