(57)【要約】      （修正有）【課題】物理複製困難関数によるランダムコード生成を可能とする。【解決手段】ワンタイムプログラミングメモリセルｃ１は、選択回路と、第１のアンチヒューズ記憶回路と、第２のアンチヒューズ記憶回路とを含む。選択回路は、ビット線ＢＬおよびワード線ＷＬと接続される。第１のアンチヒューズ記憶回路は、第１のアンチヒューズ制御線ＡＦ１と選択回路との間に接続され、第２のアンチヒューズ記憶回路は、第２のアンチヒューズ制御線ＡＦ２と選択回路との間に接続される。第１のアンチヒューズ記憶回路における読み出し電流に従って記憶状態を判定し、記憶状態に従ってランダムコードを生成する。【選択図】図２６
2018110002.tif 000002
【特許請求の範囲】
【請求項１】
ワンタイムプログラミングメモリセルであって、
第１のアンチヒューズトランジスタであって、前記第１のアンチヒューズトランジスタの第１のドレイン／ソース端子はビット線と接続されており、前記第１のアンチヒューズトランジスタのゲート端子は第１のアンチヒューズ制御線と接続されており、前記第１のアンチヒューズトランジスタの前記ゲート端子は第１の部分と第２の部分とを有するゲート酸化物層を含み、前記第１の部分は前記第２の部分よりも薄い、第１のアンチヒューズトランジスタと、
第２のアンチヒューズトランジスタであって、前記第２のアンチヒューズトランジスタの第１のドレイン／ソース端子は前記第１のアンチヒューズトランジスタの第２のドレイン／ソース端子に接続されており、前記第２のアンチヒューズトランジスタのゲート端子は第２のアンチヒューズ制御線と接続されており、前記第２のアンチヒューズトランジスタの第２のドレイン／ソース端子は前記ビット線と接続されており、前記第２のアンチヒューズトランジスタの前記ゲート端子は第３の部分と第４の部分とを有するゲート酸化物層を含み、前記第３の部分は前記第４の部分よりも薄い、第２のアンチヒューズトランジスタと、
を備え、
プログラムサイクル中、接地電圧が前記ビット線に与えられ、プログラム電圧が前記第１のアンチヒューズ制御線と前記第２のアンチヒューズ制御線に与えられ、前記プログラム電圧は前記第１のアンチヒューズトランジスタ及び前記第２のアンチヒューズトランジスタの双方に印加され、それによって前記第１のアンチヒューズトランジスタ又は前記第２のアンチヒューズトランジスタの記憶状態が変更され、
読み出しサイクル中、前記接地電圧が前記ビット線に与えられ、読み出し電圧が前記第１のアンチヒューズ制御線に与えられ、前記接地電圧が前記第２のアンチヒューズ制御線に与えられ、それによって前記第１のアンチヒューズトランジスタが前記ビット線に対する第１の読み出し電流を生成し、前記第１のアンチヒューズトランジスタは前記第１の読み出し電流に従って第１の記憶状態または第２の記憶状態を有するものと判定され、前記第１のアンチヒューズトランジスタの前記第１の記憶状態または前記第２の記憶状態に従って、物理複製困難関数技術の１ビットのランダムコードが実現される、ワンタイムプログラミングメモリセル。
【請求項２】
ワンタイムプログラミングメモリセルであって、
第１のアンチヒューズトランジスタであって、前記第１のアンチヒューズトランジスタの第１のドレイン／ソース端子はビット線と接続されており、前記第１のアンチヒューズトランジスタのゲート端子は第１のアンチヒューズ制御線と接続されており、前記第１のアンチヒューズトランジスタの前記ゲート端子は第１の部分と第２の部分とを有するゲート酸化物層を含み、前記第１の部分は前記第２の部分よりも薄い、第１のアンチヒューズトランジスタと、
アイソレーショントランジスタであって、前記アイソレーショントランジスタの第１のドレイン／ソース端子は前記第１のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続されており、前記アイソレーショントランジスタのゲート端子はアイソレーション制御線と接続されている、アイソレーショントランジスタと、
第２のアンチヒューズトランジスタであって、前記第２のアンチヒューズトランジスタの第１のドレイン／ソース端子は前記アイソレーショントランジスタの第２のドレイン／ソース端子と接続されており、前記第２のアンチヒューズトランジスタのゲート端子は第２のアンチヒューズ制御線と接続されており、前記第２のアンチヒューズトランジスタの第２のドレイン／ソース端子は反転ビット線と接続され、前記第２のアンチヒューズトランジスタの前記ゲート端子は第３の部分と第４の部分とを有するゲート酸化物層を含み、前記第３の部分は前記第４の部分よりも薄い、第２のアンチヒューズトランジスタと、
を備え、
プログラムサイクル中、接地電圧が前記ビット線及び前記反転ビット線に与えられ、オン電圧が前記アイソレーション制御線に与えられ、プログラム電圧が前記第１のアンチヒューズ制御線及び前記第２のアンチヒューズ制御線に与えられ、前記アイソレーショントランジスタは前記第１のアンチヒューズトランジスタ及び前記第２のアンチヒューズトランジスタと接続され、前記プログラム電圧は前記第１のアンチヒューズトランジスタ及び前記第２のアンチヒューズトランジスタの双方に印加され、それによって前記第１のアンチヒューズトランジスタまたは前記第２のアンチヒューズトランジスタの記憶状態が変更され、
読み出しサイクル中、前記接地電圧が前記ビット線及び前記反転ビット線に与えられ、読み出し電圧が前記第１のアンチヒューズ制御線及び前記第２のアンチヒューズ制御線に与えられ、オフ電圧が前記アイソレーション制御線に与えられ、それによって前記第１のアンチヒューズトランジスタが前記ビット線に対する第１の読み出し電流を生成し、前記第２のアンチヒューズトランジスタが前記反転ビット線に対する第２の読み出し電流を生成し、物理複製困難関数技術の１ビットのランダムコードが決定される、ワンタイムプログラミングメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルおよびメモリアレイに関し、より詳細には、物理複製困難関数（ＰＵＦ）技術のためのワンタイムプログラミングメモリセルおよびメモリアレイならびに関連するランダムコード生成方法に関する。
【背景技術】
【０００２】
物理複製困難関数（ＰＵＦ；Physically Unclonable Function）技術は、半導体チップのデータを保護するための新規の方法である。すなわち、ＰＵＦ技術を使用することによって、半導体チップのデータが盗まれるのを防止することができる。ＰＵＦ技術によれば、半導体チップは、ランダムコードを提供することが可能である。このランダムコードは、保護機能を達成するための半導体チップの一意の識別コード（ＩＤコード）として使用される。
【０００３】
一般的に、ＰＵＦ技術は、半導体チップの製造上のばらつきにしたがって半導体チップのランダムコードを取得する。この製造上のばらつきは、半導体プロセスのばらつきを含む。すなわち、たとえＰＵＦ半導体チップが精密な作製プロセスによって製造されるとしても、ランダムコードを複製することはできない。その結果として、ＰＵＦ半導体チップは、セキュリティ要件の高い用途において適切に使用される。たとえば、米国特許第８，３００，４５０号明細書は、内蔵メモリセルキャパシタンスのばらつきを利用したＰＵＦの実施態様を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８，３００，４５０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、物理複製困難関数（ＰＵＦ）技術のためのワンタイムプログラミングメモリセルおよびメモリアレイを提供する。ランダムコードを生成することが可能なワンタイムプログラミングメモリセルおよびメモリアレイが設計される。プログラムサイクルの後、ワンタイムプログラミングメモリセルおよびメモリアレイに対応するランダムコードが決定される。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、ワンタイムプログラミングメモリセルを提供する。ワンタイムプログラミングメモリセルは、選択回路と、第１のアンチヒューズ記憶回路と、第２のアンチヒューズ記憶回路とを含む。選択回路は、ビット線およびワード線と接続されている。第１のアンチヒューズ記憶回路は、第１のアンチヒューズ制御線と選択回路との間に接続されている。第２のアンチヒューズ記憶回路は、第２のアンチヒューズ制御線と選択回路との間に接続されている。プログラムサイクル中、選択電圧がワード線に与えられ、接地電圧がビット線に与えられ、プログラム電圧が第１のアンチヒューズ制御線および第２のアンチヒューズ制御線に与えられる。選択回路は、第１のアンチヒューズ記憶回路および第２のアンチヒューズ記憶回路に接地電圧を与え、第１のアンチヒューズ記憶回路と第２のアンチヒューズ記憶回路の両方にプログラム電圧が印加され、それによって、第１のアンチヒューズ記憶回路または第２のアンチヒューズ記憶回路の記憶状態が変更される。読み出しサイクル中、選択電圧がワード線に与えられ、接地電圧がビット線に与えられ、読み出し電圧が第１のアンチヒューズ制御線に与えられ、接地電圧が第２のアンチヒューズ制御線に与えられ、それによって、第１のアンチヒューズ記憶回路がビット線に対する第１の読み出し電流を生成する。第１のアンチヒューズ記憶回路は、第１の読み出し電流に従って第１の記憶状態または第２の記憶状態を有するものと判定され、第１のアンチヒューズ記憶回路の第１の記憶状態または第２の記憶状態に従って、物理複製困難関数技術の１ビットのランダムコードが実現される。
【０００７】
本発明の別の実施形態は、ワンタイムプログラミングメモリセルを提供する。ワンタイムプログラミングメモリセルは、選択回路と、アイソレーション回路と、第１のアンチヒューズ記憶回路と、第２のアンチヒューズ記憶回路とを含む。選択回路は、ビット線、反転ビット線およびワード線と接続されている。アイソレーション回路は、アイソレーション制御線と接続されている。第１のアンチヒューズ記憶回路は、第１のアンチヒューズ制御線、アイソレーション回路および選択回路と接続されている。第２のアンチヒューズ記憶回路は、第２のアンチヒューズ制御線、アイソレーション回路および選択回路と接続されている。プログラムサイクル中、選択電圧がワード線に与えられ、接地電圧がビット線および反転ビット線に与えられ、オン電圧がアイソレーション制御線に与えられ、プログラム電圧が第１のアンチヒューズ制御線および第２のアンチヒューズ制御線に与えられる。アイソレーション回路は、第１のアンチヒューズ制御線および第２のアンチヒューズ記憶回路と接続されている。選択回路は、第１のアンチヒューズ記憶回路および第２のアンチヒューズ記憶回路に接地電圧を与え、第１のアンチヒューズ記憶回路と第２のアンチヒューズ記憶回路の両方にプログラム電圧が印加され、それによって、第１のアンチヒューズ記憶回路または第２のアンチヒューズ記憶回路の記憶状態が変更される。読み出しサイクル中、選択電圧がワード線に与えられ、接地電圧がビット線および反転ビット線に与えられ、読み出し電圧が第１のアンチヒューズ制御線および第２のアンチヒューズ制御線に与えられ、オフ電圧がアイソレーション制御線に与えられる。その結果として、第１のアンチヒューズ記憶回路はビット線に対する第１の読み出し電流を生成し、第２のアンチヒューズ記憶回路は反転ビット線に対する第２の読み出し電流を生成する。第１の読み出し電流および第２の読み出し電流に従って、第１のアンチヒューズ記憶回路は第１の記憶状態を有するものと判定され、一方で、第２のアンチヒューズ記憶回路は第２の記憶状態を有するものと判定される。その上、第１のアンチヒューズ記憶回路の第１の記憶状態に従って、物理複製困難関数技術の１ビットのランダムコードが実現される。
【０００８】
本発明の別の実施形態は、ワンタイムプログラミングメモリセルを提供する。ワンタイムプログラミングメモリセルは、第１のアンチヒューズトランジスタと、第２のアンチヒューズトランジスタとを含む。第１のアンチヒューズトランジスタの第１のドレイン／ソース端子は、ビット線と接続されている。第１のアンチヒューズトランジスタのゲート端子は、第１のアンチヒューズ制御線と接続されている。第１のアンチヒューズトランジスタのゲート端子は、第１の部分および第２の部分を有するゲート酸化物層を含み、第１の部分は第２の部分よりも薄い。第２のアンチヒューズトランジスタの第１のドレイン／ソース端子は、第１のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続されている。第２のアンチヒューズトランジスタのゲート端子は、第２のアンチヒューズ制御線と接続されている。第２のアンチヒューズトランジスタの第２のドレイン／ソース端子は、ビット線と接続されている。第２のアンチヒューズトランジスタのゲート端子は、第３の部分および第４の部分を有するゲート酸化物層を含み、第３の部分は第４の部分よりも薄い。プログラムサイクル中、接地電圧がビット線に与えられ、プログラム電圧が第１のアンチヒューズ制御線および第２のアンチヒューズ制御線に与えられる。第１のアンチヒューズトランジスタと第２のアンチヒューズトランジスタの両方にプログラム電圧が印加され、それによって、第１のアンチヒューズトランジスタまたは第２のアンチヒューズトランジスタの記憶状態が変更される。読み出しサイクル中、接地電圧がビット線に与えられ、読み出し電圧が第１のアンチヒューズ制御線に与えられ、接地電圧が第２のアンチヒューズ制御線に与えられ、それによって、第１のアンチヒューズトランジスタがビット線に対する第１の読み出し電流を生成する。第１のアンチヒューズトランジスタは、第１の読み出し電流に従って第１の記憶状態または第２の記憶状態を有するものと判定され、第１のアンチヒューズ記憶回路の第１の記憶状態または第２の記憶状態に従って、物理複製困難関数技術の１ビットのランダムコードが実現される。
【０００９】
本発明の別の実施形態は、ワンタイムプログラミングメモリセルを提供する。ワンタイムプログラミングメモリセルは、第１のアンチヒューズトランジスタと、アイソレーショントランジスタと、第２のアンチヒューズトランジスタとを含む。第１のアンチヒューズトランジスタの第１のドレイン／ソース端子は、ビット線と接続されている。第１のアンチヒューズトランジスタのゲート端子は、第１のアンチヒューズ制御線と接続されている。第１のアンチヒューズトランジスタのゲート端子は、第１の部分および第２の部分を有するゲート酸化物層を含み、第１の部分は第２の部分よりも薄い。アイソレーショントランジスタの第１のドレイン／ソース端子は、第１のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続されている。アイソレーショントランジスタのゲート端子は、アイソレーション制御線と接続されている。第２のアンチヒューズトランジスタの第１のドレイン／ソース端子は、アイソレーショントランジスタの第２のドレイン／ソース端子と接続されている。第２のアンチヒューズトランジスタのゲート端子は、第２のアンチヒューズ制御線と接続されている。第２のアンチヒューズトランジスタの第２のドレイン／ソース端子は、反転ビット線と接続されている。第２のアンチヒューズトランジスタのゲート端子は、第３の部分および第４の部分を有するゲート酸化物層を含み、第３の部分は第４の部分よりも薄い。プログラムサイクル中、接地電圧がビット線および反転ビット線に与えられ、オン電圧がアイソレーション制御線に与えられ、プログラム電圧が第１のアンチヒューズ制御線および第２のアンチヒューズ制御線に与えられる。アイソレーショントランジスタは、第１のアンチヒューズトランジスタおよび第２のアンチヒューズトランジスタと接続されている。第１のアンチヒューズトランジスタと第２のアンチヒューズトランジスタの両方にプログラム電圧が印加され、それによって、第１のアンチヒューズトランジスタまたは第２のアンチヒューズトランジスタの記憶状態が変更される。読み出しサイクル中、接地電圧がビット線および反転ビット線に与えられ、読み出し電圧が第１のアンチヒューズ制御線および第２のアンチヒューズ制御線に与えられ、オフ電圧がアイソレーション制御線に与えられる。その結果として、第１のアンチヒューズトランジスタはビット線に対する第１の読み出し電流を生成し、第２のアンチヒューズトランジスタは反転ビット線に対する第２の読み出し電流を生成する。第１の読み出し電流および第２の読み出し電流に従って、第１のアンチヒューズトランジスタは第１の記憶状態を有するものと判定され、一方で、第２のアンチヒューズトランジスタは第２の記憶状態を有するものと判定される。その上、第１のアンチヒューズトランジスタの第１の記憶状態に従って、物理複製困難関数技術の１ビットのランダムコードが実現される。
【００１０】
本発明の別の実施形態は、メモリアレイを提供する。メモリアレイは、第１のビット線、第１のワード線、第１のアンチヒューズ制御線および第２のアンチヒューズ制御線と接続されている。メモリアレイは、第１のワンタイムプログラミングメモリセルと、第２のワンタイムプログラミングメモリセルとを含む。第１のワンタイムプログラミングメモリセルは、第１の選択回路と、第１のアンチヒューズ記憶回路と、第２のアンチヒューズ記憶回路とを含む。第１の選択回路は、第１のビット線および第１のワード線と接続されている。第１のアンチヒューズ記憶回路は、第１のアンチヒューズ制御線と第１の選択回路との間に接続されている。第２のアンチヒューズ記憶回路は、第２のアンチヒューズ制御線と第１の選択回路との間に接続されている。第２のワンタイムプログラミングメモリセルは、第２の選択回路と、第３のアンチヒューズ記憶回路と、第４のアンチヒューズ記憶回路とを含む。第２の選択回路は、第１のビット線および第２のワード線と接続されている。第３のアンチヒューズ記憶回路は、第３のアンチヒューズ制御線と第２の選択回路との間に接続されている。第４のアンチヒューズ記憶回路は、第４のアンチヒューズ制御線と第２の選択回路との間に接続されている。プログラムサイクル中、選択電圧が第１のワード線に与えられ、接地電圧が第１のビット線に与えられ、プログラム電圧が第１のアンチヒューズ制御線および第２のアンチヒューズ制御線に与えられる。第１の選択回路は、第１のアンチヒューズ記憶回路および第２のアンチヒューズ記憶回路に接地電圧を与え、第１のアンチヒューズ記憶回路と第２のアンチヒューズ記憶回路の両方にプログラム電圧が印加される。その結果として、第１のアンチヒューズ記憶回路または第２のアンチヒューズ記憶回路の記憶状態が変更される。読み出しサイクル中、選択電圧が第１のワード線に与えられ、接地電圧が第１のビット線に与えられ、読み出し電圧が第１のアンチヒューズ制御線に与えられ、接地電圧が第２のアンチヒューズ制御線に与えられる。その結果として、第１のアンチヒューズ記憶回路は、第１のビット線に対する第１の読み出し電流を生成する。第１のアンチヒューズ記憶回路は、第１の読み出し電流に従って第１の記憶状態または第２の記憶状態を有するものと判定され、第１のアンチヒューズ記憶回路の第１の記憶状態または第２の記憶状態に従って、物理複製困難関数技術の１ビットのランダムコードが実現される。
【００１１】
本発明の別の実施形態は、メモリアレイを提供する。メモリアレイは、第１のビット線、第１の反転ビット線、第１のワード線、第１のアイソレーション線、第１のアンチヒューズ制御線および第２のアンチヒューズ制御線と接続されている。メモリアレイは、第１のワンタイムプログラミングメモリセルと、第２のワンタイムプログラミングメモリセルとを含む。第１のワンタイムプログラミングメモリセルは、第１の選択回路と、第１のアイソレーション回路と、第１のアンチヒューズ記憶回路と、第２のアンチヒューズ記憶回路とを含む。第１の選択回路は第１のビット線、第１の反転ビット線および第１のワード線と接続されている。第１のアイソレーション回路は、第１のアイソレーション制御線と接続されている。第１のアンチヒューズ記憶回路は、第１のアンチヒューズ制御線、第１のアイソレーション回路および第１の選択回路と接続されている。第２のアンチヒューズ記憶回路は、第２のアンチヒューズ制御線、第１のアイソレーション回路および第１の選択回路と接続されている。第２のワンタイムプログラミングメモリセルは、第２の選択回路と、第２のアイソレーション回路と、第３のアンチヒューズ記憶回路と、第４のアンチヒューズ記憶回路とを含む。第２の選択回路は第１のビット線、第１の反転ビット線および第２のワード線と接続されている。第２のアイソレーション回路は、第２のアイソレーション制御線と接続されている。第３のアンチヒューズ記憶回路は、第３のアンチヒューズ制御線、第２のアイソレーション回路および第２の選択回路と接続されている。第４のアンチヒューズ記憶回路は、第４のアンチヒューズ制御線、第２のアイソレーション回路および第２の選択回路と接続されている。プログラムサイクル中、選択電圧が第１のワード線に与えられ、接地電圧が第１のビット線および第１の反転ビット線に与えられ、オン電圧が第１のアイソレーション制御線に与えられ、プログラム電圧が第１のアンチヒューズ制御線および第２のアンチヒューズ制御線に与えられる。第１のアイソレーション回路は、第１のアンチヒューズ制御線および第２のアンチヒューズ記憶回路と接続されている。第１の選択回路は、第１のアンチヒューズ記憶回路および第２のアンチヒューズ記憶回路に接地電圧を与える。第１のアンチヒューズ制御線と第２のアンチヒューズ記憶回路の両方にプログラム電圧が印加される。その結果として、第１のアンチヒューズ記憶回路または第２のアンチヒューズ記憶回路の記憶状態が変更される。読み出しサイクル中、選択電圧が第１のワード線に与えられ、接地電圧が第１のビット線および第１の反転ビット線に与えられ、読み出し電圧が第１のアンチヒューズ制御線および第２のアンチヒューズ制御線に与えられ、オフ電圧が第１のアイソレーション制御線に与えられる。その結果として、第１のアンチヒューズ記憶回路は第１のビット線に対する第１の読み出し電流を生成し、第２のアンチヒューズ記憶回路は第１の反転ビット線に対する第２の読み出し電流を生成する。第１の読み出し電流および第２の読み出し電流に従って、第１のアンチヒューズ記憶回路は第１の記憶状態を有するものと判定され、一方で、第２のアンチヒューズ記憶回路は第２の記憶状態を有するものと判定される。その上、第１のアンチヒューズ記憶回路の第１の記憶状態に従って、物理複製困難関数技術の１ビットのランダムコードが実現される。
【００１２】
本発明の別の実施形態は、方法を提供する。ランダムコードを生成するための方法は、少なくとも２つのアンチヒューズ記憶回路を備える不揮発性メモリセルを提供するステップと、アンチヒューズ記憶回路を、同じ所定のプログラム電圧差でプログラムするステップと、不揮発性メモリセル内のプログラムされているアンチヒューズ記憶回路の破壊状態を記録するステップと、破壊状態に応答してランダムコードを生成するステップとを含む。
【００１３】
添付の図面とともに取り上げられるときに、本発明の実施形態の以下の詳細な説明を読めば、本発明の多数の目的、特徴および利点が諒解されよう。しかしながら、本明細書において利用されている図面は説明を目的としており、限定と考えられるべきではない。
【００１４】
本発明の上記の目的および利点は、当業者には、以下の詳細な説明および添付の図面を検討することによってより容易に諒解されるようになるであろう。
【図面の簡単な説明】
【００１５】
【図１Ａ】本発明の第１の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。
【００１６】
【図１Ｂ】図１Ａの、線ＡＡ’に沿ったアンチヒューズタイプワンタイムプログラミングメモリセルの概略断面図である。
【００１７】
【図１Ｃ】本発明の第１の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。
【００１８】
【図２Ａ】本発明の第１の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２Ｂ】本発明の第１の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２Ｃ】本発明の第１の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００１９】
【図３Ａ】本発明の第１の実施形態によるＯＴＰメモリセルのメモリアレイを示す概略上面図である。
【００２０】
【図３Ｂ】図３Ａのメモリアレイの等価回路図である。
【００２１】
【図４Ａ】本発明の第１の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図４Ｂ】本発明の第１の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図４Ｃ】本発明の第１の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００２２】
【図５Ａ】本発明の第２の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。
【００２３】
【図５Ｂ】本発明の第２の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。
【００２４】
【図６Ａ】本発明の第２の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図６Ｂ】本発明の第２の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００２５】
【図７Ａ】本発明の第２の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。
【００２６】
【図７Ｂ】本発明の第２の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図７Ｃ】本発明の第２の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００２７】
【図８Ａ】本発明の第３の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。
【００２８】
【図８Ｂ】図８Ａの、線ＡＡ’に沿ったアンチヒューズ型ワンタイムプログラミングメモリセルの概略断面図である。
【００２９】
【図８Ｃ】本発明の第３の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。
【００３０】
【図９Ａ】本発明の第３の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図９Ｂ】本発明の第３の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図９Ｃ】本発明の第３の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００３１】
【図１０Ａ】本発明の第３の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。
【００３２】
【図１０Ｂ】本発明の第３の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図１０Ｃ】本発明の第３の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図１０Ｄ】本発明の第３の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００３３】
【図１１Ａ】本発明の第４の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。
【００３４】
【図１１Ｂ】本発明の第４の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。
【００３５】
【図１２Ａ】本発明の第４の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図１２Ｂ】本発明の第４の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００３６】
【図１３Ａ】本発明の第４の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。
【００３７】
【図１３Ｂ】本発明の第４の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図１３Ｃ】本発明の第４の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００３８】
【図１４Ａ】本発明の第５の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。
【００３９】
【図１４Ｂ】図１４Ａの、線ＡＡ’に沿ったアンチヒューズ型ワンタイムプログラミングメモリセルの概略断面図である。
【００４０】
【図１４Ｃ】本発明の第５の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。
【００４１】
【図１５Ａ】本発明の第５の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図１５Ｂ】本発明の第５の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図１５Ｃ】本発明の第５の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００４２】
【図１６Ａ】本発明の第５の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。
【００４３】
【図１６Ｂ】本発明の第５の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図１６Ｃ】本発明の第５の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図１６Ｄ】本発明の第５の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００４４】
【図１７Ａ】本発明の第６の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。
【００４５】
【図１７Ｂ】本発明の第６の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。
【００４６】
【図１８Ａ】本発明の第６の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図１８Ｂ】本発明の第６の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００４７】
【図１９Ａ】本発明の第６の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。
【００４８】
【図１９Ｂ】本発明の第６の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図１９Ｃ】本発明の第６の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００４９】
【図２０Ａ】本発明の第７の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。
【００５０】
【図２０Ｂ】図２０Ａの、線ＡＡ’に沿ったアンチヒューズ型ワンタイムプログラミングメモリセルの概略断面図である。
【００５１】
【図２０Ｃ】本発明の第７の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。
【００５２】
【図２１Ａ】本発明の第７の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２１Ｂ】本発明の第７の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２１Ｃ】本発明の第７の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００５３】
【図２２Ａ】本発明の第７の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。
【００５４】
【図２２Ｂ】本発明の第７の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２２Ｃ】本発明の第７の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２２Ｄ】本発明の第７の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００５５】
【図２３Ａ】本発明の第８の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。
【００５６】
【図２３Ｂ】本発明の第８の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。
【００５７】
【図２４Ａ】本発明の第８の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２４Ｂ】本発明の第８の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２４Ｃ】本発明の第８の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２４Ｄ】本発明の第８の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２４Ｅ】本発明の第８の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００５８】
【図２５Ａ】本発明の第８の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。
【００５９】
【図２５Ｂ】本発明の第８の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２５Ｃ】本発明の第８の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２５Ｄ】本発明の第８の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２５Ｅ】本発明の第８の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【図２５Ｆ】本発明の第８の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【００６０】
【図２６】本発明の第１のタイプのＯＴＰメモリセルを示す概略機能図である。
【００６１】
【図２７】本発明の第２のタイプのＯＴＰメモリセルを示す概略機能図である。
【発明を実施するための形態】
【００６２】
周知であるように、不揮発性メモリは、供給電力が中断された後にデータを連続的に保持することが可能である。ワンタイムプログラミングメモリ（ＯＴＰメモリとも称される）は、１種の不揮発性メモリである。ＯＴＰメモリは、１度プログラムされ得る。ＯＴＰメモリがプログラムされた後、記憶されているデータは修正することができない。
【００６３】
その上、その特性に応じて、ＯＴＰメモリは、２つのタイプ、すなわち、ヒューズタイプＯＴＰメモリおよびアンチヒューズタイプＯＴＰメモリに分類され得る。アンチヒューズタイプＯＴＰメモリのメモリセルがプログラムされる前、メモリセルは、高抵抗記憶状態を有する。アンチヒューズタイプＯＴＰメモリのメモリセルがプログラムされた後、メモリセルは、低抵抗記憶状態を有する。本発明は、新規のアンチヒューズタイプＯＴＰメモリに関する。アンチヒューズタイプＯＴＰメモリのいくつかの例を、下記の通り例示する。
【００６４】
図１Ａは、本発明の第１の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。図１Ｂは、図１Ａの、線ＡＡ’に沿ったアンチヒューズタイプワンタイムプログラミングメモリセルの概略断面図である。図１Ｃは、本発明の第１の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。この文脈において、ワンタイムプログラミングメモリセルは、ＯＴＰメモリセルとも称される。
【００６５】
図１Ａおよび図１Ｂに示すように、ＯＴＰメモリセルｃ１は、Ｐウェル領域ＰＷ内に構築される。ゲート酸化物層１５２が、Ｐウェル領域ＰＷの上面を被覆する。開口を形成するためのエッチングプロセスの後、第１のドープ領域１１０、第２のドープ領域１２０、第３のドープ領域１３０、第４のドープ領域１４０および第５のドープ領域１５０が、Ｐウェル領域ＰＷの上面の下に形成される。この実施形態において、第１のドープ領域１１０、第２のドープ領域１２０、第３のドープ領域１３０、第４のドープ領域１４０および第５のドープ領域１５０は、Ｎ型ドープ領域である。この実施形態において、ＯＴＰメモリセルｃ１は、Ｐウェル領域ＰＷ内に構築される。なお、本発明の教示を保持しながら、多数の修正および変更を行うことができる。たとえば、別の実施形態において、ＯＴＰメモリセルｃ１はＮウェル領域ＮＷ内に構築され、５つのドープ領域はＰ型ドープ領域である。
【００６６】
第１のゲート１１５がゲート酸化物層１５２上に形成され、第１のドープ領域１１０および第２のドープ領域１２０に架かる。その上、第１のゲート１１５は、メモリセルｃ１のワード線ＷＬと接続される。第２のゲート１２５がゲート酸化物層１５２上に形成され、第２のドープ領域１２０および第３のドープ領域１３０に架かる。その上、第２のゲート１２５は、メモリセルｃ１の第１のアンチヒューズ制御線ＡＦ１と接続される。第３のゲート１３５がゲート酸化物層１５２上に形成され、第３のドープ領域１３０および第４のドープ領域１４０に架かる。その上、第３のゲート１３５は、メモリセルｃ１の第２のアンチヒューズ制御線ＡＦ２と接続される。第４のゲート１４５がゲート酸化物層１５２上に形成され、第４のドープ領域１４０および第５のドープ領域１５０に架かる。その上、第４のゲート１４５は、メモリセルｃ１のワード線ＷＬと接続される。この実施形態において、４つのゲート１１５、１２５、１３５および１４５はポリシリコンゲートまたは金属ゲートである。
【００６７】
第１の金属層１６０が４つのゲート１１５、１２５、１３５および１４５の上に配置される。その上、第１の金属層１６０は、２つのビアを介して第１のドープ領域１１０および第５のドープ領域１５０と接続される。第１の金属層１６０は、メモリセルｃ１のビット線ＢＬとして使用される。その上、第１のゲート１１５および第４のゲート１４５が、第２の金属層１７０を通じて互いと接続される。
【００６８】
図１Ｃを参照されたい。第１のドープ領域１１０、第２のドープ領域１２０および第１のゲート１１５は協働して第１の選択トランジスタＳ１として形成される。第２のドープ領域１２０、第３のドープ領域１３０および第２のゲート１２５は協働して第１のアンチヒューズトランジスタＡ１として形成される。第３のドープ領域１３０、第４のドープ領域１４０および第３のゲート１３５は協働して第２のアンチヒューズトランジスタＡ２として形成される。第４のドープ領域１４０、第５のドープ領域１５０および第４のゲート１４５は協働して第２の選択トランジスタＳ２として形成される。
【００６９】
第１の選択トランジスタＳ１の第１のドレイン／ソース端子は、ビット線ＢＬと接続されている。第１の選択トランジスタＳ１のゲート端子は、ワード線ＷＬと接続されている。第１のアンチヒューズトランジスタＡ１の第１のドレイン／ソース端子は、第１の選択トランジスタＳ１の第２のドレイン／ソース端子と接続されている。第１のアンチヒューズトランジスタＡ１のゲート端子は、第１のアンチヒューズ制御線ＡＦ１と接続されている。第２のアンチヒューズトランジスタＡ２の第１のドレイン／ソース端子は、第１のアンチヒューズトランジスタＡ１の第２のドレイン／ソース端子と接続されている。第２のアンチヒューズトランジスタＡ２のゲート端子は、第２のアンチヒューズ制御線ＡＦ２と接続されている。第２の選択トランジスタＳ２の第１のドレイン／ソース端子は、第２のアンチヒューズトランジスタＡ２の第２のドレイン／ソース端子と接続されている。第２の選択トランジスタＳ２のゲート端子は、ワード線ＷＬと接続されている。第２の選択トランジスタＳ２の第２のドレイン／ソース端子は、ビット線ＢＬと接続されている。
【００７０】
第１の実施形態によれば、ＯＴＰメモリセルｃ１は、２つの記憶回路を備える。すなわち、第１のアンチヒューズトランジスタＡ１が第１の記憶回路であり、第２のアンチヒューズトランジスタＡ２が第２の記憶回路である。ＯＴＰメモリセルｃ１のプログラムサイクル中、高電圧ストレスが第１のアンチヒューズトランジスタＡ１と第２のアンチヒューズトランジスタＡ２の両方に印加される。この状況下で、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。その結果として、第１のアンチヒューズトランジスタＡ１または第２のアンチヒューズトランジスタＡ２の記憶状態が変更される。読み出しサイクル中、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２の記憶状態が順次読み出され、第１のアンチヒューズトランジスタＡ１の記憶状態が、ＰＵＦ技術のランダムコードとして使用される。なお、記憶状態は、アンチヒューズトランジスタの破壊状態を示すことが可能である。たとえば、第１の記憶状態は、アンチヒューズトランジスタのゲート酸化物層が破壊されていないことを意味し、第２の記憶状態は、アンチヒューズトランジスタのゲート酸化物層が破壊されていることを意味する。
【００７１】
図２Ａ〜図２Ｃは、本発明の第１の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す。
【００７２】
図２Ａを参照されたい。ＯＴＰメモリセルをプログラムするために、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、選択電圧Ｖｄｄは０．７５Ｖと３．６Ｖとの間の範囲内にあり、プログラム電圧Ｖｐｐは３．６Ｖと１１Ｖとの間の範囲内にある。
【００７３】
選択電圧Ｖｄｄがワード線ＷＬに与えられ、接地電圧がビット線ＢＬに与えられると、第１の選択トランジスタＳ１および第２の選択トランジスタＳ２はオンにされる。その結果として、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層および第２のアンチヒューズトランジスタＡ２のゲート酸化物層に印加される。プログラム電圧Ｖｐｐはゲート酸化物層の耐電圧範囲を超えるため、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。
【００７４】
ＯＴＰメモリセルｃ１の製造上のばらつきに起因して、プログラム中にいずれのアンチヒューズトランジスタのゲート酸化物層が破壊されているかを認識することはできない。その結果として、ＯＴＰメモリセルｃ１は、ＰＵＦ技術を利用することができる。図２ＡのＯＴＰメモリセルｃ１を一例として取り上げる。プログラムサイクル中、第１のアンチヒューズトランジスタＡ１のゲート酸化物層が破壊されるが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されない。すなわち、破壊状態が、プログラムされているアンチヒューズトランジスタの製造上のばらつきに基づいて決定される。
【００７５】
ＯＴＰメモリセルｃ１がプログラムされた後、２つの記憶回路の記憶状態を判定するために、２回の読み出し動作が実施される。図２Ｂを参照されたい。第１の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１に与えられ、接地電圧（０Ｖ）が第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【００７６】
第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されているため、ビット線ＢＬを通じて流れる第１の読み出し電流Ｉｒ１の値は大きい。第１の読み出し電流Ｉｒ１に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）は、低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【００７７】
図２Ｃを参照されたい。第２の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１に与えられ、読み出し電圧Ｖｒが第２のアンチヒューズ制御線ＡＦ２に与えられる。
【００７８】
第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されていないため、ビット線ＢＬを通じて流れる第２の読み出し電流Ｉｒ２の値は小さい（すなわち、ほぼゼロである）。第２の読み出し電流Ｉｒ２に従って、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【００７９】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）および第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）の記憶状態に従って、１ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【００８０】
上記の説明から、２つの記憶回路の記憶状態を確認し、１ビットのランダムコードを決定するために、２回の読み出し動作が実施される。しかしながら、記憶状態は互いに相補的であるため、１つのみの記憶回路の記憶状態を読み出すことによって、１ビットのランダムコードを決定することができる。
【００８１】
図３Ａは、本発明の第１の実施形態によるＯＴＰメモリセルのメモリアレイを示す概略上面図である。図３Ｂは、図３Ａのメモリアレイの等価回路図である。
【００８２】
図３Ａおよび図３Ｂに示すように、メモリアレイは、２×２アレイになったＯＴＰメモリセルｃ１１〜ｃ２２を備える。ＯＴＰメモリセルｃ１１〜ｃ２２の各々の構造は、図１Ａに示すようなＯＴＰメモリセルの構造と同様である。この実施形態において、ＯＴＰメモリセルｃ１１〜ｃ２２の各々は、第１の選択トランジスタＳ１と、第２の選択トランジスタＳ２と、第１のアンチヒューズトランジスタＡ１と、第２のアンチヒューズトランジスタＡ２とを備える。
【００８３】
この実施形態において、第１の行内のＯＴＰメモリセルｃ１１およびｃ１２は、第１のビット線ＢＬ１と接続されており、第２の行内のＯＴＰメモリセルｃ２１およびｃ２２は、第２のビット線ＢＬ２と接続されている。ＯＴＰメモリセルｃ２１とｃ２２との間の関係は、ＯＴＰメモリセルｃ１１とｃ１２との間の関係と同様である。完結にするために、ＯＴＰメモリセルｃ１１とｃ１２との間の関係のみを以下のように示す。
【００８４】
図３Ｂを参照されたい。ＯＴＰメモリセルｃ１１は、以下の構造を有する。第１の選択トランジスタＳ１の第１のドレイン／ソース端子は、第１のビット線ＢＬ１と接続されている。第１の選択トランジスタＳ１のゲート端子は、第１のワード線ＷＬ１と接続されている。第１のアンチヒューズトランジスタＡ１の第１のドレイン／ソース端子は、第１の選択トランジスタＳ１の第２のドレイン／ソース端子と接続されている。第１のアンチヒューズトランジスタＡ１のゲート端子は、第１のアンチヒューズ制御線ＡＦ１と接続されている。第２のアンチヒューズトランジスタＡ２の第１のドレイン／ソース端子は、第１のアンチヒューズトランジスタＡ１の第２のドレイン／ソース端子と接続されている。第２のアンチヒューズトランジスタＡ２のゲート端子は、第２のアンチヒューズ制御線ＡＦ２と接続されている。第２の選択トランジスタＳ２の第１のドレイン／ソース端子は、第２のアンチヒューズトランジスタＡ２の第２のドレイン／ソース端子と接続されている。第２の選択トランジスタＳ２のゲート端子は、第１のワード線ＷＬ１と接続されている。第２の選択トランジスタＳ２の第２のドレイン／ソース端子は、第１のビット線ＢＬ１と接続されている。
【００８５】
ＯＴＰメモリセルｃ１２は、以下の構造を有する。第１の選択トランジスタＳ１の第１のドレイン／ソース端子は、第１のビット線ＢＬ１と接続されている。第１の選択トランジスタＳ１のゲート端子は、第２のワード線ＷＬ２と接続されている。第１のアンチヒューズトランジスタＡ１の第１のドレイン／ソース端子は、第１の選択トランジスタＳ１の第２のドレイン／ソース端子と接続されている。第１のアンチヒューズトランジスタＡ１のゲート端子は、第３の第１のアンチヒューズ制御線ＡＦ３と接続されている。第２のアンチヒューズトランジスタＡ２の第１のドレイン／ソース端子は、第１のアンチヒューズトランジスタＡ１の第２のドレイン／ソース端子と接続されている。第２のアンチヒューズトランジスタＡ２のゲート端子は、第４のアンチヒューズ制御線ＡＦ４と接続されている。第２の選択トランジスタＳ２の第１のドレイン／ソース端子は、第２のアンチヒューズトランジスタＡ２の第２のドレイン／ソース端子と接続されている。第２の選択トランジスタＳ２のゲート端子は、第２のワード線ＷＬ２と接続されている。第２の選択トランジスタＳ２の第２のドレイン／ソース端子は、第１のビット線ＢＬ１と接続されている。
【００８６】
図４Ａ〜図４Ｃは、本発明の第１の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す。たとえば、ＯＴＰメモリセルｃ１１が、選択されているメモリセルである。
【００８７】
図４Ａを参照されたい。選択されているＯＴＰメモリセルｃ１１をプログラムするために、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、選択電圧Ｖｄｄは０．７５Ｖと３．６Ｖとの間の範囲内にあり、プログラム電圧Ｖｐｐは３．６Ｖと１１Ｖとの間の範囲内にある。
【００８８】
メモリセルｃ１２、ｃ２１およびｃ２２は、選択されていないメモリセルである。これらの選択されていないメモリセルについて、第１の電圧Ｖ１が第２のビット線ＢＬ２に与えられ、接地電圧（０Ｖ）が第２のワード線ＷＬ２に与えられ、接地電圧（０Ｖ）が第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、第１の電圧Ｖ１は選択電圧Ｖｄｄ以上であり、第１の電圧Ｖ１は、プログラム電圧Ｖｐｐの半分よりも小さい（すなわち、Ｖｄｄ≦Ｖ１＜Ｖｐｐ／２）。
【００８９】
再び図４Ａを参照されたい。メモリセルｃ１１が選択されているメモリセルであるため、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層および第２のアンチヒューズトランジスタＡ２のゲート酸化物層に印加される。その結果として、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。たとえば、図４Ａに示すようなメモリセルｃ１１において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されないが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊される。
【００９０】
ＯＴＰメモリセルｃ１２、ｃ２１またはｃ２２が選択されているメモリセルである場合、プログラミングプロセスを実施するためのバイアス電圧は、メモリセルｃ１１に対するものと同様である。その詳細な説明は、本明細書においては冗長に記載しない。
【００９１】
選択されているＯＴＰメモリセルｃ１１がプログラムされた後、選択されているメモリセルｃ１１の２つの記憶回路の記憶状態を判定するために、２回の読み出し動作が実施される。図４Ｂを参照されたい。選択されているメモリセルｃ１１の第１の読み出しサイクル中、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１に与えられ、接地電圧（０Ｖ）が第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【００９２】
選択されていないメモリセルｃ１２、ｃ２１およびｃ２２について、第２のビット線ＢＬ２は浮遊状態にあり、接地電圧（０Ｖ）が第２のワード線ＷＬ２に与えられ、接地電圧（０Ｖ）が第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。
【００９３】
選択されているメモリセルｃ１１において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されていないため、第１のビット線ＢＬ１を通じて流れる第１の読み出し電流Ｉｒ１の値は小さい（すなわち、ほぼゼロである）。第１の読み出し電流Ｉｒ１に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【００９４】
図４Ｃを参照されたい。選択されているメモリセルｃ１１の第１の第２の読み出しサイクル中、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１に与えられ、読み出し電圧Ｖｒが第２のアンチヒューズ制御線ＡＦ２に与えられる。読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【００９５】
選択されていないメモリセルｃ１２、ｃ２１およびｃ２２について、第２のビット線ＢＬ２は浮遊状態にあり、接地電圧（０Ｖ）が第２のワード線ＷＬ２に与えられ、接地電圧（０Ｖ）が第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。
【００９６】
選択されているメモリセルｃ１１において、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されているため、第１のビット線ＢＬ１を通じて流れる第２の読み出し電流Ｉｒ２の値はより大きい。第２の読み出し電流Ｉｒ２に従って、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）は、低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【００９７】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第２の記憶回路）および第２のアンチヒューズトランジスタＡ２（すなわち、第１の記憶回路）の記憶状態に従って、１ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【００９８】
上記の説明から、２つの記憶回路の記憶状態を確認し、１ビットのランダムコードを決定するために、２回の読み出し動作が実施される。しかしながら、記憶状態は互いに相補的であるため、１つのみの記憶回路の記憶状態を読み出すことによって、１ビットのランダムコードを決定することができる。
【００９９】
その上、４つのメモリセルｃ１１〜ｃ２２のプログラム動作および読み出し動作が実施された後、ＰＵＦ技術の４ビットランダムコードが生成される。
【０１００】
図５Ａは、本発明の第２の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。図５Ｂは、本発明の第２の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。第１の実施形態と比較して、この実施形態のＯＴＰメモリセルは、差動メモリセルである。
【０１０１】
図５Ａに示すように、ＯＴＰメモリセルｃ１は、第１のドープ領域２１０と、第２のドープ領域２２０と、第３のドープ領域２３０と、第４のドープ領域２４０と、第５のドープ領域２５０と、第６のドープ領域２６０とを備える。第１のゲート２１５がゲート酸化物層（図示せず）上に形成され、第１のドープ領域２１０および第２のドープ領域２２０に架かる。その上、第１のゲート２１５は、メモリセルｃ１のワード線ＷＬと接続される。第２のゲート２２５がゲート酸化物層上に形成され、第２のドープ領域２２０および第３のドープ領域２３０に架かる。その上、第２のゲート２２５は、メモリセルｃ１の第１のアンチヒューズ制御線ＡＦ１と接続される。第３のゲート２３５がゲート酸化物層上に形成され、第３のドープ領域２３０および第４のドープ領域２４０に架かる。その上、第３のゲート２３５は、メモリセルｃ１のアイソレーション制御線ＩＧと接続される。第４のゲート２４５がゲート酸化物層上に形成され、第４のドープ領域２４０および第４のドープ領域２５０に架かる。その上、第４のゲート２４５は、メモリセルｃ１の第２のアンチヒューズ制御線ＡＦ２と接続される。第５のゲート２５５がゲート酸化物層上に形成され、第５のドープ領域２５０および第６のドープ領域２６０に架かる。その上、第５のゲート２５５は、メモリセルｃ１のワード線ＷＬと接続される。この実施形態において、５つのゲート２１５、２２５、２３５、２４５および２５５はポリシリコンゲートまたは金属ゲートである。
【０１０２】
第１の金属層２７２が、ビアを通じて第１のドープ領域２１０と接続される。その上、第１の金属層２７２は、メモリセルｃ１のビット線ＢＬとして使用される。第２の金属層２７４が、別のビアを通じて第６のドープ領域２６０と接続される。その上、第２の金属層２７４は、メモリセルｃ１の反転ビット線ＢＬ#inv（明細書中の記号の後ろに付される「#inv」は、図中の記号の上に付されるバーに対応する）として使用される。第３の金属層２７０が、第１のゲート２１５および第５のゲート２５５と接続される。
【０１０３】
図５Ｂを参照されたい。第１のドープ領域２１０、第２のドープ領域２２０および第１のゲート２１５は協働して第１の選択トランジスタＳ１として形成される。第２のドープ領域２２０、第３のドープ領域２３０および第２のゲート２２５は協働して第１のアンチヒューズトランジスタＡ１として形成される。第３のドープ領域２３０、第４のドープ領域２４０および第３のゲート２３５は協働してアイソレーショントランジスタＯとして形成される。第４のドープ領域２４０、第５のドープ領域２５０および第４のゲート２４５は協働して第２のアンチヒューズトランジスタＡ２として形成される。第５のドープ領域２５０、第６のドープ領域２６０および第５のゲート２５５は協働して第２の選択トランジスタＳ２として形成される。
【０１０４】
第１の選択トランジスタＳ１、第１のアンチヒューズトランジスタＡ１、アイソレーショントランジスタＯ、第２のアンチヒューズトランジスタＡ２および第２の選択トランジスタＳ２は、ビット線ＢＬと反転ビット線ＢＬ#invとの間に直列に接続されている。第１の選択トランジスタＳ１のゲート端子は、ワード線ＷＬと接続されている。第１のアンチヒューズトランジスタＡ１のゲート端子は、第１のアンチヒューズ制御線ＡＦ１と接続されている。アイソレーショントランジスタＯのゲート端子は、アイソレーション制御線ＩＧと接続されている。第２のアンチヒューズトランジスタＡ２のゲート端子は、第２のアンチヒューズ制御線ＡＦ２と接続されている。第２の選択トランジスタＳ２のゲート端子は、ワード線ＷＬと接続されている。
【０１０５】
第２の実施形態によれば、ＯＴＰメモリセルｃ１は、２つの記憶回路を備える。すなわち、第１のアンチヒューズトランジスタＡ１が第１の記憶回路であり、第２のアンチヒューズトランジスタＡ２が第２の記憶回路である。ＯＴＰメモリセルｃ１のプログラムサイクル中、高電圧ストレスが第１のアンチヒューズトランジスタＡ１と第２のアンチヒューズトランジスタＡ２の両方に印加される。この状況下で、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。その結果として、第１のアンチヒューズトランジスタＡ１または第２のアンチヒューズトランジスタＡ２の記憶状態が変更される。ＯＴＰメモリセルｃ１の読み出しサイクル中、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２の記憶状態が直に読み出され、その記憶状態が、ＰＵＦ技術のランダムコードとして使用される。
【０１０６】
図６Ａ〜図６Ｂは、本発明の第２の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す。
【０１０７】
図６Ａを参照されたい。選択されているＯＴＰメモリセルｃ１をプログラムするために、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬ#invに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられ、第２の電圧Ｖ２がアイソレーション線ＩＧに与えられる。一実施形態において、選択電圧Ｖｄｄは０．７５Ｖと３．６Ｖとの間の範囲内にあり、プログラム電圧Ｖｐｐは３．６Ｖと１１Ｖとの間の範囲内にある。その上、第２の電圧Ｖ２は選択電圧Ｖｄｄ以上であり、プログラム電圧Ｖｐｐの４分の３よりも小さい（すなわち、Ｖｄｄ≦Ｖ２＜３Ｖｐｐ／４）。
【０１０８】
プログラムサイクル中、第３のドープ領域２３０および第４のドープ領域２４０が、アイソレーショントランジスタＯをオンにすることによって互いに接続される。その結果として、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層および第２のアンチヒューズトランジスタＡ２のゲート酸化物層に印加される。プログラム電圧Ｖｐｐはゲート酸化物層の耐電圧範囲を超えるため、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。
【０１０９】
ＯＴＰメモリセルｃ１の製造上のばらつきに起因して、プログラム中にいずれのアンチヒューズトランジスタのゲート酸化物層が破壊されているかを認識することはできない。その結果として、ＯＴＰメモリセルｃ１は、ＰＵＦ技術を利用することができる。図６ＡのＯＴＰメモリセルｃ１を一例として取り上げる。プログラムサイクル中、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されないが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊される。
【０１１０】
ＯＴＰメモリセルｃ１がプログラムされた後、２つの記憶回路の記憶状態を判定するために、１回の読み出し動作が実施される。図６Ｂを参照されたい。ＯＴＰメモリセルｃ１の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬ#invに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられ、接地電圧（０Ｖ）がアイソレーション制御線ＩＧに与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０１１１】
第３のドープ領域２３０および第４のドープ領域２４０はアイソレーショントランジスタＯをオフにすることによって絶縁されるため、値が小さい（すなわち、ほぼゼロの）第１の読み出し電流Ｉｒ１が第１のアンチヒューズトランジスタＡ１からビット線ＢＬに与えられ、値が大きい第２の読み出し電流Ｉｒ２が第２のアンチヒューズトランジスタＡ２から反転ビット線ＢＬ#invに与えられる。第１の読み出し電流Ｉｒ１および第２の読み出し電流Ｉｒ２に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）が高抵抗値に対応する第２の記憶状態を有するものと確かめられ、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）が低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０１１２】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）および第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）の記憶状態に従って、１ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【０１１３】
代替的に、差動検出動作を使用することによって、１ビットのランダムコードが決定されてもよい。たとえば、第１の読み出し電流Ｉｒ１が第２の読み出し電流Ｉｒ２よりも大きい場合、ＯＴＰメモリセルｃ１は第１の記憶状態として定義され、第１の読み出し電流Ｉｒ１が第２の読み出し電流Ｉｒ２よりも小さい場合、ＯＴＰメモリセルｃ１は第２の記憶状態として定義される。
【０１１４】
図７Ａは、本発明の第２の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。図７Ａに示すように、メモリアレイは、２×２アレイになったＯＴＰメモリセルｃ１１〜ｃ２２を備える。ＯＴＰメモリセルｃ１１〜ｃ２２の各々の構造は、図６Ａに示すようなＯＴＰメモリセルの構造と同様である。この実施形態において、ＯＴＰメモリセルｃ１１〜ｃ２２の各々は、第１の選択トランジスタＳ１と、第２の選択トランジスタＳ２と、第１のアンチヒューズトランジスタＡ１と、第２のアンチヒューズトランジスタＡ２と、アイソレーショントランジスタＯとを備える。
【０１１５】
図７Ｂ〜図７Ｃは、本発明の第２の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す。たとえば、ＯＴＰメモリセルｃ２２が、選択されているメモリセルである。
【０１１６】
図７Ｂを参照されたい。選択されているＯＴＰメモリセルｃ２２をプログラムするために、接地電圧（０Ｖ）が第２のビット線ＢＬ２および第２の反転ビット線ＢＬ２#invに与えられ、選択電圧Ｖｄｄが第２のワード線ＷＬ２に与えられ、プログラム電圧Ｖｐｐが第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられ、第２の電圧Ｖ２が第２のアイソレーション制御線ＩＧ２に与えられる。一実施形態において、選択電圧Ｖｄｄは０．７５Ｖと３．６Ｖとの間の範囲内にあり、プログラム電圧Ｖｐｐは３．６Ｖと１１Ｖとの間の範囲内にある。その上、第２の電圧Ｖ２は選択電圧Ｖｄｄ以上であり、プログラム電圧Ｖｐｐの４分の３よりも小さい（すなわち、Ｖｄｄ≦Ｖ２＜３Ｖｐｐ／４）。
【０１１７】
メモリセルｃ１２、ｃ２１およびｃ２２は、選択されていないメモリセルである。これらの選択されていないメモリセルについて、第１の電圧Ｖ１が第１のビット線ＢＬ１および第１の反転ビット線ＢＬ１#invに与えられ、接地電圧（０Ｖ）が第１のワード線ＷＬ１に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１、第２のアンチヒューズ制御線ＡＦ２および第１のアイソレーション制御線ＩＧ１に与えられる。一実施形態において、第１の電圧Ｖ１は選択電圧Ｖｄｄ以上であり、第１の電圧Ｖ１は、プログラム電圧Ｖｐｐの半分よりも小さい（すなわち、Ｖｄｄ≦Ｖ１＜Ｖｐｐ／２）。
【０１１８】
再び図７Ｂを参照されたい。メモリセルｃ２２が選択されているメモリセルであるため、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層および第２のアンチヒューズトランジスタＡ２のゲート酸化物層に印加される。その結果として、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。たとえば、図７Ｂに示すようなメモリセルｃ２２において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されないが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊される。
【０１１９】
ＯＴＰメモリセルｃ１１、ｃ１２またはｃ２１が選択されているメモリセルである場合、プログラミングプロセスを実施するためのバイアス電圧は、メモリセルｃ２２に対するものと同様である。その詳細な説明は、本明細書においては冗長に記載しない。
【０１２０】
メモリセルｃ２２が完全にプログラムされた後、メモリセルｃ２２の２つの記憶回路の記憶状態を確認するために、１回の読み出し動作が実施される。図７Ｃを参照されたい。選択されているメモリセルｃ２２の読み出しサイクル中、接地電圧（０Ｖ）が第２のビット線ＢＬ２および第２の反転ビット線ＢＬ２#invに与えられ、選択電圧Ｖｄｄが第２のワード線ＷＬ２に与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられ、接地電圧（０Ｖ）が第２のアイソレーション制御線ＩＧ２に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０１２１】
選択されていないメモリセルｃ１１、ｃ１２およびｃ２１について、第１のビット線ＢＬ１および第１の反転ビット線ＢＬ１#invは浮遊状態にあり、接地電圧（０Ｖ）が第１のワード線ＷＬ１に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１、第２のアンチヒューズ制御線ＡＦ２および第１のアイソレーション制御線ＩＧ１に与えられる。
【０１２２】
選択されているメモリセルｃ２２において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されていないため、第２のビット線ＢＬ２を通じて流れる第１の読み出し電流Ｉｒ１の値は小さく（すなわち、ほぼゼロであり）、第２の反転ビット線ＢＬ２#invを通じて流れる第２の読み出し電流Ｉｒ２の値はより大きい。第１の読み出し電流Ｉｒ１および第２の読み出し電流Ｉｒ２に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）が高抵抗値に対応する第２の記憶状態を有するものと確かめられ、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）が低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０１２３】
上記の説明から、２つの記憶回路の記憶状態を確認し、１ビットのランダムコードを決定するために、１回の読み出し動作が実施される。
【０１２４】
その上、４つのメモリセルｃ１１〜ｃ２２のプログラム動作および読み出し動作が実施された後、ＰＵＦ技術の４ビットランダムコードが生成される。
【０１２５】
図８Ａは、本発明の第３の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。図８Ｂは、図８Ａの、線ＡＡ’に沿ったアンチヒューズ型ワンタイムプログラミングメモリセルの概略断面図である。図８Ｃは、本発明の第３の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。
【０１２６】
図８Ａおよび図８Ｂに示すように、ＯＴＰメモリセルｃ１は、Ｐウェル領域ＰＷ内に構築される。ゲート酸化物層３５２が、Ｐウェル領域ＰＷの上面を被覆する。ゲート酸化物層３５２を間引くための第１のエッチングプロセスおよび開口を形成するための第２のエッチングプロセスの後、第１のドープ領域３１０、第２のドープ領域３２０および第３のドープ領域３３０が、Ｐウェル領域ＰＷの上面の下に形成される。この実施形態において、ゲート酸化物層３５２は、より薄い部分３５２ａを有する。その上、第１のドープ領域３１０、第２のドープ領域３２０および第３のドープ領域３３０はＮ型ドープ領域である。
【０１２７】
第１のゲート３１５がゲート酸化物層３５２上に形成され、第１のドープ領域３１０および第２のドープ領域３２０に架かる。その上、第１のゲート３１５は、メモリセルｃ１の第１のアンチヒューズ制御線ＡＦ１と接続される。第２のゲート３２５がゲート酸化物層３５２上に形成され、第２のドープ領域３２０および第３のドープ領域３３０に架かる。その上、第２のゲート３２５は、メモリセルｃ１の第２のアンチヒューズ制御線ＡＦ２と接続される。この実施形態において、２つのゲート３１５および３２５はポリシリコンゲートまたは金属ゲートである。
【０１２８】
金属層３６０が２つのゲート３１５および３２５の上に配置される。その上、金属層３６０は、２つのビアを介して第１のドープ領域３１０および第３のドープ領域３３０と接続される。金属層３６０は、メモリセルｃ１のビット線ＢＬとして使用される。
【０１２９】
図８Ｃを参照されたい。第１のドープ領域３１０、第２のドープ領域３２０および第１のゲート３１５は協働して第１のアンチヒューズトランジスタＡ１として形成される。第２のドープ領域３２０、第３のドープ領域３３０および第２のゲート３２５は協働して第２のアンチヒューズトランジスタＡ２として形成される。ゲート酸化物層３５２は、第１の部分と第２の部分とを備える。第２の部分がより薄い部分３５２ａである。すなわち、第２の部分は第１の部分よりも薄い。この実施形態において、第１のゲート３１５は、ゲート酸化物層３５２の第１の部分および第２の部分を被覆する。同様に、第２のゲート３２５は、ゲート酸化物層３５２の第１の部分および第２の部分を被覆する。
【０１３０】
第１のアンチヒューズトランジスタＡ１の第１のドレイン／ソース端子は、ビット線ＢＬと接続されている。第１のアンチヒューズトランジスタＡ１のゲート端子は、第１のアンチヒューズ制御線ＡＦ１と接続されている。第２のアンチヒューズトランジスタＡ２の第１のドレイン／ソース端子は、第１のアンチヒューズトランジスタＡ１の第２のドレイン／ソース端子と接続されている。第２のアンチヒューズトランジスタＡ２のゲート端子は、第２のアンチヒューズ制御線ＡＦ２と接続されている。第２のアンチヒューズトランジスタＡ２の第２のドレイン／ソース端子は、ビット線ＢＬと接続されている。
【０１３１】
第３の実施形態によれば、ＯＴＰメモリセルｃ１は、２つの記憶回路を備える。すなわち、第１のアンチヒューズトランジスタＡ１が第１の記憶回路であり、第２のアンチヒューズトランジスタＡ２が第２の記憶回路である。ＯＴＰメモリセルｃ１のプログラムサイクル中、高電圧ストレスが第１のアンチヒューズトランジスタＡ１と第２のアンチヒューズトランジスタＡ２の両方に印加される。この状況下で、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。その結果として、第１のアンチヒューズトランジスタＡ１または第２のアンチヒューズトランジスタＡ２の記憶状態が変更される。一般的に、ゲート酸化物層３５２の第２の部分（すなわち、より薄い部分３５２ａ）は、ゲート酸化物層３５２の第１の部分（すなわち、より厚い部分）よりも容易に破壊される。
【０１３２】
読み出しサイクル中、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２の記憶状態が順次読み出され、第１のアンチヒューズトランジスタＡ１の記憶状態が、ＰＵＦ技術のランダムコードとして使用される。
【０１３３】
図９Ａ〜図９Ｃは、本発明の第３の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す。
【０１３４】
図９Ａを参照されたい。ＯＴＰメモリセルをプログラムするために、接地電圧（０Ｖ）がビット線ＢＬに与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、プログラム電圧Ｖｐｐは、３．６Ｖと１１Ｖとの間の範囲内にある。
【０１３５】
プログラム電圧Ｖｐｐはゲート酸化物層の耐電圧範囲を超えるため、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。ゲート酸化物層３５２の第２の部分（すなわち、より薄い部分）が破壊されるとき、これは、ゲート酸化物層３５２が破壊されることを意味する。
【０１３６】
ＯＴＰメモリセルｃ１の製造上のばらつきに起因して、プログラム中にいずれのアンチヒューズトランジスタのゲート酸化物層が破壊されているかを認識することはできない。その結果として、ＯＴＰメモリセルｃ１は、ＰＵＦ技術を利用することができる。図９ＡのＯＴＰメモリセルｃ１を一例として取り上げる。プログラムサイクル中、第１のアンチヒューズトランジスタＡ１のゲート酸化物層が破壊されるが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されない。
【０１３７】
ＯＴＰメモリセルｃ１がプログラムされた後、２つの記憶回路の記憶状態を判定するために、２回の読み出し動作が実施される。図９Ｂを参照されたい。第１の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１に与えられ、接地電圧（０Ｖ）が第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０１３８】
第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されているため、ビット線ＢＬを通じて流れる第１の読み出し電流Ｉｒ１の値はより大きい。第１の読み出し電流Ｉｒ１に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）は、低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０１３９】
図９Ｃを参照されたい。第２の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１に与えられ、読み出し電圧Ｖｒが第２のアンチヒューズ制御線ＡＦ２に与えられる。
【０１４０】
第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されていないため、ビット線ＢＬを通じて流れる第２の読み出し電流Ｉｒ２の値は小さい（すなわち、ほぼゼロである）。第２の読み出し電流Ｉｒ２に従って、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【０１４１】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）および第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）の記憶状態に従って、１ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【０１４２】
上記の説明から、２つの記憶回路の記憶状態を確認し、１ビットのランダムコードを決定するために、２回の読み出し動作が実施される。しかしながら、記憶状態は互いに相補的であるため、１つのみの記憶回路の記憶状態を読み出すことによって、１ビットのランダムコードを決定することができる。
【０１４３】
図１０Ａは、本発明の第３の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。図１０Ａに示すように、メモリアレイは、２×２アレイになったＯＴＰメモリセルｃ１１〜ｃ２２を備える。ＯＴＰメモリセルｃ１１〜ｃ２２の各々の構造は、図９Ａに示すようなＯＴＰメモリセルの構造と同様である。この実施形態において、ＯＴＰメモリセルｃ１１〜ｃ２２の各々は、第１のアンチヒューズトランジスタＡ１と、第２のアンチヒューズトランジスタＡ２とを備える。
【０１４４】
図１０Ｂ〜図１０Ｄは、本発明の第３の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す。たとえば、ＯＴＰメモリセルｃ１２が、選択されているメモリセルである。
【０１４５】
図１０Ｂを参照されたい。選択されているＯＴＰメモリセルｃ１２をプログラムするために、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、プログラム電圧Ｖｐｐが第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、プログラム電圧Ｖｐｐは、３．６Ｖと１１Ｖとの間の範囲内にある。
【０１４６】
メモリセルｃ１１、ｃ２１およびｃ２２は、選択されていないメモリセルである。これらの選択されていないメモリセルについて、第１の電圧Ｖ１が第２のビット線ＢＬ２に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、第１の電圧Ｖ１はほぼプログラム電圧Ｖｐｐである。
【０１４７】
再び図１０Ｂを参照されたい。メモリセルｃ１２が選択されているメモリセルであるため、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層および第２のアンチヒューズトランジスタＡ２のゲート酸化物層に印加される。その結果として、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。たとえば、図１０Ｂに示すようなメモリセルｃ１２において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されるが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されない。ゲート酸化物層３５２の第２の部分（すなわち、より薄い部分）が破壊されるとき、これは、ゲート酸化物層３５２が破壊されることを意味する。
【０１４８】
ＯＴＰメモリセルｃ１１、ｃ２１またはｃ２２が選択されているメモリセルである場合、プログラミングプロセスを実施するためのバイアス電圧は、メモリセルｃ１２に対するものと同様である。その詳細な説明は、本明細書においては冗長に記載しない。
【０１４９】
選択されているメモリセルｃ１２がプログラムされた後、選択されているメモリセルｃ１２の２つの記憶回路の記憶状態を判定するために、２回の読み出し動作が実施される。図１０Ｃを参照されたい。選択されているメモリセルｃ１２の第１の読み出しサイクル中、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、読み出し電圧Ｖｒが第３のアンチヒューズ制御線ＡＦ３に与えられ、接地電圧（０Ｖ）が第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０１５０】
選択されていないメモリセルｃ１１、ｃ２１およびｃ２２について、第２のビット線ＢＬ２は浮遊状態にあり、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。
【０１５１】
選択されているメモリセルｃ１２において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されているため、第１のビット線ＢＬ１を通じて流れる第１の読み出し電流Ｉｒ１の値はより大きい。第１の読み出し電流Ｉｒ１に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）は、低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０１５２】
図１０Ｄを参照されたい。選択されているメモリセルｃ１２の第２の読み出しサイクル中、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、接地電圧（０Ｖ）が第３のアンチヒューズ制御線ＡＦ３に与えられ、読み出し電圧Ｖｒが第４のアンチヒューズ制御線ＡＦ４に与えられる。
【０１５３】
選択されていないメモリセルｃ１１、ｃ２１およびｃ２２について、第２のビット線ＢＬ２は浮遊状態にあり、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。
【０１５４】
選択されているメモリセルｃ１２において、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されていないため、第１のビット線ＢＬ１を通じて流れる第２の読み出し電流Ｉｒ２の値は小さい（すなわち、ほぼゼロである）。第２の読み出し電流Ｉｒ２に従って、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【０１５５】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）および第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）の記憶状態に従って、１ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【０１５６】
上記の説明から、２つの記憶回路の記憶状態を確認し、１ビットのランダムコードを決定するために、２回の読み出し動作が実施される。しかしながら、記憶状態は互いに相補的であるため、１つのみの記憶回路の記憶状態を読み出すことによって、１ビットのランダムコードを決定することができる。
【０１５７】
その上、４つのメモリセルｃ１１〜ｃ２２のプログラム動作および読み出し動作が実施された後、ＰＵＦ技術の４ビットランダムコードが生成される。
【０１５８】
図１１Ａは、本発明の第４の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。図１１Ｂは、本発明の第４の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。第３の実施形態と比較して、この実施形態のＯＴＰメモリセルは、差動メモリセルである。
【０１５９】
図１１Ａに示すように、ＯＴＰメモリセルｃ１は、第１のドープ領域４１０と、第２のドープ領域４２０と、第３のドープ領域４３０と、第４のドープ領域４４０とを備える。第１のゲート４１５がゲート酸化物層（図示せず）上に形成され、第１のドープ領域４１０および第２のドープ領域４２０に架かる。その上、第１のゲート４１５は、メモリセルｃ１の第１のアンチヒューズ制御線ＡＦ１と接続される。第２のゲート４２５がゲート酸化物層上に形成され、第２のドープ領域４２０および第３のドープ領域４３０に架かる。その上、第２のゲート４２５は、メモリセルｃ１のアイソレーション制御線ＩＧと接続される。第３のゲート４３５がゲート酸化物層上に形成され、第３のドープ領域４３０および第４のドープ領域４４０に架かる。その上、第３のゲート４３５は、メモリセルｃ１の第２のアンチヒューズ制御線ＡＦ２と接続される。この実施形態において、５つのゲート４１５、４２５および４３５はポリシリコンゲートまたは金属ゲートである。
【０１６０】
第１の金属層４６０が、ビアを通じて第１のドープ領域４１０と接続される。その上、第１の金属層４６０は、メモリセルｃ１のビット線ＢＬとして使用される。第２の金属層４６２が、別のビアを通じて第４のドープ領域４４０と接続される。その上、第２の金属層４６２は、反転ビット線ＢＬ#invとして使用される。
【０１６１】
図１１Ｂを参照されたい。第１のドープ領域４１０、第２のドープ領域４２０および第１のゲート４１５は協働して第１のアンチヒューズトランジスタＡ１として形成される。第２のドープ領域４２０、第３のドープ領域４３０および第２のゲート４２５は協働してアイソレーショントランジスタＯとして形成される。第３のドープ領域４３０、第４のドープ領域４４０および第３のゲート４３５は協働して第２のアンチヒューズトランジスタＡ２として形成される。ゲート酸化物層は、第１の部分と第２の部分とを備える。第２の部分がより薄い部分４５２ａである。すなわち、第２の部分は第１の部分よりも薄い。この実施形態において、第１のゲート４１５は、ゲート酸化物層の第１の部分および第２の部分を被覆する。同様に、第３のゲート４３５は、ゲート酸化物層の第１の部分および第２の部分を被覆する。
【０１６２】
第１のアンチヒューズトランジスタＡ１、アイソレーショントランジスタＯおよび第２のアンチヒューズトランジスタＡ２は、ビット線ＢＬと反転ビット線ＢＬ#invとの間に直列に接続されている。第１のアンチヒューズトランジスタＡ１のゲート端子は、第１のアンチヒューズ制御線ＡＦ１と接続されている。アイソレーショントランジスタＯのゲート端子は、アイソレーション制御線ＩＧと接続されている。第２のアンチヒューズトランジスタＡ２のゲート端子は、第２のアンチヒューズ制御線ＡＦ２と接続されている。
【０１６３】
第４の実施形態によれば、ＯＴＰメモリセルｃ１は、２つの記憶回路を備える。すなわち、第１のアンチヒューズトランジスタＡ１が第１の記憶回路であり、第２のアンチヒューズトランジスタＡ２が第２の記憶回路である。ＯＴＰメモリセルｃ１のプログラムサイクル中、高電圧ストレスが第１のアンチヒューズトランジスタＡ１と第２のアンチヒューズトランジスタＡ２の両方に印加される。この状況下で、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。その結果として、第１のアンチヒューズトランジスタＡ１または第２のアンチヒューズトランジスタＡ２の記憶状態が変更される。一般的に、ゲート酸化物層の第２の部分（すなわち、より薄い部分４５２ａ）は、ゲート酸化物層の第１の部分（すなわち、より厚い部分）よりも容易に破壊される。
【０１６４】
読み出しサイクル中、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２の記憶状態が直に読み出され、その記憶状態が、ＰＵＦ技術のランダムコードとして使用される。
【０１６５】
図１２Ａ〜図１２Ｂは、本発明の第４の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す。
【０１６６】
図１２Ａを参照されたい。選択されているＯＴＰメモリセルｃ１をプログラムするために、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬ#invに与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられ、第２の電圧Ｖ２がアイソレーション線ＩＧに与えられる。一実施形態において、プログラム電圧Ｖｐｐは、３．６Ｖと１１Ｖとの間の範囲内にある。その上、第２の電圧Ｖ２は選択電圧Ｖｄｄ以上であり、プログラム電圧Ｖｐｐの４分の３よりも小さい（すなわち、Ｖｄｄ≦Ｖ２＜３Ｖｐｐ／４）。
【０１６７】
プログラム電圧Ｖｐｐはゲート酸化物層の耐電圧範囲を超えるため、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。ゲート酸化物層の第２の部分（すなわち、より薄い部分）が破壊されるとき、これは、ゲート酸化物層が破壊されることを意味する。
【０１６８】
ＯＴＰメモリセルｃ１の製造上のばらつきに起因して、プログラム中にいずれのアンチヒューズトランジスタのゲート酸化物層が破壊されているかを認識することはできない。その結果として、ＯＴＰメモリセルｃ１は、ＰＵＦ技術を利用することができる。図１２ＡのＯＴＰメモリセルｃ１を一例として取り上げる。プログラムサイクル中、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されないが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊される。
【０１６９】
メモリセルｃ１が完全にプログラムされた後、メモリセルｃ１の２つの記憶回路の記憶状態を確認するために、１回の読み出し動作が実施される。ＯＴＰメモリセルｃ１がプログラムされた後、２つの記憶回路の記憶状態を判定するために、１回の読み出し動作が実施される。図１２Ｂを参照されたい。読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬ#invに与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられ、接地電圧（０Ｖ）がアイソレーション制御線ＩＧに与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０１７０】
第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されていないが、第２のアンチヒューズトランジスタのゲート酸化物層は破壊されているため、ビット線ＢＬを通じて流れる第１の読み出し電流Ｉｒ１の値は小さく（すなわち、ほぼゼロであり）、反転ビット線ＢＬ#invを通じて流れる第２の読み出し電流Ｉｒ２の値はより大きい。第１の読み出し電流Ｉｒ１および第２の読み出し電流Ｉｒ２に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）が高抵抗値に対応する第２の記憶状態を有するものと確かめられ、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）が低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０１７１】
上記の説明から、２つの記憶回路の記憶状態を確認し、１ビットのランダムコードを決定するために、１回の読み出し動作が実施される。
【０１７２】
代替的に、差動検出動作を使用することによって、１ビットのランダムコードが決定されてもよい。たとえば、第１の読み出し電流Ｉｒ１が第２の読み出し電流Ｉｒ２よりも大きい場合、ＯＴＰメモリセルｃ１は第１の記憶状態として定義され、第１の読み出し電流Ｉｒ１が第２の読み出し電流Ｉｒ２よりも小さい場合、ＯＴＰメモリセルｃ１は第２の記憶状態として定義される。
【０１７３】
図１３Ａは、本発明の第４の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。図１３Ａに示すように、メモリアレイは、２×２アレイになったＯＴＰメモリセルｃ１１〜ｃ２２を備える。ＯＴＰメモリセルｃ１１〜ｃ２２の各々の構造は、図１１Ａに示すようなＯＴＰメモリセルの構造と同様である。この実施形態において、ＯＴＰメモリセルｃ１１〜ｃ２２の各々は、第１のアンチヒューズトランジスタＡ１と、第２のアンチヒューズトランジスタＡ２と、アイソレーショントランジスタＯとを備える。
【０１７４】
図１３Ｂ〜図１３Ｃは、本発明の第４の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す。たとえば、ＯＴＰメモリセルｃ２１が、選択されているメモリセルである。
【０１７５】
図１３Ｂを参照されたい。選択されているＯＴＰメモリセルｃ２１をプログラムするために、接地電圧（０Ｖ）が第２のビット線ＢＬ２および第２の反転ビット線ＢＬ２#invに与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられ、第２の電圧Ｖ２が第１のアイソレーション制御線ＩＧ１に与えられる。一実施形態において、プログラム電圧Ｖｐｐは、３．６Ｖと１１Ｖとの間の範囲内にある。その上、第２の電圧Ｖ２は選択電圧Ｖｄｄ以上であり、プログラム電圧Ｖｐｐの４分の３よりも小さい（すなわち、Ｖｄｄ≦Ｖ２＜３Ｖｐｐ／４）。
【０１７６】
メモリセルｃ１１、ｃ１２およびｃ２２は、選択されていないメモリセルである。これらの選択されていないメモリセルについて、第１の電圧Ｖ１が第１のビット線ＢＬ１および第１の反転ビット線ＢＬ１#invに与えられ、接地電圧（０Ｖ）が第３のアンチヒューズ制御線ＡＦ３、第４のアンチヒューズ制御線ＡＦ４および第２のアイソレーション制御線ＩＧ２に与えられる。一実施形態において、第１の電圧Ｖ１はほぼプログラム電圧Ｖｐｐである。
【０１７７】
再び図１３Ｂを参照されたい。メモリセルｃ２１が選択されているメモリセルであるため、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層および第２のアンチヒューズトランジスタＡ２のゲート酸化物層に印加される。その結果として、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。たとえば、図１３Ｂに示すようなメモリセルｃ２１において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されないが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊される。ゲート酸化物層の第２の部分（すなわち、より薄い部分）が破壊されるとき、これは、ゲート酸化物層が破壊されることを意味する。
【０１７８】
ＯＴＰメモリセルｃ１１、ｃ１２またはｃ２２が選択されているメモリセルである場合、プログラミングプロセスを実施するためのバイアス電圧は、メモリセルｃ２１に対するものと同様である。その詳細な説明は、本明細書においては冗長に記載しない。
【０１７９】
メモリセルｃ２１が完全にプログラムされた後、メモリセルｃ２１の２つの記憶回路の記憶状態を確認するために、１回の読み出し動作が実施される。図１３Ｃを参照されたい。選択されているメモリセルｃ２１の読み出しサイクル中、接地電圧（０Ｖ）が第２のビット線ＢＬ２および第２の反転ビット線ＢＬ２#invに与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられ、接地電圧（０Ｖ）が第１のアイソレーション制御線ＩＧ１に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０１８０】
選択されていないメモリセルｃ１１、ｃ１２およびｃ２２について、第１のビット線ＢＬ１および第１の反転ビット線ＢＬ１#invは浮遊状態にあり、接地電圧（０Ｖ）が第３のアンチヒューズ制御線ＡＦ３、第４のアンチヒューズ制御線ＡＦ４および第２のアイソレーション制御線ＩＧ２に与えられる。
【０１８１】
選択されているメモリセルｃ２１において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されていないが、第２のアンチヒューズトランジスタのゲート酸化物層は破壊されているため、第２のビット線ＢＬ２を通じて流れる第１の読み出し電流Ｉｒ１の値は小さく（すなわち、ほぼゼロであり）、第２の反転ビット線ＢＬ２#invを通じて流れる第２の読み出し電流Ｉｒ２の値はより大きい。第１の読み出し電流Ｉｒ１および第２の読み出し電流Ｉｒ２に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）が高抵抗値に対応する第２の記憶状態を有するものと確かめられ、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）が低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０１８２】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）および第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）の記憶状態に従って、１ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【０１８３】
その上、４つのメモリセルｃ１１〜ｃ２２のプログラム動作および読み出し動作が実施された後、ＰＵＦ技術の４ビットランダムコードが生成される。
【０１８４】
図１４Ａは、本発明の第５の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。図１４Ｂは、図１４Ａの、線ＡＡ’に沿ったアンチヒューズ型ワンタイムプログラミングメモリセルの概略断面図である。図１４Ｃは、本発明の第５の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。
【０１８５】
図１４Ａおよび図１４Ｂに示すように、ＯＴＰメモリセルｃ１は、Ｐウェル領域ＰＷ内に構築される。ゲート酸化物層５８０が、Ｐウェル領域ＰＷの上面を被覆する。開口を形成するためのエッチングプロセスの後、第１のドープ領域５１０、第２のドープ領域５２０、第３のドープ領域５３０、第４のドープ領域５４０、第５のドープ領域５５０、第６のドープ領域５６０および第７のドープ領域５７０が、Ｐウェル領域ＰＷの上面の下に形成される。この実施形態において、７つのドープ領域５１０、５２０、５３０、５４０、５５０、５６０および５７０はＮ型ドープ領域である。
【０１８６】
第１のゲート５１５がゲート酸化物層５８０上に形成され、第１のドープ領域５１０および第２のドープ領域５２０に架かる。その上、第１のゲート５１５は、メモリセルｃ１のワード線ＷＬと接続される。第２のゲート５２５がゲート酸化物層５８０上に形成され、第２のドープ領域５２０および第３のドープ領域５３０に架かる。その上、第２のゲート５２５は、スイッチ制御線ＳＷと接続される。第３のゲート５３５がゲート酸化物層５８０上に形成され、第３のドープ領域５３０および第４のドープ領域５４０に架かる。その上、第３のゲート５３５は、メモリセルｃ１の第１のアンチヒューズ制御線ＡＦ１と接続される。第４のゲート５４５がゲート酸化物層５８０上に形成され、第４のドープ領域５４０および第５のドープ領域５５０に架かる。その上、第４のゲート５４５は、メモリセルｃ１の第２のアンチヒューズ制御線ＡＦ２と接続される。第５のゲート５５５がゲート酸化物層５８０上に形成され、第５のドープ領域５５０および第６のドープ領域５６０に架かる。その上、第５のゲート５５５は、スイッチ制御線ＳＷと接続される。第６のゲート５６５がゲート酸化物層５８０上に形成され、第６のドープ領域５６０および第７のドープ領域５７０に架かる。その上、第６のドープ領域５６０は、メモリセルｃ１のワード線ＷＬと接続される。
【０１８７】
第１の金属層５７２が６つのゲート５１５、５２５、５３５、５４５、５５５および５６５の上に配置される。その上、第１の金属層５７２は、２つのビアを介して第１のドープ領域５１０および第７のドープ領域５７０と接続される。第１の金属層５７２は、メモリセルｃ１のビット線ＢＬとして使用される。その上、第１のゲート５１５および第６のゲート５６５が、第２の金属層５７４を通じて互いと接続される。その上、第２のゲート５２５および第５のゲート５５５が、第３の金属層５７６を通じて互いと接続される。
【０１８８】
図１４Ｃを参照されたい。第１のドープ領域５１０、第２のドープ領域５２０および第１のゲート５１５は協働して第１の選択トランジスタＳ１として形成される。第２のドープ領域５２０、第３のドープ領域５３０および第２のゲート５２５は協働して第１のスイッチトランジスタＷ１として形成される。第３のドープ領域５３０、第４のドープ領域５４０および第３のゲート５３５は協働して第１のアンチヒューズトランジスタＡ１として形成される。第４のドープ領域５４０、第５のドープ領域５５０および第４のゲート５４５は協働して第２のアンチヒューズトランジスタＡ２として形成される。第５のドープ領域５５０、第６のドープ領域５６０および第５のゲート５５５は協働して第２のスイッチトランジスタＷ２として形成される。第６のドープ領域５６０、第７のドープ領域５７０および第６のゲート５６５は協働して第２の選択トランジスタＳ２として形成される。
【０１８９】
第１の選択トランジスタＳ１のゲート端子は、ワード線ＷＬと接続されている。第１のスイッチトランジスタＷ１のゲート端子は、スイッチ制御線ＳＷと接続されている。第１のアンチヒューズトランジスタＡ１のゲート端子は、第１のアンチヒューズ制御線ＡＦ１と接続されている。第２のアンチヒューズトランジスタＡ２のゲート端子は、第２のアンチヒューズ制御線ＡＦ２と接続されている。第２のスイッチトランジスタＷ２のゲート端子は、スイッチ制御線ＳＷと接続されている。第２の選択トランジスタＳ２のゲート端子は、ワード線ＷＬと接続されている。
【０１９０】
第５の実施形態によれば、ＯＴＰメモリセルｃ１は、２つの記憶回路を備える。すなわち、第１のアンチヒューズトランジスタＡ１が第１の記憶回路であり、第２のアンチヒューズトランジスタＡ２が第２の記憶回路である。ＯＴＰメモリセルｃ１のプログラムサイクル中、高電圧ストレスが第１のアンチヒューズトランジスタＡ１と第２のアンチヒューズトランジスタＡ２の両方に印加される。この状況下で、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。その結果として、第１のアンチヒューズトランジスタＡ１または第２のアンチヒューズトランジスタＡ２の記憶状態が変更される。読み出しサイクル中、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２の記憶状態が順次読み出され、第１のアンチヒューズトランジスタＡ１の記憶状態が、ＰＵＦ技術のランダムコードとして使用される。
【０１９１】
図１５Ａ〜図１５Ｃは、本発明の第５の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。
【０１９２】
図１５Ａを参照されたい。ＯＴＰメモリセルをプログラムするために、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、第２の電圧Ｖ２がスイッチ制御線ＳＷに与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、選択電圧Ｖｄｄは０．７５Ｖと３．６Ｖとの間の範囲内にあり、プログラム電圧Ｖｐｐは３．６Ｖと１１Ｖとの間の範囲内にあり、第２の電圧Ｖ２は選択電圧Ｖｄｄ以上であり、プログラム電圧Ｖｐｐの４分の３よりも小さい（すなわち、Ｖｄｄ≦Ｖ２＜３Ｖｐｐ／４）。
【０１９３】
選択電圧Ｖｄｄがワード線ＷＬに与えられ、第２の電圧Ｖ２がスイッチ制御線ＳＷに与えられ、接地電圧がビット線ＢＬに与えられると、第１の選択トランジスタＳ１、第２の選択トランジスタＳ２、第１のスイッチトランジスタＷ１および第２のスイッチトランジスタＷ２がオンになる。その結果として、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層および第２のアンチヒューズトランジスタＡ２のゲート酸化物層に印加される。プログラム電圧Ｖｐｐはゲート酸化物層の耐電圧範囲を超えるため、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。
【０１９４】
ＯＴＰメモリセルｃ１の製造上のばらつきに起因して、プログラム中にいずれのアンチヒューズトランジスタのゲート酸化物層が破壊されているかを認識することはできない。その結果として、ＯＴＰメモリセルｃ１は、ＰＵＦ技術を利用することができる。図１５ＡのＯＴＰメモリセルｃ１を一例として取り上げる。プログラムサイクル中、第１のアンチヒューズトランジスタＡ１のゲート酸化物層が破壊されるが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されない。
【０１９５】
ＯＴＰメモリセルｃ１がプログラムされた後、２つの記憶回路の記憶状態を判定するために、２回の読み出し動作が実施される。図１５Ｂを参照されたい。第１の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、第２の電圧Ｖ２がスイッチ制御線ＳＷに与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１に与えられ、接地電圧（０Ｖ）が第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０１９６】
第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されているため、ビット線ＢＬを通じて流れる第１の読み出し電流Ｉｒ１の値はより大きい。第１の読み出し電流Ｉｒ１に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）は、低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０１９７】
図１５Ｃを参照されたい。第２の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、第２の電圧Ｖ２がスイッチ制御線ＳＷに与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１に与えられ、読み出し電圧Ｖｒが第２のアンチヒューズ制御線ＡＦ２に与えられる。
【０１９８】
第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されていないため、ビット線ＢＬを通じて流れる第２の読み出し電流Ｉｒ２の値は小さい（すなわち、ほぼゼロである）。第２の読み出し電流Ｉｒ２に従って、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【０１９９】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）および第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）の記憶状態に従って、１ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【０２００】
上記の説明から、２つの記憶回路の記憶状態を確認し、１ビットのランダムコードを決定するために、２回の読み出し動作が実施される。しかしながら、記憶状態は互いに相補的であるため、１つのみの記憶回路の記憶状態を読み出すことによって、１ビットのランダムコードを決定することができる。
【０２０１】
図１６Ａは、本発明の第５の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。
【０２０２】
図１６Ａに示すように、メモリアレイは、２×２アレイになったＯＴＰメモリセルｃ１１〜ｃ２２を備える。ＯＴＰメモリセルｃ１１〜ｃ２２の各々の構造は、図１５Ａに示すようなＯＴＰメモリセルの構造と同様である。この実施形態において、ＯＴＰメモリセルｃ１１〜ｃ２２の各々は、第１の選択トランジスタＳ１と、第２の選択トランジスタＳ２と、第１のアンチヒューズトランジスタＡ１と、第２のアンチヒューズトランジスタＡ２と、第１のスイッチトランジスタＷ１と、第２のスイッチトランジスタＷ２とを備える。
【０２０３】
図１６Ｂ〜図１６Ｄは、本発明の第５の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す図である。たとえば、ＯＴＰメモリセルｃ１１が、選択されているメモリセルである。
【０２０４】
図１６Ｂを参照されたい。選択されているＯＴＰメモリセルｃ１１をプログラムするために、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、第２の電圧Ｖ２が第１のスイッチ制御線ＳＷ１に与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、選択電圧Ｖｄｄは０．７５Ｖと３．６Ｖとの間の範囲内にあり、プログラム電圧Ｖｐｐは３．６Ｖと１１Ｖとの間の範囲内にあり、第２の電圧Ｖ２は選択電圧Ｖｄｄ以上であり、プログラム電圧Ｖｐｐの４分の３よりも小さい（すなわち、Ｖｄｄ≦Ｖ２＜３Ｖｐｐ／４）。
【０２０５】
メモリセルｃ１２、ｃ２１およびｃ２２は、選択されていないメモリセルである。これらの選択されていないメモリセルについて、第１の電圧Ｖ１が第２のビット線ＢＬ２に与えられ、接地電圧（０Ｖ）が第２のワード線ＷＬ２および第２のスイッチ制御線ＳＷ２に与えられ、接地電圧（０Ｖ）が第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、第１の電圧Ｖ１は選択電圧Ｖｄｄ以上であり、第１の電圧Ｖ１は、プログラム電圧Ｖｐｐの半分よりも小さい（すなわち、Ｖｄｄ≦Ｖ１＜Ｖｐｐ／２）。
【０２０６】
再び図１６Ｂを参照されたい。メモリセルｃ１１が選択されているメモリセルであるため、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層および第２のアンチヒューズトランジスタＡ２のゲート酸化物層に印加される。その結果として、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。たとえば、図１６Ｂに示すようなメモリセルｃ１１において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されるが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されない。
【０２０７】
ＯＴＰメモリセルｃ１２、ｃ２１またはｃ２２が選択されているメモリセルである場合、プログラミングプロセスを実施するためのバイアス電圧は、メモリセルｃ１１に対するものと同様である。その詳細な説明は、本明細書においては冗長に記載しない。
【０２０８】
選択されているメモリセルｃ１１がプログラムされた後、選択されているメモリセルｃ１１の２つの記憶回路の記憶状態を判定するために、２回の読み出し動作が実施される。図１６Ｃを参照されたい。選択されているメモリセルｃ１１の第１の読み出しサイクル中、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、第２の電圧Ｖ２が第１のスイッチ制御線ＳＷ１に与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１に与えられ、接地電圧（０Ｖ）が第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０２０９】
選択されていないメモリセルｃ１２、ｃ２１およびｃ２２について、第２のビット線ＢＬ２は浮遊状態にあり、接地電圧（０Ｖ）が第２のワード線ＷＬ２および第２のスイッチ制御線ＳＷ２に与えられ、接地電圧（０Ｖ）が第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。
【０２１０】
選択されているメモリセルｃ１１において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されているため、第１のビット線ＢＬ１を通じて流れる第１の読み出し電流Ｉｒ１の値はより大きい。第１の読み出し電流Ｉｒ１に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）は、低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０２１１】
図１６Ｄを参照されたい。選択されているメモリセルｃ１１の第２の読み出しサイクル中、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、第２の電圧Ｖ２が第１のスイッチ制御線ＳＷ１に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１に与えられ、読み出し電圧Ｖｒが第２のアンチヒューズ制御線ＡＦ２に与えられる。
【０２１２】
選択されていないメモリセルｃ１２、ｃ２１およびｃ２２について、第２のビット線ＢＬ２は浮遊状態にあり、接地電圧（０Ｖ）が第２のワード線ＷＬ２および第２のスイッチ制御線ＳＷ２に与えられ、接地電圧（０Ｖ）が第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。
【０２１３】
選択されているメモリセルｃ１１において、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されていないため、第１のビット線ＢＬ１を通じて流れる第２の読み出し電流Ｉｒ２の値は小さい（すなわち、ほぼゼロである）。第２の読み出し電流Ｉｒ２に従って、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【０２１４】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）および第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）の記憶状態に従って、１ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【０２１５】
上記の説明から、２つの記憶回路の記憶状態を確認し、１ビットのランダムコードを決定するために、２回の読み出し動作が実施される。しかしながら、記憶状態は互いに相補的であるため、１つのみの記憶回路の記憶状態を読み出すことによって、１ビットのランダムコードを決定することができる。
【０２１６】
その上、４つのメモリセルｃ１１〜ｃ２２のプログラム動作および読み出し動作が実施された後、ＰＵＦ技術の４ビットランダムコードが生成される。
【０２１７】
図１７Ａは、本発明の第６の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。図１７Ｂは、本発明の第６の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。第５の実施形態と比較して、この実施形態のＯＴＰメモリセルは、差動メモリセルである。
【０２１８】
図１７Ａに示すように、ＯＴＰメモリセルｃ１は、第１のドープ領域６１０と、第２のドープ領域６２０と、第３のドープ領域６３０と、第４のドープ領域６４０と、第５のドープ領域６５０と、第６のドープ領域６６０と、第６のドープ領域６７０と、第８のドープ領域６８０とを備える。第１のゲート６１５がゲート酸化物層（図示せず）上に形成され、第１のドープ領域６１０および第２のドープ領域６２０に架かる。その上、第１のゲート６１５は、メモリセルｃ１のワード線ＷＬと接続される。第２のゲート６２５がゲート酸化物層上に形成され、第２のドープ領域６２０および第３のドープ領域６３０に架かる。その上、第２のゲート６２５は、メモリセルｃ１のスイッチ制御線ＳＷと接続される。第３のゲート６３５がゲート酸化物層上に形成され、第３のドープ領域６３０および第４のドープ領域６４０に架かる。その上、第３のゲート６３５は、メモリセルｃ１の第１のアンチヒューズ制御線ＡＦ１と接続される。第４のゲート６４５がゲート酸化物層上に形成され、第４のドープ領域６４０および第４のドープ領域６５０に架かる。その上、第４のゲート６４５は、メモリセルｃ１のアイソレーション制御線ＩＧと接続される。第５のゲート６５５がゲート酸化物層上に形成され、第５のドープ領域６５０および第６のドープ領域６６０に架かる。その上、第５のゲート６５５は、メモリセルｃ１の第２のアンチヒューズ制御線ＡＦ２と接続される。第６のゲート６６５がゲート酸化物層上に形成され、第６のドープ領域６６０および第７のドープ領域６７０に架かる。その上、第６のゲート６６５は、メモリセルｃ１のスイッチ制御線ＳＷと接続される。第７のゲート６７５がゲート酸化物層上に形成され、第７のドープ領域６７０および第８のドープ領域６８０に架かる。その上、第７のゲート６７５は、メモリセルｃ１のワード線ＷＬと接続される。
【０２１９】
第１の金属層６９２が、ビアを通じて第１のドープ領域６１０と接続される。その上、第１の金属層６９２は、メモリセルｃ１のビット線ＢＬとして使用される。第２の金属層６９４が、別のビアを通じて第８のドープ領域６８０と接続される。その上、第２の金属層６９４は、反転ビット線ＢＬ#invとして使用される。第１のゲート６１５および第５のゲート６７５Ａが、第３の金属層６９６を通じて互いと接続される。第２のゲート６２５および第６のゲート６６５が、第４の金属層６９８を通じて互いと接続される。
【０２２０】
図１７Ｂを参照されたい。第１のドープ領域６１０、第２のドープ領域６２０および第１のゲート６２５は協働して第１の選択トランジスタＳ１として形成される。第２のドープ領域６２０、第３のドープ領域６３０および第２のゲート６２５は協働して第１のスイッチトランジスタＷ１として形成される。第３のドープ領域６３０、第４のドープ領域６４０および第３のゲート６３５は協働して第１のアンチヒューズトランジスタＡ１として形成される。第４のドープ領域６４０、第５のドープ領域６５０および第４のゲート６４５は協働してアイソレーショントランジスタＯとして形成される。第５のドープ領域６５０、第６のドープ領域６６０および第５のゲート６５５は協働して第２のアンチヒューズトランジスタＡ２として形成される。第６のドープ領域６６０、第７のドープ領域６７０および第６のゲート６６５は協働して第２のスイッチトランジスタＷ２として形成される。第７のドープ領域６７０、第８のドープ領域６８０および第７のゲート６７５は協働して第２の選択トランジスタＳ２として形成される。
【０２２１】
第１の選択トランジスタＳ１のゲート端子は、ワード線ＷＬと接続されている。第１のスイッチトランジスタＷ１のゲート端子は、スイッチ制御線ＳＷと接続されている。第１のアンチヒューズトランジスタＡ１のゲート端子は、第１のアンチヒューズ制御線ＡＦ１と接続されている。アイソレーショントランジスタＯのゲート端子は、アイソレーション制御線ＩＧと接続されている。第２のアンチヒューズトランジスタＡ２のゲート端子は、第２のアンチヒューズ制御線ＡＦ２と接続されている。第２のスイッチトランジスタＷ２のゲート端子は、スイッチ制御線ＳＷと接続されている。第２の選択トランジスタＳ２のゲート端子は、ワード線ＷＬと接続されている。
【０２２２】
第６の実施形態によれば、ＯＴＰメモリセルｃ１は、２つの記憶回路を備える。すなわち、第１のアンチヒューズトランジスタＡ１が第１の記憶回路であり、第２のアンチヒューズトランジスタＡ２が第２の記憶回路である。ＯＴＰメモリセルｃ１のプログラムサイクル中、高電圧ストレスが第１のアンチヒューズトランジスタＡ１と第２のアンチヒューズトランジスタＡ２の両方に印加される。この状況下で、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。その結果として、第１のアンチヒューズトランジスタＡ１または第２のアンチヒューズトランジスタＡ２の記憶状態が変更される。読み出しサイクル中、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２の記憶状態が直に読み出され、その記憶状態が、ＰＵＦ技術のランダムコードとして使用される。
【０２２３】
図１８Ａ〜図１８Ｂは、本発明の第６の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す。
【０２２４】
図１８Ａを参照されたい。選択されているＯＴＰメモリセルｃ１をプログラムするために、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬ#invに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられ、第２の電圧Ｖ２がスイッチ制御線ＳＷに与えられ、第３の電圧Ｖ３がアイソレーション線ＩＧに与えられる。一実施形態において、選択電圧Ｖｄｄは０．７５Ｖと３．６Ｖとの間の範囲内にあり、プログラム電圧Ｖｐｐは３．６Ｖと１１Ｖとの間の範囲内にある。その上、第２の電圧Ｖ２は選択電圧Ｖｄｄ以上であり、プログラム電圧Ｖｐｐの４分の３よりも小さく（すなわち、Ｖｄｄ≦Ｖ２＜３Ｖｐｐ／４）、第３の電圧Ｖ３は選択電圧Ｖｄｄ以上であり、プログラム電圧Ｖｐｐの４分の３よりも小さい（すなわち、Ｖｄｄ≦Ｖ３＜３Ｖｐｐ／４）。
【０２２５】
選択電圧Ｖｄｄがワード線ＷＬに与えられ、第２の電圧Ｖ２がスイッチ制御線ＳＷに与えられ、第３の電圧Ｖ３がアイソレーション線ＩＧに与えられ、接地電圧がビット線ＢＬおよび反転ビット線ＢＬ#invに与えられると、第１の選択トランジスタＳ１、第２の選択トランジスタＳ２、第１のスイッチトランジスタＷ１、第２のスイッチトランジスタＷ２およびアイソレーショントランジスタＯがオンになる。その結果として、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層および第２のアンチヒューズトランジスタＡ２のゲート酸化物層に印加される。プログラム電圧Ｖｐｐはゲート酸化物層の耐電圧範囲を超えるため、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。
【０２２６】
ＯＴＰメモリセルｃ１の製造上のばらつきに起因して、プログラム中にいずれのアンチヒューズトランジスタのゲート酸化物層が破壊されているかを認識することはできない。その結果として、ＯＴＰメモリセルｃ１は、ＰＵＦ技術を利用することができる。図１８ＡのＯＴＰメモリセルｃ１を一例として取り上げる。プログラムサイクル中、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されないが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊される。
【０２２７】
ＯＴＰメモリセルｃ１がプログラムされた後、２つの記憶回路の記憶状態を判定するために、１回の読み出し動作が実施される。図１８Ｂを参照されたい。第１の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬ#invに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、第２の電圧Ｖ２がスイッチ制御線ＳＷに与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられ、接地電圧（０Ｖ）がアイソレーション制御線ＩＧに与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０２２８】
第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されていないが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されているため、ビット線ＢＬを通じて流れる第１の読み出し電流Ｉｒ１の値は小さく（すなわち、ほぼゼロであり）、反転ビット線ＢＬ#invを通じて流れる第２の読み出し電流Ｉｒ２の値はより大きい。第１の読み出し電流Ｉｒ１および第２の読み出し電流Ｉｒ２に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）が高抵抗値に対応する第２の記憶状態を有するものと確かめられ、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）が低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０２２９】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）および第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）の記憶状態に従って、１ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【０２３０】
代替的に、差動検出動作を使用することによって、１ビットのランダムコードが決定されてもよい。たとえば、第１の読み出し電流Ｉｒ１が第２の読み出し電流Ｉｒ２よりも大きい場合、ＯＴＰメモリセルｃ１は第１の記憶状態として定義され、第１の読み出し電流Ｉｒ１が第２の読み出し電流Ｉｒ２よりも小さい場合、ＯＴＰメモリセルｃ１は第２の記憶状態として定義される。
【０２３１】
図１９Ａは、本発明の第６の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。
【０２３２】
図１９Ａに示すように、メモリアレイは、２×２アレイになったＯＴＰメモリセルｃ１１〜ｃ２２を備える。ＯＴＰメモリセルｃ１１〜ｃ２２の各々の構造は、図１７Ａに示すようなＯＴＰメモリセルの構造と同様である。この実施形態において、ＯＴＰメモリセルｃ１１〜ｃ２２の各々は、第１の選択トランジスタＳ１と、第２の選択トランジスタＳ２と、第１のアンチヒューズトランジスタＡ１と、第２のアンチヒューズトランジスタＡ２と、第１のスイッチトランジスタＷ１と、第２のスイッチトランジスタＷ２と、アイソレーショントランジスタＯとを備える。
【０２３３】
図１９Ｂ〜図１９Ｃは、本発明の第６の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す。たとえば、ＯＴＰメモリセルｃ１２が、選択されているメモリセルである。
【０２３４】
図１９Ｂを参照されたい。選択されているＯＴＰメモリセルｃ１２をプログラムするために、接地電圧（０Ｖ）が第１のビット線ＢＬ１および第１の反転ビット線ＢＬ１#invに与えられ、選択電圧Ｖｄｄが第２のワード線ＷＬ２に与えられ、第２の電圧Ｖ２が第２のスイッチ制御線ＳＷ２に与えられ、プログラム電圧Ｖｐｐが第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられ、第３の電圧Ｖ３が第２のアイソレーション制御線ＩＧ２に与えられる。一実施形態において、選択電圧Ｖｄｄは０．７５Ｖ〜３．６Ｖの間の範囲内にあり、プログラム電圧Ｖｐｐは３．６Ｖと１１Ｖとの間の範囲内にある。その上、第２の電圧Ｖ２は選択電圧Ｖｄｄ以上であり、プログラム電圧Ｖｐｐの４分の３よりも小さく（すなわち、Ｖｄｄ≦Ｖ２＜３Ｖｐｐ／４）、第３の電圧Ｖ３は選択電圧Ｖｄｄ以上であり、プログラム電圧Ｖｐｐの４分の３よりも小さい（すなわち、Ｖｄｄ≦Ｖ３＜３Ｖｐｐ／４）。
【０２３５】
メモリセルｃ１１、ｃ２１およびｃ２２は、選択されていないメモリセルである。これらの選択されていないメモリセルについて、第１の電圧Ｖ１が第２のビット線ＢＬ２および第２の反転ビット線ＢＬ２#invに与えられ、接地電圧（０Ｖ）が第１のアイソレーション制御線ＩＧ１、第１のワード線ＷＬ１および第１のスイッチ制御線ＳＷ１に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、第１の電圧Ｖ１は選択電圧Ｖｄｄ以上であり、第１の電圧Ｖ１は、プログラム電圧Ｖｐｐの半分よりも小さい（すなわち、Ｖｄｄ≦Ｖ１＜Ｖｐｐ／２）。
【０２３６】
再び図１９Ｂを参照されたい。メモリセルｃ１２が選択されているメモリセルであるため、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層および第２のアンチヒューズトランジスタＡ２のゲート酸化物層に印加される。その結果として、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。たとえば、図１９Ｂに示すようなメモリセルｃ１２において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されないが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊される。
【０２３７】
ＯＴＰメモリセルｃ１１、ｃ２１またはｃ２２が選択されているメモリセルである場合、プログラミングプロセスを実施するためのバイアス電圧は、メモリセルｃ１２に対するものと同様である。その詳細な説明は、本明細書においては冗長に記載しない。
【０２３８】
メモリセルｃ１２が完全にプログラムされた後、メモリセルｃ１２の２つの記憶回路の記憶状態を確認するために、１回の読み出し動作が実施される。図１９Ｃを参照されたい。選択されているメモリセルｃ１２の読み出しサイクル中、接地電圧（０Ｖ）が第１のビット線ＢＬ１および第１の反転ビット線ＢＬ１#invに与えられ、選択電圧Ｖｄｄが第２のワード線ＷＬ２に与えられ、第２の電圧Ｖ２が第２のスイッチ制御線ＳＷ２に与えられ、接地電圧（０Ｖ）が第２のアイソレーション制御線ＩＧ１に与えられ、読み出し電圧Ｖｒが第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０２３９】
選択されていないメモリセルｃ１１、ｃ２１およびｃ２２について、第２のビット線ＢＬ２および第２の反転ビット線ＢＬ２#invは浮遊状態にあり、接地電圧（０Ｖ）が第２のワード線ＷＬ２および第２のスイッチ制御線ＳＷ２に与えられ、接地電圧（０Ｖ）が第１のアイソレーション制御線ＩＧ１、第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。
【０２４０】
選択されているメモリセルｃ１２において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されていないが、第２のアンチヒューズトランジスタのゲート酸化物層は破壊されているため、第２のビット線ＢＬ２を通じて流れる第１の読み出し電流Ｉｒ１の値は小さく（すなわち、ほぼゼロであり）、第２の反転ビット線ＢＬ２#invを通じて流れる第２の読み出し電流Ｉｒ２の値はより大きい。第１の読み出し電流Ｉｒ１および第２の読み出し電流Ｉｒ２に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）が高抵抗値に対応する第２の記憶状態を有するものと確かめられ、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）が低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０２４１】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）および第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）の記憶状態に従って、１ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【０２４２】
その上、４つのメモリセルｃ１１〜ｃ２２のプログラム動作および読み出し動作が実施された後、ＰＵＦ技術の４ビットランダムコードが生成される。
【０２４３】
図２０Ａは、本発明の第７の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。図２０Ｂは、図２０Ａの、線ＡＡ’に沿ったアンチヒューズ型ワンタイムプログラミングメモリセルの概略断面図である。図２０Ｃは、本発明の第７の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。
【０２４４】
図２０Ａおよび図２０Ｂに示すように、ＯＴＰメモリセルｃ１は、Ｐウェル領域ＰＷ内に構築される。ゲート酸化物層７３０が、Ｐウェル領域ＰＷの上面を被覆する。開口を形成するためのエッチングプロセスの後、第１のドープ領域７１０および第２のドープ領域７２０が、Ｐウェル領域ＰＷの上面の下に形成される。この実施形態において、第１のドープ領域７１０および第２のドープ領域７２０はＮ型ドープ領域である。この実施形態において、ＯＴＰメモリセルｃ１は、Ｐウェル領域ＰＷ内に構築される。なお、本発明の教示を保持しながら、多数の修正および変更を行うことができる。たとえば、別の実施形態において、ＯＴＰメモリセルｃ１はＮウェル領域ＰＷ内に構築され、２つのドープ領域はＰ型ドープ領域である。
【０２４５】
第１のゲート７１５がゲート酸化物層７３０上に形成され、第１のドープ領域７１０および第２のドープ領域７２０に架かる。その上、第１のゲート７１５は、メモリセルｃ１のワード線ＷＬと接続される。第２のゲート７２５がゲート酸化物層７３０上に形成され、第２のドープ領域７２０の上に配置される。その上、第２のゲート７２５は、メモリセルｃ１の第１のアンチヒューズ制御線ＡＦ１と接続される。第３のゲート７３５がゲート酸化物層７３０上に形成され、第２のドープ領域７２０の上に配置される。その上、第３のゲート７３５は、メモリセルｃ１の第２のアンチヒューズ制御線ＡＦ２と接続される。この実施形態において、３つのゲート７１５、７２５および７３５はポリシリコンゲートまたは金属ゲートである。
【０２４６】
その上、第１の金属層７４０が、ビアを通じて第１のドープ領域７１０と接続される。第１の金属層７４０は、メモリセルｃ１のビット線ＢＬとして使用される。
【０２４７】
図２０Ｃを参照されたい。第１のドープ領域７１０、第２のドープ領域７２０および第１のゲート７１５は協働して選択トランジスタＳとして形成される。第２のドープ領域７２０および第２のゲート７２５は協働して第１のアンチヒューズトランジスタＡ１として形成される。第２のドープ領域７２０および第３のゲート７３５は協働して第２のアンチヒューズトランジスタＡ２として形成される。第１のアンチヒューズトランジスタＡ１のドレイン端子およびソース端子は互いに接続されている。第２のアンチヒューズトランジスタＡ２のドレイン端子およびソース端子は互いに接続されている。ソース端子およびドレイン端子が互いに接続されているため、第１のアンチヒューズトランジスタＡ１はキャパシタと考えることができる。同じく、第２のアンチヒューズトランジスタＡ２は別のキャパシタと考えることができる。
【０２４８】
選択トランジスタＳの第１のドレイン／ソース端子は、ビット線ＢＬと接続されている。選択トランジスタＳのゲート端子は、ワード線ＷＬと接続されている。第１のアンチヒューズトランジスタＡ１の第１のドレイン／ソース端子および第２のドレイン／ソース端子は選択トランジスタＳの第２のドレイン／ソース端子と接続されている。第１のアンチヒューズトランジスタＡ１のゲート端子は、第１のアンチヒューズ制御線ＡＦ１と接続されている。第２のアンチヒューズトランジスタＡ２の第１のドレイン／ソース端子および第２のドレイン／ソース端子は選択トランジスタＳの第２のドレイン／ソース端子と接続されている。第２のアンチヒューズトランジスタＡ２のゲート端子は、第２のアンチヒューズ制御線ＡＦ２と接続されている。
【０２４９】
第７の実施形態によれば、ＯＴＰメモリセルｃ１は、２つの記憶回路を備える。すなわち、第１のアンチヒューズトランジスタＡ１が第１の記憶回路であり、第２のアンチヒューズトランジスタＡ２が第２の記憶回路である。ＯＴＰメモリセルｃ１のプログラムサイクル中、高電圧ストレスが第１のアンチヒューズトランジスタＡ１と第２のアンチヒューズトランジスタＡ２の両方に印加される。この状況下で、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。その結果として、第１のアンチヒューズトランジスタＡ１または第２のアンチヒューズトランジスタＡ２の記憶状態が変更される。読み出しサイクル中、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２の記憶状態が順次読み出され、第１のアンチヒューズトランジスタＡ１の記憶状態が、ＰＵＦ技術のランダムコードとして使用される。
【０２５０】
図２１Ａ〜図２１Ｃは、本発明の第７の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す。
【０２５１】
図２１Ａを参照されたい。ＯＴＰメモリセルをプログラムするために、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、選択電圧Ｖｄｄは０．７５Ｖと２／３Ｖｐｐとの間の範囲内にあり、プログラム電圧Ｖｐｐは３．６Ｖと１１Ｖとの間の範囲内にある。
【０２５２】
選択電圧Ｖｄｄがワード線ＷＬに与えられ、接地電圧がビット線ＢＬに与えられると、選択トランジスタＳはオンにされる。その結果として、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層および第２のアンチヒューズトランジスタＡ２のゲート酸化物層に印加される。プログラム電圧Ｖｐｐはゲート酸化物層の耐電圧範囲を超えるため、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。
【０２５３】
ＯＴＰメモリセルｃ１の製造上のばらつきに起因して、プログラム中にいずれのアンチヒューズトランジスタのゲート酸化物層が破壊されているかを認識することはできない。その結果として、ＯＴＰメモリセルｃ１は、ＰＵＦ技術を利用することができる。図２１ＡのＯＴＰメモリセルｃ１を一例として取り上げる。プログラムサイクル中、第１のアンチヒューズトランジスタＡ１のゲート酸化物層が破壊されるが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されない。
【０２５４】
ＯＴＰメモリセルｃ１がプログラムされた後、２つの記憶回路の記憶状態を判定するために、２回の読み出し動作が実施される。図２１Ｂを参照されたい。第１の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１に与えられ、接地電圧（０Ｖ）が第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０２５５】
第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されているため、ビット線ＢＬを通じて流れる第１の読み出し電流Ｉｒ１の値はより大きい。第１の読み出し電流Ｉｒ１に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）は、低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０２５６】
図２１Ｃを参照されたい。第２の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１に与えられ、読み出し電圧Ｖｒが第２のアンチヒューズ制御線ＡＦ２に与えられる。
【０２５７】
第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されていないため、ビット線ＢＬを通じて流れる第２の読み出し電流Ｉｒ２の値は小さい（すなわち、ほぼゼロである）。第２の読み出し電流Ｉｒ２に従って、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【０２５８】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）および第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）の記憶状態に従って、１ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【０２５９】
上記の説明から、２つの記憶回路の記憶状態を確認し、１ビットのランダムコードを決定するために、２回の読み出し動作が実施される。しかしながら、記憶状態は互いに相補的であるため、１つのみの記憶回路の記憶状態を読み出すことによって、１ビットのランダムコードを決定することができる。
【０２６０】
図２２Ａは、本発明の第７の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。図２２Ａに示すように、メモリアレイは、２×２アレイになったＯＴＰメモリセルｃ１１〜ｃ２２を備える。ＯＴＰメモリセルｃ１１〜ｃ２２の各々の構造は、図２０Ａに示すようなＯＴＰメモリセルの構造と同様である。この実施形態において、ＯＴＰメモリセルｃ１１〜ｃ２２の各々は、選択トランジスタＳと、第１のアンチヒューズトランジスタＡ１と、第２のアンチヒューズトランジスタＡ２とを備える。
【０２６１】
図２２Ｂ〜図２２Ｄは、本発明の第７の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す。たとえば、ＯＴＰメモリセルｃ２１が、選択されているメモリセルである。
【０２６２】
図２２Ｂを参照されたい。選択されているＯＴＰメモリセルｃ２１をプログラムするために、接地電圧（０Ｖ）が第２のビット線ＢＬ２に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、選択電圧Ｖｄｄは０．７５Ｖと２／３Ｖｐｐとの間の範囲内にあり、プログラム電圧Ｖｐｐは３．６Ｖと１１Ｖとの間の範囲内にある。
【０２６３】
メモリセルｃ１１、ｃ１２およびｃ２２は、選択されていないメモリセルである。これらの選択されていないメモリセルについて、第１の電圧Ｖ１が第１のビット線ＢＬ１に与えられ、接地電圧（０Ｖ）が第２のワード線ＷＬ２に与えられ、接地電圧（０Ｖ）が第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、第１の電圧Ｖ１は選択電圧Ｖｄｄ以上であり、第１の電圧Ｖ１は、プログラム電圧Ｖｐｐの半分よりも小さい（すなわち、Ｖｄｄ≦Ｖ１＜Ｖｐｐ／２）。
【０２６４】
再び図２２Ｂを参照されたい。メモリセルｃ２１が選択されているメモリセルであるため、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層および第２のアンチヒューズトランジスタＡ２のゲート酸化物層に印加される。その結果として、第１のアンチヒューズトランジスタＡ１および第２のアンチヒューズトランジスタＡ２のうちの一方のゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。たとえば、図２２Ｂに示すようなメモリセルｃ２１において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されないが、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊される。
【０２６５】
ＯＴＰメモリセルｃ１１、ｃ１２またはｃ２２が選択されているメモリセルである場合、プログラミングプロセスを実施するためのバイアス電圧は、メモリセルｃ２１に対するものと同様である。その詳細な説明は、本明細書においては冗長に記載しない。
【０２６６】
選択されているメモリセルｃ２１がプログラムされた後、選択されているメモリセルｃ２１の２つの記憶回路の記憶状態を判定するために、２回の読み出し動作が実施される。図２２Ｃを参照されたい。選択されているメモリセルｃ２１の第１の読み出しサイクル中、接地電圧（０Ｖ）が第２のビット線ＢＬ２に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１に与えられ、接地電圧（０Ｖ）が第２のアンチヒューズ制御線ＡＦ２に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０２６７】
選択されていないメモリセルｃ１１、ｃ１２およびｃ２２について、第１のビット線ＢＬ１は浮遊状態にあり、接地電圧（０Ｖ）が第２のワード線ＷＬ２に与えられ、接地電圧（０Ｖ）が第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。
【０２６８】
選択されているメモリセルｃ２１において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されていないため、第１のビット線ＢＬ１を通じて流れる第１の読み出し電流Ｉｒ１の値は小さい（すなわち、ほぼゼロである）。第１の読み出し電流Ｉｒ１に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【０２６９】
図２２Ｄを参照されたい。選択されているメモリセルｃ２１の第２の読み出しサイクル中、接地電圧（０Ｖ）が第２のビット線ＢＬ２に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１に与えられ、読み出し電圧Ｖｒが第２のアンチヒューズ制御線ＡＦ２に与えられる。
【０２７０】
選択されていないメモリセルｃ１１、ｃ１２およびｃ２２について、第１のビット線ＢＬ１は浮遊状態にあり、接地電圧（０Ｖ）が第２のワード線ＷＬ２に与えられ、接地電圧（０Ｖ）が第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。
【０２７１】
選択されているメモリセルｃ２１において、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されているため、第１のビット線ＢＬ１を通じて流れる第２の読み出し電流Ｉｒ２の値はより大きい。第２の読み出し電流Ｉｒ２に従って、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）は、低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０２７２】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）および第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）の記憶状態に従って、１ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【０２７３】
上記の説明から、２つの記憶回路の記憶状態を確認し、１ビットのランダムコードを決定するために、２回の読み出し動作が実施される。しかしながら、記憶状態は互いに相補的であるため、１つのみの記憶回路の記憶状態を読み出すことによって、１ビットのランダムコードを決定することができる。
【０２７４】
その上、４つのメモリセルｃ１１〜ｃ２２のプログラム動作および読み出し動作が実施された後、ＰＵＦ技術の４ビットランダムコードが生成される。
【０２７５】
図２３Ａは、本発明の第８の実施形態によるワンタイムプログラミングメモリセルの概略上面図である。図２３Ｂは、本発明の第８の実施形態によるワンタイムプログラミングメモリセルの等価回路図である。
【０２７６】
図２３Ａに示すように、ＯＴＰメモリセルｃ１は、Ｐウェル領域ＰＷ内に構築される。ゲート酸化物層（図示せず）が、Ｐウェル領域ＰＷの上面を被覆する。第１のドープ領域８１０、第２のドープ領域８２０および第３のドープ領域８３０が、Ｐウェル領域ＰＷの上面の下に形成される。第１のゲート８１２がゲート酸化物層上に形成され、第１のドープ領域８１０および第２のドープ領域８２０に架かる。その上、第１のゲート８１２は、メモリセルｃ１のワード線ＷＬと接続される。第２のゲート８１４がゲート酸化物層上に形成され、第２のドープ領域８２０の上に配置される。その上、第２のゲート８１４は、メモリセルｃ１の第１のアンチヒューズ制御線ＡＦ１と接続される。第３のゲート８１６がゲート酸化物層上に形成され、第２のドープ領域８２０の上に配置される。その上、第３のゲート８１６は、メモリセルｃ１の第２のアンチヒューズ制御線ＡＦ２と接続される。第４のゲート８２２がゲート酸化物層上に形成され、第２のドープ領域８２０の上に配置される。その上、第４のゲート８２２は、メモリセルｃ１の第３のアンチヒューズ制御線ＡＦ３と接続される。第５のゲート８２４がゲート酸化物層上に形成され、第２のドープ領域８２０の上に配置される。その上、第５のゲート８２４は、メモリセルｃ１の第４のアンチヒューズ制御線ＡＦ４と接続される。第６のゲート８２６がゲート酸化物層上に形成され、第２のドープ領域８２０および第３のドープ領域８３０に架かる。第６のゲート８２６は、メモリセルｃ１のワード線ＷＬと接続される。
【０２７７】
その上、第１の金属層８４０が、２つのビアを介して第１のドープ領域８１０および第３のドープ領域８３０と接続される。第１の金属層８４０は、メモリセルｃ１のビット線ＢＬとして使用される。その上、第１のゲート８１２および第６のゲート８２６が、第２の金属層８４２を通じて互いと接続される。
【０２７８】
図２３Ｂを参照されたい。第１のドープ領域８１０、第２のドープ領域８２０および第１のゲート８１２は協働して第１の選択トランジスタＳ１として形成される。第２のドープ領域８２０、第３のドープ領域８３０および第６のゲート８２６は協働して第２の選択トランジスタＳ２として形成される。第２のドープ領域８２０および第２のゲート８１４は協働して第１のアンチヒューズトランジスタＡ１として形成される。第２のドープ領域８２０および第３のゲート８１６は協働して第２のアンチヒューズトランジスタＡ２として形成される。第２のドープ領域８２０および第４のゲート８２２は協働して第３のアンチヒューズトランジスタＡ３として形成される。第２のドープ領域８２０および第５のゲート８２４は協働して第４のアンチヒューズトランジスタＡ４として形成される。第１のアンチヒューズトランジスタＡ１のドレイン端子およびソース端子は互いに接続されている。第２のアンチヒューズトランジスタＡ２のドレイン端子およびソース端子は互いに接続されている。第３のアンチヒューズトランジスタＡ３のドレイン端子およびソース端子は互いに接続されている。第４のアンチヒューズトランジスタＡ４のドレイン端子およびソース端子は互いに接続されている。この実施形態において、４つのアンチヒューズトランジスタＡ１〜Ａ４は４つのキャパシタと考えることができる。
【０２７９】
第１の選択トランジスタＳ１の第１のドレイン／ソース端子は、ビット線ＢＬと接続されている。第１の選択トランジスタＳ１のゲート端子は、ワード線ＷＬと接続されている。第１のアンチヒューズトランジスタＡ１の第１のドレイン／ソース端子および第２のドレイン／ソース端子は、第１の選択トランジスタＳ１の第２のドレイン／ソース端子と接続されている。第１のアンチヒューズトランジスタＡ１のゲート端子は、第１のアンチヒューズ制御線ＡＦ１と接続されている。第２のアンチヒューズトランジスタＡ２の第１のドレイン／ソース端子および第２のドレイン／ソース端子は、第１の選択トランジスタＳ１の第２のドレイン／ソース端子と接続されている。第２のアンチヒューズトランジスタＡ２のゲート端子は、第２のアンチヒューズ制御線ＡＦ２と接続されている。第２の選択トランジスタＳ２の第１のドレイン／ソース端子は、ビット線ＢＬと接続されている。第２の選択トランジスタＳ２のゲート端子は、ワード線ＷＬと接続されている。第３のアンチヒューズトランジスタＡ３の第１のドレイン／ソース端子および第２のドレイン／ソース端子は、第２の選択トランジスタＳ２の第２のドレイン／ソース端子と接続されている。第３のアンチヒューズトランジスタＡ３のゲート端子は、第３のアンチヒューズ制御線ＡＦ３と接続されている。第４のアンチヒューズトランジスタＡ４の第１のドレイン／ソース端子および第２のドレイン／ソース端子は、第２の選択トランジスタＳ２の第２のドレイン／ソース端子と接続されている。第４のアンチヒューズトランジスタＡ４のゲート端子は、第４のアンチヒューズ制御線ＡＦ４と接続されている。
【０２８０】
第８の実施形態によれば、ＯＴＰメモリセルｃ１は、４つの記憶回路を備える。すなわち、第１のアンチヒューズトランジスタＡ１が第１の記憶回路であり、第２のアンチヒューズトランジスタＡ２が第２の記憶回路であり、第３のアンチヒューズトランジスタＡ３が第３の記憶回路であり、第４のアンチヒューズトランジスタＡ４が第４の記憶回路である。ＯＴＰメモリセルｃ１のプログラムサイクル中、高電圧ストレスが第１のアンチヒューズトランジスタＡ１、第２のアンチヒューズトランジスタＡ２、第３のアンチヒューズトランジスタＡ３および第４のアンチヒューズトランジスタＡ４のすべてに印加される。この状況下で、第１のアンチヒューズトランジスタＡ１、第２のアンチヒューズトランジスタＡ２、第３のアンチヒューズトランジスタＡ３および第４のアンチヒューズトランジスタＡ４のうちの１つのゲート酸化物層が破壊される。その結果として、その記憶状態が変更される。読み出しサイクル中、第１のアンチヒューズトランジスタＡ１、第２のアンチヒューズトランジスタＡ２、第３のアンチヒューズトランジスタＡ３および第４のアンチヒューズトランジスタＡ４の記憶状態が順次読み出される。その結果として、ＰＵＦ技術のランダムコードが決定される。
【０２８１】
図２４Ａ〜図２４Ｅは、本発明の第８の実施形態によるＰＵＦ技術のＯＴＰメモリセルをプログラムおよび読み出しするための関連電圧信号を概略的に示す。
【０２８２】
図２４Ａを参照されたい。ＯＴＰメモリセルをプログラムするために、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１、第２のアンチヒューズ制御線ＡＦ２、第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、選択電圧Ｖｄｄは０．７５Ｖと２／３Ｖｐｐとの間の範囲内にあり、プログラム電圧Ｖｐｐは３．６Ｖと１１Ｖとの間の範囲内にある。
【０２８３】
選択電圧Ｖｄｄがワード線ＷＬに与えられ、接地電圧がビット線ＢＬに与えられると、第１の選択トランジスタＳ１および第２の選択トランジスタＳ２はオンにされる。その結果として、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層、第２のアンチヒューズトランジスタＡ２のゲート酸化物層、第３のアンチヒューズトランジスタＡ３のゲート酸化物層および第４のアンチヒューズトランジスタＡ４のゲート酸化物層に印加される。プログラム電圧Ｖｐｐはゲート酸化物層の耐電圧範囲を超えるため、第１のアンチヒューズトランジスタＡ１、第２のアンチヒューズトランジスタＡ２、第３のアンチヒューズトランジスタＡ３および第４のアンチヒューズトランジスタＡ４のうちの１つのゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。
【０２８４】
ＯＴＰメモリセルｃ１の製造上のばらつきに起因して、制御回路は、プログラム中にいずれのアンチヒューズトランジスタのゲート酸化物層が破壊されているかを認識することができない。その結果として、ＯＴＰメモリセルｃ１は、ＰＵＦ技術を利用することができる。図２４ＡのＯＴＰメモリセルｃ１を一例として取り上げる。プログラムサイクル中、第４のアンチヒューズトランジスタＡ４のゲート酸化物層が破壊されるが、第１のアンチヒューズトランジスタＡ１、第２のアンチヒューズトランジスタＡ２、第３のアンチヒューズトランジスタＡ３のゲート酸化物層は破壊されない。
【０２８５】
ＯＴＰメモリセルｃ１がプログラムされた後、４つの記憶回路の記憶状態を判定するために、４回の読み出し動作が実施される。図２４Ｂを参照されたい。第１の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１に与えられ、接地電圧（０Ｖ）が第２のアンチヒューズ制御線ＡＦ２、第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０２８６】
第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されていないため、ビット線ＢＬを通じて流れる第１の読み出し電流Ｉｒ１の値は小さい（すなわち、ほぼゼロである）。第１の読み出し電流Ｉｒ１に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【０２８７】
図２４Ｃを参照されたい。第２の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、読み出し電圧Ｖｒが第２のアンチヒューズ制御線ＡＦ２に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１、第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０２８８】
第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されていないため、ビット線ＢＬを通じて流れる第２の読み出し電流Ｉｒ２の値は小さい（すなわち、ほぼゼロである）。第２の読み出し電流Ｉｒ２に従って、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【０２８９】
図２４Ｄを参照されたい。第３の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、読み出し電圧Ｖｒが第３のアンチヒューズ制御線ＡＦ３に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１、第２のアンチヒューズ制御線ＡＦ２および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０２９０】
第３のアンチヒューズトランジスタＡ３のゲート酸化物層は破壊されていないため、ビット線ＢＬを通じて流れる第３の読み出し電流Ｉｒ３の値は小さい（すなわち、ほぼゼロである）。第３の読み出し電流Ｉｒ３に従って、第３のアンチヒューズトランジスタＡ３（すなわち、第３の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【０２９１】
図２４Ｅを参照されたい。第４の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、読み出し電圧Ｖｒが第４のアンチヒューズ制御線ＡＦ４に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１、第２のアンチヒューズ制御線ＡＦ２および第３のアンチヒューズ制御線ＡＦ３に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０２９２】
第４のアンチヒューズトランジスタＡ４のゲート酸化物層は破壊されているため、ビット線ＢＬを通じて流れる第４の読み出し電流Ｉｒ４の値はより大きい。第４の読み出し電流Ｉｒ４に従って、第４のアンチヒューズトランジスタＡ４（すなわち、第４の記憶回路）は、低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０２９３】
このとき、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）、第３のアンチヒューズトランジスタＡ３（すなわち、第３の記憶回路）および第４のアンチヒューズトランジスタＡ４（すなわち、第４の記憶回路）の記憶状態に従って、２ビットのランダムコードが決定され、ＰＵＦ技術に適用される。
【０２９４】
上記の説明から、４つの記憶回路の記憶状態を確認し、２ビットのランダムコードを決定するために、４回の読み出し動作が実施される。
【０２９５】
図２５Ａは、本発明の第８の実施形態によるＯＴＰメモリセルのメモリアレイを示す等価回路図である。
【０２９６】
図２５Ａに示すように、メモリアレイは、２×２アレイになったＯＴＰメモリセルｃ１１〜ｃ２２を備える。ＯＴＰメモリセルｃ１１〜ｃ２２の各々の構造は、図２３Ａに示すようなＯＴＰメモリセルの構造と同様である。この実施形態において、ＯＴＰメモリセルｃ１１〜ｃ２２の各々は、第１の選択トランジスタＳ１と、第２の選択トランジスタＳ２と、第１のアンチヒューズトランジスタＡ１と、第２のアンチヒューズトランジスタＡ２と、第３のアンチヒューズトランジスタＡ３と、第４のアンチヒューズトランジスタＡ４とを備える。
【０２９７】
図２５Ｂ〜図２５Ｆは、本発明の第８の実施形態によるＰＵＦ技術のメモリアレイをプログラムおよび読み出しするための関連電圧信号を概略的に示す。たとえば、ＯＴＰメモリセルｃ１１が、選択されているメモリセルである。
【０２９８】
図２５Ｂを参照されたい。選択されているＯＴＰメモリセルｃ１１をプログラムするために、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１、第２のアンチヒューズ制御線ＡＦ２、第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、選択電圧Ｖｄｄは０．７５Ｖと２／３Ｖｐｐとの間の範囲内にあり、プログラム電圧Ｖｐｐは３．６Ｖと１１Ｖとの間の範囲内にある。
【０２９９】
メモリセルｃ１２、ｃ２１およびｃ２２は、選択されていないメモリセルである。これらの選択されていないメモリセルについて、第１の電圧が第１のビット線ＢＬ１に与えられ、接地電圧（０Ｖ）が第２のワード線ＷＬ２に与えられ、接地電圧（０Ｖ）が第５のアンチヒューズ制御線ＡＦ５、第６のアンチヒューズ制御線ＡＦ６、第７のアンチヒューズ制御線ＡＦ７および第８のアンチヒューズ制御線ＡＦ８に与えられる。一実施形態において、第１の電圧Ｖ１は選択電圧Ｖｄｄ以上であり、第１の電圧Ｖ１は、プログラム電圧Ｖｐｐの半分よりも小さい（すなわち、Ｖｄｄ≦Ｖ１＜Ｖｐｐ／２）。
【０３００】
再び図２５Ｂを参照されたい。メモリセルｃ１１が選択されているメモリセルであるため、バイアス電圧Ｖｐｐが第１のアンチヒューズトランジスタＡ１のゲート酸化物層、第２のアンチヒューズトランジスタＡ２のゲート酸化物層、第３のアンチヒューズトランジスタＡ３のゲート酸化物層および第４のアンチヒューズトランジスタＡ４のゲート酸化物層に印加される。その結果として、第１のアンチヒューズトランジスタＡ１、第２のアンチヒューズトランジスタＡ２、第３のアンチヒューズトランジスタＡ３および第４のアンチヒューズトランジスタＡ４のうちの１つのゲート酸化物層が破壊される。破壊されたゲート酸化物層は、抵抗値が低い抵抗器と考えることができる。たとえば、図２５Ｂに示すようなメモリセルｃ１１において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層が破壊されるが、第２のアンチヒューズトランジスタＡ２、第３のアンチヒューズトランジスタＡ３および第４のアンチヒューズトランジスタＡ４のゲート酸化物層は破壊されない。
【０３０１】
ＯＴＰメモリセルｃ１２、ｃ２１またはｃ２２が選択されているメモリセルである場合、プログラミングプロセスを実施するためのバイアス電圧は、メモリセルｃ１１に対するものと同様である。その詳細な説明は、本明細書においては冗長に記載しない。
【０３０２】
選択されているメモリセルｃ１１がプログラムされた後、４つの記憶回路の記憶状態を判定するために、４回の読み出し動作が実施される。図２５Ｃを参照されたい。選択されているメモリセルｃ１１の第１の読み出しサイクル中、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１に与えられ、接地電圧（０Ｖ）が第２のアンチヒューズ制御線ＡＦ２、第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０３０３】
選択されていないメモリセルｃ１２、ｃ２１およびｃ２２について、第２のビット線ＢＬ２は浮遊状態にあり、接地電圧（０Ｖ）が第２のワード線ＷＬ２に与えられ、接地電圧（０Ｖ）が第５のアンチヒューズ制御線ＡＦ５、第６のアンチヒューズ制御線ＡＦ６、第７のアンチヒューズ制御線ＡＦ７および第８のアンチヒューズ制御線ＡＦ８に与えられる。
【０３０４】
選択されているメモリセルｃ１１において、第１のアンチヒューズトランジスタＡ１のゲート酸化物層は破壊されているため、第１のビット線ＢＬ１を通じて流れる第１の読み出し電流の値はより大きい。第１の読み出し電流に従って、第１のアンチヒューズトランジスタＡ１（すなわち、第１の記憶回路）は、低抵抗値に対応する第１の記憶状態を有するものと確かめられる。
【０３０５】
図２５Ｄを参照されたい。選択されているメモリセルｃ１１の第２の読み出しサイクル中、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、読み出し電圧Ｖｒが第２のアンチヒューズ制御線ＡＦ２に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１、第３のアンチヒューズ制御線ＡＦ３および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０３０６】
選択されていないメモリセルｃ１２、ｃ２１およびｃ２２について、第２のビット線ＢＬ２は浮遊状態にあり、接地電圧（０Ｖ）が第２のワード線ＷＬ２に与えられ、接地電圧（０Ｖ）が第５のアンチヒューズ制御線ＡＦ５、第６のアンチヒューズ制御線ＡＦ６、第７のアンチヒューズ制御線ＡＦ７および第８のアンチヒューズ制御線ＡＦ８に与えられる。
【０３０７】
選択されているメモリセルｃ１１において、第２のアンチヒューズトランジスタＡ２のゲート酸化物層は破壊されていないため、第１のビット線ＢＬ１を通じて流れる第２の読み出し電流の値は小さい（すなわち、ほぼゼロである）。第２の読み出し電流に従って、第２のアンチヒューズトランジスタＡ２（すなわち、第２の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【０３０８】
図２５Ｅを参照されたい。選択されているメモリセルｃ１１の第３の読み出しサイクル中、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、読み出し電圧Ｖｒが第３のアンチヒューズ制御線ＡＦ３に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１、第２のアンチヒューズ制御線ＡＦ２および第４のアンチヒューズ制御線ＡＦ４に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０３０９】
選択されていないメモリセルｃ１２、ｃ２１およびｃ２２について、第２のビット線ＢＬ２は浮遊状態にあり、接地電圧（０Ｖ）が第２のワード線ＷＬ２に与えられ、接地電圧（０Ｖ）が第５のアンチヒューズ制御線ＡＦ５、第６のアンチヒューズ制御線ＡＦ６、第７のアンチヒューズ制御線ＡＦ７および第８のアンチヒューズ制御線ＡＦ８に与えられる。
【０３１０】
選択されているメモリセルｃ１１において、第３のアンチヒューズトランジスタＡ３のゲート酸化物層は破壊されていないため、第１のビット線ＢＬ１を通じて流れる第３の読み出し電流の値は小さい（すなわち、ほぼゼロである）。第３の読み出し電流に従って、第３のアンチヒューズトランジスタＡ３（すなわち、第３の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【０３１１】
図２５Ｆを参照されたい。選択されているメモリセルｃ１１の第３の読み出しサイクル中、接地電圧（０Ｖ）が第１のビット線ＢＬ１に与えられ、選択電圧Ｖｄｄが第１のワード線ＷＬ１に与えられ、読み出し電圧Ｖｒが第４のアンチヒューズ制御線ＡＦ４に与えられ、接地電圧（０Ｖ）が第１のアンチヒューズ制御線ＡＦ１、第２のアンチヒューズ制御線ＡＦ２および第３のアンチヒューズ制御線ＡＦ３に与えられる。一実施形態において、読み出し電圧Ｖｒは、０．７５Ｖと３．６Ｖとの間の範囲内にある。
【０３１２】
選択されていないメモリセルｃ１２、ｃ２１およびｃ２２について、第２のビット線ＢＬ２は浮遊状態にあり、接地電圧（０Ｖ）が第２のワード線ＷＬ２に与えられ、接地電圧（０Ｖ）が第５のアンチヒューズ制御線ＡＦ５、第６のアンチヒューズ制御線ＡＦ６、第７のアンチヒューズ制御線ＡＦ７および第８のアンチヒューズ制御線ＡＦ８に与えられる。
【０３１３】
選択されているメモリセルｃ１１において、第４のアンチヒューズトランジスタＡ４のゲート酸化物層は破壊されていないため、第１のビット線ＢＬ１を通じて流れる第３の読み出し電流の値は小さい（すなわち、ほぼゼロである）。第３の読み出し電流に従って、第４のアンチヒューズトランジスタＡ４（すなわち、第４の記憶回路）は、高抵抗値に対応する第２の記憶状態を有するものと確かめられる。
【０３１４】
上記の説明から、本発明は、物理複製困難関数（ＰＵＦ）技術のためのワンタイムプログラミングメモリセルおよびメモリアレイを提供する。上記の実施形態において説明されているＯＴＰメモリセルは、主に２つのタイプに分類される。図２６は、本発明の第１のタイプのＯＴＰメモリセルを示す概略機能図である。第１の実施形態、第５の実施形態、第７の実施形態および第８の実施形態において説明されているＯＴＰメモリセルが、第１のタイプのＯＴＰメモリセルである。
【０３１５】
図２６に示すように、第１のタイプのＯＴＰメモリセルｃ１は、選択回路９００と、第１のアンチヒューズ記憶回路９０２と、第２のアンチヒューズ記憶回路９０４とを備える。選択回路９００は、ビット線ＢＬおよびワード線ＷＬと接続されている。選択回路９００は、少なくとも２つの記憶回路に接続されている。図２６に示すように、第１のアンチヒューズ記憶回路９０２は、第１のアンチヒューズ制御線ＡＦ１および選択回路９００と接続されている。第２のアンチヒューズ記憶回路９０４は、第２のアンチヒューズ制御線ＡＦ２および選択回路９００と接続されている。
【０３１６】
本発明の実施形態によれば、第１のアンチヒューズ記憶回路９０２および第２のアンチヒューズ記憶回路９０４は、半導体内で対称に配置される。選択回路９００は、少なくとも１つの選択トランジスタを含み、各アンチヒューズ記憶回路９０２および９０４は、少なくとも１つのアンチヒューズトランジスタを含む。別の実施形態において、選択回路は、選択トランジスタおよびスイッチトランジスタを含んでもよく、アンチヒューズ記憶回路は、対応するアンチヒューズ制御線に接続するより多くのアンチヒューズトランジスタを含んでもよい。
【０３１７】
ＯＴＰメモリセルｃ１をプログラムするために、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。選択回路９００は、第１のアンチヒューズ記憶回路９０２および第２のアンチヒューズ記憶回路９０４に接地電圧（０Ｖ）を与える。ＯＴＰメモリセルｃ１のプログラムサイクル中、プログラム電圧が第１のアンチヒューズ記憶回路９０２と第２のアンチヒューズ記憶回路９０４の両方に印加される。その結果として、第１のアンチヒューズ記憶回路９０２または第２のアンチヒューズ記憶回路９０４の記憶状態が変更される。
【０３１８】
ＯＴＰメモリセルｃ１の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１に与えられ、接地電圧（０Ｖ）が第２のアンチヒューズ制御線ＡＦ２に与えられる。その結果として、第１のアンチヒューズ記憶回路９０２は、ビット線ＢＬに対する第１の読み出し電流を生成する。第１の読み出し電流に従って、第１のアンチヒューズ記憶回路９０２は、第１の記憶状態または第２の記憶状態を有するものと判定される。その結果として、ＰＵＦ技術の１ビットのランダムコードが実現される。別の実施形態において、アンチヒューズ記憶回路の記憶状態は、アンチヒューズ記憶回路内のアンチヒューズトランジスタのゲート酸化物層にわたる電圧降下を測定することによって決定されてもよい。
【０３１９】
すなわち、ＯＴＰメモリセルをプログラムするとき、ＯＴＰメモリセル内のアンチヒューズ記憶回路は同じ所定の電圧差を受け取り、その後、アンチヒューズ記憶回路の１つが記憶状態を変化させる。ＯＴＰメモリセルを読み出すとき、アンチヒューズ記憶回路の記憶状態が読み出され、記録される。これは、アンチヒューズ記憶回路の破壊状態が決定および記録されることを意味する。本発明において、破壊状態は、プログラムされているアンチヒューズ記憶回路の製造上のばらつきに基づいて決定される。その後、ランダムコードが、記録されている破壊状態に応答して生成されることが可能である。
【０３２０】
図２７は、本発明の第２のタイプのＯＴＰメモリセルを示す概略機能図である。第２の実施形態および第６の実施形態において説明されているＯＴＰメモリが、第２のタイプのＯＴＰメモリセルである。
【０３２１】
図２７に示すように、第１のタイプのＯＴＰメモリセルｃ１は、選択回路９１０と、第１のアンチヒューズ記憶回路９１２と、第２のアンチヒューズ記憶回路９１４と、アイソレーション回路９１６とを備える。選択回路９１０は、ビット線ＢＬ、反転ビット線ＢＬ#invおよびワード線ＷＬと接続されている。選択回路９１０は、少なくとも２つの記憶回路に接続されている。図２７に示すように、第１のアンチヒューズ記憶回路９１２は、第１のアンチヒューズ制御線ＡＦ１、アイソレーション回路９１６および選択回路９１０と接続されている。第２のアンチヒューズ記憶回路９１４は、第２のアンチヒューズ制御線ＡＦ２、アイソレーション回路９１６および選択回路９１０と接続されている。
【０３２２】
本発明の実施形態によれば、第１のアンチヒューズ記憶回路９１２および第２のアンチヒューズ記憶回路９１４は、半導体内で対称に配置される。選択回路９１０は、少なくとも１つの選択トランジスタを含み、各アンチヒューズ記憶回路９１２および９１４は、少なくとも１つのアンチヒューズトランジスタを含み、アイソレーション回路９１６は、アイソレーショントランジスタを含む。別の実施形態において、選択回路は、選択トランジスタおよびスイッチトランジスタを含んでもよく、アンチヒューズ記憶回路は、対応するアンチヒューズ制御線に接続するより多くのアンチヒューズトランジスタを含んでもよく、アイソレーション回路は、より多くのアイソレーショントランジスタを含んでもよい。
【０３２３】
ＯＴＰメモリセルｃ１をプログラムするために、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬ#invに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、オン電圧がアイソレーション制御線ＩＧに与えられ、プログラム電圧Ｖｐｐが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられる。
【０３２４】
アイソレーション回路９１６は、第１のアンチヒューズ記憶回路９１２および第２のアンチヒューズ記憶回路９１４と接続されている。選択回路９１０は、第１のアンチヒューズ記憶回路９１２および第２のアンチヒューズ記憶回路９１４に接地電圧（０Ｖ）を与える。ＯＴＰメモリセルｃ１のプログラムサイクル中、プログラム電圧が第１のアンチヒューズ記憶回路９１２と第２のアンチヒューズ記憶回路９１４の両方に印加される。その結果として、第１のアンチヒューズ記憶回路９１２または第２のアンチヒューズ記憶回路９１４の記憶状態が変更される。
【０３２５】
ＯＴＰメモリセルｃ１の読み出しサイクル中、接地電圧（０Ｖ）がビット線ＢＬおよび反転ビット線ＢＬ#invに与えられ、選択電圧Ｖｄｄがワード線ＷＬに与えられ、読み出し電圧Ｖｒが第１のアンチヒューズ制御線ＡＦ１および第２のアンチヒューズ制御線ＡＦ２に与えられ、２つのアンチヒューズ記憶回路９１２および９１４をアイソレーションするためにオフ電圧がアイソレーション制御線ＩＧに与えられる。その結果として、第１のアンチヒューズ記憶回路９１２は、ビット線ＢＬに対する第１の読み出し電流を生成する。第２のアンチヒューズ記憶回路９１４は、反転ビット線ＢＬ#invに対する第２の読み出し電流を生成する。第１の読み出し電流および第２の読み出し電流に従って、第１のアンチヒューズ記憶回路９０２は第１の記憶状態を有するものと判定され、一方で、第２のアンチヒューズ記憶回路９１４は第２の記憶状態を有するものと判定される。すなわち、第１のアンチヒューズ記憶回路９１２および第２のアンチヒューズ記憶回路９１４の記憶状態は、第１の読み出し電流と第２の読み出し電流とを比較することによって判定される。その上、第１のアンチヒューズ記憶回路９１２の第１の記憶状態に従って、ＰＵＦ技術の１ビットのランダムコードが決定される。
【０３２６】
代替的に、１ビットのランダムコードは、差動ＯＴＰメモリセルの第１の読み出し電流と第２の読み出し電流とを比較するための差動検出動作を使用することによって決定されてもよい。
【０３２７】
同じく、ＯＴＰメモリセルをプログラムするとき、ＯＴＰメモリセル内のアンチヒューズ記憶回路は同じ所定の電圧差を受け取り、その後、アンチヒューズ記憶回路の１つが記憶状態を変化させる。ＯＴＰメモリセルを読み出した後、アンチヒューズ記憶回路の記憶状態（破壊状態）が決定および記録される。本発明において、破壊状態は、プログラムされているアンチヒューズ記憶回路の製造上のばらつきに基づいて決定される。その後、ランダムコードが、記録されている破壊状態に応答して生成されることが可能である。
【０３２８】
さらに、上述した記録されている破壊状態は、ランダムコードとして直に使用することができる。または、記録されている破壊状態を処理してランダムコードが生成されてもよい。さらに、記録されている破壊状態をルックアップテーブルに入力すると、ルックアップテーブルに従ってランダムコードが生成される。
【０３２９】
本発明は、現在最も実際的で好ましい実施形態と考えられるものに関して説明されてきたが、本発明は開示されている実施形態に限定される必要はないことが理解されるべきである。逆に、最も広い解釈と一致するべきである、添付の特許請求項の精神および範囲内に含まれる様々な修正および同様の構成を、すべてのそのような修正および同様の構造を包含するようにカバーすることが意図されている。
【０３３０】
本発明は、少なくとも以下の（１）〜（１８）に関する発明を含む。
（１）
ワンタイムプログラミングメモリセルであって、
ビット線およびワード線と接続されている選択回路と、
第１のアンチヒューズ制御線および前記選択回路と接続されている第１のアンチヒューズ記憶回路と、
第２のアンチヒューズ制御線および前記選択回路と接続されている第２のアンチヒューズ記憶回路と
を備え、
プログラムサイクル中、選択電圧が前記ワード線に与えられ、接地電圧が前記ビット線に与えられ、プログラム電圧が前記第１のアンチヒューズ制御線および前記第２のアンチヒューズ制御線に与えられ、前記選択回路は、前記第１のアンチヒューズ記憶回路および前記第２のアンチヒューズ記憶回路に前記接地電圧を与え、前記第１のアンチヒューズ記憶回路と前記第２のアンチヒューズ記憶回路の両方に前記プログラム電圧が印加され、それによって、前記第１のアンチヒューズ記憶回路または前記第２のアンチヒューズ記憶回路の記憶状態が変更され、
読み出しサイクル中、前記選択電圧が前記ワード線に与えられ、前記接地電圧が前記ビット線に与えられ、読み出し電圧が前記第１のアンチヒューズ制御線に与えられ、前記接地電圧が前記第２のアンチヒューズ制御線に与えられ、それによって、前記第１のアンチヒューズ記憶回路が前記ビット線に対する第１の読み出し電流を生成し、前記第１のアンチヒューズ記憶回路は、前記第１の読み出し電流に従って第１の記憶状態または第２の記憶状態を有するものと判定され、前記第１のアンチヒューズ記憶回路の前記第１の記憶状態または前記第２の記憶状態に従って、物理複製困難関数技術の１ビットのランダムコードが実現される、ワンタイムプログラミングメモリセル。
（２）
前記選択回路は第１の選択トランジスタおよび第２の選択トランジスタを備え、前記第１のアンチヒューズ記憶回路は第１のアンチヒューズトランジスタを備え、前記第２のアンチヒューズ記憶回路は第２のアンチヒューズトランジスタを備え、前記第１の選択トランジスタの第１のドレイン／ソース端子は前記ビット線と接続されており、前記第１の選択トランジスタのゲート端子は前記ワード線と接続されており、前記第１のアンチヒューズトランジスタの第１のドレイン／ソース端子は前記第１の選択トランジスタの第２のドレイン／ソース端子と接続されており、前記第１のアンチヒューズトランジスタのゲート端子は前記第１のアンチヒューズ制御線と接続されており、前記第２のアンチヒューズトランジスタの第１のドレイン／ソース端子は前記第１のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続されており、前記第２のアンチヒューズトランジスタのゲート端子は前記第２のアンチヒューズ制御線と接続されており、前記第２の選択トランジスタの第１のドレイン／ソース端子は前記第２のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続されており、前記第２の選択トランジスタのゲート端子は前記ワード線と接続されており、前記第２の選択トランジスタの第２のドレイン／ソース端子は前記ビット線と接続されている、項目（１）に記載のワンタイムプログラミングメモリセル。
（３）
前記選択回路は第１の選択トランジスタと、第２の選択トランジスタと、第１のスイッチトランジスタと、第２のスイッチトランジスタとを備え、前記第１のアンチヒューズ記憶回路は第１のアンチヒューズトランジスタを備え、前記第２のアンチヒューズ記憶回路は第２のアンチヒューズトランジスタを備え、前記第１の選択トランジスタの第１のドレイン／ソース端子は前記ビット線と接続されており、前記第１の選択トランジスタのゲート端子は前記ワード線と接続されており、前記第１のスイッチトランジスタの第１のドレイン／ソース端子は前記第１の選択トランジスタの第２のドレイン／ソース端子と接続されており、前記第１のスイッチトランジスタのゲート端子はスイッチ制御線と接続されており、前記第１のアンチヒューズトランジスタの第１のドレイン／ソース端子は前記第１のスイッチトランジスタの第２のドレイン／ソース端子と接続されており、前記第１のアンチヒューズトランジスタのゲート端子は前記第１のアンチヒューズ制御線と接続されており、前記第２のアンチヒューズトランジスタの第１のドレイン／ソース端子は前記第１のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続されており、前記第２のアンチヒューズトランジスタのゲート端子は前記第２のアンチヒューズ制御線と接続されており、前記第２のスイッチトランジスタの第１のドレイン／ソース端子は前記第２のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続されており、前記第２のスイッチトランジスタのゲート端子は前記スイッチ制御線と接続されており、前記第２の選択トランジスタの第１のドレイン／ソース端子は前記第２のスイッチトランジスタの第２のドレイン／ソース端子と接続されており、前記第２の選択トランジスタのゲート端子は前記ワード線と接続されており、前記第２の選択トランジスタの第２のドレイン／ソース端子は前記ビット線と接続されている、項目（１）に記載のワンタイムプログラミングメモリセル。
（４）
前記選択回路は選択トランジスタを備え、前記第１のアンチヒューズ記憶回路は第１のアンチヒューズトランジスタを備え、前記第２のアンチヒューズ記憶回路は第２のアンチヒューズトランジスタを備え、前記選択トランジスタの第１のドレイン／ソース端子は前記ビット線と接続されており、前記選択トランジスタのゲート端子は前記ワード線と接続されており、前記第１のアンチヒューズトランジスタの第１のドレイン／ソース端子および第２のドレイン／ソース端子は前記選択トランジスタの第２のドレイン／ソース端子と接続されており、前記第１のアンチヒューズトランジスタのゲート端子は前記第１のアンチヒューズ制御線と接続されており、前記第２のアンチヒューズトランジスタの第１のドレイン／ソース端子および第２のドレイン／ソース端子は前記選択トランジスタの第２のドレイン／ソース端子と接続されており、前記第２のアンチヒューズトランジスタのゲート端子は前記第２のアンチヒューズ制御線と接続されている、項目（１）に記載のワンタイムプログラミングメモリセル。
（５）
前記選択回路は第１の選択トランジスタおよび第２の選択トランジスタを備え、前記第１のアンチヒューズ記憶回路は第１のアンチヒューズトランジスタを備え、前記第２のアンチヒューズ記憶回路は第２のアンチヒューズトランジスタを備え、前記ワンタイムプログラミングメモリセルは第３のアンチヒューズトランジスタと第４のアンチヒューズトランジスタとをさらに備え、前記第１の選択トランジスタの第１のドレイン／ソース端子は前記ビット線と接続されており、前記第１の選択トランジスタのゲート端子は前記ワード線と接続されており、前記第１のアンチヒューズトランジスタの第１のドレイン／ソース端子および第２のドレイン／ソース端子は前記第１の選択トランジスタの第２のドレイン／ソース端子と接続されており、前記第１のアンチヒューズトランジスタのゲート端子は前記第１のアンチヒューズ制御線と接続されており、前記第２のアンチヒューズトランジスタの第１のドレイン／ソース端子および第２のドレイン／ソース端子は前記第１の選択トランジスタの前記第２のドレイン／ソース端子と接続されており、前記第２のアンチヒューズトランジスタのゲート端子は前記第２のアンチヒューズ制御線と接続されており、前記第２の選択トランジスタの第１のドレイン／ソース端子は前記ビット線と接続されており、前記第２の選択トランジスタのゲート端子は前記ワード線と接続されており、前記第３のアンチヒューズトランジスタの第１のドレイン／ソース端子および第２のドレイン／ソース端子は前記第２の選択トランジスタの第２のドレイン／ソース端子と接続されており、前記第３のアンチヒューズトランジスタのゲート端子は第３のアンチヒューズ制御線と接続されており、前記第４のアンチヒューズトランジスタの第１のドレイン／ソース端子および第２のドレイン／ソース端子は前記第２の選択トランジスタの前記第２のドレイン／ソース端子と接続されており、前記第４のアンチヒューズトランジスタのゲート端子は第４のアンチヒューズ制御線と接続されている、項目（１）に記載のワンタイムプログラミングメモリセル。
（６）
前記第１のアンチヒューズ記憶回路および前記第２のアンチヒューズ記憶回路は半導体内で対称に配置されている、項目（１）に記載のワンタイムプログラミングメモリセル。
（７）
ワンタイムプログラミングメモリセルであって、
ビット線、反転ビット線およびワード線と接続されている選択回路と、
アイソレーション制御線と接続されているアイソレーション回路と、
第１のアンチヒューズ制御線、前記アイソレーション回路および前記選択回路と接続されている第１のアンチヒューズ記憶回路と、
第２のアンチヒューズ制御線、前記アイソレーション回路および前記選択回路と接続されている第２のアンチヒューズ記憶回路と
を備え、
プログラムサイクル中、選択電圧が前記ワード線に与えられ、接地電圧が前記ビット線および前記反転ビット線に与えられ、オン電圧が前記アイソレーション制御線に与えられ、プログラム電圧が前記第１のアンチヒューズ制御線および前記第２のアンチヒューズ制御線に与えられ、前記アイソレーション回路は前記第１のアンチヒューズ記憶回路および前記第２のアンチヒューズ記憶回路と接続されており、前記選択回路は、前記第１のアンチヒューズ記憶回路および前記第２のアンチヒューズ記憶回路に前記接地電圧を与え、前記第１のアンチヒューズ記憶回路と前記第２のアンチヒューズ記憶回路の両方に前記プログラム電圧が印加され、それによって、前記第１のアンチヒューズ記憶回路または前記第２のアンチヒューズ記憶回路の記憶状態が変更され、
読み出しサイクル中、前記選択電圧が前記ワード線に与えられ、前記接地電圧が前記ビット線および前記反転ビット線に与えられ、読み出し電圧が前記第１のアンチヒューズ制御線および前記第２のアンチヒューズ制御線に与えられ、オフ電圧が前記アイソレーション制御線に与えられ、それによって、前記第１のアンチヒューズ記憶回路が前記ビット線に対する第１の読み出し電流を生成し、前記第２のアンチヒューズ記憶回路が前記反転ビット線に対する第２の読み出し電流を生成し、物理複製困難関数技術の１ビットのランダムコードが決定される、ワンタイムプログラミングメモリセル。
（８）
前記選択回路は第１の選択トランジスタおよび第２の選択トランジスタを備え、前記第１のアンチヒューズ記憶回路は第１のアンチヒューズトランジスタを備え、前記第２のアンチヒューズ記憶回路は第２のアンチヒューズトランジスタを備え、前記アイソレーション回路はアイソレーショントランジスタを備え、前記第１の選択トランジスタの第１のドレイン／ソース端子は前記ビット線と接続されており、前記第１の選択トランジスタのゲート端子は前記ワード線と接続されており、前記第１のアンチヒューズトランジスタの第１のドレイン／ソース端子は前記第１の選択トランジスタの第２のドレイン／ソース端子と接続されており、前記第１のアンチヒューズトランジスタのゲート端子は前記第１のアンチヒューズ制御線と接続されており、前記アイソレーショントランジスタの第１のドレイン／ソース端子は前記第１のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続されており、前記アイソレーショントランジスタのゲート端子は前記アイソレーション制御線と接続されており、前記第２のアンチヒューズトランジスタの第１のドレイン／ソース端子は前記アイソレーショントランジスタの第２のドレイン／ソース端子と接続されており、前記第２のアンチヒューズトランジスタのゲート端子は前記第２のアンチヒューズ制御線と接続されており、前記第２の選択トランジスタの第１のドレイン／ソース端子は前記第２のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続されており、前記第２の選択トランジスタのゲート端子は前記ワード線と接続されており、前記第２の選択トランジスタの第２のドレイン／ソース端子は前記反転ビット線と接続されている、項目（７）に記載のワンタイムプログラミングメモリセル。
（９）
前記選択回路は第１の選択トランジスタと、第２の選択トランジスタと、第１のスイッチトランジスタと、第２のスイッチトランジスタとを備え、前記第１のアンチヒューズ記憶回路は第１のアンチヒューズトランジスタを備え、前記第２のアンチヒューズ記憶回路は第２のアンチヒューズトランジスタを備え、前記アイソレーション回路はアイソレーショントランジスタを備え、前記第１の選択トランジスタの第１のドレイン／ソース端子は前記ビット線と接続されており、前記第１の選択トランジスタのゲート端子は前記ワード線と接続されており、前記第１のスイッチトランジスタの第１のドレイン／ソース端子は前記第１の選択トランジスタの第２のドレイン／ソース端子と接続されており、前記第１のスイッチトランジスタのゲート端子はスイッチ制御線と接続されており、前記第１のアンチヒューズトランジスタの第１のドレイン／ソース端子は前記第１のスイッチトランジスタの第２のドレイン／ソース端子と接続されており、前記第１のアンチヒューズトランジスタのゲート端子は前記第１のアンチヒューズ制御線と接続されており、前記アイソレーショントランジスタの第１のドレイン／ソース端子は前記第１のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続されており、前記アイソレーショントランジスタのゲート端子は前記アイソレーション制御線と接続されており、前記第２のアンチヒューズトランジスタの第１のドレイン／ソース端子は前記アイソレーショントランジスタの第２のドレイン／ソース端子と接続されており、前記第２のアンチヒューズトランジスタのゲート端子は前記第２のアンチヒューズ制御線と接続されており、前記第２のスイッチトランジスタの第１のドレイン／ソース端子は前記第２のアンチヒューズトランジスタの第２のドレイン／ソース端子と接続されており、前記第２のスイッチトランジスタのゲート端子は前記スイッチ制御線と接続されており、前記第２の選択トランジスタの第１のドレイン／ソース端子は前記第２のスイッチトランジスタの第２のドレイン／ソース端子と接続されており、前記第２の選択トランジスタのゲート端子は前記ワード線と接続されており、前記第２の選択トランジスタの第２のドレイン／ソース端子は前記反転ビット線と接続されている、項目（７）に記載のワンタイムプログラミングメモリセル。
（１０）
前記第１のアンチヒューズ記憶回路および前記第２のアンチヒューズ記憶回路は半導体内で対称に配置されている、項目（７）に記載のワンタイムプログラミングメモリセル。
（１１）
第１のビット線、第１のワード線、第１のアンチヒューズ制御線および第２のアンチヒューズ制御線と接続されているメモリアレイであって、第１のワンタイムプログラミングメモリセルと第２のワンタイムプログラミングメモリセルとを備え、前記第１のワンタイムプログラミングメモリセルは、
前記第１のビット線および前記第１のワード線と接続されている第１の選択回路と、
前記第１のアンチヒューズ制御線と前記第１の選択回路との間に接続されている第１のアンチヒューズ記憶回路と、
前記第２のアンチヒューズ制御線と前記第１の選択回路との間に接続されている第２のアンチヒューズ記憶回路と
を備え、
前記第２のワンタイムプログラミングメモリセルは、
前記第１のビット線および第２のワード線と接続されている第２の選択回路と、
第３のアンチヒューズ制御線と前記第２の選択回路との間に接続されている第３のアンチヒューズ記憶回路と、
第４のアンチヒューズ制御線と前記第２の選択回路との間に接続されている第４のアンチヒューズ記憶回路と
を備え、
プログラムサイクル中、選択電圧が前記第１のワード線に与えられ、接地電圧が前記第１のビット線に与えられ、プログラム電圧が前記第１のアンチヒューズ制御線および前記第２のアンチヒューズ制御線に与えられ、前記第１の選択回路は、前記第１のアンチヒューズ記憶回路および前記第２のアンチヒューズ記憶回路に前記接地電圧を与え、前記第１のアンチヒューズ記憶回路と前記第２のアンチヒューズ記憶回路の両方に前記プログラム電圧が印加され、それによって、前記第１のアンチヒューズ記憶回路または前記第２のアンチヒューズ記憶回路の記憶状態が変更され、
読み出しサイクル中、前記選択電圧が前記第１のワード線に与えられ、前記接地電圧が前記第１のビット線に与えられ、読み出し電圧が前記第１のアンチヒューズ制御線に与えられ、前記接地電圧が前記第２のアンチヒューズ制御線に与えられ、それによって、前記第１のアンチヒューズ記憶回路が前記第１のビット線に対する第１の読み出し電流を生成し、前記第１のアンチヒューズ記憶回路は、前記第１の読み出し電流に従って第１の記憶状態または第２の記憶状態を有するものと判定され、前記第１のアンチヒューズ記憶回路の前記第１の記憶状態または前記第２の記憶状態に従って、物理複製困難関数技術の１ビットのランダムコードが実現される、メモリアレイ。
（１２）
前記メモリアレイは第３のワンタイムプログラミングメモリセルをさらに備え、前記第３のワンタイムプログラミングメモリセルは、
第２のビット線および前記第１のワード線と接続されている第３の選択回路と、
前記第１のアンチヒューズ制御線と前記第３の選択回路との間に接続されている第５のアンチヒューズ記憶回路と、
前記第２のアンチヒューズ制御線と前記第３の選択回路との間に接続されている第６のアンチヒューズ記憶回路と
を備える、項目（１１）に記載のメモリアレイ。
（１３）
第１のビット線、第１の反転ビット線、第１のワード線、第１のアイソレーション線、第１のアンチヒューズ制御線および第２のアンチヒューズ制御線と接続されているメモリアレイであって、第１のワンタイムプログラミングメモリセルと第２のワンタイムプログラミングメモリセルとを備え、前記第１のワンタイムプログラミングメモリセルは、
前記第１のビット線、前記第１の反転ビット線および前記第１のワード線と接続されている第１の選択回路と、
前記第１のアイソレーション制御線と接続されている第１のアイソレーション回路と、
前記第１のアンチヒューズ制御線、前記第１のアイソレーション回路および前記第１の選択回路と接続されている第１のアンチヒューズ記憶回路と、
前記第２のアンチヒューズ制御線、前記第１のアイソレーション回路および前記第１の選択回路と接続されている第２のアンチヒューズ記憶回路と
を備え、
前記第２のワンタイムプログラミングメモリセルは、
前記第１のビット線、前記第１の反転ビット線および第２のワード線と接続されている第２の選択回路と、
第２のアイソレーション制御線と接続されている第２のアイソレーション回路と、
第３のアンチヒューズ制御線、前記第２のアイソレーション回路および前記第２の選択回路と接続されている第３のアンチヒューズ記憶回路と、
第４のアンチヒューズ制御線、前記第２のアイソレーション回路および前記第２の選択回路と接続されている第４のアンチヒューズ記憶回路と
を備え、
プログラムサイクル中、選択電圧が前記第１のワード線に与えられ、接地電圧が前記第１のビット線および前記第１の反転ビット線に与えられ、オン電圧が前記第１のアイソレーション制御線に与えられ、プログラム電圧が前記第１のアンチヒューズ制御線および前記第２のアンチヒューズ制御線に与えられ、前記第１のアイソレーション回路は前記第１のアンチヒューズ記憶回路および前記第２のアンチヒューズ記憶回路と接続されており、前記第１の選択回路は、前記第１のアンチヒューズ記憶回路および前記第２のアンチヒューズ記憶回路に前記接地電圧を与え、前記第１のアンチヒューズ記憶回路と前記第２のアンチヒューズ記憶回路の両方に前記プログラム電圧が印加され、それによって、前記第１のアンチヒューズ記憶回路または前記第２のアンチヒューズ記憶回路の記憶状態が変更され、
読み出しサイクル中、前記選択電圧が前記第１のワード線に与えられ、前記接地電圧が前記第１のビット線および前記第１の反転ビット線に与えられ、読み出し電圧が前記第１のアンチヒューズ制御線および前記第２のアンチヒューズ記憶回路に与えられ、オフ電圧が前記第１のアイソレーション制御線に与えられ、それによって、前記第１のアンチヒューズ記憶回路が前記第１のビット線に対する第１の読み出し電流を生成し、前記第２のアンチヒューズ記憶回路が前記第１の反転ビット線に対する第２の読み出し電流を生成し、前記第１のアンチヒューズ記憶回路は、前記第１の読み出し電流に従って第１の記憶状態を有するものと判定され、前記第２のアンチヒューズ記憶回路は、前記第２の読み出し電流に従って第２の記憶回路を有するものと判定され、前記第１のアンチヒューズ記憶回路の前記第１の記憶状態に従って、物理複製困難関数技術の１ビットのランダムコードが実現される、メモリアレイ。
（１４）
前記メモリアレイは第３のワンタイムプログラミングメモリセルをさらに備え、前記第３のワンタイムプログラミングメモリセルは、
第２のビット線、第２の反転ビット線および前記第１のワード線と接続されている第３の選択回路と、
前記第１のアイソレーション制御線と接続されている第３のアイソレーション回路と、
前記第１のアンチヒューズ制御線、前記第３のアイソレーション回路および前記第３の選択回路と接続されている第５のアンチヒューズ記憶回路と、
前記第２のアンチヒューズ制御線、前記第３のアイソレーション回路および前記第３の選択回路と接続されている第６のアンチヒューズ記憶回路と
を備える、項目（１３）に記載のメモリアレイ。
（１５）
ランダムコードを生成するための方法であって、
少なくとも２つのアンチヒューズ記憶回路を備える不揮発性メモリセルを提供するステップと、
同じ所定のプログラム電圧差を用いて前記アンチヒューズ記憶回路をプログラムするステップと、
前記プログラムされているアンチヒューズ記憶回路の破壊状態を前記不揮発性メモリセル内に記録するステップと、
前記破壊状態に応答して前記ランダムコードを生成するステップと
を含む、方法。
（１６）
前記破壊状態は、前記プログラムされているアンチヒューズ記憶回路によって提供される読み出し電流または電圧降下に従って取得される、項目（１５）に記載の方法。
（１７）
前記ランダムコードを生成するためにルックアップテーブルに前記破壊状態を入力するステップをさらに含む、項目（１５）に記載の方法。
（１８）
前記破壊状態は、前記プログラムされているアンチヒューズ記憶回路の製造上のばらつきに基づいて決定される、項目（１５）に記載の方法。
【図１Ａ】
2018110002.tif 000003
【図１Ｂ】
2018110002.tif 000004
【図１Ｃ】
2018110002.tif 000005
【図２Ａ】
2018110002.tif 000006
【図２Ｂ】
2018110002.tif 000007
【図２Ｃ】
2018110002.tif 000008
【図３Ａ】
2018110002.tif 000009
【図３Ｂ】
2018110002.tif 000010
【図４Ａ】
2018110002.tif 000011
【図４Ｂ】
2018110002.tif 000012
【図４Ｃ】
2018110002.tif 000013
【図５Ａ】
2018110002.tif 000014
【図５Ｂ】
2018110002.tif 000015
【図６Ａ】
2018110002.tif 000016
【図６Ｂ】
2018110002.tif 000017
【図７Ａ】
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【図７Ｂ】
2018110002.tif 000019
【図７Ｃ】
2018110002.tif 000020
【図８Ａ】
2018110002.tif 000021
【図８Ｂ】
2018110002.tif 000022
【図８Ｃ】
2018110002.tif 000023
【図９Ａ】
2018110002.tif 000024
【図９Ｂ】
2018110002.tif 000025
【図９Ｃ】
2018110002.tif 000026
【図１０Ａ】
2018110002.tif 000027
【図１０Ｂ】
2018110002.tif 000028
【図１０Ｃ】
2018110002.tif 000029
【図１０Ｄ】
2018110002.tif 000030
【図１１Ａ】
2018110002.tif 000031
【図１１Ｂ】
2018110002.tif 000032
【図１２Ａ】
2018110002.tif 000033
【図１２Ｂ】
2018110002.tif 000034
【図１３Ａ】
2018110002.tif 000035
【図１３Ｂ】
2018110002.tif 000036
【図１３Ｃ】
2018110002.tif 000037
【図１４Ａ】
2018110002.tif 000038
【図１４Ｂ】
2018110002.tif 000039
【図１４Ｃ】
2018110002.tif 000040
【図１５Ａ】
2018110002.tif 000041
【図１５Ｂ】
2018110002.tif 000042
【図１５Ｃ】
2018110002.tif 000043
【図１６Ａ】
2018110002.tif 000044
【図１６Ｂ】
2018110002.tif 000045
【図１６Ｃ】
2018110002.tif 000046
【図１６Ｄ】
2018110002.tif 000047
【図１７Ａ】
2018110002.tif 000048
【図１７Ｂ】
2018110002.tif 000049
【図１８Ａ】
2018110002.tif 000050
【図１８Ｂ】
2018110002.tif 000051
【図１９Ａ】
2018110002.tif 000052
【図１９Ｂ】
2018110002.tif 000053
【図１９Ｃ】
2018110002.tif 000054
【図２０Ａ】
2018110002.tif 000055
【図２０Ｂ】
2018110002.tif 000056
【図２０Ｃ】
2018110002.tif 000057
【図２１Ａ】
2018110002.tif 000058
【図２１Ｂ】
2018110002.tif 000059
【図２１Ｃ】
2018110002.tif 000060
【図２２Ａ】
2018110002.tif 000061
【図２２Ｂ】
2018110002.tif 000062
【図２２Ｃ】
2018110002.tif 000063
【図２２Ｄ】
2018110002.tif 000064
【図２３Ａ】
2018110002.tif 000065
【図２３Ｂ】
2018110002.tif 000066
【図２４Ａ】
2018110002.tif 000067
【図２４Ｂ】
2018110002.tif 000068
【図２４Ｃ】
2018110002.tif 000069
【図２４Ｄ】
2018110002.tif 000070
【図２４Ｅ】
2018110002.tif 000071
【図２５Ａ】
2018110002.tif 000072
【図２５Ｂ】
2018110002.tif 000073
【図２５Ｃ】
2018110002.tif 000074
【図２５Ｄ】
2018110002.tif 000075
【図２５Ｅ】
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【図２５Ｆ】
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【図２６】
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【図２７】
2018110002.tif 000079