(57)【要約】【課題】インクリメンタル型デルタシグマＡＤ変換器の１変換サイクルの時間を、性能およびコストを変えずに短縮させる。【解決手段】入力アナログ信号をデルタシグマ変調した変調デジタル信号を出力するデルタシグマ変換部と、変調デジタル信号をフィルタリングしたデジタル信号を、アナログ信号のＡＤ変換結果として出力するデジタルフィルタ部と、を備え、デジタルフィルタ部は、変調デジタル信号を積算する第１演算から、変調デジタル信号の重み付け和を演算する第２演算に切り換える、インクリメンタル型デルタシグマＡＤ変換器および調整方法を提供する。【選択図】図１
2018125652.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号をデルタシグマ変調した変調デジタル信号を出力するデルタシグマ変換部と、
前記変調デジタル信号をフィルタリングしたデジタル信号を、前記入力アナログ信号のＡＤ変換結果として出力するデジタルフィルタ部と、
を備え、
前記デジタルフィルタ部は、前記変調デジタル信号を積算する第１演算から、前記変調デジタル信号の重み付け和を演算する第２演算に切り換える、インクリメンタル型デルタシグマＡＤ変換器。
【請求項２】
前記デジタルフィルタ部は、前記デルタシグマ変換部がフィルタリングすべき信号として最後に前記デジタルフィルタ部に前記変調デジタル信号を供給する第１タイミングから前記第２演算に切り換え、前記ＡＤ変換結果の出力タイミングを調整する、請求項１に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項３】
前記デルタシグマ変換部は、縦続接続された複数のアナログ積分器を含むアナログ積分部を有し、
前記デジタルフィルタ部は、前記第２演算のデジタル重み付け和の重みを、前記複数のアナログ積分器の個数に応じた重みにして、前記ＡＤ変換結果の出力タイミングを早くする、請求項２に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項４】
前記デジタルフィルタ部は、前記第１タイミングの１つ後のタイミングから、前記第１演算だけでフィルタリングした場合の出力タイミングの１つ前のタイミングまでのうち、いずれかのタイミングで、前記ＡＤ変換結果を出力する、請求項３に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項５】
前記デルタシグマ変換部は、
前記アナログ積分部の出力信号を量子化し、前記変調デジタル信号として前記デジタルフィルタ部に供給する量子化部と、
前記量子化部の出力に基づいてフィードバック信号を出力するＤＡ変換部と、
前記入力アナログ信号に前記ＤＡ変換部からのフィードバック信号を加算する加算部と、
を有し、
前記アナログ積分部は、前記加算部の出力を積分する、請求項３または４に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項６】
前記デルタシグマ変換部は、前記入力アナログ信号を前記量子化部へと伝達するフィードフォワード部を備える、請求項５に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項７】
前記フィードフォワード部は、前記複数のアナログ積分器のそれぞれの積分結果のうちの一部を前記量子化部へと伝達する、請求項６に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項８】
前記量子化部は、前記アナログ積分部の出力信号を２値または多値のデジタル信号に量子化する、請求項５から７のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項９】
前記デルタシグマ変換部は、予め定められた周期毎に前記複数のアナログ積分器が保持する積分値をリセットするリセット部を有し、
前記デジタルフィルタ部は、前記予め定められた周期毎に、フィルタリングしたデジタル信号を出力する、請求項３から８のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１０】
前記リセット部は、前記アナログ積分部をリセットするタイミングで、前記デジタルフィルタ部をリセットする、請求項９に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１１】
複数のスイッチトキャパシタを有し、入力信号をサンプリングするサンプルホールド部を更に備え、
前記サンプルホールド部は、複数のスイッチトキャパシタがそれぞれサンプリングした値を入力アナログ信号として前記デルタシグマ変換部に順次供給する、請求項９または１０に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１２】
予め定められた前記周期毎に、
予め定められたトラッキング周期において前記複数のスイッチトキャパシタに前記入力信号をそれぞれ充電させ、
予め定められたコンバージョン周期において前記複数のスイッチトキャパシタに充電した電荷を前記デルタシグマ変換部に順次転送させる
制御部を備える、
請求項１１に記載のインクリメンタル型デルタシグマＡＤ変換器。
【請求項１３】
インクリメンタル型デルタシグマＡＤ変換器のＡＤ変換結果の出力タイミングを調整する調整方法であって、
入力アナログ信号をデルタシグマ変調した変調デジタル信号を出力することと、
前記変調デジタル信号をフィルタリングしたデジタル信号を、前記入力アナログ信号のＡＤ変換結果として出力することと、
を備え、
前記変調デジタル信号をフィルタリングすることは、前記変調デジタル信号を積算する第１演算から、前記変調デジタル信号の重み付け和を演算する第２演算に切り換えることを有する、調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクリメンタル型デルタシグマＡＤ変換器および調整方法に関する。
【背景技術】
【０００２】
従来、複数の積分回路を有し、アナログ信号をデジタル信号に変換するＡＤ変換器において、予め定められた時間間隔で積分回路に蓄積された電荷をリセットするインクリメンタル型デルタシグマＡＤ変換器が知られていた（例えば、特許文献１参照）。
特許文献１  国際公開第２０１３／１３６６７６号
【発明の概要】
【発明が解決しようとする課題】
【０００３】
このようなインクリメンタル型デルタシグマＡＤ変換器は、積分回路に蓄積された電荷をリセットする周期で、デジタル変換されたデジタルデータを出力するので、当該周期が１変換サイクルとなっていた。性能およびコストが同一であれば、ＡＤ変換器の変換速度は速い方が望ましく、インクリメンタル型デルタシグマＡＤ変換器においても、コスト、分解能、および精度等を保ったまま変換速度が向上することが望まれていた。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、入力アナログ信号をデルタシグマ変調した変調デジタル信号を出力するデルタシグマ変換部と、変調デジタル信号をフィルタリングしたデジタル信号を、アナログ信号のＡＤ変換結果として出力するデジタルフィルタ部と、を備え、デジタルフィルタ部は、変調デジタル信号を積算する第１演算から、変調デジタル信号の重み付け和を演算する第２演算に切り換える、インクリメンタル型デルタシグマＡＤ変換器および調整方法を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のブロック図の一例を示す。
【図２】本実施形態に係るアナログ積分部１３０の構成例を示す。
【図３】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの第１例を示す。
【図４】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの第２例を示す。
【図５】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の変形例を示す。
【図６】本実施形態に係るサンプルホールド部１１０およびＤＡ変換部１６０の構成例を示す。
【図７】本実施形態に係るフィードフォワード部１４０の構成例を示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のブロック図の一例を示す。インクリメンタル型デルタシグマＡＤ変換器１０は、内部の回路をリセットしつつ、入力端子１２から入力するアナログ信号Ａｉｎをデジタル信号Ｄｏｕｔに変換して出力端子１４から出力する。インクリメンタル型デルタシグマＡＤ変換器１０は、デジタルフィルタの演算動作を切り換えることで、デジタル信号Ｄｏｕｔに変換する速度を向上させる。インクリメンタル型デルタシグマＡＤ変換器１０は、入力端子１２と、出力端子１４と、デルタシグマ変換部１００と、デジタルフィルタ部１９０と、を備える。
【０００９】
入力端子１２は、入力アナログ信号Ａｉｎを入力する。入力端子１２は、シングルエンド入力でよく、これに代えて、差動入力であってもよい。入力端子１２が差動入力の場合、当該入力端子１２は、正側入力から正側信号Ａｉｎｐが、負側入力から負側信号Ａｉｎｎが入力する。入力端子１２は、入力した入力信号Ａｉｎをデルタシグマ変換部１００に供給する。
【００１０】
出力端子１４は、入力アナログ信号Ａｉｎに応じて当該インクリメンタル型デルタシグマＡＤ変換器１０が変換したデジタル信号ＤＯＵＴを出力する。出力端子１４は、シングルエンド出力でよく、これに代えて、差動出力であってもよい。
【００１１】
デルタシグマ変換部１００は、入力アナログ信号Ａｉｎをデルタシグマ変調した変調デジタル信号Ｙを出力する。デルタシグマ変換部１００は、加算部１２０と、アナログ積分部１３０と、量子化部１５０と、ＤＡ変換部１６０と、リセット部１７０と、制御部１８０と、を有する。
【００１２】
加算部１２０は、入力端子１２から入力する入力信号ＡｉｎにＤＡ変換部からのフィードバック信号を加算する。加算部１２０は、入力端子１２が差動入力の場合、当該差動信号の正側信号Ａｉｎｐおよび負側信号Ａｉｎｐに、それぞれ符号の異なるフィードバック信号を加算してよい。加算部１２０は、加算結果をアナログ積分部１３０に供給する。
【００１３】
アナログ積分部１３０は、アナログ積分器を含み、加算部１２０の出力を積分する。アナログ積分部１３０は、縦続接続された複数のアナログ積分器を含んでよい。アナログ積分部１３０は、積分した結果を出力信号Ｖｏｕｔ（ｉ）として量子化部１５０に供給する。
【００１４】
量子化部１５０は、アナログ積分部１３０の出力信号Ｖｏｕｔ（ｉ）を量子化する。量子化部１５０は、外部から供給されるクロック信号等に応じて、アナログ積分部１３０の積分結果を量子化し、積分結果に応じたビットストリームを出力する。量子化部１５０は、１ビット量子化器またはマルチビット量子化器として機能してよい。即ち、量子化部１５０は、アナログ積分部１３０の出力信号Ｖｏｕｔ（ｉ）を２値または多値のデジタル信号に量子化してよい。
【００１５】
例えば、量子化部１５０として１ビット量子化器を用いた場合、ビットストリームは、予め定められた数の１ビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力信号Ａｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号毎に、出力信号Ｖｏｕｔ（ｉ）および予め定められた閾値を比較し、当該閾値を超えたか否かに応じて、当該出力信号Ｖｏｕｔ（ｉ）を１または０のデジタルコードに変換してよい。
【００１６】
また、例えば、量子化部１５０としてＭビット量子化器を用いた場合、ビットストリームは、予め定められた数のＭビットデータ（デジタルコード）の列（シリアルデジタルコード）であり、当該デジタルコードを積算した値が入力信号Ａｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号毎に、Ｍビット分の比較器により出力信号Ｖｏｕｔ（ｉ）および予め定められたＭビットの閾値を比較し、各比較器が当該閾値を超えたか否かに応じて、当該出力信号Ｖｏｕｔ（ｉ）をＭビットのデジタルコードに変換してよい。
【００１７】
即ち、インクリメンタル型デルタシグマＡＤ変換器１０は、入力信号Ａｉｎを一定の変換サイクル毎にデジタル値へ変換するが、量子化部１５０は、１変換サイクルよりも速い、外部から供給されるクロック信号等に応じて、入力信号Ａｉｎに対応するシリアルデジタルコードを出力する。このように、クロック信号に同期した複数のサンプル毎に、入力信号Ａｉｎはデジタル値へ変換され、１変換サイクルに対するサンプリング数をオーバーサンプリング比とする。即ち、シリアルデジタルコードに含まれるデジタルコードの数は、オーバーサンプリング比に等しくなる。
【００１８】
例えば、インクリメンタル型デルタシグマＡＤ変換器１０のオーバーサンプリング比が６０の場合、量子化部１５０は、１変換サイクル毎に６０個のデジタルコードを含むシリアルデジタルコードを出力する。量子化部１５０は、量子化したデジタル信号Ｙを変調デジタル信号としてＤＡ変換部１６０およびデジタルフィルタ部１９０に供給する。
【００１９】
ＤＡ変換部１６０は、量子化部１５０の出力に基づいてフィードバック信号を出力する。ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号Ｙを、対応するアナログ信号にＤＡ変換し、変換したアナログ信号をフィードバック信号として加算部１２０へと供給する。フィードバック信号は、予め定められた基準電圧でよい。フィードバック信号については後述する。ＤＡ変換部１６０は、クロック信号と同期してデジタル信号Ｙをアナログ信号に変換してよい。
【００２０】
リセット部１７０は、予め定められた周期毎にアナログ積分部１３０が保持する積分値をリセットする。また、リセット部１７０は、アナログ積分部１３０をリセットするタイミングで、デジタルフィルタ部１９０もリセットしてよい。リセット部１７０は、当該インクリメンタル型デルタシグマＡＤ変換器１０が入力信号Ａｉｎをデジタル値へ変換する毎に、アナログ積分部１３０およびデジタルフィルタ部１９０をリセットしてよい。リセット部１７０は、一例として、デジタル値への１変換サイクル毎に、アナログ積分部１３０およびデジタルフィルタ部１９０にリセット信号を供給してそれぞれリセットする。
【００２１】
制御部１８０は、当該インクリメンタル型デルタシグマＡＤ変換器１０の動作を制御する。制御部１８０は、例えば、アナログ積分部１３０およびデジタルフィルタ部１９０の動作を制御する。制御部１８０は、内部または外部から供給されるクロック信号等に応じて、各部の制御動作を実行してよい。また、制御部１８０は、クロック発振器を有して、各部の制御動作を実行してもよい。
【００２２】
デジタルフィルタ部１９０は、量子化部１５０が出力する変調デジタル信号をフィルタリングしたデジタル信号を、入力アナログ信号のＡＤ変換結果として出力する。デジタルフィルタ部１９０は、予め定められた周期毎に、フィルタリングしたデジタル信号を出力してよい。デジタルフィルタ部１９０は、量子化部１５０から受け取ったデジタル信号Ｙをフィルタリングして出力する。デジタルフィルタ部１９０は、デジタル信号Ｙのビットストリームを積算する第１演算により、デジタル積分する積分フィルタとして機能してよい。この場合、デジタルフィルタ部１９０は、積算した値に予め定められた係数を乗じてデジタル値を演算してもよい。
【００２３】
また、デジタルフィルタ部１９０は、デジタル信号Ｙのビットストリームの重み付け和を演算する第２演算により、デジタル積分する演算フィルタとして機能してよい。デジタルフィルタ部１９０は、変調デジタル信号を積算する第１演算から、変調デジタル信号の重み付け和を演算する第２演算に切り換えてよい。デジタルフィルタ部１９０は、クロック信号と同期してデジタル値を演算してよい。また、デジタルフィルタ部１９０は、リセット部１７０からリセット信号を受け取ったことに応じて、積算量をリセットしてよい。
【００２４】
また、デジタルフィルタ部１９０は、ローパスフィルタを有し、量子化部１５０で発生する量子化ノイズを低減させてよい。また、デジタルフィルタ部１９０は、デシメーションフィルタを有し、サンプリング周波数を低減させてもよい。デジタルフィルタ部１９０は、演算結果のデジタル値を出力端子１４に供給する。出力端子１４は、受け取ったデジタル値を、当該インクリメンタル型デルタシグマＡＤ変換器１０のデジタル出力ＤＯＵＴとして出力する。
【００２５】
以上のように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、リセット部１７０によるアナログ積分部１３０およびデジタルフィルタ部１９０のリセットと、入力信号Ａｉｎのデジタル出力への変換とを、クロック信号に同期して繰り返す。なお、インクリメンタル型デルタシグマＡＤ変換器１０は、リセット部１７０によるリセット動作が無ければ、デルタシグマＡＤ変換器として動作してよい。
【００２６】
図２は、本実施形態に係るアナログ積分部１３０の構成例を示す。図２は、加算部１２０から正側信号ＳＰおよび負側信号ＳＮによる差動信号がアナログ積分部１３０に入力する例を示す。アナログ積分部１３０は、複数のアナログ積分器と、複数のスイッチトキャパシタとを有する。図２に示すアナログ積分部１３０は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の３つのアナログ積分器を有する例を示す。また、アナログ積分部１３０は、第１スイッチトキャパシタ２４０および第２スイッチトキャパシタ２４５の２つのスイッチトキャパシタを有する例を示す。
【００２７】
また、図２は、３つのアナログ積分器のそれぞれが、２つの入力端子と２つの出力端子をそれぞれ有し、差動信号を入力して差動信号を出力する例を示す。なお、アナログ積分器の２つの入力端子のうちの一方を第１入力端子とし、他方を第２入力端子とする。また、アナログ積分器の２つの出力端子のうちの一方を第１出力端子とし、他方を第２出力端子とする。
【００２８】
アナログ積分器は、アナログ増幅器、帰還キャパシタ、およびリセットスイッチをそれぞれ含む。図２は、第１アナログ積分器２１０が、第１アナログ増幅器２１２、正側帰還キャパシタＣｉ１ｐ、負側帰還キャパシタＣｉ１ｎ、正側リセットスイッチ２１４、および負側リセットスイッチ２１６を含む例を示す。また、第２アナログ積分器２２０が、第２アナログ増幅器２２２、正側帰還キャパシタＣｉ２ｐ、負側帰還キャパシタＣｉ２ｎ、正側リセットスイッチ２２４、および負側リセットスイッチ２２６を含み、また、第３アナログ積分器２３０が、第３アナログ増幅器２３２、正側帰還キャパシタＣｉ３ｐ、負側帰還キャパシタＣｉ３ｎ、正側リセットスイッチ２３４、および負側リセットスイッチ２３６を含む例を示す。
【００２９】
アナログ増幅器は、正側入力端子および負側入力端子に入力される信号を増幅してそれぞれ出力する。アナログ増幅器は、例えば、差動入力型の増幅回路である。また、アナログ増幅器は、シングルエンド出力でよく、これに代えて、差動出力もよい。アナログ増幅器は、一例として、ＯＰアンプである。図２は、第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２、の３つのアナログ積分器が、差動入力および差動出力のアナログ増幅器をそれぞれ含む例を示す。なお、図２において、アナログ増幅器の正側入力端子は、アナログ積分器の第１入力端子に、負側入力端子は、第２入力端子に接続されるものとする。
【００３０】
帰還キャパシタのそれぞれは、入力信号に応じた電荷を順次蓄積する。帰還キャパシタは、例えば、１サンプリング毎に、前段から後段へと電荷を順次蓄積する。一例として、正側信号ＳＰに応じて、第１クロックにおいて正側帰還キャパシタＣｉ１ｐに蓄積された電荷は、次の第２クロックにおいて正側帰還キャパシタＣｉ２ｐで蓄積され、次の第３クロックにおいて正側帰還キャパシタＣｉ３ｐで蓄積される。同様に、負側信号ＳＮに応じて、第１クロックにおいて負側帰還キャパシタＣｉ１ｎに蓄積された電荷は、次の第２クロックにおいて負側帰還キャパシタＣｉ２ｎで蓄積され、次の第３クロックにおいて負側帰還キャパシタＣｉ３ｎで蓄積される。
【００３１】
リセットスイッチは、リセット部１７０からの指示に応じて、帰還キャパシタに蓄積された電荷を放電させてアナログ積分器をそれぞれリセットする。リセットスイッチは、例えば、リセット部１７０から供給されるリセット信号に応じて、帰還キャパシタの端子間を接続し、蓄積された電荷を放電させる。図２の例は、リセット部１７０からの指示に応じて、正側リセットスイッチ２１４、負側リセットスイッチ２１６、正側リセットスイッチ２２４、負側リセットスイッチ２２６、正側リセットスイッチ２３４、および負側リセットスイッチ２３６がそれぞれオン状態に切り換わり、第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２をリセットする。
【００３２】
スイッチトキャパシタは、アナログ積分器の間に設けられ、前段に接続されたアナログ積分器に蓄積された電荷を後段に接続されたアナログ積分器へとそれぞれ伝達する。スイッチトキャパシタは、充放電用のキャパシタと、当該キャパシタの前段および後段に設けられるスイッチを含む。前段のスイッチは、キャパシタの一方の端子の接続先を、スイッチトキャパシタの前段回路および基準電位のいずれかに切り換える。後段のスイッチは、キャパシタの他方の端子の接続先を、スイッチトキャパシタの後段回路および基準電位のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。
【００３３】
スイッチトキャパシタは、例えば、一のクロックにおいて、キャパシタの一方の端子が前段のアナログ積分器に接続され、キャパシタの他方の端子が基準電位と接続されることで、前段に接続されるアナログ積分器の出力電荷を当該キャパシタが充電する。この場合、スイッチトキャパシタは、次のクロックにおいて、キャパシタの一方の端子が基準電位に接続され、キャパシタの他方の端子が後段のアナログ積分器と接続されることで、当該キャパシタが充電した電荷を後段のアナログ積分器へと放電する。
【００３４】
図２は、第１スイッチトキャパシタ２４０が、第１アナログ積分器２１０および第２アナログ積分器２２０の間に接続される例を示す。第１スイッチトキャパシタ２４０は、前段スイッチ２４２および後段スイッチ２４４を用いて、前段の正側帰還キャパシタＣｉ１ｐに蓄積された電荷を、キャパシタＣｓ２ｐが充電して、後段の正側帰還キャパシタＣｉ２ｐへと放電して伝達する。この場合、同様に、第１スイッチトキャパシタ２４０は、前段の負側帰還キャパシタＣｉ１ｎに蓄積された電荷を、キャパシタＣｓ２ｎが充電して、後段の負側帰還キャパシタＣｉ２ｎへと放電して伝達する。
【００３５】
また、図２は、第２スイッチトキャパシタ２４５が、第２アナログ積分器２２０および第３アナログ積分器２３０の間に接続される例を示す。第２スイッチトキャパシタ２４５は、前段スイッチ２４６および後段スイッチ２４８を用いて、前段の正側帰還キャパシタＣｉ２ｐに蓄積された電荷を、キャパシタＣｓ３ｐが充電して、後段の正側帰還キャパシタＣｉ３ｐへと放電して伝達する。この場合、同様に、第２スイッチトキャパシタ２４５は、前段の負側帰還キャパシタＣｉ２ｎに蓄積された電荷を、キャパシタＣｓ３ｎが充電して、後段の負側帰還キャパシタＣｉ３ｎへと放電して伝達する。
【００３６】
以上のように、アナログ積分部１３０は、複数のアナログ積分器が直列に接続され、正側信号ＳＰおよび負側信号ＳＮを、クロック毎に前段のアナログ積分器から後段のアナログ積分器へと電荷を順次蓄積して伝達する。アナログ積分部１３０は、最も後段のアナログ積分器の帰還キャパシタに蓄積された電荷を、量子化部１５０へと出力する。
【００３７】
例えば、図２に示すアナログ積分部１３０は、３段のアナログ積分器を有するので、第１クロックで第１アナログ積分器２１０に蓄積された電荷は、第３クロックで第３アナログ積分器２３０に伝達されて量子化部１５０へと出力される。また、後述するように、アナログ積分部１３０がフィードフォワード部を有する場合、最も後段のアナログ積分器は、フィードフォワード部を介して量子化部１５０へと出力する。
【００３８】
また、制御部１８０は、アナログ積分部１３０に制御信号を供給して、このようなアナログ積分部１３０の動作を実行させる。制御部１８０は、一例として、予め定められた周波数のクロック信号を発生するクロック発振器を有し、アナログ積分部１３０にクロック信号を供給する。また、制御部１８０は、アナログ積分部１３０へのクロック信号の供給を停止して、アナログ積分部１３０の積分動作を停止させてよい。
【００３９】
なお、図２は、アナログ積分部１３０が３つのアナログ積分器を有する例を説明したが、これに代えて、アナログ積分部１３０は、２つ、または４以上のアナログ積分器を有してもよい。この場合、スイッチトキャパシタは、アナログ積分器の数に応じて、アナログ積分部１３０に１または３以上設けられてよい。
【００４０】
以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、入力するアナログ信号を積分し、積分結果の量子化結果に応じて、当該入力するアナログ信号に基準電圧を加算または減算するフィードバック制御を実行する。これにより、インクリメンタル型デルタシグマＡＤ変換器１０は、入力するアナログ信号に応じたシリアルデジタルコードを精度よく出力することができる。また、インクリメンタル型デルタシグマＡＤ変換器１０は、このようなシリアルデジタルコードをデジタル処理して、アナログ信号に応じたデジタル信号を精度よく出力することができる。
【００４１】
インクリメンタル型デルタシグマＡＤ変換器１０は、デルタシグマＡＤ変換器とは異なり、一定の周期でアナログ積分部１３０に蓄積された電荷を放電してリセットする。これにより、一の変換サイクルにおいて変換されたデジタル値は、一の変換サイクルとは異なるサイクルで蓄積された電荷の影響を受けることなく、アナログ入力信号の値をより正確に変換した値にすることができる。
【００４２】
本実施形態のインクリメンタル型デルタシグマＡＤ変換器１０は、デジタルフィルタ部１９０が変調デジタル信号を積算する第１演算から、変調デジタル信号の重み付け和を演算する第２演算に切り換えることにより、ＡＤ変換結果の出力タイミングを調整する。このような調整動作を説明する前に、まず、インクリメンタル型デルタシグマＡＤ変換器１０が第１演算だけを実行した場合の動作について説明する。
【００４３】
図３は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの第１例を示す。図３は、時間軸方向に、各部が処理するデータまたは各部のタイミング信号を示す。
【００４４】
例えば、「ＣＯＮＶ  ＣＬＫ」と示した信号波形は、インクリメンタル型デルタシグマＡＤ変換器１０の変換周期を示す。一例として、「ＣＯＮＶ  ＣＬＫ」がハイ電位の場合に、リセット部１７０からリセット信号が各部に供給される。また、「ＣＯＮＶ  ＣＬＫ」がロー電位の場合に、デルタシグマ変換部１００およびデジタルフィルタ部１９０がクロック信号に応じて動作し、ＡＤ変換動作が実行される。なお、本実施形態において、「ＣＯＮＶ  ＣＬＫ」がロー電位となる期間を、コンバージョン周期とする。
【００４５】
図３の「ＣＬＫ」と示した信号波形は、クロック信号を示す。例えば、アナログ積分部１３０は、リセット部１７０からリセット信号を受け取ってから、１番目のクロック信号に応じて積分動作を開始し、２番目のクロック信号以降において、積分結果Ｖｏｕｔ（１）を出力し始める。
【００４６】
図３の「Ｙ」と示したデータ列は、量子化部１５０がクロック信号に応じてアナログ積分部１３０の積分結果Ｖｏｕｔ（ｉ）を量子化したデジタル信号を示す。量子化部１５０は、２番目のクロック信号から、デジタル信号をＤ（１）、Ｄ（２）、・・・と、順次出力する。即ち、Ｙ（ｉ）＝Ｄ（ｉ）である。ここで、図３は、１変換サイクルにおいて、量子化部１５０がｊ個のデジタル信号を出力する例を示す。
【００４７】
デジタルフィルタ部１９０は、量子化部１５０から順次受け取るｊ個のデジタル信号を積算（デジタル積分）する第１演算を実行する。図３の「ＤＩＧＩＮＴ１」、「ＤＩＧＩＮＴ２」、および「ＤＩＧＩＮＴ３」は、デジタルフィルタ部１９０が実行する第１演算のクロック毎の積算過程の一例を示す。なお、図３は、アナログ積分部１３０が３つの積分器を有することに対応して、「ＤＩＧＩＮＴ１」、「ＤＩＧＩＮＴ２」、および「ＤＩＧＩＮＴ３」の３つのデータ列を用いて３回のデジタル積分を実行する例を示す。
【００４８】
例えば、「ＤＩＧＩＮＴ１」で示すデータ列は、クロック信号に応じて、量子化部１５０が出力するデジタル信号を積算する。即ち、「ＤＩＧＩＮＴ１」のデータ列をＩ１（ｋ）とすると、Ｉ１（ｋ）は、量子化部１５０が出力するデジタル信号Ｄ（ｋ）を積算する次式で示すことができる。なお、一例として、初期値Ｉ１（１）＝Ｄ（１）である。
（数１）
Ｉ１（ｋ）＝Ｉ１（ｋ−１）＋Ｄ（ｋ）
【００４９】
同様に、「ＤＩＧＩＮＴ２」で示すデータ列は、「ＤＩＧＩＮＴ１」で示すデータ列を積算し、「ＤＩＧＩＮＴ３」で示すデータ列は、「ＤＩＧＩＮＴ２」で示すデータ列を積算する。即ち、「ＤＩＧＩＮＴ２」のデータ列をＩ２（ｋ）、「ＤＩＧＩＮＴ３」のデータ列をＩ３（ｋ）とすると、Ｉｎ（ｋ）は、次式で示すことができる。
（数２）
Ｉｎ（ｋ）＝Ｉｎ（ｋ−１）＋Ｉｎ−１（ｋ）
【００５０】
ここで、ｎ＝２、３であるが、（数２）式のｎの値は、アナログ積分部１３０が有する積分の個数Ｌと略同一の数でよい。即ち、デジタルフィルタ部１９０は、Ｌ個のデータ列を用いてデジタル積分を実行してよい。また、（数１）、（数２）式のｋの値は、デジタルフィルタ部１９０の１回のデジタル積分で実行する積算回数を示す。図３は、１変換サイクルにおいて量子化部１５０がｊ個のデジタル信号を出力することに応じて、デジタルフィルタ部１９０が１回のデジタル積分でｊ回の積算を実行する例を示す。
【００５１】
このように、デジタルフィルタ部１９０は、リセット部１７０からリセット信号を受け取ってから、２番目のクロック信号において第１演算を開始し、Ｌ回のデジタル積分を実行する。したがって、デジタルフィルタ部１９０は、ｊ＋Ｌ＋１番目のクロック信号において、積分結果ＩＬ（ｊ）を算出する。図５は、デジタルフィルタ部１９０が、ｊ＋４番目のクロック信号において、積分結果Ｉ３（ｊ）を算出した例を示す。
【００５２】
インクリメンタル型デルタシグマＡＤ変換器１０は、積分結果Ｉ３（ｊ）を、１変換サイクルの変換結果として、出力端子１４からデジタル信号ＤＯＵＴとして出力する。図３の「ＤＯＵＴ」と示したデータ列は、デジタル信号ＤＯＵＴが出力するタイミングの一例を示す。即ち、図３は、第１演算を用いたデジタルフィルタ部１９０により、インクリメンタル型デルタシグマＡＤ変換器１０が、ｊ＋５番目のクロック信号において積分結果Ｉ３（ｊ）をデジタル信号ＤＯＵＴとして出力する例を示す。
【００５３】
これに対して、デジタルフィルタ部１９０が第１演算および第２演算を用いることにより、インクリメンタル型デルタシグマＡＤ変換器１０は、積分結果Ｉ３（ｊ）の出力タイミングを調整することができる。例えば、デジタルフィルタ部１９０は、ｊ＋１番目以降のクロック信号において、第１演算に代えて、予め定められた第２演算を実行して、積分結果の出力タイミングを早める。
【００５４】
デジタルフィルタ部１９０は、一例として、デルタシグマ変換部１００がフィルタリングすべき信号として最後にデジタルフィルタ部１９０に変調デジタル信号を供給する第１タイミングから第２演算に切り換え、ＡＤ変換結果の出力タイミングを調整する。ここで、図３の例における第１タイミングは、ｊ＋２番目のクロック信号のタイミングに相当する。即ち、デジタルフィルタ部１９０は、ｊ＋２番目のクロック信号において、デジタル重み付け和に切り換える。量子化部１５０は、ｊ＋１番目のクロック信号において、Ｄ（１）からＤ（ｊ）の１変換サイクルで積算すべきｊ個のデータを出力する。
【００５５】
即ち、デジタルフィルタ部１９０は、ｊ＋１番目のクロック信号において積分すべきデータを全て取得できるので、適切な演算を用いることにより、次のｊ＋２番目のクロック信号において積分結果を算出することができる。デジタルフィルタ部１９０は、一例として、次式に示すデジタル重み付け和を実行することで、積分結果Ｉ３（ｊ）を算出することができる。なお、次式は、アナログ積分部１３０のアナログ積分器の数Ｌが３の場合の例を示す。
（数３）
Ｉ３（ｊ）＝Ｉ３（ｊ−１）＋Ｉ２（ｊ）
＝｛Ｉ３（ｊ−２）＋Ｉ２（ｊ−１）｝＋｛Ｉ２（ｊ−１）＋Ｉ１（ｊ）｝
＝｛Ｉ３（ｊ−３）＋Ｉ２（ｊ−２）｝＋２｛Ｉ２（ｊ−２）＋Ｉ１（ｊ−１）｝
＋｛Ｉ１（ｊ−１）＋Ｄ（ｊ）｝
＝Ｉ３（ｊ−３）＋３・Ｉ２（ｊ−２）＋３・Ｉ１（ｊ−１）＋Ｄ（ｊ）
【００５６】
図３に示すように、Ｉ３（ｊ−３）、Ｉ２（ｊ−２）、Ｉ１（ｊ−１）、およびＤ（ｊ）は、いずれもデジタルフィルタ部１９０がｊ＋１番目のクロック信号において取得するデジタル値であるから、ｊ＋２番目のクロック信号において（数３）式を演算することができる。デジタルフィルタ部１９０が以上の演算を実行した例を図４に示す。
【００５７】
図４は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０のタイミングチャートの第２例を示す。図４に示すタイミングチャートの第２例において、図３に示されたタイミングチャートの第１例の動作と略同一のものには同一の符号を付け、説明を省略する。デジタルフィルタ部１９０は、ｊ＋１番目のクロック信号において、デジタル値Ｉ３（ｊ−３）、Ｉ２（ｊ−２）、Ｉ１（ｊ−１）、およびＤ（ｊ）を取得する。したがって、デジタルフィルタ部１９０は、（数３）式のデジタル重み付け和を用いることで、ｊ個のデータのデジタル積分の結果を算出できる。図４は、デジタルフィルタ部１９０がｊ＋２番目のクロック信号において、積分結果Ｉ３（ｊ）を出力する例を示す。
【００５８】
なお、（数３）式は、Ｌ＝３の場合に用いることができる重み付け和の例であり、Ｌの値に応じて、重み付け和の式は（数３）式とは異なる式となる。即ち、デジタルフィルタ部１９０は、デジタル重み付け部の重みを、複数のアナログ積分器の個数Ｌに応じた重みにして、ＡＤ変換結果の出力タイミングを早くする。
【００５９】
以上の本実施形態に係るデジタルフィルタ部１９０は、ｊ＋２番目のクロック信号において、第１演算から第２演算に切り換えた例を説明したが、これに限定されることはない。例えば、デジタルフィルタ部１９０は、ｊ＋３番目のクロック信号において、次式で示す第２演算に切り換えてもよい。
（数４）
Ｉ３（ｊ）＝Ｉ３（ｊ−１）＋Ｉ２（ｊ）
＝｛Ｉ３（ｊ−２）＋Ｉ２（ｊ−１）｝＋｛Ｉ２（ｊ−１）＋Ｉ１（ｊ）｝
＝Ｉ３（ｊ−２）＋２・Ｉ２（ｊ−１）＋Ｉ１（ｊ）
【００６０】
このように、デジタルフィルタ部１９０は、デジタル重み付け和を用いることで、デジタル積分の算出結果の出力タイミングを早めることができる。したがって、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、図１に示すインクリメンタル型デルタシグマＡＤ変換器１０と略同一の精度のデジタル変換結果をより早く出力させることができる。
【００６１】
なお、（数３）式および（数４）式は、アナログ積分部１３０が３つのアナログ積分器を有する例であり、インクリメンタル型デルタシグマＡＤ変換器１０が出力タイミングを調節できる範囲は２クロックに限定されることはない。即ち、アナログ積分部１３０がＬ個のアナログ積分器を有する場合、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０は、Ｌ−１のクロック数の範囲で出力タイミングを調節することができる。
【００６２】
即ち、デジタルフィルタ部１９０は、第１タイミングの１つ後のタイミングから、第１演算だけでフィルタリングした場合の出力タイミングの１つ前のタイミングまでのうち、いずれかのタイミングで、ＡＤ変換結果を出力することができる。この場合、重み付け和の重みは、アナログ積分部１３０が有するアナログ積分器の個数と、調節するクロック数とに応じた重みが用いられる。
【００６３】
このような動作については、製品のコストにほとんど影響を当てないので、インクリメンタル型デルタシグマＡＤ変換器１０は、コストを増加させずに、変換結果の出力タイミングを調節して１変換サイクルを短縮することができる。即ち、本実施形態のインクリメンタル型デルタシグマＡＤ変換器１０によれば、コスト、分解能、および精度等を保ったまま、高速なＡＤ変換を実現することができる。
【００６４】
以上のインクリメンタル型デルタシグマＡＤ変換器１０は、入力信号をそのままデジタル信号に変換する例を説明したが、これに限定されることはない。インクリメンタル型デルタシグマＡＤ変換器１０は、入力信号をサンプリングするサンプルホールド部を更に備えてよい。また、インクリメンタル型デルタシグマＡＤ変換器１０は、量子化部１５０のデジタル出力を、より高速にアナログ入力信号を反映させたものにすべく、フィードフォワード回路を備えてもよい。このようなインクリメンタル型デルタシグマＡＤ変換器１０について、次に説明する。
【００６５】
図５は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１０の変形例を示す。本変形例のインクリメンタル型デルタシグマＡＤ変換器１０において、図１に示されたインクリメンタル型デルタシグマＡＤ変換器１０の動作と略同一のものには同一の符号を付け、説明を省略する。インクリメンタル型デルタシグマＡＤ変換器１０は、サンプルホールド部１１０およびフィードフォワード部１４０を更に備える。
【００６６】
サンプルホールド部１１０は、入力するアナログ信号の振幅値をサンプリングして、サンプリングした値を保持（ホールド）する。サンプルホールド部１１０は、１変換サイクルにおいて、１回のサンプリングとホールド、１回のサンプリングと複数回のホールド、または、複数回のサンプリングとホールドを実行してよい。サンプルホールド部１１０は、クロック信号等に同期して、サンプリングおよびホールドを繰り返してよい。ここで、クロック信号の周波数は、入力信号の周波数と比較して数倍から数十倍程度以上の周波数であることが望ましく、この場合、サンプルホールド部１１０は、入力するアナログ信号をオーバーサンプリングすることになる。
【００６７】
なお、このようなクロック信号は、当該インクリメンタル型デルタシグマＡＤ変換器１０の内部または外部に設けられたクロック信号発生部で発生し、当該インクリメンタル型デルタシグマＡＤ変換器１０の内部の各部に供給される。一例として、このようなクロック信号を制御部１８０が供給する。図５は、サンプルホールド部１１０が入力するアナログ信号Ａｉｎをサンプリングし、ホールドした値を出力する例を示す。サンプルホールド部１１０は、ホールドした値を加算部１２０に出力する。サンプルホールド部１１０については、後に説明する。
【００６８】
フィードフォワード部１４０は、複数のアナログ積分器のそれぞれの積分結果のうちの一部を量子化部１５０へと伝達する。また、フィードフォワード部１４０は、入力アナログ信号を量子化部１５０へと伝達する。フィードフォワード部１４０は、複数のアナログ積分器の出力の一部と、入力アナログ信号とを、アナログ積分部１３０のアナログ出力に含めて伝達してよい。
【００６９】
例えば、図２に示すアナログ積分部１３０を有するデルタシグマ変換部１００が、このようなフィードフォワード部１４０を有する場合を考える。この場合、第１アナログ積分器２１０の出力信号ＩＮＴ１０ＰおよびＩＮＴ１０Ｎと、第２アナログ積分器２２０の出力信号ＩＮＴ２０ＰおよびＩＮＴ２０Ｎとが、フィードフォワード部１４０によって量子化部１５０に伝達される。このようなフィードフォワード部１４０について、後に説明する。
【００７０】
図６は、本実施形態に係るサンプルホールド部１１０およびＤＡ変換部１６０の構成例を示す。図６に示すサンプルホールド部１１０およびＤＡ変換部１６０は、図５に示したサンプルホールド部１１０のより詳細な構成例を示す。なお、図６は、サンプルホールド部１１０に差動信号が入力される例を示す。
【００７１】
サンプルホールド部１１０は、１または複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマＡＤ変換器１０に入力する入力信号ＡＩＮＰおよびＡＩＮＮをサンプリングする。サンプルホールド部１１０は、オーバーサンプリング比Ｎと略同一の数のスイッチトキャパシタを含んでよい。複数のスイッチトキャパシタは、キャパシタＣｓ１ｐｊと、キャパシタＣｓ１ｎｊと、各キャパシタの前段および後段に切換スイッチをそれぞれ有する。なお、ｊは、１からｍまでの自然数とし、ｍは、オーバーサンプリング比Ｎと略同一の値とする。
【００７２】
キャパシタＣｓ１ｐｊの前段のスイッチは、キャパシタＣｓ１ｐｊの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣｓ１ｐｊの後段のスイッチは、キャパシタＣｓ１ｐｊの他方の端子を、基準電位および加算部１２０のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。
【００７３】
同様に、キャパシタＣｓ１ｎｊの前段のスイッチは、キャパシタＣｓ１ｎｊの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣｓ１ｎｊの後段のスイッチは、キャパシタＣｓ１ｎｊの他方の端子を、基準電位および加算部１２０のいずれかに切り換える。
【００７４】
制御部１８０は、このようなサンプルホールド部１１０の複数のスイッチトキャパシタに信号φｔをそれぞれ供給して制御する。制御部１８０は、例えば、第２タイミング（一例として、信号φｔがハイ電位）において、キャパシタＣｓ１ｐｊの一方の端子を入力端子ＡＩＮＰに接続させ、他方の端子を基準電位に接続させて、正側のアナログ入力信号を充電する。この場合、制御部１８０は、第２タイミングにおいて、キャパシタＣｓ１ｎｊの一方の端子を入力端子ＡＩＮＮに接続させ、他方の端子を基準電位に接続させて、負側のアナログ入力信号を充電する。
【００７５】
本実施形態において、このような第２タイミングを、トラッキング周期とする。即ち、制御部１８０は、予め定められたトラッキング周期において複数のスイッチトキャパシタに入力信号をそれぞれ充電させる。
【００７６】
また、制御部１８０は、ｊ番目のキャパシタＣｓ１ｎｊを、トラッキング周期からｊ番目にずれたタイミング（信号φｉｊがハイ電位）において、一方の端子を基準電位に接続させ、他方の端子を加算部１２０に接続させ、充電した正側のアナログ入力信号をアナログ積分部１３０へと順次放電する。同様に、制御部１８０は、ｊ番目のキャパシタＣｓ１ｐｊを、第２タイミングからｊ番目にずれたタイミングにおいて、一方の端子を基準電位に接続させ、他方の端子を加算部１２０に接続させ、充電した負側のアナログ入力信号をアナログ積分部１３０へと順次放電する。
【００７７】
本実施形態において、このように制御部１８０が複数のスイッチトキャパシタを放電させるタイミングを、コンバージョン周期とする。即ち、制御部１８０は、予め定められたコンバージョン周期において複数のスイッチトキャパシタに充電した電荷をアナログ積分部１３０に順次転送させる。ここで、１変換サイクル（第１周期）は、トラッキング周期およびコンバージョン周期の和である。
【００７８】
また、複数のスイッチトキャパシタは、第１周期において、Ｎ回のサンプリングを実行し、Ｎ回のサンプリング結果を出力してよい。また、サンプルホールド部１１０は、第１周期に対するサンプリング数の比であるオーバーサンプリング比Ｎと、同数のスイッチトキャパシタを有してよい。この場合、Ｎ個のスイッチトキャパシタは、アナログ積分部１３０への電荷の転送動作を、コンバージョン周期内で完了させるように、順次実行してよい。なお、スイッチトキャパシタの数Ｎは、１変換サイクルにおいて量子化部１５０が出力するデジタル信号の数ｊと同一であってよい。
【００７９】
制御部１８０は、一例として、複数のスイッチトキャパシタを、第１クロックにおいてそれぞれアナログ入力信号を充電させ、第１クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号をアナログ積分部１３０へと順次放電させる。これにより、サンプルホールド部１１０は、第１クロックにおいて複数のスイッチトキャパシタがそれぞれサンプリングした略同一のアナログ値を、第１クロック以降において、入力アナログ信号としてデルタシグマ変換部１００へと順次供給することができる。即ち、サンプルホールド部１１０は、アナログ信号が高速に変化しても、一のタイミングの値を保持してデジタル値へと変換することができる。
【００８０】
ＤＡ変換部１６０は、第１基準電圧ＲＥＦＰと、第２基準電圧ＲＥＦＮと、キャパシタＣｆｂｐと、キャパシタＣｆｂｎと、第１スイッチ部１６２と、第２スイッチ部１６４と、第３スイッチ部１６６と、を有する。第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮは、絶対値が略同一の電圧値を有し、極性が互いに逆となる電圧をそれぞれ出力する。一例として、第１基準電圧ＲＥＦＰは、正極性の電圧を出力し、第２基準電圧ＲＥＦＮは、負極性の電圧を出力する。
【００８１】
第１スイッチ部１６２は、キャパシタＣｆｂｐの一方の端子を、第１基準電圧ＲＥＦＰおよび基準電位のいずれかに切り換える。また、第１スイッチ部１６２は、キャパシタＣｆｂｎの一方の端子を、第２基準電圧ＲＥＦＮおよび基準電位のいずれかに切り換える。例えば、制御部１８０が供給する信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐの一方の端子は第１基準電圧ＲＥＦＰに接続し、キャパシタＣｆｂｎの一方の端子は第２基準電圧ＲＥＦＮに接続する。この場合、制御部１８０が供給する信号φｉがハイ電位のタイミングにおいて、キャパシタＣｆｂｐの一方の端子およびキャパシタＣｆｂｎの一方の端子は、基準電位に接続する。
【００８２】
第２スイッチ部１６４は、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を、基準電位に接続するか否かを切り換える。第２スイッチ部１６４は、例えば、信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子は基準電位に接続し、信号φｉがハイ電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。制御部１８０は、第１スイッチ部１６２および第２スイッチ部１６４を制御して、信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎと対応する基準電圧とをそれぞれ接続し、基準電圧およびキャパシタの容量に応じた電荷を充電する。
【００８３】
第３スイッチ部１６６は、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を、加算部１２０に接続するか否かを切り換える。第３スイッチ部１６６は、例えば、信号φｉがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を加算部１２０に接続し、信号φｓがハイ電位のタイミングにおいて、当該他方の端子および加算部１２０の電気的接続を切断する。制御部１８０は、第３スイッチ部１６６を制御して、第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮに応じてキャパシタＣｆｂｐおよびキャパシタＣｆｂｎにそれぞれ充電された電荷を加算部１２０にそれぞれ供給する。
【００８４】
また、第３スイッチ部１６６は、量子化部１５０から供給されるデジタル信号Ｙに応じて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子の接続先を切り換える。ここで、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの接続先である加算部１２０は、サンプルホールド部１１０から受け取る差動信号に対応して、当該差動信号の正側信号および負側信号にそれぞれフィードバック信号を伝送する経路を有する。
【００８５】
第３スイッチ部１６６は、例えば、デジタル信号Ｙのデジタルコードが「０」の場合、キャパシタＣｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。この場合、第３スイッチ部１６６は、キャパシタＣｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。一例として、「０」のデジタルコードに応じて信号φｉｐがハイ電位となった場合、第３スイッチ部１６６は、当該タイミングにおいて、キャパシタＣｆｂｐの他方の端子を正側信号の伝送線路に接続し、キャパシタＣｆｂｎの他方の端子を負側信号の伝送線路に接続する。
【００８６】
また、第３スイッチ部１６６は、例えば、デジタル信号Ｙのデジタルコードが「１」の場合、キャパシタＣｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。この場合、第３スイッチ部１６６は、キャパシタＣｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。一例として、「１」のデジタルコードに応じて信号φｉｎがハイ電位となった場合、第３スイッチ部１６６は、当該タイミングにおいて、キャパシタＣｆｂｐの他方の端子を負側信号の伝送線路に接続し、キャパシタＣｆｂｎの他方の端子を正側信号の伝送線路に接続する。
【００８７】
このように、ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号「０」に応じて、正の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。また、ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号「１」に応じて、負の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。
【００８８】
以上のように、制御部１８０は、サンプルホールド部１１０およびＤＡ変換部１６０を制御することにより、基準電圧を加算または減算するフィードバック信号を入力アナログ信号に重畳して、アナログ積分部１３０に供給する。図６は、加算部１２０からアナログ積分部１３０に供給する正側信号をＳＰ、負側信号をＳＮとした。このように、インクリメンタル型デルタシグマＡＤ変換器１０は、サンプルホールド部１１０を備えることにより、高速なアナログ信号等をサンプリングしてデジタル信号に変換することができる。
【００８９】
図７は、本実施形態に係るフィードフォワード部１４０の構成例を示す。フィードフォワード部１４０は、第１フィードフォワード部２５０、第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０を有する。フィードフォワード部１４０は、制御部１８０によって制御されてよい。
【００９０】
第１フィードフォワード部２５０は、一または複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマＡＤ変換器１０に入力するアナログ信号ＡＩＮＰおよびＡＩＮＮを、量子化部１５０へと伝達する。図７は、第１フィードフォワード部２５０が、複数のスイッチトキャパシタを含む例を示す。第１フィードフォワード部２５０は、オーバーサンプリング比Ｎと同一の数のスイッチトキャパシタを含んでよい。第１フィードフォワード部２５０が含む一のスイッチトキャパシタは、一例として、第１ＦＦスイッチ２５２、キャパシタＣ０ｆｆｐｊ、およびキャパシタＣ０ｆｆｎｊを含む。なお、ｊは、１からオーバーサンプリング比Ｎ（一例として、６０）までの自然数とした。
【００９１】
第１ＦＦスイッチ２５２は、例えば、制御部１８０の制御信号に応じて、キャパシタＣ０ｆｆｐｊの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣ０ｆｆｐｊの他方の端子は、量子化部１５０に接続される。キャパシタＣ０ｆｆｐｊは、一例として、第２タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ０ｆｆｐｊは、第２タイミングからｊ番目にずれたタイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化部１５０へと放電する。
【００９２】
第１ＦＦスイッチ２５２は、同様に、制御部１８０の制御信号に応じて、キャパシタＣ０ｆｆｎｊの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。キャパシタＣ０ｆｆｎｊは、第２タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ０ｆｆｎｊは、第２タイミングからｊ番目にずれたタイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化部１５０へと放電する。即ち、複数のスイッチトキャパシタは、第１クロックにおいてそれぞれアナログ入力信号を充電し、第１クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号を量子化部１５０へと順次放電する。
【００９３】
第２フィードフォワード部２６０は、スイッチトキャパシタを含み、第１アナログ積分器２１０が出力する信号（一例として、ＩＮＴ１０ＰおよびＩＮＴ１０Ｎ）を、量子化部１５０へと伝達する。第２フィードフォワード部２６０は、一例として、第２ＦＦスイッチ２６２、キャパシタＣ１ｆｆｐ、およびキャパシタＣ１ｆｆｎを含む。
【００９４】
第２ＦＦスイッチ２６２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ１ｆｆｐの一方の端子を、第１アナログ積分器２１０が信号ＩＮＴ１０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ１ｆｆｐの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ１ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ１０Ｐを充電する。そして、キャパシタＣ１ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
【００９５】
第２ＦＦスイッチ２６２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ１ｆｆｎの一方の端子を、第１アナログ積分器２１０が信号ＩＮＴ１０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ１ｆｆｎの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ１ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ１０Ｎを充電する。そして、キャパシタＣ１ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
【００９６】
第３フィードフォワード部２７０は、スイッチトキャパシタを含み、第２アナログ積分器２２０が出力する信号（一例として、ＩＮＴ２０ＰおよびＩＮＴ２０Ｎ）を、量子化部１５０へと伝達する。第３フィードフォワード部２７０は、一例として、第３ＦＦスイッチ２７２、キャパシタＣ２ｆｆｐ、およびキャパシタＣ２ｆｆｎを含む。
【００９７】
第３ＦＦスイッチ２７２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ２ｆｆｐの一方の端子を、第２アナログ積分器２２０が信号ＩＮＴ２０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ２ｆｆｐの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ２ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ２０Ｐを充電する。そして、キャパシタＣ２ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
【００９８】
第３ＦＦスイッチ２７２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ２ｆｆｎの一方の端子を、第２アナログ積分器２２０が信号ＩＮＴ２０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ２ｆｆｎの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ２ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ２０Ｎを充電する。そして、キャパシタＣ２ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
【００９９】
第４フィードフォワード部２８０は、スイッチトキャパシタを含み、第３アナログ積分器２３０が出力する信号（一例として、ＩＮＴ３０ＰおよびＩＮＴ３０Ｎ）を、量子化部１５０へと伝達する。第４フィードフォワード部２８０は、一例として、第４ＦＦスイッチ２８２、キャパシタＣ３ｆｆｐ、およびキャパシタＣ３ｆｆｎを含む。
【０１００】
第４ＦＦスイッチ２８２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ３ｆｆｐの一方の端子を、第３アナログ積分器２３０が信号ＩＮＴ３０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ３ｆｆｐの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ３ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ３０Ｐを充電する。そして、キャパシタＣ３ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
【０１０１】
第４ＦＦスイッチ２８２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ３ｆｆｎの一方の端子を、第３アナログ積分器２３０が信号ＩＮＴ３０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ３ｆｆｎの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ３ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ３０Ｎを充電する。そして、キャパシタＣ３ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
【０１０２】
制御部１８０は、一例として、以上の第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０に対して、信号φｉがハイ電位のタイミングで充電動作を、信号φｓがハイ電位のタイミングで放電動作を実行させる。以上のように、フィードフォワード部１４０は、インクリメンタル型デルタシグマＡＤ変換器１０に入力する信号と、アナログ積分部１３０が有するアナログ積分器がそれぞれ出力する信号とを、フィードフォワード信号として、量子化部１５０へと伝達する。このようなフィードフォワード信号により、量子化部１５０がクロック毎に出力するデジタルコードは、より高速にアナログ入力信号を反映させたものにすることができる。
【０１０３】
なお、本実施形態に係るフィードフォワード部１４０は、このようなフィードフォワード動作に限定されることはない。例えば、フィードフォワード部１４０は、第１フィードフォワード部２５０、第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０のうち、少なくとも一つを有する構造である。
【０１０４】
以上の本発明の様々な実施形態は、フローチャート及びブロック図を参照して記載されてよい。フローチャート及びブロック図におけるブロックは、（１）オペレーションが実行されるプロセスの段階又は（２）オペレーションを実行する役割を持つ装置の「部」として表現されてよい。特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。
【０１０５】
特定の段階及び「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、及び／又はコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。なお、専用回路は、デジタル及び／又はアナログハードウェア回路を含んでよく、集積回路（ＩＣ）及び／又はディスクリート回路を含んでよい。プログラマブル回路は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及びプログラマブルロジックアレイ（ＰＬＡ）等のような、論理積、論理和、排他的論理和、否定論理積、否定論理和、及び他の論理演算、フリップフロップ、レジスタ、並びにメモリエレメントを含む、再構成可能なハードウェア回路を含んでよい。
【０１０６】
コンピュータ可読記憶媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよい。これにより、当該有形なデバイスに格納される命令を有するコンピュータ可読記憶媒体は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。
【０１０７】
コンピュータ可読記憶媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読記憶媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ又はフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク、メモリスティック、集積回路カード等が含まれてよい。
【０１０８】
コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ等を含んでよい。また、コンピュータ可読命令は、Ｓｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、及び「Ｃ」プログラミング言語又は同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１又は複数のプログラミング言語の任意の組み合わせで記述されたソースコード又はオブジェクトコードを含んでよい。
【０１０９】
コンピュータ可読命令は、ローカルに又はローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路に提供されてよい。これにより、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のプログラム可能なデータ処理装置のプロセッサ、又はプログラマブル回路は、フローチャート又はブロック図で指定されたオペレーションを実行するための手段を生成するために、当該コンピュータ可読命令を実行できる。なお、プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
【０１１０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１１１】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１１２】
１０  インクリメンタル型デルタシグマＡＤ変換器、１２  入力端子、１４  出力端子、１００  デルタシグマ変換部、１１０  サンプルホールド部、１２０  加算部、１３０  アナログ積分部、１４０  フィードフォワード部、１５０  量子化部、１６０  ＤＡ変換部、１６２  第１スイッチ部、１６４  第２スイッチ部、１６６  第３スイッチ部、１７０  リセット部、１８０  制御部、１９０  デジタルフィルタ部、２１０  第１アナログ積分器、２１２  第１アナログ増幅器、２１４  正側リセットスイッチ、２１６  負側リセットスイッチ、２２０  第２アナログ積分器、２２２  第２アナログ増幅器、２２４  正側リセットスイッチ、２２６  負側リセットスイッチ、２３０  第３アナログ積分器、２３２  第３アナログ増幅器、２３４  正側リセットスイッチ、２３６  負側リセットスイッチ、２４０  第１スイッチトキャパシタ、２４２  前段スイッチ、２４４  後段スイッチ、２４５  第２スイッチトキャパシタ、２４６  前段スイッチ、２４８  後段スイッチ、２５０  第１フィードフォワード部、２５２  第１ＦＦスイッチ、２６０  第２フィードフォワード部、２６２  第２ＦＦスイッチ、２７０  第３フィードフォワード部、２７２  第３ＦＦスイッチ、２８０  第４フィードフォワード部、２８２  第４ＦＦスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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