(57)【要約】【課題】  積層された複数のメモリチップを選択することができる半導体記憶装置及び方法を提供すること。【解決手段】  実施形態によれば、半導体記憶装置は、貫通電極を介して接続される複数のコアチップと、コアチップに接続されるＩＦチップと、コアチップとＩＦチップとを収納し、外部装置と接続される第１端子を具備するパッケージと、を具備する。ＩＦチップは第１端子に接続される第２端子を具備し、外部装置から信号を受信する。信号はコアチップを制御する複数の制御信号の中のいずれか１つまたは複数である。第１端子は外部装置から供給される制御信号の数に応じて、制御信号に割り当てられる。外部装置から供給される制御信号の数が記憶される。【選択図】図６
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【特許請求の範囲】
【請求項１】
貫通電極を介して互いに接続される複数のメモリチップと、
前記複数のメモリチップに接続されるインターフェースチップと、
前記複数のメモリチップと前記インターフェースチップとを収納するパッケージであって、外部装置と接続され得る複数の第１端子を具備するパッケージと、を具備し、
前記インターフェースチップは前記複数の第１端子に接続される複数の第２端子を具備し、前記第２端子と前記第１端子を介して前記外部装置から供給される信号を受信することができ、
前記信号は前記複数のメモリチップを制御するための複数の第１制御信号の中のいずれか１つまたは複数であり、
前記複数の第１端子は、前記外部装置から供給される前記第１制御信号の数に応じて、前記第１制御信号に割り当てられ、
前記外部装置から供給される前記第１制御信号の数を表す情報を記憶する半導体記憶装置。
【請求項２】
前記複数のメモリチップの夫々は前記複数の第１制御信号のいずれかにより制御され、
前記複数の第１端子は、前記複数のメモリチップの夫々が前記複数の第１制御信号のいずれにより制御されるかにも応じて、前記第１制御信号に割り当てられる請求項１記載の半導体記憶装置。
【請求項３】
前記複数の第１端子は前記外部装置と１チャネル又は複数チャネルで接続可能であり、
前記複数の第１端子が前記外部装置と複数チャネルで接続される場合、前記複数のメモリチップの夫々は前記複数チャネルのいずれかに対応し、
前記複数の第１端子は、前記複数の第１端子が前記外部装置と１チャネルで接続されるか複数チャネルで接続されるかにも応じて、前記第１制御信号に割り当てられる請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記複数の第１端子と前記第１制御信号との割り当ては、前記複数の第１端子が前記外部装置と接続されるチャネル数と前記外部装置から供給される前記第１制御信号の数との組み合わせで決まる複数の割り当ての中から選択される請求項３記載の半導体記憶装置。
【請求項５】
前記複数の第１端子は前記外部装置と複数チャネルで接続可能であり、
前記インターフェースチップは、前記外部装置へ前記複数チャネル夫々を介して通信される信号を出力する複数の出力回路と、前記複数の出力回路の出力特性の較正値を求める複数の較正回路を具備し、
第１モードと第２モードとが選択可能であり、
前記第１モードが選択された場合、前記複数の較正回路のいずれか１つにより求められた較正値が前記複数の出力回路に設定され、
前記第２モードが選択された場合、前記複数の較正回路により求められた複数の較正値が前記複数の出力回路に設定される請求項１記載の半導体記憶装置。
【請求項６】
前記複数の割り当ては、前記複数の第１端子に前記複数の第１制御信号を割り当てる第１割当てと、前記複数の第１端子を不使用端子にする第２割当てとを具備する請求項４記載の半導体記憶装置。
【請求項７】
前記複数の第１端子は、第１チャネルで通信される信号が割り当てられる第１端子と、第２チャネルで通信される信号が割り当てられる第２端子とを具備し、
前記複数の第１端子が前記外部装置と１チャネルで通信する場合、前記第２端子は電源端子を除いて不使用端子とする請求項４記載の半導体記憶装置。
【請求項８】
前記第１制御信号は、チップイネーブル信号を含む請求項４記載の半導体記憶装置。
【請求項９】
前記第１制御信号の数を表す情報を記憶するレジスタをさらに具備し、
Set Feature シーケンスにより前記第１制御信号の数を表す情報が前記外部装置から前記インターフェースチップに伝送され、前記レジスタに書き込まれる請求項４記載の半導体記憶装置。
【請求項１０】
前記レジスタは前記複数のメモリチップに配置される第１レジスタと前記インターフェースチップに配置される第２レジスタとを具備し、
前記第１制御信号の数を表す情報は前記第１レジスタと前記第２レジスタとに書き込まれる請求項９記載の半導体記憶装置。
【請求項１１】
前記複数のメモリチップは前記第１制御信号の数を表す情報を記憶するＲＯＭヒューズ又はｅヒューズを具備し、
前記インターフェースチップは前記ＲＯＭヒューズ又はｅヒューズから読み出した前記情報をレジスタに書き込む請求項４記載の半導体記憶装置。
【請求項１２】
前記インターフェースチップの端子はチップ表面に形成されたパッドを具備し、
前記パッドは半田ボールを介して前記複数のメモリチップの貫通電極に接続される請求項３記載の半導体記憶装置。
【請求項１３】
貫通電極を介して互いに接続される複数のメモリチップと、
前記複数のメモリチップに接続されるインターフェースチップと、
前記複数のメモリチップと前記インターフェースチップとを収納するパッケージであって、外部装置と接続され得る複数の第１端子を具備するパッケージと、を具備し、
前記複数の第１端子は前記外部装置と複数チャネルで接続可能であり、
前記インターフェースチップは前記外部装置へ前記複数チャネル夫々を介して通信される信号を出力する複数の出力回路と、前記複数の出力回路の出力特性の較正値を求める複数の較正回路を具備し、
第１モードと第２モードとが選択可能であり、
前記第１モードが選択された場合、前記複数の較正回路のいずれか１つにより求められた較正値が前記複数の出力回路に設定され、
前記第２モードが選択された場合、前記複数の較正回路により求められた複数の較正値が前記複数の出力回路に設定される半導体記憶装置。
【請求項１４】
前記較正回路は前記出力回路のオン抵抗と終端抵抗を較正する請求項１３記載の半導体記憶装置。
【請求項１５】
前記出力回路は信号を出力する並列接続された複数のＭＯＳトランジスタを具備し、
前記較正回路は前記複数のＭＯＳトランジスタの抵抗値が所望値となるように前記複数のＭＯＳトランジスタの中の１つまたは複数を導通させる請求項１３又は請求項１４記載の半導体記憶装置。
【請求項１６】
貫通電極を介して互いに接続される複数のメモリチップと、
前記複数のメモリチップに接続されるインターフェースチップと、
前記複数のメモリチップと前記インターフェースチップとを収納するパッケージであって、外部装置と接続され得る複数の第１端子を具備するパッケージと、を具備し、
前記インターフェースチップは前記複数の第１端子に接続される複数の第２端子を具備し、前記第２端子と前記第１端子を介して前記外部装置から供給される信号を受信することができる半導体記憶装置の方法であって、
前記外部装置から供給される信号は前記複数のメモリチップを制御するための複数の第１制御信号の中のいずれか１つまたは複数を含み、
前記複数の第１端子は、前記外部装置から供給される前記第１制御信号の数に応じて、前記第１制御信号に割り当てられ、
前記外部装置から供給される前記第１制御信号の数を表す情報を前記半導体記憶装置内に記憶させる方法。
【請求項１７】
前記複数のメモリチップの夫々は前記複数の第１制御信号のいずれかにより制御され、
前記複数の第１端子は、前記複数のメモリチップの夫々が前記複数の第１制御信号のいずれにより制御されるかにも応じて、前記第１制御信号に割り当てられる請求項１６記載の方法。
【請求項１８】
前記複数の第１端子は前記外部装置と１チャネル又は複数チャネルで接続可能であり、
前記複数の第１端子が前記外部装置と複数チャネルで接続される場合、前記複数のメモリチップの夫々は前記複数チャネルのいずれかに対応し、
前記複数の第１端子は、前記複数の第１端子が前記外部装置と１チャネルで接続されるか複数チャネルで接続されるかにも応じて、前記第１制御信号に割り当てられる請求項１６又は請求項１７記載の方法。
【請求項１９】
前記複数の第１端子と前記第１制御信号との割り当ては、前記複数の第１端子が前記外部装置と接続されるチャネル数と前記外部装置から供給される前記第１制御信号の数との組み合わせで決まる複数の割り当ての中から選択される請求項１７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置及び方法に関する。
【背景技術】
【０００２】
複数のメモリチップが１つのパッケージ内に収容されている半導体記憶装置がある。複数のメモリチップは半導体基板上に設けられインターフェースチップ上にシリコン貫通電極（ＴＳＶ：Through Silicon Via）を通して積層される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第2016/0293229号明細書
【特許文献２】特開2007-12848号公報
【特許文献３】特開2015-7989号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は積層された複数のメモリチップを選択することができる半導体記憶装置及び方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置は、貫通電極を介して互いに接続される複数のメモリチップと、複数のメモリチップに接続されるインターフェースチップと、複数のメモリチップとインターフェースチップとを収納するパッケージであって、外部装置と接続され得る複数の第１端子を具備するパッケージと、を具備する。インターフェースチップは複数の第１端子に接続される複数の第２端子を具備し、第２端子と第１端子を介して外部装置から供給される信号を受信することができる。信号は複数のメモリチップを制御するための複数の制御信号の中のいずれか１つまたは複数である。複数の第１端子は外部装置から供給される制御信号の数に応じて、第１制御信号に割り当てられる。外部装置から供給される制御信号の数を表す情報が導体記憶装置に記憶される。
【図面の簡単な説明】
【０００６】
【図１】図１は実施形態に係る半導体記憶装置の断面構造の一例を示す。
【図２】図２は実施形態に係る半導体記憶装置のシステム概略構成の一例を示すブロック図である。
【図３】図３は実施形態に係る半導体記憶装置のＩＦチップのパッドと内部回路の対応関係の一例を示す。
【図４】図４は実施形態に係る半導体記憶装置のＩＦチップにおけるパッドと内部回路の配線例を示す。
【図５】図５は実施形態に係る半導体記憶装置のＩＦチップとコアチップの回路構成の一例を示すブロック図である。
【図６】図６は実施形態に係る半導体記憶装置に適用され得るチップ構成の一例を示す。
【図７】図７はチップ構成Ａにおけるパッケージ基板のピンアサイン例を示す。
【図８】図８はチップ構成Ｂにおけるパッケージ基板のピンアサイン例を示す。
【図９】図９はチップ構成Ｃにおけるパッケージ基板のピンアサイン例を示す。
【図１０】図１０はチップ構成Ｄにおけるパッケージ基板のピンアサイン例を示す。
【図１１】図１１はチップ構成Ｅにおけるパッケージ基板のピンアサイン例を示す。
【図１２】図１２は実施形態におけるチップ構成設定の一例を示すフローチャートである。
【図１３】図１３はチップ構成設定で使われるパラメータ設定シーケンスSet Featureの一例を示すタイミングチャートである。
【図１４】図１４は第２実施形態におけるチップ構成設定の一例を示すフローチャートである。
【図１５】図１５は第３実施形態に係る半導体記憶装置のＩ／Ｏ制御回路内のＺＱキャリブレーション回路の一例を示すブロック図である。
【図１６】図１６はＺＱキャリブレーション回路内の第１プルアップ回路の一例を示す回路図である。
【図１７】図１７はＺＱキャリブレーション回路内の第２プルアップ回路の一例を示す回路図である。
【図１８】図１８はＺＱキャリブレーション回路内のプルダウン回路の一例を示す回路図である。
【図１９】図１９はＺＱキャリブレーション動作の一例を示すタイミングチャートである。
【図２０】図２０はＺＱキャリブレーション結果によりオン抵抗／終端抵抗が補正されるＩ／Ｏ回路の一例を示す。
【図２１】図２１はＺＱキャリブレーション動作の一例を示すフローチャートである。
【図２２】図２２は同じコマンドでモードを選択する例における第１モードの場合のＺＱキャリブレーション動作の一例を示すタイミングチャートである。
【図２３】図２３は同じコマンドでモードを選択する例における第２モードの場合のＺＱキャリブレーション動作の一例を示すタイミングチャートである。
【図２４】図２４は別々のコマンドでモードを選択する例における第１モードの場合のＺＱキャリブレーション動作の一例を示すタイミングチャートである。
【図２５】図２５は別々のコマンドでモードを選択する例における第２モードの場合のＺＱキャリブレーション動作の一例を示すタイミングチャートである。
【図２６】図２６はＩＦチップ及び／又はコアチップ内のレジスタの内容の一例を示す。
【図２７】図２７はパラメータ読み取りシーケンスGet Featureの一例を示すタイミングチャートである。
【図２８】図２８はレイテンシィを説明するためのタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照して説明する。なお、開示はあくまで一例にすぎず、以下の実施形態に記載した内容により発明が限定されるものではない。当業者が容易に想到し得る変形は当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各部分のサイズ、形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、対応する要素には同じ参照数字を付して、詳細な説明を省略する場合もある。なお、以下の説明において、「接続」は直接接続のみならず、他の素子を介して接続されることも意味する。
【０００８】
（第１実施形態）  
［断面構造］  
図１は第1実施形態による半導体記憶装置の概略構成の一例を示す断面図である。図１は８枚の半導体チップの積層状態を示すが、積層数は８に限らず、２以上の任意の数でよい。積層されるチップはメモリチップに限らず、ロジック回路やプロセッサ等のチップであってもよい。以下の説明では半導体メモリはＮＡＮＤ型フラッシュメモリを例にとるが、これに限らず、ＮＯＲ型フラッシュメモリ、ＤＲＡＭ（Dynamic Random Access Memory）、ＦＲＡＭ（登録商標）（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＰＣＲＡＭ（Phase Change Random Access Memory）等のいずれのメモリでもよい。半導体記憶装置はインターフェースチップ（以下、ＩＦチップと称する）１４とコアチップ１８−０〜１８−７を含む。各コアチップ１８−０〜１８−７はＮＡＮＤ型フラッシュメモリを含むメモリチップである。コアチップ１８−０〜１８-７を区別する必要がない場合は、コアチップ１８と称する。
【０００９】
ＢＴ（ビスマレイミドトリアジン）レジン等からなるパッケージ基板１２の上部にＩＦチップ１４が配置される。パッケージ基板１２は外部機器と接続される端子となる多数の半田ボール（半田バンプとも称する）２２を備えるＢＧＡ（Ball Grid Array）基板である。図１ではハッチングを省略するが、パッケージ基板１２とＩＦチップ１４の間はモールド樹脂等の封止樹脂２０が充填される。なお、ＩＦチップ１４は封止樹脂２０を介さずパッケージ基板１２上に直接に配置されてもよい。ＩＦチップ１４はコアチップ１８と通信できるともに、コントローラ（図２に示す）とも通信できる。例えば、ＩＦチップ１４はコントローラから供給されたコマンド、データ、アドレス等をコアチップ１８に送信することや、コアチップ１８から受信したデータをコントローラへ送信することができる。例えば、半導体記憶装置がＳＳＤ（Solid State Drive）に応用される場合、コントローラはＳＳＤコントローラであり、コントローラはホスト機器に接続され、ホスト機器からコマンド、データ、アドレスが出力される。なお、ＩＦチップの代わりに、コアチップ１８の読み書き制御を行うコントローラチップを用いてもよい。
【００１０】
ＩＦチップ１４の上部に、コアチップ１８−０〜１８−７の積層体が配置される。隣接する２枚のコアチップ１８の間には間隔を確保するためのスペーサ４６が設けられている。スペーサ４６は接着性のある絶縁性樹脂、例えばエポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはベンゾシクロブテン樹脂を用いることができる。コアチップ１８には表面配線と裏面配線が形成されており、コアチップ１８は表面配線が形成される面が下側（フェイスダウン）となる向きに積層される。
【００１１】
最も上のコアチップ１８−０の上側の面（裏面配線が形成される面）は接着剤３４を介して支持板３２に接着されている。接着剤３４は絶縁性樹脂を用いてもよいし、ダイアタッチフィルムを用いてもよい。支持板３２はコアチップ１８の積層体を扱う際に機械的ストレスによりコアチップ１８が破壊されることを防ぐためのものであり、例えばリードフレーム等の金属板を用いてもよい。支持板３２の材料はＣｕ、４２アロイ（Ｆｅ−Ｎｉ系合金）であってもよい。
【００１２】
最も上のコアチップ１８−０以外のコアチップ１８−１〜１８−７には多数のシリコン貫通電極（以下、単に貫通電極と称する）４２が設けられる。図示省略するが、貫通電極４２は側壁絶縁膜によりコアチップ１８と絶縁されている。貫通電極４２の材料はＣｕ、Ｎｉ又はＡｌ等を用いることができる。コアチップ１８はメモリセルが形成されるセル領域と、センスアンプ、デコーダ等が形成される周辺領域を含む。貫通電極４２は周辺領域に設けてもよい。
【００１３】
コアチップ１８−１〜１８−７の貫通電極４２は半田ボール４４を介して上側のコアチップ１８−０〜１８−６の貫通電極に接続される。これによりコアチップ１８−１〜１８−７の同じ位置にある貫通電極４２は互いに接続され、コアチップ１８−０〜１８−７が貫通電極４２と半田ボール４４とにより互いに接続される。
【００１４】
最も下のコアチップ１８−７の下側の面（表面配線が形成される面）には再配線層３０が設けられる。パッケージ基板１２の上側表面には配線層２４が設けられる。再配線層３０と配線層２４との間には半田ボール２６が設けられる。ＩＦチップ１４は図１で上側のチップ表面に端子となる多数のパッド（図３に示す）を備え、多数のパッドは複数の半田ボール２８、例えば半田ボール２８−１、２８−２、２８−３等を介して再配線層３０に接続される。
【００１５】
ＩＦチップ１４は半田ボール２８−１、再配線層３０を介してコアチップ１８の積層体に接続される。ＩＦチップ１４は半田ボール２８−２、２８−３、再配線層３０、半田ボール２６、配線層２４、配線２３、半田ボール２２を介してコントローラ（図２に示す）に電気的に接続される。コアチップ１８の積層体は再配線層３０、半田ボール２６、配線層２４、配線２３、半田ボール２２を介してコントローラに電気的に接続される。コントローラからの電圧はＩＦチップ１４を介さずコアチップ１８に直接に供給されてもよい。
【００１６】
上記の構造体は封止樹脂２０が充填される樹脂パッケージ３６内に配置される。樹脂パッケージ３６は封止樹脂２０と同じ材料で構成してもよい。
【００１７】
［システム概略構成］  
図２は図１に示すような半導体記憶装置を含むシステムの概略構成の一例を示すブロック図である。システムはホスト機器１０２とメモリシステム１００とからなる。メモリシステム１００は積層された複数（ここでは、１６）のコアチップ１０８−０〜１０８−１５とＩＦチップ１０６とからなる半導体記憶装置とコントローラ１０８とを含む。コアチップ１０８−０〜１０８−１５は同じ構造であり、それらを区別しない場合コアチップ１０８と称する。ＩＦチップ１０６はコアチップ１０８の書き込み／読み出しを制御するとともに、コアチップ１０８とコントローラ１０４との通信も制御する。メモリシステム１００のインターフェースはクロック信号の立ち上りと立ち下りでデータの入出力を行うダブルデータレート（ＤＤＲ）が採用される。
【００１８】
コントローラ１０４はホストインターフェースを介してホスト機器１０２に接続される。ホストインターフェースはメモリシステム１００が適用されるアプリケーションによって決まる。例えば、メモリシステム１００がＳＳＤ（Solid-State Drive）に適用される場合、ホストインターフェースとしてはＳＡＳ（Serial Attached SCSI）、ＳＡＴＡ（Serial ATA）、ＰＣＩｅ(Programmable Communications Interface)等が用いられ、ＵＳＢ(Universal Serial Bus)メモリなどに適用される場合、ホストインターフェースとしてはＵＳＢが用いられ、ＭＭＣ（Multi-Media Card）に適用される場合、ホストインターフェースとしてはＭＭＣ規格のインターフェースが用いられ、ＳＤカードに適用される場合、ホストインターフェースとしてはＳＤメモリ規格のインターフェースが用いられる。
【００１９】
コントローラ１０４はホスト機器１０２から供給された要求信号に応じてコアチップ１０８にデータを書き込む場合、そのデータ及び制御信号を信号伝送路としてのチャネルを介してＩＦチップ１０６に供給する。また、コントローラ１０４はコアチップ１０８から読み出したデータ及び制御信号をチャネルを介してＩＦチップ１０６から受け取る。コントローラ１０４とＩＦチップ１０６の間のチャネルは単数に限らず複数の場合もある。ここでは、チャネル数は複数（例えば２）使用可能である。複数チャネルがある場合、複数のコアチップ毎に対応するチャネルはユーザが要求する仕様により決まる。
【００２０】
コントローラ１０４はホスト機器１０２から受信したデータ、コマンド、アドレスに基づいてＩＦチップ１０６を介してコアチップ１０８を制御する。コントローラ１０４は各種コマンドを生成してＩＦチップ１０６に出力する。ＩＦチップ１０６は図１に示すＩＦチップ１４に対応し、コアチップ１０８は図１に示すコアチップ１８に対応する。
【００２１】
コントローラ１０４とＩＦチップ１０６の間に、Ｉ／Ｏ信号ＤＱ０〜ＤＱ７、差動（あるいは相補とも称する）データストローブ信号ＤＱＳ、ＤＱＳｎ、複数のチップイネーブル信号、例えばチップイネーブル信号ＣＥｎ０〜ＣＥｎ３、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、差動（あるいは相補）リードイネーブル信号ＲＥ、ＲＥｎ、ライトプロテクト信号ＷＰｎ、複数のレディー／ビジー信号、例えばレディー／ビジー信号Ｒ／Ｂｎ０〜Ｒ／Ｂｎ３が通信される。Ｉ／Ｏ信号ＤＱ０〜ＤＱ７はコマンド、アドレス、データ等を含む。Ｉ／Ｏ信号ＤＱ０〜ＤＱ７を区別しない場合Ｉ／Ｏ信号ＤＱｘと称する。処理の高速化のために、データストローブ信号とリードイネーブル信号は差動信号としたが、他の信号と同じくシングルエンドの信号でもよい。実施形態では、後述するパラメータ設定シーケンスSet Featureを使ってユーザ側で差動信号かシングルエンド信号かを指定できるようになっている。個別のチップイネーブル信号ＣＥｎ０〜ＣＥｎ３、レディー／ビジー信号Ｒ／Ｂｎ０〜Ｒ／Ｂｎ３を区別しない場合は、それぞれチップイネーブル信号ＣＥｎｘ、レディー／ビジー信号Ｒ／Ｂｎｘと称する。個別のチップイネーブル信号ＣＥｎの数を３、レディー／ビジー信号Ｒ／Ｂｎの数を３としたが、３に限定されないし、両者が異なる数でもよい。
【００２２】
信号はハイアクティブ（正論理）信号とローアクティブ（負論理）信号がある。ローアクティブの信号は通常は本明細書に添付の図面に示すように信号を表す記号に通常オーバーライン（又は上線）を付して表現するが、本明細書では、説明の便宜上、記号の後にｎを付して表現する。例えば、チップイネーブル信号ＣＥｎはコアチップ１０８がイネーブルの時にローレベル（活性化）となり、ディスエーブルの時にハイレベル（非活性化）となる負論理の信号を意味する。通常は正論理か負論理かいずれかの信号が用いられるが、データストローブ信号とリードイネーブル信号は両論理の相補信号が用いられる。
【００２３】
コントローラ１０４とＩＦチップ１０６の間の２チャネルの信号伝送路がそれぞれ上記の信号を通信する。ＩＦチップ１０６は２チャネル分のインターフェースを備える。２チャネル使用する場合は、ＩＦチップ１０６はコントローラ１０４の制御の下でコアチップ毎に対応するチャネルを指定することができる。ＩＦチップ１０６はＺＱキャリブレーションのための外部抵抗が接続されるＲＺＱ端子を備える。ＺＱ（Zero Quotient）キャリブレーションは第３実施形態で詳細に説明する。コントローラ１０４から電圧ＶｒｅｆがＩＦチップ１０６に供給される。ただし、ＩＦチップ１０６が内部で電圧Ｖｒｅｆを生成してもよい。実施形態では、Set Featureシーケンスを使ってユーザ側で内部生成か外部入力かを指定できるようになっている。
【００２４】
［ＩＦチップ］  
図３はＩＦチップ１０６のパッドと内部回路の対応関係の一例を示す。パッドと内部回路はチャネル毎に設けられている。
【００２５】
先ず、第１チャネルＣＨ０について説明する。Ｉ／Ｏ回路６２−０〜６２−７は、パッドＰａと入力レシーバＩＲをそれぞれ有する。Ｉ／Ｏ回路６２−０〜６２−７は区別しない場合、Ｉ／Ｏ回路６２と称する。パッドＰａは、第１チャネルＣＨ０のＩ／Ｏ信号ＤＱｘをコントローラ１０４に対して入出力する。入力レシーバＩＲは、コントローラ１０４の第１チャネルＣＨ０からパッドＰａを介して入力されるＩ／Ｏ信号を受信する。パッドＰａはＩＦチップ１０６のチップ表面（図１のＩＦチップ１４の半田ボール２８に接触する表面）に形成される。
【００２６】
ＤＱＳ回路６４、ＤＱＳｎ回路６６は、パッドＰａと入力レシーバＩＲを有する。パッドＰａは、それぞれ第１チャネルＣＨ０のデータストローブ信号ＤＱＳ、ＤＱＳｎをコントローラ１０４に対して入出力可能である。入力レシーバＩＲは、それぞれパッドＰａを介して入力されるデータストローブ信号ＤＱＳ、ＤＱＳｎを受信する。
【００２７】
ＲＥ回路６８、ＲＥｎ回路７０は、パッドＰａと入力レシーバＩＲを有する。パッドＰａは、それぞれ第１チャネルＣＨ０のリードイネーブル信号ＲＥ、ＲＥｎをコントローラ１０４に対して入出力する。入力レシーバＩＲは、パッドＰａを介して入力されるリードイネーブル信号ＲＥ、ＲＥｎを受信する。
【００２８】
第１チャネルＣＨ０のデータ入力用ラッチＤＩＮはＩ／Ｏ回路６２−０〜６２−７、ＤＱＳ回路６４、ＤＱＳｎ回路６６の各入力レシーバＩＲと配線により接続されている。
【００２９】
６つの制御回路７２−１〜７２−６は、パッドＰａと入力レシーバＩＲを有する。パッドＰａは、それぞれ第１チャネルＣＨ０の制御信号をコントローラ１０４に対して入出力する。入力レシーバＩＲは、これらのパッドＰａを介して入力される信号を受信する。
【００３０】
制御回路７２−１はチップイネーブル信号ＣＥｎｘを入出力し、制御回路７２−２はコマンドラッチイネーブル信号ＣＬＥを入出力し、制御回路７２−３はアドレスラッチイネーブル信号ＡＬＥ信号を入出力し、制御回路７２−４はライトイネーブル信号ＷＥｎを入出力し、制御回路７２−５はライトプロテクト信号ＷＰｎを入出力し、制御回路７２−６はレディー／ビジー信号Ｒ／Ｂｎｘを入出力する。制御回路７２−０〜７２−７は区別しない場合、制御回路７２と称する。
【００３１】
上述したように、チップイネーブル信号ＣＥｎｘは４つの個別のチップイネーブル信号ＣＥｎ０〜ＣＥｎ３を含むので、図３では１つを示すが、制御回路７２−１は４つのパッドＰａを有する。レディー／ビジー信号Ｒ／Ｂｎｘは４つの個別のレディー／ビジー信号Ｒ／Ｂｎ０〜Ｒ／Ｂｎ３を含むので、図３では１つを示すが、制御回路７２−６は４つのパッドＰａを有する。
【００３２】
パッドＰａの上に図示しないマイクロバンプ（図１の半田ボール２８−２、２８−３に対応する）が形成され、これらのマイクロバンプを介してＩＦチップ１０６とコントローラ１０４が電気的に接続される。ＩＦチップ１０６とコアチップ１０８はマイクロバンプ領域７６−１〜７６−３（図１の半田ボール２８−１に対応する）に配置されたマイクロバンプ（図示せず）を介して電気的に接続される。
【００３３】
第２チャネルＣＨ１についてもパッドＰａ、入力レシーバＩＲ、各回路が同様に設けられている。
【００３４】
図４はＩＦチップ１０６のパッド配線の例を示す。図４（ａ）はコアチップ１０８への入力ＩＦに関し、Ｉ／Ｏ回路６２−０〜６２−７の入力レシーバＩＲとデータ入力用ラッチＤＩＮとの配線を示す。Ｉ／Ｏ回路６２−０〜６２−７のパッドＰａと入力レシーバＩＲとは８ビットのパッド配線により接続される。入力レシーバＩＲとデータ入力用ラッチＤＩＮとは８ビットの配線により接続される。
【００３５】
データ入力用ラッチＤＩＮにはコントローラ１０４から送られたデータストローブ信号ＤＱＳ、ＤＱＳｎがトリガー信号として入力される。データ入力用ラッチＤＩＮはマイクロバンプ領域７６−１、７６−２に対応するパッドＰｂに接続され、入力されたトリガー信号ＤＱＳ、ＤＱＳｎに基づいてＩ／Ｏ回路６２−０〜６２−７の入力レシーバＩＲで受信したＩ／Ｏ信号ＤＱｘをラッチする。
【００３６】
データ入力用ラッチＤＩＮにラッチされたデータはマイクロバンプ領域７６−１、７６−２に配置されたパッドＰｂを介してコアチップ１０８に出力される。コアチップ１０８には８×ｍビット（ｍは任意の整数）のデータが出力される。
【００３７】
図４（ｂ）はコアチップ１０８からの出力ＩＦのパッド配線を示す。ＲＥ回路６８のパッドＰａとＲＥ回路６８の入力レシーバＩＲは１ビットのパッド配線により接続される。ＲＥ回路６８の入力レシーバＩＲとＩ／Ｏ回路６２−０〜６２−７のマルチプレクサＭＵＸは１ビットの内部配線により接続される。Ｉ／Ｏ回路６２−０〜６２−７のマルチプレクサＭＵＸはマイクロバンプ領域７６−１、７６−２に配置されたパッドＰｂに接続されるとともに、８ビットのパッド配線を介してＩ／Ｏ回路６２−０〜６２−７のパッドＰａに接続される。マルチプレクサＭＵＸはコアチップ１０８からの読み出しデータをＲＥ回路６８の入力レシーバＩＲからのリードイネーブル信号ＲＥに基づいて選択する。コアチップ１０８からは、例えば、８×ｎビット（ｎは任意の整数）のデータが出力される。
【００３８】
図示しないが、ＲＥ回路６８の入力レシーバＩＲからのリードイネーブル信号ＲＥに基づいて、ＤＱＳ回路６４、ＤＱＳｎ回路６６内のマルチプレクサにおいて、データストローブ信号ＤＱＳ、ＤＱＳｎが生成される。生成されたデータストローブ信号ＤＱＳ、ＤＱＳｎはＤＱＳ回路６４及びＤＱＳｎ回路６６のパッドＰａを介してコントローラ１０４に出力される。Ｉ／Ｏ回路６２−０〜６２−７のマルチプレクサＭＵＸで選択された読み出しデータはプレドライバによって駆動された出力ドライバを介して、ＩＦチップ１０６において生成されたデータストローブ信号ＤＱＳ、ＤＱＳｎの立下りを使用してダブルデータレートでＩ／Ｏ回路６２−０〜６２−７のパッドＰａを介してコントローラ１０４に出力される。
【００３９】
［ＩＦチップとコアチップの回路構成］  
図５はＩＦチップ１０６とコアチップ１０８の回路構成の一例を示すブロック図である。図５はコントローラ１０４とのチャネルは１チャネルで、コアチップ１０８は１チップである例を示す。図２と対応させるには、図５のＩＦチップ１０６の構成が２チャネル分あり、コアチップ１０８の構成が１６チップ分ある。レジスタ１２２、メモリ制御回路１２４はそれぞれ２つに分割され、第１レジスタ、第１メモリ制御回路がＩＦチップ１０６に、第２レジスタ、第２メモリ制御回路がコアチップ１０８に配置される。ＩＦチップ１０６の動作に関する情報は第１レジスタに記憶され、コアチップ１０８の動作に関する情報は第２レジスタに記憶される。電圧発生回路１２６はＩＦチップ１０６内に配置され、ＩＦチップ１０６内で必要な電圧及びコアチップ１０８が必要な電圧の一部を発生する。メモリ制御回路１２４はレジスタ１２２に従って配置される。第１レジスタが記憶する情報に基づく制御は第１メモリ制御回路が実行し、第２レジスタが記憶する情報に基づく制御は第２メモリ制御回路が実行する。
【００４０】
コントローラ１０４から供給される電圧Ｖｒｅｆは入力信号がＨかＬかを判定するための基準電圧である。ＩＦチップ１０６、コアチップ１０８で必要とされる種々の電源電圧Ｖｐｐ、ＶｃｃＱ、ＶｓｓＱ、Ｖｃｃ、Ｖｓｓは外部から直接供給される。
【００４１】
ＩＦチップ１０６は入出力（Ｉ／Ｏ）制御回路１１２とロジック制御回路１１４とレディー／ビジー回路１１６、ＭＯＳトランジスタ１１８を含む。レディー／ビジー回路１１６、ＭＯＳトランジスタ１１８は、複数のレディー／ビジー信号Ｒ／Ｂｎ０〜Ｒ／Ｂｎ３に対応して、複数のレディー／ビジー回路１１６−０〜１１６−３と、ＭＯＳトランジスタ１１８−０〜１１８−３からなる。Ｉ／Ｏ制御回路１１２は図３のＩ／Ｏ回路６２、ＤＱＳ回路６４、ＤＱＳｎ回路６６に対応し、ＺＱキャリブレーションのためのＲＺＱ端子とＶｒｅｆ端子を含み、Ｉ／Ｏ信号ＤＱｘ、データストローブ信号ＤＱＳ、ＤＱＳｎを入出力する。ロジック制御回路１１４は図３の制御回路７２、ＲＥ回路６８、ＲＥｎ回路７０に対応し、チップイネーブル信号ＣＥｎｘ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ、レディー／ビジー信号Ｒ／Ｂｎｘ、リードイネーブル信号ＲＥ、ＲＥｎを入出力する。Ｉ／Ｏ制御回路１１２とロジック制御回路１１４とは互いに接続され、必要な情報を互いに通信する。
【００４２】
コアチップ１０８はカラムアドレスバッファ１３８、カラムアドレスデコーダ１３６、センスアンプ１３４、メモリセルアレイ１３２、ロウアドレスバッファ１４４、ロウアドレスデコーダ１４２を含む。データの書き込み時Ｉ／Ｏ信号ＤＱｘ、データストローブ信号ＤＱＳ、ＤＱＳｎがコントローラ１０４からＩ／Ｏ制御回路１１２に入力される。Ｉ／Ｏ制御回路１１２は入力されたＩ／Ｏ信号ＤＱｘ、データストローブ信号ＤＱＳ、ＤＱＳｎをレジスタ１２２に転送する。データストローブ信号ＤＱＳ、ＤＱＳｎはデータの書き込みのタイミングを決めるための信号である。データの読み出し時レジスタ１２２から出力されるＩ／Ｏ信号ＤＱｘ、データストローブ信号ＤＱＳ、ＤＱＳｎがＩ／Ｏ制御回路１１２に入力される。Ｉ／Ｏ制御回路１１２は入力されたＩ／Ｏ信号ＤＱｘ、データストローブ信号ＤＱＳ、ＤＱＳｎをコントローラ１０４に転送する。コントローラ１０４はデータストローブ信号ＤＱＳ、ＤＱＳｎに同期してデータを読み出す。
【００４３】
メモリセルアレイ１３２は周知のＮＡＮＤ型フラッシュメモリセルを含む。図示しないが、ＮＡＮＤ型フラッシュメモリセルはロウ方向に配列された多数のメモリセルブロックを含む。メモリセルブロックはアレイ状に配置される多数のＭＯＳトランジスタからなるメモリセルを含む。メモリセルは制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。各列のメモリセルは直列に接続され、セルストリングが構成される。各列のセルストリングの一端（例えば、メモリセルのドレイン側）は第１選択ＭＯＳトランジスタを介してビット線に接続される。ビット線はセンスアンプ１３４に接続される。全てのセルストリングの他端（例えば、メモリセルのソース側）は第２選択ＭＯＳトランジスタを介してソース線に共通に接続される。全ての第１選択ＭＯＳトランジスタのゲートは第１選択ゲート線に共通接続される。全ての第２選択ＭＯＳトランジスタのゲートは第２選択ゲート線に共通接続される。各行のメモリセルのゲートはワード線に共通接続される。第１、第２選択ゲート線、ワード線はロウアドレスデコーダ１４２に接続される。
【００４４】
メモリセルアレイ１３２はＲＯＭヒューズ領域１４６を含む。
【００４５】
レジスタ１２２はコマンドに基づいて実行されるシーケンスを制御するための各種テーブルを保持する。レジスタ１２２はＩ／Ｏ信号ＤＱｘに含まれるコマンド、アドレス、データを保持する。レジスタ１２２はアドレスをカラムアドレスバッファ１３８、ロウアドレスバッファ１４４、センスアンプ１３４に転送し、コマンドをメモリ制御回路１２４に転送する。
【００４６】
ロウアドレスデコーダ１４２はロウアドレスバッファ１４４に保持されたロウアドレスをデコードし、メモリセルアレイ１３２の第１、第２選択ゲート線及びワード線を選択する。カラムアドレスデコーダ１４２はカラムアドレスバッファ１４４に保持されたカラムアドレスをデコードし、メモリセルアレイ１３２のビット線を選択する。
【００４７】
センスアンプ１３４はデータの書き込み時レジスタ１２２に保持されたデータを選択されたメモリセルに書き込む。センスアンプ１３４はデータの読み出し時ビット線を介して選択されたメモリセルからデータを読み出す。
【００４８】
メモリ制御回路１２４に接続されるレディー／ビジー回路１１６の出力はドレイン又はソースが接地されるＭＯＳトランジスタ１１８のゲートに接続される。ＭＯＳトランジスタ１１８のソース又はドレインからレディー／ビジー信号Ｒ／Ｂｎｘがコントローラ１０４に出力される。レディー／ビジー回路１１６は信号Ｒ／Ｂｎｘを通してコントローラ１０４にコアチップ１０８の状態を通知する。レディー／ビジー信号Ｒ／Ｂｎｘはコアチップ１０８がレディー状態（外部からの命令を受け付ける状態）の時はハイレベル（活性化）となり、ビジー状態（外部からの命令を受け付けない状態）の時はローレベル（非活性化）となる。
【００４９】
［チップ構成］  
本実施形態によれば、積層された複数のコアチップ１０８は複数のチップイネーブル信号ＣＥｎと複数のチップアドレスの組み合わせにより選択される。チップアドレスはチップイネーブル信号とともにチップを選択するための信号である。チップイネーブル信号が有効となっている複数のコアチップに対して、チップアドレスを与えることにより、いずれかのコアチップを選択することができる。例えば、１６個のコアチップ１０８は、４個のチップイネーブル信号ＣＥｎ０〜ＣＥｎ３を使うと４個のチップアドレスにより選択され、２個のチップイネーブル信号ＣＥｎ０，ＣＥｎ１を使うと８個のチップアドレスにより選択され、あるいは１個のチップイネーブル信号ＣＥｎ０を使うと１６個のチップアドレスにより選択される。メモリシステムで使用するチップイネーブル信号ＣＥｎの数は後述のように変更可能である。
【００５０】
例えば、コアチップ１０８毎にチップアドレスが別の場合は、チップイネーブル信号ＣＥｎが共通であっても所望のコアチップを選択的にイネーブルとすることができる。複数のコアチップのチップアドレスが同じ場合は、コアチップ毎にチップイネーブル信号ＣＥｎを変えることで、所望のコアチップを選択的にイネーブルとすることができる。
【００５１】
メモリシステムで使用するレディー／ビジー信号Ｒ／Ｂｎの数も変更可能である。
【００５２】
また、コントローラ１０４とＩＦチップ１０６の間は１チャネル又は２チャネルで通信可能であり、通信チャネル数も変更可能である。
【００５３】
このように各コアチップ１０８は、コントローラ１０５との通信チャネル数、使用するチップイネーブル信号数、使用するレディー／ビジー信号数、使用するチップアドレス数の組み合わせを用いることで、選択的に選択可能である。本明細書では、これらの組み合わせをチップ構成（Chip configuration）と定義する。なお、使用するチップアドレス数は使用するチップイネーブル信号数及び使用するレディー／ビジー信号数に基づいて決まるので、チップ構成に含めなくてもよい。コアチップ１０８はチップ構成に応じた態様で選択される。チップ構成は、例えばチャネル数、チップイネーブル信号数、レディー／ビジー信号数を含み、種々の組み合わせが考えられ得る。ここでは、チャネル数を２、チップイネーブル信号数とレディー／ビジー信号数を４とした場合の代表的な５つのチップ構成を例にとり説明する。なお、チップ構成はチップイネーブル信号数、レディー／ビジー信号以外の制御信号を含んでもよい。
【００５４】
図６は各チップ構成において各コアチップ１０８とチャネルＣＨ、チップイネーブル信号ＣＥｎ、レディー／ビジー信号Ｒ／Ｂｎ、チップアドレスＣＡとの関係を示す。レディー／ビジー信号は他の図では“Ｒ／Ｂ”と表記するが、図６では便宜上“ＲＢ”と表記する。図６では、信号が正論理か負論理かは重要ではないので、負論理を示すｎの表記は省略されている。
【００５５】
チップ構成Ａでは、チャネル数は２、チップイネーブル信号数は４、レディー／ビジー信号数は４である。具体的には、コアチップ１０８−０、１０８−２、１０８−４、１０８−６、１０８−８、１０８−１０、１０８−１２、１０８−１４は第１チャネルＣＨ０対応し、コアチップ１０８−１、１０８−３、１０８−５、１０８−７、１０８−９、１０８−１１、１０８−１３、１０８−１５は第２チャネルＣＨ１に対応する。コアチップ１０８−０、１０８−４、１０８−８、１０８−１２にはチップイネーブル信号ＣＥ０とレディー／ビジー信号ＲＢ０が割り当てられ、コアチップ１０８−１、１０８−５、１０８−９、１０８−１３にはチップイネーブル信号ＣＥ１とレディー／ビジー信号ＲＢ１が割り当てられ、コアチップ１０８−２、１０８−６、１０８−１０、１０８−１４はチップイネーブル信号ＣＥ２とレディー／ビジー信号ＲＢ２が割り当てられ、コアチップ１０８−３、１０８−７、１０８−１１、１０８−１５にはチップイネーブル信号ＣＥ３とレディー／ビジー信号ＲＢ３が割り当てられる。コアチップ１０８−０〜１０８−３にはチップアドレスＣＡ０が割り当てられ、コアチップ１０８−４〜１０８−７にはチップアドレスＣＡ１が割り当てられ、コアチップ１０８−８〜１０８−１１にはチップアドレスＣＡ２が割り当てられ、コアチップ１０８−１２〜１０８−１５にはチップアドレスＣＡ２が割り当てられる。
【００５６】
チップ構成Ｂでは、使用チャネル数は２、チップイネーブル信号数は２、レディー／ビジー信号数は２である。具体的には、コアチップ１０８−０、１０８−２、１０８−４、１０８−６、１０８−８、１０８−１０、１０８−１２、１０８−１４は第１チャネルＣＨ０に対応し、コアチップ１０８−１、１０８−３、１０８−５、１０８−７、１０８−９、１０８−１１、１０８−１３、１０８−１５は第２チャネルＣＨ１に対応する。コアチップ１０８−０、１０８−２、１０８−４、１０８−６、１０８−８、１０８−１０、１０８−１２、１０８−１４にはチップイネーブル信号ＣＥ０とレディー／ビジー信号ＲＢ０が割り当てられ、コアチップ１０８−１、１０８−３、１０８−６、１０８−７、１０８−９、１０８−１１、１０８−１３、１０８−１５にはチップイネーブル信号ＣＥ１とレディー／ビジー信号ＲＢ１が割り当てられる。コアチップ１０８−０、１０８−１にはチップアドレスＣＡ０が割り当てられ、コアチップ１０８−２、１０８−３にはチップアドレスＣＡ１が割り当てられ、コアチップ１０８−４、１０８−５にはチップアドレスＣＡ２が割り当てられ、コアチップ１０８−６、１０８−７にはチップアドレスＣＡ３が割り当てられ、コアチップ１０８−８、１０８−９にはチップアドレスＣＡ４が割り当てられ、コアチップ１０８−１０、１０８−１１にはチップアドレスＣＡ５が割り当てられ、コアチップ１０８−１２、１０８−１３にはチップアドレスＣＡ６が割り当てられ、コアチップ１０８−１４、１０８−１５にはチップアドレスＣＡ７が割り当てられる。
【００５７】
チップ構成Ｃでは、使用チャネル数は１、チップイネーブル信号数は４、レディー／ビジー信号数は４である。具体的には、コアチップ１０８−０〜１０８−１５は第１チャネルＣＨ０に対応する。コアチップ１０８−０、１０８−４、１０８−８、１０８−１２にはチップイネーブル信号ＣＥ０とレディー／ビジー信号ＲＢ０が割り当てられ、コアチップ１０８−１、１０８−５、１０８−９、１０８−１３にはチップイネーブル信号ＣＥ１とレディー／ビジー信号ＲＢ１が割り当てられ、コアチップ１０８−２、１０８−６、１０８−１０、１０８−１４にはチップイネーブル信号ＣＥ２とレディー／ビジー信号ＲＢ２が割り当てられ、コアチップ１０８−３、１０８−７、１０８−１１、１０８−１５にはチップイネーブル信号ＣＥ３とレディー／ビジー信号ＲＢ３が割り当てられる。コアチップ１０８−０〜１０８−３にはチップアドレスＣＡ０が割り当てられ、コアチップ１０８−４〜１０８−７にはチップアドレスＣＡ１が割り当てられ、コアチップ１０８−８〜１０８−１１にはチップアドレスＣＡ２が割り当てられ、コアチップ１０８−１２〜１０８−１５にはチップアドレスＣＡ２が割り当てられる。
【００５８】
チップ構成Ｄでは、使用チャネル数は１、チップイネーブル信号数は２、レディー／ビジー信号数は２である。具体的には、コアチップ１０８−０〜１０８−１５は第１チャネルＣＨ０に対応する。コアチップ１０８−０、１０８−２、１０８−４、１０８−６、１０８−８、１０８−１０、１０８−１２、１０８−１４にはチップイネーブル信号ＣＥ０とレディー／ビジー信号ＲＢ０が割り当てられ、コアチップ１０８−１、１０８−３、１０８−５、１０８−７、１０８−９、１０８−１１、１０８−１３、１０８−１５にはチップイネーブル信号ＣＥ１とレディー／ビジー信号ＲＢ１が割り当てられる。コアチップ１０８−０、１０８−１にはチップアドレスＣＡ０が割り当てられ、コアチップ１０８−２、１０８−３にはチップアドレスＣＡ１が割り当てられ、コアチップ１０８−４、１０８−５にはチップアドレスＣＡ２が割り当てられ、コアチップ１０８−６、１０８−７にはチップアドレスＣＡ３が割り当てられ、コアチップ１０８−８、１０８−９にはチップアドレスＣＡ４が割り当てられ、コアチップ１０８−１０、１０８−１１にはチップアドレスＣＡ５が割り当てられ、コアチップ１０８−１２、１０８−１３にはチップアドレスＣＡ６が割り当てられ、コアチップ１０８−１４、１０８−１５にはチップアドレスＣＡ７が割り当てられを使う。
【００５９】
チップ構成Ｅでは、使用チャネル数は１、チップイネーブル信号数は１、レディー／ビジー信号数は１である。具体的には、コアチップ１０８−０〜１０８−１５には第１チャネルＣＨ０が対応する。コアチップ１０８−０〜１０８−１５はチップイネーブル信号ＣＥ０、レディー／ビジー信号ＲＢ０が割り当てられる。コアチップ１０８−０〜１０８−１５にはそれぞれチップアドレスＣＡ０〜ＣＡ１５が割り当てられる。
【００６０】
パッケージ基板１２には多数の、例えば１５２個の半田ボールが行Ａ〜行Ｕまで、かつ列１〜列１３まで設けられ、各半田ボールのピンアサインはチップ構成に応じて決まる。図７〜図１１はそれぞれチップ構成Ａ〜Ｅにおけるパッケージ基板１２のピンアサイン例を示す。列７は半田ボールが形成されない。行Ｕ側の領域が第１チャネルＣＨ０の領域で、行Ａ側の領域が第２チャネルＣＨ１の領域であり、列１〜列６までは行Ａ〜行Ｈが第２チャネルＣＨ１の領域であり、行Ｊ〜行Ｕが第１チャネルＣＨ０の領域であり、列８〜列１３までは行Ａ〜行Ｊが第２チャネルＣＨ１の領域であり、行Ｋ〜行Ｕが第１チャネルＣＨ０の領域である。図７〜図１１でも、レディー／ビジー信号は他の図とは異なり、便宜上“ＲＢ”と表記する。図７〜図１１でも、信号が正論理か負論理かは重要ではないので、負論理を示すｎの表記は省略されている。
【００６１】
図７に示すピンアサインは、チップ構成Ａに対応している。本ピンアサインにおいて、では、第１チャネルＣＨ０領域の半田ボールには、Ｉ／Ｏ信号ＤＱｘ−０、２つのチップイネーブル信号ＣＥ０、ＣＥ２、２つのレディー／ビジー信号ＲＢ０、ＲＢ２が割り当てられる。ＲＺＱ０は第１チャネルのＺＱキャリブレーションのための外部抵抗が接続されるボールである。第２チャネルＣＨ１の領域の半田ボールには、Ｉ／Ｏ信号ＤＱｘ−１、２つのチップイネーブル信号ＣＥ１、ＣＥ３、２つのレディー／ビジー信号ＲＢ１、ＲＢ３が割り当てられる。ＲＺＱ１は第２チャネルのＺＱキャリブレーションのための外部抵抗が接続されるボールである。信号名が記載されていない白丸のボールにはその他の制御信号、種々の電源、ＮＵ、ＮＣが割当てられる。その他の制御信号はコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ信号、ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ等を含む。種々の電源はＶｐｐ、ＶｃｃＱ、ＶｓｓＱ、Ｖｃｃ、Ｖｓｓ等を含む。ＮＵ（not usage）はパッケージ内部でグランドあるいは電源に接続される、あるいはテスト信号として用いられている端子であり、ユーザは何も接続しないことが要求されている半田ボールである。ＮＣ（non-connection）はパッケージ内部でどこにも接続していない端子であり、誤動作防止のためにオープンとされる。
【００６２】
図８に示すピンアサインは、チップ構成Ｂに対応している。チップ構成Ｂは、チップ構成Ａに比べてチップイネーブル信号とレディー／ビジー信号の数が異なる。チップ構成Ａでは１チャネル当たりチップイネーブル信号とレディー／ビジー信号の数が２であるが、チップ構成Ｂではそれぞれ１である。チップ構成Ｂのピンアサインでは、図７に示すチップ構成Ａのピンアサインにおいて、第１チャネルＣＨ０のチップイネーブル信号ＣＥ２が割り当てられる行Ｋ列６の半田ボールと、レディー／ビジー信号ＲＢ２が割り当てられる行Ｊ列６の半田ボールと、第２チャネルＣＨ１のチップイネーブル信号ＣＥ３が割り当てられる行Ｈ列８の半田ボールとレディー／ビジー信号ＲＢ３が割り当てられる行Ｊ列８の半田ボールがＮＵ端子とされる。
【００６３】
チップ構成Ｃ、Ｄ、Ｅは第２チャネルＣＨ１を使用しないので、チップ構成Ｃ、Ｄ、Ｅのピンアサインでは、チップ構成Ａ、Ｂで信号が割り当てられる第２チャネルＣＨ１の領域の半田ボールがＮＵ端子とされる。
【００６４】
図９に示すピンアサインは、チップ構成Ｃに対応している。本ピンアサインにおいて、第１チャネルＣＨ０の領域の半田ボールには、Ｉ／Ｏ信号ＤＱｘ−０、２つのチップイネーブル信号ＣＥ０、ＣＥ２、２つのレディー／ビジー信号ＲＢ０、ＲＢ２が割り当てられる。
【００６５】
図１０に示すピンアサインは、チップ構成Ｄに対応している。チップ構成Ｄは、チップ構成Ｃに対してチップイネーブル信号とレディー／ビジー信号の数が異なる。チップ構成Ｃではチップイネーブル信号とレディー／ビジー信号の数がそれぞれ４であるが、チップ構成Ｄではそれぞれ２である。チップ構成Ｄのピンアサインでは、図９に示すチップ構成Ｃのピンアサインにおいて、第１チャネルＣＨ０の領域でチップイネーブル信号ＣＥ２が割り当てられる行Ｋ列６の半田ボールにチップイネーブル信号ＣＥ１が割り当てられ、レディー／ビジー信号ＲＢ２が割り当てられる行Ｊ列６の半田ボールにレディー／ビジー信号ＲＢ１が割り当てられる。
【００６６】
図１１に示すピンアサインは、チップ構成Ｅに対応している。チップ構成Ｅは、チップ構成Ｄに対してチップイネーブル信号とレディー／ビジー信号の数が異なる。チップ構成Ｄではチップイネーブル信号とレディー／ビジー信号の数がそれぞれ２であるが、チップ構成Ｅではそれぞれ１である。チップ構成Ｅのピンアサインでは、チップ構成Ｄのピンアサインにおいて、第１チャネルＣＨ０の領域でチップイネーブル信号ＣＥ１が割り当てられる行Ｋ列６の半田ボールと、レディー／ビジー信号ＲＢ１が割り当てられる行Ｊ列６の半田ボールがＮＵ端子とされる。
【００６７】
［チップ構成設定動作］  
メモリシステムの設計の際、チップ構成はユーザが要求する仕様に従って決められ、コントローラ１０４はそのチップ構成に応じて信号をＩＦチップ１０６へ送信する。信号はパッケージ基板１２を介してＩＦチップ１０６に伝送される。パッケージ基板１２の各半田ボール２２がＩＦチップの各パッドに接続されている。パッケージ基板１２の半田ボール２２のピンアサインはチップ構成により変わる。例えば、あるチップ構成において信号が割り当てられていない半田ボール２２に別のチップ構成において信号、例えばチップイネーブル信号が割り当てられることがある。コントローラ１０４はパッケージ基板１２の半田ボール２２のピンアサインを認識しているので、チップ構成に応じた信号をパッケージ基板１２の所定の半田ボール２２に送受信することができるが、ＩＦチップ１０６はチップ構成を認識していなので、チップ構成が変化した場合、信号を正しく認識することができない。本実施形態では、ユーザが半導体記憶装置の電源を投入すると、コントローラ１０４から図６に示すようなチップ構成を表す情報（以下、チップ構成情報と称する）がＩＦチップ１０６に送られ、ＩＦチップ１０６がチップ構成情報に応じて動作可能となる。これをチップ構成の設定と称する。
【００６８】
図１２はチップ構成を設定する動作の一例を示すフローチャートである。メモリシステム１００の電源が投入されると、電源電圧Ｖｐｐ、ＶｃｃＱ、ＶｓｓＱ、Ｖｃｃ、Ｖｓｓが立ち上がる。なお、デフォルトのチップ構成は図１１のチップ構成Ｅとする。
【００６９】
Ｓ１６でコントローラ１０４はチップイネーブル信号ＣＥｎ０をローレベル（活性化）とし、リセットコマンド（ＦＦｈ）を第１チャネルＣＨ０を介してＩＦチップ１０６に供給し、パワーオンリセットが実行される。
【００７０】
Ｓ２０でコントローラ１０４はSet Featureと呼ばれるパラメータ設定シーケンスを実行する。ＮＡＮＤ型フラッシュメモリにはメモリの機能を有効化するためにパラメータを設定するSet Featureと呼ばれるパラメータ設定シーケンス、及びメモリの機能の有効化・無効化状況を示すパラメータを読み出すためのGet Featureと呼ばれるパラメータ読出しシーケンスがある。これらのシーケンスは例えば、高速データ転送用のリードイネーブル信号ＲＥ、ＲＥｎ等の入力を有効化するため等に用いられる。
【００７１】
Set Featureシーケンスの一例を図１３に示す。チップイネーブル信号ＣＥｎ０が活性化されるともに、コマンドラッチイネーブル信号ＣＬＥとアドレスラッチイネーブル信号ＡＬＥが非活性化され、ライトイネーブル信号ＷＥｎが非活性化され、リードイネーブル信号ＲＥが活性化される。この後、コマンドラッチイネーブル信号ＣＬＥとライトイネーブル信号ＷＥｎが活性化され、Ｉ／Ｏ信号ＤＱｘにより“ＥＦｈ”が伝送される。コマンドラッチイネーブル信号ＣＬＥの立下りとライトイネーブル信号ＷＥｎの立ち上がりに同期して、Ｉ／Ｏ信号ＤＱｘの“ＥＦｈ”がコマンドとしてＩＦチップ１０６に取り込まれる。コマンドＥＦｈはSet Featureシーケンスを開始するコマンドを示す。Set Featureシーケンスはレジスタ１２２のアドレス“ＸＸｈ”にデータＷ−Ｂ０、Ｗ−Ｂ１、Ｗ−Ｂ２、Ｗ−Ｂ３を書き込ませるものである。
【００７２】
アドレスラッチイネーブル信号ＡＬＥとライトイネーブル信号ＷＥｎが活性化され、Ｉ／Ｏ信号ＤＱｘにより“ＸＸｈ”が伝送される。ライトイネーブル信号ＷＥｎの立ち上がりに同期して、Ｉ／Ｏ信号ＤＱｘの“ＸＸｈ”がアドレスとしてＩＦチップ１０６に取り込まれる。その後、アドレスラッチイネーブル信号ＡＬＥが非活性化され、Ｉ／Ｏ信号ＤＱｘによりＷ−Ｂ０、Ｗ−Ｂ１、Ｗ−Ｂ２、Ｗ−Ｂ３が伝送される。データストローブ信号ＤＳＱ、ＤＳＱｎのトグルに同期してＩ／Ｏ信号ＤＱｘのＷ−Ｂ０、Ｗ−Ｂ１、Ｗ−Ｂ２、Ｗ−Ｂ３がデータとしてＩＦチップ１０６に取り込まれ、レジスタ１２２のアドレス“ＸＸｈ”にデータＷ−Ｂ０、Ｗ−Ｂ１、Ｗ−Ｂ２、Ｗ−Ｂ３が書き込まれる。
【００７３】
アドレス“ＸＸｈ”はレジスタ１２２のチップ構成情報を格納するアドレスを示し、例えばＢ０ｈ（図２６参照）でもよい。データＷ−Ｂ０、Ｗ−Ｂ１、Ｗ−Ｂ２、Ｗ−Ｂ３はチップ構成情報（チャネル数、チップイネーブル信号数、レディー／ビジー信号数）を示す。データＷ−Ｂ０、Ｗ−Ｂ１、Ｗ−Ｂ２、Ｗ−Ｂ３のそれぞれはＤＱ［７：０］の８ビットである。例えば、チャネル数、チップイネーブル信号数、レディー／ビジー信号数がそれぞれ２ビットで表現される場合は、図２６に示すように、アドレスＢ０ｈの最初のデータＢ０のＤＱ［１：０］がチャネル数、ＤＱ［３：２］がチップイネーブル信号数、ＤＱ［５；４］がレディー／ビジー信号数を示してもよい。
【００７４】
以上により、Set Featureシーケンスによって、レジスタ１２２にチップ構成情報が格納される。この後、ＩＦチップ１０６は、パッケージ基板１２の端子構成が図７〜図１１のいずれであるかを認識することができ、図６に示すチップ構成Ａ〜Ｅのいずれかに従ってコアチップ１０８−１〜１０８−１５を選択することができる。
【００７５】
図１２に戻る。Ｓ２８でコントローラ１０４は別のSet Featureシーケンスを実行し、トグルＤＤＲに関するパラメータをレジスタ１２２のアドレス、例えば０２ｈ（図２６参照）に書込む。トグルＤＤＲに関するパラメータは、基準電圧Ｖｒｅｆの内部生成／外部入力の切り替え、データストローブ信号ＤＱＳｎの差動かシングルエンドかの切り替え、リードイネーブル信号ＲＥ、ＲＥｎの差動かシングルエンドかの切り替え、終端抵抗値を示すＯＤＴ（On Die Termination）抵抗値を示す情報を含む。
【００７６】
この後、Ｓ３２で各コアチップ１０８へのアクセスを含む通常の動作が開始される。
【００７７】
［第１実施形態の効果］  
第１実施形態の半導体記憶装置は１つのパッケージ内に複数のコアチップ１０８と１つのＩＦチップ１０６とを含み、複数のコアチップ１０８が積層されており、貫通電極により互いに接続されている。複数のコアチップ１０８は、どのチャネルがコアチップ１０８に対応するか、どのチップイネーブル信号がコアチップ１０８に割り当てられているかに応じて選択可能である。これらの情報はチップ構成として定義される。チップ構成はユーザの要求する仕様に応じて決まり、チップ構成が決まるとパッケージ基板１２のピンアサインが決まる。ピンアサインが決まると、コントローラ１０４は指定のチャネルを介して指定のチップイネーブル信号をパッケージ基板１２の所定の端子へ供給する。コントローラ１０４はチップ構成情報をＩＦチップ１０６へ供給する。これにより、ＩＦチップ１０６はパッケージ基板１２のピンアサインを認識することができ、パッケージ基板１２の所定の端子を介して供給される指定のチップイネーブル信号を認識し、コアチップを選択することができる。また、チップ構成はどのレディー／ビジー信号がどのコアチップに割り当てられているかも示し、ＩＦチップ１０６はチップ毎のレディー／ビジー信号が割当てられたパッケージ基板１２の所定の端子からレディー／ビジー信号を出力することができるので、コントローラ１０４はレディー／ビジー信号に基づいて各コアチップ１０８がビジーなのかレディーなのかを認識することができる。
【００７８】
（第２実施形態）
図１４は第２実施形態におけるチップ構成設定動作の一例を示すフローチャートである。第１実施形態では、メモリシステム１００の電源投入時にコントローラ１０４からチップ構成情報がＩＦチップ１０６に伝送され、チップ構成が設定される。すなわち、ユーザ側でチップ構成情報がＩＦチップ１０６に入力される。第２実施形態では、製造者側でチップ構成情報がコアチップ１０８に書き込まれ、コアチップ１０８からＩＦチップ１０８に入力される。第２実施形態では、メモリセルアレイ１３２のＲＯＭヒューズ領域１４６が利用される。ＲＯＭヒューズ領域１４６は製造者はアクセスできるが、ユーザからはアクセスされない領域である。
【００７９】
半導体メモリの製造段階で、ウェハ工程（Ｓ５２）が終了すると、Ｓ５４でダイシング工程が実行され、ウェハがチップに分割される。Ｓ５６でダイボンディング・ワイヤボンディングが行われた後、Ｓ５８でＲＯＭヒューズ領域１４６にチップ構成情報（図６）が書き込まれる。Ｓ６０でＩＦチップ、コアチップが図１のような半導体記憶装置に組み立てられ、Ｓ６２で出荷試験が行われた後、Ｓ６４で実装される。
【００８０】
ユーザ側で、Ｓ６６でメモリシステム１００の電源が投入されると、Ｓ１６でコントローラ１０４はリセットコマンド（ＦＦｈ）を発行し、ＩＦチップ１０６に供給する。ロジック制御回路１１４はリセットコマンドを受け取ると、チップイネーブル信号ＣＥｎ０をローレベルとする。
【００８１】
第１実施形態では、パワーオンリセットの後コントローラ１０４はSet Featureシーケンスを実行（Ｓ２０）したが、第２実施形態では、パワーオンリセット後、Ｓ６８でＩＦチップ１０６はメモリセルアレイ１３２内のＲＯＭヒューズ領域１４６からチップ構成情報を読出し、読み出したチップ構成情報をレジスタ１２２に書き込む。
【００８２】
この後の動作は第１実施形態と同じである。
【００８３】
以上説明したように、第２実施形態によれば、Set featureシーケンスによりチップ構成情報をコントローラ１０４からＩＦチップに供給することなく、製造者側でチップ構成情報をコアチップ１０８内のメモリセルアレイ１３２内のＲＯＭヒューズ領域１４６に書き込み、コアチップ１０８からＩＦチップ１０４に転送し、チップ構成を設定させることができる。
【００８４】
製造段階でチップ構成情報を格納するのはＲＯＭヒューズに限らず、大電流を流すことにより電気的にプログラム可能なポリヒューズ又はｅヒューズでもよい。ポリヒューズ又はｅヒューズはコアチップ１０８内、例えばメモリ制御回路１２４内に配置されてもよい。
【００８５】
（第３実施形態）  
半導体記憶装置における入出力回路の特性はプロセス、電圧、温度（Process, Voltage, Temperature：ＰＶＴ）の変動によって変化する。この特性が適正範囲から外れると、高速なデータ転送が困難になる。このため、入出力回路（例えば、図３のＩ／Ｏ回路６２、図５のＩ／Ｏ制御回路１１２等）の特性を較正して特性を適正範囲に収める必要がある。この特性の較正方法として、ＺＱキャリブレーションが提案されている。入出力回路の特性は信号を出力するドライバとしてのＭＯＳトランジスタのオン抵抗Ｒｏｎと、入力レシーバの終端抵抗Ｒｔｔとにより決められる。オン抵抗ＲｏｎはＯＣＤ（Off Chip Driver）抵抗とも称する。信号の反射は高速のデータ伝送を妨げるので、信号の反射を抑えるために、入力レシーバには終端抵抗が接続されている。終端抵抗ＲｔｔはＯＤＴ（On Die Termination）抵抗とも称する。
【００８６】
第３実施形態では、チャネル毎にＩ／Ｏ制御回路１１２は図１５に示すようなＺＱキャリブレーション回路２１２を含む。ＺＱキャリブレーション回路２１２は、キャリブレーション端子ＲＺＱに接続された外部抵抗Ｒを用いて、Ｉ／Ｏ制御回路１１２の第１チャネルＣＨ０のＩ／Ｏ回路６２のオン抵抗及び終端抵抗を調整する。後述するが、Ｉ／Ｏ回路６２は複数の並列接続されたトランジスタを含み、ＺＱキャリブレーション回路２１２内にこれらのトランジスタと等価の複数の並列接続されたトランジスタが設けられる。これらのトランジスタの抵抗が所望値となるように、トランジスタを選択的に導通させると、Ｉ／Ｏ制御回路１１２、すなわちＩ／Ｏ回路６２のオン抵抗及び終端抵抗を調整できる。
【００８７】
ＺＱキャリブレーション回路２１２は複数の並列接続されたトランジスタからなるプルアップ回路２０２、２０４、プルダウン回路２０６、プルアップ／プルダウン制御回路２０８を含む。プルアップ／プルダウン制御回路２０８はメモリ制御回路１２４から信号ＰＵＬＬＵＰ、ＰＵＬＬＤＯＷＮを受信し、プルアップ回路２０２、２０４およびプルダウン回路２０６を制御する。プルアップ／プルダウン制御回路２０８はプルアップ回路２０２に電圧ＶＺＱＰ０〜ＶＺＱＰ４を供給する。プルアップ回路２０２はＲＺＱ端子に電気的に接続される。ＲＺＱ端子は抵抗Ｒを介して接地される。ＲＺＱ端子の電圧ＶＰＵＬＬＵＰはプルアップ／プルダウン制御回路２０８に供給される。
【００８８】
プルアップ回路２０４およびプルダウン回路２０６はレプリカバッファ２１０を構成する。プルアップ／プルダウン制御回路２０８はプルアップ回路２０４に電圧ＶＺＱＰ０〜ＶＺＱＰ４を供給し、プルダウン回路２０６に電圧ＶＺＱＮ０〜ＶＺＱＮ４を供給する。プルアップ回路２０４およびプルダウン回路２０６はノードＡに電気的に接続される。ノードＡの電圧ＶＰＵＬＬＤＯＷＮはプルアップ／プルダウン制御回路２０８に供給される。
【００８９】
図１６はプルアップ回路２０２の回路図であり、図１７はプルアップ回路２０４の回路図であり、図１８はプルダウン回路２０６の回路図である。
【００９０】
図１６に示すように、プルアップ回路２０２は電源ＶｃｃＱとキャリブレーション端子ＲＺＱとの間に並列に接続されるＰＭＯＳトランジスタＰ０Ａ〜Ｐ４Ａを含む。ＰＭＯＳトランジスタＰ０Ａ〜Ｐ４Ａの第１端子（ソースおよびドレインの一方）にはそれぞれ電圧ＶＣＣＱが供給され、ＰＭＯＳトランジスタＰ０Ａ〜Ｐ４Ａの第２端子（ソースおよびドレインの他方）はそれぞれＲＺＱ端子に電気的に接続される。ＰＭＯＳトランジスタＰ０Ａ〜Ｐ４Ａのゲートにはそれぞれ、電圧ＶＺＱＰ０〜ＶＺＱＰ４がそれぞれ供給される。
【００９１】
図１７に示すように、プルアップ回路２０４は電源ＶｃｃＱとノードＡとの間に並列に接続されるＰＭＯＳトランジスタＰ０Ｂ〜Ｐ４Ｂを含む。ＰＭＯＳトランジスタＰ０Ｂ〜Ｐ４Ｂの第１端子（ソースおよびドレインの一方）はそれぞれ電圧ＶＣＣＱが供給され、ＰＭＯＳトランジスタＰ０Ｂ〜Ｐ４Ｂの第２端子（ソースおよびドレインの他方）はそれぞれノードＡに電気的に接続される。ＰＭＯＳトランジスタＰ０Ｂ〜Ｐ４Ｂのゲートにはそれぞれ電圧ＶＺＱＰ０〜ＶＺＱＰ４のそれぞれが供給される。
【００９２】
図１８に示すように、プルダウン回路２０６はノードＡと接地端子との間に並列に接続されるＮＭＯＳトランジスタＮ０〜Ｎ４を含む。ＮＭＯＳトランジスタＮ０〜Ｎ４の第１端子（ソースおよびドレインの一方）はそれぞれノードＡに電気的に接続され、ＮＭＯＳトランジスタＮ０〜Ｎ４の第２端子（ソースおよびドレインの他方）はそれぞれ接地される。ＮＭＯＳトランジスタＮ０〜Ｎ４のゲートにはそれぞれ、電圧ＶＺＱＮ０〜ＶＺＱＮ４のそれぞれが供給される。
【００９３】
ＺＱキャリブレーションは図１５に示すように、ＲＺＱ端子に抵抗Ｒを接続して実行される。この抵抗Ｒの値はＩ／Ｏ回路６２−０〜６２−７の所望とする抵抗値であり、例えば３００Ωである。ＺＱキャリブレーションでは、抵抗Ｒとプルアップ回路２０２、２０４のインピーダンスとが等しくなるように電圧ＶＺＱＰ０〜ＶＺＱＰ４が決定される。さらに、プルアップ回路２０４のインピーダンスとプルダウン回路２０６のインピーダンスとが等しくなるように電圧ＶＺＱＮ０〜ＶＺＱＮ４が決定される。得られた電圧ＶＺＱＰ０〜ＶＺＱＰ４，ＶＺＱＮ０〜ＶＺＱＮ４がＩ／Ｏ回路６２−０〜６２−１に適宜供給されることで、Ｉ／Ｏ回路６２−０〜６２−７のオン抵抗及び終端抵抗が最適値に調整される。
【００９４】
図１９を参照してＺＱキャリブレーションの一例を説明する。
【００９５】
時刻Ｔ１において、コアチップはビジー状態になる。すると、信号ＰＵＬＬＵＰが活性化される。信号ＰＵＬＬＵＰが活性化されている期間、プルアップ回路２０２のインピーダンス調整が行われる。プルアップ回路２０２のインピーダンス調整では、プルアップ／プルダウン制御回路２０８はＲＺＱ端子の電圧ＶＰＵＬＬＵＰと基準電圧ＶＣＣＱ／２とを比較し、これらが等しくなるように電圧ＶＺＱＰ０〜ＶＺＱＰ４を調整する。
【００９６】
具体的には、プルアップ／プルダウン制御回路２０８は電圧ＶＺＱＰ０〜ＶＺＱＰ４を全てハイレベル“１，１，１，１，１”に設定する。これにより、プルアップ回路２０２のＰＭＯＳトランジスタＰ０Ａ〜Ｐ４Ａはオフする。このとき、ＲＺＱ端子の電圧ＶＰＵＬＬＵＰは例えば接地電圧であり、基準電圧ＶＣＣＱ／２よりも小さい。その結果、プルアップ／プルダウン制御回路２０８は電圧ＶＺＱＰ０〜ＶＺＱＰ４をカウントダウンし、“０，１，１，１，１”に設定する。ここで、カウントダウンとは、電圧ＶＺＱＰ０〜ＶＺＱＰ４のいずれかの“１”（ハイＬレベル）を“０”（ローレベル）に変えることを示す。また、カウントアップとは、電圧ＶＺＱＰ０〜ＶＺＱＰ４のいずれかの“０”（ローレベル）を“１”（ハイレベル）に変えることを示す。
【００９７】
電圧ＶＺＱＰ０〜ＶＺＱＰ４が“０，１，１，１，１”に設定されると、プルアップ回路２０２のＰＭＯＳトランジスタＰ０Ａがオンし、ＰＭＯＳトランジスタＰ１Ａ〜Ｐ４Ａがオフする。これにより、ＲＺＱ端子の電圧ＶＰＵＬＬＵＰはわずかに増加する。
【００９８】
電圧ＶＰＵＬＬＵＰが基準電圧ＶＣＣＱ／２よりも未だに小さければ、プルアップ／プルダウン制御回路２０８は電圧ＶＺＱＰ０〜ＶＺＱＰ４を“０，０，１，１，１”にカウントダウンする。その結果、ＲＺＱ端子の電圧ＶＰＵＬＬＵＰはさらに増加する。このように、電圧ＶＰＵＬＬＵＰが基準電圧ＶＣＣＱ／２よりも小さければ、電圧ＶＺＱＰ０〜ＶＺＱＰ４のカウントダウンが順次繰り返され、電圧ＶＰＵＬＬＵＰが増加する。すなわち、プルアップ回路２０２のインピーダンスが低下していく。
【００９９】
電圧ＶＰＵＬＬＵＰが基準電圧ＶＣＣＱ／２よりも大きくなると、電圧ＶＺＱＰ０〜ＶＺＱＰ４がカウントアップされる。例えば、電圧ＶＺＱＰ０〜ＶＺＱＰ４が“０，０，０，１，１”だった場合、“０，０，１，１，１”に設定される。このようにＲＺＱ端子の電圧ＶＰＵＬＬＵＰと基準電圧ＶＣＣＱ／２との大小により、電圧ＶＺＱＰ０〜ＶＺＱＰ４はカウントダウン／アップされる。その結果、ＲＺＱ端子の電圧ＶＰＵＬＬＵＰは基準電圧ＶＣＣＱ／２近傍で安定する。
【０１００】
ＲＺＱ端子の電圧ＶＰＵＬＬＵＰが基準電圧ＶＣＣＱ／２近傍で安定すると、信号ＰＵＬＬＵＰが非活性化される（ローレベルになる）。これにより、プルアップ／プルダウン制御回路２０８は電圧ＶＺＱＰ０〜ＶＺＱＰ４のカウントを終了し、そのときのカウント値は固定される。そして、電圧ＶＺＱＰ０〜ＶＺＱＰ４が確定することで、プルアップ回路２０２のインピーダンス調整は終了する。このときのプルアップ回路２０２のインピーダンスは抵抗Ｒの抵抗値と等しい値である。確定された電圧ＶＺＱＰ０〜ＶＺＱＰ４を示す５ビットのキャリブレーションデータはレジスタ１２２に書き込まれる。
【０１０１】
上記動作の期間に、プルアップ回路２０４のインピーダンス調整も同様に行われる。より具体的には、プルアップ回路２０４においてもプルアップ回路２０２と同じ電圧ＶＺＱＰ０〜ＶＺＱＰ４が設定される。すなわち、プルアップ回路２０４のインピーダンスはプルアップ回路２０２と同じ値に設定される。
【０１０２】
次に、プルダウン回路２０６のインピーダンスが、プルアップ回路２０２、２０４のインピーダンスと同じになるように調整される。より具体的には、プルアップ回路２０２、２０４のインピーダンスが固定された状態で、信号ＰＵＬＬＤＯＷＮが活性化される（ハイレベルになる）。信号ＰＵＬＬＤＯＷＮが活性化されている期間、プルダウン回路２０６のインピーダンス調整が行われる。プルダウン回路２０６のインピーダンス調整では、プルアップ／プルダウン制御回路２０８はノードＡの電圧ＶＰＵＬＬＤＯＷＮと基準電圧ＶＣＣＱ／２とを比較し、これらが等しくなるように電圧ＶＺＱＮ０〜ＶＺＱＮ４を調整する。
【０１０３】
具体的には、プルアップ／プルダウン制御回路２０８は電圧ＶＺＱＮ０〜ＶＺＱＮ４を全てのローレベル“０，０，０，０，０”に設定する。これにより、プルダウン回路２０６のＮＭＯＳトランジスタＮ０〜Ｎ４はオフする。このとき、ノードＡの電圧ＶＰＵＬＬＤＯＷＮは例えば電源電圧であり、基準電圧ＶＣＣＱ／２よりも大きい。その結果、プルアップ／プルダウン制御回路２０８は電圧ＶＺＱＮ０〜ＶＺＱＮ４をカウントアップし、電圧ＶＺＱＮ０〜ＶＺＱＮ４を“１，０，０，０，０”に設定する。
【０１０４】
電圧ＶＺＱＮ０〜ＶＺＱＮ４が“１，０，０，０，０”に設定されると、プルダウン回路２０６のＮＭＯＳトランジスタＮ０がオンし、ＮＭＯＳトランジスタＮ１〜Ｎ４がオフする。これにより、ノードＡの電圧ＶＰＵＬＬＤＯＷＮは減少する。
【０１０５】
電圧ＶＰＵＬＬＤＯＷＮが基準電圧ＶＣＣＱ／２よりも大きければ、プルアップ／プルダウン制御回路２０８は電圧ＶＺＱＮ０〜ＶＺＱＮ４を“１，１，０，０，０”にカウントアップする。その結果、ノードＡの電圧ＶＰＵＬＬＤＯＷＮはさらに減少する。このように、電圧ＶＰＵＬＬＤＯＷＮが基準電圧ＶＣＣＱ／２よりも大きければ、電圧ＶＺＱＮ０〜ＶＺＱＮ４のカウントアップが順次繰り返され、電圧ＶＰＵＬＬＤＯＷＮが減少する。すなわち、プルダウン回路２０６のインピーダンスが低下していく。
【０１０６】
一方、電圧ＶＰＵＬＬＤＯＷＮが基準電圧ＶＣＣＱ／２よりも小さくなると、電圧ＶＺＱＮ０〜ＶＺＱＮ４がカウントダウンされる。例えば、電圧ＶＺＱＮ０〜ＶＺＱＮ４が“１，１，１，０，０”だった場合、“１，１，０，０，０”に設定される。このようにノードＡの電圧ＶＰＵＬＬＤＯＷＮと基準電圧ＶＣＣＱ／２との大小により、電圧ＶＺＱＮ０〜ＶＺＱＮ４はカウントアップ／ダウンされる。その結果、ノードＡの電圧ＶＰＵＬＬＤＯＷＮは基準電圧ＶＣＣＱ／２近傍で安定する。
【０１０７】
ノードＡの電圧ＶＰＵＬＬＤＯＷＮが基準電圧ＶＣＣＱ／２近傍で安定すると、時刻Ｔ２において、信号ＰＵＬＬＤＯＷＮが非活性化される（ローレベルになる）。そして、コアチップはレディー状態になる。これにより、プルアップ／プルダウン制御回路２０８は電圧ＶＺＱＮ０〜ＶＺＱＮ４のカウントを終了し、そのときのカウント値は固定される。そして、電圧ＶＺＱＮ０〜ＶＺＱＮ４が確定することで、プルダウン回路２０６のインピーダンス調整は終了する。このときのプルダウン回路２０６のインピーダンスはプルアップ回路２０４のインピーダンスと等しい値である。確定された電圧ＶＺＱＮ０〜ＶＺＱＮ４を示す５ビットのキャリブレーションデータはレジスタ１２２に書き込まれる。すなわち、プルアップ回路２０２、２０４、プルダウン回路２０６のインピーダンスは抵抗Ｒと等しい値に設定される。
【０１０８】
図２０はＩ／Ｏ回路６２−０〜６２−７の構成を示す。パッドＰａから入力される信号は入力レシーバ２２０（図３の入力レシーバＩＲ）を介してＩＦチップ１０６内部に取り込まれる。図１６に示すプルアップ回路２０２と同じ構造の複数、例えば１２個のプルアップ回路２０２−０〜２０２−１１が並列に接続される。図１８に示すプルダウン回路２０６と同じ構造の複数、例えば１２個のプルダウン回路２０６−０〜２０６−１１が並列に接続される。プルアップ回路２０２−０〜２０２−１１の並列接続回路とプルダウン回路２０６−０〜２０６−１１の並列接続回路が直列に接続され、両回路の接続点がパッドＰａに接続される。
【０１０９】
信号を出力する場合、並列接続のプルアップ回路２０２−０〜２０２−１１をオンし、並列接続のプルダウン回路２０６−０〜２０６−１１をオフすることにより、Ｈレベルの信号がパッドＰａから出力され、並列接続のプルアップ回路２０２−０〜２０２−１１をオフし、並列接続のプルダウン回路２０６−０〜２０６−１１をオンすることにより、Ｌレベルの信号がパッドＰａから出力される。並列接続のプルアップ回路２０２−０〜２０２−１１のオン抵抗又は並列接続のプルダウン回路２０６−０〜２０６−１１のオン抵抗がオン抵抗Ｒｏｎに対応する。
【０１１０】
信号を入力する場合、並列接続のプルアップ回路２０２−０〜２０２−１１と並列接続のプルダウン回路２０６−０〜２０６−１１をともにオンする。並列接続のプルアップ回路２０２−０〜２０２−１１のオン抵抗と並列接続のプルダウン回路２０６−０〜２０６−１１のオン抵抗の並列抵抗が終端抵抗Ｒｔｔに対応する。
【０１１１】
プルアップ回路２０２−０〜２０２−１１のそれぞれのＰＭＯＳトランジスタＰ０Ａ〜Ｐ４Ａにはレジスタ１２２から読み出されたキャリブレーションデータにより決まる電圧ＶＺＱＰ０〜ＶＺＱＰ４がそれぞれ供給される。このため、プルアップ回路２０２−０〜２０２−１１のそれぞれのインピーダンスは抵抗Ｒの抵抗値（３００Ω）である。プルダウン回路２０６−０〜２０６−１１のそれぞれのＮＭＯＳトランジスタＮ０〜Ｎ４にはレジスタ１２２から読み出されたキャリブレーションデータにより決まる電圧ＶＺＱＮ０〜ＶＺＱＮ４がそれぞれ供給される。このため、プルダウン回路２０６−０〜２０６−１１のそれぞれのインピーダンスも抵抗Ｒの抵抗値（３００Ω）である。
【０１１２】
実施形態の半導体記憶装置は、Ｉ／Ｏ回路６２のオン抵抗Ｒｏｎと終端抵抗Ｒｔｔとをいくつかの抵抗値の中から選ぶことができる。例えば、オン抵抗Ｒｏｎは５０Ω、３５Ω、２５Ωのいずれかを選択可能であり、終端抵抗Ｒｔｔは１５０Ω、１００Ω、７５Ω、５０Ω、無しのいずれかを選択可能である。並列接続のプルアップ回路２０２−０〜２０２−１１と並列接続のプルダウン回路２０６−０〜２０６−１１は常に１２個の並列回路を使うのではなく、オン抵抗Ｒｏｎと終端抵抗Ｒｔｔの設定値に応じた個数の並列回路とされる。例えば、オン抵抗Ｒｏｎが２５Ωに設定された場合、１２個のプルアップ回路２０２の並列回路と１２個のプルダウン回路の並列回路とされ、オン抵抗Ｒｏｎが５０Ωに設定された場合、６個のプルアップ回路２０２の並列回路と６個のプルダウン回路の並列回路とされる。終端抵抗が１５０Ωに設定された場合、１個のプルアップ回路２０２と１個のプルダウン回路しか使われず、終端抵抗が７５Ωに設定された場合、２個のプルアップ回路２０２と２個のプルダウン回路とされる。
【０１１３】
上述の説明は１チャネルのＺＱキャリブレーションに関する。ＩＦチップ１０６は２チャネルのインターフェースを備えているので、各チャネル毎に上記のＺＱキャリブレーションが行われる。通常の２チャネルのＮＡＮＤメモリシステムでは、チャネル毎に別々のメモリチップが接続されているので、チャネル毎にＺＱキャリブレーションを行う必要がある。しかし、第３実施形態では１つのコアチップが２チャネルのインターフェースを備えるので、チャネル間でプロセス、温度、電圧は同じであるため、必ずしもチャネル毎にＺＱキャリブレーションを行う必要は無い。一方のチャネルでＺＱキャリブレーションを実行し、その結果を他方のチャネルにも反映させれば、他方のチャネルのＺＱキャリブレーションの実行を省略できる。第３実施形態は、２チャネル夫々でＺＱキャリブレーションを実行する（第２モードと称する）ことか、１チャネル(例えば第１チャネルＣＨ０)でＺＱキャリブレーションを実行し、その結果を他方のチャネルにも反映させる（第２モードと称する）ことを選択可能とする。この選択の方法にはSet Featureシーケンスを使ってパラメータを設定することにより第１モードと第２モードで同じＺＱコマンドを使う方法と、第１モードと第２モードで別々のＺＱコマンドを使う方法と、両者を組み合わせた方法がある。
【０１１４】
図２１はSet Featureシーケンスを利用して同じＺＱコマンド“Ｆ９ｈ”を使う方法におけるＺＱキャリブレーションの一例を示すフローチャートである。コマンド“Ｆ９ｈ”はそれを受信したチャネルのＺＱキャリブレーション回路２１２がＺＱキャリブレーションを実行し、キャリブレーション結果を当該のチャネルのＩ／Ｏ回路６２に設定するコマンドである。
【０１１５】
第１実施形態と同様にパワーオンリセットの後、Ｓ２０でSet Featureシーケンスが実行される。第３実施形態では、チップ構成以外にキャリブレーションモード情報の設定も行われる。レジスタの所定のアドレスにモードを設定するパラメータが割り当てられ、Set Featureシーケンスによりパラメータに“０”（第１モードを示す）又は“１”（第２モードを示す）が設定される。トグル設定（Ｓ２８）後、Ｓ８２で、コントローラ１０４はＺＱキャリブレーションコマンド“Ｆ９ｈ”を発行し、第１チャネルＣＨ０を介してＩＦチップ１０６にコマンドを送る。このＺＱキャリブレーションコマンドは第１モードでも第２モードでも同じである。
【０１１６】
ＩＦチップ１０６は、ＺＱキャリブレーションコマンドを受信すると、Ｓ８４でモード指定パラメータが“０”か“１”であるかに基づいてキャリブレーションモードが第１モードか第２モードであるかを判定する。
【０１１７】
Ｓ８４で第１モードと判定される場合、Ｓ７２で図１９に示すようなＺＱキャリブレーションを第1チャネルＣＨ０のキャリブレーション回路２１２で実行し、キャリブレーション回路２１２のプルアップ回路２０２、２０４、プルダウン回路２０６のインピーダンスが最適値となる電圧ＶＺＱＰ０〜ＶＺＱＰ４、電圧ＶＺＱＮ０〜ＶＺＱＮ４を求める。電圧ＶＺＱＰ０〜ＶＺＱＰ４、電圧ＶＺＱＮ０〜ＶＺＱＮ４を示すキャリブレーションデータはレジスタ１２２に書き込まれる。
【０１１８】
図２２は、第１モードの場合のＺＱキャリブレーションの一例を示すタイミングチャートである。図２２（ａ）は第１チャネルＣＨ０のタイミングチャート、図２２（ｂ）は第２チャンネルのタイミングチャートである。第１モードでは、第１チャネルＣＨ０のみＺＱキャリブレーションが実行されるので、コマンド“Ｆ９ｈ”は第１チャネルＨＣ０のみを介してＩＦチップ１０４に供給される。
【０１１９】
図２２（ａ）では、チップイネーブル信号ＣＥｎ０が活性化され、コマンドラッチイネーブル信号ＣＬＥ０とアドレスラッチイネーブル信号ＡＬＥ０が非活性化され、ライトイネーブル信号ＷＥｎ０が非活性化される。この後、コマンドラッチイネーブル信号ＣＬＥ０とライトイネーブル信号ＷＥｎ０が活性化され、Ｉ／Ｏ信号ＤＱｘにより“Ｆ９ｈ”が伝送される。ライトイネーブル信号ＷＥｎ０非活性化（立ち上がり）に同期して、Ｉ／Ｏ信号ＤＱｘの“Ｆ９ｈ”がコマンドとしてＩＦチップ１０６に取り込まれる。
【０１２０】
コマンドラッチイネーブル信号ＣＬＥ０が非活性化され、アドレスラッチイネーブル信号ＡＬＥ０が活性化され、ライトイネーブル信号ＷＥｎ０が活性化された後、Ｉ／Ｏ信号ＤＱｘにより“ＸＸｈ”が伝送される。ライトイネーブル信号ＷＥｎ０の非活性化（立ち上がり）に同期して、Ｉ／Ｏ信号ＤＱｘの“ＸＸｈ”がアドレスとしてＩＦチップ１０６に取り込まれる。その後、アドレスラッチイネーブル信号ＡＬＥが非活性化され、第１チャネルＣＨ０のＺＱキャリブレーションが実行される。レディー／ビジー信号Ｒ／Ｂｎ０はＺＱキャリブレーションの実行の間、ビジー状態となる。
【０１２１】
図２２（ｂ）では、チップイネーブル信号ＣＥｎ１が不活性化を維持するので、第２チャネルＣＨ１にはＺＱコマンドが入力されず、第２チャネルＣＨ１のＺＱキャリブレーションは実行されず、レディー／ビジー信号Ｒ／Ｂｎ１はレディー状態を維持する。
【０１２２】
図２２の「ＺＱキャリブレーション」はインピーダンスが最適値となる電圧を示すキャリブレーションデータを求め、レジスタ１２２に書き込むものである。
【０１２３】
Ｓ７４で、ＩＦチップ１０６は、レジスタ１２２から第1チャネルＣＨ０のＺＱキャリブレーション結果を読出す。ＩＦチップ１０６は、そのキャリプレーション結果に基づいた電圧ＶＺＱＰ０〜ＶＺＱＰ４，ＶＺＱＮ０〜ＶＺＱＮ４を各チャネルのＩ／Ｏ回路６２−０〜６２−７のプルアップ回路２０２−０〜２０２−１１のそれぞれのＰＭＯＳトランジスタＰ０Ａ〜Ｐ４Ａのゲート及びプルダウン回路２０６−０〜２０６−１１のそれぞれのＮＭＯＳトランジスタＮ０〜Ｎ４のゲートにそれぞれ供給する。これにより、第１、第２チャネルＣＨ０、ＣＨ１のＩ／Ｏ回路６２−０〜６２−７のオン抵抗及び終端抵抗が最適値に調整される。
【０１２４】
その後、第１実施形態と同様にＳ３２で通常の動作が開始される。
【０１２５】
Ｓ８４で第２モードと判定される場合、Ｓ８６で、図１９に示すようなＺＱキャリブレーションを第１チャネルＣＨ０のキャリブレーション回路２１２で実行し、キャリブレーション回路２１２のプルアップ回路２０２、２０４、プルダウン回路２０６のインピーダンスが最適値となる電圧ＶＺＱＰ０〜ＶＺＱＰ４、電圧ＶＺＱＮ０〜ＶＺＱＮ４を求める。電圧ＶＺＱＰ０〜ＶＺＱＰ４、電圧ＶＺＱＮ０〜ＶＺＱＮ４を示すキャリブレーションデータはレジスタ１２２に書き込まれる。Ｓ８８で、同様にＺＱキャリブレーションを第２チャネルＣＨ１のキャリブレーション回路２１２で実行し、キャリブレーション回路２１２のプルアップ回路２０２、２０４、プルダウン回路２０６のインピーダンスが最適値となる電圧ＶＺＱＰ０〜ＶＺＱＰ４、電圧ＶＺＱＮ０〜ＶＺＱＮ４を求める。電圧ＶＺＱＰ０〜ＶＺＱＰ４、電圧ＶＺＱＮ０〜ＶＺＱＮ４を示すキャリブレーションデータはレジスタ１２２に書き込まれる。
【０１２６】
図２３は、第２モードの場合のＺＱキャリブレーションの一例を示すタイミングチャートである。図２３（ａ）は第１チャネルＣＨ０のタイミングチャート、図２３（ｂ）は第２チャネルＣＨ１のタイミングチャートである。第２モードでは、第１チャネルＣＨ０、第２チャネルＣＨ１夫々ＺＱキャリブレーションが実行されるので、コマンド“Ｆ９ｈ”は第１チャネルＨＣ０、第２チャネルＣＨ１夫々を介してＩＦチップ１０４に供給される。
【０１２７】
図２３（ａ）では、チップイネーブル信号ＣＥｎ０が活性化され、コマンドラッチイネーブル信号ＣＬＥ０とアドレスラッチイネーブル信号ＡＬＥ０が非活性化され、ライトイネーブル信号ＷＥｎ０が非活性化される。この後、コマンドラッチイネーブル信号ＣＬＥ０とライトイネーブル信号ＷＥｎ０が活性化され、Ｉ／Ｏ信号ＤＱｘ０により“Ｆ９ｈ”が伝送される。ライトイネーブル信号ＷＥｎ０の非活性化（立ち上がり）に同期して、Ｉ／Ｏ信号ＤＱｘの“Ｆ９ｈ”がコマンドとしてＩＦチップ１０６に取り込まれる。
【０１２８】
コマンドラッチイネーブル信号ＣＬＥ０が非活性化され、アドレスラッチイネーブル信号ＡＬＥ０が活性化され、ライトイネーブル信号ＷＥｎ０が活性化された後、Ｉ／Ｏ信号ＤＱｘ０により“ＸＸｈ”が伝送される。ライトイネーブル信号ＷＥｎ０の非活性化（立ち上がり）に同期して、Ｉ／Ｏ信号ＤＱｘ０の“ＸＸｈ”がアドレスとしてＩＦチップ１０６に取り込まれる。その後、アドレスラッチイネーブル信号ＡＬＥ０が非活性化され、第１チャネルＣＨ０のＺＱキャリブレーションが実行される。レディー／ビジー信号Ｒ／Ｂｎ０はＺＱキャリブレーションの実行の間、ビジー状態となる。
【０１２９】
図２３（ｂ）では、チップイネーブル信号ＣＥｎ１が活性化され、コマンドラッチイネーブル信号ＣＬＥ１とアドレスラッチイネーブル信号ＡＬＥ１が非活性化され、ライトイネーブル信号ＷＥｎ１が非活性化される。この後、第１チャネルのＺＱキャリブレーションが終了し、第１チャネルのレディー／ビジー信号Ｒ／Ｂｎ０がレディー状態になった後、コマンドラッチイネーブル信号ＣＬＥ１とライトイネーブル信号ＷＥｎ１が活性化され、Ｉ／Ｏ信号ＤＱｘ１により“Ｆ９ｈ”が伝送される。ライトイネーブル信号ＷＥｎ１の非活性化（立ち上がり）に同期して、Ｉ／Ｏ信号ＤＱｘ１の“Ｆ９ｈ”がコマンドとしてＩＦチップ１０６に取り込まれる。
【０１３０】
コマンドラッチイネーブル信号ＣＬＥ１が非活性化され、アドレスラッチイネーブル信号ＡＬＥ１が活性化され、ライトイネーブル信号ＷＥｎ１が活性化された後、Ｉ／Ｏ信号ＤＱｘ１により“ＸＸｈ”が伝送される。ライトイネーブル信号ＷＥｎ１の非活性化（立ち上がり）に同期して、Ｉ／Ｏ信号ＤＱｘ１の“ＸＸｈ”がアドレスとしてＩＦチップ１０６に取り込まれる。その後、アドレスラッチイネーブル信号ＡＬＥ１が非活性化され、第２チャネルＣＨ１のＺＱキャリブレーションが実行される。レディー／ビジー信号Ｒ／Ｂｎ１はＺＱキャリブレーションの実行の間、ビジー状態となる。
【０１３１】
図２３の「ＺＱキャリブレーション」はインピーダンスが最適値となる電圧を示すキャリブレーションデータを求め、レジスタ１２２に書き込むとともに、キャリプレーションデータに基づいた電圧を各チャネルのＩ／Ｏ回路に供給してもよいし、図２２の場合と同様に、キャリブレーションデータをレジスタ１２２に書き込むものでもよい。
【０１３２】
Ｓ９０で、ＩＦチップ１０６は、レジスタ１２２から第1チャネルＣＨ０、第２チャネルＣＨ１のＺＱキャリブレーション結果を読出し、そのキャリプレーション結果に基づいた電圧ＶＺＱＰ０〜ＶＺＱＰ４，ＶＺＱＮ０〜ＶＺＱＮ４を第１チャネル、第２チャネルのＩ／Ｏ回路６２−０〜６２−７のプルアップ回路２０２−０〜２０２−１１のそれぞれのＰＭＯＳトランジスタＰ０Ａ〜Ｐ４Ａのゲート及びプルダウン回路２０６−０〜２０６−１１のそれぞれのＮＭＯＳトランジスタＮ０〜Ｎ４のゲートにそれぞれ供給する。これにより、第１、第２チャネルＣＨ０、ＣＨ１のＩ／Ｏ回路６２−０〜６２−７のオン抵抗及び終端抵抗が最適値に調整される。
【０１３３】
その後、第１実施形態と同様にＳ３２で通常の動作が開始される。
【０１３４】
次に、第１モードと第２モードで別々のＺＱコマンドを使う方法を説明する。例えば、第１モードのＺＱコマンドを“Ｇ９ｈ”、 第２モードのＺＱコマンドを“Ｆ９ｈ”とする。この場合のフローチャートは図２１と同様であるが、Ｓ２０のSet Featureシーケンスにおいてチップ構成情報のみがレジスタ１２２に設定され、モード情報は設定されない点が異なる。コマンド“Ｇ９ｈ”はそれを受信したチャネルのＺＱキャリブレーション回路２１２がＺＱキャリブレーションを実行し、キャリブレーション結果を両方のチャネルのＩ／Ｏ回路６２に設定するコマンドである。
【０１３５】
図２４は、第１モードの場合のＺＱキャリブレーションの一例を示すタイミングチャートである。図２４（ａ）は第１チャネルＣＨ０のタイミングチャート、図２４（ｂ）は第２チャンネルのタイミングチャートである。第１モードでは、第１チャネルＣＨ０のみＺＱキャリブレーションが実行されるので、コマンド“Ｇ９ｈ”は第１チャネルＨＣ０のみを介してＩＦチップ１０４に供給される。
【０１３６】
図２４（ａ）では、チップイネーブル信号ＣＥｎ０が活性化され、コマンドラッチイネーブル信号ＣＬＥ０とアドレスラッチイネーブル信号ＡＬＥ０が非活性化され、ライトイネーブル信号ＷＥｎ０が非活性化される。この後、コマンドラッチイネーブル信号ＣＬＥ０とライトイネーブル信号ＷＥｎ０が活性化され、Ｉ／Ｏ信号ＤＱｘにより“Ｇ９ｈ”が伝送される。ライトイネーブル信号ＷＥｎ０非活性化（立ち上がり）に同期して、Ｉ／Ｏ信号ＤＱｘの“Ｇ９ｈ”がコマンドとしてＩＦチップ１０６に取り込まれる。
【０１３７】
コマンドラッチイネーブル信号ＣＬＥ０が非活性化され、アドレスラッチイネーブル信号ＡＬＥ０が活性化され、ライトイネーブル信号ＷＥｎ０が活性化された後、Ｉ／Ｏ信号ＤＱｘにより“ＸＸｈ”が伝送される。ライトイネーブル信号ＷＥｎ０の非活性化（立ち上がり）に同期して、Ｉ／Ｏ信号ＤＱｘの“ＸＸｈ”がアドレスとしてＩＦチップ１０６に取り込まれる。その後、アドレスラッチイネーブル信号ＡＬＥが非活性化され、第１チャネルＣＨ０のＺＱキャリブレーションが実行される。レディー／ビジー信号Ｒ／Ｂｎ０はＺＱキャリブレーションの実行の間、ビジー状態となる。
【０１３８】
図２４（ｂ）では、チップイネーブル信号ＣＥｎ１が不活性化を維持するので、第２チャネルＣＨ１にはＺＱコマンドが入力されず、第２チャネルＣＨ１のＺＱキャリブレーションは実行されず、レディー／ビジー信号Ｒ／Ｂｎ１はレディー状態を維持する。
【０１３９】
図２４の「ＺＱキャリブレーション」はインピーダンスが最適値となる電圧を示すキャリブレーションデータを求め、レジスタ１２２に書き込むものであり、「ＺＱキャリブレーション」後、レジスタ１２２からキャリブレーションデータが読出され、キャリプレーションデータに基づいた電圧が各チャネルのＩ／Ｏ回路に供給される。
【０１４０】
図２５は、第２モードの場合のＺＱキャリブレーションの一例を示すタイミングチャートである。図２５（ａ）は第１チャネルＣＨ０のタイミングチャート、図２５（ｂ）は第２チャネルＣＨ１のタイミングチャートである。第２モードでは、第１チャネルＣＨ０、第２チャネルＣＨ１夫々ＺＱキャリブレーションが実行されるので、コマンド“Ｆ９ｈ”は第１チャネルＨＣ０、第２チャネルＣＨ１夫々を介してＩＦチップ１０４に供給される。
【０１４１】
図２５（ａ）では、チップイネーブル信号ＣＥｎ０が活性化され、コマンドラッチイネーブル信号ＣＬＥ０とアドレスラッチイネーブル信号ＡＬＥ０が非活性化され、ライトイネーブル信号ＷＥｎ０が非活性化される。この後、コマンドラッチイネーブル信号ＣＬＥ０とライトイネーブル信号ＷＥｎ０が活性化され、Ｉ／Ｏ信号ＤＱｘ０により“Ｆ９ｈ”が伝送される。ライトイネーブル信号ＷＥｎ０の非活性化（立ち上がり）に同期して、Ｉ／Ｏ信号ＤＱｘの“Ｆ９ｈ”がコマンドとしてＩＦチップ１０６に取り込まれる。
【０１４２】
コマンドラッチイネーブル信号ＣＬＥ０が非活性化され、アドレスラッチイネーブル信号ＡＬＥ０が活性化され、ライトイネーブル信号ＷＥｎ０が活性化された後、Ｉ／Ｏ信号ＤＱｘ０により“ＸＸｈ”が伝送される。ライトイネーブル信号ＷＥｎ０の非活性化（立ち上がり）に同期して、Ｉ／Ｏ信号ＤＱｘ０の“ＸＸｈ”がアドレスとしてＩＦチップ１０６に取り込まれる。その後、アドレスラッチイネーブル信号ＡＬＥ０が非活性化され、第１チャネルＣＨ０のＺＱキャリブレーションが実行される。レディー／ビジー信号Ｒ／Ｂｎ０はＺＱキャリブレーションの実行の間、ビジー状態となる。
【０１４３】
図２５（ｂ）では、チップイネーブル信号ＣＥｎ１が活性化され、コマンドラッチイネーブル信号ＣＬＥ１とアドレスラッチイネーブル信号ＡＬＥ１が非活性化され、ライトイネーブル信号ＷＥｎ１が非活性化される。この後、第１チャネルのＺＱキャリブレーションが終了し、第１チャネルのレディー／ビジー信号Ｒ／Ｂｎ０がレディー状態になった後、コマンドラッチイネーブル信号ＣＬＥ１とライトイネーブル信号ＷＥｎ１が活性化され、Ｉ／Ｏ信号ＤＱｘ１により“Ｆ９ｈ”が伝送される。ライトイネーブル信号ＷＥｎ１の非活性化（立ち上がり）に同期して、Ｉ／Ｏ信号ＤＱｘ１の“Ｆ９ｈ”がコマンドとしてＩＦチップ１０６に取り込まれる。
【０１４４】
コマンドラッチイネーブル信号ＣＬＥ１が非活性化され、アドレスラッチイネーブル信号ＡＬＥ１が活性化され、ライトイネーブル信号ＷＥｎ１が活性化された後、Ｉ／Ｏ信号ＤＱｘ１により“ＸＸｈ”が伝送される。ライトイネーブル信号ＷＥｎ１の非活性化（立ち上がり）に同期して、Ｉ／Ｏ信号ＤＱｘ１の“ＸＸｈ”がアドレスとしてＩＦチップ１０６に取り込まれる。その後、アドレスラッチイネーブル信号ＡＬＥ１が非活性化され、第２チャネルＣＨ１のＺＱキャリブレーションが実行される。レディー／ビジー信号Ｒ／Ｂｎ１はＺＱキャリブレーションの実行の間、ビジー状態となる。
【０１４５】
図２５の「ＺＱキャリブレーション」はインピーダンスが最適値となる電圧を示すキャリブレーションデータを求め、レジスタ１２２に書き込むとともに、キャリプレーションデータに基づいた電圧を各チャネルのＩ／Ｏ回路に供給してもよいし、図２２の場合と同様に、キャリブレーションデータをレジスタ１２２に書き込むものでもよい。
【０１４６】
上述の２つのモード選択方法を組み合わせても良い。すなわち、Set Featureシーケンスを使ってモード指定パラメータを設定するとともに、モード毎に別々のコマンドを使うことにより、第１モードと第２モードを選択的に実行してもよい。
【０１４７】
第３実施形態によれば、２チャネル夫々でＺＱキャリブレーションを実行するか、１チャネルでＺＱキャリブレーションを実行し、その結果を他方のチャネルに反映させるかを処理時間等ユーザの要求に応じて選択可能であり、種々の要求に柔軟に対応できる。第１モードしか要求されない場合は、ＺＱキャリブレーション回路２１２は第１チャネルＣＨ０だけ設ければよく、第２チャネルＣＨ１には設ける必要がないので、回路面積を削減できる。ＺＱキャリブレーションを実行しない第２チャネルのＲＺＱ端子は省略できる。ＲＺＱ端子を設けた場合は、ＲＺＱ端子をフローティングとすることができる。これらのため、基板配線の自由度も向上する。
【０１４８】
ＺＱキャリブレーションを実行するタイミングは電源オン時に限らず、温度測定センサ、電圧測定センサを設けて、それらからの検知信号の変化が大きい場合等に実行してもよい。
【０１４９】
（実施形態共通：レジスタの構成）
上述したように、コアチップは１チップ毎に独立しているので、データ保持や制御設定保持のためのレジスタはそれぞれのチップが持つ必要がある。レジスタ１２２はインターフェース用のレジスタも含むが、このようなレジスタはコアチップ毎に設ける必要はない。図５を参照して説明したように、実施形態のレジスタ１２２は記憶する情報の種類毎に分けられ、記憶する情報に関連する箇所、すなわちＩＦチップ１０６又はコアチップ１０８又は両方に配置される。配置の一例を図２６に示す。図２６はレジスタ１２２の主なデータを示す。
【０１５０】
コマンドＥＥｈはSet Featureシーケンスを開始するコマンド、ＥＦｈはGet Featureシーケンスを開始するコマンドを示す。Get Featureシーケンスの一例を図２７に示す。Get FeatureシーケンスはSet Featureシーケンスと略同じである。Set Featureシーケンスではデータはレジスタ１２２に書き込むデータであったが、Get Featureシーケンスではデータはレジスタ１２２から読み出されたデータである。データＲ−Ｂ０、Ｒ−Ｂ１、Ｒ−Ｂ２、Ｒ−Ｂ３はデータストローブ信号ＤＳＱの立下り（又はＤＳＱｎの立ち上がり）に同期して読み出される。
【０１５１】
Set Featureシーケンス、Get Featureシーケンスで使用されるレジスタはアドレス、データ毎に配置されるチップが決められる。コントローラ１０４とのデータ伝送に関するレジスタはＩＦチップ１０６に配置され、メモリセルのデータ読み出し／書き込みに関するレジスタはコアチップ１０８に配置される。
【０１５２】
例えば、アドレス０２ｈのデータＢ０のビット０の「Ｖｒｅｆ切り替え」、アドレス０２ｈのデータＢ０のビット１の「ＤＱＳ差動切り替え」、アドレス０２ｈのデータＢ０のビット２の「ＲＥ差動切り替え」、アドレス０２ｈのデータＢ０のビット３の「Reserve」、アドレス０２ｈのデータＢ０のビット４〜７の「ＯＤＴ抵抗値」はＩＦチップ１０６に配置される。「Ｖｒｅｆ切り替え」の０はチップ内部発生、１は外部入力を示す。「ＤＱＳ差動切り替え」と「ＲＥ差動切り替え」の０はシングル、１は差動を示す。「ＯＤＴ抵抗値」のビット４〜７はＩ／Ｏ回路６２の終端抵抗の設定値であり、オフ、150Ω、100Ω、75Ω、50Ωのいずれかを示す。
【０１５３】
アドレス０２ｈのデータＢ１のビット０〜３の「入力レイテンシィ設定」、ビット４〜７の「出力レイテンシィ設定」はＩＦチップ１０６に配置される。「入力レイテンシィ設定」、「出力レイテンシィ設定」は遅延時間（単位：サイクル）を示す。
【０１５４】
レイテンシィは伝送に際してデータの開始タイミングを遅らせる機能である。例えば、初期動作が安定していない場合や、データが速く出力され、その時までにコントローラ側で受信準備が完了していない場合に使用される。
【０１５５】
図２８を参照して出力レイテンシィを説明する。チップイネーブル信号ＣＥが活性化された後、データストローブ信号ＤＱＳが一旦非活性化される。その後、データストローブ信号ＤＱＳが周期的に活性化、非活性化が繰返えされる。レイテンシィが０の場合、データストローブ信号ＤＱＳの最初の立ち上がりに同期してＩ／Ｏ信号にデータＤ１が出力され、以降、データストローブ信号ＤＱＳの立ち上がり／立下りに同期してＩ／Ｏ信号にデータＤ２、Ｄ３、…が出力される。
【０１５６】
レイテンシィが１サイクルの場合、データストローブ信号ＤＱＳの２番目の立ち上がりに同期してＩ／Ｏ信号にデータＤ１が出力され、以降、データストローブ信号ＤＱＳの立ち上がり／立下りに同期してＩ／Ｏ信号にデータＤ２、Ｄ３、…が出力される。同様に、レイテンシィが２サイクルの場合、データストローブ信号ＤＱＳの３番目の立ち上がりに同期してＩ／Ｏ信号にデータＤ１が出力され、以降、データストローブ信号ＤＱＳの立ち上がり／立下りに同期してＩ／Ｏ信号にデータＤ２、Ｄ３、…が出力される。
【０１５７】
アドレス１０ｈのデータＢ０のビット１〜２の「ＯＣＤ（Off Chip Driver）  Ｒｏｎ調整」はＩＦチップ１０６に配置される。「ＯＣＤ  Ｒｏｎ調整」のビット１〜２はＩ／Ｏ回路６２の終端抵抗の設定値であり、50Ω、35Ω、25Ωのいずれかを示す。
【０１５８】
アドレス８５ｈのデータＢ０〜Ｂ３のビット０〜７の「読み出し電圧調整」はコアチップ１０８に配置される。フラッシュメモリは書き込みを繰り返すことにより特性が劣化し、最適な読み出し電圧が変化するので、出荷後にユーザ側で読み出し電圧を調整することができる。
【０１５９】
アドレスＢ０ｈのデータＢ０のビット０〜１の「使用チャネル数設定」、ビット２〜３の「使用チップイネーブル数設定」、ビット４〜５の「使用レディー／ビジー数設定」はコアチップ１０８とＩＦチップ１０６の両方に配置される。「使用チャネル数設定」はチャネル０のみ使用又はチャネル０とチャネル１使用を示し、「使用チップイネーブル数設定」、「使用レディー／ビジー数設定」はチップイネーブル信号ＣＥｎｘの数、レディー／ビジー信号Ｒ／Ｂｎの数であり、１又は２又は４を示す。
【０１６０】
図２６に示すように、レジスタ１２２をＩＦチップ１０６とコアチップ１０８の両方に配置し、外部のコントローラ等とのデータ伝送のインターフェースに関する情報はＩＦチップ１０６内のレジスタが記憶し、メモリセルのデータの読み書きに関する情報はコアチップ１０８内のレジスタが記憶することにより、複数のコアチップがインターフェースに関する情報を重複して記憶することがない。そのため、コアチップの回路面積が無駄に増加することがなく、コアチップの面積が削減できる。
【０１６１】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【符号の説明】
【０１６２】
４２…貫通電極、１０４…コントローラ、１０６…ＩＦチップ、１０８０〜１０８１５…コアチップ、１１２…Ｉ／Ｏ制御回路、１１４…ロジック制御回路、１２２…レジスタ、１２４…メモリ制御回路、１３２…メモリセルアレイ、２１２…キャリブレーション回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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