(57)【要約】【課題】複数の半導体素子を同時にオン動作させる時に、特性のバラツキに起因した電流バラツキを抑制することができるゲート駆動装置を提供する。【解決手段】並列接続された２個のＩＧＢＴ１ａ、１ｂのそれぞれのゲートに対して定電流回路３からＰチャンネル型ＭＯＳＦＥＴ４ａ、５ａを介してゲート電流を供給する。ＩＧＢＴ１ａ、１ｂの特性バラツキに起因してゲート駆動電圧にバラツキが生じる場合でも、従来の抵抗で結合した構成に比べて、ゲート電圧のバラツキに対応して安定してほぼ等しいゲート電流Ｉｇ１、Ｉｇ２を定電流で供給することができる。これにより、ＩＧＢＴ１ａおよび１ｂのそれぞれのコレクタ電流Ｉｃ１およびＩｃ２を均等となるように駆動制御することができるようになる。【選択図】図１
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【特許請求の範囲】
【請求項１】
並列接続されたゲート駆動型の複数の半導体素子（１ａ、１ｂ）を駆動するゲート駆動装置であって、
前記複数の半導体素子のゲートに定電流を供給する定電流回路（３）と、
前記定電流回路から前記複数の半導体素子のそれぞれのゲートに対してゲート電流を給電する経路に設けられる複数のスイッチング素子（４ａ、５ａ）と、
前記複数の半導体素子の各ゲートに対して前記定電流回路により供給される定電流を供給するように前記複数のスイッチング素子を駆動制御する駆動制御部（６）と、
を備えたゲート駆動装置。
【請求項２】
前記駆動制御部（６）は、前記複数の半導体素子の駆動時に、前記複数のスイッチング素子をフルオン動作させる請求項１記載のゲート駆動装置。
【請求項３】
前記複数のスイッチング素子（４ａ、５ａ）のそれぞれに設けられ、前記複数の半導体素子のゲートに定電圧を供給するフィードバック回路（４１、４２）を備える請求項１または２記載のゲート駆動装置。
【請求項４】
前記定電流回路に定電圧を供給する定電圧回路（３１）を備えた請求項１または２記載のゲート駆動装置。
【請求項５】
前記複数のスイッチング素子は、Ｐチャンネル型のＭＯＳＦＥＴ（４ａ、４ｂ）である請求項１から４のいずれか一項に記載のゲート駆動装置。
【請求項６】
前記複数のスイッチング素子は、Ｎチャンネル型のＭＯＳＦＥＴ（６１ａ、６２ａ）である請求項１から４のいずれか一項に記載のゲート駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動形の半導体素子を複数個並列に設けて駆動制御するゲート駆動装置に関する。
【背景技術】
【０００２】
負荷に対して大電流を供給するために、ＩＧＢＴなどのゲート駆動形の半導体素子を複数個並列に設けて駆動制御するゲート駆動装置がある。この場合、半導体素子の特性にバラツキがあると、半導体素子に流れる電流にバラツキが生じることがある。この結果、必要な電流を供給するために、バラツキを考慮して大きめの電流容量の半導体素子を用いる必要があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−９３８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記事情を考慮してなされたもので、その目的は、複数の半導体素子を同時にオン動作させる時に、特性のバラツキに起因した電流バラツキを抑制することができるゲート駆動装置を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１に記載のゲート駆動装置は、並列接続されたゲート駆動型の複数の半導体素子を駆動するゲート駆動装置であって、前記複数の半導体素子のゲートに定電流を供給する定電流回路と、前記定電流回路から前記複数の半導体素子のそれぞれのゲートに対してゲート電流を給電する経路に設けられる複数のスイッチング素子と、前記複数の半導体素子の各ゲートに対して前記定電流回路により供給される定電流を供給するように前記複数のスイッチング素子を駆動制御する駆動制御部とを備えている。
【０００６】
上記構成を採用することにより、複数の半導体素子のそれぞれのゲートに対して定電流回路からスイッチング素子を介してゲート電流を供給する構成とすることで、抵抗で結合した構成に比べてゲート電圧のバラツキに対応して安定してゲート電流を定電流で供給することができ、各半導体素子にゲート電圧を適切に付与することができ、並列接続されたゲート駆動型の複数の半導体素子のそれぞれに電流を均等となるように駆動制御することができるようになる。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態を示す電気的構成図
【図２】定電流回路の電気的構成図
【図３】制御信号に対するゲート電流およびゲート電圧、コレクタ電流のタイムチャート
【図４】動作原理を説明するための作用説明図
【図５】動作原理を説明するための数式を示した作用説明図
【図６】第２実施形態を示す定電流回路の電気的構成図
【図７】第３実施形態を示す電気的構成図
【図８】第４実施形態を示す電気的構成図
【図９】第５実施形態を示す電気的構成図
【図１０】第６実施形態を示す電気的構成図
【図１１】第７実施形態を示す電気的構成図
【発明を実施するための形態】
【０００８】
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図５を参照して説明する。
半導体素子部１は、複数のゲート駆動形の半導体素子として同一サイズのＩＧＢＴ（Insulated Gate Bipolar Transistor）１ａおよび１ｂが並列に接続した状態で設けられている。ＩＧＢＴ１ａおよび１ｂは、コレクタ−エミッタを共通に接続した状態で電源から負荷に給電する構成である。また、ＩＧＢＴ１ａおよび１ｂはゲート駆動装置２からそれぞれのゲートに駆動信号が与えられる。
【０００９】
ゲート駆動装置２において、直流電源ＶＣＣには定電流回路３が接続され、駆動回路４を介してＩＧＢＴ１のゲートにゲート電流Ｉｇ１が供給され、駆動回路５を介してＩＧＢＴ２のゲートにゲート電流Ｉｇ２が供給される。
【００１０】
定電流回路３は、例えば図２に示すように、Ｐチャンネル型のＭＯＳＦＥＴ３ａに抵抗３ｂを介して直流電源ＶＣＣを供給する構成である。ＭＯＳＦＥＴ３ａは、差動増幅器３ｃからゲート駆動信号が与えられる。差動増幅器３ｃの反転入力端子はＭＯＳＦＥＴ３ａのソースに接続され、非反転入力端子は参照電源７ｄを介して直流電源ＶＣＣに接続される。
【００１１】
差動増幅器３ｃは、抵抗３ｂの端子間電圧と参照電源７ｄの参照電圧Ｖｒｅｆが等しくなるようにＭＯＳＦＥＴ３ａを駆動する。これにより、参照電圧Ｖｒｅｆにより設定される定電流ＩｇがＭＯＳＦＥＴ３ａに流れるようになる。この定電流ＩｇがＩＧＢＴ１ａおよび１ｂのゲート電流Ｉｇ１およびＩｇ２として供給される。定電流回路３は、駆動制御部６から駆動信号Ｓｏｎが与えられて動作する。
【００１２】
駆動回路４は、Ｐチャンネル型のＭＯＳＦＥＴ４ａおよび抵抗４ｂを直列に接続した構成で、ＭＯＳＦＥＴ４ａはドライバ４ｃからゲート駆動信号が与えられる。同じく、駆動回路５は、Ｐチャンネル型のＭＯＳＦＥＴ５ａおよび抵抗５ｂを直列に接続した構成で、ＭＯＳＦＥＴ５ａはドライバ５ｃからゲート駆動信号が与えられる。ドライバ４ｃおよび５ｃには、それぞれ駆動制御部６から駆動信号Ｓｇ１およびＳｇ２が与えられる。
【００１３】
オフ回路７は、ＩＧＢＴ１ａおよび１ｂを同時にオフさせる回路で、Ｎチャンネル型のＭＯＳＦＥＴ７ａとゲート信号を与えるドライバ７ｂを備えている。ＩＧＢＴ１ａのゲートは、ダイオード８、抵抗９、１０を直列に介してオフ回路７のＭＯＳＦＥＴ７ａに接続される。また、ＩＧＢＴ１ｂのゲートは、ダイオード１１、抵抗１２、１０を直列に介してオフ回路７のＭＯＳＦＥＴ７ａに接続される。ＭＯＳＦＥＴ７ａは、オン動作によりＩＧＢＴ１ａのゲート電荷をグランドに放電する。ドライバ７ｂには駆動制御部６からオフ動作の駆動信号Ｓｏｆｆが与えられる。
【００１４】
次に、上記構成の作用について、図３から図５も参照して説明する。
駆動制御部６は、ＩＧＢＴ１ａおよび１ｂの駆動指示の信号Ｓｃが与えられると、定電流回路３にオン信号Ｓｏｎを与えるとともに、駆動回路４および５に駆動信号Ｓｇ１およびＳｇ２を与える。これにより、定電流回路３は、ＭＯＳＦＥＴ３ａがオンされて参照電源７ｄで設定された定電流Ｉｇを供給するようになる。
【００１５】
また、駆動回路４および５では、駆動信号Ｓｇ１およびＳｇ２により、ＭＯＳＦＥＴ４ａおよび５ａがフルオン動作される。つまり、ＭＯＳＦＥＴ４ａおよび５ａは、いずれもゲート電圧が十分与えられることで、飽和領域で動作される。これにより、各ＩＧＢＴ１ａ、１ｂのゲートに対して、特性バラツキに起因してゲート電圧が異なる場合でもほぼ同じゲート電流Ｉｇ１、Ｉｇ２を供給することができるようになる。この結果、２つのＩＧＢＴ１ａ、１ｂはほぼ同じコレクタ電流Ｉｃ１、Ｉｃ２を分担した状態で流すことができるようになる。
【００１６】
図３は上記の動作について、制御信号Ｓｃにより動作するＩＧＢＴ１ａおよび１ｂのゲート電流、ゲート電圧およびコレクタ電流の時間推移を示している。図３に示すように、駆動制御部６は、時刻ｔ１でＩＧＢＴＩａおよび１ｂの駆動を指示するローレベルの制御信号Ｓｃが与えられると、定電流回路３に駆動信号Ｓｏｎを与えて駆動し、この後、時刻ｔ２で駆動回路４および５に駆動信号Ｓｇ１およびＳｇ２を与える。これにより、図３（ｂ）に示すように、定電流回路３により供給される定電流Ｉｇが、図３（ｃ）に示すように各駆動回路４および５に分岐され、ＩＧＢＴ１ａおよび１ｂのゲートにゲート電流Ｉｇ１およびＩｇ２として供給される。
【００１７】
この場合、駆動回路４および５では、ＭＯＳＦＥＴ４ａおよび５ａが駆動信号Ｓｇ１およびＳｇ２に応じてフルオン状態で駆動される。ＩＧＢＴ１ａおよび１ｂは、各ゲートにゲート電流Ｉｇ１およびＩｇ２がそれぞれ供給され、定電流駆動される。ＩＧＢＴ１ａおよび１ｂは、それぞれのゲート電圧Ｖｇ１およびＶｇ２が閾値電圧Ｖｔ１およびＶｔ２に達すると、コレクタ電流Ｉｃ１およびＩｃ２が流れ始める。
【００１８】
この後、図３（ｄ）に示すように、ＩＧＢＴ１ａおよび１ｂのゲートへの給電により時刻ｔ３〜ｔ４のミラー期間に入ると、ゲート電圧Ｖｇ１およびＶｇ２は、ゲート電流Ｉｇ１およびＩｇ２の供給を受けても一定電圧となる。このとき、上記したように各ＩＧＢＴ１ａおよび１ｂの特性ばらつきにより、閾値電圧Ｖｔ１およびＶｔ２が異なり、また、ミラー電圧Ｖｍｉｒｒｏｒ１およびＶｍｉｒｒｏｒ２が異なる。このため、駆動回路４および５のＭＯＳＦＥＴ４ａおよび５ｂは、ドレイン電圧が異なる状態となる。
【００１９】
しかし、ＭＯＳＦＥＴ４ａおよび５ａをフルオン駆動しているので、後述する理由によりゲート電流Ｉｇ１およびＩｇ２はほぼ同じ電流に設定することができるようになる。これにより、図３（ｅ）に示すように、ＩＧＢＴ１ａおよび１ｂのコレクタ電流Ｉｃ１およびＩｃ２をほぼ同じレベルの電流に揃えた状態で駆動することができるようになる。
【００２０】
ミラー期間が終了すると、ゲート電流Ｉｇ１およびＩｇ２の給電により、ＩＧＢＴ１ａおよび１ｂのゲート電圧Ｖｇ１およびＶｇ２は再び上昇を開始し、時刻ｔ５で所定のゲート電圧に達するとゲート電流Ｉｇ１およびＩｇ２はゼロになる。この状態では、２個のＩＧＢＴ１ａおよび１ｂは、ほぼ同じコレクタ電流Ｉｃ１およびＩｃ２で駆動された状態となり、全体の電流を均等に分担した状態で駆動される。
【００２１】
この後、駆動制御部６は、時刻ｔ６でＩＧＢＴ１ａおよび１ｂをオフさせるハイレベルの制御信号Ｓｃが与えられると、定電流回路３および駆動回路４および５への駆動信号Ｓｏｎ、Ｓｇ１、Ｓｇ２を停止してＩＧＢＴ１ａおよび１ｂのゲートへの電圧印加を停止する。さらに、駆動制御部６は、時刻ｔ７でオフ回路７にオフ信号Ｓｏｆｆを出力する。これにより、オフ回路７のＭＯＳＦＥＴ７ａはオン動作され、２個のＩＧＢＴ１ａおよび１ｂのゲートの電荷を放電する経路を形成する。ＩＧＢＴ１ａのゲート電荷はダイオード８、抵抗９、１０およびＭＯＳＦＥＴ７ａを介して放電され、ＩＧＢＴ１ｂのゲート電荷はダイオード１１、抵抗１２、１０おおびＭＯＳＦＥＴ７ａを介して放電される。ゲート電圧Ｖｇ１およびＶｇ２が時刻ｔ８で閾値電圧Ｖｔ１およびＶｔ２よりも低くなると、コレクタ電流Ｉｃ１およびＩｃ２も低下してＩＧＢＴ１ａおよび１ｂはオフ状態に移行する。
【００２２】
次に、駆動回路４および５にそれぞれＭＯＳＦＥＴ４ａおよび５ａを設けてフルオンで駆動することで、２個のＩＧＢＴ１ａおよび１ｂにほぼ同じコレクタ電流Ｉｃ１およびＩｃ２を流すことができる原理について図４および図５を参照して説明する。
【００２３】
駆動回路４および５のそれぞれに設けられるＭＯＳＦＥＴ４ａおよび５ａの飽和領域での特性を簡単に説明する。図４は、ＭＯＳＦＥＴをあるゲート電圧で駆動した場合の、ドレイン−ソース間の電圧Ｖｄとドレイン電流Ｉｄの関係を示している。ＭＯＳＦＥＴは、ゲート電圧Ｖｇが与えられて流れるドレイン電流Ｉｄは、図５の式（１）で示されるようになる。ドレイン電流Ｉｄは、ドレイン電圧Ｖｄが高くなると、チャンネル長変調効果のために若干増加する。式（１）は、チャネル長変調係数λを考慮したドレイン電流Ｉｄの値を示すものである。
【００２４】
式（１）は、ゲート電圧Ｖｇを一定としたときに、ドレイン電圧Ｖｄを含む項以外の部分を式（３）、（４）のように定数で置き換えると、ドレイン電圧Ｖｄに依存する式（２）として表すことができる。
【００２５】
次に、上記のように、ドレイン電圧Ｖｄが異なる場合には、ドレイン電流Ｉｄも変化するが、この変化量ΔＩｄは比較的小さくなる。例えば、図４中、ドレイン電圧Ｖｄ１とＶｄ２との差がある場合に、ドレイン電流Ｉｄ１とＩｄ２との差ΔＩｄは、式（５）のように表せるから、式（２）を代入すると、ドレイン電圧Ｖｄ１およびＶｄ２を用いた式（６）のように表すことができる。
【００２６】
この式（６）で示す関係を、駆動回路４および５のＭＯＳＦＥＴ４ａおよび５ａの関係に当てはめると、ＭＯＳＦＥＴ４ａおよび５ａの各ドレイン電流Ｉｄ１およびＩｄ２は、本実施形態ではＩＧＢＴ１ａおよび１ｂの各ゲート電流Ｉｇ１およびＩｇ２に相当する。また、ＭＯＳＦＥＴ４ａおよび５ａの各ドレイン電圧Ｖｄ１およびＶｄ２は、定電流回路３の出力電圧ＶａからＩＧＢＴ１ａおよび１ｂの各ゲート電圧Ｖｇ１およびＶｄ２をそれぞれ差し引いた電圧である。
【００２７】
したがって、ＩＧＢＴ１ａおよび１ｂに特性バラツキがあり、閾値電圧Ｖｔ１とＶｔ２との間のバラツキ、あるいは前述したミラー電圧Ｖｍｉｒｒｏｒ１とＶｍｉｒｒｏｒ２との間のバラツキにより、ゲート電圧Ｖｇ１とＶｇ２との間に差が生ずることがある。この場合でも、ＭＯＳＦＥＴ４ａおよび５ａをフルオン条件で動作させるので、ドレイン電圧Ｖｄ１とＶｄ２との間に差が生じている場合でも、式（６）からドレイン電流の差ΔＩｄすなわち、ＩＧＢＴ１ａのゲート電流Ｉｇ１とＩＧＢＴ１ｂのゲート電流Ｉｇ２との差は抑制することができる。
【００２８】
これに対して、従来方式で駆動する場合には、次のような大きい誤差が発生する。本実施形態のようにＭＯＳＦＥＴ４ａ、５ａをフルオンで動作させる駆動回路４および５を設けることなく、バランス抵抗を用いてゲート駆動を行う場合について考える。この場合には、バランス抵抗の抵抗値をＲｂとすると、バランス抵抗の端子電圧をバランス抵抗で除した値がゲート電流となる。ＩＧＢＴ１ａおよび１ｂのゲート電圧がミラー電圧Ｖmirror１およびＶmirror２であるときに、ゲート電流Ｉｇ１およびＩｇ２は、次式のように表すことができる。
【００２９】
Ｉｇ１＝（Ｖａ−Ｖmirror１）／Ｒｂ
Ｉｇ２＝（Ｖａ−Ｖmirror２）／Ｒｂ
そして、ミラー電圧Ｖmirror１およびＶmirror２が特性バラツキによって異なる電圧となる場合には、上式から、ゲート電流Ｉｇ１およびＩｇ２が異なる値となる。この場合、バランス抵抗の抵抗値Ｒｂが大きく設定されている場合には、ΔＩｇ（＝Ｉｇ１−Ｉｇ２）を低減することができるが、ゲート電流を制限することになる。この結果、バランス抵抗を用いる構成では、ＩＧＢＴ１ａおよび１ｂを個別にゲート電圧Ｖｇ１およびＶｇ２を与える駆動が困難となり、コレクタ電流Ｉｃ１とＩｃ２との間に大きい誤差が生ずることになる。
【００３０】
この点、本実施形態の構成を採用することで、前述したように、ＩＧＢＴ１ａおよび１ｂのゲート電圧Ｖｇ１およびＶｇ２のバラツキに起因したゲート電流Ｉｇ１およびＩｇ２の差を低減してＩＧＢＴ１ａおよび１ｂを駆動することができるので、コレクタ電流Ｉｃ１およびＩｃ２を均等なレベルで流すことができるようになる。
【００３１】
このような本実施形態によれば、２個のＩＧＢＴ１ａおよび１ｂを並列接続して負荷に給電する構成で、駆動回路４および５を設け、ＭＯＳＦＥＴ４ａおよびＭＯＳＦＥＴ５ａをフルオン駆動してＩＧＢＴ１ａおよび１ｂのゲート電流Ｉｇ１およびＩｇ２を供給する構成としたので、ＩＧＢＴ１ａおよび１ｂが特性バラツキを有する場合でも、均等なコレクタ電流Ｉｃ１およびＩｃ２を流すことができるようになる。
【００３２】
（第２実施形態）
図６は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、定電流回路３に代えて定電流回路２０を設ける構成としている。図６に示すように、定電流Ｉｇを流すためのｐｎｐ型トランジスタ２０ａを設け、このトランジスタ２０ａにｐｎｐ型トランジスタ２０ｂをカレントミラー接続した構成としている。トランジスタ２０ｂは、定電流回路２０ｃにより所定電流を流すように設けられ、ミラー比に応じた電流を定電流Ｉｇとして流す構成である。
【００３３】
したがって、このような第２実施形態によっても第１実施形態と同様の作用効果を得ることができる。
【００３４】
（第３実施形態）
図７は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ゲート駆動装置３０は、直流電源ＶＣＣと定電流回路４との間に、定電圧回路３１を設ける構成としている。
【００３５】
定電圧回路３１は、直流電源ＶＣＣの電圧が変動するのを抑制して定電流回路３に精度の高い直流電圧ＶＤを供給するものである。図７において、直流電源ＶＣＣと定電流回路３との間にｐｎｐ型トランジスタ３１ａのコレクタ−エミッタ間が接続されている。トランジスタ３１ａのベースは差動アンプ３１ｂによりベース電流が与えられる。差動アンプ３１ｂの非反転入力端子には出力電圧ＶＤを出力するための参照電圧Ｖｒｅｆが与えられる。トランジスタ３１ａのエミッタとグランドとの間に抵抗３１ｃおよび３１ｄの直列回路が接続される。抵抗３１ｃと３１ｄの共通接続点は差動アンプ３１ｂの反転入力端子に接続される。
【００３６】
上記構成を設けることで、トランジスタ３１ａは、エミッタ電圧がＶＤとなるように差動アンプ３１ｂによりベース電流が与えられるので、高精度で定電流回路３に電圧ＶＤを供給することができる。
【００３７】
このような第３実施形態によれば、定電圧回路３１を設けたので、第１実施形態の効果に加えて、ＩＧＢＴ１ａおよび１ｂのゲートへの電圧印加を、バラツキを抑制して更に精度の高い駆動制御を行うことができる。
【００３８】
（第４実施形態）
図８は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ゲート駆動装置４０は、駆動回路４、５に代えて、駆動回路４１、４２を設ける構成としている。
【００３９】
駆動回路４１は、定電流回路３からＩＧＢＴ１ａのゲートに至る経路のＰチャンネル型ＭＯＳＦＥＴ４ａおよび抵抗４ｂはそのまま設ける構成としている。ＭＯＳＦＥＴ４ａは、差動アンプ４１ａからゲート信号が与えられる。差動アンプ４１ａは、反転入力端子に参照電圧Ｖｒｅｆ１が与えられる。ＭＯＳＦＥＴ４ａのドレインとグランドとの間に抵抗４１ｂ、４１ｃの分圧回路が接続され、抵抗４１ｂ、４１ｃの共通接続点が差動アンプ４１ａの非反転入力端子に接続されている。
【００４０】
同様にして、駆動回路４２は、定電流回路３からＩＧＢＴ１ｂのゲートに至る経路のＰチャンネル型ＭＯＳＦＥＴ５ａおよび抵抗５ｂはそのまま設ける構成としている。ＭＯＳＦＥＴ５ａは、差動アンプ５１ａからゲート信号が与えられる。差動アンプ５１ａは、反転入力端子に参照電圧Ｖｒｅｆ２が与えられる。ＭＯＳＦＥＴ５ａのドレインとグランドとの間に抵抗４２ｂ、４２ｃの分圧回路が接続され、抵抗４２ｂ、４２ｃの共通接続点が差動アンプ４２ａの非反転入力端子に接続されている。
【００４１】
上記のように構成することで、駆動回路４１および４２は、ＭＯＳＦＥＴ４ａ、５ａに対してドレイン電圧を分圧回路でモニタしながら差動アンプ４１ａ、４２ａによりフィードバック制御することができる。この結果、ＭＯＳＦＥＴ４ａおよび５ａを精度良くフルオン動作させることができるようになる。
【００４２】
このような第４実施形態によっても、第１実施形態と同様の効果を得ることができるようになる。
（第５実施形態）
図９は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ゲート駆動装置５０は、オフ回路７に代えて、ＩＧＢＴ１ａおよび１ｂを個別にオフさせるオフ回路５１および５２を設ける構成としている。
【００４３】
オフ回路５１は、Ｎチャンネル型ＭＯＳＦＥＴ５１ａを備え、ゲート信号を与えるドライバ５１ｂを備えている。同じくオフ回路５２は、Ｎチャンネル型ＭＯＳＦＥＴ５２ａを備え、ゲート信号を与えるドライバ５２ｂを備えている。また、第１実施形態で設けていたダイオード８、１１、抵抗１０は設けていない。
【００４４】
上記構成を採用することにより、ＩＧＢＴ１ａおよび１ｂはそれぞれオンオフ動作を個別に駆動制御することができる。また、この実施形態においても、第１実施形態と同様の作用効果を得ることができる。
【００４５】
（第６実施形態）
図１０は第６実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ゲート駆動装置６０は、駆動回路４および５に代えて、駆動回路６１および６２を設ける構成としている。
【００４６】
駆動回路６１は、Ｎチャンネル型のＭＯＳＦＥＴ６１ａおよび抵抗６１ｂを直列に接続した構成で、ＭＯＳＦＥＴ６１ａはドライバ６１ｃからゲート駆動信号が与えられる。同じく、駆動回路６２は、Ｎチャンネル型のＭＯＳＦＥＴ６２ａおよび抵抗６２ｂを直列に接続した構成で、ＭＯＳＦＥＴ６２ａはドライバ６２ｃからゲート駆動信号が与えられる。ドライバ６１ｃおよび６２ｃには、それぞれ駆動制御部６から駆動信号Ｓｇ１およびＳｇ２が与えられる。
【００４７】
この実施形態では、ゲート駆動のためのスイッチング素子として、駆動回路６１および６２のそれぞれにＮチャンネル型ＭＯＳＦＥＴ６１ａ、６２ａを設けている。ＩＧＢＴ１ａおよび１ｂのゲート駆動においては、ＭＯＳＦＥＴ６１ａおよび６２ａをドライバ６１ｃ、６２ｃによりフルオン動作するようにハイサイド駆動する。
【００４８】
したがって、このような第６実施形態によっても、第１実施形態と同様の作用効果を得ることができる。
【００４９】
（第７実施形態）
図１１は第７実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ゲート駆動装置７０は、駆動回路４および５に代えて、駆動回路７１および７２を設ける構成としている。
【００５０】
駆動回路７１は、ｐｎｐ型のバイポーラトランジスタ７１ａおよび抵抗７１ｂを直列に接続した構成で、トランジスタ７１ａはドライバ７１ｃからベース電流が与えられる。同じく、駆動回路７２は、ｐｎｐ型のバイポーラトランジスタ７２ａおよび抵抗７２ｂを直列に接続した構成で、トランジスタ７２ａはドライバ７２ｃからベース電流が与えられる。ドライバ７１ｃおよび７２ｃには、それぞれ駆動制御部６から駆動信号Ｓｇ１およびＳｇ２が与えられる。
【００５１】
駆動回路７１および７２の各トランジスタ７１ａおよび７２ａは、ドライバ７１ｃおよび７２ｃからベース電流が与えられると、飽和領域で動作するように駆動制御される。これによって、スイッチング素子がフルオン状態に制御された状態となる。
したがって、このような第７実施形態によっても、第１実施形態と同様の作用効果を得ることができる。
【００５２】
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００５３】
ゲート駆動形の半導体素子は、ＩＧＢＴ１ａ、１ｂに限らず、３個以上のＩＧＢＴを設ける構成とすることもできる。
また、ゲート駆動型の半導体素子は、ＩＧＢＴ以外に、ＭＯＳＦＥＴに適用することもできる。
【００５４】
スイッチング素子は、Ｐチャンネル型ＭＯＳＦＥＴ、Ｎチャンネル型ＭＯＳＦＥＴ、ｐｎｐ型バイポーラトランジスタ以外に、ｎｐｎ型バイポーラトランジスタを用いることもできるし、他のスイッチング素子を用いることもできる。
【００５５】
第５実施形態のように個別にオフ回路を設ける構成は、第１から第４実施形態、あるいは第６、第７実施形態に適用することができる。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００５６】
図面中、１は半導体素子部、１ａ、１ｂはＩＧＢＴ（半導体素子）、２、３０、４０、５０、６０、７０はゲート駆動装置、３、２０は定電流回路、４、５、４１、４２、６１、６２、７１、７２は駆動回路、４ａ、５ａはＰチャンネル型ＭＯＳＦＥＴ（スイッチング素子）、６は駆動制御部、７、５１、５２はオフ回路、３１は定電圧回路、６１ａ、６２ａはＮチャンネル型ＭＯＳＦＥＴ（スイッチング素子）、７１ａ、７２ａはｐｎｐ型バイポーラトランジスタ（スイッチング素子）である。
【図１】
2018085885.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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