(57)【要約】【課題】多電源回路において、電源オフシーケンスを確立させるための複雑な制御を必要とせずに、かつ、部品点数および部品実装面積を削減することができる放電回路を得る。【解決手段】多電源回路を有し、放電対象となる電源ノードに関して、あらかじめ決められた電源オフシーケンスに従って、放電処理を実行する電源放電回路であって、放電対象となる１つの電源ノードに接続され、スイッチが閉状態に切り換えられることで放電を実行する放電回路（５）と、各電源ノード間に設けられ、電源オフシーケンスに従って閉状態となることで、１つの電源ノード以外の電圧ノードを放電回路に接続させることで放電を実行する開閉動作部（２）と、放電回路内のスイッチを閉状態に切り換えることで、電源オフシーケンスを確立させて放電処理を実行する放電制御回路（６）とを備える。【選択図】図１
2018085859.tif 000002
【特許請求の範囲】
【請求項１】
複数の電圧を個々に発生する多電源回路を有し、前記複数の電圧に対応するそれぞれの電源ノードの中で放電対象となる電源ノードに関して、あらかじめ決められた電源オフシーケンスに従って、放電処理を実行する電源放電回路であって、
放電対象となる前記電源ノードのうちの１つの電源ノードに接続され、スイッチが閉状態に切り換えられることで放電を実行する放電回路と、
放電対象となる各電源ノード間に設けられ、前記電源オフシーケンスに従って閉状態となることで、放電対象となる前記電源ノードのうちで前記１つの電源ノード以外の電圧ノードを前記放電回路に接続させることで放電を実行する開閉動作部と、
放電対象となる前記電圧ノードの放電を行う際に、前記放電回路内の前記スイッチを閉状態に切り換えることで、前記電源オフシーケンスを確立させて前記放電処理を実行する放電制御回路と
を備える電源放電回路。
【請求項２】
前記開閉動作部は、放電対象となる前記電源ノードに関して、電圧の高い順で互いに隣り合う各電源ノード間において、低電圧側にアノード、高電圧側にカソードが接続されたダイオードで構成され、
前記放電回路は、放電対象となる前記電源ノードのうち、最も高い電圧となる電源ノードに接続されており、
前記放電制御回路は、放電対象となる前記電圧ノードの放電を行う際に、前記放電回路内の前記スイッチを閉状態に切り換えることで、前記電源オフシーケンスを確立させて前記放電処理を実行する
請求項１に記載の電源放電回路。
【請求項３】
前記放電回路は、放電対象となる前記電源ノードを複数のグループに分割した場合には、それぞれのグループごとに個別に設けられ、それぞれのグループで最も高い電圧となる電源ノードに個別に接続され、
前記ダイオードは、前記それぞれのグループごとに前記電源オフシーケンスを確立できるように、前記グループごとに、電圧の高い順で互いに隣り合う各電源ノード間において、低電圧側にアノード、高電圧側にカソードが接続されるように配設される
請求項２に記載の電源放電回路。
【請求項４】
前記開閉動作部は、閉状態に切り換えられることで電源ノード間を接続状態とする電子スイッチまたは機械スイッチである開閉スイッチで構成され、
前記放電制御回路は、放電対象となる前記電圧ノードの放電を行う際に、前記放電回路内の前記スイッチを閉状態に切り換えた後、前記電源オフシーケンスで規定される順番に従って前記開閉スイッチを順次閉状態に切り換え制御する
請求項１に記載の電源放電回路。
【請求項５】
前記放電回路は、前記スイッチと、前記スイッチに直列接続された放電用回路とを含んで構成され、
前記放電用回路は、電流制限抵抗、定電流ダイオード、定電流回路のいずれかで構成される
請求項１から４のいずれか１項に記載の電源放電回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多電源を有するシステムや装置における電源放電回路に関するものである。
【背景技術】
【０００２】
近年、マイクロコンピュータ（以下、マイコンと称す）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などを使用した制御コントローラあるいは情報処理装置においては、多数の電源回路（以下、多電源回路と称す）が必要とされている。具体的には、マイコン、ＦＰＧＡ内部に配設されるコア、メモリ、入出力回路（以下、Ｉ／Ｏ回路と称す）、およびマイコン、ＦＰＧＡの周辺回路などの各構成要素別に、正常に動作させうる電圧を供給する多電源回路が必要とされている。
【０００３】
多電源回路においては、電源オン時の電圧値がゼロから定格値まで立ち上がるまでの状態、あるいはオフ時の電圧値が定格値からゼロまで下がるまでの状態（以下、過渡状態と称す）において、各電源ノード間の電圧値に関係性を維持させる、いわゆる電源オン、オフシーケンスを考慮する必要がある。
【０００４】
例えば、マイコン内のコアに印加されている電圧値が正常動作不可能な電圧値の時に、Ｉ／Ｏ回路に動作可能な電圧値が印加されている場合を考える。この場合、マイコン内のコアがＩ／Ｏ回路を制御できないため、Ｉ／Ｏ回路の動作が不定となる。この結果、入力を正常に処理できない、あるいは正常な出力を行うことができない等の不具合が起こりうる。
【０００５】
また、多電源回路の個々の電源ノード上には、負荷急変に耐え、電源ノードのリプルやノイズを除去するための平滑コンデンサ、バイパスコンデンサなど、多くのコンデンサが接続されている。また、コンデンサ以外には、各電源ノードの負荷となる抵抗器などの受動素子、ＩＣなどの能動素子が、多数接続されている。
【０００６】
電源オフ時の過渡状態においては、個々の電源ノードの電圧値がゼロになるまでの時間は、個々の電源ノード上に接続されたコンデンサに蓄積された電荷と、これを放電させる抵抗器などの負荷との関係から決定される。このため、マイコン内のコアに印加される電圧が正常動作しない電圧値以下になった場合でも、Ｉ／Ｏ回路に印加される電圧が動作してしまう電圧値であった場合には、前記のような不具合が起こりうる。従って、電源オフシーケンスを何らかの方法で確立する必要がある。
【０００７】
この一例として、多電源回路の個々の電源ノードのうち、放電回路と電圧検出器を設けることで、電源オフシーケンスを確立する従来技術がある（例えば、特許文献１参照）。この特許文献１は、電源オフ時に一番低い電源ノードの電圧値を電圧検出器にて監視し、この電圧降下量に対応して電圧の高い他の電源ノードに接続された放電回路を制御することで、電源オフ時に高電圧側の電源ノードを放電させて、電源オフシーケンスを確立させている。
【０００８】
また、電源オフシーケンスを確立する別の従来技術がある（例えば、特許文献２参照）。この特許文献２は、主電源ノードから２つのボルテージレギュレータにて２種類の低電圧を発生させる回路を有している。そして、特許文献２は、この回路において発生させた２種類の低電圧のうち、電圧値が高い方の電源ノード間にＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スイッチと電流制限抵抗、およびダイオードを直列接続し、低い方の電源ノードにＭＯＳスイッチと放電抵抗を設けている。
【０００９】
さらに、特許文献２は、電圧レベル検出用ＩＣ、フリップフロップ回路を設け、電源オフ時に電源レベル検出用ＩＣの信号を用いてフリップフロップの出力信号にて両ＭＯＳスイッチのオンオフを制御することで、各電源ノードを一定の関係で放電させて、電源オフシーケンスを確立させている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−０６１４８１号公報
【特許文献２】特開２０００−１５２４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来技術には、以下のような課題がある。
従来技術は、電源ノード数が増加すると、電源オフシーケンスを確立するための放電回路用の電子スイッチと電流制限抵抗が増えることとなる。一般的に、流れる電流に応じて抵抗や電子スイッチは、大きなものが必要になる。このため、実装面積が大きくなり、コストアップを招く回路構成となる等の課題があった。
【００１２】
また、従来技術は、電源ノードの電圧値を監視し、電圧降下量に対応して放電量を制御する必要がある。このため、放電回路および周辺回路が複雑になるという課題があった。
【００１３】
さらに、電源オフ時の過渡状態において、各電源ノード上に接続されたコンデンサの容量と負荷条件により、放電時間が変動する。このため、従来技術は、制御が難しいという課題があった。
【００１４】
また、例えば、マイコン内のコアに使用する電源など、定常動作時に消費電流が大きくなる電源ノードは、接続するコンデンサの容量を大きくする必要がある。しかしながら、マイコンがスタンバイ機能などにより一部機能を停止させている場合には、消費電流が少なくなり、電源オフ直前のマイコンの動作状態により、放電時間が変わってしまう。このため、従来技術は、電源オフシーケンスが確立できない可能性があるという課題があった。
【００１５】
本発明は、上記の課題を解決するためになされたものであり、多電源回路において、電源オフシーケンスを確立させるための複雑な制御を必要とせず、かつ、部品点数および部品実装面積を削減することができる電源放電回路を得ることを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る電源放電回路は、複数の電圧を個々に発生する多電源回路を有し、複数の電圧に対応するそれぞれの電源ノードの中で放電対象となる電源ノードに関して、あらかじめ決められた電源オフシーケンスに従って、放電処理を実行する電源放電回路であって、放電対象となる電源ノードのうちの１つの電源ノードに接続され、スイッチが閉状態に切り換えられることで放電を実行する放電回路と、放電対象となる各電源ノード間に設けられ、電源オフシーケンスに従って閉状態となることで、放電対象となる電源ノードのうちで１つの電源ノード以外の電圧ノードを放電回路に接続させることで放電を実行する開閉動作部と、放電対象となる電圧ノードの放電を行う際に、放電回路内のスイッチを閉状態に切り換えることで、電源オフシーケンスを確立させて放電処理を実行する放電制御回路とを備えるものである。
【発明の効果】
【００１７】
本発明によれば、放電回路を一か所に集約し、あらかじめ決まられた電源オフシーケンスに従って、放電対象である各電源ノードが、順次、放電回路に接続されることで放電を実行できる回路構成を備えている。この結果、多電源回路において、電源オフシーケンスを確立させるための複雑な制御を必要とせず、かつ、部品点数および部品実装面積を削減することができる電源放電回路を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１に係る電源放電回路の回路構成例を示した図である。
【図２】本発明の実施の形態１において、図１に示す例示図での電源オフ時の各電源ノードの過渡状態を示した図である。
【図３】本発明の実施の形態２に係る電源放電回路の回路構成例を示した図である。
【図４】本発明の実施の形態３において、リセット回路にリセットＩＣを使用し、開閉素子にＭＯＳ−ＦＥＴ（Ｎチャネル）を使用した例を示した図である。
【図５】本発明の実施の形態３において、放電回路の電流制限抵抗を、定電流ダイオードに置き換えた例を示す図である。
【図６】本発明の実施の形態３において、放電回路の電流制限抵抗を、定電流回路に置き換えた例を示す図である。
【図７】本発明の実施の形態４において、単一電源から多電源を生成し、そのうちの放電対象となる電源に対して本発明の係る電源放電回路を適用した回路構成例を示した図である。
【発明を実施するための形態】
【００１９】
以下、本発明の電源放電回路の好適な実施の形態につき、図面を用いて説明する。
【００２０】
実施の形態１．
図１は、本発明の実施の形態１に係る電源放電回路の回路構成例を示した図である。本実施の形態１においては、具体例として、図１に示したように、３つの電源ノードを有する回路を用いて、動作説明を行うこととする。
【００２１】
図１では、３つの電源回路１ａ、１ｂ、１ｃが示されている。そして、これら３つの電源回路１ａ、１ｂ、１ｃに対応する各電源ノードの電圧値は、ＶＣＣ１＞ＶＣＣ２＞ＶＣＣ３とし、定常状態では、ＶＣＣ１が最も高い電圧値となる電源ノードであるとする。また、電源オフ時の過渡状態では、ＶＣＣ２は、ＶＣＣ１がＶＣＣ２以下になるまでの時間、正常動作する電圧を保持できる電源ノードであり、ＶＣＣ３は、ＶＣＣ１、およびＶＣＣ２がＶＣＣ３以下になるまでの時間、正常動作する電圧を保持できる電源ノードである。ＶＣＣ２、およびＶＣＣ３が正常動作する電圧を保持できず放電する場合には、放電回路５を調整し、ＶＣＣ１の放電時間を変更する。
【００２２】
各電源ノード上には、コンデンサ７ａ〜７ｃが接続されている。また、各電源ノードには、負荷抵抗８ａ〜８ｃが接続されている。
【００２３】
放電回路５は、電流制限抵抗３と開閉素子４を有して構成されている。そして、この放電回路５は、放電制御回路６により、開閉素子４が短絡され、閉状態に切り換わることで、放電経路１０１を介して放電を実行する。
【００２４】
ＶＣＣ１とＶＣＣ２の間、およびＶＣＣ２とＶＣＣ３の間に相当する各電源ノード間には、ダイオード２ａ、２ｂが接続されている。ダイオード２ａ、２ｂは、アノードが低圧側電源ノードに接続され、カソードが高圧側電源ノードに接続されている。
【００２５】
電源オフ時の各電源ノードに関して、放電回路５が接続されている電源ノードＶＣＣ１以外のＶＣＣ２、およびＶＣＣ３の放電は、ダイオード２ａ、２ｂと放電経路１０１を介して、全ての電源ノードに共通である放電回路５により実行される。
【００２６】
図２は、本発明の実施の形態１において、図１に示す例示図での電源オフ時の各電源ノードの過渡状態を示した図である。ダイオード２ａ、２ｂにより接続された各電源ノード間は、ダイオード２ａ、２ｂの順方向電圧（以下、ＶＦと称す）による電位差を保ちながら放電が行われる。すなわち、図２に示すように、ある時間での電源ノード間の電位差は、ＶＦによりＶＣＣ３＞ＶＣＣ２＞ＶＣＣ１となる。
【００２７】
図１では、電源オフ時、放電回路５による放電が開始されると、最初にＶＣＣ１のみ放電される。次に、ＶＣＣ１の電圧が（ＶＣＣ２−ＶＦ）以下となると、ダイオード２ａと放電経路１０１を介してＶＣＣ２が放電される。
【００２８】
このとき、ＶＣＣ１とＶＣＣ２の間は、ダイオード２ａのＶＦによる電位差が保たれた状態で放電が行われる。このため、ＶＣＣ１とＶＣＣ２の間の電源オフシーケンスが維持される。
【００２９】
ＶＣＣ３も同様に、ＶＣＣ２の電圧が（ＶＣＣ３−ＶＦ）以下となると、ダイオード２ａ、２ｂと放電経路１０１を介して放電が開始されるとともに、ＶＣＣ２とＶＣＣ３の間の電源オフシーケンスが維持される。
【００３０】
各電源ノードに接続されるコンデンサ容量、負荷条件、および放電時間が異なっても、放電回路５からは、ダイオード２ａ、２ｂのＶＦによる電位差が発生するまで、ＶＣＣ２、ＶＣＣ３の各電源ノードは、放電されない。
【００３１】
本発明におけるダイオード２ａ、２ｂ、および放電回路５は、定常状態においては、電流をほぼ消費しない。一般的に、電流が大きくなると、抵抗や電子スイッチなどの素子は、大きくなる。抵抗や電子スイッチなどの素子は、大きくなるほど高価である。本発明では、放電回路５を一か所に集約できるため、実装面積およびコストを削減できる。
【００３２】
また、放電回路５に付随する放電制御回路６も削減できる。すなわち、放電制御回路６は、開閉素子４を短絡するだけで、電源ノード間の電位差を維持しながら、電源オフシーケンスを確立させた放電を行うことができる。このため、複雑な制御は必要なく、放電制御回路６をシンプルにすることができる。
【００３３】
以上のように、実施の形態１によれば、図１に示した回路構成を採用することで、多電源回路を有する回路の部品点数および実装面積を削減しながら、電源オフ時の過渡状態において、複雑な制御を必要とせずに電源オフシーケンスを得ることができる。
【００３４】
なお、放電回路５は、複数であってもよい。すなわち、放電対象となる電源ノードを複数のグループに分割し、それぞれのグループごとに個別に放電回路５を設けてもよい。この場合には、それぞれのグループで、放電対象となる電源ノードのうちで最も高い電圧となる電源ノードに放電回路５が接続される。
【００３５】
また、ダイオード２は、全ての電源ノード間になくてもよい。例えば、放電経路１０１を複数用意する場合には、各放電回路５に接続されている最高電圧の電源ノードから放電するように、ダイオード２を接続してもよい。また、放電が不要な電源ノードを有する場合には、放電回路５の接続先は、必ずしも最高電圧ノードでなくてもよい。また、放電シーケンスを監視する必要がない電源ノードには、ダイオード２を接続する必要はない。
【００３６】
実施の形態２．
本実施の形態２では、ダイオード２ａ、２ｂの代用として、電子スイッチ９ａ、９ｂによって各電源ノード間を接続し、放電を行わせる場合について説明する。
【００３７】
図３は、本発明の実施の形態２に係る電源放電回路の回路構成例を示した図である。図３では、先の図１におけるダイオード２ａ、２ｂの代わりに、電子スイッチ９ａ、９ｂが電源ノード間に接続されている。さらに、放電回路５がＶＣＣ２に接続されている。
【００３８】
本実施の形態２における放電制御回路６は、放電処理が必要な場合には、まず始めに、放電回路５内の開閉素子４を閉状態とすることで、ＶＣＣ２の放電を開始する。次に、放電制御回路６は、ＶＣＣ１〜ＶＣＣ３の各電圧をモニタし、ＶＣＣ１とＶＣＣ２の関係があらかじめ決められた電位差となる電源オフシーケンスのタイミングで、電子スイッチ９ａを閉状態に切り替え制御することで放電経路を形成し、ＶＣＣ１の放電を放電回路５により行う。
【００３９】
さらに、放電制御回路６は、ＶＣＣ２とＶＣＣ３の関係があらかじめ決められた電位差となる電源オフシーケンスのタイミングで、電子スイッチ９ｂを閉状態に切り替え制御することで放電経路を形成し、ＶＣＣ３の放電を放電回路５により行う。
【００４０】
以上のように、実施の形態２によれば、図３に示した回路構成を採用することで、多電源回路を有する回路の部品点数および実装面積を削減しながら、電源オフ時の過渡状態において、複雑な制御を必要とせずに電源オフシーケンスを得ることができる。
【００４１】
また、ダイオードの代わりに電子スイッチを用いる本実施の形態２によれば、放電対象となる電源ノードのうち、最も高い電圧となる電源ノードに放電回路を接続する制約はなく、あらかじめ決められた電源オフシーケンスに従って、放電処理を順次実行するように放電制御回路による制御を実行することができる。この結果、放電回路５を一か所に集約した上で、所望の電源オフシーケンスを確立させて多電源の放電処理を実行することができる。
【００４２】
なお、図３では、ダイオード２ａ、２ｂの代わりに、電子スイッチ９ａ、９ｂを用いる場合を説明したが、電子スイッチの代わりに機械スイッチを用いることも可能である。
【００４３】
実施の形態３．
本実施の形態３では、電源放電回路に適用される具体的な回路素子について説明する。
まず、放電回路５内の開閉素子４は、回路の短絡および開放の機能を有すものであれば、素子は、問わない。例えば、開閉素子４として、ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の電子素子を用いてもよいし、リレーなどの機械スイッチを用いてもよい。また、開閉素子４と電流制限抵抗３の位置関係は、逆転してもよい。
【００４４】
また、開閉素子４の論理は、問わない。例えば、電子素子としてＭＯＳ−ＦＥＴを使用する場合には、Ｎチャネル型またはＰチャネル型のどちらを使用してもよい。また、リレーなどの機械スイッチを使用する場合も、ａ接点またはｂ接点のどちらかに限定されるものではない。
【００４５】
図４は、本発明の実施の形態３において、リセット回路１２にリセットＩＣ１３を使用し、開閉素子４にＭＯＳ−ＦＥＴ（Ｎチャネル）１６を使用した例を示した図である。なお、リセットＩＣ１３に供給する電源を別途用意する場合には、電源入力１０２よりレギュレータ１４を介して接続してもよい。また、電源入力１０２は、監視電圧入力１０３と同一信号を接続してもよい。
【００４６】
監視電圧入力１０３の電圧が、リセットＩＣ１３の検出電圧の閾値以下に到達することにより、ＲＥＳＥＴ＃信号が生成される。ＲＥＳＥＴ＃信号は、放電制御回路６を介し、ＭＯＳ−ＦＥＴ（Ｎチャネル）１６のゲートに接続される。
【００４７】
ＲＥＳＥＴ＃信号により、放電制御回路６を介し、ＭＯＳ−ＦＥＴ（Ｎチャネル）１６のゲート電圧をゲート閾値電圧以下に下げることで、ＭＯＳ−ＦＥＴ（Ｎチャネル）１６のドレイン・ソース間を開放して、放電入力１０４と接続されている放電回路５を無効にする。
【００４８】
また、ＲＥＳＥＴ＃信号により、ＤＣ／ＤＣコンバータ１０などの電源回路のＥＮＡＢＬＥ信号を動作閾値電圧以上とし、電源回路を起動する。この際、必要であれば時定数回路１７により、ＥＮＡＢＬＥ信号を遅延させてもよい。
【００４９】
なお、放電制御回路６内のインバータ１８、あるいは緩衝増幅器１５は、接続される回路のインピーダンスおよび駆動能力などにより削除してもよい。
【００５０】
また、ＲＥＳＥＴ＃信号、ＥＮＡＢＬＥ信号、放電制御回路６に入力する制御信号の論理は、一例を示したものであり、ＲＥＳＥＴ＃信号がローアクティブ、ＥＮＡＢＬＥ信号がハイアクティブ、放電制御回路６に入力する制御信号がハイアクティブに限らず、使用できる。
【００５１】
次に、放電回路５の電流制限抵抗３は、等価的に電流制限抵抗３と同様の働きをする素子または回路を用いてもよい。例えば、負の温度特性を有するＮＴＣ（Ｎｅｇａｔｉｖｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｅｆｆｉｃｉｅｎｔ）サーミスタを用いてもよい。また、電流制限抵抗３を定電流回路に置き換えてもよい。
【００５２】
定電流回路２０は、一定の電流を流す機能を有すものであれば、形態は問わない。例えば、定電流回路２０として、定電流ダイオードやＪ−ＦＥＴ（Ｊｕｎｃｔｉｏｎ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などによる個別半導体を用いてもよいし、シャントレギュレータなどの集積回路を使用してもよい。
【００５３】
図５は、本発明の実施の形態３において、放電回路５の電流制限抵抗３を、定電流ダイオード１９に置き換えた例を示す図である。また、図６は、本発明の実施の形態３において、放電回路５の電流制限抵抗３を、定電流回路２０に置き換えた例を示す図である。
【００５４】
実施の形態４．
本実施の形態４では、多電源の電源出力のうちの一部だけは放電動作を行わない回路構成の具体例について説明する。図７は、本発明の実施の形態４において、単一電源から多電源を生成し、そのうちの放電対象となる電源に対して本発明の係る電源放電回路を適用した回路構成例を示した図である。
【００５５】
より具体的には、この図７は、４系統の電源出力を有し、そのうち３系統を本発明に係る電源放電回路により、放電させる例を示している。なお、図７に示した電源放電回路の構成は、図１に示したダイオードを用いたものであるが、先の実施の形態２で説明したように、ダイオードの代わりに電子スイッチや機械スイッチを採用することも可能である。
【００５６】
図７に示した回路は、４系統の電源として、以下のものを生成している。また、電源オフ時の過渡状態では、２．５Ｖ電源は、３．３Ｖ電源が２．５Ｖ電源の電圧以下になるまでの時間、正常動作する電圧を保持できる電源ノードであり、１．０Ｖ電源は、３．３Ｖ電源、および２．５Ｖ電源が１．０Ｖ電源の電圧以下になるまでの時間、正常動作する電圧を保持できる電源ノードである。２．５Ｖ電源、および１．０Ｖ電源が正常動作する電圧を保持できず放電する場合には、放電回路５を調整し、３．３Ｖ電源の放電時間を変更する。
（１）Ｉ／Ｏ用電源に相当する５Ｖ電源
（２）Ｉ／Ｏ用電源に相当する３．３Ｖ電源
（３）メモリ用電源に相当する２．５Ｖ電源
（４）マイコン用電源に相当する１．０Ｖ電源
【００５７】
本例では、５Ｖ電源は、ＤＣ／ＤＣコンバータ１０ａによる一次電源回路を介して、単一電源である２４Ｖ（図示せず）から生成されている。また、残りの３系統である３．３Ｖ電源、２．５Ｖ電源、１．０Ｖ電源は、ＤＣ／ＤＣコンバータ１０ａの後段に、ＤＣ／ＤＣコンバータ１０ｂ、１０ｃ、１０ｄによる複数の二次電源回路を接続することで、前記単一電源である２４Ｖから生成されている。
【００５８】
このような構成により、４系統の多電源回路が構成されている。また、４つのＤＣ／ＤＣコンバータ１０ａ、１０ｂ、１０ｃ、１０ｄのそれぞれは、対応する電源監視回路１１ａ、１１ｂ、１１ｃ、１１ｄによって、出力状態が監視されている。
【００５９】
そして、この図７は、５Ｖ電源については放電せず、３．３Ｖ電源、２．５Ｖ電源、１．０Ｖ電源の３系統について、先の図１に示した回路を適用して、放電処理を実行できる回路構成となっている。
【００６０】
また、ＤＣ／ＤＣコンバータ１０ａによって生成される５Ｖ電源は、電源監視回路１１ｂにより開閉素子２１を開状態に切り替えることで、出力を遮断できる構成となっている。
【００６１】
また、ＤＣ／ＤＣコンバータ１０ｂは、電源監視回路１１ｃからＥＮＡＢＬＥ信号が供給され、ＤＣ／ＤＣコンバータ１０ｃは、電源監視回路１１ｄからＥＮＡＢＬＥ信号が供給され、ＤＣ／ＤＣコンバータ１０ｄは、電源監視回路１１ａからＥＮＡＢＬＥ信号が供給される、各ＥＮＡＢＬＥ信号がＤＣ／ＤＣコンバータの動作閾値電圧以上になった時に各ＤＣ／ＤＣコンバータの出力電圧が出力されるような構成となっている。
【００６２】
なお，上述した実施の形態における電圧は、あくまで一例であり、上述した実施の形態において、ＤＣ／ＤＣコンバータ１０ａの入力電圧値、および出力電圧値は問わない。また、接続されているＤＣ／ＤＣコンバータ１０ｂ、１０ｃ、１０ｄも、出力電圧値は問わず、出力電圧値の関係が１０ａ＞１０ｂ＞１０ｃの関係にあればよい。
【００６３】
また、ＤＣ／ＤＣコンバータ１０ａに接続される電源も３つ以上あっても構わない。ＤＣ／ＤＣコンバータ１０ａに接続されるＤＣ／ＤＣコンバータの出力電圧値と各ＤＣ／ＤＣコンバータの出力に接続されるダイオードのカソード側が、アノード側に接続される電圧値より高ければよく、同様に、電源監視回路は、１１ａ以外、ＤＣ／ＤＣコンバータ１０ａに接続されるＤＣ／ＤＣコンバータの数だけ監視でき、電源監視回路の入出力信号も実施の形態４と同様な形態で接続されればよい。
【００６４】
このような回路構成により、多電源の電源出力のうちの一部だけは放電動作を行わず、残りの電源に対して、本発明の電源放電回路を適用することができる。
【００６５】
以上、実施の形態１〜４で説明した電源放電回路は、マイコンやＦＰＧＡなどの実装により、多電源回路を有し、電源オン時、オフ時の過渡状態の電源オン、オフシーケンスを求められる産業用機器、民生用機器などに対して適用可能である。そして、本発明の電源放電回路を適用することで、電源オフシーケンスを確立させるための複雑な制御を必要とせず、かつ、部品点数および部品実装面積を削減することができる。
【符号の説明】
【００６６】
１ａ、１ｂ、１ｃ  電源回路、２ａ、２ｂ  ダイオード（開閉動作部）、３  電流制限抵抗、４  開閉素子、５  放電回路、６  放電制御回路、７ａ、７ｂ、７ｃ  コンデンサ、８ａ、８ｂ、８ｃ  電源ノードの負荷抵抗、９ａ、９ｂ  電子スイッチ（開閉動作部）、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ  ＤＣ／ＤＣコンバータ、１１ａ、１１ｃ、１１ｄ  電源監視回路、１２  リセット回路、１３  リセットＩＣ、１４  レギュレータ、１５  緩衝増幅器、１６  ＭＯＳ−ＦＥＴ（Ｎチャネル）、１７  時定数回路、１８  インバータ、１９  定電流ダイオード、２０  定電流回路、２１  開閉素子、１０１  放電経路、１０２  電源入力、１０３  監視電圧入力、１０４  放電入力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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