(57)【要約】【課題】送信部から受信部へと伝送路を介してデジタルデータ信号を伝送する構成のデータ伝送装置において、前記伝送路の劣化等に起因する前記デジタルデータ信号の異常を検出する。【解決手段】送信部２と受信部３とが差動伝送路４を介して接続されたデータ伝送装置１は、互いに位相が異なる複数のサンプリングクロックを発生するサンプリングクロック発生回路５１と、送信部２から送信されたデジタルデータ信号を前記複数のサンプリングクロックのそれぞれに同期してサンプリングし、サンプリングした前記デジタルデータ信号の値が一致しない場合に前記デジタルデータ信号に異常があると判定する比較判定回路５２とを含む。【選択図】図１
2018110364.tif 000002
【特許請求の範囲】
【請求項１】
送信部と受信部とが伝送路を介して接続されたデータ伝送装置であって、
前記送信部から送信されたデジタルデータ信号を、互いに位相が異なる複数のサンプリングクロックのそれぞれに同期してサンプリングし、サンプリング結果を比較して前記デジタルデータの異常の有無を判定する、データ伝送装置。
【請求項２】
前記複数のサンプリングクロックを発生するサンプリングクロック発生部と、
前記送信部から送信されたデジタルデータ信号を前記複数のサンプリングクロックのそれぞれに同期してサンプリングし、サンプリングした前記デジタルデータ信号の値が一致しない場合に前記デジタルデータに異常があると判定する比較判定部と、
を含む、請求項１に記載のデータ伝送装置。
【請求項３】
前記複数のサンプリングクロックは、前記デジタルデータ信号における同一の単位データを異なるタイミングでサンプリングするためのクロックである、請求項１又は２に記載のデータ伝送装置。
【請求項４】
前記複数のサンプリングクロックは、前記デジタルデータ信号の単位データをその時間幅の中央でサンプリングするためのクロックと、当該クロックの位相をシフトさせた少なくとも一つの位相シフトクロックとを含む、請求項３に記載のデータ伝送装置。
【請求項５】
前記複数のサンプリングクロックは、前記デジタルデータ信号の単位データをその時間幅の中央でサンプリングするための第１サンプリングクロックと、前記第１サンプリングクロックの位相を進ませた第２サンプリングクロックと、前記第１サンプリングクロックの位相を遅らせた第３サンプリングクロックとを含む、請求項３又は４に記載のデータ伝送装置。
【請求項６】
前記伝送路は、差動伝送路である、請求項１〜５のいずれか一つに記載のデータ伝送装置。
【請求項７】
前記送信部は、所定の制御装置の制御基板に搭載された第１のＦＰＧＡで構成され、
前記受信部は、前記制御基板にＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｉｎａｌｉｎｇ）コネクタを介して接続されたモジュール基板に搭載された第２のＦＰＧＡで構成されている、
請求項１〜６のいずれか一つに記載のデータ伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信部と受信部とが伝送路を介して接続されたデータ伝送装置に関し、特に前記伝送路の劣化等に起因する異常を検出することのできるデータ伝送装置に関する。
【背景技術】
【０００２】
伝送路における異常を検出する従来技術として、特許文献１に記載の伝送線異常検出装置が知られている。特許文献１に記載の伝送線異常検出装置は、差動式伝送ラインを構成する正側伝送線を流れる信号と負側伝送線を流れる信号とが相補的になっていないときに前記正側伝送線を流れる信号又は前記負側伝送線を流れる信号のいずれか一方が異常であると判定するように構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２１０４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の伝送線異常検出装置は、前記差動式伝送ラインを構成する伝送線の断線やコネクタの接触不良などの配線異常については検出することができる。しかし、前記差動式伝送ラインの劣化等に起因する信号の異常、例えば、前記信号がデジタル信号である場合における信号の変化（Ｈｉｇｈ→Ｌｏｗ、Ｌｏｗ→Ｈｉｇｈ）の遅れを検出することができない。前記信号の変化の遅れは、信号の伝送品質の低下につながるため、これを速やかに検出して対処できるようにすることが望まれる。
【０００５】
なお、このような課題は、前記差動伝送路を利用するデータ伝送装置に限られるものではなく、送信部から受信部へと伝送路を介してデジタルデータ信号を伝送する構成のデータ伝送装置に広く共通するものである。
【０００６】
そこで、本発明は、送信部から受信部へと伝送路を介してデジタルデータ信号を伝送する構成のデータ伝送装置において、前記伝送路の劣化等に起因する前記デジタルデータ信号の異常を検出することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面によると、送信部と受信部とが伝送路を介して接続されたデータ伝送装置は、前記送信部から送信されたデジタルデータ信号を、互いに位相が異なる複数のサンプリングクロックのそれぞれに同期してサンプリングし、サンプリング結果を比較して前記デジタルデータ信号の異常の有無を判定するように構成されている。
【発明の効果】
【０００８】
本発明によれば、前記伝送路の劣化等に起因する前記デジタルデータ信号の異常、例えば、前記デジタルデータ信号における信号の変化の遅れを検出することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係るデータ伝送装置の概略構成を示すブロック図である。
【図２】前記データ伝送装置において伝送されるデジタルデータ信号と複数のサンプリングクロックの一例とを示す図である。
【図３】前記デジタルデータ信号と前記複数のサンプリングクロックの他の例とを示す図である。
【図４】前記データ伝送装置における比較判定回路の処理の概要を説明するための図であり、（Ａ）は、前記デジタルデータ信号が正常である場合を示し、（Ｂ）は、前記デジタルデータ信号に異常がある場合を示している。
【図５】前記データ伝送装置の一例の概略構成図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照して本発明の実施形態について説明する。
図１は、本発明の一実施形態に係るデータ伝送装置の概略構成を示すブロック図である。実施形態に係るデータ伝送装置１は、送信部２と受信部３とを含み、送信部２と受信部３とが差動伝送路４を介して接続されている。本実施形態において、差動伝送路４は、差動信号用チャネル４１と基準クロック用チャネル４２とを含む複数のチャネルからなる高速デジタル伝送路で構成されている。
【００１１】
送信部２は、信号入出力部２１と、デジタルデータ発生回路２２と、基準クロック発生回路２３とを含む。信号入出力部２１は、差動信号を入出力可能に構成されている。デジタルデータ発生回路２２は、差動のデジタルデータ信号を発生し、発生したデジタルデータ信号を信号入出力部２１及び差動伝送路４の差動信号用チャネル４１を介して受信部３に送信する。基準クロック発生回路２３は、前記デジタルデータ信号の基準クロックを発生し、発生した基準クロックを信号入出力部２１及び差動伝送路４の基準クロック用チャネル４２を介して受信部３に送信する。
【００１２】
受信部３は、信号入出力部３１と、基準クロック受信回路３２と、デジタルデータ受信回路３３とを含む。信号入出力部３１は、送信部２の信号入出力部２１と同様、差動信号を入出力可能に構成されている。基準クロック受信回路３２は、送信部２から差動伝送路４に送信された前記基準クロックを受信する。デジタルデータ受信回路３３は、送信部２から差動伝送路４に送信された前記デジタルデータ信号を基準クロック受信回路３２が受信した前記基準クロックに同期して受信する。
【００１３】
また、本実施形態において、データ伝送装置１は、前記デジタルデータ信号の異常を検出するための異常検出部５をさらに含んでいる。異常検出部５は、サンプリングクロック発生回路（サンプリングクロック発生部）５１と、比較判定回路（比較判定部）５２と、報知部５３とを含む。
【００１４】
サンプリングクロック発生回路５１は、送信部２から差動伝送路４に送信された前記デジタルデータ信号をサンプリングするための複数のサンプリングクロックを発生する。サンプリングクロック発生回路５１は、例えば、前記デジタルデータ信号の基準クロックに基づいて前記複数のサンプリングクロックを生成するように構成され得る。本実施形態において、前記複数のサンプリングクロックは、前記デジタルデータ信号の単位データ（１ビット）をその時間幅の中央（厳密に中央である必要はなく、ほぼ中央であればよい。以下同じ。）でサンプリングするためのクロックと、このサンプリングクロックの位相をシフトさせた少なくとも一つの位相シフトクロックとを含む。
【００１５】
図２は、前記デジタルデータ信号と複数のサンプリングクロックの一例とを示す図であり、図３は、前記デジタルデータ信号と前記複数のサンプリングクロックの他の例とを示す図である。
【００１６】
前記複数のサンプリングクロックは、図２に示されるように、前記デジタルデータ信号の単位データをその時間幅の中央でサンプリングするための第１サンプリングクロックと、前記第１サンプリングクロックの位相を前記単位データの時間幅の範囲内で所定量だけ進ませた第２サンプリングクロックとであり得る。あるいは、前記複数のサンプリングクロックは、図３に示されるように、前記第１サンプリングクロックと、前記第２サンプリングクロックと、前記第１サンプリングクロックの位相を前記単位データの時間幅の範囲内で所定量だけ遅らせた第３サンプリングクロックとであり得る。
【００１７】
比較判定回路５２は、送信部２から送信された前記デジタルデータ信号、より具体的には、送信部２から送信されて差動伝送路４を経た前記デジタルデータ信号を、サンプリングクロック発生回路５１が発生した前記複数のサンプリングクロックのそれぞれに同期してサンプリングし、サンプリング結果を比較して前記デジタルデータ信号の異常の有無を判定する。
【００１８】
図２に示されるように、サンプリングクロック発生回路５１が前記第１サンプリングクロック及び前記第２サンプリングクロックを発生する場合、比較判定回路５２は、前記第１サンプリングクロックに同期して前記デジタルデータ信号をサンプリングすると共に、前記第２サンプリングクロックに同期して前記デジタルデータ信号をサンプリングする。この場合、比較判定回路５２は、図２における破線Ａのタイミング（すなわち、単位データの時間幅の中央となるタイミング）及び破線Ｂのタイミング（すなわち、単位データの時間幅の中央となるタイミングよりも早いタイミング）で前記デジタルデータ信号をサンプリングする。つまり、比較判定回路５２は、同一の単位データを異なるタイミングで２回サンプリングする。そして、比較判定回路５２は、前記第１サンプリングクロックに同期してサンプリングされた前記デジタルデータ信号の値と、前記第２サンプリングクロックに同期してサンプリングされた前記デジタルデータ信号の値とを比較し、両者が一致しない場合（両者の差が所定の判定閾値以上である場合を含む）に前記デジタル信号に異常があると判定する。
【００１９】
また、図３に示されるように、サンプリングクロック発生回路５１が前記第１サンプリングクロック、前記第２サンプリングクロック及び前記第３サンプリングクロックを発生する場合、比較判定回路５２は、前記第１〜第３サンプリングクロックのそれぞれに同期して前記デジタルデータ信号をサンプリングする。この場合、比較判定回路５２は、図３における破線Ａのタイミング、破線Ｂのタイミング及び破線Ｃのタイミング（すなわち、単位データの時間幅の中央となるタイミングよりも遅いタイミング）で前記デジタルデータ信号をサンプリングする。つまり、比較判定回路５２は、同一の単位データを異なるタイミングで３回サンプリングする。そして、比較判定回路５２は、前記第１サンプリングクロックに同期してサンプリングされた前記デジタルデータ信号の値と、前記第２サンプリングクロックに同期してサンプリングされた前記デジタルデータ信号の値と、前記第３サンプリングクロックに同期してサンプリングされた前記デジタルデータ信号の値とを比較し、これらが一致しない場合（これらの差が所定の判定閾値以上である場合を含む）に前記デジタルデータ信号に異常があると判定する。
【００２０】
なお、比較判定回路５２は、前記デジタルデータ信号における同一の単位データを異なるタイミングで２回又は３回サンプリングすればよく、前記デジタルデータ信号の各単位データを異なるタイミングで２回又は３回サンプリングするように構成されてもよいし、Ｎ（≧２）個おきの単位データを異なるタイミングで２回又は３回サンプリングするように構成されてもよい。
【００２１】
図４は、比較判定回路５２の処理の概要を説明するための図であり、図４（Ａ）は、前記デジタルデータ信号が正常である場合を示し、図４（Ｂ）は、前記デジタルデータ信号に異常がある場合、ここでは、正常時（一点鎖線で示す）に比べて前記デジタルデータ信号における信号の変化（Ｈｉｇｈ→Ｌｏｗ、Ｌｏｗ→Ｈｉｇｈ）の遅れが生じている場合を示している。
【００２２】
前記デジタルデータ信号が正常である場合、すなわち、前記デジタルデータ信号における信号の変化に遅れなどが生じていない場合には、図４（Ａ）に示されるように、前記第１〜第３サンプリングクロックに同期してサンプリングされる前記デジタルデータ信号の値は一致する（すなわち、いずれの値も０又は１である）。この場合、比較判定回路５２は、前記デジタルデータ信号が正常である（異常なし）と判定する。
【００２３】
一方、前記デジタルデータ信号に異常がある場合、例えば、前記デジタルデータ信号における信号の変化に遅れが生じている場合、図４（Ｂ）に示されるように、前記第１サンプリングクロックに同期して（すなわち、破線Ａのタイミングで）サンプリングされる前記デジタルデータ信号の値と、第３サンプリングクロックに同期して（すなわち、破線Ｃのタイミングで）サンプリングされる前記デジタルデータ信号の値とは一致するが、これらの値と前記第２サンプリングクロックに同期して（すなわち、破線Ｂのタイミングで）サンプリングされる前記デジタルデータ信号の値とは一致しない。したがって、比較判定回路５２は、前記デジタルデータ信号に異常があると判定する。
【００２４】
なお、前記デジタルデータ信号における信号の変化のバラツキが大きくなった場合においても前記第１〜第３サンプリングクロックに同期してサンプリングされる前記デジタルデータ信号の値は一致しなくなる。このため、比較判定部５２は、前記デジタルデータ信号に異常があると判定することになる。
【００２５】
報知部５３は、比較判定回路５２が前記デジタルデータ信号に異常があると判定すると、前記デジタルデータ信号に異常がある旨を外部に報知する。例えば、報知部５３は、警告灯（図示省略）を点灯若しくは点滅させることによって、あるいは、異常発生信号を外部装置（図示省略）に送信することによって、前記デジタルデータ信号に異常がある旨を外部に報知する。
【００２６】
前記デジタルデータ信号の異常、特に前記デジタルデータ信号における信号の変化の遅れや信号の変化のバラツキの増大は、主に前記デジタルデータ信号の通過経路の劣化に起因する。なお、前記デジタルデータ信号の前記通過経路には、差動伝送路４はもちろん、送信部２の信号入出力部２１、送信部２の信号入出力部２１と差動伝送路４とを接続するコネクタ、受信部３の信号入出力部３１、及び、受信部３の信号入出力部３１と差動伝送路４とを接続するコネクタなども含まれる。
【００２７】
したがって、上述のように、異常検出部５（比較判定回路５２）が異なるタイミングで前記デジタルデータ信号をサンプリングし、サンプリング結果である前記デジタルデータ信号の値が一致しない場合に前記デジタルデータ信号に異常があると判定することにより、間接的に前記デジタルデータ信号の前記通過経路の劣化が検出され得る。そして、異常検出部５（報知部５３）は、前記デジタルデータ信号に異常があると判定した場合にその旨を外部に報知するので、オペレータ等が前記デジタルデータ信号に異常があること、ひいては、前記デジタルデータ信号の前記通過経路（を構成する部品等）が劣化している又はその可能性が高いことを把握することができる。
【００２８】
ここで、異常検出部５（報知部５３）が前記デジタルデータ信号に異常がある旨を外部に報知した時点では、受信部３による前記デジタルデータ信号の受信に問題があるわけではなく、いわゆるデータエラーとはならない。したがって、前記オペレータ等が報知部５３による報知に基づいて前記デジタルデータ信号の前記通過経路の劣化を把握し、これに対処することにより、受信部３による前記デジタルデータ信号の受信に支障をきたすような事態、すなわち、データエラーとなるような事態を未然に防止することができる。その結果、データ伝送装置１における前記デジタルデータ信号の安定した送受信動作が長期間にわたって確保され得る。
【００２９】
なお、上述の実施形態において、異常検出部５は、送信部２や受信部３とは別に設けられている。しかし、これに限られるものではない。例えば、サンプリングクロック発生回路５１が送信部２に設けられ、比較判定回路５２が受信部３に設けられてもよい。もちろん、比較判定回路５２及び報知部５３が受信部３に設けられてもよい。
【００３０】
また、送信部２及び受信部３は、別々の装置であってもよいが、同一の装置の構成要素であってもよい。例えば、図５に示されるように、送信部２が所定の制御装置における制御基板６に搭載された第１のＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）６１で構成され、受信部３が前記所定の制御装置におけるモジュール基板７に搭載された第２のＦＰＧＡ７１で構成されてもよい。この場合において、データ伝送装置１は、制御基板６とモジュール基板７とが差動伝送コネクタ８、例えばＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｉｎａｌｉｎｇ）コネクタを介して接続されて構成され得る。
【００３１】
そして、第１のＦＰＧＡ６１に搭載されている差動伝送用のＩ／Ｏ端子が信号入出力部２１を構成し、第１のＦＰＧＡ６１の論理回路部（Ｐｒｏｇｒａｍｍｂｌｅ  Ｌｏｇｉｃ）によってデジタルデータ発生回路２２及び基準クロック発生回路２３が形成される。好ましくは、第１のＦＰＧＡ６１の前記論理回路部によってデジタルデータ発生回路２２、基準クロック発生回路２３及びサンプリングクロック発生回路５１が形成される。
【００３２】
また、同様に、第２のＦＰＧＡ７１に搭載されている差動伝送用のＩ／Ｏ端子が信号入出力部３１を構成し、第２のＦＰＧＡ７１の論理回路部によって基準クロック受信回路３２及びデジタルデータ受信回路３３が形成される。好ましくは、第２のＦＰＧＡ７１の前記論理回路部によって基準クロック受信回路３２、デジタルデータ受信回路３３及び比較判定回路５２が形成される。
【００３３】
さらに、差動伝送路４は、図５中に太線で示されるように、制御基板６上に形成された配線パターン、制御基板６とモジュール基板７とを接続する前記差動伝送コネクタ８及びモジュール基板７上に形成された配線パターンによって構成され得る。
【００３４】
以上、本発明の実施形態について説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づいて更なる変形や変更が可能である。
【符号の説明】
【００３５】
１…データ伝送装置、２…送信部、３…受信部、４…差動伝送路、５…異常検出部、６…制御基板、７…モジュール基板、８…差動伝送コネクタ、２１…信号入出力部、２２…デジタルデータ発生回路、２３…基準クロック発生回路、３１…信号入出力部、３２…基準クロック受信回路、３３…デジタルデータ受信回路、５１…サンプリングクロック発生回路、５２…比較判定回路、５３…報知部、６１…第１のＦＰＧＡ、７１…第２のＦＰＧＡ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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