(57)【要約】【課題】  出力クロックのジッタや周波数プロファイルの改善を図れるクロック生成回路及びクロック生成方法を提供する。【解決手段】  変調した出力クロックを生成するクロック生成回路であって、生成した多相クロックのうちのいずれかのクロックを選択して入力クロックとするクロック生成部と、入力クロックを遅延させて出力クロックを生成する遅延部と、入力クロックに対する出力クロックの位相差が、所定値を超えるごとに位相選択信号を生成する信号生成部と、入力クロックの１サイクルごとに、該入力クロックに対する出力クロックの遅延量を決定し、前記遅延部を制御する制御信号を生成する遅延量制御部と、を含み、クロック生成部は、位相選択信号を供給されることで、選択する前記クロックを変更し、前記遅延部は、前記制御信号に基づいて、前記入力クロックを遅延させる。【選択図】  図１
2018152825.tif 000002
【特許請求の範囲】
【請求項１】
変調した出力クロックを生成するクロック生成回路であって、
生成した多相クロックのうちのいずれかのクロックを選択し、選択したクロックを入力クロックとするクロック生成部と、
前記入力クロックを遅延させて前記出力クロックを生成する遅延部と、
前記入力クロックに対する前記出力クロックの位相差が、所定値を超えるごとに位相選択信号を生成して前記クロック生成部に出力する信号生成部と、
前記入力クロックの１サイクルごとに、該入力クロックに対する前記出力クロックの遅延量を決定し、前記遅延部を制御する制御信号を生成して、当該遅延部に出力する遅延量制御部と、
を含み、
前記クロック生成部は、前記位相選択信号を供給されることで、選択する前記クロックを変更し、前記遅延部は、前記制御信号に基づいて、前記入力クロックを遅延させる、
クロック生成回路。
【請求項２】
前記クロック生成部は、４相のクロックを生成し、
前記信号生成部は、前記入力クロックに対する前記出力クロックの位相差が、９０度を超えるごとに前記位相選択信号を生成する、請求項１に記載のクロック生成回路。
【請求項３】
前記信号生成部は、前記位相選択信号を生成する時点において、前記入力クロックに対する前記出力クロックの位相差が含む、前記所定値に対する誤差を示す誤差信号を生成して前記遅延量制御部に出力し、
前記遅延量制御部は、前記入力クロックに対する前記出力クロックの遅延量を、前記誤差信号に基づき決定する、請求項１又は２に記載のクロック生成回路。
【請求項４】
前記信号生成部は、前記位相選択信号を生成する際に、位相選択リセット信号を生成して前記遅延量制御部に出力し、
前記遅延量制御部は、前記位相選択リセット信号を供給されることで、前記遅延量をリセットする、請求項１〜３のいずれか一項に記載のクロック生成回路。
【請求項５】
自走クロックを生成する自走発振器をさらに備え、
前記信号生成部は、前記入力クロックと前記出力クロックの位相差を、前記入力クロックが第１の状態に遷移した後、前記出力クロックが第１の状態に遷移するまでの期間に、前記自走クロックに含まれるパルス数をカウントすることにより求める、請求項１〜４のいずれか一項に記載のクロック生成回路。
【請求項６】
クロック生成回路において、変調した出力クロックを生成するクロック生成方法であって、
クロック生成部にて、生成した多相クロックのうちのいずれかのクロックを選択し、選択したクロックを入力クロックとすることと、
遅延部にて、前記入力クロックを遅延させて前記出力クロックを生成することと、
信号生成部にて、前記入力クロックに対する前記出力クロックの位相差が、所定値を超えるごとに位相選択信号を生成して前記クロック生成部に出力することと、
遅延量制御部にて、前記入力クロックの１サイクルごとに、該入力クロックに対する前記出力クロックの遅延量を決定し、前記遅延部を制御する制御信号を生成して、当該遅延部に出力することと、
を含み、
前記クロック生成部が、前記位相選択信号を供給されることで、選択する意前記クロックを変更し、前記遅延部が、前記制御信号に基づいて、前記入力クロックを遅延させる、
クロック生成方法。
【請求項７】
前記多相クロックは、４相クロックであり、
前記位相選択信号は、前記入力クロックに対する前記出力クロックの位相差が、９０度を超えるごとに生成される、請求項６に記載のクロック生成方法。
【請求項８】
前記信号生成部にて、前記位相選択信号を生成する時点において、前記入力クロックに対する前記出力クロックの位相差が含む、前記所定値に対する誤差を示す誤差信号を生成して、前記遅延量制御部に出力することと、
前記遅延量制御部にて、前記入力クロックに対する前記出力クロックの遅延量を、前記誤差信号に基づき決定することと、
をさらに含む、請求項６又は７に記載のクロック生成方法。
【請求項９】
前記信号生成部にて、前記位相選択信号を生成する際に、位相選択リセット信号を生成して前記遅延量制御部に出力することと、
前記遅延量制御部にて、前記位相選択リセット信号を供給されることで、前記遅延量をリセットすることと、
をさらに含む、請求項６〜８のいずれか一項に記載のクロック生成方法。
【請求項１０】
自走発振器にて、自走クロックを生成することと、
前記信号生成部にて、前記入力クロックと前記出力クロックの位相差を、前記入力クロックが第１の状態に遷移した後、前記出力クロックが第１の状態に遷移するまでの期間に、前記自走クロックに含まれるパルス数をカウントすることにより求めることと、
をさらに含む、請求項６〜９のいずれか一項に記載のクロック生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路及びクロック生成方法に関し、特に、スペクトラム拡散クロックを生成するクロック生成回路及びクロック生成方法に関する。
【背景技術】
【０００２】
クロック生成回路は、マイクロプロセッサ等の論理回路を含む電子デバイスの動作に必須なクロック信号（以下「クロック」という。）を生成する回路である。
【０００３】
電子デバイスの高速化への要求に基づくクロックの高周波数化は、ＬＳＩ自体その周辺回路、他の電子デバイス等に対して電磁妨害（ＥＭＩ：Electromagnetic interference）の影響を与える。このことから、ＥＭＩを効果的に低減するＳＳＣＧ（Spread Spectrum Clock Generator）技術を適用したクロック生成回路（以下、単に「クロック生成回路」という。）が知られている。
【０００４】
ＳＳＣＧ技術は、スペクトラム拡散機能を付加したクロック生成技術である。具体的には、ＳＳＣＧ技術は、電子デバイス等が放射するＥＭＩのエネルギーのスペクトルが特定の周波数帯域に集中しないように、クロックの周波数を変調し、これにより、ＥＭＩのエネルギーを所定の周波数帯域に分散し、そのピーク値を抑圧する。スペクトラム拡散機能は、例えば、遅延回路を用いたデジタル回路により実現される。
【０００５】
例えば、下記特許文献１は、切替信号に応じて入力クロックを遅延し、出力クロックとして出力する遅延部と、入力クロックの周期を測定する入力周期計測部と、１変調周期あたりの出力クロックのサイクル数、及び、設定されている変調度に対応する入力クロックの所定サイクルあたりの出力クロックの周期の変調ステップ幅を算出して、それらの算出結果に基づいて切替信号を生成する制御部とを備えるスペクトラム拡散クロックジェネレータを開示する。これにより、特許文献１のスペクトラム拡散クロックジェネレータは、入力クロックの周波数変化に依存した変調プロファイルの変化を抑制している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１４６７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
クロック生成回路は、電子デバイスの高速化への要求に対し、入力クロックの高周波化や、ＥＭＩレベルの低減のための変調度合いの大きさや、対応する周波数レンジの拡大のため、入力クロックの大きな累積遅延値を求められている。しかしながら、従来のクロック生成回路では、入力クロックを高周波数化した場合、遅延部の１回の切り替えによる入力クロックの遅延量が、入力クロックの周期に対して大きくなり、これにより、出力クロックにジッタが生じることがある。また、入力クロックの変調深度を深くすることや、変調周期を長くして緩やかな変調にするためには、大きな遅延量を付加して出力クロックの周波数変動量を大きくすることが必要となる。しかしながら、従来のクロック生成回路では、入力クロックの大きな累積遅延値を達成するために、遅延部に含まれる各遅延段の遅延量を大きくしなければならず、これにより、電源ノイズの侵入時に、出力クロックの周波数プロファイルの崩れを生じることがある。
【０００８】
上述した引用文献１に開示されるクロック生成回路は、入力クロックの周波数変化に依存した変調プロファイルの変化を抑制し得るものの、入力クロックの高周波化、及び入力クロックの大きな累積遅延値が求められることについての対応を考慮するものでない。そのため、当該クロック生成回路では、入力クロックの高速化を行う場合、及び入力クロックの大きな累積遅延値を実現する場合に生じる出力クロックのジッタや周波数プロファイルの崩れの改善を図るものでなかった。
【０００９】
そこで、本発明は、出力クロックのジッタや周波数プロファイルの改善を図れるクロック生成回路及びクロック生成方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するための本発明は、以下に示す発明特定事項乃至は技術的特徴を含んで構成される。
【００１１】
すなわち、ある観点に従う発明は、変調した出力クロックを生成するクロック生成回路である。かかるクロック生成回路は、生成した多相クロックのうちのいずれかのクロックを選択し、選択したクロックを入力クロックとするクロック生成部と、前記入力クロックを遅延させて前記出力クロックを生成する遅延部と、前記入力クロックに対する前記出力クロックの位相差が、所定値を超えるごとに位相選択信号を生成して前記クロック生成部に出力する信号生成部と、前記入力クロックの１サイクルごとに、該入力クロックに対する前記出力クロックの遅延量を決定し、前記遅延部を制御する制御信号を生成して、当該遅延部に出力する遅延量制御部と、を含み、前記クロック生成部は、前記位相選択信号を供給されることで、選択する前記クロックを変更し、前記遅延部は、前記制御信号に基づいて、前記入力クロックを遅延させる。
【００１２】
ここで、前記クロック生成部は、４相のクロックを生成し、前記信号生成部は、前記入力クロックに対する前記出力クロックの位相差が、９０度を超えるごとに前記位相選択信号を生成し得る。
【００１３】
ここで、前記信号生成部は、前記位相選択信号を生成する時点において、前記入力クロックに対する前記出力クロックの位相差が含む、前記所定値に対する誤差を示す誤差信号を生成して前記遅延量制御部に出力し、前記遅延量制御部は、前記入力クロックに対する前記出力クロックの遅延量を、前記誤差信号に基づき決定し得る。
【００１４】
ここで、前記信号生成部は、前記位相選択信号を生成する際に、位相選択リセット信号を生成して前記遅延量制御部に出力し、前記遅延量制御部は、前記位相選択リセット信号を供給されることで、前記遅延量をリセットし得る。
【００１５】
ここで、自走クロックを生成する自走発振器をさらに備え、前記信号生成部は、前記入力クロックと前記出力クロックの位相差を、前記入力クロックが第１の状態に遷移した後、前記出力クロックが第１の状態に遷移するまでの期間に、前記自走クロックに含まれるパルス数をカウントすることにより求め得る。
【００１６】
また、ある観点に従う発明は、クロック生成回路において、変調した出力クロックを生成するクロック生成方法である。かかるクロック生成方法は、クロック生成部にて、生成した多相クロックのうちのいずれかのクロックを選択し、選択したクロックを入力クロックとすることと、遅延部にて、前記入力クロックを遅延させて前記出力クロックを生成することと、信号生成部にて、前記入力クロックに対する前記出力クロックの位相差が、所定値を超えるごとに位相選択信号を生成して前記クロック生成部に出力することと、遅延量制御部にて、前記入力クロックの１サイクルごとに、該入力クロックに対する前記出力クロックの遅延量を決定し、前記遅延部を制御する制御信号を生成して、当該遅延部に出力することと、を含み、前記クロック生成部が、前記位相選択信号を供給されることで、選択する意前記クロックを変更し、前記遅延部が、前記制御信号に基づいて、前記入力クロックを遅延させる。
【００１７】
ここで、前記多相クロックは、４相クロックであり、前記位相選択信号は、前記入力クロックに対する前記出力クロックの位相差が、９０度を超えるごとに生成され得る。
【００１８】
ここで、前記信号生成部にて、前記位相選択信号を生成する時点において、前記入力クロックに対する前記出力クロックの位相差が含む、前記所定値に対する誤差を示す誤差信号を生成して、前記遅延量制御部に出力することと、前記遅延量制御部にて、前記入力クロックに対する前記出力クロックの遅延量を、前記誤差信号に基づき決定することと、をさらに含み得る。
【００１９】
ここで、前記信号生成部にて、前記位相選択信号を生成する際に、位相選択リセット信号を生成して前記遅延量制御部に出力することと、前記遅延量制御部にて、前記位相選択リセット信号を供給されることで、前記遅延量をリセットすることと、をさらに含み得る。
【００２０】
ここで、自走発振器にて、自走クロックを生成することと、前記信号生成部にて、前記入力クロックと前記出力クロックの位相差を、前記入力クロックが第１の状態に遷移した後、前記出力クロックが第１の状態に遷移するまでの期間に、前記自走クロックに含まれるパルス数をカウントすることにより求めることと、をさらに含み得る。
【発明の効果】
【００２１】
本発明によれば、出力クロックのジッタや周波数プロファイルの改善を図れるようになる。
【００２２】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係るクロック生成回路を説明するためのブロックダイアグラムである。
【図２】本発明の一実施形態に係るクロック生成部を説明するためのブロックダイアグラムである。
【図３】本発明の一実施形態に係る遅延部を説明するためのブロックダイアグラムである。
【図４】本発明の一実施形態に係る自走発振器を説明するためのブロックダイアグラムである。
【図５】本発明の一実施形態に係る信号生成部を説明するためのブロックダイアグラムである。
【図６】本発明の一実施形態に係る遅延量制御部を説明するためのブロックダイアグラムである。
【図７】本発明の一実施形態に係る制御信号生成部を説明するためのブロックダイアグラムである。
【図８】本発明の一実施形態に係るクロック生成方法を示すフローチャートである。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本発明は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。
【００２５】
図１は、本発明の一実施形態に係るクロック生成回路を説明するためのブロックダイアグラムである。同図に示すように、クロック生成回路１は、例えば、クロック生成部１０と、遅延部２０と、自走発振器３０と、信号生成部４０と、遅延量制御部５０とを含んで構成される。クロック生成回路１は、電子デバイスに対して変調したクロックを供給するクロック供給源として使用される。
【００２６】
クロック生成部１０は、例えば４相のクロックを生成する。具体的には、クロック生成部１０は、例えば、図示しない発振器から供給された、入力クロックＣＬＫＩＮの２倍の周波数をもつ２倍入力クロックＣＬＫＩＮ２に基づき、９０度ずつ位相の異なる４相のクロックを生成する。そして、クロック生成部１０は、信号生成部４０から供給される位相選択信号ＰＨ＿ＳＥＬに基づき、生成した４相のクロックのうちいずれかを選択して、入力クロックＣＬＫＩＮとして遅延部２０及び信号生成部４０に出力する。また、クロック生成部１０は、生成した４相のクロックのうちの位相が０度のクロックを、位相０度入力クロックＣＬＫＩＮ０として遅延量制御部５０に出力する。なお、クロック生成部１０の詳細な構成については後述する。
【００２７】
遅延部２０は、入力クロックＣＬＫＩＮを遅延させて出力クロックＣＬＫＯＵＴを生成する。本実施形態では、遅延部２０は、クロック生成部１０から供給された入力クロックＣＬＫＩＮを、遅延量制御部５０から供給された制御信号ＣＳに応じて遅延させ、出力クロックＣＬＫＯＵＴを生成する。遅延部２０は、生成した出力クロックＣＬＫＯＵＴを、図示しない所定の外部装置及び信号生成部４０に出力する。なお、遅延部２０の詳細な構成については後述する。
【００２８】
自走発振器３０は、自ら発振して自走クロックＦＣＬＫを生成し、遅延量制御部５０及び信号生成部４０に出力する。なお、自走発振器３０の詳細な構成については後述する。
【００２９】
信号生成部４０は、クロック生成部１０から供給された入力クロックＣＬＫＩＮ、遅延部２０から供給された出力クロックＣＬＫＯＵＴ、自走発振器３０から供給された自走クロックＦＣＬＫ、並びに、遅延量制御部５０から供給された周波数信号ＦＳ及び遅延量信号ＤＳに基づき、位相選択信号ＰＨ＿ＳＥＬ、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒ及び誤差信号ＥＳを生成する。信号生成部４０は、生成した位相選択信号ＰＨ＿ＳＥＬをクロック生成部１０に出力すると共に、生成した位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒ及び誤差信号ＥＳを遅延量制御部５０に出力する。位相選択信号ＰＨ＿ＳＥＬは、クロック生成部１０に４相のクロックのうちのいずれかを選択させる信号である。また、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒは、位相選択信号ＰＨ＿ＳＥＬの値が変化するごとに、遅延量制御部５０をリセットさせる信号である。誤差信号ＥＳは、位相選択信号ＰＨ＿ＳＥＬ値が変化する際に、入力クロックＣＬＫＩＮに対する出力クロックの位相差が、基準値に対してどれだけ誤差を有しているかを示す信号である。なお、信号生成部４０の詳細な構成については後述する。
【００３０】
遅延量制御部５０は、クロック生成部１０から供給された位相０度入力クロックＣＬＫＩＮ０、自走発振器３０から供給された自走クロックＦＣＬＫ、信号生成部４０から供給された位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒ及び誤差信号ＥＳ、並びに、図示しない供給源から供給された基準クロックＳＣＬＫ及び出力クロックＣＬＫＯＵＴの変調条件を示す設定信号ＳＳに基づき、制御信号ＣＳ、周波数信号ＦＳ及び遅延量信号ＤＳを生成する。遅延量制御部５０は、生成した制御信号ＣＳを遅延部２０に出力すると共に、生成した周波数信号ＦＳ及び遅延量信号ＤＳを信号生成部４０に出力する。制御信号ＣＳは、遅延部２０の動作を制御して、当該遅延部２０において入力クロックＣＬＫＩＮを遅延させる遅延量を指示する信号である。また、周波数信号ＦＳは、位相０度クロックＣＬＫ０の周波数を示す信号である。さらに、遅延量信号ＤＳは、遅延部２０において入力クロックＣＬＫＩＮを遅延させる単位遅延時間ｔｄを示す信号である。なお、遅延量制御部５０の詳細な構成については後述する。
【００３１】
図２は、本発明の一実施形態に係る４相クロック生成部を説明するためのブロックダイアグラムである。同図に示すように、本実施形態に係るクロック生成部１０は、例えば、第１分周回路１０１と、第１フリップフロップ１０２と、第２フリップフロップ１０３と、インバータ１０４と、第３フリップフロップ１０５と、第２分周回路１０６と、第４フリップフロップ１０７と、第５フリップフロップ１０８と、セレクタ１０９とを含み構成される。
【００３２】
第１分周回路１０１は、図示しない発振器から供給された２倍入力クロックＣＬＫＩＮ２を１／２の周波数に分周する。すなわち、第１分周回路１０１は、入力クロックＣＬＫＩＮと同じ周波数の信号を生成する。第１分周回路１０１は、生成した信号を第１フリップフロップ１０２に出力すると共に、生成した信号を反転した信号を第２フリップフロップ１０３に出力する。
【００３３】
第１フリップフロップ１０２は、例えば、いわゆるＤ型フリップフロップである。第１フリップフロップ１０２は、上記発振器から供給された２倍入力クロックＣＬＫＩＮ２に従って、第１分周回路１０１から供給された信号をラッチし、位相０度入力クロックＣＬＫＩＮ０を生成する。第１フリップフロップ１０２は、生成した位相０度入力クロックＣＬＫＩＮ０をセレクタ１０９及び遅延量制御部５０に出力する。
【００３４】
第２フリップフロップ１０３は、上記発振器から供給された２倍入力クロックＣＬＫＩＮ２に従って、第１分周回路１０１から供給された反転信号をラッチし、位相９０度入力クロックＣＬＫＩＮ９０を生成して、セレクタ１０９に出力する。
【００３５】
インバータ１０４は、上記発振器から供給された２倍入力クロックＣＬＫＩＮ２を反転させた信号を、第３フリップフロップ１０５に出力する。
【００３６】
第３フリップフロップ１０５は、上記発振器から供給された２倍入力クロックＣＬＫＩＮ２に従って、インバータ１０４から供給された信号をラッチした信号を第２分周回路１０６に出力する。
【００３７】
第２分周回路１０６は、第３フリップフロップ１０５から供給された信号を１／２に分周する。すなわち、第２分周回路１０６は、入力クロックＣＬＫＩＮと同じ周波数の信号を生成する。第２分周回路１０６は、生成した信号を第４フリップフロップ１０７に出力すると共に、生成した信号を反転した信号を第５フリップフロップ１０８に出力する。
【００３８】
第４フリップフロップ１０７は、上記発振器から供給された２倍入力クロックＣＬＫＩＮ２に従って、第２分周回路１０６から供給された信号をラッチし、位相１８０度入力クロックＣＬＫＩＮ１８０を生成して、セレクタ１０９に出力する。
【００３９】
第５フリップフロップ１０８は、上記発振器から供給された２倍入力クロックＣＬＫＩＮ２に従って、第２分周回路１０６から供給された反転信号をラッチし、位相２７０度入力クロックＣＬＫＩＮ２７０を生成して、セレクタ１０９に出力する。
【００４０】
セレクタ１０９は、信号生成部４０から供給された位相選択信号ＰＨ＿ＳＥＬに基づき、第１フリップフロップ１０２、第２フリップフロップ１０３、第４フリップフロップ１０７及び第５フリップフロップ１０８のそれぞれから供給された位相０度入力クロックＣＬＫＩＮ０、位相９０度入力クロックＣＬＫＩＮ９０、位相１８０度入力クロックＣＬＫＩＮ１８０及び位相２７０度入力クロックＣＬＫＩＮ２７０のうちのいずれかを選択して、入力クロックＣＬＫＩＮとして遅延部２０及び信号生成部４０に出力する。
【００４１】
図３は、本発明の一実施形態に係る遅延部を説明するためのブロックダイアグラムである。同図に示すように、本実施形態に係る遅延部２０は、例えば、セレクタ２０１と、遅延ライン２０２とを含み構成される。
【００４２】
セレクタ２０１は、遅延量制御部５０から供給された制御信号ＣＳに応じてイネーブル信号ＥＮを生成し、遅延ライン２０２に出力する。
【００４３】
遅延ライン２０２は、直列に接続された所定段の遅延素子２０２１を含み構成される。遅延ライン２０２は、セレクタ２０１から供給されたイネーブル信号ＥＮに応じて、遅延素子２０２１を動作させて入力クロックＣＬＫＩＮを遅延させ、出力クロックＣＬＫＯＵＴとして図示しない所定の外部装置及び信号生成部４０に出力する。具体的には、イネーブル信号ＥＮ（０）〜ＥＮ（Ｎ）により、選択された遅延素子２０２１は、クロックを遅延させると共に、選択されなかった遅延素子２０２１は、クロックをバイパスして次段に出力する。このため、イネーブル信号ＥＮ（０：Ｎ）によって、接続される遅延素子の段数が制御できる。
【００４４】
遅延素子２０２１は、例えば２段のインバータやＮＡＮＤ回路により構成されて、１段あたり、入力クロックＣＬＫＩＮを単位遅延時間ｔｄだけ遅延させる。したがって、遅延ライン２０２は、動作する遅延素子２０２１の個数に単位遅延時間ｔｄを乗じた時間だけ、入力クロックＣＬＫＩＮを遅延させ、出力クロックＣＬＫＯＵＴとして、図示しない所定の外部装置及び信号生成部４０に出力する。
【００４５】
図４は、本発明の一実施形態に係る自走発振器を説明するためのブロックダイアグラムである。同図に示すように、本実施形態に係る自走発振器３０は、複数段の遅延素子３０１を含み構成される。
【００４６】
遅延素子３０１は、例えば２段のインバータやＮＡＮＤ回路により構成される。本実施形態において、遅延素子３０１は、遅延素子２０２１と同じ性能を有する。すなわち、遅延素子３０１は、入力クロックＣＬＫＩＮを単位遅延時間ｔｄだけ遅延させることが可能である。自走発振器３０は、複数段の遅延素子３０１を直列にリング状に接続することで、周波数ｆｆ＝１／（（２×遅延素子３０１の個数＋１）×単位遅延時間ｔｄ）の自走クロックＦＣＬＫを生成し、信号生成部４０及び遅延量制御部５０に出力する。
【００４７】
図５は、本発明の一本実施形態に係る信号生成部を説明するためのブロックダイアグラムである。同図に示すように、信号生成部４０は、例えば、ＡＮＤ回路４０１と、パルス計数器４０２と、位相選択信号生成部４０３と、誤差信号生成部４０４とを含み構成される。
【００４８】
ＡＮＤ回路４０１は、クロック生成部１０から供給された入力クロックＣＬＫＩＮと、遅延部２０から供給された出力クロックＣＬＫＯＵＴを反転させた信号との論理積を計算する。すなわち、ＡＮＤ回路４０１は、入力クロックＣＬＫＩＮが第１の状態（例えば“Ｈ”）であり、出力クロックＣＬＫＯＵＴが第２の状態（例えば“Ｌ”）であるときに、第１の状態となる（例えば“Ｈ”）信号を生成する。つまり、ＡＮＤ回路４０１は、入力クロックＣＬＫＩＮに対する出力クロックＣＬＫＯＵＴの遅延時間の間だけ第１の状態（例えば“Ｈ”）となる信号を生成する。ＡＮＤ回路４０１は、生成した信号をパルス計数器４０２に出力する。
【００４９】
パルス計数器４０２は、ＡＮＤ回路４０１から供給された信号が第１の状態（例えば“Ｈ”）である期間、自走発振器３０から供給された自走クロックＦＣＬＫに含まれるパルス数Ｍをカウントする。つまり、パルス計数器４０２は、入力クロックＣＬＫＩＮに対する出力クロックＣＬＫＯＵＴの遅延時間の間の、自走クロックＦＣＬＫに含まれるパルス数Ｍをカウントする。したがって、自走クロックＦＣＬＫの周波数は、遅延時間の間に、Ｍ回カウントできる程度に充分速く、入力クロックの１０倍以上である。パルス計数器４０２は、パルス数Ｍを示す信号を位相選択信号生成部４０３及び誤差信号生成部４０４に出力する。
【００５０】
位相選択信号生成部４０３は、パルス計数器４０２から供給されたパルス数Ｍを示す信号、遅延量制御部５０から供給された、後述する遅延量制御部５０の算出部５０１で位相０度入力クロックＣＬＫＩＮ０より求めた周波数を示す、周波数信号ＦＳ、及び、後述する単位遅延時間ｔｄを示す遅延量信号ＤＳに基づき、位相選択信号ＰＨ＿ＳＥＬを生成してクロック生成部１０に出力すると共に、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒを生成して遅延量制御部５０に出力する。本実施形態において、位相選択信号生成部４０３は、まず、パルス数Ｍと、自走クロックＦＣＬＫの周期ｔｆ（＝１／周波数ｆｆ＝１／（２×遅延素子３０１の個数＋１）×単位遅延時間ｔｄ）との積を求める。これにより、位相選択信号生成部４０３は、入力クロックＣＬＫＩＮに対する出力クロックＣＬＫＯＵＴの遅延時間を求めることとなる。
【００５１】
続いて、位相選択信号生成部４０３は、入力クロックＣＬＫＩＮに対する出力クロックＣＬＫＯＵＴの遅延時間が、後述する遅延量制御部の算出部で位相０度入力クロックＣＬＫＩＮ０より求めた周波数を示す、周波数信号ＦＳに基づいて求めた周期Ｔｉｎの１／４を超えるごとに、位相選択信号ＰＨ＿ＳＥＬの値を変更すると共に、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒを生成する。つまり、位相選択信号生成部４０３は、入力クロックＣＬＫＩＮに対する出力クロックＣＬＫＯＵＴの位相差が、９０度を超えるごとに、位相選択信号ＰＨ＿ＳＥＬの値を変更すると共に、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒを生成する。
【００５２】
具体的には、位相選択信号生成部４０３は、クロック生成回路１の起動後、入力クロックＣＬＫＩＮ、即ち、位相０度入力クロックＣＬＫＩＮ０に対する出力クロックＣＬＫＯＵＴの位相差が、入力クロックＣＬＫＩＮの周期Ｔｉｎの１／４を越えるまでは、セレクタ１０９に位相０度入力クロックＣＬＫＩＮ０を選択させる位相選択信号ＰＨ＿ＳＥＬを生成する。その後、位相選択信号生成部４０３は、入力クロックＣＬＫＩＮ、即ち、位相０度入力クロックＣＬＫＩＮ０に対する出力クロックＣＬＫＯＵＴの位相差が、入力クロックＣＬＫＩＮの周期Ｔｉｎの１／４を超えた時点で、セレクタ１０９に位相９０度入力クロックＣＬＫＩＮ９０を選択させる位相選択信号ＰＨ＿ＳＥＬを生成すると共に、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒを生成する。その後、位相選択信号生成部４０３は、入力クロックＣＬＫＩＮ、即ち、位相９０度入力クロックＣＬＫＩＮ９０に対する出力クロックＣＬＫＯＵＴの位相差が、入力クロックＣＬＫＩＮの周期Ｔｉｎの１／４を超えた時点で、セレクタ１０９に位相１８０度入力クロックＣＬＫＩＮ１８０を選択させる位相選択信号ＰＨ＿ＳＥＬを生成すると共に、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒを生成する。その後、位相選択信号生成部４０３は、入力クロックＣＬＫＩＮ、即ち、位相１８０度入力クロックＣＬＫＩＮ１８０に対する出力クロックＣＬＫＯＵＴの位相差が、入力クロックＣＬＫＩＮの周期Ｔｉｎの１／４を超えた時点で、セレクタ１０９に位相２７０度入力クロックＣＬＫＩＮ２７０を選択させる位相選択信号ＰＨ＿ＳＥＬを生成すると共に、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒを生成する。その後、位相選択信号生成部４０３は、入力クロックＣＬＫＩＮ、即ち、位相２７０度入力クロックＣＬＫＩＮ２７０に対する出力クロックＣＬＫＯＵＴの位相差が、入力クロックＣＬＫＩＮの周期Ｔｉｎの１／４を超えた時点で、セレクタ１０９に位相０度入力クロックＣＬＫＩＮ０を選択させる位相選択信号ＰＨ＿ＳＥＬを生成すると共に、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒを生成する。位相選択信号生成部４０３は、以降も上記処理を繰り返す。逆に、入力クロックＣＬＫＩＮに対する出力クロックＣＬＫＯＵＴの位相差が所定範囲より小さい、即ち、パルス数Ｍが、所定値以下になった場合、セレクタ１０９に、位相を９０度小さい入力クロックを選択させる位相選択信号ＰＨ＿ＳＥＬを生成すると共に、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒを生成する。
【００５３】
誤差信号生成部４０４は、パルス計数器４０２から供給されたパルス数Ｍを示す信号、遅延量制御部５０から供給された、後述する遅延量制御部５０の算出部５０１で位相０度入力クロックＣＬＫＩＮ０より求めた周波数を示す、周波数信号ＦＳ、及び、後述する単位遅延時間ｔｄを示す遅延量信号ＤＳに基づき、誤差信号ＥＳを生成して遅延量制御部５０に出力する。
【００５４】
続いて、誤差信号生成部４０４は、位相選択信号ＰＨ＿ＳＥＬの値が変化する際に、入力クロックＣＬＫＩＮに対する出力クロックＣＬＫＯＵＴの位相差が、基準値である周期Ｔｉｎの１/４に対してどれだけ誤差を有しているかを求めるため、パルス数Ｍと自走クロックＦＣＬＫの周期ｔｆとの積、即ち、入力クロックＣＬＫＩＮに対する出力クロックＣＬＫＯＵＴの遅延時間から、後述する遅延量制御部５０の算出部５０１で位相０度入力クロックＣＬＫＩＮ０より求めた周波数を示す、周波数信号ＦＳに基づいて求めた入力クロックＣＬＫＩＮの周期Ｔｉｎの１／４を差し引いた差分値を求める。誤差信号生成部４０４は、求めた差分値を示す誤差信号ＥＳを生成し、遅延量制御部５０に出力する。
【００５５】
図６は、本発明の一本実施形態に係る遅延量制御部５０を説明するためのブロックダイアグラムである。同図に示すように、遅延量制御部５０は、例えば、算出部５０１と、制御信号生成部５０２とを含み構成される。
【００５６】
算出部５０１は、クロック生成部１０から供給された位相０度入力クロックＣＬＫＩＮ０と、図示しない供給源から供給された基準クロックＳＣＬＫとにより、位相０度入力クロックＣＬＫＩＮ０の周波数、実質的に入力クロックＣＬＫＩＮの周波数を示す周波数信号ＦＳを生成する。例えば、基準クロックＳＣＬＫは、１ＭＨｚ程度の既知の周波数で、入力クロックＣＬＫＩＮや、自走クロックＦＣＬＫに対して、充分に長い周期をもつため、基準クロックの１周期の間に、入力クロックＣＬＫＩＮが何回交番するかをカウントすることで、周波数を算出することができる。また、算出部５０１は、自走発振器３０から供給された自走クロックＦＣＬＫに基づき、同様に、基準クロックの１周期の間に、何回交番するかをカウントすることで、単位遅延時間ｔｄを算出し、遅延量信号ＤＳを生成する。算出部５０１は、生成した周波数信号ＦＳ及び遅延量信号ＤＳを位相選択信号生成部４０３、誤差信号生成部４０４及び制御信号生成部５０２に出力する。
【００５７】
制御信号生成部５０２は、算出部５０１から供給された周波数信号ＦＳ及び遅延量信号ＤＳ、図示しない供給源から供給された設定信号ＳＳ、位相選択信号生成部４０３から供給された位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒ、並びに、誤差信号生成部４０４から供給された誤差信号ＥＳに基づき、制御信号ＣＳを生成して遅延部２０のセレクタ２０１に出力する。
【００５８】
図７は、本発明の一本実施形態に係る制御信号生成部を説明するためのブロックダイアグラムである。同図に示すように、制御信号生成部５０２は、例えば、係数決定部５０２１と、第１加算器５０２２と、第６フリップフロップ５０２３と、第２加算器５０２４と、第７フリップフロップ５０２５と、第８フリップフロップ５０２６と、第３加算器５０２７とを含み構成される。
【００５９】
係数決定部５０２１は、図示しない供給源から供給された設定信号ＳＳ、算出部５０１から供給された周波数信号ＦＳから、１サイクルあたりの遅延量の変化量を算出する。例えば、入力クロックＣＬＫＩＮの周波数が、１０ＭＨｚ（＝周期は１００ｎｓｅｃ）であり、変調度合いが、＋/−３％（＝周期で３ｎｓｅｃ）で、変調周期が、１０ｕｓｅｃとした場合、変調周期の１/４の２．５ｕｓｅｃで、３ｎｓｅｃ変化させることとなり、１サイクルあたり、１２０ｐｓｅｃ変動させることが算出される。係数決定部５０２１は、遅延量信号ＤＳに基づき、上記で算出した、入力クロックＣＬＫＩＮの１サイクル当たり増加させる遅延量を実現する遅延素子２０２１の個数を示す係数ＣＯを決定する。係数決定部５０２１は、決定した係数ＣＯを示す信号を、第１加算器５０２２に出力する。
【００６０】
第１加算器５０２２は、係数決定部５０２１から供給された係数ＣＯを示す信号と、第６フリップフロップ５０２３から供給された信号とを加算する。第１加算器５０２２は、加算した結果を示す信号を第６フリップフロップ５０２３に出力する。この出力値は、接続する遅延素子の数の累積値となる。
【００６１】
第６フリップフロップ５０２３は、位相０度入力クロックＣＬＫＩＮ０に従って、第１加算器５０２２から供給された信号をラッチした信号を、第１加算器５０２２及び第２加算器５０２４に出力する。
【００６２】
第２加算器５０２４は、第６フリップフロップ５０２３から供給された信号と第７フリップフロップ５０２５から供給された信号とを加算する。第２加算器５０２４は、加算した結果を示す信号を第７フリップフロップ５０２５に出力する。この出力値は、累積遅延時間の累積値となり、初期状態のクロックから、現在のクロックが、どれだけ遅延しているかを示す値となる。
【００６３】
第７フリップフロップ５０２５は、位相０度入力クロックＣＬＫＩＮ０に従って、第２加算器５０２４から供給された信号をラッチした信号を、第２加算器５０２４及び第３加算器５０２７に出力する。また、第７フリップフロップ５０２５は、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒが位相選択信号生成部４０３から供給されることでリセットされることにより、累積遅延時間の累積値は、リセットされる。
【００６４】
第８フリップフロップ５０２６は、位相０度入力クロックＣＬＫＩＮ０に従って、誤差信号生成部４０４から供給された誤差信号ＥＳをラッチした信号を、第３加算器５０２７に出力する。誤差信号ＥＳは前述した通り、現在の入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴの位相差を、ＣＬＫＩＮ０の周期Ｔｉｎの１/４との差分を示す信号であり遅延素子２０２１の段数として表現される。誤差信号ＥＳは、各サイクルで異なる値として算出されるが、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒに従って、出力される。また、誤差信号ＥＳは、１サイクルあたりに増減させる遅延素子２０２１の数を示す係数ＣＯとは関係なく、遅延素子２０２１の数の調整を行うことができるため、周期Ｔｉｎの１/４が、係数ＣＯの逓倍にならない場合にも、周期Ｔｉｎの１/４になるように、遅延素子２０２１の段数を調整できる。また、第８フリップフロップ５０２６は、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒが位相選択信号生成部４０３から供給されることでリセットされる。
【００６５】
第３加算器５０２７は、第７フリップフロップ５０２５から供給された信号と第８フリップフロップ５０２６から供給された信号とを加算する。第３加算器５０２７は、加算した結果を示す信号を、制御信号ＣＳとしてセレクタ２０１に出力する。
【００６６】
制御信号ＣＳは、遅延部２０のセレクタ２０１によって有効とされる遅延素子２０２１の個数を定める信号である。制御信号ＣＳは、位相選択信号ＰＨ＿ＳＥＬの値が変更された直後、セレクタ２０１が、誤差信号ＥＳに応じた個数の遅延素子２０２１を有効とする値となる。その後、制御信号ＣＳは、位相選択信号ＰＨ＿ＳＥＬの値が再び切り替わるまで、セレクタ２０１により有効とされる遅延素子２０２１の個数が、入力クロックＣＬＫＩＮの１サイクルあたり係数ＣＯの累積遅延量分だけ増えるように変化する。なお、制御信号ＣＳは、遅延部２０のセレクタにおいて、各遅延素子のスイッチングを行う、ＥＮ［１：Ｎ］として置き換えられて出力される。
【００６７】
以上のように、クロック生成回路１では、入力クロックＣＬＫＩＮに対する出力クロックＣＬＫＯＵＴの位相が９０度を超えるたびに、入力クロックＣＬＫＩＮを９０度位相が遅れたクロックに切り換える。逆に、位相差が所定値より短くなった場合には、９０度位相が早まったクロックに切り替える。これにより、クロック生成回路１では、遅延部２０において、入力クロックＣＬＫＩＮを大きく遅延させる必要がなくなり、遅延素子２０２１の単位遅延時間ｔｄを小さくすることができる。また、クロック生成回路１では、入力クロックＣＬＫＩＮを切り換える際に、入力クロックＣＬＫＩＮに対する出力クロックＣＬＫＯＵＴの位相差が、ＣＬＫＩＮ０の周期Ｔｉｎの１/４との差分に対してどれだけ誤差を有しているかを示す誤差信号ＥＳを考慮して、動作させる遅延素子２０２１の個数を定めるので、入力クロックＣＬＫＩＮが切り替わった際に、出力クロックＣＬＫＯＵＴの変調プロファイルが崩れることを防止できる。
【００６８】
図８は、本発明の一実施形態に係るクロック生成方法を示すフローチャートである。かかるクロック作成方法は、クロック生成回路１において実行される。
【００６９】
図８に示すように、クロック生成部１０は、入力クロックＣＬＫＩＮの２倍の周波数である２倍入力クロックＣＬＫＩＮ２に基づき、４相クロック（位相０度入力クロックＣＬＫＩＮ０、位相９０度入力クロックＣＬＫＩＮ９０、位相１８０度入力クロックＣＬＫＩＮ１８０及び位相２７０度入力クロックＣＬＫＩＮ２７０）を生成する（Ｓ８０１）。また、自走発振器３０は、自ら発振して自走クロックＦＣＬＫを生成し、信号生成部４０及び遅延量制御部５０に出力する（Ｓ８０２）。なお、ステップＳ８０１とステップＳ８０２とは、並列又は並行に実行されて良い。
【００７０】
続いて、クロック生成部１０は、生成した４相クロックの中から選択したクロックを入力クロックＣＬＫＩＮとして、遅延部２０及び信号生成部４０に出力する（Ｓ８０３）。なお、クロック生成部１０は、クロック生成回路１の起動当初において、位相０度入力クロックＣＬＫＩＮ０を選択し、入力クロックＣＬＫＩＮとする。また、クロック生成部１０は、位相０度入力クロックＣＬＫＩＮ０を遅延量制御部５０に出力する（Ｓ８０４）。
【００７１】
続いて、遅延量制御部５０は、クロック生成部１０から供給された位相０度入力クロックＣＬＫＩＮ０と、図示しない供給源から供給された基準クロックＳＣＬＫに基づき、入力クロックＣＬＫＩＮの周波数を示す周波数信号ＦＳを生成すると共に、自走発振器３０から供給された自走クロックＦＣＬＫに基づき、遅延素子２０２１の単位遅延時間ｔｄを示す遅延量信号ＤＳを生成する（Ｓ８０５）。遅延量制御部５０は、生成した信号を信号生成部４０に出力する。なお、ステップＳ８０３と、ステップＳ８０４及びステップＳ８０５とは、並列又は並行に実行されて良い。
【００７２】
続いて、信号生成部４０は、クロック生成部１０から供給された入力クロックＣＬＫＩＮ、遅延部２０から供給された出力クロックＣＬＫＯＵＴ、自走発振器３０から供給された自走クロックＦＣＬＫ、並びに遅延量制御部５０から供給された周波数信号ＦＳ及び遅延量信号ＤＳに基づき、位相選択信号ＰＨ＿ＳＥＬ、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒ及び誤差信号ＥＳを生成する（Ｓ８０６）。位相選択信号ＰＨ＿ＳＥＬは、入力クロックＣＬＫＩＮに対する出力クロックＣＬＫＯＵＴの位相差が、９０度を超えるごとに値が変化する。また、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒは、位相選択信号ＰＨ＿ＳＥＬの値が変化するごとに生成される。さらに、誤差信号ＥＳは、位相選択信号ＰＨ＿ＳＥＬの値が変化する際に、入力クロックＣＬＫＩＮに対する出力クロックＣＬＫＯＵＴの位相が、基準値である９０度に対してどれだけ誤差を有しているかを示す。信号生成部４０は、生成した位相選択信号ＰＨ＿ＳＥＬをクロック生成部１０に出力すると共に、生成した位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒ及び誤差信号ＥＳを遅延量制御部５０に出力する。
【００７３】
続いて、クロック生成回路１では、クロック生成部１０が、信号生成部４０から供給された位相選択信号ＰＨ＿ＳＥＬの値が変化しているか否かを判断すると共に、遅延量制御部５０は、信号生成部４０から位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒを供給されているか否かを判断する（Ｓ８０７）。これらの判断は、同時にＹｅｓ又はＮｏとなる。すなわち、クロック生成部１０が、位相選択信号ＰＨ＿ＳＥＬの値が変化していると判断し、遅延量制御部５０が、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒを供給されていると判断する場合（Ｓ８０７でＹｅｓ）、クロック生成部１０は、入力クロックＣＬＫＩＮとして選択するクロックを変更し、遅延量制御部５０は、制御信号生成部５０２の第７フリップフロップ５０２５及び第８フリップフロップ５０２６をリセットする（Ｓ８０８）。なお、クロック生成部１０が入力クロックＣＬＫＩＮとして出力するクロックは、位相０度入力クロックＣＬＫＩＮ０、位相９０度入力クロックＣＬＫＩＮ９０、位相１８０度入力クロックＣＬＫＩＮ１８０及び位相２７０度入力クロックＣＬＫＩＮ２７０の順で変化し、以降、位相０度入力クロックＣＬＫＩＮ０に戻り、繰り返される場合と、逆に、ＣＬＫＩＮ２７０から、ＣＬＫＩＮ１８０、ＣＬＫＩＮ９０、ＣＬＫＩＮ０に戻る場合がある。クロック生成回路１では、ステップＳ８０８の処理を終了した後、ステップＳ８０３に戻り処理を続ける。一方、クロック生成回路１では、位相選択信号ＰＨ＿ＳＥＬの値が変化しておらず、位相選択リセット信号ＰＨ＿ＳＥＬ＿Ｒを供給されていない場合（Ｓ８０７でＮｏ）、ステップＳ８０９に進み処理を続ける。
【００７４】
続いて、遅延量制御部５０は、図示しない供給源から供給された設定信号ＳＳ、信号生成部４０から供給された誤差信号ＥＳ、並びに周波数信号ＦＳ及び遅延量信号ＤＳに基づき、制御信号ＣＳを生成する（Ｓ８０９）。具体的には、遅延量制御部５０は、設定信号ＳＳ、周波数信号ＦＳ及び遅延量信号ＤＳに基づき、入力クロックＣＬＫＩＮの１サイクルあたりに増加させる遅延素子２０２１の個数を示す係数ＣＯを求め、該係数ＣＯを入力クロックＣＬＫＩＮの１サイクルごとに積算した値の累積値と、誤差信号ＥＳの値とを足し合わせることで制御信号ＣＳを生成する。遅延量制御部５０は、生成した制御信号ＣＳを遅延部２０に出力する。
【００７５】
続いて、遅延部２０は、遅延量制御部５０から供給された制御信号ＣＳにより指示された個数の遅延素子２０２１をイネーブル信号ＥＮ［１：Ｎ］により動作させ、入力クロックＣＬＫＩＮを遅延させた出力クロックＣＬＫＯＵＴを生成する（Ｓ８１０）。遅延部２０は、生成した出力クロックＣＬＫＯＵＴを図示しない所定の外部装置及び信号生成部４０に出力する。クロック生成回路１では、ステップＳ８１１の処理終了後、ステップＳ８０６に戻り処理を続ける。
【００７６】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【００７７】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【００７８】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【００７９】
また、クロック生成回路１は、クロック生成部１０において、位相９０度入力クロックＣＬＫＩＮ９０、位相１８０度入力クロックＣＬＫＩＮ１８０及び位相２７０度入力クロックＣＬＫＩＮ２７０を入力クロックＣＬＫＩＮとして選択しない場合に、それらのクロックを生成するための第２フリップフロップ１０３、第４フリップフロップ１０７及び第５フリップフロップ１０８を停止させてもよい。このようにすることで、クロック生成回路１は、消費電力の削減を図ることができる。
【産業上の利用可能性】
【００８０】
本発明は、電子デバイスの分野に広く利用することができる。
【符号の説明】
【００８１】
１…クロック生成回路
１０…クロック生成部
１０１…第１分周回路
１０２…第１フリップフロップ
１０３…第２フリップフロップ
１０４…インバータ
１０５…第３フリップフロップ
１０６…第２分周回路
１０７…第４フリップフロップ
１０８…第５フリップフロップ
１０９…セレクタ
２０…遅延部
２０１…セレクタ
２０２…遅延ライン
２０２１…遅延素子
３０…自走発振器
３０１…遅延素子
４０…信号生成部
４０１…ＡＮＤ回路
４０２…パルス計数器
４０３…位相選択信号生成部
４０４…誤差信号生成部
５０…遅延量制御部
５０１…算出部
５０２…制御信号生成部
５０２１…係数決定部
５０２２…第１加算器
５０２３…第６フリップフロップ
５０２４…第２加算器
５０２５…第７フリップフロップ
５０２６…第８フリップフロップ
５０２７…第３加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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