(57)【要約】【課題】安定した動作が可能な抵抗変化素子及び記憶装置を提供する。【解決手段】実施形態によれば、抵抗変化素子は、第１導電層、第２導電層、第１層及び第２層を含む。前記第１導電層は、銀、銅、アルミニウム、ニッケル及びチタンからなる群から選択された少なくとも１つを含む第１元素を含む。前記第２導電層は、白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも１つを含む。前記第１層は、前記第１導電層と前記第２導電層との間に設けられ前記第１導電層と接し、絶縁性の第１材料を含む。前記第２層は、前記第１層と前記第２導電層との間に設けられる。前記第２層は、銀、銅、アルミニウム、ニッケル及びチタンからなる群から選択された少なくとも１つを含む第２元素と、前記第１材料とは異なる第２材料と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
銀、銅、アルミニウム、ニッケル及びチタンからなる群から選択された少なくとも１つを含む第１元素を含む第１導電層と、
白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも１つを含む第２導電層と、
前記第１導電層と前記第２導電層との間に設けられ前記第１導電層と接し、絶縁性の第１材料を含む第１層と、
前記第１層と前記第２導電層との間に設けられ、銀、銅、アルミニウム、ニッケル及びチタンからなる群から選択された少なくとも１つを含む第２元素と、前記第１材料とは異なる第２材料と、を含む第２層と、
を備えた抵抗変化素子。
【請求項２】
前記第１材料の電子親和力は、前記第２材料の電子親和力よりも小さい、請求項１記載の抵抗変化素子。
【請求項３】
前記第１材料は、Ｓｉ、Ｍｇ、Ｃａ、Ｈｆ、Ｚｒ、Ｓｃ、Ｇａ、Ａｌ、Ｙ、Ｌａ及びＣｅからなる群から選択された少なくとも１つを含む酸化物を含み、
前記第２材料は、Ｔａ、Ｎｂ、Ｍｏ、Ｖ、Ｃｕ、Ｆｅ、Ｍｎ、Ｇｅ、Ｚｎ、Ｇｄ及びＷからなる群から選択された少なくとも１つを含む酸化物を含む、請求項１または２に記載の抵抗変化素子。
【請求項４】
前記第１材料は、Ｓｉ、Ｍｇ、Ｃａ、Ａｌ、Ｙ、Ｌａ及びＣｅからなる群から選択された少なくとも１つを含む酸化物を含み、
前記第２材料は、Ｈｆ、Ｚｒ、Ｓｃ及びＧａからなる群から選択された少なくとも１つを含む酸化物を含む、請求項１または２に記載の抵抗変化素子。
【請求項５】
前記第１材料は、Ｓｉ、Ｍｇ及びＣａからなる群から選択された少なくとも１つを含む酸化物を含み、
前記第２材料は、Ａｌ、Ｙ、Ｌａ及びＣｅからなる群から選択された少なくとも１つを含む酸化物を含む、請求項１または２に記載の抵抗変化素子。
【請求項６】
前記第１材料は、Ｓｉ、Ｍｇ、Ｃａ、Ｈｆ、Ｚｒ、Ｓｃ、Ｇａ、Ａｌ、Ｙ、Ｌａ及びＣｅからなる群から選択された少なくとも１つを含む酸化物を含み、
前記第２材料は、カルコゲナイド化合物を含む、請求項１または２に記載の抵抗変化素子。
【請求項７】
前記第１材料の比誘電率は、前記第２材料の比誘電率よりも高い、請求項１または２に記載の抵抗変化素子。
【請求項８】
前記第２層は、第１領域と、前記第１領域と前記第２導電層との間に設けられた第２領域と、を含み、
前記第１領域に含まれる前記第２元素の濃度は、前記第２領域に含まれる前記第２元素の濃度よりも低い、請求項１〜７のいずれか１つに記載の抵抗変化素子。
【請求項９】
前記第２層における前記第２元素の濃度は、１×１０２０ｓｔｏｍｓ／ｃｍ３以上である、請求項１〜７のいずれか１つに記載の抵抗変化素子。
【請求項１０】
前記第１層は、前記第２元素を含まない、または、
前記第１層が前記第２元素を含み、前記第２層における前記第２元素の濃度は、前記第１層における前記第２元素の濃度よりも高い、請求項１〜７のいずれか１つに記載の抵抗変化素子。
【請求項１１】
請求項１〜１０のいずれか１つに記載の抵抗変化素子と、
前記第１導電層と電気的に接続された第１配線と、
前記第２導電層と電気的に接続された第２配線と、
前記第１配線及び前記第２配線と電気的に接続された制御部と、
をさらに備え、
前記制御部は、
前記第２配線の電位を基準にしたときに正の第１電圧を前記第１配線に印加する第１動作と、
前記第２配線の電位を基準にしたときに負の第２電圧を前記第１配線に印加する第２動作と、
前記第２配線の電位を基準にしたときに正で前記第１電圧よりも小さい第３電圧を前記第１配線に印加する第３動作と、
を実施し、
前記第１動作の後に実施される前記第３動作において前記第１配線及び前記第２配線を介して、前記第１導電層、前記第２導電層、前記第１層及び前記第２層を含む積層体に流れる第１電流の絶対値は、前記第２動作の後に実施される前記第３動作において前記積層体に流れる第２電流の絶対値よりも大きく、
前記第２配線の電位を基準にしたときに正の第４電圧が前記第１配線に印加されたときに前記第１配線及び前記第２配線を介して前記積層体に流れる第４電流の絶対値は、前記第２配線の電位を基準にしたときに負の第５電圧が前記第１配線に印加されたときに前記第１配線及び前記第２配線を介して前記積層体に流れる第５電流の絶対値よりも大きく、前記第４電圧は、前記第３電圧の１／３であり、前記第５電圧の絶対値は、前記第３電圧の１／３である、記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化素子及び記憶装置に関する。
【背景技術】
【０００２】
抵抗変化素子を用いた記憶装置が提案されている。抵抗変化素子において、安定した動作が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１２５９０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、安定した動作が可能な抵抗変化素子及び記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、抵抗変化素子は、第１導電層、第２導電層、第１層及び第２層を含む。前記第１導電層は、銀、銅、アルミニウム、ニッケル及びチタンからなる群から選択された少なくとも１つを含む第１元素を含む。前記第２導電層は、白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも１つを含む。前記第１層は、前記第１導電層と前記第２導電層との間に設けられ前記第１導電層と接し、絶縁性の第１材料を含む。前記第２層は、前記第１層と前記第２導電層との間に設けられる。前記第２層は、銀、銅、アルミニウム、ニッケル及びチタンからなる群から選択された少なくとも１つを含む第２元素と、前記第１材料とは異なる第２材料と、を含む。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る抵抗変化素子を例示する模式的断面図である。
【図２】図２は、第１実施形態に係る抵抗変化素子の特性を例示するグラフ図である。
【図３】図３（ａ）及び図３（ｂ）は、抵抗変化素子の特性を例示するグラフ図である。
【図４】図４（ａ）〜図４（ｄ）は、第１実施形態に係る抵抗変化素子の特性を例示する模式図である。
【図５】図５（ａ）〜図５（ｆ）は、第１実施形態に係る抵抗変化素子の特性を例示する模式図である。
【図６】図６（ａ）及び図６（ｂ）は、第１実施形態に係る記憶装置を例示する模式的斜視図である。
【図７】図７（ａ）〜図７（ｃ）は、第１実施形態に係る記憶装置を例示する模式図である。
【図８】図８は、第１実施形態に係る記憶装置の特性を例示する模式図である。
【図９】図９は、第２実施形態に係る抵抗変化素子を例示する模式的断面図である。
【図１０】図１０（ａ）〜図１０（ｃ）は、第２実施形態に係る抵抗変化素子の特性を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）  
図１は、第１実施形態に係る抵抗変化素子を例示する模式的断面図である。  
図１に示すように、実施形態に係る抵抗変化素子１１０は、第１導電層１１、第２導電層１２、第１層２１及び第２層２２を含む。
【０００９】
第１導電層１１は、第１元素を含む。第１元素は、銀、銅、アルミニウム、ニッケル及びチタンからなる群から選択された少なくとも１つを含む。第１導電層１１は、例えば、銀である。
【００１０】
第２導電層１２は、白金、金、イリジウム、タングステン、パラジウム、ロジウム、窒化チタン及びシリコンからなる群から選択された少なくとも１つを含む。第２導電層１２は、例えば、不純物を含むＳｉを含む。この場合、第２導電層１２は、例えば、高濃度にリン（Ｐ）がドープされたＳｉを含む。第２導電層１２の抵抗率は、例えば、０．００５Ωｃｍ以下である。
【００１１】
例えば、第１導電層１１の仕事関数は、第２導電層１２の仕事関数よりも小さい。上記の材料を用いることにより、このような仕事関数の関係が得られる。
【００１２】
第２導電層１２から第１導電層１１に向かう方向をＺ軸方向とする。Ｚ軸方向は、積層方向に対応する。
【００１３】
第１層２１は、第１導電層１１と第２導電層１２との間に設けられる。第１層２１は、第１導電層１１と接する。第１層２１は、第１材料を含む。第１材料は、絶縁性である。第１層２１は、例えば、酸化アルミニウムである。
【００１４】
第２層２２は、第１層２１と第２導電層１２との間に設けられる。第２層２２は、第２元素２２ａと、第２材料２２ｂと、を含む。第２元素２２ａは、銀、銅、アルミニウム、ニッケル及びチタンからなる群から選択された少なくとも１つを含む。第２材料２２ｂは、上記の第１材料（第１層２１の材料）とは異なる。例えば、第２元素２２ａは、銀である。例えば、第２材料は、酸化ハフニウムである。第２層２２において、酸化ハフニウムに銀がドープされている。第２層２２における銀の濃度は、例えば、１×１０２０ａｔｏｍｓ／ｃｍ３以上である。第２層２２は、例えば、第１層２１と第２導電層１２と接する。
【００１５】
第１層２１の厚さ（Ｚ軸方向に沿う長さ）は、例えば、０．２ナノメートル（ｎｍ）以上１．５ｎｍ以下である。第１層２１は、例えば、トンネル絶縁膜として機能する。第１層２１の厚さは、第２層２２の厚さよりも薄い。第２層２２の厚さは、１．５ｎｍを超え１０ナノメートル以下である。第２層２２は、抵抗が変化する機能部分として機能する。
【００１６】
第１導電層１１、第２導電層１２、第１層２１及び第２層２２は、積層体２５に含まれる。積層体２５は、１つのメモリセルとして機能する。
【００１７】
積層体２５の電気抵抗は、互いに異なる複数の状態を有する。複数の状態の１つは、高抵抗状態ＳＴＨである。複数の状態の別の１つは、低抵抗状態ＳＴＬである。低抵抗状態ＳＴＬにおける積層体２５の電気抵抗は、高抵抗状態ＳＴＨの電気抵抗よりも低い。
【００１８】
図２は、第１実施形態に係る抵抗変化素子の特性を例示するグラフ図である。  
図２は、上記の抵抗変化素子１１０の特性を例示している。この例では、第１導電層１１は、銀層である。第２導電層１２は、リン（Ｐ）を含むＳｉである。第１層２１（第１材料）は、酸化アルミニウムである。第２層２２は、銀がドープされた酸化ハフニウムである。
【００１９】
第１導電層１１と第２導電層１２との間に印加電圧Ｖａｐが印加された時に、積層体２５に流れる電流Ｉｃが測定される。図２は、印加電圧Ｖａｐと電流Ｉｃとの関係を示している。印加電圧Ｖａｐは、第２導電層１２の電位を基準にした第１導電層１１の電位である。印加電圧Ｖａｐが正のときは、第２導電層１２の電位よりも第１導電層１１の電位が高い。印加電圧Ｖａｐが負のときは、第２導電層１２の電位よりも第１導電層１１の電位が低い。電流Ｉｃは、対数で表示されている。
【００２０】
図２に示すように、印加電圧Ｖａｐが正のときに、印加電圧Ｖａｐの絶対値を増大すると、電流Ｉｃが大きくなり、低抵抗状態ＳＴＬが得られる。この低抵抗状態ＳＴＬから、印加電圧Ｖａｐの絶対値を減少すると、電流Ｉｃが小さくなる。さらに、印加電圧Ｖａｐを負にし、そして、負の印加電圧Ｖａｐの絶対値を増大したときも、電流Ｉｃは小さい。
【００２１】
正の印加電圧Ｖａｐの増大と減少とにおいて、電流Ｉｃの特性は、ヒステリシスを示し、複数の状態（高抵抗状態ＳＴＨ及び低抵抗状態ＳＴＬ）が得られる。これらの複数の状態が、情報の記憶として用いられる。
【００２２】
図２に示すように、低抵抗状態ＳＴＬにおいて、印加電圧Ｖａｐが正のときと、印加電圧Ｖａｐが負のときと、の間で、電流Ｉｃの特性は、大きな非対称性を示す。この非対称性は、実施形態に係る積層体２５における特殊な構造に基づいている。この非対称性により、後述するように、積層体２５（メモリセル）に意図しない電圧が印加されたときのディスターブの影響を受け難くできる。
【００２３】
図３（ａ）及び図３（ｂ）は、抵抗変化素子の特性を例示するグラフ図である。  
これらの図には、実施形態に係る抵抗変化素子１１０、及び、参考例の抵抗変化素子１１９における特性が例示されている。参考例の抵抗変化素子１１９においては、第１電極と第２電極との間に、抵抗変化層として酸化チタン層が設けられている。抵抗変化素子１１９は、一般に知られている酸化物系の抵抗変化素子である。図３（ａ）は、実施形態に係る抵抗変化素子１１０の特性の１つの例を示している。図３（ｂ）は、実施形態に係る抵抗変化素子１１０の特性の別の１つの例を示している。
【００２４】
図３（ａ）及び第３（ｂ）に示すように、参考例の抵抗変化素子１１９においては、印加電圧Ｖａｐの極性が正のときは、抵抗変化素子１１０（実線）の特性と同等の特性を示し、負のときは、破線で表された特性を示し、電流Ｉｃの特性は、ほぼ対称である。
【００２５】
これに対して、図３（ａ）の実線で示すように、抵抗変化素子１１０の１つの例において、印加電圧Ｖａｐが負のときの電流Ｉｃは、正のときの電流Ｉｃに比べて、非常に小さい。すなわち、この抵抗変化素子１１０は、負側バイアス方向の整流性を有する。
【００２６】
例えば、正のセット電圧Ｖｓを積層体２５に印加すると、積層体２５は、低抵抗状態ＳＴＬ（セット状態、または、オン状態）に移行する。そして、負のリセット電圧Ｖｒｓを積層体２５に印加すると、積層体２５は、高抵抗状態ＳＴＨに移行する。セット電圧Ｖｓが印加されたときに流れる電流Ｉｃが、セット電流Ｉｓである。リセット電圧Ｖｒｓが印加されたときに流れる電流Ｉｃが、リセット電流Ｉｒｓである。電流Ｉｃの大きさが所定の値（セット電流Ｉｓ）以上になる印加電圧Ｖａｐが、セット電圧Ｖｓに対応する。電流Ｉｃの大きさが所定の値（リセット電流Ｉｒｓ）以下になる印加電圧Ｖａｐが、リセット電圧Ｖｒｓに対応する。
【００２７】
後述するように、複数のメモリセル（積層体２５）が設けられたときに、非選択セルまたは半選択セルにおいて、負の電圧（中間電圧）が印加される。この負の中間電圧の絶対値は、負のリセット電圧Ｖｒｓの絶対値よりも小さい。この負の中間電圧がメモリセルに印加されたときに流れる電流Ｉｃが大きいと、積層体２５は、高抵抗状態ＳＴＨに移行してしまう。すなわち、リセットディスターブが生じる。
【００２８】
図２の特性において、印加電圧Ｖａｐが負のときの電流Ｉｃが小さいと、このリセットディスターブが抑制される。上記のように、参考例の抵抗変化素子１１９においては、電流Ｉｃの正負の特性の対称性が高く、印加電圧Ｖａｐが負のときの電流Ｉｃが大きい。このため、このリセットディスターブの影響が大きい。安定した動作が困難である。
【００２９】
これに対して、図２に示すように、実施形態に係る抵抗変化素子１１０においては、電流Ｉｃの正負の特性が非対称であり、印加電圧Ｖａｐが負のときの電流Ｉｃが非常に小さい。このため、このリセットディスターブの影響が抑制できる。安定した動作が得られる。
【００３０】
図３（ｂ）に示すように、抵抗変化素子１１０の別の１つの例においても、印加電圧Ｖａｐが負のときに、電流Ｉｃが非常に小さい。さらに、電流Ｉｃが所定の大きさ以下になる印加電圧Ｖａｐ（リセット電圧Ｖｒｓ）が、非常に低い（負で絶対値が大きい）。リセット電圧Ｖｒｓの絶対値は、セット電圧Ｖｓの絶対値よりも大きい。この場合、リセットディスターブの影響がさらに抑制できる。さらに安定した動作が得られる。
【００３１】
このように、実施形態に係る抵抗変化素子１１０においては、電圧−電流特性が、正負の極性において、非対称である。以下、このような特性が得られる抵抗変化素子１１０における動作の例について説明する。
【００３２】
図４（ａ）〜図４（ｄ）は、第１実施形態に係る抵抗変化素子の特性を例示する模式図である。  
図４（ａ）は、抵抗変化素子１１０（積層体２５）におけるオフ状態（高抵抗状態ＳＴＨ）に対応する。図４（ｂ）は、この状態の積層体２５に印加電圧Ｖａｐが印加されたときの状態に対応する。この例では、印加電圧Ｖａｐは正である。図４（ｃ）は、この正の印加電圧Ｖａｐが印加され続けたときの状態に対応する。図４（ｄ）は、図４（ｃ）に示す状態の後に印加電圧Ｖａｐを取り除いた状態に対応する。
【００３３】
図４（ｂ）に示すように、正の印加電圧Ｖａｐが積層体２５に印加されると、第２元素２２ａ（例えば銀）により、フィラメント２２ｃが形成される。このフィラメント２２ｃは、第２層２２のうちの第２導電層１２の側の部分に形成される。
【００３４】
図４（ｃ）に示すように、フィラメント２２ｃは、第２導電層１２から第１導電層１１の側に向かって延びる。フィラメント２２ｃの一部（第２元素２２ａ）が、第１層２１中に侵入する場合もある。このとき、フィラメント２２ｃが第１導電層１１に到達する前に、第１層２１におけるトンネル電流が支配的となる。
【００３５】
このため、図４（ｄ）に示すように、フィラメント２２ｃの成長が止まる。この状態において、第１層２１をトンネル電流が流れることが可能である。この状態が、オン状態（低抵抗状態ＳＴＬ）に対応する。
【００３６】
図５（ａ）〜図５（ｆ）は、第１実施形態に係る抵抗変化素子の特性を例示する模式図である。  
図５（ａ）〜図５（ｃ）は、オフ状態（高抵抗状態ＳＴＨ）に対応する。図５（ｄ）〜図５（ｆ）は、オン状態（低抵抗状態ＳＴＬ）に対応する。図５（ａ）及び図５（ｄ）は、印加電圧Ｖａｐが負のときに対応する。図５（ｂ）及び図５（ｅ）は、印加電圧Ｖａｐが０のときに対応する。図５（ｃ）及び図５（ｆ）は、印加電圧Ｖａｐが正のときに対応する。これらの図には、真空準位ＶＬ、伝導帯ＣＢの準位、価電子帯ＶＢの準位、及び、フェルミ準位ＥＦが示されている。
【００３７】
図５（ａ）などに示すように、例えば、第１層２１（第１材料）の電子親和力ＥＡは、第２層２２（第２材料２２ｂ）の電子親和力ＥＡよりも小さい。
【００３８】
低抵抗状態ＳＴＬにおいて第１層２１は、電子電流のトンネル障壁として機能する。一方、第２層２２にはフィラメント２２ｃが形成されて、フェルミ準位ＥＦが形成される。電子は、第１層２１中をトンネル伝導により流れる。第１層２１の障壁厚さは、正電圧を印加した場合に比べて、負電圧を印加した場合に大きくなる。
【００３９】
例えば、第１層２１中にフィラメント２２ｃが形成された低抵抗状態ＳＴＬにおいて、第１層２１に正電圧を印加した場合に比べて、負電圧を印加した場合においては、抵抗が高くなる。これにより、電流―電圧特性がゼロ電圧を境に非対称な形状が得られると考えられる。
【００４０】
図５（ａ）〜図５（ｆ）に示すように、第１導電層１１の仕事関数は、第２導電層１２の仕事関数よりも小さい。このような材料の組み合わせにより、例えば、上記のような障壁の組み合わせが得られ、正負の電圧に対する非対称性を利用した動作が得られる。
【００４１】
実施形態において、第１層２１（第１材料）の比誘電率は、第２層２２の第２材料２２ｂの比誘電率よりも高いことが好ましい。これにより、フィラメント２２Ｃが安定して第２導電層１２側の部分に形成される。
【００４２】
１つの例において、第１材料は、Ｓｉ、Ｍｇ、Ｃａ、Ｈｆ、Ｚｒ、Ｓｃ、Ｇａ、Ａｌ、Ｙ、Ｌａ及びＣｅからなる群から選択された少なくとも１つを含む酸化物を含む。このとき、第２材料２２ｂは、Ｔａ、Ｎｂ、Ｍｏ、Ｖ、Ｃｕ、Ｆｅ、Ｍｎ、Ｇｅ、Ｚｎ、Ｇｄ及びＷからなる群から選択された少なくとも１つを含む酸化物を含む。
【００４３】
１つの例において、第１材料は、Ｓｉ、Ｍｇ、Ｃａ、Ａｌ、Ｙ、Ｌａ及びＣｅからなる群から選択された少なくとも１つを含む酸化物を含む。このとき、第２材料２２ｂは、Ｈｆ、Ｚｒ、Ｓｃ及びＧａを含む。
【００４４】
１つの例において、第１材料は、Ｓｉ、Ｍｇ及びＣａからなる群から選択された少なくとも１つを含む酸化物を含む。このとき、第２材料２２ｂは、Ａｌ、Ｙ、Ｌａ及びＣｅからなる群から選択された少なくとも１つを含む酸化物を含む。
【００４５】
１つの例において、第１材料は、Ｓｉ、Ｍｇ、Ｃａ、Ｈｆ、Ｚｒ、Ｓｃ、Ｇａ、Ａｌ、Ｙ、Ｌａ及びＣｅからなる群から選択された少なくとも１つを含む酸化物を含む。このとき、第２材料２２ｂは、カルコゲナイド化合物を含む。
【００４６】
１つの例において、第１材料は、アルミニウム酸化物を含む。このとき、第２材料２２ｂは、ハフニウム酸化物を含む。
【００４７】
１つの例において、第１層２１（第１材料）は、例えば、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＭｇＯ、ＣａＯ、Ｙ２Ｏ３、Ｌａ２Ｏ３及びＣｅＯ２からなる群から選択された少なくとも１つを含む。第１層２１（第１材料）は、例えば、Ａｌ２Ｏ３を含む。第１層２１は、例えば、ＰＶＤ法によって形成できる。
【００４８】
１つの例において、第２層２２の第２材料２２ｂは、Ｈｆ、Ｚｒ、Ｓｃ、Ｇａ、Ａｌ、Ｔａ、Ｎｂ、Ｍｏ、Ｖ、Ｃｕ、Ｇｅ、Ｃｅ、Ｌａ、Ｇｄ、Ｙ及びＷからなる群から選択された少なくとも１つの元素を含む酸化物を含む。第２層２２の第２材料は、例えば、ＨｆＯ２を含む。このとき、第２元素２２ａは、例えば、銀である。
【００４９】
第２層２２における第２元素２２ａの濃度は、例えば、１．１×１０２０ａｔｏｍｓ／ｃｍ３以上２×１０２２ａｔｏｍｓ／ｃｍ３以下である。濃度がこの範囲の値であるときに、例えば、安定して、第２導電層１２の側からフィラメント２２ｃが形成される。濃度が、１．１×１０２０ａｔｏｍｓ／ｃｍ３未満の場合、例えば、第２導電層１２側の領域において、第２元素２２ａ（Ａｇ）の濃度が高くなり難い。このとき、例えば、第１導電層１１からイオン化して第１層２１に進入した第１元素（Ａｇ）のイオンが還元されて、第１導電層１１側からフィラメントが形成されてしまう場合がある。これにより、所望の整流性が得にくくなる場合がある。一方、濃度が、２×１０２２ａｔｏｍｓ／ｃｍ３を超えると、高抵抗状態ＳＴＨにおいてセット電圧Ｖｓよりも小さい正電圧を印加したときのリーク電流が大きくなる。このため、安定したスイッチング動作が得られない。
【００５０】
実施形態において、例えば、第１層２１は、第２元素２２ａを実質的に含まない。または、第１層２１が第２元素２２ａを含む場合、第２層２２における第２元素２２ａの濃度は、第１層２１における第２元素２２ａの濃度よりも高い。
【００５１】
第１層２１は、例えば、ＰＶＤ（physical vapor deposition）法により形成できる。第２層２２は、例えば、ＰＶＤ法により形成できる。第１導電層１１及び第２導電層１２は、例えば、ＣＶＤ（chemical vapor deposition）法などにより形成できる。
【００５２】
以下、抵抗変化素子１１０（積層体２５）を用いた記憶装置の例について説明する。  
図６（ａ）及び図６（ｂ）は、第１実施形態に係る記憶装置を例示する模式的斜視図である。  
図６（ａ）に示すように、記憶装置２１０は、抵抗変化素子１１０（積層体２５）と第１配線５１及び第２配線５２を含む。
【００５３】
第１配線５１は、第１導電層１１と電気的に接続される。第２配線５２は、第２導電層１２と電気的に接続される。第１配線５１は、例えば、Ｙ軸方向に延びる。第２配線５２は、例えば、Ｘ軸方向に延びる。Ｙ軸方向は、Ｚ軸方向に対して垂直である。Ｘ軸方向は、Ｚ軸方向及びＹ軸方向に対して垂直である。
【００５４】
第１配線５１の一部と、第２配線５２の一部とが、Ｚ軸方向で重なる領域に、積層体２５が設けられる。
【００５５】
図６（ｂ）に示すように、複数の第１配線５１（例えばビット線ＢＬ）及び複数の第２配線５２（例えばワード線ＷＬ）が設けられても良い。これらの複数の第１配線５１及び複数の第２配線５２のそれぞれの交差部に１つの積層体２５（抵抗変化素子１１０）が設けられる。
【００５６】
この例では、基板１０ｓの上にこれらの配線及び抵抗変化素子１１０（積層体２５）が設けられている。基板１０ｓの上面（例えば、主面）は、Ｘ−Ｙ平面に沿う。実施形態において、基板１０ｓの主面の方向は、任意である。例えば、Ｚ軸方向は、基板１０ｓの主面に沿っても良い。
【００５７】
複数の積層体２５（抵抗変化素子１１０）が、複数のメモリセルに対応する。複数のメモリセルに情報が記憶される。
【００５８】
図７（ａ）〜図７（ｃ）は、第１実施形態に係る記憶装置を例示する模式図である。  
図７（ａ）は、模式的回路図である。図７（ｂ）は、記憶装置における電圧の１つの例を示している。図７（ｃ）は、記憶装置における電圧の別の１つの例を示している。
【００５９】
図７（ａ）に示すように、複数のビット線ＢＬは、例えば、非選択ビット線ＢＬ１（ＮＳ）、選択ビット線ＢＬ２（Ｓ）及び非選択ビット線ＢＬ３（ＮＳ）を含む。これらのビット線ＢＬは、第１配線５１に対応する。複数のワード線ＷＬは、例えば、非選択ワード線ＷＬ１（ＮＳ）、選択ワード線ＷＬ２（Ｓ）及び非選択ワード線ＷＬ３（ＮＳ）を含む。これらのワード線ＷＬは、第２配線５２に対応する。
【００６０】
複数のビット線ＢＬが、第１回路７１に接続される。複数のワード線ＷＬが、第２回路７２に接続される。第１回路７１及び第２回路７２は、制御部７０に含まれる。制御部７０（第１回路７１及び第２回路７２）により、複数のビット線ＢＬの電位及び複数のワード線ＷＬの電位が制御される。このように、記憶装置２１０は、制御部７０をさらに含んでも良い。
【００６１】
選択ビット線ＢＬ２（Ｓ）と、選択ワード線ＷＬ２（Ｓ）と、の交差部に位置する積層体２５が、選択セルＣＳに対応する。選択ビット線ＢＬ２（Ｓ）と非選択ワード線ＷＬ１（ＮＳ）との交差部、及び、選択ビット線ＢＬ２（Ｓ）と非選択ワード線ＷＬ３（ＮＳ）との交差部に位置する積層体２５が、半選択セルＣＨ１に対応する。非選択ビット線ＢＬ１（ＮＳ）と選択ワード線ＷＬ２（Ｓ）との交差部、及び、非選択ビット線ＢＬ３（ＮＳ）と選択ワード線ＷＬ２（Ｓ）との交差部に位置する積層体２５が、半選択セルＣＨ２に対応する。非選択ビット線と非選択ワード線との交差部に位置する積層体が、非選択セルＣＮに対応する。
【００６２】
図７（ｂ）は、リード動作（Ｒｅａｄ）、セット動作（Ｓｅｔ）及びリセット動作（Ｒｅｓｅｔ）において、それぞれのセルに印加される印加電圧Ｖａｐ（ボルト：Ｖ）の１つの例を示している。図７（ａ）の例においては、セット動作において、選択セルＣＳに、セット電圧Ｖｓが印加される。このとき、半選択セルＣＨ１及びＣＨ２に、「Ｖｓ／２」の電圧が印加される。このとき、非選択セルＣＮの印加電圧Ｖａｐは、０Ｖである。一方、リセット動作において、選択セルＣＳに、リセット電圧Ｖｒｓが印加される。このとき、半選択セルＣＨ１及びＣＨ２に、「−Ｖｒｓ」の電圧が印加される。このとき、非選択セルＣＮの印加電圧Ｖａｐは、０Ｖである。半選択セルに印加される負の電圧が、リセットディスターブに対応する。この例は、「Ｖ／２方式」に対応する。「Ｖ／２方式」においては、半選択セルに印加される負の電圧の絶対値は、リセット電圧Ｖｒｓの絶対値の１／２である。
【００６３】
図７（ｃ）は、リード動作（Ｒｅａｄ）、セット動作（Ｓｅｔ）及びリセット動作（Ｒｅｓｅｔ）において、それぞれのセルに印加される印加電圧Ｖａｐ（ボルト：Ｖ）の別の１つの例を示している。図７（ｂ）の例においては、セット動作において、選択セルＣＳに、セット電圧Ｖｓが印加される。このとき、半選択セルＣＨ１及びＣＨ２に、「Ｖｓ／３」の電圧が印加される。このとき、非選択セルＣＮの印加電圧Ｖａｐは、０Ｖである。一方、リセット動作において、選択セルＣＳに、リセット電圧Ｖｒｓが印加される。このとき、半選択セルＣＨ１及びＣＨ２に、「Ｖｒｓ／３」の電圧が印加される。このとき、非選択セルＣＮの印加電圧Ｖａｐは、０Ｖである。半選択セルに印加される負の電圧が、リセットディスターブに対応する。この例は、「Ｖ／３方式」に対応する。「Ｖ／３方式」においては、この例では、半選択セルに印加される負の電圧の絶対値は、リセット電圧Ｖｒｓの絶対値の１／３である。
【００６４】
図７（ｂ）の例は、例えば、２値の記憶装置の例に対応する。図７（ｃ）の例は、例えば、２値よりも大きい多値の記憶装置の例に対応する。
【００６５】
図７（ｂ）に例示したような電圧設定においても、安定した特性（低抵抗状態ＳＴＬと高抵抗状態ＳＴＨとの間における特性の安定した差）が得られることが望まれる。
【００６６】
実施形態によれば、図７（ｃ）に例示した「Ｖ／３方式」においても安定した特性が得られる。
【００６７】
以下、実施形態に係る特性の例、及び、電圧の設定の例について説明する。  
図８は、第１実施形態に係る記憶装置の特性を例示する模式図である。  
図８の横軸は、印加電圧Ｖａｐである。縦軸は、電流Ｉｃ（対数表示）である。  
印加電圧Ｖａｐは、第１導電層１１と第２導電層１２との間の電位差に対応する。第１導電層１１は、第１配線５１と電気的に接続されている。第２導電層１２は、第２配線５２と電気的に接続されている。実用的には、印加電圧Ｖａｐは、第１配線５１と第２配線５２との間の電位差としても良い。
【００６８】
印加電圧Ｖａｐは、制御部７０により供給される。制御部７０は、第１配線５１（例えばビット線ＢＬ）及び第２配線５２（例えばワード線ＷＬ）と電気的に接続されている。
【００６９】
制御部７０は、第１動作（セット動作）。第２動作（リセット動作）及び第３動作（リード動作）を実施可能である。
【００７０】
図８に示すように、第１動作（セット動作）においては、制御部７０は、第１電圧Ｖ１（セット電圧Ｖｓ）を第１配線５１（第１導電層１１）に印加する。第１電圧Ｖ１は、第２配線５２（第２導電層１２）の電位を基準にしたときに正の電圧である。
【００７１】
第２動作（リセット動作）においては、制御部７０は、第２電圧Ｖ２（リセット電圧Ｖｒｓ）を第１配線５１（第１導電層１１）に印加する。第２電圧Ｖ２は、第２配線５２（第２導電層１２）の電位を基準にしたときに負の電圧である。
【００７２】
第３動作（リード動作）において、制御部７０は、第３電圧Ｖ３（リード電圧Ｖｒｄ）を第１配線５１（第１導電層１１）に印加する。第３電圧Ｖ３は、第２配線５２（第２導電層１２）の電位を基準にしたときに正の電圧である。第３電圧Ｖ３は、第１電圧Ｖ１よりも小さい。
【００７３】
低抵抗状態ＳＴＬにおいて、第３電圧Ｖ３（リード電圧Ｖｒｄ）のときの電流Ｉｃが、第１電流Ｉ１に対応する。高抵抗状態ＳＴＨにおいて、第３電圧Ｖ３（リード電圧Ｖｒｄ）のときの電流Ｉｃが、第２電流Ｉ２に対応する。このように、第１動作（セット動作）の後に実施される第３動作（リード動作）において、第１配線５１及び第２配線５２を介して、積層体２５に流れる電流Ｉｃ（第１電流Ｉ１）の絶対値は、第２動作（リセット動作）の後に実施される第３動作（リード動作）において積層体２５に流れる電流Ｉｃ（第２電流Ｉ２）の絶対値よりも大きい。このように、同じリード電圧Ｖｒｄを印加したときに流れる電流Ｉｃが、低抵抗状態ＳＴＬと高抵抗状態ＳＴＨとの間で異なる。
【００７４】
第３電圧Ｖ３（リード電圧Ｖｒｄ）の１／３の電圧（正の電圧）を第４電圧Ｖ４（Ｖｒｄ／３）とする。低抵抗状態ＳＴＬにおいて、第４電圧Ｖ４（Ｖｒｄ／３）のときの電流Ｉｃが、第４電流Ｉ４に対応する。一方、第５電圧Ｖ５（−Ｖｒｄ／３）は、負の電圧であり、第５電圧Ｖ５の絶対値は、リード電圧Ｖｒｄの１／３である。低抵抗状態ＳＴＬにおいて、第５電圧Ｖ５（−Ｖｒｄ／３）のときの電流Ｉｃが、第５電流Ｉ５に対応する。
【００７５】
第４電圧Ｖ４（第２配線５２の電位を基準にしたときに正の電圧）が第１配線５１に印加されたときに第１配線５１及び第２配線５２を介して積層体２５に流れる電流Ｉｃ（第４電流Ｉ４）の絶対値は、第５電圧Ｖ５（第２配線５２の電位を基準にしたときに負の電圧）が第１配線５１に印加されたときに第１配線５１及び第２配線５２を介して積層体２５に流れる第５電流Ｉ５の絶対値よりも大きい。既に説明したように、第４電圧Ｖ４は、第３電圧Ｖ３の１／３である。第５電圧Ｖ５の絶対値は、第３電圧Ｖ３の１／３である。
【００７６】
リード電圧Ｖｒｄ（第３電圧Ｖ３）の１／３の絶対値を有する正の第４電圧Ｖ４を印加したときの第４電流Ｉ４が、リード電圧Ｖｒｄ（第３電圧Ｖ３）の１／３の絶対値を有する負の第５電圧Ｖ５を印加したときの第５電流Ｉ５よりも大きいことで、上記の「Ｖ／３方式」の駆動を行った場合も、第３動作においてリード電圧Ｖｒｄを印加した時に低抵抗状態ＳＴＬと高抵抗状態ＳＴＨとの間で、安定した電流の差（電気抵抗の差）が得られる。例えば、多値の記憶が安定して得られる。
【００７７】
参考例の抵抗変化素子１１９（図３（ａ）及び図３（ｂ）参照）においては、負電圧側でも正電圧側と同様の電流が流れるため、リセットされ易い。これに対して、実施形態に係る抵抗変化素子１１０においては、負電圧側の電流が小さいため、誤ってリセットとなるエラーが抑制される。このように、実施形態によれば、リセットのディスターブに対して耐性のある安定したアレイ動作が得られる。
【００７８】
実施形態において、第１電圧Ｖ１（セット電圧Ｖｓ）の絶対値は、第２電圧Ｖ２（リセット電圧Ｖｒｓ）の絶対値よりも小さくても良い（図３（ｂ）参照）。これにより、より安定した記憶動作が実施できる。例えば、上記の第５電圧Ｖ５の絶対値は、第２電圧Ｖ２の絶対値の１／３よりも小さい。
【００７９】
上記の第１電流Ｉ１（絶対値）は、例えば、第４電流Ｉ４（絶対値）の１００倍以上である。このような大きな差により、安定した記憶及びリード動作が実施できる。
【００８０】
（第２の実施形態）  
図９は、第２実施形態に係る抵抗変化素子を例示する模式的断面図である。  
図２に示すように、実施形態に係る抵抗変化素子１２０も、第１導電層１１、第２導電層１２、第１層２１及び第２層２２を含む。抵抗変化素子１２０においては、第２層２２に２つの領域（第１領域ｒ１及び第２領域ｒ２）において、互いに特性が異なる。第１導電層１１、第２導電層１２及び第１層２１については、抵抗変化素子１１０と同様なので、説明を省略する。
【００８１】
第２層２２において、第２領域ｒ２は、第１領域ｒ１と第２導電層１２との間に設けられる。第１領域ｒ１に含まれる第２元素２２ａ（例えば銀）の濃度は、第２領域ｒ２に含まれる第２元素２２ａの濃度よりも低い。第１領域ｒ１が第２元素２２ａを実質的に含まない場合があっても良い。抵抗変化素子１２０においては、以下に説明するように、より安定した動作が得られる。
【００８２】
図１０（ａ）〜図１０（ｃ）は、第２実施形態に係る抵抗変化素子の特性を例示する模式図である。  
図１０（ａ）は、抵抗変化素子１１０（積層体２５）におけるオフ状態（高抵抗状態ＳＴＨ）に対応する。図１０（ｂ）は、この状態の積層体２５に正の印加電圧Ｖａｐが印加されたときの状態に対応する。図１０（ｃ）は、この正の印加電圧Ｖａｐが印加された後に印加電圧が０Ｖとなったときの状態に対応する。
【００８３】
図１０（ａ）は、高抵抗状態ＳＴＨに対応する。
【００８４】
図１０（ｂ）に示すように、高抵抗状態ＳＴＨにおいて、第１導電層１１にセット電圧Ｖｓよりも高い正の印加電圧Ｖａｐが印加される。これにより、第２導電層１２から第１導電層１１に向かってフィラメント２２ｃが形成される。第２層２２中において、第２元素２２ａ（例えば銀）の濃度が高い領域（第２領域ｒ２）においては、太く安定したフィラメントが形成される。一方、第２元素２２ａの濃度が低い領域（第１領域ｒ１）では、細い不安定なフィラメント２２ｃが形成される。
【００８５】
このため、図１０（ｃ）に示すように、印加電圧Ｖａｐを０に戻した際に、第１領域ｒ１中のフィラメント２２ｃから、第２元素２２ａが拡散してしまい、第１領域ｒ１においては、フィラメント２２ｃは消失する。
【００８６】
第１導電層１１にリード電圧Ｖｒｄ（正電圧）を印加して抵抗状態を読む際には、例えば、第１領域ｒ１においてフィラメント２２ｃが再形成される。その結果、ある閾値電圧よりも高い電圧において電流Ｉｃが急激に増大する。この閾値電圧を境に、電流Ｉｃの高い非線形性（整流性）が得られる。
【００８７】
例えば、複数のメモリセルが設けられる記憶装置において、選択セルＣＳにリード電圧Ｖｒｄを印加した場合、選択セルＣＳと同じビットラインとワードラインに接続されたセル（半選択セル）には、その動作方式応じて、例えば、Ｖｒｄ／３の電圧が印加される。実施形態においては、リード電圧Ｖｒｄにおける電流Ｉｃの、Ｖｒｄ／３の電圧における電流Ｉｃに対する比は、１００よりも十分に高い。このように、大きい非線形性が得られる。これにより、リード動作時の読出しエラーが抑制できる。これにより、安定した動作が得られる。印加電圧Ｖａｐの範囲が低く小さいに場合においても、安定した記憶動作が得られる。これにより、消費電力を削減できる。
【００８８】
実施形態によれば、負電圧が印加されるリセットディスターブに強い抵抗変化素子及び記憶装置が提供できる。
【００８９】
実施形態によれば、安定した動作が可能な抵抗変化素子及び記憶装置を提供できる。
【００９０】
本願明細書において、電気的に接続される状態は、２つの導体が直接接する状態を含む。電気的に接続される状態は、２つの導体が、別の導体（例えば配線など）により接続される状態を含む。電気的に接続される状態は、２つの導体の間の経路の間にスイッチング素子（トランジスタなど）が設けられ、２つの導体の間の経路に電流が流れる状態が形成可能な状態を含む。
【００９１】
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【００９２】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、抵抗変化素子及び記憶装置に含まれる導電層、層、配線及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【００９３】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００９４】
その他、本発明の実施の形態として上述した抵抗変化素子及び記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての抵抗変化素子及び記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００９５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００９６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９７】
１０ｓ…基板、  １１…第１導電層、  １２…第２導電層、  ２１…第１層、  ２２…第２層、  ２２ａ…第２元素、  ２２ｂ…第２材料、  ２２ｃ…フィラメント、  ２５…積層体、  ５１…第１配線、  ５２…第２配線、  ７０…制御部、  ７１…第１回路、  ７２…第２回路、  １１０、１１９、１２０…抵抗変化素子、  ２１０…記憶装置、  ＢＬ…ビット線、  ＢＬ１（ＮＳ）、ＢＬ３（ＮＳ）…非選択ビット線、  ＢＬ２（Ｓ）…選択ビット線、  ＣＢ…伝導帯、  ＣＨ１、ＣＨ２…半選択セル、  ＣＮ…非選択セル、  ＣＳ…選択セル、  ＥＡ…電子親和力、  ＥＦ…フェルミ準位、  Ｉ１、Ｉ２、Ｉ４、Ｉ５…第１、第２、第４、第５電流、  Ｉｒｓ…リセット電流、  Ｉｓ…セット電流、  ＳＴＨ…高抵抗状態、  ＳＴＬ…低抵抗状態、  Ｖ１〜Ｖ５…第１〜第５電圧、  ＶＢ…価電子帯、  ＶＬ…真空準位、  Ｖａｐ…印加電圧、  Ｖｒｄ…リード電圧、  Ｖｒｓ…リセット電圧、  Ｖｓ…セット電圧、  ＷＬ…ワード線、  ＷＬ１（ＮＳ）、ＷＬ３（ＮＳ）…非選択ワード線、  ＷＬ２（Ｓ）…選択ワード線、  ｒ１、ｒ２…第１、第２領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2018152497.tif 000009
【図８】
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【図９】
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【図１０】
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