(57)【要約】【課題】絶縁信頼性を向上させた半導体装置の提供。【解決手段】少なくとも１つのパワー素子１を備えたパワー回路部を含んだ半導体装置であって、パワー素子１は主面に大電流通電用又は大電圧印加用の第１の電極１１と小電圧印加用の第２の電極１２とを有し、パワー素子１とパワー素子１及びその周辺を封止する封止材とを含む第１の封止体５１と、第１の封止体５１上に設けた第１の配線層３１と第１の配線層３１を封止する封止材とを含む、第１の封止体上に設けた第２の封止体５２と、パワー素子１の裏面側の第１の封止体５１側に設けた第２の配線層３２と第２の配線層３２を封止する封止材とを含む第３の封止体５５と、を含み、第１の配線層３１は、パワー素子１の第１の電極１１に金属ビアにより電気的に接続している第１の配線ａ３１ａと、パワー素子１の第２の電極１２と金属ビアにより電気的に接続している第１の配線ｂ３１ｂとを有する半導体装置。【選択図】図１
2018085452.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのパワー素子を備えたパワー回路部を含んだ半導体装置であって、
前記パワー素子は、主面に大電流通電用又は大電圧印加用の第１の電極と小電圧印加用の第２の電極とを有し、
前記パワー素子と、該パワー素子及びその周辺を封止する封止材とを含む第１の封止体と、
前記第１の封止体上に設けた第１の配線層と、該第１の配線層を封止する封止材とを含む、前記第１の封止体上に設けた第２の封止体と、
前記パワー素子の裏面側の前記第１の封止体側に設けた第２の配線層と、該第２の配線層を封止する封止材とを含む第３の封止体と、を含み、
前記第１の配線層は、前記パワー素子の前記第１の電極に金属ビアにより電気的に接続している第１の配線ａと、前記パワー素子の前記第２の電極と金属ビアにより電気的に接続している第１の配線ｂとを有する、半導体装置。
【請求項２】
少なくとも１つのパワー素子を備えたパワー回路部と、少なくとも１つの制御素子を備えた制御回路部とを含んだ半導体装置であって、
前記パワー素子は、主面に大電流通電用又は大電圧印加用の第１の電極と小電圧印加用の第２の電極を有し、
前記制御素子は主面に第４の電極を有し、
前記パワー素子と、該パワー素子及びその周辺を封止する封止材とを含む第１の封止体と、
前記第１の封止体上に設けた第１の配線層と、該第１の配線層を封止する封止材とを含む、前記第１の封止体上に設けた第２の封止体と、
前記第２の封止体上に配置された前記制御素子と、該制御素子及びその周辺を封止する封止材とを含む第４の封止体と、
前記第４の封止体上に設けた第３の配線層と、該第３の配線層を封止する封止材とを含む、前記第４の封止体上に設けた第５の封止体と、を含み、
前記第１の配線層は、前記パワー素子の前記第１の電極に金属ビアにより電気的に接続している第１の配線ａと、前記パワー素子の第２の電極に金属ビアにより電気的に接続している第１の配線ｂとを有し、
前記第３の配線層は前記制御素子の前記第４の電極と金属ビアにより電気的に接続されており、
前記第３の配線層と前記第１の配線ｂとは前記第４の封止体に設けた金属ビアを介して電気的に接続されている、半導体装置。
【請求項３】
前記第２の封止体の封止材がフィラーを含む請求項１または２に記載の半導体装置。
【請求項４】
前記第２の封止体の封止材中のフィラーの含有量が７０質量％以上である請求項３に記載の半導体装置。
【請求項５】
前記フィラーの最大粒径が前記第２の封止体の厚さの２／３以下である請求項３又は４に記載の半導体装置。
【請求項６】
前記第２の封止体の厚みは２０μｍ以上であり、かつ前記第２の封止体の封止材の絶縁抵抗率が１０１１Ω・ｃｍである、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２の封止体内に前記第１の配線層が多層に形成されており、前記第１の配線ａ及び前記第１の配線ｂの両方の配線の一部又は一方の配線の一部が異なる配線層に設けられている、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記パワー素子が裏面に第３の電極を有し、該第３の電極と前記第２の配線層との間に導電材を設けた、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記導電材は複数の金属ビアである、請求項８に記載の半導体装置。
【請求項１０】
前記金属ビアの周りに前記第１の封止体の封止材の樹脂とは異なる樹脂を設けた、請求項９に記載の半導体装置。
【請求項１１】
前記パワー素子はＭＯＳＦＥＴであり、前記第１の電極がソース電極であり、前記第２の電極がゲート電極であり、前記第３の電極がドレイン電極である、請求項８〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記制御素子は、前記パワー回路部上にワイヤボンディングにより前記第１の配線ｂと電気的に接続され、封止材によって封止されている、請求項２に記載の半導体装置。
【請求項１３】
前記制御素子は、前記パワー回路部上にフリップチップボンディングにより前記第１の配線ｂと電気的に接続され、アンダーフィル封止された、請求項２に記載の半導体装置。
【請求項１４】
前記第２の封止体における封止材が補強繊維を含まない封止材である、請求項１または２に記載の半導体装置。
【請求項１５】
前記封止材は補強繊維を含まない封止材であり、
前記第１の封止体とは反対側の封止体の主面側に、封止体の反りを相殺して、半導体装置の反りを低減する反り調整層を備えている、請求項１または２に記載の半導体装置。
【請求項１６】
請求項１に記載の半導体装置の製造方法であって、
支持体の表面に少なくとも一つのパワー素子を搭載する工程と、
前記パワー素子を封止材によって封止して第１の封止体を得る工程と、
前記第１の封止体の表面から、パワー素子の電極に達する金属ビア用の開口を形成する工程と、
前記第１の封止体上に第１の配線層を形成すると共に金属ビアを形成する工程と、
前記第１の配線層を封止材によって封止して第２の封止体を得る工程と、
前記支持体を除去する工程と、
前記支持体と接触していた封止体の裏面側に第２の配線層を形成する工程と、
前記第２の配線層を封止材によって封止して第３の封止体を得る工程と、
を含む、半導体装置の製造方法。
【請求項１７】
請求項２に記載の半導体装置の製造方法であって、
支持体の表面に少なくとも一つのパワー素子を搭載する工程と、
前記パワー素子を封止材によって封止して第１の封止体を得る工程と、
前記第１の封止体の表面から、前記パワー素子の電極に達する金属ビア用の開口を形成する工程と、
前記第１の封止体上に第１の配線を形成すると共に金属ビアを形成する工程と、
前記第１の配線層を封止材によって封止して第２の封止体を得る工程と、
前記第２の封止体上に制御素子を搭載する工程と、
前記制御素子を封止材によって封止して第４の封止体を得る工程と、
前記第４の封止体の表面から、前記制御素子の電極に達する金属ビア用の開口と、前記第１の配線層に達する金属ビア用の開口とを形成する工程と
前記第４の封止体上に第３の配線を形成すると共に金属ビアを形成する工程と、
前記第３の配線を封止材によって封止して第５の封止体を得る工程と、
前記支持体を除去する工程と、
前記支持体と接触していた封止体の裏面側に第２の配線層を形成する工程と、
第２の配線層を封止材によって封止して第３の封止体を得る工程と、
を含む半導体装置の製造方法。
【請求項１８】
前記支持体の表面にパワー素子を搭載する工程の前に、前記支持体の表面に第６の封止体を形成する工程を有する、請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記支持体の表面にパワー素子を搭載する工程の前に、前記支持体の表面に金属配線層を形成する工程を含み、
前記パワー素子を封止材によって封止して第１の封止体を得る工程が、前記パワー素子と金属配線層とを封止材によって封止して第１の封止体を得る工程であり、
前記第１の封止体の表面から、前記パワー素子の電極に達する金属ビア用の開口を形成する工程が、前記パワー素子の電極に達する金属ビア用の開口を形成すると共に、金属薄膜配線層に達する金属ビア用の開口を形成する工程であり、
前記第１の封止体上に第１の配線を形成すると共に金属ビアを形成する工程が、第１の配線を形成すると共に前記パワー素子の電極に達する金属ビア及び金属薄膜配線層に達する金属ビアを形成する工程である、
請求項１６〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
予め前記支持体の表面に応力緩和層を形成する工程を含む、請求項１６又は１７に記載の半導体装置の製造方法。
【請求項２１】
前記支持体を除去する際に前記応力緩和層を同時に除去する、請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記パワー素子が裏面に第３の電極を有しており、
前記支持体を除去した後に、
前記パワー素子の前記第３の電極に達する金属ビア用の開口を形成する工程と、
前記支持体と接触していた封止体の裏面側に第２の配線を形成すると共に金属ビアを形成する工程と
を含む、請求項１６又は１７に記載の半導体装置の製造方法。
【請求項２３】
前記支持体の表面にパワー素子を搭載する工程が、支持体上に形成した金属配線層上に導電材を用いてパワー素子を搭載する工程である、請求項１９に記載の半導体装置の製造方法。
【請求項２４】
請求項１又は２に記載の半導体装置の製造方法であって、
支持体の表面にパワー素子を搭載する工程と、
前記パワー素子を補強繊維を含まない封止材によって封止して第１の封止体を得る工程と、
前記第１の封止体の表面から、前記パワー素子の電極に達する金属ビア用の開口を形成する工程と、
前記第１の封止体上に第１の配線を形成すると共に金属ビアを形成する工程と、
前記第１の配線を封止材によって封止して第２の封止体を得る工程と
前記第２の封止体上に反り調整層を形成する工程と、
前記支持体を除去する工程と、
前記支持体と接触していた封止体の裏面側に第２の配線層を形成する工程と、
前記第２の配線層を封止材によって封止して第３の封止体を得る工程と
を含む、半導体装置の製造方法。
【請求項２５】
前記支持体の表面にパワー素子を搭載する工程の前に、前記支持体の表面に金属配線層を形成する工程を含み、
前記第１の封止体を得る工程が、前記パワー素子と前記金属配線層とを補強繊維を含まない封止材によって封止して第１の封止体を得る工程であり、
前記第１の封止体の表面から、前記パワー素子の電極に達する金属ビア用の開口を形成する工程が、前記第１の封止体の表面から、前記パワー素子の電極に達する金属ビア用の開口を形成すると共に、前記金属配線層に達する金属ビア用の開口を形成する工程であり、
前記第１の封止体上に第１の配線を形成すると共に金属ビアを形成する工程が、第１の配線を形成すると共にパワー素子の電極に達する金属ビア及び金属配線層に達する金属ビアを形成する工程である、請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記支持体の表面に予め応力緩和層を形成する工程を含む、請求項２４又は２５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の一種であるパワーモジュールは、負荷への電力の供給を担う主電流（負荷電流）を断続するなど主電流の流れを変調制御する電力用半導体素子を備えるパワー回路と、この電力用半導体素子の動作を制御する制御回路とが、１個の装置に組み込まれた半導体装置である。このパワーモジュールは、例えば、モータ等の動作を制御するインバータ、あるいは無停電電源などに利用が拡大しつつある。以下では「パワーモジュール」を「半導体装置」ということがある。
【０００３】
パワーモジュールのパワー回路は電力回路であり、例えば、スイッチング素子（例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等）等のパワー素子を含む。パワー素子には、一方の面にソース電極とゲート電極を、また、他方の面にドレイン電極を配置し、ソース電極からドレイン電極に垂直方向に通電する縦型構造のものと、ソース電極とドレイン電極とゲート電極とが同一面に配置され、ソース電極からドレイン電極に水平方向に通電する横型構造のものとがある。
【０００４】
ＭＯＳＦＥＴやＩＧＢＴ等のパワー素子は、ロジック素子やメモリ素子と異なり、１Ａ以上の電流、または１００Ｖ以上の電圧が２電極間に印加され、ゲート端子への数Ｖ程度のＯＮ／ＯＦＦ電圧を印加することにより、大電流、または大電圧出力のＯＮ／ＯＦＦのスイッチング素子として機能する。
一方の制御回路は弱電回路であって、その回路素子には微弱な電流しか流れない。
【０００５】
特許文献１には、パワー素子部分と制御回路部分とを同一基板上に配置した半導体装置が開示されている。
特許文献１に記載の半導体装置を図１６に示す。
放熱機能とモジュール全体の基板としての機能とを果たす第１の金属基板１上には、第１の絶縁層２が設けられている。パワースィッチング素子群６は、第１の金属基板１上にある第１の絶縁層２の露出面に形成してある金属配線層５ａにより、この第１の絶縁層２の露出面に搭載されている。
第１の絶縁層２の露出面の一部に第２の金属基板３が配置され、第２の金属基板３上には第２の絶縁層４が配置されている。第２の金属基板３は第２の絶縁層４に設けられた基板アース用ホール１２を介して、ボンディングワイヤ２０で金属配線層５に接続されることにより接地電位に保たれた導電層を形成している。第２の絶縁層４の表面にパワースィッチング素子群６を駆動し制御するための駆動制御回路を集積回路化したプリドラィバＩＣ８が配置されている。
【０００６】
しかしながら、パワー素子部分と制御回路部分とを同一基板上に設ける構造である場合、上記両部分の電磁干渉（ＥＭＩ：Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を防止するため、上記両部分の配線の間を一定距離以上に保つ必要がある。また、これらの回路を接続するボンディングワイヤの引き回しにより配線長が長くなり、モジュール全体としての損失が大きく、ボンディングワイヤの等価インダクタンスに起因してスイッチング時に発生するサージ電圧が大きくなる等の懸念点が認められていた。過大なサージ電圧は、例えば、パワースィッチング素子やドライブ回路の半導体素子等を損傷させる虞がある。
【０００７】
特許文献２及び特許文献３には、パワー素子部分と制御回路部分とを垂直方向に配置した半導体装置が開示されている。
特許文献２に記載の半導体装置を図１７に示す。
この半導体装置はＤＣ−ＤＣコンバータであり、スイッチング素子をオン・オフ制御して直流入力電圧を昇圧、降圧、反転、或いは昇降圧して出力電圧を生成するに係るものである。
このＤＣ−ＤＣコンバータは、基板１１、半導体チップ（ハイサイドトランジスタチップ）１３、配線プレート１４、半導体チップ（ローサイドトランジスタチップ）１５、及び制御ＩＣ（制御部）チップである半導体チップ１６が積層されることによって形成される。基板１１は絶縁性セラミックからなり、主面上に金属（例えば、Ｃｕ（銅））からなる板状リード１２ａ乃至１２ｅが設けられる。
半導体チップ１３は、板状リード１２ａの第一主面上に載置される。配線プレート１４は、半導体チップ１３の第一主面上に載置される。半導体チップ１５は、配線プレート１４の第一主面上に載置される。半導体チップ１６は、半導体チップ１５の第一主面上に載置される。このＤＣ−ＤＣコンバータは上記のように複数の半導体チップを積層形成してゲート配線長を短縮化し、ゲート配線インピーダンスを低減している。
【０００８】
特許文献３に記載の半導体装置を図１８に示す。
この半導体装置は、第１電子回路基板２０上にパワー素子２１を搭載したパワー素子部分と、第２電子回路基板１０上に回路素子１２を搭載した制御回路部分とが垂直方向に積層されている。第２電子回路基板１０は、誘電体層からなる基材１４と、基材１４の開口部分に埋設された内層電極１５と、基板の第１電子回路側の表面である第１表面に形成された第１表面電極１６と、を含んでなる。第１表面電極１６は、基材１４の内部に埋設され、第２電子回路基板１０と第１電子回路基板２０との積層時にパワー素子２１の端子に対向する面が第１表面において露出している。第１電子回路基板２０のパワー素子２１が配設されている表面とは反対側の表面には、パワー素子２１から発生する熱を放出するための放熱手段として、ヒートシンク２２が設けられている。更に、ヒートシンク２２及び第２電子回路基板１０の外縁部には、ヒートシンク２２と第２電子回路基板１０とを接続するケース３０が設けられている。なお、内層電極１５が埋設された誘電体層と同一の誘電体層にはダミー内層電極１７が埋設されており、これにより、回路基板の主面に平行な平面内において同時焼成時における収縮挙動のバラツキが小さくなり、同時焼成時に発生し得る当該回路基板の変形、平面性の悪化等の問題が低減される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第３４６６３２９号公報
【特許文献２】特開２０１２−１９６１１１号公報
【特許文献３】特開２０１４−５３５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
パワー素子と制御ＩＣを上下に積層し、ボンディングワイヤでの接続の代わりにパネル技術を用いて、パワー素子と制御ＩＣとをビア及び配線で接続することにより、配線経路長が短縮でき、低オン抵抗、低インピーダンス、パッケージの低背化が可能となる。
しかしながら、パワー素子と制御ＩＣを上下に積層する場合には、平面状に配置する場合に比べるとパワー素子と制御ＩＣとがより近接するため、制御ＩＣが大電圧に耐えられるような構造とすることが課題となる。
本発明は、少なくとも１つのパワー素子を備えたパワー回路部を含んだ半導体装置において、絶縁信頼性を向上させると共に薄型化、小型化を可能にした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は以下に記載する通りの半導体装置及び半導体装置の製造方法に係るものである。
（１）少なくとも１つのパワー素子を備えたパワー回路部を含んだ半導体装置であって、
前記パワー素子は、主面に大電流通電用又は大電圧印加用の第１の電極と小電圧印加用の第２の電極とを有し、
前記パワー素子と、該パワー素子及びその周辺を封止する封止材とを含む第１の封止体と、
前記第１の封止体上に設けた第１の配線層と、該第１の配線層を封止する封止材とを含む、前記第１の封止体上に設けた第２の封止体と、
前記パワー素子の裏面側の前記第１の封止体側に設けた第２の配線層と、該第２の配線層を封止する封止材とを含む第３の封止体と、を含み、
前記第１の配線層は、前記パワー素子の前記第１の電極に金属ビアにより電気的に接続している第１の配線ａと、前記パワー素子の前記第２の電極と金属ビアにより電気的に接続している第１の配線ｂとを有する、半導体装置。
（２）少なくとも１つのパワー素子を備えたパワー回路部と、少なくとも１つの制御素子を備えた制御回路部とを含んだ半導体装置であって、
前記パワー素子は、主面に大電流通電用又は大電圧印加用の第１の電極と小電圧印加用の第２の電極を有し、
前記制御素子は主面に第４の電極を有し、
前記パワー素子と、該パワー素子及びその周辺を封止する封止材とを含む第１の封止体と、
前記第１の封止体上に設けた第１の配線層と、該第１の配線層を封止する封止材とを含む、前記第１の封止体上に設けた第２の封止体と、
前記第２の封止体上に配置された前記制御素子と、該制御素子及びその周辺を封止する封止材とを含む第４の封止体と、
前記第４の封止体上に設けた第３の配線層と、該第３の配線層を封止する封止材とを含む、前記第４の封止体上に設けた第５の封止体と、を含み、
前記第１の配線層は、前記パワー素子の前記第１の電極に金属ビアにより電気的に接続している第１の配線ａと、前記パワー素子の第２の電極に金属ビアにより電気的に接続している第１の配線ｂとを有し、
前記第３の配線層は前記制御素子の前記第４の電極と金属ビアにより電気的に接続されており、
前記第３の配線層と前記第１の配線ｂとは前記第４の封止体に設けた金属ビアを介して電気的に接続されている、半導体装置。
（３）前記第２の封止体の封止材がフィラーを含む、上記（１）又は（２）に記載の半導体装置。
（４）前記第２の封止体の封止材中のフィラーの含有量が７０質量％以上である、上記（３）に記載の半導体装置。
（５）前記フィラーの最大粒径が前記第２の封止体の厚さの２／３以下である、上記（３）又は（４）に記載の半導体装置。
（６）前記第２の封止体の厚みは２０μｍ以上であり、かつ前記第２の封止体の封止材の絶縁抵抗率が１０１１Ω・ｃｍである、上記（１）〜（５）のいずれか１項に記載の半導体装置。
（７）前記第２の封止体内に前記第１の配線層が多層に形成されており、前記第１の配線ａ及び前記第１の配線ｂの両方の配線の一部又は一方の配線の一部が異なる配線層に設けられている、上記（１）〜（６）のいずれか１項に記載の半導体装置。
（８）前記パワー素子が裏面に第３の電極を有し、該第３の電極と前記第２の配線層との間に導電材を設けた、上記（１）〜（７）のいずれか１項に記載の半導体装置。
（９）前記導電材は複数の金属ビアである、上記（８）に記載の半導体装置。
（１０）前記金属ビアの周りに前記第１の封止体の封止材の樹脂とは異なる樹脂を設けた、上記（９）に記載の半導体装置。
（１１）前記パワー素子はＭＯＳＦＥＴであり、前記第１の電極がソース電極であり、前記第２の電極がゲート電極であり、前記第３の電極がドレイン電極である、上記（８）〜（１０）のいずれか１項に記載の半導体装置。
（１２）前記制御素子は、前記パワー回路部上にワイヤボンディングにより前記第１の配線ｂと電気的に接続され、封止材によって封止されている、上記（２）に記載の半導体装置。
（１３）前記制御素子は、前記パワー回路部上にフリップチップボンディングにより前記第１の配線ｂと電気的に接続され、アンダーフィル封止された、上記（２）に記載の半導体装置。
（１４）前記第２の封止体における封止材が補強繊維を含まない封止材である、上記（１）又は（２）に記載の半導体装置。
（１５）前記封止材は補強繊維を含まない封止材であり、
前記第１の封止体とは反対側の封止体の主面側に、封止体の反りを相殺して、半導体装置の反りを低減する反り調整層を備えている、上記（１）又は（２）に記載の半導体装置。
（１６）上記（１）に記載の半導体装置の製造方法であって、
支持体の表面に少なくとも一つのパワー素子を搭載する工程と、
前記パワー素子を封止材によって封止して第１の封止体を得る工程と、
前記第１の封止体の表面から、パワー素子の電極に達する金属ビア用の開口を形成する工程と、
前記第１の封止体上に第１の配線層を形成すると共に金属ビアを形成する工程と、
前記第１の配線層を封止材によって封止して第２の封止体を得る工程と、
前記支持体を除去する工程と、
前記支持体と接触していた封止体の裏面側に第２の配線層を形成する工程と、
前記第２の配線層を封止材によって封止して第３の封止体を得る工程と、
を含む、半導体装置の製造方法。
支持体の表面に少なくとも一つのパワー素子を搭載する工程と、
前記パワー素子を封止材によって封止して第１の封止体を得る工程と、
前記第１の封止体の表面から、パワー素子の電極に達する金属ビア用の開口を形成する工程と、
前記第１の封止体上に第１の配線層を形成すると共に金属ビアを形成する工程と、
前記第１の配線層を封止材によって封止して第２の封止体を得る工程と、
前記支持体を除去する工程と、
前記支持体と接触していた封止体の裏面側に第２の配線層を形成する工程と、
前記第２の配線層を封止材によって封止して第３の封止体を得る工程と、
を含む、半導体装置の製造方法。
（１７）上記（２）に記載の半導体装置の製造方法であって、
支持体の表面に少なくとも一つのパワー素子を搭載する工程と、
前記パワー素子を封止材によって封止して第１の封止体を得る工程と、
前記第１の封止体の表面から、前記パワー素子の電極に達する金属ビア用の開口を形成する工程と、
前記第１の封止体上に第１の配線を形成すると共に金属ビアを形成する工程と、
前記第１の配線層を封止材によって封止して第２の封止体を得る工程と、
前記第２の封止体上に制御素子を搭載する工程と、
前記制御素子を封止材によって封止して第４の封止体を得る工程と、
前記第４の封止体の表面から、前記制御素子の電極に達する金属ビア用の開口と、前記第１の配線層に達する金属ビア用の開口とを形成する工程と
前記第４の封止体上に第３の配線を形成すると共に金属ビアを形成する工程と、
前記第３の配線を封止材によって封止して第５の封止体を得る工程と、
前記支持体を除去する工程と、
前記支持体と接触していた封止体の裏面側に第２の配線層を形成する工程と、
第２の配線層を封止材によって封止して第３の封止体を得る工程と、
を含む半導体装置の製造方法。
（１８）前記支持体の表面にパワー素子を搭載する工程の前に、前記支持体の表面に第６の封止体を形成する工程を有する、上記（１６）又は（１７）に記載の半導体装置の製造方法。
（１９）前記支持体の表面にパワー素子を搭載する工程の前に、前記支持体の表面に金属配線層を形成する工程を含み、
前記パワー素子を封止材によって封止して第１の封止体を得る工程が、前記パワー素子と金属配線層とを封止材によって封止して第１の封止体を得る工程であり、
前記第１の封止体の表面から、前記パワー素子の電極に達する金属ビア用の開口を形成する工程が、前記パワー素子の電極に達する金属ビア用の開口を形成すると共に、金属薄膜配線層に達する金属ビア用の開口を形成する工程であり、
前記第１の封止体上に第１の配線を形成すると共に金属ビアを形成する工程が、第１の配線を形成すると共に前記パワー素子の電極に達する金属ビア及び金属薄膜配線層に達する金属ビアを形成する工程である、
上記（１６）〜（１８）のいずれか１項に記載の半導体装置の製造方法。
（２０）予め前記支持体の表面に応力緩和層を形成する工程を含む、上記（１６）又は（１７）に記載の半導体装置の製造方法。
（２１）前記支持体を除去する際に前記応力緩和層を同時に除去する、上記（２０）に記載の半導体装置の製造方法。
（２２）前記パワー素子が裏面に第３の電極を有しており、
前記支持体を除去した後に、
前記パワー素子の前記第３の電極に達する金属ビア用の開口を形成する工程と、
前記支持体と接触していた封止体の裏面側に第２の配線を形成すると共に金属ビアを形成する工程と
を含む上記（１６）又は（１７）に記載の半導体装置の製造方法。
（２３）前記支持体の表面にパワー素子を搭載する工程が、支持体上に形成した金属配線層上に導電材を用いてパワー素子を搭載する工程である、上記（１９）に記載の半導体装置の製造方法。
（２４）上記（１）又は（２）に記載の半導体装置の製造方法であって、
支持体の表面にパワー素子を搭載する工程と、
前記パワー素子を補強繊維を含まない封止材によって封止して第１の封止体を得る工程と、
前記第１の封止体の表面から、前記パワー素子の電極に達する金属ビア用の開口を形成する工程と、
前記第１の封止体上に第１の配線を形成すると共に金属ビアを形成する工程と、
前記第１の配線を封止材によって封止して第２の封止体を得る工程と
前記第２の封止体上に反り調整層を形成する工程と、
前記支持体を除去する工程と、
前記支持体と接触していた封止体の裏面側に第２の配線層を形成する工程と、
前記第２の配線層を封止材によって封止して第３の封止体を得る工程と
を含む半導体装置の製造方法。
（２５）前記支持体の表面にパワー素子を搭載する工程の前に、前記支持体の表面に金属配線層を形成する工程を含み、
前記第１の封止体を得る工程が、前記パワー素子と前記金属配線層とを補強繊維を含まない封止材によって封止して第１の封止体を得る工程であり、
前記第１の封止体の表面から、前記パワー素子の電極に達する金属ビア用の開口を形成する工程が、前記第１の封止体の表面から、前記パワー素子の電極に達する金属ビア用の開口を形成すると共に、前記金属配線層に達する金属ビア用の開口を形成する工程であり、
前記第１の封止体上に第１の配線を形成すると共に金属ビアを形成する工程が、第１の配線を形成すると共にパワー素子の電極に達する金属ビア及び金属配線層に達する金属ビアを形成する工程である、
上記（２４）に記載の半導体装置の製造方法。
（２６）前記支持体の表面に予め応力緩和層を形成する工程を含む、上記（２４）又は（２５）に記載の半導体装置の製造方法。
【発明の効果】
【００１２】
本発明によれば、絶縁信頼性を向上させると共に薄型化、小型化を可能にした半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は本発明の第１の実施形態の半導体装置の構造を示す図である。
【図２】図２は本発明の第２の実施形態の半導体装置の構造を示す図である。
【図３】図３は本発明の第３の実施形態の半導体装置の構造を示す図である。
【図４】図４は本発明の第４の実施形態の半導体装置の構造を示す図である。
【図５】図５Ａ、図５Ｂは本発明の第４の実施形態の半導体装置の構造を説明する図である。
【図６】図６は本発明の第５の実施形態の半導体装置の構造を示す図である。
【図７】図７は本発明の第６の実施形態の半導体装置の構造を示す図である。
【図８】図８は本発明の第７の実施形態の半導体装置の構成部材のレイアウトを示す図である。
【図９】図９は本発明の第８の実施形態の半導体装置の構成部材のレイアウトを示す図である。
【図１０】図１０Ａ〜図１０Ｅは本発明の半導体装置の回路図と半導体装置断面の一例を示す図である。
【図１１−１】図１１Ａ〜図１１Ｅは本発明の第１の実施形態の半導体装置の製造工程の一部を示す図である。
【図１１−２】図１１Ｆ〜図１１Ｉは本発明の第１の実施形態の半導体装置の製造工程の一部を示す図である。
【図１１−３】図１１Ｊ〜図１１Ｍは本発明の第１の実施形態の半導体装置の製造工程の一部を示す図である。
【図１１−４】図１１Ｎ〜図１１Ｐは本発明の第１の実施形態の半導体装置の製造工程の一部を示す図である。
【図１２】図１２Ａ〜図１２Ｃは、本発明の第１の実施形態の半導体装置の製造工程の１部を示す図である。
【図１３】図１３Ａ、図１３Ｂは、本発明の第１の実施形態の図１１Ｂの別の製造工程の１部を示す図である。
【図１４】図１４は縦型のパワー素子を複数の封止体層に配置した場合の半導体装置の構造を説明する図である。
【図１５】図１５は横型のパワー素子を用いた場合の半導体装置の構造を説明する図である。
【図１６】図１６は従来の半導体装置の構造を示す図である。
【図１７】図１７は従来の半導体装置の構造を示す図である。
【図１８】図１８は従来の半導体装置の構造を示す図である。
【発明を実施するための形態】
【００１４】
以下に、本発明を実施するための形態を図面に基づいて説明する。なお、いわゆる当業者は本発明を変更・修正をして他の実施形態をなすことは容易であり、これらの変更・修正は本発明に含まれるものであり、以下の説明はこの発明における実施の形態の例を例示するものであって、本発明を限定するものではない。
【００１５】
本発明の基本的な構成は次の通りである。本発明の半導体装置は、少なくとも１つのパワー素子を備えたパワー回路部を含んでいる。
パワー素子は主面に大電流通電用又は大電圧印加用の第１の電極と小電圧印加用の第２の電極とを有しており、封止材によって第1の封止体内に封止されている。
第１の封止体上には第１の配線層が設けられ、この第１の配線層は封止材によって第２の封止体内に封止されている。
パワー素子の裏面側の第１の封止体側に設けた第２の配線層は封止材によって第３の封止体内に封止されている。
第１の配線層は、パワー素子の第１の電極に金属ビアにより電気的に接続している第１の配線ａと、パワー素子の第２の電極と金属ビアにより電気的に接続している第１の配線ｂとを有している。
第１の配線層は第１の配線ａ（大電流通電用配線又は大電圧印加用配線）、第1の配線ｂ（小電圧印加用配線）とグラウンド、電源配線からなっている。例えばＭＯＳＦＥＴを例に説明すると、第１の配線ａはパワー素子のソース電極及びドレイン電極と電気的に接続されており、第1の配線ｂは制御回路部の制御素子の電極及びパワー素子のゲート電極と電気的に接続されている。
以下では、大電流通電用配線又は大電圧印加用配線である第１の配線ａを「大電流通電配線」といい、小電圧印加用配線である第1の配線ｂを「小電流通電配線」ということがある。
【００１６】
以下では、上記の本発明の基本的な構成を備えた種々の実施形態について説明する。
なお、本発明は、第１の電極に１Ａ以上の大電流が流れる場合、及び、第１の電極に流れる電流が１Ａ未満であるが第１の電極に１００Ｖ以上の電圧が印加される場合を実施形態として含む。
また、以下では、「封止体」については「第１の封止体」、「第２の封止体」、「第３の封止体」、「第４の封止体」および「第５の封止体」というに５種類の封止体があるが、それぞれの用語は次のように区別して用いている。
第１の封止体： パワー素子を封止する封止体である。第１の封止体を複数設けて、それぞれにパワー素子を封止してもよい。また、制御ICもパワー素子と共に封止されていてもよい。
第２の封止体：前記第１の配線ａと前記第１の配線ｂとを含む配線層を封止する封止体であり、パワー素子及び制御ICを封止しない。第２の封止体を複数層設ける場合には、第１の配線ａを含む配線層を封止した第２の封止体の上方又は下方に第１の配線ｂもしくは小電圧動作チップが設置されている配線を封止した第２の封止体を設ける。
第３の封止体：パワー素子の裏面側の第１の封止体側に設けた第２の配線層を封止する封止体である。
第４の封止体：制御ＩＣのような小電圧動作素子のみを封止する封止体である。
第５の封止体：配線層を封止する封止体で有り、第４の封止体上に形成される。
第５の封止体は、封止される配線層に前記第１の配線ａを含む場合は第２の封止体と同様に耐電圧性を有することが望ましい。
【００１７】
（第１の実施形態）
本実施形態の半導体装置を図１に示す。
本実施形態の半導体装置はパワー素子を含むパワー回路部と、制御素子を含む制御回路部とをワンパッケージ化したものである。
以下では「パワー素子」を「第１のチップ」といい、「パワー素子」を制御する「制御素子」を「第２のチップ」という。
第１のチップは例えばＭＯＳＦＥＴのようなパワー素子である。
以下では、パワー素子として、表裏両面に電極を有する縦型構造のものを使用する場合について述べる。
パワー素子が縦型構造である場合、チップの主面Ｓ１に形成されている第１の電極１１はソース電極であり、第２の電極１２はゲート電極であり、チップの裏面Ｓ２に形成されている第３の電極１３はドレイン電極である。このパワー素子においてはドレイン電極に大電圧を印加し、小電圧のゲート電圧により、ソース電極へのドレイン電流のＯＮ／ＯＦＦの制御が行われる。
【００１８】
第１のチップ１は主面Ｓ１及び側面Ｓ３が封止材によって封止されて第１の封止体５１が形成されている。
第１の封止体５１の上面には第１の配線層３１が形成されており、第１の配線層３１は封止材によって封止されて第２の封止体５２が形成されている。
第１の配線層３１は第１のチップ１の第１の電極１１と金属ビア４３によって電気的に接続されている。
また、第１の配線層３１は第１の封止体５１内に形成された金属ビア４１によって第２の配線層３２と電気的に接続し、外部端子６０と電気的に接続している。
【００１９】
このように、第１のチップ１上の第１の電極１１から第１のチップ１以外の領域の第１の封止体５１に形成した金属ビア４１により、第１のチップ１に対して第３の電極１３と同じ側の第２の配線層３２に電気的に接続した構造にすることにより、例えば、図１６及び図１７に示すボンディングワイヤを用いる場合と比較して、幅広の配線及び大径のビア、多数のビアを設けることが可能となり、導通経路の低抵抗化と、経路短縮による低インダクタンス化が図れ、大電流通電によるジュール発熱の低減やサージ電圧低減が可能となる。
【００２０】
第２の封止体５２の表面には第４の電極１４を有する第２のチップ２が積層されており、第２のチップ２は封止材によって封止されて第４の封止体５３が形成されている。
第４の封止体５３の表面には第３の配線層３３が形成され、この第３の配線層３３は封止材によって封止されて第５の封止体５４が形成されている。
第３の配線層３３は第４の封止体５３内に形成された金属ビア４４によって第２のチップ２の第４の電極１４と電気的に接続されている。また、第３の配線層３３は第４の封止体５３内に形成された金属ビア４２によって第１の配線層３１と電気的に接続されている。
【００２１】
第１のチップ１の場合と同様に、第２のチップ２の第４の電極１４から第２のチップ２以外の領域の第４の封止体５３に形成した金属ビア４２により、第２のチップ２に対して第４の電極１４と逆側の第１の配線層３１と電気的接続した構造にすることにより、例えば、図１６及び図１７に示すボンディングワイヤを用いる場合と比較して、幅広の配線及び大径のビア、多数の金属ビアを設けることが可能となり、低インダクタンスにより、より高速制御が可能となる。
【００２２】
上記のように半導体装置を構成することにより、第２の配線層３２、金属ビア４１、第１の配線層３１、第１の電極（ソース電極）１１及び第３の電極（ドレイン電極）１３によって大電圧の電気的接続Ｃ１が形成される。一方、第２のチップ２の第４の電極１４、金属ビア４４、第３の配線層３３、金属ビア４２、第１の配線層３１、金属ビア４３及び第２の電極（ゲート電極）１２との間に小電圧の電気的接続Ｃ２が形成される。
そして、第１の電極（ソース電極）１１と第３の電極（ドレイン電極）１３との間に大電圧を印加しておき、第４の電極１４と第２の電極（ゲート電極）１２との間に制御用の小電圧を印加することにより、ソース電極へのドレイン電流のＯＮ／ＯＦＦの制御が行われる。
【００２３】
第２の封止体５２は、第２の封止体上に配置されている、動作電圧が低く／小電流で動作している第２のチップ２と、大電圧が印加されて大電流が通電される第１の配線層３１との間にリーク電流が発生するのを防ぐために設けられる。第１の配線層３１には大電流が流れても第１の配線層３１は第２の封止体５２の封止材によって封止され絶縁が確保されているため、リーク電流によって第２のチップ２の動作に影響を与えることがない。
【００２４】
リーク電流の発生を防ぐため、第２の封止体５２の厚みは、金属ビアにより配線間を接続する場合は、金属ビアの製造上適度な厚み範囲が必要であり、例えば、第１の配線層上から概略２０μｍ以上であることが望ましい。
また、第２の封止体５２の絶縁抵抗率は１０１１Ω・ｃｍ以上であることが望ましい。つまり、厚みのバラツキを考慮して、第２の封止体の厚みが１０μｍ以上であれば、第１の配線層３１の面積を例えば１ｃｍ２程度とすると絶縁抵抗は１０８Ω程度となる。第１のチップ２のＳｉ基板の抵抗は数〜数百Ωであるので、抵抗比からリーク電流は主に第２の封止体５２の絶縁抵抗値に依存し、中電圧域の数百Ｖの電圧が第１の配線層３１に印加されても、そのリーク電流は１μＡ以下である。このため、数ｍＡ／数ｍＶで動作する第２のチップ２及び後述する第４の実施形態における第４の配線層３４への影響を抑えることができる。第２の封止体の絶縁抵抗率は、１０１４Ω・ｃｍ以上であることが好ましく、この場合、高電圧域の数千Ｖの電圧が印加されてもリーク電圧は、数ｎＡ程度となり、汎用ＣＭＯＳのリーク電流と同等となる。
【００２５】
第２の封止体５２の封止材としては、少なくとも、第１のチップ１、第１の配線層３１との熱応力ミスマッチを抑えるためにＳｉＯ２等の無機物のフィラーを７０質量％以上の高充填率で含有したエポキシ等の絶縁体を用いることが好ましい。フィラーとしてはエポキシ等の樹脂成分より体積抵抗率が高いものを用いるが、その場合、含有するフィラー表面に沿ってリーク電流が流れることを防止するために、エポキシ等樹脂との密着を確保するとともに、樹脂成分内にフィラーが内包されるようにする必要がある。
そのためには、フィラー粒径は第２の封止体の厚みの２／３以下であることが好ましく、最大粒子径が１０μｍ以下であることが好ましく、さらには６μｍ以下であることがより好ましい。
また、最大粒子径以上の粒子はフィラー全体の２質量％以下であることが望ましい。
第２の封止体は、チップの発熱に対する耐熱性を確保するために、少なくとも、ガラス転移点（ＤＭＡ法）が１５０℃以上であることが望ましい。
封止体の例としては次のものを挙げることができる。
エポキシ系樹脂（ガラス転移温度（ＤＭＡ）：１７２℃、熱膨張係数（α１）：２３ｐｐｍ／℃、弾性率（ＲＴ）：３５ＧＰａ以下）
【００２６】
第１の配線層３１は比較的大電流が通電するため、第１の配線層３１の配線層の厚さは、第２のチップ２と接続される第３の配線層３３の配線層の厚さよりも厚くしてもよい。例えば第３の配線層３３の配線層の厚さが１５μｍである場合、第１の配線層３１の配線層の厚みは３０μｍ以上としてよい。
このため、パワー回路部を比較的大電流を通電する複数の第１のチップ（パワー素子）で構成する場合、第１のチップを第１の封止体５１の１層に横に並べて搭載し、比較的厚い第１の配線層３１を形成することにより、大電流通電するパワー素子の配線層を１層形成し、かつ、より微細パッドピッチの制御素子に対しても第３の配線層３３の配線層厚を薄くでき、より微細配線の形成が可能となり、素子の選択の自由度が増すので望ましい。
【００２７】
前記したように、パワー素子には、ＳｉのＭＯＳＦＥＴ、ＩＧＢＴのようにチップの主面とチップの裏面との両面に電極を持ち、チップ内を垂直方向に大電流通電させる縦型構造のものと、ＧａＮ ｏｎ Ｓｉのように片面にのみ、つまり主面にのみ電極をもち水平方向へ大電流を通電する横型構造のものとがある。
上記実施形態では縦型構造のものを用いた場合について説明したが、縦型構造及び横型構造のいずれにおいても、パワー回路部と制御回路部とを積層する場合には、第２の封止体５２の耐電圧性は重要である。
【００２８】
第１の電極１１及び第２の電極１２は、ＳｉＮやＳｉＯ２のパッシベーション膜に開口が形成されたＡｌ等の電極であり、その上にシードメタル層を形成し、このシードメタル層上にめっき技術等を用いて５ｕｍ厚程度のＣｕ膜等を形成すると、レーザーによるビア用開口形成の際のＡｌ電極のダメージを防止できる。また、第３の電極１３は、Ｓｉ、ＳｉＣの半導体基板に電極としてバックメタルが全面に形成され、オーミック接続されており、同様に必要に応じてめっき技術等を用いて５μｍ厚程度のＣｕ膜等を形成してもよい。
【００２９】
図１ではパワー素子の裏面側の接続構造については詳細には示していないので、この接続構造について述べる。
縦型構造のパワー素子の場合は、そのチップ裏面にバックメタルと呼ばれる金属膜層を形成し、これと第２の配線層３２とを電気的に接続する。その接続には、例えば５０μｍ厚の銀や銅の焼結材やはんだ材等の導電性材料を用いてダイボンドする方法や、大電流通電が可能なように多数の金属ビアを用いて接続する方法がある。
【００３０】
チップ裏面に層状に設けた導電性材料を用いて接続する場合と、金属ビアを用いて接続する場合とを比較する。
層状に設けた導電性材料によって接続する場合、導電性材料として現在一般的に用いられている鉛含有量が９５質量％のはんだの熱伝導率は３５Ｗ／ｍ・Ｋである。これに対し、金属ビアの材料であるＣｕの熱伝導率は３９８Ｗ／ｍ・Ｋであり、はんだの熱伝導率の約１１倍である。このため、金属ビアを用いて接続することが好ましい。また、金属ビアの熱伝導率を良くするために、Ｃｕのフィルドビアを第１のチップの面積に対して１／１０以上、例えば１／４以上の面積率で形成することが好ましい。
実際には、パッケージ熱抵抗のような温度低下に対して、熱伝導率の影響は反比例するため、１／４以上の面積のフィルドビアによる接続であれば、約２００Ｗ／ｍ・Ｋ以上の焼結Ａｇ材を層状に設けた場合と比べても、実際の温度低下はあまり大きく変わらない。
【００３１】
また、金属ビアの周囲には、チップをダイアタッチするための接着材を設けてもよい。その場合には、第１のチップ１と第２の配線層３２との熱膨張ミスマッチを吸収するために、ビア面積率を１／１０以上にし、第１のチップ領域の第２の配線層３２の配線層にスリット等を設け、接着材の弾性率を数十Ｍ〜数ＧＰａとし、厚みを例えば５〜２０μｍの範囲としてもよい。この接着材は封止材に用いた樹脂とは異なる樹脂から選択してもよい。
【００３２】
また、第１のチップ１を支持体１０１にダイアタッチするための接着材と支持体との間にさらに追加の封止体を設けてもよい。接着材は、樹脂成分が多く、比較的柔らかいものを用いると、チップとの熱膨張ミスマッチが緩和できるために望ましいが、追加の第６の封止体を設けると、接着材が第１の封止体と追加の第６の封止体とに囲まれているので、第２の配線層３２の導電パターン形成の際のエッチング等の工程で接着材に求められる耐エッチング液性を必ずしも必要としないので、接着材の選択範囲が広がる。
【００３３】
パワーデバイスは大電流を通電させると、オン抵抗によるジュール熱により温度上昇するために、放熱経路の確保が重要となる。第２の配線層３２を厚くすると、発生した熱が第２の配線層３２内を伝熱し、第１のチップ１の裏面側の放熱面積が増加し、放熱性向上が得られる。また、第１のチップ１の領域の第２の配線層を外部端子とすると、実装する有機基板、冷却板等への放熱経路が短く、ほぼ第１のチップと同サイズ、もしくはそれ以上の放熱領域が得ることができる。
【００３４】
第１のチップ１の裏面に電極を持つ場合には、第２の配線層３２が伝熱拡大層としての機能も有するが、チップの片面（Ｓ１面）にのみ電極を持つ場合でも、高熱伝導材料からなる第２の配線層３２を第１のチップ１の裏面の領域に設置することにより放熱性が向上する。
【００３５】
このようなパッケージ構造とすると、第２の封止体５２の厚みを薄く抑え、かつパワーデバイスで数千Ｖの電圧が印加しても耐圧を維持でき、ビアの挟ピッチ化や低背化の点で有利となる。
さらに好ましくは、第１の配線層３１の大電流通電配線上に第２のチップ（制御ＩＣ）２を配置するのではなく、例えば、第１の電極１１（ソース電極）や第３の電極１３（ドレイン電極）と電気接続する大電流通電配線上ではない領域の第２の封止体５２上や、第２の電極１２（ゲート電極）と電気的に接続する小電流通電配線上の領域の第２の封止体５２上に第２のチップ２を配置すると、第２のチップとの大電流／大電圧の耐電圧を確保でき、電界ノイズの影響を低減できる。
【００３６】
（第２の実施形態）
第２の実施形態を図２に示す。
本実施形態の半導体装置はパワー素子を含むパワー回路部と、制御素子を含む制御回路部とをワンパッケージ化したものである。
図２に示したものは、第２のチップ２を接着材３によって第１の配線層３１を封止材で封止した第２の封止体５２の上にダイボンドした後、ボンディングワイヤ２１によって第４の電極１４と第１の配線層３１の接続用ランド２２とをワイヤボンディングし、次いで、第２のチップ２及びボンディングワイヤ２１をモールド樹脂等の封止材で封止して第４の封止体５３を形成したものである。
【００３７】
（第３の実施形態）
第３の実施形態を図３に示す。
本実施形態の半導体装置はパワー素子を含むパワー回路部と制御素子を含む制御回路部とをワンパッケージ化したものである。
図３に示したものは、第２の封止体５２の第１の配線層３１上に接続用ランド２３を設けて、第２のチップ２を第４の電極１４を下向きにして、この電極１４と接続用ランド２３とをフリップチップ接続したのち、アンダーフィル樹脂４を第２のチップ２と第２の封止体５２との間の隙間に充填したものである。第２のチップ上の第４の電極１４と接続用ランド２３とを直接電気接続できるため、導通経路短により低インダクタンスとなり、さらに高速制御が可能となる。
【００３８】
（第４の実施形態）
第４の実施形態の半導体装置を図４に示す。
第４の実施形態の半導体装置はパワー素子を含むパワー回路部と制御素子を含む制御回路部とをワンパッケージ化したものである。
本実施形態の半導体装置は図１に示した第１の実施形態の半導体装置において、第１の配線層３１を封止材で封止してなる第２の封止体（Ａ）５２ａと、第２のチップ２を封止材で封止してなる第３の封止体５３との間に、第４の配線層３４を封止材で封止した第２の封止体（Ｂ）５２ｂ設けたものである。
この構造は次のようにして形成される。
第１の封止体５１上に第１の配線層３１を形成した後、この第１の配線層３１を封止材で封止して第２の封止体（Ａ）５２ａを形成する。次いで、第２の封止体（Ａ）５２ａ上に第４の配線層３４を形成し、この第４の配線層３４を封止材で封止して第２の封止体（Ｂ）５２ｂを形成する。
第２の封止体（Ｂ）５２ｂ上に第２のチップ２を積層し、第２のチップ２を封止材で封止して第４の封止体５３を形成する。
次いで、第４の封止体５３の表面に第３の配線層３３を形成し、この第３の配線層３３を封止材で封止して第５の封止体５４を形成する。
第２のチップ２の第４の電極１４は、金属ビア４４、第３の配線層３３、第４の封止体５３と第２の封止体（Ｂ）５２ｂとに形成された金属ビア４２を介して第４の配線層３４と電気的に接続されている。また、第４の配線層３４は第２の封止体（Ａ）５２ａ内に形成された金属ビア４５ｂ、第１の配線層３１及び金属ビア４６を介して第１のチップ１の第２の電極（ゲート電極）１２と電気的に接続されている。
このように、第１（第４）の配線層、第２の配線層及び第３の配線層を多層に設けることは、必要に応じて、金属ビア、封止体、配線層を逐次形成して、任意に実施することができる。
【００３９】
本実施形態である図４では、第２の封止体（Ａ）５２ａ内の第１の配線層３１に大電流通電配線及び小電流通電配線を含み、第２の封止体（Ｂ）５２ｂ内の第４の配線層３４に小電流通電配線と、大電流通電配線と同電位の配線とを含んでいる。
第２の封止体（Ａ）５２ａ及び第２の封止体（Ｂ）５２ｂはそれぞれ大電流通電配線と電気的に接続される第１の配線層及び第４の配線層を含む封止体であり、その耐電圧性は重要である。
また、このように第１のチップ１と第２のチップ２との間に複数の封止体層を設け、第２のチップ２と第１の配線層３１の大電流通電配線との間にグラウンドに接続した導電パターンを第４の配線層３４に設けると、リーク電流は第２のチップ２のＳｉ基板とは接続されず、特にパワー素子のスイッチング周波数が大きくなっても、第２のチップ２の信号が安定する。
【００４０】
第２の封止体５２内に配線層を多層に設ける場合には、大電流通電配線上に小電流通電配線を設けないことがより望ましいが、大電流通電配線上に小電流通電配線を設ける場合には、第４の配線層３４に含まれる小電流配線の電流は数十ｍＡであるので、リーク電流は数十μＡ以下であることが望ましい。
封止体の厚みバラツキを考慮すると、第２の封止体の封止材の絶縁抵抗率が１０１２Ω・ｃｍ以上であれば、第４の配線層３４が、第１の配線層３１の上にあって、第１の配線層３１上の第４の配線層３４の面積が例えば１ｃｍ２程度あったとしても、第２の封止体の厚みが１０μｍ以上あれば、第１の配線層３１と第４の配線層３４間の絶縁抵抗は１０９Ω程度となり、リーク電流を数μＡ以下に抑えることができる。
【００４１】
図４に示した構造においては、第２のチップ（制御素子）２のチップ厚が５０μｍ厚の場合は、第２のチップ２の回路面から第１の配線層３１までの距離が概略６０μｍ以上となるため、パワー素子のスイッチングによる電磁気ノイズに対する制御素子の影響を軽減できる。
また、大電流通電する第１の配線層３１上に第４の配線層３４を設け、第１の配線層３１と第４の配線層３４とを図４の点線で示すようにコの字上に電気的に接続すると第１の配線層３１の大電流の電流変化に対して逆位相の電界が生じ、パワー素子のスイッチングノイズが低減され、第３の配線層や、第２のチップ２への影響を小さくすることができる。この場合の大電流通電する第１の配線層３１と第４の配線層３４の電気的接続は、図４の点線で示すように第１の配線層３１のチップ外に引き出される通電経路の反対側に位置する金属ビア４５ａにより接続されることが望ましい。
【００４２】
またパワー素子１の過電流検知のために、グラウンドに接続された第１の電極１１、第１の配線層３１（第４の配線層３４）、金属ビア４２、第３の配線層３３及び金属ビア４４を介して第２のチップ２の第４の電極１４に電気的に接続する配線パターンを形成することもできる。このような層状の配線層を形成することは、電気接続経路の設計自由度が向上する。
【００４３】
実施形態１においては第２の封止体５２による半導体装置の厚さ方向の絶縁性向上効果に関して述べた。ところで第２の封止体５２の封止材は、ガラスクロスや不織布等の補強繊維を含まない、ポリイミド樹脂、エポキシ樹脂、エポキシ樹脂等にフィラーを含有させた縦横の構成が同じ絶縁体であることが好ましい。補強繊維を含まない封止材を用いることにより、補強繊維を含まない封止材は第１の配線層３１の上面だけではなく第１の配線層３１の側面にも配置されているので、半導体装置の水平方向に関しても同様の絶縁性向上効果が得られる。
【００４４】
（第５の実施形態）
第５の実施形態の半導体装置を図５Ａ，図５Ｂに示す。
図５Ａは第４の実施形態の半導体装置の第１の封止体５１の部分と第２の封止体（Ａ）５２ａと第２の封止体（Ｂ）５２ｂの部分とを示したものである。
図５Ａに示した構造を有する構造体をパッケージ化してパワー素子を含むパッケージとして用いることができる。
第１のチップ１においては大電流通電／大電圧通電用の第１の電極１１と、小電流通電／小電圧通電用の第２の電極１２とが同一面に設置されており、大電流通電／大電圧印加用の配線である第１の配線（Ａ）３１ａは第１の電極１１の上方に設けられ、小電流通電／小電圧印加用の配線である第１の配線（Ｂ）３１ｂは第２の電極１２の上方に設けられている。
そして、第１の配線（Ａ）３１ａと第１の配線（Ｂ）３１ｂとの間には第２の封止体（Ａ）５２ａが存在し絶縁性が良いため第１の配線３１ａと第１の配線３１ｂとの水平方向の間隔ｄ２がより小さくでき、小型化、高密度配線化が可能となる。
また、第２の封止体５２を用いることにより厚み方向の配線間の間隔ｄ１をより小さくすることができる。このため、第２の封止体を用いると、パワー回路部の薄膜化が可能となる。
【００４５】
なお、この効果は、第４の実施形態で示した第４の配線層３４を設ける場合のみでなく、下記のいずれの場合にも奏される。
・大電流通電用／大電圧印加用の配線と、小電圧印加用の配線とが同一配線層内にある場合
・大電流通電用／大電圧印加用の配線と小電圧印加用の配線とが多層配線である場合
・大電流通電用／大電圧印加用の配線と小電圧印加用の配線とが同一配線層内にあり、更にその上に小電流通電の配線層がある場合
【００４６】
例えば、従来の半導体装置は、製造工程時における反り防止および製品としての反り防止や強度確保の目的から、封止材として少なくとも一部に補強繊維にエポキシ樹脂などの熱硬化性樹脂を含浸し硬化させてなる剛性を有する複合材料（以下「プリプレグ」ということもある）からなる絶縁材料が用いられる。一方、第２の封止体５２は封止材としてガラスクロスや不織布等の補強繊維を含まない、縦横の構成が同じ絶縁材料を用いるため、耐電圧に対して同一配線層内及び厚さ方向ともに同様の効果が得られる。必ずしも、図５Ａに示すように第１の配線層３１と第４の配線層３４とからなる多層構造でなくとも、図５Ｂに示すように、１層の第１の配線層３１でも同様の効果が得られる。なお、第１のチップ１の第２の電極１２と金属ビア４３で電気的に接続されている第１の配線層３１ｂは、図示していないが、例えば、金属ビア４１、第２の配線層３２を介して、外部端子へ電気的接続される。
図５Ｂに示した構造を有する構造体をパッケージ化してパワー素子を含むパッケージとして用いることができる。
【００４７】
また、チップ、金属ビアのいずれかが隣接している第１の封止体５１においても、第２の封止体５２において用いた封止材と同一、または同様の特徴をもつ封止材を用いることにより、第１のチップ上の第１の電極１１と第２の電極１２との間隔をデバイス特性が得られる距離まで縮めて、第１の電極１１のサイズをより大きくし、第１の配線層３１との接続用の金属ビアをより多く形成できるため、パッケージのオン抵抗を下げることもできる。また、第１のチップの横に設置されるビア／チップ間、またはビア間の耐電圧を向上できる。
【００４８】
また、第２のチップ２は、例えば、Ｓｉデバイスの制御ＩＣの他、数Ａ以下／数Ｖ以下の小電流通電／小電圧印加で動作するセンサー等小電流動作素子であってもよい。さらに、制御回路部はパワー回路部のパッケージと図１、図２、図３に示したように積層しなくても、パワー回路部のパッケージの外部端子を介して電気的に接続される別パッケージを実装ボードでモジュール化してもよい。
【００４９】
図５Ａ又は図５Ｂに示す構造を有するパワー素子を含むパッケージと、制御素子をパッケージ化してなるパッケージと組み合わせてパワーモジュールとして使用することができる。
【００５０】
（第６の実施形態）
第６の実施形態を図６に示す。
本実施形態の半導体装置はパワー素子を含むパワー回路部と制御素子を含む制御回路部とをワンパッケージ化したものである。
図６に示したものは、第２のチップ２を接着材３によって第２の封止体（Ｂ）５２ｂにダイボンドした後、ボンディングワイヤ２１によって第４の電極１４と第４の配線層３４の接続用ランド２２とをワイヤボンディングし、次いで、第２のチップ、及びボンディングワイヤ２１を封止材で封止して第４の封止体５３を形成したものである。
【００５１】
（第７の実施形態）
第７の実施形態を図７に示す。
本実施形態の半導体装置はパワー素子を含むパワー回路部と制御素子を含む制御回路部とをワンパッケージ化したものである。
図７に示したものは、第２の封止体（Ｂ）５２ｂの上に接続用ランド２３を設けて、第２のチップ２を電極１４が下向きになるようにし、この電極１４と接続用ランド２３とをフリップチップ接続したのち、アンダーフィル樹脂４を第２のチップ２と第２の封止体（Ｂ）５２ｂとの間の隙間に充填したものである。
【００５２】
（第８の実施形態）
第８の実施形態を図８に示す。
図８は、図１に示した半導体装置において、ひとつの第１のチップ１として、その表面に第１の電極１１と第２の電極１２を、裏面に第３の電極をもつ縦型構造のパワー素子を用いた場合の、第１の配線層３１の配線層のパターンと第１のチップ１、第１のチップ横の金属ビア４１、第１の電極１１及び第２の電極１２上の金属ビア４３、第２の電極１２と第２のチップを電気的に接続する第２のチップ横の金属ビア４２のレイアウトの例を示したものである。なお、図１で積層された第２のチップは図８には図示していない。また第２のチップは別パッケージとして、実装ボード上でモジュール化してもよい。
図８では、オン抵抗を低減し、許容電流をアップするために、第１の電極１１と大電流通電配線である第１の配線層３１とを接続するための金属ビア４３を多数形成すると共に、第１の配線層３１を図８の左右両側へ櫛歯状に引き出し、第１のチップ１の第３の電極と同じ面側に形成する第２の配線層と接続するための金属ビア４１を第１のチップ横に多数形成する。金属ビア４１は第２の配線層３２（図示なし）に接続し、外部端子６０に電気的接続する。また、小電流／小電圧の第２の電極１２からの信号を少なくともひとつの金属ビア４３を形成し第１の配線層３１と接続し、第２のチップ横の金属ビア４２を用いて、第４の電極１４と同一面側の第３の配線層３３と接続する。
【００５３】
第１のチップ１内を縦方向に通電する大電流は、第１のチップ１の外側の通電経路の抵抗が低い領域に偏る。このため、第１の電極１１と接続される第１のチップ横の金属ビア４１の配置を、第１の電極１１に対して対称の位置に設ける。金属ビア４１の配置を、第１の電極１１に対して対称の位置に設ない場合には第１のチップ１内の通電経路がビアを設けた側に偏るのに対して、このように対称の位置に設けた場合には第１のチップ１内の通電領域の偏りを低減することができる。また、第１のチップ１内の通電面積を大きくすることにより実質的な第１のチップ１のオン抵抗を下げることができる。さらに、大電流が通電する第１の配線層を複数に分割し、隣接する第１の配線に通電する電流の向きを逆にすることにより、周囲の電磁場が打ち消され、インダクタンスや電磁場ノイズを低減することができる。
【００５４】
第１のチップ１が片面にのみ電極を持つ横型構造の場合には、チップ横のビアを形成せずに、第１の配線層３１と同一層、もしくは多層配線層を介して外部端子に電気的接続すると、第１のチップ１のサイズにより近いパッケージ外形となり、小型化ができる。
【００５５】
（第９の実施形態）
第９の実施形態を図９示す。
図９は、図１に示した半導体装置において、表裏に電極をもつ縦型構造の第１のチップ１を２つ使用する場合における、第１の配線層３１の配線パターンと、第１のチップ１、第１のチップ横の金属ビア４１、第１の電極１１及び第２の電極１２上の金属ビア４３、第２のチップ２、第２のチップ２横の金属ビア４２のレイアウトの例を示したものである。
第１のチップ１の第１の電極１１と第１の配線層３１とを金属ビア４３を介して電気的に接続し、第１の配線層３１は、第１のチップ横の金属ビア４１を介して第２の配線層３２（図示なし）に接続し、多層に形成した第２の配線層、もしくは単一層の第２の配線層３２を介して、外部端子６０に電気的に接続している。
【００５６】
制御ＩＣなどの小電流／小電圧の第２のチップ２を、第１のチップ１の第２の電極１２と接続した第１の配線層３１を覆う第２の封止体５２上に配置する。第２の電極１２に金属ビア４３を介して電気的に接続された第１の配線層３１は、上側へ接続される第２の封止体５２および第４の封止体内５３に形成した金属ビア４２を介して、第３の配線層３３に電気的に接続されている。なお、図９には第３の電極１３側に形成する第２の配線層３２や、第２のチップ２の第４の電極１４側に形成する第４の配線は図示していない。
【００５７】
このように配置すると、第２の電極１２からの信号は小電流／小電圧の電気信号であり、第２の電極１２と接続された第１の配線を覆う第２の封止体５２上に配置された第２のチップ２は大電流通電配線と近接していないので、より耐電圧性、耐リーク性、耐ノイズ性が確保できる。
パッケージ設計の際、図４に示した半導体装置のように、第４の配線層３４を設ける場合においても、第２のチップ２や小電流／小電圧の第４の配線層３４の配置は、大電流／大電圧の第１の電極１１からビア接続された第１の配線層３１の領域以外に配置するのが望ましいが、パッケージ外形、配線制約等を考慮して、第２の封止体５２（Ａ）ａ、第２の封止体（Ｂ）５２ｂを設けることにより、第２の封止体（Ａ）５２ａ上に第４の配線層３４を設け、第２の封止体（Ｂ）５２ｂ上に第２のチップ２を設けることができる。
【００５８】
なお、図９における第２の配線層３２（図示なし）については、第１の電極１１から第１の配線層３１と第１のチップ横の金属ビア４１とを介して左右２つの第１のチップ１を接続する第２の配線層３２の結線と、外部端子に接続する第２の配線層３２の結線がある。つまり、第１のチップ１の大電流通電経路を直列に接続する場合は、図右の第１のチップ１に対して、外部端子から第２の配線層３２を介して図右の第１のチップ１の第３の電極１３へ結線され、図右の第１のチップ１内をとおり、その第１の電極１１に接続された第１の配線層３１を図右の第１のチップ１の左横の金属ビア４１を介して、第２の配線層３２に電気的に接続し、外部端子及び図左の第２のチップの第３の電極１３に電気的に接続している。さらに図左の第１のチップ１内をとおり、その第１の電極１１、金属ビア４３、第１の配線層３１、図左の第１のチップ１の左横の金属ビア４１を介して第２の配線層３２に接続し、外部端子に至る大電流通電の経路となる。大電流通電のＯＮ／ＯＦＦは左右の第１のチップそれぞれの第２の電極に金属ビア４２を介して印加される第２のチップの信号により制御する。
【００５９】
図１０Ａに示した回路図は位置指令に基づいてモータ制御を行うための回路の一例である。また、図１０Ａに示すように、ゲート制御ＩＣ２０１ともう一組のＭＯＳＦＥＴを含んだ回路２００の構成をモジュール化（ワンパッケージ化）し、位置アンプ２０２、ポテンショメータ２０３、モータ２０４及び電源、グラウンド用の外部端子を設け、電気的に接続しモータの制御回路を形成することもできる。
図１０Ｂ、Ｃ、Ｅに示したものは、パワー回路部をパッケージ化したものと制御回路部をパッケージ化したものを中間基板２０８を用いてモジュール化し実装ボード２０７に実装したものである。
図１０Ｂ、Ｃには実装ボード２０７にパワー回路部２０５と制御回路部２０６が実装されている状態を示す。
【００６０】
前記パワー回路部２０５としては、図５Ａ、図５Ｂに示したような、制御回路部を有さず、パワー素子と、該パワー素子及びその周辺を封止する封止材とを含む第１の封止体と、第１の封止体上に設けた第１の配線層と、該第１の配線層を封止する封止材とを含む、第１の封止体上に設けた第２の封止体とからなるものであって、制御回路部と電気的に接続することが可能な端子を形成したものを用いることができる。
【００６１】
また、図５Ａの第２の封止体（Ｂ）５２ｂ側、図５Ｂの第２の封止体５２側も放熱ゲルのような接着材でヒートスプレッダ、ヒートパイプや筐体等の冷却体に接着することにより、パワー回路部２０５の上下両面からの放熱が可能となり、放熱性が向上することができる。その際、漏電等を防止すれば、図５Ａの第２の封止体（Ｂ）５２ｂ、図５Ｂの第２の封止体５２側も配線層を露出させる等してもよい。図１のような積層構造の場合でも複数の金属ビア４２を介して表層となる第３の配線層３３に接続し、好ましくは第３の配線層３３を大面積で形成することにより、同様にパッケージ両面への放熱により熱特性が向上する。
【００６２】
図１０Ｂに、第１のチップ１であるパワー素子（例えば逆電流防止用のダイオードを同一チップ内に形成したＭＯＳＦＥＴ）４つをそれぞれパッケージ化したパッケージ２０５と、第２のチップ２である制御素子をパッケージ化したパッケージ２０６とを、中間基板２０８を用いてモジュール化し、このモジュールを実装ボード２０７に実装した例を示す。
図９は一組のＭＯＳＦＥＴと１つの第２のチップ２をワンパッケージ化した場合であったが、図１０Ｃに、第２のチップ２を別パッケージ２０６とし、中間基板２０８に用いてモジュール化し、実装ボード２０７に実装した例を示す。
図１０Ｄに、第１のチップ１であるパワー素子を二つ直列に接続したものを二組並列に配置し、例えば第２のチップ２である制御素子と配線及び金属ビアを介してそれぞれの第１のチップ１上の計４つの第２の電極（ゲート）と電気接続しワンパッケージ化した半導体装置を直接実装ボード２０７に実装したものを示す。
図１０Ｅに、４つのパワー素子１をそれぞれパッケージ化したパッケージ２０５と１つの制御素子パッケージ化したパッケージ２０６とを、直接実装ボード２０７に実装した例を示す。
本発明は、上記したような、第１のチップを含むパッケージ２０５と第２のチップを含むパッケージとを中間基板２０８でモジュール化したもの(図１０Ｂ、１０Ｃ)、パワー回路部と制御回路部とをワンパッケージ化したもの(図１０Ｄ)、パワー素子をパッケージ化したもの（図１０Ｅに示すようなパワー回路部（パッケージ２０５）を実施形態として含む。
なお、ダイオードはパワー素子とは別素子であってもよく、その場合、パワー素子と同じパッケージに内蔵されていても、別に実装されていてもよい。
【００６３】
図１０Ａに示されるようにパワー素子は複数個用いられて回路を形成される。高耐圧で、小型化・薄型化可能な半導体装置であることの利点は、例えば、図１０Ａに示すように、ＭＯＳＦＥＴ（パワー素子）、及び制ゲート御ＩＣを個々にパッケージ化し、実装ボード上に設置してモジュール化しても、個々のパーケージが、図１６及び図１７に示すようにワイヤボンディングで接続する場合より、金属ビア４１を近接させ小型化・薄型化が可能であり、回路全体を小型、薄化型化できる。
【００６４】
さらに複数の素子をワンパッケージ化すると、パッケージ内に結線する配線が封止されるため、マイグレーション等の生成物によるリーク電流を防止できるため、より耐圧長寿命化が狙える。その際、複数のパワー素子を第１の封止体５１内に設けると、大電流／大電圧が許容できる比較的厚い配線としては、第１の封止体５１の上方にある第１の配線層３１及び第１の封止体５１の下方にある第２の配線層３２のみ形成すればよい。
このパワー素子を直列に接続した基本構成とゲート制御ＩＣとの構成は、ＤＣ−ＤＣコンバータや、モータ制御用回路等に用いられ、ワンパッケージ化する素子の組み合わせ・数量は、設計制約等により逐次決定し、薄型化、小サイズ化が図れる。
【００６５】
（半導体装置の製造方法）
第１の実施形態に係る半導体装置の製造方法について以下述べる。
＜第１のチップ及び支持体の準備工程（図１１Ａ参照）＞
図１１においては、パネルに多面付けされた製品単位の内、１つの製品単位部分の製造工程を示している。第１の電極１１、第２電極１２及び第３の電極１３を有する第１のチップ１と、第１のチップ１を支持するための支持体１０１と、第１のチップ１を支持体１０１に搭載するための接着材３を準備する。図１２Ａに示すように支持体１０１は、表面に応力緩和層１１６及び接着層１１７を介して銅箔キャリア１２１と極薄銅箔１２０とからなる銅箔キャリア付き極薄銅箔１１８を貼り付けて形成される。支持体１０１は、パネルに剛性を与え製造工程流動中の反り防止の役割を果たす。
【００６６】
前記応力緩和層について説明する。一般に金属と樹脂とでは熱膨張係数に大きな差があるため、支持体として金属基板を用いた半導体パッケージの製造工程においては、金属基板と半導体素子を封止する樹脂との間における熱膨張係数の差に起因して内部応力が発生し、封止体に反りが発生する。応力緩和層の役割は、平板１１５の物性値と第１の封止体５１の物性値との差に起因する内部応力（支持体１０１と第１の封止体５１との境界面に生じる応力）を低減することである。そのため、応力緩和層１１６としては、平板１１５及び第１の封止体５１の弾性率より小さい弾性率を有する絶縁層を用いることが望ましい。
【００６７】
具体的には、同一温度条件下で、平板１１５の弾性率をＡ、応力緩和層１１６の弾性率をＢ、第１の封止体５１の弾性率をＣとした場合、Ａ＞Ｃ＞Ｂ若しくはＣ＞Ａ＞Ｂが成り立つように、平板１１５、応力緩和層１１６及び第１の封止体５１の組み合わせを決定すればよい。
【００６８】
このように応力緩和層１１６は、低弾性であることが望ましい。例えば、約２５℃（室温）の温度領域で２ＧＰａ以下、かつ、１００℃を超える温度領域で１００ＭＰａ以下の弾性率を有することが望ましい。それぞれの温度領域において弾性率に上限を設けた理由は、それら上限値を超えると応力緩和層１１６が硬すぎて応力緩和層としての機能が落ちてしまうからである。
【００６９】
すなわち、室温においては、ある程度の硬さがあっても（弾性率が高くても）応力緩和層１１６として十分機能するため、応力緩和層１１６の弾性率は、少なくとも２ＧＰａ以下であればよい。一方、熱硬化性樹脂の硬化温度（１７０℃前後）付近など、１００℃を超える温度領域（望ましくは１５０℃を超える温度領域）においては、応力緩和層１１６の弾性率を１００ＭＰａ以下とする。そのような高温域で１００ＭＰａを上回ると、応力緩和層としての機能を果たせなくなる虞があるからである。
【００７０】
なお、弾性率が低ければ低いほど応力緩和層としての機能は高くなるが、あまりにも弾性率が低すぎると流動性が極端に高くなり、もはや層としての形状を維持できなくなる虞がある。したがつて、室温から２６０℃（リフロー温度）の範囲内において形状を維持できる範囲の弾性率であることが条件となる。また、応力緩和層１１６として、上述した弾性率の関係を満たす絶縁層を用いた場合、結果的に、同一温度条件下で、平板１１５の線膨張係数をａ、応力緩和層の線膨張係数をｂ、第１の封止体５１の線膨張係数をｃとすると、ａ≦ｃ＜ｂ（又は、ａ≒ｃ＜ｂ）が成り立つ。一般的に、金属基板の線膨張係数は、２０ｐｐｍ／℃程度であり、第１の封止体５１の線膨張係数は、数十ｐｐｍ／℃程度である。そのため、本実施形態に係る半導体装置では、２００℃以下の温度領域において、線膨張係数が１００〜２００ｐｐｍ／℃、望ましくは１００〜１５０ｐｐｍ／℃である絶縁層を用いる。なお、２００℃以下の温度領域という条件は、半導体装置の製造工程における上限温度が２００℃前後であることに因る。少なくとも半導体装置の製造工程中において、線膨張係数が前述の範囲に収まることが望ましいという趣旨である。
【００７１】
さらに、本発明の実施形態に係る半導体装置では、応力緩和層として、５％質量減少温度が３００℃以上である接着材を用いることが望ましい。この条件は、一般的なリフロー温度が２６０℃前後であるため、リフロー処理を経ても質量減少の少ない絶縁層（すなわち、リフロー耐性のある絶縁層）を用いることにより、半導体装置の信頼性の低下を防ぐためである。なお、「質量減少温度」とは、物質の耐熱性を示すために用いられる指標の一つであり、窒素ガスや空気を流しながら、室温から徐々に微量の物質を加熱していき、一定の質量減少が起きる温度で示す。ここでは、５％の質量減少が起きる温度を示している。
【００７２】
さらに、応力緩和層１１６として、平板１１５（鉄合金や銅合金等の代表的な金属材料で構成される基板）と第１の封止体５１（エポキシ系、フェノール系またはポリイミド系などの樹脂）の双方に対して、ＪＩＳの碁盤目テープ試験（旧ＪＩＳＫ５４００）において「分類０」に分類される密着力を有する樹脂を用いることが望ましい。これにより、平板と第１の封止体５１との聞の密着性を高め、さらに第１の封止体５１の膜剥がれを抑制することができる。
【００７３】
上記のように、応力緩和層として、（１）同一温度条件下で、平板１１５の弾性率をＡ、応力緩和層１１６の弾性率をＢ、第１の５１封止体の弾性率をＣとした場合、Ａ＞Ｃ＞Ｂ若しくはＣ＞Ａ＞Ｂが成り立つこと、（２）同一温度条件下で、平板１１５の線膨張係数をａ、応力緩和層の線膨張係数をｂ、第１の封止体５１の線膨張係数をｃとした場合、ａ≦ｃ＜ｂ（又は、ａ≒ｃ＜ｂ）が成り立つこと、の少なくともいずれか１つ（望ましくは全て）を満たすことが好ましい。これにより、平板１１５と第１の封止体５１との間の物性値の差に起因する内部応力の発生を低減し、平板１１５や第１の封止体５１に極力反りを発生させないようにすることができる。
なお、応力緩和層１１６に関しては、特願２０１４−１２５９８２号（半導体パッケージ及びその製造方法）を参考にすることができる。
【００７４】
平板１１５は、樹脂硬化体又はステンレススチール、４２アロイ、銅、銅合金等の金属板を用い、サイズとしてはプリント配線板のワークサイズを適用し、例えば４００ｍｍ×５００ｍｍ、５００ｍｍ×６００ｍｍなどを用いることができる。従来のウェハレベルパッケージングに対し、大面積のパネル状態で製造工程を流動させることで生産効率が高まり、低コスト化が可能となる。前記銅箔キャリア付き極薄銅箔１１８の上下向きは、製品側が１．５μｍ〜５μｍの極薄銅箔となるようにする。銅箔キャリア付き極薄銅箔１１８としては、プリント配線板のＭＳＡＰ（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）回路形用やコアレス基板の製造用途として広く使われている市販品を用いることができる。
【００７５】
なお、製造工程を流動中に銅箔キャリア付き極薄銅箔１１８が剥がれるのを防止するために、銅箔キャリア付き極薄銅箔１１８のサイズを平板１１５、接着層１１７及び第１の封止体５１より小サイズとし、銅箔キャリア１２１と極薄銅箔１２０の境界端部を前記接着層１１７及び前記第１の封止体５１で被覆保護することができる。
【００７６】
後述する図１１Ｌに示されるように支持体１０１は製品から剥離される。なお、銅箔キャリア１２１と極薄銅箔１２０とからなる銅箔キャリア付き極薄銅箔１１８は支持体１０１を構成する部材であるが、支持体１０１を剥離する際には極薄銅箔は製品側に残され、次いでエッチングして除去される。
【００７７】
また、この応力緩和層１１６は支持体１０１の一部を構成して製造工程途中で第１の封止体５１から剥離されてもよく、半導体装置の製品側に残されてもよい。
応力緩和層１１６が製造工程途中で第１の封止体５１から剥離される場合は、応力緩和層１１６は製造工程中における半導体装置の反りを抑制するものである。この場合、支持体１０１を剥離した後における半導体装置の反り抑制の役割は、図１で示す半導体装置の場合には、第１のチップに対して支持体１０１と逆側の表面にある第４の封止体５３が、また、図５で示す半導体装置の場合には、第２の封止体５２（５２ａ及び５２ｂ）がそれぞれ反り調整層として機能することによって担う。
【００７８】
支持体１０１を剥離する際には、図１２ＢのＡからＢの点線部分でパネルを切断し、銅箔キャリア１２１と極薄銅箔１２０の境界端部を再び露出させることで、支持体１０１の剥離は容易となる。さらに、工程能力を高める等の目的で製造工程途中でパネルを分割、切断する場合がある。このような場合には、銅箔キャリア付き極薄銅箔の剥がれ防止策として、図１２Ｃに示すように、切断部分（図１２ＣのＣからＤの点線部分）の銅箔キャリア付き極薄銅箔１１８を銅箔キャリア１２１の厚み方向の途中までハーフエンチングを行い銅箔キャリア付き極薄銅箔１１８に溝１２２を形成し、この溝１２２に第１の封止体５１を充填する。第１の封止体５１が充填されることで、パネルを分割、切断した後の銅箔キャリア１２１と極薄銅箔１２０の境界端部を前記第１の封止体５１によって被覆保護することができる。支持体１０１を剥離する際には、図１２ＣのＥからＦ、Ｅ’からＦ’の点線部分でパネルを切断し、銅箔キャリア１２１と極薄銅箔１２０の境界端部を再び露出させることで、支持体１０１の剥離が容易となる。
【００７９】
次に図１１Ａに示すように極薄銅箔１２０上にセミアディティブ工法によって金属配線層１０２を形成する。セミアディティブ工法に限定されるものではないが、極薄銅箔１２０を電解銅めっきのシード層として使えることや、回路形成のファイン化に適している点などから、当該工法を適用するのが好ましい。
【００８０】
既に述べたように、第１のチップ１と接着材３との熱膨張ミスマッチを緩和する効果及び接着材３の耐エッチング液性の効果が得られるように、図１３Ａに示すように、金属配線層１０２上に前記第１の封止体５１を形成する前に第６の封止体６１を形成してもよい。また既に述べたように、放熱性を良好にするために、図１３Ｂで示すように金属配線層１０２を第１のチップ１の領域に形成し、第１のチップ１を導電材１０３でダイアタッチしてもよい。または、第１のチップ１を表裏面を逆に搭載して、第１の電極１１及び第２の電極１２を非導電性樹脂を予め設置したフリップチップボンディング（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ ＦｉｌｍまたはＰａｓｔｅ Ｆｌｉｐ−Ｃｈｉｐ Ｂｏｎｄｉｎｇ）により第２の配線層と接続してもよい。
これらの場合には、第２の配線層を金属薄膜配線１０２で兼ねることもできる。
【００８１】
＜第１のチップの支持体への搭載工程（図１１Ｂ参照）＞
主面を上向きにした第１のチップ１を支持体１０１の表面に接着材３を介して搭載する。
【００８２】
＜第１のチップの封止工程（図１１Ｃ参照）＞
第１のチップ及びそれらの周辺を層状の封止材で封止して第１の封止体５１を形成する。
【００８３】
＜金属ビア用の開口を形成する工程（図１１Ｄ参照）＞
次に、第１の封止体５１に第１のチップ１の第１の電極１１及び第２の電極１２と第１の配線層３１とを接続する金属ビアを形成するための開口４３ａを形成する。また、同時に第１の配線層３１と第２の配線層３２とを接続する金属ビアを形成するための開口４１ａを形成する。開口形成には、Ｃ０２レーザー加工、ＵＶ一ＹＡＧレーザー加工等の従来技術を用いることができる。
【００８４】
＜金属ビア形成工程（図１１Ｅ参照）＞
次に、セミアディティブ工法やＭＳＡＰ工法等の従来技術を用いて、開口４１ａ及び開口４３ａに金属ビア４１及び金属ビア４３を形成すると共に、第１の配線層３１を形成する。半導体装置を使用時、通電する最大電流仕様によりビアは導電材を充填したフィルドタイプや充填していないコンフォーマルタイプのビアを形成する。なお大電流通電ビアについては、導電材を充填したフィルドタイプのビアを形成しビア抵抗を低減するのが望ましい。
【００８５】
＜第２の封止体を形成する工程（図１１Ｆ参照）＞
次に、第１の配線層３１の上面及び側面を封止材で封止して第２の封止体５２を形成する。大電流通電配線が多層に及ぶ場合には、第２の封止体５２の形成、穴あけ加工、及び回路形成を繰り返すことで複数層からなる第２の封止体５２を形成することができる。例えば第２の封止体を図４に示したように５２ａ及び５２ｂからなる２層構成とすることができる。
【００８６】
＜第２のチップを搭載する工程（図１１Ｇ参照）＞
第２の封止体５２上に接着材３を用いて第２のチップ２を搭載する。本工程において用いる接着材としては、後述する図１１Ｎで示した工程におけるパターニング等処理条件が異なる場合、図１１Ａで用いた接着材と異なる材料を用いることができる。
【００８７】
＜第４の封止体を形成し、開口を形成する工程（図１１Ｈ参照）＞
第２のチップ２及び第２の封止体５２の表面を封止材で封止して第４の封止体５３を形成する。
【００８８】
＜金属ビア用の開口を形成する工程（図１１Ｉ参照）＞
図１１Ｄで示した工程と同様に、第４の封止体５３の表面から第２のチップ２の第４の電極１４にまで達する開口４４ａを形成する。また、第４の封止体５３の表面から第１の配線層３１まで達する開口４２ａを形成する。
【００８９】
＜第３の配線層及び金属ビアを形成する工程（図１１Ｊ参照）＞
図１１Ｅに示した工程と同様に、第４の封止体５３の表面に第３の配線層３３を形成し、開口４２ａ及び開口４４ａに金属ビア４３及び金属ビア４４を形成する。
【００９０】
＜第３の封止体を形成する工程（図１１Ｋ参照）＞
第３の配線層３３及び金属ビア４２、４４を封止材で封止して第５の封止体５４を形成する。第２のチップ２の第４の電極と接続される金属ビア４２、４４は、小電流／小電圧のみであれば、コンフォーマルタイプのビアであってもよく、第５の封止体５４でビアの中央分も充填する。以上により、第１の封止体５１、第２の封止体５２、第４の封止体５３及び第５の封止体５４からなる積層体を得る。
以下では上記積層体を絶縁材料層１３０ということがある。
【００９１】
＜支持体を分離する工程（図１１Ｌ、図１１Ｍ参照）＞
図１１Ｌに示すように、支持体１０１を前記絶縁材料層１３０から分離する。
図１１Ｍは支持体１０１を分離した後の状態を示す。支持体１０１は、平板１１５、応力緩和層１１６、銅箔キャリア１２１と極薄銅箔１２０とからなる銅箔キャリア付き極薄銅箔１１８で構成されるが、支持体１０１を剥離する際には銅箔キャリア１２１と極薄銅箔１２０との界面で分離し、極薄銅箔１２０は製品側に残され、次いでエッチングして除去される。また、銅箔キャリア１２１を第１のチップ１側にすることによって、銅箔キャリア１２１を製品側に残すこともできる。これにより、例えば、第１のチップ１を、導電材で比較的厚い銅箔キャリア１２１にダイアタッチし、支持体１０１を分離した後、銅箔キャリア１２１をエッチング等でパターニングすることにより、第２の配線層３２として用いることもできる。
【００９２】
前述したように、第１の封止体５１、第２の封止体５２及び第４の封止体５３としては、ガラスクロスや不織布等の補強繊維を含まない熱硬化樹脂を用いる場合、支持体１０１はパネルに剛性を与え製造工程流動中の反り防止の役割を果たす。第１のチップ１を複数並べて配置するとパネルの剛性は向上するが、それでも支持体１０１を分離した後においては、製品部を形成する絶縁材料の種類、第１のチップ１（パワー素子）や第２のチップ２（制御Ｉ）の配置及び配置される層数、半導体装置の占める体積、銅箔部の面積比率（残同率）等に応じて一定の反りを示す。
【００９３】
そこで、支持体１０１を分離する前に、支持体１０１とは反対側の表面に、製品部が示す反りの方向とは反対の方向の反りを示す層（以下、「反り調整層」という）を配置して製品部の反りを相殺し、もって半導体装置の反りを低減する。反り調整層は製品部との熱膨張係数のミスマッチによって反りを生じる層であり、例えば、図１の第５の封止体５４もしくは図５の第２の封止体（Ｂ）５２ｂのような単一の材料からなる層であっても良く、図２に示す電子部品を含む第４の封止体５３もしくは図７のアンダーフィル樹脂４であっても良い。具体的には、反り調整層は、絶縁樹脂からなる層又は１つないし複数の電子部品と該電子部品を封止する絶縁樹脂とからなる層が好ましい。反り調整層を第５の封止体５４もしくは図５の第２の封止体（Ｂ）５２ｂの単一の絶縁樹脂だけとする場合は、ゾルダーレジスト材料を適用してもよい。また、所望の物性値を得るなど樹脂組成物の設計の容易さを考えると、光硬化機構を用いない熱硬化型樹脂を適用するのが好ましい。熱硬化型の場合は、たとえば該樹脂を硬化させた後、レーザー直描や、銅箔またはドライフィルムをマスクにしてレーザー加工、ブラスト処理、過マンガン酸塩水溶液等でエッチングを行うことで所望のソルダーレジスト・パターンを形成することができる。
【００９４】
また、例えば、第１のチップ１（パワー素子）を第１の封止体５１の１層に横に並べて搭載し、第２のチップ２（制御ＩＣ）を第４の封止体で封止した場合、図１０Ａの回路図で示すように、第１の封止体内に占めるチップ体積よりも、第４の封止体内に占めるチップ体積が小さくなる。従って、第１の封止体内に占める封止材の体積よりも第４の封止体内に占める封止材の体積が大きくなる。このため、反り調整層の材料としては、第４の封止体の成形後の硬化収縮、及び常温まで降温する際に生じる熱圧縮を相殺するように、第４の封止体より２００℃以下の温度領域における線膨張係数が小さい絶縁材料を用いるとよい。
【００９５】
具体的には、例えば反り調整層として特定の絶縁樹脂からなる層を選択したとき、半導体装置の反りが低減されるように、絶縁材料層１３０の反りを調整するために、絶縁材料層１３０を形成する絶縁材料の種類、半導体素子の配置および配置する層数、半導体素子装置の占める体積率、銅箔部の面積比率（残銅率）等を設計することが考えられる。また、反り調整層として電子部品と該電子部品を封止する絶縁樹脂とからなる層を用いる場合には、絶縁材料層１３０の反りを相殺するように、絶縁材脂の種類、電子部品の配置及び電子部品の占める体積率等を設計することが考えられる。
【００９６】
＜金属ビア用の開口を形成、第２の配線層及び金属ビアを形成する工程（図１１Ｎ参照）＞
支持体１０１を分離し、製品側に残された極薄銅箔をエッチング除去したのち、反り調整層により反りを低減した状態で、第１のチップ１の第３の電極１３と電気的に接続する金属ビアを形成するための開口を第１のチップ１を支持体１０１に固着するために使用された接着材層にＣ０２レーザー加工、ＵＶ一ＹＡＧレーザー加工等の従来技術を用いて形成する。その後、第３の電極と電気的接続するように、セミアディティブエ法やＭＳＡＰ工法等の従来のめっき技術を用いて、絶縁材料層１３０の裏面に第２の配線層３２を形成すると同時に第１のチップ１の第３の電極１３と第２の配線層３２とは金属ビア４７によって接続する。
【００９７】
また、反り緩和層の効果と例えば図８もしくは図９で示したような比較的厚く広範囲に及んだ第１の配線層のパターンと第２の配線層で複数の第１のチップ１を挟んだ構造により、剛性を確保し、反りを抑制することができる。
【００９８】
ここまで第１のチップ１を、表面に第１の電極１１と第２の電極１２を有し、裏面側に第３の電極１３を有するように配置した場合を例に挙げて説明した。しかしながら、ここで説明したパターニングされた第２の配線層３２と金属ビア４７を介して第１のチップ１上の電極と電気的接続を得ることは、第１のチップ１の表裏面の電極数には無関係にできるため、第１のチップ１の表裏には限定されず、前記の第１のチップ１の表裏を逆にして、裏面に第１の電極１１と第２の電極１２を有し、表面に第３の電極１３を有するように配置してもよい。この場合には、第１の電極１１と第２の電極１２を有している側の第１の封止体と接している封止体が第１の封止体上に設けた第２の封止体となる。
【００９９】
＜配線保護層を形成する工程（図１１Ｏ参照）＞
第２の配線層３２上に配線保護層（ソルダーレジスト層）として第３の封止体５５を形成し、外部端子用開口６０ａを形成する。なお、この例では、外部端子６０ａを第１のチップ１の第１の電極１１と逆面側の第３の電極１３側に形成する例を示したが、第２の配線層３２は、電気的接続のみの用途で用い、外部端子６０を第１のチップ１の第１の電極１１と同じ面側に形成してもよく、その場合、外部端子は第５の封止体５４の形成時や、図５の第２の封止体（Ｂ）５２ｂの形成時に外部端子用の開口を設け、外部端子を形成してもよく、導通経路によるオン抵抗、放熱経路によるパッケージ熱抵抗、外部端子数等を考慮し、外部端子を配置する。
支持体１０１を分離した後の金属配線層（第２の配線層３２）及び配線保護層（第３の封止体５５）等は、層上に形成するため、１５０℃以下の比較的低温で形成し、熱収縮量を抑え、反りを低減することが望ましい。
【０１００】
＜外部端子を形成する工程（図１１Ｐ参照）＞
開口６０ａ内の第２の配線層３２にめっき膜を形成して外部端子６０を形成する。必要に応じて、はんだボール等を形成してもよい。次に、ブレード等で個片化することにより、本発明の第１の実施形態による半導体装置を得る。
【０１０１】
なお、上記では図１に示される第１の実施形態の半導体装置の製造方法について述べたが、他の実施形態の半導体装置の製造は、上記第１の実施形態の半導体装置の製造方法の工程を省略したり、応用することにより当業者であれば容易になし得る。
【０１０２】
例えば、第２の封止体５２及び第４の封止体５３をそれぞれ複数設けることにより、複数個の第1のチップ１を複数の第２の封止体のそれぞれに配置し、第２のチップ２を複数の第４の封止体のそれぞれに配置することができる。
図１４に示した例は、二つの第１のチップ１を第1の封止体（Ａ）５１ａ中に配置し、第１の封止体（Ａ）５１ａの上に第１の配線（Ａ）３１ａを配置し、他の二つの第１のチップ１を第１の封止体（Ｂ）５１ｂ中に配置したものである。そして、第１の封止体（Ｂ）５１ｂの上に第１の配線層（Ｂ）３１ｂを封止材で封止した第２の封止体５２を積層し、この第２の封止体５２上に第２のチップ２を封止した第４の封止体５３を積層し、この第４の封止体５３上に第３の配線層３３を封止した第５の封止体５４を積層する。
【０１０３】
また、上記ではパワー素子として、一方の面にソース電極とゲート電極を、また、他方の面にドレイン電極を配置し、ソース電極からドレイン電極に垂直方向に通電する縦型構造のものについて実施形態を説明した。
しかしながら、本発明は、ソース電極とドレイン電極とゲート電極とが同一面に配置され、ソース電極からドレイン電極に水平方向に通電する横型構造のものについても適用可能である。
【０１０４】
図１５Ａに示すものは、二つの横型構造のパワー素子１を第１の封止体５１内に封止したものである。パワー素子１は一方の面にソース電極１１ａ、ドレイン電極１１ｂ及びゲート電極１２を有しており、その裏面にはバックメタル層７０が設けられている。
図に示すように電流はドレイン電極１１ｂ側からパワー素子内を通ってソース電極１１ａ側に流れ、第１の配線層３１及び金属ビア４１を通って外部端子６０に流れる。
図１５Ａに示したものでは、バックメタル層７０には金属ビア４７が接触しており、金属ビア４７は放熱経路を形成している
【０１０５】
また、図１５Ｂに示したものは、図１５Ａに示したものにおいて、バックメタル層７０に導電材１０３を接触させたものであり、導電材１０３は放熱経路を形成している。
【０１０６】
このように、ガラスクロスや不織布等の補強繊維を含まない熱硬化樹脂を封止体に用いると、付随する第１の配線層３１のファイン化、前記金属ビアの小径化、及び層間厚の薄化ができるため、高密度配線が可能となり、層数低減の効果等半導体装置の小型・薄型化が可能となる。また、大電流通電配線を封止する第１の封止体５１、第２の封止体５２、金属ビア及び金属配線層１０２を逐次積層によって行い多層化でき、第１のチップ１の複数層への配置も第１の封止体５１、第２の封止体５２の多層化、第２のチップ２の複数層への配置も封止する第４の封止体５３、第５の封止体５４、配線層を逐次積層できるので、任意の単数又は複数層面に任意の数のパワー素子、制御素子を搭載することが可能である。配線設計の自由度が増すほか、支持体１０１の剛性付与機能が、工程途中で反り調整層および第１の配線層／第１のチップ／第２の配線層の剛性へと引き継がれることにより、製造バンクエンドエ程中の流動品及び完成品の反り特性は低下することなく維持され、反り対策として残銅率等とのバランス設計が可能となる。
また、前記した本実施形態にかかる半導体装置の構造及び製造方法を採用することにより、前記図１０Ａに示したような回路に限らず、汎用性のある回路設計が可能となる。
【符号の説明】
【０１０７】
１  第１のチップ（パワー素子）
２  第２のチップ（制御素子）
３  接着材
４  アンダーフィル樹脂
１１  第１の電極（ソース電極）
１１ａ  ソース電極
１１ｂ  ドレイン電極
１２  第２の電極（ゲート電極）
１３  第３の電極（ドレイン電極）
１４  第４の電極
２１  ボンディングワイヤ
２２、２３  接続用ランド 
３１  第１の配線層
３１ａ  第１の配線（Ａ）、大電流通電配線
３１ｂ  第１の配線（Ｂ）、小電流通電配線
３２  第２の配線層
３３  第３の配線層
３４  第４の配線層
４１、４２、４３、４４、４５ａ、４５ｂ、４６、４７  金属ビア
４１ａ、４２ａ、４３ａ、４４ａ  ビア用開口
５１  第１の封止体
５２  第２の封止体
５２ａ  第２の封止体（Ａ）
５２ｂ  第２の封止体（Ｂ）
５３  第４の封止体
５４  第５の封止体
５５  第３の封止体（ソルダーレジスト層）
６０  外部端子
６０ａ  外部端子用開口
６１  第６の封止体
７０  バックメタル
１００  ２００  半導体装置（パワーモジュール）
１０１  支持体
１０２  金属配線層
１０３  導電材
１１５  平板
１１６  応力緩和層
１１７  接着層
１１８  銅箔キャリア付き極薄銅箔
１２０  極薄銅箔
１２１  銅箔キャリア
１２２  銅箔キャリア付き極薄銅箔の溝
１３０  絶縁材料層
２００  ゲート制御ＩＣとＭＯＳＦＥＴを含む回路
２０１  ゲート制御ＩＣ
２０２  位置アンプ
２０３  ポテンショメータ
２０４  モータ
２０５  パワー回路部、パッケージ
２０６  制御回路部、ッケージ
２０７  実装ボード
２０８  中間基板
Ｃ１  大電圧の電気的接続
Ｃ２  小電圧の電気的接続
Ｓ１  第１チップの主面
Ｓ２  第１チップの裏面
Ｓ３  第１チップの側面
ｄ１、ｄ２  間隔
【図１】
2018085452.tif 000003
【図２】
2018085452.tif 000004
【図３】
2018085452.tif 000005
【図４】
2018085452.tif 000006
【図５】
2018085452.tif 000007
【図６】
2018085452.tif 000008
【図７】
2018085452.tif 000009
【図８】
2018085452.tif 000010
【図９】
2018085452.tif 000011
【図１０】
2018085452.tif 000012
【図１１−１】
2018085452.tif 000013
【図１１−２】
2018085452.tif 000014
【図１１−３】
2018085452.tif 000015
【図１１−４】
2018085452.tif 000016
【図１２】
2018085452.tif 000017
【図１３】
2018085452.tif 000018
【図１４】
2018085452.tif 000019
【図１５】
2018085452.tif 000020
【図１６】
2018085452.tif 000021
【図１７】
2018085452.tif 000022
【図１８】
2018085452.tif 000023