(57)【要約】【課題】記憶容量の大きい記憶装置を提供する。【解決手段】可撓性を有する基板上に、半導体装置を設けた記憶装置を構成する。半導体装置は、メモリセルを有し、駆動回路などを用いることで、該メモリセルへのデータの書き込み、又は該メモリセルからのデータの読み出しを行うことができる。半導体装置を可撓性基板に設ける方法としては、例えば、剥離層の有する基板上に半導体装置を形成して、該半導体装置を剥離して可撓性の有する基板に転置する方法などが挙げられる。半導体装置を可撓性基板上に設けることにより、記憶装置を、例えば、該基板を蛇腹状に曲げ畳んだ構造、該基板をロール状に巻いた構造などにすることができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１基板と、第１半導体装置と、第２半導体装置と、第１端子と、第１領域と、を有し、
前記第１半導体装置は、前記第１基板上に設けられ、
前記第１端子は、前記第１基板上に設けられ、
前記第１領域は、前記第１半導体装置が、前記第２半導体装置と重畳する領域を有し、
前記第１端子は、前記第１半導体装置と電気的に接続され、
前記第１基板は、曲げ畳まれている構造を有することを特徴とする記憶装置。
【請求項２】
請求項１において、
配線と、接合層を有し、
前記第２半導体装置は、前記第１基板上に設けられ、
前記配線は、前記第１基板上に設けられ、
前記配線は、前記曲げ畳まれている構造の曲がっている領域に少なくとも設けられ、
前記第２半導体装置は、前記配線を介して、前記第１半導体装置と電気的に接続され、
前記接合層は、前記第１半導体装置と前記第２半導体装置との間に設けられることを特徴とする記憶装置。
【請求項３】
請求項１において、
第２基板と、第２端子と、接合層と、第１配線と、第２配線と、を有し、
前記第１配線は、前記第１基板の曲がっている領域に少なくとも設けられ、
前記第１配線は、前記第１半導体装置と前記第２端子との間を電気的に接続する機能を有し、
前記第２半導体装置は、前記第２基板上に設けられ、
前記第２端子は、前記第２基板上に設けられ、
前記第２基板は、前記接合層を介して、前記第１基板と重畳する領域を有し、
前記第２基板は、前記第１基板に沿って、曲げ畳まれている構造を有し、
前記第２配線は、前記第２基板の曲がっている領域に少なくとも設けられ、
前記第２配線は、前記第２半導体装置と前記第２端子との間を電気的に接続する機能を有することを特徴とする記憶装置。
【請求項４】
請求項３において、
第２領域と、第３領域と、を有し、
前記第２領域は、前記第１端子を含む領域を有し、
前記第３領域は、前記第２端子を含む領域を有し、
前記第２領域と前記第３領域のそれぞれは、互いに異なる領域であることを特徴とする記憶装置。
【請求項５】
請求項４において、
前記第１領域は、前記第２領域と重畳する領域を有し、
前記第１領域は、前記第３領域と重畳する領域を有することを特徴とする記憶装置。
【請求項６】
第１基板と、第２基板と、第１半導体装置と、第２半導体装置と、第１端子と、第２端子と、接合層と、第１乃至第３領域と、を有し、
前記第１半導体装置は、前記第１基板上に設けられ、
前記第１端子は、前記第１基板上に設けられ、
前記第１半導体装置は、前記第１端子と電気的に接続され、
前記第２半導体装置は、前記第２基板上に設けられ、
前記第２端子は、前記第２基板上に設けられ、
前記第２半導体装置は、前記第２端子と電気的に接続され、
前記第１領域は、前記第１端子を含む領域を有し、
前記第２領域は、前記第２端子を含む領域を有し、
前記第３領域は、前記第１半導体装置が、前記接合層を介して、前記第２半導体装置と重畳される領域を有し、
前記第１乃至第３領域のそれぞれは、互いに異なる領域であることを特徴とする記憶装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
少なくとも前記第１半導体装置及び前記第２半導体装置の一方は、メモリセルを有し、
前記メモリセルは、第１トランジスタと、第２トランジスタと、容量素子と、を有し、
前記第１トランジスタの第１端子は、前記容量素子の第１端子と電気的に接続され、
前記第２トランジスタのゲートは、前記容量素子の第１端子と電気的に接続されることを特徴とする記憶装置。
【請求項８】
請求項７において、
前記第１トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする記憶装置。
【請求項９】
請求項１乃至請求項８のいずれか一において、
少なくとも前記第１半導体装置及び前記第２半導体装置の一方は、それぞれ多値のデータの書き込み動作、及び／又は読み出し動作を行う機能を有することを特徴とする記憶装置。
【請求項１０】
基板と、半導体装置と、端子と、接合層と、を有し、
前記半導体装置は、前記基板の上方に設けられ、
前記端子は、前記基板の一方の端部の上方に設けられ、
前記端子部は、前記半導体装置と電気的に接続され、
前記接合層は、前記基板の下方に設けられ、
前記基板は、前記基板の他方の端部を内側として、巻回されることを特徴とする記憶装置。
【請求項１１】
請求項１０において、
芯を有し、
前記芯は、巻回された前記基板の軸として設けられることを特徴とする記憶装置。
【請求項１２】
請求項１０、又は請求項１１において、
前記半導体装置は、メモリセルを有し、
前記メモリセルは、第１トランジスタと、第２トランジスタと、容量素子と、を有し、
前記第１トランジスタの第１端子は、前記容量素子の第１端子と電気的に接続され、
前記第２トランジスタのゲートは、前記容量素子の第１端子と電気的に接続されることを特徴とする記憶装置。
【請求項１３】
請求項１２において、
前記第１トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする記憶装置。
【請求項１４】
請求項１０乃至請求項１３のいずれか一において、
前記半導体装置は、それぞれ多値のデータの書き込み動作、又は読み出し動作を行う機能を有することを特徴とする記憶装置。
【請求項１５】
請求項１乃至請求項１４のいずれか一に記載の記憶装置が実装された回路基板。
【請求項１６】
請求項１５において、
駆動回路を有し、
前記駆動回路は、前記記憶装置に対してデータを書き込む機能と、前記記憶装置からデータを読み出す機能と、を有することを特徴とする回路基板。
【請求項１７】
請求項１５、又は請求項１６に記載の回路基板と、筐体と、を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、記憶装置、及び電子機器に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、コンバータ、エンコーダ、デコーダ、チューナ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
【背景技術】
【０００３】
近年、パーソナルコンピュータ、スマートフォン、デジタルカメラなどさまざまな電子機器に、セントラルプロセシングユニット（ＣＰＵ）や記憶装置、センサなどの電子部品が用いられており、当該電子部品は、微細化、及び低消費電力など様々な面で改良が進んでいる。
【０００４】
特に、近年、上述した電子機器などにおいて扱われているデータ量は増加しており、大きい記憶容量を有する記憶装置が求められている。特許文献１及び特許文献２では、多値のデータの書き込み、読み出しを可能にした半導体装置について開示している。また、大きい記憶容量を有する記憶装置を実現するには、記憶装置が有する回路を微細化する技術が求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２５６４００号公報
【特許文献２】特開２０１４−１９９７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
メモリセルの多値化とは、１つのメモリセルが３値以上のデータを扱うことを示す。例えば、１つのメモリセルが４値のデータを扱う場合、２値のメモリセルの２倍のデータ量を扱うことができ、メモリセルの実効面積を半分にすることができる。
【０００７】
ただし、メモリセルを多値化するには、メモリセルに格納できるデータ（保持できる電位）の種類を３つ以上にする必要がある。つまり、２値とは異なり、高レベル電位、低レベル電位以外の電位を取り扱う必要があり、取り扱う電位の種類が増えるほど、書き込み又は読み出しを行うデータの電位の範囲が狭くなる。データの電位の範囲が狭くなるほど、小さな不良によってメモリセルに保持された電位がわずかに変動した場合でも、格納されているデータの内容が変わってしまうことがある。そのため、メモリセルを多値化する場合、該メモリセルは、小さな不良が起きても、保持された電位が変動しない構成にすることが重要である。
【０００８】
また、メモリセルを微細化する場合、メモリセルが有する素子、例えば、トランジスタ、容量素子などの耐圧が低くなる傾向があるため、これらの素子が静電破壊などによって故障しないようにメモリセルを構成する必要がある。
【０００９】
本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置を提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置を有する記憶装置を使用した電子機器を提供することを課題の一とする。又は、本発明の一態様は、データ容量の大きい記憶装置を提供することを課題の一とする。又は、本発明の一態様は、信頼性の高い記憶装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
（１）
本発明の一態様は、第１基板と、第１半導体装置と、第２半導体装置と、第１端子と、第１領域と、を有し、第１半導体装置は、第１基板上に設けられ、第１端子は、第１基板上に設けられ、第１領域は、第１半導体装置が、第２半導体装置と重畳する領域を有し、第１端子は、第１半導体装置と電気的に接続され、第１基板は、曲げ畳まれている構造を有することを特徴とする記憶装置である。
【００１１】
（２）
又は、本発明の一態様は、前記（１）において、配線と、接合層を有し、第２半導体装置は、第１基板上に設けられ、配線は、第１基板上に設けられ、配線は、曲げ畳まれている構造の曲がっている領域に設けられ、第２半導体装置は、配線を介して、第１半導体装置と電気的に接続され、接合層は、第１半導体装置と第２半導体装置との間に設けられることを特徴とする記憶装置である。
【００１２】
（３）
又は、本発明の一態様は、前記（１）において、第２基板と、第２端子と、接合層と、第１配線と、第２配線と、を有し、第１配線は、第１基板の曲がっている領域に設けられ、第１配線は、第１半導体装置と第２端子との間を電気的に接続する機能を有し、第２半導体装置は、第２基板上に設けられ、第２端子は、第２基板上に設けられ、第２基板は、接合層を介して、第１基板と重畳する領域を有し、第２基板は、第１基板に沿って、曲げ畳まれている構造を有し、第２配線は、第２基板の曲がっている領域に設けられ、第２配線は、第２半導体装置と第２端子との間を電気的に接続する機能を有することを特徴とする記憶装置である。
【００１３】
（４）
又は、本発明の一態様は、前記（３）において、第２領域と、第３領域と、を有し、第２領域は、第１端子を含む領域を有し、第３領域は、第２端子を含む領域を有し、第２領域と第３領域のそれぞれは、互いに異なる領域であることを特徴とする記憶装置である。
【００１４】
（５）
又は、本発明の一態様は、前記（４）において、第１領域は、第２領域と重畳する領域を有し、第１領域は、第３領域と重畳する領域を有することを特徴とする記憶装置である。
【００１５】
（６）
又は、本発明の一態様は、第１基板と、第２基板と、第１半導体装置と、第２半導体装置と、第１端子と、第２端子と、接合層と、第１乃至第３領域と、を有し、第１半導体装置は、第１基板上に設けられ、第１端子は、第１基板上に設けられ、第１半導体装置は、第１端子と電気的に接続され、第２半導体装置は、第２基板上に設けられ、第２端子は、第２基板上に設けられ、第２半導体装置は、第２端子と電気的に接続され、第１領域は、第１端子を含む領域を有し、第２領域は、第２端子を含む領域を有し、第３領域は、第１半導体装置が、接合層を介して、第２半導体装置と重畳される領域を有し、第１乃至第３領域のそれぞれは、互いに異なる領域であることを特徴とする記憶装置である。
【００１６】
（７）
又は、本発明の一態様は、前記（１）乃至（６）のいずれか一において、少なくとも第１半導体装置及び第２半導体装置の一方は、メモリセルを有し、メモリセルは、第１トランジスタと、第２トランジスタと、容量素子と、を有し、第１トランジスタの第１端子は、容量素子の第１端子と電気的に接続され、第２トランジスタのゲートは、容量素子の第１端子と電気的に接続されることを特徴とする記憶装置である。
【００１７】
（８）
又は、本発明の一態様は、前記（７）において、第１トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする記憶装置である。
【００１８】
（９）
又は、本発明の一態様は、前記（１）乃至（８）のいずれか一において、少なくとも第１半導体装置及び第２半導体装置の一方は、それぞれ多値のデータの書き込み動作、及び／又は読み出し動作を行う機能を有することを特徴とする記憶装置である。
【００１９】
（１０）
又は、本発明の一態様は、基板と、半導体装置と、端子と、接合層と、を有し、半導体装置は、基板の上方に設けられ、端子は、基板の一方の端部の上方に設けられ、端子部は、半導体装置と電気的に接続され、接合層は、基板の下方に設けられ、基板は、基板の他方の端部を内側として、巻回されることを特徴とする記憶装置である。
【００２０】
（１１）
又は、本発明の一態様は、前記（１０）において、芯を有し、芯は、巻回された前記基板の軸として設けられることを特徴とする記憶装置である。
【００２１】
（１２）
又は、本発明の一態様は、前記（１０）、又は前記（１１）において、半導体装置は、メモリセルを有し、メモリセルは、第１トランジスタと、第２トランジスタと、容量素子と、を有し、第１トランジスタの第１端子は、容量素子の第１端子と電気的に接続され、第２トランジスタのゲートは、容量素子の第１端子と電気的に接続されることを特徴とする記憶装置である。
【００２２】
（１３）
又は、本発明の一態様は、前記（１２）において、第１トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする記憶装置である。
【００２３】
（１４）
又は、本発明の一態様は、前記（１０）乃至（１３）のいずれか一において、半導体装置は、それぞれ多値のデータの書き込み動作、又は読み出し動作を行う機能を有することを特徴とする記憶装置である。
【００２４】
（１５）  又は、本発明の一態様は、前記（１）乃至（１４）のいずれか一に記載の記憶装置が実装された回路基板である。
【００２５】
（１６）  又は、本発明の一態様は、前記（１５）において、駆動回路を有し、駆動回路は、記憶装置に対してデータを書き込む機能と、記憶装置からデータを読み出す機能と、を有することを特徴とする回路基板である。
【００２６】
（１７）
又は、本発明の一態様は、前記（１５）、又は前記（１６）に記載の回路基板と、筐体と、を有することを特徴とする電子機器である。
【発明の効果】
【００２７】
本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を提供することができる。又は、本発明の一態様によって、新規な半導体装置を有する記憶装置を使用した電子機器を提供することができる。又は、本発明の一態様によって、データ容量の大きい記憶装置を提供することができる。又は、本発明の一態様によって、信頼性の高い記憶装置を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】記憶装置の一例を示す斜視図。
【図２】記憶装置の一例の断面図。
【図３】記憶装置の一例を示す斜視図。
【図４】記憶装置の一例の断面図。
【図５】記憶装置の一例を示す斜視図。
【図６】記憶装置の一例の断面図。
【図７】記憶装置の一例を示す斜視図。
【図８】記憶装置の一例を示す斜視図。
【図９】記憶装置の一例を示す斜視図。
【図１０】記憶装置の一例の断面図。
【図１１】半導体装置の構成例を示すブロック図。
【図１２】記憶装置の実装例を示す斜視図。
【図１３】記憶装置の実装例を示す斜視図。
【図１４】半導体装置の構成例を示すブロック図。
【図１５】半導体装置の構成例を示すブロック図。
【図１６】半導体装置の構成例を示すブロック図。
【図１７】記憶装置の実装例を示す斜視図。
【図１８】メモリセルの構成例を示す回路図。
【図１９】メモリセルの構成例を示す回路図。
【図２０】メモリセルの構成例を示す回路図。
【図２１】メモリセルのしきい値電圧分布の模式図。
【図２２】記憶装置の作製方法の一例を示す断面図。
【図２３】記憶装置の作製方法の一例を示す断面図。
【図２４】記憶装置の作製方法の一例を示す断面図。
【図２５】記憶装置の作製方法の一例を示す断面図。
【図２６】記憶装置の作製方法の一例を示す断面図。
【図２７】記憶装置の作製方法の一例を示す断面図。
【図２８】記憶装置の作製方法の一例を示す断面図。
【図２９】金属酸化物の原子数比の範囲を説明する図。
【図３０】トランジスタの構成例を示す上面図及び断面図。
【図３１】トランジスタの構成例を示す上面図及び断面図。
【図３２】電子機器の一例を示す斜視図。
【発明を実施するための形態】
【００２９】
本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ  ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
【００３０】
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【００３１】
（実施の形態１）
本発明における実施の形態を、図１乃至図９を用いて、説明する。
【００３２】
＜構成例１＞
図１（Ａ）は、装置１００ａと、装置１００ｂと、装置１００ｃと、を示している。装置１００ａは、メモリセルを有する半導体装置１０２ａが基板１０１ａ上に設けられ、同様に、装置１００ｂは、メモリセルを有する半導体装置１０２ｂが基板１０１ｂ上に設けられ、装置１００ｃは、メモリセルを有する半導体装置１０２ｃが基板１０１ｃ上に設けられている。
【００３３】
装置１００ａは、端子１０４ａを有し、端子１０４ａと半導体装置１０２ａとを電気的に接続する配線１０５ａを有する。同様に、装置１００ｂは、端子１０４ｂを有し、端子１０４ｂと半導体装置１０２ｂとを電気的に接続する配線１０５ｂを有する。装置１００ｃは、端子１０４ｃを有し、端子１０４ｃと半導体装置１０２ｃとを電気的に接続する配線１０５ｃを有する。
【００３４】
基板１０１ａ、１０１ｂ、１０１ｃは、それぞれ可撓性を有する。基板１０１ａ、１０１ｂ、１０１ｃとしては、例えば、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリエチレンナフタレート樹脂（ＰＥＮ）、ポリエーテルサルフォン樹脂（ＰＥＳ）、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合または積層して用いてもよい。基板１０１ａ、基板１０１ｂ、基板１０１ｃは、それぞれ同じ材料を用いてもよいし、互いに異なる材料を用いてもよい。
【００３５】
ここで、図１（Ａ）に示す矢印のとおり、端子１０４ａと、端子１０４ｂと、端子１０４ｃと、がそれぞれ同一の方向に向けて、装置１００ｃ上に装置１００ｂを重畳し、装置１００ｂ上に装置１００ａを重畳する場合を考える。このとき、装置１００ａと、装置１００ｂと、装置１００ｃと、のそれぞれの基板１０１ａと、基板１０１ｂと、基板１０１ｃと、の大きさは異なっている。具体的には、基板１０１ａは、基板１０１ｂ、及び基板１０１ｃよりも小さいサイズであり、基板１０１ｃは、基板１０１ａ、及び基板１０１ｂよりも大きいサイズとする。これは、図１（Ｂ）に示す記憶装置１００のとおり、装置１００ａ、装置１００ｂ、装置１００ｃのそれぞれが有する端子が互いに重畳しないように、装置１００ａ、装置１００ｂ、装置１００ｃを重ねるためである。端子１０４ａと、端子１０４ｂと、端子１０４ｃと、が互いに重畳する場合、端子１０４ｂ、又は端子１０４ｃは、外部回路と接続するためのＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔ  Ｃｉｒｃｕｉｔ）などの配線と電気的に接続するのが困難となるため、記憶装置１００は、端子１０４ａと、端子１０４ｂと、端子１０４ｃと、が互いに重畳しない構成にすることが好ましい。加えて、記憶装置１００は、端子１０４ａと、端子１０４ｂと、端子１０４ｃと、がそれぞれ同一の方向に向けた構成にすることで、端子１０４ａと、端子１０４ｂと、端子１０４ｃと、に電気的に接続する配線を同一の方向に設けることができる。これにより、端子１０４ａと、端子１０４ｂと、端子１０４ｃと、に電気的に接続する配線を設けるスペースを小さくすることができる。
【００３６】
図１（Ｂ）に示すとおり、装置１００ａ、装置１００ｂ、装置１００ｃが設けられた基板１０１ａ、基板１０１ｂ、基板１０１ｃを重ね合わせることで、記憶容量の大きい記憶装置１００を構成することができる。
【００３７】
また、基板の大きさ、及び記憶装置１００の端子の向きについては、図１（Ｂ）の構成に限定されない。例えば、図１（Ｃ）に示すとおり、装置１００ａを３個用いて、それぞれの端子１０４ａを同一の方向に向けて、且つそれぞれの端子１０４ａが露出するように、装置１００ａを重ね合わせる構成としてもよい。なお、この構成例は、図１（Ｂ）において、装置１００ａ、装置１００ｂ、装置１００ｃの大きさを揃えて、端子１０４ａ、端子１０４ｂ、端子１０４ｃのそれぞれが露出するように、各記憶装置をずらして重ね合わせた構成に相当する。また、例えば、図１（Ｄ）に示すとおり、装置１００ａを３個用いて、それぞれ端子１０４ａを異なる方向に向けて、且つそれぞれの端子１０４ａが露出するように、装置１００ａを重ね合わせる構成としてもよい。
【００３８】
図１（Ｂ）に示す記憶装置１００の一点鎖線Ａ１における断面図を図２（Ａ）、（Ｂ）に示す。
【００３９】
図２（Ａ）に示す記憶装置１００Ａは、装置１００ｃと装置１００ｂとの間に接合層１０６ｂを有し、装置１００ｂと装置１００ａとの間に接合層１０６ａを有している。
【００４０】
接合層１０６ａは、装置１００ａと装置１００ｂと、を貼り合わせる機能を有し、接合層１０６ｂは、装置１００ｂと装置１００ｃと、を貼り合わせる機能を有する。接合層１０６ａ、又は接合層１０６ｂとしては、光硬化型の接着剤、反応硬化型接着剤、熱硬化型接着剤、または嫌気型接着剤を用いることができる。例えば、エポキシ樹脂、アクリル樹脂、イミド樹脂等を用いることができる。また、接合層１０６ａ、又は接合層１０６ｂとして、シート状の接着剤を用いることができる。接合層１０６ａ、接合層１０６ｂは、それぞれ同じ材料を用いてもよいし、互いに異なる材料を用いてもよい。
【００４１】
図２（Ｂ）に示す記憶装置１００Ｂは、強度を高くするために、記憶装置１００Ａに、基板１０７ａと基板１０７ｂと、を加えた構成となっている。
【００４２】
接合層１０６ａは、基板１０７ａを有し、接合層１０６ｂは、基板１０７ｂを有する。なお、図２（Ｂ）では、基板１０７ａと装置１００ａとの間にある接合層１０６ａを接合層１０６ａ［１］と記載し、基板１０７ａと装置１００ｂとの間にある接合層１０６ａを接合層１０６ａ［２］と記載し、基板１０７ｂと装置１００ｂとの間にある接合層１０６ｂを接合層１０６ｂ［１］と記載し、基板１０７ｂと装置１００ｃとの間にある接合層１０６ｂを接合層１０６ｂ［２］と記載している。
【００４３】
なお、接合層１０６ａ［１］と接合層１０６ａ［２］は、それぞれ同じ材料でなく、互いに異なる材料を用いてもよい。加えて、接合層１０６ｂ［１］と接合層１０６ｂ［２］は、それぞれ同じ材料でなく、互いに異なる材料を用いてもよい。
【００４４】
基板１０７ａ、基板１０７ｂとしては、例えば、ガラス基板、石英基板、サファイア基板、セラミック基板、プラスチック基板などを用いることができる。また他の材料としては、例えば、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板など、熱伝導性が高い材料を用いることができる。基板１０７ａ、基板１０７ｂに上記の熱伝導性の高い材料を適用することによって、装置１００ａ、装置１００ｂ、装置１００ｃの放熱性を高めることができる。なお、接合層１０６ａ［１］、接合層１０６ａ［２］、接合層１０６ｂ［１］、接合層１０６ｂ［２］の少なくともいずれか一に熱硬化型接着剤を用いて、かつ基板１０７ａ及び／又は基板１０７ｂとしてプラスチック基板を用いる場合、該プラスチック基板は熱硬化型接着剤を硬化するための処理温度に耐えうる耐熱性を有することが好ましい。また、基板１０７ａ、基板１０７ｂは、それぞれ同じ材料を用いてもよいし、互いに異なる材料を用いてもよい。
【００４５】
また、基板１０７ａ、基板１０７ｂとしては、可撓性を有する基板を用いることができる。例えば、基板１０１ａ、基板１０１ｂ、基板１０１ｃのいずれか一と同じ材料を用いることができる。
【００４６】
なお、上述した、接合層１０６ａ（接合層１０６ａ［１］、接合層１０６ａ［２］）、接合層１０６ｂ（接合層１０６ｂ［１］、接合層１０６ｂ［２］）、基板１０７ａ、基板１０７ｂを用いた構成は、図１（Ｂ）の記憶装置１００だけでなく、図１（Ｃ）、（Ｄ）の記憶装置１００に対しても適用することができる。
【００４７】
なお、本発明の一態様は、本構成例に限定されない。例えば、図１（Ｂ）、（Ｃ）、（Ｄ）に示した記憶装置１００は、３層の記憶装置で構成されているが、２層の記憶装置、又は４層以上の記憶装置の構成としてもよい。
【００４８】
＜構成例２＞
次に、図１に示した記憶装置１００の構成とは異なる記憶装置を図３に示す。
【００４９】
図３（Ａ）に示す装置１１０ａは、メモリセルを有する半導体装置１０２ａ、半導体装置１０２ｂ、半導体装置１０２ｃを有し、それぞれの半導体装置は、基板１０１上に設けられている。また、装置１１０ａは、端子１０４と、半導体装置１０２ａと半導体装置１０２ｂとを電気的に接続する配線１０３ａと、半導体装置１０２ｂと半導体装置１０２ｃとを電気的に接続する配線１０３ｂと、を有する。
【００５０】
基板１０１は、可撓性を有する。基板１０１としては、上述の構成例１で説明した基板１０１ａ、基板１０１ｂ、又は基板１０１ｃと同じ材料を用いることができる。
【００５１】
ここで、図３（Ａ）に示した装置１１０ａを、図３（Ｂ）に示す矢印のとおり、蛇腹状に曲げていく構成を考える。最終的には、記憶装置１１０は、図３（Ｃ）に示す記憶装置１１０のとおり、曲げ畳まれた構成となる。なお、本構成例では、図３（Ｃ）に示す記憶装置１１０は、曲げ畳まれて、半導体装置１０２ａと、半導体装置１０２ｂと、半導体装置１０２ｃと、が互いに重畳する構成としている。
【００５２】
なお、図３（Ｂ）に示す装置１１０ａは、基板１０１以外の構成要素及びその構成要素の符号の記載を省略している。
【００５３】
図３（Ｃ）の記憶装置１１０は、基板１０１において曲げられている領域に、配線１０３ａ及び／又は配線１０３ｂを有する構成であることが好ましい。配線１０３ａ、配線１０３ｂには、トランジスタ、容量素子などの回路素子を有していないため、曲げによって生じる応力によって回路素子に不具合が起こることがない。
【００５４】
配線１０３ａ、配線１０３ｂは、それぞれ展延性を有する導電材料であることが好ましい。配線１０３ａ、配線１０３ｂとしては、例えば、金、銀、銅、アルミニウム、鉄、亜鉛などを用いることができる。また、他の材料としては、上記の材料を含む合金を用いることができる。また、配線１０３ａ、配線１０３ｂを薄膜として形成する場合、上記以外の導電材料を用いることができる場合がある。
【００５５】
次に、配線１０３ａ、及び配線１０３ｂの形状について説明する。図３（Ｅ１）は、図３（Ａ）に図示した領域１０３ｒを拡大した模式図である。なお、図３（Ａ）の領域１０３ｒは、配線１０３ａの一部を示しているが、残りの配線１０３ａ、又は配線１０３ｂも、領域１０３ｒの配線１０３ａと同様の構造を適用することができる。
【００５６】
図３（Ｅ１）の領域１０３ｒにおいて、配線１０３ａは、細長い矩形の導電体を複数本有する構成となっている。また、記憶装置１１０の配線１０３ａ、配線１０３ｂの構成は、図３（Ｅ１）に示した構成に限定せず、例えば、図３（Ｅ２）に示す領域１０３ｒの配線１０３ａのとおり、メッシュ状の構成にしてもよい。配線１０３ａ、配線１０３ｂを図３（Ｅ２）に示したメッシュ状にすることで、記憶装置１１０の曲げ畳みによる、配線１０３ａ、配線１０３ｂの剥がれを抑制することができる。
【００５７】
図３（Ｃ）に示すとおり、半導体装置１０２ａ、半導体装置１０２ｂ、半導体装置１０２ｃが設けられた基板１０１を蛇腹状に曲げて重ね合わせることで、記憶容量の大きい記憶装置１１０を構成することができる。
【００５８】
図３（Ｃ）に示す記憶装置１１０は、半導体装置１０２ａ、及び端子１０４が外側を向くように蛇腹状に曲げて重ね合わせているが、図３（Ｄ）に示すとおり、半導体装置１０２ａ、及び端子１０４が内側を向くように、かつ端子１０４が曲げ畳まれた基板１０１と重畳しないように、蛇腹状に曲げて重ね合わせた構成としてもよい。
【００５９】
図３（Ｃ）に示す記憶装置１１０の一点鎖線Ａ２における断面図を図４（Ａ）、（Ｂ）に示す。
【００６０】
図４（Ａ）に示す記憶装置１１０Ａは、基板１０１が曲げて畳まれることで、基板１０１の裏面（半導体装置１０２ａ、半導体装置１０２ｂ、半導体装置１０２ｃが設けられている面を表面とする。）が向かい合う領域と、基板１０１の表面が向かい合う領域と、を有する。加えて、記憶装置１１０Ａは、基板１０１の裏面が向かい合う領域に接合層１０６ａを有し、基板１０１の表面が向かい合う領域に接合層１０６ｂを有する。
【００６１】
接合層１０６ａは、基板１０１の向かい合う裏面同士を貼り合わせる機能を有し、接合層１０６ｂは、基板１０１の向かい合う表面同士を貼り合わせる機能を有する。接合層１０６ａ、接合層１０６ｂの材料は、それぞれ構成例１で説明した接合層１０６ａ、接合層１０６ｂと同じ材料を用いることができる。
【００６２】
図４（Ｂ）に示す記憶装置１１０Ｂは、強度を高くするために、記憶装置１１０Ａに、基板１０７ａと基板１０７ｂと、を加えた構成となっている。
【００６３】
接合層１０６ａは、基板１０７ａを有し、接合層１０６ｂは、基板１０７ｂを有する。
【００６４】
基板１０７ａ、基板１０７ｂの材料は、それぞれ構成例１で説明した基板１０７ａ、基板１０７ｂと同じ材料を用いることができる。
【００６５】
なお、本発明の一態様は、本構成例に限定されない。例えば、図３（Ｃ）に示した記憶装置１１０は、基板１０１の２箇所を曲げて３層の記憶装置を構成されているが、基板１０１の１箇所を曲げて２層の記憶装置、又は基板１０１の３以上の箇所を曲げて４層以上の記憶装置の構成としてもよい。
【００６６】
＜構成例３＞
記憶装置の構成は、記憶装置１１０のように蛇腹状に曲げ畳む構成に限定されない。記憶装置１１０とは異なる記憶装置の構成例を図５に示す。
【００６７】
記憶装置１１１は、装置１１１ａと、装置１１１ｂと、基板１０７と、を有する。装置１１１ａは、メモリセルを有する半導体装置１０２ａが基板１０１ａ上に設けられ、同様に、装置１１１ｂは、メモリセルを有する半導体装置１０２ｂが基板１０１ｂ上に設けられている。
【００６８】
装置１１１ａは、互いに向かい合う辺のそれぞれに、端子１０４ａと、配線１０３ａと、を有する。同様に、装置１１１ｂは、互いに向かい合う辺のそれぞれに、端子１０４ｂと、配線１０３ｂと、を有する。
【００６９】
配線１０３ａは、端子１０４ａと半導体装置１０２ａとを電気的に接続する配線として機能し、配線１０３ｂは、端子１０４ｂと半導体装置１０２ｂとを電気的に接続する配線として機能する。
【００７０】
基板１０１ａ、１０１ｂは、それぞれ可撓性を有する。基板１０１ａ、１０１ｂとしては、上述の構成例１で説明した基板１０１ａ、基板１０１ｂ、又は基板１０１ｃと同じ材料を用いることができる。
【００７１】
ここで、図５（Ａ）に示した矢印のとおり、装置１１１ａと、装置１１１ｂと、基板１０７と、を重畳して、図５（Ｂ）に示すように、装置１１１ａと、装置１１１ｂと、を基板１０７の表面及び裏面に沿って貼り合わせる構成を考える。最終的には、図５（Ｃ１）、（Ｃ２）に示すような構成となる。
【００７２】
図５（Ｃ１）は、記憶装置１１１の表面側を示した斜視図であり、図５（Ｃ２）は、記憶装置１１１の表面側を示した斜視図である。記憶装置１１１は、記憶装置１１１の表面側には、半導体装置１０２ａ、及び半導体装置１０２ｂが配置し、記憶装置１１１の裏面側には、端子１０４ａ、及び端子１０４ｂが配置し、記憶装置１１１の端部には、配線１０３ａ、及び配線１０３ｂが位置する構成となっている。
【００７３】
なお、図５（Ｂ）に示す記憶装置１１１は、装置１１１ａ、装置１１１ｂ、及び基板１０７以外の構成要素及びその構成要素の符号の記載を省略している。
【００７４】
また、記憶装置１１１は、半導体装置１０２ａと半導体装置１０２ｂとが重畳されている構成となっているため、図５（Ｃ１）において、半導体装置１０２ｂ及びその符号は記載していない。同様に、記憶装置１１１は、配線１０３ａと配線１０３ｂとが重畳されている構成となっているため、図５（Ｃ１）、（Ｃ２）において、配線１０３ｂ及びその符号は記載していない。
【００７５】
図５（Ｃ１）、（Ｃ２）に示すとおり、装置１１１ａと装置１１１ｂとを重畳して、かつ基板１０７に沿って貼り合わせることで、記憶容量の大きい記憶装置１１１を構成することができる。
【００７６】
図５（Ｃ１）、（Ｃ２）に示す記憶装置１１１の一点鎖線Ａ３における断面図を図６（Ａ）、（Ｂ）に示す。
【００７７】
図６（Ａ）に示す記憶装置１１１Ａは、基板１０１ａと、基板１０１ｂと、の間に接合層１０６ａを有する。加えて、記憶装置１１１Ｂは、基板１０１と、基板１０７と、の間に接合層１０６ｂを有する。
【００７８】
接合層１０６ａは、基板１０１ａと、基板１０１ｂと、を貼り合わせる機能を有し、接合層１０６ｂは、基板１０１と、基板１０７と、を貼り合わせる機能を有する。接合層１０６ａ、接合層１０６ｂの材料は、それぞれ構成例１で説明した接合層１０６ａ、接合層１０６ｂと同じ材料を用いることができる。
【００７９】
基板１０７ａの材料は、それぞれ構成例１で説明した基板１０７ａと同じ材料を用いることができる。
【００８０】
なお、本発明の一態様は、記憶装置に基板１０７を有さない構成としてもよい。図６（Ｂ）に示す記憶装置１１１Ｂは、記憶装置１１１Ａから基板１０７を除いた構成となっている。
【００８１】
記憶装置１１１Ｂは、基板１０１ｂが曲げて畳まれることで、基板１０１ｂの裏面（半導体装置１０２ｂが設けられている面を表面とする。）が向かい合う領域を２つ有する。一方の領域に接合層１０６ｂ［１］を有し、他方の領域に接合層１０６ｂ［２］を有する。
【００８２】
接合層１０６ｂ［１］、接合層１０６ｂ［２］は、それぞれ基板１０１ｂの裏面同士を貼り合わせる機能を有する。接合層１０６ｂ［１］、接合層１０６ｂ［２］の材料は、構成例１で説明した接合層１０６ｂと同じ材料を用いることができる。また、接合層１０６ｂ［１］、接合層１０６ｂ［２］の材料は、それぞれ同じ材料であってもよいし、互いに異なる材料であってもよい。
【００８３】
また、本発明の一態様は、上述の例に限定されない。本発明の別の態様として、記憶装置１１１とは異なる例を説明する。
【００８４】
図７（Ａ１）に示す記憶装置１１２は、装置１１２ａと、装置１１２ｂと、基板１０７と、を有する。図７（Ａ１）に示す矢印のとおり、装置１１２ａと、装置１１２ｂと、を基板１０７の表面及び裏面に沿って貼り合わせることで、図７（Ａ２）に示す装置１１２ａを作製することができる。記憶装置１１２は、装置１１２ａの配線１０３ａと装置１１２ｂの配線１０３ｂと、を互いに重畳しないように基板１０７に貼り合わせている点で、記憶装置１１１と異なっている。
【００８５】
図７（Ｂ１）に示す記憶装置１１３は、装置１１３ａと、装置１１３ｂと、基板１０７と、を有する。図７（Ｂ１）に示す矢印のとおり、装置１１３ａと、装置１１３ｂと、を基板１０７の表面及び裏面に沿って貼り合わせることで、図７（Ｂ２）に示す記憶装置１１３を作製することができる。記憶装置１１３は、装置１１３ａが端子１０４ａを１つ有し、かつ装置１１３ｂが端子１０４ｂを１つ有する点で、記憶装置１１１と異なっている。
【００８６】
図８（Ａ）に示す記憶装置１１４は、装置１１４ａと、装置１１４ｂと、基板１０７と、を有する。装置１１４ａの有する２つの端子１０４ａ及び２つの配線１０３ａは、互いに隣り合う辺のそれぞれに配置され、同様に装置１１４ｂの有する２つの端子１０４ｂ及び２つの配線１０３ｂは、互いに隣り合う辺のそれぞれに配置されている。図８（Ａ）に示す矢印のとおり、装置１１４ａと、装置１１４ｂと、を基板１０７の表面及び裏面に沿って貼り合わせることで、図８（Ｂ）に示す記憶装置１１４を作製することができる。記憶装置１１４は、２つの配線１０３ａと、２つの配線１０３ｂと、のそれぞれが重畳しないように基板１０７に貼り合わせている点で、記憶装置１１１と異なっている。
【００８７】
このように、本構成例は記憶装置１１１の構成に限定せず、記憶装置１１２乃至記憶装置１１４などのように、基板１０７への貼り合わせる方法、又は構成を適宜変更することができる。
【００８８】
＜構成例４＞
次に、図１に示した記憶装置１００、図３（Ｃ）に示した記憶装置１１０、図５に示した記憶装置１１１の構成とは異なる記憶装置を図９に示す。
【００８９】
図９（Ａ１）に示す装置１２０ａは、メモリセルを有する半導体装置１０２を有し、半導体装置１０２は、基板１０１上に設けられている。また、装置１２０ａは、端子１０４と、端子１０４と半導体装置１０２ａとを電気的に接続する配線１０５と、を有する。更に、装置１２０ａは、基板１０１において端子１０４が位置する辺と対となる辺に芯１０８を有する。
【００９０】
図９（Ａ１）に示した装置１２０ａを、図９（Ａ２）に示したように、芯１０８にロール状に巻きつけていく構成を考える。このような構成にすることによって、記憶容量の大きい記憶装置１２０を構成することができる。
【００９１】
なお、図９（Ａ１）（Ｂ）では、半導体装置１０２、端子１０４、及び配線１０５が外向きとなるように、芯１０８に巻きつけているが、半導体装置１０２、端子１０４、及び配線１０５が内向きとなるように巻きつけてもよい。
【００９２】
なお、図９（Ａ２）に示した記憶装置１２０を更に巻きつけて、図９（Ａ３）に示す記憶装置１２０Ａのように、配線１０５、及び端子１０４も芯１０８に巻きつけられる構成としてもよい。
【００９３】
なお、芯１０８に巻きつけ始める、基板１０１の領域１０９は、ある程度の大きさを有することが好ましい。領域１０９は、芯１０８に巻きつけたとき、曲率半径が小さくなる。つまり、領域１０９にかかる応力が大きくなるため、領域１０９にトランジスタ、容量素子などの回路素子を有する場合、該回路素子に不具合が起こる場合がある。そのため、領域１０９には、回路素子を設けないようにするのがよい。但し、回路素子が応力に対して強固である場合は、この限りではない。
【００９４】
図９（Ａ３）に示す記憶装置１２０の一点鎖線Ａ４における断面図の一部を図１０に示す。
【００９５】
記憶装置１２０は、その中心に芯１０８を有する。加えて、基板１０１の裏面（半導体装置１０２を有する面を表面とする。）に、接合層１０６を有する。基板１０１を芯１０８に巻きつけていくとき、記憶装置１２０は、芯１０８と、基板１０１の領域１０９の裏面と、の間に接合層１０６を有する構成となる。加えて、基板１０１の領域１０９の表面と、その面から１周巻きつけられた基板１０１の裏面と、の間に接合層１０６を有する。なお、図１０では、基板１０１を芯１０８に巻きつけていき、その２周目における基板１０１の表面には、半導体装置１０２が位置するように図示している。２周目以降において、記憶装置１２０は、半導体装置１０２の表面と、その面から１周巻きつけられた基板１０１の裏面と、の間に接合層１０６を有する。
【００９６】
最終的には、記憶装置１２０は、基板１０１を芯１０８に巻回していくことで、配線１０５、端子１０４が最外周に位置する構成となる。
【００９７】
接合層１０６の材料は、構成例１で説明した接合層１０６ａ、接合層１０６ｂと同じ材料を用いることができる。
【００９８】
また、本発明の一態様は、上述の例に限定されない。本発明の別の態様として、記憶装置１２０とは異なる例を説明する。
【００９９】
図９（Ｂ１）に示す装置１２１ａは、メモリセルを有する半導体装置１０２を有し、半導体装置１０２は、基板１０１上に設けられている。基板１０１は、凸型の形状を有する。装置１２１ａは、凸型の基板１０１の辺１２１ｂ側に端子１０４と、配線１０５と、を有し、凸型の基板１０１の辺１２１ｔ側に芯１０８を有する。特に、装置１２１ａは、凸型の基板１０１の領域１２１ｒに端子１０４を有する。
【０１００】
芯１０８は、２つの底面１０８ｓを有する。芯１０８の軸方向の長さは、基板１０１の辺１２１ｂの長さよりも短いものとする。
【０１０１】
半導体装置１０２ａは配線１０５によって端子１０４と電気的に接続されている。
【０１０２】
図９（Ｂ１）に示した装置１２１ａを、図９（Ａ２）と同様に、芯１０８に巻きつけていく構成を考える。基板１０１を最後まで芯１０８に巻きつけたとき、領域１２１ｒが芯１０８の長さからはみ出る形となる（図９（Ｂ２）参照）。最後に、基板１０１の領域１２１ｒを芯１０８の底面１０８ｓ側に曲げ畳む（図９（Ｂ３）参照）。
【０１０３】
このように、装置１２１ａを芯１０８に対して巻きつけて、畳むことで、記憶容量の大きい記憶装置１２１を構成することができる。
【０１０４】
また、基板１０１の領域１２１ｒは、芯１０８の底面１０８ｓ側に曲げられるため、この曲げ部には、基板１０１の巻きつけよりも強い応力がかかる場合がある。そのため、この曲げ部には、回路素子などを設けず、配線のみの構成にすることが好ましい。
【０１０５】
なお、本構成例において、図９において芯１０８は円柱として記載したが、本発明の一態様は、これに限定されない。例えば、芯１０８は、楕円柱、多角形柱としてもよい。また、例えば、芯１０８を有さずに、基板１０１を巻いて、記憶装置１２０、記憶装置１２０Ａ、又は記憶装置１２１を構成してもよい。
【０１０６】
本実施の形態で説明した、各構成例の記憶装置を適用することで、記憶装置を構成する回路の面積が増大しても、記憶装置の設置面積を低減することができる。また、本実施の形態の各構成例の記憶装置を適用することで、記憶装置の回路面積を増大することができるため、寄生容量を低減した回路、静電破壊に対して耐圧性の高い素子などを構成することができる。これにより、動作不良に強い記憶装置を作製することができる。
【０１０７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１０８】
（実施の形態２）
本実施の形態では、先の実施の形態で述べた半導体装置の構成について説明する。なお、本実施の形態で述べる各構成例には、先の実施の形態で述べた記憶装置の実装例の説明も付している。
【０１０９】
＜構成例１＞
図１１（Ａ）に、半導体装置の構成の一例を示す。半導体装置３０１は、メモリセルアレイＭＡと、ビット線ドライバ回路ＢＬＤと、ワード線ドライバ回路ＷＬＤと、コントロールロジック回路ＣＬＣと、出力回路ＯＰＣと、を有する。また、本構成例において、ビット線ドライバ回路ＢＬＤと、ワード線ドライバ回路ＷＬＤと、コントロールロジック回路ＣＬＣと、出力回路ＯＰＣと、をまとめて周辺回路、又は駆動回路と呼称する。
【０１１０】
メモリセルアレイＭＡは、列方向にｍ個（ｍは１以上の整数である。）、行方向にｎ個（ｎは１以上の整数である。）、マトリクス状にメモリセルＭＣが設けられている。なお、図１１（Ａ）では、ｉ行ｊ列（ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。）に位置するメモリセルＭＣをメモリセルＭＣ［ｉ，ｊ］と記載しており、メモリセルＭＣ［１，１］、メモリセルＭＣ［ｍ，１］、メモリセルＭＣ［１，ｎ］、及びメモリセルＭＣ［ｍ，ｎ］以外のメモリセルＭＣの記載を省略している。
【０１１１】
メモリセルアレイＭＡは、一又は複数の配線を介して、ビット線ドライバ回路ＢＬＤと電気的に接続されている。加えて、メモリセルアレイＭＡは、一又は複数の配線を介して、ワード線ドライバ回路ＷＬＤと電気的に接続されている。なお、メモリセルアレイＭＡとビット線ドライバ回路ＢＬＤとを電気的に接続する配線の本数、及びメモリセルアレイＭＡとワード線ドライバ回路ＷＬＤとを電気的に接続する配線の本数は、メモリセルアレイＭＡが有するメモリセルＭＣの個数、及び一のメモリセルＭＣと電気的に接続される配線の本数によって、決められる。
【０１１２】
コントロールロジック回路ＣＬＣは、ビット線ドライバ回路ＢＬＤと電気的に接続されている。加えて、コントロールロジック回路ＣＬＣは、ワード線ドライバ回路ＷＬＤと電気的に接続されている。出力回路ＯＰＣは、ビット線ドライバ回路ＢＬＤと電気的に接続されている。
【０１１３】
ビット線ドライバ回路ＢＬＤは、カラムデコーダ、プリチャージ回路、センスアンプ、書き込み回路などを有する。カラムデコーダの機能については、後述する。プリチャージ回路は、ビット線ドライバ回路ＢＬＤとメモリセルＭＣとを電気的に接続している、一部又は全部の配線をプリチャージする機能を有する。センスアンプは、メモリセルＭＣから読み出されたデータ信号を増幅する機能を有する。なお、増幅されたデータ信号は、出力回路ＯＰＣを介して、デジタルのデータ信号ＲＤＡＴＡとして、半導体装置３０１の外部に出力される。書き込み回路は、外部から入力されたデータ信号ＷＤＡＴＡをメモリセルＭＣに書き込む機能を有する。
【０１１４】
ワード線ドライバ回路ＷＬＤは、ローデコーダ、バッファ回路などを有する。ローデコーダの機能については、後述する。バッファ回路は、ワード線ドライバ回路ＷＬＤとメモリセルＭＣとを電気的に接続している、一部又は全部の配線に流れる選択信号を増幅する機能を有する。
【０１１５】
また、半導体装置３０１には、外部から入力信号として、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥが入力される。具体的には、これらの入力信号は、コントロールロジック回路ＣＬＣに入力される。コントロールロジック回路ＣＬＣは、これらの入力信号を基にローデコーダ、及びカラムデコーダの制御信号をそれぞれ生成して、ローデコーダ、及びカラムデコーダにそれぞれ送信する。なお、コントロールロジック回路ＣＬＣが処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力する構成としてもよい。
【０１１６】
ローデコーダ、及びカラムデコーダは、コントロールロジック回路ＣＬＣから送られる制御信号と、外部から入力されるアドレス信号ＡＤＤＲと、に基づいて、メモリセルアレイＭＡのメモリセルＭＣに対して、書き込み動作、又は読み出し動作を行う機能を有する。具体的には、ローデコーダ、は、コントロールロジック回路ＣＬＣから送られる制御信号と、外部から入力されるアドレス信号ＡＤＤＲと、に基づいて、書き込み又は読み出しの対象となるメモリセルＭＣを選択する信号を生成して、メモリセルアレイＭＡに送信する機能を有する。加えて、カラムデコーダは、コントロールロジック回路ＣＬＣから送られる制御信号と、外部から入力されるアドレス信号ＡＤＤＲと、に基づいてメモリセルＭＣを選択する機能を有する。書き込みを行う場合、選択されたメモリセルＭＣは、書き込み回路によって、データ信号ＷＤＡＴＡが書き込まれる。また、読み出しを行う場合、プリチャージ回路とセンスアンプ回路とによって、選択されたメモリセルＭＣから保持データが読み出される。
【０１１７】
半導体装置３０１には、外部から電源電圧として基準電圧（ＧＮＤ）、低電源電圧（ＶＳＳ）、周辺回路用の高電源電圧（ＶＤＤ）、メモリセルアレイＭＣ用の高電源電圧（ＶＩＬ）が供給される。なお、上述した外部からの電源電圧は一例であり、半導体装置３０１の構成によっては、適宜外部からの電源電圧の種類を増減してもよい。
【０１１８】
半導体装置３０１は、図１及び図３のそれぞれに記載の半導体装置１０２ａ、半導体装置１０２ｂ、半導体装置１０２ｃ、図５乃至図８に記載の半導体装置１０２ａ、半導体装置１０２ｂ、図９に記載の半導体装置１０２として、基板１０１上に設けることができる。
【０１１９】
なお、本発明の一態様の構成は、半導体装置３０１に限定せず、駆動回路を半導体装置３０１の内部ではなく、半導体装置３０１の外部に設ける構成としてもよい。その場合の半導体装置の例を図１１（Ｂ）に示す。半導体装置３０２は、半導体装置３０１を、メモリセルアレイ部３０２ａ（メモリセルアレイＭＡ）と、駆動回路部３０２ｂと、に分けた構成となっている。
【０１２０】
この構成としては、例えば、記憶装置１００に適用することができる。具体的には、メモリセルアレイ部３０２ａを、図１に記載の半導体装置１０２ａ、半導体装置１０２ｂ、半導体装置１０２ｃとして、基板１０１上に設け、かつ駆動回路部３０２ｂを電子機器などが備える回路基板上に設けることができる。なお、本構成は、記憶装置１００を該回路基板上に実装され、メモリセルアレイ部３０２ａと駆動回路部３０２ｂとは、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔ  Ｃｉｒｃｕｉｔ）、ワイヤボンディングなどで電気的に接続される構成とすればよい。
【０１２１】
図１２（Ａ）は、記憶装置１００を回路基板３０２ｄ上に実装し、記憶装置１００の有するメモリセルアレイ部３０２ａと駆動回路部３０２ｂとをＦＰＣ３０２ｃによって電気的に接続した例を示している。
【０１２２】
このように、駆動回路部３０２ｂを、記憶装置１００の外部の回路基板３０２ｄ上に設けることによって、可撓性を有する基板上に、より大きい面積のメモリセルアレイＭＡを設けることができる。これにより、記憶装置１００の記憶容量を大きくすることができる。
【０１２３】
また、メモリセルアレイ部３０２ａ（メモリセルアレイＭＡ）と、駆動回路部３０２ｂと、に分けた構成としては、例えば、記憶装置１１１に適用することができる。具体的には、メモリセルアレイ部３０２ａを、図５に記載の半導体装置１０２ａ、半導体装置１０２ｂとして、それぞれ基板１０１ａ上、基板１０１ｂ上に設け、かつ駆動回路部３０２ｂを電子機器などが備える回路基板３０２ｄ上に設けることができる。なお、本構成は、記憶装置１１１は該回路基板上などに有するスロットに実装される構成とすればよい。
【０１２４】
図１２（Ｂ１）は、記憶装置１１１を回路基板３０２ｄ上に有するスロット３０２ｅに実装する様子を示し、図１２（Ｂ２）は、記憶装置１１１をスロット３０２ｅに填めた様子を示している。スロット３０２ｅは、記憶装置１１１と電気的に接続するための端子３０２ｆを有しており、記憶装置１１１をスロット３０２ｅに填めることにより、端子３０２ｆと記憶装置１１１の端子１０４とが電気的に接続される。駆動回路部３０２ｂは、例えば、スロット３０２ｅに備えてもよいし、回路基板３０２ｄ上に設けられてもよい。また、駆動回路部３０２ｂは、例えば、配線３０２ｇを介して、スロット３０２ｅと電気的に接続される構成であってもよい。
【０１２５】
このように、駆動回路部３０２ｂを、記憶装置１１１の外部に構成することによって、可撓性を有する基板上に、より大きい面積のメモリセルアレイＭＡを設けることができる。これにより、記憶装置１１１の記憶容量を大きくすることができる。
【０１２６】
また、メモリセルアレイ部３０２ａ（メモリセルアレイＭＡ）と、駆動回路部３０２ｂと、に分けた構成としては、例えば、記憶装置１２０、又は記憶装置１２０Ａに適用することができる。具体的には、メモリセルアレイ部３０２ａを、図９に記載の半導体装置１０２として、基板１０１上に設け、かつ駆動回路部３０２ｂを電子機器などが備える回路基板上に設けることができる。なお、本構成は、記憶装置１２０は留め具、ホルダーなどを用いて実装され、メモリセルアレイ部３０２ａと駆動回路部３０２ｂとは、ＦＰＣ、ワイヤボンディングなどで電気的に接続され構成とすればよい。
【０１２７】
図１３（Ａ）は、記憶装置１２０を回路基板３０２ｄ上に実装し、記憶装置１００の有するメモリセルアレイ部３０２ａと駆動回路部３０２ｂとを異方性導電材料などを用いて電気的に接続した例を示している。また、回路基板３０２ｄは、留め具３０２ｈを有し、図１３（Ａ）では、記憶装置１２０は、留め具３０２ｈによって回路基板３０２ｄに物理的に固定されている様子を図示している。
【０１２８】
図１３（Ｂ）は、記憶装置１２０Ａを回路基板３０２ｄ上に有するホルダー３０２ｋに実装する様子を示している。ホルダー３０２ｋは、記憶装置１２０Ａと電気的に接続するための端子３０２ｆを有しており、記憶装置１２０Ａをホルダー３０２ｋに填めることにより、端子３０２ｆと記憶装置１２０Ａの端子１０４とが電気的に接続される。駆動回路部３０２ｂは、例えば、ホルダー３０２ｋに備えてもよいし、回路基板３０２ｄ上に設けもよい。また、例えば、駆動回路部３０２ｂは、配線３０２ｇを介して、スロット３０２ｅと電気的に接続される構成であってもよい。
【０１２９】
＜構成例２＞
次に、半導体装置３０１及び半導体装置３０２とは異なる構成例を図１４に示す。
【０１３０】
半導体装置３０３は、回路３０３ａと、回路３０３ｂと、回路３０３ｃと、を有する。回路３０３ａは、本実施の形態の構成例１で説明した半導体装置３０１と同様の構成を有する。なお、回路３０３ａは、ワード線ドライバ回路ＷＬＤ１を有し、ワード線ドライバ回路ＷＬＤ１は、半導体装置３０１におけるワード線ドライバ回路ＷＬＤに相当する。加えて、回路３０３ａは、メモリセルアレイＭＡ１を有し、メモリセルアレイＭＡ１は、半導体装置３０１におけるメモリセルアレイＭＡに相当する。
【０１３１】
回路３０３ｂは、ワード線ドライバ回路ＷＬＤ２と、メモリセルアレイＭＡ２と、を有する。回路３０３ｃは、ワード線ドライバ回路ＷＬＤ３と、メモリセルアレイＭＡ３と、を有する。
【０１３２】
メモリセルアレイＭＡ１は、ビット線ドライバ回路ＢＬＤと電気的に接続される配線によって、メモリセルアレイＭＡ２と電気的に接続されている。加えて、メモリセルアレイＭＡ２は、ビット線ドライバ回路ＢＬＤと電気的に接続される配線によって、メモリセルアレイＭＡ３と電気的に接続されている。
【０１３３】
メモリセルアレイＭＡ２、及びメモリセルアレイＭＡ３は、それぞれマトリクス状にメモリセルＭＣが設けられている。但し、図１４において、メモリセルアレイＭＡ２、及びメモリセルアレイＭＡ３は、１行分のメモリセルしか図示していない。
【０１３４】
メモリセルアレイＭＡ２、及びメモリセルアレイＭＡ３のそれぞれは、メモリセルアレイＭＡ１と同様に、列方向にｍ個、行方向にｎ個のメモリセルを有する。なお、メモリセルアレイＭＡ１乃至メモリセルアレイＭＡ３は、互いに同数のメモリセルを有さなくてもよく、例えば、メモリセルアレイＭＡ１は、列方向にｍ個、行方向にｎ個のメモリセルを有し、メモリセルアレイＭＡ２は、列方向にｐ個（ｐは１以上でｍでない整数である。）、行方向にｎ個のメモリセルを有し、メモリセルアレイＭＡ３は、列方向にｑ個（ｑは１以上で、ｍとｐでない整数である。）、行方向にｎ個のメモリセルを有する構成としてもよい。この構成は、メモリセルアレイＭＡ２及びメモリセルアレイＭＡ３のそれぞれの行方向のメモリセルの数を、ビット線ドライバ回路ＢＬＤとメモリセルアレイＭＡ１と電気的に接続している配線の数と同一としている。なお、メモリセルアレイＭＡ１乃至メモリセルアレイＭＡ３のそれぞれの行方向のメモリセルの数は、互いに一致していなくてもよい場合がある。
【０１３５】
ワード線ドライバ回路ＷＬＤ１は、メモリセルアレイＭＡ１が有するメモリセルを選択する機能を有し、ワード線ドライバ回路ＷＬＤ２は、メモリセルアレイＭＡ２が有するメモリセルを選択する機能を有し、ワード線ドライバ回路ＷＬＤ３は、メモリセルアレイＭＡ３が有するメモリセルを選択する機能を有する。ワード線ドライバ回路ＷＬＤ１は、ワード線ドライバ回路ＷＬＤ２及びワード線ドライバ回路ＷＬＤ３と電気的に接続されており、図１４では、ワード線ドライバ回路ＷＬＤ１乃至ワード線ドライバ回路ＷＬＤ３をまとめて、ワード線ドライバ回路ＷＬＤと図示している。つまり、ワード線ドライバ回路ＷＬＤは、メモリセルアレイＭＡ１乃至メモリセルアレイＭＡ３のいずれかが有するメモリセルを選択する機能を有することになる。
【０１３６】
なお、上述の構成例の半導体装置３０３は、回路３０３ａ、回路３０３ｂ、回路３０３ｃのそれぞれに、ワード線ドライバ回路ＷＬＤ１乃至ワード線ドライバ回路ＷＬＤ３を有する構成としたが、ワード線ドライバ回路ＷＬＤ１乃至ワード線ドライバ回路ＷＬＤ３をまとめてワード線ドライバ回路ＷＬＤとして回路３０３ａに有する構成としてもよい。
【０１３７】
その場合の構成を図１５に示す。半導体装置３０４は、回路３０４ａと、回路３０４ｂと、回路３０４ｃと、を有し、回路３０４ａは、ワード線ドライバ回路ＷＬＤを有する。特に、ワード線ドライバ回路ＷＬＤは、メモリセルアレイＭＡ１乃至メモリセルアレイＭＡ３が有するメモリセルを選択する機能を有する。そのため、回路３０４ｂ及び回路３０４ｃは、ワード線ドライバ回路を有していない。
【０１３８】
半導体装置３０３及び半導体装置３０４は、図１及び図３のそれぞれに記載の半導体装置１０２ａ、半導体装置１０２ｂ、半導体装置１０２ｃ、図５乃至図８に記載の半導体装置１０２ａ、半導体装置１０２ｂ、又は図９に記載の半導体装置１０２として、可撓性を有する基板上に設けることができる。
【０１３９】
特に、半導体装置３０３及び半導体装置３０４の構成としては、例えば、記憶装置１１０を作製する場合に好適である。半導体装置３０３の構成で記憶装置１１０を作製する場合、回路３０３ａを図３（Ａ）に記載の半導体装置１０２ａとし、回路３０３ｂを図３（Ａ）に記載の半導体装置１０２ｂとし、回路３０３ｃを図３（Ａ）に記載の半導体装置１０２ｃとする。更に、回路３０３ａと回路３０３ｂとを電気的に接続する配線を１０３ａとし、回路３０３ｂと回路３０３ｃとを電気的に接続する配線を１０３ｂとして、基板１０１上に設けることで、図３において、基板１０１の曲げられている領域に回路３０３ａ、回路３０３ｂ、回路３０３ｃが設けられない構成とすることができる。
【０１４０】
また、半導体装置３０４の構成で記憶装置１１０を作製する場合、回路３０４ａ、回路３０４ｂ、回路３０４ｃのそれぞれを図３（Ａ）に記載の半導体装置１０２ａ、半導体装置１０２ｂ、半導体装置１０２ｃとし、回路３０３ａと回路３０３ｂとを電気的に接続する配線を１０３ａとし、回路３０３ｂと回路３０３ｃとを電気的に接続する配線を１０３ｂとして、基板１０１上に設けることで、半導体装置３０３の構成で記憶装置１１０を作製する場合と同様の効果を得ることができる。
【０１４１】
つまり、半導体装置３０３、及び半導体装置３０４の構成によって、回路３０３ａ、回路３０３ｂ、回路３０３ｃに対して、曲げによって生じる応力の影響を与えずに済むことができる。
【０１４２】
なお、本発明の一態様の構成は、半導体装置３０３及び半導体装置３０４に限定せず、駆動回路（ビット線ドライバ回路ＢＬＤ、ワード線ドライバ回路ＷＬＤ、コントロールロジック回路ＣＬＣ、出力回路ＯＰＣ）を半導体装置３０３又は半導体装置３０４の内部ではなく、それぞれの外部に設ける構成としてもよい。その場合の半導体装置の例を図１６に示す。半導体装置３０５は、半導体装置３０３又は半導体装置３０４を、メモリセルアレイ部３０５ａ（メモリセルアレイＭＡ１）と、メモリセルアレイ部３０５ｂ（メモリセルアレイＭＡ２）と、メモリセルアレイ部３０５ｃ（メモリセルアレイＭＡ３）と、駆動回路部３０５ｐと、に分けた構成となっている。なお、メモリセルアレイ部３０５ａは、駆動回路部３０５ｐとメモリセルアレイ部３０５ｂとを電気的に接続する配線、及び駆動回路部３０５ｐとメモリセルアレイ部３０５ｃとを電気的に接続する配線を有する。
【０１４３】
この構成としては、例えば、記憶装置１１０を作製するとき、メモリセルアレイ部３０５ａを図３に記載の半導体装置１０２ａとし、メモリセルアレイ部３０５ｂを半導体装置１０２ｂとし、メモリセルアレイ部３０５ｃを半導体装置１０２ｃとして基板１０１上に設け、かつ駆動回路部３０５ｐを電子機器などが備える回路基板上に設ける場合に有効である。なお、本構成は、記憶装置１１０を該回路基板上に実装し、メモリセルアレイ部３０２ａと駆動回路部３０２ｂとは、ＦＰＣ、又はワイヤボンディングなどで電気的に接続する構成とすればよい。
【０１４４】
図１７は、記憶装置１１０を回路基板３０２ｄ上に実装し、記憶装置１１０の有するメモリセルアレイ部３０５ａと駆動回路部３０５ｐとをＦＰＣ３０５ｄによって電気的に接続した例を示している。
【０１４５】
このように、駆動回路部３０２ｂを、記憶装置１１０の外部に構成することによって、可撓性を有する基板上に、より大きい面積のメモリセルアレイＭＡを設けることができる。これにより、記憶装置１１０の記憶容量を大きくすることができる。
【０１４６】
ここで、本実施の形態で説明した、図１２、図１３、図１７に示す実装例において、図１１（Ｂ）、図１６の構成例のように、駆動回路部３０２ｂを回路基板３０２ｄ側に設ける利点について説明する。
【０１４７】
図１１（Ｂ）（図１６）の構成例のメモリセルアレイ部３０２ａ（メモリセルアレイ部３０５ａ乃至メモリセルアレイ部３０５ｃ）が有するメモリセルとして、実施の形態３で説明する図１８（Ａ）（Ｂ）（Ｃ）、図１９（Ａ）（Ｂ）（Ｃ）（Ｄ）、図２０（Ａ）を用いる場合、これらのメモリセルに備えるトランジスタは全て実施の形態６で説明するＯＳトランジスタとすることができる。ＯＳトランジスタは、オフ電流が非常に低い性質を有するため、例えば、メモリセルの電位の保持としてＯＳトランジスタを適用したとき、メモリセルに保持されているデータのリフレッシュの頻度を少なくすることができる。
【０１４８】
一方、上述の構成例の駆動回路部３０２ｂ（駆動回路部３０５ｐ）は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼称する。）を適用することができる。特に、駆動回路部３０２ｂ（駆動回路部３０５ｐ）は、ビット線ドライバ回路、ワード線ドライバ回路ＷＬＤ、コントロールロジック回路ＣＬＣなどを有するため、これらの回路の性能を高くするには、Ｓｉトランジスタを用いて構成するのが良いことが知られている。
【０１４９】
ＯＳトランジスタとＳｉトランジスタの両方の特徴を活かすためには、記憶装置を、ＯＳトランジスタとＳｉトランジスタと、の両方によって、同一基板上に構成することが望ましい。しかし、ＯＳトランジスタを形成する工程と、ドライバなどに用いる高耐圧用のＳｉトランジスタを形成する工程と、には、熱処理に関する条件（温度、時間、雰囲気などが挙げられる。）が異なるため、ＯＳトランジスタと高耐圧用のＳｉトランジスタを同一基板上で構成するのが難しい。そのため、Ｓｉトランジスタのみで構成した駆動回路部３０２ｂ（駆動回路部３０５ｐ）を回路基板３０２ｄ側に形成し、ＯＳトランジスタのみで構成したメモリセルアレイ部３０２ａ（メモリセルアレイ部３０５ａ乃至メモリセルアレイ部３０５ｃ）を回路基板３０２ｄに実装する構成とすることで、ＯＳトランジスタとＳｉトランジスタの両方の特徴を活かした記憶装置を実現することができる。
【０１５０】
なお、本実施の形態で説明した複数の構成例は、互いに適宜組み合わせることができる。
【０１５１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１５２】
（実施の形態３）
本実施の形態では、先の実施の形態で述べた記憶装置が有するメモリセルについて説明する。
【０１５３】
＜ＤＲＡＭのメモリセル＞
図１８（Ａ）に、ＤＲＡＭのメモリセルの回路構成例を示す。メモリセル４１０は、トランジスタＭ１と、容量素子Ｃ１と、を有する。なお、トランジスタＭ１は、デュアルゲート構造のトランジスタであり、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。
【０１５４】
トランジスタＭ１の第１端子は、容量素子Ｃ１の第１端子と電気的に接続され、トランジスタＭ１の第２端子は、配線ＢＬと電気的に接続され、トランジスタＭ１のゲートは、配線ＷＬと電気的に接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＣＬと電気的に接続されている。
【０１５５】
配線ＢＬは、ビット線として機能し、配線ＷＬは、ワード線として機能する。配線ＣＬは、容量素子Ｃ１の第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＬには、低レベル電位（基準電位という場合がある。）を印加するのが好ましい。
【０１５６】
配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
【０１５７】
データの書き込み及び読み出しは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１を導通状態にし、配線ＢＬと容量素子Ｃ１の第１端子を電気的に接続することによって行われる。
【０１５８】
また、先の実施の形態で述べた半導体装置が有するメモリセルは、メモリセル４１０に限定されない。状況によって、場合によって、または、必要に応じて、回路の取捨、回路の接続の変更などをすることができる。
【０１５９】
例えば、先の実施の形態で述べた半導体装置が有するメモリセルは、図１８（Ｂ）に示すようなメモリセルの構成でもよい。メモリセル４２０は、デュアルゲート構造のトランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＬと電気的に接続される構成となっている。このような構成にすることによって、トランジスタＭ１のバックゲートに、トランジスタＭ１のゲートと同じ電位を印加することができるため、トランジスタＭ１が導通状態のときにおいて、トランジスタＭ１に流れる電流を増加することができる。
【０１６０】
また、例えば、先の実施の形態で述べた半導体装置が有するメモリセルは、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。そのメモリセルの回路構成例を図９（Ａ３）に示す。メモリセル４２０は、メモリセル４１０のトランジスタＭ１からバックゲートを除いた構成となっている。なお、該半導体装置にメモリセル４３０を適用することによって、トランジスタＭ１はバックゲートを有さないため、該半導体装置の作製工程をメモリセル４１０、及びメモリセル４２０よりも短縮することができる。
【０１６１】
＜２トランジスタ１容量素子のゲインセル型のメモリセル＞
図１９（Ａ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。メモリセル４４０は、トランジスタＭ２と、トランジスタＭ３と、容量素子Ｃ２と、を有する。なお、トランジスタＭ２は、デュアルゲート構造のトランジスタであり、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。
【０１６２】
トランジスタＭ２の第１端子は、容量素子Ｃ２の第１端子と電気的に接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと電気的に接続され、トランジスタＭ２のゲートは、配線ＷＬと電気的に接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと電気的に接続されている。容量素子Ｃ２の第２端子は、配線ＣＬと電気的に接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと電気的に接続され、トランジスタＭ３の第２端子は、配線ＳＬと電気的に接続され、トランジスタＭ３のゲートは、容量素子Ｃ２の第１端子と電気的に接続されている。
【０１６３】
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＬは、ワード線として機能する。配線ＣＬは、容量素子Ｃ２の第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＬには、低レベル電位（基準電位という場合がある）を印加するのが好ましい。
【０１６４】
配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
【０１６５】
データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタＭ２を導通状態にし、配線ＷＢＬと容量素子Ｃ２の第１端子を電気的に接続することによって行われる。具体的には、トランジスタＭ２が導通状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量素子Ｃ２の第１端子、及びトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＬに低レベル電位を印加し、トランジスタＭ２を非導通状態にすることによって、容量素子Ｃ２の第１端子の電位、及びトランジスタＭ３のゲートの電位を保持する。
【０１６６】
データの読み出しは、配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流、及びトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、及びトランジスタＭ３の第２端子の電位によって決まるので、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、容量素子Ｃ２の第１端子（又はトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子Ｃ２の第１端子（又はトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
【０１６７】
また、先の実施の形態で述べた半導体装置が有するメモリセルは、メモリセル４４０に限定されない。状況によって、場合によって、または、必要に応じて、回路の取捨、回路の接続の変更などをすることができる。
【０１６８】
例えば、先の実施の形態で述べた半導体装置が有するメモリセルは、図１９（Ｂ）に示すようなメモリセルの構成でもよい。メモリセル４５０は、図１８（Ｂ）のメモリセル４２０が有するトランジスタＭ１と同様に、デュアルゲート構造のトランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＬと電気的に接続される構成となっている。このような構成にすることによって、トランジスタＭ２のバックゲートに、トランジスタＭ２のゲートと同じ電位を印加することができるため、トランジスタＭ２が導通状態のときにおいて、トランジスタＭ２に流れる電流を増加することができる。
【０１６９】
また、例えば、先の実施の形態で述べた半導体装置が有するメモリセルは、バックゲートを有さないトランジスタＭ２で構成されたメモリセルであってもよい。そのメモリセルの回路構成例を図１９（Ｃ）に示す。メモリセル４６０は、メモリセル４４０のトランジスタＭ２からバックゲートを除いた構成となっている。なお、該半導体装置にメモリセル４６０を適用することによって、トランジスタＭ２はバックゲートを有さないため、該半導体装置の作製工程をメモリセル４６０、及びメモリセル４５０よりも短縮することができる。
【０１７０】
また、例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図１９（Ｄ）に示す。メモリセル４７０は、メモリセル４４０の配線ＷＢＬと配線ＲＢＬを一本の配線ＢＬとして、トランジスタＭ２の第２端子、及びトランジスタＭ３の第１端子が、配線ＢＬと電気的に接続されている構成となっている。つまり、メモリセル４７０は、書き込みビット線と、読み出しビット線と、を１本の配線ＢＬとして動作する構成となっている。
【０１７１】
＜３トランジスタ１容量素子のゲインセル型のメモリセル＞
図２０（Ａ）に３トランジスタ１容量素子のゲインセル型のメモリセルを示す。メモリセル４８０は、トランジスタＭ４乃至トランジスタＭ６と、容量素子Ｃ３と、を有する。なお、トランジスタＭ４は、デュアルゲート構造のトランジスタであり、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。
【０１７２】
トランジスタＭ４の第１端子は、容量素子Ｃ３の第１端子と電気的に接続され、トランジスタＭ４の第２端子は、配線ＢＬと電気的に接続され、トランジスタＭ４のゲートは、配線ＷＷＬと電気的に接続され、トランジスタＭ４のバックゲートは、配線ＢＧＬと電気的に接続されている。容量素子Ｃ３の第２端子は、トランジスタＭ５の第１端子と、配線ＧＮＤと、に電気的に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と電気的に接続され、トランジスタＭ５のゲートは、容量素子Ｃ３の第１端子と電気的に接続されている。トランジスタＭ６の第２端子は、配線ＢＬと電気的に接続され、トランジスタＭ６のゲートは配線ＲＷＬと電気的に接続されている。
【０１７３】
配線ＢＬは、ビット線として機能し、配線ＷＷＬは、書き込みワード線として機能し、配線ＲＷＬは、読み出しワード線として機能する。
【０１７４】
配線ＢＧＬは、トランジスタＭ４のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ４のしきい値電圧を増減することができる。
【０１７５】
配線ＧＮＤは、低レベル電位を与える配線である。
【０１７６】
データの書き込みは、配線ＷＷＬに高レベル電位を印加し、トランジスタＭ４を導通状態にし、配線ＢＬと容量素子Ｃ３の第１端子を電気的に接続することによって行われる。具体的には、トランジスタＭ４が導通状態のときに、配線ＢＬに記録する情報に対応する電位を印加し、容量素子Ｃ３の第１端子、及びトランジスタＭ５のゲートに該電位を書き込む。その後、配線ＷＷＬに低レベル電位を印加し、トランジスタＭ４を非導通状態にすることによって、容量素子Ｃ３の第１端子の電位、及びトランジスタＭ５のゲートの電位を保持する。
【０１７７】
データの読み出しは、配線ＢＬに所定の電位をプリチャージして、その後配線ＢＬを電気的に浮遊状態にし、かつ配線ＲＷＬに高レベル電位を印加することによって行われる。配線ＲＷＬが高レベル電位となるので、トランジスタＭ６は導通状態となり、配線ＢＬとトランジスタＭ５の第２端子が電気的に接続状態となる。このとき、トランジスタＭ５の第２端子には、配線ＢＬの電位が印加されることになるが、容量素子Ｃ３の第１端子（又はトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５の第２端子の電位、及び配線ＢＬの電位が変化する。ここで、配線ＢＬの電位を読み出すことによって、容量素子Ｃ３の第１端子（又はトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子Ｃ３の第１端子（又はトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。
【０１７８】
また、先の実施の形態で述べた半導体装置が有するメモリセルは、メモリセル４４０に限定されない。状況によって、場合によって、または、必要に応じて、回路の取捨、回路の接続の変更などをすることができる。例えば、図１８（Ｂ）に示すメモリセル４２０のトランジスタＭ１、及び図１９（Ｂ）に示すメモリセル４５０のトランジスタＭ２のように、メモリセル４８０は、トランジスタＭ４のバックゲートを、配線ＢＧＬでなく、配線ＷＬと電気的に接続する構成であってもよい（図示しない）。このような構成にすることによって、トランジスタＭ４のバックゲートに、トランジスタＭ４のゲートと同じ電位を印加することができるため、トランジスタＭ４が導通状態のときにおいて、トランジスタＭ４に流れる電流を増加することができる。また、例えば、図１８（Ｃ）に示すメモリセル４３０のトランジスタＭ１、及び図１９（Ｃ）に示すメモリセル４６０のトランジスタＭ２のように、メモリセル４８０は、トランジスタＭ４がバックゲートを有さない構成であってもよい。このような構成にすることによって、トランジスタＭ４はバックゲートを有さない分、半導体装置の作製工程を短縮することができる。
【０１７９】
＜ＳＲＡＭのメモリセル＞
図２０（Ｂ）にＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の一例を示す。なお、図２０（Ｂ）に示すメモリセル４９０は、バックアップ可能なＳＲＡＭのメモリセルである。メモリセル４９０は、トランジスタＭ７乃至トランジスタＭ１０と、トランジスタＭＳ１乃至トランジスタＭＳ４と、容量素子Ｃ４と、容量素子Ｃ５と、有する。なお、トランジスタＭ７乃至トランジスタＭ１０は、デュアルゲート構造のトランジスタであり、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。なお、トランジスタＭＳ１、及びトランジスタＭＳ２は、ｐチャネル型トランジスタであり、トランジスタＭＳ３、及びトランジスタＭＳ４は、ｎチャネル型トランジスタである。
【０１８０】
トランジスタＭ７の第１端子は、配線ＢＬと電気的に接続され、トランジスタＭ７の第２端子は、トランジスタＭＳ１の第１端子と、トランジスタＭＳ３の第１端子と、トランジスタＭＳ２のゲートと、トランジスタＭＳ４のゲートと、トランジスタＭ１０の第１端子と、に電気的に接続されている。トランジスタＭ７のゲートは、配線ＷＬと電気的に接続され、トランジスタＭ７のバックゲートは、配線ＢＧＬ１と電気的に接続されている。トランジスタＭ８の第１端子は、配線ＢＬＢと電気的に接続され、トランジスタＭ８の第２端子は、トランジスタＭＳ２の第１端子と、トランジスタＭＳ４の第１端子と、トランジスタＭＳ１のゲートと、トランジスタＭＳ３のゲートと、トランジスタＭ９の第１端子と、に電気的に接続されている。トランジスタＭ８のゲートは、配線ＷＬと電気的に接続され、トランジスタＭ８のバックゲートは、配線ＢＧＬ２と電気的に接続されている。
【０１８１】
トランジスタＭＳ１の第２端子は、配線ＶＤＤと電気的に接続されている。トランジスタＭＳ２の第２端子は、配線ＶＤＤと電気的に接続されている。トランジスタＭＳ３の第２端子は、配線ＧＮＤと電気的に接続されている。トランジスタＭＳ４の第２端子は、配線ＧＮＤと電気的に接続されている。
【０１８２】
トランジスタＭ９の第２端子は、容量素子Ｃ４の第１端子と電気的に接続され、トランジスタＭ９のゲートは、配線ＢＲＬと電気的に接続され、トランジスタＭ９のバックゲートは、配線ＢＧＬ３と電気的に接続されている。トランジスタＭ１０の第２端子は、容量素子Ｃ５の第１端子と電気的に接続され、トランジスタＭ１０のゲートは、配線ＢＲＬと電気的に接続され、トランジスタＭ１０のバックゲートは、配線ＢＧＬ４と電気的に接続されている。
【０１８３】
容量素子Ｃ４の第２端子は、配線ＧＮＤと電気的に接続され、容量素子Ｃ５の第２端子は、配線ＧＮＤと電気的に接続されている。
【０１８４】
配線ＢＬ及び配線ＢＬＢは、ビット線として機能し、配線ＷＬは、ワード線として機能し、配線ＢＲＬは、トランジスタＭ９、及びトランジスタＭ１０の導通状態、非導通状態を制御する配線である。
【０１８５】
配線ＢＧＬ１乃至配線ＢＧＬ４は、それぞれトランジスタＭ７乃至トランジスタＭ１０のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬ１乃至配線ＢＧＬ４に任意の電位を印加することによって、それぞれトランジスタＭ７乃至トランジスタＭ１０のしきい値電圧を増減することができる。
【０１８６】
配線ＶＤＤは、高レベル電位を与える配線であり、配線ＧＮＤは、低レベル電位を与える配線である。
【０１８７】
データの書き込みは、配線ＷＬに高レベル電位を印加し、かつ配線ＢＲＬに高レベル電位を印加することによって行われる。具体的には、トランジスタＭ１０が導通状態のときに、配線ＢＬに記録する情報に対応する電位を印加し、トランジスタＭ１０の第２端子側に該電位を書き込む。
【０１８８】
ところで、メモリセル４９０は、トランジスタＭＳ１乃至トランジスタＭＳ２によってインバータループを構成しているので、トランジスタＭ８の第２端子側に、該電位に対応するデータ信号の反転信号が入力される。トランジスタＭ８が導通状態であるため、配線ＢＬＢには、配線ＢＬに印加されている電位、すなわち配線ＢＬに入力されている信号の反転信号が出力される。また、トランジスタＭ９、及びトランジスタＭ１０が導通状態であるため、トランジスタＭ７の第２端子の電位、及びトランジスタＭ８の第２端子の電位は、それぞれ容量素子Ｃ５の第１端子、及び容量素子Ｃ４の第１端子に保持される。その後、配線ＷＬに低レベル電位を印加し、かつ配線ＢＲＬに低レベル電位を印加し、トランジスタＭ７乃至トランジスタＭ１０を非導通状態にすることによって、容量素子Ｃ４の第１端子、及び容量素子Ｃ５の第１端子を保持する。
【０１８９】
データの読み出しは、あらかじめ配線ＢＬ及び配線ＢＬＢを所定の電位にプリチャージした後に、配線ＷＬに高レベル電位を印加し、配線ＢＲＬに高レベル電位を印加することによって、容量素子Ｃ４の第１端子の電位が、メモリセル４９０のインバータループによってリフレッシュされ、配線ＢＬＢに出力される。また、容量素子Ｃ５の第１端子の電位が、メモリセル４９０のインバータループによってリフレッシュされ、配線ＢＬに出力される。配線ＢＬ及び配線ＢＬＢでは、それぞれプリチャージされた電位から容量素子Ｃ５の第１端子の電位、及び容量素子Ｃ４の第１端子の電位に変動するため、配線ＢＬ又は配線ＢＬＢの電位から、メモリセルに保持された電位を読み出すことができる。
【０１９０】
なお、本実施の形態で説明したトランジスタＭ１乃至トランジスタＭ１０のチャネル形成領域には、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛のいずれか一を有する酸化物半導体を用いることができる。つまり、トランジスタＭ１乃至トランジスタＭ１０としてＯＳトランジスタを適用することができる。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体であることが好ましく、実施の形態７で説明するＣＡＣ−ＯＳであることが更に好ましい。インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したＯＳトランジスタは、オフ電流が極めて小さいという特性を有しているので、トランジスタＭ１乃至トランジスタＭ１０としてＯＳトランジスタを用いることによって、トランジスタＭ１乃至トランジスタＭ１０のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１乃至トランジスタＭ１０によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。
【０１９１】
なお、本実施の形態で説明したトランジスタＭ３、トランジスタＭ５、トランジスタＭ６、トランジスタＭＳ１乃至トランジスタＭＳ４のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、ＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）であることが好ましい（以後、Ｓｉトランジスタと呼称する。）。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタ、又はインバータが有するトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
【０１９２】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１９３】
（実施の形態４）
本実施の形態では、先の実施の形態で説明した、メモリセル（ＤＲＡＭ、２トランジスタ１容量素子のゲインセル型のメモリセル、３トランジスタ１容量素子のゲインセル型のメモリセル）において、多値のデータを扱う場合について、説明する。１つのメモリセルにおいて、２値ではなく、３値以上のデータの状態を保持できるようにすることで、該メモリセルの記憶容量を増やすことができる。
【０１９４】
図２１は、多値のデータを扱うことができるメモリセルのしきい値電圧分布の一例を示した模式図である。
【０１９５】
図２１は、一例として、該メモリセルが８のデータ状態（「論理状態」とも呼ぶ。）を有する場合を示している。８のデータ状態をしきい値電圧（本実施の形態では、しきい値と呼称する。）レベルが低いものから順にデータ状態Ａ１−Ａ８と呼ぶこととする。データ状態Ａ１−Ａ８には、それぞれ、３ビットのデータ”０００”、”００１”、”０１０”、”０１１”、”１００”、”１０１”、”１１０”、”１１１”が割り当てられているとする。
【０１９６】
なお、作製完了時に発生する該メモリセル同士の差異、該メモリセルが有する回路の寄生容量などが起因となって、８のデータ状態のそれぞれのしきい値は分布幅を有する場合がある。図２１では、８のデータ状態のそれぞれが有するしきい値の分布幅を図示している。
【０１９７】
該メモリセルを有する記憶装置には、該メモリセルの８のデータ状態を区別するため８つの電圧Ｖａ１−Ｖａ８が設定される。電圧Ｖａ１−Ｖａ８は、隣接するデータ状態を識別するためのしきい値レベルの境界値であり、該メモリセルからデータを読み出すための読み出し電圧にも用いられる。
【０１９８】
別の実施の形態で説明したメモリセルにおいて、上述したように、多値のデータの取り扱えるようにすることで、該メモリセルを有する記憶装置が保持できる記憶容量を大きくすることができる。
【０１９９】
（実施の形態５）
本実施の形態では、先の実施の形態で説明した、可撓性を有する基板上に有する記憶装置の作製方法について説明する。
【０２００】
メモリセルを有する半導体装置を、可撓性を有する基板上に作製する方法については、例えば、可撓性を有する基板上にトランジスタなどの回路素子を形成して作製する方法、剥離層（タングステン、ポリイミド樹脂、アモルファスシリコンなど）を有する基板の上に半導体装置を形成し、半導体装置を剥離して、可撓性を有する基板の上に転置する方法、などが挙げられる。本実施の形態では、後者の半導体装置を、可撓性を有する基板の上に転置する方法について説明する。
【０２０１】
図２２乃至図２８を用いて、可撓性を有する基板上に設けられた半導体装置装置（装置１００ａ、装置１００ｂ、装置１００ｃ、装置１１０ａ、装置１１１ａ、装置１１１ｂ、装置１１２ａ、装置１１２ｂ、装置１１３ａ、装置１１３ｂ、装置１２０ａ、装置１２１ａ）の作製方法を例示する。
【０２０２】
＜金属酸化物層の形成＞
初めに、基板１４上に、金属酸化物層２０を形成する（図２２（Ａ））。
【０２０３】
基板１４は、搬送が容易となる程度に剛性を有し、かつ作製工程にかかる温度に対して耐熱性を有する。基板１４に用いることができる材料としては、例えば、ガラス、石英、セラミック、サファイア、樹脂、半導体、金属または合金などが挙げられる。ガラスとしては、例えば、無アルカリガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等が挙げられる。
【０２０４】
金属酸化物層２０としては、チタン、モリブデン、アルミニウム、タングステン、シリコン、インジウム、亜鉛、ガリウム、タンタル、錫、ハフニウム、イットリウム、ジルコニウム、マグネシウム、ランタン、セリウム、ネオジム、ビスマス、及びニオブのうち一つ又は下地層を含む複数の層を用いることができる。下地層には、金属、合金、及びそれらの化合物（金属酸化物など）を含むことができる。下地層は、チタン、モリブデン、アルミニウム、タングステン、シリコン、インジウム、亜鉛、ガリウム、タンタル、及び錫のうち一つまたは複数を有することが好ましい。
【０２０５】
また、金属酸化物層２０には、各種金属の酸化物を用いることができる。金属酸化物としては、例えば、酸化チタン（ＴｉＯｘ）、酸化モリブデン、酸化アルミニウム、酸化タングステン、シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、インジウム亜鉛酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物等が挙げられる。
【０２０６】
その他に、金属酸化物としては、酸化インジウム、チタンを含むインジウム酸化物、タングステンを含むインジウム酸化物、インジウム錫酸化物（ＩＴＯ）、チタンを含むＩＴＯ、タングステンを含むインジウム亜鉛酸化物、酸化亜鉛（ＺｎＯ）、ガリウムを含むＺｎＯ、酸化ハフニウム、酸化イットリウム、酸化ジルコニウム、酸化ガリウム、酸化タンタル、酸化マグネシウム、酸化ランタン、酸化セリウム、酸化ネオジム、酸化スズ、酸化ビスマス、チタン酸塩、タンタル酸塩、ニオブ酸塩等が挙げられる。
【０２０７】
金属酸化物層２０の形成方法に特に限定は無い。例えば、スパッタリング法、プラズマＣＶＤ法、蒸着法、ゾルゲル法、電気泳動法、スプレー法等を用いて形成することができる。
【０２０８】
金属層を成膜した後に、当該金属層に酸素を導入することで、金属酸化物層２０を形成することができる。このとき、金属層の表面のみ、または金属層全体を酸化させる。前者の場合、金属層に酸素を導入することで、金属層と金属酸化物層２０との積層構造が形成される。
【０２０９】
金属酸化物層２０の厚さは、例えば、１ｎｍ以上２００ｎｍ以下であることが好ましく、５ｎｍ以上１００ｎｍ以下であることがより好ましい。なお、金属層を用いて金属酸化物層２０を形成する場合、最終的に形成される金属酸化物層２０の厚さは、成膜した金属層の厚さよりも厚くなることがある。
【０２１０】
＜樹脂層２３の形成＞
次に、金属酸化物層２０上に、樹脂層２４を形成する（図２２（Ｂ））。
【０２１１】
樹脂層２４としては、熱硬化性、感光性の両方を有する材料であることが好ましい。特に、感光性を有する材料を用いる場合、光を用いたリソグラフィ法によって、所望の形状の樹脂層（後述では樹脂層２３としている。）を形成することができる。
【０２１２】
樹脂層２４は、ポリイミド樹脂またはポリイミド樹脂前駆体を含む材料を用いて形成されることが好ましい。樹脂層２４は、例えば、ポリイミド樹脂と溶媒を含む材料、またはポリアミック酸と溶媒を含む材料等を用いて形成できる。ポリイミドは、平坦化膜等に好適に用いられる材料であるため、成膜装置や材料を共有することができる。
【０２１３】
そのほか、樹脂層２４の形成に用いることができる樹脂材料としては、例えば、アクリル樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等が挙げられる。
【０２１４】
樹脂層２４は、スピンコータを用いて形成することが好ましい。スピンコート法を用いることで、大判基板に薄い膜を均一に形成することができる。
【０２１５】
樹脂層２４は、粘度が５ｃＰ以上５００ｃＰ未満、好ましくは５ｃＰ以上１００ｃＰ未満、より好ましくは１０ｃＰ以上５０ｃＰ以下の溶液を用いて形成することが好ましい。溶液の粘度が低いほど、塗布が容易となる。また、溶液の粘度が低いほど、気泡の混入を抑制でき、良質な膜を形成できる。
【０２１６】
そのほか、樹脂層２４の形成方法としては、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等が挙げられる。
【０２１７】
樹脂層２４を成膜した後、溶媒を除去するための熱処理（プリベーク処理）を行い、その後フォトマスクを用いて露光を行う。続いて、現像処理を施すことで、不要な部分を除去することができる。次に、所望の形状に加工された樹脂層２４に対して加熱処理を行うことで、樹脂層２３を形成する（図２２（Ｃ））。図２２（Ｃ）では、島状の樹脂層２３を形成する例を示す。
【０２１８】
なお、樹脂層２３の形状は１つの島状に限られず、例えば、複数の島状、開口を有する形状などでもよい。また、ハーフトーンマスクもしくはグレートーンマスクを用いた露光技術、または多重露光技術などを用い、樹脂層２３の表面に凹凸形状を形成してもよい。
【０２１９】
樹脂層２４または樹脂層２３上にレジストマスク、ハードマスク等のマスクを形成し、エッチングすることで、所望の形状の樹脂層２３を形成することができる。この方法は、非感光性の材料を用いる場合に特に好適である。
【０２２０】
プリベーク処理について説明する。プリベーク処理の温度は用いる材料に応じて適宜決定することができる。例えば、５０℃以上１８０℃以下、８０℃以上１５０℃以下、または９０℃以上１２０℃以下で行うことができる。または、加熱処理がプリベーク処理を兼ねてもよく、加熱処理によって、樹脂層２４に含まれる溶媒を除去してもよい。
【０２２１】
加熱処理について説明する。加熱処理は、例えば、加熱装置のチャンバーの内部に、酸素、窒素、及び希ガス（アルゴンなど）のうち一つまたは複数を含むガスを流しながら行うことができる。または、加熱処理は、大気雰囲気下で加熱装置のチャンバー、ホットプレート等を用いて行うことができる。
【０２２２】
大気雰囲気下や酸素を含むガスを流しながら加熱を行うと、樹脂層２３が酸化により着色し、可視光に対する透過性が低下することがある。そのため、窒素ガスを流しながら、加熱を行うことが好ましい。これにより、樹脂層２３の可視光に対する透過性を高めることができる。
【０２２３】
加熱処理により、樹脂層２３中の脱ガス成分（例えば、水素、水等）を低減することができる。特に、樹脂層２３上に形成する各層の作製温度以上の温度で加熱することが好ましい。これにより、トランジスタの作製工程における、樹脂層２３からの脱ガスを大幅に抑制することができる。
【０２２４】
例えば、トランジスタの作製温度が３５０℃までである場合、樹脂層２３となる膜を３５０℃以上４５０℃以下で加熱することが好ましく、４００℃以下がより好ましく、３７５℃以下がさらに好ましい。これにより、トランジスタの作製工程における、樹脂層２３からの脱ガスを大幅に抑制することができる。
【０２２５】
処理時間を長くすることで、加熱温度が比較的低い場合であっても、加熱温度がより高い条件の場合と同等の剥離性を実現できる場合がある。そのため、加熱装置の構成により加熱温度を高められない場合には、処理時間を長くすることが好ましい。
【０２２６】
加熱処理の時間は、例えば、５分以上２４時間以下が好ましく、３０分以上１２時間以下がより好ましく、１時間以上６時間以下がさらに好ましい。なお、加熱処理の時間はこれに限定されない。例えば、加熱処理を、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法を用いて行う場合などは、５分未満としてもよい。
【０２２７】
加熱装置としては、電気炉や、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって被処理物を加熱する装置等、様々な装置を用いることができる。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。ＲＴＡ装置を用いることによって、処理時間が短縮することができるので、量産する上で好ましい。また、加熱処理はインライン型の加熱装置を用いて行ってもよい。
【０２２８】
なお、加熱処理により、樹脂層２３の厚さは、樹脂層２４の厚さから変化する場合がある。例えば、樹脂層２４に含まれていた溶媒が除去されることや、硬化が進行し密度が増大することにより、体積が減少し、樹脂層２４よりも樹脂層２３が薄くなる場合がある。
【０２２９】
＜絶縁層の形成＞
次に、樹脂層２３上に、絶縁層３１を形成する（図２２（Ｄ））。絶縁層３１は、樹脂層２３の端部を覆って形成される。金属酸化物層２０上には、樹脂層２３が設けられていない部分が存在する。そのため、金属酸化物層２０上に接して絶縁層３１を形成することができる。
【０２３０】
絶縁層３１は、樹脂層２３の耐熱温度以下で形成する。加熱処理の温度より低い温度で形成することが好ましい。
【０２３１】
絶縁層３１は、樹脂層２３に含まれる不純物が、後に形成するトランジスタや表示素子に拡散することを防ぐバリア層として用いることができる。例えば、絶縁層３１は、樹脂層２３を加熱した際に、樹脂層２３に含まれる水分等がトランジスタや表示素子に拡散することを防ぐことが好ましい。そのため、絶縁層３１は、バリア性が高いことが好ましい。
【０２３２】
絶縁層３１としては、例えば、窒化シリコン膜、酸化窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜などの無機絶縁膜を用いることができる。また、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜、及び酸化ネオジム膜等を用いてもよい。また、上述の絶縁膜を２以上積層して用いてもよい。特に、樹脂層２３上に窒化シリコン膜を形成し、窒化シリコン膜上に酸化シリコン膜を形成することが好ましい。
【０２３３】
無機絶縁膜は、成膜温度が高いほど緻密でバリア性の高い膜となるため、高温で形成することが好ましい。
【０２３４】
絶縁層３１の成膜時の基板温度は、室温（２５℃）以上３５０℃以下が好ましく、１００℃以上３００℃以下がさらに好ましい。
【０２３５】
＜トランジスタの形成＞
次に、絶縁層３１上に、トランジスタ４０を形成する（図２２（Ｅ））。
【０２３６】
なお、図２２では、記憶装置が有するトランジスタの構造として、ＴＧＴＣ（Ｔｏｐ  Ｇａｔｅ  Ｔｏｐ  Ｃｏｎｔａｃｔ）型のトランジスタを図示している。また、本作製例において、トランジスタの構造はＴＧＴＣ型に限定せず、別のトランジスタの構造でも適用できる場合がある。
【０２３７】
ここではトランジスタ４０として、金属酸化物４４ａ、金属酸化物４４ｂ、金属酸化物４４ｃを有する、デュアルゲート構造のＴＧＴＣ型のトランジスタを作製する場合を示す。金属酸化物４４ｂは、トランジスタ４０の半導体層として機能することができる。金属酸化物４４ｂは、酸化物半導体として機能するものとする。
【０２３８】
本実施の形態において、トランジスタの半導体には、酸化物半導体を用いる。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
【０２３９】
また、トランジスタ４０は、ソース電極又はドレイン電極の一方として、導電層４３ａを有し、ソース電極又はドレイン電極の他方として、導電層４３ｂを有する。トランジスタ４０は、バックゲート電極として導電層４１を有し、フロントゲート電極として導電層４５を有する。
【０２４０】
更に、トランジスタ４０は、バックゲート電極側のゲート絶縁膜として絶縁層３３を有し、フロントゲート電極側のゲート絶縁膜として絶縁層３４を有する。
【０２４１】
トランジスタ４０は、樹脂層２３の耐熱温度以下で形成する。トランジスタ４０は、加熱処理の温度より低い温度で形成することが好ましい。
【０２４２】
次に、トランジスタ４０を覆う絶縁層３６を形成する（図２２（Ｅ））。
【０２４３】
トランジスタ４０の形成方法、及び絶縁層３６については、実施の形態６のトランジスタ構造１を参酌する。
【０２４４】
＜開口部の形成＞
次に、絶縁層３６に開口部を形成し、開口部に導電層４６を形成する（図２３（Ａ））。開口部は、絶縁層３６を選択的にエッチング処理することで形成することができる。なお、開口部は、トランジスタ４０の導電層４３ａ上と、導電層４３ｂ上と、のそれぞれに形成される。
【０２４５】
導電層４６は、代表的には、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、ＰＬＤ法などによって成膜することができる。
【０２４６】
導電層４６の成膜後は、エッチング処理、又はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などにより、平坦化処理を行う。この処理により、導電層４６の成膜時に絶縁層３６上などに形成される不要な導電膜を除去することができる。
【０２４７】
導電層４６の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【０２４８】
なお、導電層４６の構造は、実施の形態６のトランジスタの構成例１で説明しているバックゲート電極と同様に、２層構造、又は３層以上の積層構造であることが好ましい。例えば、水素に対するバリア性を有する導電体として、窒化タンタル等を１層目（導電層４６ａ）として形成し、導電性が高い材料として、タングステンを２層目（導電層４６ｂ）として埋めるように積層すればよい。
【０２４９】
＜配線層の形成＞
次に、配線層を形成する。具体的には、絶縁層３６上に絶縁層３７を形成し、絶縁層３６上及び導電層４６上に配線として機能する導電層４７と、を形成する（図２３（Ｂ））。なお、絶縁層３７の材料及び形成方法は、絶縁層３６の材料及び形成方法を参酌する。同様に、導電層４７の材料及び形成方法は、導電層４６の材料及び形成方法を参酌する。また、図２３（Ｂ）において、導電層４７は、導電層４６と同様に２層構造を有しているが、導電層４７の１層目、及び２層目の符号は省略している。
【０２５０】
絶縁層３７は、開口部を有し、該開口部には導電層４７が形成されている。絶縁層３７は、該開口部を複数有しており、その一部の開口部は、導電層４６と導電層４７とを電気的に接続するために形成されている。また、残りの開口部は、導電層４７を配線として引き回すために形成されている。
【０２５１】
＜容量素子の形成＞
次に、絶縁層３７及び導電層４７上に、容量素子７０を有する層を形成する（図２３（Ｃ））。
【０２５２】
なお、本作製例では、記憶装置が有する容量素子の構造として、トレンチ型の構造を図示しているが、該容量素子は、プレーナ型の構造としてもよい。
【０２５３】
容量素子７０は、絶縁層３８ａ、絶縁層３８ｂ、絶縁層３８ｃ、導電層４８ａ、及び導電層４８ｂによって構成されている。特に、導電層４８ａは、容量素子７０の第１電極として機能し、導電層４８ｂは、容量素子７０の第２電極として機能する。
【０２５４】
絶縁層３８ａは、絶縁層３７及び導電層４７上に形成されている。絶縁層３８ａとしては、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましく、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【０２５５】
また、図２３（Ｃ）において、絶縁層３８ａは、導電層４３ｂ上と電気的に接続されている導電層４６、及び導電層４７と重なる領域に、開口部を有する。開口部は、絶縁層３８ａの成膜後に絶縁層３６を選択的にエッチング処理することで形成することができる。
【０２５６】
絶縁層３８ａの開口部には、導電層４８ａが形成されている。導電層４８ａとしては、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料である銅やアルミニウム等を用いればよい。
【０２５７】
導電層４８ａは、絶縁層３８ａの開口部を形成した後に、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、ＰＬＤ法などによって成膜することができる。そして、導電層４８ａの成膜後は、エッチング処理、又はＣＭＰ法などによって、導電層４８ａによって絶縁層３８ａの開口部以外に成膜された導電膜を除去する。
【０２５８】
その後、絶縁層３８ａ及び導電層４８ａ上に、絶縁層３８ｂを成膜する。絶縁層３８ｂとしては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。
【０２５９】
例えば、絶縁層３８ｂを積層構造とする場合、酸化アルミニウムなどの高誘電率材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いて、積層構造を設けることが好ましい。当該構成により、容量素子７０は、高誘電率の絶縁体を有することで、十分な容量を確保できる。更に、絶縁層３８ｂが絶縁耐力の大きい絶縁体を有することで、絶縁耐力が向上し、容量素子７０の静電破壊を抑制することができる。
【０２６０】
絶縁層３８ｂの形成後は、絶縁層３８ｂ上に導電層４８ｂが成膜される。なお、導電層４８ｂは、絶縁層３８ａの開口部を埋めるように成膜される。導電層４８ｂは、導電層４８ａと同じ材料及び方法で成膜することができる。
【０２６１】
導電層４８ｂの成膜後、絶縁層３８ｂを介して、導電層４８ａと重畳する領域を残して、それ以外の導電膜をエッチング処理などによって除去する。
【０２６２】
絶縁層３８ｃは、絶縁層３８ｂ及び導電層４８ｂ上に成膜される。絶縁層３８ｃとしては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。また、酸素と水素を含む窒化シリコン（ＳｉＮＯＨ）を用いると、加熱によって脱離する水素の量を多くすることができるため好ましい。また、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いることもできる。
【０２６３】
絶縁層３８ｃは、例えば、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて成膜することができる。
【０２６４】
絶縁層３８ｃの成膜後は、エッチング処理、又はＣＭＰ法などによって、導電層４８ｂが露出するまで、平坦化処理を行う。
【０２６５】
＜配線層とパッシベーション膜の形成＞
次に、配線層とパッシベーション膜を形成する。具体的には、容量素子７０を有する層の上に、絶縁層３９ａと、配線として機能する導電層４９と、を形成し、絶縁層３９ａ上及び導電層４９上に、パッシベーション膜として機能する絶縁層３９ｂを形成する（図２４（Ａ））。
【０２６６】
絶縁層３９ａは、導電層４８ｂと重畳する領域において、開口部を有する。なお、絶縁層３９ａの材料及び形成方法は、絶縁層３７の材料及び形成方法を参酌する。また、絶縁層３９ａの材料は、絶縁層３８ｃと同じ材料としてもよい。
【０２６７】
導電層４９は、絶縁層３９ａの開口部に形成されている。導電層４９の材料及び形成方法は、導電層４７の材料及び形成法を参酌する。
【０２６８】
絶縁層３９ｂは、絶縁層３９ａ上及び導電層４９上に形成されている。絶縁層３９ｂは、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましく、絶縁層３９ｂの材料としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化アルミニウムなどを用いることができる。また、絶縁層３９ｂは、単層ではなく、上述した材料から複数選択して形成された積層としてもよい。
【０２６９】
＜保護層の形成＞
次に、絶縁層３９ｂ上に保護層７５を形成する（図２４（Ｂ））。保護層７５としては、接着層及び基板を用いてもよい。
【０２７０】
該接着層としては、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤等の各種硬化型接着剤を用いることができる。また、接着シート等を用いてもよい。
【０２７１】
該基板としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂（ナイロン、アラミド等）、ポリシロキサン樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリウレタン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、ポリプロピレン樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ＡＢＳ樹脂、セルロースナノファイバー等を用いることができる。該基板には、可撓性を有する程度の厚さのガラス、石英、樹脂、金属、合金、半導体等の各種材料を用いてもよい。
【０２７２】
＜レーザ光の照射＞
次に、レーザ光５５を照射する（図２５）。レーザ光５５は、例えば、図２５においては、左側から右側に走査される線状レーザビームで、その長軸は、その走査方向及びその入射方向（上から下）に垂直である。レーザ装置において、基板１４が上側にくるように積層体を配置する。積層体には、積層体（基板１４）の上側からレーザ光５５が照射される。
【０２７３】
レーザ光５５は、基板１４を介して、金属酸化物層２０と樹脂層２３との界面またはその近傍に照射されることが好ましい。また、レーザ光５５は、金属酸化物層２０中に照射されてもよく、樹脂層２３中に照射されてもよい。
【０２７４】
金属酸化物層２０は、レーザ光５５を吸収する。樹脂層２３は、レーザ光５５を吸収する場合がある。
【０２７５】
レーザ光５５の照射により、金属酸化物層２０と樹脂層２３の密着性もしくは接着性が低下する。レーザ光５５の照射により、樹脂層２３が脆弱化されることがある。
【０２７６】
レーザ光５５としては、少なくともその一部が基板１４を透過し、かつ金属酸化物層２０に吸収される波長の光を選択して用いる。レーザ光５５は、可視光線から紫外線の波長領域の光であることが好ましい。例えば波長が１８０ｎｍ以上４５０ｎｍ以下の光、好ましくは２００ｎｍ以上４００ｎｍ以下の光、より好ましくは波長が２５０ｎｍ以上３５０ｎｍ以下の光を用いることができる。特に、波長３０８ｎｍのエキシマレーザを用いると、生産性に優れるため好ましい。また、Ｎｄ：ＹＡＧレーザの第三高調波である波長３５５ｎｍのＵＶレーザなどの固体ＵＶレーザ（半導体ＵＶレーザともいう）を用いてもよい。固体レーザはガスを用いないため、エキシマレーザに比べて、ランニングコストを約１／３にでき、好ましい。また、ピコ秒レーザ等のパルスレーザを用いてもよい。
【０２７７】
レーザ光５５として、線状のレーザ光を用いる場合には、基板１４と光源とを相対的に移動させることでレーザ光５５を走査し、剥離したい領域に亘ってレーザ光５５を照射する。
【０２７８】
＜分離の起点の形成＞
次に、樹脂層２３に分離の起点を形成する（図２６（Ａ）（Ｂ）（Ｃ））。例えば、保護層７５側から、樹脂層２３の端部よりも内側に刃物などの鋭利な形状の器具６５を差し込み、枠状に切れ目６４を入れる。
【０２７９】
または、樹脂層２３に、枠状にレーザ光を照射してもよい。
【０２８０】
上述の通り、多面取りにより、１つの樹脂層２３を用いて、複数の記憶装置を形成することができる。例えば、図７（Ｂ）の切れ目６４の内側に、複数の記憶装置が配置される。これにより、複数の記憶装置を一度にまとめて基板１４から分離することができる。
【０２８１】
または、複数の樹脂層２３を用いて、記憶装置ごとに樹脂層２３を作り分けてもよい。図７（Ｃ）では、基板１４上に、４つの樹脂層２３を形成する例を示す。４つの樹脂層２３それぞれに、枠状に切れ目６４を入れることで、各記憶装置を異なるタイミングで基板１４から分離することができる。
【０２８２】
本実施の形態の記憶装置の作製方法では、金属酸化物層２０上に、樹脂層２３が接する部分と、絶縁層３１が接する部分と、を設けている。金属酸化物層２０と絶縁層３１との密着性（接着性）は、金属酸化物層２０と樹脂層２３との密着性（接着性）よりも高い。そのため、樹脂層２３が金属酸化物層２０から意図せず剥がれることを抑制できる。そして、分離の起点を形成することで、所望のタイミングで、金属酸化物層２０と樹脂層２３とを分離することができる。したがって、分離のタイミングを制御でき、かつ、分離に要する力が小さい。これにより、分離工程、及び記憶装置の作製工程の歩留まりを高めることができる。
【０２８３】
＜分離工程と貼り合わせ工程＞
次に、金属酸化物層２０と樹脂層２３とを分離する（図２７）。
【０２８４】
そして、露出した樹脂層２３に、接着層２８を用いて、基板２９を貼り合わせる（図２８（Ａ））。
【０２８５】
基板２９は、記憶装置の支持基板として機能することができる。特に、基板２９は、実施の形態１で説明した、基板１０１、基板１０１ａ、基板１０１ｂ、基板１０１ｃに相当する（図２８（Ａ）では、基板１０１の符号を図示している。）。基板２９にはフィルムを用いることが好ましく、特に樹脂フィルムを用いることが好ましい。これにより記憶装置の軽量化、薄型化が可能となる。また、フィルム基板を用いた記憶装置は、ガラスや金属などを用いる場合に比べて、破損しにくい。また、記憶装置の可撓性を高めることができる。
【０２８６】
接着層２８には、保護層７５に用いることができる接着層と同じ材料を適用することができる。基板２９には、保護層７５に用いることができる基板と同じ材料、又は実施の形態１で説明した基板１０１、基板１０１ａ、基板１０１ｂ、基板１０１ｃに用いることができる基板と同じ材料を適用することができる。
【０２８７】
接着層２８より上方に設けられた積層体は、実施の形態１で説明した半導体装置１０２、半導体装置１０２ａ、半導体装置１０２ｂ、半導体装置１０２ｃに相当する（図２８（Ａ）では、半導体装置１０２の符号を図示している。）。
【０２８８】
特に、保護層７５として、保護層７５を除去できるような材料を用いた場合、接着層２８及び基板２９を貼り合わせた（図２８（Ａ））後において、保護層７５を除去する工程を行ってもよい（図２８（Ｂ））。この工程によって、記憶装置が有する端子部の露出を容易に行うことができる。この場合、保護層７５としては、例えば、硬化後でも可溶性を有する接着剤などを用いることができる。保護層７５として、硬化後でも可溶性を有する接着剤を用いた場合、図２６（Ａ）の段階で該接着剤によって保護層７５を形成し、図２８（Ｂ）の段階で該接着剤を可溶する材料を用いて保護層７５を除去すればよい。
【０２８９】
本実施の形態で説明する記憶装置の作製方法では、金属酸化物層２０及び樹脂層２３を積層し、光を照射する。これにより、金属酸化物層２０と樹脂層２３との密着性もしくは接着性を低下させることができる。そのため、基板１４と樹脂層２３とを容易に分離することができる。これにより、基板１４上に作製したトランジスタ４０、容量素子７０などを基板１４から剥離し、基板２９に転置することができる。
【０２９０】
特に、上述したとおり、１枚の基板１４の上に複数の半導体装置を形成することで、記憶装置（装置１００ａ、装置１００ｂ、装置１００ｃ、装置１１０ａ、装置１１１ａ、装置１１１ｂ、装置１１２ａ、装置１１２ｂ、装置１１３ａ、装置１１３ｂ、装置１２０ａ、装置１２１ａ）を複数作製することができる。この記憶装置を、実施の形態１に示した構造のように曲げ畳む、又は丸めることにより、半導体装置（メモリセルアレイなど）を同一基板上に積層した構造よりも、短時間、かつ安価で記憶容量の大きい記憶装置を作製することができる。
【０２９１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２９２】
（実施の形態６）
本実施の形態では、上記実施の形態で用いたＯＳトランジスタの構造について説明を行う。
【０２９３】
＜金属酸化物＞
まず、ＯＳトランジスタに用いられる金属酸化物について説明する。
【０２９４】
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０２９５】
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０２９６】
次に、図２９（Ａ）、図２９（Ｂ）、および図２９（Ｃ）を用いて、本発明に係る金属酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図２９（Ａ）、図２９（Ｂ）、および図２９（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０２９７】
図２９（Ａ）、図２９（Ｂ）、および図２９（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０２９８】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
【０２９９】
また、図２９（Ａ）、図２９（Ｂ）、および図２９（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
【０３００】
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
【０３０１】
図２９（Ａ）に示す領域Ａは、金属酸化物が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
【０３０２】
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
【０３０３】
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図２９（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
【０３０４】
従って、本発明の一態様の金属酸化物は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図２９（Ａ）の領域Ａで示される原子数比を有することが好ましい。
【０３０５】
特に、図２９（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ）−ＯＳとなりやすく、キャリア移動度も高い優れた金属酸化物が得られる。
【０３０６】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造である。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０３０７】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３０８】
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。従って、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
【０３０９】
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
【０３１０】
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０３１１】
＜トランジスタ構造１＞
図３０（Ａ）および図３０（Ｂ）は、トランジスタ２００ａの上面図および断面図である。図３０（Ａ）は上面図であり、図３０（Ｂ）の左図は、図３０（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図３０（Ｂ）の右図は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図３０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０３１２】
図３０（Ｂ）は、絶縁体２１４及び絶縁体２１６上にトランジスタ２００ａが設けられた例を示している。
【０３１３】
トランジスタ２００ａは、ゲート電極として機能する導電体２０５（導電体２０５ａ、および導電体２０５ｂ）および導電体２６０と、ゲート絶縁体として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０と、金属酸化物２３０（金属酸化物２３０ａ、金属酸化物２３０ｂ、および金属酸化物２３０ｃ）と、ソースまたはドレインの一方として機能する導電体２４０ａと、ソースまたはドレインの他方として機能する導電体２４０ｂと、導電体２６０を保護する絶縁体２４１と、過剰酸素を有する（化学量論的組成よりも過剰に酸素を含む）絶縁体２８０と、を有する。
【０３１４】
トランジスタ２００ａにおいて、導電体２６０をトップゲート、導電体２０５をボトムゲートと呼ぶ場合がある。あるいは、導電体２６０を第１ゲート、導電体２０５を第２ゲートと呼ぶ場合がある。
【０３１５】
また、金属酸化物２３０は、金属酸化物２３０ａと、金属酸化物２３０ａ上の金属酸化物２３０ｂと、金属酸化物２３０ｂ上の金属酸化物２３０ｃと、を有する。トランジスタ２００ａをオンさせると、主として金属酸化物２３０ｂに電流が流れる。金属酸化物２３０ｂはチャネル形成領域としての機能を有する。一方、金属酸化物２３０ａおよび金属酸化物２３０ｃは、金属酸化物２３０ｂとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。
【０３１６】
金属酸化物２３０ａ、金属酸化物２３０ｃは、金属酸化物２３０ｂよりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、金属酸化物２３０ｂと、金属酸化物２３０ａと、の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上２ｅＶ以下であれば好ましく、更に０．５ｅＶ以上１ｅＶ以下であればより好ましい。加えて、金属酸化物２３０ｂと、金属酸化物２３０ｃと、の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上２ｅＶ以下であれば好ましく、更に０．５ｅＶ以上１ｅＶ以下であればより好ましい。すなわち、金属酸化物２３０ｂの電子親和力は、金属酸化物２３０ａ及び金属酸化物２３０ｃのそれぞれの電子親和力よりも高ければよく、具体的には、金属酸化物２３０ａ及び金属酸化物２３０ｂのそれぞれの電子親和力との差が、０．１５ｅＶ以上２ｅＶ以下、好ましくは０．５ｅＶ以上１ｅＶ以下であり、かつ金属酸化物２３０ｃと金属酸化物２３０ｂのそれぞれの電子親和力との差が０．１５ｅＶ以上２ｅＶ以下、好ましくは０．５ｅＶ以上１ｅＶ以下であることが好ましい。
【０３１７】
金属酸化物２３０ｂにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上３．０ｅＶ以下がより好ましい。また、金属酸化物２３０ａおよび金属酸化物２３０ｃにおいて、エネルギーギャップは２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましく、２．７ｅＶ以上３．５ｅＶ以下がさらに好ましい。また、金属酸化物２３０ａおよび金属酸化物２３０ｃのエネルギーギャップは、金属酸化物２３０ｂのエネルギーギャップよりも大きいことが好ましい。例えば、金属酸化物２３０ａおよび金属酸化物２３０ｃのエネルギーギャップは、金属酸化物２３０ｂのエネルギーギャップと比べて、０．１５ｅＶ以上、または０．５ｅＶ以上、または１．０ｅＶ以上であり、２ｅＶ以下、または１ｅＶ以下であることが好ましい。
【０３１８】
また、金属酸化物２３０ａ、金属酸化物２３０ｂおよび金属酸化物２３０ｃの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。
【０３１９】
金属酸化物のキャリア密度を小さくすることで、トランジスタのしきい値電圧のマイナスシフト、またはトランジスタのオフ電流を低くすることができるため好ましい。金属酸化物のキャリア密度に影響を与える因子としては、金属酸化物中の酸素欠損（Ｖｏ）、または金属酸化物中の不純物などが挙げられる。金属酸化物中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、金属酸化物中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、金属酸化物中の欠陥準位密度を制御することで、金属酸化物のキャリア密度を制御することができる。
【０３２０】
金属酸化物２３０ａおよび金属酸化物２３０ｃのキャリア密度は、例えば、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
【０３２１】
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合、金属酸化物のキャリア密度を大きくする方が好ましい。金属酸化物のキャリア密度を大きくするには、金属酸化物の不純物濃度をわずかに高める、あるいは、金属酸化物のバンドギャップをより小さくするとよい。
【０３２２】
金属酸化物２３０ｂのキャリア密度は、金属酸化物２３０ａおよび金属酸化物２３０ｃと比較して大きいことが好ましい。
【０３２３】
金属酸化物２３０ａと金属酸化物２３０ｂとの界面、または金属酸化物２３０ｂと金属酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くすることが好ましい。具体的には、金属酸化物２３０ａと金属酸化物２３０ｂ、金属酸化物２３０ｂと金属酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、金属酸化物２３０ａ、金属酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０３２４】
このとき、キャリアの主たる経路は金属酸化物２３０ｂとなる。金属酸化物２３０ａと金属酸化物２３０ｂとの界面、および金属酸化物２３０ｂと金属酸化物２３０ｃとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０３２５】
金属酸化物２３０ａ、金属酸化物２３０ｃは、金属酸化物２３０ｂと比較して、導電率が十分に低い材料を用いることが好ましい。例えば、金属酸化物２３０ａ、金属酸化物２３０ｃには、図２９（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の金属酸化物を用いればよい。なお、図２９（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：２およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：４、およびその近傍値である原子数比を示している。
【０３２６】
特に、金属酸化物２３０ｂに図２９（Ａ）に示す領域Ａで示される原子数比の金属酸化物を用いる場合、金属酸化物２３０ａおよび金属酸化物２３０ｃには、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である金属酸化物を用いることが好ましい。また、金属酸化物２３０ｃとして、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である金属酸化物を用いることが好適である。
【０３２７】
導電体２０５は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等である。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【０３２８】
例えば、導電体２０５ａとして、水素に対するバリア性を有する導電体として、窒化タンタル等を用い、導電体２０５ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、金属酸化物２３０への水素の拡散を抑制することができる。なお、図３０（Ｂ）では、導電体２０５ａ、および導電体２０５ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。
【０３２９】
絶縁体２２０、および絶縁体２２４は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４として過剰酸素を含む絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を、トランジスタ２００ａを構成する金属酸化物に接して設けることにより、金属酸化物中の酸素欠損を補償することができる。なお、絶縁体２２２と絶縁体２２４とは、必ずしも同じ材料を用いて形成しなくともよい。
【０３３０】
絶縁体２２２は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【０３３１】
なお、絶縁体２２２が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
【０３３２】
また、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚を適宜調整することで、しきい値電圧を制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚をそれぞれ薄くすることで、導電体２０５によるしきい値電圧制御が容易になり好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４の膜厚はそれぞれ５０ｎｍ以下、さらに好ましくはそれぞれ３０ｎｍ以下、さらに好ましくはそれぞれ１０ｎｍ以下、さらに好ましくはそれぞれ５ｎｍ以下にすればよい。
【０３３３】
絶縁体２５０には、絶縁体２２２と同じ材料を用いることができる。
【０３３４】
また、絶縁体２５０して、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を金属酸化物２３０に接して設けることにより、金属酸化物２３０中の酸素欠損を低減することができる。
【０３３５】
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、金属酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
【０３３６】
導電体２４０ａ、２４０ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。
【０３３７】
例えば、チタン膜とアルミニウム膜を積層するとよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
【０３３８】
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０３３９】
ゲート電極として機能を有する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
【０３４０】
また、例えば、導電体２６０は、アルミニウム上にチタン膜を積層する二層構造としてもよい。また、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造としてもよい。
【０３４１】
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０３４２】
また、導電体２６０は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０３４３】
導電体２６０として、仕事関数の高い導電性材料を用いることで、トランジスタ２００ａのしきい値電圧を大きくし、カットオフ電流を下げることができる。導電体２６０の仕事関数は好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モリブデン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、インジウム錫酸化物、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物などが挙げられる。
【０３４４】
導電体２６０を覆うように絶縁体２４１を設ける。絶縁体２４１は、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、導電体２６０が熱処理工程によって、酸化することを防ぐことができる。なお、絶縁体２４１は、導電体２６０に酸化し難い材料を用いることで、省略することができる。
【０３４５】
トランジスタ２００ａの上方には、絶縁体２８０を設ける。絶縁体２８０は過剰酸素を有することが好ましい。特に、トランジスタ２００ａ近傍の層間膜などに、過剰酸素を有する絶縁体を設けることで、トランジスタ２００ａの酸素欠損を低減することで、信頼性を向上させることができる。
【０３４６】
過剰酸素を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【０３４７】
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０３４８】
また、トランジスタ２００ａを覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【０３４９】
＜トランジスタ構造２＞
図３１（Ａ）および図３１（Ｂ）は、トランジスタ２００ｂの上面図および断面図である。図３１（Ａ）は上面図であり、図３１（Ｂ）の左図は、図３１（Ａ）に示す一点鎖線Ｘ１−Ｘ２、図３１（Ｂ）の右図は、一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図３１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０３５０】
図３１のトランジスタ２００ｂは、図３０のトランジスタ２００ａにおいて、金属酸化物２３０ａ、２３０ｂの中央部分がエッチングされたものである（図３１（Ｂ）左図参照）。
【０３５１】
図３０のトランジスタ２００ａは、金属酸化物２３０ｂにチャネルが形成されるが、図３１のトランジスタ２００ｂは金属酸化物２３０ｃにチャネルが形成される。金属酸化物２３０ｃは、金属酸化物２３０ｂよりも電子移動度が小さくバンドギャップが広い。そのため、トランジスタ２００ｂはトランジスタ２００ａよりもオン電流が小さいがオフ電流も小さい。トランジスタ２００ｂは、オン電流よりもオフ電流を重視するトランジスタに好適である。
【０３５２】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３５３】
（実施の形態７）
本実施の形態では、実施の形態６で述べたトランジスタに用いることができる金属酸化物について説明する。以下では特に、ＣＡＣ（ｃｌｏｕｄ−ａｌｉｇｎｅｄ  ｃｏｍｐｏｓｉｔｅ）の詳細について説明する。
【０３５４】
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０３５５】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０３５６】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０３５７】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【０３５８】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。したがって、ＣＡＣ−ＯＳを、ｃｌｏｕｄ−ａｌｉｇｎｅｄ  ｃｏｍｐｏｓｉｔｅ−ＯＳと呼称してもよい。
【０３５９】
ＣＡＣ−ＯＳは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【０３６０】
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０３６１】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、及びＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、及びＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
【０３６２】
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０３６３】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、及びＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０３６４】
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０３６５】
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０３６６】
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０３６７】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【０３６８】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０３６９】
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【０３７０】
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、及びｃ軸方向の配向は見られないことが分かる。
【０３７１】
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、及び断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０３７２】
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０３７３】
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０３７４】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【０３７５】
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０３７６】
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、及び高い電界効果移動度（μ）を実現することができる。
【０３７７】
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、記憶装置をはじめとするさまざまな半導体装置に最適である。
【０３７８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３７９】
（実施の形態８）
本実施の形態では、開示する記憶装置を適用することができる電子機器の一例について説明する。
【０３８０】
＜ノート型パーソナルコンピュータ＞
図３２（Ａ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様の記憶装置は、ノート型パーソナルコンピュータに備えることができる。
【０３８１】
＜スマートウォッチ＞
図３２（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。本発明の一態様の記憶装置は、スマートウォッチに備えることができる。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図３２（Ｂ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図３２（Ｂ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。
【０３８２】
＜ビデオカメラ＞
図３２（Ｃ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様の記憶装置は、ビデオカメラに備えることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
【０３８３】
＜携帯電話＞
図３２（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。本発明の一態様の記憶装置は、携帯電話に備えることができる。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。
【０３８４】
また、図３２（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図３２（Ｄ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。
【０３８５】
＜テレビジョン装置＞
図３２（Ｅ）は、テレビジョン装置を示す斜視図である。テレビジョン装置は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）などを有する。本発明の一態様の記憶装置は、テレビジョン装置に備えることができる。テレビジョン装置は、表示部９００１を大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
【０３８６】
＜移動体＞
上述した表示装置は、移動体である自動車の運転席周辺に適用することもできる。
【０３８７】
例えば、図３２（Ｆ）は、自動車の室内におけるフロントガラス周辺を表す図である。図３２（Ｆ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
【０３８８】
表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
【０３８９】
表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
【０３９０】
本発明の一態様の記憶装置は、移動体に備えることができる。本発明の一態様の記憶装置は、例えば、表示パネル５７０１乃至表示パネル５７０４に画像を表示する際に用いられる、画像データを一時的に格納するフレームメモリや、移動体が有するシステムを駆動するプログラムを保存する記憶装置などに用いることができる。
【０３９１】
また、図示していないが、図３２（Ａ）乃至（Ｃ）、（Ｅ）、（Ｆ）に示した電子機器は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述した電子機器に音声入力機能を付することができる。
【０３９２】
また、図示していないが、図３２（Ａ）、（Ｂ）、（Ｄ）乃至（Ｆ）に示した電子機器は、カメラを有する構成であってもよい。
【０３９３】
また、図示していないが、図３２（Ａ）乃至（Ｆ）に示した電子機器は、筐体の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、図３２（Ｄ）に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、該携帯電話の向き（鉛直方向に対して該携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、該携帯電話の向きに応じて自動的に切り替えるようにすることができる。
【０３９４】
また、図示していないが、図３２（Ａ）乃至（Ｆ）に示した電子機器は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する電子機器を実現することができる。
【０３９５】
また、図３２（Ａ）乃至（Ｆ）に示した電子機器の表示部として、可撓性を有する基材を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図３２（Ａ）乃至（Ｆ）に示した電子機器のように平らな面を有する筐体だけでなく、曲面を有するような筐体の電子機器を実現することができる。
【０３９６】
（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。
【０３９７】
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
【０３９８】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
【０３９９】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０４００】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
【０４０１】
＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【０４０２】
＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【０４０３】
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０４０４】
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０４０５】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０４０６】
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０４０７】
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【０４０８】
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいい、ドレインとチャネル形成領域とソースとを介して電流を流すことができるものとする。
【０４０９】
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
【０４１０】
また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。
【０４１１】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０４１２】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０４１３】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
【０４１４】
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
【０４１５】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。
【０４１６】
＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【０４１７】
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０４１８】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０４１９】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０４２０】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０４２１】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０４２２】
＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
【０４２３】
ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０４２４】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
【０４２５】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
【０４２６】
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【０４２７】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０４２８】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０４２９】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【０４３０】
＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【符号の説明】
【０４３１】
ＭＡ    メモリセルアレイ
ＭＡ１    メモリセルアレイ
ＭＡ２    メモリセルアレイ
ＭＡ３    メモリセルアレイ
ＢＬＤ    ビット線ドライバ回路
ＷＬＤ    ワード線ドライバ回路
ＷＬＤ１    ワード線ドライバ回路
ＷＬＤ２    ワード線ドライバ回路
ＷＬＤ３    ワード線ドライバ回路
ＣＬＣ    コントロールロジック回路
ＯＰＣ    出力回路
ＭＣ［１，１］    メモリセル
ＭＣ［ｍ，１］    メモリセル
ＭＣ［１，ｎ］    メモリセル
ＭＣ［ｍ，ｎ］    メモリセル
ＲＤＡＴＡ    データ信号
ＷＤＡＴＡ    データ信号
ＣＥ    チップイネーブル信号
ＷＥ    書き込みイネーブル信号
ＲＥ    読み出しイネーブル信号
ＡＤＤＲ    アドレス信号
ＢＬ    配線
ＢＬＢ    配線
ＷＬ    配線
ＢＧＬ    配線
ＢＧＬ１    配線
ＢＧＬ２    配線
ＢＧＬ３    配線
ＢＧＬ４    配線
ＣＬ    配線
ＲＢＬ    配線
ＷＢＬ    配線
ＲＷＬ    配線
ＷＷＬ    配線
ＳＬ    配線
ＢＲＬ    配線
ＶＤＤ    配線
ＧＮＤ    配線
Ｃ１    容量素子
Ｃ２    容量素子
Ｃ３    容量素子
Ｃ４    容量素子
Ｃ５    容量素子
Ｍ１    トランジスタ
Ｍ２    トランジスタ
Ｍ３    トランジスタ
Ｍ４    トランジスタ
Ｍ５    トランジスタ
Ｍ６    トランジスタ
Ｍ７    トランジスタ
Ｍ８    トランジスタ
Ｍ９    トランジスタ
Ｍ１０    トランジスタ
ＭＳ１    トランジスタ
ＭＳ２    トランジスタ
ＭＳ３    トランジスタ
ＭＳ４    トランジスタ
１４    基板
２０    金属酸化物層
２３    樹脂層
２４    樹脂層
２９    基板
３１    絶縁層
３３    絶縁層
３４    絶縁層
３６    絶縁層
３７    絶縁層
３８ａ    絶縁層
３８ｂ    絶縁層
３８ｃ    絶縁層
３９ａ    絶縁層
３９ｂ    絶縁層
４０    トランジスタ
４１    導電層
４３ａ    導電層
４３ｂ    導電層
４４ａ    金属酸化物
４４ｂ    金属酸化物
４４ｃ    金属酸化物
４５    導電層
４６    導電層
４６ａ    導電層
４６ｂ    導電層
４７    導電層
４８ａ    導電層
４８ｂ    導電層
４９    導電層
５５    レーザ光
６４    切れ目
６５    器具
７０    容量素子
７５    保護層
１００    記憶装置
１００Ａ    記憶装置
１００Ｂ    記憶装置
１００ａ    装置
１００ｂ    装置
１００ｃ    装置
１０１    基板
１０１ａ    基板
１０１ｂ    基板
１０１ｃ    基板
１０２    半導体装置
１０２ａ    半導体装置
１０２ｂ    半導体装置
１０２ｃ    半導体装置
１０３ａ    配線
１０３ｂ    配線
１０３ｒ    領域
１０４    端子
１０４ａ    端子
１０４ｂ    端子
１０４ｃ    端子
１０５    配線
１０５ａ    配線
１０５ｂ    配線
１０５ｃ    配線
１０６    接合層
１０６ａ    接合層
１０６ａ［１］    接合層
１０６ａ［２］    接合層
１０６ｂ    接合層
１０６ｂ［１］    接合層
１０６ｂ［２］    接合層
１０７    基板
１０７ａ    基板
１０７ｂ    基板
１０８    芯
１０８ｓ    底面
１０９    領域
１１０    記憶装置
１１０Ａ    記憶装置
１１０Ｂ    記憶装置
１１０ａ    装置
１１１    記憶装置
１１１Ａ    記憶装置
１１１Ｂ    記憶装置
１１１ａ    装置
１１１ｂ    装置
１１２    記憶装置
１１２ａ    装置
１１２ｂ    装置
１１３    記憶装置
１１３ａ    装置
１１３ｂ    装置
１１４    記憶装置
１１４ａ    装置
１１４ｂ    装置
１２０    記憶装置
１２０Ａ    記憶装置
１２０ａ    装置
１２１    記憶装置
１２１ａ    装置
１２１ｂ    辺
１２１ｔ    辺
１２１ｒ    領域
２００ａ    トランジスタ
２００ｂ    トランジスタ
２０５    導電体
２０５ａ    導電体
２０５ｂ    導電体
２１４    絶縁体
２１６    絶縁体
２２０    絶縁体
２２２    絶縁体
２２４    絶縁体
２３０    金属酸化物
２３０ａ    金属酸化物
２３０ｂ    金属酸化物
２３０ｃ    金属酸化物
２４０ａ    導電体
２４０ｂ    導電体
２４１    絶縁体
２５０    絶縁体
２６０    導電体
２８０    絶縁体
３０１    半導体装置
３０２    半導体装置
３０２ａ    メモリセルアレイ部
３０２ｂ    駆動回路部
３０２ｃ    ＦＰＣ
３０２ｄ    回路基板
３０２ｅ    スロット
３０２ｆ    端子
３０２ｇ    配線
３０２ｈ    留め具
３０２ｋ    ホルダー
３０３    半導体装置
３０３ａ    回路
３０３ｂ    回路
３０３ｃ    回路
３０４    半導体装置
３０４ａ    回路
３０４ｂ    回路
３０４ｃ    回路
３０５    半導体装置
３０５ａ    メモリセルアレイ部
３０５ｂ    メモリセルアレイ部
３０５ｃ    メモリセルアレイ部
３０５ｄ    ＦＰＣ
３０５ｐ    駆動回路部
４１０    メモリセル
４２０    メモリセル
４３０    メモリセル
４４０    メモリセル
４５０    メモリセル
４６０    メモリセル
４７０    メモリセル
４８０    メモリセル
４９０    メモリセル
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５５０１    筐体
５５０２    表示部
５５０３    マイク
５５０４    スピーカ
５５０５    操作ボタン
５７０１    表示パネル
５７０２    表示パネル
５７０３    表示パネル
５７０４    表示パネル
５８０１    第１筐体
５８０２    第２筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
５９０１    筐体
５９０２    表示部
５９０３    操作ボタン
５９０４    操作子
５９０５    バンド
９０００    筐体
９００１    表示部
９００３    スピーカ
９００５    操作キー
９００６    接続端子
９００７    センサ
【図１】
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【図２】
2018085357.tif 000004
【図３】
2018085357.tif 000005
【図４】
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【図５】
2018085357.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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