(57)【要約】【課題】  平均化された差分信号を積算器に入力して得られた積算値を表示器に表示する場合でも、簡易な構成でありながら、端数処理による誤差を生じさせることなく、高精度なフィルタ処理が可能なディジタルフィルタを備えた材料試験機を提供する。【解決手段】  毎回の計算では、ｎ個の遅延素子Ｄ１〜Ｄｎのそれぞれから出力されたデータと、前回の計算で除算器ＤＩＶから出力された余りの値とが加算器ＡＤＤに入力され、それらの総和をとる加算処理が実行されるとともに、加算器ＡＤＤから出力された総和をｎで割る除算処理が行われ、除算器ＤＩＶから商と余りが出力される。余りは余り用遅延素子Ｄｒｅによって１クロック遅れて加算器ＡＤＤに対して出力され、次回の計算に加算される。【選択図】    図６
2018125634.tif 000002
【特許請求の範囲】
【請求項１】
センサから出力される物理量の変化分データをノイズ除去用のフィルタに入力し、前記フィルタによるフィルタ処理後のデータを積算器により積算して表示器に表示する材料試験機において、
前記フィルタにおけるフィルタ回路は、
前記センサからの入力データを逐次蓄積するために縦続接続されたｎ個のデータ用遅延素子と、
前記ｎ個の遅延素子からそれぞれ出力されたデータの総和をとる加算器と、
前記加算器からの出力を遅延素子の数ｎで除したときの商を平均化データとして出力するとともに、余りを余り用遅延素子に出力する除算器と、
前記余り用遅延素子の出力を前記加算器に加算する回路と、
を備えることを特徴とする材料試験機。
【請求項２】
請求項１に記載の材料試験機において、
前記除算器が出力する余りは、その絶対値が除数ｎの２分の１以下となる値である材料試験機。
【請求項３】
請求項１または請求項２に記載の材料試験機において、前記フィルタは、同じ構成のフィルタ回路を４段に縦続接続した構成を有する材料試験機。
【請求項４】
請求項１から請求項３のいずれか１項に記載の材料試験機において、
前記センサは、ロータリエンコーダ、または、リニアエンコーダを有する変位計である材料試験機。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、センサから入力されるデータのノイズを除去するディジタルフィルタを備えた材料試験機に関する。
【背景技術】
【０００２】
材料の特性を評価するための材料試験機は、物理量を測定するためのセンサを有している。このようなセンサから得られた測定信号を処理する際に、ブラックマン・ハリス窓などの窓関数をフィルタの係数とするディジタルフィルタが提案されている。なお、窓関数を利用するディジタルフィルタでは、遅延素子に記憶されている遅延データとフィルタ係数を乗算しながら、それらの総和を取ることによりフィルタの出力を計算する畳み込み積分が行われている（特許文献１参照）。
【０００３】
一方で、窓関数を利用するディジタルフィルタを材料試験機に採用するには、フィルタ係数を記憶したメモリと、遅延素子に記憶した遅延データとフィルタ係数を乗算する乗算器をフィルタ回路内に設ける必要がある。乗算器およびフィルタ係数メモリをフィルタ回路内に設けると、回路規模が大きくなる。このため、窓関数ではなく移動平均計算を４段繰り返す構成とすることで、回路構成を簡略化したディジタルフィルタが提案されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１４５１８５号公報
【特許文献２】特許第５７２４１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図８は、センサからの入力を表示器に表示するまでのディジタル信号処理経路を示すブロック図である。物理量を測定するためのセンサである変位計には、インクリメンタル出力を持つロータリエンコーダやリニアエンコーダを備えたものがある。図８では、リニアエンコーダからの出力が表示器に表示されるまでのディジタル信号処理経路を示している。
【０００６】
図８に示すように、インクリメンタル出力を持つリニアエンコーダから入力されたパルス信号を処理するディジタル回路では、リニアエンコーダとディジタルフィルタとの間に、一定時間間隔ごとにリニアエンコーダのパルス出力を積算するカウンタが配置され、このカウンタを介して、差分信号がディジタルフィルタに入力される。なお、カウンタは、一定時間ごとのカウント値を後段に送り、ゼロリセットされるものである。ディジタルフィルタにより平均化された差分信号は積算器に入力され、得られた積算値が試験片の伸びとして表示器に表示されている。センサからの差分データを最終的に積算するディジタル回路では、計算過程で桁落ちや丸め誤差が生じると正しい答えが求まらない。リニアエンコーダからの差分データをディジタルフィルタに入力し、ディジタルフィルタからの出力を積算器で積算する場合には、計算過程で発生した桁落ちや丸め誤差も積算器で積算され、誤差が大きくなるという問題がある。この問題を避けるために、積算後のデータをディジタルフィルタに入力し、ディジタルフィルタの出力を表示器に送信する材料試験機もある。しかし、積算器が表示器の表示機能に関連する回路ブロックとして、表示器の回路を配置する基板上に組み込んでいる材料試験機もあるので、このときは、図８に示すように、ノイズ除去用のディジタルフィルタをリニアエンコーダと積算器との間に挿入する対応をとらざるをえない。
【０００７】
図９は、従来の移動平均計算を行うディジタルフィルタによる計算誤差を説明する表であり、図１０は、従来の移動平均計算を行うディジタルフィルタで誤差を積算させない計算を実現するために必要となるビット長を説明する表である。
【０００８】
従来の移動平均計算を行うディジタルフィルタとしては、特許文献２の図１に示されたディジタルフィルタを想定している。図９の表は、特許文献２の図１に示されたフィルタ回路を整数演算回路で構成し、インパルス応答の出力結果の積算値を、入力値を変えて比較したものである。表の右端の列では、例１〜５の異なるインパルス入力値（１）と、入力データを逐次シフトするための遅延素子が８個（ｎ＝８）のときの１段のフィルタ回路における８回の演算結果の積算値（２）と、（２）と入力値の積算値との誤差（２）−（１）を試算している。なお、特許文献２の図１に示されたディジタルフィルタは乗算器を含まず、フィルタのタップ数は遅延素子の数ｎに相当する。また、インパルス入力値は最初のデータとして１番目の遅延素子に入力され、他の７個の遅延素子にはゼロが記憶されているものとする。
【０００９】
表中の平均値の列に示すように、入力値をｎで除した計算値とこの計算値を整数に丸めた後の値の差は、１回の計算ごとにみると、すべて１ディジット以下となる。例１や例５のように入力値がｎの整数倍（８の倍数）のときには、入力値をｎで除した計算値と丸め後の値が等しく、丸め誤差が発生しないことから、フィルタ回路を通過した後の積算値と入力の積算値に誤差は発生しない。一方で、例２〜例４のように入力値がｎの整数倍でない、すなわち、８で割り切れない値の場合、フィルタ回路通過後の８回の積算値と通過前の入力値の積算値との差は、１ディジット以上となる。すなわち、数値を丸める端数処理によって生じた誤差が積算されて、ディジタルフィルタへの入力の積算値と出力の積算値が一致しなくなる。そうすると、ディジタルフィルタへの入力値を単純に積算した値とフィルタ処理後の値を積算した積算器の出力値が一致せず、表示器に表示する段階のデータに誤差が発生することになる。
【００１０】
また、端数処理によって誤差を生じないようにするには、計算の分解能（ビット数）を増やすことにより、より高精度な計算を行うことが考えられる。図１０では、特許文献２の図１に示された移動平均計算を４段繰り返すディジタルフィルタで、従来の計算に使用されているビット長と、誤差が発生しないようにするために必要とするビット長とを、１段のフィルタ回路あたりの遅延素子の数（ｎの数）ごとに比較して表にしている。例えば、３２ビット長の入力データを取り扱うｎ＝１０２４のディジタルフィルタを構成するには、図１０の表の最下段に示すように、従来は４２ビット長（入力ビット数３２＋１０＝４２）のデータを扱える回路構成で済んだものが、端数処理で誤差を生じさせないようにするためには、７２ビット長（入力ビット数３２＋１０×４＝７２）ものデータが扱える回路構成が必要となり、現実的ではない。
【００１１】
特許文献２に記載されたディジタルフィルタは、簡易な構成でありながら、ブラックマン・ハリス窓を通した計算結果に近い結果が得られる優れたものではあるが、上述したように、端数処理によって生じた誤差が積算されて、表示器に表示する段階での表示の正確さに問題を生じさせる。また、フィルタのビット数を増加させて、端数処理による誤差を生じさせないように計算精度を向上させるにしても、回路が大規模となってしまう。
【００１２】
この発明は、上記課題を解決するためになされたものであり、一定時間間隔ごとに得られた差分信号をディジタルフィルタに入力し、その出力を積算器に入力して得られた積算値を表示器に表示する場合でも、簡易な構成でありながら、端数処理によって生じた誤差が積算されることなく、高精度なフィルタ処理が可能なディジタルフィルタを備えた材料試験機を提供することを目的とする。
【課題を解決するための手段】
【００１３】
請求項１に記載の発明は、センサから出力される物理量の変化分データをノイズ除去用のフィルタに入力し、前記フィルタによるフィルタ処理後のデータを積算器により積算して表示器に表示する材料試験機において、前記フィルタにおけるフィルタ回路は、前記センサからの入力データを逐次蓄積するために縦続接続されたｎ個のデータ用遅延素子と、前記ｎ個の遅延素子からそれぞれ出力されたデータの総和をとる加算器と、前記加算器からの出力を遅延素子の数ｎで除したときの商を平均化データとして出力するとともに、余りを余り用遅延素子に出力する除算器と、前記余り用遅延素子の出力を前記加算器に加算する回路と、を備えることを特徴とする。
【００１４】
請求項２に記載の発明は、請求項１に記載の材料試験機において、前記除算器が出力する余りは、その絶対値が除数ｎの２分の１以下となる値である。
【００１５】
請求項３に記載の発明は、請求項１または請求項２に記載の材料試験機において、前記フィルタは、同じ構成のフィルタ回路を４段に縦続接続した構成を有する。
【００１６】
請求項４に記載の発明は、請求項１から請求項３のいずれか１項に記載の材料試験機において、前記センサは、ロータリエンコーダ、または、リニアエンコーダを有する変位計である。
【発明の効果】
【００１７】
請求項１に記載の発明によれば、フィルタ回路の除算器が出力した余りは、余り用遅延素子を介して加算器に戻されることから、従来のように、毎回の計算で発生する丸め誤差は切り捨てられることがない。このため、時間全体を見れば、ディジタルフィルタへの入力値をそのまま積算した値と、フィルタ処理後の平均化された値を積算した積算器の積算値との誤差が発生せず、従来よりも表示器の表示の正確さを向上させることが可能となる。また、誤差の積算の発生を防ぐためにフィルタのビット数を増やす必要がないことから、ディジタルフィルタを実装するために回路を大規模化することもない。
【００１８】
請求項２に記載の発明によれば、除算器が出力する余りの値を、その絶対値がｎの１／２以下となる値とすることで、負の値も許容している。正の余りだけを加算器に戻す場合には、オフセットが生じることで出力が全体的に押し上げられる現象が発生する。この発明では、総和を出力する加算器に与える値として負の余りも許容することで、このような現象を抑えることができる。したがって、表示器に表示される数値の正確さを向上させることができる。
【００１９】
請求項３に記載の発明によれば、同じ構成のフィルタ回路を４段に縦続接続して移動平均計算を４段繰り返す構成としたことで、ブラックマン・ハリス窓を通した計算結果に近い結果を得ることが可能となる。
【００２０】
請求項４に記載の発明によれば、変位計の出力をディジタルフィルタで処理することにより、変位量の測定精度を向上させることが可能となる。
【図面の簡単な説明】
【００２１】
【図１】この発明に係る材料試験機の概要図である。
【図２】変位計４０の正面図である。
【図３】変位計４０の側面縦断面図である。
【図４】図３の変位計４０におけるＡ−Ａ断面矢視図である。
【図５】変位計４０の出力を表示器２４に表示するまでのディジタル信号処理経路を示すブロック図である。
【図６】ディジタルフィルタ６０の構成を示すブロック図である。
【図７】ｎ＝８のときの除算器ＤＩＶの入出力を示す表である。
【図８】センサからの入力を表示器に表示するまでのディジタル信号処理経路を示すブロック図である。
【図９】従来の移動平均計算を行うディジタルフィルタによる計算誤差を説明する表である。
【図１０】従来の移動平均計算を行うディジタルフィルタで誤差を生じさせない計算を実現するために必要となるビット長を説明する表である。
【発明を実施するための形態】
【００２２】
以下、この発明の実施の形態を図面に基づいて説明する。図１は、この発明に係る材料試験機の概要図である。
【００２３】
この材料試験機は、テーブル１６と、テーブル１６上に鉛直方向を向く状態で回転可能に立設された一対のねじ棹１１と、これらのねじ棹１１に沿って移動可能なクロスヘッド１３と、このクロスヘッド１３を移動させて試験片１０に対して試験力を付与するための負荷機構３０とを備える。一対のねじ棹１１は一対のカバー１９によって覆われているが、図１においては、一対のカバー１９のうち紙面左側のカバー１９を取り払った状態を図示している。
【００２４】
クロスヘッド１３は、ボールねじからなる一対のねじ棹１１に対して、図示を省略したナットを介して連結されている。各ねじ棹１１の下端部は、負荷機構３０に連結されており、負荷機構３０における動力源としてのモータからの動力が、一対のねじ棹１１に伝達される構成となっている。一対のねじ棹１１が同期して回転することにより、クロスヘッド１３は、これら一対のねじ棹１１に沿って昇降する。
【００２５】
クロスヘッド１３には、試験片１０の上端部を把持するための上つかみ具２１が付設されている。一方、テーブル１６には、試験片１０の下端部を把持するための下つかみ具２２が付設されている。引張試験を行う場合には、試験片１０の両端部をこれらの上つかみ具２１および下つかみ具２２により把持した状態で、クロスヘッド１３を上昇させることにより、試験片１０に試験力（引張荷重）を負荷する。このときに、試験片１０に作用する試験力はロードセル１４によって検出され、制御部２３に入力される。また、テーブル１６に配設された変位計４０により、試験片１０の伸びが測定される。
【００２６】
制御部２３はＣＰＵ等を備えるコンピュータやシーケンサーによって構成される。図１に示すように、この制御部２３には、ロードセル１４と、負荷機構３０と、変位計４０が接続される。そして、制御部２３は、ロードセル１４からの試験力データや変位計４０からの変位データを取り込んで、データ処理を実行する。このような制御部２３での演算等の処理により、試験片１０に対する試験力と変位量の関係が求められる。また、制御部２３には、表示器２４が接続され、試験力や変位量が表示される。変位量は試験片の伸び量に換算されて表示される場合もある。
【００２７】
図２は、変位計４０の正面図である。図３は、変位計４０の側面縦断面図である。図４は、図３の変位計４０におけるＡ−Ａ断面矢視図である。なお、図２おいては、上アーム５６および下アーム５７の詳細な図示を省略している。
【００２８】
変位計４０は、インクリメンタル出力を持つリニアエンコーダ式変位計である。変位量を測定するセンサである変位計４０は、試験片１０の伸びに伴って移動する上アーム５６と下アーム５７を備える。上アーム５６と下アーム５７は、台座４３に立設されたガイドレール４２に昇降可能に保持されている。上アーム５６と下アーム５７は、ガイドレール４２の表面を転がるローラ４５の作用により、直線案内される。また、台座４３には、支柱４４が立設されている。そして、台座４３と支柱４４には、複数の回路基板４８を支持する支持板４７が接続されている。
【００２９】
上アーム５６と下アーム５７の位置は、リニアスケール４１を用いて検出される。リニアスケール４１内には、スケールを構成するスケールコイルが一定ピッチで配置されている。そして、上アーム５６および下アーム５７の各々には、センサ部４６が配設されている。センサ部４６により検出された上アーム５６と下アーム５７の移動前後の基準位置からの距離により、上アーム５６と下アーム５７との間の距離の変化が求められる。上アーム５６や下アーム５７の移動した量が変位量であり、その両アーム間の距離の変化が試験片１０の伸び量である。変位計４０は、上アーム５６と下アーム５７との変位量に応じて、その変化分に応じた信号を制御部２３に出力する。
【００３０】
リニアスケール４１および支柱４４の上端には支持台５１が接続され、支持台５１にはプーリ５３ａ、５３ｂと、これらのプーリ５３ａ、５３ｂに接続された２個のパルスモータ５２が配設されている。プーリ５３ａにはワイヤ５８ａが、プーリ５３ｂにはワイヤ５８ｂがそれぞれ巻き回されている。ワイヤ５８ａの一端に上アーム５６が接続され、他端にバランスウェイト５９ａが吊持されている。同様に、ワイヤ５８ｂの一端に下アーム５７が接続され、他端にバランスウェイト５９ｂが吊持されている。これらのバランスウェイト５９ａ、５９ｂは、支柱４４内を昇降する。このバランスウェイト５９ａ、５９ｂにより、外部負荷がゼロの場合に、上アーム５６と下アーム５７は任意の位置で静止できるようになっている。
【００３１】
各プーリ５３ａ、５３ｂには、各々クラッチを介してパルスモータ５２が連結されている。試験の準備を行うときには、上アーム５６と下アーム５７は、上つかみ具２１と下つかみ具２２によりその両端を把持された試験片１０に接触させるために、互いに所定の距離だけ離間させて配置される。上アーム５６と下アーム５７を試験開始位置に移動させるときには、クラッチをオンにしてパルスモータ５２の駆動によりプーリ５３ａ、５３ｂを回転させる。そうすると、ワイヤ５８ａ、５８ｂが移動し、上アーム５６と下アーム５７がそれぞれガイドレール４２に沿って昇降する。なお、上アーム５６と下アーム５７は、各アーム先端が図４の紙面左右方向に互いに近接および離隔する対を成す部材から構成されている。上アーム５６と下アーム５７は、各々パルスモータ６２を有し、パルスモータ６２を駆動して各アーム先端を開閉することにより、試験片１０に対して着脱可能となっている。
【００３２】
図５は、変位計４０の出力を表示器２４に表示するまでのディジタル信号処理経路を示すブロック図である。
【００３３】
変位計４０が検出する変位量は、カウンタ２７、ディジタルフィルタ６０、積算器２８を経て、表示器２４に表示される。なお、カウンタ２７、ディジタルフィルタ６０、積算器２８の各ブロックは制御部２３内に配置されている。そして、各ブロックには、ブロック間のデータの入出力のタイミングを同期させて同時に処理を進めるために、一定間隔で送られてくる同期信号が与えられている。
【００３４】
上アーム５６や下アーム５７が動くことにつれて変位計４０から出力されるパルス信号は、カウンタ２７に入力されてカウントされる。カウンタ２７で積算された値は同期信号のタイミングでディジタルフィルタ６０に送られると同時に毎回ゼロにリセットされる。同期信号は１ミリ秒などの一定時間間隔ごとに与えられる信号である。次段に送られるカウンタ２７の値は同期信号の時間間隔で変位した量（変位量の変化量、すなわち、差分データ）に相当する。その変化量は、ディジタルフィルタ６０で後述する所定のフィルタ計算を行った後、計算結果が積算器２８に送られる。積算器２８は、ディジタルフィルタ６０から送られてきた計算結果を現在の積算値に加算し、新しい積算値とする。しかる後、新しい積算値が表示器２４に送られ、表示器２４に表示される変位量の値が新たな積算値に更新される。この積算値は変位計４０のアームの現在位置を表す値（変位量）に相当する。
【００３５】
図６は、ディジタルフィルタ６０の構成を示すブロック図である。
【００３６】
ノイズ除去用のフィルタであるディジタルフィルタ６０は、４つのフィルタ回路を縦続接続（カスケード接続）した構成を有する。フィルタ回路は、入力データを逐次蓄積するために縦続接続されたｎ個のデータ用遅延素子Ｄ１〜Ｄｎと、各遅延素子Ｄ１〜Ｄｎから出力されたデータを加算する加算器ＡＤＤと、加算器ＡＤＤから出力された加算結果を除算する除算器ＤＩＶと、除算器ＤＩＶから出力される除算結果のうちの余り分の値を受けとり加算器ＡＤＤに戻すタイミングを遅延させるための余り用遅延素子Ｄｒｅと、を備える。１つのフィルタ回路は、それ自体でディジタルフィルタとしての機能を有するが、この実施形態では、同一のフィルタ回路を多段（４段）とすることで、１つのディジタルフィルタ６０を構成している。
【００３７】
フィルタ処理すべきディジタルデータは、カウンタ２７で一定時間間隔ごとのデータに変換され、同期信号のタイミングで入力端ＩＮに順次入力される。入力されたデータは、１回の計算で、ｎ個の遅延素子Ｄ１〜Ｄｎを１個ずつ右に送られる。毎回の計算では、ｎ個の遅延素子Ｄ１〜Ｄｎのそれぞれから出力されたデータの総和をとる加算処理が実行されるとともに、加算器ＡＤＤから出力された総和をｎで割る除算処理が行われ、除算器ＤＩＶから計算結果が出力される。
【００３８】
除算器ＤＩＶの出力のうち、総和をｎで割った余りは、遅延素子Ｄｒｅを経て加算器ＡＤＤに入力され、加算される。遅延素子Ｄｒｅは加算器ＡＤＤへの余りの入力を１クロック遅らせることから、除算処理後の余りは常に次回の計算に組み入れられることになる。すなわち、初回より後の計算では、加算器ＡＤＤが出力する総和に、前回の計算で除算器ＤＩＶから出力された余りが含まれることになる。除算器ＤＩＶの出力のうちの商は、１段目のフィルタ回路による平均化データとして２段目のフィルタ回路に入力される。
【００３９】
２段目のフィルタ回路は、１段目のフィルタ回路と同じ構成を有し、２段目のフィルタ回路から出力される平均化データは３段目のフィルタ回路に入力される。３段目のフィルタ回路は１段目のフィルタ回路と同じ構成を有し、３段目のフィルタ回路から出力される平均化データは４段目のフィルタ回路に入力される。さらに、４段目のフィルタ回路は、１段目のフィルタ回路と同じ構成を有し、４段目のフィルタ回路から出力される平均化データは、このディジタルフィルタ６０の最終的な出力（ＯＵＴ）となる。このように、タップ数ｎ×４段のディジタルフィルタ６０では、各フィルタ回路の移動平均データを次段のフィルタ回路の入力データとしてフィルタ演算を実行している。
【００４０】
次に、除算器ＤＩＶから出力される余りについて、さらに説明する。図７は、ｎ＝８のときの除算器ＤＩＶの入出力を示す表である。
【００４１】
このディジタルフィルタ６０における各段のフィルタ回路の除算器ＤＩＶは、加算器ＡＤＤから入力された総和を除算し、その計算結果である商と余りを出力する。ここで、除算器ＤＩＶが出力する余りは、絶対値が除数ｎの２分の１以下となる値とする。すなわち、除算器ＤＩＶが出力する余りの値として、負の値も許容される。図７の表には、１段のフィルタ回路で、ｎ＝８（タップ数８）としたときに、入力された被除数が１０〜−１０であったと仮定したときの除算器ＤＩＶの出力（商と余り）を示している。この表に示すように、各被除数を８で割った余りは４〜−４の間の値となる。このように、余りの絶対値が８／２＝４以下となっている。このフィルタ回路では、除算器ＤＩＶが出力する余りの値に負の値も許容するので、出力が全体的に押し上げられる現象を抑えることができる。
【００４２】
このフィルタ回路の除算器ＤＩＶが出力した余りは、遅延素子Ｄｒｅを介して加算器ＡＤＤに戻されることから、従来のように、毎回の計算で発生する丸め誤差は切り捨てられずに、次回計算の加算器ＡＤＤが出力する総和に含まれる。このため、時間全体を見れば、ディジタルフィルタ６０への入力値をそのまま積算した値と、フィルタ処理後の平均化された値を積算した積算器２８の積算値は一致することになる。すなわち、従来よりも表示器２４の表示の正確さが向上する。
【００４３】
このフィルタ回路では、余りを次回計算の総和に組み込むことにより、従来と同様のビット数でありながらディジタルフィルタの性能を上げ、より高精度な計算を行うことが可能となる。このため、フィルタ回路の大規模化を抑制することができる。
【００４４】
なお、この実施形態では、ディジタルフィルタ６０で処理する信号が、リニアエンコーダ式の変位計４０からの信号の場合を例に説明したが、このディジタルフィルタ６０に信号を入力する信号源は、リニアエンコーダの検出信号に限定されるものではない。すなわち、ロータリエンコーダを有するセンサなど、材料試験中に移動量や変位量などの物理量の変化分（差分）を出力する信号源であればよい。
【００４５】
また、この実施形態では、ディジタルフィルタ６０を、移動平均計算を４段繰り返す構成としたことで、ブラックマン・ハリス窓を通した計算結果に近い結果を得ることが可能である。このディジタルフィルタ６０は、簡易な構成でありながら、窓関数を用いたディジタルフィルタと同様のフィルタを構成することができる。
【００４６】
なお、上記実施形態では移動平均計算を４段繰り返すこととしたが、本発明はこの段数に限られない。単純な移動平均計算である１段の場合をはじめ、複数の段数のすべての場合について本発明は適用可能である。
【符号の説明】
【００４７】
１０        試験片
１１        ねじ棹
１３        クロスヘッド
１４        ロードセル
１６        テーブル
１９        支柱
２１        上つかみ具
２２        下つかみ具
２３        制御部
２４        表示器
３０        負荷機構
４０        変位計
４１        リニアスケール
４３        台座
４４        支柱
４５        ローラ
４６        センサ部
５１        支持台
５２        パルスモータ
５３ａ、ｂ  プーリ
５６        上アーム
５７        下アーム
５８ａ、ｂ  ワイヤ
６０        ディジタルフィルタ
６２        パルスモータ
ＡＤＤ      加算器
Ｄ          遅延素子
ＤＩＶ      除算器
【図１】
2018125634.tif 000003
【図２】
2018125634.tif 000004
【図３】
2018125634.tif 000005
【図４】
2018125634.tif 000006
【図５】
2018125634.tif 000007
【図６】
2018125634.tif 000008
【図７】
2018125634.tif 000009
【図８】
2018125634.tif 000010
【図９】
2018125634.tif 000011
【図１０】
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