(57)【要約】【課題】残渣を除去して微小リーク電流を抑制する。【解決手段】基板中または上に形成された半導体素子と、半導体素子の上方に設けられた絶縁膜と、絶縁膜を介して半導体素子の上方に設けられた第１導電膜と、第１導電膜の少なくとも一部の領域を覆って形成されて、第１導電膜と電気的に接続する第２導電膜と、を備えており、第１導電膜は、第１導電性材料を含んでおり、第２導電膜は、第１導電性材料とは異なる第２導電性材料を含んでおり、絶縁膜の表面において、第１導電膜に隣接する第１領域における第２導電性材料の残渣の平面密度が、第１領域の外側の第２領域における第２導電性材料の残渣の平面密度より大きい、半導体装置を提供する。【選択図】図１
2018152518.tif 000002
【特許請求の範囲】
【請求項１】
基板中または上に形成された半導体素子と、
前記半導体素子の上方に設けられた絶縁膜と、
前記絶縁膜を介して前記半導体素子の上方に設けられた第１導電膜と、
前記第１導電膜の少なくとも一部の領域を覆って形成されて、前記第１導電膜と電気的に接続する第２導電膜と
を備え、
前記第１導電膜は、第１導電性材料を含んでおり、
前記第２導電膜は、前記第１導電性材料とは異なる第２導電性材料を含んでおり、
前記絶縁膜の表面において、前記第１導電膜に隣接する第１領域における前記第２導電性材料の残渣の平面密度が、前記第１領域の外側の第２領域における前記第２導電性材料の残渣の平面密度より大きい
半導体装置。
【請求項２】
前記基板は、前記半導体素子としてピエゾ抵抗素子が形成されたシリコン基板であり、
前記第１導電膜は、前記第１導電性材料としてポリシリコンで形成されたシールド膜であり、
前記第２導電膜は、前記第２導電性材料としてアルミニウムを含み、前記シールド膜の電位を保持するためのアルミニウム電極である
請求項１に記載の半導体装置。
【請求項３】
前記基板には、第１ピエゾ抵抗素子および第２ピエゾ抵抗素子が形成され、
前記第１ピエゾ抵抗素子および前記第２ピエゾ抵抗素子のそれぞれに対して前記シールド膜が形成されており、
前記絶縁膜の表面において、前記第１領域における前記残渣の平面密度が、前記第１ピエゾ抵抗素子および前記第２ピエゾ抵抗素子の中間領域における前記残渣の平面密度より大きい
請求項２に記載の半導体装置。
【請求項４】
前記第２導電膜は、前記第２導電性材料としてシリコンおよび銅の少なくとも一方を更に含み、
前記残渣は、シリコンおよび銅の少なくとも一方を含む
請求項２または３に記載の半導体装置。
【請求項５】
基板中または上に形成された半導体素子と、
前記半導体素子の上方に設けられた絶縁膜と、
前記絶縁膜を介して前記半導体素子の上方に設けられた第１導電膜と、
前記第１導電膜の一部の領域を覆って形成されて、前記第１導電膜と電気的に接続する第２導電膜と、
を備え、
前記第１導電膜は、第１導電性材料を含んでおり、
前記第２導電膜は、前記第１導電性材料とは異なる第２導電性材料を含んでおり、
前記第１導電膜には、厚みが変化する段差部が設けられている
半導体装置。
【請求項６】
前記１導電膜は、前記半導体素子が形成される領域の上方に位置する中央部の厚みが端縁部の厚みより大きいことにより、前記段差部が形成されている
請求項５に記載の半導体装置。
【請求項７】
前記基板は、前記半導体素子としてピエゾ抵抗素子が形成されたシリコン基板であり、
前記第１導電膜は、前記第１導電性材料としてポリシリコンで形成されたシールド膜であり、
前記第２導電膜は、前記第２導電性材料としてアルミニウムを含み、前記シールド膜の電位を保持するためのアルミニウム電極である
請求項５または６に記載の半導体装置。
【請求項８】
基板中または上に形成された半導体素子と、
前記半導体素子の上方に設けられた絶縁膜と、
前記絶縁膜を介して前記半導体素子の上方に設けられた第１導電膜と、
前記第１導電膜に積層された付加導電膜と、
前記第１導電膜の上方の一部の領域を覆って形成されて、前記第１導電膜と電気的に接続する第２導電膜と
を備え、
前記第２導電膜に覆われていない領域には、前記付加導電膜が設けられていないか、または、前記第２導電膜に覆われていない領域に設けられた前記付加導電膜は、前記第２導電膜に覆われている領域に設けられた前記付加導電膜よりも薄い
半導体装置。
【請求項９】
前記第２導電膜に覆われていない領域には、前記付加導電膜が設けられておらず、
前記付加導電膜に覆われている前記第１導電膜は、前記付加導電膜に覆われていない前記第１導電膜よりも厚い
請求項８に記載の半導体装置。
【請求項１０】
前記付加導電膜は、高融点金属、高融点金属の合金膜、高融点金属のシリサイド膜、および、シリコン膜、シリコンカーバイド膜から選ばれた少なくとも一つである
請求項９に記載の半導体装置。
【請求項１１】
前記基板は、前記半導体素子としてピエゾ抵抗素子が形成されたシリコン基板であり、
前記第１導電膜は、ポリシリコンで形成されたシールド膜であり、
前記第２導電膜は、アルミニウムを含み、前記シールド膜の電位を保持するためのアルミニウム電極である
請求項８から１０の何れか１項に記載の半導体装置。
【請求項１２】
前記付加導電膜は、前記第１導電膜に積層された第１付加導電膜と、前記第１付加導電膜に積層された第２付加導電膜とを備えており、
前記第１付加導電膜は、金、銀、白金、および高融点金属からなる群から選ばれた少なくとも一つを含み、
前記第２付加導電膜は、高融点金属のシリサイド膜およびシリコンの少なくとも一方を含む
請求項８から１１の何れか１項に記載の半導体装置。
【請求項１３】
基板中または上に半導体素子を形成する素子形成工程と、
前記半導体素子の上方に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜を介して前記半導体素子の上方に第１導電性材料を含む第１導電膜を形成する第１導電膜形成工程と、
前記第１導電膜をパターニングする第１導電膜パターニング工程と、
前記パターニングされた第１導電膜を覆うように前記第１導電性材料とは異なる第２導電性材料を含む第２導電膜を形成する第２導電膜形成工程と、
前記第１導電膜の少なくとも一部の領域を覆って前記第１導電膜と電気的に接触するように、前記第２導電膜をパターニングする第２導電膜パターニング工程と、
前記パターニングされた前記第１導電膜の少なくとも一部と前記パターニングされた前記第２導電膜とを覆うマスクパターンを形成するマスクパターン形成工程と、
前記第２導電膜パターニング工程において前記絶縁膜の表面に残った前記第２導電性材料の残渣を、前記マスクパターンを用いてエッチング除去するエッチング工程と
を備える半導体装置の製造方法。
【請求項１４】
前記マスクパターンは、前記パターニングされた第１導電膜に隣接する領域まで広がっている
請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記マスクパターンは、前記パターニングされた第１導電膜の中央部を覆う一方、前記パターニングされた第１導電膜の端縁部の少なくとも一部を露出している
請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記素子形成工程は、前記基板としてシリコン基板を用いて、前記シリコン基板にピエゾ抵抗素子を形成し、
前記第１導電膜形成工程は、前記第１導電性材料としてポリシリコンを用いて前記第１導電膜を形成し、
前記第１導電膜パターニング工程は、前記第１導電膜をパターニングして、前記ポリシリコンで形成されたシールド膜を形成し、
前記第２導電膜形成工程は、前記第２導電性材料としてアルミニウムを含む第２導電膜を形成し、
前記第２導電膜パターニング工程は、前記第２導電膜をパターニングして、前記シールド膜の電位を保持するためのアルミニウム電極を形成する
請求項１３から１５の何れか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第２導電膜は、前記第２導電性材料としてシリコンおよび銅の少なくとも一方を更に含み、
前記残渣は、シリコンおよび銅の少なくとも一方を含む、
請求項１６に記載の半導体装置の製造方法。
【請求項１８】
基板中または上に半導体素子を形成する素子形成工程と、
前記半導体素子の上方に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜を介して前記半導体素子の上方に第１導電性材料を含む第１導電膜を形成する第１導電膜形成工程と、
前記第１導電膜に第１開口部を形成して前記絶縁膜の一部の領域を露出させる第１開口部形成工程と、
前記露出された前記絶縁膜の一部に第２開口部を形成して前記半導体素子の一部の領域を露出させる第２開口部形成工程と、
前記第１開口部および前記第２開口部を埋め込みつつ、前記第１導電膜の上方に、前記第１導電性材料とは異なる第２導電性材料を含む第２導電膜を形成する第２導電膜形成工程と
前記半導体素子の形成されている領域を覆うように予め定められた電極パターンに対応するマスクパターンを前記第２導電膜上に形成するマスクパターン形成工程と、
前記マスクパターンを用いて前記第２導電膜をパターニングする第２導電膜パターニング工程と、
前記パターニングされた第２導電膜をマスクとして、前記第１導電膜をパターニングする第１導電膜パターニング工程と
を備える半導体装置の製造方法。
【請求項１９】
前記素子形成工程は、前記基板としてシリコン基板を用いて、前記シリコン基板にピエゾ抵抗素子を形成し、
前記第１導電膜形成工程は、前記第１導電性材料としてポリシリコンを用いて第１導電膜を形成し、
前記第２導電膜形成工程は、前記第２導電性材料としてアルミニウムを含む第２導電膜を形成し、
前記第２導電膜パターニング工程は、前記第２導電膜をパターニングして、シールド膜の電位を保持するためのアルミニウム電極を形成し、
前記第１導電膜パターニング工程は、前記アルミニウム電極を前記マスクとして前記第１導電膜をパターニングして、ポリシリコンで形成された前記シールド膜を形成する工程を含む
請求項１８に記載の半導体装置の製造方法。
【請求項２０】
基板中または上に半導体素子を形成する素子形成工程と、
前記半導体素子の上方に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜を介して前記半導体素子の上方に第１導電性材料を含む第１導電膜を形成する第１導電膜形成工程と、
前記第１導電膜に積層された付加導電膜を形成する付加導電膜形成工程と、
前記第１導電膜および前記付加導電膜をパターニングする第１導電膜パターニング工程と、
前記第１導電膜および前記付加導電膜が除去された領域において、前記絶縁膜の一部に開口部を形成して前記半導体素子の一部の領域を露出させる開口部形成工程と、
前記開口部を埋め込みつつ、前記第１導電性材料とは異なる第２導電性材料を含む第２導電膜を形成する第２導電膜形成工程と、
前記第２導電膜をパターニングする第２導電膜パターニング工程と、
前記パターニングされた前記第２導電膜と前記第２導電膜に覆われていないパターニングされた前記付加導電膜とをマスクとして、前記第２導電膜パターニング工程において前記絶縁膜の表面に残った前記第２導電性材料の残渣をエッチング除去するエッチング工程と
を備える半導体装置の製造方法。
【請求項２１】
前記素子形成工程は、前記基板としてシリコン基板を用いて、前記シリコン基板にピエゾ抵抗素子を形成し、
前記第１導電膜形成工程は、前記第１導電性材料としてポリシリコンを用いて前記第１導電膜を形成し、
前記第１導電膜パターニング工程は、前記第１導電膜および付加導電膜をパターニングして、前記ポリシリコンで形成されたシールド膜を形成し、
前記第２導電膜形成工程は、前記第２導電性材料としてアルミニウムを含む第２導電膜を形成し、
前記第２導電膜パターニング工程は、前記第２導電膜をパターニングして、前記シールド膜の電位を保持するためのアルミニウム電極を形成する
請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記付加導電膜は、高融点金属、高融点金属の合金膜、高融点金属のシリサイド膜、および、シリコン膜から選ばれた少なくとも一つである
請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記付加導電膜は、前記第１導電膜に積層された第１付加導電膜と、前記第１付加導電膜に積層された第２付加導電膜とを備えており、
前記第１付加導電膜は、金、銀、白金、および高融点金属からなる群から選ばれた少なくとも一つを含み、
前記第２付加導電膜は、高融点金属のシリサイド膜およびシリコンの少なくとも一方を含む
請求項２０から２２の何れか１項に記載の半導体装置の製造方法。
【請求項２４】
前記エッチング工程において、前記残渣のエッチング除去後に、前記第２導電膜に覆われていない領域において前記付加導電膜を残す
請求項２０から２３の何れか１項に記載の半導体装置の製造方法。
【請求項２５】
前記エッチング工程において、前記残渣のエッチング除去とともに、前記第２導電膜に覆われていない領域において前記付加導電膜を除去する
請求項２０から２３の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【０００２】
従来、ピエゾ抵抗素子が形成されたシリコン基板において、絶縁膜を介して形成されたシールド膜と、シールド膜の上方に形成された接続膜とを備えた半導体装置が知られている。シールド膜は、アルミニウムで形成される一方、接続膜は、タングステン、白金、またはポリシリコンで形成される（例えば、特許文献１参照）。また、湿度センサの電極において、下地部が幅広のポリシリコンで形成される一方、上地部が下地部の幅より狭い幅を持ちアルミニウムで形成される技術が知られている（例えば、特許文献２参照）。関連する技術文献として下記の文献がある。
［先行技術文献］
［特許文献］
［特許文献１］  特開平０８−０８６６７１号公報
［特許文献２］  特開２０１３−２１７８０６号公報
［特許文献３］  特開平０４−２６０３７４号公報
［特許文献４］  特開昭６３−２９９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
アルミニウム電極等の導電膜をパターニングするときに絶縁膜上に残渣が生じる場合がある。絶縁膜の表面における微小リーク電流を抑制するためには、残渣を除去することが好ましい。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体素子、絶縁膜、第１導電膜、および第２導電膜を備えてよい。半導体素子は、基板中または上に形成されてよい。絶縁膜は、半導体素子の上方に設けられてよい。第１導電膜は、絶縁膜を介して半導体素子の上方に設けられてよい。第２導電膜は、第１導電膜の少なくとも一部の領域を覆って形成されてよい。第２導電膜は、第１導電膜と電気的に接続してよい。第１導電膜は、第１導電性材料を含んでよい。第２導電膜は、第１導電性材料とは異なる第２導電性材料を含んでよい。絶縁膜の表面において、第１導電膜に隣接する第１領域における第２導電性材料の残渣の平面密度が、第１領域の外側の第２領域における第２導電性材料の残渣の平面密度より大きくてよい。
【０００５】
基板は、シリコン基板であってよい。シリコン基板は、半導体素子としてピエゾ抵抗素子が形成されてよい。第１導電膜は、第１導電性材料としてポリシリコンで形成されたシールド膜であってよい。第２導電膜は、第２導電性材料としてアルミニウムを含んでよい。第２導電膜は、シールド膜の電位を保持するためのアルミニウム電極であってよい。
【０００６】
基板には、第１ピエゾ抵抗素子および第２ピエゾ抵抗素子が形成されてよい。第１ピエゾ抵抗素子および第２ピエゾ抵抗素子のそれぞれに対してシールド膜が形成されてよい。絶縁膜の表面において、第１領域における残渣の平面密度が、第１ピエゾ抵抗素子および第２ピエゾ抵抗素子の中間領域における残渣の平面密度より大きくてよい。
【０００７】
第２導電膜は、第２導電性材料としてシリコンおよび銅の少なくとも一方を更に含んでよい。残渣は、シリコンおよび銅の少なくとも一方を含んでよい。
【０００８】
本発明の第２の態様においては、半導体装置を提供する。半導体装置は、半導体素子、絶縁膜、第１導電膜、および第２導電膜を備えてよい。半導体素子は、基板中または上に形成されてよい。絶縁膜は、半導体素子の上方に設けられてよい。第１導電膜は、絶縁膜を介して半導体素子の上方に設けられてよい。第２導電膜は、第１導電膜の一部の領域を覆って形成されてよい。第２導電膜は、第１導電膜と電気的に接続してよい。第１導電膜は、第１導電性材料を含んでよい。第２導電膜は、第１導電性材料とは異なる第２導電性材料を含んでよい。第１導電膜には、厚みが変化する段差部が設けられてよい。
【０００９】
第１導電膜は、中央部の厚みが端縁部の厚みより大きいことにより、段差部が形成されてよい。中央部は、半導体素子が形成される領域の上方に位置してよい。
【００１０】
本発明の第３の態様においては、半導体装置を提供する。半導体装置は、半導体素子、絶縁膜、第１導電膜、付加導電膜、および第２導電膜を備えてよい。半導体素子は基板中または上に形成されてよい。絶縁膜は、半導体素子の上方に設けられてよい。第１導電膜は、絶縁膜を介して半導体素子の上方に設けられてよい。付加導電膜は、第１導電膜に積層されてよい。第２導電膜は、第１導電膜の上方の一部の領域を覆って形成されてよい。第２導電膜は、第１導電膜と電気的に接続してよい。第２導電膜に覆われていない領域には、付加導電膜が設けられていないか、または、第２導電膜に覆われていない領域に設けられた付加導電膜は、第２導電膜に覆われている領域に設けられた付加導電膜よりも薄くてよい。
【００１１】
第２導電膜に覆われていない領域には、付加導電膜が設けられていなくてよい。付加導電膜に覆われている第１導電膜は、付加導電膜に覆われていない第１導電膜よりも厚くてよい。
【００１２】
付加導電膜は、高融点金属、高融点金属の合金膜、高融点金属のシリサイド膜、および、シリコン膜、シリコンカーバイド膜から選ばれた少なくとも一つであってよい。
【００１３】
基板は、シリコン基板であってよい。シリコン基板は、半導体素子としてピエゾ抵抗素子が形成されてよい。第１導電膜は、ポリシリコンで形成されたシールド膜であってよい。第２導電膜は、アルミニウムを含んでよい。第２導電膜は、シールド膜の電位を保持するためのアルミニウム電極であってよい。
【００１４】
付加導電膜は、第１付加導電膜および第２付加導電膜を備えてよい。第１付加導電膜は、第１導電膜に積層されてよい。第２付加導電膜は、第１付加導電膜に積層されてよい。第１付加導電膜は、金、銀、白金、および高融点金属からなる群から選ばれた少なくとも一つを含んでよい。第２付加導電膜は、高融点金属のシリサイド膜およびシリコンの少なくとも一方を含んでよい。
【００１５】
本発明の第４の態様においては、半導体装置の製造方法を提供する。半導体装置の製造方法は、素子形成工程、絶縁膜形成工程、第１導電膜形成工程、第１導電膜パターニング工程、第２導電膜形成工程、第２導電膜パターニング工程、マスクパターン形成工程、およびエッチング工程を備えてよい。素子形成工程は、基板中または上に半導体素子を形成してよい。絶縁膜形成工程は、半導体素子の上方に絶縁膜を形成してよい。第１導電膜形成工程は、絶縁膜を介して半導体素子の上方に第１導電性材料を含む第１導電膜を形成してよい。第１導電膜パターニング工程は、第１導電膜をパターニングしてよい。第２導電膜形成工程は、パターニングされた第１導電膜を覆うように第１導電性材料とは異なる第２導電性材料を含む第２導電膜を形成してよい。第２導電膜パターニング工程は、第１導電膜の少なくとも一部の領域を覆って第１導電膜と電気的に接触するように、第２導電膜をパターニングしてよい。マスクパターン形成工程は、マスクパターンを形成してよい。マスクパターンは、パターニングされた第１導電膜の少なくとも一部とパターニングされた第２導電膜とを覆ってよい。エッチング工程は、第２導電膜パターニング工程において絶縁膜の表面に残った第２導電性材料の残渣をエッチング除去してよい。エッチング工程は、マスクパターンを用いて第２導電性材料の残渣をエッチング除去してよい。
【００１６】
マスクパターンは、パターニングされた第１導電膜に隣接する領域まで広がってよい。
【００１７】
マスクパターンは、パターニングされた第１導電膜の中央部を覆ってよい。マスクパターンは、パターニングされた第１導電膜の端縁部の少なくとも一部を露出してよい。
【００１８】
素子形成工程は、基板としてシリコン基板を用いてよい。素子形成工程は、シリコン基板にピエゾ抵抗素子を形成してよい。第１導電膜形成工程は、第１導電性材料としてポリシリコンを用いて第１導電膜を形成してよい。第１導電膜パターニング工程は、第１導電膜をパターニングして、ポリシリコンで形成されたシールド膜を形成してよい。第２導電膜形成工程は、第２導電性材料としてアルミニウムを含む第２導電膜を形成してよい。第２導電膜パターニング工程は、第２導電膜をパターニングして、シールド膜の電位を保持するためのアルミニウム電極を形成してよい。
【００１９】
本発明の第５の態様においては、半導体装置の製造方法を提供する。半導体装置の製造方法は、素子形成工程、絶縁膜形成工程、第１導電膜形成工程、第１開口部形成工程、第２開口部形成工程、第２導電膜形成工程と、マスクパターン形成工程と、第２導電膜パターニング工程と、第１導電膜パターニング工程とを備えてよい。素子形成工程は、基板中または上に半導体素子を形成してよい。絶縁膜形成工程は、半導体素子の上方に絶縁膜を形成してよい。第１導電膜形成工程は、絶縁膜を介して半導体素子の上方に第１導電性材料を含む第１導電膜を形成してよい。第１開口部形成工程は、第１導電膜に第１開口部を形成して絶縁膜の一部の領域を露出させてよい。第２開口部形成工程は、露出された絶縁膜の一部に第２開口部を形成して半導体素子の一部の領域を露出させてよい。第２導電膜形成工程は、第１開口部および第２開口部を埋め込みつつ、第１導電膜の上方に、第２導電膜を形成してよい。第２導電膜は、第１導電性材料とは異なる第２導電性材料を含んでよい。マスクパターン形成工程は、マスクパターンを第２導電膜上に形成してよい。マスクパターンは、半導体素子の形成されている領域を覆うように予め定められた電極パターンに対応してよい。第２導電膜待ターニング工程は、マスクパターンを用いて第２導電膜をパターニングしてよい。第１導電膜パターニング工程は、パターニングされた第２導電膜をマスクとして、第１導電膜をパターニングしてよい。
【００２０】
素子形成工程は、基板としてシリコン基板を用いて、シリコン基板にピエゾ抵抗素子を形成してよい。第１導電膜形成工程は、第１導電性材料としてポリシリコンを用いて第１導電膜を形成してよい。第２導電膜形成工程は、第２導電性材料としてアルミニウムを含む第２導電膜を形成してよい。第２導電膜パターニング工程は、第２導電膜をパターニングして、シールド膜の電位を保持するためのアルミニウム電極を形成してよい。第１導電膜パターニング工程は、アルミニウム電極をマスクとして第１導電膜をパターニングして、ポリシリコンで形成されたシールド膜を形成する工程を含んでよい。
【００２１】
本発明の第６の態様において、半導体装置の製造方法を提供する。半導体装置の製造方法は、素子形成工程、絶縁膜形成工程、第１導電膜形成工程、付加導電膜形成工程、第１導電膜パターニング工程、開口部形成工程、第２導電膜形成工程、第２導電膜パターニング工程、およびエッチング工程を備えてよい。素子形成工程は、基板中または上に半導体素子を形成してよい。絶縁膜形成工程は、半導体素子の上方に絶縁膜を形成してよい。第１導電膜形成工程は、絶縁膜を介して半導体素子の上方に第１導電性材料を含む第１導電膜を形成してよい。付加導電膜形成工程は、第１導電膜に積層された付加導電膜を形成してよい。第１導電膜パターニング工程は、第１導電膜および付加導電膜をパターニングしてよい。開口部形成工程は、第１導電膜および付加導電膜が除去された領域において、絶縁膜の一部に開口部を形成して半導体素子の一部の領域を露出させてよい。第２導電膜形成工程は、開口部を埋め込みつつ、第１導電性材料とは異なる第２導電性材料を含む第２導電膜を形成してよい。第２導電膜パターニング工程は、第２導電膜をパターニングしてよい。エッチング工程は、パターニングされた第２導電膜と第２導電膜に覆われていないパターニングされた付加導電膜とをマスクとして、第２導電性材料の残渣をエッチング除去してよい。第２導電性材料の残渣は、第２導電膜パターニング工程において絶縁膜の表面に残った残渣であってよい。
【００２２】
第１導電膜パターニング工程は、第１導電膜および付加導電膜をパターニングしてよい。第１導電膜パターニング工程は、ポリシリコンで形成されたシールド膜を形成してよい。
【００２３】
エッチング工程において、残渣のエッチング除去後に、第２導電膜に覆われていない領域において付加導電膜を残してよい。エッチング工程において、残渣のエッチング除去とともに、第２導電膜に覆われていない領域において付加導電膜を除去してよい。
【００２４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１実施形態に係る半導体装置１００の断面を示す図である。
【図２】第１実施形態における半導体装置１００の平面図である。
【図３】第１実施形態における半導体装置１００の製造方法を示す図である。
【図４】図３に後続する工程を示す図である。
【図５】図４に後続する工程を示す図である。
【図６】本発明の第２実施形態に係る半導体装置１００の断面を示す図である。
【図７】第２実施形態における半導体装置１００の平面図である。
【図８】第２実施形態における半導体装置１００の製造方法を示す図である。
【図９】本発明の第３実施形態に係る半導体装置１００の断面を示す図である。
【図１０】第３実施形態における半導体装置１００の平面図である。
【図１１】本発明の第４実施形態に係る半導体装置１００の断面を示す図である。
【図１２】第４実施形態における半導体装置１００の変形例を示す図である。
【図１３】第３実施形態および第４実施形態における半導体装置１００の製造方法を示す図である。
【図１４】図１３に後続する工程を示す図である。
【図１５】本発明の第５実施形態に係る半導体装置１００の断面を示す図である。
【図１６】第５実施形態における半導体装置１００の製造方法を示す図である。
【図１７】図１６に後続する工程を示す図である。
【図１８】本発明の第６実施形態に係る半導体装置１００の断面を示す図である。
【図１９】第６実施形態における半導体装置１００の平面図である。
【図２０】第６実施形態における半導体装置１００の製造方法を示す図である。
【図２１】図２０に後続する工程を示す図である。
【発明を実施するための形態】
【００２６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２７】
図１は、本発明の第１実施形態に係る半導体装置１００の断面を示す図である。本例の半導体装置１００は、圧力センサである。本例の半導体装置１００は、基板１０中に形成されたピエゾ抵抗素子１２、絶縁膜２０、シールド膜３０、およびアルミニウム電極４０を備える。ピエゾ抵抗素子１２は、半導体素子の一例である。半導体装置１００は、ブリッジ回路を構成する４つのピエゾ抵抗素子１２を備えてよい。この場合、半導体装置１００は、４つのピエゾ抵抗素子１２に電圧を印加して抵抗変化を測定する。測定された抵抗変化により圧力が検出される。図１には、４つのピエゾ抵抗素子１２のうち、基板１０中に形成された第１ピエゾ抵抗素子１２−１および第２ピエゾ抵抗素子１２−２が示されている。
【００２８】
基板１０は、半導体基板である。基板１０は、シリコン（Ｓｉ）基板または化合物半導体基板であってよい。絶縁膜２０は、半導体素子の上方に形成されている。本例では、基板１０の表面に絶縁膜２０が設けられる。絶縁膜２０には、ピエゾ抵抗素子１２の上部の位置において、コンタクトホール２１が形成されている。
【００２９】
シールド膜３０は、第１導電性材料を含む第１導電膜の一例である。第１導電膜は、絶縁膜２０を介してピエゾ抵抗素子１２の上方に設けられる。第１ピエゾ抵抗素子１２−１および第２ピエゾ抵抗素子１２−２のそれぞれに対してシールド膜３０が形成されている。ピエゾ抵抗素子１２は、断面構造がＭＯＳ構造となっており、基板電位と絶縁膜２０上のシールド膜３０の電位によって抵抗値が影響を受ける。したがって、ピエゾ抵抗素子の抵抗値の安定のため、基板電位とシールド膜３０の電位が、決められた値に制御保持される。シールド膜３０を予め決められた電位に接続保持することによって表面イオンおよび水分の影響を軽減する。本例では、シールド膜３０は、ピエゾ抵抗素子と同電位であるが、この場合に限定されない。
【００３０】
シールド膜３０は、ポリシリコンで形成されてよい。すなわち、第１導電性材料はポリシリコンであってよい。これにより、シリコンで形成されるピエゾ抵抗素子１２とシールド膜３０との熱膨張係数を同等にすることができる。したがって、熱歪が少なくなり、圧力センサの精度を向上させることができる。
【００３１】
アルミニウム電極４０は、第２導電性材料を含む第２導電膜の一例である。アルミニウム電極４０は、シールド膜３０の少なくとも一部の領域を覆って形成される。アルミニウム電極４０は、シールド膜の電位を保持するために、シールド膜３０と電気的に接続する。アルミニウム電極４０は、絶縁膜２０に形成されたコンタクトホール２１内のコンタクト部４２を通じてピエゾ抵抗素子１２に接続されてよい。本例によれば、シールド膜３０と接続される電極配線にアルミニウム電極４０を用いるので、シリコン基板とオーミック接触を形成しやすいという効果がある。
【００３２】
アルミニウム電極４０は、第２導電性材料として、アルミニウム（Ａｌ）を含む。アルミニウム電極４０は、第２導電性材料として、アルミニウムに加えて、シリコンおよび銅（Ｃｕ）の少なくとも一方を含む。アルミニウム電極４０にシリコンが添加されるのは、シリコン基板とのオーミック接触形成時にシリコン基板中のシリコンがアルミニウム中に析出することが抑制するためであってよい。アルミニウム電極４０に銅が添加されるのは、アルミニウム電極４０のエレクトロマイグレーションを抑制するためであってよい。このように添加されるシリコンおよび銅は、アルミニウム電極４０をパターニングするときに、絶縁膜２０の表面に、第２導電性材料の残渣２６として残る。アルミニウムは、塩素系ガス等によるエッチングによって除去されるので残渣としては殆ど残らない。なお、図１では、説明の便宜のために、残渣２６を誇張して概念的に示している。
【００３３】
図２は、第１実施形態における半導体装置１００の平面図である。絶縁膜２０の表面において、第１領域２２における残渣２６の平面密度が、第２領域２４における残渣２６の平面密度より大きく、好ましくは、第２領域２４における残渣２６の平面密度の１００倍以上である。平面密度は、ＳｉまたはＣｕを成分として含む粒子その他の個体形状物が単位面積あたりに含まれる個数（個／ｃｍ２）であってよく、単位面積あたりに含まれるＳｉまたはＣｕの原子の個数（ａｔｏｍｓ／ｃｍ２）であってよい。第１領域２２は、第１導電膜であるシールド膜３０に隣接する領域である。第２領域２４は、シールド膜３０からみて第１領域２２の外側の領域である。特に、絶縁膜２０の表面において、第１領域２２における残渣２６成分の平面密度が、第１ピエゾ抵抗素子１２−１および第２ピエゾ抵抗素子１２−２の中間領域２５における残渣２６の平面密度より大きい。
【００３４】
図２において、半導体装置１００の製造工程におけるマスクパターン５０を示している。マスクパターン５０を形成した状態で、残渣２６をエッチング除去しているので、マスクパターン５０に覆われていなかった第２領域２４は、マスクパターン５０に覆われていた第１領域２２よりも、残渣２６の平面密度が小さくなっている。したがって、例えば、ブリッジ回路を形成する４つのピエゾ抵抗素子１２に電圧を印加するときに、それぞれのピエゾ抵抗素子１２に接続される各アルミニウム電極４０間で微小リーク電流が流れることを抑制することができる。
【００３５】
微小リーク電流が生じると、アルミニウムがマイグレーションを起こして、微小電流の経路を移動して析出する。この結果、経路における抵抗が下がり、見かけ上のピエゾ抵抗素子１２の抵抗が変化したのと同じ状態が生じる。このような抵抗の経時変化は、半導体装置１００の経時劣化をもたらす。この点、本実施形態の半導体装置１００によれば、微小リーク電流を抑制することができるので、アルミニウムのマイグレーションも抑制することができ、抵抗の経時変化による半導体装置の経時劣化を抑制することができる。
【００３６】
図３は、第１実施形態における半導体装置１００の製造方法を示す図である。また、図４は、図３に後続する工程を示し、図５は、図４に後続する工程を示す。図３、図４および図５を参照しつつ、本実施形態における半導体装置１００の製造方法の一例について説明する。
【００３７】
半導体装置１００の製造方法は、素子形成工程（図３のステップＳ１０１）を備える。ステップＳ１０１では、基板１０中または上に半導体素子が形成される。本例では、基板としてシリコン基板１０を用いる。半導体素子として、ピエゾ抵抗素子１２が形成される。本例における製造方法は、絶縁膜形成工程（ステップＳ１０２）を備える。絶縁膜形成工程は、半導体素子の上方に絶縁膜２０を形成する。ピエゾ抵抗素子１２の上方に絶縁膜２０が形成される。本例における製造方法は、絶縁膜２０を介して、第１導電膜を形成する第１導電膜形成工程（ステップＳ１０３）を備える。本例では、第１導電材料としてポリシリコンを含むポリシリコン膜３２が形成される。
【００３８】
本例における製造方法は、第１導電膜をパターニングする第１導電膜パターニング工程（ステップＳ１０４）を備える。本例では、第１導電膜パターニング工程（ステップＳ１０４）は、第１導電膜であるポリシリコン膜３２をパターニングして、ポリシリコンで形成されたシールド膜３０を形成する。一部の領域のポリシリコン膜３２が除去されて、絶縁膜２０が露出する。なお、第１導電膜パターニング工程において、第１導電体上にマスクを形成し、エッチングすることで、予め定めらえた領域にシールド膜３０を画定する。
【００３９】
次いで、本例における製造方法では、絶縁膜２０が露出した領域において、絶縁膜２０にコンタコンタクトホール２１が形成される（ステップＳ１０５）。コンタクトホール２１は、ピエゾ抵抗素子１２のコンタクト領域上に形成される。次いで、本例における製造方法は、第２導電性材料を含む第２導電膜を形成する第２導電膜形成工程（図４のステップＳ１０６）を備える。第２導電膜形成工程では、パターニングされた第１導電膜を覆うように、第２導電性材料を含む第２導電膜を形成する。第２導電性材料は、第１導電性材料とは異なる。本例では、第２導電膜としてアルミニウム膜４４を形成する。第２導電性材料は、アルミニウムを含んでよく、さらに、シリコンおよび銅の少なくとも一方を含んでよい。アルミニウム膜４４は、コンタクトホール２１内にも埋め込まれる。
【００４０】
本例における製造方法は、第２導電膜パターニング工程（ステップＳ１０７、ステップＳ１０８）を備える。第２導電膜パターニング工程は、アルミニウム膜４４がシールド膜３０一部の領域を覆ってシールド膜３０と電気的に接触するように、アルミニウム膜４４をパターニングする。具体的には、まず、アルミニウム膜４４上にマスクパターン４５が形成される（ステップＳ１０７）。次いで、エッチングによりアルミニウム膜４４をパターニングして、シールド膜３０の電位を保持するためのアルミニウム電極４０を形成する（ステップＳ１０８）。パターニングは、ドライエッチング工程を含んでよい。例えば、エッチングガスとして、塩素系ガスが用いられる。塩素系ガスは、例えば、Ｃｌ２（塩素）とＢＣｌ３（三塩化ホウ素）を混合したガスである。但し、第２導電膜パターニング工程は、この場合に限られない。
【００４１】
第２導電膜パターニング工程を実行した後において、絶縁膜２０上に、第２導電膜の残渣２６が存在する。アルミニウム膜４４中のアルミニウムは、塩素系ガス等によるドライエッチング工程によって除去されるので、残渣２６は、アルミニウムを殆ど含まない。残渣２６は、シリコンおよび銅の少なくとも一方を含む。残渣２６をエッチング除去しようとすると、ポリシリコンで形成されたシールド膜３０までがエッチングされてしまう場合がある。そこで、本例における製造方法は、マスクパターン５０を形成するマスクパターン形成工程（図５のステップＳ１０９）を備える。マスクパターン５０は、パターニングされた第１導電膜であるシールド膜３０の少なくとも一部と、パターニングされた第２導電膜であるアルミニウム電極４０とを覆う。本例では、マスクパターン５０は、シールド膜３０に隣接する領域まで広がっている。
【００４２】
なお、マスクパターン５０の形状は、半導体装置１００を基板１０表面に垂直な方向（図１のＺ方向）から見たときに、アルミニウム電極４０の領域とシールド膜３０の領域の論理和をとることによって得られた領域に対応してよい。具体的には、マスクパターン５０の形状は、論理和をとることによって得られた領域と同じ形状であってよく、論理和をとることによって得られた領域を一定幅だけ広げた形状であってもよい。したがって、マスクパターン５０の設計が容易である。マスクパターン５０は、ドライエッチングに用いられるレジスト材料で形成してよい。
【００４３】
本例における製造方法は、マスクパターン５０をマスクとして用いてエッチングすることによって、絶縁膜２０の表面に残った残渣２６をエッチング除去するエッチング工程（ステップＳ１１０）を備える。エッチング工程は、ドライエッチング工程を含んでよい。本例では、残渣２６にシリコンおよび銅が含まれているので、シリコンの残渣２６を除去するために、エッチングガスとして、フッ素系ガスが用いられてよい。フッ素系ガスとしては、例えば、ＳＦ６（六フッ化硫黄）とＢＣｌ３（三塩化ホウ素）とを混合したガスが用いられる。
【００４４】
エッチング工程においては、マスクパターン５０によって覆われている第１領域２２では残渣２６は除去されず、マスクパターン５０によって覆われておらず露出している第２領域２４では、残渣２６が除去される。この結果、第１領域２２と第２領域２４との間で残渣２６の平面密度に違いが生じる。第２領域２４において、残渣２６が除去されているので、隣接するアルミニウム電極４０間において、残渣２６による微小リーク電流の経路が生じることが抑制される。
【００４５】
次いで、マスクパターン５０が除去される（ステップＳ１１１）。以上のステップＳ１０１からステップＳ１１１の工程によって、図１および図２に示される半導体装置１００を形成することができる。本例における製造方法によれば、ピエゾ抵抗素子１２の上方に形成されるポリシリコンのシールド膜３０を残しつつ、隣接する複数のアルミニウム電極４０間に微小リーク電流経路が形成されることを抑制することができる。
【００４６】
本例における製造方法によれば、ポリシリコン上部を覆う絶縁膜を別途に形成する必要がない。また、コンタクトホール２１を複数形成する場合であっても、一度に形成することができ、複数回に分けてコンタクトホール２１を形成する必要がない。したがって、製造コストの上昇を抑えることができる。
【００４７】
図６は、本発明の第２実施形態に係る半導体装置１００の断面を示す図である。図７は、第２実施形態における半導体装置１００の平面図である。本例の半導体装置１００は、基板１０中に形成されたピエゾ抵抗素子１２、絶縁膜２０、シールド膜３０、およびアルミニウム電極４０を備える。本例は、第１実施形態の半導体装置１００と異なり、絶縁膜２０上の残渣２６の平面密度が第１領域２２と第２領域２４とで相違しないでよい。本例において、絶縁膜２０上の残渣２６は、図１および図２における第２領域２４と同様の水準となっていてよい。
【００４８】
本例では、シールド膜３０は、厚みが変化する段差部３３を有する。シールド膜３０は、Ｘ方向における一端側がアルミニウム電極４０に覆われている。本例では、シールド膜３０の一端側は、ピエゾ抵抗素子１２に近い側の端縁である。シールド膜３０のＸ方向における他端側は、アルミニウム電極４０に覆われずに露出している。一端側と他端側との間を繋ぐ領域における端縁も少なくとも一部が露出している。本例では、第１導電膜であるシールド膜３０は、ピエゾ抵抗素子１２が形成される領域とＸＹ平面上での位置が重なる中央部３５の厚みが、ピエゾ抵抗素子１２が形成されている領域とＸＹ平面上での位置が重ならない端縁部３４の厚みより大きい。特に、中央部３５の厚みが、アルミニウム電極４０に覆われていない端縁部３４の厚みより大きい。中央部３５と端縁部３４におけるシールド膜３０の厚みの違いによって段差部３３が形成されている。
【００４９】
以上のように、本例の半導体装置１００は、図１のような第１領域２２および第２領域２４において残渣２６の平面密度に差異がないことと、シールド膜３０の端縁部３４の厚みが中央部３５の厚みに比べて薄くなっていることを除いて、第１実施形態の構成と同様である。したがって、重複する説明を省略する。
【００５０】
本例では、シールド膜３０の端縁部３４の厚みが、シールド膜３０の中央部３５の厚みに比べて薄い。しかしながら、シールド膜３０は、大電流を流す電極ではなく、電位を固定する電極であるので、端縁部３４の厚みが薄くなっても問題はない。また、Ｚ軸方向から見たときに、ピエゾ抵抗素子１２と重なる領域については、シールド膜３０の厚みが確保されている。本例によっても、隣接するアルミニウム電極４０間における微小リーク電流の発生を抑制することができる。
【００５１】
図８は、第２実施形態における半導体装置１００の製造方法を示す図である。第２実施形態における半導体装置１００の製造方法は、マスクパターン５０によってシールド膜３０を覆う範囲が異なることを除いて、図３から図５に示した第１実施形態における製造方法と同様である。具体的には、第２実施形態における製造方法においても、図３および図４に示されるステップＳ１０１からステップＳ１０８の工程が実行される。本例における製造方法は、マスクパターン５０を形成するマスクパターン形成工程（図５のステップＳ２０９）を備える。図８に示されるとおり、マスクパターン５０は、パターニングされた第１導電膜であるシールド膜３０の中央部３５を覆う一方、シールド膜３０の端縁部３４の少なくとも一部を露出している。本例では、シールド膜３０の中央部３５は、ピエゾ抵抗素子１２が形成される領域と、基板１０の表面に沿う平面上（ＸＹ平面上）での位置が重なる。シールド膜３０の端縁部３４は、ピエゾ抵抗素子１２が形成されている領域とＸＹ平面上での位置が重ならない。
【００５２】
本例における製造方法は、マスクパターン５０をマスクとして用いてエッチングすることによって、絶縁膜２０の表面に残った残渣２６をエッチング除去するエッチング工程（ステップＳ２１０）を備える。エッチング工程は、ドライエッチング工程を含んでよい。本例では、残渣２６にシリコンおよび銅が含まれているので、シリコンの残渣２６を除去するために、エッチングガスとして、フッ素系ガスが用いられてよい。フッ素系ガスとしては、例えば、ＳＦ６（六フッ化硫黄）とＢＣｌ３（三塩化ホウ素）とを混合したガスが用いられる。シールド膜３０の端縁部３４は、マスクパターン５０に覆われていないため、エッチング工程（ステップＳ２１０）によって、シールド膜３０の端縁部３４の表面が部分的にエッチングされ、端縁部におけるシールド膜３０の厚さが、中央部３５におけるシールド膜３０の厚さに比べて薄くなる。次いで、図５のステップＳ１１１と同様に、マスクパターン５０が除去される。以上の工程によって、図６および図７に示される半導体装置１００を形成することができる。
【００５３】
本例における製造方法によっても、ピエゾ抵抗素子１２の上方に形成されるポリシリコンのシールド膜３０を残しつつ、隣接する複数のアルミニウム電極４０間に微小リーク電流経路が形成されることを抑制することができる。
【００５４】
図９は、本発明の第３実施形態に係る半導体装置１００の断面を示す図である。図１０は、第３実施形態における半導体装置１００の平面図である。本例の半導体装置１００は、基板１０中に形成されたピエゾ抵抗素子１２、絶縁膜２０、シールド膜３０、およびアルミニウム電極４０に加えて、付加導電膜６０を備える。本例の半導体装置１００は、第１導電膜であるシールド膜３０に積層された付加導電膜６０を備える。付加導電膜６０を備えることを除いて、本実施形態の半導体装置１００の構造は、第１または第２の実施形態の構造と同様である。したがって、繰り返しの説明を省略する。
【００５５】
付加導電膜６０は、高融点金属、高融点金属の合金膜、高融点金属のシリサイド膜、および、シリコン膜、シリコンカーバイド膜から選ばれた少なくとも一つであってよい、高融点金属は、例えば、チタン、モリブデン、タングステン、タンタル、またはニオブである。図９および図１０に示される例では、付加導電膜６０は、シールド膜３０の上面全体に形成される。基板１０の表面に沿う平面（ＸＹ面）において、付加導電膜６０の形状およびサイズは、シールド膜３０の形状およびサイズと同じであってよい。付加導電膜６０の設けられる領域は、第２導電膜であるアルミニウム電極４０に覆われている被覆領域６２と、アルミニウム電極４０に覆われていない露出領域６３とに大別される。被覆領域６２における付加導電膜６０は、露出領域６３に設けられた付加導電膜６０よりもＺ方向において厚くてよい。
【００５６】
付加導電膜６０は、第２導電体膜であるアルミニウム電極のパターニングで使われるエッチングおよび残渣２６であるＳｉの除去で使われるエッチングに対して、耐性を有する導電性材料で形成されてよい。すなわち、付加導電膜６０は、これらのエッチング処理において、エッチングされない導電性材料で形成されてよい。例えば、付加導電膜６０は、導電性のシリコンカーバイド（ＳｉＣ）で形成される。この場合には、被覆領域６２における付加導電膜６０の厚みと露出領域６３における付加導電膜６０の厚みとを、ほぼ同じにすることができる。なお、ほぼ同じとは、両領域における厚みの差が、被覆領域６２における付加導電膜６０の厚みの１／１００以下である場合をいう。
【００５７】
シールド膜３０に絶縁膜が形成されるにすぎない場合には、シールド膜３０がアルミニウム膜４０との間で電気的に接触する。一方、本例によれば、付加導電膜６０自体も導電性材料であるから、シールド膜３０のみならず付加導電膜６０も、アルミニウム膜４０との間で電気的に接触することができる。また、付加導電膜６０自体が段差を有する場合であっても、シールド膜３０については、十分な厚さを確保することができる。
【００５８】
図１１は、本発明の第４実施形態に係る半導体装置１００の断面を示す図である。第４実施形態に係る半導体装置１００においては、第３実施形態の半導体装置１００と比べて、付加導電膜６０の設けられている領域が異なる。図９および図１０に示される例では、付加導電膜６０は、シールド膜３０の上面全体に形成される。これに対し、第４実施形態に係る半導体装置１００においては、第２導電膜であるアルミニウム電極４０に覆われていない領域、すなわち、露出領域６３においては、付加導電膜６０が設けられていない。
【００５９】
図１２は、第４実施形態における半導体装置１００の変形例を示す図である。本変形例においても、第２導電膜であるアルミニウム電極４０に覆われていない領域、すなわち、露出領域６３においては、付加導電膜６０が設けられていない。付加導電膜６０に覆われているシールド膜３０の部分３７は、付加導電膜６０に覆われていないシールド膜３０の部分３６よりも厚い。
【００６０】
第４実施形態の半導体装置１００は、露出領域６３においては、付加導電膜６０が残っていないものの、シールド膜３０は残っている。シールド膜３０は、大電流を流す電極ではなく、電位を固定する電極であるので、膜厚が薄くなっても、シールド機能を発揮できる。したがって、第４実施形態によっても、シールド膜３０を残したまま、極小リーク電流の発生を抑制することができる。
【００６１】
図１３は、第３実施形態および第４実施形態における半導体装置１００の製造方法を示す図である。図１４は、図１３に後続する工程を示す図である。素子形成工程（図３のステップＳ１０１）および絶縁膜形成工程（ステップＳ１０２）が実行される。工程の内容については、第１実施形態において説明した内容と同様である。次いで、本例における製造方法は、第１導電膜形成工程（ステップＳ３０３）と付加導電膜形成工程（ステップＳ３０４）とを備える。第１導電膜形成工程（ステップＳ３０３）では、絶縁膜２０を介して、第１導電膜を形成する。本例では、第１導電材料としてポリシリコンを含むポリシリコン膜３２を第１導電膜として絶縁膜２０上に積層する。次いで、付加導電膜形成工程（ステップＳ３０４）では、ポリシリコン膜３２に積層された付加導電膜６４が形成される。
【００６２】
付加導電膜６４は、高融点金属を導電性材料として用いて成膜されてよい。また、付加導電膜６４は、高融点金属の合金膜を導電性材料として成膜されてよい。または、付加導電膜６４は、高融点金属のシリサイドを導電性材料として成膜されてもよい。付加導電膜６４は、シリコンを用いて成膜してもよく、シリコンカーバイドを用いて成膜してもよい。成膜には、スパッタリング等各種の成膜方法を使用してよい。
【００６３】
本例における製造方法は、第１導電膜であるポリシリコン膜３２と、付加導電膜６４とをパターニングする第１導電膜パターニング工程（ステップＳ３０５）を備える。第１導電膜であるポリシリコン膜３２をパターニングして、ポリシリコンで形成されたシールド膜３０が形成される。また、付加導電膜６４がパターニングされて、シールド膜３０と同じサイズにパターニングされた付加導電膜６０が形成される。この工程においては、シールド膜３０の上面全体に付加導電膜６０が形成されてよい。なお、シールド膜３０のパターニングと、付加導電膜６０のパターニングは、同じマスクを用いて一度の工程で実行してよい。
【００６４】
次いで、本例における製造方法は、絶縁膜２０が露出した領域において、絶縁膜２０にコンタコンタクトホール２１が形成される開口部形成工程（ステップＳ３０６）を備える。開口部形成工程は、ポリシリコン膜３２および付加導電膜６４が除去された領域において、絶縁膜２０の一部に開口部を形成して、半導体素子の一部の領域を露出させる。本例では、絶縁膜２０一部にコンタクトホール２１を形成して、ピエゾ抵抗素子１２の接続領域を露出させる。
【００６５】
本例における製造方法は、第２導電性材料を含む第２導電膜を形成する第２導電膜形成工程（図４のステップＳ３０７）を備える。本例における製造方法は、第２導電膜パターニング工程（ステップＳ３０８、ステップＳ３０９）を備える。これらの工程（ステップＳ３０７からステップＳ３０９）は、第１実施形態における工程（図４のステップＳ１０６からステップＳ１０８）と同様である。したがって、詳しい説明は省略する。第２導電膜パターニング工程は、エッチングによりアルミニウム膜４４をパターニングして、シールド膜３０の電位を保持するためのアルミニウム電極４０を形成する工程（ステップＳ３０９）を含む。パターニングは、ドライエッチング工程を含んでよい。例えば、エッチングガスとして、塩素系ガスが用いられる。塩素系ガスは、例えば、Ｃｌ２（塩素）とＢＣｌ３（三塩化ホウ素）を混合したガスである。但し、第２導電膜パターニング工程は、この場合に限られない。
【００６６】
第２導電膜パターニング工程を実行した後において、絶縁膜２０上に、第２導電膜の残渣２６が存在する。残渣２６は、シリコンおよび銅の少なくとも一方を含む。本例における製造方法は、第２導電性材料の残渣２６をエッチング除去するエッチング工程（ステップＳ３１０）を備える。エッチング工程は、パターニングされた第２導電膜と第２導電膜に覆われていないパターニングされた付加導電膜とをマスクとして、第２導電性材料の残渣２６をエッチング除去する。本例では、アルミニウム電極４０とアルミニウム電極４０に覆われていない付加導電膜６０とマスクとして、残渣２６がエッチング除去される。したがって、本例では、第１実施形態のような別途のマスクパターン５０を形成する必要がない。
【００６７】
エッチング工程は、ドライエッチングを含んでよい。残渣２６にシリコンおよび銅が含まれているので、シリコンの残渣２６を除去するために、エッチングガスとして、フッ素系ガスが用いられてよい。エッチング工程においては、エッチングガスにアルミニウム電極４０および付加導電膜６０が曝される。アルミニウム電極４０がエッチングガスに曝されることによって、エッチング残り防止のためのオーバーエッチングを兼ねることができる。
【００６８】
付加導電膜６０は、Ｓｉの残渣を除去するためのエッチング時間において、エッチングされて薄くなる。したがって、Ｓｉの残渣２６を除去するためのエッチングに起因して付加導電膜６０が全て除去されずに必要な膜厚を確保できるように、エッチング前における付加導電膜６０の膜厚が設定されてよい。エッチング工程（ステップＳ３１０）において、残渣２６のエッチング除去後に、第２導電膜に覆われていない領域において付加導電膜６０を残してよい。以上の製造方法によって、図９および図１０において説明した第３実施形態に係る半導体装置１００を製造することがきる。アルミニウム電極４０に覆われている被覆領域６２における付加導電膜６０は、エッチングの影響を受けないので、露出領域６３における付加導電膜６０よりも厚くなる。
【００６９】
エッチング時間を長くして、エッチング工程（ステップＳ３１０）において、残渣２６のエッチング除去後に、露出領域６３における付加導電膜６０が除去されるように調整してもよい。この場合には、図１１に示されるように、露出領域６３においては、付加導電膜６０が設けられていない第４実施形態の半導体装置１００を製造することができる。さらに、エッチング時間を長くして、露出領域６３おいて、付加導電膜６０が除去されるとともに、図１２に示される変形例のように、シールド膜３０が部分的にエッチングされるように調整してもよい。この場合、ポリシリコン膜であるシールド膜３０が元の膜厚（すなわち、被覆領域６２における膜厚）の１／２以上であることが望ましい。シールド膜３０の膜厚は、１００ｎｍ以上であることが望ましい。シールド膜３０は、１００ｎｍ以上の膜厚があれば、シールド機能を発揮できる。
【００７０】
本例における製造方法によれば、別途のマスクパターン５０を形成しなくても、残渣２６をエッチング除去して、微小リーク電流を軽減することができる。
【００７１】
図１５は、本発明の第５実施形態に係る半導体装置１００の断面を示す図である。本例の半導体装置１００は、付加導電膜６０として、第１付加導電膜７２と第２付加導電膜７４とを含む。第１付加導電膜７２は、第１導電膜であるシールド膜３０に積層されている。第２付加導電膜７４は、第１付加導電膜７２に積層されている。したがって、本例では、基板１０に近い方から、ポリシリコン膜であるシールド膜３０、第１付加導電膜７２、および第２付加導電膜７４の並び順で、積層されてよい。
【００７２】
付加導電膜６０が、第１付加導電膜７２と第２付加導電膜７４の積層体として構成されていることを除いて、本例の半導体装置１００の構成は、図９および図１０で示される第３実施形態に係る半導体装置１００の構造と同様である。したがって、繰り返しの説明は省略する。
【００７３】
第１付加導電膜７２は、金、銀、白金、および高融点金属からなる群から選ばれた少なくとも一つを含んでよい。一方、導電膜の上部を構成する第２付加導電膜７４は、高融点金属のシリサイド膜およびシリコンの少なくとも一方を含んでよい。このように第１付加導電膜７２と第２付加導電膜７４とを異なる導電性材料で構成してよい。シールド膜３０に絶縁膜が形成されるにすぎない場合には、シールド膜３０がアルミニウム膜４０との間で電気的に接触する。一方、本例によれば、第１付加導電膜７２および第２付加導電膜７４も導電性材料であるので、シールド膜３０のみならず第１付加導電膜７２および第２付加導電膜７４も、アルミニウム膜４０との間で電気的に接触することができる。
【００７４】
アルミニウム電極４０に覆われている被覆領域６２における第２付加導電膜７４の厚みが、アルミニウム電極４０に覆われていない露出領域６３における第２付加導電膜７４の厚みより厚くてよい。また、被覆領域６２において、第１付加導電膜７２に第２付加導電膜７４が積層され、露出領域６３においては、第２付加導電膜７４が設けられていなくてもよい。図１５に示される例では、第１付加導電膜７２は、被覆領域６３と露出領域６３とで厚みが同じである。但し、第１付加導電膜７３についても、被覆領域６２における厚みが、露出領域６３における厚みより厚くてよい。また、被覆領域６２においては、第１付加導電膜７２に第２付加導電膜７４が積層されており、露出領域６３においては、第１付加導電膜７２および第２付加導電膜７４の双方ともが設けられていなくてもよい。
【００７５】
図１６は、第５実施形態における半導体装置１００の製造方法を示す図である。図１７は、図１６に後続する工程を示す図である。図１６および図１７を参照しつつ、本実施形態における半導体装置１００の製造方法の一例について説明する。
【００７６】
素子形成工程（図３のステップＳ１０１）、絶縁膜形成工程（ステップＳ１０２）、および第１導電膜形成工程（ステップＳ１０３）が実行される。それぞれの工程の内容は、第１実施形態における製造方法と同様である。本例では、第１導電材料としてポリシリコンを含むポリシリコン膜３２を第１導電膜として絶縁膜２０上に積層する。次いで、図１６に示されるように、付加導電膜形成工程（ステップＳ４０４、ステップＳ４０５）が実行される。本例における製造方法における付加導電膜形成工程（ステップＳ４０４、ステップＳ４０５）は、第１付加導電膜形成工程（ステップＳ４０４）および第２付加導電膜形成工程（ステップＳ４０５）を含む。
【００７７】
第１付加導電膜形成工程（ステップＳ４０４）では、ポリシリコン膜３２に積層された第１付加導電膜７３が形成される。第１付加導電膜７３は、金、銀、白金、および高融点金属からなる群から選ばれた少なくとも一つを含む導電材料で形成されてよい。第２付加導電膜形成工程（ステップＳ４０５）では、第１付加導電膜７３に積層された第２付加導電膜７５が形成される。第２付加導電膜７５は、高融点金属のシリサイド膜およびシリコンの少なくとも一方を含んでよい。高融点金属は、チタン、モリブデン、タングステン、タンタル、またはニオブであってよい。シリコンは、ポリシリコンであってよい。
【００７８】
第１付加導電膜７３は、フッ素系ガスに対する耐性が第２付加導電膜７５より高くてよい。一方、第２付加導電膜７５は、塩素系ガスに対する耐性が第１付加導電膜７３より高くてよい。換言すれば、第１付加導電膜７３のフッ素系ガスによるエッチング速度は、第２付加導電膜７５のフッ素系ガスによるエッチング速度より小さくてよい。第２付加導電膜７５の塩素系ガスによるエッチング速度は第１付加導電膜７３のフッ素系ガスによるエッチング速度より小さくてよい。
【００７９】
本例における製造方法は、第１導電膜であるポリシリコン膜３２および付加導電膜６４をパターニングする第１導電膜パターニング工程（ステップＳ４０６）を備える。第１導電膜パターニング工程においては、第１導電膜であるポリシリコン膜３２をパターニングして、ポリシリコンで形成されたシールド膜３０が形成される。第１付加導電膜７３および第２付加導電膜７５がパターニングされ、それぞれシールド膜３０と同じサイズにパターニングされた第１付加導電膜７２および第２付加導電膜７４が形成される。シールド膜３０、第１付加導電膜７２、および第２付加導電膜７４のパターニングは、同じマスクを用いて一度に実行されてよい。
【００８０】
開口部形成工程（ステップＳ４０７）、第２導電膜形成工程（図１７のステップＳ４０８）は、図１３および図１４に示される工程（図３のステップＳ３０６、図１４のステップＳ３０７）と同様である。本例における製造方法は、第２導電膜パターニング工程（ステップＳ４０９、ステップＳ４１０）を備える。特に、第２導電膜パターニング工程は、エッチングによりアルミニウム膜４４をパターニングして、シールド膜３０の電位を保持するためのアルミニウム電極４０を形成する工程（ステップＳ４１０）を含む。パターニングは、ドライエッチング工程を含んでよい。
【００８１】
例えば、エッチングガスとして、塩素系ガスが用いられる。塩素系ガスは、例えば、Ｃｌ２（塩素）とＢＣｌ３（三塩化ホウ素）を混合したガスである。アルミニウム膜４４のエッチングにおいては、アルミニウムがエッチングされずに残ることを防止するためのオーバーエッチングを行ってよい。このとき、シールド膜３０の上部には、シリサイド膜およびシリコン膜のような塩素系ガスに対するエッチング速度が第１付加導電膜７２に比べて遅い第２付加導電膜７４が設けられている。したがって、アルミニウムのオーバーエッチング終了までに、第２付加導電膜７４が完全に除去されてしまうことを防止できる。
【００８２】
本例における製造方法は、第２導電性材料の残渣２６をエッチング除去するエッチング工程（ステップＳ４１１）を備える。残渣２６は、シリコンおよび銅の少なくとも一方を含む。エッチング工程は、パターニングされた第２導電膜と第２導電膜に覆われていないパターニングされた付加導電膜６０とをマスクとして、第２導電性材料の残渣２６をエッチング除去する。エッチング工程は、ドライエッチングを含んでよい。残渣２６にシリコン等が含まれている場合には、シリコンの残渣２６を除去するために、エッチングガスとして、フッ素系ガスが用いられてよい。
【００８３】
エッチング工程（ステップＳ４１１）においては、エッチングガスにアルミニウム電極４０および付加導電膜６０が曝される。特に、第２付加導電膜７４は、一部または全てがエッチングされる。しかし、第２付加導電膜７４が全てエッチング除去されたとしても、第２付加導電膜７４の下方にある第１付加導電膜７２は、フッ素系ガスに対するエッチング速度が第２付加導電膜７４に比べて遅い。したがって、第１付加導電膜７２の一部はエッチングされずに残る。この結果、シールド膜３０がエッチングされることなく、残渣２６のみをエッチング除去することができる。
【００８４】
但し、エッチング時間を長くして、エッチング工程（ステップＳ４１１）において、残渣２６のエッチング除去後に、露出領域６３における第１付加導電膜７２が除去されるように調整してもよい。また、さらにエッチング時間を長くして、露出領域６３おいて、第１付加導電膜７２が除去されるとともに、図１２に示される変形例のように、シールド膜３０が部分的にエッチングされてもよい。この場合、ポリシリコン膜であるシールド膜３０が元の膜厚（すなわち、被覆領域６２における膜厚）の１／２以上であることが望ましい。シールド膜３０の膜厚は、１００ｎｍ以上であることが望ましい。シールド膜３０は、大電流を流す電極ではなく、電位を固定する電極であるので、膜厚が薄くなっても、シールド機能を発揮できる。
【００８５】
図１８は、本発明の第６実施形態に係る半導体装置１００の断面を示す図である。図１９は、第６実施形態における半導体装置１００の平面図である。本例の半導体装置１００は、基板１０中に形成されたピエゾ抵抗素子１２、絶縁膜２０、シールド膜３０、およびアルミニウム電極４０を備える。図９および図１０に示される第３実施形態の半導体装置１００においては、付加導電膜６０がシールド膜を覆っていたが、本実施形態の半導体装置１００においては、アルミニウム電極４０自体が、シールド膜３０の上面全体を覆ってよい。アルミニウム電極４０は、コンタクトホール２１を通じてピエゾ抵抗素子１２に接続する一方、シールド膜３０の上面全体を覆ってシールド膜３０に電気的に接続している。
【００８６】
図２０は、第６実施形態における半導体装置１００の製造方法を示す図である。図２１は、図２０に後続する工程を示す図である。図２０および図２１を参照しつつ、第６実施形態における半導体装置１００の製造方法を説明する。
【００８７】
第１から第５実施形態においては、第１導電膜であるシールド膜３０をパターニングした後に、第２導電膜であるアルミニウム電極４０をパターニングする場合を説明した。しかし、本実施形態においては、アルミニウム電極４０をパターニングした後に、シールド膜３０をパターニングする。
【００８８】
素子形成工程（図３のステップＳ１０１）および絶縁膜形成工程（ステップＳ１０２）が実行される。工程の内容については、第１実施形態において説明した内容と同様である。本例における製造方法は、第１導電膜形成工程（ステップＳ５０３）を備える。第１導電膜形成工程（ステップ５３０３）では、絶縁膜２０を介して、第１導電膜を形成する。本例では、第１導電材料としてポリシリコンを含むポリシリコン膜３２を第１導電膜として絶縁膜２０上に積層する。
【００８９】
本例における製造方法は、第１導電膜に第１開口部を形成する第１開口部形成工程（ステップＳ５０４）を備える。本例では、ポリシリコン膜３２に第１開口部３８が形成される。例えば、フッ素系エッチングガスによるドライエッチング処理により、第１開口部３８を形成することができる。第１開口部形成工程は、第１開口部３８を通じて絶縁膜２０の一部領域を露出させる。第１開口部３８は、アルミニウム電極４０の形成予定領域に対応する。すなわち、第１開口部３８は、アルミニウム電極４０がポリシリコン膜３２を貫通する領域に対応する。本工程では、アルミニウム電極４０がポリシリコン膜３２を貫通する領域に対応する第１開口部３８を形成するが、ポリシリコン膜３２のパターニングは実行しないでよい。
【００９０】
本例における製造方法は、第２開口部形成工程を備える（ステップＳ５０５）。第２開口部形成工程は、露出された絶縁膜２０の一部に第２開口部であるコンタクトホール２１を形成する。第２開口部形成工程は、コンタクトホール２１を通じて、半導体素子であるピエゾ抵抗素子１２の一部の領域を露出させる。
【００９１】
本例における製造方法は、第１導電性材料とは異なる第２導電性材料を含む第２導電膜を形成する形成工程（ステップＳ５０６）を備える。本例では、第２導電膜として、アルミニウム膜４４を形成する。第２導電膜形成工程は、第１開口部３８およびコンタクトホール２１を埋め込みつつ、ポリシリコン膜３２の上方に、アルミニウム膜４４を形成する。
【００９２】
本例における製造方法は、マスクパターン形成工程（図２１のステップＳ５０７）を備える。マスクパターン形成工程は、マスクパターン５０を第２導電膜上に形成する。マスクパターン５０は、半導体素子の形成されている領域を覆うように予め定められた電極パターンに対応する。本例では、マスクパターン５０は、アルミニウム膜４４上に形成される。マスクパターン５０は、ピエゾ抵抗素子１２の形成されている領域を覆う。マスクパターン５０は、アルミニウム電極４０の形状に対応する領域とシールド膜３０の形状に対応する領域との論理和をとることによって得られる領域に対応してよい。具体的には、マスクパターン５０の形状は、論理和をとることによって得られた領域と同じ形状であってよく、論理和をとることによって得られた領域を一定幅だけ広げた形状であってもよい。マスクパターン５０は、ドライエッチングに用いられるレジスト材料で形成されてよい。
【００９３】
本例における製造方法は、第２導電膜パターニング工程（ステップＳ５０８）を備える。第２導電膜パターニング工程は、マスクパターン５０を用いて第２導電膜をパターニングする。本例では、マスクパターン５０を用いて、アルミニウム膜４４をパターニングして、アルミニウム電極４０を形成する。アルミニウム電極４０は、アルミニウム配線とも呼ばれる。
【００９４】
本例における製造方法は、第１導電膜パターニング工程を備える。第１導電膜パターニング工程においては、パターニングされた第２導電膜であるアルミニウム電極４０をマスクとして、第１導電膜であるポリシリコン膜３２をパターニングする。ポリシリコン膜３２がパターニングされることによって、シールド膜３０が形成される。アルミニウム電極４０をマスクとしているので、シールド膜３０の上面の全体にアルミニウム電極４０が存在する。アルミニウム電極４０をマスクとして、ポリシリコン膜３２をパターニングするためには、例えば、ドライエッチングを用いる。エッチングガスとして、フッ素系ガスが用いられてよい。
【００９５】
本実施形態によれば、アルミニウム膜４４のパターニングの後に、ポリシリコン膜３２がパターニングされる。この結果、ポリシリコン膜３２をパターニングするときに、残渣２６もエッチング除去される。したがって、絶縁膜２０上にアルミニウム膜４４の残渣２６が残らないか、平面密度が小さくなる。したがって、シールド膜３０の効果を損なうことなく、微量リーク電流経路の発生を抑制して、ピエゾ抵抗素子の抵抗が経時変化することを抑制することができる。
【００９６】
本実施形態によれば、第１導電膜であるポリシリコン膜３２をパターニングするときに、アルミニウム膜４４の残渣２６もエッチング除去される。したがって、残渣２６をエッチング除去するための別途の工程を必要としない。また、ポリシリコンで形成されたシールド膜３０の上部をアルミニウム膜４４が覆うため、シールド膜３０下部への不要な電荷の侵入が抑制される。
【００９７】
上述した第１から第６実施形態についての説明では、主として、半導体基板中にピエゾ抵抗素子１２を形成する場合を説明した。また、第１導電膜がポリシリコンで形成されたシールド膜３０であって、第２導電膜がアルミニウム電極である場合を例にとって説明した。しかしながら、本発明の実施形態は、これらの場合に限られず、基板上に半導体素子が形成されてもよく、第２導電膜はアルミニウム以外の電極であってよい。第２導電性材料のエッチングにおいて、第２導電性材料に含まれる元素が残渣２６として残り、残渣２６を除去するときに第１導電膜まで除去されるおそれがある材料を採用する場合に、本実施形態の半導体装置の構成および製造方法を適用することができる。
【００９８】
例えば、第１から第６実施形態は、画面表示用ＴＦＴ素子を半導体素子として、ガラス基板上に形成した半導体装置にも適用することができる。この場合、例えば、半導体素子が薄膜トランジスタ（ＴＦＴ）であり、第１導電膜が、ポリシリコン等で形成される画素電極であり、第２導電膜が、アルミニウム等で形成されるアルミニウム信号線である。絶縁膜が、ＴＦＴ素子上に形成されるゲート絶縁膜であってよい。画面表示用ＴＦＴ素子を用いた半導体装置においても、ポリシリコンによる画素電極を形成した後に、アルミニウム等でアルミニウム信号線を形成する場合がある。本実施形態の技術を画面表示用ＴＦＴ素子の半導体装置に適用することによって、アルミニウム信号線形成時の残渣２６をエッチング除去する場合に、ポリシリコンによる画素電極がエッチングされることを防止しつつ、残渣２６の影響を軽減することができる。
【００９９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。各実施の形態として説明した構成は、互いに組み合わされてよい。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１００】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【０１０１】
１０・・・基板、１２・・・ピエゾ抵抗素子、２０・・・絶縁膜、２１・・・コンタクトホール、２２・・・第１領域、２４・・・第２領域、２５・・・中間領域、２６・・・残渣、３０・・・シールド膜、３２・・・ポリシリコン膜、３３・・・段差部、３４・・・端縁部、３５・・・中央部、３６・・・部分、３７・・・部分、３８・・・第１開口部、４０・・・アルミニウム電極、４２・・・コンタクト部、４４・・・アルミニウム膜、４５・・・マスクパターン、５０・・・マスクパターン、６０・・・付加導電膜、６２・・・被覆領域、６３・・・露出領域、６４・・・付加導電膜、７２・・・第１付加導電膜、７３・・・第１付加導電膜、７４・・・第２付加導電膜、７５・・・第２付加導電膜、１００・・・半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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