(57)【要約】【課題】画像の読取り精度を向上させる。【解決手段】被写体から受光する光の色毎に複数の画素列を構成し、画素内に設けられて光電変換をそれぞれ行う複数の受光素子と、画素がそれぞれリセットされて出力した基準レベルをそれぞれ伝達する複数の第１伝達回路と、受光素子がそれぞれ受光して光電変換することにより出力した信号レベルをそれぞれ伝達する複数の第２伝達回路と、被写体における略同じ位置からの光を異なる時間に受光すべき画素それぞれがリセットされて第１伝達回路が伝達した基準レベルを色毎に加算し、被写体における略同じ位置からの光を異なる時間に受光した受光素子それぞれが光電変換して第２伝達回路が伝達した信号レベルを色毎に加算する加算部とを有し、第１伝達回路及び第２伝達回路は、それぞれ構成が略同じである。【選択図】図６
2018152877.tif 000002
【特許請求の範囲】
【請求項１】
被写体から受光する光の色毎に複数の画素列を構成し、画素内に設けられて光電変換をそれぞれ行う受光素子と、
前記画素がそれぞれリセットされて出力した基準レベルをそれぞれ伝達し、前記受光素子がそれぞれ受光して光電変換することにより出力した信号レベルをそれぞれ伝達する回路と、
前記被写体における略同じ位置からの光を異なる時間に受光すべき前記画素それぞれがリセットされて前記回路が伝達した基準レベルを前記色毎に加算し、前記被写体における略同じ位置からの光を異なる時間に受光した前記受光素子それぞれが光電変換して前記回路が伝達した信号レベルを前記色毎に加算する加算部と、
前記被写体における略同じ位置からの光を受光した複数の前記画素に対し、前記加算部が前記色毎に加算した信号レベルと、前記加算部が前記色毎に加算した基準レベルとの差分を前記色毎に算出する減算部と、
を備えた光電変換素子。
【請求項２】
前記回路は、
前記画素がリセットされて出力した基準レベルをそれぞれ記憶する第１記憶部と、
前記受光素子が受光して光電変換することにより出力した信号レベルをそれぞれ記憶する第２記憶部と、を有すること
を特徴とする請求項１に記載の光電変換素子。
【請求項３】
前記第１記憶部は、
前記被写体における略同じ位置からの光を最後に受光すべき前記画素が出力した基準レベルが記憶されるまで、前記画素が出力した基準レベルをそれぞれ記憶し、
前記第２記憶部は、
前記被写体における略同じ位置からの光を最後に受光した前記受光素子が出力した信号レベルが記憶されるまで、前記受光素子が出力した信号レベルをそれぞれ記憶すること
を特徴とする請求項２に記載の光電変換素子。
【請求項４】
前記第１記憶部は、
前記被写体における略同じ位置からの光を前記受光素子のいずれかが受光する毎に、基準レベルを順次に移動させつつ記憶し、
前記第２記憶部は、
前記被写体における略同じ位置からの光を前記受光素子のいずれかが受光する毎に、信号レベルを順次に移動させつつ記憶すること
を特徴とする請求項２又は３に記載の光電変換素子。
【請求項５】
前記回路は、
前記受光素子毎に設けられた略同じ構成により、基準レベル、及び信号レベルをそれぞれ伝達すること
を特徴とする請求項１乃至４のいずれか１項に記載の光電変換素子。
【請求項６】
前記第１記憶部及び前記第２記憶部は、
それぞれ直列接続可能にされた容量性負荷により、前記加算部の機能を兼ねること
を特徴とする請求項２乃至５のいずれか１項に記載の光電変換素子。
【請求項７】
被写体から受光する光の色毎に複数の画素列を構成し、画素内に設けられて光電変換をそれぞれ行う受光素子と、
前記画素がそれぞれリセットされて出力した基準レベルをそれぞれ伝達し、前記受光素子がそれぞれ受光して光電変換することにより出力した信号レベルをそれぞれ伝達する回路と、
前記回路が伝達した基準レベル、及び信号レベルをそれぞれ順次にＡＤ変換するＡＤ変換部と、
前記ＡＤ変換部がＡＤ変換した信号レベルと、前記ＡＤ変換部がＡＤ変換した基準レベルとの差分を前記画素毎に算出する減算部と、
前記被写体における略同じ位置からの光を異なる時間に受光した複数の前記画素に対し、前記減算部が算出した結果を前記色毎に加算する加算部と、
を備えた光電変換素子。
【請求項８】
前記被写体における略同じ位置からの光を異なる時間に受光した複数の前記画素に対し、
光を最後に受光した前記画素の信号レベルと基準レベルの差分が算出されるまで、前記減算部が算出した結果を前記色毎に記憶する記憶部を有すること
を特徴とする請求項７に記載の光電変換素子。
【請求項９】
前記被写体における略同じ位置からの光を異なる時間に受光した複数の前記画素に対し、
前記減算部が算出した結果を前記色毎に平均化する平均化部と、
前記加算部が加算した結果、又は前記平均化部が平均化した結果のいずれを出力するかを選択する選択部と、
を有することを特徴とする請求項７又は８に記載の光電変換素子。
【請求項１０】
請求項１乃至９のいずれか１項に記載の光電変換素子を有すること
を特徴とする画像読取装置。
【請求項１１】
請求項１０に記載の画像読取装置と、
前記画像読取装置が読取った画像データに基づく画像を形成する画像形成部と
を有することを特徴とする画像形成装置。
【請求項１２】
被写体から受光する光を色毎に構成された複数の画素列の画素内の受光素子により光電変換し、
前記複数の画素列の各画素がリセットにより出力した基準レベルと、前記複数の画素列の各画素が前記受光素子による前記光の光電変換により出力した信号レベルとを加算部に伝達し、
前記被写体の略同じ位置からの光を異なる時間に受光する前記複数の画素列内の画素の前記基準レベルを前記色毎に前記加算部で加算し、
前記被写体の略同じ位置からの光を異なる時間に受光する前記複数の画素列内の画素の前記信号レベルを前記色毎に前記加算部で加算し、
前記被写体の略同じ位置からの光を異なる時間に受光する前記複数の画素列内の画素の前記基準レベルの加算結果と前記信号レベルの加算結果との差分を前記色毎に算出する、
ことを特徴とする信号処理方法。
【請求項１３】
被写体から受光する光を色毎に構成された複数の画素列の画素内の受光素子により光電変換し、
前記複数の画素列の各画素がリセットにより出力した基準レベルと、前記複数の画素列の各画素が前記受光素子による前記光の光電変換により出力した信号レベルとをＡＤ変換部に伝達し、
前記伝達した基準レベル及び信号レベルをそれぞれＡＤ変換し、
前記ＡＤ変換部によるＡＤ変換後の信号レベルと、前記ＡＤ変換部によるＡＤ変換後の基準レベルとの差分を前記画素毎に算出し、
前記被写体における略同じ位置からの光を異なる時間に受光した複数の画素の前記算出結果を前記色毎に加算する、
ことを特徴とする信号処理方法。
【請求項１４】
コンピュータに、
被写体から受光する光を色毎に構成された複数の画素列の画素内の受光素子により光電変換するステップと、
前記複数の画素列の各画素がリセットにより出力した基準レベルと、前記複数の画素列の各画素が前記受光素子による前記光の光電変換により出力した信号レベルとを加算部に伝達するステップと、
前記被写体の略同じ位置からの光を異なる時間に受光する前記複数の画素列内の画素の前記基準レベルを前記色毎に前記加算部で加算するステップと、
前記被写体の略同じ位置からの光を異なる時間に受光する前記複数の画素列内の画素の前記信号レベルを前記色毎に前記加算部で加算するステップと、
前記被写体の略同じ位置からの光を異なる時間に受光する前記複数の画素列内の画素の前記基準レベルの加算結果と前記信号レベルの加算結果との差分を前記色毎に算出するステップと、
を実行させるプログラム。
【請求項１５】
コンピュータに、
被写体から受光する光を色毎に構成された複数の画素列の画素内の受光素子により光電変換するステップと、
前記複数の画素列の各画素がリセットにより出力した基準レベルと、前記複数の画素列の各画素が前記受光素子による前記光の光電変換により出力した信号レベルとをＡＤ変換部に伝達するステップと、
前記伝達した基準レベル及び信号レベルをそれぞれＡＤ変換するステップと、
前記ＡＤ変換部によるＡＤ変換後の信号レベルと、前記ＡＤ変換部によるＡＤ変換後の基準レベルとの差分を前記画素毎に算出するステップと、
前記被写体における略同じ位置からの光を異なる時間に受光した複数の画素の前記算出結果を前記色毎に加算するステップと、
を実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子、画像読取装置、画像形成装置、信号処理方法及びプログラムに関する。
【背景技術】
【０００２】
スキャナには光電変換素子として従来ＣＣＤ（Charge  Coupled  Device）が使われていたが、近年、高速化の要求により、ＣＭＯＳリニアセンサが注目されている。ＣＭＯＳリニアセンサは、入射光をフォトダイオードによって光電変換する点がＣＣＤと同じであるが、画素付近で電荷−電圧変換を行って後段に出力する点が異なる。また、ＣＭＯＳリニアセンサは、ＣＭＯＳプロセスが使用できることからＡＤＣ（Analog  to  Digital  Converter）や高速ロジック回路を内蔵することが可能であり、高速性の面ではＣＣＤより有利と言える。
【０００３】
しかし、ＣＭＯＳリニアセンサは、高速動作を行う場合、単純な処理速度だけでなく、電荷蓄積時間（ライン周期）を短くすることが要求される。これは、スキャナを高速化するためには、解像度が同じであれば、単位時間当たりの走査速度、すなわち蓄積時間を短くする必要がある為である。ＰＤ（Photo−Diode）は、照射される光によって蓄積する電荷量が決められるが、電荷の蓄積時間が短くされるほど感度やＳ／Ｎが低下してしまう。特に、Ｓ／Ｎを補うためには、絶対的に光量を増やす必要があるという問題があった。
【０００４】
上記問題に対して、例えば特許文献１には、互いに異なるタイミングで被写体光における同一色の読み取りを行う、複数の画素列と、各画素列の画素により読み取られた、それぞれ読み取りタイミングが異なる、同一被写体の露光による各信号電荷を合算して蓄積する蓄積部と、蓄積部から転送された合算された各信号電荷を、信号電圧に変換するために蓄積し、ＴＤＩ（Time  Delay  Integration；時間遅延積分）動作を用いた固体撮像素子が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＴＤＩ方式のＣＭＯＳリニアセンサは、各画素の信号成分のみを蓄積する構成であるため、ＣＤＳ（Correlated  Double  Sampling）を行ってもＦＰＮ（Fixed−Pattern−Noise；固定パターンノイズ）を十分に除去することができないという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、画像の読取り精度を向上させることができる光電変換素子、画像読取装置、画像形成装置、信号処理方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明の一実施形態に係る光電変換素子は、被写体から受光する光の色毎に複数の画素列を構成し、画素内に設けられて光電変換をそれぞれ行う受光素子と、前記画素がそれぞれリセットされて出力した基準レベルをそれぞれ伝達し、前記受光素子がそれぞれ受光して光電変換することにより出力した信号レベルをそれぞれ伝達する回路と、前記被写体における略同じ位置からの光を異なる時間に受光すべき前記画素それぞれがリセットされて前記回路が伝達した基準レベルを前記色毎に加算し、前記被写体における略同じ位置からの光を異なる時間に受光した前記受光素子それぞれが光電変換して前記回路が伝達した信号レベルを前記色毎に加算する加算部と、前記被写体における略同じ位置からの光を受光した複数の前記画素に対し、前記加算部が前記色毎に加算した信号レベルと、前記加算部が前記色毎に加算した基準レベルとの差分を前記色毎に算出する減算部と、を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、画像の読取り精度を向上させることができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態にかかる画像読取装置の構成例を示す図である。
【図２】図２は、光電変換素子の構成例を示すブロック図である。
【図３】図３は、変換処理部の第１実施例の構成概要を示すブロック図である。
【図４】図４は、変換処理部が有する複数のフォトダイオード及びその周辺を示す図である。
【図５】図５は、変換処理部の第１実施例の動作を示すタイミングチャートである。
【図６】図６は、変換処理部の第２実施例の構成概要を示すブロック図である。
【図７】図７は、変換処理部が有する複数のフォトダイオード及びその周辺を示す図である。
【図８】図８は、遅延メモリ列が有する遅延メモリの構成例を示す図である。
【図９】図９は、加算部列が有する加算部の構成例を示す図である。
【図１０】図１０は、変換処理部の第２実施例の動作を示すタイミングチャートである。
【図１１】図１１は、遅延メモリの第１変形例の構成例を示す図である。
【図１２】図１２は、遅延メモリの第１変形例を備えた変換処理部の動作例を示すタイミングチャートである。
【図１３】図１３は、遅延メモリの第２変形例の構成例を示す図である。
【図１４】図１４は、遅延メモリの第２変形例を備えた変換処理部の動作例を示すタイミングチャートである。
【図１５】図１５は、変換処理部の第３実施例の構成概要を示すブロック図である。
【図１６】図１６は、アナログメモリ列が有するアナログメモリ部の構成例を示す図である。
【図１７】図１７は、遅延メモリ列が有する遅延メモリの構成例を示す図である。
【図１８】図１８は、演算部列が有する演算部の構成例を示す図である。
【図１９】図１９は、変換処理部の第３実施例の動作を示すタイミングチャートである。
【図２０】図２０は、光電変換素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態にかかる画像読取装置を説明する。図１は、実施形態にかかる画像読取装置の構成例を示す図である。図１に示すように、画像読取装置は、本体１００内に、光電変換素子１０を備えたセンサ基板１０１、レンズユニット１０２、第１キャリッジ１０４及び第２キャリッジ１０６を有する。光電変換素子１０は、例えばＣＭＯＳカラーリニアセンサである。第１キャリッジ１０４は、ＬＥＤ（Light  Emitting  Diode）光源１０８及びミラー１１０を有する。第２キャリッジ１０６は、ミラー１１２,１１４を有する。また、画像読取装置は、上面にコンタクトガラス１１６及び基準白板１１８が設けられている。
【００１１】
画像読取装置は、読取動作において、第１キャリッジ１０４及び第２キャリッジ１０６が待機位置（ホームポジション）から副走査方向に移動しながらＬＥＤ光源１０８が光を上方に向けて照射する。そして、第１キャリッジ１０４及び第２キャリッジ１０６は、原稿からの反射光を、レンズユニット１０２を介して光電変換素子１０上に結像させる。
【００１２】
また、画像読取装置は、電源ＯＮ時などには、基準白板１１８からの反射光を読取って基準を設定する。即ち、画像読取装置は、第１キャリッジ１０４が基準白板１１８直下に移動し、ＬＥＤ光源１０８を点灯させて基準白板１１８からの反射光を光電変換素子１０上に結像させることによりゲイン調整を行う。
【００１３】
次に、光電変換素子１０について詳述する。図２は、光電変換素子１０の構成例を示すブロック図である。図２に示すように、光電変換素子１０は、例えば変換処理部１２、タイミング制御部（Timing  Generator；ＴＧ）１４及びパラレルシリアル変換部（ＰＳ）１６を有する。
【００１４】
変換処理部１２は、ＲＧＢの色毎に一方向（例えば原稿の主走査方向）に配列された複数の画素（図示せず）により原稿からの反射光を受光すると、ＲＧＢの色毎に光電変換を行い、色毎の画像データを主走査方向のデジタルデータとしてパラレルに出力する。
【００１５】
また、変換処理部１２は、図３を用いて詳述するＴＤＩ（Time  Delay  Integration）の機能を有する。ＴＤＩは、主にリニアセンサで使用され、同一被写体（被写体における同じ位置）からの反射光を複数の画素列で光電変換し（読み出し）、その結果を加算（積分）する方式である。つまり、ＴＤＩは、画素列数倍の高感度化・高Ｓ／Ｎ化を可能にする。
【００１６】
ただし、ＴＤＩにおいては、複数の画素列で同一の被写体を読むことが重要である。例えば、ＣＣＤにおけるＴＤＩでは、被写体の読取速度と、蓄積電荷を次のラインに転送する転送速度とを同じにすることにより、同一被写体の読取と電荷の加算を実現する。このとき加算する電荷は、遅延したものが加算されるため、“時間遅延積分”と呼ばれる。
【００１７】
なお、一般には、ＣＣＤが電荷を順次後段の画素列に転送して電荷を加算するのに対し、ＣＭＯＳセンサでは、画素近傍で電荷を電圧に変換してしまうため、ＣＣＤのようなＴＤＩ方式を採用することはできない。
【００１８】
タイミング制御部１４は、変換処理部１２及びパラレルシリアル変換部１６の動作タイミングを制御する各制御信号を出力する。パラレルシリアル変換部１６は、変換処理部１２がパラレルに出力したデジタルデータをシリアルデータに変換して出力する。
【００１９】
（変換処理部１２の第１実施例）
次に、変換処理部１２の第１実施例について、図３〜図５を用いて説明する。図３は、変換処理部１２の第１実施例の構成概要を示すブロック図である。図４は、変換処理部１２が有する複数のフォトダイオード（ＰＤ；受光素子）及びその周辺を示す図である。図３に示すように、変換処理部１２は、第１光電変換部１２０ａ〜第６光電変換部１２０ｆ、第１画素回路列１２２ａ〜第６画素回路列１２２ｆ、加算部列１２４、共通画素回路列１２６、及び減算部列（ＣＤＳ列）１２８を有する。
【００２０】
第１光電変換部１２０ａ（図３）は、図示しないＲのフィルタが設けられて光電変換するフォトダイオード（ＰＤ１：図４）が一方向（主走査方向）に例えば約７０００個配列されている。第２光電変換部１２０ｂは、第１光電変換部１２０ａに対して平行に配置され、図示しないＲのフィルタが設けられて光電変換するフォトダイオード（ＰＤ２）が一方向に例えば約７０００個配列されている。このように、変換処理部１２は、１つの色（例えばＲ）を受光するフォトダイオードが例えば２列に並べられている。以下、フォトダイオードなどの２列に並べられた同じ構成（又は信号）に対し、１列目に含まれる構成の末尾に１を付し、２列目に含まれる構成の末尾に２を付して区別することがある。なお、色毎の列数は２列に限定されない。
【００２１】
各ＰＤ２は、例えば図１に示した画像読取装置において光電変換素子１０が被写体を等倍率で読取る場合に、対向する各ＰＤ１が１ライン周期前に読取った被写体における位置と同じ位置をそれぞれ読取るように、各ＰＤ１に対してそれぞれ間隔があけられている。つまり、図４に示したＰＤ１とＰＤ２は、被写体における同じ位置からの光を受光する。
【００２２】
第１画素回路列１２２ａ（図３）は、各ＰＤ１が光電変換した信号をそれぞれ伝達する画素回路２００ａ（図４）が一方向（主走査方向）に例えば約７０００個配列されている。画素回路２００ａは、それぞれ電荷を転送する転送トランジスタＴＱ１を有する。第２画素回路列１２２ｂは、各ＰＤ２が光電変換した信号をそれぞれ伝達する画素回路２００ｂが一方向に例えば約７０００個配列されている。画素回路２００ｂは、それぞれ電荷を転送する転送トランジスタＴＱ２を有する。
【００２３】
ここで、図４に示したＰＤ１及び画素回路２００ａは、Ｒの光を光電変換する画素２０ａを構成するものとする。また、図４に示したＰＤ２及び画素回路２００ｂは、Ｒの光を光電変換する画素２０ｂを構成するものとする。また、画素２０ａは、変換処理部１２が備えてＲの光を光電変換する１つの画素として、Ｒ１と記すことがある。また、画素２０ｂは、変換処理部１２が備えてＲの光を光電変換する１つの画素として、Ｒ２と記すことがある。つまり、変換処理部１２は、Ｒの光を光電変換するそれぞれ約７０００個の画素Ｒ１，Ｒ２を有する。
【００２４】
加算部列１２４は、加算部２０４が一方向（主走査方向）に例えば約７０００個配列されている。各加算部２０４は、トランジスタ（スイッチ）ＨＱ及び容量ＣＸを有する。容量ＣＸは、ＰＤ１及びＰＤ２がそれぞれ光電変換した電荷を蓄積することによって加算する。なお、容量ＣＸは、スイッチＨＱの動作に応じて、電荷の蓄積及び転送を行う。
【００２５】
共通画素回路列１２６は、共通画素回路２０２が一方向（主走査方向）に例えば約７０００個配列されている。各共通画素回路２０２は、フローティングディフュージョン（Floating  Diffusion；ＦＤ）、リセットトランジスタＲＱ、ソースフォロワＳＦ、及び色選択スイッチＳＱを有する。リセットトランジスタＲＱは、ＦＤをリセットする。ソースフォロワＳＦは、信号をバッファして後段に対して出力する。色選択スイッチＳＱは、出力する信号の色を選択する。そして、各共通画素回路２０２は、容量ＣＸが蓄積した電荷（信号レベル）を電圧に変換して伝達するとともに、ＦＤをリセットする。
【００２６】
減算部列１２８は、減算部２０６が一方向（主走査方向）に例えば約７０００個配列されている。各減算部２０６は、それぞれ相関二重サンプリング回路（Correlated  Double  Sampling；ＣＤＳ）である。例えば、各減算部２０６は、図示しない３つのメモリ（コンデンサ）を備え、読み取られた光量（容量ＣＸが蓄積した電荷）に応じた信号レベルと、ＦＤがリセットされたリセットレベルとの差分を算出する減算を色毎に順次に行い、減算結果（差分）を色毎にパラレルシリアル変換部１６に対して出力する。
【００２７】
第３光電変換部１２０ｃ及び第５光電変換部１２０ｅ（図３）は、設けられているフィルタがそれぞれＧ，Ｂであることを除いて、第１光電変換部１２０ａと同様に構成されている。第４光電変換部１２０ｄ及び第６光電変換部１２０ｆは、設けられているフィルタがそれぞれＧ，Ｂであることを除いて、第２光電変換部１２０ｂと同様に構成されている。
【００２８】
第３画素回路列１２２ｃ及び第５画素回路列１２２ｅは、第１画素回路列１２２ａと同様に構成されている。第４画素回路列１２２ｄ及び第６画素回路列１２２ｆは、第２画素回路列１２２ｂと同様に構成されている。つまり、変換処理部１２は、Ｇの光を光電変換するそれぞれ約７０００個の画素Ｇ１，Ｇ２と、Ｂの光を光電変換するそれぞれ約７０００個の画素Ｂ１，Ｂ２とを有する。
【００２９】
また、変換処理部１２は、１組の画素Ｇ１，Ｇ２毎に共通画素回路２０２及び加算部２０４を有し、１組の画素Ｂ１，Ｂ２毎に共通画素回路２０２及び加算部２０４を有する。また、変換処理部１２は、被写体における同じ位置からの光を受光する６つの画素Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２が１つのカラムに含まれ、カラム毎に減算部２０６が設けられた構成となっている。
【００３０】
図５は、変換処理部１２の第１実施例の動作を示すタイミングチャートである。図５に示すように、変換処理部１２は、まず、制御信号ＳＨがＯＮにされ、制御信号Ｔ１がＯＮにされると、ＰＤ１からの電荷を容量ＣＸに蓄積する。次に、変換処理部１２は、制御信号Ｔ２がＯＮにされると、ＰＤ２からの電荷を容量ＣＸに蓄積する。ここで、容量ＣＸは、画素Ｒ１の電荷と、画素Ｒ２の電荷とを加算して蓄積する。
【００３１】
共通画素回路２０２は、容量ＣＸが電荷を加算した後、制御信号ＳＨがＯＦＦにされ、制御信号ＳがＯＮにされて色選択スイッチＳＱがＯＮにされた状態で制御信号ＲＳがＯＮにされると、ＦＤがリセットされる。変換処理部１２における色毎のリセットレベルは、減算部２０６の図示しないメモリに保持される。
【００３２】
その後、変換処理部１２は、制御信号ＳＨがＯＮにされると、容量ＣＸが加算して蓄積した電荷がＦＤに転送され、ＦＤが電荷−電圧変換した信号が信号レベルとして減算部２０６に入力される。減算部２０６は、信号レベルとリセットレベルとの差分を算出する減算を行ない、減算結果をパラレルシリアル変換部１６に対して出力する。
【００３３】
このように、変換処理部１２の第１実施例を有する光電変換素子１０は、信号を加算（蓄積）する加算部２０４を有することにより、ＴＤＩを実現している。ただし、変換処理部１２の第１実施例を有する光電変換素子１０は、ＣＭＯＳセンサにおいて問題となる固定パターンノイズ（Fixed  Pattern  Noise；ＦＰＮ）を十分に除去しきれない場合がある。これは、減算部２０６が用いるリセットレベルがＦＤをリセットした時のリセットノイズであるのに対し、信号レベルはＦＤのリセットノイズに加算部２０４のスイッチＨＱのノイズやオフセットが加算されているためである。即ち、変換処理部１２の第１実施例を有する光電変換素子１０は、ＴＤＩのために設けられた加算部２０４によるＦＰＮが減算部２０６では除去できない。
【００３４】
（変換処理部１２の第２実施例）
次に、変換処理部１２の第２実施例（変換処理部１２ａ）について、図６〜図１０を用いて説明する。図６は、変換処理部１２の第２実施例（変換処理部１２ａ）の構成概要を示すブロック図である。図７は、変換処理部１２ａが有する複数のフォトダイオード（ＰＤ：受光素子）及びその周辺を示す図である。図６に示すように、変換処理部１２ａは、第１光電変換部３００ａ〜第６光電変換部３００ｆ、第１画素回路列３０２ａ〜第６画素回路列３０２ｆ、遅延メモリ列３０３、加算部列３０４、ＡＤＣ列３０５、及び減算部列（ＣＤＳ列）３０６を有する。
【００３５】
第１光電変換部３００ａ（図６）は、図示しないＲのフィルタが設けられて光電変換するフォトダイオード（ＰＤ１：図７）が一方向（主走査方向）に例えば約７０００個配列されている。第２光電変換部３００ｂは、第１光電変換部３００ａに対して平行に配置され、図示しないＲのフィルタが設けられて光電変換するフォトダイオード（ＰＤ２）が一方向に例えば約７０００個配列されている。このように、変換処理部１２ａは、１つの色（例えばＲ）を受光するフォトダイオードが例えば２列に並べられている。なお、色毎の列数は２列に限定されない。
【００３６】
各ＰＤ２は、例えば図１に示した画像読取装置において光電変換素子１０が被写体を等倍率で読取る場合に、対向する各ＰＤ１が１ライン周期前に読取った被写体における位置と同じ位置をそれぞれ読取るように、各ＰＤ１に対してそれぞれ間隔があけられている。つまり、図７に示したＰＤ１とＰＤ２は、被写体における同じ位置からの光を受光する。
【００３７】
第１画素回路列３０２ａ（図６）は、各ＰＤ１が光電変換した信号をそれぞれ伝達する画素回路４００ａ（図７）が一方向（主走査方向）に例えば約７０００個配列されている。画素回路４００ａは、それぞれ転送トランジスタＴＱ１、フローティングディフュージョン１（ＦＤ１）、リセットトランジスタＲＱ１、及びソースフォロワＳＦ１を有する。リセットトランジスタＲＱ１は、ＦＤ１をリセットする。ソースフォロワＳＦ１は、信号をバッファして後段に対して出力する。そして、画素回路４００ａは、ＰＤ１が光電変換した電荷（信号レベル）を電圧に変換して伝達するとともに、ＦＤ１をリセットしたリセットレベルを伝達する。
【００３８】
第２画素回路列３０２ｂは、各ＰＤ２が光電変換した信号をそれぞれ伝達する画素回路４００ｂが一方向（主走査方向）に例えば約７０００個配列されている。画素回路４００ｂは、それぞれ転送トランジスタＴＱ２、フローティングディフュージョン２（ＦＤ２）、リセットトランジスタＲＱ２、及びソースフォロワＳＦ２を有する。リセットトランジスタＲＱ２は、ＦＤ２をリセットする。ソースフォロワＳＦ２は、信号をバッファして後段に対して出力する。そして、画素回路４００ｂは、ＰＤ２が光電変換した電荷（信号レベル）を電圧に変換して伝達するとともに、ＦＤ２をリセットしたリセットレベルを伝達する。
【００３９】
ここで、図７に示したＰＤ１及び画素回路４００ａは、Ｒの光を光電変換する画素４０ａを構成するものとする。また、図７に示したＰＤ２及び画素回路４００ｂは、Ｒの光を光電変換する画素４０ｂを構成するものとする。また、画素４０ａは、変換処理部１２ａが備えてＲの光を光電変換する１つの画素として、Ｒ１と記すことがある。また、画素４０ｂは、変換処理部１２ａが備えてＲの光を光電変換する１つの画素として、Ｒ２と記すことがある。つまり、変換処理部１２ａは、Ｒの光を光電変換するそれぞれ約７０００個の画素Ｒ１，Ｒ２を有する。
【００４０】
第３光電変換部３００ｃ及び第５光電変換部３００ｅ（図６）は、設けられているフィルタがそれぞれＧ，Ｂであることを除いて、第１光電変換部３００ａと同様に構成されている。第４光電変換部３００ｄ及び第６光電変換部３００ｆは、設けられているフィルタがそれぞれＧ，Ｂであることを除いて、第２光電変換部３００ｂと同様に構成されている。
【００４１】
第３画素回路列３０２ｃ及び第５画素回路列３０２ｅは、第１画素回路列３０２ａと同様に構成されている。第４画素回路列３０２ｄ及び第６画素回路列３０２ｆは、第２画素回路列３０２ｂと同様に構成されている。つまり、変換処理部１２ａは、Ｇの光を光電変換するそれぞれ約７０００個の画素Ｇ１，Ｇ２と、Ｂの光を光電変換するそれぞれ約７０００個の画素Ｂ１，Ｂ２とを有する。ここで、画素Ｒ１，Ｒ２が出力する信号を、それぞれＰＩＸＯＵＴ＿Ｒ１，ＰＩＸＯＵＴ＿Ｒ２とする。また、画素Ｇ１，Ｇ２が出力する信号を、それぞれＰＩＸＯＵＴ＿Ｇ１，ＰＩＸＯＵＴ＿Ｇ２とし、画素Ｂ１，Ｂ２が出力する信号を、それぞれＰＩＸＯＵＴ＿Ｂ１，ＰＩＸＯＵＴ＿Ｂ２とする。
【００４２】
図８は、遅延メモリ列３０３が有する遅延メモリ４０３の構成例を示す図である。遅延メモリ列３０３は、遅延メモリ４０３が一方向（主走査方向）に例えば約７０００個配列されている。各遅延メモリ４０３は、ＰＩＸＯＵＴ＿Ｒ１，ＰＩＸＯＵＴ＿Ｒ２，ＰＩＸＯＵＴ＿Ｇ１，ＰＩＸＯＵＴ＿Ｇ２，ＰＩＸＯＵＴ＿Ｂ１，ＰＩＸＯＵＴ＿Ｂ２をそれぞれ受入れるように構成されている。
【００４３】
遅延メモリ４０３は、被写体における同じ位置からの光を受光する６つの画素Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２それぞれのリセットレベル及び信号レベルを、タイミング制御部１４の制御に応じてそれぞれ遅延させながら伝達するように保持する。また、遅延メモリ４０３は、画素Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２それぞれの信号を画素毎に保持するので、同時露光（グローバルシャッタ）も可能にしている。
【００４４】
変換処理部１２ａにおいても、上述したように同じ色の複数画素列（例えば画素Ｒ１の列と、画素Ｒ２の列）が１ライン周期に相当する間隔で物理的にずれて配置されている場合、等倍読取時には原稿面上の１ラインずれた位置をそれぞれ読んでいる。よって、同一の時刻には、画素Ｒ１と画素Ｒ２とは、読取位置が異なる。つまり、画素Ｒ１が任意の読取位置を読み取った１ライン周期後には、画素Ｒ２も同一の読取位置を読み取ることになる。よって、遅延メモリ４０３は、画素Ｒ１の信号を１ライン周期分遅延させて、画素Ｒ２の信号に加算させるように信号を遅延させる。同一被写体からの光を受光する画素からでない信号が加算されるＴＤＩでは、感度やＳ／Ｎ向上の効果は得られるが、解像度やＭＴＦ（Modulation  Transfer  Function）が劣化する。
【００４５】
図８に示すように、遅延メモリ４０３は、複数の容量（記憶部）、スイッチ及びバッファが組み合わされて構成されている。遅延メモリ４０３は、例えばＰＩＸＯＵＴ＿Ｒ１，ＰＩＸＯＵＴ＿Ｒ２に対して、リセットレベル用アナログメモリＣｒｒ１，Ｃｒｒ２と、信号レベル用アナログメモリＣｓｒ１，Ｃｓｒ２が設けられている。リセットレベル用アナログメモリＣｒｒ１，Ｃｒｒ２は、制御信号ＷＲに応じて動作するスイッチを介して信号を蓄積して保持する。信号レベル用アナログメモリＣｓｒ１，Ｃｓｒ２は、制御信号ＷＳに応じて動作するスイッチを介して信号を蓄積して保持（記憶）する。
【００４６】
また、ＰＩＸＯＵＴ＿Ｒ１の信号を保持するＣｒｒ１，Ｃｓｒ１には、さらに制御信号ＴＤに応じて動作するスイッチとバッファｂがそれぞれ接続され、バッファｂの出力側にはそれぞれエクストラメモリＣｘｒｒ１，Ｃｘｓｒ１が設けられている。エクストラメモリＣｘｒｒ１，Ｃｘｓｒ１は、それぞれ画素Ｒ１からの信号を１ライン周期分遅延させる。つまり、エクストラメモリＣｘｒｒ１は、被写体における略同じ位置からの光を最後に受光すべきＰＤ２に対応したＦＤ２が出力したリセットレベルがアナログメモリＣｒｒ２に記憶されるまで、ＰＤ１に対応したＦＤ１が出力したリセットレベルを記憶する。また、エクストラメモリＣｘｓｒ１は、被写体における略同じ位置からの光を最後に受光したＰＤ２が出力した信号レベルがアナログメモリＣｓｒ２に記憶されるまで、ＰＤ１が出力した信号レベルを記憶する。
【００４７】
制御信号ＴＤは、アナログメモリＣｒｒ１，Ｃｓｒ１からエクストラメモリＣｘｒｒ１，Ｃｘｓｒ１に信号をそれぞれ転送（移動）させるための信号である。エクストラメモリＣｘｒｒ１，Ｃｘｓｒ１と、アナログメモリＣｒｒ２，Ｃｓｒ２が保持した信号（つまり画素Ｒ２に対して１ライン周期分遅延した画素Ｒ１の信号（１ライン前の画素Ｒ１の信号）と、画素Ｒ２の信号）は、読出し用の制御信号ＲＤＲ＿Ｒ１，ＲＤＲ＿Ｒ２，ＲＤＳ＿Ｒ１，ＲＤＳ＿Ｒ２に同期して順次に読み出され、出力信号ＲＤＯＵＴとして出力される。
【００４８】
また、遅延メモリ４０３は、ＰＩＸＯＵＴ＿Ｇ１，ＰＩＸＯＵＴ＿Ｇ２，ＰＩＸＯＵＴ＿Ｂ１，ＰＩＸＯＵＴ＿Ｂ２に対しても、ＰＩＸＯＵＴ＿Ｒ１，ＰＩＸＯＵＴ＿Ｒ２に対する遅延と同様に遅延させる構成を有する。
【００４９】
ここで、アナログメモリＣｒｒ１、バッファｂ、及びエクストラメモリＣｘｒｒ１などは、画素Ｒ１のリセットレベルを加算部４０４へ伝達する伝達回路を構成している。また、アナログメモリＣｓｒ１、バッファｂ、及びエクストラメモリＣｘｓｒ１などは、画素Ｒ１のＰＤ１の信号レベルを加算部４０４へ伝達する伝達回路を構成している。また、アナログメモリＣｒｒ２は、画素Ｒ２のリセットレベルを伝達する伝達回路であり、アナログメモリＣｓｒ２は、画素Ｒ２のＰＤ２の信号レベルを伝達する伝達回路である。
【００５０】
なお、遅延メモリ４０３は、画素Ｒ２の信号に対して画素Ｒ１の信号を遅延させることに限定されることなく、順序を逆にされてもよい。また、遅延メモリ４０３が遅延させる時間は、１ライン周期分に限定されることなく、例えば遅延時間に応じたエクストラメモリが設けられて２ライン周期分以上の遅延にされてもよい。
【００５１】
図９は、加算部列３０４が有する加算部４０４の構成例を示す図である。加算部列３０４は、加算部４０４が一方向（主走査方向）に例えば約７０００個配列されている。各加算部４０４は、色毎の画素列数と同じ数である２つの容量Ｃ１，Ｃ２と、複数のスイッチが組み合わされて構成され、遅延メモリ４０３が順次に出力する出力信号ＲＤＯＵＴ（リセットレベル及び信号レベルをそれぞれ）を色毎に順次に加算する。
【００５２】
例えば、加算部４０４は、遅延メモリ４０３から読み出された画素Ｒ１のリセットレベルを制御信号ＳＥＬ１，ＳＥＬ２に応じて容量Ｃ１に保持し、画素Ｒ２のリセットレベルを制御信号ＳＥＬ１，２に応じて容量Ｃ２に保持する。そして、加算部４０４は、制御信号ＡＤＤに応じて容量Ｃ１と容量Ｃ２とを直列接続することにより、容量Ｃ１のリセットレベルと容量Ｃ２のリセットレベルを加算（電圧加算）して出力する。同様に、加算部４０４は、Ｒの信号レベル、並びにＧ，Ｂのリセットレベル及び信号レベルをそれぞれ順次に加算して出力する。
【００５３】
ＡＤＣ列３０５は、各加算部４０４が順次に出力する加算結果をそれぞれＡＤ変換する例えば約７０００個のＡＤ変換器（図示せず）が一方向（主走査方向）に配列されている。なお、ＡＤＣ列３０５の前段に、アナログ信号をそれぞれ増幅させる例えば約７０００個のＰＧＡ（Programmable  Gain  Amplifier）が設けられていてもよい。
【００５４】
減算部列３０６は、デジタル値によってＣＤＳを行う例えば約７０００個のＤ−ＣＤＳ回路（デジタルＣＤＳ回路：図示せず）が一方向（主走査方向）に配列されている。各Ｄ−ＣＤＳ回路は、それぞれ図示しないメモリを備え、ＡＤＣ列３０５が出力する信号レベルとリセットレベルとの差分を算出する減算を色毎に順次に行い、減算結果（差分）を色毎にパラレルシリアル変換部１６に対して出力する。なお、減算部列３０６は、ＡＤＣ列３０５におけるＦＰＮも除去することが可能となっている。ただし、減算部列３０６は、アナログ値によってＣＤＳを行うように構成されていてもよい。
【００５５】
図１０は、変換処理部１２の第２実施例（変換処理部１２ａ）の動作を示すタイミングチャートである。なお、図１０においては、ＡＤＣ列３０５及び減算部列３０６の動作は示されていない。
【００５６】
図１０に示すように、変換処理部１２ａは、例えばまず画素Ｒ１，Ｒ２に対し、制御信号ＲＳ１，ＲＳ２がＯＮにされると、ＦＤ１，ＦＤ２がそれぞれリセットされる。そして、制御信号ＷＲがＯＮにされると、画素Ｒ１，Ｒ２それぞれのリセットレベルがアナログメモリＣｒｒ１，Ｃｒｒ２に保持される。
【００５７】
次に、リセットされたＦＤ１，ＦＤ２に対し、ＰＤ１，ＰＤ２が光電変換した電荷を転送するために制御信号Ｔ１，Ｔ２がＯＮにされ、制御信号ＷＳがＯＮにされると、画素Ｒ１，Ｒ２それぞれの信号レベルがアナログメモリＣｓｒ１，Ｃｓｒ２にそれぞれ保持される。
【００５８】
エクストラメモリＣｘｒｒ１，Ｃｘｓｒ１に転送されて保持された画素Ｒ１のリセットレベル及び信号レベルと、アナログメモリＣｒｒ２，Ｃｓｒ２に保持された画素Ｒ２のリセットレベル及び信号レベルは、読出し用の制御信号ＲＤＲ＿Ｒ１，ＲＤＲ＿Ｒ２，ＲＤＳ＿Ｒ１，ＲＤＳ＿Ｒ２に同期して順次に読み出される。ここで、ＲＤＲ＿Ｒ１→ＲＤＲ＿Ｒ２→ＲＤＳ＿Ｒ１→ＲＤＳ＿Ｒ２→ＲＤＲ＿Ｇ１→ＲＤＲ＿Ｇ２→・・・のように、色毎にリセットレベル及び信号レベルが順次に読み出される。
【００５９】
遅延メモリ４０３から各信号（各ＲＤＯＵＴ）が読み出される場合、加算部４０４は、制御信号ＳＥＬ１，ＳＥＬ２がタイミング制御部１４の制御に応じて切替えられる。そして、画素Ｒ１，Ｇ１，Ｂ１のリセットレベル及び信号レベルが順次に容量Ｃ１に保持され、画素Ｒ２，Ｇ２，Ｂ２のリセットレベル及び信号レベルが順次に容量Ｃ２に保持される。容量Ｃ１，Ｃ２に保持されたリセットレベル及び信号レベルは、制御信号ＡＤＤに応じて、保持された順に加算（電圧加算）されて出力される。
【００６０】
また、画素Ｒ１，Ｇ１，Ｂ１のリセットレベル（又は信号レベル）が順次に容量Ｃ１に保持されると、制御信号ＴＤがＯＮにされることにより、アナログメモリＣｒｒ１（又はアナログメモリＣｓｒ１）に保持されていたリセットレベル（又は信号レベル）がエクストラメモリＣｘｒｒ１（又はエクストラメモリＣｘｓｒ１）に転送され、次のラインの読出し動作で読み出されることになる。なお、制御信号ＲＳ１，ＲＳ２と、制御信号Ｔ１，Ｔ２は、それぞれが同時にＯＮにされることにより、全画素同時露光を実現させている。
【００６１】
（遅延メモリ４０３の第１変形例）
図１１は、遅延メモリ４０３の第１変形例（遅延メモリ４１３）の構成例を示す図である。図８に示した遅延メモリ４０３では、画素Ｒ１側にのみエクストラメモリＣｘｒｒ１，Ｃｘｓｒ１が設けられている。遅延メモリ４０３は、ＦＰＮの観点では、リセットレベルと信号レベルが同じ構成によって伝達されているために問題はない。しかし、上述したように、ＴＤＩを行う上では、同一被写体からの受光した光の信号レベルを加算することが重要である。遅延メモリ４０３は、画素Ｒ１側と、画素Ｒ２側とでは互いに構成が異なっているため、画素毎に同一特性が得られにくい。即ち、ＴＤＩにおける加算精度が必ずしも十分とは言えない場合がある。
【００６２】
図１１に示した遅延メモリ４１３は、画素Ｒ１，Ｇ１，Ｂ１側だけでなく、画素Ｒ２，Ｇ２，Ｂ２側にもエクストラメモリＣｘｒｒ２，Ｃｘｓｒ２がそれぞれ設けられている。ここで、アナログメモリＣｒｒ２、バッファｂ、及びエクストラメモリＣｘｒｒ２などは、画素Ｒ２のＰＤ２に対応したＦＤ２のリセットレベルを伝達する伝達回路を構成している。また、アナログメモリＣｓｒ２、バッファｂ、及びエクストラメモリＣｘｓｒ２などは、画素Ｒ２のＰＤ２の信号レベルを伝達する伝達回路を構成している。
【００６３】
これにより、遅延メモリ４１３は、画素Ｒ１，Ｇ１，Ｂ１側と、画素Ｒ２，Ｇ２，Ｂ２側とが色毎にそれぞれ同じ回路構成となるため、ＴＤＩにおける加算精度を上げることができる。
【００６４】
図１２は、遅延メモリ４０３の第１変形例（遅延メモリ４１３）を備えた変換処理部１２ａの動作例を示すタイミングチャートである。図１２に示したタイミングチャートでは、図１０に示したタイミングチャートに対し、画素Ｒ２，Ｇ２，Ｂ２用のエクストラメモリＣｘｒｒ２，Ｃｘｓｒ２にリセットレベル及び信号レベルを転送する制御信号ＴＤ２が追加されている。なお、図１２における制御信号ＴＤ１は、図１０における制御信号ＴＤと実質的に同じである。
【００６５】
図１２に示すように、遅延メモリ４１３は、信号レベルをアナログメモリＣｒｒ２に保持させる制御信号ＷＲがＯＮとなった直後（１ライン周期分の遅延をさせることなく）に、制御信号ＴＤ２がＯＮとなり、画素Ｒ２，Ｇ２，Ｂ２用のエクストラメモリＣｘｒｒ２，Ｃｘｓｒ２にリセットレベル及び信号レベルを転送する。遅延メモリ４１３は、制御信号ＴＤ２のＯＮにより、遅延を０としながらも画素Ｒ１側と同じ回路構成によってリセットレベル及び信号レベルを転送している。
【００６６】
（遅延メモリ４０３の第２変形例）
図１３は、遅延メモリ４０３の第２変形例（遅延メモリ４２３）の構成例を示す図である。図６に示した変換処理部１２ａは、遅延メモリ列３０３と加算部列３０４とが独立して設けられている。これに対し、遅延メモリ４２３は、遅延メモリ列３０３の機能と、加算部列３０４の機能とを兼ねる構成となっている。
【００６７】
具体的には、遅延メモリ４２３は、図１１に示した遅延メモリ４１３に対して、バッファｂの出力側に制御信号ＴＤ１又は制御信号ＴＤ２により動作するスイッチが加えられている。さらに、遅延メモリ４２３は、エクストラメモリＣｘｒｒ２，Ｃｘｓｒ２のＧＮＤ側に、制御信号ＴＤ２により動作するスイッチと、制御信号ＲＤＲ＿Ｒ又は制御信号ＲＤＳ＿Ｒにより動作するスイッチとが加えられている。
【００６８】
制御信号ＲＤＲ＿Ｒにより動作するスイッチは、エクストラメモリＣｘｒｒ１のバッファｂ側と、エクストラメモリＣｘｒｒ２のＧＮＤ側とを接続するスイッチである。制御信号ＲＤＳ＿Ｒにより動作するスイッチは、エクストラメモリＣｘｓｒ１のバッファｂ側と、エクストラメモリＣｘｓｒ２のＧＮＤ側とを接続するスイッチである。なお、遅延メモリ４２３は、Ｇ，Ｂに対しても、Ｒと同様の構成が加えられている。
【００６９】
遅延メモリ４２３は、エクストラメモリＣｘｒｒ１とエクストラメモリＣｘｒｒ２とが直列に接続されることにより、リセットレベルを加算する。また、遅延メモリ４２３は、容量性負荷であるエクストラメモリＣｘｓｒ１とエクストラメモリＣｘｓｒ２とが直列に接続されることにより、信号レベルを加算する。
【００７０】
つまり、変換処理部１２ａが遅延メモリ４２３を備える場合、加算部列３０４を設ける必要がなくなる。また、遅延メモリ４２３からの出力信号は、ＲＧＢの加算後のリセットレベルと信号レベル（即ち６つ）となり、遅延メモリ４１３の信号数の１／２となる。また、遅延メモリ４２３からの読出スイッチは、色毎に２個となり、遅延メモリ４１３の読出しスイッチの数の１／２になる。
【００７１】
図１４は、遅延メモリ４０３の第２変形例（遅延メモリ４２３）を備えた変換処理部１２ａの動作例を示すタイミングチャートである。図１４に示したタイミングチャートでは、図１２に示したタイミングチャートに対し、制御信号ＳＥＬ１，ＳＥＬ２，ＡＤＤがない点が異なっている。遅延メモリ４２３は、加算を行うためにアナログメモリＣｒｒ１，Ｃｓｒ１，Ｃｒｒ２，Ｃｓｒ２、又はエクストラメモリＣｘｒｒ１，Ｃｘｓｒ１，Ｃｘｒｒ２，Ｃｘｓｒ２が信号を保持し、制御信号ＲＤＲ＿Ｒ，ＲＤＳ＿Ｒによって加算結果が読み出される。
【００７２】
（変換処理部１２の第３実施例）
次に、変換処理部１２の第３実施例（変換処理部１２ｂ）について、図１５〜図１９を用いて説明する。図１５は、変換処理部１２の第３実施例（変換処理部１２ｂ）の構成概要を示すブロック図である。図１５に示すように、変換処理部１２ｂは、第１光電変換部３００ａ〜第６光電変換部３００ｆ、第１画素回路列３０２ａ〜第６画素回路列３０２ｆ、アナログメモリ列３０７、ＡＤＣ列３０８、減算部列（ＣＤＳ列）３０９、遅延メモリ列３１０、及び演算部列３１２を有する。なお、図１５に示した変換処理部１２ｂの構成部分のうち、変換処理部１２ａ（図６）に示した構成部分と同じものには、同一の符号が付してある。
【００７３】
図１６は、アナログメモリ列３０７が有するアナログメモリ部４２０の構成例を示す図である。アナログメモリ列３０７は、アナログメモリ部４２０が一方向（主走査方向）に例えば約７０００個配列されている。各アナログメモリ部４２０は、ＰＩＸＯＵＴ＿Ｒ１，ＰＩＸＯＵＴ＿Ｒ２，ＰＩＸＯＵＴ＿Ｇ１，ＰＩＸＯＵＴ＿Ｇ２，ＰＩＸＯＵＴ＿Ｂ１，ＰＩＸＯＵＴ＿Ｂ２をそれぞれ受入れるように構成されている。
【００７４】
アナログメモリ部４２０は、図１１に示した遅延メモリ４１３からエクストラメモリＣｘｒｒ１，Ｃｘｒｒ２，Ｃｘｓｒ１，Ｃｘｓｒ２が削除された構成となっており、容量、スイッチ、バッファｂ及びこれらの制御信号が低減されている。アナログメモリ部４２０は、ＴＤＩのために信号を遅延させる機能が不要であり、同時露光を可能にするために信号を保持する機能を持つ。ここで、アナログメモリＣｒｒ１，Ｃｒｒ２は、それぞれリセットレベルを伝達する伝達回路である。また、アナログメモリＣｓｒ１，Ｃｓｒ２は、それぞれ信号レベルを伝達する伝達回路である。
【００７５】
ＡＤＣ列３０８は、アナログメモリ部４２０が順次に出力する信号をそれぞれＡＤ変換する例えば約７０００個のＡＤ変換器（図示せず）が一方向（主走査方向）に配列されている。
【００７６】
減算部列３０９は、デジタル値によってＣＤＳを行う例えば約７０００個のＤ−ＣＤＳ回路（デジタルＣＤＳ回路：図示せず）が一方向（主走査方向）に配列されている。各Ｄ−ＣＤＳ回路は、それぞれ図示しないメモリを備え、ＡＤＣ列３０８が出力する信号レベルとリセットレベルとの差分を算出する減算を色毎に順次に行い、減算結果（差分）を色毎にパラレルシリアル変換部１６に対して出力する。なお、減算部列３０９は、ＡＤＣ列３０８におけるＦＰＮも除去することが可能となっている。
【００７７】
図１７は、遅延メモリ列３１０が有する遅延メモリ４２２の構成例を示す図である。遅延メモリ列３１０は、遅延メモリ４２２が一方向（主走査方向）に例えば約７０００個配列されている。図１７に示すように、遅延メモリ４２２は、色毎に信号を保持するラインメモリ（記憶部）４３０,４３２を有する。ラインメモリ４３０は、最初にデータを色毎にＲ（０）、Ｇ（０）、Ｂ（０）として保持する。ラインメモリ４３２は、ラインメモリ４３０から転送される１ライン前のデータを色毎にＲ（１）、Ｇ（１）、Ｂ（１）として保持する。
【００７８】
ここで、ラインメモリ４３０,４３２は、最初に画素Ｒ１，Ｇ１，Ｂ１のデータを保持し、次に画素Ｒ２，Ｇ２，Ｂ２のデータを保持する。つまり、現在のラインの画素Ｒ２，Ｇ２，Ｂ２のデータと、１ライン前の画素Ｒ１，Ｇ１，Ｂ１のデータとが同時に読み出される。ラインメモリ４３０,４３２は、ラッチなどによって構成されてもよい。
【００７９】
図１８は、演算部列３１２が有する演算部４２５の構成例を示す図である。演算部列３１２は、演算部４２５が一方向（主走査方向）に例えば約７０００個配列されている。図１８に示すように、演算部４２５は、加算部４２６、平均化部４２７及び選択部４２８を有する。
【００８０】
加算部４２６は、１ライン前の画素Ｒ１，Ｇ１，Ｂ１のデータと、現在のラインの画素Ｒ２，Ｇ２，Ｂ２のデータとをそれぞれ加算する。つまり、加算部４２６は、同一被写体からの光に対応する信号の加算を色毎に行う。平均化部４２７は、１ライン前の画素Ｒ１，Ｇ１，Ｂ１のデータと、現在のラインの画素Ｒ２，Ｇ２，Ｂ２のデータとの平均値をそれぞれ算出する。つまり、平均化部４２７は、同一被写体からの光に対応する信号の平均値を色毎に算出する。選択部４２８は、加算部４２６が加算した結果と、平均化部４２７が算出した結果のいずれかを、タイミング制御部１４の制御に応じて選択して出力する。
【００８１】
よって、変換処理部１２ｂは、信号の加算による高感度モード（信号増加）と、信号の平均化による高Ｓ／Ｎモード（ノイズ低減）のように、動作モードを切替えることを可能にする。
【００８２】
このように、変換処理部１２ｂは、減算部列３０９がデジタルＣＤＳを行うまで画素毎に同じ処理を行い、デジタル値によってＴＤＩを行うため、変換処理部１２ａに比べて構成が簡易となる。変換処理部１２ｂは、データを遅延させるための容量の数が削減されるため、回路規模も小さくなる。また、変換処理部１２ｂは、デジタル値によってＴＤＩ等の処理を行うため、ノイズの影響も低減できる。
【００８３】
図１９は、変換処理部１２の第３実施例（変換処理部１２ｂ）の動作を示すタイミングチャートである。変換処理部１２ｂは、ＲＳ１〜ＲＤＳ＿Ｒ２・・・までの動作については、変換処理部１２ａと略同じであり、全画素の信号がアナログメモリ列３０７から順次に読み出される。
【００８４】
アナログメモリ列３０７から読み出された信号は、順次ＡＤＣ列３０８によってＡＤ変換され、減算部列３０９によって信号レベルとリセットレベルの差分データが算出される。なお、図１９においては、信号がアナログメモリ列３０７から読み出されると同時にＡＤ変換され、ＣＤＳが行われるように記載されている。
【００８５】
減算部列３０９から出力される１ライン前の画素Ｒ１，Ｇ１，Ｂ１のデータが遅延メモリ列３１０に入力されると、遅延メモリ４２２における制御信号ＷＭ＿Ｒ１，ＷＭ＿Ｇ１，ＷＭ＿Ｂ１がＯＮにされ、ラインメモリ４３０に画素Ｒ１，Ｇ１，Ｂ１のデータが保持される。
【００８６】
次に、画素Ｒ２，Ｇ２，Ｂ２のデータが遅延メモリ列３１０に入力されると、遅延メモリ４２２におけるＲＭ＿ＲＧＢ２がＯＮにされ、入力されたデータがそのまま読み出される。このとき、制御信号ＲＭ＿Ｒ１，ＲＭ＿Ｇ１，ＲＭ＿Ｂ１がＯＮにされ、ラインメモリ４３２は、転送された１ライン前のデータが同時に読み出される。
【００８７】
ラインメモリ４３２が保持していたデータが読み出されると、制御信号ＴＭがＯＮにされ、ラインメモリ４３０が保持していたデータがラインメモリ４３２へ転送される。つまり、遅延メモリ４２２は、現在のラインの入力された画素Ｒ２，Ｇ２，Ｂ２のデータがそのまま読み出されると同時に、１ライン前の画素Ｒ１，Ｇ１，Ｂ１のデータが読み出される。
【００８８】
遅延メモリ列３１０から読み出されたデータは演算部列３１２に入力される。そして、制御信号ＡＤＤ＿ＯＮがＯＮにされることにより、演算部列３１２が加算した結果又は平均化した結果が出力される。
【００８９】
次に、実施形態にかかる画像読取装置を備えた画像形成装置について説明する。図２０は、光電変換素子１０を有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction  Peripheral）などである。
【００９０】
画像読取装置６０は、例えば光電変換素子１０、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、タイミング制御部（ＴＧ）１４が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。光電変換素子１０は、ライン同期信号などに同期して、原稿からの反射光を受光して図示しない複数のＰＤが電荷を発生させて蓄積を開始する。そして、光電変換素子１０は、ＴＤＩ及びパラレルシリアル変換等を行った後に、画像データを画像形成部７０に対して出力する。
【００９１】
画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。
【００９２】
処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ８０４を有する。ＣＰＵ８０４は、光電変換素子１０などの画像形成装置５０を構成する各部を制御する。また、ＣＰＵ８０４（又はタイミング制御部１４）は、各ＰＤが受光量に応じて電荷を発生させることを略同時に開始するよう制御する。
【００９３】
光電変換素子１０は、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。
【００９４】
このように、実施形態にかかる光電変換素子は、リセットレベルを加算するための構成と、信号レベルを加算するための構成とが略同じであるため、精度よくＣＤＳを実行することができ、画像の読取り精度を向上させることができる。また、上述した複数の実施形態及び実施例などは、さらにそれぞれ任意の組合せが可能である。また、実施形態にかかる光電変換素子においては、フローティングディフュージョンがリセットされた場合に伝達される信号をリセットレベルとすることを例に説明したが、リセットレベルはこれに限定されない。リセットレベルは、画素毎に受光素子（フォトダイオード）が受光によって光電変換した真の電荷量（受光による真の信号レベル）を示すための基準となる基準レベルである。つまり、基準レベルは、画素毎に受光によらず伝達される信号のレベル（画素がリセットされた場合の信号のレベル）である。例えば、フォトダイオードがリセットされている場合も基準レベルとなり得る。
【符号の説明】
【００９５】
１０  光電変換素子
１２、１２ａ、１２ｂ  変換処理部
１４  タイミング制御部
１６  パラレルシリアル変換部
４０ａ、４０ｂ  画素
５０  画像形成装置
６０  画像読取装置
７０  画像形成部
３００ａ〜３００ｆ  第１光電変換部〜第６光電変換部
３０２ａ〜３０２ｆ  第１画素回路列〜第６画素回路列
３０３、３１０  遅延メモリ列
３０４  加算部列
３０５、３０８  ＡＤＣ列
３０６、３０９  減算部列
３０７  アナログメモリ列
３１２  演算部列
４００ａ、４００ｂ  画素回路
４０３、４１３、４２２、４２３  遅延メモリ
４０４、４２６  加算部
４２０  アナログメモリ部
４２５  演算部
４２７  平均化部
４２８  選択部
４３０、４３２  ラインメモリ
【先行技術文献】
【特許文献】
【００９６】
【特許文献１】特開２０１０−１９９９８９号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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