(57)【要約】【課題】書き込んだデータの信頼性を向上することが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１０は、第１及び第２ワード線ＷＬにそれぞれ接続された第１及び第２メモリセルトランジスタＭＴを含む。第１ワード線を選択したプログラム動作では、プログラムパルスが印加される前に、セレクトゲート線に第１電圧が印加され且つ第１ワード線に第１電圧よりも低い第２電圧が印加され、プログラムパルスが印加されている間に、セレクトゲート線に第１電圧より低く第２電圧より高い第３電圧が印加される。第２ワード線を選択したプログラム動作では、プログラムパルスが印加される前に、セレクトゲート線に第１電圧が印加され且つ第２ワード線に第３電圧よりも低く第２電圧よりも高い第４電圧が印加され、プログラムパルスが印加されている間に、セレクトゲート線に第３電圧が印加される。【選択図】図８
2018125052.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリセルトランジスタと、
一端が第１メモリセルトランジスタの一端に接続された第２メモリセルトランジスタと、
一端が前記第２メモリセルトランジスタの他端に接続された選択トランジスタと、
前記選択トランジスタの他端に接続されたビット線と、
前記第１メモリセルトランジスタのゲートに接続された第１ワード線と、
前記第２メモリセルトランジスタのゲートに接続された第２ワード線と、
前記選択トランジスタのゲートに接続されたセレクトゲート線と、
を備え、
書き込み動作は、選択されたワード線にプログラムパルスを印加するプログラム動作とベリファイ動作とを含むプログラムループを含み、
前記第１ワード線が選択された前記書き込み動作における前記プログラム動作では、
前記第１ワード線に前記プログラムパルスが印加される前に、前記セレクトゲート線に第１電圧が印加され、且つ前記第１ワード線に前記第１電圧よりも低い第２電圧が印加され、
前記第１ワード線に前記プログラムパルスが印加されている間に、前記セレクトゲート線に前記第１電圧より低く前記第２電圧より高い第３電圧が印加され、
前記第２ワード線が選択された前記書き込み動作における前記プログラム動作では、
前記第２ワード線に前記プログラムパルスが印加される前に、前記セレクトゲート線に前記第１電圧が印加され、且つ前記第２ワード線に前記第３電圧よりも低く前記第２電圧よりも高い第４電圧が印加され、
前記第２ワード線に前記プログラムパルスが印加されている間に、前記セレクトゲート線に前記第３電圧が印加される、半導体記憶装置。
【請求項２】
前記第２ワード線が選択された前記書き込み動作における前記プログラム動作では、前記セレクトゲート線に前記第１電圧が印加され、且つ前記第２ワード線に前記第４電圧が印加されている間に、前記第１ワード線に前記第２電圧が印加される、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ワード線が選択された前記書き込み動作における前記プログラム動作では、前記セレクトゲート線に前記第１電圧が印加され、且つ前記第１ワード線に前記第２電圧が印加されている間に、前記第２ワード線に前記第２電圧が印加される、
請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
直列接続された複数のメモリセルトランジスタを含むＮＡＮＤストリングと、
前記複数のメモリセルトランジスタにそれぞれ接続された複数のワード線と、
をさらに備え、
前記複数のメモリセルトランジスタは前記第１及び第２メモリセルトランジスタを含み、
前記ＮＡＮＤストリングに対する書き込み動作において、
前記第２ワード線が選択される前の前記プログラム動作では、選択されたワード線に前記プログラムパルスが印加される前に、前記セレクトゲート線に前記第１電圧が印加され、且つ前記複数のワード線に前記第２電圧が印加され、
前記第２ワード線が選択された後の前記プログラム動作では、選択されたワード線に前記プログラムパルスが印加される前に、前記セレクトゲート線に前記第１電圧が印加され、且つ前記複数のワード線のうち対応するメモリセルトランジスタの書き込みが終了したワード線には前記第２電圧が印加され、且つ前記複数のワード線のうち対応するメモリセルトランジスタの書き込みが終了していないワード線に前記第４電圧が印加される、
請求項１乃至請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第２メモリセルトランジスタの前記他端と、前記選択トランジスタの前記一端との間に接続されたダミートランジスタと、
前記ダミートランジスタのゲートに接続されたダミーワード線と、
をさらに備え、
前記第１ワード線が選択された前記書き込み動作における前記プログラム動作では、
前記第１ワード線に前記プログラムパルスが印加される前に、前記セレクトゲート線に前記第１電圧が印加され、且つ前記第１ワード線に前記第２電圧が印加されている間に、前記ダミーワード線に前記第２電圧が印加され、
前記第２ワード線が選択された前記書き込み動作における前記プログラム動作では、
前記第２ワード線に前記プログラムパルスが印加される前に、前記セレクトゲート線に前記第１電圧が印加され、且つ前記第２ワード線に前記第４電圧が印加されている間に、前記ダミーワード線に前記第４電圧が印加される、
請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第２メモリセルトランジスタの前記他端と、前記選択トランジスタの前記一端との間は、他のメモリセルトランジスタを介さずに接続される、
請求項１乃至請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
半導体基板の上方に順に積層された第１及び第２配線層をさらに備え、
前記第１及び第２配線層はそれぞれ、前記第１及び第２ワード線として機能する、
請求項１乃至請求項６のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６６９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み動作の信頼性を向上することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１及び第２メモリセルトランジスタ、選択トランジスタ、ビット線、第１及び第２ワード線、並びにセレクトゲート線を備える。第１メモリセルの一端は、第２メモリセルトランジスタの一端に接続される。第２メモリセルトランジスタの他端は、選択トランジスタの一端に接続される。選択トランジスタの他端は、ビット線に接続される。第１及び第２ワード線はそれぞれ、第１及び第２メモリセルトランジスタのゲートに接続される。セレクトゲート線は、選択トランジスタのゲートに接続される。半導体記憶装置の書き込み動作は、選択されたワード線にプログラムパルスを印加するプログラム動作とベリファイ動作とを含むプログラムループを含む。第１ワード線が選択された書き込み動作におけるプログラム動作では、第１ワード線にプログラムパルスが印加される前に、セレクトゲート線に第１電圧が印加され、且つ第１ワード線に第１電圧よりも低い第２電圧が印加され、第１ワード線に前記プログラムパルスが印加されている間に、セレクトゲート線に第１電圧より低く第２電圧より高い第３電圧が印加される。第２ワード線が選択された書き込み動作におけるプログラム動作では、第２ワード線にプログラムパルスが印加される前に、セレクトゲート線に第１電圧が印加され、且つ第２ワード線に第３電圧よりも低く第２電圧よりも高い第４電圧が印加され、第２ワード線にプログラムパルスが印加されている間に、セレクトゲート線に第３電圧が印加される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。
【図３】第１実施形態に係る半導体記憶装置の備えるメモリセルの閾値分布を説明する図。
【図４】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。
【図５】第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路図。
【図６】第１実施形態に係る半導体記憶装置における書き込み動作のフローチャート。
【図７】第１実施形態に係る半導体記憶装置における書き込み動作の波形図。
【図８】第１実施形態に係る半導体記憶装置における書き込み動作の波形図。
【図９】第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。
【図１０】第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。
【図１１】第２実施形態に係る半導体記憶装置における書き込み動作の波形図。
【図１２】第２実施形態に係る半導体記憶装置における書き込み動作の波形図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものである。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、及び参照符号を構成する文字に付与された“アンダーバー＋文字”は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。
【００１０】
［１−１］構成
［１−１−１］半導体記憶装置１０の構成
まず、図１を用いて半導体記憶装置１０の構成について説明する。図１には、半導体記憶装置１０のブロック図が示されている。半導体記憶装置１０は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリである。図１に示すように半導体記憶装置１０は、メモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダ１３、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、及び電圧生成回路１９を備えている。
【００１１】
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を備えている。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。半導体記憶装置１０は、各メモリセルにおいて、２ビット以上のデータを記憶させるＭＬＣ（Multi-Level Cell）方式を適用してデータを保持することが出来る。本実施形態は、メモリセルに２ビットのデータを記憶させる場合を例に説明する。
【００１２】
センスアンプモジュール１２は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力する。またセンスアンプモジュール１２は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
【００１３】
ロウデコーダ１３は、読み出し動作及び書き込み動作を行う対象のメモリセルに対応するワード線を選択する。そしてロウデコーダ１３は、選択したワード線と非選択のワード線に対してそれぞれ所望の電圧を印加する。
【００１４】
入出力回路１４は、外部のコントローラとの間で例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を送信及び受信する。例えば入出力回路１４は、外部のコントローラから受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴを、センスアンプモジュール１２に転送する。また入出力回路１４は、センスアンプモジュール１２から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとして外部のコントローラに送信する。
【００１５】
レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含む。ステータスレジスタ１５Ａは、ステータス情報ＳＴＳを保持する。ステータス情報ＳＴＳは、例えばシーケンサ１７の動作状態を示す情報を含む。アドレスレジスタ１５Ｂは、入出力回路１４からアドレス情報ＡＤＤを受け取り、このアドレス情報ＡＤＤを保持する。そしてアドレスレジスタ１５Ｂは、アドレス情報ＡＤＤに含まれたカラムアドレス信号ＣＡ及びロウアドレス信号ＲＡをそれぞれ、センスアンプモジュール１２及びロウデコーダ１３に転送する。コマンドレジスタ１５Ｃは、入出力回路１４からコマンドＣＭＤを受け取り、このコマンドＣＭＤを保持する。そしてコマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、シーケンサ１７が各種動作を実行する。
【００１６】
ロジックコントローラ１６は、外部のコントローラから各種制御信号を受信し、入出力回路１４及びシーケンサ１７を制御する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行して半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行して半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏ１〜Ｉ／Ｏ８の入力及び出力を入出力回路１４に指示する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態するための信号である。
【００１７】
シーケンサ１７は、半導体記憶装置１０全体の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１５Ｃから転送されたコマンドＣＭＤに基づいてセンスアンプモジュール１２、ロウデコーダ１３、電圧生成回路１９等を制御し、データの書き込み動作、読み出し動作等を実行する。また、シーケンサ１７は図示せぬカウンタを備えている。このカウンタは書き込み動作時に使用され、後述するプログラムループが繰り返された回数をカウントするものである。
【００１８】
レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成し、この信号ＲＢｎを外部のコントローラに送信する。信号ＲＢｎは、半導体記憶装置１０が外部のコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、外部のコントローラに通知する信号である。
【００１９】
電圧生成回路１９は、シーケンサ１７の指示に基づいて所望の電圧を生成する。そして電圧生成回路１９は、生成した電圧をメモリセルアレイ１１、センスアンプモジュール１２、及びロウデコーダ１３に供給する。
【００２０】
［１−１−２］メモリセルアレイ１１の構成
次に、図２を用いてメモリセルアレイ１１の構成について説明する。図２はメモリセルアレイ１１の回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫについての詳細な回路構成が示している。図２に示すようにブロックＢＬＫは、例えばストリングユニットＳＵ０〜ＳＵ３を備えている。
【００２１】
ストリングユニットＳＵの各々は、複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬ（Ｌ−１）（（Ｌ−１）は１以上の自然数）に対応して設けられている。ＮＡＮＤストリングＮＳは、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。尚、１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの数はこれに限定されず、任意の数にすることが出来る。
【００２２】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。
【００２３】
ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートはそれぞれ、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一ブロックＢＬＫ内で同一列にある選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続されている。さらに、同一列にある選択トランジスタＳＴ１のドレインは、複数のブロックＢＬＫ間で共通接続されている。同一ブロック内の選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通接続されている。同一ブロック内の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続されている。さらに、選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間で共通接続されている。
【００２４】
以上の構成において、共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの保持する１ビットデータの集合を“ページ”と呼ぶ。従って、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させる場合、１本のワード線ＷＬに接続された複数のメモリセルの集合には、２ページ分のデータが記憶される。
【００２５】
尚、以上で説明したメモリセルトランジスタＭＴの閾値分布は、例えば図３に示すものとなる。図３には、２ビットデータを保持するメモリセルトランジスタＭＴの閾値分布、及びベリファイ時に用いる電圧が示されている。図３の縦軸及び横軸はそれぞれ、メモリセルトランジスタＭＴの数及び閾値電圧Ｖthに対応している。
【００２６】
メモリセルトランジスタＭＴが２ビットのデータを保持する場合、その閾値電圧の分布は、図３に示すように４個に分かれる。この４個の閾値分布を、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルと呼ぶ。“ＥＲ”レベルは、例えば接地電圧である電圧Ｖss以下に分布している。そして、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルの閾値分布にはそれぞれ、例えば“１１”データ、“０１”データ、“００”データ、及び“１０”データが割り当てられる。尚、閾値分布に対するデータの割り付けはこれに限定されず、種々変更が可能である。
【００２７】
図３に示すベリファイ電圧ＡＶ、ＢＶ、及びＣＶはそれぞれ、書き込み動作時における“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのベリファイに用いられる。読み出し電圧Ｖreadは、読み出し電圧Ｖreadがゲートに印加されたメモリセルトランジスタＭＴが、保持するデータに依らずにオンする電圧である。これらの電圧値の関係は、ＡＶ＜ＢＶ＜ＣＶ＜Ｖreadである。
【００２８】
“１１”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＶ未満であり、データの消去状態に相当する。“０１”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＶ以上であり且つＢＶ未満である。“００”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＢＶ以上であり且つＣＶ未満である。“１０”データを保持するメモリセルトランジスタＭＴの閾値電圧は、電圧ＣＶ以上である。
【００２９】
尚、データの書き込み及び読み出しは、ページ毎に行っても良いし、ワード線ＷＬ毎に行っても良い。読み出し動作の際には、読み出し対象のメモリセルトランジスタＭＴの閾値電圧がどのレベルに含まれるか判定される。この判定のために、種々の読み出し電圧が定められている。あるメモリセルトランジスタＭＴが“ＥＲ”レベルの閾値電圧を有するか“Ａ”レベル以上の閾値電圧を有するかを判定するための電圧は、“ＥＲ”レベルの高い方の裾と“Ａ”レベルの低い方の裾との間に設定される。あるメモリセルトランジスタＭＴが“Ａ”レベル以下の閾値電圧を有するか“Ｂ”レベル以上の閾値電圧を有するかを判定するための電圧は、“Ａ”レベルの高い方の裾と“Ｂ”レベルの低い方の裾との間に設定される。あるメモリセルトランジスタＭＴが“Ｂ”レベル以下の閾値電圧を有するか“Ｃ”レベルの閾値電圧を有するかを判定するための電圧は、“Ｂ”レベルの高い方の裾と“Ｃ”レベルの低い方の裾との間に設定される。
【００３０】
次に、図４を用いてメモリセルアレイ１１の断面構造について説明する。図４にはメモリセルアレイ１１の断面図と、それぞれが互いに交差するＸ軸、Ｙ軸、及びＺ軸とが示されている。尚、図４では層間絶縁膜を省略して示している。図４に示すように半導体記憶装置１０は、Ｐ型ウェル領域２０、配線層２１〜２６、複数の半導体ピラーＭＨ、及び複数のコンタクトプラグＬＩを備えている。
【００３１】
Ｐ型ウェル領域２０は、半導体基板の表面内に形成されている。Ｐ型ウェル領域２０の上方には、配線層２１〜２３が順に積層されている。この配線層２１〜２３はそれぞれ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する。
例えば、配線層２２の層数は、ワード線ＷＬの本数に対応している。また、図４に示す例においてセレクトゲート線ＳＧＳ及びＳＧＤは、それぞれ４層の配線層で構成されている。このように、セレクトゲート線ＳＧＳ及びＳＧＤは、複数の配線層で構成されても良いし、１層の配線層で構成されても良い。また、配線層２１〜２３は、Ｘ方向とＹ方向に広がった板状に設けられている。
【００３２】
複数の半導体ピラーＭＨは、配線層２３の上面からＰ型ウェル領域２０の上面に達するように形成されている。つまり半導体ピラーＭＨは、Ｚ方向に沿って配線層２１〜２３を通過するように設けられている。これら半導体ピラーＭＨの側面には、ブロック絶縁膜２７、絶縁膜（電荷蓄積層）２８、及びトンネル酸化膜２９が順に形成されている。また半導体ピラーＭＨにおいて、トンネル酸化膜２９より内側には、導電性の材料を含む半導体材料３０が埋め込まれている。尚、半導体ピラーＭＨのトンネル酸化膜２９より内側は、複数の材料により構成されても良い。
【００３３】
配線層２３及び半導体ピラーＭＨの上方には、ビット線ＢＬに対応する配線層２４が形成されている。ビット線ＢＬは、対応する半導体ピラーＭＨと接続されている。尚、ビット線ＢＬと対応する半導体ピラーＭＨとの間には、導電性の材料を含むコンタクトプラグを形成してもよい。
【００３４】
配線層２３及び２４の間には、ソース線ＳＬ及びウェル線ＣＰＷＥＬＬにそれぞれ対応する配線層２５及び２６が形成されている。配線層２５は、コンタクトプラグＬＩを介して、ウェル領域２０の表面内に形成されたｎ＋不純物拡散領域３１に接続されている。配線層２６は、コンタクトプラグＬＩを介して、ウェル領域２０の表面内に形成されたｐ＋不純物拡散領域３２に接続されている。尚、コンタクトプラグＬＩは、Ｘ方向とＺ方向に広がった板状に設けられている。
【００３５】
以上の構成において、１つの半導体ピラーＭＨが、１つのＮＡＮＤストリングＮＳに対応している。具体的には、セレクトゲート線ＳＧＤ及びＳＧＳと、半導体ピラーＭＨとの交点がそれぞれ選択トランジスタＳＴ１及びＳＴ２に対応している。同様に、ワード線ＷＬと半導体ピラーＭＨとの交点がメモリセルトランジスタＭＴに対応している。
【００３６】
また、以上の構成はＸ方向に複数配列される。例えば、１つのストリングユニットＳＵは、Ｘ方向に配列する複数のＮＡＮＤストリングＮＳの集合によって構成される。同一のブロックＢＬＫ内に複数のストリングユニットＳＵを設ける場合、セレクトゲート線ＳＧＤに対応する配線層２３は、ストリングユニットＳＵ間で分離される。
【００３７】
尚、最下層の配線層２１及びトンネル酸化膜２９は、ｎ＋型不純物拡散領域３１の近傍まで設けられている。これにより、選択トランジスタＳＴ２がオン状態になると、ＮＡＮＤストリングＮＳ及びｎ＋型不純物拡散領域３１間に電流経路が形成される。
【００３８】
また、メモリセルアレイ１１の構成については、その他の構成であってもよい。メモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３９】
［１−１−３］センスアンプモジュール１２の構成
次に、センスアンプモジュール１２の構成について説明する。センスアンプモジュール１２は、ビット線ＢＬ毎に設けられた複数のセンスアンプユニットＳＡＵを備えている。このセンスアンプユニットＳＡＵの回路構成が、図５に示されている。図５に示すようにセンスアンプユニットＳＡＵは、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬを備えている。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。
【００４０】
センスアンプ部ＳＡは、読み出し動作時には対応するビット線ＢＬに読み出されたデータをセンスし、読み出したデータが“０”であるか“１”であるかを判断する。また書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。図５に示すようにセンスアンプ部ＳＡは、ｐチャネルＭＯＳトランジスタ４０、ｎチャネルＭＯＳトランジスタ４１〜４７、及びキャパシタ４８を備えている。
【００４１】
トランジスタ４０は、一端が電源端子に接続され、ゲートがノードＩＮＶに接続されている。トランジスタ４１は、一端がトランジスタ４０の他端に接続され、他端がノードＣＯＭに接続され、ゲートに制御信号ＢＬＸが入力される。トランジスタ４２は、一端がノードＣＯＭに接続され、他端が対応するビット線ＢＬに接続され、ゲートに制御信号ＢＬＣが入力される。トランジスタ４３は、一端がノードＣＯＭに接続され、他端がノードＳＲＣに接続され、ゲートがノードＩＮＶに接続されている。トランジスタ４４は、一端がトランジスタ４０の他端に接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＨＬＬが入力される。トランジスタ４５は、一端がノードＳＥＮに接続され、他端がノードＣＯＭに接続され、ゲートに制御信号ＸＸＬが入力される。トランジスタ４６は、一端が接地端子に接続され、ゲートがノードＳＥＮに接続されている。トランジスタ４７は、一端がトランジスタ４６の他端に接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＢが入力される。キャパシタ４８は、一端がノードＳＥＮに接続され、他端にクロックＣＬＫが入力される。尚、トランジスタ４０の一端に接続された電源端子には、例えば半導体記憶装置１０の電源電圧である電圧Ｖddが印加される。また、ノードＳＲＣには、例えば半導体記憶装置１０の接地電圧である電圧Ｖssが印加される。
【００４２】
ラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬは、読み出しデータ及び書き込みデータを一時的に保持する。読み出し動作時にセンスアンプ部ＳＡが確定させた読み出しデータ、及び書き込み時にラッチ回路ＸＤＬに転送された書き込みデータは、例えばラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬのいずれかに転送される。図５に示すようにラッチ回路ＳＤＬは、インバータ５０及び５１、並びにｎチャネルＭＯＳトランジスタ５２及び５３を備えている。
【００４３】
インバータ５０は、入力端子がノードＬＡＴに接続され、出力端子がノードＩＮＶに接続されている。インバータ５１は、入力端子がノードＩＮＶに接続され、出力端子がノードＬＡＴに接続されている。トランジスタ５２は、一端がノードＩＮＶに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＩが入力される。トランジスタ５３は、一端がノードＬＡＴに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＬが入力される。尚、ラッチ回路ＬＤＬ及びＵＤＬの回路構成は、以上で説明したラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
【００４４】
ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと入出力回路１４との間のデータの入出力に用いられる。つまり入出力回路１４から受信したデータは、ラッチ回路ＸＤＬを介してラッチ回路ＳＤＬ、ＬＤＬ、若しくはＵＤＬ、又はセンスアンプ部ＳＡに転送される。また、ラッチ回路ＳＤＬ、ＬＤＬ、若しくはＵＤＬ、又はセンスアンプ部ＳＡのデータは、ラッチ回路ＸＤＬを介して入出力回路１４に転送される。
【００４５】
以上で説明したセンスアンプユニットＳＡＵの構成において、各種制御信号は、例えばシーケンサ１７によって生成される。読み出し動作において、センスアンプ部ＳＡが読み出したデータを確定するタイミングは、信号ＳＴＢがアサートされるタイミングに基づく。また、各種動作においてトランジスタ４２は、信号ＢＬＣに基づいてビット線ＢＬの電圧をクランプする。
【００４６】
尚、センスアンプモジュール１２の構成はこれに限定されず、種々変更が可能である。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数はこれに限定されず、１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。
【００４７】
［１−２］半導体記憶装置１０の書き込み動作
次に、半導体記憶装置１０の書き込み動作の概略について説明する。書き込み動作ではロウデコーダ１３が、外部のコントローラから受信したアドレス情報ＡＤＤに基づいて、ブロックＢＬＫ、ストリングユニットＳＵ、及びワード線ＷＬをそれぞれ選択する。そしてシーケンサ１７が、プログラム動作とベリファイ動作との組み合わせであるプログラムループを、プログラム電圧Ｖpgmをインクリメントして繰り返し実行する。
【００４８】
プログラム動作は、選択したワード線ＷＬにプログラム電圧Ｖpgmを印加して、書き込み対象であるメモリセルの閾値電圧を上昇させる動作である。また、プログラム動作では、プログラム電圧を印加する前にプリチャージ動作が実行される。プリチャージ動作とは、書き込み禁止のメモリセルに対応するビット線ＢＬを充電して、対応するＮＡＮＤストリングＮＳのチャネル電位を上昇させる動作である。書き込み禁止のメモリセルは、このプリチャージ動作とプログラム電圧印加時のセルフブースト技術によって、閾値電圧の変動が抑制される。
【００４９】
ベリファイ動作は、メモリセルの閾値電圧が所望の閾値電圧に達したかどうかを判定する読み出し動作である。尚、シーケンサ１７は、ベリファイをパスしたメモリセルに対しては、以降のベリファイ動作においてベリファイ読み出しを実施しない。
【００５０】
そして本実施形態に係る半導体記憶装置１０は、ブロックＢＬＫ毎に、特定のワード線ＷＬを選択する前後の書き込み動作で実行するプログラム動作を変更する。具体的には、シーケンサ１７が、ブロックＢＬＫ毎に、特定のワード線ＷＬが選択される前の第１書き込み動作では第１プログラム動作を実行し、特定のワード線ＷＬが選択された後の第２書き込み動作では第２プログラム動作を実行する。第１プログラム動作と第２プログラム動作とは、プリチャージ動作における非選択のワード線ＷＬの制御方法が異なる。
【００５１】
以上で説明した書き込み動作の詳細について、図６を用いて説明する。図６には、ある１つのブロックＢＬＫに対する書き込み動作のフローチャートが示されている。尚、以下の説明において、選択及び非選択のセレクトゲート線ＳＧＤのことをそれぞれセレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselと呼び、選択及び非選択のワード線ＷＬのことをそれぞれワード線ＷＬ_sel及びＷＬ_uselと呼び、書き込み対象及び書き込み禁止のメモリセルに対応するビット線ＢＬのことをそれぞれビット線ＢＬ_prog及びＢＬ_inhと呼ぶ。また、以下の説明では、説明を簡便にするために変数ｉを用いる。変数ｉは、例えばシーケンサ１７が備えるカウンタによって保持される変数であり、シーケンサ１７の制御によってインクリメントされる。
【００５２】
図６に示すようにまずシーケンサ１７は、カウンタをリセットする（ｉ＝０、ステップＳ１０）。次にシーケンサ１７は、ワード線ＷＬｉを選択して且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、第１書き込み動作を実行する（ステップＳ１１）。
【００５３】
この第１書き込み動作で実行される第１プログラム動作の具体例が、図７に示されている。図７にはプログラム動作時の選択されたブロックＢＬＫに対応するセレクトゲート線ＳＧＤ、ワード線ＷＬ、及びビット線ＢＬの波形が示され、８本のワード線ＷＬのうちｍ本目（ｍは１以上の整数）のワード線ＷＬｍが選択された場合の一例が示されている。また、図７には、選択されたワード線ＷＬｍを境界として、０〜（ｍ−１）本目のワード線ＷＬの波形と、（ｍ＋１）〜７本目のワード線ＷＬの波形とが示されている。
【００５４】
ここで、図７を用いて第１プログラム動作の詳細について説明する。尚、第１プログラム動作において、非選択である０〜（ｍ−１）本目のワード線ＷＬの波形と、非選択である（ｍ＋１）〜７本目のワード線ＷＬの波形とは同様である。つまり、これらの非選択ワード線ＷＬ_uselは同様に制御されるため、以下では非選択ワード線ＷＬ_uselを区別せずに説明する。
【００５５】
図７に示すように、時刻ｔ０以前の初期状態において、ロウデコーダ１３はセレクトゲート線ＳＧＤ及びワード線ＷＬに電圧Ｖssを印加し、センスアンプモジュール１２はビット線ＢＬに電圧Ｖssを印加している。
【００５６】
時刻ｔ０において、ロウデコーダ１３はセレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselに電圧Ｖsgdhを印加し、センスアンプモジュール１２はビット線ＢＬ_inhに電圧Ｖddを印加する。電圧Ｖsgdhは、選択トランジスタＳＴ１の閾値電圧よりも高い電圧である。セレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselに電圧Ｖsgdhが印加されると、対応する選択トランジスタＳＴ１がオン状態になり、各ビット線ＢＬと対応するＮＡＮＤストリングＮＳとの間に電流経路が形成される。そしてビット線ＢＬ_inhに電圧Ｖddが印加されることにより、ビット線ＢＬ_inhに対応するＮＡＮＤストリングＮＳのチャネル電位が上昇する。
【００５７】
時刻ｔ１において、ロウデコーダ１３はセレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselに電圧Ｖssを印加する。セレクトゲート線ＳＧＤ_sel及びＳＧＤ_uselに電圧Ｖssが印加されると、選択トランジスタＳＴ１がオフ状態になり、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。フローティング状態になったＮＡＮＤストリングのチャネル電位は、時刻ｔ０及びｔ１間に印加された電圧により上昇した状態を保っている。つまり、ビット線ＢＬ_inhに対応するＮＡＮＤストリングＮＳのチャネル電位は、ビット線ＢＬ_progに対応するＮＡＮＤストリングＮＳのチャネル電位よりも高くなっている。尚、これまで説明した時刻ｔ０から時刻ｔ１における動作が、前述したプリチャージ動作に対応している。
【００５８】
時刻ｔ２において、ロウデコーダ１３はセレクトゲート線ＳＧＤ_selに電圧Ｖsgdを印加し、ワード線ＷＬ_sel及びＷＬ_uselに電圧Ｖpassを印加する。電圧Ｖsgdは、選択トランジスタＳＴ１の閾値電圧よりも高く、電圧Ｖsgdhよりも低い電圧である。電圧Ｖpassは、電圧Ｖpassがゲートに印加されたメモリセルトランジスタＭＴが、保持するデータに依らずにオンする電圧である。セレクトゲート線ＳＧＤ_selに電圧Ｖsgdが印加され、且つビット線ＢＬ_inhに電圧Ｖddが印加されると、選択トランジスタＳＴ１がオフ状態になり、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。そしてワード線ＷＬ_sel及びＷＬ_uselに電圧Ｖpassが印加されると、フローティング状態になっているＮＡＮＤストリングＮＳのチャネル電位が、ワード線ＷＬとのカップリングにより上昇する（セルフブースト技術）。一方で、ビット線ＢＬ_progに対応するＮＡＮＤストリングのチャネル電位は、センスアンプモジュール１２により印加されている電圧Ｖssを維持する。
【００５９】
時刻ｔ３において、ロウデコーダ１３はワード線ＷＬ_selに電圧Ｖpgmを印加する。ワード線ＷＬ_selに電圧Ｖpgmが印加されると、ワード線ＷＬ_selと、ビット線ＢＬ_progに対応するＮＡＮＤストリングＮＳのチャネルとの電位差により、書き込み対象のメモリセルの電荷蓄積層に電子が注入され、メモリセルの閾値電圧が上昇する。一方で、ワード線ＷＬ_selと、ビット線ＢＬ_inhに対応するＮＡＮＤストリングＮＳのチャネルとの電位差は、セルフブーストにより小さくなっているため、書き込み禁止のメモリセルにおける閾値電圧の変動は抑制される。
【００６０】
時刻ｔ４において、ロウデコーダ１３はワード線ＷＬ_selに印加している電圧を電圧Ｖpassまで下降させる。
【００６１】
時刻ｔ５において、ロウデコーダ１３はワード線ＷＬ_sel及びＷＬ_uselに印加している電圧を電圧Ｖssまで下降させ、センスアンプモジュール１２はビット線ＢＬinhに印加している電圧を電圧Ｖssまで下降させる。すると、フローティング状態になっているＮＡＮＤストリングＮＳのチャネル電位は、ワード線ＷＬの電圧の下降に伴い下降する。
【００６２】
時刻ｔ６において、ロウデコーダ１３はセレクトゲート線ＳＧＤ_selに印加している電圧を電圧Ｖssまで下降させる。すると、セレクトゲート線ＳＧＤ_selに対応する選択トランジスタＳＴ１がオフ状態になり、初期状態に戻る。そしてシーケンサ１７は、第１プログラム動作を終了して、ベリファイ動作に移行する。
【００６３】
図６に戻り、シーケンサ１７は、ワード線ＷＬｉを選択して且つストリングユニットＳＵ０〜ＳＵ３を順に選択した第１書き込み動作が終了すると、変数ｉをインクリメントする（ｉ＝ｉ＋１、ステップＳ１２）。そしてシーケンサ１７は、変数ｉが数値ｋと一致するかどうかを確認する（ステップＳ１３）。数値ｋは、任意の数値に設定することが可能であり、本例においては１以上７以下に設定される。
【００６４】
変数ｉが数値ｋと一致しなかった場合（ステップＳ１３、ＮＯ）、シーケンサ１７は、ステップＳ１１に戻り、次のワード線ＷＬに対して第１書き込み動作を実行する。変数ｉが数値ｋと一致した場合（ステップＳ１３、ＹＥＳ）、シーケンサ１７は、ワード線ＷＬｉを選択して且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、第２書き込み動作を実行する（ステップＳ１４）。
【００６５】
この第２書き込み動作で実行される第２プログラム動作の具体例が、図８に示されている。図８にはプログラム動作時の選択されたブロックＢＬＫに対応するセレクトゲート線ＳＧＤ、ワード線ＷＬ、及びビット線ＢＬの波形が示され、８本のワード線ＷＬのうちｍ本目のワード線ＷＬｍが選択された場合の一例が示されている。また、図８には、選択されたワード線ＷＬｍを境界として、０〜（ｍ−１）本目のワード線ＷＬの波形と、（ｍ＋１）〜７本目のワード線ＷＬの波形とが示されている。
【００６６】
ここで、図８を用いて第２プログラム動作の詳細について説明する。図８に示すように第２プログラム動作は、図７を用いて説明した第１プログラム動作に対して、プリチャージ動作時における、選択されたワード線ＷＬｍの動作と、（ｍ＋１）〜７本目のワード線ＷＬの動作とが異なっている。
【００６７】
具体的には、時刻ｔ０においてロウデコーダ１３は、選択されたｎ本目のワード線ＷＬ_selと、非選択の（ｍ＋１）本目以降のワード線ＷＬ_uselとに電圧Ｖchを印加する。電圧Ｖchは、電圧Ｖssよりも高く、電圧Ｖddよりも低い電圧である。ワード線ＷＬに電圧Ｖchが印加されると、書き込みが終了していないメモリセルトランジスタＭＴがワード線ＷＬに電圧Ｖssを印加した場合よりも強くオンする。すると、対応するＮＡＮＤストリングＮＳのチャネル電位が、当該ワード線ＷＬに電圧Ｖssを印加した場合よりも高くなる。そして時刻ｔ１においてロウデコーダ１３は、選択されたｍ本目のワード線ＷＬ_uselと、非選択の（ｍ＋１）本目以降のワード線ＷＬ_uselとに電圧Ｖssを印加する。第２プログラム動作におけるその他の詳細な動作は、第１プログラム動作と同様のため説明を省略する。
【００６８】
図６に戻り、シーケンサ１７は、ワード線ＷＬｉを選択して且つストリングユニットＳＵ０〜ＳＵ３を順に選択した第２書き込み動作が終了すると、変数ｉに基づいて当該ブロックＢＬＫにおける最後のワード線ＷＬ（例えばワード線ＷＬ７）が選択されているかどうかを確認する（ステップＳ１５）。
【００６９】
当該ブロックＢＬＫにおける最後のワード線ＷＬが選択されていない場合（ステップＳ１５、ＮＯ）、シーケンサ１７は変数ｉをインクリメントして（ｉ＝ｉ＋１、ステップＳ１６）、ステップＳ１４に戻り、次のワード線ＷＬに対して第２書き込み動作を実行する。当該ブロックＢＬＫにおける最後のワード線ＷＬが選択された場合（ステップＳ１５、ＹＥＳ）、シーケンサ１７は当該ブロックＢＬＫに対する書き込み動作を終了する。
【００７０】
尚、以上の説明において、ステップＳ１３における数値ｋ、及びステップＳ１５においてシーケンサ１７が変数ｉと比較する数値は、これに限定されない。例えばこれらの数値は、各ブロックＢＬＫに設けられたワード線ＷＬの本数が以上で例示した構成よりも多い場合に、ワード線ＷＬの本数に基づいて８以上の数値に設定されても良い。
【００７１】
［１−３］第１実施形態の効果
以上で説明した本実施形態に係る半導体記憶装置１０によれば、書き込み動作の信頼性を向上することが出来る。以下に、本効果の詳細について説明する。
【００７２】
半導体記憶装置の書き込み動作では、書き込み禁止のメモリセルに対応するＮＡＮＤストリングのチャネル電位をセルフブーストで上昇させる前に、プリチャージ動作を実行する場合がある。プリチャージ動作では、センスアンプモジュールが書き込み禁止のビット線に電圧を印加することにより、当該ビット線に対応するＮＡＮＤストリングのチャネル電位を上昇させる。これにより、セルフブーストにより到達するチャネル電位を高くすることが出来、書き込み禁止のメモリセルにおける閾値電圧の上昇を抑制することが出来る。さらにプリチャージ動作では、当該ブロックに対応する選択及び非選択のワード線に対して接地電圧よりも高い電圧を印加すると、対応するＮＡＮＤストリングにおけるチャネル電位の上昇量をより大きくすることが出来る。
【００７３】
しかし、プリチャージ動作においてワード線に接地電圧よりも高い電圧を印加する場合、プリチャージ動作終了時にワード線の電圧を下降させることに伴って、ＮＡＮＤストリングのチャネル電位が下降することがある。この現象はワード線とＮＡＮＤストリングのチャネルとのカップリングにより発生し、チャネル電位の変動量は、例えば接地電圧よりも高い電圧を印加するワード線の本数に基づいて変化する。このような、カップリングによるＮＡＮＤストリングのチャネル電位の変動量が大きくなると、プリチャージ動作による書き込み禁止のメモリセルにおける閾値電圧の上昇を抑制する効果が低減され、さらにプログラムディスターブが悪化する可能性がある。
【００７４】
そこで、本実施形態に係る半導体記憶装置１０は、書き込み動作においてブロックＢＬＫ毎に、各ワード線ＷＬを選択したプログラム動作におけるプリチャージ方法を、特定のワード線ＷＬを選択した前後で変更する。具体的には、シーケンサ１７は、特定のワード線ＷＬが選択される前のプログラム動作（第１プログラム動作）では、選択ワード線ＷＬ_selと、非選択ワード線ＷＬ_uselとに電圧Ｖssを印加するプリチャージ動作を実行し、特定のワード線ＷＬが選択された後のプログラム動作（第２プログラム動作）では、選択ワード線ＷＬ_selと、対応するメモリセルの書き込みが終了していない非選択ワード線ＷＬ_uselとに電圧Ｖssよりも高い電圧Ｖchを印加するプリチャージ動作を実行する。
【００７５】
つまり、第１プログラム動作では、ワード線ＷＬとのカップリングによるＮＡＮＤストリングＮＳのチャネル電位の変動が生じないプリチャージ動作が実行され、第２プログラム動作では、電圧Ｖchを印加するワード線ＷＬの本数を抑制することによって、ワード線ＷＬとのカップリングによるＮＡＮＤストリングＮＳのチャネル電位の変動量が抑制されたプリチャージ動作が実行される。
【００７６】
従って、第２プログラム動作におけるプリチャージ動作では、選択ワード線ＷＬ_selに対応するメモリセルと選択トランジスタＳＴ１との間のメモリセルに電圧Ｖchが印加されるため、ビット線ＢＬと選択ワード線ＷＬ_selに対応するメモリセルとの間の電流が流れ易くなり、プリチャージ効率が向上する。
【００７７】
そして、ブロックＢＬＫ毎に指定される特定のワード線ＷＬとしては、書き込みが終了していないメモリセルに対応するワード線ＷＬの本数が少なくなり、所定のワード線ＷＬに電圧Ｖchを印加したプリチャージ動作後の、カップリングによるチャネル電位低下の影響が無視できるワード線ＷＬが指定される。
【００７８】
これにより、第２プログラム動作では、書き込み禁止のメモリセルに対応するＮＡＮＤストリングＮＳにおけるチャネル電位の上昇量を、第１プログラム動作よりも高くすることが出来る。つまり、セルフブーストにより到達するチャネル電位は、第１プログラム動作よりも第２プログラム動作の方が高くなる。その結果、プリチャージ動作及びセルフブーストによって書き込み禁止のメモリセルにおける閾値電圧の上昇を抑制する効果は、第１プログラム動作よりも第２プログラム動作の方が高くなる。
【００７９】
以上のように、本実施形態に係る半導体記憶装置１０は、各ブロックＢＬＫに対する書き込み動作で、特定のワード線ＷＬが選択された後のプログラム動作におけるプログラムディスターブの影響を抑制することが出来る。従って本実施形態に係る半導体記憶装置１０は、特定のワード線ＷＬが選択された後の書き込み動作において、書き込んだデータの信頼性を向上することが出来る。
【００８０】
尚、以上で説明したワード線ＷＬに接地電圧よりも高い電圧を印加するプリチャージ動作は、例えばメモリセルが三次元に積層された半導体記憶装置１０において、最上層に対応するワード線ＷＬを選択する場合に適用すると特に大きな効果が得られる。このため、半導体記憶装置１０は、各ブロックＢＬＫに対する書き込み動作において、第１プログラム動作から第２プログラム動作に切り替えるトリガーとして、当該ブロックＢＬＫの最上層に対応するワード線ＷＬ（例えばワード線ＷＬ７）を指定するようにしても良い。この場合、シーケンサ１７の制御が簡便になり、且つ書き込み動作における消費電力を抑制することが出来る。
【００８１】
［２］第２実施形態
次に、第２実施形態に係る半導体記憶装置１０について説明する。本実施形態は、メモリセルアレイ１１にダミートランジスタ及びダミーワード線が設けられた半導体記憶装置１０に対して、第１実施形態で説明した書き込み動作を実行するものである。
【００８２】
［２−１］メモリセルアレイ１１の構成
以下に、図９を用いて半導体記憶装置１０の回路構成について説明する。図９は本実施形態におけるメモリセルアレイ１１の回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫについての詳細な回路構成を示している。図９に示すように本実施形態におけるメモリセルアレイ１１の回路構成は、第１実施形態で図２を用いて説明した回路構成に対して、ダミートランジスタＤＴ及びダミーワード線ＤＷＬが設けられている点が異なっている。
【００８３】
ダミートランジスタＤＴは、ＮＡＮＤストリングＮＳ毎に設けられ、メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間に直列接続されている。具体的には、ダミートランジスタＤＴのドレインが選択トランジスタＳＴ１のソースに接続され、ダミートランジスタＤＴのソースがメモリセルトランジスタＭＴ７のドレインに接続されている。同一ブロックＢＬＫ内のダミートランジスタＤＴの制御ゲートは、ダミーワード線ＤＷＬに共通接続されている。
【００８４】
また、ダミートランジスタＤＴは、メモリセルトランジスタＭＴと同様に、制御ゲート及び電荷蓄積層を備えている。但しダミートランジスタＤＴは、データを保持するためのものでは無く、データの書き込み、読み出し、及び消去時には単なる電流経路として機能する。尚、ダミートランジスタＤＴの閾値電圧は、例えば“ＥＲ”レベルの閾値分布に含まれている。本実施形態におけるメモリセルアレイ１１のその他の回路構成は、第１実施形態で図２を用いて説明した回路構造と同様のため、説明を省略する。
【００８５】
次に、図１０を用いてメモリセルアレイ１１の断面構造について説明する。図１０にはメモリセルアレイ１１の断面図と、それぞれが互いに交差するＸ軸、Ｙ軸、及びＺ軸とが示されている。尚、図１０では層間絶縁膜を省略して示している。図１０に示すように本実施形態におけるメモリセルアレイ１１の断面構造は、第１実施形態で図４を用いて説明した断面構成に対して、配線層３３が設けられている点が異なっている。
【００８６】
配線層３３は、配線層２２と配線層２３との間に形成され、ダミーワード線ＤＷＬとして機能する。複数の半導体ピラーＭＨは、配線層２２と同様に、Ｚ方向に沿って配線層３３を通過している。この配線層３３と半導体ピラーＭＨとが接触する領域がそれぞれ、ダミートランジスタＤＴとして機能する。本実施形態におけるメモリセルアレイ１１のその他の断面構造は、第１実施形態で図４を用いて説明した断面構造と同様のため、説明を省略する。
【００８７】
［２−２］半導体記憶装置１０の書き込み動作
次に、半導体記憶装置１０の書き込み動作について説明する。本実施形態における半導体記憶装置１０は、第１実施形態と同様に、特定のワード線ＷＬを選択する前の書き込み動作で第１プログラム動作を実行し、特定のワード線ＷＬを選択した後の書き込み動作で第２プログラム動作を実行する。
【００８８】
本実施形態における第１及び第２プログラム動作の具体例について、図１１及び図１２を用いて説明する。図１１は第１プログラム動作における波形の具体例を示し、図１２は第２プログラム動作における波形の具体例を示している。
【００８９】
図１１に示すように本実施形態における第１プログラム動作は、第１実施形態で図７を用いて説明した第１プログラム動作に対して、ダミーワード線ＤＷＬの波形が追加されている点が異なっている。図１１に示すようにダミーワード線ＤＷＬの波形は、非選択のワード線ＷＬ_uselの波形と同様であり、ダミーワード線ＤＷＬ及び非選択ワード線ＷＬ_uselは同様に制御される。本実施形態における第１プログラム動作のその他の動作は、第１実施形態で説明した第１プログラム動作と同様のため、説明を省略する。
【００９０】
図１２に示すように本実施形態における第２プログラム動作は、第１実施形態で図８を用いて説明した第２プログラム動作に対して、ダミーワード線ＤＷＬの波形が追加されている点が異なっている。図１２に示すようにダミーワード線ＤＷＬの波形は、（ｎ＋１）本目以降のワード線ＷＬ_uselの波形と同様であり、ダミーワード線ＤＷＬ及び（ｎ＋１）本目以降のワード線ＷＬ_uselは同様に制御される。本実施形態における第２プログラム動作のその他の動作は、第１実施形態で説明した第２プログラム動作と同様のため、説明を省略する。
【００９１】
［２−３］第２実施形態の効果
以上のように、本実施形態に係る半導体記憶装置１０は、ダミーワード線ＤＷＬを書き込みが終了していない非選択のワード線ＷＬ_uselと同様に駆動させることにより、第１実施形態と同様の書き込み動作を実行することが出来る。従って本実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、特定のワード線ＷＬが選択された後の書き込み動作において、書き込んだデータの信頼性を向上する事が出来る。
【００９２】
尚、本実施形態に係る半導体記憶装置１０について、ダミーワード線ＤＷＬを書き込みが終了していない非選択のワード線ＷＬ_uselと同様に駆動させる場合を例に説明したが、これに限定されない。例えば、プリチャージ動作において、ダミーワード線ＤＷＬと、書き込みが終了していない非選択のワード線ＷＬ_uselとは、異なる電圧が印加されても良い。このような場合においても、ダミーワード線ＤＷＬに対して、第１プログラム動作のプリチャージ動作では接地電圧を印加し、第２プログラム動作のプリチャージ動作では接地電圧よりも高い電圧を印加することによって、同様の効果を得ることが出来る。
【００９３】
［３］変形例等
上記実施形態に従った半導体記憶装置１０は、第１及び第２メモリセルトランジスタ＜ＭＴ、図２＞、選択トランジスタ＜ＳＴ１、図２＞、ビット線＜ＢＬ、図２＞、第１及び第２ワード線＜ＷＬ、図２＞、並びにセレクトゲート線＜ＳＧＤ、図２＞を備える。第１メモリセルの一端は、第２メモリセルトランジスタの一端に接続される。第２メモリセルトランジスタの他端は、選択トランジスタの一端に接続される。選択トランジスタの他端は、ビット線に接続される。第１及び第２ワード線はそれぞれ、第１及び第２メモリセルトランジスタのゲートに接続される。セレクトゲート線は、選択トランジスタのゲートに接続される。半導体記憶装置１０の書き込み動作は、選択されたワード線にプログラムパルスを印加するプログラム動作とベリファイ動作とを含むプログラムループを含む。第１ワード線が選択された書き込み動作におけるプログラム動作＜第１プログラム動作、図７＞では、第１ワード線にプログラムパルスが印加される前に、セレクトゲート線に第１電圧＜Ｖsgdh＞が印加され、且つ第１ワード線に第１電圧よりも低い第２電圧＜Ｖss＞が印加され、第１ワード線に前記プログラムパルスが印加されている間に、セレクトゲート線に第１電圧より低く第２電圧より高い第３電圧＜Ｖsgd＞が印加される。第２ワード線が選択された書き込み動作におけるプログラム動作＜第２プログラム動作、図８＞では、第２ワード線にプログラムパルスが印加される前に、セレクトゲート線に第１電圧が印加され、且つ第２ワード線に第３電圧よりも低く第２電圧よりも高い第４電圧＜Ｖch＞が印加され、第２ワード線にプログラムパルスが印加されている間に、セレクトゲート線に第３電圧が印加される。
【００９４】
これにより、書き込み動作の信頼性を向上することが可能な半導体記憶装置を提供することが出来る。
【００９５】
尚、上記実施形態において、特定のワード線ＷＬを選択する前後で実行するプログラム動作を切り替える場合を例に説明したが、これに限定されない。例えば、２段階の書き込み動作によってメモリセルの閾値電圧を所望の電圧まで上昇させる場合には、隣り合うワード線ＷＬを交互に選択する場合がある。例えばシーケンサ１７は、各ブロックＢＬＫの書き込み動作において、特定のワード線ＷＬを選択した１回目の書き込み動作から第２プログラム動作を実行するように制御してもよいし、特定のワード線ＷＬを選択した２回目の書き込み動作から第２プログラム動作を実行ように制御しても良い。このような場合においても、以上で説明した実施形態と同様の効果を得る事が出来る。
【００９６】
尚、上記実施形態で説明した書き込み動作において、１つのメモリセルに対して２ビットのデータを記憶させる場合を例に説明したが、これに限定されない。例えば、１つのメモリセルに対して１ビット又は３ビット以上のデータを記憶させても良い。
【００９７】
尚、第２実施形態において、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ７との間にダミートランジスタＤＴを設けた場合を例に説明したが、これに限定されない。例えば、メモリセルトランジスタＭＴ０と選択トランジスタＳＴ２との間にダミートランジスタＤＴを設けても良い。また、直列接続されたメモリセルトランジスタＭＴと、各選択トランジスタとの間には、２個以上のダミートランジスタＤＴが設けられても良い。
【００９８】
尚、上記実施形態においてメモリセルアレイ１１は、メモリセルが半導体基板の上方に三次元に積層された構成で無くても良い。つまり、半導体記憶装置１０のメモリセルアレイ１１は、メモリセルが半導体基板上に二次元に配列された構成であっても良い。
【００９９】
尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
【０１００】
尚、上記各実施形態において、  
（１）読み出し動作では、“Ａ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしてもよい。
【０１０１】
“Ｂ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしてもよい。
【０１０２】
“Ｃ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしてもよい。
【０１０３】
読み出し動作の時間（ｔＲｅａｄ）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間としてもよい。
【０１０４】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
【０１０５】
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０.５Ｖ程度が挙げられる。
【０１０６】
非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としてもよい。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としてもよく、６.０Ｖ以下としてもよい。
【０１０７】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
【０１０８】
書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であってもよい。
【０１０９】
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。
【０１１０】
また、メモリセル間にはエアギャップを形成することができる。  
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１１】
１０…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、１３…ロウデコーダ、１４…入出力回路、１５…レジスタ、１６…ロジック制御回路、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…セレクトゲート線、ＳＧＳ…セレクトゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、ＤＴ…ダミートランジスタ、ＤＷＬ…ダミーワード線
【図１】
2018125052.tif 000003
【図２】
2018125052.tif 000004
【図３】
2018125052.tif 000005
【図４】
2018125052.tif 000006
【図５】
2018125052.tif 000007
【図６】
2018125052.tif 000008
【図７】
2018125052.tif 000009
【図８】
2018125052.tif 000010
【図９】
2018125052.tif 000011
【図１０】
2018125052.tif 000012
【図１１】
2018125052.tif 000013
【図１２】
2018125052.tif 000014