(57)【要約】【課題】  底部領域を備えるスイッチング素子において、オン抵抗を低減する。【解決手段】  スイッチング素子であって、半導体基板と、半導体基板のトレンチの内面を覆っているゲート絶縁層と、トレンチ内に配置されたゲート電極を有している。半導体基板が、ゲート絶縁層に接している第１導電型の第１領域と、第１領域の下側でゲート絶縁層に接している第２導電型のボディ領域と、ボディ領域の下側でゲート絶縁層に接している第１導電型の第２領域と、トレンチの底面でゲート絶縁層に接している第２導電型の底部領域を有している。第２領域が、低濃度領域と、低濃度領域と底部領域の間に配置されており、低濃度領域と底部領域に接しており、底部領域の第２導電型不純物濃度よりも低いとともに低濃度領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する中間濃度領域を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング素子であって、
半導体基板と、
前記半導体基板の上面に設けられたトレンチと、
前記トレンチの内面を覆っているゲート絶縁層と、
前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極、
を有しており、
前記半導体基板が、
前記トレンチの側面で前記ゲート絶縁層に接している第１導電型の第１領域と、
前記第１領域の下側の前記トレンチの前記側面で前記ゲート絶縁層に接している第２導電型のボディ領域と、
前記ボディ領域の下側の前記トレンチの前記側面で前記ゲート絶縁層に接しており、前記ボディ領域によって前記第１領域から分離されている第１導電型の第２領域と、
前記トレンチの底面で前記ゲート絶縁層に接しており、前記第２領域に接している第２導電型の底部領域、
を有しており、
前記第２領域が、
低濃度領域と、
前記低濃度領域と前記底部領域の間に配置されており、前記低濃度領域と前記底部領域に接しており、前記底部領域の第２導電型不純物濃度よりも低いとともに前記低濃度領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する中間濃度領域、
を有する、
スイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子に関する。
【０００２】
特許文献１には、ｎ型のソース領域、ｐ型のボディ領域、及び、ｎ型のドリフト領域を有するＭＯＳＦＥＴ（すなわち、ｎチャネル型のＭＯＳＦＥＴ）が開示されている。このＭＯＳＦＥＴは、トレンチ型のゲート電極と、トレンチの底面でゲート絶縁層に接するｐ型の底部領域を有する。底部領域は、ドリフト領域に接している。
【０００３】
特許文献１のＭＯＳＦＥＴでは、ターンオフ時に、ボディ領域からドリフト領域に空乏層が伸びる。さらに、底部領域からドリフト領域にも空乏層が伸びる。底部領域から伸びる空乏層によって、ゲート絶縁層に印加される電界を緩和することができる。したがって、このＭＯＳＦＥＴは、耐圧が高い。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１４２２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１のＭＯＳＦＥＴがターンオンする時には、ボディ領域からドリフト領域に伸びていた空乏層がボディ領域に向かって収縮し、底部領域からボディ領域に伸びていた空乏層が底部領域に向かって収縮する。このため、ドリフト領域に、空乏化していない領域（以下、非空乏化領域という場合がある）が広がる。また、ターンオンするときに、チャネルによってソース領域とドリフト領域が接続される。すると、電子が、ソース領域、チャネル、及び、ドリフト領域を通って流れる。このとき、電子は、ドリフト領域の非空乏化領域を通って流れる。
【０００６】
ＭＯＳＦＥＴがオンしている状態においても、底部領域の近傍のドリフト領域には空乏層が残存する。このため、ドリフト領域内の電流経路（すなわち、非空乏化領域）が残存する空乏層によって狭められる。このため、特許文献１のＭＯＳＦＥＴは、オン抵抗が高い。なお、この問題は、ｎチャネル型のＭＯＳＦＥＴのみならず、底部領域を備える他のスイッチング素子（例えば、ｐチャネル型のＭＯＳＦＥＴ等）でも生じる。したがって、本明細書では、この種のスイッチング素子においてオン抵抗を低減する技術を提供する。
【課題を解決するための手段】
【０００７】
本明細書が開示するスイッチング素子は、半導体基板と、前記半導体基板の上面に設けられたトレンチと、前記トレンチの内面を覆っているゲート絶縁層と、前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極を有している。前記半導体基板が、前記トレンチの側面で前記ゲート絶縁層に接している第１導電型の第１領域と、前記第１領域の下側の前記トレンチの前記側面で前記ゲート絶縁層に接している第２導電型のボディ領域と、前記ボディ領域の下側の前記トレンチの前記側面で前記ゲート絶縁層に接しており、前記ボディ領域によって前記第１領域から分離されている第１導電型の第２領域と、前記トレンチの底面で前記ゲート絶縁層に接しており、前記第２領域に接している第２導電型の底部領域を有している。前記第２領域が、低濃度領域と、前記低濃度領域と前記底部領域の間に配置されており、前記低濃度領域と前記底部領域に接しており、前記底部領域の第２導電型不純物濃度よりも低いとともに前記低濃度領域の第１導電型不純物濃度よりも高い第１導電型不純物濃度を有する中間濃度領域を有する。
【０００８】
なお、上記の第１導電型と第２導電型の一方がｎ型を意味し、他方がｐ型を意味する。すなわち、第１導電型がｎ型を意味する場合には第２導電型がｐ型を意味し、第１導電型がｐ型を意味する場合には第２導電型がｎ型を意味する。
【０００９】
このスイッチング素子は、第１領域、ボディ領域、第２領域及び底部領域を有する。例えば、ｎチャネル型のＭＯＳＦＥＴにおいては、ｎ型ソース領域は第１領域の一例であり、ｎ型ドリフト領域は第２領域の一例である。このスイッチング素子では、第２領域が、低濃度領域と中間濃度領域を有する。中間濃度領域は、底部領域と低濃度領域の間に配置されている。スイッチング素子がターンオフするときには、底部領域と第２領域の間の電位差が大きいので、底部領域から第２領域に広く空乏層が伸びる。したがって、底部領域から伸びる空乏層は、中間濃度領域を越えて低濃度領域まで広がる。第２領域に広く空乏層が伸びるので、このＭＯＳＦＥＴは高い耐圧を有する。スイッチング素子がターンオンするときには、底部領域と第２領域の間の電位差が小さくなるので、底部領域から第２領域に伸びていた空乏層が底部領域に向かって収縮する。但し、スイッチング素子がオンしても、底部領域の近傍の第２領域に空乏層が残存する。このスイッチング素子では、底部領域の近傍の第２領域が、中間濃度領域によって構成されている。中間濃度領域は、低濃度領域よりも高い第１導電型不純物濃度を有するので、空乏化され難い。したがって、底部領域の近傍に残存する空乏層の幅は小さい。このため、第２領域の広い範囲が非空乏化領域となり、第２領域の電流経路が広い。したがって、このスイッチング素子は、低いオン抵抗を有する。このように、この構成によれば、耐圧が高いとともにオン抵抗が低いスイッチング素子を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】ＭＯＳＦＥＴの断面図。
【図２】ＭＯＳＦＥＴの製造工程の説明図。
【図３】ＭＯＳＦＥＴの製造工程の説明図。
【図４】ＭＯＳＦＥＴの製造工程の説明図。
【図５】ＭＯＳＦＥＴの製造工程の説明図。
【図６】ＭＯＳＦＥＴの製造工程の説明図。
【発明を実施するための形態】
【００１１】
図１に示す実施形態のＭＯＳＦＥＴ１０は、半導体基板１２を有している。半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、図１の紙面に対して垂直な方向に長く伸びている。複数のトレンチ２２は、間隔を開けて配列されている。
【００１２】
各トレンチ２２の内面は、ゲート絶縁層２４によって覆われている。ゲート絶縁層２４は、底部絶縁層２４ａと側面絶縁膜２４ｂを有している。底部絶縁層２４ａは、トレンチ２２の底部に配置されている。底部絶縁層２４ａは、トレンチ２２の深さ方向に厚く形成されている。底部絶縁層２４ａは、トレンチ２２の底面と、トレンチ２２の底面近傍の側面を覆っている。側面絶縁膜２４ｂは、底部絶縁層２４ａの上側に位置するトレンチ２２の側面を覆っている。各トレンチ２２内には、底部絶縁層２４ａの上部にゲート電極２６が配置されている。すなわち、ゲート電極２６とトレンチ２２の底面の間の絶縁層が、底部絶縁層２４ａである。各ゲート電極２６は、ゲート絶縁層２４（すなわち、底部絶縁層２４ａと側面絶縁膜２４ｂ）によって半導体基板１２から絶縁されている。側面絶縁膜２４ｂの厚み（すなわち、トレンチ２２の側面とゲート電極２６の側面の間の間隔）は、底部絶縁層２４ａの厚み（すなわち、底部絶縁層２４ａの上面と下面の間の幅）よりも薄い。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
【００１３】
半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
【００１４】
半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５及び複数の底部領域３６が設けられている。
【００１５】
各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の側面において、側面絶縁膜２４ｂに接している。各ソース領域３０は、トレンチ２２の側面の上端部において、側面絶縁膜２４ｂに接している。
【００１６】
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、高濃度領域３２ａと低濃度領域３２ｂを有している。高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。高濃度領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。高濃度領域３２ａは、上部電極７０にオーミック接触している。低濃度領域３２ｂは、高濃度領域３２ａとソース領域３０の下側に配置されている。低濃度領域３２ｂは、トレンチ２２の側面において、側面絶縁膜２４ｂに接している。すなわち、低濃度領域３２ｂは、ソース領域３０の下側で、側面絶縁膜２４ｂに接している。ボディ領域３２の下端（すなわち、低濃度領域３２ｂの下端）は、ゲート電極２６の下端（すなわち、底部絶縁層２４ａの上面）よりも上側に配置されている。
【００１７】
ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、トレンチ２２の側面において、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。すなわち、ドリフト領域３４は、ボディ領域３２の下側で、側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。ドリフト領域３４は、中間濃度領域３４ａと低濃度領域３４ｂを有する。中間濃度領域３４ａと低濃度領域３４ｂについては、後に詳述する。
【００１８】
ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。
【００１９】
各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、底部絶縁層２４ａに接している。各底部領域３６は、対応するトレンチ２２の底面に沿って長く伸びている。各底部領域３６は、対応するトレンチ２２の底面全域で底部絶縁層２４ａに接している。各底部領域３６の周囲は、ドリフト領域３４に囲まれている。各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。したがって、各底部領域３６の電位はフローティングしている。なお、他の実施形態においては、図示しない位置で、各底部領域３６がボディ領域３２に接続されていてもよい。この場合、各底部領域３６がボディ領域３２と同電位となる。
【００２０】
上述したように、ドリフト領域３４は、中間濃度領域３４ａと低濃度領域３４ｂを有する。中間濃度領域３４ａのｎ型不純物濃度は、低濃度領域３４ｂのｎ型不純物濃度よりも高い。また、中間濃度領域３４ａのｎ型不純物濃度は、底部領域３６のｐ型不純物濃度よりも低い。
【００２１】
各中間濃度領域３４ａは、各底部領域３６に隣接する範囲に配置されている。ドリフト領域３４が各底部領域３６に接する部分の全体が、中間濃度領域３４ａによって構成されている。低濃度領域３４ｂは、底部領域３６の反対側から中間濃度領域３４ａに接している。したがって、底部領域３６と低濃度領域３４ｂの間に中間濃度領域３４ａが挟まれている。低濃度領域３４ｂは、中間濃度領域３４ａによって底部領域３６から分離されている。低濃度領域３４ｂは、ドリフト領域３４の大部分を構成している。低濃度領域３４ｂは、ボディ領域３２の下側で側面絶縁膜２４ｂ及び底部絶縁層２４ａに接している。また、低濃度領域３４ｂは、ドレイン領域３５に接している。中間濃度領域３４ａは、低濃度領域３４ｂによって、ボディ領域３２及びドレイン領域３５から分離されている。
【００２２】
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、側面絶縁膜２４ｂに接する範囲のボディ領域３２（低濃度領域３２ｂ）にチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。以下に、ＭＯＳＦＥＴ１０のターンオフ時とターンオン時の動作について、詳細に説明する。
【００２３】
ＭＯＳＦＥＴ１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分だけ高い電位まで上昇する。
【００２４】
下部電極７２の電位の上昇に伴って、ドレイン領域３５及びドリフト領域３４の電位も上昇する。すなわち、中間濃度領域３４ａと低濃度領域３４ｂの電位が上昇する。低濃度領域３４ｂの電位が上昇すると、ボディ領域３２と低濃度領域３４ｂの間に電位差が生じる。このため、ボディ領域３２と低濃度領域３４ｂの界面のｐｎ接合に逆電圧が印加される。したがって、ボディ領域３２から低濃度領域３４ｂに空乏層が広がる。また、中間濃度領域３４ａの電位が上昇すると、底部領域３６と中間濃度領域３４ａの間に電位差が生じる。このため、底部領域３６と中間濃度領域３４ａの界面のｐｎ接合に逆電圧が印加される。したがって、底部領域３６から中間濃度領域３４ａに空乏層が広がる。中間濃度領域３４ａのｎ型不純物濃度が高いので、ターンオフ前に中間濃度領域３４ａに高濃度にキャリアが存在する。このため、中間濃度領域３４ａには空乏層が広がり難い。しかしながら、ターンオフ時に底部領域３６と中間濃度領域３４ａの間に生じる電位差が大きいので、底部領域３６から中間濃度領域３４ａに広く空乏層が伸びる。底部領域３６から伸びる空乏層は、中間濃度領域３４ａの全体を空乏化させるとともに低濃度領域３４ｂまで達する。底部領域３６から低濃度領域３４ｂの広い範囲に空乏層が伸びる。このように底部領域３６からドリフト領域３４に空乏層が伸びることで、ゲート絶縁層２４に電界が集中することが抑制される。したがって、ＭＯＳＦＥＴ１０は、高い耐圧を有する。
【００２５】
ＭＯＳＦＥＴ１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、側面絶縁膜２４ｂに接している範囲のボディ領域３２（低濃度領域３２ｂ）に電子が引き寄せられる。これによって、この範囲のボディ領域３２がｐ型からｎ型に反転し、チャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３４が接続される。これによって、ドリフト領域３４、ドレイン領域３５及び下部電極７２の電位が低下する。ドリフト領域３４の電位が低下すると、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に印加されていた逆電圧が低下する。このため、ボディ領域３２からドリフト領域３４に広がっていた空乏層が、ボディ領域３２に向かって収縮する。これにより、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４、ドレイン領域３５を経由して下部電極７２へ電子が流れるようになる。すなわち、ＭＯＳＦＥＴ１０がオンする。
【００２６】
また、ドリフト領域３４の電位が低下する過程において、底部領域３６からドリフト領域３４に広がっていた空乏層が底部領域３６に向かって収縮する。このため、ドリフト領域３４の抵抗が低下し、上部電極７０から下部電極７２に向かって電子が流れ易くなる。但し、ＭＯＳＦＥＴ１０がオンしていても、底部領域３６の周囲には空乏層が残存する。ＭＯＳＦＥＴ１０は底部領域３６の周囲にｎ型不純物濃度が高い中間濃度領域３４ａを有している。上述したように、中間濃度領域３４ａでは、空乏層が広がり難い。また、ＭＯＳＦＥＴ１０がオンしている場合には、底部領域３６とドリフト領域３４の間の電位差が小さい。したがって、底部領域３６の周囲に残存する空乏層の幅は極めて小さい。
【００２７】
なお、中間濃度領域３４ａが存在せず、低濃度領域３４ｂが直接底部領域３６に接していると、ＭＯＳＦＥＴ１０がオンしているときに、底部領域３６の周囲の比較的広い範囲に空乏層が残存する。例えば、図１の破線９０に示す範囲内で低濃度領域３４ｂ内に空乏層が残存する。この場合、チャネルを通過した電子が、空乏層を避けて低濃度領域３４ｂ内を流れるので、低濃度領域３４ｂ内において電子が流れる経路（すなわち、電流経路）が狭い。特に、２つの空乏層に挟まれた範囲の低濃度領域３４ｂで、電流経路が狭い。したがって、中間濃度領域３４ａが存在しない場合には、ＭＯＳＦＥＴのオン抵抗は高い。
【００２８】
これに対し、本実施形態のＭＯＳＦＥＴ１０では、中間濃度領域３４ａ内で空乏層が広がり難いので、残存する空乏層が、中間濃度領域３４ａ内のみに存在し、低濃度領域３４ｂには届いていない。このため、チャネルを通った電子が低濃度領域３４ｂの全体を流れることができる。すなわち、ドリフト領域３４内において、電子が流れる経路（すなわち、電流経路）が広い。したがって、ＭＯＳＦＥＴ１０は、低いオン抵抗を有する。
【００２９】
次に、実施形態のＭＯＳＦＥＴ１０の製造方法について説明する。まず、図２に示すように、ドレイン領域３５上に、低濃度領域３４ｂと低濃度領域３２ｂをエピタキシャル成長させる。次に、低濃度領域３２ｂに不純物を注入することで、ソース領域３０と高濃度領域３２ａを形成する。次に、半導体基板１２の上面１２ａを部分的にエッチングすることによって、図３に示すようにトレンチ２２を形成する。次に、トレンチ２２の内面全体を覆うように、絶縁膜２５を形成する。トレンチ２２の側面を覆う部分の絶縁膜２５は、側面絶縁膜２４ｂである。
【００３０】
次に、トレンチ２２の底面に、ｎ型不純物を注入する。ｎ型不純物は、絶縁膜２５を貫通してトレンチ２２の底面を構成する部分の半導体層（すなわち、半導体基板１２）に注入される。その後、注入したｎ型不純物を活性化させることで、図４に示すように、トレンチ２２の底面に露出する範囲に、中間濃度領域３４ａが形成される。
【００３１】
次に、トレンチ２２の底面に、ｐ型不純物を注入する。ｐ型不純物は、絶縁膜２５を貫通してトレンチ２２の底面を構成する部分の半導体層に注入される。その後、注入したｐ型不純物を活性化させることで、図５に示すように、トレンチ２２の底面に露出する範囲に、底部領域３６を形成する。
【００３２】
なお、中間濃度領域３４ａと底部領域３６を形成する工程では、注入されるｎ型不純物の分布範囲が、注入されるｐ型不純物の分布範囲よりも広くなるように、各不純物の注入条件と活性化条件を調整する。また、中間濃度領域３４ａと底部領域３６を形成する工程では、トレンチ２２の底面近傍では、ｐ型不純物濃度がｎ型不純物濃度よりも高くなるように、各不純物の注入条件と活性化条件を調整する。これによって、図５に示すように、底部領域３６の周囲に中間濃度領域３４ａが存在する構造を形成することができる。
【００３３】
次に、図６に示すように、トレンチ２２内に、底部絶縁層２４ａとゲート電極２６を形成する。その後、層間絶縁膜２８、上部電極７０、下部電極７２等を形成することで、図１のＭＯＳＦＥＴ１０が完成する。
【００３４】
なお、底部領域３６とボディ領域３２とを図示しない位置で接続する場合には、トレンチ２２の側面の一部にｐ型不純物を注入して、底部領域３６とボディ領域３２とを接続するｐ型領域を形成してもよい。
【００３５】
また、上述した実施形態では、ｎチャネル型のＭＯＳＦＥＴについて説明したが、ｐチャネル型のＭＯＳＦＥＴに本明細書に開示の技術を適用してもよい。上記実施形態において、ｎ型領域とｐ型領域を反転させることで、ｐチャネル型のＭＯＳＦＥＴが得られる。
【００３６】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３７】
１０    ：ＭＯＳＦＥＴ
１２    ：半導体基板
２２    ：トレンチ
２４    ：ゲート絶縁層
２４ａ  ：底部絶縁層
２４ｂ  ：側面絶縁膜
２６    ：ゲート電極
２８    ：層間絶縁膜
３０    ：ソース領域
３２    ：ボディ領域
３４    ：ドリフト領域
３４ａ  ：中間濃度領域
３４ｂ  ：低濃度領域
３５    ：ドレイン領域
３６    ：底部領域
７０    ：上部電極
７２    ：下部電極
【図１】
2018085383.tif 000003
【図２】
2018085383.tif 000004
【図３】
2018085383.tif 000005
【図４】
2018085383.tif 000006
【図５】
2018085383.tif 000007
【図６】
2018085383.tif 000008