(57)【要約】【課題】一つの実施形態は、電圧降下を小さく抑えることが可能で、周波数特性が安定なインピーダンスを有するアクティブインダクタを提供することを目的とする。【解決手段】一つの実施形態によれば、アクティブインダクタは、ソースが電源供給線に接続され、ドレインが出力端に接続された第１導電型のＭＯＳトランジスタを有する。前記第１導電型のＭＯＳトランジスタのゲートと前記電源供給線との間の容量を有する。前記第1導電型のトランジスタのドレインとゲート間に接続されたダイオード素子を有する。前記ダイオード素子に順方向のバイアス電流を供給する電流源を有する。【選択図】図１
2018110281.tif 000002
【特許請求の範囲】
【請求項１】
ソースが電源供給線に接続され、ドレインが出力端に接続された第１導電型のＭＯＳトランジスタと、
前記第１導電型のＭＯＳトランジスタのゲートと前記電源供給線との間の容量と、
前記第１導電型のＭＯＳトランジスタのドレインとゲート間に接続されたダイオード素子と、
前記ダイオード素子に順方向のバイアス電流を供給する電流源と、
を具備することを特徴とするアクティブインダクタ。
【請求項２】
前記ダイオード素子は、前記第１導電型のＭＯＳトランジスタのドレインにドレインとゲートが接続され、前記第１導電型のＭＯＳトランジスタのゲートにソースが接続された第２導電型のＭＯＳトランジスタを備えることを特徴とする請求項１に記載のアクティブインダクタ。
【請求項３】
前記電流源は、前記第２導電型のＭＯＳトランジスタの伝達コンダクタンスにおけるキャリアの移動度の寄与を相殺する電流を供給することを特徴とする請求項２に記載のアクティブインダクタ。
【請求項４】
前記容量は、前記第１導電型のＭＯＳトランジスタのゲート・ソース間の寄生容量であることを特徴とする請求項１から３のいずれか一項に記載のアクティブインダクタ。
【請求項５】
請求項１に記載のアクティブインダクタを負荷とする増幅回路。
【請求項６】
前記増幅回路は、
請求項１に記載のアクティブインダクタの構成を有する第１の負荷と、
請求項１に記載のアクティブインダクタの構成を有する第２の負荷と、
ドレインが前記第１の負荷に接続され、ゲートが第１の信号入力端に接続された第２導電型の第１のＭＯＳトランジスタと、
ドレインが前記第２の負荷に接続され、ゲートが第２の信号入力端に接続された第２導電型の第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのソースにバイアス電流を供給する電流源と、
前記第１のＭＯＳトランジスタのドレインに接続された第１の信号出力端と、
前記第２のＭＯＳトランジスタのドレインに接続された第２の信号出力端と、
を備える差動増幅回路であることを特徴とする請求項５に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、アクティブインダクタ及び増幅回路に関する。
【背景技術】
【０００２】
従来、トランジスタ等の能動素子と抵抗や容量等の受動素子を組み合わせ、インダクタに相当する特性を持つアクティブインダクタ、及び、そのアクティブインダクタを負荷とする増幅回路の技術が開示されている。
【０００３】
増幅回路の負荷における直流電圧降下は、増幅回路のダイナミックレンジの低下を招く。また、負荷の周波数特性により増幅回路の周波数特性が影響を受ける。この為、電圧降下が小さく、また、周波数特性が安定なアクティブインダクタが望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３４３３７３号公報
【特許文献２】特開２００９−２１２７２９号公報
【特許文献３】特開昭６２−１８８５１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、直流電圧降下を小さく抑えることが可能で、周波数特性が安定なインピーダンスを有するアクティブインダクタを提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、アクティブインダクタは、ソースが電源供給線に接続され、ドレインが出力端に接続された第１導電型のＭＯＳトランジスタを有する。前記第１導電型のＭＯＳトランジスタのゲートと前記電源供給線との間の容量を有する。前記第1導電型のトランジスタのドレインとゲート間に接続されたダイオード素子を有する。前記ダイオード素子に順方向のバイアス電流を供給する電流源を有する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態のアクティブインダクタの構成を示す図である。
【図２】図２は、第１の実施形態のアクティブインダクタの特性を説明する為の図である。
【図３】図３は、第２の実施形態の差動増幅回路の構成を示す図である。
【図４】図４は、第２の実施形態の差動増幅回路の周波数特性を示す図である。
【図５】図５は、第３の実施形態のアクティブインダクタの構成を示す図である。
【図６】図６は、第４の実施形態の差動増幅回路の構成を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかるアクティブインダクタ及び増幅回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態のアクティブインダクタの構成を示す図である。本実施形態のアクティブインダクタ１は、電源電圧ＶＤＤが印加される電源供給線１０にソースが接続されたＰＭＯＳトランジスタ１１を備える。ＰＭＯＳトランジスタ１１のドレインは、出力端１５に接続される。
【００１０】
ＰＭＯＳトランジスタ１１のゲート・ドレイン間には、ダイオード接続を構成するＮＭＯＳトランジスタ１２を有する。ＮＭＯＳトランジスタ１２は、ドレインとゲートがＰＭＯＳトランジスタ１１のドレインに接続され、ソースがＰＭＯＳトランジスタ１１のゲートに接続される。ＮＭＯＳトランジスタ１２によりダイオード素子を構成した場合、ＮＭＯＳトランジスタのドレインからソースに電流が流れ、順バイアスの状態となる。
【００１１】
ＰＭＯＳトランジスタ１１のゲートと電源供給線１０の間には容量１３を有する。容量１３は、コンデンサ等の容量素子で構成しても良いし、ＰＭＯＳトランジスタ１１のゲート・ソース間の寄生容量により構成しても良い。
【００１２】
ＮＭＯＳトランジスタ１２のソースには、電流源１４が接続される。電流源１４は、ＮＭＯＳトランジスタ１２に順方向のバイアス電流を供給する。
【００１３】
本実施形態の電源供給線１０と出力端１５間の小信号インピーダンスＺＡＩは、次の式１で示される。
【数１】
2018110281.tif 000003
【００１４】
式（１）において、ｇｍＰはＰＭＯＳトランジスタ１１の伝達コンダクタンス、ｇｍＮはＮＭＯＳトランジスタ１２の伝達コンダクタンス、ｓはラプラス変換子、Ｃは容量１３の容量値を示す。式（１）より、アクティブインダクタの特性を有することが分かる。
【００１５】
ＮＭＯＳトランジスタ１２のソース・ドレイン間、すなわち、図１に示す点Ｐと点Ｘ間の電圧降下ＶＰＸは、次の式（２）で示される。尚、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２は、飽和領域で動作させる。
【数２】
2018110281.tif 000004
【００１６】
式（２）において、ＶｔｈＮは、ＮＭＯＳトランジスタ１２のしきい値、μＮは電子の移動度、ＣＯＸはＮＭＯＳトランジスタ１２のゲート酸化膜の厚さ、ＷＮはゲート幅、ＬＮはゲート長、ＩＡは電流源１４の電流値を示す。ＰＭＯＳトランジスタ１１のゲート電流は無視出来る為、電流源１４から供給される電流ＩＡは、実質的に、ＮＭＯＳトランジスタ１２のバイアス電流となる。
【００１７】
図２は、第１の実施形態のアクティブインダクタの特性を説明する為の図である。横軸に電流源１４の電流値ＩＡ、縦軸に点Ｐと点Ｘ間の電圧降下ＶＰＸのシミュレーション結果を示す。図２において、特性曲線１００は、アクティブインダクタ１のシミュレーション結果を示す。特性曲線２００は、ＮＭＯＳトランジスタ１２に代えて抵抗を接続した場合のシミュレーション結果を示す。
【００１８】
特性曲線１００が示す様に、アクティブインダクタ１によれば、バイアス電流が小さい場合でも、大きな電圧降下を得ることが出来る。電圧降下ＶＰＸは、点Ｘの電位に対し点Ｐの電位を電源電圧ＶＤＤ側に引き上げる電圧である。すなわち、点Ｘの電位よりもＮＭＯＳトランジスタ１２による電圧降下ＶＰＸ分だけ、点Ｐの電位は高くなる。ＮＭＯＳトランジスタ１２により、小さな電流で大きな電圧降下ＶＰＸを生じさせることが出来る為、出力端１５の電圧の低下を効率的に抑制することが出来る。これにより、アクティブインダクタ１を負荷として用いた場合、負荷における直流電圧降下が抑制できる為、電源電圧ＶＤＤを低くすることが可能となり、低電圧化、低消費電力化を図ることが可能になる。
【００１９】
アクティブインダクタ１のインピーダンスＺＡＩは、式１で示される様に、容量Ｃと、ＰＭＯＳトランジスタ１１の伝達コンダクタンスｇｍＰ、及びＮＭＯＳトランジスタ１２の伝達コンダクタンスｇｍＮによって示される。伝達コンダクタンスｇｍＰ、ｇｍＮは、夫々、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２に供給するバイアス電流によって調整することが出来る。この為、インピーダンスＺＡＩの変動因子は容量Ｃのみとなる為、安定したインピーダンスを提供することが出来る。これにより、アクティブインダクタ１を負荷として用いた場合、回路設計が容易になる。
【００２０】
尚、特性曲線２００が示す様に、抵抗を用いて構成した場合には、抵抗に流すバイアス電流を大きくすることで出力端１５の電位を引き上げ、アクティブインダクタ１による電圧降下を小さくすることが出来る。しかし、この場合には、バイアス電流の増加により消費電力の増加を招くことになる。
【００２１】
（第２の実施形態）
図３は、第２の実施形態の差動増幅回路の構成を示す図である。第１の実施形態に対応する構成要素には同一の符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。本実施形態の差動増幅回路は、電源供給線１０、２０の間に、ソースが共通に接続されて差動対を構成するＮＭＯＳトランジスタ４１、４２を有する。電源供給線２０は、接地電位ＶＳＳが印加される。ＮＭＯＳトランジスタ４１のドレインにはアクティブインダクタ１Ａが負荷として接続され、ＮＭＯＳトランジスタ４２のドレインにはアクティブインダクタ１Ｂが負荷として接続される。
【００２２】
アクティブインダクタ１Ａ、１Ｂは、図１に示すアクティブインダクタ１と同じ構成を有する。アクティブインダクタ１ＡのＮＭＯＳトランジスタ１５は、コンデンサ１３と電源供給線２０との間に接続され、ＮＭＯＳトランジスタ１２に順方向のバイアス電流ＩＡを供給する電流源を構成する。
【００２３】
アクティブインダクタ１Ｂは、電源供給線１０にソースが接続されたＰＭＯＳトランジスタ２１を備える。ＰＭＯＳトランジスタ２１のドレインは、信号出力端４６に接続される。ＰＭＯＳトランジスタ２１のゲート・ドレイン間には、ダイオード接続を構成するＮＭＯＳトランジスタ２２を有する。ＮＭＯＳトランジスタ２２は、ドレインとゲートがＰＭＯＳトランジスタ２１のドレインに接続され、ソースがＰＭＯＳトランジスタ２１のゲートに接続される。
【００２４】
ＰＭＯＳトランジスタ２１のゲートと電源供給線１０の間に容量２３を有する。容量２３は、コンデンサ等の容量素子で構成しても良いし、ＰＭＯＳトランジスタ２１のゲート・ドレイン間の寄生容量により構成しても良い。
【００２５】
ＮＭＯＳトランジスタ２２のソースには、ＮＭＯＳトランジスタ２５のドレインが接続される。ＮＭＯＳトランジスタ２５は、コンデンサ２３と電源供給線２０との間に接続され、ＮＭＯＳトランジスタ２２に順方向のバイアス電流を供給する電流源を構成する。ＮＭＯＳトランジスタ２２によって、図３に示す点Ｙと点Ｑ間に生じる電圧降下ＶＹＱが、ＰＭＯＳトランジスタ２１のドレイン電位を電源電圧ＶＤＤ側に引き上げる様に作用し、アクティブインダクタ１Ｂによる直流電圧降下を抑制する。
【００２６】
ＮＭＯＳトランジスタ４１、４２の共通ソースと電源供給線２０との間には、ＮＭＯＳトランジスタ４０が接続され、ＮＭＯＳトランジスタ４１、４２にバイアス電流を供給する。ＮＭＯＳトランジスタ１５、２５、４０は、共通のバイアス回路３０によってバイアスされる。ＮＭＯＳトランジスタ４１、４２のゲートは、夫々、信号入力端４３、４４に接続される。コンデンサ５０、５１は信号出力端４５、４６からの出力信号が供給される容量性負荷を示す。
【００２７】
バイアス回路３０は、ゲートが共通接続されたＮＭＯＳトランジスタ３３と３４を有する。ＮＭＯＳトランジスタ３３、３４のゲートとＮＭＯＳトランジスタ１５、２５、４０のゲートは共通接続され、カレントミラー回路を構成している。
【００２８】
ＮＭＯＳトランジスタ３３のソースと電源供給線２０の間には抵抗３５が接続される。ＮＭＯＳトランジスタ３３のドレインには、ＰＭＯＳトランジスタ３１のドレインとゲートが接続される。ＰＭＯＳトランジスタ３１のソースは電源供給線１０に接続される。ＮＭＯＳトランジスタ３４のドレインには、ＰＭＯＳトランジスタ３２のドレインが接続される。ＰＭＯＳトランジスタ３２のソースは電源供給線１０に接続され、ゲートはＰＭＯＳトランジスタ３１のゲートに接続される。
【００２９】
バイアス回路３０は、電源電圧ＶＤＤの変動の影響を受けない電圧不感型であり、ＮＭＯＳトランジスタ３３のドレイン電流Ｉは、式（３）で示される。尚、各ＮＭＯＳトランジスタの基板バイアスとして接地電位ＶＳＳが印加され、各ＰＭＯＳトランジスタの基板バイアスとして電源電圧ＶＤＤが印加される。
【数３】
2018110281.tif 000005
【００３０】
式（３）において、μＮは電子の移動度、ＣＯＸはＮＭＯＳトランジスタ３３のゲート酸化膜の厚さ、ＷＮはゲート幅、ＬＮはゲート長、Ｒｓは抵抗３５の抵抗値、ＫはＮＭＯＳトランジスタ３４に対するＮＭＯＳトランジスタ３３の面積比を示す。
【００３１】
一方、ＭＯＳトランジスタに電流Ｉのバイアス電流を流した時の伝達コンダクタンスｇｍは、式（４）で示される。
【数４】
2018110281.tif 000006
【００３２】
式（４）において、ＣＯＸはゲート酸化膜の厚み、Ｗはゲート幅、Ｌはゲート長を示す。μはキャリアの移動度で、ＮＭＯＳトランジスタの場合は電子、ＰＭＯＳトランジスタの場合は、正孔の移動度である。
【００３３】
式（３）を式（４）に代入することで、式（５）に示す関係が得られる。
【数５】
2018110281.tif 000007
【００３４】
ＰＭＯＳトランジスタ３１と３２はカレントミラー回路を構成する為、面積比を１にすると電流Ｉに等しい電流がＰＭＯＳトランジスタ３２に流れる。この為、ＮＭＯＳトランジスタ３４、１５、２５、４０の面積比を所定の比にすることにより、電流Ｉに対して所定の比の電流をＮＭＯＳトランジスタ１５、２５、４０からＮＭＯＳトランジスタ４１、４２、及びＮＭＯＳトランジスタ１２、２２に供給することが出来る。
【００３５】
式（３）に示される電流Ｉは、キャリア（電子）の移動度μＮの逆数（１／μＮ）に比例する。式（４）に示す伝達コンダクタンスｇｍは、移動度μ（ＮＭＯＳトランジスタの場合は電子の移動度μＮ）に比例する為、供給される電流Ｉによって、ＮＭＯＳトランジスタの伝達コンダクンスｇｍにおけるキャリア（電子）の移動度μの項がなくなる。すなわち、電流Ｉの供給により伝達コンダクタンスｇｍにおける移動度μの寄与が相殺される。
【００３６】
この為、ＮＭＯＳトランジスタ１２、２２、４１、４２の伝達コンダクタンスｇｍを電圧変動に影響されない、安定した値にすることが出来る。更に、抵抗３５として、温度係数が小さい抵抗を用いることにより温度変化の少ない伝達コンダクタンスｇｍを得ることが出来る。
【００３７】
図４は、第２の実施形態の差動増幅回路の周波数特性を示す図である。特性曲線３００は、電源電圧ＶＤＤが０．９５Ｖ、温度が１２５℃の場合を示し、特性曲線４００は電源電圧ＶＤＤが１．０５Ｖ、温度が−２５℃の場合を示す。伝達コンダクタンスｇｍにおけるキャリアの移動度μの寄与を相殺させる電流を、ＮＭＯＳトランジスタ１２、２２、４１、４２に供給することにより、これらのＮＭＯＳトランジスタの伝達コンダクタンスｇｍが安定する。これにより、電源電圧ＶＤＤ、及び温度変化に対して広い周波数帯において安定した周波数特性を示すことがわかる。
【００３８】
また、アクティブインダクタ１の小信号インピーダンスＺＡＩは、式１で示される。従って、アクティブインダクタ１の零点周波数ｆ０は、ｇｍＮ／２πＣとなり、極周波数ｆＰはｇｍＰ／２πＣとなる。すなわち、いずれの周波数も伝達コンダクタンスｇｍＰ、ｇｍＮによって調整できる為、ＰＭＯＳトランジスタ１１、及びＮＭＯＳトランジスタ１２に供給するバイアス電流の調整で調整することが出来る。この為、本実施形態のアクティブインダクタを負荷とする差動増幅回路の周波数特性の調整が容易になる。
【００３９】
また、アクティブインダクタ１Ａ、１Ｂにおける電圧降下が抑制される為、電源電圧ＶＤＤの低電圧化を図ることが可能となり、消費電力を軽減することが出来る。
【００４０】
（第３の実施形態）
図５は、第３の実施形態のアクティブインダクタの構成を示す図である。本実施形態のアクティブインダクタ１は、図１に示すＭＯＳトランジスタの導電型をＰ型からＮ型へ置き換えた構成を有する。
【００４１】
すなわち、アクティブインダクタ１は、電源供給線２０にソースが接続されたＮＭＯＳトランジスタ５１を備える。ＮＭＯＳトランジスタ５１のドレインは、出力端５５に接続される。
【００４２】
ＮＭＯＳトランジスタ５１のゲート・ドレイン間には、ダイオード接続を構成するＰＭＯＳトランジスタ５２を有する。ＰＭＯＳトランジスタ５２は、ドレインとゲートがＮＭＯＳトランジスタ５１のドレインに接続され、ソースがＮＭＯＳトランジスタ５１のゲートに接続される。ＰＭＯＳトランジスタ５２によりダイオード素子を構成した場合、ソースからドレインに電流が流れる状態が順バイアスの状態となる。
【００４３】
ＮＭＯＳトランジスタ５１のゲートと電源供給線２０の間に容量５３を有する。容量５３は、コンデンサ等の容量素子で構成しても良いし、ＮＭＯＳトランジスタ５１のゲート・ドレイン間の寄生容量により構成しても良い。
【００４４】
ＰＭＯＳトランジスタ５２のソースには、電流源５４が接続される。電流源５４は、ＰＭＯＳトランジスタ５２に順方向のバイアス電流ＩＢを供給する。
【００４５】
アクティブインダクタ１においては、ＰＭＯＳトランジスタ５２の電圧降下ＶＸＰにより、ＮＭＯＳトランジスタ５１のゲート電位がドレインの電位より高くなる。換言すれば、電圧降下ＶＸＰはＮＭＯＳトランジスタ５１のドレインの電位をゲート電位よりも接地電位ＶＳＳ側に引き下げる機能を有する。これにより、出力端５５の電圧の上昇を抑制することが出来る。すなわち、アクティブインダクタ１による直流電圧降下を抑制することが出来る。  
【００４６】
第１の実施形態と同様に、ＰＭＯＳトランジスタ５２により小さいバイアス電流によって大きい電圧降下ＶＸＰを生じさせることが出来る為、アクティブインダクタ１による直流電圧降下を効率的に抑制することが出来る。
【００４７】
（第４の実施形態）
図６は、第４の実施形態の差動増幅回路の構成を示す図である。本実施形態の差動増幅回路は、図５のアクティブインダクタ１を負荷とする。
【００４８】
本実施形態の差動増幅回路は、ソースが共通に接続されて差動対を構成するＰＭＯトランジスタ８１、８２を有する。ＰＭＯＳトランジスタ８１、８２のゲートは、信号入力端８３、８４に接続される。ＰＭＯＳトランジスタ８１のドレインにはアクティブインダクタ１Ａが負荷として接続され、ＰＭＯＳトランジスタ８２のドレインにはアクティブインダクタ１Ｂが負荷として接続される。
【００４９】
電流ＩＢを供給する電流源５４は、ＰＭＯＳトランジスタ５５によって構成される。ＮＭＯＳトランジスタ５１のドレインは、信号出力端８５に接続される。アクティブインダクタ１Ｂは、ＮＭＯＳトランジスタ６１と、ＰＭＯＳトランジスタ６２、６５と、コンデンサ６２を有する。ＮＭＯＳトランジスタ６１は、電源供給線２０にソースが接続される。ＮＭＯＳトランジスタ６１のドレインは、信号出力端８６に接続される。
【００５０】
ＮＭＯＳトランジスタ６１のゲート・ドレイン間には、ダイオード接続を構成するＰＭＯＳトランジスタ６２を有する。ＰＭＯＳトランジスタ６２は、ドレインとゲートがＮＭＯＳトランジスタ２１のドレインに接続され、ソースがＮＭＯＳトランジスタ６１のゲートに接続される。
【００５１】
容量６３は、ＮＭＯＳトランジスタ６１のゲートと電源供給線２０の間に接続される。容量６３は、コンデンサ等の容量素子で構成しても良いし、ＮＭＯＳトランジスタ６１のゲート・ソース間の寄生容量により構成しても良い。
【００５２】
ＰＭＯＳトランジスタ６２のソースには、ＰＭＯＳトランジスタ６５のドレインが接続される。ＰＭＯＳトランジスタ６５は、ＰＭＯＳトランジスタ６２に順方向のバイアス電流を供給する電流源を構成する。
【００５３】
ＰＭＯＳトランジスタ８０、５５、６５は、共通のバイアス回路３０によってバイアスされる。
【００５４】
すなわち、バイアス回路３０は、ゲートが共通接続されたＰＭＯＳトランジスタ７３と７４を有する。ＰＭＯＳトランジスタ７３のソースと電源供給線１０の間には抵抗７５が接続される。
【００５５】
ＰＭＯＳトランジスタ７３のドレインには、ＮＭＯＳトランジスタ７１のドレインとゲートが接続される。ＮＭＯＳトランジスタ７１のソースは、電源供給線２０に接続される。ＰＭＯＳトランジスタ７４のドレインには、ＮＭＯＳトランジスタ７２のドレインが接続される。ＮＭＯＳトランジスタ７２のソースは電源供給線２０に接続され、ゲートはＮＭＯＳトランジスタ７１のゲートに接続される。
【００５６】
本実施形態の差動増幅回路は、アクティブインダクタ１Ａ、１Ｂを負荷とするＰＭＯＳトランジスタ８１、８２を有する。アクティブインダクタ１Ａ、１Ｂにおける電圧降下は、ＰＭＯＳトランジスタ５２、６２の電圧降下によってＮＭＯＳトランジスタ５１、６１のドレインの電位が接地電位ＶＳＳ側に引き下げられることにより抑制される。この為、信号出力端８５、８６の直流電位を下げダイナミックレンジを広げることが出来る為、電源電圧ＶＤＤの低電圧化が可能となる。これにより差動増幅回路の消費電力を抑制することが出来る。
【００５７】
本実施形態においては、ＰＭＯＳトランジスタ７３を流れる電流Ｉは、式（３）において、移動度μＮを正孔の移動度μＰに置き換え、ＣＯＸ、ＷＮ、ＬＮを夫々、ＰＭＯＳトランジスタ７３のゲート酸化膜の厚さ、ゲート幅、ゲート長に置き換え、Ｒｓを抵抗７５の抵抗値、ＫをＰＭＯＳトランジスタ７４に対するＰＭＯＳトランジスタ７３の面積比とすることで示すことが出来る。
【００５８】
ＰＭＯＳトランジスタ５２、６２、８１、８２の伝達コンダクタンスｇｍは、式（４）の移動度μを正孔の移動度μＰに置き換えて示すことが出来る。
【００５９】
ＰＭＯＳトランジスタ７３を流れる電流Ｉに対して所定の比を有する電流を、夫々、ＰＭＯＳトランジスタ７４、５５、６５、８０によりＰＭＯＳトランジスタ５２、６２、８１、８２に供給することが出来る為、これらのＰＭＯＳトランジスタ５２、６２、８１、８２の伝達コンダクタンスｇｍを電源電圧ＶＤＤに依存しない安定した値にすることが出来る。
【００６０】
すなわち、バイアス回路３０によりバイアスされたＰＭＯＳトランジスタ５５、６５、８０から供給される電流は、ＰＭＯＳトランジスタ５２、６２、８１、８２の伝達コンダクンスｇｍにおけるキャリア（正孔）の移動度μの寄与を相殺する電流を供給する為、これらのＰＭＯＳトランジスタ５２、６２、８１、８２の伝達コンダクタンスｇｍを安定化させることが出来る。これにより、差動増幅回路の回路動作を安定させることが出来る。抵抗７５として、温度係数が小さい抵抗を用いることにより温度変化の少ない伝達コンダクタンスｇｍを得ることが出来る為、差動増幅回路の回路動作を安定化させることが出来る。これにより、第２の実施形態と同様、安定した周波数特性を有する差動増幅回路が提供される。
【００６１】
ダイオード接続されたＭＯＳトランジスタの個数は、１個に限らない。例えば、複数段のダイオード接続されたＭＯＳトランジスタを直列接続することにより、アクティブインダクタの出力端の電位を調整することが出来る。ダイオード接続されたＭＯＳトランジスタに代えて、バイポーラトランジスタのベースとエミッタを接続したダイオード接続を用いることも出来る。
【００６２】
また、アクティブインダクタを負荷とする構成は、差動増回路に限定されない。例えば、入力信号をゲートに受けるＭＯＳトランジスタのドレインに負荷として実施形態のアクティブインダクタ１を接続し、ＭＯＳトランジスタのドレインに接続された出力端から出力信号を出力する増幅回路を構成することも出来る。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１  アクティブインダクタ、１０  電源供給線、１１  ＰＭＯＳトランジスタ、１２  ＮＭＯＳトランジスタ、１３  容量、１４  電流源、１５  出力端、２０  電源供給線、３０  バイアス回路、４３及び４４  信号入力端、４５及び４６  信号出力端。
【図１】
2018110281.tif 000008
【図２】
2018110281.tif 000009
【図３】
2018110281.tif 000010
【図４】
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【図５】
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【図６】
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