(57)【要約】【課題】記憶素子と選択トランジスタとを備える半導体装置を提供する。【解決手段】記憶素子と選択トランジスタとを備える半導体装置であって、記憶素子は、フローティングゲートと、フローティングゲートに隣接して設けられ、記憶素子のソースおよびドレインの少なくとも一方として機能する拡散層とを備え、選択トランジスタは、選択ゲートと、選択ゲート上において、選択ゲートに接続するためのコンタクトホールと対応して設けられた第１のコンタクトシリサイドとを備える半導体装置を提供する。また、フローティングゲートおよび拡散層は、フローティングゲートと拡散層とが隣接する領域において、シリサイド化されていなくてよい。【選択図】図１Ａ
2018152469.tif 000002
【特許請求の範囲】
【請求項１】
記憶素子と選択トランジスタとを備える半導体装置であって、
前記記憶素子は、
フローティングゲートと、
前記フローティングゲートに隣接して設けられ、前記記憶素子のソースおよびドレインの少なくとも一方として機能する拡散層と
を備え、
前記選択トランジスタは、
選択ゲートと、
前記選択ゲート上において、前記選択ゲートに接続するためのコンタクトホールと対応して設けられた第１のコンタクトシリサイドと
を備え、
前記フローティングゲートおよび前記拡散層は、前記フローティングゲートと前記拡散層とが隣接する領域において、シリサイド化されていない
半導体装置。
【請求項２】
前記拡散層は、平面視で、前記フローティングゲートから少なくとも０．５μｍ離れた領域において、シリサイド化されていない
請求項１に記載の半導体装置。
【請求項３】
前記拡散層は、前記フローティングゲートと前記選択ゲートとの間において、シリサイド化されていない
請求項１又は２に記載の半導体装置。
【請求項４】
前記拡散層の上面の少なくとも一部に、前記拡散層に接続するためのコンタクトホールと対応して設けられた第２のコンタクトシリサイドを有する
請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記拡散層の上面に設けられた前記コンタクトホールは、平面視で、前記フローティングゲートから少なくとも０．１μｍ離れている
請求項４に記載の半導体装置。
【請求項６】
前記拡散層の上面に設けられたシリサイド層を更に備え、
前記シリサイド層の膜厚は、前記第２のコンタクトシリサイドの膜厚よりも薄い
請求項４または５に記載の半導体装置。
【請求項７】
前記選択トランジスタは、前記選択ゲート上において、少なくとも一部がシリサイド化されていない
請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記フローティングゲートの上面全体がシリサイド化されていない
請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
ポリシリコン層を含む圧力センサを更に備え、
前記圧力センサの前記ポリシリコン層は、シリサイド化されていない
請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
ポリシリコン層を含むデジタル処理回路を更に備え、
前記デジタル処理回路の前記ポリシリコン層は、シリサイド化されている
請求項１から９のいずれか一項に記載の半導体装置。
【請求項１１】
記憶素子と選択トランジスタとを備える半導体装置の製造方法であって、
フローティングゲートと、前記フローティングゲートに隣接して設けられた拡散層とを有する前記記憶素子を形成する段階と、
選択ゲートを有する前記選択トランジスタを形成する段階と、
前記選択ゲート上に、前記選択ゲートに接続するためのコンタクトホールと対応して設けられた第１のコンタクトシリサイドを形成する段階と
を備え、
前記拡散層と前記フローティングゲートとが隣接する部分は、シリサイド化されていない
半導体装置の製造方法。
【請求項１２】
前記フローティングゲートおよび前記選択ゲートを同一の工程で製造する
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記拡散層の上面にシリサイド層を形成する段階を更に備え、
前記シリサイド層を形成する段階は、前記選択ゲートの少なくとも一部を覆うマスクを用いて、前記フローティングゲートと前記選択ゲートとの間の前記拡散層のシリサイド化を防止する
請求項１１又は１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、メモリトランジスタを有する半導体装置において、メモリトランジスタのフローティングゲートに隣接したシリサイド層を形成することが知られている（例えば、特許文献１参照）。
特許文献１  特開２０１０−１７１１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の半導体装置は、フローティングゲートとシリサイド層とが隣接するので、フローティングゲートがシリサイド化されて、フローティングゲートの捕獲した電荷がシリサイド層を介してリークする場合がある。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、記憶素子と選択トランジスタとを備える半導体装置であって、記憶素子は、フローティングゲートと、フローティングゲートに隣接して設けられ、記憶素子のソースおよびドレインの少なくとも一方として機能する拡散層とを備え、選択トランジスタは、選択ゲートと、選択ゲート上において、選択ゲートに接続するためのコンタクトホールと対応して設けられた第１のコンタクトシリサイドとを備える半導体装置を提供する。また、フローティングゲートおよび拡散層は、フローティングゲートと拡散層とが隣接する領域において、シリサイド化されていなくてよい。
【０００５】
拡散層は、平面視で、フローティングゲートから少なくとも０．５μｍ離れた領域において、シリサイド化されていなくてよい。
【０００６】
拡散層は、フローティングゲートと選択ゲートとの間において、シリサイド化されていなくてよい。
【０００７】
半導体装置は、拡散層の上面の少なくとも一部に、拡散層に接続するためのコンタクトホールと対応して設けられた第２のコンタクトシリサイドを有してよい。拡散層の上面に設けられたコンタクトホールは、平面視で、フローティングゲートから少なくとも０．１μｍ離れていてよい。
【０００８】
半導体装置は、拡散層の上面に設けられたシリサイド層を更に備えてよい。シリサイド層の膜厚は、第２のコンタクトシリサイドの膜厚よりも薄くてよい。
【０００９】
選択トランジスタは、選択ゲート上において、少なくとも一部がシリサイド化されていなくてよい。
【００１０】
フローティングゲートの上面全体がシリサイド化されていなくてよい。
【００１１】
半導体装置は、ポリシリコン層を含む圧力センサを更に備えてよい。圧力センサのポリシリコン層は、シリサイド化されていなくてよい。
【００１２】
ポリシリコン層を含むデジタル処理回路を更に備えてよい。デジタル処理回路のポリシリコン層は、シリサイド化されていてよい。
【００１３】
本発明の第２の態様においては、記憶素子と選択トランジスタとを備える半導体装置の製造方法であって、フローティングゲートと、フローティングゲートに隣接して設けられた拡散層とを有する記憶素子を形成する段階と、選択ゲートを有する選択トランジスタを形成する段階と、選択ゲート上に、選択ゲートに接続するためのコンタクトホールと対応して設けられた第１のコンタクトシリサイドを形成する段階とを備える半導体装置の製造方法を提供する。拡散層とフローティングゲートとが隣接する部分は、シリサイド化されていなくてよい。
【００１４】
フローティングゲートおよび選択ゲートを同一の工程で製造してよい。
【００１５】
半導体装置の製造方法は、拡散層の上面にシリサイド層を形成する段階を更に備えてよい。シリサイド層を形成する段階は、選択ゲートの少なくとも一部を覆うマスクを用いて、フローティングゲートと選択ゲートとの間の拡散層のシリサイド化を防止してよい。
【００１６】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１７】
【図１Ａ】実施例１に係る半導体装置１００の構成の一例を示す。
【図１Ｂ】実施例１に係る半導体装置１００のａ−ａ'断面の一例を示す。
【図１Ｃ】実施例１に係る半導体装置１００のｂ−ｂ'断面の一例を示す。
【図２Ａ】比較例１に係る半導体装置５００の構成の一例を示す。
【図２Ｂ】比較例１に係る半導体装置５００のａ−ａ'断面の一例を示す。
【図２Ｃ】比較例１に係る半導体装置５００のｂ−ｂ'断面の一例を示す。
【図３】実施例２に係る半導体装置１００の構成の一例を示す。
【図４】実施例３に係る半導体装置１００の構成の一例を示す。
【図５】実施例４に係る半導体装置１００の構成の一例を示す。
【図６Ａ】デジタル処理回路１４０が有するＭＯＳトランジスタの断面図である。
【図６Ｂ】デジタル処理回路１４０が有するＣＭＯＳトランジスタの平面図である。
【図７】圧力センサ１３０の構成の一例を示す。
【発明を実施するための形態】
【００１８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
［実施例１］
図１Ａは、実施例１に係る半導体装置１００の構成の一例を示す。図１Ｂは、実施例１に係る半導体装置１００のａ−ａ'断面の一例を示す。図１Ｃは、実施例１に係る半導体装置１００のｂ−ｂ'断面の一例を示す。本例の半導体装置１００は、１又は複数の記憶素子ＭＥおよび１又は複数の選択トランジスタＳＴを備える。記憶素子ＭＥおよび選択トランジスタＳＴは、互いに直列に接続される。
【００２０】
また、半導体装置１００は、列方向に配線されたソースラインＳＬおよびビットラインＢＬと、行方向に配線されたワードラインＷＬおよび制御ゲートＣＧとを備える。半導体装置１００は、予め定められた領域をシリサイド化することにより、半導体装置１００の内部抵抗を低減する。一例において、半導体装置１００の配線は、アルミニウムを堆積し、パターニングすることにより形成される。
【００２１】
記憶素子ＭＥは、フローティングゲート１０および拡散層２０ａ，２０ｂを備える。フローティングゲート１０は、電荷の蓄積により、記憶素子ＭＥが記憶する情報を保持する。一例において、フローティングゲート１０は、ポリシリコンを含む。フローティングゲート１０は、フローティングゲート１０と拡散層２０とが隣接する領域において、シリサイド化されていない領域を有する。本例のフローティングゲート１０は、上面全体がシリサイド化されていない。また、フローティングゲート１０は、拡散層２０と隣接する側面がシリサイド化されていないことが好ましい。これにより、フローティングゲート１０に蓄積した電荷のリークが抑制される。フローティングゲート１０が蓄積した電荷のリークを抑制できるのであれば、フローティングゲート１０の一部がシリサイド化されてもよい。
【００２２】
拡散層２０ａおよび拡散層２０ｂは、半導体基板のおもて面側において、フローティングゲート１０に隣接して形成される。本例の拡散層２０ａおよび拡散層２０ｂは、Ｎ＋型の導電型を有するがこれに限られない。拡散層２０ａおよび拡散層２０ｂは、一方が記憶素子ＭＥのソースとして機能し、他方が記憶素子ＭＥのドレインとして機能する。本例では、拡散層２０ａがドレインとして機能し、拡散層２０ｂがソースとして機能する。例えば、拡散層２０ａおよび拡散層２０ｂは、Ｐ型のＳｉ半導体基板にＮ型のドーパントを注入することにより形成される。
【００２３】
拡散層２０ａは、ソースラインＳＬと電気的に接続されている。拡散層２０ａは、上面にコンタクトシリサイド５２を有する。本例の拡散層２０ａは、コンタクト４２およびコンタクトシリサイド５２を介して、ソースラインＳＬと電気的に接続される。コンタクト４２は、コンタクトホールに導電性材料を充填することにより形成される。
【００２４】
拡散層２０ｂは、選択トランジスタＳＴを介して、ビットラインＢＬに接続されている。拡散層２０ｂは、フローティングゲート１０と選択ゲート３０との間において、半導体基板のおもて面側に設けられる。本例の拡散層２０ｂは、記憶素子ＭＥと選択トランジスタＳＴとで共有されている。
【００２５】
コンタクトシリサイド５２は、拡散層２０ａの上面をシリサイド化することにより形成される。コンタクトシリサイド５２は、拡散層２０ａの上面の少なくとも一部に設けられ。本例のコンタクトシリサイド５２は、拡散層２０ｂに接続するためのコンタクト４２と対応して形成されている。コンタクトホールと対応して形成するとは、拡散層２０ａと接続するためのコンタクトホールに形成されたコンタクト４２と接続すべく、コンタクト４２が形成される領域と、少なくとも一部が同じ領域に形成されることを指す。コンタクトシリサイド５２は、コンタクト４２を形成するためのコンタクトホールを介して形成されてよい。なお、コンタクトシリサイド５２は、コンタクト４２に対応する第２のコンタクトシリサイドの一例である。
【００２６】
また、コンタクトシリサイド５２は、フローティングゲート１０と離間して設けられることが好ましい。一例において、コンタクトシリサイド５２は、フローティングゲート１０と少なくとも０．１μｍ離間して形成される。なお、コンタクトシリサイド５２は、コンタクト４２に対応するコンタクトシリサイドの一例である。
【００２７】
一方、拡散層２０ａおよび拡散層２０ｂは、フローティングゲート１０と隣接する領域において、シリサイド化されていない。例えば、拡散層２０ａおよび拡散層２０ｂは、平面視で、フローティングゲート１０から少なくとも０．５μｍ離れた領域において、シリサイド化されていない。また、本例の拡散層２０ｂは、全面がシリサイド化されておらず、上面にシリサイド層を有さない。即ち、フローティングゲート１０と選択ゲート３０とを分けるマスクが不要となる。よって、マスクの細かなアライメントが不要となり、フローティングゲート１０と選択ゲート３０との間隔を小さくできる。
【００２８】
選択トランジスタＳＴは、接続された記憶素子ＭＥを選択するか否かを切り替える。選択トランジスタＳＴは、選択ゲート３０および拡散層２０ｂ，２０ｃを有する。選択トランジスタＳＴは、選択ゲート３０のオンオフにより、拡散層２０ｂと拡散層２０ｃとの間のチャネルの導通を制御する。これにより、選択トランジスタＳＴは、ビットラインＢＬとフローティングゲート１０とを接続するか否かを切り替える。
【００２９】
拡散層２０ｂおよび拡散層２０ｃは、選択ゲート３０に隣接して形成されている。本例の拡散層２０ｂおよび拡散層２０ｃは、Ｎ＋型の導電型を有するがこれに限られない。拡散層２０ｂおよび拡散層２０ｃは、一方が選択トランジスタＳＴのソースとして機能し、他方が選択トランジスタＳＴのドレインとして機能する。本例では、拡散層２０ｂがドレインとして機能し、拡散層２０ｃがソースとして機能する。即ち、本例の拡散層２０ｂは、記憶素子ＭＥのソースおよび選択トランジスタＳＴのドレインの両方として機能している。例えば、拡散層２０ｂおよび拡散層２０ｃは、Ｐ型のＳｉ半導体基板にＮ型のドーパントを注入することにより形成される。
【００３０】
コンタクトシリサイド５４は、拡散層２０ｃの上面をシリサイド化することにより形成される。拡散層２０ｃは、コンタクト４４およびコンタクトシリサイド５４を介して、ビットラインＢＬと電気的に接続される。コンタクトシリサイド５４は、コンタクト４４を形成するためのコンタクトホールを介してシリサイド化されてよい。なお、コンタクトシリサイド５４は、コンタクト４４に対応する第２のコンタクトシリサイドの一例である。
【００３１】
コンタクトシリサイド５６は、選択ゲート３０の上面をシリサイド化することにより形成される。コンタクトシリサイド５６は、選択ゲート３０の上面の少なくとも一部に設けられる。コンタクトシリサイド５６は、選択ゲート３０に接続するためのコンタクトホールと対応して形成されている。コンタクトシリサイド５６は、コンタクト４６を介してシリサイド化されてよい。なお、コンタクトシリサイド５６は、第１のコンタクトシリサイドの一例である。
【００３２】
拡散層２２は、記憶素子ＭＥが有するアクティブ領域の一例である。拡散層２２は、コンタクト４８を通じて制御ゲートＣＧと電気的に接続されている。制御ゲートＣＧは、半導体基板に形成されたＮウェルを含んでよい。また、制御ゲートＣＧは、更に高不純物濃度のＮ型領域を含んでよい。
【００３３】
マスク１１０は、予め定められた領域のシリサイド化を防止するシリサイドブロックの一例である。一例において、マスク１１０は、酸化膜、窒化膜、積層膜等の絶縁膜である。例えば、マスク１１０は、半導体装置１００をシリサイド化する工程に用いられ、フローティングゲート１０および選択ゲート３０の上面がシリサイド化されるのを防止する。本例のマスク１１０は、フローティングゲート１０の全てを覆う。また、マスク１１０は、選択ゲート３０の少なくとも一部を覆えばよい。本例のマスク１１０は、選択ゲート３０の全てを覆う。一方、各コンタクトホールに対応するシリサイド層は、マスク１１０を用いたプロセスとは別に、コンタクトホールを介したシリサイド化により、選択的にシリサイド化されてよい。
【００３４】
本例の選択トランジスタＳＴは、選択ゲート３０上において、少なくとも一部がシリサイド化されていない。即ち、選択トランジスタＳＴは、選択ゲート３０上において、シリサイド化された領域と、シリサイド化されていない領域の両方を有する。例えば、選択ゲート３０は、平面視で、選択トランジスタＳＴのチャネル領域に対応する領域においてシリサイド化されない。本例の選択ゲート３０は、全面がシリサイド化されていないフローティングゲート１０に隣接して設けられ、フローティングゲート１０を覆うマスク１１０によって選択ゲート３０の全面のシリサイド化が防止される。但し、選択ゲート３０は、ワードラインＷＬと接続するためのコンタクト４６に対応する領域のみシリサイド化されている。
【００３５】
ここで、フローティングゲート１０上にのみシリサイドブロック用の絶縁膜を形成することにより、フローティングゲート１０のシリサイド化を防止する方法も考えられる。しかしながら、フローティングゲート１０上に絶縁膜を形成する方法では、フローティングゲート１０への位置合わせのアライメントが必要となり、半導体装置の面積縮小に不利となる。これに対して、本例の半導体装置１００は、フローティングゲート１０の全面および選択ゲート３０の少なくとも一部を覆うマスク１１０を用いることにより、フローティングゲート１０のパターンを縮小できるので、半導体装置１００の面積縮小に有利である。
【００３６】
なお、本明細書において、シリサイド層又はコンタクトシリサイドは、ゲート電極や拡散層の形成後に、金属を堆積し、熱処理することにより形成されてよい。例えば、ポリシリコン上にＴｉやＣｏ等のシリサイドを形成する金属を堆積し、シリサイド反応を起こすための第１の熱処理を行う。次に、未反応の金属を除去し、低抵抗化のための第２の熱処理を行う。これにより、シリサイド層又はコンタクトシリサイドが形成されてよい。
【００３７】
コンタクトシリサイドは、層間絶縁膜に形成されたコンタクトホールを用いて形成されてよい。例えば、層間絶縁膜は、ＰＳＧ、ＢＰＳＧ、ＬＰ−ＣＶＤ等の絶縁膜である。また、コンタクトシリサイドは、コンタクト部のサイズよりも大きなサイズのシリサイド領域であってもよい。例えば、マスク１１０となる絶縁膜にコンタクトシリサイド形成用の開口パターンを形成する場合に、コンタクト部よりも大きなパターンを用いる。
【００３８】
本例の半導体装置１００の製造方法は、フローティングゲート１０および拡散層２０を有する記憶素子ＭＥを形成する段階と、選択ゲート３０を有する選択トランジスタＳＴを形成する段階と、選択ゲート３０上に、選択ゲート３０に接続するためのコンタクト４６と対応して設けられたコンタクトシリサイド５６を形成する段階とを備える。ここで、拡散層２０とフローティングゲート１０とが隣接する部分は、シリサイド化されなくてよい。
【００３９】
また、フローティングゲート１０および選択ゲート３０は、同一の工程で製造してよい。更に、拡散層２０ａ、拡散層２０ｂ、拡散層２０ｃおよび拡散層２２は、同一の工程で製造されてよい。
【００４０】
本例の半導体装置１００は、シリサイドの形成により低抵抗化することで、ＩＣの動作スピードを向上できる。また、本例の半導体装置１００は、フローティングゲート１０の蓄積した電荷のリークを抑制するので、データ保持特性を向上させ、信頼性を高めることができる。また、半導体装置１００は、マスク１１０をフローティングゲート１０にアライメントする必要がなく、シンプルなプロセスを実現する。そして、半導体装置１００は、フローティングゲート１０のパターンを微細化できる。これにより、半導体装置１００の製造コストが低減される。
【００４１】
［比較例１］
図２Ａは、比較例１に係る半導体装置５００の構成の一例を示す。図２Ｂは、比較例１に係る半導体装置５００のａ−ａ'断面の一例を示す。図２Ｃは、比較例１に係る半導体装置５００のｂ−ｂ'断面の一例を示す。
【００４２】
半導体装置５００は、フローティングゲート５１０および拡散層５２０ａ、５２０ｂで構成される記憶素子ＭＥと、選択ゲート５３０および拡散層５２０ｂ、５２０ｃで構成される選択トランジスタＳＴとを備える。本例の半導体装置５００は、ゲート電極および拡散層の全面をシリサイド化している点で実施例１に係る半導体装置１００と異なる。
【００４３】
半導体装置５００は、フローティングゲート５１０、拡散層５２０および選択ゲート５３０のそれぞれの上面にシリサイド層を有する。例えば、半導体装置５００は、フローティングゲート５１０上に形成されたシリサイド部５５１、および選択ゲート５３０上に形成されたシリサイド部５５６を備える。また、半導体装置５００は、拡散層５２０ａ上に形成されたシリサイド部５５２、拡散層５２０ｂ上に形成されたシリサイド部５５８、および拡散層５２０ｃ上に形成されたシリサイド部５５４を備える。また、半導体装置５００は、シリサイド部５５２、シリサイド部５５４およびシリサイド部５５６と電気的に接続されたコンタクト５４２、コンタクト５４４およびコンタクト５４６を備える。更に、半導体装置５００は、フローティングゲート５１０に対応して設けられた拡散層５２２と、拡散層５２２に電気的に接続されたコンタクト５４８を有する。
【００４４】
フローティングゲート５１０に隣接した領域には、シリサイド部５５１、シリサイド部５５２およびシリサイド部５５８が形成されている。そのため、フローティングゲート５１０に蓄積された電荷がリークする場合がある。フローティングゲート５１０の電荷がリークすると、半導体装置５００のデータ保持特性が悪化する。
【００４５】
例えば、形成されたシリサイド部を絶縁するために、シリサイド工程の後に、シリサイド膜上に絶縁膜が設けられる。しかしながら、絶縁膜の絶縁性が悪い場合、フローティングゲート５１０に蓄積された電荷が絶縁膜を介して拡散層５２０にリークする場合がある。ここで、絶縁性の良い絶縁膜を形成するためには、高温且つ長時間の熱処理を行うことが好ましいが、高温且つ長時間の熱処理による凝集や昇華等によりシリサイド部の低抵抗化が失われる場合がある。そのため、シリサイド部の形成後の絶縁膜の形成には制約が生じる。
【００４６】
これに対して、半導体装置１００は、フローティングゲート１０および拡散層２０を、フローティングゲート１０と拡散層２０とが隣接する領域において、シリサイド化しないので、絶縁膜の形成のためのプロセスの制約が少なくなる。これにより、半導体装置１００の信頼性を低コストで向上できる。
【００４７】
［実施例２］
図３は、実施例２に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、マスク１１０を用いて選択的にシリサイド層を形成する。特に、本例の半導体装置１００は、マスク１１０がフローティングゲート１０の全面を覆うが、選択ゲート３０の一部を覆わない点で実施例１に係る半導体装置１００と相違する。本例では、実施例１と相違する点について特に説明する。
【００４８】
マスク１１０は、フローティングゲート１０を完全に覆う。マスク１１０は、フローティングゲート１０とのアライメントを要さない程度に大きな領域を覆うことが好ましい。また、マスク１１０は、フローティングゲート１０から少なくとも距離Ｌ１の範囲はシリサイド層を形成しない。マスク１１０は、フローティングゲート１０と選択ゲート３０との間の拡散層２０ｂを完全に覆う。本例のマスク１１０は、選択ゲート３０の少なくとも一部を覆うが、選択ゲート３０の全体を覆わない。
【００４９】
距離Ｌ１は、平面視で、拡散層２０が形成された領域に関し、フローティングゲート１０から拡散層２０上に形成されたシリサイド層までの最小距離を示す。本例において、フローティングゲート１０から拡散層２０上に形成されたシリサイド層までの距離は、フローティングゲート１０から、拡散層２０上のマスク１１０の端部までの距離に対応する。距離Ｌ１は、フローティングゲート１０に蓄積された電荷がリークしない程度の距離以上に設定される。即ち、フローティングゲート１０に隣接する絶縁膜の絶縁性が保たれる程度の距離Ｌ１が設けられることが好ましい。一例において、距離Ｌ１は、０．５μｍ以上の距離を有する。
【００５０】
距離Ｌ０は、平面視で、フローティングゲート１０とコンタクト４２との最小距離を示している。コンタクト４２に対応してコンタクトシリサイド５２が形成されるので、フローティングゲート１０とコンタクト４２との距離をフローティングゲート１０の電荷がリークしない最小距離である距離Ｌ０以上にする必要がある。一例において、距離Ｌ０は０．１μｍ以上である。
【００５１】
拡散層２０ａにおいて、マスク１１０に覆われていない領域はシリサイド化され、マスク１１０に覆われた領域はシリサイド化されていない。本例のマスク１１０は、フローティングゲート１０とマスク１１０の端部との距離が、Ｌ０≦Ｌ１を満たすように設けられている。このように、Ｌ０≦Ｌ１を満たす場合であっても、マスク１１０で覆われた領域にはシリサイド層が形成されなくてよい。例えば、フローティングゲート１０と選択ゲート３０との間の拡散層２０上には、シリサイド層が形成されていない。但し、本例では、フローティングゲート１０から距離Ｌ１以内の領域に設けられたコンタクト４２に対応してコンタクトシリサイド５２が形成される。
【００５２】
シリサイド層６０は、マスク１１０に覆われず、拡散層２０ａの上面でシリサイド化された層である。シリサイド層６２は、マスク１１０に覆われず、選択ゲート３０の上面でシリサイド化された層である。シリサイド層６４は、マスク１１０に覆われず、拡散層２０ｃの上面でシリサイド化された層である。このように、フローティングゲート１０から距離Ｌ１以上離間した領域では、シリサイド層が形成されてよい。また、フローティングゲート１０に対して拡散層２０ｂ側の領域についても、フローティングゲート１０から少なくとも距離Ｌ１は、マスク１１０が設けられる。
【００５３】
なお、シリサイド層６０の膜厚は、拡散層２０上に設けられたコンタクトシリサイドの膜厚よりも薄くてよい。例えば、拡散層２０上に設けられたコンタクトシリサイドとは、コンタクトシリサイド５２およびコンタクトシリサイド５４のように、拡散層２０上に設けられたコンタクトシリサイドである。
【００５４】
［実施例３］
図４は、実施例３に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、マスク１１０が拡散層２０ｃ上にも設けられている点で実施例２に係る半導体装置１００と異なる。本例では、実施例２と相違する点について特に説明する。
【００５５】
半導体装置１００は、拡散層２０ｃ上において、シリサイド層６４が形成された領域と、シリサイド化されていない領域の両方を含む。但し、本例のマスク１１０は、フローティングゲート１０の全てを覆い、選択ゲート３０の少なくとも一部を覆っている。また、本例のマスク１１０は、フローティングゲート１０と選択ゲート３０との間の拡散層２０ｂの全てを覆う。本例のマスク１１０は、拡散層２０ｃの一部を覆う。
【００５６】
コンタクト４２は、マスク１１０に覆われて、シリサイド層６０が形成されていない領域に設けられている。但し、コンタクト４２は、シリサイド層６０が形成された領域に設けられてよい。即ち、マスク１１０は、コンタクト４２が形成される領域を覆わなくてもよい。
【００５７】
［実施例４］
図５は、実施例４に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、記憶部１２０、圧力センサ１３０およびデジタル処理回路１４０を備える。本例の半導体装置１００は、記憶部１２０、圧力センサ１３０およびデジタル処理回路１４０に関して、選択的にシリサイド化する。
【００５８】
記憶部１２０は、複数の記憶素子ＭＥおよび複数の選択トランジスタＳＴを備える。一例において、記憶部１２０は、不揮発性メモリである。記憶部１２０は、実施例１〜３で開示した通り、選択的にシリサイド化される。
【００５９】
圧力センサ１３０は、ポリシリコン層を含むアナログ回路である。一例において、圧力センサ１３０は、ピエゾ抵抗部である。圧力センサ１３０は、全面がシリサイド化されなくてよい。即ち、圧力センサ１３０のポリシリコン層がシリサイド化されない。圧力センサ１３０をシリサイド化することにより、圧力センサ１３０の抵抗が低くなりすぎるのを抑制する。但し、圧力センサ１３０は、ピエゾ抵抗素子を有する場合、ピエゾ抵抗素子が形成される領域以外の領域において、選択的にシリサイド化してもよい。なお、半導体装置１００は、圧力センサ１３０を設けなくてもよい。
【００６０】
デジタル処理回路１４０は、ポリシリコン層を含むデジタル回路である。一例において、デジタル処理回路１４０は、記憶部１２０で記憶したビット情報に基づいて演算を行う。デジタル処理回路１４０は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを含むＣＭＯＳ回路を有してよい。デジタル処理回路１４０のポリシリコン層は、シリサイド化されてよい。これにより、デジタル処理回路１４０の内部抵抗を低減できる。
【００６１】
本例の半導体装置１００は、記憶部１２０、圧力センサ１３０およびデジタル処理回路１４０のそれぞれに対して、選択的にシリサイド化する。これにより、半導体装置１００は、フローティングゲート１０からの電荷のリークが少ない記憶部１２０と、圧力検出精度の高い圧力センサ１３０と、低消費電力のデジタル処理回路１４０とを実現できる。
【００６２】
図６Ａは、デジタル処理回路１４０が有するＭＯＳトランジスタの断面図である。図６Ｂは、デジタル処理回路１４０が有するＣＭＯＳトランジスタの平面図である。デジタル処理回路１４０は、ＭＯＳトランジスタを有する。例えば、デジタル処理回路１４０は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを有する。図６Ａでは、ｎＭＯＳトランジスタの断面図を示しているが、ｐＭＯＳトランジスタの場合の形状も同一であってよい。但し、ｐＭＯＳトランジスタの導電型は、ｎＭＯＳトランジスタの導電型と異なる。
【００６３】
ＭＯＳトランジスタは、ゲート電極１４１と、ソース１４２と、ドレイン１４３とを有する。ゲート電極１４１は、多結晶シリコンで形成されてよい。ソース１４２およびドレイン１４３は、基板にドーパントを拡散することにより形成される。本例のＭＯＳトランジスタは、ゲート電極１４１、ソース１４２およびドレイン１４３の表面にシリサイド１４６、シリサイド１４７およびシリサイド１４８をそれぞれ形成する。各表面にシリサイドを形成することにより、ＭＯＳトランジスタの抵抗が低減される。
【００６４】
ＭＯＳトランジスタがｎＭＯＳトランジスタである場合、ゲート電極１４１は、Ｎ型不純物のＮゲートであってよい。また、ＭＯＳトランジスタがｐＭＯＳトランジスタである場合、ゲート電極１４１は、Ｐ型不純物のＰゲートであってよい。ゲート電極１４１を基板に形成し、表面チャネル型とすることで短チャネル特性を抑制でき、高温時のリーク電流を抑制できる。また、表面チャネル型のゲート電極１４１を形成した後に、ソース１４２およびドレイン１４３が高温で活性化されてよい。これにより、不純物の相互拡散が抑制される。
【００６５】
ＣＭＯＳトランジスタは、ＮゲートとＰゲートを分離して、ＮゲートとＰゲートを配線層で接続してよい。これにより、Ｎゲート形成用のＮ型不純物とＰゲート形成用のＰ型不純物の相互拡散を抑制して閾値電圧を調整する。また、ｐＭＯＳトランジスタは、Ｎウェルに形成され、ｎＭＯＳトランジスタは、Ｐウェルに形成されてよい。
【００６６】
以上の通り、デジタル処理回路１４０は、ゲート電極１４１、ソース１４２およびドレイン１４３の上層をシリサイド化してよい。これにより、ＭＯＳトランジスタが低抵抗化されて、デジタル処理回路１４０の消費電力が低減される。
【００６７】
図７は、圧力センサ１３０の構成の一例を示す。同図は、圧力センサ１３０の平面図と、平面図に対応する断面図を示す。圧力センサ１３０は、ダイヤフラム１３１、ピエゾ抵抗１３２、引出領域１３３、シリサイド１３４およびコンタクト１３５を備える。
【００６８】
ピエゾ抵抗１３２は、ダイヤフラム１３１付近に設けられる。ピエゾ抵抗１３２は、圧力センサ１３０に加えられた圧力に応じて電気抵抗が変化する半導体領域である。一例において、ピエゾ抵抗１３２は、半導体基板のおもて面に不純物を注入することにより形成される。ピエゾ抵抗１３２は、ホイーストンブリッジ回路を構成してよい。
【００６９】
引出領域１３３は、ピエゾ抵抗１３２に接続され、ピエゾ抵抗１３２が検出した信号を引き出す。シリサイド１３４は、引出領域１３３上に設けられる。引出領域１３３は、シリサイド１３４上のコンタクト１３５を介して配線層ＡＬに接続されている。配線層ＡＬは、アルミニウムを含んでよい。
【００７０】
引出領域１３３上に設けられたシリサイド１３４とピエゾ抵抗１３２との間には、シリサイド化されていない領域がある。これにより、ピエゾ抵抗１３２上にシリサイドが形成され低抵抗化されることによる圧力の検出精度の低下を防止する。圧力センサ１３０は、マスク１１０により完全に覆われることが好ましい。但し、コンタクトホールを介したシリサイド化により、シリサイド１３４が形成されてよい。この場合、圧力センサ１３０は、引出領域１３３とコンタクト１３５との間のコンタクト部のみをシリサイド化したコンタクトシリサイドを有する。
【００７１】
なお、シリサイドブロックとなる絶縁膜にシリサイド領域の形成用の開口パターンを形成することも考えられるが、位置合わせによるアライメントが必要になる。そのため、マスク１１０で圧力センサ１３０の全面を覆うことにより、圧力センサ１３０の全面のシリサイド化を抑制し、別途シリサイド１３４のみを形成することが好ましい。
【００７２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７３】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７４】
１０・・・フローティングゲート、２０・・・拡散層、２２・・・拡散層、３０・・・選択ゲート、４２・・・コンタクト、４４・・・コンタクト、４６・・・コンタクト、４８・・・コンタクト、５２・・・コンタクトシリサイド、５４・・・コンタクトシリサイド、５６・・・コンタクトシリサイド、６０・・・シリサイド層、６２・・・シリサイド層、６４・・・シリサイド層、１００・・・半導体装置、１１０・・・マスク、１２０・・・記憶部、１３０・・・圧力センサ、１３１・・・ダイヤフラム、１３２・・・ピエゾ抵抗、１３３・・・引出領域、１３４・・・シリサイド、１３５・・・コンタクト、１４０・・・デジタル処理回路、１４１・・・ゲート電極、１４２・・・ソース、１４３・・・ドレイン、１４６・・・シリサイド、１４７・・・シリサイド、１４８・・・シリサイド、５００・・・半導体装置、５１０・・・フローティングゲート、５２０・・・拡散層、５２２・・・拡散層、５３０・・・選択ゲート、５４２・・・コンタクト、５４４・・・コンタクト、５４６・・・コンタクト、５４８・・・コンタクト、５５１・・・シリサイド部、５５２・・・シリサイド部、５５４・・・シリサイド部、５５６・・・シリサイド部、５５８・・・シリサイド部
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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