(57)【要約】【課題】導電層と絶縁層との間、および導電層と柱状部との間に設けられるバリア膜を薄くできる半導体装置及びその製造方法を提供すること。【解決手段】半導体装置は、下地層と、前記下地層上に設けられ、絶縁層を介して積層された複数の導電層を有する積層体と、前記積層体内を前記積層体の積層方向に延びる柱状部と、前記導電層と前記絶縁層との間、および前記導電層と前記柱状部との間に設けられたグラフェン膜と、を備えている。【選択図】図３
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【特許請求の範囲】
【請求項１】
下地層と、
前記下地層上に設けられ、絶縁層を介して積層された複数の導電層を有する積層体と、
前記積層体内を前記積層体の積層方向に延びる柱状部と、
前記導電層と前記絶縁層との間、および前記導電層と前記柱状部との間に設けられたグラフェン膜と、
を備えた半導体装置。
【請求項２】
前記導電層は、タングステン、モリブデン、ニッケル、コバルト、鉄、ルテニウム、およびイリジウムの群より選ばれた少なくとも１種の金属を含む請求項１記載の半導体装置。
【請求項３】
前記導電層は、フッ素を含む請求項１または２に記載の半導体装置。
【請求項４】
前記グランフェン膜と前記絶縁層との間、および前記グラフェン膜と前記柱状部との間に設けられた金属酸化膜をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
交互に積層された第１層および第２層を含む複数の第１層および複数の第２層を有する積層体を下地層上に形成する工程と、
前記積層体に、前記積層体の積層方向に延びる柱状部を形成する工程と、
前記複数の第１層を除去し、前記複数の第２層の間に空隙を形成する工程と、
前記空隙の内壁に、グラフェン膜を形成する工程と、
前記空隙内における前記グラフェン膜の表面に、導電層を形成する工程と、
を備えた半導体装置の製造方法。
【請求項６】
前記グラフェン膜は、炭化水素を含むガスを用いたＣＶＤ法により形成される請求項５記載の半導体装置の製造方法。
【請求項７】
前記グラフェン膜を形成する工程は、
前記空隙の内壁に触媒金属を形成する工程と、
前記触媒金属の内側に炭素膜を形成する工程と、
アニールにより、前記触媒金属と前記第２層との界面、および前記触媒金属と前記柱状部との界面に前記グラフェン膜を析出させる工程と、
を有する請求項５記載の半導体装置の製造方法。
【請求項８】
前記導電層として、フッ化タングステンまたはフッ化モリブデンを含むガスを用いたＣＶＤ法により、タングステン層またはモリブデン層が形成される請求項５記載の半導体装置の製造方法。
【請求項９】
前記グラフェン膜の表面に、前記触媒金属を前記導電層として残す請求項７記載の半導体装置の製造方法。
【請求項１０】
前記積層体を貫通するスリットを通じたエッチングにより前記第１層が除去され、前記スリットに通じる前記空隙が形成され、
前記グラフェン膜は前記スリットの側面にも形成され、
前記スリットの側面のグラフェン膜を除去する工程をさらに備えた請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
３次元メモリデバイスのコントロールゲートとして機能する電極層の形成方法として、絶縁層の間に形成された空隙に、バリア膜を介して導電層を形成する方法が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２３４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、導電層と絶縁層との間、および導電層と柱状部との間に設けられるバリア膜を薄くできる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、下地層と、前記下地層上に設けられ、絶縁層を介して積層された複数の導電層を有する積層体と、前記積層体内を前記積層体の積層方向に延びる柱状部と、前記導電層と前記絶縁層との間、および前記導電層と前記柱状部との間に設けられたグラフェン膜と、を備えている。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置の模式断面図。
【図３】（ａ）及び（ｂ）は、図２におけるＡ部の拡大図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置の製造方法を示す模式断面図。
【図８】実施形態の半導体装置の製造方法を示す模式断面図。
【図９】実施形態の半導体装置の製造方法を示す模式断面図。
【図１０】実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】実施形態の半導体装置の製造方法を示す模式断面図。
【図１２】実施形態の半導体装置の製造方法を示す模式断面図。
【図１３】実施形態の半導体装置の製造方法を示す模式断面図。
【図１４】実施形態の半導体装置の製造方法を示す模式断面図。
【図１５】実施形態の半導体装置の製造方法を示す模式断面図。
【図１６】実施形態の半導体装置の製造方法を示す模式断面図。
【図１７】実施形態の半導体装置の製造方法を示す模式断面図。
【図１８】実施形態の半導体装置の製造方法を示す模式断面図。
【図１９】他の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
【０００９】
図１は、実施形態のメモリセルアレイ１の模式斜視図である。
【００１０】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。
【００１１】
メモリセルアレイ１は、基板１０と、基板１０の主面上に積層された積層体１００と、複数の柱状部ＣＬと、複数の分離部６０と、積層体１００の上方に設けられた上層配線とを有する。図１には、上層配線として、例えばビット線ＢＬとソース線ＳＬを示す。
【００１２】
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる略円柱状に形成されている。分離部６０は、積層体１００の積層方向（Ｚ方向）およびＸ方向に広がる配線部ＬＩを有し、積層体１００をＹ方向に複数のブロック（またはフィンガー）に分離している。
【００１３】
複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されていてもよい。
【００１４】
積層体１００の上方に、複数のビット線ＢＬが設けられている。複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
【００１５】
柱状部ＣＬの後述する半導体ボディの上端は、コンタクト部Ｃｂ及びＶ１を介してビット線ＢＬに接続されている。複数の柱状部ＣＬが、共通の１本のビット線ＢＬに接続されている。その共通のビット線ＢＬに接続された複数の柱状部ＣＬは、分離部６０によってＹ方向に分離されたそれぞれのブロックから１つずつ選択された柱状部ＣＬを含む。
【００１６】
図２は、メモリセルアレイ１の模式断面図である。図２に示すＹ方向およびＺ方向は、それぞれ、図１に示すＹ方向およびＺ方向に対応する。
【００１７】
積層体１００は、下地層としての基板１０の主面上に積層された複数の導電層７０を有する。複数の導電層７０が、絶縁層７２を介して、基板１０の主面に対して垂直な方向（Ｚ方向）に積層されている。導電層７０は、金属層であり、例えばタングステン層またはモリブデン層である。
【００１８】
基板１０の主面と、最下層の導電層７０との間には、絶縁膜４１が設けられている。最上層の導電層７０上に絶縁膜４２が設けられ、その絶縁膜４２上に絶縁膜４３が設けられている。
【００１９】
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。半導体ボディ２０、メモリ膜３０、およびコア膜５０は、積層体１００の積層方向に沿って連続して延びている。
【００２０】
半導体ボディ２０は、積層体１００内を積層方向（Ｚ方向）にパイプ状に延びている。メモリ膜３０は、導電層７０と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。半導体ボディ２０の上端は、図１に示すコンタクト部Ｃｂ及びＶ１を介してビット線ＢＬに接続している。
【００２１】
図３（ａ）は、図２におけるＡ部の拡大図である。
【００２２】
メモリ膜３０は、トンネル絶縁膜（第１絶縁膜）３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜（第２絶縁膜）３３とを有する積層膜である。導電層７０と半導体ボディ２０との間に、導電層７０側から順に、ブロック絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。トンネル絶縁膜３１は半導体ボディ２０に接している。電荷蓄積膜３２は、ブロック絶縁膜３３とトンネル絶縁膜３１との間に設けられている。
【００２３】
半導体ボディ２０、メモリ膜３０、および導電層７０は、メモリセルＭＣを構成する。図３（ａ）において１つのメモリセルＭＣを破線で模式的に表す。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、導電層７０が囲んだ縦型トランジスタ構造を有する。
【００２４】
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、導電層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００２５】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２６】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜（電荷蓄積部）３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
【００２７】
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
【００２８】
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が導電層７０へ拡散するのを防止する。また、ブロック絶縁膜３３は、導電層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
【００２９】
導電層７０と絶縁層７２との間、および導電層７０と柱状部ＣＬのブロック絶縁膜３３との間に、グラフェン膜９１が設けられている。グラフェン膜９１は、導電層７０、絶縁層７２、およびブロック絶縁膜３３に接している。
【００３０】
グラフェン膜９１は、それぞれの導電層７０の上面、下面、および柱状部ＣＬ側の側面に沿って連続して形成されている。積層体１００の図２に示す分離部６０側の側面において、グラフェン膜９１は積層方向に分断され、つながっていない。したがって、異なるレイヤーの導電層７０どうしは、グラフェン膜９１を通じて短絡していない。
【００３１】
グランフェン膜９１は、炭素原子のｓｐ２結合によって形成された蜂の巣状の結晶格子で構成されている。グラフェン膜９１の厚さは、炭素原子１個分の厚さに限らず、炭素原子数２個以上の厚さであってもよい。
【００３２】
図１に示すように、積層体１００の上層部にはドレイン側選択トランジスタＳＴＤが設けられている。積層体１００の下層部にはソース側選択トランジスタＳＴＳが設けられている。少なくとも最上層の導電層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。少なくとも最下層の導電層７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。
【００３３】
それらドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、Ｘ−Ｙ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３４】
図１に示すように、配線部ＬＩは、Ｘ方向およびＺ方向に広がり、例えば金属を含む膜である。その配線部ＬＩの側面には、図２に示すように、絶縁膜６３が設けられている。絶縁膜６３は、積層体１００と配線部ＬＩとの間に設けられている。
【００３５】
配線部ＬＩの上端は、図１に示すコンタクト部Ｃｓを介してソース線ＳＬに接続されている。
【００３６】
配線部ＬＩの下端は基板１０に接している。また、半導体ボディ２０の下端は基板１０に接している。基板１０は、例えば、不純物がドープされ導電性をもつシリコン基板である。
【００３７】
配線部ＬＩの下端が達する基板１０の表面には、図２に示すように、半導体領域８１が形成されている。複数の配線部ＬＩに対応して複数の半導体領域８１が設けられている。読み出し動作時、配線部ＬＩからｎ型の半導体領域８１、および基板１０を介して半導体ボディ２０に電子が供給される。
【００３８】
基板１０の表面（主面）上に絶縁膜４１を介して設けられた最下層の導電層７０に与える電位制御により、半導体領域８１と半導体ボディ２０の下端との間における基板１０の表面にチャネルを誘起し、半導体領域８１と半導体ボディ２０の下端との間に電流を流すことができる。
【００３９】
最下層の導電層７０は基板１０の表面にチャネルを誘起するためのコントロールゲートとして機能し、絶縁膜４１はゲート絶縁膜として機能する。
【００４０】
実施形態によれば、グラフェン膜９１が、後述するように、導電層７０中に含まれる主成分金属以外の元素の絶縁層７２および柱状部ＣＬへの拡散をブロックする。
【００４１】
次に、図４〜図１６（ｃ）を参照して、実施形態の半導体装置の製造方法について説明する。
【００４２】
図４に示すように、下地層としての基板１０上に積層体１００が形成される。基板１０の主面（表面）に絶縁膜４１が形成され、その絶縁膜４１の上に、第１層として犠牲層７１と、第２層として絶縁層７２とが交互に積層される。犠牲層７１と絶縁層７２とを交互に積層する工程が繰り返され、基板１０上に複数の犠牲層７１と複数の絶縁層７２が形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。
【００４３】
絶縁膜４１上に最下層の犠牲層７１が形成され、その最下層の犠牲層７１上に最下層の絶縁層７２が形成される。最上層の犠牲層７１上に絶縁膜４２が形成される。
【００４４】
次に、図５に示すように、積層体１００に複数のメモリホールＭＨが形成される。メモリホールＭＨは、図示しないマスクを用いたreactive ion etching（ＲＩＥ）法で形成される。メモリホールＭＨは、積層体１００の積層方向（Ｚ方向）に延び、基板１０に達する。
【００４５】
メモリホールＭＨ内には、図６に示すように、メモリ膜（積層膜）３０が形成される。メモリ膜３０は、メモリホールＭＨの側面および底に沿ってコンフォーマルに形成される。
【００４６】
メモリ膜３０の内側には、図７に示すようにカバー膜２０ａが形成される。カバー膜２０ａは、メモリホールＭＨの側面および底に沿ってコンフォーマルに形成される。
【００４７】
そして、図８に示すように、積層体１００の上面上にマスク層４５が形成され、ＲＩＥ法により、メモリホールＭＨの底に堆積したカバー膜２０ａおよびメモリ膜３０が除去される。このＲＩＥのとき、メモリホールＭＨの側面に形成されたメモリ膜３０は、カバー膜２０ａで覆われて保護され、ＲＩＥのダメージを受けない。
【００４８】
マスク層４５を除去した後、図９に示すように、メモリホールＭＨ内に半導体膜２０ｂが形成される。半導体膜２０ｂは、カバー膜２０ａの側面、および基板１０が露出するメモリホールＭＨの底に形成される。
【００４９】
カバー膜２０ａおよび半導体膜２０ｂは、例えばアモルファスシリコン膜として形成された後、熱処理により多結晶シリコン膜に結晶化される。カバー膜２０ａおよび半導体膜２０ｂは、前述した半導体ボディ２０を構成する。
【００５０】
半導体膜２０ｂの内側には、図１０に示すように、コア膜５０が形成される。メモリ膜３０、半導体ボディ２０、およびコア膜５０を含む複数の柱状部ＣＬが、積層体１００中に形成される。
【００５１】
図１０に示す絶縁膜４２上に堆積した各膜は、chemical mechanical polishing（ＣＭＰ）またはエッチバックにより除去される。その後、図１１に示すように、絶縁膜４２上に絶縁膜４３が形成される。絶縁膜４３は柱状部ＣＬの上端を覆う。
【００５２】
そして、積層体１００に、積層方向に延びる複数のスリットＳＴを形成する。複数のスリットＳＴは、図示しないマスクを用いたＲＩＥ法により、絶縁膜４３、絶縁膜４２、犠牲層７１、絶縁層７２、および絶縁膜４１を含む積層体１００に形成される。スリットＳＴは、積層体１００を貫通し、基板１０に達する。
【００５３】
スリットＳＴの底に露出する基板１０には、イオン注入法により不純物が打ち込まれ、スリットＳＴの底の基板１０の表面に半導体領域８１が形成される。
【００５４】
次に、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。
【００５５】
犠牲層７１が除去され、図１２に示すように、上下で隣接する絶縁層７２の間に空隙４４が形成される。空隙４４は、絶縁膜４１と最下層の絶縁層７２との間、および最上層の絶縁層７２と絶縁膜４２との間にも形成される。
【００５６】
空隙４４を介して積層方向に離間する複数の絶縁層７２は、柱状部ＣＬによって支えられている。また、柱状部ＣＬの下端は基板１０に支えられ、上端は絶縁膜４２および絶縁膜４３に支えられている。
【００５７】
図１５（ａ）は、図１２におけるＢ部の拡大図に対応する。
【００５８】
図１５（ａ）に示すように、空隙４４には、絶縁層７２の上面および下面が露出する。また、空隙４４には、メモリ膜３０のブロック絶縁膜３３の側面が露出する。
【００５９】
空隙４４の内壁（絶縁層７２の上面、下面、およびブロック絶縁膜３３の側面）に、図１５（ｂ）に示すように、グラフェン膜９１が形成される。例えば、炭化水素を含む原料ガスを用いたchemical vapor deposition（ＣＶＤ）法により、グラフェン膜９１が形成される。
【００６０】
絶縁層７２の空隙４４に対向する面（上面および下面）、ブロック絶縁膜３３の空隙４４に対向する側面、および絶縁層７２のスリットＳＴ側の側面に沿って、グラフェン膜９１がコンフォーマルに連続して形成される。
【００６１】
上下で隣接する絶縁層７２と絶縁層７２との間におけるグラフェン膜９１の内側には空隙４４が残される。その空隙４４内に、図１５（ｃ）に示すように、導電層７０が形成される。導電層７０をグラフェン膜９１の表面に直接形成してもよいし、または、導電層７０（タングステンまたはモリブデン）の結晶成長に適した膜を介して、導電層７０をグラフェン膜９１の表面に形成してもよい。
【００６２】
導電層７０として、例えばタングステン層またはモリブデン層がＣＶＤ法で形成される。このＣＶＤに使われるガスはスリットＳＴを通じて空隙４４内に入り込む。
【００６３】
導電層７０として例えばタングステン層をＣＶＤ法で形成する工程は、グラフェン膜９１の表面に、結晶性が低い、または微結晶のタングステン初期膜を形成する工程と、その初期膜の内側に初期膜よりも厚く、大粒径のタングステン層を形成する工程と、を有する。
【００６４】
例えば、初期膜は、タングステンのソースガスであるフッ化タングステン（ＷＦ６）ガスと、還元ガスとしてのジボラン（Ｂ２Ｈ６）ガスとの反応により形成される。その後、ＷＦ６ガスと、還元ガスとしての水素（Ｈ２）ガスとの反応により、初期膜の内側にタングステン層が形成される。
【００６５】
導電層７０としてモリブデン層を形成するときも、例えば、フッ化モリブデン（ＭｏＦ６）ガスとジボラン（Ｂ２Ｈ６）ガスを用いてモリブデンの初期膜を形成し、その後、ＭｏＦ６ガスと水素（Ｈ２）ガスを用いてモリブデン層を形成することができる。
【００６６】
導電層７０の成膜初期に、初期膜がグラフェン膜９１の表面に形成されることで、その初期膜の内側に形成されるタングステンまたはモリブデンの結晶性と、グラフェン膜９１の結晶性とを分断することができ、グラフェン膜９１の結晶性が導電層７０の結晶性に影響しない。これは、Ｈ２還元反応によるタングステンまたはモリブデンの大粒径化を促進し、導電層７０を低抵抗化する。
【００６７】
上記ＣＶＤ法で形成された導電層（タングステン層またはモリブデン層）７０は、主成分金属（タングステンまたはモリブデン）以外に、フッ素とボロンも含む。このような導電層７０を形成した後に行われる熱処理を伴う後工程で、導電層７０に含まれるフッ素（Ｆ）が、絶縁層７２や柱状部ＣＬに拡散することが懸念される。そのフッ素は、絶縁層７２や柱状部ＣＬの絶縁膜をエッチングし得る。
【００６８】
実施形態によれば、グラフェン膜９１が、導電層７０から絶縁層７２へのフッ素の拡散、および導電層７０から柱状部ＣＬへのフッ素の拡散をブロックする。これは、絶縁層７２および柱状部ＣＬの特性劣化を抑制する。
【００６９】
また、グラフェン膜９１は、絶縁層７２中の酸素、およびブロック絶縁膜３３中の酸素が導電層７０に拡散することをブロックする。これは、導電層７０の高抵抗化を抑制し、メモリセルアレイ１の高速動作および低消費電力化を可能にする。
【００７０】
グラフェンは、その六員環構造を突き破る方向への分子や原子の通過に対するブロック性が高い。単層のグラフェン膜９１の厚さは０．３４ｎｍであり、そのような単層グラフェン膜９１においても十分なバリア効果をもつ。
【００７１】
グラフェン膜９１の薄膜化は、相対的に導電層７０の厚膜化、または積層体１００の全体の厚さの低減を可能にする。導電層７０の厚膜化は、導電層７０を低抵抗化する。積層体１００の厚さ低減は、ホールやスリット加工の難度を下げる。
【００７２】
導電層７０の厚さや、複数の導電層７０の層数にも依るが、グラフェン膜９１の厚さは、３ｎｍ以下が望ましい。
【００７３】
導電層７０には、前述した還元ガスに起因してボロンも含まれ、グラフェン膜９１は、そのボロンの絶縁層７２や柱状部ＣＬへの拡散防止にも有効である。
【００７４】
図１５（ｃ）に示すように、導電層７０は、スリットＳＴの側面にも形成される。そのスリットＳＴの側面に形成された導電層７０は、スリットＳＴに供給されるエッチング液またはエッチングガスによって、図１６（ａ）に示すように除去される。この導電層７０の除去により、上下で隣接する導電層７０間の電気的接続が分断される。
【００７５】
スリットＳＴ側面の導電層７０が除去され、絶縁層７２のスリットＳＴ側の側面に沿って形成されたグラフェン膜９１がスリットＳＴに露出する。そのグラフェン膜９１は、例えばスリットＳＴに供給される酸素を含むエッチングガスによって除去される。
【００７６】
このスリットＳＴの側面のグラフェン膜９１の除去により、図１６（ｂ）および図１３に示すように、上下で隣接する導電層７０どうしのグラフェン膜９１を通じた電気的接続が分断される。
【００７７】
その後、図１６（ｃ）および図１４に示すように、スリットＳＴの側面および底に絶縁膜６３を形成する。絶縁膜６３は、シリコン酸化膜またはシリコン窒化膜である。
【００７８】
スリットＳＴの底に形成された絶縁膜６３をＲＩＥ法で除去した後、スリットＳＴ内における絶縁膜６３の内側に、図２に示すように配線部ＬＩが埋め込まれる。配線部ＬＩの下端は、半導体領域８１を介して基板１０に接続する。その後、図１に示すビット線ＢＬや、ソース線ＳＬなどが形成される。
【００７９】
次に、図１７（ａ）〜（ｃ）を参照して、グラフェン膜３１の他の形成方法について説明する。
【００８０】
図１５（ａ）に示す工程の後、空隙４４の内壁（絶縁層７２の上面、下面、およびブロック絶縁膜３３の側面）に、図１７（ａ）に示すように、触媒金属９５が形成される。絶縁層７２の空隙４４に対向する面（上面および下面）、ブロック絶縁膜３３の空隙４４に対向する側面、および絶縁層７２のスリットＳＴ側の側面に沿って、触媒金属９５がコンフォーマルに連続して形成される。
【００８１】
触媒金属９５は、例えばＣＶＤ法またはメッキ法で形成される。触媒金属９５は、例えば、銅、ニッケル、コバルト、鉄、ルテニウム、イリジウム、それらを少なくとも１つ含む合金または金属シリサイドである。
【００８２】
上下で隣接する絶縁層７２と絶縁層７２との間における触媒金属９５の内側には空隙４４が残される。その空隙４４に、図１７（ｂ）に示すように、炭素膜（アモルファスカーボン膜または有機膜）９６が形成される。炭素膜９６は、例えばＣＶＤ法またはメッキ法で形成される。
【００８３】
その後、アニールする。このアニールにより、炭素膜９６の炭素が触媒金属９５に固溶し、図１７（ｃ）に示すように、触媒金属９５と絶縁層７２との界面、および触媒金属９５とブロック絶縁膜３３との界面に、グラフェン膜９１が析出する。
【００８４】
スリットＳＴの側面に形成された炭素膜９６は例えば酸素を含むエッチングガスで除去され、その後、触媒金属９５がドライエッチングまたはウェットエッチングで除去される。以降、前述した図１５（ｂ）〜図１６（ｃ）の工程が続けられる。
【００８５】
または、スリットＳＴの側面の炭素膜９６を除去した後、触媒金属９５はすべてを除去せずに、図１８（ａ）に示すように、上下で隣接する絶縁層７２の間のグラフェン膜９１の内側に残してもよい。スリットＳＴの側面に形成された触媒金属９５は除去される。そして、図１８（ｂ）に示すように、スリットＳＴの側面に絶縁膜６３が形成される。
【００８６】
絶縁層７２の間に残された触媒金属９５を、上記導電層７０として用いる。この場合の触媒金属９５は、後工程での耐熱処理性をもつ高融点金属（例えば、ルテニウム、イリジウム）が望ましい。
【００８７】
図３（ｂ）は、図３（ａ）と同様の模式断面図である。
【００８８】
メモリセルＭＣの特性を改善する目的で、導電層７０とメモリ膜３０との間に金属酸化膜３４を設けてもよい。金属酸化膜３４は、グラフェン膜９１と絶縁層７２との間、およびグラフェン膜９１とブロック絶縁膜３３との間に設けられる。金属酸化膜３４は、例えばアルミニウム酸化膜である。
【００８９】
金属酸化膜３４は、図１５（ａ）に示す空隙４４を形成した後、グラフェン膜９１を形成する前に、空隙４４の内壁に沿ってコンフォーマルに形成される。このとき、スリットＳＴの側面にも金属酸化膜３４が形成される。絶縁性の金属酸化膜３４は、スリットＳＴの側面に残してもよい。
【００９０】
また、金属酸化膜３４の代わりに、チタン膜などの金属膜をグラフェン膜９１と絶縁層７２との間、およびグラフェン膜９１とブロック絶縁膜３３との間に形成してもよい。この場合、スリットＳＴの側面に形成された金属膜は除去する。
【００９１】
図１９は、図３（ａ）と同様の模式断面図である。
【００９２】
図１９は、vertical bit line構造の抵抗変化メモリの一部を表す。
【００９３】
下地層としての例えば基板上に、複数の導電層７０と複数の絶縁層７２を有する積層体が設けられ、その積層体を積層方向に貫通して柱状のビット線ＢＬが設けられている。ビット線ＢＬと導電層７０が交差している。その柱状のビット線ＢＬの側面に抵抗変化膜３８が形成されている。ビット線ＢＬおよび抵抗変化膜３８は、柱状部を構成する。
【００９４】
導電層７０とビット線ＢＬとの交差部におけるビット線ＢＬと導電層７０との間に抵抗変化膜３８が設けられている。抵抗変化膜３８は、相対的に抵抗が低い状態（セット状態）と抵抗が高い状態（リセット状態）とを電気的にスイッチング可能で、データを不揮発に記憶する。
【００９５】
抵抗変化膜３８と導電層７０との間にグラフェン膜９１が設けられている。導電層７０と絶縁層７２との間にグラフェン膜９１が設けられている。
【００９６】
図１９に示す構造においても、グラフェン膜９１が、導電層７０の主成分金属以外の元素の、導電層７０から絶縁層７２への拡散、および導電層７０から抵抗変化膜３８への拡散をブロックする。
【００９７】
導電層７０の材料は、６００℃以上の熱処理で凝集しにくい材料が望ましい。例えば、導電層７０は、タングステン、モリブデン、ニッケル、コバルト、鉄、ルテニウム、およびイリジウムの群より選ばれた少なくとも１種の金属を含む。例えば、導電層７０として、タングステン層、モリブデン層、ニッケル層、ニッケルシリサイド層、コバルト層、鉄層、ルテニウム層、または、イリジウム層を用いることができる。また、導電層７０は、ＣＶＤ法に限らず、メッキ法で形成してもよい。
【００９８】
実施形態の半導体装置によれば、前記柱状部は、前記積層方向に延びる半導体ボディと、前記半導体ボディと前記導電層との間に設けられた電荷蓄積部と、を有する。
【００９９】
実施形態の半導体装置によれば、前記柱状部は、前記半導体ボディと前記電荷蓄積部との間に設けられた第１絶縁膜と、前記電荷蓄積部と前記導電層との間に設けられた第２絶縁膜と、をさらに有する。
【０１００】
実施形態の半導体装置によれば、前記柱状部は、前記積層方向に延びるビット線と、前記ビット線と前記導電層との間に設けられた抵抗変化膜と、を有する。
【０１０１】
実施形態の半導体装置の製造方法によれば、前記積層体を貫通するスリットを通じたエッチングにより前記第１層が除去され、前記スリットに通じる前記空隙が形成される。
【０１０２】
実施形態の半導体装置の製造方法によれば、前記第１層はシリコン窒化層であり、前記第２層はシリコン酸化層である。
【０１０３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０４】
２０…半導体ボディ、３１…トンネル絶縁膜、３２…電荷蓄積膜、３３…ブロック絶縁膜、３４…金属酸化膜、３８…抵抗変化膜、７０…導電層、７１…犠牲層（第１層）、７２…絶縁層（第２層）、９１…グラフェン膜、９５…触媒金属、９６…炭素膜、１００…積層体、ＣＬ…柱状部、ＢＬ…ビットライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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