(57)【要約】【課題】トレンチ延設方向のチャネル形成密度の低下を抑制した半導体装置を提供する。【解決手段】半導体基板において、半導体基板の裏面に設けられた裏面半導体電極層と、裏面半導体電極層の上に形成されたベース領域と、半導体基板の表面から裏面半導体電極層の上面に達するトレンチと、トレンチの内側覆うゲート絶縁膜と、トレンチ内に第１の高さまで埋め込まれたゲート電極と、ゲート電極上に半導体基板表面まで埋め込まれた絶縁膜と、トレンチの延設方向に交互に配置された第１の領域及び第２の領域とを備え、第１の領域に第１導電型の第１の表面半導体層を有し、第２の領域に半導体基板表面から第２の高さまでの深さのベースコンタクト領域と、第１の高さから第２の高さまで第２の表面半導体電極層とを有する。【選択図】図１
2018152504.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表面上に接して設けられた第１の電極と、前記半導体基板の裏面上に接して設けられた第２の電極とを備える半導体装置であって、前記半導体基板は、
前記半導体基板の裏面から所定の厚さを有して設けられた第１導電型の裏面半導体電極層と、
前記裏面半導体電極層の上に形成された第２導電型のベース領域と、
前記半導体基板の表面から前記裏面半導体電極層の上面に達する深さを有するトレンチと、
前記トレンチの内側の底面及び側面を覆い、上端部が前記半導体基板表面と前記トレンチの底面との間の第１の高さに位置するゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して前記第１の高さまで埋め込まれたゲート電極と、
前記トレンチ内の前記ゲート絶縁膜及び前記ゲート電極上に前記半導体基板表面まで埋め込まれた絶縁膜と、
前記トレンチに接し、前記トレンチの延設方向に交互に配置された第１の領域及び第２の領域とを備え、
前記第１の領域においては、前記半導体基板表面から前記第１の高さまで前記トレンチ外側面に沿った部分と、前記第１の電極に接する部分を有する第１導電型の第１の表面半導体電極層を有し、
前記第２の領域においては、前記半導体基板表面から前記第１の高さよりも高い第２の高さまでの深さを有し、少なくとも一部が前記ベース領域に接する部分と、前記第１の電極に接する部分を有し、前記ベース領域よりも高濃度の第２導電型のベースコンタクト領域と、前記第１の高さから前記第２の高さまで前記トレンチ外側面に沿った部分を有し、前記トレンチの延設方向に対し垂直な面において前記第１の表面半導体電極層と接する部分を有する第２の表面半導体電極層とを有することを特徴とする半導体装置。
【請求項２】
前記第２の表面半導体電極層の上側部分が前記ベースコンタクト領域の下側部分と接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の表面半導体電極層の上側部分が前記第１の電極と接していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体装置が、前記裏面半導体電極層と前記第２の電極との間に、第２導電型のコレクタ層を備える絶縁ゲートバイポーラトランジスタであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トレンチゲートを備えた縦型トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
従来の縦型トランジスタの一つとして、例えば、特許文献１に示されているように、ゲート電極を基板に形成したトレンチ内の下部のみに設け、ソース電極とゲート電極を絶縁する絶縁膜をトレンチ内上部に埋め込み、かつその上面が基板表面とほぼ同一の平面をなすように形成し、当該平面上にソース電極を形成する構成とした縦型ＭＯＳＦＥＴが提案されている。これにより、ゲート電極をトレンチ上部まで埋め込み、絶縁膜を基板表面上に形成した場合に必要となっていた、絶縁膜の上に形成するソース電極と基板表面のソース領域及びベースコンタクト領域とを接続するためのコンタクト開口を不要とすることで、隣接するトレンチ間隔を縮小し、装置の横方向におけるサイズを小さくすることを可能としている。
【０００３】
さらに、特許文献１（特に、図２、５参照）には、ストライプ状のトレンチに沿って、基板表面にソース領域とベースコンタクト領域を交互に配置することで、隣接するトレンチの間隔を縮小し、装置の横方向サイズをさらに小さくすることも可能であることが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１０１０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された、ストライプ状のトレンチに沿って基板表面にソース領域とベースコンタクト領域を交互に配置する構造では、チャネル形成に必要なソース領域を犠牲にしてベースコンタクト領域を基板表面に形成する必要があり、ベースコンタクト領域を形成した領域においてチャネルが形成されないため、トレンチ延設方向におけるチャネルの形成密度が低下してしまう。
【０００６】
したがって、本発明は、装置の横方向サイズを小さくし、かつ、トレンチ延設方向のチャネル形成密度の低下を抑制した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明は以下のような半導体装置とする。
すなわち、半導体基板と、前記半導体基板の表面上に接して設けられた第１の電極と、前記半導体基板の裏面上に接して設けられた第２の電極とを備える半導体装置であって、前記半導体基板は、前記半導体基板の裏面から所定の厚さを有して設けられた第１導電型の裏面半導体電極層と、前記裏面半導体電極層の上に形成された第２導電型のベース領域と、前記半導体基板の表面から前記裏面半導体電極層の上面に達する深さを有するトレンチと、前記トレンチの内側の底面及び側面を覆い、上端部が前記半導体基板表面と前記トレンチの底面との間の第１の高さに位置するゲート絶縁膜と、前記トレンチ内に前記ゲート絶縁膜を介して前記第１の高さまで埋め込まれたゲート電極と、前記トレンチ内の前記ゲート絶縁膜及び前記ゲート電極上に前記半導体基板表面まで埋め込まれた絶縁膜と、前記トレンチに接し、前記トレンチの延設方向に交互に配置された第１の領域及び第２の領域とを備え、前記第１の領域においては、前記半導体基板表面から前記第１の高さまで前記トレンチ外側面に沿った部分と、前記第１の電極に接する部分を有する第１導電型の第１の表面半導体層を有し、前記第２の領域においては、前記半導体基板表面から前記第１の高さよりも高い第２の高さまでの深さを有し、少なくとも一部が前記ベース領域に接する部分と、前記第１の電極に接する部分を有し、前記ベース領域よりも高濃度の第２導電型のベースコンタクト領域と、前記第１の高さから前記第２の高さまで前記トレンチ外側面に沿った部分を有し、前記トレンチの延設方向に対し垂直な面において前記第１の表面半導体電極層と接する部分を有する第２の表面半導体電極層とを有することを特徴とする半導体装置とする。
【０００８】
なお、上記「ベース領域」、「ベースコンタクト領域」は、それぞれ「ボディ領域」、「ボディコンタクト領域」等と称されることもあるが、本明細書においては、「ベース領域」、「ベースコンタクト領域」と称する。
【発明の効果】
【０００９】
本発明によれば、ベースコンタクト領域の横に位置するトレンチ側面において、ベースコンタクト領域よりも深い位置にソース領域を配置し、チャネルを形成できるようにしたので、ソース領域とベースコンタクト領域とを半導体基板表面に横方向に並べて設ける必要がなくなり、装置の横方向サイズを小さくできる。また、ベースコンタクト領域形成のために、チャネル形成に必要なソース領域を犠牲にすることがないので、トレンチ延設方向のチャネル形成密度の低下を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態の半導体装置の平面構造を示す図である。
【図２】図１に示す半導体装置のＡ−Ａ’における断面図である。
【図３】図１に示す半導体装置のＢ−Ｂ’における断面図である。
【図４】図１に示す半導体装置のＣ−Ｃ’における断面図である。
【図５】本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図６】本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図７】本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。
【図８】本発明の第１の実施形態である半導体装置の製造工程を示す断面図であり、（ａ）は、図１に示す半導体装置のＡ−Ａ’の位置における構造を示し、（ｂ）は、Ｂ−Ｂ’の位置における構造を示す。
【図９】本発明の第１の実施形態である半導体装置の製造工程を示す断面図であり、（ａ）は、図１に示す半導体装置のＡ−Ａ’の位置における構造を示し、（ｂ）は、Ｂ−Ｂ’の位置における構造を示す。
【図１０】本発明の第２の実施形態の半導体装置の平面構造を示す図である。
【図１１】図１０に示す半導体装置のＤ−Ｄ’における断面図である。
【図１２】図１０に示す半導体装置のＥ−Ｅ’における断面図である。
【図１３】図１０に示す半導体装置のＦ−Ｆ’における断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の半導体装置の実施形態について、図面を参照しながら説明する。
図１は、本発明の第１の実施形態を示す縦型トランジスタを有する半導体装置１００を説明するための平面図であり、図２は図１のＡ−Ａ’における断面図であり、図３は、図１のＢ−Ｂ’における断面図であり、図４は、図１のＣ−Ｃ’における断面図である。以下、縦型ＮチャネルＭＯＳＦＥＴを例として半導体装置１００を説明する。
【００１２】
図１に示すように、第１の実施形態の半導体装置１００の半導体基板１２０の表面には、複数のトレンチ１０４が一方向に長くストライプ状に延設されている。隣り合うトレンチ１０４の間には、第１の領域１１４と第２の領域１１５とがトレンチ１０４の延設方向に交互に配置されている（最上面のソース電極１１１は省略している）。
【００１３】
第１の領域１１４においては、トレンチ１０４の外側面に沿ってＮ型の第１のソース領域１０７が形成されている。また、第２の領域１１５においては、Ｐ型のベースコンタクト領域１０９がトレンチ１０４の外側面に沿って形成されている。Ｐ型のベースコンタクト領域１０９がトレンチ１０４の延設方向に配置される間隔（あるベースコンタクト領域１０９から次のベースコンタクト領域１０９までの距離）Ｘは、全て同じである必要はないが、縦型ＮチャネルＭＯＳＦＥＴの特性の安定化のために、ある限界値以下であることが望ましい。
【００１４】
また、図１の第１の実施形態においては、第１の領域１１４と第２の領域１１５がトレンチ１０４の延設方向に対して垂直の方向に、全て同じ形状で配置されているが、図１のような形状や配置に限る必要はない。例えば、第１の領域１１４と第２の領域１１５が、トレンチ１０４の延設方向に対して垂直の方向に、トレンチ１０４を介して交互に配置されていても構わない。
【００１５】
トレンチ１０４の上面には絶縁膜１１０が埋め込まれており、トレンチ１０４の延設方向に対して垂直の方向に配置されている第１の領域１１４同士及び第２の領域１１５同士を分離している。
【００１６】
図２は、図１の第１の領域１１４とトレンチ１０４を含んだＡ−Ａ’における断面の様子を示した図である。半導体装置１００は、半導体基板１２０において、Ｎ型の高濃度領域１０１とＮ型のドリフト領域１０２からなるドレイン層１２１と、Ｐ型のベース領域１０３と、Ｎ型の第１のソース領域１０７を備えている。また、トレンチ１０４が一定間隔をもって横方向に複数設けられている。半導体装置１００は、縦型ＮチャネルＭＯＳＦＥＴとして動作させるために、半導体基板１２０の裏面にドレイン電極１１２が形成され、半導体基板１２０の表面にソース電極１１１が形成されており、縦方向に電流が流れる構造となっている。
【００１７】
Ｎ型の高濃度領域１０１は、縦型ＮチャネルＭＯＳＦＥＴのドレインとなる領域で、ドレイン電極１１２との間でオーミック接触を得るため、１×１０20／ｃｍ3以上の不純物濃度としている。また、このように高い濃度にすることで抵抗率を下げ、ドレイン抵抗を低減させている。
【００１８】
Ｎ型のドリフト領域１０２は、同じく縦型ＮチャネルＭＯＳＦＥＴのドレインとなる領域のうち、ドレイン耐圧を確保するための領域であり、その所望の耐圧値に応じて不純物濃度と縦方向の厚さが決められる。
【００１９】
Ｐ型のベース領域１０３は、縦型ＮチャネルＭＯＳＦＥＴのチャネルを形成させるための領域である。ベース領域１０３の不純物濃度と縦方向の厚さは、所望の閾値電圧や、ドレイン耐圧などで決められる。ベース領域１０３は、ドリフト領域１０２が形成されるＮ型領域に、半導体基板１２０表面からＰ型不純物を注入して形成されるため、ドリフト領域１０２よりも不純物濃度が高い。
【００２０】
トレンチ１０４は、半導体基板１２０の表面からドリフト領域１０２の上面に達する深さに形成されている。そのトレンチ１０４内において、第１の高さＨ１の位置までの内側面にはゲート絶縁膜１０５が形成されている。ゲート絶縁膜１０５の上には第１の高さＨ１の位置まで、ポリシリコン等からなるゲート電極１０６が埋め込まれている。このゲート電極１０６に信号が与えられることで、ベース領域１０３におけるトレンチ１０４の外側面に沿った領域に縦方向にチャネルが形成される。トレンチ１０４の半導体基板１２０表面から第１の高さＨ１までの深さには、絶縁膜１１０が形成され、ゲート電極１０６とソース電極１１１を電気的に絶縁している。
【００２１】
第１のソース領域１０７は、ベース領域１０３上に形成されている。第１のソース領域１０７の上側の部分（上面）は、ソース電極１１１と接している。第１のソース領域１０７のソース電極１１１と接する面における不純物濃度は、ソース電極１１１との間でオーミック接触を得るため、１×１０19／ｃｍ3以上の濃度としている。また、第１のソース領域１０７は、トレンチ１０４の外側面において、半導体基板１２０の表面から、第１の高さＨ１の位置に達する深さの部分（側面）を有している。すなわち、第１の領域１１４においては、一方のトレンチ１０４の外側面から、半導体基板１２０表面を経て、他方のトレンチ１０４の外側面に沿ってベース領域１０３の上部を囲む、第１のソース領域１０７が形成されている。
【００２２】
このような構成により、ドレイン電極１１２から流入した電流は、高濃度領域１０１、ドリフト領域１０２、ベース領域１０３のトレンチ１０４外側面に形成されるチャネルを経て、第１のソース領域１０７からソース電極１１１へ流れ込む。
【００２３】
図３は、図１の第２の領域１１５と、トレンチ１０４を含んだＢ−Ｂ’における断面の様子を示した図である。半導体装置１００の半導体基板１２０においては、Ｎ型の高濃度領域１０１とＮ型のドリフト領域１０２からなるドレイン層１２１と、Ｐ型のベース領域１０３と、Ｎ型の第２のソース領域１０８と、ベースコンタクト領域１０９を備えている。また、トレンチ１０４が一定間隔をもって横方向に複数設けられている。この断面においても、半導体装置１００は、縦型ＮチャネルＭＯＳＦＥＴとして動作させるために、半導体基板１２０の裏面にドレイン電極１１２が形成され、半導体基板１２０の表面にソース電極１１１が形成されており、縦方向に電流が流れる構造となっている。
【００２４】
第２の領域１１５におけるベースコンタクト領域１０９は、縦方向において第１の高さＨ１の位置よりも高い第２の高さＨ２から半導体基板１２０表面までの間に位置し、横方向において、トレンチ１０４と接する部分（側面）を有する。またベースコンタクト領域１０９は、下側の部分（底面）の一部がベース領域１０３と接し、上側の部分（上面）が、ソース電極１１１と接している。ベースコンタクト領域１０９のソース電極１１１と接する面における不純物濃度は、ソース電極１１１との間でオーミック接触を得るため、１×１０20／ｃｍ3以上の濃度としている。
【００２５】
第２のソース領域１０８は、トレンチ１０４の外側面に沿った第１の高さＨ１から第２の高さまでの部分（一方の側面）と、ベース領域１０３に接する部分（他方の側面及び底面）と、ベースコンタクト領域１０９の底面に接する部分（上面）とを有している。また、第２のソース領域１０８の、トレンチ１０４の延設方向対し垂直な部分（側面）は、図示しない第１のソース領域１０７と接している。
【００２６】
すなわち、第２の領域１１５においては、一方のトレンチ１０４の外側面から、他方のトレンチ１０４の外側面まで半導体基板１２０の表面から一様の深さを有するベースコンタクト領域１０９と、ベースコンタクト領域１０９の下のトレンチ１０４の外側面に沿った領域に第１のソース領域と接続された第２のソース領域とが形成されている。
【００２７】
このような構成により、ドレイン電極１１２から流入した電流は、高濃度領域１０１、ドリフト領域１０２、ベース領域１０３のトレンチ１０４外側面に形成されるチャネルを経て、第２のソース領域１０８へ流れ込む。第２のソース領域１０８に流れ込んだ電流は、さらにトレンチ１０４の延設方向に沿って、図示しない第１のソース領域１０７へ流れ、その後、ソース電極１１１へ流れ込む。
【００２８】
第１の実施形態においては、ベースコンタクト領域１０９を形成した第２の領域１１５において、ソース領域とベースコンタクト領域とを半導体基板表面に横方向に並べて設ける必要がなく、隣接するトレンチの間隔を縮小し、半導体装置の横方向のサイズを小さく出来る。
【００２９】
また、ベースコンタクト領域形成のために、チャネル形成に必要なソース領域を犠牲にすることがなく、トレンチ延設方向のチャネル形成密度の低下を抑制し、オン抵抗の低減を実現することができる。
【００３０】
また、第１のソース領域１０７、第２のソース領域１０８、ベースコンタクト領域１０９は、半導体基板１２０表面において、同一のソース電極１１１と接し、同電位のソース電位が与えられる。
【００３１】
このような構成により、ベースコンタクト領域１０９を通してベース領域１０３に、ソース電極１１１からソース電位が与えられ、意図しない寄生素子の動作を抑制し、安定したＭＯＳＦＥＴ動作が確保されている。
【００３２】
第１のソース領域１０７と第２のソース領域１０８のＮ型不純物は、同じ不純物濃度であり、ベースコンタクト領域１０９よりも１桁程度低い不純物濃度に設定する。これは、後に説明するように、図３に示すトレンチ１０４の第１の高さＨ１の高さから半導体基板１２０表面までの外側面において、途中の工程で全て第２のソース領域１０８を形成し、その後のベースコンタクト領域１０９形成工程において、第２の高さＨ２から半導体基板１２０表面までをベースコンタクト領域１０９で打ち返すことができるようにするためである。このようにすることで、トレンチ１０４の外側面の第１の高さＨ１から第２の高さＨ２までの第２のソース領域１０８と、第２の高さＨ２から半導体基板１２０表面までのベースコンタクト領域１０９を、不純物濃度ばらつきを抑制し安定して形成することができる。
【００３３】
図４の断面図に示すように、図１の第１の領域１１４と第２の領域１１５を含むトレンチ１０４の外側面近傍のＣ−Ｃ’における断面においては、第２のソース領域１０８は、ベースコンタクト領域１０９の下面に形成され、隣接する第１のソース領域１０７と接続されている。したがって、ドレイン電極１１２からチャネルを通して第２のソース領域１０８に流れ込んだ電流は、ベースコンタクト領域１０９の下の第１の高さＨ１から第２の高さＨ２の幅の第２ソース領域１０８を横方向に走行し、第１のソース領域１０７に達したあと、ソース電極１１１へ縦方向に流れ込むことになる。
【００３４】
先に述べたように、ベースコンタクト領域１０９はソース電位をベース領域１０３に与える役割がある。しかし、ベースコンタクト領域１０９から遠い位置、例えば図１のＸの間の中間地点のベース領域１０３を、定常的にソース電位に固定することは困難である。その理由は、ドレイン電圧の印加によって、ベース領域１０３とドリフト領域１０２の接合面で発生するインパクトイオンやリーク等に基づく電流が、インパクトイオンやリークが発生した位置から、ベースコンタクト領域１０９に向かって流れ込むためである。そのため、インパクトイオンやリークの発生箇所がベースコンタクト領域１０９から遠いほど、ベース抵抗成分が高くなり、その位置においてソース電位に対して電圧上昇が起きやすくなる。
【００３５】
ベース領域１０３のある位置での電位がソース電位に対して増大すると、その位置におけるソース領域・ベース領域・ドリフト領域で構成されるＮＰＮ寄生バイポーラトランジスタが動作しやすくなり、縦型ＮチャネルＭＯＳＦＥＴの特性を安定化することが困難になる。そのような不安定性を抑制するためには、ベースコンタクト領域を広げたり、図１のＸをある限界値以下に小さくしたりすることを行い、ベース抵抗を低減することが有効である。しかし、それは同時にチャネル形成に必要なソース領域を犠牲にすることになるので、トレンチ延設方向のチャネル形成密度が低下し、トランジスタのオン抵抗が増大することが避けられない。
【００３６】
第１の実施形態においては、ベースコンタクト領域１０９を広げたり、図１におけるＸ
の値を小さくしたりしても、全てのトレンチの外側面においてソース領域（１０７、１０８）とドリフト領域１０２が縦方向に対向し、その間のベース領域１０３においてチャネルを形成することができる。したがって、安定したトランジスタ動作を確保しながらトレンチ延設方向のチャネル形成密度を増加させ、オン抵抗の低減を実現できる。
【００３７】
次に図５から図９に基づいて、本発明の第１の実施形態に係る半導体装置の製造方法について、縦型ＮチャネルＭＯＳＦＥＴを例に、図面を参照しながら説明する。
まず、図５に示すような、Ｎ型の高濃度領域１０１と、Ｎ型で高濃度領域１０１よりも不純物濃度が低いドリフト領域１０２とを備えた半導体基板１２０を用意する。
【００３８】
次に、図６に示すように、Ｐ型のベース領域１０３を、イオン注入と熱拡散によって形成する。次に、Ｎ型のドリフト領域１０２の上面に達する深さであって、半導体基板１２０表面において一方向に長く延設されたストライプ状のレイアウトとなるトレンチ１０４を形成する。次に、トレンチ１０４の内側面と底面を含む領域にゲート絶縁膜１０５を形成する。
【００３９】
次に、図７に示すように、ポリシリコン膜をトレンチ１０４に隙間なく埋め込むように堆積し、導電性をもたせるために高濃度の不純物を注入する。次に、トレンチ１０４内の第１の高さＨ１の高さまでにポリシリコン膜が埋め込まれた状態になるまで、エッチバック法によってポリシリコン膜を一部除去し、ゲート電極１０６を形成する。
【００４０】
ここまでの工程の順番は、これに限られるものでなく、図７の構造が得られる製造工程であればどのような方法であっても構わない。例えば、トレンチ１０４を形成する工程の後に、ベース領域１０３を形成する方法としても構わない。
【００４１】
次に、図８に示すように第１のソース領域１０７と第２のソース領域１０８を一度の工程で同時に形成する。図８（ａ）は、図１のＡ−Ａ’における第１の領域１１４の第１のソース領域１０７形成工程に対応する断面図である。図８（ｂ）は、図１のＢ−Ｂ’における第２の領域１１５の第２のソース領域１０８形成工程に対応する断面図である。
【００４２】
まず、フォトレジスト１１３を半導体基板１２０全面に塗布し、図１の第２の領域１１５の上にのみフォトレジスト１１３が残るよう、フォトレジスト１１３をフォトリソグラフィ技術でパターニングする。次にＮ型の不純物を、１×１０19／ｃｍ3程度の濃度となるような注入量で、半導体基板１２０の表面に対して垂直な方向から１０度以上傾斜をもたせた角度でＩ1に示すように注入する。その際、図１のＡ−Ａ’においては、フォトレジストがないために、図８（ａ）のように、半導体基板１２０表面と、トレンチ１０４の外側面において第１の高さＨ１以上の範囲に渡る領域に、Ｎ型の第２のソース領域１０７が形成される。一方、図１のＢ−Ｂ’においては、半導体基板１２０表面にフォトレジスト１１３があるために、図８（ｂ）のように、トレンチ１０４の外側面において、半導体基板１２０の表面から第１の高さＨ１までの領域にＮ型の第２のソース領域１０８が形成される。
【００４３】
このＮ型ソース領域１０７、１０８の形成においては、複数のトレンチ１０４の外側面に形成するために、図８のＩ１に示すように、イオン注入において、傾斜をもたせた状態で回転注入を行うか、角度の方向を変えて複数回注入するか、どちらの方法を採用しても構わない。
【００４４】
次に、図９に示すように、シリコン酸化膜やシリコン窒化膜などの絶縁膜をトレンチ１０４内のゲート電極１０６上に隙間なく埋め込むように堆積する。次に、トレンチ１０４内において半導体基板１２０表面の高さまでに絶縁膜が埋め込まれた状態になるまで、エッチバック法によって半導体基板１２０上の絶縁膜を除去し、絶縁膜１１０を形成する。
【００４５】
次にベースコンタクト領域１０９を形成する。図９（ａ）は、図１のＡ−Ａ’におけるベースコンタクト領域１０９形成工程に対応する断面図である。図９（ｂ）は、図１のＢ−Ｂ’におけるベースコンタクト領域１０９形成工程に対応する断面図である。
【００４６】
まず、フォトレジスト１１３を半導体基板１２０表面全面に塗布し、図１の第２の領域１１５の上にのみフォトレジスト１１３が開口するように、フォトレジスト１１３をフォトリソグラフィ技術でパターニングする。ここで図９（ｂ）に示すように、ベースコンタクト領域１０９の間のトレンチ１０４上のフォトレジストを除去しても構わない。次にＰ型の不純物を、１×１０20／ｃｍ3程度の濃度となるような注入量で注入する。Ｐ型不純物の注入角度については、どのような角度でも構わないが、チャネリング現象を抑制するための７度以下の角度であることが望ましい。
【００４７】
図９（ａ）に示すように、図１のＡ−Ａ’における第１の領域１１４においては、フォトレジスト１１３が覆われており、Ｐ型不純物Ｉ２が注入されることはない。また、図９（ｂ）に示すように、図１におけるＢ−Ｂ’における第２の領域１１５においては、半導体基板１２０表面上にＰ型不純物Ｉ２が注入され、半導体基板１２０表面から第２の高さＨ２までの深さのＮ型の第２のソース領域１０８の領域がベースコンタクト領域１０９に置き換えられる。
【００４８】
次に、図示しないが、ソース電極１１１を半導体基板１２０表面全面に形成し、その後に、ドレイン電極１１２を半導体基板１２０裏面全面に形成することで、図１から図４に示すような第１の実施形態の半導体装置１００が得られる。
【００４９】
図１０は、本発明の第２の実施形態を示す、縦型トランジスタを有する半導体装置２００を説明するための平面図であり、図１１は、図１０のＤ−Ｄ’における断面図であり、図１２は、図１０のＥ−Ｅ’における断面図であり、図１３は、図１０のＦ−Ｆ’における断面図である。以下、第１の実施形態と同様に、縦型ＮチャネルＭＯＳＦＥＴを例として半導体装置２００を説明する。
【００５０】
図１０に示すように、第２の実施形態の半導体装置２００の半導体基板２２０表面においては、トレンチ２０４が一方向に長く延設されたストライプ状にレイアウトされている。その各トレンチ２０４の間には、第１の領域２１４と第２の領域２１５がトレンチ２０４の延設方向に交互に配置されている（最上面のソース電極２１１は省略している）。
【００５１】
第１の領域２１４においては、トレンチ２０４の外側面に沿ってＮ型の第１のソース領域２０７が形成されている。また、第１の実施形態と異なり、第２の領域２１５においては、Ｎ型の第２のソース領域２０８が、トレンチ２０４の外側面に一方の部分（側面）が接するように設けられている。さらに、Ｐ型のベースコンタクト領域２０９がＮ型の第２のソース領域２０８の他方の部分（側面）に接するように設けられている。
【００５２】
図１０の第２の実施形態においては、第１の領域２１４と第２の領域２１５がトレンチ２０４の延設方向に対して垂直の方向に、全て同じ形状で配置されているが、形状や位置は特に揃える必要はないことは第１の実施形態と同様である。
【００５３】
トレンチ２０４の上面には絶縁膜２１０が埋め込まれており、トレンチ２０４の延設方向に対して垂直の方向に配置されている第１の領域２１４同士及び第２の領域２１５同士を分離している。
【００５４】
また、図示しないが、図１０の第１の領域２１４付近における断面構造は、第１の実施形態の第１の領域の断面を表す図２と同様の構成を取っている。ただ、第１のソース領域２０７のソース電極１１１と接する面における不純物濃度は、ソース電極２１１との間でオーミック接触を得るため、１×１０20／ｃｍ3以上の濃度としていることが第１の実施形態と異なる。
【００５５】
図１１は、図１０の第２の領域２１５のと、トレンチ２０４を含んだＤ−Ｄ’における断面の様子を示した図である。半導体装置２００の半導体基板２２０においては、Ｎ型の高濃度領域２０１とＮ型のドリフト領域２０２からなるドレイン層２２１と、Ｐ型のベース領域２０３と、Ｎ型の第２のソース領域２０８と、ベースコンタクト領域２０９を備えている。
【００５６】
第２の領域２１５におけるベースコンタクト領域２０９は、縦方向において第１の高さＨ１の位置よりも高い第２の高さＨ２から半導体基板２２０表面までの間に位置する。一方、第１の実施形態と異なり、横方向において、第２のソース領域２０８と接する部分（側面）を有する。またベースコンタクト領域２０９は、下側の部分（底面）がベース領域２０３と接し、上側の部分（上面）が、ソース電極２１１と接している。ベースコンタクト領域２０９のソース電極２１１と接する面における不純物濃度は、ソース電極２１１との間でオーミック接触を得るため、１×１０19／ｃｍ3以上の濃度としていることも第１の実施形態と異なる。
【００５７】
第２のソース領域２０８は、トレンチ２０４の外側面に沿った第１の高さＨ１から半導体基板２２０表面までの高さの部分（一方の側面）と、ベース領域２０３に接する部分（他方の側面の一部及び底面）と、ベースコンタクト領域２０９の側面に接する部分（他方の側面の一部）と、ソース電極２１１に接する部分（上面）とを有している。第２のソース領域２０８のソース電極２１１と接する面における不純物濃度は、ソース電極２１１との間でオーミック接触を得るため、１×１０20／ｃｍ3以上の濃度としている。
【００５８】
第２の実施形態においては、第１のソース領域２０７と第２のソース領域２０８のＮ型不純物は、同じ不純物濃度であり、ベースコンタクト領域２０９よりも１桁程度高い不純物濃度に設定する。これは、図１１に示すトレンチ２０４の第１の高さＨ１の高さから半導体基板２２０表面までの外側面において、途中の工程で全て第２のソース領域２０８を形成し、その後のベースコンタクト領域２０９形成工程において、第２の高さＨ２から半導体基板２２０表面までをベースコンタクト領域２０９で打ち返されないようにするためである。このようにすることで、トレンチ２０４の外側面の第１の高さＨ１から半導体基板２２０表面までの第２のソース領域２０８を、不純物濃度ばらつきを抑制し安定して形成することができる。
【００５９】
図１２に示すように、図１０のＥ−Ｅ’ における断面においては、第１のソース領域２０７とベースコンタクト領域２０９は、トレンチ２０４の延設方向に接して配置されている。ベースコンタクト領域２０９の下面は、ベース領域２０３と接し、ベース領域２０３の電位をソース電位に固定する役割を果たしている。この構造は、第１の実施形態も同様である。
【００６０】
図１３に、図１０のＦ−Ｆ’におけるトレンチ２０４の外側面近傍の断面を示す。この領域においては、第２のソース領域２０８は、半導体基板２２０表面から第１の高さＨ１の高さまでの領域に形成され、ベースコンタクト領域２０９は形成されていないことが第１の実施形態と異なっている。第１のソース領域２０７と第２のソース領域２０８は、トレンチ２０４の延設方向に接して配置されている。
【００６１】
第１の実施形態の図４においては、チャネルから第２のソース領域１０８に流れ込んだ電流は、第１のソース領域１０７に向かって横方向に流れ、第１のソース領域１０７から直上のソース電極１１１に流れる。そのため縦型トランジスタのオン抵抗は、電流経路の長さに基づいたソース抵抗の影響を受ける。それに対し、第２の実施形態の図１３においては、チャネルから第２のソース領域２０８に流れ込んだ電流は、ベースコンタクト領域２０９の影響を受けずにそのまま、直上のソース電極２１１に流れ込む。そのため、第２の領域２１５のソース抵抗は、電流経路の長さが第１の実施形態よりも短いため、第１の領域２１４のソース領域２０７のソース抵抗と同程度までに低減でき、オン抵抗の増大を抑制できる。
【００６２】
さらに、第１のソース領域２０７と第２のソース領域２０８は、第１の実施形態の第１のソース領域１０７と第２のソース領域１０８よりも不純物濃度が１桁程度高く、低抵抗率である。そのため、この点においても、ソース抵抗の低減及びオン抵抗の増大の抑制に貢献している。
すなわち、第２の実施形態は、以上のような構造を採用することにより、第１の実施形態よりもソース抵抗が低減できる分、さらにオン抵抗の低減が実現できる。
【００６３】
第２の実施形態の半導体装置２００の製造方法は、第１の実施形態において第１のソース領域１０７と第２のソース領域１０８の不純物濃度の下限を１×１０19／ｃｍ3としていたことに対し、１×１０20／ｃｍ3以上の濃度としたことが異なる。また、ベースコンタクト領域１０９の不純物濃度の下限を第１の実施形態の１×１０20／ｃｍ3から、１×１０19／ｃｍ3以上の濃度としている。それ以外の製造方法は、第１の実施形態で説明した図５から図９で説明した方法と同様である。
【００６４】
以上述べた、第１の実施形態と第２の実施形態の構造は、これまで例として述べた縦型ＮチャネルＭＯＳＦＥＴに限定されるものではなく、導電型の極性を変える事で、縦型ＰチャネルＭＯＳＦＥＴにも適用することは言うまでもない。さらに、ドレイン領域とドレイン電極との間に、ドレイン領域と逆導電型のコレクタ層を挿入することで、絶縁ゲートバイポーラトランジスタにも適用することができる。これは、半導体基板の裏面側に形成する高濃度領域の極性を逆にすることで実現できる。
【００６５】
また、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。例えば、トレンチのレイアウト形状は、必ずしも直線である必要はなく、一方向に延設していれば様々な形状において本発明が適用できる。
【符号の説明】
【００６６】
１０１  高濃度領域
１０２  ドリフト領域
１０３  ベース領域
１０４  トレンチ
１０５  ゲート絶縁膜
１０６  ゲート電極
１０７  第１のソース領域
１０８  第２のソース領域
１０９  ベースコンタクト領域
１１０  絶縁膜
１１１  ソース電極
１１２  ドレイン電極
１１３  フォトレジスト
１１４  第１の領域
１１５  第２の領域
１２０  半導体基板
１２１  ドレイン層
Ｈ１  第１の高さ
Ｈ２  第２の高さ
Ｉ１  Ｎ型不純物注入
Ｉ２  Ｐ型不純物注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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