(57)【要約】【課題】信頼性の高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、回路部と、積層体と、少なくとも１つの柱状部材と、素子分離部と、少なくとも１つの第１支持部材と、を備える。前記回路部は、前記基板上に設けられ、配線層を有する。前記積層体は、前記回路部上に設けられ、互いに離れて積層され、前記基板の上面に沿った第１方向に延びる複数の電極膜を有する。前記柱状部材は、前記配線層に接して、前記積層体内を前記複数の電極膜の積層方向に延びるコンタクトを有する。前記素子分離部は、前記積層体内に設けられ、前記第１方向及び前記積層方向に延びる。前記第１支持部材は、前記積層体内に設けられ、前記積層方向に延び、前記第１方向に交差して前記基板の上面に沿った第２方向の前記素子分離部上に位置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、配線層を有する回路部と、
前記回路部上に設けられ、互いに離れて積層され、前記基板の上面に沿った第１方向に延びる複数の電極膜を有する積層体と、
前記配線層に接して、前記積層体内を前記複数の電極膜の積層方向に延びるコンタクトを有する少なくとも１つの柱状部材と、
前記積層体内に設けられ、前記第１方向及び前記積層方向に延びる素子分離部と、
前記積層体内に設けられ、前記積層方向に延び、前記第１方向に交差して前記基板の上面に沿った第２方向の前記素子分離部上に位置する少なくとも１つの第１支持部材と、
を備えた半導体記憶装置。
【請求項２】
前記第１支持部材は、前記素子分離部の前記第２方向の一側面上に位置する請求項１記載の半導体記憶装置。
【請求項３】
前記第１支持部材は、前記第１方向に沿って複数設けられ、
前記第１支持部材は、前記素子分離部の前記第２方向の両側面上に位置する請求項１記載の半導体記憶装置。
【請求項４】
前記積層体内に設けられ、前記積層方向に延びる複数の第２支持部材をさらに備え、
前記第１支持部材は、前記柱状部材と、前記素子分離部と、前記複数の第２支持部材と、によって囲まれた領域内に位置する請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記第１支持部材は、絶縁材料を含む請求項１〜４のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
３次元構造の半導体記憶装置には、基板上に絶縁膜と電極膜が交互に積層された積層体が設けられており、積層体を貫くチャネルが設けられている。そして、電極膜とチャネルの交差部分にメモリセルが形成される。また、より一層の高集積化を図るために、メモリセルを制御する制御回路が基板と積層体との間に配置されており、積層体内の貫通ビアを介して制御回路に電位が供給される。このような半導体記憶装置において、貫通ビアの近傍では積層体の構造上強度が低下し易く、積層体が変形するという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４６８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、信頼性の高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、基板と、回路部と、積層体と、少なくとも１つの柱状部材と、素子分離部と、少なくとも１つの第１支持部材と、を備える。前記回路部は、前記基板上に設けられ、配線層を有する。前記積層体は、前記回路部上に設けられ、互いに離れて積層され、前記基板の上面に沿った第１方向に延びる複数の電極膜を有する。前記柱状部材は、前記配線層に接して、前記積層体内を前記複数の電極膜の積層方向に延びるコンタクトを有する。前記素子分離部は、前記積層体内に設けられ、前記第１方向及び前記積層方向に延びる。前記第１支持部材は、前記積層体内に設けられ、前記積層方向に延び、前記第１方向に交差して前記基板の上面に沿った第２方向の前記素子分離部上に位置する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を示す平面図である。
【図２】図２（ａ）及び図２（ｂ）は、図１のＡ１−Ａ２線及びＢ１−Ｂ２線の断面図である。
【図３】図２（ａ）の領域Ａの拡大図である。
【図４】第１実施形態に係る半導体記憶装置の一部の平面図である。
【図５】図４のＣ１ーＣ２線の断面図である。
【図６】第１実施形態に係る半導体記憶装置の製造方法を示す平面図である。
【図７】第１実施形態に係る半導体記憶装置の製造方法を示す平面図である。
【図８】第１実施形態に係る半導体記憶装置の製造方法を示す平面図である。
【図９】第１実施形態に係る半導体記憶装置の製造方法を示す平面図である。
【図１０】第１実施形態に係る半導体記憶装置の製造方法を示す平面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、半導体記憶装置１を示す平面図である。
図２（ａ）及び図２（ｂ）は、図１のＡ１−Ａ２線及びＢ１−Ｂ２線の断面図である。
図３は、図２（ａ）の領域Ａの拡大図である。
図１、図２（ａ）及び図２（ｂ）に示すように、半導体記憶装置１においては、シリコン（Ｓｉ）等を含む基板１０が設けられている。以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。基板１０の上面１０ａに対して平行で且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面１０ａに対して垂直な方向を「Ｚ方向」とする。
【０００９】
図１に示すように、半導体記憶装置１には、貫通ビア領域Ｒｖと、セル領域Ｒｃと、周辺領域Ｒｓと、が設けられている。
貫通ビア領域Ｒｖには、複数の貫通ビア４４（コンタクト）が設けられている。
セル領域Ｒｃは、貫通ビア領域ＲｖのＸ方向両側に位置する。セル領域Ｒｃには、複数のメモリセルを含むメモリセルアレイが設けられている。
周辺領域Ｒｓは、セル領域Ｒｃの周囲に位置する。周辺領域Ｒｓには、ロウデコーダ等の制御回路２０Ａが設けられている。例えば、制御回路２０Ａは、セル領域ＲｃのＸ方向片側に位置する。
【００１０】
図２（ａ）及び図２（ｂ）に示すように、セル領域Ｒｃ及び貫通ビア領域Ｒｖには、基板１０の上部にＳＴＩ（Shallow Trench Isolation）１２が選択的に設けられている。ＳＴＩ１２により、基板１０の上部は複数の半導体領域１３に区画されている。半導体領域１３内には、ソース層１４及びドレイン層１５が設けられている。基板１０上であって、ソース層１４とドレイン層１５の間の領域の直上域には、ゲート絶縁膜１６及びゲート電極１７が設けられている。これにより、基板１０の上面１０ａには、複数の電界効果型のトランジスタ１８が形成されている。
【００１１】
基板１０上には、例えばシリコン酸化物（ＳｉＯ）を含む層間絶縁膜６０が設けられている。層間絶縁膜６０内には、複数の配線層２２が設けられている。基板１０と最下層の配線層２２との間には、コンタクト２３が接続されている。Ｚ方向において離隔した配線層２２間には、ビア２４が接続されている。トランジスタ１８、配線層２２、コンタクト２３及びビア２４により、センスアンプ等の制御回路２０Ｂが構成される。
【００１２】
最上層の配線層２２上には、埋込ソース線３１が設けられている。埋込ソース線３１は、例えば、タングステン（Ｗ）を含む下層部分と、シリコンを含む上層部分と、を有する２層膜である。埋込ソース線３１はＸ方向において複数の部分に分かれており、貫通ビア領域Ｒｖ及びセル領域Ｒｃに配置される。埋込ソース線３１には、制御回路２０Ｂから電位が供給される。
【００１３】
埋込ソース線３１上には、積層体３２が設けられている。積層体３２においては、例えばシリコン酸化物を含む絶縁膜３３と、タングステンを含む電極膜３４と、がＺ方向に沿って交互に積層されている。
【００１４】
図１に示すように、積層体３２内には、複数の素子分離部３６が設けられている。例えば、素子分離部３６の下端は埋込ソース線３１に接している（図５参照）。素子分離部３６の形状は、ＸＺ平面に沿って拡がる板状である。素子分離部３６により、積層体３２はＹ方向において複数の部分に分断されており、電極膜３４の形状は、Ｘ方向に延びる配線状となっている。
【００１５】
素子分離部３６には、ソース線の一部として、埋込ソース線３１に接続する配線部が設けられる。この場合、素子分離部３６には、配線部と、配線部の両側面上に設けられた絶縁膜と、が設けられる。素子分離部３６は、シリコン酸化物等を含む絶縁膜によって構成されても良い。
【００１６】
Ｙ方向において隣り合う素子分離部３６間には、Ｘ方向に延びる絶縁部材３７が設けられている。絶縁部材３７は、例えば、Ｙ方向において隣り合う素子分離部３６間の中央に位置している。絶縁部材３７は、積層体３２の上部内に配置されており、上から１層以上の電極膜３４をそれぞれ２つに分断している。この分断された電極膜３４が上部選択ゲート線として機能する。図１の例では、絶縁部材３７が上から３層の電極膜３４を分断している。
【００１７】
図１及び図２（ａ）に示すように、セル領域Ｒｃには、正階段領域Ｒｓ１、ピラー配置領域Ｒｐ、ダミー階段領域Ｒｓ２が設けられており、Ｘ方向に沿ってこの順に配列されている。つまり、ピラー配置領域ＲｐのＸ方向両側に、正階段領域Ｒｓ１及びダミー階段領域Ｒｓ２が配置されている。
【００１８】
ピラー配置領域Ｒｐには、積層体３２内に、Ｚ方向に延びる柱状部ＣＬが複数設けられている。図１に示すように、柱状部ＣＬは、素子分離部３６と絶縁部材３７との間に、複数列、例えば４列で配置される。
【００１９】
図３に示すように、柱状部ＣＬは、絶縁コア部４０、シリコンピラー４１及びメモリ膜４２を有する。絶縁コア部４０は、例えばシリコン酸化物を含む。シリコンピラー４１は、絶縁コア部４０の周囲に設けられている。シリコンピラー４１は、例えばシリコンを含み、その形状は下端部が閉塞した円筒形である。シリコンピラー４１において、下端は埋込ソース線３１に接続され、上端は積層体３２の上面に到達している。
【００２０】
メモリ膜４２は、トンネル絶縁膜４２ａ、電荷蓄積膜４２ｂ及びブロック絶縁膜４２ｃを有する。
トンネル絶縁膜４２ａは、シリコンピラー４１の側面上に設けられている。トンネル絶縁膜４２ａは、例えばシリコン酸化物を含む。
電荷蓄積膜４２ｂは、トンネル絶縁膜４２ａの側面上に設けられている。電荷蓄積膜４２ｂは電荷を蓄積するための膜であり、例えばシリコン窒化物（ＳｉＮ）を含む。
ブロック絶縁膜４２ｃは、電荷蓄積膜４２ｂの側面上に設けられている。ブロック絶縁膜４２ｃは、例えばシリコン酸化物を含む。
【００２１】
柱状部ＣＬ上には、Ｙ方向に延びるビット線が複数設けられており、柱状部ＣＬのシリコンピラー４１は、コンタクトを介してビット線に接続されている。なお、図１においては、積層体３２よりも上方に配置された構成要素は、図示していない。
【００２２】
正階段領域Ｒｓ１及びダミー階段領域Ｒｓ２には、積層体３２の形状が電極膜３４にステップ３９が形成された階段状となっている。正階段領域Ｒｓ１において、ステップ３９の直上域にはコンタクト（図示せず）が設けられており、ステップ３９を形成する電極膜３４に接続されている。電極膜３４は、コンタクトを介して制御回路２０Ａに接続されている。一方、ダミー階段領域Ｒｓ２において、電極膜３４に接続されたコンタクトは設けられていない。
次に、貫通ビア領域Ｒｖ内の構成要素について詳細に説明する。
【００２３】
図４は、半導体記憶装置１の一部の平面図である。
図５は、図４のＣ１ーＣ２線の断面図である。
図４は、図１の貫通ビア領域Ｒｖを拡大して示しており、図５は、貫通ビア４４間に位置する素子分離部３６の断面を示している。
【００２４】
図４及び図５に示すように、貫通ビア領域Ｒｖには、貫通ビア４４が、Ｚ方向に延び、積層体３２を貫通している。貫通ビア４４は、例えば、タングステンを含む本体部と、本体部の側面上及び下面上に、チタン窒化物（ＴｉＮ）を含むバリアメタル層と、によって構成される。例えば、貫通ビア４４の形状は円柱である。貫通ビア４４において、下端は制御回路２０Ｂにおける最上層の配線層２２に接続され、上端は積層体３２の上面に到達している。
【００２５】
貫通ビア４４は、素子分離部３６間にＸ方向及びＹ方向に沿って配置されている。ここで、貫通ビア４４の中心は、貫通ビア４４の形状が円柱である場合、図４に示された円の中心に相当する。
【００２６】
貫通ビア４４の側面上には、例えばシリコン酸化物を含む絶縁膜４５が設けられている。貫通ビア４４は、絶縁膜４５によって、電極膜３４から絶縁されている。また、貫通ビア４４は、埋込ソース線３１の部分間を通過しており、埋込ソース線３１からも離隔され、絶縁される。以下、本明細書において、貫通ビア４４及び絶縁膜４５を柱状部材４６と呼ぶ場合がある。
【００２７】
貫通ビア４４上には、上層配線（図示せず）が設けられている。貫通ビア４４は、上層配線に接続されている。つまり、上層配線は、貫通ビア４４を介して制御回路２０Ｂの配線層２２に接続されている。この配線層２２は、トランジスタ１８のソース層１４、ドレイン層１５又はゲート電極１７に接続されている。このようにして、制御回路２０Ｂには、上層配線及び貫通ビア４４を介して、電源電位又は信号電位が供給される。
【００２８】
貫通ビア領域Ｒｖには、支持部材５０が複数設けられている。支持部材５０は、Ｚ方向に延び、積層体３２を貫通している。支持部材５０は、例えばシリコン酸化物を含む。例えば、支持部材５０の形状は円柱である。例えば、支持部材５０において、下端は埋込ソース線３１に接しており、上端は積層体３２の上面に到達している。
支持部材５０は、支持部材５０ａと、支持部材５０ｂと、を有する。
【００２９】
支持部材５０ａは、素子分離部３６と絶縁部材３７との間に、複数列、例えば２列で配置される。この場合、Ｘ方向において、支持部材５０ａの一部が柱状部材４６の間に位置し、支持部材５０ａの他部が柱状部ＣＬと柱状部材４６の間に位置する。
【００３０】
ここで、支持部材５０の中心とは、支持部材５０の形状が円柱である場合、図４に示された円の中心に相当する。
【００３１】
支持部材５０ｂは、絶縁部材３７間にＸ方向に沿って配置される。また、支持部材５０ｂは、Ｙ方向において柱状部材４６の間に位置する。
【００３２】
貫通ビア領域Ｒｖには、支持部材５５が複数設けられている。支持部材５５は、Ｚ方向に延び、積層体３２を貫通している。支持部材５５は、例えばシリコン酸化物を含む。支持部材５５は、ポリシリコンを含んでも良い。支持部材５５の形状は、例えば、一部に円弧が形成された柱状である。支持部材５５の形状は、角柱でも良い。例えば、支持部材５０において、下端は埋込ソース線３１に接しており、上端は積層体３２の上面に到達している。
【００３３】
積層体３２内には、図４の破線で示したような複数の貫通孔７０（図７参照）が形成され、支持部材５５は、貫通孔７０の一部分（Ｙ方向の両端部分）を埋め込むように位置している。一方、貫通孔７０の他の部分（中央部分）には、素子分離部３６が埋め込まれている。これにより、支持部材５５は、素子分離部３６のＹ方向の両側面上に位置する。図４に示す例では、支持部材５５が素子分離部３６のＹ方向の両側面上に位置しているが、Ｙ方向の一方の側面上に位置しても良い。
【００３４】
支持部材５５は、Ｘ方向に沿って配置される。支持部材５５は、Ｙ方向において柱状部材４６の間に位置する。つまり、図４に示すように、支持部材５５は、貫通ビア領域Ｒｖ内において、素子分離部３６と、柱状部材４６と、支持部材５０ａと、によって囲まれた領域Ｒ１内に位置する。領域Ｒ１は、柱状部材４６及び支持部材５０（支持部材５０ａ、５０ｂ）のいずれも設けられていない領域に相当する。
【００３５】
例えば、Ｘ方向に配置された支持部材５５の端部から隣接する支持部材５５の端部までの最短距離は、１５０ナノメートル以上であって６００ナノメートル以下であることが望ましい。
【００３６】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図６〜図１０は、半導体記憶装置１の製造方法を示す断面図である。
図６〜図１０において、半導体記憶装置１の貫通ビア領域Ｒｖを形成する工程が示されている。図６〜図１０に示された領域は、図４に示された領域に相当する。
先ず、図６に示すように、基板１０上に、絶縁膜３３及び犠牲膜が交互に積層された積層体３２ａを形成する。犠牲膜は、例えば、シリコン窒化膜によって形成される。続いて、積層体３２ａ内にメモリホールＭＨを形成した後、メモリホールＭＨ内にメモリ膜４２、シリコンピラー４１及び絶縁コア部４０を順に形成する。これにより、柱状部ＣＬが形成される。その後、積層体３２ａ内にトレンチＴを形成した後、トレンチＴ内に絶縁部材３７を形成する。
【００３７】
次に、図７に示すように、例えば、マスクを用いたフォトリソグラフィ法、及び、ＲＩＥ（Reactive Ion Etching）等のエッチング処理により、積層体３２ａ内に、複数の貫通孔７０、７１、７２を形成する。Ｚ方向から見て、貫通孔７０、７１、７２の形状は、例えば円形である。例えば、貫通孔７０の直径は、貫通孔７１の直径より小さく、貫通孔７２の直径より大きい。
【００３８】
次に、図８に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、貫通孔７０、７１、７２内に、例えばシリコン酸化物を埋め込む。貫通孔７０内に絶縁膜７３が形成される。複数の絶縁膜７３がＸ方向に配置される。また、貫通孔７１内に絶縁膜４５が形成され、貫通孔７２内に、支持部材５０ａ及び支持部材５０ｂを有する支持部材５０が形成される。
続いて、貫通孔７１内であって絶縁膜４５上に貫通ビア４４を形成する。これにより、貫通ビア４４及び絶縁膜４５を有する柱状部材４６が形成される。
【００３９】
次に、図９に示すように、ＲＩＥ等のエッチング処理により、積層体３２ａにＸ方向及びＺ方向に延びる複数のスリットＳＴを形成する。スリットＳＴの形成によって、絶縁膜７３がＹ方向で分断するように、絶縁膜７３の一部を除去する。これにより、支持部材５５が形成される。支持部材５５は、スリットＳＴのＹ方向の両側面上に位置する。
【００４０】
続いて、スリットＳＴを介してウェットエッチングを施すことにより、積層体３２ａの犠牲膜を除去する。犠牲膜の除去によって形成された空洞内に、スリットＳＴを介してタングステン等の金属を堆積させて電極膜３４を形成する。これにより、積層体３２が形成される。
【００４１】
次に、図１０に示すように、例えばＣＶＤ法により、スリットＳＴ内に素子分離部３６を形成する。素子分離部３６のＹ方向の両側面上には、支持部材５５が位置する。このようにして、半導体記憶装置１が製造される。
【００４２】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置１において、貫通ビア４４が設けられた貫通ビア領域Ｒｖ内であって、素子分離部３６のＹ方向の両側面上に支持部材５５が設けられている。このような支持部材５５を設けると、貫通ビア４４の近傍の構造上の強度を向上させることができる。これにより、積層体３２の変形を抑制できる。
また、貫通ビア領域Ｒｖの領域Ｒ１に支持部材５５を設けると、貫通ビア領域Ｒｖの領域Ｒ１内の構造上の強度を向上させて、積層体３２の変形をより抑制できる。
【００４３】
例えば、図９に示されたように、スリットＳＴを介して、積層体３２ａから犠牲膜を除去する工程では、犠牲膜の除去後に空洞内を洗浄及び乾燥する。このような洗浄及び乾燥では、積層体３２ａに表面張力が発生して積層体３２ａが湾曲して変形する場合がある。図４に示されたように、貫通ビア領域Ｒｖにおいて、貫通ビア４４及び支持部材５０が形成されていない領域Ｒ１では、構造上強度が低下しているので、積層体３２ａの変形が発生し易い。積層体３２ａの変形によって電極膜３４が湾曲して変形し、電極膜３４における開放や短絡の不良を発生する虞がある。
【００４４】
電極膜３４がタングステン等の金属によって形成されている場合、Ｘ方向及びＹ方向で電極膜３４に発生する応力の違いから電極膜３４は湾曲して変形し易い。電極膜３４の変形によって積層体３２が変形し、積層体３２内に形成されたパターンを倒壊する虞がある。
【００４５】
本実施形態では、貫通ビア領域Ｒｖの領域Ｒ１に支持部材５５を設けているので、積層体３２の変形を抑制する。
本実施形態によれば、信頼性の高い半導体記憶装置を提供する。
【００４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４７】
１：半導体記憶装置、１０：基板、１０ａ：上面、１２：ＳＴＩ、１３：半導体領域、１４：ソース層、１５：ドレイン層、１６：ゲート絶縁膜、１７：ゲート電極、１８：トランジスタ、２０Ａ、２０Ｂ：制御回路、２２：配線層、２３：コンタクト、２４：ビア、３１：埋込ソース線、３２、３２ａ：積層体、３３、４５、７３：絶縁膜、３４：電極膜、３６：素子分離部、３７：絶縁部材、３９：ステップ、４０：絶縁コア部、４１：シリコンピラー、４２：メモリ膜、４２ａ：トンネル絶縁膜、４２ｂ：電荷蓄積膜、４２ｃ：ブロック絶縁膜、４４：貫通ビア、４６：柱状部材、５０、５０ａ、５０ｂ、５５：支持部材、６０：層間絶縁膜、７０〜７２：貫通孔、ＣＬ：柱状部、ＭＨ：メモリホール、Ｒ１：領域、Ｒｃ：セル領域、Ｒｐ：ピラー配置領域、Ｒｓ：周辺領域、Ｒｓ１：正階段領域、Ｒｓ２：ダミー階段領域、Ｒｖ：貫通ビア領域、ＳＴ：スリット、Ｔ：トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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