(57)【要約】【課題】表面の平坦性が優れたキャリア供給層が得られる化合物半導体装置等を提供する。【解決手段】化合物半導体装置１００には、基板１０１と、基板１０１の上方に形成されたチャネル層１０３と、チャネル層１０３の上方に形成されたスペーサ構造１０と、スペーサ構造１０の上方に形成されたＩｎx1Ａｌy1Ｇａ1-x1-y1Ｎ（０≦ｘ１＜０．２０、０＜ｙ１≦１）のキャリア供給層１０４と、キャリア供給層１０４の上方に形成されたゲート電極１０８、ソース電極１０６及びドレイン電極１０７と、が含まれる。スペーサ構造１０には、チャネル層１０３の上方に形成されたＡｌx2Ｇａ1-x2Ｎ（０＜ｘ２＜１）の第１のスペーサ層１１と、第１のスペーサ層１１の上方に形成されたＧａＮの第２のスペーサ層１２と、が含まれる。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成されたチャネル層と、
前記チャネル層の上方に形成されたスペーサ構造と、
前記スペーサ構造の上方に形成されたＩｎx1Ａｌy1Ｇａ1-x1-y1Ｎ（０≦ｘ１＜０．２０、０＜ｙ１≦１）のキャリア供給層と、
前記キャリア供給層の上方に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記スペーサ構造は、
前記チャネル層の上方に形成されたＡｌx2Ｇａ1-x2Ｎ（０＜ｘ２＜１）の第１のスペーサ層と、
前記第１のスペーサ層の上方に形成されたＧａＮの第２のスペーサ層と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記スペーサ構造は、前記第１のスペーサ層及び前記第２のスペーサ層の積層体を複数含むことを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記チャネル層はＧａＮ層であることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記第２のスペーサ層の厚さは２ｎｍ以下であることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記キャリア供給層の上方に形成されたＡｌx3Ｇａ1-x3Ｎ（０≦ｘ３＜１）のキャップ層を有することを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
前記キャリア供給層と前記ゲート電極との間に形成されたゲート絶縁膜を有することを特徴とする請求項１乃至５のいずれか１項に記載の化合物半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項８】
請求項１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置等に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高い破壊電界強度を有しており、高電圧動作及び高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）についての報告が数多くなされている。窒化物半導体を用いたＨＥＭＴとして、ＧａＮをチャネル層、ＡｌＧａＮ又はＩｎＡｌＮをキャリア供給層に用いたＨＥＭＴが知られている。近年では、特にキャリア供給層にＩｎＡｌＮを用いたＨＥＭＴが注目されている。ＩｎＡｌＮはＡｌＧａＮよりも強い自発分極を持つため、高濃度の２次元電子ガス（two-dimensional electron gas：２ＤＥＧ）を得やすい。ＩｎＡｌＮはＩｎ組成が１７％〜１８％の場合にＧａＮと格子整合する。このため、キャリア供給層にＡｌＧａＮを用いたＨＥＭＴと比べて、ソースとゲートとの間のアクセス抵抗及びゲートとドレインとの間のアクセス抵抗を低くすることができる。また、キャリア供給層が薄いほど、ゲート電極と２ＤＥＧとの間の距離が短くなるため、より高い相互コンダクタンス（ｇm）が得られる。
【０００４】
しかし、ＩｎＡｌＮはＡｌＧａＮよりも合金散乱を生じさせやすい。このため、ＧａＮのチャネル層とＩｎＡｌＮのキャリア供給層とが直接接していると、２ＤＥＧの移動度が合金散乱により大きく低下する。このような合金散乱は、チャネル層とキャリア供給層との間にＡｌＮのスペーサ層を設けることで低減できる。
【０００５】
しかしながら、ＡｌＮ層は平坦に成長しにくいため、ＡｌＮのスペーサ層を含むＨＥＭＴでは、キャリア供給層の表面の平坦性が極めて低い。キャリア供給層の表面の平坦性が低いほど、大きなゲートリーク電流が流れる。ＡｌＮに代えてＡｌＧａＮを用いればキャリア供給層の表面の平坦性は改善されるが、それでも十分な平坦性は得られない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−１７９１２８号公報
【特許文献２】特開２０１２−２５６７０６号公報
【非特許文献】
【０００７】
【非特許文献１】M. Gonschorek, J.-F. Carlin, E. Feltin, M. A. Py, and N. Grandjean, Appl. Phys. Lett. 89, 062106 (2006)
【非特許文献２】A. Yamada, T. Ishiguro, J. Kotani, S. Tomabechi, N. Nakamura, and K. Watanabe, Jpn. J. Appl. Phys. , 55, 05FK03 (2016)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、表面の平坦性が優れたキャリア供給層が得られる化合物半導体装置等を提供することにある。
【課題を解決するための手段】
【０００９】
化合物半導体装置の一態様には、基板と、前記基板の上方に形成されたチャネル層と、前記チャネル層の上方に形成されたスペーサ構造と、前記スペーサ構造の上方に形成されたＩｎx1Ａｌy1Ｇａ1-x1-y1Ｎ（０≦ｘ１＜０．２０、０＜ｙ１≦１）のキャリア供給層と、前記キャリア供給層の上方に形成されたゲート電極、ソース電極及びドレイン電極と、が含まれる。前記スペーサ構造には、前記チャネル層の上方に形成されたＡｌx2Ｇａ1-x2Ｎ（０＜ｘ２＜１）の第１のスペーサ層と、前記第１のスペーサ層の上方に形成されたＧａＮの第２のスペーサ層と、が含まれる。
【発明の効果】
【００１０】
上記の化合物半導体装置等によれば、適切なスペーサ構造が含まれるため、表面の平坦性が優れたキャリア供給層を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】ＧａＮ層の有無とＩｎＡｌＮ層の表面の平坦性との関係を示す図である。
【図２】ＧａＮ層の厚さとシート抵抗との関係を示す図である。
【図３】積層体の数とシート抵抗との関係を示す図である。
【図４】積層体の数とＩｎＡｌＮ層の表面の平坦性との関係を示す図である。
【図５】第１の実施形態に係る化合物半導体装置を示す図である。
【図６Ａ】第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図７】第２の実施形態に係る化合物半導体装置を示す図である。
【図８】第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図９】第３の実施形態に係る化合物半導体装置を示す図である。
【図１０Ａ】第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図１０Ｂ】図１０Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図１１】第４の実施形態に係る化合物半導体装置を示す図である。
【図１２】第５の実施形態に係る化合物半導体装置を示す図である。
【図１３】第５の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図１４】第６の実施形態に係る化合物半導体装置を示す図である。
【図１５】第７の実施形態に係る化合物半導体装置を示す図である。
【図１６】第８の実施形態に係る化合物半導体装置を示す図である。
【図１７】第９の実施形態に係るディスクリートパッケージを示す図である。
【図１８】第１０の実施形態に係るＰＦＣ回路を示す結線図である。
【図１９】第１１の実施形態に係る電源装置を示す結線図である。
【図２０】第１２の実施形態に係る増幅器を示す結線図である。
【発明を実施するための形態】
【００１２】
本願発明者は上記課題を解決すべく鋭意検討を重ねた。この結果、ＡｌＧａＮのスペーサ層とＩｎＡｌＮのキャリア供給層との間にＧａＮ層を設けることで、キャリア供給層の表面の平坦性を著しく向上することができることが判明した。図１は、キャリア供給層の表面の原子間力顕微鏡（atomic force microscope：ＡＦＭ）像を示す図である。図１（ａ）はＡｌＧａＮ層上にＧａＮ層を介して形成されたＩｎＡｌＮ層の表面のＡＦＭ像を示し、図１（ｂ）はＡｌＧａＮ層上に直接形成されたＩｎＡｌＮ層の表面のＡＦＭ像を示す。図１（ｂ）に示すように、ＡｌＧａＮ層上に直接形成されたＩｎＡｌＮ層の表面にはピットが観察されたのに対し、図１（ａ）に示すように、ＧａＮ層を介して形成されたＩｎＡｌＮ層の表面には、ピットが観察されなかった。
【００１３】
ＡｌＧａＮ層とＩｎＡｌＮ層との間のＧａＮ層が厚いほど、シート抵抗が高くなることも明らかになった。図２に、ＧａＮ層の厚さとシート抵抗との関係を示す。図２に示す結果から、シート抵抗の低減という観点からは、ＧａＮ層の厚さは、好ましくは２ｎｍ以下であり、より好ましくは１ｎｍ以下である。
【００１４】
ＧａＮのチャネル層とＩｎＡｌＮのキャリア供給層との間のＡｌＧａＮ層及びＧａＮ層の積層体の数が２の場合、積層体の数が１の場合よりも低いシート抵抗が得られることも明らかになった。図３に、積層体の数とシート抵抗との関係を示す。このような傾向は、ＡｌＧａＮ層もがキャリア供給層として機能するからであると考えられる。従って、積層体の数が多くなるほど、シート抵抗は低くなると考えられる。なお、積層体の数が多くなってもＩｎＡｌＮのキャリア供給層の表面の平坦性は良好なままである。図４（ａ）は積層体の数が１の場合のＩｎＡｌＮ層の表面のＡＦＭ像を示し、図４（ｂ）は積層体の数が２の場合のＩｎＡｌＮ層の表面のＡＦＭ像を示す。図４に示すように、積層体の数が１の場合でも２の場合でも、ＩｎＡｌＮ層の表面にピットが観察されなかった。
【００１５】
本願発明者は、これらの知見に基づき更に鋭意検討を行った結果、下記の実施形態に想到した。以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１６】
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図５は、第１の実施形態に係る化合物半導体装置を示す図である。
【００１７】
図５に示すように、第１の実施形態に係る化合物半導体装置１００には、基板１０１、基板１０１上の核形成層１０２、核形成層１０２上のチャネル層１０３、チャネル層１０３上のスペーサ構造１０、及びスペーサ構造１０上のキャリア供給層１０４が含まれる。
【００１８】
基板１０１は、例えば半絶縁性ＳｉＣ基板である。核形成層１０２は、例えば厚さが１００ｎｍ程度のＡｌＮ層である。チャネル層１０３は、例えば厚さが３μｍ程度の、不純物の意図的なドーピングが行われていないＧａＮ層（ｉ−ＧａＮ層）である。キャリア供給層１０４は、例えば厚さが１０ｎｍ程度の、不純物の意図的なドーピングが行われていないＩｎx1Ａｌy1Ｇａ1-x1-y1Ｎ（０≦ｘ１＜０．２０、０＜ｙ１≦１）層（ｉ−ＩｎＡｌＧａＮ層）である。ｘ１の値は、好ましくは０．２以下であり、例えば、ｘ１の値及びｙ１の値の組み合わせは、０．１７〜０．１８及び０．８３〜０．８２である。スペーサ構造１０には、第１のスペーサ層１１及びその上の第２のスペーサ層１２が含まれる。第１のスペーサ層１１は、例えば厚さが１ｎｍ程度の、不純物の意図的なドーピングが行われていないＡｌx2Ｇａ1-x2Ｎ（０＜ｘ２＜１）層（ｉ−ＡｌＧａＮ層）であり、第２のスペーサ層１２は、例えば厚さが１ｎｍ程度の、不純物の意図的なドーピングが行われていないＧａＮ層（ｉ−ＧａＮ層）である。ｘ２の値は、好ましくは０．９以下であり、より好ましくは０．８以下であり、更に好ましくは０．７以下である。内部応力の抑制の観点から、第１のスペーサ層１１の厚さは、好ましくは５ｎｍ以下であり、より好ましくは２ｎｍ以下である。シート抵抗の抑制の観点から、第２のスペーサ層１２の厚さは、好ましくは２ｎｍ以下であり、より好ましくは１ｎｍ以下である。第１のスペーサ層１１、第２のスペーサ層１２若しくはキャリア供給層１０４又はこれらの任意の組み合わせに、ｎ型の不純物、例えばＳｉがドープされていてもよい。チャネル層１０３がＧａＮ層の場合、キャリア供給層１０４がＩｎ0.17〜0.18Ａｌ0.83〜0.82Ｎ層であれば、これらは実質的に互いに格子整合する。
【００１９】
チャネル層１０３、スペーサ構造１０及びキャリア供給層１０４の積層体に、素子領域を画定する素子分離領域１０５が形成されている。化合物半導体装置１００には、素子領域内でキャリア供給層１０４上のソース電極１０６及びドレイン電極１０７が含まれる。ソース電極１０６及びドレイン電極１０７を覆う絶縁膜１０９がキャリア供給層１０４上に形成されている。絶縁膜１０９の厚さは２ｎｍ〜５００ｎｍ、例えば１００ｎｍ程度であり、パッシベーション膜として機能する。絶縁膜１０９の材料は、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物であり、好ましくは窒化シリコンである。ソース電極１０６とドレイン電極１０７との間で、絶縁膜１０９に開口部１１０（ゲートリセス）が形成されている。化合物半導体装置１００には、開口部１１０を通じてキャリア供給層１０４と接するゲート電極１０８が含まれる。ソース電極１０６及びドレイン電極１０７は、例えばＴａ膜及びその上のＡｌ膜を含み、キャリア供給層１０４とオーミック接触している。ゲート電極１０８は、例えばＮｉ膜及びその上のＡｕ膜を含み、キャリア供給層１０４とショットキー接触している。
【００２０】
第１の実施形態では、基板１０１、核形成層１０２、チャネル層１０３、スペーサ構造１０及びキャリア供給層１０４が化合物半導体エピタキシャル基板に含まれる。
【００２１】
第１の実施形態では、スペーサ構造１０に第２のスペーサ層１２が含まれている。このため、上記の実験結果から明らかなように、表面の平坦性が優れたキャリア供給層１０４が得られる。そして、平坦性の向上に付随してゲートリーク電流を低減することができる。
【００２２】
次に、第１の実施形態に係る化合物半導体装置の製造方法について説明する。図６Ａ乃至図６Ｂは、第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００２３】
先ず、図６Ａ（ａ）に示すように、基板１０１上に、核形成層１０２、チャネル層１０３、第１のスペーサ層１１、第２のスペーサ層１２及びキャリア供給層１０４を形成する。核形成層１０２、チャネル層１０３、第１のスペーサ層１１、第２のスペーサ層１２及びキャリア供給層１０４は、例えば有機金属気相成長（metal organic vapor phase epitaxy：ＭＯＶＰＥ）法又は分子線エピタキシー（molecular beam epitaxy：ＭＢＥ）法等の結晶成長法により形成することができる。ＭＯＶＰＥ法により形成する場合、原料ガスとして、例えばトリメチルアルミニウム（ＴＭＡｌ）ガス、トリメチルガリウム（ＴＭＧａ）ガス、トリメチルインジウム（ＴＭＩｎ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用い、キャリアガスとして窒素（Ｎ2）ガス又は水素（Ｈ2）ガスを用いる。形成しようとする化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガス及びＴＭＩｎガスの供給の有無並びに流量を適宜設定する。例えば、成長圧力は１ｋＰａ〜１００ｋＰａ程度とし、成長温度は７００℃〜１２００℃程度とする。
【００２４】
次いで、図６Ａ（ｂ）に示すように、チャネル層１０３、スペーサ構造１０及びキャリア供給層１０４の積層体に、素子領域を画定する素子分離領域１０５を形成する。素子分離領域１０５の形成では、例えば、素子分離領域１０５を形成する予定の領域を露出するフォトレジストのパターンをキャリア供給層１０４上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
【００２５】
その後、素子領域内において、図６Ａ（ｃ）に示すように、キャリア供給層１０４上にソース電極１０６及びドレイン電極１０７を形成する。ソース電極１０６及びドレイン電極１０７は、例えばリフトオフ法により形成することができる。すなわち、ソース電極１０６を形成する予定の領域及びドレイン電極１０７を形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ程度のＴａ膜を形成し、その上に厚さが２００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、Ｎ2ガス雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で、急速加熱処理（rapid thermal annealing：ＲＴＡ）等の熱処理を行い、オーミック接触を得る。
【００２６】
続いて、図６Ｂ（ｄ）に示すように、ソース電極１０６及びドレイン電極１０７を覆う絶縁膜１０９をキャリア供給層１０４上に形成する。絶縁膜１０９は、例えばプラズマ化学気相成長（chemical vapor deposition：ＣＶＤ）法、原子堆積（atomic layer deposition：ＡＬＤ）法又はスパッタ法により形成することができる。絶縁膜１０９として窒化シリコン膜を形成する場合、プラズマＣＶＤ法が好ましい。
【００２７】
次いで、図６Ｂ（ｅ）に示すように、絶縁膜１０９に開口部１１０を形成する。開口部１１０を形成する際には、開口部１１０を形成する予定の領域を露出するレジストパターンを絶縁膜１０９上に形成し、絶縁膜１０９のエッチングを行う。エッチングとしては、例えば弗素系ガス若しくは塩素系ガスを用いたドライエッチング又は弗酸若しくはバッファード弗酸を用いたウェットエッチングを行う。
【００２８】
その後、図６Ｂ（ｆ）に示すように、開口部１１０を通じてキャリア供給層１０４と接するゲート電極１０８を絶縁膜１０９上に形成する。ゲート電極１０８は、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１０８を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが３０ｎｍ程度のＮｉ膜を形成した後に厚さが４００ｎｍ程度のＡｕ膜を形成する。
【００２９】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００３０】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図７は、第２の実施形態に係る化合物半導体装置を示す図である。
【００３１】
図７に示すように、第２の実施形態に係る化合物半導体装置２００には、チャネル層１０３とキャリア供給層１０４との間に、スペーサ構造１０に代えてスペーサ構造２０が含まれる。スペーサ構造２０には、第１のスペーサ層２１、その上の第２のスペーサ層２２、その上の第３のスペーサ層２３、及びその上の第４のスペーサ層２４が含まれる。第１のスペーサ層２１及び第３のスペーサ層２３は、例えば厚さが１ｎｍ程度の、不純物の意図的なドーピングが行われていないＡｌx2Ｇａ1-x2Ｎ（０＜ｘ２＜１）層（ｉ−ＡｌＧａＮ層）であり、第２のスペーサ層２２及び第４のスペーサ層２４は、例えば厚さが１ｎｍ程度の、不純物の意図的なドーピングが行われていないＧａＮ層（ｉ−ＧａＮ層）である。ｘ２の値は、好ましくは０．９以下であり、より好ましくは０．８以下であり、更に好ましくは０．７以下である。第１のスペーサ層２１、第２のスペーサ層２２、第３のスペーサ層２３若しくは第４のスペーサ層２４又はこれらの任意の組み合わせに、ｎ型の不純物、例えばＳｉがドープされていてもよい。他の構成は第１の実施形態と同様である。
【００３２】
第２の実施形態では、基板１０１、核形成層１０２、チャネル層１０３、スペーサ構造２０及びキャリア供給層１０４が化合物半導体エピタキシャル基板に含まれる。
【００３３】
第２の実施形態では、スペーサ構造２０に第２のスペーサ層２２及び第４のスペーサ層２４が含まれている。このため、上記の実験結果から明らかなように、表面の平坦性が優れたキャリア供給層１０４が得られる。そして、平坦性の向上に付随してゲートリーク電流を低減することができる。第１のスペーサ層２１及び第２のスペーサ層２２の積層体だけでなく、第３のスペーサ層２３及び第４のスペーサ層２４の積層体も含まれている。第３のスペーサ層２３及び第４のスペーサ層２４の積層体は第１のスペーサ層２１及び第２のスペーサ層２２の積層体と等価であり、第２の実施形態には、第１のスペーサ層２１及び第２のスペーサ層２２の積層体が２つ含まれているといえる。このため、上記の実験結果から明らかなように、第１の実施形態と比較して、シート抵抗を低減することができる。なお、第１のスペーサ層２１及び第２のスペーサ層２２の積層体が３以上含まれていてもよい。
【００３４】
次に、第２の実施形態に係る化合物半導体装置の製造方法について説明する。図８は、第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００３５】
先ず、図８（ａ）に示すように、基板１０１上に、核形成層１０２、チャネル層１０３、第１のスペーサ層２１、第２のスペーサ層２２、第３のスペーサ層２３、第４のスペーサ層２４及びキャリア供給層１０４を形成する。核形成層１０２、チャネル層１０３、第１のスペーサ層２１、第２のスペーサ層２２、第３のスペーサ層２３、第４のスペーサ層２４及びキャリア供給層１０４は、例えばＭＯＶＰＥ法又はＭＢＥ法等の結晶成長法により形成することができる。
【００３６】
次いで、図８（ｂ）に示すように、第１の実施形態と同様にして、素子分離領域１０５、ソース電極１０６及びドレイン電極１０７を形成する。その後、図８（ｃ）に示すように、第１の実施形態と同様にして、絶縁膜１０９、開口部１１０及びゲート電極１０８を形成する。
【００３７】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００３８】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図９は、第３の実施形態に係る化合物半導体装置を示す図である。
【００３９】
図９に示すように、第３の実施形態に係る化合物半導体装置３００には、キャリア供給層１０４上のキャップ層３０１が含まれる。キャップ層３０１は、例えば厚さが２ｎｍ程度の、不純物の意図的なドーピングが行われていないＡｌx3Ｇａ1-x3Ｎ（０≦ｘ３＜１）層（ｉ−ＡｌＧａＮ層）である。例えば、ｘ３の値は０である。キャップ層３０１に、ソース用の開口部３０２及びドレイン用の開口部３０３が形成されている。ソース電極１０６は開口部３０２を通じてキャリア供給層１０４と接し、ドレイン電極１０７は開口部３０３を通じてキャリア供給層１０４と接している。他の構成は第１の実施形態と同様である。
【００４０】
第３の実施形態では、基板１０１、核形成層１０２、チャネル層１０３、スペーサ構造１０、キャリア供給層１０４及びキャップ層３０１が化合物半導体エピタキシャル基板に含まれる。
【００４１】
第３の実施形態には、キャップ層３０１が含まれているため、より安定した特性が得られる。例えば、キャリア供給層１０４の酸化がより確実に抑制され、高い信頼性が得られる。
【００４２】
次に、第３の実施形態に係る化合物半導体装置の製造方法について説明する。図１０Ａ乃至図１０Ｂは、第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００４３】
先ず、図１０Ａ（ａ）に示すように、基板１０１上に、核形成層１０２、チャネル層１０３、第１のスペーサ層１１、第２のスペーサ層１２及びキャリア供給層１０４を形成する。核形成層１０２、チャネル層１０３、第１のスペーサ層１１、第２のスペーサ層１２及びキャリア供給層１０４は、例えばＭＯＶＰＥ法又はＭＢＥ法等の結晶成長法により形成することができる。
【００４４】
次いで、図１０Ａ（ｂ）に示すように、第１の実施形態と同様にして、素子分離領域１０５を形成する。その後、キャップ層３０１に開口部３０２及び開口部３０３を形成する。開口部３０２及び開口部３０３を形成する際には、開口部３０２及び開口部３０３を形成する予定の領域を露出するレジストパターンをキャップ層３０１上に形成し、キャップ層３０１のエッチングを行う。エッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。
【００４５】
続いて、図１０Ａ（ｃ）に示すように、開口部３０２を通じてキャリア供給層１０４と接するようにソース電極１０６を形成し、開口部３０３を通じてキャリア供給層１０４と接するようにドレイン電極１０７を形成する。ソース電極１０６及びドレイン電極１０７は、第１の実施形態と同様に、リフトオフ法により形成することができる。
【００４６】
次いで、第１の実施形態と同様にして、図１０Ｂ（ｄ）に示すように、絶縁膜１０９をキャップ層３０１上に形成し、図１０Ｂ（ｅ）に示すように、開口部１１０を絶縁膜１０９に形成し、図１０Ｂ（ｆ）に示すように、ゲート電極１０８を形成する。
【００４７】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００４８】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図１１は、第４の実施形態に係る化合物半導体装置を示す図である。
【００４９】
図１１に示すように、第４の実施形態に係る化合物半導体装置４００には、第３の実施形態と同様に、キャリア供給層１０４上のキャップ層３０１が含まれる。他の構成は第２の実施形態と同様である。つまり、化合物半導体装置４００には、スペーサ構造２０が含まれる。
【００５０】
第４の実施形態では、基板１０１、核形成層１０２、チャネル層１０３、スペーサ構造２０、キャリア供給層１０４及びキャップ層３０１が化合物半導体エピタキシャル基板に含まれる。
【００５１】
第４の実施形態によれば、ゲートリーク電流を低減し、シート抵抗を低減し、優れた信頼性を得ることができる。
【００５２】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図１２は、第５の実施形態に係る化合物半導体装置を示す図である。
【００５３】
図１２に示すように、第５の実施形態に係る化合物半導体装置５００には、キャリア供給層１０４上に、絶縁膜１０９に代えて絶縁膜５０９が含まれる。絶縁膜５０９の厚さは２ｎｍ〜２００ｎｍ、例えば２０ｎｍ程度であり、ゲート絶縁膜として機能する。絶縁膜５０９の材料は、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物であり、好ましくは酸化アルミニウムである。絶縁膜５０９にゲートリセスは形成されておらず、ゲート電極１０８は絶縁膜５０９上に形成され、キャリア供給層１０４から絶縁されている。他の構成は第１の実施形態と同様である。
【００５４】
第５の実施形態では、基板１０１、核形成層１０２、チャネル層１０３、スペーサ構造１０及びキャリア供給層１０４が化合物半導体エピタキシャル基板に含まれる。
【００５５】
第１の実施形態では、ショットキーゲート構造が採用されているのに対し、第５の実施形態では、ＭＩＳ（metal-insulator-semiconductor）型ゲート構造が採用されている。このため、第５の実施形態によれば、ゲートリーク電流をより一層低減することができる。
【００５６】
次に、第５の実施形態に係る化合物半導体装置の製造方法について説明する。図１３は、第５の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００５７】
先ず、図１３（ａ）に示すように、第１の実施形態と同様にして、ソース電極１０６及びドレイン電極１０７の形成までの処理を行う。次いで、ソース電極１０６及びドレイン電極１０７を覆う絶縁膜５０９をキャリア供給層１０４上に形成する。絶縁膜５０９は、例えばＡＬＤ法、プラズマＣＶＤ法又はスパッタ法により形成することができる。絶縁膜５０９として酸化アルミニウム膜を形成する場合、ＡＬＤ法が好ましい。その後、図１３（ｂ）に示すように、ゲート電極１０８を絶縁膜５０９上に形成する。ゲート電極１０８は、第１の実施形態と同様に、リフトオフ法により形成することができる。
【００５８】
そして、必要に応じて保護膜及び配線等を形成して、化合物半導体装置を完成させる。
【００５９】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図１４は、第６の実施形態に係る化合物半導体装置を示す図である。
【００６０】
図１４に示すように、第６の実施形態に係る化合物半導体装置６００には、キャリア供給層１０４上に、絶縁膜１０９に代えて絶縁膜５０９が含まれる。他の構成は第２の実施形態と同様である。
【００６１】
第６の実施形態では、基板１０１、核形成層１０２、チャネル層１０３、スペーサ構造２０及びキャリア供給層１０４が化合物半導体エピタキシャル基板に含まれる。
【００６２】
第２の実施形態では、ショットキーゲート構造が採用されているのに対し、第６の実施形態では、ＭＩＳ型ゲート構造が採用されている。このため、第６の実施形態によれば、ゲートリーク電流をより一層低減することができる。
【００６３】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図１５は、第７の実施形態に係る化合物半導体装置を示す図である。
【００６４】
図１５に示すように、第７の実施形態に係る化合物半導体装置７００には、キャップ層３０１上に、絶縁膜１０９に代えて絶縁膜５０９が含まれる。他の構成は第３の実施形態と同様である。
【００６５】
第７の実施形態では、基板１０１、核形成層１０２、チャネル層１０３、スペーサ構造１０、キャリア供給層１０４及びキャップ層３０１が化合物半導体エピタキシャル基板に含まれる。
【００６６】
第３の実施形態では、ショットキーゲート構造が採用されているのに対し、第７の実施形態では、ＭＩＳ型ゲート構造が採用されている。このため、第７の実施形態によれば、ゲートリーク電流をより一層低減することができる。
【００６７】
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は化合物半導体エピタキシャル基板を含むＨＥＭＴの一例に関する。図１６は、第８の実施形態に係る化合物半導体装置を示す図である。
【００６８】
図１６に示すように、第８の実施形態に係る化合物半導体装置８００には、キャップ層３０１上に、絶縁膜１０９に代えて絶縁膜５０９が含まれる。他の構成は第４の実施形態と同様である。
【００６９】
第８の実施形態では、基板１０１、核形成層１０２、チャネル層１０３、スペーサ構造２０、キャリア供給層１０４及びキャップ層３０１が化合物半導体エピタキシャル基板に含まれる。
【００７０】
第４の実施形態では、ショットキーゲート構造が採用されているのに対し、第８の実施形態では、ＭＩＳ型ゲート構造が採用されている。このため、第８の実施形態によれば、ゲートリーク電流をより一層低減することができる。
【００７１】
（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１７は、第９の実施形態に係るディスクリートパッケージを示す図である。
【００７２】
第９の実施形態では、図１７に示すように、第１〜第８の実施形態のいずれかのＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１０７に接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１０６に接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１０８に接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。
【００７３】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００７４】
（第１０の実施形態）
次に、第１０の実施形態について説明する。第１０の実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１８は、第１０の実施形態に係るＰＦＣ回路を示す結線図である。
【００７５】
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１〜第８の実施形態のいずれかのＨＥＭＴが用いられている。
【００７６】
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
【００７７】
（第１１の実施形態）
次に、第１１の実施形態について説明する。第１１の実施形態は、ＨＥＭＴを備えた電源装置に関する。図１９は、第１１の実施形態に係る電源装置を示す結線図である。
【００７８】
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
【００７９】
一次側回路１２６１には、第１０の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
【００８０】
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
【００８１】
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１〜第８の実施形態のいずれかのＨＥＭＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００８２】
（第１２の実施形態）
次に、第１２の実施形態について説明する。第１２の実施形態は、ＨＥＭＴを備えた増幅器に関する。図２０は、第１２の実施形態に係る増幅器を示す結線図である。
【００８３】
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
【００８４】
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１〜第８の実施形態のいずれかのＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。
【００８５】
いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ダイヤモンド基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００８６】
ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極に、Ｎｉ及びＡｕの他にＰｄ及び／又はＰｔが含まれていてもよい。また、ゲート電極、ソース電極及びドレイン電極の数は上述の実施形態のものに限定されない。
【００８７】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８８】
（付記１）
基板と、
前記基板の上方に形成されたチャネル層と、
前記チャネル層の上方に形成されたスペーサ構造と、
前記スペーサ構造の上方に形成されたＩｎx1Ａｌy1Ｇａ1-x1-y1Ｎ（０≦ｘ１＜０．２０、０＜ｙ１≦１）のキャリア供給層と、
前記キャリア供給層の上方に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記スペーサ構造は、
前記チャネル層の上方に形成されたＡｌx2Ｇａ1-x2Ｎ（０＜ｘ２＜１）の第１のスペーサ層と、
前記第１のスペーサ層の上方に形成されたＧａＮの第２のスペーサ層と、
を有することを特徴とする化合物半導体装置。
【００８９】
（付記２）
前記スペーサ構造は、前記第１のスペーサ層及び前記第２のスペーサ層の積層体を複数含むことを特徴とする付記１に記載の化合物半導体装置。
【００９０】
（付記３）
前記チャネル層はＧａＮ層であることを特徴とする付記１又は２に記載の化合物半導体装置。
【００９１】
（付記４）
前記第２のスペーサ層の厚さは２ｎｍ以下であることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００９２】
（付記５）
前記キャリア供給層の上方に形成されたＡｌx3Ｇａ1-x3Ｎ（０≦ｘ３＜１）のキャップ層を有することを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００９３】
（付記６）
前記キャリア供給層と前記ゲート電極との間に形成されたゲート絶縁膜を有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００９４】
（付記７）
前記チャネル層と前記キャリア供給層とが実質的に互いに格子整合することを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００９５】
（付記８）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００９６】
（付記９）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする増幅器。
【符号の説明】
【００９７】
１０、２０:スペーサ構造
１１、１２、２１、２２、２３、２４：スペーサ層
１００、２００、３００、４００、５００、６００、７００、８００：化合物半導体装置
１０１：基板
１０３：チャネル層
１０４：キャリア供給層
１０６：ソース電極
１０７：ドレイン電極
１０８：ゲート電極
１０９、５０９:絶縁膜
３０１：キャップ層
【図１】
2018085414.tif 000003
【図２】
2018085414.tif 000004
【図３】
2018085414.tif 000005
【図４】
2018085414.tif 000006
【図５】
2018085414.tif 000007
【図６Ａ】
2018085414.tif 000008
【図６Ｂ】
2018085414.tif 000009
【図７】
2018085414.tif 000010
【図８】
2018085414.tif 000011
【図９】
2018085414.tif 000012
【図１０Ａ】
2018085414.tif 000013
【図１０Ｂ】
2018085414.tif 000014
【図１１】
2018085414.tif 000015
【図１２】
2018085414.tif 000016
【図１３】
2018085414.tif 000017
【図１４】
2018085414.tif 000018
【図１５】
2018085414.tif 000019
【図１６】
2018085414.tif 000020
【図１７】
2018085414.tif 000021
【図１８】
2018085414.tif 000022
【図１９】
2018085414.tif 000023
【図２０】
2018085414.tif 000024