(57)【要約】【課題】駆動回路からバンドギャップ・リファレンス回路に供給する電流に起因した誤差原因を抑制することができる基準電圧生成回路を提供する。【解決手段】第１電流経路Ｐ１の電流ＩＥ３と第２電流経路Ｐ２の電流ＩＥ４とをベースが相互接続されたＮＰＮトランジスタＱ１とＮＰＮトランジスタＱ２に供給して電圧Ｖａを出力するバンドギャップ・リファレンス回路１ａと、第４電流経路Ｐ４の電流ＩＥ５と第３電流経路Ｐ３の電流ＩＥ６とを用いて、Ｑ１及びＱ２のコレクタ電圧を固定させる誤差補正回路１ｂとを備え、バイアス回路１ｄにおいて、ＮＰＮトランジスタＱ１のコレクタ電流ＩＣ１と同一の温度特性を有するバイアス電流Ｉｓｒｃを生成させ、ＰＮＰトランジスタＱ１０は、バイアス電流Ｉｓｒｃに比例したコレクタ電流ＩＣ１０を第１電流経路Ｐ１、第２電流経路Ｐ２、第３電流経路Ｐ３及び第４電流経路Ｐ４に供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電流経路の電流を第１トランジスタに供給すると共に、第１カレントミラー回路によって前記第１電流経路の電流を折り返した第２電流経路の電流を前記第１トランジスタとベースが相互接続された第２トランジスタに供給してバンドギャップ電圧を出力するバンドギャップ・リファレンス回路と、
第３電流経路の電流を用いて前記第２トランジスタのコレクタ電圧を固定させると共に、第２カレントミラー回路によって前記第３電流経路の電流を折り返した第４電流経路の電流を用いて前記第１トランジスタのコレクタ電圧を固定させる誤差補正回路と、
前記第１電流経路、前記第２電流経路、前記第３電流経路及び前記第４電流経路に電流を供給する駆動回路と、
前記駆動回路が供給する電流を決定するバイアス回路と、を具備し、
前記バイアス回路において、構成素子の特性を前記バンドギャップ・リファレンス回路の構成素子の特性と揃えることで、前記バンドギャップ・リファレンス回路における前記第１トランジスタに流れる電流と同一の温度特性を有するバイアス電流を生成させ、
前記駆動回路は、前記バイアス電流に比例した電流を前記第１電流経路、前記第２電流経路、前記第３電流経路及び前記第４電流経路に供給することを特徴とする基準電圧生成回路。
【請求項２】
前記バイアス回路は、前記第１トランジスタのコレクタ電流と同一の前記バイアス電流を生成させ、
前記駆動回路は、前記バイアス電流を４倍にした電流を前記第１電流経路、前記第２電流経路、前記第３電流経路及び前記第４電流経路に供給することを特徴とする請求項１記載の基準電圧生成回路。
【請求項３】
前記バンドギャップ・リファレンス回路は、前記第１トランジスタ及び前記第２トランジスタのエミッタ間に接続された第１抵抗と、前記第２トランジスタのエミッタと接地端子との間に接続された第２抵抗とを有し、
前記バイアス回路は、第１抵抗、前記第１トランジスタ及び前記第２トランジスタと同一の特性を有する構成素子を用いて前記バイアス電流を生成させることを特徴とする請求項１又は２記載の基準電圧生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧を生成する基準電圧生成回路に関する。
【背景技術】
【０００２】
基準電圧を生成する基準電圧生成回路は、温度や電源電圧が変動しても一定の基準電圧を出力する必要があるため、バンドギャップ・リファレンス型の電源回路が提案されている（例えば、特許文献１参照）。特許文献１では、第３トランジスタのベースエミッタ電圧Ｖｂｅ＿Ｑ３を第１トランジスタのベースエミッタ電圧Ｖｂｅ＿Ｑ１と第２トランジスタのベースエミッタ電圧Ｖｂｅ＿Ｑ２との差分で補償する電源回路において、第３トランジスタに定電流を供給し、電源電圧変動除去比を改善している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−２１２４７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術では、第３トランジスタを流れる電流の温度特性はバイアス回路１００の回路構成に決まり、ここでは一般的に負の傾きであるのに対し、第１トランジスタと第２トランジスタを流れる電流の温度特性は正の傾きになる。これらの電流の違いによって、第１トランジスタ及び第２トランジスタのコレクタ電圧が違い、アーリー効果による誤差が生じる。また、第１トランジスタ及び第２トランジスタに流れるベース電流の違いも誤差原因になってしまうという問題点があった。
【０００５】
本発明の目的は、従来技術の上記問題を解決し、駆動回路からバンドギャップ・リファレンス回路に供給する電流に起因した誤差原因を抑制することができる基準電圧生成回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の基準電圧生成回路は、第１電流経路の電流を第１トランジスタに供給すると共に、第１カレントミラー回路によって前記第１電流経路の電流を折り返した第２電流経路の電流を前記第１トランジスタとベースが相互接続された第２トランジスタに供給してバンドギャップ電圧を出力するバンドギャップ・リファレンス回路と、第３電流経路の電流を用いて前記第２トランジスタのコレクタ電圧を固定させると共に、第２カレントミラー回路によって前記第３電流経路の電流を折り返した第４電流経路の電流を用いて前記第１トランジスタのコレクタ電圧を固定させる誤差補正回路と、前記第１電流経路、前記第２電流経路、前記第３電流経路及び前記第４電流経路に電流を供給する駆動回路と、前記駆動回路が供給する電流を決定するバイアス回路と、を具備し、前記バイアス回路において、構成素子の特性を前記バンドギャップ・リファレンス回路の構成素子の特性と揃えることで、前記バンドギャップ・リファレンス回路における前記第１トランジスタに流れる電流と同一の温度特性を有するバイアス電流を生成させ、前記駆動回路は、前記バイアス電流に比例した電流を前記第１電流経路、前記第２電流経路、前記第３電流経路及び前記第４電流経路に供給することを特徴とする。
さらに、本発明の基準電圧生成回路において、前記バイアス回路は、前記第１トランジスタのコレクタ電流と同一の前記バイアス電流を生成させ、前記駆動回路は、前記バイアス電流を４倍にした電流を前記第１電流経路、前記第２電流経路、前記第３電流経路及び前記第４電流経路に供給しても良い。
さらに、本発明の基準電圧生成回路において、前記バンドギャップ・リファレンス回路は、前記第１トランジスタ及び前記第２トランジスタのエミッタ間に接続された第１抵抗と、前記第２トランジスタのエミッタと接地端子との間に接続された第２抵抗とを有し、前記バイアス回路は、第１抵抗、前記第１トランジスタ及び前記第２トランジスタと同一の特性を有する構成素子を用いて前記バイアス電流を生成させても良い。
【発明の効果】
【０００７】
本発明によれば、駆動回路からバンドギャップ・リファレンス回路に供給する電流の温度特性と、バンドギャップ・リファレンス回路を流れるＰＴＡＴ電流の温度特性とを揃えることができるため、駆動回路からバンドギャップ・リファレンス回路及び誤差補正回路に供給する電流に起因した誤差原因を抑制することができる。また、室温において第３経路及び第４経路に流れる電流が確保できれば、第３電流経路及び第４電流経路に流れる電流が枯渇する問題がなく、バラツキの管理もしやすいメリットがあるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る基準電圧生成回路の実施の形態の回路構成及び電流経路を示す図である。
【図２】任意の駆動回路から供給される電流に基づいて第１電流経路及び第２電流経路と第３電流経路及び第４電流経路とに分配される電流の温度特性を示す図である。
【図３】図１に示す駆動回路から供給される電流に基づいて第１電流経路及び第２電流経路と第３電流経路及び第４電流経路とに分配される電流の温度特性を示す図である。
【発明を実施するための形態】
【０００９】
本実施の形態の基準電圧生成回路１は、図１（ａ）を参照すると、バンドギャップ・リファレンス回路１ａと、バンドギャップ・リファレンス回路１ａにおける電流誤差を補正する誤差補正回路１ｂと、バンドギャップ・リファレンス回路１ａ及び誤差補正回路１ｂに電流を供給する駆動回路１ｃと、バンドギャップ・リファレンス回路を流れる電流と同じ温度特性を有し、駆動回路１ｃが供給する電流を決定するバイアス回路１ｄと、抵抗分圧で自由に出力電圧を設定する出力電圧発生回路１ｅと、基準電圧生成回路１を起動させるためのスタート・アップ回路１ｆとを備えている。
【００１０】
また、基準電圧生成回路１は、高電位電源に接続される電源端子ＶＣＣと、接地端子ＧＮＤと、出力端子ＶＯＵＴとを備えていると共に、上記回路を構成する素子として、ＮＰＮトランジスタＱ１〜Ｑ２、Ｑ１２〜Ｑ１３と、ＰＮＰトランジスタＱ３〜Ｑ１１と、ＮＭＯＳトランジスタＭ１と、抵抗Ｒ１〜Ｒ５と、コンデンサＣ１と、電流源ＣＳ１と、スイッチＳＷ１とを備えている。以下、各トランジスタＱｎにおけるエミッタ電流をＩＥｎ、コレクタ電流をＩＣｎ、ベース電流をＩＢｎと称する。また、各トランジスタＱｎのベース・エミッタ間電圧をＶＢＥｎと称す。
【００１１】
図１（ｂ）は、基準電圧生成回路１における電流経路を矢印で示した図である。図１（ｂ）を参照すると、基準電圧生成回路１において、ＰＮＰトランジスタＱ３と、ＮＰＮトランジスタＱ１と、抵抗Ｒ１と、抵抗Ｒ２とが直列に接続され、第１電流経路Ｐ１を形成している。また、ＰＮＰトランジスタＱ４と、ＮＰＮトランジスタＱ２と、抵抗Ｒ２とが直列に接続され、第２電流経路Ｐ２を形成している。さらに、ＰＮＰトランジスタＱ６と、ＰＮＰトランジスタＱ８とが直列に接続され、第３電流経路Ｐ３を形成している。さらに、ＰＮＰトランジスタＱ５と、ＰＮＰトランジスタＱ７とが直列に接続され、第４電流経路Ｐ４を形成している。
【００１２】
また、電源端子ＶＣＣと接地端子ＧＮＤとの間には、ＰＮＰトランジスタＱ１１と、抵抗Ｒ３と、ＮＰＮトランジスタＱ１２とが直列に接続され、第５電流経路Ｐ５を形成していると共に、ＰＮＰトランジスタＱ９と、ＮＰＮトランジスタＱ１３とが直列に接続され、第６電流経路Ｐ６を形成している。
【００１３】
ＰＮＰトランジスタＱ１０は、第１電流経路Ｐ１〜第４電流経路Ｐ４に電流を供給する駆動回路１ｃとして機能する。第６電流経路Ｐ６のＰＮＰトランジスタＱ９とＰＮＰトランジスタＱ１０とは、エミッタ面積比が１：４に設定されており、１：４の比率の電流を出力するカレントミラー回路を構成する。ＰＮＰトランジスタＱ１０において、エミッタは電源端子ＶＣＣに、ベースはＰＮＰトランジスタＱ９のベース及びコレクタとＰＮＰトランジスタＱ１１のベースとに接続され、コレクタはＰＮＰトランジスタＱ３、ＰＮＰトランジスタＱ４、ＰＮＰトランジスタＱ５及びＰＮＰトランジスタＱ６のエミッタにそれぞれ接続されている。
【００１４】
また、ＰＮＰトランジスタＱ１０のコレクタは、ＮＭＯＳトランジスタＭ１のゲートに接続されている。ＮＭＯＳトランジスタＭ１と、抵抗Ｒ４と、抵抗Ｒ５とは、電源端子ＶＣＣと接地端子ＧＮＤとの間に直列に接続され、出力電圧発生回路１ｅを構成している。ＮＭＯＳトランジスタＭ１のドレインが電源端子ＶＣＣに、ＮＭＯＳトランジスタＭ１のソースが抵抗Ｒ４の一方の端子に、抵抗Ｒ４の一方の端子が抵抗Ｒ５を介して接地端子ＧＮＤに接続されている。そして、ＮＭＯＳトランジスタＭ１のソースと抵抗Ｒ４との接続点が出力端子ＶＯＵＴに接続されている。
【００１５】
第１電流経路Ｐ１において、ＰＮＰトランジスタＱ３のコレクタはＮＰＮトランジスタＱ１のコレクタに、ＮＰＮトランジスタＱ１のエミッタは抵抗Ｒ１の一方の端子に、抵抗Ｒ１は抵抗Ｒ２を介して接地端子ＧＮＤに接続されている。
【００１６】
第２電流経路Ｐ２において、ＰＮＰトランジスタＱ４のコレクタはＮＰＮトランジスタＱ２のコレクタに、ＮＰＮトランジスタＱ２のエミッタは抵抗Ｒ１と抵抗Ｒ２との接続点に接続されている。
【００１７】
ＰＮＰトランジスタＱ３及びＰＮＰトランジスタＱ４と、ベースが相互に接続されたＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２と、抵抗Ｒ１及び抵抗Ｒ２とは、バンドギャップ・リファレンス回路１ａを構成し、ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２のベースが出力電圧発生回路１ｅにおける抵抗Ｒ４と抵抗Ｒ５との接続点（以下、ノードＡと称す）に接続されている。
【００１８】
ＰＮＰトランジスタＱ３のベースは、ＰＮＰトランジスタＱ４のベースに接続されていると共に、ＮＰＮトランジスタＱ７のエミッタに接続され、ＮＰＮトランジスタＱ７のベースがＰＮＰトランジスタＱ３のコレクタに接続されている。これにより、ベースが相互接続されたＰＮＰトランジスタＱ３とＰＮＰトランジスタＱ４とは、エミッタ面積比が１：１に設定され、１：１の比率の電流を出力するカレントミラー回路を構成し、ＮＰＮトランジスタＱ１に供給する電流を折り返してＮＰＮトランジスタＱ２に供給する。
【００１９】
第３電流経路Ｐ３において、ＰＮＰトランジスタＱ６のコレクタはＰＮＰトランジスタＱ８のエミッタに、ＰＮＰトランジスタＱ８のコレクタは接地端子ＧＮＤにそれぞれ接続されている。そして、ＰＮＰトランジスタＱ８のベースは第２電流経路Ｐ２におけるＰＮＰトランジスタＱ４のコレクタとＮＰＮトランジスタＱ２のコレクタとの接続点（以下、ノードＣと称す）と、位相補償用のコンデンサＣ１を介して接地端子ＧＮＤとにそれぞれ接続されている。
【００２０】
第４電流経路Ｐ４において、ＰＮＰトランジスタＱ５のコレクタは、ＮＰＮトランジスタＱ３及びＮＰＮトランジスタＱ４のベースと、ＰＮＰトランジスタＱ７のエミッタとに接続されている。そして、ＰＮＰトランジスタＱ７のベースは第１電流経路Ｐ１におけるＰＮＰトランジスタＱ３のコレクタとＮＰＮトランジスタＱ１のコレクタとの接続点（以下、ノードＢと称す）に、ＰＮＰトランジスタＱ７のコレクタは接地端子ＧＮＤにそれぞれ接続されている。
【００２１】
第３電流経路Ｐ３のＰＮＰトランジスタＱ６のベースは、ＰＮＰトランジスタＱ６のコレクタ、そして第４電流経路Ｐ４のＰＮＰトランジスタＱ５のベースに接続されている。ＰＮＰトランジスタＱ５とＰＮＰトランジスタＱ６とは、エミッタ面積比が１：１に設定され、１：１の比率の電流を出力するカレントミラー回路を構成し、ＰＮＰトランジスタＱ７及びＰＮＰトランジスタＱ８と、本発明の特徴の１つである誤差補正回路１ｂとして機能する。
【００２２】
第５電流経路Ｐ５のＰＮＰトランジスタＱ１１と、抵抗Ｒ３及びＮＰＮトランジスタＱ１２と、第６電流経路Ｐ６のＰＮＰトランジスタＱ９及びＮＰＮトランジスタＱ１３とは、駆動回路１ｃを構成するＰＮＰトランジスタＱ１０のコレクタ電流ＩＣ１０を決定するバイアス回路１ｄとして機能する。
【００２３】
第５電流経路Ｐ５において、電源端子ＶＣＣにＰＮＰトランジスタＱ１１のエミッタが接続され、ＰＮＰトランジスタＱ１１のコレクタが、ＮＰＮトランジスタＱ１２のベースと、抵抗Ｒ３を介してＮＰＮトランジスタＱ１２のコレクタとに接続され、ＮＰＮトランジスタＱ１２のエミッタが接地端子ＧＮＤに接続されている。
【００２４】
第６電流経路Ｐ６において、電源端子ＶＣＣにＰＮＰトランジスタＱ９のエミッタが接続され、ＰＮＰトランジスタＱ９のコレクタがＮＰＮトランジスタＱ１３のコレクタに接続されている。そして、ＮＰＮトランジスタＱ１３のベースが第５電流経路Ｐ５における抵抗Ｒ３とＮＰＮトランジスタＱ１２のコレクタとの接続点に、ＮＰＮトランジスタＱ１３のエミッタが接地端子ＧＮＤにそれぞれ接続されている。
【００２５】
ＰＮＰトランジスタＱ１０のベースと接地端子ＧＮＤとの間には、電流源ＣＳ１とスイッチＳＷ１とからなるスタート・アップ回路１ｆが接続されている。電流源ＣＳ１の電流Ｉｓｔａｒｔには、特に制限はない。スイッチＳＷ１をオンさせて電流源ＣＳ１による電流Ｉｓｔａｒｔを流すことで、基準電圧生成回路１が起動、すなわち、第５電流経路Ｐ５及び第６電流経路Ｐ６に電流が流れ始める。そして、基準電圧生成回路１の起動後は、スイッチＳＷ１を切ることによって、電流Ｉｓｔａｒｔを止められることになる。
【００２６】
各トランジスタのベース・エミッタ間電圧ＶＢＥｎは、次のように表される。
ＶＢＥｎ＝（ｋＴ／ｑ）ｌｎ（ＩＣｎ／Ｓ・Ｉ０）
但し、
ｋ：ボルツマン定数、
Ｔ：絶対温度、
ｑ：電子の電荷量、
ＩＣｎ：各トランジスタのコレクタ電流、
Ｓ：エミッタ面積、
Ｉ０：単位面積当たりの逆方向飽和電流である。
【００２７】
従って、ＮＰＮトランジスタＱ１のエミッタ面積がＮＰＮトランジスタＱ２のエミッタ面積のｍ倍の場合、抵抗Ｒ１を流れる電流ＩＲ１は、次のように表される。
ＩＲ１＝(ＶＢＥ１−ＶＢＥ２)／Ｒ１＝（ｋＴ／ｑＲ１）ｌｎ（ｍ・ＩＣ２／ＩＣ１）
【００２８】
ここで、ＮＰＮトランジスタＱ１のコレクタ電流ＩＣ１と、ＮＰＮトランジスタＱ２のコレクタ電流ＩＣ２とが同じであれば、
ＩＲ２＝２ＩＲ１＝（２ｋＴ／ｑＲ１）ｌｎ（ｍ）
となり、
ノードＡの電圧Ｖａ、すなわちバンドギャップ・リファレンス回路１ａから出力されるバンドギャップ電圧は、
Ｖａ＝２ＩＲ１Ｒ２＋ＶＢＥ２＝（２ｋＴ／ｑ）（Ｒ２／Ｒ１）ｌｎ（ｍ）＋ＶＢＥ２
となる。
【００２９】
これにより、ｍ＞１に設定することで、温度係数は、（２ｋＴ／ｑ）（Ｒ２／Ｒ１）ｌｎ（ｍ）で正、ＶＢＥ２で負になる。従って、Ｒ２／Ｒ１を適切な値に設定することで、電圧Ｖａは温度依存性のないバンドギャップ電圧を生成することができる。また、Ｒ４／Ｒ５を調整すれば、Ｖａ＜ＶＯＵＴ＜（ＶＣＣ−ＶＧＳ−ＶＣＥ１０）の条件の下で、温度依存性のない出力電圧ＶＯＵＴを自由に設定することができる。ここで、ＶＧＳはＮＭＯＳトランジスタＭ１のゲートとソース間の電圧で、ＶＣＥ１０はＰＮＰトランジスタＱ１０のコレクタとエミッタ間の電圧である。
【００３０】
ＮＰＮトランジスタＱ１のコレクタ電流ＩＣ１は、ＰＮＰトランジスタＱ３のコレクタ電流ＩＣ３にＰＮＰトランジスタＱ７のベース電流ＩＢ７を加算した値（ＩＣ１＝ＩＣ３＋ＩＢ７）であると共に、ＮＰＮトランジスタＱ２のコレクタ電流ＩＣ２は、ＰＮＰトランジスタＱ４のコレクタ電流ＩＣ４にＰＮＰトランジスタＱ８のベース電流ＩＢ８を加算した値（ＩＣ１＝ＩＣ４＋ＩＢ８）である。
【００３１】
従って、前提条件であるＩＣ１＝ＩＣ２を実現するためには、ＩＣ３＝ＩＣ４且つＩＢ７＝ＩＢ８にする必要がある。
【００３２】
本実施の形態では、ＰＮＰトランジスタＱ３〜６、そしてＱ７とＱ８とは、同特性、且つ同サイズの素子に設定されている。従って、第１電流経路Ｐ１のＰＮＰトランジスタＱ３のエミッタ電流ＩＥ３と、第２電流経路Ｐ２のＰＮＰトランジスタＱ４のエミッタ電流ＩＥ４と、第４電流経路Ｐ４のＰＮＰトランジスタＱ５のエミッタ電流ＩＥ５と、第３電流経路Ｐ３のＰＮＰトランジスタＱ６のエミッタ電流ＩＥ６とが等しい場合（ＩＥ３＝ＩＥ４＝ＩＥ５＝ＩＥ６）、ＩＣ３＝ＩＣ４且つＩＢ７＝ＩＢ８となり、ＩＣ１＝ＩＣ２が実現される。
【００３３】
すなわち、ノードＢの電圧はＶｂ＝ＶＢＥ３＋ＶＢＥ７、ノードＣの電圧はＶｃ＝ＶＢＥ６＋ＶＢＥ８となるが、ＶＢＥ３＝ＶＢＥ６、ＶＢＥ７＝ＶＢＥ８であるため、アーリー効果による誤差をなくすことができ、ＩＣ３＝ＩＣ４を実現することができる。
【００３４】
また、ＰＮＰトランジスタＱ７のエミッタ電流ＩＥ７は、ＩＥ７＝ＩＣ５＋ＩＢ３＋ＩＢ４であり、ＰＮＰトランジスタＱ８のエミッタ電流ＩＥ８は、ＩＥ８＝ＩＣ６＋ＩＢ５＋ＩＢ６である。従って、ＩＣ７＝ＩＣ８となり、ＩＢ７＝ＩＢ８を実現することができる。
【００３５】
ところで、ＰＮＰトランジスタＱ５とＰＮＰトランジスタＱ６とのエミッタ電流ＩＥ５＋ＩＥ６は、駆動回路１ｃであるＰＮＰトランジスタＱ１０のコレクタ電流ＩＣ１０からＰＮＰトランジスタＱ３とＰＮＰトランジスタＱ４とのエミッタ電流ＩＥ３＋ＩＥ４を減算した、ＩＥ５＋ＩＥ６＝ＩＣ１０−（ＩＥ３＋ＩＥ４）となる。
【００３６】
従って、コレクタ電流ＩＣ１０の温度特性が、バンドギャップ・リファレンス回路１ａを流れるＰＴＡＴ（Proportional To Absolute Temperature）電流であるＩＲ１の温度特性と異なっている場合には、図２（ａ）〜（ｄ）に示すように、温度によってＩＥ３＋ＩＥ４とＩＥ５＋ＩＥ６とが同じではなくなり、ＩＣ３＝ＩＣ４が実現できなくなってしまう。なお、図２において、（ａ）はコレクタ電流ＩＣ１０が定電流、（ｂ）、（ｃ）はコレクタ電流ＩＣ１０がＩＲ１とは温度特性の傾きが異なるＰＴＡＴ電流、（ｄ）はコレクタ電流ＩＣ１０がＣＴＡＴ（Complementary To Absolute Temperature）電流であった場合がそれぞれ示されている。
【００３７】
そこで、本実施の形態の基準電圧生成回路１では、駆動回路１ｃを構成するＰＮＰトランジスタＱ１０のコレクタ電流ＩＣ１０を決定するバイアス回路１ｄの構成素子（Ｑ１２、Ｑ１３、Ｒ３）を、バンドギャップ・リファレンス回路１ａの構成素子（Ｑ１、Ｑ２、Ｒ１）に揃えることで、バイアス回路１ｄにおいてＩＲ１と同じ温度特性を有するバイアス電流Ｉｓｒｃを生成する。
【００３８】
ここで、バイアス電流Ｉｓｒｃ＝（ＶＢＥ１２−ＶＢＥ１３）／Ｒ３であるため、前記抵抗Ｒ1に流れる電流ＩＲ１＝(ＶＢＥ１−ＶＢＥ２)／Ｒ１と電流特性を揃えるのに、ＮＰＮトランジスタＱ１２とＮＰＮトランジスタＱ２、ＮＰＮトランジスタＱ１３とＮＰＮトランジスタＱ１、抵抗Ｒ３と抵抗Ｒ１の特性をそれぞれ揃え、すなわち、同特性・同サイズの素子を使用することで、さらに、近接配置・マッチングをすることによって簡単に実現できる。これにより、バイアス回路１ｄによって生成されるバイアス電流Ｉｓｒｃと、抵抗Ｒ１を流れる電流ＩＲ１（バンドギャップ・リファレンス回路１ａを流れるＰＴＡＴ電流）とは、同じ温度特性を有し、温度に拘わらずＩｓｒｃ＝ＩＲ１となる。
【００３９】
そして、ＰＮＰトランジスタＱ９とＰＮＰトランジスタＱ１０とは、エミッタ面積比が１：４に設定されているため、ＰＮＰトランジスタＱ１０のコレクタ電流ＩＣ１０は、４×Ｉｓｒｃとなり、４×Ｉｓｒｃが第１電流経路Ｐ１〜第４電流経路Ｐ４に供給されることになる。これにより、図３に示すように、温度に拘わらず（ＩＥ３＋ＩＥ４）＝（ＩＥ５＋ＩＥ６）が実現できる。
【００４０】
また、ＰＮＰトランジスタＱ３とＰＮＰトランジスタＱ４、ＰＮＰトランジスタＱ５とＰＮＰトランジスタＱ６は、それぞれエミッタサイズ１：１のカレントミラー構成であるため、ＩＥ３＝ＩＥ４＝ＩＥ５＝ＩＥ６が実現でき、ＰＮＰトランジスタＱ７とＰＮＰトランジスタＱ８を介してそれぞれノードＢ及びノードＣの電圧、すなわちＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２のコレクタ電圧を固定させる。これにより、アーリー効果による誤差や、ベース電流の違いによる誤差を低減させることができる。
【００４１】
本発明は任意のバイアス回路ではなく、Ｉｓｒｃの温度特性の傾きをＩＲ１に揃えることによって、全ての条件において、誤差補正に用いる第３電流経路Ｐ３及び第４電流経路Ｐ４に流れる電流（ＩＥ６、ＩＥ５）が無くなることは発生しない。また、近接配置することによってバラツキの管理をしやすいメリットがあることが分かる。
【００４２】
なお、厳密には、Ｑ９〜Ｑ１３のベース電流ＩＢ９〜ＩＢ１３の影響やＱ１２、Ｑ１３のアーリー効果があるため、ＩｓｒｃとＩＲ１とを完全に一致させることができない。しかし、ＩｓｒｃとＩＲ１との誤差は、（ＩＥ３＋ＩＥ４）と（ＩＥ５＋ＩＥ６）とのわずかな誤差として現れるだけであり、基準電圧に与える影響は軽微である。
【００４３】
以上説明したように、本実施の形態によれば、第１電流経路Ｐ１の電流ＩＥ３をＮＰＮトランジスタＱ１（第１トランジスタ）に供給すると共に、ＰＮＰトランジスタＱ３及びＰＮＰトランジスタＱ４からなる第１カレントミラー回路によって第１電流経路Ｐ１の電流ＩＥ３を折り返した第２電流経路Ｐ２の電流ＩＥ４をＮＰＮトランジスタＱ１とベースが相互接続されたＮＰＮトランジスタＱ２（第２トランジスタ）に供給してバンドギャップ電圧Ｖａを出力するバンドギャップ・リファレンス回路１ａと、第３電流経路Ｐ３の電流ＩＥ６を用いてＮＰＮトランジスタＱ２のコレクタ電圧を固定させると共に、ＰＮＰトランジスタＱ５及びＰＮＰトランジスタＱ６からなる第２カレントミラー回路によって第３電流経路Ｐ３の電流ＩＥ６を折り返した第４電流経路Ｐ４の電流ＩＥ５を用いてＮＰＮトランジスタＱ１のコレクタ電圧を固定させる誤差補正回路１ｂと、第１電流経路Ｐ１、第２電流経路Ｐ２、第３電流経路Ｐ３及び第４電流経路Ｐ４にコレクタ電流ＩＣ１０を供給するＰＮＰトランジスタＱ１０（駆動回路１ｃ）と、ＰＮＰトランジスタＱ１０が供給するコレクタ電流ＩＣ１０を決定するバイアス回路１ｄと、を具備し、バイアス回路１ｄにおいて、構成素子の特性をバンドギャップ・リファレンス回路１ａの構成素子の特性と揃えることで、バンドギャップ・リファレンス回路１ａにおけるＮＰＮトランジスタＱ１のコレクタ電流ＩＣ１と同一の温度特性を有するバイアス電流Ｉｓｒｃを生成させ、ＰＮＰトランジスタＱ１０は、バイアス電流Ｉｓｒｃに比例したコレクタ電流ＩＣ１０を第１電流経路Ｐ１、第２電流経路Ｐ２、第３電流経路Ｐ３及び第４電流経路Ｐ４に供給する。
この構成により、駆動回路１ｃからバンドギャップ・リファレンス回路１ａに供給する電流の温度特性と、バンドギャップ・リファレンス回路１ａを流れるＰＴＡＴ電流の温度特性とを揃えることができるため、駆動回路からバンドギャップ・リファレンス回路１ａ及び誤差補正回路１ｂに供給する電流に起因した誤差原因を抑制することができる。また、室温において第３経路Ｐ３及び第４経路Ｐ４に流れる電流が確保できれば、他の条件における第３電流経路Ｐ３及び第４電流経路Ｐ４に流れる電流（ＩＥ５、ＩＥ６）が枯渇する心配もない。
【００４４】
さらに、本実施の形態は、バイアス回路１ｄは、ＮＰＮトランジスタＱ１のコレクタ電流と同一のバイアス電流Ｉｓｒｃを生成させ、ＰＮＰトランジスタＱ１０はバイアス電流Ｉｓｒｃを４倍にしたコレクタ電流ＩＣ１０を第１電流経路Ｐ１、第２電流経路Ｐ２、第３電流経路Ｐ３及び第４電流経路Ｐ４に供給する。
この構成により、ＩＥ３＝ＩＥ４＝ＩＥ５＝ＩＥ６となるため、アーリー効果およびベース電流の補正を確実に行うことができ、ＩＣ１＝ＩＣ２を実現させることができる。
【００４５】
さらに、本実施の形態は、バンドギャップ・リファレンス回路１ａは、ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２のエミッタ間に接続された抵抗Ｒ１（第１抵抗）と、ＮＰＮトランジスタＱ２のエミッタと接地端子との間に接続された抵抗Ｒ２（第２抵抗）とを有し、バイアス回路１ｄは、抵抗Ｒ１、ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２と同一の特性を有する構成素子（抵抗Ｒ３、ＮＰＮトランジスタＱ１２及びＮＰＮトランジスタＱ１３）を用いてバイアス電流Ｉｓｒｃを生成させる。
この構成により、抵抗Ｒ１、ＮＰＮトランジスタＱ１及びＮＰＮトランジスタＱ２と抵抗Ｒ３、ＮＰＮトランジスタＱ１２及びＮＰＮトランジスタＱ１３とを近接配置及びマッチングされることで、簡単に温度特性を揃えることができ、バラツキ管理もしやすいメリットがある。
【００４６】
以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。
【符号の説明】
【００４７】
１  基準電圧生成回路
１ａ  バンドギャップ・リファレンス回路
１ｂ  誤差補正回路
１ｃ  駆動回路
１ｄ  バイアス回路
１ｅ  出力電圧発生回路
１ｆ  スタート・アップ回路
Ｑ１〜Ｑ２、Ｑ１２〜Ｑ１３  ＮＰＮトランジスタ
Ｑ３〜Ｑ１１  ＰＮＰトランジスタ
Ｍ１  ＮＭＯＳトランジスタ
Ｒ１〜Ｒ５  抵抗
Ｃ１  コンデンサ
ＶＣＣ  電源端子
ＧＮＤ  接地端子
ＶＯＵＴ  出力端子
Ｐ1〜Ｐ６  第１〜６電流経路
【図１】
2018185642.tif 000003
【図２】
2018185642.tif 000004
【図３】
2018185642.tif 000005