(57)【要約】【課題】消費電力を低減することが可能な半導体装置を提供する。【解決手段】半導体装置は、行列状に配置されたメモリセルと、メモリセルに対するデータ書込が実行されたか否かを確認するベリファイ動作を実行するベリファイ回路とを備える。ベリファイ回路は、書込データが第１の状態の場合にはベリファイ動作を実行し、書込データが第２の状態の場合にはベリファイ動作を実行しない。【選択図】図５
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【特許請求の範囲】
【請求項１】
行列状に配置されたメモリセルと、
メモリセルに対するデータ書込が実行されたか否かを確認するベリファイ動作を実行するベリファイ回路とを備え、
前記ベリファイ回路は、
書込データが第１の状態の場合には前記ベリファイ動作を実行し、
前記書込データが第２の状態の場合には前記ベリファイ動作を実行しない、半導体装置。
【請求項２】
前記書込データが前記第１の状態には、前記メモリセルの閾値電圧が高い状態に設定され、
前記書込データが前記第２の状態には、前記メモリセルの閾値電圧が低い状態に設定される、請求項１記載の半導体装置。
【請求項３】
前記ベリファイ回路は、
前記メモリセルから読み出した読出データに従う電圧と基準電圧とを比較する比較回路と、
前記比較回路の比較結果に基づいて前記データ書込が実行されたか否かを判定する判定回路とを含み、
前記書込データが前記第１の状態の場合には前記比較回路を活性化し、
前記書込データが前記第２の状態の場合には前記比較回路を非活性化する、請求項１記載の半導体装置。
【請求項４】
メモリセル列にそれぞれ対応して設けられる複数のビット線と、
前記複数のビット線のうちの対応するビット線を書込データに従って所定電圧に設定する設定回路とをさらに備え、
前記ベリファイ回路は、
前記複数のビット線のうちの選択されたビット線の電圧と基準電圧とを比較する比較回路と、
前記比較回路の比較結果に基づいて前記データ書込が実行されたか否かを判定する判定回路とを含む、請求項１記載の半導体装置。
【請求項５】
前記書込データが前記第２の状態の場合には、前記選択されたビット線は前記所定電圧に設定され、
前記比較回路は、
前記所定電圧と前記基準電圧とを比較し、
比較結果に基づく固定値を出力する、請求項４記載の半導体装置。
【請求項６】
メモリセル列にそれぞれ対応して設けられる複数のビット線をさらに備え、
前記ベリファイ回路は、
前記複数のビット線のうちの選択されたビット線の電圧と基準電圧とを比較する比較回路と、
前記書込データが前記第２の状態の場合には、前記比較回路の比較結果を固定値に設定する設定回路と、
前記比較回路の比較結果に基づいて前記データ書込が実行されたか否かを判定する判定回路とを含む、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、たとえば、不揮発性メモリを備えたマイクロコンピュータなどの半導体装置に関する。
【背景技術】
【０００２】
フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する２重ゲート構造のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセルに使用している。フローティングゲートの蓄積電荷量を変えることでＭＯＳＦＥＴのしきい値電圧を変化させ情報を記憶するようにしている。
【０００３】
この点で、一般的には、データを記憶あるいは消去した場合にはベリファイ動作を実行して正常にデータが記憶されたか消去されたか確認する方式が採られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−３３５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方で、ベリファイ動作を繰り返すことは消費電力の増大につながる。
本開示は、上記の課題を解決するためになされたものであって、消費電力を低減することが可能な半導体装置を提供することを目的とする。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施例によれば、半導体装置は、行列状に配置されたメモリセルと、メモリセルに対するデータ書込が実行されたか否かを確認するベリファイ動作を実行するベリファイ回路とを備える。ベリファイ回路は、書込データが第１の状態の場合にはベリファイ動作を実行し、書込データが第２の状態の場合にはベリファイ動作を実行しない。
【発明の効果】
【０００８】
一実施例によれば、半導体装置は、消費電力を低減することが可能である。
【図面の簡単な説明】
【０００９】
【図１】実施例１に基づく半導体装置の構成を示すブロック図である。
【図２】実施例１に基づくメモリセルＭＣの構成について説明する図である。
【図３】実施例１に基づく列系制御回路４、書込制御回路およびベリファイ回路５の具体的構成を説明する図である。
【図４】実施例１に基づく書込データＷＤについて説明する図である。
【図５】実施例１に基づくベリファイユニットＶＵの構成を説明する図である。
【図６】実施例１に基づく判定回路７の回路構成を説明する図である。
【図７】実施例１に基づくメモリセルＭＣに対するデータ書込が実行された場合のベリファイ動作の動作波形を説明する図である。
【図８】実施例１に基づくデータ「０」のデータ書込の場合のベリファイ動作の動作波形を説明する図である。
【図９】比較例であるベリファイユニットの一部の構成を説明する図である。
【図１０】実施例１に基づく各ベリファイユニットＶＵのベリファイ動作を説明するフロー図である。
【図１１】実施例２に基づくベリファイユニットＶＵ＃の構成を説明する図である。
【図１２】実施例２に基づくメモリセルＭＣに対するデータ書込が実行された場合のベリファイ動作の動作波形を説明する図である。
【図１３】実施例２に基づくデータ「０」のデータ書込の場合のベリファイ動作の動作波形を説明する図である。
【図１４】実施例３に基づくベリファイユニットＶＵ＃Ａの構成を説明する図である。
【図１５】実施例３に基づくメモリセルＭＣに対するデータ書込が実行された場合のベリファイ動作の動作波形を説明する図である。
【図１６】実施例３に基づくデータ「０」のデータ書込の場合のベリファイ動作の動作波形を説明する図である。
【発明を実施するための形態】
【００１０】
以下に図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１１】
（実施例１）
図１は、実施例１に基づく半導体装置の構成を示すブロック図である。
【００１２】
図１に示されるように、本例においては半導体装置として不揮発性半導体記憶装置について説明する。
【００１３】
半導体装置１は、メモリアレイ２と、行系制御回路３と、列系制御回路４と、書込制御回路およびベリファイ回路５と、入出力回路６とを含む。
【００１４】
メモリアレイ２は、行列状に配置された複数のメモリセルＭＣを含む。
メモリアレイ２は、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬと、メモリセル列にそれぞれ対応して設けられた複数のビット線とを含む。
【００１５】
本例においては、メモリセル列にそれぞれ対応して設けられた複数のサブビット線ＳＢＬが設けられる。なお、後述するがサブビット線ＳＢＬは、セレクタを介してメインビット線と接続される。
【００１６】
本例においては、一例としてワード線ＷＬと、サブビット線ＳＢＬ＜０＞，ＳＢＬ＜ｉ＞とが示されている。以下、総称してサブビット線ＳＢＬとも称する。なお、図示していないが他の配線、例えばソース線および基板電圧を供給する配線も設けられている。
【００１７】
図２は、実施例１に基づくメモリセルＭＣの構成について説明する図である。
図２（Ａ）に示されたスタックド・ゲート型フラッシュメモリ素子は、ソース領域とドレイン領域との間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲートＦＧとコントロールゲートＣＧがスタックされることによって構成される。コントロールゲートＣＧはワード線ＷＬに接続される。ドレイン領域はサブビット線ＳＢＬに接続され、ソース領域はソース線ＳＬに接続される。
【００１８】
図２（Ｂ）および（Ｃ）には、スタックド・ゲート型フラッシュメモリ素子の読出および書込／消去時におけるサブビット線ＳＢＬ、ワード線ＷＬ、ソース線ＳＬ、およびウェル領域（ＷＥＬＬ）の電圧設定の例が示されている。
【００１９】
図２（Ｂ）はＦＮトンネル書込方式によって閾値電圧Ｖｔｈを上げ、サブビット線ＳＢＬへの電子の放出によって閾値電圧Ｖｔｈを下げる場合の電圧設定例が示されている。
【００２０】
図２（Ｃ）は、ホットキャリア書込方式によって閾値電圧Ｖｔｈを上げ、ウェル領域への電子の放出によって閾値電圧Ｖｔｈを下げる場合の電圧設定例が示されている。
【００２１】
なお、コントロールゲートＣＧを制御電極とも称し、サブビット線ＳＢＬに接続される不純物領域を第１の主電極とも称し、ソース線ＳＬに接続される不純物領域を第２の主電極とも称する。
【００２２】
読出時には、たとえば、ＳＢＬ＝１．５Ｖ、ＷＬ＝１．５Ｖ，ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖに設定される。メモリセルの閾値電圧Ｖｔｈが低ければメモリセルの抵抗は小さくなり（オン状態）、閾値電圧Ｖｔｈが高ければメモリセルの抵抗は大きくなる（オフ状態）。
【００２３】
メモリセルの閾値電圧Ｖｔｈを上げるには、たとえば、ＳＢＬ＝−１０Ｖ、ＷＬ＝１０Ｖ、ＳＬ＝−１０Ｖ、ＷＥＬＬ＝−１０Ｖに設定される。
【００２４】
一方、メモリセルの閾値電圧Ｖｔｈを下げるには、たとえば、ＳＢＬ＝１０Ｖ、ＷＬ＝−１０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖに設定される。
【００２５】
例えば、メモリセルの閾値電圧Ｖｔｈが高い場合を「１」または「０」のデータとして記憶させ、メモリセルの閾値電圧Ｖｔｈが低い場合を「０」または「１」のデータとして記憶させることが可能である。本例においては、閾値電圧Ｖｔｈが高い場合をデータ「１」、閾値電圧Ｖｔｈが低い場合をデータ「０」として説明する。
【００２６】
図３は、実施例１に基づく列系制御回路４、書込制御回路およびベリファイ回路５の具体的構成を説明する図である。
【００２７】
図３に示されるように、ここで、メモリアレイ２は、複数のブロックＢに分割されており、本例においては、ブロックＢ単位でそれぞれデータ読出およびデータ書込が可能な構成となっている。列系制御回路４は、セレクタ部１２およびメインビット線ＭＢＬを含む。本例においては、ｍ＋１ビットについて並列的なデータ書込およびデータ読出が可能となっている。本例においては、図示しないが一括してデータ消去が可能な消去回路が設けられているものとする。また、同一アドレスのメモリセルＭＣに対するデータの再書込（更新）を実行する場合には、消去回路によりデータが消去された後、データの書込が許可される。したがって、閾値電圧Ｖｔｈが低いデータ「０」の状態からのデータ書込が実行される。
【００２８】
ブロックＢ毎にセレクタ１０および書込データラッチ回路９が設けられる。書込データラッチ回路９は、データＤＩＮ＜０＞、ＤＩＮ＜１＞、・・・等の入力を受けてラッチする。
【００２９】
セレクタ１０には、複数のサブビット線ＳＢＬが接続される。
セレクタ１０は、アドレス信号に従って接続されているサブビット線ＳＢＬのうちの１本を選択してメインビット線ＭＢＬと接続する。
【００３０】
セレクタ部１２は、複数のメインビット線ＭＢＬと接続され、アドレス信号に従って複数のメインビット線ＭＢＬの中から１つのメインビット線ＭＢＬを選択する。本例においては、メインビット線ＭＢＬ＜０＞，ＭＢＬ＜１＞が一例として示されている。
【００３１】
書込制御回路およびベリファイ回路５は、複数のベリファイユニットＶＵを含む。本例においては、一例として、ベリファイユニットＶＵ＜０＞〜ＶＵ＜ｍ＞が設けられている。
【００３２】
各ブロックＢとメインビット線ＭＢＬとは対応しており、複数のブロックＢ単位毎にベリファイユニットＶＵが設けられる構成が示されている。
【００３３】
また、書込制御回路およびベリファイ回路５は、判定回路７を含む。
ベリファイユニットＶＵは、書込データＷＤと、メモリセルＭＣから読み出されたベリファイデータとの入力を受ける。ベリファイユニットＶＵは、１ビット毎に書込データＷＤがメモリセルＭＣに適切に書き込まれているか否かの判定処理を実行し、判定結果に基づく信号／ＶＰＡＳＳＦを出力する。
【００３４】
各ベリファイユニットＶＵは、それぞれ判定回路７に対して判定結果に基づく信号／ＶＰＡＳＳＦを出力する。
【００３５】
本例においては、判定回路７は、ｍ＋１個のベリファイユニットＶＵの信号をそれぞれ受けて判定信号ＶＰＡＳＳを出力する。判定回路７は、活性化信号／ＰＣに従って活性化される。一例として判定信号ＶＰＡＳＳが「Ｈ」レベルの場合には正常にデータ書込が実行されたと判定される。一方、判定信号ＶＰＡＳＳが「Ｌ」レベルの場合にはデータ書込が正常ではないと判定されて、再度データ書込が実行される。
【００３６】
図４は、実施例１に基づく書込データＷＤについて説明する図である。
図４を参照して、セレクタ回路１３は、各ブロックＢ毎に設けられた書込データラッチ回路９からの書込データＷＤ＜０＞，ＷＤ＜１＞，・・・の入力を受けて、選択して書込データＷＤとして出力する。なお、セレクタ回路１３は、セレクタ部１２に含まれていても良い。
【００３７】
図５は、実施例１に基づくベリファイユニットＶＵの構成を説明する図である。
図５に示されるように、ベリファイユニットＶＵは、ベリファイセンスアンプＶＳＡと、トランジスタＰＴ１，ＰＴ２と、インバータＩＶ０と、ＮＡＮＤ回路ＡＤ０と、ディレイ１１と、ＮＯＲ回路ＮＲ０とを含む。トランジスタＰＴ１，ＰＴ２は、一例としてＰチャネルＭＯＳトランジスタである。
【００３８】
トランジスタＰＴ１は、セレクタ部１２とベリファイセンスアンプＶＳＡとの間に設けられたデータ線と電源電圧ＶＤＤとの間に設けられ、そのゲートは制御信号／ＶＳＡＥＮの入力を受ける。制御信号／ＶＳＡＥＮの入力（「Ｌ」レベル）に従ってトランジスタＰＴ１は、導通する。これに伴い、データ線は、電源電圧ＶＤＤにチャージされる。
【００３９】
セレクタ部１２は、メインビット線ＭＢＬのうちのいずれか一つのメインビット線ＭＢＬを選択して、データ線と電気的に結合する。
【００４０】
これに伴い、メモリセルＭＣのデータに応じた電流がメインビット線ＭＢＬに流れる。
データが「１」の場合には、メモリセルＭＣは、閾値電圧が高い状態に設定されるためデータ線の電圧ＷＬＥＶＥＬは、基準電圧ＶＲＥＦ以上に設定される。
【００４１】
一方、データが「０」の場合には、メモリセルＭＣは、閾値電圧が低い状態に設定されるためデータ線の電圧ＷＬＥＶＥＬは、基準電圧ＶＲＥＦよりも低くなる。
【００４２】
ベリファイセンスアンプＶＳＡは、活性化信号に従って活性化される。
ベリファイセンスアンプＶＳＡは、データ線の電圧ＷＬＥＶＥＬと基準電圧ＶＲＥＦとを比較して、ベリファイデータＶＤを出力する。ベリファイセンスアンプＶＳＡは、データ線の電圧ＷＬＥＶＥＬが基準電圧ＶＲＥＦ以上の場合には、ベリファイデータＶＤ（「Ｈ」レベル）を出力する。
【００４３】
ベリファイセンスアンプＶＳＡは、データ線の電圧ＷＬＥＶＥＬが基準電圧ＶＲＥＦよりも小さい場合には、ベリファイデータＶＤ（「Ｌ」レベル）を出力する。
【００４４】
ＮＡＮＤ回路ＡＤ０は、書込データＷＤと、制御信号ＶＳＡＥＮとのＮＡＮＤ論理演算結果（信号／ＶＳＡＥＮ）を出力する。インバータＩＶ０は、ＮＡＮＤ回路ＡＤ０の出力の反転信号をベリファイセンスアンプＶＳＡを活性化させる活性化信号として出力する。
【００４５】
ディレイ１１は、ＡＮＤ回路ＡＤ０の出力信号（信号／ＶＳＡＥＮ）を所定期間遅延させて、制御信号／ＶＳＡＥＮＤを出力する。
【００４６】
ＮＯＲ回路ＮＲ０は、ベリファイセンスアンプＶＳＡから出力されるベリファイデータＶＤと、制御信号／ＶＳＡＥＮＤとのＮＯＲ論理演算結果を信号／ＶＰＡＳＳＦとして出力する。
【００４７】
トランジスタＰＴ２は、ベリファイセンスアンプＶＳＡの出力ノードと電源電圧ＶＤＤとの間に設けられ、そのゲートは書込データラッチ回路９からの書込データＷＤの入力を受ける。
【００４８】
書込データＷＤが「０」（「Ｌ」レベル）の場合には、トランジスタＰＴ２は導通する。したがって、ベリファイセンスアンプＶＳＡの出力ノードは強制的に「Ｈ」レベルに設定される。これに伴い、ベリファイユニットＶＵは、書込データＷＤに従って無効状態に設定される。
【００４９】
具体的には、書込データＷＤが「０」（「Ｌ」レベル）の場合には、ベリファイセンスアンプＶＳＡの出力ノードは強制的に「Ｈ」レベルに設定される。したがって、ＮＯＲ回路ＮＲ０の出力信号／ＶＰＡＳＳＦは、制御信号／ＶＳＡＥＮＤの論理レベルに係わらず「Ｌ」レベルに設定される。したがって、この場合には当該メモリセルＭＣに対する書込が完了したことと判定される。
【００５０】
また、書込データＷＤが「０」（「Ｌ」レベル）の場合には、ＮＡＮＤ回路ＡＤ０は「Ｈ」レベルに設定される。したがって、インバータＩＶ０を介する活性化信号は、「Ｌ」レベルに設定される。そのためベリファイセンスアンプＶＳＡは、非活性化状態となる。
【００５１】
一方、ベリファイユニットＶＵは、書込データＷＤが「１」（「Ｈ」レベル」）の場合には、通常の動作を実行する。具体的には、書込データＷＤが「１」（「Ｈ」レベル）の場合には、トランジスタＰＴ２は、非導通状態である。
【００５２】
また、ＮＡＮＤ回路ＡＤ０は、書込データＷＤが「１」（「Ｈ」レベル）の場合には、制御信号ＶＳＡＥＮ（「Ｈ」レベル）の入力に従って、ＮＡＮＤ論理演算結果である「Ｌ」レベルの信号を出力する。そして、インバータＩＶ０を介して活性化信号（Ｈ」レベル）が出力される。これに伴い、ベリファイセンスアンプＶＳＡは、活性化状態となる。
【００５３】
したがって、ベリファイセンスアンプＶＳＡは、メモリセルＭＣに書き込まれたデータに基づくベリファイデータＶＤを出力する。そして、ＮＯＲ回路ＮＲ０は、ベリファイデータＶＤと、信号／ＶＳＡＥＮＤとのＮＯＲ論理演算結果に基づく信号／ＶＰＡＳＳＦを出力する。書込データＷＤが「１」の場合であり、それと同じデータがメモリセルＭＣに書き込まれている場合には、信号／ＶＰＡＳＳＦは「Ｌ」レベルとなる。この場合には当該メモリセルＭＣに対する書込が完了したことが判定される。
【００５４】
一方、メモリセルＭＣに対するデータ書込が途中で、所望の閾値電圧レベルに到達しない場合（書込データＷＤが「１」の場合であり、それと異なるデータ）がメモリセルＭＣに未だ書き込まれている場合）には、信号／ＶＰＡＳＳＦは「Ｈ」レベルとなる。この場合には当該メモリセルＭＣに対する書込が完了していないと判定される。
【００５５】
図６は、実施例１に基づく判定回路７の回路構成を説明する図である。
図６に示されるように、判定回路７は、複数のトランジスタを含む。
【００５６】
本例においては、トランジスタＰＴ３と、ＮＴ０とが設けられている場合が示されている。トランジスタＰＴ３は、一例としてＰチャネルＭＯＳトランジスタである。トランジスタＮＴ０は、一例としてＮチャネルＭＯＳトランジスタである。トランジスタＰＴ３は、電源電圧ＶＤＤとノードＮ０との間に設けられ、そのゲートは活性化信号／ＰＣの入力を受ける。トランジスタＮＴ０は、ノードＮ０と接地電圧ＶＳＳとの間に設けられ、そのゲートは信号／ＶＰＡＳＳＦの入力を受ける。トランジスタＰＴ３は、活性化信号／ＰＣ（「Ｌ」レベル）に従って導通する。これに伴いノードＮ０は電源電圧にチャージされる。次に、トランジスタＮＴ０は、信号／ＶＰＡＳＳＦ（「Ｈ」レベル）の入力に従って導通し、信号／ＶＰＡＳＳＦ（「Ｌ」レベル）の入力の場合には非導通状態を維持する。
【００５７】
本例においては、各ベリファイユニットＶＵから信号／ＶＰＡＳＳＦが出力されて、各ベリファイユニットＶＵからの信号／ＶＰＡＳＳＦが全て「Ｌ」レベルであれば、ノードＮ０は電源電圧ＶＤＤにチャージされた状態を維持する。したがって、信号ＶＰＡＳＳは「Ｈ」レベルとなる。
【００５８】
一方、各ベリファイユニットＶＵから出力される少なくとも１つ以上の信号／ＶＰＡＳＳＦが「Ｈ」レベルであれば、トランジスタＮＴ０が導通する。したがって、ノードＮ０にチャージされた電源電圧ＶＤＤは接地電圧ＶＳＳ側に引き抜かれる。したがって、信号ＶＰＡＳＳは「Ｌ」レベルとなる。
【００５９】
図７は、実施例１に基づくメモリセルＭＣに対するデータ書込が実行された場合のベリファイ動作の動作波形を説明する図である。
【００６０】
図７（Ａ）には、データ「１」のデータ書込が完了していない場合の動作波形が示されている。
【００６１】
時刻Ｔ１において、ワード線ＷＬが選択され、メモリセルＭＣとサブビット線ＳＢＬとが接続される。また、セレクタ１０に従ってサブビット線ＳＢＬとメインビット線ＭＢＬとが接続される。さらに、セレクタ部１２に従ってメインビット線ＭＢＬとデータ線とが電気的に結合される。
【００６２】
また、時刻Ｔ１において、活性化信号／ＰＣは「Ｌ」レベルに設定されている。したがって、ノードＮ０は電源電圧ＶＤＤにチャージされている。
【００６３】
次に、時刻Ｔ２において、制御信号ＶＳＡＥＮが「Ｈ」レベルに設定される。これに伴い制御信号／ＶＳＡＥＮが「Ｌ」レベルに設定される。そして、トランジスタＰＴ１が導通して、データ線は電源電圧ＶＤＤにチャージされる。
【００６４】
一方で、メモリセルＭＣの閾値電圧Ｖｔｈが低い状態であるため、メモリセルＭＣには電流が流れる。このため、メインビット線ＭＢＬの電位は低下する。また、メインビット線ＭＢＬと接続されるデータ線の電圧ＷＬＥＶＥＬも低下する。
【００６５】
データ「１」のデータ書込であるため書込データＷＤは「Ｈ」レベルを維持している。
これに伴い、ベリファイセンスアンプＶＳＡは、「Ｌ」レベルのベリファイデータＶＤを出力する。
【００６６】
そして、時刻Ｔ３において、活性化信号／ＰＣは「Ｈ」レベルに設定される。これに伴い判定回路７は活性化される。ノードＮ０に対する電源電圧ＶＤＤのチャージは終了する。
【００６７】
一方、ベリファイデータＶＤは、「Ｌ」レベルであるため時刻Ｔ４において信号／ＶＰＡＳＳＦは「Ｈ」レベルに設定される。それゆえ、判定回路７のトランジスタＮＴ３が導通し、判定信号ＶＰＡＳＳは「Ｌ」レベルに設定される。
【００６８】
この結果に基づいて再書き込みが実行される。
次に、図７（Ｂ）には、データ「１」のデータ書込が完了している場合の動作波形が示されている。
【００６９】
時刻Ｔ５において、ワード線ＷＬが選択され、メモリセルＭＣとサブビット線ＳＢＬとが接続される。また、セレクタ１０に従ってサブビット線ＳＢＬとメインビット線ＭＢＬとが接続される。さらに、セレクタ部１２に従ってメインビット線ＭＢＬとデータ線とが電気的に結合される。
【００７０】
また、時刻Ｔ５において、活性化信号／ＰＣは「Ｌ」レベルに設定されている。したがって、ノードＮ０は電源電圧ＶＤＤにチャージされている。
【００７１】
次に、時刻Ｔ６において、制御信号ＶＳＡＥＮが「Ｈ」レベルに設定される。これに伴い制御信号／ＶＳＡＥＮが「Ｌ」レベルに設定される。そして、トランジスタＰＴ１が導通して、データ線は電源電圧にチャージされる。
【００７２】
一方で、メモリセルＭＣの閾値電圧Ｖｔｈが高い状態であるため、メモリセルＭＣには電流が流れにくくなる。このため、メインビット線ＭＢＬの電位は高い状態を維持する。また、メインビット線ＭＢＬと接続されるデータ線の電圧ＷＬＥＶＥＬも高い状態を維持する。
【００７３】
データ「１」のデータ書込であるため書込データＷＤは「Ｈ」レベルを維持している。
これに伴い、ベリファイセンスアンプＶＳＡは、「Ｈ」レベルのベリファイデータＶＤを出力する。
【００７４】
そして、時刻Ｔ７において、活性化信号／ＰＣは「Ｈ」レベルに設定される。これに伴い判定回路７は活性化される。ノードＮ０に対する電源電圧ＶＤＤのチャージは終了する。
【００７５】
一方、ベリファイデータＶＤは、「Ｈ」レベルであるため時刻Ｔ８において信号／ＶＰＡＳＳＦは「Ｌ」レベルに設定される。それゆえ、判定回路７のトランジスタＮＴ３は非導通であり、判定信号ＶＰＡＳＳは「Ｈ」レベルに設定する。
【００７６】
この結果に基づいて正常な書き込みが実行されたと判定することが可能である。
図８は、実施例１に基づくデータ「０」のデータ書込の場合のベリファイ動作の動作波形を説明する図である。
【００７７】
図８に示されるように、時刻Ｔ１０において、ワード線ＷＬが選択され、メモリセルＭＣとサブビット線ＳＢＬとが接続される。また、セレクタ１０に従ってサブビット線ＳＢＬとメインビット線ＭＢＬとが接続される。さらに、セレクタ部１２に従ってメインビット線ＭＢＬとデータ線とが電気的に結合される。
【００７８】
また、時刻Ｔ１０において、活性化信号／ＰＣは「Ｌ」レベルに設定されている。したがって、ノードＮ０は電源電圧ＶＤＤにチャージされている。
【００７９】
次に、時刻Ｔ１１において、制御信号ＶＳＡＥＮが「Ｈ」レベルに設定される。
データ「０」のデータ書込であるため書込データＷＤは「Ｌ」レベルに設定される。
【００８０】
したがって、制御信号／ＶＳＡＥＮは「Ｈ」レベルを維持する。
これに伴い、ベリファイセンスアンプＶＳＡは、非活性化状態となり動作しない。
【００８１】
また、トランジスタＰＴ２が導通するため「Ｈ」レベルのベリファイデータＶＤが出力される。なお、トランジスタＰＴ１は導通しない。
【００８２】
そして、時刻Ｔ１２において、活性化信号／ＰＣは「Ｈ」レベルに設定される。これに伴い判定回路７は活性化される。ノードＮ０に対する電源電圧ＶＤＤのチャージは終了する。
【００８３】
一方、ベリファイデータＶＤは、「Ｈ」レベルであるため信号／ＶＰＡＳＳＦは「Ｌ」レベルを維持する。それゆえ、判定回路７のトランジスタＮＴ３は非導通であり、判定信号ＶＰＡＳＳは「Ｈ」レベルの状態を維持する。
【００８４】
したがって、この結果に基づいて正常な書き込みが実行されたと判定することが可能である。
【００８５】
図９は、比較例であるベリファイユニットの一部の構成を説明する図である。
図９に示されるように、比較例であるベリファイユニットは、図５の構成と比較して、ベリファイセンスアンプＶＳＡに対して制御信号ＶＳＡＥＮが直接入力される構成が示されている。
【００８６】
また、ＸＯＲ回路ＸＲがさらに設けられる。ＸＯＲ回路ＸＲは、ベリファイセンスアンプＶＳＡの出力であるベリファイデータＶＤと書込データＷＤとのＸＯＲ論理演算結果を出力する。
【００８７】
ディレイ１１は、制御信号ＶＳＡＥＮの入力を受けて遅延させる。ディレイ１１の後段にはインバータＩＶ３が設けられる。インバータＩＶ３は、反転した制御信号／ＶＳＡＥＮＤをＮＯＲ回路ＮＲ０に出力する。
【００８８】
ＮＯＲ回路ＮＲ０は、ＸＯＲ回路ＸＲの出力と、制御信号／ＶＳＡＥＮＤのＮＯＲ論理演算結果を信号／ＶＰＡＳＳＦとして出力する。
【００８９】
当該構成におけるベリファイセンスアンプＶＳＡは、書込データＷＤに依存せず全て活性化されてベリファイデータＶＤを出力する。
【００９０】
一方で、本願構成の場合には、データ「０」のデータ書込の場合には、ベリファイセンスアンプＶＳＡは、非活性状態であるためベリファイ動作のための消費電力を低減することが可能である。また、判定回路７の判定信号ＶＰＡＳＳも「Ｈ」レベルに設定されるため再書込（ベリファイ書込）にもならないため消費電力を低減することが可能である。
【００９１】
この点で、本例においては、ｍ＋１ビットについて並列的なデータ書込が可能である。たとえば、ｍ＋１ビットに含まれるデータ列について、データ「１」のデータ書込のブロックＢに対応するベリファイユニットＶＵについては通常のベリファイ動作が実行される。一方、データ「０」のデータ書込のブロックＢに対応するベリファイユニットＶＵについてはベリファイ動作は実行されない。したがって、ベリファイ動作を実行しないベリファイユニットＶＵの消費電力が削減され、全体としてベリファイ動作の消費電力を低減することが可能である。
【００９２】
また、データ「０」のブロックＢに関しては、ベリファイ処理に基づく再書込処理のベリファイ動作も実行されないためベリファイ動作の消費電力を低減することが可能である。
【００９３】
図１０は、実施例１に基づく各ベリファイユニットＶＵのベリファイ動作を説明するフロー図である。
【００９４】
図１０に示されるように、データの入力が有るかどうかを判断する（ステップＳ２）。書込データラッチ回路９は、データＤＩＮの入力が有るか否かを判断する。
【００９５】
ステップＳ２において、データの入力が有ると判断した場合（ステップＳ２においてＹＥＳ）には、書込動作を設定する（ステップＳ４）。書込データラッチ回路９は、データＤＩＮの入力が有ると判断した場合にはデータＤＩＮをラッチして書込データＷＤを書込回路８に出力する。書込回路８は、書込データＷＤに従って書込動作を設定する。具体的には、データ書込を実行するために各種の電圧レベルを設定する。
【００９６】
次に、書込データＷＤに基づく書込処理を実行する（ステップＳ６）。書込回路８は、指定されたメモリセルＭＣに対して書込データＷＤに基づく書込処理を実行する。
【００９７】
次に、書込動作をリセットする（ステップＳ８）。書込回路８は、書込処理の実行後に書込動作をリセットする。具体的には、各種の電圧レベルを初期状態に戻す。
【００９８】
次に、書込データが「１」であるか否かを判断する（ステップＳ９）。
ステップＳ９において、書込データが「１」である場合には、ステップＳ１０に進み、通常のベリファイ動作を設定する（ステップＳ１０）。ベリファイ動作を実行するために各種の電圧レベルを設定する。また、ベリファイセンスアンプＶＳＡを活性化する。
【００９９】
次に、ベリファイ処理を実行する（ステップＳ１２）。ベリファイセンスアンプＶＳＡからベリファイデータＶＤを出力する。そして、判定回路７に信号／ＶＰＡＳＳＦを出力する。
【０１００】
次に、ベリファイ動作をリセットする（ステップＳ１４）。ベリファイ動作を実行するための各種の制御信号および電圧を初期状態に戻す。
【０１０１】
一方、書込データが「１」で無い場合、すなわち「０」である場合には、ステップＳ１０〜Ｓ１４をスキップする。
【０１０２】
次に、判定がＯＫであるか否かを判断する（ステップＳ１６）。すなわち、信号／ＶＰＡＳＳＦが「Ｌ」レベルか否かを判断する。
【０１０３】
信号／ＶＰＡＳＳＦが「Ｌ」レベルである場合には、当該メモリセルＭＣに対する書込が完了したと判定される。
【０１０４】
一方、信号／ＶＰＡＳＳＦが「Ｈ」レベルである場合には、判定がＮＧと判定される。すなわち、信号ＶＰＡＳＳは「Ｌ」レベルに設定される。したがって、ステップＳ４に戻り、再度書込が実行される。
【０１０５】
当該処理により、全てのベリファイユニットＶＵにおけるベリファイ動作が実行されるのではなく、ベリファイユニットＶＵは、データ「０」のベリファイ動作を実行しないため消費電力を低減することが可能である。
【０１０６】
（実施例２）
図１１は、実施例２に基づくベリファイユニットＶＵ＃の構成を説明する図である。
【０１０７】
図１１に示されるように、ベリファイユニットＶＵ＃は、ベリファイセンスアンプＶＳＡと、トランジスタＰＴ１，ＰＴ４と、インバータＩＶ１，ＩＶ３と、ディレイ１１と、ＮＯＲ回路ＮＲ０とを含む。トランジスタＰＴ１，ＰＴ４は、一例としてＰチャネルＭＯＳトランジスタである。
【０１０８】
トランジスタＰＴ１は、データ線と電源電圧ＶＤＤとの間に設けられ、そのゲートはインバータＩＶ１を介する制御信号ＶＳＡＥＮの入力を受ける。制御信号ＶＳＡＥＮの入力（「Ｈ」レベル）に従ってトランジスタＰＴ１は、導通する。これに伴い、データ線は、電源電圧ＶＤＤにチャージされる。
【０１０９】
セレクタ部１２は、アドレス信号に従ってメインビット線ＭＢＬを選択して、データ線と電気的に結合する。
【０１１０】
これに伴い、メモリセルＭＣのデータに応じた電流がメインビット線ＭＢＬに流れる。
データが「１」の場合には、メモリセルＭＣは、閾値電圧が高い状態に設定されるためデータ線の電圧ＷＬＥＶＥＬは、基準電圧ＶＲＥＦよりも高くなる。電圧ＷＬＥＶＥＬが基準電圧ＶＲＥＦ以上である場合には、ベリファイデータＶＤ（「Ｈ」レベル）を出力する。
【０１１１】
一方、データが「０」の場合には、メモリセルＭＣは、閾値電圧が低い状態に設定されるためデータ線の電圧ＷＬＥＶＥＬは、基準電圧ＶＲＥＦよりも低くなる。電圧ＷＬＥＶＥＬが基準電圧ＶＲＥＦよりも小さい場合には、ベリファイデータＶＤ（「Ｌ」レベル）を出力する。
【０１１２】
ディレイ１１は、制御信号ＶＳＡＥＮを所定期間遅延させる。インバータＩＶ３は、ディレイ１１から出力された信号を反転させた信号ＶＳＡＥＮＤをＮＯＲ回路ＮＲ０に出力する。
【０１１３】
ＮＯＲ回路ＮＲ０は、ベリファイセンスアンプＶＳＡから出力されるベリファイデータＶＤと、信号／ＶＳＡＥＮＤとのＮＯＲ論理演算結果を信号／ＶＰＡＳＳＦとして出力する。
【０１１４】
本実施例２においては、メインビット線ＭＢＬ毎にプルアップ回路ＷＤＤが設けられる。一例としてメインビット線ＭＢＬ＜０＞に設けられる場合が示されている。他のメインビット線についても同様に設けられる。
【０１１５】
プルアップ回路ＷＤＤは、トランジスタＰＴ４を含む。トランジスタＰＴ４は、対応するビット線ＢＬと電源電圧ＶＤＤとの間に設けられ、そのゲートは書込データＷＤの入力を受ける。書込データＷＤの入力（「Ｌ」レベル）に従ってトランジスタＰＴ４は、導通する。これに伴い、ビット線は、電源電圧ＶＤＤと接続される。
【０１１６】
したがって、メインビット線ＭＢＬに対応するメモリセルＭＣの書込データＷＤが「０」（「Ｌ」レベル）の場合には、トランジスタＰＴ４は導通する。したがって、メインビット線ＭＢＬの電圧は「Ｈ」レベルに設定され、メインビット線ＭＢＬと接続されるデータ線の電圧ＷＬＥＶＥＬも「Ｈ」レベルに設定される。
【０１１７】
それゆえ、ベリファイセンスアンプＶＳＡは、データ線の電圧ＷＬＥＶＥＬと基準電圧ＶＲＥＦとを比較した場合に、比較結果として「Ｈ」レベルのベリファイデータＶＤを出力する。
【０１１８】
これに伴い、ＮＯＲ回路ＮＲ０からの出力信号／ＶＰＡＳＳＦは、信号／ＶＳＡＥＮＤの論理レベルに係わらず「Ｌ」レベルに設定される。
【０１１９】
一方、書込データＷＤが「１」（「Ｈ」レベル）の場合には、トランジスタＰＴ４は非導通状態となる。したがって、メインビット線ＭＢＬは、メモリセルＭＣのデータに応じた電圧レベルに設定される。
【０１２０】
ベリファイユニットＶＵは、書込データＷＤが「１」（「Ｈ」レベル」）の場合には、通常の動作を実行する。したがって、ベリファイセンスアンプＶＳＡは、メモリセルＭＣに書き込まれたデータに基づくベリファイデータＶＤを出力する。そして、ＮＯＲ回路ＮＲ０は、ベリファイデータＶＤと、信号／ＶＳＡＥＮＤとのＮＯＲ論理演算結果に基づく信号／ＶＰＡＳＳＦを出力する。書込データＷＤが「１」（「Ｈ」レベル）と同じデータ（「Ｈ」レベル）がメモリセルＭＣに書き込まれている場合には、信号／ＶＰＡＳＳＦは「Ｌ」レベルとなる。この場合には当該メモリセルＭＣに対する書込が完了したことが判定される。
【０１２１】
一方、書込データＷＤが「１」（「Ｈ」レベル）と異なるデータ（「Ｌ」レベル）がメモリセルＭＣに書き込まれている場合には、信号／ＶＰＡＳＳＦは「Ｈ」レベルとなる。この場合には当該メモリセルＭＣに対する書込が完了していないと判定される。
【０１２２】
判定回路７は、図５で説明したのと同様であるのでその詳細な説明については繰り返さない。
【０１２３】
本例においては、各ベリファイユニットＶＵから信号／ＶＰＡＳＳＦが出力されて、信号／ＶＰＡＳＳＦは「Ｌ」レベルであれば、判定回路７のノードＮ０は電源電圧ＶＤＤにチャージされた状態を維持する。したがって、信号ＶＰＡＳＳは「Ｈ」レベルとなる。
【０１２４】
一方、少なくとも１つ以上の信号／ＶＰＡＳＳＦが「Ｈ」レベルであれば、判定回路７のトランジスタＮＴ０が導通する。したがって、ノードＮ０にチャージされた電源電圧ＶＤＤは接地電圧ＶＳＳ側に引き抜かれる。したがって、信号ＶＰＡＳＳは「Ｌ」レベルとなる。
【０１２５】
図１２は、実施例２に基づくメモリセルＭＣに対するデータ書込が実行された場合のベリファイ動作の動作波形を説明する図である。
【０１２６】
図１２（Ａ）には、データ「１」のデータ書込が完了していない場合の動作波形が示されている。
【０１２７】
時刻Ｔ２０において、ワード線ＷＬが選択され、メモリセルＭＣとビット線ＢＬとが接続される。また、セレクタ部１２に従ってビット線ＢＬとデータ線とが電気的に結合される。また、時刻Ｔ２０において、活性化信号／ＰＣは「Ｌ」レベルに設定されている。したがって、ノードＮ０は電源電圧ＶＤＤにチャージされている。
【０１２８】
次に、時刻Ｔ２１において、制御信号ＶＳＡＥＮが「Ｈ」レベルに設定される。これに伴いトランジスタＰＴ１が導通して、データ線は電源電圧にチャージされる。
【０１２９】
一方で、メモリセルＭＣの閾値電圧Ｖｔｈが低い状態であるため、メモリセルＭＣには電流が流れる。このため、ビット線ＢＬの電位は低下する。また、ビット線ＢＬと接続されるデータ線のレベルも低下する。
【０１３０】
データ「１」のデータ書込であるため書込データＷＤは「Ｈ」レベルを維持している。したがって、トランジスタＰＴ４は非導通状態である。
【０１３１】
ベリファイセンスアンプＶＳＡは、制御信号ＶＳＡＥＮに従って活性化されて「Ｌ」レベルのベリファイデータＶＤを出力する。
【０１３２】
そして、時刻Ｔ２２において、活性化信号／ＰＣは「Ｈ」レベルに設定される。これに伴い判定回路７は活性化される。ノードＮ０に対する電源電圧ＶＤＤのチャージは終了する。
【０１３３】
一方、ベリファイデータＶＤは、「Ｌ」レベルであるため時刻Ｔ２３において信号／ＶＰＡＳＳＦは「Ｈ」レベルに設定される。それゆえ、判定回路７のトランジスタＮＴ３が導通し、判定信号ＶＰＡＳＳは「Ｌ」レベルに設定される。
【０１３４】
この結果に基づいて再書き込みが実行される。
次に、図１１（Ｂ）には、データ「１」のデータ書込が完了している場合の動作波形が示されている。
【０１３５】
時刻Ｔ２５において、ワード線ＷＬが選択され、メモリセルＭＣとビット線ＢＬとが接続される。また、セレクタ部１２に従ってビット線ＢＬとデータ線とが電気的に結合される。また、時刻Ｔ２５において、活性化信号／ＰＣは「Ｌ」レベルに設定されている。したがって、ノードＮ０は電源電圧ＶＤＤにチャージされている。
【０１３６】
次に、時刻Ｔ２６において、制御信号ＶＳＡＥＮが「Ｈ」レベルに設定される。これに伴いトランジスタＰＴ１が導通して、データ線は電源電圧にチャージされる。
【０１３７】
一方で、メモリセルＭＣの閾値電圧Ｖｔｈが高い状態であるため、メモリセルＭＣには電流が流れにくくなる。このため、ビット線ＢＬの電位は高い状態を維持する。また、ビット線ＢＬと接続されるデータ線の電圧ＷＬＥＶＥＬも高い状態を維持する。
【０１３８】
データ「１」のデータ書込であるため書込データＷＤは「Ｈ」レベルを維持している。したがって、トランジスタＰＴ４は非導通状態である。
【０１３９】
ベリファイセンスアンプＶＳＡは、制御信号ＶＳＡＥＮに従って活性化されて「Ｈ」レベルのベリファイデータＶＤを出力する。
【０１４０】
そして、時刻Ｔ２７において、活性化信号／ＰＣは「Ｌ」レベルに設定される。これに伴い判定回路７は活性化される。ノードＮ０に対する電源電圧ＶＤＤのチャージは終了する。
【０１４１】
一方、ベリファイデータＶＤは、「Ｈ」レベルであるため時刻Ｔ２８において信号／ＶＰＡＳＳＦは「Ｌ」レベルに設定される。それゆえ、判定回路７のトランジスタＮＴ３は非導通であり、判定信号ＶＰＡＳＳは「Ｈ」レベルに設定する。
【０１４２】
この結果に基づいて正常な書き込みが実行されたと判定することが可能である。
図１３は、実施例２に基づくデータ「０」のデータ書込の場合のベリファイ動作の動作波形を説明する図である。
【０１４３】
図１３に示されるように、時刻Ｔ３０において、ワード線ＷＬが選択され、メモリセルＭＣとビット線ＢＬとが接続される。また、セレクタ部１２に従ってビット線ＢＬとデータ線とが電気的に結合される。また、時刻Ｔ３０において、活性化信号／ＰＣは「Ｌ」レベルに設定されている。したがって、ノードＮ０は電源電圧ＶＤＤにチャージされている。
【０１４４】
次に、時刻３１において、制御信号ＶＳＡＥＮが「Ｈ」レベルに設定される。これに伴いトランジスタＰＴ１が導通して、データ線は電源電圧にチャージされる。
【０１４５】
また、データ「０」のデータ書込であるため書込データＷＤは「Ｌ」レベルに設定される。したがって、トランジスタＰＴ４は、導通状態である。それゆえ、データ線は、電源電圧ＶＤＤと接続された状態であり「Ｈ」レベルに設定される。
【０１４６】
したがって、メモリセルＭＣの閾値電圧Ｖｔｈに係わらずビット線ＢＬおよびデータ線のレベルは高い状態を維持する。
【０１４７】
ベリファイセンスアンプＶＳＡは、制御信号ＶＳＡＥＮに従って活性化されて「Ｈ」レベルのベリファイデータＶＤを出力する。
【０１４８】
そして、時刻Ｔ３２において、活性化信号／ＰＣは「Ｈ」レベルに設定される。これに伴い判定回路７は活性化される。ノードＮ０に対する電源電圧ＶＤＤのチャージは終了する。
【０１４９】
一方、ベリファイデータＶＤは、「Ｈ」レベルであるため時刻Ｔ３３において信号／ＶＰＡＳＳＦは「Ｌ」レベルに設定される。それゆえ、判定回路７のトランジスタＮＴ３は非導通であり、判定信号ＶＰＡＳＳは「Ｈ」レベルに設定する。
【０１５０】
したがって、この結果に基づいて正常な書き込みが実行されたと判定することが可能である。すなわち、データ「０」のデータ書込の場合には、ベリファイセンスアンプＶＳＡは、活性状態となるがベリファイデータＶＤは「Ｈ」レベルに固定される。そして、信号／ＶＰＡＳＳＦは、「Ｌ」レベルに固定される。
【０１５１】
実施例２に基づく方式は、書込データＷＤのデータレベルに従ってベリファイセンスアンプＶＳＡの出力を固定することにより、ベリファイ処理を無効化している。
【０１５２】
実施例１の方式と比較すると回路構成が簡易であるためコストを低減することが可能である。
【０１５３】
（実施例３）
図１４は、実施例３に基づくベリファイユニットＶＵ＃Ａの構成を説明する図である。
【０１５４】
図１４に示されるように、ベリファイユニットＶＵ＃Ａは、ベリファイセンスアンプＶＳＡと、トランジスタＰＴ１と、インバータＩＶ１，ＩＶ３と、ディレイ１１と、ＮＯＲ回路ＮＲ０と、切替回路ＳＷとを含む。トランジスタＰＴ１は、一例としてＰチャネルＭＯＳトランジスタである。
【０１５５】
トランジスタＰＴ１は、データ線と電源電圧ＶＤＤとの間に設けられ、そのゲートはインバータＩＶ１を介する制御信号ＶＳＡＥＮの入力を受ける。制御信号ＶＳＡＥＮの入力（「Ｈ」レベル）に従ってトランジスタＰＴ１は、導通する。これに伴い、データ線は、電源電圧ＶＤＤにチャージされる。
【０１５６】
セレクタ部１２がビット線ＢＬを選択して、データ線と電気的に結合される。
これに伴い、メモリセルＭＣのデータに応じた電流がビット線ＢＬに流れる。
【０１５７】
データが「１」の場合には、メモリセルＭＣは、閾値電圧が高い状態に設定されるためデータ線の電圧ＷＬＥＶＥＬは、基準電圧ＶＲＥＦよりも高くなる。
【０１５８】
一方、データが「０」の場合には、メモリセルＭＣは、閾値電圧が低い状態に設定されるためデータ線の電圧ＷＬＥＶＥＬは、基準電圧ＶＲＥＦよりも低くなる。
【０１５９】
ベリファイセンスアンプＶＳＡは、活性化信号に従って活性化される。
ベリファイセンスアンプＶＳＡは、データ線の電圧と基準電圧ＶＲＥＦとを比較して、ベリファイデータＶＤを出力する。ベリファイセンスアンプＶＳＡは、データ線の電圧ＷＬＥＶＥＬが基準電圧ＶＲＥＦよりも大きい場合には、ベリファイデータＶＤ（「Ｈ」レベル）を出力する。
【０１６０】
ベリファイセンスアンプＶＳＡは、データ線の電圧ＷＬＥＶＥＬが基準電圧ＶＲＥＦよりも小さい場合には、ベリファイデータＶＤ（「Ｌ」レベル）を出力する。
【０１６１】
ディレイ１１は、制御信号ＶＳＡＥＮを所定期間遅延させる。インバータＩＶ３は、ディレイ１１から出力された信号を反転させた信号ＶＳＡＥＮＤをＮＯＲ回路ＮＲ０に出力する。
【０１６２】
ＮＯＲ回路ＮＲ０は、ベリファイセンスアンプＶＳＡから出力されるベリファイデータＶＤと、信号／ＶＳＡＥＮＤとのＮＯＲ論理演算結果を信号／ＶＰＡＳＳＦとして出力する。
【０１６３】
切替回路ＳＷは、ベリファイセンスアンプＶＳＡとＮＯＲ回路ＮＲ０との間に設けられる。切替回路ＳＷは、２系統の経路（一例として上下の経路）を有し、書込データラッチ回路９からの書込データＷＤに従って経路を切り替える。
【０１６４】
切替回路ＳＷは、上側の経路が選択された場合には、ベリファイデータＶＤを反転させて出力する。切替回路ＳＷは、下側の経路が選択された場合には、ベリファイデータＶＤをそのまま出力する。本例においては、書込データＷＤが「０」の場合には上側の経路が選択され、書込データＷＤが「１」の場合には下側の経路が選択される。
【０１６５】
図１５は、実施例３に基づくメモリセルＭＣに対するデータ書込が実行された場合のベリファイ動作の動作波形を説明する図である。
【０１６６】
図１５（Ａ）には、データ「１」のデータ書込が完了していない場合の動作波形が示されている。
【０１６７】
時刻Ｔ４０において、ワード線ＷＬが選択され、メモリセルＭＣとビット線ＢＬとが接続される。また、セレクタ部１２に従ってビット線ＢＬとデータ線とが電気的に結合される。また、時刻Ｔ４０において、活性化信号／ＰＣは「Ｌ」レベルに設定されている。したがって、ノードＮ０は電源電圧ＶＤＤにチャージされている。
【０１６８】
次に、時刻Ｔ４１において、制御信号ＶＳＡＥＮが「Ｈ」レベルに設定される。これに伴いトランジスタＰＴ１が導通して、データ線は電源電圧にチャージされる。
【０１６９】
一方で、メモリセルＭＣの閾値電圧Ｖｔｈが低い状態であるため、メモリセルＭＣには電流が流れる。このため、ビット線ＢＬの電位は低下する。また、ビット線ＢＬと接続されるデータ線のレベルも低下する。
【０１７０】
データ「１」のデータ書込であるため書込データＷＤは「Ｈ」レベルを維持している。したがって、切替回路ＳＷは、下側の経路を選択した状態である。
【０１７１】
ベリファイセンスアンプＶＳＡは、制御信号ＶＳＡＥＮに従って活性化されて「Ｌ」レベルのベリファイデータＶＤを出力する。
【０１７２】
そして、時刻Ｔ４２において、活性化信号／ＰＣは「Ｈ」レベルに設定される。これに伴い判定回路７は活性化される。ノードＮ０に対する電源電圧ＶＤＤのチャージは終了する。
【０１７３】
一方、ベリファイデータＶＤは、「Ｌ」レベルであるため時刻Ｔ４３において信号／ＶＰＡＳＳＦは「Ｈ」レベルに設定される。それゆえ、判定回路７のトランジスタＮＴ３が導通し、判定信号ＶＰＡＳＳは「Ｌ」レベルに設定される。
【０１７４】
この結果に基づいて再書き込みが実行される。
次に、図１５（Ｂ）には、データ「１」のデータ書込が完了している場合の動作波形が示されている。
【０１７５】
時刻Ｔ４５において、ワード線ＷＬが選択され、メモリセルＭＣとビット線ＢＬとが接続される。また、セレクタ部１２に従ってビット線ＢＬとデータ線とが電気的に結合される。また、時刻Ｔ４５において、活性化信号／ＰＣは「Ｌ」レベルに設定されている。したがって、ノードＮ０は電源電圧ＶＤＤにチャージされている。
【０１７６】
次に、時刻Ｔ４６において、制御信号ＶＳＡＥＮが「Ｈ」レベルに設定される。これに伴いトランジスタＰＴ１が導通して、データ線は電源電圧にチャージされる。
【０１７７】
一方で、メモリセルＭＣの閾値電圧Ｖｔｈが高い状態であるため、メモリセルＭＣには電流が流れにくくなる。このため、ビット線ＢＬの電位は高い状態を維持する。また、ビット線ＢＬと接続されるデータ線のレベルも高い状態を維持する。
【０１７８】
データ「１」のデータ書込であるため書込データＷＤは「Ｈ」レベルを維持している。したがって、切替回路ＳＷは、下側の経路を選択した状態である。
【０１７９】
ベリファイセンスアンプＶＳＡは、制御信号ＶＳＡＥＮに従って活性化されて「Ｈ」レベルのベリファイデータＶＤを出力する。
【０１８０】
そして、時刻Ｔ４７において、活性化信号／ＰＣは「Ｈ」レベルに設定される。これに伴い判定回路７は活性化される。ノードＮ０に対する電源電圧ＶＤＤのチャージは終了する。
【０１８１】
一方、ベリファイデータＶＤは、「Ｈ」レベルであるため時刻Ｔ４８において信号／ＶＰＡＳＳＦは「Ｌ」レベルに設定される。それゆえ、判定回路７のトランジスタＮＴ３は非導通であり、判定信号ＶＰＡＳＳは「Ｈ」レベルに設定する。
【０１８２】
この結果に基づいて正常な書き込みが実行されたと判定することが可能である。
図１６は、実施例３に基づくデータ「０」のデータ書込の場合のベリファイ動作の動作波形を説明する図である。
【０１８３】
図１６に示されるように、時刻Ｔ５０において、ワード線ＷＬが選択され、メモリセルＭＣとビット線ＢＬとが接続される。また、セレクタ部１２に従ってビット線ＢＬとデータ線とが電気的に結合される。また、時刻Ｔ５０において、活性化信号／ＰＣは「Ｌ」レベルに設定されている。したがって、ノードＮ０は電源電圧ＶＤＤにチャージされている。
【０１８４】
次に、時刻５１において、制御信号ＶＳＡＥＮが「Ｈ」レベルに設定される。これに伴いトランジスタＰＴ１が導通して、データ線は電源電圧にチャージされる。
【０１８５】
また、データ「０」のデータ書込であるため書込データＷＤは「Ｌ」レベルに設定される。したがって、切替回路ＳＷは、上側の経路を選択した状態である。
【０１８６】
一方で、メモリセルＭＣの閾値電圧Ｖｔｈが低い状態であるため、メモリセルＭＣには電流が流れる。このため、ビット線ＢＬの電位は低下する。また、ビット線ＢＬと接続されるデータ線のレベルも低下する。
【０１８７】
データ「１」のデータ書込であるため書込データＷＤは「Ｈ」レベルを維持している。したがって、切替回路ＳＷは、上側の経路を選択した状態である。
【０１８８】
ベリファイセンスアンプＶＳＡは、制御信号ＶＳＡＥＮに従って活性化されて「Ｌ」レベルのベリファイデータＶＤを出力する。一方で、切替回路ＳＷは、上側の経路を選択しているためベリファイデータＶＤは反転し、「Ｈ」レベルに設定される。
【０１８９】
そして、時刻Ｔ５２において、活性化信号／ＰＣは「Ｈ」レベルに設定される。これに伴い判定回路７は活性化される。ノードＮ０に対する電源電圧ＶＤＤのチャージは終了する。
【０１９０】
一方、ベリファイデータＶＤは、「Ｈ」レベルであるため時刻Ｔ５３において信号／ＶＰＡＳＳＦは「Ｌ」レベルに設定される。それゆえ、判定回路７のトランジスタＮＴ３は非導通であり、判定信号ＶＰＡＳＳは「Ｈ」レベルに設定する。
【０１９１】
したがって、この結果に基づいて正常な書き込みが実行されたと判定することが可能である。すなわち、データ「０」のデータ書込の場合には、ベリファイセンスアンプＶＳＡは、活性状態となるがベリファイデータＶＤは「Ｈ」レベルに固定される。そして、信号／ＶＰＡＳＳＦは、「Ｌ」レベルに固定される。
【０１９２】
実施例３に基づく方式は、書込データＷＤのデータレベルに従ってベリファイセンスアンプＶＳＡの出力を固定することにより、ベリファイ処理を無効化している。
【０１９３】
実施例１の方式と比較すると回路構成が簡易であるためコストを低減することが可能である。
【０１９４】
以上、本開示を実施例に基づき具体的に説明したが、本開示は、実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１９５】
１  半導体装置、２  メモリアレイ、３  行系制御回路、４  列系制御回路、５  ベリファイ回路、６  入出力回路、７  判定回路、８  書込回路、９  書込データラッチ回路、１１  ディレイ、１２  セレクタ。
【図１】
2018085158.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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