(57)【要約】      （修正有）【課題】スイッチングモジュールの信頼性を高める。【解決手段】スイッチングモジュール１１０において使用する通信システムは、スイッチングモジュールの低側スイッチ１１７のスイッチングを制御するように結合された低側制御ブロック１１１を含む。低側制御ブロックは、低側参照システムグランドを基準とするようにさらに結合される。高側制御ブロック１１２は、スイッチングモジュールの高側スイッチ１１８のスイッチングを制御するように結合される。高側制御ブロックは、スイッチングモジュールの浮遊ノードを基準とするようにさらに結合される。定常動作中、低側制御ブロックは、各スイッチングサイクル中、高側スイッチをオンおよびオフに切り替えるために、高側制御ブロックに信号を送信するように結合される。ステータス更新は、第１の単線通信リンクを通して、高側制御ブロックから低側制御ブロックに通信される。【選択図】図１Ａ
2018085916.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングモジュールにおいて使用するための通信システムであって、
前記スイッチングモジュールの低側スイッチのスイッチングを制御するように結合された低側制御ブロックであって、
前記低側制御ブロックが、低側参照システムグランドを基準とするようにさらに結合された、
前記低側制御ブロックと、
前記スイッチングモジュールの高側スイッチのスイッチングを制御するように結合された高側制御ブロックであって、
前記高側制御ブロックが、前記スイッチングモジュールの浮遊ノードを基準とするようにさらに結合され、
定常動作中、前記低側制御ブロックが、前記高側スイッチをオンおよびオフに切り替えるために、前記高側制御ブロックに、各スイッチングサイクル中、信号を送信するように結合され、
ステータス更新が、第１の単線通信リンクを通して、前記高側制御ブロックから前記低側制御ブロックに通信される、
前記高側制御ブロックと、
を備える、スイッチングモジュールにおいて使用するための通信システム。
【請求項２】
第１の通信リンクと第２の通信リンクと第３の通信リンクとが、前記高側制御ブロックと前記低側制御ブロックとの間に結合され、
前記第１の単線通信リンクが、前記第１の通信リンクであり、
前記第１の通信リンクが、前記高側制御ブロックから前記低側制御ブロックに符号化された前記ステータス更新を通信し、
前記第２の通信リンクが、前記高側制御ブロックのためのオン切り替えスイッチング信号を提供するように結合され、
前記第３の通信リンクが、前記高側制御ブロックのためのオフ切り替えスイッチング信号を提供するように結合される、
請求項１に記載の通信システム。
【請求項３】
前記低側スイッチがオンに切り替えられたとき、前記高側制御ブロックが、次のスイッチングサイクル中、前記第１の通信リンクを通して前記低側制御ブロックに前記ステータス更新を通信するように結合される、
請求項１に記載の通信システム。
【請求項４】
前記高側制御ブロックから前記低側制御ブロックへの、符号化された前記ステータス更新の通信が、電流パルス振幅を伝達する前記第１の単線通信リンクを通したものである、
請求項１に記載の通信システム。
【請求項５】
前記第１の単線通信リンクを通した、前記高側制御ブロックから前記低側制御ブロックへの、符号化された前記ステータス更新の通信が、前記スイッチングモジュールのスイッチングサイクルの持続期間未満の持続期間をもつ通信期間内に発生する、
請求項４に記載の通信システム。
【請求項６】
異常を符号化する電流パルスを受信する、システムグランドを基準とする前記低側制御ブロックが、複数ビット２値符号として前記異常を復号し、前記スイッチングモジュールにおける異常端子を通して、および異常バスを通して、前記低側参照システムグランドを基準とするようにさらに結合されたシステム制御装置に前記異常を通信する、
請求項３に記載の通信システム。
【請求項７】
前記高側制御ブロックから前記低側制御ブロックへの異常および情報の通信の優先度が、スイッチングデバイスに対するおよび前記通信システムに対する前記異常および情報の危険性の順である、
請求項３に記載の通信システム。
【請求項８】
前記高側制御ブロックが２つの異常を同時に検出したとき、前記高側制御ブロックは、前記低側スイッチングデバイスが次にオンに切り替わったときに、より高い優先度の異常を前記低側制御ブロックに通信するように結合される、
請求項７に記載の通信システム。
【請求項９】
前記高側制御ブロックから前記低側制御ブロックに通信される最高優先度の通信が、システムエラー異常である、
請求項７に記載の通信システム。
【請求項１０】
前記高側制御ブロックから前記低側制御ブロックへの通信の欠如は、高側電源電圧が対象範囲外であることを示し得る、
請求項９に記載の通信システム。
【請求項１１】
前記高側制御ブロックから前記低側制御ブロックに通信される前記最高優先度の通信が、実質的に０μＡの振幅をもつ電流パルスにより符号化される、
請求項９に記載の通信システム。
【請求項１２】
前記高側制御ブロックから前記低側制御ブロックに通信される２番目に高い優先度の通信が、前記高側スイッチにおける過電流異常である、
請求項７に記載の通信システム。
【請求項１３】
前記高側制御ブロックから前記低側制御ブロックに通信される前記２番目に高い優先度の通信が、２００μＡの振幅をもつ電流パルスにより符号化される、
請求項１２に記載の通信システム。
【請求項１４】
前記高側制御ブロックから前記低側制御ブロックに通信される３番目に高い優先度の通信が、前記低側スイッチの過熱異常である、
請求項７に記載の通信システム。
【請求項１５】
前記高側制御ブロックから前記低側制御ブロックに通信される前記３番目に高い優先度の通信が、１００μＡの振幅をもつ電流パルスにより符号化される、
請求項１４に記載の通信システム。
【請求項１６】
前記高側制御ブロックから前記低側制御ブロックに通信される４番目に高い優先度の通信が、前記低側スイッチにおける高温警告異常である、
請求項７に記載の通信システム。
【請求項１７】
前記高側制御ブロックから前記低側制御ブロックに通信される前記４番目に高い優先度の通信が、５０μＡの振幅をもつ電流パルスにより符号化される、
請求項１６に記載の通信システム。
【請求項１８】
前記高側制御ブロックから前記低側制御ブロックに通信される５番目に高い優先度の通信が、前記高側スイッチと前記高側制御ブロックとの適切な機能状態を示す、前記通信リンクのステータスを更新する肯定信号である、
請求項７に記載の通信システム。
【請求項１９】
前記高側制御ブロックから前記低側制御ブロックに通信される前記５番目に高い優先度の通信は、２５μＡの振幅をもつ電流パルスにより符号化される、
請求項１８に記載の通信システム。
【請求項２０】
前記高側制御ブロックは、各前記スイッチングサイクルにおいて前記低側制御ブロックに前記肯定信号を通信するように結合される、
請求項１８に記載の通信システム。
【請求項２１】
肯定が受信されたとき、前記低側スイッチがオンに切り替えられたとき、各前記スイッチングサイクルは、異常が検出されなかったことを示す、
請求項２０に記載の通信システム。
【請求項２２】
異常が検出されないことは、電源レールが対象範囲内であることと、高側の結合された端子において開回路も短絡異常も検出されていないこととを示す、
請求項２１に記載の通信システム。
【請求項２３】
前記高側制御ブロックから前記低側制御ブロックに通信される５番目に高い優先度の通信が、電源投入シーケンスが適切であることを示す肯定信号である、
請求項７に記載の通信システム。
【請求項２４】
前記低側スイッチの低側ゲート電圧が規定のオン切り替え閾値に達した後、前記低側制御ブロックが、前記高側制御ブロックから前記肯定パルスが受信されることを待つように結合される、
請求項１８に記載の通信システム。
【請求項２５】
前記低側スイッチの低側ゲーティング電圧の立ち下がりエッジが検出され、前記肯定パルスが受信されない場合、前記低側制御ブロックが、異常端子を通して前記システム制御装置に、高側から低側への通信異常を報告するように結合される、
請求項２４に記載の通信システム。
【請求項２６】
前記低側制御ブロックが、前記肯定信号が前記高側制御ブロックから受信されたとき、高側制御異常が解消されたことを示すステータスに更新するために、前記異常端子を通して前記システム制御装置に前記肯定パルスを送信するように結合される、
請求項２５に記載の通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、ハーフブリッジインバーターの低側制御ブロックと高側制御ブロックとの間の異常およびステータス通信に関する。より具体的には、本発明は、２相または３相ブラシレスＤＣ（ＢＬＤＣ：ｂｒｕｓｈｌｅｓｓ  ｄｃ）または同期モータードライブにおいて使用され得るハーフブリッジインバーターモジュール内における高側制御ブロックと低側制御ブロックとの間の通信に関する。
【背景技術】
【０００２】
通気ファン、冷却システム、冷却器、食器洗い機、洗濯／乾燥機、および、多くの他の白物家電／品などの家庭用および産業用電化製品は、典型的には、電源から機械的負荷にエネルギーを伝達する電動モーターを使用する。電動モーターを駆動するための電気エネルギーは、電源から（例えば、ＡＣ低周波電源から）電気エネルギーを引き込む駆動システムを通して提供される。電源から受信された電気エネルギーは、電力変換装置を通して処理され、所望の機械出力を達成するためにモーターに供給される所望の形態の電気エネルギーに変換される。モーターの所望の機械出力は、例えば、モーターの速度、トルク、またはモーターシャフトの位置であり得る。
【０００３】
モーター、および、モータードライブなどのそれらの関係する回路は、ネットワーク負荷の大部分を表す。モータードライブの機能、効率、寸法、および価格は、これらの製品の供給業者が考慮する困難で競争力に関係する因子である。モータードライブにおける電力変換装置の機能は、モーターシャフトにおける所望の機械出力負荷の動き（例えば、スピン／力）のための、電圧、電流、周波数、および位相などの入力電気信号をモーターに提供することを含む。一例における電力変換装置は、ＤＣ入力を所望の電圧、電流、周波数、および位相のＡＣ出力に伝達するインバーターであり得る。電力変換装置の制御装置は、センサーブロックから受信された信号に応答して、エネルギーの流れを調節する。モーターまたは電力変換装置からの低出力の検出された信号は、実際の値を所望の値と比較することにより、閉ループシステムにおいて制御装置に送信される。制御装置は、実際の値を所望の値と比較して出力を調節し、対象出力を維持する。
【０００４】
それらのより高い信頼性および効率の点で知られたブラシレスＤＣ（ＢＬＤＣ）モーターは、ブラシ付きＤＣおよびＡＣモーターを置換する、市場において一般的な選択肢となりつつある。それらは、冷却器、空調機、真空掃除機、洗濯機／乾燥機、および他の白物品、ならびに、電動ドリルまたは他の電動工具などの電力式工具などの、家庭用電化製品において広く使用される。
【０００５】
ＢＬＤＣモーターは、典型的にはハーフブリッジスイッチャーの三相または３つの単相モジュールのインバーターステージを含む電力変換装置を必要とする。ハーフブリッジスイッチャーモジュールは、集積回路の内部の電力スイッチおよび制御装置を含み得、これが、より小寸法でより高い効率な小型構造を提供する。ハーフブリッジスイッチャーの機能および動作の信頼性は、センサーから受信されたフィードバックおよびエラー信号と、所望の出力を調節して、起こり得る異常に対する有効な保護を提供する制御装置の応答との処理に依存する。
【０００６】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態が説明され、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。
【図面の簡単な説明】
【０００７】
【図１Ａ】本発明の教示に従った、高電圧バスに個々に結合されて、単一の制御装置により制御される３つのハーフブリッジインバーターモジュールの例示的なシステムレベルブロックの全体図を示す。
【図１Ｂ】本発明の教示に従った、保護のための高側制御から低側制御への通信をもたらす、高側スイッチを通る短絡電流を引き起こし得るシャーシ短絡に対するモーター巻線の例示的な異常を示す。
【図２】本発明の教示に従った、ハーフブリッジインバーターモジュールの内部におけるスイッチングデバイスおよび制御ブロックと、高側から低側への通信を含む関係する信号とのさらなる詳細を描いた一例を示す。
【図３】本発明の教示に従った、高側制御から低側制御へのステータス報告の符号化および復号のための例示的な回路を示す。
【図４】本発明の教示に従った、タイミング間隔の一例を示す高側から低側への通信電流パルス信号の一例のタイミング図である。
【発明を実施するための形態】
【０００８】
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれることと、必ずしも一定の縮尺で描かれないこととを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするために、他の要素より誇張される場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解される要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐために、描かれない。
【０００９】
以下の説明では、説明される実施形態を十分に理解できるように、例えば、デバイスの種類、電圧、部品値、回路構成など、特定の詳細事項が記載される。しかし、当業者は、これらの特定の詳細事項が、説明される実施形態を実施するために必要ではない場合があり得ることを理解すると考えられる。説明される実施形態を理解しにくくならないように、よく知られた回路構造および要素が詳細には説明されないか、または、ブロック図の形態で示されることがさらに理解される。
【００１０】
本明細書中での、「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」、または「一例（ａｎ  ｅｘａｍｐｌｅ）」についての言及は、実施形態または例との関連で説明される特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一実施形態において（ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ  ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ  ｅｘａｍｐｌｅ）」または「例（ａｎ  ｅｘａｍｐｌｅ）」という語句は、すべてが同じ実施形態または例に関するとは限らない。さらに、特定の特徴、構造、または特性は、１つまたは複数の実施形態または例において、任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。特定の特徴、構造、または特性は、説明される機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書とともに提供される図が当業者への説明を目的としていることが理解される。
【００１１】
本出願の場合において、トランジスタが「オフ状態」または「オフ」であるとき、トランジスタは、実質的に電流を流さない。逆に、トランジスタが「オン状態」または「オン」であるとき、トランジスタは、実質的に電流を流すことができる。例示として、一実施形態において、高電圧トランジスタは、第１の端子であるドレインと第２の端子であるソースとの間において高電圧がサポートされる、Ｎチャネル金属−酸化物−半導体電界効果トランジスタ（ＮＭＯＳ：Ｎ−ｃｈａｎｎｅｌ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を備える。高電圧ＭＯＳＦＥＴは、負荷に提供されるエネルギーを調節する、集積型制御装置回路により駆動される電力スイッチを備える。本開示の目的において、「グランド」または「グランド電位」は、基準電圧または基準電位を表し、この基準電圧または基準電位に対して、電子回路または集積回路（ＩＣ：ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）のすべての他の電圧または電位が規定または測定される。
【００１２】
ハーフブリッジインバーターモジュールは、システム制御装置に応答して、多相モーターを駆動するように結合される。各ハーフブリッジインバーターモジュールのスイッチングブロックは、低側スイッチに結合された高側スイッチを含み、高側スイッチと低側スイッチとの間の中点端子が多相モーターのそれぞれの相端子に結合される。示されるように、本発明の教示に従った例は、システム制御装置（例えば、マイクロ制御装置μＣ）とインターフェースをとる、ハーフブリッジインバーターモジュールの小型包含構造を提供する。従って、一例において、制御されるハーフブリッジインバーター（例えば、スイッチャー）は、本発明の教示に従って、より少ない外部コンポーネントと、より少ないピン数の使用とを必要とする。
【００１３】
本開示の例示的な図および説明が、多相モータードライブ（例えば、ＢＬＤＣモーター）において使用するための、ハーフブリッジインバーターモジュール内における高側および低側制御ブロックまたはドライバの間におけるステータスおよび異常の通信の適用に注目している場合であっても、そのことは、限定とみなされてはならないことが理解されると考えられる。当業者により理解されるように、グランド（例えば、低側スイッチのソース）を基準とする低側スイッチおよび制御ブロックまたはドライバと、浮遊ノード（例えば、高側スイッチのソース）を基準とする高側制御ブロックまたはドライバとを含む任意のスイッチングデバイス／モジュール内において、本発明の教示に従った例が使用され得る。様々な例において、高側および低側制御ブロックまたはドライバの間における異常およびステータスの更新の開示される通信の例が、様々な用途のための速く信頼性の高い保護を提供する。本開示において示される例示的な負荷は、本発明の教示に従った、ＡＣまたはＤＣモータードライブなどの様々な単相または多相負荷、または、他の適切な種類の負荷であり得ることがさらに理解される。
【００１４】
説明されるように、ＢＬＤＣモーターが、家庭用電化製品および電力式工具において益々一般的になりつつある。ＢＬＤＣモーターがなぜ益々一般的になりつつあるかという主な理由のうちのいくつかは、ブラシ付きまたはユニバーサルモーターと比較したときの、それらのより高い効率および信頼性と、より少ない可聴ノイズとに起因する。ＢＬＤＣモーターは、典型的には、ハーフブリッジスイッチャー構成を通して２相または３相インバーターを使用して駆動される。高電圧（ＨＶ：Ｈｉｇｈ  ｖｏｌｔａｇｅ）ＢＬＤＣモーターは、それらの低電圧（ＬＶ：ｌｏｗ  ｖｏｌｔａｇｅ）のものと比較して、より良好な効率と、より低いコストとを提供する。オフラインモータードライブは、典型的には、整流されたＡＣ配電線（例えば、３２５Ｖｄｃバス）により、または力率補正（ＰＦＣ：ｐｏｗｅｒ  ｆａｃｔｏｒ  ｃｏｒｒｅｃｔｉｏｎ）ステージ出力（例えば、３９５Ｖｄｃバス）により動作する。
【００１５】
ハーフブリッジスイッチング構成をもつインバーターは、モータードライブとともに一般的に使用される。フルブリッジスイッチング構成を実装する代わりに、１つの単一のパッケージ（例えば、モジュール）の内部に低側制御ブロックと高側制御ブロックとを含むハーフブリッジスイッチング回路を使用することが、より高い配置の柔軟性、および、各モジュールに対するより簡略化された温度管理を提供する、このような２相および３相インバーターといった多相インバーターのサポートを可能にする。モータードライブインバーターのためのモジュール式ハーフブリッジ回路構造の使用は、様々な理由によりシステム全体のコストを減らし得る。
【００１６】
例えば、スイッチングデバイス（例えば、ＭＯＳＦＥＴ）上のＨＶバッファ（例えば、タップ端子）を使用すると、ハーフブリッジモジュールは、追加的な補助電源を必要とせずに、完全に内蔵電源により動作し得る。加えて、２相または３相インバーター構成などの多相インバーターとして結合されたハーフブリッジモジュールは、ＨＶバス検出および遠隔熱検出などの保護機能を一体化するように、単一のシステム制御装置（μＣ）を使用して動作し得る。さらに、モーターを制御するための、および過電流異常保護のための電流検出は、また、（例えば、検出ＦＥＴを通して）ハーフブリッジスイッチング回路構造に一体化され得、このことが、高価な外部の分流抵抗器および関係する回路の必要性をなくす。
【００１７】
後述のように、制御および保護の通信のための有効な方法および実装例は、浮遊点を基準とする高側制御ブロックから、システムグランドを基準とする低側制御ブロックに信号を送る。本発明の教示に従った例は、検出された異常を符号化し、高側制御ブロックから低側制御ブロックへの符号化された通信を伝達し、システムグランドを基準とするシステム制御装置内で通信を復号する有効な工程を提供する。本発明の教示に従ったこの一体化された解決策は、同じ基準ノード（例えば、システムグランド）を基準としない制御ブロックを使用する任意の用途に使用され得る。本開示における例示的な回路および説明は、本発明の幅広い用途に対する限定とみなされてはならない。ハーフブリッジインバーターモジュール内の実装例に対して説明される特定の例は、より寸法の大きな、よりコストの高い知られた解決策と比較して、ピン数および外部回路部品を減らし得る。
【００１８】
本開示の例示的な図において、システム制御装置は、マイクロ制御装置μＣとして説明される場合であっても、デジタル信号プロセッサ（ＤＳＰ：ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）制御装置またはマイクロプロセッサなどの他の選択肢が、本発明の教示に従って、異なる用途において適用可能であり得ることがさらに理解される。
【００１９】
高側制御ブロックまたはドライバから低側制御ブロックへのまたはドライブへの高効率の通信は、浮遊を基準とする高側ドライバにより情報が集められること、および、浮遊を基準とする高側ドライバから、グランド電位を基準とする低側制御ブロックまたはドライバに送信されることを可能にする。このインターフェースが存在することにより、追加的な一体化されたシステムレベル保護機能が可能であり、これがさらに、本発明の教示に従った、インバーターベースのモータードライブにおける全体的なコストを下げる。
【００２０】
例えば、デバイスレベルおよびシステムレベル保護機能は、モーター短絡に対する保護のための高側ＭＯＳＦＥＴの瞬間ドレイン電流を監視することにより、浮遊高側ドライバにより、監視され得る。高側デバイスと低側デバイスとの両方が同じダイ装着パドルを共有するので、高側浮遊ドライバを通して低側ＭＯＳＦＥＴの接合部温度を監視することが可能である。高側から低側への通信は、さらに、高側ドライバが完全に動作可能であり、異常が検出されないとき、肯定信号を送信するために使用され得る。定常動作において、低側（ＬＳ：ｌｏｗ−ｓｉｄｅ）から高側（ＨＳ：ｈｉｇｈ−ｓｉｄｅ）制御への通信は、通常、ＨＳ  ＭＯＳＦＥＴをオンおよびオフに切り替えるために必要とされる。ＬＳドライバは、ＨＳ  ＭＯＳＦＥＴをオンまたはオフに切り替えるために、各スイッチングサイクルにおいて１つのパルスをＨＳドライバに送信する。高側制御が異常を検出した場合、高側制御が、低側制御に異常の種類を通信する。これは、低側制御が、ハーフブリッジインバーターモジュールの異常端子出力を通して、システム制御装置（例えば、マイクロ制御装置μＣ）に対して、異常をフラグすることを可能にする。
【００２１】
説明のために、図１Ａは、本発明の教示に従った、例えば、２相または３相モーターなどの、多相モーターを駆動するための、ＨＶバスに個々に結合された、および単一のシステム制御装置により制御される３つのハーフブリッジインバーターモジュールを含む多相モーター駆動システムのシステムレベルブロックの実装例を示す。図１Ａに示されるように、各ハーフブリッジインバーターモジュールの各スイッチングブロックは、ＨＶバス１０４とグランド１０１との間に結合された低側スイッチに直列な高側スイッチを含む。ハーフブリッジインバーターモジュール１１０内の中点端子ＨＢ１  １１６、ハーフブリッジインバーターモジュール１２０内のＨＢ２  １２６、およびハーフブリッジインバーターモジュール１３０内のＨＢ３  １３６は、各ハーフブリッジインバーターモジュール１１０、１２０、および１３０のそれぞれの高側スイッチと低側スイッチとの間に結合され、多相モーター１９０のそれぞれの相端子Ａ１９１、Ｂ１９２、およびＣ１９３に結合された、制御されたＡＣ電圧を生成するように結合される。
【００２２】
高側制御ブロックまたはドライバから低側制御ブロックまたはドライバへの高効率の通信は、浮遊高側制御ブロックまたはドライバにより集められた情報が、グランド電位を基準とする低側制御ブロックまたはドライバに送信されることを可能にする。示されるように、各ハーフブリッジインバーターモジュール１１０、１２０、および１３０内における高側および低側制御ブロックは、互いに対する通信リンク１１３、１２３、および１３３を含む。このインターフェースが存在することで、追加的な一体化されたシステムレベル保護機能が可能であり、これが、さらに、本発明の教示に従った、インバーターベースのモータードライブの全体的なコストを下げる。
【００２３】
浮遊高側ドライバにより監視され、高側および低側制御ブロックまたはドライバの間におけるリンクを通して通信されるデバイスレベルおよびシステムレベル保護機能は、（１）モーター短絡に対する保護のために高側ＭＯＳＦＥＴの瞬間ドレイン電流を監視することと、（２）ＨＳデバイスとＬＳデバイスとの両方が同じヒートシンクパッド（ダイ装着パドル）共有するので可能な、高側浮遊ドライバを通して低側ＬＳ  ＭＯＳＦＥＴの接合部温度を監視することと、（３）ＨＳドライバが完全に動作可能で、異常が検出されないときに、肯定信号を送信することと、を含み得る。
【００２４】
一例において、浮遊高側制御ブロックまたはドライバ内において監視または検出され、低側グランドを基準とする制御ブロックまたはドライバに通信される異常およびステータス情報は、低側制御ブロックにより直接監視または検出され得、次に、多異常グループ内のデバイスおよび／またはシステム制御装置間において単線異常通信バスを通して通信される。
【００２５】
図１Ａに示されるように、ハーフブリッジインバーターモジュール１１０は、ＬＳスイッチＱ１１  １１７とＨＳスイッチＱ１２  １１８とを含むスイッチング構成１１５を含む。ハーフブリッジインバーターモジュール１２０は、ＬＳスイッチＱ２１  １２７とＨＳスイッチＱ２２  １２８とを含むスイッチング構成１２５を含む。ハーフブリッジインバーターモジュール１３０は、ＬＳスイッチＱ３１  １３７とＨＳスイッチＱ３２  １３８とを含むスイッチング構成１３５を含む。ハーフブリッジインバーターモジュール１１０内におけるＬＳ制御ブロック１１１とＨＳ制御ブロック１１２と、ハーフブリッジインバーターモジュール１２０内におけるＬＳ制御ブロック１２１とＨＳ制御ブロック１２２と、ハーフブリッジインバーターモジュール１３０内におけるＬＳ制御ブロック１３１とＨＳ制御ブロック１３２とが、対応するＬＳ／ＨＳスイッチを動作させる。モジュール１１０、１２０および１３０に結合された制御信号１１４、１２４、および１３４は、制御装置μＣ１５０と、フィードバックおよび機能情報を通信する。ハーフブリッジインバーターモジュール１１０、１２０、および１３０におけるＦａｕｌｔ端子（異常端子）１１９、１２９、および１３９が、それぞれ、単線異常バス１４０を通して、システム制御装置μＣ１５０に異常およびステータス報告情報を通信する。各ハーフブリッジインバーターモジュールに追加的な端末が存在し得ることが理解され、そのうちのいくつかが、図２においてさらに詳細に図示および説明される。
【００２６】
図１Ｂは、モーター巻線とシャーシとの間における例示的な短絡異常を示し、このことが、高側制御ブロックまたはドライバにより検出される、高側スイッチを通る短絡電流を引き起こし得る。このような異常は、高側から低側への制御ブロックまたはドライバ通信（すなわち、異常報告）が、適切な保護処理のために、ＬＳ制御Ｆａｕｌｔ端子から「異常通信バス」を通して、システムμＣに送信されることを必要とする。
【００２７】
図１Ｂにおいて、発電機１６０の三相Ｇ１  １６１、Ｇ２  １６２、およびＧ３  １６３は、フィルタコンポーネント、キャパシタンスＣＦ１７７、および抵抗器１７８をまたいで、３相整流モジュール１７０を通して高電圧ＨＶバス１０４上にＤＣ電圧ＶＤＣ１０５を生成する。３相整流モジュール１７０は、６つの整流器ダイオード１７１、１７２、１７３、１７４、１７５、および１７６を含む。グランド１０１を基準とする三相インバーター１８０にかかるＤＣ電圧ＶＤＣ１０５は、制御された速度およびトルクでの所望の機能のために、三相モータードライブ１９０（例えば、ＢＬＤＣモーター）の三相端子Ａ１９１、Ｂ１９２、およびＣ１９３において、調節された振幅および制御された周波数で三相ＡＣ電圧を生成する。図１Ａで説明されるように、三相インバーター１８０は、スイッチャーモジュール１１０、１２０、および１３０を含み、各々が、図１Ａにおける説明と同様の参照符号を付した、高側ＨＳスイッチおよび低側ＬＳスイッチとハーフブリッジ中点とを含み、モータードライブ１９０に三相の反転された電圧を印加する。
【００２８】
一般的な異常事象であり、モータードライブ１９０内において１つの相巻線Ａ１９１から接地されたシャーシまで、象徴的なスパークの太線１９５により図１Ｂに示されるスパークまたは短絡異常が発生した場合、短絡異常電流の経路は、太い一点鎖線により示される。モータードライブのシャーシは、通常、安全なグランドに（例えば、埋設された金属パイプラインまたはグランド井戸に）結合される。図１Ｂにおいて、シャーシ短絡した巻線（例えば、Ａ１９１）に基づいて、および、導通発電機相（例えば、Ｇ１  １６１）に基づいて、異常電流路は、異常なモーター巻線１９１から、接地されたシャーシ１９９Ｍを通って、発電機１６０の共通グランド１９９Ｇまでグランド経路１９６を通って、導通発電機相Ｇ１  １６１まで、および整流器ダイオード１７１まで示される。異常電流は、次に、高側スイッチＱ１２  １１８とスイッチャーモジュール１１０のハーフブリッジ中点ＨＢ１  １１６とを通り、最終的に、異常電流がモータードライブ１９０の異常な巻線相Ａ１９１に戻って閉じる。
【００２９】
このような異常事象において観測され得るように、異常電流は、高側スイッチのうちのいずれかを通してのみ伝達され、閉じられ得、適切な保護のために低側制御およびμＣには観測不能であり、このことが、致命的な損傷および安全上の危険をもたらし得る。知られた解決策におけるこのような高側過電流異常は、典型的には、複雑な回路によってのみ、または、外部電流検出抵抗器によってのみ検出され得、その結果、回路基板に追加的なコストおよび空間が必要とされることをもたらす。
【００３０】
本発明の教示に従った例において、異常およびステータスの更新のための高側から低側への制御通信は、モータードライブ産業におけるハーフブリッジインバーターモジュールの信頼性の高い動作／機能のための、費用効果の高い方法および実装例を提供する。本発明の教示に従った例は、設計基板のコストおよび寸法を節約するが、他の代替的な知られた解決策では、ＨＳスイッチおよび制御ブロックにおける異常を検出し、ＨＳスイッチおよび制御ブロックの異常から保護するために複数の外部コンポーネントを必要とする。
【００３１】
図２は、本発明の教示に従った、ハーフブリッジインバーターモジュール、スイッチング、および制御ブロック、ならびに、それらの関係する信号のより詳細な例を描いた図である。図１Ａおよび図１Ｂに示す簡略化されたバージョンにおいて、ハーフブリッジインバーターモジュールの詳細は、本発明の教示が理解しにくくならないように図示されていない。図１Ａおよび図１Ｂにおけるハーフブリッジインバーターモジュールは、本発明の教示に基づいて、後述のように図２と同様な詳細な構造をもち得ることが理解される。
【００３２】
図２の例に示されるように、ハーフブリッジインバーターモジュール２００は、直列結合された低側ＭＯＳＦＥＴスイッチＱ１  ２１７と高側ＭＯＳＦＥＴスイッチＱ２  ２１８とを含む。高側Ｄｒａｉｎ−Ｈ２０５は、ＨＶバス（例えば、図１Ａおよび図１ＢにおけるＨＶバス１０４）に結合され得る。低側ソースＬ２０２は、システムグランド２０１に結合される。ハーフブリッジ中点２１６は、モータードライブの１つの相端子（例えば、図１Ａまたは図１Ｂに示すモーター１９０のＡ１９１、Ｂ１９２、またはＣ１９３）に結合され得る。一例において、スイッチＱ１  ２１７およびスイッチＱ２  ２１８は、それぞれ、検出ＦＥＴ端子２７２および２８２を通した電流検出を含み得る。
【００３３】
ＭＯＳＦＥＴスイッチＱ１  ２１７は、ゲートドライバ２７１に結合され、低側ＬＳ制御および通信ブロック２１１からゲーティング信号を受信する。ＭＯＳＦＥＴスイッチＱ２  ２１８は、ゲートドライバ２８２に結合され、高側ＨＳ制御ブロック２１２からゲーティング信号を受信する。低側スイッチ２１７および高側スイッチ２１８のための同期されたオン切り替え（すなわち、ゲーティング）信号は、重複しないスイッチングを提供し、このことが、オン切り替えパルス間の適切な無駄時間をともなう突き抜けを防ぐ。制御ブロック間における通信リンク２１３を通して通信または伝達される、ＬＳ制御２１１およびＨＳ制御２１２内において検出された信号に応答して、システム制御装置μＣ１５０の内部において論理レベルゲーティング信号が生成される（例えば、図１Ａを参照）。一例において、低側論理レベルゲーティング信号ＩＮＬ２５４および高側論理レベルゲーティング信号ＩＮＨ２５５は、ＬＳ制御および通信ブロック２１１から受信された検出された電流Ｉｓｎｓ２５３に応答して、図１Ａに示すシステム制御装置１５０において算出され得る。低側ＬＳスイッチＱ１  ２１７を制御する低側論理レベルゲーティング信号ＩＮＬ２５４は、ＬＳ制御および通信ブロック２１１内において処理される。高側ＨＳスイッチＱ２  ２１８を制御するための高側論理レベルゲーティング信号ＩＮＨ２５５は、通信リンク２１３を通してＨＳ制御２１２に通信されて、高側ＨＳスイッチＱ２  ２１８のためのゲーティング信号を生成する。
【００３４】
一例において、低側スイッチＱ１  ２１７および高側スイッチＱ２  ２１８の最大電流（すなわち、電流制限値）は、それぞれ、端子ＸＬ２７５およびＸＨ２８５に結合され得る外部抵抗により規定され得る。低側スイッチおよび制御装置のための測定値および信号がシステムグランド２０１を基準とすることが理解される。しかし、高側ＨＳスイッチおよび制御ブロック２１２のためのすべての測定値および信号が、内部パッド２１４を通して、端子ＨＢ２１６に結合されたハーフブリッジ中点２１５を参照する。
【００３５】
一例においてＬＳおよびＨＳ制御ブロックは、例えば、始動中などに、電流源２７４および２８４を通して、一例において、（例えば、タップ端子から）Ｄｒａｉｎ−Ｈ２０５に結合された高側ドレインを通して自己給電され得る。通常動作中、ＬＳ制御（および通信）ブロック２１１およびＨＳ制御ブロック２１２の内部電源は、それぞれ、端子ＢＰＬ２５２およびＢＰＨ２５８を通して提供される。高側供給端子ＢＰＨ２５８は、ハーフブリッジ点ＨＢ２１６に結合されたＨＳスイッチＱ２  ２１８のソースを基準としなければならない。ＬＳスイッチＱ１  ２１７がオンに切り替えられたときは常に、中点ＨＢ２１６は、システムグランド２０１にプルダウンされる。ＬＳスイッチＱ１  ２１７がオフに切り替えられたとき、中点ＨＢ２１６が浮遊し、これは、一般的に、ブートストラップコンデンサ（図示せず）を通して中点ＨＢ２１６に結合される。
【００３６】
図示された例において、各ハーフブリッジモジュールは、それぞれのハーフブリッジモジュールを一意的に識別するために、固有の既定の状態をとるように構成された、ハーフブリッジモジュールの識別ＩＤ端子２５９において規定された信号により識別および区別される。例えば、一例において、３つのハーフブリッジモジュールが存在する。各ハーフブリッジモジュールのＩＤ端子は、従って、３状態端子であり得、ＩＤ端子は、「ロー」論理状態のうちの既定の１つに一意的に結合された（例えば、システムグランド２０１に結合された）、または、低側供給端子に結合された（例えば、ＢＰＬ２５２において論理「ハイ」に結合された）３つの状態のうちの１つをとり得るか、または、浮遊状態（例えば、「高インピーダンス」開回路状態）に留められ得る。従って、様々な例において、各ハーフブリッジモジュールから伝達された有効化信号は、従って、それぞれのハーフブリッジモジュールを一意的に識別するために、および、システム制御装置μＣが応答することを可能にするために区別され得る。例えば、図２において、モジュールハーフブリッジ２００の識別端子ＩＤ２５９は、低側供給端子ＢＰＬ２５２に結合され、これが、一例において、システムグランド２０１に容量結合され得る。低側ソース端子Ｓｏｕｒｃｅ−Ｌ２０２と、ハーフブリッジモジュール２００の信号グランド端子ＳＧｎｄ２０３とは、さらに、システムグランド２０１に結合される。
【００３７】
ハーフブリッジモジュール２００のシステム監視端子ＳＭ２５７は、抵抗器を通してＨＶバス（例えば、図１Ａおよび図１ＢにおけるＨＶバス１０４）に結合され得る。ハーフブリッジ中点端子ＨＢ２１６は、多相モーターの相端子（例えば、図１Ａおよび図１Ｂにおけるモータードライブ１９０のＡ１９１、Ｂ１９２、またはＣ１９３）のうちの１つに結合され得る。一例におけるモータードライブは、例えば、電化製品、電力式工具などに含まれるブラシレス３相モーターであり得る。ハーフブリッジモジュール２００において、ＢＰＨ２５８端子は、高側ＨＳ制御ブロック２１２に供給端子として結合され得、ＢＰＬ２５２端子は、低側ＬＳ制御２１１に供給端子として結合され得る。
【００３８】
（例えば、検出ＦＥＴを通して検出されるような）低側ＬＳおよび高側ＨＳスイッチの瞬間的な検出された電流は、低側ＬＳ制御および通信ブロック２１１内で処理されて、単一のピン／端子Ｉｓｎｓ２５３において電流源２５１として示される検出された電流信号を提供する。抵抗器における電流信号は、図１Ａに示すシステム制御装置１５０内での処理のために電圧信号を生成し得る。一例において、ＨＳスイッチにおける任意の過電流異常は、ＬＳスイッチがオンに切り替えられる次のスイッチングサイクル中にのみ、通信リンク２１３を通してＬＳ制御および通信ブロック２１１に報告される。従って、高側および低側の瞬間的な検出された電流または過電流異常は、同時に報告されることが不可能であり、従って、本発明の教示に従って、ＨＳスイッチとＬＳスイッチとにおける両方の電流事象をμＣに報告するために、単一のピンまたは端子Ｉｓｎｓ１  ２５３のみが必要とされる。
【００３９】
高側ドライバが異常を検出した場合、高側ドライバが、低側ドライバに異常の種類を通信し、このことが、続いて、Ｆａｕｌｔ出力端子２５６および単線異常バス１４０（例えば、図１Ａを参照）を通して、システム制御装置に対して低側ドライバが異常をフラグすることを可能にする。浮遊高側制御２１２からグランドを基準とする低側制御２１１への通信は、振幅の変化する単一電流パルスを使用し、これは、一例において、異なる異常を符号化および表現するために使用され得る。通信される異常の優先度リストは、以下で表１に示され、ＨＳ制御からＬＳ制御への異常通信のための符号化／復号回路ブロックの一実装例が、図３に示される。一例において、通信は、送信される情報をＬＳドライバが復号（解読）するために必要な時間を最小化するために、電流パルスの振幅を変化させることにより符号化される。
【００４０】
一例において、各ハーフブリッジモジュールへの、および各ハーフブリッジモジュールからの制御信号は、システム制御装置μＣ１５０に結合される（例えば、図１Ａを参照；他の例において、マイクロ制御装置以外の異なる制御ブロックが使用され得る）。一例において、低側制御ブロック２１１により、または高側制御ブロック２１２により検出されて、次に、通信リンク２１３を通して低側制御ブロック２１１に通信された異常信号は、ハーフブリッジモジュール２００のＦａｕｌｔ端子２５６を通して、単線異常通信バスに結合され、これがさらに、システム制御装置μＣ１５０に結合される（例えば、図１Ａを参照）。
【００４１】
一例において、Ｆａｕｌｔ端子２５６は、過電圧異常警告、マルチレベル不足電圧異常警告、デバイスまたはシステムレベル高温異常警告、および／または、高側または低側スイッチにおける停止および過電流異常警告のうちの任意の１つを通信し得る。本例において、異常警告は、複数ビット異常ワードを通して符号化することにより、単線異常バス（図示せず）を通してシステム制御装置μＣ１５０に報告されるように結合され、このことが、システム制御装置（または、使用される任意の他の制御ブロック）における制御パラメータの変化、ラッチ、または停止をもたらし得る。加えて、システム制御装置は、さらに、ステータス要求更新を相互に通信するか、または、異常バスを通してアンラッチコマンドを、および制御信号を送信し得る。
【００４２】
定常動作は、ＨＳ  ＭＯＳＦＥＴをオンおよびオフに切り替えるために、低側から高側ドライバへの通信を必要とする。ＬＳドライバは、ＨＳ  ＭＯＳＦＥＴをオンまたはオフに切り替えるために、ＨＳドライバに対して、各スイッチングサイクルにおいて１つのパルスを送信する。高側ドライバが異常を検出した場合に、高側ドライバは、低側ドライバに異常の種類を通信する。これは、低側ドライバが、異常バスに結合されたＦａｕｌｔ端子を通してシステム制御装置μＣに対して異常をフラグすることを可能にする。図２に示される例に示されるように、高側制御ブロック２１２と低側制御および通信ブロック２１１との間に３つのリンク２１３が存在する。一例において、第１のリンクは、ＨＳ  ＭＯＳＦＥＴにオン切り替えを指示するために、高側ドライバにオン切り替えパルスを伝達するように機能し、第２のリンクは、ＨＳ  ＭＯＳＦＥＴをオフに切り替えるために、高側ドライバにオフ切り替えパルスを伝達するためのものであり、第３のリンクは、各スイッチングサイクルにおける高側の検出された異常またはステータス更新を報告するための、高側制御ブロックと低側制御ブロックとの間における単線通信リンクとして機能するための専用とされる。
【００４３】
以下の表１は、通信される情報の種類と、高側の検出された異常のうちのいくつかの例を、高側制御ブロック２１２から低側制御ブロック２１１に通信されるそれらの優先度順に列記する。第１の列におけるソートされた優先度順は、システム機能に対する危険性に基づく。通信される異常または情報が、第２の列に列記される。各異常符号化に帰属する電流パルス振幅の例が、第３の列に示される。第４の列は、異常の位置および情報を規定する。対象範囲外である電源電圧のエラーまたは異常は、高側ＨＳ制御ブロックから低側ＬＳ制御ブロックへのすべての通信が停止または阻止されるので、最高優先度をもたなければならないことが理解される。
【表１】
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【００４４】
上述のように、ＨＳ制御ブロック２１２から通信される異常および情報は、それらの優先度または危険性の順に表１に列記される。ＨＳ制御ブロック２１２が２つの異常を同時に検出した場合、ＨＳ制御ブロック２１２は、ＬＳ  ＭＯＳＦＥＴ２１７が次にオンに切り替えられたときに、ＬＳ制御ブロック２１１に、より高い優先度をもつ異常を通信する。
【００４５】
一例において、通信工程は、単一電流パルスを使用し、単一電流パルスの振幅が、異常の種類を符号化する。一例において、図３に示す複数電流源ブロック３２０とともに以下で説明されるように、異常の種類を符号化する振幅をもつこのような電流パルスを提供するために、複数の電流源が使用され得る。この単一電流パルスは、通信時間ｔＣＯＭを最小化し、これは、一例において、送信される情報を解読または復号するためにＬＳ制御ブロック２１１により必要とされる、２５０ｎｓという最大値である。
【００４６】
肯定パルスは、異常が検出されなかったことを示す。（例えば、図２に示す端子ＢＰＨ２５８における）高側電源電圧ＶＢＰＨと内部電源レール（例えば、５Ｖレール）とが対象範囲内であり、開回路／短絡異常がＸＨ端子２８５上に現れないとき、ＬＳ  ＭＯＳＦＥＴ２１７がオンに切り替えられるたびに、肯定パルス（例えば、２５μＡ電流パルス）が、ＨＳ制御ブロック２１２によりＬＳ制御ブロック２１１に送信される。これは、ＨＳからＬＳへの通信が適切に動作していることを、ＬＳ制御ブロック２１１が検証することを可能にする。肯定パルスは、さらに、適切な電源投入シーケンスの後に、ＨＳ制御ブロック２１２により送信される。
【００４７】
ＬＳ  ＭＯＳＦＥＴ２１７がオンに切り替えられ、低側ＭＯＳＦＥＴゲート電圧ＶＧＳＬが規定のゲート閾値ＶＧＳＣＯＭ（ＴＨ）（例えば、図４に示すＶＧＳＣＯＭ（ＴＨ）４３８を参照）に達した後、ＬＳ制御ブロック２１１が肯定信号またはパルスを受信しない場合、それは、ＬＳ制御ブロック２１１がパルスを受信するまで、または、システム制御装置μＣ１５０からのＬＳ  ＭＯＳＦＥＴ２１７に対する低側ゲーティング信号ＩＮＬ（例えば、図２に示す端子ＩＮＬ２５４からの図４に示すＩＮＬ４２０を参照）の立ち下がりエッジが発生し、ＬＳ  ＭＯＳＦＥＴ２１７が再度オフに切り替えられるまで、肯定信号パルスを待つことに続く。通信パルスを受信せずに、低側ゲーティング信号ＩＮＬ４２０の立ち下がりエッジが発生した場合、デバイスは、「ＦＡＵＬＴ」出力端子を通してシステムに、ＨＳ制御ブロックまたはドライバ異常を報告する。デバイスは、異常が発生したとき、一度だけ、ＨＳ制御ブロックまたはドライバ異常の形態で、ＨＳからＬＳへの通信異常を報告する。異常が解消したら、それが、ＨＳ制御異常が解消されたことを示すステータス更新を、異常端子を通して送信する。
【００４８】
通信は、ＬＳ  ＭＯＳＦＥＴチャネルがオンに切り替えられるたびに発生し、このことは、ＬＳ  ＭＯＳＦＥＴドレインであるＨＢ点が、Ｓｏｕｒｃｅ−Ｌ端子に結合された低側ＭＯＳＦＥＴソース電位レベルまで低く引き下げられた後、低側ゲーティング信号ＩＮＬが高いことにより示され得る。ＬＳ  ＭＯＳＦＥＴが完全にオンに切り替えられることを保証するために、ＬＳ制御ブロックがゲート対ソース電圧ＶＧＳを監視し、それが閾値に達したら、ＨＳからＬＳへの通信を開始する。
【００４９】
図３は、本発明の教示に従った、高側の検出された異常または肯定／ステータスの更新を符号化および復号するための個々の電流源の一実装例を示す。この例は限定ではなく、高側制御を通して検出された異常を符号化または復号するために、異なる数のスイッチング電流源または電圧源を組み合わせることにより、本発明の教示に従った他の可能な実装例も使用され得ることが理解される。例えば、別の一例において、さらには、２つのスイッチング電流源が、最大４つの異常事象（Ｎ＝２としたときの２Ｎ個の事象）を符号化するために十分であり得るか、または、３つのスイッチング電流源の組み合わせが、最大８つの異なる異常事象（Ｎ＝３としたときの２Ｎ個の事象）を区別し得る。しかし、図３に示される例において、直列スイッチをともなう個々の電流源の各々が、高側ＨＳ制御ブロック２１２における４つの検出可能な異常のうちの１つを表す。
【００５０】
図３に示される例に示されるように、第１の複数電流源ブロック３２０は、独立した、一例において２００μＡに等しい電流源ＩＳ１  ３２２と、一例において１００μＡに等しいＩＳ２  ３２４と、一例において５０μＡに等しいＩＳ３  ３２６と、一例において２５μＡに等しいＩＳ４  ３２８とを含む。本例において、電流源ＩＳ１  ３２２、ＩＳ２  ３２４、ＩＳ３  ３２６、およびＩＳ４  ３２８は、高側供給端子ＢＰＨ３０４に結合され、高側供給端子ＢＰＨ３０４から供給される。複数スイッチブロック３３０は、スイッチングデバイスＳＳ１  ３３２、ＳＳ２  ３３４、ＳＳ３  ３３６、およびＳＳ４  ３３８を含み、これらは、高側ＨＳ制御ステータス論理ブロック３１０を通して制御され、それぞれ、電流源ＩＳ１  ３２２、ＩＳ２  ３２４、ＩＳ３  ３２６、およびＩＳ４  ３２８に直列に結合される。高側ＨＳ制御ステータス論理ブロック３１０は、端子ＨＢ３０３におけるハーフブリッジノードを基準として、高側供給端子ＢＰＨ３０４から電源電圧を受信する。
【００５１】
一例において２５０ｎｓの最大値をもつ、以下で図４に示されるような時間間隔ｔｃｏｍをもつ、ＬＳ制御ブロック２１１が送信される情報を解読／復号するために必要な時間を最小化するために、通信は、個々の電流源ＩＳ１  ３２２、ＩＳ２  ３２４、ＩＳ３  ３２６、またはＩＳ４  ３２８のうちの１つを通して、単一値の電流パルスの振幅を変化させるか、または調節することにより符号化される。
【００５２】
符号化された高側異常または更新情報は、一例において、異常の種類により変えられ得る、振幅を調節された電流パルス３８４により、通信スイッチモジュールＳｃｏｍ３８０および単線リンク３８３を通して低側制御ブロックに伝達される。通信スイッチモジュールＳｃｏｍ３８０は、低電圧ＬＶスイッチ３８０Ｂ（例えば、ＭＯＳＦＥＴスイッチ）と直列に結合された高電圧ＨＶ  ＪＦＥＴスイッチ３８０Ａを含むことが理解される。ＪＦＥＴスイッチ３８０Ａの制御端子３８１は、ＬＶスイッチ３８０Ｂの低電位端子３８２（例えば、ＬＶ  ＭＯＳＦＥＴのソース端子）に結合される。従って、ＬＶスイッチ３８０Ｂの導通期間またはオン期間中、ＪＦＥＴスイッチ３８０Ａがオン状態に留まり、ＬＶスイッチ３８０Ｂがオフ状態になったとき、ＨＶ  ＪＦＥＴスイッチ３８０Ａがオフに切り替わり、高バス電圧の大部分をバッファまたは引き下げて、ＬＶスイッチ３８０Ｂにおけるオフ電圧を軽減する。
【００５３】
ステータス復号器ブロック３４０は、システムグランド３０１を基準として、低側供給端子ＢＰＬ３０２から電源電圧を受信し、各スイッチングサイクルにおいて、制御信号３４５を通して、通信スイッチＳｃｏｍ３８０のオン切り替えを指示して、ＨＳ異常またはステータス更新の符号化された信号を入手する。符号化された情報は、複数電流源ブロック３５０と第２の複数スイッチブロック３６０とを通して、ステータス復号器ブロック３４０に伝達される。
【００５４】
単線通信リンク３８３上の単一の通信スイッチＳｃｏｍ３８０は、電流のミラーリングのために、符号化された電流パルスを第２の複数のスイッチブロック３６０に結合し、第２の複数スイッチブロック３６０は、ダイオード接続されたＮＭＯＳ３６１と、第２の複数電流源ブロック３５０に対して直列なＮＭＯＳスイッチ３６２、３６４、３６６、および３６８とを含み、第２の複数電流源ブロック３５０は、同じシーケンスの個別の、一例において２００μＡに等しい電流源Ｉ’Ｓ１  ３５２と、一例において１００μＡに等しいＩ’Ｓ２  ３２４と、一例において５０μＡに等しいＩ’Ｓ３  ３２６と、一例において２５μＡに等しいＩ’Ｓ４  ３２８とを含み、これらは、低側供給端子ＢＰＬ３０２を通して供給される。第２の複数スイッチブロック３６０内のＮＭＯＳスイッチ３６２、３６３、および３６４は、ダイオード接続されたＮＭＯＳ３６１と同じゲーティング信号を通してゲート制御され、第１の複数スイッチブロック３３０内における有効化されたスイッチ、および、複数電流源ブロック３２０内における直列導通電流源から、リンク３８３および通信スイッチＳｃｏｍ３８０を通して伝達された電流３８４をミラーするために、ＮＭＯＳトランジスタ３６１、３６２、３６３、および３６４のチャネル寸法が同じである。
【００５５】
ミラーされた電流より小さな値をもつ、複数電流源ブロック３５０内におけるそれらの電流源は、電源電圧ＢＰＬ３０２までプルアップされて、複数バッファブロック３７０内におけるバッファ（バッファ３７１、３７２、３７３、および／または３７４）の関係する入力をプルアップし、ステータス復号器ブロック３４０（入力３４１、３４２、３４３、および／または３４４）の関係する入力におけるロー信号を生成する。その一方で、ミラーされた電流より高い複数電流源ブロック３５０内における電流源は、グランド端子ＳＧｎｄ３０１に導通し得る。従って、グランドＳＧｎｄ３０１まで低く引き下げられた、複数バッファブロック３７０内におけるバッファ（バッファ３７１、３７２、３７３、および／または３７４）の関係する入力は、ステータス復号器ブロック３４０の関係する入力（入力３４１、３４２、３４３、および／または３４４）においてハイ信号を生成する。複数バッファブロック３７０内におけるバッファからステータス復号器ブロック３４０の対応する端子への論理２値信号の組み合わせは、高側ＨＳ異常事象の通信されるデータを解読／復号するために使用されることが理解される。一例における復号されたデジタルデータ出力３８０は、低側ＬＳ制御ブロック（例えば、図２に示すＬＳ制御および通信ブロック２１１）を通して、および、Ｆａｕｌｔ端子（例えば、図２に示すＦａｕｌｔ端子２５６）を介してシステム制御装置に伝達されて、適切な保護を生成する。
【００５６】
図２における通信される情報の数字による符号を参照すると、表１に列記されたＨＳ制御ブロック２１２内におけるステータス更新および検出された異常は、それらの優先度順に列記される。ＨＳ制御２１２により２つの異常が同時に検出された場合、より高い優先度をもつ異常が、ＬＳ  ＭＯＳＦＥＴ２１７が次にオンに切り替えられたときに、ＬＳ制御２１１に通信される。上記の表１の行５における肯定パルスは、異常が検出されなかったことを示し、従って、高側スイッチングデバイスおよび高側制御ブロックの適切な機能状態または動作を示す。言い換えると、相電圧ＶａＰＨおよび内部電源レール（例えば、５Ｖ）は、対象範囲内であり、ＸＨ端子２８５に開回路も短絡異常も存在しない。ＬＳ  ＭＯＳＦＥＴ２１７がオンに切り替えられるたびに、ＨＳ制御２１２によりＬＳ制御２１１に肯定パルスが送信される。これは、ＨＳからＬＳへの通信インターフェースが適切に動作していることを、ＬＳ制御２１１が検証することを可能にする。適切な電源投入シーケンスの後、肯定パルスが、さらに、ＨＳ制御２１２により送信され得る。ＬＳ  ＭＯＳＦＥＴ２１７がオンに切り替えられたときに、肯定パルスが受信されなかった場合、ＨＳからＬＳへの通信欠如異常が、（図２に示されるように）Ｆａｕｌｔ出力２５６（または、図１Ａに示されるような端子１１９、１２９、または１３９）を通して（図１Ａに示されるように）システム制御装置μＣ１５０に通信される。ＨＢ端子２１６に結合され、ＬＳ  ＭＯＳＦＥＴドレインに結合されたハーフブリッジ中点２１５が、システムグランド２０１（または、図３に示すシステムグランド３０１）に結合されたＳｏｕｒｃｅ−Ｌ端子２０２の電位に向けて低く引き下げられた後、（端子ＩＮＬ２５４がハイであるとき）ＬＳ  ＭＯＳＦＥＴ２１７がオンに切り替えられるたびに通信が発生する。図４のグラフに示されるように、低側ＬＳ  ＭＯＳＦＥＴ２１７の完全なオン切り替えを保証するために、低側ＬＳ制御２１１は、ＬＳ  ＭＯＳＦＥＴ２１７のゲート対ソース電圧ＶＧＳを監視し、それが閾値ＶＧＳ（ＴＨ）に達したら、ＨＳからＬＳへの通信を開始する。
【００５７】
図４は、本発明の教示に従った、始動工程と、高側ＨＳ制御から低側ＬＳ制御への通信電流パルスとを描いた例示的なタイミング図である。図４における上のグラフは、横軸の時間４１０に対する、低側スイッチ（例えば、図２に示すＱ１  ２１７）のための論理入力ゲーティング信号ＩＮＬ４２０を示す。時間ｔ１  ４０１において、低側スイッチゲーティング信号ＩＮＬ４２０は、論理ロー４２２から論理ハイ４２４に遷移される。低側スイッチ（例えば、図２に示すＱ１  ２１７）のゲート・ソース電圧ＶＧＳＬ４３０は、いくらかの伝搬遅延ｔＤＨＬ４１２をともなって、ゲーティング信号ＩＮＬ４２０に応答して、時間ｔ２  ４０２から時間ｔ３  ４０３（または、点４３２から点４３４）の間に、低レベル４３１からより高いレベル４３４まで、低側スイッチのゲート・ソース容量の充電速度に依存した傾き４３３で上昇する。時間ｔ３  ４０３（または、点４３４）において、ゲート・ソース電圧ＶＧＳＬ４３０は、低側スイッチのドレイン対ソースキャパシタンスが放電し始めてスイッチが徐々にオンに切り替わる閾値レベル（ＶＧＳ（ＴＨ）４３５）に既に達している。
【００５８】
グラフＶＨＢ４４０は、低側スイッチ（ハーフブリッジ点ＨＢ２１６に結合された、図２に示す点２１５）のドレイン電圧を示す。時間ｔ３  ４０３（点４３４）において、ゲート・ソース電圧ＶＧＳＬ４３０が、閾値ＶＧＳ（ＴＨ）４３５に既に達しており、ハーフブリッジ端子電圧ＶＨＢ４４０が、高レベル４４１から低レベル４４５まで傾き４４３で低下し、その間に、ミラーキャパシタンスとも呼ばれ得る低側スイッチのゲート・ドレイン容量が充電され、その結果、ハーフブリッジ端子電圧ＶＨＢ４４０により反映または提示される低側スイッチのドレイン電圧が低レベル４４５に低下した時間ｔ４  ４０４における点４３６まで延びた、ゲート・ソース電圧グラフＶＧＳＬ４３０上の平らなまたはプラトーエリア４３５をもたらす。
【００５９】
ゲート・ドレイン容量（すなわち、ミラーキャパシタンス）が完全に充電される時間ｔ４  ４０４から、ゲート・ソース容量は、点４３６から傾き４３７で、通信を開始するためのゲート・ソース電圧閾値ＶＧＳ．ＣＯＭ（ＴＨ）４３８である時間ｔ５  ４０５（グラフＶＧＳＬ４３０における点４３８）まで充電を続ける。ゲート・ソース電圧ＶＧＳＬ４３０は、最終値４３９までさらに上昇し得る。通信のゲート・ソース電圧閾値ＶＧＳ．ＣＯＭ（ＴＨ）４３８において、グラフＩＣＯＭ４５０におけるＨＳからＬＳへの通信電流パルスが、ＬＳ制御ブロックに符号化された情報を伝達する。図３を参照すると、符号化された情報の伝達は、リンク３８３内の電流３４８によるものであり、電流３４８は、高電圧ＪＦＥＴ３８０Ｂと低電圧スイッチ３８０Ａとからなる通信スイッチＳＣＯＭ３８０を通して、ミラーリング複数スイッチブロック３６０に伝達される。図４において、符号化された通信電流パルスＩｃｏｍ（Ｅｎｃｏｄｅ）４５５は、時間ｔ５  ４０５から時間ｔ６  ４０６まで持続期間ｔｃｏｍ４１６をもつ。通信スイッチモジュールＳＣＯＭ３８０が有効化され、スイッチ３８０Ａがオンに切り替わる時間ｔ５  ４０５において、電流パルス３８４は、ダイオード接続されたＮＭＯＳトランジスタ３６１を通して低側復号器回路に伝わり得る。時間ｔ６  ４０６において、電流パルスの比較結果は、ステータス復号器ブロック３４０を通してサンプリングおよび復号される。図３および表１において説明されるように、通信電流パルスの振幅は、ＨＳ異常／ステータスの符号化された情報を表し、これは、図３において説明されるステータス復号器３４０を通して復号される。
【００６０】
上述のように、信頼性の高いＨＳからＬＳへの通信のために、最小ＩＮＬハイ信号有効期間ｔＮＬＨ（ＣＯＭ）が、信頼性の高いＨＳからＬＳへの通信のために必要とされる。異常は、ＨＳ制御ブロック（例えば、図２に示すＨＳ制御ブロック２１２）から通信され得、一例において伝搬遅延により特定される１μｓの最小値である少なくとも所定の期間ｔＮＬＨ（ＣＯＭ）にわたって、ＩＮＬゲーティング信号が高い場合にのみ、Ｆａｕｌｔ端子（例えば、図２に示すＦａｕｌｔ端子２５６）を通して異常バスおよびシステム制御装置（例えば、図１Ａに示すシステム制御装置μＣ１５０）に報告され得る。
【００６１】
当業者は、開示される主題が異なるバージョンおよび変形例により実装され得ることを理解すると考えられる。例えば、スイッチングデバイスは、任意のディスクリート型または集積型Ｓｉ、ＳｉＣ、ＧａＮまたは他の種類の高電子移動度半導体スイッチにより実装され得る。
【００６２】
例示的な実施形態の上記の説明は、要約で説明される事項を含め、網羅的であることも、開示される形態または構造そのものへの限定であることも意図されない。本明細書において説明される主題の特定の実施形態および例は例示を目的としており、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、特定の例示的な電流、電圧、抵抗、デバイス寸法などが説明のために提示されることと、本発明の教示に従った他の実施形態および例において他の値も使用し得ることとが理解される。
【図１Ａ】
2018085916.tif 000004
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【外国語明細書】
HALF-BRIDGE INVERTER MODULES WITH ADVANCED PROTECTION THROUGH HIGH-SIDE TO LOW-SIDE CONTROL BLOCK COMMUNICATION
BACKGROUND INFORMATION
Field of the Disclosure
[0001]   The present invention generally relates to fault and status communication between a low-side control block and a high-side control block of a half bridge inverter.  More specifically the present invention relates to communication between high-side and low-side control blocks in half-bridge inverter modules that may be utilized in 2-phase or 3-phase brushless dc (BLDC) or synchronous motor drives.
Background
[0002]   Household and industrial appliances such as ventilation fans, cooling systems, refrigerators, dishwasher, washer/dryer machines, and many other white products/goods typically utilize electric motors that transfer energy from an electrical source to a mechanical load.  Electrical energy for driving the electric motors is provided through a drive system, which draws electrical energy from an electrical source (e.g., from an ac low frequency source).  The electrical energy received from the electrical source is processed through a power converter, and converted to a desired form of electrical energy that is supplied to the motor to achieve the desired mechanical output.  The desired mechanical output of the motor may be for example the speed of the motor, the torque, or the position of a motor shaft.
[0003]   Motors and their related circuitries such as motor drives represent a large portion of network loads.  The functionality, efficiency, size, and price of motor drives are challenging and competitive factors that suppliers of these products consider.  The functions of a power converter in a motor drive include providing the input electrical signals to the motor such as voltage, current, frequency, and phase for a desired mechanical output load motion (e.g., spin/force) on the motor shaft.  The power converter in one example may be an inverter transferring a dc input to an ac output of desired voltage, current, frequency, and phase.  Controller of the power converter regulates the energy flow in response to signals that are received from a sensor block.  The low power sensed signals from the motor or power converter are sent to the controller in a closed loop system by comparing the actual values to the desired values.  The controller adjusts the output in comparison of the actual values to the desired values to maintain the target output.
[0004]   Brushless dc (BLDC) motors, which are known for their higher reliability and efficiency, are becoming a popular choice in the market replacing brushed dc and ac motors. They are widely used in household appliances, such as refrigerators, air conditioners, vacuum cleaners, washers/driers, and other white goods, and power tools such as electric drills, or other electric tools.
[0005]   A BLDC motor requires a power converter, which typically includes an inverter stage of a three-phase or three single-phase modules of half-bridge switchers.  A half-bridge switcher module may include power switches and a controller inside of an integrated circuit, which provides a compact structure having a smaller size and higher efficiency.  The reliability of half-bridge switcher function and operation depends on the processing of feedback and error signals received from the sensors, and the response of the controller to regulate the desired outputs and provide an efficient protection against possible faults.
BRIEF DESCRIPTION OF THE DRAWINGS
[0006]   Non-limiting and non-exhaustive embodiments of the present invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
[0007]   FIG. 1A shows a general view of example system level blocks of three half-bridge inverter modules coupled individually to a high voltage bus and controlled by a single controller in accordance with the teachings of the present invention.
[0008]   FIG. 1B shows an example fault of a motor winding to chassis short that may cause a short circuit current through the high-side switch, which results in a high-side control to low-side control communication for protection in accordance with the teachings of the present invention.
[0009]   FIG. 2 shows an example illustrating increased detail of the switching devices and control blocks inside a half-bridge inverter module and related signals including high-side to low-side communication in accordance with the teachings of the present invention.
[0010]   FIG. 3 shows example circuitry for the coding and decoding of a high-side control to low-side control status report in accordance with the teachings of the present invention.
[0011]   FIG. 4 is a timing diagram of one example of a high-side to low-side communication current pulse signal illustrating an example of timing intervals in accordance with the teachings of the present invention.
[0012]   Corresponding reference characters indicate corresponding components throughout the several views of the drawings.  Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale.  For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention.  Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention.
DETAILED DESCRIPTION
[0013]   In the following description specific details are set forth, such as device types, voltages, component values, circuit configurations, etc., in order to provide a thorough understanding of the embodiments described.  However, persons having ordinary skill in the relevant art will appreciate that these specific details may not be needed to practice the embodiments described.  It is further appreciated that well known circuit structures and elements have not been described in detail, or have been shown in block diagram form, in order to avoid obscuring the embodiments described.
[0014]   Reference throughout this specification to "one embodiment", "an embodiment", "one example" or "an example" means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention.  Thus, appearances of the phrases "in one embodiment", "in an embodiment", "one example" or "an example" in various places throughout this specification are not necessarily all referring to the same embodiment or example.  Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or sub-combinations in one or more embodiments or examples.  Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality. In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art.
[0015]   In the context of the present application, when a transistor is in an "off state", or "off", the transistor does not substantially conduct current.  Conversely, when a transistor is in an "on state", or "on", the transistor is able to substantially conduct current.  By way of example, in one embodiment, a high-voltage transistor comprises an N-channel metal-oxide-semiconductor field-effect transistor (NMOS) with the high-voltage being supported between the first terminal, a drain, and the second terminal, a source.  The high voltage MOSFET comprises a power switch that is driven by an integrated controller circuit to regulate energy provided to a load.  For purposes of this disclosure, "ground" or "ground potential" refers to a reference voltage or potential against which all other voltages or potentials of an electronic circuit or integrated circuit (IC) are defined or measured.
[0016]   Half-bridge inverter modules are coupled to drive a multiphase motor in response to a system controller.  The switching block of each half-bridge inverter module includes a high side switch coupled to a low side switch, with a mid-point terminal between the high side switch and the low side switch coupled to a respective phase terminal of the multiphase motor.  As will be shown, examples in accordance with the teachings of the present invention provide a compact inclusive structure of the half-bridge inverter module in an interface with the system controller (e.g., microcontroller μC).  Thus, in one example, the controlled half-bridge inverter (e.g., switcher) will require less external components and reduced pin count usage in accordance with the teachings of the present invention.
[0017]   It will be appreciated that even though example figures and descriptions of the present disclosure is focus on the application of status and fault communications between high-side and low-side control blocks or drivers in a half-bridge inverter module for use in a multi-phase motor drive (e.g., BLDC motor), it should not be considered as a limitation.  As would be understood by someone skilled in art, examples in accordance with the teachings of the present invention may be utilized in any switching device/module that includes a low-side switch and control block or driver referenced to ground (e.g., the source of a low-side switch) and a high-side control block or driver that is referenced to a floating node (e.g., the source of a high-side switch).  In various examples, examples of the disclosed communication of fault and status update between the high-side and low-side control blocks or drivers provide a fast and reliable protection for a variety of applications.  It is also understood that the example load illustrated in the present disclosure could be a variety of single or multi-phase loads such as ac or dc motor drives or other suitable types of loads in accordance with the teachings of the present invention.
[0018]   As mentioned, BLDC motors are becoming increasingly popular in household appliances and power tools.  Some of the main reasons why BLDC motors are becoming increasingly popular are due to their higher efficiency and reliability, and less audible noise compared to brushed or universal motors.  BLDC motors are typically driven with 2-phase or 3-phase inverters through half-bridge switcher configurations.  High voltage (HV) BLDC motors offer better efficiency and lower cost compared to their low voltage (LV) counterparts.  The off-line motor drives typically run off of a rectified ac mains (e.g., 325 Vdc bus), or from a power factor correction (PFC) stage output (e.g., a 395 Vdc bus).
[0019]   Inverters with half-bridge switching configurations are commonly used with motor drives.  Instead of implementing a full bridge switching configuration, utilizing a half-bridge switching circuit with low-side and high-side control blocks inside one single package (e.g., a module) allows support for multiphase inverters, such 2-phase and 3-phase inverters, that provide increased layout flexibility as well as simplified thermal management for each module.  Utilization of a modular half-bridge circuit structure for a motor drive inverter may reduce overall system cost because of a variety of reasons.
[0020]   For instance, with an HV buffer (e.g., a tap terminal) on a switching device (e.g., MOSFET), a half-bridge module may fully operate self-powered without requiring an additional auxiliary supply.  In addition, a half-bridge module coupled as a multiphase inverter, such as a 2-phase or 3-phase inverter configuration, may operate with a single system controller (μC) to integrate protection features such as HV bus sensing and remote thermal sensing.  Moreover, current sensing for controlling the motor and for overcurrent fault protection may also be integrated in a half-bridge switching circuit structure (e.g., through a sense FET), which removes the need for costly external shunt resistors and associated circuitry.
[0021]   As will be discussed, an efficient method and implementation for communication of control and protection signals from a high-side control block, which is referenced to a floating point, to a low-side control block, which is referenced to system ground.  Examples in accordance with the teachings of the present invention offer an efficient process of encoding the detected faults, transferring the encoded communication from the high-side control block to the low-side control block, and decoding the communication in a system controller that is referenced to system ground.  This integrated solution in accordance with the teachings of the present invention may be utilized for any application with control blocks that are not referenced to the same reference node (e.g., system ground).  The example circuitry and description in this disclosure should not be considered as a limitation for the wide applications of this invention.  The specific example described for implementation in a half-bridge inverter module may reduce pin count and external circuit components compared to known solutions that have increased size and cost.
[0022]   It is also appreciated that even though in the example figures of the present disclosure the system controller is depicted as a microcontroller μC, other options such as a digital signal processor (DSP) controller, or microprocessor may be applicable in different applications in accordance with the teachings of the present invention.
[0023]   An efficient communication from a high-side control block or driver to a low-side control block or drive allows for information to be gathered by and transmitted from the floating referenced high-side driver to the ground potential referenced low-side control block or driver.  With this interface in place, additional integrated system level protection features are possible which in turn reduces overall cost in an inverter based motor drive in accordance with the teachings of the present invention.
[0024]   For instance, device level and system level protection features may be monitored by the floating high-side driver by monitoring the instantaneous drain current of the high-side MOSFET for protection against motor short circuit.  Monitoring the junction temperature of the low-side MOSFET through high-side float driver is possible because both the high-side and the low-side devices share the same die attach paddle.  The high-side to low-side communication may additionally be used to send an acknowledge signal when the high-side driver is fully operational and no fault is detected.  In steady state operation, communication from the low-side (LS) to the high-side (HS) control is regularly required for turning the HS MOSFET on and off. The LS driver sends one pulse each switching cycle to the HS driver for turning the HS MOSFET on or off.  In case the high-side control detects a fault, it communicates the type of fault to the low-side control. This allows the low-side control to flag the fault to the system controller (e.g., microcontroller μC) through a fault terminal output of the half-bridge inverter module.
[0025]   To illustrate, FIG. 1A shows an example implementation of system level blocks of a multiphase motor drive system including three half-bridge inverter modules coupled individually to an HV bus and controlled with a single system controller to drive a multiphase motor, such as for example a 2-phase or 3-phase motor, in accordance with the teachings of the present invention.  As shown in FIG. 1A, each switching block of each half-bridge inverter module includes a high side switch in series to a low side switch, which are coupled between HV bus 104 and ground 101. The mid-point terminals HB1 116 in half-bridge inverter module 110, HB2 126 in half-bridge inverter module 120, and HB3 136 in half-bridge inverter module 130, are coupled between the respective high side switch and low side switch of each half-bridge inverter module 110, 120, and 130, and are coupled to generate controlled ac voltages that are coupled to the respective phase terminals A 191, B 192 and C 193 of the multiphase motor 190.
[0026]   An efficient communication from the high-side control block or driver to the low-side control block or driver allows for information gathered by the floating high-side control block or driver to be transmitted to the ground potential referenced low-side control block or driver.  As shown, the high-side and low-side control blocks in each half-bridge inverter module 110, 120, and 130 have communication links 113, 123 and 133 with each other.  With this interface in place, additional integrated system level protection features are possible, which in turn reduces overall cost in an inverter based motor drive in accordance with the teachings of the present invention.
[0027]   The device level and system level protection features that are monitored by the floating high-side driver and communicated through the link between high-side and low-side control blocks or drivers may include: (1) monitoring the instantaneous drain current of the high-side MOSFET for protection against motor short circuit; (2) monitoring the junction temperature of the low-side LS MOSFET through high-side float driver which is possible because both the HS and the LS devices share the same heatsink pad (die attach paddle); and (3) sending an acknowledge signal when the HS driver is fully operational and no fault is detected.
[0028]   In one example, the fault and status information either monitored or detected in the floating high-side control block or driver and communicated to low-side ground referenced control block or driver may be directly monitored or detected by low-side control block, and are then communicated through a single-wire fault communication bus between devices and/or the system controller in multi-fault groups.
[0029]   As shown in FIG. 1A, the half-bridge inverter module 110 includes switching configuration 115, which includes LS switch Q11 117 and HS switch Q12 118).  The half-bridge inverter module 120 includes switching configuration 125, which includes LS switch Q21 127 and HS switch Q22 128.  The half-bridge inverter module 130 includes switching configuration 135, which includes LS switch Q31 137 and HS switch Q32 138).  LS and HS control blocks 111 and 112 in half-bridge inverter module 110, LS and HS control blocks 121 and 122 in half-bridge inverter module 120, and LS and HS control blocks 131 and 132 in half-bridge inverter module 130, run the corresponding LS / HS switches.  Control signals 114, 124, and 134, which are coupled to modules 110,120 and 130, communicate the feedback and function information with controller, μC 150.  Fault terminals 119, 129 and 139 on half-bridge inverter modules 110, 120 and 130, respectively, communicate fault and status report information through a single-wire fault bus 140 to the system controller, μC 150.  It is appreciated that there may be additional terminals on each half-bridge inverter module, some of which are illustrated and described in more detail in FIG. 2.
[0030]   FIG. 1B shows an example short circuit fault between a motor winding and chassis, which may cause a short circuit current through the high-side switch that is detected by the high-side control block or driver.  Such a fault requires high-side to low-side control block or driver communication (i.e., a fault report) to be transmitted from the LS control Fault terminal through the “Fault Communication Bus” to the system μC for proper protection processing.
[0031]   In FIG. 1B, three phases G1 161, G2 162, and G3 163 of the generator 160 generate dc voltage VDC 105 on high voltage HV bus 104 through a 3-phase rectifier module 170 across filter components, capacitance CF 177 and resistor 178.  The 3-phase rectifier module 170 includes six rectifier diodes 171, 172, 173, 174, 175 and 176.  The dc voltage VDC 105 across a three-phase inverter 180 in reference to ground 101 generates a three-phase ac voltage with regulated amplitude and controlled frequency on three-phase terminals A 191, B 192, and C 193 of the three-phase motor drive 190 (e.g., BLDC motor) for a desired function with controlled speed and torque.  The three-phase inverter 180 as explained in FIG. 1A includes switcher modules 110, 120, and 130 with each including high-side HS and low-side LS switches and half-bridge mid points, with similar reference numbers as described in FIG. 1A, applying the three-phase inverted voltage across motor drive 190.
[0032]    If a spark or a short circuit fault occurs, which is a common fault event and is illustrated in FIG. 1B with the symbolic spark bold line 195 from one phase winding A 191 to the grounded chassis occurs in the motor drive 190, the path of the short circuit fault current is shown with the thick dash-dot line.  The chassis of motor drives are usually coupled to a safety ground (e.g., to a buried metallic pipeline or a ground-well).  In FIG. 1B, based on the chassis shorted winding (e.g., A 191) and based on the conducting generator phase (e.g., G1 161), the fault current path is shown from faulty motor winding 191, through the grounded chassis 199M, across a ground path 196 to common ground 199G of the generator 160, to conducting generator phase G1 161, and to the rectifier diode 171.  The fault current then passes through high-side switch Q12 118 and half-bridge mid-point HB1 116 of the switcher module 110, and eventually the fault current closes back in the faulty winding phase A 191 of the motor drive 190.
[0033]   As can be observed in such the fault cases, the fault current may only be transferred and closed through any of the high-side switches, not visible to low-side control and to μC for appropriate protection, which may result in fatal damage and a safety hazard.  Such high-side over current faults in known solutions can typically only be detected by complicated circuitry, or by external current sense resistors, which consequently result in extra costs and space required on the circuit board.
[0034]   In examples in accordance with the teachings of the present invention, a high-side to low-side control communication for fault and status updates provide a cost effective method and implementation for reliable operation/functioning of the half-bridge inverter modules in motor drive industry.  Examples in accordance with the teachings of the present invention save on the cost and size of the design board, which in other alternate known solutions require multiple external components to detect and protect against faults in the HS switch and control block.
[0035]    FIG. 2 is a diagram illustrating a more detailed example of a half-bridge inverter module, switching, and control blocks and their related signals in accordance with the teachings of the present invention.  In simplified versions of FIGs. 1A and 1B, the details of half-bridge inverter modules were not shown to avoid obscuring the teachings of the present invention.  It is appreciated that the half-bridge inverter modules in FIGs. 1A and 1B may have a detailed structure similar to FIG. 2 as described below based on teachings of the present invention.
[0036]    As depicted in the example of FIG. 2, half-bridge inverter module 200 includes low-side MOSFET switch Q1 217 and high-side MOSFET switch Q2 218, which are coupled in series.  High-side Drain-H 205 may be coupled to the HV bus (e.g., HV bus 104 in FIGs. 1A and 1B).  The low-side Source-L 202 is coupled to system ground 201.  The half-bridge mid-point 216 may be coupled to one phase terminal of the motor drive (e.g., either A 191, B 192, or C 193 of motor 190 in FIG. 1A or 1B).  In one example, switch Q1 217 and switch Q2 218 may include current sensing through sense FET terminals 272 and 282, respectively. 
[0037]   MOSFET switch Q1 217 is coupled to gate driver 271 and receives gating signals from low-side LS control and communication block 211.  MOSFET switch Q2 218 is coupled to gate driver 282 and receives gating signals from high-side HS control block 212.  The synchronized turn-on (i.e., gating) signals for low-side switch 217 and high-side switch 218 provide non-overlapped switching, which prevent a shoot-through with appropriate dead time between turn-on pulses.  The logic level gating signals are generated inside the system controller μC 150 (see, e.g., FIG. 1A) in response to the sensed signals in LS control 211 and HS control 212, which are communicated or transferred through communication links 213 between control blocks.  In one example, low side logic level gating signal INL 254 and high side logic level gating signal INH 255 may be calculated in system controller 150 of FIG. 1A in response to the received sensed current Isns 253 from LS control and communication block 211.  The low-side logic level gating signal INL 254, which controls low-side LS switch Q1 217, is processed in LS control and communication block 211.  The high side logic level gating signal INH 255 for controlling the high-side HS switch Q2, 218 is communicated through communication links 213 to the HS control 212 to generate gating signal for the high-side HS switch Q2, 218.
[0038]   In one example, the maximum current (i.e., current limit) of the low-side switch Q1 217 and high-side switch Q2 218 may be defined by external resistors, which may be coupled to terminals XL 275 and XH 285, respectively.  It is appreciated that the measurements and signals for the low-side switch and controller are referenced to system ground 201.  However, all the measurements and signals for the high-side HS switch and control block 212 are referenced through internal pad 214 to the half-bridge mid-point 215, which is coupled to terminal HB 216.
[0039]   In one example the LS and HS control blocks could be self-supplied, such as for example during startup, through current supplies 274 and 284, which in one example are through the high-side drain coupled to Drain-H 205 (e.g., from a tap terminal).  During normal operation, the internal supplies of the LS control (and communication) block 211 and HS control block 212 are provided through terminals BPL 252 and BPH 258 respectively.  The high-side supply terminal BPH 258 should be referenced to the source of HS switch Q2 218, which is coupled to half-bridge point HB 216.  Whenever the LS switch Q1 217 turns on, the mid-point HB 216 is pulled down to the system ground 201.  When LS switch Q1 217 turns off, the mid-point HB 216 will float, which as a common practice is coupled to the mid-point HB 216 through a boot-strap capacitor (not shown). 
[0040]   In the depicted example, each half-bridge module is identified and differentiated by a defined signal at its identification ID terminal 259, that is configured to be in a unique predefined state to uniquely identify the respective half-bridge module.  For instance, in one example, there are three half-bridge modules.  The ID terminal of each half-bridge module may therefore be a three-state terminal, and the ID terminal may be in one of the three states uniquely coupled to a predefined one of a "low" logic state (e.g., coupled to system ground 201), or coupled to the low-side supply terminal (e.g., coupled to logic "high" at BPL 252), or may be left floating (e.g., in a "high impedance" open circuit state).  As such, in various examples, enable signals transferred from each half-bridge module can therefore be differentiated to uniquely identify the respective half-bridge module, and allow the system controller μC to respond.  For instance, in FIG. 2 the identification terminal ID 259 of the module half-bridge 200 is coupled to low-side supply terminal BPL 252, which in one example may be capacitively coupled to the system ground 201.  The low-side source, terminal Source-L 202 and signal ground terminal SGnd 203 of the half-bridge module 200 would also be coupled to the system ground 201. 
[0041]   The system monitor terminal SM 257 of the half-bridge module 200 may be coupled through a resistor to the HV bus (e.g., HV bus 104 in FIGs. 1A and 1B).  The half-bridge mid-point terminal HB 216 may be coupled to one of the phase terminals of a multiphase motor (e.g., A 191, B 192, or C 193 of motor drive 190 in FIGs. 1A and 1B).  The motor drive in one example may be a brushless 3-phase motor included in for example an electric appliance, power tool, or the like.  In the half-bridge module 200, the BPH 258 terminal may be coupled as a supply terminal to the high-side HS control block 212, and BPL 252 terminal may be coupled as a supply terminal to the low-side LS control 211. 
[0042]   The instantaneous sensed currents of the low-side LS and high-side HS switches (e.g., as sensed through the sense FET) are processed in the low-side LS control and communication block 211 to provide the sensed current signal illustrated as current supply 251 on a single-pin /terminal Isns 253.  The current signal across a resistor may generate a voltage signal for process in system controller 150 of FIG. 1A.  In one example, any over current fault in the HS switch is reported to the LS control and communication block 211 through communication links 213 only during the next switching cycle that LS switch is turned on.  Thus, high-side and low-side instantaneous sensed currents or over current faults cannot be reported simultaneously, and therefore only a single pin or terminal Isns1 253 is needed in order to report both current events in the HS and LS switches to the μC in accordance with the teachings of the present invention.
[0043]   In case the high-side driver detects a fault, it communicates the type of fault to the low-side driver, which in turn allows the low-side driver to flag the fault to the system controller through the Fault output terminal 256 and the single-wire Fault Bus 140 (see, e.g., FIG. 1A).  Communication from the floating high-side control 212 to the ground referenced low-side control 211 uses a single current pulse with varying amplitude, which in one example may be used to encode and represent different faults.  The priority list of the communicated faults is presented below in Table 1, and one example implementation of the encoding/decoding circuit blocks for fault communication from HS control to LS control is illustrated in FIG. 3.  In one example, the communication is encoded by varying the amplitude of a current pulse to minimize the required time for the LS driver to decode (decipher) the transmitted information. 
[0044]   In one example, the control signals to and from each half-bridge module are coupled to the system controller, μC 150 (see, e.g., FIG. 1A; in other examples different control blocks other than a microcontroller may be utilized).  In one example, the fault signals that are sensed by either low-side control block 211 or by high-side control block 212 and then communicated through communication link 213 to the low-side control block 211, would be coupled through Fault terminal 256 of the half-bridge module 200 to a single-wire fault communication bus, which is also coupled to the system controller, μC 150 (see, e.g., FIG. 1A).  
[0045]    In one example, the Fault terminal 256 may communicate any one of: an over voltage fault warning, a multi-level under voltage fault warning, a device or system level high temperature fault warning, and/or shutdown and over current fault warning in either the high-side or low-side switch.  In the example, the fault warnings are coupled to be reported to the system controller μC 150 over a single-wire fault bus (not shown) by encoding through a multi-bit fault word, which may result in either control parameter change in the system controller (or any other control block used), latching, or shutdown.  In addition, the system controller may also mutually communicate status request updates or send unlatch commands through the fault bus and control signals.
[0046]   Steady state operation requires communication from the low side to the high-side driver for turning the HS MOSFET on and off.  The LS driver sends one pulse each switching cycle to the HS driver for turning the HS MOSFET on or off.  In the event that the high-side driver detects a fault, it communicates the type of fault to the low-side driver.  This allows the low-side driver to flag the fault to the system controller μC through the Fault terminal coupled to the Fault Bus.  As shown in the example depicted in FIG. 2, there are three links 213 between high-side control block 212 and low-side control and communication block 211.  In one example, the first link serves to transfer the turn-on pulse to high-side driver to command HS MOSFET turn-on, the second link is for transferring the turn-off pulse to the high-side driver to turn the HS MOSFET off, and the third link is dedicated to serve as a single wire communication link between high-side and low-side control blocks to report high-side detected faults or the status update in each switching cycle.
[0047]   Table 1 below lists the type of communicated information and some examples of the high-side detected faults in order of their priority to be communicated from high-side control block 212 to low-side control block 211.  The sorted priority order in the first column is based on the risk for system function.  The fault or information communicated is listed in second column. The example of the attributed current pulse amplitude for each fault coding is shown in the third column.  The fourth column defines location and information of the fault.  It is appreciated that the error or fault of the supply voltage being out of the target range should have the highest priority as any communication from high-side HS control block to low-side LS control block is stopped or prevented.
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[0048]     As mentioned above, the faults and information communicated from the HS control block 212 are listed in Table 1 in order of their priority or risk.  In case the HS control block 212 detects two faults at the same time, it communicates the fault with the higher priority to the LS control block 211 the next time the LS MOSFET 217 turns on.
[0049]   In one example, the communication process uses a single current pulse, the amplitude of which encodes the type of fault.  In one example, a plurality current sources may be utilized to provide such a current pulse with the amplitude to encode the type of fault, as will be shown below with a plurality of current sources block 320 in FIG. 3.  This single current pulse minimizes the communication time tCOM, which in one example is a maximum of 250 ns, required by the LS control block 211 to decipher or decode the transmitted information.
[0050]   The acknowledge pulse indicates that no fault has been detected.  When the high-side supply voltage VBPH (e.g., at terminal BPH 258 in FIG. 2) and the internal supply rail (e.g., a 5 V rail) are within the target range and no open/short-circuit fault is present on the XH-terminal 285, an acknowledge pulse (e.g., a 25 μA current pulse) is sent by the HS control block 212 to the LS control block 211 every time the LS MOSFET 217 is turned on.  This enables the LS control block 211 to verify that HS-to-LS communication is working properly.  The acknowledge pulse is also sent by the HS control block 212 after a successful power-up sequence.
[0051]   If the LS control block 211 does not receive an acknowledge signal or pulse after the LS MOSFET 217 has turned on, and the low-side MOSFET gate voltage VGSL has reached a defined gate threshold VGSCOM(TH) (see, e.g., VGSCOM(TH) 438 in FIG. 4), it continues to wait for the acknowledge signal pulse until either it receives the pulse, or until the falling edge of the low-side gating signal INL (see, e.g., INL 420 in FIG. 4 from terminal INL 254 of FIG. 2) for LS MOSFET 217 from the system controller μC 150 occurs and the LS MOSFET 217 turns off again.  If the falling edge of the low-side gating signal INL 420 occurs without having received a communication pulse, the device reports a HS control block or driver fault to the system through the “FAULT” output terminal.  The device reports HS-to-LS communication faults in the form of a HS control block or driver fault only once when the fault occurs.  Once the fault clears, it transmits a status update through the fault terminal indicating that the HS control fault has been cleared.
[0052]   Communication occurs every time the LS MOSFET channel is turned on, which may be indicated with the low-side gating signal INL being high, after the HB-point, which is the LS MOSFET drain, has been pulled low to the low-side MOSFET source potential level, which is coupled to the Source-L terminal.  To guarantee a fully turned on LS MOSFET, the LS control block monitors the Gate-to-Source voltage VGS and initiates the HS-to-LS communication once it has reached the threshold. 
[0053]   FIG. 3 shows one example implementation of individual current sources for encoding and decoding of high-side detected faults or acknowledgement/update of the status in accordance with the teachings of the present invention.  It is appreciated that this example is not limiting and other possible implementations in accordance with the teachings of the present invention may also be utilized by combining a different number of switching current or voltage sources to encode or decode the detected faults through the high-side control.  For instance, in another example, even two switching current sources may be sufficient for encoding up to 4 fault events (2N events, with N=2), or a combination of three switching current sources may differentiate up to 8 different fault events (2N events, with N=3).  However, in depicted example of FIG. 3 each individual current source with the series switch represents one of the four detectable faults in the high-side HS control block 212.
[0054]   As shown in the example depicted in FIG. 3, the first plurality current source block 320 includes individual current sources IS1 322, which in one example is equal to 200 μA, IS2 324, which in one example is equal to100 μA, IS3 326, which in one example is equal to 50 μA, and IS4 328, which in one example is equal to 25 μA.  In the example, current sources IS1 322, IS2 324, IS3 326, and IS4 328 are coupled to and supplied from the high-side supply terminal BPH 304.  The plurality switch block 330 includes switching devices SS1 332, SS2 334, SS3 336 and SS4 338, which are controlled through the high-side HS Control Status Logic block 310 and are respectively coupled in series with current sources IS1 322, IS2 324, IS3 326 and IS4 328.  The high-side HS Control Status Logic block 310 receives supply voltage from the high-side supply terminal BPH 304 in reference to the half-bridge node at terminal HB 303.
[0055]   Communication is encoded by varying or adjusting the amplitude of the single value current pulse through one of the individual current sources either IS1 322, IS2 324, IS3 326 or IS4 328 in order to minimize the time required for the LS control block 211 to decipher/decode the transmitted information, which as will be shown below in FIG. 4 with time interval tcom, which in one example has a maximum of 250 ns. 
[0056]   The encoded high-side fault or update information is transferred by an adjusted amplitude current pulse 384, which in one example may be varied by the fault type, through a communication switch module Scom 380 and a single-wire link 383 to the low-side control block.  It is appreciated that the communication switch module Scom 380 includes of a high voltage HV JFET switch 380A coupled in series with a low-voltage LV switch 380B (e.g., a MOSFET switch).  Control terminal 381 of JFET switch 380A is coupled to low potential terminal 382 of LV switch 380B (e.g., a source terminal of a LV MOSFET).  Thus, during the conduction period or on-time of LV switch 380B, the JFET switch 380A remains in an on-state, and when LV switch 380B goes to off-state, the HV JFET switch 380A turns off and buffers or drops the substantial portion of the high bus voltage to mitigate the off-voltage on the LV switch 380B.
[0057]   The Status Decoder block 340 receives a supply voltage from low-side supply terminal BPL 302 in reference to system ground 301, and in each switching cycle through the control signal 345 commands the turn-on of the communication switch Scom 380 to retrieve the encoded signal of the HS fault or status update.  The encoded information is transferred to the Status Decoder block 340 through a plurality current source block 350 and a second plurality switch block 360.
[0058]   The single communication switch Scom 380 on a single-wire communication link 383 couples the encoded current pulse to the second plurality switch block 360 for current mirroring, which includes diode connected NMOS 361 and NMOS switches 362, 364, 366 and 368 in series with the second plurality current source block 350, which includes the same sequence of individual current sources I’S1 352, which in one example is equal to 200 μA, I’S2 324, which in one example is equal to 100 μA, I’S3 326, which in one example is equal to 50 μA, and I’S4 328, which in one example is equal to 25 μA, which are supplied through the low-side supply terminal BPL 302.  The NMOS switches 362, 363 and 364 in the second plurality switch block 360 are gated through the same gating signal as the diode connected NMOS 361, and have the same channel sizes of NMOS transistors 361, 362, 363 and 364 to mirror the current 384 transferred through link 383 and communication switch Scom 380 from the activated switch in the first plurality switch block 330 and the series conducting current source in the plurality current source block 320. 
[0059]   Those current sources in plurality current source block 350, which are of a lower value than the mirrored current, are pulled up to the supply voltage BPL 302 pulling up the related inputs of the buffers in plurality buffer block 370 (buffer 371, 372, 373 and/or 374) and generating low signals at the related inputs of the Status Decoder block 340 (input 341, 342, 343 and/or 344).  On the other hand, the current sources in the plurality current source block 350 that are higher than the mirrored current may conduct to the ground terminal SGnd 301.  Thus, the related inputs of the buffers in plurality buffer block 370 (buffer 371, 372, 373, and/or 374) that are pulled low to ground SGnd 301 will generate high signals at the related inputs of the Status Decoder block 340 (input 341, 342, 343, and/or 344).  It is appreciated that the combination of logic binary signals from buffers in the plurality buffer block 370 to the corresponding terminals of the Status Decoder block 340 are utilized to decipher/decode the communicated data of the high-side HS fault event.  The decoded digital data output 380 in one example would be transferred through the low-side LS control block (e.g., LS Control and Communication block 211 of FIG. 2) and across the Fault terminal (e.g., Fault terminal 256 of FIG. 2) to the system controller to generate appropriate protection.
[0060]   Referring to the numerical labels of the communicated information in FIG. 2, the status update and detected faults in HS control block 212 that are listed in Table 1 are listed in the order of their priority.  In the event that two faults are detected by the HS control 212 at the same time, the fault with the higher priority is communicated to the LS control 211 the next time the LS MOSFET 217 is turned on.  The acknowledge pulse in row 5 of Table 1 above indicates that no fault has been detected and therefore indicates proper function or operation of the high-side switching device and the high-side control block.  In other words, the phase voltage VaPH and internal supply rail (e.g., 5 V) are within the target range, and no open or short-circuit fault is present on XH terminal 285.  The acknowledge pulse is sent by the HS control 212 to the LS control 211 every time the LS MOSFET 217 is turned on.  This enables the LS control 211 to verify that the HS-to- LS communication interface is working properly.  The acknowledge pulse may also be sent by the HS control 212 after a successful power-up sequence.  If no acknowledge pulse is received when the LS MOSFET 217 is turned on, a HS-to-LS communication loss fault is communicated to the system controller μC 150 (as shown FIG. 1A) through the Fault output 256 (as shown in FIG. 2; or terminal 119, 129 or 139 as shown in FIG. 1A).  Communication occurs every time the LS MOSFET 217 is turned on (when the terminal INL 254 is high) after the half-bridge mid-point 215, which is coupled to HB terminal 216 and coupled to the LS MOSFET Drain, has been pulled low towards potential of the Source-L terminal 202, which is coupled to system ground 201 (or system ground 301 in FIG. 3).  To guarantee a full turn-on of the low-side LS MOSFET 217, as shown in graph of FIG. 4, the low-side LS control 211 monitors the gate-to-source voltage VGS of the LS MOSFET 217 and initiates the HS-to-LS communication once it has reached the threshold value VGS(TH).
[0061]   FIG. 4 is an example timing diagram illustrating the startup process and the communication current pulse from high-side HS to low-side LS control in accordance with the teachings of the present invention.  The upper graph in FIG. 4 shows the logic input gating signal INL 420 for the low-side switch (e.g., Q1 217 in FIG. 2) versus Time 410 on the horizontal axis.  At time t1 401, the low-side switch gating signal INL 420 is transferred from logic low 422 to logic high 424.  The gate-source voltage VGSL 430 of the low-side switch (e.g., Q1 217 in FIG. 2) ramps up between time t2 402 to time t3 403 (or point 432 to point 434) in response to gating signal INL 420 with some propagation delay tDHL 412, from a low level 431 to a higher level 434 with a slope 433, which depends on the charging rate of the gate-source capacitance of the low-side switch.  At time t3 403 (or point 434) gate-source voltage VGSL 430 has reached to a threshold level (VGS(TH) 435) that the low-side switch drain to source capacitance begins to discharge and the switch gradually turns on.
[0062]   Graph VHB 440 shows the drain voltage of the low-side switch (point 215 in FIG. 2, coupled to the half-bridge point HB 216).  At time t3 403 (point 434), the gate-source voltage VGSL 430 has reached to the threshold VGS(TH) 435, and  the half-bridge terminal voltage VHB 440 drops from high level 441 to low level 445 with a slope 443, while the gate-drain capacitance of the low-side switch, which may also be referred to as the Miller capacitance, is charging, which results in a flat or plateau area 435 on the gate-source voltage graph VGSL 430, which extends to the point 436 at time t4 404 that drain voltage of low-side switch, which is reflected or presented by half-bridge terminal voltage VHB 440, has dropped to low level 445. 
[0063]   From time t4 404 that gate-drain capacitance (i.e., the Miller capacitance) is fully charged, the gate-source capacitance continues charging from point 436 with a slope 437 up to time t5 405 (point 438 on graph VGSL 430) that is the gate-source voltage threshold for communication to start VGS.COM(TH) 438. The gate-source voltage VGSL 430 may further increase to a final value 439.  At the gate-source voltage threshold of communication VGS.COM(TH) 438 the HS to LS communication current pulse on graph ICOM 450 transfers the encoded information to the LS control block.  Referring to FIG. 3, the transfer of encoded information is by current 348 in link 383, which is transferred through the communication switch SCOM 380, consisting of a high voltage JFET 380B and a low voltage switch 380A, to the mirroring plurality switch block 360.  In FIG. 4, the encoded communication current pulse Icom(Encode) 455 has a duration tcom 416 from time t5 405 to time t6 406.  At time t5 405 that communication switch module SCOM 380 is enabled and switch 380A turns on, the current pulse 384 may pass to the low side decoder circuit through the diode connected NMOS transistors 361. At time t6 406, the comparison result of current pulse will be sampled and decoded through status decoder block 340. The amplitude of the communication current pulse as mentioned in FIG. 3 and in Table 1 presents the encoded information of the HS fault/status, which would be decoded through status decoder 340 described in FIG. 3.
[0064]   As explained above, for a reliable HS to LS communication, a minimum INL high signal active time tNLH(COM) is required for a reliable HS to LS communication.  A fault can be communicated from the HS control block (e.g., HS control block 212 in FIG. 2) and reported through the Fault terminal (e.g., Fault terminal 256 in FIG. 2) to the fault bus and to the system controller (e.g., system controller, μC 150 in FIG. 1A) only if the INL gating signal is high for at least a predefined time tNLH(COM), which in one example is a minimum of 1 μs specified by the propagation delays.
[0065]   Persons of skill in the art will understand that the disclosed subject matter may be implemented by different versions and varieties.  For instance, switching devices may be implemented with any discrete or integrated Si, SiC, GaN or other types of high electron mobility semiconductor switches.
[0066]   The above description of illustrated example embodiments, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms or structures disclosed.  While specific embodiments and examples of the subject matter described herein are for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention.  Indeed, it is appreciated that the specific example currents, voltages, resistances, device sizes, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention. 
CLAIMS
What is claimed is:
1.  A communication system for use in a switching module, comprising:
a low-side control block coupled to control switching of a low-side switch of the switching module, wherein the low-side control block is further coupled to be referenced with a low-side reference system ground; and
a high-side control block coupled to control switching of a high-side switch of the switching module, wherein the high-side control block is further coupled to be referenced with a floating node of the switching module, wherein during steady state operation, the low-side control block is coupled to send signals during each switching cycle to the high-side control block to turn the high-side switch on and off, wherein a status update is communicated from the high-side control block to the low-side control block through a first single-wire communication link.
2.  The communication system of claim 1, wherein first, second, and third communication links are coupled between the high-side control block and the low-side control block, wherein the first single-wire communication link is the first communication link, wherein the first communication link communicates an encoded status update from the high-side control block to the low-side control block, wherein the second communication link is coupled to provide a turn-on switching signal for the high-side control block, and wherein the third communication link is coupled to provide a turn-off switching signal for the high-side control block.
3.  The communication system of claim 1, wherein the high-side control block is coupled to communicate the status update to the low-side control block through the first communication link during a next switching cycle when the low-side switch has been turned on.
4.  The communication system of claim 1, wherein the encoded status update communication from the high-side control block to the low-side control block is through the first single-wire communication link transferring a current pulse amplitude.
5.  The communication system of claim 4, wherein communication of the encoded status update from the high-side control block to the low-side control block through the first single wire communication link occurs within a communication period having a duration that is less than a duration of a switching cycle of the switching module.
6.  The communication system of claim 3, wherein the low-side control block referenced to system ground that receives the current pulse that encodes the fault decodes the fault as a multi-bit binary code and communicates the fault through a fault terminal on the switching module and through a fault bus to a system controller that is also coupled to be referenced with the low-side reference system ground.
7.  The communication system of claim 3, wherein priority of communication of faults and information from the high-side control block to the low-side control block are in order of their risk to the switching device and to the communication system.
8.  The communication system of claim 7, wherein when the high-side control block detects two faults at the same time, the high-side control block is coupled to communicate a fault with a higher priority to the low-side control block a next time the low-side switching device turns on.
9.  The communication system of claim 7, wherein a highest priority communication communicated from the high-side control block to the low-side control block is a system error fault.
10.  The communication system of claim 9, wherein a lack of communication from the high-side control block to the low-side control block may indicate that a high-side supply voltage is out of a target range.
11.  The communication system of claim 9, wherein the highest priority communication is communicated from the high-side control block to the low-side control block is encoded by the current pulse having a substantially 0 μA amplitude.
12.  The communication system of claim 7, wherein a second highest priority communication communicated from the high-side control block to the low-side control block is an over current fault at the high-side switch.
13.  The communication system of claim 12, wherein the second highest priority communication is communicated from the high-side control block to the low-side control block is encoded by the current pulse having a 200 μA amplitude.
14.  The communication system of claim 7, wherein a third highest priority communication communicated from the high-side control block to the low-side control block is an over temperature fault of the low-side switch.
15.  The communication system of claim 14, wherein the third highest priority communication is communicated from the high-side control block to the low-side control block is encoded by the current pulse having a 100 μA amplitude.
16.  The communication system of claim 7, wherein a fourth highest priority communication communicated from the high-side control block to the low-side control block is a high temperature warning fault at the low-side switch.
17.  The communication system of claim 16, wherein the fourth highest priority communication communicated from the high-side control block to the low-side control block is encoded by the current pulse having a 50 μA amplitude.
18.  The communication system of claim 7, wherein a fifth highest priority communication communicated from the high-side control block to the low-side control block is an acknowledge signal to update a status of the communication link to indicate proper function of the high-side switch and the high-side control block.
19.  The communication system of claim 18, wherein the fifth highest priority communication communicated from the high-side control block to the low-side control block is encoded by the current pulse having a 25 μA amplitude.
20.  The communication system of claim 18, wherein the high-side control block is coupled to communicate the acknowledge signal to the low-side control block each switching cycle.
21.  The communication system of claim 20, wherein each switching cycle when the low-side switch is turned on when the acknowledge is received indicates that no fault has been detected.
22.  The communication system of claim 21, wherein no fault being detected indicates that a supply rail is within a target range and no open or short-circuit fault has been detected on high-side coupled terminals.
23.  The communication system of claim 7, wherein a fifth highest priority communication communicated from the high-side control block to the low-side control block is an acknowledge signal to indicate a successful power-up sequence.
24.  The communication system of claim 18, wherein after a low-side gate voltage of the low-side switch has reached a defined turned on threshold, the low-side control block is coupled to wait for the acknowledge pulse to be received from the high-side control block.
25.  The communication system of claim 24, wherein the low-side control block is coupled to report a high-side to low-side communication fault to the system controller through a fault terminal if a falling edge of the low-side gating voltage of the low-side switch is detected and the acknowledge pulse is not received.
26.  The communication system of claim 25, wherein the low-side control block is coupled to transmit an acknowledge pulse to the system controller through the fault terminal to update a status indicating that high-side control fault has been cleared when the acknowledge signal is received from the high-side control block.
ABSTRACT OF THE DISCLOSURE
A communication system for use in a switching module includes a low-side control block coupled to control switching of a low-side switch of the switching module.  The low-side control block is further coupled to be referenced with a low-side reference system ground. A high-side control block is coupled to control switching of a high-side switch of the switching module.  The high-side control block is further coupled to be referenced with a floating node of the switching module.  During steady state operation, the low-side control block is coupled to send signals during each switching cycle to the high-side control block to turn the high-side switch on and off.  A status update is communicated from the high-side control block to the low-side control block through a first single-wire communication link.
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