(57)【要約】【課題】アスペクト比の高いホールや溝のエッチングに適した半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、タングステン、タンタル、ジルコニウム、ハフニウム、モリブデン、ニオブ、ルテニウム、オスミウム、レニウム、およびイリジウムの群より選ばれた少なくとも１種の第１金属を含む被エッチング層上に、アルミニウムまたはアルミニウム化合物を含むマスク層を形成し、前記マスク層をパターニングし、前記パターニングされたマスク層を用いて前記被エッチング層をエッチングし、前記被エッチング層にホールまたは溝を形成する。【選択図】図１０
2018152418.tif 000002
【特許請求の範囲】
【請求項１】
タングステン、タンタル、ジルコニウム、ハフニウム、モリブデン、ニオブ、ルテニウ
ム、オスミウム、レニウム、およびイリジウムの群より選ばれた少なくとも１種の第１金
属を含む被エッチング層上に、アルミニウムまたはアルミニウム化合物を含むマスク層を
形成し、
前記マスク層をパターニングし、
前記パターニングされたマスク層を用いて前記被エッチング層をエッチングし、
前記被エッチング層にホールまたは溝を形成する、
半導体装置の製造方法。
【請求項２】
前記エッチングは、フッ素を含むガス、酸化性ガス、及び珪素と塩素を含むガスによっ
て行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスク層に、塩化物の沸点が８００℃以上の第２金属をさらに含むことを特徴とす
る請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２金属はクロムを含むことを特徴とする請求項３に記載の半導体装置の製造方法
。
【請求項５】
前記第２金属は、前記マスク層に２〜６６．７  ａｔｏｍｉｃ  ｐｅｒｃｅｎｔ含まれ
ることを特徴とする請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記被エッチング層は、第１層と前記第１層と異なる材料の第２層がそれぞれ交互に複
数積層した積層体であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体
装置の製造方法。
【請求項７】
前記被エッチング層は、第１層と前記第１層と異なる材料の第２層がそれぞれ交互に複
数積層した積層体上に形成されることを特徴とする請求項１乃至５のいずれか１項に記載
の半導体装置の製造方法。
【請求項８】
前記被エッチング層はタングステンまたは、タングステンにホウ素または／及び炭素を
含むマスク層であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
タングステン、タンタル、ジルコニウム、ハフニウム、モリブデン、ニオブ、ルテニウ
ム、オスミウム、レニウム、およびイリジウムの群より選ばれた少なくとも１種の第１金
属を含む被エッチング層上に形成されるエッチング用マスクであって、
アルミニウムまたはアルミニウム化合物と、塩化物の沸点が８００℃以上の第２金属を
含むエッチング用マスク。
【請求項１０】
前記第２金属はクロムであることを特徴とする請求項９に記載のエッチング用マスク。
【請求項１１】
前記第３金属は２〜６６．７  ａｔｏｍｉｃ  ｐｅｒｃｅｎｔ含まれることを特徴とす
る請求項９または１０に記載のエッチング用マスク。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置の製造方法及びエッチング用マスクに関する。
【背景技術】
【０００２】
例えば、３次元構造のメモリセルアレイの製造方法においては、異種材料が交互に積層
された積層体にホールを形成する技術が求められるが、ビット密度増大のため積層数が増
え、積層体が厚くなると、高アスペクト比のホールの形成が求められる。アスペクト比の
高いホールを形成するエッチングでは、マスクのエッチング量も増大し、マスク形状が劣
化しやすい。マスク形状の劣化は、積層体に形成されるホールの形状や寸法に影響する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２−２７７１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、アスペクト比の高いホールや溝のエッチングに適した半導体装置の製造方
法及びエッチング用マスクを提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置の製造方法は、タングステン、タンタル、ジルコニウム、ハフニ
ウム、モリブデン、ニオブ、ルテニウム、オスミウム、レニウム、およびイリジウムの群
より選ばれた少なくとも１種の第１金属を含む被エッチング層上に、アルミニウムまたは
アルミニウム化合物を含むマスク層を形成し、前記マスク層をパターニングし、前記パタ
ーニングされたマスク層を用いて前記被エッチング層をエッチングし、前記被エッチング
層にホールまたは溝を形成する。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式斜視図。
【図２】第１の実施形態の半導体装置の模式断面図。
【図３】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図４】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図５】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図６】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図７】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図８】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図９】第２の実施形態の半導体装置の模式断面図。
【図１０】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図１２】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図１３】各種材料の膜のエッチングレートを示すグラフ。
【図１４】各種材料の膜のエッチングレートを示すグラフ。
【図１５】各種材料の断面構造を示す図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
実施形態の半導体装置は、半導体記憶装置である。
【０００９】
図１は、実施形態の半導体記憶装置におけるメモリセルアレイ１の模式斜視図である。
【００１０】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ
方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向
（積層方向）とする。
【００１１】
メモリセルアレイ１は、基板１０と、基板１０の主面上に設けられた積層体１００と、
複数の柱状部ＣＬと、導電材ＬＩと、積層体１００の上に設けられた上層配線と、を有す
る。図１には、上層配線として、ビット線ＢＬとソース層ＳＬを示す。
【００１２】
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる円柱もしくは楕円柱状に
形成されている。導電材ＬＩは、上層配線と基板１０との間で、積層体１００の積層方向
（Ｚ方向）およびＸ方向に広がり、積層体１００をＹ方向に分離している。
【００１３】
複数の柱状部ＣＬは、例えば千鳥配置されている。または、複数の柱状部ＣＬは、Ｘ方
向およびＹ方向に沿って正方格子配置されていてもよい。
【００１４】
積層体１００上に、複数のビット線（例えば金属）ＢＬが設けられている。複数のビッ
ト線ＢＬはＸ方向に互いに分離し、それぞれのビット線ＢＬはＹ方向に延びている。
【００１５】
柱状部ＣＬの上端は、コンタクト部Ｃｂを介してビット線ＢＬに接続されている。導電
材ＬＩによってＹ方向に分離されたそれぞれの領域（ブロック）から１つずつ選択された
複数の柱状部ＣＬが、共通の１本のビット線ＢＬに接続されている。
【００１６】
図２（ａ）は、積層体１００、柱状部ＣＬ、および導電材ＬＩの模式断面図である。図
２（ａ）は、図１におけるＹ−Ｚ面に対して平行な断面を表す。
【００１７】
積層体１００は、基板１０の主面上に積層された複数の導電層７０と複数の絶縁層４０
とを有する。絶縁層４０を介して所定周期で複数の導電層７０がＺ方向に積層されている
。
【００１８】
導電層７０は、例えばタングステンを主成分として含むタングステン層である。絶縁層
４０は、例えば酸化シリコン（ＳｉＯ２）を主成分として含む。
【００１９】
図２（ｂ）は、図２（ａ）におけるメモリセル部の拡大図である。
【００２０】
図２（ｂ）に示すように、柱状部ＣＬは、メモリ膜３０と、半導体膜２０と、絶縁性の
コア膜５０とを有する。半導体膜２０は、積層体１００内を積層方向（Ｚ方向）にパイプ
状に延びている。メモリ膜３０は、導電層７０と半導体膜２０との間に設けられ、半導体
膜２０を外周側から囲んでいる。コア膜５０は、パイプ状の半導体膜２０の内側に設けら
れている。
【００２１】
半導体膜２０の上端は、図１に示すコンタクト部Ｃｂを介してビット線ＢＬに電気的に
接続している。
【００２２】
メモリ膜３０は、第１絶縁膜としてのトンネル絶縁膜３１と、電荷蓄積膜３２と、第２
絶縁膜としてのブロック絶縁膜３４とを有する。電荷蓄積膜３２、トンネル絶縁膜３１、
および半導体膜２０は、積層体１００の積層方向に連続して延びている。導電層７０と半
導体膜２０との間に、導電層７０側から順に、ブロック絶縁膜３４、電荷蓄積膜３２、お
よびトンネル絶縁膜３１が設けられている。つまり、トンネル絶縁膜３１は半導体膜２０
に接している。電荷蓄積膜３２は、ブロック絶縁膜３４とトンネル絶縁膜３１との間に設
けられている。
【００２３】
半導体膜２０、メモリ膜３０、および導電層７０は、メモリセルＭＣを構成する。メモ
リセルＭＣは、半導体膜２０の周囲を、メモリ膜３０を介して、導電層７０が囲んだ縦型
トランジスタ構造を有する。
【００２４】
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体膜２０はチャネルとして
機能し、導電層７０はコントロールゲート（制御電極）として機能する。電荷蓄積膜３２
は半導体膜２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００２５】
実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、
電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２６】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は
、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シ
リコン窒化膜を含む。
【００２７】
トンネル絶縁膜３１は、半導体膜２０から電荷蓄積膜３２に電荷が注入される際、また
は電荷蓄積膜３２に蓄積された電荷が半導体膜２０へ拡散する際に電位障壁となる。トン
ネル絶縁膜３１は、例えば酸化シリコンを含む。
【００２８】
ブロック絶縁膜３４は、電荷蓄積膜３２に蓄積された電荷が導電層７０へ拡散するのを
防止する。ブロック絶縁膜３４は、例えばシリコン酸化膜を含む。また、ブロック絶縁膜
３４は、消去動作時における導電層７０からの電子のバックトンネリングを抑制する。
【００２９】
ブロック絶縁膜３４は、隣接する導電層７０と絶縁層４０との間にも設けられている。
【００３０】
導電層７０と電荷蓄積膜３２との間のブロック絶縁膜３４と、導電層７０と絶縁層４０
との間のブロック絶縁膜３４は連続して一体に設けられている。
【００３１】
導電層７０とブロック絶縁膜３４との間に、窒化膜６０が設けられている。窒化膜６０
は、例えば窒化チタン膜を含む。窒化膜６０は、導電層７０とブロック絶縁膜３４との間
の密着性を高める。また、窒化膜６０は、導電層７０に含まれる金属のブロック絶縁膜３
４側への拡散を防止する。
【００３２】
絶縁層４０の側面と、電荷蓄積膜３２との間には、窒化膜６０およびブロック絶縁膜３
４は設けられていない。絶縁層４０の側面と電荷蓄積膜３２との間には、カバー絶縁膜３
３が設けられている。カバー絶縁膜３３は、例えばシリコン酸化膜である。
【００３３】
図１に示すように、柱状部ＣＬの上端部にはドレイン側選択トランジスタＳＴＤが設け
られ、下端部にはソース側選択トランジスタＳＴＳが設けられている。複数の導電層７０
のうちの例えば最下層の導電層７０は、ソース側選択トランジスタＳＴＳのコントロール
ゲート（制御電極）として機能する。複数の導電層７０のうちの例えば最上層の導電層７
０は、ドレイン側選択トランジスタＳＴＤのコントロールゲート（制御電極）として機能
する。ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、メ
モリセルＭＣと同様、積層体１００の積層方向（Ｚ方向）に電流が流れる縦型トランジス
タである。
【００３４】
ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、
複数のメモリセルＭＣが設けられている。それら複数のメモリセルＭＣ、ドレイン側選択
トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体膜２０を通じて
直列接続され、１つのメモリストリングを構成する。このメモリストリングが、Ｘ−Ｙ面
に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向お
よびＺ方向に３次元的に設けられている。
【００３５】
積層体１００をＹ方向に分離する導電材ＬＩのＹ方向の両側壁には、図２（ａ）に示す
ように、絶縁膜４２が設けられている。絶縁膜４２は、積層体１００と導電材ＬＩとの間
に設けられている。図１において、絶縁膜４２の図示は省略している。
【００３６】
導電材ＬＩは、例えばタングステンを主成分として含む金属材である。その導電材ＬＩ
の上端は、積層体１００の上に設けられた図１に示すソース層ＳＬに接続されている。導
電材ＬＩの下端は、図２（ａ）に示すように、基板１０に接している。また、半導体膜２
０の下端は基板１０に接している。基板１０は、例えば、不純物がドープされ導電性をも
つシリコン基板である。したがって、半導体膜２０の下端は、基板１０および導電材ＬＩ
を介して、ソース層ＳＬと電気的に接続されている。
【００３７】
柱状部ＣＬを構成する膜は、積層体１００に形成されるメモリホール内に形成される。
そのメモリホールは例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法で形
成される。記憶容量の大容量化には、メモリセルの高密度形成が求められる。例えば、メ
モリホールの直径は１００ｎｍ以下、導電層７０の積層数は数十〜百層程度が求められ、
このときのメモリホールは非常に高いアスペクト比の微細孔となる。
【００３８】
今後さらに大容量化が進み、被エッチング層となる積層体１００の厚さが増大すると、
メモリホールのアスペクト比が増大し、適切な形状のホール形成がますます困難になると
予想される。
【００３９】
次に、図３〜図８を参照して、本実施形態の半導体装置の製造方法について説明する。
【００４０】
図３に示すように、基板１０上に、被エッチング層として積層体１００が形成される。
基板１０は、例えばシリコン基板である。
【００４１】
基板１０の主面上に絶縁層４０が形成され、その絶縁層４０上に、絶縁層４０とは異種
材料の犠牲層４１が形成される。以降、絶縁層４０と犠牲層４１とを交互に積層する工程
が複数回繰り返され、複数の絶縁層４０と複数の犠牲層４１とを有する積層体１００が基
板１０上に形成される。
【００４２】
絶縁層４０として例えばシリコン酸化膜（ＳｉＯ２膜）がＣＶＤ（Ｃｈｅｍｉｃａｌ  
Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成され、犠牲層４１として例えばシリコン窒
化膜（ＳｉＮ膜）がＣＶＤ法で形成される。犠牲層４１は後の工程で除去され、その犠牲
層４１が除去された空隙（スペース）には、ブロック絶縁膜３４、窒化膜６０、および導
電層７０が形成される。
【００４３】
犠牲層４１は、絶縁層４０に対して高いエッチング選択比をもつものであればよく、シ
リコン窒化膜に限らない。例えば、犠牲層４１としてＣＶＤ法で多結晶シリコン膜を形成
してもよい。
【００４４】
積層体１００上には、図４（ａ）に示すように、第１マスク層８１が形成される。第１
マスク層８１上には第２マスク層８２が形成される。第２マスク層８２上にはレジスト８
３が形成される。
【００４５】
第１マスク層８１は、積層体１００（絶縁層４０および犠牲層４１）とは例えば異種材
料の層である。第１マスク層８１は、例えばタングステン（Ｗ）を含み、さらにボロン（
Ｂ）と、カーボン（Ｃ）を含んでいても良い。第１マスク層８１におけるタングステンの
組成比は、例えばボロンの組成比およびカーボンの組成比よりも高い。ここでの組成比は
ａｔｏｍｉｃ  ｐｅｒｃｅｎｔを表す。第１マスク層８１は、例えば、スパッタ法、プラ
ズマＣＶＤ法、または熱ＣＶＤ法で形成される。
【００４６】
第２マスク層８２は、例えば、アルミニウム（Ａｌ）またはアルミニウムを含む化合物
の層である。すなわち、第２マスク層８２は、例えば、アルミニウム層、酸化アルミニウ
ム（ＡｌＯｘ）を主成分として含むアルミニウム酸化物層、ホウ化アルミニウム（ＡｌＢ
ｘ）を主成分として含むアルミニウムホウ化物層、窒化アルミニウム（ＡｌＮｘ）を主成
分として含むアルミニウム窒化物層である。ただし第２マスク層８２の種類は上記に限定
されない。第２マスク層８２は例えばスパッタ法、プラズマＣＶＤ法、または熱ＣＶＤ法
で形成される。
【００４７】
レジスト８３は例えば塗布法で形成される。
【００４８】
図４（ｂ）に示すように、レジスト８３に対する露光および現像により、レジスト８３
に複数のホール８３ａが形成される。
【００４９】
図５（ａ）に示すように、ホール８３ａが形成されたレジスト８３をマスクにしたＲＩ
Ｅ法により、第２マスク層８２がパターニングされる。複数のホール８２ａが第２マスク
層８２に形成される。
【００５０】
同様に、図５（ｂ）に示すように、レジスト８３および第２マスク層８２をマスクにし
たＲＩＥ法により、第１マスク層８１がパターニングされる。複数のホール８１ａが第１
マスク層８１に形成される。このときのエッチングガスとして、フッ素を含むガス、酸化
性ガス、及び珪素と塩素を含むガスが用いられる。フッ素を含むガスとしては、例えばＣ
Ｆ４、Ｃ４Ｆ８、Ｃ４Ｆ６、またはＣＨＦ３を含むガス等が考えられる。酸化性ガスとし
ては、Ｏ２、Ｏ３、ＣＯ、ＣＯ２、またはＮ２Ｏを含むガス等が考えられる。珪素と塩素
を含むガスとしてはＳｉＣｌ４、ＳｉＨ２Ｃｌ２等が考えられる。第１マスク層８１のエ
ッチング中に、レジスト８３は消失してもよい。
【００５１】
次に図６（ａ）に示すように、第１マスク層８１をマスクにしたＲＩＥ法により、積層
体１００がパターニングされる。複数のメモリホールＭＨが積層体１００に形成される。
この時、積層体１００のエッチングはフッ素を含むガスを用いて行われ、同じエッチング
ガスを用いて犠牲層４１と絶縁層４０が連続してエッチングされる。
【００５２】
本実施形態によれば、タングステンを含む第１マスク層８１のエッチングマスクとして
、アルミニウムを含む第２マスク層８２を用いる。
【００５３】
図１３は、各種材料の膜に対するエッチングレートの測定結果を表す。図１３はＣＦ４
／Ｏ２／ＳｉＣｌ４＝４０／６０／２４ｓｃｃｍのガス条件でエッチングしたものとする
。なお、エッチング装置は特に限定されない。
【００５４】
図１３の測定結果を見ると、タングステン膜のエッチングレートは約２８５ｎｍ／ｍｉ
ｎであり、アルミニウム化合物膜のエッチングレートはいずれも３５ｎｍ／ｍｉｎ以下で
ある。つまり、アルミニウム化合物膜に対し、タングステン膜は高エッチング選択比を有
する。また、図１３に示すようにタングステンに限らず、モリブデン（Ｍｏ）、ニオブ（
Ｎｂ）、タンタル（Ｔａ）を主成分とする膜においてもアルミニウムに対する高エッチン
グ選択比を有する。
【００５５】
つまり、タングステン、モリブデン、ニオブ、タンタルを主成分とするマスクを第１マ
スク層８１として用い、第１マスク層８１のエッチングマスクとして例えばアルミニウム
化合物を含むマスクを第２マスク層８２として用いることで、その他の材料を用いた場合
と比較して第２マスク層８２の膜厚を小さくすることができる。
【００５６】
第１マスク層８１に主成分として含まれる金属であるタングステンは、半導体プロセス
でよく使われる金属の中でもイオンによるスパッタリング率が同程度のグループに属し、
モリブデン、ニオブ、タンタルも同様である。そのため、第１マスク層８１に主成分とし
て含まれる金属としては、上記以外にも、ジルコニウム、ハフニウム、ルテニウム、オス
ミウム、レニウム、またはイリジウムを用いることができる。
【００５７】
すなわち、第１マスク層８１は、タングステン、タンタル、ジルコニウム、ハフニウム
、モリブデン、ニオブ、ルテニウム、オスミウム、レニウム、およびイリジウムの群より
選ばれた少なくとも１種の金属を含む。
【００５８】
上記金属の中でも、タングステン、タンタル、ジルコニウム、ハフニウム、モリブデン
、およびニオブは、半導体プロセスでの適用実績が有り、汚染リスクの可能性が低いこと
から、他の金属よりも望ましい。
【００５９】
なお、上記のメモリホールＭＨのエッチングにおいて、図６（ｂ）に示すように、積層
体１００と第１マスク層８１との間に、中間層８４を形成してエッチングを行なってもよ
い。中間層８４は、積層体１００及び第１マスク層８１とは異種材料の層である。中間層
８４は、例えば、アモルファスカーボンを主成分として含むアモルファスカーボン層、炭
化ホウ素（ＢＣ）を主成分として含む炭化ホウ素層、窒化ホウ素（ＢＮ）を主成分として
含む窒化ホウ素層、または、アモルファスシリコン（α−Ｓｉ）を主成分とするアモルフ
ァスシリコン層である。中間層８４は例えばプラズマＣＶＤ法で形成される。
【００６０】
以上説明した第１及び第２マスク層８１、８２を使ったエッチングにより、図７（ａ）
に示すように、複数のメモリホールＭＨが積層体１００に形成される。メモリホールＭＨ
は、積層体１００の積層方向（Ｚ方向）に延び、積層体１００を貫通して基板１０に達す
る。
【００６１】
メモリホールＭＨ内には、図７（ｂ）に示す拡大図のように、積層膜８０、半導体膜２
０、およびコア膜５０が形成される。積層膜８０は、カバー絶縁膜３３と、電荷蓄積膜３
２と、トンネル絶縁膜３１とを含む。
【００６２】
まず、メモリホールＭＨの側面に、カバー絶縁膜３３として例えばシリコン酸化膜（Ｓ
ｉＯ２膜）が例えばＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によ
り形成される。カバー絶縁膜３３は、メモリホールＭＨの底にも形成される。
【００６３】
カバー絶縁膜３３の内側に、電荷蓄積膜３２及びトンネル絶縁膜３１が順にＡＬＤ法に
より形成される。
【００６４】
積層膜８０の内側には空洞が残され、その空洞の下のメモリホールＭＨの底に堆積した
積層膜８０の一部は例えばＲＩＥ法により除去される。この後、トンネル絶縁膜３１の側
面に半導体膜２０を形成する。
【００６５】
半導体膜２０は、図８（ａ）に示すようにメモリホールＭＨの底にも形成され、基板１
０に接する。半導体膜２０として、例えば、シリコン膜がＣＶＤ法で形成される。半導体
膜２０の内側には空洞が残され、その空洞にコア膜５０が埋め込まれる。
【００６６】
次に、図８（ａ）に示すように、積層体１００に溝９１を形成する。この溝９１を形成
するときも、メモリホールＭＨを形成するときと同様のマスクを用いた同様のＲＩＥ法で
形成することができる。溝９１は、紙面奥行き方向（Ｘ方向）に延び、積層体１００をＹ
方向に分離する。
【００６７】
次に、図８（ｂ）に示すように、溝９１を通じて供給される例えば熱燐酸を用いたウェ
ットエッチングにより、犠牲層４１を除去する。犠牲層４１の除去により、絶縁層４０の
間に空隙（またはスペース）９２が形成される。電荷蓄積膜３２はカバー絶縁膜３３によ
って保護される。さらに、ウェットエッチングを続けると、空隙９２に面していたカバー
絶縁膜３３が除去され、空隙９２に電荷蓄積膜３２が露出する。
【００６８】
次に、空隙９２の内壁から順にブロック絶縁膜３４、窒化膜６０を形成する。ブロック
絶縁膜３４及び窒化膜６０は、空隙９２に露出する絶縁層４０の上面、下面、および電荷
蓄積膜３２に沿ってコンフォーマルに形成される。
【００６９】
導電層７０として、例えばタングステン層が空隙９２に埋め込まれる。
【００７０】
その後、溝９１内に、絶縁膜４２を介して導電材ＬＩが形成され、図１に示すビット線
ＢＬ、ソース層ＳＬなどが形成される（図２（ａ）参照）。
【００７１】
以上のようにして本実施形態の半導体装置が完成する。
【００７２】
本実施形態に係る半導体装置の製造方法によれば、積層体１００にメモリホールＭＨを
形成する際のエッチング時に、タングステンを含む第１マスク層のエッチングマスクとし
てアルミニウム化合物を含む第２マスク層を用いることで、第２マスク層を薄膜化できる
。
【００７３】
薄膜化したマスクにより、マスクの加工時間を短縮できるため生産性が高くなる。さら
には薄膜化したマスクを用いて被加工膜を加工する際にアスペクト比がより低くなるため
、エッチングレートをさらに増大させ生産性を高くすることが可能になる。
【００７４】
（第２の実施形態）
以下、第２の実施形態に係る半導体装置及びその製造方法について説明する。
【００７５】
第２の実施形態は第１の実施形態と比較して、積層体の製造方法及び第１マスク層を用
いない点が異なる。以降の説明において第１の実施形態と異なる部分のみを説明し、同様
な部分はその説明を省略する。
【００７６】
図９は第２の実施形態の半導体装置のＹＺ断面、及びメモリセル部の拡大図を示す。な
お、第１の実施形態の図２に相当し、図９で示す以外の構成は第１の実施形態と同様であ
る。
【００７７】
図９に示すように、積層体２００は、複数の導電層７０と、複数の絶縁層４０とを有す
る。複数の導電層７０、複数の絶縁層４０は、基板１０の主面に対して垂直な方向（Ｚ方
向）に、それぞれ交互に積層されている。
【００７８】
導電層７０は、タングステン、タンタル、ジルコニウム、ハフニウム、モリブデン、ニ
オブ、ルテニウム、オスミウム、レニウム、およびイリジウムの少なくともいずれかを含
む。特に、半導体プロセスでの適用実績があるタングステンが望ましい。絶縁層４０は、
酸化シリコンを主成分として含む。
【００７９】
メモリ膜３０は、ブロック絶縁膜３４、電荷蓄積膜３２、およびトンネル絶縁膜３１を
有する積層膜である。ブロック絶縁膜３４、電荷蓄積膜３２、トンネル絶縁膜３１、およ
び半導体膜２０は、積層体２００の積層方向に連続して延びている。積層体２００と半導
体膜２０との間に、積層体２００側から順に、ブロック絶縁膜３４、電荷蓄積膜３２、お
よびトンネル絶縁膜３１が設けられている。第１の実施形態とは異なり、例えばブロック
絶縁膜３４は積層方向に連続している。
【００８０】
なお、本実施形態の半導体装置のその他の構造及び機能は第１の実施形態と同様である
。
【００８１】
次に、本実施形態に係る半導体装置の製造方法について図を用いて説明する。
【００８２】
図１０（ａ）に示すように、基板１０上に被エッチング層として積層体２００が形成さ
れる。積層体２００は基板１０上に絶縁層４０と導電層７０が例えばスパッタ法またはＣ
ＶＤ法によって交互に積層することにより形成される。
【００８３】
積層体２００上には、第２マスク層８２が形成される。第２マスク層８２上にはレジス
ト８３が形成される。なお、第２マスク層８２と積層体２００との間に中間層を設けても
良い。中間層は例えば、アモルファスカーボンを主成分として含むアモルファスカーボン
層、炭化ホウ素（ＢＣ）を主成分として含む炭化ホウ素層、窒化ホウ素（ＢＮ）を主成分
として含む窒化ホウ素層、または、アモルファスシリコンを主成分とするアモルファスシ
リコン層である。中間層は例えばプラズマＣＶＤ法で形成される。
【００８４】
第２マスク層８２は、第１の実施形態と同様なアルミニウムまたはアルミニウム化合物
を含む層である。レジスト８３も第１の実施形態と同様である。
【００８５】
図１０（ｂ）に示すように、レジスト８３に対する露光および現像により、レジスト８
３に複数のホール８３ａが形成され、そのホール８３ａが形成されたレジスト８３をマス
クにしたＲＩＥ法により、第２マスク層８２がパターニングされる。複数のホール８２ａ
が第２マスク層８２に形成される（図１１（ａ））。
【００８６】
次に、図１１（ｂ）に示すように、第２マスク層８２をマスクにしたＲＩＥ法により積
層体２００がパターニングされ、複数のメモリホールＭＨが積層体２００に形成される。
この時、積層体２００をエッチングする際のエッチングガスは、フッ素を含むガス、酸化
性ガス、及び珪素と塩素を含むガスである、例えばＣＦ４／Ｏ２／ＳｉＣｌ４ガスが用い
られる。以下、その理由について説明する。
【００８７】
本実施形態の積層体２００は例えばシリコン酸化膜を含む絶縁層とタングステンを含む
導電層とが交互に積層された構造を有する。ＣＦ４／Ｏ２／ＳｉＣｌ４ガスをエッチング
ガスとして用いた場合、図１２に示すように、Ｏ２／ＳｉＣｌ４ガスの反応によって生じ
るＳｉＯ２（堆積物Ｄ）が第２マスク層８２上に堆積し、エッチング時に堆積物Ｄが優先
的にエッチングされるため、より第２マスク層８２のエッチング選択比を向上させること
ができる。
【００８８】
さらには、第２マスク層８２は上述したようにアルミニウムまたはアルミニウム化合物
を含む層である。図１３に示すように、ＣＦ４／Ｏ２／ＳｉＣｌ４ガスを用いた条件下で
のアルミニウム化合物のエッチングレートは極めて低くなっている。つまり、酸化シリコ
ン及びタングステンのアルミニウムまたはアルミニウム化合物に対するエッチング選択比
が高いため、第２マスク層８２をより薄膜化することができる。
【００８９】
なお、エッチングガスの流量は、例えばＣＦ４／Ｏ２／ＳｉＣｌ４＝４０／６０／２４
ｓｃｃｍである。ただし、上記に限定されずフッ素を含むガス、酸素を含むガス、珪素及
び塩素を含むガスの流量比が４０：６０：２４の他の流量を含む。
【００９０】
メモリホール形成後は、図９に示すようにメモリ膜３０、半導体膜２０、コア膜５０を
形成し、本実施形態に係る半導体装置が完成する。
【００９１】
本実施形態に係る半導体装置の製造方法によれば、絶縁層及び導電層からなる積層体の
エッチングマスクとしてアルミニウム化合物を含むマスクを用いることでマスクを薄膜化
することができる。
【００９２】
また、エッチングガスとしてフッ素を含むガス、酸化性ガス、及び珪素と塩素を含むガ
スを用いることで、エッチングマスクの表層に堆積した堆積物が優先的にエッチングされ
、より第２マスク層８２のエッチング選択比を向上させることができる。つまり、よりマ
スク層を薄膜化することができる。さらには絶縁層と導電層のエッチングレートの差が大
きくないため、絶縁層と導電層を一度に加工でき、より生産性を高くすることができる。
【００９３】
なお、上述した堆積物はマスクの表層に堆積するためエッチングを阻害することはない
。
【００９４】
（第３の実施形態）
以下、第３の実施形態について説明する。
【００９５】
第３の実施形態は第２の実施形態と比較して第２マスク層８２の材料が異なる。本実施
形態の半導体装置は第２の実施形態と同様な絶縁層と導電層の積層体でありその製造方法
についても第２の実施形態と同様である。
【００９６】
本実施形態の第２マスク層８２‘は、アルミニウムまたはアルミニウム化合物と、塩化
物の沸点が８００℃以上の金属を含む金属化合物または合金の層である。塩化物の沸点が
８００℃以上の金属とは、例えばクロム（Ｃｒ）である。本実施形態では、第２マスク層
８２’は例えば第１及び第２の実施形態で用いたアルミニウム化合物の層に塩化物の沸点
が８００℃以上の金属であるクロムを添加する。
【００９７】
第２の実施形態で示した半導体装置の製造方法において、第２マスク層８２‘をエッチ
ングマスクとして積層体２００をエッチングする際(図１１（ａ）参照)に、例えばエッチ
ング条件によっては塩素を含むガスの反応が大きくなり、第２マスク層８２のエッチング
レートが大きくなってしまう虞がある。一方で、本実施形態の第２マスク層８２’のよう
に、アルミニウムまたはアルミニウム化合物に例えばクロムを添加することにより、塩素
を含むガスの反応が大きい条件下でも第２マスク層８２‘のエッチングレート抑制するこ
とができる。
【００９８】
以下、その理由について説明する。例えば、第２マスク層８２で用いられるアルミニウ
ムの塩化物（例えば、Ａｌ２Ｃｌ６）の沸点は約１６０℃である。つまり、アルミニウム
の塩化物は揮発しやすいということが考えられる。そのため塩素を含むガスを用いたエッ
チングにおいて、第２マスク層８２のエッチングレートが大きくなる虞がある。一方でク
ロムの塩化物（ＣｒＣｌ２またはＣｒＣｌ３）の沸点はそれぞれ１３０４℃、９４５℃で
ある。そのためクロムのように塩化物の沸点が高い（つまり揮発しにくい）材料を第２マ
スク層８２に添加することによりエッチングレートを抑制できる。
【００９９】
したがって、塩素を含むガスの反応が大きくなる条件下においても、第２の実施形態と
同様の効果を有した半導体装置の製造が可能となる。
【０１００】
なお、第２マスク層８２‘のクロム含有量は例えば２〜６６．７  ａｔｏｍｉｃ ｐｅ
ｒｃｅｎｔが考えられる。
【０１０１】
図１４に、図１３とは異なる条件でのアルミニウムのエッチングレートを示す。横軸は
クロムの含有量（ａｔｏｍｉｃ ｐｅｒｃｅｎｔ）、縦軸はエッチングレート（ｎｍ／ｍ
ｉｎ）である。
【０１０２】
図１４に示すように、ここでの条件ではクロムを０  ａｔｏｍｉｃ ｐｅｒｃｅｎｔ含
む（つまり、クロムを含まない）アルミニウム化合物のエッチングレートは約４１  ｎｍ
／ｍｉｎである。一方で、クロムを２、１５．４、３８．５  ａｔｏｍｉｃｐｅｒｃｅｎ
ｔ含むアルミニウム化合物のエッチングレートはそれぞれ約３０、１２．５、−２８．５
ｎｍ／ｍｉｎであり、いずれの場合もクロムを含まない場合と比較してエッチングレー
トが減少する。
【０１０３】
したがって、少なくともアルミニウム化合物にクロムを２〜６６．７  ａｔｏｍｉｃ 
ｐｅｒｃｅｎｔ含有させることで、エッチングレートを低減させることが可能となり、例
えば塩素を含むガス等によってエッチングレートが大きくなる条件下においても、積層体
２００に対してエッチング選択比の高いマスク材料を得ることが可能となる。
【０１０４】
また、図１５に図１４で挙げた化合物の断面構造をＸ線結晶構造解析した結果を示す。
【０１０５】
図１５に示すように、クロムをそれぞれ２、６６．７  ａｔｏｍｉｃ ｐｅｒｃｅｎｔ
含むアルミニウム化合物の断面は組織化（結晶化）しており、一方で、クロムをそれぞれ
１３．５、１５．４、３８．５  ａｔｏｍｉｃｐｅｒｃｅｎｔ含むアルミニウム化合物の
断面は組織化せず、表面が滑らかである。断面が組織化しているとエッチング時に削られ
やすいという性質を持つ。つまり、望ましくはクロムを１３．５〜３８．５  ａｔｏｍｉ
ｃｐｅｒｃｅｎｔ添加することでさらにエッチング選択比の高いマスク材料を得ることが
できる。
【０１０６】
本実施形態に係る半導体装置の製造方法によれば、積層体２００のエッチングマスクと
してアルミニウムまたはアルミニウム化合物を含む金属に塩化物の沸点が８００℃以上の
金属を加えた金属化合物（例えば、クロムを含有させたアルミニウム化合物）を用いるこ
とで、マスクを薄膜化でき、より生産性を高めることが可能になる。
【０１０７】
なお、第１乃至第３の実施形態で示した半導体装置の構成は一例であり特に限定されな
い。
【０１０８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
【符号の説明】
【０１０９】
１０…基板、２０…半導体膜、３０…メモリ膜、４０…絶縁層、４１…犠牲層、７０…
導電層、８１…第１マスク層、８２…第２マスク層、８３…レジスト、８４…中間層、１
００、２００…積層体
【図１】
2018152418.tif 000003
【図２】
2018152418.tif 000004
【図３】
2018152418.tif 000005
【図４】
2018152418.tif 000006
【図５】
2018152418.tif 000007
【図６】
2018152418.tif 000008
【図７】
2018152418.tif 000009
【図８】
2018152418.tif 000010
【図９】
2018152418.tif 000011
【図１０】
2018152418.tif 000012
【図１１】
2018152418.tif 000013
【図１２】
2018152418.tif 000014
【図１３】
2018152418.tif 000015
【図１４】
2018152418.tif 000016
【図１５】
2018152418.tif 000017