(57)【要約】      （修正有）【課題】最適化されたゲート酸化物厚さを有するプログラマブルメモリデバイスを製造する装置および方法を提供する。【解決手段】集積回路（ＩＣ）ダイ202のプロセッサコアデバイス208のために作成された酸化物ゲート２１８より薄い、ＩＣダイのプログラマブルメモリデバイス206のための酸化物ゲート２１４を作成するために、リソグラフィマスクが用いられる。また、ＩＣダイのプロセッサコアデバイスのために作成された酸化物ゲートより厚くなるように、ＩＣダイのプログラマブルメモリデバイス226のための酸化物ゲートを作成するために、リソグラフィマスクが用いられる。そうすることによって、プログラミング電圧を減少させるかプログラマブルメモリデバイスのデバイス信頼性を向上させる、最適化されたゲート酸化物厚さを有するプログラマブルメモリデバイスが製造される。【選択図】図２
2018110214.tif 000002
【特許請求の範囲】
【請求項１】
集積回路ダイ（ＩＣダイ）のプログラマブルメモリデバイスおよびプロセッサコアデバイスのそれぞれのゲート領域を露光して前記ＩＣダイの入出力デバイス（Ｉ／Ｏデバイス）のゲート領域を塞ぐ段階と、
前記プログラマブルメモリデバイスおよび前記プロセッサコアデバイスの露光されたそれぞれの前記ゲート領域から、酸化物材料の第１の層をエッチングする段階と、
前記ＩＣダイ上に酸化物材料の第２の層を形成する段階であって、前記酸化物材料の第２の層は、前記プログラマブルメモリデバイス、前記プロセッサコアデバイス、および前記Ｉ／Ｏデバイスのそれぞれの前記ゲート領域の表面を覆う、形成する段階と、
前記プログラマブルメモリデバイスの前記ゲート領域を露光して、前記プロセッサコアデバイスおよび前記Ｉ／Ｏデバイスのそれぞれの前記ゲート領域を塞ぐ段階と、
前記プログラマブルメモリデバイスの露光された前記ゲート領域から、前記酸化物材料の第２の層をエッチングする段階と、
前記ＩＣダイ上に酸化物材料の第３の層を形成する段階であって、前記酸化物材料の第３の層は、前記ＩＣダイの前記プログラマブルメモリデバイス、前記プロセッサコアデバイス、および前記Ｉ／Ｏデバイスのそれぞれの前記ゲート領域の表面を覆う、形成する段階と、
を備える、方法。
【請求項２】
前記プログラマブルメモリデバイスの前記ゲート領域上の前記酸化物材料の第３の層の厚さは、前記プロセッサコアデバイスの前記ゲート領域上の前記酸化物材料の第２の層および第３の層の合計の厚さより小さい、請求項１に記載の方法。
【請求項３】
前記ＩＣダイの前記プロセッサコアデバイスおよび前記プログラマブルメモリデバイスのそれぞれの前記ゲート領域を露光して前記ＩＣダイのＩ／Ｏデバイスのゲート領域を塞ぐ前記段階は、フォトレジスト材料を堆積する段階、リソグラフィマスクを通じて光を照射する段階、およびフォトレジスト材料を現像する段階を含む、請求項１または２に記載の方法。
【請求項４】
前記フォトレジスト材料はポジ型フォトレジスト材料である、請求項３に記載の方法。
【請求項５】
前記酸化物材料の第１の層、前記酸化物材料の第２の層、または前記酸化物材料の第３の層を形成する前記段階は、酸窒化シリコン材料の層、二酸化シリコン材料の層、または窒化シリコン材料の層を形成する、請求項１から４のいずれか一項に記載の方法。
【請求項６】
酸化物材料の前記第１の層、前記第２の層、または前記第３の層は、前記ＩＣダイ全体にわたる化学気相成長によって形成される、請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記プログラマブルメモリデバイスの酸化物−ゲートインタフェースにおいて、前記酸化物材料の第３の層に地形学的凹凸を形成する段階を更に備える、請求項１から６のいずれか一項に記載の方法。
【請求項８】
集積回路ダイ（ＩＣダイ）のプログラマブルメモリデバイスおよびプロセッサコアデバイスのそれぞれのゲート領域を露光して前記ＩＣダイの入出力デバイス（Ｉ／Ｏデバイス）のゲート領域を塞ぐ段階と、
前記プログラマブルメモリデバイスおよび前記プロセッサコアデバイスの露光されたそれぞれの前記ゲート領域から、酸化物材料の第１の層をエッチングする段階と、
前記ＩＣダイ上に酸化物材料の第２の層を形成する段階であって、前記酸化物材料の第２の層は、前記プログラマブルメモリデバイス、前記プロセッサコアデバイスおよび前記Ｉ／Ｏデバイスのそれぞれの前記ゲート領域の表面を覆う、形成する段階と、
前記プロセッサコアデバイスの前記ゲート領域を露光して前記プログラマブルメモリデバイスおよび前記Ｉ／Ｏデバイスのそれぞれの前記ゲート領域を塞ぐ段階と、
前記酸化物材料の第２の層を、前記プロセッサコアデバイスの前記露光されたゲート領域からエッチングする段階と、
前記ＩＣダイ上に酸化物材料の第３の層を形成する段階であって、前記酸化物材料の第３の層は、前記ＩＣダイの前記プログラマブルメモリデバイス、前記プロセッサコアデバイス、および前記Ｉ／Ｏデバイスのそれぞれの前記ゲート領域の表面を覆う、形成する段階と、
を備える、方法。
【請求項９】
前記プログラマブルメモリデバイスの前記ゲート領域上の前記酸化物材料の第３の層の厚さは、前記プロセッサコアデバイスの前記ゲート領域上の前記酸化物材料の第２の層および第３の層の合計の厚さより大きい、請求項８に記載の方法。
【請求項１０】
前記プロセッサコアデバイスの前記ゲート領域を露光して前記プログラマブルメモリデバイスおよび前記Ｉ／Ｏデバイスのそれぞれの前記ゲート領域を塞ぐ前記段階は、フォトレジスト材料を堆積する段階、リソグラフィマスクを通じて光を照射する段階、および前記フォトレジスト材料を現像する段階を含む、請求項８または９に記載の方法。
【請求項１１】
前記フォトレジスト材料はポジ型フォトレジスト材料である、請求項１０に記載の方法。
【請求項１２】
前記酸化物材料の第１の層、前記酸化物材料の第２の層、または前記酸化物材料の第３の層を形成する前記段階は、酸窒化シリコン材料の層、二酸化シリコン材料の層、または窒化シリコン材料の層を形成する、請求項８から１１のいずれか一項に記載の方法。
【請求項１３】
前記酸化物材料の第１の層、前記酸化物材料の第２の層、または前記酸化物材料の第３の層は、前記ＩＣダイ全体にわたる化学気相成長によって形成される、請求項８から１２のいずれか一項に記載の方法。
【請求項１４】
前記プログラマブルメモリデバイスの酸化物−ゲートインタフェースにおいて、前記酸化物材料の第３の層に地形学的凹凸を形成する段階を更に備える、請求項８から１３のいずれか一項に記載の方法。
【請求項１５】
第１の厚さの酸化物ゲートを含む入出力デバイス（Ｉ／Ｏデバイス）と、
第２の厚さの酸化物ゲートを含むプロセッサコアデバイスであって、前記プロセッサコアデバイスの前記酸化物ゲートの前記第２の厚さは、前記Ｉ／Ｏデバイスの前記酸化物ゲートの前記第１の厚さと異なる、プロセッサコアデバイスと、
第３の厚さの酸化物ゲートを含む不揮発性プログラマブルメモリデバイスであって、前記不揮発性プログラマブルメモリデバイスの前記酸化物ゲートの前記第３の厚さは、
（ｉ）前記プロセッサコアデバイスの酸化物ゲートの前記第２の厚さと異なり、
（ｉｉ）前記Ｉ／Ｏデバイスの酸化物ゲートの前記第１の厚さと異なる、
不揮発性プログラマブルメモリデバイスと、
前記プロセッサコアデバイスが動作する電圧のおよそ２倍であるプログラミング電圧を用いて、前記不揮発性プログラマブルメモリデバイスのそれぞれの酸化物ゲートを変化させることによって、前記不揮発性プログラマブルメモリデバイスをプログラミングする、メモリデバイスプログラミング回路と、
を備える、集積回路ダイ（ＩＣダイ）。
【請求項１６】
前記不揮発性プログラマブルメモリデバイスの酸化物ゲートの前記第３の厚さは、前記プロセッサコアデバイスの前記酸化物ゲートの前記第２の厚さより薄い、請求項１５に記載のＩＣダイ。
【請求項１７】
前記不揮発性プログラマブルメモリデバイスの前記酸化物ゲートの前記第３の厚さは、前記プロセッサコアデバイスの前記酸化物ゲートの前記第２の厚さより厚い、請求項１５または１６に記載のＩＣダイ。
【請求項１８】
前記不揮発性プログラマブルメモリデバイスは、ワンタイムプログラマブル（ＯＴＰ）メモリデバイス、またはマルチプルタイムプログラマブル（ＭＴＰ）メモリデバイスとして構成される、請求項１５から１７のいずれか一項に記載のＩＣダイ。
【請求項１９】
前記不揮発性プログラマブルメモリデバイスをプログラミングする前記メモリデバイスプログラミング回路は、ビットアドレス情報に基づいて前記不揮発性プログラマブルメモリデバイスをプログラミングする、請求項１５から１８のいずれか一項に記載のＩＣダイ。
【請求項２０】
前記Ｉ／Ｏデバイスの前記酸化物ゲート、前記プロセッサコアデバイスの前記酸化物ゲート、および前記不揮発性プログラマブルメモリデバイスの前記酸化物ゲートは、酸窒化シリコン材料の層、二酸化シリコン材料の層、または窒化シリコン材料の層を用いて形成される、請求項１５から１９のいずれか一項に記載のＩＣダイ。
【発明の詳細な説明】
【背景技術】
【０００１】
出願に関する相互参照
本開示は、２０１６年１０月３１日に出願された米国仮特許出願第６２／４１５，１４５号の優先権を主張し、その開示はその全体が参照により本明細書に組み込まれる。
【０００２】
集積回路（ＩＣ）ダイを作成する従来技術は、単一リソグラフィサイクルに依存して、ＩＣダイのデバイストランジスタの酸化物ゲートをパターン化する。このことは、同様の厚さの酸化物ゲートを有するＩＣダイのデバイストランジスタをもたらし、それは特定の電圧範囲におけるデバイスの機能および性能を支配する。いくつかの場合において、しかし、ＩＣダイのデバイストランジスタは、メモリデバイス、プロセッサコアデバイス、入出力（Ｉ／Ｏ）デバイスなどの、異なるそれぞれの電圧レベルで動作する複数の種類のデバイスをサポートするように構成される。異なるそれぞれの電圧レベルでの複数の種類のデバイストランジスタの正しい動作を確実にするように、ＩＣダイは、低電圧トランジスタデバイスが他の種類のデバイスの高電圧信号によって損害を受けることを防止するように、電圧調整または隔離のための追加の回路をしばしば含む。この調整および保護回路の追加は、しかし、電力、回路の複雑さ、またはＩＣダイの設計空間の観点で高価になり得る。
【発明の概要】
【課題を解決するための手段】
【０００３】
この概要は、詳細な説明および図面において更に説明される主題を導入するように提供される。これに応じて、この概要は、本質的な特徴を記載するものとみなされるべきではなく、請求される主題の範囲を限定するように用いられるべきでもない。
【０００４】
いくつかの態様において、ＩＣダイのプログラマブルメモリデバイスおよびプロセッサコアデバイスのそれぞれのゲート領域を露光し、ＩＣダイのＩ／Ｏデバイスのゲート領域を塞ぐ方法が説明される。プログラマブルメモリデバイスおよびプロセッサコアデバイスの露光されたそれぞれのゲート領域から酸化物材料の第１の層をエッチングした後に、酸化物材料の第２の層がＩＣダイ上に形成される。それから、プログラマブルメモリデバイスのゲート領域が露光され、プロセッサコアデバイスおよびＩ／Ｏデバイスのそれぞれのゲート領域が塞がれる。それから、方法は、プログラマブルメモリデバイスの露光されたゲート領域から酸化物材料の第２の層をエッチングし、その後に、酸化物材料の第３の層がＩＣダイ上に形成される。このことは、ＩＣダイ上において、プロセッサコアデバイスの酸化物ゲートより薄い酸化物ゲートをプログラマブルメモリデバイスに作成するために、有効であり得る。
【０００５】
他の態様において、ＩＣダイのプログラマブルメモリデバイスおよびプロセッサコアデバイスのそれぞれのゲート領域を露光し、ＩＣダイのＩ／Ｏデバイスのゲート領域を塞ぐ方法が説明される。プログラマブルメモリデバイスおよびプロセッサコアデバイスの露光されたそれぞれのゲート領域から酸化物材料の第１の層をエッチングした後に、酸化物材料の第２の層がＩＣダイ上に形成される。それから、プロセッサコアデバイスのゲート領域が露光され、プログラマブルメモリデバイスおよびＩ／Ｏデバイスのそれぞれのゲート領域が塞がれる。それから、方法は、プロセッサコアデバイスの露光されたゲート領域から酸化物材料の第２の層をエッチングし、その後に、酸化物材料の第３の層がＩＣダイ上に形成される。このことは、ＩＣダイ上において、プロセッサコアデバイスの酸化物ゲートより厚い酸化物ゲートをプログラマブルメモリデバイスに作成するために、有効であり得る。
【０００６】
他の態様において、第１の厚さの酸化物ゲートを含むＩ／Ｏデバイス、第２の厚さの酸化物ゲートを含むプロセッサコアデバイス、および第３の厚さの酸化物ゲートを含む不揮発性プログラマブルメモリデバイスを備えるＩＣダイが説明される。不揮発性メモリデバイスの酸化物ゲートの第３の厚さは、Ｉ／Ｏデバイスの酸化物ゲートの第１の厚さ、およびプロセッサコアデバイスの酸化物ゲートの第２の厚さと異なり得る。ＩＣダイは、プロセッサコアデバイスが動作する電圧のおよそ２倍であるプログラミング電圧を用いて不揮発性メモリデバイスのそれぞれの酸化物ゲートを変化させることによって、不揮発性メモリデバイスをプログラミングするように構成されたメモリデバイスプログラミング回路を、また含む。
【０００７】
１または複数の実施形態の詳細が、添付の図面および以下の説明において示される。他の特徴および利点は、説明および図面から、ならびに特許請求の範囲から明白であろう。
【図面の簡単な説明】
【０００８】
最適化されたゲート酸化物厚さを有するメモリデバイスを作成する１または複数の態様の詳細が、以下に説明される。詳細な説明および図面の異なる例における同じ参照符号の使用は、同様の要素を示し得る。
【図１】ＩＣダイを作成するための半導体製造ツールを含む、例示的な動作環境を示す図である。
【図２】１または複数の態様に従う例示的なＩＣダイを示す断面図である。
【図３】ＩＣダイの他の酸化物ゲートより薄いプログラマブルメモリデバイスの酸化物ゲートを作成する、例示的な方法を示す図である。
【図４】ＩＣダイの他の酸化物ゲートより薄いプログラマブルメモリデバイス酸化物ゲートを提供するように作成された、例示的なＩＣダイを示す断面図である。
【図５】ＩＣダイの他の酸化物ゲートより厚いプログラマブルメモリデバイスの酸化物ゲートを作成する、例示的な方法を示す図である。
【図６】ＩＣダイの他の酸化物ゲートより厚いプログラマブルメモリデバイス酸化物ゲートを提供するように作成された、例示的なＩＣダイを示す断面図である。
【図７】複数の種類のＩＣデバイスを含む例示的なＳｏＣコンポーネントを示す図である。
【発明を実施するための形態】
【０００９】
従来技術の集積回路（ＩＣ）ダイ作成は、通常、複数の種類のデバイスとして構成されるトランジスタの酸化物ゲートをパターン化する単一リソグラフィサイクルに依存する。このことは、同じ厚さである複数の種類のデバイスからなる酸化物ゲートをもたらし、そのことは、それぞれの種類のデバイスが異なるそれぞれの動作または性能要件をしばしば有するので、設計の問題および他の障害につながる。例えば、ＩＣダイのトランジスタは、メモリデバイス、プロセッサコアデバイス、および入出力（Ｉ／Ｏ）デバイスとして実施され、それらのすべては異なる動作パラメータを有する。これらの異なる動作パラメータは、ＩＣのいくつかのトランジスタ（例えば、プロセッサコアデバイス）がスイッチングする動作電圧、または、ＩＣの他のトランジスタ（例えば、メモリデバイス）の物理的に変化するゲート構造のためのプログラミング電圧を含み得る。
【００１０】
特に、プログラマブルメモリデバイスをプログラミングする処理は、デバイスのビットを「設定」するために有効な導電性パスを生成するように、プログラマブルメモリデバイスの酸化物ゲート（例えば、電子アンチヒューズ）を物理的に破壊するプログラミング電圧を印加する必要が、しばしばある。プログラマブルメモリデバイスがＩＣダイのプロセッサコアデバイスと同じゲート酸化物厚さを有する場合、プログラマブルメモリデバイスの酸化物ゲートを破壊するために用いられるプログラミング電圧は、プロセッサコアデバイスが機能する電圧より３倍から４倍の倍率で高いものであり得る。ＩＣダイ内でそのような高いプログラミング電圧に適合させることには、ＩＣダイの他の構造への電圧ストレスを軽減するように、通常は、設計上の特別な考慮が伴う。追加的に、ＩＣダイの他の動作電圧より３倍から４倍高いプログラミング電圧を生成することは、ＩＣダイにより高いプログラミング電圧をもたらすために、チャージポンプ回路、指定の外部電力電圧供給装置、追加のプリント回路基板トレース、または専用のＳｏＣコンポーネントピンを必要とし得る。
【００１１】
本開示は、最適化されたゲート酸化物厚さを有するメモリデバイスを作成する装置および技術を記載する。いくつかの態様において、集積回路（ＩＣ）ダイのプロセッサコアデバイス用に作成された酸化物ゲートより薄い、ＩＣダイのプログラマブルメモリデバイス用の酸化物ゲートを作成するように、１または複数のリソグラフィマスクが用いられる。他の態様において、ＩＣダイのプロセッサコアデバイス用に作成された酸化物ゲートより厚くなるように、ＩＣダイのプログラマブルメモリデバイス用の酸化物ゲートを作成するように、１または複数のリソグラフィマスクが用いられる。そうすることによって、プログラミング電圧を減少させ得る、またはプログラマブルメモリデバイスのデバイス信頼性を増加させ得る、最適化されたゲート酸化物厚さを有するプログラマブルメモリデバイスが、製造され得る。
【００１２】
本明細書で説明されるこれらの、および他の態様では、複数のリソグラフィサイクルによって、それぞれ異なる厚さの酸化物ゲートを有する、複数の種類のデバイスを含むＩＣダイの作成が実施され得る。いくつかの場合において、ワンタイムプログラマブル（ＯＴＰ）メモリ、またはマルチプルタイムプログラマブル（ＭＴＰ）メモリなどの、プログラマブルメモリデバイスの酸化物ゲートは、より低いプログラミング電圧、または低減されたゲートリークのために最適化された厚さで形成される。代替的または追加的に、複数のリソグラフィサイクルの１つが、プログラミング特性を強化するために、酸化物ゲートインタフェースなどの、プログラマブルメモリデバイスの他の表面トポグラフィを最適化するように用いられ得る。
【００１３】
以下の説明は、動作環境と、動作環境に採用され得る技術と、動作環境のコンポーネントが具現化され得るシステムオンチップ（ＳｏＣ）と、を記載する。本開示の文脈においては、例としてのみ、動作環境が参照される。
【００１４】
動作環境
図１は、１または複数の態様に従って、リソグラフィツール１０２、エッチングツール１０４、および堆積ツール１０６を含む例示的な動作環境１００を示す。一般的に、これらのツールは、半導体ウェハ１０８を処理して、半導体ウェハ１０８上に集積回路（ＩＣ）のデバイスおよび回路を作成する。パターン化および作成の後、半導体ウェハ１０８は切断または単体化されて、システムオンチップ（ＳｏＣ）コンポーネント、特定用途向け集積回路（ＡＳＩＣ）コンポーネント、システムインパッケージ（ＳＩＰ）コンポーネント、メモリコンポーネント、マイクロプロセッサコンポーネントなどの、任意の適切な種類のコンポーネントに組み込むための個々のＩＣダイとされ得る。
【００１５】
一般的に、リソグラフィツール１０２は、半導体ウェハ１０８上にフォトレジスト材料の層をパターン化するための機構および制御を含む。いくつかの場合において、リソグラフィツール１０２は、あらかじめ定義されたパターンで半導体ウェハ１０８上のフォトレジスト材料の層を変化させるか、または修正するように設定可能である。この例において、リソグラフィツール１０２は、リソグラフィ動作を実施するための、制御システム１１０、光源１１２、ウェハ機構１１４、およびマスク機構１１６を含む。制御システム１１０は、光照射強度と、光照射露出時間と、ウェハ機構１１４またはマスク機構１１６によるマスク１１８、１２０に対する半導体ウェハ１０８のアライメントと、などのフォトレジスト材料の層をパターン化するためのパラメータを確立および維持するように構成されている。リソグラフィツール１０２のハードウェアベースのプロセッサ（図示せず）は、制御システム１１０またはそれと関連づけられたユーザインタフェースを実施するための、メモリデバイスからのプロセッサ実行可能命令を実行し得る。フォトレジスト材料の層をパターン化するように、光源１１２（またはエネルギー源）は、マスクを通して、紫外線（ＵＶ）光、極端紫外線（ＥＵＶ）光、Ｘ線照射、イオンビームなどの、任意の適切な種類の光または放射線を照射する。
【００１６】
動作環境１００の文脈において、リソグラフィツール１０２は、半導体ウェハ処理ラインの一部として構成され、リソグラフィツール１０２は、最終製品に向けての仕掛品（ＷＩＰ）半導体ウェハとして、半導体ウェハ１０８を受け入れおよび処理する。半導体ウェハ１０８は、半導体ウェハ１０８上に複数のＩＣダイのようなものを作成するように処理され得る、半導体材料の複数の層を含む。通常、リソグラフィツール１０２は、フォトレジスト材料の層でコーティングされた半導体ウェハ１０８を受け入れる。このような場合において、フォトレジスト材料の層は、そこからＩＣダイのフィーチャーが作成されるべき、半導体材料の最も最近に堆積した層を覆い得る。
【００１７】
半導体材料の堆積層は、ＩＣダイ上に作成されるべきフィーチャーの、必須の電気的または物理的性能特性を提供するように構成される、電気的または物理的属性を有する誘電体または導電体材料などの、任意の適切な種類の材料を含み得る。半導体材料の層にわたってフォトレジスト材料の層をパターン化するように、光（またはエネルギー）が、フォトレジスト材料の層のいくつかの部分の照射を許容する。一方、フォトレジスト材料の層の他の部分の照射を回避するように構成されるマスクを通して、光源１１２から照射される。図１に図示されるように、複数のマスク１１８、１２０が利用可能であり、それぞれのマスクが特定のリソグラフィサイクルまたはフィーチャーの組のためのものである。例として、第１のマスク１１８は、第１のリソグラフィサイクルの最中に半導体ウェハ１０８上に第１の組のフィーチャーを作成するように特定のパターンを生成し得、第２のマスク１２０は、第２のリソグラフィサイクルの最中に半導体ウェハ１０８上に第２の組のフィーチャーを作成するように別のパターンを生成し得る。
【００１８】
半導体材料の層を覆うフォトレジスト材料の層をパターン化するように、光源１１２がマスク１１８、１２０の１つを通じて光を照射した後、半導体ウェハ１０８は、更なる処理のために、望ましくないフォトレジストを除去して半導体材料の層の部分を露光するように、現像ツール（図示せず）において現像される。ポジ型フォトレジスト材料が用いられ得、その場合、フォトレジスト材料の照射された部分の一部分が、現像されたときに可溶になり、現像液を用いて除去される。あるいは、ネガ型フォトレジスト材料が用いられ得、その場合、フォトレジスト材料の照射されなかった部分が、現像されたときに可溶になり、現像液を用いて除去される。
【００１９】
この例において、動作環境１００のエッチングツール１０４は、半導体ウェハが現像された後に半導体ウェハ１０８を受け入れおよび処理するように構成される。エッチングツール１０４は、エッチング工程を通じて、半導体ウェハ１０８の表面から半導体材料を除去するための機構および制御を含む。エッチングツール１０４は、様々なエッチング動作を実施するように、制御システム１２２、エッチングチャンバ１２４、ウェハ機構１２６、および流体機構１２８を含む。制御システム１２２は、エッチングのためのパラメータを確立および維持する。いくつかの場合において、エッチングツール１０４のハードウェアベースのプロセッサは、制御システム１２２またはそれと関連づけられたユーザインタフェースを実施するための、メモリデバイスからのプロセッサ実行可能命令を実行する。エッチングチャンバ１２４は、半導体ウェハ１０８が配置されて液体薬品およびプラズマガスなどのエッチング液に露光される、チャンバである。ウェハ機構１２６は、エッチングチャンバ１２４の中に、およびその外に、半導体ウェハ１０８を運ぶ。エッチングを促すように、エッチングツール１０４の流体機構１２８は、エッチング液をチャンバに分散させる。
【００２０】
半導体材料の層の一部分が、マスク１１８またはマスク１２０のいずれかによって定められたパターンに従って露光された、半導体ウェハ１０８は、エッチングのためにエッチングツール１０４に差し出される。エッチング工程の最中、半導体ウェハ１０８上の半導体材料の層の露光された部分（例えば、半導体ウェハ１０８が現像された後に、フォトレジスト材料によってコーティングされたままではない半導体材料の層の部分）が除去される。半導体材料の層の露光されなかった部分（例えば、半導体ウェハ１０８が現像された後に、フォトレジスト材料によってコーティングされたままの半導体材料の層の部分）は、保護され、除去されない。エッチング後、半導体ウェハ１０８は、アッシングツール（図示せず）に差し出され、そこではすべての残りのフォトレジストが半導体ウェハ１０８から除去される。
【００２１】
動作環境１００の堆積ツール１０６は、アッシングツールによるフォトレジストの除去後に、半導体ウェハ１０８を受け入れるように構成される。一般的に、堆積ツール１０６は、半導体ウェハ上に半導体材料の層を堆積させるための機構および制御を含む。この例において、堆積ツール１０６は制御システム１３０、堆積チャンバ１３２、ウェハ機構１３４、流体機構１３６、および熱的機構１３８を含む。制御システム１３０は、堆積工程のためのパラメータを確立および維持し、様々な堆積動作を実施するように堆積ツール１０６の他のコンポーネントを制御し得る。いくつかの場合において、堆積ツール１０６のハードウェアベースのプロセッサ（図示せず）は、制御システム１３０またはそれと関連づけられたユーザインタフェースを実施するための、メモリデバイスからのプロセッサ実行可能命令を実行する。
【００２２】
堆積チャンバ１３２は、半導体ウェハ１０８がウェハ機構１３４によって配置されるチャンバである。堆積チャンバ１３２において、半導体ウェハ１０８は、ウェハ上に半導体材料の層を堆積させるのに有効な、環境条件（例えば、温度および圧力）および材料にさらされる。堆積工程の最中、流体機構は通常、半導体ウェハ１０８上への堆積のためのガス状または化学的な蒸気の形態の流体を、チャンバに導入する。堆積工程の最中、熱的機構１３８は、堆積チャンバ１３２における熱的な環境条件と、圧力などの他の環境条件とを確立および制御する。堆積工程は、全体または一部として、任意の適切な種類の半導体またはデバイス構造（例えば、トランジスタまたはダイオード）を形成するように実施され得る。いくつかの場合において、半導体ウェハ１０８上に堆積される材料の層は、半導体ウェハ上に具現化されたデバイスのためにトランジスタゲート機能を提供する属性を有するか、当該機能を提供するように構成される。材料のそのような層は、例えば、酸窒化シリコン材料の層、二酸化シリコン材料の層、または窒化シリコン材料の層であり得る。
【００２３】
動作環境１００の文脈において、半導体ウェハ１０８は、半導体材料の新しい層を堆積させるように堆積ツール１０６に差し出される。いくつかの場合において、半導体ウェハ１０８は、半導体材料の以前の層の一部分が残っている状態で、差し出される。半導体ウェハ１０８上に作成されているフィーチャーに応じて、半導体材料の以前の層は、ＩＣダイ上に作成されるべきフィーチャーに関する、必須の電気的または物理的性能特性を提供するように構成される、電気的または物理的属性を有する誘電体または導電体材料であり得る。堆積ツール１０６を用いた、半導体材料の新しい層の堆積後、追加のリソグラフィサイクルによる追加のパターン化のために、コーティングツール（図示せず）を用いて、フォトレジスト材料の別の層が半導体ウェハ１０８に加えられ得る。半導体ウェハ１０８上に具現化されたデバイスを構成または定義するように、任意の適切な数のリソグラフィ、エッチング、または堆積動作を行うために、動作環境のこれらのツールが実施され得る。
【００２４】
図２は、２００において、概して１または複数の態様に従って製造されたＩＣダイの例の断面図を示す。この例において、第１のＩＣダイ２０２は、他のデバイスの酸化物ゲートより薄い最適化された酸化物ゲートフィーチャーを有するデバイスを含み、第２のＩＣダイ２０４は、他のデバイスの酸化物ゲートより厚い最適化された酸化物ゲートフィーチャーを有するデバイスを含む。いくつかの態様において、動作環境１００のツールは、ＩＣダイ２０２および２０４の、最適化された酸化物ゲートフィーチャーなどの様々なフィーチャーを提供するために用いられる。これらのゲートフィーチャーの実施形態および用途は様々であり、開示を通じて説明される。
【００２５】
図２に示されるように、ＩＣダイ２０２は、プログラマブルメモリデバイス２０６、プロセッサコアデバイス２０８、および入出力（Ｉ／Ｏ）デバイス２１０として構成される、複数のそれぞれの装置のためのトランジスタゲート構造に向けられたフィーチャーを含む。プログラマブルメモリデバイス２０６は、金属ゲート２１２および酸化物ゲート２１４によって、またはそれらを用いてプログラミングされ得、それらはいくつかの場合には、プログラマブルメモリデバイス２０６を通る導電性パスを形成するように、プログラミング電圧によって破壊され得る。プロセッサコアデバイス２０８は、それによってプロセッサコアデバイス２０８の動作が制御される金属ゲート２１６および酸化物ゲート２１８を有する、トランジスタ構造に向けられたフィーチャーをまた含む。同様に、ＩＣダイの外部の回路へのインタフェースまたは接続状態を提供するＩ／Ｏデバイス２１０は、金属ゲート２２０および酸化物ゲート２２２を含むトランジスタ構造を利用する。代替的または追加的に、ＩＣダイ２０２は、デバイスを互いから、またはＩＣダイの他の部分から電気的に隔離させるように、シャロートレンチアイソレーション（ＳＴＩ）フィーチャー２２４−１から２２４−４などの非トランジスタフィーチャーを含み得る。
【００２６】
いくつかの態様において、ＩＣダイ２０２の酸化物ゲート２１４、２１８および２２２は、図１に関して説明されたツールで作成される。例えば、マスク１１８、１２０は、プログラマブルメモリデバイス酸化物ゲート２１４がプロセッサコアデバイス酸化物ゲート２１８より物理的に薄くなるようにＩＣダイ２０２を作成するように、構成され得る。そうするように、第１のマスク１１８は、プログラマブルメモリデバイスのゲート領域を覆うフォトレジスト材料の層の部分で照射光を露光させるように、また、プロセッサコアデバイスのゲート領域を覆うフォトレジスト材料の層の部分で照射光を露光させるように、構成され得る。また、この配置の一部として、第１のマスク１１８は、Ｉ／Ｏデバイスのゲート領域を覆うフォトレジスト材料の層の部分から照射光を塞ぎ得る。
【００２７】
ＩＣダイ２０２を提供するように、第２のマスク１２０は、プログラマブルメモリデバイスのゲート領域を覆うフォトレジスト材料の層の部分で照射光を露光させるように構成され得る。また、この配置の一部として、第２のマスクは、プロセッサコアデバイスのゲート領域を覆うフォトレジスト材料の層の部分から照射光を塞ぎ得、また、Ｉ／Ｏデバイスのゲート領域を覆うフォトレジスト材料の層の部分から照射光を塞ぎ得る。そのように構成されたマスク１１８、１２０によって２つのマスキングサイクルを実行することで、プロセッサコアデバイス酸化物ゲート２１８より物理的に薄いプログラマブルメモリデバイス酸化物ゲート２１４を提供し得る。プログラマブルメモリデバイスの、より薄い酸化物ゲート２１４は、プログラマブルメモリデバイス２０６が、従来実施されるプログラマブルメモリデバイスのプログラミング電圧（例えば、およそ４ボルト）より低いプログラミング電圧（例えば、およそ２ボルト）でプログラミングされることを可能にし得る。
【００２８】
別の例として、複数のそれぞれの装置のためのトランジスタ構造を含む図２のＩＣダイ２０４を考慮する。ここで、トランジスタはプログラマブルメモリデバイス２２６、プロセッサコアデバイス２２８、および入出力（Ｉ／Ｏ）デバイス２３０として構成される。プログラマブルメモリデバイス２２６は、金属ゲート２３２および酸化物ゲート２３４を含むトランジスタフィーチャーによって、またはそれらを用いてプログラミングされ得、それはいくつかの場合には、プログラマブルメモリデバイス２２６を通る導電性パスを形成するように、プログラミング電圧によって破壊され得る。プロセッサコアデバイス２２８は、金属ゲート２３６および酸化物ゲート２３８を含むトランジスタを用いて制御され得る。同様に、ＩＣダイの外部の回路へのインタフェースまたは接続状態を提供するＩ／Ｏデバイス２４０のトランジスタは、金属ゲート２３０および酸化物ゲート２４２を含み得る。代替的または追加的に、ＩＣダイ２０４は、デバイスを互いから、またはＩＣダイの他の部分から電気的に隔離させるように、シャロートレンチアイソレーション（ＳＴＩ）フィーチャー２４４−１から２４４−４などの非トランジスタフィーチャーを含み得る。
【００２９】
いくつかの態様において、ＩＣダイ２０４の酸化物ゲート２３４、２３８および２４２は、図１に関して説明されたツールで作成される。例えば、マスク１１８、１２０は、プログラマブルメモリデバイス酸化物ゲート２３４がプロセッサコアデバイス酸化物ゲート２３８より物理的に厚くなるように、ＩＣダイ２０４を作成するように構成され得る。そうするように、第１のマスク１１８は、プログラマブルメモリデバイスのゲート領域を覆うフォトレジスト材料の層の部分で照射光を露光させるように、また、プロセッサコアデバイスのゲート領域を覆うフォトレジスト材料の層の部分で照射光を露光させるように、構成され得る。また、この配置の一部として、第１のマスク１１８は、Ｉ／Ｏデバイスのゲート領域を覆うフォトレジスト材料の層の部分から照射光を塞ぎ得る。
【００３０】
ＩＣダイ２０４を提供するように、第２のマスク１２０は、プロセッサコアデバイスのゲート領域を覆うフォトレジスト材料の層の部分で照射光を露光させるように構成され得る。また、この配置の一部として、第２のマスク１２０は、プロセッサコアデバイスのゲート領域を覆うフォトレジスト材料の層の部分から照射光を塞ぎ得、また、Ｉ／Ｏデバイスのゲート領域を覆うフォトレジスト材料の層の部分から照射光を塞ぎ得る。そのように構成されたマスク１１８、１２０によって２つのマスキングサイクルを実行することで、プロセッサコアデバイス酸化物ゲート２３８より物理的に厚い酸化物ゲート２３４を有するプログラマブルメモリデバイスを提供し得る。プログラマブルメモリデバイス２２６の、より厚い酸化物ゲート２３４は、プログラマブルメモリデバイスのゲートリークを減少させ得る。
【００３１】
ゲート酸化物厚さを最適化する技術以下の説明は、ゲート酸化物厚さを最適化する技術を記載する。いくつかの場合において、半導体ウェハ１０８などの半導体ウェハ上に作成されるプログラマブルメモリデバイスの、ゲート酸化物厚さを最適化するために当該技術が実施される。これらの技術は、リソグラフィツール１０２、エッチングツール１０４、堆積ツール１０６、ならびに／またはマスク１１８および１２０などの、本明細書で説明された環境およびエンティティのいずれかを用いて実施され得る。これらの技術は、図３および図５に図示された方法を含み、そのそれぞれは、１または複数のエンティティによって実行される動作の組として示される。これらの方法において、動作の順序は必ずしも示されたものに限られない。むしろ、本明細書に説明された様々な態様を実施するために、動作のいずれかが繰り返され、スキップされ、置き換えられ、または再び順序づけられ得る。更に、これらの方法は、同じエンティティ、独立したエンティティ、またはそれらの任意の組み合わせのいずれによって実行されても、全体としてまたは一部として、互いと共に用いられ得る。以下の説明の部分において、例として、図１の動作環境１００および図２のエンティティが参照される。そのような参照は、説明された態様を動作環境１００に限定するものとみなされるべきではなく、むしろ、種々の例の１つを示すものとみなされるべきである。
【００３２】
図３は、図１のリソグラフィツール１０２、エッチングツール１０４、および堆積ツール１０６によって実行される動作を含む、ＩＣダイの他の酸化物ゲートより薄いプログラマブルメモリデバイスの酸化物ゲートを作成する例示的な方法３００を示す。
【００３３】
３０２において、半導体ウェハ上に作成されたＩＣダイの、プログラマブルメモリデバイスおよびプロセッサデバイスのゲート領域が露光され、ＩＣダイのＩ／Ｏデバイスのゲート領域が塞がれる。いくつかの場合において、リソグラフィマスクは、半導体ウェハでＩＣダイがリソグラフィツールのマスク機構またはウェハ機構によって具現化される、その半導体ウェハに対して配置される。一般的に、半導体ウェハは、ＩＣダイ用のプログラマブルメモリデバイス、プロセッサデバイス、およびＩ／Ｏデバイスのそれぞれのフィーチャーを提供するように構成されるシリコン基板を含む。半導体ウェハは、酸化物材料の層と、酸化物材料の層を覆うフォトレジスト材料の層とをまた含み得る。リソグラフィマスクを通って照射される光または他のエネルギーは、ＩＣダイのプログラマブルメモリデバイスおよびプロセッサデバイスのゲート領域を覆うものなどの、フォトレジスト材料の露光された部分と相互作用し得る。光またはエネルギーに露光された後、それから半導体ウェハはフォトレジスト材料の部分を除去するように現像され得、下層の酸化物材料の各部分のエッチングを可能にする。３０２で、１つより多くのリソグラフィマスクを用いて、領域の露光および塞ぎが実行されることも可能である。
【００３４】
例として、作成の様々な段階における半導体ウェハが図示される図４を考慮する。４００に示されるように、半導体ウェハ１０８は、リソグラフィツール１０２の光源１１２から照射される光４０２を用いてパターン化される。半導体ウェハ１０８は、以前の製造工程によって１または複数のＩＣダイを有するように構成されたシリコン基板４０４を含み、それぞれのＩＣダイは、少なくともプログラマブルメモリデバイスゲート領域４０６、プロセッサコアデバイスゲート領域４０８、およびＩ／Ｏデバイスゲート領域４１０を含む。ここで、半導体ウェハ１０８は、酸化物材料の第１の層４１２およびフォトレジスト材料の第１の層４１４で受け取られる。リソグラフィツール１０２において、半導体ウェハ１０８は第１のマスク１１８に対して配置される。この例において、第１のマスク１１８は、照射光４０２が、第１のマスク１１８を通って照射し、少なくともプログラマブルメモリデバイスゲート領域４０６およびプロセッサコアデバイスゲート領域４０８を覆う、フォトレジスト材料の第１の層４１４の一部分と相互作用することを可能にするように構成される。第１のマスク１１８は、Ｉ／Ｏデバイスゲート領域４１０を覆うものなどのフォトレジスト材料の第１の層４１４の他の部分に、照射光４０２が第１のマスク１１８を通って照射することを、遮光部４１６によって防止するようにも構成される。
【００３５】
４００に示されるように、遮光部４１６は、光源１１２からＩ／Ｏデバイスゲート領域４１０を塞ぎ（例えば、覆うかまたはブロックする）、照射光４０２がＩ／Ｏデバイスゲート領域４１０を覆うフォトレジスト材料の第１の層４１４と相互作用することを防止する。半導体ウェハ１０８が照射光４０２によってパターン化された後、半導体ウェハ１０８は、現像ツール（図示せず）によって現像され、フォトレジスト材料の第１の層４１４の部分が除去される。いくつかの場合において、フォトレジスト材料の第１の層４１４は性質がポジ型であり、半導体ウェハ１０８が現像されたとき、照射光４０２と相互作用したフォトレジスト材料の第１の層４１４の部分が現像液によって溶解され、除去される。他の場合において、フォトレジスト材料の第１の層４１４は性質がネガ型であり、半導体ウェハ１０８が現像されたとき、照射光４０２と相互作用しなかったフォトレジスト材料の第１の層４１４の部分が現像液によって溶解され、除去される。このような場合において、第１のマスク１１８のパターンは、Ｉ／Ｏデバイスゲート領域４１０が照射光４０２に露光されるように、図４に示されるものから反転され得る。
【００３６】
３０４において、酸化物材料の第１の層は、ＩＣダイのプログラマブルメモリデバイスおよびプロセッサコアデバイスの露光されたゲート領域からエッチングされる。酸化物材料は、フォトレジスト材料を除去することによって露光されたＩＣダイの他の部分からもエッチングされる。一般的に、酸化物材料は、ＩＣダイが具現化される半導体ウェハから、液体薬品、プラズマガスなどの任意の適切なエッチング液を用いてエッチングされ得る。代替的または追加的に、半導体ウェハはエッチング後にアッシングツールに差し出され得、その場合、ＩＣダイ上に残っているフォトレジストが除去され得る。
【００３７】
説明中の例を継続し、４１８に示されるように、半導体ウェハ１０８はエッチングツール１０４によってエッチングされ、フォトレジスト材料の第１の層４１４の、以前に露光された部分によって覆われていた酸化物材料の第１の層４１２の部分を除去する。ここで、４１８は、フォトレジスト材料の第１の層４１４がポジ型フォトレジスト材料であることに起因する半導体ウェハ１０８の状態を示す。ポジ型フォトレジスト材料の露光された部分は、下層の酸化物材料がウェハの表面からエッチングされることを許容するように現像されたものである。
【００３８】
現像された部分とは対照的に、光４０２によって照射されなかったフォトレジスト材料の第１の層４１４の部分４２０は、Ｉ／Ｏデバイスゲート領域４１０を覆う酸化物材料の第１の層４１２の各部分４２２を、半導体ウェハ１０８の表面からエッチングで取り除かれることから保護する。そのようなものとして、酸化物材料の第１の層４１２の部分４２２は、半導体ウェハ１０８上に残り、Ｉ／Ｏゲートデバイス領域４１０を覆ってベース酸化物層を形成する。酸化物材料の第１の層４１２の保護されない部分を半導体ウェハ１０８からエッチングした後、アッシングツールは、Ｉ／Ｏゲートデバイス領域４１０を覆うフォトレジスト材料の第１の層４１４の部分４２０など、照射されなかったフォトレジスト材料の第１の層４１４の残っている部分を除去する。
【００３９】
３０６において、ＩＣダイのプログラマブルメモリデバイス、プロセッサコアデバイス、およびＩ／Ｏデバイスのゲート領域を覆う、酸化物材料の第２の層が形成される。この酸化物材料の第２の層は、ＩＣダイの表面上に全面的に形成され、堆積させられ、または成長させられ得る。本例の文脈において、および４２４に示されるように、酸化物材料の第２の層４２６は半導体ウェハ１０８の表面上に堆積ツール１０６によって堆積される。ここで、酸化物材料の第２の層４２６が、酸化物材料の第１の層４１２が残っている部分４２２上の４２８に形成されることに起因して、酸化物材料の第２の層４２６はＩ／Ｏゲートデバイス領域４１０上で、より厚いことに留意されたい。
【００４０】
３０８において、ＩＣダイのプログラマブルメモリデバイスのゲート領域は露光され、ＩＣダイのプロセッサコアデバイスおよびＩ／Ｏデバイスのゲート領域が塞がれる。いくつかの場合において、１または複数のリソグラフィマスクが、半導体ウェハでＩＣダイがリソグラフィツールのマスク機構またはウェハ機構によって具現化される、その半導体ウェハに対して配置される。半導体ウェハは、酸化物材料の層と、酸化物材料を覆うフォトレジスト材料の層とをまた含み得る。１または複数のリソグラフィマスクを通して照射される光または他のエネルギーは、ＩＣダイのプログラマブルメモリデバイスのゲート領域を覆う部分などの、フォトレジスト材料の露光された部分と相互作用し得る。光またはエネルギーに露光された後、それから半導体ウェハはフォトレジスト材料の部分を除去するように現像され得、下層の酸化物材料の各部分のエッチングを可能にする。
【００４１】
説明中の例を継続し、４３０で示されるように、半導体ウェハ１０８はリソグラフィツール１０２の光源１１２から照射される光４０２によってパターン化される。ここで、４２４で示される状態と、４３０で示される状態との間で、半導体ウェハ１０８はコーティングツール（図示せず）によって加えられたフォトレジスト材料の第２の層４３２で受け取られると仮定する。４３０において、第２のマスク１２０は、照射光４０２が遮光領域４３４および４３６を通って照射することを防止するように構成される。照射光４０２は、プログラマブルメモリデバイスゲート領域４０６を覆う、フォトレジスト材料の第２の層４３２の一部分と相互作用し、プロセッサコアデバイスゲート領域４０８またはＩ／Ｏデバイスゲート領域４１０を覆う、フォトレジスト材料の第２の層４３２の一部分とは相互作用しない。
【００４２】
段階４３０の後で、半導体ウェハ１０８は、フォトレジスト材料の第２の層４３２の部分を除去するように現像ツール（図示せず）において現像される。いくつかの場合において、フォトレジスト材料の第２の層４３２は性質がポジ型であり、半導体ウェハ１０８が現像されたとき、照射光４０２と相互作用したフォトレジスト材料の第２の層４３２の部分は現像液によって溶解され、除去される。他の場合において、フォトレジスト材料の第２の層４３２は性質がネガ型であり、半導体ウェハ１０８が現像されたとき、照射光４０２と相互作用しなかったフォトレジスト材料の第２の層４３２の部分は現像液によって溶解され、除去される。このような場合において、第２のマスク１２０のパターンは、デバイスプロセッサゲート領域４０８およびＩ／Ｏデバイスゲート領域４１０を覆うフォトレジスト材料の第２の層４３２の部分が照射光４０２に露光されるように、図４に示されるものから反転され得る。
【００４３】
３１０において、酸化物材料の第２の層はＩＣダイのプログラマブルメモリデバイスの露光されたゲート領域からエッチングされる。酸化物材料の第２の層は、フォトレジスト材料の第２の層を除去することによって露光されたＩＣダイの他の部分からもエッチングされる。一般的に、酸化物材料は、ＩＣダイが具現化される半導体ウェハから、液体薬品、プラズマガスなどの任意の適切なエッチング液を用いてエッチングされ得る。代替的または追加的に、半導体ウェハはエッチング後にアッシングツールに差し出され得、その場合、ＩＣダイ上に残っているフォトレジストが除去され得る。
【００４４】
本例の文脈において、および４３８に示されるように、半導体ウェハ１０８はエッチングツール１０４によってエッチングされる。４３８でのエッチングの最中、メモリデバイスゲート領域４０６が露光され、一方、プロセッサコアデバイスゲート領域４０８およびＩ／Ｏデバイスゲート領域４１０は、フォトレジスト材料の第２の層４３２の各部分４４０、４４２によってエッチングから保護される。ここで、４３８は、フォトレジスト材料の第２の層４３２がポジ型フォトレジスト材料であることに起因する半導体ウェハの状態を示す。ポジ型フォトレジスト材料の露光された部分は、下層の酸化物材料がウェハの表面からエッチングされることを許容するように現像されたものである。
【００４５】
現像された部分とは対照的に、光４０２によって照射されなかったフォトレジスト材料の第２の層４３２の部分４４０、４４２は、プロセッサデバイスゲート領域４０８およびＩ／Ｏデバイスゲート領域４１０を覆う酸化物材料の層の各部分４４４、４４６を、半導体ウェハ１０８からエッチングで取り除かれることから保護する。そのようなものとして、酸化物材料のこれらの部分４４４、４４６は半導体ウェハ１０８上に残り、プロセッサデバイスゲート領域４０８およびＩ／Ｏデバイスゲート領域４１０を覆って酸化物層を形成するか、または酸化物層の厚さを増加させる。酸化物材料４２６の層の保護されない部分を半導体ウェハ１０８からエッチングした後、アッシングツールは、フォトレジスト材料の第２の層４３２の部分４４０、４４２など、照射されなかったフォトレジスト材料の第２の層４３２の残っている部分を除去する。
【００４６】
３１２において、ＩＣダイのプログラマブルメモリデバイス、プロセッサコアデバイス、およびＩ／Ｏデバイスのそれぞれのゲート領域を覆う、酸化物材料の第３の層が形成される。この酸化物材料の第３の層は、ＩＣダイの表面上に全面的に形成され、堆積させられ、または成長させられ得る。本例の終わりに、および４４８に示されるように、酸化物材料の第３の層４５０は半導体ウェハ１０８に堆積ツール１０６によって堆積される。方法３００の動作の結果として、プログラマブルメモリデバイスゲート領域４０６を覆う酸化物材料４５０は、第１の厚さ４５２を有するプログラマブルメモリデバイス用に最適化される。第１の厚さ４５２は、第２の厚さ、すなわち、プロセッサコアデバイスゲート領域４０８を覆う酸化物材料４５６の組み合わせられた層の合計の厚さ４５４より薄い。このことは、プログラマブルメモリデバイスのプログラミング電圧が、他の従来実施されたメモリデバイスより低くなるように、最適化されたゲート酸化物厚さを有するプログラマブルメモリデバイスを提供する点で有効であり得る。このように、最適化されたゲート酸化物厚さを有するプログラマブルメモリデバイスに関連するプログラミング回路は、より低いダイ上電圧で生成および動作するように実施され得る。このことは、次に、プログラミング回路の複雑さ、隔離、およびコストを減少させ得、それによって、ＩＣダイが、より低いコスト、より小さいシリコン設置面積、およびより小さい電力消費で実施されることを可能にする。代替的または追加的に、後続の製造工程は、プログラマブルメモリデバイスの酸化物ゲートを、より低いプログラミング電圧のために更に最適化するように、プログラマブルメモリデバイスの酸化物ゲートインタフェースにおいてトポロジー的凹凸を形成し得る。
【００４７】
図５は、ＩＣダイの他の酸化物ゲートより厚い、プログラマブルメモリデバイスの酸化物ゲートを作成する例示的な方法５００を示す。動作は、図１のリソグラフィツール１０２、エッチングツール１０４、および堆積ツール１０６によって実行され得る。
【００４８】
５０２において、半導体ウェハ上に作成されたＩＣダイの、プログラマブルメモリデバイスおよびプロセッサデバイスのゲート領域が露光され、Ｉ／Ｏデバイスのゲート領域が塞がれる。いくつかの場合において、１または複数のリソグラフィマスクは、リソグラフィツールのマスク機構またはウェハ機構によるＩＣダイを含む、半導体ウェハに対して配置される。一般的に、半導体ウェハは、ＩＣダイ用のプログラマブルメモリデバイス、プロセッサデバイス、およびＩ／Ｏデバイスのそれぞれのフィーチャーを提供するように構成されるシリコン基板を含む。半導体ウェハは、酸化物材料の層と、酸化物材料の層を覆うフォトレジスト材料の層とをまた含み得る。リソグラフィマスクを通って照射される光または他のエネルギーは、ＩＣダイのプログラマブルメモリデバイスおよびプロセッサデバイスのゲート領域を覆うものなどの、フォトレジスト材料の露光された部分と相互作用し得る。光またはエネルギーに露光された後、それから半導体ウェハはフォトレジスト材料の部分を除去するように現像され得、下層の酸化物材料の各部分のエッチングを可能にする。
【００４９】
例として、作成の様々な段階における半導体ウェハが図示される図６を考慮する。６００に示されるように、半導体ウェハ１０８は、リソグラフィツール１０２の光源１１２から照射される光６０２を用いてパターン化される。半導体ウェハ１０８は、以前の製造工程によって１または複数のＩＣダイを有するように構成されたシリコン基板６０４を含み、それぞれのＩＣダイは、少なくともプログラマブルメモリデバイスゲート領域６０６、プロセッサコアデバイスゲート領域６０８、およびＩ／Ｏデバイスゲート領域６１０を含む。ここで、半導体ウェハ１０８は、酸化物材料の第１の層６１２およびフォトレジスト材料の第１の層６１４で受け取られる。リソグラフィツール１０２において、半導体ウェハ１０８は第１のマスク１１８に対して配置される。この例において、第１のマスク１１８は、照射光６０２が、第１のマスク１１８を通って照射し、少なくともプログラマブルメモリデバイスゲート領域６０６およびプロセッサコアデバイスゲート領域６０８を覆う、フォトレジスト材料の第１の層６１４の一部分と相互作用することを可能とするように構成される。第１のマスクは、Ｉ／Ｏデバイスゲート領域６１０を覆うものなどのフォトレジスト材料の第１の層６１４の他の部分に、照射光６０２が第１のマスク１１８を通って照射することを、遮光部６１６によって防止するようにも構成される。
【００５０】
６００に示されるように、遮光部６１６は、光源１１２からＩ／Ｏデバイスゲート領域６１０を塞ぎ（例えば、覆うかまたはブロックする）、照射光６０２がＩ／Ｏデバイスゲート領域６１０を覆うフォトレジスト材料の第１の層６１４と相互作用することを防止する。半導体ウェハ１０８が照射光６０２によってパターン化された後、半導体ウェハ１０８は、現像ツール（図示せず）によって現像され、フォトレジスト材料の第１の層６１４の部分が除去される。いくつかの場合において、フォトレジスト材料の第１の層６１４は性質がポジ型であり、半導体ウェハ１０８が現像されたとき、照射光６０２と相互作用したフォトレジスト材料の第１の層６１４の部分が現像液によって溶解され、除去される。他の場合において、フォトレジスト材料の第１の層６１４は性質がネガ型であり、半導体ウェハが現像されたとき、照射光６０２と相互作用しなかったフォトレジスト材料の第１の層６１４の部分が現像液によって溶解され、除去される。このような場合において、第１のマスクのパターンは、Ｉ／Ｏデバイス領域６１０が照射光６０２に露光されるように、図６に示されるものから反転され得る。
【００５１】
５０４において、酸化物材料の第１の層は、ＩＣダイのプログラマブルメモリデバイスおよびプロセッサコアデバイスの露光されたゲート領域からエッチングされる。酸化物材料は、フォトレジスト材料を除去することによって露光されたＩＣダイの他の部分からもエッチングされる。酸化物材料は、ＩＣダイを含む半導体ウェハから、液体薬品、プラズマガスなどの任意の適切なエッチング液を用いてエッチングされ得る。代替的または追加的に、半導体ウェハはエッチング後にアッシングツールに差し出され得、その場合、ＩＣダイ上に残っているフォトレジストが除去され得る。
【００５２】
説明中の例を継続し、段階６１８に示されるように、半導体ウェハ１０８はエッチングツール１０４によってエッチングされ、フォトレジスト材料の第１の層６１４の、以前に露光された部分によって覆われていた酸化物材料の第１の層６１２の部分を除去する。ここで、段階６１８は、フォトレジスト材料の第１の層６１４がポジ型フォトレジスト材料であることに起因する半導体ウェハ１０８の状態を示す。ポジ型フォトレジスト材料の露光された部分は、下層の酸化物材料がウェハの表面からエッチングされることを許容するように現像されたものである。
【００５３】
現像された部分とは対照的に、光６０２によって照射されなかったフォトレジスト材料の第１の層６１４の部分６２０は、Ｉ／Ｏデバイスゲート領域６１０を覆う酸化物材料の第１の層６１２の各部分６２２を、半導体ウェハ１０８の表面からエッチングで取り除かれることから保護する。そのようなものとして、酸化物材料の第１の層６１２の部分６２２は、半導体ウェハ１０８上に残り、Ｉ／Ｏゲートデバイス領域６１０を覆ってベース酸化物層を形成する。酸化物材料の第１の層６１２の保護されない部分を半導体ウェハ１０８からエッチングした後、アッシングツールは、Ｉ／Ｏゲートデバイス領域６１０を覆うフォトレジスト材料の第１の層６１４の部分６２０など、照射されなかったフォトレジスト材料の第１の層６１４の残っている部分を除去する。
【００５４】
５０６において、ＩＣダイのプログラマブルメモリデバイス、プロセッサコアデバイス、およびＩ／Ｏデバイスのゲート領域を覆う、酸化物材料の第２の層が形成される。この酸化物材料の第２の層は、ＩＣダイの表面上に全面的に形成され、堆積させられ、または成長させられ得る。本例の文脈において、および６２４に示されるように、酸化物材料の第２の層６２６は半導体ウェハ１０８の表面上に堆積ツール１０６によって堆積される。ここで、酸化物材料の第２の層６２６が、酸化物材料の第１の層６１２が残っている部分６２２上の６２８に形成されることに起因して、酸化物材料の第２の層６２６はＩ／Ｏゲートデバイス領域６１０上で、より厚いことに留意されたい。
【００５５】
５０８において、ＩＣダイのプロセッサコアデバイスのゲート領域は露光され、Ｉ／Ｏデバイスのゲート領域が塞がれる。いくつかの場合において、１または複数のリソグラフィマスクが、リソグラフィツールのマスク機構またはウェハ機構によるＩＣダイの、半導体ウェハに対して配置される。半導体ウェハは、酸化物材料の層と、酸化物材料を覆うフォトレジスト材料の層とをまた含み得る。１または複数のリソグラフィマスクを通して照射される光または他のエネルギーは、ＩＣダイのプロセッサコアデバイスのゲート領域を覆う部分などの、フォトレジスト材料の露光された部分と相互作用し得る。光またはエネルギーに露光された後、それから半導体ウェハはフォトレジスト材料の部分を除去するように現像され、下層の酸化物材料の各部分のエッチングを可能にする。
【００５６】
説明中の例を継続し、６３０で示されるように、半導体ウェハ１０８はリソグラフィツール１０２の光源１１２から照射される光６０２によってパターン化される。ここで、６２４で示される状態と、６３０で示される状態との間で、半導体ウェハ１０８はコーティングツール（図示せず）によって加えられたフォトレジスト材料の第２の層６３２で受け取られると仮定する。６３０において、第２のマスク１２０は、照射光６０２が遮光領域６３４および６３６を通って照射することを防止するように構成される。照射光６０２は、プロセッサコアデバイスゲート領域６０８を覆う、フォトレジスト材料の第２の層６３２の一部分と相互作用し、プログラマブルメモリデバイスゲート領域６０６またはＩ／Ｏデバイスゲート領域６１０を覆う、フォトレジスト材料の第２の層６３２の一部分とは相互作用しない。
【００５７】
段階６３０の後で、半導体ウェハ１０８は、フォトレジスト材料の第２の層６３２の部分を除去するように現像ツール（図示せず）において現像される。いくつかの場合において、フォトレジスト材料の第２の層６３２は性質がポジ型であり、半導体ウェハ１０８が現像されたとき、照射光６０２と相互作用したフォトレジスト材料の第２の層６３２の部分は現像液によって溶解され、除去される。他の場合において、フォトレジスト材料の第２の層６３２は性質がネガ型であり、半導体ウェハ１０８が現像されたとき、照射光６０２と相互作用しなかったフォトレジスト材料の第２の層６３２の部分は現像液によって溶解され、除去される。このような場合において、第２のマスク１２０のパターンは、プログラマブルメモリゲート領域６０６およびＩ／Ｏデバイスゲート領域６１０を覆うフォトレジスト材料の第２の層６３２の部分が照射光６０２に露光されるように、図６に示されたものから反転され得る。
【００５８】
５１０において、酸化物材料の第２の層はＩＣダイのプロセッサコアデバイスの露光されたゲート領域からエッチングされる。酸化物材料の第２の層は、フォトレジスト材料の第２の層を除去することによって露光されたＩＣダイの他の部分からもエッチングされる。一般的に、酸化物材料は、ＩＣダイを含む半導体ウェハから、液体薬品、プラズマガスなどの任意の適切なエッチング液を用いてエッチングされ得る。代替的または追加的に、半導体ウェハはエッチング後にアッシングツールに差し出され得、その場合、ＩＣダイ上に残っているフォトレジストが除去され得る。
【００５９】
本例の文脈において、および６３８に示されるように、半導体ウェハ１０８はエッチングツール１０４によってエッチングされる。６３８でのエッチングの最中、プロセッサコアデバイスゲート領域６０８が露光され、一方、プログラマブルメモリデバイスゲート領域６０６およびＩ／Ｏデバイスゲート領域６１０は、フォトレジスト材料の第２の層６３２の各部分６４０、６４２によってエッチングから保護される。ここで、６３８は、フォトレジスト材料の第２の層６３２がポジ型フォトレジスト材料であることに起因する半導体ウェハの状態を示す。ポジ型フォトレジスト材料の露光された部分は、下層の酸化物材料がウェハの表面からエッチングされることを許容するように現像されたものである。
【００６０】
現像された部分とは対照的に、光６０２によって照射されなかったフォトレジスト材料の第２の層６３２の部分６４０、６４２は、プログラマブルメモリデバイスゲート領域６０６およびＩ／Ｏデバイスゲート領域６１０を覆う酸化物材料の層の各部分６４４、６４６を、半導体ウェハ１０８からエッチングで取り除かれることから保護する。そのようなものとして、酸化物材料のこれらの部分６４４、６４６は半導体ウェハ１０８上に残り、プログラマブルメモリデバイスゲート領域６０６およびＩ／Ｏデバイスゲート領域６１０を覆って酸化物層を形成するか、または酸化物層の厚さを増加させる。酸化物材料の第２の層６２６の保護されない部分を半導体ウェハ１０８からエッチングした後、アッシングツールは、フォトレジスト材料の第２の層６３２の部分６４０、６４２など、照射されなかったフォトレジスト材料の第２の層６３２の残っている部分を除去する。
【００６１】
５１２において、ＩＣダイのプログラマブルメモリデバイス、プロセッサコアデバイス、およびＩ／Ｏデバイスのそれぞれのゲート領域を覆う、酸化物材料の第３の層が形成される。この酸化物材料の第３の層は、ＩＣダイの表面上に全面的に形成され、堆積させられ、または成長させられ得る。本例の終わりに、および６４８に示されるように、酸化物材料の第３の層６２４は半導体ウェハ１０８に堆積ツール１０６によって堆積される。方法５００の動作の結果として、プログラマブルメモリデバイスゲート領域６０６を覆う酸化物材料６５０の組み合わせられた層は、第１の、合計の厚さ６５２を有するプログラマブルメモリデバイス用に最適化される。第１の、合計の厚さ６５２は、プロセッサコアデバイスゲート領域６０８を覆う酸化物材料６２４の層の第２の厚さ６５４より厚い。このことは、トランジスタゲートリークが低減され、プログラマブルメモリデバイスの信頼性が改善されるように、最適化されたゲート酸化物厚さを有するプログラマブルメモリデバイスを提供する点で有効であり得る。代替的または追加的に、後続の製造工程は、プログラマブルメモリデバイスの酸化物ゲートを、より低いプログラミング電圧のために更に最適化するように、プログラマブルメモリデバイスの酸化物ゲートインタフェースにおいてトポロジー的凹凸を形成し得る。
【００６２】
システムオンチップ
図７は、本明細書に説明される様々な態様に従って提供され得るデバイスを含む集積回路（ＩＣ）ダイ７０２と共に実施される例示的なシステムオンチップ（ＳｏＣ）７００を示す。ＳｏＣ７００は、スマートフォン、セルラ電話、ネットブック、タブレットコンピュータ、サーバ、無線ルータ、ネットワーク接続型ストレージ、カメラ、スマート電化製品、プリンタ、セットトップボックス、または任意の他の適切な種類のデバイスなどの、任意の適切なデバイスにおいて実施され得る。ＳｏＣを参照して説明するが、ＩＣダイ７０２は、ネットワークインタフェースコントローラ（ＮＩＣ）、システムインパッケージ（ＳＩＰ）、特定用途向け標準部品（ＡＳＳＰ）、デジタルシグナリングプロセッサ（ＤＳＰ）、プログラマブルＳｏＣ（ＰＳｏＣ）、またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）において、また実施され得る。
【００６３】
この例において、ＩＣダイ７０２は、ＳｏＣ７００のそれぞれの機能が実施され得る複数の種類のデバイスとして構成されるトランジスタを含む。ＩＣダイ７０２のデバイスの種類は、入出力（Ｉ／Ｏ）デバイス７０４、プロセッサコアデバイス７０６、およびプログラマブルメモリデバイス７０８を含む。Ｉ／Ｏデバイス７０４は、ＳｏＣ７００の外部のエンティティへの、デジタルまたはアナログインタフェースなどのＩ／Ｏ回路として実施され得る。ＩＣダイ７０２のプロセッサデバイス７０６は、ストレージ媒体（図示せず）上で命令および他の情報が具現化される、そのストレージ媒体からのプロセッサ実行可能命令を実行するための、ＳｏＣ７００（例えば、マイクロコントローラ、プロセッサコア、アプリケーションプロセッサ、またはＤＳＰのいずれか）のマイクロプロセッサとして構成され得る。
【００６４】
ＩＣダイ７００のプログラマブルメモリデバイス７０８は、ワンタイムプログラマブル（ＯＴＰ）メモリまたはマルチプルタイムプログラマブル（ＭＴＰ）メモリなどの、任意の適切な種類のプログラミング可能なメモリまたは不揮発性メモリとして構成され得る。いくつかの場合において、プログラミング可能なメモリは、メモリセルを通る低インピーダンス経路または「短絡」を提供するのに有効なメモリセルトランジスタの酸化物ゲートを破壊することによってメモリセルのビットが設定される、電子アンチヒューズメモリとして構成される。そうすることによって、プログラマブルメモリデバイスのビット値の取り決めに応じて、メモリセルの値は「１」または「０」に設定され得る。プログラマブルメモリデバイス７０８をプログラミングするように、ＩＣダイ７０２はプログラマブルメモリデバイス７０８にビットまたは値を格納するメモリデバイスプログラミング回路７１０を含む。
【００６５】
いくつかの態様において、メモリデバイスプログラミング回路７１０は、トランジスタの酸化物ゲートが物理的に変化させられるように、ビットアドレス情報に基づいて、対応するプログラマブルメモリデバイス７０８の酸化物ゲートにプログラミング電圧を印加するように構成される。このことは、トランジスタを通る低インピーダンス経路または「短絡」を提供するのに有効な酸化物ゲートを、変化させることを含み得る。そうすることによって、検出回路（図示せず）による後続の読み取りのために、アドレスにおけるビット値がプログラミングされ、プログラマブルメモリデバイス７０８のビット値は、メモリセルをリフレッシュまたは維持するための電力を必要としない（例えば、不揮発性の）持続状態に保持される。
【００６６】
本明細書に説明されるように、プログラマブルメモリデバイス７０８の酸化物ゲートは、ＩＣダイ７０２上の他のデバイスの動作電圧に関する特定のプログラミング電圧のために、最適化された厚さで作成され得る。例えば、プログラマブルメモリデバイス７０８のトランジスタは、ＩＣ７０２の他のデバイスの厚さより薄い、最適化されたゲート酸化物厚さで作成され得る。そうすることによって、最適化されたゲート酸化物厚さを有するプログラマブルメモリデバイスのプログラミング電圧は、従来実施されているプログラマブルメモリデバイスのプログラミング電圧と比べて低減され得る。いくつかの場合において、プログラマブルメモリデバイスのプログラミング電圧は、プロセッサコアデバイス７０２が動作する電圧のおよそ２倍である。対照的に、従来のプログラマブルメモリデバイスのプログラミング電圧は、同じゲート酸化物厚さを有するプロセッサデバイスの動作電圧の４から５倍であり得る。そのようなものとして、メモリデバイスプログラミング回路７１０は、より低いダイ上電圧で生成および動作するように実施され得、従来の（例えば、より高い電圧の）プログラミング可能なメモリに関連するものよりも、小さい隔離、低減された複雑さ、および小さい設計空間で、プログラミング回路が実施されることを可能にする。
【００６７】
ＩＣダイ７０２のデバイスは、独立して、またはＳｏＣ７００の他のエンティティと組み合わせてのいずれかで、本明細書に説明されたエンティティまたはデバイスの様々な態様および／または特徴を実施するための、半導体フィーチャーまたは回路の任意の適切な組み合わせによって実施され得る。ＩＣダイ７０２は、ＳｏＣ７００のＩ／Ｏ論理インタフェース、メモリコントローラ、または不揮発性メモリと一体化されるなど、ＳｏＣ７００の他のエンティティと一体でまた提供され得る。代替的または追加的に、ＩＣダイ７０２およびそのデバイスは、ハードウェア、ファームウェア、固定論理回路、またはそれらの任意の組み合わせとして実施され得る。
【００６８】
本開示の更なる態様は、１または複数の以下の節に関する。
【００６９】
方法は、集積回路（ＩＣ）ダイのプログラマブルメモリデバイスおよびプロセッサコアデバイスのそれぞれのゲート領域を露光してＩＣダイの入出力（Ｉ／Ｏ）デバイスのゲート領域を塞ぐ段階をのを含む。材料の第１の層は、プログラマブルメモリデバイスおよびプロセッサコアデバイスの露光されたそれぞれのゲート領域からエッチングされる。酸化物材料の第２の層は、ＩＣダイ上に形成され、プログラマブルメモリデバイス、プロセッサコアデバイス、およびＩ／Ｏデバイスのそれぞれのゲート領域の表面を覆う。プログラマブルメモリデバイスのゲート領域は露光され、プロセッサコアデバイスおよびＩ／Ｏデバイスのそれぞれのゲート領域は塞がれる。酸化物材料の第２の層はプログラマブルメモリデバイスの露光されたゲート領域からエッチングされる。酸化物材料の第３の層がＩＣダイ上に形成され、ＩＣダイのプログラマブルメモリデバイス、プロセッサコアデバイス、およびＩ／Ｏデバイスのそれぞれのゲート領域の表面を覆う。
【００７０】
方法において、プログラマブルメモリデバイスのゲート領域上の酸化物材料の第３の層の厚さは、プロセッサコアデバイスのゲート領域上の酸化物材料の第２の層および第３の層の合計の厚さより小さい。
【００７１】
方法において、ＩＣダイのプロセッサコアデバイスおよびプログラマブルメモリデバイスのそれぞれのゲート領域を露光してＩＣダイのＩ／Ｏデバイスのゲート領域を塞ぐ段階は、フォトレジスト材料を堆積する段階、１または複数のリソグラフィマスクを通じて光を照射する段階、およびフォトレジスト材料を現像する段階を含む。
【００７２】
方法において、フォトレジスト材料はポジ型フォトレジスト材料である。
【００７３】
方法において、酸化物材料の第１の層、酸化物材料の第２の層、または酸化物材料の第３の層を形成する段階は、酸窒化シリコン材料の層、二酸化シリコン材料の層、または窒化シリコン材料の層を形成する。
【００７４】
方法において、酸化物材料の第１の層、第２の層、または第３の層は、ＩＣダイにわたる化学気相成長によって形成される。
【００７５】
方法は、プログラマブルメモリデバイスの酸化物−ゲートインタフェースにおいて、酸化物材料の第３の層に地形学的凹凸を形成する段階を更に含み得る。
【００７６】
別の方法は、集積回路（ＩＣ）ダイのプログラマブルメモリデバイスおよびプロセッサコアデバイスのそれぞれのゲート領域を露光して、ＩＣダイの入出力（Ｉ／Ｏ）デバイスのゲート領域を塞ぐ段階を含む。酸化物材料の第１の層は、プログラマブルメモリデバイスおよびプロセッサコアデバイスの露光されたそれぞれのゲート領域からエッチングされ得る。酸化物材料の第２の層がＩＣダイ上に形成され、プログラマブルメモリデバイス、プロセッサコアデバイス、およびＩ／Ｏデバイスのそれぞれのゲート領域の表面を覆う。プロセッサコアデバイスのゲート領域は露光され、プログラマブルメモリデバイスおよびＩ／Ｏデバイスのそれぞれのゲート領域は塞がれる。材料の第２の層は、プロセッサコアデバイスの露光されたゲート領域からエッチングされる。酸化物材料の第３の層がＩＣダイ上に形成され、酸化物材料の第３の層はＩＣダイのプログラマブルメモリデバイス、プロセッサコアデバイス、およびＩ／Ｏデバイスのそれぞれのゲート領域の表面を覆う。
【００７７】
方法において、プログラマブルメモリデバイスのゲート領域上の酸化物材料の第３の層の厚さは、プロセッサコアデバイスのゲート領域上の酸化物材料の第２の層および第３の層の合計の厚さより大きい。
【００７８】
方法において、プロセッサコアデバイスのゲート領域を露光してプログラマブルメモリデバイスおよびＩ／Ｏデバイスのそれぞれのゲート領域を塞ぐ段階は、フォトレジスト材料を堆積する段階、１または複数のリソグラフィマスクを通じて光を照射する段階、およびフォトレジスト材料を現像する段階を含む。
【００７９】
方法において、フォトレジスト材料はポジ型フォトレジスト材料である。
【００８０】
方法において、酸化物材料の第１の層、酸化物材料の第２の層、または酸化物材料の第３の層を形成する段階は、酸窒化シリコン材料の層、二酸化シリコン材料の層、または窒化シリコン材料の層を形成する。
【００８１】
方法において、酸化物材料の第１の層、酸化物材料の第２の層、または酸化物材料の第３の層は、ＩＣダイ全体にわたる化学気相成長によって形成される。
【００８２】
方法は、プログラマブルメモリデバイスの酸化物−ゲートインタフェースにおいて、酸化物材料の第３の層に地形学的凹凸を形成する段階をまた含み得る。
【００８３】
集積回路（ＩＣ）ダイは、第１の厚さの酸化物ゲートを有する入出力（Ｉ／Ｏ）デバイスと、第２の厚さの酸化物ゲートを有するプロセッサコアデバイスとを備え、プロセッサコアデバイスの酸化物ゲートの第２の厚さはＩ／Ｏデバイスの酸化物ゲートの第１の厚さと異なる。第３の厚さの酸化物ゲートを有する不揮発性プログラマブルメモリデバイスがまた含まれ、不揮発性プログラマブルメモリデバイスの酸化物ゲートの第３の厚さは、プロセッサコアデバイスの酸化物ゲートの第２の厚さおよびＩ／Ｏデバイスの酸化物ゲートの第１の厚さと異なる。ＩＣダイは、プロセッサコアデバイスが動作する電圧のおよそ２倍であるプログラミング電圧を用いて、不揮発性プログラマブルメモリデバイスのそれぞれの酸化物ゲートを変化させることによって、不揮発性プログラマブルメモリデバイスをプログラミングするように構成された、メモリデバイスプログラミング回路をまた含む。
【００８４】
ＩＣダイにおいて、不揮発性プログラマブルメモリデバイスの酸化物ゲートの第３の厚さは、プロセッサコアデバイスの酸化物ゲートの第２の厚さより薄いか、または、プロセッサコアデバイスの酸化物ゲートの第２の厚さより厚い。
【００８５】
ＩＣダイにおいて、不揮発性プログラマブルメモリデバイスは、ワンタイムプログラマブル（ＯＴＰ）メモリデバイス、またはマルチプルタイムプログラマブル（ＭＴＰ）メモリデバイスとして構成される。
【００８６】
ＩＣダイにおいて、不揮発性プログラマブルメモリデバイスをプログラミングするように構成されたメモリデバイスプログラミング回路は、ビットアドレス情報に基づいて不揮発性プログラマブルメモリデバイスをプログラミングする。
【００８７】
ＩＣダイにおいて、Ｉ／Ｏデバイスの酸化物ゲート、プロセッサコアデバイスの酸化物ゲート、および不揮発性プログラマブルメモリデバイスの酸化物ゲートは、酸窒化シリコン材料の層、二酸化シリコン材料の層、または窒化シリコン材料の層を用いて形成される。
【００８８】
主題は、構造的特徴および／または方法論的な動作に固有の用語で説明されてきたが、添付の特許請求の範囲に定義された主題は、必ずしも本明細書に説明された具体的な特徴または動作（それらが実行される順序を含む）に限られるものではないことが理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
2018110214000001.pdf