(57)【要約】      （修正有）【課題】半導体装置を低オン電圧で高耐圧とすることができる半導体装置を駆動する制御装置及びその制御装置と制御装置により駆動する半導体装置を含むシステムを提供する。【解決手段】ベース領域４０と対向する溝３０内に配置された制御電極８０と、ドリフト領域２０と対向する溝３０内に配置された補助電極７０と、ソース領域５０と電気的に接続された第１の主電極９０と、ドレイン領域１０と電気的に接続された第２の主電極１００と、を備える半導体装置１を制御する制御装置２は、半導体装置１の制御電極８０に閾値未満の電位の信号を出力している時、半導体装置の閾値未満の電位を補助電極７０に与えるように信号を出力し、半導体装置の制御電極８０に閾値以上の電位の信号を出力した後、補助電極７０に印加される電圧を制御電極８０に印加される電圧以上に上げる信号を出力することを特徴とする。【選択図】図２
2018152460.tif 000002
【特許請求の範囲】
【請求項１】
第1導電型の第1半導体領域と、
前記第1半導体領域上に配置され、前記第1半導体領域よりも不純物濃度の低い第１導電型の第２半導体領域と、
前記第２半導体領域上に配置された、第1導電型と反対導電型である第２導電型の第３半導体領域と、
前記第３半導体領域上に配置された、第１導電型の第４半導体領域と、
前記第４半導体領域から前記第３半導体領域を貫通し、前記第２半導体領域に達する溝と、
前記第３半導体領域と対向する前記溝の側壁上に絶縁膜を介して前記溝内に配置された制御電極と、
前記第２半導体領域と対向する前記溝の壁面上に絶縁膜を介して前記溝内に配置された補助電極と、
前記第４半導体領域と電気的に接続された第１の主電極と、
前記第1半導体領域と電気的に接続された第２の主電極と、
を備える半導体装置を制御する制御装置であって、
前記制御装置は
前記半導体装置の前記制御電極に閾値未満の電位の信号を出力している時、前記半導体装置の閾値未満の電位を前記補助電極に与えるように信号を出力し、
前記半導体装置の前記制御電極に閾値以上の電位の信号を出力した後、前記補助電極に印加される電圧を前記制御電極に印加される電圧以上に上げる信号を出力することを特徴とする制御装置。
【請求項２】
前記補助電極を下げたことによる前記半導体装置の伝導度変調の飽和が浅くなった後に、前記半導体装置をオフさせるように前記制御電極にオフ信号を出力することを特徴とする請求項１の制御装置。
【請求項３】
前記半導体装置の前記補助電極と前記溝の底面と間にフローティング電位の導電層を含む、
又は前記溝の底面の下の前記第２半導体領域内に第２導電型のフローティング領域を含んだ半導体装置を制御することを特徴とする請求項１又は２の制御装置。
【請求項４】
請求項１〜３の何れか１項に記載の制御装置は、
前記半導体装置の前記制御電極へ信号を出力する第１のドライバ回路と、
前記第1のドライバ回路がオンとオフの信号を出力するように制御信号を出力する第１のパルス回路と、
前記第１のパルス回路の出力信号に応じて出力する第１の出力端子と、
前記半導体装置の前記補助電極へ信号を出力する第２のドライバ回路と、
前記第２のドライバ回路がオンとオフの信号を出力するように制御信号を出力する第２のパルス回路と、
前記第２のパルス回路の出力信号に応じて出力する第２の出力端子と、
を含み、
前記第１の出力端子は前記制御電極と電気的に接続し、
前記第２の出力端子は前記補助電極と電気的に接続し、
前記第１の主電極または第２の主電極と電気的に接続された外部負荷に印加される電圧を制御することを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置と、その制御装置とその制御装置により制御される半導体装置とを含むシステムに関する。
【背景技術】
【０００２】
大電流のスイッチング動作を行う半導体装置（パワー半導体素子）として、トレンチゲート型のＭＯＳＦＥＴが広く用いられている。
【０００３】
トレンチゲート型のＭＯＳＦＥＴは、図１の半導体装置１で示すように、一般的に第1導電型のドレイン領域１０と、第1導電型のドレイン領域１０の上に形成された第１導電型のドリフト領域２０と、第１導電型のドリフト領域２０上に形成された第２導電型のベース領域４０と、第２導電型のベース領域４０上に選択的に形成された第１導電型のソース領域５０と、ソース領域５０からベース領域４０を貫通してドリフト領域２０に達する溝３０と、ベース領域４０と対向する溝３０の側壁に絶縁膜６０を介して形成されたゲート電極８０と、ソース領域５０と電気的に接続したソース電極９０と、ドレイン領域１０と電気的に接続したドレイン電極１００と、ソース電極９０と電気的に接続し且つ溝３０内におけるゲート電極８０よりも下に形成された補助電極７０と、を備える。トレンチゲート型のＭＯＳＦＥＴはソース電極９０とドレイン電極１００との間に所定のドレイン・ソース間電圧を印加し、ソース電極９０とゲート電極８０との間に所定のゲート電圧を印加する。このとき半導体装置１はチャネル領域においてｐ型からｎ型に反転してチャネルが形成される。すると、ソース電極９０からチャネルを通過して、電子がドリフト領域２０に注入され、半導体装置１はオンすることができる。
【０００４】
ここで、特許文献１のように、トレンチゲート型のＭＯＳＦＥＴにおいて、補助電極７０の電位を数ボルトにすることで、低いオン電圧とゲート・ドレイン間容量の低減を図る構造が公知である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６３−２９６２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の構造において更なるオン抵抗の低減を図るため、ドリフト領域２０の不純物濃度を高めると半導体装置のオン電圧は低減されるが、半導体装置の耐圧は逆に低くなる。つまり、半導体装置のオン抵抗と耐圧はトレードオフの関係にある。
【０００７】
そこで、本発明はかかる問題点に鑑みてなされたものであり、上記問題点を解決することができる制御装置、及びその制御装置とその制御装置で駆動する半導体装置を含むシステムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置の制御装置は、第1導電型の第1半導体領域と、第1半導体領域上に配置され、前記第1半導体領域よりも不純物濃度の低い第１導電型の第２半導体領域と、第２半導体領域上に配置された、第1導電型と反対導電型である第２導電型の第３半導体領域と、第３半導体領域上に配置された、第１導電型の第４半導体領域と、第４半導体領域から第３半導体領域を貫通し、第２半導体領域に達する溝と、第３半導体領域と対向する溝の側壁上に絶縁膜を介して溝内に配置された制御電極と、第２半導体領域と対向する溝の壁面上に絶縁膜を介して溝内に配置された補助電極と、第４半導体領域と電気的に接続された第１の主電極と、第1半導体領域と電気的に接続された第２の主電極と、を備える半導体装置を制御する制御装置であって、制御装置は半導体装置の制御電極に閾値未満の電位の信号を出力している時、半導体装置の閾値未満の電位を補助電極に与えるように信号を出力し、半導体装置の制御電極に閾値以上の電位の信号を出力した後、補助電極に印加される電圧を制御電極に印加される電圧以上に上げる信号を出力することを特徴とする。
【発明の効果】
【０００９】
本発明は以上のように構成されているので、半導体装置を低オン電圧で高耐圧とすることができる半導体装置を駆動する制御装置及びその制御装置と制御装置により駆動する半導体装置を含むシステムを提供することができる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置１の断面図である。
【図２】半導体装置１と半導体装置１を制御する制御装置２とを含むシステム３に周辺部品を含めた接続図である。
【図３】制御装置２の出力信号と半導体装置１の動作を簡略した示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態となる半導体装置について説明する。なお、本発明において、図を参酌しながら詳細に説明するが、本発明はこれに限定されるものではない。
まず、半導体装置１の断面図を図１で示す。この半導体装置１は、ドレイン領域となるｎ＋領域（第1の半導体領域）１０の上に、ｎ＋領域１０よりも不純物濃度が低いドリフト領域となるｎ−領域（第２の半導体領域）２０、ベース領域となるｐ−領域（第３の半導体領域）４０を備える。また、半導体装置１は、ｐ−領域４０を貫通して底部がｎ−領域２０に達する第1の溝（溝）３０を備える。第1の溝３０は、図１における紙面と垂直方向に延伸し、紙面と平行方向に繰返し複数形成されている。
【００１２】
第1の溝３０の両側に、ｎ−領域２０よりも不純物濃度が高いソース領域となるｎ＋領域（第４の半導体領域）５０が形成されている。第1の溝３０の内面（側面及び底面）には絶縁膜６０が形成されている。その絶縁膜６０を介してｐ−領域４０と対向するように、第1の溝３０内にゲート電極（制御電極）８０が形成されている。ゲート電極８０は、例えば高濃度にドープされた導電性の多結晶シリコン（ポリシリコン）で構成される。ゲート電極８０の下にはゲート電極８０及びｎ−領域２０と絶縁された補助電極７０が形成されている。絶縁膜６０を介してｎ−領域２０と対向するように、第1の溝３０内に補助電極７０が形成されていることにより、半導体装置１はゲート・コレクタ間の容量（Ｃｇｄ）を低減することができ、スイッチング損失を低減することができる。第１の溝３０の底面と第１の溝３０の側面及びゲート電極８０と補助電極７０との間において絶縁膜６０を備えるため、補助電極７０はゲート電極８０及びｎ−領域２０と絶縁されている。第１の溝３０の底面と第１の溝３０の側面及びゲート電極８０と補助電極７０との間の絶縁膜６０の少なくとも一部が異なる材料で形成されても良い。
【００１３】
開口部にｎ＋領域５０が設けられた第1の溝３０間に、ｐ−領域４０を貫通しない第２の溝１２０と第２の溝１２０の底部にｐ＋コンタクト領域１１０が形成されている。第２の溝１２０は、第1の溝３０と同様に図１における紙面と垂直方向に延伸し、紙面と平行方向に第1の溝３０と第２の溝１２０が繰返し複数備える。ただし、第２の溝１２０とｐ＋コンタクト領域１１０は形成されていなくても良い。また、ｎ＋領域５０は紙面と垂直方向にある領域と無い領域が繰り返されていてもよい。また、図１の断面においてｎ＋領域５０とｐ＋コンタクト領域１１０は両方が設けられているが、ｎ＋領域５０とｐ＋コンタクト領域１１０は紙面と垂直方向に交互に繰り返し形成してもよい。
【００１４】
ソース電極（第１の主電極）９０がゲート電極８０上の絶縁膜６０上及び第２の溝１２０内に形成され、ｎ＋領域５０と電気的に接続されている。ここで、ソース電極９０はｐ−領域４０と電気的に接続してもよい。これにより、ｐ−領域４とｎ＋領域５とのｐｎ接合界面近傍の電位上昇を抑制し、半導体装置１のアバランシェ耐量の低下を抑制することができる。また、第２の溝１２０の底部にｐ−領域４０よりも不純物濃度が高いｐ＋コンタクト領域１１０を備え、ｐ＋コンタクト領域１１０を介してｐ−領域４０とソース電極９０が電気的に接続しても良い。
半導体装置１のｎ＋層１０の裏面全面には、ｎ＋層１０と電気的に接続されるドレイン電極（第２の主電極）１００が形成されている。
【００１５】
半導体装置１を動作させる制御装置２及び半導体装置１と制御装置２を含むシステム３について、図２で説明する。図２は図１で示す半導体装置１と、ブロック図で示す制御装置２と、半導体装置１と制御装置２を含むシステム３と、システム３と電源や外部負荷などの周辺部品との接続関係を示す。
図２で示すように、制御装置２は半導体装置１のゲート電極８０へ信号を出力するドライバ回路Ｄ１と、ドライバ回路Ｄ１がオンとオフの信号を出力するように制御信号を出力するパルス回路Ｐ１と、パルス回路Ｐ１の出力信号に応じて出力する制御装置２の出力端子Ｔ１と、半導体装置１の補助電極７０へ信号を出力するドライバ回路Ｄ２と、ドライバ回路Ｄ２がオンとオフの信号を出力するように制御信号を出力するパルス回路Ｐ２と、パルス回路Ｐ２の出力信号に応じて出力する制御装置２の出力端子Ｔ２を備える。図２においてパルス回路Ｐ１とパルス回路Ｐ２を別々の装置として構成したが、パルス回路Ｐ１とパルス回路Ｐ２を１つのパルス回路内で２出力できる構成とし、ドライバ回路Ｄ２への制御信号をドライバ回路Ｄ１への制御信号よりも所定時間だけ早くオン・オフする若しくは所定時間だけ遅くオン・オフするように制御装置２を構成しても良い。また、制御装置２が１つのパルス回路内で２出力できるように構成され、ドライバ回路Ｄ２がドライバ回路Ｄ１よりも所定時間だけ早くオン・オフする若しくは所定時間だけ遅くオン・オフするように、制御装置２の中にパルス回路の代わりに別途リレー回路等を組み込んでも良い。また、ドライバ回路Ｄ１とドライバ回路Ｄ２の少なくとも何れか１つを制御装置２の外に設けて、パルス回路Ｐ１、Ｐ２の少なくとも何れか１つが制御装置２の出力端子と電気的に接続しても良い。
【００１６】
半導体装置１及び制御装置２を含むシステム３において、半導体装置１のゲート電極８０と電気的に接続された端子Ｇと制御装置２の出力端子Ｔ１とが電気的に接続されている。そして半導体装置１の補助電極７０と電気的に接続した半導体装置１の端子Ｔ３と制御装置２の出力端子Ｔ２とが電気的に接続されている。
このようなシステム３において、半導体装置１のソース電極９０と電気的に接続した端子Sは、コイルやモータ等の誘導負荷や抵抗などの外部負荷Ｌの一方の端子Ｔ４と電気的に接続され、半導体装置１のドレイン電極１００と電気的に接続した端子Dは、入力（外部電源）ＶOの高圧側の端子Ｔ６と電気的に接続され、コイルやモータ等の誘導負荷や抵抗などの外部負荷Ｌの他方の端子Ｔ５は入力（外部電源）ＶOの低圧側の端子Ｔ７と電気的に接続される。システム３は外部負荷Ｌに流れる電流または電圧を制御する。
【００１７】
図３は制御装置２の端子Ｔ１とＴ２から出力する信号ＶＴ１とＶＴ２を図３で示す。なお、図３において制御装置２の信号に対して半導体装置１がどのようにドレイン・ソース間電流IＤＳとドレイン・ソース間電圧ＶＤＳが生じるか簡略的に説明する波形も併せて示す。
図２の半導体装置１がオフの時、図３の期間Ｐで示すように半導体装置１のゲート電極８０に負電位又はゼロ電位が印加されるように、制御装置２のパルス回路Ｐ１の信号はオフを出力し、ドライバ回路Ｄ１は負電位又はゼロ電位を出力する。よって、制御装置２の端子Ｔ１の電圧ＶＴ１は負電位又はゼロ電位を出力する。一方、図３で示すように半導体装置１の補助電極７０にゲート閾値電圧（閾値電圧）よりも低い正の電位ＶＴ２Ｌが印加されるように、制御装置２のパルス回路Ｐ２の信号はロウ信号を出力し、ドライバ回路Ｄ２は正の電位ＶＴ２Ｌを出力する。
図２の半導体装置１がオフの時、半導体装置１のドレイン・ソース間電流IＤＳは流れず、半導体装置１のドレイン・ソース間電圧ＶＤＳに所定の電圧が印加されている。そして外部負荷Lには電圧が印加されず、電流が流れない。
このとき、半導体装置１のｎ−領域２０には空乏層が広がっている。半導体装置１の補助電極７０にゲート閾値電圧（閾値電圧）よりも低い正の電位ＶＴ２Ｌが印加されているので、ｎ＋領域１０と補助電極７０との電位差は小さくなり、補助電極７０に近い溝近傍における電界集中が緩和される。よって、半導体装置１のオフ時の耐圧を高めることができる。
【００１８】
制御装置２のパルス回路Ｐ１の信号がオフからオンに切り替えると、図３に示すように、少し遅れてドレイン・ソース間電電流IＤＳは流れ、ドレイン・ソース間電圧ＶＤＳは下がる。これを詳細に見ると、図３の期間Ｑで示すように、制御装置２のパルス回路Ｐ１の信号をオフからオンに切り替えると、ドライバ回路Ｄ１の出力及び制御装置２の端子Ｔ１の電圧ＶＴ１は負電位又はゼロ電位から立ち上がる。半導体装置１のゲート電極８０の電圧ＶＧＳは除々に立ち上がり、電圧ＶＧＥは、やがて正の電圧が印加される。そして半導体装置１のゲート電極８０が半導体装置１の閾値電圧を超えると、図４で示すように半導体装置１のドレイン・ソース間電電流IＤＳが流れ始めて、ドレイン・ソース間電圧ＶＤＳは減少し始める。そして外部負荷Lには電圧が印加され、電流が流れる。
やがて、半導体装置１のドレイン・ソース間電電流IＤＳは、ほぼ一定の定常状態（オン状態）となる。
なお、上記期間Ｑにおいて、半導体装置１の補助電極７０に半導体装置１のゲート閾値電圧（閾値電圧）よりも低い正の電位ＶＴ２Ｌが印加されるように、制御装置２のパルス回路Ｐ２の信号はロウ信号を出力し、ドライバ回路Ｄ２は正の電位ＶＴ２Ｌを出力する。
【００１９】
半導体装置１のゲート電極８０の電圧ＶＧＳがある程度大きくなると、ミラー容量の効果によって、半導体装置１のゲート電極８０の電圧ＶＧＳがほぼ一定のまま、半導体装置１のドレイン・ソース間電圧ＶＤＳが減少する。ミラー効果の終わりになると、再び半導体装置１のゲート電極８０の電圧ＶＧＳが上昇し、やがて一定となる。チャネル抵抗は下がり、半導体装置１のドレイン・ソース間電圧ＶＤＳは低下する。
【００２０】
その後、図３の期間Ｒで示すように半導体装置１の補助電極７０にゲート電極８０の電圧ＶＧＳ以上の電位が印加されるように、制御装置２のパルス回路Ｐ２の出力をロウからハイに切り替え、制御装置２の端子Ｔ２の電圧ＶＴ２は立ち上がり、半導体装置１の補助電極７０に印加される信号がハイとなる。パルス回路Ｐ２がオンの時、半導体装置１の補助電極７０に印加される電圧が半導体装置１のゲート電極８０に印加される電圧以上になるように、制御装置２のドライバ回路Ｄ２の出力する電圧を正の電位ＶＴ２Ｌよりも高い正の電位ＶＴ２Ｈに調整する。一方、図３の期間Ｒで示すように、半導体装置１のゲート電極８０には引き続き閾値以上の正電位が印加されるように、制御装置２のパルス回路Ｐ１の信号はオン信号を出力し、ドライバ回路Ｄ１は正の電位を出力している。よって、制御装置２の端子Ｔ１の電位ＶＴ１は正電位を出力する。
ここで、半導体装置１の補助電極７０に印加される電圧を半導体装置１のゲート電極８０に印加される電圧以上とすることで、半導体装置１のｎ−領域２０の補助電極７０と対向する領域近傍に電子がより多く引きつけられる。これにより、半導体装置１のｎ−領域における補助電極７０と対向する領域の不純物濃度が高まり、半導体装置１のドレイン・ソース間電圧ＶＤＳをより低減することができる。ここで、半導体装置１の補助電極７０に印加される電圧を半導体装置１のゲート電極８０に印加される電圧よりも大きくすることが望ましい。これにより、半導体装置１のｎ−領域における補助電極７０と対向する領域の不純物濃度が更に高まり、半導体装置１のドレイン・ソース間電圧ＶＤＳを更に低減することができる。
なお、制御装置２のパルス回路Ｐ２の出力をオフからオンへ切り替える時点は、ミラー効果の終わりゲート電極８０に印加される電圧の上昇が終わる、ゲート電極８０がほぼ一定の値となった後であることが望ましい。それは、半導体装置１のドレイン・ソース間電圧ＶＤＳの減少に伴う半導体装置１のゲート電極８０と補助電極７０に蓄積された電荷の変化を、補助電極７０側でより効果的に吸収することができ、半導体装置１のドレイン・ソース間電圧ＶＤＳの立ち下がりを早くすることができるためである。なお、制御装置２のパルス回路Ｐ２の出力をオフからオンへ切り替える時点は、外部負荷Ｌ等の影響を考慮し、半導体装置１のドレイン・ソース間電流IＤＳの立ち上がりが終わってドレイン・ソース間電流IＤＳがほぼ一定となった後としても良い。
【００２１】
図３の期間Ｒで示すように、制御装置２のパルス回路Ｐ２の出力をオフからオンに切り替えた後、制御装置２のパルス回路Ｐ２にロウ信号を出力するまで、半導体装置１のゲート電極８０と補助電極７０に一定の電位が印加されるように、制御装置２のパルス回路Ｐ１及びＰ２はオン信号を出力し、制御装置２のドライバ回路Ｄ１及びＤ２も所定の正の電圧を出力し、制御装置２のＶＴ１，ＶＴ２も所定の正の電圧を出力する。例えば、ゲート電極８０の電圧を５Ｖとなり、補助電極７０の電圧が１２Ｖとなるように、ドライバ回路Ｄ１及びＤ２は出力する。
【００２２】
制御装置２のパルス回路Ｐ１の信号をオフとすることで、半導体装置１のドレイン・ソース間電流IＤＳが流れず、半導体装置１はオフとなる。図３の期間Ｓで示すように、制御装置２のパルス回路Ｐ１がオフ信号を出力する前に、制御装置２のパルス回路Ｐ２はハイからロウの信号に切り替え、制御装置２のドライブ回路Ｄ２の出力を下げ、制御装置２のＶＴ２も半導体装置１のゲート閾値電圧（閾値電圧）未満の正の電位ＶＴ２Ｌが印加されるように、信号を下げる。すると、半導体装置１の補助電極７０に印加される電圧ＶＦＧは徐々に下がり、やがて電圧ＶＦＧＳはオフ状態（電圧ＶＦＧＳが正の電位ＶＴ２Ｌ）となる。
一方、図３の期間Ｓにおいて、制御装置２のパルス回路Ｐ１はオン信号を出力して、制御装置２のドライバ回路Ｄ１も所定の正の電圧を出力し、制御装置２のＶＴ１も所定の正の電圧を出力する。
半導体装置１の補助電極７０に印加される電圧が立ち下がることで、半導体装置１のｎ−領域２０の補助電極７０と対向する領域近傍に電子が集まる量が補助電極７０に正の電位が印加された時に比べて減少し、ドレイン・ソース間電圧ＶＤＳは若干上昇する。これにより電力損失は若干上昇するが、短時間であるので、半導体装置１の発熱が大きく増加するなどの影響は小さい。
【００２３】
その後、図３の期間Ｓで示すように、図２のシステムにおいて、制御装置２のパルス回路Ｐ１の信号をオンからオフに切り替える。制御装置２のパルス回路Ｐ１をオフすると、制御装置２のドライバ回路Ｄ１の出力が低下し、図３の期間Ｓで示すように半導体装置１のゲート電圧ＶＧＳは徐々に下がる。
一方、図３の期間Ｓにおいて、パルス回路Ｐ２の信号はハイからロウと切り替わっており、半導体装置１の補助電極７０に印加される電圧を半導体装置１のゲート閾値電圧（閾値電圧）よりも低い正の電位ＶＴ１Ｌとなるように制御装置２のドライバ回路Ｄ２は出力を設定している。
やがて、半導体装置１のゲート電圧ＶＧＳがある電圧にまで下がると、ミラー容量の効果により、半導体装置１のドレイン・ソース間電圧ＶＤＳは上昇するが、ゲート電圧ＶＧＳは一定となる。よって、図２の半導体装置１の電圧ＶＤＳの立ち上がりは早くなり、半導体装置１はより早くオフさせることができる。
ここで、制御装置２のパルス回路Ｐ１の信号をオンからオフに切り替えは、半導体装置１の補助電極７０に印加される電圧ＶＦＧＳの立ち下がりが終わってからの方が望ましい。また、半導体装置１をオンからオフへの切り替えは、図３の期間Ｓにおいて半導体装置１のドレイン・ソース間電圧ＶＤＳが若干上昇することが終わってからの方が望ましい。半導体装置１のドレイン・ソース間電圧ＶＤＳの増加に伴う半導体装置１のゲート電極８０と補助電極７０に蓄積された電荷の変化を、補助電極７０側でより効果的に吸収することができ、半導体装置１のドレイン・ソース間電圧ＶＤＳの立ち上がりを早め、ミラー容量の効果の終了による電流の立ち下がりを早くすることができる。そして半導体装置１がオフになると、外部負荷Lには電流が流れなくなる。
【００２４】
上記で示す期間Ｐ、Ｑ、Ｒ、Ｓを繰り返すことで、図３のように繰り返し波形となり、半導体装置は制御装置によって制御される。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様の作用効果をそうするものは、いかなるものであっても本発明に含まれる。
たとえば、上記の構成は、いずれもｎチャネル型の素子であったが、導電型（ｐ型、ｎ型）を逆転させ、ｐチャネル型の半導体装置を同様に得ることができることは明らかである。
また、n−領域２０が深さ方向に不純物濃度が異なる複数の層からなる場合も同様の効果を奏することも明らかである。また、ゲート電極８０が溝の中央側で分断し、ゲート電極８０がｐ―領域４０と対向する第１の溝３０の側面のみに絶縁膜６０を介して配置されている場合も同様の効果を奏することも明らかである。
また、半導体装置１と制御装置２との間、ドライバ回路Ｄ１とパルス回路Ｐ１との間、またドライバ回路Ｄ２とパルス回路Ｐ２との間にフォトカプラのように半導体装置１と制御装置２とを絶縁する回路を設けた場合やアンプのような増幅回路を設けた場合においても、本発明を実現することができることも明らかである。
【符号の説明】
【００２５】
１      半導体装置
２      制御装置
３      システム
１０    ｎ＋領域
２０    ｎ−領域
３０    第１の溝
４０    ｐ―領域
５０    ｎ＋領域
６０    絶縁膜
７０    補助電極
８０    ゲート電極
９０    ソース電極
１００  ドレイン電極
１１０  ｐ＋コンタクト領域
１２０  第２の溝
１４０  層間絶縁膜
Ｄ１、Ｄ２    ドライバ回路
Ｐ１、Ｐ２    パルス回路
【図１】
2018152460.tif 000003
【図２】
2018152460.tif 000004
【図３】
2018152460.tif 000005