(57)【要約】【課題】増幅器の出力特性を調整可能な電力増幅回路を提供する。【解決手段】電力増幅回路は、入力信号を増幅して増幅信号を出力する増幅器と、増幅器に第１バイアス電流又は電圧を供給する第１バイアス回路と、増幅器に第２バイアス電流又は電圧を供給する第２バイアス回路と、第１バイアス電流又は電圧を制御する第１制御回路と、第２バイアス電流又は電圧を制御する第２制御回路と、を備え、第１バイアス回路の電流供給能力は、第２バイアス回路の電流供給能力と異なる。【選択図】図１
2018033028.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅して増幅信号を出力する増幅器と、
前記増幅器に第１バイアス電流又は電圧を供給する第１バイアス回路と、
前記増幅器に第２バイアス電流又は電圧を供給する第２バイアス回路と、
前記第１バイアス電流又は電圧を制御する第１制御回路と、
前記第２バイアス電流又は電圧を制御する第２制御回路と、
を備え、
前記第１バイアス回路の電流供給能力は、前記第２バイアス回路の電流供給能力と異なる、電力増幅回路。
【請求項２】
前記第１制御回路は、前記第１バイアス電流又は電圧を制御するための第１電流を出力し、
前記第２制御回路は、前記第２バイアス電流又は電圧を制御するための第２電流を出力し、
前記第１バイアス回路は、前記第１電流に応じて前記第１バイアス電流又は電圧を出力する第１トランジスタを備え、
前記第２バイアス回路は、前記第２電流に応じて前記第２バイアス電流又は電圧を出力する第２トランジスタを備え、
前記第１トランジスタの素子サイズは、前記第２トランジスタの素子サイズと異なる、請求項１記載の電力増幅回路。
【請求項３】
前記第１バイアス回路は、前記第１トランジスタのエミッタ又はソースと前記増幅器との間に直列接続された第１抵抗素子をさらに備え、
前記第２バイアス回路は、前記第２トランジスタのエミッタ又はソースと前記増幅器との間に直列接続された第２抵抗素子をさらに備え、
前記第１抵抗素子の抵抗値は、前記第２抵抗素子の抵抗値と異なる、請求項２記載の電力増幅回路。
【請求項４】
前記第１バイアス回路は、第３トランジスタをさらに備え、
前記第３トランジスタのコレクタが前記第１トランジスタのベース又はゲートに接続され、前記第３トランジスタのベースが前記第１トランジスタのエミッタ又はソースに接続され、前記第３トランジスタのエミッタが接地され、前記第３トランジスタのコレクタに前記第１電流が供給される、請求項２又は３記載の電力増幅回路。
【請求項５】
前記第２バイアス回路は、第４トランジスタをさらに備え、
前記第４トランジスタのコレクタが前記第２トランジスタのベース又はゲートに接続され、前記第４トランジスタのベースが前記第２トランジスタのエミッタ又はソースに接続され、前記第４トランジスタのエミッタが接地され、前記第４トランジスタのコレクタに前記第２電流が供給される、請求項２〜４のいずれか一項に記載の電力増幅回路。
【請求項６】
前記第１トランジスタはＦＥＴであり、
前記第２トランジスタはバイポーラトランジスタである、請求項２〜５のいずれか一項に記載の電力増幅回路。
【請求項７】
前記第１及び第２トランジスタはバイポーラトランジスタである、請求項２〜５のいずれか一項に記載の電力増幅回路。
【請求項８】
入力信号を増幅して増幅信号を出力する増幅器と、
前記増幅器に第１バイアス電流又は電圧を供給する第１バイアス回路と、
前記増幅器に第２バイアス電流又は電圧を供給する第２バイアス回路と、
を備え、
前記第１バイアス回路は、
バイポーラトランジスタであって、エミッタが接地され、コレクタに制御電流が供給される、第１バイポーラトランジスタと、
ＦＥＴであって、ドレインに電源電圧が供給され、ゲートが前記第１バイポーラトランジスタのコレクタに接続され、ソースが前記第１バイポーラトランジスタのベースに接続され、ソースから前記第１バイアス電流又は電圧を出力するＦＥＴと、
を備え、
前記第２バイアス回路は、
バイポーラトランジスタであって、コレクタに前記電源電圧が供給され、ベースに制御電圧が供給され、エミッタから前記第２バイアス電流又は電圧を出力する第２バイポーラトランジスタ
を備え、
前記第１バイアス回路の電流供給能力は、前記第２バイアス回路の電流供給能力と異なる、電力増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力増幅回路に関する。
【背景技術】
【０００２】
携帯電話等の移動体通信機においては、基地局へ送信する無線周波数（ＲＦ：Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号の電力を増幅するために電力増幅回路が用いられる。電力増幅回路では、増幅器にバイアス電圧又はバイアス電流を供給するためのバイアス回路が用いられる。例えば、非特許文献１には、ヘテロ接合バイポーラトランジスタを用いたエミッタフォロアのバイアス回路が開示されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】“Ｅｖｏｌｕｔｉｏｎ  ｏｆ  Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ  ｆｏｒ  ｍｏｂｉｌｅ  ａｐｐｌｉｃａｔｉｏｎｓ”Ｓａｔｏｓｈｉ  Ｔａｎａｋａ，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｍｅｅｔｉｎｇ  ｆｏｒ  Ｆｕｔｕｒｅ  ｏｆ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｋａｎｓａｉ（ＩＭＦＥＤＫ），２０１３  ＩＥＥＥ  ，ｐｐ１１２−１１３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電力増幅回路においては、入力電力の増大に伴いバイアス電流が増加し、増幅器の出力電流が増加することがある。このような増幅器の出力特性は、バイアス回路の特性（例えば、バイアス回路の出力インピーダンス等）により変化する。この点、非特許文献１に開示されている構成では、バイアス回路の特性が固定であるため、増幅器の出力特性も固定である。そのため、非特許文献１に開示されている構成では、増幅器の出力特性を自由に調整することができない。
【０００５】
本発明はこのような事情に鑑みてなされたものであり、増幅器の出力特性を調整可能な電力増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る電力増幅回路は、入力信号を増幅して増幅信号を出力する増幅器と、増幅器に第１バイアス電流又は電圧を供給する第１バイアス回路と、増幅器に第２バイアス電流又は電圧を供給する第２バイアス回路と、第１バイアス電流又は電圧を制御する第１制御回路と、第２バイアス電流又は電圧を制御する第２制御回路と、を備え、第１バイアス回路の電流供給能力は、第２バイアス回路の電流供給能力と異なる。
【発明の効果】
【０００７】
本発明によれば、増幅器の出力特性を調整可能な電力増幅回路を提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る電力増幅回路１００の構成を示す図である。
【図２】本発明の第１実施形態に係る電力増幅回路１００の構成例（電力増幅回路１００Ａ）を示す図である。
【図３】本発明の第１実施形態に係る電力増幅回路１００における増幅器の出力特性を示すグラフである。
【図４】本発明の第１実施形態の変形例に係る電力増幅回路１００の構成例（電力増幅回路１００Ｂ）を示す図である。
【図５】本発明の第２実施形態に係る電力増幅回路１００の構成例（電力増幅回路１００Ｃ）を示す図である。
【図６】本発明の第２実施形態の変形例に係る電力増幅回路１００の構成例（電力増幅回路１００Ｄ）を示す図である。
【図７】本発明の第２実施形態の他の変形例に係る電力増幅回路１００の構成例（電力増幅回路１００Ｅ）を示す図である。
【図８】本発明の第２実施形態の他の変形例に係る電力増幅回路１００の構成例（電力増幅回路１００Ｆ）を示す図である。
【図９】本発明の第２実施形態の他の変形例に係る電力増幅回路１００の構成例（電力増幅回路１００Ｇ）を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の一実施形態について説明する。図１は、本発明の第１実施形態に係る電力増幅回路１００の構成を示す図である。電力増幅回路１００は、例えば、携帯電話等の移動体通信機において、入力される無線周波数（ＲＦ：Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）信号を増幅して増幅信号を出力する。ＲＦ信号の周波数は、例えば数ＧＨｚ程度である。
【００１０】
図１に示されるように、電力増幅回路１００は、トランジスタ１１０、制御回路１２０，１２２、バイアス回路１３０，１３２、インダクタ１４０、及び整合回路１５０，１５２を備える。
【００１１】
トランジスタ１１０（増幅器）は、入力信号ＲＦｉｎを増幅して増幅信号ＲＦａｍｐを出力する。トランジスタは、例えば、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のバイポーラトランジスタを用いて構成することができる。なお、ＨＢＴの代わりに電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いてもよい。
【００１２】
トランジスタ１１０は、コレクタにインダクタ１４０を通して電源電圧Ｖｃｃ０が供給され、ベースに整合回路１５０を通して入力信号ＲＦｉｎが供給され、エミッタが接地される。また、トランジスタ１１０のベースには、バイアス回路１３０，１３２からバイアス電流Ｉｂｉａｓ１（第１バイアス電流）、Ｉｂｉａｓ２（第２バイアス電流）が供給される。これにより、トランジスタ１１０のコレクタから、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２に応じて入力信号ＲＦｉｎが増幅された増幅信号ＲＦａｍｐが出力される。なお、増幅器の段数は１段に限られず、２段以上であってもよい。
【００１３】
制御回路１２０（第１制御回路），１２２（第２制御回路）は、例えば、基準電流Ｉｒｅｆ１（第１電流），Ｉｒｅｆ２（第２電流）を生成し、バイアス回路１３０，１３２に供給する。制御回路１２０，１２２は、それぞれ、基準電流Ｉｒｅｆ１，Ｉｒｅｆ２の電流量を制御することによりバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の電流量を調整する。
【００１４】
バイアス回路１３０（第１バイアス回路），１３２（第２バイアス回路）は、それぞれ、制御回路１２０，１２２から供給される基準電流Ｉｒｅｆ１，Ｉｒｅｆ２に応じて、トランジスタ１１０のベースにバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２を供給する。本実施形態において、バイアス回路１３０の電流供給能力と出力インピーダンスは、バイアス回路１３２の電流供給能力と出力インピーダンスとは異なる。なお、本明細書においてバイアス回路の電流供給能力とは、バイアス回路が出力することのできる電流量の最大値を指す。これにより、例えば、バイアス回路１３０，１３２から供給されるバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の比率を調整し、トランジスタ１１０のベースに供給されるバイアス電流（すなわち、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の合計量）の電流量を様々に変化させることができる。バイアス回路１３０，１３２の構成の詳細は後述する。
【００１５】
インダクタ１４０は、電源電圧端子とトランジスタ１１０との間に設けられ、ＲＦ信号の電源回路への結合を抑制する。
【００１６】
整合回路（ＭＮ：Ｍａｔｃｈｉｎｇ  Ｎｅｔｗｏｒｋ）１５０，１５２は、それぞれ、トランジスタ１１０の前後に設けられ、前段の回路とトランジスタ１１０、又はトランジスタ１１０と後段の回路とのインピーダンスを整合させる。整合回路１５０，１５２は、例えば、キャパシタやインダクタを用いて構成される。
【００１７】
図２は、本発明の第１実施形態に係る電力増幅回路１００の構成例（電力増幅回路１００Ａ）を示す図である。電力増幅回路１００Ａでは、制御回路１２０，１２２及びバイアス回路１３０，１３２の具体的な構成例（制御回路１２０Ａ，１２２Ａ及びバイアス回路１３０Ａ，１３２Ａ）が示されている。
【００１８】
制御回路１２０Ａ，１２２Ａは、例えば、それぞれ可変電流源Ｊａ，Ｊｂを備える。例えば、可変電流源Ｊａ，Ｊｂは、それぞれ、外部から供給される制御信号に応じて電流量を変化させることができる。これにより、制御回路１２０Ａ，１２２Ａは、例えば、ＲＦ信号の出力電力に応じた電流量の基準電流Ｉｒｅｆ１，Ｉｒｅｆ２を生成して出力する。
【００１９】
バイアス回路１３０Ａは、例えば、トランジスタＴｒ１ａ，Ｔｒ２ａ，Ｔｒ３ａ（第１トランジスタ）、及び抵抗素子Ｒ１ａ（第１抵抗素子）を備える。同様に、バイアス回路１３２Ａは、例えば、トランジスタＴｒ１ｂ，Ｔｒ２ｂ，Ｔｒ３ｂ（第２トランジスタ又は第２バイポーラトランジスタ）、及び抵抗素子Ｒ１ｂ（第２抵抗素子）を備える。バイアス回路１３０Ａ，１３２Ａは、それぞれ、制御回路１２０Ａ，１２２Ａから出力される基準電流Ｉｒｅｆ１，Ｉｒｅｆ２の電流量に応じたバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２を生成し、トランジスタ１１０のベースに供給する。なお、本実施形態においてバイアス回路１３２Ａの構成はバイアス回路１３０Ａと同様であるため、詳細な説明は省略する。
【００２０】
トランジスタＴｒ１ａは、コレクタとベースが接続され（以後、ダイオード接続と呼ぶ）、コレクタに基準電流Ｉｒｅｆ１が供給され、ベースがトランジスタＴｒ３ａのベースに接続され、エミッタがトランジスタＴｒ２ａのコレクタに接続される。トランジスタＴｒ２ａは、ダイオード接続され、コレクタがトランジスタＴｒ１ａのエミッタに接続され、エミッタが接地される。これにより、トランジスタＴｒ１ａのベースに、所定レベルの電圧（例えば、２．６Ｖ程度）が生成される。
【００２１】
トランジスタＴｒ３ａ（第１トランジスタ）は、コレクタに電源電圧Ｖｃｃ１が供給され、ベースにトランジスタＴｒ１ａのベース電圧が供給され、エミッタが抵抗素子Ｒ１ａの一端に接続される。また、トランジスタＴｒ３ａのベースには、基準電流Ｉｒｅｆ１の電流量に応じた電流が供給される。これにより、トランジスタＴｒ３ａのエミッタから、基準電流Ｉｒｅｆ１に応じたバイアス電流Ｉｂｉａｓ１が出力される。なお、トランジスタＴｒ３ａのベース電圧（制御電圧）の生成方法はこれに限られず、例えば、外部から供給される制御信号に応じて制御可能な可変電圧であってもよい。
【００２２】
抵抗素子Ｒ１ａ（第１抵抗素子）は、一端がトランジスタＴｒ３ａのエミッタに接続され、他端がトランジスタ１１０のベースに接続される。言い換えると、抵抗素子Ｒ１ａはトランジスタＴｒ３ａのエミッタと直列接続され、トランジスタ１１０のベースに接続される。
【００２３】
本実施形態において、バイアス回路１３０Ａとバイアス回路１３２Ａとは、出力インピーダンスが異なり、電流供給能力が異なるように構成されている。具体的には、例えば、トランジスタＴｒ３ａ及びトランジスタＴｒ３ｂについて素子サイズの異なるトランジスタを用いること、抵抗素子Ｒ１ａ及び抵抗素子Ｒ１ｂについて抵抗値の異なる抵抗素子を用いること、又は制御回路１２０Ａ，１２２Ａが生成する基準電流Ｉｒｅｆ１，Ｉｒｅｆ２の電流量を調整すること等により、バイアス回路１３０Ａ，１３２Ａの各々の電流供給能力を異なるものとすることができる。なお、トランジスタＴｒ３ａ，Ｔｒ３ｂについて、一方のトランジスタに比べ他方のトランジスタのエミッタ面積を大きくすることにより、ベース・エミッタ間電圧が同一であっても、当該他方のトランジスタを流れる電流を多くすることができる。
【００２４】
上述の構成により、電力増幅回路１００Ａにおいては、バイアス回路１３０Ａ，１３２Ａから供給されるバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の電流量が制御される。これにより、トランジスタ１１０のベースに供給されるバイアス電流（すなわち、バイアス電流Ｉｂｉａｓ１及びバイアス電流Ｉｂｉａｓ２の合計量）におけるバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の比率を様々に変化させることができ、増幅器の出力特性を調整することができる。なお、本実施形態においては、バイアス電流が調整される構成が例として示されているが、バイアス電流の代わりにバイアス電圧が調整される構成であってもよい。
【００２５】
図３は、本発明の第１実施形態に係る電力増幅回路１００における増幅器の出力特性を示すグラフである。具体的には、当該グラフは、バイアス回路１３０，１３２について、バイアス回路１３０のみを最大の基準電流Ｉｒｅｆ１で動作させた場合（Ｉｂｉａｓ１）、バイアス回路１３２のみを最大の基準電流Ｉｒｅｆ２で動作させた場合（Ｉｂｉａｓ２）、バイアス回路１３０，１３２のいずれも最大の基準電流Ｉｒｅｆ１，Ｉｒｅｆ２で動作させた場合（Ｉｂｉａｓ１＋Ｉｂｉａｓ２）、及びバイアス回路１３０，１３２からのバイアス電流が所定の比率となるように基準電流Ｉｒｅｆ１，Ｉｒｅｆ２を調整して動作させた場合（Ｉｂｉａｓ１´＋Ｉｂｉａｓ２´）における増幅器の出力特性を示している。当該グラフにおいて、縦軸はトランジスタ１１０のコレクタ電流Ｉｃ（ｍＡ）を示し、横軸はＲＦ信号の出力電力Ｐｏｕｔ（ｄＢｍ）を示している。
【００２６】
図３に示されるように、バイアス回路１３０，１３２を併用することにより、いずれかのバイアス回路のみを動作させた場合（Ｉｂｉａｓ１又はＩｂｉａｓ２）とは異なる出力特性（Ｉｂｉａｓ１＋Ｉｂｉａｓ２又はＩｂｉａｓ１´＋Ｉｂｉａｓ２´）が得られることが分かる。このように、電流供給能力の異なるバイアス回路を併用し、複数のバイアス電流を合成することにより、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２をいずれも最大限供給した場合の出力特性を示す曲線（Ｉｂｉａｓ１＋Ｉｂｉａｓ２）を最大とする任意の出力特性を得ることができる。具体的には、例えば、図２に示される可変電流源Ｊａ，Ｊｂの値を調整することにより、Ｉｂｉａｓ１，Ｉｂｉａｓ２の重みを調整し、Ｉｂｉａｓ１´＋Ｉｂｉａｓ２´のようなバイアス特性を実現することができる。図３に示されるグラフにおいて、バイアス回路１３０のみを動作させたＩｂｉａｓ１は、増幅器の利得が比較的低く消費電流が比較的少ない。一方、バイアス回路１３２のみを動作させたＩｂｉａｓ２は、Ｉｂｉａｓ１に比べてグラフの傾きが急峻であり、増幅器の利得が比較的高く消費電流が比較的多い。従って、バイアス回路１３０，１３２の双方を動作させ、Ｉｂｉａｓ１及びＩｂｉａｓ２を合成することにより、利得及び消費電流を所望のレベルに調整することができる。
【００２７】
図４は、本発明の第１実施形態の変形例に係る電力増幅回路１００の構成例（電力増幅回路１００Ｂ）を示す図である。電力増幅回路１００Ｂは、図２に示されるバイアス回路１３０Ａ，１３２Ａの代わりに、バイアス回路１３０Ｂ，１３２Ｂを備える。
【００２８】
バイアス回路１３０Ｂは、図２に示されるバイアス回路１３０Ａと比較して、トランジスタＴｒ１ａ，Ｔｒ３ａの代わりにＦＥＴ（ＦＥＴ１ａ，ＦＥＴ２ａ）を備える。また、トランジスタＴｒ４ａをさらに備える。
【００２９】
ＦＥＴ（ＦＥＴ１ａ）はドレインとゲートが接続され（以後、ダイオード接続と呼ぶ）、ドレインに基準電流Ｉｒｅｆ１が供給され、ゲートがＦＥＴ（ＦＥＴ２ａ）のゲートに接続され、ソースがトランジスタＴｒ２ａのコレクタに接続される。これにより、ＦＥＴ（ＦＥＴ１ａ）のゲートに所定レベルの電圧（例えば、ＦＥＴのしきい値を０．３Ｖとすると１．６Ｖ程度）が生成される。
【００３０】
ＦＥＴ（ＦＥＴ２ａ）は、ドレインに電源電圧Ｖｃｃ１が供給され、ゲートに当該所定レベルの電圧が供給され、ソースが抵抗素子Ｒ１ａの一端に接続される。なお、ＦＥＴ（ＦＥＴ１ａ，ＦＥＴ２ａ）は、ＭＯＳＦＥＴであってもよく、又はＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）であってもよい。以下に説明するＦＥＴにおいても同様である。
【００３１】
トランジスタＴｒ４ａは、コレクタが抵抗素子Ｒ１ａの他端に接続され、ベースがトランジスタＴｒ２ａのベースに接続され、エミッタが接地される。バイアス回路１３０Ｂは、抵抗素子Ｒ１ａとトランジスタＴｒ４ａのコレクタとの接続点から、バイアス電流Ｉｂｉａｓ１を出力する。
【００３２】
バイアス回路１３２Ｂは、図２に示されるバイアス回路１３２Ａと比較して、トランジスタＴｒ４ｂをさらに備える。トランジスタＴｒ４ｂは、コレクタが抵抗素子Ｒ１ｂの他端に接続され、ベースがトランジスタＴｒ２ｂのベースに接続され、エミッタが接地される。これにより、バイアス回路１３２Ｂは、抵抗素子Ｒ１ｂとトランジスタＴｒ４ｂのコレクタとの接続点から、バイアス電流Ｉｂｉａｓ２を出力する。
【００３３】
このような構成においても、電力増幅回路１００Ｂは、電力増幅回路１００Ａと同様に、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の供給の比率を変化させ、増幅器の出力特性を調整することができる。また、バイアス回路１３０Ｂ，１３２Ｂは、ＲＦ信号の出力電力の増大に応じてより多くのバイアス電流を必要とする場合において、あらかじめトランジスタＴｒ４ａ，Ｔｒ４ｂに流れていた電流をトランジスタ１１０のベースに配分することができる。これにより、特に大信号入力時に、バイアス電流の不足に起因するゲイン特性の劣化を抑制し、ゲイン特性の劣化によって誘発される歪みの発生量を低減させることができる。
【００３４】
図５は、本発明の第２実施形態に係る電力増幅回路１００の構成例（電力増幅回路１００Ｃ）を示す図である。電力増幅回路１００Ｃは、図２に示されるバイアス回路１３０Ａの代わりに、バイアス回路１３０Ｃを備える。
【００３５】
バイアス回路１３０Ｃは、ＦＥＴ（ＦＥＴ３ａ）、トランジスタＴｒ５ａ、及び抵抗素子Ｒ１ａ，Ｒ２ａを備える。
【００３６】
ＦＥＴ（ＦＥＴ３ａ）（第１トランジスタ）は、ドレインに電源電圧Ｖｃｃ１が供給され、ゲートが制御回路１２０Ａの出力端子及びトランジスタＴｒ５ａのコレクタに接続され、ソースが抵抗素子Ｒ１ａ，Ｒ２ａの一端に接続される。ＦＥＴ（ＦＥＴ３ａ）のゲートには、トランジスタＴｒ５ａを流れる電流Ｉａｄｊに応じた電圧が供給される。これにより、ＦＥＴ（ＦＥＴ３ａ）のソースから、ゲート・ソース間電圧に応じた電流が出力される。当該電流は、抵抗素子Ｒ１ａ，Ｒ２ａの抵抗値に応じて、トランジスタ１１０のベースに供給されるバイアス電流Ｉｂｉａｓ１と、トランジスタＴｒ５ａのベースに供給されるバイアス電流Ｉｂｉａｓ１＊に分岐される。
【００３７】
トランジスタＴｒ５ａ（第３トランジスタ又は第１バイポーラトランジスタ）は、コレクタに基準電流Ｉｒｅｆ１が供給され、ベースが抵抗素子Ｒ２ａの他端に接続され、エミッタが接地される。トランジスタＴｒ５ａのベースには、抵抗素子Ｒ２ａを通してバイアス電流Ｉｂｉａｓ１＊が供給される。
【００３８】
抵抗素子Ｒ１ａは、一端がＦＥＴ（ＦＥＴ３ａ）のソースに接続され、他端がトランジスタ１１０のベースに接続される。抵抗素子Ｒ２ａは、一端がＦＥＴ（ＦＥＴ３ａ）のソースに接続され、他端がトランジスタＴｒ５ａのベースに接続される。抵抗素子Ｒ１ａ，Ｒ２ａはバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ１＊の配分を調整する。
【００３９】
バイアス回路１３０Ｃにおいては、ＦＥＴ（ＦＥＴ３ａ）により、トランジスタ１１０及びトランジスタＴｒ５ａの各々に、同様の構成によってバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ１＊が供給される。ここで、トランジスタＴｒ５ａには、バイアス電流Ｉｂｉａｓ１＊に比例した電流Ｉａｄｊが流れる。
【００４０】
また、電流Ｉａｄｊと、制御回路１２０Ａから供給される基準電流Ｉｒｅｆ１とが略同量となるように、ＦＥＴ（ＦＥＴ３ａ）のゲート電圧Ｖｇａに負帰還がかかる。例えば、バイアス電流Ｉｂｉａｓ１の電流量が増加した場合、抵抗素子Ｒ１ａの電圧降下によりＦＥＴ（ＦＥＴ３ａ）のソース電圧が低下する。従って、トランジスタＴｒ５ａに流れる電流Ｉａｄｊの電流量は、ベース電圧が低下することにより低下する。しかし、トランジスタＴｒ５ａは基準電流Ｉｒｅｆ１（制御電流）と同量の電流が流れるように動作するため、トランジスタＴｒ５ａに流れる電流は基準電流Ｉｒｅｆ１により制限される。これにより、トランジスタＴｒ５ａのコレクタ電圧（＝ＦＥＴ（ＦＥＴ３ａ）のゲート電圧Ｖｇａ）の下降が抑制されるため、ＦＥＴ（ＦＥＴ３ａ）を流れる電流量が安定する。上述の構成により、入力信号ＲＦｉｎの供給によりバイアス電流Ｉｂｉａｓ１が変動しても、当該変動に伴ってバイアス電流Ｉｂｉａｓ１＊もまた変動し、動作点が安定する。
【００４１】
このような構成においても、電力増幅回路１００Ｃは、電力増幅回路１００Ａと同様に、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の供給の比率を変化させ、増幅器の出力特性を調整することができる。
【００４２】
図６は、本発明の第２実施形態の変形例に係る電力増幅回路１００の構成例（電力増幅回路１００Ｄ）を示す図である。電力増幅回路１００Ｄは、図５に示されるバイアス回路１３０Ｃ，１３２Ａの代わりに、バイアス回路１３０Ｄ，１３２Ｃを備える。
【００４３】
バイアス回路１３０Ｄは、図５に示されるバイアス回路１３０Ｃの構成に加えてキャパシタＣ１ａをさらに備える。
【００４４】
キャパシタＣ１ａは、一端がトランジスタＴｒ５ａのコレクタに接続され、他端がトランジスタＴｒ５ａのベースに接続される。
【００４５】
バイアス回路１３０Ｄは、仮にキャパシタＣ１ａを備えない場合、入力信号ＲＦｉｎが大信号となると、トランジスタＴｒ５ａのベースに漏れ出るＲＦ信号の振幅に伴って、トランジスタＴｒ５ａのコレクタ電圧が変動する。これにより、ＲＦ信号の振幅の変動がトランジスタＴｒ５ａを通して制御回路１２０Ａの出力端子に影響を与え、制御回路１２０Ａが出力する基準電流Ｉｒｅｆ１が変動し得る。具体的には、例えば、制御回路１２０Ａが、電流源と、電流ミラー接続されたＭＯＳＦＥＴとにより構成され、当該ＭＯＳＦＥＴのドレインから基準電流Ｉｒｅｆ１が出力される場合がある。この場合、トランジスタＴｒ５ａのコレクタ電圧の上昇に伴って当該ＭＯＳＦＥＴのドレイン・ソース間電圧が低下し、所望の電流量の基準電流が出力されないことがある。
【００４６】
一方、バイアス回路１３０Ｄは、トランジスタＴｒ５ａのベース・コレクタ間にキャパシタＣ１ａを備える。ここで、キャパシタＣ１ａの容量値をＣｂｃ、トランジスタＴｒ５ａの電圧利得をｇｍ、トランジスタＴｒ５ａのコレクタから見た制御回路１２０Ａ側のインピーダンスをＺとする。キャパシタＣ１ａの構成は、トランジスタＴｒ５ａのベースから見て、ミラー効果によりＣｂｃの（１＋ｇｍ×Ｚ）倍の容量値でトランジスタＴｒ５ａのベースをＡＣ接地するキャパシタと等価となる。従って、当該キャパシタにより、ＲＦ信号の振幅に伴うトランジスタＴｒ５ａのベース電圧の変動が抑制される。これにより、トランジスタＴｒ５ａのコレクタ電圧の変動もまた抑制されるため、基準電流Ｉｒｅｆ１が安定して供給されることとなる。従って、大信号入力時にも所定量のバイアス電流Ｉｂｉａｓ１が供給されることとなる。
【００４７】
バイアス回路１３２Ｃは、バイアス回路１３０Ｄの構成に比べて、ＦＥＴ（ＦＥＴ３ａ）の代わりにトランジスタＴｒ６ｂを備える。また、キャパシタＣ２ｂをさらに備える。
【００４８】
トランジスタＴｒ６ｂは、コレクタに電源電圧Ｖｃｃ２が供給され、ベースが制御回路１２２Ａの出力端子及びトランジスタＴｒ５ｂ（第４トランジスタ）のコレクタに接続され、エミッタが抵抗素子Ｒ１ｂ，Ｒ２ｂの一端に接続される。このように、バイアス回路１３０ＤにおけるＦＥＴ（ＦＥＴ３ａ）又はバイアス回路１３２ＣにおけるトランジスタＴｒ６ｂ（すなわち、バイアス電流を出力するトランジスタ）は、ＦＥＴであってもよく、バイポーラトランジスタであってもよい。
【００４９】
キャパシタＣ２ｂは、一端がトランジスタＴｒ６ｂのエミッタに接続され、他端に入力信号ＲＦｉｎが供給される。キャパシタＣ２ｂを通して入力信号ＲＦｉｎがトランジスタＴｒ６ｂのエミッタに供給されることにより、入力信号ＲＦｉｎの振幅に応じてトランジスタＴｒ６ｂのエミッタ電圧が変動する。これにより、入力信号ＲＦｉｎの大信号時には、当該入力信号の振幅に応じてトランジスタＴｒ６ｂのエミッタ電圧が下がる場合にトランジスタＴｒ６ｂがオンとなり、追加的なバイアス電流Ｉｂｉａｓ２がトランジスタ１１０のベースに供給されることとなる。
【００５０】
上述の構成により、電力増幅回路１００Ｄにおいては、入力信号に応じてバイアス電流Ｉｂｉａｓ２の供給の有無を制御することができる。具体的には、例えば、入力信号ＲＦｉｎの小信号時にはトランジスタＴｒ６ｂがオフとなり、大信号時にはトランジスタＴｒ６ｂがオンとなるようにトランジスタＴｒ６ｂのベース電圧Ｖｇｂを調整することができる。これにより、入力信号ＲＦｉｎの大信号時にはバイアス電流Ｉｂｉａｓ２が追加的に供給され、トランジスタ１１０のベースに供給されるバイアス電流の合計量が増加する。
【００５１】
このような構成においても、電力増幅回路１００Ａと同様に、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の供給の比率を変化させ、増幅器の出力特性を調整することができる。また、電力増幅回路１００Ｄは、バイアス回路１３０Ｄ，１３２ＣにおいてトランジスタＴｒ５ａ，Ｔｒ５ｂのコレクタ電圧の変動が抑制されるため、基準電流Ｉｒｅｆ１，Ｉｒｅｆ２の変動もまた抑制される。従って、電力増幅回路１００Ｃに比べバイアス電流を安定的に供給することができる。
【００５２】
なお、キャパシタＣ１ａ，Ｃ１ｂは、ミラー効果が得られるため、比較的小さな容量値のキャパシタを用いることができる。これにより、バイアス回路の回路面積の増大を抑制しつつ、キャパシタＣ１ａ，Ｃ１ｂを備えることができる。キャパシタＣ１ａ，Ｃ１ｂの容量値は、例えば、ＦＥＴ（ＦＥＴ３ａ）のゲート・ソース間の寄生容量値又はトランジスタＴｒ６ｂのベース・エミッタ間の寄生容量値より大きく、かつ、トランジスタＴｒ５ａ，Ｔｒ５ｂが適切に動作する程度の容量値（例えば、２ｐＦ〜６ｐＦ程度）とすることが好ましい。
【００５３】
図７は、本発明の第２実施形態の他の変形例に係る電力増幅回路１００の構成例（電力増幅回路１００Ｅ）を示す図である。電力増幅回路１００Ｅは、図６に示されるバイアス回路１３０Ｄ，１３２Ｃの代わりに、バイアス回路１３０Ｅ，１３２Ｄを備える。
【００５４】
バイアス回路１３０Ｅ，１３２Ｄは、図６に示されるバイアス回路１３０Ｄ，１３２Ｃと比較して、それぞれ、キャパシタＣ１ａ，Ｃ１ｂの代わりにキャパシタＣ３ａ，Ｃ３ｂをそれぞれ備える。
【００５５】
キャパシタＣ３ａは、一端がトランジスタＴｒ５ａのコレクタに接続され、他端が接地される。すなわち、キャパシタＣ３ａはトランジスタＴｒ５ａのコレクタをＡＣ接地する。これにより、ＲＦ信号の振幅に起因するトランジスタＴｒ５ａのコレクタ電圧の変動を抑制することができる。従って、電力増幅回路１００Ｄと同様に、基準電流Ｉｒｅｆ１の変動が抑制され、大信号入力時にもバイアス電流Ｉｂｉａｓ１が安定的に供給される。なお、バイアス回路１３２ＤのキャパシタＣ３ｂについては、バイアス回路１３０ＥのキャパシタＣ３ａと同様であるため、詳細な説明は省略する。
【００５６】
このような構成においても、電力増幅回路１００Ｅは、電力増幅回路１００Ａと同様に、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の供給の比率を変化させ、増幅器の出力特性を調整することができる。また、電力増幅回路１００Ｅは、電力増幅回路１００Ｄと同様に、入力信号ＲＦｉｎの信号レベルにかかわらずバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２を安定的に供給することができる。
【００５７】
なお、キャパシタＣ３ａ，Ｃ３ｂは、上述のミラー効果が得られないため、図６に示されるキャパシタＣ１ａ，Ｃ１ｂより大きな容量値を必要とする。一方、キャパシタＣ３ａ，Ｃ３ｂは、トランジスタＴｒ５ａ，Ｔｒ５ｂのベースの代わりにコレクタを直接ＡＣ接地する。従って、バイアス回路１３０Ｅ，１３２Ｄは、バイアス回路１３０Ｄ，１３２Ｃと異なり、トランジスタＴｒ５ａ，Ｔｒ５ｂによる負帰還に影響を与えずに、トランジスタＴｒ５ａ，Ｔｒ５ｂのコレクタ電圧（すなわち、ＦＥＴ（ＦＥＴ３ａ）のゲート電圧Ｖｇａ、又はトランジスタＴｒ６ｂのベース電圧Ｖｇｂ）の変動を抑制することができる。これにより、バイアス回路１３０Ｅ，１３２Ｄは、当該負帰還によるバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の調整機能を維持しつつ、入力信号ＲＦｉｎの振幅に起因する基準電流Ｉｒｅｆ１，Ｉｒｅｆ２の変動を抑制することができる。
【００５８】
図８は、本発明の第２実施形態の他の変形例に係る電力増幅回路１００の構成例（電力増幅回路１００Ｆ）を示す図である。電力増幅回路１００Ｆは、図７に示されるバイアス回路１３０Ｅ，１３２Ｄの代わりに、バイアス回路１３０Ｆ，１３２Ｅを備える。
【００５９】
バイアス回路１３０Ｆ，１３２Ｅは、図７に示されるバイアス回路１３０Ｅ，１３２Ｄと比較して、キャパシタＣ３ａ，Ｃ３ｂの代わりにキャパシタＣ４ａ，Ｃ４ｂをそれぞれ備える。
【００６０】
キャパシタＣ４ａは、一端がＦＥＴ（ＦＥＴ３ａ）のゲートに接続され、他端がＦＥＴ（ＦＥＴ３ａ）のソースに接続される。キャパシタＣ４ａは、図７に示されるキャパシタＣ３ａと同様に、入力信号ＲＦｉｎの振幅に起因するトランジスタＴｒ５ａのコレクタ電圧（すなわち、ＦＥＴ（ＦＥＴ３ａ）のゲート電圧Ｖｇａ）の変動を抑制する。なお、バイアス回路１３２ＥのキャパシタＣ４ｂについては、バイアス回路１３０ＦのキャパシタＣ４ａと同様であるため、詳細な説明は省略する。
【００６１】
このような構成においても、電力増幅回路１００Ｆは、電力増幅回路１００Ａと同様に、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の供給の比率を変化させ、増幅器の出力特性を調整することができる。また、電力増幅回路１００Ｅと同様に、入力信号ＲＦｉｎの信号レベルにかかわらずバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２を安定的に供給することができる。
【００６２】
図９は、本発明の第２実施形態の他の変形例に係る電力増幅回路１００の構成例（電力増幅回路１００Ｇ）を示す図である。電力増幅回路１００Ｇは、図６に示されるバイアス回路１３０Ｄの代わりに、バイアス回路１３０Ｇを備える。
【００６３】
バイアス回路１３０Ｇは、図６に示されるバイアス回路１３０Ｄと比較して、ＦＥＴ（ＦＥＴ３ａ）の代わりにトランジスタＴｒ６ａを備える。上述のように、バイアス回路１３０ＤにおけるＦＥＴ（ＦＥＴ３ａ）は、ＦＥＴの代わりにバイポーラトランジスタにより構成されていてもよい。
【００６４】
このような構成においても、電力増幅回路１００Ｇは、電力増幅回路１００Ｄと同様の効果を得ることができる。なお、図７及び図８に示される電力増幅回路１００Ｅ，１００Ｆにおいても電力増幅回路１００Ｇと同様に、バイアス回路１３０Ｅ，１３０Ｆが備えるＦＥＴ（ＦＥＴ３ａ）の代わりにバイポーラトランジスタを用いてもよい。
【００６５】
以上、本発明の例示的な実施形態について説明した。電力増幅回路１００，１００Ａ〜１００Ｇは、増幅器と、バイアス回路１３０，１３２と、バイアス電流又は電圧を制御する制御回路１２０，１２２を備え、バイアス回路１３０の電流供給能力はバイアス回路１３２の電流供給能力と異なる。これにより、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の供給の比率を変化させ、増幅器の出力特性を調整することができる。
【００６６】
また、電力増幅回路１００Ａにおいて、バイアス回路１３０，１３２はトランジスタＴｒ３ａ，Ｔｒ３ｂを備え、トランジスタＴｒ３ａの素子サイズはトランジスタＴｒ３ｂの素子サイズと異なっていてもよい。これにより、バイアス回路１３０の電流供給能力とバイアス回路１３２の電流供給能力を異なるものとすることができる。なお、バイアス回路１３０，１３２の構成はこれに限られない。
【００６７】
また、電力増幅回路１００Ａ〜１００Ｇにおいて、バイアス回路１３０，１３２は抵抗素子Ｒ１ａ，Ｒ１ｂを備え、抵抗素子Ｒ１ａの抵抗値は抵抗素子Ｒ１ｂの抵抗値と異なっていてもよい。これにより、バイアス回路１３０の電流供給能力とバイアス回路１３２の電流供給能力を異なるものとすることができる。なお、バイアス回路１３０，１３２の構成はこれに限られない。
【００６８】
また、図５〜図９に示されるように、バイアス回路１３０はトランジスタＴｒ５ａをさらに備え、ＦＥＴ（ＦＥＴ３ａ）又はトランジスタＴｒ６ａと負帰還が構成されていてもよい。なお、バイアス回路１３０の構成はこれに限られない。
【００６９】
また、図６〜図９に示されるように、バイアス回路１３２はトランジスタＴｒ５ｂをさらに備え、トランジスタＴｒ６ｂと負帰還が構成されていてもよい。なお、バイアス回路１３２の構成はこれに限られない。
【００７０】
また、バイアス回路１３０，１３２においてバイアス電流を出力するトランジスタは、特に限定されるものではないが、例えば、一方がＦＥＴであり他方がバイポーラトランジスタであってもよく、又はいずれもバイポーラトランジスタ又はいずれもＦＥＴであってもよい。
【００７１】
なお、バイアス回路１３０Ｄ〜１３０Ｇ，１３２Ｃ〜１３２Ｅはいずれも、キャパシタＣ１ａ，Ｃ３ａ，Ｃ４ａ又はＣ１ｂ，Ｃ３ｂ，Ｃ４ｂのうちいずれが一つのキャパシタを含む構成であるが、バイアス回路１３０，１３２の構成はこれに限られず、これらのキャパシタＣ１ａ，Ｃ３ａ，Ｃ４ａ又はＣ１ｂ，Ｃ３ｂ，Ｃ４ｂのうち複数のキャパシタを備えていてもよい。
【００７２】
また、電力増幅回路が複数段の増幅器により構成される場合は、バイアス回路１３０，１３２の構成は、いずれの段の増幅器に適用してもよい。
【００７３】
また、電力増幅回路１００Ａ〜１００Ｇにおけるバイアス回路１３０，１３２の構成の組み合わせは例示であり、バイアス回路１３０，１３２は異なる組み合わせにより構成されていてもよい。なお、本明細書においては、２つのバイアス回路によりバイアス電流が供給される例が示されているが、バイアス回路の数はこれに限られず、３つ以上であってもよい。
【００７４】
以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更又は改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００７５】
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ  電力増幅回路
１１０，Ｔｒ１ａ，Ｔｒ１ｂ，Ｔｒ２ａ，Ｔｒ２ｂ，Ｔｒ３ａ，Ｔｒ３ｂ，Ｔｒ４ａ，Ｔｒ４ｂ，Ｔｒ５ａ，Ｔｒ５ｂ，Ｔｒ６ａ，Ｔｒ６ｂ  トランジスタ
１２０，１２０Ａ，１２２，１２２Ａ  制御回路
１３０，１３０Ａ，１３０Ｂ，１３０Ｃ，１３０Ｄ，１３０Ｅ，１３０Ｆ，１３０Ｇ，１３２，１３２Ａ，１３２Ｂ，１３２Ｃ，１３２Ｄ，１３２Ｅ  バイアス回路
１４０  インダクタ
１５０，１５２  整合回路
ＦＥＴ１ａ，ＦＥＴ２ａ，ＦＥＴ３ａ  ＦＥＴ
Ｒ１ａ，Ｒ１ｂ，Ｒ２ａ，Ｒ２ｂ  抵抗素子
Ｃ１ａ，Ｃ１ｂ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂ，Ｃ４ａ，Ｃ４ｂ  キャパシタ
Ｊａ，Ｊｂ  可変電流源
【図１】
2018033028.tif 000003
【図２】
2018033028.tif 000004
【図３】
2018033028.tif 000005
【図４】
2018033028.tif 000006
【図５】
2018033028.tif 000007
【図６】
2018033028.tif 000008
【図７】
2018033028.tif 000009
【図８】
2018033028.tif 000010
【図９】
2018033028.tif 000011