(57)【要約】【課題】半導体装置の信頼性を向上する。【解決手段】半導体装置は、半導体基板ＳＵＢと、半導体基板に形成された第１導電型のウエル領域ＰＷと、半導体基板上に、ゲート絶縁膜ＧＩｆを介して形成されたゲート電極Ｇｆと、ゲート電極の両端において、ウエル領域内に形成され、第１導電型とは反対の第２導電型を有するソース領域Ｓ１およびソース領域Ｓ２と、からなるアンチヒューズ素子ＦＵを有する。ヒューズ素子の書き込み時は、ゲート電極に第１書き込み電位Ｖｐｐ１を、ウエル領域に第１基準電位ＧＮＤを、ソース領域Ｓ１およびＳ２に中間電位Ｖｓを供給し、中間電位Ｖｓは、第１書き込み電位Ｖｐｐ１よりも低く、かつ、第１基準電位ＧＮＤよりも高い。【選択図】図５
2018006525.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された第１導電型の第１半導体領域と、
前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両端において、前記第１半導体領域内に形成され、前記第１導電型とは反対の第２導電型を有する第２および第３半導体領域と、
からなるアンチヒューズ素子を有し、
前記アンチヒューズ素子の書き込み時に、前記ゲート電極に第１電位、前記第１半導体領域に第２電位、前記第２半導体領域および前記第３半導体領域に第３電位、を供給し、前記第３電位は、前記第１電位よりも低く、かつ、前記第２電位よりも高い、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記書き込み時には、
（ａ）前記ゲート絶縁膜の一部に、前記ゲート電極から前記半導体基板に達する絶縁破壊領域を形成する第１段階と、
（ｂ）前記絶縁破壊領域に導体層を形成する第２段階と、
を含む、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記（ｂ）では、前記ゲート電極に、前記第１電位よりも低く、かつ、前記第２電位よりも高い第４電位を供給する、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第４電位は、前記第３電位よりも高い、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ゲート電極の側壁上には、側壁絶縁膜が形成されている、半導体装置。
【請求項６】
主面を有する半導体基板と、
前記主面において、互いに直交する第１方向と第２方向に沿って、行列状に配置され、アンチヒューズ素子を有するメモリセルと、
前記第１方向に配列された前記メモリセルに接続され、前記第１方向に延在するワード線と、
前記第２方向に配列された前記メモリセルに接続され、前記第２方向に延在するビット線と、
前記メモリセルに接続されたソース線と、
前記メモリセルに接続された給電線と、
を有し、
前記アンチヒューズ素子は、
前記半導体基板に形成された第１導電型の第１半導体領域と、
前記主面上に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の両端において、前記第１半導体領域内に形成され、前記第１導電型とは反対の第２導電型を有する第２および第３半導体領域と、
を有し、
前記ソース線は、前記第２半導体領域および前記第３半導体領域に接続され、
前記給電線は、前記第１半導体領域に接続され、
前記ソース線は、前記給電線から電気的に分離されており、前記第２半導体領域および前記第３半導体領域には、前記第１半導体領域とは異なる電位が供給可能である、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記メモリセルに情報を書き込む際には、前記第１ゲート電極に第１電位、前記第１半導体領域に第２電位、前記第２半導体領域および前記第３半導体領域に第３電位、を供給し、前記第３電位は、前記第１電位よりも低く、かつ、前記第２電位よりも高い、半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記ソース線は、前記第２方向に延在し、前記第２方向に配列された前記メモリセルに接続されている、半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
前記メモリセルは、前記半導体基板の前記主面上に、第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極の両端に形成された第４および第５半導体領域を含む選択トランジスタを有し、
前記第２ゲート電極は、前記ワード線に接続され、
前記第４半導体領域は、前記ビット線に接続され、
前記第５半導体領域は、前記第１ゲート電極に接続されている、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
さらに、前記半導体基板の前記主面において、その周囲を素子分離膜で囲まれた第１および第２活性領域を有し、
前記アンチヒューズ素子は、前記第１活性領域に形成され、前記第１活性領域と交差する前記第１ゲート電極は、前記第１方向に延在しており、
前記選択トランジスタは、前記第２活性領域に形成され、前記第２活性領域と交差する前記第２ゲート電極は、前記第２方向に延在している、半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記第４半導体領域および前記第５半導体領域は、前記第２導電型であり、前記第１半導体領域内に形成されており、
前記給電線は、前記第１方向に延在している、半導体装置。
【請求項１２】
請求項９に記載の半導体装置において、
さらに、前記第１方向において、前記第１半導体領域に隣接し、前記第２方向に延在し、前記第２導電型を有する第６半導体領域を有し、
前記第４半導体領域および前記第５半導体領域は、前記第１導電型であり、前記第６半導体領域内に形成されている、半導体装置。
【請求項１３】
主面を有する半導体基板と、
前記主面において、第１方向に隣接して配置された第１メモリセルおよび第２メモリセルと、
前記第１メモリセルおよび前記第２メモリセルに接続され、前記第１方向に延在するワード線と、
前記第１方向と直交する第２方向に延在し、前記第１メモリセルに接続された第１ビット線と、
前記第２方向に延在し、前記第２メモリセルに接続された第２ビット線と、
前記第１ビット線と前記第２ビット線との間において、前記第２方向に延在し、前記第１メモリセルおよび前記第２メモリセルに接続されたソース線と、
前記第１メモリセルおよび前記第２メモリセルに接続された給電線と、
を有し、
前記第１メモリセルは、第１選択トランジスタと第１アンチヒューズ素子とを有し、
前記第２メモリセルは、第２選択トランジスタと第２アンチヒューズ素子とを有し、
前記第１選択トランジスタは、前記半導体基板の前記主面に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極の両端に配置された１対の第１半導体領域とを有し、
第１アンチヒューズ素子は、前記半導体基板の前記主面に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極の両端に配置された１対の第２半導体領域とを有し、
前記第２選択トランジスタは、前記半導体基板の前記主面に第３ゲート絶縁膜を介して形成された第３ゲート電極と、前記第３ゲート電極の両端に配置された１対の第３半導体領域とを有し、
第２アンチヒューズ素子は、前記半導体基板の前記主面に第４ゲート絶縁膜を介して形成された第４ゲート電極と、前記第４ゲート電極の両端に配置された１対の第４半導体領域とを有し、
前記第１ゲート電極および前記第３ゲート電極は、前記第２方向に延在し、
前記第２ゲート電極および前記第４ゲート電極は、前記第１方向に延在し、
前記第１方向において、前記第１アンチヒューズ素子および前記第２アンチヒューズ素子は、前記第１選択トランジスタと前記第２選択トランジスタとの間に配置され、
前記第１アンチヒューズ素子と前記第２アンチヒューズ素子とは、前記第２方向に並んで配置されている、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記１対の第２半導体領域および前記１対の第４半導体領域は、前記ソース線に接続されている、半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記第１ゲート電極および前記第３ゲート電極は、前記ワード線に接続されており、
前記１対の第１半導体領域の一方は、前記第１ビット線に、前記１対の第１半導体領域の他方は、前記第２ゲート電極に接続され、
前記１対の第３半導体領域の一方は、前記第２ビット線に、前記１対の第３半導体領域の他方は、前記第４ゲート電極に接続されている、半導体装置。
【請求項１６】
請求項１４に記載の半導体装置において、
前記１対の第２半導体領域および前記１対の第４半導体領域は、前記半導体基板に形成された第５半導体領域内に形成され、
前記給電線は、前記第５半導体領域に接続され、
前記ソース線は、前記給電線から電気的に分離されており、前記１対の第２半導体領域および前記１対の第４半導体領域には、前記第５半導体領域とは異なる電位が供給可能である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、半導体基板に形成されたヒューズ素子を備える半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板に形成された半導体素子からなるメモリを備える半導体装置として、アンチヒューズ素子を含むメモリセルを有するものがある。このような半導体装置では、アンチヒューズ素子のゲート電極と、ソース・ドレイン領域との間に高電圧を印加して、アンチヒューズ素子のゲート絶縁膜を絶縁破壊することにより、メモリセルにデータを書き込む。この書き込み動作において、アンチヒューズ素子のゲート絶縁膜が絶縁破壊されることにより、ゲートリーク電流としての読み出し電流は、書き込み動作の前後で増加する。
【０００３】
また、アンチヒューズ素子におけるゲート絶縁膜の絶縁破壊は、一回限りのものであるため、当該アンチヒューズ素子により形成されるメモリセルの書き込みは、ＯＴＰ（One Time Program）と称される。また、アンチヒューズ素子からなるメモリ素子は、ＯＴＰ（One Time Programmable）メモリ素子と称され、ＲＯＭ（Read Only Memory）等に用いられる。
【０００４】
アンチヒューズ素子は、例えば、特表２００６−５９９１９号公報（特許文献１）、特開２０１１−１１９６４０号公報（特許文献２）、特表２００９−５４６６２号公報（特許文献３）、または、特開２００９−２００４９７号公報（特許文献４）等に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００６−５９９１９号公報
【特許文献２】特開２０１１−１１９６４０号公報
【特許文献３】特表２００９−５４６６２号公報
【特許文献４】特開２００９−２００４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本願発明者は、ＭＯＳ構造のアンチヒューズ素子を含むメモリセルが複数個、行列状に配置された半導体装置において、以下の課題を認識するに到った。
【０００７】
アンチヒューズ素子は、半導体基板（又は、ウエル領域）の表面にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両端において、半導体基板の表面に形成された一対のソース領域を有している。
【０００８】
メモリセルの書き込みは、選択されたアンチヒューズ素子のゲート絶縁膜に所定の電圧を印加することでゲート絶縁膜に絶縁破壊領域を形成し、更に絶縁破壊領域に低抵抗のフィラメントを形成させて両者を導通させる。そして、書き込み動作終了後に行う読み出し動作において、ゲート電極に読み出し電圧を印加すると、書き込みセルでは、フィラメントを通してゲート電極と一対のソース領域との間に所定以上の電流（セル電流）が流れる。一方、非書き込みセルではゲートリークの微小な電流しか流れず、この書き込みの有無によって生じるセル電流の変化をビット情報として機能させる。
【０００９】
複数のメモリセルに書き込みを行うと、複数のメモリセル間で書き込み状態が異なり、読み出し時のセル電流が、広い分布を持つことが判明した。つまり、複数のメモリセルの中には、セル電流が低いビットが存在し、書き込み歩留まり低下を引き起こしていた。
【００１０】
つまり、アンチヒューズ素子を有する半導体装置において、セル電流分布の拡がりを抑制し、書き込み歩留りの向上が求められている。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態における半導体装置は、半導体基板と、半導体基板に形成された第１導電型の第１半導体領域と、半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両端において、第１半導体領域内に形成され、第１導電型とは反対の第２導電型を有する第２および第３半導体領域と、からなるアンチヒューズ素子を有する。そして、アンチヒューズ素子の書き込み時には、ゲート電極に第１電位を、第１半導体領域に第２電位を、第２半導体領域および第３半導体領域に第３電位を供給し、第３電位は、第１電位よりも低く、かつ、第２電位よりも高い。
【発明の効果】
【００１３】
一実施の形態によれば、書き込み歩留りの向上により、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態における半導体装置のメモリセル部の等価回路図である。
【図２】本実施の形態における半導体装置のメモリセル部の要部平面図である。
【図３】図２のＡ−Ａ´線およびＢ−Ｂ´線に沿う断面図である。
【図４】本実施の形態における半導体装置の書き込み時における供給電位のタイミングチャートである。
【図５】本実施の形態における半導体装置のアンチヒューズ素子と書き込み時の供給電位を示す断面図である。
【図６】本実施の形態における半導体装置のアンチヒューズ素子と読み出し時の供給電位を示す断面図である。
【図７】本実施の形態の半導体装置における「書き込みセル」のセル電流の累積確率分布を示すグラフである。
【図８】比較例であるメモリセル部の等価回路図である。
【図９】関連技術におけるアンチヒューズ素子と書き込み時の供給電位を示す断面図である。
【図１０】関連技術におけるアンチヒューズ素子の書き込みメカニズムを示す断面図である。
【図１１】関連技術におけるアンチヒューズ素子の書き込みメカニズムを示す断面図である。
【図１２】関連技術におけるアンチヒューズ素子と読み出し時の供給電位を示す断面図である。
【図１３】変形例１における半導体装置のメモリセル部の要部平面図である。
【図１４】図１３のＣ−Ｃ´線およびＤ−Ｄ´線に沿う断面図である。
【図１５】変形例２における半導体装置のメモリセル部の要部平面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２０】
（実施の形態）
本実施の形態の半導体装置は、行列状に配置された複数個のメモリセルを有し、各々のメモリセル（ビットとも呼ぶ）は、選択トランジスタとアンチヒューズ素子とで構成されている。本実施の形態の半導体装置は、複数の書き込みセルにおいて、セル電流分布を狭め、セル電流が低いビットを低減することで、書き込み歩留りを向上させるものである。
【００２１】
まず、本願発明者が確認した、関連技術における半導体装置の技術課題について図９〜図１２を用いて説明する。
【００２２】
図９は、関連技術におけるアンチヒューズ素子と書き込み時の供給電位を示す断面図である。図１０および図１１は、関連技術におけるアンチヒューズ素子の書き込みメカニズムを示す断面図である。図１２は、関連技術におけるアンチヒューズ素子と読み出し時の供給電位を示す断面図である。
【００２３】
図９に示すように、アンチヒューズ素子ＦＵは、ｐ型の半導体基板ＳＵＢと、半導体基板ＳＵＢの主面側に形成されたｐ型のウエル領域ＰＷと、ウエル領域ＰＷの表面上にゲート絶縁膜ＧＩｆを介して形成されたゲート電極Ｇｆと、ゲート電極Ｇｆの両端において、ウエル領域ＰＷ内に形成されたソース領域Ｓ１およびＳ２と、ゲート電極Ｇｆの側壁上に形成された側壁絶縁膜ＳＷを有する。ここで、半導体基板ＳＵＢは、例えば、単結晶シリコン基板または単結晶シリコン基板の上にエピタキシャル層を形成したエピタキシャル基板からなり、ウエル領域ＰＷは、ｐ型の半導体領域、ソース領域Ｓ１およびＳ２は、ｎ型の半導体領域である。ゲート絶縁膜ＧＩｆは、例えば、酸化シリコン膜からなる絶縁膜であり、ゲート電極Ｇｆは、例えば、不純物としてリン（Ｐ）を含有する多結晶シリコン膜からなる導体膜である。側壁絶縁膜ＳＷは、例えば、窒化シリコン膜と、それを挟む２層の酸化シリコン膜と、からなる積層構造の絶縁膜である。
【００２４】
図９は、書き込み後のアンチヒューズ素子ＦＵを示しており、ゲート絶縁膜ＧＩｆの一部には、フィラメントＦＭが形成されている。つまり、書き込み前のメモリセルまたは非書き込みのメモリセルには、フィラメントＦＭは形成されておらず、ゲート電極Ｇｆと半導体基板ＳＵＢ（又は、ウエル領域ＰＷ）間には、全域にわたってゲート絶縁膜ＧＩｆが介在している。
【００２５】
アンチヒューズ素子ＦＵの書き込み時には、ゲート電極Ｇｆに、第１書き込み電位Ｖｐｐ１、ソース領域Ｓ１およびＳ２、ならびに、ウエル領域ＰＷに、第１基準電位ＧＮＤが印加される。第１書き込み電位Ｖｐｐ１は、例えば、６Ｖであり、第１基準電位ＧＮＤは、０Ｖである。
【００２６】
書き込み工程は、図１０および図１１に示すように２つのステージからなる。先ず、図１０に示すように、第１ステージでは、ゲート電極Ｇｆとウエル領域ＰＷとの電位差により、ゲート絶縁膜ＧＩｆに絶縁破壊領域が形成される。絶縁破壊領域は、ゲート電極Ｇｆからウエル領域ＰＷに達しており、絶縁破壊領域には、ゲート電極Ｇｆからウエル領域ＰＷに書き込み電流が流れる。図１１に示すように、高抵抗の絶縁破壊領域に書き込み電流が流れ続けることで、絶縁破壊領域が高温となり、半導体基板ＳＵＢからゲート電極Ｇｆに向かってエピタキシャル層ＥＰが成長する。つまり、絶縁破壊領域を中心に、その周囲にシリコン層からなるエピタキシャル層ＥＰが形成され、エピタキシャル層ＥＰは、半導体基板ＳＵＢからゲート電極Ｇｆに到達する。さらに、エピタキシャル層ＥＰにゲート電極Ｇｆに含まれるリン（Ｐ）が拡散することにより、ゲート絶縁膜ＧＩｆ中に、半導体基板ＳＵＢとゲート電極Ｇｆとをつなぐｎ型半導体層（導体層）が形成される。このｎ型半導体層（導体層）をフィラメントＦＭと呼ぶ。前述の絶縁破壊領域の形成後のフィラメントＦＭ形成工程が、第２ステージである。フィラメントＦＭは、絶縁破壊領域に比べ、低抵抗である。
【００２７】
図９に示すように、書き込み時には、半導体基板ＳＵＢとソース領域Ｓ１およびＳ２とが同電位であるため、絶縁破壊領域、言い換えると、フィラメントＦＭの形成位置の制御が困難である。つまり、フィラメントＦＭは、ソース領域Ｓ１およびＳ２を結ぶ方向において、ゲート電極Ｇｆの中央部、ソース領域Ｓ１側、または、ソース領域Ｓ２側等に形成されることとなる。図９では、フィラメントＦＭがソース領域Ｓ１側に形成された例を示している。
【００２８】
書き込み時には、低抵抗のフィラメントＦＭを形成するために、前述の絶縁破壊領域およびフィラメントＦＭの形成後にも、書き込み電流を流し続けており、フィラメントＦＭからソース領域Ｓ１側に書き込み電流Ｉｗ１が、フィラメントＦＭからソース領域Ｓ２側に書き込み電流Ｉｗ２が、それぞれ流れている。ここで、フィラメントＦＭの形成位置がソース領域Ｓ１側にずれた（接近した）場合、フィラメントＦＭとソース領域Ｓ１との間の電界は、フィラメントＦＭとソース領域Ｓ２との間の電界に比べ、高くなる。つまり、フィラメントＦＭとソース領域Ｓ１間に高電界が発生することにより、ホットエレクトロンｅが多量に発生し、図９に黒点で示すように、ソース領域Ｓ１側のゲート絶縁膜ＧＩｆまたは側壁絶縁膜ＳＷに、ホットエレクトロンｅが多量にトラップされる。ソース領域Ｓ２側のゲート絶縁膜ＧＩｆにもホットエレクトロンｅがトラップされるが、その量はソース領域Ｓ１側に比べ少ない。
【００２９】
次に、図１２に示すように、読み出し時には、ゲート電極Ｇｆに、読み出し電位Ｖｒ（例えば、１．５Ｖ）、ソース領域Ｓ１およびＳ２、ならびに、ウエル領域ＰＷに、第１基準電位ＧＮＤが印加される。そして、「書き込みセル」では、ゲート電極Ｇｆとソース領域Ｓ１間に形成される寄生トランジスタＰＴｒ１によりセル電流Ｉｒ１を、ゲート電極Ｇｆとソース領域Ｓ２間に形成される寄生トランジスタＰＴｒ２によりセル電流Ｉｒ２を流すことにより、メモリセルの書き込み状態が検出される。つまり、セル電流Ｉｒ１およびＩｒ２の和が、所定の電流値以上となった場合に、「書き込みセル」と判定し、所定の電流値未満の場合には、「非書き込みセル」と判定する。
【００３０】
しかしながら、図１２に示すように、ソース領域Ｓ１側のゲート絶縁膜ＧＩｆおよび側壁絶縁膜ＳＷには、大量のホットエレクトロンｅがトラップされているため、寄生トランジスタＰＴｒ１のしきい値が上昇し、セル電流Ｉｒ１が低減してしまう。さらに、フィラメントＦＭが、ソース領域Ｓ１およびＳ２の中間地点よりもソース領域Ｓ１側に、ソース領域Ｓ１に接近して形成されているため、フィラメントＦＭが、ソース領域Ｓ１およびＳ２の中間地点に形成された場合に比べ、寄生トランジスタＰＴｒ２のチャネル長が増加することで、セル電流Ｉｒ２も低減してしまう。つまり、フィラメントＦＭが、ソース領域Ｓ１およびＳ２の中間地点よりもソース領域Ｓ１側にずれて形成された場合、上記のホットエレクトロンｅおよびチャネル長増加の影響により、セル電流（セル電流Ｉｒ１およびＩｒ２の和）が大幅に低減するため、「書き込みセル」または「非書き込みセル」の判定が困難になることが判明した。これは、メモリセルの書き込み歩留りが低下することを意味している。もちろん、フィラメントＦＭがソース領域Ｓ２側にずれた場合も、同様に、セル電流が低減する。
【００３１】
本実施の形態の半導体装置は、フィラメントＦＭの形成位置を、ソース領域Ｓ１およびＳ２の中間地点とすることにより、アンチヒューズ素子の書き込みセルのセル電流を増加させるとともに書き込みセルのセル電流分布を狭め、書き込み歩留りを向上させるものである。
【００３２】
＜半導体装置の構造＞
図１は、本実施の形態における半導体装置のメモリセル部の等価回路図である。図２は、本実施の形態における半導体装置のメモリセル部の要部平面図である。図３は、図２のＡ−Ａ´線およびＢ−Ｂ´線に沿う断面図である。図４は、本実施の形態における半導体装置の書き込み時における供給電位のタイミングチャートである。図５は、本実施の形態における半導体装置のアンチヒューズ素子と書き込み時の供給電位を示す断面図である。図６は、本実施の形態における半導体装置のアンチヒューズ素子と読み出し時の供給電位を示す断面図である。図７は、本実施の形態の半導体装置における「書き込みセル」のセル電流の累積確率分布を示すグラフである。図８は、比較例であるメモリセル部の等価回路図である。
【００３３】
図１は、メモリセル部の等価回路図であり、行列状に配置された４個のメモリセルＭＣ（ＭＣ００、ＭＣ０１、ＭＣ１０およびＭＣ１１）を示している。
【００３４】
メモリセルＭＣは、選択トランジスタ（トランジスタ素子）ＳＴとアンチヒューズ素子（アンチヒューズ、アンチヒューズトランジスタ）ＦＵとで構成されている。各メモリセルＭＣは、Ｘ方向に延在するワード線ＷＬ０またはＷＬ１と、Ｘ方向に直交するＹ方向に延在するビット線ＢＬ０またはＢＬ１と、Ｙ方向に延在するソース線ＳＬ０またはＳＬ１とに接続されている。また、メモリセルＭＣには、選択トランジスタＳＴおよびアンチヒューズ素子ＦＵを形成するウエル領域に所定の電位を供給する給電線ＰＷＦが接続されている。ソース線ＳＬ０およびＳＬ１は、給電線ＰＷＦとは、電気的に独立の配線であり、ソース線ＳＬ０およびＳＬ１には、給電線ＰＷＦの電位とは異なる電位を供給することができる。図１に示すように、例えば、メモリセルＭＣ００は、ワード線ＷＬ０、ビット線ＢＬ０およびソース線ＳＬ０に接続されており、さらに、Ｘ方向に延在する給電線ＰＷＦに接続されている。なお、給電線ＰＷＦは、Ｙ方向、または、Ｘ方向およびＹ方向に延在させることも出来る。
【００３５】
図２は、図１に示した４個のメモリセルＭＣの平面図である。Ｘ方向に隣接するメモリセルＭＣ００およびＭＣ０１は、互いに鏡面対称配置となっている。Ｙ方向に隣接するメモリセルＭＣ００およびＭＣ１０は、互いに等しい配置を有する。なお、Ｙ方向に隣接するメモリセルＭＣ００およびＭＣ１０は、鏡面配置としても良い。これらの配置は、Ｘ方向およびＹ方向に配列されたメモリセルＭＣに対して同様に適用されている。
【００３６】
また、各メモリセルＭＣは、等しい構成を有するため、以下、メモリセルＭＣ００を用いてその構成を説明する。
【００３７】
メモリセルＭＣ００は、選択トランジスタＳＴとアンチヒューズ素子ＦＵとで構成されている。選択トランジスタＳＴは、ゲート電極Ｇｓと、ゲート電極Ｇｓの両端に配置された一対のソース・ドレイン領域ＳＤｓとを有する。アンチヒューズ素子は、ゲート電極Ｇｆと、ゲート電極Ｇｆの両端に配置されたソース領域Ｓ１およびＳ２を有する。
【００３８】
選択トランジスタＳＴは、活性領域ＡＣＴｓ内に形成されており、アンチヒューズ素子は、活性領域ＡＣＴｆ内に形成されている。活性領域ＡＣＴｓおよびＡＣＴｆの周囲は、素子分離膜ＳＴＩで囲まれている。活性領域ＡＣＴｓおよびＡＣＴｆは、略長方形を有する。ここで、略長方形とは、角部が丸くなった長方形または楕円形を含む。
【００３９】
選択トランジスタＳＴの活性領域ＡＣＴｓは、その長辺がＸ方向に延在し、ゲート電極Ｇｓは、活性領域ＡＣＴｓと交差するようにＹ方向に延在している。アンチヒューズ素子ＦＵの活性領域ＡＣＴｆは、その長辺がＹ方向に延在し、ゲート電極Ｇｆは、活性領域ＡＣＴｆと交差するようにＸ方向に延在している。
【００４０】
選択トランジスタＳＴのソース・ドレイン領域ＳＤｓの一方は、プラグ電極ＰＧおよび配線Ｗ１を介してビット線ＢＬ０に接続されている。選択トランジスタＳＴのソース・ドレイン領域ＳＤｓの他方は、プラグ電極ＰＧ、配線Ｗ１およびプラグ電極ＰＧを介してアンチヒューズ素子ＦＵのゲート電極Ｇｆに接続されている。選択トランジスタＳＴのゲート電極Ｇｓは、プラグ電極ＰＧおよび配線Ｗ１を介してＸ方向に延在するワード線ＷＬ０に接続されている。また、アンチヒューズ素子ＦＵのソース領域Ｓ１およびＳ２は、プラグ電極ＰＧを介してＹ方向に延在するソース線ＳＬ０に接続されている。ここで、配線Ｗ１は、第１層目の金属配線層で構成されており、ソース線ＳＬ０は、Ｙ方向に延在する配線Ｗ１で構成されている。配線Ｗ２は、第２層目の金属配線層で構成されており、ワード線ＷＬ０は、Ｘ方向に延在する配線Ｗ２で構成されている。配線Ｗ３は、第３層目の金属配線層で構成されており、ビット線ＢＬ０は、Ｙ方向に延在する配線Ｗ３で構成されている。
【００４１】
また、給電領域ＰＴＡＰは、ウエル領域ＰＷへ所望の電位を供給するための領域である。給電領域ＰＴＡＰは、Ｙ方向において、所定のビット数（例えば、４ビットまたは８ビット）毎に配置されている。給電領域ＰＴＡＰは、Ｘ方向に延在する活性領域ＡＣＴｐｗ内に形成されたｐ型半導体領域を有する。ｐ型半導体領域は、ｐ型ウエル領域ＰＷよりも高濃度の半導体領域であり、ｐ型ウエル領域ＰＷと接続されている。ｐ型半導体領域は、プラグ電極ＰＧおよび配線Ｗ１を介して、配線Ｗ２で形成され、Ｘ方向に延在する給電線ＰＷＦに接続されている。給電線ＰＷＦは、ｐ型半導体領域が形成された活性領域ＡＣＴｐｗに重なっている。ここでは、給電線ＰＷＦが、Ｘ方向に延在する例を示しており、その場合、ソース線ＳＬ０を給電線ＰＷＦと独立に設けてもメモリセル部の面積が拡大することはない。ただし、給電線ＰＷＦは、配線Ｗ３で形成してＹ方向に延在させることもできる。また、給電線ＰＷＦを、Ｘ方向に延在する配線Ｗ２およびＹ方向に延在する配線Ｗ３の両方で形成しても良い。ただし、給電線ＰＷＦは、ソース線ＳＬ０と電気的に分離することが肝要であり、ソース線ＳＬ０とは別層で形成するのが好適である。
【００４２】
図３は、メモリセルＭＣ００を構成するｎチャネル型の選択トランジスタＳＴおよびｎチャネル型のアンチヒューズ素子ＦＵの要部断面図を示している。選択トランジスタＳＴは、ｐ型半導体基板ＳＵＢの主面に形成されたｐ型ウエル領域ＰＷに形成されている。また、選択トランジスタＳＴは、酸化シリコン膜等の絶縁膜からなる素子分離膜ＳＴＩに囲まれた活性領域ＡＣＴｓ内に形成されている。選択トランジスタＳＴは、半導体基板ＳＵＢの主面上にゲート絶縁膜ＧＩｓを介して形成されたゲート電極Ｇｓと、ゲート電極Ｇｓの両端において、ウエル領域ＰＷ（又は、半導体基板ＳＵＢ）に形成された一対のソース・ドレイン領域ＳＤｓと、を有する。
【００４３】
ゲート絶縁膜ＧＩｓは、酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜、Ｈｉｇｈ−ｋ絶縁膜またはこれらの積層膜で構成される。ゲート電極Ｇｓは、リン（Ｐ）等のｎ型不純物を含有する多結晶シリコン膜で構成されている。ソース・ドレイン領域ＳＤｓは、「エクステンション層」と呼ばれる比較的低濃度のｎ型の半導体領域ＮＭｓと比較的高濃度のｎ型の半導体領域ＮＨｓとで構成されており、半導体領域ＮＭｓおよび半導体領域ＮＨｓは、リン（Ｐ）またはヒ素（Ａｓ）等のｎ型不純物を含有している。また、半導体領域ＮＭｓの下部には、ソース・ドレイン領域ＳＤｓからの空乏層の伸びを抑制する為に、「ハロー層」と呼ばれるｐ型の半導体領域ＰＭが形成されている。
【００４４】
また、ゲート電極Ｇｓの側壁（側面）上には、側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、下層から、酸化シリコン膜、窒化シリコン膜、および、酸化シリコン膜の３層構造で構成されているが、これに限定されるものではない。ゲート電極Ｇｓの両端に配置された半導体領域ＮＨｓは、ゲート電極Ｇｓとは重なっておらず、ゲート電極Ｇｓに対して、ほぼ側壁絶縁膜ＳＷの幅分だけオフセットしている。半導体領域ＮＨｓとゲート電極Ｇｓの間には、半導体領域ＮＭｓが介在しており、半導体領域ＮＭｓの一部は、ゲート電極Ｇｓと重なっている。
【００４５】
図３に示すように、選択トランジスタＳＴは、複数層の絶縁膜ＩＬ１、ＩＬ２、ＩＬ３およびＩＬ４で覆われており、主に酸化シリコン膜からなる複数層の絶縁膜ＩＬ１、ＩＬ２、ＩＬ３およびＩＬ４の内部には、プラグ電極ＰＧ、ＰＧ２およびＰＧ３、ならびに、配線Ｗ１、Ｗ２およびＷ３が形成されている。プラグ電極ＰＧは、絶縁膜ＩＬ１に形成されたビア開口内に設けられた円柱形状の金属導体層であり、窒化タングステン（ＴｉＷ）膜又は窒化チタン（ＴｉＮ）膜等のバリア膜と、タングステン（Ｗ）等の主導体膜との積層構造で構成されている。絶縁膜ＩＬ１に形成されたビア開口の側壁および底部に沿ってバリア膜が配置され、その内側に主導体膜が配置されている。配線Ｗ１は、絶縁膜ＩＬ２内の配線溝内に形成された銅配線であり、銅配線は、タンタル（Ｔａ）、チタン（Ｔｉ）およびこれらの窒化物等からなるバリア膜と、銅または銅合金からなる主導体膜との積層構造で構成されている。配線Ｗ１は、シングルダマシン構造を有する。
【００４６】
配線Ｗ２は、絶縁膜ＩＬ３内の配線溝内に形成された銅配線であり、配線Ｗ２は、絶縁膜ＩＬ３内のビア開口内に形成されたプラグ電極ＰＧ２を介して下層の配線Ｗ１に接続されている。配線Ｗ２およびプラグ電極ＰＧ２は、デュアルダマシン構造を有しており、一体に形成されている。つまり、配線溝とビア開口の側壁および底部に沿って、タンタル（Ｔａ）、チタン（Ｔｉ）およびこれらの窒化物等からなるバリア膜が形成され、配線溝およびビア開口内のバリア膜上に銅または銅合金からなる主導体膜が形成されている。なお、配線Ｗ３も配線Ｗ２と同様の構造であり、その説明は省略する。
【００４７】
図３に示すように、選択トランジスタＳＴのソース・ドレイン領域ＳＤｓの一方は、プラグ電極ＰＧ、配線Ｗ１、プラグ電極ＰＧ２、配線Ｗ２、および、プラグ電極ＰＧ３を介して配線Ｗ３で形成されたビット線ＢＬ０に接続されている。なお、図２では、プラグ電極ＰＧ２、配線Ｗ２、および、プラグ電極ＰＧ３のパターンは省略している。また、選択トランジスタＳＴのソース・ドレイン領域ＳＤｓの他方は、プラグ電極ＰＧを介して配線Ｗ１に接続されている。
【００４８】
アンチヒューズ素子ＦＵは、ｐ型半導体基板ＳＵＢの主面に形成されたｐ型ウエル領域ＰＷに形成されている。また、アンチヒューズ素子ＦＵは、素子分離膜ＳＴＩに囲まれた活性領域ＡＣＴｆ内に形成されている。アンチヒューズ素子ＦＵは、半導体基板ＳＵＢの主面上にゲート絶縁膜ＧＩｆを介して形成されたゲート電極Ｇｆと、ゲート電極Ｇｆの両端において、ウエル領域ＰＷ（又は、半導体基板ＳＵＢ）に形成されたソース領域Ｓ１およびＳ２と、を有する。
【００４９】
ゲート絶縁膜ＧＩｆは、酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜、Ｈｉｇｈ−ｋ絶縁膜またはこれらの積層膜で構成される。メモリセルＭＣ００は、「書き込みセル」であるため、ゲート絶縁膜ＧＩｆには、導体層からなるフィラメントＦＭが、ゲート電極Ｇｆからウエル領域ＰＷの表面、言い換えると、半導体基板ＳＵＢの主面（表面）にわたって形成されている。ゲート電極Ｇｆは、リン（Ｐ）等のｎ型不純物を含有する多結晶シリコン膜で構成されている。ソース領域Ｓ１およびＳ２は、半導体領域ＮＨｆで構成されており、ｎ型の半導体領域ＮＨｆは、リン（Ｐ）またはヒ素（Ａｓ）等のｎ型不純物を含有している。半導体領域ＮＨｆは、半導体領域ＮＨｓと等しい不純物濃度を有する。また、ソース領域Ｓ１およびソース領域Ｓ２間のウエル領域ＰＷの表面にはｎ型の半導体領域ＮＭｆが形成されている。また、ゲート電極Ｇｆの側壁（側面）上には、前述の側壁絶縁膜ＳＷが形成されている。さらに、ソース領域Ｓ１およびＳ２は、夫々、プラグ電極ＰＧを介して、配線Ｗ１で構成されたソース線ＳＬ０に接続されている。なお、アンチヒューズ素子ＦＵには、前述の選択トランジスタＳＴの「エクステンション層」および「ハロー層」は、形成されていない。
【００５０】
ここで、ゲート絶縁膜ＧＩｆを分断するように形成されたフィラメントＦＭは、ソース領域Ｓ１およびＳ２を結ぶ方向において、ソース領域Ｓ１およびＳ２の中間地点、言い換えると、ゲート電極Ｇｆの中央部に位置している。
【００５１】
次に、メモリセルＭＣ００に書き込みをする場合について説明する。図１に示すように、選択ワード線ＷＬ０に「Ｈｉｇｈ（以下、Ｈと呼ぶ）」、非選択ワード線ＷＬ１に「Ｌｏｗ（以下、Ｌと呼ぶ）」、選択ビット線ＢＬ０に「Ｈ」、非選択ビット線ＢＬ１に「Ｌ」、選択ソース線ＳＬ０に「Ｈ」、非選択ソース線ＳＬ１に「Ｌ」を印加する。
【００５２】
図４は、メモリセルＭＣ００に書き込みをする場合の選択ワード線ＷＬ０、選択ビット線ＢＬ０および選択ソース線ＳＬ０への供給電位のタイミングチャートである。先ず、選択ワード線ＷＬ０を、第１基準電位ＧＮＤから第２基準電位Ｖｄｄ（「Ｈ」）に立ち上げる。その後、選択ソース線ＳＬ０を、第１基準電位ＧＮＤから中間電位Ｖｓ（「Ｈ」）に立ち上げる。（ただし、先に選択ソース線ＳＬ０を立ち上げた後に選択ワード線ＷＬ０を立ち上げても良い。）その後、選択ビット線ＢＬ０を、第１基準電位ＧＮＤから第１書き込み電位Ｖｐｐ１（「Ｈ」）に立ち上げ、時間Ｔ１の間、選択ビット線にＢＬ０に第１書き込み電位Ｖｐｐ１を印加し続ける。この工程が、前述の第１ステージに相当する。つまり、第１ステージで、アンチヒューズ素子ＦＵのゲート絶縁膜Ｇｆに絶縁破壊領域が形成される。次に、第２ステージで、時間Ｔ２の間、選択ビット線ＢＬ０に第２書き込み電位Ｖｐｐ２を印加する。この第２ステージで、アンチヒューズ素子ＦＵの絶縁膜ＧＩｆ中に導電層からなるフィラメントＦＭが形成される。ここで、例えば、第１基準電位ＧＮＤは０Ｖ、第２基準電位Ｖｄｄは１．５Ｖ、第１書き込み電位Ｖｐｐ１は６Ｖ、第２書き込み電位Ｖｐｐ２は４Ｖ、中間電位Ｖｓは３Ｖとする。また、図１に示す、給電線ＰＷＦには、第１基準電位ＧＮＤの０Ｖが印加されており、アンチヒューズ素子ＦＵが形成されたウエル領域ＰＷは、第１基準電位ＧＮＤの０Ｖに固定されている。なお、選択ビット線ＢＬ０に、第１書き込み電位Ｖｐｐ１供給後に、第１書き込み電位Ｖｐｐ１よりも低い第２書き込み電位Ｖｐｐ２を供給する例を示したが、本実施の形態は、これに限定されるものではなく、選択ビット線ＢＬ０に、第１書き込み電位Ｖｐｐ１のみを供給しても良い。
【００５３】
ここで、アンチヒューズ素子ＦＵのソース領域Ｓ１およびＳ２に、アンチヒューズ素子ＦＵが形成されたウエル領域ＰＷとは独立に、所定の電位を供給できることが肝要である。
【００５４】
また、中間電位Ｖｓは、第１基準電位ＧＮＤよりも高く、第１書き込み電位Ｖｐｐ１より低いことが肝要である（ＧＮＤ＜Ｖｓ＜Ｖｐｐ１）。
【００５５】
また、第２書き込み電位Ｖｐｐ２は、第１書き込み電位Ｖｐｐ１よりも低いことが肝要である（Ｖｐｐ２＜Ｖｐｐ１）。
【００５６】
また、第２書き込み電位Ｖｐｐ２は、中間電位Ｖｓよりも高いことが好適である（Ｖｐｐ２＞Ｖｓ）。
【００５７】
また、選択ビット線ＢＬ０に第１書き込み電位Ｖｐｐ１を印加する前に、選択ソース線ＳＬ０に中間電位Ｖｓを印加することが肝要である。また、選択ビット線ＳＬ０の電位が第１書き込み電位Ｖｐｐ１に立ち上がる前に、選択ソース線ＳＬ０の電位を中間電位Ｖｓに立ち上げておくことが肝要である。
【００５８】
図５は、メモリセルＭＣ００に書き込みをする場合における、メモリセルＭＣ００のアンチヒューズ素子ＦＵの各部の電位を示している。図５に示すように、ウエル領域ＰＷの第１基準電位ＧＮＤとは独立に、ソース領域Ｓ１およびＳ２に中間電位Ｖｓを印加した状態で、ゲート電極Ｇｆに第１書き込み電位Ｖｐｐ１を印加するため、ゲート絶縁膜ＧＩｆに形成されるフィラメントＦＭが、ソース領域Ｓ１およびＳ２の中間地点に形成される。言い換えると、ソース領域Ｓ１およびＳ２を結ぶ方向において、フィラメントＦＭは、ゲート電極Ｇｆの中央部に形成される。なぜなら、ソース領域Ｓ１およびＳ２の両方に、等しい中間電位Ｖｓが印加されているため、ゲート電極Ｇｆとウエル領域ＰＷ間の電位差が、ゲート電極Ｇｆの中央部で最も高くなり、中央部に絶縁破壊領域が形成される為である。つまり、ソース領域Ｓ１およびＳ２は、ゲート電極Ｇｆの両端に配置されていることが肝要である。
【００５９】
メモリセルＭＣ００への書き込み工程を説明したが、他のメモリセルへの書き込みも同様にして行うため、「書き込みセル」のフィラメントＦＭは、ゲート電極Ｇｆの中央部に形成されることとなる。
【００６０】
フィラメントＦＭが、ゲート電極Ｇｆの中央部に形成されるため、前述のように、フィラメントＦＭと一方のソース領域Ｓ１またはＳ２との間に高電界が発生することが無いため、ゲート絶縁膜ＧＩｆまたは側壁絶縁膜ＳＷにトラップされるホットエレクトロンｅを低減することができる。
【００６１】
図６は、読み出し時における、「書き込みセル」のアンチヒューズ素子ＦＵの各部の電位を示している。前述のとおり、読み出し時には、ゲート電極Ｇｆに、読み出し電位Ｖｒ（例えば、１．５Ｖ）、ソース領域Ｓ１およびＳ２、ならびに、ウエル領域ＰＷに、第１基準電位ＧＮＤを印加し、寄生トランジスタＰＴｒ１のセル電流Ｉｒ１と寄生トランジスタＰＴｒ２のセル電流Ｉｒ２の和により、「書き込みセル」または「非書き込みセル」を判定する。
【００６２】
上記のとおり、ゲート絶縁膜ＧＩｆまたは側壁絶縁膜ＳＷにトラップされるホットエレクトロンｅを低減することができるため、寄生トランジスタＰＴｒ１またはＰＴｒ２のしきい値上昇を防止または低減することができる。また、寄生トランジスタＰＴｒ１およびＰＴｒ２のチャネル長をほぼ等しくすることができるため、チャネル長の偏りによってセル電流Ｉｒ１またはＩｒ２が低減するのを防止することができる。
【００６３】
つまり、フィラメントＦＭをゲート電極Ｇｆの中央部に形成することにより、セル電流Ｉｒ１およびＩｒ２を増加することができるため、セル電流が低いビットを低減でき、書き込み歩留りを向上することができる。
【００６４】
なお、本実施の形態では、選択トランジスタＳＴおよびアンチヒューズ素子ＦＵをｎチャネル型として説明したが、両者をｐチャネル型とすることも可能である。
【００６５】
＜本実施の形態の半導体装置の特徴＞
アンチヒューズ素子ＦＵのソース領域Ｓ１およびＳ２に、アンチヒューズ素子ＦＵが形成されたウエル領域ＰＷとは独立に、所定の電位を供給できるため、「書き込みセル」のフィラメントＦＭをゲート電極Ｇｆの中央部に形成することができる。従って、読み出し時のセル電流Ｉｒ１およびＩｒ２を増加することができるため、セル電流が低いビットを低減でき、書き込み歩留りを向上することができる。図７の（ｂ）に示すように、本実施の形態では、セル電流の低いビットを低減することができる。図７の（ａ）は、比較例に相当し、書き込み工程において、アンチヒューズ素子ＦＵのソース領域Ｓ１およびＳ２に、ウエル領域ＰＷの電位と等しい第１基準電位ＧＮＤを供給した例である。
【００６６】
書き込み時に、ウエル領域ＰＷの第１基準電位ＧＮＤとは独立に、ソース領域Ｓ１およびＳ２に第１基準電位ＧＮＤより高く、第１書き込み電位Ｖｐｐ１よりも低い中間電位Ｖｓを印加することで、ゲート絶縁膜ＧＩｆに形成されるフィラメントＦＭをゲート電極Ｇｆの中央部に形成することができる。読み出し時の寄生トランジスタＰＴｒ１およびＰＴｒ２のチャネル長をほぼ同等とすることができるため、読み出し時のセル電流を増加することができる。また、ゲート絶縁膜ＧＩｆまたは側壁絶縁膜ＳＷにトラップされるホットエレクトロンｅを低減することができるため、読み出し時のセル電流を増加することができる。
【００６７】
書き込み時の第２ステージでは、第１書き込み電位Ｖｐｐ１よりも低い第２書き込み電位Ｖｐｐ２をゲート電極Ｇｆに印加することにより、ゲート絶縁膜ＧＩｆまたは側壁絶縁膜ＳＷにトラップされるホットエレクトロンｅをより低減することができるため、読み出し時のセル電流を増加することができる。
【００６８】
書き込み時の第２ステージにおいて、ゲート電極Ｇｆに、ソース領域Ｓ１およびＳ２の中間電位Ｖｓよりも高い第２書き込み電位Ｖｐｐ２を供給して、ゲート電極Ｇｆからソース領域Ｓ１およびＳ２に書き込み電流Ｉｗ１およびＩｗ２を流すことにより、ゲート絶縁膜ＧＩｆ中にｎ型導体層からなる低抵抗のフィラメントＦＭを形成することができる。従って、読み出し時のセル電流を増加することができ、読み出し特性が向上する。これに対し、例えば、特許文献１のプログラム時における電位関係では、本実施の形態の書き込み電流が流れない為、絶縁破壊領域にエピタキシャル層ＥＰが形成されることはなく、導体層からなるフィラメントＦＭを形成することは困難である。
【００６９】
書き込み時に、選択ソース線ＳＬ０を立ち上げた後に、選択ビット線ＢＬ０を立ち上げることで、フィラメントＦＭの形成位置が、中央部からソース領域Ｓ１またはＳ２の側にずれるのを防止することができる。
【００７０】
ビット線ＢＬ０に接続された複数のメモリセルＭＣ００およびＭＣ１０にソース線ＳＬ０を接続したことで、非選択セルのディスターブを防止することができる。図８は、比較例であるメモリセル部の等価回路図である。図８では、ソース線ＳＬ０が、ワード線ＷＬ０に接続された複数のメモリセルＭＣ００およびＭＣ０１に接続されている。図８に示すように、選択メモリセルＭＣ００に書き込みをする際に、非選択メモリセルＭＣ０１において、アンチヒューズ素子ＦＵのゲート電極とソース領域Ｓ１およびＳ２との間に電位差が生じるため、非選択メモリセルＭＣ０１のアンチヒューズ素子ＦＵが書き込まれる危険性がある。
【００７１】
＜変形例１＞
変形例１は、上記実施の形態の変形例であり、メモリセルの選択トランジスタがＰチャネル型ＭＩＳＦＥＴで構成されている。図１３は、変形例１における半導体装置のメモリセル部の要部平面図である。図１４は、図１３のＣ−Ｃ´線およびＤ−Ｄ´線に沿う断面図である。
【００７２】
図１３は、上記実施の形態の図２の変形例であり、４個のメモリセルＭＣ（ＭＣ１００、ＭＣ１０１、ＭＣ１１０およびＭＣ１１１）を示している。各メモリセルＭＣの配置は、上記実施の形態と同様である。以下、図２と異なる部分について説明する。
【００７３】
メモリセルＭＣは、ｐチャネル型ＭＩＳＦＥＴで形成された選択トランジスタＳＴ１と、ｎチャネル型ＭＩＳＦＥＴで形成されたアンチヒューズ素子ＦＵ１とで構成されている。
【００７４】
図１３に示すように、Ｙ方向に延在するｐ型半導体領域であるウエル領域ＰＷとＹ方向に延在するｎ型半導体領域であるウエル領域ＮＷとが、Ｘ方向において、交互に配置されている。Ｘ方向に隣接するメモリセルＭＣ１００およびＭＣ１０１の２つのアンチヒューズ素子ＦＵ１は、共通のウエル領域ＰＷ内に配置されている。なお、図示していないが、Ｘ方向に隣接する２つのメモリセルＭＣの２つの選択トランジスタＳＴ１も共通のウエル領域ＮＷに配置されている。このような配置とすることで、Ｘ方向におけるウエル領域ＰＷおよびＮＷの数を低減し、メモリセル部を高集積化できる。
【００７５】
図１３に示すように、ウエル領域ＰＷおよびＮＷには、給電領域ＰＴＡＰ１およびＮＴＡＰ１が形成されている。給電領域ＰＴＡＰ１およびＮＴＡＰ１は、Ｙ方向に所定のビット数（例えば、４ビットまたは８ビット）毎に配置されている。
【００７６】
給電領域ＰＴＡＰ１は、Ｘ方向に延在する活性領域ＡＣＴｐｗ内に形成されたｐ型半導体領域を有する。ｐ型半導体領域は、ｐ型ウエル領域ＰＷよりも高濃度の半導体領域であり、ｐ型ウエル領域ＰＷと接続されている。ｐ型半導体領域は、プラグ電極ＰＧ、配線Ｗ１、プラグ電極ＰＧ２（図示せず）、配線Ｗ２およびプラグ電極ＰＧ３を介して、Ｙ方向に延在する３層目の金属配線層からなる給電線ＰＷＦ１（配線Ｗ３）に接続されている。
【００７７】
Ｙ方向に延在する給電線ＰＷＦ１は、隣接してＹ方向に延在するソース線ＳＬ０およびＳＬ１の間に配置している。給電線ＰＷＦ１は、３層目の金属配線層である配線Ｗ３で構成し、ソース線ＳＬ０およびＳＬ１は、１層目の金属配線層である配線Ｗ１で構成している。ソース線ＳＬ０およびＳＬ１と異なる配線層で形成したことで、メモリセル部を高集積化できる。
【００７８】
給電領域ＮＴＡＰ１は、Ｘ方向に延在する活性領域ＡＣＴｎｗ内に形成されたｎ型半導体領域を有する。ｎ型半導体領域は、ｎ型ウエル領域ＮＷよりも高濃度の半導体領域であり、ｎ型ウエル領域ＮＷと接続されている。ｎ型半導体領域は、プラグ電極ＰＧ、配線Ｗ１、プラグ電極ＰＧ２（図示せず）、配線Ｗ２およびプラグ電極ＰＧ３を介して、Ｙ方向に延在する３層目の金属配線層からなる給電線ＮＷＦ１（配線Ｗ３）に接続されている。
【００７９】
Ｙ方向に延在する給電線ＮＷＦ１は、選択トランジスタＳＴ１上に配置している。給電線ＮＷＦ１を、選択トランジスタＳＴ１と重なるように配置したことで、メモリセル部を高集積化できる。
【００８０】
図１４に示すように、選択トランジスタＳＴ１は、ｐ型半導体基板ＳＵＢの主面に形成されたｎ型ウエル領域ＮＷに形成されている。選択トランジスタＳＴ１のゲート電極Ｇｓは、ボロン（Ｂ）等のｐ型不純物が含有している。選択トランジスタＳＴ１のソース・ドレイン領域ＳＤｓは、比較的低濃度のｐ型の半導体領域ＰＭｓと比較的高濃度のｐ型の半導体領域ＰＨｓとで構成されており、半導体領域ＰＭｓおよび半導体領域ＰＨｓは、ボロン（Ｂ）等のｐ型不純物を含有している。また、半導体領域ＰＭｓの下部には、ソース・ドレイン領域ＳＤｓからの空乏層の延びを抑制する為に、「ハロー層」と呼ばれるｎ型の半導体領域ＮＭが形成されている。
【００８１】
＜変形例２＞
変形例２は、上記変形例１の図１３の変形例である。図１５は、変形例２における半導体装置のメモリセル部の要部平面図である。図１３と比べ、図１５では、選択トランジスタのサイズがＹ方向に拡大した点と、および、Ｘ方向に隣接するメモリセルのアンチヒューズ素子がＹ方向において１列に配置されている点とが、主に異なっている。
【００８２】
図１５は、Ｘ方向およびＹ方向に行列状に配置された８個のメモリセルＭＣ（ＭＣ２００、ＭＣ２０１、ＭＣ２０２、ＭＣ２０３、ＭＣ２１０、ＭＣ２１１、ＭＣ２１２およびＭＣ２１３）を示している。
【００８３】
メモリセルＭＣは、ｐチャネル型ＭＩＳＦＥＴで形成された選択トランジスタＳＴ２と、ｎチャネル型ＭＩＳＦＥＴで形成されたアンチヒューズ素子ＦＵ２とで構成されている。
【００８４】
Ｙ方向において、選択トランジスタＳＴ２の活性領域ＡＣＴｓは、アンチヒューズ素子ＦＵ２の活性領域ＡＣＴｆのほぼ２倍の長さを有している。選択トランジスタＳＴ２のオン電流を大きくできるため、メモリセルＭＣの高速書き込みおよび高速読み出しができる。
【００８５】
また、隣接するメモリセルＭＣ２００およびＭＣ２０１の２つのアンチヒューズ素子ＦＵ２が、Ｙ方向において、重なるように配置されている。さらに、隣接するメモリセルＭＣ２００およびＭＣ２０１の２つのアンチヒューズ素子ＦＵ２のソース領域Ｓ１およびＳ２が１本のソース線ＳＬ０に接続されている。従って、Ｘ方向におけるメモリセル部の高集積化が可能となる。
【００８６】
なお、選択トランジスタＳＴ２は、ｐチャネル型としたが、ｎチャネル型とすることもできる。
【００８７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００８８】
ＡＣＴｆ、ＡＣＴｓ、ＡＣＴｎｗ、ＡＣＴｐｗ  活性領域
ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３  ビット線
ｅ  ホットエレクトロン
ＥＰ  エピタキシャル層
ＦＭ  フィラメント
ＦＵ、ＦＵ１、ＦＵ２  アンチヒューズ素子（アンチヒューズ、アンチヒューズトランジスタ）
ＧＩｓ、ＧＩｆ  ゲート絶縁膜
Ｇｓ、Ｇｆ  ゲート電極
ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４  絶縁膜
ＭＣ  メモリセル
ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１  メモリセル
ＭＣ１００、ＭＣ１０１、ＭＣ１１０、ＭＣ１１１  メモリセル
ＭＣ２００、ＭＣ２０１、ＭＣ２０２、ＭＣ２０３、ＭＣ２１０、ＭＣ２１１、ＭＣ２１２、ＭＣ２１３  メモリセル
ＮＨｓ、ＮＭｓ、ＮＨｆ、ＮＭｆ、ＮＭ  半導体領域
ＮＴＡＰ１、ＮＴＡＰ２  給電領域
ＮＷＦ１  給電線
ＰＧ  プラグ電極
ＰＨｓ、ＰＭｓ、ＰＭ  半導体領域
ＰＴＡＰ、ＰＴＡＰ１、ＰＴＡＰ２  給電領域
ＰＴｒ１、ＰＴｒ２  寄生トランジスタ
ＰＷ、ＮＷ  ウエル領域
ＰＷＦ、ＰＷＦ１  給電線
Ｓ１、Ｓ２  ソース領域
ＳＤｓ  ソース・ドレイン領域
ＳＬ０、ＳＬ１  ソース線
ＳＴ、ＳＴ１、ＳＴ２  選択トランジスタ（トランジスタ素子）
ＳＴＩ  素子分離膜
ＳＵＢ  半導体基板
ＳＷ  側壁絶縁膜
ＷＬ０、ＷＬ１  ワード線
Ｗ１、Ｗ２、Ｗ３  配線
【図１】
2018006525.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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