(57)【要約】【課題】トレンチ底部へのアバランシェ電流の流れ込みを回避し、ゲート絶縁膜の破壊を防止できる炭化ケイ素半導体装置を提供する。【解決手段】炭化ケイ素半導体装置は、ＳｉＣからなるｎ型のドリフト領域１と、ｎ型のベース領域３と、トレンチ４ａ，４ｂの内側にゲート絶縁膜５ａ，５ｂを介して埋め込まれたゲート電極６ａ，６ｂと、ベース領域３の上部に設けられたｎ型のソース領域９ａ〜９ｄと、ドリフト領域１の下に設けられたｎ型のドレイン領域１４と、トレンチ４ａ，４ｂの下に設けられたｐ型の保護領域７ａ，７ｂと、保護領域７ａ，７ｂと同じ深さに保護領域７ａ，７ｂと同じ不純物濃度で設けられたｐ型のアバランシェ降伏誘導領域（第１コンタクト下ベース領域８ａ１〜８ｃ１）と、を備える。アバランシェ降伏誘導領域の幅ｗｃｂと保護領域７ａ，７ｂの幅ｗｔｂとの間に、ｗｔｂ／ｗｃｂ＞４／３の関係が成立する。【選択図】図１
2018201013.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型のドリフト領域と、
前記ドリフト領域の上部に設けられた第２導電型のベース領域と、
前記ベース領域から前記ドリフト領域に向かって形成されたトレンチの内側に設けられたゲート絶縁膜と、
前記トレンチの内側に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記ベース領域の上部に設けられた第１導電型の第１主電極領域と、
前記ドリフト領域の下に設けられた第１導電型の第２主電極領域と、
前記トレンチの下に設けられた第２導電型の保護領域と、
前記ベース領域の下で前記保護領域と同じ深さに前記保護領域と同じ不純物濃度を有して設けられた第２導電型のアバランシェ降伏誘導領域と、を備え、
前記アバランシェ降伏誘導領域の幅ｗｃｂと前記保護領域の幅ｗｔｂとの間に、
【数１】
2018201013.tif 000004
の関係が成立することを特徴とすることを特徴とする炭化ケイ素半導体装置。
【請求項２】
炭化珪素からなる第１導電型のドリフト領域と、
前記ドリフト領域の上部に設けられた第２導電型のベース領域と、
前記ベース領域から前記ドリフト領域に向かって形成されたトレンチの内側に設けられたゲート絶縁膜と、
前記トレンチの内側に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記ベース領域の上部に設けられた第１導電型の第１主電極領域と、
前記ドリフト領域の下に設けられた第１導電型の第２主電極領域と、
前記トレンチの下に設けられた第２導電型の保護領域と、
前記ベース領域の下で前記保護領域と同じ深さに前記保護領域と同じ不純物濃度を有して設けられた第２導電型のアバランシェ降伏誘導領域と、を備え、
前記アバランシェ降伏誘導領域の幅ｗｃｂと前記保護領域の幅ｗｔｂとの間に、
ｗｔｂ−０．４[μｍ]＞ｗｃｂ
の関係が成立することを特徴とする炭化ケイ素半導体装置。
【請求項３】
前記アバランシェ降伏誘導領域の幅ｗｃｂと前記保護領域の幅ｗｔｂとの間に、
ｗｔｂ−０．４[μｍ]＞ｗｃｂ
の関係が更に成立することを特徴とする請求項１に記載の炭化ケイ素半導体装置。
【請求項４】
前記保護領域の下端は、前記アバランシェ降伏誘導領域の下端よりも曲率が大きいことを特徴とする請求項１ないし３のいずれか１項に記載の炭化ケイ素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化ケイ素（ＳｉＣ）半導体装置に関する。
【背景技術】
【０００２】
炭化ケイ素半導体を用いたトレンチ型ＭＯＳＦＥＴ等においては、ターンオフ（以下、単に「オフ」とも称する。）時の逆バイアス電圧が印加された際、ドレイン−ソース間に高電圧が印加される。この高電圧により、トレンチの下でアバランシェ降伏が発生し、アバランシェ電流によってトレンチの内側に設けられたゲート絶縁膜が、特に底部に設けられた部分を中心に破壊される場合がある。
【０００３】
ゲート絶縁膜を保護するため、例えば特許文献１には、トレンチの下に、ゲート絶縁膜に負荷される電界強度を緩和するための電界シールド領域を設ける技術が開示されている。しかし特許文献１の場合、トレンチの下に電界シールド領域を別途設けるというだけの単純な概念が開示されているに過ぎず、より具体的な半導体装置の仕様に応じた詳細な検討がなされていない。そのため実際にはゲート絶縁膜を確実に保護できない懸念がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４７３８５６２号公報
【発明の概要】
【０００５】
特に特許文献１には、トレンチ下の電界シールド領域だけでなく、隣接するトレンチ間のベース領域の下にも、トレンチ下の電界シールド領域及びベース領域と同じ導電型のｐ型の電界シールド領域が更に設けられている。本発明者の検討の結果、このようにトレンチ下の電界シールド領域とベース領域の下の電界シールド領域とが併存する場合、それぞれの領域の幅、不純物濃度（濃度）及び深さ等の仕様によっては、トレンチ底部へのアバランシェ電流の流れ込みを十分に回避できない場合が生じることが判明した。
【発明が解決しようとする課題】
【０００６】
本発明は上記した課題に着目して為されたものであって、トレンチ底部へのアバランシェ電流の流れ込みを回避し、ゲート絶縁膜の破壊を確実に防止できる炭化ケイ素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係る炭化ケイ素半導体装置のある態様は、炭化珪素からなる第１導電型のドリフト領域と、ドリフト領域の上部に設けられた第２導電型のベース領域と、ベース領域からドリフト領域に向かって形成されたトレンチの内側に設けられたゲート絶縁膜と、トレンチの内側にゲート絶縁膜を介して埋め込まれたゲート電極と、ベース領域の上部に設けられた第１導電型の第１主電極領域と、ドリフト領域の下に設けられた第１導電型の第２主電極領域と、トレンチの下に設けられた第２導電型の保護領域と、ベース領域の下で保護領域と同じ深さに保護領域と同じ不純物濃度を有して設けられた第２導電型のアバランシェ降伏誘導領域と、を備え、アバランシェ降伏誘導領域の幅ｗｃｂと保護領域の幅ｗｔｂとの間に、ｗｔｂ／ｗｃｂ＞４／３の関係が成立することを要旨とする。
【０００８】
また本発明に係る炭化ケイ素半導体装置の他の態様は、炭化珪素からなる第１導電型のドリフト領域と、ドリフト領域の上部に設けられた第２導電型のベース領域と、ベース領域からドリフト領域に向かって形成されたトレンチの内側に設けられたゲート絶縁膜と、トレンチの内側にゲート絶縁膜を介して埋め込まれたゲート電極と、ベース領域の上部に設けられた第１導電型の第１主電極領域と、ドリフト領域の下に設けられた第１導電型の第２主電極領域と、トレンチの下に設けられた第２導電型の保護領域と、ベース領域の下で保護領域と同じ深さに保護領域と同じ不純物濃度を有して設けられた第２導電型のアバランシェ降伏誘導領域と、を備え、アバランシェ降伏誘導領域の幅ｗｃｂと保護領域の幅ｗｔｂとの間に、ｗｔｂ−０．４[μｍ]＞ｗｃｂの関係が成立することを要旨とする。
【発明の効果】
【０００９】
本発明に係る炭化ケイ素半導体装置によれば、トレンチ底部へのアバランシェ電流の流れ込みを回避し、ゲート絶縁膜の破壊を防止できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係るＳｉＣ半導体装置の構成の概略を模式的に説明する断面図である。
【図２】アバランシェ降伏誘導領域の幅ｗｃｂを変化させた場合にアバランシェ電流が発生する箇所を調査した結果を説明する図である。
【図３】図２中のＮｏ．１の場合のＳｉＣ半導体装置の内部の電流の分布状態の概略を模式的に説明する図である。
【図４】図２中のＮｏ．２の場合のＳｉＣ半導体装置の内部の電流の分布状態の概略を模式的に説明する図である。
【図５】図２中のＮｏ．３の場合のＳｉＣ半導体装置の内部の電流の分布状態の概略を模式的に説明する図である。
【図６】図２中のＮｏ．４の場合のＳｉＣ半導体装置の内部の電流の分布状態の概略を模式的に説明する図である。
【図７】図２中のＮｏ．５の場合のＳｉＣ半導体装置の内部の電流の分布状態の概略を模式的に説明する図である。
【図８】図２中のＮｏ．６の場合のＳｉＣ半導体装置の内部の電流の分布状態の概略を模式的に説明する図である。
【図９】図２中のＮｏ．７の場合のＳｉＣ半導体装置の内部の電流の分布状態の概略を模式的に説明する図である。
【図１０】図２中のＮｏ．８の場合のＳｉＣ半導体装置の内部の電流の分布状態の概略を模式的に説明する図である。
【図１１】図２中のＮｏ．９の場合のＳｉＣ半導体装置の内部の電流の分布状態の概略を模式的に説明する図である。
【図１２】図２中のＮｏ．１０の場合のＳｉＣ半導体装置の内部の電流の分布状態の概略を模式的に説明する図である。
【図１３】図２中のＮｏ．１１の場合のＳｉＣ半導体装置の内部の電流の分布状態の概略を模式的に説明する図である。
【発明を実施するための形態】
【００１１】
以下に本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
また、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。
【００１３】
また本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。また「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。
【００１４】
＜半導体装置＞
本発明の実施の形態に係るＳｉＣ半導体装置は、図１に示すように、ＳｉＣ半導体基板を用いたｎ−型のドリフト領域１と、ドリフト領域１の上に設けられドリフト領域１より高濃度のｎ型の電荷蓄積層２とを備えるＭＯＳＦＥＴである。ドリフト領域１は、例えば厚みが約２．５μｍ、不純物元素の濃度が３．０×１０１５ｃｍ−３程度のエピタキシャル成長層によって形成できる。電荷蓄積層２は、例えば厚みが約１．２μｍ、不純物元素の濃度が１．０×１０１7ｃｍ−３程度であり、ドリフト領域１をなすエピタキシャル成長層の上部に、窒素（Ｎ）等のｎ型の不純物元素をイオン注入することにより形成できる。
【００１５】
電荷蓄積層２の上にはｐ型のベース領域３が設けられている。ベース領域３は、例えば厚みが約１．３μｍ、不純物元素の濃度が４．０×１０１7ｃｍ−３程度のエピタキシャル成長層によって形成できる。また図１に示したように、ベース領域３の上部から電荷蓄積層２までの間には、ドリフト領域１に向かって鉛直方向に延びるトレンチ４ａ，４ｂが掘られている。
【００１６】
図１に示したＳｉＣ半導体装置は、内部の２個のトレンチ４ａ，４ｂ及びこれらのトレンチ４ａ，４ｂの周囲の領域に着目した図である。実際にはトレンチ４ａ，４ｂの周囲に複数のトレンチが設けられており、それぞれのトレンチが、図面が描かれた紙面を貫く方向に沿って、間隔を空けて平行に延びている。本発明の実施の形態に係るＳｉＣ半導体装置は、図１に示したような構造が、図１中の左右両側に繰り返し形成され集積されている６インチサイズのパワー半導体装置である。
【００１７】
また図１に示したＳｉＣ半導体装置は、トレンチ４ａ，４ｂの内側にそれぞれ設けられたゲート絶縁膜５ａ，５ｂと、ゲート絶縁膜５ａ，５ｂを介して設けられたゲート電極６ａ，６ｂと、を備える。ゲート電極６ａ，６ｂの表面上には、層間絶縁膜１１ａ，１１ｂが設けられている。複数のトレンチ４ａ，４ｂの下には、上面がトレンチ４ａ，４ｂの底部に接するように、オフ時にゲート絶縁膜５ａ，５ｂを保護するｐ型の保護領域７ａ，７ｂがそれぞれ設けられている。
【００１８】
複数のベース領域３の内部の上部で、隣り合うトレンチ４ａ，４ｂ間には、複数のｐ＋型のベースコンタクト領域１０ａ〜１０ｃが設けられている。またベースコンタクト領域１０ａ〜１０ｃの下に位置するベース領域３の直下には、いずれもｐ型の第１コンタクト下ベース領域８ａ１〜８ｃ１及び第２コンタクト下ベース領域８ａ２〜８ｃ２が、この順で下から上に向かって積層して設けられている。
【００１９】
第１コンタクト下ベース領域８ａ１〜８ｃ１及び第２コンタクト下ベース領域８ａ２〜８ｃ２は断面形状が矩形状であり、電荷蓄積層２の内部で紙面を貫く方向に延びるトレンチ４ａ，４ｂに沿って平行に延びている。第１コンタクト下ベース領域８ａ１〜８ｃ１は、例えばアルミニウム（Ａｌ）等のｐ型の不純物元素を用いて、電荷蓄積層２の内部へ加速電圧を制御しつつ行う選択的なイオン注入により、所望の深さと幅に形成できる。図１に示したＳｉＣ半導体装置の場合、第１コンタクト下ベース領域８ａ１〜８ｃ１は、電荷蓄積層２の内部で、下面が電荷蓄積層２の下面から約０．２μｍ離間して上方に位置するように設けられている。
【００２０】
また第２コンタクト下ベース領域８ａ２〜８ｃ２は、電荷蓄積層２の上部へ、加速電圧を第１コンタクト下ベース領域８ａ１〜８ｃ１の形成時より低くして行う選択的なイオン注入により形成できる。第１コンタクト下ベース領域８ａ１〜８ｃ１及び第２コンタクト下ベース領域８ａ２〜８ｃ２は、ほぼ同じ厚みを有すると共に左右方向の幅もほぼ同じである。第１コンタクト下ベース領域８ａ１〜８ｃ１は、トレンチ４ａ，４ｂ下の保護領域７ａ，７ｂとほぼ同じ深さに設けられており、本発明の「アバランシェ降伏誘導領域」に相当する。
【００２１】
また図１に示したＳｉＣ半導体装置は、ベース領域３の内部の上部に選択的に設けられた複数のｎ＋型のソース領域９ａ〜９ｄと、ソース領域９ａ〜９ｄの上にバリアメタル層１２を介して設けられたソース電極１３と、を備える。ソース領域９ａ〜９ｄは例えば厚みが約０．３μｍ、不純物元素の濃度が３．０×１０２０ｃｍ−３程度であり、ｎ型の不純物元素のイオン注入により形成できる。
【００２２】
ベースコンタクト領域１０ａ〜１０ｃは例えば厚みが約０．５μｍ、図１中の左右方向の幅が約１．０μｍ、不純物元素の濃度が３．０×１０２０ｃｍ−３程度であり、ｐ型の不純物元素のイオン注入により形成できる。ベースコンタクト領域１０ａ〜１０ｃと第２コンタクト下ベース領域８ａ２〜８ｃ２との間のベース領域３の厚みは、約０．５μｍである。ソース領域９ａ〜９ｄはソース電極１３に接続されており、本発明の「第１主電極領域」に相当する。
【００２３】
バリアメタル層１２は、ドリフト領域１の上で、層間絶縁膜１１ａ，１１ｂ、ソース領域９ａ〜９ｄ及びベースコンタクト領域１０ａ〜１０ｃのそれぞれの上面上に亘って設けられた３層構造であり、シリコン（Ｓｉ）ノジュールの成長を抑制する。バリアメタル層１２の厚みは、約０．５μｍである。図１に示すように、バリアメタル層１２の断面形状は凹凸状である。凹部の左右の側壁に挟まれた底辺部分の長さは約３．０μｍであり、点辺のほぼ中央の領域の下面にベースコンタクト領域１０ａ〜１０ｃが接触して設けられている。
【００２４】
ソース電極１３の上面上には、最表層としてパッシベーション膜等が堆積され、パッシベーション膜等に形成された窓部--開口部--には下側のソース電極１３の主面が露出している。露出したソース電極１３の主面はソースボンディングパッドとして使用できる。同様に、ソース電極１３とは別の箇所のパッシベーション膜等に形成された窓部には、ゲート電極６ａ，６ｂに接続される配線層が露出している。露出した配線層の部分はゲートボンディングパッドとして使用できる。パッシベーション膜、ボンディングパッド等の図示は省略する。
【００２５】
また図１に示したＳｉＣ半導体装置は、ドリフト領域１の下に層状に設けられたｎ＋型のドレイン領域１４と、ドレイン領域１４の下に設けられドレイン領域１４に接続されたドレイン電極１５とを備える。ドレイン領域１４は本発明の「第２主電極領域」に相当する。
【００２６】
本発明の実施の形態に係る保護領域７ａ，７ｂは断面形状が矩形状であり、第１コンタクト下ベース領域８ａ１〜８ｃ１及び第２コンタクト下ベース領域８ａ２〜８ｃ２と同様に、トレンチ４ａ，４ｂに沿って平行に延びている。保護領域７ａ，７ｂ及び第１コンタクト下ベース領域８ａ１〜８ｃ１は、いずれも約０．５μｍの同じ厚みであり、第１コンタクト下ベース領域８ａ１〜８ｃ１の下面と保護領域７ａ，７ｂの下面とは同じ高さに揃えられている。保護領域７ａ，７ｂは、例えばｐ型の不純物元素のイオン注入により、不純物元素の濃度が５．０×１０１８ｃｍ−３程度に実現されている。
【００２７】
図１に示すように、第１コンタクト下ベース領域８ａ１〜８ｃ１の断面形状は、左右両方の下端がいずれも保護領域７ａ，７ｂの両方の下端よりも曲率が小さくなるように、滑らかに湾曲している。反対に保護領域７ａ，７ｂの断面形状は、左右両方の下端がいずれも第１コンタクト下ベース領域８ａ１〜８ｃ１より尖って角張るように形成されている。第１コンタクト下ベース領域８ａ１〜８ｃ１の幅を短くすることで曲率が小さく滑らかな湾曲となり、幅を長くすることで曲率が大きく尖った角張る形状となる。第１コンタクト下ベース領域８ａ１〜８ｃ１及び第２コンタクト下ベース領域８ａ２〜８ｃ２の不純物濃度は、保護領域７ａ，７ｂとほぼ同じ、５．０×１０１８ｃｍ−３程度に設定されている。
【００２８】
図１に示したＳｉＣ半導体装置の１個のセルのピッチｗＣＥＬＬの中には、１個の保護領域７ａの幅ｗｔｂと、この保護領域７ａに近接する１個の第１コンタクト下ベース領域８ａ１の幅ｗｃｂとが含まれている。加えて、このセルピッチｗＣＥＬの中Ｌには、第１コンタクト下ベース領域８ａ１の左右両端にそれぞれ位置する接合型電界効果トランジスタ（ＪＦＥＴ）領域のＪＦＥＴ幅ｗＪＦＥＴが２個分含まれる。すなわち、ｗＣＥＬＬ＝ｗｔｂ＋ｗｃｂ＋２×ｗＪＦＥＴである。
【００２９】
尚、本明細書中では「保護領域７ａ，７ｂの幅ｗｔｂ」及び「第１コンタクト下ベース領域８ａ１〜８ｃ１の幅ｗｃｂ」はそれぞれの領域の、図１中で左右方向に測った最大幅を意味する。またＪＦＥＴ幅ｗＪＦＥＴは、保護領域７ａ，７ｂ及び第１コンタクト下ベース領域８ａ１〜８ｃ１間の最小幅を意味する。
【００３０】
そして本発明の実施の形態に係るＳｉＣ半導体装置では、第１コンタクト下ベース領域８ａ１〜８ｃ１の幅ｗｃｂとトレンチ４ａ，４ｂ下の保護領域７ａ，７ｂの幅ｗｔｂとが、
【数１】
2018201013.tif 000003
の関係が成立するように設定されている。
【００３１】
換言すると、第１コンタクト下ベース領域８ａ１〜８ｃ１の幅ｗｃｂは、トレンチ４ａ，４ｂ下の保護領域７ａ，７ｂの幅ｗｔｂの３／４未満であるように短く制御されている。幅ｗｔｂと幅ｗｃｂとの間で式（１）の関係が維持されることにより、オフ時の逆バイアスの際にドレイン−ソース間に高電圧が印加された場合、第１コンタクト下ベース領域８ａ１〜８ｃ１側が、トレンチ４ａ，４ｂ側よりも先にアバランシェ電圧に達する。そのため第１コンタクト下ベース領域８ａ１〜８ｃ１の下でアバランシェ降伏が発生することとなり、結果としてトレンチ４ａ，４ｂ底部側へのアバランシェ電流の流れ込みを回避することができる。よってトレンチ４ａ，４ｂ底部のゲート絶縁膜５ａ，５ｂの破壊を防止し、半導体装置の品質への大きな影響を回避することができる。
【００３２】
次に本発明者が行った、第１コンタクト下ベース領域８ａ１〜８ｃ１の幅ｗｃｂを変化させた場合のそれぞれのアバランシェ電流の発生状態を調べるシミュレーション実験を、図２を参照して説明する。まずＪＦＥＴ幅ｗＪＦＥＴは約０．７７μｍと、保護領域７ａ，７ｂの幅ｗｔｂは約１．３６μｍと、それぞれ定数として設定した。そして第１コンタクト下ベース領域８ｂ１の幅ｗｃｂを、Ｎｏ．１の場合の約０．１７μｍから、Ｎｏ．１１の場合の１．８７μｍまで、０．１７μｍ刻みで増やして、Ｎｏ．１からＮｏ．１１までの１１パターンの実験を行った。
【００３３】
Ｎｏ．１〜Ｎｏ．７では、第１コンタクト下ベース領域８ｂ１の幅ｗｃｂはトレンチ４ａ下の保護領域７ａの幅ｗｔｂより短く、Ｎｏ．８では同じ長さである。またＮｏ．９〜Ｎｏ．１１では、第１コンタクト下ベース領域８ｂ１の幅ｗｃｂはトレンチ４ａ下の保護領域７ａの幅ｗｔｂより長い。すなわち幅差（ｗｔｂ−ｗｃｂ）はＮｏ．１からＮｏ．１１に向かうに従って小さくなる。第１コンタクト下ベース領域８ｂ１の幅ｗｃｂが変化するに従って、幅ｗｃｂを含むセルピッチｗＣＥＬＬも広がる。
【００３４】
Ｎｏ．１〜Ｎｏ．１１のそれぞれの仕様を有するＳｉＣ半導体装置にオフ時の逆バイアスの際の印加電圧に対応する高電圧をそれぞれ印加した場合に得られた、内部に流れる電流の分布状態を図２〜図１３中にそれぞれに示す。各図中でハッチングが付されていない領域は電流が零（ゼロ）であると共に、ハッチングが緻密であるほど、より大きな電流が流れていることが示されている。
【００３５】
各図中では、図１に示したトレンチ４ａ下の保護領域７ａの中心の位置から、第１コンタクト下ベース領域８ｂ１の中心の位置までの間の部分的な領域、すなわち１個のセルピッチｗＣＥＬＬのうち半分の領域が示されている。またｐ型の半導体領域とｎ型の半導体領域の境界を示すｐｎ接合の位置Ｊが太線で、また電圧印加時の空乏層の端部の位置ｄが白抜き線でそれぞれ例示されている。
【００３６】
まず図３に示すように、Ｎｏ．１の仕様では、１１パターンの中で第１コンタクト下ベース領域８ｂ１の幅ｗｃｂがトレンチ４ａ下の保護領域７ａの幅ｗｔｂに対して最も小さく、幅比（ｗｔｂ／ｗｃｂ）は「８」である。Ｎｏ．１の場合、第１コンタクト下ベース領域８ｂ１の上下の領域に非常に大きな電流が流れていると共に、トレンチ４ａの下には、電流が一切流れていないことが分かる。
【００３７】
次に図４に示すように、Ｎｏ．２の場合において、幅比（ｗｔｂ／ｗｃｂ）が「４」と、保護領域７ａの幅ｗｔｂに対する第１コンタクト下ベース領域８ｂ１の幅ｗｃｂの短さが抑えられても、トレンチ４ａの下には電流が一切流れていない。更に図５及び図６に示すように、Ｎｏ．３及びＮｏ．４の場合において、幅比（ｗｔｂ／ｗｃｂ）がより小さくなっても、第１コンタクト下ベース領域８ｂ１の下には一定の電流が流れるが、トレンチ４ａの下には依然として電流が一切流れていない。
【００３８】
そして図７に示すように、Ｎｏ．５の場合において、幅比（ｗｔｂ／ｗｃｂ）が「１．６」に縮小すると、トレンチ４ａの下には僅かな電流が観測された。しかし電流が観測された領域は保護領域７ａの上部で極めて限局的であり、かつ、電流の大きさも非常に小さく留まっているため、ゲート絶縁膜５ａへの影響は殆ど無く実質的に問題ないと見做せる。
【００３９】
次に図８に示したＮｏ．６の幅比（ｗｔｂ／ｗｃｂ）が「４／３」の場合、及び図９に示したＮｏ．７の幅比（ｗｔｂ／ｗｃｂ）が「約１．１４」の場合のように幅比（ｗｔｂ／ｗｃｂ）が更に小さくなると、トレンチ４ａの下に微量な電流が流れると判断できる。そして図１０に示すように、幅比（ｗｔｂ／ｗｃｂ）が「１」のＮｏ．８の場合では、トレンチ４ａの下と、第１コンタクト下ベース領域８ｂ１の下の両方で、同程度の大きさの電流がほぼ左右対称的な分布をなして流れていることが分かる。
【００４０】
そして図１１に示すように、幅比（ｗｔｂ／ｗｃｂ）が「約０．８９」のＮｏ．９の場合、トレンチ４ａ下で流れる電流は大きくなると共に、第１コンタクト下ベース領域８ｂ１の下では、電流が流れないことが分かる。そして図１２及び図１３に示すように、幅比（ｗｔｂ／ｗｃｂ）が更に小さくなると、逆バイアス時には、トレンチ４ａの下にのみ電流が流れ、第１コンタクト下ベース領域８ｂ１の下には電流が一切流れない。
【００４１】
本発明の実施の形態に係るＳｉＣ半導体装置では、図２〜図１３に示した実験結果に基づいて、第１コンタクト下ベース領域８ａ１〜８ｃ１の幅ｗｃｂがトレンチ４ａ，４ｂ下の保護領域７ａ，７ｂの幅ｗｔｂに対し、ｗｔｂ／ｗｃｂ＞４／３を満たすように具体的な値を用いて、幅ｗｃｂ及び幅ｗｔｂが設定されている。幅ｗｃｂ及び幅ｗｔｂがこの数値範囲を満たすように制御されることにより、第１コンタクト下ベース領域８ａ１〜８ｃ１側にアバランシェ電流が流れるように積極的にアバランシェ降伏が誘導される。その結果、ＳｉＣ半導体装置のオフ時の逆バイアス動作の際、トレンチ４ａ，４ｂ底部側へのアバランシェ電流の流れ込みを確実に回避することが可能になる。
【００４２】
特にＳｉＣ半導体装置においては、ゲート絶縁膜５ａ，５ｂに印加される電圧が非常に大きい。そのため保護領域７ａ，７ｂ及び第１コンタクト下ベース領域８ａ１〜８ｃ１が同じ不純物濃度で、かつ、同じ深さで設けられる場合には、トレンチ４ａ，４ｂ底部のゲート絶縁膜５ａ，５ｂの破壊を確実に防止できる効果が非常に高い。尚、本明細書では、「同じ深さ」とは上下０．１μｍ以内の位置の誤差が、また「同じ不純物濃度」とは上下１．０×１０１８ｃｍ−３〜１．０×１０１９ｃｍ−３以内の濃度の誤差がそれぞれ許容範囲として含まれることを意味する。
【００４３】
また図２から分かるように、本発明の実施の形態に係るＳｉＣ半導体装置の場合、トレンチ４ａ，４ｂ下の保護領域７ａ，７ｂの幅ｗｔｂと第１コンタクト下ベース領域８ａ１〜８ｃ１の幅ｗｃｂとが、更に下記の式（２）を満たす。
ｗｔｂ−０．４[μｍ]＞ｗｃｂ・・・式（２）
【００４４】
すなわち幅差（ｗｔｂ−ｗｃｂ）が０．４μｍを超えるように、第１コンタクト下ベース領域８ａ１〜８ｃ１の幅ｗｃｂが、保護領域７ａ，７ｂの幅ｗｔｂより短く設定される。式（２）の関係が満たされることにより、図２中のＮｏ．１〜Ｎｏ．５の実験結果で示したように、トレンチ４ａ，４ｂの下に電流が一切流れないように制御可能になり、トレンチ４ａ，４ｂ底部のゲート絶縁膜５ａ，５ｂの保護をより強化できる。
【００４５】
また本発明の実施の形態に係るＳｉＣ半導体装置では、保護領域７ａ，７ｂの断面形状は、図１に示したように、左右両方の下端がいずれも第１コンタクト下ベース領域８ａ１〜８ｃ１の両方の下端よりも曲率が大きくなるように、尖って角張っている。よってアバランシェ電流は第１コンタクト下ベース領域８ａ１〜８ｃ１側により流れ込み易くなるため、ゲート絶縁膜５ａ，５ｂの保護を一層強化できる。
【００４６】
＜その他の実施の形態＞
本発明は上記の開示した実施の形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。本開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになると考えられるべきである。例えば本発明の実施の形態に係るＳｉＣ半導体装置の説明で用いた保護領域７ａ，７ｂや第１コンタクト下ベース領域８ａ１〜８ｃ１のそれぞれの寸法や不純物濃度はいずれも例示であり、所望のデバイスの仕様に応じて適宜変更できる。また本発明の実施の形態では上記式（１）及び式（２）の両方を満たす場合を例として説明したが、本発明は式（１）のみを満たす態様であってもよいし、或いは式（２）のみを満たす態様であってもよい。
【００４７】
また例えば本発明の実施の形態に係るＳｉＣ半導体装置では、保護領域７ａ，７ｂの断面形状は、左右の下端が第１コンタクト下ベース領域８ａ１〜８ｃ１の左右の下端よりも曲率が大きかったが、本発明はこれに限定されるものではない。トレンチ４ａ，４ｂ底部側へのアバランシェ電流の流れ込みを防止できるように保護領域７ａ，７ｂの幅ｗｔｂと第１コンタクト下ベース領域８ａ１〜８ｃ１の幅ｗｃｂとが制御される限り、保護領域７ａ，７ｂの断面形状は適宜変更可能である。また曲率が小さい位置は両端に限定されるものではなく、例えば一端のみ曲率が小さくても本発明を実現できる。
【００４８】
また図１に示したような電荷蓄積層２は必須構成ではなく、例えば保護領域７ａ，７ｂ及び第１コンタクト下ベース領域８ａ１〜８ｃ１がドリフト領域１の内部に配置されていても本発明を実現できる。以上のとおり本発明は、上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００４９】
１    ドリフト領域
２    電荷蓄積層
３    ベース領域
４ａ，４ｂ  トレンチ
５ａ，５ｂ  ゲート絶縁膜
６ａ，６ｂ  ゲート電極
７ａ，７ｂ  保護領域
８ａ１，８ｂ１，８ｃ１  第１コンタクト下ベース領域
８ａ２，８ｂ２，８ｃ２  第２コンタクト下ベース領域
９ａ〜９ｄ  ソース領域
１０ａ，１０ｂ，１０ｃ  ベースコンタクト領域
１１ａ，１１ｂ  層間絶縁膜
１２  バリアメタル層
１３  ソース電極
１４  ドレイン領域
１５  ドレイン電極
Ｊ    ｐｎ接合の位置
ｄ    空乏層の位置
ｗCELL  セルピッチ
ｗJFET  ＪＦＥＴ幅
ｗｃｂ  コンタクト下ベース領域の幅
ｗｔｂ  保護領域の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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