(57)【要約】【課題】半導体素子の特性劣化を抑制しつつ、量産に適した素子構造を実現することが可能な半導体装置層基板、半導体装置および半導体装置の製造方法を提供する。【解決手段】この半導体装置用基板は、基板と、基板上に形成されると共に、酸化物半導体を含む電界遮蔽層と、電界遮蔽層への水素供給源である水素含有層とを含む積層膜とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されると共に、酸化物半導体を含む電界遮蔽層と、前記電界遮蔽層への水素供給源である水素含有層とを含む積層膜と
を備えた
半導体装置用基板。
【請求項２】
前記電界遮蔽層の電気抵抗率は、１Ω・ｃｍ以下である
請求項１に記載の半導体装置用基板。
【請求項３】
前記電界遮蔽層は、前記基板の全域にわたって形成されている
請求項１に記載の半導体装置用基板。
【請求項４】
前記積層膜は、前記基板の側から順に、前記水素含有層と前記電界遮蔽層とを含む
請求項１に記載の半導体装置用基板。
【請求項５】
前記酸化物半導体は、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）のうちの少なくとも１種を含む酸化物である
請求項１に記載の半導体装置用基板。
【請求項６】
前記水素含有層は、窒化物またはアモルファスシリコンを含んで構成されている
請求項１に記載の半導体装置用基板。
【請求項７】
前記窒化物は、シリコン窒化物またはシリコン酸窒化物である
請求項６に記載の半導体装置用基板。
【請求項８】
前記積層膜上に、絶縁膜を更に備えた
請求項１に記載の半導体装置用基板。
【請求項９】
前記絶縁膜は無機絶縁膜を含み、
前記積層膜と前記絶縁膜との間に、有機絶縁膜を更に備えた
請求項８に記載の半導体装置用基板。
【請求項１０】
前記基板は可撓性を有する
請求項１に記載の半導体装置用基板。
【請求項１１】
基板と、
前記基板上に形成されると共に、酸化物半導体を含む電界遮蔽層と、前記電界遮蔽層への水素供給源である水素含有層とを含む積層膜と、
前記積層膜の上に絶縁膜を介して形成された半導体素子と
を備えた
半導体装置。
【請求項１２】
前記半導体素子は、薄膜トランジスタである
請求項１１に記載の半導体装置。
【請求項１３】
前記半導体素子の上に、表示素子を更に備えた
請求項１１に記載の半導体装置。
【請求項１４】
基板上に、酸化物半導体を含む電界遮蔽層と、前記電界遮蔽層への水素供給源である水素含有層とを含む積層膜を形成し、
前記積層膜の上に絶縁膜を介して半導体素子を形成する
半導体装置の製造方法。
【請求項１５】
前記水素含有層を形成した後、前記酸化物半導体を含む高抵抗膜を形成し、
前記絶縁膜を形成した後に、前記水素含有層からの水素供給により前記高抵抗膜を低抵抗化して前記電界遮蔽層を形成する
請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記高抵抗膜の電気抵抗率は、０．０１Ω・ｃｍ以上である
請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記半導体素子を、熱処理を含む薄膜プロセスを用いて形成し、
前記熱処理の際に、前記高抵抗膜を低抵抗化する
請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記電界遮蔽層の電気抵抗率は、１Ω・ｃｍ以下である
請求項１４に記載の半導体装置の製造方法。
【請求項１９】
前記絶縁膜は、無機絶縁膜を含むと共に、プラズマＣＶＤ（Plasma-enhanced Chemical Vapor Deposition）法により形成される
請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体素子を備えた半導体装置向けの基板（半導体装置用基板）、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、様々な分野の電子機器に活用される薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）において、特性向上のための技術が提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２３６０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の薄膜トランジスタのような半導体素子は、基板上に形成されるが、その製造プロセス等に起因して、基板裏面から静電気の影響を受け易い。これは、半導体素子の特性劣化につながることから、改善が望まれる。また、製造プロセスへの負荷を低減して、量産に適した素子構造を実現することが望まれる。
【０００５】
半導体素子の特性劣化を抑制しつつ、量産に適した素子構造を実現することが可能な半導体装置用基板、半導体装置および半導体装置の製造方法を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本開示の一実施の形態の半導体装置用基板は、基板と、基板上に形成されると共に、酸化物半導体を含む電界遮蔽層と、電界遮蔽層への水素供給源である水素含有層とを含む積層膜とを備えたものである。
【０００７】
本開示の一実施の形態の半導体装置は、基板と、基板上に形成されると共に、酸化物半導体を含む電界遮蔽層と、電界遮蔽層への水素供給源である水素含有層とを含む積層膜と、積層膜の上に絶縁膜を介して形成された半導体素子とを備えたものである。
【０００８】
本開示の一実施の形態の半導体装置の製造方法は、基板上に、酸化物半導体を含む電界遮蔽層と、電界遮蔽層への水素供給源である水素含有層とを含む積層膜を形成し、積層膜の上に絶縁膜を介して半導体素子を形成するものである。
【０００９】
本開示の一実施の形態の半導体装置用基板では、基板上に、酸化物半導体を含む電界遮蔽層を含む積層膜を有することにより、半導体素子を含む半導体装置に使用される場合に、半導体素子において、基板裏面からの静電気の影響が抑制される。積層膜が、この電界遮蔽層と、水素供給源としての水素含有層とを含むことで、製造プロセスにおいて、酸化物半導体の電気抵抗を制御し易くなる。
【００１０】
本開示の一実施の形態の半導体装置では、基板上に、酸化物半導体を含む電界遮蔽層を含む積層膜を有し、この積層膜上に絶縁膜を介して半導体素子が形成されることにより、半導体素子において、基板裏面からの静電気の影響が抑制される。積層膜が、この電界遮蔽層と、水素供給源としての水素含有層とを含むことで、製造プロセスにおいて、酸化物半導体の電気抵抗を制御し易くなる。
【００１１】
本開示の一実施の形態の半導体装置の製造方法では、基板上に、酸化物半導体を含む電界遮蔽層を含む積層膜が形成され、この積層膜上に絶縁膜を介して半導体素子が形成されることにより、半導体素子において、基板裏面からの静電気の影響が抑制される。積層膜が、この電界遮蔽層と、水素供給源としての水素含有層とを含んで形成されることで、製造プロセスにおいて酸化物半導体の電気抵抗を制御し易くなる。
【発明の効果】
【００１２】
本開示の一実施の形態の半導体装置用基板、半導体装置および半導体装置の製造方法によれば、基板上に、酸化物半導体を含む電界遮蔽層と水素供給源としての水素含有層とを含む積層膜が形成される。この積層膜上に絶縁膜を介して半導体素子が形成されることで、半導体素子において、基板裏面からの静電気の影響を抑制し、特性劣化を抑制することができる。また、製造プロセスでは、酸化物半導体の電気抵抗を制御し易くなる。このため、酸化物半導体では、例えば、異常放電の生じ得る薄膜プロセスが終了するまでの間は高抵抗な状態を保持し、そのような薄膜プロセスの後に低抵抗化して電界遮蔽層として機能させることができる。よって、半導体素子の特性劣化を抑制しつつ、量産に適した素子構造を実現することが可能となる。
【００１３】
尚、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。
【図面の簡単な説明】
【００１４】
【図１】本開示の一実施の形態に係る表示装置の概略構成を表す断面図である。
【図２】図１に示した表示装置の製造方法の一工程を表す断面模式図である。
【図３】高抵抗膜形成時における酸素分圧と電気抵抗率との関係を表す特性図である。
【図４】図２に続く工程を表す断面模式図である。
【図５】図４に続く工程を表す断面模式図である。
【図６Ａ】図５に続く工程を表す断面模式図である。
【図６Ｂ】図６Ａに続く工程を表す断面模式図である。
【図７】図６Ｂに続く工程を表す断面模式図である。
【図８Ａ】基板裏面に貼る金属薄膜を説明するための模式図である。
【図８Ｂ】基板裏面に貼る金属薄膜を説明するための模式図である。
【図９】比較例１に係る半導体装置の構成および作用を表す断面模式図である。
【図１０】図１に示した半導体装置の構成および作用を表す断面模式図である。
【図１１】比較例２に係る半導体装置の薄膜プロセスを説明するための模式図である。
【図１２】図１に示した半導体装置の薄膜プロセスを説明するための模式図である。
【図１３】変形例１に係る半導体装置の製造方法の一工程を説明するための断面模式図である。
【図１４】変形例２に係る半導体装置用基板の構成を表す断面模式図である。
【図１５】図１４に示した半導体装置用基板を用いた薄膜プロセスの一例を説明するための断面模式図である。
【図１６】変形例３−１に係る半導体装置用基板の要部構成を表す断面模式図である。
【図１７】変形例３−２に係る半導体装置用基板の要部構成を表す断面模式図である。
【図１８】図１に示した表示装置の機能構成を表すブロック図である。
【図１９】撮像装置の機能構成を表すブロック図である。
【図２０】他の半導体装置の構成を表す断面模式図である。
【発明を実施するための形態】
【００１５】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（基板上に電界遮蔽層と水素含有層とを含む積層膜が形成された半導体装置用基板、およびこの半導体装置用基板を備えた半導体装置、表示装置の例）
２．変形例１（薄膜トランジスタの形成過程または形成後の熱処理において酸化物半導体を低抵抗化する例）
３．変形例２（積層膜と無機絶縁膜との間に有機絶縁膜を形成した例）
４．変形例３−１，３−２（積層膜の他の例）
５．撮像装置の例
【００１６】
＜実施の形態＞
［構成］
図１は、本開示の一実施の形態に係る表示装置（表示装置１）の断面構成を模式的に表したものである。表示装置１は、例えば有機電界発光（ＥＬ：Electro-Luminescence）装置であり、半導体装置１０上に表示素子層２０と対向基板３０とを備えたものである。半導体装置１０は、基板１１上に、例えば水素含有層１２および電界遮蔽層１３を含む積層膜４０と、絶縁膜１４と、ＴＦＴ層１５とをこの順に有している。基板１１および積層膜４０が、または基板１１、積層膜４０および絶縁膜１４（半導体装置用基板１０Ａ）が、本開示の「半導体装置用基板」の一具体例に相当する。
【００１７】
基板１１は、例えば可撓性基板（可撓性を有する基板）である。この基板１１の構成材料としては、例えばＰＩ（ポリイミド），ＰＥＴ（ポリエチレンテレフタレート），ＰＣ（ポリカーボネート）またはＰＥＮ（ポリエチレンナフタレート）などの樹脂材料が挙げられる。この他にも、例えばポリアミド、ＳＯＧ（スピンオングラス：spin-on-glass）、ポリエーテルサルフォン（ＰＥＳ）等が挙げられる。また、樹脂材料に限らず、ステンレス鋼（ＳＵＳ）などの金属薄膜に絶縁材料を成膜したものが用いられてもよい。あるいは、基板１１は、例えばガラスなどのリジッドな材料から構成されていても構わない。基板１１が樹脂材料等の可撓性基板から構成される場合には、基板１１の裏面に、金属薄膜（後述の金属薄膜５０）が貼り合わせられていてもよい。
【００１８】
積層膜４０は、例えば基板１１の側から順に、水素含有層１２と電界遮蔽層１３とを含んで構成されている。これらの水素含有層１２と電界遮蔽層１３とは接して形成されることが望ましい。後述する製造プロセスにおいて、水素含有層１２から酸化物半導体（高抵抗膜１３ａ）に水素が供給（拡散）されることにより、高抵抗膜１３ａが低抵抗化されて電界遮蔽層１３が形成されるためである。尚、これらの水素含有層１２と電界遮蔽層１３とは接していることが望ましいが、これらの水素含有層１２と電界遮蔽層１３との間に他の層が介在していても構わない。但し、他の層が介在する場合には、水素含有層１２から電界遮蔽層１３への水素拡散を妨げず、かつ導電性を持たない層であることが望ましい。
【００１９】
水素含有層１２は、電界遮蔽層１３（詳細には、後述の酸化物半導体よりなる高抵抗膜１３ａ）の水素供給源として機能するものである。この水素含有層１２は、例えば窒化物またはアモルファスシリコン（ａ−Ｓｉ）を含んで構成されている。窒化物の一例としては、ＳｉＮ等のシリコン窒化物、ＳｉＯＮ等のシリコン酸窒化物等が挙げられる。水素含有層１２の厚みは特に限定されないが、例えば３０ｎｍ以上１０００ｎｍ以下とすることができる。
【００２０】
電界遮蔽層１３は、酸化物半導体を含んで構成されている。酸化物半導体は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）等のうちの少なくとも１種の元素の酸化物を主成分として含むものである。このような酸化物半導体の一例としては、例えば酸化インジウム錫亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ: ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウム錫（ＩＴＯ）および酸化インジウム（ＩｎＯ）等が挙げられる。
【００２１】
この電界遮蔽層１３の電気抵抗率は、例えば１［Ω・ｃｍ（オームセンチメートル）］以下であり、望ましくは０．００１［Ω・ｃｍ］以下である。但し、この範囲に限定される訳ではなく、電界遮蔽層１３は、基板１１の裏面からの静電気の影響を抑制し得る程度の導電性を有していればよい。この電界遮蔽層１３を構成する酸化物半導体の電気抵抗は、後述する製造プロセスにおいて制御することができる。電界遮蔽層１３は、例えば固定電位に保持されている（電界遮蔽層１３には固定電位が供給されている）。
【００２２】
電界遮蔽層１３は、基板１１の選択的な領域にのみ形成されていてもよい（パターニングされていてもよい）が、例えば基板１１の全域にわたって形成されていることが望ましい。十分な遮蔽効果を期待できると共に、水分バリアとして機能させることができるためである。また、パターニングする場合に比べ、フォトリソグラフィによる加工の工程を削減でき、製造プロセスを簡易化することができる。この電界遮蔽層１３の厚みは、特に限定されないが、例えば１０ｎｍ以上とすることができる。静電気による影響を抑制するのに十分な導電性を確保し易いためである。
【００２３】
絶縁膜１４は、例えば無機絶縁膜を含んで構成されている。無機絶縁膜としては、例えばシリコン酸化物（ＳｉＯx），シリコン窒化物，シリコン酸窒化物およびリン（Ｐ）がドープされたＳｉＯ，酸化アルミニウム（Ａｌ2Ｏ3）のうちの少なくとも１種を含む単層膜または積層膜である。
【００２４】
ＴＦＴ層１５は、薄膜トランジスタ（ＴＦＴ１５ａ）等の半導体素子を含む層である。ＴＦＴ１５ａは、例えば、トップゲート型の薄膜トランジスタであり、絶縁膜１４上の選択的な領域に半導体層１５１ａを有している。この半導体層１５１ａ上に、ゲート絶縁膜１５２を介してゲート電極１５３ａが形成されている。これらの半導体層１５１ａ、ゲート絶縁膜１５２およびゲート電極１５３ａを覆うように、層間絶縁膜１５４が設けられている。層間絶縁膜１５４には、半導体層１５１ａの一部に対向して、コンタクトホールＨ１が設けられている。層間絶縁膜１５４上には、そのコンタクトホールＨ１を埋め込むように、ソース・ドレイン電極１５５ａが形成され、これらの層間絶縁膜１５４およびソース・ドレイン電極１５５ａを覆って、平坦化膜１５６が形成されている。尚、このＴＦＴ１５ａが、本開示の「半導体素子」の一具体例に相当する。
【００２５】
半導体層１５１ａは、絶縁膜１４上にパターン形成されている。この半導体層１５１ａは、ゲート電極１５３ａと対向する領域にチャネル領域（活性層）を含んでいる。半導体層１５１ａは、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）等のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、酸化インジウム錫亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ: ＩｎＧａＺｎＯ），酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），酸化インジウム錫（ＩＴＯ）および酸化インジウム（ＩｎＯ）等が挙げられる。あるいは、半導体層１５１ａは、低温多結晶シリコン（ＬＴＰＳ）またはアモルファスシリコン（ａ−Ｓｉ）等から構成されていても構わない。
【００２６】
ゲート絶縁膜１５２は、例えばシリコン酸化物、シリコン窒化物、シリコン酸窒化物および酸化アルミニウム（ＡｌＯx）等のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜から構成されている。
【００２７】
ゲート電極１５３ａは、印加されるゲート電圧（Ｖｇ）によって半導体層１５１ａ中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極１５３ａの構成材料は、例えば、チタン（Ｔｉ），タングステン（Ｗ），タンタル（Ｔａ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），銀（Ａｇ），ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも１種を含む化合物および２種以上を含む積層膜であってもよい。また、例えばＩＴＯ等の透明導電膜が用いられても構わない。
【００２８】
層間絶縁膜１５４は、例えば、アクリル系樹脂、ポリイミド（ＰＩ）、ノボラック系樹脂等の有機材料により構成されている。あるいは、層間絶縁膜１５４には、例えばシリコン酸化物、シリコン窒化物、シリコン酸窒化物および酸化アルミニウム等の無機材料が用いられてもよい。
【００２９】
ソース・ドレイン電極１５５ａは、ＴＦＴ１５ａのソースまたはドレインとして機能するものであり、例えば、上記ゲート電極１５３ａの構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極１５５ａとしては、電気伝導性の良い材料が選択されることが望ましい。
【００３０】
平坦化膜１５６は、例えば、アクリル系樹脂、ポリイミド（ＰＩ）、ノボラック系樹脂等の有機材料により構成されている。
【００３１】
ＴＦＴ層１５には、上記のＴＦＴ１５ａの他にも、例えば容量素子１５ｂが形成されている。容量素子１５ｂは、半導体装置用基板１０Ａ上に、例えば、下部電極層１５１ｂと、ゲート絶縁膜１５２と、上部電極層１５３ｂとをこの順に有している。下部電極層１５１ｂは、例えばＴＦＴ１５ａの半導体層１５１ａと同層に、かつ同一の酸化物半導体を含んで形成されている。この下部電極層１５１ｂは、例えばソース・ドレイン電極１５５ｂに電気的に接続されている。上部電極層１５３ｂは、例えばＴＦＴ１５ａのゲート電極１５３ａと同層に、かつ同一の導電材料を含んで形成されている。
【００３２】
表示素子層２０は、複数の画素を含むと共に、ＴＦＴ１５ａを含む半導体装置１０をバックプレーンとして表示駆動（発光駆動）される表示素子（発光素子）を含んでいる。この例では、表示素子として、例えば有機ＥＬ素子２１を含んでいる。有機ＥＬ素子２１は、ＴＦＴ層１５側から順に、例えばアノード電極２１０、有機電界発光層２１２およびカソード電極２１３を有する。画素間の領域には、絶縁膜２１１が形成されており、アノード電極２１０および有機電界発光層２１２が画素毎に電気的に分離されている。アノード電極２１０は、図示しないコンタクトホールを通じて、例えばＴＦＴ１５ａのソース・ドレイン電極１５５ａに接続されている。この有機ＥＬ素子２１上には、封止層２２が形成されている。この封止層２２の上に対向基板３０が貼り合わせられている。
【００３３】
対向基板３０は、基板１１と同様の可撓性を有する材料のうち、光透過性を有する材料から構成されている。この対向基板３０には、必要に応じて、カラーフィルタやブラックマトリクス等が形成されていてもよい。
【００３４】
［製造方法］
上記のような表示装置１は、例えば次のようにして製造することができる。図２〜図７は、表示装置１の製造プロセスを工程順に表したものである。
【００３５】
まず、図２に示したように、例えば可撓性基板よりなる基板１１の裏面に、ガラスなどよりなる支持基板３００を貼り合わせた後、基板１１上に、上述した材料（例えばＳｉＮ）を含む水素含有層１２を形成する。形成手法としては、例えばプラズマＣＶＤ（Plasma-enhanced Chemical Vapor Deposition；ＰＥＣＶＤ）等のＣＶＤ法が挙げられる。続いて、この水素含有層１２の上に、上述した酸化物半導体を含む高抵抗膜１３ａを、例えばスパッタ法により形成する。
【００３６】
高抵抗膜１３ａの電気抵抗率は、例えば０．０１［Ω・ｃｍ］以上、望ましくは１［Ω・ｃｍ］以上である。酸化物半導体の成膜時の諸条件を制御することにより、高抵抗膜１３ａを形成することができる。具体的には、酸素（Ｏ2）分圧を制御することで、高抵抗膜１３ａの抵抗値を制御することができる。図３に一例を示す。このように、例えばスパッタ圧力０．５ｐａのとき、酸素分圧１％以上であれば、１Ω・ｃｍ以上の高抵抗膜を形成することができる。一方、酸素分圧が０．５％以下となると、０．００１Ω・ｃｍ以下の低抵抗膜が形成される。但し、これはあくまで一例であり、成膜装置の出力（パワー）等の諸条件に応じて、成膜される高抵抗膜１３ａの電気抵抗率は変化する。
【００３７】
この後、図４に示したように、絶縁膜１４を、例えばプラズマＣＶＤ等のＣＶＤ法により形成する。
【００３８】
続いて、図５に示したように、高抵抗膜１３ａを低抵抗化する。具体的には、熱処理を施すことにより、水素含有層１２に含まれる水素が高抵抗膜１３ａに供給（拡散）されることで、高抵抗膜１３ａが低抵抗化される。一例としては、窒素雰囲気中で３００℃の熱処理（窒素アニール）を１時間行うことにより、例えば１２．２５Ω・ｃｍの高抵抗膜１３ａを、０．８７Ω・ｃｍまで低抵抗化することができる。また、同様の窒素アニールにより、例えば１．６８Ω・ｃｍの高抵抗膜１３ａを０．１Ω・ｃｍまで低抵抗化することができる。これにより、電界遮蔽層１３が形成される。
【００３９】
次に、図６Ａに示したように、ＴＦＴ層１５を、公知の薄膜プロセスを用いて形成する。一例としては、図１に示したＴＦＴ１５ａおよび容量素子１５ｂを形成する。
【００４０】
続いて、図６Ｂに示したように、表示素子層２０を形成する。一例としては、図１に示した有機ＥＬ素子２１を形成する。この後、表示素子層２０上に、対向基板３０を貼り合わせる。
【００４１】
次に、図７に示したように、支持基板３００を剥離する。具体的には、ローラー等を用いて支持基板３００から基板１１を引き剥がす。尚、この際、詳細は後述するが、基板１１と支持基板３００との間には静電気Ｘ１が発生する。
【００４２】
尚、基板１１が可撓性基板である場合には、支持基板３００を剥離した後、基板１１の裏面に、金属薄膜５０を貼り合わせる。ここで、金属薄膜５０を用意する際には、まず図８Ａに示したように、金属薄膜５０の表面に接着された保護フィルム５１を剥がす。この結果、金属薄膜５０は、図８Ｂに模式的に示したように、例えば保護フィルム５１を引き剥がした方向に応じた方向に沿って帯電する（静電気Ｘ２を生じる）。この金属薄膜５０を、基板１１の裏面に、例えばローラーを用いて圧着させる。尚、金属薄膜５０は、基板１１（可撓性基板）の保護および補強等を目的として基板１１の裏面側に貼り合わせられるものである。基板１１が金属膜を用いて構成される場合やガラスなどから構成される場合には、この金属薄膜５０は設けられなくともよい。
【００４３】
以上により、図１に示した表示装置１を完成する。
【００４４】
［作用および効果］
本実施の形態の表示装置１では、外部から入力される映像信号に基づいて、ＴＦＴ１５ａを用いたアクティブマトリクス駆動により、表示素子層２０において各画素の有機ＥＬ素子２１が発光駆動される。これにより映像表示がなされる。
【００４５】
ここで、図９に、本実施の形態の比較例１に係る半導体装置１００の構成について示す。半導体装置１００は、本実施の形態の半導体装置１０と同様、例えば可撓性基板から構成される基板１０１の上に、絶縁膜１０２を介してトップゲート型のＴＦＴ１５ａと容量素子１５ｂとが形成されたものである。ＴＦＴ１５ａは、本実施の形態の半導体装置１０と同様、絶縁膜１０２上の選択的な領域に半導体層１５１ａを有している。
【００４６】
比較例１の半導体装置１００では、例えば製造プロセスにおいて支持基板を剥離する際等に、基板１０１の裏面に静電気Ｘが発生する。特にトップゲート型のＴＦＴ１５ａでは、半導体層１５１ａがこの静電気Ｘの影響を受け易く、ＴＦＴ１５ａの特性が劣化し易い。また、表示面全体において各画素のＴＦＴ１５ａの特性にばらつきが生じる。
【００４７】
これに対し、本実施の形態の半導体装置１０では、基板１１上に、酸化物半導体を含む電界遮蔽層１３と水素供給源としての水素含有層１２とを含む積層膜４０が形成されている。この積層膜４０の上に絶縁膜１４を介してＴＦＴ１５ａが設けられる（基板１１とＴＦＴ層１５との間に電界遮蔽層１３が設けられる）。図１０に模式的に示したように、電界遮蔽層１３により、ＴＦＴ１５ａ（半導体層１５１ａ）では、基板１１裏面からの静電気Ｘの影響が抑制される。
【００４８】
例えば、製造プロセスでは、上述したように支持基板３００を引き剥がす際に静電気Ｘ１を生じ（図７）、また金属薄膜５０を貼り合わせる際には、静電気Ｘ２を生じる（図８Ｂ）。本実施の形態では、電界遮蔽層１３の介在により、この静電気Ｘ（Ｘ１，Ｘ２）による電荷が半導体層５１１ａへ到達することが抑制される。これにより、ＴＦＴ１５ａの特性劣化を抑制することができる。
【００４９】
また、積層膜４０が、この電界遮蔽層１３と、水素供給源としての水素含有層１２とを含んで形成されることで、製造プロセスにおいて電界遮蔽層１３を構成する酸化物半導体の電気抵抗を制御し易くなる。
【００５０】
例えば、電界遮蔽層１３を構成する酸化物半導体を、異常放電の生じ得る薄膜プロセス（例えば、プラズマを用いる、ＣＶＤプロセスおよびスパッタプロセス等）が終了するまでの間は高抵抗な状態に保持することができる。
【００５１】
ここで、図１１に、比較例２に係る半導体装置の薄膜プロセス（ＣＶＤプロセス）について模式的に示す。このように、ＣＶＤプロセスでは、例えば成膜装置４００内において、原料ガスのプラズマ４０１を発生させて成膜が行われる。このため、例えば基板１１上に電界遮蔽層としての導電膜１０３を形成した後、続けて成膜装置４００内で絶縁膜等の成膜を行うと、プラズマ４０１と導電膜１０３との間で異常放電Ｘ３を生じ得る。これは、基板１１を破損させる、あるいは成膜装置４００にダメージを与える要因となり、量産に不向きである。
【００５２】
これに対し、本実施の形態では、電界遮蔽層１３を構成する酸化物半導体は、まず、水素含有層１２の上に高抵抗膜１３ａとして形成され（図２）、この後、例えば絶縁膜１４が上記のようなＣＶＤプロセスを用いて形成される（図４）。即ち、絶縁膜１４のＣＶＤプロセスが終了するまでは、酸化物半導体は高抵抗な状態に保持される。これにより、図１２に模式的に示したように、絶縁膜１４のＣＶＤプロセスでは、上記のような異常放電の発生を抑制することができる。このように、本実施の形態では、積層膜４０が設けられることで、製造プロセスにおいて電界遮蔽層１３を構成する酸化物半導体の電気抵抗を制御して、異常放電の発生を抑制することができる。これにより、製造プロセスへの負荷が軽減され、量産に適した素子構造を実現できる。
【００５３】
上記のような異常放電リスクのある薄膜プロセスの後（例えば絶縁膜１４の形成後）に、例えば熱処理が行われることで、水素含有層１２からの水素拡散により高抵抗膜１３ａを低抵抗化することができる（図５）。この低抵抗化により、酸化物半導体を電界遮蔽層１３として機能させることができる。
【００５４】
また、次のような効果もある。即ち、仮に、基板１１上の選択的な領域にのみ電界遮蔽層としての導電膜を形成した（パターニング形成した）場合、異常放電の発生は軽減されるものの、フォトリソグラフィによる加工工程が増えてしまう。本実施の形態では、上述のように異常放電の発生が抑制されることから、電界遮蔽層１３を、パターニングせずに、基板１１の全域にわたって形成することが可能となる。このため、パターニングする場合に比べ、工程数を削減することができる。また、パターニングする場合に比べ、電界遮蔽効果が高まると共に、電界遮蔽層１３を水分バリアとして良好に機能させることが可能である。更には、絶縁膜１４は、パターニングされていない平坦な電界遮蔽層１３の上に形成されることとなるため、絶縁膜１４のカバレッジ性が向上し、よりバリア性を高めることができる。
【００５５】
以上説明したように本実施の形態では、基板１１上に、酸化物半導体を含む電界遮蔽層１３と水素供給源としての水素含有層１２とを含む積層膜４０が形成される。この積層膜４０上に絶縁膜１４を介してＴＦＴ１５ａが形成されることで、ＴＦＴ１５ａにおいて、基板１１裏面からの静電気の影響を抑制し、特性劣化を抑制することができる。また、積層膜４０を有することで、製造プロセスでは、酸化物半導体の電気抵抗を制御し易くなる。このため、酸化物半導体では、例えば、異常放電の生じ得る薄膜プロセスが終了するまでの間は高抵抗な状態を保持し（高抵抗膜１３ａとして形成され）、そのような薄膜プロセスの後に低抵抗化して電界遮蔽層１３として機能させることができる。よって、ＴＦＴ１５ａの特性劣化を抑制しつつ、量産に適した素子構造を実現することが可能となる。
【００５６】
次に、上記実施の形態の半導体装置および半導体装置用基板の変形例について説明する。以下では、上記実施の形態の表示装置１と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
【００５７】
＜変形例１＞
図１３は、変形例１に係る半導体装置の製造方法の一工程を表す断面模式図である。上記実施の形態では、高抵抗膜１３ａの低抵抗化の処理（熱処理）を、絶縁膜１４の形成後、ＴＦＴ層１５の形成前に行ったが、この低抵抗化のための熱処理を行うタイミングは、絶縁膜１４の形成後であれば、特に限定されない。例えば、本変形例のように、ＴＦＴ層１５の形成過程またはＴＦＴ層１５の形成後に行われてもよい。また、ＴＦＴ層１５を形成する際には、熱処理を伴う薄膜プロセスを経る。このため、そのＴＦＴ層１５のいずれかの層を形成するための熱処理工程において、上述した高抵抗膜１３ａの低抵抗化を同時に行うようにしてもよい。
【００５８】
本変形例のように、高抵抗膜１３ａの低抵抗化のための熱処理を、他の薄膜プロセスが兼ねるようにしてもよく、この場合にも、上記実施の形態と同等の効果を得ることができる。また、本変形例では、上記実施の形態よりも工程数を削減することができ、製造プロセスを簡易化することが可能となる。
【００５９】
＜変形例２＞
図１４は、変形例２に係る半導体装置用基板の構成を表す断面模式図である。上記実施の形態では、積層膜４０の上に無機絶縁膜を含む絶縁膜１４を形成したが、これらの積層膜４０と絶縁膜１４との間に、有機絶縁膜を含む有機膜１６が介在していてもよい。有機膜１６は、例えばポリイミドまたはシロキサン系化合物等の有機材料を含んで構成されている。
【００６０】
本変形例のように、半導体装置用基板では、積層膜４０の上に、絶縁膜１４（無機絶縁膜）と有機膜１６とが積層されてもよい。このように、無機材料（水素含有層１２，絶縁膜１４）と有機材料（有機膜１６）とを交互に積層させた構造は、優れた水分バリア性能を発揮することが知られている。ところが、バリア性能を高めるために、ＣＶＤ成膜した無機材料（例えばＳｉＮを含む水素含有層１２）の上に、有機材料（有機膜１６）を直に成膜した場合、有機材料が密着しにくく、結果として所望のバリア性能が得られないことがある。このため、良好なバリア性能を保持するために、界面処理を行ったり、あるいは他の密着層を形成したりすることが望ましい。この点において、本変形例では、水素含有層１２と有機膜１６との間に、電界遮蔽層１３が介在する。この電界遮蔽層１３が、密着層として機能し、水素含有層１２と有機膜１６との剥がれを抑制して（密着性を向上して）、バリア性能を良好に保持することができる。
【００６１】
また、本変形例では、電界遮蔽層１３の上に有機膜１６が形成され、この有機膜１６の上に、絶縁膜１４が例えばＣＶＤ法により成膜される。ここで、図１５に、成膜装置４００内に設置された半導体装置用基板の一例について模式的に示す。尚、図１５では、半導体装置用基板の端部（支持基板３００の端部）ｅ付近の構成のみを示している。このように、本変形例の半導体装置用基板では、支持基板３００上に、基板１１、水素含有層１２、高抵抗膜１３ａおよび有機膜１６が、この順に成膜される。これらのうち有機膜１６は、高抵抗膜１３ａの上に例えば塗布法により成膜されるが、成膜装置４００への付着等を抑制するために、この有機膜１６の端部ｅ１は、端部ｅよりも内側に形成されることが多い。このため、高抵抗膜１３ａの一部（１３ａ１）が有機膜１６から成膜装置４００内へ露出することがある。絶縁膜１４のＣＶＤプロセスの際に、有機膜１６から導電膜が露出していると、この露出部分から異常放電が生じ得る。このため、絶縁膜１４を形成するまでは、酸化物半導体が高抵抗膜１３ａとして形成されることが望ましく、これにより、上記実施の形態と同様、異常放電の発生を抑制して、製造プロセスへの負荷を軽減することができる。
【００６２】
＜変形例３−１，３−２＞
図１６は、変形例３−１に係る半導体装置用基板の要部構成を表したものである。図１７は、変形例３−２に係る半導体装置用基板の要部構成を表したものである。上記実施の形態の積層膜４０では、基板１１の側から順に、水素含有層１２および電界遮蔽層１３が形成されているが、積層膜４０の構成要素、積層数および形成順等はこれに限定されるものではない。
【００６３】
例えば、変形例３−１のように、積層膜４０が、基板１１の側から順に、電界遮蔽層１３と水素含有層１２とを含んでいていてもよい。また、変形例３−２のように、積層膜４０が、基板１１の側から順に、電界遮蔽層１７と水素含有層１２と電界遮蔽層１３とを有していてもよい。換言すると、水素含有層１２と基板１１との間に、更に電界遮蔽層１７が形成されていてもよい。電界遮蔽層１７は、電界遮蔽層１３と同様、低抵抗化された酸化物半導体を含んで構成されていてもよいし、他の金属材料を含んで構成されていても構わない。
【００６４】
＜機能構成例＞
図１８は、上記実施の形態において説明した表示装置１の機能ブロック構成を表すものである。
【００６５】
表示装置１は、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ＥＬディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置１は、例えばタイミング制御部１２０と、信号処理部１２１と、駆動部１２２と、表示画素部１２３とを備えている。
【００６６】
タイミング制御部１２０は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部１２１等の駆動制御を行うものである。信号処理部１２１は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部１２２に出力するものである。駆動部１２２は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部１２３の各画素を駆動するものである。表示画素部１２３は、例えば有機ＥＬ素子または液晶表示素子等の表示素子（上述の表示素子層２０）と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、信号処理部１２１および駆動部１２２等を含むバックプレーンに、上述のＴＦＴ１５ａを含む半導体装置１０を適用することができる。
【００６７】
＜表示装置以外の適用例＞
上記実施の形態では、半導体装置１０の適用例として表示装置１を例に挙げて説明したが、上述した半導体装置１０は、表示装置１の他にも、図１９に示したような撮像装置（撮像装置２）に用いられてもよい。
【００６８】
撮像装置２は、例えば画像を電気信号として取得する固体撮像装置であり、例えばＣＣＤ(Charge Coupled Device)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置２は、例えばタイミング制御部１３０と、駆動部１３１と、撮像画素部１３２と、信号処理部１３３とを備えている。
【００６９】
タイミング制御部１３０は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部１３１の駆動制御を行うものである。駆動部１３１は、例えば行選択回路、ＡＤ変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部１３２の各画素から信号を読み出す駆動を行うものである。撮像画素部１３２は、例えばフォトダイオードなどの撮像素子（光電変換素子）と、信号読み出しのための画素回路とを含んで構成されている。信号処理部１３３は、撮像画素部１３２から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部１３１および信号処理部１３３等を含むバックプレーンに、上述のＴＦＴ１５ａを含む半導体装置１０を適用することができる。
【００７０】
以上、実施の形態等を挙げて説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。更に、薄膜トランジスタおよび半導体装置では、上述した全ての層を備えている必要はなく、あるいは上述した各層に加えて更に他の層を備えていてもよい。
【００７１】
また、上記実施の形態等では、ＴＦＴ１５ａ（ＴＦＴ層１５）を備えた半導体装置１０を例に挙げたが、本開示の半導体装置は、図２０に示したように、ＴＦＴ１５ａ以外の半導体素子３１を備えたものであってもよい。半導体素子３１は、例えば基板１１上に、水素含有層１２および電界遮蔽層１３を含む積層膜４０と、絶縁膜１４とを介して形成されている。この半導体素子３１としては、例えば光電変換素子などの半導体を有する様々なタイプの半導体素子を用いることができ、いずれの場合にも、積層膜４０を備えることで、半導体素子３１において基板１１裏面からの静電気の影響を抑制し、半導体素子３１の特性変動を抑制することが可能である。
【００７２】
更に、上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
【００７３】
尚、本開示は以下のような構成を取ることも可能である。
（１）
基板と、
前記基板上に形成されると共に、酸化物半導体を含む電界遮蔽層と、前記電界遮蔽層への水素供給源である水素含有層とを含む積層膜と
を備えた
半導体装置用基板。
（２）
前記電界遮蔽層の電気抵抗率は、１Ω・ｃｍ以下である
上記（１）に記載の半導体装置用基板。
（３）
前記電界遮蔽層は、前記基板の全域にわたって形成されている
上記（１）または（２）に記載の半導体装置用基板。
（４）
前記積層膜は、前記基板の側から順に、前記水素含有層と前記電界遮蔽層とを含む
上記（１）ないし（３）のいずれか１つに記載の半導体装置用基板。
（５）
前記酸化物半導体は、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），スズ（Ｓｎ），チタン（Ｔｉ）およびニオブ（Ｎｂ）のうちの少なくとも１種を含む酸化物である
上記（１）ないし（４）のいずれか１つに記載の半導体装置用基板。
（６）
前記水素含有層は、窒化物またはアモルファスシリコンを含んで構成されている
上記（１）ないし（５）のいずれか１つに記載の半導体装置用基板。
（７）
前記窒化物は、シリコン窒化物またはシリコン酸窒化物である
上記（６）に記載の半導体装置用基板。
（８）
前記積層膜上に、無機絶縁膜を更に備えた
上記（１）ないし（７）のいずれか１つに記載の半導体装置用基板。
（９）
前記積層膜と前記無機絶縁膜との間に、有機絶縁膜を更に備えた
上記（８）に記載の半導体装置用基板。
（１０）
前記基板は可撓性を有する
上記（１）ないし（９）のいずれか１つに記載の半導体装置用基板。
（１１）
基板と、
前記基板上に形成されると共に、酸化物半導体を含む電界遮蔽層と、前記電界遮蔽層への水素供給源である水素含有層とを含む積層膜と、
前記積層膜の上に絶縁膜を介して形成された半導体素子と
を備えた
半導体装置。
（１２）
前記半導体素子は、薄膜トランジスタである
上記（１１）に記載の半導体装置。
（１３）
前記半導体素子の上に、表示素子を更に備えた
上記（１１）に記載の半導体装置。
（１４）
基板上に、酸化物半導体を含む電界遮蔽層と、前記電界遮蔽層への水素供給源である水素含有層とを含む積層膜を形成し、
前記積層膜の上に絶縁膜を介して半導体素子を形成する
半導体装置の製造方法。
（１５）
前記水素含有層を形成し、
前記水素含有層の上に、前記酸化物半導体を含む高抵抗膜を形成し、
前記絶縁膜を形成した後に、前記水素含有層からの水素供給により前記高抵抗膜を低抵抗化して前記電界遮蔽層を形成する
上記（１４）に記載の半導体装置の製造方法。
（１６）
前記高抵抗膜の電気抵抗率は、０．０１Ω・ｃｍ以上である
上記（１５）に記載の半導体装置の製造方法。
（１７）
前記半導体素子を、熱処理を含む薄膜プロセスを用いて形成し、
前記熱処理の際に、前記高抵抗膜を低抵抗化する
上記（１５）または（１６）に記載の半導体装置の製造方法。
（１８）
前記電界遮蔽層の電気抵抗率は、１Ω・ｃｍ以下である
上記（１４）ないし（１７）のいずれか１つに記載の半導体装置の製造方法。
（１９）
前記絶縁膜は、無機絶縁膜を含むと共に、プラズマＣＶＤ（Plasma-enhanced Chemical Vapor Deposition）法により形成される
上記（１４）ないし（１８）のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【００７４】
１…表示装置、１０…半導体装置、１０Ａ…半導体装置用基板、１１…基板、１２…水素含有層、１３…電界遮蔽層、１３ａ…高抵抗膜、１４…絶縁膜、１５…ＴＦＴ層、１５ａ…ＴＦＴ、１５ｂ…容量素子、１６…有機膜、２０…表示素子層、２２…封止層、３０…対向基板、４０…積層膜、５０…金属薄膜、５１…保護フィルム、１５１ａ…半導体層、１５１ｂ…下部電極層、１５２…ゲート絶縁膜、１５３ａ…ゲート電極、１５３ｂ…上部電極層、１５４…層間絶縁膜、１５５ａ，１５５ｂ…ソース・ドレイン電極、１５６…平坦化膜、２…撮像装置、１２０，１３０…タイミング制御部、１２１，１３３…信号処理部、１２２，１３１…駆動部、１２３…表示画素部、１３２…撮像画素部、３１…半導体素子、３００…支持基板、Ｈ１…コンタクトホール、ｅ，ｅ１…端部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2018006671.tif 000009
【図７】
2018006671.tif 000010
【図８Ａ】
2018006671.tif 000011
【図８Ｂ】
2018006671.tif 000012
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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