(57)【要約】【目的】回路規模の縮小及び消費電力の低減を効率よく実現した無線通信装置を提供する。【構成】基準信号に基づいて局部発振信号を生成するＰＬＬ（Phase Locked Loop）シンセサイザと、局部発振信号を２分周して、位相が互いに９０°異なるＩ（in-phase）信号及びＱ（quadrature）信号を生成するＩＱ分周器と、Ｉ信号及びＱ信号を算術加算して加算信号を生成する加算回路と、を備える。【選択図】図１
2018006900.tif 000002
【特許請求の範囲】
【請求項１】
基準信号に基づいて局部発振信号を生成するＰＬＬシンセサイザと、
前記局部発振信号を２分周して、位相が互いに９０°異なるＩ信号及びＱ信号を生成するＩＱ分周器と、
前記Ｉ信号及びＱ信号を算術加算して加算信号を生成する加算回路と、
を備えることを特徴とする信号生成回路。
【請求項２】
前記Ｉ信号及びＱ信号を論理加算又は否定論理加算して論理和信号を生成する論理和回路を備え、
前記ＰＬＬシンセサイザは、
分周比設定信号に応じた分周比で前記論理和信号を分周して分周信号を生成する可変分周器と、
前記基準信号の位相と前記分周信号の位相とを比較して位相差を検出する位相比較器と、
を含み、前記位相差に基づいて前記局部発振信号を生成することを特徴とする請求項１に記載の信号生成回路。
【請求項３】
基準信号に基づいて局部発振信号を生成するＰＬＬシンセサイザと、
前記局部発振信号を２分周して、位相が互いに９０°異なるＩ信号及びＱ信号を生成するＩＱ分周器と、
前記Ｉ信号及びＱ信号を論理加算又は否定論理加算して論理和信号を生成する論理和回路と、
を備え、
前記ＰＬＬシンセサイザは、
分周比設定信号に応じた分周比で前記論理和信号を分周して分周信号を生成する可変分周器と、
前記基準信号の位相と前記分周信号の位相とを比較して位相差を検出する位相比較器と、
を含み、前記位相差に基づいて前記局部発振信号を生成することを特徴とする信号生成回路。
【請求項４】
無線信号を送受信する無線通信装置であって、
基準信号に基づいて局部発振信号を生成するＰＬＬシンセサイザと、
前記局部発振信号を２分周して、位相が互いに９０°異なるＩ信号及びＱ信号を生成するＩＱ分周器と、
受信信号を前記Ｉ信号及びＱ信号に基づいて復調する復調器と、
前記Ｉ信号及びＱ信号を算術加算して加算信号を生成する加算回路と、
前記加算信号に基づいて送信信号を生成する送信信号生成部と、
を備えることを特徴とする無線通信装置。
【請求項５】
前記Ｉ信号及びＱ信号を論理加算又は否定論理加算して論理和信号を生成する論理和回路を備え、
前記ＰＬＬシンセサイザは、
分周比設定信号に応じた分周比で前記論理和信号を分周して分周信号を生成する可変分周器と、
前記基準信号の位相と前記分周信号の位相とを比較して位相差を検出する位相比較器と、
前記位相差に基づいて周波数を調整しつつ前記局部発振信号を生成する電圧制御発振器と、
を含むことを特徴とする請求項４に記載の無線通信装置。
【請求項６】
基準信号に基づいて局部発振信号を生成するステップと、
前記局部発振信号を２分周して位相が互いに９０°異なるＩ信号及びＱ信号を生成するステップと、
前記Ｉ信号及びＱ信号を算術加算して加算信号を生成するステップと、
前記加算信号に基づいて送信信号を生成するステップと、
を含むことを特徴とする信号生成方法。
【請求項７】
基準信号に基づいて局部発振信号を生成するステップと、
前記局部発振信号を２分周して位相が互いに９０°異なるＩ信号及びＱ信号を生成するステップと、
前記Ｉ信号及びＱ信号を論理加算又は否定論理加算して論理和信号を生成するステップと、
分周比設定信号に応じた分周比で前記論理和信号を分周して分周信号を生成するステップと、
前記基準信号の位相と前記分周信号の位相とを比較して位相差を検出するステップと、
前記位相差に基づいて前記局部発振信号を生成するステップと、
を含むことを特徴とする信号生成方法。
【請求項８】
基準信号に基づいて局部発振信号を生成するステップと、
前記局部発振信号を２分周して、位相が互いに９０°異なるＩ信号及びＱ信号を生成するステップと、
受信信号を前記Ｉ信号及びＱ信号に基づいて復調するステップと、
前記Ｉ信号及びＱ信号を算術加算して加算信号を生成するステップと、
前記加算信号に基づいて送信信号を生成するステップと、
前記Ｉ信号及びＱ信号を論理加算又は否定論理加算して論理和信号を生成するステップと、
分周比設定信号に応じた分周比で前記論理和信号を分周して分周信号を生成するステップと、
前記基準信号の位相と前記分周信号の位相とを比較して位相差を検出するステップと、
前記位相差に基づいて前記局部発振信号の周波数を調整するステップと、
を含むことを特徴とする無線通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号生成回路、無線通信装置、信号生成方法及び無線通信方法に関する。
【背景技術】
【０００２】
無線通信装置には、複数の分周器が用いられている。例えば、ＰＬＬ（Phase-locked loop）周波数シンセサイザを用いた直接変調方式により無線信号の送信を行う無線通信装置では、帰還ループ内に、ＶＣＯ（Voltage-controlled oscillator）の出力信号を位相比較器における比較周波数と同程度の周波数まで分周し、位相比較器への入力信号を生成するための帰還分周器が設けられている。そして、ＰＬＬの設定周波数を可変にするため、帰還分周器には可変分周器が用いられる。可変分周器は動作周波数が高い程、消費電力が大きい。そこで、帰還ループの可変分周器の前段に固定分周器を設け、ＶＣＯの出力を固定分周器でいったん２分周した後、可変分周器によりＮ分周することが行われている。
【０００３】
また、かかる無線通信装置では、直接変調方式を用いて送信を行う一方、直交復調方式を用いて受信を行う場合が多い。このため、無線通信装置には、ＶＣＯの出力信号を分周して互いに９０度位相が異なるＩ信号及びＱ信号を生成するＩＱ分周器や、出力信号を２分周して送信信号を生成する送信用の固定分周器が設けられている。
【０００４】
近年、無線通信装置においても小型化及び低消費電力化が重要な課題となっている。そこで、装置規模の縮小及び消費電力の低減を図るため、ＩＱ分周器の役割と帰還用の固定分周器の役割とを１つの分周器で兼用させた無線通信装置が提案されている（例えば、特許文献１）。
【０００５】
ＩＱ分周器は、Ｉ信号及びＱ信号という２相の信号を生成して、直交復調器に供給する。従って、ＩＱ分周器には、Ｉ信号及びＱ信号を夫々出力するための２本の出力配線が設けられる。一方、帰還用の固定分周器の出力信号は１相であり、１本の出力配線により可変分周器と接続される。従って、ＩＱ分周器及び帰還用の固定分周器の役割を１つの分周器によって兼用させる場合、Ｉ信号の出力配線及びＱ信号の出力配線のうちいずれか一方のみが可変分周器に接続されることになる。
【０００６】
Ｉ信号の出力配線及びＱ信号の出力配線のうち、一方のみに可変分周器が接続され、他方の配線に何も接続されない場合、負荷インピーダンスが互いに異なる状態となる。負荷インピーダンスが異なると、Ｉ信号及びＱ信号の直交精度が劣化して、受信感度の劣化を招くという問題がある。かかる問題を解決するため、一方の配線の接続先のインピーダンスと実質的に同一のインピーダンスをもつダミー回路を他方の配線に接続することにより、負荷バランスを補償することが行われている（例えば、特許文献２、特許文献３）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−０８６０２４号公報
【特許文献２】特開２００７−１１６２４７号公報
【特許文献３】特開２００５−２８７００７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記従来技術のようなダミー回路は、Ｉ信号の出力配線及びＱ信号の出力配線の負荷バランスを補償すること以外に他の役割を果たさないにもかかわらず、一定の電力を消費する。このため、ダミー回路を設けることによって、無線通信装置の装置規模（回路規模）及び消費電力が増大する。従って、回路規模の縮小及び消費電力の低減を効率よく行うことができないという問題があった。
【０００９】
上記課題を解決するため、本発明は、回路規模の縮小及び消費電力の低減を効率よく実現することが可能な無線通信装置及び無線通信方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る信号生成回路は、基準信号に基づいて局部発振信号を生成するＰＬＬシンセサイザと、前記局部発振信号を２分周して、位相が互いに９０°異なるＩ信号及びＱ信号を生成するＩＱ分周器と、前記Ｉ信号及びＱ信号を算術加算して加算信号を生成する加算回路と、を備えることを特徴とする。
【００１１】
また、本発明に係る信号生成回路は、基準信号に基づいて局部発振信号を生成するＰＬＬシンセサイザと、前記局部発振信号を２分周して、位相が互いに９０°異なるＩ信号及びＱ信号を生成するＩＱ分周器と、前記Ｉ信号及びＱ信号を論理加算又は否定論理加算して論理和信号を生成する論理和回路と、を備え、前記ＰＬＬシンセサイザは、分周比設定信号に応じた分周比で前記論理和信号を分周して分周信号を生成する可変分周器と、前記基準信号の位相と前記分周信号の位相とを比較して位相差を検出する位相比較器と、を含み、前記位相差に基づいて前記局部発振信号を生成することを特徴とする。
【００１２】
また、本発明に係る無線通信装置は、無線信号を送受信する無線通信装置であって、基準信号に基づいて局部発振信号を生成するＰＬＬシンセサイザと、前記局部発振信号を２分周して、位相が互いに９０°異なるＩ信号及びＱ信号を生成するＩＱ分周器と、受信信号を前記Ｉ信号及びＱ信号に基づいて復調する復調器と、前記Ｉ信号及びＱ信号を算術加算して加算信号を生成する加算回路と、前記加算信号に基づいて送信信号を生成する送信信号生成部と、を備えることを特徴とする。
【００１３】
また、本発明に係る信号生成方法は、基準信号に基づいて局部発振信号を生成するステップと、前記局部発振信号を２分周して位相が互いに９０°異なるＩ信号及びＱ信号を生成するステップと、前記Ｉ信号及びＱ信号を算術加算して加算信号を生成するステップと、前記加算信号に基づいて送信信号を生成するステップと、を含むことを特徴とする。
【００１４】
また、本発明に係る信号生成方法は、基準信号に基づいて局部発振信号を生成するステップと、前記局部発振信号を２分周して位相が互いに９０°異なるＩ信号及びＱ信号を生成するステップと、前記Ｉ信号及びＱ信号を論理加算又は否定論理加算して論理和信号を生成するステップと、分周比設定信号に応じた分周比で前記論理和信号を分周して分周信号を生成するステップと、前記基準信号の位相と前記分周信号の位相とを比較して位相差を検出するステップと、前記位相差に基づいて前記局部発振信号を生成するステップと、を含むことを特徴とする。
【００１５】
また、本発明に係る無線通信方法は、基準信号に基づいて局部発振信号を生成するステップと、前記局部発振信号を２分周して、位相が互いに９０°異なるＩ信号及びＱ信号を生成するステップと、受信信号を前記Ｉ信号及びＱ信号に基づいて復調するステップと、前記Ｉ信号及びＱ信号を算術加算して加算信号を生成するステップと、前記加算信号に基づいて送信信号を生成するステップと、前記Ｉ信号及びＱ信号を論理加算又は否定論理加算して論理和信号を生成するステップと、分周比設定信号に応じた分周比で前記論理和信号を分周して分周信号を生成するステップと、前記基準信号の位相と前記分周信号の位相とを比較して位相差を検出するステップと、前記位相差に基づいて前記局部発振信号の周波数を調整するステップと、を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、無線通信装置において、回路規模の縮小及び消費電力の低減を効率よく実現することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の無線通信装置の構成を示すブロック図である。
【図２】ＩＱ分周器の構成を示すブロック図である。
【図３】図３（ａ）はＩＱ分周器とアダー回路との関係を示すブロック図であり、図３（ｂ）は各信号の信号波形を示すタイムチャートである。
【図４】可変分周器の構成を示すブロック図である。
【図５】図５（ａ）はＩＱ分周器とＯＲ回路との関係を示すブロック図であり、図５（ｂ）は各信号の信号波形を示すタイムチャートである。
【図６】可変分周器に含まれるＴＳＰＣフリップフロップの例を示す図である。
【図７】アダー回路が差動回路である場合の例を示す回路図である。
【図８】ＯＲ回路が差動回路である場合の例を示す回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【実施例１】
【００１９】
図１は、本発明の無線通信装置１０の構成を示すブロック図である。無線通信装置１０は、アンテナ１１、切替スイッチ１２、低雑音増幅器１３、直交復調器１４、ＩＦ（Intermediate Frequency）増幅部１５、ＩＦフィルタ部１６、ＡＤ（Analog Digital）変換部１７、ベースバンド部２０、電力増幅器２３、分周部３０及びＰＬＬ（Phase Locked Loop）シンセサイザ４０を備える。
【００２０】
アンテナ１１は、高周波帯域の無線送信波に変調して送信された無線信号を受信して電気信号に変換し、低雑音増幅器１３に供給する。また、アンテナ１１は、電力増幅器２３から供給された電気信号を無線信号に変換して送信する。
【００２１】
切替スイッチ１２は、送信モード及び受信モードの指定に応じて、アンテナ１１の接続先を電力増幅器２３と低雑音増幅器１３とに切り替える。
【００２２】
低雑音増幅器１３は、アンテナ１１から供給された電気信号の電力を低雑音で増幅させ、直交復調器１４に供給する。
【００２３】
直交復調器１４は、ミキサ１４ａ及び１４ｂから構成される。ミキサ１４ａは、分周部３０のＩＱ分周器３２からバッファ回路３１ａを介して供給されたＩ（In-phase）信号ＩＳを用いて、低雑音増幅器１３において増幅された電気信号をＩＦ帯周波数の電気信号に変換（ダウンコンバート）する。ミキサ１４ｂは、分周部３０のＩＱ分周器３２からバッファ回路３１ｂを介して供給されたＱ（Quadrature）信号ＱＳを用いて、低雑音増幅器１３において増幅された電気信号をＩＦ帯周波数の電気信号に変換する。
【００２４】
ＩＦ増幅部１５は、ＩＦ増幅器１５ａ及び１５ｂから構成される。ＩＦ増幅器１５ａ及び１５ｂは、直交復調器１４においてＩＦ帯周波数へダウンコンバートされた電気信号の電力を夫々増幅し、ＩＦフィルタ部１６に供給する。
【００２５】
ＩＦフィルタ部１６は、ＩＦフィルタ１６ａ及び１６ｂから構成される。ＩＦフィルタ１６ａ及び１６ｂは、ＩＦ増幅部１５から供給された電気信号から不要なスプリアスを除去し、ＡＤ変換部１７に供給する。
【００２６】
ＡＤ変換部１７は、ＡＤＣ（Analog Digital Converter）１７ａ及び１７ｂから構成される。ＡＤＣ１７ａ及び１７ｂは、スプリアス除去後の電気信号であるアナログ信号をデジタル信号に変換し、ベースバンド部２０の復調部２１に供給する。
【００２７】
ベースバンド部２０は、復調部２１及び変調設定部２２を備える。復調部２１は、ＡＤ変換部１７から供給されたデジタル信号に対して復調処理を施し、復調信号を生成する。変調設定部２２は、可変分周器４６における分周比を設定するための分周比設定データＩｎｔ、Ｆｒａｃ、Ｍｏｄからなる分周比設定信号を可変分周器４６に供給する。
【００２８】
電力増幅器２３は、分周部３０のアダー回路３３から供給された加算信号ＡＳを増幅し、送信信号としてアンテナ１１に供給する。すなわち、電力増幅器２３は、加算信号ＡＳに基づいて送信信号を生成する送信信号生成部である。
【００２９】
分周部３０及びＰＬＬシンセサイザ４０は、電力増幅器２３に供給する加算信号ＡＳ、直交復調器１４に供給するＩ信号ＩＳ及びＱ信号ＱＳ等の信号を生成する信号生成回路である。
【００３０】
分周部３０は、バッファ回路３１ａ及び３１ｂ、ＩＱ分周器３２及びアダー回路３３を含む。
【００３１】
ＩＱ分周器３２は、ＰＬＬシンセサイザ４０のＶＣＯ（Voltage Controlled Oscillator）４５から出力された局部発振信号ＬＳを２分周して、９０°の位相差を有する２系統の信号であるＩ信号ＩＳ及びＱ信号ＱＳを生成し、バッファ回路３１ａ及び３１ｂを介して直交復調器１４のミキサ１４ａ及び１４ｂに供給する。
【００３２】
アダー回路３３は、Ｉ信号ＩＳ及びＱ信号ＱＳを算術加算して加算信号ＡＳを生成するアダー型のバッファ回路である。アダー回路３３は、加算信号ＡＳを電力増幅器２３に供給する。
【００３３】
図２は、ＩＱ分周器３２の構成を示すブロック図である。ＩＱ分周器３２は、マスターラッチ３２ａ及びスレーブラッチ３２ｂから構成される。マスターラッチ３２ａ及びスレーブラッチ３２ｂには、局部発振信号ＬＳがクロック信号ＣＬＫとして供給される。
【００３４】
マスターラッチ３２ａは、クロック信号ＣＬＫが‘Ｌ’（ローレベル）の時にトランスペアレントとなる負のラッチであり、ラッチ入力部Ｄ、非反転ラッチ出力部Ｑ、クロック入力部Ｇを有する。マスターラッチ３２ａは、スレーブラッチ３２ｂから出力されたＩ信号ＩＳをクロック信号ＣＬＫの逆相でラッチし、Ｑ信号ＱＳを出力する。
【００３５】
スレーブラッチ３２ｂは、クロック信号ＣＬＫが‘Ｈ’（ハイレベル）の時にトランスペアレントとなる正のラッチであり、ラッチ入力部Ｄ、反転ラッチ出力部Ｑｂ、クロック入力部Ｇを有する。スレーブラッチ３２ｂは、マスターラッチ３２ａから出力されたＱ信号ＱＳをクロック信号ＣＬＫに基づいてラッチし、反転ラッチ出力部Ｑｂで反転して、Ｉ信号ＩＳとして出力する。
【００３６】
図３（ａ）は、ＩＱ分周器３２とアダー回路３３との関係を示すブロック図である。アダー回路３３は、ＩＱ分周器３２から出力されたＩ信号ＩＳ及びＱ信号ＱＳを算術加算（算術的に加算）し、加算信号ＡＳを生成する。
【００３７】
図３（ｂ）は、クロック信号ＣＬＫ、Ｑ信号ＱＳ、Ｉ信号ＩＳ及び加算信号ＡＳの信号波形を示すタイムチャートである。ここでは、クロック信号ＣＬＫ、Ｉ信号ＩＳ及びＱ信号ＱＳのｄｕｔｙ比が５０％であり、Ｉ信号ＩＳ及びＱ信号ＱＳがいずれも矩形波である場合を例として示している。
【００３８】
加算信号ＡＳは、Ｉ信号ＩＳ及びＱ信号ＱＳを算術加算した信号であり、瞬間的な信号レベルはＩ信号ＩＳ及びＱ信号ＱＳの２倍となり、出力の平均値（実効値）は、Ｉ信号ＩＳ及びＱ信号ＱＳの約√２倍となる。従って、Ｉ信号ＩＳ又はＱ信号ＱＳを単独で用いる場合と比べて、電力増幅器２３には約√２倍の出力の信号が供給される。
【００３９】
再び図１を参照すると、ＰＬＬシンセサイザ４０は、デルタシグマ変調型の分数分周シンセサイザである。ＰＬＬシンセサイザ４０には、変調設定部２２から分周比設定データＩｎｔ、Ｆｒａｃ、Ｍｏｄを含む分周比設定信号が供給される。分周比設定データのうち、Ｉｎｔは整数部データ、Ｆｒａｃは分数部データ、Ｍｏｄは変調データに夫々対応している。可変分周器４６の分周数を分数部データＦｒａｃに変調データＭｏｄを加算したデータに基づいてデルタシグマ変調することにより、ＶＣＯ４５の出力からＦＭ（frequency modulation）変調を直接得ることができる。
【００４０】
ＰＬＬシンセサイザ４０は、基準信号源４１、ＰＦＤ（Phase Frequency Detector）４２、ＣＰ（Charge Pump）４３、ＬＰＦ（Low Pass Filter）４４、ＶＣＯ４５、可変分周器４６及びＯＲ回路４７を含む。ＰＦＤ４２、ＣＰ４３、ＬＰＦ４４、ＶＣＯ４５、可変分周器４６及びＯＲ回路４７は、分周部３０のＩＱ分周器３２とともに帰還ループを構成している。
【００４１】
基準信号源４１は、例えば水晶発振器から構成され、基準信号（基準発振信号）ＲＣを生成してＰＦＤ４２に供給する。
【００４２】
ＰＦＤ４２は、基準信号ＲＣの位相と可変分周器４６から供給された分周信号ＤＩＶの位相とを比較して位相差を検出する位相比較器であり、検出した位相差に応じた電圧パルスＶＰをＣＰ４３に供給する。
【００４３】
ＣＰ４３は、ＰＦＤ４２から供給された電圧パルスＶＰに応じて正極性の出力電流又は負極性の出力電流を出力ライン上に供給し、基準信号ＲＣ及び分周信号ＤＩＶの位相差に対応した位相差電圧ＦＶを生成して、これをＬＰＦ４４に供給する。
【００４４】
ＬＰＦ４４は、位相差電圧ＦＶを平滑化することにより制御電圧ＣＶを生成し、ＶＣＯ４５に供給する。
【００４５】
ＶＣＯ４５は、制御電圧ＣＶに対応した周波数を有する局部発振信号ＬＳを生成し、ＩＱ分周器３２に供給する。すなわち、ＶＣＯ４５は、ＰＦＤ４２において検出された位相差に対応する制御電圧ＣＶに基づいて周波数を調整しつつ局部発振信号ＬＳを生成する電圧制御発振回路である。
【００４６】
図４は、可変分周器４６の構成を示すブロック図である。可変分周器４６は、デュアルモジュラスプリスケーラ５１、プログラムカウンタ５２及びスワロカウンタ５３を含む。プログラムカウンタ５２及びスワロカウンタ５３の各々には、変調設定部２２から分周比設定データＩｎｔ、Ｆｒａｃ、Ｍｏｄを含む分周比設定信号が供給される。可変分周器４６は、分周比設定データＩｎｔ、Ｆｒａｃ、Ｍｏｄに応じた分周比１／Ｎ（＝Ｍ＊Ｐ＋Ａ）で論理和信号ＯＲを分周し、分周信号ＤＩＶを生成する。
【００４７】
デュアルモジュラスプリスケーラ５１は、スワロカウンタ５３から供給された分周比制御信号ＣＨに応じて分周比を１／Ｍ及び１／（Ｍ＋１）（Ｍは２以上の整数）に切り替えつつ、ＯＲ回路４７から供給された論理和信号ＯＳを当該分周比で分周した分周発振信号ＰＳをプログラムカウンタ５２及びスワロカウンタ５３に供給する。
【００４８】
プログラムカウンタ５２は、上記した分周発振信号ＰＳを１／Ｐ（ＰはＡ以上の整数、Ａは０以上Ｍ−１以下の整数）に分周した信号を分周信号ＤＩＶとしてＰＦＤ４２に供給すると共に、かかる分周信号ＤＩＶの立ち上がりエッジ（又は立ち下がりエッジ）のタイミングでリセット信号ＲＳＴを生成し、スワロカウンタ５３に供給する。
【００４９】
スワロカウンタ５３は、リセット信号ＲＳＴに応じてカウント数を０にリセットし、そこから上記分周発振信号ＰＳのパルス数をカウントする。この際、カウント数が指定カウント数Ａに至ると、スワロカウンタ５３は、上記したパルス数のカウント動作を停止すると共に、分周比制御信号ＣＨを生成してデュアルモジュラスプリスケーラ５１に供給する。
【００５０】
可変分周器４６は、以上の構成により、論理和信号ＯＲを分周比１／（Ｍ＊Ｐ＋Ａ）で分周して得られた分周信号ＤＩＶをＰＦＤ４２に供給する。
【００５１】
図５（ａ）は、ＩＱ分周器３２とＯＲ回路４７との関係を示すブロック図である。ＯＲ回路４７は、ＩＱ分周器３２から出力されたＩ信号ＩＳ及びＱ信号ＱＳを論理加算して論理和信号ＯＳを生成するＯＲ型のバッファ回路である。ＯＲ回路４７は、可変分周器４６に供給する。
【００５２】
図５（ｂ）は、クロック信号ＣＬＫ、Ｑ信号ＱＳ、Ｉ信号ＩＳ及び論理和信号ＯＳの信号波形を示すタイムチャートである。図３（ｂ）と同様、クロック信号ＣＬＫ、Ｉ信号ＩＳ及びＱ信号ＱＳのｄｕｔｙ比が５０％であり、Ｉ信号ＩＳ及びＱ信号ＱＳがいずれも矩形波である場合を例として示している。
【００５３】
論理和信号ＯＳはＩ信号ＩＳ及びＱ信号ＱＳを論理加算した信号であり、そのパルス幅はＩ信号ＩＳ及びＱ信号ＱＳの約１．５倍となる。これにより、Ｉ信号ＩＳ又はＱ信号ＱＳが単独で可変分周器４６に供給された場合と比べて、可変分周器４６のデュアルモジュラスプリスケーラ５１を構成するフリップフロップにおけるプリチャージ期間の長さは、約１．５倍になる。
【００５４】
例えばデュアルモジュラスプリスケーラ５１は、図６に示すようなＴＳＰＣ（True Single-Phase Clocked）フリップフロップ６０から構成される。ＴＳＰＣフリップフロップ６０は、第１ラッチ部６１、第２ラッチ部６２及び第３ラッチ部６３から構成される。
【００５５】
第１ラッチ部６１は、電源電圧Ｖｄｄと接地電位Ｖｓｓとの間に接続された、Ｐチャネル型（第１導電型）のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ（以下、ＰＭＯＳトランジスタ）であるＭＰ１、ＭＰ２及びＮチャネル型（第２導電型）のＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）であるＭＮ１から構成されている。トランジスタＭＰ２のゲート端子にはクロック信号ＣＬＫが供給され、トランジスタＭＰ１及びＭＮ１のゲート端子には入力データＤ（すなわち、論理和信号ＯＳ）が供給される。
【００５６】
第２ラッチ部６２は、電源電圧Ｖｄｄと接地電位Ｖｓｓとの間に接続された、ＰＭＯＳトランジスタであるトランジスタＭＰ３、ＮＭＯＳトランジスタであるトランジスタＭＮ２及びＭＮ３から構成されている。トランジスタＭＰ３及びＭＮ３のゲート端子にはクロック信号ＣＬＫが供給される。トランジスタＭＮ２のゲート端子は、第１ラッチ部６１のトランジスタＭＰ２及びＭＮ１のドレイン端子の接続端に接続されている。
【００５７】
第３ラッチ部６３は、電源電圧Ｖｄｄと接地電位Ｖｓｓとの間に接続された、ＰＭＯＳトランジスタであるトランジスタＭＰ４、ＮＭＯＳトランジスタであるＭＮ４及びＭＮ５から構成されている。トランジスタＭＮ４のゲート端子にはクロック信号ＣＬＫが供給される。トランジスタＭＰ４及びＭＮ５のゲート端子は互いに接続され、その接続端は第２ラッチ部６２のトランジスタＭＰ３及びＭＮ２のドレイン端子の接続端に接続されている。
【００５８】
第１ラッチ部６１では、クロック信号ＣＬＫがＬレベルの間、トランジスタＭＰ２が導通し、トランジスタＭＮ２のゲートとトランジスタＭＰ２及びＭＮ１の接続端との接続ラインであるノードＮ１には、入力データＤ（すなわち、論理和信号ＯＳ）に応じたレベルが出力される。
【００５９】
第２ラッチ部６２では、クロック信号ＣＬＫがＬレベルの間、トランジスタＭＰ３が導通し、トランジスタＭＮ３が非導通状態となり、トランジスタＭＰ３及びＭＮ２のドレインとトランジスタＭＰ４及びＭＮ５のゲートとの間の接続ラインであるノードＮ２は、Ｈレベルにプリチャージされる。クロック信号ＣＬＫがＨレベルになると、それに応答してトランジスタＭＰ３が非導通状態、トランジスタＭＮ３が導通状態となり、ノードＮ１のレベルに応じてトランジスタＭＮ２が非導通又は導通状態となる。従って、ノードＮ２は、入力データＤの信号レベルが‘Ｈ’の期間に応じて‘Ｈ’レベルにプリチャージされる。
【００６０】
すなわち、ノードＮ２におけるプリチャージ期間の長さは、ＴＳＰＣフリップフロップ６０に供給される信号（データＤ）のパルス幅に依存する。上記の通り、論理和信号ＯＳのパルス幅は、Ｉ信号ＩＳ及びＱ信号ＱＳの約１．５倍であるため、Ｑ信号ＱＳ又はＩ信号ＩＳのいずれか一方が供給された場合と比べて、プリチャージ期間の長さは約１．５倍となる。
【００６１】
以上のように、本発明の無線通信装置１０では、ＩＱ分周器３２が、直交復調のためのＩ信号ＩＳ及びＱ信号ＱＳを生成するＩＱ分周器の役割、発振信号を分周して送信信号を生成する送信用固定分周器の役割、及び帰還ループの可変分周器の前段に設けられる固定分周器の役割の全てを担う。従って、複数の分周器を別個に設けた場合と比べて、回路規模及び消費電力を抑えることができる。
【００６２】
また、無線通信装置１０は、ＩＱ分周器３２の出力信号であるＩ信号ＩＳ及びＱ信号ＱＳを算術加算するアダー回路３３と、Ｉ信号ＩＳ及びＱ信号ＱＳを論理加算するＯＲ回路４７と、を含む信号生成回路（分周部３０及びＰＬＬシンセサイザ４０）を有する。この構成によれば、Ｉ信号ＩＳの出力配線及びＱ信号ＱＳの出力配線の負荷インピーダンスは常に一致するため、負荷インピーダンスを補償するためのダミー回路を設ける必要がない。従って、さらに効率よく回路規模及び消費電力を抑えることができる。
【００６３】
また、Ｉ信号ＩＳ及びＱ信号ＱＳの算術加算により生成された加算信号ＡＳは、アダー回路３３から電力増幅器２３に供給される。上記の通り、加算信号ＡＳはＩ信号ＩＳ及びＱ信号ＱＳの約√２倍の大きさの出力値を有するため、電力増幅器２３の増幅動作による消費電力を抑えることができる。
【００６４】
また、Ｉ信号ＩＳ及びＱ信号ＱＳの論理加算により生成された論理和信号ＯＳは、ＯＲ回路４７から可変分周器４６に供給される。上記の通り、論理和信号ＯＳは、Ｉ信号ＩＳ及びＱ信号ＱＳの約１．５倍のパルス幅を有するため、デュアルモジュラスプリスケーラ５１のフリップフロップにおけるプリチャージ期間の長さは、Ｉ信号ＩＳ又はＱ信号ＱＳが単独で可変分周器４６に供給された場合と比べて約１．５倍となる。従って、可変分周器４６における消費電力を抑えることができる。
【００６５】
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、無線通信装置１０がＯＲ回路４７を有する構成について説明した。しかし、ＯＲ回路４７の代わりにＮＯＲ回路を用いても良い。ＮＯＲ回路は、ＩＱ分周器３２から出力されたＩ信号ＩＳ及びＱ信号ＱＳを否定論理加算することにより論理和信号ＯＳを生成して、可変分周器４６に供給する。この際、図５（ｂ）のタイムチャートに「ＮＯＲ」で示すような論理和信号ＯＳが生成される。この構成においても、論理和信号ＯＳを反転した信号のパルス幅がＩ信号ＩＳ及びＱ信号ＱＳの１．５倍となるため、デュアルモジュラスプリスケーラ５１におけるプリチャージ期間の長さを約１．５倍とすることができる。
【００６６】
また、上記実施例では、無線通信装置１０が不平衡の回路から構成される例について説明したが、平衡回路から構成されていても良い。その際、ＩＱ分周器３２は、Ｉ信号ＩＳ及びＱ信号ＱＳの他に、Ｉ信号ＩＳとは位相が１８０°異なるＩ信号ＩｂＳ、及びＱ信号ＱＳとは位相が１８０°異なる及びＱ信号ＱｂＳを出力する。
【００６７】
アダー回路３３は、図７に示すような差動型のバッファ回路となる。差動対をなすトランジスタＭＮ６及びＭＮ７のソース端子は、電流源ＣＳ１に接続されている。トランジスタＭＮ６のゲート端子にはＩ信号ＩＳが供給され、トランジスタＭＮ７のゲート端子にはＩ信号ＩｂＳが供給される。差動対をなすトランジスタＭＮ８及びＭＮ９のソース端子は、電流源ＣＳ２に接続されている。トランジスタＭＮ８のゲート端子にはＱ信号ＱＳが供給され、トランジスタＭＮ９のゲート端子にはＱ信号ＱｂＳが供給される。トランジスタＭＮ７のドレイン端子はトランジスタＭＮ９のドレイン端子と接続され、トランジスタＭＮ６のドレイン端子はトランジスタＭＮ８のドレイン端子と接続される。
【００６８】
トランジスタＭＮ９のドレイン端子は抵抗ＲＬを介して電源電圧Ｖｄｄと接続され、トランジスタＭＮ９と抵抗ＲＬとの間の接続端から、出力信号Ａ＿ＯＵＴを出力する。トランジスタＭＮ６のドレイン端子は抵抗ＲＬを介して電源電圧Ｖｄｄと接続され、トランジスタＭＮ６と抵抗ＲＬとの間の接続端から、出力信号Ａ＿ＯＵＴｂを出力する。
【００６９】
出力信号Ａ＿ＯＵＴは、Ｉ信号ＩｂＳ及びＱ信号ＱｂＳを算術加算した信号に比例した信号となる。出力信号Ａ＿ＯＵＴｂは、Ｉ信号ＩＳ及びＱ信号ＱＳを算術加算した信号に比例した信号となる。従って、出力信号Ａ＿ＯＵＴと出力信号Ａ＿ＯＵＴｂとの差分は、Ｉ信号ＩＳ及びＱ信号ＱＳを算術加算した信号とＩ信号ＩｂＳ及びＱ信号ＱｂＳを算術加算した信号との差分に比例した値となる。
【００７０】
ＯＲ回路４７は、図８に示すような差動型のバッファ回路となる。差動対をなすトランジスタＭＮ１０及びＭＮ１１のソース端子と、同じく差動対をなすトランジスタＭＮ１２及びＭＮ１３のソース端子は、は、共通の電流源ＣＳ３に接続されている。トランジスタＭＮ１０のゲート端子にはＩ信号ＩＳが供給され、トランジスタＭＮ１１のゲート端子にはＩ信号ＩｂＳが供給される。トランジスタＭＮ１２のゲート端子にはＱ信号ＱＳが供給され、トランジスタＭＮ１３のゲート端子にはＱ信号ＱｂＳが供給される。トランジスタＭＮ１１のドレイン端子はトランジスタＭＮ１３のドレイン端子と接続され、トランジスタＭＮ１０のドレイン端子はトランジスタＭＮ１２のドレイン端子と接続される。
【００７１】
トランジスタＭＮ１３のドレイン端子は抵抗ＲＬを介して電源電圧Ｖｄｄと接続され、トランジスタＭＮ１３と抵抗ＲＬとの間の接続端から、出力信号Ｏ＿ＯＵＴを出力する。トランジスタＭＮ１０のドレイン端子は抵抗ＲＬを介して電源電圧Ｖｄｄと接続され、トランジスタＭＮ１０と抵抗ＲＬとの間の接続端から、出力信号Ｏ＿ＯＵＴｂを出力する。
【００７２】
出力信号Ｏ＿ＯＵＴは、Ｉ信号ＩｂＳ及びＱ信号ＱｂＳを論理加算した信号に比例した信号となる。出力信号Ｏ＿ＯＵＴｂは、Ｉ信号ＩＳ及びＱ信号ＱＳを論理加算した信号に比例した信号となる。従って、出力信号Ｏ＿ＯＵＴと出力信号Ｏ＿ＯＵＴｂとの差分は、Ｉ信号ＩＳ及びＱ信号ＱＳを論理加算した信号とＩ信号ＩｂＳ及びＱ信号ＱｂＳを論理加算した信号との差分に比例した値となる。
【００７３】
また、上記実施例では、図３（ｂ）及び図５（ｂ）のタイムチャートを参照して、各信号波形が矩形波である場合を例としてアダー回路３３及びＯＲ回路４７の動作を説明した。しかし、Ｉ信号ＩＳ及びＱ信号ＱＳは、例えば正弦波等であっても良い。Ｉ信号ＩＳ及びＱ信号ＱＳが夫々正弦波である場合、矩形波の場合と同様、加算信号ＡＳの出力の実効値はＩ信号ＩＳ及びＱ信号ＱＳの約√２倍となり、論理和信号ＯＳのパルス幅はＩ信号ＩＳ及びＱ信号ＱＳのパルス幅の約１．５倍となる。また、Ｉ信号ＩＳ及びＱ信号ＱＳのｄｕｔｙ比は、完全に５０％でなくても良い。
【００７４】
また、上記実施例では、無線通信装置１０における信号生成回路（分周部３０及びＰＬＬシンセサイザ４０）が、アダー回路３３及びＯＲ回路４７の両方を含む構成について説明した。しかし、これらのいずれか一方のみを含む構成であっても良い。
【符号の説明】
【００７５】
１０  無線通信装置
１１  アンテナ
１２  切替スイッチ
１３  低雑音増幅器
１４  直交復調器
１５  ＩＦ増幅部
１６  ＩＦフィルタ部
１７  ＡＤ変換部
２０  ベースバンド部
２１  復調部
２２  変調設定部
２３  電力増幅器
３０  分周部
３１ａ，３１ｂ  バッファ回路
３２  ＩＱ分周器
３３  アダー回路
４０  ＰＬＬシンセサイザ
４１  基準信号源
４２  ＰＦＤ
４３  ＣＰ
４４  ＬＰＦ
４５  ＶＣＯ
４６  可変分周器
４７  ＯＲ回路
５１  デュアルモジュラスプリスケーラ
５２  プログラムカウンタ
５３  スワロカウンタ
６１  第１ラッチ部
６２  第２ラッチ部
６３  第３ラッチ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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