(57)【要約】【課題】アナログデジタル変換回路で発生するノイズの低減と画素信号の増幅を可能にするとともに、ノイズ低減に伴うフレームレートの低下を防止することができる撮像装置を提供することを課題とする。【解決手段】撮像装置は、行列状に配列され、各々が光電変換により画素信号を生成する複数の画素と、前記複数の画素の各列に接続され、各列の前記画素から前記画素信号を入力する複数の列信号線（２３１）と、前記複数の列信号線の前記画素信号をアナログからデジタルにそれぞれ変換し、同一の前記列信号線の前記画素信号に対して複数のｎビットのデジタル画素信号をそれぞれ出力する複数のアナログデジタル変換回路（５１２，５２２）と、前記同一の列信号線の画素信号に対する複数のｎビットのデジタル画素信号を下位ｍビットの信号と上位ｎ−ｍビットの信号に分けて演算する演算回路（５１３）とを有する。【選択図】図３
2018142871.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列され、各々が光電変換により画素信号を生成する複数の画素と、
前記複数の画素の各列に接続され、各列の前記画素から前記画素信号を入力する複数の列信号線と、
前記複数の列信号線の前記画素信号をアナログからデジタルにそれぞれ変換し、同一の前記列信号線の前記画素信号に対して複数のｎビットのデジタル画素信号をそれぞれ出力する複数のアナログデジタル変換回路と、
前記同一の列信号線の画素信号に対する複数のｎビットのデジタル画素信号を下位ｍビットの信号と上位ｎ−ｍビットの信号に分けて演算する演算回路と
を有することを特徴とする撮像装置。
【請求項２】
前記同一の列信号線の画素信号をアナログからデジタルに変換する前記アナログデジタル変換回路の数をｔとし、前記演算回路の画素信号の増幅率をＡ（０＜Ａ≦ｔ）とすると、
前記演算回路は、ｔ個の前記アナログデジタル変換回路が出力するｎビットのデジタル画素信号のうちの下位ｍビットの信号を加算し、前記加算の結果をＡ／ｔで除算し、前記除算の結果に対して前記ｔ個のアナログデジタル変換回路が出力するｎビットのデジタル画素信号のうちの１個の上位ｎ−ｍビットの信号を加算することを特徴とする請求項１に記載の撮像装置。
【請求項３】
演算回路は、前記上位ｎ−ｍビットの信号を基に、前記下位ｍビットの信号からの繰り上げを検出し、繰り上げが検出された場合には、前記デジタル画素信号の下位ｍ＋１ビット目に１を入力して前記ｔ個のアナログデジタル変換回路が出力するｎビットのデジタル画素信号のうちの下位ｍビットの信号を加算し、前記加算の結果をＡ／ｔで除算し、前記除算の結果に対して繰り上げが検出されていないアナログデジタル変換回路の上位ｎ−ｍビットの信号を加算することを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記演算回路は、２(k-1)＜ｔ≦２kを満たす自然数ｋに対して、前記下位ｍビットの信号の加算精度をｍ＋ｋ＋１ビットにすることを特徴とする請求項３に記載の撮像装置。
【請求項５】
前記演算回路は、ｍ＋１ビット目及びｍ＋２ビット目を基に繰り上げを検出することを特徴とする請求項３又は４に記載の撮像装置。
【請求項６】
前記同一の列信号線の画素信号をアナログからデジタルに変換する前記アナログデジタル変換回路の数をｔとし、前記演算回路の画素信号の増幅率をＡ（０＜Ａ≦ｔ）とすると、
前記演算回路は、ｔ個の前記アナログデジタル変換回路が出力するｎビットのデジタル画素信号のうちの下位ｍビットの信号を加算し、前記加算の結果、及び、前記ｔ個のアナログデジタル変換回路が出力するｎビットのデジタル画素信号のうちの１個の上位ｎ−ｍビットの信号を出力することを特徴とする請求項１に記載の撮像装置。
【請求項７】
演算回路は、前記上位ｎ−ｍビットの信号を基に、前記下位ｍビットの信号からの繰り上げを検出し、繰り上げが検出された場合には、前記デジタル画素信号の下位ｍ＋１ビット目に１を入力して前記ｔ個のアナログデジタル変換回路が出力するｎビットのデジタル画素信号のうちの下位ｍビットの信号を加算し、前記加算の結果、及び、繰り上げが検出されていないアナログデジタル変換回路の上位ｎ−ｍビットの信号を出力することを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記演算回路は、２(k-1)＜ｔ≦２kを満たす自然数ｋに対して、前記下位ｍビットの信号の加算精度をｍ＋ｋ＋１ビットにすることを特徴とする請求項７に記載の撮像装置。
【請求項９】
前記演算回路は、ｍ＋１ビット目及びｍ＋２ビット目を基に繰り上げを検出することを特徴とする請求項３又は４に記載の撮像装置。
【請求項１０】
前記演算回路の数は、前記列信号線の数と同じであることを特徴とする請求項１乃至９のいずれか１項に記載の撮像装置。
【請求項１１】
前記複数のアナログデジタル変換回路は、列毎に選択されて、前記ｎビットのデジタル画素信号をデジタル出力線に出力し、
前記演算回路は、前記デジタル出力線の前記ｎビットのデジタル画素信号を入力することを特徴とする請求項１乃至９のいずれか１項に記載の撮像装置。
【請求項１２】
さらに、前記同一の列信号線に接続される複数のサンプルホールド回路を有し、
前記複数のデジタル変換回路は、前記複数のサンプルホールド回路が出力する画素信号をそれぞれ入力することを特徴とする請求項１乃至１１のいずれか１項に記載の撮像装置。
【請求項１３】
前記演算回路がある行の画素の信号を出力している期間に、他の行の画素は、前記複数の列信号線に画素信号を出力することを特徴とする請求項１乃至１２のいずれか１項に記載の撮像装置。
【請求項１４】
前記アナログデジタル変換回路がある行の画素の画素信号をアナログからデジタルに変換している期間に、他の行の画素は、前記複数の列信号線に画素信号を出力することを特徴とする請求項１乃至１３のいずれか１項に記載の撮像装置。
【請求項１５】
前記演算回路がある行の画素の信号を出力している期間に、前記アナログデジタル変換回路は、他の行の画素の画素信号をアナログからデジタルに変換することを特徴とする請求項１乃至１４のいずれか１項に記載の撮像装置。
【請求項１６】
前記演算回路は、前記複数のｎビットのデジタル画素信号に対して加算平均を行うことを特徴とする請求項１乃至１５のいずれか１項に記載の撮像装置。
【請求項１７】
前記演算回路は、前記演算した信号を複数のデジタル出力線に分割して出力することを特徴とする請求項１乃至１６のいずれか１項に記載の撮像装置。
【請求項１８】
行列状に配列され、各々が光電変換により画素信号を生成する複数の画素と、
前記複数の画素の各列に接続され、各列の前記画素から前記画素信号を入力する複数の列信号線とを有する撮像装置の制御方法であって、
複数のアナログデジタル変換回路により、前記複数の列信号線の前記画素信号をアナログからデジタルにそれぞれ変換し、同一の前記列信号線の前記画素信号に対して複数のｎビットのデジタル画素信号をそれぞれ出力するステップと、
演算回路により、前記同一の列信号線の画素信号に対する複数のｎビットのデジタル画素信号を下位ｍビットの信号と上位ｎ−ｍビットの信号に分けて演算するステップと
を有することを特徴とする撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及び撮像装置の制御方法に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラやデジタルビデオカメラ等、撮像素子を用いて撮像し、撮像画像をデジタルデータとして保存することができる撮像装置が広く普及している。このような撮像装置に用いる撮像素子としては、ＸＹアドレス方式で各画素信号を読み出すＣＭＯＳ（Complementary Metal Oxide Semiconductor）型イメージセンサ（以下ＣＭＯＳセンサという）がある。
【０００３】
ＣＭＯＳセンサは、画素信号のランダムアクセスが可能である点や、ＣＣＤ（Charge Coupled Device）型イメージセンサ（以下ＣＣＤセンサという）と比較して読み出しが高速で、高感度、低消費電力といった特徴がある。また、画素において光電変換した信号電荷を出力回路までそのまま転送するＣＣＤセンサと異なり、ＣＭＯＳセンサは、列回路において信号処理を実施してから出力することが一般的である。このため、画素の信号に列回路で発生するノイズが加わることになる。
【０００４】
そこで、ＣＭＯＳセンサにおいては、列回路に列アンプを備え、列アンプにおいて画素の信号を増幅することで、画素の信号に対する列回路のノイズの比を改善する方法が知られている（例えば、特許文献１参照）。しかしながら、列アンプにおいて画素の信号を増幅すると、列回路の動作電圧が高くなり、消費電力が増加するという課題が発生する。
【０００５】
そこで、列回路にＡＤ（Analog Digital）変換回路を備えたＣＭＯＳセンサにおいては、消費電力の低減と、動作電圧の低電圧化による高速化のため、列アンプを備えていないものがある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３３３４６２号公報
【特許文献２】特開２００５−３２３３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このように、列回路にＡＤ変換回路を備えたＣＭＯＳセンサにおいては、列アンプを備えていないものがあるので、列回路で発生するノイズと信号の増幅が課題となる。また、ノイズを低減する方法としては、同じ画素の信号を複数回読み出して、その都度ＡＤ変換して加算するという方法もある。しかしながら、この方法では、ＣＭＯＳセンサにおいて列回路の信号処理を実施してから加算する必要があるため、ノイズ低減処理に時間がかかり、フレームレートが大きく低下してしまうという課題が残る。
【０００８】
本発明の目的は、アナログデジタル変換回路で発生するノイズの低減と画素信号の増幅を可能にするとともに、ノイズ低減に伴うフレームレートの低下を防止することができる撮像装置及び撮像装置の制御方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の撮像装置は、行列状に配列され、各々が光電変換により画素信号を生成する複数の画素と、前記複数の画素の各列に接続され、各列の前記画素から前記画素信号を入力する複数の列信号線と、前記複数の列信号線の前記画素信号をアナログからデジタルにそれぞれ変換し、同一の前記列信号線の前記画素信号に対して複数のｎビットのデジタル画素信号をそれぞれ出力する複数のアナログデジタル変換回路と、前記同一の列信号線の画素信号に対する複数のｎビットのデジタル画素信号を下位ｍビットの信号と上位ｎ−ｍビットの信号に分けて演算する演算回路とを有する。
【発明の効果】
【００１０】
本発明によれば、アナログデジタル変換回路で発生するノイズの低減と画素信号の増幅を可能にするとともに、ノイズ低減に伴うフレームレートの低下を防止することができる。
【図面の簡単な説明】
【００１１】
【図１】撮像装置の構成例を示す図である。
【図２】撮像素子の構成例を示す図である。
【図３】第１の実施形態に係る列信号処理部の回路構成例を示す図である。
【図４】第１の実施形態に係る第１の読み出し動作を示す図である。
【図５】第１の実施形態に係る第１の読み出し動作の演算を示す図である。
【図６】第１の実施形態に係る第２の読み出し動作を示す図である。
【図７】第２の実施形態に係る列信号処理部の回路構成例を示す図である。
【図８】第２の実施形態に係る第１の読み出し動作を示す図である。
【図９】第２の実施形態に係る第１の読み出し動作の演算を示す図である。
【図１０】第２の実施形態に係る第２の読み出し動作を示す図である。
【図１１】第３の実施形態に係る列信号処理部の回路構成例を示す図である。
【図１２】第４の実施形態に係る繰り上げの説明図である。
【図１３】第４の実施形態に係る繰り上げ検出を示すフローチャートである。
【図１４】第４の実施形態に係る加算処理を示すフローチャートである。
【発明を実施するための形態】
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る撮像装置の構成例を示す図である。撮像装置は、デジタルスチルカメラ、デジタルビデオカメラの他、スマートフォン、タブレット、工業用カメラ、医療用カメラ等に適用可能である。撮像装置は、光学系（光学鏡筒）１１、撮像素子１２、信号処理部１３、圧縮伸張部１４、同期制御部１５、操作部１６、画像表示部１７及び画像記録部１８を有する。
【００１３】
光学系１１は、被写体を結像させるためのレンズ、ズームや合焦を行うためのレンズ駆動機構、メカニカルシャッタ機構、及び絞り機構等を有する。光学系１１の可動部は、同期制御部１５からの制御信号に基づいて駆動される。撮像素子１２は、ＸＹアドレス方式のＣＭＯＳセンサであり、同期制御部１５からの制御信号に応じて、露光や信号読み出し、リセット等の撮像動作を実施する。そして、撮像素子１２は、アナログデジタル変換（ＡＤ変換回路）によるアナログデジタル変換を経て、デジタル化された画像信号を出力する。信号処理部１３は、同期制御部１５の制御の下で、撮像素子１２から入力されるデジタル化された画像信号に対して、各種信号処理を施す。圧縮伸張部１４は、同期制御部１５の制御の下で動作し、信号処理部１３で信号処理された画像信号に圧縮符号化処理を実施したり、同期制御部１５から供給された静止画像の符号化データを伸張復号化処理する。また、圧縮伸張部１４は、動画像の圧縮符号化／伸張復号化処理を実行してもよい。
【００１４】
同期制御部１５は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、及びＲＡＭ（Random Access Memory）等を含むマイクロコントローラである。同期制御部１５は、ＲＯＭ等に記憶されたプログラムを実行することにより、この撮像装置の各部を統括的に制御する。操作部１６は、例えばシャッタレリーズボタン等の各種操作キーやレバー、ダイヤル等を有し、ユーザによる入力操作に応じた制御信号を同期制御部１５に出力する。画像表示部１７は、液晶表示器（ＬＣＤ：Liquid Crystal Display）等の表示デバイスや、これに対するインタフェース回路等を有する。画像表示部１７は、同期制御部１５から供給された画像信号から表示させるための画像信号を生成し、この画像信号を表示デバイスに供給して画像を表示させる。画像記録部１８は、例えば、可搬型の半導体メモリ等の記録媒体が接続され、圧縮伸張部１４により圧縮符号化された画像データファイルを同期制御部１５から入力して記憶する。また、画像記録部１８は、同期制御部１５からの制御信号を基に指定されたデータを読み出し、同期制御部１５に出力する。
【００１５】
次に、上記の撮像装置の制御方法について説明する。撮像素子１２は、光電変換による画像信号をフレーム単位で信号処理部１３に順次、出力する。信号処理部１３は、撮像素子１２からの画像信号に対して画質補正処理を施し、カメラスルー画像の信号として、同期制御部１５を通じて画像表示部１７に供給する。これにより、画像表示部１７は、カメラスルー画像を表示し、ユーザは表示画像を見て画角合わせを行うことが可能となる。この状態で、操作部１６のシャッタレリーズボタンが押下されると、同期制御部１５の制御により、撮像素子１２は、１フレーム分の画像信号を、信号処理部１３に出力する。信号処理部１３は、１フレーム分の画像信号に画質補正処理を施す。同期制御部１５は、信号処理部１３の処理後の画像信号を圧縮伸張部１４に供給する。圧縮伸張部１４は、入力された画像信号を圧縮符号化し、生成した符号化データを同期制御部１５を通じて画像記録部１８に供給する。これにより、画像記録部１８は、撮像された静止画像のデータファイルを記録する。
【００１６】
また、同期制御部１５は、画像記録部１８に記録された静止画像のデータファイルを再生する場合には、操作部１６からの操作入力に応じて、選択されたデータファイルを画像記録部１８から読み込み、圧縮伸張部１４に供給する。圧縮伸張部１４は、データファイルに対して伸張復号化処理を実行する。そして、同期制御部１５は、復号化された画像信号を画像表示部１７に供給する。これにより、画像表示部１７は、静止画像を再生表示する。
【００１７】
また、動画像を記録する場合には、同期制御部１５は、信号処理部１３で順次処理された各フレームの動画像を圧縮伸張部１４に供給する。圧縮伸張部１４は、動画像に対して圧縮符号化処理を施す。同期制御部１５は、圧縮伸張部１４により生成された動画像の符号化データを順次画像記録部１８に転送する。画像記録部１８は、その動画像を記録する。
【００１８】
また、同期制御部１５は、画像記録部１８から動画像のデータファイルを読み出して圧縮伸張部１４に供給する。圧縮伸張部１４は、動画像のデータファイルを伸張復号化処理する。同期制御部１５は、伸張復号化処理後の動画像を画像表示部１７に供給する。これにより、画像表示部１７は、動画像を表示する。
【００１９】
図２は、本実施形態に係る撮像素子１２の構成例を示す図である。撮像素子１２（ＣＭＯＳセンサ）は、画素領域２０１、垂直走査部２０２、各列の列信号処理部２０３、水平走査部２０７、出力部２０９及びタイミング部２１１を有する。画素領域２０１は、２次元行列状に配置された複数の画素２００を有する。複数の画素２００は、画素Ｐ１１〜Ｐ８６で示すように、水平方向及び垂直方向に行列状に配列され、各々が光電変換により画素信号を生成する。１行目の画素２００は、画素Ｐ１１〜Ｐ１６と表され、８行目の画素２００は、画素Ｐ８１〜Ｐ８６と表される。複数の画素２００は、６×８配列（８行６列）を例として説明するが、画素領域２０１における画素配列は、この数に限定されるものではない。また、奇数行の画素２００には、Ｒ（赤）フィルタとＧ（緑）フィルタが交互に設けられる。偶数行の画素２００には、Ｇ（緑）フィルタとＢ（青）フィルタが交互に設けられる。すなわち、複数の画素２００には、２×２配列の色フィルタが配置される。
【００２０】
垂直走査部２０２は、画素領域２０１の画素２００の配列を１行ずつ選択し、選択した画素２００の行のリセット動作及び読み出し動作を制御する。画素制御線２２１は、画素２００の行毎に共通に接続され、垂直走査部２０２による行単位の駆動制御信号を伝達する。複数の列信号線２３１は、複数の画素２００の各列に共通に接続され、画素制御線２２１により選択された行の各列の画素２００から画素信号を入力する。複数の列信号処理部２０３は、それぞれ対応する列信号線２３１毎に設けられ、列信号線２３１を通して入力される行単位の画素２００の信号それぞれに対して、後述する信号処理を実施する。水平走査部２０７は、それぞれ接続する列選択線２５１を介して列信号処理部２０３を列毎に選択し、列信号処理部２０３に記憶されているデジタル化された画素信号を水平出力線２６１を介して出力部２０９に転送するように制御する。出力部２０９は、デジタル化された行単位の画素信号を信号処理部１３へ出力する。
【００２１】
タイミング部２１１は、同期制御部１５からの制御信号に基づいて、撮像素子１２の各部の動作に必要な各種のクロック信号や制御信号等を出力する。制御線２７１、２８１及び２８５は、それぞれ垂直走査部２０２、列信号処理部２０３及び水平走査部２０７に対して、タイミング部２１１からクロック信号や制御信号等を送る制御線である。
【００２２】
図３は、本実施形態に係る撮像素子１２の列信号処理部２０３の構成例を示す図である。列信号処理部２０３は、サンプルホールド回路５１１，５２１、アナログデジタル変換回路５１２，５２２、及び演算回路５１３を有する。複数のサンプルホールド回路５１１及び５２１は、同一の列信号線２３１に接続される。また、サンプルホールド回路５１１及び５２１は、それぞれ、信号選択制御線ｐＳＨ１及びｐＳＨ２に接続され、信号選択制御線ｐＳＨ１及びｐＳＨ２を介したタイミング部２１１からの制御信号により、列信号線２３１から入力した画素信号を保持する。アナログデジタル変換回路５１２及び５２２は、複数のサンプルホールド回路５１１及び５２１が出力する画素信号をそれぞれ入力する。アナログデジタル変換回路５１２及び５２２は、それぞれ、ＡＤ制御線ｐＡＤ１及びｐＡＤ２に接続され、ＡＤ制御線ｐＡＤ１及びｐＡＤ２の制御信号により、対応するサンプルホールド回路５１１及び５２１が保持する画素信号をアナログからデジタルに変換する。すなわち、複数のアナログデジタル変換回路５１２及び５２２は、同一の列信号線２３１の画素信号に対して複数のｎビットのデジタル画素信号をそれぞれ出力する。演算回路５１３は、演算制御線ｐＣＡＬに接続され、演算制御線ｐＣＡＬを介したタイミング部２１１からの制御信号により、アナログデジタル変換回路５１２及び５２２が出力するデジタル化された画素信号に対して、後述する所定の演算を実行する。また、演算回路５１３は、対応する水平選択線ｐＨ１及びｐＨ２を介した水平走査部２０７からの制御信号により、アナログデジタル変換回路５１２及び５２２に記憶されているデジタル画素信号を、対応するデジタル出力線ＤＳｉｇ１及びＤＳｉｇ２に出力する。演算回路５１３の数は、列信号線２３１の数と同じである。水平選択線ｐＨ１及びｐＨ２は、列選択線２５１に対応する。デジタル出力線ＤＳｉｇ１及びＤＳｉｇ２は、水平出力線２６１に対応し、他の列信号処理部２０３の演算回路５１３にもそれぞれ共通に接続される。
【００２３】
演算回路５１３は、列信号処理部２０３毎に、対応する水平選択線ｐＨ１及びｐＨ２を介した制御信号により、演算回路５１３が記憶しているデジタル画素信号を、対応するデジタル出力線ＤＳｉｇ１及びＤＳｉｇ２に所定の順番で出力する。ここで、タイミング部２１１からの制御線２８１は、信号選択制御線ｐＳＨ１、ｐＳＨ２、ＡＤ制御線ｐＡＤ１、ｐＡＤ２及び演算制御線ｐＣＡＬを含む。水平走査部２０７からの列選択線２５１は、水平選択線ｐＨ１及びｐＨ２を有する。出力部２０９に接続される水平出力線２６１は、デジタル出力線ＤＳｉｇ１及びＤＳｉｇ２を有する。このように、列信号処理部２０３は、２系統のアナログデジタル変換が可能な回路構成を有する。
【００２４】
図４は、本実施形態に係る撮像素子１２の第１の読み出し動作のタイミングを示す図である。２系統のアナログデジタル変換回路５１２及び５２２は、第１の読み出し動作では、１行目の画素２００の信号について同時に２系統のアナログデジタル変換を実施する。動作Ｏｐｒ１は、サンプルホールド回路５１１及びアナログデジタル変換回路５１２の動作を示す。動作Ｏｐｒ２は、サンプルホールド回路５２１及びアナログデジタル変換回路５２２の動作を示す。
【００２５】
時刻ｓ０１は、あらかじめ設定された露光時間経過後に、第１の読み出し動作を行う水平同期期間の始まりを示す。時刻ｓ０１〜ｓ０２では、１行目の画素２００は、１行目の画素２００の信号を列信号線２３１に出力する。サンプルホールド回路５１１及び５２１は、それぞれ、信号選択制御線ｐＳＨ１及びｐＳＨ２を介したタイミング部２１１からの制御により、列信号線２３１から入力した１行目の画素信号を同時に保持する。
【００２６】
次に、時刻ｓ０２〜ｓ０３では、アナログデジタル変換回路５１２及び５２２は、それぞれ、サンプルホールド回路５１１及び５２１が保持する同じ画素２００の信号に対して同時にアナログデジタル変換を実施する。さらに、時刻ｓ０３までに、演算回路５１３は、アナログデジタル変換回路５１２及び５２２で同時にアナログデジタル変換を実施した同じ画素２００のデジタル信号に対して、演算制御線ｐＣＡＬの制御信号により、後述する所定の演算を実行して記憶する。
【００２７】
次に、時刻ｓ０３〜ｓ０５では、演算回路５１３は、列信号処理部２０３毎に対応する水平選択線ｐＨ１及びｐＨ２の制御信号により、演算回路５１３が記憶しているデジタル画素信号を、対応するデジタル出力線ＤＳｉｇ１及びＤＳｉｇ２に所定の順番で出力する。図４の動作Ｏｐｒ１では、演算回路５１３は、演算後の１行目の画素２００のデジタル信号をデジタル出力線ＤＳｉｇ１に出力する水平出力動作期間Ｄｏｕｔ１となっている。この時、水平選択線ｐＨ２の制御信号を停止させることにより、動作Ｏｐｒ２においては、演算回路５１３は、デジタル出力線ＤＳｉｇ２にデジタル画素信号を出力しない。
【００２８】
そこで、水平同期期間の開始タイミングを時刻ｓ０１、ｓ０５、ｓ０９として動作させる。すると、動作Ｏｐｒ１及びＯｐｒ２では、列信号処理部２０３は、時刻ｓ０１で１行目、時刻ｓ０５で２行目、時刻０９で３行目の画素２００を行単位で２系統同時にアナログデジタル変換を実施する。そして、動作Ｏｐｒ１では、演算回路５１３は、１行目、２行目、及び３行目の画素２００のデジタル信号をデジタル出力線ＤＳｉｇ１に出力する。このようにして、第１の読み出し動作を繰り返して、画素領域２０１の画素２００を行毎に読み出すことで、１回の撮影動作を実施することができる。
【００２９】
図５（ａ）〜（ｅ）は、本実施形態に係る第１の読み出し動作の演算処理を示す図である。図５においては、画素Ｐ１１を演算処理する場合を例に説明するが、他の画素の演算処理に関しても同様に動作させることができる。
【００３０】
図５（ａ）の画素信号ＡＤｏ１及びＡＤｏ２は、それぞれ、アナログデジタル変換回路５１２及び５２２のそれぞれから演算回路５１３に入力されたデジタル画素信号を２進数で表現したものである。ここで、アナログデジタル変換回路５１２及び５２２の変換ビット数は１０ビットとする。ＬＳＢが最小桁のビット、ＭＳＢが最大桁のビットとすると、画素信号ＡＤｏ１及びＡＤｏ２は、下位３ビットで信号が異なっていることがわかる。この時、２進数の画素信号ＡＤｏ１は１０進数では７３１で表現され、２進数の画素信号ＡＤｏ２は１０進数では７３３で表される。これは、図３で説明したように、画素Ｐ１１の信号を異なるアナログデジタル変換回路５１２及び５２２を用いてアナログデジタル変換したことによるノイズ成分が、それぞれのデジタル画素信号ＡＤｏ１及びＡＤｏ２にのっているためである。図５（ａ）においては、下位２ビットにノイズがのっている。図５（ａ）〜（ｃ）において、２進数の右側に示す数字は、その１０進数の数字である。
【００３１】
演算回路５１３は、ノイズを低減させる演算処理を実施する。本実施形態においては、２進数で表現されたデジタル画素信号ＡＤｏ１及びＡＤｏ２の下位ｍビットを用いた下位信号をそれぞれＡＤｏＬ１、ＡＤｏＬ２と表現し、上位（ｎ−ｍ）ビットを用いた上位信号をそれぞれＡＤｏＵ１、ＡＤｏＵ２と表現する。ここで、アナログデジタル変換回路５１２及び５２２の変換ビット数を自然数ｎとしてｎビットとし、０＜ｍ＜ｎなる自然数ｍを下位信号のビット数とする。
【００３２】
さらに、本実施形態の撮像装置においては、下位信号のビット数ｍをあらかじめ決定しておく。例えば、サンプルホールド回路５１１及び５２１からアナログデジタル変換回路５１２及び５２２への入力を２進数で０００００００００１となるように設定しておき、アナログデジタル変換を繰り返し実施して、その結果からノイズ成分の分布を求める。本実施形態においては、ノイズ成分が２ビットあると仮定し、さらに余裕の２ビットを加えた４ビットを下位信号のビット数ｍとする。余裕ビットを設けるのは、撮像装置の動作中の温度変化等により、アナログデジタル変換回路５１２及び５２２で発生するノイズが変化しても５ビット以上のノイズにならないと仮定しているためであり、必要に応じてさらに余裕ビットを追加してもよい。また、ノイズ成分の求め方も、撮像素子１２に適切な光量を入力したり、サンプルホールド回路５１１及び５２１に適切な信号を保持させたりしてもよい。
【００３３】
図５（ａ）では、２進数の画素信号ＡＤｏ１の下位信号ＡＤｏＬ１＝１１０１、上位信号ＡＤｏＵ１＝１０１１０１である。２進数の画素信号ＡＤｏ２の下位信号ＡＤｏＬ２＝１０１１、上位信号ＡＤｏＵ２＝１０１１０１である。下位信号ＡＤｏＬ１及びＡＤｏＬ２はノイズのため変化しているが、上位信号ＡＤｏＵ１及びＡＤｏＵ２は、ノイズを含まないため同じ値となっている。この時、変化しない上位信号ＡＤｏＵ１及びＡＤｏＵ２を上位定数信号Ｕｃｎｓｔと表現する。
【００３４】
次に、図５（ｂ）を用いて、第１の演算処理として、加算平均によりノイズを低減させる処理について説明する。まず、演算回路５１３は、下位信号ＡＤｏＬ１及びＡＤｏＬ２を加算し、図５（ｂ）の加算結果Ｌａｄｄを生成する。加算結果Ｌａｄｄは、下位信号ＡＤｏＬ１及びＡＤｏＬ２の加算結果であり、１０進数では２４である。
【００３５】
次に、演算回路５１３は、加算結果Ｌａｄｄを平均化のために２で除算した結果を平均値Ｌｓｉｆｔとして生成する。平均値Ｌｓｉｆｔは、１０進数では１２である。加算結果Ｌａｄｄが２進数で表現されているので、演算回路５１３は、加算結果Ｌａｄｄを最小桁方向に１ビットシフトすることで、平均値Ｌｓｉｆｔを生成することができる。
【００３６】
そして、演算回路５１３は、２進数の画素信号ＡＤｏ１及びＡＤｏ２の加算平均Ａｖｅを演算する。加算平均Ａｖｅは、１０進数では７３２である。ここで、加算平均Ａｖｅは、下位信号をＬｓｉｆｔとし、上位定数信号Ｕｃｎｓｔを上位信号ＡＤｏＵ１として求められる。この時、上位定数信号Ｕｃｎｓｔは、１０進数では７２０である。また、上位信号ＡＤｏＵ１の代わりに同じ値の上位信号ＡＤｏＵ２を用いてもよい。演算回路５１３は、加算平均Ａｖｅ＝００１１１０１１０１を求めることにより、ノイズ成分が平均化され、ノイズ抑圧を実現することができる。そして、演算回路５１３は、画素Ｐ１１のデジタル画素信号Ｄｏｕｔ１として、図４の動作Ｏｐｒ１における時刻ｓ０３〜ｓ０５の期間で加算平均Ａｖｅをデジタル出力線ＤＳｉｇ１に出力する。
【００３７】
次に、図５（ｃ）を用いて、第２の演算処理として、加算と除算によりノイズの低減と信号の増幅をさせる処理について説明する。演算回路５１３は、２進数の画素信号ＡＤｏ１及びＡＤｏ２の加算結果ｘ２を演算する。加算結果ｘ２は、１０進数では１４６４である。ここで、加算結果ｘ２は、下位信号Ｌａｄｄに対して、上位定数信号Ｕｃｎｓｔとしての上位信号ＡＤｏＵ１の各ビットを最大桁方向に１ビットシフトして合成することで実現できる。こうして求められた加算結果ｘ２＝０００１１１０１１０１は、画素Ｐ１１の画素信号を２倍した結果であり、ノイズ成分を加算することで、ノイズ抑圧を実現している。さらに、２進数の画素信号ＡＤｏ１を単に２倍すると最大桁方向に１ビットシフトするだけであるが、第２の演算処理においては、ランダムなノイズ成分が加わっていることで、量子化ノイズを避けた加算が実施できている。
【００３８】
また、演算回路５１３は、画素Ｐ１１の画素信号を１．５倍した演算結果ｘ１．５を演算することができる。演算回路５１３は、加算結果ｘ２を基に、画素Ｐ１１の画素信号の０．５倍、１．０倍、１．５倍、２倍を選択することができる。演算回路（デジタル回路）５１３における除算は、最小桁方向へのビットシフトと加算で実現できる。そこで、２倍に対して、１／４＝０．２５倍刻みで倍率を設定すると、１．５倍＝２倍×３／４＝２倍×（１／２＋１／４）となるので、加算結果ｘ２の最小桁方向への１ビットシフトと２ビットシフトのそれぞれの加算により、演算結果ｘ１．５が求められる。演算結果ｘ１．５＝０１０１００１０００１は、画素Ｐ１１の画素信号を１．５倍した結果であり、１０進数では１０９８である。
【００３９】
このように、演算回路５１３で選択できる倍率をビットシフトと加算で実現できる倍率に限定することで、撮像素子１２内の演算回路５１３で十分実現可能な回路規模にすることができる。また、演算回路５１３は、加算結果ｘ２を基にして除算処理を実施しているので、ノイズ成分を加算後除算することで、ノイズ抑圧を実現していることになる。ここで、３ビットシフトまで設定できるように演算回路５１３を構成しておくと、２倍に対して、１／８＝０．１２５倍刻みで倍率を設定することができるようになる。こうした倍率をどこまで刻むかは、撮像素子１２内の演算回路５１３に搭載可能な回路規模に応じて決定すればよい。
【００４０】
次に、図５（ｄ）を用いて、第３の演算処理について説明する。本実施形態では、所定の演算後の画素Ｐ１１のデジタル画素信号は、Ｄｏｕｔ１として、図４の動作Ｏｐｒ１における時刻ｓ０３〜ｓ０５の期間で出力される。この時、動作Ｏｐｒ２の時刻ｓ０３〜ｓ０５の期間は停止している。そこで、第３の演算処理では、演算回路５１３は、演算後のデジタル画素信号を分割して、動作Ｏｐｒ１及びＯｐｒ２の両方を用いて出力するように制御する。例えば、演算回路５１３は、図５（ｃ）の演算結果ｘ１．５を下位５ビット及び上位６ビットに分割して、それぞれを図５（ｄ）のデジタル出力線ＤＳｉｇ１及びＤＳｉｇ２に出力する。そして、撮像素子１２が演算結果ｘ１．５の下位５ビット及び上位６ビットを分割して出力後に、信号処理部１３は、演算結果ｘ１．５の下位５ビット及び上位６ビットを基に、演算結果ｘ１．５＝０１０１００１０００１を復元してから、必要な信号処理を実施する。こうすることで、画素のデジタル信号を出力する水平出力動作期間が短くなるので、フレームレートを向上させることができる。
【００４１】
次に、図５（ｅ）を用いて、第４の演算処理について説明する。第２の演算処理では、図５（ｃ）のように、加算と除算によりノイズ低減と信号増幅を実現させる。その時に、撮像素子１２内の演算回路５１３に搭載可能な回路規模を考慮して、演算回路５１３で選択できる倍率をビットシフトと加算で済む倍率に限定することで、これを実現していた。
【００４２】
そこで、第４の演算処理では、撮像素子１２から出力後に、信号処理部１３が除算によるノイズ低減と信号増幅を実現させるように制御する。例えば、演算回路５１３は、図５（ｃ）の下位信号の加算結果Ｌａｄｄの５ビットと、変化のない上位定数信号Ｕｃｎｓｔの６ビットを、それぞれ図５（ｅ）のデジタル出力線ＤＳｉｇ１及びＤＳｉｇ２に、動作Ｏｐｒ１、Ｏｐｒ２の両方を用いて出力する。そして、撮像素子１２から加算結果Ｌａｄｄと上位定数信号Ｕｃｎｓｔを出力後に、信号処理部１３は、加算結果Ｌａｄｄと上位定数信号Ｕｃｎｓｔを用いて、必要な倍率の信号増幅を実施する。こうすることで、倍率制限のない信号増幅とノイズ低減を実現させるとともに、画素のデジタル信号を出力する水平出力動作期間が短くなるので、フレームレートを向上することも実現できる。
【００４３】
以上のように、演算回路５１３は、同一の列信号線２３１の画素信号に対する複数のｎビットのデジタル画素信号を下位ｍビットの信号と上位ｎ−ｍビットの信号に分けて演算する。また、演算回路５１３は、演算した信号を複数のデジタル出力線ＤＳｉｇ１及びＤＳｉｇ２に分割して出力することができる。
【００４４】
図６は、本実施形態に係る撮像素子１２の第２の読み出し動作のタイミングを示す図である。なお、図６においては、図４と同じ符号及び同じタイミングを用いて第２の読み出し動作を説明する。第２の読み出し動作では、撮像素子１２は、画素領域２０１に配列された連続する２行（例えば列方向に連続する画素Ｐ１１とＰ２１を含む行）を読み出す場合を例にして説明する。動作Ｏｐｒ１は、奇数行の画素の読み出しから、サンプルホールド回路５１１及びアナログデジタル変換回路５１２の動作を経て、デジタル出力線ＤＳｉｇ１を介した奇数行のデジタル画素信号の出力までを示す。動作Ｏｐｒ２は、偶数行の画素の読み出しから、サンプルホールド回路５２１及びアナログデジタル変換回路５２２の動作を経て、デジタル出力線ＤＳｉｇ２を介した偶数行のデジタル画素信号の出力までを示す。
【００４５】
時刻ｓ０１は、あらかじめ設定された露光時間経過後に、第２の読み出し動作を行う動作Ｏｐｒ１の水平同期期間の始まりを示す。時刻ｓ０１〜ｓ０２では、１行目の画素２００は、１行目の画素２００の信号を列信号線２３１に出力する。そして、サンプルホールド回路５１１は、信号選択制御線ｐＳＨ１を介したタイミング部２１１からの制御信号により、列信号線２３１から入力した１行目の画素信号を保持する。
【００４６】
次に、時刻ｓ０２〜ｓ０３では、アナログデジタル変換回路５１２は、サンプルホールド回路５１１が保持する１行目の画素２００の信号に対してアナログデジタル変換を実施する。さらに、時刻ｓ０３までに、演算回路５１３は、アナログデジタル変換回路５１２がアナログデジタル変換を実施した画素２００のデジタル信号を記憶する。この時、演算回路５１３は、演算制御線ｐＣＡＬを介したタイミング部２１１からの制御信号により、画素２００のデジタル信号を記憶して、水平選択線２５１を介した要求に応じてそのまま出力するメモリとして動作する。
【００４７】
以上が、１行目の列信号処理動作となり、画素Ｐ１１を含む１行目の画素の信号が、それぞれ対応する列信号処理部２０３に読み出されて、アナログデジタル変換後、演算回路５１３にデジタル画素信号として記憶される。
【００４８】
時刻ｓ０３〜ｓ０５では、演算回路５１３は、列信号処理部２０３毎に、水平選択線ｐＨ１を介した制御信号により、演算回路５１３が記憶しているデジタル画素信号を、デジタル出力線ＤＳｉｇ１に所定の順番で出力する。図６の動作Ｏｐｒ１において、演算回路５１３は、演算後の１行目の画素のデジタル信号を水平出力動作期間Ｄｏｕｔ１に出力する。ここで、第２の読み出し動作においては、１行目の画素の信号のアナログデジタル変換を開始する時刻ｓ０２において、画素Ｐ２１を含む２行目の画素は、２行目の画素の信号を列信号線２３１に出力する。
【００４９】
時刻ｓ０２は、あらかじめ設定された露光時間経過後に、２行目の画素の信号を読み出す動作Ｏｐｒ２の始まりを示す。時刻ｓ０２〜ｓ０３では、２行目の画素は、２行目の画素の信号を列信号線２３１に出力する。そして、サンプルホールド回路５２１は、信号選択制御線ｐＳＨ２を介したタイミング部２１１からの制御信号により、列信号線２３１から入力した２行目の画素信号を保持する。
【００５０】
次に、時刻ｓ０３〜ｓ０４では、アナログデジタル変換回路５２２は、サンプルホールド回路５２１が保持する２行目の画素の信号に対してアナログデジタル変換を実施する。さらに、時刻ｓ０４までに、演算回路５１３は、アナログデジタル変換回路５２２がアナログデジタル変換を実施した画素のデジタル信号を記憶する。この時、第２の読み出し動作では、演算回路５１３は、演算制御線ｐＣＡＬを介したタイミング部２１１からの制御信号により、画素のデジタル信号を記憶して、水平選択線２５１を介した要求に応じてそのまま出力するメモリとして動作する。
【００５１】
以上が、２行目の列信号処理動作となり、画素Ｐ２１を含む２行目の画素の信号が、それぞれ対応する列信号処理部２０３に読み出されて、アナログデジタル変換後、演算回路５１３にデジタル画素信号として記憶される。
【００５２】
時刻ｓ０４〜ｓ０６では、演算回路５１３は、列信号処理部２０３毎に、水平選択線ｐＨ２を介した制御信号により、演算回路５１３が記憶しているデジタル画素信号をデジタル出力線ＤＳｉｇ２に所定の順番で出力する。図６の動作Ｏｐｒ２において、演算回路５１３は、演算後の２行目の画素のデジタル信号を水平出力動作期間Ｄｏｕｔ２に出力する。
【００５３】
図６において、動作Ｏｐｒ１の時刻ｓ０１〜ｓ０２は、１行目の画素の信号が列信号線２３１に読み出されてサンプルホールドされる期間である。動作Ｏｐｒ２の時刻ｓ０２〜ｓ０３は、２行目の画素の信号が列信号線２３１に読み出されてサンプルホールドされる期間である。このように、１行目の画素と２行目の画素において、共通の列信号線２３１を時分割で利用した画素読み動作を実施している。
【００５４】
そこで、水平同期期間の開始タイミングを時刻ｓ０１、ｓ０５、ｓ０９として動作させる。すると、動作Ｏｐｒ１では、それぞれ時刻ｓ０１で１行目、時刻ｓ０５で３行目、時刻ｓ０９で５行目の画素を行単位でアナログデジタル変換を実施した後、デジタル画素信号として読み出すことができる。
【００５５】
そして、動作Ｏｐｒ２では、奇数行の画素が列信号線２３１に読み出される動作期間の時間差を付けたタイミング時刻ｓ０２、ｓ０６、ｓ１０から水平の読み出し動作を開始する。すると、それぞれ時刻ｓ０２で２行目、時刻ｓ０６で４行目、時刻ｓ１０で６行目の画素を行単位でアナログデジタル変換を実施した後、デジタル画素信号として読み出すことができる。
【００５６】
このようにして、第２の読み出し動作を繰り返して、画素領域２０１の画素を２行毎に読み出すことで、１回の撮影動作を実施することができる。ここで、本実施形態において、演算回路５１３で実施される所定の演算が複数ある場合、操作部１６において、ユーザが直接選択するようにしてもよい。また、信号処理部１３で実施するホワイトバランス調整、色補正、ガンマ補正、ＡＦ（Auto Focus）、ＡＥ（Auto Exposure）等の各種信号処理に応じて、同期制御部１５が適宜選択するようにしてもよい。
【００５７】
以上のように、第１の読み出し動作では、列信号線２３１毎に設けられた２系統のアナログデジタル変換回路５１２及び５２２を用いて、同一画素の信号を同時にアナログデジタル変換した後、所定の演算を実施することでノイズの低減と信号の増幅を実現している。このように、２つのアナログデジタル変換回路５１２及び５２２を備えることにより、１つのアナログデジタル変換回路を用いて２回アナログデジタル変換を実施する場合に比べて、フレームレートの低下を十分に避けることも可能となっている。また、演算回路５１３が、アナログデジタル変換後の２進数のデジタル画素信号を、ノイズの特性を用いて、下位信号と上位信号に分けて演算を実施することで、上位信号分の加算回路を削減することができる。同様に、演算回路５１３が選択できる倍率を限定することで、演算回路５１３の回路規模の削減が実現できる。そして、演算回路５１３は、演算結果の２進数のデジタル画素信号を分割して、複数のデジタル出力線ＤＳｉｇ１及びＤＳｉｇ２を用いて出力することで、フレームレートの向上を実現できる。また、演算回路５１３は、演算結果を出力する時に、使用しないデジタル出力線ＤＳｉｇ２を停止することで、消費電力の削減も可能である。
【００５８】
さらに、第２の読み出し動作では、列信号線２３１毎に設けられた２系統のアナログデジタル変換回路５１２及び５２２を用いて、奇数行の画素の水平の読み出し動作と偶数行の画素の水平の読み出し動作を重ねることで、フレームレートの向上を実現している。そして、第１の読み出し動作による撮像と第２の読み出し動作による撮像を必要に応じて切り替えることで、常に撮影動作が遅くなることを避けることができる。また、撮影速度優先か、画質優先かを選択することもできる。この撮影動作の切り替えは、操作部１６において、ユーザが直接選択するようにしてもよいし、信号処理部１３が実施するホワイトバランス調整、色補正、ガンマ補正、ＡＦ、ＡＥ等の各種信号処理に応じて、同期制御部１５が適宜選択するようにしてもよい。
【００５９】
（第２の実施形態）
次に、図１及び図２に加えて、図７から図１０を参照して、本発明の第２の実施形態について説明する。なお、本実施形態では、撮像装置の基本的な構成と動作及び撮像素子１２の基本的な構成と動作は、第１の実施形態と同様であるので、同じ図及び符号を用いて説明する。第１の実施形態においては、列信号線２３１毎に設けられた２系統のアナログデジタル変換回路５１２及び５２２を用いて、同一画素の信号を同時にアナログデジタル変換した後、所定の演算を実施することでノイズの低減と信号の増幅を実現していた。そこで、本実施形態においては、図７に示すように、列信号線２３１毎に４系統のアナログデジタル変換回路５１２，５２２，５３２，５４２を設け、第１の読み出し動作及び第２の読み出し動作を実施する。
【００６０】
図７は、本発明の第２の実施形態に係る撮像素子１２の列信号処理部２０３の構成例を示す図である。列信号処理部２０３は、サンプルホールド回路５１１，５２１，５３１，５４１と、アナログデジタル変換回路５１２，５２２，５３２，５４２と、演算回路５１３とを有する。図３が２系統の回路構成となっているのに対して、図７では、４系統の回路構成となっている。ここで、タイミング部２１１からの制御線２８１には、信号選択制御線ｐＳＨ３，ｐＳＨ４及びＡＤ制御線ｐＡＤ３，ｐＡＤ４が追加されている。水平走査部２０７からの列選択線２５１には、メモリ選択線ｐＨ３，ｐＨ４が追加されている。出力部２０９に接続される水平出力線２６１には、デジタル出力線ＤＳｉｇ３，ＤＳｉｇ４が追加されている。
【００６１】
図８は、本実施形態に係る撮像素子１２の第１の読み出し動作のタイミングを示す図である。第１の読み出し動作では、図７で説明した４系統のアナログデジタル変換回路５１２〜５４２を用いて、１行目の画素の信号について同時に４系統のアナログデジタル変換を実施する。動作Ｏｐｒ１、Ｏｐｒ２、Ｏｐｒ３、Ｏｐｒ４は、４系統のアナログデジタル変換動作を示す。動作Ｏｐｒ１は、サンプルホールド回路５１１及びアナログデジタル変換回路５１２の動作を示す。動作Ｏｐｒ２は、サンプルホールド回路５２１及びアナログデジタル変換回路５２２の動作を示す。動作Ｏｐｒ３は、サンプルホールド回路５３１及びアナログデジタル変換回路５３２の動作を示す。動作Ｏｐｒ４は、サンプルホールド回路５４１及びアナログデジタル変換回路５４２の動作を示す。
【００６２】
時刻ｓ０１〜ｓ１０は、第１の読み出し動作のタイミングを示す。時刻ｓ０１は、あらかじめ設定された露光時間経過後に、第１の読み出し動作を行う水平同期期間の始まりを示す。図８の動作Ｏｐｒ１、Ｏｐｒ２、Ｏｐｒ３、Ｏｐｒ４は、図４の動作Ｏｐｒ１、Ｏｐｒ２を４系統に拡張したものである。時刻ｓ０３までに、演算回路５１３は、アナログデジタル変換回路５１２〜５４２で同時にアナログデジタル変換を実施した同じ画素のデジタル信号に対して、演算制御線ｐＣＡＬの制御信号により、後述する所定の演算を実行して記憶する。
【００６３】
時刻ｓ０３〜ｓ０５では、演算回路５１３は、列信号処理部２０３毎に、水平選択線ｐＨ１〜ｐＨ４を介した制御信号により、演算回路５１３が記憶しているデジタル画素信号を、デジタル出力線ＤＳｉｇ１〜ＤＳｉｇ４に所定の順番で出力する。図８の動作Ｏｐｒ１では、演算回路５１３は、演算後の１行目の画素のデジタル信号を水平出力動作期間Ｄｏｕｔ１にデジタル出力線ＤＳｉｇ１に出力する。この時、水平選択線ｐＨ２、ｐＳＨ３、ｐＳＨ４を停止させることにより、動作Ｏｐｒ２、Ｏｐｒ３、Ｏｐｒ４においては、デジタル出力線ＤＳｉｇ２、ＤＳｉｇ３、ＤＳｉｇ４にデジタル画素信号を出力しない。
【００６４】
水平同期期間の開始タイミングを時刻ｓ０１、ｓ０５、ｓ０９として動作させる。すると、動作Ｏｐｒ１、Ｏｐｒ２、Ｏｐｒ３、Ｏｐｒ４では、それぞれ時刻ｓ０１で１行目、時刻ｓ０５で２行目、時刻ｓ０９で３行目の画素を行単位で４系統同時にアナログデジタル変換を実施する。そして、動作Ｏｐｒ１では、演算回路５１３は、それぞれ１行目、２行目、３行目の画素のデジタル信号をデジタル出力線ＤＳｉｇ１に出力する。このようにして、第１の読み出し動作を繰り返して、画素領域２０１の画素を行毎に読み出すことで、１回の撮影動作を実施することができる。
【００６５】
図９（ａ）〜（ｅ）は、本実施形態に係る第１の読み出し動作の演算処理を示す図である。なお、図９においては、図５と同じ符号を用いて第１の読み出し動作の演算処理を説明する。また、図９においては、画素Ｐ１１を演算処理する場合を例に説明するが、他の画素の演算処理に関しても同様に動作させることができる。
【００６６】
図９（ａ）の画素信号ＡＤｏ１、ＡＤｏ２、ＡＤｏ３、ＡＤｏ４は、図７において、アナログデジタル変換回路５１２、５２２、５３２、５４２のそれぞれから演算回路５１３に入力されたデジタル画素信号を２進数で表現したものである。ＬＳＢを最小桁のビット、ＭＳＢを最大桁のビットとすると、画素信号ＡＤｏ１、ＡＤｏ２、ＡＤｏ３、ＡＤｏ４は、下位３ビットで信号が異なっていることがわかる。この時、２進数の画素信号ＡＤｏ１、ＡＤｏ２、ＡＤｏ３、ＡＤｏ４は、それぞれ、１０進数では７３１、７３５、７３０、７３２で表される。下位３ビットの差異は、図７で説明したように、画素Ｐ１１の信号を異なるアナログデジタル変換回路５１２、５２２、５３２、５４２を用いてアナログデジタル変換したことによるノイズ成分が、それぞれのデジタル画素信号にのっているためである。図９（ａ）においては、画素信号ＡＤｏ１、ＡＤｏ２、ＡＤｏ３、ＡＤｏ４の下位２ビットにノイズがのっている。
【００６７】
本実施形態においては、２進数で表現されたデジタル画素信号ＡＤｏ１、ＡＤｏ２、ＡＤｏ３、ＡＤｏ４の下位ｍビットを用いた下位信号をそれぞれＡＤｏＬ１、ＡＤｏＬ２、ＡＤｏＬ３、ＡＤｏＬ４と表現する。そして、上位（ｎ−ｍ）ビットを用いた上位信号をそれぞれＡＤｏＵ１、ＡＤｏＵ２、ＡＤｏＵ３、ＡＤｏＵ４と表現する。ここで、自然数ｎ、ｍの定義、及び、下位信号ビット数ｍの決定方法については、図５と同様である。本実施形態においては、ノイズ成分が２ビットであると仮定し、さらに余裕の２ビットを加えた４ビットを下位信号のビット数ｍとする。
【００６８】
図９（ａ）において、２進数の画素信号ＡＤｏ１の下位信号ＡＤｏＬ１＝１１０１、上位信号ＡＤｏＵ１＝１０１１０１となる。２進数の画素信号ＡＤｏ２の下位信号ＡＤｏＬ２＝１１１１、上位信号ＡＤｏＵ２＝１０１１０１となる。２進数の画素信号ＡＤｏ３の下位信号ＡＤｏＬ３＝０１０１、上位信号ＡＤｏＵ３＝１０１１０１となる。２進数の画素信号ＡＤｏ４の下位信号ＡＤｏＬ４＝００１１、上位信号ＡＤｏＵ４＝１０１１０１となる。そして、画素信号ＡＤｏＬ１〜ＡＤｏＬ４では、下位信号はノイズのため変化しているが、上位信号はノイズを含まないため同じ値となっている。この時、変化しない上位信号を上位定数信号Ｕｃｎｓｔと表現する。
【００６９】
次に、図９（ｂ）を用いて、第１の演算処理として、加算平均によりノイズを低減させる処理について説明する。まず、演算回路５１３は、下位信号ＡＤｏＬ１、ＡＤｏＬ２、ＡＤｏＬ３、及びＡＤｏＬ４の加算結果Ｌａｄｄを演算する。加算結果Ｌａｄｄは、下位信号ＡＤｏＬ１、ＡＤｏＬ２、ＡＤｏＵ３、ＡＤｏＵ４の加算結果であり、１０進数では４８である。
【００７０】
次に、演算回路５１３は、加算結果Ｌａｄｄを平均化のために４で除算した平均Ｌｓｉｆｔを演算する。平均Ｌｓｉｆｔは、１０進数では１２である。加算結果Ｌａｄｄは２進数で表現されているので、演算回路５１３は、加算結果Ｌａｄｄを最小桁方向に２ビットシフトすることにより、平均Ｌｓｉｆｔを得ることができる。
【００７１】
そして、演算回路５１３は、２進数の画素信号ＡＤｏ１、ＡＤｏ２、ＡＤｏ３、ＡＤｏ４の加算平均Ａｖｅを演算する。加算平均Ａｖｅは、１０進数では７３２である。ここで、加算平均Ａｖｅは、下位信号を平均Ｌｓｉｆｔとし、上位定数信号Ｕｃｎｓｔを上位信号ＡＤｏＵ１として求められる。この時、上位定数信号Ｕｃｎｓｔは、１０進数では７２０である。また、上位信号ＡＤｏＵ１の代わりに、同じ値の上位信号ＡＤｏＵ２、ＡＤｏＵ３、ＡＤｏＵ４のいずれかを用いてもよい。このようにして、演算回路５１３は、加算平均Ａｖｅ＝００１１１０１１０１を求めることにより、ノイズ成分が平均化され、ノイズ抑圧を実現している。そして、演算回路５１３は、画素Ｐ１１のデジタル画素信号Ｄｏｕｔ１として、図８の動作Ｏｐｒ１における時刻ｓ０３〜ｓ０５の期間で、加算平均Ａｖｅを出力する。
【００７２】
次に、図９（ｃ）を用いて、第２の演算処理として、加算と除算によりノイズの低減と信号の増幅をさせる処理について説明する。演算回路５１３は、２進数の画素信号ＡＤｏ１、ＡＤｏ２、ＡＤｏ３、ＡＤｏ４の加算結果ｘ４を演算する。加算結果ｘ４は、１０進数では２９２８である。ここで、加算結果ｘ４は、下位信号Ｌａｄｄに対して、上位定数信号Ｕｃｎｓｔとしての上位信号ＡＤｏＵ１の各ビットを最大桁方向に２ビットシフトして合成することで得られる。このようにして、演算回路５１３は、加算結果ｘ４＝００００１１１０１１０１を求める。加算結果ｘ４は、画素Ｐ１１の画素信号を４倍した結果であり、ノイズ成分を加算することで、ノイズ抑圧を実現している。ここで、２進数の画素信号ＡＤｏ１を単に４倍すると、画素信号ＡＤｏ１を最大桁方向に２ビットシフトするだけであるが、第２の演算処理においては、ランダムなノイズ成分が加わっていることで、量子化ノイズを避けた加算が実施できている。
【００７３】
続いて、演算回路５１３は、画素Ｐ１１の画素信号を３．５倍した結果ｘ３．５を演算することができる。第２の演算処理においては、演算回路５１３は、加算結果ｘ４を基に、０．５倍から４倍までを、０．５倍刻みで選択できるようになっている。演算回路（デジタル回路）５１３における除算は、最小桁方向へのビットシフトと加算で実現できる。そこで、４倍に対して、１／８＝０．１２５倍刻みで倍率を設定する。すると、３．５倍＝４倍×７／８＝４倍×（１／２＋１／４＋１／８）となるので、加算結果ｘ４の最小桁方向への１ビットシフト、２ビットシフト、３ビットシフトそれぞれの加算で、３．５倍信号ｘ３．５を得ることができる。３．５倍信号ｘ３．５＝０１０００００００１０１は、画素Ｐ１１の画素信号を３．５倍した結果であり、１０進数では２５６２である。
【００７４】
このように、演算回路５１３で選択できる倍率をビットシフトと加算で実現できる倍率に限定することで、撮像素子１２内の演算回路５１３で十分実現可能な回路規模にすることができる。また、演算回路５１３は、加算結果ｘ４を基にして除算処理を実施しているので、ノイズ成分を加算後除算することで、ノイズ抑圧を実現していることになる。ここで、４ビットシフトまで設定できるように演算回路５１３を構成しておくと、４倍に対して、１／１６＝０．０６２５倍刻みで倍率を設定することができるようになる。こうした倍率をどこまで刻むかは、撮像素子１２内の演算回路５１３に搭載可能な回路規模に応じて決定すれよい。
【００７５】
ここで、同一の列信号線２３１の画素信号をアナログからデジタルに変換するアナログデジタル変換回路５１２〜５４２の数をｔとし、演算回路５１３の画素信号の増幅率をＡ（０＜Ａ≦ｔ）とする。演算回路５１３は、ｔ個のアナログデジタル変換回路５１２〜５４２が出力するｎビットのデジタル画素信号のうちの下位ｍビットの信号を加算し、加算の結果Ｌａｄｄを得る。次に、演算回路５１３は、加算の結果ＬａｄｄをＡ／ｔで除算し、除算の結果Ｌｓｉｆｔを得る。次に、演算回路５１３は、除算の結果Ｌｓｉｆｔに対してｔ個のアナログデジタル変換回路５１２〜５４２が出力するｎビットのデジタル画素信号のうちの１個の上位ｎ−ｍビットの信号を加算することにより、加算平均Ａｖｅを得る。
【００７６】
次に、図９（ｄ）を用いて、第３の演算処理について説明する。本実施形態では、演算回路５１３は、所定の演算後の画素Ｐ１１のデジタル画素信号Ｄｏｕｔ１として、図８の動作Ｏｐｒ１における時刻ｓ０３〜ｓ０５の期間に出力する。この時、動作Ｏｐｒ２、Ｏｐｒ３、Ｏｐｒ４の時刻ｓ０３〜ｓ０５の期間は停止している。そこで、第３の演算処理では、演算回路５１３は、演算後のデジタル画素信号を分割して、動作Ｏｐｒ１、Ｏｐｒ２、Ｏｐｒ３、Ｏｐｒ４のすべてを用いて出力するように制御する。
【００７７】
例えば、演算回路５１３は、図９（ｃ）の信号ｘ３．５を各３ビット毎に分割して、それぞれ図９（ｄ）のデジタル出力線ＤＳｉｇ１、ＤＳｉｇ２、ＤＳｉｇ３、ＤＳｉｇ４に出力する。そして、撮像素子１２から分割された信号ｘ３．５が出力された後に、信号処理部１３は、分割された信号ｘ３．５を基に、信号ｘ３．５＝０１０００００００１０１を復元してから、必要な信号処理を実施する。こうすることで、画素のデジタル信号を出力する水平出力動作期間が短くなるので、フレームレートを向上させることができる。
【００７８】
次に、図９（ｅ）を用いて、第４の演算処理について説明する。第２の演算処理では、図９（ｃ）のように、加算と除算によりノイズ低減と信号増幅を実現させる。その時に、撮像素子１２内の演算回路５１３に搭載可能な回路規模を考慮して、演算回路５１３で選択できる倍率をビットシフトと加算で済む倍率に限定することで、これを実現していた。
【００７９】
そこで、第４の演算処理では、撮像素子１２の出力後に、信号処理部１３が除算によるノイズ低減と信号増幅を実現させるように制御する。例えば、演算回路５１３は、図９（ｃ）の下位信号の加算結果Ｌａｄｄの６ビットと、変化のない上位定数信号Ｕｃｎｓｔの６ビットを、それぞれ図９（ｅ）のデジタル出力線ＤＳｉｇ１、ＤＳｉｇ２に、動作Ｏｐｒ１、Ｏｐｒ２の両方を用いて出力する。そして、撮像素子１２から出力後に、信号処理部１３は、加算結果Ｌａｄｄと上位定数信号Ｕｃｎｓｔを用いて必要な倍率の信号増幅を実施する。こうすることで、倍率制限のない信号増幅とノイズ低減を実現させるとともに、画素のデジタル信号を出力する水平出力動作期間が短くなるので、フレームレートを向上させることも実現できる。
【００８０】
この場合、演算回路５１３は、ｔ個のアナログデジタル変換回路５１２〜５４２が出力するｎビットのデジタル画素信号のうちの下位ｍビットの信号を加算し、加算の結果Ｌａｄｄを得る。次に、演算回路５１３は、加算の結果Ｌａｄｄ、及び、ｔ個のアナログデジタル変換回路５１２〜５４２が出力するｎビットのデジタル画素信号のうちの１個の上位ｎ−ｍビットの信号（上位定数信号Ｕｃｎｓｔ）を出力する。
【００８１】
また、加算結果Ｌａｄｄの６ビットと上位定数信号Ｕｃｎｓｔの６ビットを、さらに各３ビット毎に分割し、それぞれデジタル出力線ＤＳｉｇ１、ＤＳｉｇ２、ＤＳｉｇ３、ＤＳｉｇ４に、動作Ｏｐｒ１、Ｏｐｒ２、Ｏｐｒ３、Ｏｐｒ４のすべてを用いて出力する。こうすることで、画素のデジタル信号を出力する水平出力動作期間がさらに短くなるので、フレームレートのさらなる向上も実現できる。
【００８２】
図１０は、本実施形態に係る撮像素子１２の第２の読み出し動作のタイミングを示す図である。なお、図１０においては、図８と同じ符号及び同じタイミングを用いて第２の読み出し動作を説明する。第２の読み出し動作では、画素領域２０１に配列された連続する４行（例えば列方向に連続する画素Ｐ１１、Ｐ２１、Ｐ３１、Ｐ４１を含む行）を読み出す場合を例にして説明する。動作Ｏｐｒ１は、１行目から４行おきに読み出した場合の画素の読み出しから、サンプルホールド回路５１１及びアナログデジタル変換回路５１２の動作を経て、デジタル出力線ＤＳｉｇ１を介したデジタル画素信号の出力までを示す。同様に、動作Ｏｐｒ２は、２行目から４行おきに読み出した場合の画素の読み出しから、サンプルホールド回路５２１及びアナログデジタル変換回路５２２の動作を経て、デジタル出力線ＤＳｉｇ２を介したデジタル画素信号の出力までを示す。動作Ｏｐｒ３は、３行目から４行おきに読み出した場合の画素の読み出しから、サンプルホールド回路５３１及びアナログデジタル変換回路５３２の動作を経て、デジタル出力線ＤＳｉｇ３を介したデジタル画素信号の出力までを示す。動作Ｏｐｒ４は、４行目から４行おきに読み出した場合の画素の読み出しから、サンプルホールド回路５４１及びアナログデジタル変換回路５４２の動作を経て、デジタル出力線ＤＳｉｇ４を介したデジタル画素信号の出力までを示す。
【００８３】
時刻ｓ０１は、あらかじめ設定された露光時間経過後に、第２の読み出し動作を行う動作Ｏｐｒ１の水平同期期間の始まりを示す。そして、動作Ｏｐｒ２、Ｏｐｒ３、Ｏｐｒ４では、対応する読み出し行の画素が列信号線２３１に読み出される動作期間の時間差を付けた時刻ｓ０２、ｓ０３、ｓ０４からそれぞれの水平の読み出し動作を開始する。これにより、それぞれ時刻ｓ０２で２行目、時刻ｓ０３で３行目、時刻ｓ０４で４行目の画素を行単位でアナログデジタル変換を実施した後、デジタル画素信号として読み出すことができる。
【００８４】
水平同期期間の開始タイミングを時刻ｓ０１、ｓ０５、ｓ０９として動作させる。すると、動作Ｏｐｒ１では、それぞれ時刻ｓ０１で１行目、時刻ｓ０５で５行目、時刻ｓ０９で１行目の画素を行単位でアナログデジタル変換を実施した後、デジタル画素信号として読み出すことができる。そして、動作Ｏｐｒ２では、画素が読み出される動作の時間差を付けて、それぞれ時刻ｓ０２で２行目、時刻ｓ０６で６行目、時刻ｓ１０で２行目の画素を読み出すことができる。同様に、動作Ｏｐｒ３では、それぞれ時刻ｓ０３で３行目、時刻ｓ０７で７行目、時刻ｓ１１で３行目の画素を読み出すことができる。同様に、動作Ｏｐｒ３では、それぞれ時刻ｓ０４で４行目、時刻ｓ０８で８行目、時刻ｓ１２で４行目の画素を読み出すことができる。このようにして、第２の読み出し動作を繰り返して、画素領域２０１の画素を４行毎に読み出すことで、１回の撮影動作を実施することができる。
【００８５】
この時、水平同期期間の開始タイミングｓ０９においては、画素領域２０１の画素に対して２回目の読み出しの開始となっている。ここで、本実施形態において、演算回路５１３で実施される所定の演算が複数ある場合、操作部１６において、ユーザが直接選択するようにしてもよい。また、信号処理部１３が実施するホワイトバランス調整、色補正、ガンマ補正、ＡＦ、ＡＥ等の各種信号処理に応じて、同期制御部１５が適宜選択するようにしてもよい。
【００８６】
以上のように、演算回路５１３がある行の画素２００の信号を出力している期間Ｄｏｕｔ１に、他の行の画素２００は、期間ＳＨ３に、複数の列信号線２３１に画素信号を出力する。また、アナログデジタル変換回路５１２がある行の画素２００の画素信号をアナログからデジタルに変換している期間ＡＤ１に、他の行の画素２００は、期間ＳＨ２に、複数の列信号線２３１に画素信号を出力する。また、演算回路５１３がある行の画素２００の信号を出力している期間Ｄｏｕｔ１に、アナログデジタル変換回路５２２は、期間ＡＤ２に、他の行の画素２００の画素信号をアナログからデジタルに変換する。
【００８７】
以上のように、第１の読み出し動作では、列信号線２３１毎に設けられた４系統のアナログデジタル変換回路５１２〜５４２を用いて、同一画素の信号を同時にアナログデジタル変換した後、所定の演算を実施することでノイズの低減と信号の増幅を実現している。このように、４つのアナログデジタル変換回路５１２〜５４２を備えることにより、１つのアナログデジタル変換回路を用いて４回アナログデジタル変換を実施する場合に比べて、フレームレートの低下を十分に避けることも可能である。
【００８８】
また、演算回路５１３は、アナログデジタル変換後の２進数のデジタル画素信号を、ノイズの特性を用いて、下位信号と上位信号に分けて演算を実施することで、上位信号分の加算回路を削減することができる。また、演算回路５１３で選択できる倍率を限定することで、演算回路５１３の回路規模の削減が実現できる。そして、演算回路５１３は、演算結果の２進数のデジタル画素信号を分割して、複数のデジタル出力線を用いて出力することで、フレームレートの向上を実現できる。また、演算結果を出力する時に、使用しないデジタル出力線を停止することで、消費電力の削減も可能である。
【００８９】
第２の読み出し動作では、列信号線２３１毎に設けられた４系統のアナログデジタル変換回路５１２〜５４２を用いて、４行毎に水平画素行の読み出し動作を重ねることで、フレームレートの向上を実現できる。そして、第１の読み出し動作による撮像と第２の読み出し動作による撮像を必要に応じて切り替えることで、常に撮影動作が遅くなることを避けることができる。また、撮影速度優先か、画質優先かを選択することもできる。この撮影動作の切り替えは、操作部１６において、ユーザが直接選択するようにしてもよいし、信号処理部１３で実施するホワイトバランス調整、色補正、ガンマ補正、ＡＦ、ＡＥ等の各種信号処理に応じて、同期制御部１５が適宜選択するようにしてもよい。
【００９０】
（第３の実施形態）
次に、図１、図２、図４から図６に加えて、図１１を参照して、本発明の第３の実施形態について説明する。なお、本実施形態では、撮像装置の基本的な構成と動作及び撮像素子の基本的な構成と動作は、第１の実施形態と同様であるので、同じ図及び符号を用いて説明する。すなわち、図２に示す撮像素子１２の概略構成に対して、図１１の回路を適用して、図４及び図５に示す第１の読み出し動作と図６に示す第２の読み出し動作を実施する。
【００９１】
第１の実施形態では、列信号線２３１毎に設けられた２系統のアナログデジタル変換回路を用いて、同一画素の信号を同時にアナログデジタル変換した後、列信号処理部の演算回路を用いて所定の演算を実施することでノイズの低減と信号の増幅を実現していた。これに対して、本実施形態では、図１１に示すように、複数の列信号処理部２０３と出力部２０９の間に１個の演算回路５１４を設け、第１の読み出し動作及び第２の読み出し動作を実施する。
【００９２】
図１１は、本実施形態に係る撮像素子１２の列信号処理部２０３の構成例を示す図である。列信号処理部２０３は、サンプルホールド回路５１１，５２１と、アナログデジタル変換回路５１２，５２２とを有し、図３の列信号処理部２０３から演算回路５１３が削除されている。本実施形態では、アナログデジタル変換回路５１２、５２２は、対応する水平選択線ｐＨ１、ｐＨ２を介した制御信号により、記憶しているデジタル画素信号を、対応するデジタル出力線ＤＳｉｇ１、ＤＳｉｇ２に出力する。デジタル出力線ＤＳｉｇ１、ＤＳｉｇ２は、他の列信号処理部２０３のアナログデジタル変換回路５１２、５２２にもそれぞれ共通に接続される。アナログデジタル変換回路５１２、５２２は、対応するデジタル出力線ＤＳｉｇ１、ＤＳｉｇ２にデジタル画素信号を出力する。
【００９３】
複数のアナログデジタル変換回路５１２及び５２２は、画素２００の列毎に選択されて、ｎビットのデジタル画素信号をデジタル出力線ＤＳｉｇ１及びＤＳｉｇ２にそれぞれ出力する。演算回路５１４は、画素２００の列毎に、デジタル出力線ＤＳｉｇ１及びＤＳｉｇ２のｎビットのデジタル画素信号を入力する。
【００９４】
演算回路５１４は、タイミング部２１１に接続される演算制御線ｐＣＡＬを介した制御信号により、デジタル出力線ＤＳｉｇ１、ＤＳｉｇ２のデジタル画素信号に対して、図５（ａ）〜（ｅ）に示す演算を実行する。また、演算回路５１４は、演算制御線ｐＣＡＬを介した制御信号により、所定の演算を施されたデジタル画素信号を、デジタル出力線ＤＳｉｇ１’、ＤＳｉｇ２’を介して出力部２０９に出力する。出力部２０９に接続される出力線２６３は、デジタル出力線ＤＳｉｇ１’、ＤＳｉｇ２’を含む。
【００９５】
次に、本実施形態に係る撮像素子１２の第１の読み出し動作について説明する。第１の読み出し動作では、アナログデジタル変換回路５１２及び５２２は、図４のように、１行目の画素の信号について同時に２系統のアナログデジタル変換を実施する。そして、演算回路５１４は、２系統のアナログデジタル変換結果に対して、図５（ａ）〜（ｅ）で説明した第１の読み出し動作の演算処理を実行して出力する。このようにして、第１の読み出し動作を繰り返して、画素領域２０１の画素を読み出すことで、１回の撮影動作を実施することができる。
【００９６】
本実施形態では、図４の時刻ｓ０３〜ｓ０５において、タイミング部２１１は、制御線２８５を介して水平走査部２０７を制御して、それぞれ接続される水平選択線ｐＨ１、ｐＨ２を介して列信号処理部２０３を所定の順番に選択する制御パルスを発生させる。そして、選択された列信号処理部２０３のアナログデジタル変換回路５１２、５２２に記憶されている１行目の画素の２系統のデジタル画素信号は、対応するデジタル出力線ＤＳｉｇ１、ＤＳｉｇ２に出力される。その後、演算回路５１４は、入力された画素の２系統のデジタル画素信号に対して、図５（ａ）〜（ｅ）で説明した第１の読み出し動作の演算処理を実行して、デジタル出力線ＤＳｉｇ１’を介して出力部２０９に出力する。
【００９７】
この時、第１の実施形態では、図４の時刻ｓ０３〜ｓ０５は、演算回路５１３に記憶された演算後の１行目の画素のデジタル信号を出力する１行目の動作Ｏｐｒ１の水平出力動作期間Ｄｏｕｔ１である。本実施形態の時刻ｓ０３〜ｓ０５は、アナログデジタル変換回路５１２、５２２が１行目の画素の２系統のデジタル画素信号を出力するとともに、演算回路５１４が演算処理を実行した１行目の画素のデジタル信号を出力する水平出力動作期間Ｄｏｕｔ１である。
【００９８】
また、第１の読み出し動作では、演算後の１行目の画素のデジタル信号のみが出力されるため、演算制御線ｐＣＡＬを介したタイミング部２１１の制御信号により、デジタル出力線ＤＳｉｇ２’は停止させている。１行目のデジタル画素信号の出力が完了した後、図４のように、２行目の読み出し動作が開始される。このようにして、第１の読み出し動作を繰り返して、画素領域２０１の画素を行毎に読み出すことで、１回の撮影動作を実施することができる。
【００９９】
次に、本実施形態に係る撮像素子１２の第２の読み出し動作について説明する。第２の読み出し動作では、図６のように、画素領域２０１に配列された連続する２行（例えば列方向に連続する画素Ｐ１１とＰ２１を含む行）を読み出す場合を例にして説明する。列信号処理部２０３は、共通の列信号線２３１を用いて、時間差を付けて読み出された画素Ｐ１１の信号及び画素Ｐ２１の信号にアナログデジタル変換を実施して、デジタル化した画素信号を出力する。この時に、画素Ｐ１１を奇数行の画素とし、画素Ｐ２１を偶数行の画素として、第２の読み出し動作を繰り返し、画素領域２０１の画素を読み出すことで、１回の撮影動作を実施することができる。
【０１００】
本実施形態では、図６の時刻ｓ０３〜ｓ０５において、タイミング部２１１は、制御線２８５を介して水平走査部２０７を制御して、それぞれ接続される水平選択線ｐＨ１を介して列信号処理部２０３を所定の順番に選択する制御パルスを発生させる。選択された列信号処理部２０３のアナログデジタル変換回路５１２に記憶されている１行目のデジタル画素信号は、出力線２６１であるデジタル出力線ＤＳｉｇ１に出力される。その後、演算回路５１４は、入力された画素のデジタル信号に対して、演算を実行せずに、そのまま画素のデジタル信号として、デジタル出力線ＤＳｉｇ１’を介して出力部２０９に出力する。
【０１０１】
この時、第１の実施形態では、図６の時刻ｓ０３〜ｓ０５は、演算回路５１３に記憶された演算後の１行目の画素のデジタル信号を出力する動作Ｏｐｒ１の水平出力動作期間Ｄｏｕｔ１である。本実施形態では、時刻ｓ０３〜ｓ０５は、アナログデジタル変換回路５１２が１行目のデジタル画素信号を出力するとともに、演算回路５１４がそのまま１行目の画素のデジタル信号を出力する動作Ｏｐｒ１の水平出力動作期間Ｄｏｕｔ１である。
【０１０２】
本実施形態では、図６の時刻ｓ０４〜ｓ０６において、タイミング部２１１は、制御線２８５を介して水平走査部２０７を制御して、それぞれ接続される水平選択線ｐＨ２を介して列信号処理部２０３を所定の順番に選択する制御パルスを発生させる。選択された列信号処理部２０３のアナログデジタル変換回路５２２に記憶されている２行目のデジタル画素信号は、出力線２６１であるデジタル出力線ＤＳｉｇ２に出力される。その後、演算回路５１４は、入力された画素のデジタル信号に対して、演算を実行せずに、そのまま画素のデジタル信号として、デジタル出力線ＤＳｉｇ２’を介して出力部２０９に出力する。
【０１０３】
この時、第１の実施形態では、図６の時刻ｓ０３〜ｓ０５は、演算回路５１３に記憶された演算後の２行目の画素のデジタル信号を出力する動作Ｏｐｒ２の水平出力動作期間Ｄｏｕｔ２である。本実施形態では、時刻ｓ０３〜ｓ０５は、アナログデジタル変換回路５２２が２行目のデジタル画素信号を出力するとともに、演算回路５１４がそのまま２行目の画素のデジタル信号を出力する動作Ｏｐｒ２の水平出力動作期間Ｄｏｕｔ２である。そして、図６のように、１行目のデジタル画素信号の出力が完了した後、３行目の読み出し動作を開始し、２行目のデジタル画素信号の出力が完了した後、４行目の読み出し動作を開始する。このようにして、第２の読み出し動作を繰り返して、画素領域２０１の画素を２行毎に読み出すことで、１回の撮影動作を実施することができる。
【０１０４】
本実施形態では、列信号線２３１毎に設けられた２系統のアナログデジタル変換回路５１２及び５２２を用いた場合の動作について説明した。しかし、４系統のアナログデジタル変換回路５１２〜５４２を設けた第２の実施形態に対しても、図７の列信号処理部２０３の演算回路５１３を図１１の演算回路５１４の位置に変更することができる。その場合、演算回路５１４は、入力された画素の４系統のカウント値に対して、図９（ａ）〜（ｅ）で説明した第１の読み出し動作の演算処理を実行し、画素のデジタル信号として、デジタル出力線ＤＳｉｇ１’を介して出力部２０９に出力する。また、図５及び図９を用いて説明した演算回路５１３の各演算処理は、本実施形態を適用した演算回路５１４においても実行可能である。
【０１０５】
以上のように、第１の読み出し動作では、列信号線２３１毎に設けられた２系統のアナログデジタル変換回路５１２，５２２を用いて、同一画素の信号を同時にアナログデジタル変換した後、所定の演算を実施することでノイズの低減と信号の増幅を実現する。このように、２つのアナログデジタル変換回路５１２，５２２を備えることにより、１つのアナログデジタル変換回路を用いて２回アナログデジタル変換を実施する場合に比べて、フレームレートの低下を十分に避けることも可能である。
【０１０６】
第２の読み出し動作では、列信号線２３１毎に設けられた２系統のアナログデジタル変換回路５１２，５２２を用いて、奇数行の画素の水平の読み出し動作と偶数行の画素の水平の読み出し動作を重ねることで、フレームレートの向上を実現している。そして、第１の読み出し動作による撮像と第２の読み出し動作による撮像を必要に応じて切り替えることで、常に撮影動作が遅くなることを避けることができる。また、撮影速度優先か、画質優先かを選択することもできる。この撮影動作の切り替えは、操作部１６において、ユーザが直接選択するようにしてもよいし、信号処理部１３が実施するホワイトバランス調整、色補正、ガンマ補正、ＡＦ、ＡＥ等の各種信号処理に応じて、同期制御部１５が適宜選択するようにしてもよい。さらに、演算回路５１４を列信号処理部２０３と出力部２０９の間に設けることで、演算回路２０３の削減が可能となる。
【０１０７】
（第４の実施形態）
次に、図１２から図１４を参照して、第１〜第３の実施形態の演算回路５１３、５１４において実行される本発明の第４の実施形態について説明する。図５（ａ）〜（ｅ）及び図９（ａ）〜（ｅ）で説明した演算においては、ノイズの発生による下位信号ＡＤｏＬから上位信号ＡＤｏＵへの繰り上げについては考慮していなかった。しかしながら、ノイズが下位２ビットに発生した場合でも、画素信号の大きさによっては、下位信号から上位信号への繰り上げが発生する。例えば、画素信号のデジタル値が、下位信号４ビットと上位信号６ビットからなる２進数１１１１００００１０の時、最下位ビットにノイズが１だけ発生すると、２進数００００１０００１０となり、４ビット目から５ビット目に繰り上げが発生することになる。そこで、本実施形態では、下位信号から上位信号への繰り上げを考慮した下位信号の加算結果Ｌａｄｄ及び繰り上げを考慮した上位定数信号Ｕｃｎｓｔの求め方について説明する。
【０１０８】
図１２（ａ）〜（ｃ）は、本実施形態に係る繰り上げの説明図である。図１２（ａ）は、４系統のアナログデジタル変換回路５１２〜５４２を設けた場合の上位信号ＡＤｏＵ１、ＡＤｏＵ２、ＡＤｏＵ３、ＡＤｏＵ４の１ビット目及び２ビット目の４つの状態１２０１〜１２０４を示す。４つの状態１２０１〜１２０４は、下位信号からの繰り上げが発生していない場合に取り得る４つの状態を示し、２ビットのデジタル信号なので、取り得る値は、００、０１、１０、１１の４つとなる。また、ノイズによる繰り上げがないので、４系統の上位信号ＡＤｏＵはすべて同じ値となる。
【０１０９】
図１２（ｂ）は、図１２（ａ）の状態に対して、上位信号ＡＤｏＵ２のみに下位信号からの繰り上げが発生した場合の上位信号ＡＤｏＵ１、ＡＤｏＵ２、ＡＤｏＵ３、ＡＤｏＵ４の１ビット目及び２ビット目の４つの状態１２１１〜１２１４を示す。図１２（ｂ）の上位信号ＡＤｏＵ２は、図１２（ａ）の上位信号ＡＤｏＵ２の各状態の１ビット目に１を加算した結果となっている。上位信号ＡＤｏＵ２の状態１２１４では、１１に１を加算したため、１ビット目及び２ビット目に繰り上げが発生して、００となっている。
【０１１０】
ここで、図１２（ａ）及び（ｂ）を基にして、次のような繰り上げ検出ルールを求めることができる。
【０１１１】
ルール１：図１２（ａ）の状態１２０１〜１２０４より、上位信号ＡＤｏＵ１〜ＡＤｏＵ４の１ビット目がすべて０あるいはすべて１の時、繰り上げなし。
【０１１２】
ルール２：図１２（ｂ）の状態１２１１及び１２１２より、上位信号ＡＤｏＵ１〜ＡＤｏＵ４の２ビット目がすべて０あるいはすべて１であり、かつ上位信号ＡＤｏＵ１〜ＡＤｏＵ４の１ビット目が０である場合には繰り上げなし。また、上位信号ＡＤｏＵ１〜ＡＤｏＵ４の２ビット目がすべて０あるいはすべて１であり、かつ上位信号ＡＤｏＵ１〜ＡＤｏＵ４の１ビット目が１である場合には繰り上げあり。
【０１１３】
ルール３：図１２（ｂ）の状態１２１３及び１２１４より、上位信号ＡＤｏＵ１〜ＡＤｏＵ４の１ビット目及び２ビット目が１０あるいは１１の場合には、繰り上げなし。
【０１１４】
ルール４：図１２（ｂ）の状態１２１３及び１２１４より、上位信号ＡＤｏＵ１〜ＡＤｏＵ４の１ビット目及び２ビット目が０１あるいは００の時、繰り上げあり。
【０１１５】
次に、図１２（ｃ）を用いて、上位信号から下位信号に繰り下げが発生する場合について説明する。例えば、画素信号のデジタル値が２進数００００１０００１０の時、最下位ビットにマイナス方向のノイズが１だけ発生すると、２進数１１１１００００１０となり、５ビット目から４ビット目に繰り下げが発生することになる。
【０１１６】
図１２（ｃ）は、図１２（ａ）の状態に対して、上位信号ＡＤｏＵ２のみに繰り下げが発生した場合を示す。この時、図１２（ｃ）の上位信号ＡＤｏＵ２の各状態１２２１〜１２２４は、図１２（ａ）の上位信号ＡＤｏＵ２の各状態１２０１〜１２０４の１ビット目から１を減算した結果となっている。上位信号ＡＤｏＵ２の状態１２２１では、００から１を引いているため、３ビット目以上から連続して繰り下げが発生して、１１となっている。
【０１１７】
ここで、図１２（ｃ）に対して、先ほど求めた繰り上げ検出ルールを適用する。図１２（ｃ）の状態１２２１では、上位信号ＡＤｏＵ２が、ルール３より繰り上げなし、その他の上位信号ＡＤｏＵ１，ＡＤｏＵ３，ＡＤｏＵ４が、ルール４より繰り上げありとなる。図１２（ｃ）の状態１２２２では、上位信号ＡＤｏＵ２が、ルール３より繰り上げなし、その他の上位信号ＡＤｏＵ１，ＡＤｏＵ３，ＡＤｏＵ４が、ルール４より繰り上げありとなる。図１２（ｃ）の状態１２２３及び１２２４では、上位信号ＡＤｏＵ２が、ルール２より繰り上げなし、その他の上位信号ＡＤｏＵ１，ＡＤｏＵ３，ＡＤｏＵ４が、同じくルール２より繰り上げありとなる。
【０１１８】
これより、図１２（ｃ）においては、繰り下げの起きている上位信号ＡＤｏＵ２を基準に繰り上げルールが適用可能であることが分かる。しかしながら、上位信号ＡＤｏＵ１〜ＡＤｏＵ４は変化しないと定義しているので、下位信号の加算結果Ｌａｄｄの値に応じて、上位定数信号Ｕｃｎｓｔに対して繰り下げ分の補正を考慮する必要がある。ここで、図１２（ａ）〜（ｃ）においては、第２の実施形態の図７に示す４系統のアナログデジタル変換回路５１２〜５４２のデジタル画素信号の上位信号ＡＤｏＵ１、ＡＤｏＵ２、ＡＤｏＵ３、ＡＤｏＵ４を用いて説明した。しかしながら、第１の実施形態の図３及び第３の実施形態の図１１に示す２系統のアナログデジタル変換回路５１２及び５２２のデジタル画素信号の場合は、上位信号ＡＤｏＵ１、ＡＤｏＵ２を用いることで、同様の演算が実行可能である。
【０１１９】
図１３は、本実施形態に係る繰り上げ検出処理を示すフローチャートであり、図１２（ａ）〜（ｃ）において説明した繰り上げ検出ルールに基づいている。以下、上位信号ＡＤｏＵ１〜ＡＤｏＵ４を上位信号ＡＤｏＵと表記する。繰り上げ検出処理の開始後、ステップＳ１０１では、演算回路５１３又は５１４は、ルール１の条件分岐により、上位信号ＡＤｏＵの１ビット目がすべて０又はすべて１であるか否かを判定する。そして、演算回路５１３又は５１４は、１ビット目がすべて０又はすべて１であると判定した場合にはステップＳ１０２に処理を進め、１ビット目がすべて０又はすべて１でない場合にはステップＳ１０３に進む。ステップＳ１０２では、演算回路５１３又は５１４は、変数Ｃａｓｅに１を代入し、ステップＳ１０６に処理を進める。ステップＳ１０３では、演算回路５１３又は５１４は、ルール２の前半の条件分岐により、上位信号ＡＤｏＵの２ビット目がすべて０又はすべて１であるか否かを判定する。そして、演算回路５１３又は５１４は、２ビット目がすべて０又はすべて１である場合にはステップＳ１０４に処理を進め、２ビット目がすべて０又はすべて１でない場合にはステップＳ１０５に処理を進める。ステップＳ１０４では、演算回路５１３又は５１４は、変数Ｃａｓｅに２を代入し、ステップＳ１０６に処理を進める。ステップＳ１０５では、演算回路５１３又は５１４は、変数Ｃａｓｅに３を代入し、ステップＳ１０６に処理を進める。ステップＳ１０６では、演算回路５１３又は５１４は、加算処理を行い、処理を終了する。ステップＳ１０６の詳細は、後に図１４を参照しながら説明する。
【０１２０】
図１４は、図１３のステップＳ１０６の加算処理を示すフローチャートであり、図１３の繰り上げ検出処理のサブルーチンとなっている。この加算処理は、図１３と同様に、図１２において説明した繰り上げ検出ルールに基づいている。ここで、図１４で用いる定数や変数について定義する。
【０１２１】
１つの列信号処理部２０３が備えるアナログデジタル変換回路５１２〜５４２の数をｔ、アナログデジタル変換回路５１２〜５４２の変換ビット数をｎ、デジタル画素信号の下位信号ビット数をｍとする。ｉを１からｔまでの整数をとる変数として、ＡＤｏＬｉ及びＡＤｏＵｉをそれぞれｉ番目の下位信号及び上位信号とする。また、ｊを各信号のビット番号として、ＡＤｏＬｉ（ｊ）及びＡＤｏＵｉ（ｊ）を、それぞれｉ番目の下位信号及び上位信号におけるｊビット目のデジタル値とする。そして、Ｌａｄｄ（ｊ）を、加算結果におけるｊビット目のデジタル値とする。また、ＡＤｏＵｉ（１，２）をｉ番目の上位信号における１ビット目及び２ビット目のデジタル値とする。
【０１２２】
さらに、アナログデジタル変換回路数ｔに対して、２(k-1)＜ｔ≦２kを満たす自然数ｋを、下位信号の加算によって生じる繰り上げによる拡張ビット数とする。下位ｍビットの信号の加算精度は、ｍ＋ｋ＋１ビットになる。この時、撮像素子１２の１つの列信号処理部２０３が備えるアナログデジタル変換回路５１２〜５４２の数ｔは、あまり多くならないと考えられる。したがって、変換回路数ｔ＝２の時はｋ＝１、ｔ＝３〜４の時はｋ＝２、ｔ＝５〜８の時はｋ＝３のように対応付けしたテーブルを持っていてもよい。
【０１２３】
加算処理の開始後、ステップＳ２０１では、演算回路５１３又は５１４は、次に説明する初期設定を実行して、ステップＳ２０２に処理を進める。演算回路５１３又は５１４は、初期設定として、それぞれ変数ｉ＝０、上位定数信号Ｕｃｎｓｔ＝０、下位信号の加算結果Ｌａｄｄ＝０、下位信号を入力する暫定変数Ｌｔｍｐ＝０を設定する。
【０１２４】
ステップＳ２０２では、演算回路５１３又は５１４は、変数ｉに１を加えて、ステップＳ２０３に処理を進める。ステップＳ２０３では、演算回路５１３又は５１４は、変数Ｃａｓｅが１であるか否かを判定し、１であると判定した場合にはステップＳ２０４に処理を進め、１でないと判定した場合にはステップＳ２０５に処理を進める。
【０１２５】
ステップＳ２０４では、演算回路５１３又は５１４は、暫定変数Ｌｔｍｐに下位信号ＡＤｏＬｉを代入するとともに、繰り上げがないので、上位定数信号Ｕｃｎｓｔに上位信号ＡＤｏＵｉを代入して、ステップＳ２０９に処理を進める。ステップＳ２０５では、変数Ｃａｓｅが２であるか否かを判定し、２であると判定した場合にはステップＳ２０６に処理を進め、２でないと判定した場合にはステップＳ２０７に処理を進める。
【０１２６】
ステップＳ２０６では、演算回路５１３又は５１４は、ルール２の後半の条件分岐により、上位信号ＡＤｏＵの１ビット目が０であるか否かを判定する。そして、演算回路５１３又は５１４は、１ビット目が０であると判定した場合には、繰り上げがない場合のステップＳ２０４に処理を進め、１ビット目が０でないと判定した場合には、繰り上げがある場合のステップＳ２０８に処理を進める。
【０１２７】
ステップＳ２０７では、演算回路５１３又は５１４は、Ｃａｓｅ＝３に相当するルール３の条件分岐により、上位信号ＡＤｏＵの１ビット目及び２ビット目が１０又は１１であるか否かを判定する。演算回路５１３又は５１４は、１ビット目及び２ビット目が１０又は１１である場合には、繰り上げがない場合のステップＳ２０４に処理を進め、１ビット目及び２ビット目が０１又は００である場合には、繰り上げがある場合のステップＳ２０８に処理を進める。
【０１２８】
ステップＳ２０８では、演算回路５１３又は５１４は、下位信号ＡＤｏＬｉに繰り上げ定数Ｒを加算した値を暫定変数Ｌｔｍｐに代入し、ステップＳ２０９に処理を進める。下位信号からの繰り上げは、デジタル画素信号の（ｍ＋１）ビット目に１を加算することになるので、繰り上げ定数Ｒは、（ｍ＋１）ビット目のみが１の２進数となる。本実施形態では、ｍ＝４なので、５ビット目が１となり、Ｒ＝００００１となる。
【０１２９】
ステップＳ２０９では、演算回路５１３又は５１４は、加算結果Ｌａｄｄに暫定変数Ｌｔｍｐを加算し、ステップＳ２１０に処理を進める。ステップＳ２１０では、演算回路５１３又は５１４は、変数ｉが変換回路数ｔ未満であるか否かを判定し、変数ｉが変換回路数ｔ未満である場合にはステップＳ２０２に処理を戻し、変数ｉが変換回路数ｔ以上である場合にはステップＳ２１１に処理を進める。演算回路５１３又は５１４は、変数ｉが変換回路数ｔになるまで、ステップＳ２０２〜Ｓ２０９の処理を繰り返す。
【０１３０】
ステップＳ２１１では、演算回路５１３又は５１４は、下位信号の加算結果Ｌａｄｄのオーバーフローを検出するため、加算結果Ｌａｄｄ（ｍ＋ｋ＋１）が１であるか否かを判定する。そして、演算回路５１３又は５１４は、加算結果Ｌａｄｄ（ｍ＋ｋ＋１）が１であると判定した場合にはステップＳ２１２に処理を進め、加算結果Ｌａｄｄ（ｍ＋ｋ＋１）が１でないと判定した場合には加算処理を終了する。
【０１３１】
加算結果Ｌａｄｄの必要ビット数は、下位信号の加算によって繰り上げが発生するため、下位信号ビット数ｍと拡張ビット数ｋを加えた（ｍ＋ｋ）ビットになるはずである。しかしながら、図１２（ｃ）で説明したように、本実施形態では、繰り下げの起きている上位信号を基準に繰り上げルールを適用しているので、繰り上げが発生している上位信号が、本来の上位信号の場合がある。この時、繰り上げ定数Ｒを加えた下位信号を含んで、１からｔまで加算した加算結果Ｌａｄｄに対して、オーバーフローとなる（ｍ＋ｋ＋１）ビット目が１の時が、上位信号に繰り上げが必要な場合となる。そこで、ステップＳ２１１では、演算回路５１３又は５１４は、加算結果Ｌａｄｄ（ｍ＋ｋ＋１）が１の時は、オーバーフローが発生していると判断してステップＳ２１２に進み、オーバーフローが発生していない時は、加算処理を終了する。
【０１３２】
ステップＳ２１２では、演算回路５１３又は５１４は、オーバーフローにより上位信号に繰り上げが必要であると判断されたため、上位定数信号Ｕｃｎｓｔに１を加算し、加算結果Ｌａｄｄの（ｍ＋ｋ＋１）ビット目に０を代入した後、加算処理を終了する。
【０１３３】
ここで、これ以降の演算において加算結果Ｌａｄｄの有効ビット数を（ｍ＋ｋ）ビットとして処理を続けることにすれば、ステップＳ２１２の加算結果Ｌａｄｄの（ｍ＋ｋ＋１）ビット目に０を代入する処理は省略できる。また、これ以降の演算において加算結果Ｌａｄｄの有効ビット数を（ｍ＋ｋ＋１）ビットとして処理を続けることにすれば、ステップＳ２１１及びＳ２１２の処理は省略できる。
【０１３４】
以上のように、演算回路５１３又は５１４は、上位ｎ−ｍビットの信号を基に、下位ｍビットの信号からの繰り上げを検出する。そして、演算回路５１３又は５１４は、繰り上げが検出された場合には、ステップＳ２０８及びＳ２０９の処理を行う。演算回路５１３又は５１４は、デジタル画素信号の下位ｍ＋１ビット目（繰り上げ定数Ｒ）に１を入力してｔ個のアナログデジタル変換回路５１２〜５４２が出力するｎビットのデジタル画素信号のうちの下位ｍビットの信号を加算し、加算の結果Ｌａｄｄを得る。次に、演算回路５１３又は５１４は、図９（ｂ）のように、加算の結果ＬａｄｄをＡ／ｔで除算し、除算の結果Ｌｓｉｆｔを得る。Ａは増幅率である。次に、演算回路５１３は、除算の結果Ｌｓｉｆｔに対して、繰り上げが検出されていないアナログデジタル変換回路の上位ｎ−ｍビットの信号を加算することにより、加算平均Ａｖｅを得る。ここで、演算回路５１３又は５１４は、ステップＳ２０７に示すように、ｍ＋１ビット目及びｍ＋２ビット目（ＡＤｏｕｉ（１，２））を基に繰り上げを検出する。
【０１３５】
また、図９（ｅ）と同様に、演算回路５１３又は５１４は、上記の加算の結果Ｌａｄｄ、及び、繰り上げが検出されていないアナログデジタル変換回路の上位ｎ−ｍビットの信号を出力することができる。
【０１３６】
以上のように、第１の読み出し動作では、列信号線２３１毎に設けられた複数系統のアナログデジタル変換回路５１２〜５４２を用いて、同一画素の信号を同時にアナログデジタル変換した後、所定の演算を実施することでノイズの低減と信号の増幅を実現している。このように、複数のアナログデジタル変換回路５１２〜５４２を備えることにより、１つのアナログデジタル変換回路を用いて複数回アナログデジタル変換を実施する場合に比べて、フレームレートの低下を十分に避けることが可能である。また、演算回路５１３又は５１４において、アナログデジタル変換後の２進数のデジタル画素信号を、ノイズの特性を用いて、下位信号と上位信号に分けて演算を実施することで、上位信号分の加算回路を削減することができる。
【０１３７】
演算回路５１３又は５１４は、下位信号から上位信号への繰り上げを検出することで、繰り上げを考慮した下位信号の加算を実行することが可能となる。また、演算回路５１３又は５１４は、下位信号の加算結果のオーバーフローを検出することで、変化しない上位信号を正しく補正することが可能となる。
【０１３８】
なお、撮像装置は、調光手段を有し、所定の調光時の出力信号を基に下位ｍビットを決定することができる。
【０１３９】
第１〜第４の実施形態によれば、演算回路５１３又は５１４は、同一の画素信号を複数のアナログデジタル変換回路５１２〜５４２を用いてデジタル信号に変換した後に演算する。これにより、アナログデジタル変換回路５１２〜５４２で発生するノイズの低減と信号の増幅を可能にする。また、複数のアナログデジタル変換回路５１２〜５４２を用いることで、ノイズ低減に伴うフレームレートの低下を防止することができる。
【０１４０】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１４１】
２００  画素、２３１  列信号線、５１１，５２１  サンプルホールド回路、５１２，５２２  アナログデジタル変換回路、５１３、５１４  演算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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