(57)【要約】【課題】使用後の品質調査を行いやすい半導体装置を提供すること。【解決手段】半導体装置は、スイッチング動作を行う半導体素子と制御回路とを有する。制御回路は、半導体素子の動作を制御する。制御回路は、保護回路３と記憶素子４とを有する。保護回路３は、半導体素子及び制御回路の少なくとも一方を保護するための回路である。記憶素子４は、保護回路３に接続されるとともに、保護回路３が作動したことを記憶する。【選択図】図２
2018145844.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング動作を行う半導体素子（１１）と、
前記半導体素子の動作を制御する制御回路（２）と、を有し、
前記制御回路は、前記半導体素子及び前記制御回路の少なくとも一方を保護するための保護回路（３）と、前記保護回路に接続されるとともに、前記保護回路が作動したことを記憶する記憶素子（４）とを有する、半導体装置（１）。
【請求項２】
前記記憶素子は、当該記憶素子に接続された前記保護回路が作動したことを、前記記憶素子の外部から視認できる痕跡を残すことにより記憶する、請求項１に記載の半導体装置。
【請求項３】
前記記憶素子は、当該記憶素子に接続された前記保護回路が作動したことを、焼損痕を残すことにより記憶する、請求項２に記載の半導体装置。
【請求項４】
前記記憶素子は、ツェナーダイオードである、請求項３に記載の半導体装置。
【請求項５】
前記記憶素子は、電流の通電方向に直交する断面積が部分的に小さくなる小断面積部（４３）を有する導体である、請求項３に記載の半導体装置。
【請求項６】
前記記憶素子は、ボンディングワイヤである、請求項３に記載の半導体装置。
【請求項７】
前記制御回路は、前記記憶素子に接続された前記保護回路からの信号に基づいてスイッチング動作を行う記憶制御素子（４２）を有し、前記記憶素子と前記記憶制御素子とは、直列接続されている、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記制御回路は、複数の前記保護回路を有し、前記各保護回路は、互いに別の前記記憶素子に接続されている、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記制御回路は、複数の前記保護回路を有し、複数の前記保護回路は、１つの前記記憶素子に接続されている、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項１０】
前記制御回路は、前記保護回路の作動時間を計測する作動時間計測部を更に有し、前記作動時間計測部による計測時間が所定時間（Δｔα）を超えたとき、前記保護回路が作動したことを前記記憶素子に記憶するよう構成されている、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記制御回路は、前記記憶素子への通電時間を計測する通電時間計測部を有し、前記通電時間計測部の計測時間が所定時間（Δｔβ）を超えたとき、前記記憶素子への通電を遮断するよう構成されている、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記制御回路は、前記記憶素子に流れる電流が、予め定めた設定電流値（ｐｃ）以上か未満かを判定する電流判定回路（２４）を有し、かつ、前記電流判定回路が、前記記憶素子に流れる電流の電流値が前記設定電流値以上であると判定したとき、前記記憶素子への通電を遮断するよう構成されている、請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記制御回路は、前記記憶素子への通電を遮断できるよう構成された強制遮断回路（４４）を更に有する、請求項１〜１２に記載の半導体装置。
【請求項１４】
前記制御回路は、前記半導体素子に接続されて前記半導体素子を駆動させる駆動回路（２２）を有し、前記保護回路及び前記駆動回路と、前記記憶素子とは、互いに異なる領域に配されている、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記制御回路において、前記記憶素子には、抵抗（４１）が直列接続されている、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記半導体装置は、リードフレーム（１ｒ）を内蔵しており、前記抵抗及び前記保護回路は、前記リードフレーム上に搭載されており、前記リードフレームは、前記抵抗が配された部位が、前記保護回路が配された部位よりも、大きい熱容量を有する、請求項１５に記載の半導体装置。
【請求項１７】
前記半導体装置は、リードフレーム（１ｒ）を内蔵しており、前記抵抗及び前記保護回路は、前記リードフレーム上に搭載されており、前記抵抗は、前記リードフレームに対して、第一接合部（６１）を介して接合されており、前記保護回路は、前記リードフレームに対して第二接合部（６２）を介して接合されており、前記第一接合部は、前記第二接合部よりも高い熱伝導性を有する、請求項１５又は１６に記載の半導体装置。
【請求項１８】
前記半導体素子と前記保護回路と前記記憶素子とは、互いに同一の半導体チップ（５ｐ）に内蔵されている、請求項１〜１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記半導体装置は、内燃機関用の点火コイル（１０ａ）を駆動するイグナイタである、請求項１〜１８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置として、例えば特許文献１に示されているような点火装置用のイグナイタがある。ここで、点火装置は、自動車のエンジン等の内燃機関における着火装置として用いられる。点火装置は、点火コイルとスパークプラグとを有する。点火コイルは、互いに磁気的に結合された一次コイル及び二次コイルと、一次コイルへの通電及びその遮断を行うイグナイタと、一次コイル、二次コイル及びイグナイタを内部に収容するケースとを有する。スパークプラグは、接地電極及び中心電極を有する。そして、点火装置は、スパークプラグの接地電極と中心電極との間の放電ギャップに火花放電を生じさせることにより、燃焼室の混合気に着火させることができる。
【０００３】
イグナイタは、スイッチング動作を行う半導体素子と、半導体素子のスイッチング動作を制御する制御回路とを有する。特許文献１に記載のイグナイタにおいて、制御回路には、外部電源の直流電圧の過電圧からイグナイタ内を保護するための過電圧保護回路等、イグナイタ内を保護するための保護回路が設けられている。また、特許文献１に記載のイグナイタにおいて、制御回路は、保護回路が作動したことを、イグナイタ外部のエンジンコントロールユニットに伝える機能を備えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２６５８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載のイグナイタは、イグナイタ自体に、保護回路が作動したことを記憶する機能は有していない。これにより、例えば市場から回収された使用済みのイグナイタを分解調査しても、イグナイタにおいて保護回路が作動したか否かを判断することはできない。そのため、使用済みのイグナイタの品質調査を行い難い。
【０００６】
本発明は、かかる課題に鑑みてなされたものであり、使用後の品質調査を行いやすい半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様は、スイッチング動作を行う半導体素子（１１）と、
前記半導体素子の動作を制御する制御回路（２）と、を有し、
前記制御回路は、前記半導体素子及び前記制御回路の少なくとも一方を保護するための保護回路（３）と、前記保護回路に接続されるとともに、前記保護回路が作動したことを記憶する記憶素子（４）とを有する、半導体装置（１）にある。
【発明の効果】
【０００８】
前記半導体装置において、制御回路は、保護回路が作動したことを記憶する記憶素子を有する。すなわち、半導体装置自体に、保護回路が作動したことを記憶する記憶素子が備えられている。それゆえ、市場から回収された使用済みの半導体装置を分解調査することにより、半導体装置において保護回路が作動したか否かを判断することが可能となる。それゆえ、使用済みの半導体装置の品質調査を行いやすい。
【０００９】
以上のごとく、前記態様によれば、使用後の品質調査を行いやすい半導体装置を提供することができる。
なお、特許請求の範囲及び課題を解決する手段に記載した括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであり、本発明の技術的範囲を限定するものではない。
【図面の簡単な説明】
【００１０】
【図１】実施形態１における、点火装置全体の回路図。
【図２】実施形態１における、保護回路、記憶回路、タイマー回路、駆動回路、外部電源、の接続関係を説明するための回路図。
【図３】実施形態１における、点火コイルの断面図。
【図４】実施形態１における、イグナイタの正面図。
【図５】実施形態１における、イグナイタの内部構造を説明するための図。
【図６】実施形態１における、記憶素子に流れる電流経路ＩＺＤ１を説明するための回路図。
【図７】実施形態１における、所定時間Δｔα以上、Ｐ１信号のＨｉｇｈ状態が継続された場合の、イグナイタの動作のタイムチャートを示す図。
【図８】実施形態１における、所定時間Δｔα以上、Ｐ１信号のＨｉｇｈ状態が継続されない場合の、イグナイタの動作のタイムチャートを示す図。
【図９】実施形態２における、保護回路、記憶回路、タイマー回路、駆動回路、外部電源、ＯＲゲートの接続関係を説明するための回路図。
【図１０】実施形態３における、保護回路、記憶回路、タイマー回路、駆動回路、外部電源の接続関係を説明するための回路図。
【図１１】実施形態３における、所定時間Δｔα以上、Ｐ１信号のＨｉｇｈ状態が継続された場合の、イグナイタの動作のタイムチャートを示す図。
【図１２】実施形態４における、保護回路、記憶回路、タイマー回路、駆動回路、外部電源の接続関係を説明するための回路図。
【図１３】実施形態５における、保護回路、記憶回路、タイマー回路、駆動回路、外部電源の接続関係を説明するための回路図。
【図１４】実施形態５における、イグナイタの内部構造を説明するための図。
【図１５】実施形態６における、イグナイタの内部構造を説明するための図。
【図１６】実施形態７における、イグナイタの内部構造を説明するための図。
【図１７】図１６の、XVII−XVII線矢視断面図。
【図１８】実施形態８における、イグナイタの内部構造を説明するための図。
【図１９】実施形態９における、点火装置全体の回路図。
【図２０】実施形態９における、イグナイタの動作のタイムチャートを示す図。
【図２１】実施形態１０における、電力変換装置全体の回路図。
【発明を実施するための形態】
【００１１】
（実施形態１）
半導体装置の実施形態につき、図１〜図８を用いて説明する。
本実施形態の半導体装置１は、図１に示すごとく、スイッチング動作を行う半導体素子１１と制御回路２とを有する。制御回路２は、半導体素子１１の動作を制御する。制御回路２は、保護回路３と記憶素子４とを有する。保護回路３は、半導体素子１１及び制御回路２の少なくとも一方を保護するための回路である。図２に示すごとく、記憶素子４は、保護回路３に接続されるとともに、保護回路３が作動したことを記憶する。
【００１２】
半導体装置１は、パワーエレクトロニクス回路に用いられる。図１に示すごとく、本実施形態において、半導体装置１は、内燃機関用の点火コイル１０ａを駆動するイグナイタである。本実施形態において、半導体装置１をイグナイタ１ということもある。
【００１３】
点火装置は、点火コイル１０ａとスパークプラグ１０ｂとを有する。図１、図３に示すごとく、点火コイル１０ａは、一次コイル１０ｃ及び二次コイル１０ｄとダイオード１０ｅとイグナイタ１とケース１０ｆとを有する。
【００１４】
一次コイル１０ｃ及び二次コイル１０ｄは、互いに磁気的に結合されている。図１に示すごとく、一次コイル１０ｃは、一端側が点火コイル１０ａの外部に配された外部電源９ｂの正極側に接続され、他端側がイグナイタ１を介して接地される。また、二次コイル１０ｄは、一端側がダイオード１０ｅを介して一次コイル１０ｃの外部電源９ｂ側に接続されており、他端側がスパークプラグ１０ｂに接続されている。一次コイル１０ｃの電流の通電及び遮断により二次コイル１０ｄに点火エネルギーが発生する。イグナイタ１は、一次コイル１０ｃへの通電及びその遮断を行う。ダイオード１０ｅは、一次コイル１０ｃへの通電をオフ状態からオン状態に切り替えた際に、二次コイル１０ｄに誘導された逆電圧がスパークプラグ１０ｂに印加されることを抑制する役割を有している。ケース１０ｆは、一次コイル１０ｃ及び二次コイル１０ｄとダイオード１０ｅとイグナイタ１とを内部に収容する。
【００１５】
イグナイタ１は、前述のごとく半導体素子１１と制御回路２とを有する。本実施形態において、半導体素子１１は、絶縁ゲートバイポーラトランジスタ（いわゆるＩＧＢＴ）である。なお、半導体素子は、スイッチング動作可能な素子であれば、ＩＧＢＴに限られない。例えば、半導体素子として、ＭＯＳ型電界効果トランジスタ（すなわちＭＯＳＦＥＴ）を採用することができる。
【００１６】
図２に示すごとく、本実施形態において、制御回路２は、複数の保護回路３を有する。本実施形態において、保護回路３は、３つの保護回路３を有する。そして、各保護回路３は、互いに別の記憶素子４に接続されている。すなわち、制御回路２は、各保護回路３の作動を記憶する３つの記憶素子４を有する。
【００１７】
保護回路３は、過熱保護回路３１と過通電保護回路３２と過電圧保護回路３３とを有する。過熱保護回路３１は、半導体素子１１が所定以上の温度に達したときに、半導体素子１１を強制的にオフ状態にし、これによりイグナイタ１内を過熱から保護するものである。過通電保護回路３２は、一次コイル１０ｃへの通電時間が所定時間以上となったときに、半導体素子１１を強制的にオフ状態にし、これによりイグナイタ１内を過電流から保護するものである。過電圧保護回路３３は、外部電源９ｂの直流電圧の過電圧から、イグナイタ１内を保護するものである。
【００１８】
図１、図２に示すごとく、制御回路２は、保護回路３が作動したことを記憶素子４に記憶するための記憶回路４０を有する。記憶回路４０は、一端が外部電源９ｂに接続され、他端が接地されている。図２に示すごとく、本実施形態において、記憶回路４０は、抵抗４１、記憶素子４、及び後述の記憶制御素子４２を有する。記憶素子４と記憶制御素子４２とは、直列接続されている。本実施形態において、記憶回路４０には、直列接続された記憶素子４と記憶制御素子４２とからなる直列接続部４０１が３つ配されている。３つの直列接続部４０１は、外部電源９ｂと接地との間において互いに並列接続されて接続構造体４０２を構成している。接続構造体４０２の一端側は、抵抗４１を介して外部電源９ｂに接続されている。つまり、記憶素子４には抵抗４１が直列接続されている。接続構造体４０２において、各直列接続部４０１は、外部電源９ｂ側に記憶素子４、接地側に記憶制御素子４２が配されている。なお、記憶素子４を有する記憶回路４０は、例えばヒューズのように電源ライン中に配されるものではなく、電源ラインから分岐した経路に接続されている。
【００１９】
本実施形態において、記憶素子４は、当該記憶素子４に接続された保護回路３が作動したことを、記憶素子４の外部から視認できる痕跡を残すことにより記憶する。具体的には、記憶素子４は、当該記憶素子４に接続された保護回路３が作動したことを、焼損痕を残すことにより記憶する。本実施形態において、記憶素子４は、ツェナーダイオードである。図２に示すごとく、記憶素子４は、カソード電極側が抵抗４１に接続されており、アノード電極側が記憶制御素子４２に接続されている。記憶素子４に入力される電力が、記憶素子４としてのツェナーダイオードの許容損失を超えることにより、記憶素子４は焼損する。そして、抵抗４１の抵抗値は、各記憶素子４に入力される電力が、それぞれの許容損失を超えるように設定されている。
【００２０】
記憶素子４に直列接続された記憶制御素子４２は、保護回路３からの信号に基づいてスイッチング動作を行う。本実施形態において、記憶回路４０は、３つの記憶制御素子４２を有する。本実施形態において、記憶制御素子４２は、バイポーラトランジスタである。記憶素子４のアノード電極は、記憶制御素子４２のコレクタ電極に接続されている。なお、記憶制御素子４２は、例えばＭＯＳ型電界効果トランジスタとすることもできる。
【００２１】
制御回路２は、後述の作動時間計測部、及び後述の通電時間計測部を備えたタイマー回路２１を、各保護回路３に対応して３つ有する。タイマー回路２１は、１つの保護回路３と１つの記憶制御素子４２のベース電極との間に接続されている。各保護回路３は、互いに異なるタイマー回路２１及び記憶制御素子４２を介して、互いに異なる記憶素子４に接続されている。
【００２２】
作動時間計測部は、保護回路３の作動時間を計測する。制御回路２は、作動時間計測部による計測時間が所定時間Δｔαを超えたとき、保護回路３が作動したことを記憶素子４に記憶するよう構成されている。また、通電時間計測部は、記憶素子４への通電時間を計測する。制御回路２は、通電時間計測部の計測時間が所定時間Δｔβを超えたとき、記憶素子４への通電を遮断するよう構成されている。
【００２３】
図１に示すごとく、制御回路２は、保護回路３、記憶回路４０、及びタイマー回路２１の他、駆動回路２２及び電流制限回路２３を有する。駆動回路２２は、点火コイル１０ａ外部に配されたエンジンコントロールユニット９ｅからの点火信号を受け、半導体素子１１を駆動する。駆動回路２２は、半導体素子１１のゲート電極に接続されている。電流制限回路２３は、半導体素子１１に流れる電流を調整する。電流制限回路２３は、半導体素子１１のセンスエミッタと接地との間に接続されている。
【００２４】
次に、図３〜図５を用いてイグナイタ１の構造につき説明する。
イグナイタ１は、イグナイタ本体１ｂと、イグナイタ本体１ｂから突出した複数のイグナイタ端子１ｔとを有する。イグナイタ本体１ｂは、半導体素子１１及び制御回路２を樹脂モールドしてなる。なお、図５において、イグナイタ本体１ｂの外形を一点鎖線にて表している。図４に示すごとく、本実施形態において、イグナイタ１は、５本のイグナイタ端子１ｔを有する。５本のイグナイタ端子１ｔは、一次コイル１０ｃに接続されるＩＧＣ端子１１ｔと、エンジンコントロールユニット９ｅからの点火信号が入力される信号端子１２ｔと、接地される接地端子１３ｔと、外部電源９ｂに接続される２つの電源端子１４ｔとからなる。
【００２５】
図５に示すごとく、イグナイタ１は、リードフレーム１ｒを内蔵している、具体的には、イグナイタ本体１ｂ内に、ＩＧＣ端子１１ｔに接続されたＩＧＣリードフレーム１１ｒと、信号端子１２ｔに接続された信号リードフレーム１２ｒと、接地端子１３ｔに接続された接地リードフレーム１３ｒと、電源端子１４ｔに接続された電源リードフレーム１４ｒとが、形成されている。
【００２６】
接地リードフレーム１３ｒ上には、保護回路３、駆動回路２２、及び記憶回路４０を１つの半導体チップ１ｐに構成した集積回路が配されている。保護回路３及び駆動回路２２と、記憶素子４とは、互いに異なる領域に配されている。本実施形態においては、集積回路内において、保護回路３及び駆動回路２２と、抵抗４１、記憶素子４、及び記憶制御素子４２を備えた記憶回路４０とは、互いに別領域に配されている。集積回路は、信号リードフレーム１２ｒ、及び２つの電源リードフレーム１４ｒに対して、ボンディングワイヤを介して接続されている。なお、図示は省略したが、タイマー回路２１は、集積回路内における保護回路３及び駆動回路２２が配された領域に配されている。
【００２７】
また、ＩＧＣリードフレーム１１ｒ上には、半導体素子１１（すなわちＩＧＢＴ）が配されている。半導体素子１１は、コレクタをＩＧＣリードフレーム１１ｒに接続するよう配されている。
【００２８】
次に、図６〜図８を用いて、イグナイタ１の動作の例につき説明する。
なお、図６に示すごとく、便宜上、過熱保護回路３１に接続されたタイマー回路２１、記憶制御素子４２、記憶素子４を、第一タイマー回路２１ａ、第一記憶制御素子４２ａ、第一記憶素子４ａという。また、過通電保護回路３２に接続されたタイマー回路２１、記憶制御素子４２、記憶素子４を、第二タイマー回路２１ｂ、第二記憶制御素子４２ｂ、第二記憶素子４ｂという。また、過電圧保護回路３３に接続されたタイマー回路２１、記憶制御素子４２、記憶素子４を、第三タイマー回路２１ｃ、第三記憶制御素子４２ｃ、第三記憶素子４ｃという。
【００２９】
図７、図８において、ＩＧｔは、エンジンコントロールユニット９ｅからイグナイタ１に入力される点火信号である。図７、図８において、ＩＧｔは、上段がＨｉｇｈ状態、下段がＬｏｗ状態を示している。なお、Ｈｉｇｈ状態のＩＧｔが制御回路２に入力されることにより、半導体素子１１がオン状態となり、一次コイル１０ｃに電流が流れ、逆にＬｏｗ状態のＩＧｔが制御回路２に入力されることにより、半導体素子１１がオフ状態となり、一次コイル１０ｃへの通電が遮断される。Ｉ１は、一次コイル１０ｃに流れる一次電流である。
【００３０】
また、Ｐ１は、過熱保護回路３１から第一タイマー回路２１ａに入力される信号である。Ｐ２は、過通電保護回路３２から第二タイマー回路２１ｂに入力される信号である。Ｐ３は過電圧保護回路３３から第三タイマー回路２１ｃに入力される信号である。図７、図８において、Ｐ１、Ｐ２、Ｐ３は、それぞれ、上段がＨｉｇｈ状態、下段がＬｏｗ状態を示している。
【００３１】
ＳＷ１は、第一記憶制御素子４２ａのオンオフ状態を示している。ＳＷ２は、第二記憶制御素子４２ｂのオンオフ状態を示している。ＳＷ３は、第三記憶制御素子４２ｃのオンオフ状態を示している。図７、図８において、ＳＷ１、ＳＷ２、ＳＷ３は、それぞれ、上段がオン状態、下段がオフ状態を示している。記憶制御素子４２は、保護回路３から入力される信号がＨｉｇｈ状態のとき、記憶制御素子４２がオン状態になり、保護回路３から入力される信号がＬｏｗ状態のとき、記憶制御素子４２がオフ状態になる。
【００３２】
ＩＺＤ１は、第一記憶素子４ａに流れる電流を示している。ｔは時間を示しており、紙面右側に向かうほど時間が経過することを示している。
【００３３】
図７に示すごとく、時刻ｔ１から、Ｈｉｇｈ状態のＩＧｔが継続してエンジンコントロールユニット９ｅからイグナイタ１へ入力されるような異常が発生したものと仮定する。この場合、時刻ｔ１から、半導体素子１１に一次電流Ｉ１が流れ続け、やがて半導体素子１１の温度が過熱保護回路３１で設定された所定温度に達する。半導体素子１１の温度が過熱保護回路３１で設定された所定温度に達した時刻をｔ２とする。
【００３４】
時刻ｔ２において、過熱保護回路３１が作動すると、過熱保護回路３１は、駆動回路２２に信号を送って半導体素子１１を強制的にオフ状態にするとともに、第一タイマー回路２１ａに入力するＰ１信号をＬｏｗ状態からＨｉｇｈ状態に立ち上げる。Ｐ１信号がＬｏｗ状態からＨｉｇｈ状態に立ち上がると同時に、第一タイマー回路２１ａの作動時間計測部は、Ｈｉｇｈ状態のＰ１信号が入力されている時間を計測する。
【００３５】
そして、作動時間計測部の計測時間が、予め設定された所定時間Δｔα以上となった場合（すなわち、時刻がｔ２＋Δｔα：＝ｔ３以上となった場合）、制御回路２は、第一記憶制御素子４２ａのＳＷ１をオフ状態からオン状態にするよう構成されている。所定時間Δｔαは、例えば、イグナイタ１の出荷前の点検等のイグナイタ１の機能確認に要すると見込まれる時間を超える時間に設定される。
【００３６】
そして、ＳＷ１がオン状態となっている間、図６、図７に示すごとく、記憶回路４０において、第一記憶素子４ａに電流ＩＺＤ１が流れる。ここで、第一タイマー部の通電時間計測部は、ＳＷ１がオン状態となって第一記憶素子４ａに電流が流れている時間を計測する。そして、図７に示すごとく、制御回路２は、通電時間計測部の計測時間が、予め設定された所定時間Δｔβとなったとき（すなわち、時刻がｔ３＋Δｔβ：＝ｔ５となったとき）、ＳＷ１をオン状態からオフ状態に変更するよう構成されている。所定時間Δｔβは、記憶素子４に焼損痕が生ずると見込まれる時間あるいはそれ以上に設定される。
【００３７】
ここで、第一記憶素子４ａは、通電電流によって局所発熱し、やがてショートし、焼損痕が発生する。第一記憶素子４ａがショートした時刻をｔ４とする。
【００３８】
第一記憶素子４ａのショート後において、第一記憶素子４ａを流れる電流の電流値は経時的に上昇する。そして、第一記憶素子４ａのショート後の所定時刻ｔ５において、ＳＷ１はオン状態からオフ状態になり、時刻ｔ５以降における第一記憶素子４ａへの通電が遮断される。
【００３９】
なお、図８に示すごとく、仮に、作動時間計測部の計測時間が、所定時間Δｔα未満であった場合（例えば、半導体素子１１の温度が、所定時刻ｔ２から所定時間Δｔα未満で、過熱保護回路３１で設定された所定温度を下回る等により、Ｐ１信号がＨｉｇｈ状態からＬｏｗ状態になった場合）第一記憶制御素子４２ａのＳＷ１はオフ状態が維持される。そのため、この場合、第一記憶素子４ａには電流が流れず、第一記憶素子４ａに焼損痕は形成されないようになっている。すなわち、この場合、過熱保護回路３１が作動したことは第一記憶素子４ａに記憶されない。
【００４０】
次に、本実施形態の作用効果につき説明する。
半導体装置１において、制御回路２は、保護回路３が作動したことを記憶する記憶素子４を有する。すなわち、半導体装置１自体に、保護回路３が作動したことを記憶する記憶素子４が備えられている。それゆえ、市場から回収された使用済みの半導体装置１を分解調査することにより、半導体装置１において保護回路３が作動したか否かを判断することが可能となる。それゆえ、使用済みの半導体装置１の品質調査を行いやすい。
【００４１】
また、記憶素子４は、当該記憶素子に接続された保護回路３が作動したことを、記憶素子４の外部から視認できる痕跡を残すことにより記憶する。それゆえ、市場から回収された使用済みの半導体装置１の品質調査において、一目で、保護回路３の作動の有無を確認することができる。それゆえ、使用済みの半導体装置１の品質調査を一層行いやすい。
【００４２】
また、記憶素子４は、当該記憶素子４が接続された保護回路３が作動したことを、焼損痕を残すことにより記憶する。それゆえ、記憶素子４に、容易に保護回路３の作動を記憶させることができる。
【００４３】
また、記憶素子４は、ツェナーダイオードである。それゆえ、記憶素子４に印加する電圧を自由に設定できる。そのため、記憶素子４に入力される電力（すなわち電圧×電流）を調整しやすい。それゆえ、記憶素子４に入力される電力を、記憶素子４に焼損痕が形成される程度の電力に調整しやすい。そのため、一層容易に、保護回路３の作動を記憶素子４に記憶させやすい。
【００４４】
また、制御回路２は、記憶素子４に接続された保護回路３からの信号に基づいてスイッチング動作を行う記憶制御素子４２を有する。そして、記憶素子４と記憶制御素子４２とは、直列接続されている。それゆえ、保護回路３が作動したきに、記憶素子４に保護回路３の作動が記憶される構成を簡素な構造で実現しやすい。
【００４５】
また、制御回路２は、複数の保護回路３を有し、各保護回路３は、互いに別の記憶素子４に接続されている。それゆえ、使用済みの半導体装置１の品質調査において、いずれの保護回路３が作動したかが分かり、一層半導体装置１の品質調査を行いやすい。
【００４６】
また、制御回路２は、保護回路３の作動時間を計測する作動時間計測部を更に有する。そして、制御回路２は、作動時間計測部による計測時間が所定時間Δｔαを超えたとき、保護回路３が作動したことを記憶素子４に記憶するよう構成されている。それゆえ、所定時間Δｔαを、例えば、イグナイタ１の出荷前の点検等のイグナイタ１の機能確認に要する時間を超える時間に設定することにより、イグナイタ１の出荷前の点検時に、保護回路３が作動したことを記憶素子４に記憶することを防止することができる。また、例えばノイズによって保護回路３が短時間作動したような誤信号状態が生じた場合等に、記憶素子４に保護回路３の作動を記憶することを防止することができる。
【００４７】
また、制御回路２は、記憶素子４への通電時間を計測する通電時間計測部を有する。そして、制御回路２は、通電時間計測部の計測時間が所定時間Δｔβを超えたとき、記憶素子４への通電を遮断するよう構成されている。それゆえ、保護回路３が作動したことを記憶素子４が記憶した後に、記憶素子４に電流が流れ続けることを抑制することができる。これにより、不要な通電によるエネルギー消費を抑制することができる。
【００４８】
また、保護回路３及び駆動回路２２と、記憶素子４とは、互いに異なる領域に配されている。それゆえ、記憶素子４に保護回路３が作動したことを記憶させる際に、保護回路３や駆動回路２２の作動に与える影響を抑制することができる。
【００４９】
また、制御回路２において、記憶素子４には、抵抗４１が直列接続されている。それゆえ、記憶素子４に流れる電流が過大になることを防止することができる。これにより、記憶素子４に適切な電流を流すことにより、記憶素子４周辺に配された電子機器に影響が生じることを抑制することができる。
【００５０】
また、半導体装置１は、内燃機関用の点火コイル１０ａを駆動するイグナイタ１である。それゆえ、市場から使用済みの点火コイル１０ａのみを回収し、そこに備えられたイグナイタ１を分解調査することにより、イグナイタ１において保護回路３が作動したか否かを判断することが可能となる。
【００５１】
以上のごとく、本実施形態によれば、使用後の品質調査を行いやすい半導体装置を提供することができる。
【００５２】
（実施形態２）
本実施形態は、図９に示すごとく、複数の保護回路３が、１つの記憶素子４に接続されている実施形態である。本実施形態において、保護回路３は、実施形態１と同様、過熱保護回路３１、過通電保護回路３２、及び過電圧保護回路３３の３つからなる。３つの保護回路３は、１つのＯＲゲート４０３に接続されている。ＯＲゲート４０３は、３つの保護回路３の出力信号の論理和をとるものである。そして、ＯＲゲート４０３の出力側は、１つのタイマー回路２１を介して１つの記憶素子４に接続された１つの記憶制御素子４２のベース電極に接続されている。
【００５３】
３つの保護回路３からＯＲゲート４０３に入力される信号がいずれもＬｏｗ状態である場合、ＯＲゲート４０３からタイマー回路２１にＬｏｗ状態の信号が出力される。一方、ＯＲゲート４０３に、３つの保護回路３の少なくとも１つからＨｉｇｈ状態の信号が入力されると、ＯＲゲート４０３からタイマー回路２１に出力される信号が、Ｌｏｗ状態からＨｉｇｈ状態に立ち上がる。これと同時に、タイマー回路２１の作動時間計測部は、保護回路３からＨｉｇｈ状態の信号が入力されている時間を計測する。
【００５４】
その他は、実施形態１と同様である。
なお、実施形態２以降において用いた符号のうち、既出の実施形態において用いた符号と同一のものは、特に示さない限り、既出の実施形態におけるものと同様の構成要素等を表す。
【００５５】
本実施形態においては、１つの記憶素子４によって、保護回路３の作動の有無を記憶することができるため、半導体装置１の小型化、低コスト化を図りやすい。
その他、実施形態１と同様の作用効果を有する。
【００５６】
（実施形態３）
本実施形態は、図１０、図１１に示すごとく、制御回路２が、電流判定回路２４を有する実施形態である。電流判定回路２４は、記憶素子４に流れる電流が、予め定めた設定電流値ｐｃ以上か未満かを判定する。そして、制御回路２は、電流判定回路２４が、記憶素子４に流れる電流の電流値が設定電流値ｐｃ以上であると判定したとき、記憶素子４への通電を遮断するよう構成されている。なお、本実施形態の基本構成は、実施形態１と同様である。
【００５７】
前述のように、記憶回路４０には、直列接続された記憶素子４と記憶制御素子４２とからなる直列接続部４０１が３つ配されており、この３つの直列接続部４０１は、互いに並列接続されて接続構造体４０２を構成している。電流判定回路２４は、接続構造体４０２と接地との間に接続されている。なお、この接続点の接地側には、抵抗４１ｒが配されている。
【００５８】
電流判定回路２４における接地される側と反対側は、通電遮断回路２５に接続されている。通電遮断回路２５は、電流判定回路２４が、記憶素子４に流れる電流の電流値が設定電流値ｐｃ以上であると判断した場合に、その記憶素子４に接続されている記憶制御素子４２を強制的にオフ状態にし、その記憶素子４に電流が流れることを防ぐものである。通電遮断回路２５の電流判定回路２４と反対側は、第一タイマー回路２１ａと第一記憶制御素子４２ａとの間、第二タイマー回路２１ｂと第二記憶制御素子４２ｂとの間、及び第三タイマー回路２１ｃと第三記憶制御素子４２ｃとの間に接続されている。
【００５９】
次に、図１１を用いて、イグナイタ１の動作の例につき説明する。
なお、通電遮断回路２５から第一記憶制御素子４２ａに出力される通電遮断信号をＳ１とする。通電遮断回路２５から、Ｈｉｇｈ状態の通電遮断信号Ｓ１が第一記憶制御素子４２ａに入力されたとき、第一記憶制御素子４２ａはオフ状態となる。一方、通電遮断回路２５から、Ｌｏｗ状態の通電遮断信号Ｓ１が第一記憶制御素子４２ａに入力されたとき、第一記憶制御素子４２ａはオン状態に切り替わることができるオン可能状態となる。図１１において、Ｓ１は、上段がＨｉｇｈ状態、下段がＬｏｗ状態を示している。
【００６０】
図１１に示すごとく、作動時間計測部の計測時間が、予め設定された所定時間Δｔα以上となった時刻であるｔ３までのイグナイタ１の動作は、実施形態１と同様とする。
そして、実施形態１と同様、時刻ｔ３において、制御回路２は、第一記憶制御素子４２ａのＳＷ１をオフ状態からオン状態にするよう構成されている。ＳＷ１がオン状態となっている間、記憶回路４０において、第一記憶素子４ａに電流が流れる。第一記憶素子４ａに電流が流れている間、電流判定回路２４において、第一記憶素子４ａに流れる電流が、電流判定回路２４の設定電流値ｐｃ以上か否かについて判定する。そして、電流判定回路２４において、第一記憶素子４ａに流れる電流の電流値が、設定電流値ｐｃ以上となったとき、通電遮断回路２５は、第一記憶制御素子４２ａをオン状態からオフ状態に強制的に切り替え、第一記憶素子４ａに流れる電流を遮断する。図１１において、通電遮断回路２５が、第一記憶制御素子４２ａをオン状態からオフ状態に強制的に切り替えた時刻をｔ６で表している。
その他は、実施形態１と同様である。
【００６１】
本実施形態においては、保護回路３が作動したことを記憶素子４に記憶させた後も、記憶素子４に電流が流れることによるエネルギー損失を抑制することができる。
その他、実施形態１と同様の作用効果を有する。
【００６２】
（実施形態４）
本実施形態は、図１２に示すごとく、実施形態１に対して、記憶素子４の構成を変更した実施形態である。本実施形態において、記憶素子４は、電流の通電方向に直交する断面積が部分的に小さくなる小断面積部４３を有する導体である。本実施形態においても、記憶素子４は、当該記憶素子４に接続された保護回路３が作動したことを、記憶素子４の外部から視認できる痕跡を残すことにより記憶する。具体的には、記憶素子４は、当該記憶素子４に接続された保護回路３が作動したことを、焼損痕を残すことにより記憶する。
【００６３】
本実施形態において、記憶素子４は、一定の厚みを有するとともに、長手方向が通電方向となっている。そして、記憶素子４は、通電方向における中央部位が、その両側の部位４３２よりも幅が狭くなっている。これにより、記憶素子４における流通方向の中央部位が小断面積部４３となっている。
その他は、実施形態１と同様である。
【００６４】
本実施形態において、記憶素子４は、小断面積部４３が他の部位よりも流通方向に直交する断面積が小さい。それゆえ、小断面積部４３の断面積を、記憶素子４に電流が流れた際にジュール熱によって焼損痕が生じる程度の小ささとすることにより、容易に記憶素子４に焼損痕を形成し、保護回路３が作動したことを記憶することができる。また、記憶素子４を低コストで構成しやすい。
その他、実施形態１と同様の作用効果を有する。
【００６５】
（実施形態５）
図１３、図１４に示すごとく、本実施形態も、実施形態１に対して、記憶素子４の構成を変更した実施形態である。本実施形態において、記憶素子４は、ボンディングワイヤである。図１４に示すごとく、具体的には、イグナイタ１の電源リードフレーム１４ｒと、記憶回路４０の抵抗４１とを接続するボンディングワイヤである。記憶素子４は、当該記憶素子４に接続された保護回路３が作動したことを、焼損痕を残すことにより記憶する。
【００６６】
本実施形態において、記憶素子４としてのボンディングワイヤは、３本ある。３本のボンディングワイヤは、互いに異なる記憶制御素子４２に接続されている。ボンディングワイヤは、金や銅からなる導線とすることができる。
その他は、実施形態１と同様である。
【００６７】
本実施形態においては、使用済みのイグナイタ１において、保護回路３の作動の有無を調査しやすい。すなわち、使用済みのイグナイタ１を、例えば外部からＸ線透視により、ボンディングワイヤの焼損痕の有無を確認することにより、イグナイタ１を分解等することなく、保護回路３の作動の有無を確認することができる。
その他、実施形態１と同様の作用効果を有する。
【００６８】
（実施形態６）
本実施形態は、図１５に示すごとく、実施形態１に対して、イグナイタ１の内部構造を変更した実施形態である。具体的には、接地リードフレーム１３ｒ上において、保護回路３及び駆動回路２２を同一の半導体チップ１ｐに内蔵するとともに、半導体チップ１ｐから離隔した領域に、記憶回路４０を別の半導体チップ２ｐに内蔵した回路を配している。
その他は、実施形態１と同様である。
【００６９】
本実施形態においては、記憶素子４に保護回路３が作動したことを記憶させる際に、保護回路３や駆動回路２２の作動に与える影響を一層抑制しやすい。
その他、実施形態１と同様の作用効果を有する。
【００７０】
（実施形態７）
本実施形態は、図１６、図１７に示すごとく、実施形態１に対して、抵抗４１の放熱性を向上させるために工夫した実施形態である。すなわち、図１７に示すごとく、リードフレーム１ｒにおいて、抵抗４１が配された部位を、保護回路３が配された部位よりも、大きい熱容量を有するものとした。
【００７１】
本実施形態において、抵抗４１を備えた記憶回路４０は、半導体素子１１と同じ半導体チップ３ｐに内蔵されている。そして、半導体チップ３ｐは、ＩＧＣリードフレーム１１ｒ上に搭載されている。一方、保護回路３及び駆動回路２２は、半導体チップ３ｐとは別の半導体チップ４ｐに内蔵されている。半導体チップ４ｐは、接地リードフレーム１３ｒ上に搭載されている。本実施形態において、ＩＧＣリードフレーム１１ｒと接地リードフレーム１３ｒとは、互いに同じ金属から構成されている。そして、ＩＧＣリードフレーム１１ｒにおける少なくとも抵抗４１が配された部位は、接地リードフレーム１３ｒにおける少なくとも保護回路３が配された部位よりも、厚みが大きい。図１７において、ＩＧＣリードフレーム１１ｒにおける抵抗４１が配された部位の厚みをＴ１、接地リードフレーム１３ｒにおける保護回路３が配された部位の厚みをＴ２で表している。厚みＴ１とＴ２とは、Ｔ１＞Ｔ２、の関係を満たす。これにより、ＩＧＣリードフレーム１１ｒにおける抵抗４１が配された部位は、接地リードフレーム１３ｒにおける保護回路３が配された部位よりも、熱容量が大きくなっている
【００７２】
また、抵抗４１は、リードフレーム１ｒに対して、第一接合部６１を介して接合されている。保護回路３は、リードフレーム１ｒに対して第二接合部６２を介して接合されている。第一接合部６１は、第二接合部６２よりも高い熱伝導性を有する。本実施形態において、抵抗４１を内蔵する半導体素子１１は、ＩＧＣリードフレーム１１ｒに対して第一接合部６１としてのはんだを介して接合されている。一方、保護回路３は、接地リードフレーム１３ｒに対して、はんだよりも熱伝導性の低い第二接合部６２としての接着材を介して接合されている。
その他は、実施形態１と同様である。
【００７３】
本実施形態において、リードフレーム１ｒは、抵抗４１が配された部位が、保護回路３が配された部位よりも、大きい熱容量を有する。それゆえ、抵抗４１からリードフレーム１ｒに熱を伝達させやすい。それゆえ、抵抗４１の放熱性を確保しやすい。これに伴い、抵抗４１の抵抗値を上昇させやすい。すなわち、抵抗４１の抵抗値を上昇させると、抵抗４１の温度上昇、及び抵抗４１の周囲に配された電子部品への熱影響が懸念されるが、本実施形態においては、抵抗４１の抵抗値を上昇させた場合の抵抗４１の温度上昇を抑制しやすい。それゆえ、抵抗４１の抵抗値を高くしやすい。
【００７４】
また、第一接合部６１は、第二接合部６２よりも高い熱伝導性を有する。これによっても、抵抗４１からリードフレーム１ｒに熱を伝達させやすい。それゆえ、抵抗４１の放熱性を確保しやすく、抵抗４１の抵抗値を上昇させやすい。そのため、抵抗４１の抵抗値を高くしやすい。
その他、実施形態１と同様の作用効果を有する。
【００７５】
（実施形態８）
本実施形態は、図１８に示すごとく、半導体素子１１と保護回路３と記憶素子４とを、互いに同一の半導体チップ５ｐに内蔵した実施形態である。本実施形態において、半導体素子１１と、保護回路３と、記憶素子４を有する記憶回路４０とは、互いに同一の半導体チップ５ｐに内蔵されているとともに、ＩＧＣリードフレーム１１ｒ上に配されている。
その他は、実施形態１と同様である。
【００７６】
本実施形態においては、半導体装置１の小型化を図りやすい。
その他、実施形態１と同様の作用効果を有する。
【００７７】
（実施形態９）
本実施形態は、図１９、図２０に示すごとく、制御回路２が、制御回路２の外部から記憶素子４への通電を遮断できるよう構成された強制遮断回路４４を更に有する実施形態である。強制遮断回路４４は、保護回路３とタイマー回路２１との間の部位と、イグナイタ１外部の外部制御装置９ｃと、の間に接続される。強制遮断回路４４は、遮断制御素子４４１を有する。本実施形態において、遮断制御素子４４１は、バイポーラトランジスタである。遮断制御素子４４１のベース電極は、外部制御装置９ｃに接続されている。遮断制御素子４４１のコレクタ電極は、保護回路３と記憶回路４０との間の部位に接続されており、遮断制御素子４４１のエミッタ電極は、接地されている。なお、遮断制御素子４４１は、例えばＭＯＳ型電界効果トランジスタとすることもできる。
【００７８】
次に、イグナイタ１の動作の例につき説明する。なお、半導体素子１１の温度が過熱保護回路３１で設定された所定温度に達した時刻であるｔ２までのイグナイタ１の動作は、実施形態１と同様とする。
【００７９】
図２０において、外部制御装置９ｃからイグナイタ１に入力される信号をＯＦＦ信号とする。外部制御装置９ｃからＨｉｇｈ状態の信号がイグナイタ１に入力されたとき、強制遮断回路４４は、遮断制御素子４４１をオン状態とし、保護回路３からタイマー回路２１、記憶回路４０に向かう信号Ｐ１、Ｐ２、及びＰ３を接地に接続する。これにより、記憶回路４０の記憶制御素子４２にＨｉｇｈ状態の信号が入力されることを防止し、当該記憶制御素子４２を強制的にオフ状態とする。本実施形態においては、時刻ｔ１より前からＯＦＦ信号をＨｉｇｈ状態に立ち上げている。それゆえ、半導体素子１１の温度が過熱保護回路３１で設定された所定温度に達した時刻であるｔ２以降においても、信号Ｐ１、Ｐ２、Ｐ３はタイマー回路２１、記憶回路４０には入力されず、記憶制御素子４２のＳＷ１、ＳＷ２、ＳＷ３はオフ状態のままである。一方、外部制御装置９ｃからＬｏｗ状態の信号がイグナイタ１に入力されたときは、遮断制御素子４４１はオフ状態となり、イグナイタ１は、実施形態１と同様の動作が行われる。
その他は、実施形態１と同様である。
【００８０】
本実施形態においては、例えば、イグナイタ１の出荷前の点検時等において、強制遮断回路４４に外部制御装置９ｃからＨｉｇｈ状態の信号を入力することにより、イグナイタ１の出荷前の点検時等において、保護回路３が作動したことを記憶素子４に記憶することを防止することができる。
その他、実施形態１と同様の作用効果を有する。
【００８１】
（実施形態１０）
本実施形態は、図２１に示すごとく、半導体装置１を、電力変換装置１００に用いられるものとした実施形態である。
電力変換装置１００は、直流電力と交流電力との間で電力変換を行う。本実施形態において、電力変換装置１００は、直流電源９０ｂと回転電機Ｍとの間において電力変換を行うよう構成される。電力変換装置１００は、例えば、電気自動車、ハイブリッド自動車等の車両に搭載されて用いられる。
【００８２】
本実施形態においても、半導体装置１の半導体素子１１は、絶縁ゲートバイポーラトランジスタ（すなわちＩＧＢＴ）である。電力変換装置１００は、ハイサイド側、ローサイド側のそれぞれに、３個ずつ半導体素子１１を有する。ハイサイド側の半導体素子１１ｈは、直流電源９０ｂの正極側に接続され、ローサイド側の半導体素子１１ｌは、接地される。そして、ハイサイド側の半導体素子１１ｈとローサイド側の半導体素子１１ｌとは、直列接続されており、三相のアーム７を形成している。そして、各アーム７における一対の半導体素子１１の接続点７１と、回転電機の各相（すなわちＵ相、Ｖ相、Ｗ相）の電極とが接続されている。また、各半導体素子１１には、フライホイールダイオード８が逆並列接続されている。なお、半導体素子１１は、例えばＭＯＳ型電界効果トランジスタとすることもできる。
【００８３】
半導体装置１は、半導体素子１１の動作を制御する制御回路２を有する。制御回路２は、保護回路３と駆動回路２２とを有する。本実施形態においても、保護回路３は、半導体素子１１を、過熱、過電流、過電圧等から保護するものとすることができる。記憶回路４０の記憶制御素子４２は、保護回路３からの信号を受けて、スイッチング動作を行う。駆動回路２２は、半導体素子１１に接続されて半導体素子１１を駆動させる。
その他は、実施形態１と同様である。
【００８４】
本実施形態においては、市場から使用済みの電力変換装置１００のみを回収し、そこに備えられた半導体装置１を分解調査することにより、半導体装置１において保護回路３が作動したか否かを判断することが可能となる。
その他、実施形態１と同様の作用効果を有する。
【００８５】
本発明は、前記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の実施形態に適用することが可能である。例えば、記憶素子を、前記各実施形態で示したもの以外の不揮発性のメモリとすることも可能である。また、前記各実施形態において、記憶素子を、変色、変形、破断等させることにより、記憶素子に、外部から視認できる痕跡を残してもよい。
【符号の説明】
【００８６】
１  半導体装置
１１  半導体素子
２  制御回路
３  保護回路
４  記憶素子
【図１】
2018145844.tif 000003
【図２】
2018145844.tif 000004
【図３】
2018145844.tif 000005
【図４】
2018145844.tif 000006
【図５】
2018145844.tif 000007
【図６】
2018145844.tif 000008
【図７】
2018145844.tif 000009
【図８】
2018145844.tif 000010
【図９】
2018145844.tif 000011
【図１０】
2018145844.tif 000012
【図１１】
2018145844.tif 000013
【図１２】
2018145844.tif 000014
【図１３】
2018145844.tif 000015
【図１４】
2018145844.tif 000016
【図１５】
2018145844.tif 000017
【図１６】
2018145844.tif 000018
【図１７】
2018145844.tif 000019
【図１８】
2018145844.tif 000020
【図１９】
2018145844.tif 000021
【図２０】
2018145844.tif 000022
【図２１】
2018145844.tif 000023