(57)【要約】【課題】残像現象が起きにくい、電荷転送のスムーズな光検出素子を提供する。【解決手段】撮像エリア１ａが定義されるｐ型の基体部１１ｂと、撮像エリア１ａからの電荷を転送するように、基体部１１ｂの上部に埋め込まれたｐ型の第１電荷転送チャネル２６と、第１電荷転送チャネル２６の電荷転送方向と直交する方向に撮像エリア１ａからの他の電荷を転送するように、基体部１１ｂの上部に埋め込まれたｐ型の第２電荷転送チャネル２８と、基体部１１ｂの上部に埋め込まれた局所的な領域であって、第１及び第２電荷転送チャネルに向かい末広がりの平面パターンとなる部分を有するｎ型の電荷生成埋込領域１４ａとを備え、基体部１１ｂと電荷生成埋込領域１４ａとでフォトダイオードを構成する。【選択図】図１
2018006719.tif 000002
【特許請求の範囲】
【請求項１】
等価撮像エリアが平面パターンとして定義される第１導電型の基体部と、
前記等価撮像エリアの外周の一辺となる第１辺の一部に接続され、前記等価撮像エリアからの電荷を転送するように、前記基体部の上部に埋め込まれた前記基体部よりも高不純物密度の第１導電型の第１電荷転送チャネルと、
前記第１辺に直交する前記等価撮像エリアの第２辺の一部に接続され、前記第１電荷転送チャネルの電荷転送方向と直交する方向に前記等価撮像エリアからの他の電荷を転送するように、前記基体部の上部に埋め込まれた前記基体部よりも高不純物密度の第１導電型の第２電荷転送チャネルと、
前記基体部の上部に選択的に埋め込まれ、前記第１辺及び前記第２辺に平行な辺によって外周側の２辺が定義された局所的な領域であって、前記第１辺に直交する方向の幅の総和が前記第１電荷転送チャネルに近づくに従い広がり、且つ前記第２辺に直交する方向の幅の総和が前記第２電荷転送チャネルに近づくに従い広がる平面パターンとなる部分を有する第２導電型の電荷生成埋込領域と、
を備え、前記基体部と前記電荷生成埋込領域とでフォトダイオードを構成することを特徴とする光検出素子。
【請求項２】
前記基体部の上部に、前記第１電荷転送チャネルを挟んで前記電荷生成埋込領域と対向して配置され、前記電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域と、
前記基体部の上部に、前記第２電荷転送チャネルを挟んで前記電荷生成埋込領域と対向して配置され、前記電荷生成埋込領域よりも高不純物密度の第２導電型の電荷排出領域と、
を更に備えることを特徴とする請求項１に記載の光検出素子。 
【請求項３】
前記基体部の上部に、前記第１電荷転送チャネルを挟んで前記電荷生成埋込領域と対向して配置され、前記電荷生成埋込領域よりも高不純物密度の第２導電型の第１電荷読出領域と、
前記基体部の上部に、前記第２電荷転送チャネルを挟んで前記電荷生成埋込領域と対向して配置され、前記電荷生成埋込領域よりも高不純物密度の第２導電型の第２電荷読出領域と、
を更に備えることを特徴とする請求項１に記載の光検出素子。
【請求項４】
前記第２辺に平行に対向する、前記等価撮像エリアの第３辺の一部に接続され、前記第２電荷転送チャネルの電荷転送方向と反対方向に前記等価撮像エリアからの更なる他の電荷を転送するように、前記基体部の上部に埋め込まれた前記基体部よりも高不純物密度の第１導電型の第３電荷転送チャネルを更に備え、
前記電荷生成埋込領域の平面パターンが、前記第３辺に直交する方向の幅の総和が前記第３電荷転送チャネルに近づくに従い広がるトポロジーの部分を有することを特徴とする請求項１に記載の光検出素子。
【請求項５】
前記基体部の上部に、前記第１電荷転送チャネルを挟んで前記電荷生成埋込領域と対向して配置され、前記電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域と、
前記基体部の上部に、前記第２電荷転送チャネルを挟んで前記電荷生成埋込領域と対向して配置され、前記電荷生成埋込領域よりも高不純物密度の第２導電型の第１電荷排出領域と、
前記基体部の上部に、前記第３電荷転送チャネルを挟んで前記電荷生成埋込領域と対向して配置され、前記電荷生成埋込領域よりも高不純物密度の第２導電型の第２電荷排出領域と、
を更に備えることを特徴とする請求項４に記載の光検出素子。
【請求項６】
前記基体部の上部に、前記第１電荷転送チャネルを挟んで前記電荷生成埋込領域と対向して配置され、前記電荷生成埋込領域よりも高不純物密度の第２導電型の第１電荷読出領域と、
前記基体部の上部に、前記第２電荷転送チャネルを挟んで前記電荷生成埋込領域と対向して配置され、前記電荷生成埋込領域よりも高不純物密度の第２導電型の第２電荷読出領域と、
前記基体部の上部に、前記第３電荷転送チャネルを挟んで前記電荷生成埋込領域と対向して配置され、前記電荷生成埋込領域よりも高不純物密度の第２導電型の第３電荷読出領域と、
を更に備えることを特徴とする請求項４に記載の光検出素子。
【請求項７】
前記第２電荷読出領域及び前記第３電荷読出領域に同時に信号電荷を転送し、
前記第２電荷読出領域と前記第３電荷読出領域への転送とは相補的なタイミングで、前記第１電荷読出領域に他の信号電荷を転送する
ことを特徴とする請求項５に記載の光検出素子。
【請求項８】
等価撮像エリアが平面パターンとして定義される第１導電型の基体部と、
前記等価撮像エリアの外周の一辺となる第１辺の一部に接続され、前記等価撮像エリアからの電荷を転送するように、前記基体部の上部に埋め込まれた前記基体部よりも高不純物密度の第１導電型の第１電荷転送チャネルと、
前記第１辺に直交する前記等価撮像エリアの第２辺の一部に接続され、前記第１電荷転送チャネルの電荷転送方向と直交する方向に前記等価撮像エリアからの他の電荷を転送するように、前記基体部の上部に埋め込まれた前記基体部よりも高不純物密度の第１導電型の第２電荷転送チャネルと、
前記基体部の上部に選択的に埋め込まれ、前記第１辺及び前記第２辺に平行な辺によって外周側の２辺が定義された局所的な領域であって、前記第１辺に直交する方向の幅の総和が前記第１電荷転送チャネルに近づくに従い広がり、且つ前記第２辺に直交する方向の幅の総和が前記第２電荷転送チャネルに近づくに従い広がる平面パターンとなる部分を有する第２導電型の電荷生成埋込領域と、
を備える光検出素子を画素として、前記画素を複数配列して画素アレイを構成し、前記画素のそれぞれにおいて、前記基体部と前記電荷生成埋込領域とでフォトダイオードを構成したことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光検出素子及び固体撮像装置に関し、特に、ＣＭＯＳイメージセンサ（ＣＩＳ）及びＣＩＳの画素として用いるに好適な光検出素子に関する。
【背景技術】
【０００２】
例えば、従来のＣＩＳに用いられている画素は図３５に示すような矩形の撮像領域（撮像エリア）が定義されるｐ型の基体部１１の上部に対し、撮像領域のほぼ全面を占有するようなｎ型の電荷生成埋込領域１１４を設けて、基体部１１と電荷生成埋込領域１１４とでｐ−ｎ接合フォトダイオードを構成していた。更に、図３５に示すように、撮像エリアのフォトダイオードからの信号電荷を転送する第１電荷転送ゲート３２ｂと、第１電荷転送ゲート３２ｂの電荷転送方向と直交する方向に、画素のフォトダイオードに残留していた残留電荷を排出する第２電荷転送ゲート３２ｂを有する構造が例示できる。このような構造の場合、第２電荷転送ゲート３２ｂがフォトダイオードをリセットして、ＣＩＳ中の全画素が信号電荷の蓄積を一斉に開始するグローバルシャッタ機能が実現される。
【０００３】
図３５に例示したような従来のＣＩＳに用いられているグローバルシャッタ画素においては、第１電荷転送ゲート３２ｂをオン状態にし、ｎ型の電荷蓄積領域３１ｂに信号電荷を転送し、第２電荷転送ゲート３２ａをオン状態にしてｎ型の電荷排出領域３１ａに残留電荷等を排出するようなモードが可能である。しかし、オン状態の第１電荷転送ゲート３２ｂ及び第２電荷転送ゲート３２ａの直下の電荷転送路には、電位分布が単調に変化しないため、ごく僅かであるが瘤状の電位障壁が残ってしまう問題がある。このため、使用電圧が低いＣＩＳにおいては残像現象が起きやすいという課題が生じる。特に、大面積画素ＣＩＳ、超高速駆動ＣＩＳ等においてはこの残像現象が起きやすいという課題が顕在化する。
【０００４】
このような背景から、複数枚のマスクを用いてフォトダイオードを形成することで不純物密度勾配を形成し、それによって電位勾配を作り、残像現象を低減する方法が使われてきた（特許文献１参照。）。しかしながら、特許文献１に記載の方法では、マスクの枚数が増え、それに伴いフォトリソグラフィやイオン注入等の工程数が増えるため、デバイス製造コストがかかってしまうという課題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２８４１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記問題点を鑑み、本発明は、製造プロセスが容易で、性能を落とすこと無く、残像現象が起きにくい、電荷転送のスムーズな光検出素子及びこの光検出素子を画素として用いた固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、(a)等価撮像エリアが平面パターンとして定義される第１導電型の基体部と、(b)等価撮像エリアの外周の一辺となる第１辺の一部に接続され、等価撮像エリアからの電荷を転送するように、基体部の上部に埋め込まれた基体部よりも高不純物密度の第１導電型の第１電荷転送チャネルと、(c)第１辺に直交する等価撮像エリアの第２辺の一部に接続され、第１電荷転送チャネルの電荷転送方向と直交する方向に等価撮像エリアからの他の電荷を転送するように、基体部の上部に埋め込まれた基体部よりも高不純物密度の第１導電型の第２電荷転送チャネルと、(d)基体部の上部に選択的に埋め込まれ、第１辺及び第２辺に平行な辺によって外周側の２辺が定義された局所的な領域であって、第１辺に直交する方向の幅の総和が第１電荷転送チャネルに近づくに従い広がり、且つ第２辺に直交する方向の幅の総和が第２電荷転送チャネルに近づくに従い広がる平面パターンとなる部分を有する第２導電型の電荷生成埋込領域と、を備える光検出素子であることを要旨とする。本発明の第１の態様に係る光検出素子においては、基体部と電荷生成埋込領域とでフォトダイオードが構成されている。
【０００８】
本発明の第２の態様は、本発明の第１の態様で規定した光検出素子を画素として、この画素を複数配列して画素アレイを構成した固体撮像装置であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、製造プロセスが容易で、性能を落とすこと無く、残像現象が起きにくい、電荷転送のスムーズな光検出素子及びこの光検出素子を画素として用いた固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る光検出素子の主要部の概略を例示的に示す平面図である。
【図２】図１のII−II方向から見た第１の実施形態に係る光検出素子の断面図である。
【図３】図１のIII−III方向から見た第１の実施形態に係る光検出素子の断面図である。
【図４】図４（ａ）は、第１電荷転送手段がオフ状態、第２電荷転送手段がオフ状態における図１のII−II方向に対応する第１の実施形態に係る光検出素子のＸ方向に沿った電位分布を示す模式図で、図４（ｂ）は、第１電荷転送手段がオン状態、第２電荷転送手段がオフ状態におけるＸ方向に沿った電位分布を示す模式図である。
【図５】図５（ａ）は、第１電荷転送手段がオフ状態、第２電荷転送手段がオフ状態における図１のII−II方向に対応する第１の実施形態に係る光検出素子のＹ方向に沿った電位分布を示す模式図で、図５（ｂ）は、第１電荷転送手段がオフ状態、第２電荷転送手段がオン状態におけるＹ方向に沿った電位分布を示す模式図である。
【図６】図６（ａ）は、図１のＸ−Ｙ平面における、第１の実施形態に係る光検出素子の第２電荷転送手段がオフ状態、第１電荷転送手段がオン状態のときの電位分布の等高線表示、図６（ｂ）は、図６（ａ）に対応する電位分布の３次元表示である。
【図７】図７（ａ）は、図１のＸ−Ｙ平面における、第１の実施形態に係る光検出素子の第１電荷転送手段がオフ状態、第２電荷転送手段がオン状態のときの電位分布の等高線表示、図７（ｂ）は、図７（ａ）に対応する電位分布の３次元表示である。
【図８】図８（ａ）は、図３５のＸ−Ｙ平面で示した先行技術に係る光検出素子の第１電荷転送手段がオフ状態、第２電荷転送手段がオン状態のときの電位分布の等高線表示、図８（ｂ）は、図８（ａ）に対応する電位分布の３次元表示である。
【図９】図３５に示した先行技術に係る光検出素子の第１電荷転送手段がオフ状態、第２電荷転送手段がオン状態のときの電位分布を示す模式図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、図１〜図３に示した第１の実施形態に係る光検出素子の製造方法の一例を説明するための工程断面図である。
【図１１】図１１（ｃ）及び図１１（ｄ）は、第１の実施形態に係る光検出素子の製造方法の図１０（ｂ）に示した工程に引き続く工程を説明する工程断面図である。
【図１２】図１２（ｅ）及び図１２（ｆ）は、第１の実施形態に係る光検出素子の製造方法の図１１（ｄ）に示した工程に引き続く工程を説明する工程断面図である。
【図１３】本発明の第２の実施形態に係る光検出素子の主要部の概略を例示的に示す平面図である。
【図１４】図１３に例示した第２の実施形態に係る光検出素子をマトリクス状に配列して固体撮像装置を構成した場合の平面レイアウトの一部の概略を、模式的に示す平面図である。
【図１５】本発明の第２の実施形態の変形例に係る光検出素子の主要部の概略を例示的に示す平面図である。
【図１６】図１６（ａ）は、第１電荷転送手段がオフ状態、第２電荷転送手段がオフ状態、第３電荷転送手段がオフ状態における図１５のXVI−XVI方向に対応する第２の実施形態の変形例に係る光検出素子のＸ方向に沿った電位分布を示す模式図で、図１６（ｂ）は、第１電荷転送手段がオン状態、第２電荷転送手段がオフ状態、第３電荷転送手段がオフ状態におけるＸ方向に沿った電位分布を示す模式図である。
【図１７】図１７（ａ）は、第１電荷転送手段がオフ状態、第２電荷転送手段がオフ状態、第３電荷転送手段がオフ状態における図１５のXVII−XVII方向に対応する第２の実施形態の変形例に係る光検出素子のＹ方向に沿った電位分布を示す模式図で、図１７（ｂ）は、第１電荷転送手段がオフ状態、第２電荷転送手段がオン状態、第３電荷転送手段がオン状態におけるＹ方向に沿った電位分布を示す模式図である。
【図１８】図１８（ａ）は、図１５のＸ−Ｙ平面における、第２の実施形態の変形例に係る光検出素子の第１電荷転送手段がオン状態、第２電荷転送手段がオフ状態、第３電荷転送手段がオフ状態のときの電位分布の等高線表示、図１８（ｂ）は、図１８（ａ）に対応する電位分布の３次元表示である。
【図１９】図１９（ａ）は、図１５のＸ−Ｙ平面における、第２の実施形態の変形例に係る光検出素子の第１電荷転送手段がオフ状態、第２電荷転送手段がオン状態、第３電荷転送手段がオン状態のときの電位分布の等高線表示、図１９（ｂ）は、図１９（ａ）に対応する電位分布の３次元表示である。
【図２０】本発明の第３の実施形態に係る光検出素子の主要部の概略を例示的に示す平面図である。
【図２１】図２１（ａ）は、第１電荷転送手段がオフ状態、第２電荷転送手段がオフ状態における図２０のXXI−XXI方向に対応する第３の実施形態に係る光検出素子のＸ方向に沿った電位分布を示す模式図で、図２１（ｂ）は、第１電荷転送手段がオン状態、第２電荷転送手段がオフ状態におけるＸ方向に沿った電位分布を示す模式図である。
【図２２】図２２（ａ）は、第１電荷転送手段がオフ状態、第２電荷転送手段がオフ状態における図２０のXXI−XXI方向に対応する第３の実施形態に係る光検出素子のＹ方向に沿った電位分布を示す模式図で、図２２（ｂ）は、第１電荷転送手段がオフ状態、第２電荷転送手段がオン状態におけるＹ方向に沿った電位分布を示す模式図である。
【図２３】図２３（ａ）は、図２０のＸ−Ｙ平面における、第３の実施形態に係る光検出素子の第２電荷転送手段がオフ状態、第１電荷転送手段がオン状態のときの電位分布の等高線表示、図２３（ｂ）は、図２３（ａ）に対応する電位分布の３次元表示である。
【図２４】図２４（ａ）は、図２０のＸ−Ｙ平面における、第３の実施形態に係る光検出素子の第１電荷転送手段がオフ状態、第２電荷転送手段がオン状態のときの電位分布の等高線表示、図２４（ｂ）は、図２４（ａ）に対応する電位分布の３次元表示である。
【図２５】本発明の第３の実施形態の第１変形例に係る光検出素子の主要部の概略を例示的に示す平面図である。
【図２６】本発明の第３の実施形態の第２変形例に係る光検出素子の主要部の概略を例示的に示す平面図である。
【図２７】本発明の第４の実施形態に係る光検出素子の主要部の概略を例示的に示す平面図である。
【図２８】図２８（ａ）は、第１電荷転送手段がオフ状態、第２電荷転送手段がオフ状態、第３電荷転送手段がオフ状態における図２７のXXVIII−XXVIII方向に対応する第４の実施形態に係る光検出素子のＸ方向に沿った電位分布を示す模式図で、図２８（ｂ）は、第１電荷転送手段がオン状態、第２電荷転送手段がオフ状態、第３電荷転送手段がオフ状態におけるＸ方向に沿った電位分布を示す模式図である。
【図２９】図２９（ａ）は、第１電荷転送手段がオフ状態、第２電荷転送手段がオフ状態、第３電荷転送手段がオフ状態における図２７のXXIX−XXIX方向に対応する第４の実施形態に係る光検出素子のＹ方向に沿った電位分布を示す模式図で、図２９（ｂ）は、第１電荷転送手段がオフ状態、第２電荷転送手段がオン状態、第３電荷転送手段がオン状態におけるＹ方向に沿った電位分布を示す模式図である。
【図３０】図３０（ａ）は、図２７のＸ−Ｙ平面における、第４の実施形態に係る光検出素子の第１電荷転送手段がオン状態、第２電荷転送手段がオフ状態、第３電荷転送手段がオフ状態のときの電位分布の等高線表示、図３０（ｂ）は、図３０（ａ）に対応する電位分布の３次元表示である。
【図３１】図３１（ａ）は、図２７のＸ−Ｙ平面における、第４の実施形態に係る光検出素子の第１電荷転送手段がオフ状態、第２電荷転送手段がオン状態、第３電荷転送手段がオン状態のときの電位分布の等高線表示、図３１（ｂ）は、図３１（ａ）に対応する電位分布の３次元表示である。
【図３２】本発明の第４の実施形態の第１変形例に係る光検出素子の主要部の概略を例示的に示す平面図である。
【図３３】本発明の第４の実施形態の第２変形例に係る光検出素子の主要部の概略を例示的に示す平面図である。
【図３４】本発明のその他の実施形態に係る光検出素子の主要部の概略を例示的に示す平面図である。
【図３５】先行技術に係る光検出素子の主要部の概略を示す平面図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の第１〜第４の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
当業者に周知のように、半導体における「第１導電型」とはｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは第１導電型の反対導電型を意味する。即ち、「第１導電型」がｐ型であれば「第２導電型」はｎ型であり、「第１導電型」がｎ型であれば「第２導電型」はｐ型である。以下の説明では、説明の便宜上、「第１導電型」がｐ型で「第２導電型」がｎ型であり、信号電荷や残留電荷等となる光電変換されたキャリアが電子である場合について議論するが、単なる選択の問題に過ぎない。本発明は斯かる説明の便宜上の選択に限定されるものではなく、「第１導電型」をｎ型、「第２導電型」をｐ型と定義して各部に印加する電圧の極性を逆にし、信号電荷や残留電荷等となるキャリアが正孔となる場合であっても、本発明の技術的思想が適用され同様な議論が可能であることは勿論である。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。
【００１３】
又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」は交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
【００１４】
更に、以下に示す第１〜第４の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、種々の光検出素子、この光検出素子を用いた高速動画像の撮像装置、高速現象をブレなく撮像するための静止画の撮像装置等の種々の固体撮像装置に適用可能である。又、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでなく、本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１５】
（第１の実施形態）
本発明の第１の実施形態に係る光検出素子は、図１に示すように、矩形（正方形）の等価撮像エリア１ａが平面パターンとして定義される第１導電型（ｐ型）の基体部１１ａと、等価撮像エリア１ａの外周の一辺（右辺）となる第１辺の一部に接続され、等価撮像エリア１ａからの電荷を転送するように、基体部１１ａの上部に埋め込まれた基体部１１ａよりも高不純物密度の第１導電型（ｐ型）の第１電荷転送チャネル２６と、第１辺に直交する等価撮像エリア１ａの第２辺の一部に接続され、第１電荷転送チャネル２６の電荷転送方向と直交する方向に等価撮像エリア１ａからの他の電荷を転送するように、基体部１１ａの上部に埋め込まれた基体部１１ａよりも高不純物密度の第１導電型（ｐ型）の第２電荷転送チャネル２８と、基体部１１ａの上部に選択的に埋め込まれた第２導電型（ｎ型）の電荷生成埋込領域１４ａとを備える。電荷生成埋込領域１４ａは、等価撮像エリア１ａの第１辺及び第２辺に平行な辺によって外周側の２辺が定義された三角形となる局所的な領域である。即ち、電荷生成埋込領域１４ａは、等価撮像エリア１ａの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がり、且つ等価撮像エリア１ａの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がる末広がりの平面パターンとなる部分を有する。
【００１６】
なお、図１〜図３では「基体部１１ａ」として、第１導電型（ｐ−−型）のシリコン（Ｓｉ）ウェハ等の半導体基板を用いる場合を例示しているが、バルクの半導体基板の代わりに、第１導電型の半導体基板上に、半導体基板よりも低不純物密度の第１導電型のエピタキシャル成長層を形成した２層構造を実現して、エピタキシャル成長層側を「第１導電型の基体部」として採用してもよい。或いは、第２導電型（ｎ型）の半導体基板上に設けた第１導電型（ｐ型）のエピタキシャル成長層を「第１導電型の基体部」として採用してもよい。
【００１７】
ｎ型の半導体基板上に、ｐｎ接合を形成するように、ｐ型のエピタキシャル成長層を形成すれば、長い波長の場合、入力光が第２導電型の半導体基板深くまで浸入するが、第２導電型の半導体基板で発生した光によるキャリアは、ｐｎ接合のビルトイン電位による電位障壁のため第１導電型のエピタキシャル成長層まで入って来られないので、第２導電型の半導体基板深くで発生したキャリアを積極的に捨てることができる。これによって、深い位置で発生したキャリアが拡散で戻ってきて、隣の画素に漏れ込むのを防ぐことが可能になる。これは特に、ＲＧＢのカラーフィルタが搭載された単板カラーのイメージセンサの場合に、色の混合を起こさないようにできる効果を奏する。
【００１８】
本発明の第１の実施形態に係る光検出素子においては、図２及び図３の断面図に示すように、基体部１１ａと、基体部１１ａの上部に所定の平面パターンで設けられた電荷生成埋込領域１４ａとのｐｎ接合でフォトダイオードを構成し、そのフォトダイオードによって光電変換して信号電荷を生成すると共に、その信号電荷（電子）を電荷生成埋込領域１４ａに蓄積する。本発明の「等価撮像エリア」とは実効的に撮像エリアとして機能する領域という意味である。例えば、図１で電荷生成埋込領域１４ａは直角三角形の領域として示され、フォトダイオードの物理的な平面パターンは直角三角形であるが、二点鎖線で示した等価撮像エリア１ａにおいて実効的に光信号が信号電荷に変換されている。即ち、等価撮像エリア１ａ中の電荷生成埋込領域１４ａが存在していない領域も撮像エリアとして機能している。
【００１９】
図１の平面パターンでは省略しているが、図２及び図３が示すように、電荷生成埋込領域１４ａを含む等価撮像エリア１ａの上面を覆うように、基体部１１ａより高不純物密度のｐ＋型のシールド層２５が設けられている。図２及び図３に示すように、シールド層２５は、基体部１１ａの表層側で電荷生成埋込領域１４ａの上面を覆う位置に配置されている。図１の平面パターンにおいて等価撮像エリア１ａ、第１電荷転送チャネル２６及び第２電荷転送チャネル２８が含まれる活性領域２１の内周に沿って、基体部１１ａの上部には基体部１１ａより高不純物密度で、ｐ型又はｐ−型のタブ領域１２が、図２及び図３に示すように更に設けられている。タブ領域１２は、図２の右上側に等価回路表示した読み出し用バッファアンプ等に必要な複数のトランジスタのそれぞれのｎ＋型ソース領域、ｎ＋型ドレイン領域、ｐ＋型コンタクト領域等が形成される。更に、固体撮像素子の画素として第１の実施形態に係る光検出素子が採用される場合には、タブ領域１２は他の画素との素子分離領域として用いられる。
【００２０】
図２のＸ方向断面図に示した第１電荷転送手段（２６，２７，３２ｂ）は、基体部１１ａの上部に電荷生成埋込領域１４ａ及びシールド層２５に隣接した第１電荷転送チャネル２６に設けられている。即ち、第１電荷転送手段（２６，２７，３２ｂ）は、ｐ型の半導体領域からなる第１電荷転送チャネル２６と、第１電荷転送チャネル２６上に配置されたゲート絶縁膜２７と、ゲート絶縁膜２７上に配置された第１転送ゲート電極３２ｂとを含んだ絶縁ゲート構造により、第１転送ゲート電極３２ｂに第１転送ゲート信号の電圧を伝達して図１に示したＸ方向のキャリアの転送の制御をする。基体部１１ａの上部に電荷生成埋込領域１４ａに隣接して設けられている第２電荷転送手段（２８，２７，３２ａ）は、図３のＹ方向断面図に示したように、ｐ型の半導体領域からなる第２電荷転送チャネル２８と、第２電荷転送チャネル２８上に配置されたゲート絶縁膜２７と、ゲート絶縁膜２７上に配置された第２転送ゲート電極３２ａとを含んだ絶縁ゲート構造により、第２転送ゲート電極３２ａに第２転送ゲート信号の電圧を伝達して図１のＹ方向のキャリアの転送の制御をする。
【００２１】
ゲート絶縁膜２７としては、基体部１１ａがＳｉであれば、ＭＯＳトランジスタのゲート構造に採用されているシリコン酸化膜（ＳｉＯ2膜）が好適であるが、シリコン酸化膜に限定されるものではなく、シリコン酸化膜以外のシリコン窒化膜（Ｓｉ3Ｎ4膜）等の種々の絶縁膜を用いることが可能である。例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層膜からなるＯＮＯ膜等の多層構造の絶縁膜でもよい。更には、ストロンチウム酸化物（ＳｒＯ）膜、アルミニウム酸化物（Ａｌ2Ｏ3）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ2Ｏ3）膜、ハフニウム酸化物（ＨｆＯ2）膜、ジルコニウム酸化物（ＺｒＯ2）膜、タンタル酸化物（Ｔａ2Ｏ5）膜、ビスマス酸化物（Ｂｉ2Ｏ3）膜等のストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等の単層膜若しくは多層膜が絶縁膜として使用可能である。又、基体部１１ａがＳｉである場合に限定されるものではなく、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）等の他の半導体材料でも構わない。
【００２２】
図２に示すように第１電荷転送手段（２６，２７，３２ｂ）の右側に隣接して、電荷生成埋込領域１４ａよりも高不純物密度で第２導電型（ｎ＋型）の半導体領域からなる電荷読出領域３１ｂが浮遊状態となるように設けられている。第１転送ゲート電極３２ｂに高（ハイ）レベルの電圧を印加すると、第１電荷転送チャネル２６内の電位が変化して第１電荷転送チャネル２６に反転チャネルが形成される。このため、電荷生成埋込領域１４ａにより生成された信号電荷等の第１電荷が、第１電荷転送チャネル２６を経由して電荷読出領域３１ｂへ転送される。図３に示すように第２電荷転送手段（２８，２７，３２ａ）に隣接して、電荷生成埋込領域１４ａよりも高不純物密度のｎ＋型の半導体領域からなる電荷排出領域３１ａが電荷排出用電源に接続されて設けられている。第２転送ゲート電極３２ａに高（ハイ）レベルの電圧を印加すると、第２電荷転送チャネル２８内の電位が変化して第２電荷転送チャネル２８に反転チャネルが形成される。このため、電荷生成埋込領域１４ａに生成された残留電荷等の第２電荷を、第２電荷転送チャネル２８を経由して電荷排出領域３１ａへ排出して電荷生成埋込領域１４ａ内をリセットすることができる。
【００２３】
図２に示すように、電荷読出領域３１ｂの右側と電荷生成埋込領域１４ａの左に位置する基体部１１ａの左側方向のタブ領域１２の上部には、ゲート絶縁膜２７より厚い素子分離絶縁膜１３の断面が露出している。同様に、図３でも電荷排出領域３１ａの右側と電荷生成埋込領域１４ａの左に位置する基体部１１ａの左側方向のタブ領域１２の上部には、ゲート絶縁膜２７より厚い素子分離絶縁膜１３の断面が露出している。素子分離絶縁膜１３もシリコン酸化膜で構成してもよく、シリコン酸化膜以外の他の絶縁膜で構成してもよい。図１に示した活性領域２１の平面パターンから推定できるように、素子分離絶縁膜１３は閉じた多角形のトポロジーとして、 等価撮像エリア１ａ、第１電荷転送チャネル２６及び第２電荷転送チャネル２８を含む活性領域２１の外周に内接しているので、図２及び図３のそれぞれの両側２箇所に分離して露出している素子分離絶縁膜１３は、図２及び図３のそれぞれの紙面の裏側で連続している。
【００２４】
図２に示すように、光検出素子の電荷読出領域３１ｂには、読み出し用バッファアンプを構成する増幅トランジスタＴＡi,jのゲート電極が接続されている。増幅トランジスタＴＡi,jのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の選択トランジスタＴＳi,jのドレイン電極に接続されている。選択トランジスタＴＳi,jのソース電極は、読出信号線Ｂjに接続され、ゲート電極には水平ラインの選択用制御信号Ｓ(i)が与えられる。選択用制御信号Ｓ(i)を高レベルにすることにより、選択トランジスタＴＳi,jが導通する。なお、読出信号線Ｂjは、図示を省略した電流源に接続されている。増幅トランジスタＴＡi,jのソース電位、すなわち、読出信号線Ｂjの電位は、この電流源に接続された読出信号線Ｂjに電流が流れる際、電荷読出領域３１ｂの電位、すなわち増幅トランジスタＴＡi,jのゲート電位に対応する電位に定まる。
【００２５】
更に、電荷読出領域３１ｂには、読み出し用バッファアンプを構成するリセットトランジスタＴＲi,jのソース電極が接続されている。リセットトランジスタＴＲi,jのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒ(i)が与えられる。リセット信号Ｒ(i)を高レベルにして、電荷読出領域３１ｂに蓄積された電荷を吐き出し、電荷読出領域３１ｂをリセットする。図２では読み出し用バッファアンプを構成する増幅トランジスタＴＡi,j、選択トランジスタＴＳi,j及びリセットトランジスタＴＲi,jを等価回路表示しているが、実際にはｐ−型のタブ領域１２の上部の電荷読出領域３１ｂの近傍に、増幅トランジスタＴＡi,j、選択トランジスタＴＳi,j及びリセットトランジスタＴＲi,jのソース領域及びドレイン領域が設けられるが、図示を省略している。このソース領域及びドレイン領域の配置にともなって、それぞれがＭＯＳトランジスタを構成するように、対応するゲート配線がソース領域とドレイン領域の間を通過するように配線される。又、多層配線技術によって、読出信号線Ｂj等の配線も設けられる。
【００２６】
図１〜図３に示した第１の実施形態に係る光検出素子の構造について、電位分布をデバイスシミュレータで計算した結果を図４〜図８に示す。図４（ａ）は、図２に対応するＸ方向切断面の電荷蓄積時の電位分布である。第１転送ゲート信号の電圧を低レベルにして第１電荷転送手段（２６，２７，３２ｂ）をオフ状態にした場合の電位分布を図４（ａ）に示す。基体部１１ａと電荷生成埋込領域１４ａが構成するフォトダイオードＰＤの領域に相当する位置に電子に対する電位が低い電位の池（以下において「電位池」という。）が構成され、図４（ａ）の横軸に示した水平位置（Ｘ方向）を右側に進んだ電荷読出領域３１ｂの位置Ｄ1i,jに、フォトダイオードＰＤの電位池よりも電子に対する電位が深い電位井戸が構成されている。第１電荷転送手段（２６，２７，３２ｂ）がオフ状態のときには、フォトダイオードＰＤと電荷読出領域３１ｂの位置Ｄ1i,jの間の第１電荷転送手段（２６，２７，３２ｂ）の位置Ｇ1i,jに、電位井戸よりも電子に対する電位が高い電位障壁が形成されている。
【００２７】
第１転送ゲート信号の電圧を高レベルにして第１電荷転送手段（２６，２７，３２ｂ）をオン状態にした場合の水平方向（Ｘ方向）の電位分布を図４（ｂ）に示す。第１電荷転送手段（２６，２７，３２ｂ）をオン状態のとき、図４（ａ）のようにフォトダイオードＰＤの領域に生じていた電位池の周りの一部の電位障壁の高さが図４（ｂ）に示すように減少して、フォトダイオードＰＤと電荷読出領域３１ｂの間に電位バリアが形成されないバリアレスの電位分布になる。この電位分布は、図４（ｂ）の破線の円ＳG1で示した箇所が変曲点となるように、水平方向（Ｘ方向）に沿って右側に進むに従い、単調に減少して、電荷読出領域３１ｂに至る電位分布となる。この結果、フォトダイオードＰＤが生成した第１電荷を、極値を有しないように、なだらかに減少するバリアレス電位分布の電荷転送経路が実現され、第１電荷転送手段（２６，２７，３２ｂ）が電荷読出領域３１ｂに第１電荷を転送することができる。したがって、なだらかな電位分布の電荷転送経路に沿うことにより、フォトダイオードＰＤから第１電荷転送チャネル２６を経由して電荷読出領域３１ｂへ流れる第１電荷の転送が阻害されないので、スムーズな読み出しが可能になる。すなわち、低電圧動作であっても残像現象が起こりにくくなる。
【００２８】
図５（ａ）は、図３に対応するＹ方向切断面の電荷蓄積時の電位分布で、第２転送ゲート信号の電圧を低レベルにして第２電荷転送手段（２８，２７，３２ａ）をオフ状態にした場合の電位分布が図５（ａ）である。フォトダイオードＰＤの領域に相当する位置に電子に対する電位池が構成され、図５（ａ）の横軸に示した水平位置（Ｙ方向）を右側に進んだ電荷排出領域３１ａの位置Ｄ2i,jに、フォトダイオードＰＤの電位池よりも電子に対する電位が深い電位井戸が構成されている。第２電荷転送手段（２８，２７，３２ａ）がオフ状態のときには、フォトダイオードＰＤと電荷排出領域３１ａの位置Ｄ2i,jの間の第２電荷転送手段（２８，２７，３２ａ）の位置Ｇ2i,jに、電位井戸よりも電子に対する電位が高い電位障壁が形成されている。
【００２９】
第２転送ゲート信号の電圧を高レベルにして第２電荷転送手段（２８，２７，３２ａ）をオン状態にした場合の水平方向（Ｙ方向）の電位分布を図５（ｂ）に示す。第２電荷転送手段（２８，２７，３２ａ）をオン状態のとき、図５（ａ）のようにフォトダイオードＰＤの電位池の周りの他の一部に生じていた電位障壁の高さが図５（ｂ）に示すように減少して、フォトダイオードＰＤと電荷排出領域３１ａの間に電位バリアが形成されないバリアレスの電位分布になる。この電位分布は、図５（ｂ）の破線の円ＳG2で示した箇所が変曲点となるように、水平方向（Ｙ方向）に沿って右側に進むに従い、単調に減少して、電荷排出領域３１ａに至る電位分布となる。この結果、フォトダイオードＰＤが生成した残留電荷等の第２電荷をバリアレスに極値を有しないようになだらかに減少する電位分布の電荷排出経路が実現され、第２電荷転送手段（２８，２７，３２ａ）が電荷排出領域３１ａに第２電荷を転送することができる。したがって、なだらかな電位分布の電荷排出経路に沿うことにより、フォトダイオードＰＤから第２電荷転送チャネル２８を経由して電荷排出領域３１ａへ流れる第２電荷の排出が阻害されないので、スムーズ且つ完全な電荷排出が可能になる。すなわち、低電圧動作であっても残像現象が起こりにくくなる。
【００３０】
図６（ａ）は図１のＸ−Ｙ平面における電位分布の等高線表示で、第２転送ゲート信号の電圧を低レベルにして第２電荷転送手段（２８，２７，３２ａ）Ｇ2i,jをオフ状態にし、第１転送ゲート信号の電圧を高レベルにして第１電荷転送手段（２６，２７，３２ｂ）Ｇ1i,jをオン状態にしたときの電位分布を示す。図６（ｂ）は図６（ａ）に対応して、第２電荷転送手段（２８，２７，３２ａ）Ｇ2i,jがオフ状態、第１電荷転送手段（２６，２７，３２ｂ）Ｇ1i,jがオン状態のときの電位分布の３次元表示である。既に図４（ｂ）を用いて説明したとおり、図６（ｂ）のＸ方向に沿って右下側に進むに従い、電子に対する電位が単調に減少して、電荷読出領域３１ｂの電位井戸に至る３次元電位分布となることが分かる。第２電荷転送手段（２８，２７，３２ａ）Ｇ2i,jがオフ状態、第１電荷転送手段（２６，２７，３２ｂ）Ｇ1i,jがオン状態のときは、フォトダイオードＰＤが生成した第１電荷が、極値を有しないで減少するなだらかなバリアレス電位分布となった電荷転送経路を経由して、フォトダイオードＰＤから電荷読出領域３１ｂへ第１電荷がスムーズに転送されるので、低電圧動作であっても残像現象が起こりにくくなることが分かる。
【００３１】
図７（ａ）は図１のＸ−Ｙ平面における電位分布の等高線表示で、第１転送ゲート信号の電圧を低レベルにして第１電荷転送手段（２６，２７，３２ｂ）Ｇ1i,jをオフ状態にし、第２転送ゲート信号の電圧を高レベルにして第２電荷転送手段（２８，２７，３２ａ）Ｇ2i,jをオン状態にしたときの電位分布を示す。図７（ｂ）は図７（ａ）に対応した電位分布であり、第１電荷転送手段（２６，２７，３２ｂ）Ｇ1i,jがオフ状態、第２電荷転送手段（２８，２７，３２ａ）Ｇ2i,jがオン状態のときの電位分布の３次元表示である。既に図５（ｂ）を用いて説明したとおり、図７（ｂ）のＹ方向に沿って右下側に進むに従い、電子に対する電位が単調に減少して、電荷排出領域３１ａの電位井戸に至る３次元電位分布となることが分かる。第１電荷転送手段（２６，２７，３２ｂ）Ｇ1i,jがオフ状態、第２電荷転送手段（２８，２７，３２ａ）Ｇ2i,jがオン状態のときは、フォトダイオードＰＤが生成した第２電荷が、極値を有しないで減少するなだらかなバリアレス電位分布となった電荷排出経路を経由して、フォトダイオードＰＤから電荷排出領域３１ａへ第２電荷がスムーズ且つ完璧に排出されるので、低電圧動作であっても残像現象が起こりにくくなることが分かる。
【００３２】
ここで、図３５に示した先行技術を比較例として再掲するが、図３５に示した比較例に係る光検出素子においては、正方形の等価撮像エリアの全面を占有するように正方形の電荷生成埋込領域１１４が基体部１１の上部に埋め込まれている。図８（ａ）はこの比較例に係る光検出素子におけるＸ−Ｙ平面における電位分布の等高線表示である。即ち、図８（ａ）は図３５の第１転送ゲート電極３２ｂに印加する第１転送ゲート信号の電圧を低レベルにして第１電荷転送手段Ｇ1をオフ状態にし、第２転送ゲート電極３２ａに印加する第２転送ゲート信号の電圧を高レベルにして第２電荷転送手段Ｇ2をオン状態にしたときの電位分布を示す。
【００３３】
図８（ｂ）は図８（ａ）に対応して、比較例に係る光検出素子の第１電荷転送手段Ｇ1がオフ状態、第２電荷転送手段Ｇ2がオン状態のときの電位分布の３次元表示である。図９に比較例に係る光検出素子の水平方向（Ｙ方向）の電位分布を示したとおり、図３５に示した比較例の場合は、図８（ｂ）のＹ方向に沿って右下側に進むに従い、電子に対する電位は単調に減少しないで瘤部となる電位障壁を残して電荷排出領域３１ａの電位井戸に至る３次元電位分布となることが分かる。比較例に係る光検出素子の第１電荷転送手段Ｇ1がオフ状態、第２電荷転送手段Ｇ2がオン状態のときは、フォトダイオードＰＤが生成した第１電荷が、第２電荷転送手段Ｇ2の位置に上に凸となる極値を有している。このため、比較例に係る光検出素子においては、バリアレス電位分布とはなり得ず、瘤部となる電位障壁が発生した電荷排出経路を経由しているため、フォトダイオードＰＤから電荷排出領域３１ａへの第２電荷の排出を完璧に行うのが困難である。よって、比較例に係る光検出素子では残像が起こることが分かる。
【００３４】
以上のように、第１の実施形態に係る光検出素子によれば、低電圧、超高速駆動、大面積でも残像現象が起きにくく、且つ電荷転送がスムーズで、ＣＩＳの画素として好適な半導体素子が提供できる。このため、図示を省略するが、画素アレイ部と周辺回路部とを同一の半導体チップ上にモノリシックに集積化し、この画素アレイ部には、図１に要部の概略を示した光検出素子を画素Ｘi,j（ｉ＝１〜ｎ；ｊ＝１〜ｍ：ｎ，ｍはそれぞれ整数である。）として用い、この画素Ｘi,jの多数個を２次元マトリクス状に配列すれば、本発明の第１の実施形態に係る固体撮像装置（２次元イメージセンサ）が実現できることは、当業者であれば容易に理解できるはずである。
【００３５】
２次元マトリクス状の画素Ｘi,jの配列は、基体部１１ａを共通の半導体領域としてモノリシックに集積化すればよい。それぞれが共通の基体部１１ａを備える画素Ｘi,jは、それぞれの活性領域２１の中に等価撮像エリア１ａと、等価撮像エリア１ａに連続した第１電荷転送チャネル２６及び第２電荷転送チャネル２８と、第１電荷転送チャネル２６に隣接した画素内回路領域を有する。画素内回路領域には、図２に示したような読み出し用バッファアンプ等が集積化される。Ｓｉを基体部１１ａの材料としてＣＩＳに用いる場合は、読み出し用バッファアンプを構成している増幅トランジスタＴＡi,j、選択トランジスタＴＳi,j及びリセットトランジスタＴＲi,j等は、それぞれ、ＭＯＳトランジスタ等によって構成することが可能である。２次元イメージセンサを構成するためには、等価撮像エリア１ａは、例えば図１に示したような正方形状の形状が稠密配置に好適であり、等価撮像エリア１ａは活性領域２１の一部に規定される。この場合は、１チップ上に、正方形状の等価撮像エリア１ａが２次元マトリクス状に配列されることになる。第１の実施形態に係る固体撮像装置によれば、低電圧、超高速駆動、画素サイズが大面積でも残像現象が起きにくく、各画素内での電荷転送のスムーズなＣＩＳが提供できる。
【００３６】
−−第１の実施形態に係る光検出素子の製造方法−−
次に、図１０（ａ）〜図１２（ｆ）を参照して、第１の実施形態に係る光検出素子の製造方法の一例を説明する：
まず、「基体部１１ａ」の母材として、ｐ−−型のＳｉ基板（ウェハ）１１SUBを用意する。そして、Ｓｉ基板１１SUBの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いて反応性イオンエッチング（ＲＩＥ）等でＵ溝を掘る。そして、フォトレジスト膜を除去して、減圧化学気相成長（ＣＶＤ）法等により酸化膜等の絶縁膜をＵ溝に埋め込み、図１０（ａ）に示すようなシャロウ・トレンチ・アイソレーション（ＳＴＩ）構造を実現する。このＳＴＩ構造によって、Ｓｉ基板１１SUBの上部に素子分離絶縁膜１３が、図１に示した活性領域２１を定義するように形成される。絶縁膜をＵ溝に埋め込んだ後、必要に応じて化学的機械研磨（ＣＭＰ）等による平坦化工程を加えても良い。
【００３７】
Ｕ溝に素子分離絶縁膜１３を埋め込む際に、Ｓｉ基板１１SUBの表層を熱酸化しても良いが、この場合は、熱酸化工程の後に平坦化工程を加えてＳＴＩ構造を実現するのが好ましい。或いは、Ｓｉ基板１１SUBの表面にバッファ酸化膜を介してＳｉ3Ｎ4膜をＣＶＤ法等により形成したのち、フォトリソグラフィ技術とドライエッチングでＳｉ3Ｎ4膜を活性領域２１に残して選択酸化するＬＯＣＯＳ法で素子分離絶縁膜１３を形成してもよい。その後、Ｓｉ基板１１SUBの上面に新たなフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、タブ領域１２を形成する領域にホウ素（Ｂ+）等のｐ型を呈する不純物イオンを素子分離絶縁膜１３よりも深い投影飛程となる加速電圧で注入する。ウェット処理等によりフォトレジスト膜を除去した後、熱処理を行い、注入された不純物イオンの活性化と、活性化された不純物元素の熱拡散を行い、図１０（ｂ）に示すように、Ｓｉ基板１１SUBの上部にＳｉ基板１１SUBよりも高不純物密度のｐ型のタブ領域１２を、素子分離絶縁膜１３の下の所定の拡散深さまで形成する。
【００３８】
なお、先に、図１０（ｂ）に示したようなＳｉ基板１１SUBの上部にｐ型のタブ領域１２を所定の拡散深さまで形成した後に、Ｕ溝を形成して素子分離絶縁膜１３を埋め込み、図１０（ａ）に示したＳＴＩ構造をその後実現する順番でも構わない。先に、図１０（ｂ）に示したｐ型のタブ領域１２形成のための不純物イオンを注入する順序において、素子分離絶縁膜１３の形成にＬＯＣＯＳ法等の熱酸化工程を用いる場合には、上述したイオン注入後の活性化のための熱処理を熱酸化工程で代用し、更にその後、素子分離絶縁膜１３の下の所定の拡散深さまで形成する熱処理を追加してもよい。
【００３９】
次に、Ｓｉ基板１１SUBの上面にフォトレジスト膜を塗布する。そして、フォトリソグラフィ技術を用いて、等価撮像エリアの全体を露出する大きな窓部を有するように、フォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用い、等価撮像エリアの全面に図１１（ｃ）に示すように、Ｂ+等のｐ型を呈する不純物イオンを注入する（この段階で不純物イオンは活性化されていないが、図１１（ｃ）には、仮想的な第１電荷転送チャネル２６を破線で図示している。）。図１１（ｃ）は図１のII−II方向から見た断面図に相当する箇所を例示しているので、紙面の奥に位置する箇所は図１１（ｃ）の断面上には見えないが、第２電荷転送チャネル２８も同様に活性化されていない仮想的な領域として、紙面の奥に形成される。
【００４０】
更に、ｐ型を呈する不純物イオンの注入用マスクを除去した後、Ｓｉ基板１１SUBの上面に新たなフォトレジスト膜を塗布する。フォトリソグラフィ技術を用いて新たなフォトレジスト膜をパターニングする。パターニングされた新たなフォトレジスト膜をマスクとして用いて、砒素（Ａｓ+）や燐（Ｐ+）等のｎ型を呈する不純物イオンを、第１電荷転送チャネル２６及び第２電荷転送チャネル２８より深い射影飛程となるように注入する。その後、ウェット処理等によりフォトレジスト膜を除去する。その後の熱処理により、注入された不純物イオンの活性化と、活性化された不純物元素の熱拡散を行い、図１１（ｄ）に示すように、Ｓｉ基板１１SUBの上部にｎ型の電荷生成埋込領域１４ａをタブ領域１２より浅く形成する。このとき第１電荷転送チャネル２６及び第２電荷転送チャネル２８も活性化されるので、図１１（ｄ）は実線で第１電荷転送チャネル２６を表現している。
【００４１】
次に、Ｓｉ基板１１SUBの表面を熱酸化して、Ｓｉ基板１１SUBの表面にゲート絶縁膜２７を形成する。更に、ＣＶＤ法等により、ゲート絶縁膜２７上に不純物が添加されていないノンドープ・ポリシリコン膜（NDPOS膜）を堆積する。そしてNDPOS膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いて、NDPOS膜の所望の部分を露出するパターンを形成する。このフォトレジスト膜をマスクとしてNDPOS膜に、ｎ型を呈する不純物イオンを選択的に注入し、NDPOS膜の所定の一部をｎ型不純物が添加されたドープド・ポリシリコン層（DOPOS層）に変換する。なお、図１１（ｄ）には表現されていないが、同様にｐ型を呈する不純物イオンを選択的に注入し、NDPOS膜の他の一部をｐ型不純物が添加されたドープド・ポリシリコン層（DOPOS層）に変換する工程が必要に応じて加わってもよい。更に、フォトリソグラフィ技術及びＲＩＥ等のドライエッチング等により、図１１（ｄ）に示すように、DOPOS層及びゲート絶縁膜２７の一部を選択的に除去して第１転送ゲート電極３２ｂ及び第２転送ゲート電極３２ａのパターンを形成する。なお、図１１（ｄ）は図１のII−II方向から見た断面図に相当する箇所を例示しているので、図１１（ｄ）においては第２転送ゲート電極３２ａは紙面の奥に位置しており、図１１（ｄ）の断面上には見えない。
【００４２】
第１転送ゲート電極３２ｂ及び第２転送ゲート電極３２ａのパターンの形成に用いたフォトレジスト膜を除去後、Ｓｉ基板１１SUBの上面にフォトレジスト膜を新たに塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜と、第１転送ゲート電極３２ｂ及び第２転送ゲート電極３２ａをマスクの一部として用いて、シールド層２５が形成される予定の領域にＢ+等のｐ型を呈する不純物イオンを注入する。DOPOS層からなる第１転送ゲート電極３２ｂ及び第２転送ゲート電極３２ａをイオン注入用マスクの一部として用いる自己整合工程の場合は、ｎ＋型の電荷読出領域３１ｂ及び電荷排出領域３１ａの形成のためのｎ型を呈する不純物イオンのドーズ量よりも、シールド層２５を形成用のｐ型を呈する不純物イオンのドーズ量を低くして、第１転送ゲート電極３２ｂ及び第２転送ゲート電極３２ａの伝導型が反転しないようにすれば良い。或いは自己整合工程を用いず、マスク合わせによって、シールド層２５を選択的に形成しても良い。ウェット処理等によりイオン注入マスクとして用いたフォトレジスト膜を除去する。なお、殆どの箇所で線が重なるため図１２（ｅ）は、ｐ＋型のシールド層２５を実線で表現している。図１２（ｅ）の段階での、実際のｐ＋型のシールド層２５は、その後の熱処理が未だ不実施の状態なので、注入された不純物イオンが活性化されていない仮想的な領域である。
【００４３】
次に、Ｓｉ基板１１SUBの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜と、DOPOS層からなる第１転送ゲート電極３２ｂ及び第２転送ゲート電極３２ａをマスクとして用いて、電荷読出領域３１ｂ及び電荷排出領域３１ａを形成する領域に、Ａｓ+やＰ+等のｎ型を呈する不純物イオンを、自己整合的に注入する。その後、ウェット処理等によりフォトレジスト膜を除去する。そして、その後の熱処理により、注入された不純物イオンの活性化と、活性化された不純物元素の熱拡散を行い、図１２（ｆ）に示すように、ｐ＋型のシールド層２５、ｎ＋型の電荷読出領域３１ｂ及び電荷排出領域３１ａを自己整合工程（ゲートセルフアライン工程）で形成する。図１２（ｆ）は図１のII−II方向から見た断面図に相当する箇所を例示しているので、図１２（ｆ）においては電荷排出領域３１ａは紙面の奥に位置しており、図１２（ｆ）の断面上には見えない。この結果、図１〜図３に示した第１の実施形態に係る光検出素子のフォトダイオード部分を中心とした一部の構造が完成する。
【００４４】
実際には、図２に示した読み出し用バッファアンプを構成する増幅トランジスタＴＡi,j、選択トランジスタＴＳi,j及びリセットトランジスタＴＲi,jがタブ領域１２の上部に形成される。よって、増幅トランジスタＴＡi,j、選択トランジスタＴＳi,j及びリセットトランジスタＴＲi,jのソース領域、ドレイン領域、ゲート配線を形成する工程等は、フォトダイオード部分のｎ型領域の形成工程や第１転送ゲート電極３２ｂの形成工程等と同時に進行する工程となる。よって、フォトリソグラフィ技術に用いられるフォトマスクのパターンは、図１０（ａ）〜図１２（ｆ）の説明から予測できるものよりも複雑なパターンである。更に、図１〜図３に示した画素Ｘi,jを多数個、２次元マトリクス状に配列した固体撮像装置（２次元イメージセンサ）の場合には、読出信号線Ｂj等を配線するための、多層配線技術に必要な層間絶縁膜の形成工程やパッシベーション膜の形成工程も追加されることは当業者には自明である。
【００４５】
以上説明したように、第１の実施形態に係る光検出素子の製造方法によれば、工程数やフォトマスクの枚数を増やすことなく、残像を無くし又は低減させ、且つ、感度・リニアリティ・飽和等の特性劣化を抑制可能な光検出素子が実現可能となる。よって第１の実施形態に係る光検出素子の製造方法により画素Ｘi,jを実現し、この画素Ｘi,jを複数配列する半導体集積回路の製造技術に採用すれば、周辺回路の製造プロセスに調和した固体撮像装置の製造方法が提供できることも当業者に自明である。
【００４６】
（第２の実施形態）
本発明の第２の実施形態に係る光検出素子は、図１３に示すように、矩形（正方形）の等価撮像エリア１ｂが平面パターンとして定義されるｐ型の基体部１１ｂと、等価撮像エリア１ｂの外周の一辺（右辺）となる第１辺の一部に接続され、等価撮像エリア１ｂからの電荷を転送するように、基体部１１ｂの上部に埋め込まれた基体部１１ｂよりも高不純物密度のｐ型の第１電荷転送チャネル２６と、第１辺に直交する等価撮像エリア１ｂの第２辺（上辺）の一部に接続され、第１電荷転送チャネル２６の電荷転送方向と直交する方向に等価撮像エリア１ｂからの他の電荷を転送するように、基体部１１ｂの上部に埋め込まれた基体部１１ｂよりも高不純物密度のｐ型の第２電荷転送チャネル２８と、第２辺に平行に対向する等価撮像エリア１ｂの第３辺（下辺）の一部に接続され、第２電荷転送チャネル２８の電荷転送方向と反対方向に等価撮像エリア１ｂからの更に他の電荷を転送するように、基体部１１ｂの上部に埋め込まれた基体部１１ｂよりも高不純物密度のｐ型の第３電荷転送チャネル２９と、基体部１１ｂの上部に選択的に埋め込まれたｎ型の電荷生成埋込領域１４ｂを備える。
【００４７】
電荷生成埋込領域１４ｂは、等価撮像エリア１ｂの第１辺、第２辺及び第３辺のそれぞれに平行な辺によって外周側の３辺が定義されたＶ字ブロック状の局所的な領域である。即ち、電荷生成埋込領域１４ｂは、等価撮像エリア１ｂの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がり、且つ等価撮像エリア１ｂの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がり、更に、等価撮像エリア１ｂの第３辺に直交する方向の幅の総和が第３電荷転送チャネル２９に近づくに従い広がる末広がりの平面パターンとなる部分を有する。
【００４８】
図１３では、電荷生成埋込領域１４ｂを正方形の等価撮像エリア１ｂの左側から３角形で切り欠いたＶ字ブロック状の局所的な領域として示しているが、図１５に示す第２の実施形態の変形例に係る光検出素子のような電荷生成埋込領域１４ｃの平面パターンでも構わない。図１５に示す変形例に係る光検出素子の電荷生成埋込領域１４ｃでは、正方形の等価撮像エリア１ｃの左側から５段の階段状の段差部で二股を構成するように切り欠いた形状の局所的な領域として電荷生成埋込領域１４ｃを示している。図１５に示す変形例に係る光検出素子のような電荷生成埋込領域１４ｃのトポロジーであっても、等価撮像エリア１ｃの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がり、且つ等価撮像エリア１ｃの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がり、更に、等価撮像エリア１ｃの第３辺に直交する方向の幅の総和が第３電荷転送チャネル２９に近づくに従い広がる末広がりの平面パターンとなる部分が備えられている。
【００４９】
第１の実施形態に係る光検出素子で説明したのと同様に、図１３では「基体部１１ｂ」として、ｐ−−型のＳｉウェハ等の半導体基板を用いる場合を想定しているが、バルクの半導体基板の代わりに、第１導電型の半導体基板上に、半導体基板よりも低不純物密度の第１導電型のエピタキシャル成長層を形成した２層構造を実現して、エピタキシャル成長層側を「第１導電型の基体部」として採用してもよい。或いは、ｎ型の半導体基板上に設けたｐ型のエピタキシャル成長層を「第１導電型の基体部」として採用してもよい。図１５に示した「基体部１１ｃ」についても同様である。
【００５０】
断面構造の図示を省略しているが、第２の実施形態に係る光検出素子においては、既に図２及び図３の断面図に示した構造と同様に、基体部１１ｂと、基体部１１ｂの上部に所定の平面パターンで設けられた電荷生成埋込領域１４ｂとのｐｎ接合でフォトダイオードを構成し、そのフォトダイオードによって光電変換して信号電荷等となる第１電荷を生成すると共に、その第１電荷（電子）を電荷生成埋込領域１４ｂに蓄積する。図１５に示した第２の実施形態の変形例に係る光検出素子においても、基体部１１ｃと、基体部１１ｃの上部に所定の平面パターンで設けられた電荷生成埋込領域１４ｃとのｐｎ接合でフォトダイオードを構成し、そのフォトダイオードによって光電変換して第１電荷を生成すると共に、その第１電荷（電子）を電荷生成埋込領域１４ｃに蓄積する。既に第１の実施形態で説明したとおり、本発明の「等価撮像エリア」とは実効的に撮像エリアとして機能する領域という意味である。例えば、図１３で電荷生成埋込領域１４ｂはＶ字ブロック状の形状の領域として示され、フォトダイオードの物理的な平面パターンはＶ字ブロック状の形状であるが、二点鎖線で示した等価撮像エリア１ｂにおいて実効的に光信号が第１電荷に変換されている。即ち、等価撮像エリア１ａ中の電荷生成埋込領域１４ｂが存在していない左側から３角形で切り欠いた部分の領域も撮像エリアとして機能している。
【００５１】
図１３の平面パターンでは省略しているが、第１の実施形態に係る光検出素子で説明したのと同様に、電荷生成埋込領域１４ｂを含む等価撮像エリア１ｂの上面を覆うように、基体部１１ｂより高不純物密度のｐ＋型のシールド層が設けられている。図１３の平面パターンにおいて等価撮像エリア１ｂ、第１電荷転送チャネル２６、第２電荷転送チャネル２８及び第３電荷転送チャネル２９が含まれる活性領域２１の内周に沿って、基体部１１ｂの上部には基体部１１ｂより高不純物密度で、ｐ型又はｐ−型のタブ領域が、図２及び図３に示した構造と同様に更に設けられている。
【００５２】
同様に、第２の実施形態の変形例に係る光検出素子においても、電荷生成埋込領域１４ｃを含む等価撮像エリア１ｃの上面を覆うように、基体部１１ｃより高不純物密度のｐ＋型のシールド層が設けられている。図１５の第２の実施形態の変形例に係る光検出素子の平面パターンにおいて等価撮像エリア１ｃ、第１電荷転送チャネル２６、第２電荷転送チャネル２８及び第３電荷転送チャネル２９が含まれる活性領域２１の内周に沿って、基体部１１ｃの上部には基体部１１ｃより高不純物密度で、ｐ型又はｐ−型のタブ領域が更に設けられている。
【００５３】
タブ領域は、既に図２の右上側に等価回路表示した回路図と同様な読み出し用バッファアンプ等に必要な複数のトランジスタのそれぞれのｎ＋型ソース領域、ｎ＋型ドレイン領域、ｐ＋型コンタクト領域等が形成される。更に、固体撮像素子の画素として第２の実施形態に係る光検出素子が採用される場合には、タブ領域は他の画素との素子分離領域として用いられる。
【００５４】
断面図を省略しているが、図２に示した断面構造と同様に、第１電荷転送手段（２６，３２ｂ）は、基体部１１ｂの上部に電荷生成埋込領域１４ｂ及びシールド層に隣接した第１電荷転送チャネル２６に設けられている。即ち、第１電荷転送手段（２６，３２ｂ）は、ｐ型の半導体領域からなる第１電荷転送チャネル２６と、第１電荷転送チャネル２６上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第１転送ゲート電極３２ｂとを含んだ絶縁ゲート構造により、第１転送ゲート電極３２ｂに第１転送ゲート信号の電圧を伝達して第１電荷転送チャネル２６のキャリアの転送の制御をする。
【００５５】
基体部１１ｂの上部に電荷生成埋込領域１４ｂに隣接して設けられている第２電荷転送手段（２８，３２ａ）は、図１３のＹ方向断面構造と同様に、ｐ型の半導体領域からなる第２電荷転送チャネル２８と、第２電荷転送チャネル２８上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第２転送ゲート電極３２ａとを含んだ絶縁ゲート構造により、第２転送ゲート電極３２ａに第２転送ゲート信号の電圧を伝達して第２電荷転送チャネル２８のキャリアの転送の制御をする。
【００５６】
基体部１１ｂの上部に電荷生成埋込領域１４ｂに隣接して設けられている第３電荷転送手段（２９，３２ｃ）は、ｐ型の半導体領域からなる第３電荷転送チャネル２９と、第３電荷転送チャネル２９上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第３転送ゲート電極３２ｃとを含んだ絶縁ゲート構造により、第３転送ゲート電極３２ｃに第３転送ゲート信号の電圧を伝達して第３電荷転送チャネル２９のキャリアの転送の制御をする。図１５に示した第２の実施形態の変形例に係る光検出素子の第１電荷転送手段（２６，３２ｂ）、第２電荷転送手段（２８，３２ａ）及び第３電荷転送手段（２９，３２ｃ）の断面構造についても同様である。
【００５７】
図１３及び図１５に示すように第１電荷転送手段（２６，３２ｂ）の右側に隣接して、電荷生成埋込領域１４ｂよりも高不純物密度でｎ＋型の半導体領域からなる電荷読出領域３１ｂが浮遊状態となるように設けられている。第１転送ゲート電極３２ｂに高（ハイ）レベルの電圧を印加すると、第１電荷転送チャネル２６内の電位が変化して第１電荷転送チャネル２６に反転チャネルが形成される。このため、電荷生成埋込領域１４ｂにより生成された第１電荷が、第１電荷転送チャネル２６を経由して電荷読出領域３１ｂへ転送される。
【００５８】
図１３及び図１５に示すように第２電荷転送手段（２８，３２ａ）に隣接して、電荷生成埋込領域１４ｂよりも高不純物密度のｎ＋型の半導体領域からなる第１電荷排出領域３１ａが電荷排出用電源に接続されて設けられている。第２転送ゲート電極３２ａに高（ハイ）レベルの電圧を印加すると、第２電荷転送チャネル２８内の電位が変化して第２電荷転送チャネル２８に反転チャネルが形成される。このため、電荷生成埋込領域１４ｂに生成された他の信号電荷、又は残留電荷等となる第２電荷を、第２電荷転送チャネル２８を経由して第１電荷排出領域３１ａへ排出して電荷生成埋込領域１４ｂ内をリセットすることができる。
【００５９】
図１３及び図１５に示すように第３電荷転送手段（２９，３２ｃ）に隣接して、電荷生成埋込領域１４ｂよりも高不純物密度のｎ＋型の半導体領域からなる第２電荷排出領域３１ｃが電荷排出用電源に接続されて設けられている。第３転送ゲート電極３２ｃに高（ハイ）レベルの電圧を印加すると、第３電荷転送チャネル２９内の電位が変化して第３電荷転送チャネル２９に反転チャネルが形成されるので、電荷生成埋込領域１４ｂの第２電荷を、第３電荷転送チャネル２９を経由して第２電荷排出領域３１ｃへ排出して電荷生成埋込領域１４ｂ内をリセットすることができる。
【００６０】
図２に示した構造と同様に、光検出素子の電荷読出領域３１ｂには、読み出し用バッファアンプを構成する増幅トランジスタＴＡi,jのゲート電極が接続されている。増幅トランジスタＴＡi,jのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の選択トランジスタＴＳi,jのドレイン電極に接続されている。選択トランジスタＴＳi,jのソース電極は、読出信号線Ｂjに接続され、ゲート電極には水平ラインの選択用制御信号Ｓ(i)が与えられる。選択用制御信号Ｓ(i)を高レベルにすることにより、選択トランジスタＴＳi,jが導通し、増幅トランジスタＴＡi,jで増幅された電荷読出領域３１ｂの電位に対応する電流が読出信号線Ｂjに流れる。
【００６１】
更に、電荷読出領域３１ｂには、図２に示したような読み出し用バッファアンプを構成するリセットトランジスタＴＲi,jのソース電極が接続されている。リセットトランジスタＴＲi,jのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒ(i)が与えられる。リセット信号Ｒ(i)を高レベルにして、電荷読出領域３１ｂに蓄積された電荷を吐き出し、電荷読出領域３１ｂをリセットする。図１３及び図１５では読み出し用バッファアンプを構成する増幅トランジスタＴＡi,j、選択トランジスタＴＳi,j及びリセットトランジスタＴＲi,jの等価回路表示が省略されているが、実際には図２に示したような等価回路に従ってｐ−型のタブ領域の上部の電荷読出領域３１ｂの近傍に、増幅トランジスタＴＡi,j、選択トランジスタＴＳi,j及びリセットトランジスタＴＲi,jのソース領域及びドレイン領域が設けられる。このソース領域及びドレイン領域の配置にともなって、それぞれがＭＯＳトランジスタを構成するように、対応するゲート配線がソース領域とドレイン領域の間を通過するように配線される。又、多層配線技術によって、読出信号線Ｂj等の配線も設けられる。
【００６２】
図１３に要部の概略を示した光検出素子を画素Ｘi,j（ｉ＝１〜ｎ；ｊ＝１〜ｍ：ｎ，ｍはそれぞれ整数である。）として用い、この画素Ｘi,jの多数個を図１４に例示するように２次元マトリクス状に配列すれば、第２の実施形態に係る固体撮像装置（２次元イメージセンサ）が実現できる。半導体チップの全体構造の図示を省略しているが、固体撮像装置は、同一の半導体チップ上に画素アレイ部と周辺回路部とがモノリシックに集積化された構造であり、この画素アレイ部に画素Ｘi,jが図１４に示すように配列される。
【００６３】
図１４では２次元マトリクス状に配列の内の（ｉ−１）行の画素Ｘi-1,j及び画素Ｘi-1,j+1、ｉ行の画素Ｘi,j及び画素Ｘi,j+1、（ｉ＋１）行の画素Ｘi+1,j及び画素Ｘi+1,j+1の６個の画素について着目して例示的に示している。図１４において（ｉ−１）行の左側の画素Ｘi-1,jの第３電荷転送手段Ｇ3i-1,jによって第２電荷が排出される第２電荷排出領域３１ｃと、ｉ行の左側の画素Ｘi,jの第２電荷転送手段Ｇ2i,jによって第２電荷が排出される第１電荷排出領域３１ａとが共通のｎ型半導体領域として形成され、電荷排出用電源線に接続されている。同様に、図１４のｉ行の左側の画素Ｘi,jの第３電荷転送手段Ｇ3i,jによって第２電荷が排出される第２電荷排出領域３１ｃと、（ｉ；１）行の左側の画素Ｘi+1,jの第２電荷転送手段Ｇ2i+1,jによって第２電荷が排出される第１電荷排出領域３１ａとが共通のｎ型半導体領域として形成され、電荷排出用電源線に接続されている。電荷排出用電源線には電圧ＶＤＤが供給され、電荷排出用電源線に排出された第２電荷を排出する。
【００６４】
図１４の（ｉ−１）行の右側の画素Ｘi-1,j+1の第３電荷転送手段Ｇ3i-1,j+1によって第２電荷が排出される第２電荷排出領域３１ｃと、ｉ行の右側の画素Ｘi,j+1の第２電荷転送手段Ｇ2i,j+1によって第２電荷が排出される第１電荷排出領域３１ａとが共通のｎ型半導体領域として形成され、電荷排出用電源線に接続されている。同様に、図１４のｉ行の右側の画素Ｘi,j+1の第３電荷転送手段Ｇ3i,j+1によって第２電荷が排出される第２電荷排出領域３１ｃと、（ｉ＋１）行の右側の画素Ｘi+1,j+1の第２電荷転送手段Ｇ2i+1,j+1によって第２電荷が排出される第１電荷排出領域３１ａとが共通のｎ型半導体領域として形成され、電荷排出用電源線に接続されている。
【００６５】
図１４の（ｉ−１）行の左側の画素Ｘi-1,jの第２電荷転送手段Ｇ2i,jの第２転送ゲート電極と右側の画素Ｘi-1,j+1の第２電荷転送手段Ｇ2i,j+1の第２転送ゲート電極とは共通の行方向駆動線に接続され、図示を省略した周辺回路部の行方向駆動回路によって第２転送ゲート信号が、それぞれの第２転送ゲート電極に送られる。同様に、図１４の（ｉ−１）行の左側の画素Ｘi-1,jの第３電荷転送手段Ｇ3i,jの第３転送ゲート電極と右側の画素Ｘi-1,j+1の第３電荷転送手段Ｇ3i,j+1の第３転送ゲート電極とは共通の行方向駆動線に接続され、図示を省略した周辺回路部の行方向駆動回路によって第３転送ゲート信号が、それぞれの第３転送ゲート電極に送られる。更に、図１４のｉ行の左側の画素Ｘi,jの第２電荷転送手段Ｇ2i,jの第２転送ゲート電極と右側の画素Ｘi,j+1の第２電荷転送手段Ｇ2i,j+1の第２転送ゲート電極とは共通の行方向駆動線に接続され、ｉ行の左側の画素Ｘi,jの第３電荷転送手段Ｇ3i,jの第３転送ゲート電極と右側の画素Ｘi,j+1の第３電荷転送手段Ｇ3i,j+1の第３転送ゲート電極とは共通の行方向駆動線に接続されている。更に、図１４の（ｉ＋１）行の左側の画素Ｘi+1,jの第２電荷転送手段Ｇ2i,jの第２転送ゲート電極と右側の画素Ｘi+1,j+1の第２電荷転送手段Ｇ2i,j+1の第２転送ゲート電極とは共通の行方向駆動線に接続され、（ｉ＋１）行の左側の画素Ｘi+1,jの第３電荷転送手段Ｇ3i,jの第３転送ゲート電極と右側の画素Ｘi+1,j+1の第３電荷転送手段Ｇ3i,j+1の第３転送ゲート電極とは共通の行方向駆動線に接続されている。
【００６６】
図１４の（ｉ−１）行の左側の画素Ｘi-1,jの第１電荷転送手段Ｇ1i,jの第１転送ゲート電極と右側の画素Ｘi-1,j+1の第１電荷転送手段Ｇ1i,j+1の第１転送ゲート電極とは、図示を省略した共通の行方向駆動線に接続され、図示を省略した周辺回路部の行方向駆動回路によって第１転送ゲート信号が、それぞれの第１転送ゲート電極に送られる。第１転送ゲート電極同士を接続する行方向駆動線は多層配線技術により、第２転送ゲート電極同士を接続する行方向駆動線及び第３転送ゲート電極同士を接続する行方向駆動線とは別の配線レベルに設けられていてもよい。更に、図１４のｉ行の左側の画素Ｘi,jの第１電荷転送手段Ｇ2i,jの第１転送ゲート電極と右側の画素Ｘi,j+1の第１電荷転送手段Ｇ2i,j+1の第１転送ゲート電極とは図示を省略した共通の行方向駆動線に接続され、（ｉ＋１）行の左側の画素Ｘi+1,jの第１電荷転送手段Ｇ2i,jの第１転送ゲート電極と右側の画素Ｘi+1,j+1の第１電荷転送手段Ｇ2i,j+1の第１転送ゲート電極とは図示を省略した共通の行方向駆動線に接続されている。
【００６７】
２次元マトリクス状の画素Ｘi,jの配列は、基体部１１ｂを共通の半導体領域としてモノリシックに集積化すればよい。それぞれが共通の基体部１１ｂを備える画素Ｘi,jは、それぞれの活性領域２１の中に等価撮像エリア１ｂと、等価撮像エリア１ｂに連続した第１電荷転送チャネル２６、第２電荷転送チャネル２８及び第３電荷転送チャネル２９と、第１電荷転送チャネル２６に隣接した画素内回路領域を有する。画素内回路領域には、図２に例示した回路と同様な読み出し用バッファアンプ等が集積化される。Ｓｉを基体部１１ｂの材料としてＣＩＳに用いる場合は、読み出し用バッファアンプを構成している増幅トランジスタＴＡi,j、選択トランジスタＴＳi,j及びリセットトランジスタＴＲi,j等は、それぞれ、ＭＯＳトランジスタ等によって構成することが可能である。２次元イメージセンサを構成するためには、等価撮像エリア１ｂは、例えば図１３に示したような正方形状の形状が稠密配置に好適であり、等価撮像エリア１ｂは活性領域２１の一部に規定される。この場合は、１チップ上に、正方形状の等価撮像エリア１ｂが２次元マトリクス状に配列されることになる。
【００６８】
図１５に示した第２の実施形態の変形例に係る光検出素子の構造について、電位分布をデバイスシミュレータで計算した結果を図１６〜図１９に示す。図１６（ａ）は、図１５のＸ方向切断面の電荷蓄積時の電位分布である。第１転送ゲート信号の電圧を低レベルにして第１電荷転送手段Ｇ1i,jをオフ状態にした場合の電位分布を図１６（ａ）に示す。基体部１１ｃと電荷生成埋込領域１４ｂが構成するフォトダイオードＰＤの領域に相当する位置に電子に対する電位池が構成され、図１６（ａ）の横軸に示した水平位置（Ｘ方向）を右側に進んだ電荷読出領域３１ｂの位置Ｄ1i,jに、フォトダイオードＰＤの電位池よりも電子に対する電位が深い電位井戸が構成されている。第１電荷転送手段Ｇ1i,jがオフ状態のときには、フォトダイオードＰＤと電荷読出領域３１ｂの位置Ｄ1i,jの間の第１電荷転送手段Ｇ1i,jの位置に、電位井戸よりも電子に対する電位が高い電位障壁が形成されている。
【００６９】
第１転送ゲート信号の電圧を高レベルにして第１電荷転送手段Ｇ1i,jをオン状態にした場合の水平方向（Ｘ方向）の電位分布を図１６（ｂ）に示す。第１電荷転送手段Ｇ1i,jをオン状態のとき、図１６（ａ）のようにフォトダイオードＰＤの領域に生じていた電位池の周りの一部の電位障壁の高さが図１６（ｂ）に示すように減少して、フォトダイオードＰＤと電荷読出領域３１ｂの間に電位バリアが形成されないバリアレスの電位分布になる。この電位分布は、図１６（ｂ）の破線の円ＳG1で示した箇所が変曲点となるように、水平方向（Ｘ方向）に沿って右側に進むに従い、単調に減少して、電荷読出領域３１ｂに至る電位分布となる。この結果、フォトダイオードＰＤが生成した第１電荷を極値を有しないようになだらかに減少するバリアレス電位分布の電荷転送経路が実現され、第１電荷転送手段Ｇ1i,jが電荷読出領域３１ｂに第１電荷を転送することができる。したがって、なだらかな電位分布の電荷転送経路に沿うことにより、フォトダイオードＰＤから第１電荷転送チャネル２６を経由して電荷読出領域３１ｂへ流れる第１電荷の転送が阻害されないので、スムーズな読み出しが可能になる。すなわち、低電圧動作であっても残像現象が起こりにくくなる。
【００７０】
図１７（ａ）は、図１５に対応するＹ方向切断面の電荷蓄積時の電位分布である。第２転送ゲート信号の電圧を低レベルにして第２電荷転送手段Ｇ2i,jをオフ状態にし、同時に第３転送ゲート信号の電圧を低レベルにして第３電荷転送手段Ｇ3i,jもオフ状態にした場合の電位分布を図１７（ａ）に示すが、図１５に示したような、正方形の等価撮像エリア１ｃの左側から５段の階段状の段差部で二股を構成するように切り欠いた電荷生成埋込領域１４ｃの形状を反映して、見かけ上２つのフォトダイオードＰＤの領域に相当する２箇所に電子に対する電位池がそれぞれ構成されている。
【００７１】
図１７（ａ）の横軸に示した水平位置（Ｙ方向）を、右側のフォトダイオードＰＤの右側に進んだ第１電荷排出領域３１ａの位置Ｄ2i,jに、右側のフォトダイオードＰＤの電位池よりも電子に対する電位が深い電位井戸が構成されている。第２電荷転送手段Ｇ2i,jがオフ状態のときには、右側のフォトダイオードＰＤと第１電荷排出領域３１ａの位置Ｄ2i,jの間の第２電荷転送手段Ｇ2i,jの位置に、電位井戸よりも電子に対する電位が高い電位障壁が形成されている。
【００７２】
図１７（ａ）の横軸に示した水平位置（Ｙ方向）を、左側のフォトダイオードＰＤの左側に進んだ第２電荷排出領域３１ｃの位置Ｄ3i,jに、左側のフォトダイオードＰＤの電位池よりも電子に対する電位が深い電位井戸が構成されている。第２電荷転送手段Ｇ3i,jがオフ状態のときには、左側のフォトダイオードＰＤと第２電荷排出領域３１ｃの位置Ｄ3i,jの間の第２電荷転送手段Ｇ3i,jの位置に、電位井戸よりも電子に対する電位が高い電位障壁が形成されている。
【００７３】
第２転送ゲート信号及び第３転送ゲート信号の電圧をそれぞれ高レベルにして第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jを同時にオン状態にした場合の水平方向（Ｙ方向）の電位分布を図１７（ｂ）に示す。第２電荷転送手段Ｇ2i,jをオン状態のとき、図１７（ａ）のように右側のフォトダイオードＰＤの電位池の周りの他の一部に生じていた電位障壁の高さが図１７（ｂ）に示すように減少して、右側のフォトダイオードＰＤと第１電荷排出領域３１ａの間に電位バリアが形成されないバリアレスの電位分布になる。この電位分布は、図１７（ｂ）の破線の円ＳG2で示した箇所が変曲点となるように、水平方向（Ｙ方向）に沿って右側に進むに従い、単調に減少して、第１電荷排出領域３１ａに至る電位分布となる。この結果、主として右側のフォトダイオードＰＤが生成した第２電荷をバリアレスに極値を有しないようになだらかに減少する電位分布の電荷排出経路が実現され、第２電荷転送手段Ｇ2i,jが第１電荷排出領域３１ａに第２電荷を転送することができる。したがって、なだらかな電位分布の電荷排出経路に沿うことにより、右側のフォトダイオードＰＤから第２電荷転送チャネル２８を経由して第１電荷排出領域３１ａへ流れる第２電荷の排出が阻害されないので、スムーズ且つ完全な電荷排出が可能になる。
【００７４】
一方、第３電荷転送手段Ｇ3i,jも同時にオン状態になっているので、図１７（ａ）のように左側のフォトダイオードＰＤの電位池の周りの他の一部に生じていた電位障壁の高さが図１７（ｂ）に示すように減少して、左側のフォトダイオードＰＤと第２電荷排出領域３１ｃの間に電位バリアが形成されないバリアレスの電位分布になる。この電位分布は、図１７（ｂ）の破線の円ＳG3で示した箇所が変曲点となるように、水平方向（Ｙ方向）に沿って左側に進むに従い、単調に減少して、第２電荷排出領域３１ｃに至る電位分布となる。この結果、主として左側のフォトダイオードＰＤが生成した第２電荷をバリアレスに極値を有しないようになだらかに減少する電位分布の電荷排出経路が実現され、第３電荷転送手段Ｇ3i,jが第２電荷排出領域３１ｃに第２電荷を転送することができる。したがって、なだらかな電位分布の電荷排出経路に沿うことにより、左側のフォトダイオードＰＤから第３電荷転送チャネル２６を経由して第２電荷排出領域３１ｃへ流れる第２電荷の排出が阻害されないので、スムーズ且つ完全な電荷排出が可能になる。すなわち、低電圧動作であっても残像現象が起こりにくくなる。
【００７５】
図１８（ａ）は図１５に対応するＸ−Ｙ平面における電位分布の等高線表示で、第２転送ゲート信号及び第３転送ゲート信号の電圧をそれぞれ低レベルにして第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jをそれぞれオフ状態にし、第１転送ゲート信号の電圧を高レベルにして第１電荷転送手段Ｇ1i,jをオン状態にしたときの電位分布を示す。図１８（ｂ）は図１８（ａ）に対応して、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jがそれぞれオフ状態、第１電荷転送手段Ｇ1i,jがオン状態のときの電位分布の３次元表示である。既に図１６（ｂ）を用いて説明したとおり、図１８（ｂ）のＸ方向に沿って右下側に進むに従い、電子に対する電位が単調に減少して、電荷読出領域３１ｂの電位井戸に至る３次元電位分布となることが分かる。第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jがオフ状態、第１電荷転送手段Ｇ1i,jがオン状態のときは、二股構造に分岐した左右のフォトダイオードＰＤがそれぞれ生成した第１電荷が集合して、極値を有しないで減少するなだらかなバリアレス電位分布となった電荷転送経路を経由して、電荷読出領域３１ｂへ第１電荷がスムーズに転送されるので、低電圧動作であっても残像現象が起こりにくくなることが分かる。
【００７６】
図１９（ａ）は図１５に対応するＸ−Ｙ平面における電位分布の等高線表示で、第１転送ゲート信号の電圧を低レベルにして第１電荷転送手段Ｇ1i,jをオフ状態にし、第２転送ゲート信号及び第３転送ゲート信号の電圧をそれぞれ高レベルにして第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jを同時にオン状態にしたときの電位分布を示す。図１９（ｂ）は図１９（ａ）に対応した電位分布であり、第１電荷転送手段Ｇ1i,jがオフ状態、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jが同時にオン状態のときの電位分布の３次元表示である。既に図１７（ｂ）を用いて説明したとおり、図１９（ｂ）のＹ方向に沿って右下側（手前側）に進むに従い電子に対する電位が単調に減少して、第１電荷排出領域３１ａの電位井戸に至り、更に、Ｙ方向に沿って左上側（奥側）に進むに従い電位が単調に減少して第２電荷排出領域３１ｃの電位井戸に至る３次元電位分布となることが分かる。
【００７７】
第１電荷転送手段Ｇ1i,jがオフ状態、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段ＧG3i,jがオン状態のときは、二股分岐の右側（手前側）のフォトダイオードＰＤが生成した第２電荷が、極値を有しないで減少するなだらかなバリアレス電位分布となった電荷排出経路を経由して、右側（手前側）のフォトダイオードＰＤから第１電荷排出領域３１ａへ第２電荷がスムーズ且つ完璧に排出される。反対側（奥側）の電荷排出経路が見えない態様の３次元表示であるが、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jが共にオン状態のときは、図１７（ｂ）から理解できるように、二股分岐の奥側のフォトダイオードＰＤが生成した第２電荷も極値を有しないで減少するなだらかなバリアレス電位分布となった電荷排出経路を経由して、奥側のフォトダイオードＰＤから第２電荷排出領域３１ｃへ第２電荷がスムーズ且つ完璧に排出される。第２の実施形態の変形例に係る光検出素子によれば、低電圧動作であっても残像現象が起こりにくくなる。
【００７８】
以上のように、第２の実施形態に係る光検出素子及び第２の実施形態の変形例に係る光検出素子によれば、低電圧、超高速駆動、大面積でも残像現象が起きにくく、且つ電荷転送がスムーズで、ＣＩＳの画素として好適な半導体素子及び固体撮像装置（２次元イメージセンサ）が提供できる。
【００７９】
（第３の実施形態）
本発明の第３の実施形態に係る光検出素子は、図２０に示すように、矩形（正方形）の等価撮像エリア１ｄが平面パターンとして定義されるｐ型の基体部１１ｄと、等価撮像エリア１ｄの外周の一辺（右辺）となる第１辺の一部に接続され、等価撮像エリア１ｄからの電荷を転送するように、基体部１１ｄの上部に埋め込まれた基体部１１ｄよりも高不純物密度のｐ型の第１電荷転送チャネル２６と、第１辺に直交する等価撮像エリア１ｄの第２辺（上辺）の一部に接続され、第１電荷転送チャネル２６の電荷転送方向と直交する方向に等価撮像エリア１ｄからの他の電荷を転送するように、基体部１１ｄの上部に埋め込まれた基体部１１ｄよりも高不純物密度のｐ型の第２電荷転送チャネル２８と、基体部１１ｄの上部に選択的に埋め込まれたｎ型の電荷生成埋込領域１４ｄとを備える。
【００８０】
電荷生成埋込領域１４ｄは、等価撮像エリア１ｄの第１辺及び第２辺のそれぞれに平行な辺によって外周側の直交する２辺が定義された矩形の左下の角側にイカの鰭類似の９角形の開口部を有する局所的な領域である。図２０に示すような矩形の左下側に開口部を有する電荷生成埋込領域１４ｄの平面パターンであっても、第１電荷転送チャネル２６の近傍の主たる平面パターンは、等価撮像エリア１ｄの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がっている。又、第２電荷転送チャネル２８の近傍の主たる平面パターンは、等価撮像エリア１ｄの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がっている。
【００８１】
よって、第３の実施形態に係る光検出素子の電荷生成埋込領域１４ｄのトポロジーは、等価撮像エリア１ｄの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がり、且つ等価撮像エリア１ｄの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がる平面パターンとなる部分を有している特徴において、第１及び第２の実施形態に係る光検出素子と同様である。第１の実施形態に係る光検出素子では図１に示したような３角形の電荷生成埋込領域１４ａを例示した。一方、第３の実施形態に係る光検出素子の電荷生成埋込領域１４ｄは、図１の３角形の電荷生成埋込領域１４ａから爪状に伸びる２本の延長形成部を備え、この２本の延長形成部の先端が接合して、２本の延長形成部の間にイカの鰭類似の多角形の開口部が設けられた構造に対応する。
【００８２】
第１の実施形態に係る光検出素子で説明したのと同様に、図２０では「基体部１１ｄ」として、ｐ−−型のＳｉウェハ等の半導体基板を用いる場合を想定しているが、バルクの半導体基板の代わりに、第１導電型の半導体基板上に、半導体基板よりも低不純物密度の第１導電型のエピタキシャル成長層を形成した２層構造を実現して、エピタキシャル成長層側を「第１導電型の基体部」として採用してもよい。或いは、ｎ型の半導体基板上に設けたｐ型のエピタキシャル成長層を「第１導電型の基体部」として採用してもよい。
【００８３】
断面構造の図示を省略しているが、第３の実施形態に係る光検出素子においては、既に図２及び図３の断面図に示した構造と同様に、基体部１１ｄと、基体部１１ｄの上部に所定の平面パターンで設けられた電荷生成埋込領域１４ｄとのｐｎ接合でフォトダイオードを構成し、そのフォトダイオードによって光電変換して信号電荷等となる第１電荷を生成すると共に、その第１電荷（電子）を電荷生成埋込領域１４ｄに蓄積する。既に第１及び第２の実施形態で説明したとおり、本発明の「等価撮像エリア」とは実効的に撮像エリアとして機能する領域という意味である。例えば、図２０の電荷生成埋込領域１４ｄの左下側には９角形の開口部を有するので、フォトダイオードの物理的な平面パターンは開口部を除いた領域であるが、二点鎖線で示した等価撮像エリア１ｄの全体において実効的に光信号が第１電荷に変換されている。即ち、等価撮像エリア１ｄ中の電荷生成埋込領域１４ｄが存在していない９角形の開口部の領域も撮像エリアとして機能している。
【００８４】
図２０の平面パターンでは省略しているが、第１の実施形態に係る光検出素子で説明したのと同様に、電荷生成埋込領域１４ｄを含む等価撮像エリア１ｄの上面を覆うように、基体部１１ｄより高不純物密度のｐ＋型のシールド層が設けられている。図２０の平面パターンにおいて等価撮像エリア１ｄ、第１電荷転送チャネル２６及び第２電荷転送チャネル２８が含まれる活性領域２１の内周に沿って、基体部１１ｄの上部には基体部１１ｄより高不純物密度で、ｐ型又はｐ−型のタブ領域が、図２及び図３に示した構造と同様に更に設けられている。断面図を省略しているが、図２に既に示したＸ方向断面構造と同様に、第１電荷転送手段（２６，３２ｂ）は、基体部１１ｄの上部に電荷生成埋込領域１４ｄ及びシールド層に隣接した第１電荷転送チャネル２６に設けられている。即ち、第１電荷転送手段（２６，３２ｂ）は、ｐ型の半導体領域からなる第１電荷転送チャネル２６と、第１電荷転送チャネル２６上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第１転送ゲート電極３２ｂとを含んだ絶縁ゲート構造により、第１転送ゲート電極３２ｂに第１転送ゲート信号の電圧を伝達して第１電荷転送チャネル２６のキャリアの転送の制御をする。
【００８５】
基体部１１ｄの上部に電荷生成埋込領域１４ｄに隣接して設けられている第２電荷転送手段（２８，３２ａ）は、図３に既に示したＹ方向断面構造と同様に、ｐ型の半導体領域からなる第２電荷転送チャネル２８と、第２電荷転送チャネル２８上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第２転送ゲート電極３２ａとを含んだ絶縁ゲート構造により、第２転送ゲート電極３２ａに第２転送ゲート信号の電圧を伝達して第２電荷転送チャネル２８のキャリアの転送の制御をする。
【００８６】
図２０に示すように第１電荷転送手段（２６，３２ｂ）の右側に隣接して、電荷生成埋込領域１４ｄよりも高不純物密度でｎ＋型の半導体領域からなる電荷読出領域３１ｂが浮遊状態となるように設けられている。第１転送ゲート電極３２ｂに高（ハイ）レベルの電圧を印加すると、第１電荷転送チャネル２６内の電位が変化して第１電荷転送チャネル２６に反転チャネルが形成される。このため、電荷生成埋込領域１４ｄにより生成された第１電荷が、第１電荷転送チャネル２６を経由して電荷読出領域３１ｂへ転送される。
【００８７】
図２０に示すように第２電荷転送手段（２８，３２ａ）に隣接して、電荷生成埋込領域１４ｄよりも高不純物密度のｎ＋型の半導体領域からなる電荷排出領域３１ａが電荷排出用電源に接続されて設けられている。第２転送ゲート電極３２ａに高（ハイ）レベルの電圧を印加すると、第２電荷転送チャネル２８内の電位が変化して第２電荷転送チャネル２８に反転チャネルが形成される。このため、電荷生成埋込領域１４ｄ中の残留電荷や、電荷生成埋込領域１４ｄに生成された他の信号電荷等となる第２電荷を、第２電荷転送チャネル２８を経由して電荷排出領域３１ａへ排出して電荷生成埋込領域１４ｄ内をリセットすることができる。
【００８８】
図２に示した回路構造と同様に、光検出素子の電荷読出領域３１ｂには、読み出し用バッファアンプを構成する増幅トランジスタＴＡi,jのゲート電極が接続されている。増幅トランジスタＴＡi,jのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の選択トランジスタＴＳi,jのドレイン電極に接続されている。選択トランジスタＴＳi,jのソース電極は、読出信号線Ｂjに接続され、ゲート電極には水平ラインの選択用制御信号Ｓ(i)が与えられる。選択用制御信号Ｓ(i)を高レベルにすることにより、選択トランジスタＴＳi,jが導通し、増幅トランジスタＴＡi,jで増幅された電荷読出領域３１ｂの電位に対応する電流が読出信号線Ｂjに流れる。
【００８９】
更に、電荷読出領域３１ｂには、図２に示したような読み出し用バッファアンプを構成するリセットトランジスタＴＲi,jのソース電極が接続されている。リセットトランジスタＴＲi,jのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒ(i)が与えられる。リセット信号Ｒ(i)を高レベルにして、電荷読出領域３１ｂに蓄積された電荷を吐き出し、電荷読出領域３１ｂをリセットする。図２０では読み出し用バッファアンプを構成する増幅トランジスタＴＡi,j、選択トランジスタＴＳi,j及びリセットトランジスタＴＲi,jを等価回路表示しているが、実際にはｐ−型のタブ領域の上部の電荷読出領域３１ｂの近傍に、増幅トランジスタＴＡi,j、選択トランジスタＴＳi,j及びリセットトランジスタＴＲi,jのソース領域及びドレイン領域が設けられるが、図示を省略している。このソース領域及びドレイン領域の配置にともなって、それぞれがＭＯＳトランジスタを構成するように、対応するゲート配線がソース領域とドレイン領域の間を通過するように配線される。又、多層配線技術によって、読出信号線Ｂj等の配線も設けられる。
【００９０】
図２０に示した第３の実施形態に係る光検出素子の構造について、電位分布をデバイスシミュレータで計算した結果を図２１〜図２４に示す。図２１（ａ）は、図２０のXXI−XXI方向から見たＸ方向切断面の電荷蓄積時の電位分布である。第１転送ゲート信号の電圧を低レベルにして第１電荷転送手段Ｇ1i,jをオフ状態にした場合の電位分布を図２１（ａ）に示す。図２０に示したイカの鰭に類似した９角形の開口部が電荷生成埋込領域１４ｃに設けられている平面形状を、XXI−XXI方向に切った部分の電位分布であることを反映して、フォトダイオードＰＤの領域には狭くて浅い電位池と深くて広い電位池が２箇所に生成されている。基体部１１ｃと電荷生成埋込領域１４ｄが構成するフォトダイオードＰＤの領域に相当する位置に電子に対する電位池が構成され、図２１（ａ）の横軸に示した水平位置（Ｘ方向）を右側に進んだ電荷読出領域３１ｂの位置Ｄ1i,jに、フォトダイオードＰＤの深くて広い方の電位池よりも電子に対する電位が更に深い電位井戸が構成されている。第１電荷転送手段Ｇ1i,jがオフ状態のときには、フォトダイオードＰＤと電荷読出領域３１ｂの位置Ｄ1i,jの間の第１電荷転送手段Ｇ1i,jの位置に、深くて広い方の電位池よりも電子に対する電位が高い電位障壁が形成されている。
【００９１】
第１転送ゲート信号の電圧を高レベルにして第１電荷転送手段Ｇ1i,jをオン状態にした場合の水平方向（Ｘ方向）の電位分布を図２１（ｂ）に示す。第１電荷転送手段Ｇ1i,jをオン状態のとき、図２１（ａ）のように深くて広い方の電位池の周りの一部の電位障壁の高さが図２１（ｂ）に示すように減少して、フォトダイオードＰＤと電荷読出領域３１ｂの間に電位バリアが形成されないバリアレスの電位分布になる。この電位分布は、図２１（ｂ）の破線の円ＳG1で示した箇所が変曲点となるように、水平方向（Ｘ方向）に沿って右側に進むに従い、単調に減少して、電荷読出領域３１ｂに至る電位分布となる。この結果、フォトダイオードＰＤが生成した第１電荷を極値を有しないようになだらかに減少するバリアレス電位分布の電荷転送経路が実現され、第１電荷転送手段Ｇ1i,jが電荷読出領域３１ｂに第１電荷を転送することができる。したがって、なだらかな電位分布の電荷転送経路に沿うことにより、フォトダイオードＰＤから第１電荷転送チャネル２６を経由して電荷読出領域３１ｂへ流れる第１電荷の転送が阻害されないので、スムーズな読み出しが可能になる。すなわち、低電圧動作であっても残像現象が起こりにくくなる。
【００９２】
図２２（ａ）は、図２０のXXI−XXI方向から見たＹ方向切断面の電荷蓄積時の電位分布である。第２転送ゲート信号の電圧を低レベルにして第２電荷転送手段Ｇ2i,jをオフ状態にした場合の電位分布を図２２（ａ）に示す。図２０に示したイカの鰭に類似した９角形の開口部が電荷生成埋込領域１４ｃに設けられている平面形状をXXII−XXII方向に切った部分の電位分布であることを反映して、フォトダイオードＰＤの領域には狭くて浅い電位池と深くて広い電位池が２箇所に生成されている。図２２（ａ）の横軸に示した水平位置（Ｙ方向）を、右側の深い電位池の右側に進んだ電荷排出領域３１ａの位置Ｄ2i,jに、右側の深い電位池の電位池よりも電子に対する電位が深い電位井戸が構成されている。第２電荷転送手段Ｇ2i,jがオフ状態のときには、右側の深い電位池と電荷排出領域３１ａの位置Ｄ2i,jの間の第２電荷転送手段Ｇ2i,jの位置に、電位井戸よりも電子に対する電位が高い電位障壁が形成されている。
【００９３】
第２電荷転送手段Ｇ2i,jをオン状態のとき、図２２（ａ）のように右側の深い電位池の電位池の周りの他の一部に生じていた電位障壁の高さが図２２（ｂ）に示すように減少して、右側の深い電位池と電荷排出領域３１ａの間に電位バリアが形成されないバリアレスの電位分布になる。この電位分布は、図２２（ｂ）の破線の円ＳG2で示した箇所が変曲点となるように、水平方向（Ｙ方向）に沿って右側に進むに従い、単調に減少して、電荷排出領域３１ａに至る電位分布となる。この結果、主として右側の深い電位池が生成した第２電荷をバリアレスに極値を有しないようになだらかに減少する電位分布の電荷排出経路が実現され、第２電荷転送手段Ｇ2i,jが電荷排出領域３１ａに第２電荷を転送することができる。したがって、なだらかな電位分布の電荷排出経路に沿うことにより、右側の深い電位池から第２電荷転送チャネル２８を経由して電荷排出領域３１ａへ流れる第２電荷の排出が阻害されないので、スムーズ且つ完全な電荷排出が可能になる。よって、第３の実施形態に係る光検出素子によれば、低電圧動作であっても残像現象が起こりにくくなる。
【００９４】
図２３（ａ）は図２０に対応するＸ−Ｙ平面における電位分布の等高線表示で、第２転送ゲート信号の電圧を低レベルにして第２電荷転送手段Ｇ2i,jをオフ状態にし、第１転送ゲート信号の電圧を高レベルにして第１電荷転送手段Ｇ1i,jをオン状態にしたときの電位分布を示す。図２３（ｂ）は図２３（ａ）に対応して、第２電荷転送手段Ｇ2i,jがオフ状態、第１電荷転送手段Ｇ1i,jがオン状態のときの電位分布の３次元表示である。既に図２１（ｂ）で、イカの鰭に類似した９角形の開口部が電荷生成埋込領域１４ｃに設けられている平面形状を反映して、フォトダイオードＰＤの領域に狭くて浅い電位池と深くて広い電位池が２箇所に生成されていと説明した。しかし、図２３（ｂ）を見れば、狭くて浅い電位池と深くて広い電位池は中央の電位丘を囲む電位谷として連続していることがわかる。図２３（ｂ）のＸ方向に沿って右下側（手前側）に進むに従い、電子に対する電位が単調に減少して、電荷読出領域３１ｂの電位井戸に至る３次元電位分布となることが分かる。第２電荷転送手段Ｇ2i,jがオフ状態、第１電荷転送手段Ｇ1i,jがオン状態のときは、電位丘を囲む電位谷を経由してフォトダイオードＰＤで生成された第１電荷が集合し、その後、極値を有しないで減少するなだらかなバリアレス電位分布となった電荷転送経路を経由して、電荷読出領域３１ｂへ第１電荷がスムーズに転送されるので、低電圧動作であっても残像現象が起こりにくくなることが分かる。
【００９５】
図２４（ａ）は図２０に対応するＸ−Ｙ平面における電位分布の等高線表示で、第１転送ゲート信号の電圧を低レベルにして第１電荷転送手段Ｇ1i,jをオフ状態にし、第２転送ゲート信号の電圧を高レベルにして第２電荷転送手段Ｇ2i,jをオン状態にしたときの電位分布を示す。図２４（ｂ）は図２４（ａ）に対応した電位分布であり、第１電荷転送手段Ｇ1i,jがオフ状態、第２電荷転送手段Ｇ2i,jがオン状態のときの電位分布の３次元表示である。図２２（ｂ）では、フォトダイオードＰＤの領域に狭くて浅い電位池と深くて広い電位池が２箇所に生成されていと説明した。しかし、図２４（ｂ）を見れば、狭くて浅い電位池と深くて広い電位池は中央の電位丘を囲む電位谷として連続していることがわかる。図２４（ｂ）のＹ方向に沿って右下側（手前側）に進むに従い電子に対する電位が単調に減少して、電荷排出領域３１ａの電位井戸に至り、更に、Ｙ方向に沿って左上側（奥側）に進むに従い電位が単調に減少して第２電荷排出領域３１ｃの電位井戸に至る３次元電位分布となることが分かる。
【００９６】
第１電荷転送手段Ｇ1i,jがオフ状態、第２電荷転送手段Ｇ2i,jがオン状態のときは、フォトダイオードＰＤが生成した第２電荷が、中央の電位丘を囲む電位谷を経由して集合された後、なだらかなバリアレス電位分布となった電荷排出経路を経由して電荷排出領域３１ａへ第２電荷がスムーズ且つ完璧に排出される。第３の実施形態に係る光検出素子によれば、低電圧動作であっても残像現象が起こりにくくなる。
【００９７】
図２０に要部の概略を示した光検出素子を画素Ｘi,j（ｉ＝１〜ｎ；ｊ＝１〜ｍ：ｎ，ｍはそれぞれ整数である。）として用い、この画素Ｘi,jの多数個を２次元マトリクス状に配列すれば、第３の実施形態に係る固体撮像装置（２次元イメージセンサ）が実現できる。半導体チップの全体構造の図示を省略しているが、固体撮像装置は、同一の半導体チップ上に画素アレイ部と周辺回路部とがモノリシックに集積化された構造であり、この画素アレイ部に画素Ｘi,jが２次元マトリクス状に配列される。第３の実施形態に係る光検出素子及び第３の実施形態に係る光検出素子によれば、低電圧、超高速駆動、大面積でも残像現象が起きにくく、且つ電荷転送がスムーズで、ＣＩＳの画素として好適な半導体素子及び固体撮像装置（２次元イメージセンサ）が提供できる。
【００９８】
<第３の実施形態の第１変形例>
本発明の第３の実施形態の第１変形例に係る光検出素子は、図２５に示すように、矩形（正方形）の等価撮像エリアが平面パターンとして定義されるｐ型の基体部１１ｅと、等価撮像エリアの外周の一辺（右辺）となる第１辺の一部に接続され、等価撮像エリアからの電荷を転送するように、基体部１１ｅの上部に埋め込まれた基体部１１ｅよりも高不純物密度のｐ型の第１電荷転送チャネル２６と、第１辺に直交する等価撮像エリアの第２辺（上辺）の一部に接続され、第１電荷転送チャネル２６の電荷転送方向と直交する方向に等価撮像エリアからの他の電荷を転送するように、基体部１１ｅの上部に埋め込まれた基体部１１ｅよりも高不純物密度のｐ型の第２電荷転送チャネル２８と、基体部１１ｅの上部に選択的に埋め込まれたｎ型の電荷生成埋込領域１４ｅとを備える。
【００９９】
電荷生成埋込領域１４ｅは、等価撮像エリアの４辺のそれぞれに平行な辺によって外周側の４辺が定義された矩形の左下の角側に直角３角形の開口部を有する局所的な領域である。電荷生成埋込領域１４ｅの矩形領域と等価撮像エリアはほぼ重なるので、図２５においては敢えて等価撮像エリアを符号を付して表現することを省略している。第３の実施形態の第１変形例に係る光検出素子の開口部を構成している直角３角形は、等価撮像エリアの第１辺に平行な対辺と、等価撮像エリアの第２辺に平行な隣辺とが直交する２辺となり、等価撮像エリアの対角線方向に斜辺を有する。図２５に示すような矩形の左下側に直角３角形の開口部を有する電荷生成埋込領域１４ｅの平面パターンであっても、第１電荷転送チャネル２６の近傍の主たる平面パターンは、等価撮像エリアの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がっている。又、第２電荷転送チャネル２８の近傍の主たる平面パターンは、等価撮像エリアの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がっている。
【０１００】
よって、第３の実施形態の第１変形例に係る光検出素子の電荷生成埋込領域１４ｅのトポロジーは、等価撮像エリアの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がり、且つ等価撮像エリアの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がる平面パターンとなる部分を有している特徴において、第１及び第２の実施形態に係る光検出素子と同様である。第１の実施形態に係る光検出素子では図１に示したような直角３角形の電荷生成埋込領域１４ａを例示した。一方、第３の実施形態の第１変形例に係る光検出素子の電荷生成埋込領域１４ｅは、図１の直角３角形の電荷生成埋込領域１４ａから爪状に伸びる２本の延長形成部を備え、この２本の延長形成部の先端が接合して、２本の延長形成部の間に、図１の直角３角形よりも小さな直角３角形の開口部が互いに斜辺を平行にして設けられた構造に対応する。
【０１０１】
第１の実施形態に係る光検出素子で説明したのと同様に、図２５では「基体部１１ｅ」として、ｐ−−型のＳｉウェハ等の半導体基板を用いる場合を想定しているが、バルクの半導体基板の代わりに、第１導電型の半導体基板上に、半導体基板よりも低不純物密度の第１導電型のエピタキシャル成長層を形成した２層構造を実現して、エピタキシャル成長層側を「第１導電型の基体部」として採用してもよい。或いは、ｎ型の半導体基板上に設けたｐ型のエピタキシャル成長層を「第１導電型の基体部」として採用してもよい。
【０１０２】
断面構造の図示を省略しているが、第３の実施形態の第１変形例に係る光検出素子においては、既に図２及び図３の断面図に示した構造と同様に、基体部１１ｅと、基体部１１ｅの上部に所定の平面パターンで設けられた電荷生成埋込領域１４ｅとのｐｎ接合でフォトダイオードを構成し、そのフォトダイオードによって光電変換して第１電荷を生成すると共に、その第１電荷（電子）を電荷生成埋込領域１４ｅに蓄積する。図２５の平面パターンでは省略しているが、第１の実施形態に係る光検出素子で説明したのと同様に、電荷生成埋込領域１４ｅを含む等価撮像エリアの上面を覆うように、基体部１１ｅより高不純物密度のｐ＋型のシールド層が設けられている。図２５の平面パターンにおいて等価撮像エリア、第１電荷転送チャネル２６及び第２電荷転送チャネル２８が含まれる活性領域２１の内周に沿って、基体部１１ｅの上部には基体部１１ｅより高不純物密度で、ｐ型又はｐ−型のタブ領域が、図２及び図３に示した構造と同様に更に設けられている。
【０１０３】
断面図を省略しているが、図２に既に示したＸ方向断面構造と同様に、第１電荷転送手段（２６，３２ｂ）は、基体部１１ｅの上部に電荷生成埋込領域１４ｅ及びシールド層に隣接した第１電荷転送チャネル２６に設けられている。即ち、第１電荷転送手段（２６，３２ｂ）は、ｐ型の半導体領域からなる第１電荷転送チャネル２６と、第１電荷転送チャネル２６上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第１転送ゲート電極３２ｂとを含んだ絶縁ゲート構造により、第１転送ゲート電極３２ｂに第１転送ゲート信号の電圧を伝達して第１電荷転送チャネル２６のキャリアの転送の制御をする。
【０１０４】
基体部１１ｅの上部に電荷生成埋込領域１４ｅに隣接して設けられている第２電荷転送手段（２８，３２ａ）は、図３に既に示したＹ方向断面構造と同様に、ｐ型の半導体領域からなる第２電荷転送チャネル２８と、第２電荷転送チャネル２８上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第２転送ゲート電極３２ａとを含んだ絶縁ゲート構造により、第２転送ゲート電極３２ａに第２転送ゲート信号の電圧を伝達して第２電荷転送チャネル２８のキャリアの転送の制御をする。
【０１０５】
図２５に示すように第１電荷転送手段（２６，３２ｂ）の右側に隣接して、電荷生成埋込領域１４ｅよりも高不純物密度でｎ＋型の半導体領域からなる電荷読出領域３１ｂが浮遊状態となるように設けられている。第１転送ゲート電極３２ｂに高（ハイ）レベルの電圧を印加すると、第１電荷転送チャネル２６内の電位が変化して第１電荷転送チャネル２６に反転チャネルが形成される。このため、電荷生成埋込領域１４ｅにより生成された第１電荷が、第１電荷転送チャネル２６を経由して電荷読出領域３１ｂへ転送される。
【０１０６】
図２５に示すように第２電荷転送手段（２８，３２ａ）に隣接して、電荷生成埋込領域１４ｅよりも高不純物密度のｎ＋型の半導体領域からなる電荷排出領域３１ａが電荷排出用電源に接続されて設けられている。第２転送ゲート電極３２ａに高（ハイ）レベルの電圧を印加すると、第２電荷転送チャネル２８内の電位が変化して第２電荷転送チャネル２８に反転チャネルが形成される。このため、電荷生成埋込領域１４ｅに生成された第２電荷を、第２電荷転送チャネル２８を経由して電荷排出領域３１ａへ排出して電荷生成埋込領域１４ｅ内をリセットすることができる。
【０１０７】
図２１〜図２４に示したようなデバイスシミュレーションによる電位分布の表示は省略するが、第３の実施形態の第１変形例に係る光検出素子においても、第２電荷転送手段Ｇ2i,jをオフ状態にし、第１電荷転送手段Ｇ1i,jをオン状態にしたときには、極値を有しないで減少するなだらかなバリアレス電位分布となった電荷転送経路を経由して、電荷読出領域３１ｂへ第１電荷がスムーズに転送される。また、第１電荷転送手段Ｇ1i,jをオフ状態、第２電荷転送手段Ｇ2i,jをオン状態にしたときには、フォトダイオードＰＤが生成した第２電荷が、なだらかなバリアレス電位分布となった電荷排出経路を経由して電荷排出領域３１ａへ第２電荷がスムーズ且つ完璧に排出される。よって、第３の実施形態の第１変形例に係る光検出素子によっても低電圧動作であっても残像現象が起こりにくくなるという顕著な効果を奏することができる。
【０１０８】
<第３の実施形態の第２変形例>
本発明の第３の実施形態の第２変形例に係る光検出素子は、図２６に示すように、矩形（正方形）の等価撮像エリアが平面パターンとして定義されるｐ型の基体部１１ｆと、等価撮像エリアの外周の一辺（右辺）となる第１辺の一部に接続され、等価撮像エリアからの電荷を転送するように、基体部１１ｆの上部に埋め込まれた基体部１１ｆよりも高不純物密度のｐ型の第１電荷転送チャネル２６と、第１辺に直交する等価撮像エリアの第２辺（上辺）の一部に接続され、第１電荷転送チャネル２６の電荷転送方向と直交する方向に等価撮像エリアからの他の電荷を転送するように、基体部１１ｆの上部に埋め込まれた基体部１１ｆよりも高不純物密度のｐ型の第２電荷転送チャネル２８と、基体部１１ｆの上部に選択的に埋め込まれたｎ型の電荷生成埋込領域１４ｆとを備える。
【０１０９】
電荷生成埋込領域１４ｆは、等価撮像エリアの４辺のそれぞれに平行な辺によって外周側の４辺が定義された矩形の左下の角側に鋭角３角形の開口部を有する局所的な領域である。図２５と同様に、電荷生成埋込領域１４ｆの矩形領域と等価撮像エリアはほぼ重なるので、図２６において等価撮像エリアに符号を付して表現することを省略している。第３の実施形態の第２変形例に係る光検出素子の開口部を構成している鋭角３角形は、等価撮像エリアの第１辺に鋭角をなして交わる辺と、等価撮像エリアの第２辺に鋭角をなして交わる辺とを有するが、鋭角３角形の残る１辺は、等価撮像エリアの対角線方向と平行である。図２６に示すような矩形の左下側に鋭角３角形の開口部を有する電荷生成埋込領域１４ｆの平面パターンであっても、第１電荷転送チャネル２６の近傍の主たる平面パターンは、等価撮像エリアの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がっている。又、第２電荷転送チャネル２８の近傍の主たる平面パターンは、等価撮像エリアの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がっている。
【０１１０】
よって、第３の実施形態の第２変形例に係る光検出素子の電荷生成埋込領域１４ｆのトポロジーは、等価撮像エリアの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がり、且つ等価撮像エリアの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がる平面パターンとなる部分を有している特徴において、第１及び第２の実施形態に係る光検出素子と同様である。第１の実施形態に係る光検出素子では図１に示したような直角３角形の電荷生成埋込領域１４ａを例示した。一方、第３の実施形態の第２変形例に係る光検出素子の電荷生成埋込領域１４ｆは、図１の直角３角形の電荷生成埋込領域１４ａから爪状に伸びる２本の延長形成部を備え、この２本の延長形成部の先端が接合して、２本の延長形成部の間に、図１の直角３角形よりも面積の小さな鋭角３角形の開口部が互いに斜辺を平行にして設けられた構造に対応する。
【０１１１】
断面構造の図示を省略しているが、第３の実施形態の第２変形例に係る光検出素子においては、既に図２及び図３の断面図に示した構造と同様に、基体部１１ｆと、基体部１１ｆの上部に所定の平面パターンで設けられた電荷生成埋込領域１４ｆとのｐｎ接合でフォトダイオードを構成し、そのフォトダイオードによって光電変換して第１電荷を生成すると共に、その第１電荷（電子）を電荷生成埋込領域１４ｆに蓄積する。図２６の平面パターンでは省略しているが、第１の実施形態に係る光検出素子で説明したのと同様に、電荷生成埋込領域１４ｆを含む等価撮像エリアの上面を覆うように、基体部１１ｆより高不純物密度のｐ＋型のシールド層が設けられている。
【０１１２】
断面図を省略しているが、図２に既に示したＸ方向断面構造と同様に、第１電荷転送手段（２６，３２ｂ）は、基体部１１ｆの上部に電荷生成埋込領域１４ｆ及びシールド層に隣接した第１電荷転送チャネル２６に設けられている。即ち、第１電荷転送手段（２６，３２ｂ）は、ｐ型の半導体領域からなる第１電荷転送チャネル２６と、第１電荷転送チャネル２６上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第１転送ゲート電極３２ｂとを含んだ絶縁ゲート構造により、第１転送ゲート電極３２ｂに第１転送ゲート信号の電圧を伝達して第１電荷転送チャネル２６のキャリアの転送の制御をする。
【０１１３】
基体部１１ｆの上部に電荷生成埋込領域１４ｆに隣接して設けられている第２電荷転送手段（２８，３２ａ）は、図３に既に示したＹ方向断面構造と同様に、ｐ型の半導体領域からなる第２電荷転送チャネル２８と、第２電荷転送チャネル２８上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第２転送ゲート電極３２ａとを含んだ絶縁ゲート構造により、第２転送ゲート電極３２ａに第２転送ゲート信号の電圧を伝達して第２電荷転送チャネル２８のキャリアの転送の制御をする。
【０１１４】
図２６に示すように第１電荷転送手段（２６，３２ｂ）の右側に隣接して、電荷生成埋込領域１４ｆよりも高不純物密度でｎ＋型の半導体領域からなる電荷読出領域３１ｂが浮遊状態となるように設けられている。第１転送ゲート電極３２ｂに高（ハイ）レベルの電圧を印加すると、第１電荷転送チャネル２６内の電位が変化して第１電荷転送チャネル２６に反転チャネルが形成される。このため、電荷生成埋込領域１４ｆにより生成された第１電荷が、第１電荷転送チャネル２６を経由して電荷読出領域３１ｂへ転送される。
【０１１５】
図２６に示すように第２電荷転送手段（２８，３２ａ）に隣接して、電荷生成埋込領域１４ｆよりも高不純物密度のｎ＋型の半導体領域からなる電荷排出領域３１ａが電荷排出用電源に接続されて設けられている。第２転送ゲート電極３２ａに高（ハイ）レベルの電圧を印加すると、第２電荷転送チャネル２８内の電位が変化して第２電荷転送チャネル２８に反転チャネルが形成される。このため、電荷生成埋込領域１４ｆに生成された第２電荷を、第２電荷転送チャネル２８を経由して電荷排出領域３１ａへ排出して電荷生成埋込領域１４ｆ内をリセットすることができる。
【０１１６】
図２１〜図２４に示したようなデバイスシミュレーションによる電位分布の表示は省略するが、第３の実施形態の第２変形例に係る光検出素子においても、第２電荷転送手段Ｇ2i,jをオフ状態にし、第１電荷転送手段Ｇ1i,jをオン状態にしたときには、バリアレス電位分布となった電荷転送経路を経由して、電荷読出領域３１ｂへ第１電荷がスムーズに転送される。また、第１電荷転送手段Ｇ1i,jをオフ状態、第２電荷転送手段Ｇ2i,jをオン状態にしたときには、フォトダイオードＰＤが生成した第２電荷が、バリアレス電位分布となった電荷排出経路を経由して電荷排出領域３１ａへ第２電荷がスムーズ且つ完璧に排出される。よって、第３の実施形態の第２変形例に係る光検出素子によっても、低電圧動作であっても残像現象が起こりにくくなるという顕著な効果を奏することができる。
【０１１７】
（第４の実施形態）
本発明の第４の実施形態に係る光検出素子は、図２７に示すように、矩形（正方形）の等価撮像エリアが平面パターンとして定義されるｐ型の基体部１１ｇと、等価撮像エリアの外周の一辺（右辺）となる第１辺の一部に接続され、等価撮像エリアからの電荷を転送するように、基体部１１ｇの上部に埋め込まれた基体部１１ｇよりも高不純物密度のｐ型の第１電荷転送チャネル２６と、第１辺に直交する等価撮像エリアの第２辺（上辺）の一部に接続され、第１電荷転送チャネル２６の電荷転送方向と直交する方向に等価撮像エリアからの他の電荷を転送するように、基体部１１ｇの上部に埋め込まれた基体部１１ｇよりも高不純物密度のｐ型の第２電荷転送チャネル２８と、第２辺に平行に対向する等価撮像エリアの第３辺（下辺）の一部に接続され、第２電荷転送チャネル２８の電荷転送方向と反対方向に等価撮像エリアからの更に他の電荷を転送するように、基体部１１ｇの上部に埋め込まれた基体部１１ｇよりも高不純物密度のｐ型の第３電荷転送チャネル２９と、基体部１１ｇの上部に選択的に埋め込まれたｎ型の電荷生成埋込領域１４ｇを備える。
【０１１８】
電荷生成埋込領域１４ｇは、等価撮像エリアの４辺のそれぞれに平行な辺によって外周側の４辺が定義された矩形の中段（上下方向の中央）の左側に階段状の直角１２角形の窓部（開口部）を有する局所的な領域である。「階段状の直角１２角形」は図２７に示すように右方向に進むに従い高さ（幅）が狭くなるトポロジーである。第３の実施形態と同様に、電荷生成埋込領域１４ｇの矩形領域と等価撮像エリアはほぼ重なるので、図２７において等価撮像エリアに符号を付して表現することを省略している。第４の実施形態に係る光検出素子の開口部を構成している階段状の直角１２角形は、等価撮像エリアの第１辺に平行な底辺と、等価撮像エリアの第２辺に平行な３段の側辺を有する。
【０１１９】
図２７に示すような階段状の直角１２角形の窓部（開口部）を有する電荷生成埋込領域１４ｇの平面パターンであっても、第１電荷転送チャネル２６の近傍の主たる平面パターンは、等価撮像エリアの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がっている。又、第２電荷転送チャネル２８の近傍の主たる平面パターンは、等価撮像エリアの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がっている。更に、第３電荷転送チャネル２９の近傍の主たる平面パターンは、等価撮像エリアの第３辺に直交する方向の幅の総和が第３電荷転送チャネル２９に近づくに従い広がっている。
【０１２０】
よって、第４の実施形態に係る光検出素子の電荷生成埋込領域１４ｇのトポロジーは、等価撮像エリアの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がり、且つ等価撮像エリアの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がり、更に、等価撮像エリアの第３辺に直交する方向の幅の総和が第３電荷転送チャネル２９に近づくに従い広がる平面パターンとなる部分を有している特徴において、第２の実施形態に係る光検出素子と同様である。第２の実施形態の変形例に係る光検出素子では図１５に示したように、正方形の等価撮像エリアの左側から５段の階段状の段差部で二股を構成するように切り欠いた形状で電荷生成埋込領域１４ｃを表現している。一方、第４の実施形態に係る光検出素子の電荷生成埋込領域１４ｇは、図１５の二股に分岐した電荷生成埋込領域１４ａの２本の左方向に伸びる延長形成部の先端が左端で接合した結果、２本の延長形成部の間に階段状の直角１２角形の窓部（開口部）が閉じ込められた構造に対応する。
【０１２１】
第１の実施形態に係る光検出素子で説明したのと同様に、図２７では「基体部１１ｇ」として、ｐ−−型のＳｉウェハ等の半導体基板を用いる場合を想定しているが、バルクの半導体基板の代わりに、第１導電型の半導体基板上に、半導体基板よりも低不純物密度の第１導電型のエピタキシャル成長層を形成した２層構造を実現して、エピタキシャル成長層側を「第１導電型の基体部」として採用してもよい。或いは、ｎ型の半導体基板上に設けたｐ型のエピタキシャル成長層を「第１導電型の基体部」として採用してもよい。図１５に示した「基体部１１ｃ」についても同様である。
【０１２２】
断面構造の図示を省略しているが、第４の実施形態に係る光検出素子においては、既に図２及び図３の断面図に示した構造と同様に、基体部１１ｇと、基体部１１ｇの上部に所定の平面パターンで設けられた電荷生成埋込領域１４ｇとのｐｎ接合でフォトダイオードを構成し、そのフォトダイオードによって光電変換して信号電荷等となる第１電荷を生成すると共に、その第１電荷（電子）を電荷生成埋込領域１４ｇに蓄積する。本発明の「等価撮像エリア」とは実効的に撮像エリアとして機能する領域という意味である。例えば、図２７の電荷生成埋込領域１４ｇの左側に階段状の直角１２角形の窓部（開口部）を有するので、フォトダイオードの物理的な平面パターンは開口部を除いた領域である。しかし、二点鎖線で示した等価撮像エリア１ｇの全体において実効的に光信号が第１電荷に変換されている。即ち、等価撮像エリア１ｇ中の電荷生成埋込領域１４ｇが存在していない直角１２角形の窓部の領域も撮像エリアとして機能している。
【０１２３】
図２７の平面パターンでは省略しているが、第１の実施形態に係る光検出素子で説明したのと同様に、電荷生成埋込領域１４ｇを含む等価撮像エリアの上面を覆うように、基体部１１ｇより高不純物密度のｐ＋型のシールド層が設けられている。図２７の平面パターンにおいて等価撮像エリア、第１電荷転送チャネル２６、第２電荷転送チャネル２８及び第３電荷転送チャネル２９が含まれる活性領域２１の内周に沿って、基体部１１ｇの上部には基体部１１ｇより高不純物密度で、ｐ型又はｐ−型のタブ領域が、図２及び図３に示した構造と同様に更に設けられている。断面図を省略しているが、図２に示した断面構造と同様に、第１電荷転送手段（２６，３２ｂ）は、基体部１１ｇの上部に電荷生成埋込領域１４ｇ及びシールド層に隣接した第１電荷転送チャネル２６に設けられている。電荷生成埋込領域１４ｇに隣接して設けられている第２電荷転送手段（２８，３２ａ）は、図３のＹ方向断面構造と同様に、ｐ型の半導体領域からなる第２電荷転送チャネル２８と、第２電荷転送チャネル２８上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第２転送ゲート電極３２ａとを含んだ絶縁ゲート構造であり、第３電荷転送手段（２９，３２ｃ）は、第３電荷転送チャネル２９と、第３電荷転送チャネル２９上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第３転送ゲート電極３２ｃとを含んだ絶縁ゲート構造である。
【０１２４】
図２７に示すように第１電荷転送手段（２６，３２ｂ）の右側に隣接して、電荷生成埋込領域１４ｇよりも高不純物密度でｎ＋型の半導体領域からなる電荷読出領域３１ｂが浮遊状態となるように設けられている。第１転送ゲート電極３２ｂに高（ハイ）レベルの電圧を印加すると、第１電荷転送チャネル２６内の電位が変化して第１電荷転送チャネル２６に反転チャネルが形成される。このため、電荷生成埋込領域１４ｇにより生成された第１電荷が、第１電荷転送チャネル２６を経由して電荷読出領域３１ｂへ転送される。
【０１２５】
図２７に示すように第２電荷転送手段（２８，３２ａ）に隣接して、電荷生成埋込領域１４ｇよりも高不純物密度のｎ＋型の半導体領域からなる第１電荷排出領域３１ａが電荷排出用電源に接続されて設けられ、第３電荷転送手段（２９，３２ｃ）に隣接して、電荷生成埋込領域１４ｇよりも高不純物密度のｎ＋型の半導体領域からなる第２電荷排出領域３１ｃが電荷排出用電源に接続されて設けられている。第２転送ゲート電極３２ａに高（ハイ）レベルの電圧を印加すると、第２電荷転送チャネル２８内の電位が変化して第２電荷転送チャネル２８に反転チャネルが形成され、第３転送ゲート電極３２ｃに高（ハイ）レベルの電圧を印加すると、第３電荷転送チャネル２９内の電位が変化して第３電荷転送チャネル２９に反転チャネルが形成される。このため、電荷生成埋込領域１４ｇ中の残留電荷や電荷生成埋込領域１４ｇに生成された他の信号電荷となる第２電荷を、第２電荷転送チャネル２８を経由して第１電荷排出領域３１ａへ排出し、第３電荷転送チャネル２９を経由して第２電荷排出領域３１ｃへ排出して、電荷生成埋込領域１４ｇ内をリセットすることができる。
【０１２６】
図２７に示した第４の実施形態に係る光検出素子の構造について、電位分布をデバイスシミュレータで計算した結果を図２８〜図３１に示す。図２８（ａ）は、図２７のXXXVIII−XXXVIII方向から見たＸ方向切断面の電荷蓄積時の電位分布である。第１電荷転送手段Ｇ1i,jをオフ状態にした場合の電位分布を図２８（ａ）に示す。中段の左側に階段状の直角１２角形の窓部（開口部）を有する電荷生成埋込領域１４ｇの平面パターンを反映して、基体部１１ｇと電荷生成埋込領域１４ｇが構成するフォトダイオードＰＤの領域には水平位置（Ｘ）方向の左側に浅い電位井戸が、水平位置（Ｘ）方向の右側の第２電荷転送手段Ｇ2i,jの近傍には深い電位井戸が生成されている。
【０１２７】
図２８（ａ）の横軸に示した水平位置（Ｘ方向）を右側に進んだ電荷読出領域３１ｂの位置Ｄ1i,jに、フォトダイオードＰＤの電位池よりも電子に対する電位が深い電位井戸が構成されている。第１電荷転送手段Ｇ1i,jがオフ状態のときには、フォトダイオードＰＤと電荷読出領域３１ｂの位置Ｄ1i,jの間の第１電荷転送手段Ｇ1i,jの位置に、電位井戸よりも電子に対する電位が高い電位障壁が形成されている。第１電荷転送手段Ｇ1i,jをオン状態にした場合の水平方向（Ｘ方向）の電位分布を図２８（ｂ）に示す。第１電荷転送手段Ｇ1i,jをオン状態のとき、図２８（ａ）のようにフォトダイオードＰＤの右側の領域に生じていた深い電位池の周りの一部に形成されていた電位障壁の高さが図２８（ｂ）に示すように減少して、フォトダイオードＰＤと電荷読出領域３１ｂの間に電位バリアが形成されないバリアレスの電位分布になる。
【０１２８】
第４の実施形態に係る光検出素子の電位分布は、図２８（ｂ）の破線の円ＳG1で示した箇所が変曲点となるように、水平方向（Ｘ方向）に沿って右側に進むに従い、単調に減少する電位分布となる。この結果、フォトダイオードＰＤが生成した第１電荷をバリアレス電位分布の電荷転送経路を経由するように、第１電荷転送手段Ｇ1i,jが電荷読出領域３１ｂに第１電荷を転送することができる。したがって、なだらかな電位分布の電荷転送経路に沿うことにより、フォトダイオードＰＤから第１電荷転送チャネル２６を経由して電荷読出領域３１ｂへ流れる第１電荷の転送が阻害されないので、スムーズな読み出しが可能になる。すなわち、低電圧動作であっても残像現象が起こりにくくなる。
【０１２９】
図２９（ａ）は、図２７のXXXIX−XXXIX方向から見たＹ方向切断面の電荷蓄積時の電位分布である。第２電荷転送手段Ｇ2i,jをオフ状態にし、同時に第３電荷転送手段Ｇ3i,jもオフ状態にした場合の電位分布を図２９（ａ）に示すが、図２７に示したような、階段状の直角１２角形の窓部（開口部）を有する電荷生成埋込領域１４ｇの形状を反映して、見かけ上２つのフォトダイオードＰＤの領域に相当するかのように、２箇所に電子に対する電位池がそれぞれ構成されている。
【０１３０】
図２９（ａ）の横軸に示した水平位置（Ｙ方向）を、右側のフォトダイオードＰＤの右側に進んだ第１電荷排出領域３１ａの位置Ｄ2i,jに、右側のフォトダイオードＰＤの電位池よりも電子に対する電位が深い電位井戸が構成されている。第２電荷転送手段Ｇ2i,jがオフ状態のときには、右側のフォトダイオードＰＤと第１電荷排出領域３１ａの位置Ｄ2i,jの間の第２電荷転送手段Ｇ2i,jの位置に、電位井戸よりも電子に対する電位が高い電位障壁が形成されている。図２９（ａ）の横軸に示した水平位置（Ｙ方向）を、左側のフォトダイオードＰＤの左側に進んだ第２電荷排出領域３１ｃの位置Ｄ3i,jに、左側のフォトダイオードＰＤの電位池よりも電子に対する電位が深い電位井戸が構成されている。第２電荷転送手段Ｇ3i,jがオフ状態のときには、左側のフォトダイオードＰＤと第２電荷排出領域３１ｃの位置Ｄ3i,jの間の第２電荷転送手段Ｇ3i,jの位置に、電位井戸よりも電子に対する電位が高い電位障壁が形成されている。
【０１３１】
第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jを同時にオン状態にした場合の水平方向（Ｙ方向）の電位分布を図２９（ｂ）に示す。第２電荷転送手段Ｇ2i,jをオン状態のとき、図２９（ａ）のように右側のフォトダイオードＰＤの電位池の周りの他の一部に生じていた電位障壁の高さが図２９（ｂ）に示すように減少して、右側のフォトダイオードＰＤと第１電荷排出領域３１ａの間に電位バリアが形成されないバリアレスの電位分布になる。この電位分布は、図２９（ｂ）の破線の円ＳG2で示した箇所が変曲点となるように、水平方向（Ｙ方向）に沿って右側に進むに従い、単調に減少して、第１電荷排出領域３１ａに至る電位分布となる。この結果、主として右側のフォトダイオードＰＤが生成した第２電荷をバリアレスになだらかに減少する電位分布の電荷排出経路が実現され、第２電荷転送手段Ｇ2i,jが第１電荷排出領域３１ａに第２電荷を転送することができる。したがって、なだらかな電位分布の電荷排出経路に沿うことにより、右側のフォトダイオードＰＤから第２電荷転送チャネル２８を経由して第１電荷排出領域３１ａへ流れる第２電荷の排出がスムーズ且つ完全に可能になる。
【０１３２】
一方、第３電荷転送手段Ｇ3i,jも同時にオン状態になっているので、図２９（ａ）のように左側のフォトダイオードＰＤの電位池の周りの他の一部に生じていた電位障壁の高さが図２９（ｂ）に示すように減少して、左側のフォトダイオードＰＤと第２電荷排出領域３１ｃの間に電位バリアが形成されないバリアレスの電位分布になる。この電位分布は、図２９（ｂ）の破線の円ＳG3で示した箇所が変曲点となるように、水平方向（Ｙ方向）に沿って左側に進むに従い、単調に減少して、第２電荷排出領域３１ｃに至る電位分布となる。この結果、主として左側のフォトダイオードＰＤが生成した第２電荷をバリアレスになだらかに減少する電位分布の電荷排出経路を経由して、第３電荷転送手段Ｇ3i,jが第２電荷排出領域３１ｃに第２電荷を転送することができる。したがって、なだらかな電位分布の電荷排出経路に沿うことにより、左側のフォトダイオードＰＤから第３電荷転送チャネル２６を経由して第２電荷排出領域３１ｃへ流れる第２電荷の排出が阻害されないので、スムーズ且つ完全な電荷排出が可能になる。すなわち、低電圧動作であっても残像現象が起こりにくくなる。
【０１３３】
図３０（ａ）は図２７に対応するＸ−Ｙ平面における電位分布の等高線表示で、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jをそれぞれオフ状態にし、第１電荷転送手段Ｇ1i,jをオン状態にしたときの電位分布を示す。図３０（ｂ）は図３０（ａ）に対応して、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jがそれぞれオフ状態、第１電荷転送手段Ｇ1i,jがオン状態のときの電位分布の３次元表示である。既に図２８（ｂ）を用いて説明したとおり、図３０（ｂ）のＸ方向に沿って右下側に進むに従い、電子に対する電位が単調に減少して、電荷読出領域３１ｂの電位井戸に至る３次元電位分布となることが分かる。第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jがオフ状態、第１電荷転送手段Ｇ1i,jがオン状態のときは、二股構造に分岐した左右のフォトダイオードＰＤがそれぞれ生成した第１電荷が集合して、極値を有しないで減少するなだらかなバリアレス電位分布となった電荷転送経路を経由して、電荷読出領域３１ｂへ第１電荷がスムーズに転送されるので、低電圧動作であっても残像現象が起こりにくくなることが分かる。
【０１３４】
図３１（ａ）は図２７に対応するＸ−Ｙ平面における電位分布の等高線表示で、第１電荷転送手段Ｇ1i,jをオフ状態にし、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jを同時にオン状態にしたときの電位分布を示す。図３１（ｂ）は図３１（ａ）に対応して、第１電荷転送手段Ｇ1i,jがオフ状態、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jが同時にオン状態のときの電位分布の３次元表示である。既に図２９（ｂ）を用いて説明したとおり、図３１（ｂ）のＹ方向に沿って右下側（手前側）に進むに従い電子に対する電位が単調に減少して、第１電荷排出領域３１ａの電位井戸に至り、更に、Ｙ方向に沿って左上側（奥側）に進むに従い電位が単調に減少して第２電荷排出領域３１ｃの電位井戸に至る３次元電位分布となることが分かる。
【０１３５】
第１電荷転送手段Ｇ1i,jがオフ状態、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jがオン状態のときは、二股分岐の右側（手前側）のフォトダイオードＰＤが生成した第１電荷が、バリアレス電位分布となった電荷排出経路を経由して、右下側（手前側）のフォトダイオードＰＤから第１電荷排出領域３１ａへ第２電荷がスムーズ且つ完璧に排出される。反対側（奥側）の電荷排出経路が見えない態様の３次元表示であるが、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jが共にオン状態のときは、図２９（ｂ）から理解できるように、二股分岐の奥側のフォトダイオードＰＤが生成した第１電荷も極値を有しないで減少するなだらかなバリアレス電位分布となった電荷排出経路を経由して、奥側のフォトダイオードＰＤから第２電荷排出領域３１ｃへ第２電荷がスムーズ且つ完璧に排出される。第４の実施形態に係る光検出素子によれば、低電圧動作であっても残像現象が起こりにくくなる。
【０１３６】
以上のように、第４の実施形態に係る光検出素子によれば、低電圧、超高速駆動、大面積でも残像現象が起きにくく、且つ電荷転送がスムーズで、ＣＩＳの画素として好適な半導体素子及び固体撮像装置（２次元イメージセンサ）が提供できる。
【０１３７】
＜第４の実施形態の第１変形例＞
本発明の第４の実施形態の第１変形例に係る光検出素子は、図３２に示すように、矩形（正方形）の等価撮像エリアが平面パターンとして定義されるｐ型の基体部１１ｈと、等価撮像エリアの外周の一辺（右辺）となる第１辺の一部に接続され、等価撮像エリアからの電荷を転送するように、基体部１１ｈの上部に埋め込まれた基体部１１ｈよりも高不純物密度のｐ型の第１電荷転送チャネル２６と、第１辺に直交する等価撮像エリアの第２辺（上辺）の一部に接続され、第１電荷転送チャネル２６の電荷転送方向と直交する方向に等価撮像エリアからの他の電荷を転送するように、基体部１１ｈの上部に埋め込まれた基体部１１ｈよりも高不純物密度のｐ型の第２電荷転送チャネル２８と、第２辺に平行に対向する等価撮像エリアの第３辺（下辺）の一部に接続され、第２電荷転送チャネル２８の電荷転送方向と反対方向に等価撮像エリアからの更に他の電荷を転送するように、基体部１１ｈの上部に埋め込まれた基体部１１ｈよりも高不純物密度のｐ型の第３電荷転送チャネル２９と、基体部１１ｈの上部に選択的に埋め込まれたｎ型の電荷生成埋込領域１４ｈを備える点では図２７に示した平面パターンと同様である。
【０１３８】
しかしながら、電荷生成埋込領域１４ｈは、等価撮像エリアの４辺のそれぞれに平行な辺によって外周側の４辺が定義された矩形の中段（上下方向の中央）の左側に凧形の窓部（開口部）を有する局所的な領域である。電荷生成埋込領域１４ｈの矩形領域と等価撮像エリアはほぼ重なるので、図３２において等価撮像エリアに符号を付すことを省略している。図３２に示すような凧形の窓部を有する電荷生成埋込領域１４ｈの平面パターンであっても、第１電荷転送チャネル２６の近傍の主たる平面パターンは、等価撮像エリアの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がっている。又、第２電荷転送チャネル２８の近傍の主たる平面パターンは、等価撮像エリアの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がっている。更に、第３電荷転送チャネル２９の近傍の主たる平面パターンは、等価撮像エリアの第３辺に直交する方向の幅の総和が第３電荷転送チャネル２９に近づくに従い広がっている。
【０１３９】
よって、第４の実施形態の第１変形例に係る光検出素子の電荷生成埋込領域１４ｈのトポロジーは、等価撮像エリアの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がり、且つ等価撮像エリアの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がり、更に、等価撮像エリアの第３辺に直交する方向の幅の総和が第３電荷転送チャネル２９に近づくに従い広がる平面パターンとなる部分を有している特徴において、第２の実施形態に係る光検出素子と同様である。
【０１４０】
第２の実施形態に係る光検出素子では図１３に示したように、電荷生成埋込領域１４ｂを正方形の等価撮像エリア１ｂの左側から３角形で切り欠いたＶ字ブロック状の形状で電荷生成埋込領域１４ｃを表現している。一方、第４の実施形態の第１変形例に係る光検出素子の電荷生成埋込領域１４ｈは、図１３の二股に分岐した電荷生成埋込領域１４ａの２本の左方向に伸びる延長形成部の先端が左端で接合した結果、２本の延長形成部の間に凧形の窓部（開口部）が閉じ込められた構造に対応する。
【０１４１】
断面図を省略しているが、図２に示した断面構造と同様に、第１電荷転送手段（２６，３２ｂ）は、第１電荷転送チャネル２６と、第１電荷転送チャネル２６上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第１転送ゲート電極３２ｂとを含んだ絶縁ゲート構造であり、第２電荷転送手段（２８，３２ａ）は、第２電荷転送チャネル２８と、第２電荷転送チャネル２８上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第２転送ゲート電極３２ａとを含んだ絶縁ゲート構造であり、第３電荷転送手段（２９，３２ｃ）は、第３電荷転送チャネル２９と、第３電荷転送チャネル２９上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第３転送ゲート電極３２ｃとを含んだ絶縁ゲート構造である。
【０１４２】
図３２に示すように第１電荷転送手段（２６，３２ｂ）の右側に隣接して、電荷生成埋込領域１４ｈよりも高不純物密度でｎ＋型の半導体領域からなる電荷読出領域３１ｂが浮遊状態となるように設けられている。第１転送ゲート電極３２ｂに高（ハイ）レベルの電圧を印加すると、第１電荷転送チャネル２６内の電位が変化して、電荷生成埋込領域１４ｈにより生成された第１電荷が、第１電荷転送チャネル２６を経由して電荷読出領域３１ｂへ転送される。更に、第２電荷転送手段（２８，３２ａ）に隣接して、電荷生成埋込領域１４ｈよりも高不純物密度のｎ＋型の半導体領域からなる第１電荷排出領域３１ａが電荷排出用電源に接続されて設けられ、第３電荷転送手段（２９，３２ｃ）に隣接して、電荷生成埋込領域１４ｈよりも高不純物密度のｎ＋型の半導体領域からなる第２電荷排出領域３１ｃが電荷排出用電源に接続されて設けられている。
【０１４３】
第２転送ゲート電極３２ａに高（ハイ）レベルの電圧を印加すると、第２電荷転送チャネル２８内の電位が変化して第２電荷転送チャネル２８に反転チャネルが形成され、第３転送ゲート電極３２ｃに高（ハイ）レベルの電圧を印加すると、第３電荷転送チャネル２９内の電位が変化して第３電荷転送チャネル２９に反転チャネルが形成される。このため、電荷生成埋込領域１４ｈに生成された第２電荷を、第２電荷転送チャネル２８を経由して第１電荷排出領域３１ａへ排出し、第３電荷転送チャネル２９を経由して第２電荷排出領域３１ｃへ排出して、電荷生成埋込領域１４ｈ内をリセットすることができる。
【０１４４】
図２８〜図３１に示したようなデバイスシミュレーションによる電位分布の表示は省略するが、第４の実施形態の第１変形例に係る光検出素子においても、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jをオフ状態にし、第１電荷転送手段Ｇ1i,jをオン状態にしたときには、バリアレス電位分布となった電荷転送経路を経由して、電荷読出領域３１ｂへ第１電荷がスムーズに転送される。また、第１電荷転送手段Ｇ1i,jをオフ状態、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jをオン状態にしたときには、フォトダイオードＰＤが生成した第２電荷が、バリアレス電位分布となった電荷排出経路を経由して第１電荷排出領域３１ａ及び第２電荷排出領域３１ｃへ第２電荷がスムーズ且つ完璧に排出される。よって、第４の実施形態の第１変形例に係る光検出素子によっても低電圧動作であっても残像現象が起こりにくくなるという顕著な効果を奏することができる。
【０１４５】
以上のように、第４の実施形態の第１変形例に係る光検出素子によれば、低電圧、超高速駆動、大面積でも残像現象が起きにくく、且つ電荷転送がスムーズで、ＣＩＳの画素として好適な半導体素子及び固体撮像装置（２次元イメージセンサ）が提供できる。
【０１４６】
＜第４の実施形態の第２変形例＞
本発明の第４の実施形態の第２変形例に係る光検出素子は、図３３に示すように、矩形（正方形）の等価撮像エリアが平面パターンとして定義されるｐ型の基体部１１ｉと、等価撮像エリアの外周の一辺（右辺）となる第１辺の一部に接続され、等価撮像エリアからの電荷を転送するように、基体部１１ｉの上部に埋め込まれた基体部１１ｉよりも高不純物密度のｐ型の第１電荷転送チャネル２６と、第１辺に直交する等価撮像エリアの第２辺（上辺）の一部に接続され、第１電荷転送チャネル２６の電荷転送方向と直交する方向に等価撮像エリアからの他の電荷を転送するように、基体部１１ｉの上部に埋め込まれた基体部１１ｉよりも高不純物密度のｐ型の第２電荷転送チャネル２８と、第２辺に平行に対向する等価撮像エリアの第３辺（下辺）の一部に接続され、第２電荷転送チャネル２８の電荷転送方向と反対方向に等価撮像エリアからの更に他の電荷を転送するように、基体部１１ｉの上部に埋め込まれた基体部１１ｉよりも高不純物密度のｐ型の第３電荷転送チャネル２９と、基体部１１ｉの上部に選択的に埋め込まれたｎ型の電荷生成埋込領域１４ｉを備える点では図２７に示した平面パターンと同様である。
【０１４７】
しかしながら、電荷生成埋込領域１４ｉは、等価撮像エリアの４辺のそれぞれに平行な辺によって外周側の４辺が定義された矩形の中段（上下方向の中央）の左側に二等辺三角形の窓部（開口部）を有する局所的な領域である。図３３において等価撮像エリアに符号を付すことを省略しているが、等価撮像エリアは電荷生成埋込領域１４ｉの矩形領域とはほぼ重なる領域である。図３３に示すような二等辺三角形の窓部を有する電荷生成埋込領域１４ｉの平面パターンであっても、第１電荷転送チャネル２６の近傍の主たる平面パターンは、等価撮像エリアの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がっている。又、第２電荷転送チャネル２８の近傍の主たる平面パターンは、等価撮像エリアの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がっている。更に、第３電荷転送チャネル２９の近傍の主たる平面パターンは、等価撮像エリアの第３辺に直交する方向の幅の総和が第３電荷転送チャネル２９に近づくに従い広がっている。
【０１４８】
よって、第４の実施形態の第２変形例に係る光検出素子の電荷生成埋込領域１４ｉのトポロジーは、等価撮像エリアの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６に近づくに従い広がり、且つ等価撮像エリアの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２８に近づくに従い広がり、更に、等価撮像エリアの第３辺に直交する方向の幅の総和が第３電荷転送チャネル２９に近づくに従い広がる平面パターンとなる部分を有している特徴において、第２の実施形態に係る光検出素子と同様である。第４の実施形態の第２変形例に係る光検出素子の電荷生成埋込領域１４ｉは、図１３の二股に分岐した電荷生成埋込領域１４ａの２本の左方向に伸びる延長形成部の先端が左端で接合した結果、２本の延長形成部の間に二等辺三角形の窓部（開口部）が閉じ込められた構造に対応する。
【０１４９】
断面図を省略しているが、第４の実施形態の第２変形例に係る光検出素子の第１電荷転送手段Ｇ1i,jは、第１電荷転送チャネル２６と、第１電荷転送チャネル２６上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第１転送ゲート電極３２ｂとを含んだ絶縁ゲート構造であり、第２電荷転送手段Ｇ2i,jは、第２電荷転送チャネル２８と、第２電荷転送チャネル２８上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第２転送ゲート電極３２ａとを含んだ絶縁ゲート構造であり、第３電荷転送手段Ｇ3i,jは、第３電荷転送チャネル２９と、第３電荷転送チャネル２９上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第３転送ゲート電極３２ｃとを含んだ絶縁ゲート構造である。
【０１５０】
図３３に示すように第１電荷転送手段Ｇ1i,jの右側に隣接して、電荷生成埋込領域１４ｉよりも高不純物密度でｎ＋型の半導体領域からなる電荷読出領域３１ｂが浮遊状態となるように設けられている。第１転送ゲート電極３２ｂに高（ハイ）レベルの電圧を印加すると、第１電荷転送チャネル２６内の電位が変化して、電荷生成埋込領域１４ｉにより生成された第１電荷が、第１電荷転送チャネル２６を経由して電荷読出領域３１ｂへ転送される。更に、第２電荷転送手段Ｇ2i,jに隣接して、電荷生成埋込領域１４ｉよりも高不純物密度のｎ＋型の半導体領域からなる第１電荷排出領域３１ａが電荷排出用電源に接続されて設けられ、第３電荷転送手段Ｇ3i,jに隣接して、電荷生成埋込領域１４ｉよりも高不純物密度のｎ＋型の半導体領域からなる第２電荷排出領域３１ｃが電荷排出用電源に接続されて設けられている。
【０１５１】
図２８〜図３１に示したような電位分布の表示は省略するが、第４の実施形態の第２変形例に係る光検出素子においても、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jをオフ状態にし、第１電荷転送手段Ｇ1i,jをオン状態にしたときには、バリアレス電位分布となった電荷転送経路を経由して、電荷読出領域３１ｂへ第１電荷がスムーズに転送される。また、第１電荷転送手段Ｇ1i,jをオフ状態、第２電荷転送手段Ｇ2i,j及び第３電荷転送手段Ｇ3i,jをオン状態にしたときには、フォトダイオードＰＤが生成した第２電荷が、バリアレス電位分布となった電荷排出経路を経由して第１電荷排出領域３１ａ及び第２電荷排出領域３１ｃへ第２電荷がスムーズ且つ完璧に排出される。よって、第４の実施形態の第２変形例に係る光検出素子によっても低電圧動作であっても残像現象が起こりにくくなるという顕著な効果を奏することができる。
【０１５２】
以上のように、第４の実施形態の第２変形例に係る光検出素子によれば、低電圧、超高速駆動、大面積でも残像現象が起きにくく、且つ電荷転送がスムーズで、ＣＩＳの画素として好適な半導体素子及び固体撮像装置（２次元イメージセンサ）が提供できる。
【０１５３】
（その他の実施形態）
上記のように、本発明は第１〜第４の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１５４】
既に述べた第１〜第４の実施形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。第１〜第４の実施形態の説明では、転送、蓄積等の処理がされる第１電荷や第２電荷を電子とし、電位図において、図の下方向（深さ方向）が、電位（電位）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、光検出素子内の電位障壁、電位谷、電位井戸等を示す電位形状は、図の下方向（深さ方向）が、電位の負方向として表現される。
【０１５５】
既に述べた第１〜第４の実施形態では矩形（正方形）の等価撮像エリアを例示した。しかし、等価撮像エリアの平面パターンは正方形に限定されるものではなく、図３４に例示するように三角形等であっても構わない。図３４に例示した本発明の他の実施形態に係る光検出素子においては、ｐ型の基体部１１ｊの上部に直角二等辺三角形の第１の等価撮像エリア１ｍと、第１の等価撮像エリア１ｍの斜辺と自己の斜辺を平行にして第１の等価撮像エリア１ｍに対峙した第２の等価撮像エリア１ｎが定義され、正方形の占有領域を構成している。第１〜第４の実施形態の等価撮像エリアと同一の占有領域の中に２つの等価撮像エリアを格納した構造になるので、図３４の構造の実施形態に係る光検出素子によれば、集積密度を高め、光検出素子の感度と解像度を向上できる。
【０１５６】
第１の等価撮像エリア１ｍの平面パターン上の内部となる領域において、基体部１１ｊの上部にｎ型の第１の電荷生成埋込領域１４ｍが選択的に埋め込まれ、第２の等価撮像エリア１ｎの平面パターン上の内部となる領域において、基体部１１ｊの上部にはｎ型の第２の電荷生成埋込領域１４ｎが選択的に埋め込まれている。したがって第１の電荷生成埋込領域１４ｍと第２の電荷生成埋込領域１４ｎは、それぞれ第１の等価撮像エリア１ｍ及び第２の等価撮像エリア１ｎと相似形で、第１の等価撮像エリア１ｍ及び第２の等価撮像エリア１ｎより小さな直角二等辺三角形である。
【０１５７】
そして、直角二等辺三角形の第１の等価撮像エリア１ｍの一方の隣辺となる第１辺の一部には、第１の等価撮像エリア１ｍからの電荷を転送するように、基体部１１ｊの上部に埋め込まれた基体部１１ｊよりも高不純物密度のｐ型の第１電荷転送チャネル２６ｑが接続され、第１辺に直交する第１の等価撮像エリア１ｍの第２辺の一部には、第１電荷転送チャネル２６ｑの電荷転送方向と直交する方向に第１の等価撮像エリア１ｍからの他の電荷を転送するように、基体部１１ｊの上部に埋め込まれた基体部１１ｊよりも高不純物密度のｐ型の第２電荷転送チャネル２６ｐが接続されている。
【０１５８】
他方、直角二等辺三角形の第２の等価撮像エリア１ｎに対しては、第２の等価撮像エリア１ｎの一方の隣辺となる第１辺の一部に第２の等価撮像エリア１ｎからの電荷を転送するように、基体部１１ｊの上部に埋め込まれた基体部１１ｊよりも高不純物密度のｐ型の第３電荷転送チャネル２６ｓが接続され、第１辺に直交する第２の等価撮像エリア１ｎの第２辺の一部には第３電荷転送チャネル２６ｓの電荷転送方向と直交する方向に第２の等価撮像エリア１ｎからの他の電荷を転送するように、基体部１１ｊの上部に埋め込まれた基体部１１ｊよりも高不純物密度のｐ型の第４電荷転送チャネル２６ｒが接続されている。
【０１５９】
第１の電荷生成埋込領域１４ｍは、第１の等価撮像エリア１ｍの第１辺に直交する方向の幅の総和が第１電荷転送チャネル２６ｑに近づくに従い広がり、且つ第１の等価撮像エリア１ｍの第２辺に直交する方向の幅の総和が第２電荷転送チャネル２６ｐに近づくに従い広がる末広がりの平面パターンとなる部分を有する。第２の電荷生成埋込領域１４ｎは、第２の等価撮像エリア１ｎの第１辺に直交する方向の幅の総和が第３電荷転送チャネル２６ｓに近づくに従い広がり、且つ第２の等価撮像エリア１ｎの第２辺に直交する方向の幅の総和が第４電荷転送チャネル２６ｒに近づくに従い広がる末広がりの平面パターンとなる部分を有する。
【０１６０】
第１の等価撮像エリア１ｍ、第２の等価撮像エリア１ｎ、第１電荷転送チャネル２６ｑ、第２電荷転送チャネル２６ｐ、第３電荷転送チャネル２６ｓ及び第４電荷転送チャネル２６ｒを囲む領域として、活性領域２１mnが定義される。断面図の図示を省略しているが、素子分離絶縁膜が活性領域２１mnが定義する閉じた多角形のトポロジーに沿って、活性領域２１の外周に内接するように設けられる。断面図を省略しているが、図２及び図３に示した断面構造と同様に、第１電荷転送手段（２６ｑ，３２ｑ）が第１電荷転送チャネル２６ｑと、第１電荷転送チャネル２６ｑ上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第１転送ゲート電極３２ｑとを含んだ絶縁ゲート構造して構成され、第２電荷転送手段（２６ｐ，３２ｐ）が、第２電荷転送チャネル２６ｐと、第２電荷転送チャネル２６ｐ上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第２転送ゲート電極３２ｐとを含んだ絶縁ゲート構造として構成されている。
【０１６１】
更に、第３電荷転送手段（２６ｓ，３２ｓ）が第３電荷転送チャネル２６ｓと、第３電荷転送チャネル２６ｓ上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第３転送ゲート電極３２ｓとを含んだ絶縁ゲート構造して構成され、第４電荷転送手段（２６ｒ，３２ｒ）が、第４電荷転送チャネル２６ｒと、第４電荷転送チャネル２６ｒ上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置された第４転送ゲート電極３２ｒとを含んだ絶縁ゲート構造として構成されている。
【０１６２】
図４〜図７等に示したような電位分布の表示は省略するが、図３４に平面パターンを例示した光検出素子においても、第２電荷転送手段（２６ｐ，３２ｐ）をオフ状態にし、第１電荷転送手段（２６ｑ，３２ｑ）をオン状態にしたときには、バリアレス電位分布となった電荷転送経路を経由して、第１電荷読出領域３１ｑへ第１電荷がスムーズに転送される。また、第１電荷転送手段（２６ｑ，３２ｑ）をオフ状態、第２電荷転送手段（２６ｐ，３２ｐ）をオン状態にしたときには、フォトダイオードＰＤが生成した第２電荷が、バリアレス電位分布となった電荷排出経路を経由して第１電荷排出領域３１ｐへ第２電荷がスムーズ且つ完璧に排出される。
【０１６３】
更に第４電荷転送手段（２６ｒ，３２ｒ）をオフ状態にし、第３電荷転送手段（２６ｓ，３２ｓ）をオン状態にしたときには、バリアレス電位分布となった電荷転送経路を経由して、第２電荷読出領域３１ｓへ第１電荷がスムーズに転送される。また、第３電荷転送手段（２６ｓ，３２ｓ）をオフ状態、第４電荷転送手段（２６ｒ，３２ｒ）をオン状態にしたときには、フォトダイオードＰＤが生成した第２電荷が、バリアレス電位分布となった電荷排出経路を経由して第４電荷排出領域３１ｒへ第２電荷がスムーズ且つ完璧に排出される。
【０１６４】
この結果、図３４に平面パターンを例示した構成の光検出素子によっても、低電圧動作であっても残像現象が起こりにくくなるという顕著な効果を奏することができる。特に、図３４に要部の概略を示した光検出素子を画素Ｘi,jとして用い、この画素Ｘi,jの多数個を２次元マトリクス状に配列すれば、残像現象が起きにくく高感度、高解像度の固体撮像装置（２次元イメージセンサ）が実現できる。
【０１６５】
例えば第１の実施形態に係る光検出素子や固体撮像装置では図１に例示したような基体部１１ａの上部に、第１電荷転送チャネル２６を挟んで電荷生成埋込領域１４ａと対向して配置され、電荷生成埋込領域１４ａよりも高不純物密度のｎ型の電荷読出領域３１ｂと、基体部１１ａの上部に、第２電荷転送チャネル２８を挟んで電荷生成埋込領域１４ａと対向して配置され、電荷生成埋込領域１４ａよりも高不純物密度のｎ型の電荷排出領域３１ａとを備える構成について説明した。しかし、本発明は複数の電荷転送手段を１つの等価撮像エリアに備える構成であれば、種々の光検出素子や固体撮像装置に適用可能であり、第１の実施形態に係る光検出素子や固体撮像装置で例示的に説明した構成に限定されるものではない。
【０１６６】
例えば、図１において、基体部１１ａの上部に、第１電荷転送チャネル２６を挟んで電荷生成埋込領域１４ａと対向して配置され、電荷生成埋込領域１４ａよりも高不純物密度のｎ型の第１電荷読出領域３１ｂと、基体部１１ａの上部に、第２電荷転送チャネル２８を挟んで電荷生成埋込領域１４ａと対向して配置され、電荷生成埋込領域１４ａよりも高不純物密度のｎ型の第２電荷読出領域３１ａとを備え、第１電荷読出領域３１ｂと第２電荷読出領域３１ａとのペアでタイムオブフライト（ＴＯＦ）と言われる光飛行時間技術を実行して距離測定をするようにしてもよい。或いは、１フレーム内を時分割し、第１電荷読出領域３１ｂに１フレームの大部分となる長時間転送し、第２電荷読出領域３１ａには第１電荷読出領域３１ｂへの転送時間よりも短い転送時間で転送して、ダイナミックレンジを拡張するにしてもよい。第３の実施形態に係る光検出素子や固体撮像装置についても同様である。
【０１６７】
或いは、第１の実施形態で説明した図１の構造において、電荷読出領域３１ｂの更に右側に、電荷読出領域３１ｂから電荷移動経路の長手方向（電荷転送方向）に沿って離間したｎ型若しくはｎ＋型の新たな半導体領域を更に設けて、この新たな半導体領域を「電荷読出領域」としてもよい。この場合、電荷読出領域３１ｂとして第１の実施形態で採用した図１の半導体領域が「電荷蓄積領域」となる。電荷蓄積領域３１ｂと新たな半導体領域である電荷読出領域の間には新たな電荷転送手段が更に設けられる。このような新たな構成にすれば、電荷蓄積領域３１ｂに蓄積された第１電荷を、新たな電荷転送手段で転送するような機能を有した固体撮像装置が実現できる。
【０１６８】
同様に、第２の実施形態に係る光検出素子や固体撮像装置の説明においては、便宜上、図１３に例示したような基体部１１ｂの上部に、第１電荷転送チャネル２６を挟んで電荷生成埋込領域１４ａと対向して配置され、電荷生成埋込領域１４ａよりも高不純物密度のｎ型の電荷読出領域３１ｂと、基体部１１ｂの上部に、第２電荷転送チャネル２８を挟んで電荷生成埋込領域１４ａと対向して配置され、電荷生成埋込領域１４ａよりも高不純物密度のｎ型の第１電荷排出領域３１ａと、基体部１１ｂの上部に、第３電荷転送チャネル２９を挟んで電荷生成埋込領域１４ａと対向して配置され、電荷生成埋込領域１４ａよりも高不純物密度のｎ型の第２電荷排出領域３１ｃとを備える構成について説明した。しかし、第２の実施形態に係る光検出素子や固体撮像装置は３個以上複数の電荷転送手段を１つの等価撮像エリアに備える構成であれば、種々の光検出素子や固体撮像装置に適用可能であり、本発明は第２の実施形態に係る光検出素子や固体撮像装置で例示的に説明した構成に限定されるものではない。
【０１６９】
例えば、第２の実施形態で例示的に説明した図１３において、基体部１１ｂの上部に、第１電荷転送チャネル２６を挟んで電荷生成埋込領域１４ａと対向して配置され、電荷生成埋込領域１４ａよりも高不純物密度のｎ型の第１電荷読出領域３１ａと、基体部１１ｂの上部に、第２電荷転送チャネル２８を挟んで電荷生成埋込領域１４ａと対向して配置され、電荷生成埋込領域１４ａよりも高不純物密度のｎ型の第２電荷読出領域３１ｂと、基体部１１ｂの上部に、第３電荷転送チャネル２９を挟んで電荷生成埋込領域１４ａと対向して配置され、電荷生成埋込領域１４ａよりも高不純物密度のｎ型の第３電荷読出領域３１ｃを備える構成とすることも可能である。この場合、第２電荷読出領域３１ｂと第３電荷読出領域３１ｃのペアに対し同時に信号電荷を転送し、このペアとは相補的なタイミングで、第１電荷読出領域３１ａに対して信号電荷を振り分けるように転送することによって、光飛行時間技術による距離測定をしてもよい。第４の実施形態に係る光検出素子や固体撮像装置についても同様である。
【０１７０】
又、既に述べた第１及び第２の実施形態等の説明においては、２次元固体撮像装置（エリアセンサ）を例示的に説明したが、本発明の光検出素子は２次元固体撮像装置の画素Ｘi,jのみに用いられるように限定して解釈するべきではない。例えば、図１４にその一部を例示的に示した２次元マトリクスにおいて、ｉ＝１又はｊ＝１と固定した１次元固体撮像装置（ラインセンサ）の画素Ｘi,jとして複数の光検出素子を１次元に配列してもよいことは、上記開示の内容から、容易に理解できるはずである。
【０１７１】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０１７２】
１ａ，１ｂ，１ｃ，１ｄ…等価撮像エリア
１ｍ…第１等価撮像エリア
１ｎ…第２等価撮像エリア
１１SUB…Ｓｉ基板
１１…基体部
１１ａ〜１１ｊ…基体部
１２…タブ領域
１３…素子分離絶縁膜
１４ａ〜１４ｉ，１４ｍ，１４ｎ…電荷生成埋込領域
２１mn，２１…活性領域
２５…シールド層
２６，２６ｐ，２６ｑ，２６ｒ，２６ｓ，２８，２９…電荷転送チャネル
２７…ゲート絶縁膜
３１ａ…電荷排出領域（第１電荷排出領域；電荷読出領域）
３１ｂ…電荷読出領域（電荷蓄積領域）
３１ｃ…第２電荷排出領域（第２電荷読出領域）
３１ｐ…第１電荷排出領域
３１ｑ…第１電荷読出領域
３１ｒ…第２電荷排出領域
３１ｓ…第２電荷読出領域
３２ａ…第２転送ゲート電極
３２ｂ…第１転送ゲート電極
３２ｃ…第３転送ゲート電極
３２ｐ…第２転送ゲート電極
３２ｑ…第１転送ゲート電極
３２ｒ…第４転送ゲート電極
３２ｓ…第３転送ゲート電極
１１４…電荷生成埋込領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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