(57)【要約】【課題】高電圧または大電流が印加されたときにショート故障を回避すること。【解決手段】セラミック誘電体を主成分とする複数の誘電体層１１と、前記誘電体層１１と交互に積層された金属を主成分とする複数の内部電極１２と、を具備し、前記複数の誘電体層１１の少なくとも１層の誘電体層１１の少なくとも一部分の厚さをｔ１とし、前記少なくとも１層の誘電体層１１の前記少なくとも一部分を挟む内部電極１２ａ、１２ｂの厚さをｔ２としたとき、ｔ１≧５×ｔ２である積層セラミックコンデンサ。【選択図】図５
2018006545.tif 000002
【特許請求の範囲】
【請求項１】
セラミック誘電体を主成分とする複数の誘電体層と、
前記誘電体層と交互に積層された金属を主成分とする複数の内部電極と、
を具備し、
前記複数の誘電体層の少なくとも１層の誘電体層の少なくとも一部分の厚さをｔ１とし、前記少なくとも１層の誘電体層の前記少なくとも一部分を挟む内部電極の厚さをｔ２としたとき、
ｔ１≧５×ｔ２である積層セラミックコンデンサ。
【請求項２】
前記ｔ２は０．４μｍ以下である請求項１記載の積層セラミックコンデンサ。
【請求項３】
前記誘電体層はチタン酸バリウム、チタン酸ストロンチウムまたは酸化チタンを主成分とする請求項１または２記載の積層セラミックコンデンサ。
【請求項４】
前記内部電極は、ニッケル、プラチナおよびパラジウムの少なくとも１つを含む請求項１から３のいずれか一項記載の積層セラミックコンデンサ。
【請求項５】
前記少なくとも１層の誘電体層の平面内の一部分の厚さはｔ１であり、前記少なくとも１層の誘電体層の前記一部分以外の厚さはｔ１より大きい請求項１から４のいずれか一項記載の積層セラミックコンデンサ。
【請求項６】
前記少なくとも１層の誘電体層の周縁部の厚さはｔ１より大きい請求項５記載の積層セラミックコンデンサ。
【請求項７】
前記少なくとも１層の誘電体層以外の誘電体層の厚さは前記ｔ１より大きい請求項１から６のいずれか一項記載の積層セラミックコンデンサ。
【請求項８】
前記複数の誘電体層のうち積層方向の端部の誘電体層の厚さは前記ｔ１より大きい請求項７記載の積層セラミックコンデンサ。
【請求項９】
前記複数の内部電極のうち前記少なくとも１層の誘電体層を挟む内部電極以外の内部電極の厚さはｔ２より大きい請求項１から８のいずれか一項記載の積層セラミックコンデンサ。
【請求項１０】
請求項１から９のいずれか一項記載の積層セラミックコンデンサと、
電子部品と、
を具備する複合部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサおよび複合部品に関し、例えば複数の内部電極と複数の誘電体層とが交互に積層された積層セラミックコンデンサおよび複合部品に関する。
【背景技術】
【０００２】
積層セラミックコンデンサがショートすると、積層セラミックコンデンサを用いている回路に大電流が流れ、回路が発煙や発火するおそれがある。また、回路の誤動作や大きな事故に繋がるおそれがある。
【０００３】
誘電体層と内部電極との積層体の露出部と外部電極との境界に対応する位置に内部電極の欠如部を設けることで、積層体にクラックが発生しても内部電極がショート状態とならない技術が知られている（例えば特許文献１）。積層体の端面と内部電極の端部との間における積層体の表面に溝を設けることで、機械的ストレスが印加されクラックが発生した場合にオープン状態とする技術が知られている（例えば特許文献２）。外部電極に接続される内部電極と浮遊内部電極とを交互に設けることで、耐電圧性能を向上させる技術が知られている（例えば特許文献３）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２９４３５３号公報
【特許文献２】特開平８−４５７７７号公報
【特許文献３】特開平８−３７１２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１、２では、機械的なストレスによるクラックに起因する故障が発生してもショート故障とならないようにすることを目的としている。特許文献３では、耐電圧性能を向上させることを目的としているが、故障が生じたときにショート故障を確実に回避する技術ではない。これらの技術では、高電圧または大電流が印加されたときに、ショート故障を確実に回避してオープン故障とすることはできない。
【０００６】
本発明は、上記課題に鑑みなされたものであり、高電圧または大電流が印加されたときにショート故障を回避することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、セラミック誘電体を主成分とする複数の誘電体層と、前記誘電体層と交互に積層された金属を主成分とする複数の内部電極と、を具備し、前記複数の誘電体層の少なくとも１層の誘電体層の少なくとも一部分の厚さをｔ１とし、前記少なくとも１層の誘電体層の前記少なくとも一部分を挟む内部電極の厚さをｔ２としたとき、ｔ１≧５×ｔ２である積層セラミックコンデンサである。
【０００８】
上記構成において、前記ｔ２は０．４μｍ以下である構成とすることができる。
【０００９】
上記構成において、前記誘電体層はチタン酸バリウム、チタン酸ストロンチウムまたは酸化チタンを主成分とする構成とすることができる。
【００１０】
上記構成において、前記内部電極は、ニッケル、プラチナおよびパラジウムの少なくとも１つを含む構成とすることができる。
【００１１】
上記構成において、前記少なくとも１層の誘電体層の平面内の一部分の厚さはｔ１であり、前記少なくとも１層の誘電体層の前記一部分以外の厚さはｔ１より大きい構成とすることができる。
【００１２】
上記構成において、前記少なくとも１層の誘電体層の周縁部の厚さはｔ１より大きい構成とすることができる。
【００１３】
上記構成において、前記少なくとも１層の誘電体層以外の誘電体層の厚さは前記ｔ１より大きい構成とすることができる。
【００１４】
上記構成において、前記複数の誘電体層のうち積層方向の端部の誘電体層の厚さは前記ｔ１より大きい構成とすることができる。
【００１５】
上記構成において、前記複数の内部電極のうち前記少なくとも１層の誘電体層を挟む内部電極以外の内部電極の厚さはｔ２より大きい構成とすることができる。
【００１６】
本発明は、上記積層セラミックコンデンサと、電子部品と、を具備する複合部品である。
【発明の効果】
【００１７】
本発明によれば、高電圧または大電流が印加されたときにショート故障を回避することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、実施例１における積層セラミックコンデンサの部分断面斜視図である。
【図２】図２は、図１のＡ−Ａ断面図である。
【図３】図３（ａ）から図３（ｈ）は、実施例１に係る積層セラミックコンデンサの製造方法を示す断面図である。
【図４】図４（ａ）から図４（ｃ）は、比較例に係る積層セラミックコンデンサの断面図である。
【図５】図５（ａ）から図５（ｃ）は、実施例１に係る積層セラミックコンデンサの断面図（その１）である。
【図６】図６（ａ）および図６（ｂ）は、実施例１に係る積層セラミックコンデンサの断面図（その２）である。
【図７】図７（ａ）および図７（ｂ）は、評価回路を示す回路図である。
【図８】図８（ａ）および図８（ｂ）は、電圧Ｖｓおよび電流Ｉｓの測定例を示す図である。
【図９】図９（ａ）および図９（ｂ）は、それぞれ電流印加前後のサンプルの顕微鏡写真である。
【図１０】図１０（ａ）は、各厚さｔ１およびｔ２におけるオープン故障の有無を示す図、図１０（ｂ）は、ショートしたサンプルの抵抗を示す図、図１０（ｃ）は、各厚さの比ｔ１／ｔ２を示す図である。
【図１１】図１１（ａ）から図１１（ｃ）は、実施例２に係る積層セラミックコンデンサの断面図である。
【図１２】図１２（ａ）から図１２（ｃ）は、実施例３に係る積層セラミックコンデンサの断面図である。
【図１３】図１３は実施例４に係る複合部品の模式図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照しつつ、実施例について説明する。
【実施例１】
【００２０】
図１は、実施例１における積層セラミックコンデンサの部分断面斜視図である。図２は、図１のＡ−Ａ断面図である。図１および図２に示すように、積層セラミックコンデンサ１００は、直方体形状を有する積層体１０と、積層体１０のいずれかの対向する両端面に設けられた外部電極２０ａおよび２０ｂとを備える。積層体１０は、誘電体として機能するセラミック材料を含む複数の誘電体層１１と、複数の内部電極１２とが、交互に積層された構成を有する。誘電体層１１および内部電極１２の積層方向をＺ方向、外部電極２０ａおよび２０ｂが設けられた方向をＹ方向、Ｙ方向とＺ方向に直交する方向をＸ方向とする。Ｘ方向およびＹ方向は誘電体層１１および内部電極１２の広がる面に平行な方向である。
【００２１】
各内部電極１２の端縁は、積層体１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。これにより、各内部電極１２は、外部電極２０ａと２０ｂとに、交互に導通している。これにより、積層セラミックコンデンサ１００は、複数のセラミックコンデンサが積層された構成を有する。また、積層体１０において、誘電体層１１と内部電極１２との積層方向の両端面は、カバー層１３によって覆われている。例えば、カバー層１３の材料は、誘電体層１１と同じである。
【００２２】
外部電極２０ａ、２０ｂおよび内部電極１２は、Ｎｉ（ニッケル）、Ｐｔ（白金）またはＰｄ（パラジウム）、Ｃｕ（銅）、Ｓｎ（スズ）等の金属を主成分とする。誘電体層１１は、セラミック材料を主成分とする。セラミック材料としては、例えばペロブスカイト構造を有するＢａＴｉＯ３（チタン酸バリウム）もしくはＳｒＴｉＯ３（チタン酸ストロンチウム）またはＴｉＯ２（酸化チタン）を用いる。誘電体層１１は、例えば焼結体であり、マクロには結晶方位に対し等方的である。セラミック材料は化学量論的な組成から外れていてもよく、例えば不純物が添加されていてもよい。
【００２３】
図３（ａ）から図３（ｈ）は、実施例１に係る積層セラミックコンデンサの製造方法を示す断面図である。図３（ａ）に示すように、基板６０を準備する。基板６０は、例えばガラス基板、シリコン基板またはポリカーボネート等の樹脂基板である。図３（ｂ）に示すように、基板６０上に剥離層６２を塗工する。剥離層６２は例えば膜厚が０．２μｍのＰＶＡ（polyvinyl alcohol）等の樹脂膜であり、スピンコート法を用い形成する。図３（ｃ）に示すように、剥離層６２上にステンレス等で形成されたマスク６４を載せる。マスク６４の開口に内部電極１２を形成する。内部電極１２は例えばスパッタ法を用い形成する。内部電極１２は、例えば印刷法等の他の薄膜形成技術を用い形成してもよい。
【００２４】
図３（ｄ）に示すように、マスク６４を除去した後、剥離層６２上に内部電極１２を覆うように誘電体層１１を塗工する。誘電体層１１は、例えばセラミック材料とバインダーを含む混合スラリーであり、スピンコート法を用い形成する。図３（ｅ）に示すように、図３（ｃ）および図３（ｄ）を繰り返し、内部電極１２と誘電体層１１とを所望数積層する。
【００２５】
図３(ｆ)に示すように、基板６０および剥離層６２を剥離層６２の上面から剥離する。内部電極１２と誘電体層１１との積層体の上下にカバー層１３を設け熱圧着する。これにより、積層体１０が形成される。図３（ｇ）に示すように、積層体１０を切断する。図３（ｈ）に示すように、外部電極２０ａおよび２０ｂを形成する。その後、脱バインダーおよび焼成する。脱バインダーおよび焼成は外部電極２０ａおよび２０ｂを形成する前に行なってもよい。
【００２６】
発明者らは、高電圧または大電流は印加されたときに積層セラミックコンデンサがショート故障となる理由について以下のように推測した。図４（ａ）から図４（ｃ）は、比較例に係る積層セラミックコンデンサの断面図である。図４（ａ）に示すように、積層体１０において、複数の内部電極１２および複数の誘電体層１１が交互に積層されている。複数の内部電極１２は交互に外部電極２０ａおよび２０ｂと接続されている。誘電体層１１の厚さをｔ１、内部電極１２の厚さをｔ２とする。誘電体層１１の厚さｔ１および内部電極１２の厚さｔ２は積層方向および平面方向に、製造誤差程度に略均一である。
【００２７】
図４（ｂ）に示すように、外部電極２０ａと２０ｂとの間に高電圧または大電流が印加されると、内部電極１２ａと１２ｂとの間の誘電体層１１に絶縁破壊５０が生じる。これにより、内部電極１２ａと１２ｂとの間がショートする。図４（ｃ）に示すように、絶縁破壊した箇所を介し内部電極１２ａから１２ｂに電流５６が流れる。電流５６により内部電極１２ａおよび１２ｂが溶融し、内部電極１２ａと１２ｂとの間に溶融した金属が凝集し、金属片５２が形成される。内部電極１２ａおよび１２ｂの厚さｔ２が大きいと、内部電極１２ａおよび１２ｂが溶融した大量の金属により大きな金属片５２が形成される。このため、内部電極１２ａと１２ｂとの間の電気抵抗は低くなる。よって、金属片５２を電流は流れても発熱が少なく、金属片５２およびその近傍の熱膨張は小さい。このため、内部電極１２ａと１２ｂとはショート状態を維持する。
【００２８】
このような積層セラミックコンデンサがショート故障となる理由の推測に基づき、実施例１に係る積層セラミックコンデンサを考えた。図５（ａ）から図５（ｃ）並びに図６（ａ）および図６（ｂ）は、実施例１に係る積層セラミックコンデンサの断面図である。図５（ａ）に示すように内部電極１２の厚さｔ２が誘電体層１１の厚さｔ１に比べ非常に小さい。その他の構成は図４（ａ）と同じであり、説明を省略する。図５（ｂ）に示すように、外部電極２０ａと２０ｂとの間に高電圧または大電流が印加されると、内部電極１２ａと１２ｂとの間の誘電体層１１に絶縁破壊５０が生じる。
【００２９】
図５（ｃ）に示すように、内部電極１２ａおよび１２ｂが薄いため、電流５６により溶融する金属が少ない。これにより、金属片５２の体積は図４（ｃ）に比べて小さくなる。これにより、内部電極１２ａと１２ｂとの間の電気抵抗は高くなる。
【００３０】
図６（ａ）に示すように、金属片５２を電流が流れると、金属片５２が発熱し、金属片５２およびその近傍が矢印５８のように熱膨張する。このため、積層体１０にクラック５４が生じる。図６（ｂ）に示すように、積層体１０が分断５５されると、外部電極２０ａと２０ｂとの間はオープンとなる。
【００３１】
以上のように、内部電極１２を薄くすることにより、ショート故障を回避できると考えられる。そこで、誘電体層１１の厚さｔ１および内部電極１２の厚さｔ２を変化させたサンプルを作製し、通電評価を行なった。
【００３２】
（サンプル作製方法）
サンプルは以下のように作製した。
図３（ｃ）において、基板６０上にＮｉを主成分とする内部電極１２をスパッタ法により形成する。図３（ｄ）において、内部電極１２上にチタン酸バリウム粉体とバインダーの混合スラリーをスピンコートにより塗工する。図３（ｅ）において、誘電体層１１が４層の積層体を形成する。図３（ｆ）において、基板６０を除去後、積層体の上下をカバー層１３で挟んで熱圧着する。図３（ｇ）において、１．０ｍｍ×０．８ｍｍのサイズに切断する。図３（ｈ）において、脱バインダー処理として２７０℃がピークの熱処理を２４時間行なう。外部電極２０ａおよび２０ｂとしてＮｉペーストを塗工する。焼成炉において、１２６０℃がピークの焼成を行なう。
【００３３】
（評価方法）
作製したサンプルを以下のように評価した。
図７（ａ）および図７（ｂ）は、評価回路を示す回路図である。図７（ａ）に示すように、作製したサンプル４０に保護抵抗４２を介し電圧電源４４を接続する。プローブをサンプル４０の外部電極２０ａおよび２０ｂに接触させることにより、サンプル４０を評価回路に接続する。電圧電源４４からサンプル４０に直流電圧を印加する。電圧は段階的に昇圧する。サンプル４０がショートしたところで、電圧の印加を終了する。
【００３４】
図７（ｂ）に示すように、ショートしたサンプル４１に保護抵抗４２を介し電流電源４６を接続する。プローブをサンプル４１の外部電極２０ａおよび２０ｂに接触させることにより、サンプル４１を評価回路に接続する。電流電源４６からサンプル４１に電流値１Ａの直流電流を５０ｍ秒印加する。グランドとサンプル４１の保護抵抗４２側のノードＮ１との間の電圧Ｖｓ、およびサンプル４１を流れる電流Ｉｓをオシロスコープで測定した。電流を印加する前後のサンプル４１の概観を光学顕微鏡にて観察した。
【００３５】
図８（ａ）および図８（ｂ）は、電圧Ｖｓおよび電流Ｉｓの測定例を示す図である。図８（ａ）は、誘電体層１１の厚さｔ１が１．８μｍおよび内部電極１２の厚さｔ２が１．２μｍのサンプルの測定結果である。図８（ｂ）は、厚さｔ１が１．５μｍおよび厚さｔ２が０．３μｍの測定結果である。
【００３６】
図８（ａ）に示すように、５０ｍ秒の電流印加の間、電流Ｉｓは１Ａ流れている。この間、電圧Ｖｓは１．２Ｖである。このように、サンプル４１はオープンとなっていない。サンプル４１の抵抗は１．２Ωである。
【００３７】
図８（ｂ）に示すように、１Ａの電流Ｉｓを流すと、約９ｍ秒後に電流Ｉｓが流れなくなっている。約９秒間の間の電圧Ｖｓは４Ｖであり、その後電圧は上昇する。このように、サンプル４１はオープンとなっている。ショートのときのサンプル４１の抵抗は４Ωである。
【００３８】
図９（ａ）および図９（ｂ）は、それぞれ電流印加前後のサンプルの顕微鏡写真である。サンプルは、図８（ｂ）に相当する厚さｔ１が１．５μｍおよび厚さｔ２が０．３μｍのサンプルである。図９（ａ）に示すように、サンプル４１の外部電極２０にプローブ４５を接触させている。積層体１０にクラック等は観察されない。図９（ｂ）に示すように、サンプル４１がオープンとなった後、積層体１０にクラックが入り積層体１０が分断５５されている。
【００３９】
誘電体層１１の厚さｔ１および内部電極１２の厚さｔ２を変化させ、５個のショートしたサンプル４１のうち電流印加によりオープンとなるサンプルの個数を評価した。
【００４０】
（評価結果）
図１０（ａ）は、各厚さｔ１およびｔ２におけるオープン故障の有無を示す図、図１０（ｂ）は、ショートしたサンプルの抵抗を示す図、図１０（ｃ）は、各厚さの比ｔ１／ｔ２を示す図である。図１０（ａ）において、括弧内の数字の分母は評価を行なったサンプルの個数を示す、分子はオープンとなったサンプルの個数を示す。５個のサンプルのうち５個オープンとなったものに「○」を、その他に「×」を付した。太線は、５個全てオープンとなった範囲７０を示す。
【００４１】
誘電体層１１の厚さｔ１が１μｍのとき内部電極１２の厚さｔ２が０．２μｍで５個全てオープンとなっている。ｔ１が１．５μｍおよび１．８μｍのとき、ｔ２が０．３μｍ以下で５個全てオープンとなっている。ｔ１が２．０および２．４μｍのとき、ｔ２が０．４μｍ以下で５個全てオープンとなっている。このように、ｔ１／ｔ２の値を５以上とすることで、５個全てがオープンとなる。図１０（ｂ）に示すように、５個全てオープンとなった範囲７０内では、ショートしたサンプルの抵抗は４Ω以上である。図１０（ｃ）に示すように、５個全てオープンとなった範囲７０内では、ｔ１／ｔ２は５以上である。
【００４２】
この評価結果は、積層体１０内の誘電体層１１および内部電極１２の積層数および積層体１０の平面サイズ等には依存しない。また、誘電体層１１の材料はセラミック誘電体であり、内部電極１２が金属であれば、高電圧または大電流が印加されたときに図５（ａ）から図６（ｂ）のように積層体１０が分断され、オープン故障となると考えられる。
【００４３】
このように、実施例１によれば、誘電体層１１の厚さをｔ１とし、誘電体層１１を挟む内部電極１２の厚さをｔ２としたとき、ｔ１≧５×ｔ２である。これにより、高電圧または大電流が印加されたときにオープン故障となり、ショート故障を回避することができる。より確実にショート故障を回避するため、ｔ１≧６×ｔ２が好ましく、ｔ１≧８×ｔ２がより好ましく、ｔ１≧１０×ｔ２がさらに好ましい。また、容量密度を大きくするため、内部電極１２の厚さｔ２は０．４μｍ以下が好ましく、０．３μｍ以下がより好ましい。
【００４４】
チタン酸ストロンチウムおよび酸化チタンは、チタン酸バリウムと硬度、靭性および弾性率等の物性定数が同程度である。よって、誘電体層１１がチタン酸バリウム、チタン酸ストロンチウムまたは酸化チタンを主成分とする場合（例えば誘電体層１１がチタン酸バリウム層、チタン酸ストロンチウム層または酸化チタン層の場合）、図１０（ａ）および図１０（ｂ）と同様の結果が得られる。また、Ｎｉ、ＰｔおよびＰｄの抵抗率はそれぞれ１３μΩｃｍ、１０μΩｃｍおよび１３μΩｃｍと同程度である。よって、内部電極１２がＮｉ、Ｐｔ、Ｐｄの少なくとも１つを主成分とする場合（例えば内部電極１２がＮｉ層、Ｐｔ層もしくはＰｄ層またはこれらの積層の場合）、図１０（ａ）および図１０（ｂ）と同様の結果が得られる。
【実施例２】
【００４５】
図１１（ａ）から図１１（ｃ）は、実施例２に係る積層セラミックコンデンサの断面図である。図１１（ａ）に示すように、積層体１０内において、誘電体層１１の厚さが異なっている。誘電体層１１ａの厚さｔ１は他の誘電体層１１の厚さｔ１´より小さい。内部電極１２の厚さｔ２は積層体１０内で略同じである。誘電体層１１ａの厚さｔ１と、誘電体層１１ａを挟む内部電極１２ａおよび１２ｂの厚さｔ２と、の関係は、ｔ１≧５×ｔ２である。その他の構成は実施例１と同じであり説明を省略する。
【００４６】
絶縁破壊は最も薄い誘電体層１１ａで生じる。よって、誘電体層１１の厚さを異ならせることで、積層方向において絶縁破壊の生じる箇所を制御できる。図６（ａ）および図６（ｂ）において積層体１０を積層方向に分断５５させ易い箇所に誘電体層１１ａを設ける。これにより、より確実にオープン故障とすることができる。例えば積層体１０の積層方向の中央付近において、図６（ａ）のように応力が加わると、図６（ｂ）において、積層体１０が積層方向に分断する。よって、より確実にオープン故障とすることができる。例えば複数の誘電体層１１のうち積層方向の中心に対し±２０％内の誘電体層１１の少なくとも１つの層を厚さｔ１と誘電体層１１ａとし、それ以外の誘電体層１１の厚さをｔ１´とすることが好ましい。
【００４７】
図１１（ｂ）に示すように、誘電体層１１ａの平面の一部分１５ａの厚さがｔ１であり、他の部分の厚さがｔ１´である。誘電体層１１ａの平面の一部分１５ａが他部分より薄い。よって、平面方向において絶縁破壊の生じる箇所を制御できる。その他の構成は図１１（ａ）と同じであり説明を省略する。図６（ａ）および図６（ｂ）において積層体１０を積層方向に分断５５させ易い箇所に厚さｔ１の一部分を設けることで、積層体１０を積層方向に分断５５させ、より確実にオープン故障とすることができる。例えば積層体１０の平面方向の中央付近において、図６（ａ）のように応力が加わると、図６（ｂ）において、積層体１０が積層方向に分断する。よって、より確実にオープン故障とすることができる。例えば複数の誘電体層１１のうち平面の中心に対し±２０％内の誘電体層１１の少なくとも一部分を厚さｔ１とし、他の部分の厚さｔ１´とすることが好ましい。
【００４８】
図１１（ｃ）に示すように、内部電極１２ｂに凸部１５ｂを設ける。凸部１５ｂにおいて誘電体層１１ａの厚さｔ１が凸部１５ｂ以外の部分の厚さｔ１´より小さくなる。その他の構成は図１１（ｂ）と同じであり説明を省略する。図１１（ｃ）のように、内部電極１２ａの平面の一部分に凸部１５ｂを設けることで、誘電体層１１ａの平面の一部分の厚さｔ１を他の部分の厚さｔ１´より小さくすることもできる。
【００４９】
実施例２によれば、図１１（ａ）から図１１（ｃ）のように、最も薄い誘電体層１１ａとその上下の内部電極１２ａおよび１２ｂがｔ１≧５×ｔ２の条件を満たせばよい。このように、誘電体層１１ａは、複数の誘電体層１１の少なくとも１層でもよい。誘電体層１１ａ以外の誘電体層１１の厚さｔ１´は誘電体層１１ａの厚さｔ１より大きい。これにより、複数の誘電体層１１のうち絶縁破壊の生じる誘電体層１１ａを制御できる。よって、積層体１０を分断する箇所を制御でき、より確実にショート故障を回避できる。
【００５０】
また、複数の誘電体層１１のうち積層方向の端部の誘電体層１１の厚さｔ１´は誘電体層１１ａの厚さｔ１より大きい。これにより、誘電体層１１ａは積層方向の中央部に位置することになる。積層体１０を中央部で分断することができ、より確実にショート故障を回避できる。
【００５１】
さらに、図１１（ｂ）および図１１（ｃ）のように、誘電体層１１ａの平面内の一部分１５ａ（または凸部１５ｂの部分）の厚さがｔ１であり、誘電体層１１ａの一部分１５ａ以外の厚さｔ１´はｔ１より大きい厚さｔ１´である。これにより、誘電体層１１ａの平面のうち絶縁破壊の生じる箇所を制御できる。よって、積層体１０を分断する箇所を制御でき、より確実にショート故障を回避できる。
【００５２】
さらに、誘電体層１１ａの平面の周縁部の厚さｔ１´はｔ１より大きい。これにより、誘電体層１１ａの薄い一部分１５ａは、誘電体層１１ａの平面の中央部に位置することになる。よって、積層体１０を中央部で分断することができ、より確実にショート故障を回避できる。
【実施例３】
【００５３】
図１２（ａ）から図１２（ｃ）は、実施例３に係る積層セラミックコンデンサの断面図である。図１２（ａ）から図１２（ｃ）に示すように、積層体１０内において、内部電極１２の厚さが異なっている。厚さｔ１の誘電体層１１ａを挟む内部電極１２ａおよび１２ｂは厚さｔ２を有している。他の内部電極１２は厚さｔ２より大きい厚さｔ２´を有している。その他の構成は実施例２の図１１（ａ）から図１１（ｃ）と同じであり説明を省略する。
【００５４】
実施例３によれば、図１２（ａ）から図１２（ｂ）のように、複数の内部電極１２のうち厚さｔ１の誘電体層１１ａを挟む内部電極１２ａおよび１２ｂ以外の内部電極１２の厚さｔ２´をｔ２より大きくする。これにより、絶縁破壊が生じない内部電極１２が厚い。よって、内部電極１２の抵抗を低くすることができる。また、内部電極１２ａおよび１２ｂのうち、少なくとも一部分１５ａおよび凸部１５ｂを挟む領域の厚さはｔ２であり、一部分１５ａおよび凸部１５ｂ以外を挟む領域の厚さはｔ２´でもよい。例えば、内部電極１２ａおよび１２ｂの平面の周縁部の厚さｔ１´はｔ１より大きくてもよい。
【実施例４】
【００５５】
図１３は実施例４に係る複合部品の模式図である。図１３に示すように複合部品３０は実施例１から３の積層セラミックコンデンサ３２と電子部品３４とを有している。電子部品３４は例えばインダクタまたはフィルタ等である。
【００５６】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５７】
１０      積層体
１１、１１ａ  誘電体層
１２，１２ａ、１２ｂ  内部電極
１３      カバー層
１５ａ    一部分
１５ｂ    凸部
２０ａ、２０ｂ  外部電極
３０      複合部品
３２      積層セラミックコンデンサ
３４      電子部品
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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