(57)【要約】【課題】フレキシブル基板上に高性能なCMOSインバータおよびCMOS回路を形成する。【解決手段】TFTからなるCMOSインバータおよびCMOS回路であって、少なくともｐチャネルのTFTはチャネルの上面と下面にゲート電極とゲート絶縁膜を有する連結型平面型ダブルゲート構造poly-Ge TFT、もしく上下のゲート電極が独立に動作する四端子構造poly-Ge TFTであることを特徴とするフレキシブル基板上のCMOSインバータおよびCMOS回路。【選択図】図１２
2018006412.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタ（TFT）からなるCMOSインバータおよびCMOS回路であって、少なくともｐチャネルのTFTはチャネルの上面と下面に自己整合的に形成されたゲート電極とゲート絶縁膜を有する平面型ダブルゲート構造からなる低温多結晶ゲルマニウム（poly-Ge）TFTであることを特徴とするフレキシブル基板上のCMOSインバータおよびCMOS回路。
【請求項２】
上面と下面のゲート電極が連結されている平面型ダブルゲート低温poly-Ge TFTであることを特徴とする請求項1項。
【請求項３】
上面と下面のゲート電極は独立に動作する四端子構造の平面型ダブルゲート低温poly-Ge TFTであることを特徴と有する請求項1項。
【請求項４】
Poly-Ge薄膜の結晶粒径は、50 nm以下であることを特徴とする請求項１−３項。
【請求項５】
Poly-Ge薄膜の膜厚は、20 nm以下であることを特徴とする請求項1−４項。
【請求項６】
Poly-Ge薄膜は、固相成長・金属誘起固相成長・レーザ結晶化・高温ガス噴射技術・ランプ加熱・フラッシュランプアニールなどの技術により非晶質Geから結晶化の工程を経て形成されることを特徴とした請求項1−５項。
【請求項７】
CMOSを構成するnチャネルのTFTならびにｐチャネルの平面型ダブルゲート低温poly-Ge TFTは、同一基板上の同一平面内にレイアウトされていることを特徴とする請求項１−６項。
【請求項８】
CMOSを構成するnチャネルのTFTならびにｐチャネルの平面型ダブルゲート低温poly-Ge TFTは、階層構造を有し、3次元的に積層されていることを特徴とする請求項１―７項。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フレキシブルエレクトロニクス・ウェアラブルエレクトロニクスを実現するための半導体技術分野に関し、特に変形可能なフレキシブル基板上に高性能な相補型金属酸化物半導体（CMOS）回路を形成するための技術に関する。
【背景技術】
【０００２】
近時では、次世代のエレクトロニクスとしてフレキシブルエレクトロニクス・ウェアラブルエレクトロニクスが注目されている。
【０００３】
従来、これらの技術の実現に必要なデバイスとして有機半導体からなる薄膜トランジスタ（TFT）や酸化物半導体からなるTFTが注目されてきた。これらのデバイスは低温で形成可能であることに特徴を有し、したがって変形可能なプラスチック上にTFTを形成することが可能である。
【０００４】
しかし、これらの半導体を利用したTFTは、有機TFTはpチャネル(p-ch)、酸化物TFTはｎチャネル(n-ch)となる。従って、同一材料でのCMOS回路の形成が難しい。そのため、一般的には異なる半導体材料を利用したハイブリッドCMOSが利用される。
【発明の概要】
【０００５】
チャネルの上面と下面にゲート電極を有し、該電極が連結されている平面型ダブルゲート低温多結晶ゲルマニウム(poly-Ge) TFT をp-ch のTFTとすることを特徴としたフレキシブル基板上のＣＭＯSインバータおよびCMOS回路。
【０００６】
あるいは、チャネルの上面と下面のゲート電極を独立に動作させることをならしめる四端子平面型ダブルゲート低温poly-Ge TFTをp-chのTFTとすることを特徴とするフレキシブル基板上のCMOSインバータおよびCMOS回路。
【発明が解決しようとする課題】
【０００７】
近時では、次世代のエレクトロニクスとしてフレキシブルエレクトロニクス・ウェアラブルエレクトロニクスが注目されている。従来、これらの技術の実現に必要なデバイスとして有機半導体からなるTFTや酸化物半導体からなるTFTが注目されてきた。これらのデバイスは低温で形成可能であることに特徴を有し、したがって、変形可能なプラスチック上にTFTを形成することを可能ならしめる。しかし、これらの半導体を利用したTFTは、有機TFTはp-ch、酸化物TFTはｎ-chのみしか駆動できない。従って、同一材料でCMOS回路の形成が不可能である。そのため、一般的には異なる半導体材料を利用したハイブリッドCMOSを利用する。
【０００８】
しかし、ハイブリッドCMOSを形成する場合、n-chとp-chの両方の電流駆動能力を揃えることが難しい。例えば、n-chの酸化物TFTは移動度 5 cm2/Vs程度を有するものの、p-chの有機TFTは移動度0.5 cm2/Vs程度である。
【０００９】
本発明は、フレキシブル基板上に形成されたTFTからなるCMOSインバータおよびCMOS回路において、少なくともp-chのTFTが平面型ダブルゲート低温poly-Ge TFTを利用していることに大きな特徴を有する。
【００１０】
50 nm以下の結晶粒径を有するpoly-Ge薄膜は強いｐ型を示すことが知られている。しかも、発生する正孔の濃度は非常に高く、TFTを動作させた場合、多量の正孔に起因した大きなリーク電流を発生する。このため、TFT動作時のオンオフ比を大きくすることが難しい。しかし、Geは非常に高い正孔移動度を有し、優れたｐ-ch TFTの特性を期待できるという点で魅力的な材料である。
【００１１】
本発明は、前記課題に鑑みてなされたものであり、チャネルの上面と下面にゲート電極とゲート絶縁膜を有する連結平面型ダブルゲート構造、あるいはチャネルの上面と下面にゲート電極とゲート絶縁膜を有し、該ゲート電極が独立に動作する四端子平面型ダブルゲート低温poly-Ge TFTを少なくともｐ-chのTFTとして使用することに特徴を有するフレキシブル基板上のCMOSインバータおよびCMOS回路に関する。
【課題を解決するための手段】
【００１２】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１３】
少なくともp-chのTFTは、チャネルの上面と下面にゲート電極とゲート絶縁膜を有し、該電極が連結された構造を有する平面型ダブルゲート構造からなる低温poly-Ge TFTであることを特徴とするフレキシブル基板上のCMOSインバータおよびCMOS回路。
【００１４】
あるいは、少なくともp-chのTFTは、チャネルの上面と下面にゲート電極とゲート絶縁膜を有し、該ゲート電極が独立に動作する四端子構造を有する平面型ダブルゲート低温poly-Ge TFTであることを特徴とするフレキシブル基板上のCMOSインバータおよびCMOS回路。
【００１５】
以下、詳説する。
【００１６】
フレキシブル基板上に形成されるｐ-ch TFTを実現する半導体は、有機半導体などが検討されているが、移動度は0.5 cm2/Vs程度と低く、さらに安定性・信頼性に乏しい。しかし、プラスチックなどのフレキシブル基板上に半導体デバイスを形成するためには低温プロセスが必須である。有機半導体は低温で形成が可能なことから、プラスチック上のTFTの最有力候補となっている。
【００１７】
これに対して、本発明は、連結平面型ダブルゲート低温poly-Ge TFTあるいは四端子平面型ダブルゲート低温poly-Ge TFTをp-ch TFTとして利用することに特徴を有する。GeはSiよりも移動度が大きく、また融点が400℃低いことから、高い移動度を維持したまま、プロセス温度、特に結晶化のプロセス温度をSiに比べ低温化できる。
【００１８】
低温プロセスで結晶化したGeは結晶粒径が小さい。一般的に、粒径 50 nm以下の結晶粒を有すpoly-Ge薄膜は強いｐ型を示すことが知られている。発生する正孔の濃度は非常に高く、通常のトップあるいはボトムのTFT構造で動作させた場合、多量の正孔に起因した大きなリーク電流を発生する。このため、TFT動作時のオンオフ比を大きくすることが難しく、良好なCMOS回路を形成することに困難を伴う。
【００１９】
このpoly-Ge TFTの問題に対して、本特許は、フレキシブル基板上のCMOSインバータおよびCMOS回路を構成する少なくともp-chのTFTが、チャネルの上面と下面にゲート電極とゲート絶縁膜を有する連結平面型ダブルゲート低温poly-Ge TFT、あるいはチャネルの上面と下面にゲート電極とゲート絶縁膜を有し該ゲート電極が独立に動作する四端子平面型ダブルゲート低温poly-Ge TFTであることに特徴を有する。
【００２０】
本デバイス構造を有するpoly-Ge TFTでは、poly-Ge 膜厚を20 nm以下に設定した場合、2000以上の高いオンオフ比を実現することが可能である。加えて、50 nm以下の小さい結晶粒径であっても、移動度20 cm2/Vs以上の高い性能を実現することが可能である。
【００２１】
またGeはSiよりも融点が400℃低いことから、プロセス温度、特に結晶化のプロセス温度をSiに比較して低温化できる。従って、プラスチックなどのフレキシブル基板上へのCMOS回路の形成が可能になる。
【発明の効果】
【００２２】
本発明によれば、フレキシブル基板上に2000以上の高いオンオフ比、移動度20 cm２/Vs以上を有する低温p-ch poly-Ge TFTを低温プロセスで形成することが可能になり、プラスチックなどのフレキシブル基板上に高性能なCMOSインバータおよびCMOS回路の実現が可能になる。
【発明を実施するための最良の形態】
【００２３】
第１の実施例として、チャネルの上面と下面のゲート電極を連結したガラス上のp-ch 連結平面型ダブルゲート低温poly-Ge TFTの形成プロセスとその特性について詳述する。図１は、デバイス構造の簡単な断面概略図である。ゲート電極２，６はチャネル上下に設けられており、その位置は相互に一致している。
【００２４】
まず、第１の工程としてガラス基板１の上層にボトムゲート電極となるボトムゲートメタルをスパッタリングにより成膜する。ここではMoを採用した。次に、フォトリソグラフィとウェットエッチングにより、ボトムメタルゲート２の形状に加工する。
【００２５】
次に、プラズマＣＶＤによりゲート絶縁膜３を形成する。ここでは厚さ30 nmのSiO2を利用している。
【００２６】
引き続いて非晶質Ge薄膜をスパッタリングを用いて厚さ15 nm成膜する。続いてフォトリソグラフィとウェットエッチングにより非晶質Geのトランジスタアイランド４を形成したのち、銅（Cu）を表面に付着させる。本工程では、Cuを含んだ溶液中に基板を浸すことにより非晶質Geトランジスタアイランドの表面上にCuを付着させた。
【００２７】
引き続いて、スピンオングラス(SOG)を利用してSiO2膜を塗布後、乾燥させる。
【００２８】
次に、350℃において真空中で10時間の熱処理を施す。これによりCuを触媒に利用した非晶質Geトランジスタアイランドの金属誘起固相成長を行い、非晶質Geトランジスタアイランドをpoly-Geトランジスタアイランド４４に変化させる。
【００２９】
引き続いて、SOG酸化膜をHFにて除去し、プラズマCVDによりトップゲート絶縁膜５を形成する。ここではゲート酸化膜を30 nm形成した。
【００３０】
その後、トップのメタルゲートとボトムのメタルゲートを接続するためのゲートコンタクトホールを反応性イオンエッチングにより形成する。
【００３１】
引き続いてトップゲートメタルをスパッタリングにより形成する。ここではMoを利用した。次に、その上層にポジのレジストを塗布する。
【００３２】
続いて、背面露光を利用してボトムのメタルゲートをマスクとしてトップのメタルゲート上のレジストをボトムゲートに対して自己整合的に露光する。その後、不要な部分のMoをエッチングし、ボトムゲートに自己整合的にトップゲートメタル６を形成する。
【００３３】
引き続いて層間絶縁膜を形成後、コンタクトホールを形成、電極を形成してTFTの完成である。プロセスの最高温度は350℃である。
【００３４】
作成した連結平面型ダブルゲート低温poly-Ge TFTの断面TEM写真を図３に示す。Poly-Geの結晶粒径は30 nm程度であり、poly-Geの膜厚は15 nm程度である。図１に完成したTFTの概略断面図を示す。
【００３５】
トランスファ特性を図４に示す。また、出力特性を図５に示す。
【００３６】
TFT特性を解析した結果、オンオフ比は2000を超え、移動度は 20 cm2/Vsであることが明らかになった。本特性は、レーザを使って結晶化した低温多結晶シリコンTFTのp-ch TFTに迫る優れた性能である。
【００３７】
第２の実施例として、プラスチック基板上に連結平面型ダブルゲート酸化物TFTと連結平面型ダブルゲート低温poly-Ge TFTを形成するプロセスについて説明する。図６にデバイスの完成断面概略図を示す。ここで、連結平面型ダブルゲート酸化物TFTはn-ch TFTとして利用する。また連結平面型ダブルゲート低温poly-Ge TFTはp-chとして利用する。
【００３８】
初めにガラス基板上にポリイミド７を塗布し、乾燥熱処理後、その上層にバッファー層SiO2９をプラズマCVDにて形成する。ここでは、バッファー層SiO2を300 nm成長した。
【００３９】
続いて両TFTのボトムゲート電極となるボトムゲートメタルをスパッタリングにより成膜する。ここではMoを成膜した。次に、poly-Ge TFTと酸化物TFTのボトムゲートメタル電極２をフォトリソグラフィ工程とウェットエッチングにより形成する。
【００４０】
引き続いて、プラズマCVDを利用してボトムゲート絶縁膜３を形成する。ここでは厚さ30 nmのSiO2膜をプラズマCVDにて形成した。ここまでの工程の概略図を図７に示す。
【００４１】
引き続いて、poly-Ge TFTの形成領域にレジストマスクを形成後、酸化物半導体をスパッタリングにより厚さ20 nm堆積する。続いてフォトリソグラフィとウェットエッチングにより酸化物TFTのトランジスタアイランド８を形成する。ここまでの工程の概略図を図８に示す。なお、ここでは酸化物半導体としてIGZO（In-Ga-Zn-O）を利用した。
【００４２】
続いて、poly-Ge TFTの領域のレジストを剥離後、酸化物TFTトランジスタアイランド8
の領域にレジストによる保護膜を形成する。
【００４３】
引き続いて、スパッタリング法により非晶質Ge薄膜を形成する。ここでは15 nmの非晶質Ge薄膜を成長した。続いてフォトリソグラフィとウェットエッチングにより非晶質Geトランジスタアイランド４を形成する。ここまでの工程の概略図を図９に示す。
【００４４】
酸化物半導体領域のレジストを剥離後、銅（Cu）を非晶質Geトランジスタアイランド４上とIGZOトランジスタアイランド８上に付着させる。本工程では、Cuを含んだ溶液中に基板を浸すことによりCuを付着させた。ここまでの工程の概略図を図１０に示す。
【００４５】
次に, 非晶質Geトランジスタアイランド４上とIGZOトランジスタアイランド８上にスピンオングラス溶液を利用してスピンコートによりSiO2膜を塗布し乾燥させる。
【００４６】
続いて、真空中で350℃10時間の熱処理により非晶質Geトランジスタアイランド４をpoly-Geトランジスタアイランド４４に結晶化させる。ここまでの工程の概略図を図１１に示す。
【００４７】
次に、SOG酸化膜をHFにて除去後、プラズマCVDによりトップゲート絶縁膜５を形成する。ここでは30 nmのSiO2をプラズマCVDで形成した。
【００４８】
引き続いて、両TFTに対してトップのメタルとボトムのメタルを連結するためのゲートコンタクトホールを形成したのち、トップのメタルを形成する。ここではスパッタリングによりMoを形成した。引き続いてポジのレジストを塗布する。
【００４９】
次に背面露光を利用し、poly-Ge TFTおよびIGZO TFTのトップメタルゲート上のレジストをボトムメタルゲートをマスクにしてボトムゲートに対して自己整合的に露光する。その後、不要な部分のMoをエッチングし、ボトムゲートメタルに自己整合的にトップゲートメタル６を形成する。
【００５０】
層間絶縁膜の形成に引き続いて、コンタクトホールを形成し、CMOS用のメタル電極を形成し、CMOSの完成である。図１２に完成後のCMOSの断面図を示す。
【００５１】
以上のごとく、チャネルの上面と下面にゲート電極とゲート絶縁膜を有する連結平面型ダブルゲート構造からなる低温poly-Ge TFTをp-chとするフレキシブル基板上のCMOSを形成することが可能である。
【００５２】
結果として、TFTからなるCMOSインバータおよびCMOS回路であって、少なくともp-chのTFTはチャネルの上面と下面にゲート電極とゲート絶縁膜を有する平面型ダブルゲート構造からなる低温poly-Ge TFTであることを特徴とするフレキシブル基板上のCMOSインバータおよびCMOS回路を形成することが可能である。
【００５３】
また、p-ch TFTは、本実施例で示した連結平面型ダブルゲート低温poly-Ge TFTに限定したものではなく、上下のゲートが独立に動作する四端子平面型ダブルゲート低温poly-Ge TFTであってもよい。
【００５４】
なお、n-ch TFTは酸化物に限定したものではなく、Siや他の半導体材料でも良い。
【００５５】
また、n-ch TFTは連結型ダブルゲート構造に限定したものではなく、トップゲート構造、あるいはボトムゲート構造、あるいは上下のゲート電極が独立に動作する四端子構造でも良い。
【００５６】
また、フレキシブル基板はプラスチックのポリイミドに限定したものではない。
【００５７】
さらに、Geの結晶化に利用する金属はCuに限らず、Au, Al, CoなどＧｅの結晶化を低温で促進する効果がある金属であれば良い。
【図面の簡単な説明】
【００５８】
【図１】連結平面型ダブルゲート低温poly-Ge TFTの完成断面概略図。
【図２】連結平面型ダブルゲート低温poly-Ge TFTの断面概略図。非晶質Ｇｅ形成後の断面図。
【図３】作製した連結平面型ダブルゲート低温poly-Ge TFTのチャネル部の断面ＴＥＭ写真。
【図４】作製した連結平面型ダブルゲート低温poly-Ge TFTのトランスファ特性。
【図５】作製した連結平面型ダブルゲート低温poly-Ge TFTの出力特性。
【図６】P-ch TFTとして連結平面型ダブルゲート低温poly-Ge TFTを有する連結平面型ダブルゲート酸化物n-ch TFTとのプラスチック基板上ハイブリッドCMOS。
【図７】ボトムゲート酸化膜を形成後の連結平面型ダブルゲート酸化物n-ch TFTとのプラスチック基板上ハイブリッドCMOS。
【図８】酸化物半導体を形成後の連結平面型ダブルゲート酸化物n-ch TFTとのプラスチック基板上ハイブリッドCMOS。
【図９】アモルファスGe形成後の連結平面型ダブルゲート酸化物n-ch TFTとのハイブリッドCMOS。
【図１０】半導体表面にCuを吸着
【図１１】アモルファスGeがpoly-Geに変化した後の連結平面型ダブルゲート酸化物n-ch TFTとのプラスチック基板上ハイブリッドCMOS
【図１２】トップゲート酸化膜形成後、トップゲートメタルをスパッタリングにより形成。ポジレジストを塗布後、背面露光によりボトムメタルゲートに対して自己整合的にトップゲート電極を形成した連結平面型ダブルゲート酸化物n-ch TFTとのプラスチック基板上ハイブリッドCMOS。
【符号の説明】
【００５９】
１． ガラス基板
２． ボトムメタルゲート
３． ボトムゲート酸化膜
４． 非晶質Ge薄膜
４４．Poly-Ge薄膜
５． トップゲート酸化膜
６． トップメタルゲート
７． ポリイミド
８． 酸化物半導体
９． バッファー層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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