(57)【要約】【課題】スイッチング素子の温度特性によるパルス電流値の変動が小さく、短パルスの大電流パルスをＤＵＴに印加する。【解決手段】パルス電流印加回路は、最初、ＭＯＳトランジスタ１１をターンオンしてインダクタ１２にエネルギを蓄積し、その蓄積の期間中にＭＯＳトランジスタ１３をターンオンしておく。その後、ＭＯＳトランジスタ１１をターンオフしてインダクタ１２のエネルギをＭＯＳトランジスタ１３に直列に接続されたＤＵＴ１４に供給してパルス電流の印加を開始し、次に、ＭＯＳトランジスタ１３をターンオフしてＤＵＴ１４へのパルス電流の印加を終了する。ＭＯＳトランジスタ１１は、インダクタ１２に電流を供給するだけなので、温度が上昇せず、温度特性によるパルス電流値の変動が小さい。また、ＭＯＳトランジスタ１１，１３のターンオフのタイミング間隔がパルス幅になるので、短パルスを容易に生成できる。【選択図】図１
2018201187.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチング素子と、
前記第１のスイッチング素子と直列に接続されて電源と基準電位との間に接続される誘導性負荷と、
前記第１のスイッチング素子および前記誘導性負荷の接続点と前記基準電位との間にて電流印加対象と直列に接続される第２のスイッチング素子と、
前記誘導性負荷に並列に接続されて前記第２のスイッチング素子が導通状態のとき電流が流れず、前記第２のスイッチング素子が遮断状態のとき電流が流れる転流回路と、
を備えた、パルス電流印加回路。
【請求項２】
前記転流回路は、逆直列接続されたダイオードおよびツェナーダイオードを有し、前記第２のスイッチング素子が導通状態において順バイアスされる前記ダイオードのビルトイン電圧と逆バイアスされる前記ツェナーダイオードの降伏電圧との合計値を、前記第２のスイッチング素子および前記電流印加対象に所定の電流を流したときの前記第２のスイッチング素子および前記電流印加対象の電圧降下よりも大きくした、請求項１記載のパルス電流印加回路。
【請求項３】
前記転流回路は、複数の直列接続ダイオードを有し、前記直列接続ダイオードのビルトイン電圧の合計値を、前記第２のスイッチング素子および前記電流印加対象に所定の電流を流したときの前記第２のスイッチング素子および前記電流印加対象の電圧降下よりも大きくした、請求項１記載のパルス電流印加回路。
【請求項４】
前記誘導性負荷と前記基準電位との間に接続された第３のスイッチング素子と、前記誘導性負荷と前記第３のスイッチング素子との接続点と前記電源との間に接続された回生ダイオードとをさらに備えている、請求項１記載のパルス電流印加回路。
【請求項５】
前記誘導性負荷と前記基準電位との間に接続された第３のスイッチング素子と、前記誘導性負荷と前記第３のスイッチング素子との接続点と前記電源との間に接続された回生ダイオードとをさらに備え、前記転流回路は、前記第２のスイッチング素子が非導通状態になったときに導通する第４のスイッチング素子と前記第４のスイッチング素子が導通状態において順バイアスされるダイオードとを有している、請求項１記載のパルス電流印加回路。
【請求項６】
前記転流回路は、複数の直列接続ダイオードを有し、前記直列接続ダイオードのビルトイン電圧の合計値を、前記第２のスイッチング素子および前記電流印加対象に所定の電流を流したときの前記第２のスイッチング素子および前記電流印加対象の電圧降下よりも大きくした、請求項５記載のパルス電流印加回路。
【請求項７】
第１のスイッチング素子を導通状態にして前記第１のスイッチング素子に直列に接続された誘導性負荷に電源から供給されたエネルギを蓄積し、
第２のスイッチング素子を導通状態にして前記第２のスイッチング素子に直列に接続された電流印加対象に対し前記誘導性負荷に供給する電流を逆バイアス状態に印加し、
前記第１のスイッチング素子を遮断状態にして前記電流印加対象に前記誘導性負荷の電流を転流させ、
前記誘導性負荷の電流を前記電流印加対象に所定の期間転流させた後、前記第２のスイッチング素子を遮断状態にする、
パルス電流印加回路の制御方法。
【請求項８】
前記第２のスイッチング素子を遮断した後、前記電流印加対象の電流を転流回路へ転流させる、請求項７記載のパルス電流印加回路の制御方法。
【請求項９】
前記誘導性負荷にエネルギを蓄積する前に、前記誘導性負荷と基準電位との間に接続された第３のスイッチング素子を導通状態にし、
前記電流印加対象の電流を前記転流回路へ転流した後、前記第３のスイッチング素子を遮断状態にして前記転流回路へ転流させていた電流を電源へ回生させる、請求項８記載のパルス電流印加回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電流の短パルスを被測定デバイス（以下、ＤＵＴ：Device Under Testという）に印加するパルス電流印加回路およびその制御方法に関する。
【背景技術】
【０００２】
半導体素子は、短時間のサージ電流の印加などで特性が劣化する場合があり、その信頼性を確認するために、大電流のパルス電流を印加する回路が必要である。また、半導体素子にパルス電流を繰り返し与えることによって成長する結晶欠陥の存在を、結晶欠陥が成長してしまう時間よりも遙かに短い時間で大電流のパルス電流を印加することにより確認し、それを半導体素子のスクリーニングに適用することがある。この場合にも、大電流のパルス電流を印加するパルス電流印加回路が必要になる。このようなパルス電流印加回路が印加するパルス電流としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）がスイッチング可能なパルス幅の数マイクロ秒（μｓ）よりも短い、たとえば、２００ナノ秒（ｎｓ）程度のものが望まれている。また、パルス電流の電流値は、たとえば、数１０アンペア（Ａ）もの大電流が要求されている。
【０００３】
この大電流のパルス電流を半導体素子に印加するパルス電流印加回路としては、電源とグランドとの間に、ＤＵＴに直列に接続して、ターンオン（導通）またはターンオフ（遮断）するように制御される半導体スイッチング素子が知られている（たとえば、特許文献１参照）。この特許文献１に記載のパルス電流印加回路では、バイポーラトランジスタがスイッチとして使用されている。これに対し、高速のスイッチング速度が要求される近年のパルス電流印加回路では、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor、以下、ＭＯＳトランジスタという）が使用されている。
【０００４】
図８はＭＯＳトランジスタによる従来のパルス電流印加回路を例示する回路図、図９は従来のパルス電流印加回路の動作を説明する負荷曲線である。この図９において、横軸は電源電圧を示し、縦軸はＤＵＴおよび抵抗に流れる電流を示している。
【０００５】
従来のパルス電流印加回路は、図８に示したように、ＭＯＳトランジスタ１０１を備え、そのＭＯＳトランジスタ１０１のゲート端子は、ゲートドライブ回路１０２に接続されている。ＭＯＳトランジスタ１０１のソース端子は、グランドに接続され、ＭＯＳトランジスタ１０１のドレイン端子は、ＤＵＴとしてのダイオード１０３のカソード端子に接続されている。ダイオード１０３のアノード端子は、電流制限抵抗１０４の一方の端子に接続され、電流制限抵抗１０４の他方の端子は、電源Ｖｄｃに接続されている。
【０００６】
ＭＯＳトランジスタ１０１は、ゲートドライブ回路１０２から供給されるゲートドライブ信号Ｇによってオンまたはオフされる。ＭＯＳトランジスタ１０１がオフされているとき、ダイオード１０３に電流Ｉｄｕｔは流れない。一方、ＭＯＳトランジスタ１０１がオンされているとき、ダイオード１０３には、電源Ｖｄｃの電圧と電流制限抵抗１０４の抵抗値とによって決まる電流Ｉｄｕｔが流れる。なお、説明を簡単にするために、ダイオード１０３の特性は、無視している。
【０００７】
ＭＯＳトランジスタ１０１は、たとえば、２５℃程度の低温の状態にあるとき、図９に符号１０１ａで示すような出力特性を有している。このとき、電源Ｖｄｃの電圧がＶｄｃ１、電流制限抵抗１０４の電流電圧特性を符号１０４ａとすると、ＭＯＳトランジスタ１０１の出力特性１０１ａと電流制限抵抗１０４の電流電圧特性１０４ａとの交点がダイオード１０３に流れる電流Ｉａ（＝Ｉｄｕｔ）である。
【０００８】
ＭＯＳトランジスタ１０１の損失は、ＭＯＳトランジスタ１０１のオン抵抗と電流の２乗との積であるので、ダイオード１０３に大電流のパルス電流を流すと、ＭＯＳトランジスタ１０１の温度が上昇する。一般に、ＭＯＳトランジスタ１０１は、温度が上昇すると、電子の移動度が低下するため、オン抵抗が高くなって電流が流れにくくなり、たとえば、１５０℃程度の高温の状態にあるときの出力特性は、符号１０１ｂで示したようになる。すなわち、ＭＯＳトランジスタ１０１は、パルス電流の印加初期では大きな電流Ｉａが流れるが、長時間の印加によりＭＯＳトランジスタ１０１の温度が上昇すると電流Ｉｂ１まで低下するという温度に依存して電流が変化する特性を有している。この場合、ＭＯＳトランジスタ１０１の温度に依存してダイオード１０３に印加される電流が大きく変化するので、ＭＯＳトランジスタ１０１は、ダイオード１０３に対して安定的な印加をすることができなくなる。
【０００９】
これに対し、電源Ｖｄｃの電圧をＶｄｃ２に引き上げ、電流制限抵抗１０４の抵抗値を大きくすると、ＭＯＳトランジスタ１０１の出力特性１０１ａと電流制限抵抗１０４の電流電圧特性１０４ｂとの交点を、電流Ｉａとすることが可能である。この場合、高温状態のＭＯＳトランジスタ１０１の出力特性１０１ｂと電流制限抵抗１０４の電流電圧特性１０４ｂとの交点は、電流Ｉｂ２となる。これにより、ＭＯＳトランジスタ１０１の温度に依存して電流が変化する電流差は、電流制限抵抗１０４の抵抗値が小さいときの電流電圧特性１０４ａの場合、ΔＩ１となる。一方、電流制限抵抗１０４の抵抗値を大きくして電流電圧特性１０４ｂとした場合、ＭＯＳトランジスタ１０１の温度に依存して電流が変化する電流差は、ΔＩ２（＜ΔＩ１）となり、温度特性の依存性が小さくなっていることが分かる。
【００１０】
なお、図８に示したパルス電流印加回路は、ＤＵＴとするダイオード１０３をＭＯＳトランジスタ１０１のドレイン端子と電流制限抵抗１０４との間に配置しているが、ＭＯＳトランジスタ１０１のソース端子とグランドとの間に配置してもよい。この場合、ゲートドライブ回路１０２の基準電位をＭＯＳトランジスタ１０１のソース端子にすることで、ダイオード１０３をＭＯＳトランジスタ１０１のドレイン端子の側に配置した場合と、基本的に動作および温度依存性は同じである。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平５−９５１４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、ＭＯＳトランジスタの温度に依存して変化する電流差を小さくするために、電流制限抵抗の抵抗値を大きくし、電源の電圧を高くすると、電流制限抵抗に印加される電圧が増加し、電流制限抵抗による損失が大きく増加してしまう。この結果、パルス電流印加回路の全体の損失が増加するという問題点があった。
【００１３】
本発明はこのような点に鑑みてなされたものであり、スイッチング素子の温度特性によるパルス電流値の変動が小さく、高速スイッチングにより数１００ｎｓ以下のパルス幅の大電流パルスを出力するパルス電流印加回路およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明では、上記の課題を解決するために、パルス電流印加回路が提供される。このパルス電流印加回路は、第１のスイッチング素子と、第１のスイッチング素子と直列に接続されて電源と基準電位との間に接続される誘導性負荷と、第１のスイッチング素子および誘導性負荷の接続点と基準電位との間にて電流印加対象と直列に接続される第２のスイッチング素子と、誘導性負荷に並列に接続されて第２のスイッチング素子が導通状態のとき電流が流れず、第２のスイッチング素子が遮断状態のとき電流が流れる転流回路と、を備えている。
【００１５】
また、本発明では、パルス電流印加回路の制御方法が提供される。このパルス電流印加回路の制御方法によれば、第１のスイッチング素子を導通状態にして第１のスイッチング素子に直列に接続された誘導性負荷に電源から供給されたエネルギを蓄積し、第２のスイッチング素子を導通状態にして第２のスイッチング素子に直列に接続された電流印加対象に対し誘導性負荷に供給する電流を逆バイアス状態に印加し、第１のスイッチング素子を遮断状態にして電流印加対象に誘導性負荷の電流を転流させ、誘導性負荷の電流を電流印加対象に所定の期間転流させた後、第２のスイッチング素子を遮断状態にする。
【発明の効果】
【００１６】
上記構成のパルス電流印加回路およびその制御方法では、電流印加対象に印加するパルス電流は、第１のスイッチング素子および第２のスイッチング素子を順次遮断状態にすることによってあらかじめ十分にエネルギが蓄積された誘導性負荷から生成されるため、パルス幅の狭い大電流のパルスを出力することができる。
【００１７】
また、電流印加対象に印加する電流は誘導性負荷から供給され、電流の上昇速度ｄｉ／ｄｔは誘導性負荷に印加される電圧により決まるため、電源電圧Ｖｄｃを第１のスイッチング素子のオン電圧より十分高い電圧に設定し、第１のスイッチング素子のオン期間を精密に制御することで第１のスイッチング素子の温度特性の影響を小さくすることができ、温度特性によるパルス電流値の変動が小さいという利点がある。
【図面の簡単な説明】
【００１８】
【図１】第１の実施の形態に係るパルス電流印加回路を例示する回路図である。
【図２】第１の実施の形態に係るパルス電流印加回路の動作を説明するタイミング図である。
【図３】第２の実施の形態に係るパルス電流印加回路を例示する回路図である。
【図４】第２の実施の形態に係るパルス電流印加回路の動作を説明するタイミング図である。
【図５】第３の実施の形態に係るパルス電流印加回路を例示する回路図である。
【図６】第３の実施の形態に係るパルス電流印加回路の動作を説明するタイミング図である。
【図７】第４の実施の形態に係るパルス電流印加回路を例示する回路図である。
【図８】ＭＯＳトランジスタによる従来のパルス電流印加回路を例示する回路図である。
【図９】従来のパルス電流印加回路の動作を説明する負荷曲線である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。
【００２０】
図１は第１の実施の形態に係るパルス電流印加回路を例示する回路図、図２は第１の実施の形態に係るパルス電流印加回路の動作を説明するタイミング図である。
第１の実施の形態に係るパルス電流印加回路は、図１に示したように、ＭＯＳトランジスタ（第１のスイッチング素子）１１を備え、そのＭＯＳトランジスタ１１のドレイン端子は、電源１０の正極端子に接続されている。電源１０の負極端子は、基準電位（ＧＮＤ）に接続されている。ＭＯＳトランジスタ１１のソース端子は、インダクタ（誘導性負荷）１２の一方の端子に接続され、インダクタ１２の他方の端子は、基準電位（ＧＮＤ）に接続されている。
【００２１】
ＭＯＳトランジスタ１１のソース端子は、また、ＭＯＳトランジスタ（第２のスイッチング素子）１３のソース端子に接続され、ＭＯＳトランジスタ１３のドレイン端子は、ＤＵＴ（電流印加対象）１４の一方の端子に接続されている。ＤＵＴ１４の他方の端子は、基準電位（ＧＮＤ）に接続されている。ＤＵＴ１４は、たとえば、ＳｉＣ（Silicon Carbide）材料を用いたＰｉＮダイオード、ＭＯＳトランジスタのボディダイオードなどとすることができる。このため、ＤＵＴ１４のダイオードのカソード端子は、ＭＯＳトランジスタ１３のドレイン端子に接続され、ＤＵＴ１４のダイオードのアノード端子は、基準電位（ＧＮＤ）に接続されている。ここで、ＭＯＳトランジスタ１３およびＤＵＴ１４の直列回路は、インダクタ１２に並列に接続されてインダクタ１２に流れていた電流を転流させてＤＵＴ１４にパルス電流を印加する第１の転流回路を構成する。
【００２２】
ＭＯＳトランジスタ１１のソース端子は、さらに、ダイオード１５のカソード端子に接続され、ダイオード１５のアノード端子は、ツェナーダイオード１６のアノード端子に接続されている。ツェナーダイオード１６のカソード端子は、基準電位（ＧＮＤ）に接続されている。このように、逆直列に接続されたダイオード１５およびツェナーダイオード１６は、インダクタ１２に並列に接続されてインダクタ１２および第１の転流回路に流れていた電流を転流させて消費させる第２の転流回路を構成する。ここで、ダイオード１５のビルトイン電圧とツェナーダイオード１６の降伏電圧との合計が第１の転流回路に電流が流れているときに第１の転流回路で生じる電圧降下よりも大きいという条件を満たすようにしている。すなわち、第１の転流回路に順方向の電流が流れているときは、第２の転流回路に順方向の電流が流れないようにしている。なお、この実施の形態では、ダイオード１５およびツェナーダイオード１６は、それぞれ１個ずつで構成したが、上記の条件を満たすべく、それぞれ２個以上の素子で構成してもよい。
【００２３】
ＭＯＳトランジスタ１１，１３のゲート端子には、それぞれゲートドライブ回路１７，１８が接続され、それぞれゲート電圧Ｇ１，Ｇ２が供給される。なお、ゲート電圧Ｇ１，Ｇ２は、ＭＯＳトランジスタ１１，１３のソース端子を基準電位としているので、上位装置からゲートドライブ回路１７，１８への信号伝達には、デジタルアイソレータのような絶縁回路が用いられている。
【００２４】
ここで、ＭＯＳトランジスタ１１，１３は、たとえば、耐圧が１２００ボルト（Ｖ）、パルスドレイン電流が１００Ａのパワースイッチング素子が使用されている。ＤＵＴ１４にパルス電流を印加するためのエネルギを蓄えるインダクタ１２は、たとえば、数マイクロヘンリー（μＨ）から数１０μＨ、好ましくは、５〜３０μＨのコイルが使用されている。電源１０の電圧Ｖ（ＤＣ）は、測定しようとするＤＵＴ１４に応じて数１０Ｖから数１００Ｖに設定されている。また、第２の転流回路のツェナーダイオード１６は、電力消費の大きなパワーツェナーダイオードを用いている。
【００２５】
次に、以上の構成のパルス電流印加回路の動作について、図２を参照しながら説明する。まず、図１に示したように、第１の転流回路を構成するよう、ＤＵＴ１４をＭＯＳトランジスタ１３と基準電位（ＧＮＤ）との間に接続する。
【００２６】
ゲートドライブ回路１７が時刻ｔ１にてハイ（Ｈ）レベルとなるゲート電圧Ｇ１をＭＯＳトランジスタ１１のゲート端子に印加すると、ＭＯＳトランジスタ１１がターンオンし、インダクタ１２に電流Ｉ（Ｌ）が流れ始める。同時に、ＭＯＳトランジスタ１１にも、同じ電流Ｉ（ＭＯＳ１）が流れる。このとき、インダクタ１２に流れる電流Ｉ（Ｌ）は増加するが、その傾きは、
ｄｉ／ｄｔ＝｛Ｖ（ＤＣ）−Ｖｏｎ（ＭＯＳ１）｝／Ｌ  ・・・（１）
となる。この（１）式で、Ｖ（ＤＣ）は電源１０の電圧、Ｖｏｎ（ＭＯＳ１）はＭＯＳトランジスタ１１がターンオンしたときのドレイン−ソース間電圧、Ｌはインダクタ１２のインダクタンスである。
【００２７】
このとき、第１の転流回路では、ＤＵＴ１４が逆バイアスされているため、電流は流れず、第２の転流回路でも、ダイオード１５が逆バイアスされるので、電流は流れない。なお、ＤＵＴ１４の耐圧が電源１０の電圧Ｖ（ＤＣ）に満たない場合を含め、この状態での電流阻止能力がない場合には、ＤＵＴ１４と合わせて電源電圧以上の耐圧を持つダイオードをＤＵＴ１４に直列に接続する必要がある。
【００２８】
次に、ＭＯＳトランジスタ１１のオン期間中である時刻ｔ２において、ゲートドライブ回路１８がゲート電圧Ｇ２をＭＯＳトランジスタ１３のゲート端子に印加する。これにより、ＭＯＳトランジスタ１３は、ターンオンするが、ＤＵＴ１４には逆バイアスの電圧が印加されるだけなので、特に何も変化はない。
【００２９】
次に、時刻ｔ３にてＭＯＳトランジスタ１１がターンオフすると、インダクタ１２に供給される電流が遮断されるので、インダクタ１２の電流Ｉ（Ｌ）は、その時点で最大の電流Ｉｍａｘとなる。その後は、インダクタ１２に流れていた電流Ｉ（Ｌ）は、同じ方向に流れようとする。このとき、ＭＯＳトランジスタ１３は既にターンオンされているので、インダクタ１２の電流Ｉ（Ｌ）は、ＤＵＴ１４およびＭＯＳトランジスタ１３からなる第１の転流回路に転流されるようになり、ＤＵＴ１４には、電流Ｉ（ＤＵＴ）が流れる。このときの電流Ｉ（Ｌ）の変化は、
−ｄｉ／ｄｔ＝｛Ｖｏｎ（ＭＯＳ２）＋Ｖｆ（ＤＵＴ）｝／Ｌ  ・・・（２）
となる。この（２）式で、Ｖｏｎ（ＭＯＳ２）はＭＯＳトランジスタ１３がターンオンしたときのドレイン−ソース間電圧、Ｖｆ（ＤＵＴ）はＤＵＴ１４の順方向電圧である。このとき、第１の転流回路での電圧降下は、ツェナーダイオード１６の降伏電圧とダイオード１５のビルトイン電圧との合計の電圧よりも低いので、第２の転流回路に流れることはない。
【００３０】
次に、時刻ｔ４にてＭＯＳトランジスタ１３がターンオフすると、その時点で、ＤＵＴ１４の電流Ｉ（ＤＵＴ）が遮断される。これにより、ＤＵＴ１４には、時間（ｔ４−ｔ３）のパルス幅の短パルスが流れたことになる。
【００３１】
ＭＯＳトランジスタ１３がターンオフした時刻ｔ４の時点で第１の転流回路の電流の流れは遮断されるので、インダクタ１２の電流Ｉ（Ｌ）は、流れを維持しようとして蓄えていたエネルギを第２の転流回路に向ける。時刻ｔ４において、ツェナーダイオード１６の電流Ｉ（ＺＤ）は、最大の値を示すが、その後は、減少する。このときのツェナーダイオード１６の電流Ｉ（Ｌ）の変化は、
−ｄｉ／ｄｔ＝｛Ｖ（ＺＤ）＋Ｖｆ（Ｄ２）｝／Ｌ  ・・・（３）
となる。この（３）式で、Ｖ（ＺＤ）はツェナーダイオード１６の降伏電圧＋動作電圧、Ｖｆ（Ｄ２）はダイオード１５の順方向電圧である。これにより、インダクタ１２に蓄えられていたエネルギのすべては、第２の転流回路のツェナーダイオード１６において消費されることになる。
【００３２】
ＤＵＴ１４に再度パルス電流を印加するには、ツェナーダイオード１６およびダイオード１５（第２の転流回路）に流れる電流が０になってから、すなわち、いわゆる不連続モードで上記のシーケンスを繰り返せばよい。したがって、このパルス電流印加回路では、ＭＯＳトランジスタ１３がターンオフするタイミングをＭＯＳトランジスタ１１がターンオンしている期間中としたが、第２の転流回路に流れる電流が０になったタイミング以降であればよい。なお、（３）式から分かるように電流が０となる時間を短くし、繰り返し周波数を大きくするにはツェナーダイオード１６に印加される電圧Ｖ（ＺＤ）を大きくすることが有効であることは言うまでもない。
【００３３】
以上のように、ＭＯＳトランジスタ１１がインダクタ１２にエネルギを蓄積し、ＭＯＳトランジスタ１３がインダクタ１２からＤＵＴ１４に短パルスの電流を印加し、インダクタ１２の残りのエネルギをツェナーダイオード１６で消費している。
【００３４】
また、このパルス電流印加回路は、１つのスイッチング素子を高速スイッチングしてＤＵＴ１４へ印加するパルス電流を生成しているのではなく、２つのスイッチング素子をターンオフするタイミングでパルス電流を生成している。このため、生成されるパルス電流のパルス幅を小さくすることが可能であり、この第１の実施の形態では、２００ｎｓのパルス幅を持った矩形波を生成することができる。
【００３５】
図３は第２の実施の形態に係るパルス電流印加回路を例示する回路図、図４は第２の実施の形態に係るパルス電流印加回路の動作を説明するタイミング図である。この図３の回路図において、図１に示した回路の構成要素と同じまたは均等の構成要素については同じ符号を付してある。
【００３６】
第２の実施の形態に係るパルス電流印加回路は、図３に示したように、ＭＯＳトランジスタ１１を備え、そのＭＯＳトランジスタ１１のドレイン端子は、電源１０の正極端子に接続されている。電源１０の負極端子は、基準電位（ＧＮＤ）に接続されている。ＭＯＳトランジスタ１１のソース端子は、インダクタ１２の一方の端子に接続され、インダクタ１２の他方の端子は、ＭＯＳトランジスタ（第３のスイッチング素子）１９のドレイン端子とダイオード（回生ダイオード）２０のアノード端子とに接続されている。ＭＯＳトランジスタ１９のソース端子は、基準電位（ＧＮＤ）に接続され、ＭＯＳトランジスタ１９のゲート端子には、ゲートドライブ回路２１が接続されている。ダイオード２０のカソード端子は、電源１０の正極端子に接続され、第３の転流回路を構成している。なお、ダイオード２０は、電源１０の電圧よりも高い耐圧を有している。
【００３７】
ＭＯＳトランジスタ１１のソース端子は、また、ＭＯＳトランジスタ１３のソース端子に接続されている。ＭＯＳトランジスタ１３のドレイン端子は、ＤＵＴ１４のカソード端子に接続され、ＤＵＴ１４のアノード端子は、基準電位（ＧＮＤ）に接続されている。ＭＯＳトランジスタ１３およびＤＵＴ１４は、第１の転流回路を構成する。
【００３８】
ＭＯＳトランジスタ１１のソース端子は、さらに、ｎ個のダイオード１５ａ，１５ｂ，・・・１５ｎを直列に接続した回路を介して基準電位（ＧＮＤ）に接続されている。すなわち、ＭＯＳトランジスタ１１のソース端子は、ダイオード１５ａのカソード端子に接続され、ダイオード１５ｎのアノード端子は、基準電位（ＧＮＤ）に接続されている。ダイオード１５ａ，１５ｂ，・・・１５ｎは、第１の実施の形態に係るパルス電流印加回路の第２の転流回路と同様、ＭＯＳトランジスタ１３がターンオンしているときに、電流が流れるのを阻止する機能を有している。
【００３９】
次に、以上の構成のパルス電流印加回路の動作について、図４を参照しながら説明する。まず、図３に示したように、ＤＵＴ１４をＭＯＳトランジスタ１３と基準電位（ＧＮＤ）との間に接続する。
【００４０】
ゲートドライブ回路２１が時刻ｔ１１にてハイ（Ｈ）レベルとなるゲート電圧Ｇ３をＭＯＳトランジスタ１９のゲート端子に印加すると、ＭＯＳトランジスタ１９がターンオンする。これにより、インダクタ１２の他方の端子が基準電位（ＧＮＤ）に接続され、ＭＯＳトランジスタ１１とインダクタ１２との直列接続回路が電源１０の正極端子と基準電位（ＧＮＤ）との間に接続されることになる。
【００４１】
次に、ゲートドライブ回路１７が時刻ｔ１２にてハイ（Ｈ）レベルとなるゲート電圧Ｇ１をＭＯＳトランジスタ１１のゲート端子に印加すると、ＭＯＳトランジスタ１１がターンオンし、ＭＯＳトランジスタ１１およびインダクタ１２に電流Ｉ（Ｌ）が流れ始め、
ｄｉ／ｄｔ＝｛Ｖ（ＤＣ）−Ｖｏｎ（ＭＯＳ１）−Ｖｏｎ（ＭＯＳ３）｝／Ｌ  
・・・（４）
に従って増加していく。ここで、Ｖｏｎ（ＭＯＳ３）はＭＯＳトランジスタ１９がターンオンしたときのドレイン−ソース間電圧である。
【００４２】
次に、ＭＯＳトランジスタ１１のオン期間中である時刻ｔ１３において、ゲートドライブ回路１８がゲート電圧Ｇ２をＭＯＳトランジスタ１３のゲート端子に印加する。これにより、ＭＯＳトランジスタ１３は、ターンオンするが、ＤＵＴ１４には逆バイアスの電圧が印加されるので、ＤＵＴ１４には電流が流れない。
【００４３】
次に、時刻ｔ１４にてＭＯＳトランジスタ１１がターンオフすると、インダクタ１２に供給される電流が遮断される。インダクタ１２は、電流の流れを維持しようとして蓄えていたエネルギを第１の転流回路に向け、ＤＵＴ１４に電流Ｉ（ＤＵＴ）が流れる。この電流Ｉ（ＤＵＴ）は、ＤＵＴ１４に電流が流れ始めた時刻ｔ１４のタイミングでは、最大の電流Ｉｍａｘとなり、その後は、徐々に減少していく。
【００４４】
次に、時刻ｔ１５にてＭＯＳトランジスタ１３がターンオフすると、その時点で、ＤＵＴ１４の電流Ｉ（ＤＵＴ）が遮断される。これにより、ＤＵＴ１４には、時間（ｔ１５−ｔ１４）のパルス幅の短パルスが流れたことになる。
【００４５】
ＭＯＳトランジスタ１３がターンオフすることで、第１の転流回路を流れていた電流は、第２の転流回路を流れるようになり、ダイオード１５ａ，１５ｂ，・・・１５ｎには、電流Ｉ（Ｄ１）が流れる。ＭＯＳトランジスタ１３がターンオフした直後の時刻ｔ１６には、ＭＯＳトランジスタ１９がターンオフされる。これにより、インダクタ１２、ＭＯＳトランジスタ１９、ダイオード１５ａ，１５ｂ，・・・１５ｎからなる閉ループの回路が遮断されるので、インダクタ１２の電流は、ダイオード２０を介して電源１０に回生され、電流Ｉ（Ｄ２）が流れる。ＭＯＳトランジスタ１３がターンオフされた後、インダクタ１２に残っているエネルギは、ＭＯＳトランジスタ１９がターンオフしなければ、ほぼすべて第２の転流回路によって消費され、電流Ｉ（Ｄ１）は、破線で示したように長時間をかけて減少していく。このため、ＭＯＳトランジスタ１３をターンオフする時刻ｔ１５からＭＯＳトランジスタ１９をターンオフする時刻ｔ１６までの期間はできるだけ短くすることで第２の転流回路での消費が少なくなり、その分、電源１０に回生されるエネルギを増やすことができる。電源１０は、パルス電流印加回路においてパルス電流の印加に寄与しないエネルギのほとんどが回生される構成であるため、小容量の電源で済む。
【００４６】
なお、第１の実施の形態では、インダクタ１２の電流の減衰を早めるため、第２の転流回路での電圧降下の値を大きくする必要があったが、第２の実施の形態では、インダクタ１２の電流の減衰がほぼ電源電圧により決定されるため、第２の転流回路での電圧降下の値を大きくする必要はない。むしろ、ダイオード１５ａ，１５ｂ，・・・１５ｎのビルトイン電圧の合計値を、所定の電流におけるＤＵＴ１４の順方向電圧ＶｆとＭＯＳトランジスタ１３がターンオンしたときのドレイン−ソース間電圧Ｖｏｎとの合計値よりあまり大きくしないことがダイオード１５ａ，１５ｂ，・・・１５ｎでの損失を低減するのに有効である。
【００４７】
図５は第３の実施の形態に係るパルス電流印加回路を例示する回路図、図６は第３の実施の形態に係るパルス電流印加回路の動作を説明するタイミング図である。この図５の回路図において、図１に示した回路の構成要素と同じまたは均等の構成要素については同じ符号を付してある。
【００４８】
第３の実施の形態に係るパルス電流印加回路は、図５に示したように、ＭＯＳトランジスタ１１を備え、そのＭＯＳトランジスタ１１のドレイン端子は、電源１０の正極端子に接続されている。電源１０の負極端子は、基準電位（ＧＮＤ）に接続されている。ＭＯＳトランジスタ１１のソース端子は、インダクタ１２の一方の端子に接続され、インダクタ１２の他方の端子は、ＭＯＳトランジスタ１９のドレイン端子とダイオード２０のアノード端子とに接続されている。ＭＯＳトランジスタ１９のソース端子は、基準電位（ＧＮＤ）に接続され、ＭＯＳトランジスタ１９のゲート端子には、ゲートドライブ回路２１が接続されている。ダイオード２０のカソード端子は、電源１０の正極端子に接続されている。なお、ダイオード２０は、電源１０の電圧よりも高い耐圧を有している。
【００４９】
ＭＯＳトランジスタ１１のソース端子は、また、ＭＯＳトランジスタ１３のソース端子に接続されている。ＭＯＳトランジスタ１３のドレイン端子は、ＤＵＴ１４のカソード端子に接続され、ＤＵＴ１４のアノード端子は、基準電位（ＧＮＤ）に接続されている。ＭＯＳトランジスタ１３およびＤＵＴ１４は、第１の転流回路を構成する。
【００５０】
ＭＯＳトランジスタ１１のソース端子は、さらに、ＭＯＳトランジスタ（第４のスイッチング素子）２２のソース端子に接続され、ＭＯＳトランジスタ２２のドレイン端子は、ダイオード２３のカソード端子に接続されている。ダイオード２３のアノード端子は、基準電位（ＧＮＤ）に接続されている。ＭＯＳトランジスタ２２のゲート端子には、ゲートドライブ回路２４が接続されている。このＭＯＳトランジスタ２２およびダイオード２３は、第２の転流回路を構成している。
【００５１】
次に、以上の構成のパルス電流印加回路の動作について、図６を参照しながら説明する。まず、図５に示したように、ＤＵＴ１４をＭＯＳトランジスタ１３と基準電位（ＧＮＤ）との間に接続する。
【００５２】
まず、前回のパルス印加において、インダクタ１２の電流Ｉ（Ｌ）が０になった後、ゲートドライブ回路２１がハイ（Ｈ）レベルのゲート電圧Ｇ３をＭＯＳトランジスタ１９のゲート端子に印加すると、ＭＯＳトランジスタ１９がターンオンする。これにより、インダクタ１２の他方の端子は、基準電位（ＧＮＤ）に接続される。
【００５３】
ここで、時刻ｔ２１にてゲートドライブ回路１７がハイ（Ｈ）レベルとなるゲート電圧Ｇ１をＭＯＳトランジスタ１１のゲート端子に印加すると、ＭＯＳトランジスタ１１がターンオンする。このとき、第２の転流回路のダイオード２３は、逆バイアス状態になるので、電源１０からＭＯＳトランジスタ１１を介してインダクタ１２に電流Ｉ（ＭＯＳ１），Ｉ（Ｌ）が流れるようになる。インダクタ１２に流れる電流Ｉ（Ｌ）の変化は、上記の（４）式に従って増加する。
【００５４】
次に、ＭＯＳトランジスタ１１のオン期間中の時刻ｔ２２において、ゲートドライブ回路１８がハイ（Ｈ）レベルのゲート電圧Ｇ２をＭＯＳトランジスタ１３のゲート端子に印加する。これにより、ＭＯＳトランジスタ１３は、ターンオンするが、ＤＵＴ１４には逆バイアスの電圧が印加されるので、ＤＵＴ１４に電流は流れない。
【００５５】
次に、時刻ｔ２３にてＭＯＳトランジスタ１１がターンオフすると、インダクタ１２に供給される電流Ｉ（ＭＯＳ１）が遮断される。インダクタ１２は、電流の流れを維持しようとして蓄えていたエネルギを第１の転流回路に転流する。これにより、ＤＵＴ１４に電流Ｉ（ＤＵＴ）が流れる。この電流Ｉ（ＤＵＴ）は、ＤＵＴ１４に電流が流れ始めた時刻ｔ２３のタイミングでは、最大の電流Ｉｍａｘとなる。その後、電流Ｉ（ＤＵＴ）は、
−ｄｉ／ｄｔ＝｛Ｖｏｎ（ＭＯＳ２）＋Ｖｏｎ（ＭＯＳ３）＋Ｖｆ（ＤＵＴ）｝／Ｌ  
・・・（５）
に従って徐々に減少する。
【００５６】
次に、時刻ｔ２４にてＭＯＳトランジスタ２２がゲートドライブ回路２４からハイ（Ｈ）レベルのゲート電圧Ｇ４を受けてターンオンする。これにより、第２の転流回路が構成される。しかし、このとき、ＭＯＳトランジスタ２２がターンオンしたときのドレイン−ソース間電圧Ｖｏｎとダイオード２３の順方向の電圧との合計の電圧が第１の転流回路での電圧降下よりも高いので、第２の転流回路に電流は流れない。
【００５７】
次に、時刻ｔ２５にてＭＯＳトランジスタ１３がターンオフすることで、第１の転流回路を流れていた電流Ｉ（ＤＵＴ）は、ＭＯＳトランジスタ２２およびダイオード２３を有する第２の転流回路にすべて転流され、電流Ｉ（Ｄ３）が流れる。これにより、ＤＵＴ１４には、時間（ｔ２５−ｔ２３）のパルス幅の短パルスが流れたことになる。
【００５８】
次に、時刻ｔ２６にてＭＯＳトランジスタ１９がターンオフすると、第２の転流回路の基準電位への経路が遮断され、ダイオード２３に流れていた電流は、ダイオード２０による第３の転流回路に転流され、電流Ｉ（Ｄ２）となって電源１０に回生される。
【００５９】
このパルス電流印加回路では、第２の転流回路におけるダイオード２３の順方向の電圧降下とＭＯＳトランジスタ２２がターンオンしたときのドレイン−ソース間電圧Ｖｏｎとの合計値が小さいので、第２の転流回路での損失を小さくすることができる。さらに、パルス電流印加後の電力を電源１０へ回生し、インダクタ１２に残っているエネルギを早期に減衰できるので、ＤＵＴ１４に繰り返し印加する不連続モードでの周波数を高くすることができる。
【００６０】
図７は第４の実施の形態に係るパルス電流印加回路を例示する回路図である。この図７の回路図において、図５に示した回路の構成要素と同じまたは均等の構成要素については同じ符号を付してある。
【００６１】
第４の実施の形態に係るパルス電流印加回路は、第３の実施の形態に係るパルス電流印加回路の第２の転流回路にｎ個のダイオード１５ａ，１５ｂ，・・・１５ｎを直列に接続した回路を追加している。なお、ダイオード１５ａ，１５ｂ，・・・１５ｎの各順方向電圧の合計値は、ＭＯＳトランジスタ１３のオン電圧とＤＵＴ１４の順方向電圧との合計値より大きくしている。
【００６２】
この第４の実施の形態に係るパルス電流印加回路は、第３の実施の形態に係るパルス電流印加回路と同様に、ＭＯＳトランジスタ１３のターンオフと同時にＭＯＳトランジスタ２２をターンオンしている。ここで、ＭＯＳトランジスタ１３のターンオフとＭＯＳトランジスタ２２のターンオンのタイミングが一致せずに、ＭＯＳトランジスタ２２のターンオンのタイミングが遅れてしまうことがある。このとき、インダクタ１２の電流Ｉ（Ｌ）が第１の転流回路から第２の転流回路への転流がスムーズにできないため、ＭＯＳトランジスタ１３にそのブレークダウン電圧を超えた電圧が印加されるなどしてＭＯＳトランジスタ１３が破壊される可能性がある。
【００６３】
しかし、ＭＯＳトランジスタ２２のターンオンのタイミングがＭＯＳトランジスタ１３のターンオフのタイミングより遅れた場合、インダクタ１２の電流Ｉ（Ｌ）は、ダイオード１５ａ，１５ｂ，・・・１５ｎの直列回路を流れることになる。これにより、第１の転流回路のＭＯＳトランジスタ１３は、異常に高い電圧が印加することがないので破壊される危険性がない。
【符号の説明】
【００６４】
１０  電源
１１  ＭＯＳトランジスタ（第１のスイッチング素子）
１２  インダクタ
１３  ＭＯＳトランジスタ（第２のスイッチング素子）
１４  ＤＵＴ（電流印加対象）
１５，１５ａ，１５ｂ，・・・１５ｎ  ダイオード
１６  ツェナーダイオード
１７，１８  ゲートドライブ回路
１９  ＭＯＳトランジスタ（第３のスイッチング素子）
２０  ダイオード（回生ダイオード）
２１  ゲートドライブ回路
２２  ＭＯＳトランジスタ（第４のスイッチング素子）
２３  ダイオード
２４  ゲートドライブ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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