(57)【要約】      （修正有）【課題】クロスポイントメモリにおける低消費電力センスアーキテクチャを実現する。【解決手段】メモリセルアレイはグローバルＷＬ（ＧＷＬ）及びローカルＷＬ（ＬＷＬ）を選択するワードライン（ＷＬ）スイッチ回路２２４，２２２と、グローバルＢＬ（ＧＢＬ）及びローカルＢＬ（ＬＢＬ）を選択するビットライン（ＢＬ）スイッチ回路２２０と、第１センス回路の静電容量２３４及び第２センス回路の静電容量２３６を含むセンス回路２３０を含む。センス回路は、選択されたＧＷＬ、ＬＷＬ及び第１センス回路の静電容量をＷＬバイアス電圧ＷＬＶＤＭにプリチャージし、選択されたＧＷＬ上の電荷及び第１センス回路の静電容量上の電荷を用いて基準電圧（ＶＲＥＦ）を生成し、ＶＲＥＦ及び検出されたメモリセルの電圧ＶＬＷＬに基づいて対象メモリセルの状態を決定する。【選択図】図２Ａ
2018110046.tif 000002
【特許請求の範囲】
【請求項１】
メモリアクセス動作のための対象メモリセルを選択するように構成されるメモリコントローラを備え、
前記メモリコントローラは、
前記対象メモリセルに関連するグローバルワードライン（ＧＷＬ）及びローカルワードライン（ＬＷＬ）を選択するように構成されるワードラインスイッチ回路（ＷＬスイッチ回路）と、
前記対象メモリセルに関連するグローバルビットライン（ＧＢＬ）及びローカルビットライン（ＬＢＬ）を選択するように構成されるビットラインスイッチ回路（ＢＬスイッチ回路）と、
第１センス回路の静電容量及び第２センス回路の静電容量を含むセンス回路と
を有し、
前記センス回路は、前記選択されたＧＷＬ、前記ＬＷＬ及び前記第１センス回路の静電容量をＷＬバイアス電圧ＷＬＶＤＭにプリチャージし、前記選択されたＧＷＬ上の電荷及び前記第１センス回路の静電容量上の電荷を用いて基準電圧（ＶＲＥＦ）を生成し、ＶＲＥＦ及び検出されたメモリセルの電圧ＶＬＷＬに少なくとも部分的に基づいて前記対象メモリセルの状態を決定するように構成される、装置。
【請求項２】
前記ＢＬスイッチ回路は、ＢＬバイアス電圧（ＢＬＶＤＭ）を前記選択されたＬＢＬに印加するように構成される、請求項１に記載の装置。
【請求項３】
調整容量を更に備え、
ＶＲＥＦは、前記調整容量に少なくとも部分的に基づく、請求項１又は２に記載の装置。
【請求項４】
前記調整容量は、トリムコンデンサ回路及び選択されていないＧＷＬのうちの少なくとも一方を含む、請求項３に記載の装置。
【請求項５】
ＧＷＬの静電容量及び前記第１センス回路の静電容量の合計は、前記第２センス回路の静電容量及び前記調整容量の合計に等しい、請求項３又は４に記載の装置。
【請求項６】
前記第２センス回路の静電容量に結合される第１入力、及び、前記第１センス回路の静電容量に結合される第２入力を有するセンス増幅器を更に備え、
前記センス回路は、ＶＲＥＦを生成すべく、前記第１入力を前記第２入力に結合するように構成される、請求項１から３のいずれか一項に記載の装置。
【請求項７】
前記センス増幅器は、ＶＲＥＦ及びＶＬＷＬに関するセンス電圧（ＶＳＥＮＳＥ）を受信し、ＶＳＥＮＳＥ及びＶＲＥＦを中間の正の基準電圧にレベルシフトし、前記中間の正の基準電圧を、前記対象メモリセルの前記状態に対応する論理レベルの出力に変換するように構成される、請求項６に記載の装置。
【請求項８】
メモリコントローラが、メモリアクセス動作のための対象メモリセルを選択する段階と、
ワードラインスイッチ回路（ＷＬスイッチ回路）が、前記対象メモリセルに関連するグローバルＷＬ（ＧＷＬ）及びローカルＷＬ（ＬＷＬ）を選択する段階と、
ビットラインスイッチ回路（ＢＬスイッチ回路）が、前記対象メモリセルに関連するグローバルＢＬ（ＧＢＬ）及びローカルＢＬ（ＬＢＬ）を選択する段階と、
センス回路が、前記選択されたＧＷＬ、前記ＬＷＬ及び第１センス回路の静電容量をＷＬバイアス電圧ＷＬＶＤＭにプリチャージする段階と、
前記センス回路が、前記選択されたＧＷＬ上の電荷及び前記第１センス回路の静電容量上の電荷を用いて基準電圧（ＶＲＥＦ）を生成する段階と、
前記センス回路が、ＶＲＥＦ及び検出されたメモリセルの電圧ＶＬＷＬに少なくとも部分的に基づいて前記対象メモリセルの状態を決定する段階と
を備える方法。
【請求項９】
前記ＢＬスイッチ回路が、ＢＬバイアス電圧（ＢＬＶＤＭ）を前記選択されたＬＢＬに印加する段階を更に備える、請求項８に記載の方法。
【請求項１０】
ＶＲＥＦは、調整容量に少なくとも部分的に基づく、請求項８又は９に記載の方法。
【請求項１１】
ＧＷＬの静電容量及び前記第１センス回路の静電容量の合計は、第２センス回路の静電容量及び前記調整容量の合計に等しい、請求項１０に記載の方法。
【請求項１２】
前記調整容量は、トリムコンデンサ回路及び選択されていないＧＷＬのうちの少なくとも一方を含む、請求項１０又は１１に記載の方法。
【請求項１３】
前記センス回路が、ＶＲＥＦを生成すべく、センス増幅器の第１入力を前記センス増幅器の第２入力に結合する段階を更に備え、
前記第１入力は、第２センス回路の静電容量に結合され、前記第２入力は、前記第１センス回路の静電容量に結合される、請求項８から１２のいずれか一項に記載の方法。
【請求項１４】
前記センス増幅器が、ＶＲＥＦ及びＶＬＷＬに関するセンス電圧（ＶＳＥＮＳＥ）を受信する段階と、
前記センス増幅器が、ＶＳＥＮＳＥ及びＶＲＥＦを中間の正の基準電圧にレベルシフトする段階と、
前記センス増幅器が、前記中間の正の基準電圧を、前記対象メモリセルの前記状態に対応する論理レベルの出力に変換する段階と
を更に備える、請求項１３に記載の方法。
【請求項１５】
プロセッサと、
対象メモリセル、対象ワードライン（対象ＷＬ）及び対象ビットライン（対象ＢＬ）を有するクロスポイントメモリアレイと、
前記プロセッサ及び前記クロスポイントメモリアレイに結合されるメモリコントローラと
を備え、
前記対象メモリセルは、前記対象ＷＬと前記対象ＢＬとの間に結合され、
前記メモリコントローラは、メモリアクセス動作のための対象メモリセルを選択するように構成され、
前記メモリコントローラは、
前記対象メモリセルに関連するグローバルＷＬ（ＧＷＬ）及びローカルＷＬ（ＬＷＬ）を選択するように構成されるワードラインスイッチ回路（ＷＬスイッチ回路）と、
前記対象メモリセルに関連するグローバルＢＬ（ＧＢＬ）及びローカルＢＬ（ＬＢＬ）を選択するように構成されるビットラインスイッチ回路（ＢＬスイッチ回路）と、
第１センス回路の静電容量及び第２センス回路の静電容量を含むセンス回路と
を有し、
前記センス回路は、前記選択されたＧＷＬ、前記ＬＷＬ及び前記第１センス回路の静電容量をＷＬバイアス電圧ＷＬＶＤＭにプリチャージし、前記選択されたＧＷＬ上の電荷及び前記第１センス回路の静電容量上の電荷を用いて基準電圧（ＶＲＥＦ）を生成し、ＶＲＥＦ及び検出されたメモリセルの電圧ＶＬＷＬに少なくとも部分的に基づいて前記対象メモリセルの状態を決定するように構成される、システム。
【請求項１６】
前記ＢＬスイッチ回路は、ＢＬバイアス電圧（ＢＬＶＤＭ）を前記選択されたＬＢＬに印加するように構成される、請求項１５に記載のシステム。
【請求項１７】
調整容量を更に備え、
ＶＲＥＦは、前記調整容量に少なくとも部分的に基づく、請求項１５又は１６に記載のシステム。
【請求項１８】
前記調整容量は、トリムコンデンサ回路及び選択されていないＧＷＬのうちの少なくとも一方を含む、請求項１７に記載のシステム。
【請求項１９】
ＧＷＬの静電容量及び前記第１センス回路の静電容量の合計は、前記第２センス回路の静電容量及び前記調整容量の合計に等しい、請求項１７又は１８に記載のシステム。
【請求項２０】
前記第２センス回路の静電容量に結合される第１入力、及び、前記第１センス回路の静電容量に結合される第２入力を有するセンス増幅器を更に備え、
前記センス回路は、ＶＲＥＦを生成すべく、前記第１入力を前記第２入力に結合するように構成される、請求項１５から１７のいずれか一項に記載のシステム。
【請求項２１】
前記センス増幅器は、ＶＲＥＦ及びＶＬＷＬに関連するセンス電圧（ＶＳＥＮＳＥ）を受信し、ＶＳＥＮＳＥ及びＶＲＥＦを中間の正の基準電圧にレベルシフトし、前記中間の正の基準電圧を、前記対象メモリセルの前記状態に対応する論理レベルの出力に変換するように構成される、請求項２０に記載のシステム。
【請求項２２】
請求項８から１４のいずれか一項に記載の方法を実行すべく配置される少なくとも１つのデバイスを含むシステム。
【請求項２３】
請求項８から１４のいずれか一項に記載の方法を実行する手段を備えるデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、クロスポイントメモリアレイにおけるリファレンス及びセンスアーキテクチャに関する。
【背景技術】
【０００２】
相変化メモリは、メモリ素子にカルコゲニド材料を一般的に用いるメモリデバイスである。メモリ素子は、情報を実際に格納する単位である。動作中に、相変化メモリは、非晶質と結晶相との間でメモリ素子の相を変化させることにより、メモリ素子に情報を格納する。カルコゲニド材料は、結晶又は非晶相のいずれかを示してよく、低導電性又は高導電性を示す。概して、非晶相は、低導電性（高インピーダンス）を有し、リセット状態（論理ゼロ）に関連し、結晶相は、高導電性（低インピーダンス）を有し、セット状態（論理１）に関連する。メモリ素子は、セレクタ、すなわち、メモリ素子に結合される選択デバイスも含むメモリセルに含まれてよい。選択デバイスは、複数のメモリ素子を組み合わせてアレイにすることを容易にするように構成される。
【０００３】
相変化メモリ素子は、グリッド内に配置される行アドレスライン及び列アドレスラインを含むクロスポイントメモリアレイに配置されてよい。行アドレスライン及び列アドレスラインは、ワードライン（ＷＬ）及びビットライン（ＢＬ）とそれぞれ称され、グリッドの構成において交差し、各メモリセルは、ＷＬとＢＬが交差する位置（すなわち、クロスポイント）で、ＷＬとＢＬとの間に結合される。行及び列は、クロスポイントメモリにおけるＷＬ及びＢＬの配置の定性的な説明を提供するのに用いられる利便性の用語である点に留意すべきである。
【０００４】
プログラミング動作の間、メモリ素子の相は、電流をメモリ素子に流入させ得る、メモリセルの両端の差動バイアス電圧を結果として生じる、ＷＬに対する第１バイアス電圧及びＢＬに対する第２バイアス電圧の印加により変化され得る。差動バイアス電圧は、メモリ素子が「スナップバック」を引き起こすのに十分な第１期間の間、メモリセルに亘って維持され、更に、非晶質状態から結晶状態に、又は、結晶状態から非晶質状態にメモリ素子を移行させる第２期間の間、維持されてよい。スナップバックは、メモリ素子に亘る導電率の突然の変化及び関連する電圧の突然の変化を結果としてもたらすという複合メモリ素子の特性である。
【０００５】
読み出し動作中、対象メモリセルは、時間間隔の間における、対象メモリセルで交差するＷＬに対する第１バイアス電圧及びＢＬに対する第２バイアス電圧の印加を介して選択される。メモリ素子の両端に結果として生じる差動バイアス電圧は、メモリ素子の最大セット電圧より大きく、かつ、最小リセット電圧より小さくなるように構成される。それに応じて、対象メモリ素子は、当該メモリ素子が結晶状態（セット）又は非晶質状態（リセット）にあるか否かに基づいて、スナップバックしたり、スナップバックしなかったりし得る。メモリ素子に結合されるセンス回路は、センシング時間間隔におけるスナップバックの存在又は不存在を検出するように構成される。スナップバックの存在は、その後、論理１として解釈され、スナップバックの不存在は、論理ゼロとして解釈される。
【図面の簡単な説明】
【０００６】
特許請求の主題についての特徴及び利点は、以下の当該主題と合致する実施形態の詳細な説明から明らかであり、実施形態の説明は、添付の図面への参照とともに検討されるべきである。
【図１】本開示のいくつかの実施形態と整合するシステムのブロック図を示す。
【図２Ａ】本開示の様々な実施形態と整合するクロスポイントメモリシステムの一部を示す。
【図２Ｂ】本開示の一実施形態と整合する例示的な２値で重み付けされたトリムコンデンサ回路を示す。
【図２Ｃ】本開示の様々な実施形態と整合する固有の静電容量及び基準電圧調整容量を示す簡略化された図である。
【図３Ａ】図２Ａのクロスポイントメモリシステムの例示的なメモリ読み出し動作を示すタイミングチャートである。
【図３Ｂ】図２Ａのクロスポイントメモリシステムのメモリ読み出し動作のためにセット及びリセットメモリセルについてセンス増幅器への例示的なセンス及び基準電圧、並びに、入力電圧を示すタイミングチャートである。
【図４】本開示の様々な実施形態と整合するクロスポイントメモリ内で基準電圧を生成するための複数の動作についてのフローチャートを示す。
【０００７】
以下の詳細な説明は、例示的な実施形態に対して行われる参照とともに進めるが、多くの代替形態、修正された形態、及びそれらの変形された形態が、当業者に明らかとなる。
【発明を実施するための形態】
【０００８】
読み出し動作の間に、センス回路は、電流がメモリセルに流入するか否かに少なくとも部分的に基づいて、スナップバックが発生するか否かを検出するように構成される。電流は、ローカルワードライン（ＬＷＬ）上の電圧の変化として検出される電荷の変化により検出され得る。電圧の変化は、相対的に小さい可能性があり、一般的に、基準電圧に対して決定される。外部に生成される基準電圧は、センシング回路に基準電圧を提供すべく、基準供給電圧からセンシング回路への導電経路を必要とする。導電経路は、次に、メモリアレイに関連するダイサイズに加えられ得る。基準電圧を生成することは、メモリアレイに関連するエネルギー消費量を更に増加させる。
【０００９】
概して、本開示は、メモリセルの読み出すために基準電圧をローカルに生成するように構成されるシステム及び方法を説明する。システム及び方法は、ローカルＷＬ及びグローバルＷＬ、第１センス回路の静電容量、例えば、ＷＬをセンス回路に結合するラインの静電容量、及び、メモリアクセス動作の一部として適用されるバイアス電圧に関連する固有の静電容量を用いるように構成される。バイアス電圧は、固有の静電容量をチャージする。固有の静電容量上で結果として生じる電荷は、その後、基準電圧を生成するのに用いられてよい。本明細書に説明されるように、基準電圧の値は、例えば、第２センス回路の静電容量を含む固有の静電容量の相対的な値に少なくとも部分的に基づく。本明細書に説明されるように、実施形態において、選択されていない隣接メモリ部からの選択されていないグローバルＷＬは、基準電圧を調節するように構成される調整容量を提供するセンシング回路に結合されてよい。別の実施形態において、トリムコンデンサ回路は、所望の基準電圧を生成するように構成される追加の静電容量（すなわち、調整容量）を提供してよい。例えば、トリムコンデンサ回路は、公称容量の倍数である選択可能な静電容量を提供するように構成されるバイナリ加重（ｂｉｎａｒｙ  ｗｅｉｇｈｔｅｄ）トリムコンデンサに対応してよい。バイナリ加重コンデンサに適用される２値のセレクタ値により、倍数が決定される。基準電圧は、２値のセレクタ値を変化させることにより調整されてよい。例えば、基準電圧は、メモリセルに対する最大セット電圧と最小リセット電圧との間のセンスマージンを最適化するように調整されてよい。
【００１０】
システム及び方法は、センス増幅器を更に含んでよい。基準電圧は、基準電圧に関連する第１入力及びセンス電圧に印加され、選択されたメモリセルの出力（すなわち、検出されたメモリセルの電圧）は、センス増幅器の第２入力に印加される。センス増幅器の第１入力及び第２入力は、基準電圧を生成すべく、センス電圧の印加の前に結合されてよい。この結合は、第１入力及び第２入力のコモンモードにおけるノイズを生じることによるノイズ除去を強化し得る。それから、第１入力及び第２入力が切り離され、センス電圧が第２入力に印加されるときに、センス増幅器は、ノイズイミュニティ（すなわち、コモンモードノイズ除去）を提供してよい。センス増幅器は、センス電圧及び基準電圧を受信して、基準電圧及びセンス電圧の相対的な値に少なくとも部分的に基づいて、ＶＣＣ又はＶＳＳに対応する論理レベルの出力、すなわち、論理１又は論理ゼロを提供するように構成される。例えば、ＶＣＣは、１．２ボルトの値を有してよく、ＶＳＳは、接地（すなわち、ゼロボルト）に対応してよい。
【００１１】
以下では、ローカル基準電圧生成及びメモリセル出力センシングの技術がワードラインに関して説明される。本開示と整合するように、同様の技術がビットラインに対するクロスポイントメモリのローカル基準電圧及びメモリセルセンシングを生成するのに用いられてよい。
【００１２】
図１は、本開示のいくつかの実施形態と整合するシステム１００のブロック図を示す。システム１００は、プロセッサ１０２、メモリコントローラ１０４及びメモリアレイ１０６を含む。プロセッサ１０２は、バス１０８によりメモリコントローラ１０４に結合される。プロセッサ１０２は、（複数の）メモリアドレスを含む読み出し及び／若しくは書き込み要求、並びに／又は、関連するデータをメモリコントローラ１０４に提供してよく、メモリコントローラ１０４から読み出しデータを受信してよい。メモリコントローラ１０４は、複数のメモリアクセス動作、例えば、対象メモリセルを読み出すこと、及び／又は、対象メモリセルに書き込むことを実行するように構成される。システム１００は、図示及び説明を容易にするために簡素化されることに留意すべきである。
【００１３】
メモリアレイ１０６は、相変化クロスポイントメモリの少なくとも一部に対応し、複数のワードライン１１５、複数のビットライン１１７及び複数のメモリセル、例えば、メモリセル１０７を含む。各メモリセルは、ワードライン（「ＷＬ」）とビットライン（「ＢＬ」）とのクロスポイントにて、ＷＬとＢＬとの間に結合される。各メモリセルは、情報を格納するように構成されるメモリ素子を含み、メモリ素子に結合されるメモリセル選択デバイス（すなわち、セレクタ）を含んでよい。選択デバイスは、オボニック閾値スイッチ、ダイオード、バイポーラ接合トランジスタ、電界効果トランジスタ等を含んでよい。メモリアレイ１０６は、バイナリデータを格納するように構成され、書き込まれ（すなわち、プログラミングされ）又は読み出されてよい。
【００１４】
メモリコントローラ１０４は、メモリコントローラ論理１１０、ＷＬ制御回路１１４及びＢＬ制御論理１１６を含む。メモリコントローラ論理１１０は、メモリコントローラ１０４に関連する複数の動作を実行するように構成される。例えば、メモリコントローラ論理１１０は、プロセッサ１０２との複数の通信を管理してよい。メモリコントローラ論理１１０は、受信した各メモリアドレスに関連する１又は複数の対象ＷＬを特定するように構成されてよい。メモリコントローラ論理１１０は、複数の対象ＷＬ識別子に少なくとも部分的に基づいて、ＷＬ制御論理１１４及びＢＬ制御論理１１６の複数の動作を管理するように構成されてよい。
【００１５】
ＷＬ制御論理１１４は、ＷＬスイッチ回路１２０及びセンス回路１２２を含む。ＷＬ制御論理１１４は、メモリコントローラ論理１１０から（複数の）対象ＷＬアドレスを受信し、読み出し動作及び／又は書き込み動作のために１又は複数のＷＬを選択するように構成される。例えば、ＷＬ制御論理１１４は、ＷＬ選択バイアス電圧を対象ＷＬに結合することにより対象ＷＬを選択するように構成されてよい。ＷＬ制御論理１１４は、ＷＬ選択バイアス電圧から対象ＷＬを切り離すことにより、及び／又は、ＷＬ選択解除バイアス電圧をＷＬに結合することにより、ＷＬを選択解除するように構成されてよい。ＷＬ制御論理１１４は、メモリアレイ１０６に含まれる複数のＷＬ１１５に結合されてよい。各ＷＬは、ＢＬ１１７の数に対応する数のメモリセルに結合されてよい。ＷＬスイッチ回路１２０は、複数のスイッチを含んでよく、各スイッチは、各ＷＬ１１５ａを選択すべく、各ＷＬ、例えば、ＷＬ１１５ａをＷＬ選択バイアス電圧に結合する（又は切り離す）ように構成される。例えば、スイッチ回路１２０は、複数のトランジスタを含んでよい。
【００１６】
ＢＬ制御論理１１６は、ＢＬスイッチ回路１２４を含む。いくつかの実施形態において、ＢＬ制御論理１１６は、センス回路、例えば、センス回路１２２を含んでよい。ＢＬ制御論理１１６は、読み出し動作及び／又は書き込み動作のために、１又は複数のＢＬを選択するように構成される。ＢＬ制御論理１１６は、ＢＬ選択バイアス電圧（ＶＰＰ）を対象ＢＬに結合することにより対象ＢＬを選択するように構成されてよい。例えば、ＶＰＰは、５．０ボルトの値を有してよい。ＢＬ制御論理１１６は、対象ＢＬをＢＬ選択バイアス電圧から切り離すことにより、及び／又は、ＢＬ選択解除バイアス電圧をＢＬに結合することにより、ＢＬを選択解除するように構成されてよい。ＢＬスイッチ回路１２４は、ＢＬスイッチ回路１２４がＢＬ選択バイアス電圧を対象ＢＬに結合するように構成されることを除いて、ＷＬスイッチ回路１２０と同様である。
【００１７】
センス回路１２２は、センシング間隔の間、例えば、読み出し動作の間におけるスナップバックイベントの存在又は不存在を検出するように構成される。センス回路１２２は、例えば、メモリコントローラ１１０に対する読み出し動作の結果に関連する論理レベルの出力を提供するように構成される。例えば、論理１に対応する論理レベルは、スナップバックが検出された場合に出力されてよく、論理ゼロに対応する論理レベルは、スナップバックが検出されない場合に出力されてよい。
【００１８】
例えば、メモリコントローラ論理１１０からの信号に応答して、ＷＬ制御論理１１４及びＢＬ制御論理１１６は、ＷＬ１１５ａをＷＬ選択バイアス電圧に結合し、かつ、ＢＬ１１７ａをＢＬ選択バイアス電圧に結合することにより、読み出し動作のための対象メモリセル、例えば、メモリセル１０７を選択するように構成されてよい。センス回路１２２は、次に、スナップバックイベントが発生するか否かを決定すべく、センシング間隔の間に、ＷＬ１１５ａ及び／又はＢＬ１１７ａをモニタするように構成されてよい。センス回路１２２がスナップバックイベントを検出した場合、次に、メモリセル１０７は、セット状態になってよい。センス回路１２２がセンシング間隔においてスナップバックイベントを検出しなかった場合、次に、メモリセル１０７は、リセット状態になってよい。
【００１９】
このように、ＷＬ制御論理１１４及び／又はＢＬ制御論理１１６は、読み出し動作のための対象メモリセルを選択し、読み出し動作を開始し、センシング間隔におけるスナップバックイベントのために、選択されたメモリセルをモニタし、かつ、センシングの結果を、例えば、メモリコントローラ論理１１０に提供するように構成されてよい。
【００２０】
図２Ａは、本開示の様々な実施形態と整合するクロスポイントメモリシステムの一部２００を示す。一部２００は、メモリセル２１６で交差するＢＬ及びＷＬを含む。一部２００は、ＢＬバイアス回路２１０、ＢＬスイッチ回路２２０、ローカルＷＬ（ＬＷＬ）スイッチ回路２２２、グローバルＷＬ（ＧＷＬ）スイッチ回路２２４及びセンス回路２３０を更に含む。いくつかの実施形態において、一部２００は、ＧＷＬＢスイッチ２２５を含んでよく、ＧＷＬＢスイッチ２２５は、メモリアレイの隣接部分を表すように構成される。例えば、ＢＬバイアス回路２１０及びＢＬスイッチ回路２２０は、ＢＬ制御論理１１６及びＬＷＬスイッチ回路２２２に含まれてよく、ＧＷＬスイッチ回路２２４及びＧＷＬＢスイッチ２２５は、ＷＬ制御論理１１４に含まれてよい。センス回路２３０は、図１のセンス回路１２２の一例である。
【００２１】
ＢＬバイアス回路２１０は、電圧源ＶＰＰに結合され、かつ、ＢＬスイッチ回路２２０に結合される。ＢＬスイッチ回路２２０は、ローカルＢＬ２１４によりメモリセル２１６に更に結合される。ＬＷＬスイッチ回路２２２は、ＬＷＬ２１２によりメモリセル２１６に結合され、かつ、ＧＷＬ２１３によりＧＷＬスイッチ回路２２４に結合される。ＧＷＬスイッチ回路２２４は、センス回路２３０に更に結合される。ＬＷＬスイッチ回路２２２は、ＬＷＬ、例えば、ＬＷＬ２１２を選択し、選択されたＬＷＬ２１２をＧＷＬ回路２２４に結合するように構成される。ＧＷＬスイッチ回路２２４は、例えば、メモリセルの読み出し動作の間に、選択されたＬＷＬ、例えば、ＬＷＬ２１２及びＧＷＬ２１３をセンス回路２３０に結合するように構成される。
【００２２】
一部２００は、複数の制御入力を更に含む。例えば、ＶＤＭは、ＢＬバイアス回路２１０への制御信号入力としての機能を果たす。例えば、ＶＤＭは、４．０ボルトのノミナル値を有してよい。ＶＤＭが閾値を超えて上昇したときに、ＢＬバイアス回路２１０の出力ＡＸＮは、ＢＬＶＤＭになり得、ＢＬＶＤＭは、ＢＬＶＤＭ〜ＶＤＭ−ＶＴｎとしてのＶＤＭに関連し、ここで、ＶＴｎは、ＶＤＭにより制御されるスイッチの閾値電圧であり、ＢＬバイアス回路２１０に含まれる。別の例において、ＧＢＬＳＥＬは、ＧＢＬ（グローバルＢＬ）選択信号である。ＧＢＬＳＥＬは、ＢＬスイッチ回路２２０に結合されるＧＢＬが、ＧＢＬＳＥＬがローであるときに選択され、かつ、ＧＢＬＳＥＬがハイであるときに選択されないことを意味するアクティブ・ローである。この文脈における「ロー」及び「ハイ」は、複数の論理レベルを指し、電圧に関連してよく、例えば、ローが、接地（例えば、ＶＳＳ）に対応してよく、ハイが、非ゼロの正電圧（例えば、ＶＣＣ＝１．２ボルト）に対応してよい。ＬＢＬＳＥＬは、ＬＢＬ（ローカルＢＬ）選択信号であり、かつ、アクティブ・ローである。ＧＢＬＳＥＬ及びＬＢＬＳＥＬの両方がローであるときに、ＬＢＬ２１４は、ＡＸＮに結合される。ＬＷＬＳＥＬ（ローカルＷＬ選択）は、ＬＷＬ２１２をＧＷＬ２１３に結合することを制御するように構成され、ＧＷＬＳＥＬは、ＧＷＬ２１３をセンス回路２３０に結合することを制御するように構成される。いくつかの実施形態において、ＧＷＬスイッチ回路２２４及びＬＷＬスイッチ回路２２２は、選択されないときにＧＷＬ２１３及び／又はＬＷＬ２１２をＶＳＳに結合するように構成される選択解除回路を含んでよい。これらの実施形態において、ＧＷＬＤＥＳ及びＬＷＬＤＥＳは、ＧＷＬ２１３及びＬＷＬ２１２をそれぞれＶＳＳに結合することを制御するように構成される。
【００２３】
一部２００は、ＬＷＬ２１２に結合される容量値ＣＬＷＬを有するＬＷＬに固有の静電容量２１８、及び、ＧＷＬ２１３に結合される容量値ＣＧＷＬを有するＧＷＬに固有の静電容量２３２を含む。固有の静電容量２１８、２３２は、ＬＷＬ２１２及びＧＷＬ２１３にそれぞれ関連する固有の静電容量に対応する。本明細書で用いられるように、固有の静電容量は、回路に加えられ得るコンデンサ（すなわち、ディスクリート素子）に関連する静電容量ではなく、回路（例えば、導電経路及び／又は複数のスイッチ）に存在する静電容量である。従って、静電容量２１８及び２３２は、ＬＷＬ２１２及びＧＷＬ２１３にそれぞれ結合されるように示されているが、静電容量２１８及び２３２は、ディスクリート素子ではない。静電容量２１８は、ＬＷＬ２１２の固有の静電容量に対応し、静電容量２３２は、ＧＷＬ２１３の固有の静電容量に対応する。
【００２４】
ＧＷＬＢスイッチ２２５を含む複数の実施形態において、一部２００は、容量値ＣＧＷＬＢを有するＧＷＬＢに固有の静電容量２３３も含んでよい。静電容量２３３は、（例えば、多重）センス回路２３０を共有し得るメモリアレイの別の一部に含まれるＧＷＬに関連する静電容量を表すように構成される。静電容量２３３は、ＧＷＬＢスイッチ２２５により選択されてよい。本明細書に説明されるように、これらの実施形態において、静電容量２３３は、固有の静電容量２３２、２３４、２３６に少なくとも部分的に基づくセンス回路２３０に対する基準電圧を調節する調整容量として用いられてよい。調整容量として静電容量２３３を用いることは、例えば、次に、センス増幅器により除去され得る相対的により良好に一致したノイズ成分を提供することによりノイズ除去を改善し得る。
【００２５】
センス回路２３０は、センス増幅器２４０、ＨＮＥＱスイッチ２４２、複数のスイッチ２４４Ａ、...、２４４ｎのバンク、まとめて、スイッチバンク２４４、ＮＬＲＵスイッチ２４６及びＮＬＲＬスイッチ２４８を含む。センス回路２３０は、静電容量ＣＨＮＲＥＧを有する第１センス回路の静電容量２３４、及び、静電容量ＣＨＮＲＥＧＢを有する第２センス回路の静電容量２３６を含む。静電容量２３４、２３６は、ＧＷＬスイッチ回路２２４と非制限読み出し上位（ＮＬＲＵ）スイッチ２４６との間、及び、ＧＷＬＢ  ＳＷ２２５と非制限読み出し下位（ＮＬＲＬ）スイッチ２４８との間の回路の固有の静電容量をそれぞれ表す。ここで、上位及び下位は、メモリアレイ、例えば、図１のメモリアレイ１０６の一部を指す。
【００２６】
いくつかの実施形態において、センス回路２３０は、トリムコンデンサ回路２５０、並びに、トリムコンデンサスイッチＴＣ  ＳＷＡ２８８Ａ及びＴＣ  ＳＷＢ２８８Ｂを含んでよい。ＴＣ  ＳＷＡ２８８Ａは、トリムコンデンサ回路２５０をノードＨＮＲＥＧに結合するように構成される。ＴＣ  ＳＷＢ２８８Ｂは、トリムコンデンサ回路２５０をノードＨＮＲＥＧＢに結合するように構成される。スイッチ２８８Ａ、２８８Ｂは、メモリアレイ１０６の一つの部分より多くの部分を用いたトリムコンデンサ回路２５０の使用を容易にするように構成される。本明細書に説明されるように、例えば、トリムコンデンサ回路２５０をＨＮＲＥＧＢに結合してＨＮＲＥＧＢに結合される静電容量を調節すべく、ＴＣ  ＳＷＡ２８８Ａは、オープンであってよく、ＴＣ  ＳＷＢ２８８Ｂは、クローズにされてよい。この第１の例において、メモリセル２１６は、メモリアクセス動作のために選択されてよい。別の例において、トリムコンデンサ回路２５０をＨＮＲＥＧに結合して、ＨＮＲＥＧに結合される静電容量を調節すべく、ＴＣ  ＳＷＡ２８８Ａは、クローズにされてよく、ＴＣ  ＳＷＢ２８８Ｂは、オープンにされてよい。この第２の例において、隣接メモリ部のメモリセルは、メモリアクセス動作のために選択されてよい。換言すれば、トリムコンデンサ回路２５０は、ノードＨＮＲＥＧＢ又はノードＨＮＲＥＧに結合され得るが、両方には結合されない。本明細書に説明されるように、トリムコンデンサ回路２５０は、次に、ＶＲＥＦを調節するのに用いられてよい。トリムコンデンサ回路２５０を共有することは、ダイ領域を節約するように構成される。
【００２７】
センス増幅器２４０は、ノードＨＮＲＥＧＢに結合される第１入力ＳＡ１及びノードＨＮＲＥＧに結合される第２入力ＳＡ２を有する２つの入力部を含む。ＨＮＥＱスイッチ２４２は、ノードＨＮＲＥＧＢとＨＮＲＥＧとの間に結合される。スイッチバンク２４４は、ノードＨＮＲＥＧ及び／又はＨＮＲＥＧＢをＶＳＳに個別に結合したり、ノードＨＮＲＥＧ及び／又はＨＮＲＥＧＢをＶＳＳから個別に切り離したりするように構成される複数のスイッチ２４４Ａ、...、２４４ｎを含む。複数のスイッチ２４４Ａ、...、２４４ｎは、制御信号ＳＭＩＮにより制御される。ＳＭＩＮは、アクティブ・ローであり、従って、スイッチ２４４Ａ、...、２４４ｎは、ＳＭＩＮがローであるときにクローズにされ、ＳＭＩＮがハイであるときにオープンにされる。ＮＬＲＵスイッチ２４６は、供給電圧ＷＬＶＤＭとノードＨＮＲＥＧとの間に結合され、ＮＬＲＬスイッチ２４８は、供給電圧ＷＬＶＤＭとノードＨＮＲＥＧＢとの間に結合される。例えば、ＷＬＶＤＭは、−３．６ボルトのノミナル値を有してよい。第１センス回路の静電容量２３４は、ノードＨＮＲＥＧに結合され、第２センス回路の静電容量２３６はノードＨＮＲＥＧＢに結合される。ＧＷＬスイッチ回路２２４は、ノードＨＮＲＥＧに結合され、ＧＷＬＢ  ＳＷ２２５は、ノードＨＮＲＥＧＢに結合されてよい。本明細書に説明されるように、トリムコンデンサ回路２５０は、ＴＣ  ＳＷＡ２８８ＡによりノードＨＮＲＥＧに結合されてよく、又は、ＴＣ  ＳＷＢ２８８ＢによりノードＨＮＲＥＧＢに結合されてよい。
【００２８】
ＨＮＥＱスイッチ２４２は、制御入力ＨＮＥＱのようなものを有してよく、ノードＨＮＲＥＧをノードＨＮＲＥＧＢに結合したり、ノードＨＮＲＥＧをノードＨＮＲＥＧＢから切り離したりするように構成される。ＮＬＲＵスイッチ２４６及びＮＬＲＬスイッチ２４８は、それぞれの制御入力、ＮＬＲＵ及びＮＬＲＬをそれぞれ有する。ＮＬＲＵスイッチ２４６は、ノードＨＮＲＥＧをＷＬＶＤＭに結合するように構成され、ＮＬＲＬスイッチ２４８は、ノードＨＮＲＥＧＢをＷＬＶＤＭに結合するように構成される。
【００２９】
センス増幅器２４０は、２つのスイッチ２４７、２４９、第１ステージ  ＳＡステージ１及び第２ステージ  ＳＡステージ２を含んでよい。センス増幅器２４０は、少なくとも１つの電圧源、ＶＣＣ（論理レベル供給部）に結合され、ＶＳＳ、すなわち、接地に結合されてよい。センス増幅器２４０は、２つの制御入力、ＬＳＥＮＢ及びＳＡＥＮを更に含む。スイッチ２４７は、ノードＳＡ２及びその近くのノードＨＮＲＥＧをＳＥＮに結合し、入力をＳＡステージ１に結合するように構成される。スイッチ２４９は、ノードＳＡ１及びその近くのノードＨＮＲＥＧＢをＲＥＮに結合し、別の入力をＳＡステージ１に結合するように構成される。いくつかの実施形態において、ノードＲＥＮ及びＳＥＮは、ＳＡステージ２に対する複数の入力に結合されてもよい。スイッチ２４７、２４９は、ＬＳＥＮＢにより制御されるアクティブ・ハイのスイッチであり、従って、ＬＳＥＮＢがハイであるときに、ＨＮＲＥＧＢは、ＲＥＮに結合され、ＨＮＲＥＧはＳＥＮに結合される。ＬＳＥＮＢは、更に、ＳＡステージ１に結合され、ＳＡステージ１をイネーブルにするように構成されるアクティブ・ローの信号である。従って、本明細書に説明されるように、ＳＡステージ１は、ＬＳＥＮＢがローであるときにイネーブルにされ、ＬＳＥＮＢがハイのときにディセーブルにされる。ＳＡＥＮは、ＳＡステージ２をイネーブルにするように構成される。動作中、ＳＡステージ２がイネーブルであるときに、メモリ読み出し出力は、センスノードに提供されてよい。
【００３０】
センス増幅器２４０は、移行中における論理レベルの供給（例えば、ＶＣＣ及びＶＳＳ）間で回路電流がショートすることを回避しつつ、負の入力電圧（例えば、基準電圧及びセンス電圧）を受信し、論理レベル電圧出力を生成するように構成される任意のタイプのセンス増幅器を含んでよい。そのようなセンス増幅器は、複数の負の入力電圧を複数の正の基準中間電圧にレベルシフトするように構成されてよい。複数の中間電圧のそれぞれの値は、複数の負の入力電圧の相対的な値に少なくとも部分的に基づいてよい。そのようなセンス増幅器は、複数の中間電圧の相対的な値に少なくとも部分的に基づいて、複数の中間電圧を論理レベル電圧出力に変換するように更に構成されてよい。そのようなセンス増幅器は、相対的に小さい入力オフセット電圧を有してよく、相対的に低いエネルギーを提供するように構成され、相対的に高速のレベルシフトは、相対的に低いレベルの入力からの論理レベルの出力を生成するように構成される。
【００３１】
図２Ｂは、本開示の一実施形態と整合するバイナリ加重トリムコンデンサ２５１を含む例示的な回路部２６０を示す。バイナリ加重トリムコンデンサ２５１は、図２Ａのトリムコンデンサ回路２５０の一例である。バイナリ加重トリムコンデンサ２５１は、複数（例えば、４つ）のトリムコンデンサ２８２Ａ、...、２８２Ｄを含む。各トリムコンデンサ２８２Ａ、...、２８２Ｄは、公称容量値、ｄＣで乗算される２の累乗である容量値を有する。非制限的な例において、ｄＣの容量値は、１０フェムトファラド（ｆＦ）のオーダであってよい。例えば、第１トリムコンデンサ２８２Ａは、１倍（すなわち、２０倍）のｄＣの容量値を有し、第２トリムコンデンサ２８２Ｂは、２倍（すなわち、２１倍）のｄＣの容量値を有し、第３トリムコンデンサ２８２Ｃは、４倍（すなわち、２２倍）のｄＣの容量値を有し、第４トリムコンデンサ２８２Ｄは、８倍（すなわち、２３倍）のｄＣの容量値を有する。バイナリ加重トリムコンデンサ２５１は、複数のスイッチ２８４Ａ、...、２８４Ｄを更に含む。スイッチの数は、トリムコンデンサ２８２Ａ、...、２８２Ｄの数に対応する。各スイッチ２８４Ａ、２８４Ｄの状態は、セレクタ２８６により制御されるように構成される。それぞれのスイッチ２８４Ａ、...、２８４Ｄがクローズであるときに、関連するトリムコンデンサ２８２Ａ、...、２８２Ｄは、スイッチ２８８Ａ、２８８Ｂに結合され、それにより、ＨＮＲＥＧ又はＨＮＲＥＧＢに結合される。従って、セレクタ値（例において４ビット）に基づいて、スイッチ２８４Ａ、...、２８４Ｄのうちの０、１又は複数がクローズにされてよい。バイナリ加重トリムコンデンサ２５１は、次に、レンジゼロ（すなわち、全てのスイッチ２８４Ａ、...、２８４Ｄがオープン）における選択可能なトリム容量値を、ｄＣの遷移的変化における１５＊ｄＣ（すなわち、全てのスイッチ２８４Ａ、...、２８４Ｄがクローズ）に提供してよい。従って、本明細書に説明されるように、固有の静電容量２１８、２３２、２３４及び２３６の容量値、並びに、選択されるバイナリ加重トリムコンデンサ２５１の容量値に少なくとも部分的に基づいて、選択される基準電圧は、ノードＨＮＲＥＧ及びＨＮＲＥＧＢのうちの１又は複数で生成されてよい。
【００３２】
図２Ｃは、本明細書に説明されるように、ローカル基準電圧生成に関連する固有の静電容量及び基準電圧調節コンデンサ回路２５２を示す簡略化されたスケッチ２７０である。基準電圧調節コンデンサ回路２５２は、調整用コンデンサ２５３及び調整用コンデンサスイッチ２５４を含む。実施形態において、回路２５２は、トリムコンデンサ回路２５０に対応し得る。この例において、Ｃｘｘ  ＳＷ２５４は、ＴＣ  ＳＷＢ２８８Ｂに対応し、ＴＣ  ＳＷＡ２８８Ａはオープンであり、ノードＨＮＲＥＧからトリムコンデンサ回路２５０を切り離しており、Ｃｘｘ２５３は、トリムコンデンサ回路２５０の静電容量に対応する。別の実施形態において、回路２５２は、ＧＷＬＢ  ＳＷ２２５及び固有の静電容量２３３に対応してよい。この実施形態において、Ｃｘｘスイッチ２５４は、ＧＷＬＢ  ＳＷ２２５に対応し、静電容量２５３は、静電容量２３３に対応する。従って、この実施形態において、Ｃｘｘは、ＣＧＷＬＢに対応する。
【００３３】
固有の静電容量２１８、２３２、２３４、２３６及び調整容量２５３は、概して並列になるように構成されてよい。次に、静電容量２１８、２３２、２３４、２３６、２５３の結合は、ＨＮＥＱスイッチ２４２、ＬＷＬスイッチ２２３、ＧＷＬスイッチ２２５及びＣｘｘスイッチ２５４により制御されてよい。ＬＷＬスイッチ２２３及びＧＷＬスイッチ２２５は、ＬＷＬスイッチ回路２２２及びＧＷＬスイッチ回路２２４にそれぞれ含まれてよい。概して、動作中に、静電容量２１８、２３２、２３４、２３６、２５３は、センス増幅器２４０に対する基準電圧に関連する電荷を格納するのに用いられてよい。本明細書に説明されるように、ＨＮＥＱスイッチ２４２は、ノードＨＮＲＥＧ及びＨＮＲＥＧＢを結合し、これらを切り離すように構成される。固有の静電容量２３６と並列に調整容量２５３を結合することは、ＷＬＶＤＭに関連する所望の基準電圧を提供するように構成される。
【００３４】
概して、静電容量Ｃを有する容量性素子上の電荷Ｑは、静電容量と容量性素子の両端の電位差（すなわち、電圧）との積に等しい（Ｑ＝Ｃ＊Ｖ）。本明細書で用いられるように、「容量性素子」は、例えば、コンデンサ、固有の静電容量及び／又は１又は複数のそれらの並列な組み合わせを含む。複数の容量性素子、初期電荷及び対応する初期電圧を有する１又は複数が、次に、並列に結合された場合、初期電圧は、終止電圧と等しくなる。電荷の保存則に基づいて、均等にする前の総電荷は、均等にした後の総電荷に等しい。例えば、静電容量Ｃ１及びＣ２を有する２つの容量性素子とそれぞれの初期電圧のＶ１及びＶ２を考えてみる。初期電荷は、Ｑｉ＝Ｑ１＋Ｑ２＝Ｃ１＊Ｖ１＋Ｃ２＊Ｖ２である。
【００３５】
次に、複数のコンデンサが並列に結合された場合、最終的な電荷は、Ｑｆ＝Ｖｆ＊（Ｃ１＋Ｃ２）
【００３６】
ここで、Ｖｆは、並列に結合される複数の容量性素子の両端の終止電圧である。Ｑｉ＝Ｑｆなので、Ｃ１＊Ｖ１＋Ｃ２＊Ｖ２＝ Ｖｆ＊（Ｃ１＋Ｃ２）である。従って、
【数１】
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【００３７】
本明細書に説明されるように、電荷の保存則及びバイアス電圧によりチャージされる固有の静電容量を用いることに基づいて、基準電圧は、ローカルに生成され得る。
【００３８】
図３Ａは、クロスポイントメモリシステム２００の例示的な複数のメモリ読み出し動作を示すタイミングチャート３００である。図３Ｂは、クロスポイントメモリシステム２００の複数のメモリ読み出し動作のためのセット及びリセットメモリセルに対する、センス及び基準電圧、並びに、センス増幅器への複数の入力電圧（ＲＥＮ、ＳＥＮ）を含むノードＨＮＲＥＧ及びＨＮＲＥＧＢにおける例示的な電圧を示すタイミングチャート３５０である。タイミングチャート３００、３５０は、図２Ａに示されるクロスポイントメモリ部分２００及び図２Ｃに示される簡素化された一部２７０にも配慮して読むときに最も良く理解され得る。
【００３９】
タイミングチャート３００は、制御入力ＧＷＬＳＥＬに対応する波形３０２、制御入力ＬＢＬＳＥＬに対応する波形３０４、制御入力ＧＢＬＳＥＬに対応する波形３０６、制御入力ＮＬＲＵに対応する波形３０８Ａ、ＮＬＲＵスイッチ２４６に対する制御入力、及び、制御入力ＮＬＲＬに対応する波形３０８Ｂ、ＮＬＲＬスイッチ２４８に対する制御入力を含む。本明細書に説明されるように、タイミングチャート３００は、制御入力ＬＷＬＳＥＬに対応する波形３１０、制御入力ＨＮＥＱに対応する波形３１２、ＢＬバイアス電圧回路２１０の出力ＡＸＮに対応する波形３１４、センス増幅器２４０の第１ステージをイネーブルにするように構成される制御入力ＬＳＥＮＢに対応する波形３１６、センス増幅器２４０の出力をイネーブルにするように構成される制御入力ＳＡＥＮに対応する波形３１８、及び、制御入力ＳＭＩＮに対応する波形３２０を更に含む。
【００４０】
タイミングチャート３５０は、ノードＨＮＲＥＧＢで検出される電圧に対応する（かつ、基準電圧ＶＲＥＦに対応してよい）波形３２２Ａ、及び、ノードＨＮＲＥＧで検出される電圧に対応する（かつ、センス電圧ＶＳＥＮＳＥに対応してよい）波形３２２Ｂを含む。波形３２２Ａ及び３２２Ｂは、セット状態にあるメモリセル、例えば、メモリセル２１６に対するＨＮＲＥＧＢ及びＨＮＲＥＧでの電圧に対応する。タイミングチャート３５０は、リセット状態にあるメモリセル、例えば、メモリセル２１６に対応する波形３２４Ａ及び３２４Ｂを除いて、波形３２２Ａと同様の波形３２４Ａ、及び、波形３２２Ｂと同様の波形３２４Ｂを更に含む。
【００４１】
本明細書に説明されるように、タイミングチャート３５０は、センス増幅器２４０の第１ステージへの第１入力電圧ＲＥＮに対応する波形３２６Ａ、及び、センス増幅器２４０の第１ステージへの第２入力電圧ＳＥＮに対応する波形３２６Ｂを更に含む。
【００４２】
波形３２６Ａ及び３２６Ｂは、セット状態にあるメモリセル、例えば、メモリセル２１６に対するＲＥＮ及びＳＥＮに対応する。本明細書に説明されるように、タイミングチャート３５０は、センス増幅器２４０の第１ステージへの第１入力電圧ＲＥＮに対応する波形３２８Ａ、及び、センス増幅器２４０の第１ステージへの第２入力電圧ＳＥＮに対応する波形３２８Ｂを更に含む。波形３２８Ａ及び３２８Ｂは、リセット状態にあるメモリセル、例えば、メモリセル２１６に対するＲＥＮ及びＳＥＮに対応する。
【００４３】
初めに、時刻ｔ０において、ＧＷＬＳＥＬ及びＬＷＬＳＥＬは、ローであり、ＬＢＬＳＥＬ及びＧＢＬＳＥＬは、ハイであり、これらは、関連するＧＷＬ、ＬＷＬ、ＧＢＬ、ＬＢＬが選択されていないことを示す。ＮＬＲＵは、ローであり、これは、ノードＨＮＲＥＧがＷＬＶＤＭに結合されていないことを示す。同様に、ＮＬＲＬは、ローであり、これは、ＨＮＲＥＧＢがＷＬＶＤＭに結合されていないことを示す。ＮＬＲＬは、期間ｔ０から少なくともｔ１１の間、ローのままである。ＮＬＲＬは、ＮＲＬＵと同様に、隣接メモリアレイ部に対する複数のメモリ読み出し動作のために用いられてよく、従って、波形３０８Ｂは、隣接メモリ部の複数のメモリ読み出し動作に対する波形３０８Ａに対応し得る。ＨＮＥＱは、ローであり、これは、ノードＨＮＲＥＧがノードＨＮＲＥＧＢに結合されていないことを示す。ＡＸＮは、ローであり、これは、ＶＤＭもローであることを示し、ＬＳＥＮＢは、ハイであり、これは、ＨＮＲＥＧＢがＲＥＮに結合され、ＨＮＲＥＧがＳＥＮに結合されており、かつ、ＳＡステージ１がイネーブルでないことを示す。ＳＡＥＮは、ローであり、これは、出力されるセンス増幅器２４０（すなわち、ＳＡステージ２）がイネーブルでないことを示す。ＳＭＩＮは、ローであり、これは、ＨＮＲＥＧ及びＨＮＲＥＧＢがスイッチ２４４Ａ、...、２４４ｎによりＶＳＳに結合されることを示す。従って、時刻ｔ０において、固有の静電容量２１８、２３２、２３４及び２３６、並びに、調整容量２５３上の電荷は、ゼロであり、ＨＮＲＥＧＢにおける電圧、ノードＨＮＲＥＧ、ＲＥＮ及びＳＥＮにおける電圧もゼロ（すなわち、ＶＳＳ）である。
【００４４】
時刻ｔ１において、ＧＷＬＳＥＬ、ＬＢＬＳＥＬ、ＧＢＬＳＥＬ及びＬＷＬＳＥＬは、状態を変化させ、ＧＷＬ２１３、ＬＷＬ２１２、ＬＢＬ２１４及び関連するＧＢＬを選択し、それにより、メモリセル２１６をＢＬバイアス回路２１０及びセンス回路２３０に結合する。ＳＭＩＮは、ハイに切り換え、スイッチ２４４Ａ及び２４４ｎをオープンにし、かつ、ノードＨＮＲＥＧ及びＨＮＲＥＧＢをＶＳＳから切り離す。従って、時刻ｔ１において、ＬＷＬスイッチ２２３及びＧＷＬスイッチ２２５は、クローズしており、固有の静電容量２１８及び２３２をノードＨＮＲＥＧに結合する。ノードＨＮＲＥＧＢ及びＨＮＲＥＧ、ＲＥＮ並びにＳＥＮにおける電圧は、ゼロのままである。
【００４５】
時刻ｔ２において、ＮＬＲＵスイッチ２４６は、クローズし、ＨＮＲＥＧをＷＬＶＤＭに結合する。従って、時刻ｔ２において、ＮＬＲＵスイッチ２４６がクローズしているときに、固有の静電容量２１８、２３２及び２３４は、ＷＬＶＤＭに結合されるようになり、ＷＬＶＤＭへのチャージを開始する。ノードＨＮＲＥＧは、ＷＬＶＤＭへ移行することを開始し、ノードＨＮＲＥＧＢは、ＶＳＳのままである。
【００４６】
時刻ｔ３において、ＮＬＲＵスイッチ２４６は、オープンしており、ＷＬＶＤＭから固有の静電容量２１８、２３２及び２３４を切り離す。ｔ２からｔ３までの期間は、プリチャージ期間を表す。固有の静電容量２１８、２３２及び２３４は、プリチャージ期間の間にＷＬＶＤＭにチャージされる。時刻ｔ３において、ＨＮＲＥＧＢは、ＶＳＳのままであり、ＨＮＲＥＧ（すなわち、ＣＨＮＲＥＧ）、ＧＷＬ２１３（すなわち、ＣＧＷＬ）及びＬＷＬ２１２（すなわち、ＣＬＷＬ）は、ＷＬＶＤＭである。時刻ｔ４において、ＬＷＬＳＥＬが状態を変化させることに応じて、ＬＷＬスイッチ回路２２２は、ＧＷＬ２１３からＬＷＬ２１２を切り離し、それにより、ＬＷＬ２１２をフローティングさせる。ＬＷＬ２１２は、ＷＬＶＤＭに対してチャージされたままである。
【００４７】
時刻ｔ５において、ＨＮＥＱスイッチ２４２は、クローズしており、ノードＨＮＲＥＧＢをＨＮＲＥＧに結合し、ＳＡ１をＳＡ２に結合する。また、時刻ｔ５において、ＶＤＭは、ＢＬバイアス回路２１０に印加され、ＡＸＮをＶＳＳからＢＬＶＤＭへ引き上げる。時刻ｔ５は、メモリセル２１６の状態についてのセンシング間隔の開始に対応し、センス増幅器２４０に対する基準電圧ＶＲＥＦの生成にも対応する。有利には、基準電圧ＶＲＥＦは、ＧＷＬ及びＬＷＬのバイアス電圧から、かつ、センシング間隔に対応する期間においてローカルに生成されてよい。換言すれば、ＶＲＥＦは、ＬＷＬ２１２をチャージすることによる偶発的な副産物として理解され得る。従って、基準電圧を間接的に生成すること、及び、間接的に生成された基準電圧をセンス増幅器２４０に転送することが回避され、センシング間隔の継続期間を増やすことがない。ＨＮＲＥＧＢ及びＨＮＲＥＧを結合することの更なる利点は、例えば、（調整容量のために用いられる場合に、）ＧＷＬ、ＨＮＲＥＧ、ＨＮＲＥＧ及び／又はＧＷＬＢ上のノイズの存在がコモンモードになり得ることである。従って、センス増幅器２４０は、コモンモードノイズを減らしたり除去したりできるので、相対的に改善されたノイズイミュニティ及びロバスト性を結果としてもたらす。
【００４８】
ＨＮＥＱスイッチ２４２をクローズする直前に、すなわち、時刻ｔ５の直前に、固有の静電容量２３６（ＣＨＮＲＥＧＢ）及び調整容量２５３（Ｃｘｘ）は、ゼロ電荷を有するように構成され、固有の静電容量２３２及び２３４は、格納された電荷を有するように構成され、それぞれＱＧＷＬ＝ＣＧＷＬ＊ＷＬＶＤＭであり、かつ、ＱＨＮＲＥＧ＝ＣＨＮＲＥＧ＊ＷＬＶＤＭ、である。
【００４９】
従って、ＨＮＥＱスイッチ２４２がクローズする直前の初期電荷Ｑｉは、Ｑｉ＝Ｑｘｘ＋ＱＨＮＲＥＧＢ＋ＱＧＷＬ＋ＱＨＮＲＥＧである。
【００５０】
静電容量２３６及び２５３がゼロ電荷を有する場合、Ｑｉは、Ｑｉ＝（Ｃｘｘ＊０）＋（ＣＨＮＲＥＧＢ＊０）＋（ＣＧＷＬ＊ＷＬＶＤＭ）＋（ＣＨＮＲＥＧ＊ＷＬＶＤＭ）＝（ＣＧＷＬ＋ＣＨＮＲＥＧ）＊ＷＬＶＤＭである。
【００５１】
ＨＮＥＱスイッチ２４２をクローズした後に、電荷は、静電容量２３２及び２３４から静電容量２３６及び２５３へ伝達され得る。定常状態において、静電容量２３２、２３４、２３６及び２５３は、並列に結合されるので、Ｑｆ＝（ＣＧＷＬ＋ＣＨＮＲＥＧ＋ＣＨＮＲＥＧＢ＋Ｃｘｘ）Ｖｆである。
【００５２】
ここで、Ｑｆは、最終的な全電荷であり、Ｖｆは、静電容量２３２、２３４、２３６、２５３に亘る終止電圧である。ＬＷＬ２１２が少なくともＧＷＬ２１３及びセンス回路２３０から切り離されるように、ＬＷＬスイッチ２２３がオープンにされているので、ＬＷＬ静電容量２１８は、この計算に含まれないことに留意すべきである。電荷の保存則（すなわち、Ｑｉ＝Ｑｆ）に基づいて、（ＣＧＷＬ＋ＣＨＮＲＥＧ）＊ＷＬＶＤＭ＝（ＣＧＷＬ＋ＣＨＮＲＥＧ＋ＣＨＮＲＥＧＢ＋Ｃｘｘ）＊Ｖｆこの式は、以下のように書くことができる。
【数２】
2018110046.tif 000004
【００５３】
本明細書に説明されるように、Ｖｆは、基準電圧ＶＲＥＦに対応する。有利に、本開示に整合するように、バイアス電圧ＷＬＶＤＭがノードＨＮＲＥＧを介してＧＷＬ２１３に印加されるときに、ＶＲＥＦは、ローカルバイアス電圧ＷＬＶＤＭ及び固有の静電容量（すなわち、ＧＷＬ静電容量ＣＧＷＬ及び第１センス回路の静電容量ＣＨＮＲＥＧ）に格納される電荷を用いて生成されてよい。
【００５４】
ＢＬＶＤＭは、ＶＤＭと略等しく、ＢＬバイアス回路２１０に関連するスイッチの閾値電圧（例えば、ＶＴｎ）より低い。従って、ＷＬＶＤＭにチャージされていたＬＷＬ２１２及びＢＬＶＤＭに現在チャージされているＬＢＬ２１４は、メモリセル２１６の両端においてＢＬＶＤＭ＋｜ＷＬＶＤＭ｜に対応する差動電圧を提供する。換言すれば、ＷＬＶＤＭは通常、負であり、ＢＬＶＤＭは通常、正であるので、メモリセル２１６の両端の正味の電位差は、ＢＬＶＤＭ及びＷＬＶＤＭの絶対値の合計である。従って、メモリセルがゼロ（リセット）又は１（セット）を格納するか否かに基づいて、メモリセル２１６は、ｔ５からｔ６までの時間間隔の間に、スナップバックされたり（セット）、スナップバックされなかったり（リセット）する。その結果、ＬＷＬ２１２上の電荷は、メモリの状態に影響を与え得る。例えば、メモリセル２１６の閾値電圧がＢＬＶＤＭ＋｜ＷＬＶＤＭ｜より大きい場合、格納された論理ゼロに対応してスナップバックが発生しなくてよい。スナップバックが発生しない場合、ＬＷＬ２１２上のＶＬＷＬは、ＷＬＶＤＭのままであるか、又は、ＷＬＶＤＭに近い可能性がある。別の例において、メモリセル２１６の閾値電圧がＢＬＶＤＭ＋｜ＷＬＶＤＭ｜より小さいか、又は、等しい場合、格納された論理１に対応してスナップバックが発生し得る。スナップバックが発生する場合、ＬＷＬ２１２上の電圧（ＶＬＷＬ）は、電流がメモリセルを通じて流れるにつれて、ＷＬＶＤＭより大きくなる、すなわち、｜ＶＬＷＬ｜＜｜ＷＬＶＤＭ｜となるように上昇し得る。換言すれば、スナップバックが発生しない場合に、ＶＬＷＬは、ＷＬＶＤＭに対応し得、スナップバックが発生する場合に、ＶＬＷＬはゼロに近い電圧に上昇し得る。
【００５５】
センシングと同時に、ＨＮＥＱスイッチ２４２をクローズするときに、ノードＨＮＲＥＧは、ノードＨＮＲＥＧＢに結合される。ＨＮＥＱスイッチをクローズする直前（すなわち、ｔ５ｍｉｎｕｓ）に、ノードＨＮＲＥＧＢは、ＶＳＳにあり、ノードＨＮＲＥＧは、ＷＬＶＤＭにある。従って、固有の静電容量２３４及び２３２は、ＷＬＶＤＭにチャージされ、固有の静電容量２３６及び調整容量２５３は、ＶＳＳにある。ＨＮＥＱスイッチ２４２がクローズした後に、ＨＮＲＥＧＢ及びＨＮＲＥＧは、ＶＳＳとＷＬＶＤＭとの間の値に等しくなり得る。
【００５６】
従って、時刻ｔ６の直前における、ＨＮＲＥＧＢ、ＨＮＲＥＧ及びＧＷＬ２１３の電圧は、ＶＲＥＦである可能性があり、又は、ＶＲＥＦに近い可能性があり、ＬＷＬ２１２は、電圧ＶＬＷＬ（すなわち、検出されたメモリセルの電圧）に対応する電荷を有し得る。時刻ｔ６において、ＨＮＥＱスイッチ２４２をオープンにして、ＨＮＲＥＧＢ及びＨＮＲＥＧを切り離してよい。また、時刻ｔ６において、ＢＬバイアス回路２１０は、ＶＰＰから切り離されてよく、従って、ＡＸＮは、ＶＳＳに戻ってよい。ＨＮＲＥＧＢ及びＨＮＲＥＧの両方は、ＶＲＥＦにあるままであってよく、ＧＷＬ２１３は、同様にＶＲＥＦであってよい。
【００５７】
時刻ｔ７において、ＬＷＬ２１２が再び選択されてよく、ＬＷＬスイッチ回路２２２は、ＬＷＬ２１２をＧＷＬ２１３（すなわち、ＣＧＷＬ）に結合してよく、それにより、ノードＨＮＲＥＧに結合する。ＬＷＬ２１２からのＶＬＷＬは、次に、ノードＨＮＲＥＧでＶＲＥＦと結合して、メモリセル２１６の状態を示すように構成されるＨＮＲＥＧで電圧ＶＳＥＮＳＥを産出してよい。
【００５８】
時刻ｔ７の前に、ＨＮＥＱスイッチは、オープンであり、従って、ノードＨＮＲＥＧＢは、ノードＨＮＲＥＧから切り離される。時刻ｔ５とｔ６との間に発生した等化から、ノードＨＮＲＥＧＢ及びノードＨＮＲＥＧの両方は、ＶＲＥＦである。従って、時刻ｔ７の直前に、ノードＨＮＲＥＧに結合される固有の静電容量２３２及び２３４の初期電荷は、Ｑｉ＝（ＣＨＮＲＥＧ＋ＣＧＷＬ）＊ＶＲＥＦである。
【００５９】
同様に、ＬＷＬ２１２に関連する初期電荷は、ＣＬＷＬ＊ＶＬＷＬであり、ここで、ＶＬＷＬは、ＷＬＶＤＭである可能性がある、若しくは、ＷＬＶＤＭに近い可能性がある検出されたメモリセルの電圧、又は、ＷＬＶＤＭ及びＢＬＶＤＭ、例えば、ゼロボルトに関連する電圧に対応する。再び、電荷の保存則に基づいて、（ＣＨＮＲＥＧ＋ＣＧＷＬ）＊ＶＲＥＦ＋ＣＬＷＬ ＶＬＷＬ＝（ＣＨＮＲＥＧ＋ＣＧＷＬ＋ＣＬＷＬ）＊ＶＳＥＮＳＥ  ここで、ＶＳＥＮＳＥは、センシング間隔の後に、ＧＷＬ２１３を有するＬＷＬ２１２とノードＨＮＲＥＧとを再結合することに起因するノードＨＮＲＥＧの電圧に対応する。従って、
【数３】
2018110046.tif 000005
【００６０】
時間間隔ｔ７からｔ８までの間に、ＨＮＲＥＧＢは、ＶＲＥＦであってよく、ノードＨＮＲＥＧは、ＶＳＥＮＳＥであってよい。従って、時刻ｔ７で始まる時間間隔の間、波形３２２Ａは、ＶＳＥＮＳＥに対応し、波形３２２Ｂは、セット状態のメモリセルに対するＶＲＥＦに対応し、波形３２４Ａは、ＶＳＥＮＳＥに対応し、波形３２４Ｂは、リセット状態のメモリセルに対するＶＲＥＦに対応する。ＶＲＥＦは、入力ＳＡ１に印加され、ＶＳＥＮＳＥは、センス増幅器２４０の入力ＳＡ２に印加される。ＬＳＥＮＢは、時間間隔ｔ７からｔ８においてハイのままなので、ＳＡ１は、ＲＥＮに結合され、ＳＡ２は、ＳＥＮに結合され、従って、ＲＥＮは、ＶＲＥＦであり、ＳＥＮは、ＶＳＥＮＳＥである。従って、ＶＳＥＮＳＥとＶＲＥＦとの間の差が正又は負（すなわち、ＶＳＥＮＳＥ＞ＶＲＥＦ、又は、ＶＳＥＮＳＥ＜ＶＲＥＦ）であるかは、スナップバックが発生したか否かを示してよく、それにより、メモリセル２１６がゼロ又は１を格納するか否かを示してよい。ＶＳＥＮＳＥがＶＲＥＦより大きい場合、センス増幅器２４０は、センスノードに論理１を出力するように構成される。ＶＳＥＮＳＥがＶＲＥＦより小さい場合、センス増幅器２４０は、センスノードに論理ゼロを出力するように構成される。
【００６１】
ＶＳＥＮＳＥとＶＲＥＦとの間の差は、以下のように決定されてよい。
【数４】
2018110046.tif 000006
この式は、いくつかの代数操作後に以下のように簡略化する。
【数５】
2018110046.tif 000007
【００６２】
ＶＬＷＬは、スナップバックがないときにＷＬＶＤＭに対応する可能性があり、かつ、スナップバックがある場合にゼロ、又は、ゼロに近い可能性があるので、ＶＲＥＦをＷＬＶＤＭ／２、又は、ＷＬＶＤＭ／２に近い値にすることが望ましい。ＶＲＥＦは、以下の場合、ＷＬＶＤＭ／２又はＷＬＶＤＭ／２に近い値であってよい。ＣＧＷＬ＋ＣＨＮＲＥＧ＝ＣＨＮＲＥＧＢ＋Ｃｘｘ  従って、Ｃｘｘの選択は、ＣＧＷＬ、ＣＨＮＲＥＧ及びＣＨＮＲＥＧＢの値に少なくとも部分的に基づいてよい。
【００６３】
いくつかの実施形態において、Ｃｘｘは、ＶＲＥＦがＷＬＶＤＭ／２と等しくならないように選択されてよい。例えば、ＶＲＥＦをＷＬＶＤＭ／２より大きく調整すること、又は、ＷＬＶＤＭ／２より低く調整することは、メモリセルの閾値電圧の変化に適応するように構成されてよく、それにより、メモリセルの状態についてより信頼性が高いセンシングを提供する。換言すれば、ＶＲＥＦを調整することは、メモリセルの状態をセンシングすることを最適化するように構成されてよい。
【００６４】
時刻ｔ８において、ＬＳＥＮＢは、ローに切り換えられ、ＲＥＮからＳＡ１を切り離し、ＳＥＮからＳＡ２を切り離し、ＲＥＮ（すなわち、ＶＲＥＦ）及びＳＥＮ（すなわち、ＶＳＥＮＳＥ）に少なくとも部分的に基づいて、ＳＡステージ１をイネーブルにして、中間の正の基準電圧を生成する。ノードＳＥＮ及びＲＥＮ上の（時刻ｔ８の前にゼロ又はゼロより低かった）電圧は、中間電圧、ＶＣＣ又はＶＣＣ−｜ＶＴＰ｜まで上昇するように構成される。ノードＳＥＮがＶＣＣであるか、又は、ＶＣＣ−｜ＶＴＰ｜であるかは、ＶＳＥＮＳＥがＶＲＥＦより高かったか、又は、ＶＲＥＦより低かったかに依存する。例えば、ＶＳＥＮＳＥがＶＲＥＦより高い（すなわち、ＶＳＥＮＳＥがＶＲＥＦよりも負である）場合、ノードＳＥＮは、ＶＣＣ（波形３２６Ｂ）に達してよく、次に、ノードＲＥＮは、ＶＣＣ−｜ＶＴＰ｜（波形３２６Ａ）になってよく、ここで、ＶＴＰは、ＳＡステージ１に含まれるトランジスタの閾値電圧に対応する。別の例において、ＶＳＥＮＳＥがＶＲＥＦより低い（すなわち、ＶＳＥＮＳＥがＶＲＥＦより負である）場合、ノードＲＥＮは、ＶＣＣ（波形３２８Ａ）に達してよく、次に、ノードＳＥＮは、ＶＣＣ−｜ＶＴＰ｜（波形３２８Ｂ）になってよい。ノードＲＥＮ及びＳＥＮがＳＡ１及びＳＡ２からそれぞれ切り離されたときに、ＳＡステージ１は、ＶＣＣ及びＶＣＣ−｜ＶＴＰ｜に対応するノードＳＥＮ及びＲＥＮにおける中間出力電圧を生成するように構成されてよい。負の入力電圧は、例えば、ＳＡステージ１により中間電圧が参照されるＶＣＣ（例えば、正の論理レベル電圧）にレベルシフトされてよい。ＳＡステージ１は、相対的に小さい入力オフセット電圧、供給間のゼロの静電流、及び相対的に低いエネルギー消費量を用いてレベル−シフトを提供するように構成されてよい。
【００６５】
時刻ｔ９において、ＳＡＥＮは、ハイに切り換えられて、ＳＡステージ２をイネーブルにする。ｔ８からｔ９までの期間は、中間電圧を定常状態に安定させることを可能とするように構成される。例えば、時間間隔ｔ８からｔ９までの間に、ＶＣＣ及びＶＣＣ−｜ＶＴＰ｜は、それぞれ、ＳＥＮ及びＲＥＮにおいて定常状態に達し得る。時刻ｔ９において、ＳＡステージ２は、中間電圧の相対的な値に少なくとも部分的に基づいて、中間電圧を論理レベル電圧出力に変換し、センスノードに論理レベルの出力を提供するように構成される。例えば、ＳＡステージ２は、ＳＥＮ及びＲＥＮに結合されてよい。従って、時刻ｔ９において、ＳＡＥＮは、ハイに切り換え、それにより、センスノードにセンス増幅器の出力を提供する。ＶＳＥＮＳＥがＶＲＥＦより大きい場合、出力は、ＶＣＣに対応してよい。ＶＳＥＮＳＥがＶＲＥＦより小さい場合、出力は、ＶＳＳに対応してよい。期間ｔ１０において、メモリ素子２１６の状態に対応するデータ、例えば、論理ゼロ及び／又は論理１に対応する（複数の）電圧は、センス増幅器２４０からセンスノードへ出力される。時刻ｔ１０において、センス増幅器２４０は、ディセーブルにされてよい。読み出し動作は、時刻ｔ１１で終了してよい。
【００６６】
このように、センス増幅器２４０は、ＶＳＥＮＳＥ及びＶＲＥＦを受信し、ＶＳＥＮＳＥがＶＲＥＦより高いか、又は、ＶＲＥＦより低いかに少なくとも部分的に基づいて、論理レベルの出力を提供するように構成される。ＳＡステージ１は、ＶＳＥＮＳＥ及びＶＲＥＦを、ＶＣＣを基準にした中間電圧にそれぞれレベルシフトするように構成される。ＳＡステージ２は、中間電圧の相対的な値に少なくとも部分的に基づいて、中間電圧を論理レベル（例えば、ＶＳＳ又はＶＣＣ）出力に変換し、センスノードに出力を提供するように構成される。
【００６７】
従って、タイミングチャート３００、３５０及びメモリアレイ部２００は、例えば、ＷＬバイアス及び固有の静電容量をローカルに用いる基準電圧を生成するためのシステムの動作を示すように構成される。基準電圧は、調整容量、例えば、トリムコンデンサ回路２５０又は隣接するＧＷＬＢに関連する固有の静電容量２３３に含まれるトリムコンデンサにより調整されてよい。
【００６８】
従って、図２Ａ、２Ｂ及び２Ｃは、センス回路が固有の静電容量を用いて基準電圧を生成することを示す。実施形態において、隣接メモリ部は、ＷＬＶＤＭ／２又はＷＬＶＤＭ／２に近い値である基準電圧を生成すべく、更なる固有の静電容量を提供するのに（例えば、ＧＷＬＢが）用いられてよい。別の実施形態において、トリムコンデンサ回路は、調整容量を提供してよい。調整容量は、ＶＲＥＦを調節するのに用いられてよい。ＶＲＥＦは、関連するクロスポイントメモリ部分の複数の特性に適応すべく調整されてよい。例えば、ＶＲＥＦは、例えば、メモリセルに対する最大セット電圧と最小リセット電圧との間のセンスマージンを最適化すべく、ＷＬＶＤＭ／２より大きく、又はＷＬＶＤＭ／２より小さく調整されてよい。
【００６９】
図４は、本開示の様々な実施形態と整合するクロスポイントメモリ内で基準電圧を生成することを含むメモリアクセス動作のための複数の動作についてのフローチャート４００を示す。複数の動作は、例えば、ＷＬ制御論理１１４及びＢＬ制御論理１１６を含むメモリコントローラ、例えば、メモリコントローラ１０４により実行されてよい。
【００７０】
フローチャート４００は、メモリアクセス動作、例えば、読み出し動作を実行するように構成される例示的な複数の動作を示す。特に、フローチャート４００は、本明細書に説明されるように、メモリセルを読み出すように構成される例示的な複数の動作を示し、複数の動作は、固有の静電容量及びバイアス電圧を用いて基準電圧を生成することを含む。
【００７１】
フローチャート４００の複数の動作は、動作４０２で、メモリアドレスをデコードすることで開始してよい。動作４０４で、対象メモリセルに関連するＧＷＬ、ＬＷＬ、ＧＢＬ及びＬＢＬは、デコードされたメモリアドレスに少なくとも部分的に基づいて選択される。動作４０６は、選択されたＧＢＬ及びＬＢＬをバイアス回路に結合すること、及び、ＧＷＬ及びＬＷＬをセンス回路、例えば、図２Ａのセンス回路２３０に結合することを含んでよい。動作４０８は、選択されたＧＷＬ、ＬＷＬ及び第１センス回路の静電容量をプリチャージすることを含む。例えば、選択されたＧＷＬ、ＬＷＬ及び第１センス回路の静電容量は、電圧ＷＬＶＤＭにプリチャージされてよい。
【００７２】
動作４１０で、ＬＷＬは、センス回路から切り離されてよく、ＢＬバイアス電圧は、ＬＢＬに印加されてよい。選択されたメモリセルの両端の印加された電圧は、次に、ＢＬＶＤＭ−ＷＬＶＤＭに対応し、メモリセルに対する最大セット電圧より大きく、かつ、最小リセット電圧より小さくなるように構成される。スナップバックは、ＬＷＬ上の電圧をＷＬＶＤＭからゼロ電圧又はゼロに近い電圧に上昇させてよく、スナップバックの不存在は、ＬＷＬ上の電圧に影響を与えなくてよい、すなわち、ＬＷＬ電圧は、ＷＬＶＤＭのままであってよい。
【００７３】
動作４１２は、ＧＷＬに関連する静電容量及び第１センス回路の静電容量上の電荷を用いて、基準電圧、ＶＲＥＦを生成することを含む。本明細書に説明されるように、基準電圧は、ＧＷＬに関連する固有の静電容量、第１センス回路の静電容量及び第２センス回路の静電容量、並びに調整容量に少なくとも部分的に基づいてよい。例えば、センス回路２３０のノードＨＮＲＥＧ及びＨＮＲＥＧＢは、複数の静電容量の電圧を等しくすべく結合されてよい。
【００７４】
動作４１４で、センシング間隔の後に、ＬＷＬは、センス回路に結合されてよい。動作４１４の結果として、ノードＨＮＲＥＧは、ＶＳＥＮＳＥにチャージされてよい。ＶＳＥＮＳＥは、読み出されるメモリセルの状態に少なくとも部分的に基づく。動作４１６は、ＶＲＥＦ及びメモリセルの電圧ＶＬＷＬに少なくとも部分的に基づいて、メモリセルの状態を決定することを含んでよい。動作４１８は、メモリセルの状態に対応する論理レベルの出力を提供することを含んでよい。例えば、センス増幅器、例えば、センス増幅器２４０は、ＶＳＥＮＳＥ及びＶＲＥＦを受信し、ＶＳＥＮＳＥがＶＲＥＦより大きいか、又は、ＶＲＥＦより小さいかに少なくとも部分的に基づいて、論理レベルの出力を提供するように構成されてよい。プログラムフローは、次に、動作４２０で終了してよい。
【００７５】
このように、フローチャート４００の複数の動作は、固有の静電容量及びＷＬバイアス電圧、ＷＬＶＤＭを用いて基準電圧ＶＲＥＦを生成するように構成される。フローチャート４００の複数の動作は、バイアス電圧をメモリセルに印加し、選択されたメモリセルの電圧を検出するように更に構成される。次に、スナップバックが発生したか否かは、検出されたメモリセルの電圧ＶＬＷＬ及びＶＲＥＦに関連するセンス電圧ＶＳＥＮＳＥの相対的な値に少なくとも部分的に基づいて決定されてよい。
【００７６】
図４は、一実施形態に従う様々な動作を示すが、図４に示される動作の全てが複数の他の実施形態に必要でないことが理解されるべきである。実際に、本開示の他の実施形態において、図４に示される複数の動作及び／又は本明細書で説明される他の動作が、複数の図面のいずれかに具体的に示されていない態様で組み合わせられてよいが、依然として本開示に完全に整合することが本明細書において完全に意図される。従って、一つの図面で正確に示されていない複数の特徴及び／又は複数の動作を対象とする特許請求の範囲は、本開示の範囲及び内容の中にあるとみなされる。
【００７７】
本明細書のあらゆる実施形態で用いられるように、「論理」という用語は、前述の複数の動作のうちのいずれかを実行するように構成されるアプリケーション、ソフトウェア、ファームウェア及び／又は回路を指してよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記録されるソフトウェアパッケージ、コード、命令、命令セット及び／又はデータとして具現されてよい。ファームウェアは、複数のメモリデバイス内でハードコードされた（例えば、不揮発性である）コード、命令又は命令セット、及び／又は、データとして具現されてよい。
【００７８】
本明細書においてあらゆる実施形態で用いられるような「回路」は、１又は複数の個別命令処理コアを備えるコンピュータプロセッサ、ステートマシン回路、及び／又は、プログラマブル回路により実行される命令を格納するファームウェアのような、例えば、単一又は任意の組み合わせ、ハードワイヤード回路、プログラマブル回路を含んでよい。論理は、例えば、集積回路（ＩＣ）、特定用途向け集積回路（ＡＳＩＣ）、システムオンチップ（ＳｏＣ）、デスクトップコンピュータ、ラップトップコンピュータ、タブレットコンピュータ、サーバ、スマートフォン等のより大きなシステムの一部を形成する回路として、集合的又は個別的に具現されてよい。
【００７９】
いくつかの実施形態において、ハードウェア記述言語は、本明細書で説明される様々な論理及び／又は回路について（複数の）回路及び／又は論理実装を特定するのに用いられてよい。例えば、一実施形態において、ハードウェア記述言語は、本明細書で説明される１又は複数の回路及び／又は論理の半導体の製造を可能にし得る超高速集積回路（ＶＨＳＩＣ：ｖｅｒｙ  ｈｉｇｈ  ｓｐｅｅｄ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓのハードウェア記述言語（ＶＨＤＬ）に準拠してよく、又は、互換性を有してよい。ＶＨＤＬは、ＩＥＥＥ規格１０７６−１９８７、ＩＥＥＥ規格１０７６．２、ＩＥＥＥ１０７６．１、ＶＨＤＬ−２００６のＩＥＥＥドラフト３．０、ＶＨＤＬ−２００８のＩＥＥＥドラフト４．０、及び／又は、ＩＥＥＥ  ＶＨＤＬ規格の他のバージョン及び／又は他のハードウェア記述規格に準拠してよく、又は、互換性を有してよい。
【００８０】
従って、本開示は、メモリセルを読み出すために基準電圧をローカルに生成するように構成されるシステム及び方法を説明する。システム及び方法は、ローカルＷＬ及びグローバルＷＬに関連する固有の静電容量並びに第１センス回路の静電容量を用いるように構成される。メモリアクセス動作の一部として印加されるバイアス電圧は、固有の静電容量をチャージする。固有の静電容量の結果として生じる電荷は、次に、基準電圧を生成するのに用いられてよい。基準電圧の値は、固有の静電容量の相対的な値に少なくとも部分的に基づく。本明細書に説明されるように、実施形態において、選択されていない隣接メモリ部からのグローバルＷＬは、基準電圧を調節するように構成される調整容量を提供してよい。別の実施形態において、トリムコンデンサ回路は、所望の基準電圧を生成するように構成される追加の（すなわち、調整）静電容量を提供してよい。
【００８１】
システム及び方法は、２段センス増幅器を更に含む。基準電圧は、センス増幅器の複数の入力を結合することにより、固有の静電容量上の複数の電荷から生成され、従って、センス回路内のノイズの存在をコモンモードにもさせる。基準電圧は、第１入力及び基準電圧に関連するセンス電圧に印加され、選択されたメモリセルの出力は、センス増幅器の第２入力に印加される。第１ステージは、供給電圧ＶＣＣを基準にした中間電圧に負の入力電圧をレベルシフトするように構成される。中間電圧は、第１ステージからの出力及び第２ステージへの入力である。第２ステージは、ＶＣＣ又はＶＳＳに対応する論理レベル信号、すなわち、論理１又は論理ゼロに中間電圧を変換する。センス増幅器は、相対的に低いエネルギー、相対的にロバストなノイズイミュニティを有する相対的に低いレベルの入力から論理レベルの出力を生成するように構成される相対的に高速なレベルシフトを提供するように構成される。
【実施例】
【００８２】
以下で説明されるように、本開示の複数の実施例は、クロスポイントメモリ内のリファレンスアーキテクチャに関する方法、方法、デバイス又は装置の動作を実行する手段、若しくはシステムのような対象素材を含む。
【００８３】
実施例１  この実施例によれば、メモリアクセス動作のために対象メモリセルを選択するように構成されるメモリコントローラを含む装置が提供される。メモリコントローラは、グローバルワードライン（ＧＷＬ）を選択するように構成されるＷＬスイッチ回路と、対象メモリセルに関連するローカルＷＬ（ＬＷＬ）とを含む。メモリコントローラは、対象メモリセルに関連するグローバルビットライン（ＧＢＬ）及びローカルＢＬ（ＬＢＬ）を選択するように構成されるＢＬスイッチ回路と、センス回路とを更に含む。センス回路は、第１センス回路の静電容量及び第２センス回路の静電容量を含む。センス回路は、選択されたＧＷＬ、ＬＷＬ及び第１センス回路の静電容量をＷＬバイアス電圧ＷＬＶＤＭにプリチャージするように構成される。センス回路は、選択されたＧＷＬ上の電荷及び第１センス回路の静電容量上の電荷を用いて基準電圧（ＶＲＥＦ）を生成するように更に構成される。センス回路は、ＶＲＥＦ及び検出されたメモリセルの電圧ＶＬＷＬに少なくとも部分的に基づいて対象メモリセルの状態を決定するように更に構成される。
【００８４】
実施例２  この実施例は、実施例１の複数の要素を含み、ＢＬスイッチ回路は、ＢＬバイアス電圧（ＢＬＶＤＭ）を選択されたＬＢＬに印加するように構成される。
【００８５】
実施例３  この実施例は、実施例１の複数の要素を含み、調整容量を更に含み、ＶＲＥＦは、調整容量に少なくとも部分的に基づく。
【００８６】
実施例４  この実施例は、実施例３の複数の要素を含み、調整容量は、トリムコンデンサ回路及び選択されていないＧＷＬのうちの少なくとも一方を含む。
【００８７】
実施例５  この実施例は、実施例３又は４の複数の要素を含み、ＧＷＬの静電容量及び第１センス回路の静電容量の合計は、第２センス回路の静電容量及び調整容量の合計に等しい。
【００８８】
実施例６  この実施例は、実施例４の複数の要素を含み、トリムコンデンサ回路は、バイナリ加重トリムコンデンサである。
【００８９】
実施例７  この実施例は、実施例１から３のいずれか一つの複数の要素を含み、ＶＲＥＦは、ＷＬＶＤＭの２分の１に等しい。
【００９０】
実施例８  この実施例は、実施例３又は４の複数の要素を含み、調整容量は、ＶＲＥＦがＷＬＶＤＭの２分の１より大きくなるか、又は、ＷＬＶＤＭの２分の１より低くなるようにＶＲＥＦを調節するように構成される。
【００９１】
実施例９  この実施例は、実施例４の複数の要素を含み、トリムコンデンサ回路は、隣接メモリ部により共有されるように構成される。
【００９２】
実施例１０  この実施例は、実施例１から３のいずれか一つの複数の要素を含み、第２センス回路の静電容量に結合される第１入力及び第１センス回路の静電容量に結合される第２入力を含むセンス増幅器を更に含み、センス回路は、ＶＲＥＦを生成すべく第１入力を第２入力に結合するように構成される。
【００９３】
実施例１１  この実施例は、実施例１０の複数の要素を含み、センス増幅器は、ＶＲＥＦ及びＶＬＷＬに関連するセンス電圧（ＶＳＥＮＳＥ）を受信し、ＶＳＥＮＳＥ及びＶＲＥＦを中間の正の基準電圧にレベルシフトし、当該中間電圧を、対象メモリセルの状態に対応する論理レベルの出力に変換するように構成される。
【００９４】
実施例１２  この実施例によれば、メモリコントローラが、メモリアクセス動作のための対象メモリセルを選択する段階と、ワードライン（ＷＬ）スイッチ回路が、対象メモリセルに関連するグローバルＷＬ（ＧＷＬ）及びローカルＷＬ（ＬＷＬ）を選択する段階と、ビットライン（ＢＬ）スイッチ回路が、対象メモリセルに関連するグローバルＢＬ（ＧＢＬ）及びローカルＢＬ（ＬＢＬ）を選択する段階と、センス回路が、選択されたＧＷＬ、ＬＷＬ及び第１センス回路の静電容量をＷＬバイアス電圧ＷＬＶＤＭにプリチャージする段階と、センス回路が、選択されたＧＷＬ上の電荷及び第１センス回路の静電容量上の電荷を用いて基準電圧（ＶＲＥＦ）を生成する段階と、センス回路が、ＶＲＥＦ及び検出されたメモリセルの電圧ＶＬＷＬに少なくとも部分的に基づいて対象メモリセルの状態を決定する段階とを含む方法が提供される。
【００９５】
実施例１３  この実施例は、実施例１２の複数の要素を含み、ＢＬスイッチ回路が、ＢＬバイアス電圧（ＢＬＶＤＭ）を選択されたＬＢＬに印加する段階を更に含む。
【００９６】
実施例１４  この実施例は、実施例１２の複数の要素を含み、ＶＲＥＦは、調整容量に少なくとも部分的に基づく。
【００９７】
実施例１５  この実施例は、実施例１４の複数の要素を含み、調整容量は、トリムコンデンサ回路及び選択されていないＧＷＬのうちの少なくとも一方を含む。
【００９８】
実施例１６  この実施例は、実施例１４の複数の要素を含み、ＧＷＬの静電容量及び第１センス回路の静電容量の合計は、第２センス回路の静電容量及び調整容量の合計に等しい。
【００９９】
実施例１７  この実施例は、実施例１５の複数の要素を含み、トリムコンデンサ回路は、バイナリ加重トリムコンデンサである。
【０１００】
実施例１８  この実施例は、実施例１４の複数の要素を含み、ＶＲＥＦは、ＷＬＶＤＭの２分の１に等しい。
【０１０１】
実施例１９  この実施例は、実施例１４の複数の要素を含み、調整容量は、ＶＲＥＦがＷＬＶＤＭの２分の１より大きくなるか、又は、ＷＬＶＤＭの２分の１より低くなるように、ＶＲＥＦを調節するように構成される。
【０１０２】
実施例２０  この実施例は、実施例１５の複数の要素を含み、トリムコンデンサ回路は、隣接メモリ部により共有されるように構成される。
【０１０３】
実施例２１  この実施例は、実施例１２の複数の要素を含み、センス回路が、ＶＲＥＦを生成すべく、センス増幅器の第１入力をセンス増幅器の第２入力に結合する段階を更に含み、第１入力は、第２センス回路の静電容量に結合され、第２入力は、第１センス回路の静電容量に結合される。
【０１０４】
実施例２２  この実施例は、実施例２１の複数の要素を含み、センス増幅器が、ＶＲＥＦ及びＶＬＷＬに関するセンス電圧（ＶＳＥＮＳＥ）を受信する段階と、センス増幅器が、ＶＳＥＮＳＥ及びＶＲＥＦを中間の正の基準電圧にレベルシフトする段階と、センス増幅器が、中間電圧を、対象メモリセルの状態に対応する論理レベルの出力に変換する段階とを更に含む。
【０１０５】
実施例２３  この実施例によれば、プロセッサと、対象メモリセルを含むクロスポイントメモリアレイと、対象ワードライン（対象ＷＬ）と、対象ビットライン（対象ＢＬ）とを含むシステムが提供される。対象メモリセルは、対象ＷＬと対象ＢＬとの間に結合される。システムは、プロセッサ及びクロスポイントメモリアレイに結合されるメモリコントローラを更に含む。メモリコントローラは、メモリアクセス動作のために対象メモリセルを選択するように構成される。メモリコントローラは、対象メモリセルに関連するグローバルＷＬ（ＧＷＬ）及びローカルＷＬ（ＬＷＬ）を選択するように構成されるワードライン（ＷＬ）スイッチ回路と、対象メモリセルに関連するグローバルＢＬ（ＧＢＬ）及びローカルＢＬ（ＬＢＬ）を選択するように構成されるビットライン（ＢＬ）スイッチ回路と、センス回路と含む。センス回路は、第１センス回路の静電容量及び第２センス回路の静電容量を含む。センス回路は、選択されたＧＷＬ、ＬＷＬ及び第１センス回路の静電容量をＷＬバイアス電圧ＷＬＶＤＭにプリチャージするように構成される。センス回路は、選択されたＧＷＬ上の電荷及び第１センス回路の静電容量上の電荷を用いて基準電圧（ＶＲＥＦ）を生成し、ＶＲＥＦ及び検出されたメモリセルの電圧ＶＬＷＬに少なくとも部分的に基づいて対象メモリセルの状態を決定するように更に構成される。
【０１０６】
実施例２４  この実施例は、実施例２３の複数の要素を含み、ＢＬスイッチ回路は、ＢＬバイアス電圧（ＢＬＶＤＭ）を選択されたＬＢＬに印加するように構成される。
【０１０７】
実施例２５  この実施例は、実施例２３の複数の要素を含み、調整容量を更に含み、ＶＲＥＦは、調整容量に少なくとも部分的に基づく。
【０１０８】
実施例２６  この実施例は、実施例２５の複数の要素を含み、調整容量は、トリムコンデンサ回路及び選択されていないＧＷＬのうちの少なくとも一方を含む。
【０１０９】
実施例２７  この実施例は、実施例２５又は２６の複数の要素を含み、ＧＷＬの静電容量及び第１センス回路の静電容量の合計は、第２センス回路の静電容量及び調整容量の合計に等しい。
【０１１０】
実施例２８  この実施例は、実施例２６の複数の要素を含み、トリムコンデンサ回路は、バイナリ加重トリムコンデンサである。
【０１１１】
実施例２９  この実施例は、実施例２３から２５の複数の要素を含み、ＶＲＥＦは、ＷＬＶＤＭの２分の１に等しい。
【０１１２】
実施例３０  この実施例は、実施例２５又は２６の複数の要素を含み、調整容量は、ＶＲＥＦがＷＬＶＤＭの２分の１より大きくなるか、又は、ＷＬＶＤＭの２分の１より低くなるようにＶＲＥＦを調節するように構成される。
【０１１３】
実施例３１  この実施例は、実施例２６の複数の要素を含み、トリムコンデンサ回路は、隣接メモリ部により共有されるように構成される。
【０１１４】
実施例３２  この実施例は、実施例２３から２５のいずれか一つの複数の要素を含み、第２センス回路の静電容量に結合される第１入力及び第１センス回路の静電容量に結合される第２入力を含むセンス増幅器を更に含み、センス回路は、ＶＲＥＦを生成すべく、第１入力を第２入力に結合するように構成される。
【０１１５】
実施例３３  この実施例は、実施例３２の複数の要素を含み、センス増幅器は、ＶＲＥＦ及びＶＬＷＬに関するセンス電圧（ＶＳＥＮＳＥ）を受信し、ＶＳＥＮＳＥ及びＶＲＥＦを中間の正の基準電圧にレベルシフトし、中間電圧を、対象メモリセルの状態に対応する論理レベルの出力に変換するように構成される。
【０１１６】
実施例３４  本開示の別の実施例は、実施例１２から２２のいずれか一つに記載の方法を実行するように配置される少なくとも１つのデバイスを含むシステムである。
【０１１７】
実施例３５  本開示の別の実施例は、実施例１２から２２のいずれか一つに記載の方法を実行する手段を備えるデバイスである。
【０１１８】
様々な特徴、態様及び実施形態が本明細書において説明されてきた。当業者によって理解されるように、特徴、態様及び実施形態は、変形及び修正と同様に互いに容易に組み合わせられる。従って、本開示は、そのような組み合わせ、変形及び修正を包含することが考慮されるべきである。
【図１】
2018110046.tif 000008
【図２Ａ】
2018110046.tif 000009
【図２Ｂ】
2018110046.tif 000010
【図２Ｃ】
2018110046.tif 000011
【図３Ａ】
2018110046.tif 000012
【図３Ｂ】
2018110046.tif 000013
【図４】
2018110046.tif 000014
【手続補正書】
【提出日】平成30年5月9日(2018.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリアクセス動作のための対象メモリセルを選択するように構成されるメモリコントローラを備え、
前記メモリコントローラは、
前記対象メモリセルに関連するワードライン（ＷＬ）及びビットライン（ＢＬ）の少なくとも一方のうちの１又は複数を選択するように構成されるＷＬスイッチ回路及びＢＬスイッチ回路と、
前記選択されたＷＬ及びＢＬの少なくとも一方のうちの１又は複数をＷＬバイアス電圧及びＢＬバイアス電圧のうちの少なくも一方にプリチャージし、前記選択されたＷＬ及びＢＬのうちの少なくとも一方の上、及びチャージされた前記ＷＬ及びＢＬのうちの少なくとも一方に関連する固有の静電容量上の電荷を用いて基準電圧（ＶＲＥＦ）を生成し、ＶＲＥＦ及び検出されたメモリセルの電圧ＶＤＥＴに少なくとも部分的に基づいて前記対象メモリセルの状態を決定するように構成されるセンス回路と
を有する、装置。
【請求項２】
前記固有の静電容量は、前記ＷＬに関連する固有の静電容量である、請求項１に記載の装置。
【請求項３】
前記固有の静電容量は、少なくともグローバルＷＬ（ＧＷＬ）の一部に関連する、請求項２に記載の装置。
【請求項４】
センス回路は、選択されたグローバルＷＬ（ＧＷＬ）及びローカルＷＬ（ＬＷＬ）をＷＬバイアス電圧ＷＬＶＤＭにプリチャージするように構成され、前記ＢＬスイッチ回路は、ＢＬバイアス電圧（ＢＬＶＤＭ）を選択されたローカルＢＬ（ＬＢＬ）に印加するように構成される、請求項１から３のいずれか一項に記載の装置。
【請求項５】
調整容量を更に備え、
ＶＲＥＦは、前記調整容量に少なくとも部分的に基づく、請求項１から４のいずれか一項に記載の装置。
【請求項６】
前記調整容量は、トリムコンデンサ回路及び選択されていないグローバルＷＬ（ＧＷＬ）のうちの少なくとも一方を含む、請求項５に記載の装置。
【請求項７】
第２センス回路の静電容量に結合される第１入力、及び、第１センス回路の静電容量に結合される第２入力を有するセンス増幅器を更に備え、
前記センス回路は、ＶＲＥＦを生成すべく、前記第１入力を前記第２入力に結合するように構成される、請求項１から６のいずれか一項に記載の装置。
【請求項８】
前記センス増幅器は、ＶＲＥＦ及びＶＤＥＴに関するセンス電圧（ＶＳＥＮＳＥ）を受け取り、ＶＳＥＮＳＥ及びＶＲＥＦを中間の正の基準電圧にレベルシフトし、前記中間の正の基準電圧を、前記対象メモリセルの前記状態に対応する論理レベルの出力に変換するように構成される、請求項７に記載の装置。
【請求項９】
センス回路が、選択されたワードライン（ＷＬ）及びビットライン（ＢＬ）のうちの少なくとも一方をＷＬバイアス電圧及びＢＬバイアス電圧のうちの少なくとも一方にプリチャージする段階と、
前記センス回路が、前記選択されたＷＬ及びＢＬのうちの少なくとも一方の上、及びチャージされた前記ＷＬ及びＢＬのうちの少なくとも一方に関連する固有の静電容量上の電荷を用いて基準電圧（ＶＲＥＦ）を生成する段階と、
前記センス回路が、ＶＲＥＦ及び検出されたメモリセルの電圧ＶＤＥＴに少なくとも部分的に基づいて対象メモリセルの状態を決定する段階と
を備える方法。
【請求項１０】
ＶＲＥＦは、調整容量に少なくとも部分的に基づく、請求項９に記載の方法。
【請求項１１】
前記調整容量は、トリムコンデンサ回路及び選択されていないグローバルＷＬ（ＧＷＬ）のうちの少なくとも一方を含む、請求項１０に記載の方法。
【請求項１２】
前記センス回路が、ＶＲＥＦを生成すべく、センス増幅器の第１入力を前記センス増幅器の第２入力に結合する段階を更に備え、
前記第１入力は、第２センス回路の静電容量に結合され、前記第２入力は、第１センス回路の静電容量に結合される、請求項９から１１のいずれか一項に記載の方法。
【請求項１３】
前記センス増幅器が、ＶＲＥＦ及びＶＤＥＴに関するセンス電圧（ＶＳＥＮＳＥ）を受け取る段階と、
前記センス増幅器が、ＶＳＥＮＳＥ及びＶＲＥＦを中間の正の基準電圧にレベルシフトする段階と、
前記センス増幅器が、前記中間の正の基準電圧を、前記対象メモリセルの前記状態に対応する論理レベルの出力に変換する段階と
を更に備える、請求項１２に記載の方法。
【請求項１４】
プロセッサと、
対象メモリセル、対象ワードライン（対象ＷＬ）及び対象ビットライン（対象ＢＬ）を有するクロスポイントメモリアレイであって、前記対象メモリセルは、前記対象ＷＬと前記対象ＢＬとの間に結合される、クロスポイントメモリアレイと、
前記プロセッサ及び前記クロスポイントメモリアレイに結合されるメモリコントローラであって、メモリアクセス動作のための対象メモリセルを選択するように構成される、メモリコントローラと
を備え、
前記メモリコントローラは、
前記対象メモリセルに関連するワードライン（ＷＬ）及びビットラインＢＬの少なくとも一方のうちの１又は複数を選択するように構成されるＷＬスイッチ回路及びＢＬスイッチ回路と、
前記選択されたＷＬ及びＢＬの少なくとも一方のうちの１又は複数をＷＬバイアス電圧及びＢＬバイアス電圧のうちの少なくとも一方にプリチャージし、前記選択されたＷＬ及びＢＬのうちの少なくとも一方の上、及びチャージされた前記ＷＬ及びＢＬのうちの少なくとも一方に関連する固有の静電容量上の電荷を用いて基準電圧（ＶＲＥＦ）を生成し、ＶＲＥＦ及び検出されたメモリセルの電圧ＶＤＥＴに少なくとも部分的に基づいて前記対象メモリセルの状態を決定するように構成されるセンス回路と
を有する、システム。
【請求項１５】
前記固有の静電容量は、前記ＷＬに関連する固有の静電容量である、請求項１４に記載のシステム。
【請求項１６】
センス回路は、選択されたグローバルＷＬ（ＧＷＬ）及びローカルＷＬ（ＬＷＬ）をＷＬバイアス電圧ＷＬＶＤＭにプリチャージするように構成され、前記ＢＬスイッチ回路は、ＢＬバイアス電圧（ＢＬＶＤＭ）を、選択されたローカルＢＬ（ＬＢＬ）に印加するように構成される、請求項１４又は１５に記載のシステム。
【請求項１７】
調整容量を更に備え、ＶＲＥＦは、前記調整容量に少なくとも部分的に基づく、請求項１４から１６のいずれか一項に記載のシステム。
【請求項１８】
前記調整容量は、トリムコンデンサ回路及び選択されていないグローバルＷＬ（ＧＷＬ）のうちの少なくとも一方を含む、請求項１７に記載のシステム。
【請求項１９】
第２センス回路の静電容量に結合される第１入力、及び、第１センス回路の静電容量に結合される第２入力を有するセンス増幅器を更に備え、前記センス回路は、ＶＲＥＦを生成すべく、前記第１入力を前記第２入力に結合するように構成される、請求項１４から１８のいずれか一項に記載のシステム。
【請求項２０】
前記センス増幅器は、ＶＲＥＦ及びＶＤＥＴに関連するセンス電圧（ＶＳＥＮＳＥ）を受け取り、ＶＳＥＮＳＥ及びＶＲＥＦを中間の正の基準電圧にレベルシフトし、前記中間の正の基準電圧を、前記対象メモリセルの前記状態に対応する論理レベルの出力に変換するように構成される、請求項１９に記載のシステム。