(57)【要約】      （修正有）【課題】半導体素子の検査時の閉回路の寄生インダクタンスを小さくする検査装置を提供する。【解決手段】素子領域１４ａ、１４ｂ内の半導体基板１２の表面に設けられている表面電極５０と、裏面電極５２と、ダイシング領域１６内の半導体基板の表面に設けられている検査用電極４４を有している。半導体基板が、裏面電極に接している第１半導体層３４と、素子領域内において第１半導体層に接しているとともに不純物濃度が低い第２半導体層３３と、ダイシング領域内において第１半導体層に接しているとともに不純物濃度が高い第３半導体層４２を備えている。検査用電極４４が、第３半導体層の表面に設けられている。検査装置が、第１接触端子６２、第２接触端子７０及び検査回路７４を備えている。検査回路７４が、第１接触端子を表面電極に接触させ、第２接触端子を検査用電極に接触させた状態で、素子領域内の半導体素子の特性を検査する。【選択図】図３
2018006367.tif 000002
【特許請求の範囲】
【請求項１】
ウエハに設けられた半導体素子の特性を検査する検査装置であって、
前記ウエハが、
ＳｉＣにより構成されており、半導体素子が設けられている複数の素子領域と前記複数の素子領域の間に配置されているダイシング領域を有している半導体基板と、
前記各素子領域内の前記半導体基板の表面に設けられている表面電極と、
前記半導体基板の裏面に設けられている裏面電極と、
前記ダイシング領域内の前記半導体基板の表面に設けられている検査用電極と、
を有しており、
前記半導体基板が、
前記裏面電極に接している第１導電型の第１半導体層と、
前記各素子領域内において前記第１半導体層に対して表面側から接しており、前記第１半導体層よりも第１導電型不純物濃度が低い第１導電型の第２半導体層と、
前記ダイシング領域内において前記第１半導体層に対して表面側から接しており、前記第２半導体層よりも第１導電型不純物濃度が高い第１導電型の第３半導体層、
を備えており、
前記検査用電極が、前記第３半導体層の表面に設けられており、
前記検査装置が、第１接触端子、第２接触端子、及び、検査回路を備えており、
前記検査回路が、前記第１接触端子を前記複数の素子領域のうちの特定の素子領域内の前記表面電極に接触させ、前記第２接触端子を前記検査用電極に接触させた状態で、前記第２接触端子、前記検査用電極、前記第３半導体層、前記ダイシング領域内の前記第１半導体層、前記裏面電極、前記特定の素子領域内の前記半導体素子、前記特定の素子領域内の前記表面電極及び前記第１接触端子を通過する閉回路に電流を流すことで、前記特定の素子領域内の前記半導体素子の特性を検査する、
検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、ウエハに設けられた半導体素子の特性を検査する検査装置に関する。
【０００２】
特許文献１に、ウエハに設けられた半導体素子の特性を検査する検査装置が開示されている。ウエハは、半導体基板と、複数の表面電極（エミッタ電極）と、単一の裏面電極を有している。各半導体素子は、半導体基板内であって、表面電極と裏面電極の間の各領域に設けられている。また、半導体基板には、その表面側から裏面側まで貫通する貫通孔が設けられている。貫通孔は、隣り合う半導体素子の間の領域に設けられている。貫通孔内に、金属配線が設けられている。金属配線は、裏面電極に接続されている。この検査装置は、２つの接触端子（プローブ）を有している。検査時には、第１接触端子が１つの表面電極に接続され、第２接触端子が表面側から金属配線に接続される。第２接触端子は、金属配線を介して裏面電極に接続される。したがって、第１接触端子と第２接触端子を介して、表面電極と裏面電極の間に電圧を印加することができる。これによって、検査対象の半導体素子（第１接触端子が接触している表面電極に対応する半導体素子）に電流を流す。すなわち、第２接触端子、金属配線、裏面電極、検査対象の半導体素子、表面電極及び第１接触端子を通過する閉回路に電流を流す。これによって、検査対象の半導体素子を検査することができる。このように、この検査装置では、半導体基板を貫通する金属配線を介して裏面電極への接続が行われる。この構成によれば、ウエハの外周端面の外側を迂回して裏面電極への接続配線を設ける場合に比べて、検査のための閉回路の経路長を短くすることができる。このため、閉回路の寄生インダクタンスが小さくなり、検査対象の半導体素子の特性をより正確に検査することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１０３４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の検査装置では、ウエハが半導体基板を貫通する金属配線を有している必要がある。この金属配線を形成するためには、半導体基板を表面側から裏面側まで貫通する貫通孔を形成する必要がある。一般的な加工方法（スパッタリングやエッチング）によりこのような貫通孔を形成するには、極めて長い時間を要する。このため、特許文献１の検査装置を採用すると、半導体素子の製造効率が極めて悪くなる。また、このような貫通孔を形成すると、半導体基板に多大なダメージが加わる。さらに、このような金属配線を形成すると、半導体基板を高温に曝す際（例えば、高温特性検査等）において、金属配線と半導体基板との線膨張係数の差によって、半導体基板に高い応力が加わる。当該応力によっても、半導体基板にダメージが加わる場合がある。半導体基板にダメージが加わることで、半導体基板中の欠陥が増加し、半導体素子の特性が悪化する。
【０００５】
したがって、本明細書では、半導体素子の検査時の閉回路において、半導体基板を貫通する金属配線を用いることなく、その閉回路の寄生インダクタンスを小さくすることが可能な検査装置を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示する検査装置は、ウエハに設けられた半導体素子の特性を検査する。前記ウエハが、半導体基板と、複数の表面電極と、裏面電極と、検査用電極を有している。前記半導体基板は、ＳｉＣにより構成されている。前記半導体基板は、半導体素子が設けられている複数の素子領域と、前記複数の素子領域の間に配置されているダイシング領域を有している。前記複数の表面電極は、前記各素子領域内の前記半導体基板の表面に設けられている。前記裏面電極は、前記半導体基板の裏面に設けられている。前記検査用電極は、前記ダイシング領域内の前記半導体基板の表面に設けられている。前記半導体基板が、第１半導体層と、第２半導体層と、第３半導体層を有している。前記第１半導体層は、前記裏面電極に接している第１導電型の半導体層である。前記第２半導体層は、前記各素子領域内において前記第１半導体層に対して表面側から接しており、前記第１半導体層よりも第１導電型不純物濃度が低い第１導電型の半導体層である。前記第３半導体層は、前記ダイシング領域内において前記第１半導体層に対して表面側から接しており、前記第２半導体層よりも第１導電型不純物濃度が高い第１導電型の半導体層である。前記検査用電極が、前記第３半導体層の表面に設けられている。前記検査装置が、第１接触端子、第２接触端子、及び、検査回路を備えている。前記検査回路が、前記第１接触端子を前記複数の素子領域のうちの特定の素子領域内の前記表面電極に接触させ、前記第２接触端子を前記検査用電極に接触させた状態で、前記第２接触端子、前記検査用電極、前記第３半導体層、前記ダイシング領域内の前記第１半導体層、前記裏面電極、前記特定の素子領域内の前記半導体素子、前記特定の素子領域内の前記表面電極及び前記第１接触端子を通過する閉回路に電流を流すことで、前記特定の素子領域内の半導体素子の特性を検査する。
【０００７】
この検査装置では、検査時に、特定の素子領域内の表面電極に第１接触端子を接触させる一方で、検査用電極に第２接触端子を接触させる。検査用電極と裏面電極の間に配置されている第１半導体層と第３半導体層の第１導電型不純物濃度が何れも高いので、検査用電極は第１半導体層と第２半導体層を介して裏面電極と導通している。したがって、第２接触端子を検査用電極に接触させることで、第２接触端子を裏面電極に対して電気的に接続することができる。このため、特定の素子領域内の半導体素子に対して、その表面電極と裏面電極の間に電圧を印加し、当該半導体素子の特性を測定することができる。以上のように、この検査装置では、検査用電極と裏面電極の間の第１半導体層と第３半導体層によって半導体基板を貫通する電流経路によって検査用電極と裏面電極とを接続することができる。このため、半導体素子を検査するための閉回路の経路長を短くすることができ、この閉回路の寄生インダクタンスを小さくすることができる。このため、半導体素子の特性を正確に検査することができる。また、金属配線ではなく第１半導体層及び第３半導体素子によって第２接触端子を裏面電極に対して電気的に接続するので、半導体基板を貫通する金属配線を設ける必要がない。このため、半導体素子を効率的に製造することが可能となる。また、このような金属配線による半導体基板へのダメージが生じず、より高品質な半導体素子を製造することができる。
【図面の簡単な説明】
【０００８】
【図１】ウエハの表面図。
【図２】図１のＩＩ−ＩＩ線におけるウエハの断面図。
【図３】検査時におけるウエハの断面図。
【図４】Ｒ負荷スイッチング特性測定回路の回路図。
【図５】Ｒ負荷スイッチング特性の測定時における各値の変化を示すグラフ。
【図６】Ｌ負荷スイッチング特性測定回路の回路図。
【発明を実施するための形態】
【０００９】
図１、２は、実施形態の検査装置によって検査されるウエハ１０を示している。図１に示すように、ウエハ１０は、複数の素子領域１４を有している。各素子領域１４内に、半導体素子（本実施形態では、ＭＯＳＦＥＴ）が形成されている。また、各素子領域１４の間には、間隔が設けられている。当該間隔は、ウエハ１０を半導体素子ごとに分割する際に切削されるダイシング領域１６である。ダイシングは、各半導体素子に対する検査が完了した後に実施される。
【００１０】
図２に示すように、ウエハ１０は、半導体基板１２と、その表面１２ａ及び裏面１２ｂに設けられた電極、絶縁層等を備えている。半導体基板１２は、ＳｉＣによって構成されている。半導体基板１２の表面１２ａには、複数のトレンチが設けられている。素子領域１４のそれぞれに、複数のトレンチが設けられている。各トレンチ内には、ゲート絶縁層２４とゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁層２４によって半導体基板１２から絶縁されている。各ゲート電極２６の表面は、層間絶縁膜２８によって覆われている。
【００１１】
半導体基板１２の表面１２ａには、複数の表面電極５０が配置されている。素子領域１４毎に１つの表面電極５０が配置されている。表面電極５０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の表面１２ａに接している。半導体基板１２の裏面１２ｂには、裏面電極５２が配置されている。裏面電極５２は、素子領域１４とダイシング領域１６を含む半導体基板１２の裏面１２ｂの全体に接している。
【００１２】
素子領域１４のそれぞれに、複数のソース領域３０、ベース層３２、ドリフト層３３、ドレイン層３４、及び、複数の底部領域３６が設けられている。
【００１３】
各ソース領域３０は、ｎ型領域である。各ソース領域３０は、表面電極５０にオーミック接触している。各ソース領域３０は、トレンチの上端部においてゲート絶縁層２４に接している。
【００１４】
ベース層３２は、ｐ型領域である。ベース層３２は、１×１０１５〜１×１０１８ａｔｏｍｓ／ｃｍ３のｐ型不純物濃度を有している。ベース層３２の厚みは、数μｍ程度である。ベース層３２は、各ソース領域３０に接している。ベース層３２は、２つのソース領域３０に挟まれた範囲で、表面電極５０にオーミック接触している。ベース層３２は、ソース領域３０の下側で、ゲート絶縁層２４に接している。ベース層３２の下端は、ゲート電極２６の下端よりも上側に配置されている。
【００１５】
ドリフト層３３は、ｎ型領域である。ドリフト層３３は、１×１０１５〜１×１０１７ａｔｏｍｓ／ｃｍ３のｎ型不純物濃度を有している。ドリフト層３３の厚みは、１０μｍ程度である。ドリフト層３３は、ベース層３２の下側に配置されている。ドリフト層３３は、ベース層３２の下側でゲート絶縁層２４に接している。ドリフト層３３は、ベース層３２によって各ソース領域３０から分離されている。
【００１６】
ドレイン層３４は、ドリフト層３３よりもｎ型不純物濃度が高いｎ型領域である。ドレイン層３４は、１×１０１９ａｔｏｍｓ／ｃｍ３程度のｎ型不純物濃度を有している。ドレイン層３４は、ドリフト層３３の下側に配置されている。すなわち、素子領域１４内において、ドリフト層３３はドレイン層３４に対して上側から接している。ドレイン層３４は、裏面電極５２にオーミック接触している。
【００１７】
各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチの底面に露出する範囲に配置されている。各底部領域３６の周囲は、ドリフト層３３に囲まれている。
【００１８】
上述したソース領域３０、ベース層３２、ドリフト層３３、ドレイン層３４、底部領域３６、ゲート電極２６及びゲート絶縁層２４等によって、各素子領域１４内にＭＯＳＦＥＴが構成されている。
【００１９】
各素子領域１４の外周部の表面上に、ゲート配線２５が設けられている。ゲート配線２５は、半導体基板１２から絶縁されており、各ゲート電極２６に接続されている。ゲート配線２５の周囲は、保護膜４８に覆われている。
【００２０】
ダイシング領域１６内では、半導体基板１２の表面１２ａに凹部４０が設けられている。凹部４０は、ベース層３２とドリフト層３３を貫通してドレイン層３４まで達している。凹部４０の下側に、ドレイン層３４が配置されている。凹部４０の周囲では、半導体基板１２の表面１２ａが絶縁膜４９によって覆われている。凹部４０の底面上に、ｎ型のコンタクト層４２が設けられている。コンタクト層４２は、ドリフト層３３及びドレイン層３４よりも高いｎ型不純物濃度を有している。コンタクト層４２のｎ型不純物濃度は、例えば、１×１０１９〜１×１０２０ａｔｏｍｓ／ｃｍ３である。コンタクト層４２の厚みは、例えば、０．１〜０．５μｍである。コンタクト層４２は、ドレイン層３４に対して上側から接している。コンタクト層４２上に、検査用電極４４が設けられている。検査用電極４４は、コンタクト層４２にオーミック接触している。
【００２１】
図３は、実施形態の検査装置によってウエハ１０を検査する様子を示している。なお、図３においては、左側の素子領域１４が検査対象の素子領域１４ａであり、右側の素子領域１４は検査対象外の素子領域１４ｂである。検査装置は、ソースプローブ６２、ゲートプローブ６４、ドレインプローブ７０、ステージ７２及び検査回路７４を有している。ステージ７２は、ウエハ１０が載置されるステージである。ステージ７２は、導体によって構成されている。ステージ７２は、吸着孔７２ａを有しており、ステージ７２上に載置されたウエハ１０を吸着して固定することができる。ソースプローブ６２は、検査対象の素子領域１４ａ内の表面電極５０に接続されるプローブである。ゲートプローブ６４は、検査対象の素子領域１４ａ内のゲート配線２５に接続されるプローブである。ドレインプローブ７０は、検査対象の素子領域１４ａに隣接するダイシング領域１６内に配置されている検査用電極４４に接続されるプローブである。検査回路７４は、プローブ６２、６４、７０のそれぞれに電気的に接続されている。
【００２２】
次に、検査装置によるウエハ１０の検査について説明する。まず、ウエハ１０をステージ７２上に載置し、吸着孔７２ａによってウエハ１０をステージ７２上に固定する。
【００２３】
次に、各素子領域１４内のＭＯＳＦＥＴの静的特性を検査する。静的特性は、ＭＯＳＦＥＴの各電極に定電圧を印加した状態で測定される特性である。静的特性の検査は、図示しない従来公知のプローブを用いて行われる。静的特性の検査によって特性異常が検出された場合には、特性異常を有する素子領域１４の位置が検査回路７４によって記憶される。
【００２４】
静的特性の検査が完了したら、プローブの交換が行われる。ここで、図３に示すプローブ６２、６４、７０が検査装置に取り付けられる。次に、図３に示すように、各プローブをウエハ１０の表面側の各電極に接触させる。より詳細には、ソースプローブ６２を、検査対象の素子領域１４ａ内の表面電極５０に接触させる。ゲートプローブ６４を、検査対象の素子領域１４ａ内のゲート配線２５に接触させる。ドレインプローブ７０を、検査対象の素子領域１４ａに隣接するダイシング領域１６内に配置されている検査用電極４４に接触させる。検査用電極４４と裏面電極５２の間に配置されているコンタクト層４２とドレイン層３４は、高いｎ型不純物濃度を有しており、電気抵抗が低い。このため、検査用電極４４は、ダイシング領域１６内において、コンタクト層４２とドレイン層３４を介して裏面電極５２に電気的に接続されている。したがって、ドレインプローブ７０を検査用電極４４に接触させることで、検査用電極４４を裏面電極５２に電気的に接続することができる。
【００２５】
図３に示すようにプローブ６２、６４、７０が接続された状態で、動的特性の検査が行われる。動的特性は、ＭＯＳＦＥＴのゲート電位を変化させたときに測定される特性である。動的特性の検査では、Ｒ負荷スイッチング特性の測定と、Ｌ負荷スイッチング特性の測定が行われる。最初に、Ｒ負荷スイッチング特性の測定が行われる。
【００２６】
図４は、Ｒ負荷スイッチング特性の測定時の検査回路７４の回路図を示している。図３に示すようにプローブ６２、６４、７０が接続されることで、図４に示す回路が構成される。図４において、参照符号１４ａは、検査対象の素子領域１４ａに設けられているＭＯＳＦＥＴ（以下、ＭＯＳＦＥＴ１４ａという）である。
【００２７】
図４に示すように、検査回路７４は、抵抗Ｒ１、ゲート抵抗Ｒｇ、ゲート電源９１ａ、及び、電源９０を有している。検査対象のＭＯＳＦＥＴ１４ａのソースは、表面電極５０とソースプローブ６２との接点を介して、検査回路７４に接続されている。検査対象のＭＯＳＦＥＴ１４ａのソースは、電源９０の負極に接続されている。検査対象のＭＯＳＦＥＴ１４ａのゲートは、ゲート配線２５とゲートプローブ６４との接点を介して、検査回路７４に接続されている。検査対象のＭＯＳＦＥＴ１４ａのゲートは、ゲート抵抗Ｒｇとゲート電源９１ａの直列回路を介して、電源９０の負極に接続されている。上述したように、裏面電極５２（すなわち、ＭＯＳＦＥＴ１４ａのドレイン）は、ダイシング領域１６内のドレイン層３４とコンタクト層４２を介して検査用電極４４に接続されている。したがって、図４では、ＭＯＳＦＥＴ１４ａのドレインから検査用電極４４に至る配線が、コンタクト層４２、ドレイン層３４及び裏面電極５２によって示されている。さらに、検査用電極４４とドレインプローブ７０の接点を介して、検査用電極４４（すなわち、ＭＯＳＦＥＴ１４ａのドレイン）が検査回路７４に接続されている。ＭＯＳＦＥＴ１４ａのドレインは、抵抗Ｒ１を介して電源９０の正極に接続されている。
【００２８】
図５は、Ｒ負荷スイッチング特性の測定における各値の変化を示している。測定の開始前において、検査対象のＭＯＳＦＥＴ１４ａのゲート電圧Ｖｇｓは、ゲート電源９１ａによって低電位に制御されている。このため、この段階ではＭＯＳＦＥＴ１４ａはオフしており、ＭＯＳＦＥＴ１４ａのドレイン‐ソース間電流Ｉｄｓは略ゼロであり、ＭＯＳＦＥＴ１４ａのドレイン‐ソース間電圧Ｖｄｓは高電圧（電源９０の出力電圧と略等しい電圧）となっている。タイミングｔ１において、ゲート電源９１ａによって検査対象のＭＯＳＦＥＴ１４ａのゲート電圧Ｖｇｓが高電位に引き上げられる。すると、検査対象のＭＯＳＦＥＴ１４ａがオンする。このため、タイミングｔ１の直後に、検査対象のＭＯＳＦＥＴ１４ａに流れる電流Ｉｄｓが急激に上昇するとともに、検査対象のＭＯＳＦＥＴ１４ａへの印加電圧Ｖｄｓが急激に低下する。検査回路７４は、タイミングｔ１の直後におけるＭＯＳＦＥＴ１４ａのターンオン特性（例えば、電流Ｉｄｓの変化率ｄＩｄｓ／ｄｔ、電圧Ｖｄｓの変化率ｄＶｄｓ／ｄｔ、電流Ｉｄｓが流れ始めるまでに要する時間ｔｄ（ｏｎ）、電流Ｉｄｓが所定値まで上昇するのに要する時間ｔｒ等）を検出する。また、その後のタイミングｔ２において、ゲート電源９１ａによって検査対象のＭＯＳＦＥＴ１４ａのゲート電圧Ｖｇｓが低電位に引き下げられる。すると、検査対象のＭＯＳＦＥＴ１４ａがオフする。このため、タイミングｔ２の直後に、検査対象のＭＯＳＦＥＴ１４ａに流れる電流Ｉｄｓが急激に低下するとともに、検査対象のＭＯＳＦＥＴ１４ａへの印加電圧Ｖｄｓが急激に上昇する。検査回路７４は、タイミングｔ２の直後におけるＭＯＳＦＥＴ１４ａのターンオフ特性（例えば、電流Ｉｄｓの変化率ｄＩｄｓ／ｄｔ、電圧Ｖｄｓの変化率ｄＶｄｓ／ｄｔ、電流Ｉｄｓが停止するまでに要する時間ｔｄ（ｏｆｆ）、電流Ｉｄｓが第１所定値から第２所定値に低下するのに要する時間ｔｆ、電圧Ｖｄｓに生じるサージ電圧Ｖｓｕｒｇｅ等）を測定する。検査装置は、各ＭＯＳＦＥＴに対して、上記のＲ負荷スイッチング特性の測定を行う。
【００２９】
Ｒ負荷スイッチング特性の測定においては、電流Ｉｄｓ及び電圧Ｖｄｓが急激に変化するため、測定値がその測定時の閉回路（電流経路）の寄生インダクタンスの影響を大きく受ける。閉回路の寄生インダクタンスが大きいと、検査対象のＭＯＳＦＥＴ１４ａのＲ負荷スイッチング特性を正確に検出することができない。また、閉回路の寄生抵抗によっても、測定値に誤差が生じる。これに対し、本実施形態の検査装置は、Ｒ負荷スイッチング特性の測定時に、ダイシング領域１６内において、ドレインプローブ７０が検査用電極４４、コンタクト層４２及びドレイン層３４を介して裏面電極５２に電気的に接続される。すなわち、ウエハ１０の表面側に位置するドレインプローブ７０が、ウエハ１０を貫通する電流経路で裏面電極５２に電気的に接続される。したがって、閉回路の電流経路が短く、閉回路の寄生インダクタンスが小さい。さらに、閉回路の電流経路が短いので、閉回路の寄生抵抗も小さい。したがって、正確に検査対象のＭＯＳＦＥＴ１４ａのＲ負荷スイッチング特性を測定することができる。
【００３０】
また、この検査方法では、半導体基板１２に表面１２ａから裏面１２ｂまで貫通する金属配線を形成する必要がない。このため、半導体基板１２にダメージが加わり難く、高品質なＭＯＳＦＥＴを製造することができる。また、このような金属配線を形成する工程が不要となるので、効率的にＭＯＳＦＥＴを製造することが可能となる。なお、凹部４０は深さが浅いので、容易に形成することができる。つまり、凹部４０を形成する際には、半導体基板１２に貫通孔を形成する場合ほどの時間は必要ない。また、凹部４０を形成する際には、貫通孔を形成する場合に比べて、半導体基板１２に加わるダメージは遥かに小さい。
【００３１】
次に、Ｌ負荷スイッチング特性の測定を行う。図６は、Ｌ負荷スイッチング特性の測定時の検査回路７４の構成を示している。図４と図６を比較することで明らかなように、図６の回路では、図４の回路の抵抗Ｒ１に代えて、コイルＬ１とダイオードＤ１の並列回路が挿入されている。図６の回路のその他の構成は、図４の回路と等しい。Ｌ負荷スイッチング特性の測定では、図６の回路を用いて、上述したＲ負荷スイッチング特性と同様のターンオン特性とターンオフ特性を測定する。Ｌ負荷スイッチング特性の測定も、その測定時の閉回路の寄生インダクタンスと寄生抵抗の影響を受ける。ダイシング領域１６内のコンタクト層４２とドレイン層３４を介してドレインプローブ７０が裏面電極５２に接続されるので、閉回路の寄生インダクタンスと寄生抵抗が低減される。このため、正確にＬ負荷スイッチング特性を測定することができる。検査装置は、各ＭＯＳＦＥＴに対して、上記のＬ負荷スイッチング特性の測定を行う。
【００３２】
動的特性の測定（すなわち、Ｒ負荷スイッチング特性とＬ負荷スイッチング特性の測定）に基づいて、各ＭＯＳＦＥＴの良否が判定される。動的特性の検査を完了したら、ダイシング工程が実施される。ダイシング工程では、ダイシングブレードによってダイシング領域１６を切削する。ダイシングによって、コンタクト層４２及び検査用電極４４が除去される。また、ダイシングによって、ウエハ１０が複数の半導体チップに分割される。以上の工程によって、ＭＯＳＦＥＴを備える半導体チップが製造される。
【００３３】
なお、上記の実施形態では、各素子領域１４に設けられている半導体素子がＭＯＳＦＥＴであった。しかしながら、各素子領域１４に設けられている半導体素子が別の半導体素子（例えば、ｐｎダイオード、ショットキーバリアダイオード、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等）であってもよい。
【００３４】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００３５】
１０    ：ウエハ
１２    ：半導体基板
１４    ：素子領域
１６    ：ダイシング領域
２４    ：ゲート絶縁層
２５    ：ゲート配線
２６    ：ゲート電極
２８    ：層間絶縁膜
３０    ：ソース領域
３２    ：ベース層
３３    ：ドリフト層
３４    ：ドレイン層
３６    ：底部領域
４０    ：凹部
４２    ：コンタクト層
４４    ：検査用電極
４８    ：保護膜
４９    ：絶縁膜
５０    ：表面電極
５２    ：裏面電極
６２    ：ソースプローブ
６４    ：ゲートプローブ
７０    ：ドレインプローブ
７２    ：ステージ
７４    ：検査回路
【図１】
2018006367.tif 000003
【図２】
2018006367.tif 000004
【図３】
2018006367.tif 000005
【図４】
2018006367.tif 000006
【図５】
2018006367.tif 000007
【図６】
2018006367.tif 000008