(57)【要約】【課題】イオン注入により窒化物半導体層には欠陥が生じる。イオン注入後に窒化物半導体層を所定時間特定の温度とした場合に、当該欠陥が凝集（ｃｌｕｓｔｅｒｉｎｇ）する恐れがある。【解決手段】窒化物半導体層を有する半導体装置の製造方法であって、窒化物半導体層に不純物を注入する注入段階と、窒化物半導体層の温度を初期温度から目的温度まで昇温して、窒化物半導体層を目的温度において予め定められた時間アニールする熱処理段階とを備え、熱処理段階において、初期温度と目的温度との間の第１温度よりも低い少なくとも一部の温度領域において、第１温度以上の温度領域よりも遅い昇温速度で窒化物半導体層をアニールする半導体装置の製造方法を提供する。【選択図】図４
2018006607.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体層を有する半導体装置の製造方法であって、
前記窒化物半導体層に不純物を注入する注入段階と、
前記窒化物半導体層の温度を初期温度から目的温度まで昇温して、前記窒化物半導体層を前記目的温度において予め定められた時間アニールする熱処理段階と
を備え、
前記熱処理段階において、
前記初期温度と前記目的温度との間の第１温度よりも低い少なくとも一部の温度領域において、前記第１温度以上の温度領域よりも遅い昇温速度で前記窒化物半導体層をアニールする
半導体装置の製造方法。
【請求項２】
前記熱処理段階は、
前記第１温度よりも低い前記少なくとも一部の温度領域において、予め定められた時間前記窒化物半導体層をアニールする第１アニール段階と、
前記第１アニール段階の後に、前記目的温度において、予め定められた時間前記窒化物半導体層をアニールする第２アニール段階と
を有する
請求項１に記載の半導体装置の製造方法。
【請求項３】
窒化物半導体層を有する半導体装置の製造方法であって、
前記窒化物半導体層に不純物を注入する注入段階と、
前記窒化物半導体層の温度を初期温度から目的温度まで昇温して、前記窒化物半導体層を前記目的温度において予め定められた時間アニールする熱処理段階と
を備え、
前記熱処理段階において、
前記初期温度よりも高い第１温度以上、かつ、前記第１温度よりも高く前記目的温度よりも低い第２温度以下の温度領域における前記窒化物半導体層の昇温速度は、前記第１温度よりも低い温度領域および前記第２温度よりも高い温度領域における前記窒化物半導体層の昇温速度よりも速い
半導体装置の製造方法。
【請求項４】
前記熱処理段階の前記第１温度において、前記第１温度よりも低い温度領域に比べて前記窒化物半導体層の昇温速度を速くし、
前記熱処理段階の前記第２温度において、前記第１温度以上前記第２温度以下の温度領域に比べて前記窒化物半導体層の昇温速度を遅くする
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１温度は、５００℃以上９００℃以下である
請求項１から４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第２温度は、７００℃以上１１００℃以下である
請求項３または４に記載の半導体装置の製造方法。
【請求項７】
前記熱処理段階は、前記窒化物半導体層を前記第１温度よりも低い温度で１０分以上アニールする段階を有する
請求項１から６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記注入段階の後、かつ、前記熱処理段階の前において、前記窒化物半導体層上に保護膜を形成する段階をさらに備える
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記注入段階において、
１５０℃以下の温度を有する前記窒化物半導体層に対して前記不純物を注入する
請求項１から８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記注入段階において、
室温の前記窒化物半導体層に対して前記不純物を注入する
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記熱処理段階の前における前記窒化物半導体層において、代表的な複合欠陥は、１つのガリウム空孔および２つの窒素空孔からなるＶＧａ（ＶＮ）２複合欠陥よりも小さい
請求項１から１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記窒化物半導体層は、１０７ｃｍ−２以下の貫通転位密度を有する窒化物半導体基板上に設けられたホモエピタキシャル層である
請求項１から１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記窒化物半導体層および前記窒化物半導体基板は窒化ガリウムを有する
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記注入段階における前記不純物のイオン種は、
マグネシウム、カルシウム、ベリリウムおよび亜鉛の一種類以上である
請求項１から１３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【０００２】
従来、ｐ型不純物をドープした窒化ガリウム系化合物半導体の上にキャップ層を設けた上でアニールすることが知られている（例えば、特許文献１および特許文献２参照）。また、不純物を注入した窒化ガリウム上にキャップ層を設けてこれを１４００℃よりも高い温度でアニールする場合には、キャップ層に不具合が生じることが報告されている（非特許文献１の第２３０頁、左欄の第２４行〜第２６行、非特許文献２の第１８２頁、左欄の第１６行〜第２０行）。さらに、不純物を注入した窒化ガリウム上にキャップ層を設けて、これを窒素ガス環境において１分間１２３０℃でアニールすることが報告されている（非特許文献３）。
［先行技術文献］
［特許文献］
［特許文献１］  特許２５４０７９１号公報
［特許文献２］  特開平８−１８６３３２号公報
［非特許文献］
［非特許文献１］  Ｘ．Ａ．Ｃａｏ  ｅｔ  ａｌ．，"Ｕｌｔａｒｈｉｇｈ  Ｓｉ＋  ｉｍｐｌａｎｔ  ａｃｔｉｖａｔｉｏｎ  ｅｆｆｉｃｉｅｎｃｙ  ｉｎ  ＧａＮ  ｕｓｉｎｇ  ａ  ｈｉｇｈ−ｔｅｍｐｅｒａｔｕｒｅ  ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｐｒｏｃｅｓｓ  ｓｙｓｔｅｍ"，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，Ｊｕｌｙ  １３，  １９９８，  ｖｏｌｕｍｅ  ７３，Ｉｓｓｕｅ  ２，  ｐａｇｅ  ２２９−２３１
［非特許文献２］Ｊ．Ｃ．  Ｚｏｌｐｅｒ  ｅｔ  ａｌ．，"Ｓｉ−Ｉｍｐｌａｎｔａｔｉｏｎ  ａｃｔｉｖａｔｉｏｎ  ａｎｎｅａｌｉｎｇ  ｏｆ  ＧａＮ  ｕｐ  ｔｏ  １４００℃"，Ｊｏｕｒｎａｌ  ｏｆ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌｓ，Ａｐｒｉｌ  １９９８，ｖｏｌ．２７，  Ｉｓｓｕｅ  ４，ｐｐ．１７９‐１８４ 
［非特許文献３］  Ｔａｋｕｙａ  Ｏｉｋａｗａ  ｅｔ  ａｌ．，"Ｆｏｒｍａｔｉｏｎ  ｏｆ  ｄｅｆｉｎｉｔｅ  ＧａＮ  ｐ−Ｎ  ｊｕｎｃｔｉｏｎ  ｂｙ  Ｍｇ−ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ  ｔｏ  Ｎ‐ＧａＮ  ｅｐｉｔａｘｉａｌ  ｌａｙｅｒｓ  ｇｒｏｗｎ  ｏｎ  ａ  ｈｉｇｈ‐ｑｕａｌｉｔｙ  ｆｒｅｅ‐ｓｔａｎｄｉｎｇ  ＧａＮ  ｓｕｂｓｔｒａｔｅ"，Ｎｕｃｌｅａｒ  Ｉｎｓｔｉｔｕｔｅｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｉｎ  Ｐｈｙｓｉｃｓ  Ｒｅｓｅａｒｃｈ  Ｓｅｃｔｉｏｎ  Ｂ：Ｂｅａｍ  Ｉｎｔｅｒａｃｔｉｏｎｓ  ｗｉｔｈ  Ｍａｔｅｒｉａｌｓ  ａｎｄ  Ａｔｏｍｓ，Ｖｏｌｕｍｅ  ３６５，Ｐａｒｔ Ａ．１５  Ｄｅｃｅｍｂｅｒ  ２０１５，Ｐａｇｅｓ  １６８‐１７０，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １９ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｉｏｎ  Ｂｅａｍ  Ｍｏｄｉｆｉｃａｔｉｏｎ  ｏｆ  Ｍａｔｅｒｉａｌｓ  （ＩＢＭＭ  ２０１４）
【発明の概要】
【発明が解決しようとする課題】
【０００３】
イオン注入により窒化物半導体層には欠陥が生じる。イオン注入後に窒化物半導体層を所定時間特定の温度とした場合に、当該欠陥が凝集（ｃｌｕｓｔｅｒｉｎｇ）する恐れがある。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、窒化物半導体層を有する半導体装置の製造方法を提供する。半導体装置の製造方法は、注入段階と、熱処理段階とを備えてよい。注入段階においては、窒化物半導体層に不純物を注入してよい。熱処理段階においては、窒化物半導体層の温度を初期温度から目的温度まで昇温して、窒化物半導体層を目的温度において予め定められた時間アニールしてよい。また、熱処理段階において、第１温度よりも低い少なくとも一部の温度領域において、第１温度以上の温度領域よりも遅い昇温速度で窒化物半導体層をアニールしてよい。第１温度は、初期温度と目的温度との間の温度であってよい。
【０００５】
熱処理段階は、第１アニール段階と、第２アニール段階とを有してよい。第１アニール段階においては、第１温度よりも低い少なくとも一部の温度領域において、予め定められた時間窒化物半導体層をアニールしてよい。第２アニール段階は、第１アニール段階の後の段階であってよい。第２アニール段階においては、目的温度において、予め定められた時間窒化物半導体層をアニールしてよい。
【０００６】
本発明の第２の態様においては、窒化物半導体層を有する半導体装置の製造方法を提供する。半導体装置の製造方法は、注入段階と、熱処理段階とを備えてよい。注入段階においては、窒化物半導体層に不純物を注入してよい。熱処理段階においては、窒化物半導体層の温度を初期温度から目的温度まで昇温して、窒化物半導体層を目的温度において予め定められた時間アニールしてよい。また、熱処理段階において、第１温度以上、かつ、第２温度以下の温度領域における窒化物半導体層の昇温速度は、第１温度よりも低い温度領域および第２温度よりも高い温度領域における窒化物半導体層の昇温速度よりも速くてよい。第１温度は、初期温度よりも高くてよい。第２温度は、第１温度よりも高く目的温度よりも低くてよい。
【０００７】
熱処理段階の第１温度において、第１温度よりも低い温度領域に比べて窒化物半導体層の昇温速度を速くしてよい。熱処理段階の第２温度において、第１温度以上第２温度以下の温度領域に比べて窒化物半導体層の昇温速度を遅くしてよい。
【０００８】
第１温度は、５００℃以上９００℃以下であってよい。
【０００９】
第２温度は、７００℃以上１１００℃以下であってよい。
【００１０】
熱処理段階は、窒化物半導体層を第１温度よりも低い温度で１０分以上アニールする段階を有してよい。
【００１１】
半導体装置の製造方法は、窒化物半導体層上に保護膜を形成する段階をさらに備えてよい。窒化物半導体層上に保護膜を形成する段階は、注入段階の後、かつ、熱処理段階の前であってよい。
【００１２】
注入段階において、１５０℃以下の温度を有する窒化物半導体層に対して不純物を注入してよい。
【００１３】
注入段階において、室温の窒化物半導体層に対して不純物を注入してよい。
【００１４】
熱処理段階の前における窒化物半導体層において、代表的な複合欠陥は、ＶＧａ（ＶＮ）２複合欠陥よりも小さくてよい。ＶＧａ（ＶＮ）２複合欠陥は、１つのガリウム空孔および２つの窒素空孔からなってよい。
【００１５】
窒化物半導体層は、ホモエピタキシャル層であってよい。窒化物半導体層は、窒化物半導体基板上に設けられてよい。窒化物半導体基板は、１０７ｃｍ−２以下の貫通転位密度を有してよい。
【００１６】
窒化物半導体層および窒化物半導体基板は窒化ガリウムを有してよい。
【００１７】
注入段階における不純物のイオン種は、マグネシウム、カルシウム、ベリリウムおよび亜鉛の一種類以上であってよい。
【００１８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１９】
【図１】第１実施形態におけるＭＯＳＦＥＴ１００の概要を示す図である。
【図２】第１実施形態におけるＭＯＳＦＥＴ１００の製造工程を示すフロー図である。
【図３Ａ】製造工程における段階Ｓ１０を示す図である。
【図３Ｂ】（ａ）〜（ｃ）は、製造工程における段階Ｓ２０を示す図である。
【図３Ｃ】製造工程における段階Ｓ３０を示す図である。
【図３Ｄ】製造工程における段階Ｓ４０を示す図である。
【図３Ｅ】段階Ｓ４０におけるＧａＮ層１２の温度Ｔの時間変化を示す図である。
【図３Ｆ】製造工程における段階Ｓ５０を示す図である。
【図４】第２実施形態における段階Ｓ４０のＧａＮ層１２の温度Ｔの時間変化を示す図である。
【図５】第３実施形態におけるダイオード３００の概要を示す図である。
【図６】実験例１における被処理積層体４６０の概要を示す図である。
【図７】実験例１におけるアニール段階を示す図である。
【図８】（ａ）〜（ｃ）は、陽電子消滅法において用いられるＳ‐Ｗパラメータを説明する図である。
【図９Ａ】実験例１における、Ｓパラメータの陽電子打ち込みエネルギー依存性である。
【図９Ｂ】実験例１における、Ｓパラメータの陽電子打ち込みエネルギー依存性である。
【図１０】実験例１において、欠陥の種類とアニール温度との対応を示す図である。
【図１１】比較例１における被処理積層体４６０の概要を示す図である。
【図１２】比較例１におけるアニール段階を示す図である。
【図１３】比較例１における、Ｓパラメータの陽電子打ち込みエネルギー依存性である。
【図１４】比較例１において、欠陥の種類とアニール温度との対応を示す図である。
【図１５】比較例２における、Ｓパラメータの陽電子打ち込みエネルギー依存性である。
【図１６】実験例１、比較例１、および比較例２において、アニール温度に対する欠陥影響を示す図である。
【発明を実施するための形態】
【００２０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２１】
図１は、第１実施形態におけるＭＯＳＦＥＴ１００の概要を示す図である。本例のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１００は、いわゆる縦型ＭＯＳＦＥＴである。半導体装置としてのＭＯＳＦＥＴ１００は、電流の導通および非導通をスイッチングする機能を有してよい。
【００２２】
本例のＭＯＳＦＥＴ１００は、窒化物半導体基板としてのｎ＋型ＧａＮ基板１０、窒化物半導体層としてのＧａＮ層１２、ゲート絶縁膜３２、ゲート電極３４、ソース電極４４およびドレイン電極５４を有する。
【００２３】
ＧａＮ層１２は、ＧａＮ基板１０上に直接接して設けられる。ＧａＮ層１２は、ＧａＮ基板１０上に設けられたホモエピタキシャル層である。本例において、おもて面１４とは、ＧａＮ基板１０と接しないＧａＮ層１２の主面である。また、裏面１６とは、ＧａＮ層１２と接しないＧａＮ基板１０の主面である。
【００２４】
本例において「上」とは、ＧａＮ基板１０の裏面１６からＧａＮ層１２のおもて面１４に向かう方向を意味する。また、「下」とは、当該「上」と逆方向を意味する。「上」および「下」は、必ずしも地面に対する鉛直方向を意味しない。「上」および「下」は、層および膜等の相対的な位置関係を特定する便宜的な表現に過ぎない。
【００２５】
おもて面１４の少なくとも一部には、ＧａＮ層１２に不純物が注入された領域が露出してよい。本例において、不純物が注入された領域とは、おもて面１４から所定の深さ範囲に形成されたｐ型ウェル２４、ｐ＋型ウェル２６およびｎ＋型ウェル２８である。なお、ｎ型とは窒化物半導体に対するｎ型不純物を意味し、ｐ型とは窒化物半導体に対するｐ型不純物を意味する。
【００２６】
注入段階におけるｎ型不純物のイオン種は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素であってよい。本例においては、ｎ型不純物としてＳｉを用いる。また、注入段階におけるｐ型不純物のイオン種は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）の一種類以上の元素であってよい。本例においては、ｐ型不純物としてＭｇを用いる。
【００２７】
ｎ型領域２２は、ＭＯＳＦＥＴ１００のドリフト層として機能する。ｐ型ウェル２４において、ゲート絶縁膜３２の直下であってｎ型領域２２とｎ＋型ウェル２８との間における部分は、チャネル形成領域２５として機能する。ｐ＋型ウェル２６は、ソース電極４４との接触抵抗を低減する機能、および、オフ時の正孔引き抜き経路を提供する機能を有する。また、ｎ＋型ウェル２８は、ソース領域として機能する。
【００２８】
ゲート絶縁膜３２は、少なくともｐ型ウェル２４およびｎ型領域２２の上部に直接接して設けられる。ゲート電極３４は、ゲート絶縁膜３２上に直接接して設けられる。ソース電極４４は、ｎ＋型ウェル２８およびｐ＋型ウェル２６に電気的に接続して設けられる。また、ドレイン電極５４は、ＧａＮ基板１０の裏面１６と直接接して設けられる。
【００２９】
ゲート端子３０、ソース端子４０およびドレイン端子５０を、それぞれ円中にＧ、ＤおよびＳを付けて示す。例えば、ドレイン電極５４が所定の高電位を有し、かつ、ソース電極４４が接地電位を有する場合に、ゲート端子３０からゲート電極３４に閾値電圧以上の電位が与えられると、チャネル形成領域２５に電荷反転層が形成され、ドレイン端子５０からソース端子４０へ電流が流れる。また、ゲート電極３４に閾値電圧よりも低い電位が与えられるとチャネル形成領域２５における電荷反転層が消滅し、電流が遮断される。
【００３０】
図２は、第１実施形態におけるＭＯＳＦＥＴ１００の製造工程を示すフロー図である。本例の製造工程は、段階Ｓ１０からＳ５０の順に行われる。本例の製造工程は、ＧａＮ層１２をエピタキシャル形成する段階（Ｓ１０）、ＧａＮ層１２のおもて面１４に不純物をイオン注入する段階（Ｓ２０）、ＧａＮ層１２のおもて面１４上に保護膜１８を設ける段階（Ｓ３０）、ＧａＮ層１２をアニールする段階（Ｓ４０）、および、ゲート絶縁膜３２等を形成する段階（Ｓ５０）を備える。後述するように、本例のアニールする段階（Ｓ４０）において昇温速度を工夫することにより、ＧａＮ層１２中の欠陥が凝集することを抑制することができる。
【００３１】
図３Ａは、製造工程における段階Ｓ１０を示す図である。本例の段階Ｓ１０においては、有機金属成長法（ＭＯＣＶＤ）によりＧａＮ基板１０上にＧａＮ層１２をエピタキシャル形成するべく、トリメチルガリウム（Ｇａ（ＣＨ３）３）、アンモニア（ＮＨ３）およびモノシラン（ＳｉＨ４）を含む原料ガスと、窒素（Ｎ２）および水素（Ｈ２）を含む押圧ガスとをＧａＮ基板１０上に流す。モノシランのＳｉは、ＧａＮ層１２におけるｎ型不純物として機能する。
【００３２】
ＧａＮ基板１０は、１０７ｃｍ−２以下の貫通転位密度を有してよい。これにより、その上に形成されたＧａＮ層１２中の貫通転位密度も１０７ｃｍ−２以下となり、イオン注入段階（Ｓ２０）およびアニール段階（Ｓ４０）におけるＧａＮ層１２中の欠陥低減効果が効果的に発現する。つまり、ＧａＮ層１２が１０７ｃｍ−２よりも多い貫通転位密度を有する場合には、イオン注入段階（Ｓ２０）の基板温度、およびアニール段階（Ｓ４０）におけるアニール温度制御による欠陥低減の効果が貫通転位により低減されるので好ましくない。
【００３３】
なお、ＧａＮ層１２の形成法として、ＭＯＣＶＤに代えて、ハライド気相成長法（ＨＶＰＥ）または分子線エピタキシー法（ＭＢＥ）を用いてもよい。ただし、いずれの場合も貫通転位密度が１０７ｃｍ−２以下であることが望ましい。
【００３４】
図３Ｂの（ａ）〜（ｃ）は、製造工程における段階Ｓ２０を示す図である。本例の段階Ｓ２０においては、ＧａＮ層１２のｎ型領域２２にフォトレジストマスク２９を介して不純物を選択的にイオン注入する。これにより、ｐ型ウェル２４、ｐ＋型ウェル２６およびｎ＋型ウェル２８を形成する。
【００３５】
（ａ）は、ＧａＮ層１２にｐ型不純物を注入する段階を示す図である。本例においては、加速電圧２０、４０、７０、１１０、１５０、２００、２５０、および４３０（単位は全てｋｅＶ）およびドーズ量６Ｅ＋１２ｃｍ−２の多段注入によりＭｇをＧａＮ層１２へイオン注入する。これにより、段階Ｓ４０を経た後に、不純物濃度が１Ｅ＋１７ｃｍ−３のｐ型ウェル２４を形成することができる。なお、Ｅは１０の冪を意味する。例えば、Ｅ＋１７は１０１７を意味する。
【００３６】
（ｂ）は、ＧａＮ層１２にｐ型不純物を注入する段階を示す図である。本例においては、加速電圧１０ｋｅＶおよびドーズ量４．５Ｅ＋１３ｃｍ−２でＭｇをｐ型ウェル２４にイオン注入する。これにより、段階Ｓ４０を経た後に、不純物濃度が２Ｅ＋１９ｃｍ−３のｐ＋型ウェル２６を形成することができる。
【００３７】
（ｃ）は、ＧａＮ層１２にｎ型不純物を注入する段階を示す図である。本例においては、加速電圧３０、６０、および８０（単位は全てｋｅＶ）、ドーズ量３Ｅ＋１５ｃｍ−２の多段注入により、Ｓｉをｐ型ウェル２４およびｐ＋型ウェル２６にそれぞれイオン注入する。これにより、段階Ｓ４０を経た後に、不純物濃度が１Ｅ＋２０ｃｍ−３のｎ＋型ウェル２８を形成することができる。
【００３８】
本例の段階Ｓ２０においては、１５０℃以下の温度を有するＧａＮ層１２に対して不純物を注入する。本例においては、図３Ｂの（ａ）、（ｂ）および（ｃ）において、ＧａＮ層１２の温度を１５０℃以下とする。１５０℃は、フォトレジストマスク２９を用いて不純物注入する際に、不純物がＧａＮ層１２に注入されることを遮蔽するようフォトレジストマスク２９が機能する温度であるとしてよい。
【００３９】
イオン注入時のＧａＮ層１２の温度を１５０℃以下とすることにより、５００℃以上にする場合と比較してイオン注入後におけるＧａＮ層１２の欠陥のサイズを小さくすることができる。なお、本例において欠陥とは、ＧａＮ層１２に発生した空孔型欠陥（即ち、空孔により構成される欠陥）を意味する。イオン注入後の欠陥のサイズを小さくすることは、アニール段階におけるＧａＮ層１２の結晶回復に有利である。なお、不純物注入時のＧａＮ層１２の温度と生じる欠陥のサイズとの関係については後述する。
【００４０】
本例の段階Ｓ２０においては、室温（ｒｏｏｍ  ｔｅｍｐｅｒａｔｕｒｅ）のＧａＮ層１２に対して不純物をイオン注入する。室温は、１℃以上３０℃以下であってよく、１５℃以上２５℃以下であってもよい。イオン注入時のＧａＮ層１２を室温とすることにより、例えば、ＧａＮ層１２を０℃以下または５０℃以上とする場合と比較してＧａＮ層１２の温度制御が容易となる点も有利である。
【００４１】
ただし、ＧａＮ層１２の温度を一定の温度とするべく、ＧａＮ層１２の温度を１００℃以下、０℃以下、または−５０℃以下の一定温度としてもよい。加熱部を用いることにより、ＧａＮ層１２の温度を室温以上１００℃以下の一定温度にしてよい。また、冷却剤または冷却素子を用いることにより、ＧａＮ層１２の温度を０℃以下または−５０℃以下の一定温度にしてもよい。
【００４２】
図３Ｃは、製造工程における段階Ｓ３０を示す図である。本例の段階Ｓ３０においては、ＧａＮ層１２上に直接接して保護膜１８を形成する。これにより、ＧａＮ基板１０、ＧａＮ層１２および保護膜１８を有する被処理積層体６０を形成する。
【００４３】
本例では、イオン注入により不純物領域を形成するので、おもて面１４の結晶性が乱れる。それゆえ、不純物領域をエピタキシャル形成した場合と比べて、ＧａＮ層１２からＮ（窒素原子）が放出されやすい。本例においては、保護膜１８を設けるので、段階Ｓ４０におけるＧａＮ層１２から窒素原子が放出されることをより低減することができる。
【００４４】
本例の保護膜１８は、アニール段階において、耐熱性が高く、ＧａＮ層１２と良好な密着性を有し、保護膜１８からＧａＮ層１２へ不純物が拡散せず、かつ、ＧａＮ層１２に対して選択的に除去可能であることが望ましい。保護膜１８の耐熱性が高いとは、１４００℃から１５００℃の温度で加熱された場合においても、保護膜１８にピット（貫通開口）が形成されない程度に実質的な分解が生じないことを意味する。
【００４５】
本例の保護膜１８は、ＡｌＮ膜である。ＡｌＮ膜は上述の条件をすべて満たす。なお、保護膜１８は二酸化シリコン（ＳｉＯ２）膜または窒化シリコン（ＳｉＮ）膜であってもよい。ただし、ＳｉＯ２膜およびＳｉＮ膜においては、アニール時にｎ型不純物としてのＳｉがＧａＮ層１２へ拡散する可能性を完全には排除できない。それゆえ、ＳｉＯ２膜およびＳｉＮ膜よりもＡｌＮ膜の方が望ましい。なお、保護膜１８は、ＧａＮ層１２上に直接接するＡｌＮ膜上にさらにＳｉＯ２膜、ＳｉＮ膜およびＧａＮ膜を複数積層した積層膜であってもよい。この場合において、ＡｌＮ膜はｎ型不純物の拡散防止層としても機能してよい。
【００４６】
保護膜１８は、ＡｌＮターゲットを用いたスパッタリング法（ｓｐｕｔｔｅｒｉｎｇ）により形成してよい。なお、他の例においては、ＭＯＣＶＤ、ＨＶＰＥ、ＭＢＥまたはＰＬＤ等により保護膜１８をエピタキシャル形成してもよい。また、ｓｐｕｔｔｅｒｉｎｇ、ＭＯＣＶＤ、ＨＶＰＥ、ＭＢＥおよびＰＬＤの２種類以上の手法を組み合わせて、手法の異なる２種類以上の膜を積層することにより保護膜１８を形成してもよい。
【００４７】
保護膜１８は、２ｎｍ以上１０００ｎｍ以下の厚みを有してよい。本例の保護膜１８は、約２００ｎｍの厚みを有する。ｓｐｕｔｔｅｒｉｎｇにより保護膜１８を形成する場合、厚みは１００ｎｍ以上１０００ｎｍ以下であってよい。ＭＯＣＶＤまたはＨＶＰＥにより保護膜１８を形成する場合、厚みは２ｎｍ以上１００ｎｍ以下であってよい。また、ＭＢＥまたはＰＬＤにより保護膜１８を形成する場合、厚みは１０ｎｍ以上１００ｎｍ以下であってよい。
【００４８】
図３Ｄは、製造工程における段階Ｓ４０を示す図である。段階Ｓ４０において、アニール装置２００を用いて被処理積層体６０を熱処理する。熱処理段階は、ＧａＮ層１２の温度を初期温度から目的温度まで昇温して、ＧａＮ層１２を目的温度において予め定められた時間アニールすることを含む。熱処理段階は目的温度よりも低い温度において、ＧａＮ層１２をプレアニールすることを含んでもよい。
【００４９】
本例のアニール装置２００は、制御部２１０、電源部２１５、アニール炉２２０、シャッタ部２３０、および昇降部２４０を有する。本例において、被処理積層体６０の上下方向と平行な方向をＺ方向とする。上方向を＋Ｚ方向とし、下方向を−Ｚ方向とする。
【００５０】
本例のアニール炉２２０は、電気アニール炉である。制御部２１０は、電源部２１５に制御信号を送ることにより、アニール炉２２０へ投入する電力を制御する。これにより、制御部２１０は、アニール炉２２０内部の温度を決定することができる。制御部２１０は、時間に対して投入電力を一定にしてよく、時間に対して投入電力を増加または減少させてもよい。
【００５１】
アニール炉２２０は、Ｚ方向に所定の温度分布を有してよい。アニール炉２２０に電力が投入されている場合に、アニール炉２２０の内部温度は＋Ｚ方向に行くほど高くなってよい。投入電力が時間に対して一定である場合にも、変化する場合にも、アニール炉２２０の内部温度は形成されてよい。説明の便宜上、アニール炉２２０内部において、被処理積層体６０が配置可能である最も＋Ｚ方向の位置をＰ１とし、最も−Ｚ方向の位置をＰ４とする。また、位置Ｐ１と位置Ｐ３との間のうち、相対的に＋Ｚ方向の所定位置をＰ２とし、相対的に−Ｚ方向の所定位置をＰ３とする。
【００５２】
Ｐ４、Ｐ３、Ｐ２およびＰ１の順に、アニール炉２２０内部の温度は高くなってよい。Ｐ４とＰ２との間においては、＋Ｚ方向において進むにつれて急激に温度が変化してよい。これに対して、Ｐ２とＰ１との間の温度変化は、Ｐ４とＰ２との間の温度変化に比べて緩やかであってよい。このような温度分布は、アニール炉２２０内部のヒータの配置により形成されてよい。
【００５３】
本例のアニール装置２００は、被処理積層体６０の位置に応じて被処理積層体６０のアニール温度を制御する。制御部２１０がアニール炉２２０への投入電力を一定にした上で、Ｚ方向位置を位置Ｐ３とすることにより被処理積層体６０をプレアニールする。次いで、投入電力を一定にしたままで、Ｚ方向位置を位置Ｐ２とすることにより被処理積層体６０を目的温度で アニールする。
【００５４】
制御部２１０は、シャッタ部２３０の開閉を制御してよい。シャッタ部２３０は、シャッタ２３４および駆動部２３８を有する。駆動部２３８は、制御部２１０からの指令に応じてシャッタ２３４を開閉する。
【００５５】
制御部２１０は、昇降部２４０における駆動部２４８の動作を制御する。駆動部２４８は、ステージ２４６をＺ方向に対して平行に移動させる。これにより、トレイ２４４および被処理積層体６０は、Ｚ方向に移動することができる。トレイ２４４はステージ２４６の＋Ｚ方向端部に設けられ、被処理積層体６０はトレイ２４４上に載置される。
【００５６】
シャッタ２３４が開状態の場合に、トレイ２４４はＺ方向にアニール炉２２０を出入りしてよい。また、シャッタ２３４が閉状態の場合に、トレイ２４４は、アニール炉２２０の内部において静止してよく、Ｚ方向に移動してもよい。
【００５７】
アニール段階の具体的な手順は、例えば以下のようになる。まず、シャッタ２３４を開状態とする。その後、被処理積層体６０が載置されたトレイ２４４をアニール炉２２０の内部に位置させる。その後、シャッタ２３４を閉状態とする。その後、被処理積層体６０をアニールする（プレアニールおよび目的温度でのアニール）。その後、シャッタ２３４を開状態として、被処理積層体６０およびトレイ２４４をアニール炉２２０の外部へ移動させる。
【００５８】
本例においては、被処理積層体６０を１２００℃以上１５００℃以下、より好適には１４００℃以上１５００℃以下の目的温度でアニールする。なお、アニールする際に、アニール炉２２０の内部に窒素（Ｎ２）およびアンモニア（ＮＨ３）を含むガスを充填してもよい。他の例においては、ＧａＮ層１２上の保護膜１８を設けずに、アニール炉２２０の内部に当該ガスを充填させてもよい。
【００５９】
図３Ｅは、段階Ｓ４０におけるＧａＮ層１２の温度Ｔの時間変化を示す図である。本例においては、時間ｔ０において、ＧａＮ層１２の温度はＴ０である。温度Ｔ０は、ＧａＮ層１２の初期温度である。初期温度は、未だ加熱されていない状態におけるＧａＮ層１２の温度である。初期温度は、例えば室温である。
【００６０】
時間ｔ０から時間ｔ１にかけてＧａＮ層１２を昇温させる。本例においては、アニール炉２２０に電力を投入した後に、被処理積層体６０のＺ方向の位置を位置Ｐ４から徐々に上昇させる。なお、被処理積層体６０の上昇速度は、単位時間あたり一定であってよい。これにより、ＧａＮ層１２の昇温速度を一定にしてよい。本例において昇温速度とは、単位時間におけるＧａＮ層１２の温度の上昇を意味する。時間ｔ１において第１温度である温度Ｔ１よりも低い温度になるまで、ＧａＮ層１２を昇温する。
【００６１】
温度Ｔ１は、初期温度Ｔ０と目的温度ＴＡとの間の温度である。温度Ｔ１は、５００℃以上９００℃以下であってよい。本例において温度Ｔ１は７００℃以上９００℃以下である。なお、目的温度ＴＡとは、段階Ｓ４０においてＧａＮ層１２をアニールするべく、一定時間維持されるＧａＮ層１２の温度のうち最も高い温度である。目的温度ＴＡは、ＧａＮ層１２の結晶回復および不純物活性化を目的とした実質的なアニール温度である。
【００６２】
段階Ｓ４０においては、温度Ｔ１よりも低い少なくとも一部の温度領域において、温度Ｔ１以上の温度領域よりも遅い昇温速度でＧａＮ層１２をアニールする。温度Ｔ１よりも低い少なくとも一部の温度領域とは、時間ｔ０〜時間ｔ３までにおける温度領域の一部を意味する。なお、昇温速度が遅いとは、単位時間当たりの上昇温度が小さいことを意味する。昇温速度が遅いとは、一定温度に維持されている場合も含むものとする。
【００６３】
本例においては、時間ｔ１から時間ｔ２までの予め定められた時間、ＧａＮ層１２の温度を温度Ｔ１よりも低い温度（プレアニール温度）で一定にしてよい。本例においては、被処理積層体６０の位置をＰ３で固定することにより、ＧａＮ層１２の温度を一定にする。時間ｔ１から時間ｔ２までは、１０分以上であってよく、２０分以上または３０分以上であってもよい。
【００６４】
本例においては、ＧａＮ層１２の温度を６００℃で２０分間一定にする。これにより、ＧａＮ層１２をプレアニールする（第１アニール段階）。目的温度ＴＡよりも低い温度でＧａＮ層１２をプレアニールすることにより、ＧａＮ層１２のおもて面１４の荒れを防止することができる。これにより、ＭＯＳＦＥＴ１００のチャネル形成領域２５とゲート絶縁膜３２との界面を、プレアニールしない場合と比較してより平坦にすることができるので、望ましくない界面準位を低減することができる。
【００６５】
時間ｔ２から時間ｔ３にかけてＧａＮ層１２を降温させてよい。本例においては、ステージ２４６を一定速度で下降させることにより、ＧａＮ層１２の降温速度を一定にする。時間ｔ３においてプレアニール温度よりも低い温度になるまで、ＧａＮ層１２を降温してよい。ＧａＮ層１２を何℃まで降温させるかは適宜定めてよい。
【００６６】
経路ａは、時間ｔ３において初期温度Ｔ０まで降温させる例である。経路ｂ、ｃおよびｄの順に時間ｔ３におけるＧａＮ層１２の温度は高くなる。なお、経路ｄは、時間ｔ３までプレアニール温度を維持する例である。経路ｄにおいては、時間ｔ１から時間ｔ３までがプレアニールであってよい。またなお、経路ａ、ｂおよびｃにおいては、温度Ｔ１よりも低い温度領域における昇温速度が、温度Ｔ１以上の温度領域における昇温速度と同じ場合がある。
【００６７】
時間ｔ３から時間ｔ４にかけてＧａＮ層１２を再び昇温させる。本例においては、時間ｔ０から時間ｔ１にかけての昇温速度よりも速い一定の速度でステージ２４６を上昇させる。これにより、時間ｔ３から時間ｔ４におけるＧａＮ層１２の昇温速度を、時間ｔ０から時間ｔ１におけるＧａＮ層１２の昇温速度よりも速くする。
【００６８】
イオン注入後にＧａＮ層１２を所定時間、例えば７００℃以上９００℃以下の温度とした場合に、ＧａＮ層１２中の欠陥が凝集する恐れがある（後述の図１３の説明を参照）。一度、凝集した欠陥は、目的温度ＴＡでアニールしたとしても消滅させることが難しい。
【００６９】
そこで、本例においては、温度Ｔ１以上かつ目的温度ＴＡよりも低い温度の温度領域（例えば、７００℃以上９００℃以下）における昇温速度を、温度Ｔ１よりも低い温度領域の昇温速度よりも速くする。ＧａＮ層１２が、７００℃以上９００℃以下である所定時間は、２０分以下、より好ましくは１０分以下、さらに好ましくは１分以下としてよい。また、当該温度領域におけるＧａＮ層１２の昇温速度は、２０℃／ｓｅｃであってよい。これにより、ＧａＮ層１２中の欠陥が凝集することを抑制することができる。
【００７０】
本例においては、時間ｔ４においてＧａＮ層１２を目的温度ＴＡとする。そして、目的温度ＴＡにおいて、予め定められた時間ＧａＮ層１２をアニールする（第２アニール）。目的温度ＴＡは、１１００℃以上１５００℃以下であってよい。本例の目的温度ＴＡは、１３００℃である。時間ｔ４から時間ｔ５の間、ＧａＮ層１２の温度を目的温度ＴＡとすることによりＧａＮ層１２をアニールする。本例において、時間ｔ４から時間ｔ５は５分である。これにより、イオン注入時に形成された欠陥を修復し、注入した不純物を活性化することができる。目的温度ＴＡは、欠陥修復および注入不純物の活性化の観点から、１３００℃以上１５００℃以下が特に好ましい。
【００７１】
時間ｔ５から降温を開始する。なお、降温中は、アニール炉２２０に電力は投入されなくてもよい。時間ｔ６にＴ０まで降温したら、アニール炉２２０から被処理積層体６０を取り出す。
【００７２】
本例においては、図３Ｄにおいて示したように、被処理積層体６０のＺ方向の位置を調整することによりＧａＮ層１２の温度を変化させる。ただし、他の例においては、ステージ２４６を動かすことなく、アニール炉２２０へ投入する電力を変えることにより、アニール炉２２０内の温度およびＧａＮ層１２の温度を変化させてもよい。つまり、被処理積層体６０を位置Ｐ２で維持した上で、投入電力を増加することによりＧａＮ層１２の温度を上昇させて、投入電力を減少することによりＧａＮ層１２の温度を降下させてもよい。これにより、ＧａＮ層１２の温度変化を図３Ｅと同じにしてもよい。
【００７３】
図３Ｆは、製造工程における段階Ｓ５０を示す図である。段階Ｓ５０においては、既知の成膜方法およびパターニング方法を適用することにより、ゲート絶縁膜３２、ゲート電極３４、ソース電極４４およびドレイン電極５４をそれぞれ形成する。本例においては、減圧化学気相成長法（ＬＰＣＶＤ）によりゲート絶縁膜３２としてのＳｉＯ２膜を形成する。ゲート絶縁膜３２の厚みは、例えば１００ｎｍである。なお、ゲート絶縁膜３２は、ＳｉＯ２膜に代えて、酸窒化シリコン（ＳｉＯＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化マグネシウム（ＭｇＯ）膜、酸化ガリウム（ＧａＯｘ）膜および酸化ガドリニウム（ＧｄＯｘ）膜ならびにこれらの２種類以上を含む積層膜であってもよい。
【００７４】
その後、ゲート電極３４として多結晶シリコンをＬＰＣＶＤにより形成する。多結晶シリコンの成膜中または成膜後に多結晶シリコン中にリン（Ｐ）およびヒ素（Ａｓ）の一種類以上の元素をドープしてよい。これにより、多結晶シリコンの導電性を向上させることができる。なお、ゲート電極３４としては、金（Ａｕ）、白金（Ｐｔ）およびニッケル（Ｎｉ）のいずれかの金属膜、または、これらの合金膜としてもよい。フォトリソグラフィおよびエッチングにより、ゲート絶縁膜３２およびゲート電極３４をパターニングする。
【００７５】
その後、ソース電極４４を形成する。ソース電極４４は、下層のＴｉ（チタン）層と上層のＡｌ層とを有する積層体であってよい。なお、ソース電極４４とｐ＋型ウェル２６との接触抵抗を低減するべく、ｐ＋型ウェル２６は、ソース電極４４との界面において、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）またはＰｔ（白金）を含んでもよい。その後、ドレイン電極５４を形成する。ドレイン電極５４は、ＧａＮ基板１０の裏面１６と直接接する上層のＴｉ層と下層のＡｌ層とを有する積層体であってよい。
【００７６】
その後、ゲート端子３０、ソース端子４０およびドレイン端子５０と、ゲート電極３４、ソース電極４４およびドレイン電極５４とを配線によりそれぞれ接続する。これにより、ＭＯＳＦＥＴ１００が完成する。
【００７７】
図４は、第２実施形態における段階Ｓ４０のＧａＮ層１２の温度Ｔの時間変化を示す図である。本例においては、第２アニール段階が終了するまで、ＧａＮ層１２の温度を降温させること無く常に昇温させる又は一定にする。本例において、温度Ｔ１以上温度Ｔ２以下の温度領域におけるＧａＮ層１２の昇温速度は、温度Ｔ１よりも低い温度領域および温度Ｔ２よりも高い温度領域におけるＧａＮ層１２の昇温速度よりも速い。
【００７８】
本例では、時間ｔ０でのＧａＮ層１２の温度は、温度Ｔ０である。その後、時間ｔ１において温度Ｔ１となるまでＧａＮ層１２の温度を昇温させる。温度Ｔ１は、第１実施形態と同じ初期温度Ｔ０よりも高い温度である。なお、第１実施形態と同様に、被処理積層体６０のＺ方向の位置を上昇させることによりＧａＮ層１２の温度を上昇させてよく、または、アニール炉２２０への投入電力を増加させることによりＧａＮ層１２の温度を上昇させてもよい。
【００７９】
時間ｔ０から時間ｔ１においては、第１実施形態と同様にＧａＮ層１２をプレアニール（第１アニール）してよい。本例においては、温度Ｔ０から温度Ｔ１まで徐々に上げる過程において、ＧａＮ層１２をプレアニールしてよい。プレアニール時間（時間ｔ０から時間ｔ１）は、１０分以上としてよい。ただし、温度Ｔ１で維持される時間は第１実施形態よりも短いので、本例のプレアニール時間は第１実施形態よりも長くしてもよい。これにより、ＧａＮ層１２のおもて面１４の荒れを防止することができる。
【００８０】
その後、時間ｔ１（温度Ｔ１）において、温度Ｔ１よりも低い温度領域に比べてＧａＮ層１２の昇温速度を速くする。さらにその後、時間ｔ２において第２温度である温度Ｔ２となるまでＧａＮ層１２を急激に昇温させる。温度Ｔ２は、温度Ｔ１よりも高く目的温度ＴＡよりも低い温度である。温度Ｔ２は７００℃以上１１００℃以下であってよい。本例の温度Ｔ２は、９００℃以上１１００℃以下である。
【００８１】
時間ｔ１から時間ｔ２は、２０分以下、より好ましくは１０分以下、さらに好ましくは１分以下としてよい。また、当該温度領域におけるＧａＮ層１２の昇温速度は、２０℃／ｓｅｃであってよい。これにより、第１実施形態と同様に、ＧａＮ層１２が７００℃以上９００℃以下である所定時間を短くすることができるので、ＧａＮ層１２中の欠陥が凝集することを抑制することができる。
【００８２】
その後、時間ｔ２（温度Ｔ２）において、温度Ｔ１以上温度Ｔ２以下の温度領域に比べてＧａＮ層１２の昇温速度を再び遅くする。時間ｔ３までに、ＧａＮ層１２の温度を目的温度ＴＡまで徐々に増加させる。そして、時間ｔ３から時間ｔ４の間、目的温度ＴＡにおいて予め定められた時間ＧａＮ層１２をアニール（第２アニール）する。目的温度ＴＡは、第１実施形態と同じであってよい。本例において、時間ｔ３から時間ｔ４は５分である。これにより、イオン注入時に形成された欠陥を修復し、注入した不純物を活性化することができる。
【００８３】
次に、時間ｔ４から降温を開始し、時間ｔ５にＴ０まで降温したら、アニール炉２２０から被処理積層体６０を取り出す。この段階の温度調整法は第１実施形態の降温過程と同様である。
【００８４】
図５は、第３実施形態におけるダイオード３００の概要を示す図である。半導体装置としてのダイオード３００は、ｎ＋型ＧａＮ基板３１０、窒化物半導体層としてのＧａＮ層３１２、絶縁膜３３０、アノード電極３４０およびカソード電極３５０を有する。絶縁膜３３０は、ＧａＮ層３１２のおもて面３１４に接して設けられる。本例の絶縁膜３３０は開口を有する。アノード電極３４０は当該開口通じておもて面３１４に達するようにＧａＮ層３１２上に設けられる。カソード電極３５０は、ＧａＮ基板３１０の裏面３１６に直接接して設けられる。
【００８５】
ＧａＮ層３１２は、ｎ型領域３２２およびｐ型ウェル３２４を有する。本例のｐ型ウェル３２４はおもて面３１４に露出するよう設けられる。アノード電極３４０は、当該ｐ型ウェル３２４に電気的に接続する。
【００８６】
ｐ型ウェル３２４は、図３Ｂの（ａ）の不純物注入段階、図３Ｃの保護膜１８を形成する段階、ならびに、図３Ｃおよび図３Ｄのアニール段階を経て形成されてよい。また、アニールする段階は、第２実施形態の温度制御を適用してもよい。これにより、プレアニールの効果、欠陥の凝集を抑制する効果、ならびに、イオン注入時の欠陥を修復する効果、および、注入した不純物を活性化する効果を得ることができる。
【００８７】
図６は、実験例１における被処理積層体４６０の概要を示す図である。本例の被処理積層体４６０は、ｎ＋型のＧａＮ基板４１０と、ＧａＮ基板４１０上のＧａＮ層４１２と、ＧａＮ層４１２上の保護膜１８とを有する。なお、ＧａＮ層４１２は、ｎ型領域４２２とｐ型領域４２４とを有する。
【００８８】
ＧａＮ基板４１０は、ＨＶＰＥにより形成した。ＧａＮ基板４１０の転位密度は、１０６ｃｍ−３であった。また、ＧａＮ層４１２は、ＧａＮ基板４１０の（０００１）面上にＭＯＣＶＤによりエピタキシャル形成した。なお、エピタキシャル形成時に意図的に不純物は添加しなかった。ＧａＮ層４１２の厚みは８μｍとした。
【００８９】
ＧａＮ層４１２のｐ型領域４２４は、ＧａＮ層４１２に対してｐ型不純物を注入することにより形成した。なお、不純物注入時のＧａＮ層４１２は、室温とした。すなわち、不純物注入時にＧａＮ層４１２を意図的に加熱しなかった。
【００９０】
ｐ型不純物としてはＭｇを用いた。加速電圧（ｋｅＶ）およびドーズ量（ｃｍ−２）を制御して、ＭｇイオンをＧａＮ層４１２に注入した。具体的には、１５ｋｅＶでドーズ量３．０Ｅ＋１３ｃｍ−２、同様に、３０ｋｅＶで５．５Ｅ＋１３ｃｍ−２、５５ｋｅＶで１．１Ｅ＋１４ｃｍ−２、９５ｋｅＶで１．９Ｅ＋１４ｃｍ−２、および、１８０ｋｅＶで８．０Ｅ＋１４ｃｍ−２とした。これにより、ＧａＮ層４１２中に、濃度４Ｅ＋１９ｃｍ−３および深さ２００ｎｍのＢＯＸプロファイルを有するｐ型領域４２４を形成した。ＧａＮ層４１２中のｐ型領域４２４以外の領域は、ｎ型領域４２２となった。
【００９１】
その後、ｐ型領域４２４上に接して保護膜（ＡｌＮ膜）を形成した。ＡｌＮ膜は、ｓｐｕｔｔｅｒｉｎｇにより形成した。ＡｌＮ膜の厚みは３００ｎｍとした。
【００９２】
図７は、実験例１におけるアニール段階を示す図である。本例では、８個の被処理積層体４６０を準備した。８個の被処理積層体４６０共に、アニール炉２２０において室温から所定温度まで約２０℃／ｓｅｃで昇温した後に、目的温度ＴＡで５分間アニールした。目的温度ＴＡはそれぞれ、３００℃、５００℃、７００℃、９００℃、１０００℃、１１００℃、１２００℃および１３００℃とした。その後、各被処理積層体４６０から保護膜１８を除去して、各被処理積層体４６０の欠陥について陽電子消滅法により分析した。また、不純物を注入したがアニールはしていないＧａＮ層４１２（Ａｓ  ｉｍｐｌａｎｔｅｄと示す）、および、不純物注入もアニールもしていない（Ｕｎ‐ｉｍｐｌａｎｔｅｄと示す）ＧａＮ層４１２も準備した。
【００９３】
図８の（ａ）〜（ｃ）は、陽電子消滅法において用いられるＳ‐Ｗパラメータを説明する図である。なお、陽電子とは、電子の反物質である。陽電子は、電子と同じ質量（ｍ０）を有し、電子とは反対の電荷を有する。図８においては、陽電子を簡略的にｅ＋で示す。
【００９４】
（ａ）は、結晶中の欠陥が無い（Ｄｅｆｅｃｔ  Ｆｒｅｅ）領域に陽電子が存在する場合を示す図である。（ａ）の上側に示す様に、陽電子は、原子核から反発力を受けて格子間位置に存在する。陽電子は電子と対消滅し、主に２つの光子が反対方向に放出される。１つの光子のエネルギーは光速をｃとして、ｍ０ｃ２（５１１ｋｅＶ）となる。５１１ｋｅＶの光は、γ線に対応する。
【００９５】
対消滅の前後で運動量が保存されることに起因して、５１１ｋｅＶを中心として±ΔＥγのエネルギーが放出される。それゆえ、（ａ）の下側に示す様に、横軸をＥγ［ｋｅＶ］とし、縦軸を光子のカウント数として測定値をプロットした場合に、５１１ｋｅＶを中心として左右に対称な上に凸の曲線となる。
【００９６】
本例において、５１１ｋｅＶを中心として所定のエネルギー幅を有するウィンドウに入る光子のカウント数を光子の全カウント数で除した値をＳ（Ｓｈａｐｅ）パラメータと定義する。また、上に凸の曲線の５１１ｋｅＶから所定エネルギーだけ離間した裾野部分において、所定のエネルギー幅を有するウィンドウに入る光子のカウント数を、光子の全カウント数で除した値をＷ（Ｗｉｎｇ）パラメータと定義する。なお、ＳパラメータおよびＷパラメータにおける各々のウィンドウ幅およびウィンドウの位置は、（ａ）〜（ｃ）において共通とする。
【００９７】
（ｂ）は、単一空孔欠陥に陽電子が存在する場合を示す図である。（ｃ）は、複数の空孔欠陥が集合した領域に陽電子が存在する場合を示す図である。５１１ｋｅＶ近傍におけるカウント数は、主に陽電子と価電子が対消滅する頻度を意味する。これに対して、上に凸の曲線の裾野部分におけるカウント数は、主に陽電子と内殻電子が対消滅する頻度を意味する。なお、価電子は、内殻電子に比べて相対的に運動量分布が狭い。
【００９８】
一般に空孔欠陥のサイズが大きいほど、陽電子は、運動量分布の狭い電子である価電子と対消滅する確率が高くなるので、上に凸の曲線が先鋭化する。つまり、Ｓパラメータは、ＳＤＦ＜ＳＭＶ＜ＳＣｌｓｔとなる。ただし、ＳＤＦ、ＳＭＶ、およびＳＣｌｓｔは、それぞれ（ａ）、（ｂ）および（ｃ）におけるＳパラメータの値である。
【００９９】
これに対して、空孔欠陥のサイズが小さいほど、陽電子は、運動量分布の広い電子である内殻電子と対消滅する確率が高くなるので、裾野部分のカウント数が上昇する。つまり、Ｗパラメータは、ＷＤＦ＞ＷＭＶ＞ＷＣｌｓｔとなる。ただし、ＷＤＦ、ＷＭＶ、およびＷＣｌｓｔは、それぞれ（ａ）、（ｂ）および（ｃ）におけるＷパラメータの値である。ＳパラメータおよびＷパラメータは、空孔欠陥の大きさの指標となる。
【０１００】
図９Ａは、実験例１における、Ｓパラメータの陽電子打ち込みエネルギー依存性である。横軸は、陽電子の打ち込みエネルギー［ｋｅＶ］（下側）および陽電子打ち込みエネルギーに対応する陽電子平均打ち込み深さ［ｎｍ］（上側）であり、縦軸は、Ｓパラメータである。図９Ａでは、不純物注入直後のＳパラメータ、ならびに、アニール温度３００℃、５００℃、７００℃、９００℃および１０００℃でアニールした場合のＳパラメータを示す。１０００℃以下でアニールした被処理積層体４６０においては、ｐ型領域４２４（横軸の上側で２００ｎｍ以下）においてＳパラメータが増加した。
【０１０１】
図９Ｂも、実験例１における、Ｓパラメータの陽電子打ち込みエネルギー依存性である。図９Ｂでは、不純物注入直後のＳパラメータ、ならびに、アニール温度１０００℃、１１００℃、１２００℃および１３００℃でアニールした場合のＳパラメータを示す。１１００℃、１２００℃および１３００℃でアニールした被処理積層体４６０においては、表面での陽電子消滅による高いＳパラメータ領域を除くｐ型領域４２４の深さ４０ｎｍから２００ｎｍにかけてＳパラメータが減少する傾向が見られた。
【０１０２】
図１０は、実験例１において、欠陥の種類とアニール温度との対応を示す図である。横軸はＳパラメータであり、縦軸はＷパラメータである。ＶＧａは、ＧａＮにおけるガリウム（Ｇａ）空孔を意味する。また、ＶＮは、ＧａＮにおける窒素（Ｎ）空孔を意味する。ＶＧａＶＮは、１つのＶＧａおよび１つのＶＮからなる複合欠陥を意味する。ＶＧａ（ＶＮ）２は、１つのＶＧａおよび２つのＶＮからなる複合欠陥を意味する。
【０１０３】
図１０においてＶを用いて示す欠陥のＳ‐Ｗパラメータは、第一原理計算により算出したものである。例えば、ＶＧａで示した点の位置に測定されたＳ−Ｗ値が来た場合、測定した結晶中にＶＧａが多量（〜１０１９ｃｍ−３）に存在し、陽電子の消滅がほぼＶＧａ位置で発生していることを図１０は示す。また、直線Ａ上あるいは直線Ｂ上のように、空孔欠陥とＤＦ（Ｄｅｆｅｃｔ  Ｆｒｅｅ）の間にＳ−Ｗ値がくる場合には、空孔欠陥位置で電子と対消滅する陽電子と、欠陥でない格子間において電子と対消滅する陽電子の両方が観測される場合を図１０は示す。つまり、結晶がＤＦに近いほどＧａＮ中の空孔欠陥密度が低く、観測されるＳは減少し、Ｗは増加する。したがって、例えば直線Ａにおいて、（ＶＧａ）２（ＶＮ）７からＤＦに近づいた場所のＳ−Ｗ値が観測される場合、結晶中に（ＶＧａ）２（ＶＮ）７は存在し且つ空孔欠陥位置での陽電子消滅が生じるが、その欠陥密度が低いことを示す。ＤＦに近いほど、空孔欠陥の密度が低い（＜１０１５ｃｍ−３）。例えば測定点が直線Ｂ上に存在する場合においても、測定されるＳ−Ｗ値がＤＦに近づくほど、ＧａＮ中のＶＧａ空孔欠陥密度が低いことを意味する。このようにして、Ｓ−Ｗパラメータの関係性から、空孔欠陥の種類と密度について評価することができる。
【０１０４】
不純物注入直後（Ａｓ  ｉｍｐｌａｎｔｅｄ）、３００℃、５００℃、７００℃、９００℃、１０００℃、１１００℃、１２００℃、１３００℃、不純物注入なし（Ｕｎ‐ｉｍｐｌａｎｔｅｄ）のＳ‐Ｗパラメータは、陽電子消滅法により測定した実測値である。なお、Ｓ‐Ｗパラメータは５ｋｅＶの陽電子で測定した値である。
【０１０５】
本例においては、不純物注入直後の欠陥がＶＧａＶＮ（即ち、ｄｉ‐ｖａｃａｎｃｙ）となった。つまり、熱処理段階前であって不純物注入時において、ＧａＮ層４１２のｐ型領域４２４における代表的な複合欠陥は、１つのＶＧａおよび２つのＶＮからなるＶＧａ（ＶＮ）２複合欠陥よりも小さかった。なお、ＶＧａおよびＶＮの各々の大きさは同程度と推測される。本例において、代表的な複合欠陥とは、被測定対象（ｐ型領域４２４）のＳ‐Ｗパラメータの平均値として観測されるＳ‐Ｗパラメータ値に対応する複合欠陥の欠陥種を意味する。Ｓ‐Ｗパラメータ値と各欠陥種との対応関係は、図１０に示す通りである。
【０１０６】
３００℃から１０００℃でアニールしたｐ型領域４２４のＳパラメータは、不純物注入直後のｐ型領域４２４に比べて増加する（つまり、欠陥は凝集する）。しかし、アニール温度１１００℃、１２００℃および１３００℃に示す様に、アニール温度が高いほど、ｐ型領域４２４のＳパラメータは減少した。つまり、凝集した欠陥の大きさおよび欠陥密度を低減することができた。アニール温度１３００℃においては、不純物注入前の状態（Ｕｎｉｍｐｌａｎｔｅｄ）に最も近くなった。
【０１０７】
図１１は、比較例１における被処理積層体４７０の概要を示す図である。比較例１においては、不純物注入時にＧａＮ層４１２を加熱した。つまり、不純物注入時のＧａＮ層４１２の温度を５００℃とした。係る点において、実験例１と異なる。ただし、他の条件は、実験例１と同じとした。
【０１０８】
図１２は、比較例１におけるアニール段階を示す図である。比較例１においては、アニール温度の時間変化が実験例１と異なる。ただし、目的温度ＴＡを１０００℃、１１００℃、１２００℃および１３００℃とした点は、実験例１と比較例１とで同じである。
【０１０９】
比較例１では、４つの被処理積層体４７０を準備した。まず、アニール炉２２０内の温度安定化のために、４つの被処理積層体４７０共に、アニール炉２２０において室温から８００℃まで２０分かけて昇温した。その後、所定温度まで約２０℃／ｍｉｎで昇温した後に、所定温度で５分間アニールした。所定温度はそれぞれ、１０００℃、１１００℃、１２００℃および１３００℃とした。その後、各被処理積層体４７０から保護膜１８を除去して、各被処理積層体４７０の欠陥について陽電子消滅法により分析した。なお、実験例１と同様に、不純物を注入したがアニールはしていないＧａＮ層４１２（Ａｓ  ｉｍｐｌａｎｔｅｄと示す）、および、不純物注入もアニールもしていない（Ｕｎ‐ｉｍｐｌａｎｔｅｄと示す）ＧａＮ層４１２も準備した。
【０１１０】
図１３は、比較例１における、Ｓパラメータの陽電子打ち込みエネルギー依存性である。横軸は、陽電子の打ち込みエネルギー［ｋｅＶ］（下側）および陽電子打ち込みエネルギーに対応する陽電子平均打ち込み深さ［ｎｍ］（上側）であり、縦軸は、Ｓパラメータである。図１３では、不純物注入無し（Ｕｎ‐ｉｍｐｌａｎｔｅｄ）のＳパラメータ、不純物注入直後のＳパラメータ、ならびに、アニール温度１０００℃、１１００℃、１２００℃および１３００℃でアニールした場合のＳパラメータを示す。不純物注入無しの場合と比べて、不純物注入直後およびアニール温度１０００℃ではＳパラメータが増加した。ただし、１１００℃、１２００℃および１３００℃において、徐々にＳパラメータが減少した。４０ｎｍ以上の浅い位置において、１３００℃アニールは不純物注入無しの場合よりもＳパラメータが小さくなった。
【０１１１】
図１４は、比較例１において、欠陥の種類とアニール温度との対応を示す図である。不純物注入直後（Ａｓ  ｉｍｐｌａｎｔｅｄ）および３００℃から１３００℃におけるプロット以外は、図１０の実験例１と同じである。なお、不純物注入直後のＳ−Ｗパラメータは、５ｋｅＶの陽電子で測定した値である。アニール温度１０００℃および１１００℃のＳ‐Ｗパラメータは、３ｋｅＶの陽電子で測定した値である。アニール温度１２００℃および１３００℃のＳ‐Ｗパラメータは、１０ｋｅＶの陽電子で測定した値である。
【０１１２】
不純物注入時のＧａＮ層４１２の温度を５００℃とした本例においては、不純物注入直後において、ＶＧａ（ＶＮ）２の欠陥が発生した。また、アニール温度を１０００℃とした場合に、（ＶＧａ）２（ＶＮ）７のクラスの欠陥が発生した。アニール温度を１１００℃、１２００℃および１３００℃とした場合に、（ＶＧａ）２（ＶＮ）７のクラスの欠陥が減少するようにＤＦに漸近した。
【０１１３】
比較例１と実験例１とを比較すると、不純物注入時のＧａＮ層４１２の温度を室温とし、所定の温度域を約２０℃／ｍｉｎで昇温させた実験例１の方が、注入直後および１０００℃以上の各アニール温度においてＳパラメータが小さくなった。つまり、実験例１の方が、ｐ型領域４２４に生じる欠陥のサイズ増加を抑制し、欠陥低減を効果的に実施することができた。
【０１１４】
図１５は、比較例２における、Ｓパラメータの陽電子打ち込みエネルギー依存性である。横軸および縦軸は、図１３と同じである。比較例２では、不純物注入時のＧａＮ層４１２の温度を同じ５００℃とした。係る点において、比較例１と同じである。また、比較例２では、実験例１の図７と同じ温度プロセスでアニールした。７００℃、９００℃および１０００℃においては、不純物注入直後に対してＳパラメータは徐々に増加した。ただし、１１００℃、１２００℃および１３００℃においては、不純物注入直後に対してＳパラメータは徐々に減少した。アニール温度に対するＳパラメータの傾向は、実験例１と同じであった。
【０１１５】
図１６は、実験例１、比較例１、および比較例２において、アニール温度に対する欠陥影響を示す図である。横軸は、アニール温度（℃）である。縦軸は、６ｋｅＶの陽電子で測定した（約１００ｎｍの深さに相当する）Ｓパラメータである。実験例１（上向き三角形）のＳパラメータは、常に、比較例１（ひし形）および比較例２（正方形）のＳパラメータよりも小さくなった。それゆえ、不純物注入時のＧａＮ層４１２の温度を低くする方が、複合欠陥のサイズ、および濃度を低減する上で効果的であると言える。
【０１１６】
実験例１のＳパラメータと比較例２のＳパラメータの温度変化から、７００℃でＳパラメータの増加が促進され、９００℃でピークを持つ傾向が見られた。つまり、７００℃から９００℃の温度域が、Ｓパラメータを増加させる、すなわち欠陥の凝集を促進する温度域であると言える。
【０１１７】
実験例１、および比較例２のＳパラメータは比較例１のＳパラメータよりも、１１００℃以上のアニール温度で小さくなった。１０００℃以下の所定の温度域を急速に昇温させたことにより、７００℃から９００℃の温度域で促進される欠陥の凝集が抑制され、複合欠陥のサイズ、および濃度を低減する効果が得られた。
【０１１８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１１９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【０１２０】
１０・・ＧａＮ基板、１２・・ＧａＮ層、１４・・おもて面、１６・・裏面、１８・・保護膜、２２・・ｎ型領域、２４・・ｐ型ウェル、２５・・チャネル形成領域、２６・・ｐ＋型ウェル、２８・・ｎ＋型ウェル、２９・・フォトレジストマスク、３０・・ゲート端子、３２・・ゲート絶縁膜、３４・・ゲート電極、４０・・ソース端子、４４・・ソース電極、５０・・ドレイン端子、５４・・ドレイン電極、６０・・被処理積層体、１００・・ＭＯＳＦＥＴ、２００・・アニール装置、２１０・・制御部、２１５・・電源部、２２０・・アニール炉、２３０・・シャッタ部、２３４・・シャッタ、２３８・・駆動部、２４０・・昇降部、２４４・・トレイ、２４６・・ステージ、２４８・・駆動部、３００・・ダイオード、３１０・・ＧａＮ基板、３１２・・ＧａＮ層、３１４・・おもて面、３１６・・裏面、３２２・・ｎ型領域、３２４・・ｐ型ウェル、３３０・・絶縁膜、３４０・・アノード電極、３５０・・カソード電極、４１０・・ＧａＮ基板、４１２・・ＧａＮ層、４２２・・ｎ型領域、４２４・・ｐ型領域、４６０・・被処理積層体、４７０・・被処理積層体
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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