(57)【要約】【課題】半導体基板に設けられたビアに起因した応力によるトランジスタ群の特性のばらつきを抑制した、高性能の半導体装置を実現する。【解決手段】半導体装置１は、半導体基板１０に設けられたビア２０と、ビア２０側方の方向Ｓに位置し方向Ｓをチャネル方向とする同チャネル型のトランジスタ３０及びトランジスタ４０とを含む。半導体基板１０の、ビア２０と、よりビア２０に近いトランジスタ３０との間には、応力緩和領域５１を設ける。半導体基板１０の、トランジスタ３０と、よりビア２０から遠いトランジスタ４０との間には、応力緩和領域５１よりも小さいサイズの応力緩和領域５２を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられたビアと、
前記半導体基板に設けられ、前記ビア側方の第１方向に位置し、前記第１方向をチャネル方向とする第１チャネル型の第１トランジスタと、
前記半導体基板に設けられ、前記ビア側方の前記第１方向に、前記ビアとの間に前記第１トランジスタを挟んで位置し、前記第１方向をチャネル方向とする前記第１チャネル型の第２トランジスタと、
前記半導体基板に設けられ、前記ビアと前記第１トランジスタとの間に位置する第１応力緩和領域と、
前記半導体基板に設けられ、前記第１トランジスタと前記第２トランジスタとの間に位置し、前記第１応力緩和領域よりも小さいサイズの第２応力緩和領域と
を含むことを特徴とする半導体装置。
【請求項２】
前記第１応力緩和領域は、前記第１トランジスタ及び前記第２トランジスタを画定する素子分離領域の第１部位を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１応力緩和領域は、前記ビアと前記第１部位との間に設けられた第１絶縁領域を更に含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２応力緩和領域は、前記素子分離領域の第２部位を含むことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第２部位は、前記第１トランジスタに隣接する第３部位と、前記第３部位から分離され前記第２トランジスタに隣接する第４部位とを含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２応力緩和領域は、前記第３部位と前記第４部位との間に設けられた第２絶縁領域を更に含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体基板に設けられ、前記第１トランジスタの前記第１方向と直交する第２方向に並設され、前記ビアとの間に前記第１応力緩和領域を挟んで位置し、前記第１方向をチャネル方向とする、前記第１チャネル型とは異なる第２チャネル型の第３トランジスタと、
前記半導体基板に設けられ、前記第２トランジスタの前記第２方向に並設され、前記第３トランジスタとの間に前記第２応力緩和領域を挟んで位置し、前記第１方向をチャネル方向とする前記第２チャネル型の第４トランジスタと
を更に含むことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
半導体装置を備える電子装置であって、
前記半導体装置は、
半導体基板と、
前記半導体基板に設けられたビアと、
前記半導体基板に設けられ、前記ビア側方の第１方向に位置し、前記第１方向をチャネル方向とする第１チャネル型の第１トランジスタと、
前記半導体基板に設けられ、前記ビア側方の前記第１方向に、前記ビアとの間に前記第１トランジスタを挟んで位置し、前記第１方向をチャネル方向とする前記第１チャネル型の第２トランジスタと、
前記半導体基板に設けられ、前記ビアと前記第１トランジスタとの間に位置する第１応力緩和領域と、
前記半導体基板に設けられ、前記第１トランジスタと前記第２トランジスタとの間に位置し、前記第１応力緩和領域よりも小さいサイズの第２応力緩和領域と
を含むことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び電子装置に関する。
【背景技術】
【０００２】
半導体装置に関し、トランジスタ等の半導体素子が形成される半導体基板に、それを貫通する導体、所謂ＴＳＶ（Through Silicon Via）を設ける技術が知られている。ＴＳＶを設けた半導体装置群を積層し、ＴＳＶを用いて半導体装置間を電気的に接続することで、３次元集積回路が実現される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０４０４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体基板にＴＳＶを設けると、その周辺には応力が生じる。ＴＳＶの周辺にトランジスタ群を配置する場合、トランジスタ群の構成及びそれらとＴＳＶとの位置関係によって、ＴＳＶによる応力の、各トランジスタへの影響は異なってくる。例えば、同じ構成のトランジスタ群でも、それらをＴＳＶから側方に向かって並設した時には、ＴＳＶとの距離の違いから、互いの特性にばらつきが生じることがある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、半導体基板と、前記半導体基板に設けられたビアと、前記半導体基板に設けられ、前記ビア側方の第１方向に位置し、前記第１方向をチャネル方向とする第１チャネル型の第１トランジスタと、前記半導体基板に設けられ、前記ビア側方の前記第１方向に、前記ビアとの間に前記第１トランジスタを挟んで位置し、前記第１方向をチャネル方向とする前記第１チャネル型の第２トランジスタと、前記半導体基板に設けられ、前記ビアと前記第１トランジスタとの間に位置する第１応力緩和領域と、前記半導体基板に設けられ、前記第１トランジスタと前記第２トランジスタとの間に位置し、前記第１応力緩和領域よりも小さいサイズの第２応力緩和領域とを含む半導体装置が提供される。
【０００６】
また、本発明の一観点によれば、上記のような半導体装置を備えた電子装置が提供される。
【発明の効果】
【０００７】
開示の技術によれば、半導体基板に設けられたビアに起因した応力によるトランジスタ群の特性のばらつきを抑制した、高性能の半導体装置が実現される。また、そのような半導体装置を備えた、高性能の電子装置が実現される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体装置の一例を示す図である。
【図２】応力及びトランジスタ特性の説明図である。
【図３】第１の実施の形態に係るｎＭＯＳの応力緩和領域幅と電流との関係の一例を示す図である。
【図４】第１の実施の形態に係るｐＭＯＳの応力緩和領域幅と電流との関係の一例を示す図である。
【図５】エリアペナルティの説明図である。
【図６】第１の実施の形態に係る半導体装置の第１の例を示す図である。
【図７】第１の実施の形態に係る半導体装置の第２の例を示す図である。
【図８】第１の実施の形態に係る半導体装置の第３の例を示す図である。
【図９】第２の実施の形態に係る半導体装置の一例を示す図（その１）である。
【図１０】第２の実施の形態に係る半導体装置の一例を示す図（その２）である。
【図１１】第２の実施の形態に係る半導体装置のトランジスタ特性の一例を示す図である。
【図１２】第２の実施の形態に係る半導体装置の別例を示す図である。
【図１３】第３の実施の形態に係る半導体装置の一例を示す図（その１）である。
【図１４】第３の実施の形態に係る半導体装置の一例を示す図（その２）である。
【図１５】第４の実施の形態に係る半導体装置の一例を示す図である。
【図１６】第５の実施の形態に係る応力緩和領域幅設定方法の一例の説明図である。
【図１７】第６の実施の形態に係る半導体装置の一例を示す図である。
【図１８】第７の実施の形態に係る半導体デバイスの一例を示す図である。
【図１９】第８の実施の形態に係る電子機器の一例を示す図である。
【発明を実施するための形態】
【０００９】
まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る半導体装置の一例を示す図である。図１には、第１の実施の形態に係る半導体装置の一例の要部平面を模式的に図示している。
【００１０】
図１に示す半導体装置１は、半導体基板１０及びビア２０、並びにトランジスタ群、ここでは一例として２つのトランジスタ３０及びトランジスタ４０を含む。
半導体基板１０は、例えばシリコン（Ｓｉ）基板である。尚、半導体基板１０には、Ｓｉ基板のほか、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）等の基板が用いられてもよい。
【００１１】
ビア２０は、例えば半導体基板１０を貫通するように設けられる。ビア２０は、ＴＳＶ等と称される。ビア２０には、各種導体材料、例えば銅（Ｃｕ）等の金属材料が用いられる。尚、ここでは図示を省略するが、ビア２０と半導体基板１０との界面には、酸化シリコン（ＳｉＯ）等の絶縁膜が設けられ、その絶縁膜によってビア２０と半導体基板１０とが絶縁される。また、ビア２０の平面（断面）形状は、図１に例示するような円形に限定されるものではない。
【００１２】
トランジスタ３０及びトランジスタ４０は、ビア２０の側方の方向Ｓに向かって並設される。トランジスタ４０が、トランジスタ３０よりも、ビア２０から離れた位置に配置される。トランジスタ３０及びトランジスタ４０は、例えばＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ（ＭＯＳトランジスタ）である。
【００１３】
トランジスタ３０は、半導体基板１０上に設けられたゲート電極３１と、その両側の半導体基板１０内に設けられたソース領域３２及びドレイン領域３３とを有する。トランジスタ３０は、そのチャネル方向（ゲート長方向）が、ビア２０の側方の方向Ｓ（トランジスタ３０，４０の並設方向）となるように、半導体基板１０に設けられる。
【００１４】
トランジスタ４０も同様に、半導体基板１０上に設けられたゲート電極４１と、その両側の半導体基板１０内に設けられたソース領域４２及びドレイン領域４３とを有する。トランジスタ４０は、そのチャネル方向（ゲート長方向）が、ビア２０の側方の方向Ｓ（トランジスタ３０，４０の並設方向）となるように、半導体基板１０に設けられる。
【００１５】
トランジスタ３０及びトランジスタ４０は、同じチャネル型を有する。即ち、トランジスタ３０及びトランジスタ４０は、共にｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳ）とされるか、又は共にｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳ）とされる。
【００１６】
半導体基板１０にシリコン基板を用いる場合、トランジスタ３０及びトランジスタ４０の、チャネル方向のシリコン基板の結晶面は、例えば（００１）面又は（１１０）面とされる。（００１）面は、ｎＭＯＳのキャリアである電子について、比較的高い移動度を得ることができ、（１１０）面は、ｐＭＯＳのキャリアである正孔について、比較的高い移動度を得ることができる。
【００１７】
ビア２０と、ビア２０からより近いトランジスタ３０との間には、半導体基板１０に所定の絶縁材料を用いて形成された応力緩和領域５１が設けられる。トランジスタ３０と、ビア２０からより遠いトランジスタ４０との間には、半導体基板１０に所定の絶縁材料を用いて形成された応力緩和領域５２が設けられる。ビア２０とトランジスタ３０との間に設けられる応力緩和領域５１は、トランジスタ３０とトランジスタ４０との間に設けられる応力緩和領域５２よりも、大きなサイズとされる。図１には一例として、方向Ｓにおける応力緩和領域５１の幅Ｗ１を、応力緩和領域５２の幅Ｗ２よりも大きくした半導体装置１を図示している。
【００１８】
応力緩和領域５１及び応力緩和領域５２は、半導体基板１０にビア２０が設けられることでトランジスタ３０及びトランジスタ４０に生じる応力を緩和する機能を有する。応力緩和領域５１及び応力緩和領域５２の、このようなビア２０に起因した応力を緩和する機能については後述する。
【００１９】
トランジスタ３０は、応力緩和領域５１及び応力緩和領域５２、並びに素子分離領域６１で画定される領域（活性領域）に設けられる。トランジスタ４０は、応力緩和領域５２及び素子分離領域６２で画定される領域（活性領域）に設けられる。
【００２０】
半導体装置１では、例えば、トランジスタ３０の周囲を囲むように設けられる素子分離領域のその一部が、応力緩和領域５１とされる。或いは、トランジスタ３０の周囲を囲むように設けられる素子分離領域のその一部と、更にその外側に所定の絶縁材料を用いて形成される絶縁領域とが、応力緩和領域５１とされる。
【００２１】
また、半導体装置１では、例えば、トランジスタ３０の周囲を囲む素子分離領域のその一部、及びトランジスタ４０の周囲を囲む素子分離領域のその一部が、応力緩和領域５２とされる。或いは、トランジスタ３０の周囲を囲む素子分離領域のその一部、及びトランジスタ４０の周囲を囲む素子分離領域のその一部と、更にそれらの間に所定の絶縁材料を用いて形成される絶縁領域とが、応力緩和領域５２とされる。
【００２２】
応力緩和領域５１及び応力緩和領域５２、並びに素子分離領域６１及び素子分離領域６２は、例えばＳＴＩ（Shallow Trench Isolation）法を用いて半導体基板１０に形成される。応力緩和領域５１及び応力緩和領域５２には、ＳｉＯ、窒化シリコン（ＳｉＮ）、炭素含有酸化シリコン（ＳｉＯＣ）、窒素含有炭化シリコン（ＳｉＣＮ）等、Ｓｉに酸素（Ｏ）、窒素（Ｎ）、炭素（Ｃ）等の元素が含まれる絶縁材料が用いられる。素子分離領域６１及び素子分離領域６２には、ＳｉＯ等の絶縁材料が用いられる。
【００２３】
尚、応力緩和領域５１及び応力緩和領域５２、並びに素子分離領域６１及び素子分離領域６２は、それらに用いる絶縁材料、及び半導体基板１０の材料によっては、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法を用いて半導体基板１０に形成されてもよい。
【００２４】
ここでは図示を省略するが、半導体装置１では、上記のようなトランジスタ３０，４０等が設けられた半導体基板１０上に、多層配線等の配線層が設けられる。ビア２０は、半導体基板１０を貫通し、半導体基板１０上に設けられる配線層内の所定の導体部（配線、ビア等）と接続される。
【００２５】
続いて、上記半導体装置１の応力緩和領域５１及び応力緩和領域５２による応力緩和機能について説明する。
そこで、まず、応力緩和領域５１及び応力緩和領域５２を設けていない半導体装置を例に、ビア２０に起因したトランジスタ３０及びトランジスタ４０の応力、並びにその応力のトランジスタ特性への影響について述べる。
【００２６】
図２は応力及びトランジスタ特性の説明図である。図２（Ａ）には、半導体装置の一例の要部平面を模式的に図示している。図２（Ｂ）には、トランジスタのビアからの距離と電流との関係を模式的に図示している。
【００２７】
図２（Ａ）に示す半導体装置１００は、周囲を素子分離領域６１で囲まれたトランジスタ３０と、周囲を素子分離領域６２で囲まれたトランジスタ４０とを含む。トランジスタ３０とトランジスタ４０とは、同じ構成とされる。このようなトランジスタ３０及びトランジスタ４０が、ビア２０の側方の方向Ｓに向かって、その方向Ｓを各々チャネル方向として、並設される。この半導体装置１００では、素子分離領域６１及び素子分離領域６２も同じ構成（幅及び深さ）とされる。また、上記のような応力緩和領域５１及び応力緩和領域５２は設けられない。半導体装置１００は、このような点で、上記半導体装置１と相違する。
【００２８】
トランジスタ３０には、その周囲の素子分離領域６１によって圧縮応力が生じ、素子分離領域６１のサイズが大きいほど、その圧縮応力は大きくなる。同様にトランジスタ４０には、その周囲の素子分離領域６２によって圧縮応力が生じ、素子分離領域６２のサイズが大きいほど、その圧縮応力は大きくなる。素子分離領域６１及び素子分離領域６２が同じ構成とされる場合、素子分離領域６１によってトランジスタ３０に生じる圧縮応力、及び素子分離領域６２によってトランジスタ４０に生じる圧縮応力は、同程度となる。
【００２９】
素子分離領域６１及びトランジスタ３０、並びに素子分離領域６２及びトランジスタ４０が設けられた半導体基板１０に、ビア２０が設けられる場合、ビア２０の周囲にはストレスが生じる。このストレスとしては、例えば、半導体基板１０へのビア２０の形成時に生じるストレス、ビア２０の形成後に半導体基板１０内に残留するストレスが挙げられる。このほか、半導体装置１００の製造時や動作時に付与される熱によるビア２０及び半導体基板１０の膨張及び収縮に伴うストレス等が挙げられる。
【００３０】
今、図２（Ａ）に示す半導体装置１００において、ビア２０から方向Ｓに生じるストレス１１０（太矢印）を考える。この場合、ビア２０からのストレス１１０と、トランジスタ３０のチャネル方向及びトランジスタ４０のチャネル方向とが同じになる。この時、トランジスタ３０のソース領域３２とドレイン領域３３との間のチャネル領域、及びトランジスタ４０のソース領域４２とドレイン領域４３との間のチャネル領域には、いずれも引っ張り応力が生じる。よりビア２０に近いトランジスタ３０のチャネル領域に生じる引っ張り応力の方が、よりビア２０から遠いトランジスタ４０のチャネル領域に生じる引っ張り応力よりも大きくなる。
【００３１】
トランジスタ（ｎＭＯＳ及びｐＭＯＳ）のビアからの距離と流れる電流との間には、図２（Ｂ）に示すような関係がある。ｎＭＯＳの場合は、ビアに近く、チャネル領域に生じる引っ張り応力が大きいものほど、流れる電流が大きくなる傾向がある。ｎＭＯＳは、キャリアである電子の移動度が、引っ張り応力によって大きくなり、圧縮応力によって小さくなるためである。一方、ｐＭＯＳの場合は、ビアに近く、チャネル領域に生じる引っ張り応力が大きいものほど、流れる電流が小さくなる傾向がある。ｐＭＯＳは、キャリアである正孔の移動度が、圧縮応力によって大きくなり、引っ張り応力によって小さくなるためである。
【００３２】
図２（Ａ）の配置では、トランジスタ３０及びトランジスタ４０が共にｎチャネル型（ｎＭＯＳ）であれば、図２（Ｂ）より、よりビア２０に近いトランジスタ３０に流れる電流が大きくなり、よりビア２０から遠いトランジスタ４０に流れる電流が小さくなる。逆に、トランジスタ３０及びトランジスタ４０が共にｐチャネル型（ｐＭＯＳ）であれば、図２（Ｂ）より、よりビア２０に近いトランジスタ３０に流れる電流が小さくなり、ビア２０からより遠いトランジスタ４０に流れる電流が大きくなる。
【００３３】
このように図２（Ａ）に示す半導体装置１００では、トランジスタ３０とトランジスタ４０とが同じ構成だとしても、半導体基板１０に設けられるビア２０からの距離の違い、それによる応力の違いにより、それらの特性にばらつきが生じる場合がある。
【００３４】
半導体装置１００において、トランジスタ３０及びトランジスタ４０をビア２０から十分に離して配置すれば、ビア２０に起因した引っ張り応力の影響を低減し、それらの特性のばらつきを抑制することは可能である。しかし、その場合、半導体装置１００では、半導体基板１０のビア２０付近にはトランジスタが配置できない領域が生じ、トランジスタが配置可能な領域（素子有効エリア）が減るため、高集積化が阻害されてしまう、というエリアペナルティの問題が生じる。
【００３５】
一方、上記図１に示した半導体装置１では、ビア２０と、よりビア２０に近いトランジスタ３０との間に、幅Ｗ１の応力緩和領域５１を設け、トランジスタ３０と、よりビア２０から遠いトランジスタ４０との間に、より狭い幅Ｗ２の応力緩和領域５２を設ける。
【００３６】
半導体装置１において、応力緩和領域５１は、トランジスタ３０を画定する素子分離領域の一部として機能し、応力緩和領域５２は、トランジスタ３０及びトランジスタ４０を画定する素子分離領域の一部として機能する。
【００３７】
応力緩和領域５１の幅Ｗ１及び応力緩和領域５２の幅Ｗ２を広げることで、トランジスタ３０に生じる圧縮応力、及びトランジスタ４０に生じる圧縮応力は大きくなる。この場合、より広い幅Ｗ１の応力緩和領域５１を設けるトランジスタ３０の方が、より狭い幅Ｗ２の応力緩和領域５２を設けるトランジスタ４０よりも、圧縮応力の増大効果は大きくなる。
【００３８】
それぞれ所定のサイズで応力緩和領域５１及び応力緩和領域５２を設けることで、ビア２０に起因してトランジスタ３０及びトランジスタ４０に生じる引っ張り応力を緩和する。この場合、圧縮応力の増大効果が大きいトランジスタ３０の方が、トランジスタ４０よりも、引っ張り応力の緩和効果は大きくなる。
【００３９】
ここで、図３は第１の実施の形態に係るｎＭＯＳの応力緩和領域幅と電流との関係の一例を示す図である。
図３には、半導体基板（上記半導体基板１０に相当）に設けられたｎＭＯＳ（上記トランジスタ３０，４０に相当）の、ビア（上記ビア２０に相当）からの距離ｄを変化させた時の、応力緩和領域幅（上記応力緩和領域５１，５２の幅Ｗ１，Ｗ２に相当）と電流との関係のシミュレーション結果の一例を示している。図３には、ビアが無い時のシミュレーション結果の一例を併せて示している。距離ｄは、ビア端とｎＭＯＳのチャネル領域中心との間の距離で定義している。ここでは距離ｄを、３μｍ、５μｍ、１０μｍ、１５μｍとしている。ｎＭＯＳは６５ｎｍプロセスのトランジスタ、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄは１．２Ｖとしている。
【００４０】
ｎＭＯＳでは、図３に示すように、ビアからの距離ｄがいずれの場合も、応力緩和領域幅の増大に伴い、流れる電流が減少する傾向がある。応力緩和領域幅の増大に伴う電流の減少傾向は、ビアからの距離ｄが近い場合ほど顕著になる。そして、ｎＭＯＳでは、例えば図３に鎖線で示すように、ビアからの距離ｄが異なっても、互いの応力緩和領域幅をそれぞれ適切に設定すれば、流れる電流を同じにすることができる条件が存在することが分かる。
【００４１】
また、図４は第１の実施の形態に係るｐＭＯＳの応力緩和領域幅と電流との関係の一例を示す図である。
図４には、半導体基板（上記半導体基板１０に相当）に設けられたｐＭＯＳ（上記トランジスタ３０，４０に相当）の、ビア（上記ビア２０に相当）からの距離をｄ１，ｄ２（＞ｄ１）とした時の、応力緩和領域幅（上記応力緩和領域５１，５２の幅Ｗ１，Ｗ２に相当）と電流との関係の一例を示している。図４には、ビアが無い時の関係の一例を併せて示している。距離ｄ１，ｄ２は、ビア端とｐＭＯＳのチャネル領域中心との間の距離で定義される。
【００４２】
ｐＭＯＳでは、図４に示すように、ビアからの距離がｄ１，ｄ２のいずれの場合も、応力緩和領域幅の増大に伴い、流れる電流が増大する傾向がある。上記ｎＭＯＳの場合と同様に、ビアから異なる距離ｄ１，ｄ２のｐＭＯＳでも、例えば図４に鎖線で示すように、互いの応力緩和領域幅をそれぞれ適切に設定すれば、流れる電流を同じにすることができる条件が存在することが分かる。
【００４３】
この図３及び図４のような知見に基づき、上記半導体装置１において、ビア２０からのトランジスタ３０の距離、及びビア２０からのトランジスタ４０の距離、並びに、応力緩和領域５１の幅Ｗ１、及び応力緩和領域５２の幅Ｗ２を適切に設定する。
【００４４】
即ち、よりビア２０に近く、ビア２０に起因した引っ張り応力の影響が比較的大きくなるトランジスタ３０に対しては、ビア２０との間に、より広い幅Ｗ１の応力緩和領域５１を設ける。より広い幅Ｗ１の応力緩和領域５１による比較的大きな圧縮応力の増大効果により、ビア２０に起因してトランジスタ３０に生じる引っ張り応力について、比較的大きな緩和効果を得る。
【００４５】
一方、よりビア２０から遠く、ビア２０に起因した引っ張り応力の影響が比較的小さいトランジスタ４０に対しては、トランジスタ３０との間に、より狭い幅Ｗ２の応力緩和領域５２を設ける。より狭い幅Ｗ２の応力緩和領域５２による比較的小さな圧縮応力の増大効果により、ビア２０に起因してトランジスタ４０に生じる引っ張り応力について、比較的小さな緩和効果を得る。
【００４６】
半導体装置１では、このようにしてビア２０からのトランジスタ３０及びトランジスタ４０の距離、並びに応力緩和領域５１の幅Ｗ１及び応力緩和領域５２の幅Ｗ２を適切に設定し、圧縮応力の増大効果及び引っ張り応力の緩和効果を調整する。それにより、トランジスタ３０及びトランジスタ４０を、共にｎＭＯＳとする場合でも、ｐＭＯＳとする場合でも、それらトランジスタ３０及びトランジスタ４０の、互いの特性（流れる電流）の均一化を図る。
【００４７】
半導体装置１では、トランジスタ３０及びトランジスタ４０を、それらの特性のばらつきを抑制するために、ビア２０から十分に離して配置することを要しない。応力緩和領域５１の幅Ｗ１及び応力緩和領域５２の幅Ｗ２をそれぞれ調整することで、トランジスタ３０及びトランジスタ４０をビア２０に近付けて配置しても、それらの特性のばらつきを抑制することができる。従って、前述のような素子有効エリア減少のエリアペナルティを改善することができる。
【００４８】
図５はエリアペナルティの説明図である。
図５（Ａ）及び図５（Ｂ）には、ビア２０（ここでは一例として４つ）が設けられた半導体基板１０の要部平面を模式的に図示している。図５（Ａ）は、応力緩和領域（上記応力緩和領域５１，５２）を設けない上記図２（Ａ）のような構成を採用した場合のエリアペナルティ２００の説明図である。図５（Ａ）において、エリアペナルティ２００の外側が素子有効エリア２０１となる。また、図５（Ｂ）は、応力緩和領域（上記応力緩和領域５１，５２）を設ける上記図１のような構成を採用した場合のエリアペナルティ２１０の説明図である。図５（Ｂ）において、エリアペナルティ２１０の外側が素子有効エリア２１１となる。
【００４９】
所定の幅の応力緩和領域を設け、トランジスタ群をビア２０に近付けて配置することで、図５（Ｂ）に示すように、エリアペナルティ２１０を、図５（Ａ）に示すエリアペナルティ２００（図５（Ｂ）には点線で図示）に比べて、縮小することができる。例えば、２０μｍのエリアペナルティ２００を、１０μｍのエリアペナルティ２１０に縮小すると、ビア２０が直径１０μｍ、ピッチ７５μｍである場合、素子有効エリア２１１を、素子有効エリア２０１に比べて、約３０％増大させることが可能になる。
【００５０】
ところで、上記半導体装置１に設ける幅Ｗ１の応力緩和領域５１及び幅Ｗ２の応力緩和領域５２は、半導体基板１０に、例えば同じ深さで設けることができる。
図６は第１の実施の形態に係る半導体装置の第１の例を示す図である。図６には、第１の実施の形態に係る半導体装置の第１の例の要部断面を模式的に図示している。尚、図６は、図１のＬ１−Ｌ１断面模式図である。
【００５１】
図６には、半導体基板１０に、幅Ｗ１で深さＤの応力緩和領域５１と、より狭い幅Ｗ２で同じ深さＤの応力緩和領域５２とを設けた半導体装置１を例示している。半導体基板１０に設けられたビア２０と、そこから所定の距離に設けられたトランジスタ３０との間に、幅Ｗ１で深さＤの応力緩和領域５１が設けられる。トランジスタ３０と、よりビア２０から遠いトランジスタ４０との間に、より狭い幅Ｗ２で同じ深さＤの応力緩和領域５２が設けられる。
【００５２】
トランジスタ３０は、半導体基板１０の、応力緩和領域５１及び応力緩和領域５２を含む素子分離領域内の活性領域に形成された、所定の導電型のウェル領域３４に設けられる。ウェル領域３４の半導体基板１０上にゲート絶縁膜３５を介してゲート電極３１が設けられ、その両側の半導体基板１０内にソース領域３２及びドレイン領域３３が設けられる。
【００５３】
トランジスタ４０も同様に、半導体基板１０の、応力緩和領域５２を含む素子分離領域内の活性領域に形成された、所定の導電型のウェル領域４４に設けられる。ウェル領域４４の半導体基板１０上にゲート絶縁膜４５を介してゲート電極４１が設けられ、その両側の半導体基板１０内にソース領域４２及びドレイン領域４３が設けられる。
【００５４】
図６に示すように、応力緩和領域５１及び応力緩和領域５２は、同じ深さＤとすることができる。例えば、半導体基板１０内の、応力緩和領域５１及び応力緩和領域５２を含む素子分離領域の深さを、一定とする。同じ深さＤの応力緩和領域５１及び応力緩和領域５２でも、互いの幅Ｗ１及び幅Ｗ２によって圧縮応力の増大効果及び引っ張り応力の緩和効果を調整し、トランジスタ３０及びトランジスタ４０の特性の均一化を図ることができる。
【００５５】
応力緩和領域５１及び応力緩和領域５２は、異なる深さとすることもできる。
図７は第１の実施の形態に係る半導体装置の第２の例を示す図である。図７には、第１の実施の形態に係る半導体装置の第２の例の要部断面を模式的に図示している。尚、図７は、図１のＬ１−Ｌ１断面模式図である。
【００５６】
例えば図７に示すように、幅Ｗ１の応力緩和領域５１は、より深い深さＤ１とし、幅Ｗ２の応力緩和領域５２は、応力緩和領域５１よりも浅い深さＤ２としてもよい。例えば、半導体基板１０内の、応力緩和領域５１及び応力緩和領域５２を含む素子分離領域の深さを、ビア２０から遠ざかるに従って浅くする。その他の構成は、上記図６と同様である。
【００５７】
このように、幅Ｗ１で深さＤ１の応力緩和領域５１と、より狭い幅Ｗ２でより浅い深さＤ２の応力緩和領域５２とによって、圧縮応力の増大効果及び引っ張り応力の緩和効果を調整し、トランジスタ３０及びトランジスタ４０の特性の均一化を図ることもできる。
【００５８】
また、以上の説明では、応力緩和領域５１の幅Ｗ１及び応力緩和領域５２の幅Ｗ２を異ならせる場合を例示したが、幅Ｗ１及び幅Ｗ２は同じとし、深さを異ならせることで、上記同様の効果を得ることもできる。
【００５９】
図８は第１の実施の形態に係る半導体装置の第３の例を示す図である。図８（Ａ）には、第１の実施の形態に係る半導体装置の第３の例の要部平面を模式的に図示している。
図８（Ｂ）には、第１の実施の形態に係る半導体装置の第３の例の要部断面を模式的に図示している。尚、図８（Ｂ）は、図８（Ａ）のＬ２−Ｌ２断面模式図である。
【００６０】
例えば図８（Ａ）及び図８（Ｂ）に示すように、半導体基板１０に設けられたビア２０と、そこから所定の距離に設けられたトランジスタ３０との間には、幅Ｗで深さＤ１の応力緩和領域５１を設ける。トランジスタ３０と、よりビア２０から遠いトランジスタ４０との間には、同じ幅Ｗでより浅い深さＤ２の応力緩和領域５２を設ける。その他の構成は、上記図６及び図７と同様である。
【００６１】
このように、同じ幅Ｗで異なる深さＤ１及び深さＤ２の応力緩和領域５１及び応力緩和領域５２により、圧縮応力の増大効果及び引っ張り応力の緩和効果を調整し、トランジスタ３０及びトランジスタ４０の特性の均一化を図ってもよい。
【００６２】
以上、第１の実施の形態で述べたような構成及び手法によれば、トランジスタ３０及びトランジスタ４０の特性のばらつきが抑制された、高性能の半導体装置１が実現される。また、半導体基板１０の素子有効エリアの拡大により、半導体装置１の高集積（高密度）化、又は小型化が実現される。
【００６３】
次に、第２の実施の形態について説明する。
図９及び図１０は第２の実施の形態に係る半導体装置の一例を示す図である。図９には、第２の実施の形態に係る半導体装置の一例の要部平面を模式的に図示し、図１０には、第２の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。尚、図１０は、図９のＬ３−Ｌ３断面模式図である。
【００６４】
図９及び図１０に示す半導体装置１ａは、半導体基板１０及びビア２０、並びにＣＭＯＳ（Complementary MOS）群、ここでは一例として３つのＣＭＯＳ７０、ＣＭＯＳ８０及びＣＭＯＳ９０を含む。ＣＭＯＳ７０、ＣＭＯＳ８０及びＣＭＯＳ９０は、ビア２０の側方の方向Ｓに向かって並設される。
【００６５】
ＣＭＯＳ７０は、ｎＭＯＳ７０Ａ及びｐＭＯＳ７０Ｂを有する。ｎＭＯＳ７０ＡとｐＭＯＳ７０Ｂとは、平面視で方向Ｓと直交する方向Ｔに並設される。ｎＭＯＳ７０Ａは、半導体基板１０に形成されたｐ型のウェル領域７１（図１０）に形成される。ｎＭＯＳ７０Ａは、半導体基板１０上にゲート絶縁膜７２（図１０）を介して設けられたゲート電極７３と、その両側の半導体基板１０内に設けられたｎ型のソース領域７４及びドレイン領域７５とを有する。ｐＭＯＳ７０Ｂは、半導体基板１０に形成されたｎ型のウェル領域（図示せず）に形成される。ｐＭＯＳ７０Ｂは、半導体基板１０上にゲート絶縁膜（図示せず）を介して設けられたゲート電極７３と、その両側の半導体基板１０内に設けられたｐ型のソース領域７６及びドレイン領域７７とを有する。ｎＭＯＳ７０ＡとｐＭＯＳ７０Ｂとは、共通のゲート電極７３を有する。
【００６６】
ＣＭＯＳ８０は、ｎＭＯＳ８０Ａ及びｐＭＯＳ８０Ｂを有する。ｎＭＯＳ８０ＡとｐＭＯＳ８０Ｂとは、平面視で方向Ｓと直交する方向Ｔに並設される。ｎＭＯＳ８０Ａは、半導体基板１０に形成されたｐ型のウェル領域８１（図１０）に形成される。ｎＭＯＳ８０Ａは、半導体基板１０上にゲート絶縁膜８２（図１０）を介して設けられたゲート電極８３と、その両側の半導体基板１０内に設けられたｎ型のソース領域８４及びドレイン領域８５とを有する。ｐＭＯＳ８０Ｂは、半導体基板１０に形成されたｎ型のウェル領域（図示せず）に形成される。ｐＭＯＳ８０Ｂは、半導体基板１０上にゲート絶縁膜（図示せず）を介して設けられた、ｎＭＯＳ７０Ａと共通のゲート電極８３と、その両側の半導体基板１０内に設けられたｐ型のソース領域８６及びドレイン領域８７とを有する。
【００６７】
ＣＭＯＳ９０は、ｎＭＯＳ９０Ａ及びｐＭＯＳ９０Ｂを有する。ｎＭＯＳ９０ＡとｐＭＯＳ９０Ｂとは、平面視で方向Ｓと直交する方向Ｔに並設される。ｎＭＯＳ９０Ａは、半導体基板１０に形成されたｐ型のウェル領域９１（図１０）に形成される。ｎＭＯＳ９０Ａは、半導体基板１０上にゲート絶縁膜９２（図１０）を介して設けられたゲート電極９３と、その両側の半導体基板１０内に設けられたｎ型のソース領域９４及びドレイン領域９５とを有する。ｐＭＯＳ９０Ｂは、半導体基板１０に形成されたｎ型のウェル領域（図示せず）に形成される。ｐＭＯＳ９０Ｂは、半導体基板１０上にゲート絶縁膜（図示せず）を介して設けられた、ｎＭＯＳ９０Ａと共通のゲート電極９３と、その両側の半導体基板１０内に設けられたｐ型のソース領域９６及びドレイン領域９７とを有する。
【００６８】
ＣＭＯＳ７０のｎＭＯＳ７０Ａ及びｐＭＯＳ７０Ｂ、ＣＭＯＳ８０のｎＭＯＳ８０Ａ及びｐＭＯＳ８０Ｂ、ＣＭＯＳ９０のｎＭＯＳ９０Ａ及びｐＭＯＳ９０Ｂは、いずれも方向Ｓをチャネル方向（ゲート長方向）とする。
【００６９】
半導体基板１０にシリコン基板を用いる場合、チャネル方向のシリコン基板の結晶面は、（００１）面又は（１１０）面、例えばｐＭＯＳについて比較的高いキャリア移動度が得られる（１１０）面とされる。
【００７０】
ＣＭＯＳ７０は、ＳＴＩ法等で半導体基板１０に形成される素子分離領域６３によって画定された領域に設けられる。ビア２０とＣＭＯＳ７０との間の、素子分離領域６３の一部６３ａが、応力緩和領域５３として機能する。
【００７１】
ＣＭＯＳ８０は、ＳＴＩ法等で半導体基板１０に形成される素子分離領域６４によって画定された領域に設けられる。ＣＭＯＳ７０とＣＭＯＳ８０との間の、素子分離領域６３の一部６３ｂ、及び素子分離領域６４の一部６４ａが、応力緩和領域５４として機能する。
【００７２】
ＣＭＯＳ９０は、ＳＴＩ法等で半導体基板１０に形成される素子分離領域６５によって画定された領域に設けられる。ＣＭＯＳ８０とＣＭＯＳ９０との間の、素子分離領域６４の一部６４ｂ、及び素子分離領域６５の一部６５ａが、応力緩和領域５５として機能する。
【００７３】
素子分離領域６３、素子分離領域６４及び素子分離領域６５には、ＳｉＯ等の絶縁材料が用いられる。
素子分離領域６３、素子分離領域６４及び素子分離領域６５は、図９及び図１０に示すように互いに分離して形成されるもののほか、連続して形成されるもの（一体の素子分離領域）であってもよい。
【００７４】
ビア２０とＣＭＯＳ７０との間の応力緩和領域５３は、ＣＭＯＳ７０とＣＭＯＳ８０との間の応力緩和領域５４よりも幅広に設定され、その応力緩和領域５４は、ＣＭＯＳ８０とＣＭＯＳ９０との間の応力緩和領域５５よりも幅広に設定される。
【００７５】
図９及び図１０の例では、応力緩和領域５３となる素子分離領域６３の一部６３ａの幅Ｗａが、応力緩和領域５４となる素子分離領域６３の一部６３ｂの幅Ｗｂと素子分離領域６４の一部６４ａの幅Ｗｃとの和よりも大きくなるように設定される（Ｗａ＞Ｗｂ＋Ｗｃ）。更に、その和（Ｗｂ＋Ｗｃ）が、応力緩和領域５５となる素子分離領域６４の一部６４ｂの幅Ｗｄと素子分離領域６５の一部６５ａの幅Ｗｅとの和よりも大きくなるように設定される（Ｗｂ＋Ｗｃ＞Ｗｄ＋Ｗｅ）。
【００７６】
図９及び図１０の例では、応力緩和領域５３、応力緩和領域５４及び応力緩和領域５５は、一定の深さＤに設定される。
上記構成を有する半導体装置１ａについて更に説明する。
【００７７】
上記図２（Ａ）及び図２（Ｂ）について述べたように、応力緩和領域を設けないｎＭＯＳでは、ビアに接近するほど、ビアに起因した方向Ｓのストレスの影響が大きくなり、チャネル領域に対する引っ張り応力の寄与が大きくなるため、流れる電流が増大する。一方、応力緩和領域を設けないｐＭＯＳでは、ビアに接近するほど、ビアに起因したストレスの影響が大きくなり、チャネル領域に対する素子分離領域の圧縮応力の寄与が小さくなるため、流れる電流が減少する。そのため、方向Ｓと直交する方向ＴにｎＭＯＳとｐＭＯＳが並設されるような配置のＣＭＯＳは、ビアに近付けるほど、ｎＭＯＳとｐＭＯＳとの間の電流差が大きくなる。
【００７８】
これに対し、上記半導体装置１ａでは、ビア２０とそれに最も近いＣＭＯＳ７０との間に、比較的幅広の応力緩和領域５３を設ける。それによる圧縮応力の増大効果により、ｎＭＯＳ７０Ａについてはそのチャネル領域に対する引っ張り応力の寄与を小さくして電流の減少を図り、ｐＭＯＳ７０Ｂについてはそのチャネル領域に対する圧縮応力の寄与を大きくして電流の増大を図る。これにより、ｎＭＯＳ７０ＡとｐＭＯＳ７０Ｂとの間の電流差が低減される。
【００７９】
ＣＭＯＳ８０及びＣＭＯＳ９０についても同様である。即ち、ＣＭＯＳ８０では、それとＣＭＯＳ７０との間に設けられる応力緩和領域５４により、ｎＭＯＳ８０Ａについて電流の減少を図り、ｐＭＯＳ８０Ｂについて電流の増大を図る。これにより、ｎＭＯＳ８０ＡとｐＭＯＳ８０Ｂとの間の電流差が低減される。ＣＭＯＳ９０では、それとＣＭＯＳ８０との間に設けられる応力緩和領域５５により、ｎＭＯＳ９０Ａについて電流の減少を図り、ｐＭＯＳ９０Ｂについて電流の増大を図る。これにより、ｎＭＯＳ９０ＡとｐＭＯＳ９０Ｂとの間の電流差が低減される。
【００８０】
また、上記第１の実施の形態で述べた例に従い、応力緩和領域５３、応力緩和領域５４及び応力緩和領域５５のサイズ（この例では幅）を適切に設定する。これにより、ビア２０から方向Ｓに並設されるｎＭＯＳ７０Ａ、ｎＭＯＳ８０Ａ及びｎＭＯＳ９０Ａについて、それらに流れる電流の均一化が図られる。ビア２０から方向Ｓに並設されるｐＭＯＳ７０Ｂ、ｐＭＯＳ８０Ｂ及びｐＭＯＳ９０Ｂについて、それらに流れる電流の均一化が図られる。
【００８１】
図１１は第２の実施の形態に係る半導体装置のトランジスタ特性の一例を示す図である。
図１１には、半導体基板に設けられたｎＭＯＳ及びｐＭＯＳの、ビアからの距離と電流との関係のシミュレーション結果の一例を示している。ｎＭＯＳ及びｐＭＯＳの、ビアからの距離は、ビア端とｎＭＯＳ及びｐＭＯＳのチャネル領域中心との間の距離で定義している。図１１には、素子分離領域幅を０．５μｍで一定としたｎＭＯＳ及びｐＭＯＳの、ビアからの距離と、電流との関係を、点線で図示している。素子分離領域幅（応力緩和領域幅）を０．１μｍから５μｍの範囲で最適化したｎＭＯＳ及びｐＭＯＳの、ビアからの距離と、電流との関係を、実線で図示している。また、図１１には比較のため、ビアが無い時のｎＭＯＳ及びｐＭＯＳの電流を併せて図示している。ｎＭＯＳ及びｐＭＯＳは６５ｎｍプロセスのトランジスタ、ｎＭＯＳのゲート電圧Ｖｇ及びドレイン電圧Ｖｄは１．２Ｖ、ｐＭＯＳのゲート電圧Ｖｇ及びドレイン電圧Ｖｄは−１．２Ｖとしている。
【００８２】
図１１に示すように、素子分離領域幅が一定のｎＭＯＳは、ビアからの距離の増大に伴い、電流が減少する傾向がある。素子分離領域幅をビアからの距離に基づき変化させ、ビアとの間に所定の幅の応力緩和領域を設定したｎＭＯＳ（上記ｎＭＯＳ７０Ａ，８０Ａ，９０Ａに相当）では、素子分離領域幅が一定のｎＭＯＳに比べ、電流が減少する。
【００８３】
一方、図１１に示すように、素子分離領域幅が一定のｐＭＯＳは、ビアからの距離の増大に伴い、電流が増大する傾向がある。素子分離領域幅をビアからの距離に基づき変化させ、ビアとの間に所定の幅の応力緩和領域を設定したｐＭＯＳ（上記ｐＭＯＳ７０Ｂ，８０Ｂ，９０Ｂに相当）では、素子分離領域幅が一定のｐＭＯＳに比べ、電流が増大する。
【００８４】
応力緩和領域を設定することで、ｎＭＯＳとｐＭＯＳとの間の電流差の低減が図られる。例えば、ビアからの距離が１０μｍのｎＭＯＳ及びｐＭＯＳの場合、応力緩和領域を設定すると、応力緩和領域を設定しない、素子分離領域幅が一定のものに比べて、ｎＭＯＳとｐＭＯＳとの間の電流差Ｘを約５１％低減することができる。
【００８５】
半導体基板１０にシリコン基板を用いる場合、チャネル方向のシリコン基板の結晶面を、ｐＭＯＳについて比較的高いキャリア移動度が得られる（１１０）面とすると、ｐＭＯＳの電流を高め、ｎＭＯＳとの電流差の低減を図ることができる。
【００８６】
また、ビアからの距離１０μｍを、ＣＭＯＳを構成するｎＭＯＳ及びｐＭＯＳの、ビア（直径１０μｍ、ピッチ７５μｍ）の周囲のエリアペナルティとした時には、素子有効エリアを約３０％増大させることができる（図５）。
【００８７】
上記半導体装置１ａによれば、応力緩和領域５３，５４，５５を設けることで、ＣＭＯＳ７０のｎＭＯＳ７０ＡとｐＭＯＳ７０Ｂ、ＣＭＯＳ８０のｎＭＯＳ８０ＡとｐＭＯＳ８０Ｂ、及びＣＭＯＳ９０のｎＭＯＳ９０ＡとｐＭＯＳ９０Ｂの間の電流差が低減される。更に、応力緩和領域５３，５４，５５を設けることで、ｎＭＯＳ７０Ａ、ｎＭＯＳ８０Ａ及びｎＭＯＳ９０Ａの電流の均一化、並びにｐＭＯＳ７０Ｂ、ｐＭＯＳ８０Ｂ及びｐＭＯＳ９０Ｂの電流の均一化が図られる。
【００８８】
尚、以上の説明では、応力緩和領域５３、応力緩和領域５４及び応力緩和領域５５を一定の深さＤとする場合を例示したが、それらの深さを異ならせることもできる。
図１２は第２の実施の形態に係る半導体装置の別例を示す図である。図１２には、第２の実施の形態に係る半導体装置の別例の要部断面を模式的に図示している。
【００８９】
例えば図１２に示すように、ＣＭＯＳ７０の素子分離領域６３を深さＤ１とし、ＣＭＯＳ８０の素子分離領域６４を、より浅い深さＤ２とし、ＣＭＯＳ９０の素子分離領域６５を、更に浅い深さＤ３とする。これにより、応力緩和領域５３となる素子分離領域６３の一部６３ａ（幅Ｗａ）に対し、応力緩和領域５４となる素子分離領域６３の一部６３ｂ（幅Ｗｂ）と素子分離領域６４の一部６４ａ（幅Ｗｃ）とを合わせたサイズ（体積）が、より小さくなる。また、それよりも、応力緩和領域５５となる素子分離領域６４の一部６４ｂ（幅Ｗｄ）と素子分離領域６５の一部６５ａ（幅Ｗｅ）とを合わせたサイズ（体積）が、更に小さくなる。
【００９０】
この図１２に示すような構成としても、圧縮応力及び引っ張り応力を調整し、各ＣＭＯＳ７０，８０，９０のｎＭＯＳ−ｐＭＯＳ間電流差の低減、ＣＭＯＳ７０，８０，９０のｎＭＯＳ電流の均一化、ｐＭＯＳ電流の均一化を図ることができる。
【００９１】
尚、素子分離領域６３の一部６３ｂ（幅Ｗｂ）を深さＤ２とし、素子分離領域６４の一部６４ｂ（幅Ｗｄ）を深さＤ３としてもよい。この場合も同様の効果を得ることができる。
【００９２】
以上、第２の実施の形態で述べたような構成及び手法によれば、ＣＭＯＳ７０、ＣＭＯＳ８０及びＣＭＯＳ９０の特性のばらつきが抑制された、高性能の半導体装置１ａが実現される。また、半導体基板１０の素子有効エリアの拡大により、半導体装置１ａの高集積（高密度）化、又は小型化が実現される。
【００９３】
次に、第３の実施の形態について説明する。
図１３及び図１４は第３の実施の形態に係る半導体装置の一例を示す図である。図１３には、第３の実施の形態に係る半導体装置の一例の要部平面を模式的に図示し、図１４には、第３の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。尚、図１４は、図１３のＬ４−Ｌ４断面模式図である。
【００９４】
図１３及び図１４に示す半導体装置１ｂは、応力緩和領域が、素子分離領域の一部と、所定の絶縁材料が用いられた絶縁領域とを含む構成を有する点で、上記第２の実施の形態で述べた半導体装置１ａと相違する。
【００９５】
即ち、図１３及び図１４に示す半導体装置１ｂでは、ＣＭＯＳ７０を囲む素子分離領域６３の一部６３ａ、及びその一部６３ａとビア２０との間に設けられた絶縁領域６６が、応力緩和領域５３として機能する。
【００９６】
ＣＭＯＳ７０を囲む素子分離領域６３の一部６３ｂ、ＣＭＯＳ８０を囲む素子分離領域６４の一部６４ａ、及びそれらの間に設けられた絶縁領域６７が、応力緩和領域５４として機能する。
【００９７】
ＣＭＯＳ８０を囲む素子分離領域６４の一部６４ｂ、ＣＭＯＳ９０を囲む素子分離領域６５の一部６５ａ、及びそれらの間に設けられた絶縁領域６８が、応力緩和領域５５として機能する。
【００９８】
応力緩和領域５３は、応力緩和領域５４よりも幅広に設定され、応力緩和領域５４は、応力緩和領域５５よりも幅広に設定される。即ち、素子分離領域６３の一部６３ａと絶縁領域６６の幅の和が、素子分離領域６３の一部６３ｂ、素子分離領域６４の一部６４ａ及び絶縁領域６７の幅の和よりも大きくなるように設定される。素子分離領域６３の一部６３ｂ、素子分離領域６４の一部６４ａ及び絶縁領域６７の幅の和が、素子分離領域６４の一部６４ｂ、素子分離領域６５の一部６５ａ及び絶縁領域６８の幅の和よりも大きくなるように設定される。
【００９９】
絶縁領域６６、絶縁領域６７及び絶縁領域６８、並びに素子分離領域６３、素子分離領域６４及び素子分離領域６５は、図１３及び図１４に示すように分離して形成されたもののほか、連続して形成されたものであってもよい。
【０１００】
素子分離領域６３、素子分離領域６４及び素子分離領域６５は、互いの深さを異ならせてもよい。絶縁領域６６、絶縁領域６７及び絶縁領域６８は、例えば図１４に示すように、それぞれ素子分離領域６３、素子分離領域６４及び素子分離領域６５と同じ深さで設けられる。絶縁領域６６、絶縁領域６７及び絶縁領域６８は、それぞれ素子分離領域６３、素子分離領域６４及び素子分離領域６５と異なる深さで設けられてもよい。絶縁領域６６、絶縁領域６７及び絶縁領域６８は、互いの深さを異ならせてもよい。
【０１０１】
絶縁領域６６、絶縁領域６７及び絶縁領域６８は、例えばＳＴＩ法を用いて半導体基板１０に形成される。例えば、絶縁領域６６、絶縁領域６７及び絶縁領域６８は、素子分離領域６３、素子分離領域６４及び素子分離領域６５と同時に形成することができる。このほか、素子分離領域６３、素子分離領域６４及び素子分離領域６５の形成に続けて、絶縁領域６６、絶縁領域６７及び絶縁領域６８を形成することもできる。或いは、絶縁領域６６、絶縁領域６７及び絶縁領域６８の形成に続けて、素子分離領域６３、素子分離領域６４及び素子分離領域６５を形成することもできる。
【０１０２】
素子分離領域６３、素子分離領域６４及び素子分離領域６５には、ＳｉＯ等の絶縁材料が用いられる。絶縁領域６６、絶縁領域６７及び絶縁領域６８には、ＳｉＯ、ＳｉＮ、ＳｉＯＣ、ＳｉＣＮ等、ＳｉにＯ、Ｎ、Ｃ等の元素が含まれる絶縁材料が用いられる。
【０１０３】
上記構成を有する半導体装置１ｂでも、上記第２の実施の形態で述べた半導体装置１ａと同様に、素子分離領域６３の一部６３ａ及び絶縁領域６６を含む応力緩和領域５３により、ＣＭＯＳ７０のｎＭＯＳ７０ＡとｐＭＯＳ７０Ｂとの間の電流差が低減される。素子分離領域６３の一部６３ｂ、素子分離領域６４の一部６４ａ及び絶縁領域６７を含む応力緩和領域５４により、ＣＭＯＳ８０のｎＭＯＳ８０ＡとｐＭＯＳ８０Ｂとの間の電流差が低減される。素子分離領域６４の一部６４ｂ、素子分離領域６５の一部６５ａ及び絶縁領域６８を含む応力緩和領域５５により、ＣＭＯＳ９０のｎＭＯＳ９０ＡとｐＭＯＳ９０Ｂとの間の電流差が低減される。
【０１０４】
更に、これらの応力緩和領域５３、応力緩和領域５４及び応力緩和領域５５により、ｎＭＯＳ７０Ａ、ｎＭＯＳ８０Ａ及びｎＭＯＳ９０Ａの電流の均一化、並びにｐＭＯＳ７０Ｂ、ｐＭＯＳ８０Ｂ及びｐＭＯＳ９０Ｂの電流の均一化が図られる。
【０１０５】
また、半導体装置１ｂでは、応力緩和領域５３に含まれる素子分離領域６３（その一部６３ａ）と絶縁領域６６とに、異なる材料を用いることができる。応力緩和領域５４に含まれる素子分離領域６３及び素子分離領域６４（それらの一部６３ｂ，６４ａ）と絶縁領域６７とに、異なる材料を用いることができる。応力緩和領域５５に含まれる素子分離領域６４及び素子分離領域６５（それらの一部６４ｂ，６５ａ）と絶縁領域６８とに、異なる材料を用いることができる。
【０１０６】
従って、絶縁領域６６、絶縁領域６７及び絶縁領域６８の材料選択により、応力緩和領域５３、応力緩和領域５４及び応力緩和領域５５を単種の材料（例えばＳｉＯ）とした場合とは異なる圧縮応力の増大効果及び引っ張り応力の緩和効果を得ることも可能になる。これにより、圧縮応力及び引っ張り応力を適切に調整し、各ＣＭＯＳ７０，８０，９０のｎＭＯＳ−ｐＭＯＳ間電流差の更なる低減、ＣＭＯＳ７０，８０，９０のｎＭＯＳ電流、ｐＭＯＳ電流の更なる均一化を図ることも可能になる。
【０１０７】
以上、第３の実施の形態で述べたような構成及び手法によれば、ＣＭＯＳ７０、ＣＭＯＳ８０及びＣＭＯＳ９０の特性のばらつきが抑制された、高性能の半導体装置１ｂが実現される。また、半導体基板１０の素子有効エリアの拡大により、半導体装置１ｂの高集積（高密度）化、又は小型化が実現される。
【０１０８】
次に、第４の実施の形態について説明する。
図１５は第４の実施の形態に係る半導体装置の一例を示す図である。図１５には、第４の実施の形態に係る半導体装置の一例の要部平面を模式的に図示している。
【０１０９】
図１５に示す半導体装置１ｃは、上記第２の実施の形態で述べた半導体装置１ａに対し、素子分離領域６３、素子分離領域６４及び素子分離領域６５の方向Ｔの幅を更に調整した構成を有する。半導体装置１ｃは、このような点で、上記半導体装置１ａと相違する。半導体装置１ｃのこの他の構成（及びその変更）は、上記半導体装置１ａと同様とすることができる。
【０１１０】
例えば、ＣＭＯＳ７０を囲む素子分離領域６３の、方向Ｔの部位の幅Ｗｆを幅広とし、ＣＭＯＳ８０を囲む素子分離領域６４の、方向Ｔの部位の幅Ｗｇを、幅Ｗｆよりも幅狭とし、ＣＭＯＳ９０を囲む素子分離領域６５の、方向Ｔの部位の幅Ｗｈを、幅Ｗｇよりも更に幅狭とする（Ｗｆ＞Ｗｇ＞Ｗｈ）。
【０１１１】
方向Ｓについては、上記同様、ビア２０に最も近い素子分離領域６３の一部６３ａの幅Ｗａが、素子分離領域６３の一部６３ｂの幅Ｗｂと素子分離領域６４の一部６４ａの幅Ｗｃとの和よりも幅広になるようにする（Ｗａ＞Ｗｂ＋Ｗｃ）。更に、その和（Ｗｂ＋Ｗｃ）が、素子分離領域６４の一部６４ｂの幅Ｗｄと素子分離領域６５の一部６５ａの幅Ｗｅとの和よりも幅広になるようにする（Ｗｂ＋Ｗｃ＞Ｗｄ＋Ｗｅ）。
【０１１２】
上記構成を有する半導体装置１ｃにおいて、例えば素子分離領域６３の方向Ｔの幅Ｗｆは、ＣＭＯＳ７０のｎＭＯＳ７０Ａ及びｐＭＯＳ７０Ｂのチャネル領域に生じる圧縮応力に寄与する。即ち、幅Ｗｆを広くするほどｎＭＯＳ７０Ａ及びｐＭＯＳ７０Ｂのチャネル領域に生じる圧縮応力は増大し、幅Ｗｆを狭くするほどｎＭＯＳ７０Ａ及びｐＭＯＳ７０Ｂのチャネル領域に生じる圧縮応力は減少する。素子分離領域６３の方向Ｓの幅Ｗａに加え、方向Ｔの幅Ｗｆも調整することで、ｎＭＯＳ７０ＡとｐＭＯＳ７０Ｂとの間の電流差の低減を図ることが可能になる。素子分離領域６４及び素子分離領域６５についても同様である。
【０１１３】
以上、第４の実施の形態で述べたような構成及び手法によれば、ＣＭＯＳ７０、ＣＭＯＳ８０及びＣＭＯＳ９０の特性のばらつきが抑制された、高性能の半導体装置１ｃが実現される。また、半導体基板１０の素子有効エリアの拡大により、半導体装置１ｃの高集積（高密度）化、又は小型化が実現される。
【０１１４】
尚、上記第１の実施の形態で述べた応力緩和領域５１，５２及び素子分離領域６１，６２の、方向Ｓと直交する方向の幅を、この第４の実施の形態で述べたのと同様に設定してもよい。上記第２の実施の形態で述べた素子分離領域６３，６４，６５、並びに上記第３の実施の形態で述べた応力緩和領域５３，５４，５５及び素子分離領域６３，６４，６５の、方向Ｔの幅についても、この第４の実施の形態で述べたのと同様に設定してもよい。
【０１１５】
また、上記第２〜第４の実施の形態で述べたような構成及び手法を組み合わせてもよい。即ち、ビア２０とＣＭＯＳ７０との間には、上記第２〜第４の実施の形態で述べたいずれの応力緩和領域５３も設けることができる。ＣＭＯＳ７０とＣＭＯＳ８０との間には、上記第２〜第４の実施の形態で述べたいずれの応力緩和領域５４も設けることができる。ＣＭＯＳ８０とＣＭＯＳ９０との間には、上記第２〜第４の実施の形態で述べたいずれの応力緩和領域５５も設けることができる。
【０１１６】
次に、第５の実施の形態について説明する。
ここでは、上記第２〜第４の実施の形態で述べたようなＣＭＯＳに対する応力緩和領域幅の設定方法の一例を、第５の実施の形態として述べる。
【０１１７】
図１６は第５の実施の形態に係る応力緩和領域幅設定方法の一例の説明図である。
ｎＭＯＳ及びｐＭＯＳを含むＣＭＯＳの、半導体基板に設けられるＴＳＶ等のビアとの間に配置する応力緩和領域の幅を設定するため、例えば、図１６に示すような、応力緩和領域幅と、ｎＭＯＳ及びｐＭＯＳに流れる電流との関係が取得される。尚、上記第２〜第４の実施の形態で述べたのと同様に、ＣＭＯＳは、ビアの側方の一方向Ｓに位置し、方向Ｓと直交する方向ＴにそのｎＭＯＳ及びｐＭＯＳが並設され、方向ＳがｎＭＯＳ及びｐＭＯＳのチャネル方向である。
【０１１８】
図１６に示すように、ｎＭＯＳは、応力緩和領域幅の増大に伴い、電流が減少する傾向があり、ｐＭＯＳは、応力緩和領域幅の増大に伴い、電流が増大する傾向がある。図１６のような関係から、まず所望の電流値Ｉａ、例えば半導体基板にビアが無い時のｎＭＯＳ及びｐＭＯＳの電流値を設定する。次いで、設定された電流値Ｉａとなる時のｎＭＯＳについての応力緩和領域幅Ｗｎ及びｐＭＯＳについての応力緩和領域幅Ｗｐを抽出する。そして、ｎＭＯＳ及びｐＭＯＳを含むＣＭＯＳについての応力緩和領域幅Ｗｉを、抽出された応力緩和領域幅Ｗｐ以上で応力緩和領域幅Ｗｎ以下の範囲に設定する（Ｗｐ≦Ｗｉ≦Ｗｎ）。
【０１１９】
このようにして、半導体基板に設けられるビアとその方向Ｓに位置するＣＭＯＳとの間に設ける応力緩和領域の幅を設定することができる。このような設定方法は、ビアに最も近いＣＭＯＳのほか、ビアから方向Ｓに並設されるＣＭＯＳ群の各々について、その応力緩和領域の幅を設定する場合に採用することができる。
【０１２０】
次に、第６の実施の形態について説明する。
図１７は第６の実施の形態に係る半導体装置の一例を示す図である。図１７には、第６の実施の形態に係る半導体装置の一例の要部平面を模式的に図示している。
【０１２１】
上記第１〜第５の実施の形態で述べたような構成及び手法は、図１７に示すような配置を有する半導体装置１ｄに適用可能である。即ち、半導体基板１０に設けられたＴＳＶ等のビア２０を含み、ビア２０側方の方向Ｓの領域に、方向Ｓ及びそれに直交する方向Ｔに並設され、方向Ｓのチャネル方向Ｃを有するトランジスタ２群を含む、各種半導体装置１ｄに適用することができる。図１７では便宜上、各トランジスタ２のゲート電極２ａのみを図示している。各トランジスタ２は、ｎＭＯＳ若しくはｐＭＯＳの単一のトランジスタ、又はｎＭＯＳ及びｐＭＯＳを含むＣＭＯＳである。
【０１２２】
図１７に示すような配置を有する半導体装置１ｄに、上記第１〜第５の実施の形態で述べたような構成及び手法を適用することで、方向Ｓに並設されるトランジスタ２群の特性（流れる電流）の均一化が図られる。トランジスタ２がＣＭＯＳの場合には、それに含まれるｎＭＯＳとｐＭＯＳとの間の電流差の減少が図られる。これにより、トランジスタ２群の特性のばらつきが抑制された、高性能の半導体装置１ｄが実現される。また、半導体基板１０の素子有効エリアの拡大により、半導体装置１ｄの高集積（高密度）化、又は小型化が実現される。
【０１２３】
次に、第７の実施の形態について説明する。
図１８は第７の実施の形態に係る半導体デバイスの一例を示す図である。図１８には、第７の実施の形態に係る半導体デバイスの一例の要部断面を模式的に図示している。
【０１２４】
図１８に示す半導体デバイス３００（電子装置とも称する）は、半導体装置３１０及び半導体装置３２０が積層され実装された３次元実装構造を有する。
下側の半導体装置３１０は、トランジスタ３１１群（一例として２つを図示）が設けられた半導体基板３１２、半導体基板３１２上に設けられた多層配線３１３、及び半導体基板３１２を貫通し多層配線３１３に接続されたＴＳＶ等のビア３１４を含む。各トランジスタ３１１は、ゲート電極３１１ａ、ソース領域３１１ｂ及びドレイン領域３１１ｃを有し、ビア３１４側方の方向Ｓのチャネル方向（ゲート長方向）を有する。多層配線３１３は、絶縁層３１３ａ、及び絶縁層３１３ａ内に設けられた導体層３１３ｂ（配線及びビア）を有する。導体層３１３ｂの所定の部位に、ビア３１４が半導体基板３１２とその上の絶縁膜３１１ｄを貫通して接続され、トランジスタ３１１のゲート電極３１１ａ、ソース領域３１１ｂ及びドレイン領域３１１ｃが絶縁膜３１１ｄ内のプラグ３１１ｅを介して接続される。多層配線３１３上には、半導体装置３１０を、図示しない他の基板（半導体装置、回路基板等）と接続するための、半田バンプ等の端子３３０が設けられる。
【０１２５】
上側の半導体装置３２０は、トランジスタ３２１（一例として１つを図示）が設けられた半導体基板３２２、半導体基板３２２上に設けられた多層配線３２３を含む。多層配線３２３は、絶縁層３２３ａ、及び絶縁層３２３ａ内に設けられた導体層３２３ｂ（配線及びビア）を有する。導体層３２３ｂの所定の部位に、トランジスタ３２１のゲート電極３２１ａ、ソース領域３２１ｂ及びドレイン領域３２１ｃが絶縁膜３２１ｄ内のプラグ３２１ｅを介して接続される。
【０１２６】
下側の半導体装置３１０のビア３１４は、半田バンプ等の端子３４０を介して、上側の半導体装置３２０の多層配線３２３に設けられた導体層３２３ｂの所定の部位に接続される。
【０１２７】
上側の半導体装置３２０には、半導体基板３２２を貫通し多層配線３２３に接続されるＴＳＶ等のビアが設けられてもよい。そのビアが用いられ、半導体装置３２０上に他の半導体装置が実装されてもよい。
【０１２８】
上記構成を有する半導体デバイス３００では、一例として下側の半導体装置３１０に、ビア３１４に起因してトランジスタ３１１群に生じる応力を緩和する応力緩和領域３１５が設けられる。
【０１２９】
応力緩和領域３１５は、上記第１〜第４の実施の形態で述べたような例に従い、各トランジスタ３１１の素子領域を画定する素子分離領域若しくはその一部、又は素子分離領域の一部と絶縁領域とを含む構成とされる。ビア３１４とそれに近い方のトランジスタ３１１との間に、そのトランジスタ３１１とビア３１４から遠い方のトランジスタ３１１との間よりも幅広の応力緩和領域３１５が設けられる。このような応力緩和領域３１５により、圧縮応力の増大効果及び引っ張り応力の緩和効果が調整され、トランジスタ３１１群の特性の均一化が図られる。また、応力緩和領域３１５により、半導体基板３１２の素子有効エリアの拡大が図られる。
【０１３０】
これにより、トランジスタ３１１群の特性のばらつきが抑制された、高性能の半導体装置３１０が実現され、このような半導体装置３１０に半導体装置３２０が実装された、高性能の半導体デバイス３００が実現される。また、素子有効エリアの拡大による半導体装置３１０の高集積化又は小型化、それによる半導体デバイス３００の高性能化又は小型化が図られる。
【０１３１】
次に、第８の実施の形態について説明する。
以上の第１〜第７の実施の形態で述べたような構成及び手法を適用した半導体装置、半導体デバイスは、各種電子機器（電子装置とも称する）に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器に用いることができる。
【０１３２】
図１９は第８の実施の形態に係る電子機器の一例を示す図である。図１９には、第８の実施の形態に係る電子機器の一例を模式的に図示している。
図１９に示すように、例えば上記図１８に示したような半導体デバイス３００が、マザーボード等の回路基板３５０に実装され、各種電子機器４００に搭載（内蔵）される。回路基板３５０は、半導体装置３１０の端子３３０と対応する位置に、パッド等の端子３５１を有し、対応する端子３３０と端子３５１とが接合され、半導体装置３１０（それを含む半導体デバイス３００）が回路基板３５０に実装される。
【０１３３】
上記のように半導体デバイス３００では、所定の幅の応力緩和領域３１５を設けることで、トランジスタ３１１群の特性の均一化、及び半導体基板３１２の素子有効エリアの拡大が図られ、半導体デバイス３００の高性能化又は小型化が可能になる。このような半導体デバイス３００を搭載する、高性能又は小型の電子機器４００が実現される。
【０１３４】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  半導体基板と、
前記半導体基板に設けられたビアと、
前記半導体基板に設けられ、前記ビア側方の第１方向に位置し、前記第１方向をチャネル方向とする第１チャネル型の第１トランジスタと、
前記半導体基板に設けられ、前記ビア側方の前記第１方向に、前記ビアとの間に前記第１トランジスタを挟んで位置し、前記第１方向をチャネル方向とする前記第１チャネル型の第２トランジスタと、
前記半導体基板に設けられ、前記ビアと前記第１トランジスタとの間に位置する第１応力緩和領域と、
前記半導体基板に設けられ、前記第１トランジスタと前記第２トランジスタとの間に位置し、前記第１応力緩和領域よりも小さいサイズの第２応力緩和領域と
を含むことを特徴とする半導体装置。
【０１３５】
（付記２）  前記第２応力緩和領域の前記第１方向のサイズが、前記第１応力緩和領域の前記第１方向のサイズよりも小さいことを特徴とする付記１に記載の半導体装置。
（付記３）  前記第２応力緩和領域の、前記半導体基板の厚さ方向のサイズが、前記第１応力緩和領域の前記厚さ方向のサイズよりも小さいことを特徴とする付記１又は２に記載の半導体装置。
【０１３６】
（付記４）  前記第１応力緩和領域は、前記第１トランジスタ及び前記第２トランジスタを画定する素子分離領域の第１部位を含むことを特徴とする付記１乃至３のいずれかに記載の半導体装置。
【０１３７】
（付記５）  前記第１応力緩和領域は、前記ビアと前記第１部位との間に設けられた第１絶縁領域を更に含むことを特徴とする付記４に記載の半導体装置。
（付記６）  前記第１絶縁領域には、前記素子分離領域とは異なる材料が用いられることを特徴とする付記５に記載の半導体装置。
【０１３８】
（付記７）  前記第２応力緩和領域は、前記素子分離領域の第２部位を含むことを特徴とする付記４乃至６のいずれかに記載の半導体装置。
（付記８）  前記第２部位は、前記第１トランジスタに隣接する第３部位と、前記第３部位から分離され前記第２トランジスタに隣接する第４部位とを含むことを特徴とする付記７に記載の半導体装置。
【０１３９】
（付記９）  前記第２応力緩和領域は、前記第３部位と前記第４部位との間に設けられた第２絶縁領域を更に含むことを特徴とする付記８に記載の半導体装置。
（付記１０）  前記第２絶縁領域には、前記素子分離領域とは異なる材料が用いられることを特徴とする付記９に記載の半導体装置。
【０１４０】
（付記１１）  前記半導体基板に設けられ、前記第１トランジスタの前記第１方向と直交する第２方向に並設され、前記ビアとの間に前記第１応力緩和領域を挟んで位置し、前記第１方向をチャネル方向とする、前記第１チャネル型とは異なる第２チャネル型の第３トランジスタと、
前記半導体基板に設けられ、前記第２トランジスタの前記第２方向に並設され、前記第３トランジスタとの間に前記第２応力緩和領域を挟んで位置し、前記第１方向をチャネル方向とする前記第２チャネル型の第４トランジスタと
を更に含むことを特徴とする付記１乃至１０のいずれかに記載の半導体装置。
【０１４１】
（付記１２）  半導体基板と、
前記半導体基板に設けられたビアと、
前記半導体基板に設けられ、前記ビア側方の第１方向に位置し、前記第１方向をチャネル方向とする第１チャネル型の第１トランジスタと、
前記半導体基板に設けられ、前記第１トランジスタの前記第１方向と直交する第２方向に並設され、前記第１方向をチャネル方向とする、前記第１チャネル型とは異なる第２チャネル型の第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタを画定する素子分離領域と、
前記半導体基板に設けられ、前記ビアと、前記第１トランジスタ及び前記第２トランジスタとの間に位置し、前記素子分離領域の、前記第１トランジスタ及び前記第２トランジスタの前記ビア側とは反対側の第１部位よりも大きいサイズの応力緩和領域と
を含むことを特徴とする半導体装置。
【０１４２】
（付記１３）  前記応力緩和領域は、
前記素子分離領域の、前記ビアと、前記第１トランジスタ及び前記第２トランジスタとの間の第２部位と、
前記ビアと前記第２部位との間に設けられた絶縁領域と
を含むことを特徴とする付記１２に記載の半導体装置。
【０１４３】
（付記１４）  半導体装置を備える電子装置であって、
前記半導体装置は、
半導体基板と、
前記半導体基板に設けられたビアと、
前記半導体基板に設けられ、前記ビア側方の第１方向に位置し、前記第１方向をチャネル方向とする第１チャネル型の第１トランジスタと、
前記半導体基板に設けられ、前記ビア側方の前記第１方向に、前記ビアとの間に前記第１トランジスタを挟んで位置し、前記第１方向をチャネル方向とする前記第１チャネル型の第２トランジスタと、
前記半導体基板に設けられ、前記ビアと前記第１トランジスタとの間に位置する第１応力緩和領域と、
前記半導体基板に設けられ、前記第１トランジスタと前記第２トランジスタとの間に位置し、前記第１応力緩和領域よりも小さいサイズの第２応力緩和領域と
を含むことを特徴とする電子装置。
【０１４４】
（付記１５）  半導体装置を備える電子装置であって、
前記半導体装置は、
半導体基板と、
前記半導体基板に設けられたビアと、
前記半導体基板に設けられ、前記ビア側方の第１方向に位置し、前記第１方向をチャネル方向とする第１チャネル型の第１トランジスタと、
前記半導体基板に設けられ、前記第１トランジスタの前記第１方向と直交する第２方向に並設され、前記第１方向をチャネル方向とする、前記第１チャネル型とは異なる第２チャネル型の第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタを画定する素子分離領域と、
前記半導体基板に設けられ、前記ビアと、前記第１トランジスタ及び前記第２トランジスタとの間に位置し、前記素子分離領域の、前記第１トランジスタ及び前記第２トランジスタの前記ビア側とは反対側の第１部位よりも大きいサイズの応力緩和領域と
を含むことを特徴とする電子装置。
【符号の説明】
【０１４５】
１，１ａ，１ｂ，１ｃ，１ｄ，１００，３１０，３２０  半導体装置
２，３０，４０，３１１，３２１  トランジスタ
２ａ，３１，４１，７３，８３，９３，３１１ａ，３２１ａ  ゲート電極
１０，３１２，３２２  半導体基板
２０，３１４  ビア
３２，４２，７４，７６，８４，８６，９４，９６，３１１ｂ，３２１ｂ  ソース領域
３３，４３，７５，７７，８５，８７，９５，９７，３１１ｃ，３２１ｃ  ドレイン領域
３４，４４，７１，８１，９１  ウェル領域
３５，４５，７２，８２，９２  ゲート絶縁膜
５１，５２，５３，５４，５５，３１５  応力緩和領域
６１，６２，６３，６４，６５  素子分離領域
６３ａ，６３ｂ，６４ａ，６４ｂ，６５ａ  一部
６６，６７，６８  絶縁領域
７０，８０，９０  ＣＭＯＳ
７０Ａ，８０Ａ，９０Ａ  ｎＭＯＳ
７０Ｂ，８０Ｂ，９０Ｂ  ｐＭＯＳ
１１０  ストレス
２００，２１０  エリアペナルティ
２０１，２１１  素子有効エリア
３００  半導体デバイス
３１１ｄ，３２１ｄ  絶縁膜
３１１ｅ，３２１ｅ  プラグ
３１３，３２３  多層配線
３１３ａ，３２３ａ  絶縁層
３１３ｂ，３２３ｂ  導体層
３３０，３４０，３５１  端子
３５０  回路基板
４００  電子機器
【図１】
2018006661.tif 000003
【図２】
2018006661.tif 000004
【図３】
2018006661.tif 000005
【図４】
2018006661.tif 000006
【図５】
2018006661.tif 000007
【図６】
2018006661.tif 000008
【図７】
2018006661.tif 000009
【図８】
2018006661.tif 000010
【図９】
2018006661.tif 000011
【図１０】
2018006661.tif 000012
【図１１】
2018006661.tif 000013
【図１２】
2018006661.tif 000014
【図１３】
2018006661.tif 000015
【図１４】
2018006661.tif 000016
【図１５】
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【図１６】
2018006661.tif 000018
【図１７】
2018006661.tif 000019
【図１８】
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【図１９】
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