(57)【要約】【課題】検出素子の感度を調整する回路の規模を抑制する。【解決手段】検出素子２は、両端電圧ＶSPADが降伏電圧以上である状態で、フォトンが入力されると、検出電流が流れると共に両端電圧ＶSPADが降伏電圧に低下する。出力回路３は、フォトンの入力に対する検出素子２の応答に従ってデジタルパルスを出力する。リチャージ回路４は、出力回路３からデジタルパルスが出力されると、検出素子２の両端電圧ＶSPADを降伏電圧以上に復帰させるリチャージを実行する。リチャージ回路４は、外部からの制御信号である感度調整値ＣSENSに応じて、リチャージ中の検出素子２の両端電圧ＶSPADの電圧変化率、ひいてはリチャージに要する時間を変化させる。【選択図】図２
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【特許請求の範囲】
【請求項１】
両端電圧が降伏電圧以上である状態で、フォトンが入力されると、検出電流が流れると共に前記両端電圧が前記降伏電圧以下に低下するように構成された検出素子（２）と、
前記検出素子の応答による前記検出素子の両端電圧の低下を、前記降伏電圧より大きな値に設定された上限電圧まで復帰させるリチャージを行うように構成されたリチャージ回路（４，４ａ，４ｂ）を備え、
前記リチャージ回路は、外部からの制御信号に従って、前記リチャージに要する時間であるリチャージ時間を制御するように構成された、
光検出器。
【請求項２】
請求項１に記載の光検出器であって、
前記フォトンの入力に対する前記検出素子の応答により前記検出素子の両端電圧を基準電圧と比較した結果に基づいて、応答信号を出力するように構成された出力回路（３）を更に備え、
前記リチャージ回路は、前記応答の後に前記検出素子の両端電圧が前記基準電圧に復帰した時点から、前記リチャージが完了するまでの時間である後リチャージ時間を、前記制御信号に従って制御するように構成された、
光検出器
【請求項３】
請求項２に記載の光検出器であって、
前記リチャージ回路は、前記後リチャージ時間の制御によらず、前記応答から前記検出素子の両端電圧が前記基準電圧に復帰するまでに要する時間である前リチャージ時間を一定とするように構成された、
光検出器。
【請求項４】
請求項１に記載の光検出器であって、
前記フォトンの入力に対する前記検出素子の応答により前記検出素子の両端電圧を基準電圧と比較した結果に基づいて、応答信号を出力するように構成された出力回路（３ｂ）を更に備え、
前記リチャージ回路（４ｂ）は、前記リチャージ時間によらず、前記応答から前記検出素子の両端電圧が前記基準電圧に復帰するまでに要する時間である前リチャージ時間が一定となるように、前記制御信号に従い、前記リチャージ時間に応じて前記基準電圧を連動して制御するように構成された、
光検出器。
【請求項５】
請求項２から請求項４のいずれか１項に記載の光検出器であって、
前記リチャージ回路は、前記リチャージ中の前記検出素子の両端電圧のリチャージ時間を決める、前記検出素子に直列接続された１又は複数の抵抗回路の抵抗値を、前記制御信号に従って制御することで、前記リチャージ時間を制御するように構成された、
光検出器。
【請求項６】
請求項１に記載の光検出器であって、
前記リチャージ回路は、前記リチャージ中の前記検出素子の両端電圧のリチャージ時間を決める、前記検出素子に直列接続された１又は複数の抵抗回路の抵抗値を、前記制御信号に従って制御することで、前記リチャージ時間を制御するように構成された、
光検出器。
【請求項７】
請求項６に記載の光検出器であって、
前記リチャージ回路（４）は、
前記検出素子と直列に接続され、一定の抵抗値を有するように構成された定抵抗回路（４１）と、
前記定抵抗回路と並列に接続され、前記制御信号に従って抵抗値が変化するように構成された可変抵抗回路（４４）と、
を備える、光検出器。
【請求項８】
請求項７に記載の光検出器であって、
前記リチャージ回路は、
前記検出素子の前記両端電圧の変動に応じて、前記定抵抗回路、および前記可変抵抗回路の導通、非導通状態を制御するように構成された駆動回路（４７）を更に備える、
光検出器。
【請求項９】
請求項８に記載の光検出器であって、
前記フォトンの入力に対する前記検出素子の応答により前記検出素子の両端電圧を基準電圧と比較した結果に基づいて、応答信号を出力するように構成された出力回路（３）を更に備え、
前記駆動回路は、
前記検出素子の両端電圧が前記基準電圧より低下している間、前記定抵抗回路を導通状態かつ前記可変抵抗回路を非導通状態とし、前記検出素子の両端電圧が前記基準電圧に以上に復帰すると、前記定抵抗回路を非導通状態かつ前記可変抵抗回路を導通状態とするように構成された、
光検出器。
【請求項１０】
請求項６に記載の光検出器であって、
前記リチャージ回路（４ａ）は、
前記検出素子と直列に接続され、常に一定の抵抗値を有する定抵抗回路（４４）と、
前記定抵抗回路と並列に接続され、導通状態、非導通状態を切り替えて使用する制御抵抗回路（４１）と、
を備える、光検出器。
【請求項１１】
請求項１０に記載の光検出器であって、
前記リチャージ回路は、
前記検出素子の前記両端電圧の変動に応じて、前記制御抵抗回路の導通、非導通状態を制御するように構成された駆動回路（４８，４９，５０，５１）を更に備える、
光検出器。
【請求項１２】
請求項１１に記載の光検出器であって、
前記フォトンの入力に対する前記検出素子の応答により前記検出素子の両端電圧を基準電圧と比較した結果に基づいて、応答信号を出力するように構成された出力回路（３）を更に備え、
前記駆動回路は、
前記応答から予め設定された遅延時間（Ｄ１）だけ遅延したタイミングから、前記制御信号に従って長さが変化するオン期間（Ｄ２）の間、前記制御抵抗回路を導通状態とするように構成された、
光検出器。
【請求項１３】
請求項９または請求項１２に記載の光検出器であって、
前記駆動回路は、前記応答信号を用いて前記リチャージ回路の含まれる前記１又は複数の抵抗回路の導通状態および非導通状態を切り替えるように構成された、
光検出器。
【請求項１４】
請求項６に記載の光検出器であって、
前記フォトンの入力に対する前記検出素子の応答により前記検出素子の両端電圧を基準電圧と比較した結果に基づいて、応答信号を出力するように構成された出力回路（３ｂ）を更に備え、
前記リチャージ回路（４ｂ）は、
前記検出素子と直列に接続され、前記制御信号に従って抵抗値が変化する可変抵抗回路（４４）と、
前記可変抵抗回路の抵抗値によらず、前記応答から前記検出素子の両端電圧が前記基準電圧に復帰するまでに要する時間である前リチャージ時間が一定となるように、前記制御信号に従って前記基準電圧を可変設定する閾値設定回路（７ｂ）と、
を備える、光検出器。
【請求項１５】
請求項１から請求項１４のいずれか１項に記載の光検出器であって、
前記検出素子に入射する光強度を検出するモニタ回路（１１）と、
前記モニタ回路で検出された光強度に応じて前記制御信号を生成する感度調整回路（１０ａ）を更に備える、
光検出器。
【請求項１６】
請求項１５に記載の光検出器であって、
前記モニタ回路は、前記検出素子に隣接して該検出素子とは別体に設けられた測定用の検出素子を用いて測定を行うように構成された、
光検出器。
【請求項１７】
請求項１５または請求項１６に記載の光検出器であって、
前記感度調整回路は、光強度が強いほど、前記リチャージ時間を延ばすように制御するように構成された、
光検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、アバランシェ効果を利用した光検出器に関する。
【背景技術】
【０００２】
複数のＳＰＡＤを配列したＳＰＡＤアレイを用い、フォトンが入射された個々のＳＰＡＤから出力されるパルス信号の数をカウントすることで受光強度を検出する光検出器が知られている。ＳＰＡＤは、Single Photon Avalanche Diodeの略である。ＳＰＡＤは、ガイガーモードで動作し、単一フォトンの入射を検出することができるアバランシェフォトダイオードである。
【０００３】
特許文献１には、外乱光の強度に応じて、ＳＰＡＤに印加する電源電圧を変化させることで、ＳＰＡＤの感度を調節し、ダイナミックレンジを拡大する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−８１２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、発明者の詳細な検討の結果、以下の課題を見出した。即ち、ＳＰＡＤの電源電圧は数十Ｖに設定する必要があり、電源電圧を変化させる回路は、高耐圧の回路素子を用いて構成する必要があるため、回路規模が増大する。また、画面の各画素が複数のＳＰＡＤで構成され、その画素毎にＳＰＡＤの感度を調節する必要がある場合、回路規模が増大するという問題は、より深刻なものとなる。
【０００６】
本開示は、検出素子の感度を調整する回路の規模を抑制する技術を提供する。
【課題を解決するための手段】
【０００７】
本開示の一態様である光検出器は、検出素子と、リチャージ回路とを備える。検出素子は、両端電圧が降伏電圧以上である状態で、フォトンが入力されると、検出電流が流れると共に両端電圧が降伏電圧以下に低下する。リチャージ回路は、検出素子の応答による検出素子の両端電圧の低下を、降伏電圧より大きな値に設定された上限電圧まで復帰させるリチャージを実行する。また、リチャージ回路は、外部からの制御信号に従って、リチャージに要する時間であるリチャージ時間を制御する。
【０００８】
なお、検出素子は、いわゆるＳＰＡＤであり、検出素子の両端に降伏電圧以上の電圧を印加した場合、検出素子の感度は、印加した両端電圧に応じたものとなる。但し、リチャージ中は、両端電圧が変化するため、感度が時間変化する。このため、検出素子にＳＰＡＤを用いる場合には、リチャージが完了したあとの感度だけでなく、リチャージ中の感度変化を考慮に入れた感度の期待値が重要となる。感度の期待値は、リチャージ中に時間ｔと共に変化する検出素子の感度ＰＤＥ（ｔ）に、時間ｔでＳＰＡＤが応答する確率Ｐ（ｔ）を乗じたものを、時間について積分することで求められる。なお、感度ＰＤＥ（ｔ）に関わるＳＰＡＤの両端電圧、およびＳＰＡＤの応答確率Ｐ（ｔ）は、例えば図９に示すようなものとなる。
【０００９】
つまり、ＳＰＡＤの感度の期待値を制御するには、検出素子の感度ＰＤＥ（ｔ）を制御すればよく、また、感度ＰＤＥ（ｔ）の制御には、検出素子のリチャージ速度、つまり、
リチャージに要する時間を用いることができる。本開示は、この点に着目したものである。そして、リチャージ中のＳＰＡＤの感度は、リチャージに要する時間を長く設定すれば、感度が徐々に増加するため、感度の低い状態を保つことができ、感度の期待値を低くできる。また、リチャージに要する時間を短く設定すれば、感度の高い状態に速やかに移行することができ、感度の期待値を高くできる。
【００１０】
このような構成によれば、検出素子に印加する電源の電圧を変化させることなく、検出素子の感度の期待値、ひいては感度を任意に調整することができる。また、感度を調整するための回路を、耐圧の低い部品を用いて構成することができるため、回路の規模を抑制することができる。
【００１１】
なお、この欄及び特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本開示の技術的範囲を限定するものではない。
【図面の簡単な説明】
【００１２】
【図１】光検出器と周辺装置との接続状態を示すブロック図である。
【図２】第１実施形態の光検出器の構成を示すブロック図を含んだ回路図である。
【図３】第１実施形態の光検出器の動作を示すタイミング図である。
【図４】第２実施形態の光検出器の構成を示す回路図である。
【図５】第２実施形態の光検出器の動作を示すタイミング図である。
【図６】第３実施形態の光検出器の構成を示す回路図である。
【図７】第３実施形態の光検出器の動作を示すタイミング図である。
【図８】調整信号の生成に関する他の構成例を示すブロック図である。
【図９】検出素子の両端電圧および応答確率を例示するグラフである。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら、本開示の実施形態を説明する。
［１．第１実施形態］
［１−１．構成］
光検出器１は、例えば、レーザレーダ装置における受光部を構成する際に用いられる。光検出器１は、図１に示すように、感度調整回路１０から出力される感度調整値ＣSENSに応じた感度にて、光信号を受光し、受光したことを表すデジタルパルスＰｏを出力するように構成されている。この感度調整値ＣSENSが制御信号に相当する。
【００１４】
感度調整回路１０は、感度調整値ＣSENSを設定することができる機械的なスイッチ、又は感度調整値ＣSENSを電気的に書き込むことができるレジスタを有する。
光検出器１は、図２に示すように、検出素子２と、出力回路３と、リチャージ回路４と、電圧調整回路７とを備える。
【００１５】
検出素子２は、ガイガーモードで動作し、単一フォトンの入射を検出することができるアバランシェフォトダイオードである、いわゆるＳＰＡＤが用いられている。ＳＰＡＤは、Single Photon Avalanche Diodeの略である。
【００１６】
検出素子２は、カソードに電源電圧ＶDDが印加され、アノードが出力回路３およびリチャージ回路４に接続されている。電源電圧ＶDDは、数十Ｖの高電圧が用いられる。
出力回路３は、検出素子２のアノードの電位を入力とし、入力を反転させて出力する反転回路が用いられる。但し、出力回路３は、検出素子２の両端電圧ＶSPADが予め設定された基準電圧ＴＨ以下である場合に入力はハイレベルであると判断し、両端電圧ＶSPADが基準電圧ＴＨより大きい場合に入力はロウレベルであると判断するように構成されている。
具体的には、出力回路３は、検出素子２のアノード電圧と閾値ＶTHを比較し、アノード電圧の方が閾値ＶTHより大きければハイレベル、閾値ＶTHより小さければロウレベルを出力する。なお、閾値ＶTHは、検出素子２の両端電圧ＶSPADと基準電圧ＴＨとの間に上述の関係が成立するように設定される。つまり、出力回路３の閾値ＶTHを変化させることで、基準電圧ＴＨを変化させることができる。
【００１７】
なお、両端電圧ＶSPADは、検出素子２が応答していないときには、最大で電源電圧ＶDDとなる。以下、この両端電圧ＶSPADの最大値を上限電圧ＶDDという。また、両端電圧ＶSPADは、検出素子２が応答したときには検出素子２の降伏電圧ＶBRまで低下する。つまり、基準電圧ＴＨは、この降伏電圧ＶBRから上限電圧ＶDDまでの値に設定される。
【００１８】
リチャージ回路４は、６つのトランジスタ４１〜４６と、反転回路４７とを備える。
トランジスタ４１は、Ｎ−ＭＯＳトランジスタであり、ドレインが検出素子２のアノードに接続され、ソースが接地されている。トランジスタ４２は、Ｐ−ＭＯＳトランジスタであり、ソースが一定の駆動電圧Ｖbiasが印加され、ドレインがトランジスタ４１のゲートに接続され、ゲートが出力回路３の出力に接続されている。トランジスタ４３は、Ｎ−ＭＯＳトランジスタであり、ドレインがトランジスタ４１のゲートに接続され、ソースが接地され、ゲートが出力回路３の出力に接続されている。つまり、トランジスタ４２，４３は、ＣＭＯＳインバータ回路を形成する。
【００１９】
このように接続されたトランジスタ４１〜４３は、出力回路３から出力される応答信号であるデジタルパルスＰｏの信号レベルがハイレベルのときには、トランジスタ４２がオフし、トランジスタ４３がオンするため、トランジスタ４１はオフする。デジタルパルスＰｏの信号レベルがロウレベルのときには、トランジスタ４２がオンし、トランジスタ４３がオフすることで、トランジスタ４１のゲートにバイアス電圧Ｖbiasが印加され、トランジスタ４１はオンする。このとき、トランジスタ４１のオン抵抗は、バイアス電圧Ｖbiasに応じた大きさとなる。つまり、トランジスタ４１は、デジタルパルスＰｏがハイレベルの時に非導通状態、ロウレベルの時に導通状態となる定抵抗回路ＣＲとして動作する。
【００２０】
トランジスタ４４は、Ｎ−ＭＯＳトランジスタであり、ドレインが検出素子２のアノードに接続され、ソースが接地されている。トランジスタ４５は、Ｐ−ＭＯＳトランジスタであり、ソースには電圧調整回路７によって可変設定されるクエンチ電圧ＶQCH が印加され、ドレインがトランジスタ４４のゲートに接続され、ゲートが反転回路４７を介して出力回路３の出力に接続されている。反転回路４５が駆動回路に相当する。トランジスタ４６は、Ｎ−ＭＯＳトランジスタであり、ドレインがトランジスタ４４のゲートに接続され、ソースが接地され、ゲートが反転回路４７を介して出力回路３の出力に接続されている。つまり、トランジスタ４５，４６は、ＣＭＯＳインバータ回路を形成する。
【００２１】
このように接続されたトランジスタ４４〜４６は、デジタルパルスＰｏの信号レベルがロウレベルのときには、トランジスタ４５がオフし、トランジスタ４６がオンするため、トランジスタ４４はオフする。デジタルパルスＰｏの信号レベルがハイレベルのときには、トランジスタ４５がオンし、トランジスタ４６がオフすることで、トランジスタ４４のゲートにクエンチ電圧ＶQCH が印加され、トランジスタ４４はオンする。このとき、トランジスタ４４のオン抵抗は、クエンチ電圧ＶQCH に応じた大きさとなる。クエンチ電圧ＶQCH は、電圧調整回路７により、感度調整値ＣSENSに応じた大きさに可変設定される。つまり、トランジスタ４４は、デジタルパルスＰｏがロウレベルの時に非導通状態、ハイレベルの時に導通状態となり、しかも、感度調整値ＣSENSに応じた抵抗値を有する可変抵抗回路ＶＲとして動作する。
【００２２】
電圧調整回路７は、感度調整値ＣSENSが高感度を要求するものである場合は、第１電圧
ＶＨをクエンチ電圧ＶQCH として出力する。また、電圧調整回路７は、感度調整値ＣSENSが低感度を要求するものである場合は、第１電圧ＶＨより電圧値の低い第２電圧ＶＬをクエンチ電圧ＶQCH として出力する。なお、トランジスタ４１，４４のオン抵抗は、ゲート電圧が高いほど低くなる。また、トランジスタ４１，４４のオン抵抗が低いほど、リチャージ中における検出素子２の両端電圧ＶSPADの電圧変化率が大きくなる。つまり、高感度設定（即ち、ＶQCH＝ＶＨ）の場合は、両端電圧ＶSPADの電圧変化率が大きくなり、リチャージに要する時間が短くなる。また、低感度設定（即ち、ＶQCH＝ＶＬ）の場合は、両端電圧ＶSPADの電圧変化率が小さくなり、リチャージに要する時間が長くなる。
【００２３】
［１−２．動作］
光検出器１の動作を、図３のタイミング図を用いて説明する。
リチャージが終了した状態では、検出素子２の両端電圧ＶSPADは、上限電圧ＶDDとなり、検出素子２の感度は最大となる。このとき出力回路３の出力はハイレベルであり、トランジスタ４１，４２を有する定抵抗回路ＣＲが非導通状態、トランジスタ４３，４４および電圧調整回路４６を有する可変抵抗回路ＶＲが導通状態となる。
【００２４】
検出素子２にフォトンが入力してアバランシェ電流が流れると、検出素子２の両端電圧ＶSPADが降伏電圧ＶBRまで低下し、これに応じて出力回路３の入力電圧が上昇することによって、出力回路３の出力はロウレベルに変化する。すると、定抵抗回路ＣＲが導通状態、可変抵抗回路ＶＲが非導通状態に切り替わる。なお、図では、導通状態をＯＮ、非導通状態をＯＦＦで表す。これにより、検出素子２に定抵抗回路ＣＲを介して、電荷が充電されることにより、定抵抗回路ＣＲの抵抗値に応じた割合で、検出素子２の両端電圧ＶSPADが増大し、その分、検出素子２のアノード電圧が低下する。検出素子２の両端電圧ＶSPADが基準電圧ＴＨに達すると、出力回路３の出力はレベルが反転し、ハイレベルとなる。つまり、出力回路３からは、検出素子２にてフォトンが検出されてから、リチャージによって両端電圧ＶSPADが基準電圧ＴＨに達するまでの期間のパルス幅を有するロウアクティブのデジタルパルスＰｏが出力される。このデジタルパルスＰｏが出力されている時間をデッドタイムという。このデッドタイムの期間、ひいてはバイアス電圧の大きさは、ＳＰＡＤにてアフターパルスが発生する期間等を考慮して設定する。
【００２５】
出力回路３の出力がハイレベルとなることにより、定抵抗回路ＣＲは非導通状態、可変抵抗回路ＶＲは導通状態に切り替わる。可変抵抗回路ＶＲの抵抗値（即ち、トランジスタ４３のオン抵抗）は、クエンチ電圧ＶQCH に応じた大きさを有する。具体的は、高感度設定（即ち、ＶQCH ＝ＶＨ）時には、図３の左側に示すように、定抵抗回路ＣＲの導通するデッドタイムの期間と同様の電圧変化率でリチャージが行われる。低感度設定（即ち、ＶQCH＝ＶＬ）時には、図３の右側に示すように、デッドタイムの期間より低い電圧変化率でリチャージが行われる。なお、高感度設定時には、デッドタイムの期間より高い電圧変化率で、より早くリチャージが行われるように構成してもよい。
【００２６】
リチャージにおいて、基準電圧ＴＨに達するまでの時間である前リチャージ時間は常に一定となる。これに対して、基準電圧ＴＨを超えてから上限電圧ＶDDに到達してリチャージが完了するまでの時間である後リチャージ時間は、高感度設定時には短く、低感度設定時には長くなる。
【００２７】
［１−３．効果］
以上詳述した第１実施形態によれば、以下の効果を奏する。
（１ａ）光検出器１では、リチャージ中において検出素子２の両端電圧ＶSPADのが基準電圧ＴＨまで復帰した後の電圧変化率、ひいては後リチャージ時間を切り替えることで、検出素子２の感度、ひいては感度の期待値を制御している。従って、検出素子２に印加する上限電圧ＶDDを変化させることによって感度を制御する従来装置と比較して、感度を調
節するための回路を、耐圧の低い部品で構成することができ、回路規模の増大を抑制することができる。
【００２８】
（１ｂ）光検出器１では、検出素子２によるフォトンの検知を行うことができないデッドタイムが一定にされているため、感度の設定による検出性能のばらつきを抑制することができる。
【００２９】
［２．第２実施形態］
［２−１．第１実施形態との相違点］
第２実施形態は、基本的な構成は第１実施形態と同様であるため、相違点について以下に説明する。本実施形態は、前述した第１実施形態とは、リチャージ回路の構成が相違している。なお、第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
【００３０】
図４に示すように、本実施形態の光検出器１ａは、検出素子２と、出力回路３と、リチャージ回路４ａとを備える。
リチャージ回路４ａは、トランジスタ４１，４４と、遅延回路４８と、ラッチ回路４９と、遅延回路群５０と、セレクタ５１とを備える。
【００３１】
トランジスタ４１，４４は、いずれもＮ−ＭＯＳトランジスタであり、ドレインが検出素子２のアノードに接続され、ソースが接地されている。トランジスタ４４のゲートには、一定のクエンチ電圧Ｖbiasが印加されており、常時、導通状態となっている。なお、クエンチ電圧Ｖbiasは、トランジスタ４４がトランジスタ４１より大きなオン抵抗を有するように設定される。以下では、トランジスタ４４を定抵抗回路ＨＲ、トランジスタ４１を制御抵抗回路ＬＲともいう。リチャージ中において、定抵抗回路ＨＲのみが導通状態であるときは、検出素子２の両端電圧ＶSPADの電圧変化率は小さく、リチャージに要する時間が長くなる。また、リチャージ中において、定抵抗回路ＨＲおよび制御抵抗回路ＬＲがいずれも導通状態であるときは、検出素子２の両端電圧ＶSPADの電圧変化率は大きく、リチャージに要する時間が短くなる。
【００３２】
遅延回路４８は、出力回路３の出力である応答信号を予め設定された遅延時間Ｄ１だけ遅延させて出力する。遅延時間Ｄ１は、必要最低限のデッドタイム程度の長さに設定する。
【００３３】
ラッチ回路４９は、遅延回路４８の出力ＣＫの立下りエッジ、即ち、フォトンの検出タイミングで、ハイレベルの信号をラッチする。ラッチ回路４９の非反転出力はトランジスタ４１のゲートに接続されている。
【００３４】
遅延回路群５０は、それぞれが遅延量の異なる複数の遅延回路で構成され、ラッチ回路４９の反転出力から出力される反転信号を遅延させて出力する。
セレクタ５１は、感度調整値ＣSENSに従って、遅延回路群５０を構成する複数の遅延回路からの遅延出力のいずれかを選択して出力する。セレクタ５１の出力は、ラッチ回路４９のリセット端子に接続されている。
【００３５】
つまり、ラッチ回路４９は、ラッチ動作のタイミングから、セレクタ５１にて選択された遅延出力の遅延時間Ｄ２だけ経過するとリセットされる。これにより、ラッチ回路４９の非反転出力により駆動されるトランジスタ４１（即ち、制御抵抗回路ＬＲ）は、出力回路３からデジタルパルスＰｏが出力された後、遅延回路４８での遅延時間Ｄ１だけ遅延したタイミングで導通し、その導通状態を遅延時間Ｄ２だけ保持した後、非導通状態に戻る。
【００３６】
ここでは、遅延回路群５０は、第１の遅延時間ＤＨを有する遅延回路と、第１の遅延時間ＤＨより短く設定された第２の遅延時間ＤＬを有する遅延回路とを有する。そして、セレクタ５１は、感度調整値ＣSENSが高感度を要求するものである場合は、第１の遅延時間ＤＨを有する遅延回路を選択し、感度調整値ＣSENSが低感度を要求するものである場合は、第２の遅延時間ＤＬを有する遅延回路を選択する。
【００３７】
なお、遅延回路４８、ラッチ回路４９、遅延回路群５０、セレクタ５１が駆動回路に相当する。
［２−２．動作］
光検出器１ａの動作を、図５のタイミング図を用いて説明する。
【００３８】
リチャージが終了した状態では、検出素子２の両端電圧ＶSPADは、上限電圧ＶDDとなり、検出素子２の感度は最大となる。このとき出力回路３の出力はハイレベル、ラッチ回路４９はリセットされた状態である。したがって、制御抵抗回路ＬＲが非導通状態、定抵抗回路ＨＲが導通状態となる。
【００３９】
検出素子２にフォトンが入力してアバランシェ電流が流れると、検出素子２の両端電圧ＶSPADが降伏電圧ＶBRまで低下し、これに応じて出力回路３の入力電圧が上昇することによって、出力回路３の出力はロウレベルに変化する。すると、遅延時間Ｄ１だけ遅延したタイミングで制御抵抗回路ＬＲが導通状態に切り替わる。これにより、検出素子２のリチャージが促進され、並列接続された定抵抗回路ＨＲおよび制御抵抗回路ＬＲの抵抗値に応じた割合で、検出素子２の両端電圧ＶSPADが増大し、その分、検出素子２のアノード電圧が低下する。
【００４０】
制御抵抗回路ＬＲが導通状態に切り替わってから遅延時間Ｄ２が経過すると、制御抵抗回路ＬＲは非導通状態に切り替わる。但し、遅延時間Ｄ２は、高感度設定（即ち、Ｄ２＝ＤＨ）時には、その遅延時間Ｄ２の間に、両端電圧ＶSPADが上限電圧ＶDDに達するような長さに設定される。つまり、両端電圧が基準電圧ＴＨに達した後のリチャージ時間である後リチャージ時間が短くなる。また、遅延時間Ｄ２は、低感度設定（即ち、Ｄ２＝ＤＬ）時には、その遅延時間Ｄ２の間に、両端電圧ＶSPADが基準電圧ＴＨに達するような長さに設定される。
【００４１】
制御抵抗回路ＬＲが非導通状態に切り替わると、両端電圧ＶSPADの電圧変化率は、定抵抗回路ＨＲの抵抗値に応じた低いものとなる。これにより、低感度設定時には、後リチャージ時間が長くなり、図５中右側に示すように、両端電圧ＶSPADは基準電圧ＴＨに近い状態、即ち、検出素子２の感度が低い状態が継続することになる。
【００４２】
両端電圧ＶSPADが基準電圧ＴＨに達すると、出力回路３の出力はレベルが反転し、ハイレベルとなる。つまり、出力回路３からは、検出素子２にてフォトンが検出されてから、リチャージによって両端電圧ＶSPADが基準電圧ＴＨに達するまでの期間のパルス幅を有するロウアクティブのデジタルパルスが出力される。
【００４３】
［２−３．効果］
以上詳述した第２実施形態によれば、前述した第１実施形態の効果（１ａ）（１ｂ）を奏し、さらに、以下の効果を奏する。
【００４４】
（２ａ）光検出器１ａによれば、リチャージ動作において、設定したい感度に達するまでに要する両端電圧ＶSPADの過渡的な変化期間を短縮することができる。
［３．第３実施形態］
［３−１．第１実施形態との相違点］
第３実施形態は、基本的な構成は第１実施形態と同様であるため、相違点について以下に説明する。本実施形態は、前述した第１実施形態とは、出力回路およびリチャージ回路の構成が相違している。なお、第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
【００４５】
図６に示すように、本実施形態の光検出器１ｂは、検出素子２と、出力回路３ｂと、リチャージ回路４ｂと、電圧調整回路７ｂとを備える。
出力回路３ｂは、検出素子２のアノードの電位が、後述する電圧調整回路７ｂで生成される閾値ＶTH以上になると、ロウレベルを出力するコンパレータを用いて構成されている。
【００４６】
リチャージ回路４ｂは、トランジスタ４４を備える。
トランジスタ４４は、Ｎ−ＭＯＳトランジスタであり、ドレインが検出素子２のアノードに接続され、ソースが接地されている。トランジスタ４４のゲートには、電圧調整回路７ｂで生成されるクエンチ電圧ＶQCH が印加されている。
【００４７】
電圧調整回路７ｂは、感度調整値ＣSENSに応じた閾値ＶTHおよびクエンチ電圧ＶQCH を生成する。感度調整値ＣSENSが高感度を要求するものである場合、クエンチ電圧ＶQCH として第１の電圧ＶＨ、閾値ＶTHとして第１の閾値ＨＳを生成する。また、電圧調整回路７ｂは、感度調整値ＣSENSが低感度を要求するものである場合、クエンチ電圧ＶQCH として第１の電圧ＶＨより低い値に設定された第２の電圧ＶＬ、閾値ＶTHとして第１の閾値ＨＳより高い値に設定された第２の閾値ＬＳを生成する。なお、ＨＳ，ＬＳは、いずれも、０〜ＶDD−ＶBRの範囲内の値に設定される。
【００４８】
以下では、第１の閾値ＨＳに対応する第１の基準電圧ＴＨ１は（１）式、第２の閾値ＬＳに対応する第２の基準電圧ＴＨ２は（２）式で表すものとする。
ＴＨ１＝ＶDD−ＨＳ    （１）
ＴＨ２＝ＶDD−ＬＳ    （２）
なお、トランジスタ４４および電圧調整回路７ｂが可変抵抗回路に相当し、電圧調整回路７ｂは閾値設定回路にも相当する。
【００４９】
［３−２．動作］
光検出器１ｂの動作を、図７のタイミング図を用いて説明する。
リチャージが終了した状態では、検出素子２の両端電圧ＶSPADは、上限電圧ＶDDとなり、検出素子２の感度は最大となる。このとき出力回路３ｂの出力は、閾値ＶTHの設定に関わらずハイレベルとなる。
【００５０】
高感度設定（即ち、ＶQCH＝ＶＨ、ＶTH＝ＨＳ）時には、リチャージ中の両端電圧ＶSPADの電圧変化率は大きいが第１の基準電圧ＴＨ１も大きく、両端電圧ＶSPADは所定時間Ｄ３後に第１の基準電圧ＴＨ１に達する。低感度設定（即ち、ＶQCH＝ＶＬ、ＶTH＝ＬＳ）時には、リチャージ中の両端電圧ＶSPADの電圧変化率は小さいが第２の基準電圧ＴＨ２も小さく、両端電圧ＶSPADは、高感度設定時と同様に、所定時間Ｄ３後に第２の基準電圧ＴＨ２に達する。
【００５１】
つまり、クエンチ電圧ＶQCH および閾値ＶTHの組み合わせは、リチャージ動作によって両端電圧ＶSPADが閾値ＶTHの設定に応じた基準電圧ＴＨ１またはＴＨ２に達する時間がいずれも同じになるように設定されている。
【００５２】
両端電圧ＶSPADが閾値ＶTHの設定に応じた基準電圧ＴＨ１またはＴＨ２に達すると、出
力回路３ｂの出力はレベルが反転し、ハイレベルとなる。つまり、出力回路３ｂからは、検出素子２にてフォトンが検出されてから、リチャージによって両端電圧ＶSPADが閾値ＴＨに達するまでの期間のパルス幅を有するロウアクティブのデジタルパルスＰｏが出力される。なお、デジタルパルスＰｏのパルス幅、ひいては検出素子２によるフォトンの検知を行うことができないデッドタイムの期間は、高感度設定か低感度設定かによらず一定の大きさとなる。
【００５３】
［３−３．効果］
以上詳述した第２実施形態によれば、前述した第１実施形態の効果（１ａ）（１ｂ）を奏し、さらに、以下の効果を奏する。
【００５４】
（３ａ）光検出器１ｂによれば、第１及び第２実施形態と比較して、感度を調節するための回路構成を簡易なものとすることができる。
［４．他の実施形態］
以上、本開示の実施形態について説明したが、本開示は上述の実施形態に限定されることなく、種々変形して実施することができる。
【００５５】
（４ａ）上記実施形態では、感度調整値ＣSENSを生成する感度調整回路１０が、スイッチやレジスタで構成されているものとしたが、これに限定されるものではない。例えば、図８に示す感度調整回路１０ａのように、検出素子２に入射する外乱光をモニタする外乱光モニタ回路１１での検出結果を取得し、その取得した内容に従って、感度調整値ＣSENSを生成するように構成してもよい。この場合、感度調整値ＣSENSは、外乱光の光量が多い場合には低感度設定、外乱光の光量が少ないときには高感度設定を要求するものとすればよい。
【００５６】
なお、外乱光モニタ回路１１は、検出素子２に隣接して検出素子２とは別体に設けられた測定用の検出素子を用いて測定を行うように構成されていてもよい。
（４ｂ）上記実施形態では、両端電圧ＶSPADの上限電圧ＶDDを変化させることなく、感度を調整する方法を示したが、従来装置と同様に、上限電圧ＶDDを変化させることで感度を調整する方法を併用してもよい。この場合上限電圧ＶDDの制御のみで感度を調整する従来装置と比較して、上限電圧ＶDDを変化させる範囲を抑えることができるため、装置の大型化を抑制することができる。
【００５７】
（４ｃ）上記実施形態における１つの構成要素が有する複数の機能を、複数の構成要素によって実現したり、１つの構成要素が有する１つの機能を、複数の構成要素によって実現したりしてもよい。また、複数の構成要素が有する複数の機能を、１つの構成要素によって実現したり、複数の構成要素によって実現される１つの機能を、１つの構成要素によって実現したりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加又は置換してもよい。なお、特許請求の範囲に記載した文言から特定される技術思想に含まれるあらゆる態様が本開示の実施形態である。
【００５８】
（４ｄ）上述した光検出器の他、当該光検出器を構成要素とするシステム、当該ＳＰＡＤの感度調整方法など、種々の形態で本開示を実現することもできる。
【符号の説明】
【００５９】
１，１ａ，１ｂ…光検出器、２…検出素子、３，３ｂ…出力回路、４，４ａ，４ｂ…リチャージ回路、７，７ｂ…電圧調整回路、１０，１０ａ…感度調整回路、１１…外乱光モニタ回路、４１〜４６…トランジスタ、４７…反転回路、４８…遅延回路、４９…ラッチ回路、５０…遅延回路群、５１…セレクタ、ＣＲ，ＨＲ…定抵抗回路、ＬＲ…制御抵抗回
路、ＶＲ…可変抵抗回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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