(57)【要約】【課題】光半導体素子における活性層への不純物拡散が抑制できるようにする。【解決手段】活性層１０２とｐ型半導体層１０４との間、および活性層１０２とｎ型半導体層１０５との間に形成されたＩＩＩ−Ｖ族化合物半導体からなる拡散防止層１２１を備える。拡散防止層１２１は、活性層１０２、ｐ型半導体層１０４、およびｎ型半導体層１０５よりバンドギャップエネルギーが大きい半導体から構成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板の上に形成されたＩＩＩ−Ｖ族化合物半導体からなる活性層と、
基板の平面方向に前記活性層を挟んで形成されたＩＩＩ−Ｖ族化合物半導体からなるｐ型半導体層およびｎ型半導体層と、
前記ｎ型半導体層に接続するｎ型電極と、
前記ｐ型半導体層に接続するｐ型電極と、
前記活性層と前記ｐ型半導体層との間および前記活性層と前記ｎ型半導体層との間に形成されたＩＩＩ−Ｖ族化合物半導体からなる拡散防止層と
を備え、
前記拡散防止層は、前記活性層、ｐ型半導体層、およびｎ型半導体層よりバンドギャップエネルギーが大きいことを特徴とする光半導体素子。
【請求項２】
請求項１記載の光半導体素子において、
前記拡散防止層は、前記活性層と前記基板との間にも形成されていることを特徴とする光半導体素子。
【請求項３】
請求項１または２記載の光半導体素子において、
前記活性層と前記ｐ型半導体層との間および前記活性層と前記ｎ型半導体層との間に形成された前記拡散防止層は、厚さが１０〜３０ｎｍとされていることを特徴とする光半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光送信器用光源などに利用される光半導体素子に関する。
【背景技術】
【０００２】
半導体レーザなどの光半導体素子は、一般に、半導体基板の表面および裏面のそれぞれに形成された電極から、半導体基板に対して垂直方向にｐｎ接合を形成し、活性層に電流を注入もしくは電界を印加することによる順方向および逆方向バイアスによってダイオード特性を得て動作する。半導体基板の表面に２つの電極が形成される場合もあるが、この場合においても、垂直方向にダイオード構造を形成することになる。
【０００３】
このような光半導体素子の活性層は、二重ヘテロ接合と呼ばれる構造を利用するのが一般的である。二重ヘテロ構造は、屈折率が大きい活性層を、活性層よりも屈折率の小さい半導体材料で挟む構造であり、活性層に光を閉じ込めることが可能となる。
【０００４】
さらには、非特許文献１に記載されているように、活性層の両側を、活性層よりも屈折率の小さい半導体材料で挟む埋込ヘテロ構造を有する光半導体素子も知られている。この埋込ヘテロ構造により、光半導体素子の特性が向上する。
【０００５】
一方、上述した光半導体素子と異なり、基板に対し水平方向に電流を注入または電界を印加することにより動作する、横方向にｐｎ接合を形成する横方向素子の研究が行われている（例えば非特許文献２）。
【０００６】
この横方向素子は、図６に示すように、基板６０１の上に形成された活性層６０２と、活性層６０２に接して形成されたｐ型クラッド層６０４およびｎ型クラッド層６０５と、ｐ型クラッド層６０４に接続するｐ型電極６０８と、ｎ型クラッド層６０５に接続するｎ型電極６０９とを備える。
【０００７】
活性層６０２は、基板６０１から見て上下の方向に、半導体層６０３ａ，半導体層６０３ｂに挾まれている。また、半導体層６０３ａ，活性層６０２，半導体層６０３ｂの積層構造が、ｐ型半導体層６０４およびｎ型半導体層６０５に挾まれている。ｎ型半導体層６０５およびｐ型半導体層６０４は、基板６０１の平面に平行な方向で活性層６０２を挾んで形成されている。
【０００８】
また、半導体層６０３ａの上に接して活性層６０２が形成され、活性層６０２の上に接して半導体層６０３ｂが形成されている。また、半導体層６０３ａ，活性層６０２，半導体層６０３ｂの積層構造の側部に接し、ｐ型半導体層６０４およびｎ型半導体層６０５が形成されている。
【０００９】
また、ｐ型電極６０８は、ｐ型半導体層６０４にコンタクト層６０６を介して接続し、ｎ型電極６０９は、ｎ型半導体層６０５にコンタクト層６０７を介して接続する。また、コンタクト層６０６とコンタクト層６０７との間の半導体層６０３ｂ、ｐ型半導体層６０４およびｎ型半導体層６０５の上面は、ＳｉＯ2からなる絶縁層６１１が形成されて保護されている。
【００１０】
上述した従来の横方向素子では、活性層６０２の両側のｐ型半導体層６０４およびｎ型半導体層６０５は、屈折率が小さい半導体材料で構成され、活性層６０２（半導体層６０３ａ，活性層６０２，半導体層６０３ｂ積層構造）の上側、または上下の両方には、空気や誘電体などの屈折率の非常に小さい材料からなる層が形成される。この例では、ＳｉＯ2からなる絶縁層６１１が形成されている。
【００１１】
活性層６０２およびｐ型半導体層６０４およびｎ型半導体層６０５の各屈折率は３以上であり、両者の屈折率の差は５％程度である。これに対し、空気の屈折率は１であり、誘電体として例えばＳｉＯ2の屈折率は１．４程度であるから、両者の屈折率差は、上述した５％程度となるｐ型半導体層６０４およびｎ型半導体層６０５に比べて、非常に大きくなる。このため、空気や誘電体に挟まれた活性層６０２には、光が強く閉じ込められることになる。
【００１２】
活性層６０２に光を強く閉じ込められると、半導体レーザの場合にはしきい値電流が低減し、光変調器の場合には小さい印加電圧での変調動作が可能となるなど、光半導体素子の特性を向上させることができる。
【００１３】
さらに、横方向素子においては、選択的なドーピング手法によって所望の場所にｐ型、ｎ型それぞれの層を作製し、電極を形成することが可能であることから、ＣＭＯＳなどのプロセスとの互換性が高く、大規模な光集積回路の作製方法として有効である。また、同一面内に電極がある素子構造により、シリコンフォトニクスを基盤とする光回路や電子回路との集積親和性の高い構造として期待されている。このような素子集積性の向上や、高い大規模集積光回路への適合性などの観点から、横方向素子の研究が積極的に行われている。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】池上徹彦  監修、土屋治彦、三上修  編著、「半導体フォトニクス工学」、コロナ社、ＩＳＢＮ４−３３９−００６２３、第２０２頁〜第２０６頁、１９９５年１月１０日発行。
【非特許文献２】佐藤具就、武田浩司、松尾慎治、「電流注入型フォトニック結晶レーザ」、ＮＴＴ技術ジャーナル、１０月号、ｐ６５−６８、２０１２年。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上記のような横方向にｐｎ接合を有する素子では、熱拡散やイオン注入による不純物によってドーピングを行うが、光導波路のコアとなる活性層に対して、横方向への拡散を抑制することが困難である。不純物のコアへの拡散により、半導体レーザとしては余剰損失の増大、変調器としては余剰キャリア密度により、逆バイアス印加時のｐｎ接合空乏化の効率が悪くなるなどの問題が発生する。
【００１６】
本発明は、以上のような問題点を解消するためになされたものであり、光半導体素子における活性層への不純物拡散が抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る光半導体素子は、基板の上に形成されたＩＩＩ−Ｖ族化合物半導体からなる活性層と、基板の平面方向に活性層を挟んで形成されたＩＩＩ−Ｖ族化合物半導体からなるｐ型半導体層およびｎ型半導体層と、ｎ型半導体層に接続するｎ型電極と、ｐ型半導体層に接続するｐ型電極と、活性層とｐ型半導体層との間および活性層とｎ型半導体層との間に形成されたＩＩＩ−Ｖ族化合物半導体からなる拡散防止層とを備え、拡散防止層は、活性層、ｐ型半導体層、およびｎ型半導体層よりバンドギャップエネルギーが大きい。
【００１８】
上記光半導体素子において、拡散防止層は、活性層と基板との間にも形成されている。
【００１９】
上記光半導体素子において、活性層とｐ型半導体層との間および活性層とｎ型半導体層との間に形成された拡散防止層は、厚さが１０〜３０ｎｍとされていればよい。
【発明の効果】
【００２０】
以上説明したように、本発明によれば、活性層とｐ型半導体層との間、および活性層とｎ型半導体層との間に拡散防止層を備えるようにしたので、光半導体素子における活性層への不純物拡散が抑制できるという優れた効果が得られる。
【図面の簡単な説明】
【００２１】
【図１】図１は、図１は、本発明の実施の形態１における光半導体素子の構成を示す断面図である。
【図２Ａ】図２Ａは、本発明の実施の形態１における光半導体素子の製造途中の状態を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態１における光半導体素子の製造途中の状態を示す断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態１における光半導体素子の製造途中の状態を示す断面図である。
【図２Ｄ】図２Ｄは、本発明の実施の形態１における光半導体素子の製造途中の状態を示す断面図である。
【図２Ｅ】図２Ｅは、本発明の実施の形態１における光半導体素子の製造途中の状態を示す断面図である。
【図２Ｆ】図２Ｆは、本発明の実施の形態１における光半導体素子の製造途中の状態を示す断面図である。
【図２Ｇ】図２Ｇは、本発明の実施の形態１における光半導体素子の製造途中の状態を示す断面図である。
【図２Ｈ】図２Ｈは、本発明の実施の形態１における光半導体素子の製造途中の状態を示す断面図である。
【図２Ｉ】図２Ｉは、本発明の実施の形態１における光半導体素子の製造途中の状態を示す断面図である。
【図２Ｊ】図２Ｊは、本発明の実施の形態１における光半導体素子の製造途中の状態を示す断面図である。
【図２Ｋ】図２Ｋは、本発明の実施の形態１における光半導体素子の製造途中の状態を示す断面図である。
【図３】図３は、本発明の実施の形態２における光半導体素子の構成を示す断面図である。
【図４Ａ】図４Ａは、本発明の実施の形態２における光半導体素子の製造途中の状態を示す断面図である。
【図４Ｂ】図４Ｂは、本発明の実施の形態２における光半導体素子の製造途中の状態を示す断面図である。
【図４Ｃ】図４Ｃは、本発明の実施の形態２における光半導体素子の製造途中の状態を示す断面図である。
【図４Ｄ】図４Ｄは、本発明の実施の形態２における光半導体素子の製造途中の状態を示す断面図である。
【図４Ｅ】図４Ｅは、本発明の実施の形態２における光半導体素子の製造途中の状態を示す断面図である。
【図４Ｆ】図４Ｆは、本発明の実施の形態２における光半導体素子の製造途中の状態を示す断面図である。
【図４Ｇ】図４Ｇは、本発明の実施の形態２における光半導体素子の製造途中の状態を示す断面図である。
【図４Ｈ】図４Ｈは、本発明の実施の形態２における光半導体素子の製造途中の状態を示す断面図である。
【図４Ｉ】図４Ｉは、本発明の実施の形態２における光半導体素子の製造途中の状態を示す断面図である。
【図４Ｊ】図４Ｊは、本発明の実施の形態２における光半導体素子の製造途中の状態を示す断面図である。
【図４Ｋ】図４Ｋは、本発明の実施の形態２における光半導体素子の製造途中の状態を示す断面図である。
【図５Ａ】図５Ａは、本発明の実施の形態３における光半導体素子の製造途中の状態を示す断面図である。
【図５Ｂ】図５Ｂは、本発明の実施の形態３における光半導体素子の製造途中の状態を示す断面図である。
【図５Ｃ】図５Ｃは、本発明の実施の形態３における光半導体素子の製造途中の状態を示す断面図である。
【図５Ｄ】図５Ｄは、本発明の実施の形態３における光半導体素子の製造途中の状態を示す断面図である。
【図５Ｅ】図５Ｅは、本発明の実施の形態３における光半導体素子の製造途中の状態を示す断面図である。
【図５Ｆ】図５Ｆは、本発明の実施の形態３における光半導体素子の製造途中の状態を示す断面図である。
【図５Ｇ】図５Ｇは、本発明の実施の形態３における光半導体素子の製造途中の状態を示す断面図である。
【図５Ｈ】図５Ｈは、本発明の実施の形態３における光半導体素子の製造途中の状態を示す断面図である。
【図５Ｉ】図５Ｉは、本発明の実施の形態３における光半導体素子の製造途中の状態を示す断面図である。
【図６】図６は、従来の活性層の両側を半導体材料で挟む埋込ヘテロ構造を有する光半導体素子の構成を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図を参照して説明する。
【００２３】
［実施の形態１］
はじめに、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１における光半導体素子の構成を示す断面図である。
【００２４】
この光半導体素子は、基板１０１の上に形成された活性層１０２と、基板１０１の平面方向に活性層１０２を挟んで形成されたｐ型半導体層およびｎ型半導体層と、ｐ型半導体層１０４に電気的に接続するｐ型電極１０８と、ｎ型半導体層１０５に電気的に接続するｎ型電極１０９とを備える。この構成では、活性層１０２には、基板１０１の平面に平行な方向で電流が注入される。
【００２５】
また、活性層１０２は、基板１０１から見て上下の方向に、半導体層１０３ａ，半導体層１０３ｂに挾まれている。半導体層１０３ａ，活性層１０２，半導体層１０３ｂの積層構造が、ｐ型半導体層１０４およびｎ型半導体層１０５に挾まれている。各半導体層は、ＩＩＩ−Ｖ族化合物半導体から構成されている。
【００２６】
ここでは、半導体層１０３ａの上に接して活性層１０２が形成され、活性層１０２の上に接して半導体層１０３ｂが形成されている。また、ｐ型電極１０８は、ｐ型半導体層１０４にコンタクト層１０６を介して接続し、ｎ型電極１０９は、ｎ型半導体層１０５にコンタクト層１０７を介して接続する。コンタクト層１０６とコンタクト層１０７との間の半導体層１０３ｂ、ｐ型半導体層１０４、ｎ型半導体層１０５の上面は、保護膜１１１により保護されている。
【００２７】
上記構成に加え、実施の形態１では、活性層１０２とｐ型半導体層１０４との間、および活性層１０２とｎ型半導体層１０５との間に形成されたＩＩＩ−Ｖ族化合物半導体からなる拡散防止層１２１を備える。拡散防止層１２１は、活性層１０２、ｐ型半導体層１０４、およびｎ型半導体層１０５よりバンドギャップエネルギーが大きい半導体から構成されている。
【００２８】
基板１０１は、例えば、半絶縁性のＩｎＰから構成され、活性層１０２は、ＩｎＧａＡｓＰからなる量子井戸構造とされている。量子井戸構造とされている活性層１０２の発光波長は、例えば１．５５μｍである。
【００２９】
また、例えば、半導体層１０３ａ，半導体層１０３ｂは、アンドープのＩｎＰ（ｉ−ＩｎＰ）から構成され、ｐ型半導体層１０４は、Ｚｎが１×１０18ｃｍ-3程度ドープされたｐ型のＩｎＰ（ｐ−ＩｎＰ）から構成され、ｎ型半導体層１０５は、Ｓｉが１×１０18ｃｍ-3程度ドープされたｎ型のＩｎＰ（ｎ−ＩｎＰ）から構成されている。
【００３０】
また、コンタクト層１０６は、Ｚｎが２×１０18ｃｍ-3程度ドープされたＩｎＧａＡｓ（ｐ−ＩｎＧａＡｓ）から構成され、コンタクト層１０７は、Ｓｉが２×１０18ｃｍ-3程度ドープされたｎ型のＩｎＧａＡｓ（ｎ−ＩｎＧａＡｓ）から構成されている。また、保護膜１１１は、例えば、ＳｉＯ2から構成されている。
【００３１】
上述した構成に対し、拡散防止層１２１は、ＩｎＧａＡｓから構成すればよい。拡散防止層１２１は、厚さ１０〜３０ｎｍ程度とすればよい。ＩｎＧａＡｓは、ＩｎＰよりバンドギャップエネルギーが高い。
【００３２】
上述した拡散防止層１２１を設けることで、ｐ型半導体層１０４、ｎ型半導体層１０５から活性層１０２への不純物（ドーパント）の拡散が抑制できる。一方、拡散防止層１２１を設けても、ｐ型半導体層１０４とｎ型半導体層１０５との間の横方向にはトンネル電流が十分流れるため、電流は阻害されない。
【００３３】
ＩｎＰから構成したｐ型半導体層１０４、ｎ型半導体層１０５のバンドギャップエネルギーは、１．３５ｅＶ程度であり、これらよりもＩｎＡｌＡｓは、一般に大きなバンドギャップエネルギーを持つことが知られている。この効果によって、例えば、ｐ型半導体層１０４、ｎ型半導体層１０５を形成するために、活性層１０２を挾む領域に選択的に熱拡散やイオン注入によってドーピングを行うとき、拡散防止層１２１が障壁となり、不純物拡散、例えば、ｐ型であれば、Ｚｎがｎ型であればＳｉが、コアとなる活性層１０２へ侵入することを抑制できるものとなる。
【００３４】
上述した実施の形態１の光半導体素子によれば，ｐ型電極１０８およびｎ型電極１０９に電圧源または電流源を接続すれば、例えば、光変調器として動作させることができる。また、活性層１０２の上に、活性層１０２の発光波長（１．５５μｍ）をブラッグ波長とする回折格子を形成するなど共振器構造を組み合わせることで、や半導体レーザとして動作が可能になる。
【００３５】
実施の形態１における光半導体素子の活性層１０２による光導波路コア構造は、１０％〜２０％程度の光閉じ込め係数を有する構造となっている。この構造は、活性層１０２の多重量子井戸を形成する井戸層および障壁層となるＩｎＧａＡｌＡｓ，ＩｎＧａＡｓＰ系の組成や厚さ、層数により、光半導体素子の用途に応じて、レーザの発光層、光変調器の光吸収層、屈折率変化層などとしてそれぞれに最適になるように適宜に設計されるものである。
【００３６】
実施の形態１によれば、活性層１０２を挾むｐ型半導体層１０４、ｎ型半導体層１０５の不純物が、活性層１０２へ拡散することが抑制されるため、例えば、半導体レーザとしては、不純物による光損失の低減が可能となり、光変調器としては、電界印加時の効率的にコアに電界がかかることによる空乏化が変調特性の改善に大きく寄与する。
【００３７】
また、実施の形態１では、ｐ型半導体層１０４、ｎ型半導体層１０５と基板１０１との間にも拡散防止層１２１を形成しているため、ｐ型半導体層１０４、ｎ型半導体層１０５から基板１０１への不純物の拡散が抑制される。このため、基板１０１を介してリークする電流の低減も期待できる。
【００３８】
次に、実施の形態１における光半導体素子の製造方法について、図２Ａ〜図２Ｋを用いて説明する。図２Ａ〜図２Ｋは、本発明の実施の形態１における光半導体素子の製造途中の状態を示す断面図である。
【００３９】
まず、図２Ａに示すように、半絶縁性のＩｎＰからなる基板１０１の上に、アンドープのＩｎＰ層２０１、ＩｎＧａＡｓＰかなる多重量子井戸構造の積層部２０２、アンドープのＩｎＰ層２０３を順次に積層する。例えば、有機金属気相成長（ＭＯＶＰＥ：Metalorganic Vapor Phase Epitaxy）法や分子線エピタキシー法などの結晶成長法を用いて各層をエピタキシャル成長させることで形成すればよい。
【００４０】
次に、図２Ｂに示すように、ＩｎＰ層２０３の上、厚さ１００ｎｍ程度のＳｉＯ2からなる絶縁層２０４を形成する。例えば、よく知られたプラズマＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯ2を堆積することで絶縁層２０４を形成すればよい。次いで、公知のフォトリソグラフィー技術または電子線リソグラフィー技術およびエッチング技術により絶縁層２０４をパターニングしてハードマスク２０４ａを形成し、形成したハードマスク２０４ａをマスクとして下層の各半導体層をエッチングすることで、図２Ｃに示すように、半導体層１０３ａ，活性層１０２，半導体層１０３ｂの積層構造（紙面手前から奥に延在するメサストライプ形状）を形成する。例えば、四塩化珪素、塩素、ヨウ化水素、または、メタンガスなどを用いたドライエッチングまたはウェットエッチングまたは、それらの併用によって上述したエッチングを実施すればよい。
【００４１】
次に、図２Ｄに示すように、半導体層１０３ａ，活性層１０２，半導体層１０３ｂの側面およびこれらの両脇の基板１０１の上に、拡散防止層１２１を形成する。例えば、ＩｎＰ層２０１、積層部２０２、ＩｎＰ層２０３の成長に用いたＭＯＶＰＥ装置を用い、上述したパターニングで露出した領域にてＩｎＡｌＡｓＰを再成長させることで、拡散防止層１２１を形成すればよい。
【００４２】
引き続き、ドーピング濃度が極めて小さい状態で拡散防止層１２１の上にＩｎＰを成長させることで、図２Ｅに示すように、拡散防止層１２１を介して半導体層１０３ａ，活性層１０２，半導体層１０３ｂを挾むＩｎＰ層２０５、ＩｎＰ層２０６を形成する。これにより、活性層１０２を埋め込み、埋込光導波路構造とする。
【００４３】
次に、ハードマスク２０４ａを除去した後、図２Ｆに示すように、ＩｎＰ層２０５、半導体層１０３ｂ、ＩｎＰ層２０６の上に、有機金属気相成長などによりＩｎＧａＡｓを堆積することでＩｎＧａＡｓ層２０７を形成する。
【００４４】
次に、ＩｎＰ層２０５の領域が開放したＳｉＯ2からなるハードマスク２０８を形成し、ハードマスク２０８の上より、例えば熱拡散によりＺｎをドーピングすることで、図２Ｇに示すように、ｐ型半導体層１０４を形成する。なお、この処理により、ＩｎＧａＡｓ層２０７のｐ型半導体層１０４上部領域も、Ｚｎが導入されてｐ型となる。
【００４５】
次に、ハードマスク２０８を除去した後、ＩｎＰ層２０６の領域が開放したＳｉＯ2からなるハードマスク２０９を形成し、ハードマスク２０９の上より、例えばイオン注入法および活性化熱処理によりＳｉをドーピングすることで、図２Ｈに示すように、ｎ型半導体層１０５を形成する。なお、この処理により、ＩｎＧａＡｓ層２０７のｎ型半導体層１０５上部領域も、Ｓｉが導入されてｎ型となる。
【００４６】
次に、ハードマスク２０９を除去した後、ＩｎＧａＡｓ層２０７を、公知のリソグラフィー技術およびウェットエッチング技術によりパターニングすることで、図２Ｉに示すように、コンタクト層１０６およびコンタクト層１０７を形成する。前述したように、ｐ型半導体層１０４上部領域はｐ型とされ、ｎ型半導体層１０５上部領域はｎ型とされていたので、ｐ型のコンタクト層１０６およびｎ型のコンタクト層１０７が形成される。
【００４７】
次に、図２Ｊに示すように、ＳｉＯ2からなる絶縁層２１０を形成する。または、絶縁層２１０はＳｉＮから構成してもよい。例えば、よく知られたスパッタ法によりＳｉＯ2（またはＳｉＮ）を堆積することで絶縁層２１０を形成すればよい。
【００４８】
次に、絶縁層２１０を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、図２Ｋに示すように、コンタクト層１０６およびコンタクト層１０７の上部が開口する保護膜１１１を形成し、次いで、コンタクト層１０６およびコンタクト層１０７の上に、ｐ型電極１０８およびｎ型電極１０９を形成する。
【００４９】
例えば、ＣＦ系ガスによるＲＩＥ（Reactive Ion Etching）等のドライエッチング法を用いたパターニングにより保護膜１１１を形成すればよい。また、各電極形成部に開口を有するリフトオフマスクを形成し、この後、抵抗加熱蒸着や電子線蒸着によってｐ型、ｎ型それぞれに対して適切なコンタクトが可能となる金属材料を蒸着し、この後リフトオフマスクを除去することで、ｐ型電極１０８およびｎ型電極１０９を形成すればよい（リフトオフ法）。
【００５０】
上述した製造の過程で、ハードマスク２０９を除去してコンタクト層１０６およびコンタクト層１０７を形成した後（図２Ｉ）、絶縁層２１０を形成する前に、半導体層１０３ｂの上面に、導波方向に延在する回折格子を形成することで、単一モード動作する分布帰還型(Distributed Feedback：ＤＦＢ)レーザ、分布ブラッグ反射型（Distributed Bragg Reflector；ＤＢＲ）レーザ、また、分布反射型（ Distributed Reflector；ＤＲ）レーザとすることができる。例えば電子ビーム露光によるリソグラフィーで形成したレジストパタンをマスクとし、所定のエッチングによりパターニングすることで、半導体層１０３ｂの上面に回折格子が形成できる。
【００５１】
最後に所望の素子長さで劈開することにより、実施の形態１における光半導体素子が完成する。実施の形態１における光半導体素子は、活性層１０２を横方向にｐ型半導体層１０４、ｎ型半導体層１０５で挾むｐｉｎ構造が形成され、ここに電流を注入することでレーザダイオードとして機能し、逆バイアスなど電圧印加によって変調器などとして動作させるための基本構造が完成される。
【００５２】
［実施の形態２］
次に、本発明の実施の形態２について説明する。図３は、本発明の実施の形態２における光半導体素子の構成を示す断面図である。
【００５３】
この光半導体素子は、基板１０１の上に形成された活性層１０２と、基板１０１の平面方向に活性層１０２を挟んで形成されたｐ型半導体層およびｎ型半導体層と、ｐ型半導体層１０４に電気的に接続するｐ型電極１０８と、ｎ型半導体層１０５に電気的に接続するｎ型電極１０９とを備える。この構成では、活性層１０２には、基板１０１の平面に平行な方向で電流が注入される。
【００５４】
また、活性層１０２は、基板１０１から見て上下の方向に、半導体層１０３ａ，半導体層１０３ｂに挾まれている。半導体層１０３ａ，活性層１０２，半導体層１０３ｂの積層構造が、ｐ型半導体層１０４およびｎ型半導体層１０５に挾まれている。各半導体層は、ＩＩＩ−Ｖ族化合物半導体から構成されている。
【００５５】
ここでは、半導体層１０３ａの上に接して活性層１０２が形成され、活性層１０２の上に接して半導体層１０３ｂが形成されている。また、ｐ型電極１０８は、ｐ型半導体層１０４にコンタクト層１０６を介して接続し、ｎ型電極１０９は、ｎ型半導体層１０５にコンタクト層１０７を介して接続する。コンタクト層１０６とコンタクト層１０７との間の半導体層１０３ｂ、ｐ型半導体層１０４、ｎ型半導体層１０５の上面は、保護膜１１１により保護されている。
【００５６】
上記構成に加え、実施の形態２では、活性層１０２とｐ型半導体層１０４との間、および活性層１０２とｎ型半導体層１０５との間に形成されたＩＩＩ−Ｖ族化合物半導体からなる拡散防止層１２１ａを備える。実施の形態２では、前述した実施の形態１に加え、半導体層１０３ａと基板１０１との間にも拡散防止層１２１ａを備える。なお、実施の形態１と同様に、拡散防止層１２１ａは、活性層１０２、ｐ型半導体層１０４、およびｎ型半導体層１０５よりバンドギャップエネルギーが大きい半導体から構成されている。他の構成は、実施の形態１と同様である。
【００５７】
実施の形態２によれば、拡散防止層１２１ａを備えているため、まず、活性層１０２を挾むｐ型半導体層１０４、ｎ型半導体層１０５の不純物が、活性層１０２へ拡散することが抑制される。この結果、例えば、半導体レーザとしては、不純物による光損失の低減が可能となり、光変調器としては、電界印加時の効率的にコアに電界がかかることによる空乏化が変調特性の改善に大きく寄与する。
【００５８】
また、実施の形態２でも、ｐ型半導体層１０４、ｎ型半導体層１０５と基板１０１との間にも拡散防止層１２１ａを形成しているため、ｐ型半導体層１０４、ｎ型半導体層１０５から基板１０１への不純物の拡散が抑制される。このため、基板１０１を介してリークする電流の低減も期待できる。加えて、半導体層１０３ａと基板１０１との間にも拡散防止層１２１ａを備えるので、活性層１０２の下部をオーバーフロー的に流れる電流をさらに抑圧することができる。実施の形態２によれば、実施の形態１よりも、横方向に電流を流す際の基板１０１へのリーク電流がより抑制できるようになる。
【００５９】
次に、実施の形態２における光半導体素子の製造方法について、図４Ａ〜図４Ｋを用いて説明する。図４Ａ〜図４Ｋは、本発明の実施の形態２における光半導体素子の製造途中の状態を示す断面図である。
【００６０】
まず、図４Ａに示すように、半絶縁性のＩｎＰからなる基板１０１の上に、ＩｎＡｌＡｓＰ層２１１，アンドープのＩｎＰ層２０１、ＩｎＧａＡｓＰかなる多重量子井戸構造の積層部２０２、アンドープのＩｎＰ層２０３を順次に積層する。例えば、ＭＯＶＰＥ法や分子線エピタキシー法などの結晶成長法を用いて各層をエピタキシャル成長させることで形成すればよい。
【００６１】
次に、図４Ｂに示すように、ＩｎＰ層２０３の上、厚さ１００ｎｍ程度のＳｉＯ2からなる絶縁層２０４を形成する。例えば、よく知られたプラズマＣＶＤ法によりＳｉＯ2を堆積することで絶縁層２０４を形成すればよい。
【００６２】
次いで、公知のフォトリソグラフィー技術または電子線リソグラフィー技術およびエッチング技術により絶縁層２０４をパターニングしてハードマスク２０４ａを形成し、形成したハードマスク２０４ａをマスクとして下層の各半導体層をエッチングすることで、図４Ｃに示すように、ＩｎＡｌＡｓＰ層２１１ａ，半導体層１０３ａ，活性層１０２，半導体層１０３ｂの積層構造（紙面手前から奥に延在するメサストライプ形状）を形成する。例えば、四塩化珪素、塩素、ヨウ化水素、または、メタンガスなどを用いたドライエッチングまたはウェットエッチングまたは、それらの併用によって上述したエッチングを実施すればよい。
【００６３】
次に、図４Ｄに示すように、半導体層１０３ａ，活性層１０２，半導体層１０３ｂの側面およびこれらの両脇の基板１０１の上に、拡散防止層１２１ａを形成する。例えば、ＩｎＰ層２０１、積層部２０２、ＩｎＰ層２０３の成長に用いたＭＯＶＰＥ装置を用い、上述したパターニングで露出した領域にてＩｎＡｌＡｓＰを再成長させることで、拡散防止層１２１ａを形成すればよい。この再成長により、ＩｎＡｌＡｓＰ層２１１ａに連続してＩｎＡｌＡｓＰが成長し、全体で一体の拡散防止層１２１ａが形成される。
【００６４】
引き続き、ドーピング濃度が極めて小さい状態で、半導体層１０３ａ，活性層１０２，半導体層１０３ｂの側面における拡散防止層１２１ａの上にＩｎＰを成長させることで、図４Ｅに示すように、拡散防止層１２１ａを介して半導体層１０３ａ，活性層１０２，半導体層１０３ｂを挾むＩｎＰ層２０５、ＩｎＰ層２０６を形成する。これにより、活性層１０２を埋め込み、埋込光導波路構造とする。
【００６５】
次に、ハードマスク２０４ａを除去した後、図４Ｆに示すように、ＩｎＰ層２０５、半導体層１０３ｂ、ＩｎＰ層２０６の上に、有機金属気相成長などによりＩｎＧａＡｓを堆積することでＩｎＧａＡｓ層２０７を形成する。
【００６６】
次に、ＩｎＰ層２０５の領域が開放したＳｉＯ2からなるハードマスク２０８を形成し、ハードマスク２０８の上より、例えば熱拡散によりＺｎをドーピングすることで、図４Ｇに示すように、ｐ型半導体層１０４を形成する。なお、この処理により、ＩｎＧａＡｓ層２０７のｐ型半導体層１０４上部領域も、Ｚｎが導入されてｐ型となる。
【００６７】
次に、ハードマスク２０８を除去した後、ＩｎＰ層２０６の領域が開放したＳｉＯ2からなるハードマスク２０９を形成し、ハードマスク２０９の上より、例えばイオン注入法および活性化熱処理によりＳｉをドーピングすることで、図４Ｈに示すように、ｎ型半導体層１０５を形成する。なお、この処理により、ＩｎＧａＡｓ層２０７のｎ型半導体層１０５上部領域も、Ｓｉが導入されてｎ型となる。
【００６８】
次に、ハードマスク２０９を除去した後、ＩｎＧａＡｓ層２０７を、公知のリソグラフィー技術およびウェットエッチング技術によりパターニングすることで、図４Ｉに示すように、コンタクト層１０６およびコンタクト層１０７を形成する。前述したように、ｐ型半導体層１０４上部領域はｐ型とされ、ｎ型半導体層１０５上部領域はｎ型とされていたので、ｐ型のコンタクト層１０６およびｎ型のコンタクト層１０７が形成される。
【００６９】
次に、図４Ｊに示すように、ＳｉＯ2からなる絶縁層２１０を形成する。または、絶縁層２１０はＳｉＮから構成してもよい。例えば、よく知られたスパッタ法によりＳｉＯ2（またはＳｉＮ）を堆積することで絶縁層２１０を形成すればよい。
【００７０】
次に、絶縁層２１０を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、図４Ｋに示すように、コンタクト層１０６およびコンタクト層１０７の上部が開口する保護膜１１１を形成し、次いで、コンタクト層１０６およびコンタクト層１０７の上に、ｐ型電極１０８およびｎ型電極１０９を形成する。
【００７１】
最後に所望の素子長さで劈開することにより、実施の形態２における光半導体素子が完成する。実施の形態２における光半導体素子においても、活性層１０２を横方向にｐ型半導体層１０４、ｎ型半導体層１０５で挾むｐｉｎ構造が形成され、ここに電流を注入することでレーザダイオードとして機能し、逆バイアスなど電圧印加によって変調器などとして動作させるための基本構造が完成される。
【００７２】
［実施の形態３］
次に、本発明の実施の形態３における光半導体素子の製造方法について説明する。実施の形態３では、実施の形態１で説明した光半導体素子の他の製造方法について、図５Ａ〜図５Ｋを用いて説明する。
【００７３】
まず、図５Ａに示すように、半絶縁性のＩｎＰからなる基板１０１の上に、アンドープのＩｎＰ層２０１、ＩｎＧａＡｓＰかなる多重量子井戸構造の積層部２０２、アンドープのＩｎＰ層２０３を順次に積層する。例えば、有機金属気相成長（ＭＯＶＰＥ：Metalorganic Vapor Phase Epitaxy）法や分子線エピタキシー法などの結晶成長法を用いて各層をエピタキシャル成長させることで形成すればよい。
【００７４】
次に、図５Ｂに示すように、ＩｎＰ層２０３の上、厚さ１００ｎｍ程度のＳｉＯ2からなる絶縁層２０４を形成する。例えば、よく知られたプラズマＣＶＤ法によりＳｉＯ2を堆積することで絶縁層２０４を形成すればよい。
【００７５】
次いで、公知のフォトリソグラフィー技術または電子線リソグラフィー技術およびエッチング技術により絶縁層２０４をパターニングしてハードマスク２０４ａを形成し、形成したハードマスク２０４ａをマスクとして下層の各半導体層をエッチングすることで、図５Ｃに示すように、ｎ型半導体層１０５となる領域が開口するようにパターニングされたＩｎＰ層２０１ａ、積層部２０２ａ、ＩｎＰ層２０３ａ形成する。
【００７６】
例えば、四塩化珪素、塩素、ヨウ化水素、または、メタンガスなどを用いたドライエッチングまたはウェットエッチングまたは、それらの併用によって上述したエッチングを実施すればよい。
【００７７】
次に、図５Ｄに示すように、ＩｎＰ層２０１ａ、積層部２０２ａ、ＩｎＰ層２０３ａの開口した側の側面およびこの領域の基板１０１の上に、拡散防止層１２１を形成する。例えば、ＩｎＰ層２０１、積層部２０２、ＩｎＰ層２０３の成長に用いたＭＯＶＰＥ装置を用い、上述したパターニングで露出した領域にてＩｎＡｌＡｓＰを再成長させることで、拡散防止層１２１を形成すればよい。
【００７８】
引き続き、拡散防止層１２１の上にｎ型にドーピングされたＩｎＰを成長させることで、拡散防止層１２１を介してＩｎＰ層２０１ａ、積層部２０２ａ、ＩｎＰ層２０３ａの開口した側の側面にｎ型半導体層１０５を形成する。また、ｎ型半導体層１０５の上に、ｎ型にドーピングされたＩｎＧａＡｓを成長させることでコンタクト層１０７を形成する。
【００７９】
次に、ハードマスク２０４ａを除去した後、ｐ型半導体層１０４となる領域が開口するハードマスク２０７を形成し、形成したハードマスク２０７を用いてＩｎＰ層２０１ａ、積層部２０２ａ、ＩｎＰ層２０３ａをエッチングすることで、図５Ｅに示すように、半導体層１０３ａ，活性層１０２，半導体層１０３ｂの積層構造（紙面手前から奥に延在するメサストライプ形状）を形成する。前述同様に、四塩化珪素、塩素、ヨウ化水素、または、メタンガスなどを用いたドライエッチングまたはウェットエッチングまたは、それらの併用によって上述したエッチングを実施すればよい。
【００８０】
次に、図５Ｆに示すように、半導体層１０３ａ，活性層１０２，半導体層１０３ｂの積層構造を形成することで新たに開口した側の側面およびこの領域の基板１０１の上に、前述同様に拡散防止層１２１を形成する。引き続き、拡散防止層１２１の上にｐ型にドーピングされたＩｎＰを成長させることで、拡散防止層１２１を介して半導体層１０３ａ，活性層１０２，半導体層１０３ｂの新たに開口した側の側面にｐ型半導体層１０４を形成する。また、ｐ型半導体層１０４の上に、ｐ型にドーピングされたＩｎＧａＡｓを成長させることでコンタクト層１０６を形成する。
【００８１】
次に、ハードマスク２０７を除去した後、コンタクト層１０６およびコンタクト層１０７を公知のリソグラフィー技術およびウェットエッチング技術によりパターニングすることで、図５Ｇに示すように、これらの間隔をより広くする。
【００８２】
次に、図５Ｈに示すように、ＳｉＯ2からなる保護膜１１１を形成する。または、保護膜１１１はＳｉＮから構成してもよい。例えば、よく知られたスパッタ法によりＳｉＯ2（またはＳｉＮ）を堆積し、堆積した層をパターニングすることで保護膜１１１を形成すればよい。この後、図５Ｉに示すように、コンタクト層１０６およびコンタクト層１０７の上に、ｐ型電極１０８およびｎ型電極１０９を形成する。
【００８３】
例えば、各電極形成部に開口を有するリフトオフマスクを形成し、この後、抵抗加熱蒸着や電子線蒸着によってｐ型、ｎ型それぞれに対して適切なコンタクトが可能となる金属材料を蒸着し、この後リフトオフマスクを除去することで、ｐ型電極１０８およびｎ型電極１０９を形成すればよい（リフトオフ法）。
【００８４】
最後に所望の素子長さで劈開することにより、実施の形態３の製造方法による光半導体素子が完成する。このようにして作製した光半導体素子も、実施の形態１と同様に、活性層１０２を横方向にｐ型半導体層１０４、ｎ型半導体層１０５で挾むｐｉｎ構造が形成され、ここに電流を注入することでレーザダイオードとして機能し、逆バイアスなど電圧印加によって変調器などとして動作させるための基本構造が完成される。
【００８５】
以上に説明したように、本発明によれば、活性層とｐ型半導体層との間、および活性層とｎ型半導体層との間に拡散防止層を備えるようにしたので、光半導体素子における活性層への不純物拡散が抑制できるようになる。
【００８６】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【００８７】
例えば、上述では、拡散防止層をＩｎＡｌＡｓから構成する場合を例に説明したが、これに限るものではない。拡散防止層を構成する材料は、ｐ型半導体層、ｎ型半導体層を構成する半導体よりバンドギャップエネルギーが大きい材料であればよい。以上であれば、これに限られない。
【００８８】
ただし、横方向に電流を印加するため、バンドギャップエネルギーが大きい拡散防止層が厚いと、バンドギャップエネルギー差大きくなることによって、高抵抗化する懸念がある。従って、活性層の両側部の拡散防止層の厚さは、１０〜３０ｎｍ程度であることが望ましい。一方で、下側への基板側のドーパント拡散抑制と電流リーク、オーバーフローの抑圧のためには、活性層の下部の拡散防止層の厚さには上限がなくなるため、格子整合下もしくは、歪を有する再成長であっても臨界膜厚以下で結晶欠陥が発生しない範囲の厚さで成長することができればよい。
【符号の説明】
【００８９】
１０１…基板、１０２…活性層、１０３ａ，１０３ｂ…半導体層、１０４…ｐ型半導体層、１０５…ｎ型半導体層、１０６…コンタクト層、１０７…コンタクト層、１０８…ｐ型電極、１０９…ｎ型電極、１１１…保護膜、１２１…拡散防止層。
【図１】
2018006590.tif 000003
【図２Ａ】
2018006590.tif 000004
【図２Ｂ】
2018006590.tif 000005
【図２Ｃ】
2018006590.tif 000006
【図２Ｄ】
2018006590.tif 000007
【図２Ｅ】
2018006590.tif 000008
【図２Ｆ】
2018006590.tif 000009
【図２Ｇ】
2018006590.tif 000010
【図２Ｈ】
2018006590.tif 000011
【図２Ｉ】
2018006590.tif 000012
【図２Ｊ】
2018006590.tif 000013
【図２Ｋ】
2018006590.tif 000014
【図３】
2018006590.tif 000015
【図４Ａ】
2018006590.tif 000016
【図４Ｂ】
2018006590.tif 000017
【図４Ｃ】
2018006590.tif 000018
【図４Ｄ】
2018006590.tif 000019
【図４Ｅ】
2018006590.tif 000020
【図４Ｆ】
2018006590.tif 000021
【図４Ｇ】
2018006590.tif 000022
【図４Ｈ】
2018006590.tif 000023
【図４Ｉ】
2018006590.tif 000024
【図４Ｊ】
2018006590.tif 000025
【図４Ｋ】
2018006590.tif 000026
【図５Ａ】
2018006590.tif 000027
【図５Ｂ】
2018006590.tif 000028
【図５Ｃ】
2018006590.tif 000029
【図５Ｄ】
2018006590.tif 000030
【図５Ｅ】
2018006590.tif 000031
【図５Ｆ】
2018006590.tif 000032
【図５Ｇ】
2018006590.tif 000033
【図５Ｈ】
2018006590.tif 000034
【図５Ｉ】
2018006590.tif 000035
【図６】
2018006590.tif 000036