(57)【要約】【課題】オン電圧の低い、高耐圧・低損失の炭化珪素（ＳｉＣ）半導体素子、及びその製造方法を提供する。【解決手段】本発明のＳｉＣ半導体素子１０は、第１導電型のＳｉＣ基板１１の主面上に、ＰｉＮダイオードが形成された第１領域と、ショットキーバリアダイオードが形成された第２領域２１とが並列して形成されており、ＳｉＣ基板の主面上に、第１導電型のＳｉＣからなる耐圧維持層１２が形成され、第１領域２０において、耐圧維持層１２上に、第２導電型のＳｉＣからなるエピタキシャル層１３が選択的に形成され、かつ、エピタキシャル層上に、オーミック接合された第１電極１４ａが形成されており、第２領域２１において、耐圧維持層１２上に、ショットキー接合された第２電極１４ｂが形成され、第１電極１４ａ及び第２電極１４ｂは電気的に導通している。【選択図】図２
2018006646.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣ基板の一方の主面上に、ＰｉＮダイオードが形成された第１領域と、ショットキーバリアダイオード（ＳＢＤ）が形成された第２領域とが並列して形成されたＳｉＣ半導体素子であって、
前記ＳｉＣ基板の一方の主面上に、第１導電型のＳｉＣからなる耐圧維持層が形成されており、
前記第１領域において、前記耐圧維持層上に、第２導電型のＳｉＣからなるエピタキシャル層が選択的に形成され、かつ、前記エピタキシャル層上に、オーミック接合された第１電極が形成されており、
前記第２領域において、前記耐圧維持層上に、ショットキー接合された第２電極が形成されており、
前記ＳｉＣ基板の他方の主面上に、第３電極が形成されており、
前記第１電極及び前記第２電極は、電気的に導通している、ＳｉＣ半導体素子。
【請求項２】
前記第１領域の幅をＰ、前記耐圧維持層の厚みをｄとしたとき、Ｐ／ｄ≧１を満たしている、請求項１に記載のＳｉＣ半導体素子。
【請求項３】
前記第１領域に並列する前記第２領域の幅をＳとしたとき、Ｐ≧Ｓを満たしている、請求項２に記載のＳｉＣ半導体素子。
【請求項４】
前記第２領域は、平面視で、前記第１領域を取り囲んで形成されている、請求項１〜３の何れかに記載のＳｉＣ半導体素子。
【請求項５】
前記第１領域と前記第２領域との境界に沿って、前記耐圧維持層の表面に、前記エピタキシャル層よりも低濃度の第２導電型の電界緩和領域が形成されている、請求項１に記載のＳｉＣ半導体素子。
【請求項６】
前記ＰｉＮダイオードは、メサ型構造をなしている、請求項１に記載のＳｉＣ半導体素子。
【請求項７】
前記第２領域において、前記耐圧維持層の表面に、複数個の第２導電型のバリア領域が成され、前記ＳＢＤは、接合障壁制御ショットキー構造をなしている、請求項１に記載のＳｉＣ半導体素子。
【請求項８】
請求項１〜７の何れかに記載のＳｉＣ半導体素子の製造方法であって、
第１導電型のＳｉＣ基板の一方の主面上に、第１導電型のＳｉＣからなる耐圧維持層をエピタキシャル成長で形成する工程（ａ）と、
前記耐圧維持層上に、第２導電型のＳｉＣからなるエピタキシャル層をエピタキシャル成長で形成する工程（ｂ）と、
前記エピタキシャル層の一部をエッチングにより選択的に除去して、前記耐圧維持層を露出する工程（ｃ）と、
前記エピタキシャル層上にオーミック接合する第１電極を形成するとともに、露出した前記耐圧維持層上にショットキー接合する第２電極を形成する工程（ｄ）と
を有する、ＳｉＣ半導体素子の製造方法。
【請求項９】
前記工程（ｃ）において、エッチングにより残存した前記エピタキシャル層は、メサ型構造をなしている、請求項８に記載のＳｉＣ半導体素子の製造方法。
【請求項１０】
前記工程（ｃ）の後、前記工程（ｄ）の前に、残存した前記エピタキシャル層と、露出した前記耐圧維持層との境界に沿って、前記耐圧維持層の表面に、イオン注入により、前記エピタキシャル層よりも低濃度の第２導電型の電界緩和領域を形成する、請求項８または９に記載のＳｉＣ半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧・低損失の炭化珪素（ＳｉＣ）半導体素子、及びその製造方法に関する。
【背景技術】
【０００２】
ＳｉＣは、シリコン（Ｓｉ）に比べて絶縁破壊電界強度が約１０倍高い等の優れた特性を有しており、高耐圧パワー半導体素子に好適な材料として注目されている。
【０００３】
一般に、比較的低耐圧のパワー半導体素子は電界効果トランジスタ（ＦＥＴ）などのユニポーラデバイスが用いられる。一方、高耐圧パワー半導体素子は、少数キャリア注入によって、耐圧維持層の電気伝導度を向上させる効果（伝導度変調効果）を活用したバイポーラデバイスであるＰｉＮダイオードやサイリスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などを用いるのが一般的である。特に、電力インフラ、高速鉄道、医療用加速電源、産業用高圧電源などに用いられる電力変換器の高性能化、小型化のために、１０ｋＶ超級の耐電圧を有するパワー素子の実現が期待されている。
【０００４】
非特許文献１には、２００μｍ以上の厚さを有する高純度ＳｉＣ成長層を活用し、空間変調された電界集中緩和構造を導入することによって、２０ｋＶ超級の高耐圧を有するＳｉＣ ＰｉＮダイオードが開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】N.Kaji et al., IEEE Trans. Electron Devices, vol.62(2015), p.374
【発明の概要】
【発明が解決しようとする課題】
【０００６】
多くの電力変換システムでは、パワー素子を、定格値（仕様の最大値）の５０％以下の電流で用いることが圧倒的に多い。超高耐圧応用で有望な整流ダイオードであるＳｉＣを用いたＰｉＮダイオードもその限りではない。
【０００７】
しかしながら、ＳｉＣは、禁制帯幅が約３．３ｅＶと広いため、ｐｎ接合の拡散電位は、約２．８Ｖと高い。そのため、ＳｉＣ ＰｉＮダイオードは、電圧が約２．８Ｖになるまで、ほとんど電流が流れない固有の順方向特性を持つ。従って、低電流域で使用する場合でも、約３Ｖのオン電圧が必要となり、定格値（仕様の最大値）の５０％以下の低電流域で使用する場合、電力損失が比較的大きくなってしまい、低損失というＳｉＣの特徴を十分に発揮できない。
【０００８】
本発明は、上記課題に鑑みなされたもので、その主な目的は、オン電圧の低い、高耐圧・低損失のＳｉＣ半導体素子、及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係るＳｉＣ半導体素子は、第１導電型のＳｉＣ基板の一方の主面上に、ＰｉＮダイオードが形成された第１領域と、ショットキーバリアダイオードが形成された第２領域とが並列して形成されたＳｉＣ半導体素子であって、ＳｉＣ基板の一方の主面上に、第１導電型のＳｉＣからなる耐圧維持層が形成されており、第１領域において、耐圧維持層上に、第２導電型のＳｉＣからなるエピタキシャル層が選択的に形成され、かつ、エピタキシャル層上に、オーミック接合された第１電極が形成されており、第２領域において、耐圧維持層上に、ショットキー接合された第２電極が形成されており、ＳｉＣ基板の他方の主面上に、第３電極が形成されており、第１電極及び前記第２電極は、電気的に導通していることを特徴とする。
【００１０】
本発明に係るＳｉＣ半導体素子の製造方法は、上記ＳｉＣ半導体素子の製造方法であって、第１導電型のＳｉＣ基板の一方の主面上に、第１導電型のＳｉＣからなる耐圧維持層をエピタキシャル成長で形成する工程（ａ）と、耐圧維持層上に、第２導電型のＳｉＣからなるエピタキシャル層をエピタキシャル成長で形成する工程（ｂ）と、エピタキシャル層の一部をエッチングにより選択的に除去して、耐圧維持層を露出する工程（ｃ）と、エピタキシャル層上にオーミック接合する第１電極を形成するとともに、露出した耐圧維持層上にショットキー接合する第２電極を形成する工程（ｄ）とを有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、オン電圧の低い、高耐圧・低損失のＳｉＣ半導体素子、及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】ＳｉＣのＰｉＮダイオード及びショットキーバリアダイオードの一般的な順方向特性を示した図である。
【図２】本発明の一実施形態におけるＳｉＣ半導体素子の構成を模式的に示した図で、（ａ）は断面図、（ｂ）は平面図を示す。
【図３】ＳｉＣ半導体素子の電流−電圧特性におけるスナップバック現象を説明した図である。
【図４】スナップバック現象が発生する原因を説明した図である。
【図５】スナップバック電圧を解析するための図である。
【図６】ＰｉＮダイオードの領域の幅を変えたときの順方向特性をシミュレーションにより求めた図である。
【図７】スナップバック電圧のＰ／ｄ依存性を電流分布モデルにより算出したグラフである。
【図８】試作したＳｉＣ半導体素子の構成を模式的に示した断面図である。
【図９】試作したＳｉＣ半導体素子の基本特性を示した図で、（ａ）は順方向特性、（ｂ）は逆方向特性を示す。
【図１０】試作したＳｉＣ半導体素子の順方向特性を、単独で作製したＰｉＮダイオード及びＳＢＤの順方向特性と比較したグラフである
【図１１】試作したＳｉＣ半導体素子の順方向特性を、イオン注入によりｐ＋層が形成されたハイブリッド構造のＳｉＣ半導体素子の順方向特性と比較したグラフである。
【図１２】（ａ）〜（ｅ）は、ＳｉＣ半導体素子の製造方法を示した断面図である。
【図１３】ＳｉＣ半導体素子の変形例を示した平面図である。
【図１４】ＳｉＣ半導体素子の他の変形例を示した平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。
【００１４】
図１は、ＳｉＣパワーダイオードの一般的な順方向特性を示した図で、矢印Ａで示したグラフは、ＰｉＮダイオードの特性を示し、矢印Ｂで示したグラフは、ショットキーバリアダイオード（以下、「ＳＢＤ」という）特性を示す。
【００１５】
図１に示すように、ＰｉＮダイオードは、オン電圧（約３Ｖ）は高いものの、伝導度変調効果により、オン抵抗は小さい。一方、ＳＢＤは、オン電圧（約１Ｖ）は低いが、オン抵抗は大きい。
【００１６】
本発明は、ＳｉＣパワー素子として、ＳｉＣダイオードに着目し、低電流域では、オン電圧の低いＳＢＤとして動作し、高電流域では、オン抵抗の小さいＰｉＮダイオードとして動作するような、ハイブリッド構造を採用する。
【００１７】
図２は、本発明の一実施形態におけるＳｉＣ半導体素子の構成を模式的に示した図で、（ａ）は断面図、（ｂ）は平面図を示す。
【００１８】
本実施形態におけるＳｉＣ半導体素子１０は、ｎ＋型（第１導電型）のＳｉＣ基板１１の一方の主面上に、ＰｉＮダイオードが形成された第１領域２０と、ＳＢＤが形成された第２領域２１とが並列して形成されている。本実施形態では、図２（ｂ）に示すように、第２領域２１は、平面視で、第１領域２０を取り囲んで形成されている。
【００１９】
図２（ａ）に示すように、ＳｉＣ基板１１の上面（一方の主面）上に、ｎ−型（第１導電型）のＳｉＣからなる耐圧維持層１２が形成されている。そして、第１領域２０において、ｎ−耐圧維持層１２上に、ｐ＋型（第２導電型）のＳｉＣからなるエピタキシャル層１３が選択的に形成されている。さらに、ｐ＋エピタキシャル層１３上に、オーミック接合されたアノード電極（第１電極）１４ａが形成されている。また、ＳｉＣ基板１１の裏面（他方の主面）上に、カソード電極（第３電極）１５が形成されている。これにより、第１領域２０において、ＰｉＮダイオードが形成されている。
【００２０】
一方、第２領域２１において、ｎ−耐圧維持層１２上に、ショットキー接合されたアノード電極（第２電極）１４ｂが形成されている。これにより、第２領域２１において、ＳＢＤが形成されている。
【００２１】
ここで、第１電極１４ａ及び第２電極１４ｂは、電気的に導通しており、ＳｉＣ半導体素子１０のアノード電極として機能する。通常、第１電極１４ａ及び第２電極１４ｂは、同一の金属材料等で一体的に形成される。例えば、第１電極１４ａ及び第２電極１４ｂをチタン（Ｔｉ）で形成した場合、ｐ＋エピタキシャル層１３とのオーミック接合を図るために、ｐ＋エピタキシャル層１３上に、例えば、チタンとアルミニウム（Ａｌ）の合金からなる接合層や、チタンとアルミニウムの積層構造（Ｔｉ／Ａｌ）（不図示）を形成しておくことが好ましい。これにより、チタンで構成された第１電極１４ａは、接合層を介してｐ＋エピタキシャル層１３とオーミック接合される。また、チタンで構成された第２電極１４ｂは、ｎ−耐圧維持層１２とショットキー接合される。
【００２２】
一方、第３電極１５は、ｎ＋型ＳｉＣ基板１１とオーミック接合しており、ＳｉＣ半導体素子１０のカソード電極として機能する。例えば、第３電極１５をニッケル（Ｎｉ）で形成することにより、ｎ＋型ＳｉＣ基板１１とオーミック接合することができる。
【００２３】
このように、本実施形態におけるＳｉＣ半導体素子１０は、ＳｉＣ基板１１上に、ＰｉＮダイオードとＳＢＤとが並列に形成されたハイブリッド構造をなす。これにより、ＳｉＣ半導体素子１０は、低電流域では、オン電圧の低いＳＢＤとして動作し、高電流域では、オン抵抗の小さいＰｉＮダイオードとして動作する。その結果、ＰｉＮダイオード固有の高い耐圧を維持しつつ、低電流域において、オン電圧の低い低損失のＳｉＣ半導体素子を実現することができる。
【００２４】
また、本実施形態におけるＳｉＣ半導体素子１０は、図２（ａ）に示すように、ｐ＋エピタキシャル層１３が、ｎ−耐圧維持層１２上をエピタキシャル成長により選択的に形成されたメサ構造をなしている。そのため、ｐ＋エピタキシャル層１３とｎ−耐圧維持層１２の接合界面近傍では、イオン注入により選択的に形成したプレーナ構造の場合に比べて、イオン注入による誘起欠陥がない。これにより、誘起欠陥による小数キャリアのライフタイムの短縮が起きないため、高い伝導度変調効果を維持することができる。その結果、ＰｉＮダイオード固有の低いオン抵抗を維持しつつ、低電流域において、オン電圧の低い低損失のＳｉＣ半導体素子を実現することができる。
【００２５】
ところで、本実施形態におけるＳｉＣ半導体素子１０は、等価回路的には、ＰｉＮダイオードと、ＳＢＤとが並列接続された構成をなしている。このような構成をなすＳｉＣ半導体素子１０の電流−電圧特性は、図１を参照しながら説明すると、理想的には、電圧をゼロから上げていった場合、電流は、ある閾値電圧（ＳｉＣのｐｎ接合の拡散電位）までの期間は、ＳＢＤの動作モードでほぼ線形に増加し、ある閾値電圧を超えると、ＰｉＮダイオードの動作モードに切り替わって、急激に増加する。
【００２６】
しかしながら、図３に示すように、ＳｉＣ半導体素子１０の電流−電圧特性において、ＳＢＤの動作モード（ＳＢＤモード）から、ＰｉＮダイオードの動作モード（ＰｉＮモード）に切り替わるとき、矢印Ｃで示すように、電圧が不連続に降下する現象（スナップバック現象）が生じる場合がある。もし、このようなスナップバック現象が生じると、ＳｉＣ半導体素子１０の特性が安定しないため、実用上、大きな問題となる。また、ＳｉＣ半導体素子１０が、複数の第１領域（ＰｉＮダイオード形成領域）２０を有する場合、図３に示すスナップバック電圧ＶＳがばらつくと、ＶＳの低い第１領域２０のＰｉＮダイオードに電流が集中することによって、その領域が破壊されるという問題が生じる。
【００２７】
このようなスナップバック現象が発生する原因は、図４に示すように、ＳＢＤモードにおける電流分布に、横方向の広がりが生じ、その結果、ＰｉＮダイオードを構成するｐ＋／ｎ−接合に、印加電圧が全て印加されないため、ある閾値電圧になっても、ＰｉＮダイオードの動作が始まらないためである。
【００２８】
次に、図５を参照しながら、ＳｉＣ半導体素子１０におけるスナップバック電圧ＶＳを、電流分布モデルを用いて解析する。
【００２９】
図５に示すように、ＳＢＤモード時の電流分布の横方向の広がりを、傾斜線Ｇで近似する。そして、ｎ−耐圧維持層１２を、境界線Ｈによって、横方向の広がりがある領域１２ａと、横方向の広がりがない領域１２ｂと分ける。ここで、領域１２ａにおける抵抗成分をＲ１ＳＰとし、領域１２ｂにおける抵抗成分をＲ２ｓｐとすると、ｐ＋エピタキシャル層１３の中央におけるｐ＋／ｎ−接合に印加される電圧ＶＪは、以下の式（１）で表される。
【００３０】
【数１】
2018006646.tif 000003
【００３１】
ここで、ＪＦＳは、ユニポーラ動作時にＳＢＤ部を介して素子（セル）全体に流れる順方向電流密度である。
【００３２】
ＶＪがＳｉＣのｐｎ接合の拡散電位Ｖｄに等しいとき、ＰｉＮダイオードの動作が始まる。このときのスナップバック電圧ＶＳは、以下の式（２）で表される。
【００３３】
【数２】
2018006646.tif 000004
【００３４】
ここで、ＰｉＮダイオードが形成される第１領域２０の幅をＰ、ＳＢＤが形成される第２領域２１の幅をＳ、ｎ−耐圧維持層１２の厚みをｄとしたとき、ｒｐ＝Ｐ／ｄ、ｒｓ＝Ｓ／ｄである。ここで、ｒｐ、ｒｓは、ＰｉＮダイオード領域の幅Ｐ、及びＳＢＤ領域の幅Ｓを、ｎ−耐圧維持層１２の厚みｄで規格化した値である。また、第１領域２０の幅Ｐは、図５に示すように、第１領域２０の全幅の１／２（Ｐ＝Ｓ）とする。なお、図２（ｂ）に示した示したように、第１領域２０が矩形の場合、第１領域２０の幅Ｐは、幅の狭い方の全幅の１／２とする。また、第２領域２１の幅Ｓは、第１領域２０の外周を区画する辺と、第２領域２１の外周を区画する辺との間の最小値とする。
【００３５】
また、傾斜線Ｇと境界線Ｈとの角度をθとしている。また、φ'Ｂは、ＳＢＤのショットキー接合における電圧降下で、以下の式（３）で表される。
【００３６】
【数３】
2018006646.tif 000005
【００３７】
ここで、Ａ＊は、有効リチャードソン定数で、以下の式（４）で表される。
【００３８】
【数４】
2018006646.tif 000006
【００３９】
ここで、ｍ＊は電子の有効質量、ｑは電子の素電荷、ｋはボルツマン定数、ｈはプランク定数である。
【００４０】
式（２）で示されるように、スナップバック電圧ＶＳは、耐圧維持層１２の構造によらず、（ｒｐ、ｒｓ）によって決定される。また、ｒｐ＞（１／tanθ）のとき、スナップバックは発生しない。すなわち、スナップバックの発生の有無は、ｒｐ（＝Ｐ／ｄ）のみに依存する。
【００４１】
図６は、本実施形態におけるＳｉＣ半導体素子１０において、ＰｉＮダイオードの領域の幅Ｐを変えたときの順方向特性（電流−電圧特性）を、シミュレーションにより求めた図である。ここで、ｎ−耐圧維持層１２の厚みｄを１００μｍ、不純物濃度を７×１０１４ｃｍ−３としている。また、ＰｉＮダイオード領域の幅Ｐと、ＳＢＤ領域の幅Ｓは、同じ値にしている。図中の矢印Ｋ１、Ｋ２、Ｋ３、Ｋ４で示したグラフは、それぞれ、ＰｉＮダイオード領域の幅Ｐを、５０μｍ、７５μｍ、１００μｍ、１５０μｍと変えたときの順方向特性を示す。なお、矢印Ａで示した点線のグラフは、比較として、ＳｉＣ半導体素子をＰｉＮダイオードのみで構成した場合の順方向特性を示す。
【００４２】
ここで、シミュレーションは、二次元のポアソン方程式と二次元の電流連続の式（拡散、ドリフト）を同時に解く市販ソフトウェア（「ＤＥＳＳＩＳ」；シノプシス社製）により行った。
【００４３】
図６に示すように、ＰｉＮダイオード領域の幅Ｐが大きくなるとともに、スナップバック現象が抑制されることが分かる。これは、ＰｉＮダイオード領域の幅Ｐが大きくなると、図５における水平線Ｈが下方にシフトし、抵抗Ｒ２ＳＰにおける電圧降下が減少するため、ＰｉＮダイオードを構成するｐ＋／ｎ−接合に印加される電圧が上昇するためである。
【００４４】
図７は、本実施形態におけるＳｉＣ半導体素子１０において、スナップバック電圧ＶＳのＰ／ｄ依存性を、電流分布モデルより求めた上記式（３）を用いて計算した結果を示したグラフである。なお、ｎ−耐圧維持層１２の厚みｄは、１００μｍと１５０μｍの２通りとし、ＰｉＮダイオード領域の幅Ｐと、ＳＢＤ領域の幅Ｓとを同じにした。また、ＳＢＤの動作時における電流分布の横方向の広がり角度（図５において、傾斜線Ｇと境界線Ｈとの角度θ）を４２°とした。なお、本結果は上記の二次元シミュレーション結果と良い一致を示すことを確認している。
【００４５】
図７に示すように、スナップバック電圧ＶＳは、ｎ−耐圧維持層１２の構造によらず、Ｐ／ｄのみに依存することが分かる。これは、図５における抵抗Ｒ２ＳＰを構成する半導体領域の厚さが、ｄ−Ｐｔａｎθで与えられ、この抵抗Ｒ２ＳＰの影響が無視できるのは、ｄ−Ｐｔａｎθ＝ｄ、すなわちＰ／ｄ＝１／ｔａｎθとなる場合であるためである。
【００４６】
また、図７に示すように、Ｐ／ｄ≧１のとき、スナップバック電圧ＶＳは、ＳｉＣのｐｎ接合の拡散電位（約２．８Ｖ）に漸近する。従って、Ｐ／ｄ≧１（より好ましくはＰ／ｄ≧１．２）とすることによって、スナップバック現象の発生を抑制することができる。
【００４７】
以上、説明したように、本実施形態によるＳｉＣ半導体素子は、ＰｉＮダイオードが形成された第１領域２０と、ＳＢＤが形成された第２領域２１とを並列して形成し、第１領域２０において、ｐ＋／ｎ−接合を構成するｐ＋領域を、メサ構造からなるｐ＋エピタキシャル層１３で構成することによって、オン電圧が低く、かつ、高耐圧・低損失のＳｉＣ半導体素子を実現することができる。
【００４８】
また、第１領域２０の幅をＰ、ｎ−耐圧維持層１２の厚みをｄとしたとき、Ｐ／ｄ≧１にすることによって、スナップバック現象の発生を抑制したＳｉＣ半導体素子を実現することができる。
【００４９】
図８は、試作したＳｉＣ半導体素子の構成を模式的に示した断面図である。なお、試作したＳｉＣ半導体素子は、図２に示した基本構成を備えると共に、実デバイスとして使用する際に要求される特性を満たす構成をさらに備えている。
【００５０】
図８に示すように、試作したＳｉＣ半導体素子は、ｎ＋型のＳｉＣ基板１１の上面に、ＰｉＮダイオードが形成された第１領域２０と、ＳＢＤが形成された第２領域２１とが並列して形成されている。
【００５１】
具体的には、ｎ＋ＳｉＣ基板１１の上面に、ＳｉＣからなるｎ−耐圧維持層１２が形成されている。ＰｉＮダイオードが形成される第１領域２０には、ｎ−耐圧維持層１２上に、ＳｉＣからなるｐ＋エピタキシャル層１３が選択的に形成されている。さらに、ｐ＋エピタキシャル層１３上に、接合層３０を介して、オーミック接合されたアノード電極１４ａが形成されている。一方、ＳＢＤが形成される第２領域２１には、ｎ−耐圧維持層１２上に、ショットキー接合されたアノード電極１４ｂが形成されている。また、ｎ＋ＳｉＣ基板１１の裏面には、カソード電極１５が形成されている。
【００５２】
ｐ＋エピタキシャル層１３はメサ構造をしており、第１領域２０と第２領域２１との境界に沿って、ｎ−耐圧維持層１２の表面に、低濃度のｐ−電界緩和領域３１が形成されている。これにより、逆バイアス時にｐ−電界緩和領域３１が空乏化し、メサ構造底部近傍に形成されるｐｎ接合界面の電界集中を緩和することができる。
【００５３】
また、第２領域２１に形成されたＳＢＤは、ｎ−耐圧維持層１２の表面に、複数の離間したｐバリア領域３２が形成された接合障壁制御ショットキー構造をなしている。これにより、逆バイアス時に、ｐバリア領域３２が、ショットキー界面の電界強度を低減し、これにより、逆バイアス時のリーク電流を低減することができる。
【００５４】
さらに、ＳＢＤが形成される第２領域２１の外周部２２には、ｎ−耐圧維持層１２の表面に、複数のｐイオン注入領域３６が形成された終端構造が設けられている。ここで、各ｐイオン注入領域３６は、低濃度のｐ−イオン注入領域３５の中に形成され、最縁部に向かって、徐々に幅が狭くなっている。このような終端構造を設けることによって、逆バイアス時に終端構造部が内側から外周部に向かって徐々に空乏化して素子端部における電界集中を緩和し、オフ状態での耐圧を確保することができる。
【００５５】
図９は、試作したＳｉＣ半導体素子の基本特性（電流−電圧特性）を示した図で、（ａ）は順方向特性、（ｂ）は逆方向特性を示す。ここで、図９（ａ）において、左側の縦軸は、電流値（対数目盛）を示し、右側の縦軸は、電流密度を示している。なお、試作したＳｉＣ半導体素子において、ｎ−耐圧維持層１２の厚みｄを９５μｍ、不純物濃度を６×１０１４ｃｍ−３とした。また、ＰｉＮダイオード領域の幅Ｐ、及びＳＢＤ領域の幅Ｓを、共に１５０μｍとした。
【００５６】
図９（ａ）に示すように、順方向特性において、約０．８ＶでＳＢＤダイオードとして電流が立ち上がり、その後、約３．５ＶでＰｉＮダイオードの動作モードに移行するというほぼ設計通りの特性が得られた。そして、ＳＢＤの動作モード（ＳＢＤモード）から、ＰｉＮダイオードの動作モード（ＰｉＮモード）に切り替わるときに発生するスナップバック現象は見られなかった（このときのＰ／ｄは、１．０５）。また、電流の片対数プロットから分かるように、ＳＢＤの特性も、ほぼ理想的なものが得られている（理想因子ｎ＝１．０１）。また、図９（ｂ）に示すように、逆方向特性において、１１．３ｋＶの高い絶縁破壊電圧が得られた。これは、ｎ−耐圧維持層１２から計算される理想耐圧（１３．３ｋＶ）の８５％の耐圧に相当する。
【００５７】
図１０は、試作したＳｉＣ半導体素子の順方向特性を、同じｎ−耐圧維持層１２に、それぞれ単独で作製したＰｉＮダイオード及びＳＢＤの順方向特性と比較したグラフである。ここで、矢印Ｍ１の実線で示したグラフが、本実施形態におけるＳｉＣ半導体素子の順方向特性で、矢印Ａ及びＢの破線で示したグラフが、ＰｉＮダイオード及びＳＢＤの順方向特性である。なお、単独で作製したＰｉＮダイオード及びＳＢＤの構造は、本実施形態におけるＳｉＣ半導体素子の第１領域２０及び第２領域２１に作製したＰｉＮダイオード及びＳＢＤの構造と同じである。また、単独で作製したＰｉＮダイオード及びＳＢＤの平面視における面積は、本実施形態におけるＳｉＣ半導体素子の第１領域２０及び第２領域２１の面積を足した面積である。
【００５８】
図１０に示すように、本実施形態におけるＳｉＣ半導体素子のＳＢＤの動作モードにおけるオン抵抗は、単独で作製したＳＢＤのオン抵抗と、ほぼ同じ大きさを示した。これは、ＳＢＤが形成された第２領域２１の面積が、単独で作製したＳＢＤの面積の半分であるが、第２領域２１での電流が、ＰｉＮダイオードが形成された第１領域２０に広がったために、オン抵抗が低減されたためと考えられる。
【００５９】
一方、本実施形態におけるＳｉＣ半導体素子のＰｉＮダイオードの動作モードにおけるオン抵抗は、単独で作製したＰｉＮダイオードのオン抵抗よりも若干大きくなった。これは、ＳＢＤが形成された第２領域２１の分だけ、伝導度変調効果が発揮される領域が減少しため、オン抵抗が増加したためと考えられる。従って、ＰｉＮダイオードが形成される第１領域２０の幅Ｐを、ＳＢＤが形成される第２領域の幅Ｓよりも大きくする（Ｐ＞Ｓ）にすることによって、矢印Ｍ２の一点鎖線で示したグラフのように、ＰｉＮダイオードの動作モードにおけるオン抵抗を、単独で作製したＰｉＮダイオードのオン抵抗により近づけることができる。
【００６０】
図１１は、試作したＳｉＣ半導体素子の順方向特性を、同じｎ−耐圧維持層１２の表面に、イオン注入によりｐ＋層を形成してプレーナ型ＰｉＮダイオードを作製したハイブリッド構造のＳｉＣ半導体素子（ＳＢＤ構造は同じ）の順方向特性と比較したグラフである。ここで、矢印Ｍで示したグラフが、本実施形態におけるＳｉＣ半導体素子の順方向特性で、矢印Ｎで示したグラフが、イオン注入によりｐｎ接合を形成したプレーナ型ＰｉＮダイオードを備えたＳｉＣ半導体素子の順方向特性である。
【００６１】
図１１に示すように、本実施形態におけるＳｉＣ半導体素子のＰｉＮダイオードの動作モードにおけるオン抵抗は、プレーナ型ＰｉＮダイオードを備えたＳｉＣ半導体素子のオン抵抗よりも著しく小さかった。これは、プレーナ型ＰｉＮダイオードのｐ＋イオン注入層には、イオン注入により誘起欠陥が多く発生し、これにより、小数キャリアのライフタイムが短縮されて、ＰｉＮダイオードの動作モードにおけるオン抵抗が上昇したためと考えられる。これに対して、本実施形態におけるＰｉＮダイオードのｐ＋エピタキシャル層は、イオン注入による誘起欠陥がないため、高い伝導度変調効果を維持することができ、その結果、低いオン抵抗を実現することができた。
【００６２】
図１２（ａ）〜（ｅ）は、本実施形態におけるＳｉＣ半導体素子の製造方法を示した断面図である。
【００６３】
図１２（ａ）に示すように、ｎ＋型（第１導電型）のＳｉＣ基板１１の一方の主面上に、ｎ−型（第１導電型）のＳｉＣからなる耐圧維持層１２をエピタキシャル成長で形成する。ここで、ＳｉＣ基板１１は、例えば、４Ｈ−ＳｉＣ単結晶基板を用いることができる。また、ｎ−耐圧維持層１２は、例えば、不純物濃度が１×１０１４〜２×１０１５ｃｍ−３の範囲が好ましい。また、ｎ−耐圧維持層１２の厚みは、３０〜３００μｍの範囲が好ましい。
【００６４】
次に、図１２（ｂ）に示すように、ｎ−耐圧維持層１２上に、ｐ＋（第２導電型）のＳｉＣからなるエピタキシャル層１３をエピタキシャル成長で形成する。ここで、ｐ＋エピタキシャル層１３は、例えば、不純物濃度が１×１０１８〜３×１０２０ｃｍ−３の範囲が好ましい。また、ｐ＋エピタキシャル層１３の厚みは、０．３〜６μｍの範囲が好ましい。
【００６５】
次に、図１２（ｃ）に示すように、ｐ＋エピタキシャル層１３の一部（第２領域２１）をエッチングにより選択的に除去して、ｎ−耐圧維持層１２ａを露出する。エッチングは、例えば、ｐ＋エピタキシャル層１３の一部（第１領域２０）に酸化膜を形成し、この酸化膜をマスクに、ＣＦ４、Ｏ２の混合ガスを用いた反応性イオンエッチングにより行うことができる。このエッチングにより、第１領域２０に残存したｐ＋エピタキシャル層１３ａは、メサ型構造をなしている。また、エッチングは、異方性の強くないエッチングが好ましく、これにより、ｐ＋エピタキシャル層１３ａは、側壁がやや傾斜したメサ構造が得られる。
【００６６】
次に、図１２（ｄ）に示すように、残存したｐ＋エピタキシャル層１３ａと、露出したｎ−耐圧維持層１２ａとの境界（第１領域２０と第２領域２１との境界）に沿って、ｎ−耐圧維持層１２の表面に、イオン注入により、ｐ＋エピタキシャル層よりも低濃度のｐ−型（第２導電型）の電界緩和領域３１を形成する。ｐ−電界緩和領域３１は、例えば、アルミニウム（Ａｌ）をイオン注入により形成することができる。
【００６７】
なお、図８に示した第２領域（ＳＢＤ領域）２１の外周部２２に終端構造を設ける場合には、ｐ−イオン注入領域３５を、ｐ−電界緩和領域３１と同時にイオン注入で形成してもよい。
【００６８】
なお、ｐ＋エピタキシャル層１３ａを、側壁がほぼ垂直なメサ構造に形成した場合、ｎ−耐圧維持層１２の表面に、斜めイオン注入により、第１領域２０と第２領域２１との境界に沿って、ｐ−電界緩和領域３１を形成することができる。
【００６９】
次に、図１２（ｅ）に示すように、ｐ＋エピタキシャル層１３ａ上にオーミック接合する第１電極１４ａを形成するとともに、露出したｎ−耐圧維持層１２ａ上にショットキー接合する２電極１４ｂを形成する。また、ＳｉＣ基板１１の他方の主面上に、第３電極１５を形成する。ここで、第１電極１４ａ及び第２電極１４ｂは、例えば、チタン（Ｔｉ）で一体的に形成することができる。この場合、ｐ＋エピタキシャル層１３ａとのオーミック接合を図るために、ｐ＋エピタキシャル層１３ａ上に、例えば、チタンとアルミニウム（Ａｌ）の合金からなる接合層や、チタンとアルミニウムの積層構造（Ｔｉ／Ａｌ）（不図示）を予め形成しておくことが好ましい。これにより、第１電極１４ａは、接合層を介してｐ＋エピタキシャル層１３とオーミック接合され、第２電極１４ｂは、ｎ−耐圧維持層１２とショットキー接合される。また、第３電極１５は、例えば、ニッケル（Ｎｉ）で形成することができる。これにより、第３電極１５は、ｎ＋ＳｉＣ基板１１とオーミック接合される。
【００７０】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。
【００７１】
例えば、上記実施形態では、図２（ｂ）に示したように、ＳＢＤが形成される第２領域２１を、ＰｉＮダイオードが形成される第１領域２０を取り囲むように形成したが、これに限定されず、第１領域２０と第２領域２１とが、平面視で並列して形成されていれば、第１領域２０及び第２領域２１は、どのような形状であってもよい。
【００７２】
図１３は、本実施形態におけるＳｉＣ半導体素子の変形例を示した平面図である。
【００７３】
図１３に示すように、ＰｉＮダイオードが形成される第１領域２０は、細長い形状からなり、これが複数個、互いに離間して並列されている。また、ＳＢＤが形成される第２領域２１は、複数個の第１領域２０を取り囲んで形成されている。第１領域２０及び第２領域２１を、このように構成することによって、ＰｉＮダイオードを構成する第１領域２０に確実に順方向電圧が印加されてスナップバック現象を抑制でき、かつ多数素子の並列動作によって大電流を得ることができる。
【００７４】
本変形例における第１領域２０の幅Ｐは、図１３に示すように、第１領域２０における短辺の幅の１／２とする。また、第２領域２１の幅Ｓは、隣接する第１領域２０間の距離の１／２とする。
【００７５】
図１４は、本実施形態におけるＳｉＣ半導体素子の他の変形例を示した平面図である。
【００７６】
図１４に示すように、ＰｉＮダイオードが形成される第１領域２０は、矩形からなり、これが、複数個、千鳥状に配列されている。また、ＳＢＤが形成される第２領域２１は、複数個の第１領域２０を取り囲んで形成されている。第１領域２０及び第２領域２１を、このように構成することによって、ＰｉＮダイオードを構成する第１領域２０に確実に順方向電圧が印加されてスナップバック現象を抑制でき、かつ多数素子の並列動作によって大電流を得ることができる。
【００７７】
本変形例における第１領域２０の幅Ｐは、図１４に示すように、第１領域２０における短辺の幅の１／２とする。また、第２領域２１の幅Ｓは、隣接する第１領域２０間の最小距離の１／２とする。
【００７８】
なお、本実施形態における第１領域２０の形状は、矩形に限定されず、多角形、円形、楕円形であってもよい。この場合、第１領域２０の幅Ｐは、第１領域２０の外周縁において、向かい合う二つの辺（または点）間の最小距離の１／２とする。
【００７９】
また、上記実施形態では、図８に示したように、試作したＳｉＣ半導体素子のＳＢＤを接合障壁制御ショットキー構造にしたが、勿論、ＳＢＤの構造はこれに限定されず、他の構造のものであってもよい。また、第２領域（ＳＢＤ領域）２１の外周部２２に終端構造を設けたが、その構成は特に限定されず、また、必ずしも終端構造を設ける必要はない。
【符号の説明】
【００８０】
１０      ＳｉＣ半導体素子 
１１      ＳｉＣ基板 
１２      耐圧維持層 
１３      エピタキシャル層 
１４ａ    第１電極（アノード電極） 
１４ｂ    第２電極（アノード電極） 
１５      第３電極（カソード電極） 
２０      第１領域 
２１      第２領域 
２２      外周部 
３０      接合層 
３１      電界緩和領域 
３２      バリア領域 
３３      酸化膜
３４      表面保護膜
３５、３６      イオン注入領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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