(57)【要約】【課題】読み出しデータの信頼性を向上することが可能な半導体記憶装置を提供する。【解決手段】実施形態のメモリシステムは、データを不揮発に保持するメモリセルを含む半導体記憶装置１０と、半導体記憶装置に対して第１及び第２動作を命令することが可能なコントローラ２０と、を備える。第１動作は、半導体記憶装置がメモリセルからデータを読み出し、読み出したデータをコントローラに出力する動作である。第２動作は、半導体記憶装置がメモリセルからデータを読み出し、読み出したデータのコントローラへの出力及びメモリセルへの書き込みをしない動作である。コントローラは、外部のホスト機器３０からの命令を受けることなく、半導体記憶装置に対して第２動作を命令することが出来る。【選択図】図７
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【特許請求の範囲】
【請求項１】
データを不揮発に保持するメモリセルを含む半導体記憶装置と、
前記半導体記憶装置に対して第１及び第２動作を命令することが可能なコントローラと、を備え、
前記第１動作は、前記半導体記憶装置が前記メモリセルからデータを読み出し、前記読み出したデータを前記コントローラに出力する動作であり、
前記第２動作は、前記半導体記憶装置が前記メモリセルからデータを読み出し、前記読み出したデータの前記コントローラへの出力及び前記メモリセルへの書き込みをしない動作であり、
前記コントローラは、外部のホスト機器からの命令を受けることなく、前記半導体記憶装置に対して前記第２動作を命令する、メモリシステム。
【請求項２】
前記メモリシステムは、前記ホスト機器から電源を供給されたことに基づいてオン状態になり、前記コントローラは、前記メモリシステムがオン状態になってから初めて前記半導体記憶装置が前記コントローラからの命令を受け付け可能になったことに基づいて、前記半導体記憶装置に対して前記第２動作を命令する、
請求項１に記載のメモリシステム。
【請求項３】
前記コントローラは、第１ブロックを選択した前記第２動作を前記半導体記憶装置に命令してから、第１時間経過後に再び前記第１ブロックを選択した前記第２動作を前記半導体記憶装置に命令する、
請求項１に記載のメモリシステム。
【請求項４】
第１ブロックが選択された前記第１動作は、前記第１ブロックが選択された前記第２動作が実行されてから第１時間が経過するまで実行を禁止される、
請求項１に記載のメモリシステム。
【請求項５】
前記コントローラは、前記半導体記憶装置に対して、前記第１ブロックを選択させる前記第２動作と、第２ブロックを選択させる前記第２動作とを続けて命令する、
請求項３又は請求項４に記載のメモリシステム。
【請求項６】
前記第１時間は、前記半導体記憶装置に前記第１ブロックを選択させた前記第２動作が開始してから、前記半導体記憶装置に前記第２ブロックを選択させた前記第２動作が終了するまでの期間よりも長い、
請求項５に記載のメモリシステム。
【請求項７】
前記半導体記憶装置は、第１メモリセルトランジスタと、一端が前記第１メモリセルトランジスタの一端に接続された第２メモリセルトランジスタと、一端が前記第２メモリセルトランジスタの他端に接続された選択トランジスタと、前記選択トランジスタの他端に接続されたビット線と、前記第１及び第２メモリセルトランジスタのゲートにそれぞれ接続された第１及び第２ワード線と、をさらに備え、
前記第２メモリセルトランジスタと前記選択トランジスタとの間は、他のメモリセルトランジスタを介さずに接続され、
前記第２動作では、前記第２ワード線が選択される、
請求項１乃至請求項６のいずれかに記載のメモリシステム。
【請求項８】
前記メモリセルは、ｎビット（ｎは１以上）のデータを記憶することが可能であり、
前記コントローラが前記半導体記憶装置に対して前記第２動作を命令するコマンドセットは、ｍビット（ｍは１以上ｎ以下）のデータを記憶したメモリセルに対する読み出し動作を指示するコマンドを含む、
請求項１乃至請求項７のいずれかに記載のメモリシステム。
【請求項９】
前記半導体記憶装置は、各々が複数の前記メモリセルを含み、独立して制御することが可能な第１及び第２プレーンをさらに備え、
前記第２動作が、前記第１及び第２プレーンに対して並列に実行される、
請求項１乃至請求項８のいずれかに記載のメモリシステム。
【請求項１０】
前記半導体記憶装置は、前記メモリセルに接続されたワード線と、
前記ワード線に電圧を印加する第１ドライバと、をさらに備え、
前記第１ドライバは、前記第２動作において選択された前記ワード線に読み出し電圧を印加し、その後前記読み出し電圧から接地電圧に下降させ、前記第２動作が終了した後に非選択となった前記ワード線に前記接地電圧を印加し続ける、
請求項１乃至請求項９のいずれかに記載のメモリシステム。
【請求項１１】
前記メモリセルは、前記半導体記憶装置の基板に形成されたウェル領域上に設けられ、
前記半導体記憶装置は、前記メモリセルに接続されたワード線と、前記ウェル領域に接続されたウェル線と、前記ウェル線に電圧を印加する第２ドライバと、をさらに備え、
前記第２動作において前記第２ドライバは、前記ワード線に読み出し電圧が印加されている間から、前記第２動作が終了した後にかけて、前記ウェル線に接地電圧を印加し続ける、
請求項１乃至請求項１０のいずれかに記載のメモリシステム。
【請求項１２】
前記半導体記憶装置は、基板上に積層された複数の前記メモリセルを備える、
請求項１乃至請求項１１のいずれかに記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリを含むメモリシステムが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許５３７７５２６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
読み出し動作の信頼性を向上すること可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態のメモリシステムは、データを不揮発に保持するメモリセルを含む半導体記憶装置と、半導体記憶装置に対して第１及び第２動作を命令することが可能なコントローラと、を備える。第１動作は、半導体記憶装置がメモリセルからデータを読み出し、読み出したデータをコントローラに出力する動作である。第２動作は、半導体記憶装置がメモリセルからデータを読み出し、読み出したデータのコントローラへの出力及びメモリセルへの書き込みをしない動作である。コントローラは、外部のホスト機器からの命令を受けることなく、半導体記憶装置に対して第２動作を命令することが出来る。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムのブロック図。
【図２】第１実施形態に係る半導体記憶装置のブロック図。
【図３】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。
【図４】第１実施形態に係る半導体記憶装置の備えるメモリセルの閾値分布を説明する図。
【図５】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。
【図６】第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールのブロック図。
【図７】第１実施形態に係るメモリシステムにおける動作のフローチャート。
【図８】第１実施形態に係るメモリシステムにおけるダミーリードのコマンドシーケンス及び波形図。
【図９】第１実施形態に係るメモリシステムにおける動作のコマンドシーケンス及び波形図。
【図１０】半導体記憶装置の各種動作後におけるCreep up現象を説明する図。
【図１１】第２実施形態に係るメモリシステムにおけるダミーリードのコマンドシーケンス及び波形図。
【図１２】第３実施形態に係るメモリシステムにおけるダミーリードのコマンドシーケンス及び波形図。
【図１３】第４実施形態に係るメモリシステムにおけるダミーリードのコマンドシーケンス及び波形図。
【図１４】第５実施形態に係るメモリシステムのブロック図。
【図１５】第５実施形態に係るメモリシステムにおけるダミーリードのコマンドシーケンス及び波形図。
【図１６】第６実施形態に係るメモリシステムにおけるダミーリードのコマンドシーケンス及び波形図。
【図１７】第７実施形態に係るメモリシステムにおけるダミーリードのコマンドシーケンス及び波形図。
【図１８】第８実施形態に係るメモリシステムにおけるダミーリードのコマンドシーケンス及び波形図。
【図１９】第９実施形態に係るメモリシステムにおける動作のフローチャート。
【図２０】第９実施形態に係るメモリシステムにおける動作のコマンドシーケンス及び波形図。
【図２１】第１０実施形態に係る半導体記憶装置のブロック図。
【図２２】第１０実施形態に係るメモリシステムの効果を説明する波形図。
【図２３】第１１実施形態に係る半導体記憶装置のブロック図。
【図２４】第１１実施形態に係るメモリシステムの効果を説明する波形図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。各実施形態は、実施形態の技術的思想を具体化するための装置や方法を例示するものである。
【０００８】
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、及び参照符号を構成する文字に付与された“アンダーバー＋文字”は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
【０００９】
［１］第１実施形態
以下に、第１実施形態に係るメモリシステムについて説明する。
【００１０】
［１−１］構成
［１−１−１］メモリシステム１の構成
まず、図１を用いてメモリシステム１の構成について説明する。図１には、メモリシステム１のブロック図が示されている。図１に示すようにメモリシステム１は、半導体記憶装置１０及びコントローラ２０を備え、外部のホスト機器３０に接続されている。
【００１１】
半導体記憶装置１０は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリである。半導体記憶装置１０の構成ついては後述する。
【００１２】
コントローラ２０は、ホスト機器３０からの命令に応答して、半導体記憶装置１０に対して読み出し、書き込み、及び消去等を命令する。図１に示すようにコントローラ２０は、ホストインターフェイス回路２１、内蔵メモリ（ＲＡＭ）２２、プロセッサ（ＣＰＵ）２３、バッファメモリ２４、ＥＣＣ回路２５、タイマー２６、及びＮＡＮＤインターフェイス回路２７を備えている。
【００１３】
ホストインターフェイス回路２１は、ホストバスによってホスト機器３０と接続され、ホスト機器３０との通信を司る。例えばホストインターフェイス回路２１は、ホスト機器３０から受信した命令及びデータをそれぞれ、プロセッサ２３及びバッファメモリ２４に転送する。またホストインターフェイス回路２１は、プロセッサ２３の命令に応答して、バッファメモリ２４内のデータをホスト機器３０に転送する。
【００１４】
ＲＡＭ２２は、例えばＤＲＡＭ等の半導体メモリであり、半導体記憶装置１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。またＲＡＭ２２は、プロセッサ２３の作業領域として使用される。
【００１５】
ＣＰＵ２３は、コントローラ２０全体の動作を制御する。例えばＣＰＵ２３は、ホスト機器３０から受信した書き込み命令に応答して、ＮＡＮＤインターフェイス回路２７に対して書き込みコマンドを発行する。この動作は、読み出し及び消去の場合についても同様である。またＣＰＵ２３は、ウェアレベリング等、半導体記憶装置１０のメモリ空間を管理するための様々な処理を実行する。
【００１６】
バッファメモリ２４は、コントローラ２０が半導体記憶装置１０から受信した読み出しデータや、ホスト機器３０から受信した書き込みデータ等を一時的に保持する。
【００１７】
ＥＣＣ回路２５は、データのエラー訂正（ＥＣＣ：Error Checking and Correcting）処理を行う。具体的には、ＥＣＣ回路２５は、データの書き込み時に書き込みデータに基づいてパリティを生成する。そしてＥＣＣ回路２５は、データの読み出し時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
【００１８】
タイマー２６は、各種動作において使用され、複数の時間を計測することが可能である。例えばタイマー２６は、コントローラ２０が半導体記憶装置１０に所定の動作を実行させてからの経過時間をカウントすることが出来る。
【００１９】
ＮＡＮＤインターフェイス回路２７は、ＮＡＮＤバスによって半導体記憶装置１０と接続され、半導体記憶装置１０との通信を司る。半導体記憶装置１０とコントローラ２０との間で送受信される信号は、ＮＡＮＤインターフェイスに従っている。例えばＮＡＮＤインターフェイス回路２７は、入出力信号Ｉ／Ｏを半導体記憶装置１０との間で送受信し、ＣＰＵ２３から受信した命令に基づいた各種制御信号を半導体記憶装置１０に送信し、レディビジー信号ＲＢｎを半導体記憶装置１０から受信する。これら信号の詳細については後述する。
【００２０】
以上で説明したメモリシステム１を使用するホスト機器３０としては、例えばデジタルカメラやパーソナルコンピュータ等が挙げられる。
【００２１】
尚、半導体記憶装置１０及びコントローラ２０は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００２２】
［１−１−２］半導体記憶装置１０の構成
次に、図２を用いて半導体記憶装置１０の構成について説明する。図２には、半導体記憶装置１０のブロック図が示されている。図２に示すように半導体記憶装置１０は、メモリセルアレイ１１、センスアンプモジュール１２、ロウデコーダ１３、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、及び電圧生成回路１９を備えている。
【００２３】
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を備えている。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。半導体記憶装置１０は、各メモリセルにおいて、１ビットのデータを記憶させるＳＬＣ方式（Single-Level Cell）、又は２ビット以上のデータを記憶させるＭＬＣ（Multi-Level Cell）方式を適用してデータを保持することが出来る。
【００２４】
センスアンプモジュール１２は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介してコントローラ２０に出力する。またセンスアンプモジュール１２は、コントローラ２０から入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
【００２５】
ロウデコーダ１３は、読み出し動作及び書き込み動作を行う対象のメモリセルに対応するワード線を選択する。そしてロウデコーダ１３は、選択したワード線と非選択のワード線に対してそれぞれ所望の電圧を印加する。
【００２６】
入出力回路１４は、コントローラ２０との間で例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を送信及び受信する。例えば入出力回路１４は、コントローラ２０から受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴを、センスアンプモジュール１２に転送する。また入出力回路１４は、センスアンプモジュール１２から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとしてコントローラ２０に送信する。
【００２７】
レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含む。ステータスレジスタ１５Ａは、ステータス情報ＳＴＳを保持する。ステータス情報ＳＴＳは、例えばシーケンサ１７の動作状態を示す情報を含む。アドレスレジスタ１５Ｂは、入出力回路１４からアドレス情報ＡＤＤを受け取り、このアドレス情報ＡＤＤを保持する。そしてアドレスレジスタ１５Ｂは、アドレス情報ＡＤＤに含まれたカラムアドレス信号ＣＡ及びロウアドレス信号ＲＡをそれぞれ、センスアンプモジュール１２及びロウデコーダ１３に転送する。コマンドレジスタ１５Ｃは、入出力回路１４からコマンドＣＭＤを受け取り、このコマンドＣＭＤを保持する。そしてコマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、シーケンサ１７が各種動作を実行する。
【００２８】
ロジックコントローラ１６は、コントローラ２０から各種制御信号を受信し、入出力回路１４及びシーケンサ１７を制御する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、アサートされている信号ＣＬＥと並行して半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。信号ＡＬＥは、アサートされている信号ＡＬＥと並行して半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏ１〜Ｉ／Ｏ８の入力及び出力を入出力回路１４に指示する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態するための信号である。
【００２９】
シーケンサ１７は、半導体記憶装置１０全体の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１５Ｃから転送されたコマンドＣＭＤに基づいてセンスアンプモジュール１２、ロウデコーダ１３、電圧生成回路１９等を制御し、データの書き込み動作、読み出し動作等を実行する。
【００３０】
レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成し、この信号ＲＢｎをコントローラ２０に送信する。信号ＲＢｎは、半導体記憶装置１０がコントローラ２０からの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、コントローラ２０に通知する信号である。
【００３１】
電圧生成回路１９は、シーケンサ１７の指示に基づいて所望の電圧を生成する。そして電圧生成回路１９は、生成した電圧をメモリセルアレイ１１、センスアンプモジュール１２、及びロウデコーダ１３に供給する。
【００３２】
［１−１−３］メモリセルアレイ１１の構成
次に、図３を用いてメモリセルアレイ１１の回路構成について説明する。図３はメモリセルアレイ１１の回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫについての詳細な回路構成を示している。図３に示すようにブロックＢＬＫは、例えばストリングユニットＳＵ０〜ＳＵ３を備えている。
【００３３】
ストリングユニットＳＵの各々は、複数のＮＡＮＤストリングＮＳを含んでいる。各ストリングユニットＳＵに含まれた複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬ（Ｌ−１）（（Ｌ−１）は１以上の自然数）に対応して設けられている。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
【００３４】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。
【００３５】
ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートはそれぞれ、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一ブロックＢＬＫ内で同一列にある選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続され、さらに、同一列にある選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬによって複数のブロックＢＬＫ間で共通接続されている。同一ブロック内の選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通接続されている。同一ブロック内の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続されている。さらに、選択トランジスタＳＴ２のソースは、ソース線ＳＬによって複数のブロックＢＬＫ間で共通接続されている。
【００３６】
以上の構成において、共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの保持する１ビットデータの集合を“ページ”と呼ぶ。従って、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させる場合、１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合には、２ページ分のデータが記憶される。尚、半導体記憶装置１０は、データの書き込み及び読み出しをページ毎に行っても良いし、ワード線ＷＬ毎に行っても良い。
【００３７】
尚、以上で説明した１つのブロックＢＬＫが含むストリングユニットＳＵの個数、及び１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの個数は、これに限定されない。つまり、１つのブロックＢＬＫが含むストリングユニットＳＵの個数、及び１つのＮＡＮＤストリングＮＳは、任意の個数に設計することが出来る。
【００３８】
また、以上で説明したメモリセルトランジスタＭＴの閾値分布は、例えば図４に示すものとなる。図４には、１つのメモリセルトランジスタＭＴが１ビット〜４ビットデータを保持する場合の閾値分布、及び読み出し動作で使用される電圧が示されている。図４の縦軸及び横軸はそれぞれ、メモリセルトランジスタＭＴの数及び閾値電圧Ｖthに対応し、図４に示す各閾値分布に１ビット又は複数ビットのデータが割り当てられる。
【００３９】
１つのメモリセルトランジスタＭＴに１ビットのデータを保持させるＳＬＣ方式の場合、その閾値電圧の分布は２個に分けられる。この２個の閾値分布を、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベルと呼ぶ。１つのメモリセルトランジスタＭＴに２ビットのデータを保持させるＭＬＣ方式の場合、その閾値電圧の分布は４個に分けられる。この４個の閾値分布を、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルと呼ぶ。１つのメモリセルトランジスタＭＴに３ビットのデータを保持させるＴＬＣ方式（Triple-Level Cell）の場合、その閾値電圧の分布は８個に分けられる。この８個の閾値分布を、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、…、“Ｇ”レベルと呼ぶ。１つのメモリセルトランジスタＭＴに４ビットのデータを保持させるＱＬＣ方式（Quadruple-Level Cell）の場合、その閾値電圧の分布は１６個に分けられる。この１６個の閾値分布を、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、…、“Ｏ”レベルと呼ぶ。
【００４０】
そして、以上で説明した閾値分布において、隣り合う閾値分布の間にそれぞれ読み出し電圧が設定される。例えば、あるメモリセルトランジスタＭＴが“ＥＲ”レベルの閾値電圧を有するか“Ａ”レベル以上の閾値電圧を有するかを判定するための読み出し電圧ＡＲは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。その他の読み出し電圧ＢＲ、ＣＲ、…、及びＯＲも、読み出し電圧ＡＲと同様に設定される。また、読み出しパス電圧Ｖreadは、各方式において、最も高い閾値分布における最大の閾値電圧よりも高く設定される。つまり、電圧Ｖreadがゲートに印加されたメモリセルトランジスタＭＴは、保持するデータに依らずにオンする。尚、各種読み出し電圧と読み出しパス電圧Ｖreadは、各方式で同じ電圧値を適用しても良いし、異なる電圧値を適用しても良い。例えば、各方式における電圧Ｖreadの値は、図４に示すようにＳＬＣ方式＜ＭＬＣ方式＜ＴＬＣ方式＜ＱＬＣ方式となることがある。
【００４１】
次に、図５を用いてメモリセルアレイ１１の断面構造について説明する。図５にはメモリセルアレイ１１の断面図と、それぞれが互いに交差するＸ軸、Ｙ軸、及びＺ軸とが示されている。尚、図５では層間絶縁膜を省略して示している。図５に示すように半導体記憶装置１０は、Ｐ型ウェル領域４０、配線層４１〜４６、複数の半導体ピラーＭＨ、及び複数のコンタクトプラグＬＩを備えている。
【００４２】
Ｐ型ウェル領域４０は、半導体基板の表面内に形成されている。Ｐ型ウェル領域４０の上方には、配線層４１〜４３が順に積層されている。この配線層４１〜４３は、Ｘ方向とＹ方向に広がった板状に設けられている。配線層４１及び４３はそれぞれ、セレクトゲート線ＳＧＳ及びＳＧＤとして機能する。セレクトゲート線ＳＧＳ及びＳＧＤに対しては、それぞれ例えば図５に示すように複数の配線層が割り当てられても良いし、１つの配線層が割り当てられても良い。配線層４２は、ワード線ＷＬとして機能する。１本のワード線ＷＬに対しては、例えば図５に示すように積層された配線層４２のうち１つの配線層が割り当てられる。
【００４３】
複数の半導体ピラーＭＨは、配線層４３の上面からＰ型ウェル領域４０の上面に達するように形成されている。つまり半導体ピラーＭＨは、Ｚ方向に沿って配線層４１〜４３を通過するように設けられている。これら半導体ピラーＭＨの側面には、ブロック絶縁膜４７、絶縁膜（電荷蓄積層）４８、及びトンネル酸化膜４９が順に形成されている。また半導体ピラーＭＨにおいて、トンネル酸化膜４９より内側には、導電性の材料を含む半導体材料５０が埋め込まれている。尚、半導体ピラーＭＨのトンネル酸化膜４９より内側は、複数の材料により構成されても良い。
【００４４】
配線層４３及び半導体ピラーＭＨよりも上層には、ビット線ＢＬに対応する配線層４４が形成されている。ビット線ＢＬは、対応する半導体ピラーＭＨと接続されている。尚、ビット線ＢＬと対応する半導体ピラーＭＨとの間には、導電性の材料を含むコンタクトプラグを形成してもよい。
【００４５】
配線層４３と配線層４４との間の層には、ソース線ＳＬ及びウェル線ＣＰＷＥＬＬにそれぞれ対応する配線層４５及び４６が形成されている。配線層４５は、コンタクトプラグＬＩを介して、ウェル領域４０の表面内に形成されたｎ＋不純物拡散領域５１に接続されている。配線層４６は、コンタクトプラグＬＩを介して、ウェル領域４０の表面内に形成されたｐ＋不純物拡散領域５２に接続されている。尚、コンタクトプラグＬＩは、Ｘ方向とＺ方向に広がった板状に設けられている。
【００４６】
以上の構成において、１つの半導体ピラーＭＨが、１つのＮＡＮＤストリングＮＳに対応している。具体的には、セレクトゲート線ＳＧＤ及びＳＧＳと、半導体ピラーＭＨとの交点がそれぞれ選択トランジスタＳＴ１及びＳＴ２に対応している。同様に、ワード線ＷＬと半導体ピラーＭＨとの交点がメモリセルトランジスタＭＴに対応している。
【００４７】
また、以上の構成はＸ方向に複数配列される。例えば、１つのストリングユニットＳＵは、Ｘ方向に配列する複数のＮＡＮＤストリングＮＳの集合によって構成される。同一のブロックＢＬＫ内に複数のストリングユニットＳＵを設ける場合、セレクトゲート線ＳＧＤに対応する配線層４３は、ストリングユニットＳＵ間で分離される。
【００４８】
尚、最下層の配線層４１及びトンネル酸化膜４９は、ｎ＋型不純物拡散領域５１の近傍まで設けられている。これにより、選択トランジスタＳＴ２がオン状態になると、ＮＡＮＤストリングＮＳ及びｎ＋型不純物拡散領域５１間に電流経路が形成される。
【００４９】
また、メモリセルアレイ１１の構成については、その他の構成であってもよい。メモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００５０】
［１−１−４］センスアンプモジュール１２の構成
次に、図６を用いてセンスアンプモジュール１２の構成について説明する。図６には、センスアンプモジュール１２のブロック図が示されている。図６に示すようにセンスアンプモジュール１２は、ビット線ＢＬ０〜ＢＬ（Ｌ−１）にそれぞれ対応するように設けられたセンスアンプユニットＳＡＵ０〜ＳＡＵ（Ｌ−１）を備えている。
【００５１】
各センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬを含んでいる。また、各センスアンプユニットＳＡＵにおいてセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬは、互いにデータを送受信可能なように接続されている。
【００５２】
センスアンプ部ＳＡは、読み出し動作時には対応するビット線ＢＬに読み出されたデータをセンスし、読み出したデータが“０”であるか“１”であるかを判断する。また書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
【００５３】
ラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬは、読み出しデータ及び書き込みデータを一時的に保持する。読み出し動作時にセンスアンプ部ＳＡが確定させた読み出しデータ、及び書き込み時にラッチ回路ＸＤＬに転送された書き込みデータは、例えばラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬのいずれかに転送される。
【００５４】
ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと入出力回路１４との間のデータの入出力に用いられる。つまり入出力回路１４から受信したデータは、ラッチ回路ＸＤＬを介してラッチ回路ＳＤＬ、ＬＤＬ、若しくはＵＤＬ、又はセンスアンプ部ＳＡに転送される。また、ラッチ回路ＳＤＬ、ＬＤＬ、若しくはＵＤＬ、又はセンスアンプ部ＳＡのデータは、ラッチ回路ＸＤＬを介して入出力回路１４に転送される。
【００５５】
尚、センスアンプモジュール１２の構成はこれに限定されず、種々変更が可能である。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数はこれに限定されず、１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。
【００５６】
また、以上の説明では、センスアンプユニットＳＡＵとビット線ＢＬとの対応関係として、１つのセンスアンプユニットＳＡＵに対して１本のビット線ＢＬが接続される場合を例に挙げたが、これに限定されない。例えば、センスアンプモジュール１２がセンスアンプユニットＳＡＵとビット線ＢＬとを選択的に接続するセレクタを備え、１つのセンスアンプユニットＳＡＵに対して、セレクタを介して複数のビット線ＢＬが接続されるような構成にしても良い。
【００５７】
［１−２］メモリシステム１の動作
次に、メモリシステム１の動作について説明する。本実施形態に係るメモリシステム１は、電源がオンしてPower On Resetが実行された直後にダミーリードを実行する。
【００５８】
Power On Resetは、メモリシステム１の電源がオンした直後に、半導体記憶装置１０がメモリセルアレイ１１に記憶された初期設定を復元する動作である。具体的には、Power On Resetは、例えば初期設定のパラメータを半導体記憶装置１０のＲＯＭ領域から読み出す動作や、読み出されたパラメータを半導体記憶装置１０内の対応するレジスタ等に保持させる動作を含んでいる。
【００５９】
ダミーリードは、通常の読み出し動作において、コントローラ２０に対する読み出しデータの出力を省略した動作である。尚、本実施形態に係るメモリシステム１の動作では、ダミーリードにＳＬＣ方式の読み出し動作を適用する。
【００６０】
以下に、メモリシステム１の電源がオンする前後の詳細な動作について図７を用いて説明する。図７には、メモリシステム１の動作フローチャートが示されている。
【００６１】
図７に示すように、まずホスト機器３０がメモリシステム１（半導体記憶装置１０及びコントローラ２０）に対して電源を供給する（ステップＳ１０）。すると、メモリシステム１の電源がオン状態になる（ステップＳ１１）。オン状態になった半導体記憶装置１０は、オンした直後からレディビジー信号ＲＢｎを“Ｌ”レベルに維持し（ステップＳ１２）、
Power On Resetを実行する（ステップＳ１３）。そして半導体記憶装置１０は、Power On Resetが終了して半導体記憶装置１０の初期設定が完了すると、レディビジー信号ＲＢｎを“Ｈ”レベルにする（ステップＳ１４）。
【００６２】
コントローラ２０は、メモリシステム１がオン状態になってからレディビジー信号ＲＢｎが“Ｈ”レベルになったことを検知すると、半導体記憶装置１０に対してダミーリードを指示する（ステップＳ１５）。そして、コントローラ２０からのダミーリード指示を受けた半導体記憶装置１０は、レディビジー信号ＲＢｎを“Ｌ”レベルにして（ステップＳ１６）、１つのブロックＢＬＫを選択したダミーリードを実行する（ステップＳ１７）。
【００６３】
ここで、本実施形態においてコントローラ２０が半導体記憶装置１０に対してダミーリードを指示するコマンドと、ダミーリードにおいてワード線ＷＬに印加される電圧の詳細について、図８を用いて説明する。図８には、ダミーリードにおける入力信号Ｉ／Ｏ、レディビジー信号ＲＢｎ、及びワード線ＷＬの動作が示されている。尚、以下の説明において、選択されたワード線ＷＬのことを選択ワード線ＷＬ_selと呼び、非選択のワード線ＷＬのことを非選択ワード線ＷＬ_uselと呼ぶ。
【００６４】
図８に示すように、まずコントローラ２０はコマンド“Ａ２ｈ”を発行して半導体記憶装置１０に送信し、半導体記憶装置１０は受信したコマンド“Ａ２ｈ”をコマンドレジスタ１５Ｃに保持する。コマンド“Ａ２ｈ”はＳＬＣ方式の動作を指示するコマンドである。次に、コントローラ２０はコマンド“００ｈ”を発行して半導体記憶装置１０に送信し、半導体記憶装置１０は受信したコマンド“００ｈ”をコマンドレジスタ１５Ｃに保持する。コマンド“００ｈ”は読み出しの為のアドレス入力受付コマンドに相当し、半導体記憶装置１０にデータの読み出しを命令するコマンドである。次に、コントローラ２０はアドレス情報ＡＤＤを半導体記憶装置１０に送信し、半導体記憶装置１０は受信したアドレス情報ＡＤＤをアドレスレジスタ１５Ｂに保持する。このアドレス情報ＡＤＤは、読み出しを実行する対象のアドレスを指定するものである。次に、コントローラ２０はコマンド“３０ｈ”を半導体記憶装置１０に送信し、半導体記憶装置１０は受信したコマンド“３０ｈ”をコマンドレジスタ１５Ｃに保持する。コマンド“３０ｈ”は、直前に送信されたコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいて、半導体記憶装置１０にデータの読み出しを実行させるコマンドである。尚、以上で説明した、ダミーリードを指示するコマンドセット（ステップＳ１５）は、ＳＬＣ方式の読み出し動作を指示するコマンドセットと同様である。つまり、本実施形態のダミーリードにおける半導体記憶装置１０の動作は、ＳＬＣ方式の読み出し動作と同様となる。
【００６５】
そして、半導体記憶装置１０のシーケンサ１７は、コマンドレジスタ１５Ｃにコマンド“３０ｈ”が格納されると、レディビジー信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにして（ステップＳ１６）、レジスタ１５に格納されたコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいてダミーリード（ＳＬＣ方式の読み出し動作）を実行する（ステップＳ１７）。
【００６６】
具体的には、ダミーリードにおいてロウデコーダ１３は、選択ワード線ＷＬ_selに読み出し電圧ＡＲを印加し、非選択ワード線ＷＬ_uselに電圧Ｖreadを印加する。このとき選択されるワード線ＷＬとしては、例えば当該ブロックＢＬＫにおける最上層のワード線ＷＬ（ＷＬ７）が選択される。尚、本読み出し動作において選択するワード線ＷＬはこれに限定されず、その他のワード線ＷＬを選択しても良い。そして、各センスアンプユニットＳＡＵのセンスアンプ部ＳＡが読み出しデータを確定すると、これらのデータはセンスアンプユニットＳＡＵ内のいずれかのラッチ回路に転送され、読み出しデータがラッチ回路に転送されると、シーケンサ１７はレディビジー信号ＲＢｎを“Ｈ”レベルにする（ステップＳ１８）。
【００６７】
図７に戻り、コントローラ２０は、ダミーリードを指示した後にレディビジー信号が“Ｌ”レベルから“Ｈ”レベルになったことを検知すると、半導体記憶装置１０に対して読み出しデータの出力を指示することなく次の動作に移行する。具体的には、通常の読み出し動作では、読み出しデータ確定後にコントローラ２０がリードイネーブル信号ＲＥをトグルすることによって半導体記憶装置１０に対して読み出しデータの出力を指示するが、ダミーリードではこの動作が省略される。つまり、ダミーリードにおいて半導体記憶装置１０は、通常の読み出し動作と同様の読み出し動作を実行するが、読み出したデータをコントローラ２０に出力しない。
【００６８】
そして、以上で説明したステップＳ１５〜Ｓ１８の動作が、選択ブロックＢＬＫを変更して複数回実行される。例えばコントローラ２０は、全てのブロックＢＬＫでダミーリードが実行されるまで、半導体記憶装置１０に対する同様の指示を繰り返す。尚、以下の説明において、このステップＳ１５〜Ｓ１８の動作を繰り返している期間のことを、ダミーリード期間と呼ぶ。
【００６９】
ステップＳ１５〜Ｓ１８の繰り返しにより所望のブロックＢＬＫに対するダミーリードが完了すると、メモリシステム１は通常動作に移行する（ステップＳ１９）。通常動作とは、メモリシステム１がホスト機器３０からの指示に応じた動作をするものである。
【００７０】
以上で説明した図７における動作の具体例が、図９に対応している。図９には、メモリシステム１の電源がオンする前後の入力信号Ｉ／Ｏ及びレディビジー信号ＲＢｎの詳細な動作が示されている。
【００７１】
図９に示すように、メモリシステム１の電源がオンしてから半導体記憶装置１０のPower On Reset（ＰＯＲ）が実行されている期間において、レディビジー信号ＲＢｎは“Ｌ”レベルを維持する。この期間において、半導体記憶装置１０及びコントローラ２０間では、例えば入出力信号Ｉ／Ｏによる信号のやりとりが行われない。尚、ＰＯＲが実行されている期間における入出力信号Ｉ／Ｏの取り扱いはこれに限定されず、この期間において入出力信号Ｉ／Ｏによる信号のやりとりが行われても良い。
【００７２】
ＰＯＲが終了した後のダミーリード期間においてコントローラ２０は、例えば半導体記憶装置１０に対してブロックＢＬＫ０を選択したダミーリードを指示する。そしてブロックＢＬＫ０を選択したダミーリードが終了すると、続けてコントローラ２０は半導体記憶装置１０に対してブロックＢＬＫ１を選択したダミーリードを指示する。以下同様に、所定のブロックＢＬＫが選択されてダミーリードが実行される。
【００７３】
ダミーリード期間が終了してメモリシステム１が通常動作状態になってから、例えばブロックＢＬＫ０に対する読み出し動作を実行する場合、コントローラ２０はブロックＢＬＫ０に対するダミーリードが終了してから時間Ｔ１が経過するまで、当該ブロックＢＬＫ０に対する読み出し動作を実行しないように半導体記憶装置１０を制御する。つまりコントローラ２０は、あるブロックＢＬＫに対する読み出し動作を実行する場合、当該ブロックＢＬＫに対するダミーリードを実行してからの時間をタイマー２６によりカウントし、タイマーのカウントが一定時間（例えば１００ｍｓ）を超えた後に読み出し動作を実行する。この時間Ｔ１としては、例えばダミーリード期間に相当する時間よりも長く設定される。尚、時間Ｔ１の設定方法はこれに限定されず、任意の時間に設定することが出来る。
【００７４】
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係るメモリシステム１によれば、読み出し動作の信頼性を向上することが出来る。以下に、本効果の詳細について説明する。
【００７５】
半導体記憶装置において、ＮＡＮＤストリングＮＳを構成するメモリセルトランジスタＭＴのチャネルは、例えば図５に示すように導電性の半導体材料５０を共有した構成となっている。このような構成の半導体記憶装置１０では、図１０に示すような現象が生じることがある。図１０には、各種動作時におけるワード線ＷＬ、及びＮＡＮＤストリングＮＳのチャネルの波形の一例が示されている。具体的には、あるブロックＢＬＫを選択した１回目及び２回目の読み出し動作（第１及び第２読み出し動作）が実行され、第１読み出し動作と第２読み出し動作との間に待機期間が存在するような動作における波形の一例が示されている。また、図１０に示された第１及び第２読み出し動作では、読み出し電圧が１回ステップアップされる場合の波形が例として示されている。
【００７６】
図１０に示すように、第１読み出し動作においてロウデコーダ１３は、選択されたブロックＢＬＫの選択及び非選択のワード線ＷＬに対してそれぞれ読み出し電圧及び読み出しパス電圧を印加する。そして第１読み出し動作が終了すると、ロウデコーダ１３はワード線ＷＬの電圧を下降させる。ワード線ＷＬの電圧がメモリセルトランジスタＭＴの閾値電圧以下になると、メモリセルトランジスタＭＴがオフ状態となり、さらにワード線ＷＬの電圧が下降すると、ワード線ＷＬとのカップリングによりＮＡＮＤストリングＮＳのチャネル電位が接地電圧から負の電圧に下降する。第１読み出し動作後には、ワード線ＷＬが非選択とされてフローティング状態となり、負の電圧に下降したチャネル電位が時間経過に伴い接地電圧に戻る。このときワード線ＷＬの電圧が、ＮＡＮＤストリングＮＳのチャネルとのカップリングにより上昇する。この現象のことを、図１０では“Creep up”と示している。
【００７７】
このように、Creep upによってワード線ＷＬの電圧が上昇した状態のブロックＢＬＫでは、当該ブロックＢＬＫにおけるメモリセルトランジスタＭＴの制御ゲート−チャネル間に電位差が生じ、閾値電圧が変動することがある。具体的には、Creep upが発生した場合、低い閾値電圧のメモリセルトランジスタＭＴでは、電荷蓄積層に電子がトラップされて閾値電圧が上昇し、高い閾値電圧のメモリセルトランジスタＭＴでは、電子が電荷蓄積層からワード線ＷＬ側に移動して閾値電圧が下降することが考えられる。
【００７８】
そして、Creep upにより上昇したワード線ＷＬの電圧は、時間経過に伴い、例えばワード線ＷＬのジャンクションからのリークによって接地電圧に戻る。Creep upによるワード線ＷＬの電圧の変動が収まってからさらに時間が経過すると、上昇したメモリセルの閾値電圧は元の状態に戻る。以下の説明では、メモリセルトランジスタＭＴの閾値電圧がCreep upの影響を受けていない状態のことを第１状態と呼び、メモリセルトランジスタＭＴの閾値電圧がCreep upの影響を受けて変動した状態のことを第２状態と呼ぶ。この現象を考慮して設定される読み出し電圧は、例えば第１状態又は第２状態に最適化される。
【００７９】
しかし、各種動作によって第１状態から第２状態に移行する時間と、第２状態に遷移してから第１状態に戻るまでの時間によっては、第１状態で第１読み出し動作が実行され、第２状態で第２読み出し動作が実行される場合がある。つまり、第１及び第２状態のいずれか一方に最適化した読み出し電圧を用いた場合、図１０に示す待機期間の長さによっては、第１及び第２読み出し動作の読み出し結果が変わってしまう可能性がある。
【００８０】
そこで、本実施形態に係るメモリシステム１は、メモリシステム１の電源がオンした直後にダミーリードを実行する。このダミーリードは、読み出しデータの出力を伴わない読み出し動作であり、例えばブロックＢＬＫ単位で実行されるものである。ダミーリードにおいてロウデコーダ１３は、通常の読み出し動作と同様の電圧を選択及び非選択のワード線ＷＬに対して印加する。すると、ダミーリードが実行されたブロックＢＬＫでは、ダミーリードの終了に伴いCreep upが発生し、メモリセルトランジスタＭＴの閾値電圧が変動する。つまり、ダミーリードが実行されたブロックＢＬＫでは、通常の読み出し動作が実行された場合と同様に、メモリセルトランジスタＭＴの閾値電圧が第１状態から第２状態に移行する。
【００８１】
これにより、本実施形態に係るメモリシステム１は、メモリシステム１の電源がオンしてホスト機器３０の命令に基づいた動作を開始する時点で、メモリセルトランジスタＭＴの閾値電圧が第２状態に移行した状態となる。つまりメモリシステム１は、電源がオンした後に読み出し動作が実行されていないブロックＢＬＫを選択した場合でも、第２状態のメモリセルトランジスタＭＴに対する読み出し動作を実行することが出来る。その結果、半導体記憶装置１０は、読み出し電圧を第２状態に最適化することによって、同一のブロックＢＬＫに対する複数回の読み出し動作における読み出し結果の変動を抑制することが出来る。
【００８２】
以上のように、本実施形態に係るメモリシステム１は、メモリシステム１の電源がオンした後における読み出し結果の変動を抑制することが出来るため、読み出し動作の信頼性を向上することが出来る。
【００８３】
尚、本実施形態に係るメモリシステム１におけるダミーリードは、メモリシステム１の電源がオン状態になり、半導体記憶装置１０のPower On Resetが終了したことに応答して実行される。つまりメモリシステム１は、ホスト機器３０からの指示を受けることなく、自発的にダミーリードを実行する。
【００８４】
尚、以上で説明したCreep upにより到達するワード線ＷＬの電圧は、各種動作時にワード線ＷＬに印加される電圧に依存する。具体的には、Creep upにより到達するワード線ＷＬの電圧が、各種動作時にワード線ＷＬに印加される電圧が高くなるほど高くなる。このため、Creep upにより到達するワード線ＷＬの電圧は、ダミーリードにおいて読み出し電圧が印加される選択ワード線ＷＬ_selに対応するメモリセルトランジスタＭＴよりも、読み出しパス電圧が印加される非選択ワード線ＷＬ_uselに対応するメモリセルトランジスタＭＴの方が高くなる。その結果、ダミーリードを実行したブロックＢＬＫにおけるメモリセルトランジスタＭＴの閾値電圧の変動量は、選択されたメモリセルトランジスＭＴよりも、非選択のメモリセルトランジスタＭＴの方が大きくなる。
【００８５】
また、Creep upにより到達するワード線ＷＬの電圧は、当該ワードＷＬに対応するメモリセルトランジスタＭＴと隣り合うトランジスタの影響も受ける。例えば、選択トランジスタＳＴ１は閾値電圧が低く、さらに読み出し動作時に印加される電圧が低いため、各種動作後におけるチャネル電位の変動が小さい。このため、選択トランジスタＳＴ１と隣り合うメモリセルトランジスタＭＴ（例えば、最上層のワード線ＷＬに対応するメモリセルトランジスタＭＴ）におけるチャネル電位の変動も抑制され、当該ワード線ＷＬにおけるCreep upによる電圧上昇も抑制される。その結果、選択トランジスタＳＴ１と隣り合うメモリセルトランジスタＭＴでは、Creep upによる閾値電圧の変動量が他のメモリセルトランジスタＭＴと比べて小さくなる。また、選択トランジスタＳＴ１と隣り合うメモリセルトランジスタＭＴでは、対応するワード線ＷＬに印加される電圧値と、Creep upによるメモリセルトランジスタＭＴの閾値電圧の変動量との依存が他のメモリセルトランジスタＭＴと比べて小さくなる。
【００８６】
以上のことから、メモリシステム１は、選択トランジスタＳＴ１と隣り合うメモリセルトランジスタＭＴに対応するワード線ＷＬを選択したダミーリードを実行することが好ましい。このように、対応するワード線ＷＬに読み出し電圧を印加した場合の閾値電圧の変化量と、対応するワード線ＷＬに読み出しパス電圧を印加した場合の閾値電圧の変化量との差が小さいメモリセルトランジスタＭＴを選択することによって、ダミーリードが実行されたブロックＢＬＫにおける選択されたメモリセルトランジスタの閾値分布の変化量と、非選択のメモリセルトランジスタの閾値分布の変化量との差を抑制することが出来る。これによりメモリシステム１は、当該ブロックＢＬＫにおけるCreep upの影響を可能な限り均一にすることが出来、読み出し動作の信頼性を向上することが出来る。
【００８７】
尚、本実施形態ではコントローラ２０が、あるブロックＢＬＫに対するダミーリードが終了してから時間Ｔ１が経過するまで、当該ブロックＢＬＫに対する読み出し動作を実行しないように動作する。この時間Ｔ１は、ダミーリードを実行したブロックＢＬＫのメモリセルトランジスタＭＴの状態が第１状態から第２状態に遷移するまでの時間に設定される。これによりメモリシステム１は、Creep upにより閾値電圧が変動している途中のメモリセルトランジスタＭＴに対する読み出し動作を回避することが出来る。言い換えると、メモリシステム１は、第２状態で安定したメモリセルトランジスタＭＴに対して読み出し動作を実行することが出来る。従って本実施形態に係るメモリシステムは、読み出しデータの変動を抑制することが出来、読み出し動作の信頼性を向上する事が出来る。
【００８８】
尚、本実施形態では、ダミーリード期間において、コントローラ２０が各ブロックＢＬＫに対するダミーリードを１回ずつ指示する場合を例に説明したが、これに限定されない。例えばコントローラ２０は、各ブロックＢＬＫに対して複数回のダミーリードを指示しても良い。また、コントローラ２０は、同一ブロックＢＬＫに対する複数回のダミーリードにおいて、選択するワード線ＷＬを変更しても良い。
【００８９】
［２］第２実施形態
次に、第２実施形態に係るメモリシステム１について説明する。本実施形態は、第１実施形態で説明したダミーリードに対して、ＭＬＣ方式を適用するものである。
【００９０】
［２−１］メモリシステム１の動作
以下に、図１１を用いて本実施形態におけるメモリシステム１の動作について説明する。図１１には、本実施形態に従ったダミーリードにおける入力信号Ｉ／Ｏ、レディビジー信号ＲＢｎ、及びワード線ＷＬの動作が示されている。本実施形態におけるメモリシステム１の動作は、第１実施形態に対して、ダミーリードを指示するコマンドセットと、ワード線ＷＬに印加される電圧が異なっている。
【００９１】
具体的には、図１１に示すように、本実施形態においてコントローラ２０が半導体記憶装置１０に対して指示するコマンドセットは、第１実施形態で図８を用いて説明したコマンドセットに対して、コマンド“Ａ２ｈ”をコマンド“Ａ１ｈ”に置き換えたものと同様である。コマンド“Ａ１ｈ”は、ＭＬＣ方式の動作を指示するコマンドである。この図１１に示すコマンドセットは、ＭＬＣ方式の読み出し動作を指示するコマンドセットと同様である。つまり、本実施形態のダミーリードにおける半導体記憶装置１０の動作は、ＭＬＣ方式の読み出し動作と同様となる。
【００９２】
そして、半導体記憶装置１０のシーケンサ１７は、コマンドレジスタ１５Ｃにコマンド“３０ｈ”が格納されると、レディビジー信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにして、レジスタ１５に格納されたコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいてダミーリード（ＭＬＣ方式の読み出し動作）を実行する。
【００９３】
具体的には、ダミーリードにおいてロウデコーダ１３は、例えば選択ワード線ＷＬ_selに読み出し電圧ＡＲ及びＣＲを順に印加し、非選択ワード線ＷＬ_uselに電圧Ｖreadを印加する。尚、本実施形態における読み出し動作において選択ワード線ＷＬ_selに印加される読み出し電圧は、これに限定されない。本動作に使用される読み出し電圧は、例えばメモリセルトランジスタＭＴの閾値電圧に対するデータの割り付けや、読み出すビットレベルに基づいて設定される。その他の動作は、第１実施形態で図７〜図９を用いて説明した動作と同様のため、説明を省略する。
【００９４】
［２−２］第２実施形態の効果
以上のように本実施形態に係るメモリシステム１は、ダミーリードに対してＭＬＣ方式を適用して、第１実施形態と同様の動作を実行することが出来る。従って本実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、読み出し動作の信頼性を向上することが出来る。
【００９５】
尚、本実施形態に係るメモリシステム１は、１つのメモリセルトランジスタＭＴに対して２ビットデータを記憶させる場合に、ダミーリードで印加される電圧と、通常の読み出し動作で印加される電圧とを同様にすることが出来る。つまりメモリシステム１は、ダミーリードによって移行した第２状態と、通常の読み出し動作によって移行した第２状態との差を抑制することが出来る。このように本実施形態に係るメモリシステム１は、メモリセルトランジスタＭＴにデータを記憶するビット数と対応させたダミーリードを実行することにより、Creep upによる閾値電圧のばらつきを抑制することが出来るため、読み出し動作の信頼性を向上することが出来る。
【００９６】
また、本実施形態に係るメモリシステム１は、ダミーリードにＭＬＣ方式を適用するため、第１実施形態におけるダミーリードよりも読み出しパス電圧Ｖreadが高く設定されることがある。この場合にメモリシステム１は、Creep upによって到達するワード線ＷＬの電圧が第１実施形態よりも高くなるため、Creep upによってメモリセルトランジスタＭＴの電荷蓄積層に電子がトラップされる速度が第１実施形態よりも早くなる。つまり本実施形態に係るメモリシステム１は、ダミーリード終了後にメモリセルトランジスタＭＴが第２状態に移行するまでの時間を第１実施形態よりも短くすることが出来る。
【００９７】
［３］第３実施形態
次に、第３実施形態に係るメモリシステム１について説明する。本実施形態は、第１実施形態で説明したダミーリードに対して、ＴＬＣ方式を適用するものである。
【００９８】
［３−１］メモリシステム１の動作
以下に、図１２を用いて本実施形態におけるメモリシステム１の動作について説明する。図１２には、本実施形態に従ったダミーリードにおける入力信号Ｉ／Ｏ、レディビジー信号ＲＢｎ、及びワード線ＷＬの動作が示されている。本実施形態におけるメモリシステム１の動作は、第１実施形態に対して、ダミーリードを指示するコマンドセットと、ワード線ＷＬに印加される電圧が異なっている。
【００９９】
具体的には、図１２に示すように、本実施形態においてコントローラ２０が半導体記憶装置１０に対して指示するコマンドセットは、第１実施形態で図８を用いて説明したコマンドセットに対して、コマンド“Ａ２ｈ”をコマンド“０１ｈ／０２ｈ／０３ｈ”に置き換えたものと同様である。コマンド“０１ｈ／０２ｈ／０３ｈ”は、ＴＬＣ方式の動作を指示するコマンドであり、この中からいずれか１つのコマンドを選択することにより読み出すビットレベルが指定される。この図１２に示すコマンドセットは、ＴＬＣ方式の読み出し動作を指示するコマンドセットと同様である。つまり、本実施形態のダミーリードにおける半導体記憶装置１０の動作は、ＴＬＣ方式の読み出し動作と同様となる。
【０１００】
そして、半導体記憶装置１０のシーケンサ１７は、コマンドレジスタ１５Ｃにコマンド“３０ｈ”が格納されると、レディビジー信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにして、レジスタ１５に格納されたコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいてダミーリード（ＴＬＣ方式の読み出し動作）を実行する。
【０１０１】
具体的には、ダミーリードにおいてロウデコーダ１３は、例えば選択ワード線ＷＬ_selに読み出し電圧ＡＲ及びＥＲを順に印加し、非選択ワード線ＷＬ_uselに電圧Ｖreadを印加する。尚、本実施形態における読み出し動作において選択ワード線ＷＬ_selに印加される読み出し電圧は、これに限定されない。本動作に使用される読み出し電圧は、例えばメモリセルトランジスタＭＴの閾値電圧に対するデータの割り付けや、読み出すビットレベルに基づいて設定される。その他の動作は、第１実施形態で図８を用いて説明したダミーリードと同様のため、説明を省略する。
【０１０２】
［３−２］第３実施形態の効果
以上のように本実施形態に係るメモリシステム１は、ダミーリードに対してＴＬＣ方式を適用して、第１実施形態と同様の動作を実行することが出来る。従って本実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、読み出し動作の信頼性を向上することが出来る。
【０１０３】
尚、本実施形態に係るメモリシステム１は、１つのメモリセルトランジスタＭＴに対して３ビットデータを記憶させる場合に、ダミーリードで印加される電圧と、通常の読み出し動作で印加される電圧とを同様にすることが出来る。つまりメモリシステム１は、ダミーリードによって移行した第２状態と、通常の読み出し動作によって移行した第２状態との差を抑制することが出来る。このように本実施形態に係るメモリシステム１は、メモリセルトランジスタＭＴにデータを記憶するビット数と対応させたダミーリードを実行することにより、Creep upによる閾値電圧のばらつきを抑制することが出来るため、読み出し動作の信頼性を向上することが出来る。
【０１０４】
また、本実施形態に係るメモリシステム１は、ダミーリードにＴＬＣ方式を適用するため、第１及び第２実施形態におけるダミーリードよりも読み出しパス電圧Ｖreadが高く設定されることがある。この場合にメモリシステム１は、Creep upによって到達するワード線ＷＬの電圧が第１及び第２実施形態よりも高くなるため、Creep upによってメモリセルトランジスタＭＴの電荷蓄積層に電子がトラップされる速度が第１及び第２実施形態よりも早くなる。つまり本実施形態に係るメモリシステム１は、ダミーリード終了後にメモリセルトランジスタＭＴが第２状態に移行するまでの時間を第１及び第２実施形態よりも短くすることが出来る。
【０１０５】
［４］第４実施形態
次に、第４実施形態に係るメモリシステム１について説明する。本実施形態は、第１実施形態で説明したダミーリードに対して、ＱＬＣ方式を適用するものである。
【０１０６】
［４−１］メモリシステム１の動作
以下に、図１３を用いて本実施形態におけるメモリシステム１の動作について説明する。図１３には、本実施形態に従ったダミーリードにおける入力信号Ｉ／Ｏ、レディビジー信号ＲＢｎ、及びワード線ＷＬの動作が示されている。本実施形態におけるメモリシステム１の動作は、第１実施形態に対して、ダミーリードを指示するコマンドセットと、ワード線ＷＬに印加される電圧が異なっている。
【０１０７】
具体的には、図１３に示すように、本実施形態においてコントローラ２０が半導体記憶装置１０に対して指示するコマンドセットは、第１実施形態で図８を用いて説明したコマンドセットに対して、コマンド“Ａ２ｈ”をコマンド“０１ｈ／０２ｈ／０３ｈ／０４ｈ”に置き換えたものと同様である。コマンド“０１ｈ／０２ｈ／０３ｈ／０４ｈ”は、ＱＬＣ方式の動作を指示するコマンドであり、この中からいずれか１つのコマンドを選択することにより読み出すビットレベルが指定される。この図１３に示すコマンドセットは、ＱＬＣ方式の読み出し動作を指示するコマンドセットと同様である。つまり、本実施形態のダミーリードにおける半導体記憶装置１０の動作は、ＱＬＣ方式の読み出し動作と同様となる。
【０１０８】
そして、半導体記憶装置１０のシーケンサ１７は、コマンドレジスタ１５Ｃにコマンド“３０ｈ”が格納されると、レディビジー信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにして、レジスタ１５に格納されたコマンドＣＭＤ及びアドレス情報ＡＤＤに基づいてダミーリード（ＱＬＣ方式の読み出し動作）を実行する。
【０１０９】
具体的には、ダミーリードにおいてロウデコーダ１３は、例えば選択ワード線ＷＬ_selに読み出し電圧ＡＲ、ＤＲ、ＦＲ及びＫＲを順に印加し、非選択ワード線ＷＬ_uselに電圧Ｖreadを印加する。尚、本実施形態における読み出し動作において選択ワード線ＷＬ_selに印加される読み出し電圧は、これに限定されない。本動作に使用される読み出し電圧は、例えばメモリセルトランジスタＭＴの閾値電圧に対するデータの割り付けや、読み出すビットレベルに基づいて設定される。その他の動作は、第１実施形態で図８を用いて説明したダミーリードと同様のため、説明を省略する。
【０１１０】
［４−２］第４実施形態の効果
以上のように本実施形態に係るメモリシステム１は、ダミーリードに対してＱＬＣ方式を適用して、第１実施形態と同様の動作を実行することが出来る。従って本実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、読み出し動作の信頼性を向上することが出来る。
【０１１１】
尚、本実施形態に係るメモリシステム１は、１つのメモリセルトランジスタＭＴに対して４ビットデータを記憶させる場合に、ダミーリードで印加される電圧と、通常の読み出し動作で印加される電圧とを同様にすることが出来る。つまりメモリシステム１は、ダミーリードによって移行した第２状態と、通常の読み出し動作によって移行した第２状態との差を抑制することが出来る。このように本実施形態に係るメモリシステム１は、メモリセルトランジスタＭＴにデータを記憶するビット数と対応させたダミーリードを実行することにより、Creep upによる閾値電圧のばらつきを抑制することが出来るため、読み出しデータの信頼性を向上することが出来る。
【０１１２】
また、本実施形態に係るメモリシステム１は、ダミーリードにＱＬＣ方式を適用するため、第１〜第３実施形態におけるダミーリードよりも読み出しパス電圧Ｖreadが高く設定されることがある。この場合にメモリシステム１は、Creep upによって到達するワード線ＷＬの電圧が第１〜第３実施形態よりも高くなるため、Creep upによってメモリセルトランジスタＭＴの電荷蓄積層に電子がトラップされる速度が第１〜第３実施形態よりも早くなる。つまり本実施形態に係るメモリシステム１は、ダミーリード終了後にメモリセルトランジスタＭＴが第２状態に移行するまでの時間を第１〜第３実施形態よりも短くすることが出来る。
【０１１３】
［５］第５実施形態
次に、第５実施形態に係るメモリシステム１について説明する。本実施形態は、半導体記憶装置１０が複数のプレーンを備え、第１実施形態で説明したＳＬＣ方式のダミーリードをマルチプレーン動作で実行するものである。
【０１１４】
［５−１］半導体記憶装置１０の構成
まず、図１４を用いて本実施形態における半導体記憶装置１０の構成について説明する。図１４には、本実施形態における半導体記憶装置１０のブロック図が示されている。図１４に示すように、本実施形態における半導体記憶装置１０の構成は、第１実施形態で図２を用いて説明した半導体記憶装置１０の構成に対して、２つのプレーンを備えている点が異なっている。
【０１１５】
具体的には、半導体記憶装置１０は、独立制御することが可能なプレーン＜０＞及びプレーン＜１＞を備えている。プレーン＜０＞はメモリセルアレイ１１Ａ、センスアンプモジュール１２Ａ、及びロウデコーダ１３Ａを含み、プレーン＜１＞はメモリセルアレイ１１Ｂ、センスアンプモジュール１２Ｂ、及びロウデコーダ１３Ｂを含む。また、図１４では、プレーン＜０＞に対応する要素の末尾に＜０＞を付加して示し、プレーン＜０＞に対応する要素の末尾に＜１＞を付加して示している。その他の構成は、第１実施形態で図２を用いて説明した半導体記憶装置１０の構成と同様のため、説明を省略する。
【０１１６】
［５−２］メモリシステム１の動作
次に、本実施形態に係るメモリシステム１の動作について説明する。本実施形態におけるメモリシステム１は、第１実施形態で図８を用いて説明したＳＬＣ方式のダミーリードをマルチプレーン動作で実行する。
【０１１７】
以下に、図１５を用いて本実施形態におけるダミーリードのコマンドシーケンス及び波形について説明する。図１５には、本実施形態に従ったダミーリードにおける入力信号Ｉ／Ｏ、レディビジー信号ＲＢｎ、並びにプレーン＜０＞及び＜１＞に対応するワード線ＷＬの動作が示されている。
【０１１８】
図１５に示すように、まずコントローラ２０は、コマンド“Ａ２ｈ”、コマンド“００ｈ”、プレーン＜０＞を指定するアドレス情報ＡＤＤ、及びコマンド“３２ｈ”を順に半導体記憶装置１０に送信し、半導体記憶装置１０はこれらのコマンドをコマンドレジスタ１５Ｃ又はアドレスレジスタ１５Ｂに格納する。コマンド“３２ｈ”は、コマンド“３２ｈ”は、マルチプレーン動作で使用されるコマンドであり、これまで送信されたコマンドＣＭＤ及びアドレス情報ＡＤＤが一方のプレーンに対応するものであることを示している。
【０１１９】
シーケンサ１７は、コマンドレジスタ１５Ｃにコマンド“３２ｈ”が格納されると、レディビジー信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにして、続けてレディビジー信号ＲＢｎを“Ｌ”レベルから“Ｈ”レベルにする。この動作は、半導体記憶装置１０がコントローラ２０に対して続けてコマンドを受信可能であること示すものである。
【０１２０】
続けてコントローラ２０は、他方のプレーンに対する読み出し動作を指示するコマンドセットを半導体記憶装置１０に送信する。具体的には、コントローラ２０は、コマンド“００ｈ”、プレーン＜１＞を指定するアドレス情報ＡＤＤ、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。
【０１２１】
シーケンサ１７は、コマンドレジスタ１５Ｃにコマンド“３０ｈ”が格納されると、レディビジー信号ＲＢｎを“Ｈ”レベルから“Ｌ”レベルにして、プレーン＜０＞に対応するコマンドセットと、プレーン＜１＞に対応するコマンドセットとに基づいて、プレーン＜０＞及び＜１＞に対してダミーリードを実行する。このダミーリードにおける選択及び非選択のワード線ＷＬの波形は、ＳＬＣ方式を適用したマルチプレーン動作の読み出し動作と同様である。つまり、選択及び非選択のワード線ＷＬに印加される電圧は、第１実施形態で図８を用いて説明した電圧と同様となる。そして、図１５に示すようにダミーリードにおいて、プレーン＜０＞の選択及び非選択のワード線ＷＬと、プレーン＜１＞の選択及び非選択のワード線ＷＬには、同様の電圧が並列に印加される。その他の動作は、第１実施形態で図７〜図９を用いて説明した動作と同様のため、説明を省略する。
【０１２２】
［５−３］第５実施形態の効果
以上のように本実施形態に係るメモリシステム１は、ダミーリードにおいてＳＬＣ方式のマルチプレーン動作を適用して、第１実施形態と同様の動作を実現することが出来る。従って本実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、読み出し動作の信頼性を向上することが出来る。
【０１２３】
さらに本実施形態に係るメモリシステム１は、複数のプレーンで並列にダミーリードを実行することが出来るため、複数のプレーンでダミーリードが必要な場合において、第１実施形態で説明したダミーリードを適用する場合よりもダミーリード期間を短縮することが出来る。
【０１２４】
［６］第６実施形態
次に、第６実施形態に係るメモリシステム１について説明する。本実施形態は、第５実施形態で説明した複数のプレーンを備える半導体記憶装置１０において、第２実施形態で説明したＭＬＣ方式のダミーリードをマルチプレーン動作で実行するものである。
【０１２５】
［６−１］メモリシステム１の動作
以下に、図１６を用いて本実施形態に係るメモリシステム１の動作について説明する。図１６には、本実施形態に従ったダミーリードにおける入力信号Ｉ／Ｏ、レディビジー信号ＲＢｎ、並びにプレーン＜０＞及び＜１＞に対応するワード線ＷＬの動作が示されている。図１６に示すように、本実施形態におけるメモリシステム１の動作は、第５実施形態で図１５に対して、ダミーリードを指示するコマンドセットと、ワード線ＷＬに印加される電圧が異なっている。
【０１２６】
具体的には、図１６に示すように、本実施形態においてコントローラ２０が半導体記憶装置１０に対してダミーリードを指示するコマンドセットは、第５実施形態で図１５を用いて説明したコマンドセットに対して、コマンド“Ａ２ｈ”をコマンド“Ａ１ｈ”に置き換えたものと同様である。また、本実施形態においてロウデコーダ１３が選択及び非選択のワード線ＷＬに印加する電圧の波形は、第２実施形態で図１１を用いて説明した波形と同様である。そして、図１６に示すようにダミーリードにおいて、プレーン＜０＞の選択及び非選択のワード線ＷＬと、プレーン＜１＞の選択及び非選択のワード線ＷＬには、同様の電圧が並列に印加される。その他の動作は、第１実施形態で図７〜図９を用いて説明した動作と同様のため、説明を省略する。
【０１２７】
［６−２］第６実施形態の効果
以上のように本実施形態に係るメモリシステム１は、ダミーリードにおいてＭＬＣ方式のマルチプレーン動作を適用して、第２実施形態と同様の動作を実現することが出来る。従って本実施形態に係る半導体記憶装置１０は、第２実施形態と同様に、読み出し動作の信頼性を向上することが出来る。
【０１２８】
さらに本実施形態に係るメモリシステム１は、複数のプレーンで並列にダミーリードを実行することが出来るため、複数のプレーンでダミーリードが必要な場合において、第２実施形態で説明したダミーリードを適用する場合よりもダミーリード期間を短縮することが出来る。
【０１２９】
［７］第７実施形態
次に、第７実施形態に係るメモリシステム１について説明する。本実施形態は、第５実施形態で説明した複数のプレーンを備える半導体記憶装置１０において、第３実施形態で説明したＴＬＣ方式のダミーリードをマルチプレーン動作で実行するものである。
【０１３０】
［７−１］メモリシステム１の動作
以下に、図１７を用いて本実施形態に係るメモリシステム１の動作について説明する。図１７には、本実施形態に従ったダミーリードにおける入力信号Ｉ／Ｏ、レディビジー信号ＲＢｎ、並びにプレーン＜０＞及び＜１＞に対応するワード線ＷＬの動作が示されている。図１７に示すように、本実施形態におけるメモリシステム１の動作は、第５実施形態で図１５に対して、ダミーリードを指示するコマンドセットと、ワード線ＷＬに印加される電圧が異なっている。
【０１３１】
具体的には、図１７に示すように、本実施形態においてコントローラ２０が半導体記憶装置１０に対してダミーリードを指示するコマンドセットは、第５実施形態で図１５を用いて説明したコマンドセットに対して、コマンド“Ａ２ｈ”をコマンド“０１ｈ／０２ｈ／０３ｈ”に置き換えたものと同様である。また、本実施形態においてロウデコーダ１３が選択及び非選択のワード線ＷＬに印加する電圧の波形は、第３実施形態で図１２を用いて説明した波形と同様である。そして、図１７に示すようにダミーリードにおいて、プレーン＜０＞の選択及び非選択のワード線ＷＬと、プレーン＜１＞の選択及び非選択のワード線ＷＬには、同様の電圧が並列に印加される。その他の動作は、第１実施形態で図７〜図９を用いて説明した動作と同様のため、説明を省略する。
【０１３２】
［７−２］第７実施形態の効果
以上のように本実施形態に係るメモリシステム１は、ダミーリードにおいてＴＬＣ方式のマルチプレーン動作を適用して、第３実施形態と同様の動作を実現することが出来る。従って本実施形態に係る半導体記憶装置１０は、第３実施形態と同様に、読み出し動作の信頼性を向上することが出来る。
【０１３３】
さらに本実施形態に係るメモリシステム１は、複数のプレーンで並列にダミーリードを実行することが出来るため、複数のプレーンでダミーリードが必要な場合において、第３実施形態で説明したダミーリードを適用する場合よりもダミーリード期間を短縮することが出来る。
【０１３４】
［８］第８実施形態
次に、第８実施形態に係るメモリシステム１について説明する。本実施形態は、第５実施形態で説明した複数のプレーンを備える半導体記憶装置１０において、第４実施形態で説明したＱＬＣ方式のダミーリードをマルチプレーン動作で実行するものである。
【０１３５】
［８−１］メモリシステム１の動作
以下に、図１８を用いて本実施形態に係るメモリシステム１の動作について説明する。図１８には、本実施形態に従ったダミーリードにおける入力信号Ｉ／Ｏ、レディビジー信号ＲＢｎ、並びにプレーン＜０＞及び＜１＞に対応するワード線ＷＬの動作が示されている。図１８に示すように、本実施形態におけるメモリシステム１の動作は、第５実施形態で図１５に対して、ダミーリードを指示するコマンドセットと、ワード線ＷＬに印加される電圧が異なっている。
【０１３６】
具体的には、図１８に示すように、本実施形態においてコントローラ２０が半導体記憶装置１０に対してダミーリードを指示するコマンドセットは、第５実施形態で図１５を用いて説明したコマンドセットに対して、コマンド“Ａ２ｈ”をコマンド“０１ｈ／０２ｈ／０３ｈ／０４ｈ”に置き換えたものと同様である。また、本実施形態においてロウデコーダ１３が選択及び非選択のワード線ＷＬに印加する電圧の波形は、第４実施形態で図１３を用いて説明した波形と同様である。そして、図１８に示すようにダミーリードにおいて、プレーン＜０＞の選択及び非選択のワード線ＷＬと、プレーン＜１＞の選択及び非選択のワード線ＷＬには、同様の電圧が並列に印加される。その他の動作は、第１実施形態で図７〜図９を用いて説明した動作と同様のため、説明を省略する。
【０１３７】
［８−２］第８実施形態の効果
以上のように本実施形態に係るメモリシステム１は、ダミーリードにおいてＱＬＣ方式のマルチプレーン動作を適用して、第４実施形態と同様の動作を実現することが出来る。従って本実施形態に係る半導体記憶装置１０は、第４実施形態と同様に、読み出し動作の信頼性を向上することが出来る。
【０１３８】
さらに本実施形態に係るメモリシステム１は、複数のプレーンで並列にダミーリードを実行することが出来るため、複数のプレーンでダミーリードが必要な場合において、第４実施形態で説明したダミーリードを適用する場合よりもダミーリード期間を短縮することが出来る。
【０１３９】
［９］第９実施形態
次に、第９実施形態に係るメモリシステム１について説明する。本実施形態は、第１〜第８実施形態で説明したメモリシステム１において、コントローラ２０が、ホスト機器３０の指示無く定期的にダミーリードを実行するものである。
【０１４０】
［９−１］メモリシステム１の動作
以下に、図１９を用いて本実施形態に係るメモリシステム１の動作について説明する。図１９には、本実施形態におけるメモリシステム１の動作フローチャートが示されている。図１９に示す動作は、第１実施形態で図７を用いて説明したダミーリード期間が終了した後（ステップＳ１８の後）の動作に対応している。
【０１４１】
図１９に示すように、まずコントローラ２０は、タイマー２６のカウントをリセットする（ステップＳ２０）。この動作によりタイマー２６は、ダミーリード期間が終了してからの経過時間をカウントすることになる。そしてメモリシステム１は、ホスト機器３０からの指示に応答して動作する通常動作状態に移行する（ステップＳ２１）。この通常動作時において例えばＣＰＵ２３は、タイマー２６のカウントをモニタしている。
【０１４２】
そして、タイマー２６のカウントが所定の時間を経過すると（ステップＳ２２）、所定の時間が経過した際に実行されている動作が終了した後に、第１実施形態で説明したダミーリードを実行する。具体的には、第１実施形態で説明したステップＳ１５〜Ｓ１８の動作を、選択ブロックＢＬＫを変更して複数回実行する（ダミーリード期間）。
【０１４３】
以上で説明したステップＳ２０からダミーリード期間が終了するまでの動作を動作セットと呼ぶ。ステップＳ１５〜Ｓ１８の繰り返しにより所望のブロックＢＬＫに対するダミーリードが完了すると、メモリシステム１は動作セットを繰り返す。
【０１４４】
以上で説明した図１９における動作の具体例が、図２０に対応している。図２０には、メモリシステム１の電源がオンする前後の入力信号Ｉ／Ｏ及びレディビジー信号ＲＢｎの詳細な動作が示されている。
【０１４５】
図２０に示す例では、タイマーのカウントが所定の時間Ｔ２以上になったことに伴い、コントローラ２０が自発的にダミーリードを実行している。ダミーリードを再度実行する基準となる時間Ｔ２は、前述したように、ダミーリード期間が終了してからの経過時間をタイマー２６がカウントすることにより把握される。この時間Ｔ２としては、例えば５分に設定される。尚、時間Ｔ２の設定はこれに限定されず、任意の時間に設定することが出来る。
【０１４６】
［９−２］第９実施形態の効果
以上のように本実施形態に係るメモリシステム１は、通常動作中に定期的にダミーリードを挿入することによって、メモリセルトランジスタＭＴの閾値分布を第２状態に維持することが出来る。これにより本実施形態に係る半導体記憶装置１０は、メモリセルトランジスタＭＴの閾値分布の変動を抑制することが出来るため、読み出し動作の信頼性を向上することが出来る。
【０１４７】
尚、本実施形態は第１〜第８実施形態で説明したメモリシステム１を基に説明したが、これに限定されない。例えば、Power On Reset直後のダミーリードを実行すること無く、本実施形態で説明したような定期的なダミーリードを実行するようにしても良い。この場合、初回のダミーリードを実行するタイミングは、任意のタイミングに設定される。
【０１４８】
［１０］第１０実施形態
次に、第１０実施形態に係るメモリシステム１について説明する。本実施形態は、第１〜第９実施形態で説明した半導体記憶装置１０において、読み出し動作後のワード線ＷＬに対して接地電圧を印加し続けるものである。
【０１４９】
［１０−１］半導体記憶装置１０の構成
以下に、図２１を用いて本実施形態における半導体記憶装置１０の構成について説明する。図２１には、本実施形態における半導体記憶装置１０のブロック図が示されている。図２１に示すように、本実施形態における半導体記憶装置１０の構成は、第１実施形態で図２を用いて説明した半導体記憶装置１０の構成に対して、ワード線ドライバ６０をさらに備えている点が異なっている。
【０１５０】
ワード線ドライバ６０は、電圧生成回路１９が生成した電圧を受け取り、ロウデコーダ１３に供給する回路である。またワード線ドライバ６０は、各種動作が実行された後に、非選択となった当該ブロックＢＬＫのワード線ＷＬに対して例えば接地電圧を印加し続けるようにロウデコーダ１３を制御することが出来る。この各種動作としては、例えば読み出し動作や、ダミーリード等が挙げられる。その他の構成は、第１実施形態で図２を用いて説明した半導体記憶装置１０の構成と同様のため、説明を省略する。
【０１５１】
［１０−２］第１０実施形態の効果
以上で説明した本実施形態に係る半導体記憶装置１０によれば、読み出しデータの信頼性を向上することが出来る。以下に、図２２を用いて本効果の詳細について説明する。図２２には、各種動作時におけるワード線ＷＬ、及びＮＡＮＤストリングＮＳのチャネルの波形の一例が示されている。また、図２２には、比較例として図１０で説明した波形を破線で示し、比較例に対してさらに本実施形態で説明したワード線ドライバ６０を使用した場合の波形を実線で示している。
【０１５２】
ワード線ドライバ６０が、第１読み出し動作が実行された後に非選択となった当該ブロックＢＬＫのワード線ＷＬに対して接地電圧を印加し続けた場合、ワード線ＷＬが待機期間においてフローティング状態にならない。つまり図２２に示すように、第１読み出し動作の後にＮＡＮＤストリングＮＳのチャネル電位が変動した際における、ワード線ＷＬとＮＡＮＤストリングＮＳのチャネルとのカップリングの影響が抑制される。その結果、本実施形態に係るメモリシステム１は、図２２に示す比較例よりも、Creep upによるワード線ＷＬの電圧上昇を抑制することが出来る。
【０１５３】
従って本実施形態に係るメモリシステム１は、Creep upによるメモリセルトランジスタＭＴの閾値電圧の変動を第１〜第９実施形態よりも抑制することが出来るため、読み出し動作の信頼性を向上することができる。
【０１５４】
［１１］第１１実施形態
次に、第１１実施形態に係るメモリシステム１について説明する。本実施形態は、第１〜第１０実施形態で説明したメモリシステム１において、読み出し動作後のウェル線ＣＰＷＥＬＬに対して接地電圧を印加し続けるものである。
【０１５５】
［１１−１］半導体記憶装置１０の構成
以下に、図２３を用いて本実施形態における半導体記憶装置１０の構成について説明する。図２３には、本実施形態における半導体記憶装置１０のブロック図が示されている。図２３に示すように、本実施形態における半導体記憶装置１０の構成は、第１実施形態で図２を用いて説明した半導体記憶装置１０の構成に対して、ウェルドライバ７０をさらに備えている点が異なっている。
【０１５６】
ウェルドライバ７０は、電圧生成回路１９が生成した電圧に基づいて、メモリセルアレイ１１に設けられたウェル線ＣＰＷＥＬＬに電圧を印加する回路である。またウェルドライバ７０は、例えば各種動作が実行されている間から各種動作が終了した後にかけて、ウェル線ＣＰＷＥＬＬに対して例えば接地電圧を印加し続けることが出来る。具体的には、ウェルドライバ７０は、例えば読み出し動作において選択ワード線ＷＬに読み出し電圧が印加されている間から、読み出し動作の後にかけて、ウェル線ＣＰＷＥＬＬに接地電圧を印加し続けることが出来る。その他の構成は、第１実施形態で図２を用いて説明した半導体記憶装置１０の構成と同様のため、説明を省略する。
【０１５７】
［１１−２］第１１実施形態の効果
以上で説明した本実施形態に係る半導体記憶装置１０によれば、読み出しデータの信頼性を向上することが出来る。以下に、図２４を用いて本効果の詳細について説明する。図２４には、各種動作時におけるワード線ＷＬ、及びＮＡＮＤストリングＮＳのチャネルの波形の一例が示されている。また、図２４には、比較例として図１０で説明した波形を破線で示し、比較例に対してさらに本実施形態で説明したウェルドライバ７０を使用した場合の波形を実線で示している。
【０１５８】
ウェルドライバ７０が、第１読み出し動作が実行されている間から終了した後にかけてウェル線ＣＰＷＥＬＬに対して接地電圧を印加し続けた場合、待機期間においてＮＡＮＤストリングＮＳのチャネルがフローティング状態にならない。つまり図２４に示すように、第１読み出し動作の後におけるＮＡＮＤストリングＮＳのチャネル電位のカップリングによる下降が抑制される。その結果、本実施形態に係るメモリシステム１は、図２４に示す比較例よりもCreep upによるワード線ＷＬの電圧上昇を抑制することが出来る。
【０１５９】
従って本実施形態に係るメモリシステム１は、Creep upによるメモリセルトランジスタＭＴの閾値電圧の変動を第１〜第９実施形態よりも抑制することが出来るため、読み出し動作の信頼性を向上することができる。
【０１６０】
［１２］変形例等
上記実施形態に従ったメモリシステム１は、データを不揮発に保持するメモリセルを含む半導体記憶装置＜１０、図１＞と、半導体記憶装置に対して第１及び第２動作を命令することが可能なコントローラ＜２０、図１＞と、を備える。第１動作＜図９、読み出し動作＞は、半導体記憶装置がメモリセルからデータを読み出し、読み出したデータをコントローラに出力する動作である。第２動作＜図９、ダミーリード＞は、半導体記憶装置がメモリセルからデータを読み出し、読み出したデータのコントローラへの出力及びメモリセルへの書き込みをしない動作である。コントローラは、外部のホスト機器＜３０、図１＞からの命令を受けることなく、半導体記憶装置に対して第２動作を命令することが出来る＜図７＞。
【０１６１】
これにより、読み出し動作の信頼性を向上することが可能な半導体記憶装置を提供することが出来る。
【０１６２】
尚、上記実施形態におけるメモリシステム１の動作は、例えば、ＮＡＮＤ型フラッシュメモリを搭載したシステムに対して、当該動作を組み込んだファームウェアを適用することによって実現される。
【０１６３】
尚、第１実施形態において、コントローラ２０が、半導体記憶装置１０のPower On Resetが終了したことを検知してダミーリードを指示する場合を例に説明したが、これに限定されない。例えば半導体記憶装置１０は、各ブロックＢＬＫに対するダミーリードを、半導体記憶装置１０の電源がオンしてから初めにレディ状態になるまでの動作に組み込んでも良い。具体的には、半導体記憶装置１０は、Poser On Resetの後に各ブロックＢＬＫに対するダミーリードを実行し、その後にレディ状態に遷移するように動作しても良い。
【０１６４】
尚、上記実施形態において、各コマンドシーケンスが１サイクルのアドレス信号ＡＤＤを含む場合を例に説明したが、これに限定されない。例えば、各コマンドシーケンスにおいてコントローラ２０は、例えばプレーン情報、ブロックアドレス、ページアドレス、カラムアドレス等を、複数サイクルのアドレス信号ＡＤＤを用いて半導体記憶装置１０に送信しても良い。
【０１６５】
尚、上記実施形態において、半導体記憶装置１０が、ダミーリードで読み出したデータをセンスアンプ部ＳＡから他のラッチ回路に転送したことに基づいて、ビジー状態からレディ状態に遷移する場合を例に説明したが、これに限定されない。例えば半導体記憶装置１０は、ダミーリードを実行してから読み出しデータがラッチ回路に転送されるまでの間のいずれかの動作が実行又は終了したことに基づいて、ビジー状態からレディ状態に遷移しても良い。
【０１６６】
尚、上記実施形態において、メモリシステム１が、ダミーリードにおいて半導体記憶装置１０からコントローラ２０に対する読み出しデータの転送をしない場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０がダミーリードによって読み出したデータを、全てコントローラ２０に転送しても良いし、一部のみをコントローラ２０に転送するようにしても良い。
【０１６７】
尚、第１〜第８実施形態において説明した各種方式を適用したダミーリードは、例えば、１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて使い分けられる。例えば、ダミーリードに適用される読み出し方式としては、当該ダミーリードを実行するブロックＢＬＫにおけるメモリセルトランジスタＭＴが保持するデータのビット数以下のビット数を記憶するメモリセルトランジスタＭＴのデータを読み出す方式が適用される。つまり、メモリセルトランジスタＭＴがｎビット（ｎは１以上）のデータを記憶することが可能である場合、コントローラ２０が半導体記憶装置１０に対してダミーリードを命令するコマンドセットは、ｍビット（ｍは１以上ｎ以下）のデータを記憶したメモリセルトランジスタＭＴに対する読み出し動作を指示するコマンド（例えば、Ａ２ｈ等）を含んでいる。
【０１６８】
尚、上記実施形態においてメモリセルアレイ１１は、メモリセルが半導体基板の上方に三次元に積層された構成で無くても良い。つまり、半導体記憶装置１０のメモリセルアレイ１１は、メモリセルが半導体基板上に二次元に配列された構成であっても良い。
【０１６９】
尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
【０１７０】
尚、上記各実施形態において、  
（１）読み出し動作では、“Ａ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしてもよい。
【０１７１】
“Ｂ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしてもよい。
【０１７２】
“Ｃ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしてもよい。
【０１７３】
読み出し動作の時間（ｔＲｅａｄ）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間としてもよい。
【０１７４】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
【０１７５】
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０.５Ｖ程度が挙げられる。
【０１７６】
非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としてもよい。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としてもよく、６.０Ｖ以下としてもよい。
【０１７７】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
【０１７８】
書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であってもよい。
【０１７９】
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。
【０１８０】
また、メモリセル間にはエアギャップを形成することができる。  
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１８１】
１…メモリシステム、１０…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、１３…ロウデコーダ、１４…入出力回路、１５…レジスタ、１６…ロジックコントローラ、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、２０…コントローラ、２１…ホストインターフェイス回路、２２…内蔵メモリ、２３…プロセッサ、２４…バッファメモリ、２５…ＥＣＣ回路、２６…タイマー、２７…ＮＡＮＤインターフェイス回路、３０…ホスト機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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