(57)【要約】【課題】出力電圧を所望する電圧に制限しつつ、リーク電流に起因する出力電圧の上昇を抑制する。【解決手段】ドライバ回路１は、電源電圧ＶＳが供給される一対の電源線Ｌ１、Ｌ２間に直列接続されたＮチャネル型のＭＯＳトランジスタであるトランジスタＱ１、Ｑ２と、入力信号Ｓｉに応じてトランジスタＱ１、Ｑ２を相補的に駆動する駆動部２と、を備え、トランジスタＱ１、Ｑ２の相互接続点に接続される出力ノードＮｏから出力される出力電圧Ｖｏを駆動対象に供給する。ドライバ回路１は、トランジスタＱ１のゲート電圧を所定のクランプ電圧に制限するためのツェナーダイオード３と、トランジスタＱ１のゲート・ソース間に接続された電位固定用抵抗４と、トランジスタＱ１のゲートから出力ノードＮｏへと流れるリーク電流の発生を抑えるリーク抑制部５と、を備える。【選択図】図１
2018201063.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が供給される一対の電源線（Ｌ１、Ｌ２）間に直列接続された２つのスイッチング素子（Ｑ１、Ｑ２）と、入力信号に応じて前記２つのスイッチング素子を相補的に駆動する駆動部（２）と、を備え、前記２つのスイッチング素子の相互接続点に接続される出力ノード（Ｎｏ）から出力される出力電圧を駆動対象に供給するドライバ回路（１、５１、６１、７１、８１、９１）であって、
前記２つのスイッチング素子のうち高電位側の前記スイッチング素子（Ｑ１）は、Ｎチャネル型のＭＯＳトランジスタであり、
前記高電位側のスイッチング素子のゲート電圧を所定のクランプ電圧に制限する電圧制限部（３）と、
前記高電位側のスイッチング素子のゲート・ソース間に接続された電位固定用抵抗（４）と、
前記高電位側のスイッチング素子のゲートから前記出力ノードへと流れるリーク電流の発生を抑えるリーク抑制部（５、５２、６２、７２、８２、９２）と、
を備えるドライバ回路。
【請求項２】
前記リーク抑制部（５、５２、６２、７２、８２）は、前記出力ノードから所定の電流を引き抜く電流引き抜き動作を実行することにより前記リーク電流の発生を抑える請求項１に記載のドライバ回路。
【請求項３】
前記リーク抑制部（５、５２、６２、７２）は、少なくとも前記高電位側スイッチング素子がオン駆動される期間、前記電流引き抜き動作を実行する請求項２に記載のドライバ回路。
【請求項４】
前記リーク抑制部（８２）は、少なくとも前記高電位側スイッチング素子がオン駆動される期間且つ前記電圧制限部による前記ゲート電圧の制限が行われる期間、前記電流引き抜き動作を実行する請求項２に記載のドライバ回路。
【請求項５】
前記所定の電流は、前記リーク電流の電流値以上の電流値に設定されている請求項２から４のいずれか一項に記載のドライバ回路。
【請求項６】
前記リーク抑制部は、前記出力ノードと前記一対の電源線のうち低電位側の前記電源線との間に接続された負荷（９、５３、Ｑ８２）を備える請求項２から５のいずれか一項に記載のドライバ回路。
【請求項７】
前記リーク抑制部（５、５２）は、さらに、前記負荷とともに前記出力ノードと前記低電位側の電源線との間に直列接続されたスイッチ（Ｑ５）を備える請求項６に記載のドライバ回路。
【請求項８】
前記負荷（９）は、電流源である請求項６または７に記載のドライバ回路。
【請求項９】
前記負荷（５３）は、抵抗である請求項６または７に記載のドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電圧を駆動対象に供給するドライバ回路に関する。
【背景技術】
【０００２】
モータ駆動回路を構成するスイッチング素子、制御回路などへの電源供給を通断電する電源リレーとして機能するスイッチング素子、チャージポンプ回路を構成するスイッチング素子などを駆動するドライバ回路は、電源電圧に応じた電圧を出力するようになっている（例えば特許文献１参照）。
【０００３】
ここで、電源電圧が、例えば車両に搭載されたバッテリの電圧など、その変動幅が比較的大きい電圧である場合、次のような問題が生じるおそれがある。すなわち、上記構成では、ドライバ回路の出力電圧は、電源電圧の上昇に応じて上昇するため、電源電圧が大きく上昇した場合、負荷となるスイッチング素子の耐圧などを超える可能性がある。
【０００４】
このような問題への対策として、ドライバ回路の出力段を構成するハイサイド側のスイッチング素子として、Ｎチャネル型のＭＯＳトランジスタを用い、そのゲート電圧を任意の電圧以下となるように制限する構成が考えられている。このような構成によれば、電源電圧が大きく上昇した場合でも、その上昇に関係なく、出力電圧が所望する電圧値以下の電圧に制限される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１６９１０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記構成では、ＭＯＳトランジスタのゲート・ソース間には、そのＭＯＳトランジスタをオフする際における電位固定を目的とした抵抗が設けられる。そのため、上記構成では、ＭＯＳトランジスタがオンされる期間、上記抵抗を介してドライバ回路の出力ノードへとリーク電流が流れ、そのリーク電流に起因して出力電圧が狙い値よりも上昇する問題が生じる。
【０００７】
本発明は上記事情に鑑みてされたものであり、その目的は、出力電圧を所望する電圧に制限しつつ、リーク電流に起因する出力電圧の上昇を抑制することができるドライバ回路を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載のドライバ回路（１、５１、６１、７１、８１、９１）は、電源電圧が供給される一対の電源線（Ｌ１、Ｌ２）間に直列接続された２つのスイッチング素子（Ｑ１、Ｑ２）と、入力信号に応じて２つのスイッチング素子を相補的に駆動する駆動部（２）と、を備え、２つのスイッチング素子の相互接続点に接続される出力ノード（Ｎｏ）から出力される出力電圧を駆動対象に供給する。上記２つのスイッチング素子のうち高電位側のスイッチング素子（Ｑ１）は、Ｎチャネル型のＭＯＳトランジスタである。ドライバ回路は、高電位側のスイッチング素子のゲート電圧を所定のクランプ電圧に制限する電圧制限部（３）を備えている。このような構成によれば、電源電圧が大きく上昇した場合でも、その上昇に関係なく、出力電圧を所望する電圧値以下の電圧に制限することができる。
【０００９】
また、ドライバ回路は、高電位側のスイッチング素子のゲート・ソース間に接続された電位固定用抵抗（４）を備えている。これにより、高電位側のスイッチング素子がオフ駆動される際、当該スイッチング素子を確実にオフ状態にすることができる。さらに、ドライバ回路は、高電位側のスイッチング素子のゲートから出力ノードへと流れるリーク電流の発生を抑えるリーク抑制部（５、５２、６２、７２、８２、９２）を備えている。このような構成によれば、高電位側のスイッチング素子がオン駆動される期間において、電位固定用抵抗などを介して出力ノードへと流れるリーク電流を低く抑えることができる。したがって、上記構成によれば、出力電圧を所望する電圧に制限しつつ、リーク電流に起因する出力電圧の上昇を抑制することができる。
【００１０】
請求項２に記載のドライバ回路では、リーク抑制部（５、５２、６２、７２、８２）は、出力ノードから所定の電流を引き抜く電流引き抜き動作を実行することによりリーク電流の発生を抑える。このような構成によれば、高電位側のスイッチング素子がオン駆動される期間、電位固定用抵抗を介して出力ノードに向けて電流が流れるものの、その電流は、リーク抑制部による電流引き抜き動作により引き抜かれるため、出力ノードから流れ出すリーク電流が低く抑えられる。したがって、上記構成によれば、電位固定用抵抗を介して流れるリーク電流に起因する出力電圧の上昇を確実に抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係るドライバ回路の構成を模式的に示す図
【図２】従来のドライバ回路の構成を模式的に示す図
【図３】オン駆動期間が短い場合の出力電圧を模式的に表すタイミングチャート
【図４】オン駆動期間が長い場合の出力電圧を模式的に表すタイミングチャート
【図５】第１実施形態に係るドライバ回路の具体的な適用例を示す図その１
【図６】第１実施形態に係るドライバ回路の具体的な適用例を示す図その２
【図７】第１実施形態に係るドライバ回路の具体的な適用例を示す図その３
【図８】第２実施形態に係るドライバ回路の構成を模式的に示す図
【図９】第３実施形態に係るドライバ回路の構成を模式的に示す図
【図１０】第４実施形態に係るドライバ回路の構成を模式的に示す図
【図１１】第５実施形態に係るドライバ回路の構成を模式的に示す図
【図１２】第６実施形態に係るドライバ回路の構成を模式的に示す図
【発明を実施するための形態】
【００１２】
以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１〜図７を参照して説明する。
【００１３】
図１に示すドライバ回路１は、例えば車両に搭載される電子制御装置などに設けられるものであり、出力ノードＮｏに接続される負荷を駆動する。なお、図１では図示を省略しているが、ドライバ回路１の駆動対象となる負荷としては、例えばモータ駆動回路などで用いられるＭＯＳトランジスタを挙げることができる。
【００１４】
ドライバ回路１は、トランジスタＱ１、Ｑ２、それらトランジスタＱ１、Ｑ２を駆動する駆動部２、ツェナーダイオード３、電位固定用抵抗４、リーク抑制部５などを備えている。本実施形態では、ドライバ回路１は、例えばＡＳＩＣ（Application Specific Integrated Circuit）として構成されている。
【００１５】
ドライバ回路１には、一対の電源線Ｌ１、Ｌ２を介して電源電圧ＶＳが供給されている。この場合、電源電圧ＶＳは、車両に搭載されたバッテリから供給されるバッテリ電圧となっており、その変動幅は比較的大きい。トランジスタＱ１、Ｑ２は、Ｎチャネル型のＭＯＳトランジスタであり、スイッチング素子に相当する。
【００１６】
トランジスタＱ１のドレインは、電源電圧ＶＳが与えられる高電位側の電源線Ｌ１に接続され、そのソースはトランジスタＱ２のドレインに接続されている。トランジスタＱ２のソースは、回路の基準電位（＝０Ｖ）が与えられる低電位側の電源線Ｌ２に接続されている。このように、トランジスタＱ１、Ｑ２は、一対の電源線Ｌ１、Ｌ２間に直列接続されている。なお、トランジスタＱ１は、高電位側のスイッチング素子に相当する。トランジスタＱ１、Ｑ２の相互接続点は出力ノードＮｏに接続されており、その出力ノードＮｏから出力される出力電圧Ｖｏは、駆動対象となる負荷に供給される。
【００１７】
駆動部２は、Ｎチャネル型のＭＯＳトランジスタであるトランジスタＱ３、Ｑ４、反転バッファ６および電流源７、８を備えている。トランジスタＱ３のドレインは電流源７を介して電源線Ｌ１に接続され、そのソースは電源線Ｌ２に接続されている。トランジスタＱ４のドレインは電流源８を介して電源線Ｌ１に接続され、そのソースは電源線Ｌ２に接続されている。
【００１８】
反転バッファ６は、入力ノードＮｉを通じて外部から与えられる入力信号Ｓｉを入力し、その反転信号を出力する。トランジスタＱ３のゲートは、反転バッファ６の出力端子に接続されている。トランジスタＱ４のゲートは、入力ノードＮｉに接続されている。トランジスタＱ３のドレインは、トランジスタＱ１のゲートに接続されている。トランジスタＱ４のドレインは、トランジスタＱ２のゲートに接続されている。
【００１９】
このような構成により、駆動部２は、入力信号Ｓｉに応じてトランジスタＱ１、Ｑ２を相補的に駆動する。具体的には、駆動部２は、入力信号Ｓｉがハイレベル（例えば５Ｖ）である期間、トランジスタＱ１をオン駆動するとともにトランジスタＱ２をオフ駆動する。また、駆動部２は、入力信号Ｓｉがロウレベル（例えば０Ｖ）である期間、トランジスタＱ１をオフ駆動するとともにトランジスタＱ２をオン駆動する。
【００２０】
ツェナーダイオード３のカソードはトランジスタＱ１のゲートに接続され、そのアノードは電源線Ｌ２に接続されている。ツェナーダイオード３は、トランジスタＱ１のゲート電圧を所定のクランプ電圧に制限するものであり、電圧制限部に相当する。なお、この場合、クランプ電圧は、ツェナーダイオード３のツェナー電圧Ｖｚとなる。本実施形態では、ツェナー電圧Ｖｚは、電源電圧ＶＳの定常値よりも低い電圧値となっている。
【００２１】
このような構成によれば、トランジスタＱ１がオン駆動される期間におけるトランジスタＱ１のゲート電圧は、電源電圧ＶＳの変動に影響を受けることなく、ツェナー電圧Ｖｚ以下の電圧値となる。したがって、上記構成によれば、電源電圧ＶＳが大きく上昇した場合でも、その上昇に関係なく、出力電圧Ｖｏを、下記（１）式により表される制限電圧ＶＬに制限することができる。ただし、トランジスタＱ１のしきい値電圧をＶｔとする。
ＶＬ＝Ｖｚ−Ｖｔ      …（１）
【００２２】
また、前述したように、ツェナーダイオード３のツェナー電圧Ｖｚは、電源電圧ＶＳの定常値よりも小さい電圧値となっている。したがって、ドライバ回路１の出力電圧Ｖｏの狙い値、つまり目標出力電圧は、ツェナー電圧Ｖｚよりしきい値電圧Ｖｔだけ低い電圧、つまり上記した制限電圧ＶＬと同じ電圧となる。
【００２３】
なお、制限電圧ＶＬは、ツェナーダイオード３の温度特性に依存して変動する可能性がある。そのため、ドライバ回路１の使用温度範囲において、出力電圧Ｖｏが、その供給先の負荷を構成する素子の耐圧などを超えないように、ツェナーダイオード３の仕様（温度特性およびツェナー電圧Ｖｚ）を選定する必要がある。
【００２４】
電位固定用抵抗４は、トランジスタＱ１のゲート・ソース間に接続されている。電位固定用抵抗４は、トランジスタＱ１がオフ駆動される際、そのゲート・ソース間電圧をしきい値電圧Ｖｔ未満の電圧に固定して確実にオフ状態を保つために設けられている。このような構成では、トランジスタＱ１がオン駆動される期間、トランジスタＱ１のゲートから電位固定用抵抗４を介してトランジスタＱ１のソース、つまり出力ノードＮｏへと流れる微小なリーク電流が生じるおそれがある。このようなリーク電流の電流値ＩＬは、下記（２）式に示すように、トランジスタＱ１のしきい値電圧Ｖｔと、電位固定用抵抗４の抵抗値Ｒａとから定まる。
ＩＬ＝Ｖｔ／Ｒａ      …（２）
【００２５】
リーク抑制部５は、このようなリーク電流の発生を抑えるために設けられたものであり、Ｎチャネル型のＭＯＳトランジスタであるトランジスタＱ５および電流源９を備えている。トランジスタＱ５のドレインは電流源９を介して出力ノードＮｏに接続され、そのソースは電源線Ｌ２に接続されている。トランジスタＱ５のゲートは、入力ノードＮｉに接続されている。
【００２６】
上記構成において、電流源９は、出力ノードＮｏと電源線Ｌ２との間に接続された負荷に相当する。また、トランジスタＱ５は、電流源９とともに出力ノードＮｏと電源線Ｌ２との間に直列接続されたスイッチに相当する。
【００２７】
このような構成によれば、入力信号Ｓｉがハイレベルである期間、つまりトランジスタＱ１がオン駆動される期間、トランジスタＱ５がオン駆動され、それにより出力ノードＮｏおよび電源線Ｌ２の間に負荷である電流源９が接続される。したがって、トランジスタＱ１がオン駆動される期間、出力ノードＮｏから電流源９の電流値に対応した所定の電流が電源線Ｌ２へと引き抜かれる。
【００２８】
リーク抑制部５によって、このような電流引き抜き動作が実行されることにより、トランジスタＱ１のゲートから出力ノードＮｏへと流れるリーク電流の発生が抑えられる。本実施形態では、電流源９の電流値は、上記（２）式により表されるリーク電流の電流値ＩＬ以上の値、具体的には、電流値ＩＬに所定のマージンを加えた電流値に設定されている。
【００２９】
次に、上記構成の作用について参照して説明する。
［１］入力信号Ｓｉがロウレベルである期間の動作
入力信号Ｓｉがロウレベルになると、トランジスタＱ３がオンされるとともにトランジスタＱ４がオフされる。これにより、トランジスタＱ１がオフ駆動されるとともにトランジスタＱ２がオン駆動される。したがって、入力信号Ｓｉがロウレベルである期間、出力電圧Ｖｏは、電源線Ｌ２の電位である０Ｖとなる。また、この期間では、トランジスタＱ５がオフされるため、リーク抑制部５による電流引き抜き動作は実行されない。
【００３０】
［２］入力信号Ｓｉがハイレベルである期間の動作
入力信号Ｓｉがハイレベルになると、トランジスタＱ３がオフされるとともにトランジスタＱ４がオンされる。これにより、トランジスタＱ１がオン駆動されるとともにトランジスタＱ２がオフ駆動される。したがって、入力信号Ｓｉがハイレベルである期間、出力電圧Ｖｏは、トランジスタＱ１のゲート電圧よりしきい値電圧Ｖｔだけ低い電圧となる。なお、このとき、電源電圧ＶＳが定常値または定常値より高い電圧値である場合、出力電圧Ｖｏは、狙い値、つまり上記（１）式に示した制限電圧ＶＬとなる。
【００３１】
また、この期間では、トランジスタＱ５がオンされるため、リーク抑制部５による電流引き抜き動作が実行される。そのため、トランジスタＱ１のゲートから出力ノードＮｏへと流れる微小なリーク電流の発生が抑制される。
【００３２】
以上説明した本実施形態によれば、次のような効果が得られる。
図２に示すドライバ回路２１のように、ドライバ回路１からリーク抑制部５を省いた構成（以下、従来構成と呼ぶ）では、次のような問題が生じる。すなわち、従来構成では、トランジスタＱ１がオン駆動される期間（以下、オン駆動期間と呼ぶ）、トランジスタＱ１のゲートから電位固定用抵抗４を介して出力ノードＮｏへとリーク電流ＩＬが流れ、そのリーク電流ＩＬに起因して出力電圧Ｖｏが狙い値よりも上昇する問題が生じる。
【００３３】
ただし、リーク電流ＩＬは、微小な電流であるため、オン駆動期間が比較的短い期間である場合、図３に点線で示すように、そのオン駆動期間における出力電圧Ｖｏの上昇は比較的小さい。特に、負荷となるＭＯＳトランジスタが高速でスイッチングされるような場合、そのオン駆動期間も短くなることから、出力電圧Ｖｏの上昇は非常に小さいものとなる。したがって、このようなケースでは、リーク電流ＩＬに起因する出力電圧Ｖｏの上昇が大きな問題となることはない。なお、図３および後述する図４における時間Ｔａは、それぞれのオン駆動期間の長さを比較するために記載したものであり、同一の時間を示している。
【００３４】
しかし、例えば回路のイニシャルチェック時、故障時など、オン駆動期間が比較的長い期間となる場合、図４に点線で示すように、出力電圧Ｖｏは、リーク電流ＩＬにより徐々に上昇し、やがてはトランジスタＱ１のゲート電圧Ｖｇと同程度の電圧値まで達してしまう。このように、出力電圧Ｖｏが狙い値よりも大きく上昇すると、例えば負荷を構成する素子に対し、その耐圧を超える電圧が印加されてしまい、素子の故障を招くおそれがある。特に、ツェナー電圧Ｖｚが温度変動に伴って高い方向に変動すると、このような問題が一層顕在化するおそれがある。
【００３５】
これに対し、本実施形態のドライバ回路１は、トランジスタＱ１のゲートから出力ノードＮｏへと流れるリーク電流の発生を抑えるリーク抑制部５を備えている。このような構成によれば、トランジスタＱ１がオン駆動される期間において、電位固定用抵抗４を介して出力ノードＮｏへと流れるリーク電流を低く抑えることができる。
【００３６】
また、ドライバ回路１では、リーク抑制部５は、出力ノードＮｏから所定の電流を引き抜く電流引き抜き動作を実行することによりリーク電流の発生を抑える。このような構成によれば、トランジスタＱ１がオン駆動される期間、電位固定用抵抗４を介して出力ノードＮｏに向けて電流が流れるものの、その電流は、リーク抑制部５による電流引き抜き動作により引き抜かれるため、出力ノードＮｏから流れ出すリーク電流が低く抑えられる。
【００３７】
このように、本実施形態のドライバ回路１では、電位固定用抵抗４を介して流れるリーク電流の発生を抑制することができるため、それに起因する出力電圧Ｖｏの上昇を確実に抑制することができる。その結果、本実施形態のドライバ回路１では、図３および図４に一点鎖線で示すように、出力電圧Ｖｏは、オン駆動期間の長さに関係なく、狙い値（＝Ｖｇ−Ｖｔ）に維持される。したがって、本実施形態によれば、出力電圧Ｖｏを所望する電圧に制限しつつ、リーク電流に起因する出力電圧Ｖｏの上昇を抑制することができるという優れた効果が得られる。
【００３８】
また、本実施形態のリーク抑制部５は、出力ノードＮｏと電源線Ｌ２の間に接続された電流源９を備えている。そして、電流源９の電流値は、リーク電流の電流値以上の電流値に設定されている。このようにすれば、リーク抑制部５は、電流引き抜き動作を行う際、必ずリーク電流以上の電流を引き抜くことができ、その結果、リーク電流に起因する出力電圧Ｖｏの上昇（浮き）を確実に抑えることが可能となる。
【００３９】
さらに、本実施形態のリーク抑制部５は、電流源９とともに出力ノードＮｏと電源線Ｌ２の間に直列接続されたトランジスタＱ５を備えている。このようにすれば、トランジスタＱ５をオフすることにより、出力ノードＮｏと電源線Ｌ２の間から電流源９を切り離すことが可能となり、次のような効果が得られる。
【００４０】
すなわち、入力信号Ｓｉがロウレベルである期間、例えばトランジスタＱ３のオン抵抗が高いなどの理由から、トランジスタＱ１のゲート電圧が０Ｖよりも若干高い電圧になる可能性がある。このようなことから、出力ノードＮｏと電源線Ｌ２の間に電流源９が常時接続された構成の場合、入力信号Ｓｉがロウレベルである期間、出力電圧Ｖｏが完全に０Ｖにならず、トランジスタＱ１のゲート電圧を電位固定用抵抗４および電流源９により分圧した電圧が出力されてしまう。
【００４１】
これに対し、本実施形態では、入力信号Ｓｉがロウレベルである期間、トランジスタＱ５がオフされることで電流源９が出力ノードＮｏと電源線Ｌ２の間から切り離されるため、仮にトランジスタＱ１のゲート電圧が０Ｖより高い電圧であったとしても、出力電圧Ｖｏは０Ｖとなり、微小な電圧が出力されるおそれはない。
【００４２】
また、ドライバ回路１のスクリーニングにおいて、トランジスタＱ２のリーク検査が行われることがある。このリーク検査では、トランジスタＱ２のドレイン・ソース間に所定の電圧が印加される。出力ノードＮｏと電源線Ｌ２の間に電流源９が常時接続された構成の場合、トランジスタＱ２のドレイン・ソース間に電流源９が並列接続された状態となっていることから、このようなリーク検査を正常に実施できない可能性がある。これに対し、本実施形態では、トランジスタＱ５をオフすることにより電流源９を出力ノードＮｏと電源線Ｌ２の間から切り離すことができるため、トランジスタＱ２のリーク検査を正常に実施することができる。
【００４３】
本実施形態のドライバ回路１は、上述した効果を奏することができるため、電源電圧ＶＳがバッテリ電圧などの変動幅が大きいものであり、且つ電源電圧ＶＳの低電圧時および高電圧時のいずれにおいても機能を失うことが許容されない用途に好適となる。例えば、ドライバ回路１は、モータ駆動ドライバ、出力バッファドライバ、リレードライバ、チャージポンプドライバなどに用いることができる。ドライバ回路１の具体的な適用例としては、例えば図５〜図７に示す構成を挙げることができる。
【００４４】
すなわち、図５および図６に示すように、ドライバ回路１は、例えば電動パワーステアリングシステムに用いられるモータＭを駆動するモータ駆動回路３１を構成するスイッチング素子を駆動するモータ駆動ドライバとして用いることができる。なお、モータ駆動回路３１は、４つのＮチャネル型ＭＯＳトランジスタＱ３１〜Ｑ３４からなるＨブリッジ回路として構成されている。
【００４５】
より具体的には、ドライバ回路１は、図５に示すように、モータ駆動回路３１を構成するハイサイド側のトランジスタＱ３１を駆動するハイサイドドライバとして用いることができる。また、ドライバ回路１は、図６に示すように、モータ駆動回路３１を構成するロウサイド側のトランジスタＱ３２を駆動するロウサイドドライバとして用いることができる。
【００４６】
図７に示すように、ドライバ回路１は、例えば制御回路などの回路４１への電源供給を通断電する電源リレーとして機能するＮチャネル型ＭＯＳトランジスタＱ４１を駆動するリレードライバとして用いることができる。
【００４７】
（第２実施形態）
以下、第２実施形態について図８を参照して説明する。
図８に示すように、本実施形態のドライバ回路５１は、第１実施形態のドライバ回路１に対し、リーク抑制部５に代えてリーク抑制部５２を備えている点が異なる。リーク抑制部５２は、リーク抑制部５に対し、電流源９に代えて抵抗５３を備えている点が異なる。この場合、抵抗５３は、出力ノードＮｏと電源線Ｌ２との間に接続された負荷に相当する。
【００４８】
このような構成によっても、トランジスタＱ１がオン駆動される期間、トランジスタＱ５がオン駆動され、それにより出力ノードＮｏおよび電源線Ｌ２の間に負荷である抵抗５３が接続される。したがって、トランジスタＱ１がオン駆動される期間、出力ノードＮｏから抵抗５３の抵抗値に対応した所定の電流が電源線Ｌ２へと引き抜かれる。リーク抑制部５２によって、このような電流引き抜き動作が実行されることにより、トランジスタＱ１のゲートから出力ノードＮｏへと流れるリーク電流の発生が抑えられる。
【００４９】
この場合、電流引き抜き動作により引き抜かれる電流の値は、抵抗５３の抵抗値により定まる。したがって、本実施形態では、上記電流の値が、リーク電流の電流値ＩＬ以上の電流値となるように、抵抗５３の抵抗値の設定が行われている。なお、抵抗５３の抵抗値は、電位固定用抵抗４の抵抗値に比べ、高い抵抗値に設定されている。
【００５０】
以上説明した本実施形態のドライバ回路５１によっても、トランジスタＱ１がオン駆動される期間において電位固定用抵抗４を介して出力ノードＮｏへと流れるリーク電流が低く抑えられるため、第１実施形態と同様の効果が得られる。また、本実施形態によれば、第１実施形態に比べ、電流引き抜き動作により引き抜く電流値の設定に関する精度は低くなるものの、リーク抑制部５２の構成を簡単にすることができ、ひいてはドライバ回路５１の製造コストを低減することができる。
【００５１】
（第３実施形態）
以下、第３実施形態について図９を参照して説明する。
図９に示すように、本実施形態のドライバ回路６１は、第１実施形態のドライバ回路１に対し、リーク抑制部５に代えてリーク抑制部６２を備えている点が異なる。リーク抑制部６２は、リーク抑制部５に対し、トランジスタＱ５が省かれている点が異なる。この場合、電流源９は、出力ノードＮｏと電源線Ｌ２との間に常時接続されている。
【００５２】
このような構成によっても、トランジスタＱ１がオン駆動される期間、出力ノードＮｏから電流源９の電流値に対応した所定の電流が電源線Ｌ２へと引き抜かれる。リーク抑制部６２によって、このような電流引き抜き動作が実行されることにより、トランジスタＱ１のゲートから出力ノードＮｏへと流れるリーク電流の発生が抑えられる。
【００５３】
以上説明した本実施形態のドライバ回路６１によっても、トランジスタＱ１がオン駆動される期間において電位固定用抵抗４を介して出力ノードＮｏへと流れるリーク電流が低く抑えられるため、第１実施形態と同様の効果が得られる。また、本実施形態によれば、第１実施形態に比べ、トランジスタＱ５が省かれている分だけ、回路規模を小さくすることができ、ひいてはドライバ回路６１の製造コストを低減することができる。
【００５４】
（第４実施形態）
以下、第４実施形態について図１０を参照して説明する。
図１０に示すように、本実施形態のドライバ回路７１は、第２実施形態のドライバ回路５１に対し、リーク抑制部５２に代えてリーク抑制部７２を備えている点が異なる。リーク抑制部７２は、リーク抑制部５２に対し、トランジスタＱ５が省かれている点が異なる。この場合、抵抗５３は、出力ノードＮｏと電源線Ｌ２との間に常時接続されている。
【００５５】
このような構成によっても、トランジスタＱ１がオン駆動される期間、出力ノードＮｏから抵抗５３の抵抗値に対応した所定の電流が電源線Ｌ２へと引き抜かれる。リーク抑制部７２によって、このような電流引き抜き動作が実行されることにより、トランジスタＱ１のゲートから出力ノードＮｏへと流れるリーク電流の発生が抑えられる。
【００５６】
以上説明した本実施形態のドライバ回路７１によっても、トランジスタＱ１がオン駆動される期間において電位固定用抵抗４を介して出力ノードＮｏへと流れるリーク電流が低く抑えられるため、第２実施形態と同様の効果が得られる。また、本実施形態によれば、第２実施形態に比べ、トランジスタＱ５が省かれている分だけ、回路規模を小さくすることができ、ひいてはドライバ回路７１の製造コストを低減することができる。
【００５７】
（第５実施形態）
以下、第５実施形態について図１１を参照して説明する。
図１１に示すように、本実施形態のドライバ回路８１は、第１実施形態のドライバ回路１に対し、リーク抑制部５に代えてリーク抑制部８２を備えている点が異なる。リーク抑制部８２は、トランジスタＱ８１、Ｑ８２を備えている。
【００５８】
トランジスタＱ８１、Ｑ８２は、いずれもＮＰＮ形バイポーラトランジスタである。トランジスタＱ８１は、コレクタとベースが接続されたダイオード接続の形態となっている。トランジスタＱ８１のコレクタは、ツェナーダイオード３のアノードに接続され、そのエミッタは電源線Ｌ２に接続されている。    トランジスタＱ８１のベースは、トランジスタＱ８２のベースに接続されている。トランジスタＱ８２のコレクタは、出力ノードＮｏに接続され、そのエミッタは電源線Ｌ２に接続されている。なお、この場合、トランジスタＱ８２は、出力ノードＮｏと電源線Ｌ２の間に接続された負荷に相当する。
【００５９】
このように、トランジスタＱ８１、Ｑ８２は、カレントミラー回路８３を構成している。上記構成では、負荷であるトランジスタＱ８２には、カレントミラー回路８３の入力電流、つまりツェナーダイオード３に流れる電流に応じた電流が流れる。また、上記構成では、ツェナーダイオード３は、電源電圧ＶＳがツェナー電圧Ｖｚ以上になると電流を流してトランジスタＱ１のゲート電圧を制限するようになっている。
【００６０】
したがって、上記構成のリーク抑制部８２は、トランジスタＱ１がオン駆動される期間、且つツェナーダイオード３によるゲート電圧の制限が行われる期間、電流引き抜き動作を実行するようになっている。この場合、電流引き抜き動作により引き抜かれる電流の値は、ゲート電圧の制限が行われる期間にツェナーダイオード３に流れる電流の値と、カレントミラー回路８３のミラー比により定まる。したがって、本実施形態では、上記電流の値が、リーク電流の電流値ＩＬ以上の電流値となるように、ツェナーダイオード３の仕様の選定や、カレントミラー回路８３のミラー比の設定などが行われている。
【００６１】
以上説明した本実施形態のドライバ回路８１によっても、トランジスタＱ１がオン駆動される期間において電位固定用抵抗４を介して出力ノードＮｏへと流れるリーク電流が低く抑えられるため、第１実施形態と同様の効果が得られる。また、本実施形態のリーク抑制部８２による電流引き抜き動作は、トランジスタＱ１がオン駆動される期間且つツェナーダイオード３によるゲート電圧の制限が行われる期間に実行される。つまり、本実施形態では、トランジスタＱ１がオン駆動される期間であっても、ツェナーダイオード３によるゲート電圧の制限が行われていない期間には、電流引き抜き動作は実行されない。このようにする理由は、次の通りである。
【００６２】
すなわち、ツェナーダイオード３によるゲート電圧の制限が行われていない期間、電源電圧ＶＳはツェナー電圧Ｖｚより低い電圧値となっている。そのため、このような期間には、たとえリーク電流に起因する出力電圧Ｖｏの上昇が生じたとしても、出力電圧Ｖｏが狙い値を超えることはなく、負荷を構成する回路素子に耐圧を超える電圧が印加されるおそれがない。したがって、ツェナーダイオード３によるゲート電圧の制限が行われていない期間には、リーク抑制部８２による電流引き抜き動作が実行されなくともよい。
【００６３】
このようなことから、本実施形態では、ツェナーダイオード３によるゲート電圧の制限が行われている期間にだけ、電流引き抜き動作を実行するような構成としている。このような構成によれば、電源電圧ＶＳがツェナー電圧Ｖｚよりも低い期間には、電流引き抜き動作が行われなくなるため、その分だけ消費電流の低減を図ることができる。
【００６４】
（第６実施形態）
以下、第６実施形態について図１２を参照して説明する。
図１２に示すように、本実施形態のドライバ回路９１は、第１実施形態のドライバ回路１に対し、リーク抑制部５に代えてリーク抑制部９２を備えている点が異なる。リーク抑制部９２は、トランジスタＱ９１〜Ｑ９３および抵抗Ｒ９１〜Ｒ９３を備えている。
【００６５】
トランジスタＱ９１は、Ｎチャネル型のＭＯＳトランジスタであり、そのゲートには入力信号Ｓｉが与えられている。トランジスタＱ９１のソースは電源線Ｌ２に接続され、そのドレインは、抵抗Ｒ９１、Ｒ９２を介して電源線Ｌ９１に接続されている。電源線Ｌ９１には、例えば５Ｖなどの電源電圧が与えられている。
【００６６】
トランジスタＱ９２、Ｑ９３は、ＰＮＰ形のバイポーラトランジスタである。トランジスタＱ９２のエミッタは、電源線Ｌ９１に接続され、そのベースは抵抗Ｒ９１、Ｒ９２の相互接続点に接続されている。トランジスタＱ９２のコレクタは、抵抗Ｒ９３を介してトランジスタＱ９３のコレクタに接続されるとともに、トランジスタＱ９３のベースに接続されている。
【００６７】
トランジスタＱ９３のコレクタはトランジスタＱ１のソースに接続され、そのエミッタは電位固定用抵抗４を介してトランジスタＱ１のゲートに接続されている。つまり、この場合、電位固定用抵抗４は、トランジスタＱ９３を介して、トランジスタＱ１のゲート・ソース間に接続されている。
【００６８】
上記構成では、入力信号Ｓｉがロウレベルである期間、つまりトランジスタＱ１がオフ駆動される期間、トランジスタＱ９３がオンされることにより電位固定用抵抗４がトランジスタＱ１のゲート・ソース間に接続される。これにより、トランジスタＱ１がオフ駆動される際、そのゲート・ソース間電圧はしきい値電圧Ｖｔ未満の電圧に固定され、トランジスタＱ１を確実にオフ状態にすることができる。
【００６９】
また、上記構成では、入力信号Ｓｉがハイレベルである期間、つまりトランジスタＱ１がオン駆動される期間、トランジスタＱ９３がオフされることにより電位固定用抵抗４がトランジスタＱ１のゲート・ソース間から切り離される。これにより、トランジスタＱ１がオン駆動される際、トランジスタＱ１のゲートから出力ノードＮｏへとリーク電流が流れる経路自体が存在しなくなり、その結果、リーク電流の発生が抑制される。したがって、本実施形態によっても、第１実施形態と同様の効果、つまり出力電圧Ｖｏを所望する電圧に制限しつつ、リーク電流に起因する出力電圧Ｖｏの上昇を抑制することができるという優れた効果が得られる。
【００７０】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
リーク抑制部５、５２、６２、７２は、少なくともトランジスタＱ１がオン駆動される期間、出力ノードＮｏから所定の電流を引き抜く電流引き抜き動作を実行することができる構成であればよく、その具体的な構成は適宜変更可能である。
【００７１】
リーク抑制部８２は、少なくともトランジスタＱ１がオン駆動される期間且つツェナーダイオード３によるゲート電圧の制限が行われる期間、出力ノードＮｏから所定の電流を引き抜く電流引き抜き動作を実行することができる構成であればよく、その具体的な構成は適宜変更可能である。
【００７２】
上記電流引き抜き動作により引き抜かれる電流は、リーク電流の電流値以上の電流値に設定することが好ましいが、リーク電流の電流値未満の電流値に設定してもよい。このように設定した場合でも、リーク電流に起因する出力電圧Ｖｏの上昇を低減する効果を得ることができる。
【００７３】
リーク抑制部９２は、トランジスタＱ１がオン駆動される期間、トランジスタＱ１のゲート・ソース間から電位固定用抵抗４を切り離すことができる構成であればよく、その具体的な構成は適宜変更可能である。
駆動部２は、トランジスタＱ１、Ｑ２を相補的に駆動することができる構成であればよく、その具体的な構成は適宜変更可能である。
【００７４】
上記各実施形態では、トランジスタＱ１のゲート電圧を所定のクランプ電圧に制限する電圧制限部として、トランジスタＱ１のゲートと電源線Ｌ２の間に接続されたツェナーダイオード３を用いたが、同様の機能を有する他の回路素子または回路を用いてもよい。
トランジスタＱ２としては、Ｎチャネル型のＭＯＳトランジスタに限らずともよく、種々のスイッチング素子を用いることができる。
【００７５】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【００７６】
１、５１、６１、７１、８１、９１…ドライバ回路、２…駆動部、３…ツェナーダイオード、４…電位固定用抵抗、５、５２、６２、７２、８２、９２…リーク抑制部、９…電流源、５３…抵抗、Ｑ１、Ｑ２、Ｑ５、Ｑ８２…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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