(57)【要約】【課題】耐湿性の向上が可能な半導体装置の製造方法を提供すること。【解決手段】本発明は、下部絶縁膜上に金属層を選択的に形成する工程と、前記金属層上および前記金属層に覆われない前記下部絶縁膜上に第１絶縁膜を形成する工程と、前記第１絶縁膜上にシード電極を形成する工程と、前記シード電極上に選択的にメッキ層を形成する工程と、前記メッキ層をマスクとして、前記シード電極および前記金属層上の前記第１絶縁膜を除去し、前記金属層を露出する工程と、前記メッキ層および前記露出した前記金属層を覆う第２絶縁膜を形成する工程と、を含む半導体装置の製造方法である。【選択図】図１Ｂ
2018006398.tif 000002
【特許請求の範囲】
【請求項１】
下部絶縁膜上に金属層を選択的に形成する工程と、
前記金属層上および前記金属層に覆われない前記下部絶縁膜上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上にシード電極を形成する工程と、
前記シード電極上に選択的にメッキ層を形成する工程と、
前記メッキ層をマスクとして、前記シード電極および前記金属層上の前記第１絶縁膜を除去し、前記金属層を露出する工程と、
前記メッキ層および前記露出した前記金属層を覆う第２絶縁膜を形成する工程と、を含む半導体装置の製造方法。
【請求項２】
前記シード電極を形成する工程は、
前記第１絶縁膜上に、その端部が前記金属層上に位置する開口部を備えた第１レジストを形成する工程と、
前記第１レジスト上および前記第１レジストの開口部内部に前記シード電極を形成する工程と、を含む請求項１記載の半導体装置の製造方法。
【請求項３】
前記選択的にメッキ層を形成する工程は、
前記第１レジストの開口部の内側に開口部端部を有する第２レジストを形成する工程と、
前記シード電極に通電し、前記第２レジストの開口部内部に前記メッキ層を形成する工程と、を含む請求項２記載の半導体装置の製造方法。
【請求項４】
前記金属層は他の電位と電気的に接続されない請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造のために、マスクを用いたエッチング処理が用いられることがある（特許文献１）。また、半導体装置には、電極等を水分から保護するため耐湿性を高めることが要求されている。耐湿性の向上のため、半導体層、電極、および配線層を、例えば窒化シリコン（ＳｉＮ）などで形成された絶縁膜で被覆することがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３５１７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
絶縁膜により耐湿性を向上させるため、絶縁膜は配線層を覆う。絶縁膜は配線層などの形状を反映した形状を有する。金属層に庇が形成されることがある。こうした庇は、例えば金属層をメッキ処理で形成する際に、金属層がマスクに乗り上げることで形成されやすい。金属層を被覆する絶縁膜は、庇の奥まで回りこみにくい。このため、絶縁膜の厚さが薄くなることがあり、また膜質が低下することもある。さらに絶縁膜にクラックが発生することもある。こうした場合、絶縁膜から半導体装置の内部に水分が入り込む恐れがある。
【０００５】
本願発明は、上記課題に鑑み、耐湿性の向上が可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一形態は、下部絶縁膜上に金属層を選択的に形成する工程と、前記金属層上および前記金属層に覆われない前記下部絶縁膜上に第１絶縁膜を形成する工程と、前記第１絶縁膜上にシード電極を形成する工程と、前記シード電極上に選択的にメッキ層を形成する工程と、前記メッキ層をマスクとして、前記シード電極および前記金属層上の前記第１絶縁膜を除去し、前記金属層を露出する工程と、前記メッキ層および前記露出した前記金属層を覆う第２絶縁膜を形成する工程と、を含む半導体装置の製造方法である。
【発明の効果】
【０００７】
上記発明によれば、耐湿性の向上が可能な半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは実施例１に係る半導体装置を例示する平面図である。
【図１Ｂ】図１Ｂは図１Ａの線Ａ−Ａに沿った断面図である。
【図２Ａ】図２Ａは実施例１に係る半導体装置の製造方法を示す断面図である。
【図２Ｂ】図２Ｂは実施例１に係る半導体装置の製造方法を示す断面図である。
【図２Ｃ】図２Ｃは実施例１に係る半導体装置の製造方法を示す断面図である。
【図２Ｄ】図２Ｄは実施例１に係る半導体装置の製造方法を示す断面図である。
【図２Ｅ】図２Ｅは実施例１に係る半導体装置の製造方法を示す断面図である。
【図２Ｆ】図２Ｆは実施例１に係る半導体装置の製造方法を示す断面図である。
【図２Ｇ】図２Ｇは実施例１に係る半導体装置の製造方法を示す断面図である。
【図２Ｈ】図２Ｈは実施例１に係る半導体装置の製造方法を示す断面図である。
【図３Ａ】図３Ａは比較例１に係る半導体装置の製造方法を例示する断面図である。
【図３Ｂ】図３Ｂは比較例１に係る半導体装置の製造方法を例示する断面図である。
【図４Ａ】図４Ａは比較例２に係る半導体装置の製造方法を例示する断面図である。
【図４Ｂ】図４Ｂは比較例２に係る半導体装置の製造方法を例示する断面図である。
【図４Ｃ】図４Ｃは比較例２に係る半導体装置の製造方法を例示する断面図である。
【図４Ｄ】図４Ｄは比較例２に係る半導体装置の製造方法を例示する断面図である。
【図５Ａ】図５Ａは実施例２に係る半導体装置の製造方法を例示する断面図である。
【図５Ｂ】図５Ｂは実施例２に係る半導体装置の製造方法を例示する断面図である。
【図５Ｃ】図５Ｃは実施例２に係る半導体装置の製造方法を例示する断面図である。
【図５Ｄ】図５Ｄは実施例２に係る半導体装置の製造方法を例示する断面図である。
【図５Ｅ】図５Ｅは実施例２に係る半導体装置の製造方法を例示する断面図である。
【図５Ｆ】図５Ｆは実施例２に係る半導体装置の製造方法を例示する断面図である。
【発明を実施するための形態】
【０００９】
本発明の一形態は、（１）下部絶縁膜上に金属層を選択的に形成する工程と、前記金属層上および前記金属層に覆われない前記下部絶縁膜上に第１絶縁膜を形成する工程と、前記第１絶縁膜上にシード電極を形成する工程と、前記シード電極上に選択的にメッキ層を形成する工程と、前記メッキ層をマスクとして、前記シード電極および前記金属層上の前記第１絶縁膜を除去し、前記金属層を露出する工程と、前記メッキ層および前記露出した前記金属層を覆う第２絶縁膜を形成する工程と、を含む半導体装置の製造方法である。メッキ層に庇が形成されないため、第２絶縁膜の被覆性が向上する。このため、水分の浸入を抑制することができ、半導体装置の耐湿性が向上する。
（２）前記シード電極を形成する工程は、前記第１絶縁膜上に、その端部が前記金属層上に位置する開口部を備えた第１レジストを形成する工程と、前記第１レジスト上および前記第１レジストの開口部内部に前記シード電極を形成する工程と、を含むことが好ましい。メッキ層に庇が形成されないため、第２絶縁膜の被覆性が向上する。
（３）前記選択的にメッキ層を形成する工程は、前記第１レジストの開口部の内側に開口部端部を有する第２レジストを形成する工程と、前記シード電極に通電し、前記第２レジストの開口部内部に前記メッキ層を形成する工程と、を含むことが好ましい。メッキ処理により、メッキ層は第２レジストと接触する位置まで形成され、第１レジストには乗り上げない。これにより、メッキ層に庇が形成されず、第２絶縁膜の被覆性が向上する。
（４）前記金属層は他の電位と電気的に接続されないことが好ましい。金属層が浮き電極であるため、電界が緩和され、イオン化した水の浸入を抑制することができる。
【００１０】
本発明の実施例について説明する。
【実施例１】
【００１１】
（半導体装置１００）
図１Ａは実施例１に係る半導体装置１００を例示する平面図である。図１Ｂは図１Ａの線Ａ−Ａに沿った断面図である。図１Ａに示すように、半導体装置１００はドレインパッド２０、ソースパッド３０、ゲートパッド４０、ドレインフィンガー２９、ソースフィンガー３９およびゲートフィンガー４２を備える電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）である。
【００１２】
図１Ａに示すように、ドレインパッド２０からドレインフィンガー２９が延伸している。ソースパッド３０からソースフィンガー３９が延伸している。ゲートパッド４０からゲートフィンガー４２が延伸している。ドレインパッド２０、ソースパッド３０およびゲートパッド４０をまとめてパッドと記載することがある。ドレインフィンガー２９、ソースフィンガー３９およびゲートフィンガー４２をまとめてフィンガーと記載することがある。図１Ａに斜線で示すように、ストッパ層５０は、各パッド、ドレインフィンガー２９およびソースフィンガー３９から水平方向に延伸する。複数のドレインフィンガー２９およびソースフィンガー３９はバスバーに接続されてもよい。
【００１３】
図１Ｂに示すように、半導体装置１００は例えば炭化シリコン（ＳｉＣ）またはサファイアなどの絶縁体により形成された基板１０を備える。基板１０の上面には窒化ガリウム（ＧａＮ）のチャネル層、窒化アルミニウムガリウム（ＡｌＧａＮ）の電子供給層などを含む半導体層１１が形成されている。半導体層１１のパッドが形成される領域は不活性領域であり、ＦＥＴの形成される領域（ドレインフィンガー２９、ソースフィンガー３９およびゲートフィンガー４２が交差する領域）は不活性化処理をされず活性領域が残存している。
【００１４】
半導体層１１の上面にオーミック電極２４（ドレイン電極）、オーミック電極３４（ソース電極）、およびゲートフィンガー４２（ゲート電極）が接触している。オーミック電極３４は下部電極層３５および上部電極層３７を含む。下部電極層３５は半導体層１１の上面に接触する。上部電極層３７は下部電極層３５の上面に接触しており、下部電極層３５と配線層３２との間のバリア層として機能する。下部電極層３５は、例えば半導体層１１側からタンタル（Ｔａ）層、アルミニウム（Ａｌ）層、およびＴａ層を積層した金属層である。上部電極層３７は下部電極層３５側から例えば厚さ１０ｎｍのＴｉ（チタン）層、厚さ２００ｎｍの窒化チタンタングステン（ＴｉＷＮ）層、および厚さ１００ｎｍのＴｉＷ層を積層した金属層である。オーミック電極３４の上には配線層３２が設けられている。オーミック電極３４および配線層３２はソースパッド３０およびソースフィンガー３９を形成する。
【００１５】
オーミック電極２４はオーミック電極３４と同じ構成であり、下部電極層２５および上部電極層２７を含む。オーミック電極２４の上には配線層２２が設けられている。ゲートフィンガー４２は、例えば半導体層１１側からニッケル（Ｎｉ）層、パラジウム（Ｐｄ）層、金（Ａｕ）層を積層した金属層である。
【００１６】
半導体層１１の上面に、オーミック電極２４および３４、ならびにゲートフィンガー４２を覆う絶縁膜１２（下部絶縁膜）が設けられている。絶縁膜１２の上面であってゲートフィンガー４２と重なる位置にソースウォール１５が設けられている。ソースウォール１５は、例えば基板１０に近い方から厚さ５ｎｍのＴｉ層および厚さ２００ｎｍのＡｕ層を積層したものである。絶縁膜１２の開口部１２ａからはオーミック電極２４および３４の上面が露出する。
【００１７】
絶縁膜１２の上面であって、開口部１２ａから離間した位置にストッパ層５０（金属層）が設けられている。ストッパ層５０は絶縁膜１２の上面に接触する。ストッパ層５０は、図１Ｂの上下方向において下部電極層３５および配線層３２と重なっており、横方向においてゲートフィンガー４２と開口部１２ａとの間に位置する。ストッパ層５０は配線層２２と重なる位置にも設けられ、図１Ａに示すようにパッドの配線層と重なる位置にも設けられている。ストッパ層５０は、例えばソースウォール１５と同じ金属層（Ｔｉ層およびＡｕ層）を含み、さらにその上に厚さ５ｎｍのＴｉ層を積層したものである。ストッパ層５０の全体の厚さは例えば１５０ｎｍである。ストッパ層５０は、パッド、フィンガーおよび配線層と電気的に接続されていない。つまりストッパ層５０は、ストッパ層５０自身の電位を有し、他の電位と接続されない。
【００１８】
絶縁膜１４（第１絶縁膜）は絶縁膜１２、ストッパ層５０およびソースウォール１５の上に設けられ、これらに接触する。絶縁膜１４の開口部１４ａからはストッパ層５０の上面が露出する。
【００１９】
配線層３２はシードメタル３１（シード電極）および金属層３３（メッキ層）を含む。シードメタル３１は、開口部１２ａから露出する上部電極層３７の上面に接触している。金属層３３はシードメタル３１の上面に接触して設けられており、後述のようにシードメタル３１を用いたメッキ処理により形成されるメッキ層である。配線層３２は、オーミック電極３４の上面から第１絶縁膜１２、第２絶縁膜１４、およびストッパ層５０の開口部１２ａ側の領域の上にかけて設けられている。配線層３２の端部はストッパ層５０の直上に位置している。配線層２２は配線層３２と同様にシードメタル２１および金属層２３を含む。
【００２０】
シードメタル２１および３１は例えば厚さ１０ｎｍのＴｉ層、厚さ１００ｎｍのＴｉＷ層、厚さ１０ｎｍのＴｉ層、厚さ１００ｎｍの金（Ａｕ）層を積層した金属層であり、後述のメッキ法に用いられる。金属層２３および３３は、例えば厚さ３μｍのＡｕなどの金属により形成されている。
【００２１】
ドレインパッド２０はオーミック電極２４および配線層２２を積層したものである。ソースパッド３０はオーミック電極３４および配線層３２を積層したものである。ゲートパッド４０はゲートフィンガー４２と同じ金属層の上に配線層を積層したものである。図１Ａに示すように、ストッパ層５０は、各パッド、ドレインフィンガー２９およびソースフィンガー３９から水平方向に延伸する。
【００２２】
絶縁膜１６（第２絶縁膜）は、配線層２２および３２、ストッパ層５０、絶縁膜１４の上を覆うように設けられ、これらと接触する。絶縁膜１６は、配線層の上面および側面、ストッパ層５０の配線層と重ならない領域を連続して覆う。
【００２３】
絶縁膜１２は例えば厚さ２００ｎｍの窒化シリコン（ＳｉＮ）により形成されている。絶縁膜１４は例えば厚さ４００ｎｍのＳｉＮにより形成されている。絶縁膜１６は例えば厚さ６００ｎｍのＳｉＮにより形成されている。図１Ａに示すように絶縁膜１６には複数の開口部１６ａが形成されており、開口部１６ａからはパッドの上面が露出する。各パッドは、例えば半導体装置１００への高周波信号の入力および出力のために用いられ、配線層２２および３２には大きな電流が流れる。
【００２４】
（半導体装置１００の製造方法）
次に半導体装置１００の製造方法について説明する。図２Ａから図２Ｈは半導体装置１００の製造方法を例示する断面図である。ここではソースフィンガー３９およびゲートフィンガー４２付近における製造方法を説明するが、パッドおよびドレインフィンガー２９付近においても同じ製造方法が適用される。
【００２５】
図２Ａに示すように、例えば有機金属気相成長法（Metal Oxide Chemical Vapor Deposition：ＭＯＣＶＤ）などにより、基板１０の上面に半導体層１１をエピタキシャル成長する。例えばイオン注入またはメサエッチングなどにより、半導体層１１のうちパッドの形成される領域において、チャネル層および電子供給層に不活性領域を形成する。半導体層１１のうちＦＥＴの形成される領域は不活性化されない。
【００２６】
半導体層１１の上面に、例えば蒸着法およびリフトオフ法により下部電極層３５を形成し、その上に例えばスパッタリング法により上部電極層３７を形成する。また半導体層１１の上面のうちオーミック電極３４と離間した位置に、例えば蒸着法およびリフトオフ法によりゲートフィンガー４２を形成する。例えばプラズマ化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により、半導体層１１の上に、オーミック電極３４およびゲートフィンガー４２を覆う絶縁膜１２を形成する。例えばエッチングなどで絶縁膜１２の一部を除去し、開口部１２ａを形成する。
【００２７】
例えば蒸着法およびリフトオフ法により、絶縁膜１２の上面に接触するソースウォール１５およびストッパ層５０を形成する。ソースウォール１５およびストッパ層５０は同じ金属層を含む。例えばプラズマＣＶＤ法により、絶縁膜１２の上に、ソースウォール１５およびストッパ層５０を覆う絶縁膜１４を形成する。絶縁膜１４は、ストッパ層５０に覆われない絶縁膜１２の上面、ソースウォール１５およびストッパ層５０の上面ならびに側面に接触する。レジストパターニングを行い、絶縁膜１４の上にマスク５２（第１レジスト）を形成する。マスク５２は例えばフォトレジストである。マスク５２は、絶縁膜１２および１４の上であって、ストッパ層５０を基準として開口部１２ａとは反対側に位置する。マスク５２の開口部５２ａの端部は、絶縁膜１２の開口部１２ａ側であって、ストッパ層５０の直上に位置する。
【００２８】
図２Ｂに示すように、例えばスパッタリング法により、開口部１２ａから露出するオーミック電極３４の上面からマスク５２の上にかけてシードメタル３１を形成する。シードメタル３１は、オーミック電極３４の上面、マスク５２の開口部５２ａの内壁およびマスク５２の上面に接触する。
【００２９】
図２Ｃに示すように、レジストパターニングにより、シードメタル３１の上にマスク５４（第２レジスト）を形成する。マスク５４は例えばフォトレジストである。マスク５４はストッパ層５０およびマスク５２と重なる。マスク５４の開口部５４ａの端部は、ストッパ層５０の直上であって、マスク５２の開口部５２ａの内側に位置する。つまり開口部５４ａの端部は、マスク５２の開口部５２ａの端部とストッパ層５０の開口部１２ａ側の端部との間に位置する。
【００３０】
図２Ｄに示すように、シードメタル３１に通電し、マスク５４を用いた電解メッキ処理を行い、金属層３３を形成する。金属層３３はシードメタル３１の上に選択的に成長する。金属層３３はマスク５４の側面（開口部５４ａの端部）およびシードメタル３１の上面に接触する。金属層３３はマスク５２には接触しない。つまり金属層３３はマスク５２の上に乗り上げない。図２Ｅに示すように、金属層３３の形成の後、マスク５４を除去する。
【００３１】
図２Ｆに示すように、金属層３３をマスクとするエッチング処理により、絶縁膜１４およびマスク５２の上からシードメタル３１を除去する。エッチング処理として、例えばアルゴン（Ａｒ）イオンを用いたイオンミリングなど、物理的なエッチングを行う。具体的には、図２Ｅの状態において、シードメタルのＡｕおよび金属層３３のＡｕを除去し、その後、シードメタル３１の一部を除去する。シードメタル３１のうち、金属層３３下の部分は残存し、配線層３２の一部となる。このエッチング処理が絶縁膜１４まで進行し、例えば図２Ｆに示すように絶縁膜１４に開口部１４ａが形成される。シードメタル３１のＴｉおよび絶縁膜１４のＳｉＮは、ストッパ層５０のＡｕに対して選択比を有するため、エッチング処理が進行する。ストッパ層５０は絶縁膜１４と比較してエッチング選択比を有しており、エッチングされにくい。したがってストッパ層５０は残存し、開口部１４ａからストッパ層５０の上面が露出する。またストッパ層５０に保護されるため、絶縁膜１２はエッチングされない。図２Ｇに示すように、シードメタル３１の除去の後、マスク５２を除去する。
【００３２】
図２Ｈに示すように、例えばプラズマＣＶＤ法により、基板１０の上の全体に絶縁膜１６を形成する。すなわち絶縁膜１６は、金属層３３、ストッパ層５０、絶縁膜１２および１４の上に形成される。以上の工程により半導体装置１００が製造される。
【００３３】
（比較例１）
次に比較例１について説明する。図３Ａおよび図３Ｂは比較例１に係る半導体装置の製造方法を例示する断面図である。図３Ａに示すように、比較例１においてはストッパ層５０が設けられていない。他の構成は実施例１と同じである。金属層３３を形成した後、マスク５４を除去し、シードメタル３１をエッチングする。ここでイオンミリングなど物理的なエッチングを行うが、シードメタル３１と絶縁膜１２および１４とのエッチング選択比は低い。このため、図３Ｂに示すように金属層３３とマスク５２との間において絶縁膜１２および１４がエッチングされてしまう。絶縁膜１２および１４がエッチングされ、膜厚が小さくなることで、水分が浸入しやすくなる。
【００３４】
（比較例２）
図４Ａから図４Ｄは比較例２に係る半導体装置の製造方法を例示する断面図である。図４Ａに示すように、ストッパ層５０は設けられていない。マスク５２（フォトレジスト）はマスク５４よりも開口部１２ａ側に延伸する。他の構成は実施例１と同じである。図４Ｂに示すように、電解メッキ処理により、金属層３３はマスク５２に乗り上げるように形成される。金属層３３を形成した後、シードメタル３１のエッチング処理を行う。マスク５２が金属層３３と重なる位置まで設けられ、絶縁膜１２および１４を保護するため、絶縁膜１２および１４はエッチングされにくい。
【００３５】
しかし図４Ｃに示すように、マスク５２を除去すると、配線層３２と絶縁膜１４との間に庇３２ａが形成される。図４Ｄに示すように絶縁膜１６を形成する。庇３２ａにはＳｉＮが回り込みにくいため、絶縁膜１６の膜厚および膜質が低下し、またクラック１６ｂが発生しやすくなる。このため絶縁膜１６の被覆性が不十分であり、例えば配線層３２と絶縁膜１４との界面から水分が浸入し、電極間のショート、電極の腐食などが発生することがある。
【００３６】
以上のように、比較例１では絶縁膜１２および１４がエッチングされることで耐湿性が低下する。絶縁膜１２および１４のエッチングを抑制するため、比較例２では絶縁膜１２および１４の上にマスク５２を設ける。しかし配線層３２に庇が形成されるため、絶縁膜１６の被覆性が低下し、耐湿性が悪化してしまう。
【００３７】
実施例１によれば、マスク５４がマスク５２の開口部１２ａ側の側面および上面を覆う。マスク５４を用いたメッキ処理を行うことで、金属層３３はマスク５２から離間した位置まで形成され、マスク５２に乗り上げない。言い換えれば、配線層３２の下面はマスク５２に接触しない。したがって、マスク５２を除去した後、配線層３２に庇が形成されない。このため絶縁膜１６の被覆性が向上する。すなわち絶縁膜１６の膜厚が大きくなり、また膜質が改善し、クラックが抑制される。このため、水分の浸入を抑制することができ、半導体装置１００の耐湿性が向上する。
【００３８】
絶縁膜１６は配線層３２の上面および側面、ストッパ層５０の配線層３２と重ならない領域を連続して覆う。このため、配線層３２およびストッパ層５０に対する絶縁膜１６の被覆性が向上する。ストッパ層５０と絶縁膜１４および１６との界面、絶縁膜１４および１６と配線層３２との界面からの水分の浸入が抑制される。この結果、半導体装置１００の耐湿性が向上する。
【００３９】
シードメタル３１はＴｉおよびＡｕなどの金属で形成されているため、イオントリミングなどの物理的なエッチングにより除去し、その後、ドライエッチングによりＴｉを除去する。この場合、シードメタル３１と絶縁膜１２および１４とのエッチング選択比を高くすることは難しく、絶縁膜１２および１４もエッチングされる恐れがある。このため、エッチング選択比の高いストッパ層５０を用いることで絶縁膜１２を保護することができる。
【００４０】
シードメタル３１を除去するエッチング処理において、ストッパ層５０はエッチングストッパとして機能する。絶縁膜１２および１４に対するストッパ層５０のエッチング選択比は例えば２程度であり、これらの絶縁膜よりもエッチングされにくい。したがって、絶縁膜１４がエッチングされても、ストッパ層５０下の絶縁膜１２は保護される。このため、絶縁膜１２の損傷が抑制され、半導体装置１００の耐湿性が向上する。
【００４１】
例えばストッパ層５０はＴｉおよびＡｕなど金属で形成されている。このようにストッパ層５０が絶縁膜１２に比べエッチングされにくい材料で形成されることで、絶縁膜１２が保護される。例えば絶縁膜をＳｉＮとする場合、ストッパ層５０をＴｉ、ＡｕおよびＴｉを積層した構造とする。ＡｕはＳｉＮとのエッチング選択比が約２であり、エッチングされにくい。絶縁膜１４の厚さが２００ｎｍの場合、ストッパ層５０の厚さが１５０ｎｍ程度であれば絶縁膜１２を保護することができる。エッチング選択比が２より大きな材料を用いると、ストッパ層５０を薄くすることができる。また、ストッパ層５０の絶縁膜１２、１４および１６と接触する面がＴｉで形成されることで、絶縁膜との密着性が向上し、水分の浸入が抑制される。
【００４２】
金属層３３の端部およびマスク５２の端部はストッパ層５０の直上に位置する。これにより、絶縁膜１２のマスク５２と金属層３３との間の部分のエッチングを抑制することができ、水分の浸入を抑制することができる。
【００４３】
ストッパ層５０はソースウォール１５と同じ工程において形成され、同じ金属層（Ｔｉ層およびＡｕ層）を含む。これにより工程が簡略化される。ストッパ層５０の表面をＴａなどで形成してもよい。上記以外に、ＮｉおよびＡｕの積層構造、またはＴａおよびＡｕの積層構造としてもよい。ストッパ層５０はソースウォール１５とは別の工程により、別の金属層で形成することもできる。こうした場合、ストッパ層５０をエッチング選択比の高い材料で形成してもよい。またソースウォール１５は設けられていなくてもよい。
【００４４】
ストッパ層５０は、フィンガーおよびパッドと電気的に接続されていない。言い換えればストッパ層５０は、ストッパ層５０自身の電位を有し、他の電位と接続されない。ストッパ層５０が浮き電極であるため、電界が緩和され、イオン化した水の浸入を抑制することができる。
【００４５】
絶縁膜１２の上に絶縁膜１４が設けられており、配線層３２は絶縁膜１４の上に設けられている。絶縁膜１６が配線層３２および絶縁膜１４を覆うため、配線層３２と絶縁膜１４との界面からの水分の浸入が抑制される。図２Ｆに示した例ではエッチング処理により、絶縁膜１４の開口部１４ａからストッパ層５０の上面が露出している。ただしストッパ層５０の上に絶縁膜１４が残存し、ストッパ層５０の上面が露出しなくてもよい。エッチング処理によりシードメタル３１を除去できればよい。
【実施例２】
【００４６】
実施例２はストッパ層５０を配線層３２と電気的に接続する例である。図５Ａから図５Ｆは実施例２に係る半導体装置２００の製造方法を例示する断面図である。実施例１と同じ構成については説明を省略する。
【００４７】
図５Ａに示すように、絶縁膜１４に開口部１４ｂを形成する。開口部１４ｂからはストッパ層５０の上面が露出する。図５Ｂに示すように、マスク５２を形成する。ストッパ層５０の上面は、マスク５２に覆われず、開口部１４ｂおよびマスク５２から露出する。
【００４８】
図５Ｃに示すように、シードメタル３１を形成する。シードメタル３１は、ストッパ層５０の開口部１４ｂから露出する上面に接触する。図５Ｄに示すように、マスク５４を形成する。マスク５４は、ストッパ層５０の開口部１４ｂから露出する上面の一部を覆う。メッキ処理により金属層３３を形成する。金属層３３は、ストッパ層５０の開口部１２ａ側の領域に重なる。
【００４９】
図５Ｅに示すように、マスク５４を除去し、エッチング処理によりシードメタル３１を除去する。シードメタル３１のうち金属層３３の下の部分は残存する。ストッパ層５０の上面の一部はシードメタル３１に接触し、シードメタル３１は金属層３３に接触する。図５Ｆに示すように、マスク５２を除去し、絶縁膜１６を形成する。
【００５０】
実施例２によれば、実施例１と同様に絶縁膜１６の被覆性を向上させ、半導体装置の耐湿性を高めることができる。また配線層３２はストッパ層５０の上面に接触する。金属とＳｉＮとの密着性に比べ、金属同士の密着性は高い。このため配線層３２とストッパ層５０との間は強く密着し、水分の侵入を抑制することができる。
【００５１】
実施例１および２において、絶縁膜１２、１４および１６は、ＳｉＮ以外に例えば酸化シリコン（ＳｉＯ）、酸窒化シリコン（ＳｉＯＮ）などの絶縁体で形成することができる。
【００５２】
半導体層１１は、例えば窒化物半導体または砒素系半導体などの化合物半導体で形成されている。窒化物半導体とは、窒素（Ｎ）を含む半導体であり、例えばＧａＮ、ＡｌＧａＮ、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などがある。砒素系半導体とはガリウム砒素（ＧａＡｓ）など砒素（Ａｓ）を含む半導体である。半導体層１１にはＦＥＴ以外のトランジスタなどが形成されていてもよいし、トランジスタ以外の半導体素子が形成されていてもよい。
【００５３】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５４】
１０                                              基板
１１                                              半導体層
１２、１４、１６                                  絶縁膜
１２ａ、１４ａ、１４ｂ、１６ａ、５２ａ、５４ａ    開口部
１５                                              ソースウォール
２０                                              ドレインパッド
２１、３１                                        シードメタル
２２、３２                                        配線層
２３、３３                                        金属層
２４、３４                                        オーミック電極
２５、３５                                        下部電極層
２７、３７                                        上部電極層
２９                                              ドレインフィンガー
３０                                              ソースパッド
３２ａ                                            庇
３９                                              ソースフィンガー
４０                                              ドレインパッド
４２                                              ゲートフィンガー
５０                                              ストッパ層
５２、５４                                        マスク
１００、２００                                    半導体装置
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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