(57)【要約】【課題】増幅回路に保護回路を組み込んでも、チップ面積の増大を抑制することが可能な半導体装置を提供する。【解決手段】基板に、半導体素子を含む増幅回路が形成されている。基板に形成された保護回路が、相互に直列接続された複数の保護ダイオードを含み、増幅回路の出力端子に接続されている。パッド導体層が、少なくとも一部に、基板の外部の回路に接続するためのパッドを含む。平面視においてパッド導体層と保護回路とが少なくとも部分的に重なっている。【選択図】図２
2018142688.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成された半導体素子を含む増幅回路と、
前記基板に形成されて相互に直列接続された複数の保護ダイオードを含み、前記増幅回路の出力端子に接続された保護回路と、
少なくとも一部に、前記基板の外部の回路に接続するためのパッドを含むパッド導体層と
を有し、
平面視において前記パッド導体層と前記保護回路とが少なくとも部分的に重なっている半導体装置。
【請求項２】
さらに、前記基板に形成されたグランド導体を有し、
前記保護回路は、前記増幅回路の出力端子と前記グランド導体との間に接続されている請求項１に記載の半導体装置。
【請求項３】
さらに、前記パッド導体層を覆い、前記パッド導体層の表面の一部の領域を露出させる開口が設けられ、他の領域を覆う絶縁性の保護膜を有し、
平面視において、前記開口と前記保護回路とが少なくとも部分的に重なっている請求項１または２に記載の半導体装置。
【請求項４】
さらに、前記開口の底面の前記パッド導体層の上に形成されたバンプを有する請求項３に記載の半導体装置。
【請求項５】
前記バンプの平面形状が角丸長方形である請求項４に記載の半導体装置。
【請求項６】
複数の前記保護ダイオードは、平面視において途中で折り返されたダイオード列を構成しており、前記保護回路の一部は、前記パッド導体層の外側に配置されている請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
複数の前記保護ダイオードは、平面視において途中で折り返されたダイオード列を構成しており、
複数の前記保護ダイオードの各々は、第１導電型の第１半導体層と、前記第１半導体層の上面の一部の領域に形成された前記第１導電型とは反対の第２導電型の第２半導体層と、前記第１半導体層の上面にオーミック接続された第１電極とを含み、
平面視において、前記第１電極は、前記第２半導体層を、前記ダイオード列の幅方向に挟むＵ字形の平面形状を有する請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体素子は、化合物半導体で形成されている請求項１乃至７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年のモバイル端末の高周波増幅器モジュールを構成するトランジスタとして、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が主として使用されている。ＨＢＴのコレクタ−エミッタ間に静電破壊防止回路（保護回路）を接続した半導体装置が公知である（特許文献１）。この保護回路は、相互に直列接続された複数のダイオードで構成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４９７７３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
保護回路を構成するダイオードは、通常機能の動作時には導通せず、コレクタ−エミッタ間に許容される電圧の上限値を超える電圧が発生したときに導通する条件を満たすように設計される。この条件を満たすために、保護回路として８個以上のダイオードを直列接続したものが用いられる。８個以上のダイオードを配置する領域を確保する必要があるために、チップ面積が大きくなってしまう。
【０００５】
本発明の目的は、増幅回路に保護回路を組み込んでも、チップ面積の増大を抑制することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の第１の観点による半導体装置は、
基板に形成された半導体素子を含む増幅回路と、
前記基板に形成されて相互に直列接続された複数の保護ダイオードを含み、前記増幅回路の出力端子に接続された保護回路と、
少なくとも一部に、前記基板の外部の回路に接続するためのパッドを含むパッド導体層と
を有し、
平面視において前記パッド導体層と前記保護回路とが少なくとも部分的に重なっている。
【０００７】
パッド導体層と保護回路とを部分的に重ねて配置することにより、チップ面積の増大を抑制することができる。
【０００８】
本発明の第２の観点による半導体装置は、第１の観点による半導体装置の構成に加えて、
さらに、前記基板に形成されたグランド導体を有し、
前記保護回路は、前記増幅回路の出力端子と前記グランド導体との間に接続されているという特徴を有する。
【０００９】
出力端子に発生した高電圧を、保護回路を通してグランド導体に逃がすことができる。
【００１０】
本発明の第３の観点による半導体装置は、第１及び第２の観点による半導体装置の構成に加えて、
さらに、前記パッド導体層を覆い、前記パッド導体層の表面の一部の領域を露出させる開口が設けられ、他の領域を覆う絶縁性の保護膜を有し、
平面視において、前記開口と前記保護回路とが少なくとも部分的に重なっていることを特徴とする。
【００１１】
保護膜に設けられた開口内に露出したパッド導体層が、ワイヤボンディング用またはバンプ用のパッドとして作用する。パッドと保護回路とが少なくとも部分的に重なることにより、チップ面積の増大を抑制することができる。
【００１２】
本発明の第４の観点による半導体装置は、第３の観点による半導体装置の構成に加えて、
さらに、前記開口の底面の前記パッド導体層の上に形成されたバンプを有する。
【００１３】
バンプを用いて、モジュール基板にフェイスダウン実装することができる。
【００１４】
本発明の第５の観点による半導体装置は、第４の観点による半導体装置の構成に加えて、前記バンプの平面形状が角丸長方形であるという特徴を有する。
【００１５】
バンプの平面形状を角丸長方形にすることにより、バンプのマスク形状とほぼ同一に安定してバンプの加工を行うことができる。
【００１６】
本発明の第６の観点による半導体装置は、第１から第５までの観点による半導体装置の構成に加えて、
複数の前記保護ダイオードは、平面視において途中で折り返されたダイオード列を構成しており、前記保護回路の一部は、前記パッド導体層の外側に配置されているという特徴を有する。
【００１７】
ダイオード列の全域をパッド導体層の内部に収めることができず一部がパッド導体層からはみ出す場合でも、ダイオード列を折り返すことにより、パッド導体層からのはみ出し面積を小さくすることができる。
【００１８】
本発明の第７の観点による半導体装置は、第１から第５までの観点による半導体装置の構成に加えて、
複数の前記保護ダイオードは、平面視において途中で折り返されたダイオード列を構成しているという特徴を有し、
複数の前記保護ダイオードの各々は、第１導電型の第１半導体層と、前記第１半導体層の上面の一部の領域に形成された前記第１導電型とは反対の第２導電型の第２半導体層と、前記第１半導体層の上面にオーミック接続された第１電極とを含み、
平面視において、前記第１電極は、前記第２半導体層を、前記ダイオード列の幅方向に挟むＵ字形の平面形状を有する。
【００１９】
このような構成とすることにより、ダイオード列に高電圧が印加されたときに静電気放電が生じにくくなる。これにより、静電気放電による保護ダイオードの破壊を抑制することができる。
【００２０】
本発明の第８の観点による半導体装置は、第１から第７までの観点による半導体装置の構成に加えて、前記半導体素子は、化合物半導体で形成されているという特徴を有する。
【００２１】
シリコン系の半導体装置と比べて動作周波数を高めることができる。
【発明の効果】
【００２２】
パッド導体層と保護回路とを部分的に重ねて配置することにより、チップ面積の増大を抑制することができる。
【図面の簡単な説明】
【００２３】
【図１】図１Ａは、第１実施例による半導体装置を内蔵するパワーアンプモジュールのブロック図であり、図１Ｂは、出力段増幅回路及び保護回路の等価回路図である。
【図２】図２は、出力段増幅回路の平面図である。
【図３】図３Ａは、第１実施例の半導体装置に用いられているＨＢＴの平面図であり、図３Ｂは図３Ａの一点鎖線３Ｂ−３Ｂにおける断面図である。
【図４】図４Ａは、第１実施例の半導体装置に用いられている保護ダイオードの平面図であり、図４Ｂは、図４Ａの一点鎖線４Ｂ−４Ｂにおける断面図である。
【図５】図５は、図２の一点鎖線５−５における断面図である。
【図６】図６は、第２実施例による半導体装置の出力段増幅回路及び保護回路の等価回路図である。
【図７】図７は、第２実施例による半導体装置の平面図である。
【図８】図８は、第３実施例による半導体装置の平面図である。
【図９】図９は、変形例による半導体装置の保護回路を構成する保護ダイオードの平面図である。
【図１０】図１０は、変形例による半導体装置のパッド部分の断面図である。
【図１１】図１１は、第４実施例による半導体装置の平面図である。
【図１２】図１２は、第４実施例による半導体装置の１つのＨＢＴに対応する部分の概略断面図である。
【図１３】図１３は、第４実施例による半導体装置の高周波出力用のバンプが形成された部分の断面図である。
【図１４】図１４は、第４実施例の第１変形例による半導体装置の平面図である。
【図１５】図１５は、第４実施例の第２変形例による半導体装置の平面図である。
【図１６】図１６は、第４実施例の第３変形例による半導体装置の平面図である。
【図１７】図１７は、第５実施例による半導体装置の断面図である。
【図１８】図１８は、第５実施例の変形例による半導体装置の平面図である。
【図１９】図１９Ａは、寄生インダクタンスの影響をシミュレーションするためのシミュレーション対象となる出力段増幅回路の等価回路図であり、図１９Ｂは、出力電圧の波形のシミュレーション結果を示すグラフである。
【図２０】図２０Ａは、寄生インダクタンスＬｅを０とし、寄生インダクタンスＬｃを変化させたときの正規化最大ピーク電圧を示すグラフであり、図２０Ｂは、寄生インダクタンスＬｃを０とし、寄生インダクタンスＬｅを変化させたときの正規化最大ピーク電圧を示すグラフである。
【図２１】図２１Ａは、寄生抵抗の影響をシミュレーションするためのシミュレーション対象の増幅回路の等価回路図であり、図２１Ｂは、シミュレーション結果を示すグラフである。
【図２２】図２２は、比較例による半導体装置の平面図である。
【図２３】図２３は、他の比較例による半導体装置の平面図である。
【図２４】図２４は、さらに他の比較例による半導体装置の平面図である。
【図２５】図２５は、さらに他の比較例による半導体装置の平面図である。
【図２６】図２６Ａは、第１実施例による半導体装置に用いられている保護回路の平面的な模式図であり、図２６Ｂは、比較例による半導体装置に用いられている保護回路の平面的な模式図である。
【発明を実施するための形態】
【００２４】
［第１実施例］
図１Ａから図５までの図面を参照して第１実施例による半導体装置について説明する。
図１Ａは、本実施例による半導体装置を内蔵するパワーアンプモジュールのブロック図である。高周波入力端子ＲＦｉから入力された入力信号が整合回路３３を介して入力段増幅回路３１に入力される。入力段増幅回路３１で増幅された信号が、整合回路３４を介して出力段増幅回路３２に入力される。出力段増幅回路３２で増幅された出力信号が高周波出力端子ＲＦｏから出力される。
【００２５】
バイアス電圧端子Ｖｂａｔからバイアス回路３５、３６にバイアス用の電圧が印加される。バイアス制御端子Ｖｂ１から入力される信号に基づいて、バイアス回路３５が入力段増幅回路３１にバイス電流を供給する。バイアス制御端子Ｖｂ２から入力される信号に基づいて、バイアス回路３６が出力段増幅回路３２にバイス電流を供給する。電源端子Ｖｃｃ１から入力段増幅回路３１に電源電圧が印加され、電源端子Ｖｃｃ２から出力段増幅回路３２に電源電圧が印加される。
【００２６】
出力段増幅回路３２の出力端子とグランドＧＮＤとの間に保護回路４０が接続されている。保護回路４０は、パワーアンプモジュールの負荷が変動することによって出力段増幅回路３２の出力端子に許容上限値を超える電圧が発生したときに、電圧のさらなる上昇を抑制する機能を持つ。
【００２７】
図１Ｂは、出力段増幅回路３２（図１Ａ）及び保護回路４０の等価回路図である。高周波入力信号が入力キャパシタ４２を介してヘテロ接合バイポーラトランジスタ（ＨＢＴ）４１のベースに入力される。バラスト抵抗４３を介してＨＢＴ４１にバイアス電流が供給される。ＨＢＴ４１のエミッタが接地されている。ＨＢＴ４１のコレクタ端子（図１Ａの高周波出力端子ＲＦｏに相当）４４が、保護回路４０を介してグランドＧＮＤに落とされている。
【００２８】
図１Ｂに示した等価回路図では、ＨＢＴ４１、入力キャパシタ４２、及びバラスト抵抗４３からなる１つの回路ユニット４５を示しているが、実際には、同一構成の複数の回路ユニット４５が並列に接続されている。
【００２９】
保護回路４０は、並列接続された複数の、例えば２つのダイオード直列回路４７を含む。ダイオード直列回路４７の各々は、直列接続された複数の、例えば１０個の保護ダイオード４８を含む。各保護ダイオード４８は、コレクタ端子４４からグランドＧＮＤに向かう方向が順方向になるように接続されている。保護回路４０は、通常動作時は導通しないが、コレクタ端子４４に許容上限値を超える電圧が発生すると導通する。これにより、コレクタ端子４４に発生する電圧のさらなる上昇を抑制する。
【００３０】
図２は、出力段増幅回路３２（図１Ａ）の平面図である。１６個のＨＢＴ４１が４行４列の行列状に配置されている。１列目及び２列目に位置する８個のＨＢＴ４１が、第１のＨＢＴセルブロック４９Ａを構成し、３列目及び４列目に位置する８個のＨＢＴ４１が第２のＨＢＴセルブロック４９Ｂを構成する。ＨＢＴ４１の各々に対応して入力キャパシタ４２及びバラスト抵抗４３が配置されている。第１のＨＢＴセルブロック４９Ａに対して１つのダイオード直列回路４７が配置され、第２のＨＢＴセルブロック４９Ｂに対して他の１つのダイオード直列回路４７が配置されている。ダイオード直列回路４７の各々は保護ダイオード４８を含む。
【００３１】
次に、図３Ａ及び図３Ｂを参照して、ＨＢＴ４１（図２）の各々の構成について説明する。
図３ＡはＨＢＴ４１の平面図であり、図３Ｂは図３Ａの一点鎖線３Ｂ−３Ｂにおける断面図である。半絶縁性のＧａＡｓからなる基板５０の上面の一部にサブコレクタ層５１が形成されている。サブコレクタ層５１の上面の一部にコレクタ層５２が形成され、その上にベース層５３が形成されている。ベース層５３の上面の一部にエミッタ層５４が形成され、その上にｎ型半導体層５５が形成されている。サブコレクタ層５１の上面に一対のコレクタ電極５７が形成され、ベース層５３の上面にベース電極５８が形成され、ｎ型半導体層５５の上にエミッタ電極５９が形成されている。コレクタ電極５７はサブコレクタ層５１にオーミック接続され、ベース電極５８はベース層５３にオーミック接続される。エミッタ電極５９は、ｎ型半導体層５５を介してエミッタ層５４にオーミック接続される。
【００３２】
図３Ａに示すように、ベース電極５８は、平面視においてエミッタ電極５９を三方向から取り囲み、一方向に（図３Ａにおいて右方向）に向かって開いたＵ字形（コの字形）の平面形状を有する。一対のコレクタ電極５７は、ベース層５３の両側（図３Ａにおいて上側と下側）に配置されている。
【００３３】
一対のコレクタ電極５７の各々の上にコレクタ配線Ｃ１が形成されている。ベース電極５８の上にベース配線Ｂ１が形成されている。ベース配線Ｂ１は、Ｕ字形のベース電極５８の２本の腕部を接続する基部の上に配置されている。図３Ｂにおいてベース配線Ｂ１を破線で示したのは、図３Ｂの断面内にはベース配線Ｂ１が現れないことを意味している。ベース配線Ｂ１は、エミッタ電極５９から遠ざかる方向（図３Ａにおいて左方向）に延びている。エミッタ電極５９の上にエミッタ配線Ｅ１が形成されている。エミッタ配線Ｅ１は、ベース配線Ｂ１から遠ざかる方向（図３Ａにおいて右方向）に延びている。コレクタ配線Ｃ１、ベース配線Ｂ１、及びエミッタ配線Ｅ１は、１層目のメタル配線層で形成される。
【００３４】
コレクタ配線Ｃ１の上に２層目のコレクタ配線Ｃ２が配置されている。２層目のコレクタ配線Ｃ２は、層間絶縁膜に設けられたコンタクトホール内を通って１層目のコレクタ配線Ｃ１に接続されている。コレクタ配線Ｃ２は、一対のコレクタ配線Ｃ１が配置された箇所から、それぞれエミッタ配線Ｅ１と同じ方向（図３Ａにおいて右方向）に延びた後、一体化している。図３Ｂにおいて、左右のコレクタ配線Ｃ２の間に示された破線は、コレクタ配線Ｃ２が図３Ｂの断面以外の箇所において一体化していることを意味している。
【００３５】
基板５０の裏面に裏面電極６０が形成されている。裏面電極６０は、図３Ｂに示した断面以外の領域において、基板５０を貫通するバイアホール内を経由してエミッタ配線Ｅ１に接続される。本明細書において、「バイアホール」とは、基板５０の裏面電極６０と、基板５０の表側の導体層や配線とを接続するためのホールを意味する。これに対し、「コンタクトホール」とは、１層目の配線層と２層目の配線層とを接続するためのホールを意味する。
【００３６】
次に、図４Ａ及び図４Ｂを参照して、保護ダイオード４８（図２）の構成について説明する。
図４Ａは保護ダイオード４８の平面図であり、図４Ｂは図４Ａの一点鎖線４Ｂ−４Ｂにおける断面図である。
【００３７】
保護ダイオード４８は、基板５０の上に形成されたサブコレクタ層５１、その上面の一部に形成されたコレクタ層５２、及びベース層５３により構成される。コレクタ層５２とベース層５３との間のｐｎ接合がダイオードとして機能する。
【００３８】
サブコレクタ層５１の上にカソード電極６１が形成され、ベース層５３の上にアノード電極６２が形成されている。カソード電極６１は、コレクタ電極５７（図３Ｂ）と同一の積層構造を有する。アノード電極６２は、ベース電極５８（図３Ｂ）と同一の積層構造を有する。カソード電極６１及びアノード電極６２に、それぞれダイオード配線Ｄ１が接続されている。
【００３９】
平面視において、カソード電極６１（図４Ａ）は、ベース層５３を、ダイオード列の幅方向に挟み、図４Ａにおいて右方向に開いたＵ字形の平面形状を有する。アノード電極６２に接続されたダイオード配線Ｄ１は、カソード電極６１が開いた方向（右方向）に延び、右隣の保護ダイオード４８のカソード電極６１に接続される。カソード電極６１に接続されたダイオード配線Ｄ１は、カソード電極６１が開いた方向とは反対方向（左方向）に延び、左隣の保護ダイオード４８のアノード電極６２に接続される。
【００４０】
図２に示すように、第１のＨＢＴセルブロック４９ＡのＨＢＴ４１に接続されたコレクタ配線Ｃ２が、１列目のＨＢＴ４１と２列目のＨＢＴ４１との間の領域に配置された導体プレーンに連続している。この導体プレーンは、コレクタ配線Ｃ２の一部を構成する。コレクタ配線Ｃ２を構成する導体プレーンの下方に、１層目のエミッタ配線Ｅ１を構成する導体プレーンが配置されている。この導体プレーンは、第１のＨＢＴセルブロック４９Ａに含まれる８個のＨＢＴ４１のエミッタ電極５９（図３Ａ、図３Ｂ）に接続されている。エミッタ配線Ｅ１を構成する導体プレーンは、基板５０を貫通するバイアホール６６内を通って裏面電極６０（図３Ｂ）に接続されている。
【００４１】
第２のＨＢＴセルブロック４９Ｂに対しても、同様にコレクタ配線Ｃ２を構成する導体プレーン、及びエミッタ配線Ｅ１を構成する導体プレーンが配置されている。
【００４２】
高周波入力配線６４が、ＨＢＴ４１の各列に沿うように配置され、端部において共通の導体プレーンに連続している。高周波入力配線６４は、２層目のコレクタ配線Ｃ２と同一の配線層で形成される。
【００４３】
ＨＢＴ４１の各々のベース配線Ｂ１が、高周波入力配線６４と交差した後、バラスト抵抗４３を介してベース制御配線６３に接続されている。ベース配線Ｂ１と高周波入力配線６４との交差箇所が、入力キャパシタ４２（図１Ｂ）として動作する。ベース制御配線６３は、１層目のエミッタ配線Ｅ１と同一の配線層で形成される。
【００４４】
第１のＨＢＴセルブロック４９Ａ及び第２のＨＢＴセルブロック４９Ｂの双方に隣接するように（図２において下側に）、パッド導体層Ｐ２が配置されている。パッド導体層Ｐ２は２層目の配線層で形成され、２層目のコレクタ配線Ｃ２に連続する。パッド導体層Ｐ２の一部がパッド６５として利用される。具体的には、パッド導体層Ｐ２を覆う保護膜の一部に開口が形成されており、この開口内に露出した部分がパッド６５に相当する。ここで、「パッド導体層」とは、パッドを形成するために配置された導体層を意味しており、パッドに電気信号を伝送するための配線導体は、パッド導体層に含まれない。例えば、パッド導体層Ｐ２は、パッドを配置することができる二次元的な広がりを持つ領域で構成される。
【００４５】
保護回路４０（図１Ｂ）を構成する一対のダイオード直列回路４７が、パッド導体層Ｐ２の下方に配置されている。第１のＨＢＴセルブロック４９Ａに対応して一方のダイオード直列回路４７が配置され、第２のＨＢＴセルブロック４９Ｂに対応して他方のダイオード直列回路４７が配置されている。ダイオード直列回路４７は、中間地点で折り返された平面形状を有する。
【００４６】
ダイオード直列回路４７を順方向に流れる電流の上流側の端部を上流端といい、下流側の端部を下流端ということとする。ダイオード直列回路４７の下流端のカソード電極６１（図４Ａ、図４Ｂ）に接続されたダイオード配線Ｄ１が、エミッタ配線Ｅ１に連続している。ダイオード直列回路４７の上流端のアノード電極６２（図４Ａ、図４Ｂ）に接続されたダイオード配線Ｄ１が、コンタクトホール６７内を経由して２層目のパッド導体層Ｐ２に接続されている。
【００４７】
第１実施例においては、平面視においてパッド導体層Ｐ２と、保護回路４０を構成する保護ダイオード４８とが少なくとも部分的に重なっており、パッドオンエレメント（ＰＯＥ）構造が採用されている。
【００４８】
図５は、図２の一点鎖線５−５における断面図である。基板５０の上に保護ダイオード４８が形成されている。保護ダイオード４８を覆う層間絶縁膜の上にパッド導体層Ｐ２が形成されている。パッド導体層Ｐ２及び基板５０上のその他の領域を覆うように保護膜６８が形成されている。保護膜６８に形成された開口の底面にパッド導体層Ｐ２の上面の一部が露出している。この露出した部分がパッド６５に相当する。パッド６５にボンディングワイヤ７０がボンディングされている。
【００４９】
エミッタ配線Ｅ１等の１層目の配線層と基板５０との間の層間絶縁膜、及びパッド導体層Ｐ２等の２層目の配線層と１層目の配線層との間の層間絶縁膜には、例えば窒化シリコン（ＳｉＮ）が用いられる。保護膜６８には、例えばポリイミド等の絶縁樹脂が用いられる。なお、絶縁樹脂からなる保護膜６８の下地にＳｉＮ層を配置してもよい。
【００５０】
［第１実施例の効果］
次に、図２２から図２５までの図面に示した比較例による半導体装置と比較しながら、第１実施例による半導体装置の優れた効果について説明する。
【００５１】
図２２から図２５までの図面は、それぞれ比較例による半導体装置の平面図である。比較例の説明において、第１実施例による半導体装置と共通の構成については説明を省略する。
【００５２】
図２２に示した比較例では、パッド導体層Ｐ２の下に１層目の配線層で構成されたパッド導体層Ｐ１が配置されている。１層目のパッド導体層Ｐ１と２層目のパッド導体層Ｐ２とは、両者の間に配置された層間絶縁膜に設けられたコンタクトホール６９内を経由して相互に接続されている。１層目のパッド導体層Ｐ１と２層目のパッド導体層Ｐ２とは、ほぼ同一の平面形状を有し、コンタクトホール６９はパッド導体層Ｐ１、Ｐ２よりやや小さい平面形状を有する。
【００５３】
２層目のパッド導体層Ｐ２の下に１層目のパッド導体層Ｐ１が配置されているため、１層目の導体層で構成されるダイオード配線Ｄ１を含む保護回路４０とパッド導体層Ｐ２とを重ねて配置することができない。このため、第１のＨＢＴセルブロック４９Ａとパッド導体層Ｐ２との間、及び第２のＨＢＴセルブロック４９Ｂとパッド導体層Ｐ２との間に、保護回路４０を配置している。保護回路４０は、第１実施例の場合と同様に、２つのダイオード直列回路４７で構成されており、ダイオード直列回路４７の各々は中間地点で折り返された平面形状を有する。コレクタ配線Ｃ２とパッド導体層Ｐ２とは、２層目の配線層で構成される接続配線Ｑ２を介して接続される。接続配線Ｑ２と保護回路４０とが部分的に重なっている。
【００５４】
保護回路４０の下流端のカソード電極６１（図４Ａ、図４Ｂ）に接続されたダイオード配線Ｄ１とエミッタ配線Ｅ１との接続構造は、第１実施例による半導体装置の接続構造（図２）と同一である。保護回路４０の上流端のアノード電極６２（図４Ａ、図４Ｂ）に接続されたダイオード配線Ｄ１は、１層目のパッド導体層Ｐ１に連続している。
【００５５】
図２３に示した比較例では、保護回路４０が１つのダイオード直列回路で構成されている。その他の構成は、図２２に示した比較例の構成と同一である。ダイオード直列回路は折り返されること無く１本の直線に沿って延びている。ダイオード直列回路が延びる方向は、４行４列の行列状に配置されたＨＢＴ４１の行方向に平行である。
【００５６】
保護回路４０の下流端のカソード電極６１に接続されたダイオード配線Ｄ１は、第２のＨＢＴセルブロック４９Ｂのエミッタ配線Ｅ１に連続している。保護回路４０は、第１のＨＢＴセルブロック４９Ａのエミッタ配線Ｅ１には直結しておらず、裏面電極６０（図３Ｂ、図４Ｂ、図５）を介して接続される。保護回路４０の上流端のアノード電極６２に接続されたダイオード配線Ｄ１は、１層目のパッド導体層Ｐ１に連続する。
【００５７】
図２２及び図２３のいずれに比較例においても、第１のＨＢＴセルブロック４９Ａとパッド導体層Ｐ２との間、及び第２のＨＢＴセルブロック４９Ｂとパッド導体層Ｐ２との間に保護回路４０が配置されている。
【００５８】
図２４に示した比較例では、保護回路４０が第１のＨＢＴセルブロック４９Ａに対して行方向（図２４において左方向）に隣接して配置されている。
【００５９】
保護回路４０の上流端のアノード電極６２に接続されたダイオード配線Ｄ１が、１層目のパッド導体層Ｐ１に連続する。保護回路４０は、パッド導体層Ｐ１との接続箇所から列方向（図２４において上方向）に延び、第１のＨＢＴセルブロック４９Ａの上端を超える位置まで達する。保護回路４０の下流端のカソード電極６１に接続されたダイオード配線Ｄ１は、コンタクトホール７４内を経由して２層目の接続配線Ｊ２に接続され、接続配線Ｊ２を介して第１のＨＢＴセルブロック４９Ａのエミッタ配線Ｅ１に接続される。第２のＨＢＴセルブロック４９Ｂのエミッタ配線Ｅ１は、裏面電極６０（図３Ｂ、図４Ｂ、図５）を介して保護回路４０に接続される。
【００６０】
保護回路４０と第１のＨＢＴセルブロック４９Ａのエミッタ配線Ｅ１との間には、１層目のベース制御配線６３及び２層目の高周波入力配線６４が配置されている。このため、保護回路４０の下流端のカソード電極６１とエミッタ配線Ｅ１とを、１層目または２層目の配線層を用いて短い配線長で接続することはできない。図２４に示した比較例では、接続配線Ｊ２は、コンタクトホール７４の位置から保護回路４０のダイオード列に沿って、第１のＨＢＴセルブロック４９Ａとパッド導体層Ｐ２との間の領域まで延びる。その後、接続配線Ｊ２は、第１のＨＢＴセルブロック４９Ａとパッド導体層Ｐ２との間においてエミッタ配線Ｅ１に接続される。エミッタ配線Ｅ１と保護回路４０とが長い接続配線Ｊ２を介して接続されるため、寄生インダクタンスの影響が大きくなる。
【００６１】
図２５に示した比較例では、保護回路４０の下流端のカソード電極６１が、バイアホール７１内を通って裏面電極６０（図３Ｂ、図４Ｂ、図５）に接続されることにより接地される。
【００６２】
図２２から図２５までのいずれの比較例においても、パッド導体層Ｐ２と保護回路４０とが重ねられておらず、それぞれが基板５０（図３Ｂ、図４Ｂ、図５）の表面を専有する。これに対し、第１実施例（図２）においては、パッド導体層Ｐ２と保護回路４０とが少なくとも部分的に重ねて配置される。このため、これらの比較例に比べてチップ面積を縮小することが可能になる。
【００６３】
図２２及び図２３の比較例では、第１のＨＢＴセルブロック４９Ａとパッド導体層Ｐ２との間、及び第２のＨＢＴセルブロック４９Ｂとパッド導体層Ｐ２との間に保護回路４０が配置されている。このため、パッド導体層Ｐ２とコレクタ配線Ｃ２とを接続する接続配線Ｑ２が長くなる。この接続配線Ｑ２に起因する寄生抵抗が、ＨＢＴ４１（図１Ｂ）のコレクタ回路に直列に挿入されてしまう。第１実施例（図２）では、パッド導体層Ｐ２が第１のＨＢＴセルブロック４９Ａ及び第２のＨＢＴセルブロック４９Ｂに隣接して配置されるため、パッド導体層Ｐ２とコレクタ配線Ｃ２とを接続する配線を短くすることができる。このため、ＨＢＴ４１（図１Ｂ）のコレクタ回路に挿入される寄生抵抗の増大に起因する増幅回路の性能低下を抑制することができる。
【００６４】
図２４の比較例では、接続配線Ｊ２に起因する寄生インダクタンスが保護回路４０に直列に挿入される。寄生インダクタンスが大きくなると、特に高周波域における応答性が悪くなるため、保護機能が低下してしまう。第１実施例では、保護回路４０の接続に、大きな寄生インダクタンスを持つ長い配線が使用されない。このため、保護回路４０の保護機能の低下を抑制することができる。
【００６５】
図２５の比較例では、保護回路４０と裏面電極６０（図３Ｂ、図４Ｂ、図５）とを接続するためのバイアホール７１を配置するための領域を新たに確保しなければならない。このため、図２４の比較例に対して、チップサイズがより大きくなってしまう。第１実施例では、このようなバイアホール７１を設ける必要が無いため、チップサイズの大型化を回避することができる。
【００６６】
また、第１実施例では、第１のＨＢＴセルブロック４９Ａのエミッタ配線Ｅ１に対して一方のダイオード直列回路４７が接続され、第２のＨＢＴセルブロック４９Ｂのエミッタ配線Ｅ１に対して他方のダイオード直列回路４７が接続されている。このため、第１のＨＢＴセルブロック４９Ａと、第２のＨＢＴセルブロック４９Ｂとで、バランス良く保護回路４０が配置される。
【００６７】
また、２つのダイオード直列回路４７の各々を中間地点で折り返すことにより、パッド導体層Ｐ２からのダイオード直列回路４７のはみ出しを無くすか、または、はみ出し部分の面積を小さくすることができる。このため、２つのダイオード直列回路４７を配置しても、チップサイズの小型化の妨げにはならない。
【００６８】
次に、図２６Ａ及び図２６Ｂを参照して、保護ダイオード４８（図２）として図４Ａに示した平面形状のものを用いる効果について説明する。
【００６９】
図２６Ａは、保護回路４０の平面的な模式図である。１０個の保護ダイオード４８が直列に接続されている。保護ダイオード４８の各々は、ｎ型のサブコレクタ層５１（図４Ａ、図４Ｂ）、及び平面視においてサブコレクタ層５１の内部に配置されたｐ型のベース層５３を含む。図２６Ａでは、積層された半導体層の最上面の導電型を示している。半導体層の最上面に着目すると、サブコレクタ層５１のｎ型の領域がベース層５３のｐ型の領域を三方向から取り囲んでいる。このため、ダイオード列の幅方向に関して、ｐ型の領域の両側にｎ型領域が配置されることになる。
【００７０】
ダイオード列に流れる順方向電流の上流端に位置する保護ダイオード４８のベース層５３が、コレクタ端子４４に接続され、下流端に位置する保護ダイオード４８のサブコレクタ層５１がグランドＧＮＤ（図１Ｂ）に接続される。
【００７１】
図２６Ｂは、比較例による保護回路の平面的な模式図である。比較例においては、ｐ型のベース層５３がダイオード列の幅方向の一方に偏って配置されている。ダイオード列は途中で折り返されており、２つの保護ダイオード４８が幅方向に近接する。図２６Ｂに示した比較例では、上流端に位置する保護ダイオード４８のｐ型の領域と、下流端に位置する保護ダイオード４８のｎ型の領域とが向かい合って近接している。このような配置にすると、外部からコレクタ端子４４に高電圧が印加されたとき、上流端の保護ダイオード４８と下流端の保護ダイオード４８との間で静電気放電が生じ易くなることが知られている（国際公開第２０１６／０４７２１７号参照）。静電気放電が生じると、保護ダイオード４８が破壊されてしまう。
【００７２】
第１実施例では、上流端の保護ダイオード４８のｐ型の領域と下流端の保護ダイオード４８のｎ型の領域との間に、上流端の保護ダイオード４８のｎ型の領域が存在する。このように、上流端に位置する保護ダイオード４８のｐ型の領域と、下流端に位置する保護ダイオード４８のｎ型の領域とが向かい合っていない。このため、高電圧印加時において静電気放電が生じ難くなり、保護ダイオード４８の破壊を抑制することができる。
【００７３】
第１実施例では、保護ダイオード４８のＵ字形のカソード電極６１がｐ型の領域を三方向から取り囲む構成としたが、逆に、アノード電極６２をＵ字形にし、アノード電極６２がｎ型の領域を三方向から取り囲む構成としてもよい。
【００７４】
その他の効果として、第１実施例による半導体装置は、化合物半導体で構成されているため、シリコン系の半導体装置と比べて動作周波数を高めることができる。
【００７５】
［第２実施例］
次に、図６及び図７を参照して、第２実施例による半導体装置について説明する。以下、第１実施例による半導体装置の構成と共通の構成については説明を省略する。
【００７６】
図６は、第２実施例による半導体装置の出力段増幅回路３２（図１Ａ）及び保護回路４０の等価回路図である。第１実施例では、保護回路４０が２つのダイオード直列回路４７で構成されているが、第２実施例では、保護回路４０が１つのダイオード直列回路で構成されている。
【００７７】
図７は、第２実施例による半導体装置の平面図である。第１実施例では、図２に示すように、第１のＨＢＴセルブロック４９Ａのエミッタ配線Ｅ１、及び第２のＨＢＴセルブロック４９Ｂのエミッタ配線Ｅ１に、それぞれダイオード直列回路４７が接続されている。これに対し、第２実施例では、第２のＨＢＴセルブロック４９Ｂのエミッタ配線Ｅ１のみに保護回路４０が接続され、第１のＨＢＴセルブロック４９Ａのエミッタ配線Ｅ１には、保護回路４０が直接には接続されていない。第１のＨＢＴセルブロック４９Ａのエミッタ配線Ｅ１は、裏面電極６０（図３Ｂ、図４Ｂ、図５）、及び第２のＨＢＴセルブロック４９Ｂのエミッタ配線Ｅ１を介して保護回路４０に接続される。
【００７８】
第２実施例では、保護回路４０を構成する複数の保護ダイオード４８が、１本の直線に沿って配列している。配列方向は、第２のＨＢＴセルブロック４９Ｂから第１のＨＢＴセルブロック４９Ａに向かう方向と平行である。
【００７９】
第２実施例においても、保護回路４０とパッド導体層Ｐ２とが重なっており、ＰＯＥ構造が採用されている。このため、第２実施例においても、第１実施例と同様の効果が得られる。
【００８０】
第２実施例では、第２のＨＢＴセルブロック４９Ｂのエミッタ配線Ｅ１のみに保護回路４０が直接接続されているため、第１のＨＢＴセルブロック４９ＡのＨＢＴ４１と、第２のＨＢＴセルブロック４９ＢのＨＢＴ４１とで、保護効果が均等にならない。第１のＨＢＴセルブロック４９ＡのＨＢＴ４１と、第２のＨＢＴセルブロック４９ＢのＨＢＴ４１とを均等に保護するためには、第２実施例の構成よりも第１実施例の構成を採用することが好ましい。
【００８１】
ただし、第１実施例では、保護回路４０を構成する保護ダイオード４８の個数が第２実施例の保護回路４０を構成する保護ダイオード４８の個数の２倍になる。このため、保護回路４０の全域をパッド導体層Ｐ２（図２）の内側に収めることが困難な場合がある。第２実施例では、保護回路４０の全域をパッド導体層Ｐ２の内側に収めることが容易である。このように、チップの縮小化の観点では、第２実施例の方が第１実施例より有利である。
【００８２】
［第３実施例］
次に、図８を参照して第３実施例による半導体装置について説明する。以下、第２実施例による半導体装置の構成と共通の構成については説明を省略する。
【００８３】
図８は、第３実施例による半導体装置の平面図である。第２実施例では、保護回路４０（図７）を構成する複数の保護ダイオード４８が１本の直線に沿って配列している。第３実施例では、保護回路４０を構成する複数の保護ダイオード４８からなるダイオード列が途中で折り返されている。折り返し地点は、ダイオード列の中間地点である必要はない。
【００８４】
第３実施例においても、保護回路４０はパッド導体層Ｐ２と重なっている。このため、第２実施例と同様の効果が得られる。また、ダイオード列を任意の箇所で折り返すことができるため、保護回路４０の上流端のアノード電極６２をパッド導体層Ｐ２に接続するためのコンタクトホール６７の位置の自由度が高まる。
【００８５】
パッド６５の開口部は水分の侵入経路となるため、コンタクトホール６７はパッド６５から遠ざけることが好ましい。第３実施例においては、コンタクトホール６７の位置の自由度が高まることにより、コンタクトホール６７をパッド６５から遠ざけることが容易になる。
【００８６】
パッド導体層Ｐ２１の下地表面を平坦化するために層間絶縁膜として絶縁樹脂膜を用いた場合、コンタクトホール６７を配置した箇所では、パッド導体層Ｐ２の上面の平坦性が悪くなる。パッド６５内においてパッド導体層Ｐ２の表面の平坦性を確保するために、コンタクトホール６７をパッド６５と重ならないように配置することが好ましい。第３実施例においては、コンタクトホール６７の位置の自由度が高まるため、コンタクトホール６７をパッド６５と重ならないように配置することが容易になる。
【００８７】
［第１、第２、及び第３実施例の変形例］
次に、第１、第２、及び第３実施例の変形例について説明する。
図９は、変形例による半導体装置の保護回路４０を構成する保護ダイオード４８の平面図である。以下、図４Ａに示した保護ダイオード４８の平面図を比較して説明する。図４Ａに示した保護ダイオード４８においては、カソード電極６１がベース層５３を三方向から取り囲んでいる。これに対し、図９に示した変形例では、平面視において、カソード電極６１が、ベース層５３対してダイオード列の延びる方向に隣り合うように配置されている。
【００８８】
ベース層５３の上面にアノード電極６２が形成されている。アノード電極６２に接続されたダイオード配線Ｄ１と、カソード電極６１に接続されたダイオード配線Ｄ１とが、相互に反対方向に延びている。
【００８９】
図９に示した変形例では、図４Ａに示した実施例と比較して、ダイオード配線Ｄ１の幅を広くすることができる。このため、ダイオード配線Ｄ１に起因する寄生インダクタンスの増加を抑制することができる。
【００９０】
なお、図９に示した変形例では、図２６Ｂの比較例に示したように、順方向電流の上流端に位置する保護ダイオード４８のｐ型の領域と、下流端に位置する保護ダイオード４８のｎ型の領域とが向かい合うような配置になる可能性がある。ダイオード列を折り返す配置を採用する場合には、高電圧印加時に保護ダイオード４８が破壊されることを抑制するために、保護ダイオード４８の配置に注意が必要である。
【００９１】
図１０は、変形例による半導体装置のパッド部分の断面図である。以下、図５に示したパッド部分の断面図と比較して説明する。図５に示した第１実施例では、エミッタ配線Ｅ１等の１層目の配線層と、パッド導体層Ｐ２等の２層目の配線層との間の層間絶縁膜にＳｉＮ等の無機絶縁膜を用いた。図１０に示した変形例では、１層目の配線層と２層目の配線層との間の層間絶縁膜を、無機絶縁膜７２と絶縁樹脂膜７３との２層構造とされている。絶縁樹脂膜７３には、例えばポリイミド等を用いることができる。
【００９２】
図１０に示した変形例では、絶縁樹脂膜７３の上面、すなわちパッド導体層Ｐ２の下地表面を平坦にすることができる。さらに、ボンディングワイヤ７０をパッド６５にボンディングする時の衝撃が、直下の半導体素子に伝わり難くなるため、ボンディング時の衝撃による素子の破壊を抑制することができる。
【００９３】
［第４実施例］
次に、図１１から図１３までの図面を参照して、第４実施例による半導体装置について説明する。以下、第１実施例による半導体装置の構成と共通の構成については説明を省略する。第１実施例による半導体装置はフェイスアップ実装用であるが、第４実施例による半導体装置はフェイスダウン実装用である。
【００９４】
図１１は、第４実施例による半導体装置の平面図である。複数のＨＢＴ４１のエミッタ電極５９（図３Ｂ）ごとに、１層目のエミッタ配線Ｅ１が配置されている。４行４列の行列状に配置されたＨＢＴ４１の列ごとに、２層目のエミッタ配線Ｅ２が配置されている。エミッタ配線Ｅ２は、直下のエミッタ配線Ｅ１を介してＨＢＴ４１のエミッタ電極５９に接続されている。
【００９５】
第１のＨＢＴセルブロック４９Ａの８個のＨＢＴ４１に対して１つの１層目のコレクタ配線Ｃ１が配置されている。１列目に対応するエミッタ配線Ｅ２と２列目に対応するエミッタ配線Ｅ２との間に、２層目のコレクタ配線Ｃ２が配置されている。コレクタ配線Ｃ２は、コンタクトホール７５内を経由して直下のコレクタ配線Ｃ１に接続されている。コレクタ配線Ｃ２はパッド導体層Ｐ２に連続している。２列目に対応するエミッタ配線Ｅ２が、１層目のコレクタ配線Ｃ１と重ならない領域まで引き出され、コンタクトホール７４内を通って１層目のダイオード配線Ｄ１に接続されている。
【００９６】
第２のＨＢＴセルブロック４９Ｂに対応するエミッタ配線Ｅ１、Ｅ２、コレクタ配線Ｃ１、Ｃ２の構成も、第１のＨＢＴセルブロック４９Ａに対応するエミッタ配線Ｅ１、Ｅ２、コレクタ配線Ｃ１、Ｃ２の構成と同一である。
【００９７】
エミッタ配線Ｅ２の上に、グランド用のバンプ７７が配置され、パッド導体層Ｐ２の上に、高周波出力用のバンプ７８が配置されている。図１１では、パッド導体層Ｐ２の上に２つのバンプ７８を配置した例を示しているが、バンプ７８の個数は２個に限らない。バンプ７８の個数は１個でもよいし、３個以上でもよい。
【００９８】
図１２は、１つのＨＢＴ４８に対応する部分の概略断面図である。第１実施例では、１層目のコレクタ配線Ｃ１（図３Ｂ）の真上に２層目のコレクタ配線Ｃ２が配置されているが、第４実施例においては、１層目のコレクタ配線Ｃ１の真上には２層目のコレクタ配線Ｃ２が配置されていない。その代わりに、１層目のエミッタ配線Ｅ１の真上に２層目のエミッタ配線Ｅ２が配置されている。
【００９９】
エミッタ配線Ｅ２の上にグランド用のバンプ７７が配置されている。バンプ７７は、例えばＡｕ層７７Ａとハンダ層７７Ｂとが積層された積層構造を有する。
【０１００】
図１３は、高周波出力用のバンプ７８が形成された部分の断面図である。保護回路４０（図１Ｂ）を構成する保護ダイオード４８が、無機絶縁膜７２と絶縁樹脂膜７３とからなる層間絶縁膜で覆われている。保護ダイオード４８の上方に、パッド導体層Ｐ２の一部分からなるパッド６５が配置されている。パッド６５の上に、高周波出力用のバンプ７８が配置されている。バンプ７８は、Ａｕ層７８Ａとハンダ層７８Ｂとが積層された２層構造を有する。
【０１０１】
［第４実施例の効果］
次に、第４実施例の優れた効果について説明する。第４実施例においても、図９に示したように保護回路４０がパッド導体層Ｐ２と重なったＰＯＥ構造が採用されている。このため、第１実施例の場合と同様の効果が得られる。例えば、チップサイズを縮小することができる。また、保護回路４０に直列に挿入される寄生インダクタンスの増大を抑制することができるため、高周波域における保護機能の低下を抑制することができる。さらに、ＨＢＴ４１のコレクタ回路に直列に挿入される寄生抵抗の増大を抑制することができるため、出力段増幅回路の性能の低下を抑制することができる。
【０１０２】
［第４実施例の変形例］
次に、図１４から図１６までの図面を参照して第４実施例の各種変形例による半導体装置について説明する。
図１４は、第４実施例の第１変形例による半導体装置の平面図である。第４実施例においては、図９に示すように、第１のＨＢＴセルブロック４９Ａ及び第２のＨＢＴセルブロック４９Ｂのそれぞれに対して、保護回路４０が配置されている。これに対し、図１４に示した第４実施例の変形例においては、第２のＨＢＴセルブロック４９Ｂに対してのみ、保護回路４０が配置されており、第１のＨＢＴセルブロック４９Ａに対しては、保護回路４０が配置されていない。
【０１０３】
第１のＨＢＴセルブロック４９Ａのエミッタ配線Ｅ２は、モジュール基板にフェイスダウン実装した状態で、モジュール基板内のグランド導体、及び第２のＨＢＴセルブロック４９Ｂのエミッタ配線Ｅ２を経由して、保護回路４０に接続される。また、第４実施例の変形例においては、保護回路４０のダイオード列が１本の直線に沿って配列している。なお、保護回路４０のダイオード列を、第３実施例（図８）の保護回路４０のように折り返した形状にしてもよい。
【０１０４】
図１５は、第４実施例の第２変形例による半導体装置の平面図である。第４実施例においては、図１１に示すようにグランド用のバンプ７７及び高周波出力用のバンプ７８の平面形状が長方形である。これに対し、第２変形例では図１５に示すように、バンプ７７及びバンプ７８の平面形状が、長方形の４つの角に丸みを持たせた角丸長方形である。例えば、バンプ７７及びバンプ７８の平面形状は、２本の等しい長さの平行線と、２本の平行線を接続する２つの半円周からなるレーストラック状の外周線を有する。
【０１０５】
また、第４実施例では、図１２及び図１３に示すように、バンプ７７がＡｕ層７７Ａとハンダ層７７Ｂとで構成され、バンプ７８がＡｕ層７７Ａとハンダ層７７Ｂとで構成されている。これに対し、第２変形例では、Ａｕ層７７Ａ及びＡｕ層７８Ａに代えて、Ｃｕ層（Ｃｕピラー）が用いられる。Ｃｕピラーと、その上面に配置されたハンダ層とを含むバンプをＣｕピラーバンプという。図１２及び図１３では、ハンダ層７７Ｂ及び７８Ｂの断面形状を長方形で示しているが、ハンダのリフロー処理後は、ハンダ層７７Ｂ及び７８Ｂの側面と上面とが滑らかに連続し、上方に向かって膨らんだ曲面になる。
【０１０６】
図１６は、第４実施例の第３変形例による半導体装置の平面図である。第３変形例では、第１変形例による半導体装置（図１４）のグランド用のバンプ７７及び高周波出力用のバンプ７８の平面形状が角丸長方形にされている。また、バンプ７７及び７８には、第２変形例（図１５）と同様にＣｕピラーバンプが用いられる。
【０１０７】
第４実施例の第１変形例、第２変形例、及び第３変形例においても、第４実施例と同様の優れた効果が得られる。また、第２変形例及び第３変形例による半導体装置のように、バンプ７７及び７８の平面形状を角丸長方形にすると、バンプのマスク形状とほぼ同一に安定してバンプを加工形成することができる。
【０１０８】
［第５実施例］
次に、図１７を参照して第５実施例による半導体装置について説明する。以下、図１１、図１２、及び図１３に示した第４実施例による半導体装置の構成と共通の構成については説明を省略する。
【０１０９】
図１７は、第５実施例による半導体装置の断面図である。第４実施例では、ＨＢＴ４１の列ごとに、ＨＢＴ４１の真上に２層目のエミッタ配線Ｅ２（図１１）が配置されている。これに対し、第５実施例では、図１７に示すようにＨＢＴ４１の列ごとに、ＨＢＴ４１の直上に２層目のコレクタ配線Ｃ２が配置されている。コレクタ配線Ｃ２は、１層目のコレクタ配線Ｃ１を介してＨＢＴ４１のコレクタ電極５７（図３Ｂ）に接続されている。
【０１１０】
第１のＨＢＴセルブロック４９Ａの８個のＨＢＴ４１に対して１つの１層目のエミッタ配線Ｅ１が配置されている。１列目に対応するコレクタ配線Ｃ２と、２列目に対応するコレクタ配線Ｃ２との間に、２層目のエミッタ配線Ｅ２が配置されている。エミッタ配線Ｅ２は、その下の層間絶縁膜に設けられたコンタクトホール７６内を経由して１層目のエミッタ配線Ｅ１に接続されている。
【０１１１】
第２のＨＢＴセルブロック４９Ｂに対応するエミッタ配線Ｅ１、Ｅ２、及びコレクタ配線Ｃ１、Ｃ２の構成は、第１のＨＢＴセルブロック４９Ａに対応するエミッタ配線Ｅ１、Ｅ２、及びコレクタ配線Ｃ１、Ｃ２の構成と同一である。
【０１１２】
第１のＨＢＴセルブロック４９Ａ及び第２のＨＢＴセルブロック４９Ｂのエミッタ配線Ｅ２が、パッド導体層Ｐ２に連続している。２列目のＨＢＴ４１に設けられた１層目のコレクタ配線Ｃ１のうちパッド導体層Ｐ２に最も近い位置に配置されたコレクタ配線Ｃ１が、保護回路４０の上流端のアノード電極６２に接続されたダイオード配線Ｄ１に連続している。保護回路４０の下流端のカソード電極６１に接続されたダイオード配線Ｄ１は、コンタクトホール７９内を経由してパッド導体層Ｐ２に接続されている。
【０１１３】
パッド導体層Ｐ２の上に、グランド用のバンプ８１が配置され、２層目のコレクタ配線Ｃ２の上に、高周波出力用のバンプ８２が配置されている。第４実施例では、保護回路４０に、高周波出力用のバンプ７８（図１１）を重ねたが、第５実施例のように、保護回路４０に、グランド用のバンプ８１を重ねてもよい。
【０１１４】
［第５実施例の変形例］
次に、図１８を参照して第５実施例の変形例による半導体装置について説明する。
図１８は、第５実施例の変形例による半導体装置の平面図である。第５実施例による半導体装置では、グランド用のバンプ８１及び高周波出力用のバンプ８２（図１７）の平面形状が長方形である。これに対し、本変形例では、バンプ８１及び８２の平面形状が角丸長方形である。また、バンプ８１及び８２にはＣｕピラーバンプが用いられる。第５実施例のように、保護回路４０にグランド用のバンプ８１を重ねた構成を採用する場合においても、バンプ８１及び８２として平面形状が角丸長方形のＣｕピラーバンプを用いることができる。
【０１１５】
［寄生インダクタンスの影響］
次に、図１９Ａから図２０Ｂまでの図面を参照して、保護回路４０（図１Ｂ）に直列に挿入される寄生インダクタンスの影響について説明する。保護回路４０（図１Ｂ）に直列に挿入される寄生インダクタンスの影響を、シミュレーションにより求めた。
【０１１６】
図１９Ａは、シミュレーション対象となる出力段増幅回路の等価回路図である。コレクタ端子４４とグランドＧＮＤとの間に、保護回路４０が接続されている。保護回路４０は、コレクタ端子４４からグランドＧＮＤに流れる電流が順方向となるように直列接続された１０個の保護ダイオード４８で構成される。保護回路４０とコレクタ端子４４との間に寄生インダクタンスＬｃが挿入され、保護回路４０とグランドＧＮＤとの間に寄生インダクタンスＬｅが挿入されると仮定する。
【０１１７】
出力段増幅回路への入力電力を３ｄＢｍとし、電源電圧を３．４Ｖとし、高周波信号の周波数を２．５ＧＨｚとし、出力段増幅回路の負荷を変動させて、出力電圧のシミュレーションを行った。
【０１１８】
図１９Ｂは、出力電圧の波形のシミュレーション結果を示すグラフである。横軸は経過時間を単位「ｐｓ」で表し、縦軸は出力電圧を表す。ある負荷に対して１つの波形が得られており、種々の負荷に対応して複数の波形が得られている。負荷が変動すると、出力電圧のピーク値が変動することがわかる。負荷を変動させたときに出力電圧のピーク値が最大となるときの電圧値を最大ピーク電圧ということとする。寄生インダクタンスＬｃ、Ｌｅを変化させて、最大ピーク電圧を算出した。寄生インダクタンスＬｃ、Ｌｅがともに０のときの最大ピーク電圧を基準として、算出された最大ピーク電圧を正規化した。
【０１１９】
図２０Ａは、寄生インダクタンスＬｅを０とし、寄生インダクタンスＬｃを変化させたときの正規化最大ピーク電圧を示すグラフである。図２０Ｂは、寄生インダクタンスＬｃを０とし、寄生インダクタンスＬｅを変化させたときの正規化最大ピーク電圧を示すグラフである。いずれの場合にも、寄生インダクタンスＬｃ、Ｌｅが増加するに従って正規化最大ピーク電圧が高くなっていることがわかる。正規化最大ピーク電圧の増加は、保護回路４０の保護機能が低下したことを意味する。これは、寄生インダクタンスＬｃ、Ｌｅによって、保護回路４０の応答特性が低下したためである。保護回路４０の十分な保護機能を維持するために、寄生インダクタンスＬｃ、Ｌｅを小さくすることが好ましい。
【０１２０】
上述の第１から第５までの実施例においては、保護回路４０からＨＢＴ４１のコレクタ電極５７（図３Ｂ）までの距離、及び保護回路４０からＨＢＴ４１のエミッタ電極５９（図３Ｂ）までの距離を増大させることなく保護回路４０を配置することができる。このため、寄生インダクタンスＬｃ、Ｌｅの増大を抑制し、十分な保護機能を維持することが可能である。
【０１２１】
［寄生抵抗の影響］
次に、図２１Ａ及び図２１Ｂを参照して、ＨＢＴ４１のコレクタ配線の寄生抵抗Ｒｃが変化したときの入力電力と出力電力とのシミュレーション結果について説明する。
【０１２２】
図２１Ａは、シミュレーション対象の増幅回路の等価回路図である。ＨＢＴ４１のコレクタと、コレクタ端子４４との間に寄生抵抗Ｒｃが挿入されると仮定する。寄生抵抗Ｒｃを２０ｍΩずつ増加させて、入力電力と出力電力との関係をシミュレーションによって求めた。入力信号の周波数は２．５ＧＨｚとし、電源電圧は３．４Ｖとした。
【０１２３】
図２１Ｂは、シミュレーション結果を示すグラフである。横軸は入力電力を単位「ｄＢｍ」で表し、縦軸は出力電力を単位「ｄＢｍ」で表す。寄生抵抗Ｒｃが大きくなるに従って出力電力が低下していることがわかる。出力電力の低下の原因は、以下の理由による。大電力時に流れるコレクタ電流により寄生抵抗Ｒｃで電圧降下が生じる。この電圧降下により、実効的なＨＢＴ４１のコレクタ電圧Ｖｃｅが低下する。その結果、出力電力が低下する。出力電力の低下を抑制するために、寄生抵抗Ｒｃを小さくすることが好ましい。
【０１２４】
上述の第１から第５までの実施例においては、ＨＢＴ４１と、コレクタ端子用のパッド６５とを近づけて配置することができる。このため、寄生抵抗Ｒｃの増大を抑制することができる。その結果、出力段増幅回路の性能の低下を抑制することができる。
【０１２５】
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【０１２６】
３１  入力段増幅回路
３２  出力段増幅回路
３３、３４  整合回路
３５、３６  バイアス回路
４０  保護回路
４１  ヘテロ接合バイポーラトランジスタ（ＨＢＴ）
４２  入力キャパシタ
４３  バラスト抵抗
４４  コレクタ端子
４５  回路ユニット
４７  ダイオード直列回路
４８  保護ダイオード
４９Ａ  第１のＨＢＴセルブロック
４９Ｂ  第２のＨＢＴセルブロック
５０  基板
５１  サブコレクタ層
５２  コレクタ層
５３  ベース層
５４  エミッタ層
５５  ｎ型半導体層
５７  コレクタ電極
５８  ベース電極
５９  エミッタ電極
６０  裏面電極
６１  カソード電極
６２  アノード電極
６３  ベース制御配線
６４  高周波入力配線
６５  パッド
６６  バイアホール
６７  コンタクトホール
６８  保護膜
６９  コンタクトホール
７０  ボンディングワイヤ
７１  バイアホール
７２  無機絶縁膜
７３  絶縁樹脂膜
７４、７５、７６  コンタクトホール
７７  グランド用のバンプ
７７Ａ  Ａｕ層
７７Ｂ  ハンダ層
７８  高周波出力用のバンプ
７８Ａ  Ａｕ層
７８Ｂ  ハンダ層
７９  コンタクトホール
８１  グランド用のバンプ
８２  高周波出力用のバンプ
Ｂ１  ベース配線
Ｃ１  １層目のコレクタ配線
Ｃ２  ２層目のコレクタ配線
Ｄ１  ダイオード配線
Ｅ１  １層目のエミッタ配線
Ｅ２  ２層目のエミッタ配線
Ｊ２  接続配線
Ｐ１  １層目のパッド導体層
Ｐ２  ２層目のパッド導体層
Ｑ２  接続配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【手続補正書】
【提出日】平成30年1月19日(2018.1.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
【図１】図１Ａは、第１実施例による半導体装置を内蔵するパワーアンプモジュールのブロック図であり、図１Ｂは、出力段増幅回路及び保護回路の等価回路図である。
【図２】図２は、出力段増幅回路の平面図である。
【図３】図３Ａは、第１実施例の半導体装置に用いられているＨＢＴの平面図であり、図３Ｂは図３Ａの一点鎖線３Ｂ−３Ｂにおける断面図である。
【図４】図４Ａは、第１実施例の半導体装置に用いられている保護ダイオードの平面図であり、図４Ｂは、図４Ａの一点鎖線４Ｂ−４Ｂにおける断面図である。
【図５】図５は、図２の一点鎖線５−５における断面図である。
【図６】図６は、第２実施例による半導体装置の出力段増幅回路及び保護回路の等価回路図である。
【図７】図７は、第２実施例による半導体装置の平面図である。
【図８】図８は、第３実施例による半導体装置の平面図である。
【図９】図９は、変形例による半導体装置の保護回路を構成する保護ダイオードの平面図である。
【図１０】図１０は、変形例による半導体装置のパッド部分の断面図である。
【図１１】図１１は、第４実施例による半導体装置の平面図である。
【図１２】図１２は、第４実施例による半導体装置の１つのＨＢＴに対応する部分の概略断面図である。
【図１３】図１３は、第４実施例による半導体装置の高周波出力用のバンプが形成された部分の断面図である。
【図１４】図１４は、第４実施例の第１変形例による半導体装置の平面図である。
【図１５】図１５は、第４実施例の第２変形例による半導体装置の平面図である。
【図１６】図１６は、第４実施例の第３変形例による半導体装置の平面図である。
【図１７】図１７は、第５実施例による半導体装置の平面図である。
【図１８】図１８は、第５実施例の変形例による半導体装置の平面図である。
【図１９】図１９Ａは、寄生インダクタンスの影響をシミュレーションするためのシミュレーション対象となる出力段増幅回路の等価回路図であり、図１９Ｂは、出力電圧の波形のシミュレーション結果を示すグラフである。
【図２０】図２０Ａは、寄生インダクタンスＬｅを０とし、寄生インダクタンスＬｃを変化させたときの正規化最大ピーク電圧を示すグラフであり、図２０Ｂは、寄生インダクタンスＬｃを０とし、寄生インダクタンスＬｅを変化させたときの正規化最大ピーク電圧を示すグラフである。
【図２１】図２１Ａは、寄生抵抗の影響をシミュレーションするためのシミュレーション対象の増幅回路の等価回路図であり、図２１Ｂは、シミュレーション結果を示すグラフである。
【図２２】図２２は、比較例による半導体装置の平面図である。
【図２３】図２３は、他の比較例による半導体装置の平面図である。
【図２４】図２４は、さらに他の比較例による半導体装置の平面図である。
【図２５】図２５は、さらに他の比較例による半導体装置の平面図である。
【図２６】図２６Ａは、第１実施例による半導体装置に用いられている保護回路の平面的な模式図であり、図２６Ｂは、比較例による半導体装置に用いられている保護回路の平面的な模式図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
バイアス電圧端子Ｖｂａｔからバイアス回路３５、３６にバイアス用の電圧が印加される。バイアス制御端子Ｖｂ１から入力される信号に基づいて、バイアス回路３５が入力段増幅回路３１にバイス電流を供給する。バイアス制御端子Ｖｂ２から入力される信号に基づいて、バイアス回路３６が出力段増幅回路３２にバイアス電流を供給する。電源端子Ｖｃｃ１から入力段増幅回路３１に電源電圧が印加され、電源端子Ｖｃｃ２から出力段増幅回路３２に電源電圧が印加される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
パッド導体層Ｐ２の下地表面を平坦化するために層間絶縁膜として絶縁樹脂膜を用いた場合、コンタクトホール６７を配置した箇所では、パッド導体層Ｐ２の上面の平坦性が悪くなる。パッド６５内においてパッド導体層Ｐ２の表面の平坦性を確保するために、コンタクトホール６７をパッド６５と重ならないように配置することが好ましい。第３実施例においては、コンタクトホール６７の位置の自由度が高まるため、コンタクトホール６７をパッド６５と重ならないように配置することが容易になる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
図１２は、１つのＨＢＴ４１に対応する部分の概略断面図である。第１実施例では、１層目のコレクタ配線Ｃ１（図３Ｂ）の真上に２層目のコレクタ配線Ｃ２が配置されているが、第４実施例においては、１層目のコレクタ配線Ｃ１の真上には２層目のコレクタ配線Ｃ２が配置されていない。その代わりに、１層目のエミッタ配線Ｅ１の真上に２層目のエミッタ配線Ｅ２が配置されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
また、第４実施例では、図１２及び図１３に示すように、バンプ７７がＡｕ層７７Ａとハンダ層７７Ｂとで構成され、バンプ７８がＡｕ層７８Ａとハンダ層７８Ｂとで構成されている。これに対し、第２変形例では、Ａｕ層７７Ａ及びＡｕ層７８Ａに代えて、Ｃｕ層（Ｃｕピラー）が用いられる。Ｃｕピラーと、その上面に配置されたハンダ層とを含むバンプをＣｕピラーバンプという。図１２及び図１３では、ハンダ層７７Ｂ及び７８Ｂの断面形状を長方形で示しているが、ハンダのリフロー処理後は、ハンダ層７７Ｂ及び７８Ｂの側面と上面とが滑らかに連続し、上方に向かって膨らんだ曲面になる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
図１７は、第５実施例による半導体装置の平面図である。第４実施例では、ＨＢＴ４１の列ごとに、ＨＢＴ４１の真上に２層目のエミッタ配線Ｅ２（図１１）が配置されている。これに対し、第５実施例では、図１７に示すようにＨＢＴ４１の列ごとに、ＨＢＴ４１の直上に２層目のコレクタ配線Ｃ２が配置されている。コレクタ配線Ｃ２は、１層目のコレクタ配線Ｃ１を介してＨＢＴ４１のコレクタ電極５７（図３Ｂ）に接続されている。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
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