(57)【要約】【課題】ＰＵＦコードを高い再現性で生成する。【解決手段】本発明の一態様によれば、ＰＵＦコード生成装置は、リングオシレータ群と、シフトレジスタ群と、エンコーダとを含む。リングオシレータ群は、ＯＮ／ＯＦＦを制御可能な第１のリングオシレータおよびＯＮ／ＯＦＦを制御可能な第２のリングオシレータを含む。シフトレジスタ群は、第１のリングオシレータの出力信号および第２のリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける第１のシフトレジスタを含む。エンコーダは、第１のシフトレジスタに含まれる複数のフリップフロップの出力信号を複数のフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジを抽出し、抽出されたエッジ数に基づいてＰＵＦコードの第１の要素コードを生成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＯＮ／ＯＦＦを制御可能な第１のリングオシレータおよびＯＮ／ＯＦＦを制御可能な第２のリングオシレータを含むリングオシレータ群と、
前記第１のリングオシレータの出力信号および前記第２のリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける第１のシフトレジスタを含むシフトレジスタ群と、
前記第１のシフトレジスタに含まれる複数のフリップフロップの出力信号を当該複数のフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジを抽出し、抽出されたエッジ数に基づいてＰＵＦ（Ｐｈｙｓｉｃａｌｌｙ  Ｕｎｃｌｏｎａｂｌｅ  Ｆｕｎｃｔｉｏｎ）コードの第１の要素コードを生成するエンコーダと、
を具備する、ＰＵＦコード生成装置。
【請求項２】
前記リングオシレータ群は、ＯＮ／ＯＦＦ制御可能な第３のリングオシレータおよびＯＮ／ＯＦＦ制御可能な第４のリングオシレータをさらに含み、
前記シフトレジスタ群は、前記第３のリングオシレータの出力信号および前記第４のリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける第２のシフトレジスタをさらに含み、
前記エンコーダは、前記第２のシフトレジスタに含まれる複数のフリップフロップの出力信号を当該複数のフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジをさらに抽出し、抽出されたエッジ数に基づいて前記ＰＵＦコードの第２の要素コードを生成する、
請求項１に記載のＰＵＦコード生成装置。
【請求項３】
前記リングオシレータ群は、ＯＮ／ＯＦＦ制御可能な第３のリングオシレータをさらに含み、
前記シフトレジスタ群は、前記第１のリングオシレータの出力信号および前記第３のリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける第２のシフトレジスタをさらに含み、
前記エンコーダは、前記第２のシフトレジスタに含まれる複数のフリップフロップの出力信号を当該複数のフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジをさらに抽出し、抽出されたエッジ数に基づいて前記ＰＵＦコードの第２の要素コードを生成する、
請求項１に記載のＰＵＦコード生成装置。
【請求項４】
請求項１乃至請求項３のいずれか１項に記載のＰＵＦコード生成装置と、
前記ＰＵＦコードを期待値と比較し、前記ＰＵＦコードの認証を行うＰＵＦコード認証装置と
を具備する、ＰＵＦコード認証システム。
【請求項５】
前記ＰＵＦコード認証装置は、前記ＰＵＦコードと前記期待値との誤差が所定の範囲内にあれば前記ＰＵＦコードを認証する、請求項４に記載のＰＵＦコード認証システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リングオシレータを用いたＰＵＦコードの生成に関する。
【背景技術】
【０００２】
従来、例えば通信装置、画像処理装置などの電子機器によって行われる信号処理にＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  Ｃｉｒｃｕｉｔ）などの専用回路が使用されることがある。ＡＳＩＣは、その複製が困難であることから、デッドコピー品の製造を防ぐ役割も果たしていた。
【０００３】
しかしながら、近年、ＡＳＩＣに代わってＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などのプログラマブルロジックデバイスが電子機器に採用されることがある。ＦＰＧＡは、出荷後にも機能の更新ができるなどの利点があるが、その反面、プログラムコードを入手すれば容易に複製可能である、改竄が可能であるといったリスクもある。
【０００４】
ＦＰＧＡの複製および改竄を防ぐためのセキュリティ認証の枠組みの１つとしてＰＵＦコードが提案されている。ＰＵＦコードは、フリップフロップ、リングオシレータなどのＦＰＧＡ上に実装された回路素子の遅延特性を利用して生成される認証用コードである。回路素子の遅延特性には個性があるので、理論上は、異なるＦＰＧＡに実装された回路素子からは異なるＰＵＦコードを生成することができる。かかるＰＵＦコードを用いれば、ＦＰＧＡの個体認証が実現可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１６−０６３４５７号公報
【特許文献２】特開２０１５−１２７７５７号公報
【特許文献３】特開２０１６−１７４２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ＰＵＦコードを高い再現性で生成することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、ＰＵＦコード生成装置は、リングオシレータ群と、シフトレジスタ群と、エンコーダとを含む。リングオシレータ群は、ＯＮ／ＯＦＦを制御可能な第１のリングオシレータおよびＯＮ／ＯＦＦを制御可能な第２のリングオシレータを含む。シフトレジスタ群は、第１のリングオシレータの出力信号および第２のリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける第１のシフトレジスタを含む。エンコーダは、第１のシフトレジスタに含まれる複数のフリップフロップの出力信号を複数のフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジを抽出し、抽出されたエッジ数に基づいてＰＵＦコードの第１の要素コードを生成する。
【０００８】
本発明の別の態様によれば、ＰＵＦコード認証システムは、上記ＰＵＦコード生成装置と、ＰＵＦコード認証装置とを含む。ＰＵＦコード認証装置は、ＰＵＦコードを期待値と比較し、ＰＵＦコードの認証を行う。
【発明の効果】
【０００９】
本発明によれば、ＰＵＦコードを高い再現性で生成することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係るＰＵＦコード生成装置を例示するブロック図。
【図２】図１のリングオシレータ群を例示するブロック図。
【図３】図２のリングオシレータを例示する回路ブロック図。
【図４】図１のシフトレジスタ群を例示するブロック図。
【図５】図４のシフトレジスタを例示するブロック図。
【図６】図１のエンコーダを例示するブロック図。
【図７】図６のエッジ抽出回路を例示する回路ブロック図。
【図８】図６のエッジ数算出回路を例示する回路ブロック図。
【図９】図１のＰＵＦコード生成装置を含むＰＵＦコード認証システムを例示するブロック図。
【図１０】３１℃下で図４のシフトレジスタの出力信号が「１」であった確率を測定した結果を例示するグラフ。
【図１１】８０℃下で図４のシフトレジスタの出力信号が「１」であった確率を測定した結果を例示するグラフ。
【図１２】図４のシフトレジスタによって検出される周波数差を例示するグラフ。
【図１３】図１のＰＵＦコード生成装置によって生成されるＰＵＦコードの再現性を例示するグラフ。
【図１４】図１のＰＵＦコード生成装置によって生成されるＰＵＦコードの排他性を例示するグラフ。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら実施形態の説明を述べる。なお、以降、説明済みの要素と同一または類似の要素には同一または類似の符号を付し、重複する説明については基本的に省略する。例えば、複数の同一または類似の要素が存在する場合に、各要素を区別せずに説明するために共通の符号を用いることがあるし、各要素を区別して説明するために当該共通の符号に加えて枝番号を用いることもある。
【００１２】
（第１の実施形態）  
図１に例示されるように、第１の実施形態に係るＰＵＦコード生成装置１００は、リングオシレータ群１１０と、シフトレジスタ群１２０と、エンコーダ１３０とを含む。ＰＵＦコード生成装置１００は、リングオシレータ群１１０に含まれる複数のリングオシレータ１１１間の遅延特性の相違を利用してＰＵＦコードを生成する。
【００１３】
具体的には、シフトレジスタ群１２０に含まれるシフトレジスタ１２１は、２つの異なるリングオシレータ１１１からの出力信号をデータ信号およびクロック信号として受け取り、両信号の周波数差に応じた出力信号を生成する。エンコーダ１３０は、この出力信号から後述されるように立ち上がりエッジまたは立ち下がりエッジを抽出し、抽出されたエッジ数に基づいてＰＵＦコードの一部または全体に相当する要素コードを生成する。エンコーダ１３０は、複数のシフトレジスタ１２１からの出力信号に基づいてそれぞれ生成した要素コードを連結することで、ＰＵＦコードを生成してもよい。但し、１つのシフトレジスタ１２１からのデジタル信号に基づいて生成した要素コードそのものをＰＵＦコードとして扱うこともできる。
【００１４】
リングオシレータ群１１０は、図２に例示されるように、Ｒ個（Ｒは、２以上の整数）のリングオシレータ１１１−１，・・・，１１１−Ｒを含む。Ｒを大きくするほど、ＰＵＦコードのビット長を増加させ、ＰＵＦコードのセキュリティを強化することができる。具体的には、ＰＵＦコードに含まれる要素コードの数は最大でＲＣ２個である。故に、各要素コードのビット長を４と仮定すれば、ＰＵＦコードのビット長は最大で２×Ｒ×（Ｒ−１）となる。
【００１５】
リングオシレータ１１１は、図３に示されるように、発振をＯＮ／ＯＦＦ制御可能なリングオシレータであることが好ましい。通常のリングオシレータは、奇数個のＮＯＴゲートを環状接続したものであるが、ＮＯＴゲートの１つをＮＡＮＤゲートまたはＮＯＲゲートに置き換えることで発振のＯＮ／ＯＦＦを制御することができるようになる。ＰＵＦコードの再現性を高める（同一のＰＵＦコードを安定的に生成できるようにする）ためには、全てのリングオシレータ１１１を同時にＯＦＦからＯＮに切り替えることが望ましい。
【００１６】
シフトレジスタ群１２０は、図４に例示されるようにＳ個（Ｓは、１以上ＲＣ２以下の整数）のシフトレジスタ１２１−１，・・・，１２１−Ｓを含む。各シフトレジスタ１２１の出力信号に基づいてＰＵＦコードの要素コードが生成されるので、ＳはＰＵＦコードに含まれる要素コードの数に一致する。各シフトレジスタ１２１は、２つのリングオシレータ１１１の出力信号を受けるが、この２つのリングオシレータ１１１の組み合わせは互いに異なるように選ばれる。故に、ＲＣ２がＳの上限を定める。
【００１７】
シフトレジスタ１２１は、図５に例示されるように、直列入力並列出力型のシフトレジスタ回路と当該シフトレジスタ回路に含まれる各フリップフロップの出力信号を保持するためのフリップフロップとを組み合わせた構成を持つ。シフトレジスタ回路は、２つの異なるリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける。そして、シフトレジスタ回路に含まれる各フリップフロップの出力信号は、共通のクロック信号によって定められるタイミングで保持され、エンコーダ１３０へと出力される。
【００１８】
なお、かかるシフトレジスタ１２１の出力信号そのものをＰＵＦコードとして扱うことが先行技術において提案されているが、このＰＵＦコードは、周囲温度、電源電圧などの変動からの影響により、誤りを含んで生成されることがある。すなわち、高い再現性が容易には得られない。
【００１９】
３１℃下でシフトレジスタ１２１の出力信号（３２ビット）を４０００回繰り返し生成し、各フリップフロップの出力信号が「１」であった確率を測定した結果を図１０に示す。図１０では、各フリップフロップの出力信号が「１」であった確率は密な点描で塗りつぶされている棒の高さによって表され、各フリップフロップの出力信号が「０」であった確率は、疎な点描で塗りつぶされている棒の高さによって表される。例えば、２５番目のフリップフロップの出力信号は、「１」になる確率が５０％程度であり、２回に１回は誤差を含んで生成されていると考えられる。このように、周囲温度が一定であっても、シフトレジスタ１２１の出力信号が安定的に同一であるとはいえない。
【００２０】
さらに、８０℃下で図１０と同じシフトレジスタ１２１の出力信号（３２ビット）を４０００回繰り返し生成し、各フリップフロップの出力信号が「１」であった確率を測定した結果を図１１に示す。図１１でも、各フリップフロップの出力信号が「１」であった確率は密な点描で塗りつぶされている棒の高さによって表され、各フリップフロップの出力信号が「０」であった確率は、疎な点描で塗りつぶされている棒の高さによって表される。図１０の例と同様に、いくつかのフリップフロップは、その出力信号の「１」になる確率が略０％でも略１００％でもないことから、シフトレジスタ１２１の出力信号が安定的に同一であるとはいえない。さらに、図１０および図１１は、同一のシフトレジスタ１２１の出力信号に対する測定結果であるにも関わらず、いくつかのフリップフロップの挙動が全く異なっている。例えば、２９番目のフリップフロップは、図１０の例では略１００％の確率で「１」を出力しているが、図１１の例では略１００％の確率で「０」を出力している。
【００２１】
シフトレジスタ１２１の出力信号がこのように変動する一因として、当該シフトレジスタ１２１が受ける２つのリングオシレータ１１１の出力信号のクロックジッタを挙げることができる。リングオシレータ１１１は、一般の水晶発振器等に比べてクロックジッタが大きいので、シフトレジスタ１２１が受ける２つのリングオシレータ１１１の出力信号にもそれぞれジッタが生じる。シフトレジスタ１２１は、概ね、２つのリングオシレータ１１１の周波数差検出器として捉えることができるが、上記クロックジッタに起因して、この周波数差検出器としてのシフトレジスタ１２１によって検出される周波数差にもジッタが生じる。
【００２２】
シフトレジスタ１２１のデータ入力端子に与えられる信号の周波数をＦｄ、シフトレジスタ１２１のクロック入力端子に与えられる信号の周波数をＦｃとすれば、周波数差は｜Ｆｄ−Ｆｃ｜で与えられる。但し、サンプリング定理によれば、周波数差がナイキスト周波数であるＦｃ／２を超えた場合には、エイリアス信号が現れる。故に、図１２に例示されるように、シフトレジスタ１２１は、ＦｄがＦｃ／２よりも小さければＦｄを検出し、ＦｄがＦｃ／２から３Ｆｃ／２までの範囲では｜Ｆｄ−Ｆｃ｜を検出し、Ｆｄが３Ｆｃ／２から２Ｆｃまでの範囲では２Ｆｃ−Ｆｄを検出する。
【００２３】
ここで、シフトレジスタ１２１（より正確には、シフトレジスタ１２１に含まれる直列入力並列出力型のシフトレジスタ回路）に含まれる複数のフリップフロップの出力信号を当該複数のフリップフロップの接続順に並べたシリアル信号に着目する。かかるシリアル信号は、例えば図１０および図１１の出力信号を３２番から１番までの順に（またはその反対に）並べた信号を指す。前述の周波数差のジッタは、このシリアル信号における０から１への変化点（立ち上がりエッジ）または１から０への変化点（立ち下がりエッジ）の出現位置のずれとして反映されていると推測される。そうすると、このシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジの数は、当該エッジの出現位置に比べて安定しているといえる。例えば、図１０および図１１の例では、どちらも、立ち上がりエッジの数は６個であるし、立ち下がりエッジの数は７個である。故に、立ち上がりエッジの数、立ち下がりエッジの数または両者の和、などのエッジ数に基づく数値をＰＵＦコードの要素コードとして利用すれば、再現性の高いＰＵＦコードが得られる。
【００２４】
但し、シフトレジスタ１２１の出力信号が３２ビットであるとすると、立ち上がりエッジまたは立ち下がりエッジの数は０〜１６個であるから、エッジ数は約４ビットで表現することになる。故に、３２ビットのＰＵＦコードを生成するためには、８個のシフトレジスタ１２１−１，・・・，１２１−８を用意し、それぞれの出力信号から抽出された立ち上がりエッジ数または立ち下がりエッジ数をＰＵＦコードの要素コードとして連結する必要がある。複数の要素コードを連結することで、ＰＵＦコードの分散を大きくして排他性を高めることができる。すなわち、異なるボードに実装されたＰＵＦコード生成装置１００は異なるＰＵＦコードを生成する可能性が高くなる。
【００２５】
３１℃下および８０℃下で、８個のシフトレジスタ１２１−１，・・・，１２１−８の出力信号から抽出された立ち上がりエッジ数をＰＵＦコードの要素コードとして連結した場合に得られるＰＵＦコードの比較結果を図１３に示す。図１３から、かかるＰＵＦコードは、シフトレジスタ１２１の出力信号に比べれば、温度変動に対する安定性が高いことが読み取れる。
【００２６】
さらに、３つの異なるボードそれぞれにＰＵＦコード生成装置１００を実装し、各ＰＵＦコード生成装置１００によって生成したＰＵＦコードの比較結果を図１４に示す。図１３から、かかるＰＵＦコードは、排他性を示すことが読み取れる。
【００２７】
エンコーダ１３０は、各シフトレジスタ１２１からの出力信号を当該シフトレジスタ１２１に含まれる複数のフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジを抽出する。そして、エンコーダ１３０は、抽出したエッジ数に基づいてＰＵＦコードの各要素コードを生成する。シフトレジスタ１２１の総数が２以上である場合には複数の要素コードが存在するので、エンコーダ１３０はこれら要素コードを連結することでＰＵＦコードを生成する。エンコーダ１３０は、図６に例示されるように、エッジ抽出回路１３１およびエッジ数算出回路１３２を含む。なお、エッジ抽出回路１３１およびエッジ数算出回路１３２は、シフトレジスタ１２１と同数用意されてもよいし、時分割で共有されてもよい。
【００２８】
エッジ抽出回路１３１は、各シフトレジスタ１２１からの出力信号から立ち上がりエッジまたは立ち下がりエッジを抽出する。具体的には、エッジ抽出回路１３１は、図７に例示されるように、シフトレジスタ１２１において隣り合う２つのフリップフロップの出力信号のうち一方を論理反転してから、他方をそのまま入力するＡＮＤゲートのアレイであってもよい。
【００２９】
図７のＡＮＤゲートは、一方のフリップフロップの出力信号が「０」であって、かつ、他方のフリップフロップの出力信号が「１」である場合に限って、「１」を出力する。すなわち、このエッジ抽出回路１３１は、シフトレジスタ１２１からの出力信号を当該シフトレジスタ１２１に含まれる複数のフリップフロップの接続順に並べたシリアル信号に含まれる「０１」（立ち上がりエッジ）の個数だけ「１」を含み、残りは全て「０」であるエッジ抽出信号をエッジ数算出回路１３２へと出力する。なお、各ＡＮＤゲートの入力を全て入れ替えれば、このシリアル信号に含まれる「１０」（立ち下がりエッジ）を抽出することもできる。
【００３０】
エッジ数算出回路１３２は、エッジ抽出回路１３１からエッジ抽出信号を受け取り、当該エッジ抽出信号に含まれる「１」を計数する。この計数結果が、ＰＵＦコードの要素コードの１つとして用いられる。具体的には、エッジ数算出回路１３２は、図８に例示されるように、全加算器（ｆａｄｄｅｒ）および／または加算器（ａｄｄｅｒ）をツリー状に接続した回路であってよい。
【００３１】
なお、エンコーダ１３０は、必ずしも論理回路である必要はなく、例えばマイクロプロセッサなどのプロセッサに所定のプログラムを実行させることで実現されてもよい。
【００３２】
図１のＰＵＦコード生成装置１００は、図９に例示されるＰＵＦコード認証システムに適用することができる。このＰＵＦコード認証システムは、ＰＵＦコード生成装置１００およびＰＵＦコード認証装置２００を含む。なお、ＰＵＦコード認証装置２００は、ＰＵＦコード生成装置１００と同じ装置に組み込まれてもよいし、ＰＵＦコード生成装置１００とは独立した装置であってもよい。ＰＵＦコード生成装置１００およびＰＵＦコード認証装置２００が別体である場合には、これらはインターネットなどのネットワーク経由で接続されてよい。
【００３３】
ＰＵＦコード生成装置１００は、ＰＵＦコードを生成し、ＰＵＦコード認証装置２００へと送る。ＰＵＦコード認証装置２００は、ＰＵＦコード生成装置１００からＰＵＦコードを受け取り、ＰＵＦコードを期待値と比較することで当該ＰＵＦコードの認証を行う。すなわち、ＰＵＦコードは鍵に相当し、期待値は鍵穴に相当する。
【００３４】
ＰＵＦコードが本来とは異なるボード上で生成されていたり、ＰＵＦコード生成装置１００が実装されたボードが改造されていたりする場合には、ＰＵＦコードは期待値と大きく相違するであろう。かかる場合に、ＰＵＦコード認証装置２００は、ＰＵＦコードを認証せず、ボードのネットワークアクセスや機能更新を拒否してもよい。
【００３５】
ＰＵＦコード認証装置２００は、ＰＵＦコードが期待値に一致する場合には、当該ＰＵＦコードを認証する。前述のように、ＰＵＦコード生成装置１００によって生成されるＰＵＦコードは高い再現性を誇るが、周囲温度および電源電圧の変動による影響を全く受けないわけではない。故に、ＰＵＦコード認証装置２００は、ＰＵＦコードと期待値との誤差が所定の範囲内にあれば当該ＰＵＦコードを認証してもよい。
【００３６】
ＰＵＦコード認証装置２００は、論理回路であってもよいし、例えばマイクロプロセッサなどのプロセッサに所定のプログラムを実行させることで実現されてもよい。
【００３７】
以上説明したように、第１の実施形態に係るＰＵＦコード生成装置は、２つのリングオシレータの出力信号をデータ入力端子およびクロック入力端子で受ける（直列入力並列出力型の）シフトレジスタの出力信号を当該シフトレジスタに含まれるフリップフロップの接続順に並べたシリアル信号に含まれる立ち上がりエッジまたは立ち下がりエッジの数に基づいてＰＵＦコードの一部または全部に相当する要素コードを生成する。従って、このＰＵＦコード生成装置によれば、リングオシレータの出力信号間の周波数差のジッタに対して安定したＰＵＦコードを生成することができる。
【００３８】
また、このＰＵＦコード生成装置によって生成されたＰＵＦコードを認証するＰＵＦコード認証装置は、ＰＵＦコードと期待値との誤差が所定の範囲内にあれば当該ＰＵＦコードを認証してもよい。従って、このＰＵＦコード認証装置によれば、周囲温度および電源電圧の変動によりＰＵＦコードに誤りが生じた場合にも第１種過誤の発生を抑制することができる。
【００３９】
上述の実施形態は、本発明の概念の理解を助けるための具体例を示しているに過ぎず、本発明の範囲を限定することを意図されていない。実施形態は、本発明の要旨を逸脱しない範囲で、様々な構成要素の付加、削除または転換をすることができる。
【符号の説明】
【００４０】
１００・・・ＰＵＦコード生成装置
１１０・・・リングオシレータ群
１１１・・・リングオシレータ
１２０・・・シフトレジスタ群
１２１・・・シフトレジスタ
１３０・・・エンコーダ
１３１・・・エッジ抽出回路
１３２・・・エッジ数算出回路
２００・・・ＰＵＦコード認証装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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