(57)【要約】【課題】ノイズの抑制が図られた半導体パッケージを提供する。【解決手段】半導体パッケージ１０においては、非周期的に配置された４つの導電性パッド５１〜５４により、無機絶縁膜４０の表面４０ａにおける定在波の発生が抑制され、また、たとえ定在波が発生した場合であってもその伝搬が阻害される。それにより、上記定在波に起因するノイズが抑制される。【選択図】図３
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【特許請求の範囲】
【請求項１】
主面上に集積半導体回路が形成された半導体チップと、
前記半導体チップの前記主面上に配置されており、かつ、前記集積半導体回路を覆っている第１の無機絶縁膜と、
前記第１の無機絶縁膜の表面上であって、前記半導体チップが形成された領域に対応する領域にいずれも配置されている複数の第１の導電性パッドと
を備え、
前記複数の第１の導電性パッドが、前記第１の無機絶縁膜の表面における少なくとも一方向において非周期的に配置されている、半導体パッケージ。
【請求項２】
前記複数の第１の導電性パッドは、前記第１の無機絶縁膜の表面における少なくとも一方向において幅が互いに異なることで、非周期的な配置となっている、請求項１に記載の半導体パッケージ。
【請求項３】
前記複数の第１の導電性パッドは、前記第１の無機絶縁膜の表面における少なくとも一方向においてパッド間隔が互いに異なることで、非周期的な配置となっている、請求項１に記載の半導体パッケージ。
【請求項４】
前記第１の無機絶縁膜上に配置されており、かつ、前記第１の導電性パッドを覆う第２の無機絶縁膜と、
前記第２の無機絶縁膜の表面上に配置されている第２の導電性パッドと
をさらに備え、
前記第１の導電性パッドおよび前記第２の導電性パッドを含む回路素子が形成されている、請求項１〜３のいずれか一項に記載の半導体パッケージ。
【請求項５】
主面上に集積半導体回路が形成された半導体チップと、
前記半導体チップの前記主面上に配置されており、かつ、前記集積半導体回路を覆っている第１の無機絶縁膜と、
前記第１の無機絶縁膜の表面上であって、前記半導体チップが形成された領域に対応する領域に配置されている第１の導電性パッドと、
前記第１の無機絶縁膜上に配置されており、かつ、前記第１の導電性パッドを覆う第２の無機絶縁膜と、
前記第２の無機絶縁膜の表面上であって、前記半導体チップが形成された領域に対応する領域に配置されている第２の導電性パッドと
を備え、
前記第１の導電性パッドが複数で構成されており前記第１の無機絶縁膜の表面における少なくとも一方向において非周期的に配置されている、または、前記第２の導電性パッドが複数で構成されており前記第２の無機絶縁膜の表面における少なくとも一方向において非周期的に配置されている、半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに関する。
【背景技術】
【０００２】
ＩＣやＬＳＩ等の集積半導体回路が主面に形成された半導体チップと、該半導体チップの集積半導体回路を覆う保護膜とを備えた半導体パッケージが知られている。（たとえば、下記特許文献１参照）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１２８５２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述した集積半導体回路に使用する周波数については、近年、高周波化の需要がますます高まっている。
【０００５】
発明者らは、処理周波数が高い場合には、集積半導体回路を覆う保護膜の表面が起電されて、該表面に定在波が生じることを新たに見出した。このような定在波は、集積半導体回路の入出力信号に対してノイズとなり得る。
【０００６】
そこで、本発明は、ノイズの抑制が図られた半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面に係る半導体パッケージは、主面上に集積半導体回路が形成された半導体チップと、半導体チップの主面上に配置されており、かつ、集積半導体回路を覆っている第１の無機絶縁膜と、第１の無機絶縁膜の表面上であって、半導体チップが形成された領域に対応する領域にいずれも配置されている複数の第１の導電性パッドとを備え、複数の第１の導電性パッドが、第１の無機絶縁膜の表面における少なくとも一方向において非周期的に配置されている。
【０００８】
上記半導体パッケージにおいては、非周期的に配置された第１の導電性パッドにより、第１の無機絶縁膜の表面における定在波の発生が抑制され、また、たとえ定在波が発生した場合であってもその伝搬が阻害される。それにより、上記定在波に起因するノイズが抑制される。
【０００９】
本発明の他の側面に係る半導体パッケージは、複数の第１の導電性パッドは、第１の無機絶縁膜の表面における少なくとも一方向において幅が互いに異なることで、非周期的な配置となっている。
【００１０】
本発明の他の側面に係る半導体パッケージは、複数の第１の導電性パッドは、第１の無機絶縁膜の表面における少なくとも一方向においてパッド間隔が互いに異なることで、非周期的な配置となっている。
【００１１】
本発明の他の側面に係る半導体パッケージは、第１の無機絶縁膜上に配置されており、かつ、第１の導電性パッドを覆う第２の無機絶縁膜と、第２の無機絶縁膜の表面上に配置されている第２の導電性パッドとをさらに備え、第１の導電性パッドおよび第２の導電性パッドを含む回路素子が形成されている。
【００１２】
本発明の他の側面に係る半導体パッケージは、主面上に集積半導体回路が形成された半導体チップと、半導体チップの主面上に配置されており、かつ、集積半導体回路を覆っている第１の無機絶縁膜と、第１の無機絶縁膜の表面上であって、半導体チップが形成された領域に対応する領域に配置されている第１の導電性パッドと、第１の無機絶縁膜上に配置されており、かつ、第１の導電性パッドを覆う第２の無機絶縁膜と、第２の無機絶縁膜の表面上であって、半導体チップが形成された領域に対応する領域に配置されている第２の導電性パッドとを備え、第１の導電性パッドが複数で構成されており第１の無機絶縁膜の表面における少なくとも一方向において非周期的に配置されている、または、第２の導電性パッドが複数で構成されており第２の無機絶縁膜の表面における少なくとも一方向において非周期的に配置されている。
【００１３】
上記半導体パッケージにおいては、第１の導電性パッドおよび第２の導電性パッドのいずれかが非周期的に配置されているため、第１の無機絶縁膜または第１の無機絶縁膜の表面における定在波の発生が抑制され、また、たとえ定在波が発生した場合であってもその伝搬が阻害される。それにより、上記定在波に起因するノイズが抑制される。
【発明の効果】
【００１４】
本発明の様々な態様によれば、半導体パッケージのノイズが抑制される。
【図面の簡単な説明】
【００１５】
【図１】本発明の一態様に係る半導体パッケージの斜視図である。
【図２】図１に示した半導体パッケージを一部破断した斜視図である。
【図３】図１に示した半導体パッケージのＩＩＩ−ＩＩＩ線断面図である。
【図４】異なる態様の半導体パッケージを示した斜視図である。
【図５】異なる態様の半導体パッケージを示した斜視図である。
【図６】図５に示した半導体パッケージのＶＩ−ＶＩ線断面図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１７】
実施形態に係る半導体パッケージ１０の構成について、図１〜３を参照しつつ説明する。
【００１８】
図１に示すように、半導体パッケージ１０は積層構造を有しており、積層方向における下側から、基板２０、集積半導体回路３０、無機絶縁膜（第１の無機絶縁膜）４０および導電性パッド（第１の導電性パッド）５０が順次積層されている。半導体パッケージ１０は、一例として、平面形状が一辺３ｍｍの四角形状であり、厚さは０．７ｍｍである。
【００１９】
基板２０は、半導体製造に用いられる基板であり、一例として単結晶シリコンで構成されている。半導体パッケージ１０の製造工程中においては、基板２０はウエハ状であり、その表面２０ａ（主面）上に複数の集積半導体回路３０が形成される。図１には、基板２０の表面２０ａ上に、２つの集積半導体回路３０が形成された状態を示している。基板２０は、半導体パッケージ１０を個片化する際に、隣り合う集積半導体回路３０の間の切断面（図１の一点鎖線で示した面）において切断される。基板２０と、該基板２０の表面２０ａ上に形成された集積半導体回路３０とで、半導体チップ２１が構成される。
【００２０】
集積半導体回路３０は、基板２０の表面２０ａ上に半導体製造プロセスによって形成された電子回路であり、たとえばＩＣやＬＳＩである。集積半導体回路３０は、基板２０の表面２０ａ上の略四角形状の形成領域２２内に設けられる。集積半導体回路３０は、回路本体部３２と、複数（図１、２では４つ）の端子部３４と、回路本体部３２と各端子部３４とを接続する接続部３６とで構成されている。
【００２１】
図１、２に示した集積半導体回路３０では、形成領域２２内の中央に四角形状の回路本体部３２が設けられており、また、回路本体部３２の各辺に沿って平行に延びる長尺状の端子部３４が設けられている。
【００２２】
無機絶縁膜４０は、集積半導体回路３０が形成された形成領域２２を含む、基板２０の表面２０ａ全体を覆っている。無機絶縁膜４０は、無機絶縁材料で構成されている。無機絶縁膜４０を構成する無機絶縁材料は、誘電率が低い無機絶縁材料から選択することができ、誘電率が低い無機絶縁材料としてはＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２等が挙げられる。なお、無機絶縁膜４０は、単一の無機絶縁材料で構成された単層構造に限らず、構成材料の種類や組成が異なる無機絶縁材料の層が重ねられた複数層構造であってもよい。
【００２３】
無機絶縁膜４０には、図２、３に示すように、厚さ方向に貫通するビア４２が複数形成されている。各ビア４２は、集積半導体回路３０の端子部３４と、無機絶縁膜４０の表面４０ａに設けられた後述の導電性パッド５０とを電気的に接続している。
【００２４】
導電性パッド５０は、無機絶縁膜４０の表面４０ａ上であって、集積半導体回路３０が形成された形成領域２２に対応する領域に、複数設けられている。図１、２では、集積半導体回路３０が形成された形成領域２２に対応する領域の全面に、複数の導電性パッド５０が互いに絶縁される程度に離間されて、隙間なく敷き詰められている。この場合、複数の導電性パッド５０は、集積半導体回路３０が形成された形成領域２２に対応する領域の全面を覆う大きな一つの電極層を、所定形状に分割して得られたものと捉えることができる。
【００２５】
導電性パッド５０は、たとえば、Ｔｉ、Ｐｔ、Ａｌ、Ａｕ、Ｃｕ、Ｎｉ、Ｆｅ等の金属で構成されている。導電性パッド５０は、あるいは、ＺｎＯ、ＳｎＯ、ＲｕＯ等の導電性酸化物によって構成されていてもよい。導電性パッド５０の構成材料は、電気伝導性が高い材料から選択することができる。導電性パッド５０は、無機絶縁膜４０に対して高い密着性を実現するために、たとえばスパッタやＣＶＤ、蒸着、ＡＬＤ、めっき等によって形成される。
【００２６】
複数の導電性パッド５０は、均一な厚さを有しており、一例として、その厚さは５μｍである。
【００２７】
図３には、図１におけるＩＩＩ−ＩＩＩ線断面における４つの導電性パッド５１〜５４が示されている。４つの導電性パッド５１〜５４は、周期的な配置ではなく、非周期的な配置で並ぶように設計されている。すなわち、４つの導電性パッド５１〜５４は、幅Ｗ１〜Ｗ４およびパッド間隔Ｇ１〜Ｇ３が異なる。具体的には、４つの導電性パッド５１〜５４のうち、両端側にある２つの導電性パッド５１、５４の幅Ｗ１、Ｗ４と、中央寄りにある２つの導電性パッド５２、５３の幅Ｗ２、Ｗ３とが異なっている。また、４つの導電性パッド５１〜５４の間にある３つのパッド間隔Ｇ１〜Ｇ３のうち、中央寄りにある２つの導電性パッド５２、５３のパッド間隔Ｇ２が、その両側にある２つのパッド間隔Ｇ１、Ｇ３よりも狭くなっている。
【００２８】
なお、無機絶縁膜４０の表面４０ａ上に設けられた複数の導電性パッド５０のうち、一部の導電性パッド（図３における導電性パッド５１、５４）は、集積半導体回路３０の端子部３４上に位置しており、無機絶縁膜４０を貫通するビア４２を介して端子部３４と電気的に接続されている。集積半導体回路３０の端子部３４に接続された導電性パッド５０は、集積半導体回路３０の引き出し電極として利用され得る。
【００２９】
図１〜３に示した半導体パッケージ１０では、無機絶縁膜４０の表面４０ａおよび導電性パッド５０が露出しているが、必要に応じて、無機絶縁膜４０の上に絶縁層（たとえば、絶縁樹脂層）を設けてもよい。
【００３０】
上述した半導体パッケージ１０の集積半導体回路３０においては、端子部３４から接続部３６を介して回路本体部３２へ信号が入力されて回路本体部３２において各種演算処理がおこなわれ、その後、回路本体部３２から接続部３６を介して端子部３４から信号が出力される。発明者らは、鋭意研究の末、集積半導体回路３０の上記処理の処理周波数が高くなると、集積半導体回路３０を覆う無機絶縁膜４０の表面４０ａが起電されて、その表面４０ａに定在波が生じることを見出した。無機絶縁膜４０の表面４０ａに生じた定在波は、集積半導体回路３０の入出力信号に対してノイズとなり得る。
【００３１】
発明者らは、さらに、無機絶縁膜４０の表面４０ａ上に設けた導電性パッド配置が周期性を有することで上記定在波が発生することを見出した。
【００３２】
そこで、上述したように複数の導電性パッド５０を非周期的に配置して、導電性パッド配置の周期性を意図的に乱し、無機絶縁膜４０の表面４０ａにおける定在波の発生を抑制する上位構成の半導体パッケージ１０に至った。
【００３３】
上述した半導体パッケージ１０では、たとえば、図１のＩＩＩ−ＩＩＩ線の方向に並んだ４つの導電性パッド５１〜５４が非周期的に配置されていることで、その方向において定在波が発生する事態が抑制される。
【００３４】
なお、上述した４つの導電性パッド５１〜５４では、導電性パッド５０の幅およびパッド間隔の両方が相異しているが、導電性パッド５０の幅およびパッド間隔のいずれか一方のみが相異すれば、非周期的な配置が実現されて、上記定常波の発生抑制の効果を奏する。
【００３５】
また、複数の導電性パッド５０のそれぞれの厚さを調整可能な場合には、導電性パッド５０の幅およびパッド間隔に加えて、導電性パッド５０の厚さを相異させることで、非周期的な配置が実現される。この場合、導電性パッド５０の幅、パッド間隔および厚さの全てを相異させるか、そのうちの一部を相異させることで、上記定常波の発生抑制の効果を奏する。
【００３６】
さらに、上述した半導体パッケージ１０では、図１のＩＩＩ−ＩＩＩ線の方向に対して平行な方向および交差する方向においても、導電性パッド５０が非周期的に配置されていることで、無機絶縁膜４０の表面４０ａの全ての方向において定在波の発生が抑制されている。
【００３７】
その上、半導体パッケージ１０では、無機絶縁膜４０の構成材料として、誘電率が低いＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２等の材料を用いるため、無機絶縁膜４０の表面４０ａの起電が低く、定在波の発生がより効果的に抑制されている。
【００３８】
また、半導体パッケージ１０では、導電性パッド５０の構成材料として、電気伝導性が高い材料を用いるため、導電性パッド５０の部分とパッド間隙の部分とで、電気伝導性の差が大きくなっており、その大きな電気伝導性の差が導電性パッド配置の周期性の乱れに大きく寄与するため、定在波の発生がより一層抑制されている。
【００３９】
半導体パッケージ１０は、無機絶縁膜４０の表面４０ａに設けられる複数の導電性パッド５０のパターンについては様々なパターンを採用し得る。
【００４０】
図１に示した半導体パッケージ１０Ａの導電性パッド５０Ａは、集積半導体回路３０の端子部３４に対応する位置に２列に並んだ６つのパターンと、その列の間を隙間なく埋めるように配置された３つの矩形状パターンとで構成されている。
【００４１】
図１に示した半導体パッケージ１０Ｂの導電性パッド５０Ｂは、集積半導体回路３０の端子部３４に対応する位置に２列に並んだ８つのパターンと、その列の間を隙間なく埋めるように配置された４つの矩形状パターンとで構成されている。
【００４２】
図４に示した半導体パッケージ１０Ｃの導電性パッド５０Ｃは、集積半導体回路３０の端子部３４に対応する位置に２列に並んだ８つのパターンと、その列の間を隙間なく埋めるように点対称に配置された２つのＬ字状パターンとで構成されている。
【００４３】
導電性パッド５０は、集積半導体回路３０の形成領域２２に対応する領域に、必ずしも隙間なく敷き詰められている必要はなく、該領域内に導電性パッドが存在しない領域があってもよい。
【００４４】
なお、図５、６に示した半導体パッケージ１０Ｄのように、無機絶縁膜４０の表面４０ａ上に、導電性パッド５０を覆うように無機絶縁膜（第２の無機絶縁膜）６０を設けるとともに、無機絶縁膜６０の表面６０ａ上に導電性パッド（第２の導電性パッド）７０を設けることもできる。なお、図５においては、無機絶縁膜６０の図示を省略している。
【００４５】
無機絶縁膜６０は、上述した無機絶縁膜４０同様、無機絶縁材料で構成されている。無機絶縁膜６０の材料は、無機絶縁膜４０の材料と同じであっても、異なっていてもよい。無機絶縁膜６０の材料は、誘電率が低い無機絶縁材料である必要はない。無機絶縁膜６０をキャパシタの誘電層として利用する場合には、むしろ、誘電率が高い無機絶縁材料が選択される。無機絶縁膜６０は、無機絶縁膜４０同様、単一の無機絶縁材料で構成された単層構造に限らず、構成材料の種類や組成が異なる無機絶縁材料の層が重ねられた複数層構造であってもよい。
【００４６】
導電性パッド７０は、上述した導電性パッド５０同様、金属で構成されている。導電性パッド７０の材料は、導電性パッド５０の材料と同じであっても、異なっていてもよい。導電性パッド７０の構成材料は、上述した導電性パッド５０同様、電気伝導性が高い材料から選択することができる。導電性パッド７０は、無機絶縁膜６０に対して高い密着性を実現するために、たとえばスパッタやＣＶＤ、めっき等によって形成される。
【００４７】
導電性パッド７０は、導電性パッド５０同様、集積半導体回路３０の形成領域２２に対応する領域内に設けられている。
【００４８】
半導体パッケージ１０Ｄにおいては、図５のＶＩ−ＶＩ線の方向に並んだ２つの導電性パッド５５、５６が非周期的に配置されている。半導体パッケージ１０Ｄの導電性パッド５０Ｄでは、導電性パッド５５の幅が導電性パッド５６の幅よりも広く設計されており、それにより非周期的な配置が実現されている。それにより、図５のＶＩ−ＶＩ線の方向において定在波が発生する事態が抑制されている。
【００４９】
加えて、半導体パッケージ１０Ｄでは、導電性パッド７０が、無機絶縁膜６０を介して導電性パッド５５と対面するように配置されて、キャパシタ構造が形成されている。すなわち、導電性パッド５０、７０と無機絶縁膜６０とにより、回路素子の一種であるキャパシタが形成されている。たとえば、導電性パッド５０、７０と無機絶縁膜６０とにより、回路素子の一種であるインダクタを形成してもよい。また、導電性パッド５０、７０と無機絶縁膜６０とにより、キャパシタおよびインダクタの両方を形成してＬＣフィルタを形成してもよい。さらに、無機絶縁膜６０の構成材料として圧電性材料を採用することで、導電性パッド５０、７０と無機絶縁膜６０とにより、回路素子の一種であるセンサを形成してもよい。また、導電性パッド５０を信号の入出力端子として利用してメモリー素子を設けてもよい。この場合のメモリー素子は、ＤＲＡＭ、ＳＲＡＭあるいはＭＲＡＭ等の各種メモリー素子を幅広く選択することができる。さらに、これらメモリー素子は、本発明の半導体パッケージ１０Ｄにおける導電性パッド５０、７０を有していてもよく、それら導電性パッド５０、７０を用いたキャパシタやインダクタが形成されていてもよい。
【００５０】
なお、半導体パッケージ１０Ｄのように、集積半導体回路３０の形成領域２２に対応する領域内に導電性パッド５０、７０が複数段に分かれて配置されている場合には、いずれかの段の導電性パッド５０、７０が非周期的な配置となってさえいれば、上記定在波が発生する事態が抑制される。
【００５１】
また、半導体パッケージ１０Ｄのような積層構造の上に、さらに無機絶縁膜および導電性パッドを積層して、さらなる多層化してもよい。この場合、必要に応じて、上層の導電性パッドに達する高さまでビア４２を延伸させてもよい。
【符号の説明】
【００５２】
１０、１０Ａ〜１０Ｄ…半導体パッケージ、２０…基板、２１…半導体チップ、３０…集積半導体回路、４０、６０…無機絶縁膜、５０〜５６、７０…導電性パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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