(57)【要約】【課題】発光部と、発光部の電流を制御する電流制御部が一体に構成されたIII 族窒化物半導体からなる半導体素子を実現すること。【解決手段】図１のように、半導体素子は、光を放射する発光部１０と、発光部１０の電流を制御する電流制御部１１と、によって構成されている。発光部１０は、基板１００と、基板１００上にバッファ層を介して位置し、チャネル層１０１、ｎ層１０２、発光層１０３、ｐ層１０４の順に積層されたIII 族窒化物半導体からなる層を有している。電流制御部１１には、ｎ層１０２を露出させる第１の溝１１４、チャネル層１０１を露出させる第２の溝１１５が設けられている。ソース電極１１０は、第１の溝１１４の底面に露出するｎ層１０２上に設けられている。また、ソース電極１１０とｐ電極１０７は、平面視において第２の溝１１５を挟んで対向して設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
発光部と、発光部の電流を制御する電流制御部とを有した半導体素子であって、
前記発光部は、
真性またはｎ型であるチャネル層、前記チャネル層よりもｎ型不純物濃度が高いｎ層、発光層、ｐ層の順に積層された半導体からなる半導体層と、
前記ｐ層上に位置するｐ電極と、を有し、
前記電流制御部は、
前記ｐ層の一部領域から前記ｎ層まで達する第１の溝と、
前記第１の溝底面から前記チャネル層に達する第２の溝と、
平面視において前記第２の溝を挟んで前記ｐ電極に対向する位置であって前記第１の溝底面に露出する前記ｎ層上に設けられたソース電極と、
前記第２の溝の底面および側面に連続して膜状に設けられたゲート絶縁膜と、
前記第２の溝の底面および側面に、前記ゲート絶縁膜を介して設けられたゲート電極と、
を有する、
ことを特徴とする半導体素子。
【請求項２】
前記ｐ電極と前記ゲート電極が電気的に接続されている、ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記電流制御部は、平面視において前記第２の溝を挟んで前記ソース電極に対向する位置であって前記第１の溝底面に設けられたドレイン電極をさらに有する、ことを特徴とする請求項１または請求項２に記載の半導体素子。
【請求項４】
前記発光部は、前記ｎ層に接続する複数のｎ電極を有し、
前記ドレイン電極は、複数の前記ｎ電極と電気的に接続されている、
ことを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記チャネル層は、真性であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体素子。
【請求項６】
前記半導体は、III 族窒化物半導体であることを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体素子。
【請求項７】
１以上の前記発光部と前記電流制御部が直列接続された直列回路を複数有し、
複数の前記直列回路が並列接続されている、
ことを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体素子。
【請求項８】
前記発光部を５個以上有し、
４つの端子点Ａ、Ｂ、Ｃ、Ｄに対し、
ＡＢ間には、ＡからＢに向かって順方向となるように、１以上の前記発光部が直列接続され、
ＤＣ間には、ＤからＣに向かって順方向となるように、１以上の前記発光部が直列接続され、
ＣＢ間には、ＣからＢに向かって順方向となるように、１以上の前記発光部が直列接続され、
ＤＡ間には、ＤからＡに向かって順方向となるように、１以上の前記発光部が直列接続され、
ＢＤ間には、ＢからＤに向かって順方向となるように、１以上の前記発光部と前記電流制御部が直列接続されている、
ことを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体素子。
【請求項９】
請求項７に記載の半導体素子と、
出力端子が、各前記直列回路の各前記電流制御部の前記ゲート電極と接続されたポテンショメータと、を有し、
前記ポテンショメータによって、前記ゲート電極に印加される電圧を可変とした、
ことを特徴とする電気回路。
【請求項１０】
請求項８に記載の半導体素子と、
出力端子が、前記電流制御部の前記ゲート電極と接続されたポテンショメータと、を有し、
前記ポテンショメータによって、前記ゲート電極に印加される電圧を可変とした、
ことを特徴とする電気回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光する発光部と、発光部の電流を制御する電流制御部とを一体に構成した半導体素子に関する。また、その半導体素子を備えた電気回路に関する。
【背景技術】
【０００２】
照明用のＬＥＤパッケージなどでは、大きな光束を得るために複数のＬＥＤチップを直列に接続した直列接続回路を、さらに複数並列に接続して配置している。そのため、ＬＥＤパッケージを構成するＬＥＤのうち、あるＬＥＤチップでショートが発生すると、駆動電圧の低下により、そのＬＥＤチップを含む直列接続回路に電流が集中する。その結果、各種の不具合に発展、拡大していく。たとえば、ショートしたＬＥＤチップを含む直列接続回路には過電流が流れ、ＬＥＤチップの劣化が加速的に進行する。また、他の直列接続回路には電流がほとんど流れなくなるため、ＬＥＤパッケージの発光パターンが著しく劣化する。
【０００３】
ショートしたＬＥＤチップを含む直列接続回路に電流が集中しないように、特許文献１には、各直列接続回路ごとに定電流回路を設けたＬＥＤ光源装置が記載されている。
【０００４】
また、特許文献２には、発光部と、発光部の電流を一定に制御するＨＦＥＴ構造である定電流素子とが同一基板上に一体に構成されたIII 族窒化物半導体からなる半導体素子が記載されている。このように一体化した構造とすることで、全体としてのサイズを小型とすることができ、コストの低減を図ることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許４４６１５７６号公報
【特許文献２】特開２００９−７１２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献２の半導体素子では、ＨＦＥＴ構造がＡｌＧａＮ層を含むため、発光部の構造においてもｎ層中にＡｌＧａＮ層を挿入する必要があり、III 族窒化物半導体からなる発光素子として従来用いられている構造を流用することができなかった。そのため、製造コストが高くなることが問題であった。
【０００７】
そこで本発明は、発光部と、発光部の電流を制御する電流制御部が一体に構成された半導体素子を実現することである。
【課題を解決するための手段】
【０００８】
本発明は、発光部と、発光部の電流を制御する電流制御部とを有した半導体素子であって、発光部は、真性またはｎ型であるチャネル層、チャネル層よりもｎ型不純物濃度が高いｎ層、発光層、ｐ層の順に積層された半導体からなる半導体層と、ｐ層上に位置するｐ電極と、を有し、電流制御部は、ｐ層の一部領域からｎ層まで達する第１の溝と、第１の溝底面からチャネル層に達する第２の溝と、平面視において第２の溝を挟んでｐ電極に対向する位置であって第１の溝底面に露出するｎ層上に設けられたソース電極と、第２の溝の底面および側面に連続して膜状に設けられたゲート絶縁膜と、第２の溝の底面および側面に、ゲート絶縁膜を介して設けられたゲート電極と、を有することを特徴とする半導体素子である。
【０００９】
チャネル層は、電流制御部による電流制御性を十分に向上させるために、ｎ層に対して十分に低いｎ型不純物濃度とすることが望ましく、特に真性とすることが望ましい。
【００１０】
電流制御部は、第２の溝の底面および側面に、ゲート絶縁膜を介して設けられたゲート電極をさらに有していてもよい。また、ｐ電極とゲート電極が電気的に接続されていてもよい。
【００１１】
また、電流制御部は、平面視において第２の溝を挟んでソース電極に対向する位置であって第１の溝底面に設けられたドレイン電極をさらに有していてもよい。また、発光部は、ｎ層に接続する複数のｎ電極を有し、ドレイン電極は、複数のｎ電極と電気的に接続されていてもよい。
【００１２】
本発明は、従来発光素子として利用されている任意の半導体材料に適用可能であるが、特にIII 族窒化物半導体からなる半導体素子への適用が有効である。
【００１３】
また、発光部や電流制御部は複数有していてもよい。たとえば、１以上の発光部と電流制御部が直列接続された直列回路を複数有し、複数の直列回路が並列接続されている構造としてもよい。このような構造の半導体素子において、出力端子が、各直列回路の各電流制御部のゲート電極と接続されたポテンショメータを設けて電気回路を構成し、ポテンショメータによって、ゲート電極に印加される電圧を可変としてもよい。飽和電流値の値を制御することができる。
【００１４】
また、発光部を５個以上有し、４つの端子点Ａ、Ｂ、Ｃ、Ｄに対し、ＡＢ間には、ＡからＢに向かって順方向となるように、１以上の発光部が直列接続され、ＤＣ間には、ＤからＣに向かって順方向となるように、１以上の発光部が直列接続され、ＣＢ間には、ＣからＢに向かって順方向となるように、１以上の発光部が直列接続され、ＤＡ間には、ＤからＡに向かって順方向となるように、１以上の発光部が直列接続され、ＢＤ間には、ＢからＤに向かって順方向となるように、１以上の発光部と電流制御部が直列接続されている構造としてもよい。このような半導体素子において、出力端子が、電流制御部のゲート電極と接続されたポテンショメータを設けて電気回路を構成し、ポテンショメータによって、ゲート電極に印加される電圧を可変としてもよい。飽和電流値の値を制御することができる。
【発明の効果】
【００１５】
本発明によれば、発光部と発光部の電流を制御する電流制御部とが一体に構成された半導体素子を実現することができるので、素子の小型化を図ることができる。また、発光部には従来のIII 族窒化物半導体からなる発光素子で用いられている構造を用いることができ、低コスト化を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】実施例１の半導体素子の構成を示した図。
【図２】実施例１の半導体素子と等価な回路図。
【図３】実施例１の半導体素子のＩ−Ｖ特性を示したグラフ。
【図４】実施例２の半導体素子の構成を示した図。
【図５】実施例３の電気回路の構成を示した図。
【図６】実施例４の半導体素子の構成を示した図。
【図７】実施例５の半導体素子の構成を示した図。
【図８】実施例６の半導体素子の構成を示した図。
【図９】実施例７の半導体素子の構成を示した図。
【図１０】実施例６の半導体素子の電極パターンを示した図。
【図１１】変形例の電気回路の構成を示した図。
【図１２】変形例の半導体素子の構成を示した図。
【発明を実施するための形態】
【００１７】
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
【実施例１】
【００１８】
図１は、実施例１の半導体素子の構成を示した図である。実施例１の半導体素子は、III 族窒化物半導体からなるフリップチップ型の素子であり、光を放射する発光部１０と、発光部１０の電流を制御する電流制御部１１と、によって構成されている。発光部１０は、光を放射する発光ダイオードとして機能する領域である。また、電流制御部１１は、発光部１０に流れる電流を制御する機能を有した領域であり、ＦＥＴと同等の機能を有している。図２のように、実施例１の半導体素子は、発光ダイオード（発光部１０）とＦＥＴ（電流制御部１１）を直列に接続した回路と等価であり、発光ダイオードのカソードは、ＦＥＴのドレインと接続された構成である。
【００１９】
（発光部１０の構成）
まず、発光部１０の構成について詳しく説明する。発光部１０は、図１のように、基板１００と、基板１００上にＡｌＮからなるバッファ層（図示しない）を介して位置し、チャネル層１０１、ｎ層１０２、発光層１０３、ｐ層１０４の順に積層されたIII 族窒化物半導体からなる層と、ｐ層１０４上に位置する透明電極１０５と、透明電極１０５上に絶縁膜１０６を介して位置するｐ電極１０７と、によって構成されている。
【００２０】
基板１００はサファイア基板であり、その表面には、光取り出し効率を高めるための周期的な凹凸パターンが設けられている。
【００２１】
チャネル層１０１は、基板１００の凹凸パターンが設けられている側の表面上に、ＡｌＮからなるバッファ層（図示しない）を介して位置している。チャネル層１０１は、厚さ１μｍのアンドープＧａＮである。
【００２２】
なお、チャネル層１０１は真性でもｎ型でもよく、電流制御部１１のチャネル層として機能するものであればよい。つまり、ｎ層１０２のＳｉ濃度がチャネル層１０１よりも高ければよい。チャネル層として十分に機能させ、電流制御部１１の電流制御性を向上させるために、チャネル層１０１はｎ層１０２に対して十分に低いＳｉ濃度とすることが望ましく、たとえば、Ｓｉ濃度が１×１０17／ｃｍ3 以下のＧａＮ層であってもよい。特に、実施例１のようにアンドープとするのが望ましい。
【００２３】
ｎ層１０２、発光層１０３、およびｐ層１０４は、チャネル層１０１上にこの順で積層されている。ｎ層１０２はｎ−ＧａＮからなる。発光層１０３は、ＩｎＧａＮからなる井戸層とＡｌＧａＮからなる障壁層を交互に積層させたＭＱＷ構造である。ｐ層１０４は、ｐ−ＧａＮからなる。
【００２４】
なお、チャネル層１０１、ｎ層１０２、発光層１０３、およびｐ層１０４の構成は上記に限らず、従来III 族窒化物半導体からなる発光素子において採用されている任意の構成とすることができる。たとえば、ｎ層１０２は、チャネル層側から順に、ｎ−ＧａＮからなるｎコンタクト層、アンドープＧａＮとｎ−ＧａＮを順に積層させた静電耐圧層、ｎ−ＧａＮとＩｎＧａＮを交互に繰り返し積層させたｎ超格子層、を順に積層させた構造とすることができる。また、ｐ層１０４は、発光層１０３側から順に、ｐ−ＡｌＧａＮとｐ−ＩｎＧａＮを交互に繰り返し積層させたｐクラッド層、ｐ−ＧａＮからなるｐコンタクト層、の順に積層させた構造とすることができる。特に、チャネル層１０１は、ｎ層１０２のコンタクト層と同一組成とすることができる。
【００２５】
透明電極１０５はＩＺＯ（亜鉛ドープの酸化インジウム）からなり、ｐ層１０４上にほぼ全面にわたって設けられている。ＩＺＯ以外にもＩＴＯ（スズドープの酸化インジウム）、ＩＣＯ（セリウムドープの酸化インジウム）、ＺｎＯなどを用いることができる。
【００２６】
絶縁膜１０６は、ＳｉＯ2 からなり、透明電極１０５上にほぼ全面にわたって設けられている。絶縁膜１０６は、屈折率の異なる誘電体（たとえばＳｉＯ2 とＴｉＯ2 ）を所定の厚さで交互に積層させたＤＢＲ構造としてもよく、これにより発光層１０３から放射される光を基板１００側へと効率的に反射させることで、光の取り出し効率の向上を図ることができる。
【００２７】
ｐ電極１０７は、絶縁膜１０６上に設けられている。絶縁膜１０６にはその絶縁膜１０６を貫通する孔が設けられており、その孔を介して透明電極１０５とｐ電極１０７は電気的に接続されている。ｐ電極１０７の平面パターンは、従来の発光素子に用いているものをそのまま流用することができる。
【００２８】
以上述べた発光部１０は、従来の発光素子と同様の構成であり、その機能も同様である。つまり、導通によって青色に発光する。
【００２９】
（電流制御部１１の構成）
次に、電流制御部１１の構成について詳しく説明する。電流制御部１１は、図１のように、チャネル層１０１、ｎ層１０２、ソース電極１１０、ゲート絶縁膜１１１、ゲート電極１１２、ドレイン電極１１３、ｎ層１０２を露出させる第１の溝１１４、チャネル層１０１を露出させる第２の溝１１５、によって構成されている。
【００３０】
第１の溝１１４は、ｐ層１０４側からエッチングして形成した溝であり、ｎ層１０２のｎコンタクト層に達する深さである。この第１の溝１１４が形成された領域が電流制御部１１として機能する領域である。従来の発光素子の作製では、ｎ電極を設けるためにｎ層を露出させる溝をドライエッチングにより設けるが、第１の溝１１４はそれを流用することができる。
【００３１】
第２の溝１１５は、第１の溝１１４によって露出したｎ層１０２をさらにエッチングして形成した溝であり、チャネル層１０１に達する深さである。
【００３２】
なお、第１の溝１１４および第２の溝１１５の側面は、底面に対して垂直であってもよいし、傾斜していてもよい。
【００３３】
ソース電極１１０およびドレイン電極１１３は、第１の溝１１４の底面に露出するｎ層１０２上にそれぞれ離間して設けられている。また、ソース電極１１０とｐ電極１０７は、平面視において第２の溝１１５を挟んで対向して設けられ、かつ、ソース電極１１０とドレイン電極１１３は、平面視において第２の溝１１５を挟んで対向して設けられている。
【００３４】
ゲート絶縁膜１１１は、ＳｉＯ2 からなり、第２の溝１１５の底面および側面に連続して膜状に設けられている。実施例１では、絶縁膜１０６とゲート絶縁膜１１１で同一の材料を用い、一体化することで構成の簡素化を図っている。ゲート絶縁膜１１１の厚さは、たとえば０．１μｍである。なお、絶縁膜１０６とゲート絶縁膜１１１とで異なる材料を用いてもよい。
【００３５】
ゲート電極１１２は、Ｔｉ／Ａｌからなり、ゲート絶縁膜１１１を介して、第２の溝１１５の底面および側面に設けられている。
【００３６】
以上述べた電流制御部１１は、ＦＥＴとして機能する領域である。つまり、第２の溝１１５の底面に露出するチャネル層１０１表面近傍がチャネルとして動作し、ゲート電極１１２への電圧印加によってドレイン電極１１３側からソース電極１１０側へとチャネルを流れる電子の量を制御することで、ソース−ドレイン間の飽和電流の値を制御することができる。
【００３７】
なお、ドレイン電極１１３は、電流制御部１１の定電流動作の機能には寄与していないが、従来の発光素子の構造を実施例１の半導体素子に流用する場合に、ドレイン電極１１３を設けることで電極パターンの最適化が容易となる。
【００３８】
次に、実施例１の半導体素子の動作について説明する。実施例１の半導体素子は、発光ダイオードとして機能する発光部１０と、ＦＥＴとして機能する電流制御部１１が直列接続された構成である（図２参照）。そのため、発光部１０のｐ電極１０７と、電流制御部１１のソース電極１１０との間に電圧が印加されると、発光部１０は、電流制御部１１のゲート電極１１２に印加されたゲート電圧値に基づく定電流で駆動され、発光する。
【００３９】
図３は、実施例１の半導体素子のＩ−Ｖ特性をシミュレーションにより求めた結果を示すグラフである。また、比較のため、発光部１０、電流制御部１１それぞれのＩ−Ｖ特性もグラフに示している。図３のように、発光部１０は通常の発光ダイオードと同様のＩ−Ｖ特性を有しており、順方向電圧を超えると急激に電流が流れる特性となっている。また、電流制御部１１は、電圧の増加とともに電流が増加していくが、ある一定の電圧以上で電流が飽和して一定値となる特性であり、ＦＥＴと同様のＩ−Ｖ特性を有していることがわかる。実施例１の半導体素子は、発光部１０と電流制御部１１の直列接続であるため、図３のように、順方向電圧を超えると電流がおよそ線形に増加していき、ある電圧以上で電流が飽和して一定値になるというＩ−Ｖ特性になっている。
【００４０】
以上、実施例１の半導体素子によれば、発光部１０と、その発光部１０の電流をある電圧以上で一定に制御する電流制御部１１と、を一体化して１つの素子として実現でき、素子の小型化、低コスト化を図ることができる。また、実施例１の半導体素子は、発光部１１の素子構造として従来の発光素子の構造を流用することができるので、低コスト化を図ることができる。
【００４１】
特に、実施例１の半導体素子は、ｎ電極が複数分散されて設けられた構造の発光素子を流用して作製する場合に有効である。発光部１０にそれら複数のｎ電極を設け、複数のｎ電極と電気的に接続する１つの電極として電流制御部１１のドレイン電極１１３を設けることで、実施例１の半導体素子の電極パターンの設定を容易に行うことができる。つまり、素子面方向への電流拡散を最適化し、発光パターンの均一化を容易に行うことができるとともに、電流制御部１１における定電流動作を最適化することができる。
【００４２】
その一例として、図１２のフリップチップ型の半導体素子を示す。図１２の半導体素子は、透明電極１０５を覆う絶縁膜１０６には、ドット状の孔１２０が複数設けられ、絶縁膜１０６上には、その孔１２０を介して接続する反射電極１２１が設けられている。この反射電極１２１によってサファイア基板１００側へと光を反射させて光取り出し効率を向上させている。また、ｎ層１０２を露出させるためのドット状の孔１２３が複数設けられており、その孔１２３の底面に露出するｎ層１０２には、それぞれｎ電極１２２が設けられている。また、反射電極１２１、ｎ電極１２２、絶縁膜１０６を覆うようにして絶縁膜１２４が設けている。絶縁膜１２４中には、反射電極１２１と接続するｐ配線電極１２５が設けられており、絶縁膜１２４上に設けられたｐ電極１０７と接続されている。また、絶縁膜１２４中には、複数のｎ電極１２２と接続するｎ配線電極１２６が設けられていて、ｐ配線電極１２５とは接触しないように分離して設けられている。ドレイン電極１１３は、絶縁膜１２４上から溝１１４底面に露出するｎ層１０２表面にかけて連続して設けられており、絶縁膜１２４上のドレイン電極１１３とｎ配線電極１２６が孔を介して接続されている。この図１２の半導体素子では、従来のフリップチップ型の発光素子に用いていたｐ電極１０７、ｎ電極１２２のパターンをそのまま流用して実現されており、電極パターンの設定が容易である。
【実施例２】
【００４３】
図４は、実施例２の半導体素子と等価な回路の構成を示した回路図である。図４のように、実施例２の半導体素子は、ｍ個の発光部１０と１個の電流制御部１１が直列に接続された直列回路を有し、この直列回路が並列にｎ個接続された構成であり、発光部１０のｐ電極１０７に直流電源２００の正極、電流制御部１１のソース電極１１０が直流電源２００の負極に接続されている。ｍ、ｎは任意の自然数であるが図では簡便のためｍ＝ｎ＝３の場合を示している。また、実施例２の半導体素子は、実施例１の半導体素子の発光部１０をｍ×ｎ個、電流制御部１１をｎ個とし、それらの電極を上記のように接続することで実現されたモノリシック構造の素子である。
【００４４】
複数の発光部１０や電流制御部１１を分離するための分離溝は、チャネル層１０１に達する深さまで形成してもよいし、基板１００に達する深さまで形成してもよい。
【００４５】
実施例２の半導体素子では、ある発光部１０にショートが発生しても、電流制御部１１によってその発光部１０を含む直列回路の電流は一定に保たれる。したがって、ショートした発光部１０を含む直列回路に過電流が流れてその列の正常な発光部１０が加速的に劣化してしまうのが防止されている。また、発光しないのはショートした発光部１０のみであり、他の発光部１０は正常に発光するため、発光パターンもおよそ維持される。
【００４６】
なお、実施例２の半導体素子では、ｍ×ｎ個の発光部１０とｎ個の電流制御部１１全体を１つの半導体素子で実現し、素子の小型化、低コスト化を図っているが、各直列回路（ｍ個の発光部１０と１個の電流制御部１１）を１つの半導体素子として、それを並列接続した構成としてもよい。また、１個の発光部１０と１個の電流制御部１１のみを１つの半導体素子としてもよい。
【実施例３】
【００４７】
図５は、実施例３の電気回路の構成を示した回路図である。実施例３の電気回路は、実施例２の半導体素子に、ポテンショメータＲを設けたものである。ポテンショメータＲの両端は発光部１０のｐ電極１０７、電流制御部１１のソース電極１１０に接続されており、出力端子は電流制御部１１のゲート電極１１２に接続されている。ポテンショメータＲは、可変抵抗器の一種であり、つまみの回転角や位置によって抵抗値を可変とした装置である。
【００４８】
実施例３の電気回路では、ポテンショメータＲのつまみを操作して抵抗値を変化させることにより、電流制御部１１のゲート電極１１２に印加される電圧値を変化させることができ、各直列回路の飽和電流値を制御することができる。
【実施例４】
【００４９】
図６は、実施例４の半導体素子の構成を示した回路図である。図６のように、実施例４の半導体素子は、実施例３の半導体素子における各直列回路に対して、逆並列接続する直列回路を追加したものである。
【００５０】
この実施例４の半導体素子は、交流電源４００により駆動することができる。ここで、実施例４の半導体素子には電流制御部１１が設けられているため、各直列回路を流れる最大電流が抑えられ、一定の電流値となる時間が長くなる。その結果、一定の明るさで光っている時間が長くなり、光のちらつきが軽減されている。実施例４においても、ポテンショメータを設けて電流制御部１１のゲート電極１１２に印加される電圧値を変化させることができるようにしてもよい。
【実施例５】
【００５１】
図７は、実施例５の半導体素子について、等価な回路図で示したものである。実施例５の半導体素子は、実施例１の半導体素子の発光部１０を複数個、電流制御部１１を１個とし、それらのｐ電極１０７、ソース電極１１０を下記のように接続することで実現されたモノリシック構造の素子である。図７のように、実施例５の半導体素子は、複数個の発光部１０を以下に説明するブリッジ回路とした構成の素子である。
【００５２】
ブリッジ回路は、図７のように、４点Ａ、Ｂ、Ｃ、Ｄを接続点として、次のように発光部１０が接続されている。ＡＢ間には、Ａを高電位として順方向となるようにｎ（ｎは自然数）個の発光部１０が直列接続されている。ＢＤ間には、Ｂを高電位として順方向となるようにｍ（ｍは自然数）個の発光部１０と１個の電流制御部１１が直列接続されている。ＤＣ間には、Ｄを高電位として順方向となるようにｎ個の発光部１０が直列接続されている。ＣＢ間には、Ｃを高電位として順方向となるようにｎ個の発光部１０が直列接続されている。ＤＡ間には、Ｄを高電位として順方向となるようにｎ個の発光部１０が直列接続されている。なお、図では簡便のためｍ＝ｎ＝３の場合を示している。
【００５３】
実施例５の半導体素子は、交流電源５００により駆動される。点Ａが高電位で点Ｃが低電位となった場合には、Ａ−Ｂ−Ｄ−Ｃの順に直列接続された発光部１０が通電して発光する。また、点Ｃが高電位で点Ａが低電位となった場合には、Ｃ−Ｂ−Ｄ−Ａの順に直列接続された発光部１０が通電して発光する。このように、点Ａ、Ｃのいずれが高電位となった場合も、過半数の発光部１０を発光させることができる。
【００５４】
ここで、実施例５の半導体素子のＢＤ間には電流制御部１１が設けられているため、最大電流が抑えられ、一定の電流値となる時間が長くなる。その結果、一定の明るさで光っている時間が長くなり、光のちらつきが軽減されている。また、実施例５の半導体素子は、図７の回路図と等価な構造を１つの半導体素子で実現するため、素子の小型化、低コスト化が図られている。
【００５５】
実施例３と同様に、実施例５の半導体素子にポテンショメータＲを設けた電気回路を構成してもよい（図１１参照）。ポテンショメータＲの両端は、点Ｂ、Ｄにそれぞれ接続されており、出力端子は電流制御部１１のゲート電極１１２に接続されている。この電気回路では、ポテンショメータＲのつまみを操作して抵抗値を変化させることにより、電流制御部１１のゲート電極１１２に印加される電圧値を変化させることができ、飽和電流値を制御することができる。
【実施例６】
【００５６】
図８は、実施例６の半導体素子の構成を示した図である。実施例６の半導体素子は、実施例１の半導体素子における電流制御部１１に替えて電流制御部６１を設けたものである。電流制御部６１は、電流制御部１１におけるドレイン電極１１３を省いた構造である。他の構成については実施例１の半導体素子と同様である。
【００５７】
実施例１では、電流制御部１１にドレイン電極１１３を残すことで元の素子の電極パターンとの整合性を取っている。しかし、ドレイン電極１１３は電流制御部１１の電流制御機能には寄与していない構成部分である。そこで、実施例６の半導体素子のように、ドレイン電極１１３を省略することにより、素子の構成をより簡略化することができ、低コスト化を図ることができる。特に、ｎ電極が複数箇所に分散しておらず、１つのｎ電極が設けられている発光素子の構造を流用する場合に、実施例６の半導体素子は特に有効である。
【００５８】
たとえば、従来の発光素子におけるｎ電極のパターンを実施例６の半導体素子のソース電極１１０のパターンとし、そのソース電極１１０とｐ電極１０７との間に第２の溝１１５およびゲート電極１１２が位置するようなパターンとすればよい。
【００５９】
具体例を図１０に示す。図１０（ａ）は、流用する発光素子の電極パターンを示し、図１０（ｂ）はそれを流用した実施例６の半導体素子の電極パターンを示している。図１０（ａ）のように、流用する発光素子は平面視で矩形の素子であり、ｐ電極１０７のパターンを長辺に沿って直線状の配線パターンとし、ｎ電極１０８のパターンをその対辺である長辺に沿って直線状の配線パターンとしている。図１０（ｂ）に示すように、実施例６の半導体素子では、ｐ電極１０７のパターンはそのままとし、ｎ電極１０８のパターンもほぼそのままソース電極１１０として流用し、ｐ電極１０７とソース電極１１０との間であってソース電極１１０よりの位置に、長辺に沿って直線状のゲート電極１１２を設けている。
【実施例７】
【００６０】
図９は、実施例７の半導体素子の構成を示した図である。実施例７の半導体素子は、実施例１の半導体素子における発光部１０、電流制御部１１に替えて発光部８０、電流制御部８１を設けたものであり、実施例６の半導体素子からドレイン電極１１３を省き、ｐ電極１０７に替えてｐ電極８０７を設けたものである。ｐ電極８０７は、ｐ電極１０７を電流制御部１１のゲート絶縁膜１１１上にまで延伸させたものである。また、ｐ電極８０７がｎ層１０２に接触しないように、ｐ電極８０７とｎ層１０２の間には絶縁膜１０６を設けている。他の構成については実施例６の半導体素子と同様である。
【００６１】
この実施例７の半導体素子は、図２に示した回路図において発光ダイオードのアノードとＦＥＴのゲートとを接続した回路と等価であり、電流制御部８１によって発光部８０を定電流駆動させることができる。
【００６２】
（変形例）
実施例の半導体素子はフリップチップ型の素子であるが、本発明はこれに限るものではなく、フェイスアップ型の素子や、基板主面に垂直方向に導通を取る縦型の素子などにも適用することができる。
【００６３】
また、実施例６、７に示した半導体素子は、発光部と電流制御部がそれぞれ１個の場合であるが、複数個とすることで実施例２〜５に示した半導体素子と同様の素子を実現することも可能である。
【産業上の利用可能性】
【００６４】
本発明の半導体素子は、照明用のＬＥＤパッケージなどに用いることができる。
【符号の説明】
【００６５】
１０：発光部
１１：電流制御部
１００：基板
１０１：チャネル層
１０２：ｎ層
１０３：発光層
１０４：ｐ層
１０５：透明電極
１０６：絶縁膜
１０７：ｐ電極
１１０：ソース電極
１１１：ゲート絶縁膜
１１２：ゲート電極
１１３：ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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