(57)【要約】【課題】出力インピーダンス変換回路を構成するキャパシタと接地との間を接続するキャパシタ接続線路の耐電力が高められ、かつ小型化が容易なモノリシックマイクロ波集積回路を提供する。【解決手段】モノリシックマイクロ波集積回路は、半導体基板と、窒化物半導体素子と、出力端子と、マイクロストリップ線路と、キャパシタと、接地電極と、裏面電極と、導電層と、キャパシタ接続線路と、を有する。マイクロストリップ線路は、窒化物半導体素子と、出力端子と、の間に設けられる。キャパシタは、一方の端部がマイクロストリップ線路に接続される。導電層は、接地電極と裏面電極とを接続する。キャパシタ接続線路は、キャパシタの他方の端部に接続された一方の端部と、接地電極に接続された他方の端部と、を有する。キャパシタ接続線路では、等しいインピーダンスを有する領域が複数個並列に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
バイアホールが設けられた半導体基板と、
前記半導体基板の上に設けられた窒化物半導体素子と、
出力端子と、
前記窒化物半導体素子と前記出力端子との間に設けられたマイクロストリップ線路と、
一方の端部が前記マイクロストリップ線路に接続されたキャパシタと、
接地電極と、
前記半導体基板に設けられた裏面電極と、
前記バイアホール内に設けられ、前記接地電極と前記裏面電極とを接続する導電層と、
等しいインピーダンスを有する複数の領域が並列に接続されたキャパシタ接続線路であって、一方の端部が前記キャパシタの他方の端部に接続され、他方の端部が前記接地電極に接続された、キャパシタ接続線路と、
を備えたモノリシックマイクロ波集積回路。
【請求項２】
前記マイクロストリップ線路と前記キャパシタとは、前記半導体基板の上に設けられた、請求項１記載のモノリシックマイクロ波集積回路。
【請求項３】
前記キャパシタ接続線路は、３つ以上の線路を含み、
前記線路のうちの長い線路の幅は、前記線路のうちの短い線路の幅よりも広く、
前記３つ以上の線路の負荷インピーダンスは等しい、請求項１または２に記載のモノリシックマイクロ波集積回路。
【請求項４】
前記キャパシタ接続線路は３つの線路からなり、前記３つの線路のうち外縁部の２つの線路は長さと幅が等しく、前記３つの線路のうち中央部の線路よりも長くかつ太く、前記３つの線路の間隔は前記半導体基板の厚さ以上である請求項３記載のモノリシックマイクロ波集積回路。
【請求項５】
３つの線路からなる前記キャパシタ接続線路の前記外縁部の２つの線路と前記中央部の線路の特性インピーダンス比は１．２５以上かつ１．６６以下の範囲内を選択している請求項４記載のモノリシックマイクロ波集積回路。
【請求項６】
前記キャパシタ接続線路は２つの線路からなり、前記２つの線路は長さと幅が等しく、前記２つの線路の間隔は前記半導体基板の厚さ以上である請求項１または２に記載のモノリシックマイクロ波集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、モノリシックマイクロ波集積回路に関する。
【背景技術】
【０００２】
モノリシックマイクロ波集積回路に用いるインピーダンス変換回路をマイクロストリップ線路と並列キャパシタで構成すると、マイクロストリップ線路のみで構成するよりも回路面積を小さくできる。窒化物半導体素子を用いたモノリシックマイクロ波集積回路では出力電力が大きく、出力インピーダンス変換回路を構成する並列キャパシタに加わるマイクロ波電力が増大している。
【０００３】
並列キャパシタと接地との間の接続線路の耐電力を高めることが要求される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３２４４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
出力インピーダンス変換回路を構成するキャパシタと接地との間を接続するキャパシタ接続線路の耐電力が高められ、かつ小型化が容易なモノリシックマイクロ波集積回路を提供する。
【課題を解決するための手段】
【０００６】
実施形態のモノリシックマイクロ波集積回路は、バイアホールが設けられた半導体基板と、窒化物半導体素子と、出力端子と、マイクロストリップ線路と、キャパシタと、接地電極と、前記半導体基板に設けられた裏面電極と、導電層と、キャパシタ接続線路と、を有する。前記窒化物半導体素子は、前記半導体基板の上に設けられる。前記マイクロストリップ線路は、前記窒化物半導体素子と、前記出力端子と、の間に設けられる。前記キャパシタは、一方の端部が前記マイクロストリップ線路に接続される。前記導電層は、前記バイアホール内に設けられ、前記接地電極と前記裏面電極とを接続する。前記キャパシタ接続線路は、等しいインピーダンスを有する複数の領域が並列に接続される。前記キャパシタ接続線路の一方の端部が前記キャパシタの他方の端部に接続され、他方の端部が前記接地電極に接続される。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は第１の実施形態にかかるモノリシックマイクロ波集積回路の部分模式平面図、図１（ｂ）はキャパシタ接続線路近傍の拡大模式平面図、図１（ｃ）はＡ−Ａ線に沿った模式断面図、図１（ｄ）はＢ−Ｂ線に沿った模式断面図、図１（ｅ）はインピーダンス変換を説明するスミス図、である。
【図２】図２（ａ）は第１比較例にかかるモノリシックマイクロ波集積回路の部分模式平面図、図２（ｂ）はキャパシタ接続線路近傍の拡大模式平面図、図２（ｃ）はＡ−Ａ線に沿った模式断面図、図２（ｄ）はＢ−Ｂ線に沿った模式断面図、である。
【図３】図３（ａ）は第２比較例にかかるモノリシックマイクロ波集積回路の部分模式平面図、図３（ｂ）はそのインピーダンス変換を説明するスミス図である。
【図４】モノリシックマイクロ波集積回路の一例を表す模式平面図、である。
【図５】図５（ａ）は第２の実施形態にかかるモノリシックマイクロ波集積回路のキャパシタ接続線路（３線路）の模式平面図、図５（ｂ）は３線路同一特性インピーダンス線路の電力分配率を表すグラフ図、である。
【図６】図６（ａ）は第２の実施形態のキャパシタ接続線路（３線路）の模式平面図、図６（ｂ）は３線路の特性インピーダンス比が１．２５の場合の電力分配率を表すグラフ図、である。
【図７】図７（ａ）は第２の実施形態のキャパシタ接続線路（３線路）の第１変形例（３線路）で、図７（ｂ）は３線路の特性インピーダンス比が１．６６の場合の電力分配率を表すグラフ図、である。
【図８】図８（ａ）は第２の実施形態のキャパシタ接続線路（３線路）の第２変形例の模式平面図、図８（ｂ）は３線路の特性インピーダンスの比がよりも大きい場合の電力分配率を表すグラフ図、である。
【図９】電力が等分配される、すなわち負荷インピーダンスが等しくなる電気長比（Ｎ２／Ｎ１）を、特性インピーダンス比（Ｚ０１／Ｚ０２）に対してプロットしたグラフ図、である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
（第１の実施形態）
図１（ａ）は第１の実施形態にかかるモノリシックマイクロ波集積回路の部分模式平面図、図１（ｂ）はキャパシタ接続線路近傍の拡大模式平面図、図１（ｃ）はＡ−Ａ線に沿った模式断面図、図１（ｄ）はＢ−Ｂ線に沿った模式断面図、図１（ｅ）はインピーダンス変換を説明するスミス図である。
モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic  Microwave  Integrated  Circuit）は、バイアホール１１が設けられた半導体基板１０と、窒化物半導体素子１４と、出力端子５０と、マイクロストリップ線路６０と、キャパシタ３０と、接地電極２１と、裏面電極７０と、（接地）バイアホール１１内に設けられ、導電層２０と、キャパシタ接続線路４０と、を有する。
【０００９】
出力端子５２は、外部負荷に接続される。外部負荷のインピーダンスは、５０Ωなどとすることができる。
【００１０】
マイクロストリップ線路６０は、窒化物半導体素子１４と、出力端子５２と、の間に設けられる。
【００１１】
キャパシタ３０は、半導体基板１０の上に設けられた下部電極３４と、下部電極３４の上に設けられＳｉＮ（Ｓｉ３Ｎ４を含む）などを含む誘電体層３２と、誘電体層３２の上に設けられた上部電極３６と、を含む。このため、キャパシタ３０は、ＭＩＭ（Metal-Insulator-Metal）キャパシタと呼ばれる。誘電体層３２の厚さは、２００ｎｍなどとすることができる。キャパシタ３０の上部電極３６は、マイクロストリップ線路６０に接続される。
【００１２】
バイアホール１１内に導電層２０が充填される。導電層２０は、半導体基板１０の裏面に設けられた裏面電極７０と接地電極２１とを接続する。
【００１３】
キャパシタ接続線路４０は、キャパシタ３０の他方の端部である下部電極３４と接地電極２１とを接続する。キャパシタ接続線路４０は、等しいインピーダンスを有し、並列に接続された２つの線路４２、４４を含む。
【００１４】
キャパシタ接続線路４０に直流電流が流れる場合、キャパシタ接続線路４０の幅を太くかつ厚くすると断面積が広がり、耐電力を高めることができるが、マイクロ波電流はキャパシタ接続線路４０の表皮およびエッジ近傍に集中して流れる。すなわち、周波数に依存する表皮厚さ以上に線路を厚くしても、線路を太くしても耐電力は大きくは改善されない。
【００１５】
これに対して、第１の実施形態では、キャパシタ接続線路４０を複数の領域に分岐する。このため大電力を複数の領域のそれぞれのエッジに分散できるので耐電力を高めることが容易となる。また、複数の領域のインピーダンスを等しくすると、大電力が均等に分散できるのでより好ましい。
【００１６】
図１（ｂ）は、キャパシタ接続線路４０の一例を表す。誘電体層３２のサイズはＭ１×Ｍ２とする。たとえば、Ｍ１＝Ｍ２＝２００μｍなどとすることができる。また、バイアホール１１の直径Ｍ３は、１００μｍなどとすることができる。キャパシタ接続線路４０は間隔４３を挟んで線路４２と線路４４が形成されている。線路４２の幅および線路４４の幅は、ともに５０μｍなどとし、特性インピーダンスは６６Ωなどとする。この場合、線路４２と線路４４との間隔４３は、半導体基板１０の厚さ（たとえば１００μｍ）程度とすることができる。
【００１７】
図１（ａ）において、第１基準面Ｑ１とするマイクロストリップ線路６０の端部から、窒化物半導体素子１４の方向をみたインピーダンスをＺ１とする。第２基準面Ｑ２とするキャパシタ３０の上部電極３６とマイクロストリップ線路６０との接続位置から、キャパシタ３０を含まない窒化物半導体素子１４の方向をみたインピーダンスをＺ２とする。
【００１８】
また、第３基準面Ｑ３とするマイクロストリップ線路６０の端部であり、外部負荷（図示せず）と接続される出力端子５２から、キャパシタ３０を含む窒化物半導体素子１４の方向をみたインピーダンスＺ３とする。インピーダンス図は、５０Ωの特性インピーダンスＺｃで正規化されている。
【００１９】
インピーダンスＺ１＠Ｑ１は、窒化物半導体素子１４の容量性の出力インピーダンスから、出力ボンディングワイヤなどを含むインピーダンス変換回路６２を介して２５Ωに変換されたものとする。１例として、この２５Ωを５０Ωに変換するインピーダンス変換回路を考える。たとえば、１０ＧＨｚにおいて、特性インピーダンス５０Ω、電気長３６度の線路と０．２２ｐＦのキャパシタで構成することができる。
【００２０】
すなわち、半導体基板１０が１００μｍのＳｉＣ基板上とその上に設けられたＡｌＧａＮ／ＧａＮとを含む場合、マイクロストリップ線路６０の特性インピーダンスを５０Ωとするには、幅Ｗ１を９２μｍとすればよい。たとえば、１０ＧＨｚにおいて、マイクロストリップ線路６０の電気長を３６度とするには、長さＬ１を１２３０μｍとすればよい。このとき、インピーダンスＺ２＠Ｑ２は、図１（ｅ）のように変換される。さらに、キャパシタ３０の静電容量を０．２２ｐＦとすると、１０ＧＨｚにおいて、インピーダンスＺ３＠Ｑ３は、５０Ωに整合される。
【００２１】
図２（ａ）は第１比較例にかかるモノリシックマイクロ波集積回路の部分模式平面図、図２（ｂ）はキャパシタ接続線路近傍の拡大模式平面図、図２（ｃ）はＡ−Ａ線に沿った模式断面図、図２（ｄ）はＢ−Ｂ線に沿った模式断面図、である。
第１比較例にかかるモノリシックマイクロ波集積回路において、キャパシタ１３０と、バイアホール１１１上に設けられた接地電極１２１と、を接続するキャパシタ接続線路１４０は、１本である（複数の領域が並列接続されていない）。たとえば、図２（ｂ）において、半導体基板１１０が厚さ１００μｍのＳｉＣ基板上とその上に設けられたＡｌＧａＮ／ＧａＮとを含む場合、キャパシタ接続線路１４０の幅を９２μｍとすると、その特性インピーダンスは５０Ωにできる。この場合、Ｂ−Ｂ線に直交する断面において１つのキャパシタ接続線路１４０のエッジは２箇所なので、耐電力を高めることが困難である。 
【００２２】
すなわち、キャパシタ接続線路１４０の接地近傍ではマイクロ波電圧がゼロに近づき、マイクロ波電流定在波の振幅がピーク値に近づく。このため、キャパシタ接続線路１４０のエッジ近傍では電流が過大となり、エッジ近傍が溶融することがある。
【００２３】
図３（ａ）は第２比較例のモノリシックマイクロ波集積回路の部分模式平面図、図３（ｂ）はそのインピーダンス変換を説明するスミス図、である。
第２比較例にかかるモノリシックマイクロ波集積回路の出力整合回路は、並列キャパシタを含まない。図３（ｂ）のスミス図は、５０Ωの特性インピーダンスＺｃで正規化されている。
【００２４】
図３（ａ）において、第１基準面Ｑ１とするマイクロストリップ線路１６０の端部から、窒化物半導体素子１４の方向をみたインピーダンスをＺ１とする。第２基準面Ｑ２とするマイクロストリップ線路１６０の端部である出力端子１５２から、窒化物半導体素子１４の方向をみたインピーダンスをＺ２とする。
【００２５】
インピーダンスＺ１＠Ｑ１は、窒化物半導体素子１４の出力インピーダンスから出力ボンディングワイヤなどを含むインピーダンス変換回路１６２を介して２５Ωに変換されるものとする。また、半導体基板の厚さを１００μｍなどとする。
【００２６】
たとえば、１０ＧＨｚにおいて、マイクロストリップ線路１６０の特性インピーダンスを３５Ωにするにはマイクロストリップ線路１６０の幅Ｗ２を１８１μｍにすればよい。また、マイクロストリップ線路１６０の電気長を９０度にするには、長さＬ２を２９１０μｍとすればよい。
【００２７】
マイクロストリップ線路１６０は４分の１波長インピーダンス変換器として作用する。このため、図３（ｂ）に表すように、インピーダンスＺ２＠Ｑ２はインピーダンス図の中心Ｏに一致し５０Ωとなり５０Ωの外部負荷に整合する。しかしながら、図１（ａ）に表す第１の実施形態のマイクロストリップ線路６０に比較すると、幅が約２倍、長さが約２．４倍となりサイズが大きくなる。このように、分布定数線路のみを用いたインピーダンス変換回路ではモノリシックマイクロ波集積回路のサイズが大きくなる。
【００２８】
これに対して、第１の実施形態は、分布定数線路と、分布定数線路の適正な位置に並列接続されたキャパシタと、を含むインピーダンス変換回路を有する。このため、モノリシックマイクロ波集積回路のサイズを小さくできる。
【００２９】
図４は、モノリシックマイクロ波集積回路の一例を表す模式平面図である。
半導体基板の裏面には裏面電極が設けられる（図１（ｃ）に符号７０で表す）。本図において、窒化物半導体素子１４は、４つのセル領域１４ａ、１４ｂ、１４ｃ、１４ｄからなる。セル領域１４ａ〜１４ｄは、たとえば、窒化物半導体層のうちメサ状に残された領域に設けられてもよい。または、イオン注入などにより窒化物半導体層が絶縁領域に転じた領域に囲まれた部分に、セル領域１４ａ〜１４ｄが設けられてもよい。イオン注入の深さは、たとえば、ＡｌＧａＮ層の厚さよりも深くする。
【００３０】
他方、マイクロストリップ線路、キャパシタ接続線路、キャパシタ、インダクタなどの回路部品は半導体基板上に設けることができる。絶縁領域は半絶縁性の半導体基板１０の表面としてもよい。
【００３１】
出力回路９４は、マイクロストリップ線路による合成回路９４ａ（９４ａ１、９４ａ２）、９４ｂを含むことができる。合成回路９４ａ１は、接続点Ｐ１１において、セル領域１４ａからの出力とセル領域１４ｂからの出力とを合成する。また、合成回路９４ａ２は、接続点Ｐ２１において、セル領域１４ｃからの出力とセル領域１４ｄからの出力とを合成する。合成回路９４ａ１の一方の入力側端部と接続点Ｐ１１との間の長さをＬ１１とし、他方の入力側端部と接続点Ｐ１１との間の長さをＬ２１とし、かつＬ１１＝Ｌ２１とする。合成回路９４ａ２においても同様の構造とする。
【００３２】
第１の実施形態のように接続点Ｐ１１と裏面電極との間に、キャパシタ接続線路を介してキャパシタを並列に配置すると、マイクロストリップ線路の長さＬ１１、Ｌ２１を短く、かつその幅を狭くできる。
【００３３】
さらに、並列に配置されるキャパシタと接地電極２１との間をつなぐキャパシタ接続線路が等しいインピーダンスを有する領域が複数個並列に接続された構成とすると、耐電力を高めることができる。
【００３４】
接続点Ｐ１１からの出力および接続点Ｐ２１からの出力は、接続点Ｐ３１において合成回路９４ｂにより合成され、出力端子５２から出力される。なお、出力端子５２の近傍の接続点Ｐ３１にキャパシタを接続しても、同様の効果を得ることができる。
【００３５】
入力回路９０は、マイクロストリップ線路による分岐回路９０ａ、９０ｂ含むことができる。また、入力回路９０のマイクロストリップ線路からなる分岐回路９０ａ、９０ｂに関してもキャパシタを並列に配置することにより、モノリシックマイクロ波集積回路をさらに小型化することが可能となる。本図に表すように、モノリシックマイクロ波集積回路のサイズに関しては、マイクロストリップ線路のサイズの占める割合は大きいので、実施形態はモノリシックマイクロ波集積回路の小型化と耐電力向上の両立に有効である。
【００３６】
（第２の実施形態）
図５（ａ）は第２の実施形態にかかるモノリシックマイクロ波集積回路のキャパシタ接続線路（３線路）の模式平面図、図５（ｂ）は同一特性インピーダンス線路の電力分配率を表すグラフ図、である。
キャパシタ接続線路４０は、中央部４５（特性インピーダンスＺ０１かつ電気長Ｎ１）と、中央部４５の両側に配置された外縁部４２、４４（２つとも、特性インピーダンスＺ０２かつ電気長Ｎ２）と、を有する。
【００３７】
キャパシタ接続線路４０が３分岐される位置を基準面Ｑ１１とする。もし、中央部４５と、外縁部の線路４２、４４との間隔が十分であると線路間の結合が小さいので、各線路の線路幅が等しいとき、それら線路の特性インピーダンスも等しく、基準面Ｑ１１からバイアホール１１の側をみた各線路の負荷インピーダンスＺは、線路の一方の端を接地したショートスタブとみなして、式（１）で表される。
【００３８】
Ｚ＝Ｚ０×ｔａｎθ                                    （１）
但し、Ｚ０：線路の特性インピーダンス
θ：線路の電気長
【００３９】
図５（ｂ）において、縦軸はそれぞれの線路の電力分配率Ｐｏ（％）、横軸は中央部の電気長に対する外縁部の線路の電気長比（Ｎ２／Ｎ１）、を表す。また、実線は中央部４５に、破線は外縁部の線路４２、４３に分配される電力の比率を表す。鎖線は比較例となる２線路の場合であり、電力分配率Ｐｏは５０％となる。中央部４５および外縁部の線路４２の線路の特性インピーダンスが、等しい（Ｚ０１／Ｚ０２＝１）場合、基準面Ｑ１１からみたとき、中央部４５の負荷インピーダンスと、外縁部の線路４２、４４の負荷インピーダンスと、が等しくなるのは、中央部４５の電気長Ｎ１と外縁部の線路４２、４４の電気長Ｎ２が等しいときである（実線と破線とが交差する点の●印）。３つの線路の特性インピーダンスが等しく、３つの線路の電気長が等しいときに、電力は均等に３分配され、その比率は約３３％となり、線路が２つの場合の電力分配比率である５０％に対して、耐電力がもっとも大きく向上する。
【００４０】
ここで、キャパシタのサイズ（Ｍ１×Ｍ２）が２００μｍ×２００μｍであり、バイアホールの底部（電極７０の側）の直径（たとえば図１（ｃ）にＭ３で表す）が２００μｍの場合を考える。線路幅を５０μｍ（Ｚ０１＝Ｚ０２＝６６Ω）とすると、互いの線路間の間隔は２５μｍと狭くなる。、このため、半導体基板の厚さを、たとえば、線路間隔の２５μｍよりも小さくして線路間の結合を抑制しつつ３線路のインピーダンスを等しくし、耐電力を高めることができる。
【００４１】
図６（ａ）は第２の実施形態のキャパシタ接続線路の第１変形例（３線路）の模式平面図、図６（ｂ）は３線路の特性インピーダンス比（Ｚ０１／Ｚ０２）が１．２５の場合の電力分配率を表すグラフ図、である。
第１変形例において、線路間の間隔を広げ、かつ線路長の差により生じる負荷インピーダンスの差を線路の特性インピーダンス比を変えて補正する。図６（ａ）に表すように、特性インピーダンスＺ０１が高い中央部４５の電気長Ｎ１は、中央部４５の両側に設けられ、特性インピーダンスＺ０２の低い外縁部の線路４２、４４の電気長Ｎ２よりも小さい。また、３つの線路は、互いに平行な領域が長い。
【００４２】
なお、半導体基板１０の厚さは、１００μｍとする。 図６（ｂ）に表すように、特性インピーダンス比（Ｚ０１／Ｚ０２）を１．２５とする。電気長比（Ｎ２／Ｎ１）が１．２３のとき、電力が均等に分配される（●印）。このとき線路間の間隔を半導体基板厚さ以上に広げることができるので、マイクロ波は３線路のそれぞれに均等に分散され、かつそれぞれの線路のエッジにさらに分散される。このため、キャパシタ接続線路４０の耐電力が全体として高められる。
【００４３】
図７（ａ）は第２の実施形態においてキャパシタ接続線路の第１変形例（３線路）で、図７（ｂ）は３線路の特性インピーダンス比が１．６６の場合の電力分配率を表すグラフ図、である。
第１変形例において、線路間の間隔を広げ、かつ線路長の差により生じる負荷インピーダンスの差を線路の特性インピーダンス比で補正する。図７（ａ）に表すように、特性インピーダンスＺ０１が高い中央部４５の電気長Ｎ１は、特性インピーダンスの低い外縁部の線路４２、４４の電気長Ｎ２よりも小さい。
【００４４】
なお、半導体基板１０の厚さは１００μｍとする。図７（ｂ）に表すように、特性インピーダンス比（Ｚ０１／Ｚ０２）を１．６６とする。電気長比（Ｎ２／Ｎ１）が１．５７（破線で表す）のとき、電力が均等に分配される（●印）。線路間の間隔は第１変形例よりも広げることができる。このとき外縁部の線路４２、４４は半円を描き、もっとも有効に線路間の間隔を広げることができる。
【００４５】
図８（ａ）は第２の実施形態のキャパシタ接続線路（３線路）の第２変形例の模式平面図、図８（ｂ）は３線路の特性インピーダンス比が１．６６よりも大きい場合の電力分配率を表すグラフ図、である。
特性インピーダンス比（Ｚ０１／Ｚ０２）を１．７５とするとき、電気長比（Ｎ２／Ｎ１）が１．５７で電力が均等に分配できる。半導体基板が、１５０μｍ以上のように厚い場合、電気長比（Ｎ２／Ｎ１）を大きくし外縁部の線路４２、４４が楕円を描くようにして、線路間の間隔を広げるとよい。
【００４６】
図９は、電力が等分配される、すなわち負荷インピーダンスが等しくなる電気長比（Ｎ２／Ｎ１）を、特性インピーダンス比（Ｚ０１／Ｚ０２）に対してプロットしたグラフ図である。
なお、半導体基板の厚さは、１００μｍなどと同一にする。特性インピーダンス比（Ｚ０１／Ｚ０２）が１．６６以上の場合、負荷インピーダンスが等しくなる電気長比（Ｎ２／Ｎ１）が半円弧と直径の比（π／２）よりも大きくなり、スペースが増大する。他方、キャパシタ接続線路が３線路により構成される場合、線路長差により生じた負荷インピーダンス差を、特性インピーダンス比（Ｚ０１／Ｚ０２）を１．２５以上かつ１．６６以下の範囲内の適正値に選択することにより、キャパシタ接続線路のサイズ増大を抑制しつつ、同一負荷インピーダンスに補正できるのでより好ましい。
【００４７】
本発明の実施形態によれば、整合回路を構成するキャパシタと接地との間を接続するキャパシタ接続線路の耐電力が高められ、かつ小型化が容易なモノリシックマイクロ波集積回路が提供される。これらのモノリシックマイクロ波集積回路は、レーダ装置や通信機器に広く用いられる。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
１０  半導体基板、１１  （接地）バイアホール、１２  窒化物半導体層、１２ａ  ＧａＮ層、１２ｂ  ＡｌＧａＮ層、１４  窒化物半導体素子、２０  導電層、２１  接地電極、３０  キャパシタ、４０  キャパシタ接続線路、４２、４４  （外縁部の）線路、４５  中央部、５２  出力端子、６０  マイクロストリップ線路、７０  裏面電極      
【図１】
2018142583.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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