(57)【要約】【課題】Ｖｔｈの低下が少なく、かつ低界面準位密度を得られる半導体装置及びその製造方法並びにこの半導体装置を用いた電力変換装置を提供する。【解決手段】半導体装置の製造方法であって、炭化ケイ素基板１１の一方の主面に第１導電型のエピタキシャル層１２を形成し、エピタキシャル層１２の一部に、第２導電型の領域１４を形成し、第２導電型の領域１４に接するように、第１導電型の領域１３を形成し、炭化ケイ素基板１１を収容する空間を不活性ガスを含む雰囲気に調整して該空間を昇温し、昇温した前記空間内に酸素ガスを通気して前記炭化ケイ素基板１１を酸化し、前記空間を不活性ガスを含む雰囲気に調整して該空間を降温する半導体装置の製造方法である。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
炭化ケイ素基板の一方の主面に第１導電型のエピタキシャル層を形成し、
前記エピタキシャル層の一部に、第２導電型の領域を形成し、
前記第２導電型の領域に接するように、第１導電型の領域を形成し、
前記炭化ケイ素基板を収容する空間を不活性ガスを含む雰囲気に調整して該空間を昇温し、
昇温した前記空間内に酸素ガスを通気して前記炭化ケイ素基板を酸化し、
前記空間を不活性ガスを含む雰囲気に調整して該空間を降温する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記空間を不活性ガス雰囲気に調整して該空間を昇温し、
前記空間を不活性ガス雰囲気に調整して該空間を降温することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記空間内の温度の上昇に伴い酸素分圧を連続的に又は段階的に増加させるように該空間内に酸素ガスを通気して該空間内を不活性ガスと酸素ガスとの混合雰囲気に調整して、前記空間を昇温し、
該空間内の温度の降下に伴い酸素分圧を連続的に又は段階的に減少させるように該空間内に酸素ガスを通気して該空間内を不活性ガスと酸素ガスとの混合雰囲気に調整して、前記空間を降温することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記空間内の酸素分圧をＰＯ２、前記空間内の温度をＴとしたとき、前記酸素分圧ＰＯ２を、Ｔ≧１３００℃ではｌｏｇＰＯ２＜５．００５６、１０００℃＜Ｔ＜１３００℃ではｌｏｇＰＯ２＜−１３４００／（Ｔ＋２７３）＋１３．５、１０００℃＞ＴではｌｏｇＰＯ２＜３の範囲を満たすように調整して、前記空間を昇温し、前記炭化ケイ素基板を酸化し、及び前記空間を降温することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記炭化ケイ素基板の酸化により、前記エピタキシャル層上に熱酸化膜を形成し、
前記空間内に酸化性ガスを通気し、該空間内で前記炭化ケイ素基板をアニールすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記熱酸化膜上に、ＣＶＤ法により酸化膜を堆積させて堆積酸化膜を形成し、
前記空間内に酸化性ガスを通気し、該空間内で前記炭化ケイ素基板をアニールすることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記空間内に、前記酸化性ガスとしてＮＯガスを通気し、前記空間内の温度を１２００℃以下として前記炭化ケイ素基板をアニールすることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記空間の温度を１３００℃以上で、前記炭化ケイ素基板を酸化させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記エピタキシャル層に第２導電型のイオンを注入して、前記第２導電型の領域としてウェル領域を形成し、
前記ウェル領域内に第１導電型のイオンを注入して、第１導電型の領域としてソース領域を形成し、
炭化ケイ素基板の他方の主面に第１導電型のイオンを注入してドレイン領域を形成し、
前記炭化ケイ素基板の酸化により、前記エピタキシャル層上に熱酸化膜を有するゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を作成し、
前記ソース領域上にソース電極を形成し、
前記ドレイン領域上に金属膜を堆積してドレイン電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
第１導電型の炭化ケイ素基板と、
前記炭化ケイ素基板の一方の主面に形成された第１導電型のエピタキシャル層と、
前記エピタキシャル層の一部に形成された第２導電型の領域と、
第２導電型の領域に接する第１導電型の領域と、
前記エピタキシャル層上に形成された、二酸化ケイ素を主成分とするゲート絶縁膜と、を有し、
前記エピタキシャル層と前記ゲート酸化膜との界面近傍の領域における、Ｓｉ−Ｃ結合に対するＣ−Ｃ結合の存在比率が、７．２％以下であることを特徴とする半導体装置。
【請求項１１】
前記ゲート絶縁膜は、前記エピタキシャル層上に形成された、二酸化ケイ素を主成分とする熱酸化膜を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ゲート絶縁膜は、前記熱酸化膜上に、二酸化ケイ素を主成分としかつ水素元素及び窒素元素を含有する堆積酸化膜を更に有し、
前記熱酸化膜と前記堆積酸化膜とは、互いに異なる屈折率を有することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第２導電型の領域における第２導電型のイオンの濃度プロファイルは、
前記ゲート絶縁膜と前記第２導電型の領域との界面から、前記第２導電型の領域の深さ方向に、少なくとも二つの濃度ピークを有することを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記エピタキシャル層に離散的に形成された、前記第２導電型の領域であるウェル領域と、
前記ウェル領域内に形成された、第１導電型の領域であるソース領域と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域と電気的に接続するソース電極と、
前記炭化ケイ素基板の他方の主面に形成された第１導電型のドレイン領域と、
前記ドレイン領域と電気的に接続するドレイン電極と、を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
請求項１０に記載の半導体装置をスイッチング素子として有することを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、電力変換装置に関する。
【背景技術】
【０００２】
インバータを構成するパワーデバイスとして、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）が知られており、ＳｉＣ（炭化珪素）を用いたパワーＭＯＳＦＥＴ（以下、単にＳｉＣパワーＭＯＳＦＥＴという。）が近年注目されている。ＳｉＣは、Ｓｉ（珪素）と比較して絶縁破壊電界強度が約７倍、禁制帯幅が約３倍と大きいため、ＳｉＣパワーＭＯＳＦＥＴにおいて、耐圧を確保するためのドリフト層（エピタキシャル層）の厚さを薄くすることができる。従って、Ｓｉを用いたパワーＭＯＳＦＥＴと比較して、オン抵抗を低減することができ、パワーデバイスを低損失化することが可能である。
【０００３】
ＳｉＣとしては、例えば結晶性の良好な４Ｈ−ＳｉＣの適用が検討されている。しかしながら、４Ｈ−ＳｉＣ等のＳｉＣを用いたパワーＭＯＳＦＥＴでは、チャネル移動度が理論予測値より低くなることが知られている。従って、オン抵抗の低減の観点から、ＳｉＣパワーＭＯＳＦＥＴにおけるチャネル移動度の向上が求められている。
【０００４】
ＳｉＣパワーＭＯＳＦＥＴにおいてチャネル移動度が低下する原因として、チャネル界面における界面準位の増加が挙げられる。例えば非特許文献１には、ゲート絶縁膜形成時に、１１００℃程度でＳｉＣ表面を単純に熱酸化したときに、チャネル表面付近に炭素を過剰に含む層が形成されることで、界面準位が増加し、これにより、反転層チャネルでのキャリア移動度が低下する点が指摘されている。
【０００５】
界面準位を低減させる方法として、一酸化窒素や亜酸化窒素を用いてアニールする方法が知られている（非特許文献２参照）。また、界面準位を低減させる方法として、非特許文献３には、ＲＴＡ装置を用いて酸化する方法が提案されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】T．Zheleva，et al．，“Transition layers at the SiO2/SiC interface”，Apply Physics Letters 93，022108 (2008)
【非特許文献２】M．Noborio，J．Suda，S．Beljakowa，M．Krieger，and T．Kimoto，phys．stat．sol．(a)206，2374 (2009)
【非特許文献３】R．H．Kikuchi et al．，APL 105，032106
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献２に記載の方法では、アニール処理により、ＳｉＣ／ＳｉＯ２界面に窒素が導入されるため、窒素が正の固定電荷として振る舞い、Ｖｔｈが低下してノーマリーオンとなる可能性がある。
【０００８】
一方、非特許文献３に記載の方法では、酸素分圧と酸化温度とを調整することにより、ＳｉＣを酸化してＳｉＯ２を生成する際に炭素をＣＯとして脱離させることができるため、チャネル表面付近における炭素の量を低減することができ、Ｖｔｈの低下を抑制しつつ、低い界面準位密度を得ることが可能である。
【０００９】
しかしながら、一般に用いられるＲＴＡ装置は高温仕様ではなく、また一般にはＲＴＡ装置は枚葉式であるため、非特許文献３に記載の方法は、プロセスコストの観点から、ＳｉＣパワーＭＯＳＦＥＴの量産には適さない。
【００１０】
そこで、本発明の目的は、Ｖｔｈの低下が少なく、かつ低界面準位密度を得られる半導体装置及びその製造方法並びにこの半導体装置を用いた電力変換装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置の製造方法の好ましい実施形態としては、半導体装置の製造方法であって、炭化ケイ素基板の一方の主面に第１導電型のエピタキシャル層を形成し、前記エピタキシャル層の一部に、第２導電型の領域を形成し、前記第２導電型の領域に接するように、第１導電型の領域を形成し、前記炭化ケイ素基板を収容する空間を不活性ガスを含む雰囲気に調整して該空間を昇温し、昇温した前記空間内に酸素ガスを通気して前記炭化ケイ素基板を酸化し、前記空間を不活性ガスを含む雰囲気に調整して該空間を降温することを特徴とする。
【００１２】
また、本発明に係る半導体装置の好ましい実施形態としては、第１導電型の炭化ケイ素基板と、前記炭化ケイ素基板の一方の主面に形成された第１導電型のエピタキシャル層と、前記エピタキシャル層の一部に形成された第２導電型の領域と、第２導電型の領域に接する第１導電型の領域と、前記エピタキシャル層上に形成された、二酸化ケイ素を主成分とするゲート絶縁膜と、を有し、前記エピタキシャル層と前記ゲート酸化膜との界面近傍の領域における、Ｓｉ−Ｃ結合に対するＣ−Ｃ結合の存在比率が、７．２％以下であることを特徴とする。
【００１３】
また、本発明に係る電力変換装置の好ましい実施形態としては、上記した実施形態に係る半導体装置をスイッチング素子として有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、Ｖｔｈの低下が少なく、かつ低界面準位密度を得られる半導体装置及びその製造方法並びにこの半導体装置を用いた電力変換装置を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】昇温工程及び降温工程の気体雰囲気と、キャパシタの界面準位密度Ｄｉｔとの関係の検証結果を示す図である。
【図２】ＳｉＣの酸化時におけるレシピシーケンスを示す図である。
【図３】ＳｉＣの酸化温度と界面準位密度との関係及びＳｉＣの酸化温度とＣ−Ｃ結合／  Ｓｉ−Ｃ結合との関係の検証結果を示す図である。
【図４】ウェル領域におけるＡｌ濃度プロファイルを示す図である。
【図５】実施形態１に係る半導体装置の概略平面図である。
【図６】実施形態１に係る半導体装置の概略平面図である。
【図７】図６（ａ）〜（ｃ）に示す半導体チップのＡ−Ａ´線（素子領域の一部）の断面図である。
【図８】実施形態１に係る半導体装置の製造方法を説明するための断面工程図である。
【図９】実施形態１に係る半導体装置の製造方法を説明するための断面工程図である。
【図１０】実施形態１に係る半導体装置の製造方法を説明するための断面工程図である。
【図１１】実施形態１に係る半導体装置の製造方法を説明するための断面工程図である。
【図１２】実施形態３に係るトレンチ型のＭＯＳＦＥＴの構成を示す断面図である。
【図１３】実施形態４に係るＳｉＣ−ＣＭＯＳの構成を示す断面図である。
【図１４】図１３に示すＳｉＣ−ＣＭＯＳの要部回路図である。
【図１５】実施形態５に係る電力変換装置（インバータ）の回路図である。
【図１６】実施形態６に係る電力変換装置（インバータ）の回路図である。
【図１７】実施形態７に係る電気自動車の構成を示す概略図である。
【図１８】実施形態７に係る電気自動車に備えられた昇圧コンバータの回路図である。
【図１９】実施形態８に係る鉄道車両のコンバータ及びインバータを含む回路図である。
【発明を実施するための形態】
【００１６】
本発明者らは、枚葉式と比較してプロセスコストを低減可能な、バッチ式の縦型炉を用いてＳｉＣを酸化する際の、縦型炉内の酸素分圧及び温度の影響について検討したところ、以下の知見を得た。
【００１７】
即ち、ＲＴＡ装置を用いた場合には、昇降温に掛かる時間が短いため、昇降温中の雰囲気が酸化膜に与える影響は小さいが、炉体を用いる酸化膜形成プロセスにおいては、昇降温中の雰囲気の調整が、酸化膜における炭素成分の低減において重要である事を見出した。
【００１８】
また、例えばパワー用途において一般的に用いられる、ＮチャネルのＳｉＣ−ＭＯＳＦＥＴを製造する際には、Ｐ型のベース領域に注入した不純物イオンのプロファイルが、酸化処理の際に変化するため、その変化状態を見越したイオン注入を行うことで、ＳｉＣ−ＭＯＳＦＥＴにおいて、所望のＶｔｈを得られる事を見出した。
【００１９】
まず、縦型炉を用いてＳｉＣを酸化する際の、酸素分圧及び酸化温度の影響について説明する。ＳｉＣを酸化する場合、Ｓｉは酸素と結合してＳｉＯ２を生成し、Ｃは酸素と結合してＣＯを生成し、ＣＯガスとして酸化膜外に脱離するのが、ゲート絶縁膜の形成にとって理想的な反応である。即ち、ＣＯを生成しなかった余剰炭素は、Ｃ−Ｃ結合を生成する場合があり、この余剰炭素（Ｃ−Ｃ結合）が酸化膜に残留すると、界面準位増加の原因となる。このため、酸化膜における余剰炭素（Ｃ−Ｃ結合）の量は、極力低減することが望ましい。
【００２０】
ＳｉＣの酸化において、ＣＯの生成を促進するためには、（１）酸化温度を高温とする、（２）酸素分圧を下げることが有効である。一方、酸化温度を高温とし、かつ非常に低い酸素分圧下で酸化を行うと、ＳｉＣ表面のＳｉが昇華し、面荒れの原因となる。
【００２１】
例えば、Ｓｉ半導体装置形成プロセスでは、不活性ガス中でＳｉ基板を高温に暴露すると、表面のＳｉが昇華し、面荒れの原因となる。このため、一般に、１０００℃以上の高温でＳｉ基板を酸化する時には、不活性ガス等で希釈した酸素雰囲気中で昇温し、Ｓｉ表面をわずかに酸化することで、面荒れを防止している。
【００２２】
ＳｉＣ半導体装置形成プロセスにおいても同様に、高温下、不活性ガス雰囲気中でアニール等の熱処理を行うと面荒れが生じるため、不活性ガス等による希釈酸素雰囲気中で昇温することが、面荒れ防止には有効である。一方、昇温時に酸素を通気すると、低温での酸化反応を伴うため、余剰炭素が発生し易い。
【００２３】
従って、ＳｉＣの酸化において、面荒れを防止しつつ、ＣＯ脱離を促進するには、適切な酸化温度と酸素分圧を選択することが求められる。以上の点を考慮して、ＳｉＣを酸化してＳｉＯ２膜を形成するときに、成膜体において低界面準位密度を得られる酸化温度及び酸素分圧の条件について、以下に図１〜３により検討した。
【００２４】
図１に、縦型炉の炉内温度を昇温して、ＳｉＣを酸化し、次いで縦型炉の炉内温度を降温してキャパシタを作成したときの、昇温工程及び降温工程の気体雰囲気と、得られたキャパシタにおける界面準位密度Ｄｉｔとの関係を検証した結果を示す。図１中（１）は、窒素雰囲気中で昇温し、酸化し、窒素雰囲気中で降温した仕様（Ｎ２／Ｎ２と呼称する）であり、（２）は、酸素雰囲気中で昇温し、酸化し、窒素雰囲気中で降温した仕様（Ｏ２／Ｎ２と呼称する）であり、（３）は、窒素雰囲気中で昇温し、酸化し、酸素雰囲気中で降温した仕様（Ｎ２／Ｏ２と呼称する）であり、（４）は、酸素雰囲気中で昇温し、酸化し、酸素雰囲気中で降温した仕様（Ｏ２／Ｏ２と呼称する）である。
【００２５】
図１に示すように、各キャパシタの界面準位密度Ｄｉｔは、（１）のＮ２／Ｎ２の仕様が最も低く、次いで（２）のＯ２／Ｎ２の仕様と（３）のＮ２／Ｏ２の仕様が低く、（４）のＯ２／Ｏ２の仕様が最も高い結果となった。この結果から、昇温時及び降温時の両ステップにおける、低温状態での酸化が、界面準位密度Ｄｉｔ増加の原因になっていると推定できる。
【００２６】
従って、界面準位密度低減の観点からは、ＳｉＣを酸化して酸化膜を形成する際には、図２（ａ）に示すレシピシーケンスを採用し、昇温時及び降温時には、加熱炉内に酸素を流さず、不活性ガス雰囲気とすることが望ましい。
【００２７】
また、昇温時及び降温時に加熱炉内に酸素ガスを流す場合には、界面準位密度低減には、酸素ガスを不活性ガス等により希釈すること、即ち酸素分圧を下げる事が有効であると考えられる。一方、ＣＯ生成の促進に適した酸素分圧は、各温度域によって異なる。従って、例えば図２（ｂ）に示すレシピシーケンスを採用し、昇温時には、温度上昇に伴い酸素分圧を徐々に連続的に高くするように、加熱炉内に流す酸素量を制御することが好ましい。
【００２８】
また、図２（ｂ）に示す様な、線形的即ち連続的な圧力制御を行うのは、実際のプロセスでは困難な場合がある。このため、例えば図２（ｃ）に示す様に、ＣＯ生成を促進する条件から外れない程度に酸素分圧を多段状に変化させるレシピシーケンスを採用し、加熱炉内に流す酸素量を制御することが好ましい。
【００２９】
図２（ｂ）〜（ｃ）のレシピシーケンスにおいては、加熱炉内の酸素分圧をＰＯ２、加熱炉の炉内温度をＴとしたとき、Ｔ≧１３００℃ではｌｏｇＰＯ２＜５．００５６、１０００℃＜Ｔ＜１３００℃ではｌｏｇＰＯ２＜−１３４００／（Ｔ＋２７３）＋１３．５、１０００℃＞ＴではｌｏｇＰＯ２＜３の範囲を満たすように、加熱炉内の酸素分圧ＰＯ２を設定して、縦型炉の炉内温度の昇温、縦型炉の炉内温度の降温及びＳｉＣの酸化を行うことが好ましい。
【００３０】
次に、酸化温度を１０００℃、１３００℃、１４００℃に設定して、ＳｉＣを酸化することによりゲート絶縁膜を形成したキャパシタの、各酸化温度毎の界面準位密度を検証した。検証結果を図３（ａ）に示す。なお、図３（ａ）の検証においては、加熱炉の昇温及び降温は、加熱炉内に酸素を流さずに行った。また、ＳｉＣの酸化の際には、酸素ガスの希釈は行わず、大気圧条件下で酸化を行った。
【００３１】
図３（ａ）に示すように、酸化温度が１０００℃の場合と比較して、酸化温度が１３００℃の場合の方が、界面準位密度が明らかに低くなっている。図３（ａ）の検証結果より、少なくとも１３００℃以上の温度でＳｉＣを酸化する場合には、加熱炉内の酸素分圧を大気圧以下に設定することで、ＣＯの生成を促進できることが確認できる。一方、加熱炉内の酸素分圧を下げ過ぎると、ＳｉＣの酸化レートが低下し、所望の膜厚の酸化膜を得るのに要する酸化時間が増加し、プロセスコストが増大する。従って、例えば酸化温度を１３００℃に設定する場合には、酸素分圧を、１×１０３Ｐａ〜大気圧に設定するのが好ましい。
【００３２】
次に、ＳｉＣの酸化温度を１０００℃、１３００℃に設定してＳｉＯ２膜（酸化膜）を形成したときの、ＳｉＣ／ＳｉＯ２界面におけるＣ−Ｃの結合量の定量を、ＸＰＳ（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）により行い、各酸化温度毎の、成膜体における余剰炭素量を検証した。検証結果を図３（ｂ）に示す。
【００３３】
図３（ｂ）では、ＸＰＳのＣ１ｓスペクトル分析により得られた、ＳｉＣ／ＳｉＯ２界面におけるＣ−Ｃ結合の原子％の、Ｓｉ−Ｃ結合の原子％に対する比率（Ｃ−Ｃ結合／  Ｓｉ−Ｃ結合）を縦軸に示しており、これにより、成膜体における余剰炭素量の酸化温度依存性を示している。
【００３４】
なお、図３（ｂ）は、ＳｉＣを酸化する際の加熱炉内の酸素温度及び酸素分圧を、図２（ａ）に示すレシピシーケンスにて調整して、ＳｉＣ上にＳｉＯ２膜を形成したものについて、検証した結果である。また、図３（ｂ）の検証は、具体的には、上記のようにして炭化ケイ素基板上に形成したＳｉＯ２膜を薬剤により除去した後の炭化ケイ素基板表面を、ＸＰＳ（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定して行ったものである。
【００３５】
図３（ｂ）に示すように、ＳｉＣ／ＳｉＯ２界面における、Ｓｉ−Ｃ結合の原子％に対するＣ−Ｃ結合の原子％の比率は、酸化温度１０００℃では７．２％であり、酸化温度１３００℃では４．５％であり、酸化温度の上昇に伴い、Ｃ−Ｃの結合量が減少することが確認できる。図３（ｂ）の検証結果から、ＳｉＣ／ＳｉＯ２界面におけるＣ−Ｃ結合量を減らすには、例えば１３００℃以上の高温で酸化することが、酸化条件として好適であると考えられる。
【００３６】
また、界面準位密度低減の観点からは、上記図２〜３で説明した手法により形成する酸化膜の膜厚は、３０ｎｍ以下が好ましい。酸化膜を厚膜化すると、酸化膜形成時や熱処理時に、酸化膜からＣＯが脱離し難くなり、膜中にＣＯが残存し易くなる。
【００３７】
次に、ベース領域に注入する不純物イオンの濃度プロファイルの影響について説明する。ＳｉＣ−ＭＯＳＦＥＴの作製プロセスにおいては、不純物の活性化温度が例えば１６００℃以上と非常に高いため、イオン注入法を用いてベース領域に不純物イオンをドーピングし、活性化アニールを経た後に、ゲート絶縁膜やゲート電極といった上部構造を形成するのが一般的である。例えば一般的なＮチャネルのＭＯＳのチャネル部には、Ａｌ等のＰ型のイオンが注入されている。本発明者らは、不純物イオンの濃度と、不純物イオン注入後の酸化処理（例えば、ゲート絶縁膜の形成）との関係を、ＳｉＣ−ＭＯＳＦＥＴを作製して検討したところ、Ａｌを不純物イオンとして用いた場合には、例えば１１５０℃以上の酸化によって、ＳｉＣ／ＳｉＯ２界面から約２００ｎｍまでの深さ領域でのＡｌの不純物濃度プロファイルが変化し、酸化量が増すことでＶｔｈが低下することを突き止めた。
【００３８】
上記した問題に対する対策を、図４（ａ）〜（ｃ）を用いて説明する。なお、図４（ａ）〜（ｃ）では、上記した問題を解決する形態としての、ウェル領域におけるＡｌ濃度プロファイルを示している。なお、図４（ａ）〜（ｃ）では、ＳｉＣにより構成されるベース領域に、不純物イオンとしてＡｌを注入して得られたウェル領域のＡｌ濃度プロファイルを示しており、このウェル領域上に、その後の酸化工程によりＳｉＯ２膜が形成されて、ＳｉＣ−ＳｉＯ２積層体が形成される。
【００３９】
例えば図４（ａ）に示すように、ＳｉＣ／ＳｉＯ２界面から、ウェル領域の深さ方向に１００ｎｍ（０．１μｍ）程度の深さまでの表面近傍領域のＡｌ濃度を高くするように、ベース領域にＡｌ注入する方法が挙げられる。ここで、ウェル領域の深さ方向とは、ウェル領域の主面に対して垂直な方向をいう。図４（ａ）において、ＳｉＣ／ＳｉＯ２界面からウェル領域の深さ方向に約５００ｎｍ付近には、パンチスルー防止を目的としたＡｌ濃度ピークを有している。
【００４０】
但し、図４（ａ）に示す方法では、処理条件によっては、表面近傍領域への高濃度のイオン注入により、ＳｉＣの結晶性が壊れて欠陥が増える場合がある。なお、図４（ａ）中破線で示すグラフは、従来のＳｉＣ−ＭＯＳＦＥＴにおけるウェル領域の一般的なＡｌ濃度プロファイルを示しており、この点は、図４（ｂ）〜（ｃ）においても同様である。
【００４１】
また、上記した問題に対する対策として、図４（ｂ）に示すように、ＳｉＣ／ＳｉＯ２界面から、ウェル領域の深さ方向に約２００ｎｍ以上５００ｎｍ以下の領域のＡｌ濃度が高くなるように、ベース領域にＡｌ注入する方法が挙げられる。この深さ領域は、酸化処理がＡｌ不純物の濃度プロファイルに与える影響が少なく、かつＶｔｈの値に対して寄与する領域である。このため、この深さ領域にＡｌ濃度ピークが存在するようにＡｌ注入を行うことで、酸化処理によるＶｔｈの低下を抑制することができる。図４（ｂ）において、ＳｉＣ／ＳｉＯ２界面から、ウェル領域の深さ方向に約５００ｎｍ付近に存在するＡｌ濃度ピークは、パンチスルー防止を目的としたピークである。
【００４２】
即ち、Ｖｔｈの調整を目的とするＡｌ濃度ピークを、ＳｉＣ／ＳｉＯ２界面から、ウェル領域の深さ方向に約２００ｎｍ以上５００ｎｍ以下の領域に有し、パンチスルー防止を目的とするＡｌ濃度ピークを、ＳｉＣ／ＳｉＯ２界面から、ウェル領域の深さ方向に約５００ｎｍを超える領域に有するように、Ａｌ注入を行うことで、パンチスルーを防止しつつ、酸化処理によるＶｔｈの低下を抑制することができる。
【００４３】
なお、ＳｉＣ／ＳｉＯ２界面から、ウェル領域の深さ方向に約２００ｎｍ以上５００ｎｍ以下の領域におけるＡｌ濃度を高くする場合には、この深さ領域のＡｌ濃度プロファイルを、ピークではなくプラトーを有するようにして、階段状の濃度プロファイルとなるように、Ａｌ注入してもよい。
【００４４】
また、図４（ｃ）に示すように、ウェル領域の表面近傍のＡｌ濃度を低減した濃度プロファイルとすることにより、表面付近の結晶性を保ちつつ、高いＶｔｈを得る事ができる。なお、図４（ｃ）に示す形態の場合には、ウェル領域の表面付近のＡｌの濃度プロファイルは、チャネル領域でパンチスルーしない程度に低くするのが好ましい。図４（ｃ）において、ＳｉＣ／ＳｉＯ２界面から、ウェル領域の深さ方向に約２００ｎｍ付近のＡｌ濃度ピークは、Ｖｔｈ低下防止を目的としたピークであり、ウェル領域の深さ方向に約５００ｎｍ付近のＡｌ濃度ピークは、パンチスルー防止を目的としたピークである。
【００４５】
以上、図４（ａ）〜（ｃ）で説明したように、ＳｉＣ／ＳｉＯ２界面からウェル領域の深さ方向に、少なくとも２つの濃度ピークを有する濃度プロファイルとすることで、パンチスルーを防止しつつ、Ｖｔｈの低下を少なくすることが可能となる。
【００４６】
上記した図１〜図４での検証結果に基づき、Ｖｔｈの低下が少なく、かつ低い界面準位密度を有するＳｉＣ−ＭＯＳＦＥＴを、実施形態１〜２にて詳述する。
【実施形態１】
【００４７】
＜半導体装置の構成＞
図５は、実施形態１に係る半導体装置の概略平面図であり、図６（ａ）〜（ｃ）にそれぞれ示す領域全体の上層に形成された配線（ゲート配線及びソース電極）の平面図である。図６（ａ）〜（ｃ）は、実施形態１に係る半導体装置である半導体チップの概略平面図であり、半導体チップの主面の拡散層レイアウトを示す平面図である。図７は図６（ａ）〜（ｃ）に示す半導体チップのＡ−Ａ´線（素子領域の一部）の断面図である。
【００４８】
実施形態１では、半導体装置として、ＭＯＳＦＥＴの半導体チップ１０の構成を例に説明する。図５において、平面形状が四角形である半導体チップ１０の主面の中央部は、ＭＯＳＦＥＴの最小単位構造となるユニットセルＵＣ（図６参照）が複数個配置された素子領域（アクティブ領域）３０となっている。また、半導体チップ１０の主面の外縁側の領域には、素子領域３０を環状に囲むＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造のターミネーション領域１３が設けられている。
【００４９】
図７に示すように、半導体チップ１０は、ｎ＋型の炭化ケイ素基板１１と、炭化ケイ素基板１１の一方の主面上に形成されたｎ型炭化ケイ素からなるエピタキシャル層１２とを有する。炭化ケイ素基板１１とエピタキシャル層１２との間には、ｎ型不純物の濃度がエピタキシャル層１２より高いエピタキシャル層であるバッファー層（図示せず）が形成されている。
【００５０】
炭化ケイ素基板１１は、六方晶系ＳｉＣの＜１−１００＞方向に沿って延在する互いに平行な２辺と、＜１−１００＞方向に対して直交する＜１１−２０＞方向に沿って延在する互いに平行な２辺とを有し、その外形寸法は、例えば縦×横＝１０ｍｍ×１０ｍｍ程度である。また、炭化ケイ素基板１１の主面は、例えば（０００１）面である。
【００５１】
ユニットセルＵＣは、エピタキシャル層１２の一部に離散的に形成された、ｐ型半導体領域であるウェル領域１４と、ウェル領域１４内に、このウェル領域１４と接するように形成された、ｎ＋型半導体領域であるソース領域１５と、ウェル領域１４の電位を固定するためのｐ＋型半導体領域である第１コンタクト領域１６とを有している。ユニットセルＵＣは、第１コンタクト領域１６を中心として、その周囲にソース領域１５、ウェル領域１４が順に配置された平面レイアウトを有している。
【００５２】
ウェル領域１４は、ｐ型の不純物イオンとしてＡｌイオンが注入されており、ウェル領域１４内のＡｌ濃度プロファイルが、後述するゲート絶縁膜１７とウェル領域１４との界面から、ウェル領域１４の深さ方向に、少なくとも二つの濃度ピークを有するように形成されている。ウェル領域１４における濃度プロファイルの好適な形態としては、具体的には、図４（ａ）〜（ｃ）において説明した形態が挙げられる。
【００５３】
ゲート絶縁膜１７は、ＳｉＯ２を主成分とする層であり、互いに隣り合うユニットセルＵＣのエピタキシャル層１２上に形成されている。エピタキシャル層１２の上方には、ゲート絶縁膜１７を介してゲート電極１８が形成されており、ゲート電極１８上には、このゲート電極１８を覆うように、層間絶縁膜１９が形成されている。
【００５４】
ゲート絶縁膜１７は、熱酸化膜１７Ａと、堆積酸化膜１７Ｂ（図１１（ｃ）参照）とを有している。熱酸化膜１７Ａは、ＳｉＯ２を主成分とする層であり、エピタキシャル層１２の熱酸化により形成される層である。熱酸化膜１７Ａは、上記したＣＯ生成を促進する条件（例えば図２〜３参照）で、エピタキシャル層１２を熱酸化して形成されている。熱酸化膜１７Ａは、概ね５ｎｍ〜３０ｎｍの膜厚に形成される。熱酸化膜１７Ａ形成時の具体的な条件は、後に詳述する。
【００５５】
堆積酸化膜１７Ｂは、ＣＶＤ法により熱酸化膜１７Ａ上に形成される層であり、ＳｉＯ２を主成分とし、かつ不純物として水素元素及び窒素元素を含有する層である。熱酸化膜１７Ａと堆積酸化膜１７Ｂとは、互いに異なる屈折率を有している。
【００５６】
エピタキシャル層１２とゲート絶縁膜１７との界面近傍の領域における、Ｓｉ−Ｃ結合に対するＣ−Ｃ結合の存在比率は、７．２％以下である。Ｓｉ−Ｃ結合、Ｃ−Ｃ結合の存在量は、例えばＸＰＳにより、この界面領域におけるそれぞれの結合の存在量（原子％）を測定することにより得ることができる。これにより、界面準位密度の低いＭＯＳＦＥＴを実現することができる。エピタキシャル層１２とゲート絶縁膜１７との界面近傍の領域における、Ｓｉ−Ｃ結合に対するＣ−Ｃ結合の存在比率は、より好ましくは、４．５％以下である。また、この界面領域には、窒素元素が約１％以上含まれていてもよい。
【００５７】
なお、ゲート絶縁膜１７は、必ずしも堆積酸化膜１７Ｂを有していなくてもよく、熱酸化膜１７Ａ単独で構成されていてもよい。但し、ゲート絶縁膜１７Ｂを全体の厚さを、３０ｎｍを超える厚さに形成したい場合には、熱酸化膜１７Ａと堆積酸化膜１７Ｂとでゲート絶縁膜１７を構成することが好ましい。
【００５８】
各ユニットセルＵＣのゲート電極１８は、層間絶縁膜１９に形成されたコンタクトホール（図示せず）を通じてゲート配線２０（図５参照）に電気的に接続されており、各ゲート電極１８には、ゲート配線２０を通じてゲート電圧が印加される。
【００５９】
複数のユニットセルＵＣのソース領域１５は並列に接続されている。ソース領域１５及び第１コンタクト領域１６は、それぞれの一部の領域上に、層間絶縁膜１９を除去して形成されたコンタクトホール２２が形成されており、各ソース領域１５は、第１コンタクト領域１６と共に、コンタクトホール２２を通じてソース電極２１に電気的に接続されている。  ゲート配線２０、ソース電極２１は、それぞれ、半導体チップ１０の表面を覆うパッシベーション膜から露出したゲートパッド２０Ｐ、ソースパッド２１Ｐを通じて半導体チップ１０の外部の制御回路に電気的に接続される。
【００６０】
ターミネーション領域１３は、半導体チップ１０の外縁側の領域のエピタキシャル層１２に形成されており、ｐ型半導体領域であるウェル領域１４とｎ型のエピタキシャル層１２との界面における電界を緩和するためのｐ−型半導体領域である。
【００６１】
なお、ターミネーション領域１３は、素子領域３０を環状に囲むｐ−型半導体領域を複数本有するＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）構造であってもよい。また、ターミネーション領域１３の外側にさらにチャネルストッパ領域２９を設けてもよい。
【００６２】
炭化ケイ素基板１１の他方の主面である裏面には、ｎ＋型半導体領域であるドレイン領域２５と、ドレイン領域２５と電気的に接続するドレイン電極２６とが形成されている。なお、ドレイン領域２５とドレイン電極２６の間には、裏面シリサイド領域２７を形成してもよい。
【００６３】
従って、ＭＯＳＦＥＴを駆動させる電流は、ドレイン電極２６から、ドレイン領域２５、炭化ケイ素基板１１を通り、さらにエピタキシャル層１２のゲート絶縁膜１７の近傍の領域を通って、ウェル領域１４からソース領域１５へと流れる。
【実施形態２】
【００６４】
＜半導体装置の製造方法＞
次に、実施形態２では、実施形態１に係る半導体装置である半導体チップ１０の製造方法について、図８〜１１を用いて説明する。なお、図８〜１１は、いずれも、図６（ａ）〜（ｃ）のＡ−Ａ´線に対応する領域の断面を示す。
【００６５】
まず、図８（ａ）に示すように、炭化ケイ素基板１１の主面上に、ステップフロー成長法を用いてエピタキシャル層１２を形成する。エピタキシャル層１２に導入するｎ型不純物は、例えば窒素（Ｎ）であり、その濃度は、１×１０１４〜１×１０１７ｃｍ−３程度である。また、エピタキシャル層１２の厚さは３０μｍ程度に形成する。なお、この時点において、炭化ケイ素基板１１は、直径３〜８インチ程度の半導体ウェハである。実施形態２では、主面としてＳｉ面を用いたが、Ｃ面を用いても良い。
【００６６】
次に、フォトレジスト膜をマスクにしたイオン注入法により、素子領域３０を囲む領域のエピタキシャル層１２にアルミニウム（Ａｌ）などのｐ型不純物を導入することによってターミネーション領域１３を形成する（図５参照）。ターミネーション領域１３に導入するｐ型不純物の濃度は１×１０１６〜１×１０１９ｃｍ−３程度である。
【００６７】
次に、図８（ｂ）に示すように、フォトレジスト膜４１をマスクにしたイオン注入法により、素子領域３０のエピタキシャル層１２の一部にアルミニウムなどのｐ型不純物を導入することによってウェル領域１４を形成する。ウェル領域１４に導入するｐ型不純物の濃度は、１×１０１８ｃｍ−３程度であり、イオン注入の最大エネルギーは、５００ｋｅＶ程度である。
【００６８】
ｐ型不純物の導入時には、後述するゲート絶縁膜形成工程における酸化処理に伴うＶｔｈ低下防止のため、ウェル領域１４のｐ型不純物の濃度に関して、例えば図４（ａ）〜（ｃ）に示す濃度プロファイルを有するように、ｐ型不純物の注入量を調整して行うことが好ましい。適用できる濃度プロファイルは、具体的には、図４（ｂ）〜（ｃ）に示すような、複数ピークを有するか又は多段状の濃度プロファイルや、図４（ａ）に示すような、表面近傍に濃度ピークを有する濃度プロファイルである。これにより、後述するゲート絶縁膜形成工程において、ＣＯ生成を促進する条件下で酸化を行うことにより生じる、ウェル領域１４でのＡｌ不純物濃度の変動を抑制することができる。
【００６９】
次に、図８（ｃ）に示すように、フォトレジスト膜４２をマスクにしたイオン注入法により、ウェル領域１４の一部に窒素などのｎ型不純物を導入することによってソース領域１５を形成する。ソース領域１５に導入するｎ型不純物の濃度は、１×１０２０ｃｍ−３程度であり、イオン注入の最大エネルギーは、１２０ｋｅＶ程度である。
【００７０】
次に、図８（ｄ）に示すように、フォトレジスト膜４３をマスクにしたイオン注入法により、ウェル領域１４内の、ソース領域１５に隣接する一部の領域に、アルミニウムなどのｐ型不純物を導入することで、ウェル領域１４の一部に第１コンタクト領域１６を形成する。また、同様にして、ターミネーション領域１３の一部の領域に、アルミニウムなどのｐ型不純物を導入することで、ターミネーション領域１３の一部に第２コンタクト領域（不図示）を形成する。第１コンタクト領域１６及び第２コンタクト領域に導入するｐ型不純物の濃度は、１×１０２０ｃｍ−３程度であり、イオン注入の最大エネルギーは、１５０ｋｅＶ程度である。
【００７１】
この時、ウェル領域１４の形成時と同様の理由から、ｐ型不純物の導入時には、第１コンタクト領域１６及び第２コンタクト領域のｐ型不純物の濃度に関して、例えば図４（ａ）〜（ｃ）に示す濃度プロファイル形状を有するように、ｐ型不純物の注入量を調整して行うことが好ましい。これにより、後述するゲート絶縁膜形成工程において、ＣＯ生成を促進する条件下で酸化を行うことにより生じる、第１コンタクト領域１６及び第２コンタクト領域でのＡｌ不純物濃度の変動を抑制することができ、良好なコンタクト特性を得る事ができる。  次いで、ＭＯＳＦＥＴのオン抵抗を低減するため、イオン注入法により、隣り合うユニットセルＵＣのウェル領域１４間のエピタキシャル層１２に、窒素などのｎ型不純物を導入してもよい。このｎ型不純物の濃度は、３×１０１６ｃｍ−３程度であり、イオン注入の最大エネルギーは、１０００ｋｅＶ程度である。
【００７２】
次に、図８（ｅ）に示すように、表面保護層４４を形成して、イオン注入法により、炭化ケイ素基板１１の裏面に窒素などのｎ型不純物を導入することによって、ドレイン領域２５を形成する。ドレイン領域２５に導入するｎ型不純物の濃度は、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度である。
【００７３】
次に、表面保護層４４をアッシング等により除去した後、ＣＶＤ法により、エピタキシャル層１２の主面上に炭素膜を堆積することにより、エピタキシャル層１２の表面を保護するキャップ層を形成する（図示せず）。次いで、炭化ケイ素基板１１を１７００℃程度でアニールすることにより、図８（ｂ）〜（ｅ）の各工程でエピタキシャル層１２及び炭化ケイ素基板１１に導入した不純物を活性化する。
【００７４】
次に、キャップ層をアッシング等により除去した後、エピタキシャル層１２の表面に残ったキャップ層の残渣や、エピタキシャル層１２の表面のダメージ層を除去するために、炭化ケイ素基板１１を熱酸化し、次いでエピタキシャル層１２の表面に形成された酸化膜をフッ酸で除去する、いわゆる犠牲酸化処理を行う。なお、犠牲酸化に用いる酸化方法は、熱酸化やプラズマを用いた低温の酸化法を用いても良い。犠牲酸化に熱酸化を用いる場合、ＣＯの生成を促進する条件を用いても良い。これによって、余剰炭素が少ないＳｉＣ表面を実現できる。また、犠牲酸化以外の方法でダメージ層を除去するために、例えば高温の水素雰囲気中でのエッチングや塩化水素雰囲気でのエッチングを用いても良い。
【００７５】
次に、ＣＶＤ法により、エピタキシャル層１２の表面に酸化シリコンを堆積させてフィールド絶縁膜（不図示）を形成し、エピタキシャル層１２の表面全体を覆った後、フィールド絶縁膜上に形成したフォトレジスト膜をマスクにして層間絶縁膜をエッチングすることにより、素子領域部を開口する。
【００７６】
次に、図９（ａ）に示すように、エピタキシャル層１２上にゲート絶縁膜１７を形成する。図１１（ａ）〜（ｃ）を用いて、ゲート絶縁膜１７の形成方法を詳述する。図１１（ａ）〜（ｃ）は、チャネル近傍の断面図を拡大して示す図である。
【００７７】
まず、ウェル領域１４を含むエピタキシャル層１２（図１１（ａ）参照）の表面に、例えば１５ｎｍの、ＳｉＯ２を主成分とする熱酸化膜１７Ａを形成する（図１１（ｂ）参照）。熱酸化膜１７Ａは、酸素分圧及び酸化温度を、ＣＯ生成を促進する条件（例えば図２〜図３参照）に調整して、炭化ケイ素基板１１に形成されたエピタキシャル層１２を乾燥酸素雰囲気中で熱酸化することにより形成することができる。具体的には、炭化ケイ素基板１１を収容する空間を、窒素ガス等の不活性ガスを含む雰囲気として昇温し、この空間内で炭化ケイ素基板１１を酸化した後、不活性ガスを含む雰囲気として降温する。
【００７８】
例えば図２（ａ）に示すように、炭化ケイ素基板１１を収容する空間内を、不活性ガス雰囲気として昇温し、所定の温度に達した後、この空間内に酸素ガスを通気し、エピタキシャル層１２上に熱酸化膜１７Ａを形成した後、この空間内を、不活性ガス雰囲気として降温することがよい。
【００７９】
また、図２（ｂ）又は図２（ｃ）に示すように、炭化ケイ素基板１１を収容する空間内を、不活性ガスと酸素ガスとの混合雰囲気として、昇温及び降温を行ってもよい。この場合、昇温時には、炭化ケイ素基板１１を収容する空間内の温度上昇に伴い、酸素分圧を連続的に又は段階的に増加させるようにして、酸素ガスを通気し（図２（ｂ）、（ｃ）参照）、降温時には、炭化ケイ素基板１１を収容する空間内の温度降下に伴い、酸素分圧を連続的に又は段階的に減少させるようにして、酸素ガスを通気することがよい（図２（ｂ）、（ｃ）参照）。この場合、炭化ケイ素基板を収容する空間内の酸素分圧をＰＯ２、空間内の温度をＴとしたときの、酸素分圧ＰＯ２の好適な範囲については、図２（ｂ）、（ｃ）において説明した範囲と同様であり、その説明を省略する。
【００８０】
熱酸化膜１７Ａ形成時の酸化温度は、図３（ａ）、（ｂ）において説明した理由から、１０００℃以上とすることが好ましく、１３００℃以上とすることがより好ましい。
【００８１】
次に、図１１（ｃ）に示すように、ＣＶＤ法を用いて、熱酸化膜１７Ａ上に堆積酸化膜１７Ｂを堆積させる。熱酸化膜１７Ａ及び堆積酸化膜１７Ｂにより、ゲート絶縁膜１７が形成される。堆積酸化膜１７Ｂは、ゲート絶縁膜１７の厚さを所望の膜厚とするように形成する。例えば、ゲート絶縁膜１７の厚さを５０ｎｍとする場合には、堆積酸化膜１７Ｂを３５ｎｍ堆積させればよい。なお、上記した説明では、熱酸化膜１７Ａの膜厚を１５ｎｍとした場合について説明したが、熱酸化膜１７Ａは、好適には、膜厚を１５〜３０ｎｍの範囲で形成することがよい。  堆積酸化膜１７Ｂは、膜質の観点から、例えばモノシランやジシランとＮ２Ｏ、ＴＥＯＳ等を高温で反応させて形成する、所謂熱ＣＶＤ膜を用いるのが好ましい。例えば、モノシランとＮ２Ｏを反応させて形成した堆積酸化膜１７Ｂ中には、主成分であるＳｉＯ２と共に、窒素や水素からなる不純物成分が含まれる。また、ＴＥＯＳを用いて形成した堆積酸化膜１７Ｂ中には、主成分であるＳｉＯ２中に、水素からなる不純物成分が含まれる。なお、熱酸化膜１７Ａには、ウェル領域１４に注入されたＡｌの一部が、酸化によって取り込まれることがあるが、堆積酸化膜１７Ｂには、このＡｌは殆ど取り込まれない。
【００８２】
堆積酸化膜１７Ｂの形成後、ゲート絶縁膜１７の膜質を改善するために、酸素を含む雰囲気で、炭化ケイ素基板１１をＰＯＡ（Ｐｏｓｔ  Ｏｘｉｄａｔｉｏｎ  Ａｎｎｅａｌｉｎｇ）してもよい。ＰＯＡを行う際には、上記したように、ＣＯ生成を促進する条件で形成した熱酸化膜１７Ａの、ＳｉＣ／ＳｉＯ２界面の状態を維持する観点から、炭化ケイ素基板が酸化しない程度の温度、例えば乾燥雰囲気であれば９００℃以下の温度でアニールすることが好ましい。これにより、低界面準位密度の界面を維持すると共に、界面への窒素導入によるＶｔｈの低下を抑制することができる。
【００８３】
また、ゲート絶縁膜１７の膜質を改善するために、堆積酸化膜１７Ｂを形成した後の炭化ケイ素基板１１を、一酸化窒素（ＮＯ）雰囲気又は亜酸化窒素（Ｎ２Ｏ）雰囲気でアニールしてもよい。この際には、上記したように、ＣＯ生成を促進する条件で形成した熱酸化膜１７Ａの、ＳｉＣ／ＳｉＯ２界面の状態を維持する観点から、炭化ケイ素基板１１の酸化の影響が無い程度の温度でアニールすることが好ましい。例えば一酸化窒素（ＮＯ）雰囲気であれば、１２００℃以下の温度でアニールすることが好ましい。これにより、ＣＯ生成を促進する条件で形成することにより得られた、低界面準位密度の界面に対して、約１％以上の窒素が導入されるため、更に界面準位密度を低減することができる。
【００８４】
上記したように、ＰＯＡを行ったり、ＮＯ又はＮ２Ｏ雰囲気下でのアニールを行ったりすることによって、堆積酸化膜１７Ｂ中の不純物成分を低減することができる。但し、アニール温度が低かったり、アニール時間が短かったりすると、不純物成分を除去しきる事ができない。
【００８５】
一方、アニール温度を過度に高温としたり、アニール時間が長すぎたりすると、堆積酸化膜１７Ｂ中の不純物除去の点では良いが、ＳｉＣの酸化が生じることがある。従って、上記した適切なアニール条件を選択して行うことが望ましい。
【００８６】
上記にようにしてゲート絶縁膜１７を形成することで、ＳｉＣ／ＳｉＯ２界面におけるＸＰＳのＣ１ｓスペクトル分析により得られる、Ｓｉ−Ｃ結合（原子％）に対するＣ−Ｃ結合（原子％）の存在比率を、７．２％以下とすることができる。また、熱酸化膜１７Ａの形成を、上記したＣＯ生成を促進する条件下で、かつ酸化温度を１３００℃として行った場合には、ＳｉＣ／ＳｉＯ２界面におけるＸＰＳのＣ１ｓスペクトル分析により得られる、Ｓｉ−Ｃ結合（原子％）に対するＣ−Ｃ結合（原子％）の存在比率を、４．５％以下とすることができる。
【００８７】
なお、図１１（ａ）〜（ｃ）では、ゲート絶縁膜１７の膜厚を、例えば約５０ｎｍ程度とするＳｉＣ−ＤＭＯＳＦＥＴを例として説明したが、ゲート絶縁膜１７の所望の膜厚が、３０ｎｍより薄い場合には、ＣＶＤ法により堆積酸化膜１７Ｂを形成する工程を省いても良い。このように、ゲート絶縁膜１７を、堆積酸化膜１７Ｂを含まない構成とする形態は、例えば、図１３及び図１４に示すような、ＳｉＣ−ＣＭＯＳ等を形成する場合に有効である。
【００８８】
即ち、エピタキシャル層１２の表面の熱酸化を行い、例えば３０ｎｍの熱酸化膜をゲート絶縁膜１７として形成する。このときの熱酸化の条件は、図１１（ｂ）の熱酸化膜１７Ａの形成において説明したのと同様、ＣＯ生成を促進する条件にて行う。その後、ゲート絶縁膜１７の膜質を改善するために、酸素を含む雰囲気で、炭化ケイ素基板１１をアニールしてもよい。この際には、ＣＯ生成を促進する条件で形成したゲート絶縁膜１７の、ＳｉＣ／ＳｉＯ２界面の状態を維持する観点から、炭化ケイ素基板が酸化しない程度の温度、例えば乾燥雰囲気であれば９００℃以下の温度でアニールすることが好ましい。
【００８９】
また、ゲート絶縁膜１７の膜質を改善するために、一酸化窒素（ＮＯ）雰囲気又は亜酸化窒素（Ｎ２Ｏ）雰囲気で、炭化ケイ素基板１１をアニールしてもよい。この際には、上記したように、ＣＯ生成を促進する条件で形成したゲート絶縁膜１７の、ＳｉＣ／ＳｉＯ２界面の状態を維持する観点から、炭化ケイ素基板の酸化の影響が無い程度の温度でアニールすることが好ましい。例えば一酸化窒素（ＮＯ）雰囲気であれば、１２００℃以下の温度でアニールすることが好ましい。
【００９０】
次に、図９（ｂ）〜（ｃ）に示すように、ＣＶＤ法により、ゲート絶縁膜１７上に、ｎ型の多結晶シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングにより、多結晶シリコン膜をパターニングして、ゲート電極１８を形成する。なお、この後、ゲート電極１８の角部をラウンディングさせる目的で、ゲート電極１８の酸化を行ってもよい。
【００９１】
次に、図９（ｄ）に示すように、ＣＶＤ法により酸化シリコンを堆積させて、エピタキシャル層１２の表面を覆うように、酸化シリコンからなる層間絶縁膜１９を形成する。次いで、図１０（ａ）に示すように、層間絶縁膜１９上に形成したフォトレジスト膜をマスクにして、層間絶縁膜１９及びゲート絶縁膜１７をドライエッチングすることにより、素子領域３０に形成されたソース領域１５の一部及び第１コンタクト領域１６の一部をそれぞれ露出させる、第１コンタクトホール２２を形成し、これと共に、素子領域３０を囲む領域に形成された、第２コンタクト領域（不図示）の一部を露出させる第２コンタクトホール（不図示）を形成する。
【００９２】
また、この時、素子領域に形成されたゲート電極１８の一部を露出させるコンタクトホール（図示せず）も、層間絶縁膜１９に形成する。この後、図１０（ｂ）に示すように、コンタクト抵抗低減のために、ソース領域１５及び第１コンタクト領域１６の露出面をシリサイド化する、シリサイド工程を行ってもよい。
【００９３】
次に、図１０（ｃ）に示すように、層間絶縁膜１９及び第１コンタクトホール２２上に金属膜を堆積し、次いで、金属膜上にフォトレジスト膜を形成した後、フォトレジスト膜をマスクにしたドライエッチングにより金属膜をパターニングすることで、図５に示すような平面形状を有するゲート配線２０及びソース電極２１を形成する。金属膜は、例えばスパッタリング法により堆積したチタン（Ｔｉ））膜、窒化チタン（ＴｉＮ）膜及びアルミニウム膜の積層膜で構成する。
【００９４】
ソース電極２１は、素子領域３０の層間絶縁膜１９に形成された第１コンタクトホール２２を通じて、ソース領域１５及び第１コンタクト領域１６と電気的に接続されると共に、素子領域３０を囲む領域の層間絶縁膜１９に形成された、第２コンタクトホール（不図示）を通じて、第２コンタクト領域（不図示）と電気的に接続される。また、ゲート配線２０は、素子領域３０の層間絶縁膜１９に形成されたコンタクトホール（不図示）を通じてゲート電極１８と電気的に接続される。
【００９５】
次に、層間絶縁膜１９上にパッシベーション膜を形成した後、フォトレジスト膜（不図示）をマスクにしたドライエッチングによりパッシベーション膜をパターニングすることにより、ゲート配線２０の一部を露出するゲートパット２０Ｐ（図５参照）を形成すると共に、ソース電極２１の一部を露出するソースパッド２１Ｐ（図５参照）を形成する。パッシベーション膜は、ＣＶＤ法により堆積した酸化シリコン膜若しくは窒化シリコン膜、又は塗布法により堆積したポリイミド樹脂膜などで構成する。
【００９６】
次に、図１０（ｄ）に示すように、炭化ケイ素基板１１の裏面に形成されたドレイン領域２５上にドレイン電極２６を形成した後、炭化ケイ素基板１１をダイシングすることによって、図１に示す、実施形態１の半導体装置が完成する。炭化ケイ素基板１１の裏面のドレイン電極２６は、例えばスパッタリング法で堆積したチタン膜、ニッケル（Ｎｉ）膜及び金（Ａｕ）膜の積層膜で構成する。
【実施形態３】
【００９７】
図１２は、実施形態３に係るトレンチ型のＭＯＳＦＥＴの構成を示す断面図である。実施形態３に係るトレンチ型のＭＯＳＦＥＴは、実施形態２で説明した、ＣＯ生成を促進する条件にて形成したゲート絶縁膜２１７を備えている。
【００９８】
図１２において、２１１は炭化ケイ素基板であり、２１２はエピタキシャル層であり、２１４はウェル領域であり、２１６は第１コンタクト領域であり、２１５はソース領域であり、２２５はドレイン領域であり、２１７はゲート絶縁膜であり、２１９は層間絶縁膜であり、２１８はゲート電極であり、２２１はソース電極であり、２２６はドレイン電極であり、２６０はトレンチ側壁部であり、２６１はトレンチ底部である。
【００９９】
図１２に示すトレンチ型のＭＯＳＦＥＴを製造する際には、ソース領域２１５とウェル領域２１４とが、主面に対して垂直となるように配置されたトレンチ側壁面２６０とトレンチ底面２６１に対し、熱酸化を行うことで、ゲート絶縁膜２１７を形成する。一般に、主面がＳｉ面で酸化温度が低い場合、トレンチ側壁面２６０とＳｉ面の酸化レートの差が大きいため、形成される熱酸化膜は、トレンチ底部よりも側壁部の方が厚くなる。この場合には、電界が強く掛かる、トレンチ底部の絶縁膜が薄いため、信頼性に欠ける。
【０１００】
実施形態３のトレンチ型のＭＯＳＦＥＴでは、上記したトレンチ側壁面２６０及びトレンチ底面２６１に対し、実施形態３にて説明した、ＣＯ生成を促進する条件で熱酸化を行う。この手法において、界面準位密度低減の観点からは、酸化温度を高温として、薄膜の熱酸化膜を形成するのが好適な膜形成条件である。このような条件で熱酸化を行った場合、酸化温度を高温とするにつれて、側壁面とＳｉ面との酸化レートの差が少なくなり、熱酸化膜の、トレンチ底部と側壁部との膜厚差が小さくなる。また、実施形態３にて説明した、ＣＯ生成を促進する条件で形成した熱酸化膜と、熱ＣＶＤにより形成した堆積酸化膜とを組み合わせる事により、形成されるゲート絶縁膜２１７の、トレンチ底部と側壁部との膜厚差を、更に小さくすることができる。
【０１０１】
また、主面がＣ面である場合には、トレンチ底部の方が、側壁部よりも酸化レートが速い。従って、この場合にも、実施形態２にて説明した、ＣＯ生成を促進する条件で熱酸化を行って、トレンチ底部及び側壁部にゲート絶縁膜２１７を構成する熱酸化膜を形成することで、トレンチ底部の酸化膜厚を側壁部よりも厚くできる。従って、トレンチ底部のゲート信頼性を高くすることができる。
【実施形態４】
【０１０２】
図１３は、実施形態４に係るＳｉＣ−ＣＭＯＳの構成を示す断面図であり、図１４は、図１３に示すＳｉＣ−ＣＭＯＳの要部回路図である。実施形態４に係るＳｉＣ−ＣＭＯＳは、実施形態２で説明した、ＣＯ生成を促進する条件にて形成したゲート絶縁膜１１７を備えている。
【０１０３】
図１３において、１０１はｎＭＯＳであり、１０２はｐＭＯＳであり、１０３はｎ−半導体基板であり、１０４は裏面電極であり、１１２はｎ型エピタキシャル層であり、１０６はｐ型拡散層であり、１０７はｎ＋ソース層であり、１０８はｎ＋ドレイン層であり、１０９はｐ＋コンタクト層であり、１１０はｎＭＯＳのソース電極であり、１１１はｎＭＯＳの基板電極であり、１２００は出力電極であり、１１７はゲート絶縁膜であり、１１４はｎＭＯＳのゲート電極であり、１１５はｐ＋ソース層であり、１１６はｐ＋ドレイン層であり、１７００はｎ＋コンタクト層であり、１１８はｐＭＯＳのソース電極であり、１１９はｐＭＯＳの基板電極であり、１２０はｐＭＯＳのゲート電極である。
【０１０４】
また、図１４において、１０１はｎＭＯＳであり、１０２はｐＭＯＳであり、１２３は入力端子であり、１２４は出力端子であり、１２５は高電圧端子（Ｖｄｄ）であり、１２６は低電圧端子（Ｖｓｓ）である。
【実施形態５】
【０１０５】
実施形態５では、実施形態１に係る半導体装置を備えた電力変換装置について説明する。図１５は、実施形態５に係る電力変換装置（インバータ）の回路図である。
【０１０６】
図１５に示すように、実施形態５のインバータは、パワーモジュール３０２内に、スイッチング素子であるＳｉＣ−ＭＯＳＦＥＴ３０４と、ダイオード３０５とを有する。各単相において、端子を介して、電源電圧（Ｖｃｃ）と負荷（例えばモータ）３０１の入力電位との間にＳｉＣ−ＭＯＳＦＥＴ３０４とダイオード３０５とが逆並列に接続されており（上アーム）、負荷３０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣ−ＭＯＳＦＥＴ素子３０４とダイオード３０５とが逆並列に接続されている（下アーム）。つまり、負荷３０１では各単相に２つのＳｉＣ−ＭＯＳＦＥＴ３０４と２つのダイオード３０５が設けられており、３相で６つのスイッチング素子３０４と６つのダイオード３０５が設けられている。そして、個々のＳｉＣ−ＭＯＳＦＥＴ３０４のゲート電極には、端子を介して、制御回路３０３が接続されており、この制御回路３０３によってＳｉＣ−ＭＯＳＦＥＴ３０４が制御されている。従って、実施形態５のインバータは、制御回路３０３でパワーモジュール３０２を構成するＳｉＣ−ＭＯＳＦＥＴ３０４を流れる電流を制御することにより、負荷３０１を駆動することができる。
【０１０７】
パワーモジュール３０２内での、ＳｉＣ−ＭＯＳＦＥＴ３０４の機能について以下に説明する。負荷３０１として、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷３０１に入力する必要がある。制御回路３０３はＳｉＣ−ＭＯＳＦＥＴ３０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣ−ＭＯＳＦＥＴ３０４は、このパルス幅変調動作を行うための矩形波を作り出す。
【０１０８】
ＳｉＣ−ＭＯＳＦＥＴ３０４に、前述の実施形態１の半導体装置を用いることにより、例えば、ＳｉＣ−ＭＯＳＦＥＴ３０４のゲート絶縁膜／ＳｉＣにおける低い界面準位密度によりオン抵抗が小さいので、冷却のためのヒートシンクなどの構造を小さくし、パワーモジュール３０２を小型化及び軽量化することができ、ひいては電力変換装置を小型化及び軽量化することができる。また、ゲート絶縁膜／ＳｉＣにおける低い界面準位密度によりＳｉＣ−ＭＯＳＦＥＴ３０４のゲート絶縁膜の信頼性が高いので、パワーモジュール３０２を長寿命化することができる。
【０１０９】
また、実施形態５の電力変換装置は、３相モータシステムとすることができる。例えば、負荷３０１として３相モータを備えた３相モータシステムにおいて、スイッチング素子に前述の実施形態１で説明した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの小型化や高性能化を実現することができる。
【実施形態６】
【０１１０】
実施形態６では、実施形態１に係る半導体装置を備える電力変換装置を説明する。図１６は、実施形態６に係る電力変換装置（インバータ）の回路図である。
【０１１１】
図１６に示すように、実施形態６のインバータは、パワーモジュール４０２内にスイッチング素子としてＳｉＣ−ＭＯＳＦＥＴ４０４を備えている。各単相において、端子を介して、電源電圧（Ｖｃｃ）と負荷（例えばモータ）４０１の入力電位との間にＳｉＣ−ＭＯＳＦＥＴ４０４が接続されており（上アーム）、負荷４０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣ−ＭＯＳＦＥＴ素子４０４が接続されている（下アーム）。つまり、負荷４０１では各単相に２つのＳｉＣ−ＭＯＳＦＥＴ４０４が設けられており、３相で６つのスイッチング素子４０４が設けられている。そして、個々のＳｉＣ−ＭＯＳＦＥＴ４０４のゲート電極には、端子を介して、制御回路４０３が接続されており、この制御回路４０３によってＳｉＣ−ＭＯＳＦＥＴ４０４が制御されている。従って、実施形態６のインバータでは、制御回路４０３でパワーモジュール４０２内のＳｉＣ−ＭＯＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。
【０１１２】
パワーモジュール４０２内のＳｉＣ−ＭＯＳＦＥＴ４０４の機能について以下に説明する。ＳｉＣ−ＭＯＳＦＥＴの機能の１つとして、実施形態６でも実施形態５と同様に、パルス幅変調動作を行うための矩形波を作り出す機能を有している。実施形態６ではさらに、ＳｉＣ−ＭＯＳＦＥＴ４０４は、実施形態５のダイオード３０５の役割も担う。例えば、モータのように負荷４０１にインダクタンスを含む場合、ＳｉＣ−ＭＯＳＦＥＴ４０４をＯＦＦしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない（還流電流）。実施形態５では、ダイオード３０５がこの役割を担う。一方、実施形態６では、同期整流駆動を用いるので、環流電流を流す役割をＳｉＣ−ＭＯＳＦＥＴ４０４が担う。実施形態６の同期整流駆動では、還流時にＳｉＣ−ＭＯＳＦＥＴ４０４のゲートをＯＮにし、ＳｉＣ−ＭＯＳＦＥＴ４０４を逆導通させる。
【０１１３】
したがって、還流時導通損失はダイオードの特性ではなく、ＳｉＣ−ＭＯＳＦＥＴ４０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣ−ＭＯＳＦＥＴが共にＯＦＦとなる不動作時間が必要となる。この不動作時間の間はＳｉＣ−ＭＯＳＦＥＴ４０４のドリフト層とｐ型ボディ層によって形成される内蔵ＰＮダイオードが駆動する。ただし、ＳｉＣはキャリアの走行距離がＳｉより短く、不動作時間の間の損失は小さく、例えば、実施形態５のダイオード３０５をＳｉＣショットキーバリアダイオードとした場合と、同等である。
【０１１４】
このように、実施形態６では、ＳｉＣ−ＭＯＳＦＥＴ４０４に、前述の実施形態１の半導体装置を用いることにより、例えば、ＳｉＣ−ＭＯＳＦＥＴ４０４が高性能な分、還流時の損失を小さくでき、さらなる高性能化が可能になる。また、還流ダイオードをＳｉＣ−ＭＯＳＦＥＴ４０４とは別に設けないため、パワーモジュール４０２をさらに小型化することができる。
【０１１５】
また、実施形態６の電力変換装置は、３相モータシステムとすることができる。例えば、負荷３０１として３相モータを備えた３相モータシステムにおいて、パワーモジュール４０２に、前述の実施形態１の半導体装置を備えることにより、３相モータシステムの小型化や高性能化を実現することができる。
【実施形態７】
【０１１６】
実施形態５又は実施形態６で説明した３相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。実施形態７では、図１７及び図１８を用いて、３相モータシステムを搭載した自動車を説明する。図１７は、実施形態７の電気自動車の構成を示す概略図である。図１８は、実施形態７に係る電気自動車に備えられた昇圧コンバータの回路図である。
【０１１７】
図１７に示すように、実施形態７の電気自動車は、駆動輪５０１ａ及び駆動輪５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５と、を備える。さらに、実施形態７の電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０と、を備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。
【０１１８】
３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、前述の実施形態５又は前述の実施形態６において説明したインバータを用いることができる。
【０１１９】
昇圧コンバータ５０８は図１８に示すように、インバータ５１３に、リアクトル５１１及び平滑用コンデンサ５１２が接続された構成からなる。インバータ５１３は、例えば、前述の実施形態６で説明したインバータと同様であり、インバータ内の素子構成も同じである。実施形態７でも、実施形態６と同様にスイッチング素子をＳｉＣ−ＭＯＳＦＥＴ５１４とし、同期整流駆動させる。
【０１２０】
図１７の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、又はバッテリ５０５の充放電値などを受信する。そして、インバータ５０４、昇圧コンバータ５０８、及びリレー５０９を制御するための信号を出力する。
【０１２１】
このように、実施形態７によれば、電力変換装置であるインバータ５０４及び昇圧コンバータ５０８に、前述の実施形態５及び前述の実施形態６の電力変換装置を用いることができる。また、３相モータ５０３、及びインバータ５０４などからなる３相モータシステムに、前述の実施形態５又は前述の実施形態６の３相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化や電力変換装置の省スペース化を図ることができる。
【０１２２】
なお、実施形態７では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも同様に上述の３相モータシステムを適用することができる。
【実施形態８】
【０１２３】
実施形態５及び実施形態６の３相モータシステムは、鉄道車両に用いることができる。実施形態８では、３相モータシステムを用いた鉄道車両を図１９を用いて説明する。図１９は、実施形態８に係る鉄道車両のコンバータ及びインバータを含む回路図である。
【０１２４】
図１９に示すように、鉄道車両には架線ＯＷ（例えば２５ｋＶ）からパンタグラフＰＧを介して電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータが駆動される。コンバータ６０７内の素子構成は実施形態５のようにＳｉＣ−ＭＯＳＦＥＴ及びダイオードを併用してもよく、また実施形態６のようにＳｉＣ−ＭＯＳＦＥＴ単独でもよい。
【０１２５】
実施形態８では、実施形態６のようにスイッチング素子をＳｉＣ−ＭＯＳＦＥＴ６０４として同期整流駆動させる。なお、図１９では、実施形態６で説明した制御回路は省略している。また、図中、符号ＲＴは線路、符号ＷＨは車輪を示す。
【０１２６】
このように実施形態８によればコンバータ６０７に、実施形態５又は実施形態６の電力変換装置を用いることができる。また、負荷６０１、インバータ６０２、及び制御回路からなる３相モータシステムに、実施形態５又は実施形態６の３相モータシステムを用いることができる。これにより、鉄道車両の省エネルギー化や、３相モータシステムを含む床下部品の小型化による低床化及び軽量化を図ることができる。
【０１２７】
以上実施形態５〜８で説明したように、実施形態１、３及び４に係る半導体装置は、パワーモジュール、インバータ、自動車および鉄道車両に有効に適用することができる。
【符号の説明】
【０１２８】
１０…半導体チップ、１１…炭化ケイ素基板、１２…エピタキシャル層、１３…ターミネーション領域、１４…ウェル領域、１５…ソース領域、１６…第１コンタクト領域、１７、１１７、２１７…ゲート絶縁膜、１７Ａ…熱酸化膜、１７Ｂ…堆積酸化膜、１８…ゲート電極、１９…層間絶縁膜、２０…ゲート配線、２０Ｐ…ゲートパッド、２１Ｐ…ソースパッド、２１…ソース電極、２２…コンタクトホール、２５…ドレイン領域、２６…ドレイン電極、２７…裏面シリサイド領域、２９チャネルストッパ領域、３０…素子領域、２６０…トレンチ側壁部、２６１…トレンチ底部、１０１…ｎＭＯＳ、１０２…ｐＭＯＳ、３０２、４０２…パワーモジュール、３０４、４０４、５１４、６０４…ＳｉＣ−ＭＯＳＦＥＴ、３０５…ダイオード、５１３、６０２…インバータ、５０８…昇圧コンバータ、６０７…コンバータ、ＵＣ…ユニットセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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