(57)【要約】【課題】自己参照方式におけるセンスマージンを動作環境に対してロバストに確保する。【解決手段】一実施形態の半導体記憶装置は、データを保持可能な抵抗性記憶素子を含むメモリセルと、上記メモリセルからデータを読み出すセンスアンプと、上記メモリセルに電気的に接続された第１ノードと、上記センスアンプに電気的に接続された第２ノードとの間に並列に接続され、第１電圧が供給されたゲートを含み、互いに異なるサイズを有する第１トランジスタ及び第２トランジスタと、上記第１トランジスタ又は上記第２トランジスタのいずれか一方を介して、上記第１ノード及び上記第２ノードの間を電気的に接続するスイッチ回路と、を備える。上記センスアンプは、上記第１トランジスタを介して上記メモリセルに供給される第１電流と、上記第２トランジスタを介して上記第１電流と異なるタイミングで上記メモリセルに供給される第２電流と、を比較する。【選択図】図３
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【特許請求の範囲】
【請求項１】
データを保持可能な抵抗性記憶素子を含むメモリセルと、
前記メモリセルからデータを読み出すセンスアンプと、
前記メモリセルに電気的に接続された第１ノードと、前記センスアンプに電気的に接続された第２ノードとの間に並列に接続され、第１電圧が供給されたゲートを含み、互いに異なるサイズを有する第１トランジスタ及び第２トランジスタと、
前記第１トランジスタ又は前記第２トランジスタのいずれか一方を介して、前記第１ノード及び前記第２ノードの間を電気的に接続するスイッチ回路と、
を備え、
前記センスアンプは、前記第１トランジスタを介して前記メモリセルに供給される第１電流と、前記第２トランジスタを介して前記第１電流と異なるタイミングで前記メモリセルに供給される第２電流と、を比較する、
半導体記憶装置。
【請求項２】
前記スイッチ回路は、
前記第１トランジスタの第１端に電気的に接続された第１端と、前記第１ノードに電気的に接続された第２端と、を含む第３トランジスタと、
前記第２トランジスタの第１端に電気的に接続された第１端と、前記第１ノードに電気的に接続された第２端と、を含む第４トランジスタと、
前記第１トランジスタの第２端に電気的に接続された第１端と、前記第２ノードに電気的に接続された第２端と、を含む第５トランジスタと、
前記第２トランジスタの第２端に電気的に接続された第１端と、前記第２ノードに電気的に接続された第２端と、を含む第６トランジスタと、
を更に備えた、請求項１記載の半導体記憶装置。
【請求項３】
前記スイッチ回路は、
前記第３トランジスタがオン状態であり、前記第４トランジスタがオフ状態の際に前記第１電流を前記メモリセルに供給し、
前記第３トランジスタがオフ状態であり、前記第４トランジスタがオン状態の際に前記第２電流を前記メモリセルに供給する、
請求項２記載の半導体記憶装置。
【請求項４】
前記スイッチ回路は、前記第５トランジスタ及び前記第６トランジスタがいずれもオン状態の際に、前記第１電流及び前記第２電流を互いに異なるタイミングで前記メモリセルに供給する、請求項３記載の半導体記憶装置。
【請求項５】
前記スイッチ回路は、
前記第５トランジスタがオン状態であり、前記第６トランジスタがオフ状態の際に前記第１電流を前記メモリセルに供給し、
前記第５トランジスタがオフ状態であり、前記第６トランジスタがオン状態の際に前記第２電流を前記メモリセルに供給する、
請求項２記載の半導体記憶装置。
【請求項６】
前記スイッチ回路は、前記第３トランジスタ及び前記第４トランジスタがいずれもオン状態の際に、前記第１電流及び前記第２電流を互いに異なるタイミングで前記メモリセルに供給する、
請求項５記載の半導体記憶装置。
【請求項７】
前記メモリセルにデータを書込む書込み回路を更に備え、
前記書込み回路は、前記第１電流が前記メモリセルに供給された後、前記第２電流が前記メモリセルに供給される前に、前記メモリセルに予め定められたデータを書込む、
請求項１記載の半導体記憶装置。
【請求項８】
前記第１トランジスタのサイズは、前記第２トランジスタのサイズより大きい、請求項７記載の半導体記憶装置。
【請求項９】
前記センスアンプは、
前記比較した結果、前記第１電流が前記第２電流よりも大きいと判定した場合、前記予め定められたデータと同じデータを前記メモリセルから読み出し、
前記第１電流が前記第２電流よりも小さいと判定した場合、前記予め定められたデータと異なるデータを前記メモリセルから読み出す、
請求項８記載の半導体記憶装置。
【請求項１０】
前記第１トランジスタのサイズは、前記第２トランジスタのサイズより小さい、請求項７記載の半導体記憶装置。
【請求項１１】
前記センスアンプは、
前記比較した結果、前記第１電流が前記第２電流よりも大きいと判定した場合、前記予め定められたデータと異なるデータを前記メモリセルから読み出し、
前記第１電流が前記第２電流よりも小さいと判定した場合、前記予め定められたデータと同じデータを前記メモリセルから読み出す、
請求項１０記載の半導体記憶装置。
【請求項１２】
前記第１トランジスタのサイズ及び前記第２トランジスタのサイズは、ゲート長及びゲート幅を含む、請求項１記載の半導体記憶装置。
【請求項１３】
前記第１トランジスタ及び前記第２トランジスタの各々は、前記第１ノードと、前記第２ノードの間とに並列に接続され、前記第１電圧が供給された複数のトランジスタを含
含む、請求項１記載の半導体記憶装置。
【請求項１４】
前記抵抗性記憶素子は、磁気抵抗効果素子を含む、請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗変化素子を有する半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２５１３３６号公報
【特許文献２】特開２０１３−１９６７３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
自己参照方式におけるセンスマージンを動作環境に対してロバストに確保する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、メモリセルと、センスアンプと、第１トランジスタと、第２トランジスタと、スイッチ回路と、を備える。上記メモリセルは、データを保持可能な抵抗性記憶素子を含む。上記センスアンプは、上記メモリセルからデータを読み出す。上記第１トランジスタ及び上記第２トランジスタは、上記メモリセルに電気的に接続された第１ノードと、上記センスアンプに電気的に接続された第２ノードとの間に並列に接続され、第１電圧が供給されたゲートを含み、互いに異なるサイズを有する。上記スイッチ回路は、上記第１トランジスタ又は上記第２トランジスタのいずれか一方を介して、上記第１ノード及び上記第２ノードの間を電気的に接続する。上記センスアンプは、上記第１トランジスタを介して上記メモリセルに供給される第１電流と、上記第２トランジスタを介して上記第１電流と異なるタイミングで上記メモリセルに供給される第２電流と、を比較する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置のメモリセルの構成を説明するための模式図。
【図３】第１実施形態に係る半導体記憶装置のセンスアンプ及び書込みドライバの構成を説明するための回路図。
【図４】第１実施形態に係る半導体記憶装置の読出し動作を説明するためのフローチャート。
【図５】第１実施形態に係る半導体記憶装置の読出し動作を説明するためのタイミングチャート。
【図６】第１実施形態に係る半導体記憶装置の第１読出し動作を説明するための模式図。
【図７】第１実施形態に係る半導体記憶装置の第２読出し動作を説明するための模式図。
【図８】第１実施形態に係る半導体記憶装置の比較動作を説明するためのテーブル。
【図９】関連する技術を説明するための回路図。
【図１０】関連する技術を説明するためのダイアグラム。
【図１１】第１実施形態に係る半導体記憶装置の効果を説明するためのダイアグラム。
【図１２】第１実施形態の第１変形例に係る半導体記憶装置の効果を説明するためのダイアグラム。
【図１３】第１実施形態の第２変形例に係る半導体記憶装置の構成を説明するための回路図。
【図１４】第１実施形態の第３変形例に係る半導体記憶装置の構成を説明するための回路図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１  構成について
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１．  半導体記憶装置の構成について
第１実施形態に係る半導体記憶装置は、例えば磁気抵抗効果（ＭＴＪ：Magnetic Tunnel Junction）素子を抵抗性記憶素子として用いた、垂直磁化方式による磁気記憶装置である。
【００１１】
図１は、第１実施形態に係る半導体記憶装置１の構成を示すブロック図である。図１に示すように、半導体記憶装置１は、メモリセルアレイ１１、カレントシンク１２、センスアンプ及び書込みドライバ（ＳＡ／ＷＤ）１３、ロウデコーダ１４、ページバッファ１５、入出力回路１６、及び制御部１７を備えている。
【００１２】
メモリセルアレイ１１は、行（row）及び列（column）に対応付けられた複数のメモリセルＭＣを備えている。そして、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣの両端は、同一のビット線ＢＬ及び同一のソース線／ＢＬに接続される。
【００１３】
カレントシンク１２は、ビット線ＢＬ及びソース線／ＢＬに接続される。カレントシンク１２は、データの書込み及び読出し等の動作において、ビット線ＢＬ又はソース線／ＢＬを接地電位とする。
【００１４】
ＳＡ／ＷＤ１３は、ビット線ＢＬ及びソース線／ＢＬに接続される。ＳＡ／ＷＤ１３は、ビット線ＢＬ及びソース線／ＢＬを介して動作対象のメモリセルＭＣに電流を供給し、メモリセルＭＣへのデータの書込みを行う。また、ＳＡ／ＷＤ１３は、ビット線ＢＬ及びソース線／ＢＬを介して動作対象のメモリセルＭＣに電流を供給し、メモリセルＭＣへのデータの読出しを行う。より具体的には、ＳＡ／ＷＤ１３内の書込みドライバＷＤが、メモリセルＭＣへのデータの書込みを行う。また、ＳＡ／ＷＤ１３内のセンスアンプＳＡが、メモリセルＭＣからのデータの読出しを行う。
【００１５】
ロウデコーダ１４は、ワード線ＷＬを介してメモリセルアレイ１１と接続される。ロウデコーダ１４は、メモリセルアレイ１１のロウ方向を指定するロウアドレスをデコードする。そして、デコード結果に応じてワード線ＷＬを選択し、選択されたワード線ＷＬにデータの書込み及び読出し等の動作に必要な電圧を印加する。
【００１６】
ページバッファ１５は、メモリセルアレイ１１内に書込まれるデータ、及びメモリセルアレイ１１から読出されたデータを、ページと呼ばれるデータ単位で一時的に保持する。
【００１７】
入出力回路１６は、半導体記憶装置１の外部から受信した各種信号を制御部１７及びページバッファ１５へと送信し、制御部１７及びページバッファ１５からの各種情報を半導体記憶装置１の外部へと送信する。
【００１８】
制御部１７は、カレントシンク１２、ＳＡ／ＷＤ１３、ロウデコーダ１４、ページバッファ１５、及び入出力回路１６と接続される。制御部１７は、入出力回路１６が半導体記憶装置１の外部から受信した各種信号に従い、カレントシンク１２、ＳＡ／ＷＤ１３、ロウデコーダ１４、及びページバッファ１５を制御する。
【００１９】
１．１．２．  メモリセルの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルの構成について図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置１のメモリセルＭＣの構成を説明するための模式図である。
【００２０】
図２に示すように、メモリセルＭＣは、例えば、選択トランジスタ２１及び磁気抵抗効果素子２２を含む。選択トランジスタ２１は、磁気抵抗効果素子２２へのデータ書込み及び読出し時において、電流の供給及び停止を制御するスイッチとして設けられる。磁気抵抗効果素子２２は、積層された複数の膜を含み、電流を膜面に垂直な方向に流すことによって抵抗値を低抵抗状態と高抵抗状態とに切替わることが出来る。磁気抵抗効果素子２２は、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である抵抗性記憶素子として機能する。
【００２１】
選択トランジスタ２１は、例えば、ソース線／ＢＬに接続された第１端と、磁気抵抗効果素子２２の第１端に接続された第２端と、ワード線ＷＬに接続されたゲートと、を含む。ワード線ＷＬは、例えば、メモリセルアレイ１１の行方向に並ぶ他のメモリセルＭＣ（図示せず）の選択トランジスタ２１（図示せず）のゲートに共通接続される。ワード線ＷＬは、例えば、メモリセルアレイ１１の列方向に並ぶ。ソース線／ＢＬは、メモリセルアレイ１１の行方向に延び、例えば、メモリセルアレイ１１の列方向に並ぶ他のメモリセルＭＣ（図示せず）の選択トランジスタ２１（図示せず）の第１端に共通接続される。
【００２２】
磁気抵抗効果素子２２の第２端は、例えば、ビット線ＢＬに接続される。ビット線ＢＬは、メモリセルアレイ１１の行方向に延び、例えば、メモリセルアレイ１１の列方向に並ぶ他のメモリセルＭＣ（図示せず）の磁気抵抗効果素子２２（図示せず）の第２端に共通接続される。ビット線ＢＬ及びソース線／ＢＬは、例えば、メモリセルアレイ１１の列方向に並ぶ。
【００２３】
１．１．３．  磁気抵抗効果素子の構成について
次に、第１実施形態に係る半導体記憶装置の磁気抵抗効果素子の構成について、引き続き図２を用いて説明する。
【００２４】
磁気抵抗効果素子２２は、記憶層２３と、トンネルバリア層２４と、参照層２５と、を備えている。磁気抵抗効果素子２２は、記憶層２３、トンネルバリア層２４、及び参照層２５が順次積層されて構成される。磁気抵抗効果素子２２は、記憶層２３及び参照層２５の磁化方向（magnetization orientation）がそれぞれ膜面に対して垂直方向を向く、垂直磁化型ＭＴＪ素子である。
【００２５】
記憶層２３は、膜面に垂直な方向に磁化容易軸方向を有する強磁性層であり、例えばコバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。記憶層２３は、選択トランジスタ２１側、参照層２５側のいずれかの方向に向かう磁化方向を有する。記憶層２３の磁化方向は、参照層２５と比較して容易に反転するように設定される。
【００２６】
トンネルバリア層２４は、非磁性の絶縁膜であり、例えば酸化マグネシウム（ＭｇＯ）を含む。
【００２７】
参照層２５は、膜面に垂直な方向に磁化容易軸方向を有する強磁性層であり、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、又はコバルトパラジウム（ＣｏＰｄ）を含む。参照層２５の磁化方向は、固定されている。なお、「磁化方向が固定されている」とは、記憶層２３の磁化方向を反転させ得る大きさの電流によって、磁化方向が変化しないことを意味する。記憶層２３、トンネルバリア層２４、及び参照層２５は、磁気トンネル接合を構成している。
【００２８】
なお、第１実施形態では、このような磁気抵抗効果素子２２に直接書込み電流を流し、この書込み電流によって記憶層２３の磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子２２は、記憶層２３及び参照層２５の磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。
【００２９】
磁気抵抗効果素子２２に、図２における矢印Ａ１の方向、即ち記憶層２３から参照層２５に向かう書込み電流を流すと、記憶層２３及び参照層２５の磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子２２の抵抗値は低くなり、磁気抵抗効果素子２２は低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
【００３０】
磁気抵抗効果素子２２に図２における矢印Ａ２の方向、即ち参照層２５から記憶層２３に向かう書込み電流を流すと、記憶層２３及び参照層２５の磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子２２の抵抗値は高くなり、磁気抵抗効果素子２２は高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
【００３１】
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【００３２】
１．１．４  センスアンプの構成について
次に、第１実施形態に係る半導体記憶装置のセンスアンプの構成について説明する。図３は、第１実施形態に係る半導体記憶装置のセンスアンプ及び書込みドライバの構成を説明するための回路図である。
【００３３】
図３に示すように、書込みドライバＷＤは、例えば、ビット線ＢＬを介してメモリセルＭＣの第１端に接続され、ソース線／ＢＬを介してメモリセルＭＣの第２端に接続される。書込みドライバＷＤには、信号ＷＥが入力される。信号ＷＥは、例えば、メモリセルＭＣへデータ“０”、及びデータ“１”を書込む際に、書込みドライバＷＤに共通して入力される信号である。
【００３４】
メモリセルＭＣの第１端は、ビット線ＢＬを介してノードＮ０に接続される。そして、メモリセルＭＣは、ノードＮ０及びＩＮＴを介して、センスアンプＳＡと接続される。ノードＮ０及びＩＮＴの間には、直列に接続されたトランジスタＴｒ１、Ｔｒ２、及びＴｒ３を介する電流経路と、直列に接続されたトランジスタＴｒ４、Ｔｒ５、及びＴｒ６を介する電流経路と、が並列して設けられる。トランジスタＴｒ１〜Ｔｒ６は、例えば、ｎチャネルの極性を有する。トランジスタＴｒ１、Ｔｒ３、Ｔｒ４、及びＴｒ６は、トランジスタＴｒ２及びＴｒ５の一方を介した電流経路が接続されている間、他方を介した電流経路を切断する機能を有する。すなわち、トランジスタＴｒ２及びＴｒ５のいずれか一方を介してノードＮ０及びＩＮＴの間が接続される電流経路を形成するためのスイッチ回路として機能する。なお、トランジスタＴｒ１、Ｔｒ３、Ｔｒ４、及びＴｒ６は、トランジスタＴｒ２及びＴｒ５のいずれを介した電流経路をも同時に切断する機能を有していてもよい。
【００３５】
具体的には、トランジスタＴｒ１は、ノードＮ０に接続された第１端と、トランジスタＴｒ２の第１端に接続された第２端と、信号ＲＥ１が供給されたゲートと、を含む。トランジスタＴｒ２は、トランジスタＴｒ３の第１端に接続された第２端と、電圧ＶＣＬＭＰが供給されたゲートと、を含む。トランジスタＴｒ３は、ノードＩＮＴに接続された第２端と、信号ＲＥが供給されたゲートと、を含む。
【００３６】
また、トランジスタＴｒ４は、ノードＮ０に接続された第１端と、トランジスタＴｒ５の第１端に接続された第２端と、信号ＲＥ２が供給されたゲートと、を含む。トランジスタＴｒ５は、トランジスタＴｒ６の第１端に接続された第２端と、電圧ＶＣＬＭＰが供給されたゲートと、を含む。トランジスタＴｒ６は、ノードＩＮＴに接続された第２端と、信号ＲＥが供給されたゲートと、を含む。
【００３７】
電圧ＶＣＬＭＰは、例えば、トランジスタＴｒ２及びＴｒ５の閾値電圧Ｖｔｈより大きい。トランジスタＴｒ２及びＴｒ５の各々は、トランジスタＴｒ２及びＴｒ５の各々の第２端に電圧ＶＣＬＭＰより大きい電圧が供給されると、第１端に電圧（ＶＣＬＭＰ−Ｖｔｈ）を転送する。なお、トランジスタＴｒ２及びＴｒ５は、トランジスタのサイズが異なる。トランジスタのサイズは、例えば、ゲート幅Ｗ及びゲート長Ｌを含む。トランジスタのサイズは、ゲート長Ｌに対するゲート幅Ｗの割合（Ｗ／Ｌ）で表されてもよい。第１実施形態の例では、例えば、トランジスタＴｒ２のサイズ（Ｗ／Ｌ）ｎは、トランジスタＴｒ５のサイズ（Ｗ／Ｌ）ｍよりも大きい（（Ｗ／Ｌ）ｎ＞（Ｗ／Ｌ）ｍ）。
【００３８】
センスアンプＳＡは、ノードＩＮＴに接続された入力端と、ノードＮ３に接続された出力端と、を含む。また、センスアンプＳＡは、トランジスタＴｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４、Ｔｒ１５、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９、Ｔｒ２０、Ｔｒ２１、Ｔｒ２２、及びＴｒ２３を含む。トランジスタＴｒ９、Ｔｒ１０、Ｔｒ１２、及びＴｒ１４〜Ｔｒ１９は、例えば、ｎチャネルの極性を有する。トランジスタＴｒ７、Ｔｒ８、Ｔｒ１１、Ｔｒ１３、及びＴｒ２０〜Ｔｒ２３は、例えば、ｐチャネルの極性を有する。
【００３９】
トランジスタＴｒ７及びＴｒ８は、ノードＩＮＴに接続された第１端と、ノードＩＮＴ２に接続された第２端と、を含むカレントミラー回路ＣＭを構成する。具体的には、トランジスタＴｒ７は、ノードＩＮＴに接続された第１端及びゲートと、電圧ＶＤＤが供給された第２端と、を含む。トランジスタＴｒ８は、ノードＩＮＴ２に接続された第１端と、電圧ＶＤＤが供給された第２端と、ノードＩＮＴに接続されたゲートと、を含む。電圧ＶＤＤは、例えば、電圧ＶＣＬＭＰより大きい。
【００４０】
トランジスタＴｒ９は、ノードＩＮＴ２に接続された第１端及びゲートと、接地された第２端と、を含む。
【００４１】
トランジスタＴｒ１０は、ノードＩＮＴ２に接続された第１端と、ノードＮ１に接続された第２端と、信号ＳＷ１が供給されたゲートと、を含む。トランジスタＴｒ１１は、ノードＩＮＴ２に接続された第１端と、ノードＮ１に接続された第２端と、信号ＳＷ１ｎが供給されたゲートと、を含む。
【００４２】
トランジスタＴｒ１２は、ノードＩＮＴ２に接続された第１端と、ノードＮ２に接続された第２端と、信号ＳＷ２が供給されたゲートと、を含む。トランジスタＴｒ１３は、ノードＩＮＴ２に接続された第１端と、ノードＮ１に接続された第２端と、信号ＳＷ１ｎが供給されたゲートと、を含む。
【００４３】
トランジスタＴｒ１４〜Ｔｒ２３は、ノードＮ１に接続された第１入力端と、ノードＮ２に接続された第２入力端と、ノードＮ３又はＮ４に接続された出力端と、を含む比較回路ＣＯＭＰを構成する。図３では、出力端は、ノードＮ３に接続された場合が一例として示される。
【００４４】
具体的には、トランジスタＴｒ１４は、接地された第１端と、トランジスタＴｒ１６の第１端に接続された第２端と、ノードＮ１に接続されたゲートと、を含む。トランジスタＴｒ１５は、接地された第１端と、トランジスタＴｒ１７の第１端に接続された第２端と、ノードＮ２に接続されたゲートと、を含む。トランジスタＴｒ１４のゲート及びトランジスタＴｒ１５のゲートはそれぞれ、ノードＮ１及びＮ２の電圧値を保持するキャパシタとしても機能する。
【００４５】
トランジスタＴｒ１６は、トランジスタＴｒ１８の第１端に接続された第２端と、信号ＳＥが供給されたゲートと、を含む。トランジスタＴｒ１７は、トランジスタＴｒ１９の第１端に接続された第２端と、信号ＳＥが供給されたゲートと、を含む。
【００４６】
トランジスタＴｒ１８は、ノードＮ３に接続された第２端と、ノードＮ４に接続されたゲートと、を含む。トランジスタＴｒ１９は、ノードＮ４に接続された第２端と、ノードＮ３に接続されたゲートと、を含む。
【００４７】
トランジスタＴｒ２０は、ノードＮ３に接続された第１端と、電圧ＶＤＤが供給された第２端と、ノードＮ４に接続されたゲートと、を含む。トランジスタＴｒ２１は、ノードＮ４に接続された第１端と、電圧ＶＤＤが供給された第２端と、ノードＮ３に接続されたゲートと、を含む。
【００４８】
トランジスタＴｒ２２は、ノードＮ３に接続された第１端と、電圧ＶＤＤが供給された第２端と、信号ＳＥが供給されたゲートと、を含む。トランジスタＴｒ２３は、ノードＮ４に接続された第１端と、電圧ＶＤＤが供給された第２端と、信号ＳＥが供給されたゲートと、を含む。
【００４９】
なお、図３の例では、センスアンプＳＡは、出力端がノードＮ３に接続された場合について説明したが、これに限らず、出力端がノードＮ４に接続されてもよい。
【００５０】
１．２  動作について
次に、第１実施形態に係る半導体記憶装置の動作について説明する。
【００５１】
１．２．１  読出し動作について
第１実施形態に係る半導体記憶装置の読出し動作について説明する。第１実施形態に係る半導体記憶装置の読出し動作は、自己参照方式が適用される。自己参照方式では、同一のメモリセルＭＣから、読出し対象のデータが書込まれているときの読出し結果と、予め定められたデータが書込まれているときの読出し結果と、を比較する。そして、当該比較の結果、読出し対象のデータがデータ“０”又は“１”のいずれであるかを判定する方式である。
【００５２】
図４は、第１実施形態に係る半導体記憶装置の自己参照方式に基づく読出し動作を説明するためのフローチャートである。以下の説明では、メモリセルＭＣに書込まれ、読出しの対象となるデータを「対象データ」と言う。また、予め定められたデータとしてメモリセルＭＣに書込まれるデータを「特定データ」と言う。なお、第１実施形態では、特定データは、データ“０”が適用される。
【００５３】
図４に示すように、ステップＳＴ１０において、センスアンプＳＡは、メモリセルＭＣから対象データを読み出す。以下の説明では、この読出し動作を「第１読出し動作」とも言う。
【００５４】
ステップＳＴ２０において、センスアンプＳＡは、読み出した対象データに基づく電流に対応する情報をノードＮ１の電圧レベルとして保持する。
【００５５】
ステップＳＴ３０において、書込みドライバＷＤは、メモリセルＭＣへ特定データを書込む。これにより、対象データは、メモリセルＭＣから失われる。
【００５６】
ステップＳＴ４０において、センスアンプＳＡは、メモリセルＭＣから特定データを読み出す。以下の説明では、この読出し動作を「第２読出し動作」とも言う。
【００５７】
ステップＳＴ５０において、センスアンプＳＡは、読み出した特定データに基づく電流に対応する情報をノードＮ２の電圧レベルとして保持する。
【００５８】
ステップＳＴ６０において、センスアンプＳＡは、対象データに基づく電流に対応する電圧と特定データに基づく電流に対応する電圧とを比較する。センスアンプＳＡは、比較の結果に基づき、対象データがデータ“０”又は“１”のいずれであるかを判定する。
【００５９】
以上で、自己参照方式による読出し動作が終了する。
【００６０】
図５は、第１実施形態に係る半導体記憶装置の読出し動作を説明するためのタイミングチャートである。図５では、図３に示されたＳＡ／ＷＤ１３に供給される各種信号と読出し動作との関係が示される。また、図６及び図７はそれぞれ、第１実施形態に係る半導体記憶装置の第１読出し動作及び第２読出し動作を説明するための模式図である。また、図８は、第１実施形態に係る半導体記憶装置の比較動作を説明するためのテーブルである。以下の説明では、読出し動作について、図５のタイミングチャートに沿って、図６〜図８を適宜参照しながら説明する。
【００６１】
図５に示すように、時刻ｔ１から時刻ｔ３にかけて、第１読出し動作が実行される。
【００６２】
具体的には、時刻ｔ１において、“Ｈ（High）”レベルの信号ＲＥが供給されることにより、トランジスタＴｒ３及びＴｒ６がオン状態となる。また、“Ｈ”レベルの信号ＲＥ１が供給されることにより、トランジスタＴｒ１がオン状態となる。一方、“Ｌ（Low）”レベルの信号ＲＥ２が供給されることにより、トランジスタＴｒ４はオフ状態となる。これにより、ノードＩＮＴ及びＮ０を接続する電流経路のうち、トランジスタＴｒ１〜Ｔｒ３を介する電流経路は電気的に接続されるが、トランジスタＴｒ４〜Ｔｒ６を介する電流経路は電気的に切り離される。つまり、ノードＮ０には、トランジスタＴｒ１〜Ｔｒ３を介して、電圧（ＶＣＬＭＰ−Ｖｔｈ）が転送される。また、“Ｈ”レベルの信号ＳＷ１及び“Ｌ”レベルの信号ＳＷ１ｎが供給されることにより、トランジスタＴｒ１０及びＴｒ１１はオン状態となる。一方、“Ｌ”レベルの信号ＳＷ２及び“Ｈ”レベルの信号ＳＷ２ｎが供給されることにより、トランジスタＴｒ１２及びＴｒ１３はオフ状態となる。これにより、ノードＮ１はノードＩＮＴ２と電気的に接続されるが、ノードＮ２はノードＩＮＴ２から電気的に切り離される。
【００６３】
以上のように動作することにより、図６に示すように、メモリセルＭＣには、トランジスタＴｒ１〜Ｔｒ３を介する電流経路で第１読出し電流Ｉｃｅｌｌ１が流れる。また、カレントミラー回路ＣＭは、第１読出し電流Ｉｃｅｌｌ１のミラー電流Ｉｃｅｌｌ１ｍをノードＩＮＴ２に供給する。ミラー電流Ｉｃｅｌｌ１ｍは、トランジスタＴｒ９によって電圧変換され、ノードＮ１に転送される。
【００６４】
図５に戻って、引き続き自己参照方式の読出し動作について説明する。
【００６５】
時刻ｔ２において、“Ｌ”レベルの信号ＳＷ１及び“Ｈ”レベルの信号ＳＷ１ｎが供給されることにより、トランジスタＴｒ１０及びＴｒ１１はオフ状態となる。これにより、ミラー電流Ｉｃｅｌｌ１ｍのノードＮ１への供給が完了し、第１読出し電流Ｉｃｅｌｌ１に対応付けられた電圧がノードＮ１に保持される。
【００６６】
時刻ｔ３において、“Ｌ”レベルの信号ＲＥが供給されることにより、トランジスタＴｒ３及びＴｒ６がオフ状態となる。また、“Ｌ”レベルの信号ＲＥ１が供給されることにより、トランジスタＴｒ１がオフ状態となる。これにより、メモリセルＭＣへの第１読出し電流Ｉｃｅｌｌ１の供給が停止し、第１読出し動作が終了する。
【００６７】
続いて、時刻ｔ４から時刻ｔ５にかけて、特定データの書込み動作が実行される。
【００６８】
具体的には、時刻ｔ４において、“Ｈ”レベルの信号ＷＥが供給される。これにより、書込みドライバＷＤは、メモリセルＭＣにビット線ＢＬ及びソース線／ＢＬを介して書込み電流を供給し、メモリセルＭＣに特定データを書込む。なお、特定データがデータ“０”の場合、書込み電流はソース線／ＢＬからビット線ＢＬに向けて流れる。
【００６９】
時刻ｔ５において、“Ｌ”レベルの信号ＷＥが供給されることにより、書込みドライバＷＤは、メモリセルＭＣへの書込み電流の供給を停止する。
【００７０】
以上のように動作することにより、メモリセルＭＣには特定データとしてデータ“０”が書込まれる。
【００７１】
続いて、時刻ｔ６から時刻ｔ８にかけて、第２読出し動作が実行される。
【００７２】
具体的には、時刻ｔ６において、“Ｈ”レベルの信号ＲＥが供給されることにより、トランジスタＴｒ３及びＴｒ６がオン状態となる。また、“Ｈ”レベルの信号ＲＥ２が供給されることにより、トランジスタＴｒ４がオン状態となる。一方、“Ｌ”レベルの信号ＲＥ１が供給されることにより、トランジスタＴｒ１はオフ状態となる。これにより、ノードＩＮＴ及びＮ０を接続する電流経路のうち、トランジスタＴｒ４〜Ｔｒ６を介する電流経路は電気的に接続されるが、トランジスタＴｒ１〜Ｔｒ３を介する電流経路は電気的に切り離される。つまり、ノードＮ０には、トランジスタＴｒ４〜Ｔｒ６を介して、電圧（ＶＣＬＭＰ−Ｖｔｈ）が転送される。また、“Ｈ”レベルの信号ＳＷ２及び“Ｌ”レベルの信号ＳＷ２ｎが供給されることにより、トランジスタＴｒ１２及びＴｒ１３はオン状態となる。一方、“Ｌ”レベルの信号ＳＷ１及び“Ｈ”レベルの信号ＳＷ１ｎが供給されることにより、トランジスタＴｒ１０及びＴｒ１１はオフ状態となる。これにより、ノードＮ２はノードＩＮＴ２と電気的に接続されるが、ノードＮ１はノードＩＮＴ２から電気的に切り離される。
【００７３】
以上のように動作することにより、図７に示すように、メモリセルＭＣには、トランジスタＴｒ４〜Ｔｒ６を介する電流経路で第２読出し電流Ｉｃｅｌｌ２が流れる。また、カレントミラー回路ＣＭは、第２読出し電流Ｉｃｅｌｌ２のミラー電流Ｉｃｅｌｌ２ｍをノードＩＮＴ２に供給する。ミラー電流Ｉｃｅｌｌ２ｍは、トランジスタＴｒ９によって電圧変換され、ノードＮ２に転送される。
【００７４】
図５に戻って、引き続き自己参照方式の読出し動作について説明する。
【００７５】
時刻ｔ７において、“Ｌ”レベルの信号ＳＷ２及び“Ｈ”レベルの信号ＳＷ２ｎが供給されることにより、トランジスタＴｒ１２及びＴｒ１３はオフ状態となる。これにより、ミラー電流Ｉｃｅｌｌ２ｍのノードＮ２への供給が完了し、第２読出し電流Ｉｃｅｌｌ２に対応付けられた電圧がノードＮ２に保持される。
【００７６】
時刻ｔ８において、“Ｌ”レベルの信号ＲＥが供給されることにより、トランジスタＴｒ３及びＴｒ６がオフ状態となる。また、“Ｌ”レベルの信号ＲＥ２が供給されることにより、トランジスタＴｒ４がオフ状態となる。これにより、メモリセルＭＣへの第２読出し電流Ｉｃｅｌｌ２の供給が停止し、第２読出し動作が終了する。
【００７７】
続いて、時刻ｔ９以降において、対象データに基づく電流Ｉｃｅｌｌ１に対応する電圧と、特定データに基づく電流Ｉｃｅｌｌ２に対応する電圧との比較動作が実行される。
【００７８】
時刻ｔ９において、“Ｈ”レベルの信号ＳＥが供給されることにより、トランジスタＴｒ１６及びＴｒ１７がオン状態となり、トランジスタＴｒ２２及びＴｒ２３がオフ状態となる。これに伴い、トランジスタＴｒ１８〜Ｔｒ２１がオン状態となるようにノードＮ３及びＮ４の電圧が調整される。これにより、トランジスタＴｒ２０、Ｔｒ１８、Ｔｒ１６、及びＴｒ１４を介する電流経路と、トランジスタＴｒ２１、Ｔｒ１９、Ｔｒ１７、及びＴｒ１５を介する電流経路と、が形成される。
【００７９】
図８に示すように、第１読出し電流Ｉｃｅｌｌ１が第２読出し電流Ｉｃｅｌｌ２より大きい場合（Ｉｃｅｌｌ１＞Ｉｃｅｌｌ２）、ノードＮ１の電圧がノードＮ２より大きくなる（Ｎ１＞Ｎ２）。係る場合、トランジスタＴｒ１４を介する電流経路の方が、トランジスタＴｒ１５を介する電流経路よりも多くの電流が流れる。このため、ノードＮ３の電圧の方がノードＮ４の電圧よりも小さくなり、最終的に、ノードＮ３は“Ｌ”レベルにラッチされ、ノードＮ４は“Ｈ”レベルにラッチされる。センスアンプＳＡは、ノードＮ３からの出力レベルに基づき、メモリセルＭＣのデータを判定する。具体的には、センスアンプＳＡは、ノードＮ３が“Ｌ”レベルの場合、メモリセルＭＣから読み出したデータがデータ“０”であると判定する。
【００８０】
一方、第１読出し電流Ｉｃｅｌｌ１が第２読出し電流Ｉｃｅｌｌ２より小さい場合（Ｉｃｅｌｌ１＜Ｉｃｅｌｌ２）、ノードＮ１の電圧がノードＮ２より小さくなる（Ｎ１＜Ｎ２）。係る場合、トランジスタＴｒ１５を介する電流経路の方が、トランジスタＴｒ１４を介する電流経路よりも多くの電流が流れる。このため、ノードＮ３の電圧の方がノードＮ４の電圧よりも大きくなり、最終的に、ノードＮ３は“Ｈ”レベルにラッチされ、ノードＮ４は“Ｌ”レベルにラッチされる。センスアンプＳＡは、ノードＮ３が“Ｈ”レベルの場合、メモリセルＭＣから読み出したデータがデータ“１”であると判定する。
【００８１】
以上のように動作することにより、メモリセルＭＣからデータを読み出すことができる。
【００８２】
１．３  本実施形態に係る効果
図９及び図１０はそれぞれ、関連する技術を説明するための回路図及びダイアグラムである。図９では、関連する技術におけるトランジスタＴｒ１〜Ｔｒ６の回路構成が示される。図１０では、関連する技術におけるトランジスタＴｒ２、Ｔｒ５、及びメモリセルＭＣの動作点解析のダイアグラムが示される。
【００８３】
図９に示すように、関連する技術では、トランジスタＴｒ２及びＴｒ５は、同等のサイズのものが設けられる。また、トランジスタＴｒ５のゲートには、電圧ＶＣＬＭＰとは異なる電圧ＶＲＥＦが供給される。電圧ＶＲＥＦは、電圧ＶＣＬＭＰより大きくてもよく、小さくてもよい。なお、関連する技術は、電圧ＶＲＥＦが電圧ＶＣＬＭＰより小さい場合、第１実施形態と対応付けられる。なお、関連する技術のその他の構成については、第１実施形態における図３と同等である。以上のように構成することにより、関連する技術では、２種類の異なる電圧ＶＲＥＦ及びＶＣＬＭＰを用いることによって、トランジスタＴｒ２を介する電流経路と、トランジスタＴｒ５を介する電流経路とで流れる電流を異ならせることができる。このため、自己参照方式によってメモリセルＭＣからデータを読み出すことができる。
【００８４】
関連する技術の詳細について、図１０を用いて説明する。図１０において、直線Ｌ０は、データ“０”が書込まれたメモリセルＭＣの第１端に印加されたセル印加電圧Ｖと、当該セル印加電圧Ｖが印加された場合に流れるセル電流Ｉとの関係を示す。直線Ｌ１は、データ“１”が書込まれたメモリセルＭＣの第１端に印加されたセル印加電圧Ｖと、当該セル印加電圧Ｖが印加された場合に流れるセル電流Ｉとの関係を示す。また、曲線Ｌｃｌｍｐは、トランジスタＴｒ２に流れる電流と、当該電流がトランジスタＴｒ２を流れる際のトランジスタＴｒ２の第１端の電圧（ＶＣＬＭＰ−Ｖｔｈ）との関係を示す。曲線Ｌｒｅｆは、トランジスタＴｒ５に流れる電流と、当該電流がトランジスタＴｒ５を流れる際のトランジスタＴｒ５の第１端の電圧（ＶＲＥＦ−Ｖｔｈ）との関係を示す。
【００８５】
図１０に示すように、トランジスタＴｒ２を含む電流経路を介してメモリセルＭＣに電流が流れる場合、トランジスタＴｒ２を流れる電流及びセル電流Ｉ、並びにトランジスタＴｒ２の第１端の電圧（ＶＣＬＭＰ−Ｖｔｈ）及びセル印加電圧Ｖは一致する。このため、第１読出し動作におけるセル電流Ｉ及びセル印加電圧Ｖは、直線Ｌ０及び曲線Ｌｃｌｍｐの交点Ｐ０、又は直線Ｌ１及び曲線Ｌｃｌｍｐの交点Ｐ１に対応する。より具体的には、セル電流Ｉ及びセル印加電圧Ｖは、メモリセルＭＣのデータがデータ“０”の場合、交点Ｐ０に対応し、データ“１”の場合、交点Ｐ１に対応する。
【００８６】
同様に、トランジスタＴｒ５を含む電流経路を介してメモリセルＭＣに電流が流れる場合、トランジスタＴｒ５を流れる電流及びセル電流Ｉ、並びにトランジスタＴｒ５の第１端の電圧（ＶＲＥＦ−Ｖｔｈ）及びセル印加電圧Ｖは一致する。このため、第２読出し動作におけるセル電流Ｉ及びセル印加電圧Ｖは、直線Ｌ０及び曲線Ｌｒｅｆの交点Ｑに対応する。なお、電圧ＶＣＬＭＰの方が電圧ＶＲＥＦよりも大きいため、交点Ｑに対応するセル電流Ｉｃｅｌｌ２は、交点Ｐ０に対応するセル電流Ｉｃｅｌｌ（データ“０”）より小さい。
【００８７】
このため、関連する技術では、交点Ｑに対応するセル電流Ｉｃｅｌ２が交点Ｐ１に対応するセル電流Ｉｃｅｌｌ１（データ“１”）よりも大きくなるように電圧ＶＲＥＦ及びＶＣＬＭＰを設定することにより、図８に示す関係に基づき、メモリセルＭＣのデータを読み出すことができる。なお、センスマージンの確保という観点では、交点Ｑに対応するセル電流Ｉｃｅｌｌ２は、交点Ｐ０及びＰ１にそれぞれ対応するセル電流Ｉｃｅｌｌ１の中間となることが望ましい。
【００８８】
しかしながら、上述の通り、トランジスタＴｒ２及びＴｒ５は、同一のサイズを有し、それぞれ異なる電圧ＶＣＬＭＰ及びＶＲＥＦによって駆動される。このため、曲線Ｌｒｅｆ及び曲線Ｌｃｌｍｐは、グラフ上において互いに電圧方向に平行移動させると一致する関係を有する。すなわち、曲線Ｌｃｌｍｐにおいてセル電流Ｉが“０”になる点Ｖ０ｃｌｍｐと、曲線Ｌｒｅｆにおいてセル電流Ｉが“０”になる点Ｖ０ｒｅｆとは、異なる。係る場合、曲線Ｌｒｅｆ及びＬｃｌｍｐが電圧方向にシフトすると、交点Ｑと交点Ｐ０及びＰ１との関係性を保つことができない可能性がある。つまり、関連する技術では、製造誤差及び温度変動等の要因に伴うトランジスタＴｒ２及びＴｒ５の閾値電圧Ｖｔｈの変動や、ＩＲドロップに伴う接地電圧ＶＳＳの変動によって曲線Ｌｒｅｆ及びＬｃｌｍｐが電圧方向にシフトした場合、交点Ｑと交点Ｐ０及びＰ１との関係性を保つことができない可能性がある。したがって、関連する技術では、動作環境の変動に対してロバストにセンスマージンを確保できない可能性がある。
【００８９】
一方、第１実施形態に係る半導体記憶装置では、トランジスタＴｒ２及びＴｒ５は、互いに異なるサイズを有し、かつ実質的に同一の電圧ＶＲＥＦによって駆動される。このため、動作環境の変動に対してセンスマージンをロバストに確保することができる。
【００９０】
図１１は、第１実施形態に係る半導体記憶装置に係る効果を説明するためのダイアグラムである。図１１は、第１実施形態におけるトランジスタＴｒ２、Ｔｒ５、及びメモリセルＭＣの動作点解析のダイアグラムが示される。
【００９１】
図１１において、曲線Ｌｃｌｍｐ＿ｎは、トランジスタＴｒ２に流れる電流と、当該電流がトランジスタＴｒ２を流れる際のトランジスタＴｒ２の第１端の電圧（ＶＣＬＭＰ−Ｖｔｈ）との関係を示す。曲線Ｌｃｌｍｐ＿ｍは、トランジスタＴｒ５に流れる電流と、当該電流がトランジスタＴｒ５を流れる際のトランジスタＴｒ５の第１端の電圧（ＶＣＬＭＰ−Ｖｔｈ）との関係を示す。なお、直線Ｌ０及びＬ１は、図１０と同様であるため、説明を省略する。
【００９２】
図１１に示すように、第１読出し動作におけるセル電流Ｉ及びセル印加電圧Ｖは、直線Ｌ０及び曲線Ｌｃｌｍｐ＿ｎの交点Ｐ０ｎ、又は直線Ｌ１及び曲線Ｌｃｌｍｐ＿ｎの交点Ｐ１ｎに対応する。より具体的には、セル電流Ｉ及びセル印加電圧Ｖは、メモリセルＭＣのデータがデータ“０”の場合、交点Ｐ０ｎに対応し、データ“１”の場合、交点Ｐ１ｎに対応する。同様に、第２読出し動作におけるセル電流Ｉ及びセル印加電圧Ｖは、直線Ｌ０及び曲線Ｌｃｌｍｐ＿ｍの交点Ｑｍに対応する。なお、トランジスタＴｒ５のサイズ（Ｗ／Ｌ）ｍがトランジスタＴｒ２のサイズ（Ｗ／Ｌ）ｎより小さいため、交点Ｑｍに対応するセル電流Ｉｃｅｌｌ２は、交点Ｐ０ｎに対応するセル電流Ｉｃｅｌｌ１（データ“０”）よりも小さい。
【００９３】
このため、第１実施形態では、交点Ｑｍに対応するセル電流Ｉｃｅｌｌ２が交点Ｐ１ｎに対応するセル電流Ｉｃｅｌｌ（データ“１”）よりも大きくなるように電圧ＶＣＬＭＰ、並びにトランジスタＴｒ２及びＴ５のサイズを設定することにより、図８に示す関係に基づき、メモリセルＭＣのデータを読み出すことができる。なお、センスマージンの確保という観点では、交点Ｑｍに対応するセル電流Ｉｃｅｌｌ２は、交点Ｐ０ｎ及びＰ１ｎにそれぞれ対応するセル電流Ｉｃｅｌｌ１の中間となることが望ましい。
【００９４】
上述の通り、互いに異なるサイズを有するトランジスタＴｒ２及びＴｒ５はそれぞれ、実質的に同一の電圧ＶＣＬＭＰによって駆動される。このため、曲線Ｌｃｌｍｐ＿ｍは、Ｌｃｌｍｐ＿ｎを電流方向に伸縮させて得られる相似関係を有する。すなわち、曲線Ｌｃｌｍｐ＿ｍ及びＬｃｏｍｐ＿ｎは、電流が“０”になる点Ｖ０ｃｌｍｐが一致する。係る場合、曲線Ｌｃｌｍｐ＿ｎ及びＬｃｌｍｐ＿ｍが電圧方向にシフトしても、交点Ｑｍと交点Ｐ０ｎ及びＰ１ｎとの関係性が保たれる。つまり、第１実施形態では、製造誤差及び温度変動等の要因に伴うトランジスタＴｒ２及びＴｒ５の閾値電圧Ｖｔｈの変動や、ＩＲドロップに伴う接地電圧ＶＳＳの変動によって曲線Ｌｃｌｍｐ＿ｎ及びＬｃｌｍｐ＿ｍが電圧方向にシフトした場合においても、交点Ｑｍと交点Ｐ０ｎ及びＰ１ｎとの関係性を保つことができる。したがって、自己参照方式におけるセンスマージンを動作環境に対してロバストに確保することができる。
【００９５】
２．  変形例等
また、第１実施形態に係る半導体記憶装置は、上述の例に限らず、種々の変形例が適用可能である。
【００９６】
２．１  第１変形例
第１実施形態では、特定データとしてデータ“０”が書込まれる場合について説明したが、これに限られない。つまり、特定データは、データ“１”が書込まれてもよい。係る場合、トランジスタＴｒ２のサイズ（Ｗ／Ｌ）ｎは、トランジスタＴｒ５のサイズ（Ｗ／Ｌ）ｍより小さくなるように設計される（（Ｗ／Ｌ）ｎ＜（Ｗ／Ｌ）ｍ）。
【００９７】
図１２は、第１実施形態の第１変形例に係る半導体記憶装置の効果を説明するためのダイアグラムである。図１２は、第１実施形態の第１変形例におけるトランジスタＴｒ２、Ｔｒ５、及びメモリセルＭＣの動作点解析のダイアグラムが示される。
【００９８】
図１２において、曲線Ｌｃｌｍｐ＿ｍは、トランジスタＴｒ２に流れる電流と、当該電流がトランジスタＴｒ２を流れる際のトランジスタＴｒ２の第１端の電圧（ＶＣＬＭＰ−Ｖｔｈ）との関係を示す。曲線Ｌｃｌｍｐ＿ｍは、トランジスタＴｒ５に流れる電流と、当該電流がトランジスタＴｒ５を流れる際のトランジスタＴｒ５の第１端の電圧（ＶＣＬＭＰ−Ｖｔｈ）との関係を示す。
【００９９】
図１２に示すように、第１読出し曲線Ｌｃｌｍｐ＿ｍは、トランジスタＴｒ５のサイズ（Ｗ／Ｌ）ｍがトランジスタＴｒ２のサイズ（Ｗ／Ｌ）ｎより大きいため、交点Ｑｍに対応するセル電流Ｉｃｅｌｌ２は、交点Ｐ１ｎに対応するセル電流Ｉｃｅｌｌ１（データ“１”）よりも大きい。
【０１００】
このため、第１実施形態の第１変形例では、交点Ｑｍに対応するセル電流Ｉｃｅｌｌ２が交点Ｐ０ｎに対応するセル電流Ｉｃｅｌｌ１（データ“０”）よりも小さくなるように電圧ＶＣＬＭＰ、並びにトランジスタＴｒ２及びＴ５のサイズを設定する。これにより、図８に示す関係に基づき、メモリセルＭＣのデータを読み出すことができる。
【０１０１】
２．２．  第２変形例
また、第１実施形態では、トランジスタＴｒ３及びＴｒ６に信号ＲＥが共通して供給され、トランジスタＴｒ１及びＴｒ４にそれぞれ信号ＲＥ１及びＲＥ２が供給される場合について説明したが、これに限られない。つまり、トランジスタＴｒ１及びＴｒ４の機能と、トランジスタＴｒ３及びＴｒ６の機能とは、互換可能である。
【０１０２】
図１３は、第１実施形態の第２変形例に係る半導体記憶装置の構成を説明するための回路図である。図１３に示すように、トランジスタＴｒ１のゲート、及びトランジスタＴｒ４のゲートには、信号ＲＥが共通して供給される。トランジスタＴｒ３のゲートには信号ＲＥ１が供給され、トランジスタＴｒ６のゲートには信号ＲＥ２が供給される。その他の構成については、第１実施形態と同様である。
【０１０３】
以上のように構成することにより、第１実施形態の第２変形例に係る半導体記憶装置は、第１実施形態と同様に動作することができ、ひいては、第１実施形態と同様の効果を奏することができる。
【０１０４】
２．３．  第３変形例
また、第１実施形態に係る半導体記憶装置は、トランジスタＴｒ２及びＴｒ５はそれぞれ、サイズの異なる１個のトランジスタである例について説明したが、これに限られない。
【０１０５】
具体的には、図１４に示すように、トランジスタＴｒ２及びＴｒ５はそれぞれ、同一のサイズを有するＮ個のトランジスタ群Ｔｒ２（Ｔｒ２−１、Ｔｒ２−２、…、及びＴｒ−Ｎ）、及びＭ個のトランジスタ群Ｔｒ５（Ｔｒ５−１、Ｔｒ５−２、…、及びＴｒ５−Ｍ）であってもよい。なお、トランジスタＴｒ２−１〜Ｔｒ２−Ｎ、及びＴｒ３−１〜Ｔｒ３−Ｍは、例えば、同一のサイズを有する。ここで、Ｍ及びＮは、例えば、互いに異なる任意の自然数である。
【０１０６】
この場合、トランジスタ群Ｔｒ２の各々は、トランジスタＴｒ１の第２端に共通に接続された第１端と、トランジスタＴｒ３の第１端に共通に接続された第２端と、電圧ＶＣＬＭＰが共通に供給されたゲートと、を含む。また、トランジスタ群Ｔｒ５の各々は、トランジスタＴｒ４の第２端に共通に接続された第１端と、トランジスタＴｒ３の第１端に共通に接続された第２端と、電圧ＶＣＬＭＰが共通に供給されたゲートと、を含む。つまり、トランジスタ群Ｔｒ２内のＮ個のトランジスタＴｒ２−１〜Ｔｒ２−Ｎは、トランジスタＴｒ１の第２端とトランジスタＴｒ３の第１端との間で並列に接続される。また、トランジスタ群Ｔｒ５内のＭ個のトランジスタＴｒ５−１〜Ｔｒ５−Ｍは、トランジスタＴｒ４の第２端とトランジスタＴｒ６の第１端との間で並列に接続される。
【０１０７】
以上のように構成することにより、トランジスタ群Ｔｒ２及びＴｒ５は、異なる数のトランジスタを並列接続することによって、異なるサイズの合成トランジスタとみなすことができる。これにより、例えば、最適なセンスマージンを達成し得るトランジスタ群Ｔｒ２及びＴｒ５のサイズを、トランジスタ群Ｔｒ２及びＴｒ５を構成するトランジスタの数を調整することにより、変更することができる。このため、半導体記憶装置の製造ばらつきに応じて、半導体記憶装置毎に、最適なセンスマージンを設定することができる。
【０１０８】
２．４．  その他
また、第１実施形態に係る半導体記憶装置は、抵抗性記憶素子として磁気抵抗効果素子２２が適用された磁気記憶装置である場合について説明したがこれに限られない。具体的には、例えば、ＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＲＡＭ（Phase − Change Random Access Memory）等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置に適用可能である。
【０１０９】
また、揮発性メモリ、不揮発性メモリを問わず、電流又は電圧の供給に伴う抵抗変化によりデータを記憶、若しくは、抵抗変化に伴う抵抗差を電流差又は電圧差に変換することにより記憶されたデータの読出しを行うことができる素子を有する半導体記憶装置に適用可能である。
【０１１０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１１】
１…半導体記憶装置、１１…メモリセルアレイ、１２…カレントシンク、１３…センスアンプ及び書込みドライバ、１４…ロウデコーダ、１５…ページバッファ、１６…入出力回路、１７…制御部、２１…選択トランジスタ、２２…磁気抵抗効果素子、２３…記憶層、２４…トンネルバリア層、２５…参照層。
【図１】
2018156697.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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