(57)【要約】【課題】転送エラーが発生しても各機能回路が果たす役割を考慮して、信号のリセットやラッチを行う素子基板を提供することである。【解決手段】その素子基板は、記録動作を実行するのに必要な複数の機能をそれぞれ実行する複数の機能回路を含む。さらに、外部よりデータ信号を受信し、受信データ信号に含まれるデータの種類を識別した結果に従って、対応する機能回路に受信データ信号を転送するデータ識別回路と、受信データ信号に転送エラーが発生しているかどうかを検知するエラー検知回路を設ける。ここで、外部より受信するラッチ信号とリセット信号とにエラー検知回路による検知結果を反映させる。そして、複数の機能回路それぞれが果たす機能に従って、一部の機能回路に対しては検知結果が反映されたラッチ信号により転送されたデータ信号のラッチを行なわせる。一方、残りの機能回路に対しては検知結果が反映されたリセット信号により転送されたデータ信号のリセットを行わせるよう制御する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数の記録素子と前記複数の記録素子を駆動する複数の駆動素子を実装する素子基板であって、
記録動作を実行するのに必要な複数の機能をそれぞれ実行する複数の機能回路と、
外部よりデータ信号を受信し、該受信したデータ信号に含まれるデータの種類を識別し、該識別の結果に従って、前記複数の機能回路のうちの対応する機能回路に、前記受信したデータ信号を転送するデータ識別回路と、
前記データ信号を受信し、該受信したデータ信号に転送エラーが発生しているかどうかを検知するエラー検知回路と、
外部より受信するラッチ信号と受信するリセット信号とに前記エラー検知回路による検知結果を反映させ、前記複数の機能回路それぞれが果たす機能に従って、前記複数の機能回路のうち一部の機能回路に対しては前記検知結果が反映されたラッチ信号により前記転送されたデータ信号のラッチを行なわせ、前記複数の機能回路のうち残りの機能回路に対しては前記検知結果が反映されたリセット信号により前記転送されたデータ信号のリセットを行わせるよう制御する制御回路とを有することを特徴とする素子基板。
【請求項２】
前記複数の機能回路はそれぞれ、
前記データ識別回路から転送される前記受信したデータ信号を保持するシフトレジスタと、
前記シフトレジスタにより保持されたデータ信号をラッチするラッチ回路とを備え、
前記シフトレジスタは、前記受信したリセット信号、又は、前記検知結果が反映されたリセット信号によりリセットされ、
前記ラッチ回路は、前記受信したラッチ信号、又は、前記検知結果が反映されたラッチ信号によりラッチを行うことを特徴とする請求項１に記載の素子基板。
【請求項３】
前記データ信号は、記録素子を選択する第１のデータ信号と駆動時間を規定する第２のデータ信号とを含み、
前記複数の機能回路は、
前記第１のデータ信号に基づいて、駆動する記録素子を前記複数の記録素子から選択する選択回路と、
前記第２のデータ信号に基づいて、前記駆動する記録素子の駆動時間を生成する生成回路とを含み、
前記選択回路のシフトレジスタは、前記検知結果が反映されたリセット信号によりリセットされ、
前記生成回路のラッチ回路は、前記検知結果が反映されたラッチ信号によりラッチを行うことを特徴とする請求項２に記載の素子基板。
【請求項４】
前記制御回路は、前記受信したラッチ信号と前記検知結果をラッチするラッチ回路を備え、
前記選択回路のラッチ回路はさらに、前記制御回路のラッチ回路にラッチされた前記検知結果が反映されたラッチ信号に基づいて、リセットされることを特徴とする請求項３に記載の素子基板。
【請求項５】
前記制御回路は、前記エラー検知回路によるエラーの検知結果に基づいて前記複数の機能回路のうち一部の機能回路へのラッチ信号の出力と停止を行うことを特徴とする請求項１に記載の素子基板。
【請求項６】
前記複数の機能回路はさらに、
外部から受信した指示に基づいて、前記素子基板に実装された温度検知素子から検知された温度情報を外部に出力する温度検知回路と、
外部から受信した指示に基づいて、前記素子基板に実装されたヒータを駆動して前記素子基板の温度を制御する温度制御回路と、
外部から受信した選択指示に基づいて、前記素子基板に実装された複数の検出素子からの検出信号のいずれかを選択して、該選択された検出信号をエラー信号として出力するエラー出力選択回路を有することを特徴とする請求項２乃至４のいずれか１項に記載の素子基板。
【請求項７】
前記温度検知回路のシフトレジスタと前記温度制御回路のシフトレジスタとは、前記検知結果が反映されたリセット信号によりリセットされ、
前記エラー出力選択回路のラッチ回路は、前記検知結果が反映されたラッチ信号によりラッチを行うことを特徴とする請求項６に記載の素子基板。
【請求項８】
データ信号の種類に従ってデータ信号を受信する複数の入力端子を備え、
前記種類に従って、前記データ識別回路と前記エラー検知回路とをそれぞれ複数、備えることを特徴とする請求項１乃至７のいずれか１項に記載の素子基板。
【請求項９】
前記複数の記録素子は前記複数の駆動素子により時分割駆動され、
前記制御回路では、前記時分割駆動におけるブロックの周期ごとに更新されるデータと更新されないデータとに従って、前記検知結果が反映されたラッチ信号により前記転送されたデータ信号のラッチを行なわせたり、前記検知結果が反映されたリセット信号により前記転送されたデータ信号のリセットを行わせるようにすることを特徴とする請求項１乃至８のいずれか１項に記載の素子基板。
【請求項１０】
請求項１乃至９のいずれか１項に記載の素子基板を備えた記録ヘッド。
【請求項１１】
前記記録ヘッドはインクジェット記録ヘッドであることを特徴とする請求項１０に記載の記録ヘッド。
【請求項１２】
請求項１０又は請求項１１に記載の記録ヘッドと、
前記記録ヘッドを用いて記録媒体に記録を行うために、データ信号、ラッチ信号、リセット信号を前記記録ヘッドへ転送するコントローラとを有することを特徴とする記録装置。
【請求項１３】
データ信号を受信するための第１の受信端子と、
ラッチ信号を受信するための第２の受信端子と、
リセット信号を受信するための第３の受信端子と、
複数の記録素子と、
前記複数の記録素子を駆動する複数の駆動素子と、
前記第１の受信端子で受信したデータ信号に含まれるデータの種類を識別する識別回路と、
前記データ信号に転送エラーが発生しているかどうかを検知するエラー検知回路と、
それぞれが、前記データ信号に含まれるデータを保持するシフトレジスタと前記シフトレジスタにより保持されたデータをラッチするラッチ回路を有し、前記複数の駆動素子を駆動するために必要な複数の機能をそれぞれ実行する複数の機能回路と、
前記識別回路の識別結果に従って、前記複数の機能回路のうちの対応する機能回路に、前記受信したデータ信号を転送する転送回路と、
前記第２の受信端子で受信したラッチ信号と前記エラー検知回路によるエラーの検知結果に基づいて、前記複数の機能回路のうち一部の機能回路へラッチ信号の出力するか否か制御する第１の制御回路と、
前記第３の受信端子でリセット信号を受信したときに前記リセット信号を前記複数の機能回路のうち残りの機能回路へ転送し、前記第３の受信端子でリセット信号を受信しないときに前記エラー検知回路によるエラーを検知すれば内部でリセット信号を生成し、リセット信号を前記複数の機能回路のうち残りの機能回路へ転送する第２の制御回路とを有することを特徴とする記録ヘッド。
【請求項１４】
前記第１の制御回路は、前記エラー検知回路によってエラーの発生を検知した場合には、前記ラッチ信号を受信しても、前記複数の機能回路のうち一部の機能回路への転送を止めることを特徴とする請求項１３に記載の記録ヘッド。
【請求項１５】
前記識別回路はさらに、所定の種類のデータの受信の有無を識別し、前記所定の種類のデータを受信しない場合には、前記第１の制御回路への通知を行い、
前記第１の制御回路は、前記通知に基づき、ラッチ信号を受信しても、機能回路へのラッチ信号の出力を止めることを特徴とする請求項１３に記載の記録ヘッド。
【請求項１６】
前記データ信号は、記録素子を選択する第１のデータと駆動時間を規定する第２のデータとを含み、
前記複数の機能回路の一部の機能回路は、前記第１のデータに基づいて、駆動する記録素子を前記複数の記録素子から選択する選択回路を含み、
前記複数の機能回路の残りの機能回路は、前記第２のデータに基づいて、前記駆動する記録素子の駆動時間を生成する生成回路を含むことを特徴とする請求項１３に記載の記録ヘッド。
【請求項１７】
前記複数の機能回路はさらに、
前記記録ヘッドの素子基板に実装された温度検知素子によって検知された温度情報を出力する温度検知回路と、
前記記録ヘッドの素子基板に実装されたヒータを駆動して前記素子基板の温度を制御する温度制御回路と、
前記記録ヘッドの素子基板に実装された複数の検出素子からの検出信号のいずれかを選択して、該選択された検出信号をエラー信号として出力するエラー出力選択回路とを含むことを特徴とする請求項１３に記載の記録ヘッド。
【請求項１８】
前記選択回路によって選択された記録素子が、時分割駆動され、
前記記録ヘッドの素子基板は、前記時分割駆動におけるブロックの周期ごとに、前記データ信号と前記ラッチ信号を受信することを特徴とする請求項１６に記載の記録ヘッド。
【請求項１９】
請求項１３乃至１８のいずれか１項に記載の記録ヘッドと、
前記記録ヘッドを用いて記録媒体に記録を行うために、データ信号、ラッチ信号、リセット信号を前記記録ヘッドへ転送するコントローラとを有することを特徴とする記録装置。
【請求項２０】
前記記録ヘッドはインクジェット記録ヘッドであることを特徴とする請求項１９に記載の記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は素子基板、記録ヘッド、及び記録装置に関し、特に、記録媒体に対し記録を行う複数の記録素子と各記録素子を駆動する駆動素子とを含む回路が設けられた素子基板、その素子基板を用いる記録ヘッド、その記録ヘッドを用いる記録装置に関する。
【背景技術】
【０００２】
インクジェット記録ヘッド（以下、記録ヘッド）を駆動する方式として、インク液滴を吐出する吐出口に連通する部位に電気熱変換素子（ヒータ）を設け、そのヒータに電流を供給、発熱させインクの膜沸騰によりインク液滴を吐出させる方式が知られている。各ヒータにはスイッチング素子が接続されており、データに応じてスイッチング素子がオンすることでヒータに電流が流れる。一列に配列された複数の吐出口に対応して設けられた複数のヒータを駆動するために、複数のヒータを複数のブロックに分割し、各ブロックのヒータを時分割駆動させる方式が一般的に利用されている。
【０００３】
図１０は従来の記録ヘッドの素子基板に実装された複数のヒータと、各ヒータを駆動するスイッチング素子としてトランジスタの構成を示す図である。図１０にはｍ×ｎ個のヒータ１００１−１１〜１００１−ｍｎとトランジスタ１００２−１１〜１００２−ｍｎとが図示されている。ｍ×ｎ個のヒータはｍ×ｎ個の吐出口にそれぞれ備えられる。
【０００４】
図１０に破線で示されるように、ｍ×ｎ個のヒータとトランジスタとはｎ個ずつ、ｍ個のグループに分割される。即ち、ｍ×ｎ個のヒータとトランジスタとは、ｎ個毎にｍ個のグループ１００３−１から１００３−ｍに分割され、各ヒータ１０００−ｉｊのグランド側はＮＭＯＳトランジスタ１００２−ｉｊと接続している。図１０ではｍグループのｎ番目の記録素子を１００１−ｍｎと表している。
【０００５】
例えば、グループｍのＮＭＯＳトランジスタ１００２−ｍ１〜ｍｎのソースはグランドパッド１００５と電気的に接続している。一方、ヒータ１００１−ｍ１〜ｍｎは外部から電力を供給するための電源電圧パッド１００４と電気的に接続している。記録装置（不図示）からのデータにより駆動信号が生成され、ＮＭＯＳトランジスタ１００２−ｉｊのゲートに駆動電圧がかかると対応するヒータ１００１−ｉｊに電流が流れ、インクに熱エネルギーを与えられインクが吐出口から吐出される。時分割駆動により、同じグループのヒータは１ブロック駆動時間に同時に最大１つが駆動されるので、電圧降下は同時駆動数に係わらず一定となる。
【０００６】
また、ＮＭＯＳトランジスタのソースを電源電圧と接続したソースフォロワ構成ではＮＭＯＳトランジスタのゲートに駆動電圧が印加されるとヒータが駆動される。ヒータの両側にＮＭＯＳトランジスタとＰＭＯＳトランジスタを配した構成では両方のトランジスタのゲートに駆動電圧が印加されると、記録素子が駆動される。
【０００７】
さて、記録ヘッドによる記録が多色化し、記録ヘッドの記録幅が長尺化し、さらにその記録が高速化すると、記録ヘッドに転送される信号量も増加したり、信号伝送路が長くなることで、記録データの転送にエラーが生じる可能性がある。
【０００８】
例えば、ヒータを選択するデータに転送エラーが生じると誤ったヒータを駆動してしまい、駆動時間を規定する信号に転送エラーが生じると所望とは異なるパルス幅の駆動パルスが生成され、その結果、記録される画像の品質が低下する。従って、従来からも画質劣化を防止するため、素子基板内には転送エラーを検知する回路を設け、データがエラーの際には次の時分割タイミングでヒータの駆動を停止する制御が行われている。
【０００９】
また、記録装置本体からの転送データはヒータを選択するデータだけでなく、素子基板の温度情報により記録装置からヒータを加温制御するためのデータもあり、記録ヘッドからは各種エラー情報等を選択して記録装置へ送信するデータなどがある。例えば、検出される素子基板の温度によりインク吐出量やインク吐出速度が変動するため、誤ったデータに基づいた温度制御が実行されることも防止しなければならない。
【００１０】
以上のように、データ転送の高速化やデータ量の増大に伴って、正常にデータ転送が行われているかを検知し、エラーが検出された際には、これに対応して速やかに最適な処置がなされなければならない。例えば、特許文献１では、メモリからの読込みがエラーだった場合、それを高速にリセットし再読込みすることによりそのエラーに伴う誤動作を防止する構成を提案している。
【００１１】
さて、記録幅が長く吐出口数の多いフルライン記録ヘッドでは、素子基板を複数個、実装しており、その記録ヘッドの端子数や配線本数が多くなってしまうため、これらを極力抑えなければならない。また、データ転送速度も当然、高速化が要求される。このような制約の下では、記録ヘッドが備える多くの機能全てに対して転送動作毎にデータを転送するのではなく、対象機能を実行するタイミングで必要な分だけを転送する構成になっている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第５０３９０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、近年の記録ヘッドへのデータ転送高速化に伴い、特許文献１のようにメモリをリセットして再読込する時間的余裕はないため、一回の転送のみで対象となる処理を行うことが要求される。
【００１４】
更に、転送動作毎に該当データを転送するのではなく、任意の周期でそのデータを転送する方式とした場合、そのデータ信号をリセットすると、次の周期まで対応する機能を使用することができなくなってしまう。このため、記録動作を正常に実行させることができず、記録媒体を無駄にしてしまう可能性がある。
【００１５】
また、記録装置本体側で記録ヘッドからエラー検知結果を受信し、これに対応して記録制御を行う方式では、そのフィードバック制御に時間がかかってしまうため、素子基板内でエラー発生に対応した処理を完結させることが要求されている。
【００１６】
本発明は上記従来例に鑑みてなされたもので、転送エラーが発生しても各機能回路が果たす役割を考慮して、信号のリセットやラッチを行う素子基板、その素子基板を備えた記録ヘッド、その記録ヘッドを備えた記録装置を提供することを目的としている。
【課題を解決するための手段】
【００１７】
上記目的を達成するために本発明の素子基板は次のような構成を有する。
【００１８】
即ち、複数の記録素子と前記複数の記録素子を駆動する複数の駆動素子を実装する素子基板であって、記録動作を実行するのに必要な複数の機能をそれぞれ実行する複数の機能回路と、外部よりデータ信号を受信し、該受信したデータ信号に含まれるデータの種類を識別し、該識別の結果に従って、前記複数の機能回路のうちの対応する機能回路に、前記受信したデータ信号を転送するデータ識別回路と、前記データ信号を受信し、該受信したデータ信号に転送エラーが発生しているかどうかを検知するエラー検知回路と、外部より受信するラッチ信号と受信するリセット信号とに前記エラー検知回路による検知結果を反映させ、前記複数の機能回路それぞれが果たす機能に従って、前記複数の機能回路のうち一部の機能回路に対しては前記検知結果が反映されたラッチ信号により前記転送されたデータ信号のラッチを行なわせ、前記複数の機能回路のうち残りの機能回路に対しては前記検知結果が反映されたリセット信号により前記転送されたデータ信号のリセットを行わせるよう制御する制御回路とを有することを特徴とする。
【００１９】
また本発明を他の側面から見れば、上記構成の素子基板を用いた記録ヘッドを備える。
【００２０】
さらに本発明を他の側面から見れば、上記記録ヘッドを用いて記録媒体に記録を行う記録装置を備える。
【発明の効果】
【００２１】
本発明によれば、転送エラーが発生しても各機能回路が果たす役割を考慮して、信号のリセットやラッチを行うことができるという効果がある。これにより、ある機能の実行に関してはたとえ転送エラーが発生しても以前に保持したデータを用いて動作を行うことで、迅速な対応を行うことが可能になる。
【図面の簡単な説明】
【００２２】
【図１】本発明の代表的な実施例であるインクジェット記録ヘッドからインクを吐出して記録を行う記録装置の概略構成を示す斜視図である。
【図２】図１に示した記録装置の制御構成を示すブロック図である。
【図３】実施例１に従う素子基板の概略構成を示すブロック図である。
【図４】図３に示した素子基板に入力される外部からの信号と、素子基板の内部で生成される種々の信号のタイミングチャートを示す図である。
【図５】実施例１の変形例に従う素子基板の概略構成を示すブロック図である。
【図６】実施例２に従う素子基板の概略構成を示すブロック図である。
【図７】図６に示した素子基板に入力される外部からの信号と、素子基板の内部で生成される種々の信号のタイミングチャートを示す図である。
【図８】実施例３に従う素子基板の概略構成を示すブロック図である。
【図９】実施例４に従う素子基板の概略構成を示すブロック図である。
【図１０】従来の記録ヘッドの素子基板に実装された複数のヒータと、各ヒータを駆動するスイッチング素子としてトランジスタの構成を示す図である。
【発明を実施するための形態】
【００２３】
以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。なお、以下の説明では、図面全体を通して、同じ構成要素に対して同じ参照番号を付して言及する。そのため、一度説明した構成要素に対しては同じ参照番号を用いて言及し、その説明を繰り返すことはしない。
【００２４】
なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。
【００２５】
また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。
【００２６】
さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。
【００２７】
またさらに、「記録素子」（「ノズル」という場合もある）とは、特にことわらない限りインク吐出口乃至これに連通する液路及びインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。
【００２８】
以下に用いる記録ヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。
【００２９】
さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み（built-in）」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。
【００３０】
＜インクジェット記録装置の説明（図１）＞
図１は本発明の代表的な実施例であるインクジェット記録装置１の構成の概要を示す外観斜視図である。
【００３１】
図１に示すように、インクジェット記録装置（以下、記録装置）はインクジェット方式に従ってインクを吐出して記録を行なうインクジェット記録ヘッド（以下、記録ヘッド）３をキャリッジ２に搭載し、キャリッジ２を矢印Ａ方向に往復移動させて記録を行う。記録紙などの記録媒体Ｐを給紙機構５を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することで記録を行なう。
【００３２】
記録装置１のキャリッジ２には記録ヘッド３を搭載するのみならず、記録ヘッド３に供給するインクを貯留するインクカートリッジ６を装着する。インクカートリッジ６はキャリッジ２に対して着脱自在になっている。
【００３３】
図１に示した記録装置１はカラー記録が可能であり、そのためにキャリッジ２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクを夫々、収容した４つのインクカートリッジを搭載している。これら４つのインクカートリッジは夫々独立に着脱可能である。
【００３４】
この実施例の記録ヘッド３は、熱エネルギーを利用してインクを吐出するインクジェット方式を採用している。このため、電気熱変換体を備えている。この電気熱変換体は各吐出口のそれぞれに対応して設けられ、記録信号に応じて対応する電気熱変換体にパルス電圧を印加することによって対応する吐出口からインクを吐出する。
【００３５】
＜インクジェット記録装置の制御構成（図２）＞
図２は図１に示した記録装置の制御構成を示すブロック図である。
【００３６】
図２に示すように、コントローラ６００は、ＭＰＵ６０１、ＲＯＭ６０２、特殊用途集積回路（ＡＳＩＣ）６０３、ＲＡＭ６０４、システムバス６０５、Ａ／Ｄ変換器６０６などで構成される。ここで、ＲＯＭ６０２は後述する制御シーケンスに対応したプログラム、所要のテーブル、その他の固定データを格納する。ＡＳＩＣ６０３は、キャリッジモータＭ１の制御、搬送モータＭ２の制御、及び、記録ヘッド３の制御のための制御信号を生成する。ＲＡＭ６０４は、画像データの展開領域やプログラム実行のための作業用領域等として用いられる。システムバス６０５は、ＭＰＵ６０１、ＡＳＩＣ６０３、ＲＡＭ６０４を相互に接続してデータの授受を行う。Ａ／Ｄ変換器６０６は以下に説明するセンサ群からのアナログ信号を入力してＡ／Ｄ変換し、デジタル信号をＭＰＵ６０１に供給する。
【００３７】
また、図２において、６１０は画像データの供給源となるコンピュータ（或いは、画像読取り用のリーダやデジタルカメラなど）でありホスト装置と総称される。ホスト装置６１０と記録装置１との間ではインタフェース（Ｉ／Ｆ）６１１を介して画像データ、コマンド、ステータス信号等を送受信する。この画像データは、例えば、ラスタ形式で入力される。
【００３８】
さらに、６２０はスイッチ群であり、電源スイッチ６２１、プリントスイッチ６２２、回復スイッチ６２３などから構成される。
【００３９】
６３０は装置状態を検出するためのセンサ群であり、位置センサ６３１、温度センサ６３２等から構成される。
【００４０】
さらに、６４０はキャリッジ２を矢印Ａ方向に往復走査させるためのキャリッジモータＭ１を駆動させるキャリッジモータドライバ、６４２は記録媒体Ｐを搬送するための搬送モータＭ２を駆動させる搬送モータドライバである。また、６４４はコントローラ６００から転送される記録データや制御信号に基づいて記録ヘッドを駆動するヘッドドライバである。
【００４１】
ＡＳＩＣ６０３は、記録ヘッド３による記録走査の際に、ＲＡＭ６０４の記憶領域に直接アクセスしながら記録ヘッドに対して記録素子（吐出用のヒータ）を駆動するためのデータを転送する。この他に、ＡＳＩＣ６０３は、記録ヘッドに対して、素子基板の温度を制御するためのデータ（開始指示データ／停止指示データ）、複数の検出素子から検出素子を選択するための検出素子選択データを転送する。これらのデータは、データの種類毎に、データの更新間隔が定められる。このため、データの転送間隔は、データの種類によって異なる。素子基板の温度を制御するためのデータまた、ＡＳＩＣ６０３は、例えば、電源オン時に、“Ｈ”（ハイレベル）のリセット信号ＲＥＳＥＴを記録ヘッドに対して所定時間出力する。それ以外は、ＡＳＩＣ６０３は、“Ｌ”（ロウレベル）のリセット信号ＲＥＳＥＴを記録ヘッドへ出力する。記録ヘッドの回路は、“Ｈ”のリセット信号ＲＥＳＥＴを受信すると初期化される。なお、ＡＳＩＣ６０３が“Ｈ”（ハイレベル）の信号を出力するタイミングは、この以外のタイミングでも構わない。例えば、ラッチ信号ＬＴに“Ｌ”（ロウレベル）のパルス信号が入力された後、データ信号ＤＡＴＡが入力される前までのタイミングでも構わない。
【００４２】
次に、以上構成の記録装置に搭載される記録ヘッドに実装する素子基板の実施例について説明する。
【００４３】
なお、この実施例では、図１０を参照して説明したような記録素子の駆動構成を用いるとして説明するが、その駆動構成には他の構成を用いても良い。以下に説明する実施例では、特に、記録ヘッド（素子基板）内で発生したエラーに関して、その素子基板が自己完結的にエラー対応する構成について説明する。
【実施例１】
【００４４】
図３は、実施例１に従う素子基板の概略構成を示すブロック図である。
【００４５】
図３に示されるように、素子基板１０１は、データ受信回路１０２、記録素子選択回路１０３、駆動時間生成回路１０４、駆動回路１０５から構成される。また、素子基板１０１は、データ信号ＤＡＴＡを受信するための受信端子、ラッチ信号ＬＴを受信するための受信端子、リセット信号ＲＥＳＥＴを受信するための端子を備えている。
【００４６】
データ受信回路１０２は、データ識別回路２０１、エラー検知回路２０２から構成される。データ識別回路２０１は外部から受信したデータ信号ＤＡＴＡを識別し、これを対応する機能回路へ転送し、駆動時間生成用データが送られたかどうかを示すデータ有無識別結果ＲＳＴ１を出力する。なお、データ受信回路１０２は、データのエラーの有無に係らず、各機能回路に対応するデータを転送する。従って、別の表現をすれば、データ受信回路１０２は、識別結果に従ってデータを転送する転送回路といえる。
【００４７】
ここでいう機能回路とは、記録素子選択回路１０３、駆動時間生成回路１０４がそれに相当する。記録素子選択回路１０３は、記録ヘッド３の複数の記録素子を時分割駆動するに当たり、記録データ信号をデータ受信回路１０２から受信し、その記録データ信号に基づいて各ブロックで駆動する記録素子を選択するという特定の機能を果たす。一方、駆動時間生成回路１０４は、記録ヘッド３の複数の記録素子を時分割駆動するに当たり、記録素子を駆動するための時間を規定する駆動時間信号をデータ受信回路１０２から受信し、その駆動時間信号を駆動回路１０５に送信するという特定の機能を果たす。このように、記録素子選択回路１０３と駆動時間生成回路１０４はそれぞれ、記録動作において特定の機能を果たす回路なので、一般的に機能回路と呼ばれる。
【００４８】
エラー検知回路２０２はデータ信号ＤＡＴＡの転送に誤りがないかをチェックする。具体的には、その回路にはパリティチェック回路やＣＲＣ回路が用いられる。記録素子選択回路１０３はシフトレジスタ２０３とラッチ回路２０４から構成される。駆動時間生成回路１０４はシフトレジスタ２０５とラッチ回路２０６から構成される。記録素子選択回路１０３と駆動時間生成回路１０４から出力される結果ＯＵＴ１、ＯＵＴ２が駆動回路１０５で演算され、図１０を参照して説明した駆動構成に従って記録素子が対応するスイッチング素子（駆動素子）により駆動される。従って、駆動回路１０５は図１０に示したのと同じ回路が実装される。
【００４９】
エラー検知回路２０２による検知結果ＲＳＴ２と外部から受信したラッチ信号ＬＴは、ＮＯＲ回路３０３により否定論理和（ＮＯＲ）が演算され、その演算結果ＲＳＴ３とデータ有無識別結果ＲＳＴ１は、ＮＡＮＤ回路３０４により否定論理積が演算される。ＮＡＮＤ回路３０４による演算結果ＲＳＴ４は、駆動時間生成回路１０４のラッチ回路２０６へ送信される。また、エラー検知回路２０２の検知結果ＲＳＴ２は外部から受信したリセット信号とＯＲ回路３０９で論理和（ＯＲ）が演算され、その演算結果ＲＳＴ５は記録素子選択回路１０３のシフトレジスタ２０３へ送信される。
【００５０】
図３に示される回路構成をまとめると、次のようになる。
【００５１】
素子基板１０１には外部（記録装置のコントローラ６００）からデータ信号ＤＡＴＡとそのデータ信号をラッチ回路でラッチさせるためのラッチ信号ＬＴと素子基板の内部で保持されたデータ信号ＤＡＴＡをリセットするリセット信号ＲＥＳＥＴが入力される。素子基板１０１では受信したデータ信号ＤＡＴＡに転送エラーがないかどうかを調べ、その結果を受信したラッチ信号ＬＴとリセット信号ＲＥＳＥＴに反映させる。
【００５２】
そして、記録素子選択回路１０３のシフトレジスタ２０３は、データ識別回路２０１で識別された記録データ信号を保持する一方、転送エラー検知結果が反映されたリセット信号ＲＥＳＥＴにより保持された記録データ信号がリセット（クリア）される。従って、シフトレジスタ２０３はＲＳＴ５によって、保持された記録データ信号がクリアされる。つまり、転送エラーが発生した場合には、記録素子選択回路１０３のラッチ回路２０４は、シフトレジスタ２０３が保持しているクリアデータをラッチする。これに対して、記録素子選択回路１０３のラッチ回路２０４は、シフトレジスタ２０３で保持された記録データ信号を受信したラッチ信号ＬＴによりラッチする。
【００５３】
一方、駆動時間生成回路１０４のシフトレジスタ２０５は、データ識別回路２０１で識別されたヒート信号を保持し、受信したリセット信号ＲＥＳＥＴにより保持されたヒート信号がリセットされる。この実施例では、リセット信号ＲＥＳＥＴが“Ｈ”の場合、シフトレジスタ２０５の内容がリセット（クリア）される。これに対して、駆動時間生成回路１０４のラッチ回路２０６は、シフトレジスタ２０５で保持されたヒート信号を転送エラー検知結果が反映されたラッチ信号ＬＴによりラッチする。補足すると、転送エラーが発生しない場合には、受信回路１０２が受信したラッチ信号ＬＴと同じ論理の信号を、ラッチ回路２０６は受信する。つまり、ラッチ回路２０６は、ラッチ信号ＬＴをそのまま受信する。従って、ラッチ回路２０６は、シフトレジスタ２０５で保持されたヒート信号をラッチする。しかし、転送エラーが発生した場合には、受信回路１０２がラッチ信号ＬＴを受信しても、転送エラー検知結果が信号の論理に反映されているため、ラッチ回路２０６へのラッチ信号ＬＴの転送は抑止される。従って、転送エラーが発生した場合には、ラッチ回路２０６は、シフトレジスタ２０５が保持しているヒート信号をラッチしない。このため、ラッチ回路２０６は、転送エラー発生前にラッチしたヒート信号を保持し続ける。また、データ有無識別結果ＲＳＴ１の受信によって、データ識別回路２０１から所定の種類のデータデータを受信していないことを示す通知を受けた場合には、受信回路１０２がラッチ信号ＬＴを受信しても、その通知の結果が信号の論理に反映されている。このため、ラッチ回路２０６へのラッチ信号ＬＴの転送は抑止される。
【００５４】
以上のような回路構成により、記録素子選択回路１０３における記録データ信号のリセットに転送エラー検知結果が反映され、駆動時間生成回路１０４におけるヒート信号のラッチに転送エラー検知結果が反映された動作が実行される。
【００５５】
図４は図３に示した素子基板に入力される外部からの信号と、素子基板の内部で生成される種々の信号のタイミングチャートを示す図である。
【００５６】
データ信号ＤＡＴＡは、毎回の記録動作に必要なものだけが記録装置本体から送信される。データ信号ＤＡＴＡのヘッダはデータ識別回路２０１が受信するデータを含み、そのフッタはエラー検知回路２０２がエラー検知処理を実行し確定するデータを含む。さて、記録ヘッド３が実装する複数の記録素子は時分割駆動されるので、各ブロック（ＢＬＫ１，ＢＬＫ２，……）の記録素子の記録に用いられる記録データはラッチ信号ＬＴによりラッチされる。図４には５つのブロック（ＢＬＫ１〜ＢＬＫ５）に対応するデータ信号の入力が図示されている。説明のため、これらブロックには、状態の異なるデータ信号が入力されるとしている。その状態が異なると、素子基板１０１は異なる動作を行う。以下、各ブロックのデータ信号入力に伴う動作を詳細に説明する。なお、図４の期間においては、外部から受信するリセット信号ＲＥＳＥＴの状態は“Ｌ”である（不図示）。
【００５７】
・ブロックＢＬＫ１でのデータ信号入力（正常な信号入力）
図４によれば、最初のブロックＢＬＫ１に関し、データ信号ＤＡＴＡのヘッダとフッタの間に正常な信号１Ａと２Ａが挿入される。信号１Ａは記録素子選択用データ、信号２Ａは駆動時間生成用データである。信号１Ａ及び２Ａは受信後、対応するシフトレジスタ２０３及び２０５へそれぞれ転送される。図４では、シフトレジスタ２０３に格納されたデータをＤＡＴＡ−Ｐ、シフトレジスタ２０５に格納されたデータをＤＡＴＡ−Ｈで示している。
【００５８】
フッタで確定されたエラー検知処理の結果がＯＫ（エラーなし：正常）の場合にはエラー検知結果ＲＳＴ２は“Ｌ”が出力される。データ識別回路２０１が駆動時間生成用データを受信するとそのデータ（ヒート信号）を識別した時点でデータ有無識別信号ＲＳＴ１には“Ｈ”が出力される。その結果、駆動時間生成回路１０４のラッチ回路２０６に入力される、ＮＡＮＤ回路３０４による演算結果ＲＳＴ４はラッチ信号ＬＴと同じ信号になる。
【００５９】
ブロックＢＬＫ２のラッチ信号ＬＴの立ち上がりで信号１Ａ及び２Ａがラッチされ対応するラッチ回路２０４及び２０６に格納される。図４で、これはＤＡＴＡ−Ｐ’、ＤＡＴＡ−Ｈ’で表わされ、この信号により駆動回路１０５において所望の記録素子が駆動される。
【００６０】
・ブロックＢＬＫ２でのデータ信号入力（異常な信号入力）
図４によれば、次のブロックＢＬＫ２ではデータ転送がエラーと判断される状態を示す信号が検出される場合が示されている。
【００６１】
図４に示されるように、信号２Ｂとして駆動時間生成用データが記録装置本体から送信されているため、データ有無識別信号ＲＳＴ１はブロックＢＬＫ１と同様、そのデータ（ヒート信号）を識別した時点で“Ｈ”が出力される。一方、エラー検知回路２０２によるエラー検知処理の結果がＮＧ（エラーあり、異常）となるため、エラー検知結果ＲＳＴ２はフッタデータでのエラー確定後に“Ｈ”が出力される。その結果、エラー検知結果を反映した、ＮＯＲ回路３０３の演算結果ＲＳＴ３は“Ｌ”となる。しかしながら、駆動時間生成回路１０４のラッチ回路２０６に入力される、ＮＡＮＤ回路３０４による演算結果ＲＳＴ４は“Ｈ”のままとなるので、信号２Ｂはラッチされず信号２Ａが保持される。
【００６２】
また、エラー検知結果ＲＳＴ２の“Ｈ”が外部から入力されるリセット信号ＲＥＳＥＴとＯＲ回路３０９により論理和が演算され、その演算結果ＲＳＴ５が記録素子選択回路１０３のシフトレジスタ２０３に入力される。その結果、シフトレジスタ２０３に入力されたデータはクリアされる。従って、ラッチ回路２０４ではブロックＢＬＫ１とは異なり、信号１Ｂはラッチされない。
【００６３】
なお、エラー検知結果ＲＳＴ２は次のブロックＢＬＫ３のデータのヘッダを受信開始したタイミングで“Ｌ”に戻る。ブロックＢＬＫ３のラッチ信号ＬＴの立ち上がりのタイミングで“Ｌ”に戻してしまうと、ラッチ信号ＬＴが“Ｈ”に立ち上がる前にエラー検知結果ＲＳＴ２が立ち下がる可能性がある。その場合には、ラッチ回路２０６にデータがラッチされてしまうため、確実にラッチ信号ＬＴの後にエラー検知結果ＲＳＴ２を“Ｌ”に戻す必要があるからである。また、データのフッタでエラー確定しエラー検知結果ＲＳＴ２が出力後、次のラッチ信号ＬＴまでの間にシフトレジスタ２０５のデータはリセットされる必要がある。さもないと、信号１ＢのデータＤＡＴＡ−Ｐがラッチ回路２０４にラッチされてしまうからである。
【００６４】
・ブロックＢＬＫ３でのデータ信号入力（記録動作を発生させないデータ入力）
図４によれば、ブロックＢＬＫ３では素子基板が受信するデータ信号ＤＡＴＡに記録素子選択用データと駆動時間生成用データが含まれない。
【００６５】
この場合、データ有無識別結果ＲＳＴ１は駆動時間生成用データがないため“Ｌ”となり、駆動時間生成回路１０４のラッチ回路２０６に入力される、演算結果ＲＳＴ４は“Ｈ”のままとなる。そのため、ラッチ回路２０６はブロックＢＬＫ４の最初のタイミングで入力データ信号をラッチせず、以前の信号２Ａを保持する。
【００６６】
一方、エラー検知回路２０２によるエラー検知処理の結果はＯＫ（エラーなし：正常）なので、エラー検知結果ＲＳＴ２は“Ｌ”となり、記録素子選択回路１０３に入力される、演算結果ＲＳＴ５は“Ｌ”となる。これにより、記録素子選択回路１０３のシフトレジスタ２０３はブロックＢＬＫ２でクリアされた内容をラッチ回路２０４へ送る。複数ブロックにわたって記録動作を発生させるデータが含まれない場合は、ブロックＢＬＫ３の状態が継続する。
【００６７】
・ブロックＢＬＫ４、５でのデータ信号入力（正常な信号入力）
ブロックＢＬＫ４では、記録素子選択用データと駆動時間生成用データを含む。この場合に、エラー検知回路２０２によるエラー検知処理の結果がＯＫであることを示すエラー検知結果ＲＳＴ２が出力されると、前述したブロックＢＬＫ１と同様の動作となる。従って、ブロックＢＬＫ５でのラッチ信号ＬＴの立ち上がりで正常なデータを対応する回路でラッチする。
【００６８】
従って以上説明した実施例に従えば、データ信号の転送エラーが発生した際には記録素子選択データはリセットする一方、駆動時間生成用データはラッチせず、エラー検知処理により正常を確認するデータが得られるまで保持しておくことができる。これにより、誤ったデータで記録素子を駆動することが防止され、ブロック毎に転送しない駆動時間生成用データは保持することで、データ転送が再開され次第、記録動作を再開することが可能となる。このように、記録素子の時分割駆動のブロック周期により更新が発生するデータとそうではないデータとが区別され、その区別に従ったリセットとラッチが行われる。なお、実施例１の図３では、データ識別回路２０１がデータ有無識別結果ＲＳＴ１を出力する構成としていたが、データ有無の識別が不要であればＮＡＮＤ回路３０４を省き、ラッチ回路２０６はＮＯＲ回路３０３からＲＳＴ３を受信する構成にしても構わない。
【００６９】
＜変形例＞
ここで説明した素子基板には１つのデータ識別回路を備える構成であったが、複数のデータ信号入力に対応して複数のデータ識別回路を設けても良い。
【００７０】
図５は、実施例１の変形例に従う素子基板の概略構成を示すブロック図である。ここでは、同じ構成のデータ識別回路を２個実装した例が示されている。なお、図５において、図３で既に説明した構成要素や信号には同じ参照番号や記号を用いて参照し、その説明は省略する。データ識別回路２０１Ａ、２０１Ｂはそれぞれ、記録素子選択回路１０３と駆動時間生成回路１０４に対応して設けられている。また、データ識別回路２０１Ａ、２０１Ｂは同じ構成をもち、図３で説明したデータ識別回路２０１と同じ構成の回路であり、エラー検知回路２０２Ａ、２０２Ｂも同じ構成をもち、図３で説明したエラー検知回路２０２と同じ構成の回路である。データ識別回路２０１Ａと２０１Ｂの相違点は、データ識別回路２０１Ａは信号ＲＳＴ１を出力せず、データ識別回路２０１Ｂが信号ＲＳＴ１を出力する点である。この変形例においても、データ受信回路１０２は、データのエラーの有無に係らず、機能回路に対応するデータを転送する。
【００７１】
図５の例では、データ信号ＤＡＴＡ１がデータ識別回路２０１Ａに、ＤＡＴＡ２がデータ識別回路２０１Ｂに入力される。そして、データ信号ＤＡＴＡ１に対してエラー検知回路２０２Ａでエラー検知処理が実行され、データ信号ＤＡＴＡ２に対してエラー検知回路２０２Ｂでエラー検知処理が実行される。データ識別回路２０１Ｂは、実施例１と同様にデータ有無識別結果ＲＳＴ１を出力する。
【００７２】
エラー検知回路２０２Ａがエラーを検出した場合、エラー検知結果ＲＳＴ２Ａは入力されるリセット信号ＲＥＳＥＴとＯＲ回路３０９Ａで論理和が演算され、その演算結果ＲＳＴ５により記録素子選択回路１０３のシフトレジスタ２０３をリセットする。一方、エラー検知回路２０２Ｂでエラーを検出した場合、エラー検知結果ＲＳＴ２Ｂと入力されるラッチ信号ＬＴとの否定論理和（ＮＯＲ）をＮＯＲ回路３０３により演算する。その演算結果ＲＳＴ３とデータ有無識別結果ＲＳＴ１は、ＮＡＮＤ回路３０４により否定論理積が演算される。ＮＡＮＤ回路３０４は、演算結果ＲＳＴ４をラッチ回路２０６へ出力する。そして、次に正常なデータ信号を受信するまで駆動時間生成回路１０４のラッチ回路２０６にラッチ動作を行わせない。
【００７３】
以上のような回路構成により、いずれかのエラー検知回路が転送エラーを検知した場合、シフトレジスタをリセットするか、ラッチ回路のラッチ動作を抑止することで、通常の記録動作（記録素子の駆動）を抑止することができる。また、独立したデータ信号入力端子とデータ識別回路を備えることで、データ信号ＤＡＴＡ１についてはデータ有無識別結果ＲＳＴ１の出力を必要としない。
【００７４】
なお、図５に示した回路構成はあくまで一例に過ぎず、データ識別回路とエラー検知回路と各機能回路との接続の組み合わせは任意に構成することができる。
【実施例２】
【００７５】
図６は、実施例２に従う素子基板の概略構成を示すブロック図である。なお、図６において、図３で既に説明した構成要素や信号には同じ参照番号や記号を用いて参照し、その説明は省略する。図６と図３とを比較すると分かるように、この素子基板では、エラー検知結果ＲＳＴ２がラッチ回路２０７を介してリセット信号ＲＥＳＥＴとＯＲ回路３０９によって論理和が演算され、演算結果ＲＳＴ５がシフトレジスタ２０３とラッチ回路２０４に接続される。演算結果ＲＳＴ５が入力されると、シフトレジスタ２０３とラッチ回路２０４に入力されている信号はクリアされる。
【００７６】
この構成によれば、エラー検知結果ＲＳＴ２を出力後、次のラッチ信号ＬＴの立ち上がりまでにシフトレジスタ２０３のリセットが間に合わない場合、次のブロックのラッチ信号ＬＴの立ち上がりでエラー検知結果ＲＳＴ２をラッチ回路２０７でラッチする。ラッチしたエラー検知結果ＲＳＴ２は入力されるリセット信号ＲＥＳＥＴとの論理和演算の結果である演算結果ＲＳＴ５として、改めて、シフトレジスタ２０３とラッチ回路２０４へ送信される。なお、ラッチ回路２０７はエラー検知回路２０２から出力されるリセット信号ＲＥＳＥＴ１によりリセットされる。
【００７７】
図７は図６に示した素子基板に入力される外部からの信号と、素子基板の内部で生成される種々の信号のタイミングチャートを示す図である。なお、図７において、図４で既に説明した信号やその信号に従う動作については同じ記号を用いて参照し、その説明は省略する。なお、図７の期間においても、外部から受信するリセット信号ＲＥＳＥＴの状態は“Ｌ”である（不図示）。
【００７８】
図７に示すように、シフトレジスタ２０３に入力された誤った信号１Ｂはラッチ回路２０４へのラッチ動作時に一旦ラッチ回路２０４に入力される可能性がある。しかしながら、この実施例の素子基板の回路構成によれば、ブロックＢＬＫ３におけるラッチ信号ＬＴの立ち上がりで演算結果ＲＳＴ５がラッチ回路２０４にも入力されることでリセットされる。また、エラー検知回路２０２はブロックＢＬＫ３のデータヘッダの受信開始でリセット信号ＲＥＳＥＴ１を出力し、ラッチ回路２０７をリセットする。これにより、ヘッダ以降の次のブロック駆動用のデータ信号が入力されてくる前に演算結果ＲＳＴ５が立ち下がる。
【００７９】
従って以上説明した実施例に従えば、データ信号の転送エラーが検知された場合、次のラッチ信号の立ち上がりまでにそのデータ信号を格納するシフトレジスタのリセットが間に合わなくても、エラー検知結果が出力されていればリセットが可能となる。このため、エラー検知処理時間とデータ信号のラッチ動作までのタイミング制約が緩和される。
【実施例３】
【００８０】
図８は、実施例３に従う素子基板の概略構成を示すブロック図である。なお、図８において、図３で既に説明した構成要素や信号には同じ参照番号や記号を用いて参照し、その説明は省略する。図８と図３とを比較すると分かるように、この素子基板は、記録素子選択回路１０３と駆動時間生成回路１０４にはシフトレジスタを備えず、データ識別回路２０１の内部にシフトレジスタ２０８を備える点に特徴がある。
【００８１】
この素子基板では、データ識別回路２０１が受信したデータが何の機能に対応したものであるのかを識別次第、その識別結果に従って、スイッチ２１７を切り替え、転送先となる対応するラッチ回路２０４または２０６へ対応データを転送する。
【００８２】
データ識別回路２０１が受信しシフトレジスタ２０８に格納したデータは、エラー検知結果ＲＳＴ２がエラー（Ｈ）の時にリセットされる。ただし、エラー検知結果ＲＳＴ２は転送データのフッタで確定するので、先に転送されたエラーデータはラッチ回路２０４または２０６で既に送信されている。そのため、記録素子選択回路１０３のラッチ回路２０４のデータはエラー検知時にリセット信号ＲＳＴ５が入力され、リセットされる。
【００８３】
一方、駆動時間生成回路１０４のラッチ回路２０６は、エラー検知時、データはラッチされず、正常データが転送されるまで以前のデータを保持する。
【００８４】
従って以上説明した実施例に従えば、実施例１と同様にデータ転送エラー時に誤ったデータで記録素子を駆動することが防止されるとともに、駆動ブロック毎に転送されない駆動時間生成用データは保持することができる。これにより、正常なデータが転送され次第記録素子の駆動を再開することが可能となる。
【００８５】
また、この実施例に従えば、実施例１では記録素子選択回路と駆動時間生成回路に備えていたシフトレジスタをデータ受信側の回路に配置している。このような配置により、実施例１に比べデータ受信回路から各機能回路への配線本数は増加してしまうが、各機能回路側の回路面積を低減することが可能となる。
【実施例４】
【００８６】
図９は、実施例４に従う素子基板の概略構成を示すブロック図である。なお、図９において、図３で既に説明した構成要素や信号には同じ参照番号や記号を用いて参照し、その説明は省略する。図９と図３とを比較すると分かるように、この素子基板は、実施例１で説明した素子基板の構成に加えて温度検知回路１０６、温度制御回路１０７、エラー出力選択回路１０８を備える点に特徴がある。実施例１で説明した機能回路の定義からすれば、これらの回路もそれぞれ、特定の機能を果たすので、これらの回路も機能回路ということができる。
【００８７】
図９において、温度検知回路１０６は素子基板１０１に実装された、例えばダイオードセンサなどの温度検知素子１０９の抵抗値（アナログ信号）などを検知し、温度情報ＴＥＭＰとして温度情報出力端子２１５から記録装置のコントローラ６００へと出力する。この出力は、コントローラ６００からの指示信号を素子基板１０１が受信したタイミングでなされる。また、コントローラ６００では、出力された温度情報をＡ／Ｄ変換器６０６でデジタル信号に変換し、ＭＰＵ６０１がその情報を解析し、その解析結果に基づいた温度制御の指示信号をデータ信号ＤＡＴＡにより素子基板１０１に送信する。
【００８８】
データ受信回路１０２は受信したデータ信号から温度制御の指示信号を取り出し、その指示信号に含まれるデータに基づいて、温度制御回路１０７を駆動して素子基板１０１の温度を制御する。この指示信号に含まれるデータの例として、開始指示データ、停止指示データがある。温度制御回路１０７は、素子基板１０１に実装されたヒータを指示信号に従った時間だけ駆動し、素子基板１０１を加温する。駆動回路１１０は、素子基板１０１に実装されたヒータとそのヒータを駆動するトランジスタを有する。なお、別の形態として、素子基板１１０に実装された複数のヒータと、これらのヒータを駆動する複数のトランジスタを有する場合には、開始指示データと停止指示データは、複数のヒータそれぞれに対応して備えられる。
【００８９】
エラー出力選択回路１０８は、素子基板１０１に実装された素子基板の状態を監視する種々の検出素子（センサ）１１１から出力された検出信号を、記録装置のコントローラ６００から入力される選択指示に含まれる検出素子選択データに従って選択する。そして、選択された検出信号をエラー情報ＥＲＲＯＲとして、エラー情報出力端子２１６から記録装置のコントローラ６００へと出力する。
【００９０】
図９に示されているように、温度検知回路１０６、温度制御回路１０７、エラー出力選択回路１０８には、シフトレジスタ２０９、２１１、２１３と、ラッチ回路２１０、２１２、２１４がそれぞれ設けられる。そして、温度検知回路１０６と温度制御回路１０７のシフトレジスタ２０９、２１１には記録素子選択回路１０３と同様、エラー検知結果ＲＳＴ２を反映させたリセット信号ＲＳＴ５が入力される。これにより、転送エラーの際はシフトレジスタ２０９、２１１はリセットされる。
【００９１】
温度検知回路１０６は複数の温度検知素子１０９からの温度情報を検知するため、転送エラーが発生すると、どの温度検知素子からの温度情報を転送しているか判断することができない。しかしながら、この実施例における温度検知回路１０６はシフトレジスタ２０９を備えるので、エラー検知結果ＲＳＴ２を反映させたリセット信号ＲＳＴ５により、その内容をリセットする際に、温度情報ＴＥＭＰを特定の信号レベルに固定されるようにする。これにより、記録装置のコントローラ６００は、その特定レベルの温度情報ＴＥＭＰを受信した場合に、明らかに異常な出力と判断し、記録装置のコントローラ６００は、その温度情報を使用しないようにする。
【００９２】
また、記録ヘッド３が複数の素子基板を実装している場合、記録ヘッドの端子数を削減するため、複数の素子基板それぞれから温度情報ＴＥＭＰを１本の信号線に束ねて出力している場合はある。このような構成では、リセットされたシフトレジスタを備える素子基板からの温度情報ＴＥＭＰの出力がＯＰＥＮになるように構成しておくことで、複数の素子基板それぞれの出力による論理の衝突を避けることができる。
【００９３】
また、温度制御回路１０７のシフトレジスタ２１１は、エラー検知結果ＲＳＴ２を反映させたリセット信号ＲＳＴ５により、その内容が停止指示データの値にリセットされる。ラッチ信号が入力されれば、ラッチ回路２１２に停止指示データがラッチされる。このため、記録装置が温度制御を停止する温度制御の指示信号を送信した場合に、その送信がたとえ転送エラーとなったとしても、シフトレジスタ２１１の内容がリセットされ、強制的に温度制御を停止することができる。これにより予期しない温度制御を行わないようにすることが可能となる。
【００９４】
一方、エラー出力選択回路１０８のシフトレジスタ２１３とラッチ回路２１４に対しては、駆動時間生成回路１０４と同様の入力構成とする。また、エラー出力選択回路１０８では、素子基板１０１に備えられた種々の検出素子に対応して複数種類のエラー信号がある場合、素子基板１０１からの出力端子数の削減のため、選択したエラー信号のみを出力する構成になっている。シフトレジスタ２１３とラッチ回路２１４には、記録装置のコントローラ６００から受信した、いずれの検出素子を選択するのかを選択指示信号（検出素子選択データ）が保持される。
【００９５】
このため、温度検知回路１０６や温度制御回路１０７のように、エラー検知結果ＲＳＴ２を反映させたリセット信号ＲＳＴ５により、シフトレジスタ２１３をリセットしてしまうと、選択しておいたエラー情報を出力できなくなってしまう。そのため、駆動時間生成回路１０４と同様、データ有無識別結果ＲＳＴ１とエラー検知結果ＲＳＴ２を反映させたラッチ信号ＲＳＴ３とのＮＡＮＤ演算の結果信号をラッチ回路２１４のリセットに用いている。これにより、転送エラーが発生した場合にも、前にラッチしたデータを使用することができ、選択しておいたエラー情報が引き続き出力される。
【００９６】
従って以上説明した実施例に従えば、たとえ記録装置から素子基板への転送エラーが発生した場合でも、機能回路の役割に従って、個別に信号出力や制御の実行を行うことができる。例えば、一部の機能回路のシフトレジスタは、エラー検知結果を反映したリセット信号によりリセットされたり、残りの機能回路のラッチ回路はエラー検知結果を反映したラッチ信号によりラッチを行ったりすることが可能になる。
【符号の説明】
【００９７】
１０１  素子基板、１０２  データ受信回路、１０３  記録素子選択回路、
１０４  駆動時間生成回路、１０５  駆動回路、１０６  温度検知回路、
１０７  温度制御回路、１０８  エラー出力選択回路、
２０１  データ識別回路、２０２  エラー検知回路、２０３  シフトレジスタ、
２０４  ラッチ回路、２０５  シフトレジスタ、２０６  ラッチ回路、
２０７  ラッチ回路、２０８、２０９、２１１、２１３  シフトレジスタ、
２１０、２１２、２１４  ラッチ回路、２１５  温度情報出力端子、
２１６  エラー情報出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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