(57)【要約】【課題】消費電力の増加やコストの増大を抑えつつ、確実な参照電位の生成が可能な制御回路を提供する。【解決手段】メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御回路が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御回路。
【請求項２】
前記第２の参照素子を前記センスアンプから切り離した状態で、少なくとも一つの前記第２の参照素子に対して書き込み処理を実行するよう制御する、請求項１に記載の制御回路。
【請求項３】
前記第２の参照素子に対して書き込み処理が実行されている際に読み出しのコマンドが発生したことを検知すると、前記読み出し処理が完了してから、前記書き込み処理が完了した前記第２の参照素子を前記センスアンプと接続するよう制御する、請求項２に記載の制御回路。
【請求項４】
メモリセルと、
前記メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際の所定の抵抗状態に設定された第１の参照素子と
前記メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際の所定の抵抗状態に設定された第２の参照素子と、
前記メモリセルからの前記センスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記第１の参照素子は前記センスアンプと接続し、前記第２の参照素子を前記センスアンプから切り離すよう制御する制御回路と、
を備える、半導体記憶装置。
【請求項５】
前記制御回路は、前記第２の参照素子を前記センスアンプから切り離した状態で、少なくとも一つの前記第２の参照素子に対して書き込み処理を実行するよう制御する、請求項４に記載の半導体記憶装置。
【請求項６】
前記制御回路は、前記第２の参照素子に対して書き込み処理が実行されている際に読み出しのコマンドが発生したことを検知すると、前記書き込み処理が完了してから、前記書き込み処理が完了した前記第２の参照素子を前記センスアンプと接続するよう制御する、請求項５に記載の半導体記憶装置。
【請求項７】
前記メモリセルは抵抗変化型のメモリ素子を含む、請求項４に記載の半導体記憶装置。
【請求項８】
前記メモリセルは磁気抵抗変化型のメモリ素子を含む、請求項５に記載の半導体記憶装置。
【請求項９】
請求項４に記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
【請求項１０】
メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、制御回路、半導体記憶装置、情報処理装置及び制御方法に関する。
【背景技術】
【０００２】
ＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；スピン注入磁気メモリ）におけるセンスアンプの参照電位の生成方法として、複数のメモリセルを並行および直列に接続したリファレンスセルを設け、参照電位生成時の参照抵抗としてリファレンスセルを使用する方法が知られている。また、リファレンスセルの合成抵抗値を、高抵抗（ＲＨ）と低抵抗（ＲＬ）の中間の所望の値とするために、ＲＨ及びＲＬのセルを複数個ずつ搭載し、各々のセルの割合を可変にする技術もある（特許文献１、２等）。
【０００３】
磁気トンネル接合（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ；ＭＴＪ）素子を使用したメモリデバイスでは、ＭＴＪ素子に蓄えた情報が意図せず反転する可能性がある。そのため、確実な読出しには定期的にリフレッシュ動作（再書き込み動作）が必要である。例えば特許文献３では、メモリセルへの書き込み動作と並行して、リファレンスセルに対するリフレッシュ動作を行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１８７６３１号公報
【特許文献２】特開２０１３−４１５１号公報
【特許文献３】特表２０１３−５２４３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、メモリセルへの書き込み動作と並行して、リファレンスセルに対するリフレッシュ動作を行うと、消費電力が増大するだけでなく、ピーク電流の増加に伴うチップコストの増加にも繋がる。
【０００６】
そこで本開示では、消費電力の増加やコストの増大を抑えつつ、確実な参照電位の生成が可能な、新規かつ改良された制御回路、半導体記憶装置、情報処理装置及び制御方法を提案する。
【課題を解決するための手段】
【０００７】
本開示によれば、メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御回路が提供される。
【０００８】
また本開示によれば、メモリセルと、前記メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際の所定の抵抗状態に設定された第１の参照素子と、前記メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際の所定の抵抗状態に設定された第２の参照素子と、前記メモリセルからの前記センスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記第１の参照素子は前記センスアンプと接続し、前記第２の参照素子を前記センスアンプから切り離すよう制御する制御回路と、を備える、半導体記憶装置が提供される。
【０００９】
また本開示によれば、上記半導体記憶装置を少なくとも１つ備える、情報処理装置が提供される。
【００１０】
また本開示によれば、プロセッサが、メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御方法が提供される。
【発明の効果】
【００１１】
以上説明したように本開示によれば、消費電力の増加やコストの増大を抑えつつ、確実な参照電位の生成が可能な、新規かつ改良された制御回路、半導体記憶装置、情報処理装置及び制御方法を提供することが出来る。
【００１２】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１３】
【図１】本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。
【図２】メモリセルアレイ１０及びリファレンスセルアレイ２０並びにそれらの周辺の回路構成例を示す説明図である。
【図３】メモリセルアレイ１０及びメモリセルアレイ１０の周辺の回路構成例を示す説明図である。
【図４】リファレンスセルアレイ２０及びリファレンスセルアレイ２０の周辺の回路構成例を示す説明図である。
【図５】ＡＮＤゲートを示す説明図である。
【図６】同実施形態に係る半導体記憶装置１の機能構成例を示す説明図である。
【図７】同実施の形態に係る半導体記憶装置１の動作を説明する説明図である。
【図８】同実施の形態に係る半導体記憶装置１の動作を説明する説明図である。
【図９】同実施の形態に係る半導体記憶装置１の動作を説明する説明図である。
【図１０】同実施形態に係る半導体記憶装置１の動作をタイミングチャートで示す説明図である。
【図１１】同実施形態に係る半導体記憶装置１の動作例を示す流れ図である。
【図１２】同実施形態に係る半導体記憶装置１の別の動作例を示す流れ図である。
【図１３】同実施形態に係る半導体記憶装置１の別の動作例を示す流れ図である。
【図１４】同実施の形態に係る半導体記憶装置１の構成例を示す説明図である。
【図１５】同実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。
【発明を実施するための形態】
【００１４】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１５】
なお、説明は以下の順序で行うものとする。
１．本開示の実施の形態
１．１．概要
１．２．構成例
２．応用例
３．まとめ
【００１６】
＜１．本開示の実施の形態＞
［１．１．概要］
本開示の実施の形態について詳細に説明する前に、本開示の実施の形態の概要について説明する。
【００１７】
上述したように、ＳＴＴ−ＭＲＡＭ（スピン注入磁気メモリ）におけるセンスアンプの参照電位の生成方法として、複数のメモリセルを並行および直列に接続したリファレンスセルを設け、参照電位生成時の参照抵抗としてリファレンスセルを使用する方法が知られている。また、リファレンスセルの合成抵抗値を、高抵抗（ＲＨ）と低抵抗（ＲＬ）の中間の所望の値とするために、ＲＨ及びＲＬのセルを複数個ずつ搭載し、各々のセルの割合を可変にする技術もある。
【００１８】
磁気トンネル接合（ＭＴＪ）素子を使用したメモリデバイスでは、次に挙げるメカニズムによってＭＴＪ素子に蓄えた情報が意図せず反転する可能性がある。そのため、確実な読出しには定期的にリフレッシュ動作（再書き込み動作）が必要である。特に、リファレンスセルは、リードの度にアクセスされ、蓄えられたデータのＨ／Ｌ判定の基準として使用されるために、意図しない論理反転は許されない。
【００１９】
意図しない論理反転を引き起こすメカニズムのうち致命的なのが読み出しディスターブ（Ｒｅａｄ  ｄｉｓｔｕｒｂ）である。これはリード時に印可される微小電流が書き込み閾値以下であっても、ある確率で生じる論理反転であり、リードの度に毎回アクセスされるリファレンスセルでは特に無視することができない現象である。この論理反転によるリードエラーを防ぐために、一般的にはメモリセルへの書き込みの裏側で（書き込みと並行して）リファレンスセルにも所望データの上書き書き込み（リフレッシュ書き込み）を行う必要がある。
【００２０】
メモリセルへの書き込みと並行してリファレンスセルをリフレッシュすることの理由としては、大きく次の２点が挙げられる。１点目は、ＳＴＴ−ＭＲＡＭは不揮発メモリを目指しているため、ユーザにリフレッシュ動作を意識させたくないことである。２点目は、リファレンスセルのリフレッシュであっても通常のセルと同じだけの書き込みパルス長が必要であり、書き込み以外のタイミングではリファレンスセルのリフレッシュ中にリードコマンドが発行された場合、リファレンスセルのリフレッシュが不完全になってしまう可能性があるためである。
【００２１】
ところで前述の論理反転の発生を抑制するような提案もなされている。例えば、先に挙げた特許文献２では、リファレンスセルの構成を読み出しディスターブが起きにくい配置にすることを提案している。しかしながら、提案されているのはある特定のリファレンスセルの構成に限られ、任意のリファレンスセルの組合せに適用することはできない。より効率的で高品質な読出し回路の実現には、特許文献２で提案されたものとは異なる構成のリファレンスセルも想定されうるため、任意の構成を前提として回路や制御方法を考える必要がある。
【００２２】
一方、メモリセルへの書き込みと並行してリファレンスセルをリフレッシュする場合のデメリットの１つとして、消費電流の増加が挙げられる。電流書込み型ＳＴＴ−ＭＲＡＭは本質的に書き込み時の電力が大きく、書き込むセル数が増すことはピーク電流が増大することに繋がる。ピーク電流が増大することは、書き込み回路や配線面積等のチップリソースの増大にも直結するため、チップコストの増加にもつながる。また、消費電力が大きくなると、モバイル製品では電池の消費が多くなり、稼働時間の減少に繋がるため、製品価値を大きく毀損しうる。また、発熱が大きくなることは製品のパフォーマンス低下や製品寿命の悪化に繋がり、またそれらを防ぐための対策や部材が必要となるなどのさらなるコスト増の要因となる。
【００２３】
以上を鑑みると、ＳＴＴ−ＭＲＡＭの実用化とその価値の向上を考えた際には、消費電力の抑制が非常に重要と考えられ、動作電力の削減が強く求められている。一方で、メモリとしての機能を保つため、前述の論理反転を確実に防ぐことも必要である。従って、前述の点を同時にクリアにする必要がある。
【００２４】
そこで本件開示者は、上述した点に鑑み、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させるための技術について、鋭意検討を行った。その結果、本件開示者は、以下で説明するように、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させるための技術を考案するに至った。
【００２５】
［１．２．構成例］
続いて、本開示の実施の形態について詳細に説明する。図１は、本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。以下、図１を用いて、本開示の実施の形態に係る半導体記憶装置の機能構成例について説明する。
【００２６】
図１に示したように、本開示の実施の形態に係る半導体記憶装置１は、メモリセルアレイ１０と、リファレンスセルアレイ２０と、ＶＤＤ側のカラム制御スイッチ３１、３２と、ＶＳＳ側のカラム制御スイッチ３３、３４と、カラムデコーダ４１と、ワード線デコーダ４２と、ワード線ドライバ４３と、センスアンプ５０と、制御回路１００と、コマンドカウンタ１１０と、温度センサ１２０と、タイマ１３０と、クロックカウンタ１４０と、を含んで構成される。
【００２７】
メモリセルアレイ１０は、マトリクス状に配置された、記憶素子を有するメモリセルを有している。本実施形態では、記憶素子として、両端間に印加される電位差の極性に応じて可逆的に抵抗状態が変化することを利用して、情報の記憶を行う素子を用いる。そのような素子としては、上述のようにＭＴＪ素子を用いることが出来る。記憶素子は、２つの識別可能な抵抗状態（低抵抗状態および高抵抗状態）を有するものである。また、メモリセルアレイ１０は、行方向（横方向）に延伸する複数のワード線と、列方向（縦方向）に延伸する複数のビット線および複数のソース線とを有している。各ワード線の一端はワード線ドライバ４３に接続され、各ビット線はＶＤＤ側のカラム制御スイッチ３１と、ＶＳＳ側のカラム制御スイッチ３３と、に接続されている。
【００２８】
リファレンスセルアレイ２０は、マトリクス状に配置された複数のリファレンスセルを有している。また、リファレンスセルアレイ２０は、メモリセルアレイ１０と同様に、行方向（横方向）に延伸する複数のワード線と、列方向（縦方向）に延伸する複数のビット線および複数のソース線とを有している。各ワード線の一端はワード線ドライバ４３に接続され、各ビット線はＶＤＤ側のカラム制御スイッチ３２と、ＶＳＳ側のカラム制御スイッチ３４と、に接続されている。
【００２９】
本実施形態では、リファレンスセルアレイ２０に設けられるリファレンスセルは、高抵抗のリファレンスセルと、低抵抗のリファレンスセルと、を有する。高抵抗のリファレンスセルと、低抵抗のリファレンスセルと、を有することで、リファレンスセルの合成抵抗値を、高抵抗と低抵抗の中間の所望の値としている。
【００３０】
カラム制御スイッチ３１〜３４は、制御信号に基づいて、メモリセルアレイ１０の複数のビット線やソース線のうちの、駆動対象となるメモリセルに係るビット線やソース線を、図示しないビット線駆動部やソース線駆動部と接続するものである。カラム制御スイッチ３１〜３４に供給される制御信号には、リードイネーブル信号ＲＤｅｎ、ライトイネーブル信号ＷＲｅｎがある。またカラム制御スイッチ３１〜３４には、データ信号Ｄａｔａと、カラムデコーダ４１からの信号（カラムアドレス信号をデコードしたもの）が送られる。
【００３１】
カラムデコーダ４１は、アドレス信号をデコードし、デコードした信号をカラム制御スイッチ３１〜３４に送る。ワード線デコーダ４２は、アドレス信号をデコードし、デコードした信号をワード線ドライバ４３に送る。ワード線ドライバ４３は、制御信号に基づいて、メモリセルアレイ１０における、駆動対象となるメモリセルを選択するものである。具体的には、ワード線ドライバ４３は、メモリセルアレイ１０のワード線に信号を印加することにより、データの書込動作または読出動作の対象となるメモリセルの属する行を選択する。ワード線ドライバ４３には、ワード線デコーダ４２からの信号に加え、ワード線をアクティベートとするための信号ＡＣＴｅｎが送られる。
【００３２】
センスアンプ５０は、メモリセルアレイ１０のメモリセルからデータを読み出す際に、ビット線を通じて出力される電位と、リファレンスセルアレイ２０のリファレンスセルが生成する参照電位とを比較して、参照電位より高い（Ｈ）か、低い（Ｌ）かを示すデータを出力する。
【００３３】
ここで、メモリセルアレイ１０及びリファレンスセルアレイ２０並びにそれらの周辺の回路構成例を示す。図２は、メモリセルアレイ１０及びリファレンスセルアレイ２０並びにそれらの周辺の回路構成例を示す説明図である。
【００３４】
カラム制御スイッチ３１は、ＭＯＳトランジスタＴｒ１、Ｔｒ２を含んで構成される。カラム制御スイッチ３２は、ＭＯＳトランジスタＴｒ１１、Ｔｒ１２を含んで構成される。カラム制御スイッチ３３は、ＭＯＳトランジスタＴｒ３、Ｔｒ４を含んで構成される。カラム制御スイッチ３２は、ＭＯＳトランジスタＴｒ１３、Ｔｒ１４を含んで構成される。またカラム制御スイッチ３１とセンスアンプ５０との間にはＭＯＳトランジスタＴｒ２１が設けられ、カラム制御スイッチ３２とセンスアンプ５０との間にはＭＯＳトランジスタＴｒ２２が設けられる。ＭＯＳトランジスタＴｒ２１、Ｔｒ２２は、リードイネーブル信号ＲＤｅｎによってオン、オフが切り替わる。
【００３５】
メモリセルアレイ１０は、選択トランジスタＴｒ５と、記憶素子Ｒ１と、を有するメモリセルが、マトリクス上に配置された構成を有する。なお図２では説明を簡易なものとするために、メモリセルアレイ１０にはメモリセルが１つのみ設けられたものが図示されている。
【００３６】
リファレンスセルアレイ２０は、選択トランジスタＴｒ１５と、記憶素子Ｒ１１と、を有するリファレンスセルが、マトリクス上に配置された構成を有する。そして、リファレンスセルアレイ２０のそれぞれのリファレンスセルとセンスアンプ５０との接続と遮断とを切り替えるスイッチＳＷ１〜ＳＷ４が、それぞれのリファレンスセルに対応して設けられる。スイッチＳＷ１〜ＳＷ４のオン・オフの切り替わりは、例えば制御回路１００から出力される信号により行われうる。
【００３７】
図３は、メモリセルアレイ１０及びメモリセルアレイ１０の周辺の回路構成例を示す説明図である。図３に示したメモリセルアレイ１０の周辺の回路は、メモリセルに対して書き込み動作を実行するための回路である。図３には、レジスタ６１、６３と、ＮＯＴゲート６２、６４と、ＮＡＮＤゲート６５〜６８と、トランジスタＴｒ１〜Ｔｒ５と、記憶素子Ｒ１と、が示されている。メモリセルアレイ１０は、ＮＯＴゲート６２、６４により、トランジスタＴｒ１、Ｔｒ２のいずれか一方がオンになり、トランジスタＴｒ３、Ｔｒ４のいずれか一方がオンになることで、記憶素子Ｒ１へのデータの書き込みを行うこと、すなわち、記憶素子Ｒ１の抵抗状態を変化させることが出来る。
【００３８】
図４は、リファレンスセルアレイ２０及びリファレンスセルアレイ２０の周辺の回路構成例を示す説明図である。図４に示したリファレンスセルアレイ２０の周辺の回路は、リファレンスセルに対して書き込み動作を実行するための回路である。図４には、レジスタ７１、７３と、ＮＯＴゲート７２、７４と、ＮＡＮＤゲート７５〜７８と、トランジスタＴｒ１１〜Ｔｒ１５と、記憶素子Ｒ１１と、が示されている。また図５は、ＡＮＤゲートを示す説明図であり、リフレッシュイネーブル信号ＲＲＥＦ  ｅｎａｂｌｅとライトイネーブル信号ＷＲｅｎとから、リファレンスセルへのライトイネーブル信号ＷＲｅｎｒｆを生成するＡＮＤゲート７９を示す説明図である。すなわち、リフレッシュイネーブル信号ＲＲＥＦ  ｅｎａｂｌｅとライトイネーブル信号ＷＲｅｎのいずれかが１であればライトイネーブル信号ＷＲｅｎｒｆは１となる。リファレンスセルアレイ２０は、ＮＯＴゲート７２、７４により、トランジスタＴｒ１１、Ｔｒ１２のいずれか一方がオンになり、トランジスタＴｒ１３、Ｔｒ１４のいずれか一方がオンになることで、記憶素子Ｒ１１へのデータの書き込みを行うこと、すなわち、記憶素子Ｒ１１の抵抗状態を変化させることが出来る。
【００３９】
制御回路１００は、リファレンスセルアレイ２０に対するリフレッシュ動作を制御する回路である。本実施形態では、以下で説明するように、高抵抗のリファレンスセルと、低抵抗のリファレンスセルとで、リフレッシュ動作を変化させている。より具体的には、制御回路１００は、読み出しディスターブが起こりやすいリファレンスセルに対しては、読み出しディスターブが起こりにくいリファレンスセルに比べて頻度を上げてリフレッシュ動作を行うよう動作する。すなわち、制御回路１００は、リフレッシュ動作を行うためのリフレッシュイネーブル信号をリファレンスセル毎に独立して出力する。また、高抵抗状態と低抵抗状態のどちらに読出しディスターブが起こりやすいかは、回路構成に依存する。
【００４０】
コマンドカウンタ１１０は、書き込みコマンドと読み出しコマンドが発行された回数をカウントして、カウントした値を制御回路１００に出力する。制御回路１００は、コマンドカウンタ１１０がカウントした値に基づいてリファレンスセルアレイ２０に対するリフレッシュ動作を実行し、スイッチＳＷ１〜ＳＷ４の切り替えを行う。
【００４１】
温度センサ１２０は、メモリセルアレイ１０やリファレンスセルアレイ２０の周囲の温度をセンシングし、センシングした結果を制御回路１００に出力する。制御回路１００は、温度センサ１２０のセンシング結果に基づいてリファレンスセルアレイ２０に対するリフレッシュ動作を実行する。例えば制御回路１００は、温度センサ１２０がセンシングした温度が所定の閾値以上である場合と、閾値未満である場合とで、リファレンスセルアレイ２０に対するリフレッシュ動作のパターンを変化させても良い。
【００４２】
タイマ１３０は、計時を行う。制御回路１００は、コマンド発行数に応じてリフレッシュ動作やスイッチＳＷ１〜ＳＷ４の切り替えを行う代わりに、所望の時間間隔でタイマ１３０から発行される実行信号に応じて行っても良い。また、この時間間隔はレジスタによって適宜設定できても良い。
【００４３】
クロックカウンタ１４０は、クロックの数のカウントを行う。制御回路１００は、上述のタイマによる計時に替えて、クロックカウンタ１４０によってカウントされた値を、リフレッシュ動作やスイッチＳＷ１〜ＳＷ４の切り替えの際に用いても良い。
【００４４】
図６は、本実施形態に係る半導体記憶装置１の機能構成例を示す説明図であり、高抵抗のリファレンスセルと、低抵抗のリファレンスセルとで、リフレッシュ動作を変化させるための、半導体記憶装置１の機能構成例を示したものである。
【００４５】
図６には、センスアンプ５０の片側には通常のメモリセルが、他方にはリファレンスセルとして高抵抗のリファレンスセル（ＲＨ）と低抵抗のリファレンスセル（ＲＬ）とが１つずつ並列に接続された構成が示されている。もちろん高抵抗のリファレンスセルと低抵抗のリファレンスセルとの組の数は２つに限定されるものではなく、複数存在する場合の例は後述する。
【００４６】
そして本実施形態では、制御回路１００から出力される所定の信号により、スイッチＳＷ１〜ＳＷ４のオンとオフとが切り替わる。すなわち、制御回路１００から出力される所定の信号によりリファレンスセルアレイ２０のそれぞれのリファレンスセルとセンスアンプ５０との接続と遮断とが切り替えられる。そして制御回路１００は、リファレンスセルとセンスアンプ５０とが遮断されている状態でリファレンスセルのリフレッシュを実行するための信号を出力する。この際、制御回路１００は、コマンドカウンタ１１０が出力するリードコマンドやライトコマンドの回数の情報を用いて、スイッチＳＷ１〜ＳＷ４のオンとオフとを切り替えるための所定の信号を出力する。
【００４７】
図７は、本開示の実施の形態に係る半導体記憶装置１の動作を説明する説明図である。例えば、１回目のリードコマンドが発行された場合には、半導体記憶装置１は、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ０とを用いて参照電位を生成し、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ１とにはリフレッシュ動作を行う。すなわち制御回路１００は、１回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ０とをセンスアンプ５０に接続するようにスイッチＳＷ１、ＳＷ２へ信号を出力している。そして制御回路１００は、１回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ１とをセンスアンプ５０から切り離すようにスイッチＳＷ３、ＳＷ４へ信号を出力している。
【００４８】
２回目のリードコマンドが発行された場合には、半導体記憶装置１は、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ１とを用いて参照電位を生成し、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ０とにはリフレッシュ動作を行う。すなわち制御回路１００は、２回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ１とをセンスアンプ５０に接続するようにスイッチＳＷ３、ＳＷ４へ信号を出力している。そして制御回路１００は、２回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ０とをセンスアンプ５０から切り離すようにスイッチＳＷ１、ＳＷ２へ信号を出力している。
【００４９】
制御回路１００は、リファレンスセルＲＨ０、ＲＬ０へのリフレッシュ動作と、リファレンスセルＲＨ１、ＲＬ１へのリフレッシュ動作とが交互に行われるように、スイッチＳＷ１〜ＳＷ４のオン・オフを切り替える。これにより制御回路１００は、参照電位の生成に使われていないリファレンスセルに対してのみリフレッシュ動作を実行することができる。従って制御回路１００は、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させることが可能となる。
【００５０】
別の例を示す。図８は、本開示の実施の形態に係る半導体記憶装置１の動作を説明する説明図である。例えば、１回目のリードコマンドが発行された場合には、半導体記憶装置１は、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ０とを用いて参照電位を生成し、低抵抗のリファレンスセルＲＬ１にはリフレッシュ動作を行う。すなわち制御回路１００は、１回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ０とをセンスアンプ５０に接続するようにスイッチＳＷ１、ＳＷ２へ信号を出力している。そして制御回路１００は、１回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ１をセンスアンプ５０から切り離すようにスイッチＳＷ４へ信号を出力している。
【００５１】
２回目のリードコマンドが発行された場合には、半導体記憶装置１は、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ１とを用いて参照電位を生成し、高抵抗のリファレンスセルＲＨ１にリフレッシュ動作を行う。すなわち制御回路１００は、２回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ０とをセンスアンプ５０に接続するようにスイッチＳＷ１、ＳＷ４へ信号を出力している。そして制御回路１００は、２回目のリードコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と低抵抗のリファレンスセルＲＬ０をセンスアンプ５０から切り離すようにスイッチＳＷ３へ信号を出力している。
【００５２】
制御回路１００は、以降は、リードコマンドの発行の度にリファレンスセルＲＬ０、リファレンスセルＲＨ０、リファレンスセルＲＬ１、リファレンスセルＲＨ１の順にリフレッシュ動作が行われるように、スイッチＳＷ１〜ＳＷ４のオン・オフを切り替える。これにより制御回路１００は、参照電位の生成に使われていないリファレンスセルに対してのみリフレッシュ動作を実行することができる。従って制御回路１００は、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させることが可能となる。
【００５３】
また、図８に示した例では、図７に示した例と比較すると、リフレッシュ動作を行うリファレンスセルの数が１つに減っている。すなわち、読み出し動作の裏で行うリフレッシュ動作の対象のリファレンスセルの数が図７に示した例と比べて少なくなっている。これにより、制御回路１００は、読み出し動作の裏で行うリフレッシュ動作の際の消費電流を、図７の例と比較して低く抑えることができる。
【００５４】
別の例を示す。図９は、本開示の実施の形態に係る半導体記憶装置１の動作を説明する説明図である。図８の例と異なるのは、リードコマンドだけでなく、ライトコマンドの発行にも応じて、リフレッシュ動作を実行するリファレンスセルを切り替えている点である。
【００５５】
例えば、１回目のコマンド（図９の例ではライトコマンド）が発行された場合には、半導体記憶装置１は、低抵抗のリファレンスセルＲＬ１にリフレッシュ動作を行う。
【００５６】
２回目のコマンド（図９の例ではリードコマンド）が発行された場合には、半導体記憶装置１は、高抵抗のリファレンスセルＲＨ０と、低抵抗のリファレンスセルＲＬ１とを用いて参照電位を生成し、高抵抗のリファレンスセルＲＨ１にリフレッシュ動作を行う。すなわち制御回路１００は、２回目のコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と、低抵抗のリファレンスセルＲＬ０とをセンスアンプ５０に接続するようにスイッチＳＷ１、ＳＷ４へ信号を出力している。そして制御回路１００は、２回目のコマンドが発行された場合には、高抵抗のリファレンスセルＲＨ１と低抵抗のリファレンスセルＲＬ０をセンスアンプ５０から切り離すようにスイッチＳＷ３へ信号を出力している。
【００５７】
制御回路１００は、以降は、リードコマンドまたはライトコマンドの発行の度にリファレンスセルＲＬ０、リファレンスセルＲＨ０、リファレンスセルＲＬ１、リファレンスセルＲＨ１の順にリフレッシュ動作が行われるように、スイッチＳＷ１〜ＳＷ４のオン・オフを切り替える。これにより制御回路１００は、参照電位の生成に使われていないリファレンスセルに対してのみリフレッシュ動作を実行することができる。従って制御回路１００は、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させることが可能となる。
【００５８】
また、図９に示した例では、図８に示した例と比較すると、リードコマンドだけでなくライトコマンドの発行にも基づいて、リフレッシュ動作を実行するリファレンスセルを切り替えている。すなわち、リフレッシュ動作の頻度が図８に示した例よりも増加している。
【００５９】
このように、本実施形態に係る半導体記憶装置１は、コマンドの発行に応じてリフレッシュ動作を実行するリファレンスセルを切り替えることができる。また、タイマ１３０やクロックカウンタ１４０からの出力を用いると、本実施形態に係る半導体記憶装置１は、コマンドの発行に関連せずに、リフレッシュ動作を実行するリファレンスセルを切り替えることができる。
【００６０】
しかし、リードコマンドが発行されてリード動作が行われている最中にスイッチＳＷ１〜ＳＷ４の切り替えが行われてしまうと、センスアンプ５０でのデータのセンシングに影響が出てしまう。また、リードコマンドが発行されてリード動作が行われたことを受けてリファレンスセルのリフレッシュ動作が中断されると、リファレンスセルのリフレッシュが不完全になってしまう。
【００６１】
そこで、制御回路１００は、リファレンスセルのリフレッシュ中にリードコマンドが発行されたら、そのリードコマンドによるリード動作が完了してからスイッチＳＷ１〜ＳＷ４のオン・オフを切り替える。
【００６２】
図１０は、本実施形態に係る半導体記憶装置１の動作をタイミングチャートで示す説明図である。例えば制御回路１００は、リフレッシュイネーブル信号がハイレベルになってから５クロック経過するとローレベルに変化させ、そのローレベルへの変化に応じてスイッチＳＷ１〜ＳＷ４のオン・オフを切り替える場合を考える。図１０のタイミングチャートにおける時刻ｔ１の時点でリフレッシュイネーブル信号がハイレベルになり、５クロック経過後にリフレッシュイネーブル信号がローレベルになると、制御回路１００は、センスアンプ５０への接続をリファレンスセルＲＨ０、ＲＬ０からリファレンスセルＲＨ１、ＲＬ１に切り替える。
【００６３】
その後、図１０のタイミングチャートにおける時刻ｔ２の時点でリフレッシュイネーブル信号が再びハイレベルになるが、その後５クロック経過する前にリードコマンドが発生し、信号ＲＤｅｎがハイレベルになったとする。この場合、制御回路１００は、リフレッシュイネーブル信号がハイレベルになってから５クロック経過しても、リフレッシュイネーブル信号をローレベルに変化させない。そして制御回路１００は、信号ＲＤｅｎがハイレベルになってから５クロック経過した時点で、リフレッシュイネーブル信号をローレベルに変化させて、センスアンプ５０への接続をリファレンスセルＲＨ１、ＲＬ１からリファレンスセルＲＨ０、ＲＬ０に切り替える。
【００６４】
制御回路１００は、他にも、例えば、温度センサ１２０の出力値に応じて、リフレッシュイネーブル信号がハイレベルになってからローレベルになるまでの時間を変化させても良い。
【００６５】
このように、本実施形態に係る半導体記憶装置１は、任意のタイミングでリファレンスセルに対するリフレッシュ動作を実行することが出来るだけでなく、リファレンスセルへのアクセスの自由度を保ったまま、メモリセルからの読み出し動作の信頼性を向上させることができる。
【００６６】
続いて、本実施形態に係る半導体記憶装置１の動作例を説明する。図１１は、本実施形態に係る半導体記憶装置１の動作例を示す流れ図である。
【００６７】
半導体記憶装置１は、所定の条件が満たされると、スイッチＳＷ１〜ＳＷ４によってセンスアンプ５０から切り離されているリファレンスセルの少なくとも一部に対してのみリフレッシュイネーブル信号を制御回路１００から発行する（ステップＳ１０１）。所定の条件とは、例えば、ライトコマンドが発行されたこと等である。
【００６８】
センスアンプ５０から切り離されているリファレンスセルの少なくとも一部に対してのみリフレッシュイネーブル信号を制御回路１００から発行すると、続いて半導体記憶装置１は、リフレッシュイネーブル信号を受けたリファレンスセルに対するリフレッシュを実行する。そして半導体記憶装置１は、次に所定の条件を満たした時点でリフレッシュ動作を実行するリファレンスセルをセンスアンプ５０に接続する（ステップＳ１０２）。
【００６９】
図１２は、本実施形態に係る半導体記憶装置１の別の動作例を示す流れ図である。半導体記憶装置１は、リードコマンド（またはライトコマンド）の発行に基づき、参照電位の生成に用いるリファレンスセルをセンスアンプ５０に接続して、ターゲットのメモリセルのデータを判定するとともに、センスアンプ５０から切り離されているリファレンスセルの少なくとも一部に対してのみリフレッシュ動作を実行する（ステップＳ１１１）。
【００７０】
センスアンプ５０から切り離されているリファレンスセルの少なくとも一部に対してのみリフレッシュイネーブル信号を制御回路１００から発行すると、続いて半導体記憶装置１は、リフレッシュイネーブル信号を受けたリファレンスセルに対するリフレッシュを実行する。そして半導体記憶装置１は、次に所定の条件を満たした時点でリフレッシュ動作を実行するリファレンスセルをセンスアンプ５０に接続する（ステップＳ１１２）。
【００７１】
図１３は、本実施形態に係る半導体記憶装置１の別の動作例を示す流れ図である。半導体記憶装置１は、クロックのエッジの数をカウントし（ステップＳ１２１）、そのカウント値が所定の値に達したかどうか判断する（ステップＳ１２２）。当該判断は例えば制御回路１００が実行する。カウント値が所定の値に達していなければ（ステップＳ１２２、Ｎｏ）、半導体記憶装置１はステップＳ１２１の処理に戻る。一方、カウント値が所定の値に達していれば（ステップＳ１２２、Ｙｅｓ）、半導体記憶装置１は、所定のリファレンスセル、すなわち、センスアンプ５０から切り離されているリファレンスセルの少なくとも一部に対してのみリフレッシュ動作を実行する（ステップＳ１２３）。
【００７２】
半導体記憶装置１は、所定のリファレンスセルに対するリフレッシュ動作の実行中に、メモリセルに対するリード動作が行われているかどうかを判断する（ステップＳ１２４）。当該判断は例えば制御回路１００が実行する。リフレッシュ動作の実行中に、メモリセルに対するリード動作が行われていれば（ステップＳ１２４、Ｙｅｓ）、半導体記憶装置１は、そのリード動作の完了を待機する（ステップＳ１２５）。半導体記憶装置１は、例えばタイマ１３０の計時やクロックカウンタ１４０のカウントによって、リード動作の完了を待機する。リフレッシュ動作の実行中に、メモリセルに対するリード動作が行われていなければ（ステップＳ１２４、Ｎｏ）、またはリード動作が完了すれば、半導体記憶装置１は、次に所定の条件を満たした時点でリフレッシュ動作を実行するリファレンスセルをセンスアンプ５０に接続する（ステップＳ１２５）。
【００７３】
＜２．応用例＞
本開示の実施の形態に係る半導体記憶装置１は、１つのチップ上に全ての構成が形成されても良く、一部の構成が別のチップに形成されても良い、図１４は、本開示の実施の形態に係る半導体記憶装置１の構成例を示す説明図である。例えば半導体記憶装置１は、メモリチップ２と処理チップ３とから構成されても良い。処理チップ３には、図１４に示したように、コマンドカウンタ１１０及び温度センサ１２０が形成され、メモリチップ２にはその他の構成が形成されても良い。そしてメモリチップ２及び処理チップ３は、システムインパッケージもしくはシステムオンチップに搭載されてもよい。
【００７４】
そして、本開示の実施の形態に係る半導体記憶装置１は、様々な電子デバイスに搭載されうる。本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイスとしては、スマートフォン、タブレット型端末、デジタルスチルカメラ、デジタルビデオカメラ、音楽プレイヤー、セットトップボックス、コンピュータ、テレビ、時計、アクティブスピーカー、ヘッドセット、ゲーム機、ラジオ、計測器、電子タグ、ビーコンなどがある。
【００７５】
図１５は、本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。図１５に示した電子デバイス１０００は、システムインパッケージ１１００、アンテナ１１１０、スピーカ１１２０、マイク１１３０、表示装置１１４０、入力装置１１５０、センサ１１６０、電源１１７０を含む。またシステムインパッケージ１１００は、プロセッサ１２００、無線通信インターフェース１２１０、オーディオ回路１２２０を含む。
【００７６】
アンテナ１１１０は、移動体通信、無線ＬＡＮまたは近距離通信を行うためのアンテナであり、無線通信インターフェース１２１０と接続されている。スピーカ１１２０は、音を出力するものであり、オーディオ回路１２２０と接続されている。マイク１１３０は、電子デバイス１０００の周囲の音を集音するものであり、オーディオ回路１２２０と接続されている。
【００７７】
表示装置１１４０は、例えば液晶ディスプレイ、有機ＥＬディスプレイ、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）インジケータ等で構成され、プロセッサ１２００と接続されている。入力装置１１５０は、例えばキーボード、ボタン、タッチパネルなどで構成され、プロセッサ１２００と接続されている。
【００７８】
センサ１１６０は、光学センサ、位置センサ、加速度センサ、生体センサ、磁気センサ、機械量センサ、熱センサ、電気センサまたは化学センサ等の機能を有する。センサ１１６０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。電源１１７０は、電子デバイス１０００へ電源を供給するものであり、例えばバッテリやＡＣアダプタなどから供給される電源である。
【００７９】
プロセッサ１２００は、電子デバイス１０００の動作を制御するための電子回路であり、システムインパッケージ１１００の中に、またはシステムインパッケージ１１００の外に、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。
【００８０】
無線通信インターフェース１２１０は、移動体通信、無線ＬＡＮまたは近距離通信の機能を有する。無線通信インターフェース１２１０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。オーディオ回路１２２０は、スピーカ１１２０およびマイク１１３０を制御する機能を持ち、オーディオ回路１２２０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。
【００８１】
このような電子デバイス１０００は、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１を搭載することで、消費電力を抑えながら、データ読出し時の信頼性を向上させることが可能となる。
【００８２】
＜３．まとめ＞
以上説明したように本開示の実施の形態によれば、リファレンスセルの論理反転を確実に防ぐことと、消費電力を抑制することとを両立させることが可能な半導体記憶装置１、及び半導体記憶装置１の動作を制御する制御回路１００が提供される。
【００８３】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【００８４】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【００８５】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御回路。
（２）
前記第２の参照素子を前記センスアンプから切り離した状態で、少なくとも一つの前記第２の参照素子に対して書き込み処理を実行するよう制御する、前記（１）に記載の制御回路。
（３）
前記第２の参照素子に対して書き込み処理が実行されている際に読み出し処理のコマンドが発生したことを検知すると、前記読み出し処理が完了してから、前記書き込み処理が完了した前記第２の参照素子を前記センスアンプと接続するよう制御する、前記（２）に記載の制御回路。
（４）
メモリセルと、
前記メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際の所定の抵抗状態に設定された第１の参照素子と
前記メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際の所定の抵抗状態に設定された第２の参照素子と、
前記メモリセルからの前記センスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記第１の参照素子は前記センスアンプと接続し、前記第２の参照素子を前記センスアンプから切り離すよう制御する制御回路と、
を備える、半導体記憶装置。
（５）
前記制御回路は、前記第２の参照素子を前記センスアンプから切り離した状態で、少なくとも一つの前記第２の参照素子に対して書き込み処理を実行するよう制御する、前記（４）に記載の半導体記憶装置。
（６）
前記制御回路は、前記第２の参照素子に対して書き込み処理が実行されている際に読み出しのコマンドが発生したことを検知すると、前記書き込み処理が完了してから、前記書き込み処理が完了した前記第２の参照素子を前記センスアンプと接続するよう制御する、前記（５）に記載の半導体記憶装置。
（７）
前記メモリセルは抵抗変化型のメモリ素子を含む、前記（４）〜（６）のいずれかに記載の半導体記憶装置。
（８）
前記メモリセルは磁気抵抗変化型のメモリ素子を含む、前記（７）に記載の半導体記憶装置。
（９）
前記（４）〜（８）のいずれかに記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
（１０）
メモリセルからのセンスアンプを通じたデータの読み出しに用いられる参照電位を生成する際に前記センスアンプと接続される、所定の抵抗状態に設定された第１の参照素子とは異なる、所定の抵抗状態に設定された第２の参照素子を前記センスアンプから切り離すよう制御する、制御方法。
【符号の説明】
【００８６】
１    半導体記憶装置
１００    制御回路
【図１】
2018147545.tif 000003
【図２】
2018147545.tif 000004
【図３】
2018147545.tif 000005
【図４】
2018147545.tif 000006
【図５】
2018147545.tif 000007
【図６】
2018147545.tif 000008
【図７】
2018147545.tif 000009
【図８】
2018147545.tif 000010
【図９】
2018147545.tif 000011
【図１０】
2018147545.tif 000012
【図１１】
2018147545.tif 000013
【図１２】
2018147545.tif 000014
【図１３】
2018147545.tif 000015
【図１４】
2018147545.tif 000016
【図１５】
2018147545.tif 000017