(57)【要約】【課題】複数の半導体素子を内蔵する半導体装置において、半導体素子を並列接続して共通にオンオフする使用態様のときに各半導体素子の電流を均衡化する。【解決手段】半導体素子５ａ〜５ｆには、制御端子１１ａ〜１１ｆと、制御端子２０ａ〜２０ｆとが配置される。半導体素子５ａ〜５ｆと制御端子２０ａ〜２０ｆとの間には、内蔵ゲート抵抗３０ａ〜３０ｆがそれぞれ接続される。制御端子１１ａ〜１１ｆには、半導体素子５ａ〜５ｆを個別にオンオフするときに個別の電圧パルス信号が入力される。制御端子２０ａ，２０ｃ，２０ｅには、半導体素子５ａ，５ｃ，５ｅを共通にオンオフするときに、共通の電圧パルス信号が入力される。制御端子２０ｂ，２０ｄ，２０ｆには、半導体素子５ｂ，５ｄ，５ｆを共通にオンオフするときに、共通の電圧パルス信号が入力される。【選択図】図４
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【特許請求の範囲】
【請求項１】
電力半導体装置であって、
電源ライン間に並列に接続された複数の第１の相回路を備え、
前記複数の第１の相回路の各々は、
第１の出力ノードを介して前記電源ライン間に直列接続された第１および第２の半導体素子を含み、
前記第１および第２の半導体素子は、制御電極および第１および第２の主電極を含み、かつ、前記制御電極の電圧に応じて前記第１および第２の主電極の間が導通または遮断されるように構成され、
前記電力半導体装置は、前記複数の第１の相回路の各々において、
前記第１および第２の半導体素子の各々に対応して設けられた、前記電力半導体装置の外部から電気信号を入力するための第１および第２の制御端子をさらに備え、
前記第１および第２の制御端子は、前記第１および第２の半導体素子のうちの対応する半導体素子の制御電極に対して電気的に接続され、
前記電力半導体装置は、前記複数の第１の相回路の各々において、
前記第１の制御端子および前記制御電極の間に電気的に接続された第１の内蔵抵抗をさらに備える、電力半導体装置。
【請求項２】
前記電力半導体装置は、前記複数の第１の相回路の各々において、
前記第２の制御端子および前記制御電極の間に電気的に接続された第２の内蔵抵抗をさらに備える、請求項１記載の電力半導体装置。
【請求項３】
前記第１の内蔵抵抗の電気抵抗値は、前記第２の内蔵抵抗の電気抵抗値よりも高い、請求項２記載の電力半導体装置。
【請求項４】
前記電力半導体装置は、前記複数の第１の相回路の各々において、
前記第２の制御端子および前記制御電極の間に電気的に接続された第２の内蔵抵抗をさらに備え、
前記第１の内蔵抵抗は、前記第２の制御端子および前記第２の内蔵抵抗の間のノードと、前記第１の制御端子との間に電気的に接続される、請求項１記載の電力半導体装置。
【請求項５】
前記電力半導体装置は、前記複数の第１の相回路の各々において、
前記第１および第２の半導体素子の各々に対応して設けられた、前記電力半導体装置の外部から電気信号を入力するための第３の制御端子をさらに備え、
前記第３の制御端子は、前記電力半導体装置の内部において、前記第１の制御端子および前記第１の内蔵抵抗の間のノードに対して電気的に接続される、請求項１記載の電力半導体装置。
【請求項６】
前記電力半導体装置は、
前記電源ライン間に前記複数の第１の相回路と並列に接続された第２の相回路をさらに備え、
前記第２の相回路は、
第２の出力ノードを介して直列接続された、整流素子および第３の半導体素子を含み、
前記第３の半導体素子に対しては、前記第１の相回路の前記第１および第２の半導体素子と同じ態様で、前記第１および第２の制御端子、ならびに、前記第１の内蔵抵抗が配置される、請求項１記載の電力半導体装置。
【請求項７】
前記電力半導体装置は、前記電源ライン間に前記複数の第１の相回路と並列に接続された第２の相回路をさらに備え、
前記第２の相回路は、
第２の出力ノードを介して直列接続された、整流素子および第３の半導体素子を含み、
前記第３の半導体素子に対しては、前記第１の相回路の前記第１および第２の半導体素子と同じ態様で、前記第１および第２の制御端子、ならびに、前記第１および第２の内蔵抵抗が配置される、請求項２〜４のいずれか１項に記載の電力半導体装置。
【請求項８】
前記電力半導体装置は、前記電源ライン間に前記複数の第１の相回路と並列に接続された第２の相回路をさらに備え、
前記第２の相回路は、
第２の出力ノードを介して直列接続された、整流素子および第３の半導体素子を含み、
前記第３の半導体素子に対しては、前記第１の相回路の前記第１および第２の半導体素子と同じ態様で、前記第１、第２および第３の制御端子、ならびに、前記第１の内蔵抵抗が配置される、請求項５記載の電力半導体装置。
【請求項９】
請求項１、３および４のいずれか１項に記載の電力半導体装置と、
前記複数の第１の相回路の前記第１および第２の半導体素子をオンオフするための電気信号を生成するための駆動装置とを備え、
前記駆動装置は、前記複数の第１の相回路の各々の前記第１および第２の半導体素子の前記第２の制御端子に個別の前記電気信号を入力する、電力半導体駆動システム。
【請求項１０】
請求項１〜５のいずれか１項に記載の電力半導体装置と、
前記複数の第１の相回路の前記第１および第２の半導体素子をオンオフするための電気信号を生成するための駆動装置とを備え、
前記電力半導体装置の前記複数の第１の相回路の少なくとも一部の前記第１の出力ノードは相互接続され、
前記駆動装置は、前記複数の第１の相回路のうちの前記第１の出力ノードが相互接続された複数個の第１の相回路の各前記第１の半導体素子の前記第１の制御端子に共通の第１の電気信号を入力し、かつ、前記複数個の第１の相回路の各前記第２の半導体素子の前記第１の制御端子に共通の第２の電気信号を入力する、電力半導体駆動システム。
【請求項１１】
請求項２記載の電力半導体装置と、
前記複数の第１の相回路の前記第１および第２の半導体素子をオンオフするための電気信号を生成するための駆動装置とを備え、
前記駆動装置は、前記複数の第１の相回路の各前記第１の半導体素子の前記第１および第２の制御端子ならびに各前記第２の半導体素子の前記第１および第２の制御端子の各々に個別の前記電気信号を入力する、電力半導体駆動システム。
【請求項１２】
請求項５記載の電力半導体装置と、
前記複数の第１の相回路の前記第１および第２の半導体素子をオンオフするための電気信号を生成するための駆動装置とを備え、
前記駆動装置は、前記複数の第１の相回路の各々の前記第１および第２の半導体素子の前記第１の制御端子に個別の前記電気信号を入力し、
各前記第１の半導体素子および各前記第２の半導体素子に対応して、前記電力半導体装置の外部において前記第２および第３の制御端子の間に電気的に接続された外部抵抗素子をさらに備える、電力半導体駆動システム。
【請求項１３】
請求項６記載の電力半導体装置と、
前記複数の第１の相回路の前記第１および第２の半導体素子、ならびに、前記第２の相回路の前記第３の半導体素子をオンオフするための電気信号を生成するための駆動装置とを備え、
前記駆動装置は、各前記第１の半導体素子、各前記第２の半導体素子、および前記第３の半導体素子の各々の前記第２の制御端子に個別の前記電気信号を入力する、電力半導体駆動システム。
【請求項１４】
請求項６記載の電力半導体装置と、
前記複数の第１の相回路の前記第１および第２の半導体素子、ならびに、前記第２の相回路の前記第３の半導体素子をオンオフするための電気信号を生成するための駆動装置とを備え、
前記電力半導体装置の前記複数の第１の相回路の少なくとも一部の前記第１の出力ノードと、前記第２の相回路の前記第２の出力ノードとが相互接続されて、前記第３の半導体素子は、前記第１または第２の半導体素子と並列に接続され、
前記駆動装置は、前記複数の第１の相回路のうちの前記第１の出力ノードが相互接続された複数個の第１の相回路の各前記第１の半導体素子の前記第１の制御端子に共通の第１の電気信号を入力し、かつ、前記複数個の第１の相回路の各前記第２の半導体素子の前記第１の制御端子に共通の第２の電気信号を入力し、さらに、前記第３の半導体素子の前記第１の制御端子に対して、前記第３の半導体素子と並列に接続された前記第１または第２の半導体素子と共通の前記第１または第２の電気信号を入力する、電力半導体駆動システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は電力半導体装置および電力半導体駆動システムに関し、より特定的には、複数の半導体素子を内蔵する半導体装置およびその駆動システムに関する。
【背景技術】
【０００２】
複数の半導体素子を内蔵した半導体装置として、特開２０１２−１２０３０４号公報（特許文献１）には、６個のパワートランジスタを内蔵したインバータモジュールが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１２０３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
三相インバータは、Ｕ相、Ｖ相およびＷ相の各々において、上アームの半導体素子および下アームの半導体素子が、当該相の出力端子を介して電源配線間に直列接続された構成を有する。
【０００５】
したがって、複数相の間で出力端子同士を接続すると、当該複数相の上アーム素子同士、および、下アーム素子同士が電気的に並列接続される。このとき、並列接続された複数の半導体素子を共通にオンオフさせることで、１つの半導体スイッチング素子として使用することができる。たとえば、三相インバータを構成する６個の半導体素子について、Ｕ相、Ｖ相およびＷ相の出力端子を相互接続することで並列接続された３個ずつの半導体素子を共通にオンオフすることによって、ハーフブリッジインバータとして使用することが可能である。
【０００６】
しかしながら、上記使用態様では、並列接続される複数個の半導体素子間で、駆動装置から制御電極（ゲート）への経路上、漂遊インダクタンスおよび寄生容量によってＬＣ共振回路が構成される。さらに、製造ばらつきやレイアウトに起因する配線長の差によって、ＬＣ共振回路は、不均衡なＬＣ成分が並列接続された構成となることが懸念される。
【０００７】
このようなＬＣ共振回路での共振現象により、並列接続された複数の半導体素子のそれぞれの制御電極（ゲート）の電圧を揃って制御することが困難になると、各半導体素子を流れる電流が不均一となって、特定の半導体素子に発熱が集中する等の不具合が発生することが懸念される。
【０００８】
本発明は、このような問題点を解決するためになされたものであって、本発明の目的は、複数の半導体素子を内蔵する半導体装置において、半導体素子を並列接続して共通にオンオフする使用態様のときに各半導体素子の電流を均衡化するための構成を提供することである。
【課題を解決するための手段】
【０００９】
本開示のある局面では、電力半導体装置は、電源ライン間に並列に接続された複数の第１の相回路を備える。複数の第１の相回路の各々は、第１および第２の半導体素子を含む。第１および第２の半導体素子は、第１の出力ノードを介して電源ライン間に直列接続される。第１および第２の半導体素子は、制御電極および第１および第２の主電極を含み、かつ、制御電極の電圧に応じて第１および第２の主電極の間が導通または遮断されるように構成される。電力半導体装置は、電力半導体装置の外部から電気信号を入力するための第１および第２の制御端子をさらに備える。第１および第２の制御端子は、複数の第１の相回路の各々において、第１および第２の半導体素子の各々に対応して設けられる。第１および第２の制御端子は、第１および第２の半導体素子のうちの対応する半導体素子の制御電極に対して電気的に接続される。電力半導体装置は、複数の第１の相回路の各々において、第１の制御端子および制御電極の間に電気的に接続された第１の内蔵抵抗をさらに備える。
【００１０】
上記電力半導体装置によれば、第１の相回路の各々の第１および第２の半導体素子において、ゲート内蔵抵抗の配置により、第１の制御端子および制御電極の間の電気抵抗値を、第２の制御端子および制御電極の間の電気抵抗値よりも高くすることができる。したがって、複数の第１の相回路間で第１および第２の半導体素子を並列接続して共通に制御する場合には、第１の制御端子に第１または第２の半導体素子をオンオフするための電気信号を入力することで、外部配線によって抵抗素子を接続することなく、ゲート電圧の共振現象を抑制できるので、ゲート電圧差に起因して並列接続された複数の第１または第２の半導体素子間で生じる電流差を抑制できる。また、複数の相回路間で第１および第２の半導体素子を個別に制御する場合には、第２の制御端子に第１および第２の半導体素子をオンオフするための電気信号を入力することで、ゲート抵抗を抑制してスイッチング損失を抑制できる。
【発明の効果】
【００１１】
本発明によれば、複数の半導体素子を内蔵する半導体装置において、半導体素子を並列接続して共通にオンオフする使用態様のときに各半導体素子の電流を均衡化することができる。
【図面の簡単な説明】
【００１２】
【図１】比較例に従う電力半導体装置の構成を説明する回路図である。
【図２】図１に示された電力半導体装置の第１の使用態様（個別使用）における結線状態を説明する回路図である。
【図３】図１に示された電力半導体装置の第２の使用態様（並列接続使用）における結線状態を説明する回路図である。
【図４】実施の形態１に従う電力半導体装置の構成を説明する回路図である。
【図５】実施の形態１に従う電力半導体装置の第１の使用態様（個別使用）で構成される駆動システムの回路図である。
【図６】実施の形態１に従う電力半導体装置の第２の使用態様（並列接続使用）で構成される駆動システムの回路図である。
【図７】実施の形態１の変形例１に従う電力半導体装置の使用態様を説明する回路図である。
【図８】実施の形態１の変形例２に従う電力半導体装置の構成を説明する回路図である。
【図９】実施の形態１の変形例３に従う電力半導体装置の構成を説明する回路図である。
【図１０】実施の形態２に従う電力半導体装置の構成を説明する回路図である。
【図１１】実施の形態３に従う電力半導体装置の構成を説明する回路図である。
【図１２】実施の形態４に従う電力半導体装置の構成を説明する回路図である。
【図１３】実施の形態４に従う電力半導体装置を並列接続使用するときに構成される駆動システムの回路図である。
【図１４】実施の形態４に従う電力半導体装置を個別使用するときに構成される駆動システムの回路図である。
【図１５】実施の形態５に従う電力半導体装置の構成を説明する回路図である。
【図１６】実施の形態５に従う電力半導体装置を並列接続使用するときに構成される駆動システムの回路図である。
【図１７】実施の形態５に従う電力半導体装置を個別使用するときに構成される駆動システムの回路図である。
【図１８】本実施の形態に従う電力半導体装置の変形例を説明する回路図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
【００１４】
実施の形態１．
本実施の形態では、主に電力変換装置の用途のために、直列接続された上アームおよび下アームによって構成される１相分の回路が複数設けられた電力半導体装置について説明する。特に、各相回路を個別に動作させる使用態様と、複数相の回路が並列接続されて、上アーム同士および下アーム同士を共通に動作させる使用態様との使い分けに適した、電力半導体装置の構成が詳細に説明される。
【００１５】
なお、以下、本実施の形態では、電力半導体装置に内蔵される複数の半導体素子について、アーム毎に１個の半導体素子が配置されるものとして説明するが、当該半導体素子の各々について、実際には、複数個の半導体素子を並列接続して構成することも可能である。
【００１６】
（比較例）
まず、複数の半導体素子を内蔵する一般的な電力半導体装置の構成を比較例として説明する。
【００１７】
図１は、比較例に従う電力半導体装置１００♯の構成を説明する回路図である。図１を参照して、電力半導体装置１００♯は、複数の半導体素子５ａ〜５ｆを内蔵したモジュールとして構成される。たとえば、半導体素子５ａ〜５ｆの各々は、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）等で構成されて、電力半導体装置１００♯の外部からの電気信号に従ってオンオフされる。半導体素子５ａ〜５ｆがＩＧＢＴで構成される場合には、オフ時の電流経路を確保するための環流ダイオード６ａ〜６ｆが、半導体素子５ａ〜５ｆのそれぞれに逆並列接続される。
【００１８】
半導体素子５ａ〜５ｆは、Ｕ相回路１０１、Ｖ相回路１０２およびＷ相回路１０３を構成するように接続される。Ｕ〜Ｗ相回路１０１〜１０３の各々は、高電源端子４１と接続された電源ライン２７と低電源端子４２と接続された電源ライン２８との間に、出力ノードＮ１〜Ｎ３を介して直列接続された２個の半導体素子を有する。オンオフ制御される２個の半導体素子の各々は、環流ダイオードと共にアームを構成する。
【００１９】
Ｕ相回路１０１は、電源ライン２７および２８の間に、出力ノードＮ１を介して直列接続された半導体素子５ａおよび５ｂを有する。同様に、Ｖ相回路１０２は、電源ライン２７および２８の間に、出力ノードＮ２を介して直列接続された半導体素子５ｃおよび５ｄを有する。Ｗ相回路１０３は、電源ライン２７および２８の間に、出力ノードＮ３を介して直列接続さえた半導体素子５ｅおよび５ｆを有する。出力ノードＮ１〜Ｎ３は、出力端子４３〜４５と電気的に接続される。半導体素子５ａ，５ｃ，５ｅは、Ｕ〜Ｗ相回路１０１〜１０３の「上アーム」を構成し、半導体素子５ｂ，５ｄ，５ｆは、Ｕ〜Ｗ相回路１０１〜１０３の「下アーム」を構成する。
【００２０】
半導体素子５ａ〜５ｆの各々は、制御電極の電圧または電流に応じて、主電極間が導通または遮断されるように構成される。たとえば、ＩＧＢＴで構成された半導体素子５ａ〜５ｆの各々は、エミッタ（Ｅ）に対するゲート（Ｇ）の電圧（以下、「ゲート電圧」とも称する）に応じて、コレクタ（Ｃ）およびエミッタ（Ｅ）間が導通または遮断される。
【００２１】
半導体素子５ａ〜５ｆにそれぞれ対応して、制御電極（図１の例ではゲート）と電気的に接続される制御端子１１ａ〜１１ｆが設けられる。さらに、半導体素子５ａ〜５ｆにそれぞれ対応して、主電極の一方（図１の例ではエミッタ）と電気的に接続される端子１０ａ〜１０ｆが配置される。端子１０ａ〜１０ｆおよび制御端子１１ａ〜１１ｆは、電力半導体装置１００♯の外部から電気的にコンタクト可能である。
【００２２】
したがって、電力半導体装置１００♯の外部から、制御端子１１ａ〜１１ｆに、各アームを構成する半導体素子５ａ〜５ｆのオンオフを制御するための電気信号を入力することができる。当該電気信号は、半導体素子のオン期間およびオフ期間で異なる電圧レベルに設定される、電圧パルス信号によって構成することができる。
【００２３】
これにより、半導体素子５ａ〜５ｆの各々は、主電極の一方（エミッタ）に対する制御電極（ゲート）の電圧（以下、単に「ゲート電圧」とも称する）を、制御端子１１ａ〜１１ｆに入力される電気信号（電圧パルス信号）によって制御することで、電力半導体装置１００♯の外部からオンオフされる。
【００２４】
なお、以下では、半導体素子５ａ〜５ｆを包括的に記載する場合には、単に半導体素子５とも表記する。同様に、他の要素に関しても、半導体素子５ａ〜５ｆとの対応を明確化する場合には添字ａ〜ｆを表記する一方で、いずれの半導体素子に対応するかの特定が必要でない場合には、包括的に数字のみで表記するものとする。
【００２５】
図２には、電力半導体装置１００♯の第１の使用態様（個別使用）における駆動装置の配置例が示される。
【００２６】
図２を参照して、駆動装置１１０ａ〜１１０ｆは、半導体素子５ａ〜５ｆにそれぞれ対応して配置される。駆動装置１１０ａは、半導体素子５ａの制御端子１１ａに、端子１０ａおよび制御端子１１ａ間の電圧（すなわち、半導体素子５ａのゲート電圧）を制御するための電圧パルス信号を入力する。
【００２７】
同様に、駆動装置１１０ｂ〜１１０ｆは、半導体素子５ｂ〜５ｆの端子１０ｂ〜１０ｆおよび制御端子１１ｂ〜１１ｆと接続されて、半導体素子５ｂ〜５ｆのゲート電圧を制御するための電圧パルス信号を、制御端子１１ｂ〜１１ｆへそれぞれ入力する。
【００２８】
これにより、半導体素子５ａ〜５ｆは、三相インバータの上アームおよび下アームとして動作するようにオンオフ制御される。すなわち、Ｕ〜Ｗ相回路１０１〜１０３を個別に動作させる使用態様（以下、「個別使用」とも称する）では、電力半導体装置１００♯によって三相インバータを構成することができる。具体的には、Ｕ相回路１０１の半導体素子５ａおよび５ｂによって、三相インバータのＵ相の上アームおよび下アームが形成されるとともに、Ｖ相回路１０２の半導体素子５ｃおよび５ｄによって、三相インバータのＶ相の上アームおよび下アームが形成され、さらに、Ｗ相回路１０３の半導体素子５ｅおよび５ｆによって、三相インバータのＷ相の上アームおよび下アームが形成される。
【００２９】
図３には、電力半導体装置１００♯の第２の使用態様（並列接続使用）における駆動装置の配置例が示される。
【００３０】
図３を参照して、第２の使用態様では、複数相の回路１０１〜１０３の一部または全部の間で出力端子が相互接続されて短絡される。図３の例では、出力端子４３〜４５が短絡されることによって、Ｕ〜Ｗ相回路１０１〜１０３が並列接続されて、共通に動作する。
【００３１】
具体的には、半導体素子５ａ，５ｃ，５ｅは、高電源端子４１と、出力端子４３〜４５を通じて相互接続された出力ノードＮ１〜Ｎ３との間に並列に接続される。さらに、半導体素子５ｂ，５ｄ，５ｆは、低電源端子４２と、出力ノードＮ１〜Ｎ３との間に並列に接続される。
【００３２】
上アームの半導体素子５ａ，５ｃ，５ｅの端子１０ａ，１０ｃ，１０ｅは共通接続されて、駆動装置１１０ｘと接続される。同様に、半導体素子５ａ，５ｃ，５ｅの制御端子１１ａ，１１ｃ，１１ｅは共通接続されて、駆動装置１１０ｘと接続される。この結果、半導体素子５ａ，５ｃ，５ｅのゲート電圧は、駆動装置１１０ｘからの電圧パルス信号によって共通に制御される。すなわち、駆動装置１１０ｘは、並列接続された上アームの半導体素子５ａ，５ｃ，５ｅのオンオフを、ハーフブリッジインバータの上アームを形成するように共通に制御することができる。
【００３３】
同様に、下アームの半導体素子５ｂ，５ｄ，５ｆの端子１０ｂ，１０ｄ，１０ｆは共通接続されて、駆動装置１１０ｙと接続される。同様に、半導体素子５ｂ，５ｄ，５ｆの制御端子１１ｂ，１１ｄ，１１ｆは共通接続されて、駆動装置１１０ｙと接続される。この結果、半導体素子５ｂ，５ｄ，５ｆのゲート電圧は、駆動装置１１０ｙからの電圧パルス信号によって共通に制御される。すなわち、駆動装置１１０ｙは、並列接続された下アームの半導体素子５ｂ，５ｄ，５ｆのオンオフを、ハーフブリッジインバータの下アームを形成するように共通に制御することができる。
【００３４】
このように、個別使用では三相インバータとして動作する電力半導体装置１００♯について、出力端子４３〜４５の結線、および、駆動装置１１０との結線による並列接続使用によって、ハーフブリッジインバータまたは多相インバータの１相分回路として使用することもできる。このような転用を柔軟に行えることで、ユーザ利便性を向上することができる。
【００３５】
しかしながら、並列接続使用では、並列接続された複数の半導体素子間で、配線の漂遊インダクタンスおよび制御電極の寄生容量によって、ゲート電圧が不均衡になる虞がある。具体的には、上記漂遊インダクタンスおよび上記寄生容量によるＬＣ回路が並列接続されたＬＣ共振回路に対して、複数の半導体素子をオンオフするための電圧パルス信号が印加されることにより、ゲート電圧の共振によりゲート電圧間に不均衡が生じることが懸念される。さらに、上記ＬＣ共振回路は、製造ばらつきやレイアウトに起因する配線長の差によって、不均衡なＬＣ回路が並列接続された構成となることが懸念される。
【００３６】
このようなＬＣ共振回路での共振現象により、並列接続された複数の半導体素子のそれぞれの制御電極（ゲート）の電圧を揃って制御することが困難になると、各半導体素子を流れる電流が不均一となって、特定の半導体素子に発熱が集中する等の不具合が発生することが懸念される。
【００３７】
このような現象が発生すると、ゲート電圧の差異から並列接続された複数の半導体素子の電流が不均一となって、特定の半導体素子に発熱が集中する等の不具合が発生することが懸念される。したがって、本実施の形態では、上記のような不具合を発生させることなく並列接続使用を可能とするための電力半導体装置の構成について説明する。
【００３８】
（実施の形態に従う電力半導体装置の構成）
図４は、実施の形態１に従う電力半導体装置の構成を説明する回路図である。
【００３９】
図４を図１と比較して、実施の形態１に従う電力半導体装置１００ａは、比較例の電力半導体装置１００♯と比較して、半導体素子５ａ〜５ｆのそれぞれに対応して配置された制御端子２０ａ〜２０ｆと、内蔵ゲート抵抗３０ａ〜３０ｆとをさらに備える点で異なる。電力半導体装置１００ａのその他の部分の構成は、比較例に従う電力半導体装置１００♯と同様であるので、詳細な説明は繰り返さない。
【００４０】
制御端子２０ａ〜２０ｆは、制御端子１１ａ〜１１ｆと同様に、電力半導体装置１００♯の外部から電気的にコンタクト可能である。内蔵ゲート抵抗３０ａ〜３０ｆは、制御端子２０ａ〜２０ｆと、半導体素子５ａ〜５ｆの制御電極（ゲート）との間に配置される。すなわち、制御端子２０ａ〜２０ｆは、内蔵ゲート抵抗３０ａ〜３０ｆを経由して、半導体素子５ａ〜５ｆの制御電極（ゲート）と電気的に接続される。内蔵ゲート抵抗３０ａ〜３０ｆは、制御端子１１および半導体素子５のゲート間の電気抵抗値と比較して、制御端子２０および半導体素子５のゲート間の電気抵抗値が高くなるように、抵抗体の接続または配線材質の高抵抗化等によって構成することができる。
【００４１】
電力半導体装置１００ａにおいて、Ｕ相回路１０１、Ｖ相回路１０２およびＷ相回路１０３は「第１の相回路」に対応し、上アームの半導体素子５ａ，５ｃ，５ｅは「第１の半導体素子」に対応し、下アームの半導体素子５ｂ，５ｄ，５ｆは「第２の半導体素子」に対応する。また、制御端子２０ａ〜２０ｆは「第１の制御端子」に対応し、制御端子１１ａ〜１１ｆは「第２の制御端子」に対応し、内蔵ゲート抵抗３０ａ〜３０ｆは「第１の内蔵抵抗」に対応する。
【００４２】
図５は、実施の形態１に従う電力半導体装置１００ａの第１の使用態様（個別使用）で構成される駆動システムの回路図である。
【００４３】
図５を参照して、駆動システムは、電力半導体装置１００ａおよび駆動装置１１０ａ〜１１０ｆを備える。図５では、図２と同様に、半導体素子５ａ〜５ｆを個別にオンオフするために駆動装置１１０ａ〜１１０ｆが配置される。
【００４４】
図５を参照して、駆動装置１１０ａ〜１１０ｆは、半導体素子５ａ〜５ｆにそれぞれ対応して配置される。駆動装置１１０ａ〜１１０ｆは、半導体素子５ａ〜５ｆの制御端子１１ａ〜１１ｆに、半導体素子５ａ〜５ｆのゲート電圧を制御するための電圧パルス信号を入力する。一方で、新たに設けられた制御端子２０ａ〜２０ｆは、駆動装置１１０とは接続されないため、内蔵ゲート抵抗３０ａ〜３０ｆは、制御端子１１ａ〜１１ｆと、半導体素子５ａ〜５ｆのゲートとの間に形成される電圧パルス信号の伝達経路には含まれない。
【００４５】
したがって、実施の形態１に従う電力半導体装置１００ａは、第１の使用態様（個別使用）では、駆動装置１１０ａ〜１１０ｆによって、比較例の電力半導体装置１００♯と同様に半導体素子５ａ〜５ｆをオンオフ制御することができる。
【００４６】
図６は、実施の形態１に従う電力半導体装置１００ａの第２の使用態様（並列接続使用）で用いるときに構成される駆動システムの回路図である。
【００４７】
図６を参照して、駆動システムは、電力半導体装置１００ａおよび駆動装置１１０ｘ、１１０ｙを備える。図６では、図３と同様に、上アームの半導体素子５ａ，５ｃ，５ｅをオンオフするための駆動装置１１０ｘと、下アームの半導体素子をオンオフするための駆動装置１１０ｙとが配置される。
【００４８】
出力端子４３〜４５が図３と同様に短絡されることによって、出力ノードＮ１〜Ｎ３が相互接続されて、Ｕ〜Ｗ相回路１０１〜１０３が並列接続される。駆動装置１１０ｘは、並列接続された上アームの半導体素子５ａ，５ｃ，５ｅの制御端子２０ａ，２０ｃ，２０ｅと共通に接続される。同様に、駆動装置１１０ｙは、並列接続された下アームの半導体素子５ｂ，５ｄ，５ｆの制御端子２０ｂ，２０ｄ，２０ｆと共通に接続される。
【００４９】
これにより、半導体素子５ａ，５ｃ，５ｅは、図３と同様に、駆動装置１１０ｘからの電圧パルス信号によって共通にオンオフ制御されることで、ハーフブリッジインバータまたは多相インバータの１相分回路の上アーム素子を形成することができる。また、半導体素子５ｂ，５ｄ，５ｆは、図３と同様に、駆動装置１１０ｙからの電圧パルス信号によって共通にオンオフ制御されることで、ハーフブリッジインバータまたは多相インバータの１相分回路の下アーム素子を形成することができる。
【００５０】
一方で、図６に示された並列接続使用では、駆動装置１１０ｘ，１１０ｙからの電圧パルス信号は、電力半導体装置１００ａ内部の内蔵ゲート抵抗３０ａ〜３０ｆを含む経路によって、制御端子２０ａ〜２０ｆから半導体素子５ａ〜５ｆのゲートへ伝達される。したがって、図３で説明した、並列接続された複数の半導体素子のゲートに対して形成されるＬＣ共振回路に対して、内蔵ゲート抵抗３０ａ〜３０ｆを接続することができる。これにより、ゲート抵抗値の増大によりゲート電圧の変化を緩やかにするとともに、ＬＣ共振回路での尖鋭度を低下することができる。この結果、並列接続された複数の半導体素子間でのゲートート電圧の不均衡を抑制することで電流の不均衡を抑制することができる。
【００５１】
したがって、実施の形態１に従う電力半導体装置１００ａの構成によれば、個別使用時においては比較例と同様に半導体素子５ａ〜５ｆを動作させる一方で、並列接続使用時には、並列接続されて共通にオンオフ制御される複数個の半導体素子を流れる電流を均衡化することができる。
【００５２】
特に、内蔵ゲート抵抗３０ａ〜３０ｆによってゲート抵抗を増加することにより、電力半導体装置１００ａの外部から、配線を用いてゲート抵抗を制御端子に対して追加接続する場合と比較して、電流均衡化の効果を高めることができる。具体的には、外部配線を追加すると配線長の増加による漂遊インダクタンスの増大に伴って共振周波数が下がることで、共振現象による電流不均衡が発生し易くなることを回避できる。さらに、外部にゲート抵抗を接続することなく、制御端子１１および２０と駆動装置１１０との間での結線の選択によって、個別使用と並列接続使用とを切換えることができるので、特にレイアウト制約の高い用途において、ユーザ利便性を高めることができる。
【００５３】
また、共振現象による電流不均衡の虞が低い個別使用時には、内蔵ゲート抵抗３０ａ〜３０ｆが駆動装置１１０ａ〜１１０ｆからの電圧パルス信号の経路に含まれないので、ゲート電圧を速やかに変化させることで、スイッチング損失を抑制することができる。なお、内蔵ゲート抵抗３０ａ〜３０ｆの電気抵抗値については、回路シミュレーションあるいはモックアップ等の実機試験結果から最適値を設定することが可能である。
【００５４】
実施の形態１の変形例１．
実施の形態１の変形例１では、実施の形態１に従う電力半導体装置１００ａの並列接続使用の他の例について説明する。
【００５５】
図７は、図４に示された電力半導体装置１００ａの実施の形態１とは異なる使用態様を説明する回路図である。
【００５６】
図７を参照して、電力半導体装置１００ａの構成は、実施の形態１と同様であるが、制御端子１１ａ〜１１ｆ，２０ａ〜２０ｆおよび出力端子４３〜４５の接続態様が、実施の形態１と異なる。実施の形態１の変形例１では、電力半導体装置１００ａの半導体素子５ａ〜５ｆの一部の並列接続使用によって、昇圧チョッパおよびハーフブリッジインバータを構成することができる。
【００５７】
図７では、出力端子４３および４４が短絡されて、負荷１１５と接続される。これにより、上アームでは半導体素子５ａおよび５ｃが並列接続され、下アームでは半導体素子５ｂおよび５ｄが並列接続される。
【００５８】
Ｕ相回路１０１およびＶ相回路１０２において、並列接続された上アームの半導体素子５ａ，５ｃの制御端子２０ａ，２０ｃは、駆動装置１１０ａｃと共通に接続される。同様に、並列接続された下アームの半導体素子５ｂ，５ｄの制御端子２０ｂ，２０ｄは、駆動装置１１０ｂｄと共通に接続される。すなわち、半導体素子５ａ，５ｃおよび半導体素子５ｂ，５ｄは、それぞれ並列接続使用される。
【００５９】
一方で、半導体素子５ｅの制御端子１１ｅおよび半導体素子５ｆの制御端子１１ｆは、別個の駆動装置１１０ｅおよび駆動装置１１０ｆとそれぞれ接続される。すなわち、Ｗ相回路１０３の半導体素子５ｅ，５ｆは、他の半導体素子５と並列接続されずに、個別使用される。
【００６０】
電力半導体装置１００ａの外部において、高電源端子４１は、キャパシタ１１６ａを経由して負荷１１５と接続される。低電源端子４２は、キャパシタ１１６ｂを経由して負荷１１５と接続される。また、Ｗ相回路１０３の出力端子４５と低電源端子４２との間には、リアクトル１１３および直流電源１１４が直列に接続される。
【００６１】
したがって、Ｗ相回路１０３の半導体素子５ｅ（上アーム）および５ｆ（下アーム）と、リアクトル１１３および直流電源１１４とによって、低電源端子４２および高電源端子４１の間に直流電圧Ｖｏを出力する昇圧チョッパを構成することができる。昇圧チョッパの出力電圧は、直流電源１１４の出力電圧よりも高く制御することができる。
【００６２】
さらに、並列接続された上アームの半導体素子５ａ，５ｃと、下アームの半導体素子５ｂ，５ｄとによって、直流電圧Ｖｏを交流電圧に変換して負荷１１５に供給するハーフブリッジインバータを構成することができる。
【００６３】
実施の形態１の変形例のように、電力半導体装置１００ａに内蔵された複数の半導体素子のうちの一部のみを並列接続して使用することが可能である。この際にも、並列接続される半導体素子および個別使用される各半導体素子について、実施の形態１と同様に、制御端子１１，２０と駆動装置１１０との間での結線の選択によって切換えることができる。さらに、実施の形態１と同様に、並列接続される半導体素子では、内蔵ゲート抵抗３０によって電流の不均一を抑制することができるとともに、個別使用される各半導体素子については、ゲート抵抗を過大にすることなく、スイッチング損失を抑制することができる。
【００６４】
実施の形態１の変形例２．
図８は、実施の形態１の変形例２に従う電力半導体装置の構成を説明する回路図である。
【００６５】
図８を参照して、実施の形態１の変形例２に従う電力半導体装置１００ｂは、実施の形態１に従う電力半導体装置１００ａと比較して、Ｂ相回路１０４および出力端子４６をさらに備える点で異なる。電力半導体装置１００ｂのその他の部分の構成は、電力半導体装置１００ａと同様であるので、詳細な説明は繰り返さない。
【００６６】
Ｂ相回路１０４は、電源ライン２７および２８の間に、出力ノードＮ４を介して直列接続された、半導体素子５ｈおよび整流素子６ｇを有する。半導体素子５ｈには、端子１０ｈおよび制御端子１１ｈ，２０ｈならびに内蔵ゲート抵抗３０ｈが、半導体素子５ａ〜５ｆの端子１０ａ〜１０ｆおよび制御端子１１ａ〜１１ｆ，２０ａ〜２０ｆならびに内蔵ゲート抵抗３０ａ〜３０ｆと同様に配置される。Ｂ相回路１０４は、「第２の相回路」に対応し、半導体素子５ｆは「第３の半導体素子」に対応する。
【００６７】
図８には、電力半導体装置１００ｂを並列接続使用するときの駆動システムの構成がさらに記載されているが、まず、電力半導体装置１００ｂの半導体素子５ａ〜５ｈの個別使用について説明する。
【００６８】
電力半導体装置１００ｂの半導体素子５ａ〜５ｆ，５ｈを個別使用する場合には、半導体素子５ａ〜５ｆ，５ｈは、制御端子１１ａ〜１１ｆ，１１ｈが個別の駆動装置１１０と接続される。これにより、制御端子１１ａ〜１１ｆ，１１ｈに入力された個別の電圧パルス信号に従って、半導体素子５ａ〜５ｆ，５ｈは、個別にオンオフすることができる、また、出力端子４３〜４６は個別に、電力半導体装置１００ｂの外部要素と接続される。
【００６９】
これにより、半導体素子５ａ〜５ｆによるＵ〜Ｗ相回路１０１〜１０３によって図５と同様に三相インバータを構成できる。さらに、Ｂ相回路１０４では、上アームの整流素子および下アームのオンオフ制御される半導体素子および高電源端子４１と出力端子４６との間に接続される図示しないブレーキ抵抗の組み合わせによって、回生電力を吸収するブレーキチョッパを構成することができる。
【００７０】
これに対して、電力半導体装置１００ｂの並列接続使用では、図８に示されるように、出力端子４３〜４６が短絡されるので、相互接続された出力ノードＮ１〜Ｎ４を経由して、上アームの半導体素子５ａ，５ｃ，５ｅが並列接続される。並列接続された半導体素子５ａ，５ｃ，５ｅは、駆動装置１１０ｘによって共通にオンオフ制御される。半導体素子５ａ，５ｃ，５ｅでは、内蔵ゲート抵抗３０ａ，３０ｃ，３０ｅと接続された制御端子２０ａ，２０ｃ，２０ｅに対して、駆動装置１１０ｘからの電圧パルス信号が入力される。
【００７１】
同様に、相互接続された出力ノードＮ１〜Ｎ４を経由して並列接続された下アームの半導体素子５ｂ，５ｄ，５ｆ，５ｈは、駆動装置１１０ｙによって共通にオンオフ制御される。半導体素子５ｂ，５ｄ，５ｆ，５ｈでは、内蔵ゲート抵抗３０ｂ，３０ｄ，３０ｆ，３０ｈと接続された制御端子２０ｂ，２０ｄ，２０ｆ，２０ｈに対して、駆動装置１１０ｙからの電圧パルス信号が入力される。
【００７２】
これにより、実施の形態１の変形例２に従う電力半導体装置１００ｂにおいても、並列接続使用によって、ハーフブリッジインバータまたは多相インバータの１相分回路の上アーム素子および下アーム素子を形成することができる。さらに、電力半導体装置１００ｂでは、下アームの方が、上アームよりも並列接続された半導体素子の個数が多い。この結果、１つの電力半導体装置（モジュール）を用いて、下アームの方が上アームよりも電流容量が大きくなる１相分の回路を構成することができる。
【００７３】
なお、内蔵ゲート抵抗３０ｂ，３０ｄ，３０ｆ，３０ｈの電気抵抗値は、４個の半導体素子を並列接続使用する際の最適値とすることが好ましいので、内蔵ゲート抵抗３０ａ，３０ｃ，３０ｅとは異なる電気抵抗値とすることができる。
【００７４】
また、電力半導体装置１００ｂのＢ相回路１０４において、図８の例とは逆に、上アームにオンオフ制御可能な半導体素子を配置する一方で、下アームに整流素子を配置する構成とすることも可能である。このように、実施の形態１の変形例２に従う電力半導体装置によれば、単体での並列接続使用により、上アームおよび下アーム間で電流容量が異なる１相分の回路を簡易に構成することができる。
【００７５】
実施の形態１の変形例３．
図９は、実施の形態１の変形例３に従う電力半導体装置の構成を説明する回路図である。
【００７６】
図９を参照して、実施の形態１の変形例３に従う電力半導体装置１００ｃは、実施の形態１に従う電力半導体装置１００ａと比較して、半導体素子５ａ〜５ｆおよび環流ダイオード６ａ〜６ｆに代えて、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）によって構成された半導体素子７ａ〜７ｆを備える点で異なる。ＭＯＳＦＥＴでは、寄生ダイオードによって環流ダイオードを構成できるため、半導体素子７ａ〜７ｆに対しては、逆並列接続されるダイオードの配置が不要となる。これにより、内部配線を減少できるとともに、電力半導体装置の小型化に寄与することができる。
【００７７】
ＭＯＳＦＥＴ構成された半導体素子７ａ〜７ｆの各々は、ソース（Ｓ）に対するゲート（Ｇ）の電圧（ゲート電圧）に応じて、主電極であるドレイン（Ｄ）およびソース（Ｓ）間が導通または遮断される。半導体素子７ａ〜７ｆに対しても、図４での半導体素子５ａ〜５ｆと同様に、端子１０ａ〜１０ｆ、制御端子１１ａ〜１１ｆ，２０ａ〜２０ｆおよび、内蔵ゲート抵抗３０ａ〜３０ｆが設けられる。
【００７８】
したがって、電力半導体装置１００ｃについても、電力半導体装置１００ａと同様の並列接続使用および個別使用を、制御端子１１および２０と駆動装置１１０との間での結線の選択によって切換えることができる。
【００７９】
なお、実施の形態１の変形例１，２においても、半導体素子５ａ〜５ｆおよび環流ダイオード６ａ〜６ｆを半導体素子７ａ〜７ｆ（ＭＯＳＦＥＴ）に置換することができる。あるいは、半導体素子５ａ〜５ｆおよび環流ダイオード６ａ〜６ｆについて、モノリシックの逆導通ＩＧＢＴに置換することも可能である。
【００８０】
実施の形態２．
以降の実施の形態では、半導体素子の制御電極（ゲート）と駆動装置との間の接続構成のバリエーションについて説明する。
【００８１】
図１０は、実施の形態２に従う電力半導体装置の構成を説明する回路図である。
図１０を図４と比較して、実施の形態２に従う電力半導体装置１００ｄは、実施の形態１に従う電力半導体装置１００ａと比較して、内蔵ゲート抵抗３１ａ〜３１ｆをさらに備える点で異なる。電力半導体装置１００ｄのその他の部分の構成は、電力半導体装置１００ａと同様であるので、詳細な説明は繰り返さない。内蔵ゲート抵抗３１ａ〜３１ｆは「第２の内蔵抵抗」に対応する。
【００８２】
実施の形態２に従う電力半導体装置１００ｄに対して、個別使用時には、図５と同様に、半導体素子５ａ〜５ｆの制御端子１１ａ〜１１ｆを、個別の駆動装置１１０ａ〜１１０ｆを接続することによって、半導体素子５ａ〜５ｆを個別にオンオフする駆動システムを構成することができる。また、並列接続使用時には、図６と同様に、出力端子４３〜４５を短絡するとともに、上アームの半導体素子５ａ，５ｃ，５ｅの制御端子２０ａ，２０ｃ，２０ｅに駆動装置１１０ｘを接続し、下アームの半導体素子５ｂ，５ｄ，５ｆの制御端子２０ｂ，２０ｄ，２０ｆに駆動装置１１０ｘを接続することによって、並列接続された複数の半導体素子を共通にオンオフする駆動システムを構成することができる。
【００８３】
内蔵ゲート抵抗３１ａ〜３１ｆは、個別使用時に用いられる制御端子１１ａ〜１１ｆと、半導体素子５ａ〜５ｆの制御電極（ゲート）との間に電気的に接続される。すなわち、各半導体素子５のゲートに対して、個別接続使用時に用いられる、制御端子１１および内蔵ゲート抵抗３１と、並列接続使用時に用いられる、制御端子２０および内蔵ゲート抵抗３０とが並列に接続される。
【００８４】
内蔵ゲート抵抗３１ａ〜３１ｆについても、抵抗体の接続または配線材質の高抵抗化等によって構成することができる。内蔵ゲート抵抗３１ａ〜３１ｆは、並列接続使用時の内蔵ゲート抵抗３０ａ〜３０ｆよりも低い電気抵抗値を有するように構成される。内蔵ゲート抵抗３１ａ〜３１ｆの電気抵抗値は、半導体素子５ａ〜５ｆを単独でオンオフする際におけるゲート抵抗の最適値を、回路シミュレーションあるいはモックアップ等の実機試験結果から策定することで設定できる。
【００８５】
実施の形態２に従う電力半導体装置１００ｄによれば、実施の形態１の効果に加えて、個別使用時および並列接続使用時の各々において、電力半導体装置の外部から抵抗素子を接続することなく、個別使用時におけるスイッチング損失の抑制、および、並列接続使用時における半導体素子間での電流の不均衡の抑制を実現することができる。
【００８６】
なお、実施の形態１の変形例１および２の構成に対して、内蔵ゲート抵抗３１ａ〜３１ｆを図１０と同様にさらに接続することで実施の形態２を組み合わせることも可能である。
【００８７】
実施の形態３．
図１１は、実施の形態３に従う電力半導体装置の構成を説明する回路図である。
【００８８】
図１１を図４と比較して、実施の形態３に従う電力半導体装置１００ｅは、実施の形態１に従う電力半導体装置１００ａと比較して、内蔵ゲート抵抗３１ａ〜３１ｆをさらに備えるとともに、内蔵ゲート抵抗３０ａ〜３０ｆに代えて、内蔵ゲート抵抗３２ａ〜３２ｆが配置される点で異なる。内蔵ゲート抵抗３１ａ〜３１ｆは、実施の形態２と同様に、個別使用時に用いられる制御端子１１ａ〜１１ｆと、半導体素子５ａ〜５ｆの制御電極（ゲート）との間に電気的に接続される。内蔵ゲート抵抗３２ａ〜３２ｆは、制御端子２０ａ〜２０ｆと、制御端子１１ａ〜１１ｆおよび内蔵ゲート抵抗３１ａ〜３１ｆの間のノードＮａ〜Ｎｆとの間に接続される。電力半導体装置１００ｅのその他の部分の構成は、電力半導体装置１００ａと同様であるので、詳細な説明は繰り返さない。
【００８９】
すなわち、電力半導体装置１００ｅでは、制御端子２０ａ〜２０ｆは「第１の制御端子」に対応し、制御端子１１ａ〜１１ｆは「第２の制御端子」に対応し、内蔵ゲート抵抗３２ａ〜３２ｆは「第１の内蔵抵抗」に対応し、内蔵ゲート抵抗３１ａ〜３１ｆは「第２の内蔵抵抗」に対応する。
【００９０】
実施の形態３に従う電力半導体装置１００ｅに対しても、個別使用時には、図５と同様に、半導体素子５ａ〜５ｆの制御端子１１ａ〜１１ｆを、個別の駆動装置１１０ａ〜１１０ｆを接続することができる。また、並列接続使用時には、図６と同様に、出力端子４３〜４５を短絡するとともに、上アームの半導体素子５ａ，５ｃ，５ｅの制御端子２０ａ，２０ｃ，２０ｅに駆動装置１１０ｘを接続し、下アームの半導体素子５ｂ，５ｄ，５ｆの制御端子２０ｂ，２０ｄ，２０ｆに駆動装置１１０ｘを接続することができる。
【００９１】
電力半導体装置１００ｅでは、個別使用時に用いられる制御端子１１ａ〜１１ｆは、実施の形態２と同様に、内蔵ゲート抵抗３１ａ〜３１ｆを経由して、半導体素子５ａ〜５ｆの制御電極（ゲート）と接続される。したがって、内蔵ゲート抵抗３１ａ〜３１ｆは、半導体素子５ａ〜５ｆを単独でオンオフする際におけるゲート抵抗の最適値となるような電気抵抗値を有するように構成される。
【００９２】
一方で、並列接続使用時に用いられる制御端子２０ａ〜２０ｆは、直列接続された、内蔵ゲート抵抗３２ａ〜３２ｆおよび３１ａ〜３１ｆを経由して、半導体素子５ａ〜５ｆの制御電極（ゲート）と接続される。したがって、内蔵ゲート抵抗３２の電気抵抗値は、内蔵ゲート抵抗３１および３２の電気抵抗値が、実施の形態１での内蔵ゲート抵抗３０と同等となるように設定することができる。
【００９３】
このように、実施の形態３に従う電力半導体装置１００ｅでは、図５と同様の結線によって、制御端子１１ａ〜１１ｆに対して半導体素子５ａ〜５ｆを個別にオンオフするための電圧パルス信号を入力することによって、実施の形態２と同様の個別使用を実現する駆動システムを構成することができる。さらに、並列接続使用では、図６と同様の結線によって、並列接続された複数個の半導体素子について、ゲート電圧の共振による電流不均衡が生じないようにゲート抵抗を調整した上で、共通にオンオフ制御する駆動システムを構成することができる。
【００９４】
さらに、内蔵ゲート抵抗３２ａ〜３２ｆの電気抵抗値および消費電力は、図４（実施の形態１）および図１０（実施の形態２）での、内蔵ゲート抵抗３０ａ〜３０ｆの電気抵抗値および消費電力よりも小さくできる。したがって、内蔵ゲート抵抗３２ａ〜３２ｆは、内蔵ゲート抵抗３０ａ〜３０ｆよりも小型化することができる。
【００９５】
この結果、実施の形態２と同様に、個別使用時および並列接続使用時の両方でのゲート抵抗を最適化するために内蔵抵抗を配置する構成において、実施の形態２よりも小型化を図ることができる。
【００９６】
なお、実施の形態１の変形例１および２の構成に対して、内蔵ゲート抵抗３１ａ〜３１ｆ，３２ａ〜３２ｆを図１１と同様に接続することで、実施の形態３を組み合わせることも可能である。
【００９７】
実施の形態４．
図１２は、実施の形態４に従う電力半導体装置の構成を説明する回路図である。
【００９８】
図１２を図４と比較して、実施の形態４に従う電力半導体装置１００ｆは、実施の形態１に従う電力半導体装置１００ａと比較して、個別使用時に用いる制御端子１１ａ〜１１ｆに代えて、制御端子２１ａ〜２２ｆおよび内蔵ゲート抵抗３５ａ〜３５ｆを備える点で異なる。内蔵ゲート抵抗３５ａ〜３５ｆは、制御端子２１ａ〜２１ｆと、半導体素子５ａ〜５ｆの制御電極（ゲート）との間に接続される。したがって、各半導体素子５のゲートに対して、制御端子２０および内蔵ゲート抵抗３０と、制御端子２１および内蔵ゲート抵抗３５とが並列に接続される。電力半導体装置１００ｆのその他の部分の構成は、電力半導体装置１００ａと同様であるので、詳細な説明は繰り返さない。
【００９９】
すなわち、電力半導体装置１００ｆでは、制御端子２０ａ〜２０ｆは「第１の制御端子」に対応し、制御端子２１ａ〜２１ｆは「第２の制御端子」に対応し、内蔵ゲート抵抗３０ａ〜３０ｆは「第１の内蔵抵抗」に対応し、内蔵ゲート抵抗３５ａ〜３５ｆは「第２の内蔵抵抗」に対応する。内蔵ゲート抵抗３５ａ〜３５ｆについても、抵抗体の接続または配線材質の高抵抗化等によって構成することができる。
【０１００】
図１３には、実施の形態４に従う電力半導体装置１００ｆの並列接続使用するときに構成される駆動システムの回路図が示される。
【０１０１】
図１３を参照して、並列接続使用時の駆動システムでは、図６と同様に、上アームの半導体素子５ａ，５ｃ，５ｅでは、端子１０ａ，１０ｃ，１０ｅおよび制御端子２０ａ，２０ｃ，２０ｅが、駆動装置１１０ｘと接続される。同様に、下アームの半導体素子５ｂ，５ｄ，５ｆでは、端子１０ｂ，１０ｄ，１０ｆおよび制御端子２０ｂ，２０ｄ，２０ｆが、駆動装置１１０ｙと接続される。
【０１０２】
したがって、並列接続使用時には、実施の形態１と同様の電気抵抗値を有する内蔵ゲート抵抗３０によって、並列接続された複数の半導体素子間での電流不均衡の発生を抑制するためのゲート抵抗が設定される。
【０１０３】
一方で、図１４には、実施の形態４に従う電力半導体装置１００ｆの個別使用するときに構成される駆動システムの回路図が示される。
【０１０４】
図１４を参照して、個別使用時の駆動システムでは、各半導体素子５は、電力半導体装置１００ｆの外部での結線によって、制御端子２０および２１が短絡される。さらに、半導体素子５ａ〜５ｆは、図５と同様に、駆動装置１１０ａ〜１１０ｆに対して、端子１０ａ〜１０ｆおよび、短絡された制御端子２１ａ〜２１ｆおよび２０ａ〜２０ｆと接続される。
【０１０５】
したがって、個別使用時における半導体素子５ａ〜５ｆのゲート抵抗は、内蔵ゲート抵抗３０および３５の並列接続によって構成される。このため、この並列接続による電気抵抗値が、実施の形態２での内蔵ゲート抵抗３１の電気抵抗値、すなわち、個別使用時におけるゲート抵抗の最適値となるように、内蔵ゲート抵抗３５の電気抵抗値を設定することができる。
【０１０６】
なお、内蔵ゲート抵抗３０の電気抵抗値は、並列接続使用時の最適値に対応して決められ、かつ、並列接続によって実現すべき電気抵抗値（内蔵ゲート抵抗３１の電気抵抗値）よりも高い。したがって、内蔵ゲート抵抗３５の電気抵抗値を変数として、個別使用時におけるゲート抵抗の最適値を実現することができる。
【０１０７】
このように、実施の形態４に従う電力半導体装置１００ｆでは、図１３および図１４に示された並列接続使用および個別使用の両方において、実施の形態２と同様にゲート抵抗を設定できる。
【０１０８】
さらに、内蔵ゲート抵抗３５ａ〜３５ｆでの消費電力は、図１０（実施の形態２）および図１１（実施の形態３）での、内蔵ゲート抵抗３１ａ〜３１ｆでの消費電力よりも小さくできる。したがって、内蔵ゲート抵抗３５ａ〜３５ｆは、内蔵ゲート抵抗３１ａ〜３１ｆよりも小型化することができる。この結果、個別使用時および並列接続使用時の両方でのゲート抵抗を最適化するために内蔵抵抗を配置する構成において、実施の形態２よりも小型化を図ることができる。
【０１０９】
なお、実施の形態１の変形例１および２の構成に対して、制御端子２０ａ〜２０ｆおよび内蔵ゲート抵抗３５ａ〜３５ｆを図１２と同様に接続することで、実施の形態４を組み合わせることも可能である。
【０１１０】
実施の形態５．
図１５は、実施の形態５に従う電力半導体装置の構成を説明する回路図である。
【０１１１】
図１５を図４と比較して、実施の形態５に従う電力半導体装置１００ｇは、実施の形態１に従う電力半導体装置１００ａと比較して、制御端子２５ａ〜２５ｆをさらに備える点で異なる。制御端子２５ａ〜２５ｆは、制御端子２０ａ〜２０ｆおよび内蔵ゲート抵抗３０ａ〜３０ｆの間のノードＮａａ〜Ｎｆｆと電気的に接続される。すなわち、内蔵ゲート抵抗３０ａ〜３０ｆに対して、制御端子２０ａ〜２０ｆおよび２５ａ〜２５ｆは並列に接続される。電力半導体装置１００ｇのその他の部分の構成は、電力半導体装置１００ａと同様であるので、詳細な説明は繰り返さない。
【０１１２】
すなわち、電力半導体装置１００ｇにおいても、制御端子２０ａ〜２０ｆは「第１の制御端子」に対応し、制御端子１１ａ〜１１ｆは「第２の制御端子」に対応し、内蔵ゲート抵抗３０ａ〜３０ｆは「第１の内蔵抵抗」に対応する。さらに、制御端子２５ａ〜２５ｆは「第３の制御端子」に対応する。
【０１１３】
図１６には、実施の形態５に従う電力半導体装置１００ｇの並列接続使用するときに構成される駆動システムの回路図が示される。
【０１１４】
図１６を参照して、並列接続使用時の駆動システムでは、図６と同様に、上アームの半導体素子５ａ，５ｃ，５ｅでは、端子１０ａ，１０ｃ，１０ｅおよび制御端子２０ａ，２０ｃ，２０ｅが、駆動装置１１０ｘと接続される。同様に、下アームの半導体素子５ｂ，５ｄ，５ｆでは、端子１０ｂ，１０ｄ，１０ｆおよび制御端子２０ｂ，２０ｄ，２０ｆが、駆動装置１１０ｙと接続される。
【０１１５】
したがって、並列接続使用時には、実施の形態１と同様の電気抵抗値を有する内蔵ゲート抵抗３０によって、並列接続された複数の半導体素子間での電流不均衡の発生を抑制するためのゲート抵抗が設定される。
【０１１６】
図１７には、実施の形態５に従う電力半導体装置１００ｇの個別使用するときに構成される駆動システムの回路図が示される。
【０１１７】
図１７を参照して、個別使用時の駆動システムでは、図５と同様に、駆動装置１１０ａ〜１１０ｆは、半導体素子５ａ〜５ｆの端子１０ａ〜１０ｆおよび制御端子２０ａ〜２０ｆと接続される。さらに、個別使用時には、電力半導体装置１００ｆの外部において、制御端子２５ａ〜２５ｆと制御端子１１ａ〜１１ｆとの間に、抵抗素子４０ａ〜４０ｆがさらに接続される。抵抗素子４０ａ〜４０ｆは「外部抵抗素子」に対応する。
【０１１８】
個別使用では、各半導体素子５のゲート抵抗は、内蔵ゲート抵抗３０と外部接続される抵抗素子４０との並列接続によって構成される。したがって、外部接続される抵抗素子４０の電気抵抗値は、実施の形態４での内蔵ゲート抵抗３５の電気抵抗値と同様に設定することができる。これにより、内蔵ゲート抵抗３０と外部接続される抵抗素子４０との並列接続による電気抵抗値を、個別使用時におけるゲート抵抗の最適値に設定することができる。
【０１１９】
実施の形態５に従う電力半導体装置１００ｇにおいては、並列接続使用および個別使用の両方において、各半導体素子５では、制御端子２０および端子１０が駆動装置１１０と接続される。すなわち、並列接続使用および個別使用の間で駆動装置１１０および電力半導体装置１００ｇの間の結線状態は共通であり、抵抗素子４０を外部接続するか否かによって、並列接続使用および個別使用を切換えることができる。
【０１２０】
このように、実施の形態５に従う電力半導体装置１００ｇでは、図１６および図１７に示された並列接続使用および個別使用の両方において、実施の形態４と同様にゲート抵抗を設定できる。さらに、駆動装置１１０および半導体素子５の間の結線状態が共通である下で、駆動装置１１０が接続されていない制御端子１１および２５の間に外部抵抗を接続するか否かに応じて、実施の形態４よりも容易に並列接続使用および個別使用を切換えることができる。この結果、ユーザ利便性の向上を図ることができる。
【０１２１】
なお、実施の形態１の変形例１および２の構成に対して、制御端子２５ａ〜２５ｆを図１５と同様に配置することで、実施の形態５を組み合わせることも可能である。
【０１２２】
また、実施の形態２〜５、ならびに、実施の形態２〜５と実施の形態１の変形例１，２との組み合わせにおいて、実施の形態１の変形例３と同様に、半導体素子５および環流ダイオード６を、ＭＯＳＦＥＴによる半導体素子７（図９）、あるいは、モノリシックの逆導通ＩＧＢＴに置換することも可能である。
【０１２３】
さらに、上述の実施の形態１〜５では、各相回路の半導体素子に対して、並列接続使用に対応するための構成を共通に適用した例を説明したが、複数の相回路の一部についてのみ、本実施の形態に従う構成を適用することも可能である。
【０１２４】
たとえば、図１８に変形例として示された電力半導体装置１００ｈのように、図７に示された実施の形態１の変形例１（電力半導体装置１００ａ）の構成において、Ｗ相回路１０３の半導体素子５ｅ，５ｆについては、並列接続の使用の対象とすることなく、比較例（図１）と同様に、端子１０ｅ，１０ｆおよび制御端子１１ｅ，１１ｆのみを設けて、制御端子２０および内蔵ゲート抵抗３０については非配置とすることも可能である。図１８の電力半導体装置１００ｈでは、Ｕ相回路１０１およびＶ相回路１０２が「複数の第１の相回路」に対応する。
【０１２５】
すなわち、本実施の形態が適用される電力半導体装置では、実施の形態１〜５に従った並列接続使用のための構成を有する「第１の相回路」が複数個並列に配置されていれば、その他の構成は任意とすることができる。
【０１２６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２７】
５，５ａ〜５ｆ，５ｈ，７，７ａ〜７ｆ  半導体素子、６，６ａ〜６ｆ  環流ダイオード、６ｇ  整流素子、１０ａ〜１０ｆ，１０ｈ  端子、１１ａ〜１１ｆ，１１ｈ，２０ａ〜２０ｆ，２０ｈ，２１ａ〜２１ｆ，２５ａ〜２５ｆ  制御端子、２７，２８  電源ライン、３０ａ〜３０ｆ，３０ｈ，３１ａ〜３１ｆ，３２ａ〜３２ｆ，３５ａ〜３５ｆ  内蔵ゲート抵抗、４０ａ〜４０ｆ  抵抗素子（外部）、４１  高電源端子、４２  低電源端子、４３〜４６  出力端子（各相）、１００ａ〜１００ｈ，１００♯  電力半導体装置、１０１  Ｕ相回路、１０２  Ｖ相回路、１０３  Ｗ相回路、１０４  Ｂ相回路、１１０，１１０ａ〜１１０ｆ，１１０ａｃ，１１０ｂｄ，１１０ｘ，１１０ｙ  駆動装置、１１３  リアクトル、１１４  直流電源、１１５  負荷、１１６ａ，１１６ｂ  キャパシタ、Ｎ１〜Ｎ４  出力ノード、Ｎａ〜Ｎｆ，Ｎａａ〜Ｎｆｆ  ノード。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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