(57)【要約】      （修正有）【課題】超音波診断装置において、従来型アーキテクチャおよび信号処理パラダイムを採用することによる厳しい制限および欠点を改善した装置を提供する。【解決手段】単一チップ超音波撮像解決策を実装するため、オンチップ信号処理を、たとえばデータ帯域幅を減少するために、受信信号経路中に採用することができ、高速シリアルデータモジュールを使用して、デジタルデータストリームとして、オフチップのすべての受信チャネルにデータを移動することができる。オンチップの受信信号のデジタル化によって、進んだデジタル信号処理がオンチップで実施することが可能になり、単一の半導体基板上に全超音波撮像システムの完全な一体化が可能になる。新規の波形生成技法、トランスデューサ構成およびバイアス方法論などが同様に開示される。超音波オンチップ解決策の構成要素として、ＨＩＦＵ方法を、追加または代替的に採用することができる。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
ウルトラソニックトランスデューサ要素からの信号を処理するための方法であって、
前記ウルトラソニックトランスデューサ要素と同じ半導体ダイ上に一体化される構成要素を用いて、前記ウルトラソニックトランスデューサ要素の出力に対応するアナログ信号をデジタル信号に変換することこと
を含む、方法。
【請求項２】
前記半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、高速シリアルデータストリームとして、前記半導体ダイから前記デジタル信号に対応するデータを送信することをさらに含む、請求項１に記載の方法。
【請求項３】
前記半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、前記デジタル信号を処理してそのデータ帯域幅を減少させることをさらに含む、請求項１または２に記載の方法。
【請求項４】
前記少なくとも１つの追加構成要素がデジタル直交復調器を備える、請求項３または他の上記の請求項のいずれか一項に記載の方法。
【請求項５】
前記少なくとも１つの追加構成要素が平均化モジュールを備える、請求項３または他の上記の請求項のいずれか一項に記載の方法。
【請求項６】
前記少なくとも１つの追加構成要素が整合フィルタを備える、請求項３または他の上記の請求項のいずれか一項に記載の方法。
【請求項７】
前記少なくとも１つの追加構成要素が不整合フィルタを備える、請求項３または他の上記の請求項のいずれか一項に記載の方法。
【請求項８】
前記少なくとも１つの追加構成要素が有限インパルス応答（FIR）フィルタを備える、請求項３または他の上記の請求項のいずれか一項に記載の方法。
【請求項９】
前記少なくとも１つの追加構成要素が１／２帯域デシメーション低域通過フィルタを備える、請求項３または他の上記の請求項のいずれか一項に記載の方法。
【請求項１０】
前記少なくとも１つの追加構成要素がデチャープモジュールを備える、請求項３または他の上記の請求項のいずれか一項に記載の方法。
【請求項１１】
前記半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、前記デジタル信号に対応するデータを処理して１つまたは複数の画像形成機能を実施することをさらに含む、請求項１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１２】
前記１つまたは複数の画像形成機能が、アポディゼーション、逆投影、ファストヒエラルキー逆投影、補間範囲移動または他のフーリエリサンプリング技法、ダイナミックフォーカス、遅延加算処理、およびトモグラフィー再構成からなるグループから選択される少なくとも１つの画像形成機能を含む、請求項１１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１３】
前記半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、前記デジタル信号に対応するデータを処理して１つまたは複数のバックエンド処理機能を実施することをさらに含む、請求項１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１４】
前記１つまたは複数のバックエンド処理機能が、ダウンレンジオートフォーカス、クロスレンジオートフォーカス、周波数分散補償、非線形アポディゼーション、リマッピング、圧縮、雑音除去、コンパウンド処理、ドップラ、エラストグラフィ、分光、および基底追跡からなるグループから選択される少なくとも１つのバックエンド処理機能を含む、請求項１３または他の上記の請求項のいずれか一項に記載の方法。
【請求項１５】
前記半導体ダイ上に一体化される少なくとも１つのマイクロプロセッサを使用して、少なくとも１つのデジタル信号処理機能を実施することをさらに含む、請求項１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１６】
前記少なくとも１つのマイクロプロセッサが使用されて、前記デジタル信号に対応するデータの帯域幅を減少させる、請求項１５または他の上記の請求項のいずれか一項に記載の方法。
【請求項１７】
前記少なくとも１つのマイクロプロセッサが使用されて、１つまたは複数の画像形成機能を実施する、請求項１５または他の上記の請求項のいずれか一項に記載の方法。
【請求項１８】
前記１つまたは複数の画像形成機能が、アポディゼーション、逆投影、ファストヒエラルキー逆投影、Ｓｔｏｌｔ補間、ダイナミックフォーカス、遅延加算処理、およびトモグラフィー撮像からなるグループから選択される少なくとも１つの画像形成機能を含む、請求項１７または他の上記の請求項のいずれか一項に記載の方法。
【請求項１９】
前記少なくとも１つのマイクロプロセッサが使用されて、１つまたは複数のバックエンド処理機能を実施する、請求項１５または他の上記の請求項のいずれか一項に記載の方法。
【請求項２０】
前記１つまたは複数のバックエンド処理機能が、ダウンレンジオートフォーカス、クロスレンジオートフォーカス、周波数分散補償、非線形アポディゼーション、リマッピング、圧縮、雑音除去、コンパウンド処理、ドップラ、エラストグラフィ、分光、および基底追跡からなるグループから選択される少なくとも１つのバックエンド処理機能を含む、請求項１９または他の上記の請求項のいずれか一項に記載の方法。
【請求項２１】
前記半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、前記アナログ信号をデジタル信号に変換する前に、前記アナログ信号を処理して、そこから波形を分離することをさらに含む、請求項１または他の上記の請求項のいずれか一項に記載の方法。
【請求項２２】
前記少なくとも１つの追加構成要素がアナログ直交復調器を備える、請求項２１または他の上記の請求項のいずれか一項に記載の方法。
【請求項２３】
前記少なくとも１つの追加構成要素がアナログデチャープモジュールを備える、請求項２１または他の上記の請求項のいずれか一項に記載の方法。
【請求項２４】
前記ウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項１または他の上記の請求項のいずれか一項に記載の方法。
【請求項２５】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項２４または他の上記の請求項のいずれか一項に記載の方法。
【請求項２６】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項２４または他の上記の請求項のいずれか一項に記載の方法。
【請求項２７】
半導体ダイ上に一体化される、少なくとも１つのウルトラソニックトランスデューサ要素と、
前記半導体ダイ上に一体化され、前記ウルトラソニックトランスデューサ要素の出力に対応するアナログ信号をデジタル信号に変換するように構成されるアナログ−デジタル（ADC）変換器と
を備える、超音波デバイス。
【請求項２８】
前記半導体ダイ上に一体化され、前記半導体ダイからの前記デジタル信号に対応するデータを高速シリアルデータストリームとして送信するように構成される、高速シリアルデータモジュール
をさらに備える、請求項２７または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項２９】
前記半導体ダイ上に一体化され、前記デジタル信号を処理してそのデータ帯域幅を減少させるように構成される、少なくとも１つの信号処理モジュール
をさらに備える、請求項２７または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項３０】
前記少なくとも１つの信号処理モジュールがデジタル直交復調器を備える、請求項２９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項３１】
前記少なくとも１つの信号処理モジュールが平均化モジュールを備える、請求項２９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項３２】
前記少なくとも１つの信号処理モジュールが整合フィルタを備える、請求項２９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項３３】
前記少なくとも１つの信号処理モジュールが不整合フィルタを備える、請求項２９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項３４】
前記少なくとも１つの信号処理モジュールが有限インパルス応答フィルタを備える、請求項２９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項３５】
前記少なくとも１つの信号処理モジュールが１／２帯域デシメーション低域通過フィルタを備える、請求項２９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項３６】
前記少なくとも１つの信号処理モジュールがデチャープモジュールを備える、請求項２９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項３７】
前記半導体ダイ上に一体化され、前記デジタル信号に対応するデータを処理して、１つまたは複数の画像形成機能を実施するように構成される、少なくとも１つの信号処理モジュール
をさらに備える、請求項２７または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項３８】
前記１つまたは複数の画像形成機能が、アポディゼーション、逆投影、ファストヒエラルキー逆投影、補間範囲移動または他のフーリエリサンプリング技法、ダイナミックフォーカス、遅延加算処理、およびトモグラフィー再構成からなるグループから選択される少なくとも１つの画像形成機能を含む、請求項３７または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項３９】
前記半導体ダイ上に一体化され、前記デジタル信号に対応するデータを処理して、１つまたは複数のバックエンド処理機能を実施するように構成される、少なくとも１つの信号処理モジュール
をさらに備える、請求項２７または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項４０】
前記１つまたは複数のバックエンド処理機能が、ダウンレンジオートフォーカス、クロスレンジオートフォーカス、周波数分散補償、非線形アポディゼーション、リマッピング、圧縮、雑音除去、コンパウンド処理、ドップラ、エラストグラフィ、分光、および基底追跡からなるグループから選択される少なくとも１つのバックエンド処理機能を含む、請求項３９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項４１】
前記半導体ダイ上に一体化され、少なくとも１つのデジタル信号処理機能を実施するように構成される、マイクロプロセッサ
をさらに備える、請求項２７または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項４２】
前記マイクロプロセッサが、前記デジタル信号に対応するデータの帯域幅を減少させるように構成される、請求項４１または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項４３】
前記マイクロプロセッサが１つまたは複数の画像形成機能を実施するように構成される、請求項４１または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項４４】
前記１つまたは複数の画像形成機能が、アポディゼーション、逆投影、ファストヒエラルキー逆投影、補間範囲移動または他のフーリエリサンプリング技法、ダイナミックフォーカス、遅延加算処理、およびトモグラフィー撮像からなるグループから選択される少なくとも１つの画像形成機能を含む、請求項４３または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項４５】
前記マイクロプロセッサが１つまたは複数のバックエンド処理機能を実施するように構成される、請求項４１または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項４６】
前記１つまたは複数のバックエンド処理機能が、ダウンレンジオートフォーカス、クロスレンジオートフォーカス、周波数分散補償、非線形アポディゼーション、リマッピング、圧縮、雑音除去、コンパウンド処理、ドップラ、エラストグラフィ、分光、および基底追跡からなるグループから選択される少なくとも１つのバックエンド処理機能を含む、請求項４５または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項４７】
前記半導体ダイ上に一体化され、前記ＡＤＣコンバータが前記アナログ信号をデジタル信号に変換する前に、前記アナログ信号を処理して、そこから波形を分離するように構成される、少なくとも１つの追加構成要素
をさらに備える、請求項２７または他の上記の請求項のいずれか一項に記載のデバイス。
【請求項４８】
前記少なくとも１つの追加構成要素がアナログ直交復調器を備える、請求項４７または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項４９】
前記少なくとも１つの追加構成要素がアナログデチャープモジュールを備える、請求項４７または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項５０】
前記ウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項２７または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項５１】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項５０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項５２】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項５０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項５３】
ウルトラソニックトランスデューサ要素からの信号を処理するための方法であって、
前記ウルトラソニックトランスデューサ要素と同じ半導体ダイ上に一体化される少なくとも１つの構成要素を用いて、前記トランスデューサ要素の出力に対応する信号を処理して、そこから波形を分離すること
を含む、方法。
【請求項５４】
前記少なくとも１つの構成要素がアナログ直交復調器を備える、請求項５３または他の上記の請求項のいずれか一項に記載の方法。
【請求項５５】
前記少なくとも１つの構成要素がアナログデチャープモジュールを備える、請求項５３または他の上記の請求項のいずれか一項に記載の方法。
【請求項５６】
前記ウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項５３または他の上記の請求項のいずれか一項に記載の方法。
【請求項５７】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項５６または他の上記の請求項のいずれか一項に記載の方法。
【請求項５８】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項５６または他の上記の請求項のいずれか一項に記載の方法。
【請求項５９】
半導体ダイ上に一体化される、少なくとも１つのウルトラソニックトランスデューサ要素と、
前記半導体ダイ上に一体化され、前記少なくとも１つのウルトラソニックトランスデューサ要素の出力に対応する信号を処理して、そこから波形を分離するように構成される、少なくとも１つの構成要素と
を備える、超音波デバイス。
【請求項６０】
前記少なくとも１つの構成要素がアナログ直交復調器を備える、請求項５９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項６１】
前記少なくとも１つの構成要素がアナログデチャープモジュールを備える、請求項５９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項６２】
前記少なくとも１つのウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項５９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項６３】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項６２または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項６４】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項６２または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項６５】
各々が複数のウルトラソニックトランスデューサセルを備える、少なくとも２つのウルトラソニックトランスデューサ要素を構成するための方法であって、
前記少なくとも２つのウルトラソニックトランスデューサ要素のうちの一方の中の少なくとも１つのウルトラソニックトランスデューサセルを、前記少なくとも２つのウルトラソニックトランスデューサ要素の他方の中の少なくとも１つのウルトラソニックトランスデューサセルに結合すること
を含む、方法。
【請求項６６】
前記結合することが、前記少なくとも２つのウルトラソニックトランスデューサ要素のうちの前記一方の中の前記少なくとも１つのウルトラソニックトランスデューサセルを、前記少なくとも２つのウルトラソニックトランスデューサ要素の前記他方の中の前記少なくとも１つのウルトラソニックトランスデューサセルに、抵抗性要素を介して結合することを含む、請求項６５または他の上記の請求項のいずれか一項に記載の方法。
【請求項６７】
前記抵抗性要素がポリシリコン抵抗器を備える、請求項６６または他の上記の請求項のいずれか一項に記載の方法。
【請求項６８】
前記結合することが、前記少なくとも２つのウルトラソニックトランスデューサ要素のうちの異なるものの中の第１の対のウルトラソニックトランスデューサセルを、第１のインピーダンス値を有する第１の結合要素と結合することと、前記少なくとも２つのウルトラソニックトランスデューサ要素のうちの前記異なるものの中の第２の対のウルトラソニックトランスデューサセルを、前記第１のインピーダンス値と異なる第２のインピーダンス値を有する第２の結合要素と結合することとを含む、請求項６５または他の上記の請求項のいずれか一項に記載の方法。
【請求項６９】
前記結合することが、前記少なくとも２つのウルトラソニックトランスデューサ要素のうちの前記一方の中の前記少なくとも１つのウルトラソニックトランスデューサセルと、前記少なくとも２つのウルトラソニックトランスデューサ要素の前記他方の中の前記少なくとも１つのウルトラソニックトランスデューサセルとの間に誘導結合を確立することを含む、請求項６５または他の上記の請求項のいずれか一項に記載の方法。
【請求項７０】
前記少なくとも２つのウルトラソニックトランスデューサ要素の前記ウルトラソニックトランスデューサセルのうちの少なくともいくつかを混合することをさらに含む、請求項６５または他の上記の請求項のいずれか一項に記載の方法。
【請求項７１】
前記少なくとも２つのウルトラソニックトランスデューサ要素の各々が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項６５または他の上記の請求項のいずれか一項に記載の方法。
【請求項７２】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項７１または他の上記の請求項のいずれか一項に記載の方法。
【請求項７３】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項７１または他の上記の請求項のいずれか一項に記載の方法。
【請求項７４】
前記少なくとも２つのトランスデューサ要素の各々の中の少なくともいくつかのトランスデューサセルをアポダイズすることをさらに含む、請求項６５または他の上記の請求項のいずれか一項に記載の方法。
【請求項７５】
前記アポダイズすることが、前記少なくとも２つのウルトラソニックトランスデューサ要素のうちの前記一方の中の前記少なくとも１つのトランスデューサセル、および前記少なくとも２つのトランスデューサ要素の前記他方の中の前記少なくとも１つのトランスデューサセルをアポダイズすることを含む、請求項７４または他の上記の請求項のいずれか一項に記載の方法。
【請求項７６】
各々が複数のウルトラソニックトランスデューサセルを備える少なくとも２つのウルトラソニックトランスデューサ要素を備える、超音波デバイスであって、前記少なくとも２つのウルトラソニックトランスデューサ要素のうちの一方の中の少なくとも１つのウルトラソニックトランスデューサセルが、前記少なくとも２つのウルトラソニックトランスデューサ要素の他方の中の少なくとも１つのウルトラソニックトランスデューサセルに結合される、超音波デバイス。
【請求項７７】
前記少なくとも２つのウルトラソニックトランスデューサ要素のうちの前記一方の中の前記少なくとも１つのトランスデューサセルが、前記少なくとも２つのトランスデューサ要素の前記他方の中の前記少なくとも１つのトランスデューサセルに抵抗性要素を介して結合される、請求項７６または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項７８】
前記抵抗性要素がポリシリコン抵抗器を備える、請求項７７または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項７９】
前記少なくとも２つのトランスデューサ要素のうちの一方が少なくとも第１および第２のトランスデューサセルを備え、前記少なくとも２つのトランスデューサ要素のうちの他方が少なくとも第３および第４のトランスデューサセルを備え、
前記第１のトランスデューサセルと第３のトランスデューサセルが第１のインピーダンス値を有する第１の結合要素を介して結合され、
前記第２のトランスデューサセルと第４のトランスデューサセルが前記第１のインピーダンス値と異なる第２のインピーダンス値を有する第２の結合要素を介して結合される、
請求項７６または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項８０】
前記少なくとも２つのトランスデューサ要素のうちの前記一方の中の前記少なくとも１つのトランスデューサセルと、前記少なくとも２つのトランスデューサ要素の前記他方の中の前記少なくとも１つのトランスデューサセルとの間に誘導結合が確立されるように、前記少なくとも２つのトランスデューサ要素が、構成および配置される、請求項７６または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項８１】
前記少なくとも２つのトランスデューサ要素の前記トランスデューサセルのうちの少なくともいくつかが混合される、請求項７６または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項８２】
前記少なくとも２つのウルトラソニックトランスデューサ要素の各々が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項７６または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項８３】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項８２または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項８４】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項８２または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項８５】
前記少なくとも２つのトランスデューサ要素の各々の中の前記少なくとも１つのトランスデューサセルがアポダイズされる、請求項７６または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項８６】
前記少なくとも２つのウルトラソニックトランスデューサ要素のうちの前記一方の中の前記少なくとも１つのトランスデューサセル、および前記少なくとも２つのトランスデューサ要素の前記他方の中の前記少なくとも１つのトランスデューサセルがアポダイズされる、請求項８５または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項８７】
ウルトラソニックトランスデューサ要素に電圧でバイアスをかけるための方法であって、
パルサの出力を使用して、前記ウルトラソニックトランスデューサ要素を駆動し、その結果、前記ウルトラソニックトランスデューサ要素がウルトラソニックパルスを放出することと、
少なくともいくつかの場合に、前記パルサが前記ウルトラソニックトランスデューサ要素を駆動するために使用されておらず、その結果、前記ウルトラソニックトランスデューサ要素がウルトラソニックパルスを放出するとき、ウルトラソニックトランスデューサ要素へバイアス信号を印加するために前記パルサの前記出力を使用することと
を含む、方法。
【請求項８８】
前記ウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項８７または他の上記の請求項のいずれか一項に記載の方法。
【請求項８９】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項８８または他の上記の請求項のいずれか一項に記載の方法。
【請求項９０】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、ＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項８８または他の上記の請求項のいずれか一項に記載の方法。
【請求項９１】
少なくとも１つのウルトラソニックトランスデューサ要素と、
前記少なくとも１つのウルトラソニックトランスデューサに結合され、少なくともいくつかの場合に、前記少なくとも１つのトランスデューサ要素が使用されて受信したウルトラソニックエネルギーを検知するとき、前記パルサの出力が使用されて前記少なくとも１つのウルトラソニックトランスデューサ要素にバイアスをかけるように構成および配置されるパルサと
を備える、超音波デバイス。
【請求項９２】
前記少なくとも１つのウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項９１または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項９３】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項９２または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項９４】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項９２または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項９５】
半導体ダイ上に一体化される少なくとも１つのウルトラソニックトランスデューサ要素にバイアスをかけるための方法であって、
前記半導体ダイに印加されるバイアス電圧を使用して前記少なくとも１つのウルトラソニックトランスデューサ要素にバイアスをかけること
を含む、方法。
【請求項９６】
前記少なくとも１つのウルトラソニックトランスデューサ要素が対象物を撮像または治療するために使用されている間、前記対象物に面する前記少なくとも１つのウルトラソニックトランスデューサ要素の側に、アースを印加すること
をさらに含む、請求項９５または他の上記の請求項のいずれか一項に記載の方法。
【請求項９７】
前記少なくとも１つのウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項９５または他の上記の請求項のいずれか一項に記載の方法。
【請求項９８】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項９７または他の上記の請求項のいずれか一項に記載の方法。
【請求項９９】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項９７または他の上記の請求項のいずれか一項に記載の方法。
【請求項１００】
半導体ダイ上に一体化される、少なくとも１つのウルトラソニックトランスデューサ要素を備え、前記ダイに印加されるバイアス電圧が前記少なくとも１つのウルトラソニックトランスデューサ要素にバイアスをかけるためにも使用されるように、前記少なくとも１つのウルトラソニックトランスデューサ要素が前記ダイ上で構成および配置される、超音波デバイス。
【請求項１０１】
前記超音波デバイスが、前記少なくとも１つのウルトラソニックトランスデューサ要素を使用して対象物を撮像または治療するように構成され、撮像または治療の期間前記対象物に面するように構成される前記少なくとも１つのウルトラソニックトランスデューサ要素の側がアースに接続される、請求項１００または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１０２】
前記少なくとも１つのウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項１００または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１０３】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項１０２または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１０４】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項１０２または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１０５】
少なくとも１つのウルトラソニックトランスデューサ要素にバイアスをかけるための方法であって、
前記少なくとも１つのウルトラソニックトランスデューサ要素が対象物を撮像または治療するために使用されている間、前記対象物に面する前記少なくとも１つのウルトラソニックトランスデューサ要素の側に、アースを印加すること
を含む、方法。
【請求項１０６】
前記少なくとも１つのウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項１０５または他の上記の請求項のいずれか一項に記載の方法。
【請求項１０７】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項１０６または他の上記の請求項のいずれか一項に記載の方法。
【請求項１０８】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項１０６または他の上記の請求項のいずれか一項に記載の方法。
【請求項１０９】
少なくとも１つのウルトラソニックトランスデューサ要素を使用して対象物を撮像または治療するように構成され、撮像または治療の期間前記対象物に面するように構成される前記少なくとも１つのウルトラソニックトランスデューサ要素の側がアースに接続される、超音波デバイス。
【請求項１１０】
前記少なくとも１つのウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項１０９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１１１】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項１１０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１１２】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項１１０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１１３】
超音波デバイス中で第１および第２の送信制御回路を構成するための方法であって、前記第１および第２の送信制御回路の各々が、ウルトラソニックトランスデューサ要素のためのパルサを駆動する波形発生器を備える方法において、
前記第１の制御回路が送信イネーブル信号を受信するときと、前記第１の波形発生器により生成される第１の波形が前記第１のパルサに印加されるときとの間の第１の遅延の長さが、前記第２の制御回路が前記送信イネーブル信号を受信するときと、前記第２の波形発生器により生成される第２の波形が前記第２のパルサに印加されるときとの間の第２の遅延の長さと異なるように、前記第１の送信制御回路と第２の送信制御回路を異なって構成すること
を含む、方法。
【請求項１１４】
前記第１および第２の送信制御回路を構成する前記ことが、
前記送信イネーブル信号が前記第１の波形発生器に到達する前に第１の長さの時間だけ前記送信イネーブル信号が遅延されるように前記第１の送信制御回路を構成することと、
前記送信イネーブル信号が前記第２の波形発生器に到達する前に第２の長さの時間だけ前記送信イネーブル信号が遅延されるように前記第２の送信制御回路を構成することであって、前記第２の長さの時間が前記第１の長さの時間と異なることと
を含む、請求項１１３または他の上記の請求項のいずれか一項に記載の方法。
【請求項１１５】
前記第１および第２の送信制御回路を構成する前記ことが、
前記第１の波形発生器が第１の開始周波数を持つように構成することと、
前記第２の波形発生器が、前記第１の開始周波数と異なる第２の開始周波数を持つように構成することと
を含む、請求項１１３または他の上記の請求項のいずれか一項に記載の方法。
【請求項１１６】
前記第１および第２の送信制御回路を構成する前記ことが、
前記第１の波形発生器が第１の開始位相を持つように構成することと、
前記第２の波形発生器が、前記第１の開始位相と異なる第２の開始位相を持つように構成することと
を含む、請求項１１３または他の上記の請求項のいずれか一項に記載の方法。
【請求項１１７】
前記第１および第２の送信制御回路を構成する前記ことが、
前記第１の波形発生器により出力される前記第１の波形が、前記第１の波形が前記第１のパルサに到達する前に、第１の長さの時間だけ遅延されるように前記第１の送信制御回路を構成することと、
前記第２の波形発生器により出力される前記第２の波形が、前記第２の波形が前記第２のパルサに到達する前に、前記第１の長さの時間と異なる第２の長さの時間だけ遅延されるように前記第２の送信制御回路を構成することと
を含む、請求項１１３または他の上記の請求項のいずれか一項に記載の方法。
【請求項１１８】
少なくとも第１および第２のウルトラソニックトランスデューサ要素と、
前記第１のウルトラソニックトランスデューサ要素を駆動するように前記第１のウルトラソニックトランスデューサ要素に結合され、その結果、前記第１のウルトラソニックトランスデューサ要素がウルトラソニックパルスを放出する第１のパルサ、
前記第１のパルサに結合され、前記第１の送信制御回路による送信イネーブル信号の受信に応答して、前記第１のパルサに第１の波形を提供する第１の波形発生器、および
前記第１の送信制御回路が前記送信イネーブル信号を受信するときと前記第１の波形が前記第１のパルサに印加されるときとの間の第１の遅延の長さに影響を及ぼす、少なくとも１つの第１の構成要素
を備える第１の送信制御回路と、
前記第２のウルトラソニックトランスデューサ要素を駆動するように前記第２のウルトラソニックトランスデューサ要素に結合され、その結果、前記第２のウルトラソニックトランスデューサ要素がウルトラソニックパルスを放出する第２のパルサ、
前記第２のパルサに結合され、前記第２の送信制御回路による前記送信イネーブル信号の受信に応答して、前記第２のパルサに第２の波形を提供する第２の波形発生器、および
前記第２の送信制御回路が前記イネーブル信号を受信するときと前記第２の波形が前記第２のパルサに印加されるときとの間の第２の遅延の長さに影響を及ぼす、少なくとも１つの第２の構成要素
を備える第２の送信制御回路と
を備え、
前記少なくとも１つの第１の構成要素が前記少なくとも１つの第２の構成要素と異なって構成され、その結果、前記第２の遅延の前記長さが前記第１の遅延の前記長さと異なる、
超音波デバイス。
【請求項１１９】
前記少なくとも１つの第１の構成要素が、前記イネーブル信号を前記第１の波形発生器に提供する前に、第１の数のクロックサイクルだけ前記イネーブル信号を遅延させる第１のシフトレジスタを備え、
前記少なくとも１つの第２の構成要素が、前記イネーブル信号を前記第２の波形発生器に提供する前に、前記第１の数のクロックサイクルと異なる第２の数のクロックサイクルだけ前記イネーブル信号を遅延させる第２のシフトレジスタを備える、
請求項１１８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１２０】
前記少なくとも１つの第１の構成要素が、前記第１の波形発生器の開始周波数を決定する第１の値を含む第１のレジスタを含み、
前記少なくとも１つの第２の構成要素が、前記第２の波形発生器の開始周波数を決定する、前記第１の値と異なる第２の値を含む第２のレジスタを含む、
請求項１１８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１２１】
前記少なくとも１つの第１の構成要素が、前記第１の波形発生器の開始位相を決定する第１の値を含む第１のレジスタを含み、
前記少なくとも１つの第２の構成要素が、前記第２の波形発生器の開始位相を決定する、前記第１の値と異なる第２の値を含む第２のレジスタを含む、
請求項１１８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１２２】
前記第１の波形発生器により出力される前記第１の波形を、前記第１の波形が前記第１のパルサに到達する前に、第１の長さの時間だけ遅延させる第１の遅延要素を前記少なくとも１つの第１の構成要素が備え、
前記第２の波形発生器により出力される前記第２の波形を、前記第２の波形が前記第２のパルサに到達する前に、前記第１の長さの時間と異なる第２の長さの時間だけ遅延させる第２の遅延要素を前記少なくとも１つの第２の構成要素が備える、
請求項１１８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１２３】
少なくとも第１および第２の波形発生器を構成するための方法であって、
前記少なくとも第１および第２の波形発生器の第１および第２の構成可能動作パラメータの値を制御するためにコントローラを使用すること
を含む、方法。
【請求項１２４】
前記コントローラで一連のイベント数を生成することと、
前記第１の波形発生器について、前記第１の波形発生器に関連する第１のメモリから前記コントローラにより提供されるイベント数に関連する第１の値を検索し、前記第１の構成可能動作パラメータとして使用するために前記第１の値を前記第１の波形発生器に提供することと、
前記第２の波形発生器について、前記第２の波形発生器に関連する第２のメモリから前記コントローラにより提供される前記イベント数に関連する第２の値を検索し、前記第２の構成可能動作パラメータとして使用するために前記第２の値を前記第２の波形発生器に提供することと
をさらに含む、請求項１２３または他の上記の請求項のいずれか一項に記載の方法。
【請求項１２５】
前記第１および第２の構成可能動作パラメータが前記第１および第２の波形発生器の同じ機能性を制御し、少なくとも１つのイベント数について、前記第１のメモリから検索された前記第１の値と前記第２のメモリから検索された前記第２の値が異なる、請求項１２４または他の上記の請求項のいずれか一項に記載の方法。
【請求項１２６】
前記第１および第２の波形発生器の各々にイネーブル信号を送信するために前記コントローラを使用すること
をさらに含む、請求項１２３または他の上記の請求項のいずれか一項に記載の方法。
【請求項１２７】
第１の波形発生器の前記第１の構成可能動作パラメータと第２の波形発生器の前記第２の構成可能動作パラメータのそれぞれが異なる値を有するように設定すること
をさらに含む、請求項１２３または他の上記の請求項のいずれか一項に記載の方法。
【請求項１２８】
少なくとも第１および第２の対応するウルトラソニックトランスデューサ要素による送信のための波形を生成するように構成される少なくとも第１および第２の波形発生器であって、前記第１の波形発生器が少なくとも１つの第１の構成可能動作パラメータを含み、前記第２の波形発生器が少なくとも１つの第２の構成可能動作パラメータを含む、少なくとも第１および第２の波形発生器と、
前記第１および第２の構成可能動作パラメータの値を制御するように構成されるコントローラと
を備えるデバイス。
【請求項１２９】
前記コントローラが一連の送信イベント数を出力するように構成され、
前記第１の波形発生器が、それぞれの送信イベント数に関連する前記第１の構成可能動作パラメータについての値を記憶する第１のイベントメモリに関連し、前記コントローラから送信されたイベント数を受信して、前記第１の波形発生器にそれによる使用のために、前記第１の構成可能動作パラメータについての対応する記憶された値を出力するように構成され、
前記第２の波形発生器が、それぞれの送信イベント数に関連する前記第２の構成可能動作パラメータについての値を記憶する第２のイベントメモリに関連し、前記コントローラから送信されたイベント数を受信して、前記第２の波形発生器にそれによる使用のために、前記第２の構成可能動作パラメータについての対応する記憶された値を出力するように構成される、
請求項１２８または他の上記の請求項のいずれか一項に記載のデバイス。
【請求項１３０】
前記コントローラにより出力される少なくとも１つのイベント数について、前記第１のイベントメモリおよび第２のイベントメモリが、前記第１および第２の構成可能動作パラメータについての異なる関連値を記憶する、
請求項１２９または他の上記の請求項のいずれか一項に記載のデバイス。
【請求項１３１】
前記コントローラが前記第１および第２の波形発生器の各々に送信イネーブル信号を通信するようにさらに構成される、請求項１２８または他の上記の請求項のいずれか一項に記載のデバイス。
【請求項１３２】
前記第１の構成可能動作パラメータが前記第２の構成可能動作パラメータと異なる値に設定することができる、請求項１２８または他の上記の請求項のいずれか一項に記載のデバイス。
【請求項１３３】
超音波デバイスを作るための方法であって、少なくとも１つのＣＭＯＳウルトラソニックトランスデューサ要素と同じ半導体ダイ上にデジタル受信回路を一体化することを含む、方法。
【請求項１３４】
前記ウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項１３３または他の上記の請求項のいずれか一項に記載の方法。
【請求項１３５】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項１３４または他の上記の請求項のいずれか一項に記載の方法。
【請求項１３６】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項１３４または他の上記の請求項のいずれか一項に記載の方法。
【請求項１３７】
単一の集積回路基板上に形成される、少なくとも１つのＣＭＯＳウルトラソニックトランスデューサ要素とデジタル受信回路とを備えるデバイス。
【請求項１３８】
前記ウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項１３７または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１３９】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項１３８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１４０】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項１３８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１４１】
超音波デバイスを作るための方法であって、
少なくとも第１および第２の送信制御回路ならびに第１および第２のウルトラソニックトランスデューサ要素に対応する少なくとも第１および第２の受信制御回路を備えるＣＭＯＳ回路の上に、少なくとも前記第１および第２のウルトラソニックトランスデューサ要素を製造すること
を含む、方法。
【請求項１４２】
前記第１および第２の受信制御回路の各々が、アナログ−デジタル変換器を備える、請求項１４１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１４３】
前記第１および第２の受信制御回路の各々が、デジタル信号処理回路をさらに備える、請求項１４２または他の上記の請求項のいずれか一項に記載の方法。
【請求項１４４】
前記少なくとも第１および第２のウルトラソニックトランスデューサ要素が、前記ＣＭＯＳ回路の上に製造され、そのため、前記第１の送信制御回路および前記第１の受信制御回路は、両方が前記第１のウルトラソニックトランスデューサ要素の下に配設され、前記第２の送信制御回路および前記第２の受信制御回路は、両方が前記第２のウルトラソニックトランスデューサ要素の下に配設される、請求項１４１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１４５】
前記少なくとも第１および第２のウルトラソニックトランスデューサ要素を製造する前記ことが、前記ＣＭＯＳ回路と同じ半導体基板上に前記少なくとも第１および第２のウルトラソニックトランスデューサ要素を製造することを含む、請求項１４１に記載の方法。
【請求項１４６】
前記少なくとも第１および第２のウルトラソニックトランスデューサ要素を製造する前記ことが、
前記第１のウルトラソニックトランスデューサ要素のために第１のパルサを駆動するように結合される第１の波形発生器を含むように前記第１の送信制御回路を製造することと、
前記第２のウルトラソニックトランスデューサ要素のために第２のパルサを駆動するように結合される第２の波形発生器を含むように前記第２の送信制御回路を製造することと
を含む、請求項１４１に記載の方法。
【請求項１４７】
前記第１および第２のウルトラソニックトランスデューサ要素の各々が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項１４１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１４８】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項１４７または他の上記の請求項のいずれか一項に記載の方法。
【請求項１４９】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項１４７または他の上記の請求項のいずれか一項に記載の方法。
【請求項１５０】
少なくとも第１および第２のウルトラソニックトランスデューサ要素と、
前記少なくとも第１および第２のウルトラソニックトランスデューサ要素の下に配設されるＣＭＯＳ回路と
を備え、
前記ＣＭＯＳ回路が、その中に、第１および第２の送信制御回路ならびに前記第１および第２のウルトラソニックトランスデューサ要素に対応する第１および第２の受信制御回路を一体化した、超音波デバイス。
【請求項１５１】
前記第１および第２の受信制御回路の各々が、アナログ−デジタル変換器を備える、請求項１５０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１５２】
前記第１および第２の受信制御回路の各々が、デジタル信号処理回路をさらに備える、請求項１５１または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１５３】
前記第１の送信制御回路および前記第１の受信制御回路は、両方が前記第１のウルトラソニックトランスデューサ要素の下に配設され、前記第２の送信制御回路および前記第２の受信制御回路は、両方が前記第２のウルトラソニックトランスデューサ要素の下に配設される、請求項１５０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１５４】
前記第１および第２のウルトラソニックトランスデューサ要素が、前記ＣＭＯＳ回路と同じ半導体ダイ上に一体化される、請求項１５０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１５５】
前記第１の送信制御回路が、前記第１のウルトラソニックトランスデューサ要素のために第１のパルサを駆動するように結合される第１の波形発生器を備え、前記第２の送信制御回路が、前記第２のウルトラソニックトランスデューサ要素のために第２のパルサを駆動するように結合される第２の波形発生器を備える、請求項１５０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１５６】
前記第１および第２のウルトラソニックトランスデューサ要素の各々が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項１５０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１５７】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項１５６または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１５８】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項１５６または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１５９】
ウルトラソニックトランスデューサ要素からの信号を処理するための方法であって、
前記ウルトラソニックトランスデューサ要素と同じ半導体ダイ上に一体化される構成要素を用いて、前記半導体ダイからの前記ウルトラソニックトランスデューサ要素の出力に対応するデータを高速シリアルデータストリームとして送信すること
を含む、方法。
【請求項１６０】
前記ウルトラソニックトランスデューサ要素の出力に対応するアナログ信号をデジタル信号に変換することをさらに含み、
データを送信する前記ことが前記高速シリアルデータストリームとして前記半導体ダイからの前記デジタル信号に対応するデータを送信することを含む、
請求項１５９または他の上記の請求項のいずれか一項に記載の方法。
【請求項１６１】
前記半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、前記デジタル信号を処理してそのデータ帯域幅を減少させること
をさらに含む、請求項１６０または他の上記の請求項のいずれか一項に記載の方法。
【請求項１６２】
前記少なくとも１つの追加構成要素がデジタル直交復調器を備える、請求項１６１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１６３】
前記少なくとも１つの追加構成要素が平均化モジュールを備える、請求項１６１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１６４】
前記少なくとも１つの追加構成要素が整合フィルタを備える、請求項１６１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１６５】
前記少なくとも１つの追加構成要素が不整合フィルタを備える、請求項１６１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１６６】
前記少なくとも１つの追加構成要素が有限インパルス応答（FIR）フィルタを備える、請求項１６１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１６７】
前記少なくとも１つの追加構成要素が１／２帯域デシメーション低域通過フィルタを備える、請求項１６１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１６８】
前記少なくとも１つの追加構成要素がデチャープモジュールを備える、請求項１６１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１６９】
前記半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、前記アナログ信号をデジタル信号に変換する前に、前記アナログ信号を処理して、そこから波形を分離すること
をさらに含む、請求項１６１または他の上記の請求項のいずれか一項に記載の方法。
【請求項１７０】
前記少なくとも１つの追加構成要素がアナログ直交復調器を備える、請求項１６９または他の上記の請求項のいずれか一項に記載の方法。
【請求項１７１】
前記少なくとも１つの追加構成要素がアナログデチャープモジュールを備える、請求項１６９または他の上記の請求項のいずれか一項に記載の方法。
【請求項１７２】
前記ウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項１５９または他の上記の請求項のいずれか一項に記載の方法。
【請求項１７３】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項１７２または他の上記の請求項のいずれか一項に記載の方法。
【請求項１７４】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項１７２または他の上記の請求項のいずれか一項に記載の方法。
【請求項１７５】
送信する前記ことが、ＵＳＢモジュールを使用して、前記半導体ダイからの前記ウルトラソニックトランスデューサ要素の前記出力に対応する前記データを前記高速シリアルデータストリームとして送信することを含む、
請求項１５９または他の上記の請求項のいずれか一項に記載の方法。
【請求項１７６】
前記ＵＳＢモジュールがＵＳＢ３．０モジュールを備える、請求項１７５または他の上記の請求項のいずれか一項に記載の方法。
【請求項１７７】
送信する前記ことが、低電圧差動信号（LVDS）リンクを使用して、前記半導体ダイから前記ウルトラソニックトランスデューサ要素の前記出力に対応する前記データを送信することを含む、
請求項１５９または他の上記の請求項のいずれか一項に記載の方法。
【請求項１７８】
半導体ダイ上に一体化される、少なくとも１つのウルトラソニックトランスデューサ要素と、
前記半導体ダイ上に一体化され、前記半導体ダイからの前記ウルトラソニックトランスデューサ要素の出力に対応するデータを高速シリアルデータストリームとして送信するように構成される高速シリアルデータモジュールと
を備える、超音波デバイス。
【請求項１７９】
前記デバイスが、前記半導体ダイ上に一体化され、前記ウルトラソニックトランスデューサ要素の前記出力に対応するアナログ信号をデジタル信号に変換するように構成されるアナログ−デジタル（ADC）変換器をさらに備え、
前記高速シリアルデータモジュールが、前記半導体ダイからの前記デジタル信号に対応するデータを前記高速シリアルデータストリームとして送信するように構成される、
請求項１７８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１８０】
前記半導体ダイ上に一体化され、前記デジタル信号を処理してそのデータ帯域幅を減少させるように構成される、少なくとも１つの信号処理モジュール
をさらに備える、請求項１７９または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１８１】
前記少なくとも１つの信号処理モジュールがデジタル直交復調器を備える、請求項１８０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１８２】
前記少なくとも１つの信号処理モジュールが平均化モジュールを備える、請求項１８０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１８３】
前記少なくとも１つの信号処理モジュールが整合フィルタを備える、請求項１８０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１８４】
前記少なくとも１つの信号処理モジュールが不整合フィルタを備える、請求項１８０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１８５】
前記少なくとも１つの信号処理モジュールが有限インパルス応答フィルタを備える、請求項１８０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１８６】
前記少なくとも１つの信号処理モジュールが１／２帯域デシメーション低域通過フィルタを備える、請求項１８０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１８７】
前記少なくとも１つの信号処理モジュールがデチャープモジュールを備える、請求項１８０または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１８８】
前記半導体ダイ上に一体化され、前記ＡＤＣコンバータが前記アナログ信号をデジタル信号に変換する前に、前記アナログ信号を処理して、そこから波形を分離するように構成される、少なくとも１つの追加構成要素
をさらに備える、請求項１７９または他の上記の請求項のいずれか一項に記載のデバイス。
【請求項１８９】
前記少なくとも１つの追加構成要素がアナログ直交復調器を備える、請求項１８８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１９０】
前記少なくとも１つの追加構成要素がアナログデチャープモジュールを備える、請求項１８８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１９１】
前記ウルトラソニックトランスデューサ要素が、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える、請求項１７８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１９２】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える、請求項１９１または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１９３】
前記１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルが、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える、請求項１９１または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１９４】
前記高速シリアルデータモジュールがＵＳＢモジュールを備える、請求項１７８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１９５】
前記ＵＳＢモジュールがＵＳＢ３．０モジュールを備える、請求項１７８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１９６】
前記高速シリアルデータモジュールが低電圧差動信号（LVDS）リンクモジュールを備える、請求項１７８または他の上記の請求項のいずれか一項に記載の超音波デバイス。
【請求項１９７】
送信および／または制御回路と同じ半導体ダイ上に一体化される、少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、前記送信および／または制御回路を動作させるための方法であって、
コントローラを使用して、前記少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、前記送信および／または制御回路の動作パラメータの値を制御すること
を含む、方法。
【請求項１９８】
前記半導体ダイ上に一体化されないコントローラを用いて、高速シリアルデータリンクを介して、前記送信および／または制御回路に関連する前記レジスタに前記動作パラメータを通信すること
をさらに含む、請求項１９７または他の上記の請求項のいずれか一項に記載の方法。
【請求項１９９】
前記コントローラを使用する前記ことが、前記コントローラを使用して、前記少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、送信制御回路の波形発生器の動作パラメータの値を制御することを含む、請求項１９７または他の上記の請求項のいずれか一項に記載の方法。
【請求項２００】
前記コントローラを使用する前記ことが、前記コントローラを使用して、前記少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、受信制御回路の増幅器の動作パラメータの値を制御することを含む、請求項１９７または他の上記の請求項のいずれか一項に記載の方法。
【請求項２０１】
半導体ダイ上に一体化される、少なくとも第１および第２のウルトラソニックトランスデューサ要素と、
前記半導体ダイ上に一体化される、送信および／または制御回路と、
前記少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、前記送信および／または制御回路の動作パラメータの値を制御するように構成されるコントローラと
を備えるデバイス。
【請求項２０２】
前記コントローラが、前記半導体ダイ上に一体化されず、高速シリアルデータリンクを介して、前記送信および／または制御回路に関連する前記レジスタに前記動作パラメータを通信するように構成される、請求項２０１または他の上記の請求項のいずれか一項に記載のデバイス。
【請求項２０３】
前記コントローラが、前記少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、送信制御回路の波形発生器の動作パラメータの値を制御するように構成される、請求項２０１または他の上記の請求項のいずれか一項に記載のデバイス。
【請求項２０４】
前記コントローラが、前記少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、受信制御回路の増幅器の動作パラメータの値を制御するように構成される、請求項２０１または他の上記の請求項のいずれか一項に記載のデバイス。
【請求項２０５】
超音波撮像チップと
高密度焦点式超音波（HIFU）チップと
を備え、
前記超音波撮像チップと前記ＨＩＦＵチップが結合され、組み合わされて動作し、画像誘導ＨＩＦＵを実施する、デバイス。
【請求項２０６】
単一のチップに一体化された、超音波撮像回路および高密度焦点式超音波（HIFU）回路を備え、画像誘導ＨＩＦＵを実施するように構成される、デバイス。
【請求項２０７】
ＣＭＯＳウェハ上の超音波トランスデューサ要素の配置と、
前記ＣＭＯＳウェハ上に形成されて超音波トランスデューサ要素の前記配置に電気的に結合される集積回路と
を備え、
前記集積回路が約５０Ｖまでの電圧を駆動するように構成される、デバイス。
【請求項２０８】
前記集積回路がサブミクロンノードを備え、前記サブミクロンノードが約５０Ｖまでの電圧を駆動するように構成される、請求項２０７に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]  本出願は、その全体が参照により本明細書に組み込まれる、２０１３年３月１５日に代理人整理番号第Ｂ１３４８．７０００６ＵＳ００号で出願され、「ＭＯＮＯＬＩＴＨＩＣ  ＵＬＴＲＡＳＯＮＩＣ  ＩＭＡＧＩＮＧ  ＤＥＶＩＣＥＳ，  ＳＹＳＴＥＭＳ  ＡＮＤ  ＭＥＴＨＯＤＳ」と題する、米国仮特許出願第６１／７９８，８５１号の米国特許法の下の利益を主張する。
【０００２】
[0002]  本開示の態様は、撮像および／または治療（たとえば、ウルトラソニック撮像および／または治療技術）のためのデバイス、システム、および方法に関する。たとえば、本明細書に開示されるアーキテクチャおよび技法の特定の態様は、全ウルトラソニック撮像システムが単一の半導体基板上に一体化されることを可能にする。したがって、本明細書に記載される特徴および方法論の多くは、シングルチップウルトラソニック撮像ソリューションに関し、または、ウルトラソニック撮像システムの少なくともかなりの部分がシングルチップ上に設けられるデバイスおよびシステムに関する。
【背景技術】
【０００３】
[0003]  従来型の超音波スキャナは、画像処理に使用することができる、撮像アルゴリズムのタイプを制限する、送受信動作のためのビーム形成を備える線走査などのハードウェア構成を有する。
【０００４】
[0004]  さらに、ウルトラソニックスキャナの費用および拡張性は、現在業界で主流を占める圧電トランスデューサ技術の限界に近づいてきた。圧電トランスデューサは、依然として、「ダイスアンドフィル（dice and fill）」製造プロセスを使用して作られており、そこでは、個々の圧電素子が切断され、次いで、基板上に個々に配置されてトランスデューサを形成する。そのようなプロセスは、費用がかかり、不均一で、機械加工および配線の拡張性がない傾向がある。
【０００５】
[0005]  超音波スキャナ中で圧電トランスデューサ配列から電子回路に複数のチャネルのアナログ信号を移送する問題が、超音波撮像の解像度を前進させて高品質３Ｄ容積撮像を可能にすることに必要な、より大きく、より密度の高いトランスデューサの配列の利用を非常に制限してきた。
【０００６】
[0006]  容量性マイクロマシン加工超音波トランスデューサ（CMUT）の製造技法における最近の進捗によって、現在、電子産業を推進しているのと、同じ半導体工場内で高品質超音波トランスデューサを製造することが可能になる。ＣＭＵＴデバイスは、圧電トランスデューサと比較したときに、優れた帯域幅および音響インピーダンス整合能力も有する。また、ＣＭＵＴ配列を設計するのに利用可能なフレキシビリティの増加によって、撮像アーティファクトを抑制し、信号品質を改善して、チャネル数を減少することができる、進んだ配列設計技法を可能にする。しかし、これまで提案されてきたＣＭＵＴ配列を使用するウルトラソニック撮像ソリューションは、従来型アーキテクチャおよび信号処理パラダイムを採用し、したがって厳しい制限および欠点がある。
【発明の概要】
【課題を解決するための手段】
【０００７】
[0007]  本開示は、マイクロマシン加工されたウルトラソニックトランスデューサベースのウルトラソニック撮像装置の設計のための、新規なパラダイムの様々な態様を詳述する。いくつかの実施形態では、オンチップ信号処理を、たとえばデータ帯域幅を減少するために受信信号経路中に採用することができ、かつ／または、高速シリアルデータモジュールを使用して、デジタルデータストリームとして、オフチップのすべての受信チャネルにデータを移動することができる。本開示のいくつかの実施形態に従う、オンチップの受信信号のデジタル化によって、進んだデジタル信号処理がオンチップで実施することが可能になり、したがって、単一の半導体基板上に全ウルトラソニック撮像システムの完全、または実質的に完全な一体化が可能になる。いくつかの実施形態では、完全な「超音波システムオンチップ」ソリューションが提供される。
【０００８】
[0008]  いくつかの実施形態では、本明細書に開示されるデバイスおよびアーキテクチャは、たとえば、１つまたは複数の合成開口技法など、１つまたは複数の高度な方法で、完全に一体化することができる。合成開口技法は、たとえば、複数の受信開口の集合から、高解像度画像の形成を可能にすることができる。
【０００９】
[0009]  本技術の態様によれば、ウルトラソニックトランスデューサ要素からの信号を処理するための方法が提供され、方法は、ウルトラソニックトランスデューサ要素と同じ半導体ダイ上に一体化される構成要素を用いて、ウルトラソニックトランスデューサ要素の出力に対応するアナログ信号をデジタル信号に変換することを含む。いくつかのそのような実施形態では、次いで、ウルトラソニックトランスデューサの出力信号のデジタル表現は、半導体ダイ上で生成され、半導体ダイ上の信号のさらなる処理、および／または半導体ダイからのデジタル信号の送信が容易になる。この様式では、いくつかの実施形態では、超音波デバイスは、単一の半導体ダイ上に、他の構成要素とデジタル的に通信するように構成することができる、一体化されるトランスデューサおよび回路を含む。
【００１０】
[0010]  いくつかの実施形態では、方法は、半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、高速シリアルデータストリームとして、半導体ダイからデジタル信号に対応するデータを送信することをさらに含む。いくつかの実施形態では、方法は、半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、デジタル信号を処理してそのデータ帯域幅を減少させることをさらに含む。少なくともいくつかの実施形態では、そのような帯域幅の減少によって、他の構成要素への、半導体ダイのデジタルデータの送信が容易になる。
【００１１】
[0011]  いくつかの実施形態では、少なくとも１つの追加構成要素は、デジタル直交復調器を備える。いくつかの実施形態では、少なくとも１つの追加構成要素は、平均化モジュールを備える。いくつかの実施形態では、少なくとも１つの追加構成要素は、（たとえば、特定の周波数に整合した）整合フィルタを備え、代替実施形態では、不整合フィルタを備える。いくつかの実施形態では、少なくとも１つの追加構成要素は、有限インパルス応答（FIR: finite impulse response）フィルタを備える。いくつかの実施形態では、少なくとも１つの追加構成要素は、１／２帯域デシメーション低域通過フィルタを備える。いくつかの実施形態では、少なくとも１つの追加構成要素は、ランプ回路（たとえば、デジタルランプ回路）、または伸張回路であってよく、（たとえば、LFM波形といった）信号を時間から周波数に変換するように構成することができる、デチャープモジュールを備える。
【００１２】
[0012]  いくつかの実施形態では、方法は、半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、デジタル信号に対応するデータを処理して、１つまたは複数の画像形成機能を実施することをさらに含む。いくつかのそのような実施形態では、画像形成機能のそのような性能は、超音波画像の形成をもたらす、または超音波画像を形成する結果となり、したがって、いくつかの実施形態では、一体型超音波撮像デバイスが半導体ダイ上に形成される。いくつかの実施形態では、１つまたは複数の画像形成機能は、アポディゼーション、逆投影、ファストヒエラルキー逆投影、補間範囲移動または他のフーリエリサンプリング技法、ダイナミックフォーカス、遅延加算処理、およびトモグラフィー再構成からなるグループから選択される少なくとも１つの画像形成機能を含む。少なくともいくつかの実施形態では、そのような機能が使用されて、たとえば、医療関連である画像タイプといった、有利な画像タイプを提供する。
【００１３】
[0013]  いくつかの実施形態では、方法は、半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、デジタル信号に対応するデータを処理し、１つまたは複数のバックエンド処理機能を実施することをさらに含む。いくつかの実施形態では、１つまたは複数のバックエンド処理機能は、ダウンレンジオートフォーカス、クロスレンジオートフォーカス、周波数分散補償、非線形アポディゼーション、リマッピング、圧縮、雑音除去、コンパウンド処理、ドップラ、エラストグラフィ、分光、および基底追跡からなるグループから選択される少なくとも１つのバックエンド処理機能を含む。
【００１４】
[0014]  いくつかの実施形態では、方法は、半導体ダイ上に一体化される少なくとも１つのマイクロプロセッサを使用して、少なくとも１つのデジタル信号処理機能を実施することをさらに含む。いくつかの実施形態では、少なくとも１つのマイクロプロセッサが使用されて、デジタル信号に対応するデータの帯域幅を減少させる。いくつかの実施形態では、少なくとも１つのマイクロプロセッサが使用されて、１つまたは複数の画像形成機能を実施する。いくつかの実施形態では、１つまたは複数の画像形成機能は、アポディゼーション、逆投影、ファストヒエラルキー逆投影、Ｓｔｏｌｔ補間、ダイナミックフォーカス、遅延加算処理、およびトモグラフィー撮像からなるグループから選択される少なくとも１つの画像形成機能を含む。いくつかの実施形態では、少なくとも１つのマイクロプロセッサが使用されて、１つまたは複数のバックエンド処理機能を実施する。いくつかの実施形態では、１つまたは複数のバックエンド処理機能は、ダウンレンジオートフォーカス、クロスレンジオートフォーカス、周波数分散補償、非線形アポディゼーション、リマッピング、圧縮、雑音除去、コンパウンド処理、ドップラ、エラストグラフィ、分光、および基底追跡からなるグループから選択される少なくとも１つのバックエンド処理機能を含む。いくつかの実施形態において、半導体ダイ上に一体化されるマイクロプロセッサを含むことによって、単一の半導体ダイ上の超音波デバイスの実現をさらに容易にする。たとえば、超音波画像の形成で使用するのに好適な超音波データを集めるように構成される超音波撮像デバイスが、いくつかの実施形態で実現される。
【００１５】
[0015]  いくつかの実施形態では、方法は、半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、アナログ信号をデジタル信号に変換する前に、アナログ信号を処理して、そこから波形を分離することをさらに含む。波形の分離は、いくつかの実施形態で、複数の波形を表す信号に関して使用することができ、選択された信号成分（たとえば、選択された周波数）を分離することを含むことができる。いくつかの実施形態では、少なくとも１つの追加構成要素はアナログ直交復調器を備え、いくつかの実施形態では、アナログデチャープモジュールを備える。少なくともいくつかの実施形態では、波形の分離によって、ウルトラソニックトランスデューサ要素により作り出されるデータの量が減少し、したがって、データ処理および他の構成要素へのデータの転送が容易になる。
【００１６】
[0016]  いくつかの実施形態では、ウルトラソニックトランスデューサ要素は、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える。すなわち、ウルトラソニックトランスデューサセルは、個別にまたは組み合わせて、ウルトラソニックトランスデューサ要素を形成する。ウルトラソニックトランスデューサ要素は、そのようなセルが組み合わされるとき、ウルトラソニックトランスデューサセルの任意の好適な組合せから形成することができる。いくつかの実施形態では、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルは、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備える。いくつかの実施形態では、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルは、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える。いくつかの実施形態に従うそのようなセルの使用により、ＣＭＯＳウェハ上の他の構成要素とウルトラソニックトランスデューサの一体化が容易になる。
【００１７】
[0017]  本技術の態様によれば、超音波デバイスが提供され、超音波デバイスは、半導体ダイ上に一体化される、少なくとも１つのウルトラソニックトランスデューサ要素と、半導体ダイ上に一体化され、ウルトラソニックトランスデューサ要素の出力に対応するアナログ信号をデジタル信号に変換するように構成されるアナログ−デジタル（ADC）変換器とを備える。いくつかの実施形態では、そのような構成によって、ウルトラソニックトランスデューサと回路が単一の半導体ダイ上に一体化される、一体型超音波デバイスの実現が容易になる。いくつかの実施形態では、そのようなデバイスは、単一の半導体ダイ上への構成要素の一体化に起因して、サイズが小型である。
【００１８】
[0018]  いくつかの実施形態では、超音波デバイスは、半導体ダイ上に一体化され、半導体ダイからのデジタル信号に対応するデータを高速シリアルデータストリームとして送信するように構成される、高速シリアルデータモジュールをさらに備える。いくつかのそのような実施形態では、高速データモジュールの使用によって、オフチップ構成要素との通信が容易になり、したがって、超音波デバイスの機能性を拡張する。たとえば、いくつかの実施形態における超音波デバイスは、いくつかの実施形態でコンピュータ、スマートフォン、またはタブレットである、外部処理構成要素と結合して通信する。
【００１９】
[0019]  いくつかの実施形態では、超音波デバイスは、半導体ダイ上に一体化され、デジタル信号を処理してそのデータ帯域幅を減少させるように構成される、少なくとも１つの信号処理モジュールをさらに備える。そのような実施形態では、データ帯域幅の減少によって、超音波デバイスの外部の構成要素との通信が容易になり、その構成要素としては、いくつかの実施形態でコンピュータ、スマートフォン、またはタブレットである、外部処理構成要素が挙げられる。いくつかの実施形態では、通信は、データを外部構成要素に送信することを含む。いくつかの実施形態では、少なくとも１つの信号処理モジュールは、デジタル直交復調器を備える。いくつかの実施形態では、少なくとも１つの信号処理モジュールは、平均化モジュールを備える。いくつかの実施形態では、少なくとも１つの信号処理モジュールは、整合フィルタを備え、代替実施形態では、不整合フィルタを備える。いくつかの実施形態では、少なくとも１つの信号処理モジュールは、有限インパルス応答フィルタを備える。いくつかの実施形態では、少なくとも１つの信号処理モジュールは、１／２帯域デシメーション低域通過フィルタを備える。いくつかの実施形態では、少なくとも１つの信号処理モジュールは、デチャープモジュールを備える。
【００２０】
[0020]  いくつかの実施形態では、超音波デバイスは、半導体ダイ上に一体化され、デジタル信号に対応するデータを処理して、１つまたは複数の画像形成機能を実施するように構成される、少なくとも１つの信号処理モジュールをさらに備える。いくつかの実施形態では、１つまたは複数の画像形成機能は、アポディゼーション、逆投影、ファストヒエラルキー逆投影、補間範囲移動または他のフーリエリサンプリング技法、ダイナミックフォーカス、遅延加算処理、およびトモグラフィー再構成からなるグループから選択される少なくとも１つの画像形成機能を含む。いくつかのそのような実施形態では、画像形成機能のそのような性能は、超音波画像の形成をもたらす、または超音波画像を形成する結果となり、したがって、いくつかの実施形態では、一体型超音波撮像デバイスが半導体ダイ上に形成される。少なくともいくつかの実施形態では、そのような機能が使用されて、たとえば、医療関連である画像タイプといった、有利な画像タイプを提供する。
【００２１】
[0021]  いくつかの実施形態では、超音波デバイスは、半導体ダイ上に一体化され、デジタル信号に対応するデータを処理して、１つまたは複数のバックエンド処理機能を実施するように構成される、少なくとも１つの信号処理モジュールをさらに備える。これは、以前に記載された理由のために有利な場合がある。いくつかの実施形態では、１つまたは複数のバックエンド処理機能は、ダウンレンジオートフォーカス、クロスレンジオートフォーカス、周波数分散補償、非線形アポディゼーション、リマッピング、圧縮、雑音除去、コンパウンド処理、ドップラ、エラストグラフィ、分光、および基底追跡からなるグループから選択される少なくとも１つのバックエンド処理機能を含む。
【００２２】
[0022]  いくつかの実施形態では、超音波デバイスは、半導体ダイ上に一体化され、少なくとも１つのデジタル信号処理機能を実施するように構成される、マイクロプロセッサをさらに備える。いくつかの実施形態では、マイクロプロセッサは、デジタル信号に対応するデータの帯域幅を減少するように構成され、これは、いくつかの実施形態において、データのさらなる処理、ならびにコンピュータ、スマートフォン、およびタブレットなどの外部構成要素へのデータの通信を容易にするのに有利である。いくつかの実施形態において、半導体ダイ上にマイクロプロセッサを含むことによって、一体型超音波デバイスの実現がさらに容易になる。
【００２３】
[0023]  いくつかの実施形態では、マイクロプロセッサは、１つまたは複数の画像形成機能を実施するように構成される。いくつかの実施形態では、１つまたは複数の画像形成機能は、アポディゼーション、逆投影、ファストヒエラルキー逆投影、補間範囲移動または他のフーリエリサンプリング技法、ダイナミックフォーカス、遅延加算処理、およびトモグラフィー撮像からなるグループから選択される少なくとも１つの画像形成機能を含む。
【００２４】
[0024]  いくつかの実施形態では、マイクロプロセッサは、１つまたは複数のバックエンド処理機能を実施するように構成される。いくつかの実施形態では、１つまたは複数のバックエンド処理機能は、ダウンレンジオートフォーカス、クロスレンジオートフォーカス、周波数分散補償、非線形アポディゼーション、リマッピング、圧縮、雑音除去、コンパウンド処理、ドップラ、エラストグラフィ、分光、および基底追跡からなるグループから選択される少なくとも１つのバックエンド処理機能を含む。
【００２５】
[0025]  いくつかの実施形態では、デバイスは、半導体ダイ上に一体化され、ＡＤＣコンバータがアナログ信号をデジタル信号に変換する前に、アナログ信号を処理して、そこから波形を分離するように構成される、少なくとも１つの追加構成要素をさらに備える。いくつかの実施形態では、少なくとも１つの追加構成要素はアナログ直交復調器を備え、いくつかの実施形態では、アナログデチャープモジュールを備える。いくつかの実施形態においてそのような処理回路を含むことにより、外部構成要素とデジタル的に通信することができる一体型超音波デバイスの形成がさらに容易になる。
【００２６】
[0026]  いくつかの実施形態では、ウルトラソニックトランスデューサ要素は、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える。いくつかの実施形態では、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルは、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備え、いくつかの実施形態では、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える。いくつかの実施形態に従う、そのようなセルの使用により、ＣＭＯＳウェハ上の他の構成要素とウルトラソニックトランスデューサの一体化が容易になる。
【００２７】
[0027]  本技術の態様によれば、ウルトラソニックトランスデューサ要素からの信号を処理するための方法が提供され、方法は、ウルトラソニックトランスデューサ要素と同じ半導体ダイ上に一体化される少なくとも１つの構成要素を用いて、トランスデューサ要素の出力に対応する信号を処理して、そこから波形を分離することを含む。いくつかの実施形態では、そのような処理がデータの量を減少し、これが今度は、超音波データの収集および送信を容易にする。
【００２８】
[0028]  いくつかの実施形態では、少なくとも１つの構成要素はアナログ直交復調器を備え、いくつかの実施形態では、アナログデチャープモジュールを備える。いくつかの実施形態では、ウルトラソニックトランスデューサ要素は、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える。いくつかの実施形態では、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルは、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備え、いくつかの実施形態では、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える。いくつかの実施形態に従う、そのようなセルの使用により、ＣＭＯＳウェハ上の他の構成要素とウルトラソニックトランスデューサの一体化が容易になる。
【００２９】
[0029]  本技術の態様によれば、超音波デバイスが提供され、超音波デバイスは、半導体ダイ上に一体化される、少なくとも１つのウルトラソニックトランスデューサ要素と、半導体ダイ上に一体化され、少なくとも１つのウルトラソニックトランスデューサ要素の出力に対応する信号を処理して、そこから波形を分離するように構成される、少なくとも１つの構成要素とを備える。いくつかの実施形態では、構成要素のそのような構成によって、一体型超音波デバイスの実現が容易になる。波形の分離がデータの量を減少し、これが今度は、超音波データの収集および送信を容易にする。
【００３０】
[0030]  いくつかの実施形態では、少なくとも１つの構成要素はアナログ直交復調器を備え、いくつかの実施形態では、少なくとも１つの構成要素はアナログデチャープモジュールを備える。いくつかの実施形態では、少なくとも１つのウルトラソニックトランスデューサ要素は、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える。いくつかの実施形態では、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルは、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備え、いくつかの実施形態では、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える。いくつかの実施形態に従う、そのようなセルの使用により、ＣＭＯＳウェハ上の他の構成要素とウルトラソニックトランスデューサの一体化が容易になる。
【００３１】
[0031]  本技術の態様によれば、各々が複数のウルトラソニックトランスデューサセルを備える、少なくとも２つのウルトラソニックトランスデューサ要素を構成するための方法が提供される。方法は、少なくとも２つのウルトラソニックトランスデューサ要素のうちの一方の中の少なくとも１つのウルトラソニックトランスデューサセルを、少なくとも２つのウルトラソニックトランスデューサ要素の他方の中の少なくとも１つのウルトラソニックトランスデューサセルに結合することを含む。いくつかの実施形態では、そのような結合によって、ウルトラソニックトランスデューサ要素により生成される超音波波形のグレーティングローブが有利に減少する。加えて、いくつかの実施形態では、そのような結合によって、全トランスデューサ領域の有益な使用が容易になる。
【００３２】
[0032]  いくつかの実施形態では、結合することが、少なくとも２つのウルトラソニックトランスデューサ要素のうちの一方の中の少なくとも１つのウルトラソニックトランスデューサセルを、少なくとも２つのウルトラソニックトランスデューサ要素の他方の中の少なくとも１つのウルトラソニックトランスデューサセルに、抵抗性要素を介して結合することを含む。いくつかの実施形態では、抵抗性要素は、ポリシリコン抵抗器を備える。そのような抵抗器を使用すること、および抵抗値の好適な選択により、いくつかの実施形態において、ウルトラソニックトランスデューサ要素の性能を最適化する。
【００３３】
[0033]  いくつかの実施形態では、結合することが、少なくとも２つのウルトラソニックトランスデューサ要素のうちの異なるものの中の第１の対のウルトラソニックトランスデューサセルを、第１のインピーダンス値を有する第１の結合要素と結合することと、少なくとも２つのウルトラソニックトランスデューサ要素のうちの異なるものの中の第２の対のウルトラソニックトランスデューサセルを、第１のインピーダンス値と異なる第２のインピーダンス値を有する第２の結合要素と結合することとを含む。インピーダンス値の好適な選択によって、いくつかの実施形態では、ウルトラソニックトランスデューサ要素の性能を最適化する。いくつかの実施形態では、結合することが、少なくとも２つのウルトラソニックトランスデューサ要素のうちの一方の中の少なくとも１つのウルトラソニックトランスデューサセルと、少なくとも２つのウルトラソニックトランスデューサ要素の他方の中の少なくとも１つのウルトラソニックトランスデューサセルとの間に誘導結合を確立することを含む。
【００３４】
[0034]  いくつかの実施形態では、方法は、少なくとも２つのウルトラソニックトランスデューサ要素のウルトラソニックトランスデューサセルのうちの少なくともいくつかを混合することをさらに含む。
【００３５】
[0035]  いくつかの実施形態では、少なくとも２つのウルトラソニックトランスデューサ要素の各々は、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える。いくつかの実施形態に従うそのようなセルの使用により、ＣＭＯＳウェハ上の他の構成要素とウルトラソニックトランスデューサの一体化が容易になる。
【００３６】
[0036]  いくつかの実施形態では、方法は、少なくとも２つのトランスデューサ要素の各々の中の少なくともいくつかのトランスデューサセルをアポダイズすることをさらに含む。いくつかの実施形態では、アポダイズすることは、少なくとも２つのウルトラソニックトランスデューサ要素のうちの一方の中の少なくとも１つのトランスデューサセル、および少なくとも２つのトランスデューサ要素の他方の中の少なくとも１つのトランスデューサセルをアポダイズすることを含む。
【００３７】
[0037]  本技術の態様によれば、各々が複数のウルトラソニックトランスデューサセルを備える少なくとも２つのウルトラソニックトランスデューサ要素を備える、超音波デバイスが提供される。少なくとも２つのウルトラソニックトランスデューサ要素のうちの一方の中の少なくとも１つのウルトラソニックトランスデューサセルが、少なくとも２つのウルトラソニックトランスデューサ要素の他方の中の少なくとも１つのウルトラソニックトランスデューサセルに結合される。いくつかの実施形態では、そのような結合によって、ウルトラソニックトランスデューサ要素により生成される超音波波形のグレーティングローブを有利に減少する。加えて、いくつかの実施形態では、そのような結合によって、全トランスデューサ領域の、有益な使用が容易になる。
【００３８】
[0038]  いくつかの実施形態では、少なくとも２つのウルトラソニックトランスデューサ要素のうちの一方の中の少なくとも１つのトランスデューサセルが、少なくとも２つのトランスデューサ要素の他方の中の少なくとも１つのトランスデューサセルに抵抗性要素を介して結合される。いくつかの実施形態では、抵抗性要素は、ポリシリコン抵抗器を備える。
【００３９】
[0039]  いくつかの実施形態では、少なくとも２つのトランスデューサ要素のうちの一方が少なくとも第１および第２のトランスデューサセルを備え、少なくとも２つのトランスデューサ要素のうちの他方が少なくとも第３および第４のトランスデューサセルを備え、第１のトランスデューサセルと第３のトランスデューサセルが第１のインピーダンス値を有する第１の結合要素を介して結合され、第２のトランスデューサセルと第４のトランスデューサセルが第１のインピーダンス値と異なる第２のインピーダンス値を有する第２の結合要素を介して結合される。インピーダンス値の好適な選択によって、いくつかの実施形態では、ウルトラソニックトランスデューサ要素の性能を最適化する。
【００４０】
[0040]  いくつかの実施形態では、少なくとも２つのトランスデューサ要素のうちの一方の中の少なくとも１つのトランスデューサセルと、少なくとも２つのトランスデューサ要素の他方の中の少なくとも１つのトランスデューサセルとの間に誘導結合が確立されるように、少なくとも２つのトランスデューサ要素が、構成および配置される。
【００４１】
[0041]  いくつかの実施形態では、少なくとも２つのトランスデューサ要素のトランスデューサセルのうちの少なくともいくつかが混合され、いくつかの実施形態において、これが、トランスデューサ要素領域の有益な使用という点で利益をもたらす。
【００４２】
[0042]  いくつかの実施形態では、少なくとも２つのウルトラソニックトランスデューサ要素の各々は、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える。いくつかの実施形態に従う、そのようなセルの使用により、ＣＭＯＳウェハ上の他の構成要素とウルトラソニックトランスデューサの一体化が容易になる。
【００４３】
[0043]  いくつかの実施形態では、少なくとも２つのトランスデューサ要素の各々の中の少なくとも１つのトランスデューサセルがアポダイズされる。いくつかの実施形態では、少なくとも２つのウルトラソニックトランスデューサ要素のうちの一方の中の少なくとも１つのトランスデューサセル、および少なくとも２つのトランスデューサ要素の他方の中の少なくとも１つのトランスデューサセルがアポダイズされる。
【００４４】
[0044]  本技術の態様によれば、ウルトラソニックトランスデューサ要素に電圧でバイアスをかけるための方法が提供され、方法は、パルサの出力を使用して、ウルトラソニックトランスデューサ要素を駆動し、その結果、ウルトラソニックトランスデューサ要素がウルトラソニックパルスを放出することを含む。パルサは、生成される波形に対応する１つまたは複数のトランスデューサ要素に駆動信号を出力することができる。したがって、少なくともいくつかの実施形態では、パルサは、たとえば波形発生器からの波形を受信し、パルス（たとえば、電圧パルス）を生成して、ウルトラソニックトランスデューサ要素を駆動するのに好適な回路である。加えて、少なくともいくつかの場合に、パルサがウルトラソニックトランスデューサ要素を駆動するために使用されておらず、その結果、ウルトラソニックトランスデューサ要素がウルトラソニックパルスを放出するとき、パルサの出力を、ウルトラソニックトランスデューサ要素へのバイアス信号として印加することができる。少なくともいくつかの実施形態では、そのような動作を使用して、トランスデューサ要素の、安全な高電圧バイアスを実現することができる。
【００４５】
[0045]  本技術の態様によれば、超音波デバイスが提供され、超音波デバイスは、少なくとも１つのウルトラソニックトランスデューサ要素と、少なくとも１つのウルトラソニックトランスデューサに結合され、少なくともいくつかの場合に、少なくとも１つのトランスデューサ要素が使用されて受信したウルトラソニックエネルギーを検知するとき、パルサの出力が使用されて少なくとも１つのウルトラソニックトランスデューサ要素にバイアスをかけるように構成および配置されるパルサとを備える。
【００４６】
[0046]  本技術の態様によれば、半導体ダイ上に一体化される少なくとも１つのウルトラソニックトランスデューサ要素にバイアスをかけるための方法が提供され、方法は、半導体ダイに印加されるバイアス電圧を使用して少なくとも１つのウルトラソニックトランスデューサ要素にバイアスをかけることを含む。いくつかの実施形態では、方法は、少なくとも１つのウルトラソニックトランスデューサ要素が対象物を撮像または治療するために使用されている間、対象物に面する少なくとも１つのウルトラソニックトランスデューサ要素の側に、アースを印加することをさらに含む。そのようなバイアスが、いくつかの実施形態では、ウルトラソニックトランスデューサ要素の安全な動作をもたらし、対象物に対する電気ショックの危険を最小化する。
【００４７】
[0047]  本技術の態様によれば、超音波デバイスが提供され、超音波デバイスは、半導体ダイ上に一体化される、少なくとも１つのウルトラソニックトランスデューサ要素を備える。少なくとも１つのウルトラソニックトランスデューサ要素は、ダイに印加されるバイアス電圧が、少なくとも１つのウルトラソニックトランスデューサ要素にバイアスをかけるためにも使用されるように、ダイ上で構成および配置される。少なくともいくつかの実施形態では、そのような構成を使用して、トランスデューサ要素の、安全な高電圧バイアスを実現する。
【００４８】
[0048]  いくつかの実施形態では、超音波デバイスは、少なくとも１つのウルトラソニックトランスデューサ要素を使用して対象物を撮像または治療するように構成される。撮像または治療の期間対象物に面するように構成される少なくとも１つのウルトラソニックトランスデューサ要素の側がアースに接続され、これが、いくつかの実施形態において、電気ショックの危険を最小化することにより、安全な動作をもたらす。いくつかの実施形態では、少なくとも１つのウルトラソニックトランスデューサ要素は、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える。いくつかの実施形態では、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルは、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備え、いくつかの実施形態では、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える。いくつかの実施形態に従う、そのようなセルの使用により、ＣＭＯＳウェハ上の他の構成要素とウルトラソニックトランスデューサの一体化が容易になる。
【００４９】
[0049]  本技術の態様によれば、少なくとも１つのウルトラソニックトランスデューサ要素にバイアスをかけるための方法が提供され、方法は、少なくとも１つのウルトラソニックトランスデューサ要素が対象物を撮像または治療するために使用されている間、対象物に面する少なくとも１つのウルトラソニックトランスデューサ要素の側に、アースを印加することを含む。そのようなバイアスが、いくつかの実施形態において、電気ショックの危険を最小化することにより、デバイスの安全な動作を容易にする。
【００５０】
[0050]  本技術の態様によれば、超音波デバイスは、少なくとも１つのウルトラソニックトランスデューサ要素を使用して対象物を撮像または治療するように構成される。撮像または治療の期間対象物に面するように構成される少なくとも１つのウルトラソニックトランスデューサ要素の側がアースに接続され、これが、いくつかの実施形態において、電気ショックの危険を最小化することにより、安全な動作をもたらす。
【００５１】
[0051]  本技術の態様によれば、超音波デバイス中で第１および第２の送信制御回路を構成するために方法が提供され、第１および第２の送信制御回路の各々が、ウルトラソニックトランスデューサ要素のためのパルサを駆動する波形発生器を備え、方法は、第１の制御回路が送信イネーブル信号を受信するときと、第１の波形発生器により生成される第１の波形が第１のパルサに印加されるときとの間の第１の遅延の長さが、第２の制御回路が送信イネーブル信号を受信するときと、第２の波形発生器により生成される第２の波形が第２のパルサに印加されるときとの間の第２の遅延の長さと異なるように、第１の送信制御回路と第２の送信制御回路を異なって構成することを含む。少なくともいくつかの実施形態では、遅延のそのような制御によって、たとえば有益な超音波撮像機能という点で、有益な動作を実現する。
【００５２】
[0052]  いくつかの実施形態では、第１および第２の送信制御回路を構成することは、送信イネーブル信号が第１の波形発生器に到達する前に第１の長さの時間だけ送信イネーブル信号が遅延されるように第１の送信制御回路を構成することと、送信イネーブル信号が第２の波形発生器に到達する前に第２の長さの時間だけ送信イネーブル信号が遅延されるように第２の送信制御回路を構成することとを含む。第２の長さの時間は、いくつかの実施形態において、第１の長さの時間と異なる。
【００５３】
[0053]  いくつかの実施形態では、第１および第２の送信制御回路を構成することは、第１の波形発生器が第１の開始周波数を持つように構成することと、第２の波形発生器が、第１の開始周波数と異なる第２の開始周波数を持つように構成することとを含む。いくつかの実施形態では、第１および第２の送信制御回路を構成することは、第１の波形発生器が第１の開始位相を持つように構成することと、第２の波形発生器が、第１の開始位相と異なる第２の開始位相を持つように構成することとを含む。いくつかの実施形態では、第１および第２の送信制御回路を構成することは、第１の波形が第１のパルサに到達する前に、第１の波形発生器により出力される第１の波形が、第１の長さの時間だけ遅延されるように第１の送信制御回路を構成することと、第２の波形が第２のパルサに到達する前に、第２の波形発生器により出力される第２の波形が、第１の長さの時間と異なる第２の長さの時間だけ遅延されるように第２の送信制御回路を構成することとを含む。少なくともいくつかの実施形態では、そのような制御によって、たとえば本明細書に記載されるような超音波撮像で使用する、様々な対象の波形を生成することが容易になる。
【００５４】
[0054]  本技術の態様によれば、超音波デバイスが提供され、超音波デバイスは、少なくとも第１および第２のウルトラソニックトランスデューサ要素と、第１の送信制御回路と、第２の送信制御回路とを備える。第１の送信制御回路は、第１のウルトラソニックトランスデューサ要素を駆動するように第１のウルトラソニックトランスデューサ要素に結合され、その結果、第１のウルトラソニックトランスデューサ要素がウルトラソニックパルスを放出する第１のパルサと、第１のパルサに結合され、第１の送信制御回路による送信イネーブル信号の受信に応答して、第１のパルサに第１の波形を提供する第１の波形発生器とを備え、第１の送信制御回路が送信イネーブル信号を受信するときと第１の波形が第１のパルサに印加されるときとの間の第１の遅延の長さに影響を及ぼす、少なくとも１つの第１の構成要素を含むことができる。第２の送信制御回路は、第２のウルトラソニックトランスデューサ要素を駆動するように第２のウルトラソニックトランスデューサ要素に結合され、その結果、第２のウルトラソニックトランスデューサ要素がウルトラソニックパルスを放出する第２のパルサと、第２のパルサに結合され、第２の送信制御回路による送信イネーブル信号の受信に応答して、第２のパルサに第２の波形を提供する第２の波形発生器と、第２の送信制御回路がイネーブル信号を受信するときと第２の波形が第２のパルサに印加されるときとの間の第２の遅延の長さに影響を及ぼす、少なくとも１つの第２の構成要素とを備える。少なくとも１つの第１の構成要素は、少なくとも１つの第２の構成要素と異なって構成され、その結果、第２の遅延の長さは、第１の遅延の長さと異なる。少なくともいくつかの実施形態では、異なる遅延によって、たとえば、様々な望ましい超音波波形の生成を容易にすることにより、有益な動作を実現する。
【００５５】
[0055]  いくつかの実施形態では、少なくとも１つの第１の構成要素は、イネーブル信号を第１の波形発生器に提供する前に、第１の数のクロックサイクルだけイネーブル信号を遅延させる第１のシフトレジスタを備え、少なくとも１つの第２の構成要素は、イネーブル信号を第２の波形発生器に提供する前に、第１の数のクロックサイクルと異なる第２の数のクロックサイクルだけイネーブル信号を遅延させる第２のシフトレジスタを備える。いくつかの実施形態では、少なくとも１つの第１の構成要素が、第１の波形発生器の開始周波数を決定する第１の値を含む第１のレジスタを含み、少なくとも１つの第２の構成要素が、第２の波形発生器の開始周波数を決定する、第１の値と異なる第２の値を含む第２のレジスタを含む。いくつかの実施形態では、少なくとも１つの第１の構成要素が、第１の波形発生器の開始位相を決定する第１の値を含む第１のレジスタを含み、少なくとも１つの第２の構成要素が、第２の波形発生器の開始位相を決定する、第１の値と異なる第２の値を含む第２のレジスタを含む。いくつかの実施形態では、少なくとも１つの第１の構成要素は、第１の波形が第１のパルサに到達する前に、第１の波形発生器により出力される第１の波形を第１の長さの時間だけ遅延させる第１の遅延要素を備え、少なくとも１つの第２の構成要素は、第２の波形が第２のパルサに到達する前に、第２の波形発生器により出力される第２の波形を、第１の長さの時間と異なる第２の長さの時間だけ遅延させる第２の遅延要素を備える。少なくともいくつかの実施形態では、そのような構成によって、たとえば波形パラメータの制御を可能にすることにより、様々な有益な超音波波形の生成が容易になる。
【００５６】
[0056]  本技術の態様によれば、少なくとも第１および第２の波形発生器を構成するための方法が提供され、方法は、少なくとも第１および第２の波形発生器の第１および第２の構成可能動作パラメータの値を制御するためにコントローラを使用することを含む。少なくともいくつかの実施形態では、そのような制御によって、波形発生器をプログラム可能にし、そのため、波形発生器がプログラムまたは制御されて、たとえば波形パラメータを制御することにより、所望の波形を提供することができる。
【００５７】
[0057]  いくつかの実施形態では、方法は、コントローラで一連のイベント数を生成することと、第１の波形発生器について、第１の波形発生器に関連する第１のメモリからコントローラにより提供されるイベント数に関連する第１の値を検索することと、第１の構成可能動作パラメータとして使用するために第１の値を第１の波形発生器に提供することとをさらに含む。方法は、第２の波形発生器について、第２の波形発生器に関連する第２のメモリからコントローラにより提供されるイベント数に関連する第２の値を検索することと、第２の構成可能動作パラメータとして使用するために第２の値を第２の波形発生器に提供することとをさらに含む。この様式では、少なくともいくつかの実施形態では、波形発生器により生成される波形の制御を達成することができ、望ましい（たとえば、医療関連の）超音波波形を生成することができる。
【００５８】
[0058]  いくつかの実施形態では、第１および第２の構成可能動作パラメータが、第１および第２の波形発生器の同じ機能性を制御する。少なくとも１つのイベント数について、第１および第２のメモリから検索された第１および第２の値は異なる。
【００５９】
[0059]  いくつかの実施形態では、方法は、第１および第２の波形発生器の各々にイネーブル信号を送信するためにコントローラを使用することをさらに含む。いくつかの実施形態では、方法は、第１の波形発生器の第１の構成可能動作パラメータと第２の波形発生器の第２の構成可能動作パラメータのそれぞれが異なる値を有するように設定することをさらに含む。この様式では、いくつかの実施形態では、たとえば超音波撮像で所望の超音波波形の生成を達成するために使用することができる異なる波形が、異なる波形発生器により生成される。
【００６０】
[0060]  本技術の態様によれば、デバイスが提供され、デバイスは、少なくとも第１および第２の対応するウルトラソニックトランスデューサ要素による送信のための波形を生成するように構成される少なくとも第１および第２の波形発生器であって、第１の波形発生器が少なくとも１つの第１の構成可能動作パラメータを含み、第２の波形発生器が少なくとも１つの第２の構成可能動作パラメータを含む少なくとも第１および第２の波形発生器と、第１および第２の構成可能動作パラメータの値を制御するように構成されるコントローラとを備える。この様式では、波形発生器により作り出される波形の望ましい構成可能性が、いくつかの実施形態で達成される。
【００６１】
[0061]  いくつかの実施形態では、コントローラは、一連の送信イベント数を出力するように構成される。いくつかの実施形態では、第１の波形発生器は、それぞれの送信イベント数に関連する第１の構成可能動作パラメータについての値を記憶する第１のイベントメモリに関連し、コントローラから送信されたイベント数を受信して、第１の波形発生器にそれによって使用するために、第１の構成可能動作パラメータについての対応する記憶された値を出力するように構成される。いくつかの実施形態では、第２の波形発生器は、それぞれの送信イベント数に関連する第２の構成可能動作パラメータについての値を記憶する第２のイベントメモリに関連し、コントローラから送信されたイベント数を受信して、第２の波形発生器にそれによって使用するために、第２の構成可能動作パラメータについての対応する記憶された値を出力するように構成される。この様式では、いくつかの実施形態で、波形発生器により生成される波形を制御することができ、たとえば超音波撮像を実施するときに所望の波形を達成することができる。
【００６２】
[0062]  いくつかの実施形態では、コントローラにより出力される少なくとも１つのイベント数について、第１のイベントメモリおよび第２のイベントメモリは、第１および第２の構成可能動作パラメータについての異なる関連値を記憶する。
【００６３】
[0063]  いくつかの実施形態では、コントローラは、第１および第２の波形発生器の各々に送信イネーブル信号を通信するようにさらに構成される。
【００６４】
[0064]  いくつかの実施形態では、第１の構成可能動作パラメータは、第２の構成可能動作パラメータと異なる値に設定することができる。
【００６５】
[0065]  本技術の態様によれば、超音波デバイスを作るための方法が提供され、方法は、少なくとも１つのＣＭＯＳウルトラソニックトランスデューサ要素と同じ半導体ダイ上にデジタル受信回路を一体化することを含む。デジタル受信回路は、ウルトラソニックトランスデューサセルまたは要素から信号を受信するように構成されるデジタル回路であってよい。例が本明細書に記載される。いくつかの実施形態では、そのような構成は、ウルトラソニックトランスデューサおよびデジタル回路が同じ半導体ダイ上にあることを可能にすることにより、一体型超音波デバイスを提供する、さもなければ容易にすることができる。小型超音波デバイスがいくつかの実施形態をもたらす。また、デジタル回路によって、外部コンピュータ、スマートフォン、タブレット、または他の処理構成要素など、いくつかの実施形態における外部構成要素とのデジタル通信が容易になる。
【００６６】
[0066]  本技術の態様によれば、デバイスが提供され、デバイスは、単一の集積回路基板上に形成される、少なくとも１つのＣＭＯＳウルトラソニックトランスデューサ要素とデジタル受信回路とを備える。いくつかの実施形態では、そのような構成は、ウルトラソニックトランスデューサおよびデジタル回路が同じ半導体ダイ上にあることを可能にすることにより、一体型超音波デバイスを提供する、さもなければ容易にする。小型超音波デバイスがいくつかの実施形態をもたらす。また、デジタル回路によって、外部コンピュータ、スマートフォン、タブレット、または他の処理構成要素など、いくつかの実施形態における外部構成要素とのデジタル通信が容易になる。
【００６７】
[0067]  本技術の態様によれば、超音波デバイスを作るための方法が提供され、方法は、少なくとも第１および第２の送信制御回路ならびに第１および第２のウルトラソニックトランスデューサ要素に対応する少なくとも第１および第２の受信制御回路を備えるＣＭＯＳ回路の上（たとえば、より高く、またはより後で設けられる処理層の上）に少なくとも第１および第２のウルトラソニックトランスデューサ要素を製造することを含む。少なくともいくつかの実施形態では、そのような製造によって、ウルトラソニックトランスデューサおよび関連する回路を含む一体型超音波デバイスの形成が容易になる。また、デバイスは、記載されたように、回路に対してウルトラソニックトランスデューサを配置することに少なくとも部分的に起因して小型となることができる。
【００６８】
[0068]  いくつかの実施形態では、第１および第２の受信制御回路の各々は、アナログ−デジタル変換器を備え、いくつかの実施形態では、デジタル信号処理回路をさらに備える。デジタル回路を含むことによって、いくつかの実施形態において、データ処理および外部構成要素とのデジタル通信が容易になる。
【００６９】
[0069]  いくつかの実施形態では、少なくとも第１および第２のウルトラソニックトランスデューサ要素は、ＣＭＯＳ回路の上（たとえば、より高く、またはより後で設けられる処理層の上）に製造され、そのため、第１の送信制御回路および第１の受信制御回路は、両方が第１のウルトラソニックトランスデューサ要素の下に配設され、第２の送信制御回路および第２の受信制御回路は、両方が第２のウルトラソニックトランスデューサ要素の下に配設される。いくつかの実施形態では、回路構成要素は、ウルトラソニックトランスデューサの形成の前に完了される処理層上に回路構成要素を製造することができるという意味において、ウルトラソニックトランスデューサの下にあってよい。いくつかの実施形態では、ウルトラソニックトランスデューサは、回路よりも、基板（たとえば、半導体基板）のデバイス面により近くに置かれる。少なくともいくつかの実施形態では、そのような構成によって、小型超音波デバイスを製造することが可能になる。
【００７０】
[0070]  いくつかの実施形態では、少なくとも第１および第２のウルトラソニックトランスデューサ要素を製造することが、ＣＭＯＳ回路と同じ半導体基板上に少なくとも第１および第２のウルトラソニックトランスデューサ要素を製造することを含む。いくつかの実施形態では、少なくとも第１および第２のウルトラソニックトランスデューサ要素を製造することが、第１のウルトラソニックトランスデューサ要素のために第１のパルサを駆動するように結合される第１の波形発生器を含むように第１の送信制御回路を製造することと、第２のウルトラソニックトランスデューサ要素のために第２のパルサを駆動するように結合される第２の波形発生器を含むように第２の送信制御回路を製造することとを含む。一体型超音波デバイスは、いくつかの実施形態において、半導体基板上に信号生成機能性を含んで達成される。
【００７１】
[0071]  本技術の態様によれば、超音波デバイスが提供され、超音波デバイスは、少なくとも第１および第２のウルトラソニックトランスデューサ要素と、少なくとも第１および第２のウルトラソニックトランスデューサ要素の下に配設されるＣＭＯＳ回路とを備える。ＣＭＯＳ回路は、その中に、第１および第２のウルトラソニックトランスデューサ要素に対応する第１および第２の送信制御回路ならびに第１および第２の受信制御回路を一体化している。少なくともいくつかの実施形態では、そのような構成によって、ウルトラソニックトランスデューサおよび関連する回路を含む一体型超音波デバイスの形成が容易になる。デバイスは、記載されたように、回路に対してウルトラソニックトランスデューサを配置することに少なくとも部分的に起因して小型となることができる。
【００７２】
[0072]  いくつかの実施形態では、第１および第２の受信制御回路の各々は、アナログ−デジタル変換器を備える。いくつかの実施形態では、第１および第２の受信制御回路の各々は、デジタル信号処理回路をさらに備える。デジタル回路を含むことによって、いくつかの実施形態において、データ処理および外部構成要素とのデジタル通信が容易になる。
【００７３】
[0073]  いくつかの実施形態では、第１の送信制御回路および第１の受信制御回路は、両方が第１のウルトラソニックトランスデューサ要素の下に配設され、第２の送信制御回路および第２の受信制御回路は、両方が第２のウルトラソニックトランスデューサ要素の下に配設される。いくつかの実施形態では、そのような構成によって、小型超音波デバイスを製造することが可能になる。
【００７４】
[0074]  いくつかの実施形態では、第１および第２のウルトラソニックトランスデューサ要素が、ＣＭＯＳ回路と同じ半導体ダイ上に一体化され、このことによって、少なくともいくつかの実施形態において、一体型超音波デバイスの製造が用意になる。
【００７５】
[0075]  いくつかの実施形態では、第１の送信制御回路が、第１のウルトラソニックトランスデューサ要素のために第１のパルサを駆動するように結合される第１の波形発生器を備え、第２の送信制御回路が、第２のウルトラソニックトランスデューサ要素のために第２のパルサを駆動するように結合される第２の波形発生器を備える。
【００７６】
[0076]  いくつかの実施形態では、第１および第２のウルトラソニックトランスデューサ要素の各々は、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備える。いくつかの実施形態では、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルは、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備え、いくつかの実施形態では、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルは、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える。いくつかの実施形態に従う、そのようなセルの使用により、ＣＭＯＳウェハ上の他の構成要素とウルトラソニックトランスデューサの一体化が容易になる。
【００７７】
[0077]  本技術の態様によれば、ウルトラソニックトランスデューサ要素からの信号を処理するための方法が提供され、方法は、ウルトラソニックトランスデューサ要素と同じ半導体ダイ上に一体化される構成要素を用いて、半導体ダイからのウルトラソニックトランスデューサ要素の出力に対応するデータを高速シリアルデータストリームとして送信することを含む。いくつかの実施形態におけるそのような動作によって、コンピュータ、スマートフォン、およびタブレットなどの外部処理構成要素へのデータの通信が容易になる。
【００７８】
[0078]  いくつかの実施形態では、方法は、ウルトラソニックトランスデューサ要素の出力に対応するアナログ信号をデジタル信号に変換することと、高速シリアルデータストリームとして半導体ダイからのデジタル信号に対応するデータを送信することを含むデータを送信することとをさらに含む。外部構成要素とのデジタル通信が、いくつかの実施形態で実現される。
【００７９】
[0079]  いくつかの実施形態では、方法は、半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、デジタル信号を処理してそのデータ帯域幅を減少させることをさらに含み、これは、いくつかの実施形態において、データのさらなる処理、ならびにコンピュータ、スマートフォン、およびタブレットなどの外部構成要素へのデータの通信を容易にするのに有利である。いくつかの実施形態では、少なくとも１つの追加構成要素は、デジタル直交復調器を備える。いくつかの実施形態では、少なくとも１つの追加構成要素は、平均化モジュールを備える。いくつかの実施形態では、少なくとも１つの追加構成要素は、整合フィルタを備え、代替実施形態では、不整合フィルタを備える。いくつかの実施形態では、少なくとも１つの追加構成要素は、有限インパルス応答（finite impulse response: FIR）フィルタを備える。いくつかの実施形態では、少なくとも１つの追加構成要素は、１／２帯域デシメーション低域通過フィルタを備える。いくつかの実施形態では、少なくとも１つの追加構成要素は、デチャープモジュールを備える。
【００８０】
[0080]  いくつかの実施形態では、方法は、半導体ダイ上に一体化される少なくとも１つの追加構成要素を用いて、アナログ信号をデジタル信号に変換する前に、アナログ信号を処理して、そこから波形を分離することをさらに含む。いくつかの実施形態では、そのような処理がデータの量を減少し、これが今度は、超音波データの収集および送信を容易にする。いくつかの実施形態では、少なくとも１つの追加構成要素はアナログ直交復調器を備え、いくつかの実施形態では、アナログデチャープモジュールを備える。
【００８１】
[0081]  いくつかの実施形態では、送信することは、ＵＳＢモジュールを使用して、半導体ダイからのウルトラソニックトランスデューサ要素の出力に対応するデータを高速シリアルデータストリームとして送信することを含む。いくつかの実施形態では、ＵＳＢモジュールは、ＵＳＢ３．０モジュールを備える。いくつかの実施形態では、送信することは、低電圧差動信号（LVDS）リンクを使用して半導体ダイからウルトラソニックトランスデューサ要素の出力に対応するデータを送信することを含む。そのような通信プロトコルによって、外部構成要素と共にウルトラソニックトランスデューサ要素を使用することが容易になる。
【００８２】
[0082]  本技術の態様によれば、超音波デバイスが提供され、超音波デバイスは、半導体ダイ上に一体化される、少なくとも１つのウルトラソニックトランスデューサ要素と、半導体ダイ上に一体化され、半導体ダイからのウルトラソニックトランスデューサ要素の出力に対応するデータを高速シリアルデータストリームとして送信するように構成される高速シリアルデータモジュールとを備える。高速シリアルデータストリームによって、いくつかの実施形態において、シリアルデータストリームを受信することができるデバイスに関して、超音波デバイスの使用が容易になる。
【００８３】
[0083]  いくつかの実施形態では、デバイスは、半導体ダイ上に一体化され、ウルトラソニックトランスデューサ要素の出力に対応するアナログ信号をデジタル信号に変換するように構成されるアナログ−デジタル（ADC）変換器をさらに備える。いくつかの実施形態では、高速シリアルデータモジュールは、半導体ダイからのデジタル信号に対応するデータを高速シリアルデータストリームとして送信するように構成される。いくつかの実施形態では、そのような動作によって、外部デバイスとの超音波データの通信が容易になる。
【００８４】
[0084]  いくつかの実施形態では、超音波デバイスは、半導体ダイ上に一体化され、デジタル信号を処理してそのデータ帯域幅を減少させるように構成される、少なくとも１つの信号処理モジュールをさらに備え、これは、いくつかの実施形態において、さらなる処理、ならびにコンピュータ、スマートフォン、およびタブレットなどの外部構成要素への通信を容易にするのに有利である。いくつかの実施形態では、少なくとも１つの信号処理モジュールは、デジタル直交復調器を備える。いくつかの実施形態では、少なくとも１つの信号処理モジュールは、平均化モジュールを備える。いくつかの実施形態では、少なくとも１つの信号処理モジュールは、整合フィルタを備え、代替実施形態では、不整合フィルタを備える。いくつかの実施形態では、少なくとも１つの信号処理モジュールは、有限インパルス応答フィルタを備える。いくつかの実施形態では、少なくとも１つの信号処理モジュールは、１／２帯域デシメーション低域通過フィルタを備える。いくつかの実施形態では、少なくとも１つの信号処理モジュールは、デチャープモジュールを備える。
【００８５】
[0085]  いくつかの実施形態では、デバイスは、半導体ダイ上に一体化され、ＡＤＣコンバータがアナログ信号をデジタル信号に変換する前に、アナログ信号を処理して、そこから波形を分離するように構成される、少なくとも１つの追加構成要素をさらに備える。いくつかの実施形態では、少なくとも１つの追加構成要素はアナログ直交復調器を備え、いくつかの実施形態では、アナログデチャープモジュールを備える。
【００８６】
[0086]  いくつかの実施形態では、高速シリアルデータモジュールは、ＵＳＢモジュールを備える。いくつかの実施形態では、ＵＳＢモジュールは、ＵＳＢ３．０モジュールを備える。いくつかの実施形態では、高速シリアルデータモジュールは、低電圧差動信号（LVDS）リンクモジュールを備える。そのような通信プロトコルの使用によって、外部構成要素で超音波デバイスの使用が容易になる。
【００８７】
[0087]  本技術の態様によれば、送信および／または制御回路が設けられるものと同じ半導体ダイ上に一体化される、少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、送信および／または制御回路を動作させるための方法が提供され、方法は、コントローラを使用して、少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、送信および／または制御回路の動作パラメータの値を制御することを含む。少なくともいくつかの実施形態では、そのような制御によって、いくつかの実施形態における望ましい波形の生成が容易になる。
【００８８】
[0088]  いくつかの実施形態では、方法は、半導体ダイ上に一体化されないコントローラで、高速シリアルデータリンクを介して、送信および／または制御回路に関連するレジスタに動作パラメータを通信することをさらに含む。
【００８９】
[0089]  いくつかの実施形態では、コントローラを使用することは、コントローラを使用して、少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、送信制御回路の波形発生器の動作パラメータの値を制御することを含む。いくつかの実施形態では、コントローラを使用することは、コントローラを使用して、少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、受信制御回路の増幅器の動作パラメータの値を制御することを含む。
【００９０】
[0090]  本技術の態様によれば、デバイスが提供され、デバイスは、半導体ダイ上に一体化される、少なくとも第１および第２のウルトラソニックトランスデューサ要素と、半導体ダイ上に一体化される、送信および／または制御回路と、少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、送信および／または制御回路の動作パラメータの値を制御するように構成されるコントローラとを備える。いくつかの実施形態では、そのような構成は、超音波画像を形成するのに好適な超音波データを集めるように構成される超音波撮像デバイスなどの、一体型超音波デバイスの少なくとも部分を表す。
【００９１】
[0091]  いくつかの実施形態では、コントローラは、半導体ダイ上に一体化されず、高速シリアルデータリンクを介して、送信および／または制御回路に関連するレジスタに動作パラメータを通信するように構成される。いくつかの実施形態では、コントローラは、少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、送信制御回路の波形発生器の動作パラメータの値を制御するように構成される。いくつかの実施形態では、コントローラは、少なくとも第１および第２のウルトラソニックトランスデューサ要素のために、受信制御回路の増幅器の動作パラメータの値を制御するように構成される。
【００９２】
[0092]  本技術の態様によれば、デバイスが提供され、デバイスは、超音波撮像チップ、および高密度焦点式超音波（HIFU）チップを備える。超音波撮像チップとＨＩＦＵチップは、結合され、組み合わせて動作して、画像誘導ＨＩＦＵを実施する。超音波撮像チップは、好適な構成要素（たとえば、ウルトラソニックトランスデューサおよび回路）を含み、超音波画像を形成するのに好適な超音波データを集めることができる。ＨＩＦＵチップは、好適な構成要素（たとえば、ウルトラソニックトランスデューサおよび回路）を含み、ＨＩＦＵエネルギーを印加することができる。いくつかの実施形態では、超音波撮像により集められる超音波データから生じる画像は、ＨＩＦＵチップによりＨＩＦＵの印加を誘導するために使用される。
【００９３】
[0093]  本技術の態様によれば、デバイスが提供され、デバイスは、単一のチップに一体化された、超音波撮像回路および高密度焦点式超音波（HIFU）回路を備える。デバイスは、画像誘導ＨＩＦＵを実施するように構成される。したがって、いくつかの実施形態において、単一のデバイスが、複数の超音波機能を実施するように構成される。
【００９４】
[0094]  本技術の態様によれば、デバイスが提供され、デバイスは、ＣＭＯＳウェハ上の超音波トランスデューサ要素の配置、ＣＭＯＳウェハ上に形成されて超音波トランスデューサ要素の配置に電気的に結合される集積回路を備える。集積回路は約５０Ｖまでの電圧を駆動するように構成される。そのような電圧は、いくつかの実施形態において、高電圧の使用を必要とする可能性がある、ＨＩＦＵの印加および／または超音波撮像の実施に関して有利である。
【００９５】
[0095]  いくつかの実施形態では、集積回路は、サブミクロンノードを備える。サブミクロンノードは、約５０Ｖまでの電圧を駆動するように構成される。いくつかの実施形態では、サブミクロンノードとは、約１ミクロン未満であるノードのことを言う場合がある。いくつかの実施形態では、ディープサブミクロンノードとは、約０．３ミクロン未満であるノードのことを言う場合がある。いくつかの実施形態では、ウルトラディープサブミクロンノードとは、約０．１ミクロン未満であるノードのことを言う場合がある。したがって、いくつかの超音波用途で有用な高電圧を維持することが可能である、小型の一体型超音波デバイスが、少なくともいくつかの実施形態で提供される。
【００９６】
[0096]  ウルトラソニックトランスデューサ要素が設けられるまたは使用される、本明細書に記載されたこれらの実施形態の少なくともいくつかでは、ウルトラソニックトランスデューサ要素は、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルを備えることができる。いくつかの実施形態では、１つまたは複数のマイクロマシン加工されたウルトラソニックトランスデューサセルは、１つまたは複数の容量性マイクロマシン加工ウルトラソニックトランスデューサ（CMUT）セルを備え、いくつかの実施形態では、１つまたは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）セルを備える。
【００９７】
[0097]  開示される技術の様々な態様および実施形態は、以下の図を参照して記載されることになる。図は、必ずしも原寸に比例しないことを理解されたい。複数の図に現れるアイテムは、アイテムが現れるすべての図で同じ参照番号により示される。
【図面の簡単な説明】
【００９８】
【図１】[0098]本発明の様々な態様を具現化する、モノリシック超音波デバイスの説明に役立つ例を示す図である。
【図２Ａ】[0099]音響信号を送信し、対象物から後方散乱されるパルスのみを受信するように適合される撮像デバイスの例示的な実装を示す図である。
【図２Ｂ】音響信号を送信し、対象物から後方散乱されるパルスのみを受信するように適合される撮像デバイスの例示的な実装を示す図である。
【図３Ａ】[0100]一対の対向する撮像デバイスを採用して対象物を撮像するシステムの例示的な実装を示す図である。
【図３Ｂ】一対の対向する撮像デバイスを採用して対象物を撮像するシステムの例示的な実装を示す図である。
【図４Ａ】[0101]トランスデューサ配列中の個々のトランスデューサ要素が、その要素についてのＣＭＯＳ回路に関してどのように配置できるのかの説明に役立つ例を示す図である。
【図４Ｂ】[0102]コントローラの指示の下で一緒に動作することができる、個々の超音波デバイスのグループを備える、超音波ユニットの説明に役立つ例を示す図である。
【図５】[0103]いくつかの実施形態において、単一のトランスデューサ要素が、より大きいトランスデューサ配列内でどのように収まることができるのかを図示する図である。
【図６Ａ】[0104]配列内の所与のトランスデューサ要素が、いくつかの実施形態において、どのように構成することができるのかについての５つの異なる例のうちの１つを示す図である。
【図６Ｂ】配列内の所与のトランスデューサ要素が、いくつかの実施形態において、どのように構成することができるのかについての５つの異なる例のうちの１つを示す図である。
【図６Ｃ】配列内の所与のトランスデューサ要素が、いくつかの実施形態において、どのように構成することができるのかについての５つの異なる例のうちの１つを示す図である。
【図６Ｄ】配列内の所与のトランスデューサ要素が、いくつかの実施形態において、どのように構成することができるのかについての５つの異なる例のうちの１つを示す図である。
【図６Ｅ】配列内の所与のトランスデューサ要素が、いくつかの実施形態において、どのように構成することができるのかについての５つの異なる例のうちの１つを示す図である。
【図７Ａ】[0105]グレーティングローブなどを減少させるために、いくつかの実施形態において、トランスデューサ要素をどのように混合することができるのかについての例を示す図である。
【図７Ｂ】グレーティングローブなどを減少させるために、いくつかの実施形態において、トランスデューサ要素をどのように混合することができるのかについての例を示す図である。
【図７Ｃ】グレーティングローブなどを減少させるために、いくつかの実施形態において、トランスデューサ要素をどのように混合することができるのかについての例を示す図である。
【図８】[0106]グレーティングローブなどを減少させるために、いくつかの実施形態において、配列のそれぞれのトランスデューサ要素に含まれるトランスデューサセルを互いにどのように結合することができるのかについての例を示す図である。
【図９】グレーティングローブなどを減少させるために、いくつかの実施形態において、配列のそれぞれのトランスデューサ要素に含まれるトランスデューサセルを互いにどのように結合することができるのかについての例を示す図である。
【図１０】[0107]いくつかの実施形態において、どのようにして、所与のトランスデューサ要素についてのＴＸ制御回路およびＲＸ制御回路を使用して、要素に通電してウルトラソニックパルスを放出することができるのか、または要素により検知されるウルトラソニックパルスを表す要素からの信号を受信および処理することができるのかについて図示するブロック図である。
【図１１Ａ】[0108]受信信号のデジタル処理をオフチップで実施することができる、超音波デバイスの実施形態を図示する図である。
【図１１Ｂ】[0109]波形発生器および他のデジタル回路の一部またはすべてがオフチップで配置することができる、超音波デバイスの実施形態を図示する図である。
【図１２Ａ】[0110]トランスデューサ配列のあらゆる送信位置において実時間遅延および増幅制御を可能にするように、いくつかの実施形態において、各ＴＸ制御回路に含むことができる回路の例を示す図である。
【図１２Ｂ】トランスデューサ配列のあらゆる送信位置において実時間遅延および増幅制御を可能にするように、いくつかの実施形態において、各ＴＸ制御回路に含むことができる回路の例を示す図である。
【図１３Ａ】[0111]図１２Ａ〜図１２Ｂの実施形態中の波形発生器により使用されるレジスタに関する値を選択的に決定するため、タイミング＆制御回路および各ＴＸ制御回路で採用することができる構成要素の説明に役立つ例を示す図である。
【図１３Ｂ】[0112]ＴＸ制御回路および／またはＲＸ制御回路により使用される動作パラメータのうちの１つまたは複数に関する値を選択的に決定するために使用することができる構成要素の例を示す図である。
【図１４】[0113]いくつかの実施形態において、超音波デバイス中で発生する送信イベントおよび受信イベントの両方を制御するために提供することができる、タイミング＆制御回路のイベントコントローラについての入力および出力の例を示す図である。
【図１５Ａ】[0114]送信および／または受信イベントを制御するための好適な一連の出力を生成するために、図１４に示されるイベントコントローラにより実施することができるルーチンの説明に役立つ例を示す図である。
【図１５Ｂ】[0115]ＴＸ制御回路および／またはＲＸ制御回路により使用される１つまたは複数の動作パラメータに関する値を選択的に決定するため、図１３Ａの実施形態に関連して採用することができるルーチンの説明に役立つ例を示す図である。
【図１６】[0116]単一の波形発生器を２つ以上のＴＸ制御回路により共有することができる、超音波デバイスの代替実装形態を示す図である。
【図１７】[0117]図１０に示されるＲＸ制御回路のアナログ処理ブロックおよびデジタル処理ブロック内に含むことができる構成要素の説明に役立つ例を示す図である。
【図１８】図１０に示されるＲＸ制御回路のアナログ処理ブロックおよびデジタル処理ブロック内に含むことができる構成要素の説明に役立つ例を示す図である。
【図１９】[0118]図１に示されるタイミング＆制御回路の例示的な実装を示す図である。
【図２０】[0119]図１９に示されるクロック生成回路の例示的な実装を示す図である。
【図２１】[0120]図１０に示される信号調節／処理回路の多重化されたデジタル処理ブロック中に含むことができる構成要素の説明に役立つ例を示す図である。
【図２２】図１０に示されるＲＸ制御回路のアナログ処理ブロックおよびデジタル処理ブロック内に含むことができる構成要素の説明に役立つ例を示す図である。
【図２３】図１０に示されるＲＸ制御回路のアナログ処理ブロックおよびデジタル処理ブロック内に含むことができる構成要素の説明に役立つ例を示す図である。
【図２４】図１０に示されるＲＸ制御回路のアナログ処理ブロックおよびデジタル処理ブロック内に含むことができる構成要素の説明に役立つ例を示す図である。
【図２５】図１０に示されるＲＸ制御回路のアナログ処理ブロックおよびデジタル処理ブロック内に含むことができる構成要素の説明に役立つ例を示す図である。
【図２６】図１０に示されるＲＸ制御回路のアナログ処理ブロックおよびデジタル処理ブロック内に含むことができる構成要素の説明に役立つ例を示す図である。
【図２７】図１０に示されるＲＸ制御回路のアナログ処理ブロックおよびデジタル処理ブロック内に含むことができる構成要素の説明に役立つ例を示す図である。
【図２８】図１０に示されるＲＸ制御回路のアナログ処理ブロックおよびデジタル処理ブロック内に含むことができる構成要素の説明に役立つ例を示す図である。
【図２９】[0121]配列または他の配置中のトランスデューサ要素にバイアスをかけるための技法の例を図示する図である。
【図３０】配列または他の配置中のトランスデューサ要素にバイアスをかけるための技法の例を図示する図である。
【図３１】[0122]図１０に示される信号調節／処理回路の多重化されたデジタル処理ブロック中に含むことができる構成要素の例を示す図である。
【図３２Ａ】[0123]波形除去回路および／もしくはソフトウェア、画像形成回路および／もしくはソフトウェア、ならびに／またはバックエンド処理回路および／もしくはソフトウェアの一部またはすべてがオフチップで配置することができる実施形態を図示する図である。
【図３２Ｂ】波形除去回路および／もしくはソフトウェア、画像形成回路および／もしくはソフトウェア、ならびに／またはバックエンド処理回路および／もしくはソフトウェアの一部またはすべてがオフチップで配置することができる実施形態を図示する図である。
【図３３】[0124]いくつかの実施形態において使用することができる、高電圧ＮＭＯＳおよびＰＭＯＳのレイアウトの例を示す図である。
【図３４】[0125]いくつかの実施形態において使用することができる、超高電圧ＮＭＯＳおよびＰＭＯＳのレイアウトの例を示す図である。
【図３５】[0126]いくつかの実施形態において使用することができる、高電圧ＮＭＯＳおよびＰＭＯＳの双方向またはカスコードレイアウトの例を示す図である。
【図３６】[0127]いくつかの実施形態において使用することができる、超高電圧ＮＭＯＳおよびＰＭＯＳの双方向またはカスコードレイアウトの例を示す図である。
【図３７】[0128]いくつかの実施形態において使用することができる高電圧スイッチを備える、高電圧ＮＭＯＳおよびＰＭＯＳのレイアウトを使用するパルサの例を示す図である。
【図３８Ａ】[0129]いくつかの実施形態において使用することができる二重電圧パルスドライバの例を示す図である。
【図３８Ｂ】いくつかの実施形態において使用することができる四重電圧パルスドライバの例を示す図である。
【図３９Ａ】[0130]いくつかの実施形態において使用することができる、受信分離スイッチを採用しないパルサの例を示す図である。
【図３９Ｂ】いくつかの実施形態において使用することができる、受信分離スイッチを採用しないパルサの例を示す図である。
【図４０Ａ】[0131]ここで、ＡＤＣ参照値のうちの１つまたは複数としていくつかの実施形態において採用することができる、時間インターリーブされた単一勾配アナログ−デジタル変換器（ADC）の例を示す図である。
【図４０Ｂ】ここで、ＡＤＣ参照値のうちの１つまたは複数としていくつかの実施形態において採用することができる、時間インターリーブされた単一勾配アナログ−デジタル変換器（ADC）の動作の例を示す図である。
【図４１】[0132]いくつかの実施形態において採用することができる、時間インターリーブされたサンプルホールド回路の例を示す図である。
【図４２Ａ】[0133]ここで参照されるＡＤＣのうちの１つまたは複数としていくつかの実施形態において採用することができる、時分割高速ＡＤＣの例を示す図である。
【図４２Ｂ】ここで参照されるＡＤＣのうちの１つまたは複数としていくつかの実施形態において採用することができる、時分割高速ＡＤＣの動作の例を示す図である。
【発明を実施するための形態】
【００９９】
[0134]  本開示のいくつかの実施形態は、ＣＭＵＴ技術の利益を活用し、ウルトラソニックスキャナ中の超音波画像形成処理の最先端を推し進める、新規の装置、システム、および方法を提供する。いくつかの実施形態では、堅牢で高度に一体化された超音波「システムオンチップ」が、完全なデジタル超音波フロントエンドと同じダイ上に製造されるウルトラソニックトランスデューサ配列とダイレクトに一体化されて提供される。本開示のいくつかの態様によれば、このアーキテクチャによって、完全デジタル化されたチャネルデータへの十分なアクセスを可能にし、高度な画像形成アルゴリズムを実施するための、最新技術の既製の計算プラットフォームの使用を許可することができる。
【０１００】
[0135]  この領域での以前の努力は、かなりの程度が、より先進的な技法ではなく標準的なビーム形成を実施することができるＡＳＩＣを設計することによる、標準的な超音波アーキテクチャの密な一体化に集中され、または、先進的な撮像技法、典型的には拡大縮小可能な集積技術を欠いている高価なデバイスを作り出す技法の実装に集中されてきた。本開示は、先進的な撮像用途で十分に堅牢である、ユニークで、コスト効果的、また拡大縮小可能な一体型超音波プラットフォームオンチップを提供することにより、これらの問題の両方に対処する。
【０１０１】
[0136]  標準的なビーム形成方法を越えて進むには、単なる時間遅延パルスの送信以上をサポートすることができるアーキテクチャが必要になる。先進的な波形符号化技法を実装するのに十分なフレキシビリティには、トランスデューサ配列中の各要素について、専用のシステムリソースが必要になる。本開示は、たとえば、新規の波形発生器で、この制限を克服する。いくつかの実施形態では、集積回路は、この波形発生器がマルチレベルの（たとえば、３つ以上のレベルの）パルサを制御することをユニークに可能にして、完全な一体型トランスデューサ／ＣＭＯＳ構成で以前には達成されていなかった特徴である、後続の処理における多くの先進的な超音波技法を実装する能力をもたらす。
【０１０２】
[0137]  しばしば、超音波受信器アーキテクチャは、複数のチャネルからデータ帯域幅を減らす必要がある。従来型超音波でこれを行う１つの様態は、標準的なビーム形成方法を使用することである。この操作は不可逆であり、多くのより先進的な超音波撮像再構成技法と互換性がない。多くの場合、全チャネルのデータレートは、システムの外部デジタルリンクの帯域幅を超える可能性がある。本明細書に開示されるいくつかの実施形態は、チップを離れるデータについて、かつてないレベルの制御のデータレートを可能にする様態で、全チャネルのデータを使用するフレキシビリティをもたらす新規のアーキテクチャを採用する。
【０１０３】
[0138]  本明細書に詳述される集積回路は、一体型超音波撮像デバイスのために、ユニークに設計される。ＣＭＯＳ接触によって、ダイレクトウェハボンディング、犠牲リリース、フリップチップボンディング、および／または超音波トランスデューサ要素への相互接続を確立するための他の技法が容易になる。
【０１０４】
[0139]  上に記載された態様および実施形態、ならびに追加の態様および実施形態が下でさらに記載される。これらの態様および／または実施形態は、本開示がこの点に関して制限されないので、別個、すべて一緒、または２つ以上の任意の組合せで使用することができる。
【０１０５】
[0140]  図１は、本発明の様々な態様を具現化する、モノリシック超音波デバイス１００の説明に役立つ例を示す。示されるように、デバイス１００は、１つまたは複数のトランスデューサ配置（たとえば、配列）１０２、送信（TX）制御回路１０４、受信（RX）制御回路１０６、タイミング＆制御回路１０８、信号調節／処理回路１１０、電力管理回路１１８、および／または高密度焦点式超音波（HIFU）コントローラ１２０を含むことができる。示される実施形態では、図示される要素のすべてが、単一の半導体ダイ１１２上に形成される。しかし、代替実施形態では、より詳細に下で議論されるように、図示される要素のうちの１つまたは複数を、代わりにオフチップに配置することができることを理解されたい。加えて、図示される例は、ＴＸ制御回路１０４およびＲＸ制御回路１０６の両方を示すが、（やはり下でより詳細に議論される）代替実施形態では、ＴＸ制御回路のみ、またはＲＸ制御回路のみを採用することができる。たとえば、そのような実施形態は、１つまたは複数の送信専用デバイス１００が使用されて音響信号を送信し、１つまたは複数の受信専用デバイス１００が使用されて、ウルトラソニックで撮像される対象物を通って送信された、または対象物により反射された音響信号を受信する環境で採用することができる。
【０１０６】
[0141]  図示される構成要素のうちの１つまたは複数間の通信は、多くの様態のうちのいずれかで実施できることを理解されたい。いくつかの実施形態では、たとえば、統一されたノースブリッジにより採用されたものなどの、１つまたは複数の高速バス（図示せず）を使用して、高速チップ内通信、または１つまたは複数のオフチップ構成要素との通信を可能にすることができる。
【０１０７】
[0142]  １つまたは複数のトランスデューサ配列１０２は、多くの形式のうちのいずれかをとることができ、本技術の態様は、必ずしも、トランスデューサセルまたはトランスデューサ要素の任意の特定のタイプまたは配置を使用する必要がない。実際に、「配列」という用語がこの記載で使用されるが、いくつかの実施形態において、トランスデューサ要素は、配列に組織化されなくてよく、代わりに何らかの配列でない様式で配置されてよいことを理解されたい。様々な実施形態では、配列１０２中のトランスデューサ要素の各々は、たとえば、１つもしくは複数のＣＭＵＴ、１つもしくは複数のＣＭＯＳウルトラソニックトランスデューサ（CUT）、および／または１つもしくは複数の他の好適なウルトラソニックトランスデューサセルを含むことができる。いくつかの実施形態では、各トランスデューサ配列１０２のトランスデューサ要素３０４は、ＴＸ制御回路１０４および／またはＲＸ制御回路１０６の電子回路と同じチップ上に形成することができる。ウルトラソニックトランスデューサセル、要素、および配置（たとえば、配列）、ならびにＣＭＯＳ回路が下にあるそのようなデバイスを一体化する方法の多くの例は、その全体の開示が参照により本明細書に組み込まれる、「ＣＯＭＰＬＥＭＥＮＴＡＲＹ  ＭＥＴＡＬ  ＯＸＩＤＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  （CMOS）  ＵＬＴＲＡＳＯＮＩＣ  ＴＲＡＮＳＤＵＣＥＲＳ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＦＯＲ  ＦＯＲＭＩＮＧ  ＴＨＥ  ＳＡＭＥ」と題し、代理人整理番号第Ｂ１３４８．７０００７ＵＳ００号を持ち、２０１３年３月１５日に出願された、米国出願第６１／７９４，７４４号に詳細に議論されている。
【０１０８】
[0143]  ＣＵＴは、たとえば、ＣＭＯＳウェハに形成される空洞を含み、膜が空洞の上にあって、いくつかの実施形態では、空洞を封止する。カバーされる空洞構造からトランスデューサセルを形成するために、電極を設けることができる。ＣＭＯＳウェハは、トランスデューサセルを接続できる集積回路を含むことができる。トランスデューサセルとＣＭＯＳウェハを、モノリシックに一体化し、したがって、単一基板（CMOSウェハ）上に一体型ウルトラソニックトランスデューサセルおよび集積回路を形成することができる。
【０１０９】
[0144]  ＴＸ制御回路１０４は（含まれる場合）、たとえば、撮像のために使用される音響信号を生成するように、トランスデューサ配列１０２の個々の要素、またはトランスデューサ配列１０２内の要素の１つまたは複数のグループを駆動するパルスを生成することができる。ＲＸ制御回路１０６は（含まれる場合）、一方、音響信号がそのような要素に当たったとき、トランスデューサ配列１０２の個々の要素により生成される電気信号を受信して処理することができる。
【０１１０】
[0145]  いくつかの実施形態では、タイミング＆制御回路１０８は、たとえば、デバイス１００の中の他の要素の動作を同期して協調させるために使用されるすべてのタイミングおよび制御信号を生成する役目を果たすことができる。示される例では、タイミング＆制御回路１０８は、入力ポート１１６に供給される単一のクロック信号ＣＬＫにより駆動される。クロック信号ＣＬＫは、たとえば、オンチップ回路構成要素のうちの１つまたは複数を駆動するために使用される高周波クロックであってよい。いくつかの実施形態では、クロック信号ＣＬＫは、たとえば、信号調節／処理回路１１０の中の高速シリアル出力デバイス（図１では図示せず）を駆動するために使用される１．５６２５ＧＨｚもしくは２．５ＧＨｚクロック、またはダイ１１２上の他のデジタル構成要素を駆動するために使用される２０ＭＨｚまたは４０ＭＨｚクロックであってよく、タイミング＆制御回路１０８は、必要に応じて、ダイ１１２上の他の構成要素を駆動するため、クロックＣＬＫを分周または乗算してよい。他の実施形態では、（上で参照されたもののような）異なる周波数の２つ以上のクロックを、オフチップ発生源からタイミング＆制御回路１０８に別個に供給することができる。タイミング＆制御回路１０８内に含むことができる好適なクロック発生回路１９０４の説明に役立つ例は、図１９および図２０に関して下で議論される。
【０１１１】
[0146]  電力管理回路１１８は、たとえば、オフチップ発生源からの１つまたは複数の入力電圧ＶＩＮをチップの動作を実行するために必要な電圧に変換する、さもなければ、デバイス１００内の電力消費を管理する役目を果たすことができる。いくつかの実施形態では、たとえば、単一の電圧（たとえば、１２Ｖ、８０Ｖ、１００Ｖ、１２０Ｖなど）をチップに供給することができ、電力管理回路１１８は、必要に応じて、チャージポンプ回路を使用して、または何らかの他のＤＣ−ＤＣ電圧変換機構を介して、その電圧をステップアップまたはステップダウンすることができる。他の実施形態では、他のオンチップ構成要素の処理および／または他のオンチップ構成要素への分配のため、複数の異なる電圧を、電力管理回路１１８に別個に供給することができる。
【０１１２】
[0147]  図１に示されるように、いくつかの実施形態では、トランスデューサ配列１０２のうちの１つまたは複数の要素を介してＨＩＦＵ信号の生成を可能にするように、ＨＩＦＵコントローラ１２０を、ダイ１１２上に一体化することができる。他の実施形態では、トランスデューサ配列１０２を駆動するためのＨＩＦＵコントローラを、オフチップ、またはそれどころか、デバイス１００とは別個のデバイス内に配置することができる。すなわち、本開示の態様は、超音波撮像能力を持つ、および持たない超音波オンチップＨＩＦＵシステムを提供することに関する。しかし、いくつかの実施形態はＨＩＦＵ能力を持たない場合があり、したがってＨＩＦＵコントローラ１２０を含まない場合があることを理解されたい。
【０１１３】
[0148]  さらに、ＨＩＦＵ機能性を提供するそれらの実施形態において、ＨＩＦＵコントローラ１２０がはっきりした回路を呈さない場合があることを理解されたい。たとえば、いくつかの実施形態では、図１の残りの回路（ＨＩＦＵコントローラ１２０以外）は、超音波撮像機能性および／またはＨＩＦＵを提供するのに好適であってよく、すなわち、いくつかの実施形態では、同じ共有回路を、撮像システムとして、かつ／またはＨＩＦＵのために動作することができる。撮像またはＨＩＦＵ機能性が発揮されるかどうかは、システムに提供される電力に依存する場合がある。ＨＩＦＵは、典型的には、超音波撮像よりも高い電力で動作する。したがって、撮像用途に適した第１の電力レベル（または電圧）をシステムに提供することによって、システムを撮像システムとして動作させることができ、一方、より高い電力レベル（または電圧）を提供することによって、システムをＨＩＦＵ用に動作させることができる。そのような電力管理は、いくつかの実施形態において、オフチップ制御回路により実現することができる。
【０１１４】
[0149]  異なる電力レベルを使用することに加えて、撮像およびＨＩＦＵへの応用では、異なる波形を利用することができる。したがって、波形発生回路を使用して、撮像システムまたはＨＩＦＵシステムのいずれかとしてシステムを動作させるための好適な波形を提供することができる。
【０１１５】
[0150]  いくつかの実施形態では、システムは、撮像システムおよび（たとえば、画像誘導ＨＩＦＵを実現することが可能な）ＨＩＦＵシステムの両方として動作することができる。いくつかのそのような実施形態では、同じオンチップ回路を利用して両方の機能を実現することができ、２つのモダリティの間で動作を制御するために、好適なタイミングシーケンスが使用される。本開示に記載される様々な実施形態で採用することができる、ＨＩＦＵ実装および動作特徴に関するさらなる詳細が、その全体の内容が参照により本明細書に組み込まれる、「ＴＲＡＮＳＭＩＳＳＩＶＥ  ＩＭＡＧＩＮＧ  ＡＮＤ  ＲＥＬＡＴＥＤ  ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＭＥＴＨＯＤＳ」と題し、２０１２年１０月１７日に出願された、同時係属および共有される米国特許出願第１３／６５４，３３７号に記載される。
【０１１６】
[0151]  示される例では、１つまたは複数の出力ポート１１４が、信号調節／処理回路１１０の１つまたは複数の構成要素により生成される高速シリアルデータストリームを出力することができる。そのようなデータストリームは、たとえば、ダイ１１２上に一体化される、１つまたは複数のＵＳＢ３．０モジュール、および／または１つまたは複数の１０ＧＢ、４０ＧＢ、または１００ＧＢイーサネットモジュールにより生成することができる。いくつかの実施形態では、出力ポート１１４上に作り出される信号ストリームは、２次元、３次元、および／またはトモグラフィック画像の生成および／または表示のため、コンピュータ、タブレット、またはスマートフォンに送ることができる。画像形成能力が信号調節／処理回路１１０の中に（下でさらに説明されるように）組み込まれる実施形態では、アプリケーション実行のため利用可能な限られた量の処理力およびメモリだけを有するスマートフォンまたはタブレットなどの、比較的低電力デバイスでさえ、出力ポート１１４からのシリアルデータストリームのみを使用して画像を表示することができる。信号調節／処理回路１１０の中に含むことができる高速シリアルデータモジュールおよび他の構成要素の例が、図２１および図３１に関して下でより詳細に議論される。上に言及したように、デジタルデータストリームをオフロードするため、オンチップアナログ−デジタル変換および高速シリアルデータリンクを使用することは、本開示のいくつかの実施形態に従って、「超音波オンチップ」解決策を容易にする助けとなる特徴のうちの１つである。
【０１１７】
[0152]  図１に示されたものなどのデバイス１００は、いくつかの撮像および／または治療（たとえば、ＨＩＦＵ）への応用のうちのいずれかで使用することができ、本明細書で議論された特定の例は、限定するものと考えるべきでない。１つの説明に役立つ実装では、たとえば、ＣＭＵＴ要素のＮ×Ｍ個の平面または実質的に平面の配列を含む撮像デバイスは、１つまたは複数の送信位相期間に配列１０２中の要素の一部または全部を（一緒に、または別個に）通電すること、ならびに、各受信位相期間にＣＭＵＴ要素が対象物により反射される音響信号を検知するように、１つまたは複数の受信位相期間に、配列１０２中の要素の一部または全部により生成される信号を受信および処理することによって、たとえば人間の腹部といった対象物のウルトラソニック画像を取得するため、撮像デバイス自体を使用することができる。他の実装では、配列１０２中の要素のいくつかは、音響信号を送信するためだけに使用することができ、同じ配列１０２中の他の要素は、音響信号を受信するためだけに同時に使用することができる。さらに、いくつかの実装では、単一の撮像デバイスは、個々のデバイスのＰ×Ｑ個の配列、またはＣＭＵＴ要素の個々のＮ×Ｍ個の平面配列のＰ×Ｑ個の配列を含むことができ、その構成要素は、単一のデバイス１００の中、または単一のダイ１１２上で具現化することができるよりも多い数のＣＭＵＴ要素から累積されるデータを可能にするように、並列、順次、または何らかの他のタイミング方式に従って動作することができる。
【０１１８】
[0153]  さらに他の実装では、対象物をまたぐように一対の撮像デバイスを配置することができ、そのため、対象物の一方の側の撮像デバイスのデバイス１００の中の１つまたは複数のＣＭＵＴ要素が、対象物の他方の側の撮像デバイスのデバイス１００の中の１つまたは複数のＣＭＵＴ要素により生成される音響信号を、そのようなパルスが対象物により大幅に減衰されない限り、検知することができる。さらに、いくつかの実装では、同じデバイス１００を使用して、デバイス１００自体のＣＭＵＴ要素のうちの１つまたは複数からの音響信号の散乱、ならびに対象物の反対側の撮像デバイス中に配設されるＣＭＵＴ要素のうちの１つまたは複数からの音響信号の送信の両方を測定することができる。
【０１１９】
[0154]  音響信号を送信して対象物２０２から後方散乱されるパルスだけを受信するように適合される、超音波ユニット２００の実施形態の説明に役立つ例が図２Ａ〜図２Ｂに示される。超音波ユニット２００は、たとえば、回路板（図示せず）上の配列に配置され、超音波ユニット２００の筐体により支持される、１つまたは複数のデバイス１００を備える。図２Ａの例示的な実装では、超音波ユニット２００からの高速シリアルデータストリームを、さらなる処理および／またはコンピュータ２０４のスクリーン２０６上への表示のため、コンピュータ２０４のシリアルポート（たとえば、ＵＳＢポート）に出力することができる。下でより詳細に議論されるように、そのような機能性を達成するための構成要素がデバイス１００のうちの１つまたは複数のダイ１１２上に一体化されるのか、さもなければ、超音波ユニット２００中に設けられるのかに依存して、コンピュータの表示スクリーン２０６上に画像を表示する前に、波形除去、画像形成、バックエンド処理などの機能を実施することをコンピュータ２０４が要求される場合があり、要求されない場合もある。
【０１２０】
[0155]  図２Ｂに示されるように、他の実装では、超音波ユニット２００からの高速シリアルデータストリームを、さらなる処理および／または表示のため、スマートフォン２０８の入力ポートに提供することができる。このタイプのデバイスにおけるアプリケーション実行のため利用可能な処理力およびメモリは制限される可能性があるので、いくつかの実施形態では、データ処理（たとえば、波形除去、画像形成、および／またはバックエンド処理など）のうちの一部または全部は、デバイス１００のうちの１つまたは複数のダイ１１２上、さもなければ、超音波ユニット２００内で実施することができる。しかし、他の実施形態では、そのようなデータ処理のうちの一部または全部を、追加または代替的に、スマートフォン２０８上の１つまたは複数のプロセッサにより実施することができる。
【０１２１】
[0156]  一対の対向する超音波ユニット２００を採用する実装の別の例が、図３Ａ〜図３Ｂに図示される。図３Ａに示されるように、一対の超音波ユニット２００は、対象物２０２をまたぐように配置され（対象物２０２の後の超音波ユニット２００は、図３Ａでは見えない）、デスクトップコンピュータまたはワークステーション３０６にデータのシリアルストリームを出力することができる。図３Ｂは、対象物２０２内の領域３０２を撮像するため、どのようにデバイス１００のトランスデューサ配列１０２を配置することができるのかを図示する。上で議論したように、採用される撮像技法および方法論に依存して、所与の配列１０２中の個々のトランスデューサ要素３０４を使用して、音響信号を生成する、または音響信号を受信する、または両方を行うことができる。上記の例のいずれかは、たとえば、２Ｄブライトネスモード（Bモード）、３Ｄ  Ｂモード、またはトモグラフィックウルトラソニック撮像を可能にする。
【０１２２】
[0157]  いくつかの実施形態では、本明細書に開示されるデバイスおよびアーキテクチャは、たとえば、１つまたは複数の合成開口技法など、１つまたは複数の高度な方法と完全に一体化することができる。合成開口技法は、たとえば、複数の受信開口の集合から、高解像度画像の形成を可能にすることができる。そのような技法の例としては、限定はしないが、（1）トランスデューサ要素のすべての対で送信および受信する、（2）平面波合成、（3）任意の送信モードについての逆散乱解決策、（4）補間範囲移動（たとえば、Stolt補間）または他のフーリエリサンプリング技法、（5）ダイナミックフォーカス、（6）遅延加算処理、および（7）仮想発生源が挙げられる。
【０１２３】
[0158]  本明細書に開示されるものなどのデバイス１００を使用して、追加または代替的に採用することができるウルトラソニックトランスデューサ要素３０４の配列の他の構成および実装の多くの例は、上で参照により組み込まれ、「ＴＲＡＮＳＭＩＳＳＩＶＥ  ＩＭＡＧＩＮＧ  ＡＮＤ  ＲＥＬＡＴＥＤ  ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＭＥＴＨＯＤＳ」と題し、２０１２年１０月１７日に出願された、同時係属および共有される米国特許出願第１３／６５４，３３７号に記載される。
【０１２４】
[0159]  図４Ａは、トランスデューサ配列１０２中の個々のトランスデューサ要素３０４が、そのトランスデューサ要素３０４についての（ＴＸ制御回路１０４および／またはＲＸ制御回路１０６を含む）ＣＭＯＳ回路４０２に関してどのように配置できるのかの説明に役立つ例を示す。示されるように、いくつかの実施形態では、各トランスデューサ要素３０４は、それに対応するＴＸ制御回路１０４およびＲＸ制御回路１０６を関連付けることができる。そのような回路の例示的な実装の詳細が下に記載される。図４Ａに示される実施形態では、たとえば、相互接続、構成要素間のクロストークの最小化、寄生容量の最小化などが容易になるように、トランスデューサ要素３０４の各々は、その対応するＴＸ制御回路１０４および／またはＲＸ制御回路１０６の直接上に配設される。（以前に議論されたように、トランスデューサセル（たとえば、下に記載されるトランスデューサセル６０２）、トランスデューサ要素３０４、およびトランスデューサ配列１０２が、この様式で、どのようにＣＭＯＳ回路と一体化されるのか、さもなければ、ＣＭＯＳ回路の上に形成されるのかについての詳細は、上で参照により組み込まれ、「ＣＯＭＰＬＥＭＥＮＴＡＲＹ  ＭＥＴＡＬ  ＯＸＩＤＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  （CMOS）  ＵＬＴＲＡＳＯＮＩＣ  ＴＲＡＮＳＤＵＣＥＲＳ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＦＯＲ  ＦＯＲＭＩＮＧ  ＴＨＥ  ＳＡＭＥ」と題し、代理人整理番号第Ｂ１３４８．７０００７ＵＳ００号を持ち、２０１３年３月１５日に出願された、米国出願第６１／７９４，７４４号に提供される。）
【０１２５】
[0160]  しかし、他の実施形態では、トランスデューサ要素３０４のうちの１つまたは複数は、他の利益または利点を達成するため、１つまたは複数のＴＸ制御回路１０４および／または１つまたは複数のＲＸ制御回路１０６に対して、その他の方法で配置できることを理解されたい。上に言及したように、さらに、いくつかの実施形態では、ＴＸ制御回路１０４および／またはＲＸ制御回路１０６の構成要素のうちの一部または全部は、ダイ１１２、デバイス１００、および／または超音波ユニット２００から省略できることを理解されたい。ある種の実施形態では、たとえば、ＴＸ制御回路１０４および／またはＲＸ制御回路１０６の機能性は、異なるチップ、またはそれどころか、異なるデバイス、たとえばコンピュータによって実施することができる。
【０１２６】
[0161]  図４Ｂは、コントローラ４０６の指示の下で一緒に動作することができる、個々の超音波デバイス１００ａ〜１００ｄのグループを備える、超音波ユニット２００の説明に役立つ例を示す。超音波デバイス１００ａ〜１００ｄは、デバイス１００用に本明細書で記載されたタイプであってよく、いくつかの実施形態における超音波オンチップデバイスであってよく、または他の超音波デバイスであってよい。いくつかの実施形態では、デバイス１００ａ〜１００ｄの各々は、超音波トランスデューサおよび集積回路を含む、単一のチップデバイスであってよい。
【０１２７】
[0162]  さらに、デバイス１００ａ〜１００ｄは、互いに同じであってよく、または異なるタイプのデバイスであってよい。たとえば、いくつかの実施形態では、デバイス１００ａ〜１００ｄは、同じ機能性（たとえば、超音波撮像機能性）を提供することがすべてできる。いくつかの実施形態では、デバイス１００ａ〜１００ｄのうちの１つまたは複数は、超音波撮像デバイスとして構成することができ、１つまたは複数は、ＨＩＦＵデバイスとして構成することができる。いくつかの実施形態では、デバイス１００ａ〜１００ｄのうちの１つまたは複数は、撮像デバイス、またはＨＩＦＵデバイス、または両方のいずれかとして動作するように制御可能であってよい。
【０１２８】
[0163]  ウルトラソニックエネルギーを放出および／または検出するために使用することができる大面積を形成するために、任意の数の個別デバイス１００を、２、４、８、１６、または任意の他の量の配列で配置できることを理解されたい。したがって、４つの図示されたデバイス１００ａ〜１００ｄは、非限定的な例を表す。複数のデバイス１００ａ〜１００ｄが示されるように結合されるいくつかのそのような実施形態では、デバイス１００ａ〜１００ｄは、共通のパッケージまたは筐体内にパッケージングしてよく、共通の基板（たとえば、板またはインターポーザ）上に配設してよく、または任意の好適な様式で機械的に結合してよい。
【０１２９】
[0164]  複数のデバイス１００ａ〜１００ｄの動作が同期することを可能になるように、いくつかの実施形態において、個々のデバイス１００のダイ１１２上に含むことができるクロック生成回路１９０４の例が、図１９および図２０に関して下に記載される。
【０１３０】
[0165]  図５は、いくつかの実施形態において、単一のトランスデューサ要素３０４が、より大きいトランスデューサ配列１０２内でどのように収まることができるのかを図示する。図６Ａ〜図６Ｅは、配列１０２内の、円形のトランスデューサセル６０２からなる所与のトランスデューサ要素３０４を、いくつかの実施形態において、どのように構成することができるのかについての５つの異なる例を示す。図６Ａに示されるように、いくつかの実施形態では、配列１０２中の各トランスデューサ要素３０４は、単一のトランスデューサセル６０２（たとえば、単一のCUTまたはCMUT）だけを含んでよい。図６Ｂ〜図６Ｅに示されるように、他の実施形態では、配列１０２中の各トランスデューサ要素３０４は、個々のトランスデューサセル６０２（たとえば、CUTまたはCMUT）のグループを含んでよい。トランスデューサ要素３０４の他の可能な構成は、台形の要素、三角形の要素、六角形の要素、八角形の要素などを含む。同様に、所与のトランスデューサ要素３０４を作り上げる各トランスデューサセル６０２（たとえば、CUTまたはCMUT）は、各トランスデューサセル６０２自体が、上記の幾何形状のいずれかをとることができ、そのため、所与のトランスデューサ要素３０４は、たとえば、１つまたは複数の正方形のトランスデューサセル６０２、矩形のトランスデューサセル６０２、円形のトランスデューサセル６０２、星形のトランスデューサセル６０２、台形のトランスデューサセル６０２、三角形のトランスデューサセル６０２、六角形のトランスデューサセル６０２、および／または八角形のトランスデューサセル６０２などを含むことができる。
【０１３１】
[0166]  いくつかの実施形態では、各所与のトランスデューサ要素３０４内のトランスデューサセル６０２のうちの少なくとも２つ（たとえば、すべて）はユニットとしての役割を果たし、（下に記載される）同じパルサの出力に応答して出射するウルトラソニックパルスを一緒に生成する、かつ／または、入射するウルトラソニックパルスを一緒に受信して同じアナログ受信回路を駆動する。複数のトランスデューサセル６０２が各トランスデューサ要素３０４に含まれるとき、個々のトランスデューサセル６０２は、多くのパターンのうちのいずれかで配置することができ、所与の用途について、たとえば、指向性、信号対雑音比（SNR）、視野などの様々な性能パラメータを最適化するように、特定のパターンが選択される。ＣＵＴがトランスデューサセル６０２として使用されるいくつかの実施形態では、個々のトランスデューサセル６０２は、たとえば、約２０〜１１０μｍ程度の幅で、約０．５〜１．０μｍの膜厚を有することができ、個々のトランスデューサ要素３０４は、約０．１〜２．０μｍ程度の深さを有し、約０．１ｍｍ〜３ｍｍの直径、または中間の任意の値を有することができる。これらは、可能な寸法の単に説明に役立つ例であるが、より大きい寸法およびより小さい寸法が可能であり、意図される。
【０１３２】
[0167]  たとえば、その全体が参照により組み込まれる、Ｂａｖａｒｏ，  Ｖ．らの「Ｅｌｅｍｅｎｔ  Ｓｈａｐｅ  Ｄｅｓｉｇｎ  ｏｆ  ２−Ｄ  ＣＭＵＴ  Ａｒｒａｙｓ  ｆｏｒ  Ｒｅｄｕｃｉｎｇ  Ｇｒａｔｉｎｇ  Ｌｏｂｅｓ，  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｕｌｔｒａｓｏｎｉｃｓ，  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ，  ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｔｒｏｌ，  Ｖｏｌ．  ５５，  Ｎｏ．  ２，  Ｆｅｂｒｕａｒｙ  ２００８」に記載されるように、トランスデューサ配列１０２の性能パラメータを最適化するように、トランスデューサ要素３０４の形状およびトランスデューサ要素３０４間の相互関係を選択することが可能である。本明細書に記載されるウルトラソニックデバイスの実施形態は、そのような技法を採用することができる。図７Ａ〜図７Ｂは、星形のトランスデューサ要素３０４のトランスデューサセル６０２（たとえば、CUTまたはCMUT）が混合される説明に役立つ例を示し、図７Ｃは、グレーティングローブの減少などの利点を達成するように、円形のトランスデューサ要素３０６のトランスデューサセル６０２が混合される説明に役立つ例を示す。
【０１３３】
[0168]  いくつかの実施形態では、グレーティングローブを減少する同様の効果などは、配列１０２中のトランスデューサ要素３０４を混合することに加えて、または配列１０２中のトランスデューサ要素３０４を混合することの代わりに、所与のトランスデューサ要素３０４の中の１つまたは複数のトランスデューサセル６０２を、１つまたは複数の隣接するまたは近くのトランスデューサ要素３０４の中の１つまたは複数のトランスデューサセル６０２と結合することにより、達成することができる。そのような技法を使用することにより、所与のトランスデューサセル６０２が、単一のトランスデューサ要素３０４だけに属する必要がなく、代わりに複数のトランスデューサ要素３０４により共有することができるので、全トランスデューサ領域をより良好に使用することを実現することができる。このセル共有技法は、いくつかの実施形態では、トランスデューサ要素３０４の中のいくつかのトランスデューサセル６０２に、同じ要素の中の他のトランスデューサセル６０２よりも小さい出力を放射させる、アポディゼーション技法と組み合わせることができる。
【０１３４】
[0169]  好適なセル共有技法の説明に役立つ例が、図８に示される。この例では、トランスデューサ要素３０４の周辺におけるトランスデューサセル６０２（たとえば、CUTまたはCMUT）が、結合要素８０２を介して互いに結合される。いくつかの実施形態では、結合要素８０２は、たとえばポリシリコン抵抗器を備えることができる。他の実装では、結合要素８０２は、容量性および／または誘導性の要素または特徴を、追加または代替的に備えることができる。たとえば、誘導性結合は、結合されるべきトランスデューサセル６０２のための導体を互いに極めて近接して延ばすことにより、トランスデューサセル６０２の対の間に作り出すことができる。いくつかの実施形態では、たとえば共有されるトランスデューサ要素３０４の周辺のトランスデューサセル６０２といった、特定のトランスデューサセル６０２が、所望のアポディゼーション方式に従って、さらに動作することができる。図８に示される実施形態では、たとえば、他の要素の中のトランスデューサセル６０２に結合されるトランスデューサセル６０２にアポディゼーション方式を適用することができ、その結果、それらは、そのように結合されないトランスデューサセル６０２よりも小さい出力を放射する。
【０１３５】
[0170]  いくつかの実施形態では、たとえば、トランスデューサセル６０２のトランスデューサ要素３０４の周辺へのトランスデューサセル６０２の近接度に依存して、トランスデューサセル６０２の異なる対の間で異なるインピーダンス値が使用されることも有利な可能性がある。いくつかの実施形態では、たとえば、両方が２つのトランスデューサ要素３０４の周辺に配置されるトランスデューサセル６０２の対は、トランスデューサセル６０２のうちの１つがそのトランスデューサ要素３０４の周辺にないトランスデューサセル６０２の対を一緒に結合するために使用されるインピーダンス値よりも大きいインピーダンス値で、一緒に結合することができる。この可能な構成が、図９に図示される。示されるように、２つのトランスデューサ要素３０４の周辺のトランスデューサセル６０２ａは、抵抗値Ｒ１を有する結合部８０２ａ（たとえば、ポリシリコン抵抗器）を介して一緒に結合することができ、一方、トランスデューサ要素３０４の中央により近いトランスデューサセル６０２ｂは、抵抗値Ｒ２を有する結合部８０２ｂを介して別のトランスデューサセル６０２に結合することができる。抵抗値Ｒ２は、たとえば、抵抗値Ｒ１よりも大きくてよい。いくつかの実施形態では、トランスデューサ要素３０４の周辺から中心部分へ徐々に増加するインピーダンス値の勾配を採用することができる。この場合も、異なるインピーダンス値またはインピーダンス値の勾配を採用するそのようなセル共有技法は、特定の用途のために配列１０２の性能を最適化するように、アポディゼーション技法と組み合わせることができる。
【０１３６】
[0171]  上に言及したように、配列１０２中のトランスデューサ要素３０４を共有する、かつ／またはアポダイズするための上の技法は、対称的または非対称的のいずれでも、また、何らかの勾配に従って周辺の周りで均一にまたはそうでなくても、上に議論された混合技法と組み合わせることができ、そのため、トランスデューサ要素３０４は、その周辺で、またはインピーダンス値の勾配を介して、または他の方法で、両方が混合および一緒に結合されるトランスデューサセル６０２を有することができる。
【０１３７】
[0172]  図１０は、いくつかの実施形態において、どのようにして、所与のトランスデューサ要素３０４についてのＴＸ制御回路１０４およびＲＸ制御回路１０６をいずれか使用して、トランスデューサ要素３０４に通電してウルトラソニックパルスを放出するのか、またはトランスデューサ要素３０４により検知されるウルトラソニックパルスを表すトランスデューサ要素３０４からの信号を受信および処理するのかについて図示するブロック図である。いくつかの実装では、ＴＸ制御回路１０４は、「送信」位相期間に使用することができ、ＲＸ制御回路は、送信位相と重複しない「受信」位相期間に使用することができる。他の実装では、一対の超音波ユニット２００が透過型撮像だけのために使用されるときなど、ＴＸ制御回路１０４およびＲＸ制御回路１０６のうちの１つが、所与のデバイス１００の中で単純に使用されない場合がある。上に言及したように、いくつかの実施形態では、デバイス１００は、代替的に、ＴＸ制御回路１０４だけまたはＲＸ制御回路１０６だけを採用する場合があり、本技術の態様は、両方のそのようなタイプの回路の存在を必ずしも必要としない。様々な実施形態では、各ＴＸ制御回路１０４および／または各ＲＸ制御回路１０６は、単一のトランスデューサセル６０２（たとえば、CUTまたはCMUT）、単一のトランスデューサ要素３０４内の２つ以上のトランスデューサセル６０２のグループ、トランスデューサセル６０２のグループを備える単一のトランスデューサ要素３０４、配列１０２内の２つ以上のトランスデューサ要素３０４のグループ、またはトランスデューサ要素３０４の全体配列１０２に関連することができる。
【０１３８】
[0173]  図１０に示される例では、配列１０２の中の各トランスデューサ要素３０４について、別個のＴＸ制御回路１０４／ＲＸ制御回路１０６の組合せがあるが、タイミング＆制御回路１０８および信号調節／処理回路１１０の各々の、１つの事例だけがある。したがって、そのような実装では、タイミング＆制御回路１０８は、ダイ１１２上の、ＴＸ制御回路１０４／ＲＸ制御回路１０６の組合せのすべての動作を同期および協調する役目を果たすことができ、信号調節／処理回路１１０は、ダイ１１２上のＲＸ制御回路１０６（図１０の要素１００４を参照）のすべてからの入力を取り扱う役目を果たすことができる。
【０１３９】
[0174]  図１０に示されるように、デバイス１００の中の様々なデジタル構成要素を駆動するためのクロック信号を生成および／または分配することに加えて、タイミング＆制御回路１０８は、各ＴＸ制御回路１０４の動作をイネーブルにする「ＴＸイネーブル」信号、または各ＲＸ制御回路１０６の動作をイネーブルにする「ＲＸイネーブル」信号のいずれかを出力することができる。示される例では、ＴＸ制御回路１０４の出力がＲＸ制御回路１０６を駆動するのを防止するために、ＲＸ制御回路１０６の中のスイッチ１００２は、ＴＸ制御回路１０４がイネーブルにされる前は常に開であってよい。ＲＸ制御回路１０６がトランスデューサ要素３０４により生成された信号を受信して処理できるように、スイッチ１００２は、ＲＸ制御回路１０６の動作がイネーブルにされるとき閉であってよい。
【０１４０】
[0175]  示されるように、それぞれのトランスデューサ要素３０４についてのＴＸ制御回路１０４は、波形発生器１００６およびパルサ１００８の両方を含むことができる。波形発生器１００６は、たとえば、生成される波形に対応するトランスデューサ要素３０４への駆動信号をパルサ１００８に出力させるように、パルサ１００８に印加される波形を生成する役目を果たすことができる。
【０１４１】
[0176]  図１０に示される例では、それぞれのトランスデューサ要素３０４についてのＲＸ制御回路１０６は、アナログ処理ブロック１０１０、アナログ−デジタル変換器（ADC）１０１２、およびデジタル処理ブロック１０１４を含む。ＡＤＣ１０１２は、たとえば、１０ビット、２０Ｍｓｐｓ、４０Ｍｓｐｓ、または８０ＭｓｐｓのＡＤＣを備えることができる。
【０１４２】
[0177]  デジタル処理ブロック１０１４中の処理にかけた後、ダイ１１２上のＲＸ制御回路１０６のすべての出力（この例では、出力の数は、チップ上のトランスデューサ要素３０４の数に等しい）は、信号調節／処理回路１１０中のマルチプレクサ（MUX）１０１６に送られる。ＭＵＸ１０１６は、様々なＲＸ制御回路１０６からのデジタルデータを多重化し、ＭＵＸ１０１６の出力は、たとえば１つまたは複数の高速シリアル出力ポート１１４を介してデータがダイ１１２から出力される前の最後の処理のため、信号調節／処理回路１１０中の多重化デジタル処理ブロック１０１８に送られる。図１０に示される様々な回路ブロックの例示的な実装は、下でさらに議論される。より詳細に下で説明されるように、アナログ処理ブロック１０１０および／またはデジタル処理ブロック１０１４中の様々な構成要素は、受信した信号から波形を分離する、さもなければ、高速シリアルデータリンクを介してまたは他の方法でダイ１１２から出力される必要があるデータの量を減少させるように働くことができる。いくつかの実施形態では、たとえば、アナログ処理ブロック１０１０および／またはデジタル処理ブロック１０１４中の１つまたは複数の構成要素は、こうして、ＲＸ制御回路１０６が、改善した信号対雑音比（SNR）および波形の多様性と互換性のある様式で、送信および／または散乱された超音波圧力波を受信することを可能にするように働くことができる。したがって、そのような要素を含むことによって、いくつかの実施形態において開示された「超音波オンチップ」解決策を、さらに容易にし、かつ／または拡張することができる。
【０１４３】
[0178]  アナログ処理ブロック１０１０中に任意選択で含むことができる、特定の構成要素が下で記載されるが、そのようなアナログ構成要素に対するデジタルの対応物を、デジタル処理ブロック１０１４中に追加または代替的に採用できることを理解されたい。逆もまた真である。すなわち、デジタル処理ブロック１０１４中に任意選択で含むことができる特定の構成要素が下で記載されるが、そのようなデジタル構成要素に対するアナログの対応物を、アナログ処理ブロック１０１０中に追加または代替的に採用できることを理解されたい。
【０１４４】
[0179]  図１１Ａは、受信信号のデジタル処理がダイ１１２上で実施されない、デバイス１００の実施形態を図示する。いくつかの実装では、この実施形態は、ＲＸ制御回路１０６が、たとえばＡＤＣ１０１２またはデジタル処理ブロック１０１４を採用しない場合があり、オンチップ信号調節／処理回路１１０を省略する場合があることを除いて、その基本構造および機能の点で、図１０の実施形態と本質的に同一であることができる。しかし、図１１Ａの実施形態では、ダイ１１２の出力線１１０２ａ〜ｂ上にアナログ信号を駆動するために、１つまたは複数のバッファ／ドライバ（図示せず）が追加で採用される場合があることを理解されたい。
【０１４５】
[0180]  図１１Ｂは、波形発生器（図示せず）および本明細書で議論される他のデジタル回路の一部または全部を、半導体ダイ１１２上ではなくオフチップに配置することができる、超音波デバイスの実施形態を図示する。さもなければ、いくつかの実施形態では、この実施形態は、その基本構造および機能性の点で、図１０の実施形態と同一であることができる。いくつかの実施形態では、パルサ１００８を、追加または代替的にオフチップに配置することができる。
【０１４６】
[0181]  図１２Ａは、配列１０２のあらゆる送信位置において実時間遅延および増幅制御を可能にするように、いくつかの実施形態において、各ＴＸ制御回路１０４に含むことができる回路の例を示す。図示される例では、波形発生器１００６は、３レベルパルサ１００８に供給されるチャープの特性を制御するように設定できるレジスタ１２０２ａの組を含む、チャープ発生器である。具体的には、位相レジスタ「θ０」がチャープの開始位相を制御し、周波数レジスタ「ｆ０」がチャープの開始周波数を制御し、チャープ率レジスタ「ｒ」がチャープの周波数が経時的に変化する割合を制御する。比較器１２０４ａ〜ｂは、アキュムレータ１２０６により出力される波形信号を離散化するように働き、その結果、３レベルパルサ１００８に供給される論理値Ｄ０、Ｄ１は、アキュムレータ１２０６の出力の、レジスタ１２０２ａの中の値Ｖ０ＨＩＧＨおよびＶ１ＨＩＧＨとの比較に応じて、「１，０」、「０，０」、または「０，１」のいずれかである。
【０１４７】
[0182]  図１２Ｂは、波形発生器１００６の代替実施形態を示す。図１２Ｂの実施形態では、アキュムレータ１２０６により出力される、シミュレートされるサイン波信号を離散化するために比較器１２０４ａ〜ｂを使用するのではなく、ルックアップテーブル１２１２ａが使用されて、アキュムレータ１２０６の出力がレジスタ１２０２ｂの中のＶ０ＨＩＧＨおよびＶ０ＬＯＷの値により規定される範囲内であるかどうかを決定し、ルックアップテーブル１２１２ｂが使用されて、アキュムレータ１２０６の出力がレジスタ１２０２ｂの中のＶ１ＨＩＧＨおよびＶ１ＬＯＷの値により規定される範囲内であるかどうかを決定する。
【０１４８】
[0183]  いくつかの実施形態に従って図１２Ａ〜図１２Ｂのパルサ１００８として使用するのに好適な３レベルパルサの構成および動作、ならびに、ＣＭＵＴ要素を駆動するためそのようなパルサを採用する利益は、その全体が参照により本明細書に組み込まれる、２０１２年１１月１２日〜１４日、日本の神戸における「ＩＥＥＥ  Ａｓｉａｎ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ」の、Ｋａｉｌｉａｎｇ，  Ｃによる、「Ｕｌｔｒａｓｏｎｉｃ  Ｉｍａｇｉｎｇ  Ｆｒｏｎｔ−Ｅｎｄ  Ｄｅｓｉｇｎ  ｆｏｒ  ＣＭＵＴ：  Ａ  ３−Ｌｅｖｅｌ  ３０Ｖｐｐ  Ｐｕｌｓｅ−Ｓｈａｐｉｎｇ  Ｐｕｌｓｅｒ  ｗｉｔｈ  Ｉｍｐｒｏｖｅｄ  Ｅｆｆｉｃｉｅｎｃｙ  ａｎｄ  ａ  Ｎｏｉｓｅ−Ｏｐｔｉｍｉｚｅｄ  Ｒｅｃｅｉｖｅｒ」に記載される。したがって、それらの詳細は、ここで繰り返さないものとする。
【０１４９】
[0184]  図１２Ａ〜図１２Ｂに示される例示的な実施形態では、ＴＸ制御回路１０４は、パルサ１００８の出力のタイミングにわたって、３レベルの制御を備える。タイミング制御の最も粗いレベルは、波形発生器１００６の入力に配置されるシフトレジスタ１２０８（これは、いくつかの実施形態において、たとえば、タイミング＆制御ユニット１０８を介してプログラム可能であってよい）により提供される。次に細かいレベルのタイミング制御は、レジスタ１２０２ａ〜ｂの中の値「θ０」および「ｆ０」の設定により提供される。最も細かいレベルのタイミング制御は遅延線１２１０ａ〜ｂにより提供され、遅延線１２１０ａ〜ｂは、たとえば、約７２ピコ秒〜２２ナノ秒の程度の遅延、または中間の任意の遅延値を提供するＰＩＮダイオードを含むことができるが、より短いまたは長い遅延も可能であり、意図される。
【０１５０】
[0185]  これまで記載された波形発生器１００６の実施形態は、たとえば、ゴレイコード、アダマールコード、ウォルシュコード、サイクリックアルゴリズムニュー（CAN）コーディング、アジマス位相コーディング、および／もしくは他の直交波形といった、広帯域または狭帯域ビーム形成するコード化励振を可能にし、かつ／または、ゲート連続波（CW）の生成もしくはインパルス生成も可能にすることができる。波形発生技法およびオプションの多くの追加の例が、上に参照により組み込まれた、同時係属および共有される米国特許出願第１３／６５４，３３７号に記載されており、したがって、ここではさらに詳細に記載しないものとする。
【０１５１】
[0186]  図１３Ａは、図１２Ａ〜Ｂの実施形態中の波形発生器１００６により使用されるレジスタ１２０２ａ〜ｂに関する値を選択的に決定するため、タイミング＆制御回路１０８および各ＴＸ制御回路１０４で採用することができる構成要素の説明に役立つ例を示す。示されるように、各ＴＸ制御回路１０４は、複数の「ＴＸイベント」数の各々に対応する、レジスタ１２０２ａ〜ｂについての値を記憶する、要素イベントメモリ１３０４を含むことができ、タイミング＆制御回路１０８は、ダイ１１２上のＴＸ制御回路１０４の各々に、適したＴＸイベント数を通信する役目を果たすイベントコントローラ１３０２を含むことができる。そのような配置で、配列１０２中の各トランスデューサ要素３０４に供給される波形は、パルスからパルスに変化することができ、イベント要素メモリ１３０４を適切にプログラミングすることにより、たとえば、上に述べたアジマスコーディングといった励振コーディング、合焦／平面波スキャニングなどの複雑なイベントの順序付けを達成することができる。図１３には図示されないが、図１２Ｂの波形発生器の実施形態を用いる動作について、Ｖ０ＬＯＷおよびＶ１ＬＯＷの値が、要素イベントメモリ１３０４から波形発生器１００６に追加で提供できることを理解されたい。
【０１５２】
[0187]  図１４は、いくつかの実施形態において、超音波デバイス１００中で発生する送信イベントおよび受信イベントの両方を制御するために提供することができる、タイミング＆制御回路１０８のイベントコントローラ１３０２についての入力および出力を示す。示される実施形態では、イベントコントローラは、パラメータ、ＮＴＸＳａｍｐｌｅｓ、ＮＲＸＳａｍｐｌｅｓ、ＮＴＸＥｖｅｎｔｓ、およびＮＲＸＥｖｅｎｔｓを備え、イネーブル信号「Ｅｎ」を介してイネーブルされると、入力クロック「Ｃｌｋ」に応答して、ＴＸおよびＲＸイベント数ならびにＴＸおよびＲＸイネーブル信号を生成および出力する。
【０１５３】
[0188]  図１５Ａは、送信および受信イベントを制御するための好適な一連の出力を生成するために、イベントコントローラ１３０２により実施することができるルーチン１５００の説明に役立つ例を示す。図１５Ａの左手側のフローチャートは、その図の右手側のフローチャートにより図示される例示的なルーチンの抽象化である。示されるように、イネーブル信号「Ｅｎ」がハイであるとき、ルーチンは、イネーブル信号「Ｅｎ」がローに移行するまで、ＴＸイベントサブルーチン１５０２を実施することとＲＸイベントサブルーチン１５０４を実施することの間で交番する。示される例示的なルーチンでは、イネーブルになった後、ルーチン１５００は、最初に、ＴＸおよびＲＸイベント数を「０」に初期化し（ステップ１５０６）、次いで、ＴＸイベントサブルーチン１５０２ａ〜ｃに進む。ＴＸイベントサブルーチン１５０２は、ＮＴＸＳａｍｐｌｅｓパラメータにより指定されるサンプルの数の間、ＴＸイネーブル信号をハイにさせ（ステップ１５０２ｂ）、現在のＴＸイベント数がＮＴＸＥｖｅｎｔｓパラメータの値を超えるまで（ステップ１５０２ａ）、ＴＸイベント数を１だけ増やす（ステップ１５０２ｃ）。現在のＴＸイベント数がＮＴＸＥｖｅｎｔｓパラメータの値を超えると（ステップ１５０２ａ）、ルーチン１５００は、ＲＸイベントサブルーチン１５０４に進む。
【０１５４】
[0189]  ＲＸイベントサブルーチン１５０４は、ＮＲＸＳａｍｐｌｅｓパラメータにより指定されるサンプルの数の間、ＲＸイネーブル信号をハイにさせ（ステップ１５０４ｂ）、現在のＲＸイベント数がＮＲＸＥｖｅｎｔｓパラメータの値を超えるまで（ステップ１５０４ａ）、ＲＸイベント数を１だけ増やす（ステップ１５０４ｃ）。現在のＲＸイベント数がＮＲＸＥｖｅｎｔｓパラメータの値を超えると（ステップ１５０４ａ）、ルーチン１５００は、ステップ１５０６に戻り、そこで、ＴＸサブルーチン１５０２を再び開始する前に、ＴＸおよびＲＸイベント数が再び「０」に初期化される。図１５Ａに示されるものなどのルーチンを使用することにより、イベントコントローラ１３０２は、デバイス１００の中のＴＸ制御回路１０４と相互作用することができ、その結果、任意の数のトランスデューサ要素３０４が一度にパルスを放つことができ、ＲＸ制御回路１０６と相互作用することができ、その結果、指定された様式で獲得窓を獲得することができる。
【０１５５】
[0190]  ルーチン１５００を使用するイベントコントローラ１３０２の可能な動作モードとしては、（1）単一送信イベント／単一受信イベント、（2）複数送信イベント／単一受信イベント、（3）単一送信イベント／複数受信イベント、および（4）複数送信イベント／複数受信イベントが挙げられる。いくつかの実施形態では、たとえば、後方散乱動作モードに関して、ある数のＴＸイベントを巡回しその後ある数のＲＸイベントを巡回するよりも、各ＴＸイベントに対応するＲＸイベントが後続することが望ましい場合がある。さらに、より複雑なイベント（たとえば、せん断波後方散乱イベント）について、サブルーチン１５０２、１５０４の各繰り返し期間に、ある数のＴＸイベントを巡回し、単一のＲＸイベントが後続することが望ましい場合がある。これらは、ほんの少しの可能なイベント制御方法であるが、他のイベントのシーケンスが可能であり、意図される。
【０１５６】
[0191]  図１３Ｂは、図１２Ａ〜図１２Ｂの実施形態の中の波形発生器１００６により使用される動作パラメータのうちの１つまたは複数に関する値（たとえば、「θ」、「ｆ０」、「ｒ」、「Ｖ０ＬＯＷ」、「Ｖ０ＨＩＧＨ」、「Ｖ１ＨＩＧＨ」、および／もしくは「Ｖ１ＬＯＷ」）、ならびに／または（図１７、図２２、図２４、図２６、図２７、図２９、および図３０に関して下で議論される）、たとえばＬＮＡ１７０２、ＶＧＡ１７０４などを制御するための、ＲＸ制御回路１０６についての１つまたは複数の動作パラメータについての値を選択的に決定するために使用することができる構成要素の別の例を示す。そのような値は、たとえば、各トランスデューサ要素３０４について、「次の状態」レジスタ１３１２ａ〜ｂの組、および「現在の状態」レジスタ１３１４ａ〜ｂの対応する組に記憶することができる。
【０１５７】
[0192]  示されるように、外部マイクロプロセッサ１３０８が、配列１０２中のトランスデューサ要素３０４の一部または全部に関連する次の状態レジスタ１３０２に新しい値を選択的に通信できるように、周辺制御モジュール１３０６、たとえばＵＳＢ３．０周辺コントローラを半導体ダイ１１２上に一体化することができる。いくつかの実施形態では、状態レジスタ１３１２、１３１４の各グループは、対応するレジスタ制御モジュール１３１０ａ〜ｂにより制御することができる。示されるように、いくつかの実施形態では、レジスタ制御モジュール１３１０ａ〜ｂは、１つのレジスタ制御モジュール１３１０から次へとデイジーチェーン接続することができる。
【０１５８】
[0193]  図１５Ｂは、いくつかの実施形態においてレジスタ１３１２、１３１４を選択的に構成するために従うことができる、ルーチン１５０８の例を示す。示されるように、マイクロプロセッサ１３０８は、たとえば、各フレームの前に、ＵＳＢ３．０リンクを介して割込信号ＩＲＱを受信することができる。そのような割込を受信すると、マイクロプロセッサ１３０８は、現在のレジスタ１３１４の状態を次のイベントのため変更する必要があるかどうかを決定することができる（ステップ１５１０参照）。マイクロプロセッサ１３０８が状態を変えるべきであると決定する場合、マイクロプロセッサ１３０８は、新しい完全なシーケンスをチェーンの下にプッシュし（ステップ１５１２参照）、新しい値を次の状態レジスタ１３１２にラッチすることができる。次の状態レジスタ１３１２中の新しい値は、次いで、次のイベントの実行で使用するため（ステップ１５１６および１５１８参照）、フレーム境界の現在の状態レジスタ１３０２中にラッチすることができる（ステップ１５１４参照）。上のプロセスは、次いで、次の状態レジスタ１３１２中に任意の所望の新しい値をラッチするために繰り返すことができる。ＴＸ制御回路１０４および／またはＲＸ制御回路１０６の動作パラメータを選択的に制御するそのような技法を使用することによって、たとえば、ダイ１１２上の必要なローカルメモリ要件を減少させることができ、マイクロプロセッサ１３０８がセンサ１０２よりも少ないリソース制約を有することができるので、いずれか任意の組合せを有するユニークな定義をあらゆるパルスに持たせることを可能にできる。
【０１５９】
[0194]  図１６は、単一の波形発生器１００６を２つ以上のＴＸ制御回路１０４により共有することができる、超音波デバイス１００の代替的な実装を示す。共有される波形発生器１００６を、たとえば、タイミング＆制御回路１０８中に含むことができる。示されるように、ＴＸ制御回路１０４を所望のシーケンスで選択的にイネーブルにするためタイミング＆制御回路１０８を使用するのではなく、共有される波形発生器１００６の出力を所望のタイミングシーケンスに従ってそれぞれのパルサ１００８に到達させるように選択される遅延要素１６０２を、ＴＸ制御回路１０６の中の共有される波形発生器１００６とそれぞれのパルサ１００８の間に配設することができる。遅延要素１００８は、たとえば、ＴＸ制御回路１０４の中、タイミング＆制御回路１０８の中、または他の場所に配置することができる。図示される技法を使用して、それぞれの遅延要素１６０２によりもたらされる遅延により決定されるように、任意の所望のタイミングシーケンスに従って、配列１０２のトランスデューサ要素３０４にパルス印加することができる。
【０１６０】
[0195]  図１７は、各ＲＸ制御回路１０６のアナログ処理ブロック１０１０およびデジタル処理ブロック１０１４内に含むことができる構成要素の説明に役立つ例を示す（図１０参照）。いくつかの実施形態では、ＲＸ制御回路１０６の構成要素は、たとえば、全体としてＤＣから５０ＭＨｚの帯域幅を有し、４ｄＢ未満の雑音指数、４５ｄＢのエイリアス化高調波除去、および４０ｄＢのチャネル分離を有する５０ｄＢの利得を実現することができる。そのようなパラメータは、説明に役立つ目的のためだけに列挙されており、制限することを意図していない。他の性能パラメータが可能であり、意図される。
【０１６１】
[0196]  図１７に示されるように、アナログ処理ブロック１０１０は、たとえば、低雑音増幅器（LNA: low-noise amplifier）１７０２、可変利得増幅器（VGA: variable-gain amplifier）１７０４、および低域通過フィルタ（LPF）１７０６を含むことができる。いくつかの実施形態では、ＶＧＡ１７０４は、たとえば、タイミング＆制御回路１０８のイベントコントローラ１３０２に含まれる、時間−利得補償（TGC: time-gain compensation）回路１９０２を介して調整することができる（図１９参照）。ＬＰＦ１７０６は、獲得した信号のアンチエイリアシングを可能にする。いくつかの実施形態では、ＬＰＦ１７０６は、たとえば、５ＭＨｚ程度のカットオフ周波数を有する２次低域通過フィルタを備えることができる。しかし、他の実装が可能であり、意図される。上に言及したように、ＡＤＣ１０１２は、たとえば、１０ビット、２０Ｍｓｐｓ、４０Ｍｓｐｓ、または８０ＭｓｐｓのＡＤＣを備えることができる。
【０１６２】
[0197]  図１７の例では、ＲＸ制御回路１０６のデジタル制御ブロック１０１４は、デジタル直交復調（DQDM: digital quadrature demodulation）回路１７０８、平均化回路１７１４（アキュムレータ１７１０および平均化メモリ１７１２を含む）、および出力バッファ１７１６を含む。ＤＱＤＭ回路１７０８は、たとえば、受信信号のデジタル化されたバージョンを中心周波数からベースバンドにミックスダウンし、次いで、ベースバンド信号を低域通過フィルタ処理してデシメートするように構成することができる。ＤＱＤＭ１７０８として採用することができる直交復調回路の説明に役立つ例を図１８に示す。示されるように、ＤＱＤＭ１７０８は、たとえば、ミキサブロック１８０２、低域通過フィルタ（LPF）、およびデシメータ回路１８０６を含むことができる。図示される回路は、受信信号から未使用の周波数を除去することによって損失のない帯域幅の削減を可能にし、したがって、信号調節／処理回路１１０により処理され、ダイ１１２からオフロードされる必要がある、デジタルデータの量を著しく減少させることができる。これらの構成要素により達成される帯域幅削減は、本明細書に記載される「超音波オンチップ」実施形態の性能を容易にする、かつ／または改善する助けとなることができる。
【０１６３】
[0198]  いくつかの実施形態では、ミキサブロック１８０２の中心周波数「ｆｃ」を、配列１０２の中で使用されるトランスデューサセル６０２の、対象の周波数に整合させることが望ましい場合がある。いくつかの実施形態において、ＤＱＤＭ１７０８および／または図１７に図示される他の構成要素に加えて、またはその代わりに、ＲＸ制御回路１０６に含むことができる追加の構成要素の例が、図２２〜図２８に関して下で記載される。（アキュムレータ１７１０および平均化メモリ１７１２を含む）示される実施形態中の平均化ブロック１７１４は、受信したデータの窓を平均化するように機能する。
【０１６４】
[0199]  図１９は、タイミング＆制御回路１０８の例示的な実装を示す。示されるように、いくつかの実施形態では、タイミング＆制御回路１０８は、クロック生成回路１９０４およびイベントコントローラ１３０２の両方を含むことができる。クロック生成回路１９０４は、たとえば、デバイス１００の全体を通して使用されるクロックの一部または全部を生成するために使用することができる。クロック生成回路１９０４の例示的な実装が図２０に示される。示されるように、いくつかの実施形態では、たとえば、発振器２００４および位相ロックループ（PLL）２００６を使用して、クロック生成回路１９０４に送ることができる高速（たとえば、１．５６２５ＧＨｚ）クロックを生成するために、外部回路２００２を使用することができる。並列直列変換器／直列並列変換器（SerDes: serializer／deserializer）回路２００８に送ることに加えて、クロックは、ダイ１１２上の特定の構成要素をクロック制御するために使用する第１の周波数に（たとえば、周波数分割器回路２０１０を介して）ステップダウンすることができ、ダイ１１２上の他の構成要素により使用するため第２の周波数に（たとえば、周波数分割器回路２０１６を介して）さらにステップダウンすることができる。いくつかの実施形態では、たとえば、周波数分割器回路２０１０は、ダイ１１２内で使用するため、クロック線２０２２上に４０ＭＨｚクロックをもたらすように１．５６２５ＧＨｚクロックを分周することができ、周波数分割器回路２０１６は、ダイ内で使用するため、クロック線２０２４上に２０ＭＨｚクロックをもたらすように４０ＭＨｚクロックをさらに分周することができる。
【０１６５】
[0200]  示されるように、いくつかの実施形態では、ダイ１１２は、外部発生源からのクロック信号を受け入れるために、マルチプレクサ２０１２、２０１８の入力にそれぞれ接続される端子２０２６、２０２８を有することができ、クロック信号をオフチップに送り出すことを可能にするために、マルチプレクサ２０１２、２０１８の出力にそれぞれ接続される出力端子２０３０、２０３２を追加で有することができる。マルチプレクサを適切に制御することにより、この構成によって、複数のチップを、デイジーチェーン接続されたクロックにより同期させることを可能にすることができる。したがって、いくつかの実装について、この技法によって、複数のデバイス１００を、対象物を撮像するユニットとして動作することができる、デバイス１００の完全に同期した、コヒーレントなＭ×Ｎ個の配列に拡張することが可能になる。
【０１６６】
[0201]  図１９に戻って、１つの説明に役立つ例であり、タイミング＆制御回路１０８の中に含むことができるイベントコントローラ１３０２が、図１３Ａに関して上で記載される。しかし、図１９に示されるように、いくつかの実施形態では、イベントコントローラ１３０２は、たとえば、ＲＸ制御回路１０６のアナログ処理ブロック１０１０中のＶＧＡ１７０４の利得を制御するために使用できるＴＧＣ回路１９０２を、追加で備えることができる。
【０１６７】
[0202]  図２１は、ダイ１１２上の信号調節／処理回路１１０の多重化されたデジタル処理ブロック１０１８中に含むことができる構成要素の説明に役立つ例を示す。示されるように、多重化されたデジタル処理ブロック１０１８は、たとえば、再量子化器２１０２およびＵＳＢ３．０モジュール２１０４を含むことができる。いくつかの実施形態では、再量子化器２１０２は、たとえば、帯域幅削減をもたらすために、不可逆圧縮を実施する場合がある。再量子化器２１０２は、多くの様態のうちのいずれかで動作することができ、本技術の態様は、いずれか特定のタイプの再量子化技法の使用を必ずしも必要としない。いくつかの実施形態では、再量子化器２１０２は、たとえば、入来信号の最大振幅を見いだし、最大信号をフルスケールにするまですべての信号を倍率変更し、次いで信号からより低位のＮビットを捨てる場合がある。他の実施形態では、再量子化器２１０２は、追加または代替的に、信号を対数空間に変換し、信号のＮビットだけを保つ場合がある。さらに別の実施形態では、再量子化器２１０２は、追加または代替的に、ハフマンコーディングおよび／またはベクトル量子化技法を採用する場合がある。
【０１６８】
[0203]  図２１に示されるように、ダイ１１２から高速シリアルデータストリームを出力するための１つの選択肢はＵＳＢ３．０モジュールである。そのようなＵＳＢ３．０モジュールの構造および動作についての詳細は、たとえば、その全体の内容が参照により本明細書に組み込まれる、ｈｔｔｐ：／／ｗｗｗ．ｕｓｂ．ｏｒｇで入手可能な、「Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  Ｒｅｖｉｓｉｏｎ  ３．０  Ｓｐｅｃｉｆｉｃａｔｉｏｎ」に記載される。図２１は、チップから高速シリアルデータストリームを提供するため、ＵＳＢ３．０モジュールを使用することを図示するが、他のデータ出力技法を追加または代替的に、採用できることを理解されたい。たとえば、１つまたは複数の１０ＧＢ、４０ＧＢ、または１００ＧＢイーサネットモジュールを、追加または代替的に採用することができる。他の実施形態では、他の高速パラレルもしくは高速シリアルデータ出力モジュールおよび／または技法を、追加または代替的に採用することができる。
【０１６９】
[0204]  図２２は、たとえば、波形除去を実施して受信回路の信号対雑音比を改善することができる、整合フィルタ２２０２を含む、ＲＸ制御回路１０６の例示的な実装を示す。「整合」フィルタと標示されるが、フィルタ回路２２０２は、受信信号から波形を分離するように、整合フィルタまたは不整合フィルタのいずれかとして実際には動作する場合がある。整合フィルタ２２０２は、線形周波数変調（LFM: linear frequency modulated）または非ＬＦＭパルスのいずれかで働くことができる。
【０１７０】
[0205]  整合フィルタ２２０２として使用するのに好適な回路の説明に役立つ実施形態が、図２３に示される。示されるように、整合フィルタ２２０２は、たとえば、パディング回路２３０２、高速フーリエ変換（FFT）回路２３０４、マルチプライヤ２３０６、低域通過フィルタ２３０８、デシメータ回路２３１０、および逆ＦＦＴ回路２３１２を含むことができる。採用される場合、パディング回路２３０２は、たとえば、巡回畳み込みのＦＦＴ実装からのアーティファクトを回避するのに十分なように、入来信号にパディングを適用することができる。
【０１７１】
[0206]  「整合」フィルタとして動作するために、マルチプライヤ２３０６に印加される「Ｈ（ω）」の値は、送信波形Ｔχ（ω）の共役でなければならない。いくつかの実施形態では、フィルタ２２０２は、したがって、マルチプライヤ２３０６に送信波形Ｔχ（ω）の共役を印加することにより、「整合」フィルタとして実際に動作することができる。しかし、他の実施形態では、「整合」フィルタ２２０２は、代わりに、送信波形Ｔχ（ω）の共役以外の何らかの値をマルチプライヤ２３０６に印加する場合がある、「未整合」フィルタとして動作することができる。
【０１７２】
[0207]  図２４は、ＲＸ制御回路１０６の別の例示的な実装を示す。図２４の実施形態では、ＲＸ制御回路１０６は、対象の信号を分離することにより帯域幅削減をするさらに別の技法を実施できる、デチャープ回路２４０２を含む。デチャープ回路は、ときどき、「デジタルランプ」または「伸張」回路とも呼ばれる。様々な実施形態では、デチャープ回路２４０２を、アナログ処理ブロック１０１０内に含む場合があり、またはＲＸのデジタル処理ブロック１０１４内に含む場合があり、またはＲＸ制御回路１０６のアナログ処理ブロック１０１０およびデジタル処理ブロック１０１４の両方の中に含む場合がある。ＬＦＭ波形でデチャープ回路を使用することによって、効率的に時間を周波数に変換する。
【０１７３】
[0208]  デジタルデチャープ回路２３０２の例が図２５に示される。示されるように、デチャープ回路２４０２は、デジタルマルチプライヤ２５０２、デジタル低域通過フィルタ２５０４、およびデシメータ回路２５０６を含むことができる。（アナログデチャープ回路は、以下で図26に関して議論されるが、デジタルマルチプライヤおよびフィルタではなく、アナログマルチプライヤおよびフィルタを採用することになり、デシメータ回路２５０６を含まないことになる。）図２５に示される「参照チャープ」は、たとえば、対応するＴＸ制御回路１０４の中の波形発生器１００６により生成されるものと同じ「チャープ」であってよい。
【０１７４】
[0209]  図２６は、ＲＸ制御回路１０６のさらに別の例示的な実装を示す。この例では、デジタル処理ブロック１０１４の中のＤＱＤＭ回路およびデジタルデチャープ回路を使用するのではなく、アナログ直交復調（AQDM: analog quadrature demodulation）回路２６０２およびアナログデチャープ回路２６０４が、アナログ処理ブロック１０１０の中に含まれる。そのような実施形態では、ＡＱＤＭ２６０２は、たとえば、入来信号をベースバンドに混合するために、アナログミキサ（図示せず）およびローカル発振器（図示せず）を採用し、次いで、アナログ信号から不要な周波数を除去するために低域通過アナログフィルタ（図示せず）を採用することができる。図２６に示されるように、アナログデチャープ回路２６０４の出力をデジタル信号形式に変換するため、２つのＡＤＣ２６０６ａ〜ｂ（たとえば、２つの１０ビット、１０Ｍｓｐｓ、２０Ｍｓｐｓ、または４０ＭｓｐｓのＡＤＣ）を、この実施形態で採用することができるが、ＡＤＣ２６０６ａ〜ｂの各々を、他の実施形態で採用されるＡＤＣ１０１２の半分の速度で実行し、したがって潜在的に電力消費を減少させることができる。
【０１７５】
[0210]  ＲＸ制御回路１０６のさらに別の例が図２７に示される。この例では、低域通過フィルタ２７０２およびマルチプレクサ２７０４が、平均化ブロック１７１４と共に、デジタル処理ブロック１０１４の中に含まれる。いくつかの実施形態では、低域通過フィルタ２７０２は、たとえば、１／２帯域デシメーション有限インパルス応答（FIR）フィルタを備え、その動作は非ゼロタップの数を最小化するように構成することができる。そのようなＦＩＲフィルタ２７０２の説明に役立つ例が図２８に示される。
【０１７６】
[0211]  様々な実施形態では、各ＲＸ制御回路１０６は、上記のアナログおよびデジタル回路要素のいずれかを、単独で、または他の記載された回路要素のいずれかと組み合わせて使用することができること、ならびに、本技術の態様は、本明細書に図示された特定の構成および／または組合せを必ずしも必要としないことを理解されたい。たとえば、各ＲＸ制御回路１０６は、いくつかの実施形態では、必要に応じてアナログ−デジタルおよび／またはデジタル−アナログ変換が実施されるという条件で、ＡＱＤＭ２６０２、アナログデチャープ回路２６０４、ＤＱＤＭ１７０８、整合および／または不整合フィルタ２２０２、デジタルデチャープ回路２４０２、平均化ブロック１７１４、および低域通過フィルタ２７０２のうちのいずれか１つまたは複数を、他の構成要素に関し任意の組合せおよび任意の順番で含むことができる。重要なことには、上記の帯域幅削減技法のいずれかまたはすべてを使用することによって、いくつかの実施形態について、本明細書に記載された「超音波オンチップ」設計を、実用的、実行可能、かつ商業的に実現可能な解決策にする助けとなることができる。
【０１７７】
[0212]  図２９は、配列１０２の中のトランスデューサ要素３０４にバイアスをかけるための新規の技法の例を図示する。示されるように、患者に面するトランスデューサ要素３０４の各々の側は、電気ショックの危険を最小化するように、アースに接続することができる。各トランスデューサ要素３０４の他の側は、抵抗器２９０２を介してパルサ１００８の出力に接続することができる。したがって、各トランスデューサ要素３０４は、スイッチＳ１が開であるか、または閉であるかにかかわらず、パルサ１００８の出力を介して常にバイアスがかけられる。いくつかの実施形態、たとえば、１つまたは複数のＣＵＴまたはＣＭＵＴを備えるトランスデューサ要素３０４を採用する実施形態では、要素に印加されるバイアス電圧は、１００Ｖ程度であってよい。
【０１７８】
[0213]  図２９の添付するタイミング図に図示されるように、スイッチＳ１は、送信動作期間に閉であってよく、受信動作期間に開であってよい。逆に、スイッチＳ２は、受信動作期間に閉であってよく、送信動作期間に開であってよい。（パルサ１００８がＲＸ制御回路１０６中のＬＮＡ１７０２に出射パルスを確実に印加しないように、スイッチＳ１の開とスイッチＳ２の閉の間、ならびにスイッチＳ２の開とスイッチＳ１の閉の間に常に間隙があることに留意されたい。）
【０１７９】
[0214]  タイミング図中にやはり示されるように、パルサ１００８は、パルサ１００８のトランスデューサ要素３０４にパルサ１００８が波形パルスを印加しているときを除くすべての時間で、トランスデューサ要素３０４の底板を、パルサ１００８のハイ出力レベルに保つことができ、送信位相期間に印加される波形パルスは、パルサ１００８のハイ出力レベルを基準とすることができる。したがって、各個々のパルサ１００８は、すべての時間で、パルサ１００８の対応するトランスデューサ要素３０４に理想的なバイアスを維持することができる。図２９に示されるように、ＤＣバイアス信号（すなわち、パルサ１００８のハイ出力）が受信動作期間（すなわち、スイッチＳ２が閉のとき）にＬＮＡ１７０２に到達するのを遮断するように、コンデンサ２９０４は、スイッチＳ２とＲＸ制御回路１０６のＬＮＡ１７０２との間に配置することができる。
【０１８０】
[0215]  トランスデューサ要素３０４をトランスデューサ要素３０４それぞれのパルサ１００８を介してバイアスをかけることによって、そうでない場合、たとえば要素３０４が共通バスを介してバイアスをかけられる場合に発生するクロストークを減少させるように、いくつかの実施形態において利益をもたらすことができる。
【０１８１】
[0216]  図３０は、配列１０２の中のトランスデューサ要素３０４にバイアスをかけるための技法の別の説明に役立つ例を示す。図２９の実施形態のように、患者に面するトランスデューサ要素３０４の側は、接地することができ、スイッチＳ１は、パルサ１００８の出力とトランスデューサ要素３０４の他の側との間に配置することができる。この場合のスイッチＳ２は、トランスデューサ要素３０４の接地されない側と、ＲＸ制御回路１０６のＬＮＡ１７０２との間に直接配置することができる。この例では、コンデンサは、スイッチＳ２とＬＮＡ１７０２の間に配置されず、したがって、さもなければそのようなコンデンサにより費やされるダイ１１２上の実装面積の、潜在的な著しい節約をもたらす。いくつかの実施形態では、２つのスイッチのうちの１つ、すなわち、スイッチＳ１またはスイッチＳ２のいずれかは、常に閉であることができる。送信モードでは、スイッチＳ１は閉であることができ、スイッチＳ２は開であることができる。逆に、受信モードでは、スイッチＳ２は開であることができ、スイッチＳ１は閉であることができる。
【０１８２】
[0217]  各パルサ１００８の出力および各ＬＮＡ１７０２の入力において適したバイアス電圧を作り出すため、図３０に図示されるように、（たとえばトランスデューサ配列１０２の上部金属層といった、トランスデューサ要素３０４の他の側にバイアスをかけるために使用される部分を除く）ダイ１１２全体に、トランスデューサ要素３０４にとって最適なバイアス電圧でバイアスをかけることができる。したがって、この配置によって、すべての時間において、パルサ１００８およびＬＮＡ１７０２の両方を介して、トランスデューサ要素３０４に安全に高電圧バイアスをかけることを容易にすることができる。いくつかの実施形態では、チップの電源を浮動にすることができ、その結果、チップの電源は接地されず、ダイ１１２への制御、構成、および通信入力／出力のうちの一部または全部が、たとえば、光分離技法または適切にサイズ決定されたコンデンサを使用することで分離され、したがって高電圧がチップに残ることをＤＣ遮断することができる。
【０１８３】
[0218]  図３１は、図１０に関して上で議論された構成要素に加えてまたは代わりに、ダイ１１２上の信号調節／処理回路１１０の多重化デジタル処理ブロック１０１８中に含むことができる構成要素の説明に役立つ例を示す。いくつかの実施形態では、ダイ１１２を製造するために採用されるＣＭＯＳまたは他の集積回路製造方法について、十分小さいプロセスが使用されるとすれば、図示された構成要素のうちの１つまたは複数は、本明細書に記載された他の回路のうちの一部または全部と共に、ダイ１１２上に一体化することができる。
【０１８４】
[0219]  図３１の例では、信号調節／処理回路１１０は、再量子化器モジュール２１０２、波形除去回路および／またはソフトウェア３１０２、画像形成回路および／またはソフトウェア３１０４、バックエンド処理回路および／またはソフトウェア３１０６、ならびにＵＳＢ３．０モジュール２１０４を含む。再量子化器モジュールおよびＵＳＢ３．０モジュール、ならびにそれらの代替物は、図２１に関して上で議論したので、それらの構成要素は、ここでさらに議論しないこととする。示されるように、いくつかの実施形態では、たとえば、ＣＰＵ、ＧＰＵなどといった１つまたは複数のプロセッサ３１０８、および／または大規模メモリが、そのような構成要素により実行されるソフトウェアルーチンを介して実装される、下に記載されるような、波形除去機能性、画像形成機能性、および／またはバックエンド処理機能性のうちの一部または全部を可能にし、上に記載されたデバイス１００の他の構成要素の他の機能性を達成するように、上に議論された他の回路と共に、ダイ１１２上に一体化することができる。したがって、そのような実施形態では、図３１に示される波形除去モジュール３１０２、画像形成モジュール３１０４、および／またはバックエンド処理モジュール３１０６は、ダイ１１２上または１つもしくは複数のオフチップメモリモジュールのいずれかのメモリに記憶されるソフトウェアを介して、部分的または全体的に実装することができる。いくつかの実施形態では、統一されたノースブリッジにより使用されるものなどの、１つまたは複数の高速バス３１１０または同様の構成要素を採用して、ダイ１１２上に位置決めされる、または何らかのオフチップ位置に配設されるかのいずれかである、プロセッサ３１０８、メモリモジュール、および／または他の構成要素間で高速データ交換を可能にすることができる。他の実施形態では、画像形成モジュール３１０４および／またはバックエンド処理モジュール３１０６のそのような機能性のうちの一部または全部は、ダイ１１２上に一体化される１つまたは複数の専用回路を使用して、追加または代替的に実施することができる。
【０１８５】
[0220]  いくつかの実施形態では、波形除去回路および／またはソフトウェア３１０２は、たとえば、波形のデコンボリューション、デチャープ、ＦＦＴ、ＦＩＲフィルタリング、整合フィルタリングおよび／または不整合フィルタリングなどを実施するために、ＲＸ制御回路１０６に関して上で議論したものと同様に、回路および／またはソフトウェアを含むことができる。上記の機能性のいずれかまたはすべては、ダイ１１２上の波形除去回路および／またはソフトウェア３１０２によって、単独または他の機能性のいずれかと一緒のいずれかで、任意の順番で実施することができる。代替的に、いくつかの実施形態では、そのような波形除去回路および／またはソフトウェア３１０２は、ダイ１１２からは分離されるが、超音波ユニット２００およびその回路基板の中、ならびに／またはその筐体の中にダイ１１２と一緒に置くことができる。
【０１８６】
[0221]  いくつかの実施形態では、画像形成回路および／またはソフトウェア３１０４は、たとえば、アポディゼーション、逆投影および／またはファストヒエラルキー逆投影、補間範囲移動（たとえば、Stolt補間）または他のフーリエリサンプリング技法、ダイナミックフォーカス技法、および／または遅延加算技法、トモグラフィー再構成技法などを実施するように構成される回路および／またはソフトウェアを含むことができる。上記の機能性のいずれかまたはすべては、ダイ１１２上の画像形成回路および／またはソフトウェア３１０４によって、単独または他の機能性のいずれかと一緒のいずれかで、任意の順番で実施することができる。いくつかの実施形態では、画像形成回路および／またはソフトウェア３１０４、ならびに波形除去回路および／またはソフトウェア３１０２は、両方がダイ１１２上に配置することができる。代替的に、いくつかの実施形態では、そのような画像形成回路および／もしくはソフトウェア３１０４、ならびに／または波形除去回路および／もしくはソフトウェア３１０２は、ダイ１１２からは分離されるが、超音波ユニット２００およびその回路基板の中、ならびに／またはその筐体の中にダイ１１２と一緒に置くことができる。
【０１８７】
[0222]  いくつかの実施形態では、ダイ１１２上のバックエンド処理回路および／またはソフトウェア３１０６は、たとえば、ダウンレンジおよび／もしくはクロスレンジオートフォーカス、周波数分散補償、非線形アポディゼーション、リマッピング、圧縮、雑音除去、コンパウンド処理、ドップラ、エラストグラフィ、分光、ならびに／または基底追跡技法などを実施するように構成される回路および／またはソフトウェアを含むことができる。上記の機能性のいずれかまたはすべては、ダイ１１２上のバックエンド処理回路および／またはソフトウェア３１０６によって、単独または他の機能性のいずれかと一緒のいずれかで、任意の順番で実施することができる。いくつかの実施形態では、バックエンド処理回路および／もしくはソフトウェア３１０６、画像形成回路および／もしくはソフトウェア３１０４、ならびに／または波形除去回路および／もしくはソフトウェア３１０２は、３つすべてがダイ１１２上に配置することができる。代替的に、いくつかの実施形態では、そのようなバックエンド処理回路および／もしくはソフトウェア３１０６、画像形成回路および／もしくはソフトウェア３１０４、ならびに／または波形除去回路および／もしくはソフトウェア３１０２は、ダイ１１２からは分離されるが、超音波ユニット２００およびその回路基板の中、ならびに／またはその筐体の中にダイ１１２と一緒に置くことができる。
【０１８８】
[0223]  いくつかの実施形態では、上記の機能性のうちの一部または全部を達成するために使用されるメモリは、オンチップ、すなわちダイ１１２上に配置することができる。他の実施形態では、しかし、記載される機能性のうちの一部または全部を実装するために使用されるメモリのうちの一部または全部がオフチップに配置され、回路、ソフトウェア、および／または他の構成要素のうちの残りをダイ１１２上に配置することができる。
【０１８９】
[0224]  別個に示されていないが、いくつかの実施形態では、タイミング＆制御回路１０８、個々のＴＸ制御回路１０４、個々のＲＸ制御回路１０６、および／または信号処理／制御回路１１０の動作パラメータの一部または全部は、ダイ１１２への１つまたは複数のシリアルまたはパラレル入力ポートを介して、選択的に構成またはプログラムすることができることを理解されたい。たとえば、タイミング＆制御回路１１０は、図１４および図１５に関して上に議論されたパラメータ、ＮＴＸＳａｍｐｌｅｓ、ＮＴＸＥｖｅｎｔｓ、ＮＲＸＳａｍｐｌｅｓ、および／もしくはＮＲＸＥｖｅｎｔｓについての値を含む外部書き込み可能レジスタの組を含み、図１２Ａ〜図１２Ｂに関して上に議論されたＴＸ制御回路１０４のレジスタ１２０２は、１つもしくは複数の入力ポートを介して選択的にプログラムすることができ、図１７、図１８、および図２２〜図２８に関して上に議論されたＲＸ制御回路１０６の構成要素のうちの１つもしくは複数の動作パラメータは、１つもしくは複数の入力ポートを介して選択的にプログラムすることができ、図２１に関して上に議論された再量子化器回路２１０２および／もしくはＵＳＢ３．０回路２１０４もしくは他のモジュールのうちの１つもしくは複数についての動作パラメータは、１つもしくは複数の入力ポートを介してプログラムすることができ、かつ／または、図３１に関して上に議論された波形除去回路３１０２、画像形成回路３１０４、および／もしくはバックエンド処理回路３１０６のうちの１つもしくは複数についての動作パラメータは、１つもしくは複数の入力ポートを介してプログラムすることができる。
【０１９０】
[0225]  図３２Ａ〜図３２Ｂは、波形除去回路および／もしくはソフトウェア３１０２、画像形成回路および／もしくはソフトウェア３１０４、ならびに／またはバックエンド処理回路および／もしくはソフトウェア３１０６の一部または全部がオフチップで、たとえばデバイス１００とは別個のコンピューティングデバイス３２０２、３２０６上に配置することができる実施形態を図示する。図３２Ａに示されるように、１つまたは複数のフィールドプログラマブルゲートアレイ（FPGA）３２０８を含まないコンピューティングデバイス３２０２上で、コンピューティングデバイス３２０２のプロセッサ３２０４により実行されるソフトウェアにより、画像形成およびバックエンド処理機能と一緒に、波形除去を実施することができる。図３２Ｂに示されるように、１つまたは複数のＦＰＧＡ３２０８を含むコンピューティングデバイス３２０６上で、そのような機能性を実施するコンピューティングデバイス３２０６のプロセッサ３２０４に加えて、または代わりに、ＦＰＧＡ３２０８により、波形処理機能性を実施することができる。
【０１９１】
[0226]  本明細書に記載されるように、本開示の態様によって、単一チップ上にウルトラソニックトランスデューサ要素と回路の一体化が可能になる。ウルトラソニックトランスデューサ要素は、超音波撮像用途、ＨＩＦＵ、または両方に使用することができる。そのような要素は、たとえば、ディープサブミクロンＣＭＯＳ回路によって典型的にはサポートされる電圧よりも高い、ＣＭＯＳ集積回路で従来使用されるものよりも高い電圧で動作することができることを理解されたい。たとえば、そのようなウルトラソニックトランスデューサ要素は、２０Ｖと１２０Ｖの間、３０Ｖと８０Ｖの間、４０Ｖと６０Ｖの間の電圧、それらの範囲内の任意の電圧、または任意の他の好適な電圧で動作することができる。ＨＩＦＵ用途は、超音波撮像用途よりも高い電圧を利用する場合がある。
【０１９２】
[0227]  したがって、ＣＭＯＳ集積回路で従来使用されるよりも高い電圧と互換性を有するそのような回路を作ること、すなわち、従来型の電圧よりも高く、標準的なＣＭＯＳディープサブミクロン回路を動作させることにより、単一チップ上のウルトラソニックトランスデューサ要素と回路の一体化を容易にすることができる。
【０１９３】
[0228]  ＣＭＯＳ回路中のＮＭＯＳおよびＰＭＯＳデバイスの動作電圧を制限しうる２つの主な問題、すなわち、（1）ゲート酸化物降伏、および（2）ソースおよびドレイン（拡散）降伏がある。多くの設計では、拡散降伏が第１の制限であり、そこでは、ゲート酸化物を保護するため、拡散は、ゲート酸化物の前に降伏するように電界効果型トランジスタ（FET）中に特に設計される。拡散降伏電圧を増加させるため、基板に対するソース／ドレイン領域中の相対濃度は、適切でなければならない。いくつかの実施形態では、ソースおよびドレイン領域中の、より低いドーピングレベルが降伏電圧を増加させることができる。
【０１９４】
[0229]  ゲート酸化物降伏に関して、過剰な電界がゲート酸化物にストレスを与え、破裂またはゲート漏洩電流をもたらす可能性がある。ゲート対ドレインまたはゲート対ソース降伏電圧を増加させるために、最大電界を減少させなければならない。
【０１９５】
[0230]  高電圧ＣＭＯＳ回路を作るために、様々な方法を使用することができる。そのような方法は、たとえば、マスク論理演算およびデバイスレイアウトのレベルで実装することができる。ＮＭＯＳ技術中の標準的な拡散接合は、典型的には１０１７〜１０１８ドーパント／ｃｍ３程度の、レトログレードドープされたＰウェルに対し、縮退的にドープされたＮ＋である。３Ｖデバイスは、典型的には６ボルトで降伏する。ソースおよびドレインは、たとえば、ポリＳｉゲートをドープする同じインプラントにより画定することができる。これは、一般的にセルフアライントランジスタと呼ばれる。
【０１９６】
[0231]  標準的なゲート−ドレイン界面は、軽度にドープされたドレイン（LDD: lightly doped drain）である。ＬＤＤは、たとえば、電界を減少させるようにドープすることができるが、ゲート制御を維持するのに十分な長さのデバイス長を保つために、サイズを最小化することができる。
【０１９７】
[0232]  ＣＭＯＳ回路は、たとえば、拡散方式を変更することにより、高電圧ＣＭＯＳ回路へと変えることができる。たとえば、Ｎウェル領域およびＰウェル領域を使用する、マスクアラインされたソースおよびドレインを採用することができる。ＮＭＯＳ実装について、拡散は、Ｐ基板を備えるＮウェルソース／ドレインに変えることができる。ＰＭＯＳについて、拡散は、ＮウェルおよびディープＮウェルを備えるＰウェルソース／ドレイン領域に変えることができる。ソースおよびドレインは、シャロートレンチアイソレーション（STI: shallow trench isolation）により画定することができる。あるいは、より高い電圧用に、ソースおよびドレインは、ギャップ空間および熱拡散により画定することができる。
【０１９８】
[0233]  本開示に記載された様々な実施形態中の高電圧ＣＭＯＳ回路を実装するために使用することができる、回路レイアウトおよび関連する構造の例が、図３３〜図４２に示される。
【０１９９】
[0234]  図３３は、たとえば、高電圧ディープサブミクロンノードを設けるために、いくつかの実施形態において使用することができる、高電圧ＮＭＯＳ３３０１ａおよびＰＭＯＳ３３０１ｂレイアウトの例を示す。図３３に記載される参照番号は、図示されるレイアウトの以下の特徴および／または特色に対応する。すなわち、３３０２−Ｎウェル（NW）／Ｐ基板（Psub 3303）に起因する大きい接合降伏、３３０４−ＬＤＤに起因する減少した電界、３３０６−Ｐウェル（PW）／ＮＷに起因する大きい接合降伏、および３３０８−ＬＤＤに起因する減少した電界である。
【０２００】
[0235]  図３４は、いくつかの実施形態において使用することができる、超高電圧ＮＭＯＳ３４０１ａおよびＰＭＯＳ３４０１ｂレイアウトの例を示す。図３４に記載される参照番号は、図示されるレイアウトの以下の特徴および／または特色に対応する。すなわち、３４０２−Ｎ＋インプラントについてのマスク画定したドーピング、３４０４−熱的に拡散されたＰＷ／Ｐｓｕｂ、３４０６−熱的に拡散されたＮＷ／Ｐｓｕｂ、３４０８−Ｐ＋インプラントについてのマスク画定したドーピング、３４１０−熱的に拡散されたＮＷ／Ｐｓｕｂ、および３４１２−熱的に拡散されたＰＷ／Ｐｓｕｂである。
【０２０１】
[0236]  図３５は、いくつかの実施形態において使用することができる、高電圧ＮＭＯＳ３５０１ａおよびＰＭＯＳ３５０１ｂの双方向またはカスコードレイアウトの例を示す。図３５に記載される参照番号は、図示されるレイアウトの以下の特徴および／または特色に対応する。すなわち、３５０２−Ｎウェルソースおよびソースゲート拡張部、３５０４−Ｎウェルドレインおよびゲート拡張部、３５０６−Ｐウェルソースおよびソースゲート拡張部、ならびに３５０８−Ｐウェルドレインおよびゲート拡張部である。
【０２０２】
[0237]  図３６は、いくつかの実施形態において使用することができる、超高電圧ＮＭＯＳ３６０１ａおよびＰＭＯＳ３６０１ｂの双方向またはカスコードレイアウトの例を示す。図３６に記載される参照番号は、図示されるレイアウトの以下の特徴および／または特色に対応する。すなわち、３６０２、３６０４−Ｐｓｕｂにおける熱的に拡散されたソースおよびドレイン、３６０６−閾値増加のための任意選択のＰウェルゲートインプラント、３６０８、３６１０−Ｐｓｕｂにおける熱的に拡散されたソースおよびドレイン、ならびに３６１２−閾値増加のための任意選択のＮウェルゲートインプラントである。
【０２０３】
[0238]  図３７は、いくつかの実施形態において使用することができる高電圧スイッチを備える、高電圧ＮＭＯＳおよびＰＭＯＳのレイアウトを使用するパルサの例を示す。図３７に記載される参照番号は、図示されるレイアウトの以下の特徴および／または特色に対応する。３７０２−ＣＵＴ、３７０４および３７０６はトランジスタスイッチを表す。パルサをディセーブルにするため、Ｔｘｐ＝０、Ｔｘｎ＝１に設定し、次いで、Ｔｘｎ＝０に設定する（ｃノードが低電圧レール内のままでいる限り、ＰＭＯＳは状態を保持する）。３７０８は、高電圧から分離するためのイネーブル信号ｒｘ＿ｅｎを受信するためのイネーブルスイッチを表す。トランジスタは、図中で、高電圧（HV）デバイスを意味する太いゲート線により図示されるような厚いチャネルを有することができる。
【０２０４】
[0239]  図３８Ａおよび図３８Ｂは、いくつかの実施形態において使用することができる二重および四重電圧パルスドライバの例をそれぞれ示す。図３８Ａおよび図３８Ｂに記載される参照番号は、図示されるレイアウトの以下の特徴および／または特色に対応する。すなわち、３８０２−追加されるカスケードデバイス、３８０４、３８０６−Ｈブリッジ回路で駆動されるトランスデューサ要素の端子、３８０８−受信要素。動作の際、スイッチを受信モードへとオンにする（Ｔｘｎ＝１、Ｔｘｐ＝０に設定し、次いで、Ｔｘｎ＝０に設定する）、３８１０−受信の際、自動的にバイアスがかかる、トランスデューサの上部板である。
【０２０５】
[0240]  図３９Ａ〜図３９Ｂは、いくつかの実施形態において使用することができる、受信分離スイッチを採用しないパルサの例を示す。図３９Ａ〜図３９Ｂに記載される参照番号は、図示されるレイアウトの以下の特徴および／または特色に対応する。すなわち、３９０２−Ｐｓｕｂ中のＮウェルまたはＦＯＸ上のケイ化されていないポリシリコンにより画定される抵抗器、３９０４−高電圧ＮＭＯＳプルダウンデバイス、３９０６−ＲＸへの直接接続（スイッチがないことにより寄生を少なくする）、３９０８−自動受信バイアス、および３９１０−２重電圧のためのカスコードデバイスである。
【０２０６】
[0241]  図４０Ａおよび図４０Ｂは、ここで、ＡＤＣ参照値のうちの１つまたは複数としていくつかの実施形態において採用することができる、時間インターリーブされた単一勾配ＡＤＣ、およびその動作の例をそれぞれ示す。図示される例では、Ｎ個の並列なＡＤＣが１つのチャネルに使用されて交番するサンプルをとり、それによって、各ＡＤＣのサンプリング周波数は、ナイキスト基準よりもはるかに低い。そのような単一勾配ＡＤＣは、たとえば、バイアス、ランプ、およびグレーカウンタといったリソースの大規模な共有を可能にすることができる。そのようなＡＤＣ手法は、このようにして、高度に拡大縮小可能で、低電力の選択肢を提供することができる。
【０２０７】
[0242]  図４１は、いくつかの実施形態において採用することができる、時間インターリーブされたサンプルホールド回路の例を示す。示される例では、参照番号４１０２は、偶数番がサンプルされ、次いで奇数番がサンプルされるステップを意味し、参照番号４１０４は、奇数番が比較され、次いで偶数番が比較されるステップを意味する。
【０２０８】
[0243]  図４２Ａおよび図４２Ｂは、ここで参照されるＡＤＣのうちの１つまたは複数としていくつかの実施形態において採用することができる、時分割高速ＡＤＣおよびその動作の例をそれぞれ示す。そのようなＡＤＣは、たとえば、パイプライン、ＳＡＲ、またはフラッシュアーキテクチャを採用することができる。そのようなアーキテクチャを有する単一の高速ＡＤＣは、Ｎ個のチャネルをサンプルするために使用することができるので、そのようなＡＤＣ手法は、著しく面積要件を減少させることができる。
【０２０９】
[0244]  本明細書に記載される高電圧ＣＭＯＳ回路は、ＣＭＯＳ回路で従来到達可能なものよりも高い電圧を駆動し、ディープサブミクロンノードにおいて高電圧を実現するように構成することができる。いくつかの実施形態では、非限定的な例として、約１０Ｖまでの電圧を扱うまたは駆動することができ、約２０Ｖまでを扱うまたは駆動することができ、約３０Ｖまでを扱うまたは駆動することができ、約４０Ｖまでを扱うまたは駆動することができ、約５０Ｖまでを扱うまたは駆動することができ、約６０Ｖまでを扱うまたは駆動することができ、それらの範囲内の任意の電圧、または他の好適な電圧を扱うまたは駆動することができる。
【０２１０】
[0245]  本開示に記載された技術のいくつかの態様および実施形態がこうして記載されたが、様々な改変形態、修正形態、および改善形態が当業者には容易に想到されることを理解されたい。そのような改変形態、修正形態、および改善形態は、本明細書に記載された技術の精神および範囲内であることが意図される。たとえば、当業者は、機能を実施する、ならびに／または本明細書に記載された結果および／もしくは利点のうちの１つまたは複数を獲得するための、様々な他の手段および／または構造を容易に考察することになり、そのような変形形態および／または修正形態の各々は、本明細書に記載された実施形態の範囲内であるとみなされる。当業者は、せいぜいありふれた実験を使用して、本明細書に記載された具体的な実施形態に対する多くの等価物を認識する、または確認することができることになる。したがって、上記の実施形態は、単に例として提示されており、添付の請求項およびその等価物の範囲内で、具体的に記載されたもの以外に発明性のある実施形態が実施できることを理解されたい。加えて、本明細書に記載される２つ以上の特徴、システム、物品、材料、キット、および／または方法の任意の組合せは、それらの特徴、システム、物品、材料、キット、および／または方法が互いに矛盾しない場合、本開示の範囲内に含まれる。
【０２１１】
[0246]  上記の実施形態は、多くの様態のうちのいずれかで実装することができる。処理または方法の性能を含む本開示の１つまたは複数の態様および実施形態は、処理または方法を実施する、または処理または方法の性能を制御するために、デバイス（たとえば、コンピュータ、プロセッサ、または他のデバイス）により実行可能なプログラム命令を利用することができる。この点に関し、１つまたは複数のコンピュータまたは他のプロセッサ上で実行されると、上に記載された様々な実施形態のうちの１つまたは複数を実装する方法を実施する１つまたは複数のプログラムで符号化される１つのコンピュータ可読記憶媒体（または複数のコンピュータ可読記憶媒体）（たとえば、コンピュータメモリ、１つもしくは複数のフロッピーディスク、コンパクトディスク、光ディスク、磁気テープ、フラッシュメモリ、フィールドプログラマブルゲートアレイもしくは他の半導体デバイス中の回路構成、または他の有形のコンピュータ記憶媒体）として、様々な発明性のある概念を具体化することができる。１つまたは複数のコンピュータ可読媒体は可搬型であってよく、そのため、その上に記憶される１つまたは複数のプログラムは、１つまたは複数の異なるコンピュータまたは他のプロセッサ上にロードして、上に記載される態様のうちの様々なものを実装することができる。いくつかの実施形態では、コンピュータ可読媒体は、非一時的媒体であってよい。
【０２１２】
[0247]  「プログラム」または「ソフトウェア」という用語は、上に記載されたような様々な態様を実装するために、コンピュータまたは他のプロセッサをプログラムするのに採用することができる、任意のタイプのコンピュータコードまたはコンピュータ実行可能命令の組のことを言うために、一般的な意味で本明細書で使用される。加えて、１つの態様によれば、実行されると本開示の方法を実施する１つまたは複数のコンピュータプログラムは、単一のコンピュータまたはプロセッサ上に常駐する必要はないが、本開示の様々な態様を実装するために、いくつかの異なるコンピュータまたはプロセッサ間に、モジュール様式で分配することができることを理解されたい。
【０２１３】
[0248]  コンピュータ実行可能命令は、１つまたは複数のコンピュータまたは他のデバイスにより実行されるプログラムモジュールなど、多くの形式であってよい。一般的に、プログラムモジュールとしては、特定のタスクを実施するまたは特定の抽象的なデータタイプを実装する、ルーチン、プログラム、オブジェクト、構成要素、データ構造などが挙げられる。典型的には、プログラムモジュールの機能性は、様々な実施形態で所望に応じて組み合わせる、または分配することができる。
【０２１４】
[0249]  また、データ構造は、任意の好適な形式でコンピュータ可読媒体中に記憶することができる。説明を簡単にするために、データ構造は、データ構造中の位置に関係付けされるフィールドを有するように示すことができる。そのような関係は、フィールドの記憶域を、フィールド間の関係を伝えるコンピュータ可読媒体中の位置で割り当てることにより、同様に実現することができる。しかし、ポインタ、タグ、またはデータ要素間の関係を確立する他のメカニズムの使用を含む、任意の好適なメカニズムを使用して、データ構造のフィールド中の情報間の関係を確立することができる。
【０２１５】
[0250]  ソフトウェアで実装されるとき、単一のコンピュータで提供されようと複数のコンピュータ間に分配されようと、ソフトウェアコードを、任意の好適なプロセッサまたはプロセッサの集合上で実行することができる。
【０２１６】
[0251]  さらに、非限定的な例として、ラック搭載型コンピュータ、デスクトップコンピュータ、ラップトップコンピュータまたはタブレットコンピュータなどのいくつかの形式のいずれかでコンピュータを具体化できることを理解されたい。加えて、コンピュータは、携帯情報端末（PDA）、スマートフォン、または任意の他の好適な携帯型または固定電子デバイスを含む、一般的にはコンピュータとみなされないが好適な処理能力を有するデバイスに内蔵することができる。
【０２１７】
[0252]  また、コンピュータは、１つまたは複数の入力および出力デバイスを有することができる。これらのデバイスは、とりわけ、ユーザインターフェースを提示するために使用することができる。ユーザインターフェースを提供するために使用することができる出力デバイスの例としては、出力の視覚的提示のためのプリンタまたは表示スクリーン、および出力の聴覚的提示のためのスピーカまたは他の音声生成デバイスが挙げられる。ユーザインターフェースとして使用することができる入力デバイスの例としては、キーボード、ならびにマウス、タッチパッドおよびデジタイジングタブレットなどのポインティングデバイスが挙げられる。別の例としては、コンピュータは、音声認識または他の可聴形式で入力情報を受信することができる。
【０２１８】
[0253]  そのようなコンピュータは、ローカルエリアネットワークまたは企業ネットワークなどのワイドエリアネットワーク、インテリジェントネットワーク（IN）またはインターネットを含む、１つまたは複数のネットワークにより、任意の好適な形式で、相互接続することができる。そのようなネットワークは、任意の好適な技術に基づくことができ、任意の好適なプロトコルに従って動作することができ、ワイヤレスネットワーク、有線ネットワーク、または光ファイバネットワークを含むことができる。
【０２１９】
[0254]  また、記載されるように、いくつかの態様は、１つまたは複数の方法として具体化することができる。方法の部分として実施されることは、任意の好適な様態で順序付けることができる。したがって、実施形態は、説明されたものと異なる順番でことを実施するように構築することができ、説明に役立つ実施形態中では連続的なこととして示されるが、いくつかのことを同時に実施することを含むことができる。
【０２２０】
[0255]  本明細書で規定されて使用されるすべての規定は、辞書中の規定、参照により組み込まれる文書中の規定、および／または規定される用語の通常の意味を統括すると理解されたい。
【０２２１】
[0256]  ここで、明細書の中および請求項の中で使用される不定冠詞「ａ」および「ａｎ」は、そうでないと明確に示されない限り、「少なくとも１つ」を意味すると理解されたい。
【０２２２】
[0257]  ここで、明細書の中および請求項の中で使用される「および／または」という語句は、等位結合される、要素の「いずれかまたは両方」を意味する、すなわち、いくつかの場合では要素が論理積的に存在し、他の場合では要素が論理和的に存在すると理解されたい。「および／または」を用いて列挙される複数の要素は、同じ様式である、すなわち、そのように等位接続される要素のうちの「１つまたは複数」であると解釈されたい。他の要素は、「および／または」という語句により具体的に識別される要素以外に、具体的に識別されるそれらの要素に関係するものであろうが関係しないものであろうが、任意選択で存在することができる。したがって、非限定的な例として、「備える（comprising）」などの開放型の言葉と組み合わせて使用されるとき、「Ａおよび／またはＢ」という言及は、１つの実施形態ではＡだけ（任意選択でB以外の要素を含む）、別の実施形態ではＢだけ（任意選択でA以外の要素を含む）、さらに別の実施形態は、ＡおよびＢの両方（任意選択で他の要素を含む）などのことを言うことができる。
【０２２３】
[0258]  ここで、明細書の中および請求項の中で使用される、１つまたは複数の要素の列挙への言及中の「少なくとも１つ」という語句は、要素の列挙中の要素のうちの任意の１つまたは複数から選択される少なくとも１つの要素を意味するが、要素の列挙内に具体的に列挙されるあらゆる要素のうちの少なくとも１つを必ずしも含む必要はなく、要素の列挙中の要素の任意の組合せを排除しないことを理解されたい。この規定は、「少なくとも１つ」という語句が言及する要素の列挙内で具体的に識別される要素以外に、具体的に識別されるそれらの要素に関係するものであろうが関係しないものであろうが、任意選択で要素が存在できることも可能にする。したがって、非限定的な例として、「ＡおよびＢのうちの少なくとも１つ」（または等価的に、「ＡまたはＢのうちの少なくとも１つ」、または等価的に、「Ａおよび／またはＢのうちの少なくとも１つ」）は、１つの実施形態では、少なくとも１つの、任意選択で２つ以上を含む、ＡでＢが存在しない（かつ任意選択でＢ以外の要素を含む）、別の実施形態では、少なくとも１つの、任意選択で２つ以上を含む、ＢでＡが存在しない（かつ任意選択でＡ以外の要素を含む）、さらに別の実施形態では、少なくとも１つの、任意選択で２つ以上を含む、Ａおよび少なくとも１つの、任意選択で２つ以上を含む、Ｂ（かつ任意選択で他の要素を含む）などのことを言うことができる。
【０２２４】
[0259]  また、本明細書で使用される語法および用語は、記載の目的のためであり、限定的であるとみなすべきでない。本明細書での、「含む（including）」、「備える（comprising）」、「有する（having）」、「含有する（containing）」、「含む（involving）」およびそれらの変形を使用することは、その後に列挙される項目、およびそれらの等価物、ならびに追加項目を包含することを意味する。
【０２２５】
[0260]  請求項では、上の明細書と同様に、「備える（comprising）」、「含む（including）」、「もつ（carrying）」、「有する（having）」、「含有する（containing）」、「含む（involving）」、「保持する（holding）」、「からなる（composed of）」などのすべての移行句は開放型であること、すなわち、含んでいるが限定しないことを意味すると理解されたい。「からなる（consisting of）」および「本質的に〜からなる（consisting essentially of）」という移行句だけが、それぞれ、閉鎖型または半閉鎖型となるものとする。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８Ａ】
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【図３８Ｂ】
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【図３９Ａ】
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【図３９Ｂ】
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【図４０Ａ】
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【図４０Ｂ】
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【図４１】
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【図４２Ａ】
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【図４２Ｂ】
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【手続補正書】
【提出日】平成30年1月17日(2018.1.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
単一の固体半導体ダイを備える超音波デバイスであって、
前記単一の固体半導体ダイ上に、
少なくとも１つの第１の容量性マイクロマシン加工ウルトラソニックトランスデューサ（ＣＭＵＴ）を有する第１の超音波要素、
前記第１の超音波要素に結合され、前記第１のＣＭＵＴに第１の超音波波形を提供するように構成されたプログラム可能な波形発生器であって、１つまたは複数の構成可能動作パラメータを有するプログラム可能な波形発生器、
前記プログラム可能な波形発生器の第１の構成可能動作パラメータの値を制御するように構成されたコントローラ、および
前記第１の超音波要素に結合され、前記第１の超音波要素から提供されるアナログ信号をデジタル信号に変換するように構成された少なくとも１つのアナログ−デジタル変換器（ＡＤＣ）、
が形成された、超音波デバイス。
【請求項２】
前記固体半導体ダイ上に形成されたデジタルシリアル通信モジュールをさらに備え、前記デジタルシリアル通信モジュールは、ユニバーサルシリアルバス（ＵＳＢ）モジュールである、請求項１に記載の超音波デバイス。
【請求項３】
前記プログラム可能な波形発生器は、チャープ、連続波、コード化励振、またはインパルスを生成するようにプログラム可能である、請求項１に記載の超音波デバイス。
【請求項４】
前記プログラム可能な波形発生器の前記１つまたは複数の構成可能動作パラメータは、位相、周波数、およびチャープ率を含む、請求項３に記載の超音波デバイス。
【請求項５】
前記プログラム可能な波形発生器は、前記半導体ダイ内の前記第１のＣＭＵＴの下に設けられる、請求項１に記載の超音波デバイス。
【請求項６】
前記第１の超音波要素は、複数の他の超音波要素と組み合わされて、高密度焦点式超音波（ＨＩＦＵ）を提供するように構成される、請求項１に記載の超音波デバイス。
【請求項７】
前記プログラム可能な波形発生器と前記第１のＣＭＵＴとの間に結合され、前記第１のＣＭＵＴに電圧パルスを提供するように構成されたパルサをさらに備え、前記電圧パルスの少なくともいくつかは、約３０ボルト〜約１２０ボルトの電圧である、請求項６に記載の超音波デバイス。
【請求項８】
前記複数の他の超音波要素は第１の複数の超音波要素であり、前記超音波デバイスは超音波撮像を行うように構成された第２の複数の超音波要素をさらに含む、請求項６に記載の超音波デバイス。
【請求項９】
前記プログラム可能な波形発生器と前記第１のＣＭＵＴとの間に結合され、前記第１のＣＭＵＴに電圧パルスを提供するように構成されたパルサをさらに備える、請求項１に記載の超音波デバイス。
【請求項１０】
前記プログラム可能な波形発生器の入力に結合され、前記プログラム可能な波形発生器にタイミング制御信号を提供するように構成されたシフトレジスタをさらに備える、請求項１に記載の超音波デバイス。
【請求項１１】
前記デジタルシリアル通信モジュールを介して前記単一の固体半導体ダイに結合されたタブレットコンピュータをさらに備える、請求項２に記載の超音波デバイス。
【請求項１２】
前記デジタルシリアル通信モジュールを介して前記単一の固体半導体ダイに結合されたスマートフォンをさらに備える、請求項２に記載の超音波デバイス。
【請求項１３】
前記ＡＤＣは、前記第１のＣＭＵＴと前記デジタルシリアル通信モジュールとの間の受信信号経路の一部を形成し、前記受信信号経路は、前記ＡＤＣに結合された復調器をさらに含む、請求項２に記載の超音波デバイス。
【請求項１４】
前記復調器は、前記ＡＤＣの出力に結合されたデジタル直交復調器である、請求項１３に記載の超音波デバイス。
【請求項１５】
前記受信信号経路は、低雑音増幅器（ＬＮＡ）と、前記復調器の入力に結合された可変利得増幅器（ＶＧＡ）とをさらに含む、請求項１３に記載の超音波デバイス。
【請求項１６】
前記受信信号経路は、前記復調器に結合されたデシメーション低域通過フィルタをさらに含む、請求項１３に記載の超音波デバイス。
【請求項１７】
前記復調器の出力に結合された平均化回路をさらに含む、請求項１３に記載の超音波デバイス。
【外国語明細書】
2018075450000001.pdf