(57)【要約】【課題】フェイルビットの増加を抑制する。【解決手段】半導体記憶装置は、第１メモリセルＭＴと、第２メモリセルＭＴと、前記第１メモリセルに電気的に接続された第１ワード線ＷＬと、前記第２メモリセルに電気的に接続された第２ワード線ＷＬと、前記第１ワード線および前記第２ワード線に電圧を供給する制御回路５と、を具備する。前記制御回路は、リードにおいて、前記第１ワード線に第１電圧ＶＲＥＡＤまたはＶＣＧ＿ｘＲを印加し、かつ前記第２ワード線に第２電圧ＶＲＥＡＤまたはＶＣＧ＿ｘＲを印加し、前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加した後、前記第２ワード線に前記第１電圧および前記第２電圧より小さい第３電圧ＶＳＳを印加し、前記第２ワード線に前記第３電圧を印加した後、前記第１ワード線に前記第３電圧を印加する。【選択図】      図２
2018147539.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリセルと、
第２メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
前記第２メモリセルに電気的に接続された第２ワード線と、
前記第１ワード線および前記第２ワード線に電圧を供給する制御回路と、
を具備し、
前記制御回路は、リードにおいて、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加し、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加した後、前記第２ワード線に前記第１電圧および前記第２電圧より小さい第３電圧を印加し、
前記第２ワード線に前記第３電圧を印加した後、前記第１ワード線に前記第３電圧を印加する
半導体記憶装置。
【請求項２】
第３メモリセルと、
前記第３メモリセルに電気的に接続された第３ワード線と、
をさらに具備し、
前記制御回路は、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加するときに、前記第３ワード線に第４電圧を印加し、
前記第１ワード線に前記第３電圧を印加するときに、前記第３ワード線に前記第３電圧を印加する
請求項１の半導体記憶装置。
【請求項３】
半導体基板と、
前記第１メモリセル、前記第２メモリセル、および前記第３メモリセルに電気的に接続された第１ビット線と、
をさらに具備し、
前記第１ワード線、前記第２ワード線、前記第３ワード線、および前記第１ビット線は、前記半導体基板の上方に順に積層される
請求項２の半導体記憶装置。
【請求項４】
第４メモリセルと、
前記第４メモリセルに電気的に接続された第４ワード線と、
をさらに具備し、
前記制御回路は、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加するときに、前記第４ワード線に第５電圧を印加し、
前記第２ワード線に前記第３電圧を印加した後、かつ前記第１ワード線に前記第３電圧を印加する前に、前記第４ワード線に前記第３電圧を印加する
請求項１の半導体記憶装置。
【請求項５】
半導体基板と、
前記第１メモリセル、前記第２メモリセル、および前記第４メモリセルに電気的に接続された第１ビット線と、
をさらに具備し、
前記第１ワード線、前記第４ワード線、前記第２ワード線、および前記第１ビット線は、前記半導体基板の上方に順に積層される
請求項４の半導体記憶装置。
【請求項６】
第１選択トランジスタと、
第２選択トランジスタと、
前記第１選択トランジスタのゲートに電気的に接続された第１セレクトゲート線と、
前記第２選択トランジスタのゲートに電気的に接続された第２セレクトゲート線と、
をさらに具備し、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加するときに、前記第１および第２セレクトゲート線に第６電圧を印加し、
前記第１ワード線に前記第３電圧を印加した後に、前記第１および第２セレクトゲート線に前記第３電圧を印加する
請求項１の半導体記憶装置。
【請求項７】
第１メモリセルと、
第２メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
前記第２メモリセルに電気的に接続された第２ワード線と、
前記第１ワード線および前記第２ワード線に電圧を供給する制御回路と、
を具備し、
前記制御回路は、プログラムにおいて、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加し、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加した後、前記第２ワード線に前記第１電圧および前記第２電圧より小さい第３電圧を印加し、
前記第２ワード線に前記第３電圧を印加した後、前記第１ワード線に前記第３電圧を印加する
半導体記憶装置。
【請求項８】
第３メモリセルと、
前記第３メモリセルに電気的に接続された第３ワード線と、
をさらに具備し、
前記制御回路は、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加するときに、前記第３ワード線に第４電圧を印加し、
前記第１ワード線に前記第３電圧を印加するときに、前記第３ワード線に前記第３電圧を印加する
請求項７の半導体記憶装置。
【請求項９】
半導体基板と、
前記第１メモリセル、前記第２メモリセル、および前記第３メモリセルに電気的に接続された第１ビット線と、
をさらに具備し、
前記第１ワード線、前記第２ワード線、前記第３ワード線、および前記第１ビット線は、前記半導体基板の上方に順に積層される
請求項８の半導体記憶装置。
【請求項１０】
第４メモリセルと、
前記第４メモリセルに電気的に接続された第４ワード線と、
をさらに具備し、
前記制御回路は、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加するときに、前記第４ワード線に第５電圧を印加し、
前記第２ワード線に前記第３電圧を印加した後、かつ前記第１ワード線に前記第３電圧を印加する前に、前記第４ワード線に前記第３電圧を印加する
請求項７の半導体記憶装置。
【請求項１１】
半導体基板と、
前記第１メモリセル、前記第２メモリセル、および前記第４メモリセルに電気的に接続された第１ビット線と、
をさらに具備し、
前記第１ワード線、前記第４ワード線、前記第２ワード線、および前記第１ビット線は、前記半導体基板の上方に順に積層される
請求項１０の半導体記憶装置。
【請求項１２】
第１選択トランジスタと、
第２選択トランジスタと、
前記第１選択トランジスタのゲートに電気的に接続された第１セレクトゲート線と、
前記第２選択トランジスタのゲートに電気的に接続された第２セレクトゲート線と、
をさらに具備し、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加するときに、前記第１セレクトゲート線に第６電圧を印加し、かつ第２セレクトゲート線に第７電圧を印加し、
前記第１ワード線に前記第３電圧を印加した後に、前記第１および第２セレクトゲート線に前記第３電圧を印加する
請求項７の半導体記憶装置。
【請求項１３】
第１メモリセルと、
第２メモリセルと、
前記第１メモリセルに電気的に接続された第１ワード線と、
前記第２メモリセルに電気的に接続された第２ワード線と、
前記第１ワード線および前記第２ワード線に電圧を供給する制御回路と、
を具備し、
前記制御回路は、ベリファイにおいて、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加し、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加した後、前記第２ワード線に前記第１電圧および前記第２電圧より小さい第３電圧を印加し、
前記第２ワード線に前記第３電圧を印加した後、前記第１ワード線に前記第３電圧を印加する
半導体記憶装置。
【請求項１４】
第３メモリセルと、
前記第３メモリセルに電気的に接続された第３ワード線と、
をさらに具備し、
前記制御回路は、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加するときに、前記第３ワード線に第４電圧を印加し、
前記第１ワード線に前記第３電圧を印加するときに、前記第３ワード線に前記第３電圧を印加する
請求項１３の半導体記憶装置。
【請求項１５】
半導体基板と、
前記第１メモリセル、前記第２メモリセル、および前記第３メモリセルに電気的に接続された第１ビット線と、
をさらに具備し、
前記第１ワード線、前記第２ワード線、前記第３ワード線、および前記第１ビット線は、前記半導体基板の上方に順に積層される
請求項１４の半導体記憶装置。
【請求項１６】
第４メモリセルと、
前記第４メモリセルに電気的に接続された第４ワード線と、
をさらに具備し、
前記制御回路は、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加するときに、前記第４ワード線に第５電圧を印加し、
前記第２ワード線に前記第３電圧を印加した後、かつ前記第１ワード線に前記第３電圧を印加する前に、前記第４ワード線に前記第３電圧を印加する
請求項１３の半導体記憶装置。
【請求項１７】
半導体基板と、
前記第１メモリセル、前記第２メモリセル、および前記第４メモリセルに電気的に接続された第１ビット線と、
をさらに具備し、
前記第１ワード線、前記第４ワード線、前記第２ワード線、および前記第１ビット線は、前記半導体基板の上方に順に積層される
請求項１６の半導体記憶装置。
【請求項１８】
第１選択トランジスタと、
第２選択トランジスタと、
前記第１選択トランジスタのゲートに電気的に接続された第１セレクトゲート線と、
前記第２選択トランジスタのゲートに電気的に接続された第２セレクトゲート線と、
をさらに具備し、
前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加するときに、前記第１および第２セレクトゲート線に第６電圧を印加し、
前記第１ワード線に前記第３電圧を印加した後に、前記第１および第２セレクトゲート線に前記第３電圧を印加する
請求項１３の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】２０１６−１７０８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フェイルビットの増加を抑制する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態による半導体記憶装置は、第１メモリセルと、第２メモリセルと、前記第１メモリセルに電気的に接続された第１ワード線と、前記第２メモリセルに電気的に接続された第２ワード線と、前記第１ワード線および前記第２ワード線に電圧を供給する制御回路と、を具備する。前記制御回路は、リードにおいて、前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加し、前記第１ワード線に第１電圧を印加し、かつ前記第２ワード線に第２電圧を印加した後、前記第２ワード線に前記第１電圧および前記第２電圧より小さい第３電圧を印加し、前記第２ワード線に前記第３電圧を印加した後、前記第１ワード線に前記第３電圧を印加する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置におけるブロックを示す回路図。
【図３】第１実施形態に係る半導体記憶装置におけるブロックを示す断面図。
【図４】第１実施形態に係る半導体記憶装置におけるメモリセルトランジスタの閾値分布を示すグラフ。
【図５】第１実施形態に係る半導体記憶装置におけるＮＡＮＤストリングを示す簡略断面図。
【図６】第１実施形態に係る半導体記憶装置におけるリード動作時の各種電圧を示すタイミングチャート。
【図７】第１実施形態に係る半導体記憶装置におけるライト動作時のワード線およびビット線の電圧を示すタイミングチャート。
【図８】第１実施形態に係る半導体記憶装置におけるプログラム動作時の各種電圧を示すタイミングチャート。
【図９】第１実施形態に係る半導体記憶装置におけるベリファイ動作時の各種電圧を示すタイミングチャート。
【図１０】比較例に係る半導体記憶装置におけるリード動作、ライト動作、およびベリファイ動作時のワード線およびチャネルの電圧を示すタイミングチャート。
【図１１】比較例に係る半導体記憶装置におけるリード動作、ライト動作、およびベリファイ動作時のＮＡＮＤストリングを示す断面図。
【図１２】比較例に係る半導体記憶装置におけるメモリセルトランジスタの閾値分布の一例を示すグラフ。
【図１３】比較例に係る半導体記憶装置におけるメモリセルトランジスタの閾値分布の他の例を示すグラフ。
【図１４】第１実施形態に係る半導体記憶装置におけるリード動作、プログラム動作、およびベリファイ動作時のＮＡＮＤストリングを示す断面図。
【図１５】図１４に続く、第１実施形態に係る半導体記憶装置におけるリード動作、プログラム動作、およびベリファイ動作時のＮＡＮＤストリングを示す断面図。
【図１６】図１５に続く、第１実施形態に係る半導体記憶装置におけるリード動作、プログラム動作、およびベリファイ動作時のＮＡＮＤストリングを示す断面図。
【図１７】第２実施形態に係る半導体記憶装置におけるリード動作時の各種電圧を示すタイミングチャート。
【図１８】第２実施形態に係る半導体記憶装置におけるプログラム動作時の各種電圧を示すタイミングチャート。
【図１９】第２実施形態に係る半導体記憶装置におけるベリファイ動作時の各種電圧を示すタイミングチャート。
【図２０】第３実施形態に係る半導体記憶装置におけるプログラム動作時の各種電圧を示すタイミングチャート。
【図２１】第３実施形態に係る半導体記憶装置におけるプログラム動作時のＮＡＮＤストリングを示す断面図。
【図２２】図２１に続く、第３実施形態に係る半導体記憶装置におけるプログラム動作時のＮＡＮＤストリングを示す断面図。
【図２３】図２２に続く、第３実施形態に係る半導体記憶装置におけるプログラム動作時のＮＡＮＤストリングを示す断面図。
【図２４】図２３に続く、第３実施形態に係る半導体記憶装置におけるプログラム動作時のＮＡＮＤストリングを示す断面図。
【図２５】図２４に続く、第３実施形態に係る半導体記憶装置におけるプログラム動作時のＮＡＮＤストリングを示す断面図。
【図２６】第４実施形態に係る半導体記憶装置におけるプログラム動作時の各種電圧を示すタイミングチャート。
【図２７】第４実施形態に係る半導体記憶装置におけるベリファイ動作時の各種電圧を示すタイミングチャート。
【図２８】第４実施形態に係る半導体記憶装置におけるプログラム動作およびベリファイ動作時のＮＡＮＤストリングを示す断面図。
【図２９】第４実施形態に係る半導体記憶装置におけるプログラム動作およびベリファイ動作時のＮＡＮＤストリングを示す断面図。
【図３０】第４実施形態に係る半導体記憶装置におけるプログラム動作およびベリファイ動作時のＮＡＮＤストリングを示す断面図。
【発明を実施するための形態】
【０００７】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜第１実施形態＞
以下に図１乃至図１６を用いて、第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリについて説明する。また、以下の説明において、「接続」は直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。
【０００９】
［第１実施形態の構成例］
図１は、第１実施形態に係る半導体記憶装置１を示すブロック図である。
【００１０】
図１に示すように、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１は、メモリセルアレイ２、ロウデコーダ３、センスアンプ４、および制御回路５を備える。
【００１１】
メモリセルアレイ２は、ロウおよびカラムに対応付けられた不揮発性のメモリセルトランジスタを含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備える。ブロックＢＬＫのそれぞれは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして、ストリングユニットＳＵのそれぞれは、複数のＮＡＮＤストリング６を含む。メモリセルアレイ２内のブロック数およびブロック内のストリングユニット数は、任意である。メモリセルアレイ２の詳細については後述する。
【００１２】
ロウデコーダ３は、ロウアドレスをデコードし、このデコード結果に基づいて、ブロックＢＬＫのいずれかを選択し、さらにいずれかのストリングユニットＳＵを選択する。そして、ロウデコーダ３は、必要な電圧をブロックＢＬＫに出力する。ロウアドレスは、例えばＮＡＮＤ型フラッシュメモリ１を制御するコントローラから与えられる。
【００１３】
センスアンプ４は、データの読み出し時に、メモリセルアレイ２から読み出されたデータをセンスする。そして、読み出しデータをコントローラに出力する。データの書き込み時には、コントローラから受信した書き込みデータをメモリセルアレイ２に転送する。
【００１４】
制御回路５は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。
【００１５】
図２は、第１実施形態に係る半導体記憶装置１におけるブロックＢＬＫを示す回路図である。
【００１６】
上述したように、ブロックＢＬＫは例えば４つのストリングユニットＳＵを含み、ストリングユニットＳＵのそれぞれは複数のＮＡＮＤストリング６を含む。
【００１７】
図２に示すように、ＮＡＮＤストリング６のそれぞれは、ｎ個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴｎ−１）および選択トランジスタＳＴ１，ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして、メモリセルトランジスタＭＴは、選択トランジスタＳＴ１の第１端子と選択トランジスタＳＴ２の第１端子との間に直列接続される。
【００１８】
ストリングユニットＳＵ０〜ＳＵ３のそれぞれにおける選択トランジスタＳＴ１の制御端子のそれぞれは、セレクトゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれに接続される。これに対し、ストリングユニットＳＵ０〜ＳＵ３のそれぞれにおける選択トランジスタＳＴ２の制御端子は、例えばセレクトゲート線ＳＧＳに共通に接続されるが、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴｎ−１の制御端子のそれぞれは、ワード線ＷＬ０〜ＷＬｎ−１のそれぞれに共通に接続される。
【００１９】
また、メモリセルアレイ２内において同一列にあるＮＡＮＤストリング６の選択トランジスタＳＴ１の第２端子は、ビット線ＢＬ（ＢＬ０〜ＢＬｍ−１）のいずれかに共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング６を共通に接続する。さらに、複数の選択トランジスタＳＴ２の第２端子は、ソース線ＳＬに共通に接続される。
【００２０】
すなわち、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング６の集合体である。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そして、メモリセルアレイ２は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【００２１】
ストリングユニットＳＵ内のいずれかのワード線ＷＬに接続されるメモリセルＭＴには、一括して書き込みおよび読み出しが行われる。この単位をページと呼ぶ。データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。
【００２２】
図３は、第１実施形態に係る半導体記憶装置１におけるブロックＢＬＫを示す断面図である。
【００２３】
図３に示すように、ｐ型ウェル領域（半導体基板）１０上に、複数のＮＡＮＤストリング６が設けられる。すなわち、ウェル領域１０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層１１、ワード線ＷＬ０〜ＷＬ７として機能するｎ層の配線層１２、およびセレクトゲート線ＳＧＤとして機能する例えば４層の配線層１３が、順次積層される。積層された配線層間には、図示せぬ絶縁層が形成される。
【００２４】
そして、これらの配線層１３，１２，１１内を通過してウェル領域１０に達するピラー状の導電体１４が設けられる。導電体１４の側面には、ゲート絶縁層１５、電荷蓄積層（絶縁層または導電層）１６、およびブロック絶縁層１７が順次設けられる。導電体１４、ゲート絶縁層１５、電荷蓄積層１６、およびブロック絶縁層１７によって、メモリセルトランジスタＭＴ、および選択トランジスタＳＴ１，ＳＴ２が構成される。導電体１４は、ＮＡＮＤストリング６の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして、導電体１４の上端は、ビット線ＢＬとして機能する金属配線層１８に接続される。
【００２５】
ウェル領域１０の表面領域内には、ｎ＋型不純物拡散層１９が設けられる。拡散層１９上には、コンタクトプラグ２０が設けられる。コンタクトプラグ２０は、ソース線ＳＬとして機能する金属配線層２１に接続される。さらに、ウェル領域１０の表面領域内には、ｐ＋型不純物拡散層２２が設けられる。拡散層２２上には、コンタクトプラグ２３が設けられる。コンタクトプラグ２３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層２４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域１０を介して導電体１４に電位を印加するための配線である。
【００２６】
以上の構成が、図３を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング６の集合によってストリングユニットＳＵが構成される。
【００２７】
図４は、第１実施形態に係る半導体記憶装置１におけるメモリセルトランジスタＭＴの閾値分布を示すグラフである。
【００２８】
図４に示すように、メモリセルトランジスタＭＴのそれぞれの閾値電圧は、離散的な例えば８個の分布のいずれかに含まれる値を取る。この８個の分布を閾値の低い順にそれぞれ、Ｅｒレベル、Ａレベル、Ｂレベル、Ｃレベル、Ｄレベル、Ｅレベル、Ｆレベル、およびＧレベルと呼ぶ。
【００２９】
Ｅｒレベルは、例えばデータの消去状態に相当する。そして、Ｅｒレベルに含まれる閾値は、電圧ＶＦＹＡよりも小さく、正または負の値を有する。
【００３０】
Ａ〜Ｇレベルは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。Ａ〜Ｇレベルの各分布に含まれる閾値は、例えば正の値を有する。Ａレベルに含まれる閾値は、電圧ＶＦＹＡ以上であり、かつ電圧ＶＦＹＢ未満である（ただし、ＶＦＹＢ＞ＶＦＹＡ）。Ｂレベルに含まれる閾値は、電圧ＶＦＹＢ以上であり、かつ電圧ＶＦＹＣ未満である（ただし、ＶＦＹＣ＞ＶＦＹＢ）。Ｃレベルに含まれる閾値は、電圧ＶＦＹＣ以上であり、かつ電圧ＶＦＹＤ未満である（ただし、ＶＦＹＤ＞ＶＦＹＣ）。Ｄレベルに含まれる閾値は、電圧ＶＦＹＤ以上であり、かつ電圧ＶＦＹＥ未満である（ただし、ＶＦＹＥ＞ＶＦＹＤ）。Ｅレベルに含まれる閾値は、電圧ＶＦＹＥ以上であり、かつ電圧ＶＦＹＦ未満である（ただし、ＶＦＹＦ＞ＶＦＹＥ）。Ｆレベルに含まれる閾値は、電圧ＶＦＹＦ以上であり、かつ電圧ＶＦＹＧ未満である（ただし、ＶＦＹＧ＞ＶＦＹＦ）。そして、Ｇレベルに含まれる閾値は、電圧ＶＦＹＧ以上であり、かつ電圧ＶＲＥＡＤ未満である（ただし、ＶＲＥＡＤ＞ＶＦＹＧ）。なお、ＶＲＥＡＤは、データの読み出し時に非選択ワード線ＷＬに印加される電圧である。
【００３１】
以上のように、各メモリセルトランジスタＭＴは、８個の閾値分布のいずれかを有することで、８種類の状態を取ることが出来る。これらの状態を、２進数表記で０００〜１１１に割り当てることで、各メモリセルトランジスタＭＴは３ビットのデータを保持出来る。
【００３２】
［第１実施形態のリード動作例］
図５は、第１実施形態に係る半導体記憶装置１におけるＮＡＮＤストリング６を示す簡略断面図である。ここでは、ＮＡＮＤストリング６として、セレクトゲート線ＳＧＳ，ＳＧＤ、およびワード線ＷＬ０〜ＷＬ９を示している。
【００３３】
図５に示すように、本例では、ＮＡＮＤストリング６におけるワード線ＷＬ０〜ＷＬ９が、下方側（ボトム側）から順に第１乃至第５ワード線グループに分けられる。より具体的には、ボトムの第１ワード線グループはワード線ＷＬ０，ＷＬ１を含む。ボトムとミドルの間の第２ワード線グループはワード線ＷＬ２，ＷＬ３を含む。ミドルの第３ワード線グループはワード線ＷＬ４，ＷＬ５を含む。トップとミドルの間の第４ワード線グループはワード線ＷＬ６，ＷＬ７を含む。トップの第５ワード線グループはワード線ＷＬ８，ＷＬ９を含む。後述するように、第１乃至第５ワード線グループは、それぞれ独立して制御される。
【００３４】
以下の説明において、ＶＳＳ＜ＶＳＧＤ＜ＶＤＤ≒ＶＣＥＬＳＲＣ＜ＶＢＬ＜ＶＳＧＤ＿ＰＲＯＧ≒ＶＳＧ＜ＶＰＡＳＳ≒ＶＲＥＡＤ＜ＶＰＧＭである。
【００３５】
図６は、第１実施形態に係る半導体記憶装置１におけるリード動作時の各種電圧を示すタイミングチャートである。ここでは、図５のＮＡＮＤストリング６が選択され、図５の各種制御線に供給される電圧を示している。また、第３ワード線グループが選択ワード線ＷＬを含む例を示している。
【００３６】
図６に示すように、まず、時刻Ｔ１１において、センスアンプ４は、選択ビット線ＢＬを電圧ＶＳＳ（例えば０Ｖ）から電圧ＶＣＥＬＳＲＣに上昇させる。また、ソース線ＳＬは、電圧ＶＳＳから電圧ＶＣＥＬＳＲＣに上昇する。図示はしないが、非選択ビット線ＢＬには、電圧ＶＣＥＬＳＲＣが印加される。ロウデコーダ３は、選択セレクトゲート線ＳＧＤおよびセレクトゲート線ＳＧＳを電圧ＶＳＳから電圧ＶＳＧに上昇させる。これにより、選択トランジスタＳＴ１，ＳＴ２は、オンする。
【００３７】
さらに、時刻Ｔ１１において、ロウデコーダ３は、非選択ワード線ＷＬを電圧ＶＳＳから電圧ＶＲＥＡＤに上昇させる。ここでは、第１乃至第５ワード線グループの非選択ワード線ＷＬに、電圧ＶＲＥＡＤが印加される。電圧ＶＲＥＡＤは、メモリセルトランジスタＭＴの閾値に関わらず、全てのメモリセルトランジスタＭＴをオンさせる電圧である。これにより、非選択ワード線に接続されたメモリセルトランジスタＭＴは、オンする。
【００３８】
引き続き、時刻Ｔ１２において、センスアンプ４は、選択ビット線ＢＬを電圧ＶＢＬに上昇させる。選択ビット線ＢＬが電圧ＶＢＬに充電された後、ロウデコーダ３は第３ワード線グループの選択ワード線ＷＬを電圧ＶＳＳから電圧ＶＣＧ＿ｘＲに上昇させる。電圧ＶＣＧ＿ｘＲは、メモリセルトランジスタＭＴの閾値に応じた読み出しレベルであり、ＶＣＧ＿ｘＲ＜ＶＲＥＡＤである。これにより、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴがオンするかオフするかに応じて、データが読み出される。
【００３９】
データの読み出し後、時刻Ｔ１３以降において、各種制御線が電圧ＶＳＳに下降される。まず、時刻Ｔ１３において、ロウデコーダ３は、第３ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。このとき、第３ワード線グループの選択ワード線ＷＬおよび非選択ワード線ＷＬのいずれの電圧も下降する。
【００４０】
次に、時刻Ｔ１４において、ロウデコーダ３は、第２および第４ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。次に、時刻Ｔ１５において、ロウデコーダ３は、第１および第５ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。その後、時刻Ｔ１６において、ビット線ＢＬ、ソース線ＳＬ、セレクトゲート線ＳＧＳ，ＳＧＤが電圧ＶＳＳに下降される。
【００４１】
すなわち、第３ワード線グループのワード線ＷＬ、第２および第４ワード線グループのワード線ＷＬ、第１および第５ワード線グループのワード線ＷＬ、ならびにセレクトゲート線ＳＧＳ，ＳＧＤの電圧が順に下降し始める。これにより、ミドルのメモリセルトランジスタＭＴ、ボトムとミドルとの間およびトップとミドルとの間のメモリセルトランジスタＭＴ、ボトムおよびトップのメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴ１，ＳＴ２が順にオフする。
【００４２】
［第１実施形態のライト動作例］
図７は、第１実施形態に係る半導体記憶装置１におけるライト動作時のワード線ＷＬおよびビット線ＢＬの電圧を示すタイミングチャートである。
【００４３】
図７に示すように、ライト動作は、プログラム動作とベリファイ動作を含む。
【００４４】
プログラム動作は、電子を電荷蓄積層に注入することにより閾値を上昇させる（または注入を禁止することで閾値を維持させる）動作である。ベリファイ動作は、プログラム動作の後、データを読み出すことで、メモリセルトランジスタＭＴの閾値がターゲットレベルまで達したか否かを判定する動作である。ループ１〜ループｋにおいて、プログラム動作とベリファイ動作との組み合わせを繰り返すことで、メモリセルトランジスタＭＴの閾値がターゲットレベルまで上昇される。
【００４５】
より具体的には、まず、ループ１において、選択ワード線ＷＬに電圧ＶＰＧＭが印加されることで、プログラム動作が行われる。その後、選択ワード線ＷＬに電圧ＶＦＹが印加されることで、ベリファイ動作が行われる。このとき、例えば電圧ＶＦＹＡ，ＶＦＹＢ，ＶＦＹＣ，ＶＦＹＤ，ＶＦＹＥ，ＶＦＹＦ，ＶＦＹＧが順に印加される。また、ベリファイ動作時に、選択ビット線ＢＬに電圧ＶＢＬが印加される。これにより、ループ１が完了する。その後、ループ２〜ループｋにおいて、選択ワード線ＷＬにステップアップされた電圧ＶＰＧＭが順に印加され、ループ１と同様の動作が行われる。
【００４６】
以下に、プログラム動作およびベリファイ動作について、詳説する。
【００４７】
図８は、第１実施形態に係る半導体記憶装置１におけるプログラム動作時の各種電圧を示すタイミングチャートである。すなわち、図８は、図７の各ループにおけるプログラム動作を示している。ここでは、図５のＮＡＮＤストリング６が選択され、図５の各種制御線に供給される電圧を示している。また、第３ワード線グループが選択ワード線ＷＬを含む例を示している。
【００４８】
図８に示すように、まず、時刻Ｔ２１において、センスアンプ４は、選択ビット線ＢＬに電圧ＶＳＳを印加する。一方、ソース線ＳＬは、電圧ＶＳＳから電圧ＶＤＤＳＡに上昇する。ロウデコーダ３は、セレクトゲート線ＳＧＤを電圧ＶＳＳから電圧ＶＳＧＤに上昇させる。一方、ロウデコーダ３は、セレクトゲート線ＳＧＳに電圧ＶＳＳを印加する。これにより、選択トランジスタＳＴ１がオンし、選択トランジスタＳＴ２がオフする。
【００４９】
なお、図示はしないが、時刻Ｔ２１以前において、非選択ビット線ＢＬには電圧ＶＤＤＳＡが印加され、セレクトゲート線ＳＧＤに電圧ＶＳＧ＿ＰＲＯＧが印加されることで、非選択のＮＡＮＤストリングのチャネルがブーストされる。
【００５０】
さらに、時刻Ｔ２１において、ロウデコーダ３は、非選択ワード線ＷＬを電圧ＶＳＳから電圧ＶＰＡＳＳに上昇させる。ここでは、第１乃至第５ワード線グループの非選択ワード線ＷＬに、電圧ＶＰＡＳＳが印加される。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴの閾値に関わらず、全てのメモリセルトランジスタＭＴをオンさせる電圧である。これにより、非選択ワード線に接続されたメモリセルトランジスタＭＴは、オンする。
【００５１】
引き続き、時刻Ｔ２２において、ロウデコーダ３は、第３ワード線グループの選択ワード線ＷＬを電圧ＶＰＡＳＳから電圧ＶＰＧＭに上昇させる。電圧ＰＧＭは、トンネル現象により電子を電荷蓄積層に注入するための高電圧である。これにより、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴへのデータの書き込みが行われる。
【００５２】
データの書き込み後、時刻Ｔ２３において、ロウデコーダ３は、第３ワード線グループの選択ワード線ＷＬを電圧ＶＰＧＭから電圧ＶＰＡＳＳに下降させる。
【００５３】
次に、時刻Ｔ２４において、ロウデコーダ３は、セレクトゲート線ＳＧＳを電圧ＶＳＳから電圧ＶＳＧに上昇させる。これにより、選択トランジスタＳＴ２がオンする。
【００５４】
その後、時刻Ｔ２５以降において、各種制御線が電圧ＶＳＳに下降される。まず、時刻Ｔ２５において、ロウデコーダ３は、第３ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。このとき、第３ワード線グループの選択ワード線ＷＬおよび非選択ワード線ＷＬのいずれの電圧も下降する。
【００５５】
次に、時刻Ｔ２６において、ロウデコーダ３は、第２および第４ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。次に、時刻Ｔ２７において、ロウデコーダ３は、第１および第５ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。その後、時刻Ｔ２８において、ソース線ＳＬ、セレクトゲート線ＳＧＳ，ＳＧＤが電圧ＶＳＳに下降される。
【００５６】
すなわち、第３ワード線グループのワード線ＷＬ、第２および第４ワード線グループのワード線ＷＬ、第１および第５ワード線グループのワード線ＷＬ、ならびにセレクトゲート線ＳＧＳ，ＳＧＤの電圧が順に下降し始める。これにより、ミドルのメモリセルトランジスタＭＴ、ボトムとミドルとの間およびトップとミドルとの間のメモリセルトランジスタＭＴ、ボトムおよびトップのメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴ１，ＳＴ２が順にオフする。
【００５７】
図９は、第１実施形態に係る半導体記憶装置１におけるベリファイ動作時の各種電圧を示すタイミングチャートである。すなわち、図９は、図７の各ループにおけるベリファイ動作を示している。ここでは、図５のＮＡＮＤストリング６が選択され、図５の各種制御線に供給される電圧を示している。また、第３ワード線グループが選択ワード線ＷＬを含む例を示している。
【００５８】
図９に示すように、まず、時刻Ｔ３１において、センスアンプ４は、選択ビット線ＢＬを電圧ＶＳＳから電圧ＶＣＥＬＳＲＣに上昇させる。一方、ソース線ＳＬは、電圧ＶＳＳから電圧ＶＣＥＬＳＲＣに上昇する。図示はしないが、非選択ビット線ＢＬには、電圧ＶＣＥＬＳＲＣが印加される。ロウデコーダ３は、セレクトゲート線ＳＧＤおよびセレクトゲート線ＳＧＳを電圧ＶＳＳから電圧ＶＳＧに上昇させる。これにより、選択トランジスタＳＴ１，ＳＴ２は、オンする。
【００５９】
さらに、時刻Ｔ３１において、ロウデコーダ３は、非選択ワード線ＷＬを電圧ＶＳＳから電圧ＶＲＥＡＤに上昇させる。ここでは、第１乃至第５ワード線グループの非選択ワード線ＷＬに、電圧ＶＲＥＡＤが印加される。これにより、非選択ワード線に接続されたメモリセルトランジスタＭＴは、オンする。
【００６０】
引き続き、時刻Ｔ３２において、センスアンプ４は、選択ビット線ＢＬを電圧ＶＢＬに上昇させる。選択ビット線ＢＬが電圧ＶＢＬに充電された後、ロウデコーダ３は第３ワード線グループの選択ワード線ＷＬを電圧ＶＳＳから電圧ＶＦＹに上昇させる。電圧ＶＦＹは、メモリセルトランジスタＭＴの閾値に応じたベリファイレベルであり、ＶＦＹ＜ＶＲＥＡＤである。これにより、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴがオンするかオフするかに応じて、データが読み出される。
【００６１】
データの読み出し後、時刻Ｔ３３以降において、各種制御線が電圧ＶＳＳに下降される。まず、時刻Ｔ３３において、ロウデコーダ３は、第３ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。このとき、第３ワード線グループの選択ワード線ＷＬおよび非選択ワード線ＷＬのいずれの電圧も下降する。
【００６２】
次に、時刻Ｔ３４において、ロウデコーダ３は、第２および第４ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。次に、時刻Ｔ３５において、ロウデコーダ３は、第１および第５ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。その後、時刻Ｔ１６において、ビット線ＢＬ、ソース線ＳＬ、セレクトゲート線ＳＧＳ，ＳＧＤが電圧ＶＳＳに下降される。
【００６３】
すなわち、第３ワード線グループのワード線ＷＬ、第２および第４ワード線グループのワード線ＷＬ、第１および第５ワード線グループのワード線ＷＬ、ならびにセレクトゲート線ＳＧＳ，ＳＧＤの電圧が順に下降し始める。これにより、ミドルのメモリセルトランジスタＭＴ、ボトムとミドルとの間およびトップとミドルとの間のメモリセルトランジスタＭＴ、ボトムおよびトップのメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴ１，ＳＴ２が順にオフする。
【００６４】
［第１実施形態の効果］
図１０は、比較例に係る半導体記憶装置におけるリード動作、ライト動作、およびベリファイ動作時のワード線ＷＬおよびチャネルの電圧を示すタイミングチャートである。図１１は、比較例に係る半導体記憶装置におけるリード動作、ライト動作、およびベリファイ動作時のＮＡＮＤストリング６を示す断面図である。図１２は比較例に係る半導体記憶装置１におけるメモリセルトランジスタＭＴの閾値分布の一例を示すグラフであり、図１３は、比較例に係る半導体記憶装置１におけるメモリセルトランジスタＭＴの閾値分布の他の例を示すグラフである。
【００６５】
図１０に示すように、比較例では、リード動作、ライト動作、およびベリファイ動作において、全ワード線ＷＬおよびセレクトゲート線ＳＧＳ，ＳＧＤが同時に立ち下がる（電圧ＶＳＳに下降する）。ワード線ＷＬが立ち下がると、カップリングによりＮＡＮＤストリング６のチャネルの電圧も下降する（時刻Ｔ４１〜Ｔ４２）。このとき、図１１に示すように、全メモリセルトランジスタＭＴおよび選択トランジスタＳＴ１，ＳＴ２が同時にオフする。このため、ワード線ＷＬとのカップリングで生じたチャネル内の負の電荷（電子）がウェル領域１０およびビット線ＢＬに抜けることなく、残留してしまう。その結果、ＮＡＮＤストリング６のチャネルの電圧下降は、大きくなる。
【００６６】
その後、チャネル内の電荷は、リーク電流としてウェル領域１０およびビット線ＢＬに徐々に抜けていき、チャネルの電圧は上昇する（時刻Ｔ４２〜Ｔ４３）。しかし、その結果、カップリングによりＮＡＮＤストリング６のワード線ＷＬの電圧も上昇する。ワード線ＷＬはカットオフ能力の高いスイッチングトランジスタに接続されるため、カップリングで生じたワード線ＷＬ内の正の電荷はチャネル内の電荷よりも長期間残留する（時刻Ｔ４３〜Ｔ４４）。
【００６７】
ワード線ＷＬに電圧が印加された状態（時刻Ｔ４３〜Ｔ４４：第２状態）と、ワード線ＷＬに電圧が印加されていない状態（時刻Ｔ４４以降：第１状態）とでは、メモリセルトランジスタＭＴの閾値がシフトする。例えば、図１２に示すように、第１状態から第２状態になると、Ｅｒレベル、Ａレベル、Ｂレベル、Ｃレベル、およびＤレベルのメモリセルトランジスタＭＴの閾値がアップシフトし、ＦレベルおよびＧレベルのメモリセルトランジスタＭＴの閾値がダウンシフトする。また、図１３に示すように、第１状態から第２状態になると、各メモリセルトランジスタＭＴの閾値がランダムシフトする。また、反対に第２状態から第１状態になることで、各メモリセルトランジスタＭＴの閾値がランダムシフトする場合もある。
【００６８】
このように、第１状態から第２状態または第２状態から第１状態への遷移によって各メモリセルトランジスタＭＴの閾値がシフトすることで、リードおよびベリファイ時の適切な読み出しレベルがずれる。その結果、フェイルビット（誤ったデータが保持されるビット）が増加してしまう。このため、リード、プログラム、およびベリファイ終了時において、メモリセルトランジスタＭＴが第１状態（または第２状態）を維持しておく必要がある。
【００６９】
図１４乃至図１６は、第１実施形態に係る半導体記憶装置におけるリード動作、プログラム動作、およびベリファイ動作時のＮＡＮＤストリング６を示す断面図である。
【００７０】
図１４乃至図１６に示すように、上記問題に対して第１実施形態によれば、リード動作、プログラム動作、およびベリファイ動作において、ワード線ＷＬの立ち下げのタイミングがグループ毎に独立制御される。より具体的には、最初に、第３ワード線グループが立ち下がる。次に、第２ワード線グループおよび第４ワード線グループが立ち下がる。その後、第１ワード線グループおよび第５ワード線グループが立ち下がる。これにより、ミドルのメモリセルトランジスタＭＴ、ボトムとミドルとの間およびトップとミドルとの間のメモリセルトランジスタＭＴ、ならびにボトムおよびトップのメモリセルトランジスタＭＴが順にオフする。このため、ワード線ＷＬとのカップリングによりチャネルに生じた電荷は、カットオフされることなく、ビット線ＢＬまたはウェル領域１０に抜ける。したがってチャネルの電圧下降およびその後のワード線ＷＬの電圧上昇を抑制することができ、メモリセルトランジスタＭＴを第１状態に維持することができる。その結果、メモリセルトランジスタＭＴの閾値のシフトを抑制し、フェイルビットの増加を抑制することができる。
【００７１】
なお、第１実施形態では、第１乃至第５ワード線グループに分けて独立制御したが、ワード線グループの数はこれに限らない。全てのワード線ＷＬを独立制御してもよい。この場合も、ミドルのワード線ＷＬからトップおよびボトムのワード線に向かって、順に電圧が立ち下げられる。
【００７２】
また、第１状態と第２状態とでランダムシフトが起こらない場合、ライト動作におけるループ１〜ループｋ−１のプログラム動作およびベリファイ動作において本実施形態を適用しなくてもよい。この場合、ライト動作における最後のループｋにおけるプログラム動作およびベリファイ動作においてのみ、本実施形態を適用すればよい。このとき、ループ１〜ループｋ−１におけるベリファイレベルは第２状態のアップシフトまたはダウンシフトを考慮したレベルに設定し、ループｋにおけるベリファイレベルは第１状態のレベルに設定することが好ましい。
【００７３】
＜第２実施形態＞
以下に図１７乃至図１９を用いて、第２実施形態に係る半導体記憶装置について説明する。第２実施形態では、ワード線ＷＬの立ち下げ開始のタイミングは全グループで同時とし、ワード線ＷＬの立ち下げ速度がグループ毎に独立制御される。以下に、第２実施形態について詳説する。
【００７４】
なお、第２実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
【００７５】
［第２実施形態のリード動作例］
図１７は、第２実施形態に係る半導体記憶装置１におけるリード動作時の各種電圧を示すタイミングチャートである。ここでは、第３ワード線グループが選択ワード線ＷＬを含む例を示している。
【００７６】
図１７に示すように、まず、時刻Ｔ５１〜Ｔ５２において、第１実施形態における時刻Ｔ１１〜Ｔ１２と同様の動作が行われ、データが読み出される。
【００７７】
データの読み出し後、時刻Ｔ５３以降において、各種制御線が電圧ＶＳＳに下降される。まず、時刻Ｔ５３において、ロウデコーダ３は、第１乃至第５ワード線グループのワード線ＷＬを電圧ＶＳＳに下降を開始させる（立ち下げを開始させる）。このとき、第１乃至第５ワード線グループの選択ワード線ＷＬおよび非選択ワード線ＷＬのいずれの電圧も下降する。
【００７８】
ここで、ワード線ＷＬの電圧立ち下げ速度は、グループ毎に異なる。より具体的には、第３ワード線グループの電圧立ち下げ速度を第１速度とし、第２および第４ワード線グループの電圧立ち下げ速度を第１速度より遅い第２速度とし、第１および第５ワード線グループの電圧立ち下げ速度を第２速度より遅い第３速度とする。これにより、時刻Ｔ５４において、第３ワード線グループのワード線ＷＬが電圧ＶＳＳに下降する。その後、時刻Ｔ５５において第２および第４ワード線グループのワード線ＷＬが電圧ＶＳＳに下降し、時刻Ｔ５６において第１および第５ワード線グループのワード線ＷＬが電圧ＶＳＳに下降する。そして、時刻Ｔ５７において、ビット線ＢＬ、ソース線ＳＬ、セレクトゲート線ＳＧＳ，ＳＧＤが電圧ＶＳＳに下降される。
【００７９】
すなわち、第１乃至第５ワード線グループのワード線ＷＬの電圧が同時に下降し始めるが、電圧の下降速度が異なる。このため、第３ワード線グループのワード線ＷＬ、第２および第４ワード線グループのワード線ＷＬ、第１および第５ワード線グループのワード線ＷＬ、ならびにセレクトゲート線ＳＧＳ，ＳＧＤの電圧が順に下降する。これにより、ミドルのメモリセルトランジスタＭＴ、ボトムとミドルとの間およびトップとミドルとの間のメモリセルトランジスタＭＴ、ボトムおよびトップのメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴ１，ＳＴ２が順にオフする。
【００８０】
［第２実施形態のライト動作例］
図１８は、第２実施形態に係る半導体記憶装置１におけるプログラム動作時の各種電圧を示すタイミングチャートである。ここでは、第３ワード線グループが選択ワード線ＷＬを含む例を示している。
【００８１】
図１８に示すように、まず、時刻Ｔ６１〜Ｔ６４において、第１実施形態における時刻Ｔ２１〜Ｔ２４と同様の動作が行われ、データが書き込まれる。
【００８２】
データの書き込み後、時刻Ｔ６５以降において、各種制御線が電圧ＶＳＳに下降される。まず、時刻Ｔ６５において、ロウデコーダ３は、第１乃至第５ワード線グループのワード線ＷＬを電圧ＶＳＳに下降を開始させる。このとき、第１乃至第５ワード線グループの選択ワード線ＷＬおよび非選択ワード線ＷＬのいずれの電圧も下降する。
【００８３】
ここで、ワード線ＷＬの電圧立ち下げ速度は、グループ毎に異なる。より具体的には、第３ワード線グループの電圧立ち下げ速度を第１速度とし、第２および第４ワード線グループの電圧立ち下げ速度を第１速度より遅い第２速度とし、第１および第５ワード線グループの電圧立ち下げ速度を第２速度より遅い第３速度とする。これにより、時刻Ｔ６６において、第３ワード線グループのワード線ＷＬが電圧ＶＳＳに下降する。その後、時刻Ｔ６７において第２および第４ワード線グループのワード線ＷＬが電圧ＶＳＳに下降し、時刻Ｔ６８において第１および第５ワード線グループのワード線ＷＬが電圧ＶＳＳに下降する。そして、時刻Ｔ６９において、ソース線ＳＬ、セレクトゲート線ＳＧＳ，ＳＧＤが電圧ＶＳＳに下降される。
【００８４】
すなわち、第１乃至第５ワード線グループのワード線ＷＬの電圧が同時に下降し始めるが、電圧の下降速度が異なる。このため、第３ワード線グループのワード線ＷＬ、第２および第４ワード線グループのワード線ＷＬ、第１および第５ワード線グループのワード線ＷＬ、ならびにセレクトゲート線ＳＧＳ，ＳＧＤの電圧が順に下降する。これにより、ミドルのメモリセルトランジスタＭＴ、ボトムとミドルとの間およびトップとミドルとの間のメモリセルトランジスタＭＴ、ボトムおよびトップのメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴ１，ＳＴ２が順にオフする。
【００８５】
図１９は、第２実施形態に係る半導体記憶装置１におけるベリファイ動作時の各種電圧を示すタイミングチャートである。ここでは、第３ワード線グループが選択ワード線ＷＬを含む例を示している。
【００８６】
図１９に示すように、まず、時刻Ｔ７１〜Ｔ７２において、第１実施形態における時刻Ｔ３１〜Ｔ３２と同様の動作が行われ、データが読み出される。
【００８７】
データの読み出し後、時刻Ｔ７３以降において、各種制御線が電圧ＶＳＳに下降される。まず、時刻Ｔ７３において、ロウデコーダ３は、第１乃至第５ワード線グループのワード線ＷＬを電圧ＶＳＳに下降を開始させる。このとき、第１乃至第５ワード線グループの選択ワード線ＷＬおよび非選択ワード線ＷＬのいずれの電圧も下降する。
【００８８】
ここで、ワード線ＷＬの電圧立ち下げ速度は、グループ毎に異なる。より具体的には、第３ワード線グループの電圧立ち下げ速度を第１速度とし、第２および第４ワード線グループの電圧立ち下げ速度を第１速度より遅い第２速度とし、第１および第５ワード線グループの電圧立ち下げ速度を第２速度より遅い第３速度とする。これにより、時刻Ｔ７４において、第３ワード線グループのワード線ＷＬが電圧ＶＳＳに下降する。その後、時刻Ｔ７５において第２および第４ワード線グループのワード線ＷＬが電圧ＶＳＳに下降し、時刻Ｔ７６において第１および第５ワード線グループのワード線ＷＬが電圧ＶＳＳに下降する。そして、時刻Ｔ７７において、ビット線ＢＬ、ソース線ＳＬ、セレクトゲート線ＳＧＳ，ＳＧＤが電圧ＶＳＳに下降される。
【００８９】
すなわち、第１乃至第５ワード線グループのワード線ＷＬの電圧が同時に下降し始めるが、電圧の下降速度が異なる。このため、第３ワード線グループのワード線ＷＬ、第２および第４ワード線グループのワード線ＷＬ、第１および第５ワード線グループのワード線ＷＬ、ならびにセレクトゲート線ＳＧＳ，ＳＧＤの電圧が順に下降する。これにより、ミドルのメモリセルトランジスタＭＴ、ボトムとミドルとの間およびトップとミドルとの間のメモリセルトランジスタＭＴ、ボトムおよびトップのメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴ１，ＳＴ２が順にオフする。
【００９０】
［第２実施形態の効果］
第２実施形態によれば、リード動作、ライト動作、およびベリファイ動作において、ワード線ＷＬの立ち下げ開始のタイミングは全グループで同時とし、ワード線ＷＬの立ち下げ速度がグループ毎に独立制御される。より具体的には、第３ワード線グループが第１速度で立ち下がり、第２ワード線グループおよび第４ワード線グループが第２速度で立ち下がり、第１ワード線グループおよび第５ワード線グループが第３速度で立ち下がる（第１速度＞第２速度＞第３速度）。これにより、ミドルのメモリセルトランジスタＭＴ、ボトムとミドルとの間およびトップとミドルとの間のメモリセルトランジスタＭＴ、ならびにボトムおよびトップのメモリセルトランジスタＭＴが順にオフする。これにより、第１実施形態と同様の効果を得ることができる。
【００９１】
＜第３実施形態＞
以下に図２０乃至図２５を用いて、第３実施形態に係る半導体記憶装置について説明する。第３実施形態では、プログラム動作において、選択トランジスタＳＴ２がオフされるため、チャネルの電荷をビット線ＢＬ側のみから抜くように、ワード線ＷＬの立ち下げがグループ毎に独立制御される。以下に、第３実施形態について詳説する。
【００９２】
なお、第３実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
【００９３】
［第３実施形態のライト動作例］
図２０は、第３実施形態に係る半導体記憶装置１におけるプログラム動作時の各種電圧を示すタイミングチャートである。ここでは、第３ワード線グループが選択ワード線ＷＬを含む例を示している。
【００９４】
図２０に示すように、まず、時刻Ｔ８１〜Ｔ８３において、第１実施形態における時刻Ｔ２１〜Ｔ２３と同様の動作が行われ、データが書き込まれる。
【００９５】
データの書き込み後、セレクトゲート線ＳＧＳの電圧を上昇させず、電圧ＶＳＳに維持する。これにより、選択トランジスタＳＴ２はオフのままである。
【００９６】
その後、時刻Ｔ８４以降において、各種制御線が電圧ＶＳＳに下降される。まず、時刻Ｔ８４において、ロウデコーダ３は、第１ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。
【００９７】
次に、時刻Ｔ８５において、ロウデコーダ３は、第２ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。その後、ロウデコーダ３は、時刻Ｔ８６において第３ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させ、時刻Ｔ８７において第４ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させ、時刻Ｔ８８において第５ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。さらに、時刻Ｔ８９において、ソース線ＳＬ、セレクトゲート線ＳＧＤが電圧ＶＳＳに下降される。
【００９８】
すなわち、第１ワード線グループのワード線ＷＬ、第２ワード線グループのワード線ＷＬ、第３ワード線グループのワード線ＷＬ、第４ワード線グループのワード線ＷＬ、第５ワード線グループのワード線ＷＬ、およびセレクトゲート線ＳＧＤの電圧が順に下降し始める。これにより、ボトムのメモリセルトランジスタＭＴ、ボトムとミドルとの間のメモリセルトランジスタＭＴ、ミドルのメモリセルトランジスタＭＴ、トップとミドルとの間のメモリセルトランジスタＭＴ、トップのメモリセルトランジスタＭＴ、および選択トランジスタＳＴ１が順にオフする。
【００９９】
［第３実施形態の効果］
図２１乃至図２５は、第３実施形態に係る半導体記憶装置１におけるプログラム動作時のＮＡＮＤストリング６を示す断面図である。
【０１００】
通常、プログラム動作において、選択トランジスタＳＴ２がオフされる。このため、図２１乃至図２５に示すように、第３実施形態によれば、プログラム動作において、チャネルの電荷をビット線ＢＬ側のみから抜くように、ワード線ＷＬの立ち下げがグループ毎に独立制御される。より具体的には、最初に、第１ワード線グループが立ち下がる。その後、第２ワード線グループ、第３ワード線グループ、第４ワード線グループ、および第５ワード線グループが順に立ち下がる。これにより、ボトムのメモリセルトランジスタＭＴ、ボトムとミドルとの間のメモリセルトランジスタＭＴ、ミドルのメモリセルトランジスタＭＴ、トップとミドルとの間のメモリセルトランジスタＭＴ、およびトップのメモリセルトランジスタＭＴが順にオフする。このため、チャネルに生じた電荷は、カットオフされることなく、ビット線ＢＬに抜ける。したがって、第１実施形態と同様の効果を得ることができる。
【０１０１】
＜第４実施形態＞
以下に図２６乃至図３０を用いて、第４実施形態に係る半導体記憶装置について説明する。第４実施形態では、プログラム動作およびベリファイ動作において、選択ワード線ＷＬを含むワード線グループよりもドレイン側（トップ側）のワード線グループが、ミドルの第３ワード線グループと同時に最初に立ち下げられる。以下に、第４実施形態について詳説する。
【０１０２】
なお、第４実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
【０１０３】
［第４実施形態のライト動作例］
図２６は、第４実施形態に係る半導体記憶装置１におけるプログラム動作時の各種電圧を示すタイミングチャートである。ここでは、第３ワード線グループが選択ワード線ＷＬを含む例を示している。
【０１０４】
図２６に示すように、まず、時刻Ｔ９１〜Ｔ９４において、第１実施形態における時刻Ｔ２１〜Ｔ２４と同様の動作が行われ、データが書き込まれる。
【０１０５】
データの書き込み後、時刻Ｔ９５以降において、各種制御線が電圧ＶＳＳに下降される。まず、時刻Ｔ９５において、ロウデコーダ３は、第３乃至第５ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。
【０１０６】
次に、時刻Ｔ９６において、ロウデコーダ３は、第２ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。その後、ロウデコーダ３は、時刻Ｔ９７において第３ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。さらに、時刻Ｔ９８において、ソース線ＳＬ、セレクトゲート線ＳＧＳ，ＳＧＤが電圧ＶＳＳに下降される。
【０１０７】
すなわち、最初に、第３乃至第５ワード線グループのワード線ＷＬの電圧が、同時に下降する。その後、第２ワード線グループのワード線ＷＬ、第１ワード線グループのワード線ＷＬ、ならびにセレクトゲート線ＳＧＳ，ＳＧＤの電圧が順に下降する。これにより、最初に、ミドル、トップとミドルとの間、およびトップのメモリセルトランジスタＭＴが、同時にオフする。そして、ボトムとミドルとの間のメモリセルトランジスタＭＴ、ボトムのメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴ１，ＳＴ２が順にオフする。
【０１０８】
図２７は、第４実施形態に係る半導体記憶装置１におけるベリファイ動作時の各種電圧を示すタイミングチャートである。ここでは、第３ワード線グループが選択ワード線ＷＬを含む例を示している。
【０１０９】
図２７に示すように、まず、時刻Ｔ１０１〜Ｔ１０２において、第１実施形態における時刻Ｔ３１〜Ｔ３２と同様の動作が行われ、データが読み出される。
【０１１０】
データの読み出し後、時刻Ｔ１０３以降において、各種制御線が電圧ＶＳＳに下降される。まず、時刻Ｔ１０３において、ロウデコーダ３は、第３乃至第５ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。
【０１１１】
次に、時刻Ｔ１０４において、ロウデコーダ３は、第２ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。その後、ロウデコーダ３は、時刻Ｔ１０５において第３ワード線グループのワード線ＷＬを電圧ＶＳＳに下降させる。さらに、時刻Ｔ１０６において、ソース線ＳＬ、セレクトゲート線ＳＧＳ，ＳＧＤが電圧ＶＳＳに下降される。
【０１１２】
すなわち、最初に、第３乃至第５ワード線グループのワード線ＷＬの電圧が、同時に下降する。その後、第２ワード線グループのワード線ＷＬ、第１ワード線グループのワード線ＷＬ、ならびにセレクトゲート線ＳＧＳ，ＳＧＤの電圧が順に下降する。これにより、最初に、ミドル、トップとミドルとの間、およびトップのメモリセルトランジスタＭＴが、同時にオフする。そして、ボトムとミドルとの間のメモリセルトランジスタＭＴ、ボトムのメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴ１，ＳＴ２が順にオフする。
【０１１３】
［第４実施形態の効果］
図２８乃至図３０は、第４実施形態に係る半導体記憶装置１におけるプログラム動作およびベリファイ動作時のＮＡＮＤストリング６を示す断面図である。
【０１１４】
通常、プログラム動作およびベリファイ動作は、ＮＡＮＤストリング６のボトム側からトップ側に向かって順に行われる。本例では、第３ワード線グループが選択ワード線ＷＬ（書き込み対象のメモリセルトランジスタＭＴ）を含む。このため、第３ワード線グループよりもトップ側の第４ワード線グループおよび第５ワード線グループのメモリセルトランジスタＭＴは、まだ書き込まれていない。したがって、第４ワード線グループおよび第５ワード線グループに電圧ＶＳＳが印加されても、第４ワード線グループおよび第５ワード線グループのメモリセルトランジスタＭＴはオフしない。
【０１１５】
このため、図２８乃至図３０に示すように、第４実施形態によれば、プログラム動作およびベリファイ動作において、最初にミドルの第３ワード線グループとともにまだ書き込まれていないワード線グループも立ち下がる。より具体的には、本例では、最初に、第３ワード線グループとともに第４および第５ワード線グループが立ち下がる。そして、第２ワード線グループ、第１ワード線グループ、およびセレクトゲート線ＳＧＳ，ＳＧＤの電圧が順に立ち下がる。これにより、最初に、ミドル、トップとミドルとの間、およびトップのメモリセルトランジスタＭＴがオフし、その後、ミドルとボトムとの間のメモリセルトランジスタＭＴ、ボトムのメモリセルトランジスタＭＴ、および選択トランジスタＳＴ１，ＳＴ２が順にオフする。したがって、第１実施形態と同様の効果を得ることができる。
【０１１６】
なお、本実施形態において、プログラム動作およびベリファイ動作に適用する例を示したが、これに限らない。書き込みがされていないブロックＢＬＫにリードを行う場合、そのリードに対して本実施形態を適用してもよい。
【０１１７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１８】
ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＧＳ，ＳＧＤ…セレクトゲート線、５…制御回路、１０…半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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