(57)【要約】      （修正有）【課題】リーク電流を低減させることが可能な半導体装置を提供する。【解決手段】半導体基板１０の上に配置された半導体層１２が、活性領域２１と、平面視において活性領域２１を取り囲む素子分離領域２２とを含む。活性領域２１に電界効果トランジスタ３０が形成されている。相互に分離された複数のガードリング電極２３が、素子分離領域２２を介して活性領域２１の電位に影響を及ぼす。半導体層１２、電界効果トランジスタ３０、及びガードリング電極２３の上に層間絶縁膜４０が形成されている。層間絶縁膜４０の上に形成されたガードリング接続配線４３が、複数のガードリング電極２３を相互に電気的に接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上に配置され、第１活性領域と、平面視において前記第１活性領域を取り囲む素子分離領域とを含む半導体層と、
前記第１活性領域に形成された第１電界効果トランジスタと、
前記素子分離領域を介して前記第１活性領域の電位に影響を及ぼす相互に分離された複数のガードリング電極と、
前記半導体層、前記第１電界効果トランジスタ、及び前記ガードリング電極の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成され、複数の前記ガードリング電極を相互に電気的に接続するガードリング接続配線と
を有する半導体装置。
【請求項２】
前記ガードリング電極は前記素子分離領域の上に配置されている請求項１に記載の半導体装置。
【請求項３】
前記ガードリング電極は、平面視において前記素子分離領域を挟んで前記第１活性領域と隣り合う第２活性領域の上に配置されている請求項１に記載の半導体装置。
【請求項４】
前記第１電界効果トランジスタは、ソース電極、ドレイン電極、及びゲート電極を含み、
前記第１電界効果トランジスタのソース電極に、前記半導体基板の基板電位に対して正の電圧が印加され、
さらに、前記ガードリング電極に、前記基板電位に対して正の電圧を印加するガードリング電圧印加構造を有する請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ガードリング電圧印加構造は、前記ガードリング電極を前記ゲート電極に接続する請求項４に記載の半導体装置。
【請求項６】
前記ガードリング電圧印加構造は、前記ガードリング電極を前記第１電界効果トランジスタのソース電極またはドレイン電極に接続する請求項４に記載の半導体装置。
【請求項７】
前記ガードリング電圧印加構造は、前記ガードリング接続配線よりも高抵抗の導電材料で形成された部分を含む請求項５または６に記載の半導体装置。
【請求項８】
前記半導体層は、前記第１活性領域の隣に前記素子分離領域を介して配置された第３活性領域を含み、
前記第３活性領域に、ソース電極に前記基板電位と等しい電位が印加された第２電界効果トランジスタが形成されており、
前記ガードリング電極は、前記第１活性領域と前記第３活性領域との間の前記素子分離領域の上に、前記第１活性領域の方に偏って配置された部分を含む請求項４乃至６のいずれか１項に記載の半導体装置。
【請求項９】
前記ガードリング電極は、前記第１活性領域を少なくとも相互に直交する二方向から囲う請求項１乃至８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成された電界効果トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
下記の特許文献１に、低歪、低損失の高周波用スイッチとなる電界効果トランジスタを含む半導体装置が開示されている。特許文献１に開示された半導体装置は、基板、素子形成領域、素子分離領域、及び基板電圧印加電極を含む。素子形成領域に電界効果トランジスタが形成されており、電界効果トランジスタは、ヘテロ接合、ゲート電極、ソース電極、及びドレイン電極を含む。基板電圧印加電極は素子分離領域の表面に形成されており、電界効果トランジスタの複数の辺を連続的に囲んでいる。基板電圧印加電極に正の電圧を印加することにより、オフ時の容量を低下させることができる。
【０００３】
下記の非特許文献１に、ＧａＡｓ基板上のＭＥＳＦＥＴに対して基板に負のバイアスが印加されると、ドレイン電流が減少することが示されている。さらに、ドレイン電圧を上げたときのドレイン電流の回復は、インパクトイオン化によって生成されたホールがチャネル−基板界面の負の空間電荷を補償するためであると説明されている。
【０００４】
下記の非特許文献２に、異なる基板上に形成されたＦＥＴに対して、ＦＥＴの横の活性領域上に形成された電極から基板に負の電圧を印加し、ドレイン電流の減少量の違いを調査した結果が開示されている。バックゲート電圧を低下させると（負の電圧の絶対値を大きくすると）、ドレイン電流が減少することが示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７５７９６３４号
【非特許文献】
【０００６】
【非特許文献１】The Reduction of Backgating in GaAs MESFET’s by Impact Ionization, IEEE ELCTRON DEVICE LETTERS, Vol. 11, No. 10, October 1990
【非特許文献２】A CPMPARATIVE STUDY OF GaAs MESFET BACKGATING, Brigham Young University Provo, Utah 84602, GaAs IC symposium
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＦＥＴが形成された半導体基板は、通常グランド電位に落とされる。特許文献１に開示された半導体装置の半導体基板をグランド電位に落とした状態で基板電圧印加電極に正の電圧を印加すると、基板電圧印加電極と半導体基板との間にリーク電流が発生する。
【０００８】
本発明の目的は、リーク電流を低減させることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の観点による半導体装置は、
半導体基板の上に配置され、第１活性領域と、平面視において前記第１活性領域を取り囲む素子分離領域とを含む半導体層と、
前記第１活性領域に形成された第１電界効果トランジスタと、
前記素子分離領域を介して前記第１活性領域の電位に影響を及ぼす相互に分離された複数のガードリング電極と、
前記半導体層、前記第１電界効果トランジスタ、及び前記ガードリング電極の上に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成され、複数の前記ガードリング電極を相互に電気的に接続するガードリング接続配線と
を有する。
【００１０】
ガードリング電極が複数に分離されているため、ガードリング電極が切れ目なく連続的に配置される構成と比べて、ガードリング電極と半導体層との接触面積が小さくなる。その結果、ガードリング電極と基板との間のリーク電流を低減させることができる。
【００１１】
本発明の第２の観点による半導体装置は、第１の観点による半導体装置の構成に加えて、
前記ガードリング電極が前記素子分離領域の上に配置されているという特徴を有する。
【００１２】
素子分離領域上のガードリング電極に印加された電圧が、素子分離領域を介して第１活性領域の電位に影響を及ぼす。
【００１３】
本発明の第３の観点による半導体装置は、第１の観点による半導体装置の構成に加えて、
前記ガードリング電極が、平面視において前記素子分離領域を挟んで前記第１活性領域と隣り合う第２活性領域の上に配置されているという特徴を有する。
【００１４】
第２活性領域上のガードリング電極に印加された電圧が、第２活性領域及び素子分離領域を介して第１活性領域の電位に影響を及ぼす。
【００１５】
本発明の第４の観点による半導体装置は、第１から第３までの観点による半導体装置の構成に加えて、
前記第１電界効果トランジスタが、ソース電極、ドレイン電極、及びゲート電極を含み、
前記第１電界効果トランジスタのソース電極に、前記半導体基板の基板電位に対して正の電圧が印加されているという特徴を有し、
さらに、前記ガードリング電極に、前記基板電位に対して正の電圧を印加するガードリング電圧印加構造を有する。
【００１６】
ガードリング電極に、基板電位に対して正の電圧を印加することにより、第１活性領域内の半導体層の電位を正側に持ち上げることができる。その結果、基板バイアス効果に起因するドレイン電流の減少を抑制することができる。
【００１７】
本発明の第５の観点による半導体装置は、第４の観点による半導体装置の構成に加えて、
前記ガードリング電圧印加構造が、前記ガードリング電極を前記ゲート電極に接続するという特徴を有する。
【００１８】
ゲート電極にソース電極より高い電圧が印加される電界効果トランジスタの場合、ガードリング電極をゲート電極に接続することにより、ガードリング電極にソース電圧より高い電圧を印加することができる。これにより、基板バイアス効果に起因するドレイン電流の減少を抑制する効果を高めることができる。例えば、ゲート電圧がソース電圧より高い条件で使用されるエンハンスメント型の電界効果トランジスタにおいて、このような接続構成が特に有効である。
【００１９】
本発明の第６の観点による半導体装置は、第４の観点による半導体装置の構成に加えて、
前記ガードリング電圧印加構造は、前記ガードリング電極を前記第１電界効果トランジスタのソース電極またはドレイン電極に接続するという特徴を有する。
【００２０】
ソース電極またはドレイン電極にゲート電極より高い電圧が印加される電界効果トランジスタの場合、ガードリング電極をソース電極またはドレイン電極に接続することにより、ガードリング電極にゲート電圧より高い電圧を印加することができる。これにより、基板バイアス効果に起因するドレイン電流の減少を抑制する効果を高めることができる。例えば、ディプレッション型の電界効果トランジスタにおいては、ゲート電圧がソース電圧より低い条件で使用される場合が多い。ゲート電圧がソース電圧より低い条件で使用されるディプレッション型の電界効果トランジスタにおいて、このような構成が特に有効である。
【００２１】
本発明の第７の観点による半導体装置は、第５または第６の観点による半導体装置の構成に加えて、
前記ガードリング電圧印加構造が、前記ガードリング接続配線よりも高抵抗の導電材料で形成された部分を含むという特徴を有する。
【００２２】
ガードリング電圧印加構造の抵抗値が高くなることにより、ガードリング電極と基板との間のリーク電流を低減させることができる。
【００２３】
本発明の第８の観点による半導体装置は、第４から第６までの観点による半導体装置の構成に加えて、
前記半導体層が、前記第１活性領域の隣に前記素子分離領域を介して配置された第３活性領域を含み、
前記第３活性領域に、ソース電極に前記基板電位と等しい電位が印加された第２電界効果トランジスタが形成されており、
前記ガードリング電極は、前記第１活性領域と前記第３活性領域との間の前記素子分離領域の上に、前記第１活性領域の方に偏って配置された部分を含むという特徴を有する。
【００２４】
ガードリング電極が第３活性領域より第１活性領域に近い位置に配置されているため、第３活性領域内の半導体層の電位よりも第１活性領域内の半導体層の電位に、より大きな影響を与えることができる。これにより、第１電界効果トランジスタの基板バイアス効果を軽減させ、ドレイン電流の減少を抑制することができる。第３活性領域内に形成された第２電界効果トランジスタのソース電極には基板電位と等しい電位が印加されているため、基板バイアス効果に起因するドレイン電流の減少は生じない。
【００２５】
本発明の第９の観点による半導体装置は、第１から第８までの観点による半導体装置の構成に加えて、
前記ガードリング電極が、前記第１活性領域を少なくとも相互に直交する二方向から囲うという特徴を有する。
【００２６】
ガードリング電極が前記第１活性領域を少なくとも相互に直交する二方向から囲うことにより、ガードリング電極に印加する電圧よって第１活性領域内の半導体層の電位に効率的に影響を及ぼすことができる。
【発明の効果】
【００２７】
ガードリング電極が複数に分離されているため、ガードリング電極が切れ目なく連続的に配置される構成と比べて、ガードリング電極と半導体層との接触面積が小さくなる。その結果、ガードリング電極と基板との間のリーク電流を低減させることができる。
【図面の簡単な説明】
【００２８】
【図１】図１Ａは、第１実施例による半導体装置の平面図であり、図１Ｂ及び図１Ｃは、それぞれ図１Ａの一点鎖線１Ｂ−１Ｂ及び一点鎖線１Ｃ−１Ｃにおける断面図である。
【図２】図２Ａは第２実施例による半導体装置の平面図であり、図２Ｂは図２Ａの一点鎖線２Ｂ−２Ｂにおける断面図である。
【図３】図３は、第３実施例による半導体装置の断面図である。
【図４】図４は、第４実施例による半導体装置の平面図である。
【図５】図５は、第５実施例による半導体装置の平面図である。
【図６】図６は、第６実施例による半導体装置の平面図である。
【図７】図７は、第７実施例による半導体装置の平面図である。
【図８】図８Ａ及び図８Ｂは、それぞれ第８実施例及びその変形例による半導体装置の平面図である。
【図９】図９は、第９実施例による半導体装置の平面図である。
【図１０】図１０は、第１０実施例による半導体装置の平面図である。
【図１１】図１１は、第１１実施例による半導体装置の平面図である。
【図１２】図１２は、第１２実施例による半導体装置の平面図である。
【図１３】図１３は、第１３実施例による半導体装置の断面図である。
【図１４】図１４Ａは、第１参考例による半導体装置の概略断面図であり、図１４Ｂは、エンハンスメント型のＨＥＭＴでソースフォロワ回路を構成した場合の各電極に印加されるバイアス条件の例を示す図である。
【図１５】図１５Ａは、第２参考例による半導体装置の概略断面図であり、図１５Ｂは、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフであり、図１５Ｃは、ゲート電圧Ｖｇを固定したときのドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示すグラフである。
【発明を実施するための形態】
【００２９】
本願発明の実施例について説明する前に、図１４Ａ〜図１５Ｃを参照して、参考例による半導体装置について説明する。
【００３０】
図１４Ａは、第１参考例による半導体装置の概略断面図である。半絶縁性のＧａＡｓからなる基板１００の上に、バッファ層１０１、電子供給層１０２、チャネル層１０３、ショットキゲート形成層１０４、及びコンタクト層１０５が順番に形成されている。これらの半導体層に素子分離領域１０８が形成されている。
【００３１】
素子分離領域１０８に囲まれた活性領域１０９に、高電子移動度トランジスタ（ＨＥＭＴ）１１０が形成されている。ＨＥＭＴ１１０は、ゲート電極１１３、ソース電極１１４、及びドレイン電極１１５を含む。基板１００の裏面に基板電極１１６が形成されている。
【００３２】
図１４Ｂは、エンハンスメント型のＨＥＭＴ１１０（図１４Ａ）でソースフォロワ回路を構成した場合の各電極に印加されるバイアス条件の例を示す図である。基板電極１１６が接地されて基板電位Ｖｓｕｂが０Ｖに設定される。ドレイン電極１１５に印加されるドレイン電圧Ｖｄは電源電圧Ｖｃｃに等しい。ＨＥＭＴ１１０をバイアス回路内で使用すると、ソース電極１１４に印加されるソース電圧Ｖｓが基板電位Ｖｓｕｂに対して正になる状態が発生する場合がある。ゲート電極１１３に印加されるゲート電圧Ｖｇは、ソース電圧Ｖｓ以上ドレイン電圧Ｖｄ以下である。
【００３３】
ソース電圧Ｖｓが基板電位Ｖｓｕｂに対して正になると、実質的にソース電極１１４に対して基板側に負電位が印加された状態と等価になる。このとき、基板の負電位によりチャネルが変調を受けて閾値電圧が高くなる。その結果、ドレイン電流Ｉｄが減少する（例えば、非特許文献１、２参照）。このような現象は、基板バイアス効果またはバックゲート効果と呼ばれる。
【００３４】
図１５Ａは、第２参考例による半導体装置の概略断面図である。図１４Ａに示した第１参考例による半導体装置の構成に加えて、素子分離領域１０８の上にガードリング電極１１７が配置されている。ガードリング電極１１７は、平面視において活性領域１０９を連続的に取り囲んでいる。ガードリング電極１１７に印加するガードリング電圧Ｖｇｒを基板電位Ｖｓｕｂに対して正にすることにより、活性領域１０９内の各半導体層の電位を正側に持ち上げることができる。言い換えると、基板裏面に印加される実質的な負電位によってチャネル付近のコンダクションバンドが持ち上がり、シートキャリア濃度が減少するが、ガードリング電圧Ｖｇｒを印加することによってこのコンダクションバンドの持ち上がりを抑制し、シートキャリア濃度の減少を抑制することができる。これにより、基板側の実質的な負電位の影響（基板バイアス効果）を低減することができる。
【００３５】
ガードリング電極１１７に正のガードリング電圧Ｖｇｒを印加したときの効果を確かめるために実際に評価実験を行った。以下、図１５Ｂ及び図１５Ｃを参照して評価実験の結果について説明する。
【００３６】
図１５Ｂは、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。横軸はゲート電圧Ｖｇを任意単位で表し、縦軸はドレイン電流Ｉｄを対数目盛で表す。評価実験は、ソース電圧Ｖｓを０Ｖとした条件で行った。図１５Ｂのグラフ中の太い実線は基板電位Ｖｓｕｂ＝０Ｖ、すなわちソース電極１１４の電位と基板電位Ｖｓｕｂとが等しい場合の測定結果を示す。破線は、基板電位Ｖｓｕｂを負電圧とし、ガードリング電極１１７はフローティング状態としたときの測定結果を示す。細い実線は、基板電位Ｖｓｕｂを破線の場合と同一の負電圧とし、ガードリング電圧Ｖｇｒをゲート電圧Ｖｇと等しくしたときの測定結果を示す。
【００３７】
図１５Ｃは、ゲート電圧Ｖｇを固定させたときのドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示すグラフである。横軸はドレイン電圧Ｖｄを任意単位で表し、縦軸はドレイン電流Ｉｄを任意単位で表す。評価実験は、ソース電圧Ｖｓを０Ｖとした条件で行った。図１５Ｂのグラフ中の太い実線は基板電位Ｖｓｕｂ＝０Ｖ、すなわちソース電極１１４の電位と基板電位Ｖｓｕｂとが等しい場合の測定結果を示す。破線は、基板電位Ｖｓｕｂを負電圧とし、ガードリング電極１１７はフローティング状態としたときの測定結果を示す。細い実線は、基板電位Ｖｓｕｂを破線の場合と同一の負電圧とし、ガードリング電圧Ｖｇｒをゲート電圧Ｖｇと等しくしたときの測定結果を示す。
【００３８】
図１５Ｂ及び図１５Ｃに示した実験結果から、基板電位Ｖｓｕｂを負にすると基板バイアス効果（バックゲート効果）によりドレイン電流Ｉｄが減少することがわかる。基板電位Ｖｓｕｂを負にし、ガードリング電極１１７（図１５Ａ）にゲート電圧Ｖｇと等しい正の電圧を印加した条件下では、ドレイン電流Ｉｄの減少幅が小さくなり、ドレイン電流Ｉｄが回復していることがわかる。このように、ガードリング電圧Ｖｇｒを基板電位Ｖｓｕｂに対して正にすることにより、ドレイン電流Ｉｄの減少を抑制することができる。
【００３９】
基板電位Ｖｓｕｂを０Ｖにし、ソース電圧Ｖｓを正にした状態は、ソース電圧Ｖｓを０Ｖにし、基板電位Ｖｓｕｂを負にした状態と等価である。上記評価実験によって、基板電位Ｖｓｕｂを０Ｖにし、ソース電圧Ｖｓを正にした条件下で、ガードリング電極１１７に正の電圧を印加することにより、ドレイン電流Ｉｄの減少を抑制することができることが確認された。
【００４０】
［第１実施例］
次に、図１Ａ、図１Ｂ、及び図１Ｃを参照して、第１実施例による半導体装置について説明する。
【００４１】
図１Ａは、第１実施例による半導体装置の平面図である。図１Ｂ及び図１Ｃは、それぞれ図１Ａの一点鎖線１Ｂ−１Ｂ及び一点鎖線１Ｃ−１Ｃにおける断面図である。半絶縁性のＧａＡｓからなる半導体基板１０の上に半導体層１２が形成されている。半導体層１２は、下から順番にバッファ層１３、電子供給層１４、チャネル層１５、ショットキゲート形成層１６、及びコンタクト層１７を含む。バッファ層１３は、例えばノンドープのＡｌＧａＡｓで形成される。電子供給層１４及びショットキゲート形成層１６は、例えばｎ型ＡｌＧａＡｓで形成される。チャネル層１５は、例えばノンドープのＩｎＧａＡｓで形成される。コンタクト層１７は、例えばｎ型ＧａＡｓで形成される。
【００４２】
平面視において半導体層１２の一部の領域に素子分離領域２２が形成されている。素子分離領域２２は、例えばボロン（Ｂ）をイオン注入することにより形成される。素子分離領域２２が活性領域２１を取り囲んでいる。活性領域２１は、長方形または正方形の平面形状を有する。活性領域２１に電界効果トランジスタ３０が形成されている。
【００４３】
電界効果トランジスタ３０は、ゲート電極３１、ソース電極３２、ドレイン電極３３、及び活性領域２１内の半導体層１２を含む。ゲート電極３１は、コンタクト層１７が除去されてショットキゲート形成層１６が露出した領域に配置され、ショットキゲート形成層１６にショットキ接触する。平面視において、ゲート電極３１の両側に配置されたソース電極３２及びドレイン電極３３は、コンタクト層１７及びショットキゲート形成層１６を介してチャネル層１５にオーミックに接続される。このように、第１実施例では電界効果トランジスタ３０として高電子移動度トランジスタ（ＨＥＭＴ）が用いられる。ゲート電極３１は、活性領域２１から素子分離領域２２の上まで伸びており、素子分離領域２２の上に配置された部分において上層の配線に接続される。ゲート電極３１は、例えばＮｉ層とＡｕ層との２層構造を有する。ソース電極３２及びドレイン電極３３には、例えばＡｕＧｅ合金が用いられる。
【００４４】
素子分離領域２２の上に、相互に分離された複数のガードリング電極２３が形成されている。図１Ａに示した例では、４つのガードリング電極２３が形成されており、ガードリング電極２３は、平面視において活性領域２１を周回する経路に沿って配置され、活性領域２１を四方向から囲んでいる。例えば、平面視において４つのガードリング電極２３は、それぞれ活性領域２１の４つの辺に平行に配置されている。ガードリング電極２３には、例えばＡｕＧｅ合金が用いられる。
【００４５】
電界効果トランジスタ３０、ガードリング電極２３、及び半導体層１２の上に層間絶縁膜４０が形成されている。層間絶縁膜４０には、例えばＳｉＮが用いられる。層間絶縁膜４０の上に複数のガードリング接続配線４３が形成されている。ガードリング接続配線４３は、層間絶縁膜４０に形成されたコンタクトホールを介して複数のガードリング電極２３の間を電気的に接続する。
【００４６】
各ガードリング接続配線４３は、複数のガードリング電極２３のうち一部のガードリング電極２３（図１Ａにおいて横方向に伸びるガードリング電極２３）の両端から、このガードリング電極２３を延長した延長線に沿って伸びる。この延長線は他の２本のガードリング電極２３（図１Ａにおいて縦方向に伸びるガードリング電極２３）と交差し、この交差箇所においてガードリング接続配線４３がガードリング電極２３に接続される。
【００４７】
第１実施例による半導体装置は、ガードリング電極２３にガードリング電圧Ｖｇｒを印加するためのガードリング電圧印加構造を有する。ガードリング接続配線４３の少なくとも１つ、例えば、図１Ａの左上のガードリング接続配線４３から左方向にガードリング電圧印加配線４４が伸びている。ガードリング電圧印加配線４４を介してガードリング電極２３にガードリング電圧Ｖｇｒが印加される。ガードリング電圧印加配線４４が、ガードリング電圧印加構造として機能する。
【００４８】
ガードリング電極２３は素子分離領域２２を介して活性領域２１の電位に影響を及ぼす。なお、図１Ａには示されていないが、ゲート電極３１、ソース電極３２、及びドレイン電極３３にも、それぞれ層間絶縁膜４０の上に形成された配線が接続されている。ガードリング接続配線４３、及び層間絶縁膜４０の上のその他の配線は、例えば下側のＴｉ層と上側のＡｕ層との２層を含む。
【００４９】
半導体基板１０の裏面に基板電極３８が形成されている。基板電極３８には、例えばＴｉ層とＡｕ層との２層構造を用いることができる。基板電極３８は半導体基板１０に基板電位Ｖｓｕｂを印加する。
【００５０】
第１実施例による半導体装置は、周知の半導体プロセスを用いて作製することができる。例えば、半導体層１２の各層の形成には有機金属化学気相成長（ＭＯＣＶＤ）を適用することができる。ゲート電極３１、ソース電極３２、ドレイン電極３３、ガードリング電極２３、ガードリング接続配線４３等の形成にはリフトオフ法を適用することができる。層間絶縁膜４０の形成にはＣＶＤ法を適用することができる。
【００５１】
［第１実施例の効果］
次に、第１実施例の優れた効果について説明する。
ガードリング電圧印加配線４４を介してガードリング電極２３にガードリング電圧Ｖｇｒを印加することができる。図１４Ｂに示したように基板電位Ｖｓｕｂをグランド電位とし、ソース電極３２に印加するソース電圧Ｖｓを正にした状態（基板バイアス効果が発現する状態）について考察する。第１実施例では、ガードリング電圧Ｖｇｒを正にすることにより、活性領域２１内の半導体層１２の電位を正側に持ち上げることができる。これにより、図１５Ａ〜図１５Ｃに示したように、基板バイアス効果に起因するドレイン電流Ｉｄの減少を抑制することができる。
【００５２】
さらに、第１実施例では、複数のガードリング電極２３がガードリング接続配線４３によって相互に接続されることにより、複数のガードリング電極２３のすべてにガードリング電圧Ｖｇｒを印加することができる。ガードリング電極２３が活性領域２１を切れ目なく連続的に取り囲んでいるわけではなく、複数のガードリング電極２３に分離されているため、ガードリング電極２３と素子分離領域２２との接触面積を小さくすることができる。これにより、ガードリング電極２３と半導体基板１０との間、ガードリング電極２３とソース電極３２との間、及びガードリング電極２３とドレイン電極３３との間のリーク電流を低減することができる。
【００５３】
また、第１実施例では、４本のガードリング電極２３が、長方形または正方形の活性領域２１を四方向から囲み、活性領域２１の各辺に平行に配置されている。ガードリング接続配線４３は、活性領域２１の各辺の両端より外側に配置されている。１つのガードリング電極２３及びその延長線上に配置されているガードリング接続配線４３に着目すると、ガードリング電極２３は、ガードリング接続配線４３よりも活性領域２１に近い位置に配置されている。
【００５４】
活性領域２１に近い位置に配置したガードリング電極２３は、活性領域２１から遠い位置に配置したガードリング電極２３と比べて、ゲート電極３１の直下のチャネルが形成される領域の電位を、より効果的に正側に持ち上げることができる。逆に、活性領域２１から遠い位置に配置されたガードリング電極は、チャネル領域の電位を正側に持ち上げる効果が低い。第１実施例では、ガードリング電極２３の切れ目の箇所（ガードリング接続配線４３が配置された箇所）が、活性領域２１から遠い位置に配置されている。このため、活性領域２１の周囲にガードリング電極２３を配置しない箇所を設けても、チャネルが形成される領域の電位を持ち上げる効果はほとんど低下しない。
【００５５】
ガードリング電極２３が活性領域２１を切れ目なく連続的に取り囲む構成では、ガードリング電極２３をリフトオフ法で形成する際のリフトオフ性が悪化する。例えば、ガードリング電極２３にバリが発生したり、ガードリング電極２３で取り囲まれた領域にレジストが残ってしまう不都合が発生したりする可能性が高まる。第１実施例では、ガードリング電極２３が活性領域２１を切れ目なく連続的に取り囲んでいるわけではないため、リフトオフ性の悪化を防止することができる。
【００５６】
次に、第１実施例の種々の変形例について説明する。
第１実施例では、ガードリング電極２３としてオーミックコンタクト用のソース電極３２及びドレイン電極３３と同じ材料を用いたが、ゲート電極３１と同じ材料を用いてもよい。また、第１実施例では、複数のガードリング電極２３の各々の平面形状を、１本の直線に沿う形状にしたが、半導体基板１０に形成される他の素子とのレイアウトの関係から、ガードリング電極２３の各々の平面形状をその他の形状としてもよい。例えば、図１Ａにおいて縦方向に伸びる部分と、横方向に伸びる部分とを含む折れ線に沿う平面形状にしてもよい。さらに、斜め方向に伸びる部分を含むようにしてもよい。
【００５７】
第１実施例で示したガードリング電極２３の構成は、第１実施例で取り上げた構造のＨＥＭＴ以外のＨＥＭＴにも適用可能である。例えば、チャネル層１５の下側及び上側の一方にのみｎ型ＡｌＧａＡｓ層を配置してもよい。チャネル層１５としてＩｎＧａＡｓ以外の材料、例えばＧａＡｓを用いてもよい。また、第１実施例では電界効果トランジスタ３０としてＧａＡｓ系ＨＥＭＴを例示したが、第１実施例で示したガードリング電極２３の構成は、他の材料を用いたＨＥＭＴに適用することも可能である。例えばＩｎＰ基板を用いたＩｎＰ系ＨＥＭＴ、ＳｉＣ基板を用いたＧａＮ系ＨＥＭＴ、Ｓｉ基板を用いたＳｉＧｅ系ＨＥＭＴ等に適用することも可能である。なお、半導体基板１０の上に形成される半導体層１２は、化合物半導体を用いたヘテロ接合を有する。
【００５８】
第１実施例では、層間絶縁膜４０（図１Ｃ）の上に直接ガードリング接続配線４３を形成したが、層間絶縁膜４０の上にポリイミド等の樹脂膜を形成し、その上にガードリング接続配線４３を形成してもよい。
【００５９】
［第２実施例］
次に、図２Ａ及び図２Ｂを参照して、第２実施例による半導体装置について説明する。以下、第１実施例（図１Ａ、図１Ｂ、図１Ｃ）による半導体装置と共通の構成については説明を省略する。
【００６０】
図２Ａは第２実施例による半導体装置の平面図であり、図２Ｂは図２Ａの一点鎖線２Ｂ−２Ｂにおける断面図である。第１実施例ではガードリング電極２３が素子分離領域２２の上に配置されていた。第２実施例では、素子分離領域２２を挟んで活性領域２１と隣り合う他の活性領域２４の上にガードリング電極２３が配置されている。ガードリング電極２３は、活性領域２４内のコンタクト層１７にオーミック接触またはショットキ接触する。
【００６１】
第２実施例においても、ガードリング電圧Ｖｇｒが印加されたガードリング電極２３は素子分離領域２２を介して活性領域２１の電位に影響を及ぼす。また、第２実施例においても、ガードリング電極が切れ目なく連続的に活性領域２１を取り囲んでいるわけではなく、相互に分離された複数のガードリング電極２３が活性領域２１を囲んでいる。このため、第１実施例と同様に、リーク電流の増加を抑制することができるとともに、リフトオフ性の悪化を防止することができる。
【００６２】
［第３実施例］
次に、図３を参照して第３実施例による半導体装置について説明する。以下、第１実施例（図１Ａ、図１Ｂ、図１Ｃ）による半導体装置と共通の構成については説明を省略する。第１実施例では電界効果トランジスタ３０としてＨＥＭＴを用いたが、第３実施例では電界効果トランジスタ３０としてＭＥＳＦＥＴを用いる。
【００６３】
図３は、第３実施例による半導体装置の断面図である。半導体基板１０の上に形成された半導体層１２が、基板側から順番にバッファ層１３、チャネル層１９、及びコンタクト層１７を含む。バッファ層１３、チャネル層１９、及びコンタクト層１７は、それぞれノンドープＡｌＧａＡｓ、ｎ型ＧａＡｓ、及びｎ型ＧａＡｓで形成される。ゲート電極３１はチャネル層１９にショットキ接触し、ソース電極３２及びドレイン電極３３は、コンタクト層１７を介してチャネル層１９にオーミック接続される。
【００６４】
電界効果トランジスタ３０としてＭＥＳＦＥＴを用いた場合でも、ＨＥＭＴを用いた第１実施例と同様の効果が得られる。動作周波数を高くするために、チャネル層１９として化合物半導体を用いることが好ましい。
【００６５】
［第４実施例］
次に、図４を参照して第４実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図１Ａ、図１Ｂ、図１Ｃ）と共通の構成については説明を省略する。
【００６６】
図４は、第４実施例による半導体装置の平面図である。第１実施例では、横方向に伸びるガードリング電極２３を長さ方向に延長した延長線が、縦方向に伸びるガードリング電極２３と交差していた。この延長線に沿って、ガードリング接続配線４３が配置されていた。これに対し、第４実施例では、縦方向に伸びるガードリング電極２３（図４）が、第１実施例の縦方向に伸びるガードリング電極２３（図１Ａ）より短い。このため、横方向に伸びるガードリング電極２３の延長線が、縦方向に伸びるガードリング電極２３と交差しない。
【００６７】
第４実施例では、ガードリング接続配線４３の各々が、直角に折れ曲がったＬ字型の平面形状を持つ。ガードリング接続配線４３の各々は、横方向に伸びるガードリング電極２３の延長線に沿う部分と、縦方向に伸びるガードリング電極２３の延長線に沿う部分とで構成されている。少なくとも１つのガードリング接続配線４３に、ガードリング電圧印加配線４４が連続している。
【００６８】
ガードリング接続配線４３は、ガードリング電極２３と比べて活性領域２１から遠い位置に配置されている。活性領域２１から遠い位置の素子分離領域２２上に配置されたガードリング電極に正の電圧を印加しても、チャネルが形成される領域の電位を正側に持ち上げる効果は低い。第４実施例では、チャネルが形成される領域の電位を正側に持ち上げる効果が低い領域にガードリング電極２３を配置しないことにより、ガードリング電極２３と素子分離領域２２との接触面積を小さくしている。これにより、リーク電流を低減する効果を高めることができる。
【００６９】
例えば、長方形または正方形の活性領域２１の相対する２つの辺を延長した２本の延長線の間の領域に、一方の延長線から他方の延長線まで達するようにガードリング電極２３を配置することが好ましい。ガードリング接続配線４３は、活性領域２１の４つの辺に対応する４本のガードリング電極２３のうち相互に隣り合うもの同士を接続するように配置することが好ましい。
【００７０】
［第５実施例］
次に、図５を参照して第５実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図１Ａ、図１Ｂ、図１Ｃ）と共通の構成については説明を省略する。
【００７１】
図５は、第５実施例による半導体装置の平面図である。第５実施例では、ゲート電極３１が２本のゲートフィンガ３１Ｂ、及び複数のゲートフィンガ３１Ｂを接続するゲート接続部３１Ａを含む。２本のゲートフィンガ３１Ｂは活性領域２１の上に配置され、その直下にそれぞれチャネルが形成される。ゲート接続部３１Ａは素子分離領域２２の上に配置されている。２本のゲートフィンガ３１Ｂによって活性領域２１が３つの区画に区分される。中央の区画にソース電極３２が配置され、両端の２つの区画にそれぞれドレイン電極３３が配置されている。
【００７２】
第５実施例のように、ゲート電極３１が複数のゲートフィンガ３１Ｂを持つ櫛型形状を有する場合でも、チャネルが形成される領域の電位をガードリング電極２３に印加するガードリング電圧Ｖｒｇによって、正側に持ち上げることができる。これにより、第１実施例と同様に、ドレイン電流Ｉｄの減少を抑制することができる。また、活性領域２１を周回する経路においてガードリング電極２３が配置されていない箇所が設けられているため、リーク電流を低減させることができる。
【００７３】
［第６実施例］
次に、図６を参照して第６実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図１Ａ、図１Ｂ、図１Ｃ）と共通の構成については説明を省略する。
【００７４】
図６は、第６実施例による半導体装置の平面図である。第６実施例では、ゲート電極３１がミアンダ状に折れ曲がっている。ミアンダ状のゲート電極３１によって活性領域２１が２つの区画に区分される。一方の区画にソース電極３２が配置され、他方の区画にドレイン電極３３が配置されている。ミアンダ状のゲート電極３１の直下にミアンダ状の平面形状を持つチャネルが形成される。
【００７５】
第６実施例のように、ゲート電極３１がミアンダ状に折れ曲がっている場合でも、チャネルが形成される領域の電位をガードリング電極２３に印加するガードリング電圧Ｖｒｇによって、正側に持ち上げることができる。これにより、第１実施例と同様に、ドレイン電流Ｉｄの減少を抑制することができる。また、活性領域２１を周回する経路においてガードリング電極２３が配置されていない箇所が設けられているため、リーク電流を低減させることができる。
【００７６】
［第７実施例］
次に、図７を参照して第７実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図１Ａ、図１Ｂ、図１Ｃ）と共通の構成については説明を省略する。
【００７７】
図７は、第７実施例による半導体装置の平面図である。複数のガードリング電極２３が２つの活性領域２１Ａ、２１Ｂを四方向から取り囲んでいる。２つの活性領域２１Ａ及び２１Ｂの各々は、長方形または正方形の平面形状を持つ。２つの活性領域２１Ａ、２１Ｂは素子分離領域２２を挟んで図７の縦方向に並んで配置されている。２つの活性領域２１Ａと２１Ｂとの間の素子分離領域２２の上にはガードリング電極２３が配置されていない。
【００７８】
１つの活性領域２１Ａに着目すると、３本のガードリング電極２３が活性領域２１Ａを三方向（右方向、上方向、左方向）から囲っている。これら３本のガードリング電極２３は、ガードリング接続配線４３によって相互に接続されている。もう一方の活性領域２１Ｂに着目すると、３本のガードリング電極２３が活性領域２１Ｂを三方向（右方向、下方向、左方向）から囲っている。これら３本のガードリング電極２３も、ガードリング接続配線４３によって相互に接続されている。
【００７９】
活性領域２１Ａを右方向から囲うガードリング電極２３と、もう一方の活性領域２１Ｂを同じ右方向から囲うガードリング電極２３とは、１本の直線上に配置されており、ガードリング接続配線４３が両者を接続する。同様に、活性領域２１Ａを左方向から囲うガードリング電極２３と、もう一方の活性領域２１Ｂを同じ左方向から囲うガードリング電極２３とは、１本の直線上に配置されており、ガードリング接続配線４３が両者を接続する。
【００８０】
第７実施例においても、第１実施例と同様に、ドレイン電流Ｉｄの減少を抑制するとともに、リーク電流を低減させることができる。
【００８１】
次に、第７実施例の変形例について説明する。第７実施例では、活性領域２１Ａを右方向から囲うガードリング電極２３と、もう一方の活性領域２１Ｂを同じ右方向から囲うガードリング電極２３とがガードリング接続配線４３で接続される。活性領域２１Ａを右方向から囲うガードリング電極２３と、もう一方の活性領域２１Ｂを同じ右方向から囲うガードリング電極２３とを連続させて１本の線状パターンとしてもよい。同様に、活性領域２１Ａを左方向から囲うガードリング電極２３と、もう一方の活性領域２１Ｂを同じ左方向から囲うガードリング電極２３とを連続させて１本の線状パターンとしてもよい。
【００８２】
［第８実施例］
次に、図８Ａ及び図８Ｂを参照して第８実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図１Ａ、図１Ｂ、図１Ｃ）と共通の構成については説明を省略する。
【００８３】
図８Ａは、第８実施例による半導体装置の平面図である。第８実施例では、２本のガードリング電極２３が活性領域２１を相互に直交する二方向（図８Ａにおいて右方向と上方向）から囲っている。２本のガードリング電極２３は、ガードリング接続配線４３によって相互に接続されている。
【００８４】
図８Ｂは、第８実施例の変形例による半導体装置の平面図である。この変形例では、３本のガードリング電極２３が活性領域２１を三方向（図８Ｂにおいて右方向、上方向及び下方向）から囲っている。３本のガードリング電極２３は、２本のガードリング接続配線４３によって相互に接続されている。
【００８５】
第８実施例（図８Ａ）及び第８実施例の変形例（図８Ｂ）のように、活性領域２１は、必ずしも四方向から囲う必要はなく、二方向または三方向から囲ってもよい。この構成でも、第１実施例と同様に、ドレイン電流Ｉｄの減少を抑制し、リーク電流を低減させることができる。
【００８６】
［第９実施例］
次に、図９を参照して第９実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図１Ａ、図１Ｂ、図１Ｃ）と共通の構成については説明を省略する。
【００８７】
図９は、第９実施例による半導体装置の平面図である。第９実施例では、ガードリング電極２３にゲート電圧Ｖｇが印加される。ガードリング電極２３は、ソース電極３２及びドレイン電極３３と同一の材料で形成される。少なくとも１つのガードリング電極２３が、ガードリング電圧印加配線４４を介してゲート電極３１に接続されている。ガードリング電圧印加配線４４は、ガードリング接続配線４３と同一の配線層に含まれる配線で構成される。
【００８８】
第９実施例では、第１実施例及び図１４Ｂに示した第１比較例と同様に、ソース電極３２に、基板電位Ｖｓｕｂに対して正のソース電圧Ｖｓが印加される。電界効果トランジスタ３０がエンハンスメント型である場合には、通常の動作状態でゲート電圧Ｖｇがソース電圧Ｖｓより高い。このため、ガードリング電極２３に、ソース電圧Ｖｓより高い電圧が印加されることになり、活性領域２１の電位を正側に持ち上げることができる。
【００８９】
これにより、第１実施例と同様に基板バイアス効果によるドレイン電流Ｉｄの減少を抑制することができる。さらに、第１実施例と同様に、ガードリング電極２３に正の電圧を印加することによるリーク電流を抑制することができる。第９実施例の構成は、電界効果トランジスタ３０がエンハンスメント型であるときに特に有効である。
【００９０】
次に、第９実施例の変形例について説明する。
ガードリング電極２３をゲート電極３１と同一の材料で形成する場合には、ゲート電極３１とガードリング電極２３とを連続する導電パターンで形成してもよい。この構成では、ゲート電極３１とガードリング電極２３との明確な境界は存在しない。本変形例では、ガードリング電極２３にガードリング電圧Ｖｇｒを印加するためのガードリング電圧印加構造が、ゲート電極３１のパターンとガードリング電極２３のパターンとを連続させることにより実現されている。
【００９１】
［第１０実施例］
次に、図１０を参照して第１０実施例による半導体装置について説明する。以下、第９実施例による半導体装置（図９）と共通の構成については説明を省略する。
【００９２】
図１０は、第１０実施例による半導体装置の平面図である。第９実施例（図９）では、ゲート電極３１とガードリング電極２３とが、ガードリング接続配線４３と同一の材料からなる低抵抗のガードリング電圧印加配線４４により接続されていた。第１０実施例では、ガードリング電圧印加配線４４が、相対的に低抵抗の部分４４Ａ、４４Ｃ、及びこれらよりも高抵抗の導電材料で形成された高抵抗の部分４４Ｂが直列に接続された構造を有する。低抵抗の部分４４Ａ、４４Ｃは、例えばガードリング接続配線４３と同一の材料で形成される。高抵抗の部分４４Ｂは、ガードリング接続配線４３の材料より抵抗率が高い材料、例えば窒化ジルコニウム等で形成される。
【００９３】
次に、第１０実施例の優れた効果について説明する。
第１０実施例ではゲート電極３１とガードリング電極２３とを接続するガードリング電圧印加配線４４が、第９実施例のガードリング電圧印加配線４４より高抵抗である。このため、ゲート電極３１からガードリング電極２３を介して流れるリーク電流を低減させることができる。
【００９４】
次に、第１０実施例の変形例について説明する。第１０実施例では、ガードリング電圧印加配線４４を、低抵抗の部分４４Ａ、４４Ｃと高抵抗の部分４４Ｂとで構成したが、高抵抗の部分４４Ｂのみで構成してもよい。また、第１０実施例では、高抵抗の部分４４Ｂにガードリング接続配線４３より抵抗率の高い材料を用いた。この構成に代えて、ガードリング接続配線４３とガードリング電圧印加配線４４とに同一の材料を用い、ガードリング電圧印加配線４４をガードリング接続配線４３より細くしてもよい。この構成によっても、ガードリング電圧印加配線４４の抵抗値をガードリング接続配線４３の抵抗値より高くすることができる。
【００９５】
［第１１実施例］
次に、図１１を参照して第１１実施例による半導体装置について説明する。以下、第９実施例による半導体装置（図９）と共通の構成については説明を省略する。
【００９６】
図１１は、第１１実施例による半導体装置の平面図である。第９実施例ではガードリング電極２３がゲート電極３１に接続されていた。第１１実施例では、ガードリング電極２３がガードリング電圧印加配線４４を介してソース電極３２に接続されている。ガードリング電圧印加配線４４は、ガードリング接続配線４３と同一の配線層に含まれ、ガードリング接続配線４３と同一の材料で形成される。
【００９７】
電界効果トランジスタ３０がディプレッション型である場合には、ゲート電圧Ｖｇがソース電圧Ｖｓより低い状態で使用されることが多い。この場合には、ガードリング電極２３をソース電極３２に接続することにより、ゲート電極３１に接続する場合に比べてガードリング電極２３に高い電圧を印加することができる。これにより、活性領域２１の電位を正側に持ち上げる効果を高めることができる。
【００９８】
次に、第１１実施例の変形例について説明する。ガードリング電極２３の１つのパターンをソース電極３２のパターンに連続させることにより、ガードリング電極２３をソース電極３２に接続してもよい。本変形例では、ガードリング電極２３にガードリング電圧Ｖｇｒを印加するためのガードリング電圧印加構造が、ガードリング電極２３のパターンとソース電極３２のパターンとを連続させることにより実現されている。
【００９９】
第１１実施例では、ガードリング電極２３をソース電極３２に接続したが、ガードリング電極２３をドレイン電極３３に接続してもよい。一般的な動作状態でドレイン電圧Ｖｄはソース電圧Ｖｓより高い。ガードリング電極２３をドレイン電極３３に接続することにより、ガードリング電極２３により高い電圧を印加することができる。これにより、活性領域２１の電位を正側に持ち上げる効果をより高めることができる。
【０１００】
ただし、ガードリング電極２３にドレイン電圧Ｖｄが印加されると、ガードリング電極２３と半導体基板１０との間のリーク電流が増加することが懸念される。ガードリング電極２３をソース電極３２に接続するか、ドレイン電極３３に接続するかは、半導体装置に要求される仕様に基づいて決定するとよい。
【０１０１】
［第１２実施例］
次に、図１２を参照して第１２実施例による半導体装置について説明する。以下、第１１実施例による半導体装置（図１１）と共通の構成については説明を省略する。
【０１０２】
図１２は、第１２実施例による半導体装置の平面図である。第１１実施例ではガードリング電圧印加配線４４（図１１）が、ガードリング接続配線４３と同一の低抵抗材料で形成されていた。第１２実施例では、第１０実施例のガードリング電圧印加配線４４（図１０）と同様に、ガードリング電圧印加配線４４が、相対的に低抵抗の部分４４Ａ、４４Ｃ、及びそれよりも高抵抗の材料で形成された高抵抗の部分４４Ｂを含む。低抵抗の部分４４Ａ、４４Ｃ及び高抵抗の部分４４Ｂが直列接続されている。
【０１０３】
次に、第１２実施例の優れた効果について説明する。
第１２実施例ではゲート電極３１とガードリング電極２３とを接続するガードリング電圧印加配線４４が、第１１実施例のガードリング電圧印加配線４４（図１１）より高抵抗である。このため、ソース電極３２からガードリング電極２３を介して流れるリーク電流を低減させる効果を高めることができる。
【０１０４】
次に、第１２実施例の変形例について説明する。第１２実施例では、ガードリング電圧印加配線４４を、低抵抗の部分４４Ａ、４４Ｃと高抵抗の部分４４Ｂとで構成したが、高抵抗の部分４４Ｂのみで構成してもよい。また、第１２実施例では、高抵抗の部分４４Ｂにガードリング接続配線４３より抵抗率の高い材料を用いた。この構成に代えて、ガードリング接続配線４３とガードリング電圧印加配線４４とに同一の材料を用い、ガードリング電圧印加配線４４をガードリング接続配線４３より細くすることによって、ガードリング電圧印加配線４４の抵抗値を高くしてもよい。
【０１０５】
［第１３実施例］
次に、図１３を参照して第１３実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図１Ａ、図１Ｂ、図１Ｃ）と共通の構成については説明を省略する。
【０１０６】
図１３は、第１３実施例による半導体装置の断面図である。活性領域２１の隣に素子分離領域２２を介して他の活性領域２５が配置されている。活性領域２１、２５内にそれぞれ電界効果トランジスタ３０、５０が形成されている。活性領域２１と２５との間の素子分離領域２２の上に、活性領域２１の方に偏ってガードリング電極２３が配置されている。さらに、例えば図１Ａに示したように、活性領域２１の周囲の素子分離領域２２の他の領域にもガードリング電極２３が配置されている。半導体基板１０に、基板電極３８から０Ｖの基板電位Ｖｓｕｂが印加されている。
【０１０７】
電界効果トランジスタ３０は、ゲート電極３１、ソース電極３２、及びドレイン電極３３を含み、ソース電極３２には、基板電位Ｖｓｕｂに対して正のソース電圧Ｖｓが印加されている。隣の電界効果トランジスタ５０は、ゲート電極５１、ソース電極５２、及びドレイン電極５３を含み、ソース電極５２の電位が基板電位Ｖｓｕｂと等しくされている。すなわちソース電圧Ｖｓが０Ｖである。このため、電界効果トランジスタ５０においては、基板バイアス効果によるドレイン電流Ｉｄの減少は生じない。
【０１０８】
次に、第１３実施例の優れた効果について説明する。
第１３実施例では、活性領域２１と２５との間の素子分離領域２２上に配置されたガードリング電極２３が、活性領域２１の方に偏って配置されている。このため、活性領域２１内の半導体層１２の電位を優先的に正側に持ち上げる効果が得られる。もう一方の活性領域２５内の電界効果トランジスタ５０においては、基板バイアス効果によるドレイン電流Ｉｄの減少が生じないため、活性領域２５内の半導体層１２の電位を持ち上げる効果が得られなくても支障はない。
【０１０９】
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【０１１０】
１０  半導体基板
１２  半導体層
１３  バッファ層
１４  電子供給層
１５  チャネル層
１６  ショットキゲート形成層
１７  コンタクト層
１９  チャネル層
２１、２１Ａ、２１Ｂ  活性領域
２２  素子分離領域
２３  ガードリング電極
２４、２５  活性領域
３０  電界効果トランジスタ
３１  ゲート電極
３１Ａ  ゲート接続部
３１Ｂ  ゲートフィンガ
３２  ソース電極
３３  ドレイン電極
３８  基板電極
４０  層間絶縁膜
４３  ガードリング接続配線
４４  ガードリング電圧印加配線
４４Ａ、４４Ｃ  低抵抗の部分
４４Ｂ  高抵抗の部分
５０  電界効果トランジスタ
５１  ゲート電極
５２  ソース電極
５３  ドレイン電極
１００  基板
１０１  バッファ層
１０２  電子供給層
１０３  チャネル層
１０４  ショットキゲート形成層
１０５  コンタクト層
１０８  素子分離領域
１０９  活性領域
１１０  高電子移動度トランジスタ（ＨＥＭＴ）
１１３  ゲート電極
１１４  ソース電極
１１５  ドレイン電極
１１６  基板電極
１１７  ガードリング電極
【図１】
2018186142.tif 000003
【図２】
2018186142.tif 000004
【図３】
2018186142.tif 000005
【図４】
2018186142.tif 000006
【図５】
2018186142.tif 000007
【図６】
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【図７】
2018186142.tif 000009
【図８】
2018186142.tif 000010
【図９】
2018186142.tif 000011
【図１０】
2018186142.tif 000012
【図１１】
2018186142.tif 000013
【図１２】
2018186142.tif 000014
【図１３】
2018186142.tif 000015
【図１４】
2018186142.tif 000016
【図１５】
2018186142.tif 000017
【手続補正書】
【提出日】平成30年5月25日(2018.5.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
【非特許文献１】The Reduction of Backgating in GaAs MESFET’s by Impact Ionization, IEEE ELECTRON DEVICE LETTERS, Vol. 11, No. 10, October 1990
【非特許文献２】A COMPARATIVE STUDY OF GaAs MESFET BACKGATING, Brigham Young University Provo, Utah 84602, GaAs IC symposium
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
図１５Ｃは、ゲート電圧Ｖｇを固定させたときのドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を示すグラフである。横軸はドレイン電圧Ｖｄを任意単位で表し、縦軸はドレイン電流Ｉｄを任意単位で表す。評価実験は、ソース電圧Ｖｓを０Ｖとした条件で行った。図１５Ｃのグラフ中の太い実線は基板電位Ｖｓｕｂ＝０Ｖ、すなわちソース電極１１４の電位と基板電位Ｖｓｕｂとが等しい場合の測定結果を示す。破線は、基板電位Ｖｓｕｂを負電圧とし、ガードリング電極１１７はフローティング状態としたときの測定結果を示す。細い実線は、基板電位Ｖｓｕｂを破線の場合と同一の負電圧とし、ガードリング電圧Ｖｇｒをゲート電圧Ｖｇと等しくしたときの測定結果を示す。