(57)【要約】【課題】適切なエッチング耐性を有したマスクを用いて金属材料をエッチングする半導体素子の製造方法を提供する。【解決手段】  半導体素子の製造方法は、金属材料で形成される金属層の上面において絶縁材料で形成されるパターンを形成し、前記パターンをマスクとして用いてイオンミリングを行うことにより前記金属層をエッチングすると共に前記金属材料を前記パターンの側面に付着させ、前記金属材料が側面に付着した前記パターンをマスクとして用いて反応性イオンエッチングを行うことにより前記金属層を加工する各段階を含む。【選択図】図１０
2018147933.tif 000002
【特許請求の範囲】
【請求項１】
金属材料で形成される金属層の上面において絶縁材料で形成されるパターンを形成し、
前記パターンをマスクとして用いてイオンミリングを行うことにより前記金属層をエッチングすると共に前記金属材料を前記パターンの側面に付着させ、
前記金属材料が側面に付着した前記パターンをマスクとして用いて反応性イオンエッチングを行うことにより前記金属層を加工する
各段階を含む半導体素子の製造方法。
【請求項２】
前記金属材料が側面に付着した前記パターン及び当該パターンの下部に残った前記金属層をマスクとして用いて前記金属層の下に存在するメモリ素子層に対する反応性イオンエッチングを行う段階を更に含む請求項１記載の半導体素子の製造方法。
【請求項３】
前記パターンを形成する段階は、
前記金属層の上に前記絶縁材料で形成される絶縁層を形成し、
前記絶縁層の上に第２の金属層を形成し、
前記第２の金属層と前記絶縁層とをエッチングすることにより、前記第２の金属層が上面に設けられた前記パターンを形成する
各段階を含む請求項１又は２記載の半導体素子の製造方法。
【請求項４】
前記メモリ素子層を加工した後に、前記金属材料が側面に付着した前記パターンを除去し、
前記パターンを除去することにより曝された前記金属層の上面に配線層を形成する
各段階を更に含む請求項２記載の半導体素子の製造方法。
【請求項５】
前記メモリ素子層は磁性材料で形成される層を含む請求項２記載の半導体素子の製造方法。
【請求項６】
前記メモリ素子層は強誘電体材料で形成される請求項２記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、半導体素子の製造方法に関する。
【背景技術】
【０００２】
磁気抵抗変化メモリ（Magnetoresistive  Random  Access  Memory：以下ＭＲＡＭ）に用いられる磁気トンネル接合（Magnetic  Tunnel  Junction：以下ＭＴＪ）素子は、固定磁化層、自由磁化層、及び両者の間に配置されたトンネル絶縁膜を含む。固定磁化層の磁化方向は固定されており、自由磁化層の磁化方向は可変である。ＭＴＪ素子の抵抗値は、自由磁化層の磁化方向と固定磁化層の磁化方向とが同一方向を向いている平行状態のときに低くなり、反対方向を向いている反平行状態のときに高くなる。平行状態と反平行状態とを、記憶データの０と１とにそれぞれ対応させてよい。
【０００３】
ＭＲＡＭは、書込み方法の観点から、書込み配線型とスピン注入型とに分類される。書き込み配線型においては、書き込み用ワード線に流れる電流によって発生する磁場により、自由磁化層の磁化方向が制御される。スピン注入型においては、ＭＴＪ素子に電流を流したときに発生するスピントランスファー効果により、自由磁化層の磁化方向が制御される。現在ではスピン注入型が主流となっている。これは、スピン注入型では書き込み配線が不要であり、この点が大容量化で必須となる微細化に有利であるからである。
【０００４】
スピン注入型において磁界反転に必要な電流量は、電流密度で決まっており、素子面積が小さいほど必要な反転電流量が小さくて済む。ＭＴＪ素子を微細化することにより、動作電流を低減でき、またメモリ容量を増大できるため、微細化のための研究開発が精力的に行われている。
【０００５】
ＭＴＪ素子には磁性材料が用いられており、通常微細加工で行われる反応性イオンエッチング  (Reactive  Ion  Etching：以下ＲＩＥ)により加工することが難しいという問題がある。磁性材料がエッチングで用いられるガスにより削れにくいためである。そのため、微細露光で通常使用されるレジストマスクでは耐性が無いため、被加工材料との選択比が得られず、金属材料（例えばＴａ）を用いたハードマスクが用いられている。
【０００６】
エッチング耐性を上げるためにマスクに金属材料を用いるということは、マスク自体を加工する処理が難しくなることを意味する。マスクである金属材料を加工するためには、加工がし易く且つレジストマスクよりもエッチング耐性のある材料、例えばシリコン酸化膜マスクが用いることが多い。
【０００７】
しかしながら、Ｔａの加工において用いるＣＦ４等のエッチングガスに対して、シリコン酸化膜マスクのエッチング耐性は充分ではない。具体的には、ＣＦ４によるシリコン酸化膜のエッチングレートは、Ｔａのエッチングレートよりも３倍から５倍程高く、加工対象材料に比較してシリコン酸化膜マスクの方がエッチング時に速く消耗してしまう。そのため、シリコン酸化膜マスクを厚く形成することが必要になるが、マスクの膜厚を厚くすると、素子形成のための寸法精度が悪化するという問題が生じる。
【０００８】
またマスクの角の部分にプラズマの電界が集中するために、マスク周縁の角部分は特に削れ易い。従ってエッチングレートが高く消耗が速いマスク材料の場合には、マスクの形状がエッチング処理中に悪化し、このマスク形状の悪化を反映して加工対象の材料の形状が悪化するという問題が生じる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−３８２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以上を鑑みると、適切なエッチング耐性を有したマスクを用いて金属材料をエッチングする半導体素子の製造方法が望まれる。
【課題を解決するための手段】
【００１１】
半導体素子の製造方法は、金属材料で形成される金属層の上面において絶縁材料で形成されるパターンを形成し、前記パターンをマスクとして用いてイオンミリングを行うことにより前記金属層をエッチングすると共に前記金属材料を前記パターンの側面に付着させ、前記金属材料が側面に付着した前記パターンをマスクとして用いて反応性イオンエッチングを行うことにより前記金属層を加工する各段階を含む。
【発明の効果】
【００１２】
少なくとも１つの実施例によれば、適切なエッチング耐性を有したマスクを用いて金属材料をエッチングする半導体素子の製造方法が提供される。
【図面の簡単な説明】
【００１３】
【図１】磁気トンネル接合の基本的な構成及び動作を示す図である。
【図２】ＭＴＪ素子をメモリセルとして用いる半導体素子の構成の一例を示す図である。
【図３】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図４】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図５】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図６】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図７】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図８】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図９】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図１０】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図１１】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図１２】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図１３】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図１４】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図１５】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図１６】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図１７】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図１８】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図１９】半導体素子の製造方法の第１の実施例における製造工程の一段階を示す図である。
【図２０】半導体素子の製造方法の一変形例を示す図である。
【図２１】変形例により製造された半導体素子の構造を示す図である。
【図２２】金属側壁の存在しないマスクを用いたＲＩＥにより金属材料を加工する場合のマスクの変形を説明する図である。
【図２３】金属側壁を有するマスクを用いたＲＩＥにより金属材料を加工する場合のマスクの耐性を説明する図である。
【図２４】半導体素子の製造方法の第２の実施例における製造工程の一段階を示す図である。
【図２５】半導体素子の製造方法の第２の実施例における製造工程の一段階を示す図である。
【図２６】半導体素子の製造方法の第２の実施例における製造工程の一段階を示す図である。
【図２７】半導体素子の製造方法の第２の実施例における製造工程の一段階を示す図である。
【図２８】半導体素子の製造方法の第２の実施例における製造工程の一段階を示す図である。
【発明を実施するための形態】
【００１４】
以下の説明において、同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００１５】
図１は、磁気トンネル接合（ＭＴＪ）の基本的な構成及び動作を示す図である。図１（ａ）及び（ｂ）に示すＭＴＪは、自由磁化層１１、トンネル絶縁膜１２、及び固定磁化層１３を含む。図１（ａ）及び（ｂ）に示すＭＴＪは、垂直磁化型ＭＴＪであり、各層の面に平行な方向ではなく各層の面に垂直な方向（即ち層の厚さ方向）に磁化方向が向いている。
【００１６】
図１（ａ）に示す状態では、自由磁化層１１の磁化方向が層内の矢印で示すように下を向いており、固定磁化層１３の磁化方向が層内の矢印で示すように上を向いている。このように自由磁化層１１の磁化方向と固定磁化層１３の磁化方向とが反平行状態（反対の方向を向いている状態）において、ＭＴＪは高抵抗値を示す高抵抗状態となる。図１（ｂ）に示す状態では、自由磁化層１１の磁化方向が層内の矢印で示すように上を向いており、固定磁化層１３の磁化方向が層内の矢印で示すように上を向いている。このように自由磁化層１１の磁化方向と固定磁化層１３の磁化方向とが平行状態（同一の方向を向いている状態）において、ＭＴＪは低抵抗値を示す低抵抗状態となる。ＭＴＪを低抵抗状態又は高抵抗状態に設定することにより、ＭＴＪに情報を記憶することができる。
【００１７】
スピン偏極した電子のトルク（ＳＴＴ）を用いたスピン注入磁化反転により、自由磁化層１１の磁化を反転できる。例えば図１（ａ）に示される磁化方向の状態において、自由磁化層１１を正極側に接続し、固定磁化層１３を負極側に接続するように電圧を印加する。この電圧印加に伴い、固定磁化層１３側から自由磁化層１１側に電子が流れる（即ち図面上方向に向かい電子が流れる）。固定磁化層１３の磁化方向と逆方向のスピンを有する電子が固定磁化層１３を通過する確率が低い一方で、固定磁化層１３の磁化方向と同方向のスピンを有する電子は高確率で固定磁化層１３を通過し、自由磁化層１１に到達する。この固定磁化層１３の磁化方向と同方向のスピンを有する電子の影響により、自由磁化層１１の磁化方向は反転され、固定磁化層１３の磁化方向と同一の向きの磁化を有する状態（図１（ｂ）に示す状態）に自由磁化層１１が設定される。
【００１８】
また図１（ｂ）に示される磁化方向の状態において、固定磁化層１３を正極側に接続し、自由磁化層１１を負極側に接続するように電圧を印加する。この電圧印加に伴い、自由磁化層１１側から固定磁化層１３側に電子が流れる（即ち図面下方向に向かい電子が流れる）。固定磁化層１３の磁化方向と同方向のスピンを有する電子は固定磁化層１３を高確率で通過する一方で、固定磁化層１３の磁化方向と逆方向のスピンを有する電子の一部は固定磁化層１３に反射されて自由磁化層１１に影響を与える。固定磁化層１３の磁化方向と逆方向のスピンを有する電子の影響により、自由磁化層１１の磁化方向は反転され、固定磁化層１３の磁化方向と反対向きの磁化を有する状態（図１（ａ）に示す状態）に自由磁化層１１が設定される。
【００１９】
図２は、ＭＴＪ素子をメモリセルとして用いる半導体素子の構成の一例を示す図である。図２に示す半導体素子は、自由磁化層１１、トンネル絶縁膜１２、固定磁化層１３、下部電極２０、上部電極２１、層間膜２２、カバー絶縁層２３、配線２４、及び配線２５を含む。
【００２０】
自由磁化層１１、トンネル絶縁膜１２、及び固定磁化層１３がＭＴＪ素子であり、１ビットの情報を記憶するメモリセルとして機能する。自由磁化層１１及び固定磁化層１３は、ＣｏＦｅ又はＣｏＦｅＢ等の磁性材料で形成された層を含み、適宜Ｔａ、ＣｏＰｔ、Ｒｕ等で形成された層を含んでもよい。トンネル絶縁膜１２は、ＭｇＯ等の絶縁材料で形成された層である。
【００２１】
下部電極２０及び上部電極２１の各々は、金属材料で形成される金属層であり、ＭＴＪ素子に電圧を印加するための電極として機能する。下部電極２０及び上部電極２１の各々は、後述するように、下側から上側に向かい、Ｔａで形成された層、Ｒｕで形成された層、及びＴａで形成された層を含んでよい。層間膜２２及びカバー絶縁層２３は、ＳｉＯ２等の絶縁材料で形成されてよい。配線２４及び配線２５は、例えばＡｌやＣｕなどの金属材料で形成されてよい。
【００２２】
配線２４及び上部電極２１を介して、印加電圧の一方の極性側の電位をＭＴＪ素子の自由磁化層１１側に印加する。また配線２５及び下部電極２０を介して、印加電圧の他方の極性側の電位をＭＴＪ素子の自由磁化層１１側に印加する。これにより、ＭＴＪ素子に対する情報書き込み及び情報読み出しが可能となる。
【００２３】
以下に、半導体素子の製造方法の実施例を説明する。以下の説明においては、例えば図２に示すようなＭＴＪ素子を含む半導体素子を製造する例について説明するが、加工及び製造する対象となる素子はＭＴＪ素子に限定されない。例えば、後述するように、本願の半導体素子の製造方法を用いることにより、強誘電体メモリ素子を加工及び製造してもよい。またメモリ素子以外の素子を加工及び製造するために、本願の半導体素子の製造方法を用いてもよい。具体的には、金属材料をエッチングする際に適切なエッチング耐性を有したマスクが必要となる場合において、本願の半導体素子の製造方法を用いることができる。
【００２４】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２５】
図３乃至図１９は、半導体素子の製造方法の第１の実施例における製造工程の各段階を示す図である。以下に、図３乃至図１９を用いて、半導体素子の製造方法の第１の実施例を説明する。
【００２６】
図３に示されるように、シリコン基板３０を用意する。シリコン基板３０は、その上に図２に示されるようなＭＴＪ素子、電極、配線等の回路要素が形成される板状の部品である。
【００２７】
図４に示されるように、シリコン基板３０の上面にシリコン酸化膜３１を形成する。シリコン酸化膜３１を形成するためには、シリコン基板３０の表面に熱酸化によりシリコン酸化膜３１を成長させてもよいし、或いはシリコン基板３０の表面にＣＶＰ（Chemical  Vapor  Deposition：以下ＣＶＤ）法等によりＳｉＯ２を堆積させてもよい。
【００２８】
図５に示されるように、シリコン酸化膜３１の上に、タンタル（Ｔａ）層３２、ルテニウム（Ｒｕ）層３３、タンタル（Ｔａ）層３４をこの順番でスパッタ法により形成する。タンタル層３２、ルテニウム層３３、及びタンタル層３４がＭＴＪ素子の下部電極２０（図２参照）として機能する。タンタル層３２は、ＲｕとＳｉＯ２との密着性が悪いため、密着させるためにＲｕとＳｉＯ２との間に設ける密着層である。ルテニウム層３３は、下部電極２０の抵抗値を下げるために設けられる層である。タンタル層３４は、下部電極２０の上面に設けられるＭＴＪ素子を加工する際のエッチングストッパー層である。
【００２９】
図６に示されるように、タンタル層３４の上に、固定磁化層３５、絶縁層３６、自由磁化層３７、タンタル層３８、ルテニウム層３９、及びタンタル層４０をこの順番に形成する。ＭＴＪ素子の各層である固定磁化層３５、絶縁層３６、及び自由磁化層３７はスパッタ法で形成してよい。固定磁化層３５は、例えばＣｏＦｅＢ（コバルト鉄ボロン）で形成された厚さ１ｎｍの層であってよい。絶縁層３６は、例えばＭｇＯで形成された厚さ０．８ｎｍの層であってよい。自由磁化層３７は、例えばＣｏＦｅＢで形成された厚さ１．５ｎｍの層であってよい。タンタル層３８、ルテニウム層３９、及びタンタル層４０がＭＴＪ素子の上部電極２１（図２参照）として機能する。タンタル層３８、ルテニウム層３９、及びタンタル層４０は、それぞれ膜厚が例えば１ｎｍ、１０ｎｍ、及び４０ｎｍであってよい。ルテニウム層３９は、上部電極２１の抵抗値を下げるために設けられる層である。
【００３０】
図７に示されるように、タンタル層４０の上面においてＳｉＯ２で形成される絶縁層４１を形成する。絶縁層４１は、例えばＣＶＤ法により堆積してもよいし、スパッタ法により堆積してもよい。絶縁層４１の膜厚は例えば７０ｎｍであってよい。絶縁層４１の材料は、ＳｉＯ２に限定されるものではなく、例えば窒化シリコン（ＳｉＮ）であってもよいし、また或いは酸化アルミニウム（Ａｌ２Ｏ３）等であってもよい。
【００３１】
図８に示されるように、絶縁層４１の上面に形成したフォトレジスト層を所望のパターンで露光することにより、レジストパターン４２を絶縁層４１の上面に形成する。レジスト材料は、ベース樹脂であるノボラック樹脂等に、感光剤である化合物を含めた有機系材料であってよい。
【００３２】
図９において、レジストパターン４２（図８参照）をマスクとして用いて反応性イオンエッチングを行うことにより絶縁層４１を加工し、絶縁材料（この例ではＳｉＯ２）で形成されるパターン４１Ａを形成する。エッチングガスは、例えばＣＦ４とＡｒとの混合ガスであってよい。なおレジストパターン４２は、エッチング後にアッシングにより除去する。この処理により、金属材料（この例ではＴａ）で形成される金属層（この例ではタンタル層４０）の上面において絶縁材料（この例ではＳｉＯ２）で形成されるパターン４１Ａを形成する。このパターン４１Ａは、引き続き実施するイオンミリング及びＲＩＥにおいてマスクとして機能する。
【００３３】
なおＳｉＯ２等の絶縁材料の代わりに、有機系のレジストを、引き続き実施するイオンミリング及びＲＩＥにおいてマスクとして用いてもよい。但し、レジストの耐熱性は１００℃程度であり、ＴａやＭＴＪ素子加工時の熱により、その形状が悪化しやすいという問題がある。またＳｉＯ２に比較してレジストの方がエッチングレートが高いという問題もある。
【００３４】
図１０に示されるように、パターン４１Ａをマスクとして用いてイオンミリング（物理的エッチング）を行うことにより金属層（タンタル層４０）をエッチングすると共に金属材料（Ｔａ）をパターン４１Ａの側面に付着させる。ここでいうイオンミリングは、不活性イオンを用いた物理的エッチングのことであり、利用可能な不活性ガス材料としてはＮｅ、Ａｒ、Ｋｒ、Ｘｅ等が挙げられる。価格や入手容易性の観点から、不活性ガス材料としてＡｒを用いるのが一般的である。
【００３５】
Ａｒイオンのビームをタンタル層４０に垂直に照射することによりタンタル層４０のＴａ原子を弾き飛ばす物理的スパッタリング現象が発生し、タンタル層４０のエッチングが進行すると共に、弾き飛ばされたＴａ原子がパターン４１Ａの側面に付着して堆積する。これにより、パターン４１Ａの側面にＴａの薄膜としてタンタル側壁４１Ｂが形成される。このタンタル側壁４１Ｂは、引き続き実施するＲＩＥにおいて、マスクの一部として機能する。なおイオンミリングにおいてパターン４１Ａの上面にはＴａは殆ど付着しないが、付着してもよく、その場合に上面に付着したＴａの薄膜は、引き続き実施するＲＩＥにおいてマスクの一部として機能してよい。
【００３６】
タンタル側壁４１Ｂとして付着するＴａの量は、イオンミリングの時間（イオンミリングを実行する時間の長さ）及びイオンミリングのパワー（イオンミリング時に電極に印加する電力）により制御することができる。製造対象の半導体素子と同一の試料を用いて、種々の時間条件及び種々のパワー条件の下でイオンミリングを実行し、生成されるタンタル側壁４１Ｂの厚さを予め測定しておく。半導体素子製造時には、予め測定されたタンタル側壁４１Ｂの厚さと時間及びパワーとの関係を参照することにより、所望の厚さのタンタル側壁４１Ｂが形成されるように時間及びパワーを調整する。５ｎｍ程度のタンタル側壁４１Ｂの厚さがあれば、後続するＲＩＥにおいて、パターン４１Ａ及びタンタル側壁４１Ｂが適切なマスクとして機能することができる。
【００３７】
図１１に示されるように、金属材料（Ｔａ）が側面に付着したパターン４１Ａをマスクとして用いて反応性イオンエッチングを行うことにより、金属層（タンタル層４０）を加工する。図１１においては、パターン４１Ａ及びタンタル側壁４１Ｂで覆われていない部分のタンタル層４０が完全に除去され、パターン４１Ａの下部にタンタル層４０の一部がＴａの金属層４０Ａとして残った状態となっている。この際のエッチングガスは、例えばＣＦ４とＡｒとの混合ガスであってよいし、或いはＣＦ４のみであってもよい。この際、パターン４１Ａの側面にタンタル側壁４１Ｂが設けられているので、エッチングのマスクの形状の崩れを抑制すると共に、マスクの消耗速度を抑制することができる。タンタル側壁４１Ｂを設けることの効果については後ほど詳細に説明する。
【００３８】
図１２に示されるように、図１１の状態から更に、ＣＦ４とＡｒとの混合ガスを用いた上記反応性イオンエッチングを続けることにより、ルテニウム層３９及びタンタル層３８を加工する。これにより、パターン４１Ａ及びタンタル側壁４１Ｂで覆われていない部分のルテニウム層３９及びタンタル層３８が完全に除去される。その結果、パターン４１Ａの下部にルテニウム層３９及びタンタル層３８の一部が金属層３９Ａ及び３８Ａとして残った状態となる。
【００３９】
更にその後、金属材料（Ｔａ）が側面に付着したパターン４１Ａ及び当該パターンの下部に残った金属層（４０Ａ、３９Ａ、３８Ａ）をマスクとして用いて金属層の下に存在するメモリ素子層（３５、３６、３７）に対する反応性イオンエッチングを行う。この際のエッチングガスとしては、メモリ素子層（３５、３６、３７）の材料と反応するガスである必要があり、ＣＯとＮＨ３との混合ガス又はＣＨ３ＯＨを用いてよい。
【００４０】
図１２に示される状態では、上記エッチングにより、パターン４１Ａ及びタンタル側壁４１Ｂで覆われていない部分の自由磁化層３７、絶縁層３６、及び固定磁化層３５が完全に除去されている。その結果、パターン４１Ａの下部に自由磁化層３７、絶縁層３６、及び固定磁化層３５の一部がＭＴＪ素子の各層３７Ａ、３６Ａ、及び３５Ａとして残った状態となる。
【００４１】
図１３に示されるように、ＣＶＤ法によりＳｉＯ２を材料とするカバー絶縁層５０を形成する。カバー絶縁層５０の材料はＳｉＯ２に限られることなく、例えばＳｉＮであってもよい。また或いは、カバー絶縁層５０は、ＳｉＯ２層とＳｉＮ層とが積層された積層膜であってもよい。
【００４２】
図１４に示されるように、カバー絶縁層５０の上面に形成したフォトレジスト層を所望のパターンで露光することにより、レジストパターン５１をカバー絶縁層５０の上面に形成する。レジスト材料は、ベース樹脂であるノボラック樹脂等に、感光剤である化合物を含めた有機系材料であってよい。
【００４３】
図１５において、レジストパターン５１（図１４参照）をマスクとして用いて反応性イオンエッチングを行うことにより、カバー絶縁層５０、タンタル層３４、ルテニウム層３３、及びタンタル層３２を加工する。エッチングガスは、例えばＣＦ４とＡｒとの混合ガスであってよい。レジストパターン５１は、エッチング後にアッシングにより除去する。この処理により、カバー絶縁層５０の一部がカバー絶縁層５０Ａとして残ると共に、タンタル層３４、ルテニウム層３３、及びタンタル層３２の一部が、下部電極２０（図２参照）である金属層３４Ａ、３３Ａ、及び３２Ａとして残った状態となる。
【００４４】
図１６に示されるように、図１５に示されるシリコン酸化膜３１の上面及びその上方に位置する構造物の全上面及び全側面を覆うように、ＳｉＯ２を材料とする層間膜６０を形成する。更に層間膜６０の上面、パターン４１Ａの上面、及びタンタル側壁４１Ｂの上面で形成される全上面を、ＣＭＰ（Chemical  Mechanical  Polishing）法又はＲＩＥ全面エッチバック法等により平坦化する。なお図１６においては、図示の便宜上、前述のシリコン酸化膜３１、ＳｉＯ２のカバー絶縁層５０、新たに形成したＳｉＯ２の層間膜を全て纏めて層間膜６０として示してある。
【００４５】
図１７に示されるように、上述の平坦化面に形成したフォトレジスト層を所望のパターンで露光することにより、レジストパターン６１を平坦化面上に形成する。レジスト材料は、ベース樹脂であるノボラック樹脂等に、感光剤である化合物を含めた有機系材料であってよい。
【００４６】
図１８において、レジストパターン６１（図１７参照）をマスクとして用いて反応性イオンエッチングを行うことにより、層間膜６０の上面から金属層３４Ａまで到る貫通孔６０Ａを層間膜６０に形成する。エッチングガスは、例えばＣＦ４とＡｒとの混合ガスであってよい。レジストパターン６１は、エッチング後にアッシングにより除去する。
【００４７】
図１９に示されるように、パターン４１Ａ及びタンタル側壁４１Ｂの上面に接するように配線７１を形成すると共に、下部電極２０（図２参照）の上面に相当する金属層３４Ａの上面から層間膜６０の上面に到る配線７２を形成する。配線７１及び７２の材料はＡｌ又はＣｕであってよい。配線の形成方法は、各材料の配線を形成するために通常用いられる方法であってよい。
【００４８】
以上により、ＭＴＪ素子をメモリセルとして含む半導体素子が得られる。図１９に示す半導体素子では、配線７１と上部電極の上端の金属層４０Ａとの間には、絶縁性材料（ＳｉＯ２）のパターン４１Ａ及びタンタル側壁４１Ｂが介在しており、配線７１と上部電極との間の電気的接続はタンタル側壁４１Ｂのみによって確保させている。タンタル側壁４１Ｂは、電流の方向に垂直な方向における断面積が小さいため、ＭＴＪ素子に電流を流す際に配線７１及び配線７２との間の抵抗値が大きくなってしまうという問題がある。またタンタル側壁４１Ｂの厚みは、イオンミリングの時間及びパワーにより調整されるが、所望の値からばらついてしまう可能性がある。そのようなバラツキは、個々のメモリ素子の特性の差異となって現れるため、好ましくない。そこで、配線７１を形成する前にパターン４１Ａ及びタンタル側壁４１Ｂを除去し、配線７１を金属層４０Ａと直接に接するように形成することが考えられる。以下にそのような変形例について説明する。
【００４９】
図２０は、半導体素子の製造方法の一変形例を示す図である。図２０においては、図１６に示される状態から、層間膜６０の上面、パターン４１Ａの上面、及びタンタル側壁４１Ｂの上面で形成される全上面を更に削ることにより、パターン４１Ａ及びタンタル側壁４１Ｂを完全に除去している。この除去処理は、図１６で説明した平坦化処理を続行することにより実現すればよい。
【００５０】
図２０に示される状態以降の処理は、図１７乃至図１９で説明したのと同様の処理を実行すればよい。即ち、金属材料が側面に付着したパターン４１Ａを除去した後、貫通孔を形成し（図１７及び図１８）、パターン４１Ａを除去することにより曝された金属層４０Ａの上面に配線層（配線７１）を形成してよい。
【００５１】
図２１は、上記変形例により製造された半導体素子の構造を示す図である。即ち、上記のようにパターン４１Ａ及びタンタル側壁４１Ｂを完全に除去することにより生成された半導体素子の構造が示されている。図２１に示す半導体素子では、配線７１が金属層４０Ａと直接に接するように形成されており、前述の高抵抗値及び抵抗値のバラツキの問題が解消されている。
【００５２】
図２２は、金属側壁の存在しないマスクを用いたＲＩＥにより金属材料を加工する場合のマスクの変形を説明する図である。図２２は、金属側壁を有するマスクを用いたＲＩＥにより金属材料を加工する場合のマスクの耐性を説明する図である。
【００５３】
図２２（ａ）において、金属材料の下部電極８１の上面に金属材料のメモリ素子８２が形成され、メモリ素子８２の上面に金属材料の上部電極８３が形成され、更に上部電極８３の上面にマスク８４が形成されている。この状態において、マスク８４を用いて上部電極８３の加工をするＲＩＥを実行した場合、マスク８４の角の部分にプラズマの電界が集中するために、マスク８４周縁の角部分は特に削れ易い。従ってマスク８４の形状がエッチング処理中に悪化し、図２２（ｂ）に示すようにマスク８４の側面が垂直ではなく傾斜したなだらかな形になってしまう。その結果、このマスク８４の形状の悪化を反映して、上部電極８３の形状も垂直な側面ではなくなだらかな側面を有する悪化した形状となってしまう。
【００５４】
図２３（ａ）においては、上部電極８３のイオンミリングにより上部電極８３の金属材料で形成された金属側壁８４Ｂがマスク８４の側面に設けられている。この状態において、マスク８４及び金属側壁８４Ｂをマスクとして用いてＲＩＥを実行した場合、マスクの角の部分にプラズマの電界が集中しても、マスク周縁の角部分は金属側壁８４Ｂにより保護されているために、保護無しの場合と比較して削れる速度が遅い。従ってマスクの形状がエッチング処理中に悪化することはなく、図２３（ｂ）に示すようにマスク８４の側面に設けられた金属側壁８４Ｂの側面が略垂直である形状を保ったままエッチングが進行する。その結果、このマスクの良好な形状を反映して、上部電極８３の形状も垂直に近い側面を有する良好な形状に加工される。
【００５５】
以上説明した半導体素子の製造方法の第１の実施例では、パターン４１Ａの側面にのみ金属材料の保護膜が設けられている。より高いエッチング耐性を有するマスクとするために、パターン４１Ａの上面にも金属材料で形成された層を設けることが考えられる。以下にそのような実施例について説明する。
【００５６】
図２４乃至図２８は、半導体素子の製造方法の第２の実施例における製造工程の各段階を示す図である。以下に、図２４乃至図２９を用いて、半導体素子の製造方法の第１の実施例を説明する。
【００５７】
第２の実施例に係る半導体素子の製造方法は、図３乃至図７に示される工程については第１の実施例に係る半導体素子の製造方法と同一である。図７に示されるようにタンタル層４０の上面においてＳｉＯ２で形成される絶縁層４１を形成した後の工程が、第２の実施例では第１の実施例と異なる。
【００５８】
図２４に示されるように、絶縁層４１の上面にＴａで形成されるタンタル層９０を形成する。タンタル層９０はスパッタ法により形成すればよく、膜厚は例えば３０ｎｍであってよい。タンタル層９０は、後ほど実行するエッチングにおいて、パターン４１Ａの上面を保護してエッチングマスクの一部として機能する。タンタル層９０が厚すぎると、タンタル層９０を精度良くパターニングすることが難しくなるので、保護膜としての機能及び加工の容易さを勘案して、適切な厚さに形成されることが好ましい。
【００５９】
図２５に示されるように、タンタル層９０の上面に形成したフォトレジスト層を所望のパターンで露光することにより、レジストパターン４２をタンタル層９０の上面に形成する。レジスト材料は、ベース樹脂であるノボラック樹脂等に、感光剤である化合物を含めた有機系材料であってよい。
【００６０】
図２６において、レジストパターン４２（図８参照）をマスクとして用いて反応性イオンエッチングを行うことによりタンタル層９０と絶縁層４１とを加工し、Ｔａで形成されるパターン９０ＡとＳｉＯ２で形成されるパターン４１Ａとを形成する。このように、金属層（タンタル層９０）と絶縁層４１とをエッチングすることにより、金属層が上面に設けられたパターンを形成する。エッチングガスは、例えばＣＦ４とＡｒとの混合ガスであってよい。なおレジストパターン４２は、エッチング後にアッシングにより除去する。このようにして形成されたパターン９０Ａ及び４１Ａは、引き続き実施するイオンミリング及びＲＩＥにおいてマスクとして機能する。
【００６１】
図２７に示されるように、パターン９０Ａ及び４１Ａをマスクとして用いてイオンミリング（物理的エッチング）を行うことにより金属層（タンタル層４０）をエッチングすると共に金属材料（Ｔａ）をパターン９０Ａ及び４１Ａの側面に付着させる。イオンミリングに用いる不活性ガス材料としてはＡｒであってよい。
【００６２】
これにより、パターン９０Ａ及び４１Ａの側面にＴａの薄膜としてタンタル側壁４１Ｂが形成される。タンタル側壁４１Ｂとして付着するＴａの量は、イオンミリングの時間（イオンミリングを実行する時間の長さ）及びイオンミリングのパワー（イオンミリング時に電極に印加する電力）により制御することができる。半導体素子製造時には、予め測定されたタンタル側壁４１Ｂの厚さと時間及びパワーとの関係を参照することにより、所望の厚さのタンタル側壁４１Ｂが形成されるように時間及びパワーを調整する。５ｎｍ程度のタンタル側壁４１Ｂの厚さがあれば、後続するＲＩＥにおいて、パターン４１Ａ及びタンタル側壁４１Ｂが適切なマスクとして機能することができる。
【００６３】
図２８に示されるように、金属材料（Ｔａ）が上面に設けられ且つ側面に付着したパターン９０Ａ及び４１Ａ（図２７参照）をマスクとして用いて反応性イオンエッチングを行うことにより、金属層（タンタル層４０）を加工する。図２８においては、パターン４１Ａ及びタンタル側壁４１Ｂで覆われていない部分のタンタル層４０及びパターン４１Ａの上面を保護するＴａパターン９０Ａが、エッチングにより完全に除去されている。その結果、パターン４１Ａの下部にタンタル層４０の一部のみがＴａの金属層４０Ａとして残った状態となっている。この際のエッチングガスは、例えばＣＦ４とＡｒとの混合ガスであってよいし、或いはＣＦ４のみであってもよい。この際、パターン４１Ａの上面にＴａのパターン９０Ａが設けられ且つ側面にタンタル側壁４１Ｂが設けられているので、エッチングのマスクの形状の崩れを抑制すると共に、マスクの消耗速度を大幅に抑制することができる。従って、以降のエッチング処理においては、充分な厚さと良好な形状を有するマスクを用いることが可能となる。
【００６４】
図２８に示される状態は、パターン４１Ａ及びタンタル側壁４１Ｂの厚さ（高さ）を除いて、図１１に示される状態と同等である。第２の実施例に係る半導体素子の製造方法の図１１に示される状態以降の工程は、図１２乃至図２１に示される第１の実施例及びその変形例の工程と同一である。以上により、ＭＴＪ素子をメモリセルとして含む半導体素子が得られる。
【００６５】
以上の実施例は、ＭＴＪ素子をメモリセルとして含むＭＲＡＭの半導体素子の製造方法を例として説明した。前述のように、加工及び製造する対象となる素子はＭＴＪ素子に限定されない。例えば、本願の半導体素子の製造方法を用いることにより、強誘電体メモリ素子を加工及び製造してもよい。
【００６６】
強誘電体メモリの場合、メモリ素子層（強誘電体層）は、例えばジルコニウムチタン酸鉛（ＰＺＴ）等の強誘電体材料で形成される。このメモリ素子層の下面側には、Ｐｔ（白金）、Ｔｉ（チタン）、又はＩｒＯｘ（イリジウム酸化物）等を材料とする下部電極が形成される。メモリ素子層の上面側には、Ｐｔ又はＩｒＯｘ等を材料とする上部電極が形成される。例えば図２３において、下部電極８１、メモリ素子８２、及び上部電極８３が上記のような各材料で形成され、強誘電体メモリセルとして提供されてよい。
【００６７】
これらの上部電極、強誘電体層、及び下部電極をＲＩＥ加工する際には、Ｃｌ２とＡｒとの混合ガスを一般に用いる。Ｐｒやイリジウムは貴金属でありＲＩＥにより加工することが困難な材料であるため、エッチング処理中のマスクの消耗が激しく、前述の図２２で説明したようにエッチングによりマスクの形状が悪化し、更には加工対象の金属層の形状も悪化してしまう。そこで図２３で説明したように、上部電極８３のイオンミリングにより上部電極８３の金属材料で形成された金属側壁８４Ｂをマスク８４の側面に設ければ、強誘電体メモリの場合にも、マスク形状の悪化及び加工対象の金属層の形状の悪化を避けることができる。
【００６８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００６９】
１１  自由磁化層
１２  トンネル絶縁膜
１３  固定磁化層
２０  下部電極
２１  上部電極
２２  層間膜
２３  カバー絶縁層
２４  配線
２５  配線
３０  シリコン基板
３１  シリコン酸化膜
３２  タンタル層
３３  ルテニウム層
３４  タンタル層
３５  固定磁化層
３６  絶縁層
３７  自由磁化層
３８  タンタル層
３９  ルテニウム層
４０  タンタル層
【図１】
2018147933.tif 000003
【図２】
2018147933.tif 000004
【図３】
2018147933.tif 000005
【図４】
2018147933.tif 000006
【図５】
2018147933.tif 000007
【図６】
2018147933.tif 000008
【図７】
2018147933.tif 000009
【図８】
2018147933.tif 000010
【図９】
2018147933.tif 000011
【図１０】
2018147933.tif 000012
【図１１】
2018147933.tif 000013
【図１２】
2018147933.tif 000014
【図１３】
2018147933.tif 000015
【図１４】
2018147933.tif 000016
【図１５】
2018147933.tif 000017
【図１６】
2018147933.tif 000018
【図１７】
2018147933.tif 000019
【図１８】
2018147933.tif 000020
【図１９】
2018147933.tif 000021
【図２０】
2018147933.tif 000022
【図２１】
2018147933.tif 000023
【図２２】
2018147933.tif 000024
【図２３】
2018147933.tif 000025
【図２４】
2018147933.tif 000026
【図２５】
2018147933.tif 000027
【図２６】
2018147933.tif 000028
【図２７】
2018147933.tif 000029
【図２８】
2018147933.tif 000030