(57)【要約】【課題】信頼性が高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に延びる半導体部材と、前記第１方向に対して交差した第２方向に延びる第１配線と、前記半導体部材と前記第１配線との間に配置された第１電極と、を備える。前記第１電極における前記半導体部材に対向した角部の曲率半径は、前記第１電極における前記第１配線に対向した角部の曲率半径よりも大きい。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１方向に延びる半導体部材と、
前記第１方向に対して交差した第２方向に延びる第１配線と、
前記半導体部材と前記第１配線との間に配置された第１電極と、
を備え、
前記第１電極における前記半導体部材に対向した角部の曲率半径は、前記第１電極における前記第１配線に対向した角部の曲率半径よりも大きい半導体記憶装置。
【請求項２】
第１方向に延びる半導体部材と、
前記第１方向に対して交差した第２方向に延びる第１配線と、
前記半導体部材と前記第１配線との間に配置され、前記半導体部材と対面する第１面と、前記第１方向及び前記第２方向に交差し、前記第１配線から前記半導体部材に向かう第３方向に延びる第２面を有する第１電極と、
を備え、
前記第１面は第１部を有し、前記第２面は第２部を有し、前記第1部から前記第２部に向かうに従って前記半導体部材から離れて傾斜する半導体記憶装置。
【請求項３】
第１方向に延びる半導体部材と、
前記第１方向に対して交差した第２方向に延びる第１配線と、
前記半導体部材と前記第１配線との間に配置された第１電極と、
を備え、
前記第１電極の表面を移動する仮想的な点が、前記第１電極における前記半導体部材に対向した面の中央部から、前記第１電極における前記半導体部材に対向した角部を通過して、前記第１電極における前記第１方向を向いた面の中央部まで最短経路で移動するとき、前記点の移動方向は、前記第１方向から、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向まで単調的に変化する半導体記憶装置。
【請求項４】
第１方向に延びる半導体部材と、
前記第１方向に対して交差した第２方向に延びる第１配線と、
前記半導体部材と前記第１配線との間に配置された第１電極と、
を備え、
前記第１電極における前記半導体部材に向いた面は、凸状に湾曲している半導体記憶装置。
【請求項５】
前記第１電極における前記第１方向に向いた面上、及び、前記第１電極と前記第１配線との間に設けられた第１絶縁膜をさらに備え、
前記半導体部材と前記第１電極との距離は、前記半導体部材と前記第１絶縁膜との距離よりも短い請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記第１電極における前記第１方向に向いた面上、及び、前記第１電極と前記第１配線との間に設けられ、前記半導体部材に対面する第１面を有する第１絶縁膜をさらに備え、
前記第１電極は前記半導体部材に対面する第２面を有し、
前記記第２面は前記第１面よりも前記半導体部材側に突出している請求項４記載の半導体記憶装置。
【請求項７】
前記第２方向に延びる第２配線と、
前記半導体部材と前記第２配線との間に配置された第２電極と、
をさらに備え、
前記半導体部材は前記第１電極と前記第２電極との間に配置された請求項１〜６のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、半導体記憶装置においては、回路を微細化することにより大容量化を図ってきた。しかしながら、微細化技術は限界を迎えつつあるため、より一層の大容量化を図るために、積層型の半導体記憶装置が提案されている。積層型の半導体記憶装置においては、基板上に、水平方向に延びる複数本の配線と、垂直方向に延びる複数本の半導体部材が設けられており、配線と半導体部材の間に電荷蓄積部材が設けられている。これにより、交差部分毎にメモリセルトランジスタが形成される。このような半導体記憶装置においては、信頼性の確保が課題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２８９８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、信頼性が高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１方向に延びる半導体部材と、前記第１方向に対して交差した第２方向に延びる第１配線と、前記半導体部材と前記第１配線との間に配置された第１電極と、を備える。前記第１電極における前記半導体部材に対向した角部の曲率半径は、前記第１電極における前記第１配線に対向した角部の曲率半径よりも大きい。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体記憶装置を示す断面図である。
【図２】実施形態に係る半導体記憶装置を示す断面図である。
【図３】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置を示す断面図である。
【図４】実施形態に係る半導体記憶装置の１つのメモリセルを示す断面図である。
【図５】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図６】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図７】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図８】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図９】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１０】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１１】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１２】（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置の製造方法を示す断面図である。
【図１３】比較例に係る半導体記憶装置の１つのメモリセルを示す断面図である。
【発明を実施するための形態】
【０００７】
（実施形態）
以下、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す断面図である。
図２は、本実施形態に係る半導体記憶装置を示す断面図であり、図１に対して直交する断面を示す。
図３（ａ）及び（ｂ）は、実施形態に係る半導体記憶装置を示す断面図であり、（ａ）は図１の拡大図であり、（ｂ）は図２の拡大図である。
図４は、本実施形態に係る半導体記憶装置の１つのメモリセルを示す断面図であり、図３（ｂ）の拡大図である。
【０００８】
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の寸法比は必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。
【０００９】
図１及び図２に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１０が設けられている。シリコン基板１０は、例えば、シリコンの単結晶により形成されている。なお、シリコン基板１０の替わりに、ポリシリコン膜を用いてもよい。
【００１０】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、一方を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
【００１１】
シリコン基板１０上には、複数の積層体１２及び複数の絶縁板１３が設けられており、Ｙ方向に沿って交互に配列されている。積層体１２の長手方向はＸ方向である。絶縁板１３は、例えばシリコン酸化物からなり、その形状はＸＺ平面に沿って拡がる板状である。
【００１２】
積層体１２においては、２つのワード線積層体１５が設けられている。２つのワード線積層体１５はＹ方向において相互に離隔している。２つのワード線積層体１５の間には、１つのピラー積層体１６が設けられている。
【００１３】
各ワード線積層体１５においては、シリコン酸化膜１８とワード線１９がＺ方向に沿って交互に積層されている。ワード線１９は、例えばタングステン（Ｗ）等の導電性材料によって形成されている。本明細書において、「シリコン酸化膜」とは、シリコン酸化物（ＳｉＯ）を主成分とする膜をいい、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般にシリコン酸化物は絶縁材料であるため、特段の説明が無い限り、シリコン酸化膜は絶縁膜である。他の部材についても同様であり、原則として、その部材の特性は、主成分の特性を反映している。
【００１４】
Ｚ方向において隣り合うシリコン酸化膜１８間であって、ワード線１９とピラー積層体１６との間には、浮遊ゲート電極２０が設けられている。浮遊ゲート電極２０は、例えば、ポリシリコン等の導電性材料によって形成されている。浮遊ゲート電極２０の形状は、概ね、半円板状又は半円環状である。浮遊ゲート電極２０の上面上、下面上及びワード線１９に対向した側面上には、シリコン窒化膜２１が設けられている。シリコン窒化膜２１とワード線１９との間には、シリコン酸化膜２２が設けられている。シリコン窒化膜２１及びシリコン酸化膜２２により、ブロック絶縁膜２３が形成されている。ブロック絶縁膜２３は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。
【００１５】
ピラー積層体１６においては、シリコンピラー２４と絶縁部材２５がＸ方向に沿って交互に配列されている。シリコンピラー２４は半導体部材であり、Ｙ方向において隣り合う浮遊ゲート電極２０間に配置されている。シリコンピラー２４の形状は、Ｚ方向に延びる筒状であり、そのＸＹ断面の形状は、概ね、四角形、角部が丸められた四角形、円形、又は、Ｙ方向を長径方向とする長円形である。シリコンピラー２４の下端は、閉塞していてもよい。シリコンピラー２４の下端はシリコン基板１０に接続されている。シリコン基板１０は、ソース線として機能する。
【００１６】
シリコンピラー２４内には、例えばシリコン酸化物からなるコア部材２７が設けられている。シリコンピラー２４の側面上には、トンネル絶縁膜２８が形成されている。トンネル絶縁膜２８は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物からなる。
【００１７】
Ｙ方向において隣り合い、１本のシリコンピラー２４を挟む一対の浮遊ゲート電極２０間には、ワード線１９は配置されていない。一方、Ｘ方向において隣り合う浮遊ゲート電極２０間には、ワード線１９の一部が配置されている。また、Ｚ方向において隣り合う浮遊ゲート電極膜２０間には、シリコン酸化膜１８が配置されている。Ｘ方向において隣り合うシリコンピラー２４間には、トンネル絶縁膜２８及び絶縁部材２５が配置されており、浮遊ゲート電極２０及びワード線１９は配置されていない。
【００１８】
シリコンピラー２４上には、プラグ２９が設けられており、プラグ２９上には、Ｙ方向に延びるビット線３０が設けられている。シリコンピラー２４の上端はプラグ２９を介してビット線３０に接続されている。そして、シリコンピラー２４とワード線１９との交差部分毎に、トンネル絶縁膜２８、浮遊ゲート電極２０、ブロック絶縁膜２３を介して、メモリセルトランジスタＭＣが構成される。これにより、シリコン基板１０とビット線３０との間に、複数のメモリセルトランジスタＭＣが直接に接続されて、ＮＡＮＤストリングが形成される。メモリセルトランジスタＭＣは、浮遊ゲート電極２０に蓄積される電荷量に応じて閾値が変化することにより、データを記憶する。
【００１９】
図３（ａ）及び（ｂ）並びに図４に示すように、シリコンピラー２４と浮遊ゲート電極２０との距離Ｄ１は、シリコンピラー２４とシリコン窒化膜２１との距離Ｄ２よりも短い。すなわち、Ｄ１＜Ｄ２である。
【００２０】
図４に示すＹＺ断面において、浮遊ゲート電極２０におけるシリコンピラー２４に向いた側面２０ｃは、例えば、全体として凸状に湾曲している。このため、浮遊ゲート電極２０におけるシリコンピラー２４に最も近い部分は、側面２０ｃのＺ方向中央部である。なお、側面２０ｃの中央部は平坦であってもよい。
【００２１】
また、浮遊ゲート電極２０におけるシリコンピラー２４に対向した角部２０ａは、緩やかに丸められており、角部２０ａの曲率半径ｒ１は、浮遊ゲート電極２０におけるワード線１９に対向した角部２０ｂの曲率半径ｒ２よりも大きい。すなわち、ｒ１＞ｒ２である。
【００２２】
更に、浮遊ゲート電極２０の表面を移動する仮想的な点Ｐが、浮遊ゲート電極２０におけるシリコンピラー２４に対向した側面２０ｃの中央部から、角部２０ａを通過して、浮遊ゲート電極２０の上面２０ｄの中央部まで最短経路で移動するとき、点Ｐの移動方向は、上に向かう方向Ｖ１から、Ｘ方向のうち角部２０ａから角部２０ｂに向かう方向Ｖ２まで、単調的に変化する。すなわち、点Ｐの移動方向は方向Ｖ１から方向Ｖ２まで非可逆的に変化し、途中で戻ることはない。
【００２３】
更にまた、浮遊ゲート電極２０は、浮遊ゲート電極２０におけるシリコンピラー２４に対向した側面２０ｃの中央部の接面、すなわち、方向Ｖ１を含む平面と、浮遊ゲート電極２０の上面２０ｄの中央部の接面、すなわち、方向Ｖ２を含む平面と、浮遊ゲート電極２０の下面の中央部の接面とによって囲まれた空間の内側に配置されており、この空間の外側にははみ出していない。浮遊ゲート電極２０の表面は、側面２０ｃの中央部から上面２０ｄの中央部に向かうに従って、シリコンピラー２４から離れて傾斜する。
【００２４】
次に、本実施形態に係る半導体記憶装置の動作について説明する。
図２に示すように、メモリセルトランジスタＭＣにデータを書き込むときには、選択したビット線３０及びプラグ２９を介してシリコンピラー２４に例えば接地電位を印加し、選択したワード線１９に正の書込電位を印加することにより、シリコンピラー２４からトンネル絶縁膜２８を介して浮遊ゲート電極２０に電子を注入する。これにより、選択したメモリセルトランジスタＭＣの閾値が変化し、データが書き込まれる。
【００２５】
メモリセルトランジスタＭＣに書き込まれたデータを読み出すときには、非選択のワード線１９にメモリセルトランジスタＭＣが導通状態となるようなオン電位を印加し、選択したワード線１９に読出電位を印加し、シリコンピラー２４に流れる電流を測定することにより、選択したメモリセルトランジスタＭＣの閾値を判定する。
【００２６】
メモリセルトランジスタＭＣに書き込まれたデータを消去するときには、選択したビット線３０を介してシリコンピラー２４に正の消去電位を印加し、選択したワード線１９に例えば接地電位を印加することにより、浮遊ゲート電極２０に蓄積された電子を、トンネル絶縁膜２８を介してシリコンピラー２４に排出させる。これにより、選択したメモリセルトランジスタＭＣの閾値が元に戻る。このように、書込動作及び消去動作の際には、トンネル絶縁膜２８にトンネル電流が流れる。
【００２７】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図５（ａ）及び（ｂ）〜図１２（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図５（ａ）及び（ｂ）は、同じ中間構造体の相互に異なる断面を示している。図６（ａ）及び（ｂ）〜図１２（ａ）及び（ｂ）についても、同様である。
【００２８】
先ず、図５（ａ）及び（ｂ）に示すように、シリコン基板１０（図２参照）上に、シリコン酸化膜１８及びシリコン窒化膜４２を交互に積層して、積層体４３を形成する。
【００２９】
次に、図６（ａ）及び（ｂ）に示すように、積層体４３に、Ｘ方向に延びるメモリトレンチ４５を複数本形成する。メモリトレンチ４５は、Ｙ方向に沿って周期的に配列させる。なお、図６（ａ）及び（ｂ）においては、１本のメモリトレンチ４５のみを図示している。メモリトレンチ４５は、Ｚ方向において積層体４３を貫通する。次に、シリコン酸化物を堆積させることにより、メモリトレンチ４５内に絶縁部材２５を形成する。
【００３０】
次に、図７（ａ）及び（ｂ）に示すように、絶縁部材２５に、メモリホール４７を形成する。このとき、各絶縁部材２５において、複数のメモリホール４７をＸ方向に沿って周期的に配列させる。メモリホール４７は絶縁部材２５をＸ方向において分断し、メモリホール４７の側面にはシリコン酸化膜１８及びシリコン窒化膜４２が露出する。また、メモリホール４７の底面にはシリコン基板１０（図２参照）が露出する。なお、メモリホール４７は、積層体４３における絶縁部材２５を挟む部分に延出するように形成してもよい。
【００３１】
次に、図８（ａ）及び（ｂ）に示すように、メモリホール４７を介して、シリコン窒化物に対する等方性エッチングを施すことにより、シリコン窒化膜４２をリセスする。この等方性エッチングとしては、例えば、熱燐酸を用いたウェットエッチングを実施する。この結果、Ｚ方向において隣り合うシリコン酸化膜１８間の一部に、メモリホール４７に連通するスペース４８が形成される。
【００３２】
次に、図９（ａ）及び（ｂ）に示すように、酸化雰囲気中で熱処理を施すことにより、シリコン窒化膜４２の露出部分を酸化する。これにより、スペース４８の奥面に、シリコン酸化膜２２が形成される。なお、シリコン酸化膜２２は、堆積法により形成してもよい。次に、シリコン窒化物を堆積させることにより、メモリホール４７及びスペース４８の内面上に、シリコン窒化膜２１を形成する。シリコン酸化膜２２及びシリコン窒化膜２１により、ブロック絶縁膜２３が形成される。なお、ブロック絶縁膜２３は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が積層された３層膜としてもよく、ハフニウムシリコン酸化物（ＨｆＳｉＯ）からなる膜を含んでいてもよい。
【００３３】
次に、シリコンを堆積させることにより、シリコン窒化膜２１の表面上に導電性のポリシリコン膜５０を形成する。ポリシリコン膜５０の堆積量は、スペース４８内は埋めきるが、メモリホール４７内は埋めきらないように調整する。
【００３４】
次に、図１０（ａ）及び（ｂ）に示すように、シリコンに対する等方性エッチングを施すことにより、ポリシリコン膜５０をリセスする。この等方性エッチングとしては、例えば、ＣＤＥ（Chemical Dry Etching)又はＴＭＹ（コリン水溶液）を用いたウェットエッチングを実施する。これにより、ポリシリコン膜５０は、絶縁部材２５の側面上から除去されることにより、メモリホール４７を挟んでＹ方向両側に分断されると共に、シリコン酸化膜１８の側面上から除去されることにより、Ｚ方向においても分断される。この結果、ポリシリコン膜５０はスペース４８内に配置された複数の浮遊ゲート電極２０に分断される。
【００３５】
このとき、シリコン窒化膜２１はほとんどエッチングされないため、メモリホール４７に露出した浮遊ゲート電極２０の側面２０ｃは、シリコン窒化膜２１の表面２１ａに対してより多く後退する。また、浮遊ゲート電極２０におけるシリコン窒化膜２１に接した部分は、シリコン窒化膜２１から離隔した部分よりも、エッチングの進行が遅くなる。この結果、側面２０ｃの形状は、シリコン窒化膜２１から離れるほど後退した凹状となり、シリコン窒化膜２１に接触する部分には、鋭角の角部２０ｅが形成される。
【００３６】
次に、図１１（ａ）及び（ｂ）に示すように、メモリホール４７を介して、シリコン窒化物に対する等方性エッチングを施すことにより、シリコン窒化膜２１の露出部分をリセスする。これにより、シリコン窒化膜２１の表面２１ａが浮遊ゲート電極２０の側面２０ｃよりも後退し、浮遊ゲート電極２０の鋭角の角部２０ｅの表面のうち、Ｚ方向に向いた面及びＸ方向に向いた面が露出する。この結果、角部２０ｅはメモリホール４７内で突出する。
【００３７】
次に、図１２（ａ）及び（ｂ）に示すように、再度、シリコンに対する等方性エッチングを施す。このエッチングも、例えば、ＣＤＥ又はＴＭＹを用いたウェットエッチングとする。これにより、浮遊ゲート電極２０の鋭角の角部２０ｅが選択的にエッチングされて、緩やかに丸められた角部２０ａとなる。
【００３８】
次に、図３（ａ）及び（ｂ）に示すように、シリコン酸化物を堆積させることにより、メモリホール４７の内面上にトンネル絶縁膜２８を形成する。トンネル絶縁膜２８はシリコン窒化膜２１及び浮遊ゲート電極２０を覆う。次に、メモリホール４７の底面上から、トンネル絶縁膜２８及びシリコン酸化膜２２を除去して、シリコン基板１０（図２参照）を露出させる。次に、シリコンを堆積させることにより、トンネル絶縁膜２８の側面上に、シリコンピラー２４を形成する。シリコンピラー２４の形状は、下端が閉塞した筒状となり、下端がシリコン基板１０に接続される。次に、シリコン酸化物を堆積させることにより、メモリホール４７内にコア部材２７を形成する。
【００３９】
次に、図１及び図２に示すように、積層体４３におけるメモリトレンチ４５間に、Ｘ方向に延びるスリット５１を形成する。スリット５１により、積層体４３が、複数の積層体１２に分断される。次に、例えば、熱燐酸を用いたウェットエッチングを施すことにより、スリット５１を介して、シリコン窒化膜４２（図１２（ａ）及び（ｂ）参照）を除去する。これにより、Ｚ方向において隣り合うシリコン酸化膜１８間に、スペース５２が形成される。このウェットエッチングにおいては、シリコン酸化膜２２がストッパとなり、スペース５２の奥面にはシリコン酸化膜２２が露出する。
【００４０】
次に、例えば、タングステンを堆積させて、その後、タングステンをスリット５１内から除去することより、スペース５２内にワード線１９を形成する。このようにして、シリコン窒化膜４２がワード線１９に置換される。なお、タングステンを堆積させる前に、シリコン酸化物（ＳｉＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、ハフニウム酸化物（ＨｆＯ）又はジルコニウム酸化物（ＺｒＯ）等の絶縁材料を堆積させて、ブロック絶縁膜２３の一部としてもよい。次に、シリコン酸化物を堆積させることにより、スリット５１内に絶縁板１３を形成する。次に、シリコンピラー２４上にプラグ２９を形成し、その上にＹ方向に延びるビット線３０を形成する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００４１】
次に、本実施形態の効果について説明する。
図１及び図２に示すように、本実施形態に係る半導体記憶装置１においては、メモリセルトランジスタＭＣの電荷蓄積部として、導電性の浮遊ゲート電極２０が設けられている。このため、各メモリセルトランジスタにおける電子の蓄積量が多く、閾値の変化量が大きい。この結果、メモリセルトランジスタＭＣの動作マージンが大きい。
【００４２】
また、本実施形態においては、図１０（ａ）及び（ｂ）に示す工程において、浮遊ゲート電極２０をメモリセルトランジスタＭＣ毎に分断している。このため、浮遊ゲート電極２０間を電子が移動しにくく、各浮遊ゲート電極２０に電子を安定して蓄積させることができる。この結果、メモリセルトランジスタＭＣのデータの保持特性が良好である。
【００４３】
更に、本実施形態においては、図１１（ａ）及び（ｂ）に示す工程において、シリコン窒化膜２１をリセスして、浮遊ゲート電極２０の角部２０ｅを露出させた後、図１２（ａ）及び（ｂ）に示す工程において、浮遊ゲート電極２０に対して等方性エッチングを施している。これにより、浮遊ゲート電極２０におけるシリコンピラー２４に対向した角部２０ａが丸められる。この結果、ワード線１９とシリコンピラー２４との間に電圧を印加したときに、角部２０ａに電界が集中することを抑制し、トンネル絶縁膜２８の損傷を抑えることができる。特に、消去動作において、浮遊ゲート電極２０に蓄積された電子をシリコンピラー２４に引き抜くときに、トンネル絶縁膜２８の角部２０ａを覆う部分に電子電流が集中することを抑制できる。このため、メモリセルトランジスタＭＣに対する書込動作及び消去動作を繰り返しても、トンネル絶縁膜２８の劣化が少ない。これにより、本実施形態に係る半導体記憶装置１は、信頼性が高い。
【００４４】
（比較例）
次に、比較例について説明する。
図１３は、本比較例に係る半導体記憶装置の１つのメモリセルを示す断面図である。
本比較例においては、図５（ａ）及び（ｂ）〜図１１（ａ）及び（ｂ）に示す工程を実施した後、図１２（ａ）及び（ｂ）に示す工程を実施せずに、トンネル絶縁膜２８及びシリコンピラー２４等を形成する。
【００４５】
このため、図１３に示すように、本比較例に係る半導体記憶装置１０１においては、浮遊ゲート電極２０において、鋭角の角部２０ｅが残留する。この結果、特に、消去動作の際に、角部２０ｅに電界が集中し、トンネル絶縁膜２８における角部２０ｅを覆う部分が損傷を受け、耐圧が低下する可能性がある。
【００４６】
以上説明した実施形態によれば、信頼性が高い半導体記憶装置を実現することができる。
【００４７】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４８】
１：半導体記憶装置、１０：シリコン基板、１０ａ：上面、１２：積層体、１３：絶縁板、１５：ワード線積層体、１６：ピラー積層体、１８：シリコン酸化膜、１９：ワード線、２０：浮遊ゲート電極、２０ａ、２０ｂ：角部、２０ｃ：側面、２０ｄ：上面、２０ｅ：角部、２１：シリコン窒化膜、２１ａ：表面、２２：シリコン酸化膜、２３：ブロック絶縁膜、２４：シリコンピラー、２５：絶縁部材、２７：コア部材、２８：トンネル絶縁膜、２９：プラグ、３０：ビット線、４２：シリコン窒化膜、４３：積層体、４５：メモリトレンチ、４７：メモリホール、４８：スペース、５０：ポリシリコン膜、５１：スリット、５２：スペース、１０１：半導体記憶装置、Ｄ１、Ｄ２：距離、ＭＣ：メモリセルトランジスタ、Ｐ：点、Ｖ１、Ｖ２：方向、ｒ１、ｒ２：曲率半径
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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