(57)【要約】【課題】データの読出し精度の低下を抑制する。【解決手段】一実施形態の半導体記憶装置は、メモリセルトランジスタと、上記メモリセルトランジスタに結合されたワード線と、温度を検出するよう構成された温度検出素子と、制御部と、を備える。上記制御部は、コントローラから第１コマンドを受けると、上記コントローラから指定された読出し電圧に対する補正値を、上記第１コマンドを受けた後の上記温度に応じて決定し、上記補正値と異なる値への前記補正値の更新をロックする。【選択図】図７
2018156696.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルトランジスタと、
前記メモリセルトランジスタに結合されたワード線と、
温度を検出するよう構成された温度検出素子と、
制御部と、
を備え、
前記制御部は、コントローラから第１コマンドを受けると、
前記コントローラから指定された読出し電圧に対する補正値を、前記第１コマンドを受けた後の前記温度に応じて決定し、
前記補正値と異なる値への前記補正値の更新をロックする、
半導体記憶装置。
【請求項２】
前記制御部は、前記指定された読出し電圧と前記補正値とに基づいて、前記ワード線に印加する電圧を決定する、請求項１記載の半導体記憶装置。
【請求項３】
前記制御部は、前記コントローラ第２コマンドを受けると、前記更新をアンロックする、請求項２記載の半導体記憶装置。
【請求項４】
前記制御部は、前記第２コマンドを受けた後に前記ワード線に印加される電圧の補正値を、前記温度に応じて決定する、請求項３記載の半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置と、
前記コントローラと、
を備えたメモリシステム。
【請求項６】
前記コントローラは、前記半導体記憶装置から読み出されたデータの誤り訂正に失敗した場合、前記第１コマンドを前記半導体記憶装置に発行する、請求項５記載のメモリシステム。
【請求項７】
前記コントローラは、前記第１コマンドを発行した後、前記第２コマンドを発行するまでの間に、大きさの異なる複数の読出し電圧を使用して前記半導体記憶装置からデータを読み出す、請求項６記載のメモリシステム。
【請求項８】
前記コントローラは、前記第２コマンドを発行した後に前記半導体記憶装置から読み出されたデータに基づく誤り訂正を実行する、請求項６記載のメモリシステム。
【請求項９】
前記コントローラは、各々が前記複数の読出し電圧に対応する前記半導体記憶装置から読み出したデータに基づく誤り訂正を実行する、請求項６記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及びメモリシステムに関する。
【背景技術】
【０００２】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−２６３５８号公報
【特許文献２】米国特許出願公開第２０１４／００７１７６１号明細書
【特許文献３】米国特許出願公開第２０１６／０２６６９７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データの読出し精度の低下を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、メモリセルトランジスタと、上記メモリセルトランジスタに結合されたワード線と、温度を検出するよう構成された温度検出素子と、制御部と、を備える。上記制御部は、コントローラから第１コマンドを受けると、上記コントローラから指定された読出し電圧に対する補正値を、上記第１コマンドを受けた後の上記温度に応じて決定し、上記補正値と異なる値への上記補正値の更新をロックする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムの構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図３】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。
【図４】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。
【図５】第１実施形態に係る半導体記憶装置のメモリセルトランジスタの閾値電圧の分布を説明するための模式図。
【図６】第１実施形態に係る半導体記憶装置の動作時に適用される温度補正値を説明するためのテーブル。
【図７】第１実施形態に係る半導体記憶装置のロック／アンロック動作を説明するためのコマンドシーケンス。
【図８】第１実施形態に係るメモリシステムの動作を説明するためのフローチャート。
【図９】第１実施形態に係る半導体記憶装置の閾値電圧分布の変動を説明するための模式図。
【図１０】第１実施形態に係る半導体記憶装置のＶｔｈトラッキング動作の概要を説明するための模式図。
【図１１】第１実施形態に係るメモリシステムのＶｔｈトラッキング動作を説明するためのフローチャート。
【図１２】第１実施形態に係る半導体記憶装置のシングルレベルリード動作を説明するためのコマンドシーケンス。
【図１３】第１実施形態に係る半導体記憶装置のソフトビットリード動作の概要を説明するための模式図。
【図１４】第１実施形態に係るメモリシステムのソフトビットリード動作を説明するためのフローチャート。
【図１５】第１実施形態に係る半導体記憶装置のソフトビットリード動作を説明するためのテーブル。
【図１６】第１実施形態に係る半導体記憶装置のシフトリード動作を説明するためのコマンドシーケンス。
【図１７】比較例に係る半導体記憶装置の動作の概要を説明するための模式図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１  構成について
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１  メモリシステムの全体構成について
第１実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
【００１１】
図１に示すように、メモリシステム１は、コントローラ１０及び半導体記憶装置（ＮＡＮＤフラッシュメモリ）２０を備えている。コントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書込みを指示されたデータを半導体記憶装置２０に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０に接続される。半導体記憶装置２０は、複数のメモリセルを備え、データを不揮発に記憶する。
【００１２】
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩ／Ｏ＜７：０＞の各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、半導体記憶装置２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることを半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることを半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞を半導体記憶装置２０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置２０に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置２０に指示する。信号／ＲＢは、半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置２０とコントローラ１０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
【００１３】
１．１．２  コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ１０は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、メモリ（ＲＡＭ：Random Access Memory）１２、ＥＣＣ（Error Check and Correction）回路１３、ＮＡＮＤインタフェース回路１４、バッファメモリ１５、及びホストインタフェース回路１６を備えている。
【００１４】
プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出し命令を半導体記憶装置２０に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、プロセッサ１１は、半導体記憶装置２０からの読出しデータに対して、種々の演算を実行する機能を有する。
【００１５】
メモリ１２は、例えば、ＳＲＡＭ（Static RAM）又はＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。メモリ１２は、半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。メモリ１２は、コントローラ１０に内蔵されていてもよく、コントローラ１０の外部に搭載されていてもよい。
【００１６】
ＥＣＣ回路１３は、半導体記憶装置２０に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわち、ＥＣＣ回路１３は、データの書込み時には、誤り訂正符号を生成して、これを書込みデータに付与する。また、ＥＣＣ回路１３は、データの読出し時には、ＥＣＣ符号に基づいてこれを復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。エラー訂正の方法は、例えば、硬判定復号（Hard bit decoding）及び軟判定復号（Soft bit decoding）を含む。硬判定復号に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose - Chaudhuri - Hocquenghem）符号やＲＳ（Read - Solomon）符号等を用いることができ、軟判定復号に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等を用いることができる。
【００１７】
ＮＡＮＤインタフェース回路１４は、ＮＡＮＤバスを介して半導体記憶装置２０と接続され、半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１４は、プロセッサ１１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１４は、半導体記憶装置２０から読出しデータを受信する。
【００１８】
バッファメモリ１５は、コントローラ１０が半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。バッファメモリ１５は、例えば、半導体記憶装置２０からの読出しデータ、及び読出しデータに対する演算結果等を一時的に保持する記憶領域としても使用される。
【００１９】
ホストインタフェース回路１６は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１６は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１５に転送する。
【００２０】
１．１．３  半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【００２１】
半導体記憶装置２０は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ロウデコーダ２７、センスアンプモジュールモジュール２８、及び温度センサ２９を備えている。
【００２２】
メモリセルアレイ２１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。なお、メモリセルアレイ２１内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定出来る。
【００２３】
入出力回路２２は、コントローラ１０と信号Ｉ／Ｏ（Ｉ／Ｏ０〜Ｉ／Ｏ７）を送受信する。入出力回路２２は、信号Ｉ／Ｏ内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ２４に転送する。入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプモジュール２８と送受信する。
【００２４】
ロジック制御回路２３は、コントローラ１０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢをコントローラ１０に転送して半導体記憶装置２０の状態を外部に通知する。
【００２５】
レジスタ２４は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ２４は、アドレスＡＤＤをロウデコーダ２７及びセンスアンプモジュール２８に転送すると共に、コマンドＣＭＤをシーケンサ２５に転送する。
【００２６】
シーケンサ２５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って半導体記憶装置２０の全体を制御する。また、シーケンサ２５は、温度センサ２９から温度情報を受け取る。シーケンサ２５は、例えば、コマンドＣＭＤ及び温度情報に基づき、データの書込み及び読出し等の動作の際に生成する電圧の値を決定する。
【００２７】
電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をロウデコーダ２７及びセンスアンプモジュール２８に供給するドライバを含む。
【００２８】
ロウデコーダ２７は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受取り、当該ロウアドレスに基づいてブロックＢＬＫを選択する。そして、選択されたブロックＢＬＫには、ロウデコーダ２７を介して電圧生成回路２６からの電圧が転送される。
【００２９】
センスアンプモジュール２８は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路２２に転送する。センスアンプモジュール２８は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール２８は、レジスタ２４からアドレスＡＤＤ中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
【００３０】
温度センサ２９は、半導体記憶装置２０の温度を検出する温度検出素子を含む。温度センサ２９は、例えば、温度検出素子により検出された温度に対応する温度情報を生成し、シーケンサ２５に送信する。温度情報は、例えば、書込み動作又は読出し動作の際に電圧生成回路２６において生成される電圧を補正するために用いられる。温度情報は、温度を示す情報、電圧値を示す情報、又は温度を示す情報から生成される情報であって電圧値を決定する際に用いられる中間的な情報であってもよい。
【００３１】
１．１．４  メモリセルアレイの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について、図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図の一例である。
【００３２】
図３に示すように、ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。なお、以下の説明では『接続』とは、間に別の導電可能な要素が介在する場合も含む。
【００３３】
或るブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
【００３４】
また、メモリセルアレイ２１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
【００３５】
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
【００３６】
上述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、セルユニットＣＵと称される。つまり、セルユニットＣＵは、一括して書込み、又は読み出し動作が実行されるメモリセルトランジスタＭＴの組である。セルユニットＣＵは、例えば、１又は複数の記憶領域の組を有し、１つのセルユニットＣＵに対する書込み又は読出し動作は、当該記憶領域の組の１つに対して実行される。このような記憶領域の単位を「ページ」と言う。
【００３７】
次に、メモリセルアレイ２１の断面構造について図４を用いて説明する。図４は、第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図４は、１つのブロックＢＬＫ内の２つのストリングユニットＳＵのそれぞれの２つのＮＡＮＤストリングＮＳと、その周辺の部分と、を示している。そして、図４に示されるＮＡＮＤストリングＮＳの構成が、Ｘ方向に複数配列されており、例えばＸ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。
【００３８】
半導体記憶装置２０は、半導体基板３０上に設けられている。以下の説明では、半導体基板３０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとする。
【００３９】
半導体基板３０の上部には、ｐ型ウェル領域３０ｐが設けられる。ｐ型ウェル領域３０ｐ上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域３０ｐ上には、例えば、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２（ＷＬ０〜ＷＬ７）、及び選択ゲート線ＳＧＤとして機能する配線層３３が、順次積層される。配線層３１及び３３は、複数層積層されていてもよい。積層された配線層３１〜３３間には、図示せぬ絶縁膜が設けられる。
【００４０】
配線層３１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートに共通接続される。配線層３２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートに共通接続される。配線層３３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ１のゲートに共通接続される。
【００４１】
メモリホールＭＨは、配線層３３、３２、３１を通過してｐ型ウェル領域３０ｐに達するように設けられる。メモリホールＭＨの側面上には、ブロック絶縁膜３４、電荷蓄積層（絶縁膜）３５、及びトンネル酸化膜３６が順に設けられる。メモリホールＭＨ内には、半導体ピラー（導電膜）３７が埋め込まれる。半導体ピラー３７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー３７の上端上には、ビット線ＢＬとして機能する配線層３８が設けられる。
【００４２】
以上のように、ｐ型ウェル領域３０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。
【００４３】
ｐ型ウェル領域３０ｐの上部には、ｎ＋型不純物拡散領域３９及びｐ＋型不純物拡散領域４０が設けられる。ｎ＋型不純物拡散領域３９の上面上には、コンタクトプラグ４１が設けられる。コンタクトプラグ４１の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層４２が設けられる。ｐ＋型不純物拡散領域４０の上面上にはコンタクトプラグ４３が設けられる。コンタクトプラグ４３の上面上には、ウェル線ＣＰＷＥＬＬとして機能する配線層４４が設けられる。
【００４４】
なお、メモリセルアレイ２１の構成については、その他の構成であってもよい。メモリセルアレイ２１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４５】
１．１．５  メモリセルトランジスタの閾値分布について
次に、メモリセルトランジスタＭＴの取り得る閾値電圧の分布について、図５を用いて説明する。図５は、第１実施形態に係る半導体記憶装置のメモリセルトランジスタの閾値電圧の分布の一例を示す模式図である。図５では、１つのメモリセルトランジスタＭＴに３ビットのデータが保持される場合（ＴＬＣ：Triple Level Cell）の例が示される。
【００４６】
図５に示すように、メモリセルトランジスタＭＴの閾値電圧は、上位（Ｕｐｐｅｒ）ビット（上位データ）、中位（Ｍｉｄｄｌｅ）ビット（中位データ）、及び下位（Ｌｏｗｅｒ）ビット（下位データ）による３ビットデータ、すなわち“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、及び“１０１”データを保持可能である。
【００４７】
“１１１”データの閾値電圧は、“Ｅｒ”レベルであり、例えば、データの消去状態に相当する。そして、“Ｅｒ”レベルに含まれる閾値電圧は、電圧ＡＲより小さく、正又は負の値を有する。
【００４８】
“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、及び“１０１”データの閾値電圧は、それぞれ“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”レベルである。“Ａ”レベル〜“Ｇ”レベルは、電荷蓄積層３５に電荷が注入されてメモリセルトランジスタＭＴにデータが書込まれた状態に相当し、各分布に含まれる閾値電圧は、例えば正の値を有する。“Ａ”レベルに含まれる閾値電圧は、読出し電圧ＡＲより大きく、かつ読出し電圧ＢＲより小さい。“Ｂ”レベルに含まれる閾値電圧は、読出し電圧ＢＲより大きく、かつ読出し電圧ＣＲより小さい。“Ｃ”レベルに含まれる閾値電圧は、読出し電圧ＣＲより大きく、かつ読出し電圧ＤＲより小さい。“Ｄ”レベルに含まれる閾値電圧は、読出し電圧ＤＲより大きく、かつ読出し電圧ＥＲより小さい。“Ｅ”レベルに含まれる閾値電圧は、読出し電圧ＥＲより大きく、かつ読出し電圧ＦＲより小さい。“Ｆ”レベルに含まれる閾値電圧は、読出し電圧ＦＲより大きく、かつ読出し電圧ＧＲより小さい。そして、“Ｇ”レベルに含まれる閾値電圧は、読出し電圧ＧＲより大きく、電圧ＶＲＥＡＤより小さい。電圧ＶＲＥＡＤは、或るブロックＢＬＫ内へのデータの読出しの際に、読出しの対象ではないワード線ＷＬに印加される電圧である。
【００４９】
以上のように、各メモリセルトランジスタＭＴは、８個の閾値電圧の分布のいずれかを有することで、８種類の状態を取ることができる。なお、各データと閾値レベルとの関係は上記に限定されるものではなく、適宜変更可能である。
【００５０】
また、上述の通り、データの書込み及び読出しは、１つのセルユニットＣＵ内のページ単位で行われる。図５の例では、データは下位ビット毎、中位ビット毎、又は上位ビット毎に書込まれ、読み出される。したがって、メモリセルトランジスタＭＴが３ビットデータを保持している場合には、１つのセルユニットＣＵ内の３つのページにそれぞれ、上位ビット、中位ビット、及び下位ビットに対応するデータが割当てられる。以下の説明では、上位ビット、中位ビット、及び下位ビットについて一括して書込み又は読み出されるページは、それぞれ、上位ページ、中位ページ、及び下位ページと言う。
【００５１】
なお、上述の読出し電圧ＡＲ〜ＧＲは、「標準値」と、当該標準値に対して微小な値が増減される「補正値」と、によって決定される。標準値は、例えば、読出し方式に応じて適宜決定される。読出し方式は、例えば、ノーマルリード（Normal reading）、シフトリード（Shift reading）、及びシングルレベルリード（Single level reading）等を含む。ノーマルリードは、最も基本的な読出し方式であり、ノーマルリードにおける読出し電圧がシフトリードの読出し電圧の基準となる。シフトリードは、ノーマルリードにおける読出し電圧の標準値を基準として、当該標準値に対するシフト量が設定される。シングルレベルリードは、ノーマルリードとは別に、独立した読出し電圧の標準値を設定することができる。
【００５２】
補正値は、種々のパラメタに基づいて決定された値が適用可能である。補正値は、例えば、温度に基づいて決定される温度補正値を含む。
【００５３】
１．１．６  温度補正値について
次に、第１実施形態に係る半導体記憶装置の温度補正値について、図６を用いて説明する。図６は、第１実施形態に係る半導体記憶装置の読出し電圧の温度補正値を説明するためのテーブルの一例である。
【００５４】
図６に示すように、シーケンサ２５は、読出し動作が実行される際の半導体記憶装置２０内の温度に応じて、読出し電圧ＡＲ〜ＧＲに温度補正値ｄＶを適用する。半導体記憶装置２０内の温度Ｔは、例えば、温度センサ２９により検出された温度が適用される。また、温度Ｔは、例えば、温度センサ２９により検出された温度に基づき算出されてもよい。
【００５５】
図６の例では、温度Ｔが８５度以上１１０度未満（８５℃≦Ｔ＜１１０℃）の場合、温度補正値ｄＶは、０Ｖが設定される。つまり、読出し電圧ＡＲ〜ＧＲは、標準値から補正されない。温度Ｔが６０度以上８５度未満（６０℃≦Ｔ＜８５℃）の場合、温度補正値ｄＶは、０．０５Ｖが設定される。つまり、読出し電圧ＡＲ〜ＧＲは、標準値から＋０．０５Ｖ大きい値となるように補正される。温度Ｔが３５度以上６０度未満（３５℃≦Ｔ＜６０℃）の場合、温度補正値ｄＶは、０．１０Ｖが設定される。つまり、読出し電圧ＡＲ〜ＧＲは、標準値から＋０．１０Ｖ大きい値となるように補正される。温度Ｔが１０度以上３５度未満（１０℃≦Ｔ＜３５℃）の場合、温度補正値ｄＶは、０．１５Ｖが設定される。つまり、読出し電圧ＡＲ〜ＧＲは、標準値から＋０．１５Ｖ大きい値となるように補正される。
【００５６】
以上のように構成することにより、シーケンサ２５は、データを読み出す際に、メモリセルトランジスタＭＴの特性が温度に応じて変化する影響を考慮しつつ、最適な読出し電圧ＡＲ〜ＧＲを電圧生成回路２６に生成させることができる。
【００５７】
なお、温度補正値ｄＶは、図６の例に限らず、任意の値を温度に応じて設定可能である。また、図６では、温度補正値ｄＶが温度Ｔのみに基づいて決定される場合について説明したが、これに限られない。例えば、温度補正値ｄＶは、温度Ｔと、温度Ｔ以外のパラメタとに基づいて決定されてもよい。
【００５８】
また、図６では、読出し電圧ＡＲ〜ＧＲの違いと、温度補正値ｄＶとの関係が明示されていないが、温度補正値ｄＶは、読出し電圧ＡＲ〜ＧＲの全てに適用されてもよいし、その一部のみに適用されてもよい。また、読出し電圧ＡＲ〜ＧＲの各々に対して共通の温度補正値ｄＶが適用されてもよいし、読出し電圧ＡＲ〜ＧＲの各々に対して異なる温度補正値ｄＶが適用されてもよい。
【００５９】
また、図６では、読出し動作の際に印加される電圧に対する温度補正値ｄＶについて説明したが、これに限られない。例えば、シーケンサ２５は、読出し動作に限らず、書込み動作の際に印加される電圧に対しても、温度Ｔに基づく温度補正値ｄＶを適用してもよい。なお、書込み動作において適用される温度補正値ｄＶは、読出し動作と異なる値が適用されてもよい。
【００６０】
１．２  動作について
次に、第１実施形態に係る半導体記憶装置の動作について説明する。
【００６１】
１．２．１  ロック／アンロック動作について
まず、第１実施形態に係る半導体記憶装置におけるロック／アンロック動作について説明する。
【００６２】
ロック／アンロック動作とは、半導体記憶装置２０における書込み動作や読出し動作の際に、ワード線ＷＬへ印加される電圧を補正する機能に関する動作である。ロック／アンロック動作は、ロック動作及びアンロック動作を含む。ロック動作は、当該ロック動作以降の動作において適用される温度補正値ｄＶを、当該ロック動作より後の温度Ｔの値の変動に依らず、固定する。アンロック動作は、当該アンロック動作以降の動作において適用される温度補正値ｄＶを、当該アンロック動作より後の温度Ｔの値の変動に応じて決定する。つまり、アンロック動作は、ロック動作によってロックされた温度補正値ｄＶの更新を再開させ得る。
【００６３】
図７は、第１実施形態に係る半導体記憶装置のロック／アンロック動作を説明するためのコマンドシーケンスである。
【００６４】
図７に示すように、コントローラ１０は、半導体記憶装置２０に対して、ロック非対象動作を指示する。ロック非対象動作の指示を受けると、シーケンサ２５は、温度センサ２９から温度Ｔに対応する温度情報を受け取る。シーケンサ２５は、温度情報に基づき、当該ロック非対象動作においてワード線ＷＬに印加される電圧の温度補正値ｄＶ１を決定する。そして、シーケンサ２５は、温度補正値ｄＶ１が適用された電圧に基づき、電圧生成回路２６、ロウデコーダ２７、及びセンスアンプモジュール２８等を制御して、当該ロック非対象動作を実行する。
【００６５】
続いて、コントローラ１０は、ロックコマンド“ＸＸｈ”を発行する。ロックコマンド“ＸＸｈ”は、温度補正値ｄＶの更新を停止（ロック）する旨を宣言するためのコマンドである。つまり、ロックコマンド“ＸＸｈ”を受けると、シーケンサ２５は、温度センサ２９から温度情報を受け取る。シーケンサ２５は、当該温度情報に基づき、以後の動作においてワード線ＷＬに印加される電圧の温度補正値ｄＶ２を決定し、固定（ロック）する。シーケンサ２５は、温度補正値ｄＶ２に固定した後は、温度センサ２９から新たに受け取った温度情報に基づく温度補正値ｄＶの更新を行わない。
【００６６】
続いて、コントローラ１０は、半導体記憶装置２０に対して、ロック対象動作を指示する。ロック対象動作の指示を受けると、シーケンサ２５は、固定された温度補正値ｄＶ２が適用された電圧に基づき、電圧生成回路２６、ロウデコーダ２７、及びセンスアンプモジュール２８等を制御して、当該ロック対象動作を実行する。
【００６７】
なお、シーケンサ２５は、ロックコマンド“ＸＸｈ”を受けた直後に温度補正値ｄＶ２を決定しなくてもよい。かかる場合、シーケンサ２５は、ロックコマンド“ＸＸｈ”を受けた後の最初のロック対象動作の際に、温度センサ２９から温度情報を受け取り、温度補正値ｄＶ２を決定すればよい。
【００６８】
続いて、コントローラ１０は、アンロックコマンド“ＹＹｈ”を発行する。アンロックコマンド“ＹＹｈ”は、ワード線ＷＬに印加される電圧を補正するための温度情報の更新のロックを解除（アンロック）する旨を宣言するためのコマンドである。つまり、アンロックコマンド“ＹＹｈ”を受けると、シーケンサ２５は、温度センサ２９からの温度情報に基づく温度補正値ｄＶの更新を再開する。
【００６９】
続いて、コントローラ１０は、半導体記憶装置２０に対して、ロック非対象動作を指示する。ロック非対象動作の指示を受けると、シーケンサ２５は、温度センサ２９から温度Ｔに対応する温度情報を受け取る。シーケンサ２５は、温度情報に基づき、当該ロック非対象動作においてワード線ＷＬに印加される電圧の温度補正値ｄＶ３を決定する。そして、シーケンサ２５は、温度補正値ｄＶ３が適用された電圧に基づき、電圧生成回路２６、ロウデコーダ２７、及びセンスアンプモジュール２８等を制御して、当該ロック非対象動作を実行する。
【００７０】
以上のように動作することで、ロックコマンド“ＸＸｈ”及びアンロックコマンド“ＹＹｈ”の間に指示されるロック対象動作では、固定された温度補正値ｄＶ２が適用される。また、ロックコマンド“ＸＸｈ”を受ける前、及びアンロックコマンド“ＹＹｈ”を受けた後に指示されるロック非対象動作ではそれぞれ、最新の温度補正値ｄＶ１及びｄＶ３が適用される。
【００７１】
１．２．２  ロック／アンロック動作を伴う動作の概要について
次に、第１実施形態に係るメモリシステムにおける、ロック／アンロック動作を伴う動作の概要について説明する。図８は、第１実施形態に係るメモリシステムにおける動作を説明するためのフローチャートである。
【００７２】
図８に示すように、ステップＳＴ１において、コントローラ１０は、ノーマルリードコマンドを半導体記憶装置２０に発行する。
【００７３】
ステップＳＴ２において、半導体記憶装置２０は、最新の温度情報に基づく温度補正値ｄＶを適用したノーマルリードを実行する。つまり、ステップＳＴ２におけるノーマルリードは、ロック非対象動作である。半導体記憶装置２０は、読出しデータをコントローラ１０に送信する。
【００７４】
ステップＳＴ３において、ＥＣＣ回路１３は、ノーマルリードの読出しデータ及び硬判定復号符号に基づいて硬判定復号を実行する。コントローラ１０は、ノーマルリードの読出しデータの復号が成功した場合（ステップＳＴ３；パス）、ステップＳＴ１１に進み、復号に失敗した場合、（ステップＳＴ３；フェイル）、ステップＳＴ４に進む。
【００７５】
ステップＳＴ４において、コントローラ１０及び半導体記憶装置２０は、Ｖｔｈトラッキング動作を行う。Ｖｔｈトラッキング動作は、メモリセルトランジスタＭＴ群の閾値分布を推定することにより、当該閾値分布の谷位置を検出するための動作である。なお、Ｖｔｈトラッキング（Vth-tracking）動作は、ロック対象動作として実行される。Ｖｔｈトラッキング動作の詳細については後述する。
【００７６】
ステップＳＴ５において、コントローラ１０は、Ｖｔｈトラッキング動作の結果に基づいて、メモリセルトランジスタＭＴ群の閾値分布の谷位置を検出する。
【００７７】
ステップＳＴ６において、コントローラ１０は、検出された谷位置における読出し電圧を標準値として適用したシフトリードコマンドを半導体記憶装置２０に発行する。
【００７８】
ステップＳＴ７において、半導体記憶装置２０は、最新の温度情報に基づく温度補正値ｄＶを適用したシフトリードを実行する。つまり、ステップＳＴ７におけるシフトリードは、ロック非対象動作である。半導体記憶装置２０は、読出しデータをコントローラ１０に送信する。
【００７９】
ステップＳＴ８において、ＥＣＣ回路１３は、シフトリードの読出しデータ及び硬判定復号符号に基づいて硬判定復号を実行する。コントローラ１０は、シフトリードの読出しデータの復号が成功した場合（ステップＳＴ８；パス）、ステップＳＴ１１に進み、復号が失敗した場合、（ステップＳＴ８；フェイル）、ステップＳＴ９に進む。
【００８０】
ステップＳＴ９において、コントローラ１０及び半導体記憶装置２０は、ソフトビットリード（Soft bit reading）動作を行う。ソフトビットリード動作は、連続する複数回のシフトリードによって読み出された読出しデータをコントローラ１０に送信する動作である。なお、ソフトビットリード動作は、ロック対象動作として実行される。ソフトビットリード動作の詳細については後述する。
【００８１】
ステップＳＴ１０において、ＥＣＣ回路１３は、ソフトビットリードによる複数回のシフトリードの読出しデータ及び軟判定復号符号に基づいて軟判定復号を実行する。コントローラ１０は、ソフトビットリードに基づく複数回のシフトリードに基づくデータの復号が成功した場合（ステップＳＴ１０；パス）、ステップＳＴ１１に進み、復号が失敗した場合、（ステップＳＴ１０；フェイル）、ステップＳＴ１２に進む。
【００８２】
ステップＳＴ１１において、コントローラ１０は、ＥＣＣパスのステータスを取得し、動作を終了する。ステップＳＴ１２において、コントローラ１０は、ＥＣＣ結果に基づいてデータを正しく訂正できないと判定し、動作を終了する。
【００８３】
以上で、ロック／アンロック動作を伴う動作が終了する。
【００８４】
なお、上述のステップＳＴ２におけるノーマルリード、及びステップＳＴ７におけるシフトリードでは、メモリセルトランジスタＭＴに所定の読出し電圧を印加することによって、当該メモリセルトランジスタＭＴに書込まれたデータが“１”であるか“０”であるかが判定される。そして、ステップＳＴ３及びＳＴ８における硬判定復号では、当該判定の結果が誤り訂正処理に使用される。
【００８５】
一方、上述のステップＳＴ９におけるソフトビットリード動作では、硬判定復号で使用されるデータを取得する際に印加された所定の読出し電圧に加えて、当該所定の読出し電圧と大きさが異なる複数の読出し電圧を更に用いて、複数の読出しが実行される。所定の読出し電圧と異なる複数の読出し電圧は、当該所定の読出し電圧を上回る電圧及び下回る電圧を含む。そして、ステップＳＴ１０における軟判定復号では、当該複数の読出しの結果得られたデータが誤り訂正処理に使用される。
【００８６】
１．２．３  Ｖｔｈトラッキング動作について
次に、第１実施形態に係る半導体記憶装置のＶｔｈトラッキング動作について説明する。
【００８７】
１．２．３．１  Ｖｔｈトラッキング動作の概要について
第１実施形態に係るＶｔｈトラッキング動作の概要について説明する。
【００８８】
先に説明した図５では、各データの閾値電圧分布は互いに独立している。よって、ノーマルリードにおいて、読出し電圧ＡＲ〜ＧＲの標準値が各データの閾値電圧分布の間に設定されていれば、正しいデータを読み出すことができる。
【００８９】
しかしながら、種々の要因により、メモリセルトランジスタＭＴの閾値電圧は変動し得る。その結果、図５における各データの閾値電圧分布は、その分布幅が広がり、又は分布が移動することにより、隣り合う分布同士が重なる場合がある。この様子を図９に示す。
【００９０】
図９は、第１実施形態に係る半導体記憶装置の閾値電圧分布の変動を説明するための模式図である。例えば、書込み直後において、“Ａ”レベル及び“Ｂ”レベルの閾値電圧分布が図９（Ａ）に示す通りであったとする。しかし、ディスターブ等の要因により、図９（Ｂ）に示すように閾値電圧の分布が広がったとする。すると、当初設定されていた読出し電圧ＢＲｄｅｆで読出しを行うと、斜線部分の領域に相当するメモリセルトランジスタＭＴの読出しデータがエラーとなる。そして、エラービット数がＥＣＣ回路１３のエラー訂正可能ビット数を超えていれば、データを正しく訂正することができない。
【００９１】
このような場合、エラービット数が少なくなるように、より２つのレベルの閾値電圧分布の重なりが小さくなる電圧が新たな読出し電圧として設定されることが望ましい。データ読出しの際にエラービット数を最小とするためには、２つのレベルの閾値電圧分布の重なりが最小となる谷位置における電圧（例えば、図９（Ｂ）における電圧ＢＲｏｐｔ）を読出し電圧として設定されたシフトリードを行うことが望ましい。Ｖｔｈトラッキングは、このような谷位置を検出するための動作である。
【００９２】
図１０は、第１実施形態に係る半導体記憶装置のＶｔｈトラッキングの概要を説明するための模式図である。図１０（Ａ）は、メモリセルトランジスタＭＴ群の閾値電圧の分布の一例として、“Ａ”レベル及び“Ｂ”レベルの閾値電圧分布を示したグラフである。図１０（Ｂ）は、或る読出し電圧に対してオン状態となるメモリセル数（オンセル数）の推移を示したグラフである。図１０（Ｃ）は、読出し電圧の範囲におけるオンセル数変化量を示したヒストグラムである。なお、図１０（Ｂ）及び１０（Ｃ）は、図１０（Ａ）の閾値電圧分布を有するメモリセルトランジスタＭＴ群に対応してプロットされたものである。
【００９３】
図１０（Ｂ）に示すように、読出し電圧を上昇させていくと、“Ａ”レベルの中央値である電圧ＶＡよりわずかに小さい電圧でオンセル数が急激に増大し、ｄＭ／ｄＶが最大となる。ここで、中央値とは、図１０（Ａ）において最も閾値電圧の分布確率が高い電圧であり、Ｍはオンセル数で、Ｖは選択ワード線ＷＬに印加する読出し電圧である。更に読出し電圧を大きくしていくと、オンセル数の増加率は小さくなり、或る値において最小値となる。この読出し電圧における増加率は、“Ａ”レベルの閾値電圧分布と、“Ｂ”レベルの閾値電圧の分布とが重ならない場合にはゼロとなる。他方で重なる場合には、或る一定のゼロではない最小値（＞０）となる。そして更に読出し電圧を大きくしていくと、再びオンセル数の増加率が大きくなり、“Ｂ”レベルの中央値である電圧ＶＢよりわずかに小さい電圧で再びｄＭ／ｄＶが最大となる。
【００９４】
上述のオンセル数の累積値の変化によって、２つのレベル間の谷位置、すなわち２つのレベルの閾値電圧分布の重なりが最も小さくなる読出し電圧の位置を検出することができる。例えば、まず、読出し電圧Ｖ１を用いて読出し動作が行われる。この時のオンセル数をＭ１とする。次に、電圧Ｖ１よりΔＶだけ大きい電圧Ｖ２を用いて読出し動作が行われる。この時のオンセル数をＭ２とする。すると、選択ワード線ＷＬに印加する読出し電圧がＶ１からＶ２に上昇した際に新たにオンするメモリセルトランジスタＭＴの数は、（Ｍ２−Ｍ１）個である。
【００９５】
引き続き、電圧Ｖ２よりΔＶだけ大きい電圧Ｖ３を用いて読出し動作を行う。この時のオンセル数をＭ３とする。すると、選択ワード線ＷＬに印加する読出し電圧がＶ２からＶ３に上昇した際に新たにオンするメモリセルトランジスタＭＴの数は、（Ｍ３−Ｍ２）個である。そして、（Ｍ２−Ｍ１）＞（Ｍ３−Ｍ２）であったとすれば、ｄＭ／ｄＶが最小となる電圧は、少なくとも電圧Ｖ２より高いと考えられる。
【００９６】
引き続き、電圧Ｖ３よりΔＶだけ大きい電圧Ｖ４を用いて読出し動作を行う。この時のオンセル数がＭ４であり、（Ｍ３−Ｍ２）＞（Ｍ４−Ｍ３）であったとすれば、図１０（Ｃ）のようなヒストグラムが得られる。
【００９７】
以上の結果、オンセル数変化量によって、図１０（Ｃ）における一点鎖線で示されるような閾値電圧分布を推測することができ、“Ａ”レベルと“Ｂ”レベルの間の谷位置が電圧Ｖ２と電圧Ｖ３との間にあることが推定できる。
【００９８】
オンセル数変化量は、例えば、読出し電圧を変化させることによって１ページ当たりの読出しデータ内のビット数（ビットカウント）が変化する様子を追跡することにより抽出される。これらの動作を総称してＶｔｈトラッキングという。
【００９９】
１．２．３．２  Ｖｔｈトラッキング動作の詳細について
次に、第１実施形態に係る半導体記憶装置におけるＶｔｈトラッキング動作の詳細について説明する。図１１は、第１実施形態に係るメモリシステムにおけるＶｔｈトラッキング動作を説明するためのフローチャートである。図１１に示されたステップＳＴ２１〜ＳＴ３０は、図８におけるステップＳＴ４に対応する。
【０１００】
図１１に示すように、ステップＳＴ２１において、コントローラ１０は、ロックコマンド“ＸＸｈ”を発行する。
【０１０１】
ステップＳＴ２２において、半導体記憶装置２０は、最新の温度情報に基づく温度補正値ｄＶ２を決定し、以降の動作に適用される温度補正値を、温度補正値ｄＶ２に固定する。
【０１０２】
ステップＳＴ２３において、コントローラ１０は、以降のステップＳＴ２４〜ＳＴ２８で実行されるループ処理の初期化を行う（Ｖｌｖ＝０（Ｖｌｖは実数））。ここで、電圧Ｖｌｖは、シングルレベルリードにおいて適用される読出し電圧の標準値である。
【０１０３】
ステップＳＴ２４において、コントローラ１０は、電圧Ｖｌｖを読出し電圧の標準値として指定するシングルレベルリードコマンドを半導体記憶装置２０に発行する。
【０１０４】
ステップＳＴ２５において、半導体記憶装置２０は、電圧Ｖｌｖの標準値に対して、温度補正値ｄＶ２を適用したシングルレベルリードを実行する。半導体記憶装置２０は、シングルレベルリードの読出しデータをコントローラ１０に送信する。
【０１０５】
ステップＳＴ２６において、コントローラ１０は、シングルレベルリードの読出しデータに基づいて、ビットカウントを算出する。
【０１０６】
ステップＳＴ２７において、コントローラ１０は、ループ処理を継続するか否かを判定する。具体的には、電圧Ｖｌｖが電圧Ｖｌｖ＿ｍａｘより大きくない場合（ステップＳＴ２７；ｎｏ）、ステップＳＴ２８に進んで電圧Ｖｌｖに電圧Δｌｖをインクリメントした後にステップＳＴ２４に戻る。また、電圧Ｖｌｖが電圧Ｖｌｖ＿ｍａｘより大きい場合（ステップＳＴ２７；ｙｅｓ）、ステップＳＴ２９に進む。
【０１０７】
ステップＳＴ２９において、コントローラ１０は、アンロックコマンド“ＹＹｈ”を発行する。
【０１０８】
ステップＳＴ３０において、半導体記憶装置２０は、温度補正値ｄＶの更新を再開する。
【０１０９】
なお、上述の通り、コントローラ１０は、全てのシングルレベルリードにおけるビットカウントの算出が完了した後、谷位置の検出（図８に示したステップＳＴ５）を行う。これにより、コントローラ１０は、後続する硬判定処理（図８に示したステップＳＴ８）が実行される読出しデータの読出し電圧を決定することができる。
【０１１０】
図１２は、第１実施形態に係る半導体記憶装置のシングルレベルリード動作を説明するためのコマンドシーケンスである。図１２に示されたコマンドシーケンスは、図１１におけるステップＳＴ２５に対応する。
【０１１１】
図１２に示すように、コントローラ１０は、コマンド“ＡＡｈ”を発行する。コマンド“ＡＡｈ”は、半導体記憶装置２０に対して実行させるシングルレベルリードの設定を行うためのコマンドである。引き続きコントローラ１０は、例えば１サイクルにわたってアドレスを発行する。その後、コントローラ１０は、例えば１サイクルにわたってデータＤＡＴを発行する。データＤＡＴは、例えば、シングルレベルリードにおける読出し電圧の標準値（Ｖｌｖ＋Δｌｖ）に対応する情報を含む。
【０１１２】
コントローラ１０は、プリフィックスコマンド“ＢＢｈ”を発行する。コマンド“ＢＢｈ”は、コントローラ１０が半導体記憶装置２０に対して、シングルレベルリードを行う旨を宣言するためのコマンドである。その後、コントローラ１０は、第１読出しコマンド“００ｈ”を発行し、引き続き例えば５サイクルにわたってアドレス（カラムアドレス、ブロックアドレス、ページアドレスを含む）を発行する。その後、コントローラ１０は、第２読出しコマンド“３０ｈ”を発行する。
【０１１３】
コマンド“３０ｈ”がレジスタ２４に格納されると、シーケンサ２５は、電圧生成回路２６、ロウデコーダ２７、及びセンスアンプモジュール２８等を制御して、読出し動作を開始する。ロジック制御回路２３は、信号／ＲＢを“Ｌ”レベルにして、半導体記憶装置２０がビジー状態であることをコントローラ１０に知らせる。読出し動作の間、コントローラ１０から送信されたアドレスに相当する領域から１ページ分のデータが読み出される。ロジック制御回路２３は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをコントローラ１０に知らせる。
【０１１４】
コントローラ１０は、半導体記憶装置２０がレディ状態になると、信号／ＲＥを繰り返しアサートする。信号／ＲＥがトグルされるたびに、メモリセルアレイ２１から読み出されたデータがコントローラ１０へ送信される。
【０１１５】
なお、上記コマンドシーケンスにおいて、半導体記憶装置２０にコマンドを入力する際には、コントローラ１０は信号ＣＬＥをアサートし、アドレスを入力する際には信号ＡＬＥをアサートし、データを入力する際には信号ＣＬＥ及びＡＬＥをネゲートする。また、半導体記憶装置２０に何らかの信号を入力する際には、コントローラ１０は、信号／ＷＥをトグルさせる。
【０１１６】
以上のように動作することにより、ステップＳＴ２４〜ＳＴ２８において０≦Ｖｌｖ＜Ｖｌｖ＿ｍａｘの間繰り返し実行される複数回のシングルレベルリードは、ロック対象動作となる。つまり、Ｖｔｈトラッキング動作において連続して実行される複数回のシングルレベルリードには、同一の温度補正値ｄＶ２が適用される。
【０１１７】
１．２．４  ソフトビットリード動作について
次に、第１実施形態に係る半導体記憶装置のソフトビットリード動作について説明する。
【０１１８】
１．２．４．１  ソフトビットリード動作の概要について
第１実施形態に係るソフトビットリード動作の概要について説明する。図１３は、第１実施形態に係る半導体記憶装置におけるソフトビットリード動作の概要を説明するための模式図である。図１３は、メモリセルトランジスタＭＴ群の閾値電圧の分布の一例として、“Ａ”レベル及び“Ｂ”レベルの閾値電圧分布を示したグラフである。
【０１１９】
図１３に示すように、ソフトビットリード動作は、ノーマルリードと、当該ノーマルリードからシフトさせた複数のシフトリードと、を含む。図１３の例では、ノーマルリードは、標準値として読出し電圧ＢＲが対応している。そして、複数のシフトリードはそれぞれ、標準値として、ノーマルリードの読出し電圧ＢＲに対して、±３Δ、±２Δ、及び±Δだけシフトさせた読出し電圧（ＢＲ±３Δ、ＢＲ±２Δ、及びＢＲ±Δ）が対応している。つまり、ソフトビットリード動作によって、７つの異なる読出し電圧（ＢＲ−３Δ、ＢＲ−２Δ、ＢＲ−Δ、ＢＲ、ＢＲ＋Δ、ＢＲ＋２Δ、及びＢＲ＋３Δ）による読出し動作が実行され、７つの読出しデータが読み出される。ソフトビットリード動作では、これら複数の読出し動作は、連続して実行される。
【０１２０】
ＥＣＣ回路１３は、ソフトビットリード動作によって連続して読み出された複数の読出しデータを用いて、メモリセルトランジスタＭＴ群の閾値電圧の分布を推定する。これにより、ＥＣＣ回路１３は、１回の読出しデータのみに基づく誤り訂正よりも精度の高い誤り訂正を行うことができる。
【０１２１】
１．２．４．２  ソフトビットリード動作の詳細について
次に、第１実施形態に係るメモリシステムにおけるソフトビットリード動作の詳細について説明する。図１４は、第１実施形態に係るメモリシステムにおけるソフトビットリード動作を説明するためのフローチャートである。図１４に示されたステップＳＴ３１〜ＳＴ３９は、図８におけるステップＳＴ９に対応する。
【０１２２】
図１４に示すように、ステップＳＴ３１において、コントローラ１０は、ロックコマンド“ＸＸｈ”を発行する。
【０１２３】
ステップＳＴ３２において、半導体記憶装置２０は、最新の温度情報に基づく温度補正値ｄＶ２を決定し、以降の動作に適用される温度補正値を、温度補正値ｄＶ２に固定する。
【０１２４】
ステップＳＴ３３において、コントローラ１０は、以降のステップＳＴ３４〜ＳＴ３７で実行されるループ処理の初期化を行う（ｎ＝０（ｎは０≦ｎ≦Ｎの整数（Ｎは任意の整数）））。
【０１２５】
ステップＳＴ３４において、コントローラ１０は、ループ数ｎに予め対応付けられたシフト量を指定するシフトリードコマンドを半導体記憶装置２０に発行する。
【０１２６】
ステップＳＴ３５において、半導体記憶装置２０は、ノーマルリードの標準値からループ数ｎに対応するシフト量だけシフトさせた読出し電圧に対して、温度補正値ｄＶ２を適用したシフトリードを実行する。半導体記憶装置２０は、シフトリードの読出しデータをコントローラ１０に送信する。コントローラ１０は、全てのループ数ｎにおけるシフトリードの読出しデータを保持する。
【０１２７】
ステップＳＴ３６において、コントローラ１０は、ループ処理を継続するか否かを判定する。具体的には、ループ数ｎが値Ｎ以上でない場合（ステップＳＴ３６；ｎｏ）、ステップＳＴ３６に進んでループ数ｎをインクリメントした後にステップＳＴ３４に戻る。また、ループ数ｎが値Ｎ以上の場合（ステップＳＴ３６；ｙｅｓ）、ステップＳＴ３８に進む。
【０１２８】
ステップＳＴ３８において、コントローラ１０は、アンロックコマンド“ＹＹｈ”を発行する。
【０１２９】
ステップＳＴ３９において、半導体記憶装置２０は、温度補正値ｄＶの更新を再開する。
【０１３０】
図１５は、第１実施形態に係る半導体記憶装置のソフトビットリード動作を説明するためのテーブルである。図１５は、例えば、ループ数ｎと、当該ループ数ｎにおいて実行されるシフトリードに適用されるシフト量との関係が示される。図１５の例では、値Ｎが６の場合が示されており、ループ数ｎ＝０からループ数ｎ＝６までの合計７回のシフトリードの各々に適用されるシフト量が示される。
【０１３１】
図１５に示すように、ループ数ｎ＝０の場合、シフト量は“０”が設定され、ノーマルリードと同じ読出し電圧が標準値として適用される。ループ数ｎ＝１の場合、シフト量は“−Δ”が設定され、ノーマルリードの読出し電圧よりΔだけ小さい値が読出し電圧として適用される。ループ数ｎ＝２の場合、シフト量は“−２Δ”が設定され、ノーマルリードの読出し電圧より２Δだけ小さい値が読出し電圧として適用される。ループ数ｎ＝３の場合、シフト量は“−３Δ”が設定され、ノーマルリードの読出し電圧より３Δだけ小さい値が読出し電圧として適用される。ループ数ｎ＝４の場合、シフト量は“Δ”が設定され、ノーマルリードの読出し電圧よりΔだけ大きい値が読出し電圧として適用される。ループ数ｎ＝５の場合、シフト量は“２Δ”が設定され、ノーマルリードの読出し電圧より２Δだけ大きい値が読出し電圧として適用される。ループ数ｎ＝６の場合、シフト量は“３Δ”が設定され、ノーマルリードの読出し電圧より３Δだけ大きい値が読出し電圧として適用される。
【０１３２】
図１６は、第１実施形態に係る半導体記憶装置のシフトリード動作を説明するためのコマンドシーケンスである。図１６に示されたコマンドシーケンスは、図１４におけるステップＳＴ３５に対応する。
【０１３３】
図１６に示すように、コントローラ１０は、まずプリフィックスコマンド“ＣＣｈ”を発行する。コマンド“ＣＣｈ”は、コントローラ１０が半導体記憶装置２０に対して、シフトリードを行う旨を宣言するためのコマンドである。引き続きコントローラ１０は、例えば１サイクルにわたってアドレスを発行する。その後、コントローラ１０は、例えば４サイクルにわたって、ノーマルリードの読出し電圧に対するシフト量に対応する値ＤＡＣを発行する。ＤＡＣ（D/A converter）値は、例えば、コントローラ１０が半導体記憶装置２０に読出し電圧のシフト量を指定する際の指示値である。
【０１３４】
コントローラ１０は、ノーマルリードと同様に、コマンド“ＤＤｈ”及び第１読出しコマンド“００ｈ”を発行し、半導体記憶装置２０に送信する。コマンド“ＤＤｈ”は、後続するアドレスがいずれのページに対応するかを示す。より具体的には、例えば、半導体記憶装置２０は、連続するコマンド“０１ｈ”及び“００ｈ”を受け取ると、下位ページ読出しであることを認識し、コマンド“０２ｈ”及び“００ｈ”を受け取ると、中位ページ読出しであることを認識し、コマンド“０３ｈ”及び“００ｈ”を受け取ると、上位ページ読出しであることを認識する。コントローラ１０は、引き続き例えば５サイクルにわたってアドレス（カラムアドレス、ブロックアドレス、ページアドレスを含む）を発行する。その後、コントローラ１０は、第２読出しコマンド“３０ｈ”を発行する。
【０１３５】
コマンド“３０ｈ”がレジスタ２４に格納されると、シーケンサ２５は、電圧生成回路２６、ロウデコーダ２７、及びセンスアンプモジュール２８等を制御して、読出し動作を開始する。ロジック制御回路２３は、信号／ＲＢを“Ｌ”レベルにして、半導体記憶装置２０がビジー状態であることをコントローラ１０に知らせる。読出し動作の間、コントローラ１０から送信されたアドレスに相当する領域から１ページ分のデータが読み出される。ロジック制御回路２３は、信号／ＲＢを“Ｈ”レベルにして、半導体記憶装置２０がレディ状態であることをコントローラ１０に知らせる。
【０１３６】
なお、その他の動作については、シングルレベルリード動作と同様であるため、説明を省略する。
【０１３７】
以上のように動作することにより、ステップＳＴ３４〜ＳＴ３７において０≦ｎ＜Ｎの間繰り返し実行される複数回のシフトリードは、ロック対象動作となる。つまり、ソフトビットリード動作において繰り返し実行される複数回のシフトリードには、同一の温度補正値ｄＶ２が適用される。
【０１３８】
１．３  本実施形態に係る効果
第１実施形態によれば、データの読出し精度の低下を抑制することができる。本効果につき、以下に説明する。
【０１３９】
半導体記憶装置の書込み動作及び読出し動作では、動作時の温度環境によってメモリセルトランジスタの特性が変化する。このため、書込み動作及び読出し動作の際に、温度に応じてメモリセルトランジスタに印加する電圧等のパラメタを温度補正値によって補正する。これにより、温度変化に伴うメモリセルトランジスタの特性の変化をキャンセルすることができ、ひいては、信頼性が動作環境によって大きく左右される事態を避けることができる。
【０１４０】
一方、半導体記憶装置では、ディスターブやリテンションによってメモリセルトランジスタの閾値電圧分布が大きく変動すると、読出しデータにＥＣＣ回路の訂正能力を超えたビットエラーが含まれる場合がある。かかる場合に読出しデータの信頼性を向上させ、再度の誤り訂正によって訂正可能な程度にビットエラーを低減するための技術として、Ｖｔｈトラッキングやソフトビットリードといった手法が用いられる。Ｖｔｈトラッキングやソフトビットリードはいずれも、最適な読出しデータを得るために、複数回の読出し動作を連続して行うことを要する。
【０１４１】
しかしながら、Ｖｔｈトラッキングやソフトビットリード動作中に温度変化が生じた場合、複数回の読出し動作のうちの温度変化が生じる前と後とで、異なる温度補正値が適用される可能性がある。
【０１４２】
図１７は、比較例に係る半導体記憶装置の動作の概要を説明するための模式図である。図１７は、一例として、ソフトビットリード動作において、ループ数ｎ＝３以前と、ループ数ｎ＝４以降との間に、温度補正値ｄＶを変化させ得る温度変化が生じた場合のワード線ＷＬに印加される電圧を示している。このように、ソフトビットリード動作の途中で異なる温度補正値ｄＶが適用された場合、連続する複数回の読出し動作の間の読出し電圧のシフト量が一定ではなくなる。具体的には、読出し電圧ＢＲと、読出し電圧ＢＲ＋Δの間のシフト量は、その他の読出し電圧間のシフト量と異なる。しかしながら、ＥＣＣ回路１３による軟判定復号処理では、全ての読出し電圧において同一の温度補正値ｄＶが適用されているものとして実行される。つまり、ＥＣＣ回路１３は、例えば、全ての読出し電圧間のシフト量が一定であることを前提として軟判定復号処理を実行する。このため、図１７の例のような状態が発生した場合、ＥＣＣ回路１３による軟判定復号処理の信頼性が低下し、結果として最適な誤り訂正が実施できない可能性がある。
【０１４３】
第１実施形態によれば、シーケンサ２５は、ロックコマンド“ＸＸｈ”を受け取ると、当該ロックコマンド“ＸＸｈ”を受け取った後の温度の温度情報に基づいて温度補正値ｄＶ２を温度に応じて決定する。そして、シーケンサ２５は、当該温度補正値ｄＶ２と異なる値への温度補正値ｄＶの更新をロックする。これにより、Ｖｔｈトラッキングやソフトビットリードといった連続して複数のデータ読み出す動作の前にロックコマンド“ＸＸｈ”を受けると、複数回のデータ読出しの途中で温度補正値ｄＶ２が更新されることを防止することができる。したがって、後続するＥＣＣの信頼精度の低下を抑制することができ、ひいては、データの読出し精度の低下を抑制できる。
【０１４４】
また、シーケンサ２５は、アンロックコマンド“ＹＹｈ”を受け取ると、温度補正値ｄＶの更新を再開する。このため、一旦ロックした温度補正値ｄＶ２を、再度更新できる。このため、Ｖｔｈトラッキングやソフトビットリードが終了した後の動作において、最新の温度情報に基づく補正値ｄＶを適用することができる。
【０１４５】
また、コントローラ１０は、ＥＣＣ回路１３による誤り訂正に失敗した場合に、ロックコマンド“ＸＸｈ”を発行する。これにより、誤り訂正が失敗した読出しデータに対して、温度補正値ｄＶ２に固定されたＶｔｈトラッキング又はソフトビットリード動作を速やかに実行することができる。
【０１４６】
また、コントローラ１０は、アンロックコマンド“ＹＹｈ”を発行した後に、ＥＣＣ回路１３による誤り訂正を実行する。これにより、Ｖｔｈトラッキングによって得られた最適な読出し電圧を用いた読出し動作を、最新の温度補正値を用いて実行することができる。
【０１４７】
また、コントローラ１０は、ソフトビットリード動作が終了した後に、ＥＣＣ回路１３による誤り訂正を実行する。これにより、ソフトビットリード動作によって得られた複数の読出しデータに基づく誤り訂正を行うことができる。
【０１４８】
２．その他の変形例等
実施形態は、上述の第１実施形態で述べた形態に限らず、種々の変形が可能である。上述の第１実施形態では、１つのメモリセルトランジスタＭＴあたり３ビットを保持可能な場合（ＴＬＣ：Triple Level Cell）について説明したが、これに限られない。例えば、メモリセルトランジスタＭＴは、２ビットを保持可能（ＭＬＣ：Multi Level Cell）でもよく、４ビット以上を保持可能でもよい。
【０１４９】
その他、各実施形態及び各変形例において、以下の事項が適用されることが可能である。
【０１５０】
多値レベルの読み出し動作（リード）において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。
【０１５１】
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。
【０１５２】
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、及び３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。
【０１５３】
読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、及び７０μｓ〜８０μｓのいずれかの間にしてもよい。
【０１５４】
書き込み動作は、プログラム動作及びベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、及び１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。
【０１５５】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。
【０１５６】
プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
【０１５７】
非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。
【０１５８】
非選択のワード線が奇数番目のワード線であるか、又は偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。
【０１５９】
書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、及び１９００μｓ〜２０００μｓのいずれかの間にしてもよい。
【０１６０】
消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、及び１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。
【０１６１】
消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び４０００μｓ〜９０００μｓのいずれかの間にしてもよい。
【０１６２】
メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、又はＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。
【０１６３】
また、メモリセル間にはエアギャップを形成することができる。
【０１６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１６５】
１…メモリシステム、１０…コントローラ、１１…プロセッサ、１２…メモリ、１３…ＥＣＣ回路、１４…ＮＡＮＤインタフェース回路、１５…バッファメモリ、１６…ホストインタフェース回路、２０…半導体記憶装置、２１…メモリセルアレイ、２２…入出力回路、２３…ロジック制御回路、２４…レジスタ、２５…シーケンサ、２６…電圧生成回路、２７…ロウデコーダ、２８…センスアンプモジュール、２９…温度センサ、３０…半導体基板、３１〜３３、３８、４２、４４…配線層、３４…ブロック絶縁膜、３５…電荷蓄積層、３６…トンネル酸化膜、３７…半導体ピラー、４１、４３…コンタクトプラグ、３９…ｎ＋型不純物拡散領域、４０…ｐ＋型不純物拡散領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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