(57)【要約】【課題】基板上に半導体チップを好適に搭載することが可能な半導体装置を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板上に設けられた第１配線層とを備える。前記装置は、前記基板および前記第１配線層上に設けられ、開口部を有する第１絶縁膜を備える。前記装置は、前記基板上において前記第１絶縁膜の前記開口部内に設けられた第１半導体チップと、前記第１半導体チップと前記第１配線層とを電気的に接続するワイヤとを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた第１配線層と、
前記基板および前記第１配線層上に設けられ、開口部を有する第１絶縁膜と、
前記基板上において前記第１絶縁膜の前記開口部内に設けられた第１半導体チップと、
前記第１半導体チップと前記第１配線層とを電気的に接続するワイヤと、
を備える半導体装置。
【請求項２】
前記第１半導体チップは、前記第１絶縁膜の前記開口部内に、前記第１絶縁膜と接触しないように設けられている、請求項１に記載の半導体装置。
【請求項３】
前記第１絶縁膜は、前記第１配線層を覆うソルダーレジストである、請求項１または２に記載の半導体装置。
【請求項４】
前記第１半導体チップは、前記第１配線層上に第１接着剤を介して設けられている、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１半導体チップは、前記基板上に前記第１配線層を介さずに設けられている、請求項１から３のいずれか１項に記載の半導体装置。
【請求項６】
前記基板は、前記基板の第１面に前記第１配線層が設けられ、前記基板の第２面に第２配線層が設けられた２層基板、または、前記基板の前記第１面に前記第１配線層が設けられ、前記基板の前記第２面に前記第２配線層が設けられ、前記基板内に１層以上の配線層が設けられた多層基板である、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１半導体チップ上に設けられ、前記第１半導体チップより大きいサイズを有する第２半導体チップをさらに備える、請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記第２半導体チップは、前記第１半導体チップ上に第２接着剤を介して設けられており、前記第１半導体チップは、前記第２接着剤内に位置している、請求項７に記載の半導体装置。
【請求項９】
前記第２半導体チップ上に設けられた第３半導体チップをさらに備える、請求項７または８に記載の半導体装置。
【請求項１０】
前記第３半導体チップは、前記第２半導体チップ上に、半導体チップとして機能しない半導体部材を介して設けられている、請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、複数の半導体チップを１つの半導体パッケージ内に搭載したＭＣＰ（Multi Chip Package）の開発が進んでいる。この場合、大サイズの第２半導体チップ上に小サイズの第１半導体チップを積層すると、第１半導体チップのワイヤボンディングが困難になる場合がある。そこで、小サイズの第１半導体チップ上に、ＦＯＤ（Film on Die）と呼ばれる接着剤を介して大サイズの第２半導体チップを積層して、第１半導体チップをＦＯＤ内に埋め込むことが考えられる。
【０００３】
この場合、第１半導体チップの厚みの影響により、第１半導体チップ上のＦＯＤの上面が膨らむ場合がある。その結果、第２半導体チップに圧力が加わり、第２半導体チップの上面が膨らむことがある。このような第２半導体チップ上に第３半導体チップを積層すると、この膨れを起点として半導体パッケージ内にクラックが生じるおそれがある。また、これらの半導体チップを覆う封止樹脂に関し、この膨れの上方部分の封止樹脂が薄くなるため、レーザーマーキングの際にレーザーがこの部分を貫通して半導体チップにダメージを与えるおそれがある。そのため、封止樹脂を厚くする必要が生じ、半導体パッケージの薄膜化の障害となる。そこで、これらの問題が解決されるように、基板上に半導体チップを好適な態様で搭載することや、複数の半導体チップを好適な態様で積層することが可能な手法が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−２１６２１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
基板上に半導体チップを好適に搭載することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００６】
一の実施形態によれば、半導体装置は、基板と、前記基板上に設けられた第１配線層とを備える。前記装置は、前記基板および前記第１配線層上に設けられ、開口部を有する第１絶縁膜を備える。前記装置は、前記基板上において前記第１絶縁膜の前記開口部内に設けられた第１半導体チップと、前記第１半導体チップと前記第１配線層とを電気的に接続するワイヤとを備える。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の半導体装置の製造方法を示す断面図および上面図(1/4)である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図および上面図(2/4)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図５】第１実施形態の変形例の半導体装置の製造方法を示す断面図である。
【図６】第１実施形態の第２半導体チップと第３半導体チップの形状と配置の例を説明するための上面図である。
【図７】第１実施形態の基板の構造の例を説明するための断面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を、図面を参照して説明する。
【０００９】
（第１実施形態）
図１および図２は、第１実施形態の半導体装置の製造方法を示す断面図および上面図である。図１(ａ)は、図１(ｂ)に示すＡ−Ａ’線に沿った断面を示し、図２(ａ)は、図２(ｂ)に示すＡ−Ａ’線に沿った断面を示す。また、図３および図４は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００１０】
まず、図１(ａ)および図１(ｂ)に示すような基板１を用意する。図１(ａ)および図１(ｂ)は、基板１の第１および第２面Ｓ１、Ｓ２に平行で互いに垂直なＸ方向およびＹ方向と、基板１の第１および第２面Ｓ１、Ｓ２に垂直なＺ方向とを示している。第１面Ｓ１は、基板１の表面に相当し、第２面Ｓ２は、基板１の裏面に相当する。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱うが、−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【００１１】
図１(ａ)および図１(ｂ)は、基板１と、第１配線層２と、第２配線層３と、第１絶縁膜の例である第１ソルダーレジスト４と、第２絶縁膜の例である第２ソルダーレジスト５とを示している。
【００１２】
第１配線層２は、基板１の第１面Ｓ１に形成されている。第１配線層２の例は、銅（Ｃｕ）層などの金属層である。本実施形態の第１配線層２の厚さは、１２μｍである。
【００１３】
第２配線層３は、基板１の第２面Ｓ２に形成されている。第２配線層３の例は、銅（Ｃｕ）層などの金属層である。本実施形態の第２配線層３の厚さは、１２μｍである。
【００１４】
第１ソルダーレジスト４は、第１配線層２を保護するための樹脂膜であり、基板１と第１配線層２とを覆うように第１面Ｓ１に形成されている。本実施形態の第１ソルダーレジスト４の厚さは、基板１の第１面Ｓ１から計測して３０μｍであり、第１配線層２の上面から計測して１８μｍである。すなわち、第１配線層２と第１ソルダーレジスト４の合計膜厚は、３０μｍである。
【００１５】
第１ソルダーレジスト４は、開口部４ａ、４ｂを有している。開口部４ａは、第１配線層２の一部をパッドとして使用するために設けられている。開口部４ｂは、後述するように、半導体チップを収容するために設けられている。図１(ｂ)では、開口部４ｂ内に第１配線層２（引き回し配線）が存在しているが、開口部４ｂ内には第１配線層２は存在していなくてもよい。
【００１６】
第２ソルダーレジスト５は、第２配線層３を保護するための樹脂膜であり、基板１と第２配線層３とを覆うように第２面Ｓ２に形成されている。本実施形態の第２ソルダーレジスト５の厚さは、基板１の第２面Ｓ２から計測して３０μｍであり、第２配線層３の下面から計測して１８μｍである。すなわち、第２配線層３と第２ソルダーレジスト５の合計膜厚は、３０μｍである。
【００１７】
第２ソルダーレジスト５は、開口部５ａを有している。開口部５ａは、第２配線層３の一部をパッドとして使用するために設けられている。
【００１８】
次に、図２(ａ)および図２(ｂ)に示すように、基板１の第１面Ｓ１に、第１接着剤１１を介して第１半導体チップ１２を搭載する。具体的には、第１半導体チップ１２は、基板１上において第１ソルダーレジスト４の開口部４ｂ内に配置され、基板１に接着される。
【００１９】
第１接着剤１１の材質は、フィルム状でも液状でもよい。本実施形態の第１接着剤１１は、例えばＤＡＦ（Die Attachment Film）である。本実施形態の第１接着剤１１の厚さは、基板１の第１面Ｓ１から計測して１５μｍである。第１配線層２と第１半導体チップ１２が接触しないように、第１接着剤１１の厚さは、第１配線層２の厚さよりも厚く設定されている。また、半導体パッケージを薄膜化するため、第１接着剤１１の厚さは、第１配線層２と第１ソルダーレジストとの合計膜厚よりも薄く設定されている。
【００２０】
第１半導体チップ１２は、例えばメモリを制御するためのコントローラである。本実施形態の第１半導体チップ１２は、図２(ｂ)に示すように、第１ソルダーレジスト４の開口部４ｂ内に、第１ソルダーレジスト４と接触しないように配置されている。開口部４ｂのサイズは、第１ソルダーレジスト４と第１半導体チップ１２が重ならなければ、どのようなサイズに設定してもよい。
【００２１】
符号Ｌは、第１ソルダーレジスト４と第１半導体チップ１２との間の隙間の幅を示している。第１半導体チップ１２を配置する際のマージンを確保するため、隙間の幅Ｌは、例えば１０μｍ以上に設定することが望ましい。また、第１半導体チップ１２の厚さは、例えば３０μｍである。
【００２２】
なお、開口部４ｂ内には第１配線層２が存在しているため、第１半導体チップ１２は、基板１および第１配線層２上に第１接着剤１１を介して搭載される。一方、開口部４ｂ内に第１配線層２が存在しない場合には、第１半導体チップ１２は、基板１上に第１配線層２を介さずに第１接着剤１１を介して搭載される。
【００２３】
次に、第１半導体チップ１２を、第１ボンディングワイヤ１３により、開口部４ａ内の第１配線層２と電気的に接続する（図３）。次に、第１半導体チップ１２上に、第２接着剤１４が貼り付けられた第２半導体チップ１５を搭載する（図３）。次に、第２半導体チップ１５を、第２ボンディングワイヤ１６により、開口部４ａ内の第１配線層２と電気的に接続する（図３）。
【００２４】
第２接着剤１４の材質は、第１半導体チップ１２や第１ボンディングワイヤ１３を埋め込み可能であれば、フィルム状でも液状でもよい。本実施形態の第２接着剤１４は、ＦＯＤ（Film on Die）に相当する。
【００２５】
第２半導体チップ１５は、例えばＮＡＮＤメモリやＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。第２半導体チップ１５の厚さは、例えば３０μｍである。また、本実施形態の第２半導体チップ１５は、第１半導体チップ１２よりも大きいサイズを有している。ここで、第１および第２半導体チップ１２、１５のサイズとは、これらの半導体チップの上面や下面の面積を意味する。これは、後述する他の半導体チップでも同様である。
【００２６】
このように、第２半導体チップ１５は第１半導体チップ１２よりも大きいサイズを有しているため、第１半導体チップ１２や第１ボンディングワイヤ１３は、第２接着剤１４内に埋め込まれることとなる。
【００２７】
次に、第２半導体チップ１５上に、第３接着剤１７を介して第３半導体チップ１８を搭載する（図４）。次に、第３半導体チップ１８を、第３ボンディングワイヤ１９により、開口部４ａ内の第１配線層２と電気的に接続する（図４）。
【００２８】
第３接着剤１７の材質は、フィルム状でも液状でもよい。本実施形態の第３接着剤１７は、例えばＤＡＦである。
【００２９】
第３半導体チップ１８は、例えばＮＡＮＤメモリやＳＤＲＡＭである。第３半導体チップ１８の厚さは、例えば３０μｍである。第３半導体チップ１８は、ここでは第２半導体チップ１５より小さいサイズを有しているが、第２半導体チップ１５より大きいサイズを有していてもよいし、第２半導体チップ１５と同じサイズを有していてもよい。
【００３０】
その後、基板１の第１面Ｓ１に、第１から第３半導体チップ１２、１５、１８等を覆うように、封止樹脂２１を形成し、封止樹脂２１の上面へのレーザーマーキングを行う（図４）。さらには、開口部５ａ内の第２配線層５にソルダーボール２２を設ける（図４）。こうして、本実施形態の半導体装置（半導体パッケージ）が製造される。
【００３１】
なお、本実施形態の半導体装置は、４つ以上の半導体チップを積層して構成されていてもよい。この場合、第３半導体チップ１８上にさらなる１つ以上の半導体チップが積層される。また、本実施形態の半導体装置は、基板１の第１面Ｓ１に、２つ以上の第１半導体チップ１２を備えていてもよい。
【００３２】
次に、図３を再び参照し、第２半導体チップ１５の上面の膨れＢについて説明する。
【００３３】
本実施形態では、小サイズの第１半導体チップ１２上に第２接着剤１４を介して大サイズの第２半導体チップ１５を積層し、第１半導体チップ１２を第２接着剤１４内に埋め込んでいる。よって、第１半導体チップ１２の厚みの影響により、第１半導体チップ１２上の第２接着剤１４の上面が膨らむ場合がある。その結果、第２半導体チップ１５に圧力が加わり、第２半導体チップの上面が膨らむことがある。図３は、このような膨れＢの発生を模式的に示している。
【００３４】
検証の結果、膨れＢの高さ（厚さ）は、第１面Ｓ１に対する第１半導体チップ１２の上面の高さを低くすることで線形的に低減されることが判明した。そのため、本実施形態の第１半導体チップ１２は、第１ソルダーレジスト４上ではなく、第１ソルダーレジスト４の開口部４ｂ内に配置されている。これにより、第１半導体チップ１２の上面の高さを低くし、膨れＢの高さを低減することができる。
【００３５】
例えば、第１半導体チップ１２を第１ソルダーレジスト４上に配置する場合には、第１面Ｓ１に対する第１半導体チップ１２の上面の高さは７５μｍとなり、第１半導体チップ１２の上面が第１ソルダーレジスト４の上面に対して４５μｍだけ高くなる。この場合、膨れＢの高さは６０μｍになることが分かった。
【００３６】
一方、第１半導体チップ１２を第１ソルダーレジスト４の開口部４ｂ内に配置する場合には、第１面Ｓ１に対する第１半導体チップ１２の上面の高さは４５μｍとなり、第１半導体チップ１２の上面が第１ソルダーレジスト４の上面に対して１５μｍだけ高くなる。この場合、膨れＢの高さは３７μｍになることが分かった。
【００３７】
よって、本実施形態の第１半導体チップ１２を、第１ソルダーレジスト４上ではなく、第１ソルダーレジスト４の開口部４ｂ内に配置することで、膨れＢの高さを６０μｍから３７μｍに２３μｍだけ低減することができる。第２半導体チップ１５の厚さが３０μｍ程度であることを考慮すると、膨れＢの高さが２３μｍ低減される効果は大きい。これにより、膨れＢを起点として半導体パッケージ内にクラックが生じる可能性を低減することができる。クラックは、第３半導体チップ１８の積層後や、半導体チップの温度サイクル試験時に生じやすいが、本実施形態によればこのようなクラックの発生を抑制することが可能となる。
【００３８】
また、膨れＢの高さを低減することで、膨れＢの上方部分の封止樹脂２１を厚くすることが可能となる。具体的には、膨れＢの上方において、封止樹脂２１の上面と最上位の半導体チップ（ここでは第３半導体チップ１８）の上面との距離を長くすることが可能となる。これにより、封止樹脂２１が薄くても、レーザーマーキングの際にレーザーが最上位の半導体チップにダメージを与える可能性を低減することが可能となり、半導体装置の歩留まり向上や半導体パッケージの薄膜化を実現することが可能となる。
【００３９】
図５は、第１実施形態の変形例の半導体装置の製造方法を示す断面図である。
【００４０】
図５(ａ)に示す第３半導体チップ１８は、第２半導体チップ１５と同じサイズを有している。この場合、第２半導体チップ１５上にＤＡＦを介して第３半導体チップ１８を積層すると、第２ボンディングワイヤ１６が積層の邪魔になるおそれがある。
【００４１】
そこで、本変形例では第３接着剤１７としてＦＯＤを使用しており、第２半導体チップ１５上に、ＦＯＤが貼り付けられた第３半導体チップ１８を搭載している。これにより、第２ボンディングワイヤ１６が部分的にこのＦＯＤに埋め込まれており、上記の邪魔の問題を解消することが可能となる。
【００４２】
図５(ｂ)に示す第３半導体チップ１８も、第２半導体チップ１５と同じサイズを有している。そこで、本変形例では、第２半導体チップ１５上に接着剤（ＤＡＦ）２３を介してダミーチップ２４を積層し、ダミーチップ２４上に第３接着剤１７を介して第３半導体チップ１８を積層している。
【００４３】
ダミーチップ２４は、メモリ等の半導体チップとして機能しない半導体部材であり、例えばシリコン部材である。本実施形態のダミーチップ２４は、第２および第３半導体チップ１５、１８よりも小さいサイズを有している。よって、第２ボンディングワイヤ１６を第３接着剤１７内に埋め込むことなく、上記の邪魔の問題を解消することが可能となる。
【００４４】
図６は、第１実施形態の第２半導体チップ１５と第３半導体チップ１８の形状と配置の例を説明するための上面図である。
【００４５】
図６(ａ)は、第２半導体チップ１５上に第３半導体チップ１８を積層し、第３半導体チップ１８と開口部４ａ内の第１配線層２とを第３ボンディングワイヤ１９により接続した状態を示している。第２半導体チップ１５のサイズが大きいため、これらの開口部４ａは基板１の端部付近に配置する必要がある。これらの開口部４ａが基板１の端部から離れていると、これらの開口部４ａが第２半導体チップ１５で覆われてしまうからである。
【００４６】
図６(ｂ)は、第３半導体チップ１８のサイズをより小さくした例を示している。この場合、第３半導体チップ１８と図６(ｂ)の開口部４ａとの距離が長くなるため、第３ボンディングワイヤ１９の接続が困難となる。
【００４７】
そこで、この場合の第３半導体チップ１８は、これらの開口部４ａのいずれか付近に配置することが望ましい（図６(ｃ)）。これにより、第３半導体チップ１８のサイズが小さい場合でも、第３ボンディングワイヤ１９の接続を容易に行うことが可能となる。
【００４８】
これは、第１半導体チップ１２でも同様である。本実施形態では、開口部４ｂ付近にも開口部４ａを設け、この開口部４ａを第１ボンディングワイヤ１３の接続用に使用している（図１(ｂ)、図２(ｂ)、図３等を参照）。これにより、第１ボンディングワイヤ１３の接続を容易に行うことが可能となる。
【００４９】
図７は、第１実施形態の基板１の構造の例を説明するための断面図である。
【００５０】
図７(ａ)に示す基板１は、基板１の第１面Ｓ１に第１配線層２が設けられ、基板１の第２面Ｓ２に第２配線層３が設けられた２層基板である。第１配線層２と第２配線層３は例えば、基板１を貫通するビアプラグにより互いに電気的に接続される。
【００５１】
図７(ｂ)に示す基板１は、第１および第２配線層２、３に加え、基板１内に１層以上の配線層が設けられた多層基板である。図７(ｂ)は、このような配線層の例として、第３および第４配線層２５、２６を示している。第３配線層２５は、基板１の第１層１ａと第２層１ｂとの間に設けられ、第４配線層２６は、基板１の第１層１ａと第３層１ｃとの間に設けられている。第１から第４配線層２、３、２５、２６は例えば、基板１内に設けられたビアプラグにより互いに電気的に接続される。
【００５２】
本実施形態の基板１は、図７(ａ)に示す構造を有していてもよいし、図７(ｂ)に示す構造を有していてもよい。
【００５３】
以上のように、本実施形態の第１半導体チップ１２は、第１ソルダーレジスト４の開口部４ａ内に配置される。よって、本実施形態によれば、第１半導体チップ１２を第１ソルダーレジスト４上に配置する場合に比べて、半導体パッケージを薄膜化することや、あるいは封止樹脂２１の上面と最上位の半導体チップの上面との距離を十分に確保することが可能となる。
【００５４】
また、本実施形態では、第１半導体チップ１２よりもサイズの大きい第２半導体チップ１５を、第２接着剤１４を介して第１半導体チップ１２上に配置する。よって、本実施形態によれば、第１および第２ボンディングワイヤ１３、１６の接続が容易な構造を実現することが可能となる。さらには、本実施形態によれば、第１半導体チップ１２上に第２半導体チップ１５を積層する構造を採用しつつ、上述の膨れＢの問題に対処することが可能となる。
【００５５】
具体的には、第２半導体チップ１５上に第３半導体チップ１８を積層する場合に、膨れＢを起点として半導体パッケージ内にクラックが生じる可能性を低減することが可能となる。また、封止樹脂２１が薄くても、レーザーマーキングの際にレーザーが最上位の半導体チップにダメージを与える可能性を低減することが可能となる。
【００５６】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００５７】
１：基板、１ａ：第１層、１ｂ：第２層、１ｃ：第３層、
２：第１配線層、３：第２配線層、
４：第１ソルダーレジスト、４ａ：開口部、４ｂ：開口部、
５：第２ソルダーレジスト、５ａ：開口部、
１１：第１接着剤、１２：第１半導体チップ、１３：第１ボンディングワイヤ、
１４：第２接着剤、１５：第２半導体チップ、１６：第２ボンディングワイヤ、
１７：第３接着剤、１８：第３半導体チップ、１９：第３ボンディングワイヤ、
２１：封止樹脂、２２：ソルダーボール、２３：接着剤、２４：ダミーチップ、
２５：第３配線層、２６：第４配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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