(57)【要約】      （修正有）【課題】強誘電体メモリのビット線の放電によるプレート線へのノイズの発生を抑制する。【解決手段】一対のビット線ＢＬｋ，ＢＬｂｋに蓄積されている電荷を放電する第１の放電回路１４２と、一対のビット線に蓄積されている電荷を放電させる第２の放電回路１４１と、第１及び第２の放電回路のうちの第２の放電回路だけを動作させる低速放電モード、第１及び第２の放電回路を共に動作させる高速放電モード、第１及び第２の放電回路を共に停止させる停止モードを選択的に実行する制御部と、を含む。【選択図】図３
2018106773.tif 000002
【特許請求の範囲】
【請求項１】
一対のビット線のうちの少なくとも一方にメモリセルが接続され、前記一対のビット線にセンスアンプが接続されている半導体メモリであって、
前記一対のビット線に接続され、前記一対のビット線に蓄積されている電荷を放電する第１の放電回路と、
前記一対のビット線に接続され、前記一対のビット線に蓄積されている電荷を放電させる第２の放電回路と、
前記第１及び第２の放電回路のうちの第２の放電回路だけを動作させる低速放電モード、前記第１及び第２の放電回路を共に動作させる高速放電モード、前記第１及び第２の放電回路を共に停止させる停止モードを選択的に実施する制御部と、を含むことを特徴とする半導体メモリ。
【請求項２】
前記制御部は、放電実行又は放電停止を示す第１の制御信号と、前記センスアンプをイネーブル状態又はディスエイブル状態に設定することを示す複数の第２の制御信号とを生成するにあたり、前記低速放電モードでは前記第１の制御信号を前記放電実行を示す状態に設定し且つ前記複数の第２の制御信号のうちの少なくとも１つの第２の制御信号を前記ディスエイブル状態を示す状態に設定し、前記高速放電モードでは前記第１の制御信号を前記放電実行を示す状態に設定し且つ前記少なくとも１つの第２の制御信号を前記イネーブル状態を示す状態に設定し、前記停止モードでは前記第１の制御信号を前記放電停止を示す状態に設定し、
前記第１の放電回路は、前記第１の制御信号が前記放電実行を示し且つ前記少なくとも１つの第２の制御信号が前記イネーブル状態を示すときに前記一対のビット線に蓄積されている電荷を放電させる一方、前記第１の制御信号が放電停止を示すときには放電を停止し、
前記第２の放電回路は、前記第１の制御信号が前記放電実行を示すときに前記一対のビット線に蓄積されている電荷を放電させる一方、前記第１の制御信号が前記放電停止を示すときには放電を停止することを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記第１の放電回路は、
前記第１の制御信号が前記放電実行を示すときにオン状態となって第１の内部ノードに接地電位を印加する第１のスイッチ素子と、
前記第２の制御信号が前記イネーブル状態を示すときにオン状態となって前記一対のビット線のうちの一方のビット線と前記第１の内部ノードとを接続する第２のスイッチ素子と、
前記第１の制御信号が前記放電実行を示すときにオン状態となって第２の内部ノードに接地電位を印加する第３のスイッチ素子と、
前記第２の制御信号が前記イネーブル状態を示すときにオン状態となって前記一対のビット線のうちの他方のビット線と前記第２の内部ノードとを接続する第４のスイッチ素子と、を含み、
前記第２の放電回路は、
前記第１の制御信号が前記放電実行を示すときにオン状態となって前記一方のビット線に接地電位を印加する第５のスイッチ素子と、
前記第１の制御信号が前記放電実行を示すときにオン状態となって前記他方のビット線に接地電位を印加する第６のスイッチ素子と、を含むことを特徴とする請求項２に記載の半導体メモリ。
【請求項４】
前記センスアンプ部は、
前記第１の放電回路に含まれる前記第２及び第４のスイッチ素子を共有して含むと共に、前記一対のビット線間の電位差に基づき動作する第１及び第２の増幅素子を含み、
前記第２のスイッチ素子は前記一方のビット線及び前記第１の内部ノード間に接続されており、
前記第１の増幅素子は前記第１の内部ノードを介して前記第２のスイッチ素子と直列に接続されており、前記一対のビット線の電位差に基づき接地電位又は電源電位を前記第１の内部ノードを介して前記第２のスイッチ素子に供給し、
前記第４のスイッチ素子は前記他方のビット線及び前記第２の内部ノード間に接続されており、
前記第２の増幅素子は前記第２の内部ノードを介して前記第４のスイッチ素子と直列に接続されており、前記一対のビット線の電位差に基づき接地電位又は電源電位を前記第２の内部ノードを介して前記第２のスイッチ素子に供給することを特徴とする請求項３に記載の半導体メモリ。
【請求項５】
前記第５及び第６のスイッチ素子のオン電流は、前記第１〜第４のスイッチ素子各々のオン電流よりも小さいことを特徴とする請求項３又は４に記載の半導体メモリ。
【請求項６】
前記第１〜第６のスイッチ素子はＭＯＳ型トランジスタであり、
前記第５及び第６のスイッチ素子のゲート幅が、前記第１〜第４のスイッチ素子各々のゲート幅よりも小さいことを特徴とする請求項５に記載の半導体メモリ。
【請求項７】
前記第１〜第６のスイッチ素子はＭＯＳ型トランジスタであり、
前記第５及び第６のスイッチ素子のゲート長が、前記第１〜第４のスイッチ素子各々のゲート長よりも大きいことを特徴とする請求項５に記載の半導体メモリ。
【請求項８】
前記制御部は、
待機期間中は前記停止モードを実行し、
前記待機期間からメモリアクセス期間に移行した場合には、前記高速放電モードを実行した後に、前記停止モードを実行することを特徴とする請求項１〜７のいずれかに記載の半導体メモリ。
【請求項９】
一対のビット線のうちの少なくとも一方にメモリセルが接続され、前記一対のビット線にセンスアンプが接続されている半導体メモリであって、
前記一対のビット線に接続され、前記一対のビット線を充電する第１の充電回路と、
前記一対のビット線に接続され、前記一対のビット線を充電する第２の充電回路と、
前記第１及び第２の充電回路のうちの第２の充電回路だけを動作させる低速充電モード、前記第１及び第２の充電回路を共に動作させる高速充電モード、前記第１及び第２の充電回路を共に停止させる停止モードを選択的に実施する制御部と、を含むことを特徴とする半導体メモリ。
【請求項１０】
前記制御部は、充電実行又は充電停止を示す第１の制御信号と、前記センスアンプをイネーブル状態又はディスエイブル状態に設定することを示す複数の第２の制御信号とを生成するにあたり、前記低速充電モードでは前記第１の制御信号を前記充電実行を示す状態に設定し且つ前記複数の第２の制御信号のうちの少なくとも１つの第２の制御信号を前記ディスエイブル状態を示す状態に設定し、前記高速充電モードでは前記第１の制御信号を前記充電実行を示す状態に設定し且つ前記少なくとも１つの第２の制御信号を前記イネーブル状態を示す状態に設定し、前記停止モードでは前記第１の制御信号を前記充電停止を示す状態に設定し、
前記第１の充電回路は、前記第１の制御信号が前記充電実行を示し且つ前記少なくとも１つの第２の制御信号が前記イネーブル状態を示すときに前記一対のビット線に蓄積されている電荷を充電させる一方、前記第１の制御信号が充電停止を示すときには充電を停止し、
前記第２の充電回路は、前記第１の制御信号が前記充電実行を示すときに前記一対のビット線に蓄積されている電荷を充電させる一方、前記第１の制御信号が前記充電停止を示すときには充電を停止することを特徴とする請求項９に記載の半導体メモリ。
【請求項１１】
前記第１の充電回路は、
前記第１の制御信号が前記充電実行を示すときにオン状態となって第１の内部ノードに接地電位を印加する第１のスイッチ素子と、
前記第２の制御信号が前記イネーブル状態を示すときにオン状態となって前記一対のビット線のうちの一方のビット線と前記第１の内部ノードとを接続する第２のスイッチ素子と、
前記第１の制御信号が前記充電実行を示すときにオン状態となって第２の内部ノードに接地電位を印加する第３のスイッチ素子と、
前記第２の制御信号が前記イネーブル状態を示すときにオン状態となって前記一対のビット線のうちの他方のビット線と前記第２の内部ノードとを接続する第４のスイッチ素子と、を含み、
前記第２の充電回路は、
前記第１の制御信号が前記充電実行を示すときにオン状態となって前記一方のビット線に接地電位を印加する第５のスイッチ素子と、
前記第１の制御信号が前記充電実行を示すときにオン状態となって前記他方のビット線に接地電位を印加する第６のスイッチ素子と、を含むことを特徴とする請求項１０に記載の半導体メモリ。
【請求項１２】
前記センスアンプ部は、
前記第１の充電回路に含まれる前記第２及び第４のスイッチ素子を共有して含むと共に、前記一対のビット線間の電位差に基づき動作する第１及び第２の増幅素子を含み、
前記第２のスイッチ素子は前記一方のビット線及び前記第１の内部ノード間に接続されており、
前記第１の増幅素子は前記第１の内部ノードを介して前記第２のスイッチ素子と直列に接続されており、前記一対のビット線の電位差に基づき接地電位又は電源電位を前記第１の内部ノードを介して前記第２のスイッチ素子に供給し、
前記第４のスイッチ素子は前記他方のビット線及び前記第２の内部ノード間に接続されており、
前記第２の増幅素子は前記第２の内部ノードを介して前記第４のスイッチ素子と直列に接続されており、前記一対のビット線の電位差に基づき接地電位又は電源電位を前記第２の内部ノードを介して前記第２のスイッチ素子に供給することを特徴とする請求項１１に記載の半導体メモリ。
【請求項１３】
前記第５及び第６のスイッチ素子のオン電流は、前記第１〜第４のスイッチ素子各々のオン電流よりも小さいことを特徴とする請求項１１又は１２に記載の半導体メモリ。
【請求項１４】
前記第１〜第６のスイッチ素子はＭＯＳ型トランジスタであり、
前記第５及び第６のスイッチ素子のゲート幅が、前記第１〜第４のスイッチ素子各々のゲート幅よりも小さいことを特徴とする請求項１３に記載の半導体メモリ。
【請求項１５】
前記第１〜第６のスイッチ素子はＭＯＳ型トランジスタであり、
前記第５及び第６のスイッチ素子のゲート長が、前記第１〜第４のスイッチ素子各々のゲート長よりも大きいことを特徴とする請求項１３に記載の半導体メモリ。
【請求項１６】
前記制御部は、
待機期間中は前記停止モードを実行し、
前記待機期間からメモリアクセス期間に移行した場合には、前記高速充電モードを実行した後に、前記停止モードを実行することを特徴とする請求項９〜１５のいずれかに記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ、特にビット線の放電又は放電機能を有する半導体メモリに関する。
【背景技術】
【０００２】
半導体メモリとして、データ読み出しを行う際に、ビット線を予め充電する、いわゆるプリチャージを行うことで、高速にデータを読み出せるようにした半導体記憶装置が提案されている（例えば、特許文献１参照）。特許文献１に記載されている半導体記憶装置は、複数のメモリセルに接続されている一対のビット線の各々に、充電電圧を印加する為のスイッチ素子が接続されている。尚、当該半導体記憶装置は抵抗変化型の半導体メモリであり、各メモリセルは、メモリセル選択用のトランジスタと、抵抗値の違いによって情報を記憶する記憶素子と、を有する。かかる構成により、この半導体記憶装置では、読出アクセスに応じて、上記したスイッチ素子を所定期間だけオン状態にすることにより、一対のビット線を充電し、当該ビット線を初期電圧の状態に設定する。
【０００３】
ところで、半導体メモリとしては、上記した抵抗変化型以外にも、強誘電体のヒステリシスに因る正負の残留分極をデータの値（０、１）に対応させて記憶する強誘電体型を採用した強誘電体メモリが知られている。強誘電体メモリのメモリセルは、ビット線に接続されているメモリセル選択用トランジスタと、当該メモリセル選択用トランジスタ及びプレート線間に接続されている強誘電体キャパシタと、を有する。
【０００４】
かかる強誘電体メモリに対してデータの書込又は読み出しを行うには、ビット線を接地電位に放電後、選択ビット線を浮遊電位化し、プレート線に所定電圧を印加することにより強誘電体キャパシタ及びメモリセル選択用トランジスタを介して、プレート線からビット線に向けて電荷を移動させる。この際、強誘電体キャパシタの分極状態に対応した量の電荷がビット線に流れる。そこで、センスアンプが、ビット線に流れた電荷に伴って生じるビット線の電位を検出し、当該電位に基づき読出データの値が論理レベル０及び１のいずれに該当するのかを判定する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１８２３５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、上記したような強誘電体メモリに対して特許文献１に記載されているようなプリチャージを実施した際にビット線の充電が高速に為されると、各メモリセルに含まれる強誘電体キャパシタの過渡現象の影響により、プレート線の電位が一時的に正電位側に変動し、これがノイズとして表れる。また、同様に、ビット線を強制的に放電させる、いわゆるプリディスチャージを実施した際にビット線の放電が高速に為されると、プレート線の電位が一時的に負電位側に変動し、これがノイズとして表れるという問題が生じた。
【０００７】
また、上記したようなプリチャージ又はプリディスチャージによってビット線に対して高速な充電又は放電が為されると、その充電又は放電に伴い、瞬時的にピーク値の大きな電流が流れるので、電源回路の負担が大きくなる。
【０００８】
本発明は、ノイズの発生を抑えると共に、電源回路の負担の低減を図ることが可能な半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体メモリは、一対のビット線のうちの少なくとも一方にメモリセルが接続され、前記一対のビット線にセンスアンプが接続されている半導体メモリであって、前記一対のビット線に接続され、前記一対のビット線に蓄積されている電荷を放電する第１の放電回路と、前記一対のビット線に接続され、前記一対のビット線に蓄積されている電荷を放電させる第２の放電回路と、前記第１及び第２の放電回路のうちの第２の放電回路だけを動作させる低速放電モード、前記第１及び第２の放電回路を共に動作させる高速放電モード、前記第１及び第２の放電回路を共に停止させる停止モードを選択的に実施する制御部と、を含む。
【００１０】
また、本発明に係る半導体メモリは、一対のビット線のうちの少なくとも一方にメモリセルが接続され、前記一対のビット線にセンスアンプが接続されている半導体メモリであって、前記一対のビット線に接続され、前記一対のビット線を充電する第１の充電回路と、前記一対のビット線に接続され、前記一対のビット線を充電する第２の充電回路と、前記第１及び第２の充電回路のうちの第２の充電回路だけを動作させる低速充電モード、前記第１及び第２の充電回路を共に動作させる高速充電モード、前記第１及び第２の充電回路を共に停止させる停止モードを選択的に実施する制御部と、を含む。
【発明の効果】
【００１１】
本発明においては、ビット線に蓄積されている電荷を放電又は充電させるにあたり、放電（充電）速度が遅い低速放電（充電）と、放電（充電）速度が速い高速放電（充電）とを選択的に実施できるようにしている。ここで、メモリセル内に残留する電荷を放電（充電）して初期化するリセット時には低速放電（充電）を実施する。また、例えばメモリアクセスの待機時には放電を停止し、メモリアクセスが要求されたときには、高速放電（充電）を実施してからメモリアクセスを実施する。
【００１２】
これにより、高速放電（充電）だけでビット線の放電（充電）を行う場合に比べて、その放電に伴うプレート線の電位変動量、及び当該放電に伴って瞬時的に流れる電流のピーク値が小さくなるので、ノイズの発生、電源回路への負担を低減させることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る半導体メモリ１００の構成を示すブロック図である。
【図２】メモリセルＭＣの内部構成の一例を示す回路図である。
【図３】センスアンプ部１４の内部構成の一例を示す回路図である。
【図４】図３に示す構成を有するセンスアンプ部１４における、ディスチャージ制御信号ＤＳＣＨ、センスアンプイネーブル信号ＳＡＥＮ及びＳＡＥＮｂと、動作モードとの対応関係の一例を示す図である。
【図５】センスアンプ部１４の動作の一例を示すタイムチャートである。
【図６】センスアンプ部１４の内部構成の他の一例を示す回路図である。
【図７】図６に示す構成を有するセンスアンプ部１４ａにおける、プリチャージ制御信号ＣＨ、センスアンプイネーブル信号ＳＡＥＮ及びＳＡＥＮｂと、動作モードとの対応関係の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１５】
図１は、本発明に係る半導体メモリ１００の概略構成を示すブロック図である。例えば強誘電体メモリとしての半導体メモリ１００は、メモリセルアレイ１０、制御部１１、ワード線ドライバ１２、プレート線ドライバ１３及びセンスアンプ部１４を含む。
【００１６】
メモリセルアレイ１０には、複数のワード線ＷＬ1〜ＷＬn（ｎは２以上の整数）及び複数のプレート線ＰＬ1〜ＰＬnが並置して形成されており、これらワード線ＷＬ及びプレート線ＰＬに交叉して、ビット線ＢＬ1〜ＢＬm及びＢＬｂ1〜ＢＬｂmが形成されている。尚、ビット線ＢＬ1〜ＢＬm及びＢＬｂ1〜ＢＬｂmは、図１に示すように、ビット線ＢＬk（ｋは１〜ｍの整数）とビット線ＢＬｂkとで対を為すように配置されている。ワード線ＷＬ及びプレート線ＰＬと、ビット線ＢＬ（ＢＬｂ）との交叉部には強誘電体型のメモリセルＭＣが形成されている。
【００１７】
図２は、メモリセルＭＣの内部構成の一例を示す回路図である。図２に示すように、メモリセルＭＣは、メモリセル選択用のｎチャネルＭＯＳ(Metal Oxide Semiconductor)型のトラジスタＳＴと、強誘電体キャパシタＣＰとを含む。トランジスタＳＴのゲートはワード線ＷＬに接続されており、そのソースはビット線ＢＬ又はＢＬｂに接続されている。トランジスタＳＴのドレインは、強誘電体キャパシタＣＰの一端に接続されている。強誘電体キャパシタの他端はプレート線ＰＬに接続されている。
【００１８】
制御部１１は、メモリ制御信号ＣＭＤ（チップイネーブル信号、書込指令信号、読出指令信号、アドレス信号等）に応じて、各種の制御信号を生成してワード線ドライバ１２、プレート線ドライバ１３、及びセンスアンプ部１４に供給する。また、制御部１１は、選択信号ＳＥＬをセンスアンプ部１４に供給することにより、後述するセンスアンプ回路によって増幅されたビット線ＢＬ1〜ＢＬm及びＢＬｂ1〜ＢＬｂmの電位をデータ線Ｂ1〜Ｂm及びＢｂ1〜Ｂｂmを介して取り込む。
【００１９】
ワード線ドライバ１２は、制御部１１から供給された制御信号に応じて、ワード線ＷＬ1〜ＷＬnのうちで、メモリアクセス（書込、読出）の対象となるワード線ＷＬに選択電位を印加する。プレート線ドライバ１３は、制御部１１から供給された制御信号に応じて、プレート線ＰＬ1〜ＰＬnのうちで、メモリアクセスの対象となるプレート線ＰＬにプレート線電位を印加する。
【００２０】
センスアンプ部１４は、制御部１１から供給された制御信号に応じて、ビット線ＢＬ1〜ＢＬm及びＢＬｂ1〜ＢＬｂmに、ビット線用の書込電圧を印加する。また、センスアンプ部１４は、ビット線ＢＬk及びＢＬｂk（ｋは１〜ｍの整数）の電位を増幅し、増幅したビット線ＢＬk及びＢＬｂkの電位をデータ線Ｂk及びＢｂkを介して制御部１１に供給する。
【００２１】
図３は、センスアンプ部１４の内部構成の一例を示す回路図である。尚、図３に示すセンスアンプ部１４の構成は、ビット線放電機能を備えたセンスアンプを示している。センスアンプ部１４は、データ線選択回路１４０、低速放電回路１４１、高速放電回路１４２及びセンスアンプ回路１４３を含む。これらデータ線選択回路１４０、低速放電回路１４１、高速放電回路１４２及びセンスアンプ回路１４３は、一対のビット線（ＢＬk、ＢＬｂk）毎に設けられている。
【００２２】
データ線選択回路１４０はビット線選択用のトランジスタとしてのｎチャネルＭＯＳ型のトランジスタＳ１及Ｓ２を含む。トランジスタＳ１のドレインはビット線ＢＬkに接続されており、ソース端はデータ線Ｂkに接続されている。トランジスタＳ１のゲートには選択信号ＳＥＬが供給されている。トランジスタＳ２のドレインはビット線ＢＬｂkに接続されており、ソース端はデータ線Ｂｂkに接続されている。トランジスタＳ２のゲートには選択信号ＳＥＬが供給されている。
【００２３】
かかる構成により、データ線選択回路１４０では、論理レベル０の選択信号ＳＥＬが供給されている間は、トランジスタＳ１及びＳ２が共にオフ状態となる。一方、論理レベル１の選択信号ＳＥＬが供給されている間は、トランジスタＳ１及びＳ２が共にオン状態となり、ビット線ＢＬkとデータ線Ｂkとを電気的に接続すると共に、ビット線ＢＬｂkとデータ線Ｂｂkとを電気的に接続する。尚、制御部１１は、メモリセルＭＣに対してデータの書き込みを実行する間、論理レベル１を有する選択信号ＳＥＬをデータ線選択回路１４０に供給する。また、メモリセルＭＣに対するデータの読み出し時には、制御部１１は、センスアンプ回路１４３の増幅中は、センスアンプイネーブル信号ＳＡＥＮを論理レベル１とし且つ、センスアンプイネーブル信号ＳＡＥＮｂ、ディスチャージ制御信号ＤＳＣＨ、及び選択信号ＳＥＬを論理レベル０とする。そして、増幅完了後、制御部１１は、選択信号ＳＥＬを論理レベル１に切り替える。
【００２４】
低速放電回路１４１は、ビット線放電用トランジスタとしてのｎチャネルＭＯＳ型のトランジスタＱ０及Ｑ１を含む。トランジスタＱ０のドレインはビット線ＢＬkに接続されており、ソースには接地電位ＧＮＤが印加されている。トランジスタＱ１のドレインはビット線ＢＬｂkに接続されており、ソースには接地電位ＧＮＤが印加されている。トランジスタＱ０及びＱ１各々のゲートには、配線Ｌ０を介して、制御部１１から論理レベル０又は１を有するディスチャージ制御信号ＤＳＣＨが供給される。尚、制御部１１は、ビット線ＢＬk及びＢＬｂkに蓄積されている電荷を放電させる場合には放電実行を示す論理レベル１、放電を停止させる場合には放電停止を示す論理レベル０のディスチャージ制御信号ＤＳＣＨを生成する。
【００２５】
かかる構成により、低速放電回路１４１では、論理レベル０のディスチャージ制御信号ＤＳＣＨが供給されている間は、トランジスタＱ０及びＱ１が共にオフ状態となる。一方、論理レベル１のディスチャージ制御信号ＤＳＣＨが供給されている間は、トランジスタＱ０及びＱ１が共にオン状態となり、ビット線ＢＬk及びＢＬｂkに夫々蓄積されている電荷がトランジスタＱ０及びＱ１を夫々介して放電される。
【００２６】
尚、低速放電回路１４１のトランジスタＱ０及びＱ１各々のオン電流は、高速放電回路１４２及びセンスアンプ回路１４３で用いられるＭＯＳ型のトランジスタ（後述する）のオン電流よりも小さい。すなわち、トランジスタＱ０及びＱ１各々のゲート幅は、高速放電回路１４２及びセンスアンプ回路１４３で用いられるＭＯＳトランジスタのゲート幅よりも小さい。或いは、トランジスタＱ０及びＱ１各々のゲート長は、高速放電回路１４２及びセンスアンプ回路１４３で用いられるＭＯＳトランジスタのゲート長よりも大きい。
【００２７】
高速放電回路１４２は、ｎチャネルＭＯＳ型のトランジスタＱ２〜Ｑ５を含む。尚、
トランジスタＱ２〜Ｑ５のうちのＱ４及びＱ５は、高速放電回路１４２及びセンスアンプ回路１４３で兼用される。
【００２８】
トランジスタＱ２のソースには接地電位ＧＮＤが印加されており、そのドレインはセンスアンプ回路１４３の内部ノードｓａ０を介してトランジスタＱ４のソースと接続されている。トランジスタＱ２のゲートには、配線Ｌ０を介して上記したディスチャージ制御信号ＤＳＣＨが供給される。トランジスタＱ３のソースには接地電位ＧＮＤが印加されており、そのドレインはセンスアンプ回路１４３の内部ノードｓａ１を介してトランジスタＱ５のソースと接続されている。トランジスタＱ３のゲートには、配線Ｌ０を介して上記したディスチャージ制御信号ＤＳＣＨが供給される。トランジスタＱ４のドレインはビット線ＢＬkに接続されており、そのゲートには、配線Ｌ１を介して制御部１１から論理レベル０又は１を有する第１のセンスアンプイネーブル信号ＳＡＥＮが供給される。尚、制御部１１は、センスアンプ回路１４３をイネーブル状態に設定する場合にはイネーブル状態を示す論理レベル１、ディスエイブル状態に設定する場合にはディスエイブル状態を示す論理レベル０のセンスアンプイネーブル信号ＳＡＥＮを生成する。トランジスタＱ５のドレインはビット線ＢＬｂkに接続されており、そのゲートには、配線Ｌ１を介して、上記したセンスアンプイネーブル信号ＳＡＥＮが供給される。
【００２９】
かかる構成により、高速放電回路１４２では、論理レベル０のディスチャージ制御信号ＤＳＣＨが供給されている間はトランジスタＱ２及びＱ３が共にオフ状態となる。また、センスアンプ回路１４３をディスエイブル状態に設定する論理レベル０のセンスアンプイネーブル信号ＳＡＥＮが供給されている間はトランジスタＱ４及びＱ５が共にオフ状態となる。一方、論理レベル１のディスチャージ制御信号ＤＳＣＨ及び論理レベル１のセンスアンプイネーブル信号ＳＡＥＮが供給されている間は、トランジスタＱ２〜Ｑ５が全てオン状態となる。これにより、ビット線ＢＬk及びＢＬｂkに夫々蓄積されている電荷が、トランジスタＱ２及びＱ４からなる経路、並びにトランジスタＱ３及びＱ５からなる経路を夫々介して放電される。
【００３０】
センスアンプ回路１４３は、ｎチャネルＭＯＳ型のトランジスタＱ４〜Ｑ７及びｐチャネルＭＯＳ型のトランジスタＱ８〜Ｑ１１を含む。尚、センスアンプ回路１４３と高速放電回路１４２とで兼用されるトランジスタＱ４及びＱ５の動作は前述した通りであるが、センスアンプ回路１４３では、接地電位側のイネーブルスイッチとして機能する。トランジスタＱ６のソースには接地電位ＧＮＤが印加されており、ゲートにはビット線ＢＬｂk及びトランジスタＱ８のゲートが接続されている。トランジスタＱ６のドレインは、内部ノードｓａ０を介して、トランジスタＱ４のソースに接続されている。トランジスタＱ７のソースには接地電位ＧＮＤが印加されており、ゲートにはビット線ＢＬk及びトランジスタＱ９のゲートが接続されている。トランジスタＱ７のドレインは、内部ノードｓａ１を介して、トランジスタＱ５のソースに接続されている。これらトランジスタＱ６及びＱ７は、センスアンプの第１の差動段を担う。
【００３１】
トランジスタＱ８のソースには電源電位ＶＤＤが印加されており、ドレインは内部ノードｓａ２を介してトランジスタＱ１０のソースに接続されている。トランジスタＱ９のソースには電源電位ＶＤＤが印加されており、ドレインは内部ノードｓａ３を介してトランジスタＱ１１のソースに接続されている。これらトランジスタＱ８及びＱ９は、センスアンプの第２の差動段を担う。トランジスタＱ１０のドレインはビット線ＢＬkに接続されており、そのゲートには配線Ｌ２を介して、制御部１１から論理レベル０又は１を有する第２のセンスアンプイネーブル信号ＳＡＥＮｂが供給される。尚、制御部１１は、センスアンプ回路１４３をイネーブル状態に設定する場合にはイネーブル状態を示す論理レベル０、ディスエイブル状態に設定する場合にはディスエイブル状態を示す論理レベル１のセンスアンプイネーブル信号ＳＡＥＮｂを生成する。トランジスタＱ１１のドレインはビット線ＢＬｂkに接続されており、そのゲートには配線Ｌ２を介して、上記したセンスアンプイネーブル信号ＳＡＥＮｂが供給される。
【００３２】
かかる構成により、センスアンプ回路１４３は、制御部１１から論理レベル１のセンスアンプイネーブル信号ＳＡＥＮ及び論理レベル０のセンスアンプイネーブル信号ＳＡＥＮｂが供給された時にイネーブル状態となる。当該イネーブル状態において、センスアンプ回路１４３は、ビット線ＢＬk及びＢＬｂkの電位差を、電位差（ＶＤＤ−ＧＮＤ）に増幅する。すなわち、センスアンプ回路１４３は、ビット線ＢＬk及びＢＬｂkのうちの高い側の電位を電源電位ＶＤＤまで増幅し、ビット線ＢＬk及びＢＬｂkのうちの低い側の電位を接地電位ＧＮＤまで増幅する。つまり、センスアンプ回路１４３は、読出アクセス時にメモリセルＭＣから送出された電荷に伴いビット線ＢＬk及びＢＬｂk間に生じた微小な電位差を電位差（ＶＤＤ−ＧＮＤ）まで増幅するのである。かかるビット線ＢＬk及びＢＬｂk各々の電位は、この増幅処理後も保持される。センスアンプ回路１４３は、かかる増幅処理後のビット線ＢＬk及びＢＬｂk各々の電位を保持しつつ、その電位を有する読出データ信号を制御部１１に供給する。
【００３３】
以下に、低速放電回路１４１、高速放電回路１４２及びセンスアンプ回路１４３の動作について説明する。
【００３４】
低速放電回路１４１、高速放電回路１４２及びセンスアンプ回路１４３は、制御部１１から供給されたディスチャージ制御信号ＤＳＣＨ、センスアンプイネーブル信号ＳＡＥＮ及びＳＡＥＮｂに応じて、以下の低速放電モード、停止モード、又は高速放電モードで動作する。
【００３５】
［低速放電モード］
低速放電モードでは、制御部１１は、図４に示すように論理レベル０のセンスアンプイネーブル信号ＳＡＥＮ、論理レベル１のセンスアンプイネーブル信号ＳＡＥＮｂ及び論理レベル１のディスチャージ制御信号ＤＳＣＨをセンスアンプ部１４に供給する。これにより、低速放電回路１４１のトランジスタＱ０及びＱ１が共にオン状態となり、トランジスタＱ０及びＱ１を介してビット線ＢＬk、ＢＬｂk（ｋは１〜ｍの整数）が放電（プリディスチャージ）される。これにより、ビット線ＢＬk及びＢＬｂk各々の電位が接地電位ＧＮＤに向けて低下する。また、低速放電モードでは、論理レベル０のセンスアンプイネーブル信号ＳＡＥＮに応じて、高速放電回路１４２及びセンスアンプ回路１４３で兼用のトランジスタＱ４及びＱ５が共にオフ状態となるので、高速放電回路１４２によるビット線ＢＬk及びＢＬｂkに対する放電は為されない。
【００３６】
このように、低速放電モードでは、低速放電回路１４１及び高速放電回路１４２のうちの低速放電回路１４１だけでビット線ＢＬk及びＢＬｂkに対する放電が為される。つまり、低速放電回路１４１のトランジスタＱ０及びＱ１による第１の放電経路のみを介してビット線ＢＬk及びＢＬｂkが放電（プリディスチャージ）し、ビット線ＢＬk及びＢＬｂkの電位を接地電位ＧＮＤに向けて低下させるのである。この際、トランジスタＱ０及びＱ１のオン電流は、高速放電回路１４２及びセンスアンプ回路１４３に含まれるトランジスタＱ２〜Ｑ１１に比して小さいので、ビット線ＢＬk及びＢＬｂkの放電速度は比較的遅いものとなる。
【００３７】
［停止モード］
停止モードでは、制御部１１は、図４に示すように論理レベル０のディスチャージ制御信号ＤＳＣＨをセンスアンプ部１４に供給する。これにより、トランジスタＱ０〜Ｑ３は全てオフ状態となるので、ビット線ＢＬk及びＢＬｂkに対する放電が停止した状態となる。尚、停止モードは、実際には図４に示すように、停止モードＡ及びＢからなる。停止モードＡでは、ビット線ＢＬk及びＢＬｂkに対する放電、及びセンスアンプ回路１４３の増幅動作が共に停止した状態となる。一方、停止モードＢでは、ビット線ＢＬk及びＢＬｂkに対する放電が停止した状態になるものの、センスアンプ回路１４３は増幅動作を行う。よって、制御部１１は、停止モードＡでは、図４に示すように、
論理レベル０のセンスアンプイネーブル信号ＳＡＥＮ、及び論理レベル１のセンスアンプイネーブル信号ＳＡＥＮｂを、センスアンプ部１４に供給する。また、停止モードＢでは、制御部１１は、図４に示すように、論理レベル１のセンスアンプイネーブル信号ＳＡＥＮ、及び論理レベル０のセンスアンプイネーブル信号ＳＡＥＮｂを、センスアンプ部１４に供給する。
【００３８】
［高速放電モード］
高速放電モードでは、制御部１１は、図４に示すように論理レベル１のセンスアンプイネーブル信号ＳＡＥＮ、論理レベル１のセンスアンプイネーブル信号ＳＡＥＮｂ及び論理レベル１のディスチャージ制御信号ＤＳＣＨを、センスアンプ部１４に供給する。これにより、低速放電回路１４１のトランジスタＱ０及びＱ１が共にオン状態となり、トランジスタＱ０及びＱ１を介してビット線ＢＬk、ＢＬｂk（ｋは１〜ｍの整数）が放電される。更に、高速放電モードでは、高速放電回路１４２のトランジスタＱ２及びＱ３が共にオン状態になると共に、トランジスタＱ４及びＱ５がオン状態になる。これにより、トランジスタＱ４、内部ノードｓａ０及びトランジスタＱ２なる放電経路を介してビット線ＢＬkが放電されると共に、トランジスタＱ５、内部ノードｓａ１及びトランジスタＱ３なる放電経路を介してビット線ＢＬｂkが放電される。
【００３９】
このように、高速放電モードでは、低速放電回路１４１のトランジスタＱ０及びＱ１による第１の放電経路と共に、高速放電回路１４２及びセンスアンプ回路１４３で兼用のトランジスタＱ４及びＱ５、内部ノードｓａ０及びｓａ１、トランジスタＱ２及びＱ３による第２の放電経路を介してビット線ＢＬk及びＢＬｂkが放電される。よって、高速放電モードでは、第１の放電経路だけでビット線ＢＬk及びＢＬｂkを放電させる低速放電モードに比べて放電速度が速くなり、放電開始後、迅速にビット線ＢＬk及びＢＬｂkの電位を接地電位ＧＮＤの状態に到らせることが可能となる。
【００４０】
次に、半導体メモリ１００に対するメモリアクセスとして読出アクセスを例にとり、図５に示すタイムチャートに沿って、低速放電回路１４１、高速放電回路１４２及びセンスアンプ回路１４３の動作の一例を説明する。
【００４１】
先ず、半導体メモリ１００におけるメモリアクセスに対する待機期間時には、制御部１１は、論理レベル０のセンスアンプイネーブル信号ＳＡＥＮ、論理レベル１のセンスアンプイネーブル信号ＳＡＥＮｂ及び論理レベル０のディスチャージ制御信号ＤＳＣＨを、センスアンプ部１４に供給する。これにより、低速放電回路１４１のトランジスタＱ０及びＱ１、並びに高速放電回路１４２のトランジスタＱ２及びＱ３が全てオフ状態となり、低速放電回路１４１及び高速放電回路１４２が放電停止状態になると共に、センスアンプ回路１４３が停止状態となる（停止モードＡ）。また、待機期間に亘り、制御部１１は、論理レベル０の選択信号ＳＥＬをセンスアンプ部１４に供給する。これにより、データ線選択回路１４０のトランジスタＳ１及びＳ２が共にオフ状態となり、ビット線ＢＬk（ＢＬｂk）とデータ線ＢＬk（ＢＬｂk）との電気的接続が遮断される。更に、当該待機期間時には、プレート線ドライバ１３が電位０のプレート線電位をプレート線ＰＬに供給し、ワード線ドライバ１２が電位０のワード線選択電位をワード線ＷＬに供給する。よって、待機期間時には低速放電回路１４１、高速放電回路１４２及びセンスアンプ回路１４３の動作が停止し、ビット線ＢＬk及びＢＬｂkは共に浮遊電位状態となる。
【００４２】
その後、図５に示すようにメモリセルからデータの読み出しを促す読出指令を表すメモリ制御信号ＣＭＤが供給されると、制御部１１は、センスアンプイネーブル信号ＳＡＥＮｂを論理レベル１に維持したまま、ディスチャージ制御信号ＤＳＣＨ及びセンスアンプイネーブル信号ＳＡＥＮを論理レベル０の状態から論理レベル１に切替える。これにより、低速放電回路１４１のトランジスタＱ０及びＱ１による第１の放電経路と共に、高速放電回路１４２及びセンスアンプ回路１４３で兼用のトランジスタＱ４及びＱ５、内部ノードｓａ０及びｓａ１、高速放電回路１４２のトランジスタＱ２及びＱ３による第２の放電経路を介してビット線ＢＬk、ＢＬｂkが放電される（高速放電モード）。この高速放電モードでは、低速放電モードに比べて高速にビット線ＢＬk、ＢＬｂkが放電される。すなわち、高速放電モードの実行期間は、データの読出マージンの向上を図る為の読出準備期間となる。尚、読出準備期間に亘り、制御部１１は、選択信号ＳＥＬを論理レベル０の状態に維持し、プレート線ドライバ１３は電位０のプレート線電位をプレート線ＰＬに供給し、ワード線ドライバ１２は電位０のワード線選択電位をワード線ＷＬに供給する。ところで、高速放電モードの実行中は、電位０のワード線選択電位によってメモリセルＭＣのトランジスタＳＴがオフ状態にあるので、放電に伴うビット線ＢＬk、ＢＬｂkの電位変動がメモリセルＭＣの強誘電体キャパシタＣＰに反映されることはない。
【００４３】
かかる読出準備期間に引き続き、制御部１１は、図５に示すように、ディスチャージ制御信号ＤＳＣＨを論理レベル１の状態から論理レベル０に切替える。これにより、センスアンプ部１４は読出準備期間から読出期間の動作に移行する。尚、当該読出期間の前半部では、制御部１１は、論理レベル０のディスチャージ制御信号ＤＳＣＨと共に、論理レベル０のセンスアンプイネーブル信号ＳＡＥＮ、及び論理レベル１のセンスアンプイネーブル信号ＳＡＥＮｂをセンスアンプ部１４に供給する。これにより、低速放電回路１４１のトランジスタＱ０及びＱ１、高速放電回路１４２のトランジスタＱ２及びＱ３、センスアンプ回路１４３のトランジスタＱ４、Ｑ５、Ｑ１０及びＱ１１が全てオフ状態となるので、ビット線ＢＬk及びＢＬｂkに対する放電が停止すると共に、センスアンプ回路１４３が停止状態となる（停止モードＡ）。
【００４４】
尚、読出期間の開始時点でワード線ドライバ１２は、ワード線選択電位を０からメモリセルの選択を促す電位Ｖｗに切り替え、引き続きプレート線ドライバ１３がプレート線電位を０から電位Ｖｐに切り替える。これにより、メモリセルＭＣの強誘電体キャパシタＣＰに蓄積されていた電荷がビット線ＢＬk（ＢＬｂk）に流れ込み、ビット線ＢＬk及びＢＬｂk間に微小な電位差が生じる。
【００４５】
その後、読出期間の後半部にて、制御部１１は、センスアンプイネーブル信号ＳＡＥＮを論理レベル０の状態から論理レベル１に切り替えると共に、センスアンプイネーブル信号ＳＡＥＮｂを論理レベル１の状態から論理レベル０に切り替える。これにより、低速放電回路１４１及び高速放電回路１４２が放電停止状態にあるものの、センスアンプ回路１４３が増幅動作の実行状態となる（停止モードＢ）。よって、かかる停止モードＢでは、センスアンプ回路１４３が増幅動作を開始し、ビット線ＢＬk及びＢＬｂk間に生じた微小な電位差を電位差（ＶＤＤ−ＧＮＤ）まで増幅する。更に、読出期間の後半部にて、制御部１１が選択信号ＳＥＬを論理レベル０から論理レベル１に切り替える。これにより、センスアンプ回路１４３は、増幅されたビット線ＢＬk及びＢＬｂkの電位をデータ線選択回路１４０及びデータ線Ｂk及びＢｂkを介して制御部１１に供給する。
【００４６】
そして、制御部１１は、上記した読出期間の終了後、選択信号ＳＥＬを論理レベル１の状態から論理レベル０に切り替えることにより、センスアンプ回路１４３に保持されている電荷を、読出元のメモリセルＭＣに書き戻す（書戻期間）。尚、この書戻期間に亘り、制御部１１は、図５に示すようにセンスアンプイネーブル信号ＳＡＥＮｂ及びディスチャージ制御信号ＤＳＣＨを論理レベル０、センスアンプイネーブル信号ＳＡＥＮを論理レベル１の状態に維持する。また、書込期間の後半において、プレート線ドライバ１３は、プレート線電位を電位Ｖｐの状態から電位０に切り替える。これにより、センスアンプ回路１４３に保持されている電荷がビット線ＢＬk及びＢＬｂkを介してメモリセルＭＣの強誘電体キャパシタＣＰに書き戻される。
【００４７】
かかる書戻期間の終了後、制御部１１は、センスアンプイネーブル信号ＳＡＥＮｂ及びディスチャージ制御信号ＤＳＣＨを論理レベル０の状態から論理レベル１に切替え、且つセンスアンプイネーブル信号ＳＡＥＮを論理レベル１の状態から論理レベル０に切替える。これにより、低速放電回路１４１のトランジスタＱ０及びＱ１が共にオン状態となり、ビット線ＢＬk及びＢＬｂkが低速放電モードで放電される（リセット期間）。尚、当該リセット期間に亘り、制御部１１は選択信号ＳＥＬを論理レベル０の状態に維持し、プレート線ドライバ１３はプレート線電位を電位０の状態に維持し、ワード線ドライバ１２はワード線選択電位を電位Ｖｗの状態に維持する。これにより、メモリセルＭＣの強誘電体キャパシタＣＰ及びトランジスタＳＴ間に残留する電荷が、ビット線ＢＬk（ＢＬｂk）及び低速放電回路１４１を介して放電され、当該強誘電体キャパシタＣＰ及びトランジスタＳＴ間の電位が接地電位ＧＮＤの状態に初期化される。
【００４８】
そして、リセット期間の終了後、制御部１１が、ディスチャージ制御信号ＤＳＣＨを論理レベル１の状態から論理レベル０に切替え、ワード線ドライバ１２がワード線選択電位を電位Ｖｗの状態から電位０に切り替えることにより、前述した待機期間の状態に移行する。
【００４９】
このように、センスアンプ部１４では、一対のビット線（ＢＬk、ＢＬｂk）に、センスアンプ回路１４３と共に、第１の放電回路としての高速放電回路１４２、及び第２の放電回路としての低速放電回路１４１を接続することにより、ビット線に対する放電速度が遅い低速放電モード、放電速度が速い高速放電モード、及び放電を停止させる停止モードを選択的に実施できるようにしている。
【００５０】
この際、低速放電モードで実施される放電では、高速放電モードに比べて放電速度が遅い為、各メモリセルＭＣに接続されているプレート線ＰＬの電位変動量が小さくなり、その結果、当該電位変動に伴うノイズを抑制することが可能となる。更に、放電速度が遅い為、その放電に伴って瞬時的に流れる電流のピーク値も高速放電モード時に比べて低くなるので、電源回路への負担が抑えられる。
【００５１】
よって、メモリアクセス（読出、書込）後にメモリセル内に残留する電荷を放電（充電）して初期化するリセット時には放電速度が遅い低速放電モードで放電を実施する。また、待機時には停止モードによってビット線に対する放電を停止し、この待機時からの復帰時にのみ、放電速度が速い高速放電モードで放電を実施する。これにより、高速放電モードだけで放電を行う場合に比べて、その放電に伴うプレート線ＰＬの負電位側への電位変動量、及び当該放電に伴って瞬時的に流れる電流のピーク値が小さくなる。従って、ノイズの発生が抑制されると共に、電源回路への負担を低減させることが可能となる。また、低速放電モードだけで放電を行う場合に比べて、短時間でビット線の電位を接地電位ＧＮＤに到らせることができるので、メモリに対するアクセス処理時間の増加を抑えることができる。
【００５２】
要するに、半導体メモリ１００として、メモリセル（ＭＣ）が接続されている一対のビット線（ＢＬk、ＢＬｂk）に接続されており、且つ以下の第１及び第２の放電回路を含むセンスアンプ部（１４）と、以下の制御部１１とを含むものを採用することにより、ノイズの発生を抑え且つ電源回路への負担の低減を図ることが可能となるのである。尚、第１の放電回路（１４２）は一対のビット線間に接続されており、当該一対のビット線に蓄積されている電荷を放電する。第２の放電回路（１４１）は一対のビット線間に接続されており、一対のビット線に蓄積されている電荷を放電させる。制御部１１は、第１及び第２の放電回路のうちの第２の放電回路だけを動作させる低速放電モードと、第１及び第２の放電回路を共に動作させる高速放電モードと、第１及び第２の放電回路を共に停止させる停止モードとを選択的に実施する。
【００５３】
また、センスアンプ部１４では、低速放電モード、高速放電モード及び停止モードの３通りのモード切替を、既存のディスチャージ制御信号ＤＳＣＨと共に、センスアンプ回路１４３をイネーブル状態又はディスエイブル状態に設定する為のセンスアンプイネーブル信号ＳＡＥＮを利用して行う。ここで、高速放電モードでは、センスアンプ回路１４３に含まれるトランジスタＱ４及びＱ５を利用してビット線を放電させる放電経路を形成するようにしている。
【００５４】
要するに、第１の放電回路（１４２）、第２の放電回路（１４１）及び制御部１１として、以下のような構成を採用することにより、モード切替え制御の為の配線を新たに設けることなく且つチップ占有面積の増大を抑えて、ビット線に蓄積されている電荷の放電速度を、停止、低速及び高速の３段階に切替可能としているのである。
【００５５】
つまり、制御部１１は、低速放電モードでは、第１の制御信号（ＤＳＣＨ）を放電実行を示す状態に設定し且つ、第２の制御信号（ＳＡＥＮ）をセンスアンプ（１４３）がディスエイブル状態となるように設定する。高速放電モードでは、制御部１１は、第１の制御信号（ＤＳＣＨ）を放電実行を示す状態に設定し且つ、第２の制御信号（ＳＡＥＮ）をセンスアンプ（１４３）がイネーブル状態となるように設定する。また、停止モードでは、制御部１１は、第１の制御信号（ＤＳＣＨ）を放電停止を示す状態に設定する。
【００５６】
ここで、第１の放電回路（１４２）は、第１の制御信号（ＤＳＣＨ）が放電実行を示し且つ第２の制御信号（ＳＡＥＮ）がイネーブル状態を示すときに一対のビット線に蓄積されている電荷を放電させる。一方、第１の制御信号（ＤＳＣＨ）が放電停止を示すときには放電を停止する。第２の放電回路（１４１）は、第１の制御信号（ＤＳＣＨ）が放電の実行を示すときに一対のビット線に蓄積されている電荷を放電させる一方、第１の制御信号（ＤＳＣＨ）が放電停止を示すときには放電を停止する。
【００５７】
尚、第１の放電回路（１４２）は、以下の第１〜第４のスイッチ素子を含み、第２の放電回路（１４１）は、以下の第５及び第６のスイッチ素子を含み、センスアンプ（１４３）は、上記した第２及び第４のスイッチ素子と共に、以下の第１及び第２の増幅素子を含む。
【００５８】
つまり、第１のスイッチ素子（Ｑ２）は、第１の制御信号（ＤＳＣＨ）が放電実行を示すときにオン状態となって第１の内部ノード（ｓａ０）に接地電位を印加する。第２のスイッチ素子（Ｑ４）は、第２の制御信号（ＳＡＥＮ）がイネーブル状態を示すときにオン状態となって一対のビット線のうちの一方のビット線（ＢＬk）と第１の内部ノードとを接続する。第３のスイッチ素子（Ｑ３）は、第１の制御信号（ＤＳＣＨ）が放電実行を示すときにオン状態となって第２の内部ノード（ｓａ１）に接地電位を印加する。第４のスイッチ素子（Ｑ５）は、第２の制御信号（ＳＡＥＮ）がイネーブル状態を示すときにオン状態となって一対のビット線のうちの他方のビット線（ＢＬｂk）と第２の内部ノードとを接続する。第５のスイッチ素子（Ｑ０）は、第１の制御信号（ＤＳＣＨ）が放電実行を示すときにオン状態となってビット線（ＢＬk）に接地電位を印加する。第６のスイッチ素子（Ｑ１）は、第１の制御信号（ＤＳＣＨ）が放電実行を示すときにオン状態となってビット線（ＢＬｂk）に接地電位を印加する。第１の増幅素子（Ｑ６）は、ビット線（ＢＬｂk）の電位がビット線（ＢＬk）の電位よりも高い場合に接地電位を第１の内部ノードに印加する。第２の増幅素子は、ビット線（ＢＬk）の電位がビット線（ＢＬｂk）の電位よりも高い場合に接地電位を第２の内部ノードに印加する。ここで、ビット線（ＢＬk）がビット線（ＢＬｂk）より高（低）電位であると、増幅素子（Ｑ６〜Ｑ９）がビット線（ＢＬk）を電源電位ＶＤＤ（接地電位ＧＮＤ）に到らせるまで増幅し、ビット線（ＢＬｂk）を接地電位ＧＮＤ（電源電位ＶＤＤ）に到らせるまで増幅する。
【００５９】
尚、図３では、センスアンプ部１４として、ビット線放電機能を備えたセンスアンプの内部構成を説明したが、ビット線充電機能を備えたセンスアンプを採用しても良い。
【００６０】
図６は、ビット線充電機能を備えたセンスアンプ部１４ａの内部構成を示す回路図である。センスアンプ部１４ａは、図１に示すセンスアンプ部１４に代えて採用されるものである。尚、図６に示すセンスアンプ１４ａでは、図３に示す低速放電回路１４１、高速放電回路１４２及びセンスアンプ回路１４３に代えて低速充電回路１４１ａ、高速充電回路１４２ａ及びセンスアンプ回路１４３ａを採用している。データ線選択回路１４０については、図３に示されるものと同一であるので、その説明は省略する。また、図６に示す構成では、図３に示されるトランジスタＱ０〜Ｑ７に代えて、ｐチャネルＭＯＳ型のトランジスタＴ０〜Ｔ７を採用し、図３に示されるトランジスタＱ８〜Ｑ１１に代えて、ｎチャネルＭＯＳ型のトランジスタＴ８〜Ｔ１１を採用している。
【００６１】
図６に示す低速充電回路１４１ａでは、トランジスタＴ０のドレインはビット線ＢＬkに接続されており、ソースには電源電位ＶＤＤが印加されている。トランジスタＴ１のドレインはビット線ＢＬｂkに接続されており、ソースには電源電位ＶＤＤが印加されている。トランジスタＴ０及びＴ１各々のゲートには、配線Ｌ０を介して、制御部１１から論理レベル０又は１を有するプリチャージ制御信号ＣＨが供給される。尚、制御部１１は、ビット線ＢＬk及びＢＬｂkを充電（プリチャージ）させる場合には充電実行を示す論理レベル０、充電させない場合には充電停止を示す論理レベル１のプリチャージ制御信号ＣＨを生成する。
【００６２】
かかる構成により、低速充電回路１４１ａでは、論理レベル１のプリチャージ制御信号ＣＨが供給されている間は、トランジスタＴ０及びＴ１が共にオフ状態となる。一方、論理レベル０のプリチャージ制御信号ＣＨが供給されている間は、トランジスタＴ０及びＴ１が共にオン状態となり、これらトランジスタＴ０及びＴ１を夫々介して、ビット線ＢＬk及びＢＬｂkが電源電位ＶＤＤに充電（プリチャージ）される。
【００６３】
尚  低速充電回路１４１ａのトランジスタＴ０及びＴ１各々のオン電流は、高速充電回路１４２ａ及びセンスアンプ回路１４３ａで用いられるトランジスタＴ２〜Ｔ１１のオン電流よりも小さい。すなわち、トランジスタＴ０及びＴ１各々のゲート幅は、トランジスタＴ２〜Ｔ１１各々のゲート幅よりも小さい。或いは、トランジスタＴ０及びＴ１各々のゲート長は、トランジスタＴ２〜Ｔ１１各々のゲート長よりも大きい。
【００６４】
図６に示す高速充電回路１４２ａは、トランジスタＴ２〜Ｔ５を含む。尚、トランジスタＴ２〜Ｔ５のうちのＴ４及びＴ５は、高速充電回路１４２ａ及びセンスアンプ回路１４３ａで兼用される。
【００６５】
トランジスタＴ２のソースには電源電位ＶＤＤが印加されており、そのドレインはセンスアンプ回路１４３ａの内部ノードｓａ０を介してトランジスタＴ４のソースに接続されている。トランジスタＴ２のゲートには、配線Ｌ０を介して上記したプリチャージ制御信号ＣＨが供給される。トランジスタＴ３のソースには電源電位ＶＤＤが印加されており、そのドレインはセンスアンプ回路１４３の内部ノードｓａ１を介してトランジスタＴ５のソースと接続されている。トランジスタＴ３のゲートには、配線Ｌ０を介して上記したプリチャージ制御信号ＣＨが供給される。トランジスタＴ４のドレインはビット線ＢＬkに接続されており、そのゲートには、配線Ｌ１を介して制御部１１から論理レベル０又は１を有する第２のセンスアンプイネーブル信号ＳＡＥＮｂが供給される。尚、制御部１１は、センスアンプ回路１４３をイネーブル状態に設定する場合にはイネーブル状態を示す論理レベル０、ディスエイブル状態に設定する場合にはディスエイブル状態を示す論理レベル１のセンスアンプイネーブル信号ＳＡＥＮｂを生成する。トランジスタＴ５のドレインはビット線ＢＬｂkに接続されており、そのゲートには、配線Ｌ１を介して、上記したセンスアンプイネーブル信号ＳＡＥＮｂが供給される。
【００６６】
かかる構成により、高速充電回路１４２ａでは、論理レベル１のプリチャージ制御信号ＣＨが供給されている間はトランジスタＴ２及びＴ３が共にオフ状態となる。また、センスアンプ回路１４３ａをディスエイブル状態に設定する論理レベル１のセンスアンプイネーブル信号ＳＡＥＮｂが供給されている間はトランジスタＴ４及びＴ５が共にオフ状態となる。一方、論理レベル０のプリチャージ制御信号ＣＨ及び論理レベル０のセンスアンプイネーブル信号ＳＡＥＮｂが供給されている間は、トランジスタＴ２〜Ｔ５が全てオン状態となる。これにより、トランジスタＴ２及びＴ４からなる経路、並びにトランジスタＴ３及びＴ５からなる経路を夫々介してビット線ＢＬk及びＢＬｂkが電源電位ＶＤＤによって充電される。
【００６７】
図６に示すセンスアンプ回路１４３ａは、トランジスタＴ４〜Ｔ１１を含み。尚、トランジスタＴ４〜Ｔ１１のうちで、センスアンプ回路１４３ａ及び高速充電回路１４２ａで兼用されるトランジスタＴ４及びＴ５の動作は前述した通りであるが、センスアンプ回路１４３ａにおいてトランジスタＴ４及びＴ５は、電源電位側のイネーブルスイッチとして機能する。
【００６８】
トランジスタＴ６のソースには電源電位ＶＤＤが印加されており、ゲートにはビット線ＢＬｂk及びトランジスタＴ８のゲートが接続されている。トランジスタＴ７のソースには電源電位ＶＤＤが印加されており、ゲートにはビット線ＢＬk及びトランジスタＴ９のゲートが接続されている。これらトランジスタＴ６及びＴ７は、センスアンプの第１の差動段を担う。
【００６９】
トランジスタＴ８のソースには接地電位ＧＮＤが印加されており、ドレインは内部ノードｓａ２を介してトランジスタＴ１０のソースに接続されている。トランジスタＴ９のソースには接地電位ＧＮＤが印加されており、ドレインは内部ノードｓａ３を介してトランジスタＴ１１のソースに接続されている。これらトランジスタＴ８及びＴ９は、センスアンプの第２の差動段を担う。
【００７０】
トランジスタＴ１０のドレインはビット線ＢＬkに接続されており、そのゲートには配線Ｌ２を介して、制御部１１から論理レベル０又は１を有する第１のセンスアンプイネーブル信号ＳＡＥＮが供給される。尚、制御部１１は、センスアンプ回路１４３ａをイネーブル状態に設定する場合には論理レベル１、ディスエイブル状態に設定する場合には論理レベル０のセンスアンプイネーブル信号ＳＡＥＮを生成する。
【００７１】
トランジスタＴ１１のドレインはビット線ＢＬｂkに接続されており、ゲートには配線Ｌ２を介して、上記したセンスアンプイネーブル信号ＳＡＥＮが供給される。
【００７２】
かかる構成により、センスアンプ回路１４３ａは、制御部１１から論理レベル１のセンスアンプイネーブル信号ＳＡＥＮ及び論理レベル０のセンスアンプイネーブル信号ＳＡＥＮｂが供給された時に、イネーブル状態となる。当該イネーブル状態において、センスアンプ回路１４３ａは、ビット線ＢＬk及びＢＬｂkの電位差を、電位差（ＶＤＤ−ＧＮＤ）に増幅する。すなわち、センスアンプ回路１４３ａは、ビット線ＢＬk及びＢＬｂkのうちの高い側の電位を電源電位ＶＤＤまで増幅し、ビット線ＢＬk及びＢＬｂkのうちの低い側の電位を接地電位ＧＮＤまで増幅する。つまり、センスアンプ回路１４３ａは、読出アクセス時にメモリセルＭＣから送出された電荷に伴いビット線ＢＬk及びＢＬｂk間に生じた微小な電位差を電位差（ＶＤＤ−ＧＮＤ）まで増幅するのである。かかるビット線ＢＬk及びＢＬｂk各々の電位は、この増幅処理後も保持される。センスアンプ回路１４３ａは、かかる増幅処理後のビット線ＢＬk及びＢＬｂk各々の電位を保持しつつ、その電位を有する読出データ信号を制御部１１に供給する。
【００７３】
以下に、図６に示す低速充電回路１４１ａ、高速充電回路１４２ａ及びセンスアンプ回路１４３ａの動作について説明する。
【００７４】
低速充電回路１４１ａ、高速充電回路１４２ａ及びセンスアンプ回路１４３ａは、制御部１１から供給されたプリチャージ制御信号ＣＨ、センスアンプイネーブル信号ＳＡＥＮ及びＳＡＥＮｂに応じて、以下の低速充電モード、停止モード、又は高速充電モードで動作する。
【００７５】
［低速充電モード］
低速充電モードでは、制御部１１は、図７に示すように論理レベル０のセンスアンプイネーブル信号ＳＡＥＮ、論理レベル１のセンスアンプイネーブル信号ＳＡＥＮｂ及び論理レベル０のプリチャージ制御信号ＣＨを、センスアンプ部１４ａに供給する。これにより、低速充電回路１４１ａのトランジスタＴ０及びＴ１が共にオン状態となり、これらトランジスタＴ０及びＴ１を介して、ビット線ＢＬk及びＢＬｂk各々の電位は電源電位ＶＤＤに向けて増加する。また、低速充電モードでは、論理レベル１のセンスアンプイネーブル信号ＳＡＥＮｂに応じて、高速充電回路１４２ａ及びセンスアンプ回路１４３ａで兼用のトランジスタＴ４及びＴ５が共にオフ状態となるので、高速充電回路１４２ａによるビット線ＢＬk及びＢＬｂkの充電は為されない。
【００７６】
このように、低速充電モードでは、低速充電回路１４１ａ及び高速充電回路１４２ａのうちの低速充電回路１４１ａだけでビット線ＢＬk及びＢＬｂkに対する充電が為される。つまり、低速充電回路１４１ａのトランジスタＴ０及びＴ１による第１の充電経路のみを介してビット線ＢＬk及びＢＬｂkが充電（プリチャージ）され、ビット線ＢＬk及びＢＬｂkの電位が電源電位ＶＤＤに向けて上昇するのである。この際、トランジスタＴ０及びＴ１のオン電流は、高速充電回路１４２ａ及びセンスアンプ回路１４３ａに含まれるトランジスタＴ２〜Ｔ１１に比して小さいので、ビット線ＢＬk及びＢＬｂkの充電速度は比較的遅いものとなる。
【００７７】
［停止モード］
停止モードでは、制御部１１は、図７に示すように論理レベル１のプリチャージ制御信号ＣＨをセンスアンプ部１４ａに供給する。これにより、低速充電回路１４１ａ及び高速充電回路１４２ａのトランジスタＴ０〜Ｔ３は全てオフ状態となるので、ビット線ＢＬk及びＢＬｂkに対する充電が停止した状態となる。尚、停止モードは、実際には図７に示すように、停止モードＡ及びＢからなる。停止モードＡでは、ビット線ＢＬk及びＢＬｂkに対する充電、及びセンスアンプ回路１４３ａの動作が共に停止した状態となる。一方、停止モードＢでは、ビット線ＢＬk及びＢＬｂkに対する充電が停止した状態になるものの、センスアンプ回路１４３ａは活性化される。よって、制御部１１は、停止モードＡでは、図７に示すように、論理レベル０のセンスアンプイネーブル信号ＳＡＥＮ、及び論理レベル１のセンスアンプイネーブル信号ＳＡＥＮｂを、センスアンプ部１４ａに供給する。また、停止モードＢでは、制御部１１は、図７に示すように、論理レベル１のセンスアンプイネーブル信号ＳＡＥＮ、及び論理レベル０のセンスアンプイネーブル信号ＳＡＥＮｂを、センスアンプ部１４ａに供給する。
【００７８】
［高速充電モード］
高速充電モードでは、制御部１１は、図７に示すように論理レベル０のセンスアンプイネーブル信号ＳＡＥＮ及びＳＡＥＮｂ、並びに論理レベル０のプリチャージ制御信号ＣＨを、センスアンプ部１４ａに供給する。これにより、低速充電回路１４１ａのトランジスタＴ０及びＴ１が共にオン状態となり、これらトランジスタＴ０及びＴ１を介してビット線ＢＬk、ＢＬｂk（ｋは１〜ｍの整数）が電源電位ＶＤＤに充電（プリチャージ）される。更に、高速充電モードでは、高速充電回路１４２ａのトランジスタＴ２及びＴ３が共にオン状態になると共に、トランジスタＴ４及びＴ５がオン状態になる。これにより、トランジスタＴ４、内部ノードｓａ０及びトランジスタＴ２からなる充電経路を介してビット線ＢＬkが電源電位ＶＤＤに充電（プリチャージ）されると共に、トランジスタＴ５、内部ノードｓａ１及びトランジスタＴ３からなる充電経路を介してビット線ＢＬｂkが充電（プリチャージ）される。
【００７９】
このように、高速充電モードでは、低速充電回路１４１ａのトランジスタＴ０及びＴ１による第１の充電経路と共に、センスアンプ回路１４３ａ及び高速充電回路１４２ａで兼用のトランジスタＴ４及びＴ５、内部ノードｓａ０及びｓａ１、及び高速充電回路１４２ａのトランジスタＴ２及びＴ３による第２の充電経路を介してビット線ＢＬk及びＢＬｂkが充電される。よって、高速充電モードでは、第１の充電経路だけでビット線ＢＬk及びＢＬｂkを充電させる低速充電モードに比べて充電速度が速くなり、充電開始後、迅速にビット線ＢＬk及びＢＬｂkの電位を電源電位ＶＤＤの状態に到らせることが可能となる。
【００８０】
以上のように、図６に示すビット線充電機能を備えたセンスアンプ部１４ａでは、一対のビット線（ＢＬk、ＢＬｂk）に、センスアンプ回路１４３ａと共に、第１の充電回路としての高速充電回路１４２ａ及び第２の充電回路としての低速充電回路１４１ａを接続している。これにより、ビット線に対する充電速度が遅い低速充電モード、充電速度が速い高速充電モード、及び充電を停止させる停止モードを選択的に実施できるようにしている。
【００８１】
この際、低速充電モードで実施されるプリチャージでは、高速充電モードに比べて充電速度が遅い為、各メモリセルＭＣに接続されているプレート線ＰＬの電位変動量が小さくなり、その結果、当該電位変動に伴うノイズを抑制することが可能となる。更に、充電速度が遅い為、その充電に伴って瞬時的に流れる電流のピーク値も高速充電モード時に比べて低くなるので、電源回路への負担が抑えられる。
【００８２】
よって、メモリアクセス（読出、書込）後にメモリセル内に残留する電荷を充電（放電）して初期化するリセット時には充電速度が遅い低速充電モードでビット線に対するプリチャージを行う。また、待機時には停止モードによってビット線に対するプリチャージを停止する。そして、この待機時からの復帰時にのみ、高速充電モードでプリチャージを実施する。これにより、高速充電モードだけでプリチャージを行う場合に比べて、その充電に伴うプレート線ＰＬの正電位側への電位変動量、及び当該充電に伴って瞬時的に流れる電流のピーク値が小さくなる。よって、ノイズの発生が抑えられると共に、電源回路への負担が低減される。
【００８３】
要するに、半導体メモリ１００として、複数のメモリセル（ＭＣ）が接続された一対のビット線（ＢＬk、ＢＬｂk）に接続されており、且つ以下の第１及び第２の充電回路を含むセンスアンプ部（１４ａ）と、以下の制御部１１とを含むものを採用することにより、ノイズの発生を抑えると共に、電源回路への負担の低減を図ることが可能となるのである。尚、第１の充電回路（１４２ａ）は一対のビット線に接続されており、当該一対のビット線を充電させる。第２の充電回路（１４１ａ）は一対のビット線に接続されており、第１の充電回路（１４２ａ）での充電の速度よりも遅い充電速度で一対のビット線を充電させる。制御部１１は、第１及び第２の充電回路のうちの第２の充電回路だけを動作させる低速充電モードと、第１及び第２の充電回路を共に動作させる高速充電モードと、第１及び第２の充電回路を共に停止させる停止モードとを選択的に実施する。
【００８４】
更に、センスアンプ部１４ａでは、低速充電モード、高速充電モード及び停止モードの３通りのモード切替を、既存のプリチャージ制御信号ＣＨと共に、センスアンプ回路１４３ａをイネーブル状態又はディスエイブル状態に設定する為のセンスアンプイネーブル信号ＳＡＥＮｂを利用して行う。ここで、高速充電モードでは、センスアンプ回路１４３ａに設けられているトランジスタＴ４及びＴ５を流用してビット線を充電させる為の充電経路を形成するようにしている。
【００８５】
よって、図６に示す構成においても図３に示す構成と同様に、モード切替制御の為の配線を新たに設けることなく、且つチップ占有面積の増大を招くことなく、上記した３通りのモード切替が可能となる。
【００８６】
また、図６に示される低速充電回路１４１ａ及び高速充電回路１４２ａを、図３に示される構成に付加することにより、ビット線に対して、プリチャージ及びプリディスチャージを選択的に実施できるようにしても良い。この際、高速充電回路１４２ａのトランジスタＴ３のドレインを、図３に示すセンスアンプ回路１４３の内部ノードｓａ３に接続すると共に、高速充電回路１４２ａのトランジスタＴ２のドレインを、図３に示すセンスアンプ回路１４３の内部ノードｓａ２に接続する。
【符号の説明】
【００８７】
１０            メモリセルアレイ
１１                制御部
１４、１４ａ        センスアンプ部
１００              半導体メモリ
１４１              低速放電回路
１４１ａ            低速充電回路
１４２              高速放電回路
１４２ａ            高速充電回路
１４３、１４３ａ    センスアンプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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