(57)【要約】【課題】ＦｉｎＦＥＴに適した遅延回路を提供することにある。【解決手段】半導体装置は第１のインバータとそれと直列に接続される第２のインバータとを備える。第１および第２のインバータはそれぞれｐチャネル型トランジスタとｎチャネル型トランジスタとを備える。第２のインバータのｐチャネル型トランジスタとｎチャネル型トランジスタの活性領域を構成する突起半導体層の本数は、それぞれ第１のインバータのｐチャネル型トランジスタとｎチャネル型トランジスタの活性領域を構成する突起半導体層の本数よりも少ない。【選択図】図１３
2018186309.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置は、
第１のインバータと、
前記第１のインバータと直列接続される第２のインバータと、
を備え、
前記第１のインバータは、
第１のｐチャネル型トランジスタと、
第１のｎチャネル型トランジスタと、
を備え、
前記第２のインバータは、
第２のｐチャネル型トランジスタと、
第２のｎチャネル型トランジスタと、
を備え、
前記第１のｐチャネル型トランジスタは、
突起半導体層で構成され、第１の方向に沿って伸びる第１の活性領域と、
第２の方向に沿って伸びる第１のゲート電極と、
前記第２の方向に沿って伸び、前記第１の活性領域のソース側と接続される第１の局所接続配線と、
前記第２の方向に沿って伸び、前記第１の活性領域のドレイン側と接続される第２の局所接続配線と、
を備え、
前記第１のｎチャネル型トランジスタは、
突起半導体層で構成され、第１の方向に沿って伸びる第２の活性領域と、
第２の方向に沿って伸びる前記第１のゲート電極と、
前記第２の方向に沿って伸び、前記第２の活性領域のソース側と接続される第３の局所接続配線と、
前記第２の方向に沿って伸び、前記第２の活性領域のドレイン側と接続される第４の局所接続配線と、
を備え、
前記第２のｐチャネル型トランジスタは、
突起半導体層で構成され、第１の方向に沿って伸びる第３の活性領域と、
第２の方向に沿って伸びる第２のゲート電極と、
前記第２の方向に沿って伸び、前記第３の活性領域のソース側と接続される第５の局所接続配線と、
前記第２の方向に沿って伸び、前記第３の活性領域のドレイン側と接続される第６の局所接続配線と、
を備え、
前記第２のｎチャネル型トランジスタは、
突起半導体層で構成され、第１の方向に沿って伸びる第４の活性領域と、
第２の方向に沿って伸びる前記第２のゲート電極と、
前記第２の方向に沿って伸び、前記第４の活性領域のソース側と接続される第７の局所接続配線と、
前記第２の方向に沿って伸び、前記第４の活性領域のドレイン側と接続される第８の局所接続配線と、
を備え、
前記第３の活性領域の数は前記第１の活性領域の数よりも少なく、
前記第４の活性領域の数は前記第２の活性領域の数よりも少ない。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体装置に関し、例えばＦｉｎＦＥＴの遅延用インバータ回路に適用可能である。
【背景技術】
【０００２】
微細化に伴い発生する短チャネル効果抑制等を目的として、基板平面から上方に突出した突起半導体層を有し、この突起半導体層の少なくとも基板平面にほぼ垂直な両平面（両側面）にチャネル領域を形成する電界効果トランジスタ（以下、フィン型電界効果トランジスタといい、ＦｉｎＦＥＴと略する。）が提案されている（例えば、国際公開２００６／１３２１７２号）。ＦｉｎＦＥＴは、２次元の基板上に３次元の構造を立ち上げた形になっており、基板面積が同じであればプレーナ型トランジスタよりもゲート体積が大きくなる。ゲートがチャネルを「包み込む」構造になっているため、ゲートのチャネル制御性が高く、デバイスがオフ状態の時のリーク電流が大幅に削減される。このため、しきい値電圧を低く設定でき、最適なスイッチング速度と消費電力が得られる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開２００６／１３２１７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示の課題はＦｉｎＦＥＴに適した遅延回路を提供することにある。
【課題を解決するための手段】
【０００５】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は第１のインバータとそれと直列に接続される第２のインバータとを備える。第１および第２のインバータはそれぞれｐチャネル型トランジスタとｎチャネル型トランジスタとを備える。第２のインバータのｐチャネル型トランジスタとｎチャネル型トランジスタの活性領域を構成する突起半導体層の本数は、それぞれ第１のインバータのｐチャネル型トランジスタとｎチャネル型トランジスタの活性領域を構成する突起半導体層の本数よりも少ない。
【発明の効果】
【０００６】
上記半導体装置によれば、適切な遅延回路を構成することができる。
【図面の簡単な説明】
【０００７】
【図１Ａ】実施例１に係る半導体装置を説明するための平面図である。
【図１Ｂ】実施例１に係る半導体装置を説明するための回路図である。
【図２】実施例２に係る半導体装置を説明するための平面図である。
【図３Ａ】実施例３に係る半導体装置を説明するための平面図である。
【図３Ｂ】実施例３に係る半導体装置を説明するための回路図である。
【図４Ａ】実施例４に係る半導体装置を説明するための平面図である。
【図４Ｂ】図４Ａの一部を拡大した平面図である。
【図５Ａ】図４ＢのＡ’−Ａ”線における断面図である。
【図５Ｂ】図４ＢのＢ’−Ｂ”線における断面図である。
【図５Ｃ】図４ＢのＣ’−Ｃ”線における断面図である。
【図５Ｄ】図４ＢのＤ’−Ｄ”線における断面図である。
【図５Ｅ】図４ＢのＥ’−Ｅ”線における断面図である。
【図５Ｆ】図４ＢのＦ’−Ｆ”線における断面図である。
【図６Ａ】実施例５に係る半導体装置を説明するための平面図である。
【図６Ｂ】図６Ａの一部を拡大した平面図である。
【図７Ａ】実施例６に係る半導体装置を説明するための平面図である。
【図７Ｂ】図７Ａの一部を拡大した平面図である。
【図８】図７ＢのＧ’−Ｇ”線における断面図である。
【図９Ａ】実施例７に係る半導体装置を説明するための平面図である。
【図９Ｂ】図９Ａの一部を拡大した平面図である。
【図１０Ａ】図９ＢのＨ’−Ｈ”線における断面図である。
【図１０Ｂ】図９ＢのＩ’−Ｉ”線における断面図である。
【図１０Ｃ】図９ＢのＪ’−Ｊ”線における断面図である。
【図１１Ａ】実施例８に係る半導体装置を説明するための平面図である。
【図１１Ｂ】図１１Ａの一部を拡大した平面図である。
【図１２Ａ】図１１ＢのＫ’−Ｋ”線における断面図である。
【図１２Ｂ】図１１ＢのＬ’−Ｌ”線における断面図である。
【図１２Ｃ】図１１ＢのＭ’−Ｍ”線における断面図である。
【図１３】実施形態に係る半導体装置を説明するための平面図である。
【発明を実施するための形態】
【０００８】
以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
【０００９】
＜実施形態＞
まず、実施形態に係る半導体装置について図１３を用いて説明する。図１３は実施形態に係る半導体装置を示す平面図である。
実施形態に係る半導体装置１００は第１のインバータ１１０と第１のインバータ１１０と直列接続される第２のインバータ１２０とを備える。
第１のインバータ１１０は第１のｐチャネル型トランジスタ１１１ｐと第１のｎチャネル型トランジスタ１１１ｎとを備える。第２のインバータ１２０は第２のｐチャネル型トランジスタ１２１ｐと第２のｎチャネル型トランジスタ１２１ｎとを備える。
第１のｐチャネル型トランジスタ１１１ｐは第１の活性領域１２ｐと第１のゲート電極１３と第１の局所接続配線１４ｓｐと第２の局所接続配線１４ｄｐとを備える。第１の活性領域１２ｐは突起半導体層で構成され、第１の方向（Ｘ方向）に沿って伸びる。第１のゲート電極１３は第２の方向（Ｙ方向）に沿って伸びる。第２の局所接続配線１４ｓｎは第２の方向に沿って伸び、第１の活性領域のドレイン側と接続される。
第１のｎチャネル型トランジスタ１１１ｎは第２の活性領域１２ｎと第１のゲート電極１３と第３の局所接続配線１４ｓｎと第４の局所接続配線１４ｄｎとを備える。第２の活性領域１２ｎは突起半導体層で構成され、第１の方向に沿って伸びる。第３の局所接続配線１４ｓｎは第２の方向に沿って伸び、第２の活性領域１２ｎのソース側と接続される。第４の局所接続配線１４ｄｎは第２の方向に沿って伸び、第２の活性領域１２ｎのドレイン側と接続される。
第２のｐチャネル型トランジスタ１２１ｐは第３の活性領域４２ｐと第２のゲート電極４３と第５の局所接続配線４４ｓｐと第６の局所接続配線４４ｄｐとを備える。突起半導体層で構成され、第１の方向に沿って伸びる第３の活性領域４２ｐ第２のゲート電極４３は第２の方向に沿って伸びる。第５の局所接続配線４４ｓｐは第２の方向に沿って伸び、第３の活性領域４２ｐのソース側と接続される。第６の局所接続配線４４ｄｐは第２の方向に沿って伸び、第３の活性領域４２ｐのドレイン側と接続される。
第２のｎチャネル型トランジスタ１２１ｎは第４の活性領域４２ｎと第２のゲート電極４３と第７の局所接続配線４４ｓｎと第８の局所接続配線４４ｄｎとを備える。第４の活性領域４２ｎは突起半導体層で構成され、第１の方向に沿って伸びる。第７の局所接続配線４４ｓｎは第４の活性領域４２ｎのソース側と接続される。第８の局所接続配線４４ｄｎは第２の方向に沿って伸び、第４の活性領域４２ｎのドレイン側と接続される。
第３の活性領域４２ｐの数は第１の活性領域１２ｐの数よりも少なく、第４の活性領域４２ｎの数は第２の活性領域１２ｎの数よりも少ない。
実施形態によれば、第１のインバータと第２のインバータとで遅延回路を構成することができる。
【実施例１】
【００１０】
実施例１に係る半導体装置について図１Ａおよび図１Ｂを用いて説明する。図１Ａは実施例１に係る半導体装置の構成を示す平面図である。図１Ｂは実施例１に係る半導体装置の回路図である。
実施例１に係る半導体装置１００ＡはＦｉｎＦＥＴのインバータ回路で構成する遅延回路（バッファ）である。半導体装置１００Ａはシリコン（Ｓｉ）等の一つの半導体基板上に形成され、例えば、１６ｎｍ以降のプロセスで製造される。
【００１１】
図１Ｂに示すように、半導体装置１００Ａはインバータを２段直列接続して構成される。後段（出力側）のインバータ（第１のインバータ）１０のｐチャネル型トランジスタ（第１のｐチャネル型トランジスタ）１１ｐは、４つの活性領域（第１の活性領域）１２ｐと、それらと交差するゲート電極（第１のゲート電極）１３と、を備える。また、ｐチャネル型トランジスタ１１ｐは、ソース側の４つの活性領域を接続し第１の電源用金属配線１６ｖｄと接続するローカルインタコネクタ（ＬＩＣまたは局所接続配線という。）１４ｓｐと、ドレイン側の４つの活性領域を接続するＬＩＣ（第２の局所接続配線）１４ｄｐと、を備える。活性領域１２ｐはＦｉｎ構造の半導体層（突起半導体層）で構成される。突起半導体層の平面視の幅が狭いので、上層の金属配線と接続するためのビアを設けることができないため、ＬＩＣを設けている。４つの活性領域１２ｐはそれぞれ平面視において短冊状でＸ方向に沿って伸びている。ゲート電極１３、ＬＩＣ（第１の局所接続配線）１４ｓｐ、ＬＩＣ１４ｄｐはそれぞれ平面視において短冊状でＹ方向に沿って伸びている。短冊状とは、基本的には細長い長方形であるが、長辺および短辺は必ずしも直線状ではなく、四隅も必ずしも直角ではなく丸みを帯びることもある。インバータ１０のｎチャネル型トランジスタ（第１のｎチャネル型トランジスタ）１１ｎは、４つの活性領域（第２の活性領域）１２ｎと、それらと交差するゲート電極１３と、を備える。また、ｎチャネル型トランジスタ１１ｎは、ソース側の４つの活性領域を接続し第２の電源用金属配線１６ｖｓと接続するＬＩＣ（第３の局所接続配線）１４ｓｎと、ドレイン側の４つの活性領域を接続するＬＩＣ（第４の局所接続配線）１４ｄｎと、を備える。活性領域１２ｎは突起半導体層で構成される。４つの活性領域１２ｎはそれぞれ平面視において短冊状でＸ方向に沿って伸びている。ゲート電極１３と入力用金属配線１６ｉとはビア１５ｇで接続され、ＬＩＣ１４ｄｐと出力用金属配線１６ｏとはビア１５ｄｐで接続され、ＬＩＣ１４ｄｎと出力用金属配線１６ｏとはビア１５ｄｎで接続され、ｐチャネル型トランジスタ１１ｐとｎチャネル型トランジスタ１１ｎとが接続される。活性領域１２ｐの数は４つに限定されるものではなく、活性領域２２ｐの数よりも多ければよい。また、活性領域１２ｎの数も４つに限定されるものではなく、活性領域２２ｎの数よりも多ければよい。活性領域２２ｐの数は１つに限定されるものではなく、活性領域１２ｐの数よりも少なければよい。活性領域２２ｎの数は１つに限定されるものではなく、活性領域１２の数よりも少なければよい。
【００１２】
前段（入力側）のインバータ（第２のインバータ）２０のｐチャネル型トランジスタ（第２のｐチャネル型トランジスタ）２１ｐは、突起半導体層で構成される活性領域（第３の活性領域）２２ｐと、それと交差するゲート電極（第２のゲート電極）２３と、を備える。また、ｐチャネル型トランジスタ２１ｐは、活性領域２２ｐのソース側と第１の電源用金属配線１６ｖｄと接続するＬＩＣ（第５の局所接続配線）２４ｓｐと、活性領域２２ｐのドレイン側と出力用金属配線２６ｏとを接続するＬＩＣ（第６の局所接続配線）２４ｄｐと、を備える。活性領域２２ｐは平面視において短冊状でＸ方向に沿って伸びている。ゲート電極２３、ＬＩＣ２４ｓｐ、ＬＩＣ２４ｄｐはそれぞれ平面視において短冊状でＹ方向に沿って伸びている。インバータ２０のｎチャネル型トランジスタ（第２のｎチャネル型トランジスタ）２１ｎは、突起半導体層で構成される活性領域（第４の活性領域）２２ｎと、それと交差するゲート電極２３と、を備える。また、ｎチャネル型トランジスタ２１ｎは、活性領域２２ｎのソース側と第２の電源用金属配線１６ｖｓとを接続するＬＩＣ（第７の局所接続配線）２４ｓｎと、活性領域２２ｎのドレイン側と出力用金属配線層２６ｏとを接続するＬＩＣ（第８の局所接続配線）２４ｄｎと、を備える。活性領域２２ｎは平面視において短冊状でＸ方向に沿って伸びている。ゲート電極２３と入力用金属配線２６ｉとはビア２５ｇで接続され、ＬＩＣ２４ｄｐと出力用金属配線２６ｏとはビア２５ｄｐで接続され、ＬＩＣ２４ｄｎと出力用金属配線２６ｏとはビア２５ｄｎで接続され、ｐチャネル型トランジスタ２１ｐとｎチャネル型トランジスタ２１ｎとが接続される。出力用金属配線２６ｏと入力用金属配線１６ｉとを接続用金属配線１６ｉｏで接続され、インバータ２０とインバータ１０とが接続される。出力用金属配線２６ｏは平面視において短冊状でＹ方向にそって伸びている。なお、半導体装置１００Ａにはゲート電極１３と同一サイズで同層のダミーゲート電極１３ｄを備える。ダミーゲート電極１３ｄはゲート電極層の密度の均一化のために設けられている。第１の電源用金属配線１６ｖｄには第２の電源用金属配線１６ｖｓよりも高い電位が与えられる。
【００１３】
ｐチャネル型トランジスタ２１ｐおよびｎチャネル型トランジスタ２１ｎはそれぞれ１つの拡散領域を有し、ｐチャネル型トランジスタ１１ｐおよびｎチャネル型トランジスタ１１ｎはそれぞれ４つの活性領域を有する。ここで、活性領域を形成する突起半導体層の高さ（フィン高さ）をＨＦＩＮ、突起半導体層の幅（フィン幅）をＷＦＩＮ、ｐチャネル型トランジスタ２１ｐおよびｎチャネル型トランジスタ２１ｎのゲート幅をＷｇ２、ｐチャネル型トランジスタ１１ｐおよびｎチャネル型トランジスタ１１ｎのゲート幅をＷｇ１とすると、
Ｗｇ２＝２×ＨＦＩＮ＋ＷＦＩＮ                      ・・・（１）
である。また、
Ｗｇ１＝４×（２×ＨＦＩＮ＋ＷＦＩＮ）＝４×Ｗｇ２  ・・・（２）
である。
【００１４】
ｐチャネル型トランジスタ２１ｐおよびｎチャネル型トランジスタ２１ｎのゲート長（ゲート電極２３の幅）をＬｇ２、ｐチャネル型トランジスタ１１ｐおよびｎチャネル型トランジスタ１１ｎのゲート幅（ゲート電極１３の幅）をＬｇ１とすると、
Ｗｇ１／Ｌｇ１＝４×Ｗｇ２／Ｌｇ１
＝４×Ｗｇ２／Ｌｇ２
＞Ｗｇ２／Ｌｇ２                ・・・（３）
となる。ここで、Ｌｇ１＝Ｌｇ２である。すなわち、ｐチャネル型トランジスタ２１ｐおよびｎチャネル型トランジスタ２１ｎのゲート幅とゲート長の比（Ｗｇ２／Ｌｇ２）はｐチャネル型トランジスタ１１ｐおよびｎチャネル型トランジスタ１１ｎのゲート幅とゲート長との比（Ｗｇ１／Ｌｇ１）よりも小さくなる。
【００１５】
活性領域１２ｐの平面視の幅（ＷＦＩＮ）をｄ１と、隣接する活性領域１２ｐ間の平面視の距離をｄ２とする。ｎチャネル型トランジスタ１１ｎに最も近い側の活性領域１２ｐの端部とＬＩＣ１４ｄｐのｎチャネル型トランジスタ１１ｎ側の端部との間の平面視の距離をｄ３と、第１の電源用金属配線１６ｖｄに最も近い側の活性領域１２ｐの端部とＬＩＣ１４ｄｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ４とする。ｎチャネル型トランジスタ１１ｎに最も近い側の活性領域１２ｐの端部とＬＩＣ１４ｓｐのｎチャネル型トランジスタ１１ｎ側の端部との間の平面視の距離をｄ３と、第１の電源用金属配線１６ｖｄに最も近い側の活性領域１２ｐの端部とＬＩＣ１４ｓｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ５とする。
【００１６】
活性領域１２ｎの平面視の幅をｄ１と、隣接する活性領域１２ｎ間の平面視の距離をｄ２とする。ｐチャネル型トランジスタ１１ｐに最も近い側の活性領域１２ｎの端部とＬＩＣ１４ｄｎのｐチャネル型トランジスタ１１ｐ側の端部の間の平面視の距離をｄ３と、第２の電源用金属配線１６ｖｓに最も近い側の活性領域１２ｎの端部とＬＩＣ１４ｄｎの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ４とする。ｐチャネル型トランジスタ１１ｐに最も近い側の活性領域１２ｎの端部とＬＩＣ１４ｓｎのｐチャネル型トランジスタ１１ｐ側の端部との間の平面視の距離をｄ３と、第２の電源用金属配線１６ｖｓに最も近い側の活性領域１２ｎの端部とＬＩＣ１４ｓｎの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ５とする。
【００１７】
活性領域２２ｐの平面視の幅をｄ１と、活性領域２２ｐの端部とＬＩＣ２４ｄｐのｎチャネル型トランジスタ１１ｎ側の端部との間の平面視の距離をｄ６と、活性領域４２ｐの端部とＬＩＣ４４ｄｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ７とする。活性領域２２ｐの端部とＬＩＣ２４ｓｐのｎチャネル型トランジスタ２１ｎ側の端部との間の平面視の距離をｄ８と、活性領域２２ｐの端部とＬＩＣ２４ｓｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ９とする。
【００１８】
活性領域２２ｎの平面視の幅をｄ１と、活性領域２２ｎの端部とＬＩＣ２４ｄｎのｐチャネル型トランジスタ１１ｐ側の端部との間の平面視の距離をｄ６と、活性領域２２ｎの端部とＬＩＣ２４ｄｎの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ７とする。活性領域２２ｎの端部とＬＩＣ２４ｓｎのｐチャネル型トランジスタ２１ｐ側の端部との間の平面視の距離をｄ８と、活性領域２２ｎの端部とＬＩＣ２４ｓｐの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ９とする。
【００１９】
ＬＩＣ１４ｄｐの端部とＬＩＣ１４ｄｎの端部との間隔をｄ１０、ＬＩＣ１４ｓｐの端部とＬＩＣ１４ｓｎの端部との間隔をｄ１０とする。
【００２０】
活性領域２２ｐは第１の電源用金属配線１６ｖｄに最も近い側の活性領域１２ｐとＸ方向に沿う同一線上に配置され、活性領域２２ｎは第２の電源用金属配線１６ｖｓに最も近い側の活性領域１２ｎとＸ方向に沿う同一線上に配置され、以下の関係にある。
ＬＩＣ２４ｄｐの長さ＝ｄ７＋ｄ１＋ｄ６                        ・・・（４）
ＬＩＣ１４ｄｐの長さ＝ｄ４＋ｄ１＋(Ｎ−１)(ｄ１＋ｄ２)＋ｄ３  ・・・（５）
ＬＩＣ２４ｓｐの長さ＝ｄ９＋ｄ１＋ｄ８                        ・・・（６）
ＬＩＣ１４ｓｐの長さ＝ｄ５＋ｄ１＋(Ｎ−１)(ｄ１＋ｄ２)＋ｄ３  ・・・（７）
ｄ３＝（ｄ１＋ｄ２）／４                                      ・・・（８）
ここで、Ｎはｐチャネル型トランジスタ１１ｐ、ｎチャネル型トランジスタ１１ｎの活性領域の数であり、半導体装置１００ＡではＮ＝４である。また、半導体装置１００Ａでは、
ｄ６＝ｄ３、ｄ７＝ｄ４、ｄ８＝ｄ３、ｄ９＝ｄ４
である。なお、例えば、ｄ１は１０ｎｍ、ｄ２は４０ｎｍ程度の大きさである。
【００２１】
ゲートピッチ（ゲート電極間距離＋ゲート長）をｄ１１とすると、以下の関係にある。
ここで、例えば、ｄ１１は９０ｎｍ程度の大きさである。
Ｌｓ１＝２×ｄ１１              ・・・（９）
Ｌｇ１≦ＷＬＩＣ≦ｄ１１／２    ・・・（１０）
半導体装置１００Ａはインバータを２段直列に接続した遅延回路（バッファ）の例である。より遅延時間を作るために、前段のインバータの活性領域（突起半導体層の本数）を最小としている例である。前段のインバータと後段のインバータとの突起半導体層の本数は、本数差が大きい方が後段のインバータの充放電に時間がかかるため、より遅延時間を増加させられる。また、後段のインバータの突起半導体の本数は配置可能な最大数を使うのが好ましい。これにより、遅延回路の出力信号を安定させることができる。遅延時間を小さくする場合は、前段のインバータの活性領域（突起半導体層の本数）を増加させればよい。
【実施例２】
【００２２】
次に、半導体装置１００Ａよりも遅延時間を増加させる実施例２に係る半導体装置について図２を用いて説明する。図２は実施例２に係る半導体装置の構成を示す平面図である。
図１Ｂに示す実施例１に係る半導体装置１００Ａと同様に、実施例２に係る半導体装置１００Ｂはインバータを２段直列接続して構成される。半導体装置１Ｂの後段（出力側）のインバータ１０は半導体装置１００Ａの出力側のインバータと同様な構成であり、半導体装置１００Ｂの前段（入力側）のインバータ３０は半導体装置１００Ａのインバータ２０とは異なる構成である。なお、図２では、第１の電源用金属配線１６ｖｄ、それに接続されるビア１５ｓｐ、２４ｓｐ、第２の電源用金属配線１６ｖｓ、それに接続されるビア１５ｓｎ、２５ｓｎが省略されている。
【００２３】
ｐチャネル型トランジスタ３１ｐおよびｎチャネル型トランジスタ３１ｎのゲート幅（Ｗｇ２）は実施例１のｐチャネル型トランジスタ２１ｐおよびｎチャネル型トランジスタ２１ｎのゲート幅（Ｗｇ２）とそれぞれ同じであるが、ゲート電極３３のゲート長（Ｌｇ２）をＬｇ１よりも大きくして遅延時間を増大させるようにする。
【００２４】
面積効率よく遅延時間を増やすため、ゲート長を最小加工ルールに対して太くレイアウトするが、Ｘ方向セルサイズが太くした分だけ大きくなる。インバータ１０のＸ方向のセルサイズをＬｓ１とし、インバータ３０のＸ方向のセルサイズをＬｓ２とすると、Ｌｓ２＞Ｌｓ１となる。また、ゲート長の異なるトランジスタを同一セル内で使用する場合、それぞれのトランジスタが異なる特性となる可能性もあり、遅延時間のばらつきが発生する可能性がある。
【実施例３】
【００２５】
次に、実施例２の問題点の解決法として同一ゲート長のトランジスタを用いる実施例３に係る半導体装置について図３Ａおよび図３Ｂを用いて説明する。図３Ａは実施例２に係る半導体装置の構成を示す平面図である。図３Ｂは比較例２に係る半導体装置の回路図である。
図３Ｂに示すように、実施例３に係る半導体装置１００Ｃはインバータを４段縦続接続して構成される。出力側のインバータ１０は半導体装置１００Ａと同様である。入力側の３段のインバータ２０は半導体装置１００Ａと同様である。インバータ１０，２０のＸ方向のセルサイズはそれぞれＬｓ１であるので、半導体装置１００Ｃのセルサイズは４×Ｌｓ１である。なお、図３Ａでは、第１の電源用金属配線１６ｖｄ、それに接続されるビア１５ｓｐ、２５ｓｐ、第２の電源用金属配線１６ｖｓ、それに接続されるビア１５ｓｎ、２５ｓｎが省略されている。半導体装置１００Ｃでは、遅延時間を増やすためには多数のトランジスタが必要となり、Ｘ方向のセルサイズが増大する。
【実施例４】
【００２６】
次に、実施例２、３の問題点の解決法として長いＬＩＣを用いる実施例４に係る半導体装置について図４Ａ、図４Ｂ、図５Ａから図５Ｆを用いて説明する。図４Ａは実施例４に係る半導体装置の構成を示す平面図である。図４Ｂは図４Ａの一部を拡大した平面図である。図５Ａは図４ＢのＡ’−Ａ”線における断面図である。図５Ｂは図４ＢのＢ’−Ｂ”線における断面図である。図５Ｃは図４ＢのＣ’−Ｃ”線における断面図である。図５Ｄは図４ＢのＤ’−Ｄ”線における断面図である。図５Ｅは図４ＢのＥ’−Ｅ”線における断面図である。図５Ｆは図４ＢのＦ’−Ｆ”線における断面図である。
【００２７】
図１Ｂに示す実施例１に係る半導体装置１００Ａと同様に、実施例４に係る半導体装置１００Ｄはインバータを２段直列接続して構成される。半導体装置１００Ｄの後段（出力側）のインバータ１０は半導体装置１００Ａのインバータと同様な構成であり、半導体装置１００Ｄの前段（入力側）のインバータ（第２のインバータ）４０は半導体装置１００Ａのインバータ２０とはＬＩＣ４４ｄｐ、４４ｄｎの長さと出力用金属配線４６ｏの長さとビア４５ｄｐ、４５ｄｎの位置が異なる以外は基本的に同様な構成である。
【００２８】
活性領域４２ｐの平面視の幅をｄ１と、活性領域４２ｐの端部とＬＩＣ４４ｄｐのｎチャネル型トランジスタ（第２のｎチャネル型トランジスタ）４１ｎ側の端部との間の平面視の距離をｄ６と、活性領域４２ｐの端部とＬＩＣ４４ｄｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ７とする。活性領域４２ｐの端部とＬＩＣ４４ｓｐのｎチャネル型トランジスタ４１ｎ側の端部との間の平面視の距離をｄ８と、活性領域４２ｐの端部とＬＩＣ４４ｓｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ９とする。
【００２９】
活性領域４２ｎの平面視の幅をｄ１と、活性領域４２ｎの端部とＬＩＣ４４ｄｎのｐチャネル型トランジスタ４１ｐ側の端部との間の平面視の距離をｄ６と、活性領域４２ｎの端部とＬＩＣ４４ｄｎの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ７とする。活性領域４２ｎの端部とＬＩＣ４４ｓｎのｐチャネル型トランジスタ（第２のｐチャネル型トランジスタ）４１ｐ側の端部との間の平面視の距離をｄ８と、活性領域４２ｎの端部とＬＩＣ４４ｓｐの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ９とする。
【００３０】
活性領域４２ｐは第１の電源用金属配線１６ｖｄに最も近い側の活性領域１２ｐとＸ方向に沿う同一線上に配置され、活性領域４２ｎは第２の電源用金属配線１６ｖｓに最も近い側の活性領域１２ｎとＸ方向に沿う同一線上に配置され、式（４）〜（１０）の関係にある。ここで、半導体装置１００Ｄでは、ｄ７＝ｄ４、ｄ９＝ｄ５であり、ＬＩＣ１４ｄｐの長さとＬＩＣ２４ｄｐの長さを同じに、ＬＩＣ１４ｓｐの長さとＬＩＣ２４ｓｐの長さを同じに、ＬＩＣ１４ｄｎの長さとＬＩＣ２４ｄｎの長さを同じに、ＬＩＣ１４ｓｎの長さとＬＩＣ２４ｓｎの長さを同じにしているので下記の関係がある。
ｄ６＝(Ｎ−１)(ｄ１＋ｄ２)＋ｄ３  ・・・（１１）
ｄ８＝(Ｎ−１)(ｄ１＋ｄ２)＋ｄ３  ・・・（１２）
すなわち、半導体装置１００ＤではＮ＝４であるので、ｄ６はｄ３よりも長くなり、ｄ８はｄ３よりも長くなり、半導体装置１００Ａの相当部分の長さより長くなる。
なお、活性領域１２ｐの数は４つに限定されるものではなく、活性領域４２ｐの数よりも多ければよい。また、活性領域１２ｎの数も４つに限定されるものではなく、活性領域４２ｎの数よりも多ければよい。活性領域４２ｐの数は１つに限定されるものではなく、活性領域１２ｐの数よりも少なければよい。活性領域４２ｎの数は１つに限定されるものではなく、活性領域１２の数よりも少なければよい。
【００３１】
図４Ｂは半導体装置１００Ｄの入力側のインバータ４０のｎチャネル型トランジスタ４１ｎ部分の平面図であるが、その部分の構造をについて図５Ａ−５Ｆを用いて説明する。なお、入力側のインバータ４０のｐチャネル型トランジスタ４１ｐ、出力側のインバータ１０のｎチャネル型トランジスタ１１ｎ、ｐチャネル型トランジスタ１１ｐも同様な構造であるので、説明は省略する。
【００３２】
図５Ａ、５Ｄ、５Ｅ、５Ｆに示すように、半導体層である活性領域２２ｎは半導体基板１からその一部が絶縁膜２を突き抜けて、絶縁膜２上に突出することにより形成されている。言い換えると、活性領域２２ｎの周りの半導体基板１上に素子分離領域を形成する絶縁膜２が形成されている。図５Ｄに示すように、活性領域２２ｎの両側面および上面に接してゲート絶縁膜３が形成されている。ゲート絶縁膜３が接している活性領域２２ｎの高さをＨＦＩＮ、幅をＷＦＩＮとすると、ＨＦＩＮ＞ＷＦＩＮである。例えば、ＨＦＩＮは３０ｎｍ、ＷＦＩＮは１０ｎｍ程度の大きさである。図５Ａ、５Ｄに示すように、ゲート絶縁膜３の上面および側面に接してゲート電極４３、１３が形成され、また、図５Ｂ、５Ｃに示すように、絶縁膜２の上にもゲート電極４３が形成されている。図５Ａ−５Ｃに示すように、ゲート電極４３が伸びる方向の両側面に絶縁膜で構成されるサイドウォール４が形成されている。図５Ａ−５Ｆに示すように、活性領域２２ｎ、絶縁膜２、ゲート電極４３、サイドウォール４の上に層間絶縁膜５が形成されている。
【００３３】
図５Ａ、５Ｂ、５Ｃ、５Ｆに示すように、ソースおよびドレイン側の活性領域２２ｎの上面および側面、絶縁膜２の上に第１の金属膜で構成されるＬＩＣ４４ｓｎ、４４ｄｎが形成されている。これにより、ＬＩＣ４４ｓｎはソース側の活性領域２２ｎと接続され、ＬＩＣ４４ｄｎはドレイン側の活性領域２２ｎと接続される。第１の金属膜は、例えば、タングステン（Ｗ）である。
【００３４】
図５Ａ−５Ｆに示すように、層間絶縁膜５、ＬＩＣ４４ｓｎ、４４ｄｎの上に層間絶縁膜６が形成されている。図５Ｃ、５Ｆに示すように、ＬＩＣ４４ｄｎの上に第２の金属膜で構成されるビア４５ｄｎが形成されている。これにより、ＬＩＣ４４ｄｎとビア４５ｄｎが接続され、ＬＩＣ４４ｓｎとビア４５ｄｎが接続される。
【００３５】
図５Ａ−５Ｆに示すように、層間絶縁膜６、ビア４５ｄｎの上に層間絶縁膜７が形成されている。図５Ｃ−５Ｆに示すように、ビア４５ｄｎ、層間絶縁膜６の上に第３の金属膜で構成される出力用金属配線４６ｏ、第２の電源用金属配線１６ｖｓが形成されている。これにより、ビア４５ｄｎと出力用金属配線４６ｏとが接続され、ビア４５ｓｎと第２の電源用金属配線１６ｖｓが接続される。第３の金属膜は、例えば、銅（Ｃｕ）である。
【００３６】
半導体装置１００Ｄはインバータを２段直列に接続したバッファの例である。より遅延時間を作るために、前段インバータの活性領域（突起半導体層の本数）を最小としている例である。入力側のインバータのＬＩＣは、ゲート電極との並走箇所を突起半導体層の上のみならず、突起半導体層の無い箇所まで伸ばしている。ゲート電極とＬＩＣの並走箇所には寄生容量Ｃｐｅが存在するため、並走距離を延ばせば寄生容量を増やすことができ、実施例２のようにゲート長を変えるまたは実施例３のようにインバータ接続数を増やすことなく、同一セル面積で遅延時間を増加させることができる。入力側のインバータの容量は、ＬＩＣが突起半導体層の上のみにある場合と比べて、２倍となる。そのため、入力側のインバータの遅延時間は、ＬＩＣが突起半導体層の上のみにある場合をＴａとすると、２×Ｔａになる。よって、インバータ２段での遅延時間は、出力側のインバータの遅延時間をＴｂとすると、２×Ｔａ＋Ｔｂとなり、同一面積でＴａ分の遅延時間を作ることができる。入力側のインバータはＦｉｎ本数が少ないため、Ｔａ＞Ｔｂであり、実施例４のレイアウトを用いることでＴａ分の遅延時間は１．５倍以上の増加となる。
【００３７】
同時に、実施例３に比べてトランジスタ数は少ないため、リーク電流は少なく、同一遅延時間で比べた場合の消費電力を削減することができる。
【実施例５】
【００３８】
次に、実施例４と同等の遅延時間を有する実施例５に係る半導体装置について図６Ａ、図６Ｂを用いて説明する。図６Ａは実施例５に係る遅延回路の構成を示す平面図である。図６Ｂは図６Ａの一部を拡大した平面図である。
実施例５に係る半導体装置１００Ｅは、入力側のインバータ（第２のインバータ）５０の活性領域の配置位置が異なる以外は実施例４に係る半導体装置と同様である。図６ＢのＡ−Ａ線における断面図は図５Ａの断面図と、図６ＢのＢ−Ｂ線における断面図は図５Ｂの断面図と、図６ＢのＣ−Ｃ線における断面図は図５Ｃの断面図と、同様である。
【００３９】
活性領域５２ｐの平面視の幅をｄ１と、活性領域５２ｐの端部とＬＩＣ４４ｄｐのｎチャネル型トランジスタ５１ｎ側の端部との間の平面視の距離をｄ６と、活性領域５２ｐの端部とＬＩＣ４４ｄｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ７とする。活性領域５２ｐの端部とＬＩＣ４４ｓｐのｎチャネル型トランジスタ（第２のｎチャネル型トランジスタ）５１ｎ側の端部との間の平面視の距離をｄ８と、活性領域５２ｐの端部とＬＩＣ４４ｓｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ９とする。
【００４０】
活性領域５２ｎの平面視の幅をｄ１と、活性領域５２ｎの端部とＬＩＣ４４ｄｎのｐチャネル型トランジスタ５１ｐ側の端部との間の平面視の距離をｄ６と、活性領域５２ｎの端部とＬＩＣ４４ｄｎの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ７とする。活性領域５２ｎの端部とＬＩＣ４４ｓｎのｐチャネル型トランジスタ（第２のｐチャネル型トランジスタ）５１ｐ側の端部との間の平面視の距離をｄ８と、活性領域５２ｎの端部とＬＩＣ４４ｓｐの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ９とする。
【００４１】
活性領域５２ｐは第１の電源用金属配線１６ｖｄから最も遠い側の活性領域１２ｐとＸ方向に沿う同一線上に配置され、活性領域５２ｎは第２の電源用金属配線１６ｖｓから最も遠い側の活性領域１２ｎとＸ方向に沿う同一線上に配置され、式（４）〜（１０）の関係にある。ここで、半導体装置１００Ｅでは、ｄ６＝ｄ３、ｄ８＝ｄ３であり、ＬＩＣ１４ｄｐの長さとＬＩＣ２４ｄｐの長さを同じに、ＬＩＣ１４ｓｐの長さとＬＩＣ２４ｓｐの長さを同じに、ＬＩＣ１４ｄｎの長さとＬＩＣ２４ｄｎの長さを同じに、ＬＩＣ１４ｓｎの長さとＬＩＣ２４ｓｎの長さを同じにしているので下記の関係がある
ｄ７＝(Ｎ−１)(ｄ１＋ｄ２)＋ｄ４  ・・・（１３）
ｄ９＝(Ｎ−１)(ｄ１＋ｄ２)＋ｄ５  ・・・（１４）
すなわち、半導体装置１００ＥではＮ＝４であるので、ｄ７はｄ４よりも長くなり、ｄ９はｄ５よりも長くなり、半導体装置１００Ａの相当部分の長さよりも長くなる。
活性領域１２ｐの数は４つに限定されるものではなく、活性領域５２ｐの数よりも多ければよい。また、活性領域１２ｎの数も４つに限定されるものではなく、活性領域５２ｎの数よりも多ければよい。活性領域５２ｐの数は１つに限定されるものではなく、活性領域１２ｐの数よりも少なければよい。活性領域５２ｎの数は１つに限定されるものではなく、活性領域１２の数よりも少なければよい。
【００４２】
入力側のインバータの活性領域の位置が変わっても、実施例４と同様の寄生容量増加による遅延時間増加は得られる。
【００４３】
活性領域５２ｐは第１の電源用金属配線１６ｖｄから最も遠い側の活性領域１２ｐとＸ方向に沿う同一線上に配置される必要はなく、第１の電源用金属配線１６ｖｄから最も遠い側の活性領域１２ｐと最も近い側の活性領域１２ｐとの間に配置されてもよい。活性領域５２ｎは第２の電源用金属配線１６ｖｓから最も遠い側の活性領域１２ｎとＸ方向に沿う同一線上に配置される必要はなく、第２の電源用金属配線１６ｖｓから最も遠い側の活性領域１２ｎと最も近い側の活性領域１２ｎとの間に配置されてもよい。
【実施例６】
【００４４】
次に、実施例４、５よりも遅延時間が小さい実施例６に係る半導体装置について図７Ａ、図７Ｂ、図８を用いて説明する。図７Ａは実施例６に係る半導体装置の構成を示す平面図である。図７Ｂは図７Ａの一部を拡大した平面図である。図８は図７ＢのＧ’−Ｇ”線における断面図である。
実施例６に係る半導体装置１００Ｆは、入力側のインバータ（第２のインバータ）６０の活性領域のドレイン側に接続するＬＩＣの長さが異なる以外は実施例１に係る半導体装置と基本的に同様である。ＬＩＣの長さの変更に伴ってビアの位置図７ＢのＡ−Ａ線における断面図は図５Ａの断面図と、図７ＢのＣ−Ｃ線における断面図は図５Ｃの断面図と同様である。
【００４５】
活性領域４２ｐの平面視の幅をｄ１と、活性領域４２ｐの端部とＬＩＣ６４ｄｐのｎチャネル型トランジスタ６１ｎ側の端部との間の平面視の距離をｄ６と、活性領域４２ｐの端部とＬＩＣ４４ｄｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ７とする。活性領域４２ｐの端部とＬＩＣ４４ｓｐのｎチャネル型トランジスタ（第２のｎチャネル型トランジスタ）６１ｎ側の端部との間の平面視の距離をｄ８と、活性領域４２ｐの端部とＬＩＣ４４ｓｐの第１の電源用金属配線１６ｖｄ側の端部との間の平面視の距離をｄ９とする。
【００４６】
活性領域４２ｎの平面視の幅をｄ１と、活性領域４２ｎの端部とＬＩＣ６４ｄｎのｐチャネル型トランジスタ４１ｐ側の端部との間の平面視の距離をｄ６と、活性領域４２ｎの端部とＬＩＣ４４ｄｎの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ７とする。活性領域４２ｎの端部とＬＩＣ４４ｓｎのｐチャネル型トランジスタ（第２のｐチャネル型トランジスタ）６１ｐ側の端部との間の平面視の距離をｄ８と、活性領域４２ｎの端部とＬＩＣ４４ｓｐの第２の電源用金属配線１６ｖｓ側の端部との間の平面視の距離をｄ９とする。
【００４７】
活性領域４２ｐは第１の電源用金属配線１６ｖｄに最も近い側の活性領域１２ｐとＸ方向に沿う同一線上に配置され、活性領域４２ｎは第２の電源用金属配線１６ｖｓに最も近い側の活性領域１２ｎとＸ方向に沿う同一線上に配置され、式（４）〜（１０）の関係にある。ここで、半導体装置１００Ｆでは、ｄ６＝ｄ３、ｄ７＝ｄ４、ｄ９＝ｄ５とし、ＬＩＣ１４ｓｐの長さとＬＩＣ２４ｓｐの長さを同じに、ＬＩＣ１４ｓｎの長さとＬＩＣ２４ｓｎの長さを同じにしているので下記の関係がある。
ｄ８＝(Ｎ−１)(ｄ１＋ｄ２)＋ｄ３  ・・・（１２）
すなわち、半導体装置１００ＤではＮ＝４であるので、ｄ８はｄ３よりも長くなり、半導体装置１００Ａの相当部分の長さよりも長くなる。
活性領域１２ｐの数は４つに限定されるものではなく、活性領域４２ｐの数よりも多ければよい。また、活性領域１２ｎの数も４つに限定されるものではなく、活性領域４２ｎの数よりも多ければよい。活性領域４２ｐの数は１つに限定されるものではなく、活性領域１２ｐの数よりも少なければよい。活性領域４２ｎの数は１つに限定されるものではなく、活性領域１２の数よりも少なければよい。
【００４８】
その結果、図７Ｂ、図８に示すように、ゲート電極４３の片側の多くの部分において並行するＬＩＣがないので、ゲート電極−ＬＩＣ間の寄生容量（ＣＰｅ）が小さくなる。入力側のＣＭＯＳインバータ６０の遅延時間はＴａ＋Ｔａ／２で、Ｔａ／２の増加となる。実施例４に比べて入力側のインバータの遅延時間はＴａ／２減少となる。
【００４９】
なお、実施例１、４、６より、ｄ６、ｄ８は以下の範囲とすることができる。
ｄ３≦ｄ６≦（Ｎ−１）（ｄ１＋ｄ２）＋ｄ３  ・・・（１５）
ｄ３≦ｄ８≦（Ｎ−１）（ｄ１＋ｄ２）＋ｄ３  ・・・（１６）
ここで、実施例１では、
ｄ６＝ｄ８＝ｄ３
であり、実施例４は、
ｄ６＝ｄ８＝（Ｎ−１）（ｄ１＋ｄ２）＋ｄ３
である。
【００５０】
活性領域のドレイン側のＬＩＣの長さを調整することにより、入力側のインバータの遅延時間は（１．５〜２）Ｔａの範囲で調整可能である。また、活性領域のソース側に接続されるＬＩＣの長さ（ｄ８）も短くしてもよい。活性領域のソース側のＬＩＣの長さを調整することにより、入力側のインバータの遅延時間は（１〜１．５）Ｔａの範囲で調整可能である。活性領域のドレイン側のＬＩＣの長さおよび活性領域のソース側のＬＩＣの長さを調整することにより、入力側のインバータの遅延時間は（１〜２）Ｔａの範囲で調整可能である。これにより、ＬＩＣの長さの変更により、インバータを同一面積にしたたままで遅延時間の調整が可能となる。
【実施例７】
【００５１】
実施例７に係る半導体装置について図９Ａ、図９Ｂ、図１０Ａから図１０Ｃを用いて説明する。図９Ａは実施例７に係る半導体装置の構成を示す平面図である。図９Ｂは図９Ａの一部を拡大した平面図である。図１０Ａは図９ＢのＨ’−Ｈ”線における断面図である。図１０Ｂは図９ＢのＩ’−Ｉ”線における断面図である。図１０Ｃは図９ＢのＪ’−Ｊ”線における断面図である。
実施例７に係る半導体装置１００Ｇは、入力側のインバータ（第２のインバータ）７０のＬＩＣの上層の金属配線およびビアの配置以外は実施例４に係る半導体装置１００Ｄと基本的に同様である。すなわち、半導体装置１００Ｇのｄ１〜ｄ１１は半導体装置１００Ｄと同じである。
【００５２】
ＬＩＣ４４ｄｐおよびＬＩＣ４４ｄｎの上に重なるように出力用金属配線７６ｏを配置する。ＬＩＣ４４ｄｐと出力用金属配線７６ｏとを複数（図では３つ）のビア４５ｄｐで接続する。ＬＩＣ４４ｄｎと出力用金属配線７６ｏとを複数（図では３つ）のビア４５ｄｎで接続する。また、ＬＩＣ４４ｓｐの上に重なるように第１の電源用金属配線１６ｖｄに接続される金属配線７６ｓｐを配置し、ＬＩＣ４４ｓｎの上に重なるように第２の電源用金属配線１６ｖｓに接続される金属配線７６ｓｎを配置する。ＬＩＣ４４ｓｐと金属配線７６ｓｐとを複数（図では４つ）のビア４５ｓｐで接続し、ＬＩＣ４４ｓｎと金属配線７６ｓｎとを複数（図では４つ）のビア４５ｄｎで接続する。
【００５３】
図１０Ａ、１０Ｂ、１０Ｃに示すように、金属配線とゲート電極との寄生容量、ビアとゲート電極との寄生容量、金属配線と金属配線との寄生容量等が新たにできるため、実施例４に比べて寄生容量が大きくなり、遅延時間の増加が得られる。また、ビア数を増やすことでビア容量（ビアとゲート電極の容量、ビアとビアとの容量、ビアと金属配線との容量等）の寄生容量も増えるため、より遅延時間を増やすことが可能となる。
【００５４】
本実施例では、実施例４に対して金属配線とビアを追加して寄生容量を増加させたが、実施例１、５，６、８にも適用することができる。
【実施例８】
【００５５】
実施例８に係る半導体装置について図１１Ａ、図１１Ｂ、図１２Ａから図１２Ｃを用いて説明する。図１１Ａは実施例８に係る半導体装置の構成を示す平面図である。図１１Ｂは図１１Ａの一部を拡大した平面図である。図１２Ａは図１１ＢのＫ’−Ｋ”線における断面図である。図１２Ｂは図１１ＢのＬ’−Ｌ”線における断面図である。図１２Ｃは図１１ＢのＭ’−Ｍ”線における断面図である。
図１Ｂに示す実施例１に係る半導体装置１００Ａと同様に、実施例８に係る半導体装置１００Ｈはインバータを２段直列接続して構成される。半導体装置１００Ｈの出力側のインバータ１０は半導体装置１００Ａの出力側のインバータと同様な構成であり、半導体装置１Ｈの入力側のインバータ（第２のインバータ）８０は出力側のインバータのソース側のＬＩＣと共通に用いられて構成される。
【００５６】
出力側のインバータ１０のｐチャネル型トランジスタ１１ｐは、３つのＦｉｎ構造の半導体層で構成される活性領域１２ｐと、１つのＦｉｎ構造の半導体層で構成される活性領域（第１の活性領域）８２ｐと、それらと交差するゲート電極１３と、を備える。また、ｐチャネル型トランジスタ１１ｐは、ソース側の４つの活性領域を接続し第１の電源用金属配線１６ｖｄと接続するＬＩＣ１４ｓｐと、ドレイン側の４つの活性領域を接続するＬＩＣ１４ｄｐと、を備える。出力側のインバータ１０のｎチャネル型トランジスタ１１ｎは、３つのＦｉｎ構造の活性領域１２ｎと、それらと交差するゲート電極１３と、を備える。また、ｎチャネル型トランジスタ１１ｎは、ソース側の４つの活性領域を接続し第２の電源用金属配線１６ｖｓと接続するＬＩＣ１４ｓｎと、１つのＦｉｎ構造の半導体層で構成される活性領域（第２の活性領域）８２ｎと、ドレイン側の４つの活性領域を接続するＬＩＣ１４ｄｎと、を備える。活性領域８２ｐの数は１つに限定されるものではなく、ｐチャネル型トランジスタ１１ｐの活性領域の数よりも少なければよく、例えば２つであってもよい。ｐチャネル型トランジスタ１１ｐの活性領域の数が４つで、活性領域８２ｐの数が２つの場合は、活性領域１２ｐの数は２つになる。活性領域８２ｎの数は１つに限定されるものではなく、ｎチャネル型トランジスタ１１ｎの活性領域の数よりも少なければよく、例えば２つであってもよい。ｎチャネル型トランジスタ１１ｎの活性領域の数が４つで、活性領域８２ｎの数が２つの場合は、活性領域１２ｎの数は２つになる。
【００５７】
入力側のインバータ８０のｐチャネル型トランジスタ（第２のｐチャネル型トランジスタ）８１ｐは、活性領域（第３の活性領域）８２ｐと、それと交差するゲート電極８３と、を備える。また、ｐチャネル型トランジスタ８１ｐは、活性領域８２ｐのソース側と第１の電源用金属配線１６ｖｄと接続するＬＩＣ８４ｓｐと、活性領域８２ｐのドレイン側と出力用金属配線８６ｏとを接続するＬＩＣ８４ｄｐと、を備える。ｐチャネル型トランジスタ８１ｐの活性領域はｐチャネル型トランジスタ１１ｐの活性領域の一つと接続されている。なお、活性領域８２ｐが２つの場合は、ｐチャネル型トランジスタ８１ｐの２つの活性領域はそれぞれｐチャネル型トランジスタ１１ｐの活性領域と接続される。
【００５８】
入力側のインバータ８０のｎチャネル型トランジスタ（第２のｎチャネル型トランジスタ）８１ｎは、活性領域（第４の活性領域）８２ｎと、それと交差するゲート電極８３と、を備える。また、ｎチャネル型トランジスタ８１ｎは、活性領域８２ｎのソース側と第２の電源用金属配線１６ｖｓとを接続するＬＩＣ８４ｓｎと、活性領域８２ｎのドレイン側と出力用金属配線層８６ｏとを接続するＬＩＣ８４ｄｎと、を備える。ｎチャネル型トランジスタ８１ｎの活性領域はｎチャネル型トランジスタ１１ｎの活性領域の一つと接続されている。なお、活性領域８２ｎが２つの場合は、ｎチャネル型トランジスタ８１ｎの２つの活性領域はそれぞれｎチャネル型トランジスタ１１ｎの活性領域と接続される。
【００５９】
ゲート電極８３と入力用金属配線８６ｉとはビア８５ｇで接続され、ＬＩＣ８４ｄｐと出力用金属配線８６ｏとはビア８５ｄｐで接続され、ＬＩＣ８４ｄｎと出力用金属配線８６ｏとはビア８５ｄｎで接続され、ｐチャネル型トランジスタ８１ｐとｎチャネル型トランジスタ８１ｎとが接続される。出力用金属配線８６ｏと入力用金属配線１６ｉとを接続用金属配線１６ｉｏで接続され、入力側のインバータ８０と出力側のインバータ１０とが接続される。なお、半導体装置１００Ｈにはどこにも接続されないゲート電極と同一サイズで同層のダミーゲート電極１３ｄを備えるが、他の実施例よりも１本少ない。第１の電源用金属配線１６ｖｄには第２の電源用金属配線１６ｖｓよりも高い電位が与えられる。
【００６０】
半導体装置１００Ｈのｄ１〜ｄ７、ｄ１０、ｄ１１は半導体装置１００Ｄと同じであるなお、ソース側のＬＩＣがインバータ１０とインバータ８０とで共用している関係で、８、ｄ９はない。
【００６１】
図１２Ａ〜１２Ｃに示すように、ゲート電極１３とＬＩＣ１４ｄｎとの寄生容量、ゲート電極１３とＬＩＣ１４ｓｎとの寄生容量、ゲート電極１３とビア１５ｄｎとの寄生容量、ゲート電極１３と出力用金属配線１６ｏとの寄生容量と同様に、ゲート電極８３とＬＩＣ８４ｄｎとの寄生容量、ゲート電極８３とＬＩＣ１４ｓｎとの寄生容量、ゲート電極８３とビア８５ｄｎとの寄生容量、ゲート電極８３と出力用金属配線８６ｏとの寄生容量が付くので、インバータ８０は実施例４等と同様の遅延時間を有する。
【００６２】
活性領域８２ｐは第１の電源用金属配線１６ｖｄから最も近い側に配置される必要はなく、第１の電源用金属配線１６ｖｄから最も遠い側の活性領域１２ｐと最も近い側の活性領域１２ｐとの間に配置されてもよい。活性領域８２ｎは第２の電源用金属配線１６ｖｓから最も近い側に配置される必要はなく、第２の電源用金属配線１６ｖｓから最も遠い側の活性領域１２ｎと最も近い側の活性領域１２ｎとの間に配置されてもよい。ビア８５ｄｐ、８５ｄｎは１個ではなく、実施例７のように複数個設けてもよい。
【００６３】
半導体装置１００Ｈは、インバータ１０とインバータ８０との第１の電源に接続されるＬＩＣおよび第２の電源に接続されるＬＩＣを共通化したものである。これにより、Ｘ方向距離の短縮が可能となり、セル面積縮小することができる。
【００６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【００６５】
１００・・・半導体装置
１１０・・・第１のインバータ
１１１ｐ・・・第１のｐチャネル型トランジスタ
１１１ｎ・・・第１のｎチャネル型トランジスタ
１２ｐ・・・第１の活性領域
１２ｎ・・・第２の活性領域
１３・・・第１のゲート電極
１３ｄ・・・ダミーゲート電極
１４ｄｐ・・・第２の局所接続配線
１４ｄｎ・・・第４の局所接続配線
１４ｓｐ・・・第１の局所接続配線
１４ｓｎ・・・第３の局所接続配線
１５ｇ，１５ｄｐ，１５ｓｎ，１５ｓｐ，１５ｓｎ・・・ビア
１６ｉ・・・入力用金属配線
１６ｉｏ・・・接続用金属配線
１６ｏ・・・出力用金属配線
１６ｖｄ・・・第１の電源用金属配線
１６ｖｓ・・・第２の電源用金属配線
１２０・・・第２のインバータ
１２１ｐ・・・第２のｐチャネル型トランジスタ
１２１ｎ・・・第２のｎチャネル型トランジスタ
４２ｐ・・・第３の活性領域
４２ｎ・・・第４の活性領域
４３・・・第２のゲート電極
４４ｄｐ・・・第６の局所接続配線
４４ｄｎ・・・第８の局所接続配線
４４ｓｐ・・・第５の局所接続配線
４４ｓｎ・・・第７の局所接続配線
４５ｇ，４５ｄｐ，４５ｓｎ，４５ｓｐ，４５ｓｎ・・・ビア
４６ｉ・・・入力用金属配線
４６ｏ・・・出力用金属配線
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
2018186309.tif 000007
【図４Ａ】
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【図４Ｂ】
2018186309.tif 000009
【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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