(57)【要約】      （修正有）【課題】光子計測精度の低下を抑制することのできる光検出素子を提供する。【解決手段】光検出素子１は、複数のＡＰＤセル３を有し、ＡＰＤセル３は、Ｎ＋型の半導体基板３１上にＰ−型のエピタキシャル層３２が配置され、Ｐ−型のエピタキシャル層３２とＮ＋型の半導体基板３１の界面４を含む領域に配置されたＮ型の半導体層３３をそなえており、半導体層３３は半導体基板３１と接合する。【選択図】図２
2018156984.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に配置された第１半導体層と、前記半導体基板と前記第１半導体層との界面を含む領域に配置され前記半導体基板と同じ導電型の第２半導体層と、前記第１半導体層の表面領域に配置された第３半導体層と、を有するフォトダイオードセルを少なくとも１つ含む光検出素子。
【請求項２】
前記半導体基板はＮ型の半導体基板であり、前記第１半導体層はＰ型の半導体層であり、前記第２半導体層は前記半導体基板よりも不純物濃度が低いＮ型の半導体層であり、前記第３半導体層は前記第１半導体層よりも不純物濃度が高いＰ型半導体層である請求項１記載の光検出素子。
【請求項３】
前記第１半導体層の前記第２半導体層側に配置され前記第１半導体層よりも不純物濃度が高くかつ前記第３半導体層よりも不純物濃度が低いＰ型の第４半導体層を更に備えた請求項２記載の光検出素子。
【請求項４】
前記半導体基板はＮ型の半導体基板であり、前記第１半導体層は前記半導体基板よりも不純物濃度が低いＮ型の半導体層であり、前記第２半導体層は前記半導体基板よりも不純物濃度が低くかつ前記第１半導体層よりも不純物濃度が高いＮ型の半導体層であり、前記第３半導体層はＰ型の半導体層である請求項１記載の光検出素子。
【請求項５】
前記半導体基板はＰ型の半導体基板であり、前記第１半導体層は前記半導体基板よりも不純物濃度が低いＰ型の半導体層であり、前記第２半導体層は前記半導体基板よりも不純物濃度が低くかつ前記第１半導体層よりも不純物濃度が高いＰ型の半導体層であり、前記第３半導体層はＮ型の半導体層である請求項１記載の光検出素子。
【請求項６】
前記半導体基板はＰ型の半導体基板であり、前記第１半導体層はＮ型の半導体層であり、前記第２半導体層は前記半導体基板よりも不純物濃度が低いＰ型の半導体層であり、前記第３半導体層は前記第１半導体層よりも不純物濃度が高いＮ型の半導体層である請求項１記載の光検出素子。
【請求項７】
前記フォトダイオードセルは、前記第３半導体層に一端が接続されるクエンチ抵抗を備えている請求項１乃至６のいずれかに記載の光検出素子。
【請求項８】
前記前記フォトダイオードセルは、前記第３半導体層の上方に反射防止層を備えている請求項１乃至７のいずれかに記載の光検出素子。
【請求項９】
前記フォトダイオードセルは複数であり、前記複数のフォトダイオードセルは並列に接続される請求項１乃至８のいずれかに記載の光検出素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、光検出素子に関する。
【背景技術】
【０００２】
シリコンフォトマルチプライヤ（以下、ＳｉＰＭ(Silicon Photomultiplier)とも云う）は、アバランシェフォトダイオードセル（以下、ＡＰＤセル）を２次元的に並列に配列し、ＡＰＤセルの降伏電圧よりも高い逆バイアス電圧条件にて動作させることで、ガイガーモードと呼ばれる領域で駆動させる光検出素子である。ガイガーモード動作時のＡＰＤセルの利得は１０５〜１０６と非常に高いため、光子１個の微弱な光でさえ計測可能となる。
【０００３】
各ＡＰＤセルにはクエンチ抵抗と呼ばれる高抵抗が直列に接続しており、光子１個が入射されガイガー放電した際に、クエンチ抵抗による電圧降下によって、増幅作用が終端するため、パルス状の出力信号が得られる。ＳｉＰＭでは各ＡＰＤセルがこの働きをするため、複数のＡＰＤセルにおいてガイガー放電が生じた場合は、ＡＰＤセル１つの出力信号に対して、ガイガー放電したＡＰＤセルの数倍の電荷量またはパルス波高値の出力信号が得られる。従って、出力信号からガイガー放電したＡＰＤセル数、つまりはＳｉＰＭに入射した光子数が計測できるため、光子１個１個の光子計測が可能となる。
【０００４】
ＳｉＰＭのデバイス特性として、感度指標となる光子検出効率(Photon Detection Efficiency)、利得、熱的要因によるノイズ成分のダークカウント、アバランシェ過程で発生するエミッション光起因のノイズ成分のクロストーク、キャリアの捕獲および再放出によるノイズ成分のアフターパルス等があり、これら全ての特性はオーバー電圧（駆動電圧−降伏電圧で定義）に依存する。
【０００５】
前述したように、ＳｉＰＭのデバイス特性はオーバー電圧依存性が強く、駆動条件によって、デバイスの特性が大きく変化する。例えば、低ノイズ環境を想定したシステムでは低いオーバー電圧で駆動させ、感度重視のシステムであれば高いオーバー電圧で駆動させることが可能となる。ここで、重要となるのが、ＳｉＰＭを構成する各ＡＰＤセルの降伏電圧の均一性である。ＳｉＰＭの出力信号は、並列接続された各ＡＰＤセルの出力信号を重ね合わせとなるため、原則として同一な特性を持つＡＰＤセルと考えて出力信号を扱う。しかしながら降伏電圧にばらつきがあると、各ＡＰＤセルの特性が異なり、得られる各ＡＰＤセルからの出力信号の電荷量もばらつくため、結果的に光子計測精度を低下させてしまう。したがって、精度の高い光子計測を実現するためには、降伏電圧のばらつきのないＳｉＰＭを提供する必要がある。
【０００６】
この縦型構造のＳｉＰＭが知られている。このＳｉＰＭにおいては、エピタキシャル成長により形成した半導体領域（Ｐ型）と支持基板の半導体領域（Ｎ型）の界面にＰＮ接合が形成され、逆バイアス電圧を印加することで空乏層が受光面側に広がる。空乏層が受光面の高濃度半導体領域の端部まで達し、逆バイアス電圧を掃引し続けると、アバランシェ降伏が生じる。つまり、降伏電圧はエピタキシャル層の膜厚または、不純物注入により形成した受光面の半導体領域の深さで決定される。一般的なエピタキシャル成長によるウエハ面内のエピタキシャル層の厚さばらつきは厚さの±２％程度が許容範囲となるため、３μｍの厚み仕様とすると、１２０ｎｍ程度のばらつきを持つ。
【０００７】
一方、ＳｉＰＭの降伏電圧はＡＰＤセル構造に起因するものの、厚み変化に対して２０ｍＶ／ｎｍの変動をする。このため、１２０ｎｍの厚みのばらつきがあるとすると、最大で２．４Ｖ程度の降伏電圧ばらつきを持ち、ガイガー駆動時の各ＡＰＤのデバイス特性が大きく異なることが想定される。しかしながら、降伏電圧のばらつきを改善するために、エピタキシャル層の厚みを数ｎｍ程度に制御することは、技術的困難度やコスト増加が懸念されるといった課題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１５−８４３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本実施形態は、光子計測精度の低下を抑制することのできる光検出素子を提供する。
【課題を解決するための手段】
【００１０】
本実施形態による光検出素子は、半導体基板と、前記半導体基板上に配置された第１半導体層と、前記半導体基板と前記第１半導体層との界面を含む領域に配置され前記半導体基板と同じ導電型の第２半導体層と、前記第１半導体層の表面領域に配置された第３半導体層と、を有するフォトダイオードセルを少なくとも１つ含む。
【図面の簡単な説明】
【００１１】
【図１Ａ】一実施形態による光検出素子の平面図。
【図１Ｂ】図１Ａに光検出素子の部分拡大図。
【図２】一実施形態の光検出素子を示す断面図。
【図３】一実施形態の光検出素子の効果を説明する図。
【図４】図４Ａ、４Ｂは、一実施形態の効果を説明する図。
【図５】一実施形態の光検出素子の製造工程を示す断面図。
【図６】一実施形態の光検出素子の製造工程を示す断面図。
【図７】一実施形態の光検出素子の製造工程を示す断面図。
【図８】一実施形態の光検出素子の製造工程を示す断面図。
【図９】一実施形態の光検出素子の製造工程を示す断面図。
【図１０】一実施形態の光検出素子の製造工程を示す断面図。
【図１１】一実施形態の光検出素子の製造工程を示す断面図。
【図１２】一実施形態の製造方法によって製造された光検出素子のＡＰＤセルの不純物濃度分布を示す図。
【図１３】第１変形例による光検出素子を示す断面図。
【図１４】第２変形例による光検出素子を示す断面図。
【図１５】第３変形例による光検出素子を示す断面図。
【図１６】他の実施形態による光検出素子を示す平面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。
【００１３】
（一実施形態）
一実施形態による光検出素子を図１Ａ、１Ｂに示す。この実施形態の光検出素子はＳｉＰＭであって、光検出素子を光入射面側から見た平面図を図１Ａに示し、図１Ｂは、図１Ａに示す破線Ａで囲んだ領域を拡大した図である。
【００１４】
この光検出素子１は、マトリクス状に配置された複数のＡＰＤセル３を有している。複数のＡＰＤセル３は、信号配線３８により並列接続され、ＳｉＰＭ２を構成する。
【００１５】
本実施形態の光検出素子１を図１Ｂに示す切断線ＢＢ’で切断した断面図を図２に示す。光検出素子１は、複数のＡＰＤセル３を有している。各ＡＰＤセル３は、Ｎ＋型の半導体基板３１上にＰ−型のエピタキシャル層３２が配置され、Ｐ−型のエピタキシャル層３２とＮ＋型の半導体基板３１の界面４を含む領域に配置されたＮ型の半導体層３３を有している。すなわち、半導体層３３は半導体基板３１と接合する。半導体層３３の不純物濃度は半導体基板３１の不純物濃度よりも低い。
【００１６】
Ｎ型の半導体層３３上にＰ型の半導体層３２ａが配置される。Ｐ型の半導体層３２ａはエピタキシャル層３２よりも不純物濃度が高い。Ｎ型の半導体層３３およびＰ型の半導体層３２ａによってダイオード構造が形成される。また、Ｐ−型のエピタキシャル層３２の表面近傍領域にＰ＋型の半導体層３２ｂが配置される。Ｐ＋型の半導体層３２ｂは、半導体層３２ａよりも不純物濃度が高い。Ｐ＋型の半導体層３２ｂの下部からＮ型の半導体層３３の上部の間のエピタキシャル層３２の領域がアバランシェ層３２ｃとなる。なお、半導体層３３、Ｐ型の半導体層３２ａ、およびＰ＋型の半導体層３２ｂは、例えばイオン注入によって形成される。
【００１７】
また、各ＡＰＤセル３は、半導体基板３１およびエピタキシャル層３２に配置された素子分離構造３４によって電気的に分離される。更に、各ＡＰＤセル３は、素子分離構造３４上に配置されたクエンチ抵抗３６が配置されている。このクエンチ抵抗３６は、一端が対応するＡＰＤセル３のフォトダイオードのアノードに接続され、他端が、クエンチ抵抗３６上に配置されたコンタクト３７に接続する。コンタクト３７は配線３８に接続される。コンタクト３７は、アバランシェ層３２ｃで発生した電荷を取り出すために用いられる。配線３８は接地電源に接続される。
【００１８】
更に、各ＡＰＤセル３においては、アバランシェ層３２ｃの光入射面に、シリコン界面での反射を低減するため、反射防止層３５が配置されている。すなわち、反射防止層３５は対応するＡＰＤセル３のＰ＋型の半導体層３２ｂ上に配置される。反射防止層３５、クエンチ抵抗３６、コンタクト３７、および配線３８は、絶縁膜３９内に配置される。また、半導体基板３１の裏面側には各ＡＰＤセル３のカソード電極として裏面電極４０が配置されている。したがって、複数のＡＰＤセル３は、裏面電極４０と接地電源との間に並列に接続されることになる。
【００１９】
なお、図１Ａ乃至図２は、ＳｉＰＭを簡単に説明するための一例であり、本実施形態のように、半導体基板３１と同一導電型の半導体層３３が、半導体基板３１とエピタキシャル層３２の界面４に配置されかつ半導体基板３１に接合した構造であれば良い。
【００２０】
図３は、本実施形態の効果を簡単に説明するために、エピタキシャル層３２の厚みまたは、不純物注入時の絶縁膜３９の厚みが異なる半導体基板３１に対して、本実施形態に係るＳｉＰＭの断面図である。
【００２１】
例えば、特開２０１５−８４３９２号公報に示す構造の場合、半導体層３３がないため、降伏電圧を決定する空乏層の距離ｄは、エピタキシャル層３２の光入射面側のＰ＋型の半導体層３２ｂの底部から、半導体基板３１とエピタキシャル層３２の界面４のＰＮ接合面までとなる。エピタキシャル層３２の厚みが異なると、当然ながらその厚み差の分だけ、空乏層の距離ｄは異なる。
【００２２】
また、絶縁膜３９の厚みが異なる表面状態において不純物注入を行うと、当然ながらその厚み差に応じて注入された不純物の浸透深さは変化するため、図３に示すようにＰ＋領型の半導体層３２ｂの底部深さが異なるため、空乏層の距離ｄは異なる。降伏電圧は空乏層の距離ｄに比例するため、特開２０１５−８４３９２号公報に示す構造では基板条件により降伏電圧がばらつく。
【００２３】
これに対して、本実施形態に係る構造では、図３に示すように空乏層の距離ｄは、Ｐ＋型の半導体層３２ｂの底部と半導体層３３の上部で決定されるため、それぞれの位置は異なるものの、空乏層の距離ｄは一定に保持される。したがって、基板条件の影響を受けることなく、降伏電圧のばらつきを抑制することが可能となる。
【００２４】
その効果について図４Ａ、４Ｂを参照して説明する。図４Ａは本実施形態に係る構造で、エピタキシャル層３２の厚みが異なる基板条件に対して、異なる３種の不純物のインプラント条件Ａ、インプラント条件Ｂ、およびインプラント条件Ｃで形成されたＡＰＤセル３の出力電流１ｐＡにおける電圧値をプロットしたものである。
【００２５】
本実施形態の光検出素子においては、不純物の注入条件に応じてエピタキシャル層３２を最適な厚み範囲にすることで、広範囲で規定電流の電圧値の変動を抑えられていることが分かる。電圧値変動がない範囲を拡大したものを図４Ｂに示す。エピタキシャル層を２．７〜３．０μｍの範囲において電圧値の変動が２０ｍＶ未満に改善されている。これは、特開２０１５−８４３９２号公報に示す構造の１／３００倍となっており、効果は明白である。
【００２６】
（製造方法）
次に、図５乃至図１１を参照して本実施形態のＳｉＰＭの製造方法について説明する。まず、Ｎ型の半導体基板３１上にエピタキシャル成長によりＰ−型のエピタキシャル層３２を形成する。半導体基板３１は、シリコン基板にＳｂ、Ａｓ、またはＰ等のドナー不純物がドーピングされており、ピーク濃度が１．０×１０１８〜５．０×１０１９（Ａｔｏｍｓ／ｃｍ３）の不純物濃度になっている。エピタキシャル層３２はＢ等のアクセプタ不純物がドーピングされており、ピーク濃度が１．０×１０１３〜１．０×１０１６（Ａｔｏｍｓ／ｃｍ３）の不純物濃度になっている。エピタキシャル層の厚みは１〜５μｍの範囲が良く用いられるが、５μｍ以上の厚みでも問題ない。
【００２７】
続いて、隣接するＡＰＤセル３の電気的な干渉を防ぐため、素子分離構造３４を形成する（図５）。素子分離構造３４は、エピタキシャル層３２および半導体基板３１中にトレンチを形成し、このトレンチ内に絶縁膜を埋め込むこむことによって形成する。または、図５に示すように、上記トレンチの底面および側面に絶縁層３４ａを形成し、その後に金属層３４ｂを形成することによって素子分離構造３４を形成してもよい。金属層３４ｂは、光学的に遮断し、隣接するＡＰＤセル３の間で生じる光学的クロストークを抑抑制する。
【００２８】
素子分離構造３４の金属層３４ｂとしては、Ｗ、Ｔｉ、Ｃｏ、Ｃｒ、Ｍｇ、またはＣｕ等が挙げられる。図５では素子分離構造の深さは、Ｎ型半導体基板３１まで到達させているが、電気的並びに光学的に隣接するＡＰＤセル３への影響度を考慮した上で、Ｐ型エピタキシャル層３２内に留めても良い。また、図５では省略しているが、素子分離構造３４の形成に伴う結晶欠陥を回復させるため、素子分離構造３４の周囲にドナー不純物を注入しても良い。
【００２９】
次に、Ｐ型エピタキシャル層３２の表面に絶縁膜３９を成膜する。この絶縁膜３９はＳｉＰＭの感度波長帯域の光に対して透明な材料、例えば、酸化シリコンで形成される。絶縁膜３９上にポリシリコンを堆積し、このポリシリコンをリソグラフィ技術を用いてパターニングし、素子分離構造３４上にクエンチ抵抗３６を形成する（図６）。クエンチ抵抗３６の配置については素子分離構造３４上が望ましいが、形成が困難な場合は受光領域に被らない範囲や一部被る範囲でＡＰＤセル３上に配置しても構わない。クエンチ抵抗３６は、ＡＰＤセル３のサイズや応答特性の仕様によって変化するが、数百〜数千ｋΩの範囲の抵抗値を持つ。
【００３０】
その後、不純物注入工程と熱拡散工程を行うことにより、逆バイアス駆動にて高電界領域となりアバランシェ増幅が生じるＡＰＤセル３を形成する（図７）。具体的には、半導体基板３１とエピタキシャル層３２の界面４の深い領域にＰまたはＡｓ等のドナー不純物を注入し、Ｎ型の半導体層３３を形成する。更に、ＢまたはＢＦ２等のアクセプタ不純物を注入し、半導体層３３のピーク深さよりも浅い領域にＰ型の半導体層３２ａと、エピタキシャル層３２の光入射面側にアノード電極となるＰ＋型の半導体層３２ｂを形成する。この時、エピタキシャル層３２の光入射面側の絶縁膜３９の膜厚のばらつきの影響をキャンセルするため、不純物注入の工程を連続工程で製造している。また、半導体層３３を形成する際の不純物注入工程のプロセス条件は、ドーズ量が１．０×１０１２〜１．０×１０１４（Ａｔｏｍｓ／ｃｍ３）の範囲で、加速エネルギーは界面４の深さに依存するが１．０〜５．０ＭｅＶの範囲とし、エピタキシャル層３２や注入時の絶縁膜３９の厚みばらつきを考慮した上で熱拡散工程後に、半導体層３３が界面４と半導体基板３１と接合するように決定すれば良い。Ｐ＋型の半導体層３２ｂの下部からＮ型の半導体層３３の上部の間のエピタキシャル層３２の領域がアバランシェ層３２ｃとなる。なお、図４Ａ、４Ｂに示すインプラント条件は上記プロセス条件の範囲内に入っている。
【００３１】
次に、絶縁膜３９上に反射防止材料を堆積し、リソグラフィ技術を用いてパターニングすることにより、ＡＰＤセル３上に反射防止層３５を形成する。この反射防止層３５は、ＡＰＤセル３の感度を向上させる目的で形成される。反射防止層３５は、ＳｉＰＭの感度波長帯域の仕様に合わせて、例えば窒化シリコンを１０〜１００ｎｍの厚みで成膜し、干渉効果を利用した構造となる。反射防止層３５を形成した後、絶縁膜を積層する（図８）。この絶縁膜は、絶縁膜３９と同じ材料が用いられ、図８では、同じ層として表示されている。
【００３２】
次に、ＡＰＤセル３でアバランシェ増幅した電荷を出力信号として取り出すために、絶縁膜３９にクエンチ抵抗３６に到達するトレンチを形成し、このトレンチを導電性の材料、例えば金属で埋め込むことにより、コンタクト３７を形成する。続いて、絶縁膜３９上に配線材料を成膜し、パターニングすることにより配線３８を形成する（図９）。図７では、一部記載を省略しているが、ＡＰＤセル３からの出力電荷を、クエンチ抵抗３６を介して配線３８まで輸送する構造となる。
【００３３】
次に、図９に示す絶縁膜と同じ材料の絶縁膜を積層しパッシベーションを行う。続いてＳｉＰＭからの出力信号をワイヤーボンディング等で読出し回路へ出力するためのパッド用の開口６０を絶縁膜３９に形成する（図１０）。この開口６０は、底面が配線３８上に位置している。この開口６０によって露出した配線３８がパッドとなり、例えばボンディングワイヤ等によって図示しない読み出し回路に接続される。
【００３４】
最後に、逆バイアス電圧を印加するため、半導体基板３１の裏面にカソード電極となる裏面電極４０を形成する（図１１）。裏面電極４０の形成するために半導体基板３１を研磨したりする工程が入るが、ここでは説明を省略する。
【００３５】
この製造方法にて作製された光検出素子１のＡＰＤセル３の基板垂直方向の不純物濃度分布を図１２に示す。この図１２からわかるように、Ｎ＋型の半導体基板３１とＰ−型のエピタキシャル層３２から形成される界面４を含んだ領域にＮ型の半導体層３３が形成されている。
【００３６】
以上のように、本実施形態の製造方法で説明した光検出素子１の構造は一例に過ぎず、例えば素子分離構造３４について、配線３８の後に形成する場合も考えられるため、クエンチ抵抗３６および配線３８の下側に形成しなくてもよい。また、半導体基板３１の裏面側から形成してもよい。
【００３７】
（第１変形例）
本実施形態の第１変形例による光検出素子の断面を図１３に示す。この第１変形例の光検出素子１Ａは、図２に示す第１実施形態の光検出素子１において、Ｐ−型のエピタキシャル層３２をＮ−型のエピタキシャル層３２Ａに置き換え、更にＰ型の半導体層３２ａを削除した構成を有している。エピタキシャル層３２Ａは、半導体層３３よりも不純物濃度が低い。この第１変形例においては、Ｐ＋型の半導体層３２ｂの下部からＮ型の半導体層３３の上部の間のエピタキシャル層３２Ａの領域がアバランシェ層３２Ａｃとなる。
【００３８】
（第２変形例）
本実施形態の第２変形例による光検出素子の断面を図１４に示す。この第２変形例の光検出素子１Ｂは、図２に示す第１実施形態の光検出素子１において、Ｎ＋型の半導体基板３１をＰ＋型の半導体基板３１Ａに、Ｎ型の半導体層３３をＰ型の半導体層３３Ａに、Ｐ＋型の半導体層３２ｂをＮ＋型の半導体層３２ｄにそれぞれ置き換え、更にＰ型の半導体層３２ａを削除した構成を有している。半導体層３３Ａは半導体基板３１Ａよりも不純物濃度が低くかつ半導体層３２の不純物濃度よりも高い。この第２変形例においては、Ｎ＋型の半導体層３２ｄの下部からＰ型の半導体層３３Ａの上部の間のエピタキシャル層３２の領域がアバランシェ層３２ｃとなる。
【００３９】
（第３変形例）
本実施形態の第３変形例による光検出素子の断面を図１５に示す。この第３変形例の光検出素子１Ｃは、図２に示す第１実施形態の光検出素子１において、Ｎ＋型の半導体基板３１をＰ＋型の半導体基板３１Ａに、Ｐ−型のエピタキシャル層３２をＮ−型のエピタキシャル層３２Ａに、Ｎ型の半導体層３３をＰ型の半導体層３３Ａに、Ｐ＋型の半導体層３２ｂをＮ＋型の半導体層３２ｄにそれぞれ置き換え、更にＰ型の半導体層３２ａを削除した構成を有している。半導体層３３Ａは半導体基板３１Ａの不純物濃度よりも低い。半導体層３２ｄは半導体層３２Ａよりも不純物濃度が高い。この第３変形例においては、Ｎ＋型の半導体層３２ｄの下部からＰ型の半導体層３３Ａの上部の間のエピタキシャル層３２Ａの領域がアバランシェ層３２Ａｃとなる。
【００４０】
また、図１６に示すように、ＳｉＰＭ２がライン状、またはマトリクス状に配置され、複数の出力系統を持つ光検出素子であってもよい。前述した製造方法では、図示しない読み出し回路との接続をパッドを経由するワイヤーボンディングであったが、例えばＴＳＶ(Through-Silicon Via)構造で半導体基板３１の裏面側から出力する構造であってもよい。この場合、半導体基板３１の裏面側に配線３８に達する開口を設け、この開口に電極を形成する。
【００４１】
以上説明したように、本実施形態およびその変形例の光検出素子によれば、従来構造では制御することが困難であった、ＡＰＤセルの降伏電圧ばらつきを抑制したＳｉＰＭを実現できる。これにより、ＳｉＰＭを検出器とした光子計測において、精度向上が達成される。すなわち、光子計測精度の低下を抑制することが可能な光検出素子を提供することができる。
【００４２】
また、副次的な効果として、降伏電圧のばらつきを抑制できるので、従来のＳｉＰＭよりも大面積化が可能になり、光子計測可能なダイナミックレンジが大幅に拡大する。
【００４３】
更に、ＳｉＰＭをラインまたはマトリクス状に配置した検出器においても、従来のチップ単位でのタイリング実装を必要としたのに対し、１チップで作製することが可能となり、大幅なコスト低減が可能となる。
【００４４】
また、ウエハ面内の特性が均一になることで、良品チップの歩留りが格段に上がるため、コストを低減することができる。本実施形態の光検出素子においては、不純物注入プロセスは増えるが、従来必要としていたエピタキシャル層の厚みの均一化のための枚葉式のＣＭＰ工程も不要となるため、実質的には工程削減になっており、コスト低減と作製時間短縮となる。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４６】
１・・・光検出素子、２・・・ＳｉＰＭ、３・・・ＡＰＤセル、４・・・界面、３１・・・半導体基板、３２，３２Ａ・・・エピタキシャル層、３２ａ・・・半導体層、３２ｂ・・・半導体層、３２ｃ，３２Ａｃ・・・半導体層（アバランシェ層）、３２ｄ・・・半導体層、３３，３３Ａ・・・半導体層、３４・・・素子分離構造、３５・・・反射防止層、３６・・・クエンチ抵抗、３７・・・コンタクト、３８・・・配線、３９・・・絶縁膜、４０・・・裏面電極、６０・・・開口
【図１Ａ】
2018156984.tif 000003
【図１Ｂ】
2018156984.tif 000004
【図２】
2018156984.tif 000005
【図３】
2018156984.tif 000006
【図４Ａ】
2018156984.tif 000007
【図４Ｂ】
2018156984.tif 000008
【図５】
2018156984.tif 000009
【図６】
2018156984.tif 000010
【図７】
2018156984.tif 000011
【図８】
2018156984.tif 000012
【図９】
2018156984.tif 000013
【図１０】
2018156984.tif 000014
【図１１】
2018156984.tif 000015
【図１２】
2018156984.tif 000016
【図１３】
2018156984.tif 000017
【図１４】
2018156984.tif 000018
【図１５】
2018156984.tif 000019
【図１６】
2018156984.tif 000020