(57)【要約】【課題】データリテンションおよび動作速度を任意に設定できる。【解決手段】半導体記憶装置は、第１トランジスタＳＴと第１キャパシタＣとを含む第１メモリセルＭＣと、第２トランジスタＳＴと第２キャパシタＣとを含む第２メモリセルＭＣと、前記第１トランジスタに電気的に接続される第１ワード線ＷＬ０と、前記第２トランジスタに電気的に接続される第２ワード線ＷＬｋ＋１と、スリープモード時において、前記第１ワード線に第１電圧を供給し、かつ前記第２ワード線に前記第１電圧と異なる第２電圧を供給する第１回路１２２と、を具備する。【選択図】      図２
2018156707.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタと第１キャパシタとを含む第１メモリセルと、
第２トランジスタと第２キャパシタとを含む第２メモリセルと、
前記第１トランジスタに電気的に接続される第１ワード線と、
前記第２トランジスタに電気的に接続される第２ワード線と、
スリープモード時において、前記第１ワード線に第１電圧を供給し、かつ前記第２ワード線に前記第１電圧と異なる第２電圧を供給する第１回路と、
を具備する半導体記憶装置。
【請求項２】
スリープモード時において前記第１ワード線に供給される第１電圧情報、およびスリープモード時において前記第２ワード線に供給される第２電圧情報を記憶するコントローラをさらに具備する請求項１の半導体記憶装置。
【請求項３】
前記コントローラは、前記第１メモリセルの第１リフレッシュサイクル情報、および前記第２メモリセルの第２リフレッシュサイクル情報を記憶する請求項２の半導体記憶装置。
【請求項４】
前記第１回路は、前記第１リフレッシュサイクル情報に基づいて前記第１メモリセルに対して第１周期でリフレッシュを行い、かつ前記第２リフレッシュサイクル情報に基づいて前記第２メモリセルに対して前記第１周期とは異なる第２周期でリフレッシュを行う請求項３の半導体記憶装置。
【請求項５】
前記第１回路は、書き込み時において、前記第１メモリセルが書き込み対象の場合に前記第１ワード線に第３電圧を供給し、かつ前記第２メモリセルが書き込み対象の場合に前記第２ワード線に前記第３電圧と異なる第４電圧を供給する請求項１の半導体記憶装置。
【請求項６】
前記コントローラは、書き込み時において、外部からの書き込みデータと前記書き込みデータのリテンション情報とに基づいて、前記第１電圧情報および前記第２電圧情報を設定して記憶する請求項２の半導体記憶装置。
【請求項７】
前記コントローラは、書き込み時において、外部からの書き込みデータと前記書き込みデータのリテンション情報とに基づいて、前記第１リフレッシュサイクル情報および前記第２リフレッシュサイクル情報を設定して記憶する請求項３の半導体記憶装置。
【請求項８】
第１トランジスタと第１キャパシタとを含む第１メモリセルと、
第２トランジスタと第２キャパシタとを含む第２メモリセルと、
前記第１トランジスタに電気的に接続される第１ワード線と、
前記第２トランジスタに電気的に接続される第２ワード線と、
前記第１ワード線に第１範囲の電圧を供給し、かつ前記第２ワード線に前記第１範囲と異なる第２範囲の電圧を供給する第１回路と、
を具備する半導体記憶装置。
【請求項９】
スリープモード時において前記第１ワード線に供給される第１電圧情報、およびスリープモード時において前記第２ワード線に供給される第２電圧情報を記憶するコントローラをさらに具備する請求項８の半導体記憶装置。
【請求項１０】
前記コントローラは、前記第１メモリセルの第１リフレッシュサイクル情報、および前記第２メモリセルの第２リフレッシュサイクル情報を記憶する請求項９の半導体記憶装置。
【請求項１１】
前記第１回路は、前記第１リフレッシュサイクル情報に基づいて前記第１メモリセルに対して第１周期でリフレッシュを行い、かつ前記第２リフレッシュサイクル情報に基づいて前記第２メモリセルに対して前記第１周期とは異なる第２周期でリフレッシュを行う請求項１０の半導体記憶装置。
【請求項１２】
前記第１回路は、書き込み時において、前記第１メモリセルが書き込み対象の場合に前記第１ワード線に第３電圧を供給し、かつ前記第２メモリセルが書き込み対象の場合に前記第２ワード線に前記第３電圧と異なる第４電圧を供給する請求項９の半導体記憶装置。
【請求項１３】
前記コントローラは、書き込み時において、外部からの書き込みデータと前記書き込みデータのリテンション情報とに基づいて、前記第１電圧情報および前記第２電圧情報を設定して記憶する請求項９の半導体記憶装置。
【請求項１４】
前記コントローラは、書き込み時において、外部からの書き込みデータと前記書き込みデータのリテンション情報とに基づいて、前記第１リフレッシュサイクル情報および前記第２リフレッシュサイクル情報を設定して記憶する請求項１０の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリシステムは、メモリ階層構造を有する。メモリ階層構造は、動作速度の異なる複数のメモリを含む。より具体的には、メモリ階層構造は、動作速度の速い順に、ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、およびＮＡＮＤフラッシュメモリ等を含む。これらのメモリは、動作速度に加えて、データリテンションも異なる。データリテンションの異なるメモリ間でデータ転送を行うと、これに伴うオーバヘッドが生じてしまう。このため、メモリシステムにおいて、システムの広範囲をＤＲＡＭでカバーすることで、メモリ階層構造を単純化し、上記オーバヘッドを減少させることが求められている。
【０００３】
しかし、従来のＤＲＡＭでは、データリテンションや動作速度を任意に設定することはできない。このため、メモリ階層構造における問題を解消することができない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−０１６２４６号公報
【特許文献２】特開２００７−１４１２８６号公報
【特許文献３】特開２０１１−１５１３８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
データリテンションおよび動作速度を任意に設定できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態による半導体記憶装置は、第１トランジスタと第１キャパシタとを含む第１メモリセルと、第２トランジスタと第２キャパシタとを含む第２メモリセルと、前記第１トランジスタに電気的に接続される第１ワード線と、前記第２トランジスタに電気的に接続される第２ワード線と、スリープモード時において、前記第１ワード線に第１電圧を供給し、かつ前記第２ワード線に前記第１電圧と異なる第２電圧を供給する第１回路と、を具備する。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体記憶装置を含むメモリシステムを示す図。
【図２】実施形態に係る半導体記憶装置を示す図。
【図３】実施形態に係る半導体記憶装置におけるメモリセルアレイを示す図。
【図４】実施形態に係る半導体記憶装置における選択トランジスタのゲート電圧と選択トランジスタのオフリーク電流との関係を示す図。
【図５】実施形態に係る半導体記憶装置におけるメモリセルのデータリテンションと選択トランジスタのオフリーク電流との関係を示す図。
【図６】実施形態に係る半導体記憶装置におけるワード線制御回路を示す図。
【図７】実施形態に係る半導体記憶装置の動作シーケンスを示す図。
【図８】実施形態に係る半導体記憶装置における第１記憶領域の書き込み動作を示す図。
【図９】実施形態に係る半導体記憶装置における第２記憶領域の書き込み動作を示す図。
【図１０】実施形態に係る半導体記憶装置における第１記憶領域および第２記憶領域のスリープモードを示す図。
【図１１】実施形態に係る半導体記憶装置における第１記憶領域のリフレッシュを示す図。
【図１２】実施形態に係る半導体記憶装置における第２記憶領域のリフレッシュを示す図。
【発明を実施するための形態】
【０００８】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００９】
＜実施形態＞
以下に図１乃至図１２を用いて、実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置がＤＲＡＭである場合について説明する。また、以下の説明において、「接続」は直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。また、トランジスタの第１端子はソースまたはドレインの一方を示し、トランジスタの第２端子はソースまたはドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。
【００１０】
［構成例］
まず、実施形態に係る半導体記憶装置の構成例について説明する。
【００１１】
図１は、実施形態に係る半導体記憶装置（ＤＲＡＭ）を含むメモリシステム１００を示す図である。
【００１２】
図１に示すように、メモリシステム１００は、プロセッサ１１０、ＤＲＡＭ１２０、およびＮＡＮＤフラッシュメモリ１３０を含む。
【００１３】
プロセッサ１１０は、メモリシステム１００全体の動作を制御する。プロセッサ１１０は、ＳＲＡＭ１１１を含む。ＳＲＡＭ１１１は、プロセッサ１１０内のバッファとして機能する。ＤＲＡＭ１２０は、プロセッサ１１０のワーキングメモリとして機能する。ＮＡＮＤフラッシュメモリ１３０は、ユーザデータを不揮発に記憶する。プロセッサ１１０、ＤＲＡＭ１２０、およびＮＡＮＤフラッシュメモリ１３０は、バスを介してホスト２００に電気的に接続される。
【００１４】
後述するように、本実施形態におけるＤＲＡＭ１２０は、データリテンションおよび動作速度を任意に設定できる。このため、ＤＲＡＭ１２０の一部は、ワーキングメモリだけでなく、ＳＲＡＭ１１１またはＮＡＮＤフラッシュメモリ１３０の代わりに用いられてもよい。
【００１５】
図２は、実施形態に係る半導体記憶装置を示す図である。
【００１６】
図２に示すように、ＤＲＡＭ１２０は、コントローラ１２１、ワード線制御回路１２２、ビット線制御回路１２３、およびメモリセルアレイ１２５を含む。
【００１７】
メモリセルアレイ１２５は、第１記憶領域１２５Ａおよび第２記憶領域１２５Ｂを含む。第１記憶領域１２５Ａと第２記憶領域１２５Ｂとでは、データリテンションが異なる。また、第１記憶領域１２５Ａと第２記憶領域１２５Ｂとでは、動作速度（例えば書き込み動作速度）が異なる。より具体的には、例えば、第１記憶領域１２５Ａのデータリテンションは第２記憶領域１２５Ｂのデータリテンションより高い。一方、第１記憶領域１２５Ａの動作速度は第２記憶領域１２５Ｂの動作速度より遅い。このため、例えば、第１記憶領域１２５Ａは、第２記憶領域１２５Ｂよりも重要性の高いデータを記憶する。
【００１８】
図３は、実施形態に係る半導体記憶装置におけるメモリセルアレイ１２５を示す図である。
【００１９】
図３に示すように、メモリセルアレイ１２５は、複数のビット線ＢＬ（ＢＬ０〜ＢＬｊ）、複数のワード線ＷＬ（ＷＬ０〜ＷＬｉ）、および複数のメモリセルＭＣを含む。
【００２０】
複数のビット線ＢＬ０〜ＢＬｊは、第１方向に延び、第１方向に交差する第２方向に並ぶ。複数のワード線ＷＬ０〜ＷＬｉは、第２方向に延び、第１方向に並ぶ。複数のメモリセルＭＣのそれぞれは、複数のビット線ＢＬ０〜ＢＬｊと複数のワード線ＷＬ０〜ＷＬｉとの各交差部に設けられる。すなわち、複数のメモリセルＭＣは、マトリクス状に配置される。
【００２１】
複数のメモリセルＭＣのそれぞれは、選択トランジスタＳＴとキャパシタＣを含む。選択トランジスタＳＴの第１端子は、複数のビット線ＢＬ０〜ＢＬｊのいずれかに電気的に接続される。選択トランジスタＳＴの制御端子は、複数のワード線ＷＬ０〜ＷＬｉのいずれかに電気的に接続される。選択トランジスタＳＴの第２端子は、キャパシタＣの第１端子に電気的に接続される。キャパシタＣの第２端子は、接地端子に電気的に接続される。
【００２２】
ここで、例えば、第１記憶領域１２５Ａは複数のワード線ＷＬ０〜ＷＬｋに電気的に接続される複数のメモリセルＭＣを含み、第２記憶領域１２５Ｂは複数のワード線ＷＬｋ＋１〜ＷＬｉに電気的に接続される複数のメモリセルＭＣを含む。すなわち、第１記憶領域１２５Ａと第２記憶領域１２５Ｂとは、ワード線単位（ここでは、複数のワード線ＷＬ０〜ＷＬｋと複数のワード線ＷＬｋ＋１〜ＷＬｉ）で分割される。
【００２３】
なお、第１記憶領域１２５Ａと第２記憶領域１２５Ｂとの分割は、上記に限らない。第１記憶領域１２５Ａおよび第２記憶領域１２５Ｂのワード線ＷＬの本数はそれぞれ、任意である。また、第１記憶領域１２５Ａと第２記憶領域１２５Ｂとの２つに限らず、３つ以上に分割されてもよい。
【００２４】
図４は、実施形態に係る半導体記憶装置における選択トランジスタＳＴのゲート電圧と選択トランジスタＳＴのオフリーク電流との関係を示す図である。図５は、実施形態に係る半導体記憶装置におけるメモリセルＭＣのデータリテンションと選択トランジスタＳＴのオフリーク電流との関係を示す図である。
【００２５】
本例において、選択トランジスタＳＴのチャネルは、酸化物半導体を含む。酸化物半導体チャネルは、極低リーク特性を有する。すなわち、図４に示すように、選択トランジスタＳＴは、そのゲート電圧を小さくすればするほど、オフリーク電流は極めて小さくなる。選択トランジスタＳＴのオフリーク電流を小さくすることができれば、図５に示すように、メモリセルＭＣのデータリテンションを高くすることができる。したがって、本例では、スリープモード時の選択トランジスタＳＴのゲート電圧（オフ電圧）を小さくすることで、メモリセルＭＣのデータリテンションを高くすることができる。
【００２６】
コントローラ１２１は、ホスト２００からのコマンドにしたがって、ワード線制御回路１２２、およびビット線制御回路１２３の諸動作を制御する。コントローラ１２１は、キャッシュメモリ１２１Ａを含む。ホスト２００は、書き込み時に書き込みデータとともに書き込みデータのリテンション情報をコントローラ１２１に送信する。リテンション情報とは、書き込みデータの保持すべき期間を示す情報である。キャッシュメモリ１２１Ａは、ホスト２００からの書き込みデータおよびリテンション情報に基づいて、書き込みデータのアドレス情報、ワード線設定電圧情報、およびリフレッシュサイクル情報を記憶する。
【００２７】
ここで、書き込みデータのアドレス情報とは、書き込みデータのアドレスを示す情報であり、例えば書き込みデータが第１記憶領域１２５Ａおよび第２記憶領域１２５Ｂのいずれに書き込まれるかを示す情報である。ワード線設定電圧情報とは、スリープモード時に第１記憶領域１２５Ａのワード線ＷＬ（ＷＬ〜ＷＬｋ）に供給される電圧および第２記憶領域１２５Ｂのワード線ＷＬ（ＷＬｋ＋１〜ＷＬｉ）に供給される電圧を示す情報である。また、リフレッシュサイクル情報とは、第１記憶領域１２５ＡのメモリセルＭＣに行われるリフレッシュの周期および第２記憶領域１２５ＢのメモリセルＭＣに行われるリフレッシュの周期を示す情報である。
【００２８】
スリープモード時にワード線ＷＬに供給される電圧により、メモリセルＭＣのデータリテンション（例えば１年）が決まる。そして、リフレッシュの周期は、メモリセルＭＣのデータリテンション以内（例えば半年）の周期に設定される。これにより、メモリセルＭＣのデータがほぼ不揮発（例えば半年）で保障される。
【００２９】
図２に示すように、ビット線制御回路１２３は、ビット線デコーダ１２３Ａおよびセンスアンプ１２３Ｂを含む。ビット線デコーダ１２３Ａは、コントローラ１２１の制御にしたがって、ビット線ＢＬを選択する。センスアンプ１２３Ｂは、選択されたビット線ＢＬの電圧に基づいて、メモリセルＭＣに記憶されたデータを検出する。また、センスアンプ１２３Ｂは、ビット線ＢＬを所定の電圧にプリチャージする。
【００３０】
図６は、実施形態に係る半導体記憶装置におけるワード線制御回路１２２を示す図である。
【００３１】
図６に示すように、ワード線制御回路１２２は、ワード線デコーダ１２２Ａ、ワード線ドライバ１２２Ｂ、および電圧シフトレギュレータ１２２Ｃを含む。
【００３２】
ワード線デコーダ１２２Ａは、コントローラ１２１の制御にしたがって、ワード線ＷＬを選択する。ワード線ドライバ１２２Ｂは、選択されたワード線ＷＬに所定の電圧を供給する。電圧シフトレギュレータ１２２Ｃは、電源電圧の電圧レベルをシフトさせ、ワード線ＷＬに供給される電圧範囲を調整する。
【００３３】
より具体的には、電圧シフトレギュレータ１２２Ｃは、キャッシュメモリ１２１Ａのアドレス情報およびワード線設定電圧情報に基づいて、第１記憶領域１２５Ａおよび第２記憶領域１２５Ｂに供給される電圧範囲を調整する。ワード線ドライバ１２２Ｂは、電圧シフトレギュレータ１２２Ｃによって調整された電圧をワード線ＷＬに供給する。ここでは、ワード線ドライバ１２２Ｂは、第１記憶領域１２５Ａのワード線ＷＬ０〜ＷＬｋに電圧Ｖ１〜Ｖ２を供給し、第２記憶領域１２５Ｂのワード線ＷＬｋ＋１〜ＷＬｉに電圧Ｖ１´〜Ｖ２´を供給する（Ｖ１´＞Ｖ１、Ｖ２´＞Ｖ２）。電圧Ｖ１は、例えば負電圧である。
【００３４】
すなわち、ワード線ドライバ１２２Ｂは、第１記憶領域１２５Ａのワード線ＷＬ０〜ＷＬｋに選択トランジスタＳＴのオン電圧として電圧Ｖ２を供給し、オフ電圧として電圧Ｖ１を供給する。一方、ワード線ドライバ１２２Ｂは、第２記憶領域１２５Ｂのワード線ＷＬｋ＋１〜ＷＬｉに選択トランジスタＳＴのオン電圧として電圧Ｖ２´を供給し、オフ電圧として電圧Ｖ１´を供給する。
【００３５】
なお、電圧Ｖ１〜Ｖ２と電圧Ｖ１´〜Ｖ２´とは、その電圧範囲が一定である（Ｖ２−Ｖ１＝Ｖ２´−Ｖ１´）。したがって、書き込みデータのデータリテンションを優先する場合に電圧範囲が低く設定され、書き込みデータの書き込み速度を優先する場合に電圧範囲が高く設定される。
【００３６】
［動作シーケンス例］
次に、実施形態に係る半導体記憶装置の動作シーケンス例について説明する。
【００３７】
図７は、実施形態に係る半導体記憶装置の動作シーケンスを示す図である。
【００３８】
ここでは、第１記憶領域１２５Ａおよび第２記憶領域１２５Ｂにおいて、書き込み動作が行われ、その後、スリープモードとなるシーケンスを示している。リフレッシュは、スリープモード時に定期的に行われる。ここで、スリープモードとは、書き込み、読み出し、および消去等の諸動作以外のデータを保持する期間であって、システム内の電力がオフしている期間を示す。また、第１記憶領域１２５Ａでは、リフレッシュが周期Ｔ１で行われた後、データの書き換え（２回目の書き込み動作）とともに周期Ｔ３（＞Ｔ１）に動的に変更される。一方、第２記憶領域１２５Ｂでは、リフレッシュが周期Ｔ２（＜Ｔ１）で行われた後、データの書き換えとともに周期Ｔ１に動的に変更される。以下に、動作シーケンスについて詳説する。
【００３９】
まず、図７に示すように、第１記憶領域１２５Ａおよび第２記憶領域１２５Ｂにおいて、書き込み動作が行われる。この書き込み動作は、第１記憶領域１２５Ａおよび第２記憶領域１２５Ｂのいずれにもホスト２００からのデータが書き込まれる例である。このとき、まず、ホスト２００は、コントローラ１２１に書き込みデータとともにリテンション情報を送信する。コントローラ１２１は、ホスト２００からの書き込みデータに基づいて、その書き込みデータのアドレス情報を設定してキャッシュメモリ１２１Ａにアドレス情報を記憶する。また、コントローラ１２１は、ホスト２００からのリテンション情報に基づいて、ワード線設定電圧情報およびリフレッシュサイクル情報を設定してキャッシュメモリ１２１Ａにワード線設定電圧情報およびリフレッシュサイクル情報を記憶する。
【００４０】
ここでは、ワード線設定電圧情報として、スリープモード時に第１記憶領域１２５Ａのワード線ＷＬに供給される電圧（オフ電圧）Ｖ１、スリープモード時に第２記憶領域１２５Ｂのワード線ＷＬに供給される（オフ電圧）電圧Ｖ１´が記憶される。また、リフレッシュサイクル情報として、第１記憶領域１２５ＡのメモリセルＭＣへのリフレッシュの周期Ｔ１、および第２記憶領域１２５ＢのメモリセルＭＣへのリフレッシュの周期Ｔ２が記憶される。
【００４１】
また、選択トランジスタのオフ電圧を電圧Ｖ１，Ｖ１´に設定することで、書き込み動作時に第１記憶領域１２５Ａのワード線ＷＬに供給される電圧（オン電圧）Ｖ２、および書き込み動作時に第２記憶領域１２５Ｂのワード線ＷＬに供給される電圧（オン電圧）Ｖ２´が設定される。すなわち、第１記憶領域１２５Ａのワード線ＷＬには諸動作において電圧Ｖ１〜Ｖ２が供給され得、第２記憶領域１２５Ｂのワード線ＷＬには諸動作において電圧Ｖ１´〜Ｖ２´が供給され得る。
【００４２】
なお、ビット線ＢＬ０〜ＢＬｊには、諸動作において所定の電圧が順に供給されるが、以下の説明では省略している。
【００４３】
図８は、実施形態に係る半導体記憶装置における第１記憶領域１２５Ａの書き込み動作を示す図である。図９は、実施形態に係る半導体記憶装置における第２記憶領域１２５Ｂの書き込み動作を示す図である。図８ではワード線ＷＬ０に電気的に接続されたメモリセルＭＣへの書き込みを示し、図９ではワード線ＷＬｋ＋１に電気的に接続されたメモリセルＭＣへの書き込みを示している。
【００４４】
図８に示すように、第１記憶領域１２５Ａへのデータ書き込み時、ワード線制御回路１２２は、ワード線設定電圧情報に基づいて第１記憶領域１２５Ａの選択ワード線ＷＬ０に電圧Ｖ２を供給する。また、ワード線制御回路１２２は、ワード線設定電圧情報に基づいて第１記憶領域１２５Ａの非選択ワード線ＷＬ１〜ＷＬｋに電圧Ｖ１を供給する。また、ワード線制御回路１２２は、ワード線設定電圧情報に基づいて第２記憶領域１２５Ｂの非選択ワード線ＷＬｋ＋１〜ＷＬｉに電圧Ｖ１´を供給する。これにより、選択ワード線ＷＬ０に電気的に接続された選択トランジスタＳＴがオンし、オンした選択トランジスタＳＴを含むメモリセルＭＣに書き込みが行われる。一方、非選択ワード線ＷＬ１〜ＷＬｉに電気的に接続された選択トランジスタＳＴがオフする。
【００４５】
図９に示すように、第２記憶領域１２５Ｂへのデータ書き込み時、ワード線制御回路１２２は、ワード線設定電圧情報に基づいて第２記憶領域１２５Ｂの選択ワード線ＷＬｋ＋１に電圧Ｖ２´を供給する。また、ワード線制御回路１２２は、ワード線設定電圧情報に基づいて第２記憶領域１２５Ｂの非選択ワード線ＷＬｋ＋２〜ＷＬｉに電圧Ｖ１´を供給する。また、ワード線制御回路１２２は、ワード線設定電圧情報に基づいて第１記憶領域１２５Ａの非選択ワード線ＷＬ０〜ＷＬｋに電圧Ｖ１を供給する。これにより、選択ワード線ＷＬｋ＋１に電気的に接続された選択トランジスタＳＴがオンし、オンした選択トランジスタＳＴを含むメモリセルＭＣに書き込みが行われる。一方、非選択ワード線ＷＬ０〜ＷＬｋ，ＷＬｋ＋２〜ＷＬｉに電気的に接続された選択トランジスタＳＴがオフする。
【００４６】
ここで、第１記憶領域１２５Ａの書き込み時の電圧Ｖ２よりも第２記憶領域１２５Ｂの書き込み時の電圧Ｖ２´のほうが大きい。このため、第１記憶領域１２５Ａへの書き込み動作速度よりも第２記憶領域１２５Ｂへの書き込み動作速度のほうが速い。
【００４７】
次に、図７に示すように、第１記憶領域１２５Ａおよび第２記憶領域１２５Ｂが、スリープモードとなる。
【００４８】
図１０は、実施形態に係る半導体記憶装置における第１記憶領域１２５Ａおよび第２記憶領域１２５Ｂのスリープモードを示す図である。
【００４９】
図１０に示すように、スリープモード時において、ワード線制御回路１２２は、ワード線設定電圧情報に基づいて第１記憶領域１２５Ａのワード線ＷＬ０〜ＷＬｋに電圧Ｖ１を供給する。一方、スリープモード時において、ワード線制御回路１２２は、ワード線設定電圧情報に基づいて第２記憶領域１２５Ｂのワード線ＷＬｋ＋１〜ＷＬｉに電圧Ｖ１´を供給する。これにより、全てのワード線ＷＬ０〜ＷＬｉに電気的に接続された選択トランジスタＳＴがオフする。
【００５０】
ここで、第１記憶領域１２５Ａのスリープモード時の電圧Ｖ１よりも第２記憶領域１２５Ｂのスリープモード時の電圧Ｖ１´のほうが大きい。このため、第１記憶領域１２５ＡのメモリセルＭＣからのオフリーク電流よりも第２記憶領域１２５ＢのメモリセルＭＣからのオフリーク電流のほうが大きい。すなわち、第２記憶領域１２５Ｂのデータリテンションよりも第１記憶領域１２５Ａのデータリテンションのほうが高い。
【００５１】
したがって、図７に示すように、スリープモード時において、第１記憶領域１２５Ａではリフレッシュサイクル情報に基づいて周期Ｔ１でリフレッシュが行われ、第２記憶領域１２５Ｂではリフレッシュサイクル情報に基づいて周期Ｔ２でリフレッシュが行われる。
【００５２】
図１１は、実施形態に係る半導体記憶装置における第１記憶領域１２５Ａのリフレッシュを示す図である。
【００５３】
図１１に示すように、第１記憶領域１２５Ａのリフレッシュ時、ワード線制御回路１２２は、ワード線設定電圧情報に基づいて第１記憶領域１２５Ａのワード線ＷＬ０〜ＷＬｋに電圧Ｖ２を順に供給する。これにより、ワード線ＷＬ０〜ＷＬｋに電気的に接続された選択トランジスタＳＴが順にオンし、オンした選択トランジスタＳＴを含むメモリセルＭＣにリフレッシュが行われる。また、ワード線制御回路１２２は、ワード線設定電圧情報に基づいて第２記憶領域１２５Ｂのワード線ＷＬｋ＋１〜ＷＬｉに電圧Ｖ１´を供給する。これにより、ワード線ＷＬｋ＋１〜ＷＬｉに電気的に接続された選択トランジスタＳＴがオフする。
【００５４】
図１２は、実施形態に係る半導体記憶装置における第２記憶領域１２５Ｂのリフレッシュを示す図である。
【００５５】
図１２に示すように、第２記憶領域１２５Ｂのリフレッシュ時、ワード線制御回路１２２は、ワード線設定電圧情報に基づいて第２記憶領域１２５Ｂのワード線ＷＬｋ＋１〜ＷＬｉに電圧Ｖ２´を順に供給する。これにより、ワード線ＷＬｋ＋１〜ＷＬｉに電気的に接続された選択トランジスタＳＴが順にオンし、オンした選択トランジスタＳＴを含むメモリセルＭＣにリフレッシュが行われる。また、ワード線制御回路１２２は、ワード線設定電圧情報に基づいて第１記憶領域１２５Ａのワード線ＷＬ０〜ＷＬｋに電圧Ｖ１を供給する。これにより、ワード線ＷＬ０〜ＷＬｋに電気的に接続された選択トランジスタＳＴがオフする。
【００５６】
その後、図７に示すように、第１記憶領域１２５Ａおよび第２記憶領域１２５Ｂにおいて、２回目の書き込み動作が行われる。この書き込み動作は、第１記憶領域１２５Ａのみにホスト２００からのデータが書き込まれる例である。このとき、まず、ホスト２００は、コントローラ１２１に書き込みデータとともにリテンション情報を送信する。一方、先に書き込まれていた第１記憶領域１２５Ａのデータは、第２記憶領域１２５Ｂに書き直される。コントローラ１２１は、ホスト２００からの書き込みデータに基づいて、その書き込みデータのアドレス情報を再設定してキャッシュメモリ１２１Ａにアドレス情報を記憶する。また、コントローラ１２１は、ホスト２００からのリテンション情報に基づいて、ワード線設定電圧情報およびリフレッシュサイクル情報を再設定してキャッシュメモリ１２１Ａにワード線設定電圧情報およびリフレッシュサイクル情報を記憶する。
【００５７】
このとき、ホスト２００からのリテンション情報がない場合であっても、すでに記憶されているキャッシュメモリ１２１Ａの情報に基づいて、アドレス情報、ワード線設定電圧情報およびリフレッシュサイクル情報が再設定される。
【００５８】
ここでは、ワード線設定電圧情報として、スリープモード時に第１記憶領域１２５Ａのワード線ＷＬに供給される電圧（オフ電圧）Ｖ３（＜Ｖ１）、スリープモード時に第２記憶領域１２５Ｂのワード線ＷＬに供給される電圧（オフ電圧）Ｖ１が記憶される。また、リフレッシュサイクル情報として、第１記憶領域１２５ＡのメモリセルＭＣへのリフレッシュの周期Ｔ３（＞Ｔ１）、および第２記憶領域１２５ＢのメモリセルＭＣへのリフレッシュの周期Ｔ１が記憶される。
【００５９】
また、選択トランジスタＳＴのオフ電圧を電圧Ｖ３，Ｖ１に設定することで、書き込み動作時に第１記憶領域１２５Ａのワード線ＷＬに供給される電圧（オン電圧）Ｖ４（＜Ｖ２）、および書き込み動作時に第２記憶領域１２５Ｂのワード線ＷＬに供給される電圧（オン電圧）Ｖ２が設定される。すなわち、第１記憶領域１２５Ａのワード線ＷＬには諸動作において電圧Ｖ３〜Ｖ４が供給され得、第２記憶領域１２５Ｂのワード線ＷＬには諸動作において電圧Ｖ１〜Ｖ２が供給され得る。
【００６０】
その後、第１記憶領域１２５Ａでは、書き込み時に選択ワード線ＷＬに電圧Ｖ４が供給され、非選択ワード線ＷＬに電圧Ｖ３が供給される。また、第１記憶領域１２５Ａでは、スリープモード時に周期Ｔ３でリフレッシュが行われる。また、第１記憶領域１２５Ａでは、スリープモード時にワード線ＷＬに電圧Ｖ３が供給される。また、第１記憶領域１２５Ａでは、リフレッシュ時にワード線ＷＬに電圧Ｖ４が順に供給される。
【００６１】
一方、第２記憶領域１２５Ｂでは、先に第１記憶領域１２５Ａに書き込まれたデータが書き直されているため、先の第１記憶領域１２５Ａと同様の動作が行われる。
【００６２】
［効果］
上記実施形態によれば、コントローラ１２１は、キャッシュメモリ１２１Ａを含む。キャッシュメモリ１２１Ａは、ホスト２００からの書き込みデータおよびリテンション情報に基づいて、書き込みデータのアドレス情報、ワード線設定電圧情報、およびリフレッシュサイクル情報を記憶する。これらの情報に基づいて、各記憶領域のリフレッシュ時のワード線の電圧およびリフレッシュサイクルを設定することができる。これにより、各記憶領域において、データリテンションをそれぞれ任意に設定することができる。
【００６３】
また、各記憶領域のリフレッシュ時のワード線の電圧（オフ電圧）に伴って、各記憶領域の書き込み時の選択ワード線の電圧（オン電圧）も設定することができる。これにより、各記憶領域において、書き込み動作速度をそれぞれ任意に設定することができる。
【００６４】
上述したように、ＤＲＡＭ１２０の各記憶領域のデータリテンションおよび書き込み動作速度を任意に設定することで、メモリシステム１００の広範囲のメモリとしてＤＲＡＭ１２０を用いることができる。すなわち、ＮＡＮＤフラッシュメモリ１３０およびＳＲＡＭ１１１の代わりに、ＤＲＡＭ１２０が用いられ得る。これにより、メモリシステム１００におけるメモリ階層構造を単純化することができ、メモリシステム１００のコスト低減を図ることができる。また、メモリシステム１００におけるデータリテンションの異なるメモリ間でのデータ転送に伴うオーバヘッドを最小限にすることができる。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
ＳＴ…選択トランジスタ、Ｃ…キャパシタ、ＭＣ…メモリセル、ＷＬ…ワード線、１２１…コントローラ、１２２…ワード線制御回路。
【図１】
2018156707.tif 000003
【図２】
2018156707.tif 000004
【図３】
2018156707.tif 000005
【図４】
2018156707.tif 000006
【図５】
2018156707.tif 000007
【図６】
2018156707.tif 000008
【図７】
2018156707.tif 000009
【図８】
2018156707.tif 000010
【図９】
2018156707.tif 000011
【図１０】
2018156707.tif 000012
【図１１】
2018156707.tif 000013
【図１２】
2018156707.tif 000014