(57)【要約】【課題】簡易な構成によって消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことが可能な制御回路を提供する。【解決手段】ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子と、を備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、制御回路が提供される。【選択図】図１
2018147546.tif 000002
【特許請求の範囲】
【請求項１】
ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子と、を備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、制御回路。
【請求項２】
前記ワード線の活性化に応じて前記ソース線及び前記ビット線を共に接地電位にショートさせる、請求項１に記載の制御回路。
【請求項３】
前記ソース線及び前記ビット線を共に接地電位にショートさせたあとに前記トランジスタをオンさせる、請求項２に記載の制御回路。
【請求項４】
前記トランジスタをオンさせた後に、前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、請求項３に記載の制御回路。
【請求項５】
ソース線とビット線との間に設けられるメモリ素子と、前記メモリ素子と直列に設けられ、ワード線の電位によってオンまたはオフが切り替わるトランジスタと、を備えるメモリセルと、
前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する制御回路と、
を備える、半導体記憶装置。
【請求項６】
前記制御回路は、前記ワード線の活性化に応じて前記ソース線及び前記ビット線を共に接地電位にショートさせる、請求項５に記載の半導体記憶装置。
【請求項７】
前記制御回路は、前記ソース線及び前記ビット線を共に接地電位にショートさせたあとに前記トランジスタをオンさせる、請求項６に記載の半導体記憶装置。
【請求項８】
前記制御回路は、前記トランジスタをオンさせた後に、前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、請求項７に記載の半導体記憶装置。
【請求項９】
前記メモリ素子は抵抗変化型のメモリ素子である、請求項５に記載の半導体記憶装置。
【請求項１０】
前記メモリ素子は磁気抵抗変化型のメモリ素子である、請求項６に記載の半導体記憶装置。
【請求項１１】
請求項５に記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
【請求項１２】
プロセッサが、
ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられてワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子とを備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力することと、
書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力することと、
を実行する、制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、制御回路、半導体記憶装置、情報処理装置及び制御方法に関する。
【背景技術】
【０００２】
ＳＴＴ−ＭＲＡＭ（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；スピン注入磁気メモリ）における消費電力削減のための対策として、スタンバイ時にはソース線及びビット線をフローティングに保つ方法がある。また、ソース線とビット線との間にトランジスタを挿入して、ソース線とビット線とをショートすることで磁気トンネル接合（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ；ＭＴＪ）素子の破壊を防ぐ方法が開示されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１９１８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上記特許文献１に記載された方法では全てのソース線とビット線との間にトランジスタを挿入する必要があり、制御が煩雑になるとともに配線リソースが増大してしまう。
【０００５】
そこで本開示では、簡易な構成によって消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことが可能な、新規かつ改良された制御回路、半導体記憶装置、情報処理装置及び制御方法を提案する。
【課題を解決するための手段】
【０００６】
本開示によれば、ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子と、を備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、制御回路が提供される。
【０００７】
また本開示によれば、ソース線とビット線との間に設けられるメモリ素子と、前記メモリ素子と直列に設けられ、ワード線の電位によってオンまたはオフが切り替わるトランジスタと、を備えるメモリセルと、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する制御回路と、を備える、半導体記憶装置が提供される。
【０００８】
また本開示によれば、上記半導体記憶装置を少なくとも１つ備える、情報処理装置が提供される。
【０００９】
また本開示によれば、プロセッサが、ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられてワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子とを備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力することと、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力することと、を実行する、制御方法が提供される。
【発明の効果】
【００１０】
以上説明したように本開示によれば、簡易な構成によって消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことが可能な、新規かつ改良された制御回路、半導体記憶装置、情報処理装置及び制御方法を提供することが出来る。
【００１１】
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
【図面の簡単な説明】
【００１２】
【図１】本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。
【図２】メモリセルアレイ１０及びメモリセルアレイ１０の周辺の回路構成例を示す説明図である。
【図３】図２に示した回路の比較例となる回路を示す説明図である。
【図４】図２に示した回路の比較例となる回路を示す説明図である。
【図５】図３に示した回路の動作をタイミングチャートで示す説明図である。
【図６】図４に示した回路の動作をタイミングチャートで示す説明図である。
【図７】図２に示した回路の動作をタイミングチャートで示す説明図である。
【図８】図３に示した比較例の回路のそれぞれのラインやトランジスタの状態の推移を示す説明図である。
【図９】図４に示した比較例の回路のラインやトランジスタの状態の推移を示す説明図である。
【図１０】図２に示した回路のラインやトランジスタの状態の推移を示す説明図である。
【図１１】同実施の形態に係る半導体記憶装置１の動作例を示す流れ図である。
【図１２】同実施の形態に係る半導体記憶装置１の構成例を示す説明図である。
【図１３】同実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１４】
なお、説明は以下の順序で行うものとする。
１．本開示の実施の形態
１．１．概要
１．２．構成例
２．応用例
３．まとめ
【００１５】
＜１．本開示の実施の形態＞
［１．１．概要］
本開示の実施の形態について詳細に説明する前に、本開示の実施の形態の概要について説明する。
【００１６】
上述したように、ＳＴＴ−ＭＲＡＭ（スピン注入磁気メモリ）における消費電力削減のための対策として、スタンバイ時にはソース線及びビット線をフローティングに保つ方法がある。ソース線及びビット線をフローティングに保つことで、ソース線及びビット線をＶＤＤからＶＳＳへ貫通して流れるトランジスタリークによる消費電力の低減が可能となる。この貫通電流は、スタンバイ時にソース線及びビット線をＶＳＳにショートすると、高温時には特に顕著になり、スタンバイ電流にも関わらず書き込み時のパルスと同程度まで増加する可能性がある。まず、最も簡便にこのリーク電流を削減するために考え得るのは、ＶＳＳ側のカラムスイッチをＯＦＦにすることでリークパスの抵抗をあげることである。しかし、この状態でアクティブ状態に遷移すると、リーク電流によってソース線及びビット線に蓄積された電荷のために、タイミングによっては磁気トンネル接合（ＭＴＪ）素子の両端に大きな電位差が生じ、ＭＴＪ素子に記録されていたデータの損失やＭＴＪ素子の破壊といった現象が起こりうる。この現象は、ソース線とビット線とに蓄積される電荷が必ずしも同量ではなく、ソース線とビット線との間に自然と電位差が生じることが原因で起こりうる。
【００１７】
そこで、ソース線とビット線との間にトランジスタを挿入して、ソース線とビット線とをショートすることで磁気トンネル接合（ＭＴＪ）素子の破壊を防ぐ方法が開示されている。ソース線とビット線とをショートすることで、上述したようなソース線とビット線との間の電位差が無くなる。ソース線とビット線との間の電位差が無くなることで、ＭＴＪ素子に記録されていたデータの損失やＭＴＪ素子の破壊といった現象は起こらなくなる。
【００１８】
しかし、全てのソース線とビット線とのペアに対してトランジスタを挿入すると、トランジスタのみならずトランジスタを制御するための配線が必要になる。セルアレイの周辺は配線が混雑するため、必要以上の配線の形成は望ましくない。
【００１９】
そこで本件開示者は、簡易な構成によって半導体記憶装置の消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことが可能な技術について鋭意検討を行った。その結果、本件開示者は、以下で説明するように、簡易な構成によって半導体記憶装置の消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことが可能な技術を考案するに至った。
【００２０】
［１．２．構成例］
続いて、本開示の実施の形態について詳細に説明する。図１は、本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。以下、図１を用いて、本開示の実施の形態に係る半導体記憶装置の機能構成例について説明する。
【００２１】
図１に示したように、本開示の実施の形態に係る半導体記憶装置１は、メモリセルアレイ１０と、リファレンスセルアレイ２０と、ＶＤＤ側のカラム制御スイッチ３１、３２と、ＶＳＳ側のカラム制御スイッチ３３、３４と、カラムデコーダ４１と、ワード線デコーダ４２と、ワード線ドライバ４３と、センスアンプ５０と、制御回路１００と、コマンドカウンタ１１０と、温度センサ１２０と、タイマ１３０と、クロックカウンタ１４０と、を含んで構成される。
【００２２】
メモリセルアレイ１０は、マトリクス状に配置された、記憶素子を有するメモリセルを有している。本実施形態では、記憶素子として、両端間に印加される電位差の極性に応じて可逆的に抵抗状態が変化することを利用して、情報の記憶を行う素子を用いる。そのような素子としては、上述のようにＭＴＪ素子を用いることが出来る。記憶素子は、２つの識別可能な抵抗状態（低抵抗状態および高抵抗状態）を有するものである。また、メモリセルアレイ１０は、行方向（横方向）に延伸する複数のワード線と、列方向（縦方向）に延伸する複数のビット線および複数のソース線とを有している。各ワード線の一端はワード線ドライバ４３に接続され、各ビット線はＶＤＤ側のカラム制御スイッチ３１と、ＶＳＳ側のカラム制御スイッチ３３と、に接続されている。
【００２３】
リファレンスセルアレイ２０は、マトリクス状に配置された複数のリファレンスセルを有している。また、リファレンスセルアレイ２０は、メモリセルアレイ１０と同様に、行方向（横方向）に延伸する複数のワード線と、列方向（縦方向）に延伸する複数のビット線および複数のソース線とを有している。各ワード線の一端はワード線ドライバ４３に接続され、各ビット線はＶＤＤ側のカラム制御スイッチ３２と、ＶＳＳ側のカラム制御スイッチ３４と、に接続されている。
【００２４】
本実施形態では、リファレンスセルアレイ２０に設けられるリファレンスセルは、高抵抗のリファレンスセルと、低抵抗のリファレンスセルと、を有する。高抵抗のリファレンスセルと、低抵抗のリファレンスセルと、を有することで、リファレンスセルの合成抵抗値を、高抵抗と低抵抗の中間の所望の値としている。
【００２５】
カラム制御スイッチ３１〜３４は、制御信号に基づいて、メモリセルアレイ１０の複数のビット線やソース線のうちの、駆動対象となるメモリセルに係るビット線やソース線を、図示しないビット線駆動部やソース線駆動部と接続するものである。カラム制御スイッチ３１〜３４に供給される制御信号には、リードイネーブル信号ＲＤｅｎ、ライトイネーブル信号ＷＲｅｎがある。またカラム制御スイッチ３１〜３４には、データ信号Ｄａｔａと、カラムデコーダ４１からの信号（カラムアドレス信号をデコードしたもの）が送られる。
【００２６】
カラムデコーダ４１は、アドレス信号をデコードし、デコードした信号をカラム制御スイッチ３１〜３４に送る。ワード線デコーダ４２は、アドレス信号をデコードし、デコードした信号をワード線ドライバ４３に送る。ワード線ドライバ４３は、制御信号に基づいて、メモリセルアレイ１０における、駆動対象となるメモリセルを選択するものである。具体的には、ワード線ドライバ４３は、メモリセルアレイ１０のワード線に信号を印加することにより、データの書込動作または読出動作の対象となるメモリセルの属する行を選択する。ワード線ドライバ４３には、ワード線デコーダ４２からの信号に加え、ワード線をアクティベートとするための信号ＡＣＴｅｎが送られる。
【００２７】
センスアンプ５０は、メモリセルアレイ１０のメモリセルからデータを読み出す際に、ビット線を通じて出力される電位と、リファレンスセルアレイ２０のリファレンスセルが生成する参照電位とを比較して、参照電位より高い（Ｈ）か、低い（Ｌ）かを示すデータを出力する。
【００２８】
制御回路１００は、後述するように、ワード線ＷＬにハイレベルの電位が印加される（アクティベートされる）前に、ソース線及びビット線に蓄えられた電荷を放出するための信号を出力する回路である。
【００２９】
図２は、メモリセルアレイ１０及びメモリセルアレイ１０の周辺の回路構成例を示す説明図である。図２に示したメモリセルアレイ１０の周辺の回路は、メモリセルに対して書き込み動作を実行するための回路である。図２には、レジスタ６１、６３と、ＮＯＴゲート６２、６４と、ＮＡＮＤゲート６５〜７０と、トランジスタＴｒ１〜Ｔｒ５と、が示されている。メモリセルアレイ１０は、ＮＯＴゲート６２、６４により、トランジスタＴｒ１、Ｔｒ２のいずれか一方がオンになり、トランジスタＴｒ３、Ｔｒ４のいずれか一方がオンになることで、記憶素子Ｒ１へのデータの書き込みを行うこと、すなわち、記憶素子Ｒ１の抵抗状態を変化させることが出来る。
【００３０】
ここで、ＮＡＮＤゲート６９には、ＮＡＮＤゲート６７の出力と、信号ＤＳＣＨＧｅｎｂと、が入力される。同様にＮＡＮＤゲート７０には、ＮＡＮＤゲート６８の出力と、信号ＤＳＣＨＧｅｎｂと、が入力される。信号ＤＳＣＨＧｅｎｂは制御回路１００から出力される。ワード線ＷＬにハイレベルの電位が印加される（アクティベートされる）前に信号ＤＳＣＨＧｅｎｂをローレベルにすることで、トランジスタＴｒ３、Ｔｒ４がオンになり、ソース線ＳＬ及びビット線ＢＬがＶＳＳにショートされる。ソース線ＳＬ及びビット線ＢＬがＶＳＳにショートされると、ソース線ＳＬ及びビット線ＢＬに蓄えられていた電荷が排出される。
【００３１】
ここで、図２に示した回路の動作を説明するために比較例の回路を２つ示す。図３、図４は、図２に示した回路の比較例となる回路を示す説明図である。図３に示したのは、スタンバイ中はソース線及びビット線の電位をＶＳＳに固定する場合の回路例であり、ＮＡＮＤゲート６７〜７０の替わりにＡＣＴｆが反転入力されるＯＲゲート７９、８０が設けられている。図４に示したのは、スタンバイ中はソース線及びビット線をフローティングにする場合の回路例であり、ＮＡＮＤゲート６７〜７０の替わりにＡＮＤゲート８９、９０が設けられている。
【００３２】
まず図３に示した回路を考える。この回路は、メモリにアクセスの無いスタンバイ中は、記憶素子の両端の電位、すなわちソース線及びビット線の電位をＶＳＳに保つことで、記憶素子の両端に余計な電位差を与えず、記憶素子に確実に値を保持することを意図している。
【００３３】
図５は、図３に示した回路の動作をタイミングチャートで示す説明図である。図５に示したように、図３に示した回路は、リード動作及びライト動作以外のスタンバイ中ではソース線及びビット線の電位をＶＳＳに維持している。
【００３４】
しかし、スタンバイ中にソース線及びビット線の電位をＶＳＳに固定すると、ＶＤＤからＶＳＳへ抜けるリーク電流（貫通電流）が生じうる。上述したように、この貫通電流は、スタンバイ時にソース線及びビット線をＶＳＳにショートすると、高温時には特に顕著になり、スタンバイ電流にも関わらず書き込み時のパルスと同程度まで増加する可能性がある。この原因の一つとしては、読み出し時のマージンを上げるために、カラム制御スイッチのサイズを大きくすることでカラム制御スイッチのトランジスタの低抵抗化を図っていることがある。すなわち、カラム制御スイッチのトランジスタがオフの状態でも比較的低抵抗となっていることが、スタンバイ時の電力増加の一因となっている。
【００３５】
そこで、スタンバイ中にＶＳＳ側のトランジスタもオフにしてフローティング状態とすることで、リーク電流を抑えることを目的としたのが図４に示した回路である。図６は、図４に示した回路の動作をタイミングチャートで示す説明図である。図５に示したように、図４に示した回路は、リード動作及びライト動作以外のスタンバイ中ではソース線及びビット線をフローティング状態としている。
【００３６】
スタンバイ中にＶＳＳ側のトランジスタもオフにすることでリーク電流を抑えることができるが、その反面、スタンバイ中にソース線及びビット線に電荷が蓄積され、この電荷がアクティブ状態に遷移する過程で記憶素子に蓄えられていたデータを破壊したり（すなわち誤って書き込んだり）、記憶素子そのものを破壊してしまったりする可能性がある。
【００３７】
また定常状態においても、記憶素子が接続されているノードにおけるＶＤＤとＶＳＳの間の抵抗分割値に差が有り、ソース線とビット線との間に電位差が生じうる。この状態でワード線をアクティブ状態にすると、ソース線とビット線との間に生じていた電位差によって記憶素子の静電破壊を引き起こす可能性もある。従って、ＶＳＳ側のトランジスタをオフにするだけでは記憶素子の両端の電位差の発生を抑えることはできない。
【００３８】
上述したように、ソース線とビット線との間にトランジスタを挿入して、ソース線とビット線とをショートすることでソース線とビット線との間の電位差を無くすことは出来る。しかし、全てのソース線とビット線とのペアに対してトランジスタを挿入すると、トランジスタのみならずトランジスタを制御するための配線が必要になる。セルアレイの周辺は配線が混雑するため、必要以上の配線の形成は望ましくない。
【００３９】
そこで本実施形態では、図２に示したように、制御回路１００は、ワード線ＷＬにハイレベルの電位が印加される前に信号ＤＳＣＨＧｅｎｂをローレベルにする。本開示の実施の形態に係る半導体記憶装置１は、ワード線ＷＬにハイレベルの電位が印加される前に信号ＤＳＣＨＧｅｎｂをローレベルにすることで、ソース線及びビット線がＶＳＳにショートされて、ソース線及びビット線に蓄えられていた電荷を排出する構成を採っている。
【００４０】
図７は、図２に示した回路の動作をタイミングチャートで示す説明図である。図２に示した回路は、ＤＳＣＨＧｅｎｂをローレベルになるまではソース線ＳＬ及びビット線ＢＬはフローティング状態となっている。ソース線ＳＬ及びビット線ＢＬがフローティング状態となっていることで、リーク電流の削減が可能となる。また、ソース線ＳＬ及びビット線ＢＬがフローティング状態となっていることで、記憶素子に記憶されているデータに対する誤った書き込みが行われることも無い。そして、ワード線ＷＬのアクティベートが指示されると、ワード線ＷＬの電位がハイレベルになる前に、制御回路１００が信号ＤＳＣＨＧｅｎｂをローレベルに変化させる。信号ＤＳＣＨＧｅｎｂがローレベルになると、トランジスタＴｒ３、Ｔｒ４がオンになり、ソース線ＳＬ及びビット線ＢＬがＶＳＳにショートされる。ソース線ＳＬ及びビット線ＢＬがＶＳＳにショートされると、ソース線ＳＬ及びビット線ＢＬに蓄えられていた電荷が排出される。ソース線ＳＬ及びビット線ＢＬに蓄えられていた電荷が排出されることで、ソース線ＳＬの電位とビット線ＢＬの電位とがイコライズされるので、ソース線ＳＬの電位とビット線ＢＬとの間に大きな電位差が生じることもない。
【００４１】
信号ＤＳＣＨＧｅｎｂがローレベルになった後でワード線ＷＬの電位がハイレベルになり、ワード線ＷＬの電位がハイレベルになった後で、制御回路１００が信号ＤＳＣＨＧｅｎｂをハイレベルに変化させる。信号ＤＳＣＨＧｅｎｂがハイレベルになると、信号ＡＣＴｆがハイレベルになるまでは、ソース線ＳＬ及びビット線ＢＬはフローティング状態となる。ここでソース線ＳＬ及びビット線ＢＬがフローティング状態となることで、ライトまたはリードのパルスが立っていないアクティブスタンバイ状態におけるリーク電流も抑制することが出来る。特に、バースト転送による入出力が行われるメモリの場合には、このアクティブスタンバイ状態の期間も長くなるために、アクティブスタンバイ状態におけるリーク電流の抑制はメモリの消費電力抑制の観点からも非常に重要であり、且つ効果的である。
【００４２】
記憶素子への書き込み動作の場合では、まずライトコマンドを受けてデータを受け、そのデータが一度レジスタに格納される。格納されたデータは、ライトのパルスが立ち上がる前に、信号ＡＣＴｆがハイレベルになることで、カラム制御スイッチのトランジスタを所望の方向に制御する。その後、信号ＰＬＳｅｎにてライトのパルスが発行される。ライトのパルスが切れた（信号ＰＬＳｅｎがローレベルになった）後は、信号ＡＣＴｆがローレベルになり、ソース線ＳＬ及びビット線ＢＬがフローティング状態となる。
【００４３】
データを記憶素子から読み出す場合では、ソース線ＳＬまたはビット線ＢＬのうち、センスアンプ５０に接続されている方（図２の回路ではソース線ＳＬの方）に電位が生じるようなデータ（図７の例ではハイレベルのデータ）がレジスタに転送される。その後、信号ＰＬＳｅｎにてライトのパルスが発行される。リードのパルスが切れた（信号ＰＬＳｅｎがローレベルになった）後は、信号ＡＣＴｆがローレベルになり、ソース線ＳＬ及びビット線ＢＬがフローティング状態となる。
【００４４】
制御回路１００は、図２に示した回路に対して、ワード線ＷＬの電位がハイレベルになる前にソース線ＳＬ及びビット線ＢＬに蓄えられていた電荷を排出させるための信号を出力することができる。このように動作することで、制御回路１００は、簡易な構成によって半導体記憶装置１の消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことを可能としている。
【００４５】
図８は、図３に示した比較例の回路のそれぞれのラインやトランジスタの状態の推移を示す説明図である。図９は、図４に示した比較例の回路のラインやトランジスタの状態の推移を示す説明図である。そして図１０は、図２に示した回路のラインやトランジスタの状態の推移を示す説明図である。図８〜１０において、Ｈはハイレベル、Ｌはローレベルであることを意味する。
【００４６】
図８に示したように、スタンバイ中にソース線及びビット線の電位をＶＳＳに固定する場合は、アイドル状態、アクティベート中、アクティブ状態ではＳＬＮ、ＢＬＮがいずれもハイ（Ｈ）となっている。また図９に示したように、スタンバイ中にソース線及びビット線の電位をフローティング状態にする場合は、アイドル状態、アクティベート中、アクティブ状態ではＳＬＮ、ＢＬＮがいずれもロー（Ｌ）となっている。
【００４７】
これらに対し、図１０に示した回路では、アイドル状態ではＳＬＮ、ＢＬＮがいずれもローとなっている。そしてアクティベート中ではＳＬＮ、ＢＬＮがいずれもハイとなり、この状態でソース線ＳＬ及びビット線ＢＬに蓄えられていた電荷が排出される。そしてアクティブ状態になると、再びＳＬＮ、ＢＬＮがいずれもローとなっている。このように遷移することで、本実施形態に係る半導体記憶装置１は、消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことを可能としている。
【００４８】
図１１は、本開示の実施の形態に係る半導体記憶装置１の動作例を示す流れ図である。以下、図１１を用いて本開示の実施の形態に係る半導体記憶装置１の動作例を説明する。
【００４９】
半導体記憶装置１は、スタンバイ中は、制御回路１００からの信号により、ソース線ＳＬ及びビット線ＢＬをフローティングに保つ（ステップＳ１０１）。スタンバイ中に制御回路１００がアクティベートコマンドを検知すると（ステップＳ１０２）、制御回路１００は、ソース線ＳＬ及びビット線ＢＬをＶＳＳへショートさせる信号を出力する（ステップＳ１０３）。ソース線ＳＬ及びビット線ＢＬがＶＳＳにショートされることで、上述したようにソース線ＳＬ及びビット線ＢＬに蓄積されていた電荷が排出され、ソース線ＳＬとビット線ＢＬとの間の電位差が無くなる。
【００５０】
ソース線ＳＬ及びビット線ＢＬをＶＳＳへショートさせると、半導体記憶装置１は、続いてビット線ＢＬに所定の電位（例えばハイレベルの電位）を供給し、記憶素子に直列に接続されているトランジスタをオンにして、記憶素子を介してソース線ＳＬとビット線ＢＬとを接続する（ステップＳ１０４）。
【００５１】
記憶素子を介してソース線ＳＬとビット線ＢＬとを接続してアクティブスタンバイ状態になると、続いて半導体記憶装置１は、制御回路１００からの信号により、ソース線ＳＬ及びビット線ＢＬをフローティングに保つ（ステップＳ１０５）。
【００５２】
その後、ライトコマンドまたはリードコマンドが発生すると（ステップＳ１０６）、半導体記憶装置１は、ソース線ＳＬ及びビット線ＢＬを所望のデータ状態に切り替えて、ライト処理またはリード処理を実行する（ステップＳ１０７）。その後、プリチャージ（ＰＲＥ）コマンドが発生すると（ステップＳ１０８）、半導体記憶装置１は、再びスタンバイ状態となって、制御回路１００からの信号により、ソース線ＳＬ及びビット線ＢＬをフローティングに保つ。
【００５３】
このように動作することで、本実施形態に係る半導体記憶装置１は、消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことを可能としている。
【００５４】
＜２．応用例＞
本開示の実施の形態に係る半導体記憶装置１は、１つのチップ上に全ての構成が形成されても良く、一部の構成が別のチップに形成されても良い、図１２は、本開示の実施の形態に係る半導体記憶装置１の構成例を示す説明図である。例えば半導体記憶装置１は、メモリチップ２と処理チップ３とから構成されても良い。処理チップ３には、図１２に示したように、コマンドカウンタ１１０、温度センサ１２０、タイマ１３０及びクロックカウンタ１４０が形成され、メモリチップ２にはその他の構成が形成されても良い。そしてメモリチップ２及び処理チップ３は、システムインパッケージもしくはシステムオンチップに搭載されてもよい。なお、図１２には、リファレンスセルアレイ２０に設けられるリファレンスセルとして、高抵抗のリファレンスセル２０ａと、低抵抗のリファレンスセル２０ｂと、を有する。また図１２には、高抵抗のリファレンスセル２０ａに対するカラム制御スイッチ３２ａ、３４ａと、低抵抗のリファレンスセル２０ｂに対するカラム制御スイッチ３２ｂ、３４ｂと、が示されている。
【００５５】
そして、本開示の実施の形態に係る半導体記憶装置１は、様々な電子デバイスに搭載されうる。本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイスとしては、スマートフォン、タブレット型端末、デジタルスチルカメラ、デジタルビデオカメラ、音楽プレイヤー、セットトップボックス、コンピュータ、テレビ、時計、アクティブスピーカー、ヘッドセット、ゲーム機、ラジオ、計測器、電子タグ、ビーコンなどがある。
【００５６】
図１３は、本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。図１３に示した電子デバイス１０００は、システムインパッケージ１１００、アンテナ１１１０、スピーカ１１２０、マイク１１３０、表示装置１１４０、入力装置１１５０、センサ１１６０、電源１１７０を含む。またシステムインパッケージ１１００は、プロセッサ１２００、無線通信インターフェース１２１０、オーディオ回路１２２０を含む。
【００５７】
アンテナ１１１０は、移動体通信、無線ＬＡＮまたは近距離通信を行うためのアンテナであり、無線通信インターフェース１２１０と接続されている。スピーカ１１２０は、音を出力するものであり、オーディオ回路１２２０と接続されている。マイク１１３０は、電子デバイス１０００の周囲の音を集音するものであり、オーディオ回路１２２０と接続されている。
【００５８】
表示装置１１４０は、例えば液晶ディスプレイ、有機ＥＬディスプレイ、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）インジケータ等で構成され、プロセッサ１２００と接続されている。入力装置１１５０は、例えばキーボード、ボタン、タッチパネルなどで構成され、プロセッサ１２００と接続されている。
【００５９】
センサ１１６０は、光学センサ、位置センサ、加速度センサ、生体センサ、磁気センサ、機械量センサ、熱センサ、電気センサまたは化学センサ等の機能を有する。センサ１１６０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。電源１１７０は、電子デバイス１０００へ電源を供給するものであり、例えばバッテリやＡＣアダプタなどから供給される電源である。
【００６０】
プロセッサ１２００は、電子デバイス１０００の動作を制御するための電子回路であり、システムインパッケージ１１００の中に、またはシステムインパッケージ１１００の外に、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。
【００６１】
無線通信インターフェース１２１０は、移動体通信、無線ＬＡＮまたは近距離通信の機能を有する。無線通信インターフェース１２１０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。オーディオ回路１２２０は、スピーカ１１２０およびマイク１１３０を制御する機能を持ち、オーディオ回路１２２０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。
【００６２】
このような電子デバイス１０００は、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１を搭載することで、消費電力を抑えながら、データ書き込み時における書き込みの信頼性を向上させることが可能となる。
【００６３】
＜３．まとめ＞
以上説明したように本開示の実施の形態によれば、メモリセルアレイにトランジスタや配線を追加することなしに、スタンバイ電流を削減しつつ、ソース線やビット線に蓄積された電荷による記憶素子への誤書き込みや記憶素子の破壊を防止できる半導体記憶装置１が提供される。本開示の実施の形態に係る半導体記憶装置１は、スタンバイ状態の期間中だけでなく、アクティブスタンバイ状態の期間中におけるスタンバイリークも抑制することが出来る。
【００６４】
また本開示の実施の形態に係る半導体記憶装置１は、消費電力を抑制できることで、この半導体記憶装置１が搭載される最終製品やチップの製品価値の向上に繋がり、かつコストの抑制にも寄与する。さらに本開示の実施の形態に係る半導体記憶装置１が搭載される最終製品は、稼働時間を向上させることが出来るとともに、動作時の発熱も抑制でき、発熱対策の部材の削減によるコストダウンや、製品の長寿命化という効果を得ることができる。
【００６５】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【００６６】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【００６７】
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子と、を備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、制御回路。
（２）
前記ワード線の活性化に応じて前記ソース線及び前記ビット線を共に接地電位にショートさせる、前記（１）に記載の制御回路。
（３）
前記ソース線及び前記ビット線を共に接地電位にショートさせたあとに前記トランジスタをオンさせる、前記（２）に記載の制御回路。
（４）
前記トランジスタをオンさせた後に、前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、前記（３）に記載の制御回路。
（５）
ソース線とビット線との間に設けられるメモリ素子と、前記メモリ素子と直列に設けられ、ワード線の電位によってオンまたはオフが切り替わるトランジスタと、を備えるメモリセルと、
前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する制御回路と、
を備える、半導体記憶装置。
（６）
前記ワード線の活性化に応じて前記ソース線及び前記ビット線を共に接地電位にショートさせる、前記（５）に記載の半導体記憶装置。
（７）
前記ソース線及び前記ビット線を共に接地電位にショートさせたあとに前記トランジスタをオンさせる、前記（６）に記載の半導体記憶装置。
（８）
前記トランジスタをオンさせた後に、前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、前記（７）に記載の半導体記憶装置。
（９）
前記メモリ素子は抵抗変化型のメモリ素子である、前記（５）〜（８）のいずれかに記載の半導体記憶装置。
（１０）
前記メモリ素子は磁気抵抗変化型のメモリ素子である、前記（９）に記載の半導体記憶装置。
（１１）
前記（５）〜（１０）のいずれかに記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
（１２）
プロセッサが、
ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられてワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子とを備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力することと、
書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力することと、
を実行する、制御方法。
【符号の説明】
【００６８】
１    半導体記憶装置
１００    制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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