(57)【要約】【課題】ビアへのはんだ吸い上げを回避可能で、信頼性が向上し、かつ放熱性能を改善した半導体集積回路装置およびその製造方法を提供する。【解決手段】半導体集積回路装置１００は、絶縁基板１２と、絶縁基板１２を貫通するビア１８と、絶縁基板１２上に配置された金属層１６と、ビア１８の周囲の金属層１６上に配置されたレジスト層２０Ｃと、金属層１６上に配置されたはんだ層２４と、はんだ層２４とレジスト層２０Ｃとの間に形成された第１ギャップ領域２６Ｇと、はんだ層２４上に配置された半導体集積回路１０と、半導体集積回路１０とレジスト層２０Ｃとの間に形成された第２ギャップ領域２８Ｇとを備える。【選択図】図８
2018186182.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板を貫通するビアと、
前記絶縁基板上に配置された第１金属層と、
前記ビアの周囲の前記第１金属層上に配置された第１レジスト層と、
前記第１金属層上に配置されたはんだ層と、
前記はんだ層と前記第１レジスト層との間に形成された第１ギャップ領域と、
前記はんだ層上に配置された半導体集積回路と
を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記半導体集積回路と前記第１レジスト層との間に形成された第２ギャップ領域を備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記絶縁基板の裏面に配置され、前記絶縁基板を介して前記第１金属層に対向する第２金属層と、
前記第２金属層上に配置された第２レジスト層と
を備えることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記ビアの内壁側面に配置され、かつ前記第１金属層および前記第２金属層と接続された第３金属層を備えることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１金属層、前記第２金属層、または前記第３金属層は、同一材料を備えることを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記第１レジスト層、または前記第２レジスト層は、同一材料を備えることを特徴とする請求項３記載の半導体集積回路装置。
【請求項７】
前記半導体集積回路は、
前記はんだ層と融着可能なアイランドと、
前記アイランド上に配置された半導体集積回路チップと
を備えることを特徴とする請求項１〜６のずれか１項に記載の半導体集積回路装置。
【請求項８】
前記ビアを複数個備えることを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路装置。
【請求項９】
前記絶縁基板上に配置され、かつ前記金属層の周囲に配置された端子電極を備えることを特徴とする請求項１〜８のいずれか１項に記載の半導体集積回路装置。
【請求項１０】
前記端子電極は、前記第１金属層と同一材料を備えることを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
絶縁基板を準備し、前記絶縁基板にビアを形成する工程と、
前記絶縁基板の表面上に第１金属層を形成し、前記絶縁基板の裏面上に第２金属層を形成し、前記ビアの内壁側面に第３金属層を形成する工程と、
前記第１金属層上、前記第２金属層上および前記ビアを充填してレジストを形成する工程と、
前記レジストをパターニングして、前記ビアの周囲の前記第１金属層上に第１レジスト層を形成する工程と、
前記第１金属層上にはんだ層を形成する工程と、
前記はんだ層上に半導体集積回路を搭載する工程と、
リフロー工程を実施し、前記はんだ層と前記第１金属層を融着すると共に、前記はんだ層と前記第１レジスト層との間に第１ギャップ領域を形成し、前記半導体集積回路と前記第１レジスト層との間に第２ギャップ領域を形成する工程と
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
前記第１金属層、前記第２金属層および前記第３金属層は、メッキ工程により形成することを特徴とする請求項１１に記載の半導体集積回路装置の製造方法。
【請求項１３】
前記はんだ層を形成する工程は、クリームはんだを塗布する工程を有することを特徴とする請求項１１または１２に記載の半導体集積回路装置の製造方法。
【請求項１４】
前記第１レジスト層を形成する工程は、前記ビアを貫通するように前記レジストをパターニングして、前記第１レジスト層を前記ビアの周囲の前記第１金属層上に形成する工程を有することを特徴とする請求項１１〜１３のいずれか１項に記載の半導体集積回路装置の製造方法。
【請求項１５】
前記はんだ層を形成する工程は、メタルマスクを適用して前記ビアおよび前記ビアの周囲の前記第１レジスト層上への前記はんだ層の塗布を回避する工程を有することを特徴とする請求項１１〜１４のいずれか１項に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、半導体集積回路装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスあるいは半導体集積回路においては、実装基板上における高密度実装によって、放熱設計の重要性は高まっている。
【０００３】
小型化された半導体素子は、表面積が小さいため、表面からの放熱が期待できず、基板からの放熱が主となる。また、基板コストを抑えるための薄銅化により、基板の横方向の放熱性能が制限されるため、縦方向の放熱経路を実現するスルーホール、ビア（Via）の存在は、基板全体の放熱性能を左右する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−１８８５７号公報
【特許文献２】特開２０１４−１４０００２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、ビアへのはんだ吸い上げを回避可能で、信頼性が向上し、かつ放熱性能を改善した半導体集積回路装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施の形態の一態様によれば、絶縁基板と、前記絶縁基板を貫通するビアと、前記絶縁基板上に配置された第１金属層と、前記ビアの周囲の前記第１金属層上に配置された第１レジスト層と、前記第１金属層上に配置されたはんだ層と、前記はんだ層と前記第１レジスト層との間に形成された第１ギャップ領域と、前記はんだ層上に配置された半導体集積回路とを備える半導体集積回路装置が提供される。
【０００７】
本実施の形態の他の態様によれば、絶縁基板を準備し、前記絶縁基板にビアを形成する工程と、前記絶縁基板の表面上に第１金属層を形成し、前記絶縁基板の裏面上に第２金属層を形成し、前記ビアの内壁側面に第３金属層を形成する工程と、前記第１金属層上にレジストを形成する工程と、前記レジストをパターニングして、前記ビアの周囲の前記第１金属層上に第１レジスト層を形成する工程と、前記第１金属層上にはんだ層を形成する工程と、前記はんだ層上に半導体集積回路を搭載する工程と、リフロー工程を実施し、前記はんだ層と前記第１金属層を融着すると共に、前記はんだ層と前記第１レジスト層との間に第１ギャップ領域を形成し、前記半導体集積回路と前記第１レジスト層との間に第２ギャップ領域を形成する工程とを有する半導体集積回路装置の製造方法が提供される。
【発明の効果】
【０００８】
本実施の形態によれば、ビアへのはんだ吸い上げを回避可能で、信頼性が向上し、かつ放熱性能を改善した半導体集積回路装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る半導体集積回路装置において、はんだ層形成前における模式的平面パターン構成図。
【図２】第１の実施の形態に係る半導体集積回路装置の製造方法において適用するメタルマスクの模式的平面パターン構成図。
【図３】第１の実施の形態に係る半導体集積回路装置において、はんだ層形成後における模式的平面パターン構成図。
【図４】第１の実施の形態に係る半導体集積回路装置において、リフロー工程を実施後におけるＸ線イメージ図（模式的平面パターン構成図）。
【図５】(ａ)第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その１）、（ｂ）第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その２）、（ｃ）第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その３）。
【図６】(ａ)第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その４）、（ｂ）第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その５）、（ｃ）第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造図（その６）。
【図７】第１の実施の形態に係る半導体集積回路装置において、はんだ層形成、半導体集積回路搭載、リフロー工程を実施後における模式的平面パターン構造図。
【図８】（ａ）第１の実施の形態に係る半導体集積回路装置の放熱性能を説明する模式的断面構造図、（ｂ）比較例として、はんだ量が多い場合のはんだブリッジ（実装時側面）の模式的説明図。
【図９】第２の実施の形態に係る半導体集積回路装置において、はんだ層形成前における模式的平面パターン構成図。
【図１０】第２の実施の形態に係る半導体集積回路装置の製造方法において適用するメタルマスクの模式的平面パターン構成図。
【図１１】第２の実施の形態に係る半導体集積回路装置において、はんだ層形成、半導体集積回路搭載、リフロー工程を実施後における模式的平面パターン構造図。
【図１２】第３の実施の形態に係る半導体集積回路装置において、はんだ層形成前における模式的平面パターン構成図。
【図１３】第３の実施の形態に係る半導体集積回路装置の製造方法において適用するメタルマスクの模式的平面パターン構成図。
【図１４】第３の実施の形態に係る半導体集積回路装置において、はんだ層形成、半導体集積回路搭載、リフロー工程を実施後における模式的平面パターン構造図。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
[第１の実施の形態]
（はんだ層形成前の構成）
第１の実施の形態に係る半導体集積回路装置１００において、はんだ層２４の形成前における模式的平面パターン構造（ランドパターン）例は、図１に示すように表される。図１の平面パターン構造は、半導体集積回路１０を搭載する絶縁基板（実装基板）１２に対応している。図１は、半導体集積回路装置１００がＱＦＮ(Quad Flat Non-leaded package)２０ピンパッケージ上に搭載される例を示している。実装基板は、図５（ａ）に示すように、絶縁基板１２と、絶縁基板１２上に配置された金属層１６と、絶縁基板１２の裏面上に配置された金属層１４とを備えるが、ここでは簡略化のため、実装基板として単に絶縁基板（実装基板）１２の表記を用いている。
【００１３】
絶縁基板（実装基板）１２上には、図１に示すように、レジスト層２０および２０Ｃが形成される。すなわち、端子電極２２およびＥｘｐｏｓｅｄＰＡＤに相当する金属層（銅箔層）１６を除く絶縁基板１２上には、レジスト層２０が配置される。更に、平面視において、ＥｘｐｏｓｅｄＰＡＤに相当する領域内には、４個のビア１８が配置され、この各ビア１８の周囲には、レジスト層２０Ｃが配置される。
【００１４】
（メタルマスク）
第１の実施の形態に係る半導体集積回路装置１００の製造方法において適用するメタルマスク（ステンシル）２００の模式的平面パターン構成は、図２に示すように表される。メタルマスク２００は、例えばＳＵＳやニッケル合金、Ｃｒ、Ａｌなどにより形成可能である。ここで、メタルマスク２００は、図１に示されたはんだ層２４の形成前における絶縁基板１２上に配置される。図２に示すように、メタルマスク２００により、ビア１８およびレジスト層２０Ｃの部分がマスクされる。図２において、メタルマスク２００によりマスクされるビア１８およびレジスト層２０Ｃの部分を破線で示している。
【００１５】
メタルマスク２００は、図２に示すように、端子電極２２上へのはんだ層２４の形成用の開口部１２２と、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上へのはんだ層２４の形成用の開口部１２０とを備える。ここで、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）部の開口部１２２はＰＡＤサイズの６０％程度であることが望ましい。ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上のはんだ層２４（１６）と端子電極２２上のはんだ層２４（２２）との間のはんだブリッジを回避するためである。
【００１６】
（はんだ層形成後の構成）
第１の実施の形態に係る半導体集積回路装置１００において、図１に示された絶縁基板１２に対して図２に示されたメタルマスク２００を適用し、はんだ層２４を形成後における模式的平面パターン構成は、図３に示すように表される。
【００１７】
絶縁基板１２上には、図３に示すように、端子電極２２上のはんだ層２４（２２）と、
ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上のはんだ層２４（１６）が形成される。更に、開口部１２０を有するメタルマスク２００を適用することにより、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）内のビア１８とビア１８の周囲のレジスト層２０Ｃの周辺部は、ＥｘｐｏｓｅｄＰＡＤの４角に相当する金属層１６部分が露出される。この露出された金属層１６上にはその後のリフロー工程を経て、はんだ層２４が流入し、このＥｘｐｏｓｅｄＰＡＤの４角に相当する金属層１６上のはんだ層２４（１６）が形成される。
【００１８】
（Ｘ線イメージ）
第１の実施の形態に係る半導体集積回路装置１００において、リフロー工程を実施後におけるＸ線イメージ図（模式的平面パターン構成図）は、図４に示すように表される。
【００１９】
絶縁基板１２上には、図４に示すように、半導体集積回路１０のパッケージが搭載されるため、半導体集積回路１０が搭載される領域の絶縁基板（実装基板）１２表面のパターンは、Ｘ線イメージとして破線で示されている。半導体集積回路１０が搭載される領域外の絶縁基板（実装基板）１２表面のパターンは、Ｘ線イメージとして実線で示されている。
【００２０】
第１の実施の形態に係る半導体集積回路装置１００において、図３に示されたはんだ層２４を形成後の絶縁基板（実装基板）１２に対して、図４に示すように、半導体集積回路１０を搭載した後、リフロー工程を実施する。このリフロー工程により、ＥｘｐｏｓｅｄＰＡＤの４角に相当する金属層１６上にはんだ層２４が流入し、このＥｘｐｏｓｅｄＰＡＤの４角に相当する金属層１６上のはんだ層２４（１６）が形成される。すなわち、図４に示すように、ビア１８およびビア１８の周囲のレジスト層２０Ｃを除き、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上全域にはんだ層２４（１６）が形成される。
【００２１】
第１の実施の形態に係る半導体集積回路装置１００においては、その製造工程上、ビア１８上にメタルマスク２００を適用するため、ビア１８上にはんだ層２４は塗布されない。
【００２２】
また、リフロー実装時には、ＥｘｐｏｓｅｄＰＡＤ下のはんだが濡れ広がるが、ビア１８周辺にはレジスト層２０Ｃがあるためはんだ層２４をはじき、ビア１８によるはんだ吸い上げは発生しない。レジスト層２０Ｃ周辺にははんだ層２４が濡れ広がる。
【００２３】
第１の実施の形態に係る半導体集積回路装置１００においては、メタルマスク開口部１２０をＥｘｐｏｓｅｄＰＡＤサイズの６０％程度に設定することで、ＥｘｐｏｓｅｄＰＡＤと端子電極（ＰＩＮ）間のはんだブリッジの形成も回避可能である。
【００２４】
ここで、比較例として、はんだ量が多い場合のはんだブリッジ（実装時側面）の模式的説明は、図８（ｂ）に示すように表される。すなわち、図８（ｂ）は、図７において、はんだ量が多い場合のＩＶ−ＩＶ線に沿う模式的断面構造に対応している。はんだ層２４の量が多いと、パッケージのアイランド６に接続されるはんだ層２４（２２）とはんだ層２４（１６）の隣接部Ｓでブリッジ（ショート）する可能性がある。ここで、はんだ層２４（２２）は、端子電極２２上に配置されるはんだ層であり、はんだ層２４（１６）は、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上に配置されるはんだ層である。尚、絶縁基板１２上の金属層１６は、図８（ｂ）では図示を省略している。
【００２５】
第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その１）は、図５（ａ）に示すように表され、半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その２）は、図５（ｂ）に示すように表され、半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その３）は、図５（ｃ）に示すように表される。ここで、図５（ａ）〜図５（ｃ）に示される模式的断面構造は、図１１のＩ−Ｉ線に沿う模式的断面構造に対応している。すなわち、１つのビア１８の近傍における模式的断面構造に対応している。
【００２６】
更に、第１の実施の形態に係る半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その４）は、図６（ａ）に示すように表され、半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その５）は、図６（ｂ）に示すように表され、半導体集積回路装置の製造方法の一工程を説明する模式的断面構造（その６）は、図６（ｃ）に示すように表される。図６（ａ）および図６（ｂ）に示される模式的断面構造は、図３のＩＩ−ＩＩ線に沿う模式的断面構造に対応している。また、図６（ｃ）に示される模式的断面構造は、図７のＶ−Ｖ線に沿う模式的断面構造に対応している。すなわち、１つのビア１８の近傍における模式的断面構造に対応している。
【００２７】
ここで、実装基板は、図５（ａ）に示すように、絶縁基板１２と、絶縁基板１２上に配置された金属層１６と、絶縁基板１２の裏面上に配置された金属層１４とを備える。
【００２８】
絶縁基板１２と、絶縁基板１２の表面上に配置された金属層１６と、絶縁基板１２の裏面上に配置された金属層１４からなる基板構造は、例えば、銅箔層とエポキシ樹脂層と銅箔層との接合体からなる回路基板構造を備えている。例えば、銅箔層とエポキシ樹脂層と銅箔層との接合体からなる回路基板構造としては、ＣＥＭ３、ＦＲ４、ＦＲ５などのＰＣＢ基板などを適用可能である。また、金属層とセラミックス基板と金属層との接合体からなる回路基板、或いはＤＢＣ基板、ＤＢＡ基板やＡＭＢ基板などの絶縁基板（回路基板）を備えていても良い。
【００２９】
絶縁基板１２は、図５（ａ）に示すように、内壁側面に金属層１５が配置されたビア１８を備える。ビア１８は、複数配置されていても良い。また、ビア１８は、図５（ａ）に示すように、絶縁基板１２を貫通し、金属層１５は、金属層１６と金属層１４との間を接続している。
【００３０】
第１の実施の形態に係る半導体集積回路装置１００において、金属層１６上にはんだ層２４を介して半導体集積回路１０を搭載し、リフロー工程後における模式的平面パターン構造は、図７に示すように表される。また、第１の実施の形態に係る半導体集積回路装置１００であって、図７のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図８（ａ）に示すように表される。
【００３１】
第１の実施の形態に係る半導体集積回路装置１００は、図６（ｃ）および図８（ａ）に示すように、絶縁基板１２と、絶縁基板１２貫通するビア１８と、絶縁基板１２上に配置された金属層１６と、ビア１８の周囲の金属層１６上に配置された第１レジスト層２０Ｃと、金属層１６上に配置されたはんだ層２４と、はんだ層２４とレジスト層２０Ｃとの間に形成された第１ギャップ領域２６Ｇと、はんだ層２４上に配置された半導体集積回路１０とを備える。
【００３２】
また、半導体集積回路１０とレジスト層２０Ｃとの間に形成された第２ギャップ領域２８Ｇを備えていても良い。
【００３３】
ここで、レジスト層２０Ｃは、ビア１８の上部には、実質的に配置されていない。金属層１６上に配置されたはんだ層２４の一部は、ビア１８の周囲の金属層１６上に配置されたレジスト層２０Ｃ上に延伸して配置されていても良い。
【００３４】
また、絶縁基板１２の裏面に配置され、絶縁基板１２を介して金属層１６に対向する金属層１４と、金属層１４上に配置されたレジスト層２０Ｂとを備えていても良い。
【００３５】
また、ビア１８の内壁側面に配置され、かつ金属層１６および金属層１４と接続された金属層１５を備えていても良い。
【００３６】
また、金属層１６、金属層１４、または金属層１５は、同一材料を備えていても良い。
【００３７】
レジスト層２０Ｃおよびレジスト層２０Ｂは、同一材料を備えていても良い。
【００３８】
また、図８（ａ）に示すように、半導体集積回路１０は、はんだ層２４と融着可能なアイランド６と、アイランド６上に配置された半導体集積回路チップ８とを備えていても良い。
【００３９】
また、ビア１８を複数個備えていても良い。
【００４０】
また、図４および図７に示すように、絶縁基板１２上に配置され、かつ金属層１６の周囲に配置された複数個の端子電極２２を備えていても良い。
【００４１】
また、端子電極２２は、金属層１６と同一材料を備えていても良い。
【００４２】
（製造方法）
第１の実施の形態に係る半導体集積回路装置１００の製造方法は、図５（ａ）〜図５（ｃ）および図６（ａ）〜図６（ｃ）に示すように、絶縁基板１２を準備し、絶縁基板１２にビア１８を形成する工程と、絶縁基板１２の表面上に金属層１６を形成し、絶縁基板１２の裏面上に金属層１４を形成し、ビア１８の内壁側面に金属層１５を形成する工程と、金属層１６上、金属層１４上およびビア１８を充填してレジスト層２０・２０Ｂ・２０Ｔを形成する工程と、ビア１８を貫通するようにレジスト層２０・２０Ｂ・２０Ｔをパターニングして、ビア１８の周囲の金属層１６上にレジスト層２０Ｃを形成する工程と、金属層１６上にはんだ層２４を形成する工程と、はんだ層２４上に半導体集積回路１０を搭載する工程と、リフロー工程を実施し、はんだ層２４と金属層１６を融着すると共に、はんだ層２４とレジスト層２０Ｃとの間に第１ギャップ領域２６Ｇを形成し、半導体集積回路１０とレジスト層２０Ｃとの間に第２ギャップ領域２８Ｇを形成する工程とを有する。
【００４３】
また、レジスト層２０Ｃを形成する工程は、ビア１８を貫通するようにレジスト層２０・２０Ｂ・２０Ｔをパターニングして、レジスト層２０Ｃをビア１８の周囲の金属層１６上に形成する工程を有する。レジスト層２０Ｃは、ビア１８内壁側面上の金属層１５の上部には形成されるが、空洞化されたビア１８の上部は、形成されていない。
【００４４】
また、金属層１６、金属層１４および金属層１５を形成する工程は、メッキ工程により実施されていても良い。
【００４５】
また、はんだ層２４を形成する工程は、クリームはんだを塗布する工程を有していても良い。
【００４６】
また、はんだ層２４を形成する工程は、図２に示されたメタルマスク２００を適用してビア１８およびビア１８の周囲のレジスト層２０Ｃ上へのはんだ層２４の塗布を回避する工程を有していても良い。
【００４７】
以下、図５（ａ）〜図５（ｃ）および図６（ａ）〜図６（ｃ）を参照して、第１の実施の形態に係る半導体集積回路装置１００の製造方法を説明する。
【００４８】
（ａ）まず、図５（ａ）に示すように、絶縁基板１２を準備し、ビア１８を形成する。
【００４９】
（ｂ）次に、図５（ａ）に示すように、メッキ工程により絶縁基板１２の表面に金属層１６を形成する。同時に、絶縁基板１２の裏面に金属層１４を形成する。同時に、絶縁基板１２のビア１８の内壁側面に金属層１５を形成する。メッキ工程においては、例えば、銅（Ｃｕ）メッキのためのシーズ電極（Ｃｕ）をスパッタリング工程により形成する。ビア１８の内壁側面に対しては、斜めスパッタリング工程により形成しても良い。その後、シーズ電極上に、電解メッキ工程若しくは無電解メッキ工程を用いて、金属層１６・１５・１４を形成する。金属層１６・１５・１４は、例えば銅箔層からなる。
【００５０】
（ｃ）次に、図５（ｂ）に示すように、絶縁基板１２の表面の金属層１６上にレジスト層２０を形成する。同様に、絶縁基板１２の裏面の金属層１４上にレジスト層２０Ｂを形成する。同様に、絶縁基板１２を貫通するビア１８を充填してレジスト層２０Ｔを形成する。レジスト層２０Ｂ、２０Ｔは、レジスト層２０と同一材料で形成可能である。レジスト層は、印刷工程を用いて形成可能である。以上の説明において、絶縁基板１２のビア１８の形成に関係のないエッチングなどの工程は説明を省略している。
【００５１】
（ｄ）次に、図５（ｃ）に示すように、ビア１８を貫通するようにレジスト層２０・２０Ｂ・２０Ｔをパターニングして、キャップ用のレジスト層２０Ｃを形成する。図５（ｃ）の構造は、図１のＩ−Ｉ線に沿う断面構造に対応する。レジスト層２０Ｃは、ビア１８の周囲の金属層１６上に形成されている。
【００５２】
（ｅ）次に、図６（ａ）に示すように、金属層１６上にはんだ層２４を形成する。図６（ａ）の構造は、図３のＩＩ−ＩＩ線に沿う断面構造に対応する。このため、金属層１６上にはんだ層２４が形成された部分と形成されていない部分がある。はんだ層２４を形成する工程においては、図２に示されたメタルマスク２００を適用する。メタルマスク２００を利用することによって、ビア１８およびビア１８の周囲のレジスト層２０Ｃ上へのはんだ層２４の塗布を回避することができる。また、はんだ層２４は、例えばクリームはんだを塗布することで形成しても良い。
【００５３】
（ｆ）次に、図６（ｂ）に示すように、はんだ層２４上に半導体集積回路１０を搭載する。ここで、はんだ層２４上に半導体集積回路１０を搭載すると、はんだ層２４の一部が半導体集積回路１０とレジスト層２０Ｃとの間に押し出される。また、半導体集積回路１０とレジスト層２０Ｃとの間には、ギャップ領域２８Ｇが形成される。
【００５４】
（ｇ）次に、図６（ｃ）に示すように、リフロー工程を実施する。図６（ｃ）の構造は、図７のＶ−Ｖ線に沿う断面構造に対応する。リフロー工程は、例えば、所定の時間内に室温から所定の温度まで熱処理し、再び所定の時間内に室温にもどすことで、実施可能である。ここで、所定の温度とは、例えば、鉛フリーはんだ（Ｓｎ−３Ａｇ−０．５Ｃｕ）の場合で、約２４０℃〜２６０℃、共晶はんだ（Ｓｎ−３７Ｐｂ）の場合で、約２００℃〜２２０℃である。リフロー工程によって、はんだ層２４は、金属層１６上にはんだ層２４が形成されていない部分にまで流入する。また、リフロー工程後、はんだ層２４は金属層１６部分にのみ融着可能である。リフロー工程により、レジスト層２０Ｃは、はんだ層２４をはじく特性を有するため、はんだ層２４とレジスト層２０Ｃの間にギャップ領域２６Ｇが形成される。
【００５５】
ギャップ領域２６Ｇおよび２８Ｇの形成により、はんだ層２４のはんだ流れを防止することができる。ギャップ領域２６Ｇおよび２８Ｇの形成により、はんだ層２４がビア１８に流れ込むのを防止し、その他の部品とのショートを回避可能であり、信頼性を向上することができる。
【００５６】
（放熱性能）
図８（ａ）は、第１の実施の形態に係る半導体集積回路装置１００の放熱性能の説明図にも対応している。
【００５７】
図８（ａ）に示すように、はんだ層２４は、金属層１６に融着し、金属層１６とレジスト層２０Ｃとの間には、ギャップ領域２６Ｇが形成されている。また、半導体集積回路１０とレジスト層２０Ｃとの間には、ギャップ領域２８Ｇが形成されている。
【００５８】
また、図８（ａ）に示すように、はんだ層２４は、半導体集積回路１０の半導体集積回路チップ８を搭載するアイランド６に融着している。矢印は放熱経路を示す。
【００５９】
第１の実施の形態に係る半導体集積回路装置１００においては、図８（ａ）の矢印で示す放熱経路で示すように、半導体集積回路チップ８からの発熱は、アイランド６を介して、はんだ層２４に伝導し、さらに、金属層１６を伝導する絶縁基板１２に平行な横方向への放熱とともに、金属層１５を介する熱伝導により、金属層１４を伝導する絶縁基板１２に平行な横方向への放熱も加わる。
【００６０】
第１の実施の形態に係る半導体集積回路装置１００は、発熱源となる半導体集積回路チップ（ダイ）８に接続されるアイランド６の直下に、ビア１８を配置し、さらにはんだの吸い上げもないため、融着率低下による熱抵抗悪化もなく、良好な放熱性能を確保することができる。
【００６１】
第１の実施の形態に係る半導体集積回路装置１００の製造方法においては、ビアへのはんだ吸い上げを回避するためのメタルマスクを適用する。
【００６２】
第１の実施の形態に係る半導体集積回路装置１００によれば、ＥｘｐｏｓｅｄＰＡＤもしくはＦｉｎ直下のスルーホール、ビア周辺にレジスト層を塗布することで、はんだ吸い上げを低減できる。更に、メタルマスク開口部にスルーホール、ビアが配置されないようにメタルマスクのマスク開口部を調整することによって、スルーホール、ビア上に蓋をしてはんだ層を塗布する。したがって、はんだ層の吸い上げを更に抑制することが可能となる。同時に開口部面積をコントロールすることで、はんだブリッジも抑制することができる。
【００６３】
第１の実施の形態に係る半導体集積回路装置１００によれば、スルーホール、ビア形成時、メッキ後にスルーホール、ビアの上に、または周辺にレジストを形成することで、レジストのはんだをはじく特性を利用して、はんだ流れを低減する。更にビアにふたをする形状のメタルマスクを使用してはんだ塗布を行うことで、ビア上にはんだが塗布されることがなくなるため、はんだ吸い上げの問題をさらに低減することが可能になる。
【００６４】
[第２の実施の形態]
（はんだ層形成前の構成）
第２の実施の形態に係る半導体集積回路装置１００において、はんだ層２４の形成前における模式的平面パターン構造（ランドパターン）例は、図９に示すように表される。図９の平面パターン構造は、半導体集積回路１０を搭載する絶縁基板（実装基板）１２に対応している。図９は、半導体集積回路装置１００がＱＦＮ３２ピンパッケージ上に搭載される例を示している。
【００６５】
絶縁基板（実装基板）１２上には、図９に示すように、レジスト層２０および２０Ｃが形成される。すなわち、端子電極２２およびＥｘｐｏｓｅｄＰＡＤに相当する金属層（銅箔層）１６を除く絶縁基板１２上には、レジスト層２０が配置される。更に、平面視において、ＥｘｐｏｓｅｄＰＡＤに相当する領域内には、９個のビア１８が配置され、この各ビア１８の周囲には、レジスト層２０Ｃが配置される。
【００６６】
（メタルマスク）
第２の実施の形態に係る半導体集積回路装置１００の製造方法において適用するメタルマスク（ステンシル）２００の模式的平面パターン構成は、図１０に示すように表される。メタルマスク２００は、例えばＳＵＳやニッケル合金、Ｃｒ、Ａｌなどにより形成可能である。ここで、メタルマスク２００は、図９に示されたはんだ層２４の形成前における絶縁基板１２上に配置される。図１０に示すように、メタルマスク２００により、ビア１８およびレジスト層２０Ｃの部分がマスクされる。図１０において、メタルマスク２００によりマスクされるビア１８およびレジスト層２０Ｃの部分を破線で示している。
【００６７】
メタルマスク２００は、図１０に示すように、端子電極２２上へのはんだ層２４の形成用の開口部１２２と、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上へのはんだ層２４の形成用の開口部１２０1、１２０2、１２０3、１２０4とを備える。ここで、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）部の開口部１２０1、１２０2、１２０3、１２０4はＰＡＤサイズの６０％程度であることが望ましい。ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上のはんだ層２４（１６）と端子電極２２上のはんだ層２４（２２）との間のはんだブリッジを回避するためである。
【００６８】
（はんだ層形成、半導体集積回路搭載、リフロー工程後の構成）
第２の実施の形態に係る半導体集積回路装置１００において、図９に示された絶縁基板１２に対して図１０に示されたメタルマスク２００を適用し、はんだ層２４を形成、半導体集積回路搭載、リフロー工程を実施後における模式的平面パターン構造は、図１１に示すように表される。
【００６９】
絶縁基板１２上には、図１１に示すように、端子電極２２上のはんだ層２４（２２）と、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上のはんだ層２４（１６）が形成される。更に、開口部１２０1、１２０2、１２０3、１２０4を有するメタルマスク２００を適用することにより、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）内のビア１８とビア１８の周囲のレジスト層２０Ｃの周辺部は、金属層１６部分が露出される。この露出された金属層１６上にはその後のリフロー工程を経て、はんだ層２４が流入し、この露出された金属層１６上にはんだ層２４（１６）が形成される。
【００７０】
（Ｘ線イメージ）
第２の実施の形態に係る半導体集積回路装置１００において、リフロー工程を実施後におけるＸ線イメージ図（模式的平面パターン構成図）は、図１１と同様に表される。
【００７１】
絶縁基板１２上には、図１１に示すように、半導体集積回路１０のパッケージが搭載されるため、半導体集積回路１０が搭載される領域の絶縁基板（実装基板）１２表面のパターンは、Ｘ線イメージとして破線で示されている。半導体集積回路１０が搭載される領域外の絶縁基板（実装基板）１２表面のパターンは、Ｘ線イメージとして実線で示されている。
【００７２】
第２の実施の形態に係る半導体集積回路装置１００において、はんだ層２４を形成後の絶縁基板（実装基板）１２に対して、図１１に示すように、半導体集積回路１０を搭載した後、リフロー工程を実施する。このリフロー工程により、ＥｘｐｏｓｅｄＰＡＤに相当する金属層１６上にはんだ層２４が流入し、このＥｘｐｏｓｅｄＰＡＤに相当する金属層１６上のはんだ層２４（１６）が形成される。すなわち、図１１に示すように、ビア１８およびビア１８の周囲のレジスト層２０Ｃを除き、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上全域にはんだ層２４（１６）が形成される。
【００７３】
第２の実施の形態に係る半導体集積回路装置１００においては、その製造工程上、ビア１８上にメタルマスク２００を適用するため、ビア１８上にはんだ層２４は塗布されない。
【００７４】
また、リフロー実装時には、ＥｘｐｏｓｅｄＰＡＤ下のはんだが濡れ広がるが、ビア１８周辺にはレジスト層２０Ｃがあるためはんだ層２４をはじき、ビア１８によるはんだ吸い上げは発生しない。レジスト層２０Ｃ周辺にははんだ層２４が濡れ広がる。
【００７５】
第２の実施の形態に係る半導体集積回路装置１００においても、メタルマスク開口部１２０をＥｘｐｏｓｅｄＰＡＤサイズの６０％程度に設定することで、ＥｘｐｏｓｅｄＰＡＤと端子電極（ＰＩＮ）間のはんだブリッジの形成も回避可能である。
【００７６】
[第３の実施の形態]
（はんだ層形成前の構成）
第３の実施の形態に係る半導体集積回路装置１００において、はんだ層２４の形成前における模式的平面パターン構造（ランドパターン）例は、図１２に示すように表される。図１２の平面パターン構造は、半導体集積回路１０を搭載する絶縁基板（実装基板）１２に対応している。図１２は、半導体集積回路装置１００がＨＴＳＯＰ−Ｊ８型８ピンパッケージ上に搭載される例を示している。
【００７７】
絶縁基板（実装基板）１２上には、図１２に示すように、レジスト層２０および２０Ｃが形成される。また、端子電極２２、ＥｘｐｏｓｅｄＰＡＤに相当する金属層１６およびビア１８1・１８2・１８3・１８4・１８5・１８6・１８7・１８8・１８9・１８10を除く絶縁基板１２上には、レジスト層２０が配置される。すなわち、ＥｘｐｏｓｅｄＰＡＤに相当する金属層１６の周辺には、１０個のビア１８1・１８2・１８3・１８4・１８5・１８6・１８7・１８8・１８9・１８10が配置され、この１０個のビア１８1・１８2・１８3・１８4・１８5・１８6・１８7・１８8・１８9・１８10の周囲には、レジスト層２０が配置される。
【００７８】
更に、平面視において、ＥｘｐｏｓｅｄＰＡＤに相当する金属層１６領域内には２個のビア１８11・１８12が配置され、このビア１８11・１８12の周囲には、レジスト層２０Ｃが配置されている。
【００７９】
（メタルマスク）
第３の実施の形態に係る半導体集積回路装置１００の製造方法において適用するメタルマスク（ステンシル）２００の模式的平面パターン構成は、図１３に示すように表される。メタルマスク２００は、例えばＳＵＳやニッケル合金、Ｃｒ、Ａｌなどにより形成可能である。ここで、メタルマスク２００は、図１２に示されたはんだ層２４の形成前における絶縁基板１２上に配置される。図１３に示すように、メタルマスク２００により、ビア１８1・１８2・１８3・１８4・１８5・１８6・１８7・１８8・１８9・１８10・１８11・１８12およびレジスト層２０Ｃの部分がマスクされる。図１３において、メタルマスク２００によりマスクされるビア１８1・１８2・１８3・１８4・１８5・１８6・１８7・１８8・１８9・１８10・１８11・１８12およびレジスト層２０Ｃの部分を破線で示している。
【００８０】
メタルマスク２００は、図１３に示すように、端子電極２２上へのはんだ層２４の形成用の開口部１２２と、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上へのはんだ層２４の形成用の開口部１２０5、１２０6、１２０7とを備える。ここで、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）部の開口部１２０5、１２０6、１２０7はＰＡＤサイズの６０％程度であることが望ましい。ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上のはんだ層２４（１６）と端子電極２２上のはんだ層２４（２２）との間のはんだブリッジを回避するためである。
【００８１】
（はんだ層形成、半導体集積回路搭載、リフロー工程後の構成）
第３の実施の形態に係る半導体集積回路装置１００において、図１２に示された絶縁基板１２に対して図１３に示されたメタルマスク２００を適用し、はんだ層２４を形成、半導体集積回路１０を搭載、リフロー工程を実施後における模式的平面パターン構造は、図１４に示すように表される。
【００８２】
絶縁基板１２上には、図１４に示すように、端子電極２２上のはんだ層２４（２２）と、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上のはんだ層２４（１６）が形成される。更に、開口部１２０5、１２０6、１２０7を有するメタルマスク２００を適用することにより、ビア１８1・１８2・１８3・１８4・１８5・１８6・１８7・１８8・１８9・１８10・１８11・１８12とその周囲のレジスト層２０およびビア１８11・１８12とその周囲のレジスト層２０Ｃの周辺部は、金属層１６部分が露出される。この露出された金属層１６上にはその後のリフロー工程を経て、はんだ層２４が流入し、この露出された金属層１６上にはんだ層２４（１６）が形成される。
【００８３】
（Ｘ線イメージ）
第３の実施の形態に係る半導体集積回路装置１００において、リフロー工程を実施後におけるＸ線イメージ図（模式的平面パターン構成図）は、図１４と同様に表される。
【００８４】
絶縁基板１２上には、図１４に示すように、半導体集積回路１０のパッケージが搭載されるため、半導体集積回路１０が搭載される領域の絶縁基板（実装基板）１２表面のパターンは、Ｘ線イメージとして破線で示されている。半導体集積回路１０が搭載される領域外の絶縁基板（実装基板）１２表面のパターンは、Ｘ線イメージとして実線で示されている。
【００８５】
第３の実施の形態に係る半導体集積回路装置１００において、はんだ層２４を形成後の絶縁基板（実装基板）１２に対して、図１４に示すように、半導体集積回路１０を搭載した後、リフロー工程を実施する。このリフロー工程により、ＥｘｐｏｓｅｄＰＡＤに相当する金属層１６上にはんだ層２４が流入し、このＥｘｐｏｓｅｄＰＡＤに相当する金属層１６上のはんだ層２４（１６）が形成される。すなわち、図１４に示すように、１８1・１８2・１８3・１８4・１８5・１８6・１８7・１８8・１８9・１８10・１８11・１８12とその周囲のレジスト層２０およびビア１８11・１８12とその周囲のレジスト層２０Ｃを除き、ＥｘｐｏｓｅｄＰＡＤ（ＥＰＡＤ）に相当する金属層１６上全域にはんだ層２４（１６）が形成される。
【００８６】
第３の実施の形態に係る半導体集積回路装置１００においては、その製造工程上、ビア１８上にメタルマスク２００を適用するため、ビア１８1・１８2・１８3・１８4・１８5・１８6・１８7・１８8・１８9・１８10・１８11・１８12上にはんだ層２４は塗布されない。
【００８７】
また、リフロー実装時には、ＥｘｐｏｓｅｄＰＡＤ下のはんだが濡れ広がるが、ビア１８1・１８2・１８3・１８4・１８5・１８6・１８7・１８8・１８9・１８10・１８11・１８12の周辺にはレジスト層２０・２０Ｃがあるためはんだ層２４をはじき、ビア１８1・１８2・１８3・１８4・１８5・１８6・１８7・１８8・１８9・１８10・１８11・１８12によるはんだ吸い上げは発生しない。レジスト層２０Ｃ・２０周辺にははんだ層２４が濡れ広がる。
【００８８】
第３の実施の形態に係る半導体集積回路装置１００においても、メタルマスク開口部１２０をＥｘｐｏｓｅｄＰＡＤサイズの６０％程度に設定することで、ＥｘｐｏｓｅｄＰＡＤと端子電極（ＰＩＮ）間のはんだブリッジの形成も回避可能である。
【００８９】
以上の説明において、はんだ層２４は、例えば、鉛フリーはんだ（Ｓｎ−３Ａｇ−０．５Ｃｕ）、共晶はんだ（Ｓｎ−３７Ｐｂ）などで形成可能である。
【００９０】
また、銅（Ｃｕ）箔層からなる金属層１６、１４、１５や端子電極２２上には、Ａｕフラッシュ層、はんだメッキ、Ａｕメッキ処理などが実施されて、Ａｕ／Ｃｕからなる層構造が形成されていても良い。
【００９１】
また、実施の形態に係る半導体集積回路装置が搭載されるパッケージには、Finパッケージや、ＴＯ−２５２型パッケージ、ＴＯ−２６３薄型パッケージ、ＥｘｐｏｓｅｄＰＡＤやＦｉｎなど放熱板を有するパッケージなどが適用可能である。
【００９２】
また、実施の形態に係る半導体集積回路装置に搭載される半導体集積回路チップ以外にも例えば、電界効果トランジスタ(ＦＥＴ：Field Effect Transistor)、ダイオード、三端子レギュレータなどを搭載可能である。
【００９３】
以上説明したように、本実施の形態によれば、ビアへのはんだ吸い上げを回避可能で、信頼性が向上し、かつ放熱性能を改善した半導体集積回路装置およびその製造方法を提供することができる。
【００９４】
[その他の実施の形態]
上記のように、本実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、本実施の形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００９５】
このように、本実施の形態はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００９６】
本実施の形態の半導体集積回路装置は、モバイル機器、車載機器、産業機器、医療機器、ディスプレイ装置など幅広い分野に適用可能である。
【符号の説明】
【００９７】
２４…はんだ層
６…アイランド
８…半導体集積回路チップ
１０…半導体集積回路
１２…絶縁基板（実装基板）
１４、１５、１６…金属層（銅箔層）
１８、１８1、１８2、１８3、１８4、１８5、１８6、１８7、１８8、１８9、１８10、１８11、１８12…ビア
２０、２０Ｂ、２０Ｃ、２０Ｔ…レジスト層
２２…端子電極
２６Ｇ、２８Ｇ…ギャップ領域
１００…半導体集積回路装置
１２０、１２０1、１２０2、１２０3、１２０4、１２０5、１２０6、１２０7、１２２…開口部
２００…メタルマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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