(57)【要約】      （修正有）【課題】追加書込みを行っても回路構成が複雑化するのを抑制するメモリを備えた集積回路と書き込み方法を提供する。【解決手段】第１配線に接続された第１端子と第２配線に接続された第２端子を有し、抵抗が高抵抗状態から低抵抗状態に変化可能なメモリ素子と、第１配線の一端にソースおよびドレインの一方が接続され、Ｈｉｇｈ−ｋ材料のゲート絶縁膜およびメタルゲートを有する第１Ｔｒｓと、第１端子と第２端子との間に第１書込み電圧を印加し、メモリ素子の抵抗を高抵抗状態から低抵抗状態に変化させる第１回路と、メモリ素子の抵抗を読み取り、読み取られた抵抗値と所定値とを比較する第２回路と、読み取られた抵抗値が所定値よりも大きい場合に、第１Ｔｒｓの閾値電圧を下げる第３回路と、閾値電圧を下げた後に第１書込み電圧以上の第２書込み電圧を第１端子と第２端子との間に印加する第４回路と、第１Ｔｒｓの閾値電圧を上げる第５回路と、を備える。【選択図】なし【特許請求の範囲】
【請求項１】
第１および第２配線と、
前記第１配線に接続された第１端子および前記第２配線に接続された第２端子を有し、抵抗が高抵抗状態と低抵抗状態に変化可能なメモリ素子と、
前記第１配線の一端にソースおよびドレインの一方が接続され、Ｈｉｇｈ−ｋメタルゲートを有する第１トランジスタと、
前記第１端子と前記第２端子との間に第１書き込み電圧を印加し、前記メモリ素子の抵抗を高抵抗状態から低抵抗状態に変化させる第１回路と、
前記メモリ素子の抵抗を読み取り、読み取られた抵抗値と所定値とを比較する第２回路と、
前記読み取られた抵抗値が前記所定値よりも大きい場合に、前記第１トランジスタのしきい値電圧を下げる第３回路と、
前記しきい値電圧を下げた後に前記第１書き込み電圧以上の第２書き込み電圧を前記第１端子と前記第２端子との間に印加する第４回路と、
前記第１トランジスタの前記しきい値電圧を上げる第５回路と、
を備えた集積回路。
【請求項２】
前記第２配線にソースおよびドレインの一方が接続された第２トランジスタを更に備えた請求項１記載の集積回路。
【請求項３】
前記第１配線の他端にソースおよびドレインの一方が接続された第３トランジスタを更に備えた請求項１または２記載の集積回路。
【請求項４】
前記メモリ素子は、ソースおよびドレインが前記第１配線に接続され、ゲートが前記第２配線に接続されたトランジスタである請求項１乃至３のいずれかに記載の集積回路。
【請求項５】
前記メモリ素子は、前記第１配線に接続された第１電極と、前記第２配線に接続された第２電極と、前記第１電極と前記第２電極との間に配置された抵抗変化層と、を備えた抵抗変化型メモリ素子である請求項３記載の集積回路。
【請求項６】
前記第３回路は、前記第１トランジスタの前記ソースおよびドレインに０Ｖを印加し、前記ゲートに負電圧を印加するかまたは前記第１トランジスタが形成された基板に正電圧を印加することにより、前記第１トランジスタのしきい値電圧を下げる請求項１乃至５のいずれかに記載の集積回路。
【請求項７】
前記第５回路は、前記第１トランジスタの前記ソースおよびドレインに０Ｖを印加し、前記ゲートに前記第１書き込み電圧よりも小さな電圧を印加することにより、前記第１トランジスタのしきい値電圧を上げる請求項１乃至５のいずれかに記載の集積回路。
【請求項８】
第１および第２配線と、前記第１配線に接続された第１端子および前記第２配線に接続された第２端子を有し、抵抗が高抵抗状態と低抵抗状態に変化可能なメモリ素子と、前記第１配線の一端にソースおよびドレインの一方が接続され、Ｈｉｇｈ−ｋメタルゲートを有する第１トランジスタと、を備えた集積回路において、
前記第１端子と前記第２端子との間に第１書き込み電圧を印加し、前記メモリ素子の抵抗を高抵抗状態から低抵抗状態に変化させるステップと、
前記メモリ素子の抵抗を読み取り、読み取られた抵抗値と所定値とを比較するステップと、
前記読み取られた抵抗値が前記所定値よりも大きい場合に、前記第１トランジスタのしきい値電圧を下げるステップと、
前記しきい値電圧を下げた後に前記第１書き込み電圧以上の第２書き込み電圧を前記第１端子と前記第２端子との間に印加するステップと、
前記第１トランジスタのしきい値電圧を上げるステップと、
を備えた書き込み方法。
【請求項９】
前記メモリ素子は、ソースおよびドレインが前記第１配線に接続され、ゲートが前記第２配線に接続されたトランジスタである請求項８記載の書き込み方法。
【請求項１０】
前記メモリ素子は、前記第１配線に接続された第１電極と、前記第２配線に接続された第２電極と、前記第１電極と前記第２電極との間に配置された抵抗変化層と、を備えた抵抗変化型メモリ素子である請求項８記載の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メモリを備えた集積回路およびメモリの書き込み方法に関する。
【背景技術】
【０００２】
プログラマブルロジックスイッチは、演算処理回路や配線回路を再構成する必要のあるＦＰＧＡ(Field Programmable Gate Array)などに用いられ、メモリに保持されたデータに基づきロジックスイッチのオン・オフを切り替える素子である。そのメモリとしてＳＲＡＭ(Static Random Access Memory)等の揮発性メモリが使用されている。この揮発性メモリは、電源を切ることでデーが消えることから、電源供給時にはメモリへデータを再度書き込む必要がある。
【０００３】
一方、プログラマブルロジックスイッチのメモリとしては、フラッシュメモリ素子またはＯＴＰ(One Time Programmable)メモリ素子等の不揮発性メモリ素子を記憶素子として用いた不揮発性メモリが知られている。しかし、いずれの不揮発性メモリにおいても、同じ条件で書き込みを実施しても、書き込み結果において、ばらつきがある程度の割合で生じる。それらを防止および軽減するために、例えばフラッシュメモリ素子では追加の書き込みを行なう。このような追加の書き込みを行なう手法はいくつか知られている。しかし、この手法を実効するために、追加の回路が必要であり、メモリ周辺の回路構成が複雑化する。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】J. Viraraghavan, et al., VLSI Tech., pp.18-19, 2016.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、追加の書き込みを行っても回路構成が複雑化するのを抑制することのできるメモリを備えた集積回路および書き込み方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による集積回路は、第１および第２配線と、前記第１配線に接続された第１端子および前記第２配線に接続された第２端子を有し、抵抗が高抵抗状態と低抵抗状態に変化可能なメモリ素子と、前記第１配線の一端にソースおよびドレインの一方が接続され、Ｈｉｇｈ−ｋメタルゲートを有する第１トランジスタと、前記第１端子と前記第２端子との間に第１書き込み電圧を印加し、前記メモリ素子の抵抗を高抵抗状態から低抵抗状態に変化させる第１回路と、前記メモリ素子の抵抗を読み取り、読み取られた抵抗値と所定値とを比較する第２回路と、前記読み取られた抵抗値が前記所定値よりも大きい場合に、前記第１トランジスタのしきい値電圧を下げる第３回路と、前記しきい値電圧を下げた後に前記第１書き込み電圧以上の第２書き込み電圧を前記第１端子と前記第２端子との間に印加する第４回路と、前記第１トランジスタの前記しきい値電圧を上げる第５回路と、を備えている。
【図面の簡単な説明】
【０００７】
【図１】ＯＴＰメモリ素子アレイを有する集積回路の一例を示す回路図。
【図２】図２（ａ）は、Ｈｉｇｈ−ｋメタルゲートを有するトランジスタの書き込み時の印加電圧を示す図、図２（ｂ）は消去時の印加電圧を示す図、図２（ｃ）は書き込み前と書き込み後のＩ−Ｖ特性を示す図。
【図３】第１実施形態による集積回路を示すブロック図。
【図４】第１実施形態のメモリアレイを示す回路図。
【図５】第１実施形態において、メモリ素子を初期状態から書き込む場合の印加電圧を示す図。
【図６】第１実施形態において、トランジスタの消去動作を行う場合の印加電圧を示す回路図。
【図７】第１実施形態において、メモリ素子に追加の書き込みを行う場合の印加電圧を示す回路図。
【図８】第１実施形態において、トランジスタの初期化を行う場合の印加電圧を示す回路図。
【図９】第２実施形態のメモリアレイを示す回路図。
【図１０】第２実施形態において、トランジスタを書き込む場合の印加電圧を示す
【図１１】第２実施形態において、初期状態からメモリ素子に書き込みを行う場合の印加電圧を示す図。
【図１２】第２実施形態において、トランジスタを消去する場合の印加電圧を示す図。
【図１３】第２実施形態において、図１３は、メモリ素子に追加の書き込みを行なう場合の印加電圧を示す図。
【図１４】第３実施形態のメモリアレイを示す回路図。
【図１５】抵抗変化型メモリ素子を示す断面図。
【図１６】第３実施形態において、トランジスタに書き込みを行う場合の印加電圧を示す図。
【図１７】第３実施形態において、トランジスタを消去動作させる場合の印加電圧を示す図。
【図１８】第３実施形態において、メモリ素子に追加の書き込みを行う場合の印加電圧を示す図。
【図１９】第３実施形態において、トランジスタの初期化を行う場合の印加電圧を示す図。
【発明を実施するための形態】
【０００８】
実施形態を説明する前に本発明に至った経緯について説明する。
【０００９】
メモリ素子としてＯＴＰ(One Time Programmable)メモリ素子を用いたメモリを備えた集積回路を図１に示す。このメモリは、２×２のアレイ状に配列されたメモリ素子１０１１〜１０２２を有し、このメモリ素子１０ｉｊ（ｉ、ｊ＝１，２）は、ソースおよびドレインが列方向に配列された配線２０ｉに接続され、ゲートが行方向に配列された配線３０ｊに接続される。すなわち、このＯＴＰ素子は２つの端子を有し、一方の端子がゲートであり、他方の端子がソースおよびドレインとなる。
【００１０】
各配線２０ｊ（ｊ＝１，２）はトランジスタ２４ｊを介してインバータ２２ｊの出力端子に接続され、インバータ２２ｉの入力端子がワード線ＷＬｊに接続される。トランジスタ２４ｊ（ｊ＝１，２）はゲートが制御配線２５に接続される。
【００１１】
各配線３０ｉ（ｉ＝１，２）は、一端が高耐圧のｐチャネルＭＯＳトランジスタ３２ｉのドレインに接続され、他端がトランジスタ３６ｉを介してインバータ３８ｉの入力端子に接続される。トランジスタ３２ｉ（ｉ＝１，２）は、ソースがビット線ＢＬｉに接続され、ゲートが制御配線３３に接続される。トランジスタ３６ｉ（ｉ＝１，２）はゲートが制御配線３７に接続される。
【００１２】
このメモリの書き込み方法について、メモリ素子１０１１に書き込みを行う場合を例にとって説明する。
【００１３】
まず、制御配線２５に電圧を印加してトランジスタ２４１，２４２をオン状態にするとともに、配線２０１、２０２の電位が０Ｖとなるように、ワード線ＷＬ１，ＷＬ２に電位を印加する。一方、制御配線３３に電圧を印加し、トランジスタ３２１、３２２をオン状態にするとともにビット線ＢＬ１に書き込み電圧Ｖｐｒｇを印加し、ビット線ＢＬ２に書き込み禁止電圧Ｖｉｎｈ、例えば、書き込み電圧Ｖｐｒｇの半分を印加する。これにより、メモリ素子１０１１においては、ゲートとソースおよびドレインとの間に書き込み電圧Ｖｐｒｇが印加され、書き込みが行われる。しかし、他のメモリ素子１０１２、１０２１、１０２２においては、ゲートとソースおよびドレインとの間には、書き込み電圧Ｖｐｒｇよりも小さな電圧が印加され、書き込みが行われない。
【００１４】
ＯＴＰメモリ素子の書き込み後の抵抗は、書き込み電圧と、ゲートとソースとの間またはゲートとドレインとの間を流れる電流量に依存する。書き込み動作後に、ＯＴＰメモリ素子の酸化膜破壊が不十分であると、想定した抵抗よりも高抵抗な状態となってしまう。このように、ＯＴＰメモリ素子に高抵抗な書き込みが生じた場合、その後同じ書き込み条件で繰り返し書き込みを実行しても酸化膜にかかる電圧は初期状態と比べて低くなることから、追加の書き込みを行なうには、初めの書込み条件よりも電圧もしくは電流量を増やす必要がある。
【００１５】
電圧を増加する場合には、例えばメモリ素子１０１１に書き込む場合はメモリ素子１０１１に印加される書き込みゲート電圧のパルスの値（高さ）を大きくし、必要に応じてパルス時間も調整する。また、電流量を増やす場合には、トランジスタ３２１のゲート電圧を下げるか、もしくはトランジスタ２４１のゲート電圧を上げることで対応する。一般的には、トランジスタ３２１、３２２およびトランジスタ２４１、２４２とともに、追加の書き込みも考慮したうえで、書き込みに十分な電圧および電流を印加することが可能な素子サイズとなるように設計を行なう。しかし、大規模なメモリアレイにおいて、アレイ規模に比例して増える上記２種のトランジスタ２４１、２４２、３２１、３２３のサイズは最小限に抑えたい。
【００１６】
そこで、本願発明者達は鋭意研究に励み、以下のように考えることにより上記課題を解決することができた。
【００１７】
上記メモリアレイでは、いずれのトランジスタも汎用ＣＭＯＳで構成されており、プロセステクノロジーによっては汎用ＣＭＯＳとしてＨｉｇｈ−ｋメタルゲートが使用されている。このため、いずれのトランジスタもＨｉｇｈ−ｋメタルゲートを有するトランジスタとなる。このＨｉｇｈ−ｋメタルゲートを有するトランジスタは、ソースおよびドレインと、メタルで構成されたゲートと、Ｈｉｇｈ−ｋ材料で構成されたゲート絶縁膜（Ｈｉｇｈ−ｋ絶縁膜とも云う）と、を有している。Ｈｉｇｈ−ｋ材料は、比誘電率が例えば酸化シリコンより大きな材料である。Ｈｉｇｈ−ｋメタルゲートを有するトランジスタは、Ｈｉｇｈ−ｋ絶縁膜中に電荷がチャージトラップされるので、繰り返し書き込みおよび消去が可能なメモリ素子として動作することが報告されている。例えば、Ｈｉｇｈ−ｋメタルゲートを有するメモリ素子の書き込み時の印加電圧を図２（ａ）に示し、消去時の印加電圧を図２（ｂ）に示す。書き込み時には、ゲートにゲート電圧Ｖｇを印加し、ドレインにストレス電圧Ｖｓｔｒｅｓｓを印加し、ソースに０Ｖを印加し、基板には０Ｖを印加する。また、消去時には、ゲート、ソース、およびドレインにはそれぞれ０Ｖを印加し、基板には消去電圧Ｖｅ（＞０Ｖ）を印加する。
【００１８】
このように、Ｈｉｇｈ−ｋメタルゲートを有するメモリ素子で書き込みおよび消去動作を行うことで、図２（ｃ）に示すように、このメモリ素子のしきい値電圧が増減することが確認できる。図２（ｃ）において、横軸はゲートとソースとの間の電圧ＶＧＳを示し、縦軸はドレインとソース間の電流ＩＤＳを示す。しきい値電圧の変化は、同様のＩ−Ｖ動作条件下での電流量の増減につながる。そこで、本願発明者達は、トランジスタ２４１、２４２として、Ｈｉｇｈ−ｋメタルゲートを有するトランジスタを用いれば、上記課題を解決することができると考えた。これを以下に実施形態として説明する。
【００１９】
以下、図面を参照して本発明の実施形態について説明する。
【００２０】
（第１実施形態）
第１実施形態による集積回路を図３に示す。第１実施形態の集積回路は、メモリアレイ１００と、ドライバ１１０と、ベリファイ回路１２０と、制御回路１３０と、を備えている。メモリアレイ１００はアレイ状に並べられた複数のメモリ素子を有し、ドライバ１１０に接続されている。制御回路１３０は、プログラムを命令する信号およびメモリ素子のアドレス信号といった制御信号をドライバ１１０に与える。ドライバ１１０はこの制御信号に基づいて、選択したメモリ素子にプログラム電圧を印加する。同様にドライバ１１０は上記制御信号に基づいて、選択していないメモリ素子に所定の電圧を与えることもあるし、特定のメモリ素子の電極の電位を浮遊状態にすることもある。ベリファイ回路１２０はメモリ素子の抵抗値が所望の値になっているか（プログラムが完了しているか）を判定し、その情報を制御回路１３０に与える。制御回路１３０はベリファイ回路１２０からの情報に基づき、必要であればドライバ１１０に制御信号を送る。
【００２１】
第１実施形態のメモリアレイ１００の一例を図４に示す。このメモリアレイ１００は、例えばＦＰＧＡ(Field Programmable Gate Array)のロジックスイッチに用いられ、メモリ素子としてＯＴＰ)メモリ素子が例えば２×２のアレイ状に配列されている。このメモリアレイ１００は、メモリ素子が２×２のアレイ状に配列されているものに限定されず、ｍ，ｎを整数とした場合、ｍ×ｎのアレイ状にメモリ素子が配列されていてもよい。このメモリアレイ１００は、ＯＴＰメモリ素子１０１１〜１０２２を有し、このメモリ素子１０ｉｊ（ｉ、ｊ＝１，２）は、ソースおよびドレインが列方向に配列された配線２０ｉに接続され、ゲートが行方向に配列された配線３０ｊに接続される。
【００２２】
各配線２０ｊ（ｊ＝１，２）はカットオフトランジスタ２３ｊを介してインバータ２２ｊの出力端子に接続され、インバータ２２ｉの入力端子がワード線ＷＬｊに接続される。オフトランジスタ２３ｊ（ｊ＝１，２）は、Ｈｉｇｈ−ｋメタルゲートを有するトランジスタであり、ゲートが制御配線２５に接続される。
【００２３】
各配線３０ｉ（ｉ＝１，２）は、一端が高耐圧のｐチャネルＭＯＳトランジスタ３２ｉのドレインに接続され、他端がトランジスタ３６ｉを介してインバータ３８ｉの入力端子に接続される。トランジスタ３２ｉ（ｉ＝１，２）は、ソースがビット線ＢＬｉに接続され、ゲートが配線３３に接続される。トランジスタ３６ｉ（ｉ＝１，２）はゲートが配線３７に接続される。すなわち、第１実施形態のメモリアレイ１００は、図１に示すメモリアレイにおいて、トランジスタ２４１、２４２をそれぞれ、Ｈｉｇｈ−ｋメタルゲートを有するトランジスタ２３１、２３２に置き換えた構成を有している。この第１実施形態のメモリアレイ１００における通常の書き込みは、図１に示すメモリアレイと同様に行う。この通常の書き込みは、ドライバ１１０を介して制御回路（第１回路）１３０によって行われる。
【００２４】
読み出しは、制御回路１３０によって行われ、メモリアレイ１００に書き込みを行った後、ワード線ＷＬ１、ＷＬ２にそれぞれ、図示しない入力信号Ｉｎ１、Ｉｎ２を印加し、インバータ３８１，３８２の出力端子から出力信号が出力される。この読み出し方法から分かるように、この第１実施形態のメモリアレイ１００においては、同一の行に配列された複数のメモリ素子のうち、高々１つのメモリ素子に書き込みが行われる。
【００２５】
このメモリアレイにおいては、メモリ素子への書き込みが不十分であれば、追加の書き込みを行う。メモリ素子への書き込みが十分か不十分であるかは、ベリファイ回路（第２回路）１２０によって判定される。すなわち、書き込みを行うメモリ素子、例えばメモリ素子１０１１に書き込みを行った後、制御回路１３０によってドライバ１２０から対応するワード線ＷＬ１に読み出し電流を流し、対応するビット線ＢＬ１から出力される読み出し電流をベリファイ回路１２０によって検出し、メモリ素子１０１１への書き込みが十分か不十分であるかをベリファイ回路１２０によって判定する。
【００２６】
（書き込み方法）
ベリファイ回路１２０によって書き込みが不十分であると判定された場合には、追加の書き込みを行う。この追加の書き込みを含む書き込み方法の一例について、メモリ素子１０１１に書き込みを行う場合を例にとって図５乃至図８を参照して説明する。書き込み方法を説明する図５乃至図８においては、説明を簡単にするため、図４に示すメモリアレイ１００からインバータ２２１，２２２、３８１、３８２を省略している。
【００２７】
第１実施形態では、メモリ素子に通常の書き込みを行った後、読み出しを行ない、そのメモリ素子の抵抗値が規定した抵抗値以上となったメモリ素子について追加の書き込みを実施する。例えば、メモリ素子１０１１の書き込みが不十分である場合には、追加の書き込みを実施する経路、すなわちワード線ＷＬ１および配線２０１に接続されるトランジスタ２３１について、書き込み時と同等のゲート電流を流すために、トランジスタ２３１の消去動作を実行する。その後、再度メモリアレイ１００のメモリ素子１０１１に書込みを行い、トランジスタ２３１に書き込みを行い、トランジスタ２３１の状態を初期状態に戻す。
【００２８】
図５は、メモリ素子１０１１を初期状態から書き込む場合の印加電圧を示す図である。書き込み行うメモリ素子１０１１のゲートに書き込み電圧Ｖｐｒｇを印加するため、トランジスタ３２１がオン状態となるよう、配線３３を介してトランジスタ３２１のゲート電圧を、例えば０Ｖに設定し、トランジスタ３２１のソース端に接続されたビット線ＢＬ１に書き込み電圧Ｖｐｒｇを印加する。このとき、トランジスタ３２２もオン状態となるので、配線３０２に書き込み電圧Ｖｐｒｇ以上の電圧が印加されないように、ビット線ＢＬ２をオープン状態にするか、またはビット線ＢＬ２に書き込み禁止電圧Ｖｉｎｈを印加する。このとき、メモリ素子１０１１のソースおよびドレインが０Ｖとなる、すなわち配線２０１の電位が０Ｖとなるように、トランジスタ２３１のゲートに配線２５を介して電圧Ｖｏｎを印加しトランジスタ２３１をオン状態にするとともに、ワード線ＷＬ１に０Ｖを印加する。
【００２９】
一方、メモリ素子１０１２には書き込みが行われないように、トランジスタ２３２を介して書き込み禁止電圧Ｖｉｎｈを印加する。これにより、メモリ素子１０１２のゲートにも書き込み電圧Ｖｐｒｇが印加されるが、配線２０２を介してソースおよびドレインが書き込み禁止電圧Ｖｉｎｈに持ち上がることで、書き込みを防止することができる。なお、この書き込みにおいては、配線３７に電圧Ｖｏｎを印加し、トランジスタ３６１、３６２をオン状態にするとともに、トランジスタ３６１、３６２のソースをオープン状態にする。また、ビット線ＢＬ２もオープン状態にする。
【００３０】
次に、上記のように書き込みを行なったが書き込みを行ったメモリ素子１０１１が規定した抵抗よりも高抵抗となってしまった場合、追加の書き込みを行なう。この追加の書き込みはドライバ１１０を介して制御回路１３０（第３回路および第４回路）によって行われる。追加の書き込みの際、書き込み電圧を調整するだけでなく、メモリ素子１０１１のゲートとソースとの間、もしくはゲートとドレインとの間の電流量を増やすために、ゲート絶縁膜がＨｉｇｈ−ｋ酸化膜で構成されたトランジスタ２３１に消去動作を行う。これにより、トランジスタ２３１のしきい値電圧を負方向に動かし、すなわちしきい値電圧を下げ、消去動作前と比べ、配線２０１における電流値を増やす。トランジスタ２３１の消去動作の方法について図６を参照して説明する。トランジスタ２３１を消去動作するために、トランジスタ２３１のソースおよびドレインには０Ｖを印加する。ドレインへの電圧の印加は、トランジスタ３２１のソースに０Ｖを印加し、メモリ素子１０１１のゲートとソースとの間、もしくはゲートとドレインとの間を経由することで行う。更に、トランジスタ２３１のゲートに配線２５を介して電圧Ｖｇ１（＜０Ｖ）を印加する。もしくは、トランジスタ２３１を、メモリ素子１０１１〜１０２２およびトランジスタ３６１、３６２とは別のウェルに形成し、メモリ素子２３１のゲート電圧を０Ｖとし、基板に負電圧−Ｖｇ１を印加してもよい。これによりトランジスタ２３１に消去動作を行うことができる。なお、トランジスタ２３１の消去動作時においては、図６に示すように、ワード線ＷＬ２、ビット線ＢＬ２、トランジスタ３６２のソースはそれぞれオープン状態とする。
【００３１】
次に、メモリ素子１０１１への追加の書き込み方法について図７を参照して説明する。追加の書き込みは、ビット線ＢＬ１に印加される書き込み電圧Ｖｐｒｇ２および配線２５に印加される電圧Ｖｏｎ２以外は、初期状態からの書込みと同様に行われる。この追加の書き込みで使用される、ビット線ＢＬ１に印加される書き込み電圧Ｖｐｒｇ２（≧Ｖｐｒｇ）およびトランジスタ２３１のゲートに配線２５を介して印加される電圧Ｖｏｎ２（≧Ｖｏｎ）は、追加の書き込みを行なうメモリ素子１０１１の抵抗によって変えてもよい。この追加の書き込み時には、図７に示すように、ビット線ＢＬ２、トランジスタ３６１、３６２のそれぞれのソースはオープン状態とする。
【００３２】
最後に、トランジスタ２３１の初期化を行う。この初期化動作は、ドライバ１１０を介して制御回路１３０（第５回路）によって行われる。この初期化の電圧印加方法について図８を参照して説明する。ここで初期化をする理由は、追加の書き込みを実施したメモリ素子が接続されている列と、接続されていない列とでトランジスタ２３１，２３２のしきい値電圧にばらつきが生じ、読み出しデータの誤読み出し等を防止するためである。トランジスタ２３１の初期化は、消去動作されたトランジスタ２３１に書き込みを実行すればよい。トランジスタ２３１に書き込み行うために、トランジスタ２３１のソースに接続されたワード線ＷＬ１に電圧Ｖｄ２を印加し、ゲートに電圧Ｖｇ２を印加する。また、トランジスタ３２１のソースに接続されたビット線ＢＬ１に０Ｖを印加し、メモリ素子１０１１のゲートとソースとの間、もしくはゲートとドレインとの間を経由して、トランジスタ２３１のドレインに０Ｖを印加する。ここで、電圧Ｖｄ２はメモリ素子への書込み電圧Ｖｐｒｇよりは小さい正電圧とし、すなわちＶｄ２＜Ｖｐｒｇとし、この電圧Ｖｄ２によるメモリ素子１０１１への書込みは起こらないものとする。これにより、トランジスタ２３１のしきい値電圧は正方向に動かし、すなわちしきい値電圧を増加させ、トランジスタ２３１，２３２のしきい値電圧にばらつきが生じるのを抑制する。トランジスタ２３１の初期化時には、図８に示すように、ワード線ＷＬ２、ビット線ＢＬ２、およびトランジスタ３６２のソースはそれぞれオープン状態とする。
【００３３】
以上説明したように、第１実施形態によれば、トランジスタ２３１，２３２として、Ｈｉｇｈ−ｋメタルゲートを有するトランジスタを用いたことにより、追加の書き込みを行っても回路構成が複雑化するのを抑制することのできるメモリを備えた集積回路および書き込み方法を提供することができる。
【００３４】
（第２実施形態）
第２実施形態による集積回路について図９乃至図１３を参照して説明する。第２実施形態の集積回路は、図３に示す第１実施形態の集積回路と同じ構成を有している。すなわち、第２実施形態の集積回路は、メモリアレイ１００と、ドライバ１１０と、ベリファイ回路１２０と、制御回路１３０と、を備えている。メモリアレイ１００はアレイ状に並べられた複数のメモリ素子を有し、ドライバ１１０に接続されている。制御回路１３０は、プログラムを命令する信号およびメモリ素子のアドレス信号といった制御信号をドライバ１１０に与える。ドライバ１１０はこの制御信号に基づいて、選択したメモリ素子にプログラム電圧を印加する。同様にドライバ１１０は上記制御信号に基づいて、選択していないメモリ素子に所定の電圧を与えることもあるし、特定のメモリ素子の電極の電位を浮遊状態にすることもある。ベリファイ回路１２０はメモリ素子の抵抗値が所望の値になっているか（プログラムが完了しているか）を判定し、その情報を制御回路１３０に与える。制御回路１３０はベリファイ回路１２０からの情報に基づき、必要であればドライバ１１０に制御信号を送る。
【００３５】
第２実施形態のメモリアレイ１００を図９に示す。この第２実施形態のメモリアレイ１００は、図４に示す第１実施形態のメモリアレイ１００において、トランジスタ２７１、２７２を新たに配置した構成を有している。トランジスタ２７ｊ（ｊ＝１，２）は、ソースおよびドレインの一方が配線２０ｊに接続され、ゲートが配線２８に接続されている。トランジスタ２７１，２７２は、書き込み時の電流量を増やす補助の役割を担う。
【００３６】
第２実施形態においては、通常のメモリ書き込みおよび読み出しを行なう前に、予め書き込みを行うメモリ素子、例えば、メモリ素子１０１１のソースおよびドレインに接続されたトランジスタ２３１の書込みを行う。
【００３７】
（書き込み方法）
書き込みは、メモリ素子１０１１に書き込みを行う場合を例に取って図１０乃至図１３を参照して説明する。書き込み方法を説明する図１０乃至図１３においては、説明を簡単にするため、図９に示すメモリアレイ１００からインバータ２２１，２２２、３８１、３８２を省略している。
【００３８】
まず、図１０にトランジスタ２３１を書き込む場合の印加電圧を示す。トランジスタ２３１に書き込み行うために、トランジスタ２３１のソースに接続されたワード線ＷＬに電圧Ｖｄ２を印加し、ゲートに接続された配線２５には電圧Ｖｇ２を印加する。また、トランジスタ２７１を経由し、トランジスタ２７１のソースに０Ｖ、ゲートにトランジスタ２７１がオンとなる電圧Ｖｏｎを配線２８に印加することで、トランジスタ２３１のドレインに０Ｖが印加される。これにより、トランジスタ２３１は書き込みが行われ、しきい値電圧が正方向に移動する。よって、予めトランジスタ２３１を経由して流れる電流量を抑制しておくことで、書き込み後のメモリ素子１０１１の抵抗の値が規定よりも高い値であった場合には、初期化することで電流量を増やすことができる。この初期化時においては、配線３７に電圧Ｖｏｎを印加し、トランジスタ３６１、３６２をオンにする。また、ビット線ＢＬ１，ＢＬ２、配線３３、トランジスタ２７２のドレイン、およびトランジスタ３６２のドレインはオープン状態にし、トランジスタ３６１のドレインには０Ｖを印加する。
【００３９】
次に、メモリ素子への書込みを行う。図１１に、上記初期状態からメモリ素子に書き込みを行う場合の印加電圧を示す。なお、図１１乃至図１３で説明する書き込み方法においては、トランジスタ２７１，２７２を用いないため、省略してある。
【００４０】
書き込みを行うメモリ素子１０１１のゲートに書き込み電圧Ｖｐｒｇを印加するため、トランジスタ３２１がオンになるように、トランジスタ３２１のゲートに接続された配線３３に例えば０Ｖの電圧を印加し、トランジスタ３２１のソースに接続されたビット線ＢＬ１に書き込み電圧Ｖｐｒｇを印加する。また、メモリ素子１０１１のソースおよびドレインが接続される配線２０１の電位が０Ｖとなるように、トランジスタ２３１がオンとなるように、ゲートに接続される配線２５に電圧Ｖｏｎを印加し、更にソースに接続された配線ＷＬ１に電圧０Ｖを印加する。
【００４１】
一方、メモリ素子１０１２には書き込みが行われないように、トランジスタ２３２を介してワード線ＷＬ２に書き込み禁止電圧Ｖｉｎｈを印加する。これにより、メモリ素子１０１２のソースおよびドレインの電位が持ち上がることで、メモリ素子１０１２のゲートにも書き込み電圧が印加されても書き込みを防止することができる。なお、メモリ素子への書き込みを行う場合において、配線３７にＶｏｎが印加されてトランジスタ３６１、２６２がオンになり、トランジスタ３６１のソースに０Ｖが印加される。また、ビット線ＢＬ２およびトランジスタ３６２のソースはオープン状態にする。
【００４２】
次に、上記のようにメモリ素子１０１１に書き込みを行なったが規定した抵抗よりも高抵抗となってしまった場合、追加の書き込みを行なう。追加の書き込みの際、書き込み電圧を調整するだけでなく書き込みを行うメモリ素子、例えばメモリ素子１０１１のゲートとソースとの間、もしくはゲートとドレインとの間の電流量を増やすために、書き込みがなされたトランジスタ２３１を初期化することでしきい値電圧を負方向に動かし、初期化前と比べ、配線２０１における電流値を増やす。トランジスタ２３１の消去の方法について図１２を参照して説明する。図１２は、トランジスタ２３１を消去する場合の印加電圧を示す図である。
【００４３】
トランジスタ２３１を消去するために、トランジスタ２３１のソースおよびドレインには０Ｖを印加する。トランジスタ２３１のドレインへの電圧印加は、トランジスタ３２１のソースに接続されたビット線ＢＬ１に０Ｖを印加し、メモリ素子１０１１のゲートとソースとの間、もしくはゲートとドレインとの間を経由することで行う。更に、図１２に示すようにトランジスタ２３１のゲートに接続された配線２５に電圧Ｖｇ１（＜０Ｖ）を印加する。もしくは、トランジスタ２３１、２３２をメモリ素子１０１１〜１０２２およびトランジスタ３６１，３６２とは異なるウェルに形成し、トランジスタ２３１のゲート電圧を０Ｖとし、基板に負電圧−Ｖｇ１を印加してもよい。これによりトランジスタ２３１の消去（初期化）を行うことができる。なお、図１２に示す消去動作においては、配線３３には０Ｖが印加されてトランジスタ３２１、３２２がオンになる。また、配線３７に電圧Ｖｏｎが印加され、トランジスタ３６１，３６２がオンになる。そして、ビット線ＢＬ１およびトランジスタ３６１のドレインに０Ｖが印加され、ビット線ＢＬ２およびトランジスタ３６２のドレインはオープン状態にする。
【００４４】
最後にメモリ素子への追加の書き込みを行なう。追加の書き込みの方法について図１３を参照して説明する。図１３は、メモリ素子に追加の書き込みを行なう場合の印加電圧を示す図である。ビット線ＢＬ１に印加される書き込み電圧Ｖｐｒｇ２および配線２５に印加される電圧Ｖｏｎ２以外は、初期状態からの書込みと同様に行われる。この追加の書き込みで使用される、ビット線ＢＬ１に印加される書き込み電圧Ｖｐｒｇ２（≧Ｖｐｒｇ）およびトランジスタ２３１のゲートに接続される配線２５に印加される電圧Ｖｏｎ２（≧Ｖｏｎ）は、追加の書き込みを行なうメモリ素子１０１１の抵抗によって変えてもよい。この追加の書き込み時には、図１３に示すように、ビット線ＢＬ２、トランジスタ３６１、３６２のそれぞれのソースはオープン状態とする。
【００４５】
また、この追加の書き込みを行っても、書き込みを行ったメモリ素子、例えばメモリ素子１０１１の抵抗の低抵抗化が不十分であった場合には、図６に示す第１実施形態における消去動作を追加して行うことで、さらに電流量を増やしてもよい。
【００４６】
以上説明したように、第２実施形態によれば、トランジスタ２３１，２３２として、Ｈｉｇｈ−ｋメタルゲートを有するトランジスタを用いたことにより、追加の書き込みを行っても回路構成が複雑化するのを抑制することのできるメモリを備えた集積回路および書き込み方法を提供することができる。
【００４７】
（第３実施形態）
第１実施形態および第２実施形態はともに、メモリ素子をＯＴＰメモリ素子として説明してきたが、このメモリ素子は抵抗変化型メモリ素子に変えても同様の効果が得られる。これを第３実施形態として説明する。
【００４８】
第３実施形態による集積回路について図１４乃至図１９を参照して説明する。第３実施形態の集積回路は、第２実施形態の集積回路において、メモリアレイを構成するメモリ素子が抵抗変化型メモリ素子である以外は、第２実施形態と同様の構成を有している。
【００４９】
第３実施形態のメモリアレイを図１４に示す。この第３実施形態のメモリアレイ１００Ａは、図９に示す第２実施形態のメモリアレイ１００において、メモリ素子１０１１〜１０２２をメモリ素子１０Ａ１１〜１０Ａ２２に置き換えた構成を有している。各メモリ素子１０Ａｉｊ（ｉ，ｊ＝１，２）は図１５に示す抵抗変化型メモリ素子であり、この抵抗変化型メモリ素子１０Ａは、電極１１、電極１２、および電極１１と電極１２との間に配置された抵抗変化層１３を有している。電極１１、１２は抵抗変化型メモリ素子１０Ａの端子となる。
【００５０】
抵抗変化型メモリ素子１０Ａにおける書き込みは、電極１１と電極１２との間に書き込み電圧を印加することにより、電極１１と電極１２との間の抵抗を高抵抗状態から低抵抗状態に変化させることであり、セット動作とも呼ばれる。また、電極１１と電極１２との間にリセット電圧を印加することにより、電極１１と電極１２との間の抵抗を低抵抗状態から高抵抗状態に変化させることをリセット動作と呼ばれる。各メモリ素子１０Ａｉｊ（ｉ，ｊ＝１，２）は図１５に示す抵抗変化型メモリ素子であり、この抵抗変化型メモリ素子１０Ａｉｊ（ｉ，ｊ＝１，２）は、電極１１および電極１２のうちの一方の端子が配線２０ｊに接続され、他方の端子が配線３０ｉに接続される。
【００５１】
第３実施形態では、書き込みを行うメモリ素子、例えばメモリ素子１０Ａ１１に書き込みを行い、メモリ素子１０Ａ１１から情報の読み出しを行なった後、メモリ素子１０Ａ１１の抵抗値が規定した抵抗値以上となったメモリ素子について追加の書き込みを実施する。そして、追加の書き込みを実施する経路となるトランジスタ２３１について、消去動作を実施する。この消去動作により、トランジスタ２３１のしきい値電圧は負方向に動く。
【００５２】
この消去動作は、書き込み時と同等のゲート電流を流すために、トランジスタ２３１の消去動作を実行し、その後、再度メモリ素子１０Ａ１１の書込みを行った後、トランジスタ２３１に書き込みを行い、トランジスタ２３１の状態を初期状態に戻す。トランジスタ２３１に書き込みを行うことにより、トランジスタ２３１のしきい値電圧は正方向に動く。
【００５３】
以下に、メモリ素子への書込みから追加の書き込みを行なう一連の手順について図１６乃至図１９を参照して詳細に説明する。なお、図１６乃至図１９においては、図１４に示したインバータ２２１，２２２、３８１、３８２は省略してある。
【００５４】
図１６は初期状態からのメモリ素子１０Ａ１１の書き込みについて示したものである。書き込み行うメモリ素子１０Ａ１１のゲートに書き込み電圧Ｖｐｒｇを印加するため、トランジスタ３２１がオンとなるようにトランジスタ３２１のゲートに接続された配線３３に電圧を例えば０Ｖを印加するとともにトランジスタ３２１のソースに接続されたビット線ＢＬ１に書き込み電圧Ｖｐｒｇを印加する。これにより、メモリ素子１０Ａ１１の配線３０１に接続された側の電極に書き込み電圧Ｖｐｒｇが印加される。また、メモリ素子１０Ａ１１の配線２０１に接続された側の電極に０Ｖが印加されるように、配線２５に電圧Ｖｏｎを印加してトランジスタ２３１をオンにし、かつワード線ＷＬ１に０Ｖを印加する。
【００５５】
一方、メモリ素子１０Ａ１２には書き込みが行われないように、ワード線ＷＬ２に書き込み禁止電圧Ｖｉｎｈを印加することにより、トランジスタ２３２を介して配線２０２に電圧Ｖｉｎｈを印加する。これにより、配線２０２の電位が持ち上がり、メモリ素子１０Ａ１２の配線３０１に接続された側の電極に書き込み電圧Ｖｐｒｇが印加されても、メモリ素子１０Ａ１２への書き込みを防止することができる。メモリ素子１０Ａ１１への書き込み時には、トランジスタ２３１のドレインに配線２０１を介して接続されるトランジスタ２７１と、トランジスタ２７２はともにオフとなるように、それぞれのゲートが接続された配線２８に電圧Ｖｏｆｆ（例えば０Ｖ）が印加される。なお、この書き込み時には、配線３７に電圧Ｖｏｎが印加されてトランジスタ３６１、３６２はオンするがトランジスタ３６１、３６２のソースはそれぞれオープン状態とし、ビット線ＢＬ２もオープン状態とする。また、配線２８は電圧Ｖｏｆｆが印加され、トランジスタ２７１、２７２はオフ状態とする。
【００５６】
次に、メモリ素子１０Ａ１１に上記の書き込みを行ない、読み出したメモリ素子１０Ａ１１の抵抗が規定した抵抗よりも高抵抗となっていることが図３に示すベリファイ回路１２０によって判定された場合、追加の書き込みを行なう。この追加の書き込みの際、書き込み電圧を調整するだけでなく追加の書き込み行うメモリ素子１０Ａ１１の配線３０１に接続された電極と配線２０１に接続された電極との間の電流量を増やすために、絶縁膜がＨｉｇｈ−ｋ酸化膜で構成されたトランジスタ２３１を消去動作させることで、トランジスタ２３１のしきい値電圧を負に動かすことで、消去動作前と比べ、配線２０１における電流値を増やす。
【００５７】
トランジスタ２３１の消去動作の方法について図１７を参照して説明する。図１７は、トランジスタ２３１の消去動作する場合の印加電圧を示す図である。
【００５８】
トランジスタ２３１を消去動作させるために、トランジスタ２３１に接続される配線２０１と配線３０１に０Ｖを印加する。配線３０１への電圧印加は、トランジスタ３２１のソースに接続されるビット線ＢＬ１に０Ｖを印加し、さらに、配線２８に電圧Ｖｏｎを印加することによりトランジスタ２７１をオンにするとともに、トランジスタ２７１のソースに０Ｖを印加する。これにより、書き込みを行ったメモリ素子１０Ａ１１は、２つの電極の電位は０Ｖに保たれ、書き込み情報は保持したまま、トランジスタ２３１のソースに接続されるワード線ＷＬ１に０Ｖを印加することができる。加えて、トランジスタ２３１のゲートに接続された配線２５に電圧Ｖｇ１（＜０Ｖ）を印加する。もしくは、トランジスタ２３１をトランジスタ３６１，３６２とは異なるウェルに形成し、トランジスタ２３１のゲート電圧を０Ｖとし、基板に負電圧−Ｖｇ１を印加しても良い。これにより、トランジスタ２３１の消去動作を行うことができる。メモリ素子１０Ａ１１の２つの電極間で電位差が生じ、メモリ情報がリセットされたとしても、追加の書き込みを行なう際に、最初の書き込み時よりも電流を増やした状態で書き込みを行なうことができる。このために、書き込み情報は変わることなく、誤書込みも生じない。また、仮に、メモリ素子１０Ａ１１がリセットしたとしても、トランジスタ２３１のドレインに接続された配線２０１にトランジスタ２７１を介して０Ｖが印加さることからトランジスタ２３１の消去動作を行うことができる。なお、消去動作時には、配線３７に電圧Ｖｏｎが印加されトランジスタ３６１、３６２がオンする。トランジスタ３６１、３６２のソース、トランジスタ２７２のソース、ワード線ＷＬ２、ビット線ＢＬ２は、それぞれオープン状態にする。
【００５９】
次に、メモリ素子１０Ａ１１に追加の書き込みの方法について図１８を参照して説明する。図１８は、メモリ素子１０Ａ１１に追加の書き込みを行う場合の印加電圧を示す図である。ビット線ＢＬ１に印加される書き込み電圧Ｖｐｒｇ２および配線２５に印加される電圧Ｖｏｎ２以外は、初期状態からの書込みと同様に行われる。この追加の書き込みで使用される、ビット線ＢＬ１に印加される書き込み電圧Ｖｐｒｇ２（≧Ｖｐｒｇ）およびトランジスタ２３１のゲートに接続される配線２５に印加される電圧Ｖｏｎ２（≧Ｖｏｎ）は、追加の書き込みを行なうメモリ素子１０１１の抵抗によって変えてもよい。この追加の書き込み時には、図１８に示すように、ビット線ＢＬ２、トランジスタ３６１、３６２のそれぞれのソースはオープン状態とする。
【００６０】
最後に、トランジスタ２３１の初期化を行い、そのときの印加電圧を図１９に示す。ここで初期化をする理由は、追加の書き込みを実施したメモリ素子が存在する列と存在しない列とでトランジスタ２３１、２３２のしきい値電圧にばらつきが生じ、読み出しデータの誤読み出し等を防止するためである。トランジスタ２３１の初期化は、トランジスタ２３１が消去動作されている状態であるので、消去動作したトランジスタ２３１に書き込みを行えばよい。
【００６１】
トランジスタ２３１に書き込み行うために、トランジスタ２３１のソースに接続されるワード線ＷＬ１に電圧Ｖｄ２を印加し、ゲートに接続される配線２５に電圧Ｖｇ２を印加する。ドレインに接続される配線２０１への電圧印加は、配線３３に０Ｖを印加してトランジスタ３２１をオンにするとともにソースに接続されるビット線ＢＬ１に０Ｖを印加する。更に、配線２８に電圧Ｖｏｎを印加してトランジスタ２７１をオンにし、トランジスタ２７１のソースに０Ｖを印加することで、書き込みを行うメモリ素子１０Ａ１１は２つの電極の電位は０Ｖに保たれ、書き込み情報は保持したまま、トランジスタ２３１のソースに接続される配線２０１に０Ｖを印加することができる。ここで、電圧Ｖｄ２はメモリ素子への書込み電圧Ｖｐｒｇよりは小さい正電圧、すなわち、Ｖｄ２＜Ｖｐｒｇとしている。この電圧Ｖｄ２によるメモリ素子１０Ａ１１への書込みは起こらない。トランジスタ２３１の初期化時には、配線３７に電圧Ｖｏｎが印加されてトランジスタ３６１、３６２はオンになる。トランジスタ３６１のソースには０Ｖが印加され、トランジスタ３６２のソースはオープン状態にする。また、ワード線ＷＬ２、ビット線ＢＬ２、トランジスタ２７２のソースはそれぞれオープン状態にする。
【００６２】
以上説明したように、第３実施形態によれば、トランジスタ２３１，２３２として、Ｈｉｇｈ−ｋメタルゲートを有するトランジスタを用いたことにより、追加の書き込みを行っても回路構成が複雑化するのを抑制することのできるメモリを備えた集積回路および書き込み方法を提供することができる。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６４】
１０１１〜１０２２・・・メモリ素子、１０Ａ・・・抵抗変化型メモリ素子、１０Ａ１１〜１０Ａ２２・・・メモリ素子、２０１，２０２・・・配線、２２１，２２２・・・インバータ、２３１，２３２・・・トランジスタ、２４１，２４２・・・トランジスタ、２５・・・配線、２７１，２７２・・・トランジスタ、２８・・・配線、３０１，３０２・・・配線、３２１，３２２・・・トランジスタ、３３・・・配線、３６１，３６２・・・トランジスタ、３７・・・配線、３８１，３８２・・・インバータ、１００，１００Ａ・・・メモリアレイ、１１０・・・ドライバ、１２０・・・ベリファイ回路、１３０・・・制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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