(57)【要約】【課題】トランジスタの動作速度を向上させた記憶装置を提供する。【解決手段】実施形態に係る記憶装置は、第１方向に積層された複数の第１電極層と、前記第１方向において前記第１電極層上に積層された２以上の第２電極層と、前記第１電極層および前記第２電極層を前記第１方向に貫くチャネル層と、前記第１電極層と前記チャネル層との間に設けられた電荷蓄積層と、を備える。前記第２電極層の前記第１方向の層厚は、前記第１電極層の前記第１方向の層厚よりも厚い。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に積層された複数の第１電極層と、
前記第１方向において前記第１電極層上に積層された２以上の第２電極層と、
前記第１電極層および前記第２電極層を前記第１方向に貫くチャネル層と、
前記第１電極層と前記チャネル層との間に設けられた電荷蓄積層と、
を備え、
前記第２電極層の前記第１方向の層厚は、前記第１電極層の前記第１方向の層厚よりも厚い記憶装置。
【請求項２】
前記第１電極層のうちの前記第１方向において隣合う第１電極層の間に設けられた第１絶縁層と、
前記第２電極層のうちの前記第１方向において隣り合う第２電極層の間に設けられた第２絶縁層をさらに備え、
前記第２絶縁層の前記第１方向の層厚は、前記第１絶縁層の前記第１方向の層厚と略同一である請求項１記載の記憶装置。
【請求項３】
前記第１電極層のうちの前記第１方向において隣合う第１電極層の間に設けられた第１絶縁層と、
前記第２電極層のうちの前記第１方向において隣り合う第２電極層の間に設けられた第２絶縁層をさらに備え、
前記第２絶縁層の前記第１方向の層厚は、前記第１絶縁層の前記第１方向の層厚よりも薄い請求項１記載の記憶装置。
【請求項４】
前記第１電極層のうちの前記第１方向において隣合う第１電極層の間に設けられた第１絶縁層と、
前記第２電極層のうちの前記第１方向において隣り合う第２電極層の間に設けられた第２絶縁層をさらに備え、
前記第２絶縁層の前記第１方向の層厚は、前記第１絶縁層の前記第１方向の層厚よりも厚い請求項１記載の記憶装置。
【請求項５】
前記第１方向において前記第１電極層上に積層され、前記第２電極層に対し前記第１方向と直交する第２方向に配置された２以上の第３電極層と、
前記第２電極層と前記第３電極層との間に設けられた絶縁体と、
をさらに備え、
前記第３電極層の前記第１方向の層厚は、前記第１電極層の前記第１方向の層厚よりも厚い請求項１〜４のいずれか１つに記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
３次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型記憶装置は、ソース層上に積層された複数の電極層と、それらを積層方向に貫くチャネル層と、複数の電極層とチャネル層との間に設けられたメモリ層と、を含む。メモリセルは、チャネル層が複数の電極層を貫く部分にそれぞれ配置され、チャネル層と電極層との間の電位差により動作する。このような構成の記憶装置では、チャネル層に沿って配置されたメモリセルの両側にトランジスタが配置され、チャネル層と電極層との間の電位差を制御する。しかしながら、記憶装置の集積度が高くなると、トランジスタのオンオフ動作に遅延が生じ、メモリセルの誤動作を引き起こす場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公報２０１４／０１９８５７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、トランジスタの動作速度を向上させた記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１方向に積層された複数の第１電極層と、前記第１方向において前記第１電極層上に積層された２以上の第２電極層と、前記第１電極層および前記第２電極層を前記第１方向に貫くチャネル層と、前記第１電極層と前記チャネル層との間に設けられた電荷蓄積層と、を備える。前記第２電極層の前記第１方向の層厚は、前記第１電極層の前記第１方向の層厚よりも厚い。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る記憶装置を模式的に示す斜視図である。
【図２】実施形態に係る記憶装置を示す模式図である。
【図３】実施形態に係る記憶装置の製造過程を示す模式断面図である。
【図４】図３に続く製造過程を示す模式断面図である。
【図５】図４に続く製造過程を示す模式断面図である。
【図６】図５に続く製造過程を示す模式断面図である。
【図７】実施形態の第１変形例に係る記憶装置を示す模式断面図である。
【図８】実施形態の第２変形例に係る記憶装置を示す模式断面図である。
【図９】実施形態の第３変形例に係る記憶装置を示す模式断面図である。
【図１０】実施形態の第４変形例に係る記憶装置を示す模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る記憶装置１を模式的に示す斜視図である。記憶装置１は、例えば、ＮＡＮＤ型不揮発性記憶装置であり、３次元配置されたメモリセルを含む。
【００１０】
図１に示すように、記憶装置１は、導電層（以下、ソース層１０）と、ワード線２０と、選択ゲート３０ａと、選択ゲート３０ｂと、選択ゲート４０と、を備える。選択ゲート３０ａおよび３０ｂは、ワード線２０のうちの最上層２０ａの上に並んで配置される。選択ゲート４０は、ソース層１０と、ワード線２０のうちの最下層２０ｂと、の間に配置される。
【００１１】
ソース層１０は、例えば、シリコン基板（図示せず）に設けられるＰ形ウェルである。また、ソース層１０は、シリコン基板（図示せず）上に層間絶縁層（図示せず）を介して設けられたポリシリコン層であっても良い。ワード線２０、選択ゲート３０ａ、３０ｂおよび４０は、例えば、タングステン（Ｗ）を含む金属層である。
【００１２】
ワード線２０および選択ゲート４０は、それぞれ平面的な広がりを有するものであり、ソース層１０の表面上に積層される。以下、ワード線２０の積層方向を第１方向、例えば、Ｚ方向とする。Ｚ方向において隣接するワード線２０の間には、絶縁層１３が設けられる。絶縁層１３は、例えば、酸化シリコン層である。
【００１３】
選択ゲート３０ａおよび３０ｂは、複数のワード線２０の上に、例えば、Ｘ方向に並んで配置される。また、選択ゲート３０ａおよび選択ゲート３０ｂは、ワード線２０の最上層２０ａの上に、それぞれ２以上積層されても良い。最上層２０ａと選択ゲート３０ａとの間、および、最上層２０ａと選択ゲート３０ｂとの間、にも絶縁層１３が設けられる。Ｚ方向において隣接する選択ゲート３０ａの間、および、選択ゲート３０ｂの間には、絶縁層１４が設けられる。
【００１４】
記憶装置１は、絶縁層５０と、複数の半導体層６０と、をさらに備える。絶縁層５０は、選択ゲート３０ａと選択ゲート３０ｂとの間に設けられ、Ｙ方向に延びる。半導体層６０は、ワード線２０および選択ゲート４０を貫いてＺ方向に延びる。半導体層６０は、その下端においてソース層１０に電気的に接続される。半導体層６０は、例えば、選択ゲート３０ａを貫いてＺ方向に延びる半導体層６０ａと、選択ゲート３０ｂを貫いてＺ方向に延びる半導体層６０ｂと、を含む。
【００１５】
以下、選択ゲート３０ａおよび３０ｂは、個別に説明する場合を除いて、選択ゲート３０と記載する。また、半導体層６０ａおよび６０ｂについても、同様に半導体層６０と記載する。
【００１６】
記憶装置１は、例えば、選択ゲート３０の上方に設けられた複数のビット線８０と、ソース線９０と、をさらに備える。半導体層６０ａのうちの１つ、および、半導体層６０ｂのうちの１つは、共通のビット線８０に電気的に接続される。半導体層６０は、コンタクトプラグ８３を介してビット線８０に電気的に接続される。ソース線９０は、ソースコンタクト７０を介してソース層１０に電気的に接続される。図１に示すように、ソースコンタクト７０は、複数のワード線２０のそれぞれの側面および選択ゲート３０の側面に沿ってＹ方向およびＺ方向に延びる。
【００１７】
図１では、記憶装置１の構造を示すために、選択ゲート３０と、ビット線８０と、の間に設けられる層間絶縁層２１、および、ソースコンタクト７０と、ワード線２０、選択ゲート３０および４０と、の間に設けられる絶縁層２３を省略している（図２（ａ）参照）。
【００１８】
図２（ａ）および２（ｂ）は、実施形態に係る記憶装置１の一部を示す模式図である。図２（ａ）は、Ｘ−Ｚ平面に沿った断面の一部を表す模式図である。図２（ｂ）は、選択ゲート３０ａおよび３０ｂの上面を示す模式平面図である。以下、図２（ａ）および２（ｂ）を参照して、記憶装置１の構造を詳細に説明する。
【００１９】
記憶装置１は、複数のワード線２０および選択ゲート３０をＺ方向に貫くメモリホールＭＨの内部に設けられた半導体層６０と絶縁層６５と、絶縁性コア６７と、を有する。絶縁性コア６７は、メモリホールＭＨの内部においてＺ方向に延びる。半導体層６０は、絶縁性コア６７の側面を囲むように設けられ、絶縁性コア６７に沿ってＺ方向に延びる。絶縁層６５は、メモリホールＭＨの内壁と半導体層６０との間においてＺ方向に延在する。絶縁層６５は、半導体層６０の側面を囲むように設けられる。
【００２０】
半導体層６０がワード線２０を貫く部分には、それぞれメモリセルＭＣが設けられる。絶縁層６５において、半導体層６０とワード線２０との間に位置する部分は、メモリセルＭＣの電荷蓄積部として機能する。半導体層６０は、複数のメモリセルＭＣに共有されるチャネルとして機能し、各ワード線２０は、メモリセルＭＣの制御ゲートとして機能する。
【００２１】
絶縁層６５は、例えば、メモリホールＭＨの内壁上に酸化シリコンと窒化シリコンと別の酸化シリコンとを積層したＯＮＯ構造を有し、半導体層６０から注入される電荷を保持し、また、半導体層６０へその電荷を放出することができる。
【００２２】
また、半導体層６０が選択ゲート３０および４０を貫く部分には、選択トランジスタＳＴＤ、ＳＴＳが設けられる。半導体層６０は、選択トランジスタＳＴＤ、ＳＴＳのチャネルとしても機能し、選択ゲート３０および４０は、それぞれ選択トランジスタＳＴＤ、ＳＴＳのゲート電極として機能する。半導体層６０と選択ゲート３０との間、および、半導体層６０と選択ゲート４０との間に位置する絶縁層６５の一部は、ゲート絶縁膜として機能する。
【００２３】
Ｘ方向において隣り合うワード線２０間、選択ゲート３０間および選択ゲート間には、ソースコンタクト７０が設けられる。ソースコンタクト７０は、例えば、Ｙ方向およびＺ方向に延在する板状の金属層であり、ソース層１０とソース線９０（図１参照）とを電気的に接続する。ソースコンタクト７０は、絶縁層２３によりワード線２０、選択ゲート３０および４０から電気的に絶縁される。
【００２４】
ワード線２０の上方に配置される選択ゲート３０は、絶縁層５０により分断される。絶縁層５０は、例えば、シリコン酸化層であり、Ｙ方向に延在する。選択ゲート３０は、例えば、選択ゲート３０ａと選択ゲート３０ｂとに分断される（図１参照）。これにより、選択ゲート３０ａをゲート電極とする選択トランジスタＳＴＤは、ワード線２０と選択ゲート３０ａとを貫く半導体層６０ａの電位を制御し、選択ゲート３０ｂをゲート電極とする選択トランジスタＳＴＤは、ワード線２０と選択ゲート３０ｂとを貫く半導体層６０ｂの電位を制御することができる。これにより、１つのビット線８０に半導体層６０ａおよび６０ｂの両方を接続することができる。
【００２５】
例えば、絶縁層５０を設けなければ、１つのビット線８０には、半導体層６０ａおよび６０ｂのいずれか一方しか接続できない。すなわち、絶縁層５０を設けることにより、ビット線８０の数を半分に減らし、例えば、ビット線８０に接続されるセンスアンプの回路規模を縮小できる。
【００２６】
図２（ｂ）に示すように、絶縁層５０は、Ｙ方向に延在し、選択ゲート３０を選択ゲート３０ａおよび３０ｂに分断する。選択ゲート３０ａおよび３０ｂには、それぞれメモリホールＭＨＡおよびＭＨＢが設けられる。メモリホールＭＨＡおよびＭＨＢは、それぞれ半導体層６０、絶縁層６５および絶縁性コア６７を含む。さらに、絶縁層５０を分断するメモリホールＭＨＤを設けても良い。メモリホールＭＨＤは、例えば、メモリホールＭＨを形成するためのフォトリソグラフィにおける露光マージンを大きくするために形成される。したがって、メモリホールＭＨＤ内に設けられる半導体層６０は、ビット線８０に接続されることはなく、メモリセルＭＣを動作させることはない。
【００２７】
選択ゲート３０ａおよび３０ｂは、例えば、Ｙ方向の端部においてローデコーダ（図示しない）に電気的に接続される。ローデコーダは、選択ゲート３０ａおよび３０ｂを介して選択トランジスタＳＴＤにゲート電位を供給する。選択ゲート３０ａおよび３０ｂは、例えば、Ｙ方向に長く延在するため、各選択ゲートを共有する全ての選択トランジスタＳＴＤに均一な電位を供給するためには、選択ゲート３０ａおよび３０ｂの抵抗値がより小さいことが望ましい。
【００２８】
図２（ｂ）に示すように、選択ゲート３０ａおよび３０ｂには、複数のメモリホールＭＨＡおよびＭＨＢが設けられるため、それぞれのエッジ部分３０ｅが電気伝導に主として寄与する。例えば、ワード線２０は、絶縁層５０により分断されていないため、Ｘ方向における両側のエッジ部分が電気伝導に寄与する。これに対し、選択ゲート３０ａおよび３０ｂでは、それぞれ片側のエッジ部分３０ｅが電気伝導に寄与するだけであるから、電気抵抗は、例えば、ワード線２０の２倍となる。
【００２９】
選択ゲート３０の抵抗値が大きくなると、例えば、ゲート電位の立ち上がりに遅れが生じる。このため、メモリセルＭＣへのデータ書き込み時において、選択セルを含まないメモリストリングの選択トランジスタＳＴＤをオフするタイミングが遅れ、メモリセルＭＣへの誤書き込みが生じる恐れがある。
【００３０】
このため、本実施形態に係る記憶装置１では、選択ゲート３０のＺ方向の層厚Ｔ２をワード線２０のＺ方向の層厚Ｔ１よりも厚くする。例えば、選択ゲート３０の層厚Ｔ２をワード線２０の層厚Ｔ１の２倍にすれば、選択ゲート３０のＹ方向の抵抗値は、ワード線２０のＹ方向の抵抗値と略同一となり、選択トランジスタＳＴＤの遅延を解消することができる。また、後述するメモリホールＭＨ等の加工を容易にするためには、選択ゲート３０の層厚Ｔ２を必要以上に厚くしないことが望ましい。例えば、選択ゲート３０の層厚Ｔ２をワード線２０の層厚Ｔ１の２倍以下、好ましくは、１．５倍以下とする。例えば、選択ゲート３０の層厚Ｔ２をワード線２０の層厚Ｔ１の１．２倍にする。
【００３１】
次に、図３〜図６を参照して、実施形態に係る記憶装置１の製造方法を説明する。図３〜図６は、記憶装置１の製造過程を示す模式断面図である。
【００３２】
図３（ａ）に示すように、積層体１１０をソース層１０の上に形成する。積層体１１０は、例えば、絶縁層１３、１４、１７、犠牲層１０１および１０３を含む。絶縁層１３、１４および１７は、例えば、シリコン酸化層である。犠牲層１０１および１０３は、例えば、シリコン窒化層である。
【００３３】
絶縁層１３および犠牲層１０１は、ソース層１０の上に交互に積層される。犠牲層１０１は、Ｚ方向の層厚Ｔ１を有する。犠牲層１０３および絶縁層１４は、絶縁層１３の最上層の上に交互に積層される。犠牲層１０３は、２以上積層される。犠牲層１０３は、Ｚ方向の層厚Ｔ２を有する。絶縁層１７は、犠牲層１０３の最上層の上に設けられる。
【００３４】
さらに、溝１０５が、積層体１１０の上面から絶縁層１４、１７および犠牲層１０３を分断するように形成される。溝１０５は、Ｙ方向に延在する。
【００３５】
図３（ｂ）に示すように、絶縁層５０およびメモリホールＭＨが積層体１１０に形成される。絶縁層５０は、例えば、シリコン酸化層であり、溝１０５を埋め込むように形成される。メモリホールＭＨは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、積層体１１０の上面からソース層１０に至る深さを有するように形成される。
【００３６】
図４（ａ）に示すように、半導体層６０、絶縁層６５および絶縁性コア６７をメモリホールＭＨの内部にそれぞれ形成する。半導体層６０は、例えば、ポリシリコン層であり、その下端においてソース層１０に電気的に接続される。
【００３７】
例えば、メモリホールＭＨの内面を覆うように第１シリコン酸化層、シリコン窒化層および第２シリコン酸化層を順に積層し、絶縁層６５を形成する。続いて、メモリホールＭＨの内壁上に形成された絶縁層６５の一部を残して、メモリホールＭＨの底面上に形成された部分を選択的に除去する。その後、半導体層６０をメモリホールＭＨの内面を覆うように形成し、さらに、絶縁性コア６７をメモリホールＭＨの内部を埋め込むように形成する。
【００３８】
図４（ｂ）に示すように、メモリホールＭＨにおいて、絶縁性コア６７の上にドレイン領域６９を形成する。ドレイン領域６９は、例えば、絶縁性コア６７の上部をエッチバックし、そのスペースにアモルファスシリコンを埋め込むことにより形成される。さらに、ドレイン領域６９には、例えば、Ｎ形不純物であるリン（Ｐ）をイオン注入する。また、ドレイン領域６９は、ヒ素（Ａｓ）、リン（Ｐ）、ボロン（Ｂ）、ガリウム（Ｇａ）のうちの少なくとも１つ以上の不純物元素を含むように形成しても良い。
【００３９】
本実施形態では、選択ゲート３０の層厚Ｔ２は、ワード線の層厚Ｔ１よりも厚く形成される。このため、選択トランジスタＳＴＤのロールオフ等の特性を向上させることが可能となる。その結果、ドレイン領域６９に注入する不純物のドーズ量および注入エネルギーを低減することが可能となり、製造コストを削減できる。
【００４０】
図５（ａ）に示すように、メモリホールＭＨおよび絶縁層１７の上面を覆う絶縁層２７を形成する。絶縁層２７は、例えば、シリコン酸化層である。続いて、絶縁層２７の上面からソース層１０に至る深さのスリットＳＴを形成する。スリットＳＴは、例えば、Ｙ方向に延在し、積層体１１０を複数の部分に分割する。
【００４１】
図５（ｂ）に示すように、スリットＳＴを介して犠牲層１０１および１０３を選択的に除去する。犠牲層１０１および１０３は、例えば、スリットＳＴを介して熱リン酸などのエッチング液を供給することにより、絶縁層１３、１４、１７および２７に対して選択的に除去される。
【００４２】
犠牲層１０１および１０３を除去することにより形成されたスペース１０１ｓおよび１０３ｓには、絶縁層６５の一部が露出される。また、絶縁層１３および１４は、メモリホールＭＨに形成された半導体層６０、絶縁層６５および絶縁性コア６７により支持される。これにより、スペース１０１ｓおよび１０３ｓが保持される。
【００４３】
図６（ａ）に示すように、スペース１０１ｓおよび１０３ｓ内にワード線２０、選択ゲート３０および４０を形成する。ワード線２０、選択ゲート３０および４０は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いてスペース１０１ｓおよび１０３ｓの内部にタングステンなどを含む金属層を堆積することにより形成される。
【００４４】
例えば、犠牲層１０３の層厚Ｔ２を厚くし過ぎると、スペース１０３ｓの幅が広くなり、スペース１０１ｓ内にワード線２０となる部分が形成された後でも、スペース１０３ｓに空洞が残る場合がある。その結果、スペース１０３ｓ内に形成される選択ゲート３０にボイドが生じることがある。したがって、犠牲層１０３の層厚Ｔ２は、必要以上に厚くすることができない。犠牲層１０３の層厚Ｔ２（すなわち、選択ゲート３０の層厚Ｔ２）は、例えば、選択ゲート３０の抵抗値がワード線２０と略同一となるワード線２０の層厚Ｔ１の２倍以下であることが好ましい。より好ましくは、選択ゲート３０の層厚Ｔ２は、ワード線２０の層厚Ｔ１の１．５倍以下、例えば、１．２倍である。
【００４５】
図６（ｂ）に示すように、スリットＳＴの内部に絶縁層２３およびソースコンタクト７０を形成する。続いて、絶縁層２７を覆う層間絶縁層２１およびビット線８０を形成する。ビット線８０は、層間絶縁層２１の上に形成され、層間絶縁層２１中に設けられたコンタクトプラグ８３を介して半導体層６０に電気的に接続される。
【００４６】
さらに、図示しない部分において、選択ゲート３０に連通するコンタクトホールが形成され、その内部にコンタクトプラグが形成される。この際、選択ゲート３０の層厚Ｔ２を厚く形成しておくと、コンタクトホールの突き抜けを回避できる。すなわち、コンタクトホールを形成する際のプロセスマージンを大きくすることができる。
【００４７】
このように、本実施形態では、選択ゲート３０の層厚Ｔ２をワード線２０の層厚Ｔ１よりも厚くすることにより、選択トランジスタＳＴＤの動作速度を向上させ、メモリセルＭＣへの誤書き込み等を抑制することができる。
【００４８】
次に、図７〜図１０を参照して、本実施形態の変形例に係る記憶装置２〜５を説明する。図７〜図１０は、記憶装置２〜５の一部を示す模式断面図である。
【００４９】
図７は、実施形態の第１変形例に係る記憶装置２を示す模式断面図である。記憶装置２では、ワード線２０の上に３つの選択ゲート３０が積層される。選択ゲート３０の層厚Ｔ２は、ワード線２０の層厚Ｔ１よりも厚く設けられる。さらに、記憶装置２は、選択ゲート３０の層厚Ｔ２と絶縁層１４の層厚Ｔ４とを合わせたＺ方向の層厚Ｔ６が、ワード線２０の層厚Ｔ１と絶縁層１３の層厚Ｔ３とを合わせたＺ方向の層厚Ｔ５と略同一となるように設けられる。
【００５０】
これにより、例えば、犠牲層１０１と犠牲層１０３とが同じ層厚を有し、絶縁層１３と絶縁層１４とが同じ層厚を有する場合と同じエッチング条件を用いてメモリホールＭＨおよび溝１０５を形成することができる。すなわち、メモリホールＭＨおよび溝１０５のエッチングにおける難度が変わることはない。
【００５１】
この例では、絶縁層１４の層厚Ｔ４は、絶縁層１３の層厚Ｔ３よりも薄くなり、その絶縁耐圧が低下するが、複数の選択ゲート３０には、同じ電位が供給されるため、記憶装置１の動作に影響することはない。
【００５２】
図８は、実施形態の第２変形例に係る記憶装置３を示す模式断面図である。記憶装置３では、ワード線２０の上に３つの選択ゲート３０が積層される。選択ゲート３０の層厚Ｔ２は、ワード線２０の層厚Ｔ１よりも厚く設けられる。さらに、記憶装置３では、絶縁層１４は、その層厚Ｔ４が絶縁層１３の層厚Ｔ３と略同一となるように設けられる。
【００５３】
この例では、３つの選択ゲート３０およびその間の絶縁層１４のトータル厚が厚くなるため、ドレイン領域１９と、ワード線２０の最上層と、の間隔が広くなる。これにより、ＧＩＤＬによるメモリセルＭＣへの誤書き込みを抑制できる。また、選択トランジスタＳＴＤのカットオフ特性マージンが改善される。例えば、ドレイン領域１９におけるＮ型不純物のＺ方向の深さばらつきに対するマージンが改善する。また、層厚Ｔ６＞層厚Ｔ５となるため、選択トランジスタＳＴＤのロールオフ特性を向上させることができる。
【００５４】
図９は、実施形態の第３変形例に係る記憶装置４を示す模式断面図である。記憶装置４では、ワード線２０の上に３つの選択ゲート３０が積層される。選択ゲート３０の層厚Ｔ２は、ワード線２０の層厚Ｔ１よりも厚く設けられる。さらに、記憶装置４では、絶縁層１４は、その層厚Ｔ４が絶縁層１３の層厚Ｔ３よりも厚くなるように設けられる。
【００５５】
この例においても、３つの選択ゲート３０およびその間の絶縁層１４のトータル厚が厚くなるため、ドレイン領域１９と、ワード線２０の最上層と、の間隔が広くなる。これにより、ＧＩＤＬによるメモリセルＭＣへの誤書き込みを抑制できる。さらに、選択トランジスタＳＴＤのカットオフ特性マージンを改善することができる。例えば、ドレイン領域１９におけるＮ型不純物のＺ方向の深さばらつきに対するマージンが改善する。また、層厚Ｔ６＞層厚Ｔ５となることから、選択トランジスタＳＴＤのロールオフ特性を向上させることができる。また、絶縁層１４の層厚Ｔ４を厚くしたことにより、犠牲層１０３を除去した後において、その撓みを抑制することができる。これにより、犠牲層１０３の除去により形成されるスペース１０３ｓのマージンを大きくすることができる（図５（ｂ）参照）。
【００５６】
図１０は、実施形態の第４変形例に係る記憶装置５を示す模式断面図である。記憶装置４では、ワード線２０の上に２つの選択ゲート３０が積層される。選択ゲート３０の層厚Ｔ２は、ワード線２０の層厚Ｔ１よりも厚く設けられる。さらに、記憶装置４では、２つの選択ゲート３０の層厚２Ｔ２と２つの絶縁層１４の層厚２Ｔ４の和が、２つのワード線２０の層厚２Ｔ１と２つの絶縁層１３の層厚２Ｔ３の和よりも大きい（２Ｔ２+２Ｔ４＞２Ｔ１+２Ｔ３）。また、２つの選択ゲート３０の層厚２Ｔ２と２つの絶縁層１４の層厚２Ｔ４の和は、３つのワード線２０の層厚３Ｔ１と３つの絶縁層１３の層厚３Ｔ３の和よりも小さい（２Ｔ２+２Ｔ４＜３Ｔ１+３Ｔ３）か、３つのワード線２０の層厚３Ｔ１と３つの絶縁層１３の層厚３Ｔ３の和に等しい（２Ｔ２+２Ｔ４＝３Ｔ１+３Ｔ３）。
【００５７】
これにより、３つの選択ゲート３０を積層した場合に比べて、メモリホールＭＨおよび溝１０５のエッチングの難易度を低減できる。また、選択ゲート３０のトータル厚（２Ｔ２）をより厚くすることが可能となり、例えば、ピンチオフ特性を改善できる。例えば、同じトータル厚でも、犠牲層１０３除去後の撓みを劣化させることなく、選択トランジスタＳＴＤのゲート抵抗の低減によって、誤書き込み特性を改善することができる。
【００５８】
上記の実施形態は例示であり、これらに限定されるものではない。例えば、選択ゲート３０の積層数は、４以上でも良い。また、ワード線２０、選択ゲート３０および４０は、タングステンに限らずチタンを含む金属層であっても良く、また、ポリシリコン層であっても良い。さらに、絶縁層１３および１４は、シリコン酸化層に限定されず、シリコン窒化層、酸化アルミニウム層などであっても良い。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１〜５…記憶装置、  １０…ソース層、  １３、１４、１７、２３、２７、５０、６５…絶縁層、  １９…ドレイン領域、  ２０…ワード線、  ２１…層間絶縁層、  ３０、３０ａ、３０ｂ、４０…選択ゲート、  ３０ｅ…エッジ部分、  ６０、６０ａ、６０ｂ…半導体層、  ６７…絶縁性コア、  ６９…ドレイン領域、  ７０…ソースコンタクト、  ８０…ビット線、  ８３…コンタクトプラグ、  ９０…ソース線、  １０１、１０３…犠牲層、  １０１ｓ、１０３ｓ…スペース、  １０５…溝、  １１０…積層体、  ＭＣ…メモリセル、  ＭＨ、ＭＨＡ、ＭＨＢ、ＭＨＤ…メモリホール、  ＳＴ…スリット、  ＳＴＤ、ＳＴＳ…選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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