(57)【要約】【課題】負荷の分散制御を行う画像処理装置において、シリアル通信を高速化せずに、シリアル通信によって伝送される制御データに基づく負荷の制御における遅延を低減する技術を提供する。【解決手段】マスタ制御部３２０は、優先度が設定された制御データを演算処理部３０１から受信する。スレーブ制御部３２１を送信先とする制御データを受信した場合、マスタ制御部３２０は、受信した制御データの優先度に従って、当該制御データをメモリ４０４ａ又は優先メモリ４０７ａに格納する。マスタ制御部３２０は、メモリ４０４ａ又は優先メモリ４０７ａに格納されている制御データをシリアル通信によりスレーブ制御部３２１へ送信する。その際、マスタ制御部３２０は、優先メモリ４０７ａに格納された制御データを、メモリ４０４ａに格納された制御データより優先してスレーブ制御部３２１へ送信する。【選択図】図４
2018116423.tif 000002
【特許請求の範囲】
【請求項１】
画像処理装置であって、
マスタ制御部と、
シリアル通信線を介して前記マスタ制御部と接続され、前記マスタ制御部からシリアル通信により受信した制御データに基づいて、前記画像処理装置の負荷を制御するスレーブ制御部と、を備え、
前記マスタ制御部は、
制御データをバッファリングするための第１メモリ及び第２メモリと、
優先度が設定された制御データを上位の制御部から受信し、受信した制御データの優先度に従って、当該制御データを前記第１メモリ又は前記第２メモリに格納する格納手段と、
前記第１メモリ及び前記第２メモリに格納されている制御データをシリアル通信により前記スレーブ制御部へ送信する通信手段であって、前記第２メモリに格納された制御データを、前記第１メモリに格納された制御データより優先して前記スレーブ制御部へ送信する、前記通信手段と、
を備えることを特徴とする画像処理装置。
【請求項２】
前記通信手段は、前記第２メモリに制御データが格納されていなければ、前記第１メモリに格納されている制御データを前記スレーブ制御部へ送信し、前記第２メモリに制御データが格納されていれば、前記第２メモリに格納されている制御データを前記スレーブ制御部へ送信した後に、前記第１メモリに格納されている制御データを前記スレーブ制御部へ送信する
ことを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記通信手段は、前記第２メモリに制御データが格納されているか否かに従って、前記第１メモリからの制御データの読み出しと前記第２メモリからの制御データの読み出しとの切り替えを行う切替手段を備える
ことを特徴とする請求項１又は２に記載の画像処理装置。
【請求項４】
前記格納手段は、制御データに基づく制御対象の負荷に対応し、かつ、優先度に対応して定められたアドレス情報を、前記制御データとともに前記上位の制御部から受信し、前記アドレス情報に基づいて、前記制御データの格納先となるメモリを選択する
ことを特徴とする請求項１から３のいずれか１項に記載の画像処理装置。
【請求項５】
前記格納手段は、前記アドレス情報が第１範囲のアドレスを示す場合、前記第１メモリを選択し、前記アドレス情報が前記第１範囲と異なる第２範囲のアドレスを示す場合、前記第２メモリを選択する
ことを特徴とする請求項４に記載の画像処理装置。
【請求項６】
前記第２範囲のアドレスは、前記第１範囲のアドレスに所定のオフセットを与えて得られるアドレスである
ことを特徴とする請求項５に記載の画像処理装置。
【請求項７】
前記格納手段は、前記アドレス情報及び前記制御データを含む通信データを、前記選択したメモリに格納し、
前記通信手段は、前記第１メモリ又は前記第２メモリに格納されている通信データを、シリアル通信により前記スレーブ制御部へ送信し、
前記スレーブ制御部は、複数の負荷を制御対象としており、前記通信手段から受信した通信データに含まれるアドレス情報に対応する負荷を、当該通信データに含まれる制御データに基づいて制御する
ことを特徴とする請求項４から６のいずれか１項に記載の画像処理装置。
【請求項８】
それぞれシリアル通信線を介して前記マスタ制御部と接続された複数のスレーブ制御部を備え、
前記マスタ制御部は、接続されたスレーブ制御部ごとに、前記第１メモリ、前記第２メモリ、及び前記通信手段を備え、
前記複数のスレーブ制御部は、それぞれ異なるアドレスの範囲と対応付けられている
ことを特徴とする請求項４から７のいずれか１項に記載の画像処理装置。
【請求項９】
前記通信手段は、前記第１メモリ又は前記第２メモリから読み出した制御データを、パラレル形式からシリアル形式に変換してシリアル通信により前記スレーブ制御部へ送信する
ことを特徴とする請求項１から８のいずれか１項に記載の画像処理装置。
【請求項１０】
記録材に画像を形成する画像形成手段と、
前記画像形成手段による画像形成に用いられる記録材を搬送する搬送ローラと、を更に備え、
前記スレーブ制御部は、前記マスタ制御部から受信した制御データに基づいて、前記搬送ローラを駆動するモータを制御する
ことを特徴とする請求項１から９のいずれか１項に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子写真方式の画像形成装置等の画像処理装置に関するものである。
【背景技術】
【０００２】
電子写真方式の画像形成装置において、それぞれ異なる制御（例えば、搬送制御、画像形成制御、及び定着制御）を行う複数の制御モジュールに対して個別にサブＣＰＵを設ける制御システムが知られている。このような制御システムでは、１個のメインＣＰＵの負荷を複数のサブＣＰＵへ分散させることで、複数のサブＣＰＵによる分散制御を実現できる。また、１個のＣＰＵが多数の負荷を集中制御する場合よりも、ＣＰＵと、負荷が接続された基板との間に配置される制御線の長さを短くすることが可能である。
【０００３】
上述のような制御システムでは、多くの場合、ＣＰＵ間（制御モジュール間）のデータの送受信にシリアル通信が適用される。シリアル通信によって伝送される制御データに基づく負荷の制御に遅延が生じることを避けるためには、例えばシリアル通信を高速化する必要がある。しかし、シリアル通信の高速化は、通信線から不要なノイズが発生する原因になり、ノイズの発生に起因して通信エラーが増加しうる。
【０００４】
特許文献１には、シリアル通信を高速化せずに、シリアル通信線によって接続された制御モジュール間で高速な通信を可能にする技術が提案されている。この技術では、制御モジュール間でシリアル通信を行う第１の通信モードに加えて、シリアル通信より高速な第２の通信モードでの通信を可能にすることで、必要に応じて高速な通信を行えるようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−４４５５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の従来技術では、シリアル通信を行う通信モードと、シリアル通信より高速な、シリアル通信以外の通信を行う通信モードとの切り替えを行う場合、送信側及び受信側のそれぞれの制御モジュールにおいて通信モードを切り替えるための処理が必要になる。しかし、通信モードの切り替えに伴って制御データの伝送に遅延が生じ、負荷の制御遅延が生じうる。また、通信モードの切り替えを実現するために装置コストが増加しうる。
【０００７】
本発明は、上述の問題に鑑みてなされたものである。本発明は、負荷の分散制御を行う画像処理装置において、シリアル通信を高速化せずに、シリアル通信によって伝送される制御データに基づく負荷の制御における遅延を低減する技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、例えば、画像処理装置として実現できる。本発明の一態様に係る画像処理装置は、マスタ制御部と、シリアル通信線を介して前記マスタ制御部と接続され、前記マスタ制御部からシリアル通信により受信した制御データに基づいて、前記画像処理装置の負荷を制御するスレーブ制御部と、を備え、前記マスタ制御部は、制御データをバッファリングするための第１メモリ及び第２メモリと、優先度が設定された制御データを上位の制御部から受信し、受信した制御データの優先度に従って、当該制御データを前記第１メモリ又は前記第２メモリに格納する格納手段と、前記第１メモリ及び前記第２メモリに格納されている制御データをシリアル通信により前記スレーブ制御部へ送信する通信手段であって、前記第２メモリに格納された制御データを、前記第１メモリに格納された制御データより優先して前記スレーブ制御部へ送信する、前記通信手段と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、負荷の分散制御を行う画像処理装置において、シリアル通信を高速化せずに、シリアル通信によって伝送される制御データに基づく負荷の制御における遅延を低減できる。
【図面の簡単な説明】
【００１０】
【図１】画像形成装置１００の外観の例を示す図
【図２】画像形成部３００の構成を示す断面図
【図３】画像形成装置１００の制御システムの構成例を示す図
【図４】制御モジュール３０３の構成例を示す図
【図５】シリアルバスを介して伝送される信号の構成例を示す図
【図６】演算処理部によってデータに対して指定されるアドレスと、マスタ制御部における通信データの格納先との関係の例を示す図
【図７】メモリ又は優先メモリへの制御データの格納処理の手順を示すフローチャート
【図８】スレーブ制御部への通信データの送信処理の手順を示すフローチャート
【発明を実施するための形態】
【００１１】
以下では、本発明を実施するための形態について図面を用いて説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものでなく、また実施形態で説明されている特徴の組み合わせの全てが発明の解決手段に必須のものとは限らない。
【００１２】
＜画像形成装置＞
図１は、一実施形態に係る画像処理装置である画像形成装置１００の外観の例を示す図である。画像形成装置１００は、画像読取部２００、自動原稿搬送装置（ＡＤＦ：オート・ドキュメント・フィーダ）２５０、画像形成部３００、及び操作部１０を備える。画像読取部２００は、画像形成部３００の上に配置されている。また、ＡＤＦ２５０は、画像読取部２００の上に配置されている。画像形成装置１００は、複数の制御部（ＣＰＵ）を用いて負荷の分散制御を行うことにより、画像形成装置（画像処理装置）の各機能を実現する。
【００１３】
ＡＤＦ２５０は、原稿を自動的に原稿台ガラス上に搬送する。画像読取部２００は、ＡＤＦ２５０から搬送された原稿を読み取って画像データを出力する。画像形成部３００は、ＡＤＦ２５０から出力された画像データ又はネットワークを介して接続された外部装置から入力された画像データに基づいて記録材に画像を形成する。操作部１０は、ユーザが各種操作を行うためのＧＵＩ（グラフィカル・ユーザ・インタフェース）を有する。操作部１０は、タッチパネル等の表示部を有し、ユーザに対して情報を提示できる。
【００１４】
＜画像形成部＞
図２は、画像形成部３００の構成例を示す断面図である。本実施形態の画像形成部３００は電子写真方式を採用している。画像形成部３００は、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の各色のトナー（現像剤）を用いてトナー画像を形成する画像形成ステーション２１０Ｙ，２１０Ｍ，２１０Ｃ，２１０Ｋを備える。図２では、Ｙ色のステーションの構成部品にのみ参照番号を付与しているが、４つのステーションはいずれも同一の構成を採用可能である。なお、各ステーションは、感光体２２５や転写ベルト２２６等の像担持体にトナーを用いて画像を形成する画像形成手段の一例である。
【００１５】
マルチカラー画像を形成するための像担持体である感光ドラム（感光体）２２５は、モータからの駆動力によって、図２に示す矢印Ａの方向に回転する。感光体２２５の周囲には、帯電部２２１、露光部２１８、現像部２２３、一次転写部２２０、クリーナ部２２２、除電部２７１が配置されている。
【００１６】
帯電部２２１は、感光体２２５の表面を一様に帯電させる。露光部２１８は、帯電した感光体２２５の表面をレーザ光によって露光することで、感光体２２５上に静電潜像を形成する。露光部２１８は、プリンタ制御Ｉ／Ｆ２１５を介してコントローラ４００から送られてくる画像データに基づいてレーザ光のオン及びオフを制御することによって、当該画像データに対応する静電潜像を形成する。
【００１７】
現像部２２３は、感光体２２５上に形成された静電潜像を、対応する色のトナーで現像することで、感光体２２５上にトナー像を形成する。画像形成ステーション２１０Ｙ，Ｍ，Ｃ，Ｋの感光体２２５上に形成された各色のトナー像が、一次転写部２２０によって中間転写体である転写ベルト２２６に重ね合わせて転写されることで、マルチカラー画像が転写ベルト２２６上に形成される。なお、モノカラー画像が形成される際には、画像形成ステーション２１０Ｋのみが使用される。転写ベルト２２６上に形成されたトナー像は、二次転写ローラ２３１と転写ベルト２２６との当接部（ニップ部）に搬送される。なお、感光体２２５上に残留したトナーは、クリーナ部２２２によって除去及び回収される。
【００１８】
転写ベルト２２６は、ローラ２２７，２２８，２２９に張架されている。ローラ２２７は、駆動源からの駆動力によって転写ベルト２２６を駆動する駆動ローラとして機能する。ローラ２２８は、転写ベルト２２６の張力を調節するテンションローラとして機能する。ローラ２２９は、二次転写ローラ２３１のバックアップローラとして機能する。転写ローラ脱着ユニット２５０は、二次転写ローラ２３１を転写ベルト２２６に当接させるか、又は転写ベルト２２６から離間させるための駆動ユニットである。転写ベルト２２６の周面の移動方向において二次転写ローラ２３１の下流には、転写ベルト２６上の残留トナーを掻き落とすためのクリーナブレード２３２が設けられている。
【００１９】
上述のような画像形成が開始されると、カセット２４０、２４１及び手差し給紙部２５３のいずれかから、記録材の搬送が開始される。カセット２４０，２４１及び手差し給紙部２５３は、それぞれ記録材の有無を検知するための検知センサ２４３，２４４，２４５を備える。また、カセット２４０，２４１及び手差し給紙部２５３は、それぞれ記録材のピックアップ不良を検知するための給紙センサ２４７，２４８，２４９を備える。
【００２０】
カセット２４０，２４１及び手差し給紙部２５３に収納又は積載される記録材（記録紙）は、ピックアップローラ２３８，２３９，２５４により、１枚ずつ搬送路へ給紙され、縦パスローラ対２３６，２３７等によって、給紙ローラ対２３５に向けて搬送される。その後、給紙ローラ対２３５により搬送される記録材は、レジストローラ２５５の直前でレジストセンサ２５６により検知される。
【００２１】
画像形成部３００は、レジストセンサ２５６により記録材の通過が検知された時点で（又は、検知から所定の時間が経過した後に）、レジストローラ２５５の動作（回転）を停止して記録材の搬送を中断する。その結果、記録材がレジストローラ２５５に突き当たることで、記録材の斜行が補正される。その後、レジストローラ２５５の起動が行われると、レジストローラ２５５により記録材の搬送が再開される。記録材は、二次転写ローラ２３１との転写ベルト２２６との間の当接部（ニップ部）へ搬送される。転写ベルト２２６上に形成されたトナー像は、このニップ部で記録材上に転写される。なお、レジストローラ２５５は、駆動源に結合され、クラッチによって駆動源から駆動力が伝えられること回転駆動される。
【００２２】
トナー像が転写された記録材は、搬送路２６８を通過し、搬送ベルト２３０を介して定着部２３４へと搬送される。定着部２３４では、定着ローラ２３３によって記録材へのトナー像の定着処理が行われる。その後、記録材は、装置外へ排出される。その後、記録材は、排紙フラッパ２５７によって排紙パス２５８側に搬送され、排紙ローラ２７０によって排紙トレイ２４２へ排紙される。なお、画像形成部３００は、記録材の裏面に画像を形成することも可能である。その場合、表面に画像が形成された記録材は、排紙フラッパ２５７により裏面パス２５９側へ搬送されることで、両面パス２６３を搬送される。その後、記録材は、再び二次転写ローラ２３１との転写ベルト２２６との間の当接部へ搬送され、その裏面に対して画像の転写が行われる。
【００２３】
＜制御システムの構成＞
次に、図３及び図４を参照して、本実施形態に係る画像形成装置１００の制御システムについて説明する。図３は、画像形成装置１００の制御システムの構成例を示す図である。画像形成装置１００は、複数（本実施形態では４個）の制御モジュール３０２〜３０５（搬送モジュールＡ、搬送モジュールＢ、画像形成モジュール及び定着モジュール）と、マスタモジュール３０６とを有する。画像形成装置１００内の、図２を用いて説明した各種負荷は、制御モジュールごとに自律的に制御される。
【００２４】
制御モジュール３０２（搬送モジュールＡ）及び制御モジュール３０３（搬送モジュールＢ）は、記録材を給紙又は搬送するための各種ローラを駆動するモータ等の負荷の動作を制御する。制御モジュール３０４（画像形成モジュール）は、上述の画像形成に用いられる感光体、現像器、一次帯電器、及び各種ローラを駆動するモータ等の負荷の動作を制御する。制御モジュール３０５（定着モジュール）は、定着器、及び定着器から画像形成装置１００の外部へ記録材を排出するための各種ローラを駆動するモータ等の負荷を制御する。
【００２５】
マスタモジュール３０６は、これらの４個の制御モジュール３０２〜３０５を統括して制御することで、画像形成装置１００（画像形成部３００）の機能を実現する。本実施形態では、図３に示す演算処理部３０１が、マスタモジュール３０６に相当し、制御モジュール３０２〜３０５に対する上位の制御部（制御モジュール）として機能する。以下では、図３に示す各制御モジュールの制御構成についてより詳しく説明する。
【００２６】
本実施形態では、コントローラ４００は、画像読取部２００又は画像形成部３００内に設けられ、画像形成装置１００全体の動作を制御する。コントローラ４００は、プリンタ制御部Ｉ／Ｆ２１５を介して演算処理部３０１と通信する。演算処理部３０１は、コントローラ４００からプリンタ制御Ｉ／Ｆ２１５を介して送られてくる指示及び画像データに基づいて、制御モジュール３０２〜３０５へ指示（制御データ）を送信することで、制御モジュール３０２〜３０５を制御する。
【００２７】
制御モジュール３０２〜３０５は、それぞれ、演算処理部３０１によって制御されるマスタ制御部３１０，３２０，３３０，３４０を備える。マスタ制御部３１０，３２０，３３０，３４０は、制御対象の各スレーブ制御部を制御することで、各制御モジュールの機能を実現する。制御モジュール３０２は、マスタ制御部３１０によって制御されるスレーブ制御部３１１〜３１４を更に備える。制御モジュール３０３は、マスタ制御部３２０によって制御されるスレーブ制御部３２１，３２２を更に備える。制御モジュール３０４は、マスタ制御部３３０によって制御されるスレーブ制御部３３１〜３３５を更に備える。制御モジュール３０５は、マスタ制御部３４０によって制御されるスレーブ制御部３４１，３４２を更に備える。
【００２８】
図３に示すように、マスタ制御部３１０，３２０，３３０，３４０は、パラレルバス（第１信号線）３５０〜３５３をそれぞれ介して、１対１接続（ピアツーピア接続）により演算処理部３０１と接続されている。マスタ制御部３１０は、更に、シリアルバス（第２信号線）３６０〜３６３をそれぞれ介して、１対１接続（ピアツーピア接続）によりスレーブ制御部３１１〜３１４と接続されている。同様に、マスタ制御部３２０は、シリアルバス３７０，３７１をそれぞれ介して、スレーブ制御部３２１、３２２と接続されている。マスタ制御部３３０は、シリアルバス３８０〜３８４をそれぞれ介して、スレーブ制御部３３１〜３３５と接続されている。マスタ制御部３４０は、シリアルバス３９０，３９１をそれぞれ介して、スレーブ制御部３４１，３４２と接続されている。
【００２９】
制御モジュール３０２〜３０５に含まれる上述の各スレーブ制御部は、図２を用いて説明した、画像形成装置１００（画像形成部３００）の各種負荷のうち、それぞれ異なる１つ以上の負荷を制御する。このように、本実施形態の各スレーブ制御部は、シリアル通信線（シリアルバス）を介してマスタ制御部と接続され、当該マスタ制御部からシリアル通信により受信した制御データに基づいて、制御対象の負荷を制御する。
【００３０】
（制御モジュール３０３）
図４は、制御モジュール３０２〜３０５の具体的な構成例を示す図であり、一例として、制御モジュール３０３（搬送モジュールＢ）の構成例を示している。制御モジュール３０３は、マスタ制御部３２０及びスレーブ制御部３２１，３２２で構成される。なお、制御モジュール３０２，３０４，３０５は、スレーブ制御部の数、及び各スレーブ制御部が制御対象とする負荷の数が異なる場合がある点を除き、制御モジュール３０３と同様の構成を有する。制御モジュール３０２，３０４，３０５の各マスタ制御部には、スレーブ制御部の数と同じ数の通信制御部が設けられる。
【００３１】
（マスタ制御部３２０）
マスタ制御部３２０は、アドレスデコーダ４０１と、内部バスを介してアドレスデコーダ４０１とそれぞれ接続されたメモリ４０２及び通信制御部４０３ａ，４０３ｂと、制御部４０８とを備える。通信制御部４０３ａ，４０３ｂは、それぞれシリアルバス３７０，３７１を介して、対応するスレーブ制御部３２１，３２２と接続されている。制御部４０８は、ＣＰＵ等で構成されており、メモリ４０２に格納された制御データに基づいて、演算処理部３０１からの指示に従った処理を実行する。
【００３２】
マスタ制御部３２０は、演算処理部３０１から受信され、かつ、スレーブ制御部３２１，３２２へ送信される制御データをバッファリングするためのメモリ４０４ａ，４０４ｂ（第１メモリ）及び優先メモリ４０７ａ，４０７ｂ（第２メモリ）を備える。アドレスデコーダ４０１は、優先度が設定された制御データを演算処理部３０１から受信し、受信した制御データの優先度に従って、当該制御データを第１メモリ又は第２メモリに格納する。通信制御部４０３ａ，４０３ｂは、第１メモリ又は第２メモリに格納されている制御データをシリアル通信によりスレーブ制御部３２１，３２２へ送信する。その際、通信制御部４０３ａ，４０３ｂは、第２メモリに格納された制御データを、第１メモリに格納された制御データより優先してスレーブ制御部３２１，３２２へ送信する。
【００３３】
本実施形態では、アドレスデコーダ４０１は、制御データとともにアドレス情報を演算処理部３０１から受信する。このアドレス情報は、制御データに基づく制御対象の負荷に対応し、かつ、優先度に対応して定められている。アドレスデコーダ４０１は、受信したアドレス情報に基づいて、当該アドレス情報とともに受信した制御データの格納先となるメモリを、メモリ４０２，４０４ａ，４０４ｂ及び優先メモリ４０７ａ，４０７ｂから選択する。以下では、マスタ制御部３２０の具体的な構成及び動作について説明する。
【００３４】
アドレスデコーダ４０１は、演算処理部３０１からパラレルバス３５１を介して受信されるアドレス情報及び制御データが入力されると、当該アドレス情報を解析し、当該制御データの書き込み先（送信先）を特定する。本実施形態では、このアドレス情報は、本実施形態の画像形成装置１００（画像形成部３００）のシステムアドレス空間におけるアドレスを示す。システムアドレス空間は、マスタ制御部３２０で用いられるマスタメモリアドレス空間と、スレーブ制御部３２１，３２２で用いられるスレーブメモリアドレス空間とを統合した空間として構成される。
【００３５】
アドレスデコーダ４０１は、制御データの送信先がスレーブ制御部３２１，３２２であると特定した場合、当該制御データとともに受信した、システムアドレス空間におけるアドレス情報を、スレーブメモリアドレス空間のアドレス情報に変換する。アドレスデコーダ４０１は、特定した送信先に基づいて、マスタ制御部３２０が備えるメモリ４０２，４０４ａ，４０４ｂ及び優先メモリ４０７ａ，４０７ｂのうちのいずれかを選択する。更に、アドレスデコーダ４０１は、演算処理部３０１から受信した（変換後の）アドレス情報及び制御データを、選択したメモリを含む通信制御部４０３ａ又は４０３ｂへ出力する。なお、メモリ４０２を選択した場合には、アドレスデコーダ４０１は、受信した制御データをメモリ４０２へ格納する。
【００３６】
通信制御部４０３ａは、メモリ４０４ａ、切替部４０５ａ、パラレル／シリアル（Ｐ／Ｓ）変換部４０６ａ、及び優先メモリ４０７ａによって構成され、演算処理部３０１からの指示に従って処理を実行する。なお、本実施形態では、メモリ４０４ａ，４０４ｂ（第１メモリ）及び優先メモリ４０７ａ，４０７ｂ（第２メモリ）は、それぞれＦＩＦＯバッファで構成される。後述するように、アドレスデコーダ４０１から出力されてスレーブ制御部３２１へ送られるアドレス情報及び制御データは、通信制御部４０３ａ内のメモリ４０４ａ又は４０７ａに、複数ビットで構成される通信データとして格納される。通信制御部４０３ａは、メモリ４０４ａ又は優先メモリ４０７ａに格納された通信データの読み出しを行い、読み出した通信データを、シリアルバス３７０を介してシリアル通信によって（１ビットずつ順に）スレーブ制御部３２１へ送信する。
【００３７】
具体的には、切替部４０５ａは、優先メモリ４０７ａに通信データ（制御データ）が格納されているか否かに従って、メモリ４０４ａからの通信データの読み出しと優先メモリ４０７ａからの通信データの読み出しとの切り替えを行う。本実施形態では、優先メモリ４０７ａに通信データが格納されている場合には、優先メモリ４０７ａが保持するフラグ（ｆｌａｇ）がオン（ＯＮ）に設定され、格納されていない場合には、当該フラグがオフ（ＯＦＦ）に設定される。切替部４０５ａは、優先メモリ４０７ａが保持するフラグが、優先メモリ４０７ａに通信データが格納されていることを示す場合には、優先メモリ４０７ａに格納されている通信データを読み出してＰ／Ｓ変換部４０６ａへ出力する。その際、メモリ４０４ａに通信データが格納されている場合には、メモリ４０４ａからの通信データの読み出しを中断する。このように、切替部４０５ａは、優先メモリ４０７ａに格納されている通信データを、メモリ４０４ａに格納されている通信データより優先して読み出してＰ／Ｓ変換部４０６ａへ出力する。
【００３８】
切替部４０５ａは、複数ビットから構成される通信データをパラレル形式でＰ／Ｓ変換部４０６ａへ出力する。Ｐ／Ｓ変換部４０６ａは、切替部４０５ａから出力された通信データに対してＰ／Ｓ変換を行うことで、当該通信データをパラレル形式からシリアル形式へ変換する。Ｐ／Ｓ変換部４０６ａは、Ｐ／Ｓ変換後の通信データ（シリアルデータ）を、順次（１ビットずつ）、シリアルバス３７０を介してレーブ制御部３２１へ送信する。なお、通信制御部４０３ａの構成及び動作について説明してきたが、通信制御部４０３ｂの構成及び動作についても同様である。
【００３９】
（スレーブ制御部３２１，３２２）
スレーブ制御部３２１は、通信制御部４１０と、アドレスデコーダ４１１と、負荷制御部４１２〜４１５とを備える。通信制御部４１０は、シリアルバス３７０を介してマスタ制御部３２０（通信制御部４０３ａ）から受信した通信データに対してシリアル／パラレル（Ｓ／Ｐ）変換を行うことで、当該通信データをシリアル形式からパラレル形式へ変換する。通信制御部４１０は、Ｓ／Ｐ変換後の通信データ（パラレルデータ）をアドレスデコーダ４１１へ出力する。
【００４０】
アドレスデコーダ４１１は、通信制御部４１０から出力された通信データに含まれるアドレス情報を解析し、当該通信データに含まれる制御データの書き込み先（送信先）を特定する。本実施形態では、アドレスデコーダ４１１は、通信制御部４１０から出力された通信データに含まれる、スレーブメモリアドレス空間におけるアドレス情報を解析し、当該通信データに含まれる制御データの書き込み先（送信先）を特定する。アドレスデコーダ４１１には、複数（本実施形態では４個）の負荷制御部４１２〜４１５が接続されている。アドレスデコーダ４１１は、これら４つの負荷制御部４１２〜４１５のうちで、制御データの送信先を特定し、特定した送信先へ制御データを送信（出力）する。
【００４１】
負荷制御部４１２〜４１５は、それぞれ、制御対象の負荷（例えば、搬送ローラを駆動するステッピングモータ）と接続されている。負荷制御部４１２〜４１５は、アドレスデコーダ４１１を介してマスタ制御部３２０から受信された指示（制御データ）に従った処理を実行する。これにより、負荷制御部４１２〜４１５は、それぞれ、制御対象の負荷の動作を制御する。なお、スレーブ制御部３２１の構成及び動作について説明してきたが、スレーブ制御部３２２の構成及び動作についても同様である。
【００４２】
＜マスタ制御部とスレーブ制御部との間のシリアル通信＞
次に、マスタ制御部３２０とスレーブ制御部３２１との間のシリアルバス３７０を例として、本実施形態におけるマスタ制御部とスレーブ制御部との間のシリアル通信について説明する。シリアルバス３７０は、マスタ制御部３２０の送信用の通信線（Ｔｘ通信線）と受信用の通信線（Ｒｘ通信線）との２本の通信線で構成される。Ｔｘ通信線は、マスタ制御部３２０からスレーブ制御部３２１への出力（通信）に用いられる。Ｒｘ通信線は、スレーブ制御部３２１からマスタ制御部３２０への出力（通信）に用いられる。
【００４３】
図５は、マスタ制御部３２０とスレーブ制御部３２１との間でシリアルバス３７０を介して伝送される信号の構成例を示す図である。マスタ制御部３２０は、図５に示すような複数のフレームから成るパケットを、Ｔｘ通信線を介して順に送信する。このパケットは、コマンド信号、第１アドレス信号（Ｈ）、第２アドレス信号（Ｌ）、第１データ信号（Ｈ）、第２データ信号（Ｌ）、及びＣＲＣ信号をそれぞれ含む複数のフレームから成る。スレーブ制御部３２１は、マスタ制御部３２０からの上記のパケットの受信に成功すると、受信の成功を示すＡＣＫ信号を含むフレームから成るパケットを、Ｒｘ通信線を介してマスタ制御部３２０へ送信する。マスタ制御部３２０が、このパケットの受信に成功すると、１回の通信（即ち、マスタ制御部３２０からスレーブ制御部３２１への１パケットの送信）が終了する。
【００４４】
マスタ制御部３２０からの送信パケットにおいて、コマンド信号は、スレーブ制御部３２１へのコマンドを含む、８ビットの信号である。第１アドレス信号（Ｈ）及び第２アドレス信号（Ｌ）は、それぞれ、負荷制御部４１２〜４１５を示す１６ビットから構成されるアドレス信号の上位８ビット及び下位８ビットに相当する信号である。第１データ信号（Ｈ）及び第２データ信号（Ｌ）は、それぞれ、第１及び第２アドレス信号が示すアドレスに対応する負荷制御部に実行させる動作を示す１６ビットの信号（制御データ）の上位８ビット及び下位８ビットに相当する信号である。ＣＲＣ信号は、コマンド信号、第１及び第２アドレス信号、並びに第１及び第２データ信号から生成された、８ビットのＣＲＣ信号である。
【００４５】
図５に示すように、マスタ制御部３２０からの送信パケット内の各フレームは、タートビット（１ビット）、データビット（８ビット）、パリティビット（１ビット）、及びストップビット（１ビット）の、合計１１ビットで構成される。スタートビットは、通信の開始を示すデータである。データビットは、信号（制御データ）部分に相当する。パリティビットは、データビットから生成される、パリティチェック用のデータである。ストップビットは、通信の終了を示すデータである。
【００４６】
＜制御システムにおける負荷の制御例＞
ここで、演算処理部３０１から送信され、マスタ制御部３２０を介してスレーブ制御部３２１内の負荷制御部４１２〜４１５の１つへ送られる制御データの全てが、マスタ制御部３２０においてメモリ４０４ａにバッファリングされる例を想定する。なお、メモリ４０４ａはＦＩＦＯバッファとして機能するため、メモリ４０４ａに格納されている制御データは、アドレスデコーダ４０１から入力された順に切替部４０５ａによって読み出され、スレーブ制御部３２１へ送信される。
【００４７】
負荷制御部４１２の制御対象の負荷がレジストローラ２５５（駆動源からの駆動力を伝達するクラッチ）である場合、レジストローラ２５５の動作（起動及び停止）は、負荷制御部４１２によって制御される。負荷制御部４１２は、演算処理部３０１からマスタ制御部３２０を介して受信した制御データに従って、レジストローラ２５５の動作を制御する。マスタ制御部３２０は、図５に示すパケット単位で、シリアルバス３７０を介してスレーブ制御部３２１（負荷制御部４１２）へ制御データを送信する。シリアルバス３７０上のシリアル通信の通信レートを３Ｍｂｐｓとすると、マスタ制御部３２０による１パケットに送信に要する時間Ｔｐは、
Ｔｐ＝７［フレーム］×１１［ビット］／３［Ｍｂｐｓ］＝２５．６７［μｓ］
である。
【００４８】
一方、負荷制御部４１２によってレジストローラ２５５を起動して、搬送路においてレジストローラ２５５の位置で停止した記録材の搬送を再開する場合、レジストローラ２５５を起動に遅れが生じると、記録材上に転写される画像に位置ずれが生じる。具体的には、メモリ４０４ａに制御データがバッファリングされる時間に起因して、当該制御データを負荷制御部４１２が受信するタイミングに遅れが生じると、負荷制御部４１２の制御対象のレジストローラ２５５の起動に遅れが生じる。その結果、記録材がレジストローラ２５５の位置から搬送されて二次転写ローラ２３１の位置に到達するタイミングに遅れが生じ、二次転写ローラ２３１によって記録材に転写される画像に位置ずれが生じる。
【００４９】
例えば、６００ｄｐｉで画像形成が行われる場合、記録材の搬送方向（副走査方向）において隣り合うライン間の距離は、４２．３３３３［μｍ］である。この場合に、記録材の搬送速度を３２０ｍｍ／ｓとすると、画像の位置ずれ量を１ライン以内に抑えるためには、演算処理部３０１から制御データが送信された後、次式によって求められる時間Ｔｄ以内にレジストローラ２５５を起動する必要がある。
Ｔｄ＝４２．３３３３［μｍ］÷３２０［ｍｍ／ｓ］＝１３２．２９［μｓ］
【００５０】
時間Ｔｐ及びＴｄによれば、このような制御データを含むパケットがメモリ４０４ａにバッファリングされる際に、当該パケットよりも先に送信されるパケットがメモリ４０４ａ内に５個以上存在しなければ、Ｔｄ以内にレジストローラ２５５を起動できる。しかし、先に送信されるパケットがメモリ４０４ａ内に５個以上存在していると、パケットがメモリ４０４ａ内にバッファリングされる時間に起因して、Ｔｄ以内にレジストローラ２５５を起動することができない。これは、上述のように記録材上で画像の位置ずれが発生する原因となる。したがって、レジストローラ２５５の制御のように、リアルタイム性が必要とされる制御では、制御データのバッファリングに伴って制御遅延が生じることを防止できることが必要である。
【００５１】
そこで、本実施形態では、マスタ制御部３２０は、演算処理部３０１から受信した制御データのうちで、リアルタイム性が必要とされる制御に用いられる制御データを、優先的に（他の制御データより優先して）スレーブ制御部３２１へ送信するように動作する。具体的には、アドレスデコーダ４０１は、スレーブ制御部３２１へ送信される通信データのうち、優先的に送信すべき制御データを含む通信データ（優先データ）を優先メモリ４０７ａに格納し、それ以外の通信データをメモリ４０４ａに格納する。更に、通信制御部４０３ａは、優先メモリ４０７ａに格納された通信データを、メモリ４０４ａに格納された通信データよりも優先してスレーブ制御部３２１へ送信する。即ち、通信制御部４０３ａは、優先メモリ４０７ａ内に通信データが存在する場合には、メモリ４０４ａ内の通信データの有無にかかわらず、優先メモリ４０７ａ内の通信データをスレーブ制御部３２１へ送信する。なお、マスタ制御部３２０は、スレーブ制御部３２２へ送信される通信データについても同様の送信制御を行う。これにより、例えば記録材と画像位置を精度よく合わせるためのレジストローラ駆動開始指示等を、リアルタイム性を損なうことなく送信する事が可能となる。
【００５２】
＜通信データの優先度の設定例＞
本実施形態では、演算処理部３０１からマスタ制御部３２０へ制御データとともに送信されるアドレス情報は、制御データの送信先（例えばいずれかの負荷制御部）及び優先度に対応している。図６は、演算処理部３０１によって制御データに対して指定されるアドレスと、マスタ制御部３２０における制御データの格納先との関係の例を示す図である。図６に示すように、スレーブ制御部３２１，３２２は、それぞれ異なるアドレスの範囲と対応付けられている。
【００５３】
アドレスデコーダ４０１は、演算処理部３０１からアドレス情報及び制御データを受信すると、受信したアドレス情報に従って、アドレス情報及び制御データを含む通信データの格納先となるメモリを以下のように選択する。
・アドレス情報が0x0000_0000から0x0000_FFFFまでの範囲のアドレスを示す場合、マスタ制御部４０３に対応するメモリ４０２を選択する。
・アドレス情報が0x0001_0000から0x0001_FFFFまでの範囲のアドレスを示す場合、スレーブ制御部３２１に対応するメモリ４０４ａを選択する。
・アドレス情報が0x0002_0000から0x0002_FFFFまでの範囲のアドレスを示す場合、スレーブ制御部３２２に対応するメモリ４０４ｂを選択する。
・アドレス情報が0x0003_0000から0x0003_FFFFまでの範囲のアドレスを示す場合、スレーブ制御部３２１に対応し、優先データが格納される優先メモリ４０７ａを選択する。
・アドレス情報が0x0004_0000から0x0004_FFFFまでの範囲のアドレスを示す場合、スレーブ制御部３２２に対応し、優先データが格納される優先メモリ４０７ｂを選択する。
【００５４】
アドレスデコーダ４０１は、上述のように選択したメモリに対して、受信したアドレス情報及び制御データを含む通信データを格納する。優先メモリ４０７ａ，４０７ｂに格納された通信データ（優先データ）は、メモリ４０４ａ，４０４ｂに格納された通信データより優先してスレーブ制御部３２１，３２２へ送信される。
【００５５】
このように、演算処理部３０１は、例えば、スレーブ制御部３２１に対応する範囲のアドレスに、所定のオフセット（本実施形態では0x0002_0000）を与えることで、対応する制御データを優先データとして指定できる。これにより、優先データとして指定された制御データは優先メモリ４０７ａに格納され、メモリ４０４ａに格納された制御データより優先してスレーブ制御部３２１へ送信される。
【００５６】
演算処理部３０１は、このようなアドレス情報の設定により、メモリ４０４ａ，４０４ｂと優先メモリ４０７ａ，４０７ｂとのいずれを経由してスレーブ制御部３２１，３２２へ制御データを送信するかを指定できる。即ち、演算処理部３０１は、マスタ制御部３２０へ送信する制御データの優先度（優先データであるか否か）と、当該制御データの送信先とを指定できる。
【００５７】
＜メモリへのデータの格納処理＞
図７は、マスタ制御部３２０において実行される、メモリ４０４ａ又は優先メモリ４０７ａへの制御データの格納処理の手順を示すフローチャートである。なお、以下では演算処理部３０１からの指示に従ってアドレスデコーダ４０１及び通信制御部４０３ａによって実行される処理について説明するが、通信制御部４０３ｂによって実行される処理も同様に実現できる。
【００５８】
まずＳ７０１で、マスタ制御部３２０は、演算処理部３０１から出力されたアドレス情報及び制御データを、パラレスバス３５１を介して受信すると、受信したアドレス情報及び制御データを、アドレスデコーダ４０１へ入力する。次にＳ７０２で、マスタ制御部３２０（アドレスデコーダ４０１）は、図６を用いて説明したように、受信したアドレス情報を解析し、受信した制御データの格納先となるメモリを選択する。具体的には、アドレスデコーダ４０１は、マスタ制御部３２０が備えるメモリ４０２，４０４ａ，４０４ｂ及び優先メモリ４０７ａ，４０７ｂのうちのいずれかを選択する。
【００５９】
メモリの選択が完了すると、Ｓ７０３で、マスタ制御部３２０（アドレスデコーダ４０１）は、受信したアドレス情報及び制御データから成る通信データを、選択されたメモリに対応する通信制御部４０３ａ又は４０３ｂへ出力する。その後、マスタ制御部３２０は、Ｓ７０２において優先メモリ４０７ａ又は４０７ｂが選択された場合には処理をＳ７０７へ進め、優先メモリ４０７ａ又は４０７ｂが選択されなかった場合には処理をＳ７０５へ進める。なお、Ｓ７０２においてメモリ４０２が選択された場合には、Ｓ７０３においてメモリ４０２へ制御データが格納され、当該制御データに従った処理が制御部４０８によって実行される。
【００６０】
Ｓ７０５で、マスタ制御部３２０（通信制御部４０３ａ）は、非優先メモリであるメモリ４０４ａへ出力された制御データに基づいてコマンドを生成する。更に、Ｓ７０６で、マスタ制御部３２０（通信制御部４０３ａ）は、生成したコマンド、並びにアドレスデコーダ４０１から出力されたアドレス情報及び制御データから成る通信データを、メモリ４０４ａへ格納し、処理をＳ７１０へ進める。なお、ここではメモリ４０４ａが選択された場合に通信制御部４０３ａにおいて実行される処理ついて説明したが、メモリ４０４ｂが選択された場合に通信制御部４０３ｂにおいて実行される処理も同様に実現できる。
【００６１】
一方、Ｓ７０７で、マスタ制御部３２０（通信制御部４０３ａ）は、優先メモリ４０７ａへ出力された制御データに基づいてコマンドを生成する。更に、Ｓ７０８で、マスタ制御部３２０（通信制御部４０３ａ）は、生成したコマンド、並びにアドレスデコーダ４０１から出力されたアドレス情報及び制御データから成る通信データを、優先メモリ４０７ａへ格納し、処理をＳ７０９へ進める。
【００６２】
Ｓ７０９で、マスタ制御部３２０（通信制御部４０３ａ）は、優先メモリ４０７ａに制御データが格納されていることを示すフラグを設定し、処理をＳ７１０へ進める。具体的には、通信制御部４０３ａは、優先メモリ４０７ａに格納されている制御データが存在する場合には、優先メモリ４０７が保持しているフラグ（ｆｌａｇ）をオン（ＯＮ）に設定し、存在しない場合には、当該フラグをオフ（ＯＦＦ）に設定する。なお、このようなフラグに代えて、優先メモリ４０７ａにおける制御データの格納状態を示すステータスレジスタが用いられてもよい。また、ここでは優先メモリ４０７ａが選択された場合に通信制御部４０３ａにおいて実行される処理ついて説明したが、優先メモリ４０７ｂが選択された場合に通信制御部４０３ｂにおいて実行される処理も同様に実現できる。
【００６３】
Ｓ７１０で、マスタ制御部３２０は、演算処理部３０１から受信された次のアドレス情報及び制御データが存在するか否かを判定し、次のアドレス情報及び制御データが存在する場合には、処理をＳ７０１へ戻し、上述の処理を繰り返す。一方、マスタ制御部３２０は、次のアドレス情報及び制御データが存在しない場合には、処理を終了する。
【００６４】
＜スレーブ制御部への通信データの送信処理＞
図８は、マスタ制御部３２０において実行される、スレーブ制御部３２１への通信データの送信処理の手順を示すフローチャートである。なお、以下では通信制御部４０３ａによって実行される処理について説明するが、通信制御部４０３ｂによる処理も同様に実現できる。
【００６５】
Ｓ８０１で、通信制御部４０３ａ（切替部４０５ａ）は、優先メモリ４０７ａが保持しているフラグ（ｆｌａｇ）の状態を確認し、フラグがオン（ＯＮ）であるか否かを判定する。通信制御部４０３ａは、フラグがオンではないと判定した場合には、処理をＳ８０２へ進め、スレーブ制御部３２１へ送信する通信データとして、メモリ４０４ａに格納されている通信データを選択する。一方、通信制御部４０３ａは、フラグがオンであると判定した場合には、処理をＳ８０３へ進め、スレーブ制御部３２１へ送信する通信データとして、優先メモリ４０７ａに格納されている通信データを選択する。
【００６６】
次に、通信制御部４０３ａ（切替部４０５ａ）は、Ｓ８０２又はＳ８０３において選択した通信データを、格納されているメモリ（メモリ４０３ａ又は優先メモリ４０７ａ）から読み出す。更に、Ｓ８０４で、通信制御部４０３ａ（Ｐ／Ｓ変換部４０６ａ）は、読み出した通信データに対してＰ／Ｓ変換を行い、Ｐ／Ｓ変換後の通信データを、順次（１ビットずつ）、シリアルバス３７０を介してシリアル通信によりスレーブ制御部３２１へ送信する。
【００６７】
このようにして、通信制御部４０３ａは、優先メモリ４０７ａに制御データ（通信データ）が格納されていなければ、メモリ４０４ａに格納されている制御データをスレーブ制御部３２１へ送信する。一方、通信制御部４０３ａは、優先メモリ４０７ａに制御データが格納されていれば、優先メモリ４０７ａに格納されている制御データをスレーブ制御部３２１へ送信した後に、メモリ４０４ａに格納されている制御データをスレーブ制御部３２１へ送信する。
【００６８】
その後、Ｓ８０５で、通信制御部４０３ａは、メモリ４０３ａ又は４０７ａ内に通信データが存在するか否か（即ち、スレーブ制御部３２１へ送信すべき通信データが存在するか否か）を判定する。通信制御部４０３ａは、メモリ４０３ａ又は４０７ａ内に通信データが存在すると判定した場合には、処理をＳ８０１へ戻すことで、メモリ４０３ａ又は４０７ａ内の最後の通信データの送信が完了するまで上述の処理を繰り返す。一方、通信制御部４０３ａは、メモリ４０３ａ又は４０７ａ内に通信データが存在しないと判定した場合には、スレーブ制御部３２１との通信を終了し、処理を終了する。
【００６９】
以上説明したように、本実施形態では、マスタ制御部３２０は、優先度が設定された制御データを演算処理部３０１から受信する。スレーブ制御部３２１を送信先とする制御データを受信した場合、マスタ制御部３２０は、受信した制御データの優先度に従って、当該制御データをメモリ４０４ａ又は優先メモリ４０７ａに格納する。マスタ制御部３２０は、メモリ４０４ａ又は優先メモリ４０７ａに格納されている制御データをシリアル通信によりスレーブ制御部３２１へ送信する。その際、マスタ制御部３２０は、優先メモリ４０７ａに格納された制御データを、メモリ４０４ａに格納された制御データより優先してスレーブ制御部３２１へ送信する。
【００７０】
本実施形態によれば、マスタ制御部３２０とスレーブ制御部３２１，３２２とがシリアル通信を行う制御システムにおいて、優先度の高い制御データをマスタ制御部３２０からスレーブ制御部３２１，３２２へ優先的に送信することが可能になる。これにより、シリアル通信を高速化することなく、シリアル通信によって伝送されるそのような制御データに基づく負荷の制御における遅延を低減又は防止することが可能になる。
【符号の説明】
【００７１】
１００：画像形成装置、２１５：プリンタ制御Ｉ／Ｆ、４００：コントローラ、３００：画像形成部、３０１：演算処理部、３０２〜３０５：制御モジュール、３０６：マスタモジュール、３２０：マスタ制御部、３２１，３２２：スレーブ制御部、４０１，４１１：アドレスデコーダ、４０３ａ，４０３ｂ，４１０，４２０：通信制御部、４１２〜４１５，４２２〜４２５：負荷制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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