(57)【要約】【課題】メモリセルの劣化を検出し、その短絡を回避することが可能な抵抗変化型メモリ装置の制御方法を提供する。【解決手段】実施形態に係る抵抗変化型メモリ装置の制御方法は、第１配線と、前記第１配線と交差する第２配線との間に設けられ、第１抵抗状態と、前記第１抵抗状態よりも低抵抗の第２抵抗状態と、の間を可逆的に遷移するメモリセルにおいて、前記第１配線と前記第２配線との間に第１電圧を印加し、前記メモリセルを流れる第１電流を検出するステップと、前記第１電流の値を第１基準値と比較し、前記メモリセルが前記第１抵抗状態および前記第２抵抗状態のいずれにあるかを判定するステップと、前記第１電流の値と、前記第１基準値よりも大きい第２基準値と、を比較し、前記第１電流の値が前記第２基準値よりも大きい場合に、前記メモリセルに第１フラグを設定するステップと、を備える。【選択図】図１
2018106791.tif 000002
【特許請求の範囲】
【請求項１】
第１配線と、前記第１配線と交差する第２配線との間に設けられ、第１抵抗状態と、前記第１抵抗状態よりも低抵抗の第２抵抗状態と、の間を可逆的に遷移するメモリセルにおいて、前記第１配線と前記第２配線との間に第１電圧を印加し、前記メモリセルを流れる第１電流を検出するステップと、
前記第１電流の値を第１基準値と比較し、前記メモリセルが前記第１抵抗状態および前記第２抵抗状態のいずれにあるかを判定するステップと、
前記第１電流の値と、前記第１基準値よりも大きい第２基準値と、を比較し、前記第１電流の値が前記第２基準値よりも大きい場合に、前記メモリセルに第１フラグを設定するステップと、
を備えた抵抗変化型メモリ装置の制御方法。
【請求項２】
前記第２基準値は、前記第１基準値の略３倍以上である請求項１記載の抵抗変化型メモリ装置の制御方法。
【請求項３】
前記第１配線と前記第２配線との間に第２電圧を印加することにより前記メモリセルを前記第１抵抗状態から前記第２抵抗状態へ遷移させるステップと、
前記メモリセルを前記第２抵抗状態から前記第１抵抗状態に遷移させた後において、前記第１配線と前記第２配線との間に、前記第２電圧の絶対値よりも低い第３電圧であって、前記第２電圧と同じ極性の第３電圧を印加するステップと、
前記第１配線と前記第２配線との間に前記第１電圧を印加し、前記メモリセルを流れる第２電流を検出するステップと、
前記第２電流の値と、前記第１基準値と、を比較し、前記第２電流の値が前記第１基準値よりも大きい場合に、前記メモリセルに第２フラグを設定するステップと、
をさらに有する請求項１または２に記載の抵抗変化型メモリ装置の制御方法。
【請求項４】
前記第２フラグが設定されたメモリセルを前記第１抵抗状態へ遷移させるステップをさらに備えた請求項３記載の抵抗変化型メモリ装置の制御方法。
【請求項５】
前記第１フラグまたは前記第２フラグが設定された前記メモリセルを書き込み禁止とするステップをさらに備えた請求項１〜４のいずれか１つに記載の抵抗変化型メモリ装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、抵抗変化型メモリ装置の制御方法に関する。
【背景技術】
【０００２】
抵抗変化型メモリ装置のメモリセルは、データ書き込みおよびデータ消去の繰り返しにより劣化し、最終的にショート故障に至る。その結果、ショート故障したメモリセルの近傍に配置された別のメモリセルの誤動作を生じさせる場合がある。また、ショート故障したメモリセルに過電流が流れると、そのメモリセルが破壊され、近傍に配置された他のメモリセルに影響を及ぼすこともある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
実施形態は、メモリセルの劣化を検出し、その短絡を回避することが可能な抵抗変化型メモリ装置の制御方法を提供する。
【課題を解決するための手段】
【０００４】
実施形態に係る抵抗変化型メモリ装置の制御方法は、第１配線と、前記第１配線と交差する第２配線との間に設けられ、第１抵抗状態と、前記第１抵抗状態よりも低抵抗の第２抵抗状態と、の間を可逆的に遷移するメモリセルにおいて、前記第１配線と前記第２配線との間に第１電圧を印加し、前記メモリセルを流れる第１電流を検出するステップと、前記第１電流の値を第１基準値と比較し、前記メモリセルが前記第１抵抗状態および前記第２抵抗状態のいずれにあるかを判定するステップと、前記第１電流の値と、前記第１基準値よりも大きい第２基準値と、を比較し、前記第１電流の値が前記第２基準値よりも大きい場合に、前記メモリセルに第１フラグを設定するステップと、を備える。
【図面の簡単な説明】
【０００５】
【図１】実施形態に係る抵抗変化型メモリ装置を示す模式図である。
【図２】実施形態に係るメモリセルの電流特性を示すグラフである。
【図３】実施形態に係るメモリセルの電流分布を示すグラフである。
【図４】実施形態に係るメモリセルアレイへのアクセスパターンを示すフロー図である。
【図５】実施形態に係る書き込みデータの確認手順を示すフロー図である。
【図６】実施形態に係るデータ書き込み手順を示すフロー図である。
【図７】実施形態に係るメモリセルのデータ書き込み電圧および消去電圧を示すグラフである。
【図８】実施形態の変形例に係る書き込み禁止の設定手順を示すフロー図である。
【図９】実施形態の変形例に係るデータ書き込み手順を示すフロー図である。
【図１０】実施形態の変形例に係るメモリセルの置き換え手順を示すフロー図である。
【発明を実施するための形態】
【０００６】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００７】
図１は、実施形態に係る抵抗変化型メモリ装置１を示す模式図である。抵抗変化型メモリ装置１は、例えば、複数のメモリセルＭＣを含むメモリセルアレイＭＣＡと、センスアンプＳＡと、ローデコーダＲＤと、コントローラＣＬと、を備える。センスアンプＳＡ、ローデコーダＲＤおよびコントローラＣＬは、メモリセルアレイＭＣＡの周りに配置される。実施形態は、この例に限定される訳ではなく、例えば、センスアンプＳＡ、ローデコーダＲＤおよびコントローラＣＬのそれぞれの機能を有する一体の周辺回路が設けられても良い。
【０００８】
メモリセルアレイＭＣＡに配置された複数のメモリセルＭＣは、複数のビット線ＢＬを介してセンスアンプＳＡに電気的に接続される。また、複数のメモリセルＭＣは、複数のワード線ＷＬを介してローデコーダＲＤに電気的に接続される。メモリセルＭＣは、例えば、マトリックス状に配置され、複数のビット線ＢＬは、それぞれカラム方向に延在する。また、複数のワード線ＷＬは、それぞれロー方向に延在する。メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとが交差する分部にそれぞれ配置される。カラム方向に並んだ複数のメモリセルＭＣは、１つのビット線ＢＬに電気的に接続される。一方、ロウ方向に並んだ複数のメモリセルＭＣは、１つのワード線に電気的に接続される。
【０００９】
メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの間に設けられた抵抗変化層をそれぞれ含む。抵抗変化層は、例えば、金属酸化物あるいは半導体材料を含む。また、抵抗変化層は、複数の金属酸化物を積層した構造でもよいし、金属酸化物と半導体材料を積層した構造でもよい。
【００１０】
図２は、実施形態に係るメモリセルＭＣの電流特性を示すグラフである。横軸は、メモリセルＭＣにおけるデータ書き込みおよび消去のサイクル数である。縦軸は、ビット線ＢＬとワード線ＷＬとの間に読み出し電圧ＶＲＥＡＤを印加した場合に、メモリセルＭＣを介して流れるセル電流ＩＣＥＬＬである。図２中には、メモリセルＭＣが低抵抗状態ＬＲＳにある場合のセル電流ＩＣＥＬＬと、高抵抗状態ＨＲＳにある場合のセル電流ＩＣＥＬＬと、が示されている。
【００１１】
図２に示すように、低抵抗状態におけるセル電流ＩＣＥＬＬは、サイクル数がＣ０を超えると増加し始め、サイクル数をさらに増加させると、セル電流ＩＣＥＬＬが急増するサイクルが出現する。さらにデータの書き込み／消去を継続し、サイクル数を増やしてゆくと、メモリセルＭＣは、短絡状態となる。このような特性は、抵抗変化材が異なる種々のメモリセルにおいて共通に見られる。
【００１２】
これに対し、例えば、低抵抗状態ＬＲＳにおいてセル電流ＩＣＥＬＬが急増したメモリセルＭＣへのデータ書き込みを禁止すると、その劣化を抑制し、短絡故障を防ぐことができる。すなわち、メモリセルＭＣに対して大きな電圧および電流ストレスを加えるデータ書き込みおよび消去のサイクルを停止し、短絡に至る劣化を抑えることができる。具体的には、低抵抗状態ＬＲＳにおけるセル電流ＩＣＥＬＬに対し寿命判定基準ＩＥＬを設定し、セル電流ＩＣＥＬＬが寿命判定基準ＩＥＬよりも大きくなったメモリセルＭＣへのデータ書き込みを禁止する。ここで、寿命判定基準ＩＥＬは、メモリセルＭＣが低抵抗状態ＬＲＳおよび高抵抗状態ＨＲＳのいずれにあるかを判定するデータ判定基準ＩＳＴよりも大きい値に設定される。
【００１３】
図３は、実施形態に係るメモリセルＭＣの電流分布を示すグラフである。横軸は、低抵抗状態ＬＲＳにおけるセル電流ＩＣＥＬＬであり、縦軸は、セル電流ＩＣＥＬＬの分散σである。また、図３中のプロットは、セル電流ＩＣＥＬＬの初期分布を示している。
【００１４】
例えば、データ判定基準ＩＳＴをマイナス５σの電流値に設定し、寿命判定基準ＩＥＬをプラス５σの電流値に設定する。これにより、メモリセルＭＣに記憶されたデータの誤判定を防ぎ、且つ、メモリセルＭＣの短絡故障を防止することができる。この場合、寿命判定基準ＩＥＬは、データ判定基準ＩＳＴの約３倍となる。寿命判定基準ＩＥＬは、例えば、データ判定基準ＩＳＴの３倍以上としても良い。
【００１５】
次に、図１および図４〜図６を参照して、抵抗変化型メモリ装置１の制御方法を説明する。図４は、実施形態に係るメモリセルアレイＭＣＡへのアクセスパターンを示すフロー図である。本明細書では、例えば、メモリセルＭＣを高抵抗状態ＨＲＳから低抵抗状態ＬＲＳに遷移させる動作をデータ書き込みとし、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに遷移させる動作をデータ消去とする。
【００１６】
コントローラＣＬは、外部から入力されたコマンドに従って、メモリセルアレイＭＣＡに対して実行する処理を選択する（Ｓ０１）。例えば、コントローラＣＬは、データ読み出し（Ｓ０２）、データ書き込み（Ｓ０３）およびデータ消去（Ｓ０４）のうちのいずれかを選択する。
【００１７】
例えば、コントローラＣＬは、データ読み出し処理（Ｓ０２）を選択し、コマンドにより指定されたデータを読み出す。具体的には、コントローラＣＬは、データが記憶されたメモリ領域を抽出し、センスアンプＳＡおよびローデコーダＲＤにそれぞれ制御コマンドを送り、ビット線ＢＬおよびワード線ＷＬを介してデータが記憶された領域のメモリセルＭＣに読み出し電圧ＶＲＥＡＤを印加させる。センスアンプＳＡは、メモリセルＭＣを流れるセル電流ＩＣＥＬＬを検出し、データ判定基準ＩＳＴと比較し、そのメモリセルＭＣに記憶されたデータを特定する。これにより、メモリセルＭＣに記憶されたデータが読み出され、例えば、センスアンプＳＡの一時記憶領域に保持される。さらに、コントローラＣＬは、センスアンプＳＡにデータを外部に出力させ、データ読み出し処理を終了する。
【００１８】
以下の説明では、簡単のために、コントローラＣＬが直接メモリセルＭＣを制御するように記載するが、上記のようにセンスアンプＳＡおよびローデコーダＲＤが介在してメモリセルＭＣを動作させることは言うまでもない。
【００１９】
コントローラＣＬは、データ書き込み処理（Ｓ０３）を選択し、指定されたデータを書き込む。さらに、コントローラＣＬは、書き込まれたデータを読み出し、指定されたデータであることを確認する（Ｓ０５）。所謂、Verify Read を実行する。
【００２０】
また、コントローラＣＬは、データ消去処理（Ｓ０４）を選択し、指定されたデータを消去する。具体的には、指定されたデータを記憶したメモリセルＭＣに接続されたビット線ＢＬおよびワード線ＷＬの間に消去電圧ＶＲＥＳＥＴを印加し、メモリセルＭＣを低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに遷移させる。
【００２１】
図５は、実施形態に係る書き込みデータの確認手順を示すフロー図である。図５は、図４中に示すデータ確認処理（Ｓ０５）において実行される処理を表すフロー図である。
【００２２】
コントローラＣＬは、データを書き込んだメモリセルＭＣのアドレスを指定する（Ｓ１１）。続いて、そのメモリセルＭＣに読み出し電圧ＶＲＥＡＤを印加し、記憶されたデータを読み出す（Ｓ１２）。
【００２３】
コントローラＣＬは、読み出されたデータと、書き込んだデータと、を比較する（Ｓ１３）。読み出されたデータが、書き込んだデータと一致しない場合、コントローラＣＬは、追加書き込みを実行する（Ｓ１４）。続いて、追加書き込みされたデータを読み出し（Ｓ１２）、書き込んだデータと比較する（Ｓ１３）。
【００２４】
読み出されたデータが、書き込んだデータと一致した場合、コントローラＣＬは、読み出されたデータに対応するセル電流ＩＣＥＬＬと、寿命判定基準ＩＥＬと、を比較する（Ｓ１５）。セル電流ＩＣＥＬＬが、寿命判定基準ＩＥＬよりも大きい場合、コントローラＣＬは、当該メモリセルＭＣに対しフラグ１をセットする（Ｓ１６）。具体的には、コントローラＣＬは、当該メモリセルＭＣのアドレスを所定の領域に記憶させる。コントローラＣＬは、その領域に保持されたメモリセルＭＣのアドレスを読み出すことにより、フラグ１の有無を確認することができる。
【００２５】
セル電流ＩＣＥＬＬが、寿命判定基準ＩＥＬと同じかもしくは小さい場合、もしくは、フラグ１を設定した後において、コントローラＣＬは、続けて確認（verify）するべきメモリセルＭＣの有無を判定する（Ｓ１７）。続けて確認すべきメモリセルＭＣが残っていなければデータ確認処理を終了させる。また、続けて確認すべきメモリセルＭＣがあれば、そのアドレスを指定し（Ｓ１１）、処理を継続する。
【００２６】
図６は、実施形態に係るデータ書き込み手順を示すフロー図である。図６は、図４中のデータ書き込み（Ｓ０３）において実行される処理を示すフロー図である。
【００２７】
コントローラＣＬは、指定されたデータが書き込まれるメモリセルＭＣのアドレスを取得する（Ｓ２１）。取得されたアドレスのうちの指定されたデータに対応して実際にデータが書き込まれるメモリセルＭＣは、未使用、もしくは、データが消去されたメモリセルＭＣであり、高抵抗状態ＨＲＳにある。
【００２８】
コントローラＣＬは、データを書き込むメモリセルＭＣにフラグ１が設定されているか否かを判定する（Ｓ２２）。当該メモリセルＭＣにフラグ１が設定されている場合、コントローラＣＬは、データ書き込みを止め、次のメモリセルＭＣのアドレスを取得する。
【００２９】
データを書き込むメモリセルＭＣにフラグ１が設定されていない場合、コントローラＣＬは、データに対応した書き込み電圧ＶＳＥＴを選択する（Ｓ２３）。例えば、書き込むべきデータが低抵抗状態ＬＲＳに対応する場合、メモリセルＭＣを高抵抗状態から低抵抗状態へ遷移させるために必要な電圧（以下、第１遷移電圧ＶＣＶＨＬ）よりも高い書き込み電圧ＶＳＥＴを選択する。また、書き込むべきデータが高抵抗状態ＨＲＳに対応する場合、メモリセルＭＣを高抵抗状態ＨＲＳに保持する電圧、例えば、０Ｖを、書き込み電圧ＶＳＥＴとして選択する。
【００３０】
本明細書では、メモリセルＭＣに印加する電圧をプラス電圧として、その大小関係を説明する。したがって、メモリセルＭＣに印加される第１遷移電圧ＶＣＶＨＬおよび書き込み電圧ＶＳＥＴの両方が共にマイナス電圧の場合には、その絶対値の大小関係を説明しているものと理解すべきである。すなわち、ビット線ＢＬとワード線ＷＬとの間に印加される書き込み電圧ＶＳＥＴの絶対値は、第１遷移電圧ＶＣＶＨＬの絶対値よりも大きい。
【００３１】
続いて、コントローラＣＬは、データを書き込むメモリセルＭＣに接続されたビット線ＢＬとワード線ＷＬとの間に書き込み電圧ＶＳＥＴを印加し、そのメモリセルＭＣにデータを書き込む（Ｓ２４）。すなわち、当該メモリセルＭＣの抵抗状態を、書き込まれるデータに対応して、遷移させるか、または、その状態に保持する。
【００３２】
コントローラＣＬは、書き込みの完了を確認する（Ｓ２５）。書き込むべきデータが残っている場合、コントローラＣＬは、次のメモリセルＭＣのアドレスを取得し（Ｓ２１）、処理を継続する。指定されたデータの全ての書き込みを完了した場合、コントローラＣＬは、データ書き込み処理を終了させる。
【００３３】
上記の通り、本実施形態では、低抵抗状態ＬＲＳにあるメモリセルＭＣに読み出し電圧ＶＲＥＡＤを印加した場合に流れるセル電流ＩＣＥＬＬが、寿命判定基準ＩＥＬを超えた時、フラグ１を設定する。そして、フラグ１が設定されたメモリセルＭＣへのデータ書き込みを実行しない判断を行う。すなわち、セル電流ＩＣＥＬＬが寿命判定基準ＩＥＬを超えたメモリセルＭＣへのデータ書き込みを禁止し、データ書き込みおよび消去のサイクルを停止させる。これにより、セル電流ＩＣＥＬＬが急増したメモリセルＭＣにおいて、電流、電圧ストレスを伴うデータ書き込みおよび消去を停止させ、短絡故障に至る劣化の進行を抑制することができる。
【００３４】
次に、図１および図７〜図１０を参照して、実施形態の変形例に係る抵抗変化型メモリ装置の制御方法を説明する。図７は、実施形態に係るメモリセルのデータ書き込み電圧および消去電圧を示すグラフである。図８〜図１０は、実施形態の変形例に係る制御手順を示すフロー図である。
【００３５】
図７は、メモリセルＭＣにおける第１遷移電圧ＶＣＶＨＬおよび第２遷移電圧ＶＣＶＬＨをデータ書き込みおよび消去のサイクル数に対して示したグラフである。横軸は、サイクル数、縦軸は、電圧である。第１遷移電圧ＶＣＶＨＬは、メモリセルＭＣを高抵抗状態から低抵抗状態へ遷移させるために必要な電圧であり、第２遷移電圧ＶＣＶＬＨは、低抵抗状態から高抵抗状態へ遷移させるために必要な電圧である。なお、典型的には、第１遷移電圧ＶＣＶＨＬは、第２遷移電圧ＶＣＶＬＨとは逆極性であり、図７中に示す電圧は、それぞれの絶対値と解釈すべきである。
【００３６】
図７に示すように、第１遷移電圧ＶＣＶＨＬは、サイクル数の増加と共に徐々に高くなる傾向を示す。そして、第１遷移電圧ＶＣＶＨＬは、サイクル数Ｃ０において変動し始め、その変動範囲は、サイクル数が増加するにつれて大きくなる。さらに、第１遷移電圧ＶＣＶＨＬが初期の値ＶＣＶＨＬ０よりも低くなる場合が生じる。
【００３７】
例えば、第１遷移電圧ＶＣＶＨＬおよび第２遷移電圧ＶＣＶＬＨのこれらの変化を踏まえて、消去電圧ＶＲＥＳＥＴおよび書き込み電圧ＶＳＥＴ１を設定する。消去電圧ＶＲＥＳＥＴは、第２遷移電圧ＶＣＶＬＨと同極性であり、第２遷移電圧ＶＣＶＬＨの絶対値よりも大きい値に設定される。また、書き込み電圧ＶＳＥＴ１は、第１遷移電圧ＶＣＶＬＨと同極性であり、第１遷移電圧ＶＣＶＬＨの絶対値よりも大きい値に設定される。すなわち、消去電圧ＶＲＥＳＥＴは、書き込み電圧ＶＳＥＴ１とは逆極性である。
【００３８】
さらに、この例では、書き込み電圧ＶＳＥＴ２を設定する。書き込み電圧ＶＳＥＴ２は、書き込み電圧ＶＳＥＴ１と同極性であり、その絶対値は、書き込み電圧ＶＳＥＴ１の絶対値よりも小さい。さらに、書き込み電圧ＶＳＥＴ２は、第１遷移電圧ＶＣＶＬＨの変動範囲内のレベルに設定される。好ましくは、書き込み電圧ＶＳＥＴ２は、第１遷移電圧ＶＣＶＨＬの初期値ＶＣＶＨＬ０と同じレベルもしくは初期値ＶＣＶＨＬ０よりも低いレベルに設定される。
【００３９】
図７に示す第１遷移電圧ＶＣＶＨＬの変動は、低抵抗状態ＬＲＳにおけるセル電流ＩＣＥＬＬの増加に対応する。図２に示すように、セル電流ＩＣＥＬＬは、サイクル数がＣ０を超えたところで増加し始める。さらに、サイクル数が増えるとセル電流ＩＣＥＬＬは急増する。これに対応して、第１遷移電圧ＶＣＶＨＬの変動範囲が大きくなる。同時に、第２遷移電圧ＶＣＶＬＨの変化は、増加から低下へと転じる。例えば、第１遷移電圧ＶＣＶＨＬがその初期値ＶＣＶＨＬ０よりも低下するメモリセルＭＣは、他のメモリセルＭＣよりも劣化が進行していると考えられる。
【００４０】
この例では、低抵抗状態ＬＲＳにおけるセル電流ＩＣＥＬＬが急増しているメモリセルＭＣに対して、書き込み電圧ＶＳＥＴ２によりデータ書き込みのテストを実施する。その結果に基づいて、第１遷移電圧ＶＣＶＨＬが電圧ＶＳＥＴ２よりも小さくなっているメモリセルＭＣを選別し、例えば、それらのメモリセルＭＣを書き込み禁止とする。これにより、メモリセルＭＣの短絡故障を防止する。
【００４１】
図８は、実施形態の変形例に係るメモリセルＭＣへフラグ２を設定する手順を示すフロー図である。フラグ２は、フラグ１が設定されたメモリセルＭＣのうちで、遷移電圧ＶＣＶＨＬが低下しているものに対して設定される。すなわち、フラグ１が設定されたメモリセルＭＣのうちの劣化が進行しているものを選別する手順を表している。図８に示す手順は、例えば、図４に示すデータ確認（Ｓ０５）後、もしくは、外部からコントローラＣＬへコマンドが入力されないアイドリング時に実行される。また、図４のデータ確認（Ｓ０５）では、図５に示す手順が実行されているものとする。
【００４２】
コントローラＣＬは、フラグ１が設定され、データが書き込まれているメモリセルＭＣを抽出する（Ｓ３１）。続いて、抽出されたメモリセルＭＣに記憶されているデータを他のメモリセルＭＣへ移行させる（Ｓ３２）。移行先のメモリセルＭＣは、未使用もしくはデータを消去したメモリセルＭＣであり、フラグ１が設定されていないことは言うまでもない。
【００４３】
コントローラＣＬは、抽出されたメモリセルＭＣに接続されたビット線ＢＬとワード線ＷＬとの間に消去電圧ＶＲＥＳＥＴを印加し、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳに遷移させる（Ｓ３３）。
【００４４】
コントローラＣＬは、当該メモリセルＭＣに接続されたビット線ＢＬとワード線ＷＬとの間に、通常の書き込み電圧ＶＳＥＴ１よりも絶対値の小さい、前述した書き込み電圧ＶＳＥＴ２を印加する（Ｓ３４）。続いて、コントローラＣＬは、同じビット線ＢＬとワード線ＷＬとの間に読み出し電圧ＶＲＥＡＤを印加し、ビット線ＢＬに流れるセル電流ＩＣＥＬＬを検出する。さらに、コントローラＣＬは、検出されたセル電流ＩＣＥＬＬとデータ判定基準ＩＳＴとを比較する（Ｓ３５）。
【００４５】
セル電流ＩＣＥＬＬがデータ判定基準ＩＳＴよりも大きい場合、コントローラＣＬは、当該メモリセルＭＣにフラグ２を設定する（Ｓ３６）。すなわち、当該メモリセルＭＣでは、第１遷移電圧ＶＣＶＨＬが書き込み電圧ＶＳＥＴ２よりも低下しており、データ書き込みおよび消去のサイクルによる劣化が進んでいると判断される。
【００４６】
セル電流ＩＣＥＬＬがデータ判定基準ＩＳＴよりも小さい場合、もしくは、フラグ２を設定した後において、コントローラＣＬは、当該メモリセルＭＣに接続されたビット線ＢＬとワード線ＷＬとの間に消去電圧ＶＲＥＳＥＴを印加し、高抵抗状態ＨＲＳへ遷移させる（Ｓ３７）。
【００４７】
コントローラＣＬは、フラグ１が設定されたメモリセルの抽出完了を確認する（Ｓ３８）。抽出すべきメモリセルＭＣが残っている場合、コントローラＣＬは、次のメモリセルＭＣを抽出し（Ｓ３１）、処理を継続する。フラグ１が設定されたメモリセルの抽出を完了した場合、コントローラＣＬは、フラグ２の設定処理を終了させる。
【００４８】
上記の手順によりフラグ２が設定されたメモリセルＭＣに対して、例えば、データの書き込みを禁止することにより、メモリセルＭＣの短絡故障をより効率的に防止することができる。この場合、フラグ１は、セル電流ＩＣＥＬＬが急増したメモリセルＭＣを選別し、フラグ２の設定対象を限定するために設けられる。
【００４９】
また、上記の手順において、メモリセルＭＣを高抵抗状態に遷移させるステップＳ３７は、省略しても良い。図２に示すように、低抵抗状態ＬＲＳにおいてセル電流ＩＣＥＬＬが急増した場合でも、高抵抗状態ＨＲＳにおけるセル電流ＩＣＥＬＬの増加は見られない。したがって、フラグ２が設定されたメモリセルＭＣへの書き込みを禁止した後において、高抵抗状態ＨＲＳに遷移させることにより電力消費を削減できる。このような場合は、ステップＳ３７を実行することが好ましい。一方、高抵抗状態ＨＲＳへ遷移させることによる電力消費の削減効果が小さい場合には、ステップＳ３７を省略することによる処理速度の向上を選択しても良い。
【００５０】
図９は、実施形態の変形例に係るデータ書き込み手順を示すフロー図である。この例では、フラッグ２が設定されたメモリセルＭＣに対して書き込みを禁止する手順を示している。図９は、図４中のデータ書き込み（Ｓ０３）において実行される処理を示すフロー図である。
【００５１】
コントローラＣＬは、指定されたデータを書き込むメモリセルＭＣのアドレスを取得する（Ｓ４１）。データが書き込まれるメモリセルＭＣは、未使用、もしくは、データを消去したメモリセルＭＣであり、高抵抗状態ＨＲＳにある。
【００５２】
コントローラＣＬは、取得したアドレスのメモリセルＭＣにフラグ２が設定されているか否かを判定する（Ｓ４２）。当該メモリセルＭＣにフラグ２が設定されている場合、コントローラＣＬは、次のアドレスを取得する（Ｓ４１）。
【００５３】
データを書き込むメモリセルＭＣにフラグ２が設定されていない場合、コントローラＣＬは、データに対応した書き込み電圧ＶＳＥＴを選択する（Ｓ４３）。例えば、書き込むべきデータが低抵抗状態ＬＲＳに対応する場合、書き込み電圧ＶＳＥＴ１を選択する。また、書き込むべきデータが高抵抗状態ＨＲＳに対応する場合、当該メモリセルＭＣを高抵抗状態ＨＲＳに保持する電圧、例えば、０Ｖを書き込み電圧ＶＳＥＴとして選択する。
【００５４】
続いて、コントローラＣＬは、当該メモリセルＭＣに接続されたビット線ＢＬとワード線ＷＬとの間に書き込み電圧ＶＳＥＴを印加し、データを書き込む（Ｓ４４）。
【００５５】
コントローラＣＬは、書き込みの完了を確認する（Ｓ４５）。書き込むべきデータが残っている場合、コントローラＣＬは、次のメモリセルＭＣのアドレスを取得し（Ｓ４１）、処理を継続する。指定されたデータの全ての書き込みを完了した場合、コントローラＣＬは、データ書き込み処理を終了させる。
【００５６】
この例では、フラグ１およびフラグ２が設定されたメモリセルＭＣへのデータ書き込みが禁止される。一方、フラグ１のみが設定されたメモリセルＭＣへのデータ書き込みは継続される。
【００５７】
実施形態は、上記の例に限定される訳ではない。例えば、図９に示すステップＳ４２において、メモリセルＭＣにフラグ１が設定されていることを判断し、そのメモリセルＭＣを書き込み禁止とするステップに変更しても良い。さらに、図４に示すテータ読み出し処理（Ｓ０２）およびデータ消去処理（Ｓ０４）において、メモリセルＭＣにフラグ２が設定されていることを判断し、そのメモリセルＭＣにおけるデータ読み出しおよびデータ消去を禁止するステップを加えても良い。すなわち、フラグ２が設定されたメモリセルＭＣに対するアクセスを禁止しても良い。
【００５８】
本実施形態では、複数のメモリセルＭＣに対して、個別にアクセスし、それぞれの処理を実行する例を説明した。しかしながら、実施形態は、これらに限定される訳ではなく、複数のメモリセルＭＣを含むメモリブロック毎に処理を実行しても良い。
【００５９】
図１０は、実施形態の変形例に係るメモリセルＭＣの置き換え手順を示すフロー図である。図１０では、メモリブロック毎に実行される置き換え処理を例示する。図１０に示す手順は、例えば、外部からコントローラＣＬへコマンドが入力されないアイドリング時に実行される。
【００６０】
コントローラＣＬは、フラグ２が設定されているメモリセルＭＣを抽出する（Ｓ５１）。この処理は、例えば、メモリセルアレイＭＣＡに含まれる全てのメモリセルＭＣに対して実行される。
【００６１】
コントローラＣＬは、メモリブロック毎にフラグ２が設定されたメモリセルＭＣの数をカウントし（Ｓ５２）、その数が基準以下であるか否かを判断する（Ｓ５３）。メモリブロックは、例えば、１つのビット線ＢＬに接続された複数のメモリセルＭＣである。
【００６２】
基準を超える数のメモリセルＭＣを含むメモリブロックがある場合、コントローラＣＬは、そのブロックに対しフラグ３を設定する（Ｓ５４）。
【００６３】
さらに、コントローラＣＬは、フラグ３が設定されたメモリブロックを予備のメモリブロックに置き換える（Ｓ５５）。具体的には、フラグ３が設定されたメモリブロックに記憶されたデータを予備のメモリブロックに移し、フラグ３が設定されたメモリブロックをアクセス禁止とする。
【００６４】
コントローラＣＬは、メモリブロックの置き換え（Ｓ５５）後、もしくは、全てのメモリブロックにおいてフラグ２が設定されたメモリセルＭＣの数が基準以下である場合に、置き換え処理を終了させる。
【００６５】
この例では、各メモリブロックにおいて、書き込み禁止のメモリセルＭＣの数が許容数（基準）を超えた場合に、そのメモリブロックをアクセス禁止とし、予備のメモリブロックに置き換える処理を実行する。さらに、メモリブロックの置き換え（Ｓ５５）後において、フラグ３が設定されたメモリブロックに含まれるメモリセルＭＣを高抵抗状態へ遷移させる処理（図示しない）を実行しても良い。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
１…抵抗変化型メモリ装置、  ＢＬ…ビット線、  ＷＬ…ワード線、  ＣＬ…コントローラ、  ＨＲＳ…高抵抗状態、  ＬＲＳ…低抵抗状態、  ＩＣＥＬＬ…セル電流、  ＩＥＬ…寿命判定基準、  ＩＳＴ…データ判定基準、  ＭＣ…メモリセル、  ＭＣＡ…メモリセルアレイ、  ＲＤ…ローデコーダ、  ＳＡ…センスアンプ、  ＶＣＶＨＬ…第１遷移電圧、  ＶＣＶＬＨ…第２遷移電圧、  ＶＲＥＳＥＴ…消去電圧、  ＶＳＥＴ、ＶＳＥＴ１、ＶＳＥＴ２…書き込み電圧
【図１】
2018106791.tif 000003
【図２】
2018106791.tif 000004
【図３】
2018106791.tif 000005
【図４】
2018106791.tif 000006
【図５】
2018106791.tif 000007
【図６】
2018106791.tif 000008
【図７】
2018106791.tif 000009
【図８】
2018106791.tif 000010
【図９】
2018106791.tif 000011
【図１０】
2018106791.tif 000012