(57)【要約】【課題】信号処理装置が、ＣＰＵから制御される副演算部によって制御される場合に、ＣＰＵからリセットを行う。【解決手段】モジュールＡ１０３はＣＰＵＡ１０１によって制御され、モジュールＢ１０４はＣＰＵＢ１０２によって制御される。信号処理装置１０５は、モジュールＡ１０３及びモジュールＢ１０４によって制御される。ＣＰＵＡ１０１及びＣＰＵＢ１０２は、信号処理装置１０５にリセット要求を発行する。信号処理装置１０５は、信号処理部１５２を起動したモジュールの制御元のＣＰＵを識別するための制御元識別信号と、ＣＰＵから受け付けたリセット要求とに基づいてリセット処理を実施する。【選択図】図２
2018147020.tif 000002
【特許請求の範囲】
【請求項１】
複数の中央処理装置と、
前記複数の中央処理装置から制御される副演算部と、
前記副演算部から制御される信号処理装置とを備え、
前記複数の中央処理装置は、前記副演算部及び信号処理装置に対してそれぞれリセット要求を発行し、
前記信号処理装置は、
前記副演算部により起動されて信号処理を実行する処理実行部と、
前記複数の中央処理装置からリセット要求を受け付けるリセット受付部と、
前記処理実行部を起動した副演算部の制御元の中央処理装置を識別するための制御元識別信号と、前記リセット受付部が受け付けたリセット要求とに基づいてリセット処理を実施するリセット制御部とを有する信号処理システム。
【請求項２】
前記副演算部を複数有し、
前記信号処理装置は、前記複数の副演算部からアクセス要求信号を受信し、前記アクセス要求信号を送信した副演算部のうちの１つを、前記処理実行部を起動する副演算部として決定する調停部を更に有する請求項１に記載の信号処理システム。
【請求項３】
前記複数の副演算部は前記複数の中央処理装置のそれぞれから制御され、前記調停部は、前記処理実行部を起動する副演算部として決定した副演算部を識別する信号を、前記制御元識別信号として前記リセット制御部に出力する請求項２に記載の信号処理システム。
【請求項４】
前記調停部は、前記処理実行部を起動する副演算部として決定した副演算部にアクノリッジ信号を出力する請求項２に記載の信号処理システム。
【請求項５】
前記複数の中央処理装置からアクセス遮断要求を受け付けるアクセス遮断設定受付部と、
前記アクセス遮断設定受付部が一の中央処理装置から前記アクセス遮断要求を受け付けている場合に、前記アクセス要求信号を送信した副演算部に対するアクノリッジ信号の出力を遮断するアクセス遮断部とを更に有する請求項４に記載の信号処理システム。
【請求項６】
前記中央処理装置は、前記リセット要求の発行に先立って、前記アクセス遮断設定受付部に前記アクセス遮断要求を送信する請求項５に記載の信号処理システム。
【請求項７】
前記アクセス遮断設定受付部は、前記リセット処理が終了すると前記アクセス遮断要求をクリアし、前記アクセス遮断部は、前記アクセス遮断設定受付部においてアクセス遮断要求がクリアされた後、前記アクセス要求信号を送信した副演算部に前記アクノリッジ信号を出力する請求項５に記載の信号処理システム。
【請求項８】
前記複数の中央処理装置の少なくとも１つから占有モード設定を受け付ける占有モード受付部を更に有し、
前記調停部は、前記占有モード受付部が一の中央処理装置から前記占有モード設定を受け付けている場合は、当該一の中央処理装置により制御される副演算部を、前記処理実行部を起動する副演算部として決定する請求項２に記載の信号処理システム。
【請求項９】
前記調停部は、前記処理実行部を起動する副演算部として決定した副演算部にアクノリッジ信号を出力するものであり、
前記複数の中央処理装置からアクセス遮断要求を受け付けるアクセス遮断設定受付部と、
前記アクセス遮断設定受付部が一の中央処理装置から前記アクセス遮断要求を受け付けている場合に、前記アクセス要求信号を送信した、他の中央処理装置により制御される副演算部に対するアクノリッジ信号の出力を遮断するアクセス遮断部とを更に有する請求項８に記載の信号処理システム。
【請求項１０】
前記複数の中央処理装置のうち、前記占有モード設定を行った中央処理装置以外の中央処理装置は、前記リセット要求の発行に先立って、前記アクセス遮断設定受付部に前記アクセス遮断要求を送信する請求項９に記載の信号処理システム。
【請求項１１】
前記副演算部は、複数の中央処理装置から制御される副演算部を含み、該複数の中央処理装置から制御される副演算部は、前記リセット制御部に前記制御元識別信号を出力する請求項１に記載の信号処理システム。
【請求項１２】
前記複数の中央処理装置から制御される副演算部は、前記複数の中央制御装置のうち、制御元の中央処理装置が前記リセット要求を発行した場合にリセット処理を実施する請求項１１に記載の信号処理システム。
【請求項１３】
前記リセット制御部は、前記制御元識別信号が示す中央処理装置と、前記リセット受付部が受け付けたリセット要求の発行元の中央処理装置とが一致しない場合、前記リセット処理を実施しない請求項１に記載の信号処理システム。
【請求項１４】
前記リセット制御部は、前記処理実行部が、前記制御元識別信号が前記リセット受付部がリセット要求を受け付けた中央処理装置とは異なる中央処理装置を示す場合は、前記信号処理装置のうち当該中央処理装置に専用の部分をリセットする請求項１に記載の信号処理システム。
【請求項１５】
中央処理装置から制御される副演算部により起動されて信号処理を実行する処理実行部と、
複数の中央処理装置からリセット要求を受け付けるリセット受付部と、
前記処理実行部を起動した副演算部の制御元の中央処理装置を識別するための制御元識別信号と、前記リセット受付部が受け付けたリセット要求とに基づいてリセット処理を実施するリセット制御部とを備える信号処理装置。
【請求項１６】
信号処理装置の信号処理を起動する副演算部を制御する中央処理装置からリセット要求を受け付け、
前記信号処理を起動した副演算部の制御元の中央処理装置を識別するための制御元識別信号を生成し、
前記制御元識別信号と、前記中央処理装置から受け付けたリセット要求とに基づいて前記信号処理装置においてリセット処理を実施するリセット制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号処理装置に関し、例えば中央処理装置により制御される副演算部から制御される信号処理装置に関する。
【０００２】
また、本発明は、信号処理システム及び方法に関し、例えば上記信号処理装置を含む信号処理システム、及びそのような信号処理システムにおけるリセット制御方法に関する。
【背景技術】
【０００３】
特許文献１は、情報処理装置におけるリセット制御方式を開示する。特許文献１に記載される情報処理装置は、複数の中央処理装置に接続される。情報処理装置は、複数の中央処理装置から送信されるリセット要求のうち、現在処理中の中央処理装置が送信したリセット要求を受領してリセット処理を行う。情報処理装置は、処理実行中ではない中央処理装置が送信したリセット要求については、現在の処理が終了した後の非処理時にリセット要求を受領してリセット処理を行う。
【０００４】
具体的に、特許文献１に記載される情報処理装置は、複数の中央処理装置のそれぞれに対応した複数のフリップフロップ（ＦＦ：Flip Flop）とＡＮＤ回路とを有する。情報処理装置では、複数のＦＦのうち、現在処理中の中央処理装置に対応するＦＦのみ値が「１」にセットされ、他のＦＦの値は「０」にセットされる。各ＡＮＤ回路は、各ＦＦの出力と、各中央処理装置から送信されたリセット要求との論理積を出力する。このようにすることで、複数の中央処理装置のうち、現在処理中の中央処理装置が送信したリセット要求のみがＡＮＤ回路を通過して受領される。他の中央処理装置が送信したリセット要求は、ＡＮＤ回路で遮断されるため、受領されない。現在の処理が終了した後の非処理時は、全てのＦＦが「１」にセットされ、全ての中央処理装置が送信したリセット要求が受領可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭５８−３３７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のリセット制御方式が適用可能な装置は、情報処理装置が、リセット要求を送信（発行）する複数の中央処理装置から直接に制御されるものに限られる。本発明者らは、特許文献１に記載のリセット制御方式を、リセット要求を発行する複数の中央処理装置から情報処理装置が直接に制御されない構成に適用した場合に、リセット処理が正常に実施できない場合があることを見出した。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、情報処理システムは、複数の中央処理装置と、複数の中央処理装置から制御される副演算部と、副演算部から制御される信号処理装置とを備え、信号処理装置は、中央処理装置が発行したリセット要求を受け付けると、信号処理装置の処理実行部を起動した副演算部の制御元の中央処理装置を識別するための制御元識別信号と、受け付けたリセット要求とに基づいてリセット処理を実施するものである。
【発明の効果】
【０００９】
前記一実施の形態によれば、リセット要求を発行した中央処理装置とは異なる中央処理装置が起動した処理を阻害することなく信号処理装置をリセットすることができる。
【図面の簡単な説明】
【００１０】
【図１】複数システムを有する半導体装置の一例を示すブロック図。
【図２】実施形態１に係る信号処理システムを示すブロック図。
【図３】通常動作時の各部の動作波形を示すタイミングチャート。
【図４】リセット時の動作手順を示すフローチャート。
【図５】リセット時の各部の動作波形を示すタイミングチャート。
【図６】実施形態２に係る信号処理システムを示すブロック図。
【図７】アクセス遮断回路の構成例を示すブロック図。
【図８】アクノリッジ信号が遮断されない場合の各部の動作波形を示すタイミングチャート。
【図９】アクノリッジ信号の遮断を行う場合の各部の動作波形を示すタイミングチャート。
【図１０】実施形態３に係る信号処理システムを示すブロック図。
【図１１】変形例１に係る信号処理システムにおけるリセット時の動作手順を示すフローチャート。
【図１２】変形例２に係る信号処理システムを示すブロック図。
【図１３】変形例３に係る信号処理システムを示すブロック図。
【図１４】変形例３におけるセレクト信号ＳＥＬの生成部分の構成例を示すブロック図。
【図１５】アクセス遮断回路の別の構成例を示すブロック図。
【発明を実施するための形態】
【００１１】
実施形態の説明に先立って、実施形態を想到するに至った経緯について説明する。近年、複数のハードウェア（Ｈ／Ｗ）プラットフォームで実現されていた複数のシステムが、マルチコアの単一のＨ／Ｗプラットフォームで実現されるようになってきた。図１に、そのようなシステムの一例を示す。半導体装置１０は、ＣＰＵ（Central Processing Unit）１１、ＣＰＵ１２、画像符号化復号装置１３、画像符号化復号装置１４、データ圧縮伸長装置１５、画像処理装置１６、データ圧縮伸長装置１７、メモリコントローラ１８、ＵＳＢ（Universal Serial Bus）インタフェース１９、サウンドインタフェース２０、カメラ入力インタフェース２１、映像出力インタフェース２２、及びＳＤカードインタフェース２３を有する。半導体装置１０において、各要素はマスタバス２５を介して相互に接続され、通信可能である。
【００１２】
ＣＰＵ１１及びＣＰＵ１２は、半導体装置１０の全体を統括し、半導体装置１０において各種処理を実行する。画像符号化復号装置１３及び画像符号化復号装置１４は、画像の符号化、及び復号を行う。画像符号化復号装置１３及び画像符号化復号装置１４は、例えば相互に異なるコーデックで、画像の符号化及び復号を行う。あるいは、画像符号化復号装置１３及び画像符号化復号装置１４の一方が画像の符号化を行い、他方が画像の復号を行うこととしてもよい。画像処理装置１６は、画像に対して各種画像処理を実施する。例えば、画像処理装置１６は、画像の拡大、縮小、回転、及び／又は重ね合わせなどの処理を行う。あるいは、画像処理装置１６は、例えばＡＤＡＳ（Advanced Driving Assistant System）における物体の認識などの処理を行ってもよい。
【００１３】
データ圧縮伸長装置１５及びデータ圧縮伸長装置１７は、データの圧縮、及び伸長を行う。画像符号化復号装置１３及び１４は、データ圧縮伸長装置１５を介してマスタバス２５から画像データやストリームデータなどを取得し、データ圧縮伸長装置１５を介してマスタバス２５に符号化又は復号された画像データやストリームデータなどを出力する。画像処理装置１６は、データ圧縮伸長装置１７を介して、マスタバス２５との間で画像データの送受信を行う。データ圧縮伸長装置１５及びデータ圧縮伸長装置１７を用いることで、マスタバス２５上を送受信される画像データの帯域を圧縮することが可能である。
【００１４】
メモリコントローラ１８は、外部のメモリ３０に対するデータの読み出し及び書き込みを制御する。メモリコントローラ１８は、例えばデータ圧縮伸長装置１５と同様に、メモリ３０から読み込んだデータを圧縮してマスタバス２５に出力し、マスタバス２５から入力された圧縮されたデータを伸長してメモリ３０に書き込む機能も有する。ＵＳＢインタフェース１９は、例えば外部のＵＳＢメモリ３１に接続され、ＵＳＢメモリ３１に対するデータの読み出し及び書き込みを制御する。サウンドインタフェース２０は、外部のスピーカ３２にオーディオ信号を出力する。また、サウンドインタフェース２０は、マイク３３から音声信号などを入力する。
【００１５】
カメラ入力インタフェース２１は、外部のカメラ３４から映像データを入力する。映像出力インタフェース２２は、外部のモニタなどの映像表示装置３５に、映像データを出力する。ＳＤカードインタフェース２３は、外部のＳＤメモリカード３６に対するデータの読み出し及び書き込みを制御する。
【００１６】
半導体装置１０において、カメラ入力インタフェース２１を通じて入力された映像データは、メモリコントローラ１８を通じてメモリ３０に記憶される。画像符号化復号装置１３は、例えばＣＰＵ１１によって起動され、メモリ３０に記憶された映像データ（画像データ）を、データ圧縮伸長装置１５、マスタバス２５、及びメモリコントローラ１８を介して取得し、符号化する。画像符号化復号装置１４は、例えばＣＰＵ１２によって起動され、メモリ３０に記憶された映像データを、データ圧縮伸長装置１５、マスタバス２５、及びメモリコントローラ１８を介して取得し、符号化する。
【００１７】
データ圧縮伸長装置１５は、画像符号化復号装置１３と画像符号化復号装置１４とに共通に配置されており、一方がデータ圧縮伸長装置１５を介してマスタバス２５にアクセスしている間、他方はマスタバス２５にアクセスすることができない。データ圧縮伸長装置１５が、画像符号化復号装置１３と画像符号化復号装置１４とに共用されることで、半導体装置１０においてデータ圧縮伸長装置１５部分の実装面積などの削減が可能である。
【００１８】
上記半導体装置１０において、データ圧縮伸長装置１５は、画像符号化復号装置１３又は画像符号化復号装置１４の制御を受けて動作する。ＣＰＵ１１及びＣＰＵ１２は、画像符号化復号装置１３及び画像符号化復号装置１４をそれぞれ制御するものの、データ圧縮伸長装置１５がどちらの画像符号化復号装置に使用されているかは関知しない。
【００１９】
ここで、半導体装置１０において、何らかの原因でＣＰＵ１１又はＣＰＵ１２が、画像符号化復号装置１３又は画像符号化復号装置１４をリセットすることを考える。ＣＰＵ１１又はＣＰＵ１２は、例えばマスタバス２５に接続された他のモジュールが原因でマスタバス２５からの反応がなくなり、ハングアップが検出された場合などに、画像符号化復号装置１３又は画像符号化復号装置１４をリセットする。この場合、ＣＰＵ１１又はＣＰＵ１２は、画像符号化復号装置１３及び画像符号化復号装置１４が共通に使用するデータ圧縮伸長装置１５もリセットする。
【００２０】
しかしながら、ＣＰＵ１１及びＣＰＵ１２は、データ圧縮伸長装置１５がどちらの画像符号化復号装置によって使用されているか関知していない。本発明者らは、例えばＣＰＵ１１が画像符号化復号装置１３を動作させて画像符号化復号装置１３がデータ圧縮伸長装置１５を介してマスタバス２５にアクセスしている場合に、ＣＰＵ１２が画像符号化復号装置１４とデータ圧縮伸長装置１５との双方をリセットすると、画像符号化復号装置１３のマスタバス２５へのアクセスが阻害されるという問題が生じることを発見した。
【００２１】
以下、図面を参照しつつ、上記課題を解決するための手段を適用した実施形態を詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、又はその他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、又はそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、何れかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００２２】
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスク）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、及び半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクション又は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部又は全部の変形例、応用例、詳細説明、又は補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、又は位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２５】
以下の実施形態においては、主に、各種信号がＨ（High）アクティブの信号である例を説明するが、これには限定されない。各種信号は、Ｌ（Low）アクティブの信号であってもよい。あるいは、各種信号には、Ｈアクティブの信号とＬアクティブの信号とが混在していてもよい。
【００２６】
［実施形態１］
図２は、実施形態１に係る信号処理システムを示す。信号処理システム１００は、ＣＰＵＡ１０１、ＣＰＵＢ１０２、モジュールＡ１０３、モジュールＢ１０４、信号処理装置１０５を有する。ＣＰＵＡ１０１、ＣＰＵＢ１０２、モジュールＡ１０３、モジュールＢ１０４は、スレーブバス１０７に接続される。信号処理装置１０５は、マスタバス１０６及びスレーブバス１０７に接続される。ＣＰＵＡ１０１及びＣＰＵＢ１０２は、それぞれスレーブバス１０７を介してモジュールＡ１０３、モジュールＢ１０４、及び信号処理装置１０５と通信することができる。モジュールＡ１０３及びモジュールＢ１０４は、信号処理装置１０５を介してマスタバス１０６にアクセスすることができる。
【００２７】
ＣＰＵＡ（中央処理装置Ａ）１０１及びＣＰＵＢ（中央処理装置Ｂ）１０２は、例えば図１の半導体装置１０におけるＣＰＵ１１及びＣＰＵ１２にそれぞれ対応する。モジュールＡ１０３及びモジュールＢ１０４は、ＣＰＵＡ１０１及びＣＰＵＢ１０２によりそれぞれ制御される副演算部である。モジュールＡ１０３及びモジュールＢ１０４は、例えば図１の半導体装置１０における画像符号化復号装置１３及び画像符号化復号装置１４に対応する。以下の説明では、モジュールＡ１０３はＣＰＵＡ１０１により制御され、モジュールＢ１０４は、ＣＰＵＢ１０２により制御されるものとする。なお、図２には、ＣＰＵ及び副演算部であるモジュールがそれぞれ２つずつ配置されている例が示されているが、ＣＰＵ及び副演算部の数は特には限定されず、ＣＰＵ及び副演算部がそれぞれ３つ以上配置される構成としてもよい。
【００２８】
信号処理装置１０５は、モジュールＡ１０３及びモジュールＢ１０４から制御される。信号処理装置１０５は、例えば図１の半導体装置１０におけるデータ圧縮伸長装置１５に対応する。マスタバス１０６は、図１の半導体装置１０におけるマスタバス２５に対応しており、信号処理装置１０５は、例えばマスタバス１０６に接続された図示しないメモリなどから圧縮されたデータを取得して伸長し、伸長したデータをモジュールＡ１０３及びモジュールＢ１０４に出力する。あるいは、信号処理装置１０５は、例えばモジュールＡ１０３及びモジュールＢ１０４からデータを取得して圧縮し、圧縮したデータをマスタバス１０６に接続された図示しないメモリなどに出力する。信号処理装置１０５は、例えばモジュールＡ１０３及びモジュールＢ１０４がリードする画像データのキャッシュとして動作してもよい。あるいは、信号処理部１０５は、画像の先読みを行う動作を行ってもよい。
【００２９】
ＣＰＵＡ１０１及びＣＰＵＢ１０２は、それぞれスレーブバス１０７を介してモジュールＡ１０３及びモジュールＢ１０４を制御する。ＣＰＵＡ１０１は、スレーブバス１０７を介してモジュールＡ１０３に処理開始を要求する。ＣＰＵＢ１０２は、スレーブバス１０７を介してモジュールＢ１０４に処理開始を要求する。
【００３０】
ＣＰＵＡ１０１及びＣＰＵＢ１０２は、何らかの原因でモジュールＡ１０３及びモジュールＢ１０４のリセットを行う場合は、スレーブバス１０７を介してモジュールＡ１０３及びモジュールＢ１０４にそれぞれリセットを要求する。このとき、ＣＰＵＡ１０１及びＣＰＵＢ１０２は、モジュールＡ１０３及びモジュールＢ１０４によって共通に使用される信号処理装置１０５にも、スレーブバス１０７を介してリセットを要求する。
【００３１】
［信号処理装置］
信号処理装置１０５は、アービタ部（調停部）１５１、信号処理部（処理実行部）１５２、レジスタ部Ａ１５３、レジスタ部Ｂ１５４、リセット制御部１５５、及びセレクタ１５６を有する。信号処理部１５２は、モジュールＡ１０３及びモジュールＢ１０４により起動されて信号処理を実行する。信号処理部１５２は、マスタバス１０６に接続されており、マスタバス１０６から取得したデータに対して信号処理を行い、信号処理されたデータをモジュールＡ１０３及びモジュールＢ１０４に出力する。また、信号処理部１５２は、モジュールＡ１０３及びモジュールＢ１０４から取得したデータに対して信号処理を行い、信号処理されたデータをマスタバス１０６に出力する。
【００３２】
アービタ部１５１は、複数のモジュールから出力されるアクセス要求の調停を行う。モジュールＡ１０３及びモジュールＢ１０４は、信号処理装置１０５へのアクセス時、信号処理装置１０５にそれぞれアクセス要求信号Ｒｅｑを送信する。アービタ部１５１は、モジュールＡ１０３及びモジュールＢ１０４からアクセス要求信号Ｒｅｑを受信し、アクセス要求信号Ｒｅｑを送信したモジュールのうちの１つを、信号処理部１５２を起動するモジュールとして決定（選択）する。
【００３３】
アービタ部１５１は、例えば最も早くアクセス要求信号Ｒｅｑを送信したモジュールを、信号処理部１５２を起動するモジュールとして決定する。アービタ部１５１は、複数のモジュールが同時にアクセス要求信号Ｒｅｑを送信した場合は、所定の優先順位に従って信号処理部１５２を起動するモジュールを決定すればよい。例えば、アービタ部１５１は、モジュールＡ１０３及びモジュールＢ１０４が同時にアクセス要求信号Ｒｅｑを送信した場合は、そのうちの一方、例えばモジュールＡ１０３を信号処理部１５２を起動するモジュールとして決定する。
【００３４】
アービタ部１５１は、信号処理部１５２を起動するモジュールとして決定したモジュールにアクノリッジ信号Ａｃｋを送信する。アービタ部１５１は、例えば調停の結果、モジュールＡ１０３を選択した場合は、モジュールＡ１０３に、リクエスト要求信号Ｒｅｑに対する応答としてアクノリッジ信号Ａｃｋを送信する。一方、アービタ部１５１は、調停の結果、モジュールＢ１０４を選択した場合は、モジュールＢ１０４に、リクエスト要求信号Ｒｅｑに対する応答としてアクノリッジ信号Ａｃｋを送信する。モジュールＡ１０３及びモジュールＢ１０４は、アービタ部１５１からアクノリッジ信号Ａｃｋを受信すると、信号処理装置１０５に対するアクセスを開始する。
【００３５】
アービタ部１５１は、信号処理部１５２を起動するモジュールとして決定したモジュールを識別する情報を示すセレクト信号ＳＥＬを、リセット制御部１５５及びセレクタ１５６に送信する。本実施形態では、モジュールＡ１０３はＣＰＵＡ１０１により制御され、モジュールＢ１０４はＣＰＵＢ１０２により制御されるため、セレクト信号ＳＥＬは、信号処理部１５２を起動するモジュールの制御元のＣＰＵを識別するための制御元識別信号と等価である。
【００３６】
セレクト信号ＳＥＬは、例えば２ビットで構成される。セレクト信号ＳＥＬの各ビットは、モジュールＡ１０３及びモジュールＢ１０４に対応する。アービタ部１５１は、調停の結果、モジュールＡ１０３を選択した場合は、例えば２ビットの値「ｂ０１」をセレクト信号ＳＥＬとして生成する。アービタ部１５１は、調停の結果、モジュールＢ１０４を選択した場合は、例えば２ビットの値「ｂ１０」をセレクト信号ＳＥＬとして生成する。アービタ部１５１は、どちらのモジュールも選択していない場合は、例えば２ビットの値「ｂ００」をセレクト信号として生成する。
【００３７】
レジスタ部Ａ１５３は、スレーブバス１０７を介してＣＰＵＡ１０１に接続される。レジスタ部Ａ１５３には、信号処理部１５２においてモジュールＡ１０３から起動された信号処理を行う際に使用される設定値などが記憶される。レジスタ部Ｂ１５４は、スレーブバス１０７を介してＣＰＵＢ１０２に接続される。レジスタ部Ｂ１５４には、信号処理部１５２においてモジュールＢ１０４から起動された信号処理を行う際に使用される設定値などが記憶される。レジスタ部Ａ１５３は、例えばＣＰＵＡ１０１及びＣＰＵＢ１０２のうち、ＣＰＵＡ１０１のみからアクセス可能であり、レジスタ部Ｂ１５４は、例えばＣＰＵＡ１０１及びＣＰＵＢ１０２のうち、ＣＰＵＢ１０２のみからアクセス可能であってもよい。
【００３８】
セレクタ１５６は、アービタ部１５１から送信されるセレクト信号ＳＥＬに基づいて、レジスタ部Ａ１５３に記憶された設定値などの情報、及びレジスタ部Ｂ１５４に記憶された設定値などの情報を、信号処理部１５２に選択的に出力する。セレクタ１５６は、例えばセレクト信号が「ｂ０１」であった場合は、レジスタ部Ａ１５３に記憶された設定値などの情報を信号処理部１５２に出力する。セレクタ１５６は、例えばセレクト信号が「ｂ１０」であった場合は、レジスタ部Ｂ１５４に記憶された設定値などの情報を信号処理部１５２に出力する。
【００３９】
本実施形態において、レジスタ部Ａ１５３及びレジスタ部Ｂ１５４は、ＣＰＵＡ１０１及びＣＰＵＢ１０２からリセット要求を受け付けるリセット受付部としても使用される。レジスタ部Ａ１５３は、ＣＰＵＡ１０１が信号処理装置１０５に対して発行したリセット要求を受け付けるリセット処理レジスタを含む。レジスタ部Ｂ１５４は、ＣＰＵＢ１０２が信号処理装置１０５に対して発行したリセット要求を受け付けるリセット処理レジスタを含む。
【００４０】
ＣＰＵＡ１０１は、モジュールＡ１０３のリセット時に、スレーブバス１０７を介して、リセット要求がセットされた旨を示す値をレジスタ部Ａ１５３に書き込む。レジスタ部Ａ１５３は、リセット要求を受け付けると、リセット要求信号をリセット制御部１５５に送信する。ＣＰＵＢ１０２は、モジュールＢ１０４のリセット時に、スレーブバス１０７を介して、リセット要求がセットされた旨を示す値をレジスタ部Ｂ１５４に書き込む。レジスタ部Ｂ１５４は、リセット要求を受け付けると、リセット要求信号をリセット制御部１５５に送信する。
【００４１】
ここで、信号処理装置１０５がモジュールＡ１０３によって制御されていた場合に、モジュールＡ１０３のリセットが実施されることを考える。その場合、信号処理装置１０５のアービタ部１５１及び信号処理部１５２には、リセットされるモジュールＡ１０３が途中まで処理した中途半端な情報が残っている可能性がある。信号処理装置１０５に中途半端な情報が残っている状態で、モジュールＢ１０４が信号処理装置１０５に対するアクセスを開始すると、中途半端な情報がモジュールＢ１０４の動作に影響を与える可能性がある。従って、ＣＰＵＡ１０１は、モジュールＡ１０３をリセットした場合、信号処理装置１０５もリセットする必要がある。さらに、ＣＰＵＡ１０１が、モジュールＡ１０３が信号処理装置１０５にアクセス中であるか否かを判定できない場合、ＣＰＵＡ１０１は、モジュールＡ１０３が信号処理装置１０５に実際にアクセス中であるか否かを問わず、モジュールＡ１０３と信号処理装置１０５との双方をリセットすることが好ましい。これらの事情は、モジュールＢ１０４についても同様である。
【００４２】
ＣＰＵＡ１０１が信号処理装置１０５にリセット要求を発行した場合に、仮にモジュールＢ１０４が信号処理装置１０５にアクセスしている間にリセット処理が実施されると、モジュールＢ１０４の処理が阻害される。このため、信号処理装置１０５をリセットする場合、リセット要求を発行したＣＰＵとは異なるＣＰＵによって起動されたモジュールの処理を阻害することなくリセットを行う必要がある。この目的のために、本実施形態では、信号処理装置１０５のリセットに際して、アービタ部１５１において生成されたセレクト信号ＳＥＬが用いられる。
【００４３】
リセット制御部１５５は、信号処理装置１０５のリセット処理を制御する。リセット制御部１５５は、アービタ部１５１から送信されるセレクト信号ＳＥＬと、レジスタ部Ａ１５３又はレジスタ部Ｂ１５４から送信されるリセット要求信号とに基づいて、リセット処理を実施する。リセット制御部１５５は、例えば、セレクト信号ＳＥＬが示すモジュールの制御元のＣＰＵと、リセット要求の発行元のＣＰＵとが一致しない場合、リセット処理を実施しない。リセット制御部１５５は、例えば、セレクト信号ＳＥＬが示すモジュールの制御元のＣＰＵがリセット要求の発行元のＣＰＵと一致する場合、及び、セレクト信号ＳＥＬが何れのモジュールの処理も起動していない旨を示す場合、リセット処理を実施する。
【００４４】
具体的には、リセット制御部１５５は、例えばレジスタ部Ａ１５３からリセット要求信号が送信され、かつ、セレクト信号ＳＥＬがモジュールＢ１０４を選択していることを示す「ｂ１０」である場合、リセット処理によってモジュールＢ１０４の処理が阻害されるため、リセット処理を実施しない。リセット制御部１５５は、例えばレジスタ部Ａ１５３からリセット要求信号が送信された場合で、かつセレクト信号ＳＥＬがモジュールＡ１０３を選択していることを示す「ｂ０１」であるか、又はどちらも選択していないことを示す「ｂ００」である場合は、リセット処理がモジュールＢ１０４の処理を阻害することがないため、リセット処理を実施する。
【００４５】
リセット制御部１５５は、リセット処理を実施する場合、アービタ部１５１及び信号処理部１５２にリセット信号Ｒｅｓｅｔを送信し、アービタ部１５１及び信号処理部１５２をリセットする。リセット制御部１５５は、アービタ部１５１のリセットが不要な場合は、信号処理部１５２にリセット信号Ｒｅｓｅｔを送信すればよい。また、リセット制御部１５５は、レジスタ部Ａ１５３又はレジスタ部Ｂ１５４に、リセット要求を受け付けた旨を示すリセット受付信号を送信する。レジスタ部Ａ１５３及びレジスタ部Ｂ１５４は、リセット受付信号を受信すると、自身の必要な部分のリセットを実施する。
【００４６】
なお、上記では、レジスタ部Ａ１５３及びレジスタ部Ｂ１５４がリセット受付部として使用され、レジスタ部Ａ１５３にＣＰＵＡ１０１が発行したリセット要求がセットされ、レジスタ部Ｂ１５４にＣＰＵＢ１０２が発行したリセット要求がセットされる例を説明したが、リセット受付部の構成は特に限定されない。例えば、信号処理装置１０５に双方のＣＰＵからアクセス可能な共通レジスタを配置し、各ＣＰＵが、どちらのＣＰＵがリセット要求を発行したかが識別可能な態様で、共通レジスタにリセット要求をセットすることとしてもよい。本実施形態においては、リセット受付部は、リセット要求を発行したＣＰＵが識別可能に構成されていればよく、リセット受付部を実現するための具体的な構成は特に問わない。
【００４７】
［通常動作時の動作例］
図３は、通常動作時の各部の動作波形を示す。本実施形態において、モジュールＡ１０３及びモジュールＢ１０４は、起動後は、ＣＰＵＡ１０１及びＣＰＵＢ１０２の介在なしに信号処理を進め、処理終了時に割り込み信号を出力してＣＰＵＡ１０１及びＣＰＵＢ１０２に処理終了を通知するような処理を実行するものとする。例えば、モジュールＡ１０３及びモジュールＢ１０４は、画像符号化復号装置の１フレーム分の処理を行うモジュールであり、１フレーム分の処理が終わるたびに割り込み信号を発生するモジュールであるとする。
【００４８】
ＣＰＵＡ１０１及びＣＰＵＢ１０２は、各々が起動するモジュールの状態を監視しておらず、起動したモジュールが信号処理装置１０５にアクセス中であるかどうかを把握していないものとする。つまり、ＣＰＵＡ１０１は、モジュールＡ１０３が信号処理装置１０５にアクセス中であるか否かを把握せず、ＣＰＵＢ１０２は、モジュールＢ１０４が信号処理装置１０５にアクセス中であるか否かを把握しない。また、ＣＰＵＡ１０１及びＣＰＵＢ１０２は、互いの動作状況を把握していないものとする。
【００４９】
ＣＰＵＡ１０１は、スレーブバス１０７を介して、モジュールＡ１０３に初期設定値などを設定する。また、ＣＰＵＡ１０１は、スレーブバス１０７を介して信号処理装置１０５のレジスタ部Ａ１５３にアクセスして、レジスタ部Ａ１５３に初期設定値など必要な情報を記憶する。その後、ＣＰＵＡ１０１はモジュールＡ１０３を起動する。ＣＰＵＢ１０２も、同様に、スレーブバス１０７を介して、モジュールＢ１０４に初期設定値などを設定する。また、ＣＰＵＢ１０２は、スレーブバス１０７を介して信号処理装置１０５のレジスタ部Ｂ１５４にアクセスして、レジスタ部Ｂ１５４に初期設定値など必要な情報を記憶する。その後、ＣＰＵＢ１０２はモジュールＢ１０４を起動する。
【００５０】
はじめ、信号処理装置１０５はどちらのモジュールからも起動されておらず、アービタ部１５１が出力するセレクト信号ＳＥＬは「ｂ００」であったとする（（ａ）を参照）。ＣＰＵＡ１０１によって起動されたモジュールＡ１０３は、時刻ｔ１１において、信号処理装置１０５にアクセス要求信号Ｒｅｑを送信する（（ｂ）を参照）。別の言い方をすると、モジュールＡ１０３は、アクセス要求信号ＲｅｑをＨレベルにアサートする。また、ＣＰＵＢ１０２によって起動されたモジュールＢ１０４も、時刻ｔ１１において、信号処理装置１０５にアクセス要求信号Ｒｅｑを送信する（（ｅ）を参照）。別の言い方をすると、モジュールＢ１０４は、アクセス要求信号ＲｅｑをＨレベルにアサートする。
【００５１】
アービタ部１５１は、アクセス要求の調停を行い、アクセス要求信号Ｒｅｑを送信した２つのモジュールのうち、モジュールＡ１０３を選択する。アービタ部１５１は、時刻ｔ１２において、調停で選択したモジュールＡ１０３にアクノリッジ信号Ａｃｋを送信する（（ｃ）を参照）。また、アービタ部１５１は、時刻ｔ１２において、「ｂ０１」のセレクト信号ＳＥＬを、リセット制御部１５５及びセレクタ１５６に送信する（（ａ）を参照）。
【００５２】
モジュールＡ１０３は、アクノリッジ信号Ａｃｋを受信すると、自身が選択されたことを判定し、演算処理を開始する。モジュールＡ１０３は、演算処理において、信号処理装置１０５に対するアクセスを実施し、信号処理装置１０５に信号処理を実施させる（（ｄ）を参照）。一方、モジュールＢ１０４は、時刻ｔ１２ではアクノリッジ信号Ａｃｋを受信していないため、アクノリッジ信号Ａｃｋを受信するまで待機する。なお、図３では、アクノリッジ信号Ａｃｋを１パルス信号としているが、これには限定されない。アクノリッジ信号Ａｃｋは、アクセス要求信号ＲｅｑがＨレベルにアサートされている間、Ｈレベルにアサートされた状態を維持することとしてもよい。
【００５３】
時刻ｔ１３でモジュールＡ１０３の処理が終了すると、モジュールＡ１０３は、アクセス要求信号ＲｅｑをＬレベルにネゲートする。アービタ部１５１は、再度調停を行い、モジュールＢ１０４を選択する。アービタ部１５１は、時刻ｔ１４でモジュールＢ１０４にアクノリッジ信号Ａｃｋを送信する（（ｆ）を参照）。また、アービタ部１５１は、時刻ｔ１４において、「ｂ１０」のセレクト信号ＳＥＬを、リセット制御部１５５及びセレクタ１５６に送信する（（ａ）を参照）。
【００５４】
モジュールＢ１０４は、アクノリッジ信号Ａｃｋを受信すると、自身が選択されたことを判定し、演算処理を開始する。モジュールＢ１０４は、演算処理において、信号処理装置１０５に対するアクセスを実施し、信号処理装置１０５に信号処理を実施させる（（ｇ）を参照）。
【００５５】
ＣＰＵＡ１０１は、モジュールＡ１０３が処理終了の割り込みを発生させると、次の演算の準備を行い、モジュールＡ１０３を起動する。起動されたモジュールＡ１０３は、時刻ｔ１５で、アクセス要求信号Ｒｅｑを信号処理装置１０５に送信し（（ｂ）を参照）、アクノリッジ信号Ａｃｋの受信まで待機する。モジュールＢ１０４の処理が終了し、アービタ部１５１がモジュールＡ１０３を選択すると、上記と同様な手順でモジュールＡ１０３の信号処理装置１０５に対するアクセスが開始される。
【００５６】
［リセット時の動作手順］
以下、リセット時の動作手順を説明する。図４は、リセット時の動作手順を示す。なお、以下の説明においては、ＣＰＵＡ１０１がモジュールＡ１０３及び信号処理装置１０５をリセットする例を説明するが、ＣＰＵＢ１０２がモジュールＢ１０４及び信号処理装置１０５をリセットする際の動作手順も同様である。
【００５７】
ＣＰＵＡ１０１は、何らかの事情でモジュールＡ１０３をリセットすることを決定する。ＣＰＵＡ１０１は、リセットすることを決定すると、スレーブバス１０７を介してモジュールＡ１０３にリセットを指示する。この指示を受けたモジュールＡ１０３は、自身のリセット処理を実行する。ＣＰＵＡ１０１は、信号処理装置１０５をリセットするために、スレーブバス１０７を介してリセット要求をレジスタ部Ａ１５３にセットする（ステップＡ１）。レジスタ部Ａ１５３は、リセット要求がセットされると、リセット要求信号をリセット制御部１５５に送信する。
【００５８】
リセット制御部１５５は、リセット要求信号を受信すると、アービタ部１５１が送信するセレクト信号ＳＥＬを参照する（ステップＡ２）。リセット制御部１５５は、セレクト信号ＳＥＬに基づいて、対応するモジュールが信号処理部１５２の信号処理を起動しているか否かを判断する（ステップＡ３）。リセット制御部１５５は、ステップＡ３では、例えばセレクト信号ＳＥＬが「ｂ０１」の場合、リセット要求を発行したＣＰＵＡ１０１に対応するモジュールＡ１０３が処理を起動していると判断する。
【００５９】
リセット制御部１５５は、ステップＡ３において、対応するモジュールが信号処理部１５２の信号処理を起動していると判断すると、アービタ部１５１及び信号処理部１５２にリセット信号Ｒｅｓｔを送信し、アービタ部１５１及び信号処理部１５２をリセットする(ステップＡ５)。また、リセット制御部１５５は、レジスタ部Ａ１５３にリセット受付信号を送信する。レジスタ部Ａ１５３は、リセット受付信号を受信すると、ＣＰＵＡ１０１によって設定された初期設定値などの情報をクリアする。
【００６０】
リセット制御部１５５は、ステップＡ３で対応するモジュールが信号処理部１５２の信号処理を起動していないと判断すると、信号処理部１５２において他のモジュールが起動した処理を実施しているか否かを判断する（ステップＡ４）。リセット制御部１５５は、ステップＡ４では、例えばセレクト信号ＳＥＬが「ｂ００」の場合、他のモジュールの処理が実施されていないと判断する。この場合、リセット制御部１５５は、ステップＡ５に進んでリセット処理を実施する。
【００６１】
リセット制御部１５５は、ステップＡ４では、例えばセレクト信号ＳＥＬが「ｂ１０」の場合、他のモジュールの処理が実施されていると判断する。リセット制御部１５５は、ステップＡ４で他のモジュールが起動した処理が実施されていると判断した場合は、ステップＡ４を繰り返し実施し、他のモジュールが起動した処理の終了まで待機する。リセット制御部１５５は、信号処理装置１０５に対するモジュールＢ１０４のアクセスが終了し、アービタ部１５１が送信するセレクト信号ＳＥＬが「ｂ００」になると、ステップＡ５に進んで、リセット処理を実施する。
【００６２】
［リセット時の動作例］
図５は、リセット時の各部の動作波形を示す。ＣＰＵＡ１０１がモジュールＡ１０３を起動し、モジュールＡ１０３が信号処理装置１０５にアクセス要求信号Ｒｅｑを送信し、アービタ部１５１においてモジュールＡ１０３が選択されていたとする。この状態で、つまり、アービタ部１５１が「ｂ０１」のセレクト信号ＳＥＬをリセット制御部１５５及びセレクタ１５６に送信している状態で、ＣＰＵＡ１０１がモジュールＡ１０３のリセットを決定したとする。
【００６３】
ＣＰＵＡ１０１は、スレーブバス１０７を介してモジュールＡ１０３にリセット処理を指示する。モジュールＡ１０３は、リセット処理が指示されると、リセット処理を開始する（（ｂ）を参照）。モジュールＡ１０３のリセットと並行して、ＣＰＵＡ１０１は、時刻ｔ２１において、スレーブバス１０７を介して、信号処理装置１０５のレジスタ部Ａ１５３にリセット要求をセットする。レジスタ部Ａ１５３は、リセット制御部１５５にリセット要求信号を送信する（（ｃ）を参照）
【００６４】
ＣＰＵＡ１０１のリセット要求が発行された時刻ｔ２１において、アービタ部１５１が送信するセレクト信号ＳＥＬは「ｂ０１」である。この場合、リセット制御部１５５は、信号処理部１５２において、リセット要求を発行したＣＰＵＡ１０１によって制御されるモジュールＡ１０３の処理が実施されていると判断する。リセット制御部１５５は、時刻ｔ２２においてレジスタ部Ａ１５３にリセット受付信号を送信する（（ｄ）を参照）。また、リセット制御部１５５は、時刻ｔ２２において、アービタ部１５１及び信号処理部１５２にリセット信号Ｒｅｓｅｔを送信する（（ｅ）を参照）。レジスタ部Ａ１５３は、リセット受付信号を受信すると、自身の必要な部分のリセットを行ってリセット要求信号をＬレベルにネゲートする。
【００６５】
モジュールＡ１０３のリセットが実行されているとき、或いはモジュールＡ１０３のリセットが実行される前に、モジュールＢ１０４がアービタ部１５１にアクセス要求信号Ｒｅｑを送信していた場合、アービタ部１５１は、時刻ｔ２３においてリセット信号ＲｅｓｅｔがＬレベルにネゲートされた後、モジュールＢ１０４を選択する。アービタ部１５１は、モジュールＢ１０４を選択すると、「ｂ１０」のセレクト信号ＳＥＬをリセット制御部１５５及びセレクタ１５６に送信する（（ａ）を参照）。
【００６６】
ＣＰＵＡ１０１は、時刻ｔ２３よりも後の時刻において、モジュールＡ１０３のリセットを決定すると、スレーブバス１０７を介してモジュールＡ１０３に対してリセット処理を指示する。モジュールＡ１０３は、リセット処理が指示されると、リセット処理を開始する（（ｂ）を参照）。モジュールＡ１０３のリセットと並行して、ＣＰＵＡ１０１は、時刻ｔ２４において、スレーブバス１０７を介して、信号処理装置１０５のレジスタ部Ａ１５３にリセット要求をセットする。レジスタ部Ａ１５３は、リセット制御部１５５にリセット要求信号を送信する（（ｃ）を参照）
【００６７】
時刻ｔ２４では、信号処理装置１０５はモジュールＢ１０４により制御されており、アービタ部１５１から送信されるセレクタ信号ＳＥＬは「ｂ１０」である。この場合に信号処理装置１０５のリセットが実施されると、モジュールＢ１０４のアクセスが阻害されるため、リセット制御部１５５は、モジュールＢ１０４の処理が終了するまで待機する。リセット制御部１５５は、アービタ部１５１から送信されるセレクト信号ＳＥＬが「ｂ００」になると、時刻ｔ２５でレジスタ部Ａ１５３にリセット受付信号を送信する（（ｄ）を参照）。また、リセット制御部１５５は、時刻ｔ２５において、アービタ部１５１及び信号処理部１５２にリセット信号Ｒｅｓｅｔを送信する（（ｅ）を参照）。
【００６８】
［まとめ］
本実施形態では、信号処理装置１０５のリセット制御部１５５は、アービタ部１５１から送信されるセレクト信号ＳＥＬ、つまり信号処理部１５２の処理を起動しているモジュールの情報と、レジスタ部Ａ１５３又はレジスタ部Ｂ１５４から送信されるリセット要求信号とに基づいて、リセット処理の実施を制御する。リセット制御部１５５は、信号処理部１５２の処理を起動しているモジュールを制御するＣＰＵに対応するレジスタからリセット要求信号が送信されていない場合は、リセット処理を実施しない。リセット制御部１５５は、信号処理部１５２の処理を起動しているモジュールを制御するＣＰＵに対応するレジスタからリセット要求信号が送信されているか、又は信号処理部１５２がどのモジュールからも起動されていない場合は、リセット処理を実施する。このようにすることで、ＣＰＵＡ１０１及びＣＰＵＢ１０２が、モジュールＡ１０３及びモジュールＢ１０４が双方のモジュールによって共通に使用される信号処理装置１０５にアクセス中であるか否かを判断できない場合でも、ＣＰＵＡ１０１及びＣＰＵＢ１０２は、自身が制御するモジュールとは異なるモジュールの処理を阻害することなく、信号処理装置１０５をリセットすることができる。
【００６９】
［実施形態２］
次いで、実施形態２を説明する。図６は、実施形態２に係る信号処理システムを示す。本実施形態に係る信号処理システム１００ａは、主に、信号処理装置１０５ａがアクセス遮断回路（アクセス遮断部）１５７を更に有する点で、図２に示される実施形態１に係る信号処理システム１００と相違する。その他の点は、実施形態１と同様でよい。
【００７０】
本実施形態では、レジスタ部Ａ１５３及びレジスタ部Ｂ１５４は、ＣＰＵＡ１０１及びＣＰＵＢ１０２からアクセス遮断要求を受け付けるアクセス遮断設定受付部としても使用される。レジスタ部Ａ１５３は、ＣＰＵＡ１０１が信号処理装置１０５ａに対して発行したアクセス遮断要求を受け付けるアクセス遮断設定レジスタを含む。レジスタ部Ａ１５３は、アクセス遮断要求を受け付けると、アクセス遮断要求信号をアクセス遮断回路１５７に送信する。また、レジスタ部Ｂ１５４は、ＣＰＵＢ１０２が信号処理装置１０５ａに対して発行したアクセス遮断要求を受け付けるアクセス遮断設定レジスタを含む。レジスタ部Ｂ１５４は、アクセス遮断要求を受け付けると、アクセス遮断要求信号をアクセス遮断回路１５７に送信する。
【００７１】
アクセス遮断回路１５７は、モジュールＡ１０３及びモジュールＢ１０４と、アービタ部１５１との間に配置される。アクセス遮断回路１５７は、レジスタ部Ａ１５３又はレジスタ部Ｂ１５４からアクセス遮断要求信号を受信した場合、アービタ部１５１から出力された、アクセス要求信号Ｒｅｑを送信したモジュールに対するアクノリッジ信号Ａｃｋを遮断する。
【００７２】
ＣＰＵＡ１０１及びＣＰＵＢ１０２は、モジュールＡ１０３及びモジュールＢ１０４に対するリセット要求の発行に先立って、レジスタ部Ａ１５３及びレジスタ部Ｂ１５４にアクセス遮断要求をセットする。より詳細には、ＣＰＵＡ１０１は、モジュールＡ１０３のリセットに先立って、スレーブバス１０７を介して、アクセス遮断要求がセットされた旨を示す値をレジスタ部Ａ１５３に書き込む。また、ＣＰＵＢ１０２は、モジュールＢ１０４のリセットに先立って、スレーブバス１０７を介して、アクセス遮断要求がセットされた旨を示す値をレジスタ部Ｂ１５４に書き込む。
【００７３】
レジスタ部Ａ１５３は、信号処理装置１０５ａにおけるリセット処理が終了すると、アクセス遮断要求をクリアする。また、レジスタ部Ｂ１５４は、信号処理装置１０５ａにおけるリセット処理が終了すると、アクセス遮断要求をクリアする。レジスタ部Ａ１５３及びレジスタ部Ｂ１５４は、アクセス遮断要求をクリアすると、アクセス遮断回路１５７に送信するアクセス遮断要求信号をＬレベルにネゲートする。アクセス遮断回路１５７は、アクセス遮断要求信号がＬレベルにネゲートされると、遮断していたアクノリッジ信号ＡｃｋをモジュールＡ１０３又はモジュールＢ１０４に送信する。
【００７４】
［アクセス遮断回路］
図７は、アクセス遮断回路１５７の構成例を示す。アクセス遮断回路１５７は、ＮＯＲ回路１７１と、ＡＮＤ回路１７２、及びＡＮＤ回路１７３を有する。なお、ここでは、アービタ部１５１が出力するアクノリッジ信号Ａｃｋは、アクセス要求信号Ｒｅｑ（図３などを参照）がＬレベルにネゲートされるまでＨレベルに維持されるものとする。ＮＯＲ回路１７１には、レジスタ部Ａ１５３及びレジスタ部Ｂ１５４からそれぞれ送信されるアクセス遮断要求信号が入力される。ＮＯＲ回路１７１は、レジスタ部Ａ１５３及びレジスタ部Ｂ１５４から送信されるアクセス遮断要求信号の否定論理和を出力する。ＮＯＲ回路１７１は、少なくとも一方のアクセス遮断要求信号がＨレベルであればＬレベルの信号を出力し、双方のアクセス遮断要求信号がＬレベルであればＨレベルの信号を出力する。
【００７５】
ＡＮＤ回路１７２は、アービタ部１５１がモジュールＡ１０３に向けて出力するアクノリッジ信号ＡｃｋとＮＯＲ回路１７１の出力との論理積を出力する。ＡＮＤ回路１７２の出力は、アクノリッジ信号ＡｃｋとしてモジュールＡ１０３に送信される。ＡＮＤ回路１７２は、ＮＯＲ回路１７１の出力がＬレベルの場合は、アービタ部１５１からモジュールＡ１０３に向けて出力されるアクノリッジ信号Ａｃｋを遮断する。ＡＮＤ回路１７２は、ＮＯＲ回路１７１の出力がＨレベルの場合は、アービタ部１５１からモジュールＡ１０３に向けて出力されるアクノリッジ信号Ａｃｋを通過させる。
【００７６】
ＡＮＤ回路１７２の出力は、アービタ部１５１に帰還される。アービタ部１５１は、ＡＮＤ回路１７２から帰還されたアクノリッジ信号Ａｃｋを参照することで、アクノリッジ信号Ａｃｋがアクセス遮断回路１５７を通過してモジュールＡ１０３に送信されたことを認識する。アービタ部１５１は、モジュールＡ１０３に対するアクノリッジ信号Ａｃｋの出力後、アクノリッジ信号Ａｃｋがアクセス遮断回路１５７を通過してモジュールＡ１０３に送信されたことを認識すると、セレクト信号ＳＥＬを「ｂ０１」とする。
【００７７】
ＡＮＤ回路１７３は、アービタ部１５１がモジュールＢ１０４に向けて出力するアクノリッジ信号ＡｃｋとＮＯＲ回路１７１の出力との論理積を出力する。ＡＮＤ回路１７３の出力は、アクノリッジ信号ＡｃｋとしてモジュールＢ１０４に送信される。ＡＮＤ回路１７３は、ＮＯＲ回路１７１の出力がＬレベルの場合は、アービタ部１５１からモジュールＢ１０４に向けて出力されるアクノリッジ信号Ａｃｋを遮断する。ＡＮＤ回路１７３は、ＮＯＲ回路１７１の出力がＨレベルの場合は、アービタ部１５１からモジュールＢ１０４に出力されるアクノリッジ信号Ａｃｋを通過させる。
【００７８】
ＡＮＤ回路１７３の出力は、アービタ部１５１に帰還される。アービタ部１５１は、ＡＮＤ回路１７３から帰還されたアクノリッジ信号Ａｃｋを参照することで、アクノリッジ信号Ａｃｋがアクセス遮断回路１５７を通過してモジュールＡ１０３に送信されたことを認識する。アービタ部１５１は、モジュールＢ１０４に対するアクノリッジ信号Ａｃｋの出力後、アクノリッジ信号Ａｃｋがアクセス遮断回路１５７を通過してモジュールＢ１０４に送信されたことを認識すると、セレクト信号ＳＥＬを「ｂ１０」とする。
【００７９】
［アクセス遮断しない場合の動作］
以下、アクセス遮断回路１５７が用いられない場合に、起こり得る問題について説明する。図８は、アクセス遮断回路１５７にアクセス遮断要求信号が送信されない場合の各部の動作波形を示す。以下、図８を参照して、ＣＰＵＡ１０１及びＣＰＵＢ１０２が、副演算部であるモジュールＡ１０３及びモジュールＢ１０４、並びに信号処理装置１０５ａに対してリセット要求を発行した後にそれぞれのリセット処理には関与しないシステムであった場合で、かつアクセス遮断回路１５７にアクセス遮断要求信号が送信されない場合にどのような問題が起こり得るのかを説明する。
【００８０】
はじめ、信号処理装置１０５ａはどちらのモジュールからも起動されておらず、アービタ部１５１から送信されるセレクト信号ＳＥＬは「ｂ００」であったとする（（ａ）を参照）。モジュールＡ１０３は、ＣＰＵＡ１０１によって起動され、時刻ｔ３１において、信号処理装置１０５ａにアクセス要求信号Ｒｅｑを送信する（（ｂ）を参照）。また、モジュールＢ１０４は、ＣＰＵＢ１０２によって起動され、時刻ｔ３１において、信号処理装置１０５ａにアクセス要求信号Ｒｅｑを送信する（（ｄ）を参照）。
【００８１】
アービタ部１５１は、アクセス要求の調停を行ってモジュールＡ１０３を選択し、選択したモジュールＡ１０３にアクノリッジ信号Ａｃｋを送信する（（ｃ）を参照）。このとき、アービタ部１５１は、「ｂ０１」のセレクト信号ＳＥＬをリセット制御部１５５及びセレクタ１５６に送信する（（ａ）を参照）。モジュールＡ１０３は、アクノリッジ信号Ａｃｋを受信すると、自身が選択されたことを判定し、演算処理を開始する。
【００８２】
ＣＰＵＡ１０１は、何らかの事情でモジュールＡ１０３をリセットすることを決定すると、スレーブバス１０７を介してモジュールＡ１０３にリセット処理を指示する。この指示を受けたモジュールＡ１０３は、時刻ｔ３２において自身のリセット処理を開始する（（ｆ）を参照）。モジュールＡ１０３のリセットと並行して、ＣＰＵＡ１０１は、スレーブバス１０７を介して、信号処理装置１０５ａのレジスタ部Ａ１５３にリセット要求をセットする。このとき、例えばスレーブバス１０７が混雑しているなどの理由で、レジスタ部Ａ１５３に対するリセット要求のセットが遅延したとする。
【００８３】
モジュールＡ１０３は、時刻ｔ３３において、リセット処理に伴い、信号処理装置１０５ａに送信していたアクセス要求信号ＲｅｑをＬレベルにネゲートする（（ｂ）を参照）。時刻ｔ３３の時点でレジスタ部Ａ１５３にリセット要求がセットされていない場合、アービタ部１５１は、モジュールＡ１０３から受信するアクセス要求信号ＲｅｑがＬレベルにネゲートされたことに起因して、再度調停を行い、モジュールＢ１０４を選択する。
【００８４】
アービタ部１５１は、モジュールＢ１０４を選択すると、時刻ｔ３４においてモジュールＢ１０４にアクノリッジ信号Ａｃｋを送信する（（ｅ）を参照）。また、アービタ部１５１は、「ｂ１０」のセレクト信号ＳＥＬをリセット制御部１５５及びセレクタ１５６に送信する（（ａ）を参照）。モジュールＢ１０４は、アクノリッジ信号Ａｃｋを受信すると、自身が選択されたことを判定し、演算処理を開始する。
【００８５】
その後、時刻ｔ３５においてレジスタ部Ａ１５３にリセット要求がセットされると、レジスタ部Ａ１５３は、リセット制御部１５５にリセット要求信号を送信する（（ｇ）を参照）。しかしながら、時刻ｔ３５では、アービタ部１５１は「ｂ１０」のセレクト信号ＳＥＬをリセット制御部１５５に送信しているため、リセット制御部１５５は、リセット信号Ｒｅｓｅｔもリセット受付信号も送信せず（（ｈ）及び（ｉ）を参照）、リセット処理は開始されない。
【００８６】
上記のように、信号処理装置１０５ａに対するリセット要求が遅れた場合、信号処理装置１０５ａがリセットされる前に、別のモジュールによる信号処理装置１０５ａへのアクセスが発生する可能性がある。信号処理装置１０５ａへのアクセスを伴うモジュールＢ１０４による演算処理が開始する時刻ｔ３４において、信号処理装置１０５ａの内部にモジュールＡ１０３の処理途中の情報が残っていると、モジュールＢ１０４の演算処理が阻害される可能性がある。
【００８７】
［アクセス遮断する場合の動作例］
図９は、アクセス遮断回路１５７にてアクノリッジ信号Ａｃｋの遮断を行う場合の各部の動作波形を示す。はじめ、信号処理装置１０５ａはどちらのモジュールからも起動されておらず、アービタ部１５１から送信されるセレクト信号ＳＥＬは「ｂ００」であったとする（（ａ）を参照）。モジュールＡ１０３は、ＣＰＵＡ１０１によって起動され、時刻ｔ４１において、信号処理装置１０５ａにアクセス要求信号Ｒｅｑを送信する（（ｂ）を参照）。また、モジュールＢ１０４は、ＣＰＵＢ１０２によって起動され、時刻ｔ４１において、信号処理装置１０５ａにアクセス要求信号Ｒｅｑを送信する（（ｄ）を参照）。
【００８８】
アービタ部１５１は、アクセス要求の調停を行ってモジュールＡ１０３を選択し、選択したモジュールＡ１０３にアクノリッジ信号Ａｃｋを送信する（（ｃ）を参照）。このとき、アービタ部１５１は、「ｂ０１」のセレクト信号ＳＥＬをリセット制御部１５５及びセレクタ１５６に送信する（（ａ）を参照）。モジュールＡ１０３は、アクノリッジ信号Ａｃｋを受信すると、自身が選択されたことを判定し、演算処理を開始する。
【００８９】
ＣＰＵＡ１０１は、何らかの事情でモジュールＡ１０３をリセットすることを決定すると、時刻ｔ４２において、スレーブバス１０７を介して、レジスタ部Ａ１５３にアクセス遮断要求をセットする。レジスタ部Ａ１５３は、アクセス遮断要求がセットされると、アクセス遮断回路１５７にアクセス遮断要求信号を送信する（（ｇ）を参照）。アクセス遮断回路１５７は、アクセス遮断要求信号を受信すると、アービタ部１５１からモジュールＡ１０３に向けて出力されるアクノリッジ信号Ａｃｋを遮断する（（ｃ）を参照）。ただし、モジュールＡ１０３は、既に演算処理を開始しているため、アクノリッジ信号Ａｃｋが遮断された（Ｌレベルにネゲートされた）としても、演算処理は継続して実施するものとする。
【００９０】
ＣＰＵＡ１０１は、アクセス遮断要求のセットに成功すると、スレーブバス１０７を介してモジュールＡ１０３にリセット処理を指示する。この指示を受けたモジュールＡ１０３は、時刻ｔ４３において自身のリセット処理を開始する（（ｆ）を参照）。モジュールＡ１０３のリセットと並行して、ＣＰＵＡ１０１は、スレーブバス１０７を介して、信号処理装置１０５ａのレジスタ部Ａ１５３にリセット要求をセットする。このとき、例えばスレーブバス１０７が混雑しているなどの理由で、図８の例と同様に、レジスタ部Ａ１５３に対するリセット要求のセットが遅延したとする。
【００９１】
モジュールＡ１０３は、リセット処理に伴い、信号処理装置１０５ａに送信するアクセス要求信号ＲｅｑをＬレベルにネゲートする（（ｂ）を参照）。アービタ部１５１は、モジュールＡ１０３から送信されるアクセス要求信号ＲｅｑがＬレベルにネゲートされたことに起因して、再度調停を行い、モジュールＢ１０４を選択する。アービタ部１５１は、モジュールＢ１０４を選択すると、時刻ｔ４４においてモジュールＢ１０４に向けてアクノリッジ信号Ａｃｋを出力する。しかしながら、このアクノリッジ信号Ａｃｋは、アクセス遮断回路１５７で遮断され、モジュールＢ１０４には送信されない。アービタ部１５１は、モジュールＢ１０４にアクノリッジ信号Ａｃｋが送信されないため、時刻ｔ４４では「ｂ００」のセレクト信号ＳＥＬをリセット制御部１５５及びセレクタ１５６に送信する（（ａ）を参照）。
【００９２】
その後、時刻ｔ４５においてレジスタ部Ａ１５３にリセット要求がセットされると、レジスタ部Ａ１５３は、リセット制御部１５５にリセット要求信号を送信する（（ｈ）を参照）。時刻ｔ４５において、アービタ部１５１から送信されるセレクト信号ＳＥＬは「ｂ００」である（（ａ）を参照）。この場合、リセット制御部１５５は、レジスタ部Ａ１５３にリセット受付信号を送信し（（ｉ）を参照）、アービタ部１５１及び信号処理部１５２にリセット信号Ｒｅｓｅｔを送信する（（ｊ）を参照）。レジスタ部Ａ１５３は、リセット受付信号を受信すると、自身の必要な部分のリセットを行ってリセット要求信号をＬレベルにネゲートする。
【００９３】
リセット制御部１５５は、時刻ｔ４６において、リセット信号ＲｅｓｅｔをＬレベルにネゲートする（（ｊ）を参照）。このとき、レジスタ部Ａ１５３は、アクセス遮断回路１５７に送信するアクセス遮断要求信号をＬレベルにネゲートする（（ｇ）を参照）。アクセス遮断回路１５７は、アクセス遮断要求信号がＬレベルにネゲートされると、モジュールＢ１０４にアクノリッジ信号Ａｃｋを送信する（（ｅ）を参照）。アービタ部１５１は、例えば時刻ｔ４７で「ｂ１０」のセレクト信号ＳＥＬをリセット制御部１５５及びセレクタ１５６に送信する（（ａ）を参照）。モジュールＢ１０４は、アクノリッジ信号Ａｃｋを受信すると、自身が選択されたことを判定し、演算処理を開始する。
【００９４】
［まとめ］
本実施形態では、信号処理装置１０５ａは、アクセス遮断回路１５７を有する。ＣＰＵＡ１０１及びＣＰＵＢ１０２は、モジュールＡ１０３及びモジュールＢ１０４のリセット処理に際して、信号処理装置１０５ａにアクセス遮断要求を設定する。アクセス遮断回路１５７は、アクセス遮断要求が設定されている場合は、モジュールＡ１０３及びモジュールＢ１０４の手前で、アービタ部１５１から出力されるアクノリッジ信号Ａｃｋを遮断する。このようなアクセス遮断回路１５７を用いることで、スレーブバス１０７のバス負荷などの外部要因の影響でリセットタイミング及び起動タイミングが前後した場合でも、リセット処理が完了するまで、他のモジュールの演算処理が開始されることを抑制できる。
【００９５】
［実施形態３］
続いて、実施形態３を説明する。図１０は、実施形態３に係る信号処理システムを示す。本実施形態に係る信号処理システム１００ｂは、主に、ＣＰＵＡ１０１及びＣＰＵＢ１０２に共通に用いられるモジュールＡＢ１０３ａが副演算部として用いられる点で、図６に示される実施形態２に係る信号処理システム１００ａと相違する。その他の点は、実施形態２と同様でよい。
【００９６】
本実施形態に係る信号処理システム１００ｂにおいて、モジュールＡＢ１０３ａは、複数のＣＰＵから制御される。モジュールＡＢ１０３ａは、インタフェースＡ１３１、インタフェースＢ１３２、及び処理部１３３を有する。インタフェースＡ１３１は、スレーブバス１０７を介してＣＰＵＡ１０１と通信する。インタフェースＡ１３１は、ＣＰＵＡ１０１から送信された設定を受け付けるレジスタなどを含む。インタフェースＢ１３２は、スレーブバス１０７を介してＣＰＵＢ１０２と通信する。インタフェースＢ１３２は、ＣＰＵＢ１０２から送信された設定を受け付けるレジスタなどを有する。処理部１３３は、ＣＰＵＡ１０１又はＣＰＵＢ１０２に共通に設けられ、それらＣＰＵから制御されて演算処理を実行する。
【００９７】
本実施形態において用いられる信号処理装置１０５ｂは、実施形態２で用いられた信号処理装置１０５ａに含まれるアービタ部１５１（図６などを参照）に代えてモジュールＩＦ（interface）１５８を有する。モジュールＩＦ１５８は、モジュールＡＢ１０３ａからアクセス要求信号Ｒｅｑを受信する。モジュールＩＦ１５８は、アクセス要求信号Ｒｅｑを受信すると、アクセス遮断回路１５７を介して、モジュールＡＢ１０３ａにアクノリッジ信号Ａｃｋを送信する。モジュールＡＢ１０３ａは、例えば図１の画像処理装置１６に対応し、信号処理装置１０５ｂは、例えばデータ圧縮伸長装置１７に対応する。
【００９８】
本実施形態では、モジュールＡＢ１０３ａは、アービタ部１５１が実施する調停に相当する機能を有する。ＣＰＵＡ１０１は、スレーブバス１０７を介して、モジュールＡＢ１０３ａに初期設定値などを設定し、モジュールＡＢ１０３ａを起動する。ＣＰＵＢ１０２も、同様に、スレーブバス１０７を介して、モジュールＡＢ１０３ａに初期設定値などを設定し、モジュールＡＢ１０３ａを起動する。モジュールＡＢ１０３ａは、信号処理装置１０５ｂからアクノリッジ信号Ａｃｋを受信すると、処理部１３３においてどちらのＣＰＵにより起動された演算処理を実行しているかを示すセレクト信号ＳＥＬを、信号処理装置１０５ｂのリセット制御部１５５及びセレクタ１５６に送信する。
【００９９】
モジュールＡＢ１０３ａは、ＣＰＵＡ１０１及びＣＰＵＢ１０２のうち、処理部１３３の制御元であるＣＰＵがリセット要求を発行した場合に、リセット処理を実施する。例えば、モジュールＡＢ１０３ａは、ＣＰＵＡ１０１によって起動されて演算処理を行っている場合は、ＣＰＵＡ１０１がリセット要求を発行した場合にリセット処理を実施する。ＣＰＵＡ１０１によって起動されて演算処理を行っている間にＣＰＵＢ１０２がリセット要求を発行しても、モジュールＡＢ１０３ａはリセット処理を実施しない。モジュールＡＢ１０３ａにおけるリセット制御は、特許文献１に記載のものと同様でよい。
【０１００】
［リセット時の動作例］
以下、本実施形態におけるリセット時の動作例を説明する。ＣＰＵＡ１０１は、例えばモジュールＡＢ１０３ａのインタフェースＡ１３１に起動ビットを設定し、モジュールＡＢ１０３ａを起動する。また、ＣＰＵＢ１０２は、モジュールＡＢ１０３ａのインタフェースＢ１３２に起動ビットを設定し、モジュールＡＢ１０３ａを起動する。モジュールＡＢ１０３ａは、調停を行い、例えばＣＰＵＡ１０１を制御元として選択して、処理部１３３における演算処理を開始する。モジュールＡＢ１０３ａは、信号処理装置１０５ｂにアクセス要求信号Ｒｅｑを送信し、アクノリッジ信号Ａｃｋを受信して信号処理装置１０５ｂに対するアクセスを開始する。このとき、モジュールＡＢ１０３ａは、信号処理装置１０５ｂに「ｂ０１」のセレクト信号ＳＥＬを送信する。このような状況で、ＣＰＵＡ１０１がリセット要求を発行した場合を考える。
【０１０１】
ＣＰＵＡ１０１は、リセット要求の発行に先立って、スレーブバス１０７を介してレジスタ部Ａ１５３にアクセス遮断要求をセットする。レジスタ部Ａ１５３は、アクセス遮断回路１５７にアクセス遮断要求信号を送信し、アクセス遮断回路１５７は、以後、モジュールＡＢ１０３ａに対するアクノリッジ信号Ａｃｋを遮断する。
【０１０２】
ＣＰＵＡ１０１は、スレーブバス１０７を介してモジュールＡＢ１０３ａにリセット処理を指示する。この指示を受けたモジュールＡＢ１０３ａは、インタフェースＡ１３１及び処理部１３３のリセットを含むリセット処理を開始する。モジュールＡＢ１０３ａのリセットと並行して、ＣＰＵＡ１０１は、スレーブバス１０７を介して、レジスタ部Ａ１５３にリセット要求をセットする。
【０１０３】
レジスタ部Ａ１５３にリセット要求がセットされると、レジスタ部Ａ１５３は、リセット制御部１５５にリセット要求信号を送信する。リセット制御部１５５は、モジュールＡＢ１０３ａから受信するセレクト信号ＳＥＬが「ｂ１０」ではなければ、レジスタ部Ａ１５３にリセット受付信号を送信し、アービタ部１５１及び信号処理部１５２にリセット信号Ｒｅｓｅｔを送信する。このようにして、信号処理装置１０５ｂにおいてリセット処理が実施される。
【０１０４】
上記信号処理装置１０５ｂにおけるリセット処理と並行して、モジュールＡＢ１０３ａは、リセット処理においてインタフェースＡ１３１の起動ビットをクリアした後、再度調停を行う。モジュールＡＢ１０３ａは、インタフェースＢ１３２の起動ビットがセットされていることから、ＣＰＵＢ１０２を処理部１３３における演算処理の制御元として選択する。モジュールＡＢ１０３ａは、信号処理装置１０５ｂにアクセス要求信号Ｒｅｑを送信する。モジュールＩＦ１５８は、アクセス要求信号Ｒｅｑに対する応答として、アクノリッジ信号Ａｃｋを出力する。このとき、アクセス遮断回路１５７がアクセス遮断要求信号を受信していれば、モジュールＩＦ１５８が出力するアクノリッジ信号は、アクセス遮断回路１５７で遮断される。
【０１０５】
リセットが終了すると、リセット制御部１５５は、リセット信号ＲｅｓｅｔをＬレベルにネゲートし、レジスタ部Ａ１５３は、アクセス遮断回路１５７に送信するアクセス遮断要求信号をＬレベルにネゲートする。アクセス遮断回路１５７は、アクセス遮断要求信号がネゲートされると、モジュールＡＢ１０３ａにアクノリッジ信号Ａｃｋを送信する。モジュールＡＢ１０３ａは、アクノリッジ信号Ａｃｋを受信すると、「ｂ１０」のセレクト信号ＳＥＬをリセット制御部１５５及びセレクタ１５６に送信し、信号処理装置１０５ｂに対するアクセスを開始する。
【０１０６】
ここで、仮に、アクセス遮断回路１５７がアクセス遮断要求信号を受信していなかったとすると、モジュールＩＦ１５８から出力されるアクノリッジ信号Ａｃｋは、アクセス遮断回路１５７で遮断されることなくモジュールＡＢ１０３ａに送信される。その場合、図８の例と同様に、スレーブバス１０７の混雑などの影響でレジスタ部Ａ１５３に対するリセット要求のセットが遅延すると、信号処理装置１０５ｂにおいてリセット処理が開始される前に、モジュールＡＢ１０３ａがアクノリッジ信号Ａｃｋを受信する可能性がある。モジュールＡＢ１０３ａはアクノリッジ信号Ａｃｋを受信すると、「ｂ１０」のセレクト信号ＳＥＬを出力する。このため、その後、ＣＰＵＡ１０１がリセット要求をセットしても信号処理装置１０５ｂにおいてリセット処理が実施されない。その場合、ＣＰＵＢ１０２によって起動されたモジュールＡＢ１０３ａは、リセット処理が実施されていない状態の信号処理装置１０５ｂに対してアクセスすることになる。リセットに先立って、アクセス遮断要求をセットしておくことで、このような問題を回避できる。
【０１０７】
［まとめ］
本実施形態において、モジュールＡＢ１０３ａは、ＣＰＵＡ１０１及びＣＰＵＢ１０２の双方から制御される。モジュールＡＢ１０３ａは、セレクト信号ＳＥＬを、自身において実施する演算処理の制御元のＣＰＵを識別する情報（制御元識別情報）として、リセット制御部１５５及びセレクタ１５６に出力する。リセット制御部１５５は、モジュールＡＢ１０３ａから送信されるセレクト信号ＳＥＬと、レジスタ部Ａ１５３又はレジスタ部Ｂ１５４から送信されるリセット要求信号とに基づいて、リセット処理の実施を制御する。このようにすることで、実施形態１と同様に、ＣＰＵＡ１０１及びＣＰＵＢ１０２は、自身とは異なるＣＰＵが起動した演算処理を阻害することなく、信号処理装置１０５ｂをリセットすることができる。
【０１０８】
本実施形態では、信号処理装置１０５ｂは、モジュールＡＢ１０３ａとモジュールＩＦ１５８との間にアクセス遮断回路１５７を有する。ＣＰＵＡ１０１及びＣＰＵＢ１０２は、モジュールＡＢ１０３ａのリセット処理に際して、信号処理装置１０５ｂにアクセス遮断要求を設定する。このようにすることで、実施形態２と同様に、スレーブバス１０７のバス負荷などの外部要因の影響でリセットタイミング及び起動タイミングが前後した場合でも、リセット処理が完了するまで、他のＣＰＵが起動した演算処理が開始されることを抑制できる。
【０１０９】
［変形例１］
以下、変形例１を説明する。変形例１に係る信号処理システムは、例えば図６に示される実施形態２に係る信号処理システム１００ａと同様な構成を有する。変形例１に係る信号処理システムは、図２に示される実施形態１に係る信号処理システム１００と同様な構成を有していてもよいし、図１０に示される実施形態３に係る信号処理システム１００ｂと同様な構成を有していてもよい。
【０１１０】
変形例１に係る信号処理システムでは、リセット制御部１５５は、アービタ部１５１から受信するセレクト信号ＳＥＬ（制御元識別信号）が、リセット要求をセットしたＣＰＵが制御するモジュールとは異なるモジュールを示す場合は、信号処装置１０５ａのうち、そのＣＰＵに専用の部分をリセットする。別の言い方をすると、リセット制御部１５５は、信号処理部１５２が、リセット要求をセットしたＣＰＵが制御するモジュールとは異なるＣＰＵが制御するモジュールによって起動された処理を実行している場合は、信号処装置１０５ａのうち、そのＣＰＵに専用の部分をリセットする。
【０１１１】
例えば、モジュールＡ１０３及びモジュールＢ１０４の双方がそれぞれ対応するＣＰＵから起動され、信号処理装置１０５ａにおいてモジュールＢ１０４が選択されてモジュールＢ１０４側の処理が実施されている状況で、ＣＰＵＡ１０１がモジュールＡ１０３及び信号処理装置１０５ａにリセット要求を発行した場合を考える。その場合、信号処理装置１０５ａは、モジュールＢ１０４側の処理の終了を待たずに、ＣＰＵＡ１０１（モジュールＡ１０３）側に専用の部分、例えばレジスタ部Ａ１５３のみをリセットする。
【０１１２】
［変形例１の動作手順］
図１１は、変形例１におけるリセット時の動作手順を示す。以下の説明においては、ＣＰＵＡ１０１がモジュールＡ１０３及び信号処理装置１０５ａをリセットする例を説明するが、ＣＰＵＢ１０２がモジュールＢ１０４及び信号処理装置１０５ａをリセットする際の動作手順も同様である。
【０１１３】
ＣＰＵＡ１０１は、何らかの事情でモジュールＡ１０３をリセットすることを決定すると、リセットに先立って、レジスタ部Ａ１５３にアクセス遮断要求をセットする（ステップＢ１）。レジスタ部Ａ１５３は、アクセス遮断要求がセットされると、アクセス遮断回路１５７にアクセス遮断要求信号を送信する。アクセス遮断回路１５７は、アクセス遮断要求信号がアサートされている間、モジュールＡ１０３及びモジュールＢ１０４に向けて出力されるアクノリッジ信号Ａｃｋを遮断する。
【０１１４】
ＣＰＵＡ１０１は、スレーブバス１０７を介してモジュールＡ１０３にリセット処理を指示する（ステップＢ２）。この指示を受けたモジュールＡ１０３は、自身のリセット処理を開始する。モジュールＡ１０３のリセットと並行して、ＣＰＵＡ１０１は、スレーブバス１０７を介して、信号処理装置１０５ａのレジスタ部Ａ１５３にリセット要求をセットする（ステップＢ３）。レジスタ部Ａ１５３は、リセット要求がセットされると、リセット制御部１５５にリセット要求信号を送信する。
【０１１５】
リセット制御部１５５は、リセット要求信号を受信すると、アービタ部１５１が送信するセレクト信号ＳＥＬを参照する（ステップＢ４）。リセット制御部１５５は、セレクト信号ＳＥＬに基づいて、対応するモジュールが信号処理部１５２の信号処理を起動しているか否かを判断する（ステップＢ５）。リセット制御部１５５は、ステップＢ５では、例えばセレクト信号ＳＥＬが「ｂ０１」の場合、リセット要求を発行したＣＰＵＡ１０１に対応するモジュールＡ１０３が処理を起動していると判断する。
【０１１６】
リセット制御部１５５は、ステップＢ５において、対応するモジュールが信号処理部１５２の信号処理を起動していると判断すると、信号処理装置１０５ａのアービタ部１５１、信号処理部１５２、及びレジスタ部Ａ１５３をリセットする（ステップＢ６）。より詳細には、リセット制御部１５５は、ステップＢ６では、アービタ部１５１及び信号処理部１５２にリセット信号Ｒｅｓｔを送信し、アービタ部１５１及び信号処理部１５２をリセットする。また、リセット制御部１５５は、レジスタ部Ａ１５３にリセット受付信号を送信し、レジスタ部Ａ１５３をリセットする。
【０１１７】
リセット制御部１５５は、ステップＢ５で対応するモジュールが信号処理部１５２の信号処理を起動していないと判断すると、信号処理部１５２において他のモジュールが起動した処理を実施しているか否かを判断する（ステップＢ７）。リセット制御部１５５は、ステップＢ７では、例えばセレクト信号ＳＥＬが「ｂ１０」の場合、他のモジュールの処理が実施されていると判断する。この場合、信号処理装置１０５ａにおいて、ＣＰＵＡ１０１により起動されるモジュールＡ１０３側の処理はまだ開始されていないため、モジュールＡ１０３（ＣＰＵＡ１０１）に専用の部分がリセットされたとしても、実施されているモジュールＢ１０４側の処理には影響がない。リセット制御部１５５は、ステップＢ７で他のモジュールの処理が実施されていると判断した場合は、レジスタ部Ａ１５３にリセット受付信号を送信して専用部分をリセットする（ステップＢ９）。レジスタ部Ａ１５３は、リセット受付信号を受信すると、自身の必要な部分のリセットを行う。このとき、リセット制御部１５５は、アービタ部１５１及び信号処理部１５２にはリセット信号Ｒｅｓｅｔを送信しない。
【０１１８】
リセット制御部１５５は、ステップＢ７で、他のモジュールの処理が実施されていないと判断した場合は、他のモジュール、ここではモジュールＢ１０４側のリセット中であるか否かを判断する（ステップＢ８）。モジュールＢ１０４側のリセット中であった場合も、モジュールＢ１０４側の処理が実施されている場合と同様に、モジュールＡ１０３側の処理はまだ開始されていないため、信号処理装置１０５ａにおいてモジュールＡ１０３（ＣＰＵＡ１０１）に専用の部分をリセットすればよい。リセット制御部１５５は、ステップＢ８で他のモジュール側のリセット中であると判断した場合は、ステップＢ９へ進み、レジスタ部Ａ１５３にリセット受付信号を送信して専用部分をリセットする。
【０１１９】
ステップＢ８で他のモジュール側のリセット中ではないと判断された場合、信号処理装置１０５ａにおいて、モジュールＡ１０３側の処理も、モジュールＢ１０４側の処理も実施されていないことになる。このとき、スレーブバス１０７の混雑などの影響で、モジュールＡ１０３のリセット処理が既に完了してリクエスト信号Ｒｅｑがネゲートされ、その後、レジスタ部Ａ１５３にリセット要求がセットされたために、アービタ部１５１がどちらのモジュールも選択していない可能性がある（図９の時刻ｔ４５を参照）。その場合、モジュールＡ１０３は演算処理の途中でリセットされており、信号処理装置１０５ａ内にはモジュールＡ１０３が起動した処理の処理途中の情報が残っている可能性がある。このため、リセット制御部１５５は、ステップＢ８で他のモジュール側のリセット中ではないと判断した場合も、ステップＢ６へ進み、アービタ部１５１、信号処理部１５２、及びレジスタ部Ａ１５３をリセットする。
【０１２０】
［まとめ］
変形例１では、リセット制御部１５５は、何れかのＣＰＵからリセット要求を受け付けた場合、信号処理装置１０５ａにおいて、そのＣＰＵに専用の部分をリセットする。このようにすることで、信号処理装置１０５ａにおいて他のＣＰＵから制御されるモジュールの処理を行っている場合でも、その処理の終了を待たずにリセットを実施でき、リセット処理時間を短縮できる。
【０１２１】
［変形例２］
引き続き、変形例２を説明する。本変形例では、複数のＣＰＵのうちの少なくとも１つは、そのＣＰＵが制御するモジュール（副演算部）が信号処理装置を占有できるモード（占有モード）を設定可能に構成される。図１２は、変形例２に係る信号処理システムを示す。本変形例に係る信号処理システム１００ｃは、主に、レジスタ部Ａ１５３が占有モード受付部としても使用され、レジスタ部Ａ１５３がアービタ部１５１及びリセット制御部１５５に占有モード信号を送信する点で、図６に示される実施形態２に係る信号処理システム１００ａと相違する。他の点は、実施形態１、実施形態２、実施形態３、又は変形例１と同様でよい。なお、図１２では、レジスタ部Ａ１５３が占有モード受付部として使用される例を示しているが、これに代えて、又は加えて、レジスタ部Ｂ１５４が占有モード受付部として使用されることとしてもよい。
【０１２２】
本変形例において、信号処理装置１０５ｃに含まれるレジスタ部Ａ１５３は、ＣＰＵＡ１０１から占有モード設定を受け付ける占有モードレジスタを含む。ＣＰＵＡ１０１は、占有モードの設定時に、スレーブバス１０７を介して、占有モードがセットされた旨を示す値をレジスタ部Ａ１５３に書き込む。レジスタ部Ａ１５３は、ＣＰＵＡ１０１から占有モード設定を受け付けると、アービタ部１５１及びリセット制御部１５５に占有モード信号を送信する。
【０１２３】
アービタ部１５１は、占有モード信号を受信すると、以降の調停において、占有モード設定を行ったＣＰＵＡ１０１により制御されるモジュールＡ１０３を、信号処理装置１０５ｃの信号処理部１５２を起動するモジュールとして決定する。別の言い方をすると、アービタ部１５１は、占有モード信号を受信している場合は、モジュールＡ１０３からアクセス要求信号Ｒｅｑを受信するとモジュールＡ１０３にアクノリッジ信号Ａｃｋを送信し、モジュールＢ１０４からアクセス要求信号Ｒｅｑを受信してもモジュールＢ１０４にアクノリッジ信号Ａｃｋを送信しない。
【０１２４】
リセット制御部１５５は、占有モード信号を受信したタイミングでは、アービタ部１５１がモジュールＢ１０４を選択している可能性があるため、レジスタ部Ａ１５３からリセット要求信号を受信した場合は、実施形態２と同様に、アービタ部１５１が送信するセレクト信号ＳＥＬを参照してリセット処理を行う。リセット制御部１５５は、レジスタ部Ｂ１５４からリセット要求信号を受信した場合も、同様に、アービタ部１５１が送信するセレクト信号ＳＥＬを参照してリセット処理を行う。
【０１２５】
本変形例では、ＣＰＵＡ１０１が占有モードを設定した後は、どのタイミングでレジスタ部Ａ１５３にリセット要求がセットされたとしても、モジュールＢ１０４側の処理を阻害することなく、信号処理装置１０５ｃのリセットを実行できる。その理由は、占有モードが設定されたタイミングでアービタ部１５１においてモジュールＢ１０４が選択されていたとしても、リセット制御部１５５は、モジュールＢ１０４が選択されている間は、ＣＰＵＡ１０１がリセット要求を発行したとしてもリセット処理を行わないためである。また、アービタ部１５１において一度モジュールＡ１０３が選択された場合、アービタ部１５１は、占有モード信号を受信している間はモジュールＢ１０４を選択しないためである。
【０１２６】
上記から、本変形例において、ＣＰＵＡ１０１は、レジスタ部Ａ１５３に占有モードをセットした後は、アクセス遮断要求を設定することなく、モジュールＡ１０３及び信号処理装置１０５ｃにリセット要求を発行することが可能である。一方、ＣＰＵＢ１０２は、レジスタ部Ｂ１５４にアクセス遮断要求をセットした後に、モジュールＢ１０４及び信号処理装置１０５ｃにリセット要求を発行する。ＣＰＵＡ１０１が占有モード設定していない場合も、同様に、ＣＰＵＡ１０１は、リセット要求の発行に先立って、レジスタ部Ａ１５３にアクセス遮断要求をセットする。
【０１２７】
［まとめ］
本変形例では、占有モード設定を行っていないＣＰＵは、実施形態２と同様に、リセット要求の発行に先立って、アクセス遮断要求をセットする。一方、占有モード設定を行ったＣＰＵは、リセットの発行に先立って、アクセス遮断要求をセットする必要はない。従って、本変形例では、占有モード設定を行ったＣＰＵから信号処理装置をリセットする際のリセット処理を簡素化することができ、また、リセット処理時間を短縮することができる。
【０１２８】
［変形例３］
実施形態３では、信号処理システムが、ＣＰＵＡ１０１及びＣＰＵＢ１０２によって制御されるモジュールＡＢ１０３ａ（図１０を参照）を有する例を説明したが、信号処理システムは、これに加えて、単一のＣＰＵにより制御されるモジュールを有していてもよい。図１３に、複数のＣＰＵから制御されるモジュールと、単一のＣＰＵから制御されるモジュールとが混在する信号処理システムを示す。この変形例３に係る信号処理システム１００ｄは、図１０に示される信号処理システム１００ｂの構成加えて、ＣＰＵＣ１０８、モジュールＣ（副演算部）１０９、及びレジスタ部Ｃ１５９を有する。
【０１２９】
信号処理システム１００ｄにおいて、信号処理装置１０５ｄはアービタ部１５１を有する。アービタ部１５１は、モジュールＡＢ１０３ａから受信したアクセス要求信号Ｒｅｑと、モジュールＣ１０９から送信されたアクセス要求信号Ｒｅｑとを調停し、モジュールＡＢ１０３ａ及びモジュールＣ１０９の何れか一方に向けてアクノリッジ信号Ａｃｋを出力する。
【０１３０】
モジュールＡＢ１０３ａは、モジュールＡＢ１０３ａの制御元のＣＰＵを識別するためのセレクト信号ＳＥＬ（ＡＢ）をアービタ部１５１に送信する。モジュールＡＢ１０３ａは、例えばＣＰＵＡ１０１により起動された場合は「ｂ０１」のセレクト信号ＳＥＬ（ＡＢ）をアービタ部１５１に送信し、ＣＰＵＢ１０２により起動された場合は「ｂ１０」のセレクト信号ＳＥＬ（ＡＢ）を出力する。アービタ部１５１は、モジュールＡＢ１０３ａ又はモジュールＣ１０９の調停結果と、セレクト信号ＳＥＬ（ＡＢ）とに基づいて、リセット制御部１５５及びセレクタ１５６に送信するセレクト信号ＳＥＬを生成する。
【０１３１】
図１４は、アービタ部１５１におけるセレクト信号ＳＥＬの生成部分の構成例を示す。セレクトＳＥＬは例えば３ビットで構成される。セレクト信号ＳＥＬの各ビットは、ＣＰＵＡ１０１、ＣＰＵＢ１０２、及びＣＰＵＣ１０８（モジュールＣ１０９）に対応する。アービタ部１５１は、内部信号として、モジュールＡＢ１０３ａを選択していることを示す選択信号ＡＢ（１ビット）と、モジュールＣ１０９を選択していることを示す選択信号Ｃ（１ビット）を生成する。アービタ部１５１は、モジュールＡＢ１０３ａを選択している場合は選択信号ＡＢを「１」とし、選択信号Ｃを「０」とする。アービタ部１５１は、モジュールＣ１０９を選択している場合は選択信号Ｃを「１」とし、選択信号ＡＢを「０」とする。
【０１３２】
ＡＮＤ回路１４１及びＡＮＤ回路１４２は、それぞれ、モジュールＡＢ１０３ａから送信されたセレクト信号ＳＥＬ（ＡＢ）の各ビットと、上記選択信号ＡＢとの論理積を出力する。アービタ部１５１は、ＡＮＤ回路１４１の出力信号と、ＡＮＤ回路１４２の出力信号と、選択信号Ｃとを組み合わせて、３ビットのセレクト信号ＳＥＬを生成する。例えば、アービタ部１５１においてモジュールＡＢ１０３ａが選択され、かつモジュールＡＢ１０３ａの制御元がＣＰＵＡ１０１であった場合、アービタ部１５１は、「ｂ００１」のセレクト信号ＳＥＬを生成する。アービタ部１５１においてモジュールＡＢ１０３ａが選択され、かつモジュールＡＢ１０３ａの制御元がＣＰＵＢ１０２であった場合、アービタ部１５１は、「ｂ０１０」のセレクト信号ＳＥＬを生成する。アービタ部１５１においてモジュールＣ１０９が選択された場合、アービタ部１５１は、「ｂ１００」のセレクト信号ＳＥＬを生成する。アービタ部１５１においてどのモジュールも選択されていない場合、アービタ部１５１は、「ｂ０００」のセレクト信号ＳＥＬを生成する。
【０１３３】
レジスタ部Ｃ１５９は、スレーブバス１０７を介してＣＰＵＣ１０８に接続される。レジスタ部Ｃ１５９には、信号処理部１５２においてモジュールＣ１０９から起動された信号処理を行う際に使用される設定値などが記憶される。レジスタ部Ｃ１５９は、ＣＰＵＣ１０８からリセット要求を受け付けるリセット受付部としても使用される。レジスタ部Ｃ１５９は、ＣＰＵＣ１０８が信号処理装置１０５ｄに対して発行したリセット要求を受け付けるリセット処理レジスタを含む。
【０１３４】
ＣＰＵＣ１０８は、モジュールＣ１０９のリセット時に、スレーブバス１０７を介して、リセット要求がセットされた旨を示す値をレジスタ部Ｃ１５９に書き込む。レジスタ部Ｃ１５９は、リセット要求を受け付けると、リセット要求信号をリセット制御部１５５に送信する。リセット制御部１５５は、例えばレジスタ部Ｃ１５９からリセット要求信号が送信された場合で、かつセレクト信号ＳＥＬがモジュールＣ１０９を選択していることを示す「ｂ１００」であるか、又はどれも選択していないことを示す「ｂ０００」である場合、リセット処理を実施する。ＣＰＵＡ１０１及びＣＰＵＢ１０２がリセット要求をセットした場合の動作は、実施形態３と同様でよい。
【０１３５】
［更なる変形例］
実施形態２では、図９などを用いて、アクノリッジ信号Ａｃｋが、アクセス要求信号ＲｅｑがＨレベルにアサートされている間、Ｈレベルを維持する例を説明したが、実施形態２において、アクノリッジ信号Ａｃｋに１パルス信号を用いることも可能である。図１５に、アクノリッジが１パルス信号の場合のアクセス遮断回路の構成例を示す。このアクセス遮断回路１５７ａは、図７に示されるアクセス遮断回路１５７の構成に加えて、ＯＲ回路１７４、ＯＲ回路１７５、フリップフロップ１７６、フリップフロップ１７７、ＸＯＲ回路１７８、及びＸＯＲ回路１７９を有する。
【０１３６】
ＯＲ回路１７４は、アービタ部１５１（図６などを参照）がモジュールＡ１０３に向けて出力するアクノリッジ信号Ａｃｋと、ＸＯＲ回路１７８が出力する信号との論理和を出力する。フリップフロップ（ＦＦ）１７６は、ＯＲ回路１７４の出力を保持する。ＡＮＤ回路１７２は、ＦＦ１７６の出力と、ＮＯＲ回路１７１の出力との論理積を出力する。ＸＲＯ回路１７８は、ＦＦ１７６の出力と、ＡＮＤ回路１７２の出力との排他的論理和を出力する。
【０１３７】
ＯＲ回路１７５は、アービタ部１５１がモジュールＢ１０４に向けて出力するアクノリッジ信号Ａｃｋと、ＸＯＲ回路１７９が出力する信号との論理和を出力する。ＦＦ１７７は、ＯＲ回路１７５の出力を保持する。ＡＮＤ回路１７３は、ＦＦ１７７の出力と、ＮＯＲ回路１７１の出力との論理積を出力する。ＸＲＯ回路１７９は、ＦＦ１７７の出力と、ＡＮＤ回路１７３の出力との排他的論理和を出力する。
【０１３８】
アービタ部１５１が、モジュールＡ１０３に向けて出力するアクノリッジ信号Ａｃｋをアサートすると、ＯＲ回路１７４はＨレベルの信号を出力する。ＦＦ１７６は、ＯＲ回路１７４の出力がＨレベルになることで「１」を保存する。レジスタ部Ａ１５３から送信されるアクセス遮断要求信号がＨレベルの場合、ＮＯＲ回路１７１は、Ｌレベルの信号を出力しており、ＦＦ１７６が「１」を出力した場合でも、ＡＮＤ回路１７２の出力はＨレベルに変化しない。つまり、モジュールＡ１０３にはアクノリッジ信号Ａｃｋが送信されず、モジュールＡ１０３は処理開始を待たされた状態となる。
【０１３９】
ＸＯＲ回路１７８は、ＦＦ１７６の出力がＨレベルに対応する「１」で、かつＡＮＤ回路１７２の出力がＬレベルであることから、Ｈレベルの信号を出力する。アクセス遮断回路１５７ａでは、アクノリッジ信号Ａｃｋが１パルス信号であり、所定期間後にＬレベルにネゲートされた場合でも、ＸＯＲ回路１７８の出力がＨレベルに維持されることから、ＦＦ１７６は「１」を保存し続ける。別の言い方をすると、モジュールＡ１０３に向けて出力されたアクノリッジ信号ＡｃｋはＦＦ１７６に保存される。
【０１４０】
レジスタ部Ａ１５３から送信されるアクセス遮断要求信号がＬレベルになると、ＮＯＲ回路１７１はＨレベルの信号を出力し、ＡＮＤ回路１７２は、Ｈレベルの信号を出力する。ＡＮＤ回路１７２が出力するＨレベルの信号は、モジュールＡ１０３に送信される。別の言い方をすると、モジュールＡ１０３に送信されるアクノリッジ信号ＡｃｋがＨレベルにアサートされる。モジュールＡ１０３は、アクノリッジ信号Ａｃｋを受信すると、信号処理装置１０５ａへのアクセスを開始する。
【０１４１】
ＡＮＤ回路１７２の出力がＨレベルになると、ＸＯＲ回路１７８の双方の入力がＨレベルとなることから、ＸＯＲ回路１７８の出力はＬレベルに変化する。ＸＯＲ回路１７８の出力がＬレベルに変化した時点において、アクノリッジ信号Ａｃｋが既にＬレベルにネゲートされていた場合、ＯＲ回路１７４の出力はＬレベルとなる。この場合、ＦＦ１７６は「０」を保存し、ＡＮＤ回路１７２の出力はＬレベルに変化する。図１５に示す構成のアクセス遮断回路１５７ａを用いることで、アクノリッジ信号Ａｃｋが１パルス信号であった場合でも、アクノリッジ信号ＡｃｋをモジュールＡ１０３に送信することができる。
【０１４２】
アービタ部１５１からモジュールＢ１０４に送信されるアクノリッジ信号Ａｃｋについても、上記と同様に、レジスタ部Ｂ１５４から送信されるアクセス遮断要求信号がＨレベルの間、モジュールＢ１０４に向けて出力されたアクノリッジ信号Ａｃｋは、ＯＲ回路１７５を介してＦＦ１７７に保存される。レジスタ部Ｂ１５４から送信されるアクセス遮断要求信号がＬレベルに変化すると、ＡＮＤ回路１７３の出力がＨレベルに変化し、モジュールＢ１０４にアクノリッジ信号Ａｃｋが送信される。アクノリッジ信号Ａｃｋの送信後、ＸＯＲ回路１７９の出力がＬレベルになることで、ＦＦ１７７に保存されたアクノリッジ信号はクリアされる。
【０１４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。例えば、上記した各実施形態、及び各変形例は、任意に組み合わせることができる。
【符号の説明】
【０１４４】
１０：半導体装置
１１、１２：ＣＰＵ
１３、１４：画像符号化復号装置
１５、１７：データ圧縮伸長装置
１６：画像処理装置
１８：メモリコントローラ
１９：ＵＳＢインタフェース
２０：サウンドインタフェース
２１：カメラ入力インタフェース
２２：映像出力インタフェース
２３：ＳＤカードインタフェース
２５：マスタバス
３０：メモリ
３１：ＵＳＢメモリ
３２：スピーカ
３３：マイク
３４：カメラ
３５：映像表示装置
３６：ＳＤカードメモリ
１００：信号処理システム
１０１：ＣＰＵＡ
１０２：ＣＰＵＢ
１０３：モジュールＡ
１０４：モジュールＢ
１０５：信号処理装置
１０６：マスタバス
１０７：スレーブバス
１０８：ＣＰＵＣ
１０９：モジュールＣ
１３１：インタフェースＡ
１３２：インタフェースＢ
１３３：処理部
１４１、１４２：ＡＮＤ回路
１５１：アービタ部
１５２：信号処理部
１５３：レジスタ部Ａ
１５４：レジスタ部Ｂ
１５５：リセット制御部
１５６：セレクタ
１５７：アクセス遮断回路
１５８：モジュールＩＦ
１５９：レジスタ部Ｃ
１７１：ＮＯＲ回路
１７２、１７３：ＡＮＤ回路
１７４、１７５：ＯＲ回路
１７６、１７７：フリップフロップ
１７８、１７９：ＸＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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