(57)【要約】【課題】誤信号の伝達を防ぎつつ、電流を低減することができる高圧レベルシフト回路及び駆動装置を得る。【解決手段】第１及び第２のＰＭＯＳカレントミラー回路ＣＭ１，ＣＭ２がそれぞれ第１及び第２の高耐圧ＮＭＯＳトランジスタＴ１，Ｔ２のドレイン電流を基準側に入力する。第１のＮＭＯＳカレントミラー回路ＣＭ３が第２のＰＭＯＳカレントミラー回路ＣＭ２の出力電流を基準側に入力する。Ｉ／Ｖ信号変換回路１が第１のＰＭＯＳカレントミラー回路ＣＭ１の出力と第１のＮＭＯＳカレントミラー回路ＣＭ３の出力を入力して出力制御電圧信号を得る。【選択図】図１
2018186408.tif 000002
【特許請求の範囲】
【請求項１】
オン指令によって駆動する第１の高耐圧ＮＭＯＳトランジスタと、
オフ指令によって駆動する第２の高耐圧ＮＭＯＳトランジスタと、
前記第１の高耐圧ＮＭＯＳトランジスタのドレイン電流を基準側に入力する第１のＰＭＯＳカレントミラー回路と、
前記第２の高耐圧ＮＭＯＳトランジスタのドレイン電流を基準側に入力する第２のＰＭＯＳカレントミラー回路と、
前記第２のＰＭＯＳカレントミラー回路の出力電流を基準側に入力する第１のＮＭＯＳカレントミラー回路と、
前記第１のＰＭＯＳカレントミラー回路の出力と前記第１のＮＭＯＳカレントミラー回路の出力を入力して出力制御電圧信号を得るＩ／Ｖ信号変換回路とを備えることを特徴とする高圧レベルシフト回路。
【請求項２】
前記第１のＰＭＯＳカレントミラー回路の出力電流を基準側に入力する第２のＮＭＯＳカレントミラー回路と、
前記第２のＮＭＯＳカレントミラー回路の出力電流を基準側に入力する第３のＰＭＯＳカレントミラー回路とを更に備え、
前記Ｉ／Ｖ信号変換回路は、前記第１のＮＭＯＳカレントミラー回路の出力と前記第３のＰＭＯＳカレントミラー回路の出力を入力して出力制御電圧信号を得ることを特徴とする請求項１に記載の高圧レベルシフト回路。
【請求項３】
前記第１のＮＭＯＳカレントミラー回路は、出力電流が基準側電流にフィードバックされるウィルソン型カレントミラー回路であることを特徴とする請求項１又は２に記載の高圧レベルシフト回路。
【請求項４】
前記第１及び第２のＰＭＯＳカレントミラー回路は、出力電流が基準側電流にフィードバックされるウィルソン型カレントミラー回路であることを特徴とする請求項１〜３の何れか１項に記載の高圧レベルシフト回路。
【請求項５】
前記第１のＰＭＯＳカレントミラー回路の基準側ＰＭＯＳトランジスタのソース及びドレインに並列に接続された第１のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳカレントミラー回路の基準側ＰＭＯＳトランジスタのソース及びドレインに並列に接続された第２のＰＭＯＳトランジスタとを更に備え、
前記第１のＰＭＯＳトランジスタのゲートは前記第２のＰＭＯＳカレントミラー回路のゲート電位によって駆動され、
前記第２のＰＭＯＳトランジスタのゲートは前記第１のＰＭＯＳカレントミラー回路のゲート電位によって駆動されることを特徴とする請求項１〜４の何れか１項に記載の高圧レベルシフト回路。
【請求項６】
前記Ｉ／Ｖ信号変換回路はラッチ回路であることを特徴とする請求項１〜５の何れか１項に記載の高圧レベルシフト回路。
【請求項７】
前記Ｉ／Ｖ信号変換回路は、無信号入力時のみラッチ動作することを特徴とした請求項６に記載の高圧レベルシフト回路。
【請求項８】
請求項１〜７の何れか１項に記載の高圧レベルシフト回路を備え、ＳｉＣ材料からなるパワーデバイスを駆動することを特徴とする駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ又はＭＯＳＦＥＴ等のパワーデバイスを駆動する駆動装置及びそれに用いられる高圧レベルシフト回路に関する。
【背景技術】
【０００２】
図９は、従来の駆動回路を示す図である。駆動回路は、高圧レベルシフト回路１００、伝達回路１０１、及びドライバ回路１０２を備える。高圧レベルシフト回路１００は、抵抗Ｒ１，Ｒ２、及び高耐圧電界効果トランジスタ（以下「ＨＮＭＯＳトランジスタ」という。）Ｔ１，Ｔ２を有する。伝達回路１０１は、ＲＳ型フリップフロップ１０３、ＮＯＲゲート１０４，１０５、ＮＡＮＤゲート１０６，１０７、Ｉ／Ｖ信号変換回路ゲート１０８，１０９、及びＡＮＤゲートからなるマスク信号回路１１０を有する。ドライバ回路１０２はパワーデバイスに接続され、その出力信号によりパワーデバイスを駆動する。
【０００３】
パワーデバイスのオン・オフ動作を制御するための高電位側信号が高圧レベルシフト回路１００に入力される。高電位側信号はパルス状の信号であり、高圧レベルシフト回路１００のＴ１，Ｔ２に入力され、高電位にレベルシフトされる。レベルシフトされたオン信号、オフ信号は伝達回路１０１を介してドライバ回路１０２からパワーデバイスに伝達される。
【０００４】
一般に、駆動回路により駆動されるパワーデバイスの負荷はモータ等のインダクタンス負荷である場合が多い。インダクタンス負荷、又はプリント基板上の配線等による寄生インダクタンス成分等の影響により、スイッチング時に駆動回路の高電位側基準電位ＶＳが低電位側グランドＧＮＤに対して負側へ変動する。この負側に変動した高電位側基準が低電位側基準まで復帰する際などに高電位側信号が誤信号となる。また、この誤信号は、高電位側基準電位が低電位から高電位に遷移する時のｄＶ／ｄｔによって発生する場合もある。
【０００５】
誤信号により、Ｔ１，Ｔ２の寄生容量又は寄生ダイオード等を介して高電位側電源に接続されたレベルシフト抵抗Ｒ１，Ｒ２に電流が流れる。これにより、電圧降下が生じ、後段の伝達回路１０１に誤信号が伝達され、パワーデバイスの誤動作を招く。
【０００６】
この誤動作対策として従来の駆動回路ではロジックフィルタ方式を使用している。即ち、誤信号をキャンセルする信号を生成するマスク信号回路１１０を設けている。マスク信号回路１１０は具体的にはオン信号、オフ信号が共にアクティブになった時にそれらの信号がＲＳ型フリップフロップ１０３に伝達されないようにマスクするためのマスク信号を生成する。このマスク信号を用いて、ＮＡＮＤゲート１０６，１０７から出力された主信号をマスクする。この時、主信号とマスク信号の動作領域は同じに設定されているが、各々の動作領域にバラツキが生じた場合は、誤信号が後段の伝達回路１０１へ伝達される場合がある。
【０００７】
図１０は、従来の駆動回路の動作を示すタイミングチャートである。ここでは、高圧レベルシフト回路１００の出力であるオン信号、オフ信号がｄＶ／ｄｔ等の影響により急激に低下し、ＮＡＮＤゲート１０６，１０７の閾値とマスク信号回路１１０の閾値とがバラツキ等により異なる場合を考える。ＮＡＮＤゲート１０６，１０７の閾値が破線Ｂ’で示され、マスク信号回路１１０のＡＮＤゲートの閾値が破線Ａ’で示される。この場合、マスク信号がアクティブ（ハイ）になる範囲が、主信号が障害により非アクティブ（ロー）になる範囲よりも狭くなる。このため、誤って非アクティブになった主信号である誤信号が十分にマスクされないことになる。このため、ＲＳ型フリップフロップ１０３のセット入力信号であるラッチ入力信号において誤信号が発生する。
【０００８】
これに対して、安定した動作を供給するレベルシフト回路が開示されている（例えば、特許文献１参照）。しかし、レベルシフト電流を発生させるＨＶＮＭＯＳに加えて、安定動作のためにさらに別の定電流源により定常的にレベルシフト回路に電流を流している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１６１７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
６００Ｖ又は１２００Ｖといった高圧系においてレベルシフトを行う場合は、発熱量低減のため、高圧レベルシフトにかかる電流は極力排除する必要がある。従って、従来技術で必須であった別の定電流源を用いずに電流を低減した高圧レベルシフト回路が所望される。
【００１１】
本発明は、上述のような課題を解決するためになされたもので、その目的は誤信号の伝達を防ぎつつ、電流を低減することができる高圧レベルシフト回路及び駆動装置を得るものである。
【課題を解決するための手段】
【００１２】
本発明に係る高圧レベルシフト回路は、オン指令によって駆動する第１の高耐圧ＮＭＯＳトランジスタと、オフ指令によって駆動する第２の高耐圧ＮＭＯＳトランジスタと、前記第１の高耐圧ＮＭＯＳトランジスタのドレイン電流を基準側に入力する第１のＰＭＯＳカレントミラー回路と、前記第２の高耐圧ＮＭＯＳトランジスタのドレイン電流を基準側に入力する第２のＰＭＯＳカレントミラー回路と、前記第２のＰＭＯＳカレントミラー回路の出力電流を基準側に入力する第１のＮＭＯＳカレントミラー回路と、前記第１のＰＭＯＳカレントミラー回路の出力と前記第１のＮＭＯＳカレントミラー回路の出力を入力して出力制御電圧信号を得るＩ／Ｖ信号変換回路とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明では、第１及び第２のＰＭＯＳカレントミラー回路がそれぞれ第１及び第２の高耐圧ＮＭＯＳトランジスタのドレイン電流を基準側に入力し、第１のＮＭＯＳカレントミラー回路が第２のＰＭＯＳカレントミラー回路の出力電流を基準側に入力し、Ｉ／Ｖ信号変換回路が第１のＰＭＯＳカレントミラー回路の出力と第１のＮＭＯＳカレントミラー回路の出力を入力して出力制御電圧信号を得る。これにより、誤信号の伝達を防ぎつつ、電流を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る高圧レベルシフト回路を示す図である。
【図２】本発明の実施の形態１に係るＩ／Ｖ信号変換回路を示す図である。
【図３】本発明の実施の形態１に係るＩ／Ｖ信号変換回路の変形例を示す図である。
【図４】本発明の実施の形態１に係る高圧レベルシフト回路の変形例を示す図である。
【図５】本発明の実施の形態２に係る高圧レベルシフト回路を示す図である。
【図６】本発明の実施の形態３に係る高圧レベルシフト回路を示す図である。
【図７】本発明の実施の形態４に係る高圧レベルシフト回路を示す図である。
【図８】本発明の実施の形態５に係る高圧レベルシフト回路を示す図である。
【図９】従来の駆動回路を示す図である。
【図１０】従来の駆動回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
本発明の実施の形態に係る高圧レベルシフト回路及び駆動装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１６】
実施の形態１．
図１は、本発明の実施の形態１に係る高圧レベルシフト回路を示す図である。高圧レベルシフト回路に対して、パワーデバイスのオン・オフ動作を指令するための高電位側信号が入力される。この高電位側信号は直流信号であり、高耐圧電界効果（ＨＮＭＯＳ）トランジスタであるＴ１，Ｔ２にそれぞれ入力され、電流信号となって高電位にレベルシフトされる。即ち、Ｔ１は、オン指令によって駆動し、パワーデバイスをオンに制御するためのオン信号を出力する。Ｔ２は、オフ指令によって駆動し、パワーデバイスをオフに制御するためのオン信号を出力する。オン信号、オフ信号を総称して主信号という。
【００１７】
カレントミラー回路ＣＭ１は、ＰＭＯＳトランジスタであるＰＭＯＳ１，ＰＭＯＳ２を有し、Ｔ１のドレイン電流を基準側に入力する。ＰＭＯＳ１のゲートとドレインは互いに接続され、かつＰＭＯＳ２のゲートに接続されている。ＰＭＯＳ２はＰＭＯＳ１のドレイン電流に対して所定の比率のドレイン電流を流す。
【００１８】
カレントミラー回路ＣＭ２は、ＰＭＯＳトランジスタであるＰＭＯＳ３，ＰＭＯＳ４を有し、Ｔ２のドレイン電流を基準側に入力する。ＰＭＯＳ３のゲートとドレインは互いに接続され、かつＰＭＯＳ４のゲートに接続されている。ＰＭＯＳ４はＰＭＯＳ３のドレイン電流に対して所定の比率のドレイン電流を流す。
【００１９】
カレントミラー回路ＣＭ３は、ＮＭＯＳトランジスタであるＮＭＯＳ１，ＮＭＯＳ２を有し、カレントミラー回路ＣＭ２の出力電流を基準側に入力する。ＮＭＯＳ１のゲートとドレインは互いに接続され、かつＰＭＯＳ４のドレインに接続されている。
【００２０】
ＰＭＯＳ２のドレインとＮＭＯＳ２のドレインの接続点がＩ／Ｖ信号変換回路１の入力に接続されている。Ｉ／Ｖ信号変換回路１は、カレントミラー回路ＣＭ１の出力とカレントミラー回路ＣＭ３の出力を入力して出力制御電圧信号を得る。
【００２１】
続いて、本実施の形態に係る高圧レベルシフト回路の動作を説明する。Ｔ１がオン状態になって発生したオン信号は、カレントミラー回路ＣＭ１の動作により所定の比率でＰＭＯＳ２はドレイン電流を流す。この際にＴ２はオフ状態であり、ＰＭＯＳ３，ＰＭＯＳ４，ＮＭＯＳ１には電流が流れないため、ＮＭＯＳ２は電流を流すことが出来ないハイインピーダンス状態である。従ってＰＭＯＳ２のドレインとＮＭＯＳ２のドレインの接続部には定常的な電流は流れることなく、その電圧レベルは電源とほぼ同等となる。これをＩ／Ｖ信号変換回路１がオン信号の出力制御電圧信号として出力する。一方、Ｔ２がオン状態の場合、ＮＭＯＳ２が所定の電流を流そうとするが、ＰＭＯＳ２がハイインピーダンスであるため、ＰＭＯＳ２のドレインとＮＭＯＳ２のドレインの接続部にはやはり定常電流は流れず、Ｉ／Ｖ信号変換回路１がオフ信号の出力制御電圧信号を出力する。
【００２２】
高圧電位遷移などによりＴ１，Ｔ２が主信号を受け付けていないにも関わらずＰＭＯＳ１とＰＭＯＳ３に同時に電流が流れた場合の挙動について説明する。ＰＭＯＳ１，ＰＭＯＳ３双方に電流が流れた場合、カレントミラー回路ＣＭ１，ＣＭ２，ＣＭ３の動作によりＰＭＯＳ２とＮＭＯＳ２はそれぞれ電流を流す。
【００２３】
定常状態にはＴ１，Ｔ２の一方がオン状態で他方はオフ状態である。例えばＴ１がオン状態である場合は、ＰＭＯＳ２がＮＭＯＳ２に比較してローインピーダンスでありＩ／Ｖ信号変換回路１の入力はＨレベルである。その状態で高圧電位遷移などによりＰＭＯＳ１，ＰＭＯＳ３双方に電流が流れても、ＰＭＯＳ１に流れる電流はＰＭＯＳ３に流れる電流より主信号の電流分多い。即ち、ＰＭＯＳ２の電流がＮＭＯＳ２の電流よりも多いためＩ／Ｖ信号変換回路１への入力はＨレベルを保持し、出力論理が誤反転することはない。一方、Ｔ２がオン状態である場合は、上記とは逆にＮＭＯＳ２の電流がＰＭＯＳ２の電流よりも多くなるため、Ｉ／Ｖ信号変換回路１の入力はＬレベルを保持し、やはり出力論理は誤反転しない。
【００２４】
主信号をパルス駆動する場合でも同様の効果を得ることができる。パルス駆動の場合、定常状態にはＰＭＯＳ２もＮＭＯＳ２もハイインピーダンスであって、Ｉ／Ｖ信号変換回路１の入力電圧は高圧レベルシフト回路にオン信号、オフ信号の何れが入力された後かによって決まっている。この状態でＰＭＯＳ１とＰＭＯＳ３に同時に電流が流れた場合、Ｉ／Ｖ信号変換回路１の入力電圧はＰＭＯＳ２とＮＭＯＳ２のインピーダンスの差分によって電位遷移を起こす。従って、従来技術のように差分に依らない方式に比べて誤信号自体が弱まり、出力誤反転が発生しにくい。これは従来技術で問題となっていた、オン信号とオフ信号から生成するマスク信号発生に要求されるペアリングが緩和される、とも換言できる。
【００２５】
また、パワーデバイスのスイッチングなどで、高圧側電源の電位が低圧側基準電位より低電位となった際は、ＰＭＯＳ１，ＰＭＯＳ２，ＰＭＯＳ３，ＰＭＯＳ４、ＮＭＯＳ１，ＮＭＯＳ２の全てがハイインピーダンスとなる。Ｉ／Ｖ信号変換回路１への入力電圧は直前の状態が保持されるためやはり出力の誤反転を防止できる。また、本実施の形態では、高圧側基準電位が低圧側基準電位を超えて低下した際の信号伝達可能領域を従来技術よりも容易に広くできる。
【００２６】
高圧側電源電圧を一定として高圧側基準電位が低圧側基準電位よりも低下すると、高圧レベルシフト回路の両端の電位差、即ち高圧側電源と低圧側基準電位の電位差が狭まってＴ１，Ｔ２に十分な電流が流せなくなる。従来技術のように高圧レベルシフトされた主信号を電圧信号として受けるＩ／Ｖ信号変換回路のしきい値よりも本実施の形態のようにＭＯＳトランジスタが電流を流すのに必要なゲート−ドレイン電圧の方が一般的に低いからである。従って、高電圧遷移が生じた際などの変位電流に基づいて発生する誤信号を除去でき、意図しない出力論理反転を防止できる。
【００２７】
以上説明したように、本実施の形態では、カレントミラー回路ＣＭ１，ＣＭ２がそれぞれＴ１，Ｔ２のドレイン電流を基準側に入力し、カレントミラー回路ＣＭ３がカレントミラー回路ＣＭ２の出力電流を基準側に入力し、Ｉ／Ｖ信号変換回路１がカレントミラー回路ＣＭ１の出力とカレントミラー回路ＣＭ３の出力を入力して出力制御電圧信号を得る。これにより、誤信号の伝達を防ぎつつ、電流を低減することができる。
【００２８】
図２は、本発明の実施の形態１に係るＩ／Ｖ信号変換回路を示す図である。Ｉ／Ｖ信号変換回路１は、２つのインバータ２，３が逆並列に接続されたラッチ回路である。このラッチ効果により、上記ハイインピーダンス状態が継続した場合でもＩ／Ｖ信号変換回路１への入力が不安定にならない。
【００２９】
図３は、本発明の実施の形態１に係るＩ／Ｖ信号変換回路の変形例を示す図である。Ｉ／Ｖ信号変換回路１は、インバータ２，３とトランジスタ４〜９を有するシュミットトリガ回路である。シュミットトリガ回路は入力しきい値電圧にヒステリシスを持つため、更に安定度が増す。
【００３０】
図４は、本発明の実施の形態１に係る高圧レベルシフト回路の変形例を示す図である。Ｉ／Ｖ信号変換回路１のフィードバック側のインバータ３をスリーステートバッファにて構成する。Ｔ１，Ｔ２のドレイン電圧を入力するＡＮＤ回路１０によりインバータ３を制御して、ハイインピーダンスとなる無信号入力時のみＩ／Ｖ信号変換回路１をラッチ動作させる。これにより、高圧レベルシフト回路をパルス駆動させる場合において、ラッチ回路による出力オン信号とオフ信号の伝達は阻害せず、無信号入力時にはラッチで出力を安定化できる。また、消費電流を低減することができる。また、直流駆動において電流が流せなくなった際にも出力を安定化できる。
【００３１】
実施の形態２．
図５は、本発明の実施の形態２に係る高圧レベルシフト回路を示す図である。実施の形態１の構成にカレントミラー回路ＣＭ４，ＣＭ５が追加されている。カレントミラー回路ＣＭ４は、ＮＭＯＳトランジスタであるＮＭＯＳ３，ＮＭＯＳ４を有し、カレントミラー回路ＣＭ１の出力電流を基準側に入力する。カレントミラー回路ＣＭ５は、ＰＭＯＳトランジスタであるＰＭＯＳ５，ＰＭＯＳ６を有し、カレントミラー回路ＣＭ４の出力電流を基準側に入力する。Ｉ／Ｖ信号変換回路１は、カレントミラー回路ＣＭ３の出力とカレントミラー回路ＣＭ５の出力を入力して出力制御電圧信号を得る。
【００３２】
誤信号電流がＰＭＯＳ１，ＰＭＯＳ３及びＴ１，Ｔ２などに流れる際、電流強度に応じてＰＭＯＳ１，ＰＭＯＳ３のゲート電位及びドレイン電位が深く掛かる。このとき、例えばＮＭＯＳ１，ＮＭＯＳ２のトランジスタサイズを増し、さらにＰＭＯＳ３とＰＭＯＳ４の電流比を抑えることでＮＭＯＳ１，ＮＭＯＳ２の電流密度を抑えると、電流密度が高い場合よりもＮＭＯＳ１，ＮＭＯＳ２のゲート電位及びドレイン電位を低くできる。さらに、ＰＭＯＳ３，４のゲート電位及びドレイン電圧はカレントミラー回路としてＰＭＯＳ３のドレイン電流とＰＭＯＳ４のドレイン電流の比率を保ちながらより多くの電流を流すことができるようになる。
【００３３】
実施の形態１の構成では、ＰＭＯＳ２のドレインがＮＭＯＳ２のドレインに直接接続されている。このため、発生した誤信号電流に基づいた電流がＰＭＯＳ２からＮＭＯＳ２に流れる際に、ＰＭＯＳ２にかかるドレイン電圧が誤信号の電流値に応じて過剰に増加し、Ｉ／Ｖ信号変換回路１の入力電圧が下がってしまい出力が誤反転する恐れがある。
【００３４】
これに対して、本実施の形態ではカレントミラー回路ＣＭ４，ＣＭ５が追加されている。このため、ＰＭＯＳ１，ＰＭＯＳ２もＰＭＯＳ３，ＰＭＯＳ４と同様により多くの電流に対してＩ／Ｖ信号変換回路１の入力信号を保持できるようになる。従って、高圧電位遷移時等に発生する偽の電流信号を実施の形態１より多く流すことができるため、誤動作防止機能を高めることができる。
【００３５】
実施の形態３．
図６は、本発明の実施の形態３に係る高圧レベルシフト回路を示す図である。実施の形態１との相違点として、カレントミラー回路ＣＭ３は、ＮＭＯＳ１，ＮＭＯＳ２に、ＮＭＯＳトランジスタであるＮＭＯＳ５を追加したウィルソン型カレントミラー回路である。ウィルソン型カレントミラー回路では、出力電流が基準側電流にフィードバックされる。ＮＭＯＳ１，２のゲートバイアスを出力側で行うため、出力側の電流が流れなければ、基準側の電流も流れない。
【００３６】
実施の形態１，２で直流信号をレベルシフトする場合、ＰＭＯＳ４とＮＭＯＳ１の部分に定常電流が流れる状態がある。一方、本実施の形態では、ウィルソン型カレントミラー回路を用いるため、その部分の定常電流を無くすことができる。高圧内部への電流供給は、高圧内部が低圧状態にある間に低圧側電源から高圧側電源に並列されたコンデンサに充電された電荷を用いることも多い。本実施の形態により高圧内部での電流消費を低減することができる。
【００３７】
実施の形態４．
図７は、本発明の実施の形態４に係る高圧レベルシフト回路を示す図である。実施の形態３の構成に加えて、カレントミラー回路ＣＭ１は、ＰＭＯＳ１，ＰＭＯＳ２に、ＰＭＯＳトランジスタであるＰＭＯＳ７を追加したウィルソン型カレントミラー回路である。そして、カレントミラー回路ＣＭ２も、ＰＭＯＳ３，ＰＭＯＳ４に、ＰＭＯＳトランジスタであるＰＭＯＳ８を追加したウィルソン型カレントミラー回路である。高圧側電源からＴ１，Ｔ２に電流を供給するが、本実施の形態ではこの定常電流も下げることができる。例えば、高圧側電源にアノード、Ｔ１，Ｔ２のドレインにカソードを接続したダイオードを追加すると、高圧側素子に過大な電圧が印加されることを防止しつつ、高圧側電源の電流消費を抑えることができる。
【００３８】
実施の形態５．
図８は、本発明の実施の形態５に係る高圧レベルシフト回路を示す図である。実施の形態１の構成に加えてＰＭＯＳトランジスタであるＰＭＯＳ１０，ＰＭＯＳ１１が追加されている。ＰＭＯＳ１０は、カレントミラー回路ＣＭ１の基準側ＰＭＯＳトランジスタであるＰＭＯＳ１のソース及びドレインに並列に接続されている。ＰＭＯＳ１１は、カレントミラー回路ＣＭ２の基準側ＰＭＯＳトランジスタであるＰＭＯＳ３のソース及びドレインに並列に接続されている。ＰＭＯＳ１０のゲートは、ＰＭＯＳ３のドレイン及びゲートに接続され、カレントミラー回路ＣＭ２のゲート電位によって駆動される。ＰＭＯＳ１１のゲートは、ＰＭＯＳ１のドレイン及びゲートに接続され、カレントミラー回路ＣＭ１のゲート電位によって駆動される。
【００３９】
例えば高圧レベルシフト回路にオン信号が入力される場合、ＰＭＯＳ１のゲート・ドレインはバイアスされ、ＰＭＯＳ１１も同様にバイアスされる。ただし、Ｔ２にはオフ信号が入力されていないため、ＰＭＯＳ１１を経由した電流は流れない。
【００４０】
高圧電位遷移等により誤信号電流が発生すると、実施の形態１ではＰＭＯＳ３に誤信号電流として電流が流れ、この誤信号電流はＩ／Ｖ信号変換回路１に接続された部分でＰＭＯＳ２及びＮＭＯＳ２により打ち消される。一方、本実施の形態では、誤信号電流の一部はゲートバイアスされているＰＭＯＳ１１を経由してＴ２などに流れ込む。このため、ＰＭＯＳ３を経由しＮＭＯＳ２に伝達される誤信号電流がＰＭＯＳ３の部分で既に低減される。一方、ＰＭＯＳ１０は、ＰＭＯＳ１１又はＰＭＯＳ３に誤信号電流が流れるまでは、ゲートバイアスされず、誤信号電流は全てＰＭＯＳ１を経由してＴ１などに流れ込む。Ｔ１及びＰＭＯＳ１にはオン信号が入力されているため、さらにオン信号を強めるように電流が流れる。つまり、ＰＭＯＳ１１によって誤信号電流のみが弱められるため、出力の誤反転防止を強化することができる。なお、高圧レベルシフト回路にオフ信号が入力されている場合も同様に出力誤反転防止が強化される。
【００４１】
また、本実施の形態では、パワーデバイスの通常の駆動時の論理伝達は実施の形態１等と同じであるが、主信号の伝達速度を速めることができる。即ち、Ｔ１，Ｔ２がオン状態からオフ状態になる際にはＴ１，Ｔ２のドレイン−ソース間のバックゲート容量などの寄生容量を充電する必要があるが、この充電をバイアスされたＰＭＯＳ１０，ＰＭＯＳ１１で行うことができるため応答速度が向上する。
【００４２】
なお、本実施の形態ではＰＭＯＳ１，ＰＭＯＳ３に並列にＰＭＯＳ１０，ＰＭＯＳ１１を接続したが、ＮＭＯＳ１，ＮＭＯＳ２などの他のカレントミラー回路に同様の構成を適用しても同様の効果を得ることができる。
【００４３】
また、駆動回路が駆動するパワーデバイスとして、ＳｉＣ材料からなるＭＯＳＦＥＴは、Ｓｉ材料からなるＩＧＢＴ又はＭＯＳＦＥＴに比べて動作スピードが早く、ｄＶ／ｄｔがより強くなる。従って、ＳｉＭＯＳＦＥＴなどのＳｉＣ材料からなるパワーデバイスを駆動する駆動装置に実施の形態１〜５に係る高圧レベルシフト回路を適用して誤動作を防止することが望ましい。
【符号の説明】
【００４４】
１  Ｉ／Ｖ信号変換回路、ＣＭ１  カレントミラー回路（第１のＰＭＯＳカレントミラー回路）、ＣＭ２  カレントミラー回路（第２のＰＭＯＳカレントミラー回路）、ＣＭ３  カレントミラー回路（第１のＮＭＯＳカレントミラー回路）、ＣＭ４  カレントミラー回路（第２のＮＭＯＳカレントミラー回路）、ＣＭ５  カレントミラー回路（第３のＰＭＯＳカレントミラー回路）、ＰＭＯＳ１０  ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）、ＰＭＯＳ１１  ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、Ｔ１  高耐圧電界効果トランジスタ（第１の高耐圧ＮＭＯＳトランジスタ）、Ｔ２  高耐圧電界効果トランジスタ（第２の高耐圧ＮＭＯＳトランジスタ）
【図１】
2018186408.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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