(57)【要約】【課題】学習及び推論に利用することが可能な半導体装置を提供する。【解決手段】第１の演算層と、第２の演算層と、スイッチ層と、を有する半導体装置である。第１の演算層は、複数の第１の積和演算素子を有する。第２の演算層は、複数の第２の積和演算素子を有する。スイッチ層は、複数のプログラマブルスイッチを有する。プログラマブルスイッチは、複数の第１の積和演算素子と、複数の第２の積和演算素子のうちいずれか一との導通状態を制御する機能を有する。第１の積和演算素子が複数の第２の積和演算素子と非導通状態であるときに、第１の積和演算素子への電力の供給が停止される。【選択図】図２
2018106608.tif 000002
【特許請求の範囲】
【請求項１】
第１の演算層と、
第２の演算層と、
スイッチ層と、を有し、
前記第１の演算層は、複数の第１の積和演算素子を有し、
前記第２の演算層は、複数の第２の積和演算素子を有し、
前記スイッチ層は、複数のプログラマブルスイッチを有し、
前記プログラマブルスイッチは、前記複数の第１の積和演算素子と、前記複数の第２の積和演算素子のいずれか一との導通状態を制御する機能を有し、
前記第１の積和演算素子が前記複数の第２の積和演算素子と非導通状態であるときに、前記第１の積和演算素子への電力の供給が停止される半導体装置。
【請求項２】
請求項１において、
前記プログラマブルスイッチは、第１のコンフィギュレーションメモリを有し、
前記第１の積和演算素子及び前記第２の積和演算素子は、第２のコンフィギュレーションメモリを有し、
前記第１のコンフィギュレーションメモリには、前記プログラマブルスイッチの導通状態を決定する、第１のコンフィギュレーションデータが格納され、
前記第２のコンフィギュレーションメモリには、前記第１の積和演算素子又は前記第２の積和演算素子に入力される被乗数に対応する、第２のコンフィギュレーションデータが格納され、
前記第１のコンフィギュレーションデータの書き込みと、前記第２のコンフィギュレーションデータの書き込みは、異なる回路を用いて行われる半導体装置。
【請求項３】
請求項２において、
前記第１の積和演算素子及び前記第２の積和演算素子は、複数の乗算素子と、加算素子と、活性化関数素子と、第３のコンフィギュレーションメモリと、を有し、
前記乗算素子は、入力データと前記第２のコンフィギュレーションデータの乗算する機能を有し、
前記加算素子は、前記複数の乗算素子の出力データを加算する機能を有し、
前記活性化関数素子は、前記第３のコンフィギュレーションメモリに格納された第３のコンフィギュレーションデータによって定義される関数系に従って、前記加算素子の出力データに演算を施す機能を有する半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記第１の積和演算素子及び前記第２の積和演算素子は、第１のトランジスタ及び第２のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタは、チャネル形成領域に金属酸化物を含む半導体装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体装置を用いて演算処理を行う機能を有する演算処理装置であって、
前記演算処理は、前記第１の演算層、前記第２の演算層、及び前記スイッチ層を用いて構成されたニューラルネットワークを用いて行なわれ、
前記第１の演算層は、前記ニューラルネットワークの入力層又は中間層としての機能を有し、
前記第２の演算層は、前記ニューラルネットワークの中間層又は出力層としての機能を有し、
前記第１の積和演算素子及び前記第２の積和演算素子は、前記ニューラルネットワークのニューロン回路としての機能を有する演算処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一形態は、半導体装置に関する。特に、特にニューラルネットワークを利用した半導体装置に関する。
【０００２】
なお、本発明の一形態は上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、記憶装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
画像認識などにニューラルネットワークを応用したディープラーニングが有効であることが提案され、開発が盛んに行われている。
【０００５】
また、近年、チャネル形成領域に酸化物半導体または金属酸化物を用いたトランジスタ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下、ＯＳトランジスタと呼ぶ）が注目されている。ＯＳトランジスタはオフ電流が極めて小さい。そのことを利用して、ＯＳトランジスタを用いたアプリケーションが提案されている。
【０００６】
例えば、特許文献１では、ニューラルネットワークの学習に、ＯＳトランジスタを用いた例が開示されている。
【０００７】
例えば、特許文献２および非特許文献１では、ＯＳトランジスタからなる不揮発性のコンフィギュレーションメモリを備えたプログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）が提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許公開第２０１６／０３４３４５２号明細書
【特許文献２】米国特許公開第２０１４／０１５９７７１号明細書
【非特許文献１】Ｔ．Ａｏｋｉ  ｅｔ  ａｌ．，“Ｎｏｒｍａｌｌｙ−Ｏｆｆ  Ｃｏｍｐｕｔｉｎｇ  ｗｉｔｈ  Ｃｒｙｓｔａｌｌｉｎｅ  ＩｎＧａＺｎＯ−ｂａｓｅｄ  ＦＰＧＡ，”ＩＥＥＥ  ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１４，ｐｐ．５０２―５０３．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ニューラルネットワークでは、ニューロンを模した素子（ニューロン素子）が互いに接続された構成を基本とする。他のニューロン素子からの出力の重み付き和（他のニューロンの各々の出力に対応する重み係数を乗数、他のニューロンの各々の出力を被乗数とする積和演算の結果）をニューロンの入力とし、当該入力に対する活性化関数の出力をニューロンの出力とする。ネットワークの接続方法により、パーセプトロン、多層パーセプトロン、ネオコグニトロン、畳み込みニューラルネットワーク（Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋ、ＣＮＮ）、ディープニューラルネットワークなどが提案されている。
【００１０】
ニューラルネットワークを用いた学習および推論（認知）は、その計算規模の大きさから、回路規模の大きいプロセッサと大電力を必要とする。そのため、現在の携帯端末やパーソナルコンピュータなどの小型計算機でニューラルネットワークを用いた計算を行うことは現実的には難しい。
【００１１】
また、ニューラルネットワークを用いた計算は、対象とする問題により、ニューラルネットワークの階層の深さやニューロン素子数などの最適値が異なる。そのため、ニューラルネットワークの計算には、対象とする問題ごとに回路構成を柔軟に変更できる半導体装置が要求されている。
【００１２】
本発明の一形態は、学習及び推論に利用することが可能な半導体装置を提供することができる。本発明の一形態は、素子数または配線数が削減された半導体装置を提供することができる。本発明の一形態は、低消費電力化が可能な半導体装置を提供することができる。本発明の一形態は、新規な半導体装置を提供することができる。
【００１３】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１４】
本発明の一形態は、第１の演算層と、第２の演算層と、スイッチ層と、を有する半導体装置である。第１の演算層は、複数の第１の積和演算素子を有する。第２の演算層は、複数の第２の積和演算素子を有する。スイッチ層は、複数のプログラマブルスイッチを有する。プログラマブルスイッチは、複数の第１の積和演算素子と、複数の第２の積和演算素子のうちいずれか一との導通状態を制御する機能を有する。第１の積和演算素子が複数の第２の積和演算素子と非導通状態であるときに、第１の積和演算素子への電力の供給が停止されることが好ましい。
【００１５】
上記形態において、プログラマブルスイッチは、第１のコンフィギュレーションメモリを有する。第１の積和演算素子及び第２の積和演算素子は、第２のコンフィギュレーションメモリを有する。第１のコンフィギュレーションメモリには、プログラマブルスイッチの導通状態を決定する、第１のコンフィギュレーションデータが格納される。第２のコンフィギュレーションメモリには、第１の積和演算素子又は第２の積和演算素子に入力される被乗数に対応する、第２のコンフィギュレーションデータが格納される。第１のコンフィギュレーションデータの書き込みと、第２のコンフィギュレーションデータの書き込みは、異なる回路を用いて行われることが好ましい。
【００１６】
上記形態において、第１の積和演算素子及び第２の積和演算素子は、複数の乗算素子と、加算素子と、活性化関数素子と、第３のコンフィギュレーションメモリと、を有する。乗算素子は、入力データと第２のコンフィギュレーションデータの乗算する機能を有する。加算素子は、複数の乗算素子の出力データを加算する機能を有する。活性化関数素子は、第３のコンフィギュレーションメモリに格納された第３のコンフィギュレーションデータによって定義される関数系に従って、加算素子の出力データに演算を施す機能を有する。
【００１７】
上記形態において、第１の積和演算素子及び第２の積和演算素子は、第１のトランジスタ及び第２のトランジスタを有する。第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのゲートと電気的に接続される。第１のトランジスタは、チャネル形成領域に金属酸化物を含むことが好ましい。
【００１８】
本発明の一形態は、上記形態に記載の半導体装置を用いて演算処理を行う機能を有する演算処理装置である。演算処理は、第１の演算層、第２の演算層、及びスイッチ層を用いて構成されたニューラルネットワークを用いて行なわれる。第１の演算層は、ニューラルネットワークの入力層又は中間層としての機能を有する。第２の演算層は、ニューラルネットワークの中間層又は出力層としての機能を有する。第１の積和演算素子及び第２の積和演算素子は、ニューラルネットワークのニューロン回路としての機能を有する。
【発明の効果】
【００１９】
本発明の一形態により、本発明の一形態は、学習及び推論に利用することが可能な半導体装置を提供することができる。本発明の一形態は、素子数または配線数が削減された半導体装置を提供することができる。本発明の一形態は、低消費電力化が可能な半導体装置を提供することができる。本発明の一形態は、新規な半導体装置を提供することができる。
【００２０】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一形態は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２１】
【図１】ニューラルネットワークを説明するための概念図。
【図２】半導体装置の構成例を示す回路図。
【図３】積和演算素子の構成例を示すブロック図。
【図４】プログラマブルスイッチの構成例を示す回路図。
【図５】ニューラルネットワークを用いた画像認識の例を示す図。
【図６】半導体装置の構成を示す図。
【図７】記憶回路と参照用記憶回路の具体的な構成を示す図。
【図８】メモリセルＭＣとメモリセルＭＣＲとの具体的な回路構成と接続関係とを示す図。
【図９】回路１３と回路１４と電流源回路の具体的な構成を示す図。
【図１０】タイミングチャート。
【図１１】回路１３と回路１４と電流源回路とスイッチとの具体的な接続関係を示す図。
【図１２】電流電圧変換回路の構成を示す図。
【図１３】駆動回路の構成を示す図。
【図１４】半導体装置の構成を示す図。
【図１５】トランジスタの構成例を示す上面図および断面図。
【図１６】トランジスタの構成例を示す断面図。
【図１７】金属酸化物の原子数比の範囲を説明する図。
【図１８】トランジスタの構成例を示す上面図および断面図。
【図１９】半導体ウエハの上面図。
【図２０】電子部品の作製工程例を説明するフローチャートおよび斜視模式図。
【発明を実施するための形態】
【００２２】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
【００２４】
また、本明細書中において、高電源電圧をＨレベル、低電源電圧をＬレベルと呼ぶ場合がある。また、Ｈレベルを与える配線をＶＤＤ、Ｌレベルを与える配線をＧＮＤと呼ぶ場合がある。
【００２５】
また、本明細書等において、ＩＮ［１：７］のように、コロンで区切られた角括弧内の２つの数字は、配列の範囲を表す。例えば、ＩＮ［１：７］は、ＩＮ［１］乃至ＩＮ［７］と同義である。
【００２６】
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【００２７】
（実施の形態１）
本実施の形態では、本発明の一形態である半導体装置について説明を行う。
【００２８】
《ニューラルネットワーク》
図１は、ニューロン及びニューロンを接続する信号線で構成されたニューラルネットワークを示す。ここで、入力層は第１乃至第Ｉのニューロンを有し、第１の中間層は第１乃至第ｍ１のニューロンを有し、第ｋの中間層は第１乃至第ｍｋのニューロンを有し、出力層は第１乃至第ｎのニューロンを有する。なお、ｋ、Ｉ、ｍｋ、ｎは、それぞれ１以上の整数とする。入力層と第１の中間層との間は全結合、第ｋ−１の中間層と第ｋの中間層の間は全結合、第ｋの中間層と出力層との間は全結合である。
【００２９】
入力層の第ｉのニューロンの出力をｘｉとし、出力ｘｉと第１の中間層の第ｊのニューロンとの結合強度をｗｊｉとすると、第ｊの第１中間層ニューロンの出力はｙｊ＝ｆ（Σｗｊｉ・ｘｉ）である。なお、ｉ、ｊは１以上の整数とする。ここで、ｆ（ｘ）は活性化関数でシグモイド関数、閾値関数などを用いることができる。以下同様に、各層のニューロンの出力は、前段層のニューロンの出力と結合強度（重み係数）の積和演算結果に活性化関数を演算した値となる。
【００３０】
なお、上述の中間層をフィルター層、プーリング層などに適宜読み替え、また、層数を変更することで、パーセプトロン、多層パーセプトロン、ネオコグニトロン、畳み込みニューラルネットワーク、ディープニューラルネットワークなどを構築することができる。
【００３１】
《半導体装置》
図２は、各種ニューラルネットワークを実現することのできる半導体装置１００の構成を示している。
【００３２】
半導体装置１００は、演算層４１［１］乃至４１［Ｎ］およびスイッチ層４２［１］乃至４２［Ｎ−１］から成る階層構造を有する。なお、Ｎは２以上の整数とする。
【００３３】
演算層４１［１］は積和演算素子３０［１］乃至３０［Ｓ１］を有し、演算層４１［Ｎ］は積和演算素子３０［１］乃至３１［ＳＮ］を有する。スイッチ層４２［１］はプログラマブルスイッチ４０［１］乃至４０［Ｓ２］を有し、スイッチ層４２［Ｎ−１］はプログラマブルスイッチ４０［１］乃至４０［ＳＮ］を有する。なお、Ｓ１乃至ＳＮはそれぞれ１以上の整数とする。スイッチ層４２は、異なる２つの演算層４１どうしの接続を制御する機能を有する。
【００３４】
プログラマブルスイッチ４０は、第１の演算層４１に含まれる複数の積和演算素子３０と、第２の演算層４１に含まれる積和演算素子３０との接続を制御する機能を有する。例えば、図２において、プログラマブルスイッチ４０［Ｓ２］は、演算層４１［１］が有する積和演算素子３０［１］乃至３０［Ｓ１］と、演算層４１［２］が有する積和演算素子３０［Ｓ２］との接続を制御する機能を有する。
【００３５】
図２に示す積和演算素子３０は、図１に示すニューロンと対応させて考えればよい。そうすることで、図２に示す階層構造を、図１に示すニューラルネットワークと対応させることができる。なお、本明細書において、積和演算素子３０をニューロンと呼ぶ場合がある。
【００３６】
《積和演算素子》
図３は積和演算素子３０の構成例を示すブロック図である。積和演算素子３０は、入力信号ＩＮ［１］乃至ＩＮ［Ｓ］のそれぞれに対応した乗算素子３１［１］乃至３１［Ｓ］と、加算素子３３と、活性化関数素子３４と、ＣＭ（コンフィギュレーションメモリ）３２［１］乃至３２［Ｓ］と、ＣＭ３５から構成される。なお、Ｓは１以上の整数とする。
【００３７】
乗算素子３１は、ＣＭ３２に格納されているデータと入力信号ＩＮを掛け合わせる機能を有する。ＣＭ３２には上述の重み係数が格納されている。
【００３８】
加算素子３３は乗算素子３１［１］乃至３１［Ｓ］の出力（乗算結果）を全て足し合わせる機能を有する。
【００３９】
活性化関数素子３４は、加算素子３３の出力（積和演算結果）を、ＣＭ３５に保存されているデータで定義される関数に従って演算を実行し、出力信号ＯＵＴとする。当該関数は、シグモイド関数、ｔａｎｈ関数、ｓｏｆｔｍａｘ関数、ＲｅＬＵ関数、閾値関数などとすることができる。これら関数を、テーブル方式または折れ線近似などにより実装し、対応するデータをコンフィギュレーションデータとして、ＣＭ３５に格納する。
【００４０】
なお、ＣＭ３２［１：Ｓ］とＣＭ３５とは、それぞれ個別の書き込み回路を有することが好ましい。その結果、ＣＭ３２［１：Ｓ］のデータ更新と、ＣＭ３５のデータ更新とは、それぞれ独立に行うことができる。つまり、ＣＭ３５のデータ更新をすることなく、ＣＭ３２［１：Ｓ］のデータ更新を何度も繰り返すことができる。こうすることで、ニューラルネットワークの学習の際に、重み係数の更新のみを何度も繰り返すことができ、効率的に学習ができる。
【００４１】
《プログラマブルスイッチ》
図４（Ａ）はプログラマブルスイッチ４０の構成を示す回路図である。プログラマブルスイッチ４０はスイッチ６０を有する。
【００４２】
プログラマブルスイッチ４０は、出力信号ＯＵＴ［１］乃至ＯＵＴ［Ｓ］を、入力信号ＩＮ［１］乃至ＩＮ［Ｓ］と接続させる機能を有する。例えば、図２において、プログラマブルスイッチ４０［Ｓ２］は、演算層４１［１］の出力信号ＯＵＴ［１］乃至ＯＵＴ［Ｓ１］と、演算層４１［２］が有する積和演算素子３０［Ｓ２］の入力信号ＩＮ［１：Ｓ１］との接続を制御する機能を有する。
【００４３】
また、プログラマブルスイッチ４０は、信号“０”と、積和演算素子３０の入力信号ＩＮ［１］乃至ＩＮ［Ｓ］との接続を制御する機能を有する。
【００４４】
《スイッチ》
図４（Ｂ）はスイッチ６０の構成例を示す回路図である。スイッチ６０は、ＣＭ６１とスイッチ６２を有する。スイッチ６２は、ＯＵＴ［ｉ］とＩＮ［ｉ］との導通を制御する機能を有する。また、スイッチ６２は、“０”とＩＮ［ｉ］との導通を制御する機能を有する。ＣＭ６１に格納するコンフィギュレーションデータにより、スイッチ６２のオン／オフが制御される。スイッチ６２として、トランジスタを用いることができる。
【００４５】
なお、積和演算素子３０が直前の演算層４１からのＯＵＴ［ｉ］を入力として使用しない場合、当該積和演算素子３０はＩＮ［ｉ］を“０”に接続する。このとき、ＩＮ［ｉ］に対応する乗算素子３１［ｉ］は、電力の供給を停止する（パワーゲーティングを行う）ことにより、消費電力を低減することができる。例えば、図２において、演算層４１［２］が有する積和演算素子３０［Ｓ２］が、演算層４１［１］からのＯＵＴ［１］を入力として使用しない場合、積和演算素子３０［Ｓ２］は、そのＩＮ［１］を“０”に接続し、乗算素子３１［１］への電力の供給を停止する。
【００４６】
また、ある演算層４１が有する積和演算素子３０のＯＵＴ［ｉ］が、他の演算層４１が有するどの積和演算素子３０とも接続しない場合、ＯＵＴ［ｉ］を出力する積和演算素子３０全体の電力供給を停止し、消費電力を低減することができる。例えば、図２において、演算層４１［１］が有する積和演算素子３０［Ｓ１］が、他の演算層４１が有するどの積和演算素子３０とも接続しない場合、積和演算素子３０［Ｓ１］全体の電力供給を停止する。
【００４７】
上記構成において、コンフィギュレーションメモリは、ＳＲＡＭ、ＭＲＡＭを用いて構成することが可能である。また、コンフィギュレーションメモリはＯＳトランジスタを用いたメモリ（以下、ＯＳメモリ）で構成することも可能である。コンフィギュレーションメモリにＯＳメモリを用いることで、半導体装置１００の消費電力を大幅に低減することができる。
【００４８】
例えば、図３に示すＣＭ３２［１］乃至３２［Ｓ］およびＣＭ３５をＯＳメモリで構成することで、半導体装置１００は、少ない素子数で低消費電力のネットワークを構成することができる。
【００４９】
例えば、図４（Ｂ）に示すＣＭ６１をＯＳメモリで構成することで、半導体装置１００は、少ない素子数で低消費電力のネットワークを構成することができる。
【００５０】
また、乗算素子３１及び加算素子３３をアナログ積和演算素子とすることで、積和演算素子３０を構成するトランジスタの数を削減することができる。なお、アナログ積和演算素子の詳細は実施の形態２で説明を行う。
【００５１】
さらに、積和演算素子３０の入出力信号をアナログ信号とすることで、ネットワークを構成する配線数を低減することができる。
【００５２】
図２における半導体装置１００において、所望のネットワーク構成となるプログラマブルスイッチ４０のコンフィギュレーションデータを生成し、当該コンフィギュレーションデータにしたがって、学習を行うことが可能である。学習により重み係数を更新する場合は、プログラマブルスイッチ４０のコンフィギュレーションデータを変更せずに、重み係数のコンフィギュレーションデータのみを繰り返し変更する構成が有効である。そのため、積和演算素子３０が有するＣＭ３２［１：Ｓ］と、プログラマブルスイッチ４０が有するＣＭ３５とは、異なる回路によって、コンフィギュレーションデータが書き込まれることが好ましい。
【００５３】
重み係数の更新は、それに特化した専用回路で行うことが好ましい。例えば、重み係数の更新をサーバーで実行してもよい。
【００５４】
半導体装置１００は、サーバーおよび端末（携帯端末やパーソナルコンピュータなど）の両方に用いることができる。例えば、ニューラルネットワークの階層構成の検討及び学習はサーバーで行い、推論（認知）は端末で行ってもよい。端末は学習により得られたコンフィギュレーションデータに従って半導体装置１００をコンフィギュレーションし、推論を実行することができる。
【００５５】
図５は、携帯端末５２が顔写真を認識し、撮影された人物の名前を特定する例を示している。まず、予めサーバー５１でニューラルネットワークを用いた学習を行い、該当人物の顔に関する情報を習得しておく。その後、学習結果を携帯端末５２に送信する（ステップ１）。次に、携帯端末５２が事前に取得した学習結果をもとに、写真の人物の名前を推論する（ステップ２）。携帯端末５２は、写真の人物の名前を表示する。また、必要に応じて、表示された名前が本人と一致する確率を表示してもよい。この場合、サーバー５１と携帯端末５２とのデータのやり取りは１回で済むため、携帯端末５２は、通信環境による影響を受けずに推論を実行することができる。サーバーによる学習は、頻繁に行う必要はなく、例えば１週間に１回など、定期的に行えばよい。
【００５６】
また、携帯端末５２で学習と推論の両方を行ってもよい。その場合、学習は携帯端末５２を充電している間など、携帯端末５２が、ＡＣアダプターなどを用いて、外部電源に接続された状態で行われることが好ましい。
【００５７】
以上、本発明の一形態により、学習及び推論に利用することが可能な半導体装置を提供することができる。また、素子数または配線数が削減された半導体装置を提供することができる。また、低消費電力化が可能な半導体装置を提供することができる。
【００５８】
（実施の形態２）
本実施の形態では、実施の形態１に記載の積和演算素子３０に用いることが可能な半導体装置１０について説明を行う。
【００５９】
半導体装置１０の構成の一例を図６に示す。図６に示す半導体装置１０は、記憶回路１１（ＭＥＭ）と、参照用記憶回路１２（ＲＭＥＭ）と、回路１３と、回路１４と、を有する。半導体装置１０は、さらに電流源回路１５（ＣＲＥＦ）を有していても良い。
【００６０】
記憶回路１１（ＭＥＭ）は、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ］で例示されるメモリセルＭＣを有する。また、各メモリセルＭＣは、入力された電位を電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジスタなどの能動素子を用いることができる。図６では、各メモリセルＭＣがトランジスタＴｒ１を有する場合を例示している。
【００６１】
そして、メモリセルＭＣには、配線ＷＤ［ｊ］で例示される配線ＷＤから第１のアナログ電位が入力される。第１のアナログ電位は第１のアナログデータに対応する。そして、メモリセルＭＣは、第１のアナログ電位に応じた第１のアナログ電流を生成する機能を有する。具体的には、トランジスタＴｒ１のゲートに第１のアナログ電位を供給したときに得られるトランジスタＴｒ１のドレイン電流を、第１のアナログ電流とすることができる。なお、以下、メモリセルＭＣ［ｉ、ｊ］に流れる電流をＩ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流をＩ［ｉ＋１、ｊ］とする。
【００６２】
なお、トランジスタＴｒ１が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧と閾値電圧の差分によって制御される。よって、トランジスタＴｒ１は飽和領域で動作させることが望ましい。トランジスタＴｒ１を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。
【００６３】
具体的に、図６に示す半導体装置１０では、メモリセルＭＣ［ｉ、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ、ｊ］または第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた電位が入力される。メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第１のアナログ電流に相当する。
【００６４】
また、具体的に、図６に示す半導体装置１０では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＷＤ［ｊ］から第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］または第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた電位が入力される。メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］に応じた第１のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第１のアナログ電流に相当する。
【００６５】
そして、メモリセルＭＣは、第１のアナログ電位を保持する機能を有する。すなわち、メモリセルＭＣは、第１のアナログ電位を保持することで、第１のアナログ電位に応じた第１のアナログ電流を保持する機能を有すると言える。
【００６６】
また、メモリセルＭＣには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。第２のアナログ電位は第２のアナログデータに対応する。メモリセルＭＣは、既に保持されている第１のアナログ電位に、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算する機能と、加算することで得られる第３のアナログ電位を保持する機能とを有する。そして、メモリセルＭＣは、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、メモリセルＭＣは、第３のアナログ電位を保持することで、第３のアナログ電位に応じた第２のアナログ電流を保持する機能を有すると言える。
【００６７】
具体的に、図６に示す半導体装置１０では、メモリセルＭＣ［ｉ、ｊ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣ［ｉ、ｊ］は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ、ｊ］の電流Ｉ［ｉ、ｊ］は、第２のアナログ電流に相当する。
【００６８】
また、図６に示す半導体装置１０では、メモリセルＭＣ［ｉ＋１、ｊ］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第３のアナログ電位を保持する機能を有する。そして、メモリセルＭＣ［ｉ＋１、ｊ］は、第３のアナログ電位に応じた第２のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣ［ｉ＋１、ｊ］の電流Ｉ［ｉ＋１、ｊ］は、第２のアナログ電流に相当する。
【００６９】
そして、電流Ｉ［ｉ、ｊ］は、メモリセルＭＣ［ｉ、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。電流Ｉ［ｉ＋１、ｊ］は、メモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる。よって、電流Ｉ［ｉ、ｊ］と電流Ｉ［ｉ＋１、ｊ］との和に相当する電流Ｉ［ｊ］が、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れることとなる。
【００７０】
参照用記憶回路１２（ＲＭＥＭ）は、メモリセルＭＣＲ［ｉ］、メモリセルＭＣＲ［ｉ＋１］で例示されるメモリセルＭＣＲを有する。メモリセルＭＣＲには、配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。なお、以下、メモリセルＭＣＲ［ｉ］に流れる電流をＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］に流れる電流をＩＲＥＦ［ｉ＋１］とする。
【００７１】
そして、具体的に、図６に示す半導体装置１０では、メモリセルＭＣＲ［ｉ］に配線ＷＤＲＥＦ［ｉ］から第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第１の参照電流に相当する。
【００７２】
また、図６に示す半導体装置１０では、メモリセルＭＣＲ［ｉ＋１］に配線ＷＤＲＥＦから第１の参照電位ＶＰＲが入力される。メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲに応じた第１の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第１の参照電流に相当する。
【００７３】
そして、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持する機能を有する。すなわち、メモリセルＭＣＲは、第１の参照電位ＶＰＲを保持することで、第１の参照電位ＶＰＲに応じた第１の参照電流を保持する機能を有すると言える。
【００７４】
また、メモリセルＭＣＲには、配線ＲＷ［ｉ］、配線ＲＷ［ｉ＋１］で例示される配線ＲＷから第２のアナログ電位が入力される。メモリセルＭＣＲは、既に保持されている第１の参照電位ＶＰＲに、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算し、加算することで得られる第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲは、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、メモリセルＭＣＲは、第２の参照電位を保持することで、第２の参照電位に応じた第２の参照電流を保持する機能を有すると言える。
【００７５】
具体的に、図６に示す半導体装置１０では、メモリセルＭＣＲ［ｉ］に配線ＲＷ［ｉ］から第２のアナログ電位Ｖｗ［ｉ、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ］の電流ＩＲＥＦ［ｉ］は、第２の参照電流に相当する。
【００７６】
また、図６に示す半導体装置１０では、メモリセルＭＣＲ［ｉ＋１］に配線ＲＷ［ｉ＋１］から第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］が入力される。そして、メモリセルＭＣＲ［ｉ＋１］は、第１の参照電位ＶＰＲ及び第２のアナログ電位Ｖｗ［ｉ＋１、ｊ］に応じた第２の参照電位を保持する機能を有する。そして、メモリセルＭＣＲ［ｉ＋１］は、第２の参照電位に応じた第２の参照電流を生成する機能を有する。すなわち、この場合、メモリセルＭＣＲ［ｉ＋１］の電流ＩＲＥＦ［ｉ＋１］は、第２の参照電流に相当する。
【００７７】
そして、電流ＩＲＥＦ［ｉ］は、メモリセルＭＣＲ［ｉ］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。電流ＩＲＥＦ［ｉ＋１］は、メモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる。よって、電流ＩＲＥＦ［ｉ］と電流ＩＲＥＦ［ｉ＋１］との和に相当する電流ＩＲＥＦが、メモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れることとなる。
【００７８】
電流源回路１５は、配線ＢＬＲＥＦに流れる電流ＩＲＥＦと同じ値の電流、もしくは電流ＩＲＥＦに対応する電流を、配線ＢＬに供給する機能を有する。そして、後述するオフセットの電流を設定する際には、メモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］を介して配線ＢＬ［ｊ］と配線ＶＲ［ｊ］の間を流れる電流Ｉ［ｊ］が、メモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］を介して配線ＢＬＲＥＦと配線ＶＲＲＥＦの間を流れる電流ＩＲＥＦと異なる場合、差分の電流は回路１３または回路１４に流れる。回路１３は電流ソース回路としての機能を有し、回路１４は電流シンク回路としての機能を有する。
【００７９】
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路１３は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路１３は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］に供給する機能を有する。すなわち、回路１３は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
【００８０】
また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路１４は、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ΔＩ［ｊ］を生成する機能を有する。また、回路１４は、生成した電流ΔＩ［ｊ］を配線ＢＬ［ｊ］から引き込む機能を有する。すなわち、回路１４は、電流ΔＩ［ｊ］を保持する機能を有すると言える。
【００８１】
次いで、図６に示す半導体装置１０の動作の一例について説明する。
【００８２】
まず、メモリセルＭＣ［ｉ、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］に応じた電流Ｉ［ｉ、ｊ］が生成される。例えば第１の参照電位ＶＰＲは、接地電位よりも高いハイレベルの電位とする。具体的には、接地電位よりも高く、電流源回路１５に供給されるハイレベルの電位ＶＤＤと同程度か、それ以下の電位であることが望ましい。
【００８３】
また、メモリセルＭＣＲ［ｉ］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ］に入力される。モリセルＭＣＲ［ｉ］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ］が生成される。
【００８４】
また、メモリセルＭＣ［ｉ＋１、ｊ］に第１のアナログ電位に応じた電位を格納する。具体的には、第１の参照電位ＶＰＲから第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］を差し引いた電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が、配線ＷＤ［ｊ］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
【００８５】
また、メモリセルＭＣＲ［ｉ＋１］に第１の参照電位ＶＰＲを格納する。具体的には、電位ＶＰＲが、配線ＷＤＲＥＦを介してメモリセルＭＣＲ［ｉ＋１］に入力される。モリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲが保持される。また、メモリセルＭＣＲ［ｉ＋１］では、電位ＶＰＲに応じた電流ＩＲＥＦ［ｉ＋１］が生成される。
【００８６】
上記動作において、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］は基準電位とする。例えば、基準電位として接地電位、基準電位よりも低いローレベルの電位ＶＳＳなどを用いることができる。或いは、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位を用いると、第２のアナログ電位Ｖｗを正負にしても、配線ＲＷの電位を接地電位よりも高くできるので信号の生成を容易にすることができ、正負のアナログデータに対する積演算が可能になるので好ましい。
【００８７】
上記動作により、配線ＢＬ［ｊ］には、配線ＢＬ［ｊ］に電気的に接続されたメモリセルＭＣにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図６では、メモリセルＭＣ［ｉ、ｊ］で生成される電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］で生成される電流Ｉ［ｉ＋１、ｊ］とを合わせた電流Ｉ［ｊ］が流れる。また、上記動作により、配線ＢＬＲＥＦには、配線ＢＬＲＥＦに電気的に接続されたメモリセルＭＣＲにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図６では、メモリセルＭＣＲ［ｉ］で生成される電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］で生成される電流ＩＲＥＦ［ｉ＋１］とを合わせた電流ＩＲＥＦが流れる。
【００８８】
次いで、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］の電位を基準電位としたまま、第１のアナログ電位によって得られる電流Ｉ［ｊ］と第１の参照電位によって得られる電流ＩＲＥＦとの差分から得られるオフセットの電流Ｉｏｆｆｓｅｔ［ｊ］を、回路１３または回路１４において保持する。
【００８９】
具体的に、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合、回路１３は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］に供給する。すなわち、回路１３に流れる電流ＩＣＭ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＭ［ｊ］の値は回路１３において保持される。また、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合、回路１４は電流Ｉｏｆｆｓｅｔ［ｊ］を配線ＢＬ［ｊ］から引き込む。すなわち、回路１４に流れる電流ＩＣＰ［ｊ］は電流Ｉｏｆｆｓｅｔ［ｊ］に相当することとなる。そして、当該電流ＩＣＰ［ｊ］の値は回路１４において保持される。
【００９０】
次いで、既にメモリセルＭＣ［ｉ、ｊ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｉ、ｊ］に格納する。具体的には、配線ＲＷ［ｉ］の電位を基準電位に対してＶｗ［ｉ］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ］が、配線ＲＷ［ｉ］を介してメモリセルＭＣ［ｉ、ｊ］に入力される。メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］が保持される。また、メモリセルＭＣ［ｉ、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］に応じた電流Ｉ［ｉ、ｊ］が生成される。
【００９１】
また、既にメモリセルＭＣ［ｉ＋１、ｊ］において保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に加算するように、第２のアナログ電位または第２のアナログ電位に応じた電位をメモリセルＭＣ［ｉ＋１、ｊ］に格納する。具体的には、配線ＲＷ［ｉ＋１］の電位を基準電位に対してＶｗ［ｉ＋１］だけ高い電位とすることで、第２のアナログ電位Ｖｗ［ｉ＋１］が、配線ＲＷ［ｉ＋１］を介してメモリセルＭＣ［ｉ＋１、ｊ］に入力される。メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］が保持される。また、メモリセルＭＣ［ｉ＋１、ｊ］では、電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］に応じた電流Ｉ［ｉ＋１、ｊ］が生成される。
【００９２】
なお、電位を電流に変換する素子として飽和領域で動作するトランジスタＴｒ１を用いる場合、配線ＲＷ［ｉ］の電位がＶｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位がＶｗ［ｉ＋１］であると仮定すると、メモリセルＭＣ［ｉ、ｊ］が有するトランジスタＴｒ１のドレイン電流が電流Ｉ［ｉ、ｊ］に相当するので、第２のアナログ電流は以下の式１で表される。なお、ｋは係数、ＶｔｈはトランジスタＴｒ１の閾値電圧である。
【００９３】
Ｉ［ｉ、ｊ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）２      （式１）
【００９４】
また、メモリセルＭＣＲ［ｉ］が有するトランジスタＴｒ１のドレイン電流が電流ＩＲＥＦ［ｉ］に相当するので、第２の参照電流は以下の式２で表される。
【００９５】
ＩＲＥＦ［ｉ］＝ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）２      （式２）
【００９６】
そして、メモリセルＭＣ［ｉ、ｊ］に流れる電流Ｉ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］に流れる電流Ｉ［ｉ＋１、ｊ］の和に相当する電流Ｉ［ｊ］は、Ｉ［ｊ］＝ΣｉＩ［ｉ、ｊ］であり、メモリセルＭＣＲ［ｉ］に流れる電流ＩＲＥＦ［ｉ］と、メモリセルＭＣＲ［ｉ＋１］に流れる電流ＩＲＥＦ［ｉ＋１］の和に相当する電流ＩＲＥＦは、ＩＲＥＦ＝ΣｉＩＲＥＦ［ｉ］となり、その差分に相当する電流ΔＩ［ｊ］は以下の式３で表される。
【００９７】
ΔＩ［ｊ］＝ＩＲＥＦ−Ｉ［ｊ］＝ΣｉＩＲＥＦ［ｉ］−ΣｉＩ［ｉ、ｊ］      （式３）
【００９８】
式１、式２、式３から、電流ΔＩ［ｊ］は以下の式４のように導き出される。
【００９９】
ΔＩ［ｊ］
＝Σｉ｛ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ）２−ｋ（Ｖｗ［ｉ］−Ｖｔｈ＋ＶＰＲ−Ｖｘ［ｉ、ｊ］）２｝
＝２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣｉＶｘ［ｉ、ｊ］２      （式４）
【０１００】
式４において、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）で示される項は、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第１のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当する。
【０１０１】
また、Ｉｏｆｆｓｅｔ［ｊ］は、配線ＲＷ［ｉ］の電位を全て基準電位としたとき、すなわち第２のアナログ電位Ｖｗ［ｉ］を０、第２のアナログ電位Ｖｗ［ｉ＋１］を０としたときの電流ΔＩ［ｊ］とすると、式４から、以下の式５が導き出される。
【０１０２】
Ｉｏｆｆｓｅｔ［ｊ］＝−２ｋΣｉ（Ｖｔｈ−ＶＰＲ）・Ｖｘ［ｉ、ｊ］−ｋΣｉＶｘ［ｉ、ｊ］２      （式５）
【０１０３】
したがって、式３乃至式５から、第１のアナログデータと第２のアナログデータの積和値に相当する２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）は、以下の式６で表されることが分かる。
【０１０４】
２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）＝ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］      （式６）
【０１０５】
そして、メモリセルＭＣに流れる電流の和を電流Ｉ［ｊ］、メモリセルＭＣＲに流れる電流の和を電流ＩＲＥＦ、回路１３または回路１４に流れる電流を電流Ｉｏｆｆｓｅｔ［ｊ］とすると、配線ＲＷ［ｉ］の電位をＶｗ［ｉ］、配線ＲＷ［ｉ＋１］の電位をＶｗ［ｉ＋１］としたときに配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］は、ＩＲＥＦ−Ｉ［ｊ］−Ｉｏｆｆｓｅｔ［ｊ］で表される。式６から、電流Ｉｏｕｔ［ｊ］は、２ｋΣｉ（Ｖｗ［ｉ］・Ｖｘ［ｉ、ｊ］）であり、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第２のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積と、の和に相当することが分かる。
【０１０６】
なお、トランジスタＴｒ１は飽和領域で動作させることが望ましいが、トランジスタＴｒ１の動作領域が理想的な飽和領域と異なっていたとしても、第１のアナログ電位Ｖｘ［ｉ、ｊ］及び第２のアナログ電位Ｖｗ［ｉ］の積と、第２のアナログ電位Ｖｘ［ｉ＋１、ｊ］及び第２のアナログ電位Ｖｗ［ｉ＋１］の積との和に相当する電流を、所望の範囲内の精度で問題なく得ることができる場合は、トランジスタＴｒ１は飽和領域で動作しているものとみなせる。
【０１０７】
本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、半導体装置の回路規模を小さく抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、アナログデータの演算処理に要する時間を抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、半導体装置の低消費電力化を実現することができる。
【０１０８】
次いで、記憶回路１１（ＭＥＭ）と、参照用記憶回路１２（ＲＭＥＭ）の具体的な構成の一例について、図７を用いて説明する。
【０１０９】
図７では、記憶回路１１（ＭＥＭ）がｙ行ｘ列の複数のメモリセルＭＣを有し、参照用記憶回路１２（ＲＭＥＭ）がｙ行１列の複数のメモリセルＭＣＲを有する場合を例示している。
【０１１０】
記憶回路１１は、配線ＲＷと、配線ＷＷと、配線ＷＤと、配線ＶＲと、配線ＢＬとに電気的に接続されている。図７では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣにそれぞれ電気的に接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣにそれぞれ電気的に接続され、配線ＷＤ［１］乃至配線ＷＤ［ｙ］が各列のメモリセルＭＣにそれぞれ電気的に接続されて、配線ＢＬ［１］乃至配線ＢＬ［ｙ］が各列のメモリセルＭＣにそれぞれ電気的に接続されている場合を例示している。また、図７では、配線ＶＲ［１］乃至配線ＶＲ［ｙ］が各列のメモリセルＭＣにそれぞれ電気的に接続されている場合を例示している。なお、配線ＶＲ［１］乃至配線ＶＲ［ｙ］は、互いに電気的に接続されていても良い。
【０１１１】
そして、参照用記憶回路１２は、配線ＲＷと、配線ＷＷと、配線ＷＤＲＥＦと、配線ＶＲＲＥＦと、配線ＢＬＲＥＦとに電気的に接続されている。図７では、配線ＲＷ［１］乃至配線ＲＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＷＷ［１］乃至配線ＷＷ［ｙ］が各行のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＷＤＲＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＢＬＲＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続され、配線ＶＲＲＥＦが一列のメモリセルＭＣＲにそれぞれ電気的に接続されている場合を例示している。なお、配線ＶＲＲＥＦは、配線ＶＲ［１］乃至配線ＶＲ［ｙ］に電気的に接続されていても良い。
【０１１２】
次いで、図７に示した複数のメモリセルＭＣのうち、任意の２行２列のメモリセルＭＣと、図７に示した複数のメモリセルＭＣＲのうち、任意の２行１列のメモリセルＭＣＲとの、具体的な回路構成と接続関係とを、一例として図８に示す。
【０１１３】
具体的に図８では、ｉ行ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、ｉ＋１行ｊ列目のメモリセルＭＣ［ｉ＋１、ｊ］と、ｉ行ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、ｉ＋１行ｊ＋１列目のメモリセルＭＣ［ｉ＋１、ｊ＋１］とを図示している。また、具体的に図８では、ｉ行目のメモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とを図示している。なお、ｉとｉ＋１はそれぞれ１からｙまでの任意の数で、ｊとｊ＋１はそれぞれ１からｘまでの任意の数とする。
【０１１４】
ｉ行目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣＲ［ｉ］とは、配線ＲＷ［ｉ］及び配線ＷＷ［ｉ］に電気的に接続されている。また、ｉ＋１行目のメモリセルＭＣ［ｉ＋１、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］と、メモリセルＭＣＲ［ｉ＋１］とは、配線ＲＷ［ｉ＋１］及び配線ＷＷ［ｉ＋１］に電気的に接続されている。
【０１１５】
ｊ列目のメモリセルＭＣ［ｉ、ｊ］と、メモリセルＭＣ［ｉ＋１、ｊ］とは、配線ＷＤ［ｊ］、配線ＶＲ［ｊ］、及び配線ＢＬ［ｊ］に電気的に接続されている。また、ｊ＋１列目のメモリセルＭＣ［ｉ、ｊ＋１］と、メモリセルＭＣ［ｉ＋１、ｊ＋１］とは、配線ＷＤ［ｊ＋１］、配線ＶＲ［ｊ＋１］、及び配線ＢＬ［ｊ＋１］に電気的に接続されている。また、メモリセルＭＣＲ［ｉ］と、ｉ＋１行目のメモリセルＭＣＲ［ｉ＋１］とは、配線ＷＤＲＥＦ、配線ＶＲＲＥＦ、及び配線ＢＬＲＥＦに電気的に接続されている。
【０１１６】
そして、各メモリセルＭＣと各メモリセルＭＣＲとは、トランジスタＴｒ１と、トランジスタＴｒ２と、容量素子Ｃ１と、を有する。トランジスタＴｒ２は、メモリセルＭＣまたはメモリセルＭＣＲへの第１のアナログ電位の入力を制御する機能を有する。トランジスタＴｒ１は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。容量素子Ｃ１は、メモリセルＭＣまたはメモリセルＭＣＲにおいて保持されている第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位或いは第２のアナログ電位に応じた電位を加算する機能を有する。
【０１１７】
具体的に、図８に示すメモリセルＭＣでは、トランジスタＴｒ１は、ゲートが配線ＷＷに電気的に接続され、ソース又はドレインの一方が配線ＷＤに電気的に接続され、ソース又はドレインの他方がトランジスタＴｒ２のゲートに電気的に接続されている。また、トランジスタＴｒ２は、ソース又はドレインの一方が配線ＶＲに電気的に接続され、ソース又はドレインの他方が配線ＢＬに電気的に接続されている。容量素子Ｃ１は、第１の電極が配線ＲＷに電気的に接続され、第２の電極がトランジスタＴｒ２のゲートに電気的に接続されている。
【０１１８】
また、図８に示すメモリセルＭＣＲでは、トランジスタＴｒ１は、ゲートが配線ＷＷに電気的に接続され、ソース又はドレインの一方が配線ＷＤＲＥＦに電気的に接続され、ソース又はドレインの他方がトランジスタＴｒ２のゲートに電気的に接続されている。また、トランジスタＴｒ２は、ソース又はドレインの一方が配線ＶＲＲＥＦに電気的に接続され、ソース又はドレインの他方が配線ＢＬＲＥＦに電気的に接続されている。容量素子Ｃ１は、第１の電極が配線ＲＷに電気的に接続され、第２の電極がトランジスタＴｒ２のゲートに電気的に接続されている。
【０１１９】
メモリセルＭＣにおいてトランジスタＴｒ１のゲートをノードＮとすると、メモリセルＭＣでは、トランジスタＴｒ２を介してノードＮに第１のアナログ電位が入力され、次いでトランジスタＴｒ２がオフになるとノードＮが浮遊状態になり、ノードＮにおいて第１のアナログ電位または第１のアナログ電位に応じた電位が保持される。また、メモリセルＭＣでは、ノードＮが浮遊状態になると、容量素子Ｃ１の第１の電極に入力された第２のアナログ電位がノードＮに与えられる。上記動作により、ノードＮは、第１のアナログ電位または第１のアナログ電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。
【０１２０】
なお、容量素子Ｃ１の第１の電極の電位は容量素子Ｃ１を介してノードＮに与えられるため、実際には、第１の電極の電位の変化量がそのままノードＮの電位の変化量に反映されるわけではない。具体的には、容量素子Ｃ１の容量値と、トランジスタＴｒ１のゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第１の電極の電位の変化量に乗ずることで、ノードＮの電位の変化量を正確に算出することができる。以下、説明を分かり易くするために、第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものとして説明を行う。
【０１２１】
トランジスタＴｒ１は、ノードＮの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ２がオフになることでノードＮの電位が保持されると、トランジスタＴｒ１のドレイン電流の値も保持される。上記ドレイン電流には第１のアナログ電位と第２のアナログ電位が反映されている。
【０１２２】
また、メモリセルＭＣＲにおいてトランジスタＴｒ１のゲートをノードＮＲＥＦとすると、メモリセルＭＣＲでは、トランジスタＴｒ２を介してノードＮＲＥＦに第１の参照電位または第１の参照電位に応じた電位が入力され、次いでトランジスタＴｒ２がオフになるとノードＮＲＥＦが浮遊状態になり、ノードＮＲＥＦにおいて第１の参照電位または第１の参照電位に応じた電位が保持される。また、メモリセルＭＣＲでは、ノードＮＲＥＦが浮遊状態になると、容量素子Ｃ１の第１の電極に入力された第２のアナログ電位がノードＮＲＥＦに与えられる。上記動作により、ノードＮＲＥＦは、第１の参照電位または第１の参照電位に応じた電位に、第２のアナログ電位または第２のアナログ電位に応じた電位が加算されることで得られる電位となる。
【０１２３】
トランジスタＴｒ１は、ノードＮＲＥＦの電位にしたがってそのドレイン電流が定まる。よって、トランジスタＴｒ２がオフになることでノードＮＲＥＦの電位が保持されると、トランジスタＴｒ１のドレイン電流の値も保持される。上記ドレイン電流には第１の参照電位と第２のアナログ電位が反映されている。
【０１２４】
メモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ２に流れるドレイン電流を電流Ｉ［ｉ、ｊ］とし、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ２に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ］とすると、配線ＢＬ［ｊ］からメモリセルＭＣ［ｉ、ｊ］及びメモリセルＭＣ［ｉ＋１、ｊ］に供給される電流の和は、電流Ｉ［ｊ］となる。また、メモリセルＭＣ［ｉ、ｊ＋１］のトランジスタＴｒ２に流れるドレイン電流を電流Ｉ［ｉ、ｊ＋１］とし、メモリセルＭＣ［ｉ＋１、ｊ＋１］のトランジスタＴｒ２に流れるドレイン電流を電流Ｉ［ｉ＋１、ｊ＋１］とすると、配線ＢＬ［ｊ＋１］からメモリセルＭＣ［ｉ、ｊ＋１］及びメモリセルＭＣ［ｉ＋１、ｊ＋１］に供給される電流の和は、電流Ｉ［ｊ＋１］となる。また、メモリセルＭＣＲ［ｉ］のトランジスタＴｒ２に流れるドレイン電流を電流ＩＲＥＦ［ｉ］とし、メモリセルＭＣＲ［ｉ＋１］のトランジスタＴｒ２に流れるドレイン電流を電流ＩＲＥＦ［ｉ＋１］とすると、配線ＢＬＲＥＦからメモリセルＭＣＲ［ｉ］及びメモリセルＭＣＲ［ｉ＋１］に供給される電流の和は、電流ＩＲＥＦとなる。
【０１２５】
次いで、回路１３と、回路１４と、電流源回路１５（ＣＲＥＦ）の具体的な構成の一例について、図９を用いて説明する。
【０１２６】
図９では、図８に示すメモリセルＭＣとメモリセルＭＣＲに対応した、回路１３、回路１４、電流源回路１５の構成の一例を示している。具体的に、図９に示す回路１３は、ｊ列目のメモリセルＭＣに対応した回路１３［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路１３［ｊ＋１］とを有する。また、図９に示す回路１４は、ｊ列目のメモリセルＭＣに対応した回路１４［ｊ］と、ｊ＋１列目のメモリセルＭＣに対応した回路１４［ｊ＋１］とを有する。
【０１２７】
そして、回路１３［ｊ］及び回路１４［ｊ］は、配線ＢＬ［ｊ］に電気的に接続されている。また、回路１３［ｊ＋１］及び回路１４［ｊ＋１］は、配線ＢＬ［ｊ＋１］に電気的に接続されている。
【０１２８】
電流源回路１５は、配線ＢＬ［ｊ］、配線ＢＬ［ｊ＋１］、配線ＢＬＲＥＦに電気的に接続されている。そして、電流源回路１５は、配線ＢＬＲＥＦに電流ＩＲＥＦを供給する機能と、電流ＩＲＥＦと同じ電流または電流ＩＲＥＦに応じた電流を、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］のそれぞれに供給する機能を有する。
【０１２９】
具体的に、回路１３［ｊ］及び回路１３［ｊ＋１］は、トランジスタＴｒ７乃至Ｔｒ９と、容量素子Ｃ３とをそれぞれ有する。オフセットの電流を設定する際に、回路１３［ｊ］において、トランジスタＴｒ７は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ］を生成する機能を有する。また、回路１３［ｊ＋１］において、トランジスタＴｒ７は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも大きい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＭ［ｊ＋１］を生成する機能を有する。電流ＩＣＭ［ｊ］及び電流ＩＣＭ［ｊ＋１］は、回路１３［ｊ］及び回路１３［ｊ＋１］から配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］に供給される。
【０１３０】
そして、回路１３［ｊ］及び回路１３［ｊ＋１］において、トランジスタＴｒ７は、ソース又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ８は、ソース又はドレインの一方が配線ＢＬに電気的に接続されており、ソース又はドレインの他方がトランジスタＴｒ７のゲートに電気的に接続されている。トランジスタＴｒ９は、ソース又はドレインの一方がトランジスタＴｒ７のゲートに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。容量素子Ｃ３は、第１の電極がトランジスタＴｒ７のゲートに電気的に接続されており、第２の電極が所定の電位が供給される配線に電気的に接続されている。
【０１３１】
トランジスタＴｒ８のゲートは配線ＯＳＭに電気的に接続されており、トランジスタＴｒ９のゲートは配線ＯＲＭに電気的に接続されている。
【０１３２】
なお、図９では、トランジスタＴｒ７がｐチャネル型であり、トランジスタＴｒ８及びＴｒ９がｎチャネル型である場合を例示している。
【０１３３】
また、回路１４［ｊ］及び回路１４［ｊ＋１］は、トランジスタＴｒ４乃至Ｔｒ６と、容量素子Ｃ４とをそれぞれ有する。オフセットの電流を設定する際に、回路１４［ｊ］において、トランジスタＴｒ４は、電流Ｉ［ｊ］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ］を生成する機能を有する。また、回路１４［ｊ＋１］において、トランジスタＴｒ４は、電流Ｉ［ｊ＋１］が電流ＩＲＥＦよりも小さい場合に、電流Ｉ［ｊ＋１］と電流ＩＲＥＦの差分に相当する電流ＩＣＰ［ｊ＋１］を生成する機能を有する。電流ＩＣＰ［ｊ］及び電流ＩＣＰ［ｊ＋１］は、配線ＢＬ［ｊ］及び配線ＢＬ［ｊ＋１］から回路１４［ｊ］及び回路１４［ｊ＋１］に引き込まれる。
【０１３４】
なお、電流ＩＣＭ［ｊ］と電流ＩＣＰ［ｊ］とが、Ｉｏｆｆｓｅｔ［ｊ］に相当する。また、なお、電流ＩＣＭ［ｊ＋１］と電流ＩＣＰ［ｊ＋１］とが、Ｉｏｆｆｓｅｔ［ｊ＋１］に相当する。
【０１３５】
そして、回路１４［ｊ］及び回路１４［ｊ＋１］において、トランジスタＴｒ４は、ソース又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ５は、ソース又はドレインの一方が配線ＢＬに電気的に接続されており、ソース又はドレインの他方がトランジスタＴｒ４のゲートに電気的に接続されている。トランジスタＴｒ６は、ソース又はドレインの一方がトランジスタＴｒ４のゲートに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。容量素子Ｃ４は、第１の電極がトランジスタＴｒ４のゲートに電気的に接続されており、第２の電極が所定の電位が供給される配線に電気的に接続されている。
【０１３６】
トランジスタＴｒ５のゲートは配線ＯＳＰに電気的に接続されており、トランジスタＴｒ６のゲートは配線ＯＲＰに電気的に接続されている。
【０１３７】
なお、図９では、トランジスタＴｒ４乃至Ｔｒ６がｎチャネル型チャネル型である場合を例示している。
【０１３８】
また、電流源回路１５は、配線ＢＬに対応したトランジスタＴｒ１０と、配線ＢＬＲＥＦに対応したトランジスタＴｒ１１とを有する。具体的に、図９に示す電流源回路１５は、トランジスタＴｒ１０として、配線ＢＬ［ｊ］に対応したトランジスタＴｒ１０［ｊ］と、配線ＢＬ［ｊ＋１］に対応したトランジスタＴｒ１０［ｊ＋１］とを有する場合を例示している。
【０１３９】
そして、トランジスタＴｒ１０のゲートは、トランジスタＴｒ１１のゲートに電気的に接続されている。また、トランジスタＴｒ１０は、ソース又はドレインの一方が対応する配線ＢＬに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタＴｒ１１は、ソース又はドレインの一方が配線ＢＬＲＥＦに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。
【０１４０】
トランジスタＴｒ１０とトランジスタＴｒ１１とは、同じ極性を有している。図９では、トランジスタＴｒ１０とトランジスタＴｒ１１とが、共にｐチャネル型を有する場合を例示している。
【０１４１】
トランジスタＴｒ１１のドレイン電流は電流ＩＲＥＦに相当する。そして、トランジスタＴｒ１０とトランジスタＴｒ１１とはカレントミラー回路としての機能を有するため、トランジスタＴｒ１０のドレイン電流は、トランジスタＴｒ１１のドレイン電流とほぼ同じ値、またはトランジスタＴｒ１１のドレイン電流に応じた値となる。
【０１４２】
なお、図９に示した回路１３［ｊ］と回路１４［ｊ］の間にスイッチを設けても良い。また、回路１３［ｊ＋１］と回路１４［ｊ］の間にスイッチを設けても良い。或いは、電流源回路１５が有するトランジスタＴｒ１１と、参照用記憶回路１２との間にスイッチを設けても良い。
【０１４３】
図１１に、回路１３［ｊ］と、回路１４［ｊ］と、回路１３［ｊ］と回路１４［ｊ］の電気的な接続を制御するスイッチＳＷ［ｊ］と、電流源回路１５との接続関係の一例を示す。図１１には、回路１３［ｊ＋１］と、回路１４［ｊ＋１］と、回路１３［ｊ＋１］と回路１４［ｊ＋１］の電気的な接続を制御するスイッチＳＷ［ｊ＋１］と、電流源回路１５との接続関係も例示する。
【０１４４】
具体的に、スイッチ［ｊ］は、回路１３［ｊ］のトランジスタＴｒ７のソース又はドレインの一方と、回路１４［ｊ］のトランジスタＴｒ４のソース又はドレインの一方との間の電気的な接続を制御する機能を有する。また、スイッチ［ｊ＋１］は、回路１３［ｊ＋１］のトランジスタＴｒ７のソース又はドレインの一方と、回路１４［ｊ＋１］のトランジスタＴｒ４のソース又はドレインの一方との間の電気的な接続を制御する機能を有する。
【０１４５】
スイッチＳＷ［ｊ］を設けることにより、メモリセルＭＣに第１のアナログ電位を書き込む際に、電流源回路１５或いは回路１３［ｊ］と、回路１４［ｊ］或いは記憶回路１１との間に電流が流れるのを防ぐことができる。また、スイッチＳＷ［ｊ＋１］を設けることにより、メモリセルＭＣに第１のアナログ電位を書き込む際に、電流源回路１５或いは回路１３［ｊ＋１］と、回路１４［ｊ＋１］或いは記憶回路１１との間に電流が流れるのを防ぐことができる。
【０１４６】
次いで、図８及び図９を用いて、本発明の一態様に係る半導体装置１０の具体的な動作の一例について説明する。
【０１４７】
図１０は、図８に示すメモリセルＭＣ、メモリセルＭＣＲと、図９に示す回路１３、回路１４、電流源回路１５の動作を示すタイミングチャートの一例に相当する。図１０では、時刻Ｔ０１乃至時刻Ｔ０４において、メモリセルＭＣ及びメモリセルＭＣＲに第１のアナログデータを格納する動作が行われる。時刻Ｔ０５乃至時刻Ｔ１０において、回路１３及び回路１４にオフセットの電流Ｉｏｆｆｓｅｔを設定する動作が行われる。時刻Ｔ１１乃至時刻Ｔ１６において、第１のアナログデータと第２のアナログデータとの積和値に対応したデータを取得する動作が行われる。
【０１４８】
なお、電源線ＶＲ［ｊ］及び電源線ＶＲ［ｊ＋１］にはローレベルの電位が供給されるものとする。また、回路１３に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。また、回路１４に電気的に接続される所定の電位を有する配線は、全てローレベルの電位ＶＳＳが供給されるものとする。また、電流源回路１５に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位ＶＤＤが供給されるものとする。
【０１４９】
また、トランジスタＴｒ１、Ｔｒ４、Ｔｒ７、Ｔｒ１０［ｊ］、Ｔｒ１０［ｊ＋１］、Ｔｒ１１は飽和領域で動作するものとする。
【０１５０】
まず、時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＷ［ｉ］にハイレベルの電位が与えられ、配線ＷＷ［ｉ＋１］にローレベルの電位が与えられる。上記動作により、図８に示すメモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２がオンになる。また、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２がオフの状態を維持する。
【０１５１】
また、時刻Ｔ０１乃至時刻Ｔ０２では、図８に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０１５２】
よって、図８に示すメモリセルＭＣ［ｉ、ｊ］のノードＮ［ｉ、ｊ］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が与えられ、メモリセルＭＣ［ｉ、ｊ＋１］のノードＮ［ｉ、ｊ＋１］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ］のノードＮＲＥＦ［ｉ］にはトランジスタＴｒ２を介して電位ＶＰＲが与えられる。
【０１５３】
時刻Ｔ０２が終了すると、図８に示す配線ＷＷ［ｉ］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２がオフになる。上記動作により、ノードＮ［ｉ、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ］が保持され、ノードＮ［ｉ、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ］には電位ＶＰＲが保持される。
【０１５４】
次いで、時刻Ｔ０３乃至時刻Ｔ０４において、図８に示す配線ＷＷ［ｉ］の電位はローレベルに維持され、配線ＷＷ［ｉ＋１］にハイレベルの電位が与えられる。上記動作により、図８に示すメモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２がオンになる。また、メモリセルＭＣ［ｉ、ｊ］、メモリセルＭＣ［ｉ、ｊ＋１］、メモリセルＭＣＲ［ｉ］においてトランジスタＴｒ２がオフの状態を維持する。
【０１５５】
また、時刻Ｔ０３乃至時刻Ｔ０４では、図８に示す配線ＷＤ［ｊ］と配線ＷＤ［ｊ＋１］とに、第１の参照電位ＶＰＲから第１のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線ＷＤ［ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、配線ＷＤ［ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられる。また、配線ＷＤＲＥＦには第１の参照電位ＶＰＲが与えられ、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０１５６】
よって、図８に示すメモリセルＭＣ［ｉ＋１、ｊ］のノードＮ［ｉ＋１、ｊ］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が与えられ、メモリセルＭＣ［ｉ＋１、ｊ＋１］のノードＮ［ｉ＋１、ｊ＋１］にはトランジスタＴｒ２を介して電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が与えられ、メモリセルＭＣＲ［ｉ＋１］のノードＮＲＥＦ［ｉ＋１］にはトランジスタＴｒ２を介して電位ＶＰＲが与えられる。
【０１５７】
時刻Ｔ０４が終了すると、図８に示す配線ＷＷ［ｉ＋１］に与えられる電位はハイレベルからローレベルに変化し、メモリセルＭＣ［ｉ＋１、ｊ］、メモリセルＭＣ［ｉ＋１、ｊ＋１］、メモリセルＭＣＲ［ｉ＋１］においてトランジスタＴｒ２がオフになる。上記動作により、ノードＮ［ｉ＋１、ｊ］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ］が保持され、ノードＮ［ｉ＋１、ｊ＋１］には電位ＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］が保持され、ノードＮＲＥＦ［ｉ＋１］には電位ＶＰＲが保持される。
【０１５８】
次いで、時刻Ｔ０５乃至時刻Ｔ０６において、図９に示す配線ＯＲＰ及び配線ＯＲＭにハイレベルの電位が与えられる。図９に示す回路１３［ｊ］及び回路１３［ｊ＋１］では、配線ＯＲＭにハイレベルの電位が与えられることで、トランジスタＴｒ９がオンになり、トランジスタＴｒ７のゲートは電位ＶＤＤが与えられることでリセットされる。また、図９に示す回路１４［ｊ］及び回路１４［ｊ＋１］では、配線ＯＲＰにハイレベルの電位が与えられることで、トランジスタＴｒ６がオンになり、トランジスタＴｒ４のゲートは電位ＶＳＳが与えられることでリセットされる。
【０１５９】
時刻Ｔ０６が終了すると、図８に示す配線ＯＲＰ及び配線ＯＲＭに与えられる電位はハイレベルからローレベルに変化し、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ９がオフになり、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ６がオフになる。上記動作により、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ７のゲートに電位ＶＤＤが保持され、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ４のゲートに電位ＶＳＳが保持される。
【０１６０】
次いで、時刻Ｔ０７乃至時刻Ｔ０８において、図９に示す配線ＯＳＰにハイレベルの電位が与えられる。また、図８に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＰにハイレベルの電位が与えられることにより、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ５がオンになる。
【０１６１】
配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ］が正の場合、図８に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ１が引き込むことのできる電流との和が、トランジスタＴｒ１０［ｊ］のドレイン電流より小さいことを意味する。よって、電流ΔＩ［ｊ］が正の場合、回路１４［ｊ］においてトランジスタＴｒ５がオンになると、トランジスタＴｒ１０［ｊ］のドレイン電流の一部がトランジスタＴｒ４のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ４のゲートの電位は、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＰ［ｊ］）となるような電位に相当する。つまり、回路１４［ｊ］のトランジスタＴｒ４は、電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態であると言える。
【０１６２】
同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、つまり電流ΔＩ［ｊ＋１］が正の場合、回路１４［ｊ＋１］においてトランジスタＴｒ５がオンになると、トランジスタＴｒ１０［ｊ＋１］のドレイン電流の一部がトランジスタＴｒ４のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ＋１］とほぼ等しくなると、トランジスタＴｒ４のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ４のゲートの電位は、トランジスタＴｒ４のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＰ［ｊ＋１］）となるような電位に相当する。つまり、回路１４［ｊ＋１］のトランジスタＴｒ４は、電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
【０１６３】
時刻Ｔ０８が終了すると、図９に示す配線ＯＳＰに与えられる電位はハイレベルからローレベルに変化し、回路１４［ｊ］及び回路１４［ｊ＋１］においてトランジスタＴｒ５がオフになる。上記動作により、トランジスタＴｒ４のゲートの電位は保持される。よって、回路１４［ｊ］は電流ＩＣＰ［ｊ］を流し得る電流源に設定された状態を維持し、回路１４［ｊ＋１］は電流ＩＣＰ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
【０１６４】
次いで、時刻Ｔ０９乃至時刻Ｔ１０において、図９に示す配線ＯＳＭにハイレベルの電位が与えられる。また、図８に示す配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。配線ＯＳＭにハイレベルの電位が与えられることにより、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ８がオンになる。
【０１６５】
配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、すなわちΔＩ［ｊ］が負の場合、図８に示すメモリセルＭＣ［ｉ、ｊ］のトランジスタＴｒ１が引き込むことのできる電流と、メモリセルＭＣ［ｉ＋１、ｊ］のトランジスタＴｒ１が引き込むことのできる電流との和が、トランジスタＴｒ１０［ｊ］のドレイン電流より大きいことを意味する。よって、電流ΔＩ［ｊ］が負の場合、回路１３［ｊ］においてトランジスタＴｒ８がオンになると、トランジスタＴｒ７のゲートから配線ＢＬ［ｊ］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ］とほぼ等しくなると、トランジスタＴｒ７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ７のゲートの電位は、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ］、すなわちＩｏｆｆｓｅｔ［ｊ］（＝ＩＣＭ［ｊ］）となるような電位に相当する。つまり、回路１３［ｊ］のトランジスタＴｒ７は、電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態であると言える。
【０１６６】
同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きい場合、つまり電流ΔＩ［ｊ＋１］が負の場合、回路１３［ｊ＋１］においてトランジスタＴｒ８がオンになると、トランジスタＴｒ７のゲートから配線ＢＬ［ｊ＋１］に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ＋１］の絶対値とほぼ等しくなると、トランジスタＴｒ７のゲートの電位は所定の値に収束する。このときのトランジスタＴｒ７のゲートの電位は、トランジスタＴｒ７のドレイン電流が電流ΔＩ［ｊ＋１］、すなわちＩｏｆｆｓｅｔ［ｊ＋１］（＝ＩＣＭ［ｊ＋１］）の絶対値に等しい電位に相当する。つまり、回路１３［ｊ＋１］のトランジスタＴｒ７は、電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態であると言える。
【０１６７】
時刻Ｔ０８が終了すると、図９に示す配線ＯＳＭに与えられる電位はハイレベルからローレベルに変化し、回路１３［ｊ］及び回路１３［ｊ＋１］においてトランジスタＴｒ８がオフになる。上記動作により、トランジスタＴｒ７のゲートの電位は保持される。よって、回路１３［ｊ］は電流ＩＣＭ［ｊ］を流し得る電流源に設定された状態を維持し、回路１３［ｊ＋１］は電流ＩＣＭ［ｊ＋１］を流し得る電流源に設定された状態を維持する。
【０１６８】
なお、回路１４［ｊ］及び回路１４［ｊ＋１］において、トランジスタＴｒ４は電流を引き込む機能を有する。そのため、時刻Ｔ０７乃至時刻Ｔ０８において配線ＢＬ［ｊ］に流れる電流Ｉ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｊ］が負の場合、或いは、配線ＢＬ［ｊ＋１］に流れる電流Ｉ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも大きくΔＩ［ｊ＋１］が負の場合、回路１４［ｊ］または回路１４［ｊ＋１］から過不足なく配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に電流を供給するのが難しくなる恐れがある。この場合、配線ＢＬ［ｊ］または配線ＢＬ［ｊ＋１］に流れる電流と、配線ＢＬＲＥＦに流れる電流とのバランスを取るために、メモリセルＭＣのトランジスタＴｒ１と、回路１４［ｊ］または回路１４［ｊ＋１］のトランジスタＴｒ４と、トランジスタＴｒ１０［ｊ］またはＴｒ１０［ｊ＋１］とが、共に飽和領域で動作することが困難になる可能性がある。
【０１６９】
時刻Ｔ０７乃至時刻Ｔ０８においてΔＩ［ｊ］が負の場合でも、トランジスタＴｒ１、Ｔｒ４、Ｔｒ１０［ｊ］またはＴｒ１０［ｊ＋１］における飽和領域での動作を確保するために、時刻Ｔ０５乃至時刻Ｔ０６において、トランジスタＴｒ７のゲートを電位ＶＤＤにリセットするのではなく、トランジスタＴｒ７のゲートの電位を所定のドレイン電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタＴｒ１０［ｊ］またはＴｒ１０［ｊ＋１］のドレイン電流に加えてトランジスタＴｒ７から電流が供給されるため、トランジスタＴｒ１において引き込めない分の電流を、トランジスタＴｒ４においてある程度引き込むことができるため、トランジスタＴｒ１、Ｔｒ４、Ｔｒ１０［ｊ］またはＴｒ１０［ｊ＋１］における飽和領域での動作を確保することができる。
【０１７０】
なお、時刻Ｔ０９乃至時刻Ｔ１０において、配線ＢＬ［ｊ］に流れるＩ［ｊ］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路１４［ｊ］が電流ＩＣＰ［ｊ］を流し得る電流源に既に設定されているため、回路１３［ｊ］においてトランジスタＴｒ７のゲートの電位はほぼ電位ＶＤＤのままとなる。同様に、配線ＢＬ［ｊ＋１］に流れるＩ［ｊ＋１］が配線ＢＬＲＥＦに流れる電流ＩＲＥＦよりも小さい場合、すなわちΔＩ［ｊ＋１］が正の場合、時刻Ｔ０７乃至時刻Ｔ０８において回路１４［ｊ＋１］が電流ＩＣＰ［ｊ＋１］を流し得る電流源に既に設定されているため、回路１３［ｊ＋１］においてトランジスタＴｒ７のゲートの電位はほぼ電位ＶＤＤのままとなる。
【０１７１】
次いで、時刻Ｔ１１乃至時刻Ｔ１２において、図８に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられる。また、配線ＲＷ［ｉ＋１］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であると仮定する。
【０１７２】
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図８に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、配線ＢＬ［ｊ］から流れ出る電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、配線ＢＬ［ｊ＋１］から流れ出る電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【０１７３】
時刻Ｔ１２が終了すると、配線ＲＷ［ｉ］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０１７４】
次いで、時刻Ｔ１３乃至時刻Ｔ１４において、図８に示す配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。また、配線ＲＷ［ｉ］には、基準電位として電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられたままである。具体的に、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
【０１７５】
配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図８に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。そして、上記の式６から、メモリセルＭＣ［ｉ＋１、ｊ］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ＋１、ｊ＋１］に対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【０１７６】
時刻Ｔ１２が終了すると、配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０１７７】
次いで、時刻Ｔ１５乃至時刻Ｔ１６において、図８に示す配線ＲＷ［ｉ］に第２のアナログ電位Ｖｗ［ｉ］が与えられ、配線ＲＷ［ｉ＋１］に第２のアナログ電位Ｖｗ［ｉ＋１］が与えられる。具体的に、配線ＲＷ［ｉ］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ］だけ高い電位となり、配線ＲＷ［ｉ＋１］の電位は、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２に対して電位差Ｖｗ［ｉ＋１］だけ高い電位となるが、以下説明を分かり易くするために、配線ＲＷ［ｉ］の電位は電位Ｖｗ［ｉ］であり、配線ＲＷ［ｉ＋１］の電位は電位Ｖｗ［ｉ＋１］であると仮定する。
【０１７８】
配線ＲＷ［ｉ］が電位Ｖｗ［ｉ］になると、容量素子Ｃ１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図８に示すメモリセルＭＣ［ｉ、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ］＋Ｖｗ［ｉ］となり、メモリセルＭＣ［ｉ、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ、ｊ＋１］＋Ｖｗ［ｉ］となる。また、配線ＲＷ［ｉ＋１］が電位Ｖｗ［ｉ＋１］になると、容量素子Ｃ１の第１の電極の電位の変化量がほぼノードＮの電位の変化量に反映されるものと仮定すると、図８に示すメモリセルＭＣ［ｉ＋１、ｊ］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ］＋Ｖｗ［ｉ＋１］となり、メモリセルＭＣ［ｉ＋１、ｊ＋１］におけるノードＮの電位はＶＰＲ−Ｖｘ［ｉ＋１、ｊ＋１］＋Ｖｗ［ｉ＋１］となる。
【０１７９】
そして、上記の式６から、メモリセルＭＣ［ｉ、ｊ］とメモリセルＭＣ［ｉ＋１、ｊ］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ］からＩｏｆｆｓｅｔ［ｊ］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ］に反映されることが分かる。また、メモリセルＭＣ［ｉ、ｊ＋１］とメモリセルＭＣ［ｉ＋１、ｊ＋１］とに対応する第１のアナログデータと第２のアナログデータの積和値は、電流ΔＩ［ｊ＋１］からＩｏｆｆｓｅｔ［ｊ＋１］を差し引いた電流、すなわち、電流Ｉｏｕｔ［ｊ＋１］に反映されることが分かる。
【０１８０】
時刻Ｔ１６が終了すると、配線ＲＷ［ｉ］及び配線ＲＷ［ｉ＋１］には、再度、基準電位である電位ＶＳＳと電位ＶＤＤの間の電位、例えば電位（ＶＤＤ＋ＶＳＳ）／２が与えられる。
【０１８１】
上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を行うことができる。
【０１８２】
なお、トランジスタＴｒ２、Ｔｒ５、Ｔｒ６、Ｔｒ８、またはＴｒ９は、オフ電流が極めて低いトランジスタを用いることが望ましい。トランジスタＴｒ２にオフ電流が極めて低いトランジスタを用いることにより、ノードＮの電位の保持を長時間に渡って行うことができる。また、トランジスタＴｒ５及びＴｒ６にオフ電流が極めて低いトランジスタを用いることにより、トランジスタＴｒ４のゲートの電位の保持を、長時間に渡って行うことができる。また、トランジスタＴｒ８及びＴｒ９にオフ電流が極めて低いトランジスタを用いることにより、トランジスタＴｒ７のゲートの電位の保持を、長時間に渡って行うことができる。
【０１８３】
オフ電流が極めて低いトランジスタとしてＯＳトランジスタを用いればよい。チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースドレイン電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。
【０１８４】
次いで、配線ＢＬに流れるアナログの電流をアナログの電圧に変換する機能を有する、電流電圧変換回路１８の構成について説明する。
【０１８５】
図１２に、電流電圧変換回路１８の構成の一例を示す。電流電圧変換回路１８は、各配線ＢＬに対応したスイッチＳＷｏｕｔと、アンプ１９と、抵抗素子２０と、を有する。
【０１８６】
具体的に図１２では、配線ＢＬ［ｊ］がスイッチＳＷｏｕｔ［ｊ］を介してアンプ１９［ｊ］の反転入力端子（−）に電気的に接続されている。アンプ１９［ｊ］の非反転入力端子（＋）には、所定の電位が与えられている配線に電気的に接続されている。抵抗素子２０［ｊ］は、一方の端子が反転入力端子（−）に電気的に接続されており、他方の端子が非反転入力端子（＋）に電気的に接続されている。アンプ１９［ｊ］の出力端子ＯＵＴ［ｊ］から、アナログの電流Ｉｏｕｔ［ｊ］に対応したアナログの電圧が出力される。
【０１８７】
配線ＢＬ［ｊ＋１］、スイッチＳＷｏｕｔ［ｊ＋１］、アンプ１９［ｊ＋１］、抵抗素子２０［ｊ＋１］の接続関係も、配線ＢＬ［ｊ］、スイッチＳＷｏｕｔ［ｊ］、アンプ１９［ｊ］、抵抗素子２０［ｊ］と同様である。
【０１８８】
次いで、配線ＷＤに第１のアナログ電位を供給する機能を有する駆動回路と、配線ＲＷに第２のアナログ電位を供給する機能を有する駆動回路の構成の一例について説明する。
【０１８９】
図１３に示す駆動回路２１（ＤＲ）は、デコーダ２２（ＤＥＣ）と、サンプリング回路２３（ＳＡＭ）と、アナログバッファ２４（ＢＵＦ）と、を有する。
【０１９０】
デコーダ２２は、メモリセルＭＣのアドレス情報に従って、配線ＷＤ或いは配線ＲＷを選択する機能を有する。
【０１９１】
サンプリング回路２３は、選択されたメモリセルＭＣのアナログデータをサンプリングする機能を有する。具体的に、駆動回路２１（ＤＲ）が、配線ＷＤに第１のアナログ電位を供給する機能を有する場合、選択されたメモリセルＭＣに対応する第１のアナログ電位を取得し、保持する機能を有する。また、駆動回路２１（ＤＲ）が、配線ＲＷに第２のアナログ電位を供給する機能を有する場合、選択されたメモリセルＭＣに対応する第２のアナログ電位を取得し、保持する機能を有する。サンプリングされたアナログデータは、アナログバッファを介して対応する配線ＷＤ或いは配線ＲＷに入力される。
【０１９２】
次いで、本発明の一態様に係る半導体装置１０の構成を、図１４に一例として示す。図１４では、配線ＷＤに第１のアナログ電位を供給する機能を有する駆動回路を、駆動回路２１Ｗ（ＤＲ）として示す。また、配線ＲＷに第２のアナログ電位を供給する機能を有する駆動回路を、駆動回路２１Ｒ（ＤＲ）として示す。
【０１９３】
さらに、図１４に示す半導体装置１０は、記憶回路１１（ＭＥＭ）、参照用記憶回路１２（ＲＭＥＭ）、電流源回路１５（ＣＲＥＦ）、オフセット回路２５（ＯＦＣ）、選択回路２６（ＳＥＬ）、選択回路２７（ＳＥＬ）を有する。オフセット回路２５には、回路１３及び回路１４が含まれる。
【０１９４】
選択回路２６（ＳＥＬ）は、オフセット回路２５に電気的に接続された配線ＯＳＭ、配線ＯＲＭ、配線ＯＲＰ、配線ＯＳＰ（図９または図１１参照）に供給する電位を制御する機能を有する。また、選択回路２７（ＳＥＬ）は、記憶回路１１（ＭＥＭ）及び参照用記憶回路１２（ＲＭＥＭ）に電気的に接続された、配線ＷＷに供給する電位を制御する機能を有する。
【０１９５】
（実施の形態３）
本実施の形態では、上記実施の形態に示すＯＳトランジスタについて、図１５乃至図１８を用いて説明を行う。
【０１９６】
＜＜トランジスタ２００＞＞
図１５（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１５（Ｂ）は、図１５（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１５（Ｃ）は、図１５（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０１９７】
図１５（Ａ）から（Ｃ）に示すように、トランジスタ２００は、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金属酸化物４０６ａの上面の少なくとも一部に接して配置された金属酸化物４０６ｂと、金属酸化物４０６ｂの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、導電体４０４ｂの上に配置された絶縁体４１９と、絶縁体４１２、導電体４０４ａ、および導電体４０４ｂ、および絶縁体４１９の側面に接して配置された絶縁体４１８と、金属酸化物４０６ｂの上面に接し、かつ絶縁体４１８の側面に接して配置された絶縁体２２５と、を有する。ここで、図１５（Ｂ）に示すように、絶縁体４１８の上面は、絶縁体４１９の上面と略一致することが好ましい。また、絶縁体２２５は、絶縁体４１９、導電体４０４、絶縁体４１８、および金属酸化物４０６を覆って設けられることが好ましい。
【０１９８】
以下において、金属酸化物４０６ａと金属酸化物４０６ｂをまとめて金属酸化物４０６という場合がある。なお、トランジスタ２００では、金属酸化物４０６ａおよび金属酸化物４０６ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物４０６ｂのみを設ける構成にしてもよい。また、導電体４０４ａと導電体４０４ｂをまとめて導電体４０４という場合がある。なお、トランジスタ２００では、導電体４０４ａおよび導電体４０４ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０４ｂのみを設ける構成にしてもよい。
【０１９９】
導電体４４０は、絶縁体３８４の開口の内壁に接して導電体４４０ａが形成され、さらに内側に導電体４４０ｂが形成されている。ここで、導電体４４０ａおよび導電体４４０ｂの上面の高さと、絶縁体３８４の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体４４０ａおよび導電体４４０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４４０ｂのみを設ける構成にしてもよい。
【０２００】
導電体３１０は、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体３１０ａが形成され、さらに内側に導電体３１０ｂが形成されている。よって、導電体３１０ａは導電体４４０ｂに接する構成が好ましい。ここで、導電体３１０ａおよび導電体３１０ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体３１０ａおよび導電体３１０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体３１０ｂのみを設ける構成にしてもよい。
【０２０１】
導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
【０２０２】
導電体４４０は、導電体４０４と同様にチャネル幅方向に延伸されており、導電体３１０、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートの配線として機能する導電体４４０の上に積層して、絶縁体２１４および絶縁体２１６に埋め込まれた導電体３１０を設けることにより、導電体４４０と導電体４０４の間に絶縁体２１４および絶縁体２１６などが設けられ、導電体４４０と導電体４０４の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体４４０と導電体４０４の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体４４０と導電体４０４の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を大きくすることが好ましい。なお、導電体４４０の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。
【０２０３】
ここで、導電体３１０ａおよび導電体４４０ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、下層から水素、水などの不純物が導電体４４０および導電体３１０を通じて上層に拡散するのを抑制することができる。なお、導電体３１０ａおよび導電体４４０ａは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体３１０ａおよび導電体４４０ａが酸素の透過を抑制する機能を持つことにより、導電体３１０ｂおよび導電体４４０ｂが酸化して導電率が低下することを防ぐことができる。
【０２０４】
また、導電体３１０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０２０５】
また、導電体４４０ｂは、配線として機能するため、導電体３１０ｂより導電性が高い導電体を用いることが好ましく、例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、図示しないが、導電体４４０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０２０６】
絶縁体２１４は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４より上層に拡散するのを抑制することができる。なお、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
【０２０７】
また、絶縁体２１４は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
【０２０８】
また、導電体４４０の上に導電体３１０を積層して設ける構成にすることにより、導電体４４０と導電体３１０の間に絶縁体２１４を設けることができる。ここで、導電体４４０ｂに銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。
【０２０９】
また、絶縁体２２２は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２２２より下層から水素、水などの不純物が絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
【０２１０】
また、絶縁体２２４中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２４の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
【０２１１】
絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁膜として機能できる。なお、トランジスタ２００では、絶縁体２２０、絶縁体２２２、および絶縁体２２４を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２２０、絶縁体２２２、および絶縁体２２４のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
【０２１２】
金属酸化物４０６は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【０２１３】
金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
【０２１４】
金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０２１５】
ここでは、金属酸化物４０６が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
【０２１６】
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【０２１７】
ここで、金属酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
【０２１８】
以上のような金属酸化物を金属酸化物４０６ａとして用いて、金属酸化物４０６ａの伝導帯下端のエネルギーが、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物４０６ａの電子親和力が、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
【０２１９】
ここで、金属酸化物４０６ａおよび金属酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、金属酸化物４０６ａと金属酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【０２２０】
具体的には、金属酸化物４０６ａと金属酸化物４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、金属酸化物４０６ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【０２２１】
このとき、キャリアの主たる経路は金属酸化物４０６ｂに形成されるナローギャップ部分となる。金属酸化物４０６ａと金属酸化物４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
【０２２２】
また、金属酸化物４０６は、領域４２６ａ、領域４２６ｂ、および領域４２６ｃを有する。領域４２６ａは、図１５（Ｂ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、金属酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
【０２２３】
よって、領域４２６ｂおよび領域４２６ｃは、領域４２６ａより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域４２６ａの水素または窒素の濃度としては、金属酸化物４０６ｂの絶縁体４１２と重なる領域の中央近傍（例えば、金属酸化物４０６ｂの絶縁体４１２のチャネル長方向の両側面からの距離が概略等しい部分）の水素または窒素の濃度を測定すればよい。
【０２２４】
なお、領域４２６ｂおよび領域４２６ｃは、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂおよび領域４２６ｃは、上記元素の一つまたは複数を含む構成にすればよい。
【０２２５】
また、金属酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおいて、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ｂの元素Ｍに対するＩｎの原子数比と同程度になることが好ましい。言い換えると、金属酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおける元素Ｍに対するＩｎの原子数比が、領域４２６ａにおける元素Ｍに対するＩｎの原子数比より大きいことが好ましい。ここで、金属酸化物４０６は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。このような構成にすることにより、トランジスタ２００の作製工程において、金属酸化物４０６ｂの膜厚が薄くなり、金属酸化物４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂおよび領域４２６ｃにおいて、金属酸化物４０６ａが十分低抵抗化されており、金属酸化物４０６の領域４２６ｂおよび領域４２６ｃはソース領域およびドレイン領域として機能させることができる。
【０２２６】
図１５（Ｂ）に示す領域４２６ａ近傍の拡大図を、図１６（Ａ）に示す。図１６（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃは、金属酸化物４０６の少なくとも絶縁体２２５と重なる領域に形成される。ここで、金属酸化物４０６ｂの領域４２６ｂおよび領域４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、金属酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。
【０２２７】
なお、図１５（Ｂ）および図１６（Ａ）では、領域４２６ａ、領域４２６ｂ、および領域４２６ｃが、金属酸化物４０６ｂおよび金属酸化物４０６ａに形成されているが、これらの領域は少なくとも金属酸化物４０６ｂに形成されていればよい。また、図１５（Ｂ）などでは、領域４２６ａと領域４２６ｂの境界、および領域４２６ａと領域４２６ｃの境界を金属酸化物４０６の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域４２６ｂおよび領域４２６ｃが金属酸化物４０６ｂの表面近傍では導電体４０４側に張り出し、金属酸化物４０６ａの下面近傍では、絶縁体２２５側に後退する形状になる場合がある。
【０２２８】
トランジスタ２００では、図１６（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃが、金属酸化物４０６の絶縁体２２５と接する領域と、絶縁体４１８、および絶縁体４１２の両端部近傍と重なる領域に形成される。このとき、領域４２６ｂおよび領域４２６ｃの導電体４０４と重なる部分は、所謂オーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。Ｌｏｖ領域を有する構造とすることで、金属酸化物４０６のチャネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流および移動度を大きくすることができる。
【０２２９】
ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１６（Ｂ）に示すように、領域４２６ｂおよび領域４２６ｃが、金属酸化物４０６の絶縁体２２５および絶縁体４１８と重なる領域に形成される構成にしてもよい。なお、図１６（Ｂ）に示す構成を別言すると、導電体４０４のチャネル長方向の幅と、領域４２６ａとの幅と、が概略一致している構成である。図１６（Ｂ）に示す構成とすることで、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大きくすることができる。また、図１６（Ｂ）に示す構成とすることで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。
【０２３０】
このように、領域４２６ｂおよび領域４２６ｃの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
【０２３１】
絶縁体４１２は、金属酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を金属酸化物４０６ｂの上面に接して設けることにより、金属酸化物４０６ｂに効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚にすればよい。
【０２３２】
絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、より好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。
【０２３３】
絶縁体４１２、導電体４０４、および絶縁体４１９は、金属酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の側面は略一致することが好ましい。
【０２３４】
導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、金属酸化物４０６ａまたは金属酸化物４０６ｂとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｂの電気抵抗値が増加することを防ぐことができる。
【０２３５】
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、金属酸化物４０６ｂに酸素を供給することが可能となる。これにより、金属酸化物４０６の領域４２６ａの酸素欠損を低減することができる。
【０２３６】
導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
【０２３７】
ここで、ゲート電極の機能を有する導電体４０４が、絶縁体４１２を介して、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電体４０４の電界によって、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電体４０４の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面が、導電体４０４の電界によって取り囲まれていることから、非導通時のリーク電流（オフ電流）を小さくすることができる。
【０２３８】
導電体４０４ｂの上に絶縁体４１９が配置されることが好ましい。また、絶縁体４１９、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１２の側面は略一致することが好ましい。絶縁体４１９は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。これにより、絶縁体４１９の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上５１０ｎｍ以下程度で成膜することができる。ここで、絶縁体４１９は、絶縁体４１８と同様に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
【０２３９】
このような絶縁体４１９を設けることにより、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体４１９と絶縁体４１８で導電体４０４の上面と側面を覆うことができる。これにより、導電体４０４を介して、水または水素などの不純物が金属酸化物４０６に混入することを防ぐことができる。このように、絶縁体４１８と絶縁体４１９はゲートを保護するゲートキャップとしての機能を有する。
【０２４０】
絶縁体４１８は、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接して設けられる。また、絶縁体４１８の上面は、絶縁体４１９の上面に略一致することが好ましい。絶縁体４１８は、ＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁体４１８の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば１ｎｍで成膜することができる。
【０２４１】
上記の通り、金属酸化物４０６の領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が１０ｎｍ乃至３０ｎｍ程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体４１８を形成することにより、金属酸化物４０６の絶縁体２２５と接する領域どうしの間の距離を大きくすることができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。さらに、ＡＬＤ法を用いて、絶縁体４１８を形成することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することをふせぐことができる。
【０２４２】
ここで、絶縁体４１８は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体４１２中の酸素が外部に拡散することを防ぐことができる。また、絶縁体４１２の端部などから金属酸化物４０６に水素、水などの不純物が浸入するのを抑制することができる。
【０２４３】
絶縁体４１８は、ＡＬＤ法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体を容易に形成することができる。また、このとき、導電体４０４の上に、絶縁体４１９を設けておくことで、当該異方性エッチングで絶縁体４１９が一部除去されても、絶縁体４１８の絶縁体４１２および導電体４０４に接する部分を十分残存させることができる。
【０２４４】
絶縁体２２５は、絶縁体４１９、絶縁体４１８、金属酸化物４０６および絶縁体２２４を覆って設けられる。ここで、絶縁体２２５は、絶縁体４１９および絶縁体４１８の上面に接し、かつ絶縁体４１８の側面に接して設けられる。絶縁体２２５は、上述の通り、水素または窒素などの不純物を金属酸化物４０６に添加して、領域４２６ｂおよび領域４２６ｃを形成する。このため、絶縁体２２５は、水素および窒素の少なくとも一方を有することが好ましい。
【０２４５】
また、絶縁体２２５は、金属酸化物４０６ｂの上面に加えて、金属酸化物４０６ｂの側面および金属酸化物４０６ａの側面に接して設けられることが好ましい。これにより、領域４２６ｂおよび領域４２６ｃにおいて、金属酸化物４０６ｂの側面および金属酸化物４０６ａの側面まで低抵抗化することができる。
【０２４６】
また、絶縁体２２５は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２２５として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体２２５を形成することで、絶縁体２２５を透過して酸素が浸入し、領域４２６ｂおよび領域４２６ｃの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体２２５を透過して水または水素などの不純物が浸入し、領域４２６ｂおよび領域４２６ｃが過剰に領域４２６ａ側に拡張するのを防ぐことができる。
【０２４７】
絶縁体２２５の上に絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
【０２４８】
絶縁体２８０および絶縁体２２５に形成された開口に導電体４５０ａおよび導電体４５１ａと、導電体４５０ｂおよび導電体４５１ｂと、が配置される。導電体４５０ａおよび導電体４５１ａと、導電体４５０ｂおよび導電体４５１ｂと、は、導電体４０４を挟んで対向して設けられることが好ましい。
【０２４９】
ここで、絶縁体２８０および絶縁体２２５の開口の内壁に接して導電体４５０ａが形成され、さらに内側に導電体４５１ａが形成されている。当該開口の底部の少なくとも一部には金属酸化物４０６の領域４２６ｂが位置しており、導電体４５０ａは領域４２６ｂと接する。同様に、絶縁体２８０および絶縁体２２５の開口の内壁に接して導電体４５０ｂが形成され、さらに内側に導電体４５１ｂが形成されている。当該開口の底部の少なくとも一部には金属酸化物４０６の領域４２６ｃが位置しており、導電体４５０ｂは領域４２６ｃと接する。
【０２５０】
導電体４５０ａおよび導電体４５１ａはソース電極およびドレイン電極の一方として機能し、導電体４５０ｂおよび導電体４５１ｂはソース電極およびドレイン電極の他方として機能する。
【０２５１】
導電体４５０ａおよび導電体４５０ｂは、導電体３１０ａなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体２８０より上層から水素、水などの不純物が導電体４５１ａおよび導電体４５１ｂを通じて金属酸化物４０６に混入するのを抑制することができる。
【０２５２】
また、導電体４５１ａおよび導電体４５１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５１ａおよび導電体４５１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
【０２５３】
次に、トランジスタ２００の構成材料について説明する。
【０２５４】
＜基板＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０２５５】
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０２５６】
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
【０２５７】
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
【０２５８】
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体２２２、絶縁体２１４として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
【０２５９】
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０２６０】
また、例えば、絶縁体２２２および絶縁体２１４としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体２２２および絶縁体２１４は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。
【０２６１】
絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁体４１２としては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
【０２６２】
絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。または、絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体２２４および絶縁体４１２において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物４０６と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物４０６に混入することを抑制することができる。また、例えば、絶縁体２２４および絶縁体４１２において、酸化シリコンまたは酸化窒化シリコンを金属酸化物４０６と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
【０２６３】
絶縁体３８４、絶縁体２１６、および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体３８４、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体３８４、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
【０２６４】
絶縁体４１８および絶縁体４１９としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体４１８および絶縁体４１９としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
【０２６５】
＜導電体＞
導電体４０４ａ、導電体４０４ｂ、導電体３１０ａ、導電体３１０ｂ、導電体４５０ａ、導電体４５０ｂ、導電体４５１ａおよび導電体４５１ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
【０２６６】
また、上記導電体、特に導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、および導電体４５０ｂとして、金属酸化物４０６に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、金属酸化物４０６に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
【０２６７】
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
【０２６８】
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
【０２６９】
＜金属酸化物４０６に適用可能な金属酸化物＞
以下に、本発明に係る金属酸化物４０６について説明する。金属酸化物４０６として、酸化物半導体として機能する金属酸化物を用いることが好ましい。
【０２７０】
金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０２７１】
ここで、金属酸化物４０６が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、金属酸化物４０６が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０２７２】
以下に、図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）を用いて、金属酸化物４０６が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物４０６が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
【０２７３】
図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
【０２７４】
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
【０２７５】
また、図１７（Ａ）、図１７（Ｂ）、および図１７（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
【０２７６】
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
【０２７７】
図１７（Ａ）に示す領域Ａは、金属酸化物４０６が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
【０２７８】
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
【０２７９】
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図１７（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
【０２８０】
例えば、金属酸化物４０６ｂに用いる金属酸化物は、キャリア移動度が高い、図１７（Ａ）の領域Ａで示される原子数比を有することが好ましい。金属酸化物４０６ｂに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、およびその近傍値程度になるようにすればよい。一方、金属酸化物４０６ａに用いる金属酸化物は、絶縁性が比較的高い、図１７（Ｃ）の領域Ｃで示される原子数比を有することが好ましい。金属酸化物４０６ａに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４程度になるようにすればよい。
【０２８１】
特に、図１７（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。
【０２８２】
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
【０２８３】
また、金属酸化物４０６として、Ｉｎ−Ｍ−Ｚｎ酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物４０６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。また、金属酸化物４０６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。
【０２８４】
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物４０６をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
【０２８５】
＜金属酸化物の構成＞
以下では、ＯＳトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０２８６】
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
【０２８７】
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０２８８】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０２８９】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０２９０】
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
【０２９１】
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ  ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ  ｍａｔｒｉｘ  ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
【０２９２】
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０２９３】
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０２９４】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０２９５】
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
【０２９６】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
【０２９７】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２９８】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
【０２９９】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
【０３００】
＜金属酸化物を有するトランジスタ＞
続いて、上記金属酸化物をトランジスタに用いる場合について説明する。
【０３０１】
なお、上記金属酸化物をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【０３０２】
また、トランジスタには、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度の低いことが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
【０３０３】
また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【０３０４】
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【０３０５】
従って、トランジスタの電気特性を安定にするためには、金属酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減することが有効である。また、金属酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【０３０６】
＜不純物＞
ここで、金属酸化物中における各不純物の影響について説明する。
【０３０７】
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物４０６ｂの領域４２６ａにおけるシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３０８】
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物４０６ｂの領域４２６ａにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物４０６ｂの領域４２６ａ中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【０３０９】
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、金属酸化物４０６ｂの領域４２６ａに窒素が含まれているトランジスタはノーマリーオン特性となりやすい。従って、金属酸化物４０６ｂの領域４２６ａにおいて、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物４０６ｂの領域４２６ａ中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０３１０】
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、金属酸化物４０６ｂの領域４２６ａに水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物４０６ｂの領域４２６ａ中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
【０３１１】
金属酸化物４０６ｂの領域４２６ａ中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。
【０３１２】
＜＜トランジスタ２０１＞＞
図１８（Ａ）は、トランジスタ２０１の上面図である。また、図１８（Ｂ）は、図１８（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル長方向の断面図でもある。また、図１８（Ｃ）は、図１８（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル幅方向の断面図でもある。図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、トランジスタ２０１の構成要素のうち、トランジスタ２００と共通のものについては、符号を同じくする。
【０３１３】
図１８（Ａ）から（Ｃ）に示すように、トランジスタ２０１は、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金属酸化物４０６ａの上面の少なくとも一部に接して配置された金属酸化物４０６ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接して配置された導電体４５２ａおよび導電体４５２ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接し且つ導電体４５２ａおよび導電体４５２ｂの上に配置された金属酸化物４０６ｃと、金属酸化物４０６ｃの上に配置された絶縁体４１３と、絶縁体４１３の上に配置された導電体４０５ａと、導電体４０５ａの上に配置された導電体４０５ｂと、導電体４０５ｂの上に配置された絶縁体４２０と、を有する。
【０３１４】
導電体４０５（導電体４０５ａおよび導電体４０５ｂ）は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
【０３１５】
導電体４０５ａは、図１５の導電体４０４ａと同様の材料を用いて設けることができる。導電体４０５ｂは、図１５の導電体４０４ｂと同様の材料を用いて設けることができる。
【０３１６】
導電体４５２ａはソース電極またはドレイン電極の一方としての機能を有し、導電体４５２ｂはソース電極またはドレイン電極の他方としての機能を有する。
【０３１７】
導電体４５２ａ、４５２ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。また、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０３１８】
トランジスタ２０１において、チャネルは金属酸化物４０６ｂに形成されることが好ましい。そのため、金属酸化物４０６ｃは金属酸化物４０６ｂよりも絶縁性が比較的高い材料を用いることが好ましい。金属酸化物４０６ｃは、金属酸化物４０６ａと同様の材料を用いればよい。
【０３１９】
トランジスタ２０１は、金属酸化物４０６ｃを設けることで、トランジスタ２０１を埋め込みチャネル型のトランジスタとすることができる。また、導電体４５２ａおよび導電体４５２ｂの端部の酸化を防ぐことができる。また、導電体４０５と導電体４５２ａ（または導電体４０５と導電体４５２ｂ）との間のリーク電流を防ぐことができる。なお、金属酸化物４０６ｃは、場合によっては省略してもよい。
【０３２０】
絶縁体４２０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４２０として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
【０３２１】
トランジスタ２０１は、絶縁体４２０を設けることで、導電体４０５が酸化することを防ぐことができる。また、水または水素などの不純物が、金属酸化物４０６へ侵入することを防ぐことができる。
【０３２２】
トランジスタ２０１は、トランジスタ２００と比べて、金属酸化物４０６ｂと電極（ソース電極またはドレイン電極）との接触面積を大きくすることができる。また、図１５に示す領域４２６ｂおよび領域４２６ｃを作製する工程が不要になる。そのため、トランジスタ２０１は、トランジスタ２００よりもオン電流を大きくすることができる。また製造工程を簡略化することができる。
【０３２３】
トランジスタ２０１のその他の構成要素の詳細は、トランジスタ２００の記載を参照すればよい。
【０３２４】
（実施の形態４）
本実施の形態では、上記実施の形態の半導体装置の一形態を、図１９、および図２０を用いて説明する。
【０３２５】
＜半導体ウエハ、チップ＞
図１９（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。
【０３２６】
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図１９（Ｂ）にチップ７１５の拡大図を示す。
【０３２７】
また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
【０３２８】
＜電子部品＞
チップ７１５を用いた電子部品の一例について、図２０（Ａ）および図２０（Ｂ）を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
【０３２９】
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
【０３３０】
図２０（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に上記実施の形態に記載の半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
【０３３１】
次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、またはテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。
【０３３２】
次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。
【０３３３】
ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化（信頼性の低下）を低減することができる。
【０３３４】
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。
【０３３５】
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
【０３３６】
また、完成した電子部品の斜視模式図を図２０（Ｂ）に示す。図２０（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図２０（Ｂ）に示す電子部品７５０は、リード７５５およびチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。
【０３３７】
図２０（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
【０３３８】
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態（オンと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
【０３３９】
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態（オフと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、ＶＧに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶＧの値が存在することを言う場合がある。
【０３４０】
また、トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤにおけるオフ電流を表す場合がある。
【０３４１】
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０３４２】
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
【０３４３】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【０３４４】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【０３４５】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【符号の説明】
【０３４６】
Ｃ１    容量素子
Ｃ３    容量素子
Ｃ４    容量素子
Ｔ０１    時刻
Ｔ０２    時刻
Ｔ０３    時刻
Ｔ０４    時刻
Ｔ０５    時刻
Ｔ０６    時刻
Ｔ０７    時刻
Ｔ０８    時刻
Ｔ０９    時刻
Ｔ１０    時刻
Ｔ１１    時刻
Ｔ１２    時刻
Ｔ１３    時刻
Ｔ１４    時刻
Ｔ１５    時刻
Ｔ１６    時刻
Ｔｒ１    トランジスタ
Ｔｒ２    トランジスタ
Ｔｒ４    トランジスタ
Ｔｒ５    トランジスタ
Ｔｒ６    トランジスタ
Ｔｒ７    トランジスタ
Ｔｒ８    トランジスタ
Ｔｒ９    トランジスタ
Ｔｒ１０    トランジスタ
Ｔｒ１１    トランジスタ
１０    半導体装置
１１    記憶回路
１２    参照用記憶回路
１３    回路
１４    回路
１５    電流源回路
１８    電流電圧変換回路
１９    アンプ
２０    抵抗素子
２１    駆動回路
２１Ｒ    駆動回路
２２    デコーダ
２３    サンプリング回路
２４    アナログバッファ
２５    オフセット回路
２６    選択回路
２７    選択回路
３０    積和演算素子
３１    乗算素子
３２    ＣＭ
３３    加算素子
３４    活性化関数素子
３５    ＣＭ
４０    プログラマブルスイッチ
４１    演算層
４２    スイッチ層
５１    サーバー
５２    携帯端末
６０    スイッチ
６１    ＣＭ
６２    スイッチ
１００    半導体装置
２００    トランジスタ
２０１    トランジスタ
２１４    絶縁体
２１６    絶縁体
２２０    絶縁体
２２２    絶縁体
２２４    絶縁体
２２５    絶縁体
２８０    絶縁体
３１０    導電体
３１０ａ    導電体
３１０ｂ    導電体
３８４    絶縁体
４０４    導電体
４０４ａ    導電体
４０４ｂ    導電体
４０５    導電体
４０５ａ    導電体
４０５ｂ    導電体
４０６    金属酸化物
４０６ａ    金属酸化物
４０６ｂ    金属酸化物
４０６ｃ    金属酸化物
４１２    絶縁体
４１３    絶縁体
４１８    絶縁体
４１９    絶縁体
４２０    絶縁体
４２６ａ    領域
４２６ｂ    領域
４２６ｃ    領域
４４０    導電体
４４０ａ    導電体
４４０ｂ    導電体
４５０ａ    導電体
４５０ｂ    導電体
４５１ａ    導電体
４５１ｂ    導電体
４５２ａ    導電体
４５２ｂ    導電体
７１１    基板
７１２    回路領域
７１３    分離領域
７１４    分離線
７１５    チップ
７５０    電子部品
７５２    プリント基板
７５４    実装基板
７５５    リード
【図１】
2018106608.tif 000003
【図２】
2018106608.tif 000004
【図３】
2018106608.tif 000005
【図４】
2018106608.tif 000006
【図５】
2018106608.tif 000007
【図６】
2018106608.tif 000008
【図７】
2018106608.tif 000009
【図８】
2018106608.tif 000010
【図９】
2018106608.tif 000011
【図１０】
2018106608.tif 000012
【図１１】
2018106608.tif 000013
【図１２】
2018106608.tif 000014
【図１３】
2018106608.tif 000015
【図１４】
2018106608.tif 000016
【図１５】
2018106608.tif 000017
【図１６】
2018106608.tif 000018
【図１７】
2018106608.tif 000019
【図１８】
2018106608.tif 000020
【図１９】
2018106608.tif 000021
【図２０】
2018106608.tif 000022