(57)【要約】【課題】高低温環境を経ても、半導体パッケージ基板とプリント配線板間のはんだバンプの亀裂および電極パッドの剥離を抑制可能な半導体パッケージ基板、半導体パッケージおよび半導体装置を提供することを課題とする。【解決手段】コア基材１と、ビルドアップ層と、応力緩衝層と、を備えた半導体パッケージ基板Ｉ−１において、ビルドアップ層は最上層が配線パターン２であり、応力緩衝層は、プリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層７と、第二の応力緩衝層８を備えられており、第一の応力緩衝層の、厚さは１０μｍ〜５０μｍであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ１．０ＧＰａ〜１０．０ＧＰａであり、第二の応力緩衝層の、厚さは１０μｍ〜１００μｍであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±２０％以内であることを特徴とする半導体パッケージ基板。【選択図】図１
2018186121.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であって、
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であり、
ビルドアップ層の最上層は配線パターンであり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
第一の応力緩衝層と第二の応力緩衝層は、それぞれビアと配線パターンを備えており、
第一の応力緩衝層の、厚さは１０μｍ〜５０μｍであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ１．０ＧＰａ〜１０．０ＧＰａであり、
第二の応力緩衝層の、厚さは１０μｍ〜１００μｍであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±２０％以内であることを特徴とする半導体パッケージ基板。
【請求項２】
半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であって、
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であって、
ビルドアップ層の最上層は絶縁樹脂層であり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
第一の応力緩衝層は、配線パターンと、第一の応力緩衝層とその下地の絶縁樹脂層を貫通して形成されたビアと、を備えており、
第二の応力緩衝層は、電極パッドと、ビアと、を備えており、
第一の応力緩衝層の、厚さは１０μｍ〜５０μｍであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ１．０ＧＰａ〜１０．０ＧＰａであり、
第二の応力緩衝層の、厚さは１０μｍ〜１００μｍであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±２０％以内であることを特徴とする半導体パッケージ基板。
【請求項３】
半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であって、
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であって、
ビルドアップ層の最上層は配線パターンであり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
応力緩衝層は、第一の応力緩衝層と第二の応力緩衝層を一体として備えられ、配線パターンは、第二の緩衝層の表面に備えられており、ビアは、第一の応力緩衝層と第二の応力緩衝層を同一箇所で貫通して備えられており、
第一の応力緩衝層の、厚さは１０μｍ〜５０μｍであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ１．０ＧＰａ〜１０．０ＧＰａであり、
第二の応力緩衝層の、厚さは１０μｍ〜１００μｍであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±２０％以内であることを特徴とする半導体パッケージ基板。
【請求項４】
請求項１〜３のいずれかに記載の前記半導体パッケージ基板を使用したことを特徴とする半導体パッケージ。
【請求項５】
請求項４に記載の前記半導体パッケージを使用したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ基板、および半導体パッケージ、半導体装置に関する。
【背景技術】
【０００２】
半導体チップとマザーボード間の電気的接続のために半導体パッケージ基板が使用されている。また、半導体パッケージ基板には半導体チップと半導体パッケージが実装されるプリント配線板との熱膨張係数の差を緩和し、システムの実装の接合信頼性を高める役割もある。このような役割から半導体パッケージ基板は、インターポーザ基板などと呼ばれる。
【０００３】
また、半導体パッケージ基板は、基板内の配線幅とピッチを各層で変化させることで、半導体チップとマザーボードのそれぞれの線幅とピッチに適合させ、電気的接続を可能としている。
【０００４】
一方、半導体パッケージ基板と半導体チップの接続・実装方式は使用する状況により様々あるが、半導体チップと半導体パッケージ基板をはんだや金等の金属接合で接続するフリップチップ接続・実装が多用されている。フリップチップ接続は半導体チップの端子面を基板側の端子面に配置することにより、多くの端子を半導体パッケージ基板と接続できるため、高性能の半導体パッケージに多く用いられている。
【０００５】
基板の厚さが薄い半導体パッケージ基板およびコア基材を有しないいわゆるコアレス基板に、半導体チップをフリップチップ実装する際に、はんだ接合するために高温炉にて加熱する工程がある。この時に半導体パッケージ基板に反りが発生し、半導体チップと半導体パッケージ基板間の隣接するはんだ同士が離れ、接続のオープン不良が生じたり、逆にはんだが一体化することにより接続のショート不良等の不具合が発生し、良好なはんだ接合ができない問題がある。
【０００６】
さらに、はんだ接合後の冷却時には、半導体チップと半導体パッケージ基板の線膨張係数または熱膨張率（ＣＴＥ、Ｃｏｅｆｆｉｃｉｅｎｔ  ｏｆ  Ｔｈｅｒｍａｌ  Ｅｘｐａｎｓｉｏｎ）の差の影響で半導体パッケージが反り、はんだバンプに応力が発生し、はんだにクラックが生じる。これらの影響により、製造の歩留まりやはんだ接合部の信頼性を十分に確保できない問題がある。
【０００７】
また、近年では高性能なシステムを短期間で開発するために従来のＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）だけでなく、1つのパッケージ上で大規模なシステムを構築するＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ａ  Ｐａｃｈａｇｅ）が用いられている。例えば、ＣＰＵ、ＧＰＵと大容量メモリ等の複数の半導体チップを１つのパッケージ基板上に隣同士に配置する場合やチップ同士をスタックし、３次元に配置する形態もある。
【０００８】
また、２、３次元に複数の半導体チップを配置する形態においては、半導体パッケージ基板には数μｍ幅の微細配線や数十μｍピッチのマイクロバンプの形成が求められている。これらの狭いバンプピッチの実装を実現するために、コア部に寸法安定性が高い材料を用いたインターポーザが提案されている。例えば、基板のコア部が半導体チップと材料が同じであるシリコンインターポーザや、高い絶縁性を有し、半導体チップと線膨張係数が近いガラスインターポーザなどが提案されている。
【０００９】
図６は従来の半導体パッケージ基板I´の構造例を示す断面図である。半導体パッケー
ジ基板Ｉ´の中心部には、ガラスエポキシ樹脂やガラス、シリコン板を用いたコア基材１が備えられている。またコア基材１の上下に配線パターン２、絶縁樹脂層３の順に積層されている。さらに各配線パターン層の導通のため、コア基材１およびビルドアップ層にスルーホール電極４またはビア６を設けている。また、最上部または最下部の絶縁樹脂層３上にはソルダーレジスト１０が形成され、ソルダーレジストがない部分は電極パッド９が形成されている。
【００１０】
ここで、シリコンインターポーザやガラスインターポーザなどは、コア基材１の弾性率が従来のガラスエポキシ系材料と比較して高く、線膨張係数または熱膨張率（ＣＴＥ）は低い。そのため、プリント配線板（マザーボード）に実装する際に、プリント配線板と半導体パッケージの線膨張係数差が要因で、プリント配線板搭載面のはんだバンプ１３および電極パッド１２にせん断応力が生じると、ガラスエポキシ系材料の場合と比較して応力は大きくなる。
【００１１】
また、リフローはんだ付け工程のような高低温環境下において、はんだバンプ１３および電極パッド１２に発生する応力の方向や大きさが変化し、はんだバンプ１３の亀裂やバンプ上下部の電極パッド１２と絶縁樹脂層３の間に剥離が発生する可能性があり、半導体パッケージの接続信頼性の低下をもたらすおそれがある。これらの背景から、はんだバンプの亀裂や電極パッドの剥離を防止し、配線の接続信頼性を確保することが必要となっている。
【００１２】
これらの問題の解決案として、半導体パッケージ基板Ｉ´とそれをはんだバンプを介して接合し実装するプリント配線板の両基板に応力緩衝層を設けることにより、はんだバンプ１３の応力が低減され、亀裂を防止することが提案されている（特許文献１）。しかしながら、この方法では半導体パッケージ基板とプリント配線板の両方に応力緩衝層を設けているため、両基板で応力緩衝層形成工程の追加が必要となり、作製工程数が増加してしまう。また、設計に制約を設けてしまうおそれもある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１３−５８５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は、以上の事情の下になされ、高低温環境を経ても、半導体パッケージ基板とプリント配線板間のはんだバンプの亀裂および電極パッドの剥離を抑制可能な半導体パッケージ基板、半導体パッケージおよび半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１５】
上記の課題を解決する手段として、本発明の請求項１に記載の発明は、半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であって、
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であり、
ビルドアップ層の最上層は配線パターンであり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
第一の応力緩衝層と第二の応力緩衝層は、それぞれビアと配線パターンを備えており、
第一の応力緩衝層の、厚さは１０μｍ〜５０μｍであり、弾性率はビルドアップ層の絶
縁樹脂層の値より小さく、且つ１．０ＧＰａ〜１０．０ＧＰａであり、
第二の応力緩衝層の、厚さは１０μｍ〜１００μｍであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±２０％以内であることを特徴とする半導体パッケージ基板である。
【００１６】
また、請求項２に記載の発明は、半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であって、
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であって、
ビルドアップ層の最上層は絶縁樹脂層であり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
第一の応力緩衝層は、配線パターンと、第一の応力緩衝層とその下地の絶縁樹脂層を貫通して形成されたビアと、を備えており、
第二の応力緩衝層は、電極パッドと、ビアと、を備えており、
第一の応力緩衝層の、厚さは１０μｍ〜５０μｍであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ１．０ＧＰａ〜１０．０ＧＰａであり、
第二の応力緩衝層の、厚さは１０μｍ〜１００μｍであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±２０％以内であることを特徴とする半導体パッケージ基板である。
【００１７】
また、請求項３に記載の発明は、半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であって、
コア基材と、ビルドアップ層と、応力緩衝層と、を備えており、
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であって、
ビルドアップ層の最上層は配線パターンであり、
応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなり、
応力緩衝層は、第一の応力緩衝層と第二の応力緩衝層を一体として備えられ、配線パターンは、第二の緩衝層の表面に備えられており、ビアは、第一の応力緩衝層と第二の応力緩衝層を同一箇所で貫通して備えられており、
第一の応力緩衝層の、厚さは１０μｍ〜５０μｍであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ１．０ＧＰａ〜１０．０ＧＰａであり、
第二の応力緩衝層の、厚さは１０μｍ〜１００μｍであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±２０％以内であることを特徴とする半導体パッケージ基板である。
【００１８】
また、請求項４に記載の発明は、請求項１〜３のいずれかに記載の前記半導体パッケージ基板を使用したことを特徴とする半導体パッケージである。
【００１９】
また、請求項５に記載の発明は、請求項４に記載の前記半導体パッケージを使用したことを特徴とする半導体装置である。
【発明の効果】
【００２０】
本発明の半導体パッケージ基板によれば、半導体パッケージ基板のプリント配線板に実装する側の、ビルドアップ層の表面に、第一の応力緩衝層と第二の応力緩衝層が備えられており、第一の応力緩衝層の厚さが１０μｍ〜５０μｍであり、且つ弾性率が１．０ＧＰａ〜１０．０ＧＰａであり、第二の応力緩衝層の厚さが１０μｍ〜１００μｍであり、且
つ線膨張係数がコア基材の線膨張係数より大きく、プリント配線板の値と同等であるため、高低温環境下においてもはんだバンプ部や電極パッドと絶縁樹脂層界面に発生する応力を低減させることでバンプの亀裂や電極パッドの剥離の発生を抑制できる。また、半導体パッケージ基板のみに応力緩衝層を形成するため、応力緩衝層形成による基板設計の制約を低減させることができる。
【００２１】
また、本発明の半導体パッケージ基板を使用した半導体パッケージおよび本発明の半導体パッケージを使用した半導体装置は、高低温環境下においてもはんだバンプ部や電極パッドと絶縁樹脂層界面に発生する応力を低減させることでバンプの亀裂や電極パッドの剥離の発生を抑制できるため、高い信頼性を得ることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例における半導体パッケージ基板の構造例を示す断面図である。
【図２】本発明の第一の変形例における半導体パッケージ基板の構造を示す断面図である。
【図３】本発明の第二の変形例における半導体パッケージ基板の構造を示す断面図である。
【図４】本発明の半導体パッケージの構造例を示す断面図である。
【図５】本発明の半導体装置の構造例を示す断面図である。
【図６】従来の半導体パッケージ基板の構造例を示す断面図である。
【発明を実施するための形態】
【００２３】
以下に本発明による半導体パッケージ基板、半導体パッケージ、および半導体装置について説明するが、本発明はこれに限定されるわけではない。
【００２４】
＜半導体パッケージ基板＞
（基本形態）
本発明の半導体パッケージ基板は、半導体チップを片面にフリップチップ実装し、もう一方の面をプリント配線板に実装する半導体パッケージ基板であり、コア基材と、ビルドアップ層と、応力緩衝層と、を備えている。
【００２５】
ビルドアップ層は、配線パターンと絶縁樹脂層を交互に積層した多層配線層であり、ビルドアップ層の最上層は配線パターンであり、応力緩衝層は、半導体パッケージ基板のプリント配線板に実装する側のビルドアップ層の表面に備えられており、第一の応力緩衝層と、その上に備えられた第二の応力緩衝層からなる。
【００２６】
第一の応力緩衝層と第二の応力緩衝層は、それぞれビアと配線パターンを備えている。
【００２７】
第一の応力緩衝層の、厚さは１０μｍ〜５０μｍであり、弾性率はビルドアップ層の絶縁樹脂層の値より小さく、且つ１．０ＧＰａ〜１０．０ＧＰａである。
【００２８】
第二の応力緩衝層の、厚さは１０μｍ〜１００μｍであり、線膨張係数はコア基材の値より大きく、且つプリント配線板の値の±２０％以内である。
【００２９】
図１は本発明における半導体パッケージ基板の構造例を示す断面図である。半導体パッケージ基板I−１はコア基材１、コア基材１の両面に形成されたビアパッド５、ビア６、その両面に配線パターン２を有している。なお、コア基材１には各配線パターン２を接続するために厚み方向にスルーホール電極４を有している。コア基材１の材料は例えばガラスエポキシ樹脂、シリコン、ガラスを用いることができる。また、配線パターン２上には絶縁樹脂層３を積層したビルドアップ層を有している。
【００３０】
ビルドアップ層はビルドアップ工法により形成され、絶縁樹脂層３と配線パターン２を交互に有する。絶縁樹脂層３は例えばエポキシ系やポリイミド系樹脂が用いられ、樹脂にフィラーを添加した材料も用いることができる。また、配線パターン２は例えば銅を用いることができる。なお、各層の配線パターン２はビア６により相互に電気的に接続されている。
【００３１】
本発明の特徴は、半導体パッケージ基板I−１のプリント配線板搭載面側のビルドアップ層上に２層からなる第一および第二の応力緩衝層７、８を形成していることである。ビルドアップ層の最上層は配線パターン２であり、その直上に形成する第一の応力緩衝層７の厚さは、高低温環境下においてはんだバンプ１３および電極パッド１２に発生する応力を緩和できる厚さ以上にする。厚さは応力緩和層や半導体パッケージ基板I−１の弾性率や線膨張係数にもよるが、１０μｍ〜５０μｍであることが必要である。
【００３２】
また、第一の応力緩衝層７の弾性率はコア基材１やビルドアップ層の絶縁樹脂層３の弾性率より小さい値である。こうすることにより、はんだバンプ１３および電極パッド１２に発生する応力が応力緩衝層の変形により緩和される。具体的には弾性率が１．０ＧＰａ〜１０．０ＧＰａであることが必要である。１．０ＧＰａ未満の場合には応力は緩和されるが配線形成時に配線形成面の平坦性の確保が困難となる。一方、１０．０ＧＰａを超える場合には、十分に応力が緩和されず、はんだバンプ１３の亀裂や電極パッド１２の剥離の抑制効果が低下する。前記の理由より、上記の弾性率の条件、１．０ＧＰａ〜１０．０ＧＰａが好ましい。材料としては、例えばエポキシ樹脂、ポリイミド樹脂、フェノール樹脂、シリコン樹脂等がであることが必要である。しかしこれらに限定する必要は無く、配線パターン２の金属およびビルドアップ層の絶縁材料と密着し、実装する際に加熱する温度までの耐熱性を有し、且つ弾性率が１．０ＧＰａ〜１０．０ＧＰａであるような材料であれば好適に使用可能である。
【００３３】
第一の応力緩衝層７の形成方法としては、特に限定されず、例えば各種塗布方法や各種プレス方法を用いてビルドアップ層上に形成することができる。
【００３４】
その後、第一の応力緩衝層７に必要に応じて、ビア６、電極パッド９、配線パターン２を形成する。
【００３５】
次に、ビルドアップ層直上に形成した第一の応力緩衝層７上に、第二の応力緩衝層８を形成する。第二の応力緩衝層８の厚さは高低温環境下においてはんだバンプ１３および電極パッド９に発生する応力を緩和できる厚さ以上にする。第二の応力緩衝層８の厚さは、第一の応力緩衝層７や半導体パッケージ基板I−１の弾性率や線膨張係数にもよるが１０μｍ〜１００μｍである必要がある。
【００３６】
また、第二の応力緩衝層８の線膨張係数は、コア基材１よりも大きく、半導体パッケージＩ−１を実装するプリント配線板と同等、例えばプリント配線板の線膨張係数の±２０％、であることが好ましい。線膨張係数が、プリント配線板の値の２０％を超えて小さい場合、逆に２０％を超えて大きい場合、半導体パッケージＩ−１とプリント配線板間のはんだバンプ１３に発生する応力を、はんだバンプ１３に亀裂が入らない程度に低減することができない。
【００３７】
こうすることにより、半導体パッケージＩ−１とプリント配線板間のはんだバンプ１３に発生する応力を低減することができ、はんだバンプ１３の亀裂の発生を抑制することができる。第二の応力緩衝層８の材料としては、例えばエポキシ樹脂、ポリイミド樹脂、フェノール樹脂、シリコン樹脂等が好ましい。しかしながらこれらに限定する必要はなく、
配線パターン２などの配線部の金属およびビルドアップ層の絶縁樹脂層と密着した状態で、実装する際に加熱する温度までの耐熱性を有し、且つ線膨張係数が上記の値であるような材料であれば良い。
【００３８】
第二の応力緩和層８の形成方法としては、特に限定されず、例えば各種塗布方法や各種プレス方法を用いて第一の応力緩衝層７上に積層することができる。
【００３９】
その後、第二の応力緩衝層８に必要に応じて、ビア６、電極パッド９、配線パターン２を形成する。
【００４０】
その後、最上層、最下層の配線パターン２には、電気信号を外部に接続するために電極パッド９、１２を形成する。また、最表面には電極パッド上に開口するようにソルダーレジスト１０を形成する。なおソルダーレジスト１０の材料は、例えば、感光性エポキシ樹脂や樹脂にフィラーを添加した材料も用いることができる。
【００４１】
その後電極パッド９上にはんだバンプ１１を印刷法やはんだボール振込み法などを用いて形成する。
【００４２】
（第一の変形例）
上記の基本形態で説明した本発明の半導体パッケージ基板と異なるのは、ビルドアップ層だけである。
具体的には、ビルドアップ層の最上層は絶縁樹脂層であり、第一の応力緩衝層は、配線パターンと、第一の応力緩衝層とその下地の絶縁樹脂層を貫通して形成されたビアと、を備えており、第二の応力緩衝層は、電極パッドと、ビアと、を備えている。
【００４３】
図２に本発明の第一の変形例における半導体パッケージ基板I−２の構造を示す断面図を示す。第一の応力緩衝層７をビルドアップ層の絶縁樹脂層の直上に形成した後、ビア６、電極パッド１２、配線パターン２を形成した構造である。このようにすることで、応力緩衝層も多層配線層の絶縁樹脂層として使用することにより、積層数を減少させることができる。また、ビア６が第一の応力緩衝層７に接しているため、ビア６周辺部に発生する応力も緩和することができ、ビア６の接続信頼性も同時に確保することができる。
【００４４】
（第二の変形例）
第二の変形例においては、ビルドアップ層は基本形態と同様であるが、応力緩衝層は、応力緩衝層は、第一の応力緩衝層と第二の応力緩衝層を一体として備えられ、配線パターンは、第二の緩衝層の表面に備えられており、ビアは、第一の応力緩衝層と第二の応力緩衝層を同一箇所で貫通して備えられている点が異なる。
【００４５】
図３に本発明の第二の変形例における半導体パッケージ基板I−３の構造を示す断面図を示す。第二の応力緩衝層８を第一の応力緩衝層７の直上に形成した後、ビア６、電極パッド１２、配線パターン２を形成した構造である。このようにすることで応力緩衝層も多層配線層の絶縁樹脂層として使用することで積層数を減少させることができる。また、ビア６が第一の応力緩衝層７に接しているため、ビア６周辺部に発生する応力も緩和することができ、ビア６の接続信頼性も同時に確保することができる。
【００４６】
＜半導体パッケージ＞
次に、本発明の半導体パッケージ基板Ｉ−１を用いた半導体パッケージＩＩについて図４を用いて説明する。
半導体パッケージ基板I−１の半導体チップ搭載領域上にフラックスを塗布した後、図４に例示したように、半導体チップ１６をフリップチップ実装し、半導体チップ１６と半
導体パッケージ基板Iを電気的に接続する。その後、アンダーフィル１７を半導体チップ１６と半導体パッケージ基板Iの間に挿入し、加熱しアンダーフィルを硬化させ、半導体パッケージＩＩを作製する。ここで、図４に例示した半導体パッケージＩＩの半導体パッケージ基板Iは、半導体パッケージ基板I−１（図１）、半導体パッケージ基板I−２（図２）、半導体パッケージ基板I−３（図３）のいずれかを指すものとする。
【００４７】
次に、半導体パッケージ基板I−１にスティフナ１４を貼り合わせる。なお、スティフナ１４の厚さは特に限定されず、高い剛性が確保できる厚さでよい。スティフナ１４の材料としては、半導体パッケージ基板I−１の熱膨張率（ＣＴＥ）、剛性（弾性率）の関係より選択し、例えば、鉄、銅、銅合金、ステンレス鋼などを好適に使用することができる。
【００４８】
スティフナ１４と半導体パッケージ基板I−１を密着させるために例えば、スティフナ１４に接着層１５（図４参照）を塗布し、半導体パッケージ基板I−１と密着させ、接着する。なお、接着層１５の材料としては、エポキシ系およびアクリル系接着剤などを挙げることができる。
【００４９】
＜半導体装置＞
次に、本発明の半導体パッケージＩＩをプリント配線板にフリップチップ実装した半導体装置ＩＩＩについて図５を用いて説明する。
半導体パッケージＩＩのプリント配線板搭載面に、はんだボール搭載装置などのはんだボール搭載手段を用いてはんだボールを搭載し、リフロー炉にて加熱することにより、はんだバンプ１３を形成することができる。その後、半導体パッケージＩＩをプリント配線板１８に実装し、半導体装置ＩＩＩを作製することができる。
【００５０】
ここで、高低温環境下においては、半導体パッケージＩＩとプリント配線板１８の線膨張係数の違いから、はんだバンプ１３や電極パッド１２に応力が発生し、はんだバンプ１３の亀裂や電極パッド１２の剥離が発生するおそれがある。
【００５１】
本発明の半導体パッケージＩＩの製造方法においては、半導体パッケージ基板Iに２層からなる応力緩衝層７、８を形成することにより、第二の応力緩衝層８の線膨張係数をプリント配線板１８と同等の値、具体的にはプリント配線板の線膨張係数の値の±２０％以内にすることで、高低温環境下において、はんだバンプ１３に発生する応力を抑制することができる。しかしながら、第二の応力緩衝層８だけ形成した場合には、はんだバンプ１３の応力は低減されるが、第二の応力緩衝層８とビルドアップ層との界面に応力が発生し、ビルドアップ層と第二の応力緩衝層８間で剥離するおそれがある。そのため、第一の応力緩衝層７の弾性率をコア基材１やビルドアップ層の絶縁樹脂層３の弾性率より小さい値にすることで、第二の応力緩衝層８とビルドアップ層との界面に発生する応力を低減させることができ、剥離を抑制することができる。一方、第一の応力緩衝層７のみ形成した場合には、はんだバンプ１３に発生した応力は第一の応力緩衝層７にて低減されるが、電極パッド１２と第一の応力緩衝層７との密着は、電極パッド１２と第一の応力緩衝層７が接触している面積に依存し、電極パッド１２の径が小さいほどパッド外周部に集中する応力も大きくなるため、電極パッド１２が剥離する可能性が高くなる。本発明では第二の応力緩衝層８とビルドアップ層との界面に発生している応力を第一の応力緩衝層７の変形により緩和させることで、電極パッド１２の応力を緩和し、剥離を防止することができる。さらに、第二の応力緩衝層８とビルドアップ層は、半導体パッケージ基板Iの面全体で密着しているため、局所的な応力の集中を防止できるため、第二の応力緩衝層８とビルドアップ層との界面の剥離抑制効果が向上する。このように、高低温環境下においてもはんだバンプ１３や電極パッド１２と絶縁樹脂層との界面に掛かる応力を低減させることでバンプの亀裂や、電極パッド１２の剥離の発生を抑制できる。
【実施例】
【００５２】
以下に本発明の一実施例を説明するが、本発明はこれに限定されるわけではない。
【００５３】
＜実施例１＞
厚さ３００μｍのガラス（線膨張係数：３×１０−６／Ｋ）を用いたコア基材上に、ビルドアップ層の絶縁樹脂層の材料として線膨張係数が２３×１０−６／Ｋで、弾性率が７．５ＧＰａであるフィラーを添加したエポキシ系樹脂を用い、配線パターンとして銅を用いたビルドアップ層を３層形成した。
【００５４】
その後、プリント配線板搭載面に第一の応力緩衝層として、弾性率が４．０ＧＰａ、厚さ２０μｍであるエポキシ樹脂を、真空プレス法を用いて形成し、その応力緩衝層上にビア、ビアパッド、配線パターンをフォトリソグラフィ法およびめっき法を用いて形成した。
【００５５】
次に、第二の応力緩衝層として、線膨張係数１５×１０−６／Ｋ、厚さ４０μｍであるエポキシ樹脂を、真空プレス法を用いて形成し、同様の手法でビア、ビアパッド、配線パターンを形成した。
【００５６】
その後、最表面には電極パッド上に開口するようにソルダーレジストを形成した。また、半導体チップ接合部に、はんだボール搭載装置を用いて、０．１５０ｍｍピッチのはんだバンプを形成した。
このようにして半導体パッケージ基板を作製した。また、半導体パッケージ基板の大きさは５０ｍｍ角、厚さは０．３５ｍｍである。
【００５７】
また、厚さ０．７２５ｍｍ、０．１５０ｍｍピッチのはんだバンプを有する外形２０ｍｍ角の半導体チップを用意した。
【００５８】
また、コア基材として弾性率が２３〜２５ＧＰａ、線膨張係数が１３〜１７×１０−６／Ｋであるガラスエポキシ基板を用い、配線パターンとして銅箔を用いたプリント配線板を作製した。なお、半導体パッケージ搭載面に、はんだボール搭載装置を用いて、１．０００ｍｍピッチのはんだバンプを形成した。また、プリント配線板の大きさは１００ｍｍ角、厚さは０．８５ｍｍである。
【００５９】
次に、接着剤を、ディスペンサを用いてスティフナに塗布し、半導体パッケージ基板の半導体チップ搭載面に接するように配置した。その後１２０℃で１時間加熱し、接着剤を硬化させた。
【００６０】
次に、スティフナが貼付けられた半導体パッケージ基板に、ディスペンサを用いてフラックスを半導体チップ接続範囲にスプレー塗布した。その後マウンター（電子部品実装機）を用いて半導体チップの端子面を半導体パッケージ基板の実装領域に配置した。
【００６１】
次に、最高温度が２６０℃となるリフロー炉に通して、半導体パッケージ基板と半導体チップをはんだ接合した。
【００６２】
次に、フラックス洗浄機を用いて、フラックスを洗浄した。なお、フラックス洗浄液はアルカリ系溶剤を用いた。
【００６３】
次に、プレベーキングを行った後、プラズマ発生装置を用いてはんだ接合部付近の表面の改質を行った。
次に、ディスペンサを用いて接合された半導体チップと半導体パッケージ基板の間にエ
ポキシ樹脂にフィラーを添加したアンダーフィルを挿入し、加熱して硬化させた。なお、挿入方法はアンダーフィル配置位置に一定の時間間隔で複数回挿入し、加熱硬化条件は１６５℃、２時間とした。
【００６４】
次に、半導体パッケージのプリント配線板搭載面に、はんだボール搭載装置を用いてはんだボールを搭載し、リフロー炉にて加熱することにより、１．０００ｍｍピッチのはんだバンプを形成した。
次に、半導体パッケージをプリント配線板に実装し、電気的に接続した。
【００６５】
次に、半導体パッケージを実装したプリント配線板に熱冷衝撃試験機を用いて−４０〜１２５℃の範囲で温度を交互に変動させる温度サイクル試験を１０００サイクル行った後、半導体パッケージとプリント配線板間のはんだバンプ部の断面を観察し、バンプ亀裂および電極パッド剥離の有無の確認を行った。
観察の結果、はんだバンプに亀裂および電極パッドの剥離は見られず、配線の接続信頼性が確保されていることを確認した。
【００６６】
＜比較例＞
半導体パッケージ基板として、２層の応力緩衝層を形成しない場合、第一の応力緩衝層のみを形成した場合、第二の応力緩衝層のみを形成した場合、の計３種類の半導体パッケージを作製し、プリント配線板に実装した。その他は実施例１と同様とした。
【００６７】
次に、作製した半導体パッケージを実装したプリント配線板に熱冷衝撃試験機を用いて−４０〜１２５℃の範囲で温度を交互に変動させる温度サイクル試験を１０００サイクル行った後、半導体パッケージとプリント配線板間のはんだバンプ部の断面を観察し、バンプ亀裂および電極パッド剥離の有無の確認を行った。
観察の結果、全ての場合において、半導体パッケージの外周部のはんだバンプに亀裂が入っていること、および半導体パッケージ基板の一部の電極パッドに剥離が発生していることを確認した。
【００６８】
以上の結果から、２層の応力緩衝層を形成した構造を備えた本発明の半導体パッケージ基板においては、高低温環境下においても、はんだバンプ部や電極パッドと絶縁樹脂層の界面に発生する応力を低減させることが可能であり、その事から、はんだバンプの亀裂や電極パッドの剥離の発生を抑制できることを確認した。
【符号の説明】
【００６９】
１…コア基材
２…配線パターン
３…絶縁樹脂層
４…スルーホール電極
５…ビアパッド
６…ビア
７…第一の応力緩衝層
８…第二の応力緩衝層
９…電極パッド（半導体チップ搭載面）
１０…ソルダーレジスト
１１…はんだバンプ（半導体チップ搭載面）
１２…電極パッド（プリント配線板搭載面）
１３…はんだバンプ（プリント配線板搭載面）
１４…スティフナ
１５…接着層
１６…半導体チップ
１７…アンダーフィル
１８…プリント配線板
I、I−１、Ｉ−２、Ｉ−３…半導体パッケージ基板
II…半導体パッケージ
III…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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