(57)【要約】【課題】高い負荷短絡耐量を有する半導体装置を提供すること。【解決手段】半導体装置は、活性領域を含む半導体層と、前記活性領域に対応して配設されている絶縁ゲートと、前記半導体層の表面の一部を被覆しており、第１金属電極層と正特性サーミスタ層と第２金属電極層が前記半導体層の前記表面からこの順に積層している積層電極と、を備える。【選択図】図１
2018116979.tif 000002
【特許請求の範囲】
【請求項１】
活性領域を含む半導体層と、
前記活性領域に対応して配設されている絶縁ゲートと、
前記半導体層の表面の一部を被覆しており、第１金属電極層と正特性サーミスタ層と第２金属電極層が前記半導体層の前記表面からこの順に積層している積層電極と、を備える半導体装置。
【請求項２】
前記積層電極は、前記半導体層の前記表面に直交する方向から見たときに、前記活性領域の全範囲を超えて延在している、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、半導体層の表面を被覆する表面電極の厚みを例えば５０μｍ以上に厚くすることで、表面電極の放熱特性を向上させ、半導体装置の負荷短絡耐量を向上させる技術を開示する。
【０００３】
特許文献２は、半導体層の表面を被覆する表面電極上に正特性サーミスタ層を形成する技術を開示する。正特性サーミスタ層は、キューリー温度を超えたときに抵抗値が急激に増加する材料で形成されている。特許文献２の半導体装置は、負荷短絡時に正特性サーミスタ層の抵抗値の増加を利用して過電流保護装置を動作させ、負荷短絡時の過電流を制限し、半導体層の温度上昇を抑える。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３１９２１３号公報
【特許文献２】特開２００１−２８４３７号公報（特に、図５）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献２は、正特性サーミスタ層を表面電極上に配置することによって、負荷短絡時に半導体層内のジュール熱が効率よく正特性サーミスタ層に伝わるようになると説明する。この場合、ジュール熱を正特性サーミスタ層に効率的に伝えるためには、表面電極の厚みを薄くしなければならない。ところが、表面電極の厚みを薄くすると、表面電極の熱容量が減少するため、表面電極の過渡的な放熱特性が悪化してしまう。このため、半導体層の温度上昇を効果的に抑えることが難しくなることから、特許文献２の半導体装置では、高い負荷短絡耐量を有することが難しいという問題がある。本明細書は、高い負荷短絡耐量を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本明細書が開示する半導体装置の一実施形態は、半導体層、絶縁ゲート及び積層電極を備えることができる。ここで、半導体装置の一例には、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）又はＩＧＢＴ（Insulated Gate Bipolar Transistor）が挙げられる。半導体層は、活性領域を含む。絶縁ゲートは、活性領域に対応して配設されている。積層電極は、半導体層の表面の一部を被覆しており、第１金属電極層と正特性サーミスタ層と第２金属電極層が半導体層の表面からこの順に積層している。正特性サーミスタ層は、キューリー温度を超えると抵抗が急激に増加する材料で形成されている。この実施形態の半導体装置では、正特性サーミスタ層が第１金属電極層と第２金属電極層の間に埋設されている。このため、積層電極の厚みを厚くして積層電極の放熱特性を向上させながら、半導体層の表面と正特性サーミスタ層の間の距離を短くすることができる。これにより、負荷短絡時に半導体層内のジュール熱が効率よく正特性サーミスタ層に伝わることができる。この結果、上記実施形態の半導体装置は、高い負荷短絡耐量を有することができる。
【０００７】
上記実施形態の半導体装置では、積層電極が、半導体層の表面に直交する方向から見たときに、活性領域の全範囲を超えて延在することができる。この実施形態の半導体装置では、半導体層の活性領域の全範囲に対応して厚い積層電極が設けられている。このため、この実施形態の半導体装置は、高い負荷短絡耐量を有することができる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置の一実施形態の要部断面図を模式的に示す。
【図２】半導体装置の活性領域と積層電極の平面レイアウトを示す。
【図３】半導体装置の等価回路を示す。
【図４】比較例の半導体装置の要部断面図を模式的に示す。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である半導体装置１を説明する。なお、図示明瞭化を目的として、共通する構成要素については一部の構成要素のみに符号を付す。図１に示されるように、半導体装置１は、ドレイン電極１０、炭化珪素層２０、ソース積層電極３０、トレンチゲート４０及びパッシベーション膜５０を備える。炭化珪素層２０は活性領域２０Ａと終端領域２０Ｂに区画されており、終端領域２０Ｂが活性領域２０Ａの周辺を一巡して取り囲む。図１は、活性領域２０Ａと終端領域２０Ｂの境界近傍の要部断面図を示す。
【００１０】
ドレイン電極１０は、炭化珪素層２０の裏面を被膜するように形成されており、炭化珪素層２０の裏面にオーミック接触している。ドレイン電極１０の材料には、Alが用いられている。この例に代えて、ドレイン電極１０の材料には、例えばNi、Ti、Mo又はCoが用いられてもよい。
【００１１】
炭化珪素層２０は、ｎ+型の基板２１、ｎ-型のドリフト領域２２、ｐ型のボディ領域２３、ｎ+型のソース領域２４、ｐ+型のコンタクト領域２５、ｐ+型のガードリング領域２６及びｎ+型の終端コンタクト領域２７を有する。ｎ型の基板２１は、面方位が［０００１］面の炭化珪素基板であり、ドレイン領域とも称される。基板２１は、活性領域２０Ａと終端領域２０Ｂの双方に連続して伸びており、ドレイン電極１０にオーミック接触している。
【００１２】
ドリフト領域２２は、基板２１上に設けられており、活性領域２０Ａと終端領域２０Ｂの双方に連続して伸びている。ドリフト領域２２は、エピタキシャル成長技術を利用して、基板２１から結晶成長して形成されている。
【００１３】
ボディ領域２３は、ドリフト領域２２上に設けられており、活性領域２０Ａに配置されている。ボディ領域２３は、飛程距離を変えた複数回のイオン注入技術を利用して、炭化珪素層２０の表面からｐ型不純物（一例では、アルミニウム）を導入することで形成されている。
【００１４】
ソース領域２４は、ボディ領域２３上に設けられており、活性領域２０Ａに配置されている。ソース領域２４は、ボディ領域２３によってドリフト領域２２から隔てられている。ソース領域２４は、トレンチゲート４０の側面に接している。ソース領域２４は、炭化珪素層２０の表面に露出しており、ソース積層電極３０にオーミック接触している。ソース領域２４は、イオン注入技術を利用して、炭化珪素層２０の表面からｎ型不純物（一例では、リン）を導入することで形成されている。
【００１５】
コンタクト領域２５は、ボディ領域２３上に設けられており、活性領域２０Ａに配置されている。コンタクト領域２５の不純物濃度は、ボディ領域２３の不純物濃度よりも濃い。コンタクト領域２５は、炭化珪素層２０の表面に露出しており、ソース積層電極３０にオーミック接触している。コンタクト領域２５は、イオン注入技術を利用して、炭化珪素層２０の表面からｐ型不純物（一例では、アルミニウム）を導入することで形成されている。
【００１６】
ガードリング領域２６は、ドリフト領域２２上に設けられており、終端領域２０Ｂに配置されている。複数のガードリング領域２６が終端領域２０Ｂに設けられており、ガードリング領域２６の各々が活性領域２０Ａの周囲を一巡するように配置されている。ガードリング領域２６は、半導体装置１オフしたときに終端領域２０Ｂ内に空乏層を伸展させて耐圧を確保するための終端耐圧構造である。ガードリング領域２６は、イオン注入技術を利用して、炭化珪素層２０の表面からｐ型不純物（一例では、アルミニウム）を導入することで形成されている。ガードリング領域２６に代えて、他の終端耐圧構造が終端領域２０Ｂに設けられていてもよい。
【００１７】
終端コンタクト領域２７は、ドリフト領域２２上に設けられており、終端領域２０Ｂに配置されており、炭化珪素層２０の周縁部に配置されている。終端コンタクト領域２７は、炭化珪素層２０の表面に露出しており、ドレイン電極１０と同電位に固定されている。終端コンタクト領域２７は、イオン注入技術を利用して、炭化珪素層２０の表面からｎ型不純物（一例では、リン）を導入することで形成されている。
【００１８】
ソース積層電極３０は、炭化珪素層２０の表面の一部を被覆しており、活性領域２０Ａに配置されており、第１金属電極層３２、正特性サーミスタ層３４及び第２金属電極層３６を有する。第１金属電極層３２と正特性サーミスタ層３４と第２金属電極層３６は、炭化珪素層２０の表面からこの順で積層されている。第１金属電極層３２及び第２金属電極層３６は同一の金属材料であり、その材料にはAlが用いられている。この例に代えて、第１金属電極層３２及び第２金属電極層３６の材料には、例えばCuが用いられてもよい。正特性サーミスタ層３４は、キューリー温度を超えたときに抵抗値が大きく増加する材料であり、例えばチタン酸バリウム化合物、ポリマーに金属微粒子を分散させた有機ＰＴＣサーミスタが用いられる。正特性サーミスタ層３４のキューリー温度は、半導体装置１の定格温度よりも高く、且つ、第１金属電極層３２及び第２金属電極層３６の融点よりも低い。
【００１９】
トレンチゲート４０は、活性領域２０Ａに設けられており、ドリフト領域２２とソース領域２４を隔てる部分のボディ領域２３に対向している。トレンチゲート４０は、炭化珪素層２０の表面からソース領域２４及びボディ領域２３を貫通してドリフト領域２２に達するトレンチ内に設けられているトレンチゲート電極４２及びゲート絶縁膜４４を含む。トレンチゲート電極４２は、ＣＶＤ技術を利用して、ゲート絶縁膜４４で被膜されたトレンチ内に充填して形成される。ゲート絶縁膜４４は、ＣＶＤ技術を利用して、トレンチの内壁を被膜して形成されている。
【００２０】
パッシベーション膜５０は、炭化珪素層２０の表面の一部を被覆しており、終端領域２０Ｂに配置されている。パッシベーション膜５０の材料には、例えば酸化シリコンが用いられる。パッシベーション膜５０は、プラズマＣＶＤ技術を利用して、炭化珪素層２０の表面に成膜される。
【００２１】
上記したように、活性領域２０Ａにはトレンチゲート４０が配設されており、ドリフト領域２２とボディ領域２３とソース領域２４とトレンチゲート４０がＭＯＳ構造を構成する。換言すると、活性領域２０Ａは、ＭＯＳ構造が設けられている領域であり、ドレイン電極１０とソース積層電極３０の間を流れる電流の経路となる領域である。このため、図１に示されるように、複数のトレンチゲート４０のうちの最も外側に位置するトレンチゲート４０が、活性領域２０Ａと終端領域２０Ｂの境界となる。
【００２２】
図２に、半導体装置１を平面視したときのレイアウトを示す。ソース積層電極３０は、活性領域２０Ａの全範囲を覆うとともに活性領域２０Ａの全範囲を超えて終端領域２０Ｂの一部にまで延在しており、活性領域２０Ａよりも大きな面積を有する。
【００２３】
図３に、半導体装置１の等価回路を示す。半導体装置１は、ソース積層電極３０が正特性サーミスタ層３４を有することを特徴とする。後述するように、正特性サーミスタ層３４は、負荷短絡時に抵抗体として機能する。また、半導体装置１のドレイン電極は、負荷２を介して電源３に接続されている。
【００２４】
ここで、図４に比較例の半導体装置１００を示す。なお、半導体装置１と共通する構成要素については共通の符号を付す。比較例の半導体装置１００は、正特性サーミスタ層が設けられておらず、ソース電極１３０が単一の金属層として構成されていることを特徴とする。半導体装置１００では、負荷が短絡したときに炭化珪素層２０の活性領域２０Ａに過電流が流れる。活性領域２０Ａに過電流が流れると、活性領域２０Ａのドリフト領域２２においてジュール熱が発生する。このジュール熱は、ソース電極１３０を介して放熱される。ソース電極１３０がジュール熱による素子の温度上昇を抑制するためには、ソース電極１３０の厚みＴ１３０が熱拡散長よりも厚く形成されているのが望ましい。ソース電極１３０の材料がアルミニウムの場合、負荷短絡時間を２μｓとすると、ソース電極１３０の熱拡散長は約３０μｍとなる。なお、ソース電極１３０の熱拡散長は、ソース電極１３０の熱拡散率をＤ[ｃｍ2／ｓ]とし、短絡時間をｔ[ｓ]とすると、熱拡散率Ｄと短絡時間ｔの積の平方根の２倍（２×（Ｄ・ｔ）1/2）となる。このため、この例では、ソース電極１３０の厚みＴ１３０が３０μｍよりも厚く形成されているのが望ましい。ソース電極１３０の厚み１３０Ｔが３０μｍよりも厚く形成されていると、ドリフト領域２２で発生したジュール熱が効率的にソース電極１３０へ放熱され、ドリフト領域２２の温度の上昇速度が低下する。この結果、半導体装置１００は、高い負荷短絡耐量（熱破壊に至るまでに加わるエネルギー（電流×電圧の時間積分））を有することができる。
【００２５】
図１に戻る。半導体装置１のソース積層電極３０の厚み３０Ｔも３０μｍよりも厚く形成されている。換言すると、ソース積層電極３０の厚み３０Ｔは、第１金属電極層３２及び第２金属電極層３６の材料及び正特性サーミスタ層３４が設けられていないとしたときの短絡時間から見積もられる熱拡散長よりも厚く形成されている。さらに、半導体装置１では、炭化珪素層２０の表面から正特性サーミスタ層３４と第２金属電極層３６の接合面までの厚み３４Ｔがその熱拡散長より薄く形成されている。即ち、厚み３４Ｔが３０μｍよりも薄く形成されている。前者の関係が成立していると、ソース積層電極３０への放熱特性が向上し、半導体装置１は高い負荷短絡耐量を有することができる。また、ソース積層電極３０の放熱特性が向上しているので、半導体装置１は、通常動作時の炭化珪素層２０の温度の上昇速度が低い。後者の関係が成立していると、負荷短絡時にドリフト領域２２において発生するジュール熱が正特性サーミスタ層３４に伝わることができる。これにより、負荷短絡時に正特性サーミスタ層３４の抵抗が急激に増加する。正特性サーミスタ層３４の抵抗が増加すると、第１金属電極層３２の電位が上昇し、ゲート・ソース間電圧が低下する。これにより、負荷短絡時に半導体装置１を流れる過電流が制限され、ドリフト領域２２の温度の上昇速度が低下する。この点においても、半導体装置１は、高い負荷短絡耐量を有することができる。
【００２６】
半導体装置１はさらに、ソース積層電極３０が、炭化珪素層２０の平面視したときに、活性領域２０Ａの全範囲を超えて延在していることを特徴とする。負荷短絡時の過電流は、炭化珪素層２０の活性領域２０Ａを流れる。例えば、ソース積層電極３０が活性領域２０Ａの一部にのみ設けられていると、ソース積層電極３０が設けられていない部分の活性領域２０Ａに電流が集中し、その部分において比較的に短時間で短絡破壊が起きることが懸念される。この場合、負荷短絡耐量が悪化する。一方、半導体装置１は、活性領域２０Ａの全範囲に対応して厚いソース積層電極３０が設けられているので、活性領域２０Ａの全範囲において短絡破壊が抑えられ、高い負荷短絡耐量を有することができる。
【００２７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２８】
１０：ドレイン電極
２０：炭化珪素層
２１：基板
２２：ドリフト領域
２３：ボディ領域
２４：ソース領域
２５：コンタクト領域
２６：ガードリング領域
２７：終端コンタクト領域
３０：ソース積層電極
３２：第１金属電極層
３４：正特性サーミスタ
３６：第２金属電極層
４０：トレンチゲート
４２：トレンチゲート電極
４４：ゲート絶縁膜
【図１】
2018116979.tif 000003
【図２】
2018116979.tif 000004
【図３】
2018116979.tif 000005
【図４】
2018116979.tif 000006