(57)【要約】 【課題】非選択セルと半選択セルの書き込みディスターブを防止し、選択セルの書き込み不良を防止することが可能な半導体記憶装置を提供する。【解決手段】第１配線ＷＬｎは第１方向に延伸し、第２配線ＢＬｎは第１方向と交差する第２方向に延伸する。第１電極１１は、第１配線ＷＬｎに接続され、第２電極１２は、第２配線ＢＬｎに接続される。メモリセルＭＣは、第１配線ＷＬｎと第２配線ＢＬｎとの間に配置される。メモリセルＭＣは、第１電極１１と電気的に接続されるメモリ素子１４と、メモリ素子と第２電極との間に設けられ第２電極と電気的に接続されたセレクタ１５と、を具備している。メモリ素子１４とセレクタ１５は、同一導電型である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に延伸する第１配線と、
前記第１方向と交差する第２方向に延伸する第２配線と、
前記第１配線に接続される第１電極と、
前記第２配線に接続される第２電極と、
前記第１配線と前記第２配線との間に配置されたメモリセルと、を具備し、
前記メモリセルは、
前記第１電極と電気的に接続するメモリ素子と、
前記メモリ素子と前記第２電極との間に設けられ、前記第２電極と電気的に接続しているセレクタと、
を具備し、
前記メモリ素子と前記セレクタは、同一導電型であることを特徴とする半導体記憶装置。
【請求項２】
第１方向に延伸する第１配線と、
前記第１方向と交差する第２方向に延伸する第２配線と、
前記第１配線に接続される第１電極と、
前記第２配線に接続される第２電極と、
前記第１配線と前記第２配線との間に配置されたメモリセルと、を具備し、
前記メモリセルは、
前記第１電極と電気的に接続するメモリ素子と、
前記第２電極と電気的に接続するセレクタと、
を具備し、
前記メモリセルは、前記第１電極と前記第１方向及び前記第２方向と交差する第３方向から見たときに、前記第１配線と前記第２配線が重なる領域からはみ出した位置に配置されることを特徴とする半導体記憶装置。
【請求項３】
前記メモリ素子の一部は前記第１電極に接し、残りの一部は接しておらず、前記セレクタの一部は前記第２電極に接触し、残りの一部は接していない請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１電極の一部は、前記第１配線の一部に接触し、前記第２電極の一部は、前記第２配線の一部に接触する請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記メモリ素子と前記セレクタの間に第３電極を含む請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第３電極と前記セレクタの接触面は、前記第２電極と前記セレクタとの接触面より大きい請求項５に記載の半導体記憶装置。
【請求項７】
前記第３電極と前記メモリ素子の接触面は、前記第１電極と前記メモリ素子との接触面より大きい請求項５に記載の半導体記憶装置。
【請求項８】
前記第１電極、前記第２電極、前記第３電極は、前記メモリ素子や前記セレクタの材料に比べて小さなゼーベック係数を有する材料である請求項５乃至７のいずれかに記載の半導体記憶装置。
【請求項９】
前記メモリ素子や前記セレクタは、前記第１電極、前記第２電極、前記第３電極よりも大きなゼーベック係数を有する材料である請求項５乃至８のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えば半導体記憶装置に関する。
【背景技術】
【０００２】
例えば記録層の抵抗値が変化することにより、情報を記憶する半導体記憶装置が提案されている。この種の半導体記憶装置として相変化メモリ（Phase-change random access memory : ＰｃＲＡＭ）が知られている。相変化メモリは、相変化材料により形成されたメモリ素子に電流又は電圧を印加することにより、メモリ素子が高抵抗を示すアモルファス相と低抵抗を示す結晶相の一方に変化することによって情報を記憶する（例えば特許文献１、特許文献２、特許文献３、非特許文献１参照）。
【０００３】
相変化メモリは、書き込みサイクルにおいて、選択ビット線、選択ワード線、非選択ビット線、及び非選択ワード線の電圧の関係により、非選択セルと、僅かに選択された半選択セルにおいて、書き込みディスターブが発生する。しかし、書き込みディスターブを防止するために、選択セルに印加する電流又は電圧を低下させた場合、選択セルに書き込み不良が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−８４７６５号公報
【特許文献２】特許第５０７３２６７号公報
【特許文献３】特開２００６−３３９６４２号公報
【非特許文献】
【０００５】
【非特許文献１】IEDM2009 Technical Digest p.617-620 「A stackable cross point phase change memory」
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、非選択セルと半選択セルの書き込みディスターブを防止し、選択セルの書き込み不良を防止することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態の半導体記憶装置は、第１方向に延伸する第１配線と、前記第１方向と交差する第２方向に延伸する第２配線と、前記第１配線に接続される第１電極と、前記第２配線に接続される第２電極と、前記第１配線と前記第２配線との間に配置されたメモリセルと、を具備し、前記メモリセルは、前記第１電極と電気的に接続するメモリ素子と、前記メモリ素子と前記第２電極との間に設けられ、前記第２電極と電気的に接続しているセレクタと、を具備し、前記メモリ素子と前記セレクタは、同一導電型であることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置を概略的に示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿った断面図。
【図３】第１の実施形態に係る半導体記憶装置の制御系の構成を概略的に示す図。
【図４】第１の実施形態に適用されるバイアス方式の一例を示すものであり、電圧／電流（ＶＩ）特性を示す図。
【図５】第１の実施形態に適用されるバイアス方式の一例を示すものであり、各部の電圧の関係を示す図。
【図６Ａ】第１の実施形態の動作を説明するものであり、ペルチェ効果有りの場合の動作を説明するＶＩ特性の一例を示す図。
【図６Ｂ】比較例としてのペルチェ効果無しの場合の動作を説明するＶＩ特性を示す図。
【図７】第２の実施形態に係る半導体記憶装置を概略的に示す平面図。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。
【図９】図７のＩＸ−ＩＸ線に沿った断面図。
【図１０】第２の実施形態に係る半導体記憶装置の変形例を概略的に示す平面図。
【図１１】図１０のＸＩ−ＸＩ線に沿った断面図。
【図１２】図１０のＸＩＩ−ＸＩＩ線に沿った断面図。
【図１３】第３の実施形態に係る半導体記憶装置を概略的に示す断面図。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を参照して説明する。図面において、同一部分には同一符号を付している。
【００１０】
（第１の実施形態）
図１、図２は、第１の実施形態に係る半導体記憶装置のメモリセルアレイを概略的に示している。
【００１１】
図１、図２に示すように、例えば半導体基板１０内には、後述する例えば周辺回路が形成される。周辺回路は、例えばロウデコーダ、カラムデコーダ、電圧発生回路、読み出し回路などを具備している。
【００１２】
半導体基板１０の上方には、図１に示すように、第１配線としての複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、…ＷＬｎ（ｎは自然数）（以下、単に、ワード線ＷＬｎとも言う）が配置され、ワード線ＷＬｎの上方には、これらと交差して第２配線としての複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、…ＢＬｎ（ｎは自然数）（以下、単に、ビット線ＢＬｎとも言う）が配置されている。ワード線ＷＬｎと、ビット線ＢＬｎの間にメモリセルＭＣがそれぞれ配置されている。ビット線ＢＬｎは、例えば第１方向、図示Ｘ方向に延伸され、ワード線ＷＬｎは、例えば第２方向、図示Ｙ方向に延伸され、メモリセルＭＣは、第１方向と第２方向と交差し、紙面と垂直な例えば第３方向、図示Ｚ方向に設けられている。
【００１３】
図２に示すように、メモリセルＭＣは、下部電極としての第１電極１１と、上部電極としての第２電極１２の間に配置される。第１電極１１は、対応するワード線ＷＬｎに接続され、第２電極１２は、対応するビット線ＢＬｎに接続される。第１電極１１と第２電極１２との間に、メモリセルＭＣを構成するメモリ素子１４、中間電極としての第３電極１３、及びセレクタ１５が直列接続されている。すなわち、第１電極１１と第３電極１３との間にメモリ素子１４が配置され、第３電極１３と第２電極１２との間に、セレクタ１５が配置されている。ここで、メモリセルＭＣは、メモリ素子１４とセレクタ１５を含み選択性を持つものとする。
【００１４】
セレクタ１５は、ＰＮジャンクションを用いたダイオードのように、一方向のダイオードではなく、例えばOvonic Threshold Switch (OTS) のような、両方向ダイオードにより構成される。
【００１５】
第３電極１３は、メモリ素子１４とセレクタ１５の材料を分離するとともに、メモリ素子１４とセレクタ１５を電気的に接続する機能を有している。
【００１６】
ワード線ＷＬｎ、第１電極１１、メモリセルＭＣ、第２電極１２、及びビット線ＢＬｎは、半導体基板１０上に設けられた絶縁層１６の内部に設けられている。
【００１７】
図１に示すように、メモリセルＭＣは、例えば直径がＤ１である。第１電極１１及び第２電極１２の直径Ｄ２は、メモリセルＭＣの直径Ｄ１と、ワード線ＷＬｎ及びビット線ＢＬｎの幅Ｗ１より小さくされている。このため、図２に示すように、第１電極１１は、ワード線ＷＬｎの一部とメモリ素子１４の一部に接触され、第２電極１２は、ビット線ＢＬｎの一部とセレクタ１５の一部に接触されている。
【００１８】
このように、第１電極１１と第２電極１２の直径Ｄ２をメモリセルＭＣの直径Ｄ１より小さくすることにより、メモリセルＭＣに流れる電流を、第１電極１１と第２電極１２の直径Ｄ２の範囲に集中させることができ、後述するペルチェ効果を向上させることができる。
【００１９】
ワード線ＷＬｎ及びビット線ＢＬｎは、例えばタングステンにより構成され、第１電極１１、第２電極１２、及び第３電極１３も例えばタングステンにより構成される。しかし、第１電極１１、第２電極１２、及び第３電極１３は、タングステンに限定されるものではなく、メモリ素子１４やセレクタ１５の材料に比べて小さなゼーベック係数を有する材料、例えばチタンや窒化チタンなどを適用することも可能である。また、第１電極１１、第２電極１２、及び第３電極１３は、単一の材料に限定されるものではなく、複数の材料を積層してもよい。
【００２０】
メモリ素子１４は、ｐ型の相変化材料、例えばＧｅ２Ｓｂ２Ｔｅ５、Ｓｂ２Ｔｅ３、ＧａＳｂ、ＧｅＴｅにより構成される。セレクタ１５も、ｐ型のＯＴＳ、例えばＡｇが添加されたＧｅＳｅ、ＡｇＧｅＳｎＳｅ、ＧｅＣｕＳｅ、ＧｅＮａＳｅにより構成される。メモリ素子１４とセレクタ１５は、カルコゲン系の材料に限定されるものではなく、例えば第１電極１１、第２電極１２、及び第３電極１３よりも大きなゼーベック係数を有する材料を適用することが可能である。
【００２１】
金属電極としての第１電極１１は、ｐ型の相変化材料により構成されたメモリ素子１４に接触され、金属電極としての第２電極１２は、ｐ型のＯＴＳにより構成されたセレクタ１５に接触されている。このため、セット時（書き込み時）に、図２に示す矢印のように、第２電極１２から第１電極１１に電流が流れた場合、ペルチェ効果により、第２電極１２とセレクタ１５との界面において、吸熱が生じ、第１電極１１とメモリ素子１４との界面において、ペルチェ効果によって、発熱が生じる。ペルチェ効果とは、同じ温度にある２種の導体の接合部を通して電流を流したとき、接合部において発熱あるいは吸熱が生じることをいう。メモリセルＭＣのセット動作については、後述する。
【００２２】
図３は、第１の実施形態に係る半導体記憶装置の制御系の一例を示している。制御系の構成は、これに限定されるものではなく、変形可能である。
【００２３】
半導体記憶装置３０は、インターフェース回路３１、コントローラ３２、電圧発生回路３３、ロウデコーダ３４、カラムデコーダ３５、カラムセレクタ３６、読み出し回路３７、及びメモリセルアレイ３８を備える。
【００２４】
例えば書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレス信号Ａｄｄｒ、及び、書き込みデータＤｗは、半導体記憶装置３０の外部からインターフェース回路３１に供給される。読み出しデータＤｒは、インターフェース回路３１から半導体記憶装置３０の外部に出力される。
【００２５】
書き込みイネーブル信号ＷＥ及び読み出しイネーブル信号ＲＥは、インターフェース回路３１からコントローラ３２に転送される。
【００２６】
コントローラ３２は、電圧発生回路３３、ロウデコーダ３４、カラムデコーダ３５、及び読み出し回路３７の動作を制御する。
【００２７】
例えばコントローラ３２は、書き込みイネーブル信号ＷＥを受けると、電圧発生回路３３、ロウデコーダ３４、及び、カラムデコーダ３５を動作状態にし、読み出し回路３７を非動作状態にすることにより、書き込み動作を実行する。
【００２８】
また、例えばコントローラ３２は、読み出しイネーブル信号ＲＥを受けると、電圧発生回路３３、ロウデコーダ３４、カラムデコーダ３５、及び読み出し回路３７を動作状態にすることにより、読み出し動作を実行する。
【００２９】
アドレス信号Ａｄｄｒは、インターフェース回路３１から、ロウデコーダ３４、及びカラムデコーダ３５に転送される。
【００３０】
ロウデコーダ３４は、アドレス信号Ａｄｄｒに基づき、メモリセルアレイ３８の複数のワード線ＷＬｎのうちの１つを選択する。カラムデコーダ３５は、アドレス信号Ａｄｄｒに基づき、カラムセレクタ３６を用いて、メモリセルアレイ３８の複数のビット線ＢＬｎのうちの１つを選択する。
【００３１】
電圧発生回路３３は、データの書き込み時又は読み出し時に、メモリセルの書き込み又は読み出しを制御するための所定の電圧を生成し、ロウデコーダ３４及びカラムセレクタ３６に供給する。
【００３２】
（動作）
図４、図５、図６Ａ、図６Ｂを参照して、第１の実施形態の動作について説明する。
【００３３】
図４、図５は、第１の実施形態に適用されるバイアス方式の一例を示している。第１の実施形態には、バイアス方式として、例えば（１／３）ＶＨ方式が適用される。ここで、電圧ＶＨは、例えば半導体記憶装置３０内で使用される電源電圧のハイレベルであるが、これに限定されるものではない。（１／３）ＶＨは、電圧ＶＨの（１／３）の電圧であることを示している。
【００３４】
しかし、第１の実施形態は、（１／３）ＶＨ方式に限定されるものではなく、（１／３）ＶＨ以下の電圧、例えば（１／３.５）ＶＨ、（１／４）ＶＨなどの電圧を用いたバイアス方式を適用することも可能である。
【００３５】
図４は、（１／３）ＶＨ方式の電圧電流（ＶＩ）特性の一例を示している。Ｖsetは、メモリセルＭＣが高抵抗から低抵抗に変化する電圧を示し、Ｖresetは、メモリセルＭＣが低抵抗から高抵抗に変化する電圧を示している。Ｖreadは、データ読み出し時に選択されたメモリセルに印加される電圧である。
【００３６】
図５は、セット時（書き込み時とも言う）及びリセット時における各部の電圧を示している。セットは、メモリセルＭＣを高抵抗から低抵抗に変化させる動作であり、リセットはメモリセルＭＣを低抵抗から高抵抗に変化させる動作である。図５は、ビット線ＢＬ１、ＢＬ２及びＢＬ３と、ワード線ＷＬ１、ＷＬ２及びＷＬ３に接続されるメモリセルＭＣ１〜ＭＣ３３を代表的に示している。
【００３７】
図５に示すように、セット時、選択セルＭＣ２２が接続されるビット線ＢＬ２には、電圧ＶＨが供給され、ワード線ＷＬ２には接地電位０Ｖが供給される。すなわち、ビット線ＢＬ２とワード線ＷＬ２の電位差はＶＨに設定される。
【００３８】
また、ビット線ＢＬ２に隣接するビット線ＢＬ１、ＢＬ３には、電圧（１／３）ＶＨが供給され、ワード線ＷＬ２に隣接するワード線ＷＬ１、ＷＬ３には、電圧（２／３）ＶＨが供給される。このため、ビット線ＢＬ１とワード線ＷＬ１、及びビット線ＢＬ３とワード線ＷＬ３の電位差は、それぞれ（１／３）ＶＨ−（２／３）ＶＨ＝−（１／３）ＶＨであり、メモリセルＭＣ１１、ＭＣ１３、ＭＣ３１、ＭＣ３３は、逆バイアスとなる。したがって、メモリセルＭＣ１１、ＭＣ１３、ＭＣ３１、ＭＣ３３は、非選択セルである。
【００３９】
また、ビット線ＢＬ１及びＢＬ３とワード線ＷＬ２の電位差は（１／３）ＶＨであり、ビット線ＢＬ２とワード線ＷＬ１及びＷＬ３の電位差も（１／３）ＶＨである。このため、メモリセルＭＣ１２、ＭＣ２１、ＭＣ２３及びＭＣ３２は、弱い順バイアスであり、これらは半選択セルである。
【００４０】
選択セルＭＣ２２において、上記電圧が印加されることにより、ビット線ＢＬ２からワード線ＷＬ２に電流が流れる。具体的には、図２に示す矢印の方に電流が流れる。このため、第２電極１２とセレクタ１５との界面において、ペルチェ効果による吸熱が生じ、インパクトイオン化が促進される。すなわち、電界により加速された電子が結晶格子に衝突することにより、電子と正孔を発生させる現象が促進する。したがって、セレクタ１５の抵抗値が低下し、セレクタ１５に流れる電流が増加する。また、第１電極１１とメモリ素子１４との界面において、ペルチェ効果による発熱が生じる。
【００４１】
尚、セレクタ１５と第３電極１３との界面においても、ペルチェ効果により発熱が生じ、第３電極１３とメモリ素子１４との界面においても、吸熱が生じている。しかし、セレクタ１５と第３電極１３、第３電極１３とメモリ素子１４の接触面積は、第２電極１２とセレクタ１５との接触面積、第１電極１１とメモリ素子１４との接触面積に比べて大きい。このため、第３電極１３は、第１電極１１、第２電極１２に比べて電流集中効果が小さく、第３電極１３におけるペルチェ効果による発熱及び吸熱は、第１電極１１とメモリ素子１４との間の発熱、及び第２電極１２とセレクタ１５との間の吸熱に比べて、無視できる程度に僅かである。
【００４２】
図６Ａは、第１の実施形態に係り、ペルチェ効果が有る場合における選択セルのＶＩ特性の例を示し、図６Ｂは、比較例としてのペルチェ効果が無い場合における選択セルのＶＩ特性を示している。
【００４３】
図６Ａに示すように、第１の実施形態の場合、選択セルの第２電極１２とセレクタ１５との界面において、ペルチェ効果による吸熱が生じ、インパクトイオン化が促進される。このため、図６Ｂに示すペルチェ効果無しの場合に比べて、ＶＩ特性が負電圧側にシフトする。したがって、相変化材料としてのメモリ素子１４のスイッチング電圧（Ｖset）及び負電圧側のスイッチング電圧（Ｖreset）が、ペルチェ効果無しの場合に比べて低下する。このため、ペルチェ効果が有る場合、ペルチェ効果が無いに比べて、低いスイッチング電圧（Ｖset）でメモリ素子１４が低抵抗化される。すなわち、正電圧が印加された選択セルＭＣ２２は、ペルチェ効果によりＶＩ特性が負電圧側にシフトして、スイッチング電圧（Ｖset）が低下することにより、書き込み効率が向上する。
【００４４】
また、負電圧（−（１／３）ＶＨ）が印加され、逆バイアスとされた非選択セルＭＣ１１，ＭＣ１３，ＭＣ３１，及びＭＣ３３は、スイッチング電圧（Ｖset）及びスイッチング電圧（Ｖreset）が増大する。このため、非選択セルＭＣ１１，ＭＣ１３，ＭＣ３１及びＭＣ３３には、電流が流れず、書き込みディスターブが防止される。
【００４５】
さらに、正電圧（（１／３）ＶＨ）が印加された半選択セルＭＣ１２，ＭＣ２１，ＭＣ２３，及びＭＣ３２は、順バイアスとなっている。しかし、半選択セルＭＣ１２，ＭＣ２１，ＭＣ２３，及びＭＣ３２に供給される電圧は、選択セルＭＣ２２の１／３であるため、半選択セルＭＣ１２，ＭＣ２１，ＭＣ２３，及びＭＣ３２におけるペルチェ効果は僅かであり、図６Ａに示すような、ＶＩ特性の負電圧側へのシフトは、殆んど起こらない。したがって、半選択セルＭＣ１２，ＭＣ２１，ＭＣ２３，及びＭＣ３２のセレクタ１５に流れる出る電流は僅かであり、メモリ素子１４のスイッチング電圧（Ｖset）は、選択セルＭＣ２２に比べて高い。このため、半選択セルＭＣ１２，ＭＣ２１，ＭＣ２３，及びＭＣ３２は、書き込みディスターブが防止される。
【００４６】
上記第１の実施形態によれば、セレクタ１５と相変化材料としてのメモリ素子１４は、同一導電型の材料によって構成されており、書き込み動作において、選択セルＭＣ２２の第２電極１２とセレクタ１５の界面において吸熱が生じ、第１電極１１とメモリ素子１４の界面において発熱が生じる。このため、選択セルＭＣ２２のスイッチング電圧（Ｖset）を低下させることができ、書き込み効率を向上させることができる。一方、逆バイアスが印加される非選択セルＭＣ１１、ＭＣ１３、ＭＣ３１、ＭＣ３３は、スイッチング電圧（Ｖset）が上昇し、僅かな順バイアスが印加される半選択セルＭＣ１２、ＭＣ２１、ＭＣ２３、ＭＣ３２は、スイッチング電圧（Ｖset）の低下が僅かである。このため、非選択セルＭＣ１１、ＭＣ１３、ＭＣ３１、ＭＣ３３、及び半選択セルＭＣ１２、ＭＣ２１、ＭＣ２３、ＭＣ３２において、書き込みが発生せず、書き込みディスターブを防止することが可能である。
【００４７】
また、第１電極１１及び第２電極１２の直径Ｄ２は、メモリセルＭＣの直径Ｄ１より小さい。このため、第１電極１１は、メモリ素子１４の一部に接触し、第２電極１２は、セレクタ１５の一部に接触しているため、セレクタ１５及びメモリ素子１４に対して電流を集中させることができる。したがって、セレクタ１５及びメモリ素子１４において、ペルチェ効果を促進させることが可能である。
【００４８】
（第２の実施形態）
図７、図８、図９は、第２の実施形態を示している。
【００４９】
第１の実施形態において、メモリセルＭＣは、ビット線ＢＬｎとワード線ＷＬｎの交差部に配置され、第１電極１１及び第２電極１２の直径Ｄ２は、メモリセルＭＣの直径Ｄ１より小さく、第１電極１１は、メモリ素子１４の一部に接触され、第２電極１２は、セレクタ１５の一部に接触されていた。
【００５０】
これに対して、第２の実施形態において、第１電極１１及び第２電極１２の直径とメモリセルＭＣの直径は等しく、メモリセルＭＣは、ビット線ＢＬｎとワード線ＷＬｎの交差部からずれた位置に配置される。
【００５１】
図７に示すように、第１電極１１及び第２電極１２の直径Ｄ２は、メモリセルＭＣの直径Ｄ１と等しくされている。メモリセルＭＣは、ビット線ＢＬｎとワード線ＷＬｎの交差部からずれた位置に配置されている。すなわち、各メモリセルＭＣは、直径Ｄ１の１／２だけワード線方向にシフトされ、さらに、隣接するビット線にそれぞれ接続された複数のメモリセルは、直径Ｄ１の１／２だけビット線方向に交互にシフトされている。このような配置により、隣接する３つのメモリセルは、等間隔に配置される。すなわち、３つのメモリセルの間隔をｌ１、ｌ２、ｌ３と表した場合、これらの関係は、ｌ１＝ｌ２＝ｌ３に設定される。
【００５２】
図８、図９は、図７の一部の断面を示している。第１電極１１、メモリセルＭＣ及び第２電極１２は、この順序で積層されている。第１の電極は、図８に示すように、ワード線ＷＬｎの一部に接触され、第２電極は、図９に示すように、第ビット線ＢＬｎの一部に接触されている。このため、メモリ素子１４の一部及びセレクタ１５の一部に電流を集中させることができる。
【００５３】
第２の実施形態において、書き込み動作は、第１の実施形態と同様である。
【００５４】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。しかも、第２の実施形態によれば、第１電極１１及び第２電極１２の直径Ｄ２と、メモリセルＭＣの直径Ｄ１が等しくされているため、第１の実施形態に比べて製造を容易化することが可能である。
【００５５】
また、隣接する３つのメモリセルを等間隔に配置することにより、半導体記憶装置の製造時、リソグラフィの干渉を防止することができる。したがって、微細なメモリセルを確実に製造することが可能である。
【００５６】
（第２の実施形態の変形例）
図１０、図１１、図１２は、第２の実施形態の変形例の変形例を示している。
【００５７】
第２の実施形態は、第１電極１１の一部がワード線ＷＬｎの一部に接触し、第２電極１２の一部がビット線ＢＬｎの一部に接触している。
【００５８】
これに対して、変形例において、第１電極１１は、ワード線ＷＬｎにずれることなく接触され、第２電極１２もビット線ＢＬｎにずれることなく接触され、メモリセルＭＣが第１電極１１及び第２電極１２に対してずれている。すなわち、メモリセルＭＣのメモリ素子１４の一部が第１電極１１の一部に接触され、セレクタ１５の一部が第２電極１２の一部に接触されている。
【００５９】
上記変形例によっても、第１、第２の実施形態と同様の効果を得ることが可能である。
【００６０】
（第３の実施形態）
図１３は、第３の実施形態を示している。
【００６１】
第１、第２の実施形態において、メモリ素子１４及びセレクタ１５は、ｐ型の材料により構成した。
【００６２】
これに対して、図１３に示す第３の実施形態において、メモリ素子１４ａは、ｎ型の相変化材料により構成され、セレクタ１５ａは、ｎ型のＯＴＳにより構成されている。
【００６３】
具体的には、メモリ素子１４ａは、例えばＴｅが添加されたＧａＳｂにより構成され、セレクタ１５ａは、例えばＧｅＬａＳｅ、ＧｅＳｅＡｓにより構成される。しかし、ｎ型の材料は、これに限定されるものではない。
【００６４】
データの書き込み時及びリセット時において、選択セルが接続されるビット線ＢＬｎ及びワード線ＷＬｎに供給される電圧は、第１の実施形態と反対である。すなわち、例えば図５に示す（１／３）ＶＨ方式の場合、選択セルＭＣ２２のビット線ＢＬ２には、接地電圧（０Ｖ）が供給され、ワード線ＷＬ２には、電圧ＶＨが供給される。選択セル以外のセルが接続されるビット線ＢＬ１、ＢＬ３には、電圧（２／３）ＶＨが供給され、及びワード線ＷＬ１、ＷＬ３には、電圧（１／３）ＶＨが供給される。
【００６５】
このため、図１３に示す矢印のように、選択セルＭＣ２２の第１電極１１から第２電極１２に向けて電流が流れる。このため、第２電極１２とセレクタ１５ａの界面において、ペルチェ効果による吸熱が生じ、第１電極１１とメモリ素子１４ａとの界面において、ペルチェ効果による発熱が生じる。第２電極１２とセレクタ１５ａの界面において、インパクトイオン化が促進され、セレクタ１５ａのＶＩ特性が、図６Ａに示すように、負電圧側にシフトする。このため、メモリ素子１４のスイッチング電圧（Ｖset）が低下する。
【００６６】
ｎ型のメモリセルＭＣの動作は、メモリセルＭＣに流れる電流の方向がｐ型のメモリセルＭＣと逆であるが、ｐ型のメモリセルＭＣと実質的に同様である。このため、選択セルにおいて、書き込み効率が向上し、非選択セルや半選択セルにおいて、書き込みディスターブが防止される。
【００６７】
尚、第３の実施形態を第２の実施形態に適用することも可能である。この場合、第３の実施形態によっても第２の実施形態と同様の効果を得ることが可能である。
【００６８】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００６９】
ＭＣ：メモリセル；ＢＬｎ：ビット線；ＷＬｎ：ワード線；１０：半導体基板；１１：第１電極；１２：第２電極；１３：第３電極；１４：メモリ素子；１５：セレクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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