(57)【要約】【課題】書き込み時間の短縮を図る。【解決手段】半導体記憶装置は、第１可変抵抗素子Ｒを有する第１メモリセルＭＣと、第２可変抵抗素子Ｒを有する第２メモリセルＭＣと、前記第１メモリセルおよび前記第２メモリセルへの書き込みを制御する第１回路１３＿０と、を具備する。前記第１回路は、第１メモリセルへの書き込みを指示する第１コマンドを受信し、前記第１コマンドを受信した後、第２メモリセルへの書き込みを指示する第２コマンドを受信し、前記第２コマンドを受信した後、前記第１メモリセルへの書き込みを行うときに前記第２メモリセルへの書き込みを行う。【選択図】      図１０
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【特許請求の範囲】
【請求項１】
第１可変抵抗素子を有する第１メモリセルと、
第２可変抵抗素子を有する第２メモリセルと、
前記第１メモリセルおよび前記第２メモリセルへの書き込みを制御する第１回路と、
を具備し、
前記第１回路は、
第１メモリセルへの書き込みを指示する第１コマンドを受信し、
前記第１コマンドを受信した後、第２メモリセルへの書き込みを指示する第２コマンドを受信し、
前記第２コマンドを受信した後、前記第１メモリセルへの書き込みを行うときに前記第２メモリセルへの書き込みを行う
半導体記憶装置。
【請求項２】
第１信号がアサート状態のときに前記第１メモリセルへの書き込みが行われ、第２信号がアサート状態のときに前記第２メモリセルへの書き込みが行われ、
第３信号の第１ネゲートに基づいて前記第１信号および前記第２信号がアサートし、前記第３信号の第２ネゲートに基づいて前記第１信号および前記第２信号がネゲートする
請求項１の半導体記憶装置。
【請求項３】
前記第１コマンドに基づいて第４信号がアサートし、前記第２コマンドに基づいて第５信号がアサートし、
前記第４信号がアサート状態のときに前記第１信号がアサートし、前記第５信号がアサート状態のときに前記第２信号がアサートする
請求項２の半導体記憶装置。
【請求項４】
前記第２コマンドが受信されたときに前記第４信号のアサート状態が維持される請求項３の半導体記憶装置。
【請求項５】
前記第１回路は、前記第１コマンドを受信する前、モードの切り替えを指示する第３コマンドを受信する請求項４の半導体記憶装置。
【請求項６】
前記第３コマンドに基づいて第６信号がアサートし、
前記第６信号がアサート状態のときに前記第４信号のアサート状態が維持される
請求項５の半導体記憶装置。
【請求項７】
前記第１回路は、
前記第１メモリセルへの書き込みを行うときに前記第２メモリセルへの書き込みを行った後に、モードを切り替える第４コマンドを受信し、
前記第４コマンドを受信した後、前記第１メモリセルおよび前記第２メモリセルへの書き込みを指示する第５コマンドを受信し、
前記第５コマンドの受信の後に前記第１回路内のデータが更新されない
請求項１の半導体記憶装置。
【請求項８】
第１可変抵抗素子を有する第１メモリセルと、
前記第１メモリセルへの書き込みを制御する第１回路と、
を具備し、
前記第１回路は、
第１信号および第２信号に基づいて第３信号を出力する第２回路と、
前記第３信号および第４信号に基づいて第５信号を出力する第３回路と、
前記第３信号および第６信号に基づいて第６信号を出力する第４回路と、
前記第５信号および前記第６信号に基づいて第７信号を出力する第５回路と、
を含み、
前記第２回路は、前記第１信号がアサート状態のときに前記第３信号のアサート状態を維持する半導体記憶装置。
【請求項９】
前記第７信号がアサート状態のときに前記第１メモリセルへの書き込みが行われ、
第８信号の第１ネゲートに基づいて前記第７信号がアサートし、前記第３信号の第２ネゲートに基づいて前記第７信号がネゲートする
請求項８の半導体記憶装置。
【請求項１０】
前記第１メモリセルへの書き込みを指示する第１コマンドに基づいて前記第３信号がアサートし、
前記第３信号がアサート状態のときに前記第７信号がアサートする
請求項８の半導体記憶装置。
【請求項１１】
第２可変抵抗素子を有する第２メモリセルと、
をさらに具備し、
前記第２メモリセルへの書き込みを指示する第２コマンドが受信されたときに前記第３信号のアサート状態が維持される請求項１０の半導体記憶装置。
【請求項１２】
モードの切り替えを指示する第３コマンドに基づいて前記第１信号がアサートする請求項１１の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
Magnetic Random Access Memory（ＭＲＡＭ）は、情報を記憶するメモリセルに磁気抵抗効果を有する記憶素子を用いたメモリ装置である。ＭＲＡＭは、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７６３７５号公報
【特許文献２】特開２００７−２９４０１４号公報
【特許文献３】特開平１１−２２４４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み時間の短縮を図る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態による半導体記憶装置は、第１可変抵抗素子を有する第１メモリセルと、第２可変抵抗素子を有する第２メモリセルと、前記第１メモリセルおよび前記第２メモリセルへの書き込みを制御する第１回路と、を具備する。前記第１回路は、第１メモリセルへの書き込みを指示する第１コマンドを受信し、前記第１コマンドを受信した後、第２メモリセルへの書き込みを指示する第２コマンドを受信し、前記第２コマンドを受信した後、前記第１メモリセルへの書き込みを行うときに前記第２メモリセルへの書き込みを行う。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置のメモリセルアレイを示す回路図。
【図３Ａ】第１実施形態に係る半導体記憶装置における可変抵抗素子を示す断面図。
【図３Ｂ】第１実施形態に係る半導体記憶装置における可変抵抗素子の書き込みを説明するための図であり、平行状態（Ｐ状態）における可変抵抗素子の断面図を示す図。
【図３Ｃ】第１実施形態に係る半導体記憶装置における可変抵抗素子の書き込みを説明するための図であり、反平行状態（ＡＰ状態）における可変抵抗素子の断面図を示す図。
【図４】第１実施形態に係る半導体記憶装置におけるメモリセルアレイおよびリード／ライト回路を示すブロック図。
【図５】第１実施形態に係る半導体記憶装置におけるセンスアンプラッチ回路を示す回路図。
【図６】第１実施形態に係る半導体記憶装置におけるページバッファ回路を示す回路図。
【図７】第１実施形態に係る半導体記憶装置におけるライトドライバコントローラを示す回路図。
【図８】第１実施形態に係る半導体記憶装置におけるパルス生成回路を示すブロック図。
【図９】第１実施形態に係る半導体記憶装置におけるラッチ回路を示す回路図。
【図１０】第１実施形態に係る半導体記憶装置の書き込み動作のフローチャート。
【図１１】第１実施形態に係る半導体記憶装置の書き込み動作における各種信号およびコマンドのタイミングチャート。
【図１２】第１実施形態に係る半導体記憶装置の書き込み動作時におけるカラムＣ０用のパルス生成回路の動作を示す図。
【図１３】第１実施形態に係る半導体記憶装置の書き込み動作時におけるカラムＣ１用のパルス生成回路の動作を示す図。
【図１４】第１実施形態に係る半導体記憶装置におけるラッチ回路の各種信号による動作を示す図。
【図１５】第１実施形態に係る半導体記憶装置のマルチライトモードの書き込み動作時におけるラッチ回路の動作を示す図。
【図１６】第２実施形態に係る半導体記憶装置におけるラッチ回路を示す回路図。
【図１７】第２実施形態に係る半導体記憶装置におけるラッチ回路の各種信号による動作を示す図。
【図１８】第３実施形態に係る半導体記憶装置におけるメモリセルアレイおよびリード／ライト回路を示すブロック図。
【図１９】第３実施形態に係る半導体記憶装置におけるページバッファロック回路およびページバッファ回路を示すブロック図。
【図２０】第３実施形態に係る半導体記憶装置の書き込み動作のフローチャート。
【図２１】第３実施形態に係る半導体記憶装置のページバッファロックモードにおけるページバッファロック回路の動作を示す図。
【図２２】第４実施形態に係る半導体記憶装置におけるメモリセルアレイおよびリード／ライト回路を示すブロック図。
【図２３】第４実施形態に係る半導体記憶装置におけるマルチカラムデコーディング回路を示す回路図。
【図２４】第４実施形態に係る半導体記憶装置におけるマルチカラムデコーディング回路の各種信号による動作を示す図。
【図２５】第４実施形態に係る半導体記憶装置におけるデコーディング時のマルチカラムデコーディング回路の動作を示す図。
【図２６】第４実施形態に係る半導体記憶装置におけるデコーディング時のマルチカラムデコーディング回路の動作を示す図。
【図２７】第４実施形態に係る半導体記憶装置におけるデコーディング時のマルチカラムデコーディング回路の動作を示す図。
【発明を実施するための形態】
【０００７】
実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜第１実施形態＞
以下に図１乃至図１５を用いて、第１実施形態に係る半導体記憶装置について説明する。以下では、可変抵抗素子として磁気抵抗効果素子（Magnetic Tunnel junction（ＭＴＪ）素子）を用いてデータを記憶するＭＲＡＭを例に説明するが、これに限らない。本実施形態は、可変抵抗素子の抵抗差を電流差または電圧差に変換してセンスするメモリ全般に適用可能である。
【０００９】
なお、以下の説明において、特に限定しない限り、「接続」は直接接続することだけではなく、任意の素子を介して接続することも含む。また、トランジスタの第１端子はソースまたはドレインの一方を示し、トランジスタの第２端子はソースまたはドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。また、各信号において、信号ｂは反転信号を示す。また、各信号において、信号＜Ｃ＞は、所定のカラムアドレスに対する信号である。
【００１０】
［第１実施形態の構成例］
図１は、第１実施形態に係る半導体記憶装置を示すブロック図である。
【００１１】
図１に示すように、半導体記憶装置は、メモリ１０およびメモリコントローラ（ホストデバイス）２０を含む。
【００１２】
メモリ１０は、例えば、ＭＲＡＭ、Dynamic Random Access Memory（ＤＲＡＭ）、Resistive Random Access Memory（ＲｅＲＡＭ）、Phase Change Random Access Memory（ＰＣＲＡＭ）である。以下の記述は、メモリ１０がＭＲＡＭの例に基づく。
【００１３】
メモリ１０は、メモリコントローラ２０からコマンド／アドレス信号ＣＡ、データＤＱ、データストローブ信号ＤＱＳ、クロックイネーブル信号ＣＫＥ、およびクロックＣＬＫ，ＣＬＫｂを受信する。また、メモリ１０は、メモリコントローラ２０にデータＤＱを送信する。
【００１４】
メモリコントローラ２０は、Central Processing Unit （ＣＰＵ）、ＲＡＭ、Read Only Memory （ＲＯＭ）等の要素を含む。メモリコントローラ２０は、コマンドによってメモリ１０を制御する。
【００１５】
メモリ１０は、バンクＢＫ（ＢＫ０−ＢＫ３）、データ回路１５、コマンド／アドレス回路１６、コントローラ１７、および入出力回路１８を含む。
【００１６】
バンクＢＫ０は、メモリセルアレイ１１＿０、ロウデコーダ１２＿０、リード／ライト回路１３＿０、およびカラムデコーダ１４＿０を有する。バンクＢＫ１−ＢＫ３はそれぞれ、バンクＢＫ０と同様の構成、すなわち、メモリセルアレイ１１＿１−１１＿３、ロウデコーダ１２＿１−１２＿３、リード／ライト回路１３＿１−１３＿３、およびカラムデコーダ１４＿１−１４＿３のそれぞれを有する。以下では、バンクＢＫ０の構成を例に説明する。ここで、バンクＢＫとは、メモリコントローラ２０から選択可能な最大の活性化ユニットである。
【００１７】
図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイ１１＿０を示す回路図である。
【００１８】
図２に示すように、メモリセルアレイ１１＿０には、ビット線ＢＬ（ＢＬ０−ＢＬ３）、ソース線ＳＬ（ＳＬ０−ＳＬ３）、およびワード線ＷＬ（ＷＬ０−ＷＬ３）が設けられる。ビット線ＢＬおよびソース線ＳＬは、第１方向に延在し、第１方向に直交する第２方向において交互に並ぶ。ワード線ＷＬは、第２方向に延在する。メモリセルアレイ１０は、複数のメモリセルＭＣを有する。各メモリセルＭＣは、ビット線ＢＬおよびソース線ＳＬと、ワード線ＷＬとの各交差位置に設けられる。このため、複数のメモリセルＭＣは、第１方向および第２方向において行列状に配列される。
【００１９】
ここで、ビット線ＢＬ０およびソース線ＳＬ０をカラムＣ０、ビット線ＢＬ１およびソース線ＳＬ１をカラムＣ１、ビット線ＢＬ２およびソース線ＳＬ２をカラムＣ２、ビット線ＢＬ３およびソース線ＳＬ３をカラムＣ３とする。また、ワード線ＷＬ０をロウＲ０、ワード線ＷＬ１をロウＲ１、ワード線ＷＬ２をロウＲ２、ワード線ＷＬ３をロウＲ３とする。また、１個のワード線ＷＬと接続されたメモリセルＭＣの組は、「ページ」と称される。
【００２０】
なお、メモリセルアレイ１１＿０内のカラムの数、カラム内のビット線ＢＬ、ソース線ＳＬ、ロウの数、およびロウ内のワード線ＷＬの数は一例であって、限定されるものではない。
【００２１】
メモリセルＭＣは、例えば、可変抵抗素子Ｒおよび選択トランジスタＳＴを含む。可変抵抗素子Ｒの第１端子はビット線ＢＬに電気的に接続され、第２端子は選択トランジスタＳＴの第１端子に電気的に接続される。選択トランジスタＳＴの第２端子はソース線ＳＬに電気的に接続され、選択トランジスタＳＴの制御端子はワード線ＷＬに電気的に接続される。
【００２２】
可変抵抗素子Ｒは、電流（あるいは電圧）を加えることにより、抵抗値が変化する素子である。可変抵抗素子Ｒは、例えば、ＭＴＪ素子、相変化素子、強誘電体素子などを含む。メモリセルＭＣは、選択トランジスタＳＴがワード線ＷＬによってオンされることにより選択される。なお、ここでは、ＭＲＡＭ、すなわち、可変抵抗素子ＲがＭＴＪ素子である場合について説明する。
【００２３】
図３Ａは、第１実施形態に係る半導体記憶装置における可変抵抗素子Ｒを示す断面図である。ここでは、可変抵抗素子Ｒとして、主に記憶層３１、トンネルバリア層３２、および参照層３３について示す。
【００２４】
図３Ａに示すように、可変抵抗素子Ｒは、強磁性層である記憶層３１と、強磁性層である参照層３３と、これらの間に形成される非磁性層であるトンネルバリア層３２とで構成される積層体を含む。
【００２５】
記憶層３１は、磁化方向が可変の強磁性層であり、膜面（上面／下面）に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。記憶層３１は、例えばコバルト鉄ボロン（ＣｏＦｅＢ）またはホウ化鉄（ＦｅＢ）で構成される。
【００２６】
トンネルバリア層３２は、記憶層３１上に形成される。トンネルバリア層３２は、非磁性層であり、例えばＭｇＯで構成される。
【００２７】
参照層３３は、トンネルバリア層３２上に形成される。参照層３３は、磁化方向が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層３３は、記憶層３１よりも磁化方向の反転エネルギーバリアが大きい。参照層３３は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、またはコバルトパラジウム（ＣｏＰｄ）で構成される。
【００２８】
図３Ｂは、第１実施形態に係る半導体記憶装置における可変抵抗素子Ｒの書き込みを説明するための図であり、平行状態（Ｐ状態）における可変抵抗素子の断面図を示す図である。図３Ｃは、第１実施形態に係る半導体記憶装置における可変抵抗素子Ｒの書き込みを説明するための図であり、反平行状態（ＡＰ状態）における可変抵抗素子の断面図を示す図である。
【００２９】
可変抵抗素子Ｒは、例えばスピン注入型の可変抵抗素子である。したがって、可変抵抗素子Ｒにデータを書き込む場合、または可変抵抗素子Ｒからデータを読み出す場合、可変抵抗素子Ｒは、膜面に垂直な方向において、双方向に電流が通電される。
【００３０】
より具体的には、可変抵抗素子Ｒへのデータの書き込みは、以下のように行われる。
【００３１】
図３Ｂに示すように、記憶層３１から参照層３３へ電流が流れる場合、すなわち、参照層３３から記憶層３１へ向かう電子が供給される場合、参照層３３の磁化方向と同じ方向にスピン偏極された電子が記憶層３１に注入される。この場合、記憶層３１の磁化方向は、参照層３３の磁化方向と同じ方向に揃えられる。これにより、参照層３３の磁化方向と記憶層３１の磁化方向とが、平行配列となる。この平行状態のとき、可変抵抗素子Ｒの抵抗値は最も小さくなる。この場合を例えば「０」データと規定する。
【００３２】
一方、図３Ｃに示すように、参照層３３から記憶層３１へ電流が流れる場合、すなわち、記憶層３１から参照層３３へ向かう電子が供給される場合、参照層３３により反射されることで参照層３３の磁化方向と反対方向にスピン偏極された電子とが記憶層３１に注入される。この場合、記憶層３１の磁化方向は、参照層３３の磁化方向と反対方向に揃えられる。これにより、参照層３３の磁化方向と記憶層３１磁化方向とが、反平行配列となる。この反平行状態のとき、可変抵抗素子Ｒの抵抗値は最も大きくなる。この場合を例えば「１」データと規定する。
【００３３】
また、可変抵抗素子Ｒからのデータの読み出しは、以下のように行われる。
【００３４】
可変抵抗素子Ｒに、読み出し電流が供給される。この読み出し電流は、記憶層３１の磁化方向が反転しない値（書き込み電流よりも小さい値）に設定される。この時の可変抵抗素子Ｒの抵抗値の変化を検出することにより、上記「０」データおよび「１」データを読み出すことができる。
【００３５】
再度、図１に示すように、ロウデコーダ１２＿０は、ロウアドレスに応じてワード線ＷＬを選択する。カラムデコーダ１４＿０は、カラムアドレスに応じてビット線ＢＬおよびソース線ＳＬを選択する。リード／ライト回路１３＿０は、メモリセルアレイ１１＿０への書き込みおよびメモリセルアレイ１１＿０からの読み出しを制御する。リード／ライト回路１３＿０の詳細については、後述する。
【００３６】
入出力回路１８は、メモリコントローラ２０との間の信号の伝送を制御する。より具体的には、入出力回路１８は、メモリコントローラ２０からコマンド／アドレス信号ＣＡ、データＤＱ、データストローブ信号ＤＱＳ、クロックイネーブル信号ＣＫＥ、およびクロックＣＬＫ／ＣＬＫｂを受信する。そして、入出力回路１８は、メモリコントローラ２０から受信されたコマンド／アドレス信号ＣＡ、クロックイネーブル信号ＣＫＥ、およびクロックＣＬＫ／ＣＬＫｂをコマンド／アドレス回路１６に供給する。また、入出力回路１８は、メモリコントローラ２０からのデータＤＱをデータ回路１５に転送し、データ回路１５からのデータＤＱをメモリコントローラ２０に転送する。また、入出力回路１８は、コントローラ１７に種々の制御信号を供給する。
【００３７】
コマンド／アドレス回路１６は、入出力回路１８からのコマンド／アドレス信号ＣＡおよびクロックイネーブル信号ＣＫＥを受信し、これらに基づく信号をバンクＢＫ０−ＢＫ３に供給する。また、コマンド／アドレス回路１６は、入出力回路１８からのクロックＣＬＫおよびＣＬＫｂを受信し、クロックＣＬＫおよびＣＬＫｂに基づくタイミングで、種々の信号を出力する。
【００３８】
データ回路ＤＱは、入出力回路１８からのデータＤＱバンクＢＫに転送し、バンクＢＫからのデータＤＱを入出力回路１８に転送する。
【００３９】
コントローラ１７は、電圧生成回路等の要素を含んでおり、入出力回路１８からの制御信号に基づいて各構成要素を制御する。
【００４０】
図４は、第１実施形態に係る半導体記憶装置におけるメモリセルアレイ１１＿０およびリード／ライト回路１３＿０を示すブロック図である。ここでは、メモリセルアレイ１１＿０がカラムＣ０−Ｃ７を含む例を示している。
【００４１】
図４に示すように、リード／ライト回路１３＿０は、第１乃至第８リード／ライト回路１３＿００−１３＿０７を含む。第１乃至第８リード／ライト回路１３＿００−１３＿０７はそれぞれ、カラムＣ０−Ｃ７のそれぞれに接続され、カラムＣ０−Ｃ７のそれぞれの書き込みおよび読み出しを制御する。第１乃至第８リード／ライト回路１３＿００−１３＿０７は、同一の構成を有する。ここでは、第１リード／ライト回路１３＿００の構成を例に説明する。
【００４２】
第１リード／ライト回路１３＿００は、センスアンプラッチ回路４１、センスアンプ４２、ページバッファ回路４３、ライトドライバコントローラ４４、ライトドライバ４５、およびパルス生成回路４６を含む。
【００４３】
センスアンプ４２は、メモリセルＭＣに印加される読み出し電流または読み出し電圧をセンスしてその結果（リードデータ）をセンスアンプラッチ回路４１に送信する。センスアンプラッチ回路４１は、センスアンプ４２からリードデータを受信して一時的に記憶する。また、センスアンプラッチ回路４１は、ページバッファ回路４３からのライトデータを一時的に記憶する。
【００４４】
ページバッファ回路４３は、メモリセルＭＣへのライトデータおよびメモリセルＭＣ（センスアンプラッチ回路４１）からのリードデータを一時的に記憶する。
【００４５】
パルス生成回路４６は、書き込み時にライトパルスを生成する。
【００４６】
ライトドライバコントローラ４４は、センスアンプラッチ回路４１のデータとページバッファ回路４３のデータとを比較する。また、ライトドライバコントローラ４４は、パルス生成回路４６からのライトパルスに応じて、書き込み動作を実行する。
【００４７】
ライトドライバ４５は、ライトドライバコントローラ４４に従って、ビット線ＢＬおよびソース線ＳＬに書き込み電圧を印加してメモリセルＭＣに書き込み電流を流す。
【００４８】
以下に各構成要素について、詳説する。
【００４９】
図５は、第１実施形態に係る半導体記憶装置におけるセンスアンプラッチ回路４１を示す回路図である。
【００５０】
図５に示すように、センスアンプラッチ回路４１は、トランスファーゲートＴＦ１，ＴＦ２、およびラッチ（以下、センスアンプラッチと称す）ＳＡＬを含む。
【００５１】
トランスファーゲートＴＦ１には、センスアンプ４２を介してメモリセルアレイ１１＿０からの信号（リードデータ）が入力される。トランスファーゲートＴＦ１の出力は、センスアンプラッチＳＡＬ（インバータＩＶ１）に入力される。トランスファーゲートＴＦ１は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、これらの第１端子が入力となり、第２端子が出力となる。また、ＮＭＯＳトランジスタの制御端子に信号ＲＬＥＮが供給され、ＰＭＯＳトランジスタの制御端子に信号ＲＬＥＮｂが供給される。
【００５２】
トランスファーゲートＴＦ２には、ページバッファ回路４３（インバータＩＶ６）からの信号Ｗｒｉｔｅ Ｄａｔａ（ライトデータに基づく信号）が入力される。トランスファーゲートＴＦ２の出力は、センスアンプラッチＳＡＬ（インバータＩＶ１）に入力される。トランスファーゲートＴＦ２は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、これらの第１端子が入力となり、第２端子が出力となる。また、ＮＭＯＳトランジスタの制御端子に信号ＷＳＴＲが供給され、ＰＭＯＳトランジスタの制御端子に信号ＷＳＴＲｂが供給される。
【００５３】
センスアンプラッチＳＡＬは、インバータＩＶ１，ＩＶ２を含む。インバータＩＶ１，ＩＶ２の入出力は相互に電気的に接続される。インバータＩＶ１（センスアンプラッチＳＡＬ）には、トランスファーゲートＴＦ１，ＴＦ２の出力が入力される。すなわち、センスアンプラッチＳＡＬには、トランスファーゲートＴＦ１を介してメモリセルＭＣからのリードデータに基づく信号が転送され、トランスファーゲートＴＦ２を介してページバッファＰＢからのライトデータに基づく信号が転送される。インバータＩＶ１の出力（センスアンプラッチＳＡＬの出力）は、信号Ｒｅａｄ Ｄａｔａ（リードデータに基づく信号）となる。
【００５４】
図６は、第１実施形態に係る半導体記憶装置におけるページバッファ回路４３を示す回路図である。
【００５５】
図６に示すように、ページバッファ回路４３は、マルチプレクサＭＰ１、トランスファーゲートＴＦ３，ＴＦ４、ラッチ（以下、ページバッファと称す）ＰＢ、およびインバータＩＶ５，ＩＶ６を含む。
【００５６】
マルチプレクサＭＰ１には、センスアンプラッチ回路４１（インバータＩＶ１）からの信号Ｒｅａｄ Ｄａｔａおよびデータ回路１５からの信号ＤＱｉｎ（ライトデータ）が入力される。さらに、マルチプレクサＭＰ１には、信号ＲＥＡＤ／ＷＲＩＴＥが入力される。マルチプレクサＭＰ１は、信号ＲＥＡＤが入力されると信号Ｒｅａｄ Ｄａｔａを選択し、信号ＷＲＩＴＥが入力されると信号ＤＱｉｎを選択する。マルチプレクサＭＰ１の出力は、トランスファーゲートＴＦ３に入力される。
【００５７】
トランスファーゲートＴＦ３の出力は、ページバッファＰＢに入力される。トランスファーゲートＴＦ３は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、これらの第１端子が入力となり、第２端子が出力となる。また、ＮＭＯＳトランジスタの制御端子に信号ＰＢＣＯＬ＜Ｃ＞が供給され、ＰＭＯＳトランジスタの制御端子に信号ＰＢＣＯＬｂ＜Ｃ＞が供給される。
【００５８】
ページバッファＰＢは、インバータＩＶ３，ＩＶ４を含む。インバータＩＶ３，ＩＶ４の入出力は相互に電気的に接続される。インバータＩＶ３（ページバッファＰＢ）には、トランスファーゲートＴＦ３の出力が入力される。すなわち、ページバッファＰＢには、トランスファーゲートＴＦ３を介して、ライトデータに基づく信号またはリードデータに基づく信号が転送される。インバータＩＶ３の出力（ページバッファＰＢの出力）は、トランスファーゲートＴＦ４およびインバータＩＶ５に入力される。
【００５９】
インバータＩＶ５の出力は、インバータＩＶ６に入力される。インバータＩＶ６の出力は、信号Ｗｒｉｔｅ Ｄａｔａとなる。
【００６０】
トランスファーゲートＴＦ４の出力は、信号ＤＱｏｕｔとなる。トランスファーゲートＴＦ４は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、これらの第１端子が入力となり、第２端子が出力となる。また、ＮＭＯＳトランジスタの制御端子に信号ＰＢＯＵＴ＜Ｃ＞が供給され、ＰＭＯＳトランジスタの制御端子に信号ＰＢＯＵＴｂ＜Ｃ＞が供給される。
【００６１】
図７は、第１実施形態に係る半導体記憶装置におけるライトドライバコントローラ４４を示す回路図である。
【００６２】
図７に示すように、ライトドライバコントローラ４４は、エクスクルーシブＯＲゲートＥＯ１、ＮＡＮＤゲートＮＡ１，ＮＡ２、およびインバータＩＶ７，ＩＶ８を含む。
【００６３】
エクスクルーシブＯＲゲートＥＯ１には、センスアンプラッチ４１（インバータＩＶ１）からの信号Ｒｅａｄ Ｄａｔａおよびページバッファ４３（インバータＩＶ６）からの信号Ｗｒｉｔｅ Ｄａｔａが入力される。エクスクルーシブＯＲゲートＥＯ１の出力は、信号ＤＩＦＦとなる。エクスクルーシブＯＲゲートＥＯ１は、信号Ｒｅａｄ Ｄａｔａと信号Ｗｒｉｔｅ Ｄａｔａとが異なる場合に信号ＤＩＦＦを「Ｈ」レベルにし、同じ場合に「Ｌ」レベルにする。
【００６４】
ＮＡＮＤゲートＮＡ１には、信号ＤＩＦＦ、パルス生成回路４６（ＳＲラッチ回路４６Ｇ）からの信号ＷＲＩＴＥ＿ＰＵＬＳＥ、およびページバッファ４３（インバータＩＶ６）からの信号Ｗｒｉｔｅ Ｄａｔａが入力される。ＮＡＮＤゲートＮＡ１の出力は、インバータＩＶ７に入力される。インバータＩＶ７の出力は、ビット線ＢＬ側のライトドライバ４５に入力される。
【００６５】
ＮＡＮＤゲートＮＡ２には、信号ＤＩＦＦ、パルス生成回路４６（ＳＲラッチ回路４６Ｇ）からの信号ＷＲＩＴＥ＿ＰＵＬＳＥ、および信号Ｗｒｉｔｅ Ｄａｔａ＿ｂが入力される。ＮＡＮＤゲートＮＡ２の出力は、インバータＩＶ８に入力される。インバータＩＶ８の出力は、ソース線ＳＬ側のライトドライバ４５に入力される。
【００６６】
図８は、第１実施形態に係る半導体記憶装置におけるパルス生成回路４６を示すブロック図である。
【００６７】
図８に示すように、パルス生成回路４６は、リセット回路４６Ａ、ラッチ回路４６Ｂ、シフトレジスタ４６Ｃ，４６Ｄ、遅延回路４６Ｅ，４６Ｆ、ＳＲラッチ回路４６Ｇ、ドライバ４６Ｈ、ＡＮＤゲートＡＤ１，ＡＤ２、およびマルチプレクサＭＰ２−ＭＰ４を含む。
【００６８】
リセット回路４６Ａには、信号ＢＷＥＮ２＜Ｃ＞，ＲＥＳＥＴが入力される。リセット回路４６Ａの出力は、信号ＷＡＲＳＴとなる。
【００６９】
ラッチ回路４６Ｂには、信号ＷＡＲＳＴ，ＣＯＬ＜Ｃ＞，ＴＭＵＬＴ＿ＵＷＴＣが入力される。さらに、ラッチ回路４６Ｂには、信号ＢＷＥＮＳ（クロックＣＬＫ）が入力される。ここで、信号ＣＯＬ＜Ｃ＞は、対応カラムアドレスのライトコマンドに基づく信号である。また、信号ＴＭＵＬＴ＿ＵＷＴＣは、マルチライトモードのMode Register Write（ＭＲＷ）コマンドに基づく信号である。ラッチ回路４６Ｂの出力Ａ０＜Ｃ＞は、シフトレジスタ４６Ｃに入力される。ラッチ回路４６Ｂの詳細については、図９を用いて後述する。
【００７０】
シフトレジスタ４６Ｃには、さらに信号ＢＷＥＮ＿ＥＮ＜０＞（クロックＣＬＫ）が入力される。シフトレジスタ４６Ｃの出力Ａ１＜Ｃ＞は、複数のシフトレジスタを介した後、出力Ａｎ−１＜Ｃ＞としてシフトレジスタ４６Ｄに入力される。シフトレジスタ４６Ｄには、さらに信号ＢＷＥＮ＿ＥＮ＜ｎ−１＞（クロックＣＬＫ）が入力される。シフトレジスタ４６Ｄは、出力Ａｎ＜Ｃ＞を提供する。
【００７１】
遅延回路４６Ｅには、信号ＢＷＥＮＳが入力される。遅延回路４６Ｅの出力は、マルチプレクサＭＰ２に入力される。
【００７２】
マルチプレクサＭＰ２には、遅延回路４６Ｅの出力および信号ＢＷＥＮＳ＿ＴＵＷＴＣが入力される。さらに、マルチプレクサＭＰ２には、信号ＴＵＷＴＣが入力される。信号ＢＷＥＮＳ＿ＴＵＷＴＣは、クロックイネーブル信号ＣＫＥに基づく信号である。また、信号ＴＵＷＴＣは、テストライトモードのＭＲＷコマンドに基づく信号である。マルチプレクサＭＰ２は、信号ＴＵＷＴＣが「Ｈ」レベルのとき（テストライトモードのとき）に信号ＢＷＥＮＳ＿ＴＵＷＴＣを選択する。マルチプレクサＭＰ２の出力は、信号ＢＷＥＮＳｄとなる。
【００７３】
ＡＮＤゲートＡＤ１には、信号ＢＷＥＮＳｄおよび出力Ａ０＜Ｃ＞が入力される。ＡＮＤゲートＡＤ１の出力は、信号ＷＡＹＴＳとなる。
【００７４】
遅延回路４６Ｆには、信号ＢＷＥＮ＿ＥＮ＜ｎ−１＞が入力される。遅延回路４６Ｆの出力は、マルチプレクサＭＰ３に入力される。
【００７５】
マルチプレクサＭＰ３には、遅延回路４６Ｆの出力および信号ＢＷＥＮＥ＿ＴＵＷＴＣが入力される。さらに、マルチプレクサＭＰ２には、信号ＴＵＷＴＣが入力される。信号ＢＷＥＮＥ＿ＴＵＷＴＣは、クロックイネーブル信号ＣＫＥに基づく信号である。マルチプレクサＭＰ３は、信号ＴＵＷＴＣが「Ｈ」レベルのとき（テストライトモードのとき）に信号ＢＷＥＮＥ＿ＴＵＷＴＣを選択する。マルチプレクサＭＰ３の出力は、信号ＢＷＥＮＥｄとなる。
【００７６】
マルチプレクサＭＰ３には、出力Ａ０＜Ｃ＞，Ａｎ＜Ｃ＞が入力される。また、マルチプレクサＭＰ３には、信号ＴＵＷＴＣが入力される。マルチプレクサＭＰ３は、信号ＴＵＷＴＣが「Ｈ」レベルの場合に出力Ａ０＜Ｃ＞を選択する。マルチプレクサＭＰ３は、出力Ａｄ＜Ｃ＞を提供する。
【００７７】
ＡＮＤゲートＡＤ２には、信号ＢＷＥＮＥｄおよび出力Ａｄ＜Ｃ＞が入力される。ＡＮＤゲートＡＤ２の出力は、信号ＷＡＹＴＥ＜Ｃ＞となる。
【００７８】
ＳＲラッチ回路４６Ｇには、信号ＷＡＹＴＳ＜Ｃ＞，ＷＡＹＴＥ＜Ｃ＞が入力される。ＳＲラッチ回路４６Ｇの出力は、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ＞となる。
【００７９】
ドライバ４６Ｈには、信号ＷＡＹＴＥ＜Ｃ＞が入力される。ドライバ４６Ｈの出力は、信号ＷＳＴＲ＜Ｃ＞となる。
【００８０】
図９は、第１実施形態に係る半導体記憶装置におけるラッチ回路４６Ｂを示す回路図である。
【００８１】
ラッチ回路４６Ｂは、ＮＡＮＤゲートＮＡ３、ＮＯＲゲートＮＯ１，ＮＯ２、インバータＩＶ９−ＩＶ１３を含む。
【００８２】
ＮＡＮＤゲートＮＡ３には、信号ＴＭＵＬＴＩ＿ＵＷＴＣおよび出力Ａ０＜Ｃ＞が入力される。ＮＡＮＤゲートＮＡ３の出力は、インバータＩＶ９に入力される。インバータＩＶ９の出力は、ＮＯＲゲートＮＯ１に入力される。
【００８３】
ＮＯＲゲートＮＯ１には、インバータＩＶ９の出力および信号ＣＯＬ＜Ｃ＞が入力される。ＮＯＲゲートＮＯ１の出力は、インバータＩＶ１０に入力される。インバータＩＶ１０の出力は、インバータＩＶ１２に入力される。
【００８４】
インバータＩＶ１２には、インバータＩＶ１０の出力が入力されるとともに、信号ＢＷＥＮＳおよびインバータＩＶ１１を介した信号ＢＷＥＮＳの反転信号が入力される。インバータＩＶ１２は、信号ＢＷＥＮＳが「Ｈ」レベルのときにインバータＩＶ１０からの入力を反転して出力し、信号「Ｈ」レベルのときにインバータＩＶ１０からの入力を出力しない。インバータＩＶ１２の出力は、ＮＯＲゲートＮＯ２に入力される。
【００８５】
ＮＯＲゲートＮＯ２には、インバータＩＶ１２の出力および信号ＷＡＲＳＴが入力される。ＮＯＲゲートＮＯ２は、出力Ａ０＜Ｃ＞を提供する。出力Ａ０＜Ｃ＞は、ＮＡＮＤゲートＮＡ３にフィードバックされる。また、出力Ａ０＜Ｃ＞は、インバータＩＶ１３を介して、ＮＯＲゲートＮＯ２にフィードバックされる。インバータＩＶ１３の出力は、インバータＩＶ１２の出力と同じ端子に入力される。
【００８６】
［第１実施形態の書き込み動作例］
図１０は、第１実施形態に係る半導体記憶装置の書き込み動作のフローチャートである。ここでは、書き込み動作のテストモード（ライトテストモード）を例に説明する。
【００８７】
図１０に示すように、まず、ステップＳ１１において、コマンド／アドレス回路１６は、ライトテストモード用のＭＲＷコマンドを受信する。ＭＲＷコマンドは、モードを切り替えるコマンドである。これにより、ライトテストモードが設定される。ライトテストモードとは、選択されたメモリセルに正常にデータが書き込まれるかを確認するモードである。
【００８８】
次に、ステップＳ１２において、コマンド／アドレス回路１６は、マルチライトモード用のＭＲＷコマンドを受信する。これにより、マルチライトモードが設定される。マルチライトモードとは、複数のカラムアドレスのメモリセルに対して、同時に書き込み動作を行うモードである。すなわち、複数のライトコマンドに応じて、１回の書き込みが行われるモードである。
【００８９】
次に、ステップＳ１３において、コマンド／アドレス回路１６は、アクティブコマンドを受信する。アクティブコマンドは、ロウアドレスＲを含む。ここでは、ロウＲ０が選択される。これにより、選択されたロウＲ０が活性化される。
【００９０】
次に、ステップＳ１４において、コマンド／アドレス回路１６は、１回目のライトコマンドを受信する。ライトコマンドは、カラムアドレスＣを含み、所定のカラムアドレスＣへの書き込みを指示する。ここでは、カラムＣ０が選択される。これにより、カラムＣ０が書き込み対象として活性化される。
【００９１】
次に、ステップＳ１５において、コマンド／アドレス回路１６は、２回目のライトコマンドを受信する。ここでは、先に選択されたカラムＣ０の次のカラム（カラムＣ１）が選択される。これにより、カラムＣ１が書き込み対象として活性化される。
【００９２】
次に、ステップＳ１６において、データ回路１５は、データを受信する。ここでは、カラムＣ０，Ｃ１に書き込まれるデータが受信される。
【００９３】
次に、ステップＳ１７において、パルス生成回路４６は、ライトパルスを生成する。ここでは、カラムＣ０に接続される第１リード／ライト回路１３＿００のパルス生成回路４６、およびカラムＣ１に接続される第２リード／ライト回路１３＿００のパルス生成回路４６が、同時にライトパルスを生成する。これにより、カラムＣ０，Ｃ１に同時に書き込み動作が実行される。
【００９４】
その後、ステップＳ１８において、コマンド／アドレス回路１６は、プリチャージコマンドを受信する。これにより、書き込み動作が終了する。
【００９５】
以下に、図１１乃至図１３を用いて、図１０に示す書き込み動作時における各種信号およびコマンドのタイミングチャートを説明する。
【００９６】
図１１は、第１実施形態に係る半導体記憶装置の書き込み動作における各種信号およびコマンドのタイミングチャートである。ここでは、上述したように、カラムＣ０に接続される第１リード／ライト回路１３＿００のパルス生成回路４６（カラムＣ０用のパルス生成回路４６）、およびカラムＣ１に接続される第２リード／ライト回路１３＿０１のパルス生成回路４６（カラムＣ１用のパルス生成回路４６）が、同時にライトパルスを生成する例について説明する。
【００９７】
なお、本例において、パルスとは、任意の信号が任意の時間において「Ｌ」レベルから「Ｈ」レベルに変化する波形を示す。したがって、本例において、ライトパルスとは、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ＞が任意の時間において「Ｌ」レベルから「Ｈ」レベルに変化する波形を示す。また、以下において、任意の信号が「Ｈ」レベルであることをアサート状態、「Ｌ」レベルであることをネゲート状態と称す。また、任意の信号が「Ｈ」レベルに切り替わる（立ち上がる）ことをアサート、「Ｌ」レベルに切り替わる（立ち下がる）ことをネゲートと称す。
【００９８】
図１２は第１実施形態に係る半導体記憶装置の書き込み動作時におけるカラムＣ０用のパルス生成回路４６（第１リード／ライト回路１３＿００のパルス生成回路４６）の動作を示す図であり、図１３は第１実施形態に係る半導体記憶装置の書き込み動作時におけるカラムＣ１用のパルス生成回路４６（第２リード／ライト回路１３＿０１のパルス生成回路４６）の動作を示す図である。
【００９９】
図１１において、クロックイネーブル信号ＣＫＥ、クロックＣＬＫ／ＣＬＫｂ、およびコマンド／アドレスＣＡは、外部（メモリコントローラ２０）から供給される信号である。一方、上記以外の信号は、メモリ１０内部で生成される信号である。また、信号ＣＯＬ＜Ｃ０＞，Ａ０＜Ｃ０＞，ＷＡＹＴＳ＜Ｃ０＞，ＷＡＹＴＥ＜Ｃ０＞，ＷＲＩＴＥ＿ＰＵＲＳＥ＜Ｃ０＞はカラムＣ０用のパルス生成回路４６の信号であり、信号ＣＯＬ＜Ｃ１＞，Ａ０＜Ｃ１＞，ＷＡＹＴＳ＜Ｃ１＞，ＷＡＹＴＥ＜Ｃ１＞，ＷＲＩＴＥ＿ＰＵＲＳＥ＜Ｃ１＞はカラムＣ１用のパルス生成回路４６の信号である。信号ＴＵＷＴＣ，ＴＭＵＬＴＩ＿ＵＷＴＣ，ＵＷＴＣＣＫ，ＢＷＥＮＳ＿ＴＵＷＴＣ，ＢＷＥＮＥ＿ＴＵＷＴＣは、カラムＣ０用のパルス生成回路４６およびカラムＣ１用のパルス生成回路４６の共有の信号である。
【０１００】
本例では、最初に、１回目のライトコマンドによってカラムＣ０が選択される。これにより、カラムＣ０用のパルス生成回路４６におけるラッチ回路４６Ｂは出力Ａ０＜Ｃ０＞を「Ｈ」レベルにする。引き続き、２回目のライトコマンドによってカラムＣ１が選択される。これにより、カラムＣ１用のパルス生成回路４６におけるラッチ回路４６Ｂは出力Ａ０＜Ｃ１＞を「Ｈ」レベルにする。このとき、カラムＣ０用のパルス生成回路４６におけるラッチ回路４６Ｂは、出力Ａ０＜Ｃ０＞を「Ｈ」レベルに維持する。カラムＣ０用の出力Ａ０＜Ｃ０＞およびカラムＣ１用の出力Ａ＜Ｃ１＞がいずれも「Ｈ」レベルであることにより、その後のクロックイネーブル信号ＣＫＥに基づいて、カラムＣ０およびカラムＣ１に対して同時にライトパルスが生成され得る。
【０１０１】
以下に、複数カラム（カラムＣ０，Ｃ１）に対するライトパルス（信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ０＞，ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ１＞）の生成について詳説する。
【０１０２】
図１１に示すように、初期状態において、クロックイネーブル信号ＣＫＥが「Ｈ」レベルであり、その他の信号が「Ｌ」レベルである。まず、時刻Ｔ０において、コマンド／アドレス回路１６は、ライトテストモード用のＭＲＷコマンドを受信する。コマンド／アドレス回路１６は、ライトテストモード用のＭＲＷコマンドの受信に基づいて、信号ＴＵＷＴＣを「Ｈ」レベルにする。すなわち、図１２および図１３に示すように、カラムＣ０用のパルス生成回路４６およびカラムＣ１用のパルス生成回路４６において、「Ｈ」レベルの信号ＴＵＷＴＣがマルチプレクサＭＰ２−ＭＰ４に入力される。これにより、マルチプレクサＭＰ２は信号ＢＷＥＮＳ＿ＴＵＷＴＣの入力を選択し、マルチプレクサＭＰ３は信号ＢＷＥＮＥ＿ＴＵＷＴＣの入力を選択し、マルチプレクサＭＰ４は出力Ａ０＜Ｃ０＞の入力を選択する。
【０１０３】
次に、図１１に示すように、時刻Ｔ１において、コマンド／アドレス回路１６は、マルチライトモード用のＭＲＷコマンドを受信する。コマンド／アドレス回路１６は、マルチライトモード用のＭＲＷコマンドの受信に基づいて、信号ＴＭＵＬＴＩ＿ＵＷＴＣを「Ｈ」レベルにする。すなわち、図１２および図１３に示すように、カラムＣ０用のパルス生成回路４６およびカラムＣ１用のパルス生成回路４６において、「Ｈ」レベルの信号ＴＭＵＬＴＩ＿ＵＷＴＣがラッチ回路４６Ｂに入力される。
【０１０４】
次に、図１１に示すように、時刻Ｔ２において、コマンド／アドレス回路１６は、アクティブコマンドを受信する。アクティブコマンドは、ロウアドレスＲを含む。ここでは、ロウＲ０が選択される。これにより、選択されたロウＲ０が活性化される。
【０１０５】
次に、図１１に示すように、時刻Ｔ３において、コマンド／アドレス回路１６は、１回目のライトコマンドを受信する。ライトコマンドは、カラムアドレスＣを含む。ここでは、カラムＣ０が選択される。これにより、コマンド／アドレス回路１６は、信号ＣＯＬ＜Ｃ０＞を「Ｈ」レベルにする。すなわち、図１２に示すように、カラムＣ０用のパルス生成回路４６において、「Ｈ」レベルの信号ＣＯＬ＜Ｃ０＞がラッチ回路４６Ｂに入力される。ラッチ回路４６Ｂは、「Ｈ」レベルの信号ＣＯＬ＜Ｃ０＞に基づいて、出力Ａ０＜Ｃ０＞を「Ｈ」レベルにする。
【０１０６】
次に、図１１に示すように、時刻Ｔ４において、コマンド／アドレス回路１６は、２回目のライトコマンドを受信する。ライトコマンドは、カラムアドレスＣを含む。ここでは、カラムＣ１が選択される。これにより、コマンド／アドレス回路１６は、信号ＣＯＬ＜Ｃ１＞を「Ｈ」レベルにする。すなわち、図１３に示すように、カラムＣ１用のパルス生成回路４６において、「Ｈ」レベルの信号ＣＯＬ＜Ｃ１＞がラッチ回路４６Ｂに入力される。ラッチ回路４６Ｂは、「Ｈ」レベルの信号ＣＯＬ＜Ｃ１＞に基づいて、出力Ａ０＜Ｃ１＞を「Ｈ」レベルにする。
【０１０７】
一方、カラムＣ１が選択されることで、信号ＣＯＬ＜Ｃ０＞が「Ｌ」レベルになる。すなわち、図１２に示すように、カラムＣ０用のパルス生成回路４６において、「Ｌ」レベルの信号ＣＯＬ＜Ｃ０＞がラッチ回路４６Ｂに入力される。このとき、ラッチ回路４６Ｂは、信号ＣＯＬ＜Ｃ０＞のレベルに関わらず、「Ｈ」レベルの出力Ａ０＜Ｃ０＞を維持する。ラッチ回路４６Ｂの動作の詳細については、図１４および図１５を用いて後述する。
【０１０８】
次に、図１１に示すように、時刻Ｔ５において、クロックイネーブル信号ＣＫＥが「Ｌ」レベルになる。このとき、クロックイネーブル信号ＣＫＥは、所定時間（短時間）「Ｌ」レベルになる。コマンド／アドレス回路１６は、「Ｌ」レベルのクロックイネーブル信号ＣＫＥに基づいて、信号ＵＷＴＣＣＫを所定時間「Ｈ」レベルにする。そして、コマンド／アドレス回路１６は、信号ＵＷＴＣＣＫの１回目の「Ｈ」レベルに基づいて、信号ＢＷＥＮＳ＿ＴＵＷＴＣを所定時間「Ｈ」レベルにする。
【０１０９】
すなわち、図１２に示すように、カラムＣ０用のパルス生成回路４６において、「Ｈ」レベルの信号ＢＷＥＮＳ＿ＴＵＷＴＣがマルチプレクサＭＰ２に入力される。上述したように、マルチプレクサＭＰ２は、信号ＢＷＥＮＳ＿ＴＵＷＴＣを選択するため、信号ＢＷＥＮＳｄを所定時間「Ｈ」レベルにする。これにより、図１１に示すように、ＡＮＤ回路ＡＤ１は、「Ｈ」レベルの信号ＢＷＥＮＳｄおよび「Ｈ」レベルのＡ０＜Ｃ０＞により、信号ＷＡＹＴＳ＜Ｃ０＞を所定時間「Ｈ」レベルにする。そして、ＳＲラッチ回路４６Ｇは、ＷＡＹＴＳ＜Ｃ０＞の立ち上がり（アサート）に基づいて（アサートをトリガにして）、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ０＞を「Ｈ」レベルにする。したがって、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ０＞のアサートは、クロックイネーブル信号ＣＫＥの１回目の立ち下がり（ネゲート）に基づく。
【０１１０】
一方、カラムＣ１用のパルス生成回路４６においても同様の動作が行われる。すなわち、図１３に示すように、カラムＣ１用のパルス生成回路４６において、「Ｈ」レベルの信号ＢＷＥＮＳ＿ＴＵＷＴＣがマルチプレクサＭＰ２に入力される。上述したように、マルチプレクサＭＰ２は、信号ＢＷＥＮＳ＿ＴＵＷＴＣを選択するため、信号ＢＷＥＮＳｄを所定時間「Ｈ」レベルにする。これにより、図１１に示すように、ＡＮＤ回路ＡＤ１は、「Ｈ」レベルの信号ＢＷＥＮＳｄおよび「Ｈ」レベルのＡ０＜Ｃ１＞により、信号ＷＡＹＴＳ＜Ｃ１＞を所定時間「Ｈ」レベルにする。そして、ＳＲラッチ回路４６Ｇは、ＷＡＹＴＳ＜Ｃ１＞のアサートに基づいて（アサートをトリガにして）、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ１＞を「Ｈ」レベルにする。したがって、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ０＞と同様に、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ１＞のアサートは、クロックイネーブル信号ＣＫＥの１回目のネゲートに基づく。
【０１１１】
次に、図１１に示すように、時刻Ｔ６において、再度クロックイネーブル信号ＣＫＥが所定時間「Ｌ」レベルになる。コマンド／アドレス回路１６は、「Ｌ」レベルのクロックイネーブル信号ＣＫＥに基づいて、信号ＵＷＴＣＣＫを所定時間「Ｈ」レベルにする。そして、コマンド／アドレス回路１６は、信号ＵＷＴＣＣＫの２回目の「Ｈ」レベルに基づいて、信号ＢＷＥＮＥ＿ＴＵＷＴＣを所定時間「Ｈ」レベルにする。
【０１１２】
すなわち、図１２に示すように、カラムＣ０用のパルス生成回路４６において、「Ｈ」レベルの信号ＢＷＥＮＥ＿ＴＵＷＴＣがマルチプレクサＭＰ３に入力される。上述したように、マルチプレクサＭＰ３は、信号ＢＷＥＮＥ＿ＴＵＷＴＣを選択するため、信号ＢＷＥＮＥｄを所定時間「Ｈ」レベルにする。一方、マルチプレクサＭＰ４は、信号Ａ０＜Ｃ０＞を選択するため、Ａｄ＜Ｃ０＞を「Ｈ」レベルにする。これにより、図１１に示すように、ＡＮＤ回路ＡＤ２は、「Ｈ」レベルの信号ＢＷＥＮＥｄおよび「Ｈ」レベルのＡｄ＜Ｃ０＞により、信号ＷＡＹＴＥ＜Ｃ０＞を所定時間「Ｈ」レベルにする。そして、ＳＲラッチ回路４６Ｇは、ＷＡＹＴＥ＜Ｃ０＞のアサートに基づいて（アサートをトリガにして）、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ０＞を「Ｌ」レベルにする。したがって、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ０＞のネゲートは、クロックイネーブル信号ＣＫＥの２回目のネゲートに基づく。
【０１１３】
一方、カラムＣ１用のパルス生成回路４６においても同様の動作が行われる。すなわち、図１３に示すように、カラムＣ１用のパルス生成回路４６において、「Ｈ」レベルの信号ＢＷＥＮＥ＿ＴＵＷＴＣがマルチプレクサＭＰ３に入力される。上述したように、マルチプレクサＭＰ３は、信号ＢＷＥＮＥ＿ＴＵＷＴＣを選択するため、信号ＢＷＥＮＥｄを所定時間「Ｈ」レベルにする。一方、マルチプレクサＭＰ４は、信号Ａ０＜Ｃ１＞を選択するため、Ａｄ＜Ｃ１＞を「Ｈ」レベルにする。これにより、図１１に示すように、ＡＮＤ回路ＡＤ２は、「Ｈ」レベルの信号ＢＷＥＮＥｄおよび「Ｈ」レベルのＡｄ＜Ｃ１＞により、信号ＷＡＹＴＥ＜Ｃ１＞を所定時間「Ｈ」レベルにする。そして、ＳＲラッチ回路４６Ｇは、ＷＡＹＴＥ＜Ｃ１＞のアサートに基づいて（アサートをトリガにして）、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ１＞を「Ｌ」レベルにする。したがって、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ０＞と同様に、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ１＞のネゲートは、クロックイネーブル信号ＣＫＥの２回目のネゲートに基づく。
【０１１４】
このように、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ０＞，ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ１＞はいずれも、クロックイネーブル信号ＣＫＥの１回目のトグル（ネゲート）に基づいてアサートし、クロックイネーブル信号ＣＫＥの２回目のトグル（ネゲート）に基づいてネゲートする。言い換えると、クロックイネーブル信号ＣＫＥの２回のトグルに基づいて、カラムＣ０およびカラムＣ１のライトパルスが生成される。
【０１１５】
以下に、図１４および図１５を用いて、図１１に示す書き込み動作時におけるラッチ回路４６Ｂの動作について説明する。
【０１１６】
図１４は、第１実施形態に係る半導体記憶装置におけるラッチ回路４６Ｂの各種信号による動作を示す図である。
【０１１７】
図１４に示すように、信号ＴＭＵＬＴＩ＿ＵＷＴＣが「Ｌ」レベルの場合、ラッチ回路４６Ｂは通常ライトモードとして駆動する。このとき、信号ＷＡＲＳＴ（信号ＲＥＳＥＴおよび信号ＢＷＥＮ２＜Ｃ＞に基づく）が「Ｌ」レベル、かつ信号ＢＷＥＮＳ（クロックＣＬＫに基づく）が「Ｌ」レベルの場合、信号ＣＯＬ＜Ｃ＞のレベルに関わらず、出力Ａ０＜Ｃ＞のレベルは維持される。また、信号ＷＡＲＳＴが「Ｌ」レベル、かつ信号ＢＷＥＮＳが「Ｈ」レベルの場合、出力Ａ０＜Ｃ＞のレベルは信号ＣＯＬ＜Ｃ＞のレベルに書き換えられる。一方、信号ＷＡＲＳＴが「Ｈ」レベルになると、出力Ａ０＜Ｃ＞のレベルはリセットされて「Ｌ」レベルになる。
【０１１８】
信号ＴＭＵＬＴＩ＿ＵＷＴＣが「Ｈ」レベルの場合、ラッチ回路４６Ｂはマルチライトモードとして駆動する。このとき、信号ＷＡＲＳＴが「Ｌ」レベル、かつ信号ＢＷＥＮＳが「Ｌ」レベルの場合、信号ＣＯＬ＜Ｃ＞のレベルに関わらず、出力Ａ０＜Ｃ＞のレベルは維持される。信号ＷＡＲＳＴが「Ｌ」レベル、かつ信号ＢＷＥＮＳが「Ｈ」レベルの場合、出力Ａ０＜Ｃ＞のレベルによって出力が変わる。このとき、出力Ａ０＜Ｃ＞が「Ｌ」レベルであれば出力Ａ０＜Ｃ＞のレベルは信号ＣＯＬ＜Ｃ＞のレベルに書き換えられ、出力Ａ０＜Ｃ＞が「Ｈ」レベルであれば出力Ａ０＜Ｃ＞のレベルは維持される。一方、信号ＷＡＲＳＴが「Ｈ」レベルになると、出力Ａ０＜Ｃ＞のレベルはリセットされて「Ｌ」レベルになる。
【０１１９】
以下に、マルチライトモード時のラッチ回路４６Ｂの動作について説明する。
【０１２０】
図１５は、第１実施形態に係る半導体記憶装置のマルチライトモードの書き込み動作時におけるラッチ回路４６Ｂの動作を示す図である。
【０１２１】
図１５に示すように、マルチライトモードでは、図１１の時刻Ｔ２以前において、信号ＴＭＵＬＴＩ＿ＵＷＴＣが「Ｈ」レベルである。また、マルチライトモードの初期状態では、信号ＣＯＬ＜Ｃ＞が「Ｌ」レベル、かつ出力Ａ０＜Ｃ＞が「Ｌ」レベルである。
【０１２２】
その後、図１１の時刻Ｔ３において、カラムアドレスが選択されて信号ＣＯＬ＜Ｃ＞が「Ｈ」レベルになる。このとき、ＮＡＮＤゲートＮＡ３には「Ｈ」レベルの信号ＴＭＵＬＴＩ＿ＵＷＴＣおよび「Ｌ」レベルの出力Ａ０＜Ｃ＞が入力されるため、ＮＡＮＤゲートＮＡ３の出力は「Ｈ」レベルになる。したがって、インバータＩＶ９の出力は「Ｌ」レベルとなり、ＮＯＲゲートＮＯ１の出力は「Ｌ」レベルになる。そして、インバータＩＶ１０を介して、「Ｈ」レベルがインバータＩＶ１２に入力される。インバータＩＶ１２は、クロックＣＬＫに基づく信号ＢＷＥＮＳが「Ｈ」レベルになると、入力信号を反転して出力する。したがって、インバータＩＶ１２の出力は、「Ｌ」レベルになる。信号ＷＡＲＳＴは「Ｌ」レベルであるため、ＮＯＲゲートＮＯ２は出力Ａ０＜Ｃ＞を「Ｈ」レベルに書き換える。
【０１２３】
引き続き、図１１の時刻Ｔ４において、他のカラムアドレスが選択されて信号ＣＯＬ＜Ｃ＞が「Ｌ」レベルになる。このとき、ＮＡＮＤゲートＮＡ３には「Ｈ」レベルの信号ＴＭＵＬＴＩ＿ＵＷＴＣおよび「Ｈ」レベルの出力Ａ０＜Ｃ＞が入力されるため、ＮＡＮＤゲートＮＡ３の出力は「Ｌ」レベルになる。したがって、インバータＩＶ９の出力は「Ｈ」レベルとなり、ＮＯＲゲートＮＯ１の出力は「Ｌ」レベルになる。そして、インバータＩＶ１０を介して、「Ｈ」レベルがインバータＩＶ１２に入力される。インバータＩＶ１２は、クロックＣＬＫに基づく信号ＢＷＥＮＳが「Ｈ」レベルになると、入力信号を反転して出力する。したがって、インバータＩＶ１２の出力は、「Ｌ」レベルになる。信号ＷＡＲＳＴは「Ｌ」レベルであるため、ＮＯＲゲートＮＯ２は出力Ａ０＜Ｃ＞を「Ｈ」レベルに維持する。
【０１２４】
すなわち、それ以降、リセットされる（信号ＷＡＲＳＴが「Ｈ」レベルになる）、またはマルチライトモードが終了して（信号ＴＭＵＬＴＩ＿ＵＷＴＣが「Ｌ」レベルになって）書き換えられるまで、出力Ａ０＜Ｃ＞のレベルが「Ｈ」レベルに維持される。これにより、上述したように、複数カラムに対して同時にライトパルスを生成することができる。
【０１２５】
［第１実施形態の効果］
ＭＲＡＭでは、ＣＫＥピンに供給されるクロックイネーブル信号ＣＫＥを２回ネゲートすることで、ライトパルスのアサートおよびネゲートが設定され、このライトパルスに基づいて書き込みが行われる。ＣＫＥピンは、全カラムで共有される。このため、全カラムの書き込みを順次行う場合、１個のカラム（１回のライトコマンド）に対してクロックイネーブル信号ＣＫＥを２回ネゲートする必要があり、多くの時間がかかってしまう。
【０１２６】
これに対し、第１実施形態によれば、複数のカラム（複数のライトコマンド）に対してクロックイネーブル信号ＣＫＥを２回ネゲートさせることで、複数のカラムに同時に書き込みが行われる。
【０１２７】
より具体的には、以下のように書き込みが行われる。まず、１回目のライトコマンドにより、カラムＣ０が選択される（出力Ａ０＜Ｃ０＞が「Ｈ」レベルになる）。次に、２回目のライトコマンドにより、カラムＣ１が選択される（出力Ａ０＜Ｃ１＞が「Ｈ」レベルになる）。このとき、カラムＣ０用のパルス生成回路４６内のラッチ回路４６Ｂにより、出力Ａ０＜Ｃ０＞が「Ｈ」レベルに維持される。その後、クロックイネーブル信号ＣＫＥを２回ネゲートさせることにより、カラムＣ０，Ｃ１のライトパルスが同時に生成される。その結果、カラムＣ０，Ｃ１の書き込みを同時に行うことができ、書き込み時間の短縮を図ることができる。
【０１２８】
なお、本例ではテストモードの書き込み動作について説明したが、これに限らない。ユーザモードの書き込み動作においても適用が可能である。
【０１２９】
＜第２実施形態＞
以下に図１６および図１７を用いて、第２実施形態に係る半導体記憶装置について説明する。なお、第２実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
【０１３０】
［第２実施形態の構成例］
図１６は、第２実施形態に係る半導体記憶装置におけるラッチ回路４６Ｂを示すブロック図である。
【０１３１】
図１６に示すように、第２実施形態において、上記第１実施形態と異なる点は、ラッチ回路４６Ｂに信号ＷＡＹＴＥ＜Ｃ＞が入力される点である。
【０１３２】
より具体的には、ＮＯＲゲートＮＯ２には、インバータＩＶ１２の出力および信号ＷＡＲＳＴとともに、ＡＮＤゲートＡＤ２からの信号ＷＡＹＴＥ＜Ｃ＞が入力される。ＮＯＲゲートＮＯ２は、出力Ａ０＜Ｃ＞を提供する。出力Ａ０＜Ｃ＞は、ＮＡＮＤゲートＮＡ３にフィードバックされる。また、出力Ａ０＜Ｃ＞は、インバータＩＶ１３を介して、ＮＯＲゲートＮＯ２にフィードバックされる。インバータＩＶ１３の出力は、インバータＩＶ１２の出力と同じ端子に入力される。
【０１３３】
［第２実施形態の書き込み動作例］
図１７は、第２実施形態に係る半導体記憶装置におけるラッチ回路４６Ｂの各種信号による動作を示す図である。
【０１３４】
図１７に示すように、信号ＴＭＵＬＴＩ＿ＵＷＴＣが「Ｌ」レベルの場合、ラッチ回路４６Ｂは通常ライトモードとして駆動する。このとき、信号ＷＡＲＳＴが「Ｈ」レベルになる場合だけでなく、信号ＷＡＴＹＥ＜Ｃ＞が「Ｈ」レベルになる場合も、出力Ａ０＜Ｃ＞のレベルはリセットされて「Ｌ」レベルになる。
【０１３５】
信号ＴＭＵＬＴＩ＿ＵＷＴＣが「Ｈ」レベルの場合、ラッチ回路４６Ｂはマルチライトモードとして駆動する。このとき、通常ライトモードと同様、信号ＷＡＲＳＴが「Ｈ」レベルになる場合だけでなく、信号ＷＡＴＹＥ＜Ｃ＞が「Ｈ」レベルになる場合も、出力Ａ０＜Ｃ＞のレベルはリセットされて「Ｌ」レベルになる。
【０１３６】
信号ＷＡＴＹＥ＜Ｃ＞はメモリ１０（パルス生成回路４６）の内部で生成された信号であり、信号ＷＲＩＴＥ＿ＰＵＬＳＥ＜Ｃ＞のネゲートのトリガとなる信号である。すなわち、第２実施形態によれば、書き込みの終了と同時にラッチ回路４６Ｂの出力Ａ０＜Ｃ＞がリセットされる。
【０１３７】
［第２実施形態の効果］
第１実施形態では、マルチライトモードにおいてラッチ回路４６Ｂの出力Ａ０＜Ｃ＞が「Ｈ」レベルに維持された場合、信号ＷＡＲＳＴによってリセットするか、または信号ＴＭＵＬＴＩ＿ＵＷＴＣによってモードを変えて書き換えなければ、出力Ａ０＜Ｃ＞を「Ｌ」レベルにリセットできない。信号ＷＡＲＳＴはライトコマンドに基づく信号であり、信号ＴＭＵＬＴＩ＿ＵＷＴＣはＭＲＷコマンドに基づく信号である。すなわち、出力Ａ０＜Ｃ＞のリセットは、外部からしか制御できない。
【０１３８】
これに対し、第２実施形態によれば、マルチライトモードにおいてラッチ回路４６Ｂの出力Ａ０＜Ｃ＞が「Ｈ」レベルに維持された場合、信号ＷＡＹＴＥ＜Ｃ＞によっても、出力Ａ０＜Ｃ＞が「Ｌ」レベルにリセットされる。信号ＷＡＴＹＥ＜Ｃ＞は、メモリ１０（パルス生成回路４６）の内部で生成された信号である。これにより、出力Ａ０＜Ｃ＞のリセットは、外部信号だけではなく、内部信号によっても制御することができる。
【０１３９】
＜第３実施形態＞
以下に図１８乃至図２１を用いて、第３実施形態に係る半導体記憶装置について説明する。なお、第３実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
【０１４０】
［第３実施形態の構成例］
図１８は、第３実施形態に係る半導体記憶装置におけるメモリセルアレイ１１＿０およびリード／ライト回路１３＿０を示すブロック図である。ここでは、メモリセルアレイ１１＿０がカラムＣ０−Ｃ７を含む例を示している。
【０１４１】
図１８に示すように、第３実施形態において、上記第１実施形態と異なる点は、リード／ライト回路１３＿０がページバッファロック回路５０を含む点である。
【０１４２】
ページバッファロック回路５０は、書き込み動作および読み出し動作において、第１乃至第８リード／ライト回路１３＿００−１３＿０７のページバッファ回路４３（カラムＣ０−Ｃ７用のページバッファ回路４３）へのアクセスをロックする。これにより、ページバッファロック回路５０は、書き込み動作および読み出し動作において、カラムＣ０−Ｃ７用のページバッファ回路４３のデータを更新させない。ページバッファロック回路５０は、カラムＣ０−Ｃ７用のページバッファ回路４３に共有される。ページバッファロック回路５０は、例えばテストモードのとき等、ページバッファ回路４３のデータの書き換えが不要な場合に適用される。
【０１４３】
以下にページバッファロック回路５０およびページバッファ回路４３について、詳説する。
【０１４４】
図１９は、第３実施形態に係る半導体記憶装置におけるページバッファロック回路５０およびページバッファ回路４３を示すブロック図である。
【０１４５】
図１９に示すように、ページバッファロック回路５０は、インバータＩＶ１４、ＡＮＤゲートＡＤ３，ＡＤ４を含む。
【０１４６】
インバータＩＶ１４には、信号ＰＢ＿ＬＯＣＫが入力される。信号ＰＢ＿ＬＯＣＫは、ページバッファ回路４３へのアクセスを制御する信号である。インバータＩＶ１４の出力は、ＡＮＤゲートＡＤ３に入力される。ＡＮＤゲートＡＤ３には、インバータＩＶ１４の出力および信号ＢＷＥＮＳ２が入力される。信号ＢＷＥＮＳ２は、ライトコマンドに基づく信号である。ＡＮＤゲートＡＤ３の出力は、ページバッファ回路４３（データ転送制御回路６０のＡＮＤゲートＡＤ５）に入力される。なお、ＡＮＤゲートＡＤ３の出力は、カラムＣ０−Ｃ７用の全てのページバッファ回路４３に入力される。
【０１４７】
一方、インバータＩＶ１４の出力は、ＡＮＤゲートＡＤ４に入力される。ＡＮＤゲートＡＤ４には、インバータＩＶ１４の出力および信号ＰＲＥ＿ＰＳＩＯＳＴＲＢＰが入力される。信号ＰＲＥ＿ＰＳＩＯＳＴＲＢＰは、リードコマンドに基づく信号である。ＡＮＤゲートＡＤ４の出力は、信号ＲＳＩＯＳＴＲＢＰとなり、ページバッファ回路４３（データ転送制御回路６０のインバータＩＶ１５）に入力される。なお、信号ＲＳＩＯＳＴＲＢＰは、カラムＣ０−Ｃ７用の全てのページバッファ回路４３に入力される。
【０１４８】
ページバッファ回路４３は、データ転送制御回路６０を含む。データ転送制御回路６０は、ＡＮＤゲートＡＤ５、ＮＡＮＤゲートＮＡ４，ＮＡ５、およびインバータＩＶ１５−ＩＶ１７を含む。
【０１４９】
ＡＮＤゲートＡＤ５には、ページバッファロック回路５０のＡＮＤゲートＡＤ３の出力および信号ＣＯＬ＜Ｃ＞が入力される。ＡＮＤゲートＡＤ５の出力は、信号ＷＳＩＯＳＴＲＢＰ＜Ｃ＞となる。ＮＡＮＤゲートＮＡ４には、信号ＷＳＩＯＳＴＲＢＰ＜Ｃ＞およびインバータＩＶ１６を介した信号ＤＭが入力される。ＮＡＮＤゲートＮＡ５には、ＮＡＮＤゲートＮＡ４の出力およびインバータＩＶ１５を介した信号ＲＳＩＯＳＴＲＢＰが入力される。ＮＡＮＤゲートＮＡ５の出力は、信号ＰＢＣＯＬ＜Ｃ＞となる。信号ＰＢＣＯＬ＜Ｃ＞は、インバータＩＶ１７を介して信号ＰＢＣＯＬｂ＜Ｃ＞となる。
【０１５０】
信号ＰＢＣＯＬ＜Ｃ＞はトランスファーゲートＴＦ３のＮＭＯＳトランジスタの制御端子に供給され、信号ＰＢＣＯＬｂ＜Ｃ＞はトランスファーゲートＴＦ３のＰＭＯＳトランジスタの制御端子に供給される。
【０１５１】
［第３実施形態の書き込み動作例］
図２０は、第３実施形態に係る半導体記憶装置の書き込み動作のフローチャートである。ここでは、書き込み動作のテストモード（ライトテストモード）を例に説明する。
【０１５２】
図２０に示すように、まず、ステップＳ２１−Ｓ２７において、上記第１実施形態のステップＳ１１−Ｓ１７と同様の動作が行われる。すなわち、カラムＣ０，Ｃ１に同時に書き込み動作が実行される。
【０１５３】
次に、ステップＳ２８において、コマンド／アドレス回路１６は、ページバッファロックモード用のＭＲＷコマンドを受信する。これにより、ページバッファロック回路５０は、ページバッファロックモードを設定する。ページバッファロックモードとは、テストモード時等のページバッファ回路４３の書き換えが不要な場合に、ページバッファ回路４３のデータを更新させないモードである。
【０１５４】
次に、ステップＳ２９において、コマンド／アドレス回路１６は、プリチャージコマンドを受信する。これにより、書き込まれたカラムＣ０，Ｃ１およびロウＲ０が非活性化される。
【０１５５】
次に、ステップＳ３０において、コマンド／アドレス回路１６は、アクティブコマンドを受信する。アクティブコマンドは、ロウアドレスＲを含む。ここでは、先に選択されたロウＲ０の次のロウ（ロウＲ１）が選択される。これにより、選択されたロウＲ１が活性化される。
【０１５６】
次に、ステップＳ３１において、コマンド／アドレス回路１６は、ライトコマンドを受信する。ライトコマンドは、カラムアドレスＣを含む。ここでは、マルチライトモードによって先に書き込まれたカラムＣ０，Ｃ１が固定されている。これにより、カラムＣ０，Ｃ１が書き込み対象として活性化される。
【０１５７】
次に、ステップＳ３２において、パルス生成回路４６は、ライトパルスを生成する。ここでは、カラムＣ０に接続される第１リード／ライト回路１３＿００のパルス生成回路４６、およびカラムＣ１に接続される第２リード／ライト回路１３＿００のパルス生成回路４６が、同時にライトパルスを生成する。これにより、カラムＣ０，Ｃ１に同時に書き込み動作が実行される。
【０１５８】
このとき、ページバッファロック回路５０は、ページバッファロックモードを設定している。これにより、ページバッファ回路４３には、外部から新たなデータが書き込まれない。すなわち、ページバッファ回路４３は、ステップＳ２７における書き込み動作（カラムＣ０，Ｃ１、ロウＲ０の書き込み動作）と同じデータを維持する。このため、ステップＳ３２におけるカラムＣ０，Ｃ１およびロウＲ１の書き込み動作では、カラムＣ０，Ｃ１およびロウＲ０と同じデータがメモリセルに書き込まれる。
【０１５９】
次に、ステップＳ３３において、コマンド／アドレス回路１６は、プリチャージコマンドを受信する。これにより、書き込まれたカラムＣ０，Ｃ１およびロウＲ１が非活性化される。
【０１６０】
そして、ロウアドレスが最大（最後のロウアドレス）でなければ（ステップＳ３４のＮｏ）、ステップＳ３０の動作が行われる。一方、ロウアドレスが最大であれば（ステップＳ３４のＹｅｓ）、書き込み動作は終了する。
【０１６１】
図２１は、第３実施形態に係る半導体記憶装置のページバッファロックモードにおけるページバッファロック回路５０の動作を示す図である。
【０１６２】
図２１に示すように、ページバッファロックモードにおいて、ページバッファロック回路５０は、信号ＰＢ＿ＬＯＣＫを「Ｈ」レベルにする。したがって、インバータＩＶ１４の出力は、「Ｌ」レベルとなる。ライトコマンドに基づく信号ＢＷＥＮＳ２は、書き込み動作時に「Ｈ」レベル、それ以外のときに「Ｌ」レベルになる。しかし、インバータＩＶ１４の出力が「Ｌ」レベルであるため、信号ＢＷＥＮＳ２に関わらず、ＡＮＤゲートＡＤ３の出力は「Ｌ」レベルになる。これにより、信号ＣＯＬ＜Ｃ＞に関わらず、ＡＮＤゲートＡＤ５は、「Ｌ」レベルの信号ＷＳＩＯＳＴＲＢＰ＜Ｃ＞を出力する。信号ＷＳＩＯＳＴＲＢＰ＜Ｃ＞が「Ｌ」レベルであるため、信号ＤＭに関わらず、ＮＡＮＤゲートＮＡ４の出力は「Ｈ」レベルになる。
【０１６３】
一方、リードコマンドに基づく信号ＰＲＥ＿ＲＳＩＯＳＴＲＢＰは、読み出し動作時に「Ｈ」レベル、それ以外のときに「Ｌ」レベルになる。しかし、インバータＩＶ１４の出力が「Ｌ」レベルであるため、信号ＰＲＥ＿ＲＳＩＯＳＴＲＢＰに関わらず、ＡＮＤゲートＡＤ４は「Ｌ」レベルの信号ＲＳＩＯＳＴＲＢＰを出力する。これにより、インバータＩＶ１５の出力は「Ｈ」レベルになる。
【０１６４】
ＮＡＮＤゲートＮＡ５にはＮＡＮＤゲートＮＡ４の「Ｈ」レベルの出力およびインバータＩＶ１５の「Ｈ」レベルの出力が入力されるため、ＮＡＮＤゲートＮＡ５は「Ｌ」レベルの信号ＰＢＣＯＬ＜Ｃ＞（「Ｈ」レベルの信号ＰＢＣＯＬｂ＜Ｃ＞）を出力する。
【０１６５】
「Ｌ」レベルの信号ＰＢＣＯＬ＜Ｃ＞および「Ｈ」レベルの信号ＰＢＣＯＬｂ＜Ｃ＞が入力されることで、トランスファーゲートＴＦ３はオフする。したがって、マルチプレクサＭＰ１からの信号Ｒｅａｄ Ｄａｔａ（リードデータ）および信号ＤＱｉｎ（ライトデータ）は、ページバッファＰＢに書き込まれない。
【０１６６】
［第３実施形態の効果］
ライトテストモードでは、カラムアドレスを固定してロウアドレスを変えることで、順次書き込みが行われる。このとき、例えば、同一カラムの全てのロウに対して、同じデータが書き込まれる。通常、書き込み動作では、選択されたカラムのページバッファ回路４３のデータが、ロウを変える度に書き換えられる。このため、同一カラムの全てのロウに対して同じデータを書き込むために、ページバッファ回路４３内にセット／リセット回路が設けられる必要がある。そして、外部からのデータに関わらずページバッファＰＢのデータがセット（「Ｈ」レベル）またはリセット（「Ｌ」レベル）されて維持される。しかし、この場合、カラムＣ０−Ｃ７用の全てのページバッファ回路４３にセット／リセット回路が必要になるため、回路面積が増加してしまう。
【０１６７】
これに対し、第３実施形態では、ページバッファロック回路５０によってページバッファロックモードが設定される。これにより、ライトテストモードの書き込み動作において、トランスファーゲートＴＦ３をオフすることができ、ページバッファ回路４３のデータが書き換えられることはない。これにより、同一カラムの全てのロウに対して、同じデータ（更新されないページバッファ回路４３のデータ）を書き込むことができる。すなわち、セット／リセット回路を設ける必要はなく、回路面積の拡大を最小限にしつつ、ライトテストモードの書き込み動作を行うことができる。
【０１６８】
＜第４実施形態＞
以下に図２２乃至図２７を用いて、第４実施形態に係る半導体記憶装置について説明する。なお、第４実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
【０１６９】
［第４実施形態の構成例］
図２２は、第４実施形態に係る半導体記憶装置におけるメモリセルアレイ１１＿０およびリード／ライト回路１３＿０を示すブロック図である。ここでは、メモリセルアレイ１１＿０がカラムＣ０−Ｃ７を含む例を示している。
【０１７０】
図２２に示すように、第４実施形態において、上記第１実施形態と異なる点は、リード／ライト回路１３＿０がマルチカラムデコーディング回路７０を含む点である。
【０１７１】
マルチカラムデコーディング回路７０は、書き込み動作において、第１乃至第８リード／ライト回路１３＿００−１３＿０７のパルス生成回路４６（カラムＣ０−Ｃ７用のパルス生成回路４６）を選択して活性化する。このとき、マルチカラムデコーディング回路７０は、カラムアドレスをデコーディングすることにより、カラムＣ０−Ｃ７用のパルス生成回路４６のうち１個または複数のパルス生成回路４６を選択する。選択された１個または複数のパルス生成回路４６は、同時にライトパルスを生成する。
【０１７２】
以下にマルチカラムデコーディング回路７０について、詳説する。
【０１７３】
図２３は、第４実施形態に係る半導体記憶装置におけるマルチカラムデコーディング回路７０を示す回路図である。ここでは、カラムＣ０−Ｃ７用のパルス生成回路４６が３ビットのカラムアドレス信号ＣＯＬ＜２：０＞（上位ビットＣＯＬ＜２＞、中位ビットＣＯＬ＜１＞、下位ビットＣＯＬ＜０＞）によって表される例を示す。カラムＣ０−Ｃ７のカラムアドレス信号ＣＯＬ＜２：０＞はそれぞれ、＜０００＞、＜００１＞、＜０１０＞、＜０１１＞、＜１００＞、＜１０１＞、＜１１０＞、および＜１１１＞である。なお、「０」は「Ｌ」レベル、「１」は「Ｈ」レベルを示す。
【０１７４】
図２３に示すように、マルチカラムデコーディング回路７０は、第１乃至第８カラムデコーディング回路７０＿０−７０＿７を含む。
【０１７５】
第１カラムデコーディング回路７０＿０は、ＮＯＲゲートＮＯ３−ＮＯ５、ＮＡＮＤゲートＮＡ６、およびインバータＩＶ１８を含む。
【０１７６】
ＮＯＲゲートＮＯ３には、信号ＳＫＩＰ０および信号ＣＯＬｂ＜０＞が入力される。ＮＯＲゲートＮＯ３の出力は、ＮＯＲゲートＮＯ５に入力される。ＮＯＲゲートＮＯ４には、信号ＳＫＩＰ０１および信号ＣＯＬｂ＜１＞が入力される。ＮＯＲゲートＮＯ４の出力は、ＮＯＲゲートＮＯ５に入力される。ＮＯＲゲートＮＯ５には、ＮＯＲゲートＮＯ３の出力およびＮＯＲゲートＮＯ４の出力が入力される。ＮＯＲゲートＮＯ５の出力は、ＮＡＮＤゲートＮＡ６に入力される。ＮＡＮＤゲートＮＡ６の出力は、インバータＩＶ１８に入力される。インバータＩＶ１８の出力（第１カラムデコーディング回路７０＿０の出力）は、カラムＣ０用のパルス生成回路４６に入力される。
【０１７７】
第２乃至第８カラムデコーディング７０＿１−７０＿７は、第１カラムデコーディング回路７０＿０と同様、ＮＯＲゲートＮＯ３−ＮＯ５、ＮＡＮＤゲートＮＡ６、およびインバータＩＶ１８を含む。ただし、第２乃至第８カラムデコーディング７０＿１−７０＿７では、ＮＯＲゲートＮＯ３−ＮＯ５、ＮＡＮＤゲートＮＡ６、およびインバータＩＶ１８に入力されるカラムアドレスの信号が異なる。
【０１７８】
第２カラムデコーディング７０＿１では、ＮＯＲゲートＮＯ３に信号ＣＯＬ＜０＞が入力され、ＮＯＲゲートＮＯ４に信号ＣＯＬｂ＜１＞が入力され、ＮＯＲゲートＮＯ５に信号ＣＯＬｂ＜２＞が入力される。そして、第２カラムデコーディング回路７０＿１の出力は、カラムＣ１用のパルス生成回路４６に入力される。
【０１７９】
第３カラムデコーディング７０＿２では、ＮＯＲゲートＮＯ３に信号ＣＯＬｂ＜０＞が入力され、ＮＯＲゲートＮＯ４に信号ＣＯＬ＜１＞が入力され、ＮＯＲゲートＮＯ５に信号ＣＯＬｂ＜２＞が入力される。そして、第３カラムデコーディング回路７０＿２の出力は、カラムＣ２用のパルス生成回路４６に入力される。
【０１８０】
第４カラムデコーディング７０＿３では、ＮＯＲゲートＮＯ３に信号ＣＯＬ＜０＞が入力され、ＮＯＲゲートＮＯ４に信号ＣＯＬ＜１＞が入力され、ＮＯＲゲートＮＯ５に信号ＣＯＬｂ＜２＞が入力される。そして、第４カラムデコーディング回路７０＿３の出力は、カラムＣ３用のパルス生成回路４６に入力される。
【０１８１】
第５カラムデコーディング７０＿４では、ＮＯＲゲートＮＯ３に信号ＣＯＬｂ＜０＞が入力され、ＮＯＲゲートＮＯ４に信号ＣＯＬｂ＜１＞が入力され、ＮＯＲゲートＮＯ５に信号ＣＯＬ＜２＞が入力される。そして、第５カラムデコーディング回路７０＿４の出力は、カラムＣ４用のパルス生成回路４６に入力される。
【０１８２】
第６カラムデコーディング７０＿５では、ＮＯＲゲートＮＯ３に信号ＣＯＬ＜０＞が入力され、ＮＯＲゲートＮＯ４に信号ＣＯＬｂ＜１＞が入力され、ＮＯＲゲートＮＯ５に信号ＣＯＬ＜２＞が入力される。そして、第６カラムデコーディング回路７０＿５の出力は、カラムＣ５用のパルス生成回路４６に入力される。
【０１８３】
第７カラムデコーディング７０＿６では、ＮＯＲゲートＮＯ３に信号ＣＯＬｂ＜０＞が入力され、ＮＯＲゲートＮＯ４に信号ＣＯＬ＜１＞が入力され、ＮＯＲゲートＮＯ５に信号ＣＯＬ＜２＞が入力される。そして、第７カラムデコーディング回路７０＿６の出力は、カラムＣ６用のパルス生成回路４６に入力される。
【０１８４】
第８カラムデコーディング７０＿７では、ＮＯＲゲートＮＯ３に信号ＣＯＬ＜０＞が入力され、ＮＯＲゲートＮＯ４に信号ＣＯＬ＜１＞が入力され、ＮＯＲゲートＮＯ５に信号ＣＯＬ＜２＞が入力される。そして、第８カラムデコーディング回路７０＿７の出力は、カラムＣ７用のパルス生成回路４６に入力される。
【０１８５】
［第４実施形態の書き込み動作例］
図２４は、第４実施形態に係る半導体記憶装置におけるマルチカラムデコーディング回路７０の各種信号による動作を示す図である。図２５乃至図２７は、第４実施形態に係る半導体記憶装置におけるデコーディング時のマルチカラムデコーディング回路７０の動作を示す図である。
【０１８６】
本例では、マルチカラムデコーディング回路７０は、信号ＳＫＩＰ０１，ＳＫＩＰ０を制御しつつ３ビットのカラムアドレスをデコーディングすることにより、カラムＣ０−Ｃ７用のパルス生成回路４６のうち、１個、２個、または４個のパルス生成回路４６を選択する。
【０１８７】
まず、図２４に示すように、信号ＳＫＩＰ０１が「Ｌ」レベル、かつ信号ＳＫＩＰ０が「Ｌ」レベルの場合について説明する。この場合、３ビットの各カラムアドレス信号によって、１個のパルス生成回路４６が選択される。
【０１８８】
例えば、図２５に示すように、カラムアドレス信号ＣＯＬ＜２：０＞が＜０００＞（ＣＯＬ＜２＞＝「Ｌ」、ＣＯＬ＜１＞＝「Ｌ」、ＣＯＬ＜０＞＝「Ｌ」、）の場合を例に説明する。
【０１８９】
このとき、第１カラムデコーディング回路７０＿０では、ＮＯＲゲートＮＯ３には、「Ｌ」レベルの信号ＳＫＩＰ０および「Ｈ」レベルの信号ＣＯＬｂ＜０＞が入力される。これにより、ＮＯＲゲートＮＯ３の出力は「Ｌ」レベルになる。一方、ＮＯＲゲートＮＯ４には、「Ｌ」レベルの信号ＳＫＩＰ０１および「Ｈ」レベルの信号ＣＯＬｂ＜１＞が入力される。これにより、ＮＯＲゲートＮＯ４の出力は「Ｌ」レベルになる。ＮＯＲゲートＮＯ５にはＮＯＲゲートＮＯ３の「Ｌ」レベルの出力およびＮＯＲゲートＮＯ４の「Ｌ」レベルの出力が入力されるため、ＮＯＲゲートＮＯ５の出力は「Ｈ」レベルになる。ＮＡＮＤゲートＮＡ６にはＮＯＲゲートＮＯ５の「Ｈ」レベルの出力および「Ｈ」レベルの信号ＣＯＬｂ＜２＞が入力されるため、ＮＡＮＤゲートＮＡ６の出力は「Ｌ」レベルになる。そして、インバータＩＶ１８の出力は、「Ｈ」レベルになる。したがって、「Ｈ」レベルの出力がカラムＣ０用のパルス生成回路４６に入力され、カラムＣ０用のパルス生成回路４６が活性化する。
【０１９０】
一方、第２カラムデコーディング回路７０＿１では、ＮＯＲゲートＮＯ３には、「Ｌ」レベルの信号ＳＫＩＰ０および「Ｌ」レベルの信号ＣＯＬ＜０＞が入力される。これにより、ＮＯＲゲートＮＯ３の出力は「Ｈ」レベルになる。一方、ＮＯＲゲートＮＯ４には、「Ｌ」レベルの信号ＳＫＩＰ０１および「Ｈ」レベルの信号ＣＯＬｂ＜１＞が入力される。これにより、ＮＯＲゲートＮＯ４の出力は「Ｌ」レベルになる。ＮＯＲゲートＮＯ５にはＮＯＲゲートＮＯ３の「Ｈ」レベルの出力およびＮＯＲゲートＮＯ４の「Ｌ」レベルの出力が入力されるため、ＮＯＲゲートＮＯ５の出力は「Ｌ」レベルになる。ＮＡＮＤゲートＮＡ６にはＮＯＲゲートＮＯ５の「Ｌ」レベルの出力および「Ｈ」レベルの信号ＣＯＬｂ＜２＞が入力されるため、ＮＡＮＤゲートＮＡ６の出力は「Ｈ」レベルになる。そして、インバータＩＶ１８の出力は、「Ｌ」レベルになる。したがって、「Ｌ」レベルの出力がカラムＣ１用のパルス生成回路４６に入力され、カラムＣ１用のパルス生成回路４６が非活性化する。
【０１９１】
また、第３乃至第８カラムデコーディング回路７０＿２−７０＿７は、第２カラムデコーディング回路７０＿１と同様に「Ｌ」レベルを出力する。これにより、カラムＣ２−Ｃ７用のパルス生成回路４６が非活性化する。
【０１９２】
したがって、図２４に示すように、信号ＳＫＩＰ０１が「Ｌ」レベル、信号ＳＫＩＰ０が「Ｌ」レベル、かつカラムアドレス信号ＣＯＬ＜２：０＞が＜０００＞の場合、カラムＣ０用のパルス生成回路４６が活性化する。
【０１９３】
同様に、カラムアドレス信号ＣＯＬ＜２：０＞が＜００１＞の場合、カラムＣ１用のパルス生成回路４６が活性化する。また、カラムアドレス信号ＣＯＬ＜２：０＞が＜０１０＞の場合、カラムＣ２用のパルス生成回路４６が活性化する。カラムアドレス信号ＣＯＬ＜２：０＞が＜０１１＞の場合、カラムＣ３用のパルス生成回路４６が活性化する。カラムアドレス信号ＣＯＬ＜２：０＞が＜１００＞の場合、カラムＣ４用のパルス生成回路４６が活性化する。カラムアドレス信号ＣＯＬ＜２：０＞が＜１０１＞の場合、カラムＣ５用のパルス生成回路４６が活性化する。カラムアドレス信号ＣＯＬ＜２：０＞が＜１１０＞の場合、カラムＣ６用のパルス生成回路４６が活性化する。カラムアドレス信号ＣＯＬ＜２：０＞が＜１１１＞の場合、カラムＣ７用のパルス生成回路４６が活性化する。
【０１９４】
このように、信号ＳＫＩＰ０１が「Ｌ」レベル、かつ信号ＳＫＩＰ０が「Ｌ」レベルの場合、３ビットの各カラムアドレス信号によって、１個のパルス生成回路４６が選択される。
【０１９５】
次に、図２４に示すように、信号ＳＫＩＰ０１が「Ｌ」レベル、かつ信号ＳＫＩＰ０が「Ｈ」レベルの場合について説明する。この場合、３ビットの各カラムアドレス信号によって、２個のパルス生成回路４６が選択される。
【０１９６】
例えば、図２６に示すように、カラムアドレス信号ＣＯＬ＜２：０＞が＜０００＞の場合を例に説明する。
【０１９７】
このとき、第１カラムデコーディング回路７０＿０では、ＮＯＲゲートＮＯ３には、「Ｈ」レベルの信号ＳＫＩＰ０および「Ｈ」レベルの信号ＣＯＬｂ＜０＞が入力される。これにより、ＮＯＲゲートＮＯ３の出力は「Ｌ」レベルになる。すなわち、「Ｈ」レベルの信号ＳＫＩＰ０が入力されるため、信号ＣＯＬｂ＜０＞（下位ビットＣＯＬ＜０＞）に関わらず、ＮＯＲゲートＮＯ３の出力は「Ｌ」レベルになる。その結果、図２５と同様に、第１カラムデコーディング回路７０＿０は、「Ｈ」レベルを出力する。したがって、カラムＣ０用のパルス生成回路４６が活性化する。
【０１９８】
このように、信号ＳＫＩＰ０が「Ｈ」レベルの場合、下位ビットＣＯＬ＜０＞に関わらず、最終的な出力は同じになる。一方、上位ビットＣＯＬ＜２＞または中位ビットＣＯＬ＜１＞が異なる場合、最終的な出力は異なる。
【０１９９】
カラムＣ１のカラムアドレスは、カラムＣ０に対して下位ビットＣＯＬ＜０＞のみが異なる。このため、第２カラムデコーディング回路７０＿１は第１カラムデコーディング回路７０＿０と同様に「Ｈ」レベルを出力する。したがって、カラムＣ１用のパルス生成回路４６が活性化する。
【０２００】
一方、カラムＣ２−Ｃ７のカラムアドレスは、カラムＣ０に対して上位ビットＣＯＬ＜２＞または中位ビットＣＯＬ＜１＞が異なる。このため、第３乃至第８カラムデコーディング回路７０＿２−７０＿７は第１カラムデコーディング回路７０＿０と異なり、「Ｌ」レベルを出力する。したがって、カラムＣ２−Ｃ７用のパルス生成回路４６が非活性化する。
【０２０１】
同様に、カラムアドレス信号ＣＯＬ＜２：０＞が＜００１＞の場合、カラムＣ０，Ｃ１用のパルス生成回路４６が活性化する。また、カラムアドレス信号ＣＯＬ＜２：０＞が＜０１０＞、＜０１１＞の場合、カラムＣ２，Ｃ３用のパルス生成回路４６が活性化する。カラムアドレス信号ＣＯＬ＜２：０＞が＜１００＞、＜１０１＞の場合、カラムＣ４，Ｃ５用のパルス生成回路４６が活性化する。カラムアドレス信号ＣＯＬ＜２：０＞が＜１１０＞、＜１１１＞の場合、カラムＣ６，Ｃ７用のパルス生成回路４６が活性化する。
【０２０２】
このように、信号ＳＫＩＰ０１が「Ｌ」レベル、かつ信号ＳＫＩＰ０が「Ｈ」レベルの場合、３ビットの各カラムアドレス信号によって、２個のパルス生成回路４６が選択される。
【０２０３】
次に、図２４に示すように、信号ＳＫＩＰ０１が「Ｈ」レベル、かつ信号ＳＫＩＰ０が「Ｈ」レベルの場合について説明する。この場合、３ビットの各カラムアドレス信号によって、４個のパルス生成回路４６が選択される。
【０２０４】
例えば、図２７に示すように、カラムアドレス信号ＣＯＬ＜２：０＞が＜０００＞の場合を例に説明する。
【０２０５】
このとき、第１カラムデコーディング回路７０＿０では、ＮＯＲゲートＮＯ３には、「Ｈ」レベルの信号ＳＫＩＰ０および「Ｈ」レベルの信号ＣＯＬｂ＜０＞が入力される。これにより、ＮＯＲゲートＮＯ３の出力は「Ｌ」レベルになる。すなわち、「Ｈ」レベルの信号ＳＫＩＰ０が入力されるため、信号ＣＯＬｂ＜０＞（下位ビットＣＯＬ＜０＞）に関わらず、ＮＯＲゲートＮＯ３の出力は「Ｌ」レベルになる。また、ＮＯＲゲートＮＯ４には、「Ｈ」レベルの信号ＳＫＩＰ０１および「Ｈ」レベルの信号ＣＯＬｂ＜１＞が入力される。すなわち、「Ｈ」レベルの信号ＳＫＩＰ０１が入力されるため、信号ＣＯＬｂ＜１＞（中位ビットＣＯＬ＜１＞）に関わらず、ＮＯＲゲートＮＯ４の出力は「Ｌ」レベルになる。その結果、図２５と同様に、第１カラムデコーディング回路７０＿０は、「Ｈ」レベルを出力する。したがって、カラムＣ０用のパルス生成回路４６が活性化する。
【０２０６】
このように、信号ＳＫＩＰ０，ＳＫＩＰ０１が「Ｈ」レベルの場合、下位ビットＣＯＬ＜０＞および中位ビットＣＯＬ＜１＞に関わらず、最終的な出力は同じになる。一方、上位ビットＣＯＬ＜２＞が異なる場合、最終的な出力は異なる。
【０２０７】
カラムＣ１−Ｃ３のカラムアドレスは、カラムＣ０に対して下位ビットＣＯＬ＜０＞または上位ビットＣＯＬ＜０＞が異なる。このため、第２乃至第４カラムデコーディング回路７０＿１−１０＿３は第１カラムデコーディング回路７０＿０と同様に「Ｈ」レベルを出力する。したがって、カラムＣ１−Ｃ３用のパルス生成回路４６が活性化する。
【０２０８】
一方、カラムＣ４−Ｃ７のカラムアドレスは、カラムＣ０に対して上位ビットＣＯＬ＜２＞が異なる。このため、第５乃至第８カラムデコーディング回路７０＿４−７０＿７は第１カラムデコーディング回路７０＿０と異なり、「Ｌ」レベルを出力する。したがって、カラムＣ４−Ｃ７用のパルス生成回路４６が非活性化する。
【０２０９】
同様に、カラムアドレス信号ＣＯＬ＜２：０＞が＜００１＞、＜０１０＞、＜０１１＞の場合、カラムＣ０−Ｃ３用のパルス生成回路４６が活性化する。また、カラムアドレス信号ＣＯＬ＜２：０＞が＜１００＞、＜１０１＞、＜１１０＞、＜１１１＞の場合、カラムＣ４−Ｃ７用のパルス生成回路４６が活性化する。
【０２１０】
このように、信号ＳＫＩＰ０１が「Ｈ」レベル、かつ信号ＳＫＩＰ０が「Ｈ」レベルの場合、３ビットの各カラムアドレス信号によって、４個のパルス生成回路４６が選択される。
【０２１１】
［第４実施形態の効果］
上記第４実施形態によれば、リード／ライト回路１３＿０がマルチカラムデコーディング回路７０を含む。マルチカラムデコーディング回路７０は、書き込み動作において、第カラムＣ０−Ｃ７用のパルス生成回路４６を選択して活性化する。このとき、マルチカラムデコーディング回路７０は、カラムアドレスをデコーディングすることにより、カラムＣ０−Ｃ７用のパルス生成回路４６のうち１個または複数のパルス生成回路４６を選択することができる。これにより、上記各実施形態に示すような動作、すなわち、選択された１個または複数のパルス生成回路４６が同時にライトパルスを生成する動作を実現することができる。
【０２１２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１３】
ＭＣ…メモリセルトランジスタ、Ｒ…可変抵抗素子、１３＿０…リード／ライト回路、４６パルス生成回路、４６Ｂ…ラッチ回路、４６Ｇ…ＳＲラッチ回路、ＡＤ１−ＡＤ２…ＡＮＤゲート。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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