(57)【要約】【課題】  読み出し時間を高速化する。【解決手段】  一つの実施形態によれば、不揮発性半導体記憶装置は、電流源、クランプ回路、メモリセル、センスアンプを含む。電流源は、一端が電源に接続され、他端からリファレンス電流を流す。クランプ回路は、制御トランジスタと増幅回路を含み、ビット線負荷容量を充電して制御トランジスタの他端をセル参照電圧にクランプする。メモリセルは、抵抗変化型素子を含み、一端がビット線を介してクランプ回路に接続され、他端がワード線に接続される。センスアンプは、抵抗変化型素子に記憶されているデータを検出する。【選択図】  図２
2018156701.tif 000002
【特許請求の範囲】
【請求項１】
一端が電源に接続され、他端からリファレンス電流を流す電流源と、
一端が前記電流源の他端に接続される制御トランジスタと、入力側のプラスポートにセル参照電圧が入力され、入力側のマイナスポートが前記制御トランジスタの他端に接続され、出力側が前記制御トランジスタの制御端子に接続され、前記制御トランジスタの他端から前記入力側のマイナスポートに帰還信号が入力され、前記制御トランジスタの制御端子に差動増幅した信号を出力する増幅回路とを含み、ビット線負荷容量を充電して前記制御トランジスタの他端を前記セル参照電圧にクランプするクランプ回路と、
抵抗変化型素子を含み、一端がビット線を介して前記クランプ回路に接続され、他端がワード線に接続されるメモリセルと、
前記抵抗変化型素子に記憶されているデータを検出するセンスアンプと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１制御信号がイネーブル状態のときに前記制御トランジスタの一端を第１参照電圧に設定する第１スイッチと、
前記制御トランジスタと前記メモリセルの間に設けられ、第２制御信号がイネーブル状態のときに前記制御トランジスタと前記メモリセルの間を接続する第２スイッチと、
を更に具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記センスアンプは、コンデンサ、インバータ、第３スイッチを含み、
前記コンデンサは、一端が前記電流源の他端に接続され、
前記インバータは、入力側が前記コンデンサの他端に接続され、
前記第３スイッチは、一端が前記コンデンサの他端に接続され、他端が前記インバータの他端に接続され、オン時に前記コンデンサの他端と前記インバータの他端を接続して前記インバータの出力信号を前記インバータの入力側に帰還入力させる
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記抵抗変化型素子は、抵抗値分布が異なる複数のデータを多値データとして記憶し、
前記センスアンプから出力される出力信号を入力し、前記センスアンプが読み出した前記抵抗変化型素子のデータがどの領域に存在するのかを判定し、判定結果に基づいて、前記抵抗変化型素子のデータの領域の絞込みとして前記セル参照電圧を変更する判定回路と、
前記判定回路での変更結果に基づいて、変更セル参照電圧を
前記増幅回路の入力側のマイナスポートに変更セル参照電圧を帰還信号として出力するＤＡコンバータと、
を更に具備することを特徴とする請求項１乃至３のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体記憶装置は、ＲｅＲＡＭ、ＰＣＲＡＭ、或いはＭＲＡＭであることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリであるＲｅＲＡＭ（Resistive Random Access Memory）、相変化メモリであるＰＣＭＲＡＭ（Phase Change Random Access Memory）、磁気抵抗メモリであるＭＲＡＭ（Magnetoresistive Random Access Memory）は、メモリセル内に抵抗変化型素子を含み、次世代不揮発性半導体記憶装置として多方面で開発されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１６５２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、読み出し時間を高速化することができる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、不揮発性半導体記憶装置は、電流源、クランプ回路、メモリセル、センスアンプを含む。電流源は、一端が電源に接続され、他端からリファレンス電流を流す。クランプ回路は、制御トランジスタと増幅回路を含む。制御トランジスタは、一端が電流源の他端に接続される。増幅回路は、入力側のプラスポートにセル参照電圧が入力され、入力側のマイナスポートが制御トランジスタの他端に接続され、出力側が制御トランジスタの制御端子に接続され、制御トランジスタの他端から入力側のマイナスポートに帰還信号が入力され、制御トランジスタの制御端子に差動増幅した信号を出力する。クランプ回路は、ビット線負荷容量を充電して制御トランジスタの他端をセル参照電圧にクランプする。メモリセルは、抵抗変化型素子を含み、一端がビット線を介してクランプ回路に接続され、他端がワード線に接続される。センスアンプは、抵抗変化型素子に記憶されているデータを検出する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置を示すブロック図である。
【図２】第１の実施形態に係る書き込み・読み出し回路書き込み・読み出し回路を示す回路図である。
【図３】第１の実施形態に係る変形例のメモリセルを示す回路図である。
【図４】第１の実施形態に係る電流源を示す回路図である。
【図５】第１の実施形態に係るセンスアンプを示す回路図である。
【図６】第１の実施形態にメモリセルの読み出し動作を示すタイミングチャート。
【図７】比較例の書き込み・読み出し回路を示す回路図である。
【図８】比較例のメモリセルの読み出し動作を示すタイミングチャート。
【図９】第１の実施形態に係るビット線負荷容量充電時間を示す図である。
【図１０】第２の実施形態に係る書き込み・読み出し回路を示す回路図である。
【図１１】第２の実施形態に係る多値データを有する抵抗変化型素子を示す図である。
【図１２】第２の実施形態に係るメモリセルの読み出し動作を示すフローチャート。
【０００７】
以下本発明の実施形態について図面を参照しながら説明する。
【０００８】
（第１の実施形態）
まず、本発明の第一の実施形態に係る不揮発性半導体記憶装置について、図面を参照して説明する。図１は不揮発性半導体記憶装置を示すブロック図である。本実施形態では、制御トランジスタと増幅回路を含むクランプ回路を用いてビット線負荷容量を高速に充電して読み出し時間を高速化している。
【０００９】
図１に示すように、不揮発性半導体記憶装置１００は、制御回路１０、デコーダ／ドライバ回路１１、ワード線選択回路１２、ビット線選択回路１３、メモリセルアレイ１４、書き込み・読み出し回路１５、入出力回路１６を含む。不揮発性半導体記憶装置１００は、抵抗変化型メモリであるＲｅＲＡＭ（Resistive Random Access Memory）である。不揮発性半導体記憶装置１００は、ホスト２００と各種情報の授受を行う。
【００１０】
制御部１０は、ホスト２００から書き込み要求／読み出し要求などを受け取る。制御部１０は、デコーダ／ドライバ回路１１との間でコマンド／ステータスなどの授受を行う。制御部１０は、アドレス線を介してアドレス情報をワード線選択回路１２へ送信する。制御部１０は、アドレス線を介してアドレス情報をビット線選択回路１３へ送信する。制御部１０は、書き込み／プリチャージ／読み出し等の制御信号を書き込み・読み出し回路１５へ送信する。制御部１０は、データ入出力線を介して入出力回路１６との間でデータの授受を行う。制御部１０は、入出力回路１６から読み出されたデータをホスト２００へ送信する。
【００１１】
デコーダ／ドライバ回路１１は、制御信号をワード線選択回路１２へ送信する。デコーダ／ドライバ回路１１は、制御信号をビット線選択回路１３へ送信する。ワード線選択回路１２は、デコーダ／ドライバ回路１１の制御信号と制御部１０のアドレス情報に基づいてワード線を選択する。ビット線選択回路１３は、デコーダ／ドライバ回路１１の制御信号と制御部１０のアドレス情報に基づいてビット線を選択する。
【００１２】
メモリセルアレイ１４は、複数のメモリセル、複数のワード線、複数のビット線が３次元的に配置されるメモリセルアレイである。
【００１３】
書き込み・読み出し回路１５は、制御回路１０の制御信号に基づいて、メモリセルの書き込み／プリチャージ／読み出し等を実行する。入出力回路１６は、書き込み・読み出し回路１５との間でデータの授受を行う。
【００１４】
図２に示すように、書き込み・読み出し回路１５は、電流源１、クランプ回路２、センスアンプ３、スイッチＳＷ１、スイッチＳＷ２を含む。書き込み・読み出し回路１５は、ビット線ＢＬを介してメモリセルＭＣ１に接続される。
【００１５】
メモリセルＭＣ１は、２値（高抵抗状態／低抵抗状態）を記憶する抵抗変化型素子Ｒｃｅｌｌを含む。抵抗変化型素子Ｒｃｅｌｌは、一端がビット線ＢＬに接続され、他端がワード線ＷＬに接続される。ビット線ＢＬは、低電位側電源（接地電位）Ｖｓｓとの間にビット線負荷容量Ｃｂｌが形成される。なお、ビット線負荷容量Ｃｂｌは、ビット線寄生容量とも呼称される。
【００１６】
電流源１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続される。スイッチＳＷ１は、一端にセンスアンプ参照信号Ｓｃｍｐｒｅｆが入力され、他端がノードＮ１に接続され、制御信号Ｓｐｒｅｃｈｅｎがイネーブル状態のときにオンしてセンスアンプ参照信号ＳｃｍｐｒｅｆをノードＮ１に送信する。
【００１７】
クランプ回路２は、制御トランジスタＭＴ１、増幅回路２１を含む。制御トランジスタＭＴ１は、Ｎｃｈ  ＭＯＳトランジスタである。制御トランジスタＭＴ１は、一端（ドレイン）がノードＮ１に接続され、制御端子（ゲート）が増幅回路２１の出力側に接続され、他端（ソース）がノードＮ２に接続される。
【００１８】
メモリセルＭＣ１の読み出し動作のときに、ビット線ＢＬにはセル電流Ｉｃｅｌｌが流れる。
【００１９】
増幅回路２１は、高利得で高速動作する負帰還差動増幅回路である。増幅回路２１は、入力側のプラス（＋）ポートにセル参照信号Ｓｃｅｌｌｒｅｆが入力され、入力側のマイナス（−）ポートがノードＮ２に接続される。増幅回路２１は、セル参照信号ＳｃｅｌｌｒｅｆとノードＮ２から帰還される帰還信号Ｓｆｄを比較して、比較増幅された信号を制御トランジスタＭＴ１の制御端子（ゲート）に出力する。
【００２０】
スイッチＳＷ２は、一端がノードＮ２に接続され、他端がビット線ＢＬを介してメモリセルＭＣ１に接続される。スイッチＳＷ２は、例えば、マルチプレクサ（Multiplexer）から構成され、制御信号Ｓｓａｅｎがイネーブル状態のときにノードＮ２とビット線ＢＬの間を接続する。
【００２１】
センスアンプ３は、入力側がノードＮ１の電圧情報（検知電圧）とセンスアンプ参照信号Ｓｃｍｐｒｅｆが入力され、メモリセルＭＣ１の抵抗変化型素子Ｒｃｅｌｌに記憶されているデータを検出し、センスアンプ出力信号Ｓｃｍｐｏｕｔとして出力する。
【００２２】
本実施形態では、メモリセルを抵抗変化型素子Ｒｃｅｌｌから構成されるメモリセルＭＣ１にしているが、図３（ａ）に示すメモリセルＭＣ２、或いは図３（ｂ）に示すメモリセルＭＣ３を用いてもよい。
【００２３】
図３（ａ）に示すように、メモリセルＭＣ２は、抵抗変化型素子ＲｃｅｌｌとダイオードＤ１を含む。抵抗変化型素子Ｒｃｅｌｌは、一端がビット線ＢＬに接続される。ダイオードＤ１は、アノードが抵抗変化型素子Ｒｃｅｌｌの他端に接続され、カソードがワード線ＷＬに接続される。ビット線ＢＬと低電位側電源（接地電位）の間にビット線負荷容量Ｃｂｌａが形成される。
【００２４】
図３（ｂ）に示すように、メモリセルＭＣ３は、制御トランジスタＭＴ２と抵抗変化型素子Ｒｃｅｌｌを含む。制御トランジスタＭＴ２は、Ｎｃｈ  ＭＯＳトランジスタである。制御トランジスタＭＴ２は、一端（ドレイン）がビット線ＢＬに接続され、制御端子（ゲート）がワード線ＷＬに接続される。抵抗変化型素子Ｒｃｅｌｌは、一端が制御トランジスタＭＴ２の他端（ソース）に接続され、他端が低電位側電源（接地電位）に接続される。ビット線ＢＬと低電位側電源（接地電位）の間にビット線負荷容量Ｃｂｌｂが形成される。ビット線負荷容量Ｃｂｌは、例えば数ｐＦと大きな値を有する。
【００２５】
図４に示すように、電流源１は、カレントミラー回路から構成される。具体的には、電流源１は、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１とＰｃｈ  ＭＯＳトランジスタＰＭＴ２を含む。
【００２６】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、一端（ソース）が高電位側電源Ｖｄｄに接続され、制御端子（ゲート）が他端（ドレイン）に接続され、他端（ドレイン）側からセル基準電流ｒｅｆが流れる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、一端（ソース）が高電位側電源Ｖｄｄに接続され、制御端子（ゲート）がＰｃｈ  ＭＯＳトランジスタＰＭＴ１の制御端子（ゲート）に接続され、他端（ドレイン）側からリファレンス電流Ｉｃｅｌｌｒｅｆが流れる。
【００２７】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１とＰｃｈ  ＭＯＳトランジスタＰＭＴ２のミラー比が１（Ｗｇ(pmt1)（ゲート幅）／Ｌｇ(pmt1)（ゲート長）＝Ｗｇ(pmt2)（ゲート幅）／Ｌｇ(pmt2)（ゲート長））の場合、リファレンス電流Ｉｃｅｌｌｒｅｆはリファレンス基準電流Ｉｃｅｌｌｒｆと同一に設定される。
【００２８】
図５に示すように、センスアンプ３は、コンデンサＣ１、インバータＩＮＶ１、スイッチＳＷ３を含む。
【００２９】
コンデンサＣ１は、一端がノードＮ１に接続される。スイッチＳＷ３は、一端がコンデンサＣ１の他端及びインバータＩＮＶ１の入力側に接続され、他端がインバータＩＮＶ１の出力側に接続され、センスアンプ参照信号Ｓｃｍｐｒｅｆがイネーブル状態のときにオンしてインバータＩＮＶ１の出力側を入力側に接続する。
【００３０】
インバータＩＮＶ１は、入力側がコンデンサＣ１の他端に接続され、入力側のデータを反転する。センスアンプ参照信号Ｓｃｍｐｒｅｆがイネーブル状態のときに、インバータＩＮＶ１は、出力側の信号が入力側に帰還入力される。インバータＩＮＶ１及びスイッチＳＷ３により、メモリセルＭＣ１の抵抗変化型素子Ｒｃｅｌｌに記憶されているデータが検出され、センスアンプ出力信号Ｓｃｍｐｏｕｔとして出力される。
【００３１】
次に、メモリセルの読み出し動作について図６を参照して説明する。図６は、メモリセルの読み出し動作を示すタイミングチャートである。
【００３２】
図６に示すように、制御信号Ｓｐｒｅｃｈｅｎが“Ｌｏｗ”レベルのディセーブル状態（以降、”ｄｉｓａｂｌｅ“状態と呼称する）から”Ｈｉｇｈ“レベルのイネーブル状態（以降、”ｅｎａｂｌｅ“状態と呼称する）に変化すると、スイッチＳＷ１がオンして、ノードＮ１にセンスアンプ参照信号Ｓｃｍｐｒｅｆが入力される。
【００３３】
制御信号Ｓｐｒｅｃｈｅｎが“ｅｎａｂｌｅ”状態を維持し、制御信号Ｓｓａｅｎが”ｄｉｓａｂｌｅ“状態から“ｅｎａｂｌｅ”状態に変化すると、スイッチＳＷ２がオンして、クランプ回路２が動作を開始する。
【００３４】
具体的には、クランプ回路２の増幅回路２１にセル参照信号Ｓｃｅｌｌｒｅｆとしてのセル参照電圧Ｖｃｅｌｌｒｅｆが入力されると、増幅回路２１は、セル参照電圧ＶｃｅｌｌｒｅｆとノードＮ２から帰還入力される帰還信号Ｓｆｄの電圧を比較し、比較増幅した信号を制御トランジスタＭＴ１の制御端子（ゲート）に入力し、ノードＮ２の電圧を短時間でセル参照電圧Ｖｃｅｌｌｒｅｆになるように高速動作する。
【００３５】
クランプ回路２の動作により、ビット線負荷容量Ｃｂｌは急速充電され、充電時間Ｔ１１でノードＮ２（ビット線負荷容量Ｃｂｌの一端側）がセル参照電圧Ｖｃｅｌｌｒｅｆにクランプされる。即ち、ビット線負荷容量Ｃｂｌは短時間でプリチャージされ、一端がセル参照電圧Ｖｃｅｌｌｒｅｆに迅速にクランプされる。
【００３６】
ここで、クランプ回路２の増幅回路２１は、高利得、高速差動増幅回路を用いているので、ノードＮ２の電圧がセル参照電圧Ｖｃｅｌｌｒｅｆに近づいてもビット線負荷容量Ｃｂｌを充電する充電電流が小さくなることはない。したがって、ノードＮ２の電圧変化において裾引きが発生しない。
【００３７】
続いて、制御信号Ｓｓａｅｎが“ｅｎａｂｌｅ”状態を維持し、制御信号Ｓｐｒｅｃｈｅｎが“ｅｎａｂｌｅ”状態から”ｄｉｓａｂｌｅ“状態に変化すると、ノードＮ１へのセンスアンプ参照信号Ｓｃｍｐｒｅｆの供給が遮断される。センスアンプ参照信号Ｓｃｍｐｒｅｆの供給が遮断されると、制御トランジスタＭＴ１からメモリセルＭＣ１へセル電流Ｉｃｅｌｌが流れる。電流源１はリファレンス電流Ｉｃｅｌｌｒｅｆを流そうとするが、セル電流Ｉｃｅｌｌとリファレンス電流Ｉｃｅｌｌｒｅｆの大小により、センスアンプ３側に電流が供給されるか、或いはセンスアンプ３側から電流が引き抜かれるかが決まる。その結果、ノードＮ１は上昇或いは下降してセンスアンプ３によるメモリセルのデータ読み出しが開始される。
【００３８】
ノードＮ１の検知電圧Ｖｓｅｎｓｅは、抵抗変化型素子Ｒｃｅｌｌに記憶されているデータが低抵抗状態の値の場合、徐々に低下する。これに対して抵抗変化型素子Ｒｃｅｌｌに記憶されているデータが高低抵抗状態の値の場合、徐々に上昇する。
【００３９】
センスアンプ３は、ノードＮ１の検知電圧Ｖｓｅｎｓｅの変化を検出する。抵抗変化型素子Ｒｃｅｌｌに記憶されているデータが低抵抗状態の値の場合、インバータＩＮＶ１の閾値電圧Ｖｔｈよりも高いセンスアンプ出力信号Ｓｃｍｐｏｕｔ（“Ｈｉｇｈ”レベル）が出力される。これに対して抵抗変化型素子Ｒｃｅｌｌに記憶されているデータが高抵抗状態の値の場合、インバータＩＮＶ１の閾値電圧Ｖｔｈよりも低いセンスアンプ出力信号Ｓｃｍｐｏｕｔ（“Ｌｏｗ”レベル）が出力される。
【００４０】
次に、比較例のクランプ回路について図７を参照して説明する。図７は、比較例の書き込み・読み出し回路を示す回路図である。なお、比較例の不揮発性半導体記憶装置は、書き込み・読み出し回路以外は本実施形態の不揮発性半導体記憶装置１００と同様な構造を有するので異なる部分のみ説明する。
【００４１】
図７に示すように、比較例の書き込み・読み出し回路１５ａは、電流源１、センスアンプ３ａ、制御トランジスタＭＴ１、スイッチＳＷ２、スイッチＳＷ１１を含む。
【００４２】
制御トランジスタＭＴ１は、一端（ドレイン）がノードＮ１に接続され、制御端子（ゲート）に制御信号Ｓｃｌｍｐが入力され、他端（ソース）がノードＮ２に接続される。制御トランジスタＭＴ１は、クランプ信号Ｓｃｌａｍｐから制御トランジスタＭＴ１の閾値電圧（Ｖｔｈ）だけ低下した電圧にノードＮ２をクランプする。
【００４３】
メモリセルＭＣ１の読み出し動作のときに、ビット線ＢＬにはセル電流Ｉｃｅｌｌが流れる。
【００４４】
スイッチＳＷ１１は、一端がノードＮ１に接続され、他端にセンスアンプ参照信号Ｓｃｍｐｒｅｆが入力される。スイッチＳＷ１１は、イコライズ信号Ｓｅｑｅｎが“ｅｎａｂｌｅ”状態のときにオンする。
【００４５】
センスアンプ３ａは、入力側のプラス（＋）ポートがノードＮ１に接続され、入力側のマイナス（−）ポートにセンスアンプ参照信号Ｓｃｍｐｒｅｆが入力され、メモリセルＭＣ１の抵抗変化型素子Ｒｃｅｌｌに記憶されているデータを検出し、センスアンプ出力信号Ｓｃｍｐｏｕｔとして出力する。
【００４６】
次に、比較例のメモリセルの読出し動作について、図８を参照して説明する。図８は、比較例のメモリセルの読出し動作を示すタイミングチャートである。
【００４７】
図８に示すように、イコライズ信号Ｓｅｑｅｎが”ｄｉｓａｂｌｅ“状態から”ｅｎａｂｌｅ“状態に変化すると、スイッチＳＷ１１がオンする。
【００４８】
次に、イコライズ信号Ｓｅｑｅｎが”ｅｎａｂｌｅ“状態を維持し、制御信号Ｓｓａｅｎが”ｄｉｓａｂｌｅ“状態から“ｅｎａｂｌｅ”状態に変化すると、ビット線負荷容量Ｃｂｌの充電が開始される。
【００４９】
比較例の場合、制御トランジスタＭＴ１は、制御信号Ｓｃｌｍｐから制御トランジスタＭＴ１の閾値電圧（Ｖｔｈ）だけ低下した電圧にノードＮ２を設定しようとする。ところが、ノードＮ２がその電圧に近づく程、制御トランジスタＭＴ１はオフ状態に近くなり、充電電流が小さくなり、一定な電圧に達する充電時間Ｔ２２が長くなる。
【００５０】
このため、イコライズ信号Ｓｅｑｅｎの“ｅｎａｂｌｅ”状態の期間を長く設定する必要がある。
【００５１】
続いて、制御信号Ｓｓａｅｎが“ｅｎａｂｌｅ”状態を維持し、イコライズ信号Ｓｅｑｅｎが“ｅｎａｂｌｅ”状態から“ｄｉｓａｂｌｅ”状態に変化すると、ビット線負荷容量Ｃｂｌに充電された電荷が徐々に放電され、センスアンプ３ａのメモリセルのデータ読み出しが開始される。
【００５２】
抵抗変化型素子Ｒｃｅｌｌに記憶されているデータが低抵抗状態の値の場合、徐々に低下する。これに対して抵抗変化型素子Ｒｃｅｌｌに記憶されているデータが高抵抗状態の値の場合、徐々に上昇する。
【００５３】
センスアンプ３ａは、ノードＮ１の検知電圧Ｖｓｅｎｓｅを入力側のプラス（＋）ポートに入力し、センスアンプ参照信号Ｓｃｍｐｒｅｆの電圧を入力し、比較演算処理を行ない、比較結果をセンスアンプ出力信号Ｓｃｍｐｏｕｔとして出力する。
【００５４】
抵抗変化型素子Ｒｃｅｌｌに記憶されているデータが低抵抗状態の値の場合、センスアンプ参照信号Ｓｃｍｐｒｅｆの電圧よりも低くなるので“Ｌｏｗ”レベルのセンスアンプ出力信号Ｓｃｍｐｏｕｔが出力される。これに対して抵抗変化型素子Ｒｃｅｌｌに記憶されているデータが高抵抗状態の値の場合、センスアンプ参照信号Ｓｃｍｐｒｅｆの電圧よりも高くなるので“Ｈｉｇｈ”レベルのセンスアンプ出力信号Ｓｃｍｐｏｕｔが出力される。
【００５５】
比較例の不揮発性半導体記憶装置では、ビット線負荷容量Ｃｂｌを充電するために、イコライズ信号Ｓｅｑｅｎの“ｅｎａｂｌｅ”状態の期間（イコライズ時間）が長くなり、ビット線負荷容量Ｃｂｌを充電する充電時間Ｔ２２が長くなる。
【００５６】
本実施形態の不揮発性半導体記憶装置１００では、充電時間Ｔ１１がビット線負荷容量Ｃｂｌとセル電流に依存しない。これに対して比較例の不揮発性半導体記憶装置では、充電時間Ｔ２２がビット線負荷容量Ｃｂｌとセル電流に依存する。
【００５７】
次に、不揮発性半導体記憶装置のビット線負荷容量充電時間について図９を参照して説明する。図９は、ビット線負荷容量充電時間を示す図である。
【００５８】
図９に示すように、本実施形態の不揮発性半導体記憶装置１００では、比較例の不揮発性半導体記憶装置と比較して大幅に充電時間を短縮化することができる。なお、本実施形態の充電時間Ｔ１１は、増幅回路２１の速度と消費電流に依存する。増幅回路２１を高速化すれば充電時間Ｔ１１を短縮化でき、消費電流を増やせば充電時間Ｔ１１を短縮化できる。
【００５９】
上述したように、本実施形態の不揮発性半導体記憶装置では、電流源１、クランプ回路２、センスアンプ３、スイッチＳＷ１、スイッチＳＷ２を含む書き込み・読み出し回路１５が設けられる。書き込み・読み出し回路１５は、ビット線ＢＬを介してメモリセルＭＣ１に接続される。クランプ回路２は、制御トランジスタＭＴ１、増幅回路２１を含む。増幅回路２１は、セル参照信号ＳｃｅｌｌｒｅｆとノードＮ２から帰還される帰還信号Ｓｆｄを比較して、比較増幅された信号を制御トランジスタＭＴ１の制御端子（ゲート）に出力する。クランプ回路２は、ビット線負荷容量Ｃｂｌを急速充電し、ノードＮ２をセル参照電圧Ｖｃｅｌｌｒｅｆに短時間でクランプする。
【００６０】
したがって、ビット線負荷容量Ｃｂｌの充電時間Ｔ１１を短時間化でき、しかも充電時間Ｔ１１がビット線負荷容量Ｃｂｌとセル電流Ｉｃｅｌｌに依存しない。このため、メモリセルＭＣ１のデータ読み出し動作を高速化することができる。
【００６１】
なお、本実施形態では、不揮発性半導体記憶装置をＲｅＲＡＭにしているが、必ずしもこれに限定されるものではない。例えば、抵抗変化型素子を有するＰＣＲＡＭやＭＲＡＭにも適用することができる。
【００６２】
（第２の実施形態）
次に、本発明の第２の実施形態に係る不揮発性半導体記憶装置について、図面を参照して説明する。図１０は書き込み・読み出し回路を示す回路図である。本実施形態では、クランプ回路、判定回路、及びＤＡコンバータを用いて、ビット線負荷容量の高速充電と、多値のメモリセルデータの高速読み出しとを両立化している。
【００６３】
以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６４】
図１０に示すように、本実施形態の不揮発性半導体記憶装置の書き込み・読み出し回路１５１は、電流源１、クランプ回路、センスアンプ３、判定回路４、ＤＡコンバータ５、スイッチＳＷ１、スイッチＳＷ２を含む。
【００６５】
書き込み・読み出し回路１５１は、ビット線ＢＬを介してメモリセルＭＣ１ｎに接続される。メモリセルＭＣ１ｎは、多値データが記憶される抵抗変化型素子Ｒｃｅｌｌｎを含む。抵抗変化型素子Ｒｃｅｌｌｎは一端がビット線ＢＬに接続され、他端がワード線ＷＬに接続される。
【００６６】
メモリセルＭＣ１ｎの読み出し動作のときに、ビット線ＢＬにはセル電流Ｉｃｅｌｌが流れる。
【００６７】
抵抗変化型素子Ｒｃｅｌｌｎの多値データは、図１１（ａ）に示すように、メモリセル抵抗値が異なるデータ“Ａ”グループ、データ“Ｂ”グループ、・・・、データ“Ｎ−１”グループ、データ“Ｎ”グループのｎ種類（ただし、ｎは２以上の整数）に分類される。各グループは、互いに離間している。
【００６８】
ノードＮ１の検知電圧Ｖｓｅｎｓｅ  、抵抗変化型素子Ｒｃｅｌｌｎの多値データ、セル参照電圧Ｖｃｅｌｌｒｅｆの関係を、図１１（ｂ）にように表示することができる。例えば、データ“Ｎ−１”グループとデータ“Ｎ”グループの間にセル参照電圧Ｖｃｅｌｌｒｅｆ（１）が配置される。図示しないデータ“Ｎ−２”グループとデータ“Ｎ−１”グループの間にセル参照電圧Ｖｃｅｌｌｒｅｆ（２）が配置される。データ“Ｂ”グループと図示しないデータ“Ｃ”グループの間に、セル参照電圧Ｖｃｅｌｌｒｅｆ（ｍ−１）が配置される。データ“Ａ”グループとデータ“Ｂ”グループの間にセル参照電圧Ｖｃｅｌｌｒｅｆ（ｍ）が配置される。
【００６９】
ここで、データ“Ｎ”グループのメモリセルの抵抗変化型素子Ｒｃｅｌｌｎは、例えば高抵抗状態である。データ“Ａ”グループ、データ“Ｂ”グループ、・・・、データ“Ｎ−１”グループのメモリセルの抵抗変化型素子Ｒｃｅｌｌｎは、例えば低抵抗化処理が実行され、抵抗変化型素子Ｒｃｅｌｌｎの状態が変化して抵抗値が変化する。
【００７０】
判定回路４は、センスアンプ３で検出された抵抗変化型素子Ｒｃｅｌｌｎのデータ情報であるセンスアンプ出力信号Ｓｃｍｐｏｕｔを入力する。  判定回路４は、メモリセルＭＣ１ｎの抵抗変化型素子Ｒｃｅｌｌｎに記憶されているデータ情報が図１１に示す２つのデータグループ群のいずれかに存在するかを判定する。例えば、第１グループ群をデータ“Ａ”グループ、データ“Ｂ”グループ、・・・、データ“ｋ−１”グループとし、第２グループ群を、データ“ｋ−１”グループ、・・・、データ“Ｎ−１”グループ、データ“Ｎ”グループとする。判定結果に基づいて、抵抗変化型素子Ｒｃｅｌｌｎに記憶されているデータ情報が存在するデータグループ群を更に２分割して、セル参照電圧Ｖｃｅｌｌｒｅｆを変更する。判定回路４での判定処理、セル参照電圧Ｖｃｅｌｌｒｅｆの変更処理等は、デジタル演算処理によるものである。
【００７１】
ＤＡコンバータ５は、判定回路４と増幅回路２１の入力側のプラス（＋）ポートの間に設けられる。ＤＡコンバータ５は、判定回路４から出力される出力信号に基づいてアナログ信号である変更されたセル参照信号Ｓｃｅｌｌｒｅｆｘを増幅回路２１の入力側のプラス（＋）ポートに帰還信号として出力する。ここでは、最初の読み出し動作では、セル参照信号Ｓｃｅｌｌｒｅｆが増幅回路２１の入力側のプラス（＋）ポートに入力される。
【００７２】
次に、本実施形態の不揮発性半導体記憶装置のメモリセルの読み出し動作について、図１２を参照して説明する。図１２は、メモリセルの読み出し動作を示すフローチャートである。
【００７３】
図１２に示すように、まず、制御信号Ｓｐｒｅｃｈｅｎを“ｅｎａｂｌｅ”状態にしてスイッチＳＷ１をオンさせてノードＮ１にセンスアンプ参照信号Ｓｃｍｐｒｅｆを入力する。制御信号Ｓｓａｅｎを“ｅｎａｂｌｅ”状態にしてスイッチＳＷ２をオンさせて、クランプ回路２の増幅回路２１の入力側のプラス（＋）ポートにセル参照電圧Ｖｃｅｌｌｒｅｆを入力する。ここで、セル参照電圧Ｖｃｅｌｌｒｅｆは、図１２に示すようにメモリセル抵抗値が中央値に分布するデータグループに隣接するセル参照電圧を選択するのが好ましい（ステップＳ１）。
【００７４】
スイッチＳＷ２がオンし、セル参照電圧Ｖｃｅｌｌｒｅｆが入力されると、クランプ回路２が動作を開始してビット線負荷容量Ｃｂｌを短時間で充電してノードＮ２をセル参照電圧Ｖｃｅｌｌｒｅｆにクランプする（ステップＳ２）。
【００７５】
スイッチＳＷ１がオフすると、セル電流Ｉｃｅｌｌとリファレンス電流Ｉｃｅｌｌｒｅｆの大小により、ノードＮ１の電圧が変化してセンスアンプ３が動作を開始してセンスアンプ出力信号Ｓｃｍｐｏｕｔを出力する（ステップＳ３）。
【００７６】
判定回路４は、センスアンプ出力信号Ｓｃｍｐｏｕｔを入力し、メモリセルＭＣ１ｎの抵抗変化型素子Ｒｃｅｌｌｎに記憶されているデータが２つのデータグループ群の内いずれかに存在するのかを判定する（ステップＳ４）。
【００７７】
次のステップでは、判定回路４は、２つのデータグループ群の内で抵抗変化型素子Ｒｃｅｌｌｎに記憶されているデータが存在するデータグループ群を更に２分類してセル参照電圧Ｖｃｅｌｌｒｅｆを変更する。ＤＡコンバータ４は、判定回路４の判定結果に基づいて、アナログ値である変更されたセル参照電圧Ｖｃｅｌｌｒｅｆｘを帰還信号として増幅回路２１の入力側のプラス（＋）ポートに出力する（ステップＳ５）。
【００７８】
抵抗変化型素子Ｒｃｅｌｌｎに記憶されているデータが図１１に示すどのデータグループに存在するかを特定できるまで、Ｎ回判定処理を行ない、一番近いのかを判定を行なう。
【００７９】
上述したように、本実施形態の不揮発性半導体記憶装置では、電流源１、クランプ回路、センスアンプ３、判定回路４、ＤＡコンバータ５、スイッチＳＷ１、スイッチＳＷ２を含む書き込み・読み出し回路１５１が設けられる。書き込み・読み出し回路１５１は、ビット線ＢＬを介してメモリセルＭＣ１ｎに接続される。メモリセルＭＣ１ｎは、多値データが記憶される抵抗変化型素子Ｒｃｅｌｌｎを含む。抵抗変化型素子Ｒｃｅｌｌｎは一端がビット線ＢＬに接続され、他端がワード線ＷＬに接続される。判定回路４は、センスアンプ出力信号Ｓｃｍｐｏｕｔを入力し、メモリセルＭＣ１ｎの抵抗変化型素子Ｒｃｅｌｌｎに記憶されているデータ情報がどのデータグループ群に存在するかを判定する。なお、判定においては、例えば、Ｎ回（Ｎ：２以上）比較を行う。ＤＡコンバータ５は、変更されたセル参照信号Ｓｃｅｌｌｒｅｆｘを増幅回路２１の入力側のプラス（＋）ポートに帰還信号として出力する。どのデータグループ群に存在するかの判定を、例えばＮ回（Ｎ：２以上）の比較を行なうことにより、どのデータグループ群に存在するかの特定を行なうことができる。
【００８０】
したがって、ビット線負荷容量の高速充電と多値のメモリセルデータの高速読み出しとを両立化することができる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
１  電流源
２  クランプ回路
３、３ａ  センスアンプ
４  判定回路
５  ＤＡコンバータ
１０  制御回路
１１  デコーダ／ドライバ回路
１２  ワード線選択回路
１３  ビット線選択回路
１４  メモリセルアレイ
１５、１５ａ、１５１  書き込み・読み出し回路
１６  入出力回路
２１  増幅回路
１００  不揮発性半導体記憶装置
２００  ホスト
ＢＬ  ビット線
Ｃ１  コンデンサ
Ｃｂｌ、Ｃｂｌａ、Ｃｂｌｂ  ビット線負荷容量
Ｄ１  ダイオード
Ｉｃｅｌｌ  セル電流
Ｉｃｅｌｌｒｅｆ  リファレンス電流
Ｉｃｅｌｌｒｆ  リファレンス基準電流
ＩＮＶ１  インバータ
ＭＣ１〜３、ＭＣ１ｎ  メモリセル
ＭＴ１、ＭＴ２  制御トランジスタ
Ｎ１、Ｎ２  ノード
ＰＭＴ１、ＰＭＴ２  Ｐｃｈ  ＭＯＳトランジスタ
Ｒｃｅｌｌ、Ｒｃｅｌｌｎ  抵抗変化型素子
Ｓｃｅｌｌｒｅｆ、Ｓｃｅｌｌｒｅｆｘ  セル参照信号
Ｓｃｍｐｏｕｔ  センスアンプ出力信号
Ｓｃｍｐｒｅｆ  センスアンプ参照信号
Ｓｆｄ  帰還信号
Ｓｃｌｍｐ、Ｓｐｒｅｃｈｅｎ、Ｓｓａｅｎ  制御信号
Ｓｅｑｅｎ  イコライズ信号
ＳＷ１〜３、ＳＷ１１  スイッチ
Ｔ１１、Ｔ２２  充電時間
Ｖｅｃｌｌ  セル電圧
Ｖｃｅｌｌｒｅｆ  セル参照電圧
Ｖｄｄ  高電位側電源
Ｖｓｅｎｓｅ  検知電圧
Ｖｓｓ  低電位側電源（接地電位）
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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