(57)【要約】      （修正有）【課題】デューティサイクル分解能を損なうことなく、ＰＷＭ出力信号のデューティサイクルをＰＷＭ入力信号のデューティサイクルに正確に等しくさせるように、ＰＷＭ出力信号を生成する。【解決手段】入力周波数を有するＰＷＭ入力信号に応答して、出力周波数を有するＰＷＭ出力信号を生成するためのＰＷＭ回路が、ＰＷＭ出力信号をＰＷＭ入力信号と比較するため及びＰＷＭ入力信号の値がＰＷＭ出力信号の対応する値を超える場合に増分信号を生成し、ＰＷＭ入力信号の値がＰＷＭ出力信号の対応する値より小さい場合に減分信号を生成するための代数的加算回路を含む。積分器が、代数的加算回路により生成される各増分信号に応答してデューティサイクル信号の値を増加させること及び各減分信号に応答してデューティサイクル信号の値を減少させることにより、ＰＷＭ入力信号のデューティサイクルを表すデューティサイクル信号を生成する。【選択図】図１
2018174548.tif 000002
【特許請求の範囲】
【請求項１】
入力周波数を有するＰＷＭ（パルス幅変調）入力信号に応答して出力周波数を有するＰＷＭ出力信号を、前記ＰＷＭ出力信号のデューティサイクルが前記ＰＷＭ入力信号のデューティサイクルに正確に等しくなるように生成するためのＰＷＭ回路であって、
（ａ）前記ＰＷＭ入力信号の値が前記ＰＷＭ出力信号の対応する値を超える場合に増分信号を生成するため、及び、前記ＰＷＭ入力信号の前記値が前記ＰＷＭ出力信号の前記対応する値より小さい場合に減分信号を生成するための代数的加算回路、
（ｂ）前記ＰＷＭ入力信号の前記デューティサイクルを表す第１のデューティサイクル信号を生成するための積分回路であって、前記代数的加算回路により生成される各増分信号に応答して前記第１のデューティサイクル信号の値を増加させ、前記代数的加算回路により生成される各減分信号に応答して前記第１のデューティサイクル信号の値を減少させる、前記積分回路、及び
（ｃ）前記第１のデューティサイクル信号に応答して前記ＰＷＭ出力信号を生成するためのＰＷＭ生成器回路、
を含み、
（ｄ）前記ＰＷＭ回路が、前記ＰＷＭ出力信号の前記デューティサイクルを、前記第１のＰＷＭ信号の前記デューティサイクルに近づけ且つ実質的に等しくさせるように動作する、ＰＷＭ回路。
【請求項２】
請求項１に記載のＰＷＭ回路であって、
前記出力周波数が前記入力周波数より実質的に大きい、ＰＷＭ回路。
【請求項３】
請求項２に記載のＰＷＭ回路であって、
前記出力周波数が約２０ｋＨｚ（キロヘルツ）〜約２００ｋＨｚの範囲であり、前記入力周波数が約２ｋＨｚ（キロヘルツ）〜約１００ｋＨｚの範囲である、ＰＷＭ回路。
【請求項４】
請求項１に記載のＰＷＭ回路であって、
前記積分回路が、前記増分信号を受け取るように結合される第１の入力と、前記減分信号を受け取るように結合される第２の入力とを有するアップ／ダウンカウンタを含むデジタル回路である、ＰＷＭ回路。
【請求項５】
請求項１に記載のＰＷＭ回路であって、
前記ＰＷＭ出力信号の前記デューティサイクルが前記ＰＷＭ入力信号の前記デューティサイクルに等しい場合、前記代数的加算回路が増分信号又は減分信号のいずれも生成しない、ＰＷＭ回路。
【請求項６】
請求項１に記載のＰＷＭ回路であって、
前記代数的加算回路が、前記ＰＷＭ出力信号を受け取るように結合される入力を有する第１の反転回路と、前記ＰＷＭ出力信号を受け取るように結合される第１の入力を有する第１の論理ＡＮＤ回路と、前記ＰＷＭ入力信号を受け取るように結合される入力を有する第２の反転回路と、前記ＰＷＭ入力信号を受け取るように結合される第１の入力を有する第２の論理ＡＮＤ回路と、前記第２の反転回路の出力に結合されている前記第１の論理ＡＮＤ回路の第２の入力と、前記第１の反転回路を受け取るように結合されている前記第２の論理ＡＮＤ回路の第２の入力とを含むデジタル回路であって、
前記第１及び第２の論理ＡＮＤ回路が、それぞれ、前記減分信号及び前記増分信号を生成する、ＰＷＭ回路。
【請求項７】
請求項１に記載のＰＷＭ回路であって、
前記ＰＷＭ生成器回路が、前記ＰＷＭ出力信号に応答してランプ信号を生成するためのランプ生成器回路と、前記ランプ信号を前記第１のデューティサイクル信号と比較するため、及び、前記ＰＷＭ出力信号が前記第１のデューティサイクル信号により特定されたデューティサイクルを有するようにさせるためのコンパレータとを含む、ＰＷＭ回路。
【請求項８】
請求項７に記載のＰＷＭ回路であって、
前記ランプ生成器回路が前記ランプ信号のデジタル表現を生成し、前記コンパレータがデジタルコンパレータである、ＰＷＭ回路。
【請求項９】
請求項１に記載のＰＷＭ回路であって、
前記代数的加算回路、前記積分回路、及び前記ＰＷＭ生成器回路が、デューティサイクル分解能を損なうことなく前記ＰＷＭ出力信号の前記デューティサイクルを前記ＰＷＭ入力信号の前記デューティサイクルに等化させるように動作するデジタルフィードバックループを形成する、ＰＷＭ回路。
【請求項１０】
請求項１に記載のＰＷＭ回路であって、
前記第１のデューティサイクル信号の補間された表現である第２のデューティサイクル信号を生成するための補間回路要素を含む、ＰＷＭ回路。
【請求項１１】
請求項１０に記載のＰＷＭ回路であって、
前記ＰＷＭ生成器回路が、周波数が等しいが異なるデューティサイクルを有する複数のＰＷＭ信号を生成し、前記補間回路要素が、平均デューティサイクルを生成するために、要求されたＰＷＭデューティサイクルに従って前記複数のＰＷＭ信号の所定のパターンを選択する、ＰＷＭ回路。
【請求項１２】
請求項１１に記載のＰＷＭ回路であって、
前記補間回路要素が、出力マルチプレクサによって前記複数のＰＷＭ信号の前記所定のパターンを選択する、ＰＷＭ回路。
【請求項１３】
請求項１に記載のＰＷＭ回路であって、
前記ＰＷＭ出力信号を受け取るように結合される入力と、電気モータを駆動するように結合される出力とを有するモータドライバ回路を含む、ＰＷＭ回路。
【請求項１４】
入力周波数を有するＰＷＭ入力信号に応答して、出力周波数を有するＰＷＭ出力信号を生成するための方法であって、
（ａ）前記ＰＷＭ入力信号の値が前記ＰＷＭ出力信号の対応する値を超える場合に増分信号を生成するステップ、及び、前記ＰＷＭ入力信号の前記値が前記ＰＷＭ出力信号の前記対応する値より小さい場合に減分信号を生成するステップ、
（ｂ）各増分信号に応答して前記第１のデューティサイクル信号の値を増加させること、及び各減分信号に応答して前記第１のデューティサイクル信号の値を減少させることによって、前記ＰＷＭ入力信号のデューティサイクルを表す第１のデューティサイクル信号を生成するステップ、及び、
（ｃ）ＰＷＭ生成器回路によって前記第１のデューティサイクル信号に応答して前記ＰＷＭ出力信号を生成するステップ、
を含む、方法。
【請求項１５】
請求項１４に記載の方法であって、
ステップ（ａ）からステップ（ｃ）を反復することを含む方法。
【請求項１６】
請求項１４に記載の方法であって、
ステップ（ａ）が、デジタル代数的加算回路によって、前記ＰＷＭ出力信号を前記ＰＷＭ入力信号と比較することを含む、方法。
【請求項１７】
請求項１６に記載の方法であって、
ステップ（ｂ）が、前記増分及び減分信号に応答してアップ／ダウンカウンタを動作させることにより前記第１のデューティサイクル信号を生成することを含む、方法。
【請求項１８】
請求項１４に記載の方法であって、
前記第１のデューティサイクル信号の補間された表現である第２のデューティサイクル信号を生成することを含み、ステップ（ｃ）が、前記ＰＷＭ生成器回路によって前記第２のデューティサイクル信号に応答して前記ＰＷＭ出力信号を生成することを含む、方法。
【請求項１９】
入力周波数を有するＰＷＭ入力信号に応答して出力周波数を有するＰＷＭ出力信号を生成するためのＰＷＭ回路であって、
（ａ）前記ＰＷＭ出力信号を前記ＰＷＭ入力信号と比較するため、及び、前記ＰＷＭ入力信号の値が前記ＰＷＭ出力信号の対応する値を超える場合に増分信号を生成するため、及び、前記ＰＷＭ入力信号の値が前記ＰＷＭ出力信号の対応する値より小さい場合に減分信号を生成するための手段、
（ｂ）前記代数的加算回路によって生成される各増分信号に応答して前記デューティサイクル信号の値を増加させることにより、及び各減分信号に応答して前記デューティサイクル信号の値を減少させることにより、前記ＰＷＭ入力信号のデューティサイクルを表すデューティサイクル信号を生成するための手段、及び、
（ｃ）ＰＷＭ生成器回路によって前記デューティサイクル信号に応答して前記ＰＷＭ出力信号を生成するための手段、
を含む、ＰＷＭ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的に、ＰＷＭ（パルス幅変調）入力信号に応答してＰＷＭ出力信号を生成するＰＷＭ回路に関し、より特定的に、固定周波数と、ＰＷＭ入力信号のデューティサイクルと同じデューティサイクルとを有するＰＷＭ出力信号を生成する上記ＰＷＭ回路に関する。
【背景技術】
【０００２】
ＰＷＭ回路は、特に電気モータ駆動用途において制御回路として広く用いられる。ＰＷＭ出力信号は、典型的に、デジタル回路要素及び関連するシステムクロック信号によって、又はアナログコンパレータ回路要素によって生成される。典型的なブラシレスＤＣ（ＢＬＤＣ）モータコントローラの場合、具体的な用途に応じて、システムクロックｆｓｙｓはおおよそ１ＭＨｚから１０ＭＨｚまでの範囲であり、期待出力ＰＷＭ周波数ｆＰＷＭはおおよそ２０ｋＨｚから２００ｋＨｚまでの範囲である。
【０００３】
一つの先行技術のＰＷＭモータ駆動回路は、特別に設計されたＰＷＭ生成器、出力マルチプレクサ（ＭＵＸ）、及びデューティサイクル分解能を増加するための補間回路を含む（用語「デューティサイクル分解能」は、システムのデューティサイクルにおける、最小許容可能増分又は変化を指す。例えば、デジタルシステムが、４％又は５％の出力デューティサイクルを計算又は提供し得るが、４％と５％の間の任意の小数のデューティサイクル分解能を計算又は提供し得ない場合、このシステムのデューティサイクル分解能は１％である）。デューティサイクル分解能を増加させるための別の先行技術は、ＲＣフィルタを用いてデューティサイクルをＰＷＭからＤＣ値に変換し、ＡＤＣ（アナログデジタル変換器）を用いてデューティサイクルのＤＣ値をデジタル表現に変換して、正確に同じデューティサイクル及び正確に同じ所望の周波数を有するＰＷＭ出力信号をデジタル的に生成する。更に別の既知の方法は、カウンタを用いて正のデューティサイクル持続期間を特定し、それを全体のデューティサイクルで除することによりデューティサイクルを特定し、その情報を用いてＰＷＭ出力信号を生成する。
【０００４】
モータ駆動器回路のユーザによっては、おおよそ２キロヘルツからおおよそ１００ｋＨｚ程度の高さ又はそれより高い周波数までの範囲の相対的に低いＰＷＭ入力信号周波数を提供することを好み得る。ユーザ提供ＰＷＭ入力信号は、通常、モータ駆動回路に直接的に印加される。モータドライバ集積回路は、モータ駆動ＰＷＭ周波数が特に固定周波数であることを要求し得るが、場合によってはそれがユーザに適していないことがある。むしろ、モータ駆動ＰＷＭ周波数がユーザにより提供されるＰＷＭ入力信号の周波数に依存しないことを望むユーザもいる。幾つかの従来のＰＷＭ回路はこの要求を満足し得る。例えば、ＰＷＭ入力信号の正のパルス幅及び全体のパルス幅を特定するためにカウンタが用いられ得、デューティサイクル信号を特定するために除算器が用いられ得、そのデューティサイクル信号がＰＷＭ生成器回路によって用いられてＰＷＭ出力信号が生成される。
【０００５】
典型的なモータシステムにおいて、サイクル間のＰＷＭパルス幅変動は、物理的ロータのモーメンタムによってフィルタ除去され得、これはローパスフィルタシステムとしてみなし得る。しかしながら、多くの例において、ユーザはモータ駆動回路を制御するために低い周波数ＰＷＭ入力信号を用いることを好み得るが、残念なことに、低い周波数のＰＷＭ信号は、概して、電気モータを駆動するのに適していない。むしろ、多くのユーザは、モータを駆動するために、対応する、実質的により高い周波数のＰＷＭ出力信号を好み得る。ＰＷＭ入力信号が相対的に低い周波数を有する場合、ＰＷＭ出力信号の実質的により高い周波数は、上述のカウンタ及び除算器手法を用いることによって典型的に達成される。幾つかの従来の回路は入力ＰＷＭ周波数が一定の範囲内であることを要求し、幾つかの従来の回路は上述のようにカウンタ及び除算器変換機を用いる。通常、ＰＷＭモータ駆動信号の周波数が、ユーザが供給するＰＷＭ制御信号周波数に依存しないことが好まれる。
【０００６】
多くの場合、モータドライバ集積回路によって制御されるモータ速度にとって、過度に急激な増加、又は過度に急激な減少はいずれも好ましくない。デューティサイクルに突然の増加があると、全出力適用下においてモータは典型的に加速する。これにより、大量の電流が電源から引かれて、これが、急激で大きく且つ許容不能な電源電圧の低下を起こし得る。反対に、デューティサイクルに突然の減少があると、モータを強力に「ブレーキング」することによって、モータは典型的に減速する。そのような強力なブレーキングは、ロータの機械的エネルギーを電気的エネルギーに変換し、それが電源に急速に「ダンプ（ｄｕｍｐ）」される。電源に過多のエネルギーがダンプされると、電源電圧に大きなスパイク（例えば、５ボルトから１０ボルト）を起こし得、それがシステムの他の回路／デバイスに損傷を与え得る。
【０００７】
このように、ユーザが供給するＰＷＭ入力信号周波数に依存しない出力周波数を有するＰＷＭ出力信号を生成し得るＰＷＭ回路であって、ＰＷＭ出力信号のデューティサイクルがＰＷＭ入力信号のデューティサイクルに正確に等しい、ＰＷＭ回路に対する満たされていない需要がある。
【０００８】
また、ユーザのＰＷＭ制御信号周波数に依存しない相対的に低い周波数のＰＷＭ入力信号に応答して、相対的に高い周波数のＰＷＭ出力信号を生成し得るＰＷＭ回路であって、高い周波数のＰＷＭ出力信号のデューティサイクルが、低い周波数のＰＷＭ入力信号のデューティサイクルに正確に等しい、ＰＷＭ回路に対する満たされていない需要がある。
【０００９】
また、ユーザのＰＷＭ制御信号周波数に依存しない相対的に低い周波数のＰＷＭ入力信号に応答して、相対的に高い周波数のＰＷＭ出力信号を生成し得るＰＷＭ回路であって、高い周波数のＰＷＭ出力信号のデューティサイクルが、プログラム可能であり、低い周波数のＰＷＭ入力信号のデューティサイクルに正確に等しく、且つ低い周波数のＰＷＭ入力信号のデューティサイクルと少なくとも同程度の分解能を有する、ＰＷＭ回路に対する満たされていない需要がある。
【００１０】
また、ＰＷＭ入力信号と、ＰＷＭ入力信号に応答して生成されるＰＷＭ出力信号のデューティサイクルとの間のデューティサイクル差に起因する、電源とＰＷＭ制御電気モータとの間のエネルギーの急激な移動の発生を防止し得るＰＷＭデューティサイクルシンセサイザ回路に対する満たされていない需要がある。
【００１１】
また、ＰＷＭ入力信号とＰＷＭ出力信号との間のデューティサイクル不一致に起因する、モータの回転の急な加速又は減速の突然の発生からモータを保護し得る、ＰＷＭデューティサイクルシンセサイザ回路に対する満たされていない需要がある。
【００１２】
また、ユーザが供給するＰＷＭ制御信号周波数に依存しない第２の周波数を有するＰＷＭ入力信号に応答して、第１の周波数を有するＰＷＭ出力信号を生成し得るＰＷＭ回路であって、ＰＷＭ出力信号のデューティサイクルがＰＷＭ入力信号のデューティサイクルに正確に等しく、デューティサイクルにおけるステップ変更に対するＰＷＭ回路の応答時間がプログラム可能である、ＰＷＭ回路に対する満たされていない需要がある。
【００１３】
また、ユーザが供給するＰＷＭ制御信号周波数に依存しない第２の周波数を有するＰＷＭ入力信号に応答して、第１の周波数を有するＰＷＭ出力信号を生成し得るＰＷＭ回路であって、ＰＷＭ出力信号のデューティサイクルがＰＷＭ入力信号のデューティサイクルに正確に等しく、最新の先行技術より実質的に小さい集積回路チップ面積にＰＷＭ回路が実装され得る、ＰＷＭ回路に対する満たされていない需要がある。
【発明の概要】
【００１４】
本発明の目的の一つは、ユーザが供給するＰＷＭ入力信号周波数に依存しない出力周波数を有するＰＷＭ出力信号を生成し得るＰＷＭ回路であって、ＰＷＭ出力信号のデューティサイクルがＰＷＭ入力信号のデューティサイクルに正確に等しい、ＰＷＭ回路を提供することである。
【００１５】
本発明の別の目的は、ユーザのＰＷＭ制御信号に依存しない相対的に低い周波数のＰＷＭ入力信号に応答して、相対的に高い周波数のＰＷＭ出力信号を生成し得るＰＷＭ回路であって、高い周波数のＰＷＭ出力信号のデューティサイクルが、低い周波数のＰＷＭ入力信号のデューティサイクルに正確に等しく保たれるＰＷＭ回路を提供することである。
【００１６】
本発明の別の目的は、ユーザが供給するＰＷＭ制御信号の周波数に依存しない相対的に低い周波数のＰＷＭ入力信号に応答して、相対的に高い周波数のＰＷＭ出力信号を生成し得るＰＷＭ回路であって、高い周波数のＰＷＭ出力信号のデューティサイクルが、プログラム可能であり、低い周波数のＰＷＭ入力信号のデューティサイクルに正確に等しく、且つ低い周波数のＰＷＭ入力信号のデューティサイクルと少なくとも同程度の分解能を有する、ＰＷＭ回路を提供することである。
【００１７】
本発明の別の目的は、ＰＷＭ入力信号と、ＰＷＭ入力信号に応答して生成されるＰＷＭ出力信号のデューティサイクルとの間のデューティサイクル差に起因する、電源とＰＷＭ制御電気モータとの間のエネルギーの急激な移動の発生を防止し得るＰＷＭデューティサイクルシンセサイザ回路を提供することである。
【００１８】
本発明の別の目的は、ＰＷＭ入力信号とＰＷＭ出力信号との間のデューティサイクルの不一致に起因するモータの回転の急な加速又は減速の突然の発生からモータを保護し得るＰＷＭデューティサイクルシンセサイザ回路を提供することである。
【００１９】
本発明の別の目的は、ユーザが供給するＰＷＭ制御信号周波数に依存しない第２の周波数を有するＰＷＭ入力信号に応答して、第１の周波数を有するＰＷＭ出力信号を生成し得るＰＷＭ回路であって、ＰＷＭ出力信号のデューティサイクルがＰＷＭ入力信号のデューティサイクルに正確に等しく、デューティサイクルにおけるステップ変更に対するＰＷＭ回路の応答時間がプログラム可能である、ＰＷＭ回路を提供することである。
【００２０】
本発明の別の目的は、ユーザが供給するＰＷＭ制御信号周波数に依存しない第２の周波数を有するＰＷＭ入力信号に応答して、第１の周波数を有するＰＷＭ出力信号を生成し得るＰＷＭ回路であって、ＰＷＭ出力信号のデューティサイクルがＰＷＭ入力信号のデューティサイクルに正確に等しく、最新の先行技術より実質的に小さい集積回路チップ面積にＰＷＭ回路が実装され得る、ＰＷＭ回路を提供することである。
【００２１】
簡単に説明すると、及び一実施形態に従って、本発明は、入力周波数（ｆＰＷＭＩＮ）を有するＰＷＭ入力信号（ＰＷＭＩＮ）に応答して、出力周波数（ｆＰＷＭ）を有するＰＷＭ出力信号（ＰＷＭＯＵＴ）を生成するためのＰＷＭ回路を提供する。このＰＷＭ回路は、ＰＷＭ出力信号をＰＷＭ入力信号と比較するため、及び、ＰＷＭ入力信号の値がＰＷＭ出力信号の対応する値を超える場合に増分信号（ＩＮＣ）を生成するため、及び、ＰＷＭ入力信号の値がＰＷＭ出力信号の対応する値より小さい場合に減分信号（ＤＥＣ）を生成するための代数的加算回路（３）を含む。積分器（５）が、代数的加算回路によって生成される各増分信号に応答してデューティサイクル信号（Ｄｕｔｙ［７：０］）の値を増加させることにより、及び各減分信号に応答してデューティサイクル信号の値を減少させることにより、ＰＷＭ入力信号のデューティサイクルを表すデューティサイクル信号（Ｄｕｔｙ［７：０］）を生成する。ＰＷＭ生成器回路（９）は、デューティサイクル信号に応答して、デューティサイクル分解能を損なうことなく、ＰＷＭ出力信号のデューティサイクルをＰＷＭ入力信号のデューティサイクルに正確に等しくさせるように、ＰＷＭ出力信号を生成する。
【００２２】
一実施形態において、本発明は、ＰＷＭ出力信号のデューティサイクルがＰＷＭ入力信号のデューティサイクルに正確に等しくなるように、入力周波数（ｆＰＷＭＩＮ）を有するＰＷＭ入力信号（ＰＷＭＩＮ）に応答して、出力周波数（ｆＰＷＭ）を有するＰＷＭ出力信号（ＰＷＭＯＵＴ）を生成するためのＰＷＭ（パルス幅変調）回路（１Ａ）を提供する。代数的加算回路（３）が、ＰＷＭ入力信号（ＰＷＭＩＮ）の値がＰＷＭ出力信号（ＰＷＭＯＵＴ）の対応する値を超える場合に増分信号（ＩＮＣ）を生成し、ＰＷＭ入力信号（ＰＷＭＩＮ）の値がＰＷＭ出力信号（ＰＷＭＯＵＴ）の対応する値より小さい場合に減分信号（ＤＥＣ）を生成する。積分回路（５）が、代数的加算回路（３）により生成される各増分信号（ＩＮＣ）に応答して、第１のデューティサイクル信号（Ｄｕｔｙ［７：０］）の値を増加させること、及び代数的加算回路（３）により生成される各減分信号（ＤＥＣ）に応答して、第１のデューティサイクル信号（Ｄｕｔｙ［７：０］）の値を減少させることによって、ＰＷＭ入力信号（ＰＷＭＩＮ）のデューティサイクルを表す第１のデューティサイクル信号（Ｄｕｔｙ［７：０］）を生成する。ＰＷＭ生成器回路（９）が、第１のデューティサイクル信号（Ｄｕｔｙ［７：０］）に応答してＰＷＭ出力信号（ＰＷＭＯＵＴ）を生成する。ＰＷＭ生成器回路（９）は、ＰＷＭ出力信号（ＰＷＭＯＵＴ）のデューティサイクルを、第１のＰＷＭ信号（ＰＷＭＩＮ）のデューティサイクルに近づけ、実質的に等しくさせるように動作する。
【００２３】
代数的加算回路（３）、積分回路（５）、及びＰＷＭ生成器回路（９）は、デューティサイクル分解能を損なうことなく、ＰＷＭ出力信号（ＰＷＭＯＵＴ）のデューティサイクルをＰＷＭ入力信号（ＰＷＭＩＮ）のデューティサイクルに等しくさせるように動作するデジタルフィードバックループを形成する。
【００２４】
一実施形態において、出力周波数（ｆＰＷＭ）は、入力周波数（ｆＰＷＭＩＮ）より実質的に大きい。一実施形態において、積分回路（５）はアップ／ダウンカウンタ（５）を含むデジタル回路であり、アップ／ダウンカウンタ（５）は、増分信号（ＩＮＣ）を受け取るように結合された第１の入力、及び減分信号（ＤＥＣ）を受け取るように結合された第２の入力を有する。代数的加算回路（３）は、ＰＷＭ出力信号（ＰＷＭＯＵＴ）のデューティサイクルがＰＷＭ入力信号（ＰＷＭＩＮ）のデューティサイクルに等しい場合、増分信号（ＩＮＣ）又は減分信号（ＤＥＣ）のいずれも生成しない。
【００２５】
一実施形態において、代数的加算回路（３）は第１の反転回路（２２）を含むデジタル回路であり、第１の反転回路（２２）は、ＰＷＭ出力信号（ＰＷＭＯＵＴ）を受け取るように結合された入力を有する。第１の論理ＡＮＤ回路（２５）が、ＰＷＭ出力信号（ＰＷＭＯＵＴ）を受け取るように結合された第１の入力を有する。第２の反転回路（２４）が、ＰＷＭ入力信号（ＰＷＭＩＮ）を受け取るように結合された入力を有する。第２の論理ＡＮＤ回路（２３）が、ＰＷＭ入力信号（ＰＷＭＩＮ）を受け取るように結合された第１の入力を有する。第１の論理ＡＮＤ回路（２５）の第２の入力が、第２の反転回路（２４）の出力に結合され、第２の論理ＡＮＤ回路（２３）の第２の入力が、第１の反転回路（２２）の出力を受け取るように結合される。第１の論理ＡＮＤ回路（２５）及び第２の論理ＡＮＤ回路（２３）は、それぞれ、増分信号（ＩＮＣ）及び減分信号（ＤＥＣ）を生成する。
【００２６】
一実施形態において、ＰＷＭ生成器回路（９）は、システムクロック信号（ｆｓｙｓ）に応答してランプ信号（ＶＲＡＭＰ）を生成するためのランプ生成器回路（３３）と、ランプ信号（ＶＲＡＭＰ）を第１のデューティサイクル信号（Ｄｕｔｙ［７：０］又はＧｅｎＤｕｔｙ［５：０］）と比較し、それに従ってＰＷＭ出力信号（ＰＷＭＯＵＴ）を生成するためのコンパレータ（３７）とを含む。一実施形態において、ランプ生成器回路（３３）は、ランプ信号（ＶＲＡＭＰ）のデジタル表現を生成し、コンパレータ（３７）はデジタルコンパレータである。
【００２７】
一実施形態において、ＰＷＭ回路は、第１のデューティサイクル信号（Ｄｕｔｙ［７：０］）の補間された表現である第２のデューティサイクル信号（ＧｅｎＤｕｔｙ［５：０］）を生成するための補間回路要素（７）を含む。一実施形態において、ＰＷＭ生成器回路（９Ａ）は、周波数は等しいが異なるデューティサイクルを有する複数のＰＷＭ信号（１８）を生成し、補間回路要素（７Ａ）は、平均デューティサイクルを提供するために、要求されたＰＷＭデューティサイクルに従って複数のＰＷＭ信号の所定のパターンを選択し、補間回路要素（７Ａ）は、出力マルチプレクサ（２０）によって複数のＰＷＭ信号の所定のパターンを選択する。
【００２８】
一実施形態において、本発明は、入力周波数（ｆＰＷＭＩＮ）を有するＰＷＭ入力信号（ＰＷＭＩＮ）に応答して、出力周波数（ｆＰＷＭ）を有するＰＷＭ出力信号（ＰＷＭＯＵＴ）を生成するための方法を提供する。この方法は、ＰＷＭ入力信号（ＰＷＭＩＮ）の値がＰＷＭ出力信号（ＰＷＭＯＵＴ）の対応する値を超える場合に増分信号（ＩＮＣ）を生成すること、及びＰＷＭ入力信号（ＰＷＭＩＮ）の値がＰＷＭ出力信号（ＰＷＭＯＵＴ）の対応する値より小さい場合に減分信号（ＤＥＣ）を生成することと、各増分信号（ＩＮＣ）に応答して第１のデューティサイクル信号（Ｄｕｔｙ［７：０］）の値を増加させることにより、及び各減分信号（ＤＥＣ）に応答して第１のデューティサイクル信号（Ｄｕｔｙ［７：０］）の値を減少させることにより、ＰＷＭ入力信号（ＰＷＭＩＮ）のデューティサイクルを表す第１のデューティサイクル信号（Ｄｕｔｙ［７：０］）を生成することと、ＰＷＭ生成器回路（５）によって、第１のデューティサイクル信号（Ｄｕｔｙ［７：０］）に応答してＰＷＭ出力信号（ＰＷＭＯＵＴ）を生成することとを含む。
【００２９】
一実施形態において、この方法は、デジタル代数的加算回路（３）によって、ＰＷＭ出力信号（ＰＷＭＯＵＴ）をＰＷＭ入力信号（ＰＷＭＩＮ）と比較することを含む。
【００３０】
一実施形態において、この方法は、増分（ＩＮＣ）及び減分（ＤＥＣ）信号に応答してアップ／ダウンカウンタを動作させることにより、第１のデューティサイクル信号（Ｄｕｔｙ［７：０］）を生成することを含む。
【００３１】
一実施形態において、この方法は、第１のデューティサイクル信号（Ｄｕｔｙ［７：０］）の補間された表現である第２のデューティサイクル信号（ＧｅｎＤｕｔｙ［５：０］）を生成することを含み、ステップ（ｃ）は、ＰＷＭ生成器回路（５）により、第２のデューティサイクル信号（ＧｅｎＤｕｔｙ［５：０］）に応答してＰＷＭ出力信号（ＰＷＭＯＵＴ）を生成することを含む。
【００３２】
一実施形態において、本発明は、入力周波数（ｆＰＷＭＩＮ）を有するＰＷＭ入力信号（ＰＷＭＩＮ）に応答して、出力周波数（ｆＰＷＭ）を有するＰＷＭ出力信号（ＰＷＭＯＵＴ）生成するためのＰＷＭ回路を提供する。このＰＷＭ回路は、ＰＷＭ出力信号（ＰＷＭＯＵＴ）をＰＷＭ入力信号（ＰＷＭＩＮ）と比較するため、及びＰＷＭ入力信号（ＰＷＭＩＮ）の値がＰＷＭ出力信号（ＰＷＭＯＵＴ）の対応する値を超える場合に増分信号（ＩＮＣ）を生成するため、及びＰＷＭ入力信号（ＰＷＭＩＮ）の値がＰＷＭ出力信号（ＰＷＭＯＵＴ）の対応する値より小さい場合に減分信号（ＤＥＣ）を生成するための手段（３）、代数的加算回路（３）により生成された各増分信号（ＩＮＣ）に応答してデューティサイクル信号（Ｄｕｔｙ［７：０］）の値を増加させることにより、及び各減分信号（ＤＥＣ）に応答してデューティサイクル信号（Ｄｕｔｙ［７：０］）の値を減少させることにより、ＰＷＭ入力信号（ＰＷＭＩＮ）のデューティサイクルを表すデューティサイクル信号（Ｄｕｔｙ［７：０］）を生成するための手段（５）、及びＰＷＭ生成器回路（５）によって、デューティサイクル信号（Ｄｕｔｙ［７：０］）に応答してＰＷＭ出力信号（ＰＷＭＯＵＴ）を生成するための手段（９）を含む。
【図面の簡単な説明】
【００３３】
【図１】ＰＷＭ入力信号の入力周波数に依存しない出力周波数を有し、ＰＷＭ入力信号と同じデューティサイクルを有する、ＰＷＭ出力信号を生成するＰＷＭ回路のブロック図である。
【００３４】
【図２】図１のＰＷＭＩＮ、ＰＷＭＯＵＴ、及び積分器出力信号の波形を示す。
【００３５】
【図３】図１のＰＷＭＩＮデューティサイクル、ＰＷＭＯＵＴデューティサイクル、及びＤｕｔｙ［７：０］デューティサイクル制御信号の波形を示す。
【００３６】
【図４Ａ】図１の、それぞれ、ブロック３及びブロック５で用いられ得る、既知の信号比較回路及び既知の積分器回路要素のブロック図である。
【００３７】
【図４Ｂ】図４Ａのブロック５の好ましいデジタル実装を示す。
【００３８】
【図５】図１のブロック１５で用いられ得る、補間器及び出力マルチプレクサを含む既知のＰＷＭ生成器回路要素のブロック図である。
【００３９】
【図６】ＰＷＭ出力信号を生成する、別の従来手法のブロック図である。
【００４０】
【図７】図１のブロック９で用いられ得る従来のＰＷＭ生成器のブロック図である。
【発明を実施するための形態】
【００４１】
本発明は、ユーザが供給する入力のＰＷＭ入力信号の周波数に依存しない、ＰＷＭ出力信号（電気モータを駆動するＰＷＭ信号等）の周波数を制御するデューティサイクルシンセサイザ回路を含むＰＷＭ制御回路を提供する。ＰＷＭ入力信号とＰＷＭ出力信号との間のいかなるデューティサイクル差も、事実上、モータにおける過度に急激な加速又は急激な減速を防止するために充分にフィルタリング又は平滑化され、そのため、電源とＰＷＭ制御回路により制御されるモータとの間の、如何なる大きく急速なエネルギー交換も防止される。
【００４２】
図１は、周波数ｆＰＷＭＩＮを有するユーザ供給ＰＷＭ入力信号ＰＷＭＩＮに実質的に依存しない周波数ｆＰＷＭを有するＰＷＭ出力信号ＰＷＭＯＵＴを生成することができるＰＷＭ制御回路１のブロック図を示す。ＰＷＭ制御回路１はデジタルデューティサイクルシンセサイザ回路１Ａを含み、デジタルデューティサイクルシンセサイザ回路１Ａは、信号比較回路又は「デルタ」回路３、積分器６、補間器７、及びＰＷＭ生成器回路９を含む。（好ましくはシグマデルタトポロジー回路要素が用いられるため、用語「デルタ」が用いられる。）デルタ回路３は、ＰＷＭＩＮを受け取る（＋）入力、及びフィードバック信号としてＰＷＭＯＵＴを受け取る（−）入力を有する。デルタ回路３は、ＰＷＭＩＮがＰＷＭＯＵＴより大きい場合、導体４Ａ上に「増分」又は「＋１」信号ＩＮＣを生成し、ＰＷＭＩＮがＰＷＭＯＵＴより小さい場合、導体４Ｂに「減分」又は「−１」信号ＤＥＣを生成する。ＰＷＭＩＮがＰＷＭＯＵＴに等しい場合は、デルタ回路３は、増分信号又は減分信号のいずれも生成しない。次の真理値表はこの動作を示す。
【表１】
2018174548.tif 000003
増分導体４Ａ及び減分導体４Ｂが、従来のアップ／ダウンカウンタとして実装され得るデジタル積分器５の対応する入力に接続される。
【００４３】
図１の例において、積分器５は、２２ビットのアップ／ダウンカウンタであり得る。その最上位８ビットは、積分器出力信号Ｄｕｔｙ［７：０］として受け取られる。積分器５の出力信号Ｄｕｔｙ［７：０］はバス６上に生成され、バス６は、Ｄｕｔｙ［７：０］を受け取るように結合された入力を有する随意的なデジタル補間回路７を含む「補間及びＰＷＭ生成器回路」１５の入力に接続される。補間及びＰＷＭ生成器回路１５は、要求されたデューティサイクルを有するＰＷＭ入力信号ＰＷＭＩＮを、ＰＷＭＩＮとは異なる周波数を有するがＰＷＭＩＮと正確に同じデューティサイクルを有するＰＷＭ出力信号ＰＷＭＯＵＴに変換する、単一の回路であると考えられ得る。
【００４４】
補間回路７は、５ビットのデジタル出力信号ＧｅｎＤｕｔｙ［５：０］をデジタルバス８上に生成する。また、補間及びＰＷＭ生成器回路１５は、補間されたデューティサイクル信号ＧｅｎＤｕｔｙ［５：０］を受け取るようにデジタルバス８に接続された入力を有する従来のＰＷＭ生成器９を含む。応答して、ＰＷＭ生成器９は、デジタルバス１０上にＰＷＭＯＵＴを生成し、デルタ回路３の（−）入力にＰＷＭＯＵＴをフィードバックし、それによって、事実上、調整可能な時定数又はコーナー周波数を有する、負のデジタルフィードバックループを形成する。この例では、バス８上の信号ＧｅｎＤｕｔｙ［５：０］は、バス６上のデューティサイクル分解能信号Ｄｕｔｙ［７：０］よりビット数が２少なく、余剰の２ビットは、増加されたデューティサイクル分解能を達成するための補間のために用いられる。また、デジタルバス１０は、従来のモータ駆動回路１１の入力に接続され、モータ駆動回路１１の出力は電気モータ１２を制御する。なお、出力周波数は、ＰＷＭ制御回路１が用いられるシステムの要件に従った固定点に設計され、ＰＷＭ入力周波数はＰＷＭ出力周波数より下又は上のいずれでもあり得るが、出力デューティサイクルは入力デューティサイクルに正確に等しく保たれることに留意されたい。
【００４５】
信号Ｄｕｔｙ［７：０］は、アップ／ダウンカウンタ５の２２ビット出力から、任意の特定の時点で抽出され、ＰＷＭＩＮ、のデューティサイクルを表す。信号ＧｅｎＤｕｔｙ［５：０］は、その時点におけるＰＷＭＯＵＴのデューティサイクルを表し、制御する。ＰＷＭＩＮとＰＷＭＯＵＴとの間のデューティサイクルの差は、デルタ回路３によって特定され、事実上デューティサイクル差がある場合、上述の増分信号ＩＮＣ又は減分信号ＤＥＣのいずれかに変換される。（確率論によって特定される手法において、ＰＷＭＩＮとＰＷＭＯＵＴとの間の差はＰＷＭＩＮとＰＷＭＯＵＴとの間のデューティサイクル差に関連する。基本的な考え方は、デルタ回路３の出力によって表されるデューティサイクル差が無作為にサンプリングされるとき、「１」がサンプリングされる可能性は、ＰＷＭＩＮのデューティサイクルと同じであるということである。相関のない２つの信号が無作為にサンプリングされる場合、これら２つの信号の無作為のサンプリングが続くとすると、確率差はデューティサイクル差と同じである。）
【００４６】
このように、ＰＷＭ入力デューティサイクルがＰＷＭ出力デューティサイクルより大きい任意の時間インターバルの間、増分（＋１）信号の数は、減分（−１）信号の数を超え、その結果、積分器（アップ／ダウンカウンタ）５の出力は増加し続ける。反対に、ＰＷＭ入力デューティサイクルがＰＷＭ出力デューティサイクルより小さい任意のインターバルの間、増分信号の数は、減分信号の数より少なく、その結果、アップ／ダウン積分器カウンタ５の出力は減少し続ける。ＰＷＭＩＮのデューティサイクルがＰＷＭＯＵＴのデューティサイクルに等しい任意のインターバルの間、増分信号の数は、減分信号の数に等しくなり、そのため積分器５の出力は変化しない。ＰＷＭＩＮとＰＷＭＯＵＴが、適切に長い時間インターバルに亘って同じデューティサイクルであるが異なる周波数を有する場合、その時間インターバルに亘って増分パルスの数と減分パルスの数が等しくなり、ＰＷＭＩＮ及びＰＷＭＯＵＴのデューティサイクルは「平衡されている」とみなされる。
【００４７】
フィードバックループが設定されると、即ち、入力ＰＷＭ信号と出力ＰＷＭ信号との間にデューティサイクル差がないとき、アップ／ダウンカウンタ５により生成された「抽出された」出力値Ｄｕｔｙ［７：０］は、ＰＷＭ入力信号のデューティサイクルを表す。また、信号Ｄｕｔｙ［７：０］は、補間された出力信号ＧｅｎＤｕｔｙ［５：０］をＰＷＭＯＵＴ信号に変換するＰＷＭ生成器９のための制御信号でもある。入力及び出力ＰＷＭ信号は同じデューティサイクルを有し、８ビットＤｕｔｙ信号Ｄｕｔｙ［７：０］は出力デューティサイクルを制御するため、Ｄｕｔｙ［７：０］は、ＰＷＭ制御回路１の要求された入力デューティサイクル及び出力デューティサイクルの両方を表す。フィードバックループは、緊密に平衡されたＰＷＭＩＮ及びＰＷＭＯＵＴのデューティサイクルを保つように動作する。即ち、フィードバックループが「飽和される」とき、ＰＷＭＩＮ及びＰＷＭＯＵＴのデューティサイクル間で所望の平衡又は均衡が達成されている。
【００４８】
なお、図１の補間回路７は、常に必要であるわけではないが、ＰＷＭＯＵＴのデューティサイクル分解能を増加させるために用いられ得ることを理解すべきである。幾つかの例では、アップ／ダウンカウンタ５の出力がＰＷＭ生成器９の入力に直接的にフィードされてもよい（そして負のフィードバックループのフィルタリングも有益のままであろう）。
【００４９】
ＰＷＭＯＵＴのデューティサイクルの伝送関数は下記の式で表され得る。
Ｈ（ｓ）＝｛Ａ１・Ａ２・（１／ｓ）｝／［１＋｛Ａ１・Ａ２・（１／ｓ）｝］
＝１／［１＋｛ｓ／（Ａ１・Ａ２）｝］
この式は、ＰＷＭＩＮとＰＷＭＯＵＴのデューティサイクル間の差又は不一致が、サンプリングゲイン係数Ａ１で積分されることを示している。サンプリングゲイン係数Ａ１は、ＰＷＭＩＮの周波数とは相関していないサンプリングクロック周波数ｆｓｙｓを制御することによって調整され得る。積分器（アップ／ダウンカウンタ）５の２２ビット出力の８ＭＳＢビットを用いることは、アップ／ダウンカウンタ出力を別のゲイン係数Ａ２で除することと等価である。上述のデューティサイクル不一致伝送関数は、負のフィードバックループが一次ローパスシステムであることを示す。項１／ｓは、積分器５の伝送関数である。ゲイン係数Ａ２を調整することは、応答時間を変更し得、したがって、デューティサイクル不一致伝送関数に関連づけられるコーナー周波数を変更し得る。
【００５０】
アップ／ダウン積分器カウンタ出力のビットの数２２に対する「抽出された」積分器出力ビットの数８の比は、ゲイン係数Ａ２に等しい。Ａ２は、例えば、アップ／ダウンカウンタを２０ビットカウンタとして提供し、更に、ＰＷＭＩＮのデューティサイクルを表すために８ＭＳＰビットを抽出することによって、調整され得る。これは、上述の伝送関数の時定数を低減するであろう。項Ａ１×Ａ２は、フィードバックループの時定数を制御し、従って、ローパスフィルタリング関数のコーナー周波数も制御する。サンプリングゲイン係数Ａ１は、システムクロック周波数ｆｓｙｓによって制御される。
【００５１】
図２は、アップ／ダウンカウンタ５によって生成される、ＰＷＭＩＮ、ＰＷＭＯＵＴ、及び２２ビット出力の波形を含む。ＰＷＭＩＮ波形は相対的に低い周波数を有し、ＰＷＭＯＵＴ波形は実質的に一層高い周波数を有し、また、ＰＷＭＩＮのューティサイクルとの「平衡されて」いないデューティサイクルを有する。図２の例から、アップ／ダウンカウンタ５の出力の値は、そのサイクルの初めと終わりにおいて２２ビット積分器／カウンタ５の出力値を比較することによって、ＰＷＭＩＮの１サイクルの後、減少したことがわかる。積分器／カウンタ出力値は、それが、均衡値に到達し、ＰＷＭＩＮ及びＰＷＭＯＵＴのデューティサイクルを効果的に平滑化する又は等しくさせるまで減少し続ける。
【００５２】
これは、上述した、ＰＷＭＩＮ及びＰＷＭＯＵＴのデューティサイクルの差に起因する、駆動されるモータの大きく急激な加速及び／又は減速の問題を実質的に解消し、従って、関連する、モータの減速に関連付けられるエネルギーを電源システムにダンプする問題、及び電源電圧における潜在的に有害なスパイクをもたらす問題も解消する。
【００５３】
図３は、信号「ＰＷＭＩＮデューティサイクル」、「ＰＷＭＯＵＴデューティサイクル」、及び積分器出力Ｄｕｔｙ［７：０］の波形を示す。「Ａ」で示される時間におけるＰＷＭＩＮの急峻なステップ増加が、ＰＷＭＩＮのデューティサイクルを表す信号「ＰＷＭＩＮデューティサイクル」におけるステップ応答を生成する。この「ＰＷＭＩＮデューティサイクル」のステップ応答は、アップ／ダウンカウンタ５の計数に対応し、「ＰＷＭＯＵＴ」のデューティサイクルを表す「ＰＷＭＯＵＴデューティサイクル」波形を生成させる。制限された分解能にため、即ち、「ＰＷＭＯＵＴデューティサイクル」を調整するために用いられ得るビット数が制限されているため、「ＰＷＭＯＵＴデューティサイクル」波形は、小ステップ増加のシーケンスとして現れ、典型的なＲＣ（レジスタ−キャパシタ）回路の応答のものと類似する外観を有する。そのため、「ＰＷＭＯＵＴデューティサイクル」波形は、特性時定数、及び対応するコーナー周波数を有するＲＣ回路応答に類似する方式で「ＰＷＭＩＮデューティサイクル」波形に従う。即ち、信号「ＰＷＭＩＮデューティサイクル」がフィルタリングされ、関連付けられる時定数が計算され得る。更に、時定数及びコーナー周波数は、上述のように、回路パラメータを変更することによって、調整又はプログラミングされ得る。
【００５４】
ローパスフィルタリングは、ＰＷＭデューティサイクルシンセサイザ回路１の上述した負のデジタルフィードバックループの動作により達成される。このループは、フィルタリングの多くに貢献する積分器／カウンタ５を含む。Ｄｕｔｙ［７：０］波形及び「ＰＷＭＯＵＴデューティサイクル」波形の応答により示される特性は、関連付けられる時定数及びコーナー周波数を有し、それらは、種々のモータを駆動するために適するように調整又はプログラミングされ得る。プログラム可能なローパスフィルタリング関数は、急激な減速又は任意の特定のブレーキングを防止するように、およびそれにより、電気モータの機械的エネルギーの、電源へ急速にダンプされる電気的エネルギーへの変換を防止するように、設定され得る。
【００５５】
後述する図４Ａ、図４Ｂ、図５、及び図６は、先行技術のＰＷＭデューティサイクルシンセサイザ回路に用いられており、図１に示す種々のブロックを実装するために用いられ得る、既知の回路要素の詳細を示す。図４Ａを参照すると、デルタ回路３のシンプルな従来の実装が示されており、デルタ回路３は、ＰＷＭＯＵＴを受け取るように接続された入力を有するインバータ２２を含む。インバータ２２の出力は、ＡＮＤゲート２３の一方の入力に接続され、ＡＮＤゲート２３の出力は増分導体４Ａに接続される。ＡＮＤゲート２３の他方の入力は、ＰＷＭＩＮを受け取るように接続される。別のインバータ２４が、ＰＷＭＩＮを受け取るように接続された入力、及びＡＮＤゲート２５の一方の入力に接続された出力を有する。ＡＮＤゲート２５の別の入力は、ＰＷＭ０ＵＴを受け取るように接続され、ＡＮＤゲート２５の出力は減分導体４Ｂに接続される。
【００５６】
また、図４Ａは積分器５を含み、積分器５は、上述したようにアップ／ダウンカウンタであり得るか、又はアナログ積分器であり得る。図４Ｂは、積分器５の実装として用いられ得る従来のアップ／ダウンカウンタ５Ａを示す。アップ／ダウンカウンタ５Ａの増分入力ＩＮＣが、ＡＮＤゲート２３により導体４Ａ上に生成された増分信号を受け取るように接続され、アップ／ダウンカウンタ５Ａの減分入力ＤＥＣが、ＡＮＤゲート２５により導体４Ｂ上に生成された減分信号を受け取るように接続される。
【００５７】
図５は、図１の補間及びＰＷＭ生成器回路１５の一実装のブロック図を示し、補間及びＰＷＭ生成器回路１５は、周波数ｆｓｙｓを有する導体１７上のシステム基準クロックによってクロックされる従来のＰＷＭ生成器回路９を含む。従来のＰＷＭ生成器回路９Ａにより生成されたデジタル出力信号は、デジタルバス１８上に生成され、同じ周波数を有するが異なるデューティサイクル範囲を有する多数のＰＷＭ信号を含む。バス１８上の信号は内部信号である。図５の導体１０上の信号は、図１のＰＷＭＯＵＴと同じであり、図１のデルタ回路３の（−）入力にフィードバックされ得る。バス１８は、従来のマルチプレクサであり得る出力マルチプレクサ２０の入力の一セットに結合される。また。図５の補間器及びＰＷＭ生成器回路１５は、図６に示すように補間器７Ａを含む。
【００５８】
バス６上のＤｕｔｙ［７：０］信号は、ＰＷＭ生成器９Ａによりバス１０上に生成されたＰＷＭＯＵＴ信号、及び出力マルチプレクサ２０により導体１０上に生成されたＰＷＭ信号の種々の異なるデューティサイクルを制御する。補間器７Ａの入力が、アップ／ダウンカウンタ５からのバス６上のＤｕｔｙ［７：０］の２ビット［１：０］を受け取り、Ｄｕｔｙ［７：０］の他のビット［７：２］は、内部バス１８上に生成される異なるデューティサイクルを有するＰＷＭ信号を特定するために、ＰＷＭ生成器９Ａへの入力として提供される。補間器７Ａは、バス１８上の異なるデューティサイクルＰＷＭ信号のどれが導体１０に多重化されるかを制御する。フィードバックループが安定しているとき、ＰＷＭＯＵＴのデューティサイクルは、ＰＷＭＩＮのデューティサイクルと正確に同じになる。補間器７Ａの出力は、バス１９上のデジタル信号「ＰＷＭ生成器アドレス」であり、バス１９は出力マルチプレクサ２０のチャネルセレクタ入力に接続される。そのため、補間器７Ａは、デジタルバス１８上にＰＷＭ生成器９Ａにより生成される、同じ周波数を有するが僅かに異なるデューティサイクルを有するＰＷＭ信号の所望のパターンを選択するための選択コードを生成する。バス１０上に生成されるマルチプレクサ２０の出力はＰＷＭＯＵＴである。図５の回路要素１５は、８ビットデューティサイクル情報Ｄｕｔｙ［７：０］を、ＰＷＭＯＵＴのための、フィルタリングされた又は平滑化されたデューティサイクルに変換し得る。
【００５９】
図６において、補間器回路７Ａは特定の例のための本発明の一例に含まれており、この例において、ＰＷＭ制御回路１が、たまたまＰＷＭデューティサイクル分解能の５ビットのみをサポートすることが可能な特定のＳＯＣ（システムオンチップ）集積回路に含まれる。図６の設計は、正のサイクル時間を計数するためにカウンタを用いてＰＷＭＯＵＴを生成する、別の従来の手法を提供する。図６は、図５の補間器７Ａの既知の実装のブロック図を示す。補間器７Ａは、２ビット補間マルチプレクサ２８、及び補間パターン状態機械２９を含む。７ビット信号「要求されたＰＷＭデューティサイクル［６：０］」が、デジタルバス６（図１）上に生成され、補間パターン状態機械２９の２つの入力に結合される。具体的には、デジタルバス６上に存在するデジタルワードの最上位ＭＳＢビット［６：２］は、５つのバス導体２７上の５ビット信号「ＰＷＭ  Ａｄｄｒｅｓｓ  Ｌｏｗ」として、補間マルチプレクサ２８の第１の入力チャネルに提示され、バス６上のデジタルワードの同じビットは加算器３０に提示される。加算器３０は、付加ビットをＰＷＭ  Ａｄｄｒｅｓｓ  Ｌｏｗに加算することによって、入力ＰＷＭアドレスの「１ビット高い」アドレスを生成して、補間マルチプレクサ２８の別の入力チャネル上に５ビット信号「ＰＷＭ  Ａｄｄｒｅｓｓ  Ｈｉｇｈ」を生成する。より具体的には、バス６上のデジタルワードの最下位２ＬＳＢビット［１：０］が、補間パターン状態機械２９の２つの入力に印加される。補間パターン状態機械２９は、補間マルチプレクサ２８のチャネル選択入力に１ビット入力を生成して、デジタルバス１９上に５ビットＰＷＭ生成器アドレス信号又はコードとしてＰＷＭ  Ａｄｄｒｅｓｓ  Ｌｏｗ又はＰＷＭ  Ａｄｄｒｅｓｓ  Ｈｉｇｈの所定の連続パターンを生成させるようにする。
【００６０】
図６の補間器回路要素７Ａは、このようにして、「要求されたＰＷＭデューティサイクル」の７ＭＳＢビットを受け取る。異なるマルチプレクサチャネル入力間の、即ち、「ＰＷＭ  Ａｄｄｒｅｓｓ  Ｌｏｗ」及び「ＰＷＭ  Ａｄｄｒｅｓｓ  Ｈｉｇｈ」の間の選択又は切り替えを行なうために、固定された補間パターン状態機械２９が用いられる。これは、５ビットデューティサイクル分解能を（２ビット分）、７ビットのＰＷＭデューティサイクル分解能に効果的に拡張する。ＰＷＭ生成器９Ａは出力マルチプレクサ２０と共に、周波数ｆＰＷＭと、システムクロック信号周波数ｆｓｙｓ及び出力ＰＷＭ周波数ｆＰＷＭ間の周波数スパンにより制限されるデューティサイクル分解能とを有するＰＷＭ生成器アドレス出力信号を提供する。補間器７Ａ及び出力マルチプレクサ２０は、ＰＷＭ生成器アドレス入力を補間することによって、デューティサイクル分解能を増加するように動作する。図６の補間器回路要素７Ａは、バス６上のＰＷＭデューティサイクル信号［６：０］によって選択可能な３２個の候補となる信号のすべてを選択し、補間マルチプレクサ２８を用いてＰＷＭ生成器アドレスをバス１９上に生成する。
【００６１】
補間のない従来のＰＷＭ生成器では、所与のＰＷＭデューティサイクルのためのＭＵＸ入力に対し１つチャネルのみ選択される。より高いデューティサイクル分解能を得るために、図５の補間器７Ａは、インターリーブパターンで２つの隣接するチャネルを選択する機能を提供するように設計される。これらのパターンは、所望の一層高い平均デューティサイクル分解能、即ち、一層小さいデューティサイクルステップを有するデューティサイクル分解能、を達成するように設計される。
【００６２】
図７は、図１の従来のＰＷＭ生成器９の簡略化されたブロック図を示す。図７のＰＷＭ生成器９は、導体１０上のＰＷＭＯＵＴを受け取るアナログランプ生成器３３を含む。ＰＷＭＯＵＴに応答してランプ生成器３３により生成された出力信号ＶＲＡＭＰのデジタル表現が６ビットバス３５上に提供され、それはデジタルコンパレータ３７の入力に提供される。デジタルコンパレータ３７の他方の入力は、バス８上の６ビットデューティサイクル信号ＧｅｎＤｕｔｙ［５：０］を受け取り、この信号は、図１では、所望のＰＷＭ出力信号ＰＷＭＯＵＴの所望のデューティサイクルの補間された表現である。デジタルコンパレータ３７は、所望のＰＷＭ出力信号ＰＷＭＯＵＴを生成する。
【００６３】
上述のＰＷＭデューティサイクルシンセサイザ回路は、入力周波数を有するＰＷＭ入力信号に応答して、入力周波数に依存しない出力周波数を有するＰＷＭ出力信号を生成し得る。典型的に、出力周波数は入力周波数より大きい。ＰＷＭ出力信号は、ユーザのＰＷＭ制御信号周波数に依存せずに、例えば、モータ駆動回路を制御するために典型的に用いられる。ＰＷＭデューティサイクルシンセサイザは、ＰＷＭ出力信号のデューティサイクルを、ＰＷＭ入力信号のデューティサイクルに本質的に等しくさせるように動作する。即ち、ＰＷＭ入力信号のデューティサイクルを定義するデューティサイクル情報は、ＰＷＭ出力信号のデューティサイクルをＰＷＭ入力信号のデューティサイクルに等しくさせるように、事実上、いかなる分解能の損失もなく転送される。
【００６４】
従って、上述のＰＷＭデューティサイクルシンセサイザ回路は、制御されるモータが、モータの回転において突然急激な減速及び／又は加速を起こすことを防止し得る。これは、ＰＷＭ入力信号と、ＰＷＭ入力信号に応答して生成されたＰＷＭ出力信号のデューティサイクルとの間のデューティサイクル差に起因する、ＰＷＭ制御電気モータと電源との間のエネルギーの急激な移動の発生を防止する。上述のＰＷＭデューティサイクルシンセサイザ回路は、最新の先行技術に比べて、設計の複雑性が一層低く電力消費が一層低い、実質的に一層小型で一層安価な集積回路において実装され得る。
【００６５】
本発明を幾つかの特定の実施形態を参照して説明してきたが、当業者であれば、本発明の真の趣旨及び範囲を逸脱することなく、本発明の説明した実施形態に種々の変更が可能であろう。特許請求の範囲に記載されたものとわずかに異なるが、特許請求の範囲に記載されたものと同じ結果を達成するため実質的に同じ方法で、それぞれ、同じ機能を実質的に実行する要素又は工程は全て本発明の範囲に包含されることを意図している。例えば、デルタ回路３、積分器５、及びＰＷＭ生成器９のアナログ実装が用いられてもよい。なお、開示されたＡＮＤゲートは、論理「ＡＮＤ」機能を実行し得る論理回路要素であればいかなる種類の論理回路要素によって実装されてもよいことに留意するべきである。
【図１】
2018174548.tif 000004
【図２】
2018174548.tif 000005
【図３】
2018174548.tif 000006
【図４Ａ】
2018174548.tif 000007
【図４Ｂ】
2018174548.tif 000008
【図５】
2018174548.tif 000009
【図６】
2018174548.tif 000010
【図７】
2018174548.tif 000011
【手続補正書】
【提出日】平成30年8月17日(2018.8.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力周波数を有するＰＷＭ（パルス幅変調）入力信号に応答して出力周波数を有するＰＷＭ出力信号を生成するＰＷＭデューティサイクルシンセサイザ回路であって、
前記ＰＷＭ入力信号の値が前記ＰＷＭ出力信号の対応する値を超える場合に増分信号を生成し、前記ＰＷＭ入力信号の前記値が前記ＰＷＭ出力信号の前記対応する値より小さい場合に減分信号を生成する信号比較回路と、
前記ＰＷＭ入力信号のデューティサイクルを表す第１のデューティサイクル信号を生成する積分回路であって、前記信号比較回路により生成される各増分信号に応答して前記第１のデューティサイクル信号の値を増加させ、前記信号比較回路により生成される各減分信号に応答して前記第１のデューティサイクル信号の値を減少させる、前記積分回路と、
前記第１のデューティサイクル信号に応答して前記ＰＷＭ出力信号を生成するＰＷＭ信号生成器回路であって、前記ＰＷＭ出力信号が前記ＰＷＭ入力信号のデューティサイクルに実質的に等しいデューティサイクルを有する、前記ＰＷＭ信号生成器回路と、
を含む、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項２】
請求項１に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記出力周波数が前記入力周波数より実質的に大きい、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項３】
請求項２に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記出力周波数が約２０ｋＨｚ（キロヘルツ）〜約２００ｋＨｚの範囲であり、前記入力周波数が約２ｋＨｚ（キロヘルツ）〜約１００ｋＨｚの範囲である、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項４】
請求項１に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記積分回路が、前記増分信号を受け取るように結合される第１の入力と前記減分信号を受け取るように結合される第２の入力とを有するアップ／ダウンカウンタを含むデジタル回路である、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項５】
請求項１に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記ＰＷＭ出力信号のデューティサイクルが前記ＰＷＭ入力信号のデューティサイクルに等しい場合に、前記信号比較回路が増分信号又は減分信号のいずれも生成しない、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項６】
請求項１に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記信号比較回路が、前記ＰＷＭ出力信号を受け取るように結合される入力を有する第１の反転回路と、前記ＰＷＭ出力信号を受け取るように結合される第１の入力を有する第１の論理ＡＮＤ回路と、前記ＰＷＭ入力信号を受け取るように結合される入力を有する第２の反転回路と、前記ＰＷＭ入力信号を受け取るように結合される第１の入力を有する第２の論理ＡＮＤ回路とを含むデジタル回路であり、
前記第１の論理ＡＮＤ回路の第２の入力が前記第２の反転回路の出力に結合され、前記第２の論理ＡＮＤ回路の第２の入力が前記第１の反転回路の出力を受け取るように結合されており、前記第１及び第２の論理ＡＮＤ回路が、それぞれ、前記減分信号と前記増分信号とを生成する、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項７】
請求項１に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記ＰＷＭ信号生成器回路が、前記ＰＷＭ出力信号に応答してランプ信号を生成するランプ生成器回路と、前記ランプ信号を前記第１のデューティサイクル信号と比較して前記ＰＷＭ出力信号が前記第１のデューティサイクル信号により特定されたデューティサイクルを有するようにさせるコンパレータとを含む、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項８】
請求項７に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記ランプ生成器回路が前記ランプ信号のデジタル表現を生成し、前記コンパレータがデジタルコンパレータである、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項９】
請求項１に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記信号比較回路と前記積分回路と前記ＰＷＭ信号生成器回路とが、デューティサイクル分解能を損なうことなく前記ＰＷＭ出力信号のデューティサイクルを前記ＰＷＭ入力信号のデューティサイクルに等化させるように動作するデジタルフィードバックループを形成する、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項１０】
請求項１に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記ＰＷＭ信号生成器回路が、前記第１のデューティサイクル信号の補間された表現である第２のデューティサイクル信号を生成する補間回路要素を含む、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項１１】
請求項１０に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記ＰＷＭ信号生成器回路が、周波数が等しいが異なるデューティサイクルを有する複数のＰＷＭ信号を生成するＰＷＭ生成器を更に含み、前記補間回路要素が、平均デューティサイクルを生成するために、要求されたＰＷＭデューティサイクルに従って前記複数のＰＷＭ信号の所定のパターンを選択する、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項１２】
請求項１１に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記ＰＷＭ信号生成器回路が、前記補間回路要素の出力に基づいて前記複数のＰＷＭ信号の前記所定のパターンを選択する出力マルチプレクサを更に含む、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項１３】
請求項１に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記ＰＷＭ出力信号を受け取るように結合される入力と、電気モータを駆動するように結合される出力とを有するモータドライバ回路を更に含む、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項１４】
請求項１に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記ＰＷＭ信号生成器回路が、
前記第１のデューティサイクル信号と基準クロック信号とに応答して等しい周波数の多数のＰＷＭ信号を生成するＰＷＭ発生器であって、前記多数のＰＷＭ信号がそれぞれ異なるデューティサイクルを有する、前記ＰＷＭ発生器と、
前記第１のデューティサイクル信号に応答して選択コードを生成する補間器と、
前記選択コードに応答して前記多数のＰＷＭ信号の中から１つのＰＷＭ信号を選択する選択回路と、
を含む、ＰＷＭデューティサイクルシンセサイザ回路。
【請求項１５】
請求項１４に記載のＰＷＭデューティサイクルシンセサイザ回路であって、
前記補間器が、
前記第１のデューティサイクル信号に応答してアドレスロー信号とアドレスハイ信号とを生成するアドレス生成器と、
前記第１のデューティサイクル信号に応答してチャネル選択信号を生成する状態マシーンと、
前記アドレスロー信号と前記アドレスハイ信号と前記チャネル選択信号とに応答してＰＷＭ生成器アドレスを前記選択コードとして生成する補間マルチプレクサと、
を含む、ＰＷＭデューティサイクルシンセサイザ回路。