(57)【要約】【課題】半導体装置（高電子移動度トランジスタ）の特性を向上させる。【解決手段】本発明の半導体装置は、バッファ層と、チャネル層と、障壁層と、メサ型のキャップ層と、キャップ層の一方の側に形成されたソース電極ＳＥと、他方の側に形成されたドレイン電極ＤＥと、キャップ層上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、を有する。そして、半導体装置が設けられる活性領域ＡＣを区画する素子分離領域ＩＳＯを有し、ゲート電極ＧＥは、活性領域ＡＣ上から素子分離領域ＩＳＯ上に延在し、活性領域ＡＣは、平面視において、ゲート電極ＧＥとの重なり領域において、素子分離領域ＩＳＯの方向に突出した凸部ＡＣｅを有する。このように、活性領域ＡＣに、凸部ＡＣｅを設けることにより、寄生トランジスタのチャネル長を大きくでき、寄生トランジスタＰＴｒをオンし難くすることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に形成されたメサ型の第４窒化物半導体層と、
前記第３窒化物半導体層上で、かつ、前記第４窒化物半導体層の一方の側に形成されたソース電極と、
前記第３窒化物半導体層上で、かつ、前記第４窒化物半導体層の他方の側に形成されたドレイン電極と、
前記第４窒化物半導体層の上方に形成されたゲート電極と、
前記第１〜第４窒化物半導体層の積層体中に設けられ、活性領域を区画する素子分離領域と、
を有し、
前記ゲート電極は、前記活性領域上から前記素子分離領域上に延在し、
平面視において、前記メサ型の第４窒化物半導体層との重なり領域内における、前記活性領域と前記素子分離領域との境界線の長さが、前記ゲート電極のゲート長よりも長い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート電極下にゲート絶縁膜を有する、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記境界線は、平面視において、前記活性領域から前記素子分離領域の方向に突出した凸部を有する、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記境界線は、平面視において、前記素子分離領域から前記活性領域の内側へ退行した凹部を有する、半導体装置。
【請求項５】
請求項３または４記載の半導体装置において、
前記凸部または前記凹部のチャネル長方向の長さは、前記ゲート電極のゲート長より小さい、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記素子分離領域は、前記活性領域より抵抗の高い高抵抗領域である、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記素子分離領域は、前記第１〜第４窒化物半導体層の積層体の一部の除去領域である、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記メサ型の第４窒化物半導体層のチャネル長方向の長さは、前記ゲート電極のゲート長より小さい、半導体装置。
【請求項９】
請求項３または４記載の半導体装置において、
前記凸部または前記凹部のチャネル長方向の長さは、前記メサ型の第４窒化物半導体層のチャネル長方向の長さより小さい、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記ゲート電極を覆うように形成された層間絶縁膜を有し、
前記ソース電極は、前記層間絶縁膜中に形成された接続孔内に配置され、前記ゲート電極の上方まで延在している、半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記境界線は、複数の頂点を有する、半導体装置。
【請求項１２】
第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に形成された第４窒化物半導体層よりなる第１メサ部および第２メサ部と、
前記第３窒化物半導体層上で、かつ、前記第１メサ部と、前記第２メサ部との間に形成されたソース電極と、
前記第３窒化物半導体層上で、かつ、前記第１メサ部の、前記ソース電極と逆側に形成された第１ドレイン電極と、
前記第３窒化物半導体層上で、かつ、前記第２メサ部の、前記ソース電極と逆側に形成された第２ドレイン電極と、
前記第１メサ部の上方に形成された第１ゲート電極と、
前記第２メサ部の上方に形成された第２ゲート電極と、
前記第１〜第４窒化物半導体層の積層体中に設けられ、活性領域を区画する素子分離領域と、
を有し、
前記第１メサ部および前記第２メサ部は、前記活性領域上から素子分離領域上に延在して接続され、
前記第１ゲート電極および前記第２ゲート電極は、前記活性領域上から素子分離領域上に延在して接続され、
平面視において、前記第１メサ部と前記第２メサ部およびそれらを接続する前記第４窒化物半導体層との重なり領域内の前記活性領域と前記素子分離領域との境界線において、
前記第１ゲート電極の前記第１ドレイン電極側の境界線が前記第２ゲート電極の前記第２ドレイン電極側の境界線と、
前記第１ゲート電極の前記ソース電極側の境界線が前記第２ゲート電極の前記ソース電極側の境界線と、
それぞれ接続されている、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第１メサ部および前記第２メサ部の前記境界線は、平面視において、前記活性領域から前記素子分離領域の方向に突出した第１凸部および第２凸部を有し、
前記第１凸部および前記第２凸部のチャネル長方向の長さは、前記第１メサ部および前記第２メサ部のチャネル長方向の長さより小さい、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１凸部および前記第２凸部は、コの字状の前記活性領域を構成する、半導体装置。
【請求項１５】
（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
（ｃ）前記第３窒化物半導体層上に、第４窒化物半導体層を形成する工程、
（ｄ）前記第１〜第４窒化物半導体層の積層体中に、活性領域を区画する素子分離領域を形成する工程、
（ｅ）メサ型の前記第４窒化物半導体層の上方にゲート電極を形成する工程、を有し、
前記ゲート電極は、前記活性領域上から素子分離領域上に延在し、
平面視において、前記メサ型の第４窒化物半導体層との重なり領域内における、前記活性領域と前記素子分離領域との境界線の長さが、前記ゲート電極のゲート長よりも長い、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｄ）工程は、イオン注入により高抵抗領域である前記素子分離領域を形成する工程である、半導体装置の製造方法。
【請求項１７】
請求項１５記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記第１〜第４窒化物半導体層の積層体の一部を除去することにより、前記素子分離領域を形成する工程である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＧａＮ系窒化物半導体は、ＳｉやＧａＡｓに比べてワイドバンドギャップで、高い電子移動度を有するため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。このようなトランジスタの中でも、ノーマリオフ特性を有するトランジスタは有用であり、ノーマリオフ特性を持たせるための構造が検討されている。
【０００３】
例えば、特許文献１（特開２０１３−０６５６４９号公報）には、窒化物半導体層をチャネルとして用いたトランジスタが開示されている。このトランジスタにおいては、障壁層とチャネル層の界面に、２ＤＥＧ（２次元電子ガス）が発生する。そして、ゲート電極下においては、キャップ層が設けられ、２ＤＥＧの発生が抑止される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−０６５６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。特に、ノーマリオフ特性を持たせるためのトランジスタの構造（メサ型ＭＯＳ構造）について検討している。
【０００６】
しかしながら、後述するように、トランジスタのＩｄ−Ｖｇ波形に、ハンプ（こぶ）が生じ、閾値の低下が確認された。
【０００７】
特に、窒化物半導体を用いた半導体装置においては、安定したノーマリオフ特性を持たせるために、閾値を上昇させる検討が進められており、上記Ｉｄ−Ｖｇ波形のハンプ（こぶ）の低減が望まれる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本願において開示される一実施の形態に示される半導体装置は、第１窒化物半導体層よりなるバッファ層と、第２窒化物半導体層よりなるチャネル層と、第３窒化物半導体層よりなる障壁層とが順次積層され、この上に形成されたメサ型の第４窒化物半導体層よりなるキャップ層（２ＤＥＧ解消層）を有する。そして、キャップ層の一方の側に形成されたソース電極と、他方の側に形成されたドレイン電極と、キャップ層の上方に形成されたゲート電極と、を有する。さらに、第１〜第４窒化物半導体層の積層体中に設けられ、活性領域を区画する素子分離領域を有し、ゲート電極は、活性領域上から素子分離領域上に延在し、平面視において、メサ型の第４窒化物半導体層との重なり領域内における、活性領域と素子分離領域との境界線の長さが、ゲート電極のゲート長よりも長い。
【００１１】
本願において開示される一実施の形態に示される半導体装置の製造方法は、第１〜第４窒化物半導体層を順次形成する工程と、第１〜第４窒化物半導体層の積層体中に、活性領域を区画する素子分離領域を形成する工程と、メサ型の第４窒化物半導体層の上方にゲート電極を形成する工程と、を有する。そして、ゲート電極は、活性領域上から素子分離領域上に延在し、平面視において、メサ型の第４窒化物半導体層との重なり領域内における、活性領域と素子分離領域との境界線の長さが、ゲート電極のゲート長よりも長い。
【発明の効果】
【００１２】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１３】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の構成を示す平面図である。
【図３】実施の形態１の半導体装置の構成を示す断面図である。
【図４】実施の形態１の半導体装置の構成を示す断面図である。
【図５】実施の形態１の半導体装置の構成を示す平面図である。
【図６】実施の形態１の比較例の半導体装置の構成を示す断面図である。
【図７】実施の形態１の比較例の半導体装置の構成を示す平面図である。
【図８】実施の形態１の比較例の半導体装置の構成を示す断面図である。
【図９】比較例の半導体装置のＩｄ−Ｖｇ波形を示す図である。
【図１０】比較例の半導体装置のＩｄ−Ｖｇ波形を示す図である。
【図１１】実施の形態１の半導体装置のＩｄ−Ｖｇ波形を模式的に示す図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す平面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態１の半導体装置の製造工程を示す平面図である。
【図３０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３３】実施の形態１の半導体装置の製造工程を示す平面図である。
【図３４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３６】実施の形態２の半導体装置の構成を示す断面図である。
【図３７】実施の形態２の半導体装置の構成を示す平面図である。
【図３８】実施の形態２の半導体装置の構成を示す断面図である。
【図３９】実施の形態２の半導体装置の構成を示す断面図である。
【図４０】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４１】実施の形態２の半導体装置の製造工程を示す平面図である。
【図４２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４５】実施の形態２の半導体装置の製造工程を示す平面図である。
【図４６】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４７】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４８】実施の形態２の半導体装置の製造工程を示す断面図である。
【図４９】実施の形態２の半導体装置の製造工程を示す平面図である。
【図５０】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５１】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５２】実施の形態３の応用例１の半導体装置の構成を示す断面図である。
【図５３】実施の形態３の応用例１の半導体装置の構成を示す平面図である。
【図５４】実施の形態３の応用例１の半導体装置の構成を示す断面図である。
【図５５】実施の形態３の応用例１の半導体装置の構成を示す断面図である。
【図５６】実施の形態３の応用例２の半導体装置の構成を示す断面図である。
【図５７】実施の形態３の応用例２の半導体装置の構成を示す平面図である。
【図５８】実施の形態３の応用例２の半導体装置の構成を示す断面図である。
【図５９】実施の形態３の応用例２の半導体装置の構成を示す断面図である。
【図６０】実施の形態４の応用例１の凸部の形状例を説明するための平面図である。
【図６１】実施の形態４の応用例２の凸部の形状例を説明するための平面図である。
【図６２】実施の形態４の応用例２の回路構成を説明するための回路図である。
【図６３】実施の形態５の半導体装置の構成を示す断面図である。
【図６４】実施の形態５の半導体装置の構成を示す平面図である。
【図６５】実施の形態５の半導体装置の構成を示す断面図である。
【図６６】実施の形態５の半導体装置の構成を示す断面図である。
【図６７】実施の形態６の半導体装置の構成を示す断面図である。
【図６８】実施の形態６の半導体装置の構成を示す平面図である。
【図６９】実施の形態６の半導体装置の構成を示す断面図である。
【図７０】実施の形態６の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１９】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２０】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２１】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ（FET；Field Effect Transistor）である。また、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）とも呼ばれる。
【００２２】
本実施の形態の半導体装置においては、基板ＳＵＢ上に、第１の窒化物半導体層Ｓ１、第２の窒化物半導体層Ｓ２および第３の窒化物半導体層Ｓ３が順次形成されている。そして、第３の窒化物半導体層Ｓ３の中央部上には、第４の窒化物半導体層Ｓ４が形成されている。なお、基板ＳＵＢ上に、核生成層やその上の高抵抗バッファ層を形成した後、第１の窒化物半導体層Ｓ１等を形成してもよい。
【００２３】
基板ＳＵＢとしては、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いることができる。基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。
【００２４】
核生成層は、窒化物半導体層からなる。核生成層としては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。高抵抗バッファ層は、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を高抵抗バッファ層として用いることができる。
【００２５】
なお、通常、基板ＳＵＢ上の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長で形成する。
【００２６】
前述したように、基板ＳＵＢ上には、第１の窒化物半導体層Ｓ１、第２の窒化物半導体層Ｓ２および第３の窒化物半導体層Ｓ３が順次形成されている。そして、第３の窒化物半導体層Ｓ３の中央部上には、第４の窒化物半導体層Ｓ４が形成されている。
【００２７】
第２の窒化物半導体層Ｓ２は、第１の窒化物半導体層Ｓ１と電子親和力が等しいか、または、第１の窒化物半導体層Ｓ１より電子親和力が大きい（Ｓ１≦Ｓ２）。
【００２８】
第３の窒化物半導体層Ｓ３は、第１の窒化物半導体層Ｓ１より電子親和力が小さい（Ｓ１＞Ｓ３）。
【００２９】
第４の窒化物半導体層Ｓ４は、メサ型（メサ形状、凸状、ライン状）である。この第４の窒化物半導体層Ｓ４は、第２の窒化物半導体層Ｓ２と電子親和力が等しいか、または、第２の窒化物半導体層Ｓ２より電子親和力が大きい（Ｓ４≧Ｓ２）。
【００３０】
第１の窒化物半導体層Ｓ１は、バッファ層とも呼ばれ、例えば、ＡｌＧａＮよりなる。また、第２の窒化物半導体層Ｓ２は、チャネル層とも呼ばれ、例えば、ＧａＮよりなる。また、第３の窒化物半導体層Ｓ３は、障壁層（電子供給層）と呼ばれ、例えば、ＡｌＧａＮよりなる。但し、第１の窒化物半導体層Ｓ１よりＡｌ組成が大きい。また、メサ型の第４の窒化物半導体層Ｓ４は、キャップ層とも呼ばれ、例えば、ＧａＮよりなる。
【００３１】
また、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。メサ型の第４の窒化物半導体層（キャップ層）Ｓ４、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層体の平面形状は、Ｙ方向に長辺を有する矩形状である（図２参照）。ゲート電極は、活性領域ＡＣ上から素子分離領域ＩＳＯ上にＹ方向に延在している。そして、ゲート電極ＧＥのＸ方向の長さ（ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ）Ｌｇは、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４のＸ方向の長さＬｃと同程度である（Ｌｇ≒Ｌｃ）。なお、ゲート絶縁膜ＧＩのＸ方向の長さも、上記長さＬｇ、Ｌｃと同程度である。
【００３２】
また、ゲート電極ＧＥ上には、層間絶縁膜ＩＬ１が形成されている。また、第３の窒化物半導体層（障壁層）Ｓ３上であって、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の両側には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。例えば、層間絶縁膜ＩＬ１中には、コンタクトホール（接続孔）Ｃ１が形成され、このコンタクトホールＣ１の内部および上部には、ソース電極ＳＥおよびドレイン電極ＤＥが配置される。
【００３３】
ここで、第２の窒化物半導体層Ｓ２と第３の窒化物半導体層Ｓ３の界面においては、ピエゾ分極(格子定数差に起因)および自発分極による２ＤＥＧ（２次元電子ガス)が発生する。但し、ゲート電極ＧＥの下方においては、ゲート絶縁膜ＧＩを介してメサ型の第４の窒化物半導体層（キャップ層）Ｓ４が設けられているため、この層（Ｓ４）に接する第３の窒化物半導体層Ｓ３は、第４の窒化物半導体層（キャップ層）Ｓ４の格子定数の影響を受け、第２の窒化物半導体層Ｓ２と第３の窒化物半導体層Ｓ３の界面のピエゾ分極成分が減少し、２ＤＥＧの発生が抑止される。このため、ゲート電極ＧＥに所定の電位（閾値電位）を印加した場合にのみ、２ＤＥＧの発生が抑止されているゲート電極ＧＥの下方に、チャネルが形成され、トランジスタがオン状態となる。このように、本実施の形態のトランジスタは、ノーマリオフ特性を有する。
【００３４】
そして、本実施の形態のトランジスタにおいては、以下に説明するように、トランジスタの形成領域である活性領域ＡＣに、平面視において、ゲート電極ＧＥとの重なり領域に、素子分離領域ＩＳＯの方向に突出した凸部ＡＣｅを設けたので、閾値電位を向上させ、ノーマリオフ特性を安定的に維持することができる。
【００３５】
図２〜図５を参照しながら、本実施の形態の半導体装置をさらに詳細に説明する。図２は、本実施の形態の半導体装置の構成を示す平面図である。図３および図４は、本実施の形態の半導体装置の構成を示す断面図である。前述の図１は、図２のＡ−Ａ部に対応し、図３は、図２のＢ−Ｂ部に対応し、図４は、図２のＣ−Ｃ部に対応する。また、図５は、本実施の形態の半導体装置の構成を示す平面図であり、図２は、図５の一部（例えば、破線で囲んだ領域ａ）に対応する。
【００３６】
図２に示すように、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。ドレイン電極ＤＥの下には、ドレイン電極ＤＥと第３の窒化物半導体層（障壁層）Ｓ３との接続部となるコンタクトホールＣ１が配置されている。このコンタクトホールＣ１の平面形状は、Ｙ方向に長辺を有する矩形状である。ソース電極ＳＥの下には、ソース電極ＳＥと第３の窒化物半導体層（障壁層）Ｓ３との接続部となるコンタクトホールＣ１が配置されている。このコンタクトホールＣ１の平面形状は、Ｙ方向に長辺を有する矩形状である。
【００３７】
そして、ドレイン電極ＤＥの下のコンタクトホールＣ１とソース電極ＳＥの下のコンタクトホールＣ１との間には、ゲート電極ＧＥが配置されている。前述したようにゲート電極ＧＥは、Ｙ方向に長辺を有する矩形状である。
【００３８】
図２に示す、ドレイン電極ＤＥ、ゲート電極ＧＥおよびソース電極ＳＥは、図５に示すように、繰り返して複数配置されている。
【００３９】
即ち、図５に示すように、ドレイン電極ＤＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のドレイン電極ＤＥが、Ｘ方向に一定の間隔を置いて配置されている。また、ソース電極ＳＥの平面形状は、Ｙ方向に長辺を有する矩形状である。複数のライン状のソース電極ＳＥが、Ｘ方向に一定の間隔を置いて配置されている。そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれは、Ｘ方向に沿って互い違いに配置されている。そして、ドレイン電極ＤＥの下のコンタクトホールＣ１とソース電極ＳＥの下のコンタクトホールＣ１との間には、ゲート電極ＧＥが配置されている。
【００４０】
また、複数のドレイン電極ＤＥは、ドレインパッド（端子部ともいう）ＤＰにより接続される。このドレインパッドＤＰは、ドレイン電極ＤＥの一端側（図５においては、中央部）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するドレインパッドＤＰからＹ方向に突き出るように複数のドレイン電極ＤＥが配置される。このような形状を、櫛形形状と言うことがある。
【００４１】
複数のソース電極ＳＥは、ソースパッド（端子部ともいう）ＳＰにより接続される。このソースパッドＳＰは、ソース電極ＳＥの他端側（図５においては、左側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するソースパッドＳＰからＹ方向に突き出るように複数のソース電極ＳＥが配置される。このような形状を、櫛形形状と言うことがある。
【００４２】
複数のゲート電極ＧＥは、ゲート線ＧＬにより接続される。このゲート線ＧＬは、ゲート電極ＧＥの一端側（図５においては、左側）において、Ｘ方向に延在するように配置される。言い換えれば、Ｘ方向に延在するゲート線ＧＬからＹ方向に突き出るように複数のゲート電極ＧＥが配置される。なお、ゲート線ＧＬは、例えば、ゲート線ＧＬのＸ方向の両側（図５においては、上側または下側）に設けられたゲートパッド（図示せず）と接続される。
【００４３】
ゲート電極ＧＥおよびゲート線ＧＬの断面図における下方には、ゲート絶縁膜ＧＩを介して、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４が配置されている。
【００４４】
また、上記ゲート線ＧＬ、ゲート電極ＧＥ、ソースパッドＳＰ、ソース電極ＳＥおよびドレイン電極ＤＥは、図５の中央部のドレインパッドＤＰを軸として左右対称に配置されている。
【００４５】
そして、上記ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは、主として、素子分離領域ＩＳＯで囲まれた活性領域ＡＣ上に配置されている。活性領域ＡＣの平面形状は、Ｘ方向に長辺を有する略矩形状である。一方、ドレインパッドＤＰ、ゲート線ＧＬ、ソースパッドＳＰは、素子分離領域ＩＳＯ上に配置されている。活性領域ＡＣとゲート線ＧＬとの間に、ソースパッドＳＰが配置されている。素子分離領域ＩＳＯは、イオン注入等により、窒化物半導体層において結晶性が破壊された高抵抗領域である。高抵抗領域は、素子分離領域として機能し、少なくとも活性領域ＡＣより抵抗が高い。
【００４６】
ここで、本実施の形態においては、図２、図５に示すように、トランジスタの形成領域である活性領域ＡＣに、凸部（凸領域）ＡＣｅを設けている。即ち、図２に示すように、平面視において、活性領域ＡＣとゲート電極ＧＥとの重なり領域に、凸部（凸領域）ＡＣｅを設けている。より具体的には、活性領域ＡＣは、略矩形状であり、その端部であるラインＬ１から突出した凸部ＡＣｅを有する。ラインＬ１は、Ｘ方向に延在するラインであり、例えば、ソース電極ＳＥの端部近傍のラインである。また、ラインＬ２から突出した凸部ＡＣｅを有する。ラインＬ２は、Ｘ方向に延在するラインであり、例えば、ドレイン電極ＤＥの端部近傍のラインである。
【００４７】
凸部ＡＣｅのＸ方向の長さ（ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ）Ｌｅは、ゲート電極ＧＥのＸ方向の長さＬｇ（例えば、２μｍ程度）より小さい。例えば、凸部ＡＣｅのＸ方向の長さＬｅは、１μｍ程度であり、凸部ＡＣｅのＹ方向の長さは、１．８μｍ程度である。
【００４８】
このように、活性領域ＡＣに、凸部（凸領域）ＡＣｅを設けることにより、活性領域ＡＣと素子分離領域ＩＳＯとの境界において、図３、図４に示すように、残存２ＤＥＧ（Ｒ２ＤＥＧ）が生じ、寄生トランジスタが生じたとしても、寄生トランジスタのチャネル長が大きいため、寄生トランジスタをオンし難くすることができる。
【００４９】
図６〜図８は、比較例の半導体装置の構成を示す図である。図６は、断面図であり、図７は、平面図であり、図８は、断面図である。図６は、図７のＡ−Ａ部に対応し、図８は、図７のＢ−Ｂ部に対応する。図９、図１０は、比較例の半導体装置（トランジスタ）のＩｄ−Ｖｇ波形を示す図である。図１１は、本実施の形態の半導体装置（トランジスタ）のＩｄ−Ｖｇ波形を模式的に示す図である。Ｉｄは、ドレイン電流であり、Ｖｇは、ゲート電位である。
【００５０】
図６〜図８に示す比較例の半導体装置（トランジスタ）のように、活性領域ＡＣに、凸部（ＡＣｅ）を設けていない場合には、図９の実線で示すように、トランジスタのＩｄ−Ｖｇ波形に、ハンプ（こぶ）が見られる。なお、図９の破線は、特性の良好なトランジスタのＩｄ−Ｖｇ波形である。このようなハンプを有するＩｄ−Ｖｇ波形は、図１０に示すように、主たるトランジスタＭＴｒのＩｄ−Ｖｇ波形であるグラフ（ａ）と、寄生トランジスタＰＴｒのＩｄ−Ｖｇ波形であるグラフ（ｂ）との合成波形と考えられる。即ち、主たるトランジスタＭＴｒに並列に接続される寄生トランジスタＰＴｒが生じており、閾値電位が低く、チャネル幅が小さい寄生トランジスタＰＴｒが先にオンし、その後、より閾値電位が高く、チャネル幅が大きい主たるトランジスタＭＴｒがオンするものと考えられる。その結果、主たるトランジスタＭＴｒにおいて設定した閾値電位より前に、ドレイン電流（Ｉｄ）が流れ出してしまい、閾値電位が低下することとなる。
【００５１】
このような寄生トランジスタＰＴｒの発生については、次のように考察できる。図８に示すように、ゲート電極ＧＥの直下においては、通常であれば第４の窒化物半導体層（キャップ層）Ｓ４の影響で、２ＤＥＧの発生が抑止され、閾値電位が高い状態となる。即ち、主たるトランジスタＭＴｒの形成領域においては、破線で囲んだ領域Ｍに示すように、領域Ｍを中心として図中矢印で示された１８０度の方向から第４の窒化物半導体層（キャップ層）Ｓ４の影響を受ける。このため、閾値電位が十分高められている状態と考えられる。
【００５２】
これに対し、活性領域ＡＣと素子分離領域ＩＳＯとの境界付近において、活性領域ＡＣでは第４の窒化物半導体層（キャップ層）Ｓ４はその格子定数差により第３の窒化物半導体層（障壁層）Ｓ３のピエゾ分極に影響を与えるが、素子分離領域ＩＳＯでは第４の窒化物半導体層Ｓ４の結晶性が破壊されたり除去されたりしているため、素子分離領域ＩＳＯの第４の窒化物半導体層（キャップ層）Ｓ４からのピエゾ分極への影響はない。つまり、活性領域ＡＣと素子分離領域ＩＳＯとの境界において、破線で囲んだ領域Ｐでは、図中矢印で示された９０度の方向からのみ第４の窒化物半導体層（キャップ層）Ｓ４の影響を受ける。このように、活性領域ＡＣと素子分離領域ＩＳＯとの境界付近においては、主たるトランジスタＭＴｒの形成領域よりも、ピエゾ分極の抑止効果が半分となり、残存２ＤＥＧ（Ｒ２ＤＥＧ）が生じる。なお、残存２ＤＥＧ（Ｒ２ＤＥＧ）とは、前述のようにキャップ層によるピエゾ分極の抑止効果が十分でない領域、即ち、閾値の異なるチャネルのことを指し、ゲート電極に電位が印加された場合に、他の領域よりも低い電位でチャネルが形成される領域を意味する。
【００５３】
このように、閾値電位が十分高められない領域が、活性領域ＡＣと素子分離領域ＩＳＯとの境界付近に発生することとなり、これが、閾値電位が低く、チャネル幅が小さい寄生トランジスタＰＴｒとなる（図７）。
【００５４】
これに対し、本実施の形態においては、図２に示すように、活性領域ＡＣと素子分離領域ＩＳＯとの境界付近に残存２ＤＥＧ（Ｒ２ＤＥＧ）が生じたとしても、活性領域ＡＣと素子分離領域ＩＳＯとの境界の長さ（有効領域、チャネル領域）が、主たるトランジスタＭＴｒのチャネル長より長くなるため、寄生トランジスタＰＴｒがオンし難くなる。このため、例えば、図１１に示すように、主たるトランジスタＭＴｒのＩｄ−Ｖｇ波形であるグラフ（ａ）の内側となるよう、寄生トランジスタＰＴｒのＩｄ−Ｖｇ波形であるグラフ（ｂ）が右側にシフトするため、図９の実線のグラフで示すようなハンプ（こぶ）を解消することができる。
【００５５】
このように、本実施の形態においては、Ｉｄ−Ｖｇ波形のハンプを低減し、閾値電位の低下を抑制し、ノーマリオフ特性の安定化を図ることができる。
【００５６】
［製法説明］
次いで、図１２〜図３５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１２〜図３５は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
【００５７】
図１２〜図１５に示すように、基板ＳＵＢを準備し、第１〜第３の窒化物半導体層を順次形成する。基板ＳＵＢとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いる。なお、基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよい。なお、通常、基板ＳＵＢ上にこの後形成される窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。なお、基板ＳＵＢ上に、核生成層および高抵抗バッファ層を形成した後、第１〜第３の窒化物半導体層を順次形成してもよい。核生成層として、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができ、この層は、例えば、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法を用いた、エピタキシャル成長により形成することができる。また、高抵抗バッファ層として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を用いることができ、この超格子構造体は、例えば、窒化ガリウム（ＧａＮ）層と、窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法を用いてエピタキシャル成長させることにより形成することができる。
【００５８】
次いで、基板ＳＵＢ上に、第１の窒化物半導体層（バッファ層）Ｓ１として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、１０００ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＸＧａ１−ＸＮとする場合に、Ｘを０以上０．１以下（０≦Ｘ≦０．１）とする。このＡｌＧａＮ層は、例えば、ノンドープ層である。即ち、意図的なｎ型不純物やｐ型不純物のドープは行われていない。
【００５９】
次いで、第１の窒化物半導体層Ｓ１上に、第２の窒化物半導体層（チャネル層）Ｓ２として、ＧａＮ層を有機金属気相成長法などを用いて、５０ｎｍ程度エピタキシャル成長させる。
【００６０】
次いで、第２の窒化物半導体層Ｓ２上に、第３の窒化物半導体層（障壁層）Ｓ３として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、２０ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＺＧａ１−ＺＮとする場合に、ＺをＸより大きく０．４未満（Ｘ＜Ｚ＜０．４）とする。
【００６１】
ここで、第２の窒化物半導体層（チャネル層）Ｓ２と、第３の窒化物半導体層（障壁層）Ｓ３との界面には、前述したように、２ＤＥＧ（２次元電子ガス)が発生する。
【００６２】
次いで、図１６〜図１９に示すように、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（キャップ層）Ｓ４として、ＧａＮ層を有機金属気相成長法などを用いて、１００ｎｍ程度エピタキシャル成長させる。この第４の窒化物半導体層（キャップ層）Ｓ４の成膜により、上記２ＤＥＧが消失する。
【００６３】
次いで、図２０〜図２３に示すように、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜ＰＲ１を保護膜（例えば、酸化シリコン膜）ＩＦを介して第４の窒化物半導体層（キャップ層）Ｓ４上に形成する。次いで、フォトレジスト膜ＰＲ１をマスクとして、ホウ素イオンを打ち込むことにより、素子分離領域ＩＳＯを形成する。このように、ホウ素（Ｂ）や窒素（Ｎ）などのイオン種が打ち込まれることにより、結晶状態が変化し、高抵抗化する。
【００６４】
例えば、ホウ素イオンを、第１〜第４の窒化物半導体層Ｓ１〜Ｓ４からなる積層体中の一部に、１×１０１４（１Ｅ１４）ｃｍ−２程度の密度で打ち込む。打ち込みエネルギーは、例えば、１００ｋｅＶ程度である。なお、打ち込みの深さ、即ち、素子分離領域ＩＳＯの底部は、例えば、第３の窒化物半導体層（障壁層）Ｓ３の底面より下に位置するように、ホウ素イオンの打ち込み条件を調整する。このようにして、素子分離領域ＩＳＯを形成する。この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる。図２１に示すように、この活性領域ＡＣは、凸部（凸領域）ＡＣｅを有する。より具体的には、活性領域ＡＣは、略矩形状であり、その端部であるラインＬ１から突出した凸部ＡＣｅを有する。また、ラインＬ２から突出した凸部ＡＣｅを有する。そして、この凸部ＡＣｅ上には、後述するゲート電極ＧＥが配置される。このように、凸部ＡＣｅを設けることで、活性領域ＡＣと素子分離領域ＩＳＯとの境界が長くなり、この境界上にゲート電極ＧＥが配置され、前述した残存２ＤＥＧ（Ｒ２ＤＥＧ）の影響により、寄生トランジスタが生成したとしても、チャネル長が長くなりオンし難くなる。この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ１を除去し、さらに、保護膜ＩＦを除去する。
【００６５】
なお、第１〜第４の窒化物半導体層Ｓ１〜Ｓ４は、例えば、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。原料ガスには、窒化物半導体層（ここでは、ＡｌＧａＮ層やＧａＮ層）の構成元素を含むガスを用いる。例えば、ＡｌＧａＮ層の成膜の際には、Ａｌ、Ｇａ、Ｎの原料ガスとして、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。また、例えば、ＧａＮ層の成膜の際には、Ｇａ、Ｎの原料ガスとして、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。このように、エピタキシャル成長法によれば、原料ガスの流量を調整することで、各層の構成元素比を容易に、また、精度よく調整することができる。また、エピタキシャル成長法によれば、原料ガスを切り換えることで、異なる元素構成の層を容易に連続して成膜することができる。
【００６６】
次いで、図２４〜図２７に示すように、第４の窒化物半導体層Ｓ４上に、ゲート絶縁膜ＧＩとなる絶縁膜１０と、ゲート電極ＧＥとなる導電性膜１１を順次形成する。例えば、第４の窒化物半導体層（キャップ層）Ｓ４上に、ゲート絶縁膜ＧＩ用の絶縁膜１０として、酸化アルミニウム膜（Ａｌ２Ｏ３膜）をＡＬＤ法などを用いて５０ｎｍ程度の膜厚で堆積する。ゲート絶縁膜ＧＩ用の絶縁膜１０としては、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＳｉＮ膜、ＳｉＯＮ膜（酸窒化シリコン膜）、ＺｒＯ２膜（酸化ジルコニウム膜）、ＨｆＯ２膜（酸化ハフニウム膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。
【００６７】
次いで、例えば、ゲート絶縁膜ＧＩ用の絶縁膜１０上に、ゲート電極ＧＥ用の導電性膜１１として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。導電性膜１１の構成材料や膜厚は適宜調整可能である。ゲート電極ＧＥ用の導電性膜１１として、ＴｉＮの他、ＢまたはＰなどのドーパントを添加した多結晶シリコンを用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ａｕ、およびこれらのＳｉ化合物や、Ｎ化合物を用いてもよい。また、これらの材料膜を積層した多層膜を用いてもよい。
【００６８】
次いで、図２８〜図３１に示すように、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜ＰＲ２を形成し、このフォトレジスト膜ＰＲ２をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。このように、所望の形状の膜をマスクとして、下層の膜をエッチングすることをパターニングという。具体的には、例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングによりＴｉＮ膜をエッチングする。Ｃｌ２のような塩素系ガスに代えて、フッ素系ガスを用いてもよい。また、塩素系ガスとフッ素系ガスの混合ガスを用いてもよい。次いで、ゲート電極（ＴｉＮ膜）ＧＥの下層の酸化アルミニウム膜をエッチングする。例えば、ＢＣｌ３を主成分とするガスを用いたドライエッチングにより酸化アルミニウム膜をエッチングする。次いで、ゲート絶縁膜（酸化アルミニウム膜）ＧＩの下層の第４の窒化物半導体層（キャップ層）Ｓ４をエッチングする。例えば、塩素系ガスを用いたドライエッチングにより第４の窒化物半導体層Ｓ４を加工する。これにより、メサ型の第４の窒化物半導体層Ｓ４、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層体が形成される。
【００６９】
この段階においては、メサ型の第４の窒化物半導体層Ｓ４が第３の窒化物半導体層（障壁層）Ｓ３上に部分的（例えば、Ｙ方向に長辺を有する矩形状）に形成されている。一方、メサ型の第４の窒化物半導体層Ｓ４の両側の第３の窒化物半導体層Ｓ３の露出部においては、第４の窒化物半導体層Ｓ４が除去されたため、２ＤＥＧが再発生する。
【００７０】
この後、フォトレジスト膜ＰＲ２を除去する。なお、ゲート電極ＧＥの加工後に、フォトレジスト膜ＰＲ２を除去し、ゲート電極ＧＥをマスクとして、ゲート絶縁膜ＧＩおよび第４の窒化物半導体層Ｓ４をエッチングしてもよい。
【００７１】
次いで、図３２〜図３５に示すように、ゲート電極ＧＥ上に、層間絶縁膜ＩＬ１を形成する。例えば、層間絶縁膜ＩＬ１として、酸化シリコン膜をＣＶＤ法などを用いて２μｍ程度堆積する。酸化シリコン膜としては、オルトケイ酸テトラエチル（Tetraethyl orthosilicate）を原料としても用いた、いわゆるＴＥＯＳ膜を用いてもよい。次いで、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜ＩＬ１中に、コンタクトホールＣ１を形成する。例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ１を形成する。例えば、ＳＦ６を主成分とするガス（フッ素系ガス）を用いたドライエッチングにより、層間絶縁膜ＩＬ１をエッチングする。これにより、ゲート電極ＧＥの両側に位置するソース電極接続領域およびドレイン電極接続領の第３の窒化物半導体層（障壁層）Ｓ３が露出する。
【００７２】
次いで、このコンタクトホールＣ１中および層間絶縁膜ＩＬ１上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上に導電性膜を形成する。例えば、導電性膜として、Ａｌ／Ｔｉ膜を形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ１上に、Ｔｉ膜を、スパッタリング法などを用いて２０ｎｍ程度の膜厚で形成し、さらに、その上に、Ａｌ膜をスパッタリング法などを用いて２μｍ程度の膜厚で形成する。次いで、熱処理を施す。例えば、５００℃、３０分間の熱処理を行う。これにより、導電性膜（Ａｌ／Ｔｉ膜）とその下層の層との間のオーミックコンタクトを取ることができる。
【００７３】
次いで、ソース電極ＳＥ、ドレイン電極ＤＥの形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電性膜（Ａｌ／Ｔｉ膜）をエッチングする。例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングにより、導電性膜（Ａｌ／Ｔｉ膜）をエッチングする。
【００７４】
このソース電極ＳＥおよびドレイン電極ＤＥを構成する導電性膜の構成材料や膜厚は適宜調整可能である。このような導電性膜としては、窒化物半導体層とオーミック接触する材料を用いることが好ましい。
【００７５】
この後、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
【００７６】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【００７７】
（実施の形態２）
上記実施の形態１においては、素子分離領域ＩＳＯを、窒化物半導体層において結晶性が破壊された高抵抗領域としたが、素子分離領域ＩＳＯを、窒化物半導体層の除去領域としてもよい。
【００７８】
［構造説明］
図３６〜図３９は、本実施の形態の半導体装置の構成を示す断面図または平面図である。図３７は、平面図であり、図３６は、図３７のＡ−Ａ部に対応し、図３８は、図３７のＢ−Ｂ部に対応し、図３９は、図３７のＣ−Ｃ部に対応する。
【００７９】
図３６〜図３９に示すように、素子分離領域ＩＳＯ以外の構成は、実施の形態１（図１）に示す半導体装置と、同様であるため、その説明を省略する。
【００８０】
本実施の形態においては、素子分離領域ＩＳＯにおいて、第１〜第４窒化物半導体層（Ｓ１〜Ｓ４）が除去されている（図３８、図３９）。このように、第１〜第４窒化物半導体層（Ｓ１〜Ｓ４）を除去することで、活性領域ＡＣを区画し、活性領域ＡＣを他の活性領域などと電気的に分離することができる。ここでは、素子分離領域ＩＳＯにおいて、第１〜第４窒化物半導体層（Ｓ１〜Ｓ４）の積層体がすべて除去されているが、少なくとも２ＤＥＧが形成される領域までが除去されていればよい。
【００８１】
そして、本実施の形態のトランジスタにおいても、実施の形態１の場合と同様に、トランジスタの形成領域である活性領域ＡＣに、平面視において、ゲート電極ＧＥとの重なり領域に、素子分離領域ＩＳＯの方向に突出した凸部ＡＣｅを設けたので、閾値電位を向上させ、ノーマリオフ特性を安定的に維持することができる。
【００８２】
［製法説明］
次いで、図４０〜図５１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４０〜図５１は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
【００８３】
実施の形態１と同様にして、基板ＳＵＢを準備し、第１〜第４の窒化物半導体層（Ｓ１〜Ｓ４）を順次形成する（図４０〜図４３）。
【００８４】
次いで、フォトリソグラフィ処理により、素子分離領域を開口するフォトレジスト膜ＰＲ２１を第４の窒化物半導体層（キャップ層）Ｓ４上に形成する。次いで、フォトレジスト膜ＰＲ２１をマスクとして、第１〜第４窒化物半導体層Ｓ１〜Ｓ４をエッチングする。第１〜第４窒化物半導体層Ｓ１〜Ｓ４の除去領域（溝）が、素子分離領域ＩＳＯとなる。そして、この素子分離領域ＩＳＯで囲まれた領域が活性領域ＡＣとなる。この活性領域ＡＣは、実施の形態１の場合と同様の形状であり、凸部（凸領域）ＡＣｅを有する。このように、凸部ＡＣｅを設けることで、活性領域ＡＣと素子分離領域ＩＳＯとの境界が長くなり、この境界上にゲート電極ＧＥが配置され、前述した残存２ＤＥＧ（Ｒ２ＤＥＧ）の影響により、寄生トランジスタが生成したとしても、チャネル長が長くなりオンし難くなる。
【００８５】
この後、プラズマ剥離処理などによりフォトレジスト膜ＰＲ２１を除去する。
【００８６】
次いで、図４４〜図４７に示すように、第４の窒化物半導体層Ｓ４上および基板ＳＵＢ上に、ゲート絶縁膜ＧＩとなる絶縁膜１０と、ゲート電極ＧＥとなる導電性膜１１を順次形成する。ゲート絶縁膜ＧＩとなる絶縁膜１０と、ゲート電極ＧＥとなる導電性膜１１は、実施の形態１の場合と同様の材料を用い、同様に形成することができる。
【００８７】
次いで、図４８〜図５１に示すように、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜ＰＲ２を形成し、このフォトレジスト膜ＰＲ２をマスクとして、ゲート電極ＧＥとなる導電性膜１１、ゲート絶縁膜ＧＩとなる絶縁膜１０および第４の窒化物半導体層（キャップ層）Ｓ４をエッチングする。この後、フォトレジスト膜ＰＲ２を除去する。
【００８８】
次いで、実施の形態１の場合と同様にして、ゲート電極ＧＥ上に、層間絶縁膜ＩＬ１を形成し、この層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールＣ１を形成する。さらに、コンタクトホールＣ１中および層間絶縁膜ＩＬ１上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する（図３６〜図３９）。
【００８９】
この後、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
【００９０】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【００９１】
（実施の形態３）
本実施の形態においては、各種応用例を説明する。実施の形態１においては、ゲート電極ＧＥとメサ型の第４の窒化物半導体層（キャップ層）Ｓ４とを同様の形状としたが、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４をゲート電極ＧＥより一回り小さくしてもよい（応用例１）。また、ソース電極ＳＥをゲート電極ＧＥの上方まで延在させてもよい（応用例２）。
【００９２】
（応用例１）
図５２〜図５５は、本実施の形態の応用例１の半導体装置の構成を示す断面図または平面図である。図５３は、平面図であり、図５２は、図５３のＡ−Ａ部に対応し、図５４は、図５３のＢ−Ｂ部に対応し、図５５は、図５３のＣ−Ｃ部に対応する。
【００９３】
図５２〜図５５に示すように、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４以外の構成は、実施の形態１（図１）に示す半導体装置と、同様であるため、その説明を省略する。
【００９４】
本実施の形態においては、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４が、ゲート電極ＧＥより一回り小さい。このため、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４は、ゲート電極ＧＥとゲート絶縁膜ＧＩの積層体に内包されている。また、この場合、凸部ＡＣｅのＸ方向の長さＬｅは、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４のＸ方向の長さＬｃより小さい（Ｌｇ＞Ｌｃ＞Ｌｅ）。
【００９５】
このような本応用例のメサ型の第４の窒化物半導体層（キャップ層）Ｓ４、ゲート絶縁膜ＧＩ、およびゲート電極ＧＥの積層部は、以下の様にして形成することができる。
【００９６】
例えば、基板ＳＵＢ上に順次積層した第１〜第４の窒化物半導体層（Ｓ１〜Ｓ４）のうち、第４の窒化物半導体層Ｓ４を所定の形状にパターニングし、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４を形成した後、その上に、ゲート絶縁膜ＧＩとなる絶縁膜と、ゲート電極ＧＥとなる導電性膜を順次形成し、絶縁膜と導電性膜を一度にパターニングする。この際、絶縁膜と導電性膜の積層体が、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４より一回り大きくなるようにパターニングする。このようにして、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層部を形成することができる。
【００９７】
なお、他の部位の製造工程は、実施の形態１の場合と同様であるため、その説明を省略する。
【００９８】
（応用例２）
図５６〜図５９は、本実施の形態の応用例２の半導体装置の構成を示す断面図または平面図である。図５７は、平面図であり、図５６は、図５７のＡ−Ａ部に対応し、図５８は、図５７のＢ−Ｂ部に対応し、図５９は、図５７のＣ−Ｃ部に対応する。
【００９９】
図５６〜図５９に示すように、ソース電極ＳＥ以外の構成は、実施の形態１（図１）に示す半導体装置と、同様であるため、その説明を省略する。
【０１００】
本実施の形態においては、ソース電極ＳＥが、ゲート電極ＧＥの一方の側（図５６においては左側）において、コンタクトホールＣ１を介して、第３の窒化物半導体層Ｓ３と接続している。そして、このソース電極ＳＥは、ゲート電極ＧＥの上方まで延在している。例えば、ゲート電極ＧＥ上においては、層間絶縁膜ＩＬ１を介してソース電極ＳＥが配置されている。このように、ソース電極ＳＥによりゲート電極ＧＥを覆う構成とすることで、ソースフィールドプレート効果を奏することができる。
【０１０１】
このような本応用例のソース電極ＳＥは、ソース電極ＳＥおよびドレイン電極ＤＥ用の導電性膜（例えば、Ａｌ／Ｔｉ膜）のパターニングの際、ソース電極ＳＥがゲート電極ＧＥを覆う形状となるように、パターニングすればよい。
【０１０２】
（実施の形態４）
本実施の形態においては、凸部ＡＣｅの形状について説明する。図６０、図６１は、本実施の形態の凸部の形状例を説明するための平面図である。
【０１０３】
（応用例１）
図６０（ａ）に示すように、凸部ＡＣｅを平面視において、Ｙ方向に長辺を有する矩形状とすることができる。この形状例については、実施の形態１等で説明したとおりである。凸部ＡＣｅのＸ方向の長さは、１μｍ程度であり、Ｙ方向の長さは、１．８μｍ程度である。なお、ゲート電極ＧＥのＸ方向の長さＬｇは、２μｍ程度である。凸部ＡＣｅは、矩形状に限定されるものではなく、半円状、半楕円状、三角形状などでもよい。
【０１０４】
また、図６０（ｂ）に示すように、複数のサブ凸部ＡＣｅｓを有する凸部ＡＣｅを設けてもよい。このように、活性領域ＡＣと素子分離領域ＩＳＯとの境界線が、複数の頂点を有していてもよい。図６０（ｂ）において、例えば、主たる凸部ＡＣｅのＸ方向の長さは、１μｍ程度であり、Ｙ方向の長さは、１．５μｍ程度であり、その両側に、サブ凸部ＡＣｅｓが配置されている。例えば、サブ凸部ＡＣｅｓの、Ｘ方向の長さは、０．３μｍ程度であり、Ｙ方向の長さは、０．５μｍ程度である。また、図６０（ｃ）に示すように、ゲート電極ＧＥとの重なり領域において、複数の凸部ＡＣｅを設けてもよい。例えば、各凸部ＡＣｅのＸ方向の長さは、０．４μｍ程度であり、Ｙ方向の長さは、１．８μｍ程度であり、これらの間は、０．４μｍ程度である。なお、上記数値は、一例であり、上記数値に限定されるものではない。
【０１０５】
上記図６０（ｂ）（ｃ）に示す形状においては、活性領域ＡＣと素子分離領域ＩＳＯとの境界線が、より長くなり、寄生トランジスタのチャネル長をさらに大きくすることができる。
【０１０６】
（応用例２）
図６１に示すように、隣合う２つのゲート電極ＧＥ（隣合う２つのメサ型の第４の窒化物半導体層Ｓ４）の端部間を、ラインＬ１より外側において、コの字状の接続部Ｃで接続しつつ、接続部Ｃに対応するように、コの字状の凸部ＡＣｅを設けてもよい。言い換えれば、第１凸部と第２凸部とを設け、これらを電気的に接続するように繋げた構成としてもよい。この第１凸部と第２凸部は、コの字状の凸部ＡＣｅを構成する。なお、ラインＬ２側においても同様に、コの字状の凸部ＡＣｅを設けてもよい。
【０１０７】
この場合、一のゲート電極ＧＥの一のドレイン側の境界線が、他のゲート電極ＧＥの他のドレイン側の境界線と接続される。また、一のゲート電極ＧＥのソース側の境界線が他のゲート電極ＧＥのソース側の境界線と接続される。
【０１０８】
そして、この場合、活性領域ＡＣと素子分離領域ＩＳＯとの境界に沿って生じる寄生トランジスタＰＴｒ１、ＰＴｒ２が、それぞれ、主たるトランジスタＭＴｒ１、ＭＴｒ２のソース同士、ドレイン同士を接続するように配置される（図６２）。即ち、回路上、図６２に示すように、主たるトランジスタＭＴｒに並列に接続される寄生トランジスタＰＴｒの２つの組（ａ）が、主たるトランジスタＭＴｒ１、ＭＴｒ２のソース同士、ドレイン同士に寄生トランジスタＰＴｒ１、ＰＴｒ２が接続される構成（ｂ）となる。図６２は、本応用例の回路構成を説明するための回路図である。
【０１０９】
本応用例の場合、主たるトランジスタに並列に接続される寄生トランジスタとしては無限のチャネル長を持つ状態となり、寄生トランジスタの動作を実質的に無効とすることができる。
【０１１０】
（実施の形態５）
実施の形態１等においては、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを配置する構成としたが、ゲート絶縁膜ＧＩのない接合型ＦＥＴ（ＪＥＦＴとも言う）構成としてもよい。
【０１１１】
図６３〜図６６は、本実施の形態の半導体装置の構成を示す断面図または平面図である。図６４は、平面図であり、図６３は、図６４のＡ−Ａ部に対応し、図６５は、図６４のＢ−Ｂ部に対応し、図６６は、図６４のＣ−Ｃ部に対応する。
【０１１２】
図６３〜図６６に示すように、本実施の形態の半導体装置は、ゲート絶縁膜ＧＩが省略されていること以外は、実施の形態１（図１）に示す半導体装置と、同様であるため、その説明を省略する。
【０１１３】
本実施の形態の半導体装置は、例えば、実施の形態１において説明した製造工程において、ゲート絶縁膜ＧＩ用の絶縁膜の形成工程を省略した工程で製造することができる。
【０１１４】
（実施の形態６）
実施の形態１においては、活性領域ＡＣに、凸部（凸領域）ＡＣｅを設けている。例えば、略矩形状の活性領域ＡＣの端部であるラインＬ１から突出した凸部ＡＣｅを設けている（図２）。これに対し、活性領域ＡＣに、ラインＬ１から後退（退行）した凹部（凹領域）ＡＣｉを設けてもよい。
【０１１５】
図６７〜図７０は、本実施の形態の半導体装置の構成を示す断面図または平面図である。図６８は、平面図であり、図６７は、図６８のＡ−Ａ部に対応し、図６９は、図６８のＢ−Ｂ部に対応し、図７０は、図６８のＣ−Ｃ部に対応する。
【０１１６】
図６７〜図７０に示すように、本実施の形態の半導体装置は、活性領域ＡＣに、凹部（凹領域）ＡＣｉが設けられていること以外は、実施の形態１（図１）に示す半導体装置と、同様であるため、その説明を省略する。
【０１１７】
本実施の形態の半導体装置は、例えば、実施の形態１において説明した製造工程において、素子分離領域ＩＳＯを形成する際、活性領域ＡＣに、凹部（凹領域）ＡＣｉを有するようにフォトレジスト膜を形成し、この膜をマスクとしてホウ素（Ｂ）や窒素（Ｎ）などのイオン種を打ち込むことにより形成することができる。他の工程は、実施の形態１の場合と同様であるためその説明を省略する。例えば、凹部ＡＣｉのＸ方向の長さ（ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ）Ｌｉは、ゲート電極ＧＥのＸ方向の長さＬｇより小さい。例えば、凹部ＡＣｉのＸ方向の長さＬｉは、１μｍ程度であり、凹部ＡＣｉのＹ方向の長さは、１．８μｍ程度である。
【０１１８】
このように、活性領域ＡＣに、凹部（凹領域）ＡＣｉを設けた場合においても、活性領域ＡＣと素子分離領域ＩＳＯとの境界線が長くなり、寄生トランジスタのチャネル長を大きくすることができる。その結果、寄生トランジスタをオンし難くすることができる。
【０１１９】
なお、図６８のゲート電極ＧＥのＹ方向の長さは、例えば５００μｍ〜１０００μｍ程度であり、凹部ＡＣｉの長さは、例えば１．８μｍ程度であるため、凹部ＡＣｉによる主たるトランジスタＭＴｒ動作への影響はほとんどない。
【０１２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２１】
例えば、実施の形態２の構成に、実施の形態３の応用例１のメサ型の第４の窒化物半導体層（キャップ層）や、応用例２のソース電極ＳＥを適用してもよい。また、実施の形態５のＪＦＥＴに、実施の形態２の素子分離領域の構成や、実施の形態３の応用例１のメサ型の第４の窒化物半導体層（キャップ層）や、応用例２のソース電極ＳＥを適用してもよい。また、実施の形態２の構成や、実施の形態５のＪＦＥＴに、実施の形態６の凹部（ＡＣｉ）を設けてもよい。
【符号の説明】
【０１２２】
１０  絶縁膜
１１  導電性膜
ａ  領域
ＡＣ  活性領域
ＡＣｅ  凸部
ＡＣｅｓ  サブ凸部
ＡＣｉ  凹部
Ｃ  接続部
Ｃ１  コンタクトホール（接続孔）
ＤＥ  ドレイン電極
ＤＰ  ドレインパッド
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート線
ＩＦ  保護膜
ＩＬ１  層間絶縁膜
ＩＳＯ  素子分離領域
Ｌ１  ライン
Ｌ２  ライン
Ｍ  領域
ＭＴｒ  主たるトランジスタ
ＭＴｒ１  主たるトランジスタ
ＭＴｒ２  主たるトランジスタ
Ｐ  領域
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＲ２１  フォトレジスト膜
ＰＴｒ  寄生トランジスタ
ＰＴｒ１  寄生トランジスタ
ＰＴｒ２  寄生トランジスタ
Ｓ１  第１の窒化物半導体層（バッファ層）
Ｓ２  第２の窒化物半導体層（チャネル層）
Ｓ３  第３の窒化物半導体層（障壁層）
Ｓ４  第４の窒化物半導体層（キャップ層）
ＳＥ  ソース電極
ＳＰ  ソースパッド
ＳＵＢ  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2018174196.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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