(57)【要約】      （修正有）【課題】プログラム性能を改善可能なワンタイムプログラマブル（ＯＴＰ）メモリセルを提供する。【解決手段】活性領域１０１でセレクトゲートトランジスタ１１、フォローイングゲートトランジスタ１２及びアンチヒューズバラクタ１３が直列に連結されている。フォローイングゲートトランジスタはセレクトゲートトランジスタとアンチヒューズバラクタとの間に配置されている。第１の導電型を有する第１のイオンウエル１３１及び第２のイオンウエル１３２が活性領域内に設けられている。フォローイングゲートトランジスタは第１のイオンウエルと部分的に重なっている。第２のイオンウエルは第１のイオンウエルのドープ濃度よりも低いドープ濃度を有する。【選択図】図２
2018186256.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型を有するシリコン基板であって、該シリコン基板はトレンチ分離領域に取り囲まれた活性領域を含む、シリコン基板と、
前記活性領域で直列に連結されたセレクトゲートトランジスタ、フォローイングゲートトランジスタ及びアンチヒューズバラクタであって、該フォローイングゲートトランジスタは該セレクトゲートトランジスタと該アンチヒューズバラクタとの間に配置されている、セレクトゲートトランジスタ、フォローイングゲートトランジスタ及びアンチヒューズバラクタと、
前記活性領域内にある第１の導電型を有する第１のイオンウエルであって、前記フォローイングゲートトランジスタは該第１のイオンウエルと部分的に重なっている、第１のイオンウエルと、
前記活性領域内にある第１の導電型を有する第２のイオンウエルであって、該第２のイオンウエルは前記第１のイオンウエルと近接するとともに前記第１のイオンウエルのドープ濃度よりも低いドープ濃度を有する、第２のイオンウエルと、
を含む不揮発性メモリセル。
【請求項２】
前記フォローイングゲートトランジスタは前記第２のイオンウエルと部分的に重なっている、請求項１に記載の不揮発性メモリセル。
【請求項３】
前記セレクトゲートトランジスタは前記第１のイオンウエル内に配置されている、請求項１に記載の不揮発性メモリセル。
【請求項４】
前記アンチヒューズバラクタは前記第２のイオンウエル内に配置されている、請求項１に記載の不揮発性メモリセル。
【請求項５】
前記第１の導電型はＰ型である、請求項１に記載の不揮発性メモリセル。
【請求項６】
前記第１のイオンウエルは低電圧Ｐウエルである、請求項５に記載の不揮発性メモリセル。
【請求項７】
前記第１のイオンウエルは中電圧Ｐウエルである、請求項６に記載の不揮発性メモリセル。
【請求項８】
前記セレクトゲートトランジスタは、ワード線ゲートと、前記ワード線ゲート及び前記活性領域の間にあるセレクトゲート酸化層と、前記ワード線ゲートの一方側に配置されたソースドープ領域と、前記ワード線ゲートの他方側に配置された第１のソース／ドレインドープ領域と、前記ソースドープ領域に連結された第１のソース／ドレイン拡張領域と、前記第１のソース／ドレインドープ領域に連結された第２のソース／ドレイン拡張領域と、前記第１のソース／ドレイン拡張領域及び前記第２のソース／ドレイン拡張領域の間にあるセレクトゲートチャネルとを含む、請求項１に記載の不揮発性メモリセル。
【請求項９】
前記ソースドープ領域はビット線に電気的に連結されている、請求項８に記載の不揮発性メモリセル。
【請求項１０】
前記ソースドープ領域及び前記第１のソース／ドレインドープ領域は前記第１の導電型とは逆の第２の導電型を有する、請求項８に記載の不揮発性メモリセル。
【請求項１１】
前記ソースドープ領域及び前記第１のソース／ドレインドープ領域の双方は前記第１のイオンウエル内に配置されている、請求項８に記載の不揮発性メモリセル。
【請求項１２】
前記フォローイングゲートトランジスタはフォローイングゲートと、前記フォローイングゲート及び前記活性領域の間にあるフォローイングゲート酸化層と、前記フォローイングゲートに隣接する第１のソース／ドレインドープ領域と、前記第１のソース／ドレインドープ領域の反対側にある第２のソース／ドレインドープ領域と、前記第１のソース／ドレインドープ領域に連結された第３のソース／ドレイン拡張領域と、前記第２のソース／ドレインドープ領域に連結された第４のソース／ドレイン拡張領域と、前記第３のソース／ドレイン拡張領域及び前記第４のソース／ドレイン拡張領域の間にあるフォローイングゲートチャネルとを含む、請求項１０に記載の不揮発性メモリセル。
【請求項１３】
前記第１のソース／ドレインドープ領域と、前記第１のソース／ドレインドープ領域に連結された前記第３のソース／ドレイン拡張領域とは前記第１のイオンウエル内に配置されている、請求項１２に記載の不揮発性メモリセル。
【請求項１４】
前記第２のソース／ドレインドープ領域と、前記第２のソース／ドレインドープ領域に連結された前記第４のソース／ドレイン拡張領域とは前記第２のイオンウエル内に配置されている、請求項１３に記載の不揮発性メモリセル。
【請求項１５】
前記第２のソース／ドレインドープ領域は第２の導電型を有する、請求項１２に記載の不揮発性メモリセル。
【請求項１６】
前記フォローイングゲートチャネルは、前記第１のイオンウエルの一部と前記第２のイオンウエルの一部とから構成されている、請求項１２に記載の不揮発性メモリセル。
【請求項１７】
前記アンチヒューズバラクタは、アンチヒューズゲートと、前記アンチヒューズゲート及び前記活性領域の間にあるアンチヒューズゲート酸化層と、前記アンチヒューズゲートに隣接する前記第２のソース／ドレインドープ領域と、前記第２のソース／ドレインドープ領域と反対側のドレインドープ領域と、前記第２のソース／ドレインドープ領域に連結された第５のソース／ドレイン拡張領域と、前記ドレインドープ領域に連結された第６のソース／ドレイン拡張領域とを含む、請求項１２に記載の不揮発性メモリセル。
【請求項１８】
前記第５のソース／ドレイン拡張領域は前記アンチヒューズゲートの下で前記第６のソース／ドレイン拡張領域と合流する、請求項１７に記載の不揮発性メモリセル。
【請求項１９】
前記第２のソース／ドレインドープ領域、前記第５のソース／ドレイン拡張領域、前記第６のソース／ドレイン拡張領域及び前記ドレインドープ領域は前記第２のイオンウエル内に配置されている、請求項１７に記載の不揮発性メモリセル。
【請求項２０】
前記ドレインドープ領域は第２の導電型を有する、請求項１７に記載の不揮発性メモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリセルに関し、より具体的にはプログラム性能（program  performance）を改善可能なワンタイムプログラマブル（ＯＴＰ）メモリセルに関する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ）は、そのメモリブロックに電力が供給されていなくても記憶する情報を維持する種類のメモリである。いくつかの例としては、磁気デバイス、光学ディスク、フラッシュメモリ及び他の半導体ベースのメモリトポロジが挙げられる。書き込み（programming）回数の制限に応じて、不揮発性メモリデバイスはマルチタイムプログラマブル（ＭＴＰ）メモリとワンタイムプログラマブルメモリ（ＯＴＰ）とに分けられる。
【０００３】
一般に、ＭＴＰメモリは何度でも書き込みができ、ＭＴＰメモリの記憶データは何度でも変更できる。それとは対照的に、ＯＴＰメモリの書き込みは一度であり得る。ＯＴＰメモリはヒューズ型ＯＴＰメモリ及びアンチヒューズ型ＯＴＰメモリの２種類に分類され得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、プログラム性能を改善可能なワンタイムプログラマブル（ＯＴＰ）メモリセルを提供することを目的とする。
【課題を解決するための手段】
【０００５】
一実施形態によれば、不揮発性メモリセルは第１の導電型を有するシリコン基板を含む。シリコン基板はトレンチ分離領域（trench  isolation  area）に取り囲まれた活性領域（active  area）を含む。前記活性領域でセレクトゲートトランジスタ、フォローイングゲートトランジスタ（following  gate  transistor）及びアンチヒューズバラクタ（antifuse  varactor）が直列に連結されている。フォローイングゲートトランジスタはセレクトゲートトランジスタとアンチヒューズバラクタとの間に配置されている。第１の導電型を有する第１のイオンウエル（ion  well）が活性領域内に設けられている。フォローイングゲートトランジスタは第１のイオンウエルと部分的に重なっている。第１の導電型を有する第２のイオンウエルが活性領域内に設けられているとともに、第１のイオンウエルと近接する（contiguous  with）。第２のイオンウエルは第１のイオンウエルのドープ濃度よりも低いドープ濃度を有する。
【０００６】
一実施形態によれば、前記セレクトゲートトランジスタは、ワード線ゲートと、前記ワード線ゲート及び前記活性領域の間にあるセレクトゲート酸化層と、前記ワード線ゲートの一方側に配置されたソースドープ領域と、前記ワード線ゲートの他方側に配置された第１のソース／ドレインドープ領域と、前記ソースドープ領域に連結された第１のソース／ドレイン拡張領域（extension  region）と、前記第１のソース／ドレインドープ領域に連結された第２のソース／ドレイン拡張領域と、前記第１のソース／ドレイン拡張領域及び前記第２のソース／ドレイン拡張領域の間にあるセレクトゲートチャネルとを含む。ソースドープ領域はビット線に電気的に連結されている。
【０００７】
一実施形態によれば、前記ソースドープ領域及び前記第１のソース／ドレインドープ領域は前記第１の導電型とは逆の第２の導電型を有する。
【０００８】
一実施形態によれば、前記ソースドープ領域及び前記第１のソース／ドレインドープ領域の双方は前記第１のイオンウエル内に配置されている。
【０００９】
一実施形態によれば、前記フォローイングゲートトランジスタはフォローイングゲートと、前記フォローイングゲート及び前記活性領域の間にあるフォローイングゲート酸化層と、前記フォローイングゲートに隣接する第１のソース／ドレインドープ領域と、前記第１のソース／ドレインドープ領域の反対側にある第２のソース／ドレインドープ領域と、前記第１のソース／ドレインドープ領域に連結された第３のソース／ドレイン拡張領域と、前記第２のソース／ドレインドープ領域に連結された第４のソース／ドレイン拡張領域と、前記第３のソース／ドレイン拡張領域及び前記第４のソース／ドレイン拡張領域の間にあるフォローイングゲートチャネルとを含む。
【００１０】
一実施形態によれば、前記第１のソース／ドレインドープ領域と、前記第１のソース／ドレインドープ領域に連結された前記第３のソース／ドレイン拡張領域とは前記第１のイオンウエル内に配置されている。
【００１１】
一実施形態によれば、前記第２のソース／ドレインドープ領域と、前記第２のソース／ドレインドープ領域に連結された前記第４のソース／ドレイン拡張領域とは前記第２のイオンウエル内に配置されている。
【００１２】
一実施形態によれば、前記第２のソース／ドレインドープ領域は第２の導電型を有する。
【００１３】
一実施形態によれば、前記フォローイングゲートチャネルは、前記第１のイオンウエルの一部と前記第２のイオンウエルの一部とから構成されている。
【００１４】
一実施形態によれば、前記アンチヒューズバラクタは、アンチヒューズゲートと、前記アンチヒューズゲート及び前記活性領域の間にあるアンチヒューズゲート酸化層と、前記アンチヒューズゲートに隣接する前記第２のソース／ドレインドープ領域と、前記第２のソース／ドレインドープ領域と反対側のドレインドープ領域と、前記第２のソース／ドレインドープ領域に連結された第５のソース／ドレイン拡張領域と、前記ドレインドープ領域に連結された第６のソース／ドレイン拡張領域とを含む。
【００１５】
一実施形態によれば、前記第５のソース／ドレイン拡張領域は前記アンチヒューズゲートの下で前記第６のソース／ドレイン拡張領域と合流する。
【００１６】
一実施形態によれば、前記第２のソース／ドレインドープ領域、前記第５のソース／ドレイン拡張領域、前記第６のソース／ドレイン拡張領域及び前記ドレインドープ領域は前記第２のイオンウエル内に配置されている。
【００１７】
様々な図面に図示する下記の好ましい実施形態の詳細な説明を読み終えた後、本発明の上記の目的及び他の目的が当業者に間違いなく明らかになる。
【図面の簡単な説明】
【００１８】
添付の図面は実施形態のさらなる理解を提供するために含まれるとともに、本明細書に組み込まれてその一部を構成する。図面は実施形態の一部を図示し、発明の詳細な説明と共にそれらの原理を説明する役割を果たす。
【図１】図１は、本発明の一実施形態に係る、２つの例示のシングルポリ不揮発性メモリセルＣ１及びＣ２を含むメモリアレイの一部を示す概略レイアウト図である。
【図２】図２は、図１の線Ｉ−Ｉ’に沿った概略断面図である。
【図３】図３は、別の実施形態に係る、シングルポリ不揮発性メモリセルを示す概略断面図である。
【図４】図４は、さらに別の実施形態に係る、シングルポリ不揮発性メモリセルを示す概略断面図である。
【図５】図５は、さらに別の実施形態に係る、シングルポリ不揮発性メモリセルを示す概略断面図である。
【図６】図６は、さらに別の実施形態に係る、シングルポリ不揮発性メモリセルを示す概略断面図である。  なお、全ての図面は概略図である。図面の部分の相対寸法及び比率は、明瞭性及び利便性のために大きさが誇張されているか縮小されている。変形実施形態及び異なる実施形態における対応する特徴又は同様の特徴に言及するために、同じ参照符号を概して用いている。
【発明を実施するための形態】
【００１９】
下記の説明では、本発明の完全な理解を提供するために多くの具体的詳細を記載する。当業者であれば、これらの具体的詳細なしで本発明が実施され得ることが分かる。さらに、一部の周知なシステム構成又はプロセスステップは当業者に良く知られているため、それらの詳細は開示しない。
【００２０】
同様に、装置の実施形態を示す図面は半概略的であり縮尺通りでなく、一部の寸法は明確に提示するために図中で誇張されている。共通の、同様の又は類似の特徴を有するとして複数の実施形態が開示説明されている場合は、その図示及び説明を容易にするために通常同様の参照符号を用いて説明する。
【００２１】
本発明は、高いプログラム電圧（ＶＰＰ）を維持可能な低電圧ＮＭＯＳアンチヒューズメモリセルに関する。低電圧ＮＭＯＳアンチヒューズメモリセルは、シングルポリ不揮発性メモリセルであり、プログラム性能を改善可能なワンタイムプログラマブル（ＯＴＰ）メモリセルとして機能し得る。本発明の一実施形態によれば、低電圧ＮＭＯＳアンチヒューズメモリセルはバルクシリコン基板上に作られ得る。別の実施形態では、低電圧ＮＭＯＳアンチヒューズメモリセルはＳＯＩ（シリコンオンインシュレーター）基板上に作られ得る。
【００２２】
図１及び図２を参照されたい。図１は、本発明の一実施形態に係る２つの例示のシングルポリ不揮発性メモリセルＣ１及びＣ２を含むメモリアレイの一部を示す概略レイアウト図である。図２は、図１の線Ｉ−Ｉ’に沿った概略断面図である。図１及び図２に示すように、メモリアレイ１は少なくとも２つのシングルポリ不揮発性メモリ（ＮＶＭ）セルＣ１及びＣ２を含み、それらを破線で示す。本発明の一実施形態によれば、ＮＶＭセルＣ１及びＮＶＭセルＣ２は中央の破線１００に対して互いに鏡面対称である。本発明の一実施形態によれば、ＮＶＭセルＣ１及びＮＶＭセルＣ２は１つの共通のソースドープ領域１１１を共有し得るが、それに限定されない。
【００２３】
メモリアレイ１は複数のメモリセルを含むことが分かる。簡潔性のために、ＮＶＭセルＣ１及びＮＶＭセルＣ２だけを図示している。
【００２４】
ＮＶＭセルＣ１及びＮＶＭセルＣ２は、第１の導電型、例えばＰ型のバルクシリコン基板１０上に作られ得る。本発明の一実施形態によれば、バルクシリコン基板１０はＰ型ドープシリコン基板であり得る。本発明の一実施形態によれば、ＮＶＭセルＣ１及びＮＶＭセルＣ２は、シャロートレンチ分離（ＳＴＩ）領域に取り囲まれたシリコン基板１０のストライプ状の活性領域１０１上で製造され得る。
【００２５】
例えば、本発明の一実施形態によれば、ＮＶＭセルＣ１は活性領域１０１上で直列に連結されたセレクトゲートトランジスタ１１と、フォローイングゲートトランジスタ１２と、アンチヒューズバラクタ１３とを含み、フォローイングゲートトランジスタ１２はセレクトゲートトランジスタ１１とアンチヒューズバラクタ１３との間に配置されている。
【００２６】
図２から分かるように、ＮＶＭセルＣ１は、活性領域１０１内にある第１の導電型を有する第１のイオンウエル１３１と、活性領域１０１内にある第１の導電型を有する第２のイオンウエル１３２とを含む。第２のイオンウエル１３２は第１のイオンウエル１３１に近接している。本発明の一実施形態によれば、フォローイングゲートトランジスタ１２は第１のイオンウエル１３１と部分的に重なる。本発明の一実施形態によれば、フォローイングゲートトランジスタ１２も第２のイオンウエル１３２と部分的に重なっている。
【００２７】
本発明の一実施形態によれば、第２のイオンウエル１３２は第１のイオンウエル１３１のドーピング濃度よりも低いドーピング濃度を有する。例えば、第２のイオンウエル１３２は、論理コア回路領域で通常用いられるものと同様の中電圧Ｐウエル（ＭＶ  Ｐウエル又はＭＶＰＷ）であり、ドーピング濃度は約１Ｅ１０原子／ｃｍ３であり得る。例えば、第１のイオンウエル１３１は、論理コア回路領域で通常用いられるものと同様の低電圧Ｐウエル（ＬＶ  Ｐウエル又はＬＶＰＷ）であり、ドーピング濃度は約１Ｅ１１原子／ｃｍ３であり得る。
【００２８】
本発明の一実施形態によれば、セレクトゲートトランジスタ１１は第１のイオンウエル１３１内に配置されている。本発明の一実施形態によれば、アンチヒューズバラクタ１３は第２のイオンウエル１３２内に配置されている。
【００２９】
本発明の一実施形態によれば、セレクトゲートトランジスタ１１はメモリアレイ１内のワード線（ＷＬ）に連結されたワード線ゲート１２１と、ワード線ゲート１２１及び活性領域１０１の間にあるセレクトゲート酸化層１４１とを含む。本発明の一実施形態によれば、ワード線ゲート１２１の各側壁に側壁スペーサー１５１が設けられ得る。図１に示すように、ワード線ゲート１２１はゲート長Ｌ１を有し得る。
【００３０】
本発明の一実施形態によれば、セレクトゲートトランジスタ１１は、低電圧コア回路で用いられる低電圧コアデバイス（low-voltage  core  device）と同じトランジスタ構造を有し得るがそれに限定されない。本発明の別の実施形態によれば、セレクトゲートトランジスタ１１は中電圧入出力（Ｉ／Ｏ）回路で用いられる中電圧Ｉ／Ｏデバイスと同じトランジスタ構造を有し得るがそれに限定されない。
【００３１】
本発明の一実施形態によれば、セレクトゲートトランジスタ１１は、ワード線ゲート１２１の一方側に配置されたソースドープ領域１１１と、ワード線ゲート１２１の他方側に配置された第１のソース／ドレインドープ領域１１２と、ソースドープ領域１１１に連結されたＮＬＤＤ等の第１のソース／ドレイン拡張領域Ｅ１と、第１のソース／ドレインドープ領域１１２に連結されたＮＬＤＤ等の第２のソース／ドレイン拡張領域Ｅ２と、第１のソース／ドレイン拡張領域Ｅ１及び第２のソース／ドレイン延長領域Ｅ２との間にあるセレクトゲートチャネルＣＨ１とをさらに含む。
【００３２】
本発明の一実施形態によれば、ソースドープ領域１１１及び第１のソース／ドレインドープ領域１１２は第１の導電型とは逆の第２の導電型を有し得る。例えば、ソースドープ領域１１１及び第１のソース／ドレインドープ領域１１２はＮ＋ドープ領域であり得る。本発明の一実施形態によれば、セレクトゲートトランジスタ１１はＮＭＯＳトランジスタである。
【００３３】
本発明の一実施形態によれば、ソースドープ領域１１１はビット線（ＢＬ）に電気的に連結されている。本発明の一実施形態によれば、第１のソース／ドレインドープ領域１１２は書き込み又は読み出し動作の間電気的に浮遊している。
【００３４】
本発明の一実施形態によれば、フォローイングゲートトランジスタ１２は、メモリアレイ１内のフォローイングゲート線（ＦＬ）に連結されたフォローイングゲート１２２と、フォローイングゲート１２２及び活性領域１０１の間にあるフォローイングゲート酸化層１４２とを含む。フォローイングゲート１２２は第１のイオンウエル１３１の一部及び第２のイオンウエル１３２の一部の真上に配置されている。
【００３５】
本発明の一実施形態によれば、フォローイングゲート１２２の各側壁に側壁スペーサー１５２が設けられ得る。図１に示すように、フォローイングゲート１２２はゲート長Ｌ１と実質的に等しいゲート長Ｌ２を有し得る。
【００３６】
本発明の一実施形態によれば、フォローイングゲートトランジスタ１２は、低電圧コア回路で用いられる低電圧コアデバイスと同じトランジスタ構造を有し得るが、それに限定されない。
【００３７】
本発明の別の実施形態によれば、フォローイングゲートトランジスタ１２は中電圧入出力（Ｉ／Ｏ）回路で用いられる中電圧Ｉ／Ｏデバイスと同じトランジスタ構造を有し得るが、それに限定されない。セレクトゲート酸化層１４１の厚さ及びフォローイングゲート酸化層１４２の厚さはアンチヒューズヒューズゲート酸化層１４３の厚さよりも大きい場合がある。
【００３８】
本発明の一実施形態によれば、フォローイングゲート酸化層１４２の厚さはセレクトゲート酸化層１４１の厚さと実質的に同じであり得る。
【００３９】
本発明の一実施形態によれば、フォローイングゲートトランジスタ１２は、フォローイングゲート１２２に隣接する第１のソース／ドレインドープ領域１１２と、第１のソース／ドレインドープ領域１１２の反対側にある第２のソース／ドレインドープ領域１１３と、第１のソース／ドレインドープ領域１１２に連結されたＮＬＤＤ等の第３のソース／ドレイン拡張領域Ｅ３と、第２のソース／ドレインドープ領域１１３に連結されたＮＬＤＤ等の第４のソース／ドレイン拡張領域Ｅ４と、第３のソース／ドレイン拡張領域Ｅ３及び第４のソース／ドレイン拡張領域Ｅ４との間にあるフォローイングゲートチャネルＣＨ２とを含む。本発明の一実施形態によれば、フォローイングゲートチャネルＣＨ２は第１のイオンウエル１３１の一部及び第２のイオンウエル１３２の一部から構成される。
【００４０】
本発明の一実施形態によれば、第１のソース／ドレインドープ領域１１２は、セレクトゲートトランジスタ１１がフォローイングゲートトランジスタ１２に直列で接続されるようにセレクトゲートトランジスタ１１とフォローイングゲートトランジスタ１２とによって共有される。
【００４１】
本発明の一実施形態によれば、第１のソース／ドレインドープ領域１１２と、第１のソース／ドレインドープ領域１１２に連結された第３のソース／ドレイン拡張領域Ｅ３とは、第１のイオンウエル１３１内に配置されている。本発明の一実施形態によれば、第２のソース／ドレインドープ領域１１３と、第２のソース／ドレインドープ領域１１３に連結された第４のソース／ドレイン拡張領域Ｅ４とは第２のイオンウエル１３２内に配置されている。
【００４２】
本発明の一実施形態によれば、第２のソース／ドレインドープ領域１１３は第１の導電型とは逆の第２の導電型を有し得る。例えば、第２のソース／ドレインドープ領域１１３はＮ＋ドープ領域であり得る。本発明の一実施形態によれば、フォローイングゲートトランジスタ１２はＮＭＯＳトランジスタであり得る。
【００４３】
本発明の一実施形態によれば、アンチヒューズバラクタ１３はアンチヒューズゲート１２３と、アンチヒューズゲート１２３及び活性領域１０１の間にあるアンチヒューズゲート酸化層１４３とを含む。本発明の一実施形態によれば、アンチヒューズゲート１２３の各側壁に側壁スペーサー１５３が設けられ得る。図１に示すように、アンチヒューズゲート１２３はゲート長Ｌ１又はＬ２よりも小さいゲート長Ｌ３を有し得る。
【００４４】
本発明の一実施形態によれば、アンチヒューズバラクタ１３はアンチヒューズゲート１２３に隣接する第２のソース／ドレインドープ領域１１３と、第２のソース／ドレインドープ領域１１３の反対側のドレインドープ領域１１４と、第２のソース／ドレインドープ領域１１３に連結したＮＬＤＤ等の第５のソース／ドレイン拡張領域Ｅ５と、ドレインドープ領域１１４に連結されたＮＬＤＤ等の第６のソース／ドレイン拡張領域Ｅ６とを含む。ドレインドープ領域１１４は第１の導電型とは逆の第２の導電型を有する。例えば、ドレインドープ領域１１４はＮ＋ドープ領域であり得る。しかしながら、他の実施形態では、ドレインドープ領域１１４は省略され得る。
【００４５】
本発明の一実施形態によれば、第５のソース／ドレイン拡張領域Ｅ５は、第６のソース／ドレイン拡張領域Ｅ６にアンチヒューズゲート１２３の下で合流し得る。したがって、アンチヒューズゲート１２３の直下にはチャネル領域がない。別の実施形態では、第５のソース／ドレイン拡張領域Ｅ５は第６のソース／ドレイン拡張領域Ｅ６にアンチヒューズゲート１２３の下で合流しなくてもよい。
【００４６】
本発明の一実施形態によれば、第２のソース／ドレインドープ領域１１３、第５のソース／ドレイン拡張領域Ｅ５、第６のソース／ドレイン拡張領域Ｅ６及びドレインドープ領域１１４は第２のイオンウエル１３２内に配置されている。本発明の一実施形態によれば、第１のソース／ドレインドープ領域１１２、第２のソース／ドレインドープ領域１１３及びドレインドープ領域１１４は書き込み又は読み込み動作の間に電気的に浮遊している。
【００４７】
プログラムモード下で動作する場合、アンチヒューズゲート１２３は９Ｖ以上の電圧等の比較的高電圧ＶＰＰに連結され得る。第２のイオンウエル１３２を導入し、第２のイオンウエル１３２内にアンチヒューズバラクタ１３を配置することにより、アンチヒューズゲート１２３は動作の間に高電圧を維持できる。
【００４８】
図３を参照されたい。図３は、別の実施形態に係るシングルポリ不揮発性メモリセルを示す概略断面図である。図３に示すように、図３のメモリセルと図２のメモリセルとの違いは、図３のメモリセルは、低電圧コア論理回路内に形成される低電圧Ｐウエルのドープ濃度と同じドープ濃度を有する低電圧Ｐウエル（ＬＶＰＷ）等のイオンウエル１３０を１つだけ有する点である。セレクトゲートトランジスタ１１、フォローイングゲートトランジスタ１２及びアンチヒューズバラクタ１３はイオンウエル１３０内に配置されている。ディープＮウエル（ＤＮＷ）等のディープイオンウエル２１０がイオンウエル１３０の下に形成されている。
【００４９】
別の実施形態では、第２のイオンウエル１３２は図２に図示するようにイオンウエル１３０に加えられ得る。
【００５０】
図４に示すように、第１の導電型を有する第２のイオンウエル１３２がＤＮＷ内の活性領域１０１に配置されている。第２のイオンウエル１３２は第１のイオンウエル１３１に近接している。本発明の一実施形態によれば、フォローイングゲートトランジスタ１２はイオンウエル１３１と部分的に重なっている。本発明の一実施形態によれば、フォローイングゲートトランジスタ１２も第２のイオンウエル１３２と部分的に重なっている。
【００５１】
本発明の一実施形態によれば、第２のイオンウエル１３２は第１のイオンウエル１３１のドープ濃度よりも低いドープ濃度を有する。例えば、第２のイオンウエル１３２は論理コア回路領域で通常用いられる中電圧Ｐウエル（ＭＶ  Ｐウエル又はＭＶＰＷ）であり、約１Ｅ１０原子／ｃｍ３のドープ濃度を有し得る。例えば、第１のイオンウエル１３１は論理コア回路領域で通常用いられる低電圧Ｐウエル（ＬＶ  Ｐウエル又はＬＶＰＷ）であり、約１Ｅ１１原子／ｃｍ３のドープ濃度を有し得る。
【００５２】
本発明の一実施形態によれば、セレクトゲートトランジスタ１１は第１のイオンウエル１３１内に配置されている。本発明の一実施形態によれば、アンチヒューズバラクタ１３は第２のイオンウエル１３２内に配置されている。
【００５３】
フォローイングゲート１２２は第１のイオンウエル１３１の一部及び第２のイオンウエル１３２の一部の真上に配置されている。第２のソース／ドレインドープ領域１１３、第５のソース／ドレイン拡張領域Ｅ５、第６のソース／ドレイン拡張領域Ｅ６及びドレインドープ領域１１４は第２のイオンウエル１３２内に配置されている。
【００５４】
本発明の一実施形態によれば、フォローイングゲートチャンネルＣＨ２は第１のイオンウエル１３１の一部及び第２のイオンウエル１３２の一部から構成される。
【００５５】
図５は、さらに別の実施形態に係るシングルポリ不揮発性メモリセルを示す概略断面図である。図５に示すように、図５のメモリセルと図２のメモリセルとの違いは、図５のメモリセルは、低電圧コア論理回路に形成される低電圧Ｐウエルと同じドープ濃度を有する低電圧Ｐウエル（ＬＶＰＷ）等のイオンウエル１３０を１つだけ有している点である。セレクトゲートトランジスタ１１、フォローイングゲートトランジスタ１２及びアンチヒューズバラクタ１３はイオンウエル１３０内に配置されている。セレクトゲートトランジスタ１１、フォローイングゲートトランジスタ１２、アンチヒューズバラクタ１３及びイオンウエル１３０はシリコンオンインシュレーター（ＳＯＩ）基板２０のシリコン層２０１内に作られている。ＳＯＩ基板２０はシリコン層２０１と、シリコン層２０１の下にある絶縁層２０２と、シリコンベース層等のベース層２０３とを含む。
【００５６】
別の実施形態では、第２のイオンウエル１３２は図２に図示するようにイオンウエル１３０に加えられ得る。
【００５７】
図６は、さらに別の実施形態に係るシングルポリ不揮発性メモリセルを示す概略断面図である。図６に示すように、第１の導電型を有する第２のイオンウエル１３２がＳＯＩ基板２０のシリコン層２０１の活性領域１０１内に配置されている。第２のイオンウエル１３２は第１のイオンウエル１３１に近接している。本発明の一実施形態によれば、フォローイングゲートトランジスタ１２は第１のイオンウエル１３１と部分的に重なっている。本発明の一実施形態によれば、フォローイングゲートトランジスタ１２も第２のイオンウエル１３２と部分的に重なっている。
【００５８】
本発明の一実施形態によれば、第２のイオンウエル１３２は第１のイオンウエル１３１のドーピング濃度よりも低いドーピング濃度を有する。例えば、第２のイオンウエル１３２は論理コア回路領域で通常用いられる中電圧Ｐウエル（ＭＶＰ  ウエル又はＭＶＰＷ）であり、約１Ｅ１０原子／ｃｍ３のドーピング濃度を有し得る。例えば、第１のイオンウエル１３１は論理コア回路領域で通常用いられる低電圧Ｐウエル（ＬＶ  Ｐウエル又はＬＶＰＷ）であり、約１Ｅ１１原子／ｃｍ３のドーピング濃度を有し得る。
【００５９】
本発明の一実施形態によれば、セレクトゲートトランジスタ１１は第１のイオンウエル１３１内に配置されている。本発明の一実施形態によれば、アンチヒューズバラクタ１３は第２のイオンウエル１３２内に配置されている。
【００６０】
フォローイングゲート１２２は第１のイオンウエル１３１の一部及び第２のイオンウエル１３２の一部の真上に配置されている。第２のソース／ドレインドープ領域１１３、第５のソース／ドレイン拡張領域Ｅ５、第６のソース／ドレイン拡張領域Ｅ６及びドレインドープ領域１１４は第２のイオンウエル１３２内に配置されている。
【００６１】
本発明の一実施形態によれば、フォローイングチャネルＣＨ２は第１のイオンウエル１３１の一部及び第２のイオンウエル１３２の一部から構成されている。
【００６２】
当業者であれば、本発明の教示を維持しながら多くの変更及び改良が装置及び方法に加えられ得ることに容易に気付く。したがって、上記の開示は、添付の請求項の範囲によってのみ限定されると解釈すべきである。
【符号の説明】
【００６３】
１  メモリアレイ
１０  バルクシリコン基板
１１  セレクトゲートトランジスタ
１２  フォローイングゲートトランジスタ
１３  アンチヒューズバラクタ
２０  ＳＯＩ基板
１００  中央の破線
１０１  活性領域
１１１  ソースドープ領域
１１２  第１のソース／ドレインドープ領域
１１３  第２のソース／ドレインドープ領域
１１４  ドレインドープ領域
１２１  ワード線ゲート
１２２  フォローイングゲート
１２３  アンチヒューズゲート
１３１  第１のイオンウエル
１３２  第２のイオンウエル
１４１  セレクトゲート酸化層
１４２  フォローイングゲート酸化層
１４３  アンチヒューズヒューズゲート酸化層
１５１  側壁スペーサー
１５２  側壁スペーサー
１５３  側壁スペーサー
２０１  シリコン層
２０２  絶縁層
２０３  ベース層
２１０  ディープイオンウエル
Ｃ  メモリセル
ＣＨ  チャネル
Ｅ  ソース／ドレイン拡張領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
2018186256000001.pdf