(57)【要約】【課題】半導体チップの面積を拡大することなく、裏面照射型のＣＭＯＳイメージセンサの暗時特性および転送効率を向上させる。【解決手段】ＣＭＯＳイメージセンサの一画素は、転送トランジスタＴＴと、ｐｎ接合部を備えるフォトダイオードＰＤとを有し、平面視においてフォトダイオードＰＤを構成するｎ型領域ＮＲ上に分離絶縁膜ＳＯを介して反射層ＲＬが形成されている。この反射層ＲＬは、さらに転送トランジスタＴＴのゲート電極ＧＥ上にキャップ絶縁膜ＧＳＯを介して延在している。そして、ゲート電極ＧＥ上において層間絶縁膜ＩＬに形成されたコンタクトホールＣＮを通じて、第１層目の信号配線ＭＬ１がゲート電極ＧＥおよび反射層ＲＬの両方と電気的に接続され、ゲート電極ＧＥおよび反射層ＲＬに同じ電位が印加される。【選択図】図２
2018186211.tif 000002
【特許請求の範囲】
【請求項１】
主面、および前記主面と反対側の裏面を有する第１導電型の第１基板と、
前記第１基板の前記主面側に形成された転送トランジスタと、
前記第１基板の前記主面側に、前記転送トランジスタに隣接して形成されたフォトダイオードと、
前記転送トランジスタおよび前記フォトダイオードを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された複数層の配線と、
前記複数層の配線のうち最上層の配線を覆うように形成された保護絶縁膜と、
前記保護絶縁膜に接合された第２基板と、
前記第１基板の前記裏面側に形成されたレンズと、
を有し、
前記転送トランジスタは、
前記第１基板の前記主面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜に接する第１面および前記第１面と反対側の第２面を有するゲート電極と、
前記ゲート電極の両側面にそれぞれ形成されたサイドウォールスペーサと、
前記ゲート電極の一方の側面側の前記第１基板に設けられた前記第１導電型と異なる第２導電型の第１半導体領域と、
前記ゲート電極の他方の側面側の前記第１基板に設けられた前記第２導電型の第２半導体領域と、
を備え、
前記フォトダイオードは、
前記第１基板の前記主面から第１深さを有し、前記第１基板に前記第１半導体領域と一体に形成された前記第２導電型の第３半導体領域と、
前記第３半導体領域上および前記ゲート電極の前記第２面上に、平面視において前記第３半導体領域から前記ゲート電極の前記第２面の一部にわたって形成された反射層と、
前記第３半導体領域と前記反射層との間に形成された分離絶縁膜と、
を備え、
前記ゲート電極の前記第２面上において前記層間絶縁膜に形成されたコンタクトホールを通じて、第１層目の配線が前記ゲート電極および前記反射層の両方と電気的に接続され、前記ゲート電極および前記反射層に同じ電位が印加される、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記分離絶縁膜の厚さは、５０ｎｍ以上かつ２００ｎｍ以下である、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記分離絶縁膜の厚さは、前記ゲート電極に近づくに従って薄くなる、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記反射層は、平面視において第１部分と第２部分の２つに分割され、
前記第１部分は、平面視において前記第３半導体領域の中央部から前記ゲート電極の前記第２面の一部にわたって形成され、
前記第２部分は、平面視において前記第３半導体領域の周辺部に、前記第１部分と離間して形成され、
前記第１部分と前記第２部分に互いに異なる電位が印加され、前記ゲート電極と前記第１部分に同じ電位が印加される、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記反射層は、タングステン、コバルトシリサイドまたはニッケルシリサイドからなる、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記反射層と前記ゲート電極の前記第２面との間に、１０ｎｍ以上かつ２０ｎｍ以下の厚さのキャップ絶縁膜が形成されている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１基板の前記主面から前記第１深さよりも浅い第２深さを有して、前記第３半導体領域内に前記第１導電型からなる第４半導体領域が形成されており、
前記第４半導体領域の不純物濃度は前記第３半導体領域の不純物濃度よりも高い、半導体装置。
【請求項８】
（ａ）第１導電型の第１基板の主面から第１深さを有し、前記第１導電型と異なる第２導電型の第１半導体領域を、前記第１基板に形成する工程、
（ｂ）前記第１基板の前記主面上に第１絶縁膜、導電体膜および第２絶縁膜を順次形成した後、前記第１絶縁膜、前記導電体膜および前記第２絶縁膜を加工して、前記第１基板の前記主面上に前記第１絶縁膜からなるゲート絶縁膜を形成し、前記ゲート絶縁膜に接する第１面と、前記第１面と反対側の第２面とを有し、一方の側面側に前記第１半導体領域が位置するように前記導電体膜からなるゲート電極を形成し、前記ゲート電極の前記第２面上に前記第２絶縁膜からなるキャップ絶縁膜を形成する工程、
（ｃ）前記第１基板の前記主面側に第３絶縁膜を堆積した後、前記第３絶縁膜を加工して、前記ゲート電極の両側面にサイドウォールスペーサをそれぞれ形成し、前記第１半導体領域上に分離絶縁膜を形成する工程、
（ｄ）前記第１基板の前記主面から前記第１深さよりも浅い第２深さを有する前記第２導電型の第２半導体領域を、前記ゲート電極を挟んだ前記第１半導体領域の反対側の前記第１基板に形成する工程、
（ｅ）前記第１基板の前記主面側に金属膜または金属シリサイド膜を堆積した後、前記金属膜または前記金属シリサイド膜を加工して、前記分離絶縁膜上および前記ゲート電極の前記第２面上に、平面視において前記分離絶縁膜から前記ゲート電極の前記第２面の一部にわたって反射層を形成する工程、
（ｆ）前記第１基板の前記主面側に第４絶縁膜を堆積した後、前記第４絶縁膜を加工して、前記ゲート電極の前記第２面上において前記ゲート電極の前記第２面および前記反射層の両方に達するコンタクトホールを形成する工程、
（ｇ）前記コンタクトホールを通じて前記ゲート電極および前記反射層と電気的に接続する第１層目の配線を形成する工程、
を含む、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第３絶縁膜上にレジスト膜を形成する工程、
（ｃ２）前記レジスト膜に対してフォトマスクを用いた露光および現像処理を行い、レジストパターンを形成する工程、
（ｃ３）前記レジストパターンをマスクとして、前記第３絶縁膜を加工する工程、
を含み、
前記（ｃ２）工程では、前記フォトマスクを透過する光量を制御することにより、前記分離絶縁膜上において、前記ゲート電極に近づくに従って、その厚さが徐々に薄くなる前記レジストパターンが形成され、
前記（ｃ３）工程では、前記レジストパターンをマスクとしたエッチングにより、前記ゲート電極に近づくに従って、その厚さが徐々に薄くなる前記分離絶縁膜が形成される、半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記（ｅ）工程において、
前記反射層は、平面視において第１部分と第２部分の２つに分割され、
前記第１部分は、平面視において前記第１半導体領域の中央部から前記ゲート電極の前記第２面の一部にわたって形成され、
前記第２部分は、平面視において前記第１半導体領域の周辺部に、前記第１部分と離間して形成される、半導体装置の製造方法。
【請求項１１】
請求項８記載の半導体装置の製造方法において、
前記分離絶縁膜の厚さは、５０ｎｍ以上かつ２００ｎｍ以下である、半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法において、
前記反射層は、タングステン、コバルトシリサイドまたはニッケルシリサイドからなる、半導体装置の製造方法。
【請求項１３】
請求項８記載の半導体装置の製造方法において、
前記キャップ絶縁膜の厚さは、１０ｎｍ以上かつ２０ｎｍ以下である、半導体装置の製造方法。
【請求項１４】
請求項８記載の半導体装置の製造方法において、
前記（ｂ）工程と前記（ｃ）工程との間に、
（ｈ）前記第１基板の前記主面から前記第１深さよりも浅い第３深さを有する前記１導電型の第３半導体領域を、前記第１半導体領域内に形成する工程、
をさらに含み、
前記第３半導体領域の不純物濃度は前記第１半導体領域の不純物濃度よりも高い、半導体装置の製造方法。
【請求項１５】
請求項８記載の半導体装置の製造方法において、
前記（ｇ）工程の後、
（ｉ）前記第１層目の配線よりも上層の配線を形成する工程、
（ｊ）最上層の配線を覆う保護絶縁膜を形成する工程、
（ｋ）前記保護絶縁膜の表面に第２基板を貼り合せた後、前記第１基板の前記主面と反対側の裏面から前記第１基板を研削して、前記第１基板の厚さを薄くする工程、
（ｌ）前記第１基板の前記裏面に反射防止膜を形成する工程、
（ｍ）前記反射防止膜上にカラーフィルタを形成し、前記カラーフィルタ上にレンズを形成する工程、
をさらに含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、例えば裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（以下、ＣＭＯＳイメージセンサと言う。）を有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＳＯＩ（Silicon on Insulator）ウェハを用いて製造されたバック照明式ＣＭＯＳまたはＣＣＤ（Charge Coupled Device）撮像素子が特表２００８−５１４０１１号公報（特許文献１）に記載されている。
【０００３】
また、半導体基板の表面の下に形成され、半導体基板の裏面から光が照射されて光電荷を生成するフォトダイオードと、半導体基板の表面の上部においてフォトダイオードの上に形成された反射ゲートと、フォトダイオードからセンスノードに光電荷を伝達するトランスファゲートとを備える裏面照射イメージセンサが特開２００９−１６８２６号公報（特許文献２）に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−５１４０１１号公報
【特許文献２】特開２００９−１６８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前記特許文献２に開示された裏面照射構造のイメージセンサでは、フォトダイオードの直上に反射ゲートを配置している。このような構造においては、反射ゲートの配線レイアウトの制約が無く、配線レイアウトの自由度があがる。しかし、反射ゲートとトンランスファゲートには互いに異なる電位を印加するため、反射ゲートに電位を印加するための専用の制御回路が必要となり、半導体チップの面積が増加するという課題がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態は、転送トランジスタと、転送トランジスタに隣接し、ｐｎ接合部を備えるフォトダイオードとを有する半導体装置である。転送トランジスタは、ｐ型の半導体基板の主面に形成されたゲート絶縁膜と、ゲート絶縁膜に接する第１面および第１面と反対側の第２面を有するゲート電極と、ゲート電極の両側面にそれぞれ形成されたサイドウォールスペーサと、ゲート電極の一方の側面側の半導体基板に設けられた第１ｎ型領域と、ゲート電極の他方の側面側の半導体基板に設けられた第２ｎ型領域とを備える。フォトダイオードは、半導体基板の主面から第１深さを有して、第１ｎ型領域と一体に形成された第３ｎ型領域と、第３ｎ型領域上およびゲート電極の第２面上に、平面視において第３ｎ型領域からゲート電極の第２面にわたって形成された反射層と、第３ｎ型領域と反射層との間に形成された絶縁膜とを備える。そして、ゲート電極および反射層を覆う層間絶縁膜に、ゲート電極の第２面上において形成されたコンタクトホールを通じて、配線がゲート電極および反射層の両方と電気的に接続され、ゲート電極および反射層に同じ電位が印加される。
【０００８】
一実施の形態は、転送トランジスタと、転送トランジスタに隣接し、ｐｎ接合部を備えるフォトダオードとを有する半導体装置の製造方法である。まず、ｐ型の半導体基板の主面から第１深さを有し、フォトダイオードを構成する第１ｎ型領域を半導体基板に形成する。次に、転送トランジスタを構成する、ゲート絶縁膜と、ゲート絶縁膜に接する第１面および第１面と反対側の第２面を有し、一方の側面側の半導体基板に第１ｎ型領域が位置するゲート電極と、キャップ絶縁膜とからなる積層構造を形成する。次に、半導体基板の主面側に絶縁膜を堆積し、その絶縁膜を加工して、ゲート電極の両側面にサイドウォールスペーサをそれぞれ形成し、第１ｎ型領域上に分離絶縁膜を形成する。次に、半導体基板の主面側に金属膜または金属シリサイド膜を堆積し、その金属膜または金属シリサイド膜を加工して、分離絶縁膜上およびゲート電極の第２面上に、平面視において分離絶縁膜からゲート電極の第２面にわたって反射層を形成する。次に、半導体基板の主面側に層間絶縁膜を堆積し、その層間絶縁膜を加工して、ゲート電極の第２面上においてゲート電極の第２面および反射層の両方に達するコンタクトホールを形成した後、そのコンタクトホールの内部にゲート電極および反射層と電気的に接続するプラグを形成する。
【発明の効果】
【０００９】
一実施の形態によれば、半導体チップの面積を拡大することなく、裏面照射型のＣＭＯＳイメージセンサの暗時特性および転送効率を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１によるＣＭＯＳイメージセンサの画素部を構成する一画素の等価回路図である。
【図２】実施の形態１によるＣＭＯＳイメージセンサの画素部を構成する一画素を示す要部断面図である。
【図３】実施の形態１によるＣＭＯＳイメージセンサの製造工程中における画素部の一画素を示す要部断面図である。
【図４】図３に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図５】図４に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図６】図５に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図７】図６に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図８】図７に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図９】図８に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図１０】図９に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図１１】（ａ）、（ｂ）および（ｃ）はそれぞれ、実施の形態１によるＣＭＯＳイメージセンサの画素部を構成する一画素の第１例、第２例および第３例を示す要部平面図である。
【図１２】図１０に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図１３】図１２に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図１４】図１３に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図１５】実施の形態２によるＣＭＯＳイメージセンサの画素部を構成する一画素を示す要部断面図である。
【図１６】実施の形態２によるＣＭＯＳイメージセンサの製造工程中における画素部の一画素を示す要部断面図である。
【図１７】図１６に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図１８】図１７に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図１９】図１８に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図２０】図１９に続く、ＣＭＯＳイメージセンサの製造工程中の一画素の要部断面図である。
【図２１】実施の形態３によるＣＭＯＳイメージセンサの画素部を示す要部平面図である。
【図２２】実施の形態３によるＣＭＯＳイメージセンサの画素部を構成する一画素を示す要部平面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１３】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１６】
以下、本実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
≪ＣＭＯＳイメージセンサ≫
本実施の形態１によるＣＭＯＳイメージセンサについて図１を用いて説明する。図１は、本実施の形態１によるＣＭＯＳイメージセンサの画素部を構成する一画素の等価回路図である。
【００１８】
図１に示すように、ＣＭＯＳイメージセンサの画素部を構成する各画素ＰＩは、例えば光電変換をして信号電荷を蓄えるフォトダイオードＰＤ、信号電荷を転送する際にスイッチとして機能する転送トランジスタＴＴ、増幅トランジスタＴＡ、選択トランジスタＴＳおよびリセットトランジスタＴＲなどから構成される。光が画素ＰＩに入射すると光電変換されて、光の強弱に応じた信号電荷がフォトダイオードＰＤに蓄えられる。また、転送トランジスタＴＴのゲートに印加されるパルスによってＯＮ／ＯＦＦが切り換えられて、フォトダイオードＰＤに蓄えられた信号電荷の電圧成分が増幅トランジスタＴＡを通して外部に伝達される。
【００１９】
≪ＣＭＯＳイメージセンサの画素部の構成≫
本実施の形態１による裏面照射型のＣＭＯＳイメージセンサの画素部の構成について図２を用いて説明する。図２は、本実施の形態１によるＣＭＯＳイメージセンサの画素部を構成する一画素を示す要部断面図である。
【００２０】
前述の図１に示したように、ＣＭＯＳイメージセンサの画素部を構成する各画素ＰＩは、フォトダイオードＰＤ、転送トランジスタＴＴ、増幅トランジスタＴＡ、選択トランジスタＴＳおよびリセットトランジスタＴＲなどにより構成されるが、ここでの説明では、これらのうちフォトダイオードＰＤおよび転送トランジスタＴＴのみを例示する。
【００２１】
ｐ型のシリコン単結晶からなる半導体基板（第１基板）ＳＷ１の主面（表面、第１主面）ＳＷ１ａには、素子分離部ＩＳに囲まれた活性領域が形成されている。半導体基板ＳＷ１の厚さは、例えば２．５μｍ〜３μｍ程度である。
【００２２】
半導体基板ＳＷ１の主面ＳＷ１ａから所定の深さにかけて、ｎ型不純物が導入されてなるｎ型領域ＮＲが半導体基板ＳＷ１に形成されており、半導体基板ＳＷ１とｎ型領域ＮＲとでフォトダイオードＰＤのｐｎ接合部を構成する。ｎ型領域ＮＲの半導体基板ＳＷ１の主面ＳＷ１ａからの深さは、例えば２μｍ程度であり、その不純物濃度は、例えば１０１２ｃｍ−３程度である。なお、半導体基板ＳＷ１にｐ型ウェルを形成し、このｐ型ウェルとｎ型領域ＮＲとでフォトダイオードＰＤのｐｎ接合部を構成することもできる。
【００２３】
また、素子分離部ＩＳへの空乏層の伸長を防止するために、フォトダイオードＰＤ形成領域を規定する素子分離部ＩＳの周囲の半導体基板ＳＷ１には、ｐ型不純物が導入されてなる画素分離領域ＰＥが形成されている。画素分離領域ＰＥの半導体基板ＳＷ１の主面ＳＷ１ａからの深さは、例えば２．５μｍ〜３μｍ程度であり、その不純物濃度は、例えば１０１２ｃｍ−３〜１０１３ｃｍ−３程度である。
【００２４】
また、半導体基板ＳＷ１の主面ＳＷ１ａにおける暗電流を改善するために、半導体基板ＳＷ１の主面ＳＷ１ａから所定の深さにかけて、ｐ型不純物が導入されてなるｐ型領域ＰＲがｎ型領域ＮＲに形成されている。ｐ型領域ＰＲの半導体基板ＳＷ１の主面ＳＷ１ａからの深さは、例えば５ｎｍ程度であり、その不純物濃度は、例えば１０１３ｃｍ−３程度である。なお、ｐ型領域ＰＲは省略することもできる。
【００２５】
また、平面視においてｎ型領域ＮＲと重なるように、半導体基板ＳＷ１の主面ＳＷ１ａ上には分離絶縁膜ＳＯを介して反射層ＲＬが形成されている。反射層ＲＬを配置することにより、入射光が反射層ＲＬで反射してフォトダイオードＰＤに取り込まれるので、光の損失を減らすことができて感度が向上する。分離絶縁膜ＳＯは、例えば酸化シリコンからなる。反射層ＲＬは、導電性でかつ光反射に優れた材料、例えば金属または金属シリサイドからなる。金属としては、例えばタングステンを例示することができる。また、金属シリサイドとしては、例えばコバルトシリサイドまたはニッケルシリサイドを例示することができる。
【００２６】
半導体基板ＳＷ１の主面ＳＷ１ａには転送トランジスタＴＴが形成されている。転送トランジスタＴＴは半導体基板ＳＷ１の主面ＳＷ１ａ上に形成されたゲート絶縁膜ＧＩ、ゲート絶縁膜ＧＩ上に形成されたゲート電極ＧＥ、ゲート電極ＧＥの両側面にそれぞれ形成されたサイドウォールスペーサＳＳおよびサイドウォールスペーサＳＳの両側の半導体基板ＳＷ１に形成された一対のｎ型領域により構成される。この一対のｎ型領域のうち、一方のｎ型領域はフォトダイオードＰＤのｎ型領域ＮＲと一体に形成され、他方のｎ型領域は浮遊拡散層ＦＤとして機能する。さらに、ゲート電極ＧＥのゲート絶縁膜ＧＩと接する面と反対側の面上には、キャップ絶縁膜ＧＳＯが形成されている。
【００２７】
ゲート絶縁膜ＧＩは、例えば酸化シリコンからなり、その厚さは、例えば７ｎｍ〜８ｎｍ程度である。ゲート電極ＧＥは、例えば多結晶シリコンからなり、その厚さは、例えば５０ｎｍ〜１５０ｎｍである。浮遊拡散層ＦＤの半導体基板ＳＷ１の主面ＳＷ１ａからの深さは、例えば０．５μｍ〜１μｍ程度であり、その不純物濃度は、例えば１０１４ｃｍ−３〜１０１５ｃｍ−３程度である。キャップ絶縁膜ＧＳＯは、例えば酸化シリコンからなり、その厚さは、例えば１０ｎｍ〜２０ｎｍ程度である。
【００２８】
ゲート電極ＧＥは、ゲート絶縁膜ＧＩと接する面と、ゲート絶縁膜ＧＩと接する面と反対側の面（キャップ絶縁膜ＧＳＯと接する面）とを有しており、以下の説明では、ゲート絶縁膜ＧＩと接する面を第１面と言い、ゲート絶縁膜ＧＩと接する面と反対側の面（キャップ絶縁膜ＧＳＯと接する面）を第２面と言う。
【００２９】
転送トランジスタＴＴのゲート電極ＧＥは画素選択スイッチとして機能し、選択されたゲート電極ＧＥに正電位が印加されると、フォトダイオードＰＤに蓄積された電荷が浮遊拡散層ＦＤへ転送される。
【００３０】
ここで、前述の反射層ＲＬは、ｎ型領域ＮＲ上のみでなく、転送トランジスタＴＴのゲート電極ＧＥの第２面上の一部にも形成されており、反射層ＲＬは、平面視においてｎ型領域ＮＲからゲート電極ＧＥの第２面にわたって形成されている。すなわち、反射層ＲＬは、平面視においてｎ型領域ＮＲと重なる部分と、一方のサイドウォールスペーサＳＳと重なる部分と、ゲート電極ＧＥの第２面の一部と重なる部分とから構成されている。反射層ＲＬとｎ型領域ＮＲとの間には分離絶縁膜ＳＯが介在し、反射層ＲＬとゲート電極ＧＥとの間にはキャップ絶縁膜ＧＳＯが介在している。
【００３１】
本実施の形態１では、転送トランジスタＴＴのゲート電極ＧＥの第２面上では、キャップ絶縁膜ＧＳＯを介して反射層ＲＬを形成したが、キャップ絶縁膜ＧＳＯを介さずに反射層ＲＬを形成してもよい。すなわち、転送トランジスタＴＴのゲート電極ＧＥの第２面と反転層ＲＬとの間に、キャップ絶縁膜ＧＳＯを形成してもよく、または形成しなくてもよい。しかし、ゲート電極ＧＥを構成する多結晶シリコンと、反射層ＲＬを構成する金属、例えばタングステンとが直接接すると、多結晶シリコンとタングステンとが反応して、シリコンとタングステンとの化合物が形成される虞がある。シリコンとタングステンとの化合物がゲート電極ＧＥの第２面に形成されると、ゲート電極ＧＥの抵抗がばらつき、読出し時に画素毎にゲート電極ＧＥに印加される電位が変わり、画質の劣化が生じる。このため、転送トランジスタＴＴのゲート電極ＧＥの第２面と反射層ＲＬとの間には、キャップ絶縁膜ＧＳＯを設けることが望ましい。
【００３２】
半導体基板ＳＷ１の主面ＳＷ１ａ側には、転送トランジスタＴＴのゲート電極ＧＥまたは浮遊拡散層ＦＤと電気的に接続する金属からなる第１層目の信号配線ＭＬ１、第２層目の信号配線ＭＬ２および第３層目の信号配線ＭＬ３が形成されている。第１層目の信号配線ＭＬ１、第２層目の信号配線ＭＬ２および第３層目の信号配線ＭＬ３は各画素の動作に寄与する配線である。
【００３３】
第１層目の信号配線ＭＬ１について、具体的に説明する。半導体基板ＳＷ１の主面ＳＷ１ａ上に、転送トランジスタＴＴおよび反射層ＲＬを覆うように層間絶縁膜ＩＬが形成されており、層間絶縁膜ＩＬを貫通するプラグＰＬを介して、第１層目の信号配線ＭＬ１は転送トランジスタＴＴのゲート電極ＧＥまたは浮遊拡散層ＦＤと電気的に接続されている。プラグＰＬは、層間絶縁膜ＩＬに形成されたコンタクトホールＣＮの内部に形成され、バリアメタルが併用されたタングステンなどの金属を主導電材料とする。バリアメタルは、プラグＰＬを構成する主導電材料の金属の拡散防止などのために設けられており、例えばチタンまたは窒化チタンなどからなる。
【００３４】
ゲート電極ＧＥの第２面上に形成されるコンタクトホールＣＮは、ゲート電極ＧＥの第２面と、ゲート電極ＧＥの第２面上にのり上がっている反射層ＲＬとの両方に達するように形成されている。すなわち、ゲート電極ＧＥの第２面上に形成されるコンタクトホールＣＮは、平面視においてゲート電極ＧＥおよび反射層ＲＬを跨ぐように形成されている。これにより、転送トランジスタＴＴのゲート電極ＧＥと電気的に接続するプラグＰＬは、ゲート電極ＧＥの第２面にのり上げた反射層ＲＬとも電気的に接続するので、転送トランジスタＴＴのゲート電極ＧＥと反射層ＲＬとに同じ電位を印加することができる。
【００３５】
電荷の転送時において、転送トランジスタＴＴを導通状態とするために、転送トランジスタＴＴのゲート電極ＧＥに正電位を印加すると、反射層ＲＬにも正電位が印加される。反射層ＲＬに正電位が印加されると、フォトダイオードＰＤの平面方向の広い領域に正電位が印加されることになり、電荷の取りこぼしが減少して転送効率が向上する。
【００３６】
また、電荷の蓄積時において、転送トランジスタＴＴを遮断状態とするために、転送トランジスタＴＴのゲート電極ＧＥに負電位を印加すると、反射層ＲＬにも負電位が印加される。反射層ＲＬに負電位が印加されると、フォトダイオードＰＤの半導体基板ＳＷ１の主面ＳＷ１ａ側のホール誘起がより促進されて、結晶欠陥等によって生成された電子・正孔対に起因する微小なリーク電流の抑制が可能となり、暗電流を低減することができる。
【００３７】
また、反射層ＲＬに電位を印加するための専用の制御回路を配置する必要がないことから、ＣＭＯＳイメージセンサを搭載する半導体チップの面積の増大を抑制することができる。
【００３８】
さらに、最上層の配線である第３層目の信号配線ＭＬ３を覆う保護絶縁膜ＴＣが形成されている。本実施の形態１では、３層の配線からなる多層配線構造を例示しているが、これに限定されるものではなく、２層または４層以上の配線からなる多層配線構造であってもよい。
【００３９】
最上層の配線である第３層目の信号配線ＭＬ３を覆う保護絶縁膜ＴＣの表面（接合面）に、支持基板（第２基板）ＳＷ２が貼り付けられており、ＣＭＯＳイメージセンサ全体が支持基板ＳＷ２により支持されている。支持基板ＳＷ２の厚さは、例えば７３５μｍ程度である。
【００４０】
半導体基板ＳＷ１の主面ＳＷ１ａと反対側の裏面（第２主面）ＳＷ１ｂには、反射防止膜ＲＢＦが形成されており、この反射防止膜ＲＢＦ上にカラーフィルタＣＦおよびマイクロレンズＬＥが配置されている。反射防止膜ＲＢＦは、例えば高誘電率膜および酸化膜との積層膜からなる。また、カラーフィルタＣＦおよびマイクロレンズＬＥが配置されていない領域の反射防止膜ＲＢＦ上には遮光膜ＳＦが形成されている。遮光膜ＳＦは、例えばタングステンなどの金属からなる。
【００４１】
≪ＣＭＯＳイメージセンサの製造方法≫
本実施の形態１による裏面照射型のＣＭＯＳイメージセンサの製造方法を図３〜図１４を用いて工程順に形成する。図３〜図１０および図１２〜図１４は、本実施の形態１によるＣＭＯＳイメージセンサの製造工程中における画素部の一画素を示す要部断面図である。図１１（ａ）、（ｂ）および（ｃ）はそれぞれ、ＣＭＯＳイメージセンサの画素部を構成する一画素の第１例、第２例および第３例を示す要部平面図である。
【００４２】
前述の図１に示したように、ＣＭＯＳイメージセンサの画素部を構成する各画素ＰＩは、フォトダイオードＰＤ、転送トランジスタＴＴ、増幅トランジスタＴＡ、選択トランジスタＴＳおよびリセットトランジスタＴＲなどにより構成されるが、ここでの説明では、これらのうちフォトダイオードＰＤおよび転送トランジスタＴＴのみを例示する。
【００４３】
ＣＭＯＳイメージセンサの画素部（一画素）は、例えば以下のようにして製造することができる。
【００４４】
まず、図３に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウェハ）ＳＷ１を用意する。半導体基板ＳＷ１の厚さは、例えば７３５μｍ程度である。次に、半導体基板ＳＷ１の主面ＳＷ１ａの素子分離領域に溝を形成した後、この溝に絶縁膜を埋め込むことにより素子分離部ＩＳを形成する。
【００４５】
次に、図４に示すように、素子分離部ＩＳへの空乏層の伸長を防止するために、半導体基板ＳＷ１の主面ＳＷ１ａ側からｐ型不純物をイオン注入して、フォトダイオードＰＤ形成領域を規定する素子分離部ＩＳの周囲の半導体基板ＳＷ１に画素分離領域ＰＥを形成する。画素分離領域ＰＥにはｐ型不純物、例えばボロンをイオン注入する。画素分離領域ＰＥの半導体基板ＳＷ１の主面ＳＷ１ａからの深さは、例えば２．５μｍ〜３μｍ程度であり、画素分離領域ＰＥの不純物濃度は、例えば１０１２ｃｍ−３〜１０１３ｃｍ−３程度である。
【００４６】
次に、半導体基板ＳＷ１の主面ＳＷ１ａ側からｎ型不純物をイオン注入して、フォトダイオードＰＤ形成領域の半導体基板ＳＷ１にｎ型領域ＮＲを形成する。ｎ型領域ＮＲにはｎ型不純物、例えばリンまたはヒ素をイオン注入する。ｎ型領域ＮＲの半導体基板ＳＷ１の主面ＳＷ１ａからの深さは、例えば２μｍ程度であり、ｎ型領域ＮＲの不純物濃度は、例えば１０１２ｃｍ−３程度である。
【００４７】
次に、図５に示すように、ＲＴＡ（Rapid Thermal Annealing）法により、半導体基板ＳＷ１の主面ＳＷ１ａに絶縁膜、例えば酸化シリコン膜を形成する。続いて、この絶縁膜上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、導電体膜、例えば多結晶シリコン膜および絶縁膜、例えば酸化シリコン膜を順次堆積する。下層の絶縁膜の厚さは、例えば７ｎｍ〜８ｎｍ程度、導電体膜の厚さは、例えば１５０ｎｍ程度、上層の絶縁膜の厚さは、例えば１０ｎｍ〜２０ｎｍ程度である。
【００４８】
次に、レジストパターンをマスクとしたエッチングにより上層の絶縁膜、導電体膜および下層の絶縁膜を順次加工して、上層の絶縁膜からなるキャップ絶縁膜ＧＳＯを形成し、導電体膜からなる転送トランジスタＴＴのゲート電極ＧＥを形成し、下層の絶縁膜からなる転送トランジスタＴＴのゲート絶縁膜ＧＩを形成する。その後、レジストパターンは除去される。
【００４９】
転送トランジスタＴＴのゲート電極ＧＥは、ｎ型領域ＮＲに蓄積した電子を転送することを目的として形成されることから、平面視において転送トランジスタＴＴのゲート電極ＧＥの一方の側面側に、ｎ型領域ＮＲが位置するように形成される。
【００５０】
なお、ゲート電極ＧＥは、多結晶シリコン膜およびシリサイド膜が下層から順に堆積された積層膜、または多結晶シリコン膜および金属膜が下層から順に堆積された積層膜で構成してもよい。
【００５１】
次に、図６に示すように、半導体基板ＳＷ１の主面ＳＷ１ａにおける暗電流を改善するために、半導体基板ＳＷ１の主面ＳＷ１ａ側からｐ型不純物をイオン注入して、フォトダイオードＰＤ形成領域のｎ型領域ＮＲの表面にｐ型領域ＰＲを形成する。ｐ型領域ＰＲにはｐ型不純物、例えばボロンまたはフッ化ボロンをイオン注入する。ｐ型領域ＰＲの半導体基板ＳＷ１の主面ＳＷ１ａからの深さは、例えば５ｎｍ程度であり、ｐ型領域ＰＲの不純物濃度は、例えば１０１３ｃｍ−３程度である。
【００５２】
次に、図７に示すように、半導体基板ＳＷ１の主面ＳＷ１ａ上に絶縁膜ＳＯａを形成する。絶縁膜ＳＯａは、例えば酸化シリコンからなり、その厚さは、例えば５０ｎｍ〜２００ｎｍ程度である。
【００５３】
次に、フォトダイオードＰＤ形成領域にレジストパターンを形成した後、絶縁膜ＳＯａを、例えばＲＩＥ（Reactive Ion Etching）法により異方性エッチングする。これにより、転送トランジスタＴＴのゲート電極ＧＥの両側面に絶縁膜ＳＯａからなるサイドウォールスペーサＳＳをそれぞれ形成し、フォトダイオードＰＤ形成領域の半導体基板ＳＷ１の主面ＳＷ１ａ上に絶縁膜ＳＯａからなる分離絶縁膜ＳＯを形成する。その後、レジストパターンは除去される。
【００５４】
次に、図８に示すように、半導体基板ＳＷ１の主面ＳＷ１ａ側からｎ型不純物をイオン注入して、転送トランジスタＴＴのゲート電極ＧＥの他方の側面側（チャネル領域を挟んだｎ型領域ＮＲの反対側）の半導体基板ＳＷ１に浮遊拡散層ＦＤを形成する。浮遊拡散層ＦＤは、フォトダイオードＰＤに蓄積された電子を電圧に変換する際の容量素子となる。浮遊拡散層ＦＤにはｎ型不純物、例えばリンまたはヒ素をイオン注入する。浮遊拡散層ＦＤの半導体基板ＳＷ１の主面ＳＷ１ａからの深さは、例えば０．５μｍ〜１μｍ程度であり、浮遊拡散層ＦＤの不純物濃度は、例えば１０１４ｃｍ−３〜１０１５ｃｍ−３程度である。
【００５５】
平面視において転送トランジスタＴＴのゲート電極ＧＥの他方の側面側に、浮遊拡散層ＦＤが位置するように形成される。これにより、転送トランジスタＴＴのゲート電極ＧＥを挟んで、一方の半導体基板ＳＷ１にはフォトダイオードＰＤを構成するｎ型領域ＮＲが形成され、他方の半導体基板ＳＷ１には浮遊拡散層ＦＤが形成される。
【００５６】
次に、図９に示すように、半導体基板ＳＷ１の主面ＳＷ１ａ上に金属膜、例えばタングステン膜などを、例えばスパッタリング法などにより堆積する。続いて、この金属膜を、レジストパターンをマスクとしたエッチングによって加工して、分離絶縁膜ＳＯ上および転送トランジスタＴＴのゲート電極ＧＥの第２面上に、平面視において分離絶縁膜ＳＯからゲート電極ＧＥの第２面にわたって金属膜を残すことにより、金属からなる反射層ＲＬを形成する。この際、平面視においてゲート電極ＧＥの第２面の一部を覆うように、反射層ＲＬは形成される。その後、レジストパターンは除去される。
【００５７】
なお、反射層ＲＬは、金属膜のみでなく、例えばコバルトシリサイド膜またはニッケルシリサイド膜などの金属シリサイド膜により形成してもよい。
【００５８】
また、転送トランジスタＴＴのゲート電極ＧＥの第２面上では、キャップ絶縁膜ＧＳＯを介して反射層ＲＬを形成したが、キャップ絶縁膜ＧＳＯを介さずに反射層ＲＬを形成してもよい。すなわち、転送トランジスタＴＴのゲート電極ＧＥの第２面と反射層ＲＬとの間に、キャップ絶縁膜ＧＳＯを形成してもよく、または形成しなくてもよい。しかし、ゲート電極ＧＥを構成する多結晶シリコンと、反射層ＲＬを構成するタングステンとが直接接すると、多結晶シリコンとタングステンとが反応して、シリコンとタングステンとの化合物が形成される虞がある。シリコンとタングステンとの化合物がゲート電極ＧＥの第２面に形成されると、ゲート電極ＧＥの抵抗がばらつき、読出し時に画素毎にゲート電極ＧＥに印加される電位が変わり、画質の劣化が生じる。このため、転送トランジスタＴＴのゲート電極ＧＥの第２面と反射層ＲＬとの間には、キャップ絶縁膜ＧＳＯを設けることが望ましい。
【００５９】
次に、図１０に示すように、半導体基板ＳＷ１の主面ＳＷ１ａ上に、例えば酸化シリコンからなる層間絶縁膜ＩＬを堆積した後、この層間絶縁膜ＩＬを、例えばＣＭＰ（Chemical Mechanical Polishing）法で研磨することによりその表面を平坦化する。
【００６０】
次に、レジストパターンをマスクとしたエッチングによって層間絶縁膜ＩＬにコンタクトホールＣＮを形成する。このコンタクトホールＣＮは浮遊拡散層ＦＤまたはゲート電極ＧＥなどに達するように形成される。その後、レジストパターンは除去される。
【００６１】
転送トランジスタＴＴのゲート電極ＧＥの第２面上に形成されるコンタクトホールＣＮは、ゲート電極ＧＥの第２面と、ゲート電極ＧＥの第２面上にのり上がっている反射層ＲＬとの両方に達するように形成される。すなわち、ゲート電極ＧＥの第２面上に形成されるコンタクトホールＣＮは、平面視においてゲート電極ＧＥおよび反射層ＲＬを跨ぐように形成される。
【００６２】
転送トランジスタＴＴのゲート電極ＧＥの第２面上に形成されるコンタクトホールＣＮは、ゲート電極ＧＥおよび反射層ＲＬの両方に達していればよく、平面視において種々の形状を例示することができる。例えば図１１（ａ）に示すように、ゲート長方向の寸法よりもゲート幅方向の寸法が短い１つのコンタクトホールＣＮを形成してもよい。または、例えば図１１（ｂ）に示すように、ゲート長方向の寸法よりもゲート幅方向の寸法が短いコンタクトホールＣＮを複数形成してもよい。または、例えば図１１（ｃ）に示すように、ゲート長方向の寸法よりもゲート幅方向の寸法が長い１つのコンタクトホールＣＮを形成してもよい。
【００６３】
次に、コンタクトホールＣＮの内部に、バリアメタルが併用されたタングステンなどの金属を主導電材料とするプラグＰＬを形成する。バリアメタルは、プラグＰＬを構成する主導電材料である金属の拡散防止などのために設けられており、例えばチタンまたは窒化チタンなどからなる。
【００６４】
転送トランジスタＴＴのゲート電極ＧＥの第２面上に形成されたコンタクトホールＣＮは、反射層ＲＬにも達していることから、ゲート電極ＧＥおよび反射層ＲＬを跨ぐようにプラグＰＬは形成される。
【００６５】
次に、図１２に示すように、例えばシングルダマシン（Single Damascene）法を用いて、プラグＰＬと電気的に接続する第１層目の信号配線ＭＬ１を形成する。第１層目の信号配線ＭＬ１は、例えば銅からなる。
【００６６】
第１層目の信号配線ＭＬ１は、プラグＰＬを通じて浮遊拡散層ＦＤと電気的に接続し、また、第１層目の信号配線ＭＬ１は、転送トランジスタＴＴのゲート電極ＧＥおよび反射層ＲＬに跨るプラグＰＬを通じてゲート電極ＧＥおよび反射層ＲＬの両方と電気的に接続する。
【００６７】
さらに、例えばデュアルダマシン（Dual Damascene）法を用いて、第１層目の信号配線ＭＬ１と電気的に接続する第２層目の信号配線ＭＬ２を形成する。第２層目の信号配線ＭＬ２は、例えば銅からなる。さらに、デュアルダマシン法を用いて、第２層目の信号配線ＭＬ２と電気的に接続する第３層目の信号配線ＭＬ３を形成する。第３層目の信号配線ＭＬ３は、例えば銅からなる。
【００６８】
なお、本実施の形態１では、各層の信号配線ＭＬ１，ＭＬ２，ＭＬ３をダマシン法により形成したが、これに限定されるものではなく、例えば金属膜、例えばアルミニウム合金膜をリソグラフィ技術およびエッチング技術を用いて加工することにより形成してもよい。
【００６９】
次に、半導体基板ＳＷ１の主面ＳＷ１ａ上に第３層目の信号配線ＭＬ３を覆う保護絶縁膜ＴＣを堆積した後、この保護絶縁膜ＴＣを、例えばＣＭＰ法で研磨することによりその表面を平坦化する。
【００７０】
次に、後の工程である半導体基板ＳＷ１の裏面ＳＷ１ｂを研削する際に、半導体基板ＳＷ１の外周部に生じるチッピングを防ぐため、半導体基板ＳＷ１の外周部をトリミングする。このトリミングは、後の工程である貼り合せの後に行う方法もあるが、トリミング装置に備わるブレードに起因した金属汚染を回避するために、貼り合せの前に行う方法が望ましい。
【００７１】
次に、図１３に示すように、例えば単結晶シリコンからなる支持基板（円形の薄い板状に加工した半導体ウェハ）ＳＷ２を準備する。支持基板ＳＷ２の厚さは、例えば７３５μｍ程度である。次に、支持基板ＳＷ２の表面ＳＷ２ａを窒素雰囲気中でプラズマ活性化処理を施し、その後、水洗浄を行う。同様に、半導体基板ＳＷ１の主面ＳＷ１ａ上に形成された保護絶縁膜ＴＣの表面を窒素雰囲気中でプラズマ活性化処理を施し、その後、水洗浄を行う。
【００７２】
次に、プラズマ活性化処理を施した保護絶縁膜ＴＣの表面と、プラズマ活性化処理を施した支持基板ＳＷ２の表面ＳＷ２ａとを対向させて、半導体基板ＳＷ１と支持基板ＳＷ２とを重ね合せる。これにより、保護絶縁膜ＴＣの表面と支持基板ＳＷ２の表面ＳＷ２ａとを自発接合させる。
【００７３】
次に、大気雰囲気中で、例えば２００℃〜３００℃程度の熱処理を施して、保護絶縁膜ＴＣの表面と支持基板ＳＷ２の表面ＳＷ２ａとを永久接合させる。この熱処理により、保護絶縁膜ＴＣの表面および支持基板ＳＷ２の表面ＳＷ２ａにおいてそれぞれ終端している酸素（Ｏ）分子および水素（Ｈ）分子がＨ２Ｏとなって脱離し、シリコン−シリコン結合が生じる。
【００７４】
次に、半導体基板ＳＷ１の厚さを、その裏面ＳＷ１ｂから薄く加工する。まず、半導体基板ＳＷ１の裏面ＳＷ１ｂに第１の粗さを有する研削材（例えばダイヤモンド砥石）を押し当てて粗研削することにより、半導体基板ＳＷ１の厚さを、例えば５０μｍ以下とする。続いて、半導体基板ＳＷ１の裏面ＳＷ１ｂに、上記第１の粗さよりも目の粗さが細かい第２の粗さを有する研削材を押し当てて仕上げ研削することにより、粗研削時に生じた半導体基板ＳＷ１の裏面ＳＷ１ｂの歪みを除去する。続いて、半導体基板ＳＷ１の裏面ＳＷ１ｂをＣＭＰ法により研磨する。
【００７５】
次に、半導体基板ＳＷ１の裏面ＳＷ１ｂをウェットエッチング法によりエッチングして、半導体基板ＳＷ１の厚さを、例えば２．５μｍ〜３μｍ程度とする。
【００７６】
次に、図１４に示すように、半導体基板ＳＷ１の裏面ＳＷ１ｂに、反射防止膜ＲＢＦおよび遮光膜ＳＦを順次堆積した後、画素部の不要な遮光膜ＳＦを除去する。反射防止膜ＲＢＦは、例えば高誘電率膜および酸化膜との積層膜からなり、遮光膜ＳＦは、例えばタングステンなどの金属からなる。
【００７７】
次に、画素部の遮光膜ＳＦが形成されていない反射防止膜ＲＢＦ上にカラーフィルタＣＦを形成し、さらに、カラーフィルタＣＦ上にマイクロレンズＬＥを形成する。
【００７８】
以上の工程により、ＣＭＯＳイメージセンサの画素部が略完成する。
【００７９】
その後、支持基板ＳＷ２を貼り合せた半導体基板ＳＷ１を切断領域に沿って縦、横に切断して、半導体チップに個片化する。
【００８０】
このように、本実施の形態１によれば、平面視においてフォトダイオードＰＤのｎ型領域ＮＲから転送トランジスタＴＴのゲート電極ＧＥの第２面の一部にわたって反射層ＲＬを形成し、さらに、ゲート電極ＧＥおよび反射層ＲＬに跨るプラグＰＬをゲート電極ＧＥの第２面上に形成することにより、ゲート電極ＧＥと反射層ＲＬとに同じ電位を印加することができる。
【００８１】
これにより、前述したように、電荷の転送時において、転送トランジスタＴＴのゲート電極ＧＥに正電位を印加すると、反射層ＲＬにも正電位が印加されて、電荷の取りこぼしが減少して転送効率が向上する。また、電荷の蓄積時において、転送トランジスタＴＴのゲート電極ＧＥに負電位を印加すると、反射層ＲＬにも負電位が印加されて、暗電流を低減することができる。また、反射層ＲＬに電位を印加するための専用の制御回路を配置する必要がないことから、ＣＭＯＳイメージセンサを搭載する半導体チップの面積の増大を抑制することができる。
【００８２】
（実施の形態２）
≪ＣＭＯＳイメージセンサの画素部の構成≫
本実施の形態２による裏面照射型のＣＭＯＳイメージセンサの画素部の構成について図１５を用いて説明する。図１５は、本実施の形態２によるＣＭＯＳイメージセンサの画素部を構成する一画素を示す要部断面図である。
【００８３】
図１５に示すように、本実施の形態２によるＣＭＯＳイメージセンサの画素部が、前述の実施の形態１によるＣＭＯＳイメージセンサの画素部と相違する点は、フォトダイオードＰＤ形成領域においてｎ型領域ＮＲと反射層ＲＬとの間に形成される分離絶縁膜ＳＯの厚さである。前述の実施の形態１では、フォトダイオードＰＤ形成領域における分離絶縁膜ＳＯの厚さをほぼ一定としたが、本実施の形態２では、転送トランジスタＴＴのゲート電極ＧＥに近づくに従って、フォトダイオードＰＤ形成領域における分離絶縁膜ＳＯの厚さが徐々に薄くなる。
【００８４】
電荷の転送時において、転送トランジスタＴＴを導通状態とするために、転送トランジスタＴＴのゲート電極ＧＥに正電位を印加すると、反射層ＲＬにも正電位が印加される。反射層ＲＬに正電位が印加されると、フォトダイオードＰＤの平面方向の広い領域に正電位が印加されるが、転送トランジスタＴＴのゲート電極ＧＥに近づくに従って、分離絶縁膜ＳＯの厚さを徐々に薄くすることによりｎ型領域ＮＲにかかる電位が徐々に強くなり、電位の勾配が作られる。これにより、本実施の形態２によるＣＭＯＳイメージセンサは、前述の実施の形態１によるＣＭＯＳイメージセンサよりもさらに電荷の取りこぼしが減少して転送効率が向上する。
【００８５】
≪ＣＭＯＳイメージセンサの製造方法≫
本実施の形態２による裏面照射型のＣＭＯＳイメージセンサの製造方法を図１６〜図２０を用いて説明する。図１６〜図２０は、本実施の形態２によるＣＭＯＳイメージセンサの製造工程中における画素部の一画素を示す要部断面図である。
【００８６】
本実施の形態２によるＣＭＯＳイメージセンサの画素部と前述の実施の形態１によるＣＭＯＳイメージセンサの画素部との相違点は、フォトダイオードＰＤ形成領域においてｎ型領域ＮＲと反射層ＲＬとの間に形成される分離絶縁膜ＳＯの構造である。その他の構造は、前述の実施の形態１によるＣＭＯＳイメージセンサの画素部の構造と同一または実質的に同一であるので、その説明は省略する。
【００８７】
まず、前述の実施の形態１の図３〜図６に示したように、フォトダイオードＰＤのｐｎ接合部および転送トランジスタＴＴのゲート電極ＧＥなどを形成する。
【００８８】
次に、図１６に示すように、半導体基板ＳＷ１の主面ＳＷ１ａ上に絶縁膜ＳＯａを堆積する。絶縁膜ＳＯａは、例えば酸化シリコンからなり、その厚さは、例えば２００ｎｍ程度である。
【００８９】
次に、フォトダイオードＰＤ形成領域にレジストパターンを形成した後、絶縁膜ＳＯａを、例えばＲＩＥ法により異方性エッチングする。これにより、転送トランジスタＴＴのゲート電極ＧＥの両側面に絶縁膜ＳＯａからなるサイドウォールスペーサＳＳをそれぞれ形成し、フォトダイオードＰＤ形成領域の半導体基板ＳＷ１の主面ＳＷ１ａ上に絶縁膜ＳＯａからなる分離絶縁膜ＳＯを形成する。その後、レジストパターンは除去される。
【００９０】
次に、図１７に示すように、半導体基板ＳＷ１の主面ＳＷ１ａ上にレジスト膜ＲＦを塗布した後、レジスト膜ＲＦに対して露光および現像処理を施す。露光の際、例えばマスクブランクス（石英製の板）ＭＢの表面にクロムなどでパターンＣＲが形成されたグレースケールマスクＧＭを用いて、光源ＬＴから照射される光量の透過を制御する。すなわち、フォトダイオードＰＤ形成領域において、転送トランジスタＴＴのゲート電極ＧＥに近い領域では、グレーティングマスクＧＭを透過する光量を多くし、ゲート電極ＧＥから離れるに従って、グレーティングマスクＧＭを透過する光量を徐々に少なくする。
【００９１】
これにより、図１８に示すように、フォトダイオードＰＤ形成領域において、転送トランジスタＴＴのゲート電極ＧＥに近づくに従ってその厚さが徐々に薄くなる、３次元構造のレジストパターンＲＰを形成する。
【００９２】
次に、図１９に示すように、レジストパターンＲＰをマスクとした異方性エッチングまたはウェットエッチングにより分離絶縁膜ＳＯを加工して、フォトダイオードＰＤ形成領域において、転送トランジスタＴＴのゲート電極ＧＥに近づくに従って分離絶縁膜ＳＯの厚さを徐々に薄くする。その後、レジストパターンＲＰは除去される。
【００９３】
次に、図２０に示すように、半導体基板ＳＷ１の主面ＳＷ１ａ側からｎ型不純物をイオン注入して、転送トランジスタＴＴのゲート電極ＧＥの他方の側面側（チャネル領域を挟んだｎ型領域ＮＲの反対側）の半導体基板ＳＷ１に浮遊拡散層ＦＤを形成する。
【００９４】
これにより、転送トランジスタＴＴのゲート電極ＧＥを挟んで、一方の半導体基板ＳＷ１にはフォトダイオードＰＤを構成するｎ型領域ＮＲが形成され、他方の半導体基板ＳＷ１には浮遊拡散層ＦＤが形成される。
【００９５】
次に、分離絶縁膜ＳＯ上および転送トランジスタＴＴのゲート電極ＧＥの第２面上に、平面視において分離絶縁膜ＳＯからゲート電極ＧＥの第２面にわたって反射層ＲＬを形成する。この際、平面視においてゲート電極ＧＥの第２面の一部を覆うように、反射層ＲＬは形成される。反射層ＲＬは、例えばタングステンなどの金属あるいは例えばコバルトシリサイドまたはニッケルシリサイドなどの金属シリサイドからなる。
【００９６】
その後は、前述の実施の形態１と同様であるため、その説明を省略する。
【００９７】
このように、本実施の形態２によれば、反射層ＲＬに正電位が印加されると、フォトダイオードＰＤの平面方向の広い領域に正電位が印加されるが、転送トランジスタＴＴのゲート電極ＧＥに近づくに従って、分離絶縁膜ＳＯの厚さを徐々に薄くすることによりｎ型領域ＮＲにかかる電位が徐々に強くなり、電位の勾配が作られる。これにより、本実施の形態２によるＣＭＯＳイメージセンサは、前述の実施の形態１によるＣＭＯＳイメージセンサよりもさらに電荷の取りこぼしが減少して転送効率が向上する。
【００９８】
（実施の形態３）
≪ＣＭＯＳイメージセンサの画素部の構成≫
本実施の形態３による裏面照射型のＣＭＯＳイメージセンサの画素部の構成について図２１および図２２を用いて説明する。図２１は、本実施の形態３によるＣＭＯＳイメージセンサの画素部を示す要部平面図である。図２２は、本実施の形態３によるＣＭＯＳイメージセンサの画素部を構成する一画素を示す要部平面図である。
【００９９】
図２１に示すように、本実施の形態３によるＣＭＯＳイメージセンサの画素部では、複数の画素が行方向および列方向に配置されている。図２１には、ＣＭＯＳイメージセンサの画素部のうち、３行４列に配置された１２の画素を例示している。
【０１００】
フォトダイオードＰＤに蓄積された信号電荷は、画素選択スイッチとして機能する転送トランジスタＴＴのＯＮ／ＯＦＦの切り換えにより、第１層目の信号配線からなる行信号線（選択画素線）ＳＬごとに、第２層目以上の信号配線からなる列信号線（図示は省略）に転送される。
【０１０１】
さらに、図２１および図２２に示すように、本実施の形態３によるＣＭＯＳイメージセンサの画素部を構成する一画素では、反射層ＲＬが２つに分割されている。具体的には、反射層ＲＬは、フォトダイオードＰＤの中央部に形成された部分および転送トランジスタＴＴのゲート電極ＧＥの第２面上にのり上がっている部分からなる第１部分ＲＬ１と、フォトダイオードＰＤの周辺部に形成された第２部分ＲＬ２とに分割されている。
【０１０２】
さらに、反射層ＲＬの第１部分ＲＬ１は、転送トランジスタＴＴのゲート電極ＧＥの第２面上において、ゲート電極ＧＥの第２面および反射層ＲＬの第１部分ＲＬ１の両方に達するコンタクトホールＣＮ１を通じて、行信号線ＳＬと電気的に接続されている。反射層ＲＬの第２部分ＲＬ２は、反射層ＲＬの第２部分ＲＬ２に達するコンタクトホールＣＮ２を通じて、反射層ＲＬの第１部分ＲＬ１が電気的に接続した行信号線ＳＬの隣の行信号線ＳＬと電気的に接続されている。図中、符号ＣＮ３は、浮遊拡散層ＦＤに達するコンタクトホールを示している。
【０１０３】
例えば図２１に示す２行２列に位置する画素ＰＩ２２では、反射層ＲＬの第１部分ＲＬ１は、２行目の行信号線ＳＬと電気的に接続し、反射層ＲＬの第２部分ＲＬ２は、３行目の行信号線ＳＬと電気的に接続している。
【０１０４】
従って、選択された行信号線ＳＬに正電位が印加された場合、その選択された行信号線ＳＬの隣に位置する選択されない行信号線ＳＬには負電位が印加されるので、反射層ＲＬの第１部分ＲＬ１と反射層ＲＬの第２部分Ｌ２には互いに異なる電位が印加されることになる。
【０１０５】
すなわち、電荷の転送時（画素の読出し時）では、選択された信号配線ＳＬに接続される転送トランジスタＴＴのゲート電極ＧＥおよび反射層ＲＬの第１部分ＲＬ１には正電位が印加される。一方、選択された信号配線ＳＬの隣に位置する選択されない信号配線ＳＬに接続される反射層ＲＬの第２部分ＲＬ２には負電位が印加される。これにより、１つのフォトダイオードＰＤにおいて急峻な電位差を作り出すことが可能となり、本実施の形態３によるＣＭＯＳイメージセンサは、前述の実施の形態１によるＣＭＯＳイメージセンサよりもさらに転送効率が向上する。
【０１０６】
本実施の形態３による裏面照射型のＣＭＯＳイメージセンサの製造方法と、前述の実施の形態１による裏面照射型のＣＭＯＳイメージセンサの製造方法との主な相違点は、反射層ＲＬを形成する際に使用するレジストパターンの形状であり、その他の製造方法は、前述の実施の形態１によるＣＭＯＳイメージセンサの製造方法と実質的に同一である。
【０１０７】
このように、本実施の形態３によれば、反射層ＲＬを、中央部の第１部分ＲＬ１と周辺部の第２部分ＲＬ２の２つに分割して、それぞれを隣り合う互いに異なる行信号線ＳＬに接続することにより、反射層ＲＬの第１部分ＲＬ１と反射層ＲＬの第２部分ＲＬ２に、互いに異なる電位が印加される。これにより、１つのフォトダイオードＰＤにおいて急峻な電位差を作り出すことが可能となり、本実施の形態３によるＣＭＯＳイメージセンサは、前述の実施の形態１のＣＭＯＳイメージセンサよりもさらに電荷の取りこぼしが減少して転送効率が向上する。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０９】
ＣＦ  カラーフィルタ
ＣＮ，ＣＮ１，ＣＮ２，ＣＮ３  コンタクトホール
ＣＲ  パターン
ＦＤ  浮遊拡散層
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＭ  グレースケールマスク
ＧＳＯ  キャップ絶縁膜
ＩＬ  層間絶縁膜
ＩＳ  素子分離部
ＬＥ  マイクロレンズ
ＬＴ  光源
ＭＢ  マスクブランクス
ＭＬ１  第１層目の信号配線
ＭＬ２  第２層目の信号配線
ＭＬ３  第３層目の信号配線
ＮＲ  ｎ型領域
ＰＤ  フォトダイオード
ＰＥ  画素分離領域
ＰＩ，ＰＩ２２  画素
ＰＬ  プラグ
ＰＲ  ｐ型領域
ＲＢＦ  反射防止膜
ＲＦ  レジスト膜
ＲＬ  反射層
ＲＬ１  反射層の第１部分
ＲＬ２  反射層の第２部分
ＲＰ  レジストパターン
ＳＦ  遮光膜
ＳＬ  行信号線（選択画素線）
ＳＯ  分離絶縁膜
ＳＯａ  絶縁膜
ＳＳ  サイドウォールスペーサ
ＳＷ１  半導体基板（第１基板）
ＳＷ１ａ  主面（表面、第１主面）
ＳＷ１ｂ  裏面（第２主面）
ＳＷ２  支持基板（第２基板）
ＳＷ２ａ  表面
ＴＡ  増幅トランジスタ
ＴＣ  保護絶縁膜
ＴＲ  リセットトランジスタ
ＴＳ  選択トランジスタ
ＴＴ  転送トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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