(57)【要約】【課題】  パワーアンプを形成するＦＥＴの入力側に用いられているアイソレーショントランスに対して、大きな値の自己インダクタンスを不要にすることができるデルタシグマＡＤ変換装置を提供する。【解決手段】  ＦＥＴ２６、３６およびＦＥＴ４６、５６が直列に接続された一対の直列回路を備え、各直列回路が電源とグランドとの間に接続されてパワーアンプを形成し、入力された３値のバンドパスΔΣ信号を駆動用としてパワーアンプに伝えるデルタシグマＡＤ変換装置において、バンドパスΔΣ信号の値が３値の中のゼロであるときは、各直列回路のグランド側の各ＦＥＴ３６、５６をオンにする制御手段１ｂ１を備える。【選択図】  図１
2018174422.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタが直列に接続された一対の直列回路を備え、前記各直列回路が電源とグランドとの間に接続されてパワーアンプを形成し、入力された３値のバンドパスΔΣ信号を駆動用として前記パワーアンプに伝えるデルタシグマＡＤ変換装置において、
前記バンドパスΔΣ信号の値が３値の中のゼロであるときは、前記各直列回路の一方の前記各電界効果トランジスタをオンにする制御手段を備える、
ことを特徴とするデルタシグマＡＤ変換装置。
【請求項２】
前記制御手段は、前記バンドパスΔΣ信号の値が３値の中のゼロであるときは、前記各直列回路の一方の前記各電界効果トランジスタとして、前記各直列回路のグランド側の前記各電界効果トランジスタをオンにすること、
を特徴とする請求項１に記載のデルタシグマＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力されたアナログ信号に応じたパルスから成るデジタル信号を出力するデルタシグマＡＤ（アナログ・デジタル）変換装置に関する。
【背景技術】
【０００２】
デルタシグマＡＤ変換装置は、信号の電力増幅をするための電力増幅器（以下、「パワーアンプ」という）を備えている。そして、デルタシグマＡＤ変換装置は、パワーアンプの高効率化等を可能にする。こうしたデルタシグマＡＤ変換装置には各種のものがある（例えば、特許文献１参照。）。デルタシグマＡＤ変換装置の一例を図１２に示す。このデルタシグマＡＤ変換装置は、信号処理部１１０と、スイッチング（ＳＷ）パワーアンプ部１２０と、バンドパスフィルタ（ＢＰＦ）部１３０と、アンテナ１４０とを備えている。
【０００３】
信号処理部１１０は、アナログの入力信号を１．５ｂｉｔ（３値：＋１、０、−１）のバンドパスデルタシグマ信号（以下、「バンドパスΔΣ信号」という）に変換する。
【０００４】
例えば、入力信号に対してΔΣ変調を行うと、図１３に示すように、標本化した入力信号を量子化し、信号のレベルに応じたパルス密度の信号、つまりΔΣ信号に変換する。このときに、量子化ノイズが発生し、ΔΣ信号は送信信号と共に量子化雑音を含む。こうしたΔΣ変調を基本として、信号処理部１１０はバンドパスΔΣ変調を行う。
【０００５】
これにより、信号処理部１１０は、図１４に示すようなバンドパスΔΣ信号を生成する。信号処理部１１０は、駆動用のバンドパスΔΣ信号を生成する。駆動用バンドパスΔΣ信号はバンドパスΔΣ信号に応じて作成される。信号処理部１１０は、生成した駆動用バンドパスΔΣ信号をスイッチングパワーアンプ部１２０に送る。
【０００６】
スイッチングパワーアンプ部１２０は、信号処理部１１０からのバンドパスΔΣ信号によりスイッチングを行う。例えば、図１５に示すように、スイッチングパワーアンプ部１２０は、ドライバ１２１ａ〜１２１ｄと、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１２２ａ〜１２２ｄと、コンデンサ１２３ａ、１２３ｂと、コイル１２４ａ、１２４ｂと、トランス１２５とを備えている。
【０００７】
ドライバ１２１ａ〜１２１ｄは、ＦＥＴ１２２ａ〜１２２ｄを駆動するための駆動回路である。つまり、ドライバ１２１ａ〜１２１ｄは、信号処理部１１０から駆動用のバンドパスΔΣ信号を受け取ると、駆動用のバンドパスΔΣ信号をＦＥＴ１２２ａ〜１２２ｄに出力する。ドライバ１２１ａ、１２１ｃは、ハイサイド側（電源側）のＦＥＴ１２２ａ、１２２ｃに駆動用バンドパスΔΣ信号を送り、ドライバ１２１ｂ、１２１ｄは、ローサイド側（グランド側）のＦＥＴ１２２ｂ、１２２ｄに駆動用バンドパスΔΣ信号を送る。
【０００８】
ＦＥＴ１２２ａ〜１２２ｄは、ドライバ１２１ａ〜１２１ｄからの駆動用バンドパスΔΣ信号でオンとオフとが制御される素子である。そして、ＦＥＴ１２２ａ〜１２２ｄがパワーアンプを形成している。例えば、ＦＥＴ１２２ａは、ドライバ１２１ａからの駆動用バンドパスΔΣ信号により、ドレインとソース間のオンとオフとを行う。同じく、ＦＥＴ１２２ｂ〜１２２ｄは、ドライバ１２１ｂ〜１２１ｄからの駆動用バンドパスΔΣ信号により、オンとオフとを行う。これらのＦＥＴ１２２ａ〜１２２ｄのオンとオフにより、パワーアンプは送信信号を生成する。
【０００９】
そして、ＦＥＴ１２２ａとＦＥＴ１２２ｂの直列回路と、ＦＥＴ１２２ｃとＦＥＴ１２２ｄの直列回路とが電源とグランドとの間に接続されている。ＦＥＴ１２２ａとＦＥＴ１２２ｂの直列回路では、ＦＥＴ１２２ａのソースとＦＥＴ１２２ｂのドレインとの接続点がコンデンサ１２３ａとコイル１２４ａとを経てトランス１２５の一方のコイルに接続されている。また、ＦＥＴ１２２ｃとＦＥＴ１２２ｄの直列回路では、ＦＥＴ１２２ｃのソースとＦＥＴ１２２ｄのドレインとの接続点がコンデンサ１２３ｂとコイル１２４ｂとを経てトランス１２５の他方のコイルに接続されている。
【００１０】
トランス１２５は２つのコイルから成り、一方のコイルの一端はコイル１２４ａとコンデンサ１２３ａを経てＦＥＴ１２２ａとＦＥＴ１２２ｂの接続点に接続され、一方のコイルの他端はグランドに接続されている。他方のコイルの一端はコイル１２４ｂとコンデンサ１２３ｂを経てＦＥＴ１２２ｃとＦＥＴ１２２ｄの接続点に接続され、他方のコイルの他端は出力端子となっている。トランス１２５は、この出力端子から送信信号をバンドパスフィルタ部１３０に送る。
【００１１】
バンドパスフィルタ部１３０は、図１６に示すように、送信信号に含まれる量子化ノイズを除去するフィルタ回路である。バンドパスフィルタ部１３０は、量子化ノイズを除去した送信信号をアンテナ１４０に送る。アンテナ１４０は、バンドパスフィルタ部１３０から送信信号を受け取ると、送信波を出力する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−１６０５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、先に説明したデルタシグマＡＤ変換装置には、スイッチングパワーアンプ部１２０に次の課題がある。３値（＋１、０、−１）のバンドパスΔΣにおけるパワーアンプ、例えばフルブリッジ回路のスイッチングデバイスに対する入力信号は、デューティが大きく変化し、送信信号の周波数である出力周波数よりも低い周波数成分を多く含む。その結果、スイッチングパワーアンプ部１２０の入力回路、つまりＦＥＴ１２２ａ〜１２２ｄの入力側に用いられているアイソレーショントランスに、とても大きな自己インダクタンスを必要とするという欠点を持つ。
【００１４】
この発明の目的は、前記の課題を解決し、パワーアンプを形成するＦＥＴの入力側に用いられているアイソレーショントランスに対して、大きな値の自己インダクタンスを不要にすることができるデルタシグマＡＤ変換装置を提供することにある。
【課題を解決するための手段】
【００１５】
前記の課題を解決するために、請求項１の発明は、電界効果トランジスタが直列に接続された一対の直列回路を備え、前記各直列回路が電源とグランドとの間に接続されてパワーアンプを形成し、入力された３値のバンドパスΔΣ信号を駆動用として前記パワーアンプに伝えるデルタシグマＡＤ変換装置において、前記バンドパスΔΣ信号の値が３値の中のゼロであるときは、前記各直列回路の一方の前記各電界効果トランジスタをオンにする制御手段を備える、ことを特徴とするデルタシグマＡＤ変換装置である。
【００１６】
請求項１の発明では、デルタシグマＡＤ変換装置が制御手段を備えている。この制御手段は、バンドパスΔΣ信号の値が３値の中のゼロであるときは、各直列回路の一方の各電界効果トランジスタをオンにする。
【００１７】
請求項２の発明は、請求項１に記載のデルタシグマＡＤ変換装置において、前記制御手段は、前記バンドパスΔΣ信号の値が３値の中のゼロであるときは、前記各直列回路の一方の前記各電界効果トランジスタとして、前記各直列回路のグランド側の前記各電界効果トランジスタをオンにすること、を特徴とする。
【発明の効果】
【００１８】
請求項１、２の発明によれば、バンドパスΔΣ信号の値が３値の中のゼロであるときは、各直列回路の一方の各電界効果トランジスタ、具体的にはグランド側の電界効果トランジスタをオンにするので、パワーアンプを形成する電界効果トランジスタの入力側に用いられているアイソレーショントランスに対して、大きな値の自己インダクタンスを不要にすることができる。
【図面の簡単な説明】
【００１９】
【図１】この発明の一実施の形態によるデルタシグマＡＤ変換装置を示す構成図である。
【図２】スイッチングパワーアンプ部の一例を示す概略構成図である。
【図３】スイッチングパワーアンプ部の一例を示す構成図である。
【図４】パワーアンプの動作を説明する説明図である。
【図５】パワーアンプの動作を説明する説明図である。
【図６】パワーアンプの動作を説明する説明図である。
【図７】パワーアンプの動作を説明する説明図である。
【図８】バンドパスΔΣ信号に応じたＦＥＴの従来のオン・オフの様子を示す図である。
【図９】ゲートドライバ出力信号の従来の周波数特性を示す図である。
【図１０】バンドパスΔΣ信号に応じたＦＥＴのオン・オフの様子を示す図である。
【図１１】ゲートドライバ出力信号の周波数特性を示す図である。
【図１２】デルタシグマＡＤ変換装置の一例を示す構成図である。
【図１３】ΔΣ変調による変換の様子を示す図である。
【図１４】バンドパスΔΣ信号の一例を示す波形図である。
【図１５】スイッチングパワーアンプ部を示す構成図である。
【図１６】バンドパスフィルタ部を説明する波形図である。
【発明を実施するための形態】
【００２０】
次に、この発明の実施の形態について、図面を用いて詳しく説明する。なお、各実施の形態では、先に説明した図１２〜図１６と同一もしくは同一と見なされる構成要素等には、それと同じ参照符号を付けて、その説明を省略する。
【００２１】
この実施の形態によるデルタシグマＡＤ変換装置は、図１に示すように、信号処理部１ａと、スイッチングパワーアンプ部１ｂと、バンドパスフィルタ（ＢＰＦ）部１ｃと、アンテナ１ｄとを備えている。信号処理部１ａとバンドパスフィルタ（ＢＰＦ）部１ｃとアンテナ１ｄとは、先に示した図１２の信号処理部１１０とバンドパスフィルタ部１３０とアンテナ１４０と同じである。
【００２２】
スイッチングパワーアンプ部１ｂは、図２に示すように、ゲートドライバ１１〜１４と、パワーアンプ本体１ｂ１１とを備えている。パワーアンプ本体１ｂ１１のＦＥＴ２６、３６、４６、５６については後述する。
【００２３】
ゲートドライバ１１〜１４は、図１５のドライバ１２１ａ〜１２１ｄと同様であり、信号処理部１ａから駆動用バンドパスΔΣ信号を受け取ると、各駆動用バンドパスΔΣ信号をパワーアンプ本体１ｂ１１に送る。
【００２４】
パワーアンプ本体１ｂ１１は、図３に示すように、スイッチング回路２０〜５０と、出力回路６０とを備えている。
【００２５】
スイッチング回路２０は、ハイサイド側の回路であり、コンデンサ２１、２２と、トランス２３と、抵抗２４、２５と、ＦＥＴ２６とを備えている。
【００２６】
スイッチング回路２０のコンデンサ２１、２２は、ゲートドライバ１１とトランス２３との間に設けられている。これらのコンデンサ２１、２２は、ＡＣ結合回路を形成する。つまり、ゲートドライバ１１からの駆動用バンドパスΔΣ信号がＡＣ結合によりスイッチング回路２０に入力される。
【００２７】
スイッチング回路２０のトランス２３は、コンデンサ２１、２２とＦＥＴ２６側との間に設けられている。トランス２３は、入力側と出力側とを絶縁分離するアイソレーショントランスである。つまり、トランス２３は広帯域アイソレーション回路を形成するものである。
【００２８】
スイッチング回路２０の抵抗２４はＦＥＴ２６のゲートに接続され、抵抗２５はＦＥＴ２６のゲートとソースとの間に接続されている。そして、抵抗２４にはバイアスが加えられている。ＦＥＴ２６は、ゲートに入力された駆動用バンドパスΔΣ信号によりオンとオフとを行うスイッチング素子である。ＦＥＴ２６のドレインは電源に接続されている。ＦＥＴ２６のソースはＦＥＴ３６のドレインに接続されている。
【００２９】
スイッチング回路３０は、スイッチング回路２０に対してローサイド側の回路であり、コンデンサ３１、３２と、トランス３３と、抵抗３４、３５と、ＦＥＴ３６とを備えている。
【００３０】
スイッチング回路３０のコンデンサ３１、３２は、ゲートドライバ１２とトランス３３との間に設けられている。これらのコンデンサ３１、３２は、ＡＣ結合回路を形成する。つまり、ゲートドライバ１２からの駆動用バンドパスΔΣ信号がＡＣ結合によりスイッチング回路３０に入力される。
【００３１】
スイッチング回路３０のトランス３３は、コンデンサ３１、３２とＦＥＴ３６側との間に設けられている。トランス３３は、入力側と出力側とを絶縁分離するアイソレーショントランスである。つまり、トランス３３は広帯域アイソレーション回路を形成するものである。
【００３２】
スイッチング回路３０の抵抗３４はＦＥＴ３６のゲートに接続され、抵抗３５はＦＥＴ３６のゲートとグランドとの間に接続されている。そして、抵抗３４にはバイアスが加えられている。ＦＥＴ３６は、ゲートに入力された駆動用バンドパスΔΣ信号によりオンとオフとを行うスイッチング素子である。ＦＥＴ３６のドレインは、先に述べたように、スイッチング回路２０のＦＥＴ２６のソースに接続されている。ＦＥＴ３６のソースはグランドに接続されている。
【００３３】
スイッチング回路４０は、ハイサイド側の回路であり、コンデンサ４１、４２と、トランス４３と、抵抗４４、４５と、ＦＥＴ４６とを備えている。これらは、スイッチング回路２０のコンデンサ２１〜ＦＥＴ２６と同様である。
【００３４】
スイッチング回路５０は、スイッチング回路４０に対してローサイド側の回路であり、コンデンサ５１、５２と、トランス５３と、抵抗５４、５５と、ＦＥＴ５６とを備えている。これらは、スイッチング回路３０のコンデンサ３１〜ＦＥＴ３６と同様である。
【００３５】
これらのスイッチング回路２０〜５０のＦＥＴ２６、３６、４６、５６により、フルブリッジ回路構成のパワーアンプが形成される。このために、ＦＥＴ２６とＦＥＴ３６とが直列に接続された直列回路と、ＦＥＴ４６とＦＥＴ５６とが直列に接続された直列回路とが電源とグランドとの間に接続されている。つまり、ＦＥＴ２６のドレインが電源に接続され、ＦＥＴ２６のソースがＦＥＴ３６のドレインに接続されている。さらに、ＦＥＴ３６のソースはグランドに接続されている。同じように、ＦＥＴ４６のドレインが電源に接続され、ＦＥＴ４６のソースがＦＥＴ５６のドレインに接続されている。さらに、ＦＥＴ５６のソースはグランドに接続されている。そして、パワーアンプのＦＥＴ２６、３６、４６、５６は、ゲートに加えられた駆動用バンドパスΔΣ信号によりオンとオフとを行い、送信信号を生成する。
【００３６】
パワーアンプのＦＥＴ２６、３６、４６、５６を駆動する駆動用バンドパスΔΣ信号を生成しているのが先に述べたゲートドライバ１１〜１４である。この実施の形態では、ゲートドライバ１１〜１４により制御手段１ｂ１（図１）が形成されている。
【００３７】
従来であれば、制御手段１ｂ１に該当する回路など（以下では単に「制御手段」という）が３値のバンドパスΔΣ信号を基にしてＦＥＴ２６、３６、４６、５６をオン・オフし、３値の「＋１」、「０」、「−１」を送信するための送信信号を生成する。３値の「＋１」に対応する送信信号を生成する場合、制御手段は、図４に示すように、パワーアンプのＦＥＴ２６とＦＥＴ５６とをオン（ＯＮ）にし、ＦＥＴ３６とＦＥＴ４６とをオフ（ＯＦＦ）にする。３値の「−１」に対応する送信信号を生成する場合、制御手段は、図５に示すように、パワーアンプのＦＥＴ２６とＦＥＴ５６とをオフにし、ＦＥＴ３６とＦＥＴ４６とをオンにする。
【００３８】
さらに、３値の「０」に対応する送信信号を生成する場合、制御手段は、図６に示すように、パワーアンプのＦＥＴ２６とＦＥＴ４６とをオフにし、ＦＥＴ３６とＦＥＴ５６とをオンにするか、または、図７に示すように、ＦＥＴ２６とＦＥＴ４６とをオンにし、ＦＥＴ３６とＦＥＴ５６とをオフにする。そして、制御手段は、図６の状態と図７の状態を交互に行う。
【００３９】
この結果、制御手段が３値の「０」に対応する送信信号を生成するときに、長時間、ＦＥＴ２６、３６、４６、５６の中でオンになるものが生じる。例えば、図８の破線の枠Ａ１に示すように、ＦＥＴ２６が長時間オンになっている。このために、図９のゲートドライバ出力信号の破線の枠Ａ２に示すように、送信信号の周波数に比べて低い低周波成分であり、かつ、送信信号のレベルと比べて大きいレベルのノイズが発生する。
【００４０】
これに対して、この実施の形態による制御手段１ｂ１（ゲートドライバ１１〜１４）によれば、ＦＥＴ２６、３６、４６、５６のオンとオフを次のようにしている。制御手段１ｂ１は、３値の「＋１」に対応する送信信号を生成する場合は、従来と同様に、パワーアンプのＦＥＴ２６とＦＥＴ５６とをオンにし、ＦＥＴ３６とＦＥＴ４６とをオフにするように制御し（図４）、３値の「−１」に対応する送信信号を生成する場合は、パワーアンプのＦＥＴ２６とＦＥＴ５６とをオフにし、ＦＥＴ３６とＦＥＴ４６とをオンにするように制御する（図５）。
【００４１】
さらに、３値の「０」に対応する送信信号を生成する場合、制御手段１ｂ１は、先の図６に示すように、パワーアンプのＦＥＴ２６とＦＥＴ４６とをオフにし、ＦＥＴ３６とＦＥＴ５６とをオンにするように制御する。つまり、制御手段１ｂ１は、先に示した図７の状態を使用しない。
【００４２】
この結果、３値の「０」に対応する送信信号を生成するときに、ＦＥＴ２６、３６、４６、５６の中で長時間、オンになるものが無くなる。例えば、図１０の破線の枠Ａ１１、Ａ１２に示すように、図８のＦＥＴ２６がオンになる時間に比べて、ＦＥＴ２６やＦＥＴ４６が短時間だけオンになっている。このために、図１１のゲートドライバ出力信号に示すように、送信信号の周波数に比べて低い低周波成分が高周波成分と同じ程度で、かつレベルが小さいノイズになる。
【００４３】
出力回路６０は、送信信号を出力するための回路であり、コンデンサ６１ａ、６１ｂと、コイル６２ａ、６２ｂと、トランス６３とを備えている。ＦＥＴ２６とＦＥＴ３６との接続点Ｃ１は、出力回路６０のコンデンサ６１ａとコイル６２ａとを経て、トランス６３の一方のコイルの一端に接続されている。このコイルの他端はグランドに接続されている。ＦＥＴ４６とＦＥＴ５６との接続点Ｃ２は、出力回路６０のコンデンサ６１ｂとコイル６２ｂとを経て、トランス６３の他方のコイルの一端に接続されている。このコイルの他端は出力端子であり、ＦＥＴ２６、３６、４６、５６のオンとオフとで生成された送信信号を、次段のバンドパスフィルタ部１ｃに出力する。
【００４４】
以上がこの実施の形態によるデルタシグマＡＤ変換装置の構成である。次に、このデルタシグマＡＤ変換装置の作用について説明する。信号処理部１ａがアナログの入力信号からバンドパスΔΣ信号を生成し、このバンドパスΔΣ信号をスイッチングパワーアンプ部１ｂに送る。
【００４５】
スイッチングパワーアンプ部１ｂは、バンドパスΔΣ信号を受け取ると、この信号を基に駆動用バンドパスΔΣ信号を生成し、この駆動用バンドパスΔΣ信号により、パワーアンプ本体１ｂ１１のＦＥＴ２６、３６、４６、５６のオンとオフとを制御する。このとき、スイッチングパワーアンプ部１ｂのゲートドライバ１１〜１４から成る制御手段１ｂ１は、バンドパスΔΣ信号から３値の「＋１」に対応する送信信号を生成する場合（図４）、パワーアンプのＦＥＴ２６とＦＥＴ５６とをオンにし、ＦＥＴ３６とＦＥＴ４６とをオフにするように制御する。また、制御手段１ｂ１は、３値の「−１」に対応する送信信号を生成する場合（図５）、パワーアンプのＦＥＴ２６とＦＥＴ５６とをオフにし、ＦＥＴ３６とＦＥＴ４６とをオンにするように制御する。さらに、制御手段１ｂ１は、３値の「０」に対応する送信信号を生成する場合（図６）、パワーアンプのＦＥＴ２６とＦＥＴ４６とをオフにし、ＦＥＴ３６とＦＥＴ５６とをオンにするように制御する。
【００４６】
パワーアンプ本体１ｂ１１は、制御手段１ｂ１からの駆動用バンドパスΔΣ信号によりＦＥＴ２６、３６、４６、５６のオンとオフとを行い、送信信号を生成する。パワーアンプ本体１ｂ１１の出力回路６０は、ＦＥＴ２６、３６、４６、５６のオンとオフとで生成された送信信号を、次段のバンドパスフィルタ部１ｃに出力する。
【００４７】
バンドパスフィルタ部１ｃは送信信号が含むノイズを除去して、送信信号をアンテナ１ｄに送る。アンテナ１ｄは送信信号により送信波を出力する。
【００４８】
こうして、この実施の形態によれば、次の効果を達成することができる。つまり、３値（＋１、０、−１）のバンドパスΔΣ信号のパワーアンプ、例えばフルブリッジ回路については、スイッチングデバイスの入力信号はデューティが大きく変化し（図８）、出力周波数よりも低い周波数成分も多く含む。その結果、入力回路のアイソレーショントランス（トランス２３、３３、４３、５３）にとても大きな自己インダクタンスを必要とするという欠点を持つ。そこで、ゲートの駆動波形のデューティ比変化幅が大きくならないよう（図１０）、３値ＢＰΔΣの入力信号を制御することで、この欠点を改善し、大きな自己インダクタンスを必要としないアイソレーショントランスを用いることを可能にする。
【００４９】
以上、この発明の実施の形態を詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。例えば、この実施の形態ではゲートドライバ１１〜１４を制御手段１ｂ１としたが、ゲートドライバ１１〜１４の出力側に制御手段を設け、駆動用バンドパスΔΣ信号を変換するようにしてもよい。
【符号の説明】
【００５０】
１ｂ  スイッチングパワーアンプ部
１ｂ１  制御手段
１１〜１４  ゲートドライバ
１ｂ１１  パワーアンプ本体
２０〜５０  スイッチング回路
２１、２２  コンデンサ
２３  トランス（アイソレーショントランス）
２４、２５  抵抗
２６、３６、４６、５６  ＦＥＴ
６０  出力回路
【図１】
2018174422.tif 000003
【図２】
2018174422.tif 000004
【図３】
2018174422.tif 000005
【図４】
2018174422.tif 000006
【図５】
2018174422.tif 000007
【図６】
2018174422.tif 000008
【図７】
2018174422.tif 000009
【図８】
2018174422.tif 000010
【図９】
2018174422.tif 000011
【図１０】
2018174422.tif 000012
【図１１】
2018174422.tif 000013
【図１２】
2018174422.tif 000014
【図１３】
2018174422.tif 000015
【図１４】
2018174422.tif 000016
【図１５】
2018174422.tif 000017
【図１６】
2018174422.tif 000018