(57)【要約】【課題】改良されたメモリセルを提供する。【解決手段】メモリセルは、メモリセルに供給される書き込み電流に応答して二値論理１状態に対応する第１の二値論理状態と二値論理０状態に対応する第２の二値論理状態とのうちの１つを記憶し、記憶されたデジタル状態に基づいて超伝導相を生成するように構成された相ヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）を含む。メモリセルは、メモリセルに供給される読み出し電流に応答して読み出し動作を実施するように構成された超伝導読み出し選択デバイスも含む。メモリセルは、読み出し動作中にＰＨＭＪＪの超伝導相に基づいて出力を提供するように構成された少なくとも１つのジョセフソン接合をさらに含み、その出力は記憶されたデジタル状態に対応する。【選択図】  図１
2018174015.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルであって、
前記メモリセルに供給される書き込み電流に応答して二値論理１状態に対応する第１の二値論理状態および二値論理０状態に対応する第２の二値論理状態のうちの１つを記憶するように構成された磁気メモリ記憶デバイスと、
前記メモリセルに供給される読み出し電流に応答して読み出し動作を実行するように構成された磁気バリアジョセフソン接合（ＭＢＪＪ）と、
記憶されたデジタル状態に対応する出力を提供するように構成された少なくとも１つのジョセフソン接合と
を備えるメモリセル。
【請求項２】
前記磁気メモリ記憶デバイスは、前記記憶されたデジタル状態に基づいて第１の磁気状態を生成するように構成され、前記ＭＢＪＪは、前記読み出し電流に応答して第２の磁気状態を提供して前記少なくとも１つのジョセフソン接合をトリガするように構成される、請求項１に記載のメモリセル。
【請求項３】
前記第２の磁気状態は、π状態にある前記ＭＢＪＪに応答して前記ＭＢＪＪおよび前記少なくとも１つのジョセフソン接合を介する第１のループ内を循環し、前記第１の磁気状態は、π状態にある前記磁気メモリ記憶デバイスに応答して前記磁気メモリ記憶デバイスおよび前記少なくとも１つのジョセフソン接合を介する第２のループ内を循環する、請求項２に記載のメモリセル。
【請求項４】
前記読み出し電流は、読み出し動作中に前記メモリセルに供給される第１の読み出し電流及び第２の読み出し電流を含み、前記第１の読み出し電流は、前記少なくとも１つのジョセフソン接合をバイアスするために前記ＭＢＪＪおよび前記磁気メモリ記憶デバイスを相互接続するノードに供給され、前記第２の読み出し電流は、前記ＭＢＪＪをゼロ状態から前記π状態に切り替えて前記第２の磁気状態を提供するために前記ＭＢＪＪに誘導的に結合される、請求項３に記載のメモリセル。
【請求項５】
前記第２の磁気状態の大きさは、インダクタンス項よって分割された内部超伝導磁束量子に基づく、請求項４に記載のメモリセル。
【請求項６】
前記ＭＢＪＪおよび前記磁気メモリ記憶デバイスは、前記メモリセルにおいて互いに並列に配置され、前記少なくとも１つのジョセフソン接合は、前記ＭＢＪＪおよび前記磁気メモリ記憶デバイスに対して直列に配置され、かつ超伝導量子干渉素子（ＳＱＵＩＤ：Ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ  Ｑｕａｎｔｕｍ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｄｅｖｉｃｅ）を形成する１対のジョセフソン接合を含む、請求項１に記載のメモリセル。
【請求項７】
前記磁気メモリ記憶デバイスは、前記第１および第２の二値論理状態のうちの一方を記憶していることに応答して磁気状態を生成するように構成され、前記磁気メモリ記憶デバイスは、磁気状態、前記読み出し電流、および超伝導読み出し選択デバイスに基づいて前記読み出し動作中に前記少なくとも１つのジョセフソン接合をトリガして、前記メモリセルの出力に第１の振幅を有する電圧を提供するように構成され、電圧の前記第１の振幅は、前記第１および第２の二値論理状態のうちの一方を示す、請求項１に記載のメモリセル。
【請求項８】
前記磁気メモリ記憶デバイスは、前記第１および第２の二値論理状態のうちの他方を記憶していることに応答してゼロの超伝導相を生成するように構成され、前記磁気メモリ記憶デバイスは、前記ゼロの超伝導相に基づいて前記読み出し動作中に前記少なくとも１つのジョセフソン接合をトリガせずに、第２の振幅を有する電圧が出力に提供されるように構成され、前記電圧の前記第２の振幅は、前記第１および第２の二値論理状態のうちの他方を示す、請求項７に記載のメモリセル。
【請求項９】
ＪＭＲＡＭ（ジョセフソン磁気ランダムアクセスメモリ）システムであって、請求項１に記載のメモリセルを含むメモリセルのアレイを備え、前記メモリセルのアレイは、行及び列に配置され、前記書き込み電流は、前記メモリセルのアレイの行に関連するワード書き込み線上に供給されるワード書き込み電流であり、前記メモリセルのアレイのビット書き込み線上に第２の書き込み電流がビット書き込み電流として供給され、前記読み出し電流は、前記メモリセルのアレイの前記行に関連するワード読み出し線上に供給されるワード読み出し電流であり、第２の読み出し電流がビット読み出し線上にビット読み出し電流として供給される、ＪＭＲＡＭシステム。
【請求項１０】
前記ワード書き込み線および前記ワード読み出し線は、前記アレイの所与の行内の前記メモリセルの各々に共通であり、前記ビット書き込み線および前記ビット読み出し線は、前記アレイの所与の列内の前記メモリセルの各々に共通であり、前記メモリセルのアレイは、前記アレイの各行および各列に対して直列に配置される、請求項９に記載のＪＭＲＡＭシステム。
【請求項１１】
所与のメモリセルに関連する前記ワード書き込み線および前記ビット書き込み線の各々は、前記磁気メモリ記憶デバイスに磁気的に結合されており、前記ワード書き込み電流は、データ書き込み動作中に所与の１つの行におけるメモリセルの各々を通過する前記ワード書き込み線上に供給され、前記ビット書き込み線は、個々の１つの列に関連する複数のビット書き込み線を含み、個々の複数のビット書き込み電流の各々は、所与の１つの行におけるメモリセルの各々における二値論理１状態および二値論理０状態のうちの１つの記憶に関連付けられている、請求項９に記載のＪＭＲＡＭシステム。
【請求項１２】
前記ワード読み出し線は、個々の１つの行に関連する複数のワード読み出し線を含み、前記複数のワード読み出し線の各々は、所与の１つの列における個々のメモリセルの各々に関連する超伝導読み出し選択デバイスに誘導的に結合され、前記ビット読み出し線は、個々の１つの列に関連し、かつ前記読み出し動作中に前記ワード読み出し電流に応答して選択された所与の１つの行における個々のメモリセルの各々に関連する少なくとも１つのジョセフソン接合をバイアスして前記複数のビット読み出し線上の所与の１つの行における前記磁気メモリ記憶デバイスの各々の記憶されたデジタル状態の表示を提供するために設けられる複数のビット読み出し線を含む、請求項９に記載のＪＭＲＡＭシステム。
【請求項１３】
前記磁気メモリ記憶デバイスは、相ヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）である、請求項１に記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に量子古典的デジタル超伝導回路、特に相ヒステリシス磁気ジョセフソン接合メモリセルに関する。
【背景技術】
【０００２】
超伝導デジタル技術は、前例のない高速、低電力消費、および低い動作温度による恩恵をもたらすコンピューティングリソースおよび／または通信リソースを提供している。何十年もの間、超伝導デジタル技術は、論理回路に比べて十分な容量とスピードを備えたランダムアクセスメモリ（ＲＡＭ）が欠如していた。これは、電気通信および信号インテリジェンスにおける超伝導技術の現在の応用に関する工業化にとって大きな障害となっており、特にハイエンド量子コンピューティングに関して困難である。現在、超伝導メモリに関して考慮されているすべての発想は、超伝導誘導ループ内の磁束量子の量子化に基づいている。このようなメモリは、適切な歩留りを有するファウンドリプロセスを前提とする高速レジスタファイルに容易に適合することができるが、基本的に誘導ループのサイズによって制限されるので、相補型金属酸化膜半導体（ＣＭＯＳ）の集積密度を達成することができない。メモリコアがＣＭＯＳ技術で具現化され、かつビット線検出がジョセフソンデバイスを用いて実行される１つのハイブリッドメモリソリューションが提案されている。しかしながら、このような構成は、標準的なＣＭＯＳよりも名目上高い性能しか得られず、極低温環境に関する比較的大きな電力損失という欠点がある。
【発明の概要】
【０００３】
一実施形態は、メモリセルについて説明している。メモリセルは、メモリセルに供給される書き込み電流に応答して二値論理１状態に対応する第１の二値論理状態および二値論理０状態に対応する第２の二値論理状態のうちの１つを記憶し、記憶されたデジタル状態に基づいて超伝導相を生成するように構成されたＰＨＭＪＪ（相ヒステリシス磁気ジョセフソン接合）を含む。メモリセルは、メモリセルに供給された読み出し電流に応答して読み出し動作を実行するように構成された超伝導読み出し選択デバイスをも含む。メモリセルは、読み出し動作中にＰＨＭＪＪの超伝導相に基づいて出力を提供するように構成された少なくとも１つのジョセフソン接合をさらに含み、出力は記憶されたデジタル状態に対応する。
【０００４】
別の例示的な実施形態は、ＪＭＲＡＭシステムにおいてメモリセルを読み出すための方法を含む。方法は、メモリセルに第１の読み出し電流を供給して超伝導読み出し選択デバイスを介した読み出し動作のためのメモリセルを選択するステップを含む。メモリセルは、超伝導相に基づいて二値論理１状態および二値論理０状態のうちの１つを記憶するように構成されたＰＨＭＪＪ（相ヒステリシス磁気ジョセフソン接合）を含む。方法は、第２の読み出し電流を供給して少なくとも１つのジョセフソン接合をバイアスするステップをも含む。方法は、第１および第２の読み出し電流により読み出し動作中に生成された電圧の振幅を測定するステップをさらに含む。電圧の振幅は、超伝導相の大きさに基づいて記憶されたデジタル状態に対応することができる。
【０００５】
別の例示的な実施形態は、ＪＭＲＡＭ（ジョセフソン磁気ランダムアクセスメモリ：Ｊｏｓｅｐｈｓｏｎ  ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）システムを含む。システムは、データ書き込み動作中に複数のメモリセルの所与の行を選択する個々のワード書き込み電流を伝導するように構成された複数のワード書き込み線を含む。複数のメモリセルの各々が、ＭＢＪＪ（磁気バリアジョセフソン接合）、ＰＨＭＪＪ（相ヒステリシス磁気ジョセフソン接合）、および少なくとも１つのジョセフソン接合を含む。システムは、二値論理０状態および二値論理１状態のうちの１つに対応するデジタル状態を複数のメモリセルの所与の行の各メモリセルに関連するＰＨＭＪＪに書き込むために個々のビット書き込み電流を伝導するように構成された複数のビット書き込み線も含む。ＰＨＭＪＪは、複数のワード書き込み線の個々の１つおよび複数のビット書き込み線の個々の１つに磁気的に結合することができる。システムは、読み出し動作中に所与の行におけるメモリセルの各々のＭＢＪに供給されて所与の行のメモリセルを選択する個々のワード読み出し電流を伝導するように構成された複数のワード読み出し線も含む。システムは、所定の列におけるメモリセルの各々の少なくとも１つのジョセフソン接合をバイアスするために個々のビット読み出し電流を伝導するように構成された複数のビット読み出し線をさらに含む。個々のメモリセルにおけるＭＢＪＪは、ワード読み出し電流に応答してゼロ状態からπ状態に切り替えて、読み出し動作中にπ状態およびＰＨＭＪＪによって提供される超伝導相に応答してバイアスされた少なくとも１つのジョセフソン接合を介して記憶されたデジタル状態の表示を提供する。
【図面の簡単な説明】
【０００６】
【図１】一例のメモリセルを示す図である。
【図２】一例の第１のメモリ状態にあるメモリセルを示す図である。
【図３】一例のメモリセルの読み出しの図解を示す図である。
【図４】一例の第２のメモリ状態にあるメモリセルを示す図である。
【図５】別の例のメモリセルの読み出しの図解を示す図である。
【図６】一例のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）システムを示す図である。
【図７】他の例のＪＭＲＡＭシステムを示す図である。
【図８】一例のＪＭＲＡＭシステムにおいてメモリセルを読み出す方法を示す図である。
【発明を実施するための形態】
【０００７】
本発明は、一般的に、量子古典的デジタル超伝導回路に関し、具体的には、相ヒステリシス磁気ジョセフソン接合メモリセルに関する。ＪＭＲＡＭシステムは、関連するバリア内に強磁性材料を含むように構成することができる相ヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ：ｐｈａｓｅ  ｈｙｓｔｅｒｅｔｉｃ  ｍａｇｎｅｔｉｃ  Ｊｏｓｅｐｈｓｏｎ  ｊｕｎｃｔｉｏｎ）をそれぞれ含む複数のメモリセルのアレイを実施することができる。複数のメモリセルは、それぞれ少なくとも１つのジョセフソン接合（例えば、ＰＨＭＪＪと直列の一対のジョセフソン接合）を含むこともできる。ＰＨＭＪＪは、ＰＨＭＪＪに関連するワード書き込み電流およびビット書き込み電流に応答して、二値論理１状態または二値論理０状態のうちの１つに対応するデジタル状態を記憶するように構成することができる。一例として、ワード書き込み電流及びビット書き込み電流はそれぞれ専用のワード書き込み線及びビット書き込み線に供給することができ、ビット書き込み線に供給されたビット書き込み電流に基づいてＰＨＭＪＪの論理状態を設定することができる。
【０００８】
さらに、アレイの複数のメモリセルの各々のＰＨＭＪＪは、ワード読み出し電流およびビット読み出し電流に応答して、記憶されたデジタル状態の表示を提供することができる。一例として、ＰＨＭＪＪは、内部に記憶されたデジタル状態に基づく大きさを有する超伝導相を生成するように構成された切り替え可能なπ接合として構成することができる。一例として、超伝導相は、第１の記憶されたデジタル状態に対応する第１の大きさを有するとともに、第２の記憶されたデジタル状態に対応する第２の大きさ（例えば、ゼロの大きさ）を有することができる。従って、超伝導相は、アレイの行の各メモリセルの少なくとも１つのジョセフソン接合に関連する臨界電流を低下させることができる。従って、記憶されたデジタル状態に対応する振幅を有する電圧を生成するために、ジョセフソン接合をトリガするか、またはトリガしないように、ワード読み出し電流およびビット読み出し電流を供給することができる。一例として、ビット読み出し電流は、ジョセフソン接合に対してバイアスを提供することができ、ワード読み出し電流は、超伝導読み出し選択デバイスに供給されるようにすることができる。例えば、超伝導読み出し選択デバイスは、ワード読み出し電流に応答してゼロ状態からπ状態に切り替えることができる磁気バリアジョセフソン接合（ＭＢＪＪ：ｍａｇｎｅｔｉｃ  ｂａｒｒｉｅｒ  Ｊｏｓｅｐｈｓｏｎ  ｊｕｎｃｔｉｏｎ）として構成することができ、従って、記憶されたデジタル状態のうちの１つにおけるジョセフソン接合をトリガすることを可能にし、記憶されたデジタル状態のうちの他の１つにおけるジョセフソン接合をトリガしないようにすることができる。従って、ビット読み出し線は、ＰＨＭＪＪのデジタル状態が二値論理１状態に対応するか、または二値論理０状態に対応するかに基づいて変化する振幅を有する電圧を有することができる。本明細書で説明するように、ジョセフソン接合に関する「トリガ」という用語は、ジョセフソン接合が臨界電流を超えるジョセフソン接合を介した電流フローに応答して離散電圧パルスを生成する現象を説明する。
【０００９】
図１は、本発明の態様による一例のメモリセル１０を示す。一例として、メモリセル１０は、本明細書でより詳細に説明するように、行および列としてアレイ状に配列された複数のメモリセルの１つに対応することができる。
【００１０】
メモリセル１０は、メモリセル１０を各々が通過する第１の書き込み線ＷＬＷおよび第１の読み出し線ＷＬＲを含む。第１の書き込み線ＷＬＷは、データ書き込み動作中に第１の書き込み電流ＩＷＷを伝導し、第１の読み出し線ＷＬＲは、データ読み出し動作中に第１の読み出し電流ＩＷＲを伝導する。一例として、第１の書き込み電流ＩＷＷは、アレイ内のメモリセルの行に関連するワード書き込み電流に対応することができ、第１の読み出し電流ＩＷＲは、アレイ内のメモリセルの行に関連するワード読み出し電流に対応することができる。例えば、第１の書き込み線ＷＬＷおよび第１の読み出し線ＷＬＲは、メモリセル１０の両側の所定の行の隣接するメモリセルに同様に結合され得る。従って、第１の書き込み電流ＩＷＷおよび第１の読み出し電流ＩＷＲは、個々のデータ書き込み動作中およびデータ読み出し動作中に、メモリセル１０を含む行内の全てのメモリセルシステムに流れる。同様に、メモリセル１０は、メモリセル１０を各々が通過する第２の書き込み線ＢＬＷおよび第２の読み出し線ＢＬＲを含む。第２の書き込み線ＢＬＷは、データ書き込み動作中に第２の書き込み電流ＩＢＷを伝導し、第２の読み出し線ＢＬＲは、データ読み出し動作中に第２の読み出し電流ＩＢＲを伝導する。一例として、第２の書き込み電流ＩＢＷは、アレイ内のメモリセルの列に関連するビット書き込み電流に対応することができ、第２の読み出し電流ＩＢＲは、メモリセルの列に関連するビット読み出し電流に対応することができる。同様に、第２の書き込み線ＢＬＷおよび第２の読み出し線ＢＬＲは、メモリセル１０の上下の所与の列の隣接するメモリセルに同様に結合され得る。従って、第２の書き込み電流ＩＢＷおよび第２の読み出し電流ＩＢＲは、個々のデータ書き込み動作中およびデータ読み出し動作中に、メモリセル１０を含む列内の全てのメモリセルシステムに流れる。一例として、第２の読み出し線ＢＬＲ上に供給される第２の読み出し電流ＩＢＲは、ＤＣバイアス電流として供給することができる。
【００１１】
メモリセル１０はまた、二値論理１状態または二値論理０状態のうちの１つに対応するデジタル状態を記憶するように構成された相ヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）１２を含む。一例として、ＰＨＭＪＪ  １２は、スイッチ可能なπ接合として構成される関連するバリア内に強磁性材料を含むことができる。メモリセル１０はまた、ＰＨＭＪＪ  １２と直列に配置された第１のジョセフソン接合１４および第２のジョセフソン接合１６を含む。一例として、ジョセフソン接合１４および１６は、超伝導体−絶縁体−超伝導体ジョセフソン接合として構成することができる。ＰＨＭＪＪ  １２は、ニオブ（Ｎｂ）などの超伝導材料の外部層と、強磁性材料の１つまたは複数の内部薄膜層とを含むことができる。一例として、強磁性材料の薄膜層は、実質的に固定された磁場を有する１つまたは複数の「硬質」強磁性層と、直交電流によって局所的に生成される磁場の結果として変化させることができる１つまたは複数の「軟質」強磁性層と含むことができる。さらに、ＰＨＭＪＪ  １２は、超伝導層および／または強磁性層が交互に配置された、酸化物層などの１つまたは複数の追加の層を含むことができる。
【００１２】
図１に示すように、第１の書き込み線ＷＬＷおよび第２の書き込み線ＢＬＷは、符号１６で示すように、ＰＨＭＪＪ  １２に磁気的に結合されていることが示されている。一例として、ＰＨＭＪＪ  １２は、２つ以上の異なる強磁性層を含むことができ、一方の強磁性層の磁場は実質的に固定されている。他の１つまたは複数の強磁性層の磁場配向は、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷによって局所的に生成される磁場の結果として変化させることができる。
【００１３】
従って、ＰＨＭＪＪ  １２の構成に基づいて、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷは、データ書き込み動作中の個々の電流の流れの方向に基づいてＰＨＭＪＪ  １２の磁気状態を利用して、ＰＨＭＪＪ  １２のデジタル状態を二値論理１状態または二値論理０状態に設定するための磁界を生成することができる。一例として、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷによって生成された合成磁界が硬質強磁性層の内部磁界と同じ向きを有する場合、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷの個々の磁界は、共に正にまたは負に加算して、相ヒステリシス磁気ジョセフソン接合のデジタル状態を、それぞれ二値論理１状態または二値論理０状態に対応するように設定することができる。しかしながら、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷによって生成された合成磁界が硬質強磁性層の内部磁界と逆の向きを有する場合、ＰＨＭＪＪ  １２のデジタル状態は変化しない状態に維持される。別の例として、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷは、一連の書き込み電流パルスとして印加することができ、第１の書き込み電流パルスＩＷＷが第２の書き込み電流パルスＩＢＷと時間的に重なる場合、ＰＨＭＪＪ  １２のデジタル状態は、二値論理１状態または二値論理０状態に対応することができる。しかしながら、このようなパルスが１つだけ存在する場合、または第１および第２の書き込み電流パルスＩＷＷおよびＩＢＷが時間的に十分に重ならない場合、ＰＨＭＪＪ  １２のデジタル状態は変化しない状態に維持される。
【００１４】
同様に、第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷのうちの１つのみの個々の磁場は、ＰＨＭＪＪ  １２のデジタル状態を変化させるのに不十分であり得るため、アドレス指定されていない複数の行のメモリセルは、第２の書き込み電流ＩＢＷの流れに関わらず複数の行の個々のデジタル状態を維持する。さらに、第１の書き込み線ＷＬＷおよび第２の書き込み線ＢＬＷの超伝導性および超伝導接地面の存在に基づいて、書き込み線ＷＬＷ、ＢＬＷと、関連するメモリシステム内の他のメモリセルに関連する書き込み線との間の交差結合を実質的に緩和することができる。従って、任意の行における第１の書き込み電流ＩＷＷの任意の電流の流れ方向に対して、各列における個々の第２の書き込み電流ＩＢＷの電流の流れ方向を制御して、データ書き込み動作中に任意の行における各ＰＨＭＪＪ  １２のデジタル状態を設定し、第１の書き込み電流ＩＷＷが供給されない他のいずれかの行のいずれかのメモリセルにおけるデジタル状態に影響を与えないようにすることができる。
【００１５】
メモリセル１０は、図１の例で示される磁気バリアジョセフソン接合（ＭＢＪＪ）としての超伝導読み出し選択デバイス１８をも含む。一例として、ＭＢＪＪ  １８は、ＰＨＭＪＪ  １２と実質的に同様に構成することができるが、ヒステリシス特性を有するか、または有することなしに製造され得る。ＭＢＪＪ  １８は、ＰＨＭＪＪ  １２と並列に配置されるものとして示され、第２の読み出し線ＢＬＲと導電的に結合され、かつ第１の読み出し線ＷＬＲと誘導的に結合される。第２の読み出し線ＢＬＲは、ＰＨＭＪＪ  １２とＭＢＪＪ  １８とを相互接続するノード２０に結合されて、第２の読み出し電流ＩＢＲがノード２０においてメモリセル１０に入るようにし、かつジョセフソン接合１４と１６との間のメモリセル１０の出力に対応するノード２２に結合されて、第２の読み出し電流ＩＢＲがノード２２からメモリセル１０を出るようにする。
【００１６】
ＰＨＭＪＪ  １２のデジタル状態は、第１の読み出し電流ＩＷＲおよび第２の読み出し電流ＩＢＲに応答して読み出し動作中にメモリセル１０から読み出すことができる。具体的には、第１の読み出し電流ＩＷＲを第１の読み出し線ＷＬＲ上に供給して、関連するメモリアレイ内のメモリセルの行を選択することができる。第１の読み出し電流ＩＷＲは、第１の読み出し線ＷＬＲとＭＢＪＪ  １８との誘導結合に基づいて、ＭＢＪＪ  １８に誘導的に供給される直流電流パルスとして供給される。従って、第１の読み出し電流ＩＷＲは、ＭＢＪＪ  １８を読み出し動作中にゼロ状態からπ状態に切り替えることができる。第２の読み出し電流ＩＢＲは、ジョセフソン接合１４、１６にバイアスを供給するためにノード２０に供給される。従って、第１の読み出し電流ＩＷＲに起因するＭＢＪＪ  １８のπ状態から生じる超伝導相（例えば、磁束量子の半分）がＰＨＭＪＪ  １２の超伝導相（例えば、磁束量子の半分）に加えられ、これにより、ジョセフソン接合１４，１６の臨界閾値に対する超伝導相の影響に基づき、かつ第２の読み出し電流ＩＢＲによって供給されるバイアスに基づいてジョセフソン接合１４，１６をトリガすることができる。ＰＨＭＪＪ  １２の記憶された二値デジタル状態は、ＰＨＭＪＪ  １２によって提供され得る超伝導相の大きさに基づいて、第２の読み出し線ＢＬＲ上の電圧の振幅によって決定することができる。本明細書では、「超伝導相」は、π状態にあるＭＢＪＪ  １８に応答してＭＢＪＪ  １８およびジョセフソン接合１４、１６を介する第１のループ内、およびπ状態にあるＰＨＭＪＪ  １２に応答してＰＨＭＪＪ  １２および第１および第２のジョセフソン接合１４、１６を介する第２のループ内を循環する自然発生の超電流に対応し、この超電流は、インダクタンス項よって分割された内部超伝導磁束量子に基づく大きさを有する。
【００１７】
一例として、メモリセル１０は、ＭＢＪＪ  １８のπ状態が、本明細書で説明する書き込み動作中に記憶されたデジタル状態に対応するものとして設定され得るＰＨＭＪＪ  １２のπ状態と同じ極性を有するように設計することができる。従って、ＭＢＪＪ  １８及びＰＨＭＪＪ  １２の超伝導相は、第１の記憶された論理状態（例えば、記憶された論理１状態）の読み出し動作中に実質的に一貫して相加的であり得る。例えば、ＰＨＭＪＪ  １２が論理１の二値状態を記憶している場合、ＰＨＭＪＪ  １２は、π状態にあるＭＢＪＪ  １８の超伝導相と同じ極性を有する第１の超伝導相の大きさ（例えば、正の超伝導相）を有する。従って、第２の読み出し電流ＩＢＲによるバイアスに加えて、ＰＨＭＪＪ  １２およびＭＢＪＪ  １８の個々のπ状態の合成された超伝導相は、ジョセフソン接合１４および１６をトリガするのに十分である。従って、ジョセフソン接合１４、１６は、発振的にトリガして、第２の読み出し線ＢＬＲ上の電圧を増加させて論理１状態を示すようにすることができる。しかしながら、別の例として、ＰＨＭＪＪ  １２が論理０の二値状態を記憶している場合、ＰＨＭＪＪ  １２は、ゼロ超伝導相であり得る第２の超伝導相の大きさを有する。従って、ＭＢＪＪ  １８のπ状態の超伝導相および第２の読み出し電流ＩＢＲによって供給されるバイアスは、ＰＨＭＪＪ  １２のπ状態の超伝導相が存在しないことによってジョセフソン接合１４、１６をトリガするには不十分である。従って、第２の読み出し線ＢＬＲ上の電圧は、実質的に減少した振幅（例えば、ゼロボルト）に維持されて、論理０状態を示す。
【００１８】
図２は、第１のメモリ状態にある一例のメモリセル１０の図解５０を示す。メモリセル１０は、図２において第２の書き込み線ＢＬＷおよび第１の書き込み線ＷＬＷを簡潔化のために省略して示されている。一例として、ＰＨＭＪＪ  １２は、図２の例では、論理０の二値状態を記憶することができる。例えば、前に説明したように、ＰＨＭＪＪ  １２に論理０の二値状態を磁気的に記憶するために、事前に設けられた書き込み動作中にメモリセル１０に第１および第２の書き込み電流ＩＷＷおよびＩＢＷが供給される。その結果、図２の例において、ＰＨＭＪＪ  １２は、大きさゼロの超伝導相（すなわち、超伝導相なし）を供給する。メモリセル１０は、読み出し動作の前のような記憶状態として図解５０に示されている。従って、第１の読み出し線ＷＬＲおよび第２の読み出し線ＢＬＲには、読み出し電流は流れない。第１の読み出し電流ＩＷＲは図解５０には示されていないので、ＭＢＪＪ  １８はゼロ状態で示されており、超伝導相を提供しない。
【００１９】
図３は、一例のメモリセル１０の読み出しの図解１００を示す。図３の例において、メモリセル１０は、読み出し動作中のものが示される。従って、（例えば、直流電流パルスとして）第１の読み出し電流ＩＷＲは、第１の読み出し線ＷＬＲ上に流れ、かつＭＢＪＪ  １８に誘導的に供給される。その結果、ＭＢＪＪ  １８は、ゼロ状態からπ状態に切り替わり、ＭＢＪＪ  １８から流れる電流Ｉπ１として示される超伝導相を提供する。
【００２０】
また、図３の例において、第２の読み出し電流ＩＢＲは、ＭＢＪＪ  １８とＰＨＭＪＪ  １２との間のノード２０においてメモリセル１０に供給される。従って、電流Ｉπ１が第２の読み出し電流ＩＢＲに加算される。図３の例において、電流Ｉπ１と第２の読み出し電流ＩＢＲが合成されて、ＰＨＭＪＪ  １２とＭＢＪＪ  １８を介して流れる第１の電流ループＩ１と、ジョセフソン接合１４と１６とＭＢＪＪ  １８を介して流れる第２の電流ループＩ２とが提供される。ＰＨＭＪＪ  １２はいかなる超伝導相も提供しないので、電流Ｉπ１および第２の読み出し電流ＩＢＲの両方の一部（即ち、図３の例における電流ループＩ１）が、ＰＨＭＪＪ  １２を流れる。従って、ＰＨＭＪＪ  １２を流れる電流Ｉπ１および第２の読み出し電流ＩＢＲの両方の一部は、ジョセフソン接合１４および１６を介する流れには利用されず、電流ループＩ２の一部のみが、ジョセフソン接合１４および１６を流れるセンス電流として残る。電流ループＩ２は、ジョセフソン接合１４および１６の臨界電流よりも小さい大きさを有し、従って、ジョセフソン接合１４および１６をトリガするには不十分である。従って、第２の読み出し線ＢＬＲ上で測定される電圧は、ＰＨＭＪＪ  １２に記憶されている論理０の二値状態を示す実質的に小さい振幅（例えば、ゼロボルト）を維持する。
【００２１】
電流Ｉπ１の電流方向は、図３の例に示すように限定されないことを理解されたい。一例として、ＭＢＪＪ  １８がπ状態に切り替わることに応答して、電流Ｉπ１に関連する超伝導相を反対方向に提供することができる。しかしながら、第２の読み出し電流ＩＢＲは、ジョセフソン接合１４，１６を介して、ノード２０からノード２２へ並列にほぼ均等に流れる。従って、電流Ｉ１、Ｉ２の電流方向は、電流Ｉπ１に関連する超伝導の方向に基づいて切り替えることができる。
【００２２】
図４は、第２のメモリ状態にある一例のメモリセル１０の図解１５０を示す。図２の例においてすでに説明したのと同様に、メモリセル１０は、図４の例において第２の書き込み線ＢＬＷ及び第１の書き込み線ＷＬＷを簡潔化のために省略して示されている。一例として、ＰＨＭＪＪ  １２は、図４の例において、論理１の二値状態を記憶することができる。例えば、前に説明したように、論理１の二値状態をＰＨＭＪＪ  １２に磁気的に記憶するための事前に設けられた書き込み動作中にメモリセル１０には第１および第２の書き込み電流ＩＷＷおよびＩＢＷが供給される。その結果、図４の例において、ＰＨＭＪＪ  １２は、ＰＨＭＪＪ  １２に流れる電流Ｉπ２として示される第２の大きさ（例えば、非ゼロの大きさ）の超伝導相を提供する。従って、電流Ｉπ２は、ＰＨＭＪＪ  １２およびＭＢＪＪ  １８を介する第１のループに反時計回り方向の電流ループＩ１として流れ、ＰＨＭＪＪ  １２およびジョセフソン接合１４、１６を介する第２のループに時計回り方向の電流ループＩ２として流れる。メモリセル１０は、読み出し動作の前のような記憶状態として図解１５０で示されている。このため、第１の読み出し線ＷＬＲおよび第２の読み出し線ＢＬＲに読み出し電流が流れるものとして示されていない。この理由は、第１の読み出し電流ＩＷＲは図解１５０において供給されてため、ＭＢＪＪ  １８はゼロ状態であり、超伝導相を提供しないことが示されているからである。
【００２３】
図５は、別の例のメモリセル１０の読み出しの図解２００を示す。図５の例において、メモリセル１０は、読み出し動作中のものが示される。従って、第１の読み出し電流ＩＷＲは、第１の読み出し線ＷＬＲ上（例えば、直流電流パルスとして）に流れ、ＭＢＪＪ  １８に誘導的に供給される。その結果、ＭＢＪＪ  １８は、ゼロ状態からπ状態に切り替わり、ＭＢＪＪ  １８から流れる電流Ｉπ１として示される超伝導相を提供する。すでに説明したように、ＭＢＪＪ  １８の超伝導相が、ＰＨＭＪＪ  １２の超伝導相と同じ極性を有するようにメモリセル１０を設計することができる。従って、電流Ｉπ１は、図５の例においてＰＨＭＪＪ  １２を流れる電流Ｉπ２と同じ方向にＭＢＪＪ  １８を流れるものとして示されている。この結果、ＰＨＭＪＪ  １２とＭＢＪＪ  １８との超伝導相が合成され、電流Ｉπ１とＩπ２とが合成される。図５の例において、電流ループＩ１は電流Ｉπ２に対応し、電流ループＩ２は電流Ｉπ１に対応し、電流ループＩ２はＭＢＪＪ  １８およびジョセフソン接合１４、１６を介して流れ、電流ループＩ１はＰＨＭＪＪ  １２とジョセフソン接合１４、１６を介して流れる。
【００２４】
さらに、図５の例において、第２の読み出し電流ＩＢＲは、ＭＢＪＪ  １８とＰＨＭＪＪ  １２との間のノード２０においてメモリセル１０に供給される。ＰＭＭＪＪ  １２の超伝導相は第２の大きさを有し、かつＭＢＪＪ  １８の超伝導相と合成されるので、電流ループＩ１およびＩ２の合成された振幅が第２の読み出し電流ＩＢＲに加算される。換言すれば、電流ループＩ１およびＩ２の合成された振幅は、第２の読み出し電流ＩＢＲに対するジョセフソン接合１４の臨界電流を減少させるように作用する。結果として生じる合成された電流振幅は、ジョセフソン接合１４の臨界電流よりも大きい振幅を有し、従って、ジョセフソン接合１４をトリガするのに十分である。これに応答して、ジョセフソン接合１４はトリガして第２の読み出し線ＢＬＲ上に電圧パルスを生成する。従って、ジョセフソン接合１４をトリガすることにより、ジョセフソン接合１６がトリガされ、これにより、ジョセフソン接合１４、１６の間で連続的なトリガリングが発振的に続けられ、第２の読み出し線ＢＬＲ上の電圧パルスが実質的に維持される。従って、第２の読み出し線ＢＬＲ上の電圧パルスによって提供される実質的に増加した電圧は、ＰＨＭＪＪ  １２に記憶される論理１の二値状態を示す。
【００２５】
前に説明したのと同様に、電流Ｉπ１、Ｉπ２および第２の読み出し電流ＩＢＲの電流方向は、図４および図５の例に示すように限定されないことを理解されたい。一例として、電流Ｉπ２に関連する超伝導相は、代わりに、図４の例とは反対方向に提供されてもよい。しかしながら、すでに説明したように、メモリセル１０は、ＭＢＪＪ  １８の超伝導相がＰＨＭＪＪ  １２の超伝導相と同じ極性を有するように設計することができる。従って、ＭＢＪＪ  １８がπ状態に切り替わることに応答して、電流Ｉπ１に関連する超伝導相も同様に反対方向に供給して電流Ｉπ２と合成することができる。また、すでに説明したように、第２の読み出し電流ＩＢＲは、ジョセフソン接合１４，１６を介してノード２０からノード２２に向かって並列にほぼ均等に流れる。従って、電流Ｉ１、Ｉ２の電流方向は、電流Ｉπ１およびＩπ２に関連する超伝導相の方向に基づいて切り替えられる。従って、結果として得られる合成電流振幅は、ジョセフソン接合１６の臨界電流よりも大きい振幅を有することができ、ジョセフソン接合１６をトリガしてジョセフソン接合１４、１６を発振的に連続してトリガリングすることを提供してＰＨＭＪＪ  １２に格納された論理１の二値状態を示すようにするのに十分である。
【００２６】
メモリセル１０は、図１〜図５の例に限定されるものではないことを理解されたい。一例として、メモリセル１０は図式で示されており、第１の線ＷＬＲ及びＷＬＷ及び第２の線ＢＬＲ及びＢＬＷの配置は、相互に、かつＰＨＭＪＪ  １２に対して変更することができる。例えば、第１の書き込み線ＷＬＷおよび第２の書き込み線ＢＬＷの構成は、ＰＨＭＪＪ  １２にデジタル状態を記憶するのに第１の書き込み電流ＩＷＷおよび第２の書き込み電流ＩＢＷの電流の流れる方向が反対となるようにすることができる。さらに、メモリセル１０は、ＰＨＭＪＪ  １２と直列の一対のジョセフソン接合１４、１６を実施することに限定されず、代わりに追加のジョセフソン接合または単一のジョセフソン接合を実施するか、または他の様々な配置として構成することができる。また、超伝導読み出し選択デバイスは、ＭＢＪＪ  １８として構成されることに限定されず、その代わりに、記憶されたデジタル状態に基づいてジョセフソン接合１４、１６をトリガするか、またはトリガしない読み出し動作中に、ＰＨＭＪＪ  １２の超伝導相と合成するか、又はＰＨＭＪＪ  １２の超伝導相から差し引かれるようにする別の装置として構成することができる。別の例として、第１の読み出し線ＷＬＲがＭＢＪＪ  １８に誘導的結合されているように示されているが、ＭＢＪＪ  １８をゼロ状態からπ状態に切り替える他の方法（例えば、容量性結合）を実施することができることが理解されるべきである。さらに、ＭＢＪＪ  １８はヒステリシス特性を有するように構成することができ、読み出し動作中に正のパルスとして第１の読み出し電流ＩＷＲを供給し、続いてＭＢＪＪ  １８をリセットするために負のパルスを供給することができる。従って、メモリセル１０を様々な方法で構成することができる。
【００２７】
図６は、本発明の態様による一例のジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ：Ｊｏｓｅｐｈｓｏｎ  ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）システム２５０を示す。ＪＭＲＡＭシステム２５０は、様々なコンピューティングアプリケーションにおけるメモリ構造として実施することができる。
【００２８】
ＪＭＲＡＭシステム２５０は、図６の例においてメモリセル２５２のアレイとして構成されているものとして示されている。詳細には、複数のメモリセル２５２は、ＷＯＲＤ  １からＷＯＲＤ  Ｙ（ここで、Ｙは１より大きい整数）として示されるデータワードにそれぞれ対応する複数の行２５４に配置されている。複数の行２５４の各々は、複数の行２５４にわたって複数のＸ列２５６を形成する一組のメモリセル２５２を含み、ワード１内のメモリセル２５２は図６の例においてＣ１からＣＸ（ここで、Ｘは１より大きい整数）として示されている。従って、ＪＭＲＡＭシステム２５０のアレイ内の複数のメモリセル２５２の各々は、行２５４および列２５６によって個々にアドレス指定可能である。
【００２９】
図６の例において、複数の行２５４の各々は、ＷＬＷ１及びＷＬＲ１からＷＬＷＹ及びＷＬＲＹとしてそれぞれ示される関連するワード書き込み線２５８及びワード読み出し線２６０を有するものとして示される。ワード書き込み線２５８およびワード読み出し線２６０は、ＪＭＲＡＭシステム２５０の複数の行２５４の各々における複数のメモリセル２５２の各々に誘導的および／または磁気的に結合される。一例として、ワード読み出し線２６０は、任意の１つ行２５４の複数のメモリセル２５２の各々におけるＭＢＪＪに接続される。さらに、複数のメモリセル２５２の各々は、ＢＬＷ１及びＢＬＲ１からＢＬＷＹ及びＢＬＲＹとしてそれぞれ示される、関連するビット書き込み線２６２およびビット読み出し線２６４を有するものとして示されている。ビット書き込み線２６２およびビット読み出し線２６４は、ＪＭＲＡＭシステム２５０の複数の行２５４の各々における各対応する番号付けされたメモリセル２５２に接続され、各列２５６内のメモリセル２５２は、ビット書き込み線２６２およびビット読み出し線２６４に対して直列に配置される。図６の例は、ワード書き込み線２５８およびワード読み出し線２６０ならびにビット書き込み線２６２およびビット読み出し線２６４が、個々の行および列において他の隣接するメモリセルと直列に配置されていることを記載しているが、ワード書き込み線２５８およびワード読み出し線２６０ならびにビット書き込み線２６２およびビット読み出し線２６４は、代わりに各メモリセル２５２に対して専用にすることができる。
【００３０】
メモリセル２５２の各々は、単一ビットのデータを記憶するように構成されている。具体的には、メモリセル２５２の各々は、二値論理１または二値論理０に対応するデジタル状態を記憶するように構成され得る少なくとも１つのＰＨＭＪＪを含むことができる。デジタル状態は、個々のワード書き込み線２５８に供給されるワード書き込み電流と、個々のビット書き込み線２６２に供給されるビット書き込み電流とに応答して設定することができる。同様に、複数のメモリセル２５２の各々に記憶された個々のデジタル状態は、（例えば、関連するＭＢＪＪをゼロ状態からπ状態に切り替えることにより）複数の行２５４の所与の１つを選択するために個々のワード読み出し線２６０上に供給されるワード読み出し電流と、個々のビット読み出し線２６４上に供給されるビット読み出し電流とに基づいて複数のメモリセル２５２から読み出し可能である。具体的には、複数の列２５６の各々のビット読み出し線２６４は、センスレジスタ２６６に接続され、センスレジスタ２６６は、個々のビット読み出し線２６４を測定して、関連する行２５４の複数のメモリセル２５２の各々のデジタル状態がデータ読み出し動作中のワード読み出し電流及びビット読み出し電流に応答して二値論理１状態又は二値論理０状態に対応するかどうかを判定するように構成されている。一例として、センスレジスタ２６６は、本明細書でより詳細に説明するように、ビット読み出し線２６４に関連する電圧または電流を測定することができる。
【００３１】
図７は、本発明の態様による別の例のＪＭＲＡＭシステム３００を示す。ＪＭＲＡＭシステム３００は、図６の例におけるＪＭＲＡＭシステム３００と同様に構成することができる。従って、図７の例の以下の説明において、図６の例を参照する。具体的には、図７の例は、ＪＭＲＡＭシステム３００からデータが読み出されるデータ読み出し動作を示す。
【００３２】
ＪＭＲＡＭシステム３００は、図７の例においてメモリセル３０２のアレイとして配置されているものとして示されている。具体的には、複数のメモリセル３０２は、ＷＯＲＤ  １からＷＯＲＤ  Ｙ（ここで、Ｙは１より大きい整数）にそれぞれ対応する複数の行３０４に配置されている。複数の行３０４の各々は、複数の行３０４にわたって複数のＸ列３０６（ここで、Ｘは１より大きい整数）を形成する一組のメモリセル３０２を含む。図７の例において、示されるメモリセル３０２の各々は、Ｃ１＿１からＣＸ＿Ｙまで列及び行によって指定される。
【００３３】
図７の例において、メモリセルＣ１＿１およびＣＸ＿１に対応するメモリセル３０２がより詳細に示されている。具体的には、図６の例におけるメモリセル５０と同様に、メモリセルＣ１＿１およびＣＸ＿１は、それぞれＭＢＪＪ  ３０７を含む。メモリセルＣ１＿１およびＣＸ＿１は、それぞれＭＢＪＪ  ３０７と並列のＰＨＭＪＪ  ３０８と、一対のジョセフソン接合３１０、３１２とを含む。メモリセルＣ１＿１およびＣＸ＿１は、図１および６の例に示すものと同様に、ワード書き込み線およびビット書き込み線を含むこともできることが理解されるが、図７の例では簡潔化のために省略されている。
【００３４】
ＪＭＲＡＭシステム３００は、メモリセルＣＸ＿１およびＣ１＿１のＭＢＪＪ  ３０７にそれぞれ誘導的に結合され、第１の行３０４に対応するＷＬＲ１として示されたワード読み出し線３１４も含む。ＪＭＲＡＭシステム３００は、第Ｘの列および第１の列３０６にそれぞれ対応するＢＬＲＸおよびＢＬＲ１として示されたビット読み出し線３１６も含む。ビット読み出し線３１６は、ＭＢＪＪ  ３０７およびＰＨＭＪＪ  ３０８に接続されているものとして示されている。図７の例は、ワード読み出し線ＷＬＲ１およびビット読み出し線ＢＬＲＸおよびＢＬＲ１のみを示しているが、ＪＭＲＡＭシステム３００は、複数の行３０４の各々に対する追加のワード読み出し線３１４および複数の列３０６の各々に対する追加のビット読み出し線３１６も含む。
【００３５】
ワード読み出し線ＷＬＲ１は、読み出しのために第１の行３０４を選択する、メモリセルＣＸ＿１およびＣ１＿１を含む第１の行３０４を通過するＤＣワード読み出し電流パルスＩＷＲを伝導する。その結果、ワード読み出し電流ＩＷＲは、各メモリセルＣＸ＿１、Ｃ１＿１内のＭＢＪＪ  ３０７をゼロ状態からπ状態に切り替えて、個々のＭＢＪＪ  ３０７から超伝導相を提供するようにする。また、読み出し線ＢＬＲＸおよびＢＬＲ１は、メモリセルＣＸ＿１およびＣ１＿１を含む第Ｘの列および第１の列３０６を通過するビット読み出し電流ＩＢＲ＿ＸおよびＩＢＲ＿１をそれぞれ伝導する。ジョセフソン接合３１０、３１２を介してビット読み出し電流ＩＢＲ＿ＸおよびＩＢＲ＿１と合成されたＭＢＪＪ  ３０７およびＰＨＭＪＪ  ３０８の集合的な超伝導相は、センス電流ＩＳ＿ＸおよびＩＳ＿１としてそれぞれメモリセルＣＸ＿１およびＣ１＿１に集合的に示されている。
【００３６】
図７の例において、メモリセルＣＸ＿１に関連するＰＨＭＪＪ  ３０８は、二値論理１状態（「１」）を記憶しているものとして示され、メモリセルＣ１＿１に関連するＰＨＭＪＪ  ３０８は、二値論理０状態（「０」）を記憶しているものとして示されている。メモリセルＣＸ＿１およびＣ１＿１ならびに第１の行３０４の残りのメモリセル３０２のデジタル状態は、以前に実行されたデータ書き込み動作において設定されている。図２から図５の例においてすでに説明したのと同様に、ＰＨＭＪＪ  ３０８が二値論理１状態または二値論理０状態を記憶しているかどうかに応じて、ＰＨＭＪＪ  ３０８は、ジョセフソン接合３１０、３１２の臨界電流に影響を与える超伝導相を提供することができる。従って、二値論理１状態を記憶していることにより、メモリセルＣＸ＿１に関連するＭＢＪＪ  ３０７及びＰＨＭＪＪ  ３０８は、図４および図５の例において示されたものと同様に、ジョセフソン接合３１０、３１２を介してビット読み出し電流ＩＢＲ＿Ｘに加えられる超伝導相を提供することができ、センス電流ＩＳ＿Ｘがジョセフソン接合３１０、３１２をトリガするのに十分なものとなる。しかしながら、二値論理０状態を記憶していることによって、メモリセルＣ１＿１に関連するＰＨＭＪＪ  ３０８は、ゼロ超伝導相を提供し、その結果、ＭＢＪＪ  ３０７の超伝導相およびＰＨＭＪＪ  ３０８の超伝導相が存在しない場合のジョセフソン接合３１０、３１２を通過するビット読み出し電流ＩＢＲ＿１は、図２および図３の例において示されたものと同様に、ジョセフソン接合３１０、３１２をトリガするには不十分なセンス電流ＩＳ＿１を提供する。
【００３７】
メモリセルＣＸ＿１、Ｃ１＿１のジョセフソン接合３１０、３１２の臨界電流に対するＰＨＭＪＪ  ３０８の個々の超伝導相に応答するセンス電流ＩＳ＿ＸおよびＩＳ＿１の個々の大きさに基づいて、メモリセルＣＸ＿１のジョセフソン接合３１０、３１２はトリガし、メモリセルＣ１＿１のジョセフソン接合３１０、３１２はトリガしない。読み出し動作の間、図６の例におけるセンスレジスタ２６６のようなセンスレジスタ（図示せず）は、ビット読み出し線ＢＬＲＸに関連する電圧ＶＸと、ビット読み出し線ＢＬＲ１に関連する電圧Ｖ１とをモニタすることができる。例えば、センスレジスタは、電圧ＶＸおよびＶ１を閾値と比較して、差動電圧検出を行うことができる。
【００３８】
ジョセフソン接合３１０、３１２は、トリガリングの際に、電圧ＶＸが電圧Ｖ１より大きい振幅を有するように、電圧パルスを供給することができる。従って、図７の例において、閾値の大きさと比較して電圧ＶＸの振幅がより大きく、電圧Ｖ１の振幅がより小さいことは、メモリセルＣＸ＿１が二値論理１状態を記憶していることを示し、メモリセルＣ１＿１が二値論理０状態を記憶していることを示すことができる。別の例として、ビット読み出し線ＢＬＲの超伝導性に基づいて、ビット読み出し電流ＩＢＲ＿ＸおよびＩＢＲ＿１の大きさを測定して、個々のメモリセルＣＸ＿１、Ｃ１＿１のデジタル状態を決定するように関連するセンスレジスタを構成することができる。図７の例は第Ｘの列および第１の列３０６に焦点を当てているが、ビット読み出し電流は、それらの間のすべての列３０６に対して供給され、同様の方法で個々のビット読み出し線３１６上の関連する電圧をモニタリングすることができることが理解される。従って、第１の行３０４に関連するデータワード全体を、データ読み出し動作中に同時に読み出すことができる。このようにして、図７の例で説明したように、行３０４のいずれかのメモリセル３０２をデータ読み出し動作中に読み出すことができる。
【００３９】
上述の構造的および機能的特徴を考慮して、本発明の様々な態様による方法は、図８を参照することにより、より良く理解されるであろう。説明を簡単にするために、図８の方法は、連続して実行されるように示され説明されているが、いくつかの態様が本発明に従って本明細書に示され、かつ説明された他の態様を用いて異なる順序で、および／または同時に生じ得るため、本発明が図示された順序に制限されないことは理解および認識される。さらに、本発明の態様による方法を実施するために示された特徴の全てが必要とされるわけではない。
【００４０】
図８は、ＪＭＲＡＭシステム（例えば、ＪＭＲＡＭシステム２５０）内のメモリセル（例えば、メモリセル１０）を読み出すための一例の方法３５０を示す。３５２において、第１の読み出し電流（例えば、第１の読み出し電流ＩＷＲ）がメモリセルに供給されて、超伝導読み出し選択デバイス（例えば、ＭＢＪＪ  １８）を介した読み出し動作のためのメモリセルが選択される。メモリセルは、超伝導相（例えば、電流Ｉπ２）に基づいて二値論理１状態および二値論理０状態のうちの１つに対応するデジタル状態を記憶するように構成された相ヒステリシス磁気ジョセフソン接合（ＰＨＭＪＪ）（例えば、ＰＨＭＪＪ  １２）を含むことができる。３５４において、第２の読み出し電流（例えば、第２の読み出し電流ＩＢＲ）が供給されて少なくとも１つのジョセフソン接合（例えば、ジョセフソン接合１４、１６）がバイアスされる。３５６において、第１および第２の読み出し電流による読み出し動作中に生成される電圧（例えば、電圧Ｖ１〜ＶＸ）の振幅が測定される。電圧の振幅は、超伝導相の大きさに基づいて記憶されたデジタル状態に対応する。
【００４１】
上記したことは、本発明の事例である。当然のことながら、本発明を説明する目的で構成要素または方法のあらゆる考えられる組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれるそのような変更、修正、および変形をすべて包含することが意図されている。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
ＪＭＲＡＭ（ジョセフソン磁気ランダムアクセスメモリ）システムであって、
データ書き込み動作中に複数のメモリセルの所与の行を選択する個々のワード書き込み電流を伝導するように構成された複数のワード書き込み線であって、前記複数のメモリセルの各々が、ＭＢＪＪ（磁気バリアジョセフソン接合）、ＰＨＭＪＪ（相ヒステリシス磁気ジョセフソン接合）、および少なくとも１つのジョセフソン接合を含む、前記複数のワード書き込み線と、
二値論理０状態および二値論理１状態のうちの１つに対応するデジタル状態を複数のメモリセルの所与の行の各メモリセルに関連する前記ＰＨＭＪＪに書き込むために個々のビット書き込み電流を伝導するように構成された複数のビット書き込み線であって、前記ＰＨＭＪＪは、前記複数のワード書き込み線の個々の１つおよび前記複数のビット書き込み線の個々の１つに磁気的に結合されている、前記複数のビット書き込み線と、
読み出し動作中に所与の行におけるメモリセルの各々のＭＢＪに供給されて所与の行のメモリセルを選択する個々のワード読み出し電流を伝導するように構成された複数のワード読み出し線と、
所与の列におけるメモリセルの各々の少なくとも１つのジョセフソン接合をバイアスするために個々のビット読み出し電流を伝導するように構成された複数のビット読み出し線であって、個々のメモリセルにおける前記ＭＢＪＪは、前記ワード読み出し電流に応答してゼロ状態からπ状態に切り替えて、前記読み出し動作中に前記π状態および前記ＰＨＭＪＪによって提供される超伝導相に応答してバイアスされた少なくとも１つのジョセフソン接合を介して記憶されたデジタル状態の表示を提供する、前記複数のビット読み出し線と
を備えるＪＭＲＡＭシステム。
［付記２］
前記個々のメモリセルは、前記読み出し動作中に前記π状態および前記ＰＨＭＪＪによって提供される超伝導相の大きさに応答して前記少なくとも１つのジョセフソン接合を介して記憶されたデジタル状態の表示を提供するように構成され、前記超伝導相は、二値論理０状態に対応する第１の大きさと、二値論理１状態に対応する第２の大きさのうちの１つを有する、付記１に記載のＪＭＲＡＭシステム。
［付記３］
前記個々のメモリセルは、前記超伝導相に基づく二値論理０状態に対応する第１の振幅と、二値論理１状態に対応する第２の振幅とを有する電圧に基づいて、前記読み出し動作中に記憶されたデジタル状態の表示を提供するように構成されている、付記１に記載のＪＭＲＡＭシステム。
［付記４］
前記個々のビット読み出し電流は、前記個々のメモリセルの前記ＭＢＪＪおよび前記ＰＨＭＪＪを相互接続するノードに供給され、前記個々のワード読み出し電流は、前記個々のメモリセルの前記ＭＢＪＪに誘導的に結合される、付記１に記載のＪＭＲＡＭシステム。
［付記５］
前記ＭＢＪＪおよび前記ＰＨＭＪＪは、前記個々の前記メモリセルにおいて互いに並列に配置され、前記少なくとも１つのジョセフソン接合は、前記ＭＢＪＪおよび前記ＰＨＭＪＪに対して直列に配置され、超伝導量子干渉素子（ＳＱＵＩＤ：Ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ  Ｑｕａｎｔｕｍ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｄｅｖｉｃｅ）を形成する１対のジョセフソン接合を含む、付記４に記載のＪＭＲＡＭシステム。
【図１】
2018174015.tif 000003
【図２】
2018174015.tif 000004
【図３】
2018174015.tif 000005
【図４】
2018174015.tif 000006
【図５】
2018174015.tif 000007
【図６】
2018174015.tif 000008
【図７】
2018174015.tif 000009
【図８】
2018174015.tif 000010