(57)【要約】【課題】高ダイナミックレンジな撮像装置を提供する。【解決手段】画素電極１５ｃと、対向電極１５ａと、光電変換膜１５ｂと、を含む光電変換部１５と、第１ゲートが画素電極１５ｃに接続される増幅トランジスタ３４と、第２ソースおよび第２ドレインの一方が画素電極１５ｃに接続されるリセットトランジスタ３６と、第３ソースおよび第３ドレインの一方が第２ソースおよび第２ドレインの他方に接続されるフィードバックトランジスタ３８と、を含む画素と、対向電極１５ａに第１電圧を供給する第１電圧供給回路と、を備え、リセットトランジスタ３６は、第２ソースおよび第２ドレインの一方と第２ゲートとの間にクリッピング電圧以上の電圧が供給されるとオフとなる特性を有し、クリッピング電圧は、第１電圧よりも小さい、撮像装置。【選択図】図２
2018186268.tif 000002
【特許請求の範囲】
【請求項１】
画素電極と、前記画素電極に対向する対向電極と、前記対向電極と前記画素電極の間に位置し光を電荷に変換する光電変換膜と、を含む光電変換部と、
第１ソース、第１ドレインおよび第１ゲートを有し、前記第１ゲートが前記画素電極に接続される増幅トランジスタと、
第２ソース、第２ドレインおよび第２ゲートを有し、前記第２ソースおよび前記第２ドレインの一方が前記画素電極に接続されるリセットトランジスタと、
第３ソースおよび第３ドレインを有し、前記第３ソースおよび前記第３ドレインの一方が前記第２ソースおよび前記第２ドレインの他方に接続されるフィードバックトランジスタと、
を含む画素と、
前記対向電極に第１電圧を供給する第１電圧供給回路と、
を備え、
前記リセットトランジスタは、前記第２ソースおよび前記第２ドレインの前記一方と前記第２ゲートとの間にクリッピング電圧以上の電圧が供給されるとオフとなる特性を有し、
前記クリッピング電圧は、前記第１電圧よりも小さい、
撮像装置。
【請求項２】
前記増幅トランジスタの前記第１ソースおよび第１ドレインの一方に第２電圧を供給する第２電圧供給回路を備え、
前記クリッピング電圧は、前記第２電圧よりも小さい、請求項１に記載の撮像装置。
【請求項３】
前記フィードバックトランジスタは、第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に位置する第３ゲートと、を有し、
前記リセットトランジスタは、第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に位置する前記第２ゲートと、を有し、
前記第１ゲート絶縁膜の実効膜厚は、前記第２ゲート絶縁膜の実効膜厚よりも小さい、請求項１に記載の撮像装置。
【請求項４】
前記第１ゲート絶縁膜の実効膜厚は、前記第２ゲート絶縁膜の実効膜厚の８０％以下である、請求項３に記載の撮像装置。
【請求項５】
前記第１ゲート絶縁膜の実効膜厚は、前記第２ゲート絶縁膜の実効膜厚の５０％以下である、請求項４に記載の撮像装置。
【請求項６】
前記第１ゲート絶縁膜の実効膜厚は、前記第２ゲート絶縁膜の実効膜厚の３０％以上である、請求項５に記載の撮像装置。
【請求項７】
前記画素は、前記リセットトランジスタの前記第２ソースと前記第２ドレインとの間に接続される第１容量素子と、前記リセットトランジスタの前記第２ソースおよび前記第２ドレインの前記他方に接続される第２容量素子と、を備え、
前記第２容量素子は、第１電極と、前記第１電極に対向する第２電極と、前記第１電極および前記第２電極の間に位置する誘電体層と、を備え、
前記誘電体層の実効膜厚は、前記第２ゲート絶縁膜の実効膜厚よりも小さい、
請求項１に記載の撮像装置。
【請求項８】
前記誘電体層の実効膜厚は、前記第１ゲート絶縁膜の実効膜厚よりも小さい、
請求項７に記載の撮像装置。
【請求項９】
前記画素は、
前記リセットトランジスタの前記第２ソースおよび前記第２ドレインの前記他方に接続され、第３電圧が印加される第１配線と、
前記第１配線に隣接し、前記第３電圧とは異なる第４電圧が印加される第２配線と、
前記画素電極と前記第１ゲートとを接続する第３配線と、
前記第３配線に隣接する第４配線と、を備え、
前記第１配線と前記第２配線との間隔は、前記第３配線と前記第４配線との間隔よりも小さい、請求項１に記載の撮像装置。
【請求項１０】
前記請求項１に記載の撮像装置と、
前記撮像装置に結像させるレンズ光学系と、
前記撮像装置から出力される信号を処理するカメラ信号処理部と
を備えるカメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。本開示は、特に、半導体基板に積層された光電変換膜を含む光電変換部を有する撮像装置に関する。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）型の撮像装置として積層型の撮像装置が提案されている。積層型の撮像装置では、半導体基板の表面に光電変換膜が積層され、光電変換膜内において光電変換によって発生した電荷を電荷蓄積領域に蓄積する。電荷蓄積領域は「フローティングディフュージョン」と呼ばれる。撮像装置は、半導体基板上に形成されるＣＣＤ（Charge Coupled Device）回路またはＣＭＯＳ（Complementary MOS）回路を用いてその蓄積された電荷を読み出す。例えば特許文献１は、そのような撮像装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１６４６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
さらに高ダイナミックレンジな撮像装置が要求されている。
【課題を解決するための手段】
【０００５】
本開示の１つである撮像装置は、画素電極と、前記画素電極に対向する対向電極と、前記対向電極と前記画素電極の間に位置し光を電荷に変換する光電変換膜と、を含む光電変換部と、第１ソース、第１ドレインおよび第１ゲートを有し、前記第１ゲートが前記画素電極に接続される増幅トランジスタと、第２ソース、第２ドレインおよび第２ゲートを有し、前記第２ソースおよび前記第２ドレインの一方が前記画素電極に接続されるリセットトランジスタと、第３ソースおよび第３ドレインを有し、前記第３ソースおよび前記第３ドレインの一方が前記第２ソースおよび前記第２ドレインの他方に接続されるフィードバックトランジスタと、を含む画素と、前記対向電極に第１電圧を供給する第１電圧供給回路と、を備え、前記リセットトランジスタは、前記第２ソースおよび前記第２ドレインの前記一方と前記第２ゲートとの間にクリッピング電圧以上の電圧が供給されるとオフとなる特性を有し、前記クリッピング電圧は、前記第１電圧よりも小さい。
【０００６】
包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路または方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路および方法の任意の組み合わせによって実現されてもよい。
【０００７】
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【発明の効果】
【０００８】
本開示の一態様によれば、高ダイナミックレンジな撮像装置を実現できる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態１に係る撮像装置の、例示的な回路構成を模式的に示す図である。
【図２】図２は、実施の形態１に係る画素の、例示的な回路構成を示す図である。
【図３】図３は、実施の形態１に係る画素のデバイス構造を模式的に示す断面図である。
【図４】図４は、実施の形態１に係る第一モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。
【図５】図５は、実施の形態１に係る第二モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。
【図６】図６は、実施の形態１に係る比較的高電圧になるエリアと高電圧に至らないエリアとを回路図上に模式的に示す図である。
【図７】図７は、実施の形態１に係るリセットトランジスタのバックバイアス効果を示す図である。
【図８】図８は、実施の形態１に係る撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図９】図９は、実施の形態１に係る撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図１０】図１０は、実施の形態１に係る撮像装置の例示的な製造方法を説明するための模式的な断面図である。
【図１１】図１１は、実施の形態２に係る画素内フィードバックを用いた画素の例を示す回路構成を示す図である。
【図１２】図１２は、ＭＩＭを用いた画素のデバイス構造の他の例を模式的に示す断面図である。
【図１３】図１３は、図１２に示す画素における、上部電極、誘電体層および下部電極の配置の一例を示す模式的な平面図である。
【図１４】図１４は、実施の形態４に係る撮像装置を備えるカメラシステムの構成例を示す模式図である。
【発明を実施するための形態】
【００１０】
本開示の一態様の概要は以下のとおりである。
[項目１]
画素電極と、前記画素電極に対向する対向電極と、前記対向電極と前記画素電極の間に位置し光を電荷に変換する光電変換膜と、を含む光電変換部と、
第１ソース、第１ドレインおよび第１ゲートを有し、前記第１ゲートが前記画素電極に接続される増幅トランジスタと、
第２ソース、第２ドレインおよび第２ゲートを有し、前記第２ソースおよび前記第２ドレインの一方が前記画素電極に接続されるリセットトランジスタと、
第３ソースおよび第３ドレインを有し、前記第３ソースおよび前記第３ドレインの一方が前記第２ソースおよび前記第２ドレインの他方に接続されるフィードバックトランジスタと、
を含む画素と、
前記対向電極に第１電圧を供給する第１電圧供給回路と、
を備え、
前記リセットトランジスタは、前記第２ソースおよび前記第２ドレインの前記一方と前記第２ゲートとの間にクリッピング電圧以上の電圧が供給されるとオフとなる特性を有し、
前記クリッピング電圧は、前記第１電圧よりも小さい、
撮像装置。
[項目２]
前記増幅トランジスタの前記第１ソースおよび第１ドレインの一方に第２電圧を供給する第２電圧供給回路を備え、
前記クリッピング電圧は、前記第２電圧よりも小さい、項目１に記載の撮像装置。
[項目３]
前記フィードバックトランジスタは、第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に位置する第１ゲート電極と、を有し、
前記リセットトランジスタは、第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に位置する第２ゲート電極と、を有し、
前記第１ゲート絶縁膜の実効膜厚は、前記第２ゲート絶縁膜の実効膜厚よりも小さい、項目１に記載の撮像装置。
[項目４]
前記第１ゲート絶縁膜の実効膜厚は、前記第２ゲート絶縁膜の実効膜厚の８０％以下である、項目３に記載の撮像装置。
[項目５]
前記第１ゲート絶縁膜の実効膜厚は、前記第２ゲート絶縁膜の実効膜厚の５０％以下である、項目４に記載の撮像装置。
[項目６]
前記第１ゲート絶縁膜の実効膜厚は、前記第２ゲート絶縁膜の実効膜厚の３０％以上である、項目５に記載の撮像装置。
[項目７]
前記画素は、前記リセットトランジスタの前記第２ソースと前記第２ドレインとの間に接続される第１容量素子と、前記リセットトランジスタの前記第２ソースおよび前記第２ドレインの前記他方に接続される第２容量素子と、を備え、
前記第２容量素子は、第１電極と、前記第１電極に対向する第２電極と、前記第１電極および前記第２電極の間に位置する誘電体層と、を備え、
前記誘電体層の実効膜厚は、前記第２ゲート絶縁膜の実効膜厚よりも小さい、
項目１から項目６のいずれか１項に記載の撮像装置。
[項目８]
前記誘電体層の実効膜厚は、前記第１ゲート絶縁膜の実効膜厚よりも小さい、
項目７に記載の撮像装置。
[項目９]
前記リセットトランジスタの前記第２ソースおよび前記第２ドレインの前記他方に接続され、第３電圧が印加される第１配線と、
前記第１配線に隣接し、前記第３電圧とは異なる第４電圧が印加される第２配線と、
前記画素電極と前記第１ゲートとを接続する第３配線と、
前記第３配線に隣接する第４配線と、を備え、
前記第１配線と前記第２配線との間隔は、前記第３配線と前記第４配線との間隔よりも小さい、項目１から項目８のいずれか１項に記載の撮像装置。
[項目１０]
前記項目１から９のいずれか１項に記載の撮像装置と、
前記撮像装置に結像させるレンズ光学系と、
前記撮像装置から出力される信号を処理するカメラ信号処理部と
を備えるカメラシステム。
【００１１】
（実施の形態１）
実施形態を詳細に説明する前に、本発明者の知見を説明する。
【００１２】
半導体基板にフォトダイオードが形成された、いわゆるＣＣＤイメージセンサまたはＣＭＯＳイメージセンサにおいては、４Ｔｒ読み出し回路に相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ（ＣＤＳ））を適用することにより、ｋＴＣノイズを除去しうることが知られている。一方、典型的な積層型の撮像装置では、光電変換部と半導体基板との間の電気的な接続のために、光電変換部と半導体基板との間に金属配線または金属層が介在する。そのため、光電変換部の画素電極によって収集された電荷を、半導体基板中のフローティングディフュージョンに完全に転送することが困難である。したがって、積層型の撮像装置においては、相間二重サンプリングを適用する手法を単純に適用することは有効とはいえない。積層型の撮像装置においてｋＴＣノイズを低減することが望まれている。また、積層型の撮像装置においてダイナミックレンジを広げることが望まれている。
【００１３】
図１は、実施の形態１に係る撮像装置の、例示的な回路構成を模式的に示す。
【００１４】
図１に示す撮像装置１０１は、複数の画素１１と周辺回路とを備える。複数の画素１１は、半導体基板上に２次元に配列されることにより、画素領域を形成している。
【００１５】
図１に示す例では、複数の画素１１は、行方向および列方向に配列されている。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、図面中、紙面における垂直方向が列方向であり、水平方向が行方向である。複数の画素１１は、一次元に配列されていてもよい。
【００１６】
画素１１の各々は、電源配線２２に接続されている。電源配線２２には電圧供給回路７２が接続されており、電圧供給回路７２は、電源配線２２を介して所定の電源電圧ＡＶＤＤを画素１１に供給する。後に詳しく説明するように、画素１１の各々は、半導体基板に積層された光電変換膜を有する光電変換部を含んでいる。また、図示するように、撮像装置１０１は、すべての光電変換部に同一の一定電圧を印加するための蓄積制御線１７を有する。
【００１７】
撮像装置１０１の周辺回路は、垂直走査回路１６（「行走査回路」とも呼ばれる）と、負荷回路１９と、カラム信号処理回路２０（「行信号蓄積回路」とも呼ばれる）と、水平信号読み出し回路２１（「列走査回路」とも呼ばれる）と、反転増幅器２４とを含む。図示する構成において、カラム信号処理回路２０、負荷回路１９および反転増幅器２４は、２次元に配列された画素１１の列毎に配置されている。つまり、この例では、周辺回路は、複数のカラム信号処理回路２０と、複数の負荷回路１９と、複数の反転増幅器２４とを含む。
【００１８】
垂直走査回路１６は、アドレス信号線３０およびリセット信号線２６に接続されている。垂直走査回路１６は、アドレス信号線３０に所定の電圧を印加することにより、各行に配置された複数の画素１１を行単位で選択する。これにより、選択された画素１１の信号電圧の読み出しが実行される。図示する例では、垂直走査回路１６は、フィードバック制御線２８および感度調整線３２にも接続されている。後述するように、垂直走査回路１６がフィードバック制御線２８に所定の電圧を印加することにより、画素１１の出力を負帰還させるフィードバック回路を形成することができる。また、垂直走査回路１６は、感度調整線３２を介して複数の画素１１に所定の電圧を供給することができる。後に詳しく説明するように、本開示では、画素１１の各々は、画素内に１以上の容量素子を有する。本明細書において、「容量素子（ｃａｐａｃｉｔｏｒ）」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。本明細書における「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であってもよい。
【００１９】
各列に配置された画素１１は、各列に対応した垂直信号線１８を介してカラム信号処理回路２０に電気的に接続されている。垂直信号線１８には、負荷回路１９が電気的に接続されている。カラム信号処理回路２０は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。画素１１の列に対応して設けられた複数のカラム信号処理回路２０には、水平信号読み出し回路２１が電気的に接続されている。水平信号読み出し回路２１は、複数のカラム信号処理回路２０から水平共通信号線２３に信号を順次読み出す。
【００２０】
図１に例示する構成では、複数の反転増幅器２４が各列に対応して設けられている。反転増幅器２４の負側の入力端子は、対応する垂直信号線１８に接続されている。反転増幅器２４の正側の入力端子には、所定の電圧が供給される。所定の電圧は、例えば１Ｖまたは１Ｖ近傍の正電圧である。また、反転増幅器２４の出力端子は、各列に対応して設けられたフィードバック線２５を介して、その反転増幅器２４の負側の入力端子との接続を有する複数の画素１１に接続されている。反転増幅器２４は、画素１１からの出力を負帰還させるフィードバック回路の一部を構成する。反転増幅器２４をフィードバックアンプと呼んでもよい。反転増幅器２４は、反転増幅利得を変化させるためのゲイン調整端子２４ａを含む。反転増幅器２４の動作は後述する。
【００２１】
図２は、図１に示す画素１１の、例示的な回路構成を示す。画素１１は、光電変換部１５と、信号検出回路ＳＣとを含む。
【００２２】
光電変換部１５は、典型的には、対向電極１５ａと、画素電極１５ｃとの間に光電変換膜１５ｂが挟まれた構造を有する。後に図面を参照して説明するように、光電変換膜１５ｂは、画素１１が形成される半導体基板に積層されている。光電変換膜１５ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成される。光電変換膜１５ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
【００２３】
光電変換膜１５ｂの受光面側に、対向電極１５ａが設けられる。対向電極１５ａは、ＩＴＯなどの透明な導電性材料から形成される。光電変換膜１５ｂを介して対向電極１５ａに対向する側に画素電極１５ｃが設けられる。画素電極１５ｃは、光電変換膜１５ｂにおいて光電変換によって発生した電荷を収集する。画素電極１５ｃは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。
【００２４】
図示するように、対向電極１５ａは、蓄積制御線１７に接続されており、画素電極１５ｃは、電荷蓄積領域４４に接続されている。電荷蓄積領域４４は、フローティングディフュージョンノード４４とも呼ばれる。蓄積制御線１７には電圧供給回路７１が接続されており、電圧供給回路７１は、積制御線１７を介して対向電極１５ａの電位を制御する。これにより、光電変換によって生じた正孔−電子対のうち、正孔および電子のいずれか一方を画素電極１５ｃによって収集することができる。信号電荷として正孔を利用する場合、画素電極１５ｃよりも対向電極１５ａの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線１７を介して対向電極１５ａに印加される。これにより、信号電荷が電荷蓄積領域４４に蓄積される。もちろん、信号電荷として電子を利用してもよい。
【００２５】
画素１１が有する信号検出回路ＳＣは、増幅トランジスタ３４と、リセットトランジスタ３６とを備えている。また、画素１１は、第一容量素子４１および第二容量素子４２が直列に接続された容量回路４５を含む。第一容量素子４１および第二容量素子４２は、電極間に誘電体層が挟まれた構造を有する。図示する構成において、第二容量素子４２は、第一容量素子４１よりも大きな容量値を有する。図２に例示する構成において、リセットトランジスタ３６のソースおよびドレインのうちの一方、および、第一容量素子４１の一方の電極は、電荷蓄積領域４４に接続されている。つまり、これらは、画素電極１５ｃとの電気的な接続を有する。
【００２６】
リセットトランジスタ３６のソースおよびドレインのうちの他方、および、第一容量素子４１の他方の電極は、第二容量素子４２の一方の電極に接続されている。つまり、この例では、第一容量素子４１は、リセットトランジスタ３６に並列接続されている。第一容量素子４１と、リセットトランジスタ３６とを並列接続することにより、電荷蓄積領域４４に対するトランジスタ接合リークを低減し得る。したがって、暗電流を低減し得る。以下では、第一容量素子４１と第二容量素子４２との接続点を含むノードをリセットドレインノード４６と呼ぶことがある。
【００２７】
第二容量素子４２の電極のうち、リセットドレインノード４６に接続されていない方の電極は、感度調整線３２に接続されている。感度調整線３２の電位は、基準電位に設定される。基準電位は、例えば０Ｖである。感度調整線３２の電位は、撮像装置１０１の動作時において固定されている必要はない。例えば、垂直走査回路１６からパルス電圧が供給されてもよい。後述するように、感度調整線３２は、電荷蓄積領域４４の電位の制御に利用可能である。
【００２８】
もちろん、撮像装置１０１の動作時において、感度調整線３２の電位が固定されていてもよい。図示するように、増幅トランジスタ３４のゲートは、電荷蓄積領域４４に接続されている。言い換えれば、増幅トランジスタ３４のゲートは、画素電極１５ｃとの電気的な接続を有する。増幅トランジスタ３４のソースおよびドレインの一方（ＮチャンネルＭＯＳであればドレイン）は、電源配線２２（ソースフォロア電源）に接続されており、他方は、垂直信号線１８に接続されている。つまり、増幅トランジスタ３４のソースおよびドレインの一方には、電源電圧ＡＶＤＤが供給される。増幅トランジスタ３４と、負荷回路１９（図２において不図示、図１参照）とによって、ソースフォロア回路が形成される。増幅トランジスタ３４は、光電変換部１５によって生成された信号を増幅する。
【００２９】
図示するように、画素１１は、アドレストランジスタ４０を含む。アドレストランジスタ４０のソースまたはドレインは、増幅トランジスタ３４のソースおよびドレインのうち、電源配線２２に接続されない側に接続されている。アドレストランジスタ４０のゲートは、アドレス信号線３０に接続されている。図２に例示する構成では、アドレストランジスタ４０は、信号検出回路ＳＣの一部を構成している。
【００３０】
電荷蓄積領域４４に蓄積された信号電荷の量に応じた電圧が増幅トランジスタ３４のゲートに印加される。増幅トランジスタ３４は、この電圧を増幅する。増幅トランジスタ３４によって増幅された電圧が、信号電圧としてアドレストランジスタ４０によって選択的に読み出される。
【００３１】
図２に例示する構成では、画素１１は、フィードバックトランジスタ３８をさらに含んでいる。フィードバックトランジスタ３８のソースおよびドレインの一方はリセットドレインノード４６に接続され、他方はフィードバック線２５に接続されている。つまり、図示する構成では、リセットドレインノード４６は、フィードバックトランジスタ３８を介してフィードバック線２５に接続されている。フィードバックトランジスタ３８のゲートは、フィードバック制御線２８に接続されている。後に詳しく説明するように、フィードバック制御線２８の電圧を制御することにより、信号検出回路ＳＣの出力をフィードバック（ここでは負帰還）させるフィードバック回路ＦＣを形成することができる。
【００３２】
なお、増幅トランジスタ３４、リセットトランジスタ３６、アドレストランジスタ４０およびフィードバックトランジスタ３８の各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。以下では、増幅トランジスタ３４、リセットトランジスタ３６、アドレストランジスタ４０およびフィードバックトランジスタ３８がＮチャンネルＭＯＳである場合を例示する。トランジスタとして、電界効果トランジスタ（ＦＥＴ）のほか、バイポーラトランジスタも用い得る。
【００３３】
（画素のデバイス構造）
次に、図３を参照しながら、画素１１のデバイス構造の一例を説明する。既に説明したように、画素１１は、半導体基板上に配列されている。ここでは、半導体基板２（図３参照）としてＰ型シリコン（Ｓｉ）基板を用いる例を説明する。
【００３４】
図３に示すように、画素１１は、半導体基板２上に光電変換部１５を有する。図示する例において、半導体基板２上には、層間絶縁層４ｓ、４ａ、４ｂおよび４ｃが積層されており、それらの上に光電変換部１５の光電変換膜１５ｂが積層されている。光電変換膜１５ｂにおいて被写体からの光が入射する側の受光面１５ｈ上に、対向電極１５ａが設けられている。受光面１５ｈの反対側の面には、画素電極１５ｃが配置されている。
【００３５】
画素電極１５ｃは、複数の画素１１の間において電気的に分離されている。図３に例示する構成において、半導体基板２は、比較的高いアクセプタ濃度を有するウェル２ｗと、ソース／ドレイン拡散層２ｄとを有している。ここでは、ウェル２ｗはＰ型不純物領域であり、ソース／ドレイン拡散層２ｄはＮ型不純物領域である。
【００３６】
図示するように、フィードバックトランジスタ３８は、２つのソース／ドレイン拡散層２ｄと、半導体基板２上に形成された第一ゲート絶縁膜３８ｇと、第一ゲート絶縁膜３８ｇ上に形成された第一ゲート電極３８ｅとを含む。ソースまたはドレインとしての２つのソース／ドレイン拡散層２ｄの間に、チャネル領域３８ｃが形成される。
【００３７】
同様に、リセットトランジスタ３６は、２つのソース／ドレイン拡散層２ｄと、半導体基板２上に形成された第二ゲート絶縁膜３６ｇと、第二ゲート絶縁膜３６ｇ上に形成された第二ゲート電極３６ｅとを含む。ソースまたはドレインとしての２つのソース／ドレイン拡散層２ｄの間に、チャネル領域３６ｃが形成される。
【００３８】
図示する例では、リセットトランジスタ３６およびフィードバックトランジスタ３８は、ソース／ドレイン拡散層２ｄのうちの１つを共有している。また、増幅トランジスタ３４も同様に、２つのソース／ドレイン拡散層２ｄと、半導体基板２上に形成された第三ゲート絶縁膜３４ｇと、第三ゲート絶縁膜３４ｇ上に形成された第三ゲート電極３４ｅとを含む。
【００３９】
なお、図３では、増幅トランジスタ３４における２つのソース／ドレイン拡散層２ｄは示されておらず、第三ゲート絶縁膜３４ｇ、第三ゲート電極３４ｅ、および、２つのソース／ドレイン拡散層２ｄの間に形成されるチャネル領域３４ｃが示されている。アドレストランジスタ４０も、増幅トランジスタ３４とほぼ同様の構成を有し得る。
【００４０】
半導体基板２は、素子間の電気的な分離のための素子分離領域２ｓを有する。この例では、リセットトランジスタ３６およびフィードバックトランジスタ３８の組と、増幅トランジスタ３４およびアドレストランジスタ４０の組とが、素子分離領域２ｓによって分離されている。半導体基板２は、電極領域４２ｃを有する。電極領域４２ｃは、素子分離領域２ｓで囲まれることによって画素１１の４つのトランジスタ（増幅トランジスタ３４、リセットトランジスタ３６、フィードバックトランジスタ３８およびアドレストランジスタ４０）と電気的に分離されている。
【００４１】
図３に例示する構成において、第二容量素子４２は、電極領域４２ｃ上に設けられた誘電体層４２ｇと、誘電体層４２ｇを介して半導体基板２の一部に対向する第一電極４２ｅを含む。誘電体層４２ｇは、誘電体からなる。第二容量素子４２は、リセットトランジスタ３６のソースおよびドレインのうち、電荷蓄積領域４４に接続されていない側と電気的に接続されている。ここで説明する実施の形態において、第二容量素子４２は、いわゆるＭＩＳキャパシタであるが、後述するＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタであってもかまわない。また、第二容量素子４２の第一電極４２ｅは、金属から形成された電極ではなくポリシリコンから形成された電極であってもよい。半導体基板２のうち第一電極４２ｅに対向する部分である電極領域４２ｃは、第二容量素子４２における第二電極として機能する。電極領域４２ｃは、感度調整線３２（図２参照）と電気的に接続される。電極領域４２ｃには、感度調整線３２を介して、電圧源（ここでは垂直走査回路１６）から所定の電圧が印加される。電極領域４２ｃの電位を制御することにより、電荷蓄積領域４４の電位を制御し得る。言い換えれば、感度調整線３２を介して電極領域４２ｃに供給される電圧を調整することにより、撮像装置１０１の感度を調整し得る。
【００４２】
なお、半導体基板２の法線方向から見たとき、誘電体層４２ｇの形状および面積は、電極領域４２ｃの形状および面積と一致している必要はない。誘電体層４２ｇが電極領域４２ｃの全体を覆っている必要はない。誘電体層４２ｇが、電極領域４２ｃを囲む素子分離領域２ｓ上にも形成されていてもよい。例えばイオン注入により、ウェル２ｗの部分よりも不純物濃度の高い領域として電極領域４２ｃを形成してもよい。あるいは、ウェル２ｗの導電型とは異なる導電型の領域として電極領域４２ｃを形成してもよい。
【００４３】
また、図中において誘電体層４２ｇの厚さは、リセットトランジスタ３６の第二ゲート絶縁膜３６ｇ、および、フィードバックトランジスタ３８の第一ゲート絶縁膜３８ｇと同じ厚さで示されているが、必ずしもそのように設定されている必要はない。本実施の形態の場合、誘電体層４２ｇの実効膜厚は、リセットトランジスタ３６の第二ゲート絶縁膜３６ｇの実効膜厚よりも小さく、また、フィードバックトランジスタ３８の第一ゲート絶縁膜３８ｇの実効膜厚よりも小さい。
【００４４】
図３に示すように、上部電極４１ｗは、リセットトランジスタ３６のソースまたはドレイン（ソース／ドレイン拡散層２ｄ）と、増幅トランジスタ３４の第三ゲート電極３４ｅとを電気的に接続している。なお、本明細書における「上部」および「下部」の用語は、部材間の相対的な配置を示すために用いられており、本開示の撮像装置の姿勢を限定する意図ではない。図３に例示する構成において、上部電極４１ｗは、コンタクトプラグｃｐａ、配線層６ｓ、ビアｖａ、配線層６ａ、ビアｖｂ、配線層６ｂおよびビアｖｃを介して、画素電極１５ｃと電気的に接続されている。典型的には、コンタクトプラグｃｐａ、配線層６ｓ、６ａおよび６ｂ、ならびに、ビアｖａ〜ｖｃは、銅などの金属から形成される。ポリシリコンプラグｓｐ２、上部電極４１ｗ、コンタクトプラグｃｐａ、配線層６ｓ、６ａおよび６ｂ、ビアｖａ〜ｖｃ、ならびに、リセットトランジスタ３６のソースおよびドレインの一方（ここではドレイン）は、電荷蓄積領域として機能する。
【００４５】
図示するように、上部電極４１ｗは、第二容量素子４２の第一電極４２ｅの上まで延びている。上部電極４１ｗと、第一電極４２ｅと、これらの間に挟まれた絶縁膜４１ｇとから、第一容量素子４１が形成される。別の言い方をすれば、第一容量素子４１は、第二容量素子４２の第一電極４２ｅと、第一電極４２ｅ上に形成された絶縁膜４１ｇと、光電変換部１５の画素電極１５ｃに接続された上部電極４１ｗとを含んでいる。第一容量素子４１の上部電極４１ｗは、半導体基板２の法線方向から見たとき、その少なくとも一部が絶縁膜４１ｇを介して第一電極４２ｅと重なっている。この例では、第一容量素子４１と第二容量素子４２とは、容量素子を形成するための２つの電極のうちの１つを共有している。なお、絶縁膜４１ｇは、層間絶縁層４ｓの一部であり得る。
【００４６】
このように、絶縁膜４１ｇは、半導体基板２上に形成された層間絶縁層の一部であってもよいし、層間絶縁層とは異なる別個の絶縁膜（または絶縁層）であってもよい。ここでは、第一容量素子４１の上部電極４１ｗは、第二容量素子４２の第一電極４２ｅと同様に、ポリシリコンから形成される。ポリシリコンから形成された２つの電極の間に誘電体を挟んだ構造を有する容量素子のＣＶカーブは、比較的広い電圧範囲においてフラットな部分を有する。光量に応じて電荷蓄積領域４４の電圧が変化することに伴って、第一容量素子４１の電極間の電圧は、比較的大きな変動を示す。第一容量素子４１を構成する２つの電極をポリシリコンから形成すると、素子サイズの増大を抑制しつつ、フラットなＣＶ特性を有する高精度な容量素子を実現し得るので有益である。また、後述するように、撮像装置の製造工程における工程の数の増大を抑制するという利点も得られる。
【００４７】
（撮像装置１０１の動作の概略）
次に、図面を参照しながら、撮像装置１０１の動作の一例を説明する。以下に説明するように、図２に例示する構成によれば、リセットトランジスタ３６およびフィードバックトランジスタ３８のゲート電圧を適切に制御することにより、感度の異なる２つの動作モードを切り替えることが可能である。ここで説明する２つの動作モードは、比較的高い感度で撮像が可能な第一モード、および、比較的低い感度で撮像が可能な第二モードである。
【００４８】
まず、第一モードにおける撮像装置１０１の動作の概略を説明する。第一モードは、低照度のもとでの撮像に適したモードである。低照度のもとでは、感度が高いと有益である。しかしながら、感度が比較的高いと、ノイズも増幅されるおそれがある。本実施の形態によれば、比較的高い感度を実現しながら、ｋＴＣノイズの影響を低減または除去することが可能である。
【００４９】
図４は、第一モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。図４において、ＡＤＤ、ＲＳＴ、ＦＢ、およびＧＣＮＴは、それぞれ、アドレストランジスタ４０のゲート電圧、リセットトランジスタ３６のゲート電圧、フィードバックトランジスタ３８のゲート電圧および反転増幅器２４のゲイン調整端子２４ａに印加される電圧の変化の一例を模式的に示す。図４に示す例では、時刻ｔ０において、アドレストランジスタ４０、リセットトランジスタ３６およびフィードバックトランジスタ３８は、いずれもＯＦＦである。また、反転増幅器２４のゲイン調整端子２４ａの電圧は、ある所定の値である。簡単のため、以下では、電子シャッタの動作の説明を省略する。
【００５０】
まず、アドレス信号線３０の電位を制御することにより、アドレストランジスタ４０をＯＮにする（時刻ｔ１）。このとき、電荷蓄積領域４４に蓄積されている信号電荷の読み出しを行う。
【００５１】
次に、リセット信号線２６およびフィードバック制御線２８の電位を制御することにより、リセットトランジスタ３６およびフィードバックトランジスタ３８をＯＮにする（時刻ｔ２）。これにより、電荷蓄積領域４４とフィードバック線２５とがリセットトランジスタ３６およびフィードバックトランジスタ３８を介して接続され、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣが形成される。リセットドレインノード４６とフィードバック線２５との間にフィードバックトランジスタ３８を介在させることにより、リセットトランジスタ３６によって選択的にフィードバック回路ＦＣを形成して光電変換部１５の信号をフィードバックさせることができる。
【００５２】
この例では、フィードバック回路ＦＣの形成は、フィードバック線２５を共有する複数の画素１１のうちの１つに対して実行される。アドレストランジスタ４０のゲート電圧の制御により、フィードバック回路ＦＣの形成の対象となる画素１１を選択し、所望の画素１１に対して、後述するリセットおよびノイズキャンセルの少なくとも一方を実行し得る。ここでは、フィードバック回路ＦＣは、増幅トランジスタ３４、反転増幅器２４およびフィードバックトランジスタ３８を含む負帰還増幅回路である。時刻ｔ１においてＯＮとされたアドレストランジスタ４０は、増幅トランジスタ３４の出力をフィードバック回路ＦＣに対する入力として供給する。
【００５３】
電荷蓄積領域４４とフィードバック線２５とが電気的に接続されることにより、電荷蓄積領域４４がリセットされる。このとき、信号検出回路ＳＣの出力が負帰還されることにより、垂直信号線１８の電圧が、反転増幅器２４の正側の入力端子に印加された目標電圧Ｖｒｅｆに収束する。つまり、この例では、リセットにおける基準電圧は、目標電圧Ｖｒｅｆである。図２に例示する構成においては、電源電圧と接地（０Ｖ）との範囲内で目標電圧Ｖｒｅｆを任意に設定できる。言い換えれば、リセットにおける基準電圧として、一定の範囲内であれば任意の電圧を利用できる。電源電圧は、例えば３．３Ｖである。任意の電圧は、例えば電源電圧以外の電圧である。
【００５４】
また、時刻ｔ２において、反転増幅器２４のゲイン調整端子２４ａの電位を制御し、反転増幅器２４のゲインを低下させる。反転増幅器２４において、ゲインＧと帯域Ｂの積Ｇ×Ｂは一定であるため、ゲインＧを低下させると帯域Ｂは広くなる。帯域Ｂが広くなるとは、カットオフ周波数が高くなることを意味する。このため、負帰還増幅回路における、上述した収束を速めることが可能となる。
【００５５】
次に、リセットトランジスタ３６をＯＦＦにする（時刻ｔ３）。以下では、時刻ｔ２においてリセットトランジスタ３６およびフィードバックトランジスタ３８をＯＮしてからリセットトランジスタ３６をＯＦＦにするまでの期間（図４中の時刻ｔ２〜時刻ｔ３）を「リセット期間」と呼ぶことがある。図４中、リセット期間を矢印Ｒｓｔにより模式的に示す。時刻ｔ３においてリセットトランジスタ３６をＯＦＦすることによりｋＴＣノイズが発生する。そのため、リセット後における電荷蓄積領域４４の電圧にｋＴＣノイズが加わる。
【００５６】
図２を参照すればわかるように、フィードバックトランジスタ３８がＯＮである間は、フィードバック回路ＦＣが形成された状態が継続している。そのため、時刻ｔ３においてリセットトランジスタ３６をＯＦＦにすることによって生じたｋＴＣノイズは、フィードバック回路ＦＣの利得をＡとすると、１／（１＋Ａ）の大きさまでキャンセルされる。この例では、リセットトランジスタ３６をＯＦＦする直前（ノイズキャンセル開始の直前）における垂直信号線１８の電圧は、反転増幅器２４の負側の入力端子に印加された目標電圧Ｖｒｅｆとほぼ等しい。このように、ノイズキャンセル開始時における垂直信号線１８の電圧をノイズキャンセル後の目標電圧Ｖｒｅｆに近づけておくことにより、比較的短い時間でｋＴＣノイズをキャンセルすることができる。以下では、リセットトランジスタ３６をＯＦＦしてからフィードバックトランジスタ３８をＯＦＦにするまでの期間（図４中の時刻ｔ３〜時刻ｔ５）を「ノイズキャンセル期間」と呼ぶことがある。
【００５７】
図４中、ノイズキャンセル期間を矢印Ｎｃｌにより模式的に示す。また、時刻ｔ３において、反転増幅器２４のゲインは、低下させられた状態にある。このため、ノイズキャンセル期間の初期においては、高速にノイズのキャンセルを行うことができる。続いて、時刻ｔ４において、反転増幅器２４のゲイン調整端子２４ａの電位を制御し、反転増幅器２４のゲインを高くする。これにより、ノイズレベルをより低下させる。この時、ゲインＧと帯域Ｂの積Ｇ×Ｂは一定であるため、ゲインＧを高めることにより、帯域Ｂは狭くなる。帯域Ｂが狭くなるとは、カットオフ周波数が低くなることを意味する。つまり、負帰還増幅回路における収束に時間を要する。しかし、ｔ３〜ｔ４の間において、既に垂直信号線１８の電圧を収束レベル付近に制御しているため、収束すべき電圧の幅は小さくなっており、帯域が狭くなることによる収束時間の増大を抑制することができる。
【００５８】
このように、本実施の形態によれば、リセットトランジスタをＯＦＦすることによって生じるｋＴＣノイズを縮小し、かつ、発生したｋＴＣノイズを比較的短い時間でキャンセルすることが可能である。
【００５９】
次に、フィードバックトランジスタ３８をＯＦＦにし（時刻ｔ５）、所定の期間、露光を実行する。時刻ｔ５においてフィードバックトランジスタ３８をＯＦＦすることにより、ｋＴＣノイズが発生する。このとき電荷蓄積領域４４の電圧に加わるｋＴＣノイズの大きさは、画素１１中に第一容量素子４１および第二容量素子４２を設けず、フィードバックトランジスタ３８を電荷蓄積領域４４に直接接続した場合の（Ｃｆｄ／Ｃ２）１／２×（Ｃ１／（Ｃ１＋Ｃｆｄ））倍である。上記の式中、Ｃｆｄ、Ｃ１およびＣ２は、それぞれ、電荷蓄積領域４４の容量値、第一容量素子４１の容量値および第二容量素子４２の容量値を表す。なお、式中の「×」は乗算を表す。このように、第二容量素子４２の容量値Ｃ２が大きいほど、発生するノイズ自体が小さく、第一容量素子４１の容量値Ｃ１が小さいほど、減衰率が大きい。したがって、本実施の形態によれば、第一容量素子４１の容量値Ｃ１および第二容量素子４２の容量値Ｃ２を適切に設定することにより、フィードバックトランジスタ３８をＯＦＦすることによって生じるｋＴＣノイズを十分に縮小することが可能である。
【００６０】
図４中、露光の期間を矢印Ｅｘｐにより模式的に示す。露光の期間において所定のタイミングで、ｋＴＣノイズがキャンセルされたリセット電圧の読み出しを行う（時刻ｔ６）。なお、リセット電圧の読み出しに要する時間は短時間であるので、アドレストランジスタ４０のＯＮ状態が継続したままでリセット電圧の読み出しが実行されても構わない。時刻ｔ１と時刻ｔ２の間において読み出された信号と、時刻ｔ６において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。このようにして、ｋＴＣノイズおよび固定ノイズが除去された信号が得られる。
【００６１】
なお、リセットトランジスタ３６およびフィードバックトランジスタ３８がＯＦＦとされた状態において、第二容量素子４２は、第一容量素子４１を介して電荷蓄積領域４４に接続されている。ここで、第一容量素子４１を介さずに電荷蓄積領域４４と第二容量素子４２とを直接に接続した場合を想定する。この場合において、第二容量素子４２を直接に接続したときにおける、信号電荷を蓄積する領域全体の容量値は、（Ｃｆｄ＋Ｃ２）である。つまり、第二容量素子４２が比較的大きな容量値Ｃ２を有すると、信号電荷を蓄積する領域全体の容量値も大きな値となるので、高い変換ゲイン（高いＳＮ比といってもよい）が得られない。そこで、本実施の形態では、第一容量素子４１を介して第二容量素子４２を電荷蓄積領域４４に接続している。このような構成における、信号電荷を蓄積する領域全体の容量値は、（Ｃｆｄ＋（Ｃ１Ｃ２）／（Ｃ１＋Ｃ２））と表される。ここで、第一容量素子４１が比較的小さな容量値Ｃ１を有し、かつ、第二容量素子４２が比較的大きな容量値Ｃ２を有する場合、信号電荷を蓄積する領域全体の容量値は、おおよそ（Ｃｆｄ＋Ｃ１）となる。すなわち、信号電荷を蓄積する領域全体の容量値の増加は小さい。
【００６２】
このように、比較的小さな容量値を有する第一容量素子４１を介して第二容量素子４２を電荷蓄積領域４４に接続することにより、変換ゲインの低下を抑制することが可能である。
【００６３】
次に、図５を参照しながら、比較的低い感度で撮像が可能な第二モードにおける撮像装置１０１の動作の概略を説明する。第二モードは、高照度のもとでの撮像に適したモードである。高照度のもとでは、感度が低い方が有利である。比較的低い感度のもとでは、ノイズの影響が小さい反面、信号電荷の蓄積領域全体の容量が大きいことが要求される。
【００６４】
図５は、第二モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。図４を参照しながら説明した第一モードでは、リセットトランジスタ３６を用いて電荷蓄積領域４４をリセットする。これに対し、第二モードでは、以下に説明するように、リセットトランジスタ３６をＯＮとしたまま、フィードバックトランジスタ３８を用いて電荷蓄積領域４４をリセットする。つまり、第二モードの場合、フィードバックトランジスタ３８はリセットトランジスタとして機能する。図５に示すように、第二モードでは、リセットトランジスタ３６は、常にＯＮである。そして、時刻ｔ１において、第一モードと同様に、アドレストランジスタ４０をＯＮにする。このとき、電荷蓄積領域４４に蓄積されている信号電荷の読み出しを行う。反転増幅器２４のゲイン調整端子２４ａに印加される電圧は、ある所定の値である。
【００６５】
次に、フィードバックトランジスタ３８をＯＮにする（時刻ｔ２）。これにより、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣが形成され、電荷蓄積領域４４がリセットされる。このとき、リセットにおける基準電圧は、反転増幅器２４の正側の入力端子に印加された目標電圧Ｖｒｅｆである。また、時刻ｔ２において、反転増幅器２４のゲイン調整端子２４ａの電位を制御し、反転増幅器２４のゲインを低下させる。反転増幅器２４において、ゲインＧと帯域Ｂの積Ｇ×Ｂは一定であるため、ゲインＧを低下させると帯域Ｂは広くなる。帯域Ｂが広くなるとは、カットオフ周波数が高くなることを意味する。このため、負帰還増幅回路における、上述した収束を速めることが可能となる。
【００６６】
次に、フィードバックトランジスタ３８をＯＦＦにする（時刻ｔ４）。フィードバックトランジスタ３８をＯＦＦすることにより、ｋＴＣノイズが発生する。この例では、時刻ｔ４において、反転増幅器２４のゲインが低下させられた状態にある。このため、負帰還増幅回路における収束を高速で行うことができる。時刻ｔ２において、反転増幅器２４のゲイン調整端子２４ａの電位を制御することによって、反転増幅器２４のゲインを高くしておいてもよい。この場合、負帰還増幅回路における収束に時間を要するが、帯域Ｂを狭くすることができる。帯域Ｂを狭くするとは、カットオフ周波数を低くすることを意味する。ゲイン調整端子２４ａの電位（反転増幅器２４のゲインといってもよい）は、ノイズの縮小に許容可能な時間を考慮して適切に設定されればよい。その後、所定の期間、露光を実行する。露光の期間において所定のタイミングで、リセット電圧の読み出しを行う（時刻ｔ５）。
【００６７】
第二モードでは、ノイズキャンセル期間が存在していない。しかしながら、高照度のもとでの撮像に利用される第二モードでは、ショットノイズが支配的であり、ｋＴＣノイズによる影響は小さい。時刻ｔ１と時刻ｔ２の間において読み出された信号と、時刻ｔ５において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。
【００６８】
以上の説明からわかるように、図２に例示する構成では、リセットトランジスタ３６は、電荷蓄積領域４４をリセットするリセットトランジスタの機能と、第一モードおよび第二モードを切り替えるためのスイッチの機能とを兼ねている。このような構成によれば、比較的容易に画素を微細化し得る。
【００６９】
この例では、リセットトランジスタ３６におけるＯＮおよびＯＦＦの切り替えにより、リセットトランジスタ３６を介して第二容量素子４２を電荷蓄積領域４４に接続するか、第一容量素子４１を介して第二容量素子４２を電荷蓄積領域４４に接続するかを切り替えることができる。すなわち、リセットトランジスタ３６をオン・オフすることによって、画素電極１５ｃの電位の変化量を切り換えることが可能である。言い換えると、リセットトランジスタ３６をオン・オフすることにより、撮像装置の感度を切り替えることが可能である。このように、図２に例示する構成において、リセットトランジスタ３６は、ゲイン切替用トランジスタとして利用可能である。
【００７０】
第二容量素子４２は、第一モードにおけるｋＴＣノイズ縮小の機能と、信号電荷の蓄積領域全体の容量増大の機能とを兼ねている。本実施の形態によれば、画素内の素子数の増加を抑制しながら、簡易な構成でダイナミックレンジを拡大することが可能である。このことは、画素の微細化において特に有益である。
【００７１】
次に、図６および図７を参照しながら、第二モードにおける発明者の知見を説明する。
【００７２】
第二モードを選択した場合、つまり、リセットトランジスタ３６がＯＮの状態で光電変換部１５に太陽光のような高照度光が入射した場合、光電変換膜１５ｂに多数のキャリアが生成される。そのため、画素電極１５ｃ、および、画素電極１５ｃにつながる電荷蓄積領域４４、および、これに直接接続されるライン（すなわち、図６中第一エリア１１１内）は、対向電極１５ａに電圧を印加する蓄積制御線１７の電圧まで上昇する可能性がある。特に、光電変換膜１５ｂが有機薄膜の場合、蓄積制御線１７には１０Ｖ程度の高い電圧が印加される場合がある。したがって、より多数のキャリアが光電変換によって生成されるため、電荷蓄積領域４４、および電荷蓄積領域４４に接続しているラインが高電圧になる。また、リセットトランジスタ３６が常にＯＮの状態であるため、電荷蓄積領域４４の高電圧化に伴い、リセットトランジスタ３６のソース電圧Vsbも上昇する。リセットトランジスタ３６のソース側に接続されるリセットドレインノード４６、および、これに直接接続されるラインも同様に電圧が上昇する。
【００７３】
そこで発明者は、撮像装置１０１の信頼性を確保するために、電荷蓄積領域４４の電圧が、所定のクリッピング電圧Ｖｃｌ以上になると、クリッピング動作によりオフとなるリセットトランジスタ３６を採用した。ここで、所定のクリッピング電圧Ｖｃｌは、対向電極１５ａに印加される電圧未満の電圧である。また、所定のクリッピング電圧Ｖｃｌは、増幅トランジスタ３４に供給される電源電圧ＡＶＤＤ未満の電圧であってもよい。
【００７４】
具体的には、例えば、リセット信号線２６の電位を４．１ｖに上げて、リセットトランジスタ３６をオンし、撮像装置１０１の感度を低感度側に切り替えて第二モードにした場合、リセットトランジスタ３６を図７に示すような特性となるようにした。つまり、リセットトランジスタ３６のバックバイアス効果に相当するVsb - Vt_bカーブと、直線Vt_b=４．１-Vsbとが交差するポイントがクリッピング電圧Ｖｃｌとなるようなリセットトランジスタ３６を採用した。ここで、Vt_bはリセットトランジスタ３６の閾値電圧を意味する。これにより、リセットドレインノード４６がクリッピング電圧Ｖｃｌとなると、リセットトランジスタ３６がオフとなる。すなわち、リセットドレインノード４６の電位がクリッピングされ、クリッピング電圧Ｖｃｌ以上には上昇しない。本実施の形態の場合は、クリッピング電圧Ｖｃｌを３Ｖ程度とした。クリッピング電圧Ｖｃｌは、リセットにおける基準電圧以上であって、対向電極１５ａに印加される電圧未満の任意の電圧に設定してもよい。
【００７５】
このようにクリッピング電圧がＶｃｌであるトランジスタをリセットトランジスタ３６に採用することにより、リセットドレインノード４６およびリセットドレインノード４６につながるフィードバックトランジスタ３８、第二容量素子４２など、第二エリア１１２内のデバイスについても、クリッピング電圧Ｖｃｌ以上に上昇しなくなる。したがって、第二エリア１１２内のデバイスについて、高耐圧化が必須ではなくなる。高耐圧化の例としては、リセットドレインノード４６に接続される素子について、酸化膜などの絶縁膜を厚くすることが挙げられる。リセットドレインノード４６に接続される素子とは、例えば、第二容量素子４２や、フィードバックトランジスタ３８である。高耐圧化の別の例としては、リセットドレインノード４６に接続されるラインについて、隣り合う、かつ異なる電圧が印加されるラインとの間隔である配線間隔を広げることが挙げられる。第二エリア１１２内のデバイスについて高耐圧化が必須でなくなるため、撮像装置１０１の高性能化および高容量化の少なくとも一方を図ることが可能となる。
【００７６】
具体的には、図３に示すように、フィードバックトランジスタ３８の第一ゲート酸化膜３８ｇの実効膜厚を、リセットトランジスタ３６の第二ゲート酸化膜３６ｇの実効膜厚よりも小さくすることができる。ここで、フィードバックトランジスタ３８の第一ゲート酸化膜３８ｇの実効膜厚が、リセットトランジスタ３６の第二ゲート酸化膜３６ｇの実効膜厚よりも小さいとは、誘電率が同じになるように換算した場合の、フィードバックトランジスタ３８の第一ゲート酸化膜３８ｇの厚みが、リセットトランジスタ３６の第二ゲート酸化膜３６ｇの厚みよりも小さいことを意味する。このことによりフィードバックトランジスタ３８の高性能化を図ることができる。フィードバックトランジスタ３８の第一ゲート酸化膜３８ｇの実効膜厚は、リセットトランジスタ３６の第二ゲート酸化膜３６ｇの実効膜厚に対して８０％以下であってもよいし、５０％以下であってもよい。また、フィードバックトランジスタ３８の第一ゲート酸化膜３８ｇの実効膜厚は、リセットトランジスタ３６の第二ゲート酸化膜３６ｇの実効膜厚に対して３０％以上に設定してもよい。フィードバックトランジスタ３８の第一ゲート酸化膜３８ｇの実効膜厚をそのように設定することにより、フィードバックトランジスタ３８を安定に動作させることができる。
【００７７】
例えば第一ゲート酸化膜３８ｇと第二ゲート酸化膜３６ｇとを同じ材料で構成する場合は、図３のように、フィードバックトランジスタ３８の第一ゲート酸化膜３８ｇの膜厚そのものを、リセットトランジスタ３６の第二ゲート酸化膜３６ｇの膜厚よりも小さくしてもよい。しかし、第一ゲート酸化膜３８ｇの膜厚そのものは、必ずしも第二ゲート酸化膜３６ｇの膜厚よりも小さくなるとは限らない。第一ゲート酸化膜３８ｇと第二ゲート酸化膜３６ｇとを構成する材料の誘電率によっては、第一ゲート酸化膜３８ｇの膜厚の方が第二ゲート酸化膜３６ｇの膜厚よりも大きくなる場合もあり得る。
【００７８】
また、第二容量素子４２の誘電体層４２ｇの実効膜厚を、リセットトランジスタ３６の第二ゲート酸化膜３６ｇの実効膜厚よりも小さくすることができる。このことにより第二容量素子４２の高容量化を図ることができる。第二容量素子４２の誘電体層４２ｇの実効膜厚は、リセットトランジスタ３６の第二ゲート酸化膜３６ｇの実効膜厚に対して８０％以下であってもよいし、５０％以下であってもよい。第二容量素子４２の誘電体層４２ｇの実効膜厚は、フィードバックトランジスタ３８の第一ゲート酸化膜３８ｇの実効膜厚以下に設定してもよい。これにより、第二容量素子４２のさらなる高容量化を図ることができる。また、第二容量素子４２の誘電体層４２ｇの実効膜厚は、リセットトランジスタ３６の第二ゲート酸化膜３６ｇの実効膜厚に対して３０％以上に設定してもよい。第二容量素子４２の誘電体層４２ｇの実効膜厚をそのように設定することにより、第二容量素子４２の信頼性を高めることができる。第二容量素子４２の高容量化を図ることにより、撮像装置１０１におけるリセットノイズの低減と、高飽和とを同時に達成することができる。このことにより、撮像装置１０１の更なる高ダイナミックレンジ化が可能となる。
【００７９】
また、リセットドレインノード４６に接続されるラインの配線間隔を狭くすることができる。例えば図３に示すように、第一間隔Ｓｂは、リセットトランジスタ３６のソース又はドレインに接続され、第一電圧が印加される配線３６１と、配線３６１に隣接し、第一電圧とは異なる第二電圧が印加される配線３６２との間隔である。第二間隔Ｓａは、画素電極１５ｃと電荷蓄積領域４４とを接続する配線３６３と、配線３６３に隣接する配線３６４との間隔である。このとき、第一間隔Ｓｂを第二間隔Ｓａよりも小さくすることができるので、撮像装置１０１の高密度化を図ることができる。
【００８０】
以下、図３を用いて具体的に説明する。図３において、配線３６１は、リセットトランジスタ３６のソースおよびドレインのうち、フィードバックトランジスタ３８に接続されている側に接続している。すなわち、配線３６１は、リセットドレインノード４６に接続されている。配線３６１には、第一電圧が印加される。配線３６２は、配線３６１に隣接している。配線３６２は、フィードバックトランジスタ３８のゲートに接続している。配線３６２は、フィードバック制御線２８に接続している。配線３６２には、第一電圧とは異なる第二電圧が印加される。配線３６３は、画素電極１５ｃと、上部電極４１ｗとを接続している。言い換えると、配線３６３は、画素電極１５ｃと、リセットトランジスタ３６のソースおよびドレインのうち、フィードバックトランジスタ３８に接続されていない側に接続している。つまり、配線３６３は、画素電極１５ｃと、電荷蓄積領域４４とを接続している。配線３６４は、配線３６３および配線３６１に隣接している。配線３６４は、リセットトランジスタ３６のゲートに接続している。配線３６４は、リセット信号線２６に接続している。
【００８１】
図３において、配線３６１と配線３６２との間隔、配線３６１と配線３６４との間隔、および配線３６４と配線３６３との間隔は、それぞれＳｂ、Ｓｂ、Ｓａと現される。図３において、Ｓａ＞Ｓｂとなっている。つまり、リセットドレインノード４６に接続される配線である配線３６１と、配線３６１に隣接する配線３６２との間隔を、リセットドレインノード４６に接続されていない配線である配線３６３および配線３６３に隣接する配線３６４との間隔よりも小さく設定している。このことにより、撮像装置１０１の高密度化を図ることができる。図３において、配線３６１と配線３６２との間隔、および配線３６１と配線３６４との間隔は、異なっていてもよい。
【００８２】
（撮像装置の製造方法）
次に、図８〜図１０を参照しながら、撮像装置１０１の製造方法の一例を説明する。
【００８３】
まず、半導体基板２を用意する。ここでは、Ｐ型シリコン基板を用いる。次に、リソグラフィを用いて、パターニングされたレジストのマスクを半導体基板２上に形成する。その後、所定の注入条件のもとでアクセプタ（例えばホウ素（Ｂ））をイオン注入することにより、ウェル２ｗを形成する。
【００８４】
次に、リソグラフィを用いて、画素１１に配置すべきトランジスタのチャネル領域を形成するためのレジストマスク（レジストパターン）を形成する。ここでは、画素１１内に、増幅トランジスタ３４、リセットトランジスタ３６、フィードバックトランジスタ３８およびアドレストランジスタ４０の４つのトランジスタを形成する。レジストマスクは、各トランジスタのチャネル領域となるべき部分以外の部分を覆うように形成される。その後、所定の注入条件のもとでアクセプタまたはドナーをイオン注入することにより、各トランジスタのチャネル領域を形成する。図８では、増幅トランジスタ３４のチャネル領域３４ｃ、リセットトランジスタ３６のチャネル領域３６ｃおよびフィードバックトランジスタ３８のチャネル領域３８ｃが図示されている。イオン注入を用いることにより、各トランジスタにおいて所望の特性を実現し得る。例えば、リセットトランジスタ３６のクリッピング電圧をＶｃｌに設定することができる。
【００８５】
また、ここでは、半導体基板２の所定の領域に開口を有するレジストマスクを使用して、半導体基板２の所定の領域にドナー（例えば砒素（Ａｓ））をイオン注入する。つまり、この例では、半導体基板２の所定の領域にイオン注入を実行することによって電極領域４２ｃが形成される。
【００８６】
次に、例えばＩＳＳＧ（Ｉｎ  Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）によりゲート酸化を行い、半導体基板２の主面上にゲート酸化物の膜を形成する。典型的には、ゲート酸化物は、二酸化シリコン（ＳｉＯ2）である。次に、化学的気相堆積（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ））により、ゲート電極を形成するための材料をゲート酸化物上に堆積する。ここでは、ゲート酸化物上にポリシリコンの膜を形成する。
【００８７】
次に、リソグラフィによりポリシリコン膜の上にレジストマスクを形成し、ドライエッチングを実行することにより、ゲート酸化物の膜およびポリシリコンの膜から、それぞれ、ゲート絶縁膜（第三ゲート絶縁膜３４ｇ、第二ゲート絶縁膜３６ｇ、第一ゲート絶縁膜３８ｇ）およびゲート電極（第三ゲート電極３４ｅ、第二ゲート電極３６ｅ、第一ゲート電極３８ｅ）を形成する。このとき、半導体基板２のうち、４つのトランジスタのゲート絶縁膜およびゲート電極が形成される領域とは異なる領域の上にも、ゲート酸化物の膜およびポリシリコンの膜の積層体が形成されるようにパターニングを実行する。これにより、半導体基板２の一部上に誘電体層４２ｇおよび第一電極４２ｅが順に積層された構造を形成することができる。つまり、４つのトランジスタのゲート絶縁膜およびゲート電極の形成と並行して、ＭＩＳキャパシタとしての第二容量素子４２を形成することができる（図８参照）。このように、本実施の形態によれば、工程を増加させることなく、画素１１内に第二容量素子４２を形成することが可能である。
【００８８】
次に、リソグラフィにより、各トランジスタのソース領域およびドレイン領域となるべき部分を覆うレジストマスクを形成する。その後、所定の注入条件のもとでアクセプタのイオン注入を行うことにより、素子分離領域２ｓを形成する。このとき、素子分離領域２ｓを形成するためのアクセプタは、各トランジスタのゲート電極（第三ゲート電極３４ｅ、第二ゲート電極３６ｅ、第一ゲート電極３８ｅ）および第二容量素子４２の第一電極４２ｅの直下には直接には打ち込まれない。ここでは、リセットトランジスタ３６およびフィードバックトランジスタ３８の組、増幅トランジスタ３４およびアドレストランジスタ４０の組、ならびに、第二容量素子４２を囲むように素子分離領域２ｓが形成される。素子分離領域２ｓの形成後、レジストマスクを除去する。
【００８９】
次に、リソグラフィにより、各トランジスタのソース領域およびドレイン領域となるべき部分に開口を有するレジストマスクを形成する。その後、所定の注入条件のもとでドナーのイオン注入を行うことにより、ソース／ドレイン拡散層２ｄを形成する（図８参照）。このとき、画素１１内のトランジスタのゲート電極、および、第二容量素子４２の第一電極４２ｅの少なくとも一方に、いわゆるゲート注入を適用してドナーをイオン注入してもよい。
【００９０】
次に、各トランジスタのゲート電極および第二容量素子４２の第一電極４２ｅを構成するポリシリコン層と、半導体基板２とを覆う絶縁膜をＣＶＤによって形成する。典型的には、このとき形成される絶縁膜は、二酸化シリコン膜である。
【００９１】
次に、リソグラフィにより、ポリシリコン層および半導体基板２を覆う絶縁膜上に、コンタクトホール形成のためのレジストマスクを形成する。その後、ドライエッチングにより、各トランジスタのゲート電極上およびソース／ドレイン拡散層２ｄ上に、コンタクトホールｃｈｇおよびコンタクトホールｃｈｓをそれぞれ形成することにより、絶縁層４８を形成する（図９参照）。なお、コンタクトホールは、第二容量素子４２の第一電極４２ｅ上にも形成される。第一電極４２ｅ上のコンタクトホールは、第一電極４２ｅをリセットドレインノード４６に電気的に接続するために設けられる。
【００９２】
次に、絶縁層４８に形成されたコンタクトホールｃｈｓおよびコンタクトホールｃｈｇを介してドナーのイオン注入を行うことにより、各トランジスタのゲート電極およびソース／ドレイン拡散層２ｄに、比較的高い不純物濃度を有する領域を形成する（図９において不図示）。その後、アニールによって注入された不純物の活性化を行うことにより、比較的高い不純物濃度を有する領域を低抵抗化する。
【００９３】
次に、ＣＶＤなどにより、高濃度のＮ型不純物を含むポリシリコンの膜を絶縁層４８上に堆積する。このとき、絶縁層４８に設けられたコンタクトホール（コンタクトホールｃｈｓ、ｃｈｇ）の内部にもポリシリコンを堆積する。
【００９４】
次に、リソグラフィにより、レジストマスクを形成する。レジストマスクの形成後、ドライエッチングにより、絶縁層４８上にポリシリコン層を形成するとともに、絶縁層４８上のポリシリコン層とソース／ドレイン拡散層２ｄとを接続するポリシリコンプラグ（ポリシリコンプラグｓｐ１、ｓｐ２）、および、絶縁層４８上のポリシリコン層と各トランジスタのゲート電極（第三ゲート電極３４ｅ、第二ゲート電極３６ｅ、第一ゲート電極３８ｅ）とを接続するポリシリコンプラグ（ポリシリコンプラグｓｐ３）を形成する。なお、電荷蓄積領域４４（例えば図６参照）の一部を構成するソース／ドレイン拡散層２ｄとのコンタクトとして、ポリシリコンから形成されたプラグを用いることにより、金属プラグを用いたときのような金属／半導体界面に起因する結晶欠陥の影響を回避し得るので、暗電流を抑制するという利点が得られる。その後、絶縁層４８上のポリシリコン層表面をシリサイド化によって低抵抗化し、導電層としてのポリシリコン層ｓ１を形成する（図１０参照）。
【００９５】
このとき、ポリシリコンのパターニングによって、リセットトランジスタ３６のソースまたはドレインと、増幅トランジスタ３４の第三ゲート電極３４ｅとを接続する導電部（ポリシリコン配線）を形成する。パターニングは、この導電部の少なくとも一部が、絶縁層４８を介して第二容量素子４２の第一電極４２ｅに重なるように行う。これにより、絶縁膜が２つのポリシリコン層に挟まれた構造を有する第一容量素子４１を形成することができる。上記から明らかなように、第一容量素子４１の上部電極４１ｗは、ポリシリコン層ｓ１の一部であり得る。また、第一容量素子４１が有する絶縁膜４１ｇは、絶縁層４８の一部であり得る。本実施の形態１によれば、工程を増加させることなく、画素１１内に第一容量素子４１を形成することが可能である。
【００９６】
ポリシリコン層ｓ１の形成後、層間絶縁層４ｓ、配線層６ｓと上部電極４１ｗとの間の接続のためのコンタクトプラグｃｐａ、配線層６ｓ、層間絶縁層４ａ、ビアｖａ、配線層６ａ、層間絶縁層４ｂ、ビアｖｂ、配線層６ｂ、層間絶縁層４ｃおよびビアｖｃを順次形成する。なお、層間絶縁層の数などは、任意に設定可能であり、４層である必要はない。
【００９７】
層間絶縁層４ｃ上に光電変換部１５を形成することにより、図３に示す画素１１が得られる。
【００９８】
以上に説明したように、撮像装置１０１は、公知の半導体製造技術を用いて製造することが可能である。このようにして得られた撮像装置１０１と、光電変換膜１５ｂの受光面１５ｈ上に被写体の像を結像させる光学系とにより、カメラシステムを構成できる。光電変換部１５の対向電極１５ａ上に、保護膜、カラーフィルタおよびレンズ（マイクロレンズ）などをさらに形成してもよい。
【００９９】
（実施の形態２）
実施の形態１に係る適用回路については図２を例として用いたが、実施の形態２では、図１１に示すように画素ごとにフィードバック動作を行ってもよい。
【０１００】
図１１は、実施の形態２に係る撮像装置における画素１１の、例示的な回路構成を模式的に示す。
【０１０１】
図１１に例示するように、実施の形態２の撮像装置は、画素１１の各列に反転増幅器２４（図２参照）の代わりに切替回路５０が設けられている点で、実施の形態１に係る撮像装置１０１と異なる。このため、実施の形態２に係る撮像装置の各列を構成している複数の画素１１において、フィードバック線２５は、画素１１間を接続していない。
【０１０２】
各画素１１において、フィードバック線２５は、フィードバックトランジスタ３８のソースまたはドレインのうち、リセットドレインノード４６に接続されていない側と接続されている。アドレストランジスタ４０は、増幅トランジスタ３４のソースまたはドレインの一方とフィードバック線２５との間に設けられている。アドレストランジスタ４０のフィードバック線２５に接続されたソースまたはドレインは、垂直信号線１８に接続されている。以下、実施の形態１に係る撮像装置１０１と異なる点を主として説明する。
【０１０３】
切替回路５０は、電源配線２２に並列に接続されたスイッチ素子５１１、５１２と、垂直信号線１８に並列に接続されたスイッチ素子５２２、５２１とを含む。スイッチ素子５１１、５１２はそれぞれ、電源電圧（ＡＶＤＤ）および基準電位（ＡＶＳＳ）に接続される。また、スイッチ素子５２２、５２１はそれぞれ、定電流源２７２、２７１を介して、電源電圧（ＡＶＤＤ）および基準電位（ＡＶＳＳ）に接続される。
【０１０４】
画素１１において、信号読み出し時には、アドレストランジスタ４０のゲートにアドレス信号線３０を介して電圧を印加することによって各列の画素１１の１つを選択する。また、切替回路５０のスイッチ素子５１１およびスイッチ素子５２１をオンにすることによって、例えば、増幅トランジスタ３４からアドレストランジスタ４０へ向かう向きに定電流源２７１から電流が流れ、増幅トランジスタ３４で増幅された電荷蓄積ノード４４の電位が検出される。
【０１０５】
一方、リセット動作には、切替回路５０のスイッチ素子５１２およびスイッチ素子５２２をオンにすることによって、アドレストランジスタ４０および増幅トランジスタ３４には信号読み出し時とは逆向きの電流が流れる。これにより増幅トランジスタ３４、アドレストランジスタ４０、フィードバック線２５、フィードバックトランジスタ３８およびリセットトランジスタ３６を含むフィードバック回路ＦＣが構成される。この時、アドレストランジスタ４０および増幅トランジスタ３４がカスコード接続されているため、大きなゲインを得ることができる。そのため、フィードバック回路ＦＣは、大きな利得でノイズキャンセルを行うことができる。
【０１０６】
本実施形態の撮像装置は、リセットトランジスタ３６およびフィードバックトランジスタ３８を制御することによって、実施の形態１に係る撮像装置と同様、比較的高い感度で撮像が可能な第一モード、および、比較的低い感度で撮像が可能な第二モードで動作させることができる。また、本実施形態の撮像装置は、上記実施の形態と同様に、ｋＴＣノイズを低減することが可能である。
【０１０７】
また、本実施形態の撮像装置によれば、反転増幅器２４を備えておらず、アドレストランジスタ４０および増幅トランジスタ３４は、信号検出回路ＳＣと、フィードバック回路ＦＣのアンプとを兼ねている。このため、撮像装置の回路を構成する面積を小さくすることができる。また、撮像装置の消費電力を低減することができる。さらに、カスコード接続によって大きなゲインを得ることができるため、第一容量素子４１および第二容量素子４２の容量が小さい場合でも、ｋＴＣノイズを低減することが可能となる。
【０１０８】
図１１に示す画素１１における各素子のレイアウトは、実施の形態１において説明した、画素１１におけるレイアウトとほぼ同様であり得る。また、各素子のデバイス構造もほぼ同様であり得る。したがって、画素１１における各素子のレイアウトおよびデバイス構造の説明を省略する。画素１１の製造方法は、図７〜図１０を参照して説明した製造方法と同様であり得る。したがって、実施の形態２に係る画素１１の製造方法の説明を省略する。
【０１０９】
（実施の形態３）
上述の実施形態では、半導体基板２に電極領域４２ｃを設け、いわゆるＭＩＳキャパシタとして第二容量素子４２を形成している。しかしながら、信号検出回路ＳＣにおける高容量の容量素子の構成は、上述した例に限定されない。以下に説明するように、金属または金属化合物から形成された２つの電極の間に誘電体が挟まれた構造を有する容量素子を、半導体基板２と光電変換部１５との間に設けられた層間絶縁層内に配置してもよい。以下では、金属または金属化合物から形成された２つの電極の間に誘電体が挟まれた構造を「ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造」と呼ぶことがある。半導体基板２と光電変換部１５との間の層間絶縁層内に配置される容量素子を、いわゆるＭＩＭ構造を有する容量素子として形成することにより、より大きな容量値を得やすい。以下に説明するデバイス構造は、上述の実施形態のいずれにも適用可能である。
【０１１０】
図１２は、画素のデバイス構造の他の一例を模式的に示す。
【０１１１】
図１２に示す画素１１は、半導体基板２と画素電極１５ｃとの間に配置された容量素子６２を有する。容量素子６２は、上部電極６２ｕと、下部電極６２ｂと、上部電極６２ｕおよび下部電極６２ｂの間に配置された第二の誘電体層６２ｄとを含む。図示するように、下部電極６２ｂは、上部電極６２ｕよりも画素電極１５ｃから遠くに、つまり、上部電極６２ｕよりも半導体基板２の近くに配置されている。
【０１１２】
ここでは、層間絶縁層４ｃ上に下部電極６２ｂが形成されており、容量素子６２は、層間絶縁層４ｃと光電変換膜１５ｂとの間に設けられた層間絶縁層４ｄに覆われている。このように、光電変換部１５と増幅トランジスタ３４の第三ゲート電極３４ｅとの間に下部電極６２ｂおよび上部電極６２ｕを配置することにより、増幅トランジスタ３４のゲート電極３４ｅを含む配線層と、下部電極６２ｂおよび上部電極６２ｕとの間の干渉を抑制し得る。したがって、比較的大きな電極面積を有する容量素子６２を形成することが可能である。
【０１１３】
下部電極６２ｂは、典型的には、金属電極または金属窒化物電極である。下部電極６２ｂを形成するための材料の例は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｏ、ＲｕおよびＰｔである。下部電極６２ｂは、層間絶縁層４ｄ内に設けられた配線層の一部であってもよい。
【０１１４】
下部電極６２ｂ上には、第二容量層６２ｄが積層されている。この例では、第二容量層６２ｄは、下部電極６２ｂにおいて画素電極１５ｃに対向する側の表面と、側面とを覆っている。
【０１１５】
第二容量層６２ｄは、層間絶縁層４ｄを構成する材料（典型的には二酸化シリコン）とは異なる材料（例えば金属酸化物または金属窒化物）から形成されてもよい。半導体基板２と光電変換部１５との間に設けられた層間絶縁層内に容量素子６２を配置すると、第二容量層６２ｄを形成するための材料として、比較的高い誘電率を有する材料を採用することが比較的容易である。そのため、比較的大きな容量値を実現しやすい。第二容量層６２ｄを形成するための材料の例は、Ｚｒ、Ａｌ、Ｌａ、Ｂａ、Ｔａ、Ｔｉ、Ｂｉ、Ｓｒ、Ｓｉ、ＹおよびＨｆからなる群から選択された１種以上を含有する酸化物または窒化物である。第二容量層６２ｄを形成するための材料は、２元系化合物であってもよいし、３元系化合物または４元系化合物であってもよい。第二容量層６２ｄを形成するための材料として、例えば、ＨｆＯ2、Ａｌ2Ｏ3、ＺｒＯ2、ＴｉＯ2、ＳｒＴｉＯ3など、比較的高い誘電率を有する材料を用い得る。第二容量層６２ｄが、互いに異なる材料から形成された２以上の層を含んでいてもよい。
【０１１６】
第二容量層６２ｄ上には、上部電極６２ｕが積層されている。この例では、上部電極６２ｕは、第二容量層６２ｄにおいて画素電極１５ｃに対向する側の表面と、側面とを覆っている。上部電極６２ｕは、典型的には、金属電極または金属窒化物電極である。すなわち、ここでは、容量素子６２は、いわゆるＭＩＭ構造を有する。上部電極６２ｕを形成するための材料としては、下部電極６２ｂを形成するための材料と同様の材料を用い得る。上部電極６２ｕは、層間絶縁層４ｄ内に設けられた配線層の一部であってもよい。
【０１１７】
上部電極６２ｕと第二の誘電体層６２ｄとの間に、Ｃｕ、Ａｌなどの金属またはポリシリコンなどから形成された保護層を配置してもよい。上部電極６２ｕと第二の誘電体層６２ｄとの間に保護層を配置することにより、製造工程における第二の誘電体層６２ｄの損傷を抑制し得るので、上部電極６２ｕと下部電極６２ｂとの間におけるリーク電流の発生を抑制し得る。
【０１１８】
上部電極６２ｕは、開口ＡＰを有する。開口ＡＰ内には、ビアｖｄ、接続部６６ｕおよび接続部６６ｂが配置されている。接続部６６ｕおよび接続部６６ｂは、上部電極６２ｕおよび下部電極６２ｂとそれぞれ同層である。図示するように、ビアｖｄ、接続部６６ｕおよび接続部６６ｂを介して、光電変換部１５の画素電極１５ｃと、増幅トランジスタ３４の第三ゲート電極３４ｅとの接続を有するビアｖｃとが接続される。ビアｖｄは、銅などの金属から形成され得る。ビアｖｄ、接続部６６ｕおよび接続部６６ｂは、単位画素セル６０Ａにおける電荷蓄積領域の一部を構成する。
【０１１９】
図１２に例示する構成において、下部電極６２ｂのうち、ビアｖｄの右側に示す部分は、ビアｖｃ１、配線層６ｂ、ビアｖｂ１、配線層６ａ、ビアｖａ１、配線層６ｓ、および、層間絶縁層４ｓ内に設けられたコンタクトプラグｃｐｂを介して、第二容量素子４２の第一電極４２ｅに接続されている。すなわち、下部電極６２ｂは、図１２において不図示のリセットドレインノード４６との接続を有する。ここでは、下部電極６２ｂは、単位画素セル６０Ａごとに設けられた単一の電極であり、図１２において開口ＡＰの左右に分離して示す、下部電極６２ｂの２つの部分は、等電位である。
【０１２０】
この例では、上部電極６２ｕは、下部電極６２ｂと同層に形成された接続部６４ｂを覆っている。この接続部６４ｂは、ビアｖｃ３、配線層６ｂ、ビアｖｂ３、配線層６ａおよびビアｖａ３を介して、配線層６ｓの一部である配線６ｚに接続されている。この配線６ｚは、図２０において不図示の感度調整線３２との接続を有する。すなわち、容量素子６２は、上述の第二容量素子４２と電気的に並列に接続されており、第二容量素子４２と同様に機能する。すなわち、この例では、画素１１は、第一容量素子４１と、容量素子６２および第二容量素子４２とが直列に接続された容量回路を有している。
【０１２１】
画素内に容量素子６２を形成することにより、第二容量素子４２を省略可能である。第二容量素子４２を省略した場合には、電極領域４２ｃのための領域を半導体基板２において確保する必要がない。そのため、半導体基板２における素子レイアウトの設計の自由度が向上する。例えば、電極領域４２ｃの省略により、画素サイズを低減し得る。あるいは、半導体基板２上のトランジスタ（例えば増幅トランジスタ３４）のサイズを拡大し得る。トランジスタのサイズの拡大により、トランジスタの特性のバラつきを低減し得るので、単位画素セル間における感度バラつきを低減し得る。また、トランジスタのサイズの拡大により、駆動能力が向上、つまり、相互コンダクタンスｇmが向上するので、ノイズをより低減し得る。
【０１２２】
なお、この例では、上部電極６２ｕは、光電変換部１５の画素電極１５ｃに対向する面とは反対側の面において、ビアｖｃ３に電気的に接続されている。このように、上部電極６２ｕと感度調整線３２との間の電気的接続のためのコンタクトを半導体基板２に近い側の面に設けることにより、配線の複雑化を回避し得る。また、上部電極６２ｕと光電変換部１５の画素電極１５ｃとの間の距離を縮小し得るので、互いに隣接する画素間における、電荷を蓄積する領域同士の寄生容量を低減し得る。
【０１２３】
撮像装置１０１の動作時、上部電極６２ｕには、感度調整線３２を介して所定の電圧が印加される。なお、ここでは、上部電極６２ｕは、下部電極６２ｂと同様に、単位画素セル６０Ａごとに設けられた単一の電極である（後述する図２１参照）。よって、図２０において開口ＡＰの左右に分離している上部電極６２ｕの２つの部分は、等電位である。
【０１２４】
図１３は、画素１１を半導体基板２の法線方向から見たときの、上部電極６２ｕ、第二の誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す。図１３に示すように、半導体基板２の法線方向から見たときにおける上部電極６２ｕの形状と、下部電極６２ｂの形状とが一致している必要はない。半導体基板２の法線方向から見たとき、上部電極６２ｕが、下部電極６２ｂの少なくとも一部と対向する部分を含んでいればよい。
【０１２５】
この例では、下部電極６２ｂおよび上部電極６２ｕは、画素１１において大きな領域を占めている。そのため、下部電極６２ｂおよび上部電極６２ｕの少なくとも一方を遮光性の電極として形成することにより、下部電極６２ｂまたは上部電極６２ｕを遮光層として機能させ得る。例えば上部電極６２ｕを遮光層として機能させることにより、画素電極１５ｃ間に形成された間隙を通過した光を上部電極６２ｕによって遮ることが可能である。これにより、画素電極１５ｃ間に形成された間隙を通過した光が半導体基板２上のトランジスタ（例えば増幅トランジスタ３４）のチャネル領域に入射することを抑制し得る。例えば、上部電極６２ｕとして、厚さが１００ｎｍのＴａＮ電極を形成することにより、十分な遮光性を実現し得る。
【０１２６】
本実施の形態によれば、半導体基板２上のトランジスタのチャネル領域への迷光の入射を抑制してトランジスタの特性のシフト、例えば閾値電圧の変動を抑制し得る。半導体基板２上のトランジスタのチャネル領域への迷光の入射を抑制することにより、各画素のトランジスタの特性が安定化し、複数の画素間でのトランジスタの動作のバラつきを低減し得る。このように、半導体基板２上のトランジスタのチャネル領域への迷光の入射を抑制することは、撮像装置の信頼性の向上に貢献する。
【０１２７】
（実施の形態４）
図１４を参照して、本実施の形態の撮像装置１０１を備えたカメラシステム１０５を説明する。
【０１２８】
図１４は、本実施の形態によるカメラシステム１０５の構成例を模式的に示す。カメラシステム１０５は、レンズ光学系６０１と、撮像装置１０１と、システムコントローラ６０３と、カメラ信号処理部６０４とを備えている。
【０１２９】
レンズ光学系６０１は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系６０１は、撮像装置１０１の撮像面に光を集光する。
【０１３０】
撮像装置１０１として、上述の実施の形態による撮像装置１０１が用いられる。システムコントローラ６０３は、カメラシステム１０５全体を制御する。システムコントローラ６０３は、例えばマイクロコンピュータによって実現され得る。
【０１３１】
カメラ信号処理部６０４は、撮像装置１０１からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部６０４は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部６０４は、例えばＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。
【０１３２】
本実施の形態によるカメラシステムによれば、上述の実施の形態による撮像装置を利用することによって、読出時のリセットノイズ（ｋＴＣノイズ）を適切に抑制して電荷を正確に読み出すことができ、良好な画像を取得できる。
【０１３３】
加えて、被写体が暗く、比較的高い感度で撮像が可能な第一モードと、被写体が明るく低い感度で撮像が可能な第二モードとを切り替えて撮影することが可能なカメラシステムを実現することが可能である。さらに、第二モードにおいて太陽光の様な高い照度の光が入射した場合でも、撮像装置１０１を簡易かつ効果的に保護することができる。したがって、広いダイナミックレンジと低ノイズ化を実現することが可能となる。
【０１３４】
なお、本開示は、上記実施の形態に限定されるものではない。例えば、本明細書において記載した構成要素を任意に組み合わせて、また、構成要素のいくつかを除外して実現される別の実施の形態を本開示の実施の形態としてもよい。また、上記実施の形態に対して本開示の主旨、すなわち、請求の範囲に記載される文言が示す意味を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例も本開示に含まれる。
【産業上の利用可能性】
【０１３５】
本開示の実施の形態は、デジタルカメラなどに有用である。
【符号の説明】
【０１３６】
２      半導体基板
１１    画素
１５    光電変換部
１５ａ  対向電極
１５ｂ  光電変換膜
１５ｃ  画素電極
１６    垂直走査回路
１７    蓄積制御線
１８    垂直信号線
１９    負荷回路
２０    カラム信号処理回路
２１    水平信号読み出し回路
２２    電源配線
２３    水平共通信号線
２４    反転増幅器
２４ａ  ゲイン調整端子
２５    フィードバック線
２６    リセット信号線
２８    フィードバック制御線
３０    アドレス信号線
３２    感度調整線
３４    増幅トランジスタ
３４ｅ  第三ゲート電極
３４ｇ  第三ゲート絶縁膜
３６    リセットトランジスタ
３６ｅ  第二ゲート電極
３６ｇ  第二ゲート絶縁膜
３８    フィードバックトランジスタ
３８ｅ  第一ゲート電極
３８ｇ  第一ゲート絶縁膜
４０    アドレストランジスタ
４１    第一容量素子
４１ｇ  絶縁膜
４２    第二容量素子
４２ｅ  第一電極
４２ｇ  誘電体層
４４    電荷蓄積領域
４５    容量回路
４６    リセットドレインノード
４８    絶縁層
６２    容量素子
１０１  撮像装置
１０５  カメラシステム
６０１  レンズ光学系
６０３  システムコントローラ
６０４  カメラ信号処理部
【図１】
2018186268.tif 000003
【図２】
2018186268.tif 000004
【図３】
2018186268.tif 000005
【図４】
2018186268.tif 000006
【図５】
2018186268.tif 000007
【図６】
2018186268.tif 000008
【図７】
2018186268.tif 000009
【図８】
2018186268.tif 000010
【図９】
2018186268.tif 000011
【図１０】
2018186268.tif 000012
【図１１】
2018186268.tif 000013
【図１２】
2018186268.tif 000014
【図１３】
2018186268.tif 000015
【図１４】
2018186268.tif 000016