(57)【要約】【課題】簡素な構成で伝送エラーに対処できるようにする。【解決手段】シリアル通信システム１は、シリアルインターフェース１３を介して第１の通信部１１から第２の通信部１２へ送信データを送信する送信部２１と、送信データを受信する受信部３１と、第２の通信部１２が受信した送信データを返信データとして第１の通信部１１へ返信する返信部３２と、送信データと返信データとを比較する比較部２２と、送信データと返信データとの比較結果を示すようにイネーブル信号及びクロック信号を制御する制御部２３と、イネーブル信号及びクロック信号に基づいて送信データと返信データとが一致しているか否かを判定する判定部３３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の通信部と、
第２の通信部と、
イネーブル信号及びクロック信号を利用してシリアルデータを伝送するシリアルインターフェースと、
前記シリアルインターフェースを介して前記第１の通信部から前記第２の通信部へ送信データを送信する送信部と、
前記送信データを受信する受信部と、
前記第２の通信部が受信した前記送信データを返信データとして前記第１の通信部へ返信する返信部と、
前記送信データと前記返信データとを比較する比較部と、
前記送信データと前記返信データとの比較結果を示すように前記イネーブル信号及び前記クロック信号を制御する制御部と、
前記イネーブル信号及び前記クロック信号に基づいて前記送信データと前記返信データとが一致しているか否かを判定する判定部と、
を備える、
シリアル通信システム。
【請求項２】
前記比較結果は、前記イネーブル信号のアクティブ状態又はインアクティブ状態と前記クロック信号のアクティブ状態又はインアクティブ状態との組み合わせにより示される、
請求項１に記載のシリアル通信システム。
【請求項３】
前記制御部は、前記比較結果が一致である場合に前記イネーブル信号及び前記クロック信号の両方をインアクティブ状態にし、前記比較結果が不一致である場合に前記イネーブル信号をインアクティブ状態にすると共に前記クロック信号をアクティブ状態にする、
請求項１又は２に記載のシリアル通信システム。
【請求項４】
前記比較部は、前記送信データの送信タイミングから遅延した内部送信データと、前記返信データとを比較する、
請求項１〜３のいずれか１項に記載のシリアル通信システム。
【請求項５】
前記遅延は、前記送信タイミングと前記返信データの受信タイミングとの時間差に対応するように設定される、
請求項４に記載のシリアル通信システム。
【請求項６】
前記制御部は、前記送信データと前記返信データとが不一致である場合に、前記送信データが再送信されるように前記送信部を制御する、
請求項１〜５のいずれか１項に記載のシリアル通信システム。
【請求項７】
イネーブル信号及びクロック信号を利用してシリアルデータを伝送するシリアルインターフェースと、前記シリアルインターフェースを介して受信した送信データを前記送信データの送信元へ返信データとして返信するスレーブ通信デバイスとを含むシリアル通信システムにおいて使用されるマスタ通信デバイスであって、
前記シリアルインターフェースを介して前記スレーブ通信システムへ前記送信データを送信する送信部と、
前記送信データと前記返信データとを比較する比較部と、
前記送信データと前記返信データとの比較結果を示すように前記イネーブル信号及び前記クロック信号を制御する制御部と、
を備える、
マスタ通信デバイス。
【請求項８】
イネーブル信号及びクロック信号を利用してシリアルデータを伝送するシリアルインターフェースと、前記シリアルインターフェースを介して送信データを送信し、前記送信データと返信データとの比較結果を示すように前記イネーブル信号及び前記クロック信号を制御するマスタ通信デバイスとを含むシリアル通信システムにおいて使用されるスレーブ通信デバイスであって、
前記送信データを受信する受信部と、
前記受信部が受信した前記送信データを前記返信データとして前記マスタ通信デバイスへ返信する返信部と、
前記イネーブル信号及び前記クロック信号に基づいて前記送信データと前記返信データとが一致しているか否かを判定する判定部と、
を備える、
スレーブ通信デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル通信システム、マスタ通信デバイス、及びスレーブ通信デバイスに関する。
【背景技術】
【０００２】
データ通信の方式として、データを伝送路に１ビットずつ連続的に送出するシリアル通信がある。シリアル通信における伝送エラーを検出する方法として、パリティビットを利用する方法、送信データと受信データとを比較する方法等がある。
【０００３】
マスタ側の通信デバイスからスレーブ側の通信デバイスへシリアルデータを送信するシステムにおいて、スレーブが受信したデータをマスタに返信し、マスタは自らが送信した送信データとスレーブから返信された返信データとを比較し、両者が一致した場合に出力指示信号Ｓ−ＬＣを生成してスレーブに送信する構成が開示されている（特許文献１）。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
シリアル通信においては、各種条件に応じて発生するノイズ等の影響により、シリアルデータが伝送路上で変化する伝送エラーが発生する場合がある。このような伝送エラーにパリティビットを利用して対処する場合には、送信側（マスタ）は本来の送信データにパリティビットを付加しなければならない。そのため、スループットの低下等の問題が生じる。
【０００５】
送信データと受信データ（返信データ）とを比較する方法によれば、パリティビットのような本来不要なデータを付加する必要がなくなるため、スループットの問題を解決することができる。しかし、従来技術においては、上記出力指示信号Ｓ−ＬＣのような比較結果を示す信号を生成し、この信号を専用の伝送路を介してマスタからスレーブへ送信する必要がある。そのため、回路の複雑化等の問題がある。
【０００６】
本発明は、上記に鑑みてなされたものであって、簡素な構成で伝送エラーに対処することができるシリアル通信システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明は、第１の通信部と、第２の通信部と、イネーブル信号及びクロック信号を利用してシリアルデータを伝送するシリアルインターフェースと、前記シリアルインターフェースを介して前記第１の通信部から前記第２の通信部へ送信データを送信する送信部と、前記送信データを受信する受信部と、前記第２の通信部が受信した前記送信データを返信データとして前記第１の通信部へ返信する返信部と、前記送信データと前記返信データとを比較する比較部と、前記送信データと前記返信データとの比較結果を示すように前記イネーブル信号及び前記クロック信号を制御する制御部と、前記イネーブル信号及び前記クロック信号に基づいて前記送信データと前記返信データとが一致しているか否かを判定する判定部と、を備えるシリアル通信システムである。
【発明の効果】
【０００８】
本発明によれば、簡素な構成で伝送エラーに対処することができるシリアル通信システムを提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態に係るシリアル通信システムの機能的構成を例示する図である。
【図２】図２は、実施の形態に係るシリアル通信システムのハードウェア構成を例示する図である。
【図３】図３は、実施の形態に係る送信データ及び返信データの伝送時におけるタイミングチャートを例示する図である。
【図４】図４は、実施の形態に係る送信データと返信データとの比較結果が一致である場合におけるタイミングチャートを例示する図である。
【図５】図５は、実施の形態に係る送信データと返信データとの比較結果が不一致である場合におけるタイミングチャートを例示する図である。
【図６】図６は、実施の形態に係るシリアル通信システムにおいて伝搬遅延量が比較的小さい場合におけるタイミングチャートを例示する図である。
【図７】図７は、実施の形態に係るシリアル通信システムにおいて伝搬遅延量が比較的大きい場合におけるタイミングチャートを例示する図である。
【発明を実施するための形態】
【００１０】
図１は、実施の形態に係るシリアル通信システム１の機能的構成を例示する図である。シリアル通信システム１はマスタ通信デバイス（以下、マスタと略記する）１１（第１の通信部）、スレーブ通信デバイス（以下、スレーブと略記する）１２（第２の通信部）、及びシリアルインターフェース１３を含む。
【００１１】
マスタ１１は主に所定のシリアルデータ（送信データ）を送信する役割を担う通信デバイスである。スレーブ１２は主に送信データを受信する役割を担う通信デバイスである。シリアルインターフェース１３はイネーブル信号、クロック信号等を利用してマスタ１１とスレーブ１２との間でシリアルデータの伝送（シリアル通信）を可能にするインターフェースである。
【００１２】
本実施の形態に係るマスタ１１は送信部２１、比較部２２、及び制御部２３を含む。
【００１３】
送信部２１はシリアルインターフェース１３を介してマスタ１１からスレーブ１２へ送信データを送信する。
【００１４】
比較部２２は送信データとスレーブ１２から返信された返信データとを比較する。
【００１５】
制御部２３は送信データと返信データとの比較結果を示すようにイネーブル信号及びクロック信号を制御する。換言すれば、制御部２３は比較部２２による比較処理の完了後、イネーブル信号及びクロック信号の各状態を比較結果に対応するように変化させる。例えば、制御部２３は比較結果が「一致」であるか「不一致」であるかに応じて、イネーブル信号及びクロック信号をアクティブ状態又はインアクティブ状態を変化させる。これにより、比較処理後のイネーブル信号及びクロック信号に基づいて送信データと返信データとが一致しているか否かを判定することが可能となる。
【００１６】
本実施の形態に係るスレーブ１２は受信部３１、返信部３２、及び判定部３３を含む。
【００１７】
受信部３１はマスタ１１から送信された送信データを受信する。
【００１８】
返信部３２は受信部３１が受信した送信データを返信データとしてマスタ１１へ返信する。
【００１９】
判定部３３はイネーブル信号及びクロック信号に基づいて送信データと返信データとが一致しているか否かを判定する。
【００２０】
上記構成により、スレーブ１２（判定部３３）はイネーブル信号及びクロック信号に基づいて、送信データと返信データ（受信部３１が受信したデータ）とが一致しているか否かを判定することができる。すなわち、本実施の形態においては、イネーブル信号及びクロック信号がシリアルデータを伝送するためだけでなく、送信データと返信データとが一致しているか否かを示すためにも利用される。これにより、比較結果を示す新たな信号を生成したり、そのような信号を伝送するための新たな信号線を設けたりする必要がなくなるため、簡素な構成で伝送エラーに対処することが可能となる。
【００２１】
上述したマスタ１１、スレーブ１２、及びシリアルインターフェース１３を含むシリアル通信システム１の具体的なハードウェア構成は特に限定されるべきものではなく、使用状況に応じて公知又は新規な要素を利用して適宜設計されるべきものである。シリアル通信システム１の構築に利用され得る要素として、例えばパラレルシリアル変換回路、レジスタ、フリップフロップ、ラッチ回路、比較回路、ゲート回路、カウンタ、シリアルパラレル変換回路、クロック生成回路、３ステートバッファ、シリアルバス、マイクロプロセッサ、制御プログラム等が挙げられる。
【００２２】
図２は、実施の形態に係るシリアル通信システム１のハードウェア構成を例示する図である。マスタ１１はパラレルシリアル変換回路（以下、ＰＳ回路と略記する）１０１、比較回路１０２、及び制御回路１０３を含む。ＰＳ回路１０１は送信部２１の少なくとも一部を構成する。比較回路１０２は比較部２２の少なくとも一部を構成する。制御回路１０３は制御部２３の少なくとも一部を構成する。スレーブ１２はシリアルパラレル変換回路（以下、ＳＰ回路と略記する）１１１を含む。ＳＰ回路１１１は受信部３１、返信部３２、及び判定部３３の少なくとも一部を構成する。シリアル通信システム１はイネーブル信号線１２１、クロック信号線１２２、データ入力線１２３、及びデータ出力線１２４を含む。イネーブル信号線１２１、クロック信号線１２２、データ入力線１２３、及びデータ出力線１２４はシリアルインターフェース１３の少なくとも一部を構成する。
【００２３】
イネーブル信号線１２１はイネーブル信号ＳＥＮを伝送する。イネーブル信号ＳＥＮはシリアル通信の実行／非実行を切り換える信号であるが、本実施の形態においては送信データと返信データとの比較結果を示す信号としても使用される。イネーブル信号ＳＥＮの状態（アクティブ状態、インアクティブ状態等）は、例えば３ステートバッファ、マイクロプロセッサ等を利用して構成される制御回路１０３により制御される。イネーブル信号線１２１は制御回路１０３とＳＰ回路１１１とを接続している。
【００２４】
クロック信号線１２２はクロック信号ＳＣＫを伝送する。クロック信号ＳＣＫはシリアル通信における同期をとるための信号であるが、本実施の形態においては送信データと返信データとの比較結果を示す信号としても使用される。イネーブル信号ＳＥＮの状態（アクティブ状態、インアクティブ状態等）は制御回路１０３により制御される。クロック信号線１２２は制御回路１０３とＳＰ回路１１１とを接続している。
【００２５】
データ入力線１２３はマスタ１１からの送信データＳＤＩを伝送する。ＰＳ回路１０１はパラレルデータ１５１（ＤＡＴＡ［ｎ：０］）をシリアルデータである送信データＳＤＩに変換して送信する。データ入力線１２３はＰＳ回路１０１とＳＰ回路１１１とを接続し、ＰＳ回路１０１と比較回路１０２とを接続している。
【００２６】
データ出力線１２４はスレーブ１２からの返信データＳＤＯを伝送する。データ出力線１２４はＳＰ回路１１１と比較回路１０２とを接続している。ＳＰ回路１１１はデータ入力線１２３を介して入力された送信データＳＤＩを、シリアルデータのまま返信データＳＤＯとしてデータ出力線１２４を介して比較回路１０２へ返信する。ＳＰ回路１１１は入力された送信データＳＤＩをパラレルデータ１５２（ＤＡＴＡ［ｎ：０］）に変換する。ＳＰ回路１１１はイネーブル信号線１２１を介して入力されたイネーブル信号ＳＥＮ及びクロック信号線１２２を介して入力されたクロック信号１２２に基づいて送信データＳＤＩと返信データＳＤＯとが一致するか否かを判定する。ＳＰ回路１１１はその判定結果に基づいて、ＳＰ回路１１１が受信した送信データＳＤＩ又はＳＰ回路１１１が変換したパラレルデータ１５２の使用可否を判定する。
【００２７】
図３は、実施の形態に係る送信データＳＤＩ及び返信データＳＤＯの伝送時におけるタイミングチャートを例示する図である。本実施の形態に係るシリアル通信はイネーブル信号ＳＥＮがＬ（Low）の場合にアクティブとなり、Ｈ（High）の場合にインアクティブとなる。また、シリアル通信はクロック信号ＳＣＫがＬの場合にアクティブとなり、Ｈの場合にインアクティブとなる。すなわち、シリアルデータである送信データＳＤＩ及び返信データＳＤＯの伝送はイネーブル信号ＳＥＮ及びクロック信号ＳＣＫの両方がＬのときに実行され、いずれか一方又は両方がＨのときには実行されない。
【００２８】
シリアル通信の開始時において、制御回路１０３は先ずクロック信号ＳＣＫをＨに維持し、その後イネーブル信号ＳＥＮをＬにし、その後クロック信号ＳＣＫを所定の周期でＬが出現するように振動させる。その後、制御回路１０３はクロック信号ＳＣＫの立ち下がりエッジに同期して送信データＳＤＩの各ビットＤｎ，Ｄｎ−１，…，Ｄ０がデータ入力線１２３に出力されるようにＰＳ回路１０１を制御する。本例に係るＰＳ回路１０１はパラレルデータ１５１の各ビットＤｎ，Ｄｎ−１，…，Ｄ０を上位ビットから順に出力する。ＰＳ回路１０１が最後のビットＤ０を出力すると、制御回路１０３はクロック信号ＳＣＫをＨに維持する。
【００２９】
スレーブ１２のＳＰ回路１１１から返信される返信データＳＤＯの各ビットＤｎ，Ｄｎ−１，…，Ｄ０はデータ出力線１２４を介して比較回路１０２に入力される。本実施の形態に係る返信データＳＤＯの各ビットＤｎ，Ｄｎ−１，…，Ｄ０は送信データＳＤＩに対応する各立ち下がりエッジの次の各立ち上がりエッジに同期して入力される。すなわち、返信データＳＤＯは送信データＳＤＩの出力タイミングから１／２クロック周期分遅延して比較回路１０２に入力される。比較回路１０２は送信データＳＤＩの各ビットＤｎ，Ｄｎ−１，…，Ｄ０の内容（値）と返信データＳＤＯの各ビットＤｎ，Ｄｎ−１，…，Ｄ０の内容とを比較する。
【００３０】
図４は、実施の形態に係る送信データＳＤＩと返信データＳＤＯとの比較結果が一致である場合におけるタイミングチャートを例示する図である。本実施の形態に係る比較回路１０２はＰＳ回路１０１から出力された送信データＳＤＩに基づいて内部送信データＳＤＩ＿ｉｎｎｅｒを生成し、内部送信データＳＤＩ＿ｉｎｎｅｒと返信データＳＤＯとを比較する。
【００３１】
内部送信データＳＤＩ＿ｉｎｎｅｒは送信データＳＤＩと同一のビットＤｎ，Ｄｎ−１，…，Ｄ０から構成され、送信データＳＤＩの送信タイミングから所定の遅延が与えられたシリアルデータである。内部送信データＳＤＩ＿ｉｎｎｅｒの遅延は送信データＳＤＩの送信タイミングと返信データＳＤＯの受信タイミング（例えば比較回路１０２に入力されるタイミング）との時間差に対応するように設定される。本実施の形態においては、送信データＳＤＩの送信タイミングはクロック信号ＳＣＫの各立ち下がりエッジであり、返信データＳＤＯの受信タイミングはこれらの各立ち下がりエッジの次の各立ち上がりエッジである。すなわち、返信データＳＤＯの受信タイミングは送信データＳＤＩの送信タイミングより１／２クロック分遅延している。これに対応して、本実施の形態に係る内部送信データＳＤＩ＿ｉｎｎｅｒに与えられる遅延は１／２クロックとなっている。
【００３２】
図４は送信データＳＤＩと返信データＳＤＯとが一致している場合を示している。この場合、制御回路１０３は、内部送信データＳＤＩ＿ｉｎｎｅｒ及び返信データＳＤＯの最後のビットＤ０が比較回路１０２に入力された後、すなわち比較回路１０２による比較処理が完了した後に、イネーブル信号ＳＥＮ及びクロック信号ＳＣＫの両方をインアクティブ状態のＨにする。
【００３３】
比較処理後のイネーブル信号ＳＥＮ及びクロック信号ＳＣＫはイネーブル信号線１２１及びクロック信号線１２２を介してスレーブ１２のＳＰ回路１１１に受信される。ＳＰ回路１１１は受信したイネーブル信号ＳＥＮ及びクロック信号ＳＣＫの状態に基づいて比較結果が一致であると判定し、ＳＰ回路１１１が受信した送信データＳＤＩ又はＳＰ回路１１１が変換したパラレルデータ１５２の使用を許可する。
【００３４】
図５は、実施の形態に係る送信データＳＤＩと返信データＳＤＯとの比較結果が不一致である場合におけるタイミングチャートを例示する図である。本例においては内部送信データＳＤＩ＿ｉｎｎｅｒ（送信データＳＤＩ）と返信データＳＤＯとの間で３番目のビットＤ２の値が相違している。
【００３５】
このように比較結果が不一致である場合には、制御回路１０３は比較回路１０２による比較処理の完了後にイネーブル信号ＳＥＮをインアクティブ状態のＨにし、クロック信号ＳＣＫをアクティブ状態のＬにする。また、制御回路１０３は比較結果が不一致である場合に、送信データＳＤＩが再送信されるようにＰＳ回路１０１を制御することが好ましい。
【００３６】
スレーブ１２のＳＰ回路１１１は図５に示すような状態のイネーブル信号ＳＥＮ及びクロック信号ＳＣＫに基づいて比較結果が不一致であると判定し、ＳＰ回路１１１が受信した送信データＳＤＩ又はＳＰ回路１１１が変換したパラレルデータ１５２の使用を禁止する。
【００３７】
上記のように、比較処理の完了後におけるイネーブル信号ＳＥＮ及びクロック信号ＳＣＫの各状態（Ｈ又はＬ）の組み合わせを比較結果に応じて変更することにより、イネーブル信号ＳＥＮ及びクロック信号ＳＣＫを利用してマスタ１１からスレーブ１２に比較結果を伝達することができる。なお、イネーブル信号ＳＥＮ及びクロック信号ＳＣＫによる比較結果の示し方は上記例に限られるものではない。例えば、両信号ＳＥＮ，ＳＣＫをアクティブ状態にする組み合わせ、アクティブ／インアクティブ以外の状態を含む組み合わせ等を利用してもよい。
【００３８】
以下に、マスタ１１及びスレーブ１２間における信号の伝搬遅延を考慮した構成について説明する。
【００３９】
図６は、実施の形態に係るシリアル通信システム１において伝搬遅延量Ｄ１が比較的小さい場合におけるタイミングチャートを例示する図である。図６においてスレーブ１２側のクロック信号ＳＣＫ＿ｓがマスタ１１側のクロック信号ＳＣＫ＿ｍよりＤ１だけ遅延していることが示されている。これに伴い、スレーブ１２に受信された送信データＳＤＩ＿ｓはマスタ１１から送信された送信データＳＤＩ＿ｍよりＤ１だけ遅延しており、マスタ１１に受信された返信データＳＤＯ＿ｍはスレーブ１２から送信された返信データＳＤＯ＿ｓよりＤ１だけ遅延している。結果的にマスタ１１側の送信データＳＤＩ＿ｍの送信タイミングとマスタ１１側の返信データＳＤＯ＿ｍの受信タイミングとの間には時間差Ｔ１が生じているが、時間差Ｔ１はクロック信号ＳＣＫ＿ｍの１クロック周期より小さくなっている。
【００４０】
このように時間差Ｔ１が１クロック周期より小さい場合には、内部送信データＳＤＩ＿ｉｎｎｅｒの遅延量Ｄｉ１を１／２クロック周期に設定し、内部送信データＳＤＩ＿ｉｎｎｅｒと返信データＳＤＯ＿ｍとの比較タイミングを送信データＳＤＩ＿ｍの送信タイミング（立ち下がりエッジ）から１クロック周期分遅延させることにより、内部送信データＳＤＩ＿ｉｎｎｅｒと返信データＳＤＯ＿ｍとを正確に比較することができる。
【００４１】
図７は、実施の形態に係るシリアル通信システム１において伝搬遅延量Ｄ２が比較的大きい場合におけるタイミングチャートを例示する図である。図７においてスレーブ１２側のクロック信号ＳＣＫ＿ｓがマスタ１１側のクロック信号ＳＣＫ＿ｍよりＤ２だけ遅延していることが示されている。これに伴い、スレーブ１２に受信された送信データＳＤＩ＿ｓはマスタ１１から送信された送信データＳＤＩ＿ｍよりＤ２だけ遅延しており、マスタ１１に受信された返信データＳＤＯ＿ｍはスレーブ１２から送信された返信データＳＤＯ＿ｓよりＤ２だけ遅延している。結果的にマスタ１１側の送信データＳＤＩ＿ｍの送信タイミングとマスタ１１側の返信データＳＤＯ＿ｍの受信タイミングとの間には時間差Ｔ２が生じており、時間差Ｔ２はクロック信号ＳＣＫ＿ｍの１クロック周期より大きくなっている。
【００４２】
このように時間差Ｔ２が１クロック周期より大きい場合には、内部送信データＳＤＩ＿ｉｎｎｅｒの遅延量Ｄｉ２を１クロック周期に設定し、内部送信データＳＤＩ＿ｉｎｎｅｒと返信データＳＤＯ＿ｍとの比較タイミングを送信データＳＤＩ＿ｍの送信タイミングから３／２クロック周期分遅延させることにより、内部送信データＳＤＩ＿ｉｎｎｅｒと返信データＳＤＯ＿ｍとを正確に比較することができる。
【００４３】
上記のように、マスタ１１及びスレーブ１２間における伝搬遅延量Ｄ１，Ｄ２の大きさに応じて内部送信データＳＤＩ＿ｉｎｎｅｒの遅延量Ｄｉ１，Ｄｉ２及び比較タイミングを調整することにより、比較処理を正確に行うことが可能となる。
【００４４】
以上のように、本実施の形態によれば、シリアル通信に利用されるイネーブル信号ＳＥＮ及びクロック信号ＳＣＫを利用して、送信データＳＤＩと返信データＳＤＯとの比較結果をスレーブ１２に伝達することが可能となる。これにより、比較結果を示す専用の信号を生成したり、専用の信号線を設けたりする必要がなくなるため、簡素な構成で伝送エラーに対処することが可能となる。
【００４５】
以上、本発明の実施の形態を説明したが、上記実施の形態は例として提示したものであり、発明の範囲を限定することを意図するものではない。この新規な実施の形態はその他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更、及び組み合わせを行うことができる。この実施の形態及びその変形は発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１  シリアル通信システム
１１  マスタ通信デバイス
１２  スレーブ通信デバイス
１３  シリアルインターフェース
２１  送信部
２２  比較部
２３  制御部
３１  受信部
３２  返信部
３３  判定部
１０１  パラレルシリアル変換回路
１０２  比較回路
１０３  制御回路
１１１  シリアルパラレル変換回路
１２１  イネーブル信号線
１２２  クロック信号線
１２３  データ入力線
１２４  データ出力線
１５１，１５２  パラレルデータ
ＳＥＮ  イネーブル信号
ＳＣＫ  クロック信号
ＳＤＩ  送信データ
ＳＤＩ＿ｉｎｎｅｒ  内部送信データ
ＳＤＯ  返信データ
【先行技術文献】
【特許文献】
【００４７】
【特許文献１】特開平１１−２８４６０５号公報
【図１】
2018019185.tif 000003
【図２】
2018019185.tif 000004
【図３】
2018019185.tif 000005
【図４】
2018019185.tif 000006
【図５】
2018019185.tif 000007
【図６】
2018019185.tif 000008
【図７】
2018019185.tif 000009