(57)【要約】【課題】電源が遮断された際の電源オフシーケンスにおいてディスチャージ回路への電源を確保しつつ、簡易な構成としてコストを抑え、ディスクリート部品の使用に伴う動作のバラツキの影響を低減する仕組みを提供する。【解決手段】本制御回路は、制御信号に応じて負荷への電源供給を制御するとともに、電源オフシーケンスにおいて負荷に蓄えられた電荷を放電させるロードスイッチＩＣと、ロードスイッチＩＣへの制御信号が入力される入力端子と、ロードスイッチＩＣへ電源を供給する第１の電源回路と、負荷への電源を供給する第２の電源回路と、第１の電源回路とロードスイッチＩＣとの間に設けられ、該ロードスイッチＩＣへの電源供給を切り替える第１のスイッチ部と、第１のスイッチ部とロードスイッチＩＣとの間に設けられ、第１の電源回路からの電源供給が遮断又は低下すると、ロードスイッチＩＣに電源を供給して前記電源オフシーケンスを実行させるバックアップ電源部とを備える。【選択図】  図７
2018109832.tif 000002
【特許請求の範囲】
【請求項１】
制御回路であって、
制御信号に応じて負荷への電源供給を制御するとともに、電源オフシーケンスにおいて該負荷に蓄えられた電荷を放電させるロードスイッチＩＣと、
前記ロードスイッチＩＣへの前記制御信号が入力される入力端子と、
前記ロードスイッチＩＣへ電源を供給する第１の電源回路と、
前記負荷への電源を供給する第２の電源回路と、
前記第１の電源回路と前記ロードスイッチＩＣとの間に設けられ、該ロードスイッチＩＣへの電源供給を切り替える第１のスイッチ手段と、
前記第１のスイッチ手段と前記ロードスイッチＩＣとの間に設けられ、前記第１の電源回路からの電源供給が遮断又は低下すると、前記ロードスイッチＩＣに電源を供給して前記電源オフシーケンスを実行させるバックアップ電源手段と
を備えることを特徴とする制御回路。
【請求項２】
前記第１のスイッチ手段は、ダイオードであることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記入力端子と前記ロードスイッチＩＣとの間に設けられ、前記制御信号のレベルを固定する電位固定手段とをさらに備えることを特徴とする請求項２に記載の制御回路。
【請求項４】
前記第１のスイッチ手段は、トランジスタであることを特徴とする請求項１に記載の制御回路。
【請求項５】
前記第１のスイッチ手段と前記バックアップ電源手段との間の制御ラインと、前記入力端子と前記ロードスイッチＩＣとの間の電源ラインとを接続するように設けられ、前記制御信号のレベルを固定する電位固定手段とをさらに備えることを特徴とする請求項４に記載の制御回路。
【請求項６】
前記電位固定手段は、前記入力端子からの制御信号が駆動されない場合に、前記ロードスイッチＩＣが前記電源オフシーケンスを実行する電位に固定することを特徴とする請求項３又は５に記載の制御回路。
【請求項７】
前記ロードスイッチＩＣは、
前記電源オフシーケンスにおいて該負荷に蓄えられた電荷を放電させるディスチャージ回路を備えることを特徴とする請求項１乃至６の何れか１項に記載の制御回路。
【請求項８】
前記ディスチャージ回路は、
前記負荷への電源ラインに接続された第２のスイッチ手段と、
前記第２のスイッチ手段と、グランドとの間に設けられ、前記負荷に蓄えられた電荷を前記グランドへ徐々に放電させる遅延回路と
を備えることを特徴とする請求項７に記載の制御回路。
【請求項９】
前記バックアップ電源手段は、コンデンサ素子であることを特徴とする請求項１乃至８の何れか１項に記載の制御回路。
【請求項１０】
前記コンデンサ素子の容量は、前記ロードスイッチＩＣの消費電力と、前記電源オフシーケンスにおいて該ロードスイッチＩＣを動作させる時間から決定されることを特徴とする請求項９に記載の制御回路。
【請求項１１】
前記第１のスイッチ手段及び前記バックアップ電源手段が、複数のロードスイッチＩＣに接続されて共有されることを特徴とする請求項１乃至１０の何れか１項に記載の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源電圧を使用して動作する制御回路に関する。
【背景技術】
【０００２】
現在、例えばマルチファンクションプリンタ等のオフィス機器では省電力対応の仕様が必須であり、動作モードとして省電力モードを有する機器が普及している。近年の半導体集積回路（半導体ＩＣ）は、消費電力を抑えつつ高速に動作させるために、ＩＣが外部と接続するためのインタフェース電圧と、ＩＣ内部を動作させるためのコア電圧を異なる電圧で動作させることが一般的となっている。
【０００３】
このような多電源ＩＣの電源制御では、電源の立ち上げシーケンスや立ち下げシーケンスが規定されており、正しく電源シーケンスを制御しないとＩＣの破壊に繋がってしまう。そのため、多数の電源系統を正しく制御する必要が発生している。前述したＩＣを用いて省電力対応する装置内では、電源系統のオンオフを細かく制御するために、電源系統毎にオン抵抗の小さいＦＥＴ（ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）をスイッチ素子として利用したロードスイッチ回路が利用されている。
【０００４】
ロードスイッチ回路はＦＥＴを駆動するためのトランジスタ、一般的にはバイアス電圧を生成するための抵抗を内蔵したデジタルトランジスタを利用し、抵抗、コンデンサを接続した回路で構成される。また、ロードスイッチ回路と共に、ディスチャージ回路も利用される。ディスチャージ回路とは、電源オフ時に電源ラインに残留する電荷をグランドに流し電圧レベルをゼロにするための回路である。回路構成としては、電荷を緩やかに抜くための抵抗と、上記接続を行うＦＥＴと、ＦＥＴを駆動するためのデジタルトランジスタとからなる。
【０００５】
特許文献１には、ディスチャージ回路が提案されている。当該回路の構成は、放電回路を駆動するトランジスタ回路の電源を別系統にし、電源ラインにコンデンサとスイッチ素子を設け、電源ラインの電圧低下時に電源を切り離し、コンデンサにより駆動電力を供給する回路構成となっている。また、特許文献２には、ＩＣの電源オフを検出した時に、当該ＩＣのホールド端子を電源及び電源端子からスイッチ素子を用いて切り離す回路構成が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−１０６９６７号公報
【特許文献２】特開平０９−１６７０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来技術には以下に記載する課題がある。例えば、上記従来技術では、トランジスタやＦＥＴなどのディスクリート部品で構成されており、Ｃ／Ｒの時定数で作成しているため、上流の電源の落ち具合によっては、下流のロードスイッチ回路の電源が失われ、ディスチャージ回路がドライブされない場合が発生する。これを回避するためには、電源オフシーケンス回路を常夜電源で組み、最後に常夜を落とすような回路構成を設計する必要があるが、回路検証など複雑な設計の負荷と必要以上の部品コストの増大に繋がってしまう。
【０００８】
本発明は、上述の問題に鑑みて成されたものであり、電源が遮断された際の電源オフシーケンスにおいてディスチャージ回路への電源を確保しつつ、簡易な構成としてコストを抑え、ディスクリート部品の使用に伴う動作のバラツキの影響を低減する仕組みを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、制御回路であって、制御信号に応じて負荷への電源供給を制御するとともに、電源オフシーケンスにおいて該負荷に蓄えられた電荷を放電させるロードスイッチＩＣと、前記ロードスイッチＩＣへの前記制御信号が入力される入力端子と、前記ロードスイッチＩＣへ電源を供給する第１の電源回路と、前記負荷への電源を供給する第２の電源回路と、前記第１の電源回路と前記ロードスイッチＩＣとの間に設けられ、該ロードスイッチＩＣへの電源供給を切り替える第１のスイッチ手段と、前記第１のスイッチ手段と前記ロードスイッチＩＣとの間に設けられ、前記第１の電源回路からの電源供給が遮断又は低下すると、前記ロードスイッチＩＣに電源を供給して前記電源オフシーケンスを実行させるバックアップ電源手段とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、電源が遮断された際の電源オフシーケンスにおいてディスチャージ回路への電源を確保しつつ、簡易な構成としてコストを抑え、ディスクリート部品の使用に伴う動作のバラツキの影響を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】ＰチャンネルＦＥＴを用いたロードスイッチ回路とＮチャンネルＦＥＴを用いたディスチャージ回路例を示す図。
【図２】多電源ＩＣ２１０に供給する電源構成例を表した図。
【図３】一般的な多電源ＩＣにおける電源シーケンスの要求仕様を示す図。
【図４】電源電圧が停電等により失われた時に発生し得る電源電圧の動きの一例を示した図。
【図５】ロードスイッチ回路を機能ブロック毎に模式的に示す図。
【図６】ロードスイッチＩＣの内部構成を、機能ブロックとして表した図。
【図７】一実施形態に係る構成例を示す図。
【図８】一実施形態に係る構成例を示す図。
【発明を実施するための形態】
【００１２】
以下に本発明の一実施形態を示す。以下で説明される個別の実施形態は、本発明の上位概念、中位概念及び下位概念など種々の概念を理解するために役立つであろう。また、本発明の技術的範囲は、特許請求の範囲によって確立されるのであって、以下の個別の実施形態によって限定されるわけではない。
【００１３】
＜比較例＞
以下では、ディスクリート部品で設計されたロードスイッチ回路と、多電源ＩＣ（integrated circuit）に対する電源構成回路の比較例について説明する。まず、図１を参照して、ＰチャンネルＦＥＴを用いたロードスイッチ回路とＮチャンネルＦＥＴを用いたディスチャージ回路の比較例について説明する。
【００１４】
図１において、トランジスタＴｒ１０１は、バイアス用の抵抗を内蔵したデジタルトランジスタであり、ＦＥＴ１０１を駆動する。トランジスタＴｒ１０１は、抵抗Ｒ１０１を通して３．３Ｖの電源に接続され、ＦＥＴ＿ＯＮ信号をＨレベルにすることでトランジスタがオンされコレクタ電圧が低下しＦＥＴ１０１のゲートをＬレベルに駆動する。抵抗Ｒ１０２とコンデンサＣ１０１はＦＥＴ１０１のゲート電圧の上がり方を緩やかにするための遅延素子である。当該遅延素子は、ＦＥＴ１０１を緩やかにオンすることで負荷側である３．３Ｖ＿ＯＵＴに接続された負荷が持つ容量成分に対してラッシュ電流を抑え、３．３Ｖ電源電圧の低下を防止する。トランジスタＴｒ１０２はＦＥＴ１０２を駆動するための素子で、ＦＥＴ＿ＯＮ信号がＬレベルのときにトランジスタＴｒ１０２はオフとなりコレクタ電圧がＨレベルとなる。ＦＥＴ１０２のゲート電圧がＨレベルとなることによりＦＥＴ１０２はオンし、抵抗１０３を通して負荷側に残った電荷をグランドに流すことによって放電する。
【００１５】
制御信号であるＦＥＴ＿ＯＮ信号がＨレベルからＬレベルになるとトランジスタＴｒ１０１のコレクタ電圧はＬレベルからＨレベルになる。電源である３．３Ｖから抵抗Ｒ１０１及び抵抗Ｒ１０２を通してコンデンサＣ１０１を充電することでＦＥＴ１０１のゲート電圧はＨレベルとなりオフ状態に至る。抵抗Ｒ１０１及び抵抗Ｒ１０２とコンデンサＣ１０１はＦＥＴ１０１のオン動作時の電圧低下を防止するために遅延させるが、この遅延は同時にＦＥＴ１０１をオフするときにも影響をもたらす。ＦＥＴ１０１のゲート電圧がリニア領域となる時間帯にＦＥＴ１０２もオンした状態となるため負荷側の電圧がなかなか落ちない現象が発生する。
【００１６】
図２は、３．３Ｖ、１．５Ｖ、１．２Ｖで動作する多電源ＩＣ２１０に供給する電源構成を示す。ＤＣ／ＤＣ２０１は５Ｖの電源電圧から３．３Ｖを生成するＤＣＤＣコンバータを利用した回路ブロックであり、ＤＣ／ＤＣ２０２は３．３Ｖから１．５Ｖを、ＤＣ／ＤＣ２０３は３．３Ｖから１．２Ｖを生成する回路ブロックである。電圧検出２０４、２０５、２０６は入力された電圧を検出し、予め決められた電圧と比較し、比較した電圧より高いか低いかによって出力信号のレベルを変える素子である。
【００１７】
ロードスイッチ２０７、２０８、２０９は、図１で示したようなロードスイッチ回路であり、それぞれ入力された電源を負荷側に出力するかどうかのスイッチ動作を行う。図２に示した回路ブロックの例は、１つの多電源ＩＣを駆動するだけの回路を想定したものであるが、実際の回路では、複数の多電源ＩＣを使用することになる。また、省電力対応のためにＤＣＤＣコンバータＩＣにより生成した電源を複数の電源系統に分けて制御するだけでなく、系統毎に電源回路を持つ構成にしたり、系統毎のロードスイッチ回路を制御することになる。
【００１８】
図３は、一般的な多電源ＩＣにおける電源シーケンスの要求仕様である。横軸は時間の経過を示す。電源オン時は、コア電圧である低い電圧から立ち上げて最後にインタフェース用のＩＯ電圧の３．３Ｖを立ち上げ、電源オフ時は、逆に３．３Ｖから下げて最後にコア電圧を立ち下げる。また、電源の立ち上げ及び立ち下げ順を守れない場合には、一定時間以内であれば許容する仕様も同時にある。
【００１９】
図４は、電源電圧が停電等により失われたときに発生し得る電源電圧の動きの一例を示す。横軸は時間の経過を示す。停電等により電源が失われた場合、ロードスイッチ回路の電源が失われ、ディスチャージ回路がドライブされない場合が発生する。つまり、このような場合においては、停電等により電源が失われた場合に各電圧は多電源ＩＣの動作により徐々に低下するが、全電圧が一様に低下するのではなく多電源ＩＣが動作を停止すると電力の消費が止まり、ディスチャージ回路がドライブされないため３．３Ｖがなかなか低下しない現象が発生する。
【００２０】
このような比較例の構成をディスクリート部品で設計する場合、例えば、電源オフシーケンス回路を常夜電源で組み、最後に常夜電源を落とすような回路構成を設計する必要があり、部品コストの増大に繋がってしまう。さらには、このような回路構成では、回路検証にも多大のコストが必要となってしまう。
【００２１】
＜制御回路＞
以下では、上述した比較例の構成を１チップで実現したロードスイッチＩＣ（integrated circuit：集積回路）を有する制御回路の構成及び動作について説明する。図５は図１を用いて前述したディスクリート部品で設計したロードスイッチ回路を機能ブロック毎に模式的に表した制御回路５００を示す。制御回路５００において、５０１は駆動回路等の電源を供給するための電源回路１（第１の電源回路）、５０２は５０３の負荷に対して電源を供給するための電源回路２（第２の電源回路）、５０３は供給された電源を消費する負荷を示す。
【００２２】
動作の説明を容易にするために、５０９と５１０のスイッチ部ＳＷの動作をＨレベルでオンすると定義する。５０４は論理レベルを逆転するためのインバータ回路を表す。５０５はロードスイッチ回路を制御するための入力端子５２０から入力される制御信号であり、Ｈレベルのときに５０３の負荷に対して電圧が印加される。５０６はロードスイッチ回路からの電源出力ラインである。５０７は図１におけるデジタルトランジスタＴｒ１に相当する駆動部、５０８は図１における抵抗Ｒ１０２とＣ１０１に相当する遅延回路、５０９は図１におけるＦＥＴ１０１に相当するスイッチ部ＳＷである。５１０と５１１はディスチャージ回路を構成する素子である。５１０は図１におけるＦＥＴ１０２に相当するスイッチ部ＳＷである。５１１は図１における抵抗Ｒ１０３に相当する遅延回路である。
【００２３】
図６は図５で示した機能を１チップで実現したロードスイッチＩＣの内部構成を、機能ブロックとして表す制御回路６００を示す。制御回路６００において、制御回路５００と同じ機能の構成は同じ番号で示し、説明を省略する。また、制御回路６００における６１１及び６１２のスイッチ部ＳＷ（第２のスイッチ手段）はＨレベルでオンするものとして説明する。
【００２４】
制御回路６００において、６０７は前述したロードスイッチＩＣである、ここでは図１とは異なりＩＣ自体が動作するための電源と出力を制御するための電源を別のものとして設けている。ロードスイッチＩＣ６０７は、制御部６１０、スイッチ部６１１、６１２、遅延回路６１３、及びインバータ５０４を備える。また、６０８はロードスイッチＩＣ６０７用のバイパスコンデンサである。６０９はロードスイッチＩＣ６０７が出力する電源の立ち上がりカーブを制御するためのスロースタート用のコンデンサである。コンデンサ６０９は、一般的には制御部６２０がコンデンサ６０９に一定電流を出力し、電荷が溜まり電圧が上がったのを検出して出力を調整する。従って、コンデンサ６０９の容量を変えることで立ち上がりのカーブが調整されることとなる。
【００２５】
制御部６１０は、ロードスイッチＩＣ６０７を制御する。スイッチ部６１１は、制御部６１０からの制御信号により電源回路５０２からの電源供給を制御するためのスイッチ部ＳＷである。スイッチ部６１２は、制御部６１０からの制御信号により負荷５０３に蓄えられた電荷を抜くためのスイッチ部ＳＷである。遅延回路６１３は、負荷に蓄えられた電荷を徐々に抜く役割を担う。
【００２６】
ロードスイッチ回路の動作に関しては既に簡単に説明しているので、図６を参照してロードスイッチＩＣにおける基本的な構成と動作を説明し、図７及び図８を参照して、本実施形態に係る特徴的な構成及び動作について説明する。
【００２７】
まず、電源オンシーケンスについて説明する。図６において装置の電源がオンされると、電源回路５０１及び電源回路５０２は出力を開始する。ロードスイッチＩＣ６０７に対して入力されるＯＮ信号５０５がＬレベルからＨレベルになると、制御部６１０は、コンデンサ６０９に対して一定電流の出力を開始する。そしてコンデンサ６０９の電圧の上昇のカーブに合わせて、スイッチ部６１１、６１２に接続される制御信号のレベルを徐々にＨレベルに上げていく。
【００２８】
スイッチ部６１１は、制御信号のレベルに従って電源回路５０２から供給された電圧を電源出力ライン５０６に出力する。スイッチ部６１２にはインバータ５０４により反転された信号が入力されるため、スイッチはオンからオフに切り替わり、それまで電源出力ラインに蓄えられた電荷を６１３の遅延回路を通してＧＮＤに抜いていた接続を切断する。
【００２９】
次に、電源オフシーケンスについて説明する。ロードスイッチＩＣ６０７に対して入力されるＯＮ信号５０５がＨレベルからＬレベルになると、制御部６１０は、スイッチ部６１１をオフにし、電源出力ライン５０６への電源供給を停止する。それと同時にスイッチ部６１２はオンになり、負荷５０３に蓄えられていた電荷が電源出力ライン５０６と遅延回路６１３を通してグランドに流れ込んで放電される。
【００３０】
＜第１の実施形態＞
以下では、本発明における第１の実施形態について説明する。図７は、本実施形態に係る制御回路７００の構成例を示す。ここでは図６で示した構成に対して変更している部分について主に説明する。
【００３１】
７０１はスイッチ部ＳＷ（第１のスイッチ手段）であり、ロードスイッチＩＣ６０７自体の電源を電源回路５０１から切り離す。スイッチ部７０１には、制御信号は無くダイオードが想定される。７０２は、電源が切り離された際にロードスイッチＩＣ６０７の電源を供給するためのバックアップ電源部である。バックアップ電源部７０２は、一例として、コンデンサ素子であってもよい。バックアップ電源部７０２の容量は、ロードスイッチＩＣ６０７の消費電力と、電源シーケンスにおいてロードスイッチＩＣ６０７を動作させる時間から決定される。７０３は入力端子５２０を介してロードスイッチＩＣ６０７に入力される制御信号であるＯＮ信号を出力するＩＣの電源が失われ駆動されなくなったときに、入力レベルをディセーブル方向に固定するための抵抗素子である。即ち、抵抗７０３は、入力端子５２０からの制御信号が駆動されない場合に、ロードスイッチＩＣ６０７が電源オフシーケンスを実行する電位に固定する電位固定手段の一例である。
【００３２】
本実施形態に係る構成の動作について説明する。まず、電源オンシーケンスについて説明する。図７において装置の電源がオンされると、電源回路５０１及び電源回路５０２は出力を開始する。前述したようにスイッチ部７０１はダイオードを想定しており、電源回路５０１から電源が供給されるとバックアップ電源部７０２とロードスイッチＩＣ６０７に対して電源が供給される。ロードスイッチＩＣ６０７に対して入力されるＯＮ信号５０５がＬレベルからＨレベルになると、制御部６１０は、コンデンサ６０９に対して一定電流の出力を開始する。そしてコンデンサ６０９の電圧の上昇のカーブに合わせてスイッチ部６１１、６１２に接続される制御信号のレベルを徐々にＨレベルに上げていく。スイッチ部６１１は、制御信号のレベルに従って電源回路５０２から供給された電圧を電源出力ライン５０６に出力する。スイッチ部６１２にはインバータ５０４により反転された信号が入力されるため、スイッチはオンからオフに切り替わり、それまで電源出力ライン５０６に蓄えられた電荷を遅延回路６１３を通してＧＮＤに抜いていた接続を切断する。
【００３３】
次に、電源オフシーケンスについて説明する。ロードスイッチＩＣ６０７に接続された電源回路５０１やＯＮ信号５０５を駆動する電源が失われ電圧が低下した場合、ロードスイッチＩＣ６０７の電源はスイッチ部７０１により切り離され、バックアップ電源部７０２から供給される。また、ＯＮ信号５０５はドライブされなくなるが、抵抗７０３によりＬレベルに保持され、ロードスイッチＩＣ６０７はディセーブル状態となる。ロードスイッチＩＣ６０７はバックアップ電源部７０２から供給される電圧に低下し動作できなくなるまでスイッチ部６１１、６１２の遅延回路からなるディスチャージ回路が働き続け、電源出力ライン５０６の電圧レベルをゼロボルトにする。
【００３４】
＜第２の実施形態＞
以下では、本発明における第２の実施形態について説明する。図８は図７の構成で可能な動作と同じ動作をするものを、別の構成にした制御回路８００を示す。制御回路８００では、ロードスイッチＩＣ６０７はＬレベルの制御信号の入力により負荷５０３に対して電源を供給する仕様の場合を説明する。
【００３５】
８０１はＯＮ信号により制御されるスイッチ部であり、制御信号が必要な例えばＦＥＴのようなスイッチ素子を想定している。インバータ８０３は、制御信号を反転してスイッチ部８０１へ入力する。また、ロードスイッチＩＣ６０７の制御信号のディセーブル信号の方向がＨのため、入力レベルをディセーブル方向に固定するための抵抗素子である抵抗８０２は、スイッチ部８０１により切り離され、バックアップ電源部７０２で電源供給される電源ラインに接続することで、ディセーブル状態を保持する。即ち、抵抗８０２は、入力端子５２０からの制御信号が駆動されない場合に、ロードスイッチＩＣ６０７が電源オフシーケンスを実行する電位に固定する電位固定手段の一例である。さらに、図８に示すように、抵抗８０２は、制御信号の入力端子とロードスイッチＩＣ６０７との間の制御ラインに接続する。
【００３６】
制御回路７００ではスイッチ部７０１をダイオード、制御回路８００ではスイッチ部８０１をＦＥＴで想定して説明した。出力制御する電源回路５０２が例えば３．３Ｖである場合、ロードスイッチＩＣ６０７の電源も３．３Ｖで動作可能となる。その場合、スイッチ部７０１でダイオードを使ってしまうとダイオードの順電圧分の電圧降下があり、制御信号のＯＮ信号のレベルよりもロードスイッチＩＣ６０７の電源電圧の方が低くなってしまう。このようなケースではＩＣによってはラッチアップにより素子破壊が起こり得るため、ロードスイッチＩＣ６０７の電源を切り離すスイッチ構成を適切に選択する必要がある。
【００３７】
以上説明したように、上記第１及び第２の実施形態に係る制御回路は、ロードスイッチ回路とディスチャージ回路が内蔵された１チップのロードスイッチＩＣに対して、ロードスイッチＩＣに供給される電源が失われてもディスチャージ動作を継続する。具体的には、本制御回路は、制御信号に応じて負荷への電源供給を制御するとともに、電源オフシーケンスにおいて負荷に蓄えられた電荷を放電させるロードスイッチＩＣ６０７と、ロードスイッチＩＣ６０７への制御信号が入力される入力端子５２０とを備える。また、制御回路は、ロードスイッチＩＣ６０７へ電源を供給する電源回路５０１と、負荷への電源を供給する電源回路５０２とを備える。さらに、本制御回路は、電源回路５０１とロードスイッチＩＣ６０７との間に設けられ、ロードスイッチＩＣ６０７への電源供給を切り替えるスイッチ部７０１、８０１を備える。本制御回路は、スイッチ部７０１、８０１とロードスイッチＩＣ６０７との間に設けられ、電源回路５０１からの電源供給が遮断又は低下すると、ロードスイッチＩＣ６０７に電源を供給して電源オフシーケンスを実行させるバックアップ電源部７０２を備える。さらに、本制御回路は、ロードスイッチＩＣ６０７の電源ラインへのスイッチ構成（ダイオードやＦＥＴ）と、バックアップ電源となるコンデンサとに加えて、制御ラインをディセーブル方向に弱く固定する抵抗を備える。従って、ロードスイッチＩＣ自体の消費電力にも依るが、バックアップ電源となるコンデンサはＩＣの消費電力と電荷が抜けるまでの時間で決まるため、バイパスコンデンサよりも容量は大きくなる可能性はあるがそれほどコストアップせずに実現が可能である。このように、本実施形態に係る制御回路は、電源が遮断された際の電源オフシーケンスにおいてディスチャージ回路への電源を確保しつつ、簡易な構成としてコストを抑え、ディスクリート部品の使用に伴う動作のバラツキの影響を低減することができる。
【００３８】
また、電荷が抜けるまでの時間はロードスイッチＩＣにおけるディスチャージ側ＦＥＴのオン抵抗等の仕様で決まるため、動作スペックを数値で把握でき、ディスクリート部品で設計した場合のアナログ的なあいまいさを排除することができる。何段にも渡る複雑な電源系統における電源オフシーケンスの制御であっても、それぞれのロードスイッチＩＣは負荷側の電荷が抜けるまでディスチャージ動作を継続可能であり、電荷が抜けるまでの時間を比較的簡単に設計保証することが可能となる。更に言えば、ロードスイッチＩＣの電源ラインへのスイッチ構成とバックアップ電源となるコンデンサは、複数のロードスイッチＩＣに接続されて共有されてもよい。
【００３９】
＜その他の実施形態＞
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【００４０】
７００：制御回路、５０１：電源回路１、５０２：電源回路２、５０３：負荷、５０４：インバータ、５０５：制御信号、５２０：入力端子、６０７：ロードスイッチＩＣ、６０９；コンデンサ、６１０：制御部、６１１：スイッチ部、６１２：スイッチ部、６１３：遅延回路、７０１：スイッチ部、７０２：バックアップ電源部、７０３：抵抗
【図１】
2018109832.tif 000003
【図２】
2018109832.tif 000004
【図３】
2018109832.tif 000005
【図４】
2018109832.tif 000006
【図５】
2018109832.tif 000007
【図６】
2018109832.tif 000008
【図７】
2018109832.tif 000009
【図８】
2018109832.tif 000010