(57)【要約】【課題】プロセッサコアごとにきめ細かな電圧の調整をすること。【解決手段】半導体システムは、半導体装置と、供給電圧線へ固定電圧を供給する電源供給装置とを備える。半導体装置は、複数の電源制御コントローラを備える。各電源制御コントローラは、プロセッサコアと、供給電圧線と前記プロセッサコアへ電源電圧を供給する制御電圧線の間で並列接続された複数のスイッチトランジスタと、制御電圧線から出力される制御電圧をデジタル値である現在電圧値に変換するＡＤ変換部と、変換された現在電圧値を目標電圧値に近付けるように、複数のスイッチトランジスタを制御する降圧制御部と、を有する。【選択図】図１９
2018019152.tif 000002
【特許請求の範囲】
【請求項１】
供給電圧線と制御電圧線の間で並列接続された複数のスイッチトランジスタと、
前記制御電圧線から出力される制御電圧をデジタル値である現在電圧値に変換するアナログデジタル変換部と、
前記変換された現在電圧値を目標電圧値に近付けるように、前記複数のスイッチトランジスタを制御する降圧制御部と、
を備える電源制御コントローラ。
【請求項２】
プロセッサコアの動作状態を監視する監視部と、
前記目標電圧値を前記降圧制御部へ出力する目標電圧制御部とをさらに備え、
前記監視部は、前記動作状態が所定条件を満たす場合に、前記目標電圧値の増減の指示を前記目標電圧制御部へ出力し、
前記目標電圧制御部は、前記増減の指示に応じて前記目標電圧値の増減を制御して、前記降圧制御部へ出力する
請求項１に記載の電源制御コントローラ。
【請求項３】
前記監視部は、
前記プロセッサコアの温度が所定値より低下した場合に、前記目標電圧値を増加させるための第１の指示を前記増減の指示として、前記目標電圧制御部へ出力する第１のモニタ
を含む、請求項２に記載の電源制御コントローラ。
【請求項４】
前記監視部は、
前記プロセッサコア内の各トランジスタの遅延が所定範囲を超える場合に、前記目標電圧値を増減させるための第２の指示を前記増減の指示として、前記目標電圧制御部へ出力する第２のモニタ
を含む、請求項３に記載の電源制御コントローラ。
【請求項５】
前記第２のモニタは、
前記第１のモニタにより前記第１の指示が出力されない場合に、前記第２の指示を出力し、
前記第２の指示は、前記第１の指示よりも前記目標電圧値に対する増減の値が小さい
請求項４に記載の電源制御コントローラ。
【請求項６】
ヒューズの設定値及びクロック周波数の組合せごとに対応付けた複数の目標電圧値を記憶する記憶部をさらに備え、
前記目標電圧制御部は、前記複数の目標電圧値のうち入力された前記ヒューズの設定値及び前記クロック周波数の組合せに対応付けられた目標電圧値を選択し、前記増減の指示に応じて当該選択した目標電圧値の増減を制御して、前記降圧制御部へ出力する
請求項２に記載の電源制御コントローラ。
【請求項７】
前記監視部は、
前記プロセッサコアの劣化状態に応じて前記組合せのうち前記クロック周波数がより高い組合せに対応付けられた目標電圧値を前記選択の対象外とする第３の指示を前記記憶部へ出力する第３のモニタを含み、
前記目標電圧制御部は、前記複数の目標電圧値のうち前記選択の対象外とされたものを除いた目標電圧値の中から、入力された前記ヒューズの設定値及び前記クロック周波数の組合せに対応付けられた目標電圧値を選択する
請求項６に記載の電源制御コントローラ。
【請求項８】
前記複数のスイッチトランジスタのそれぞれに対して、前記降圧制御部の出力と論理積を取ってオン／オフを制御する電源遮断制御部をさらに備える
請求項１に記載の電源制御コントローラ。
【請求項９】
前記降圧制御部は、前記電源制御コントローラの電源投入時に、前記複数のスイッチトランジスタの全てに対してオンとなるように制御し、
前記電源遮断制御部は、前記電源制御コントローラの電源投入時に、前記複数のスイッチトランジスタを複数回に分けてオンとなるように制御する
請求項８に記載の電源制御コントローラ。
【請求項１０】
前記電源遮断制御部は、前記電源制御コントローラの電源投入時に、前記複数のスイッチトランジスタのうち一部について複数回に分けてオンとし、その後、前記複数のスイッチトランジスタのうち残りについてまとめてオンとなるように制御する
請求項９に記載の電源制御コントローラ。
【請求項１１】
複数の電源制御コントローラを備える半導体装置であって、
前記複数の電源制御コントローラのそれぞれは、
プロセッサコアと、
供給電圧線と前記プロセッサコアへ電源電圧を供給する制御電圧線の間で並列接続された複数のスイッチトランジスタと、
前記制御電圧線から出力される制御電圧をデジタル値である現在電圧値に変換するＡＤ変換部と、
ヒューズの設定値及びクロック周波数の組合せごとに対応付けた複数の目標電圧値を記憶する記憶部と、
前記複数の目標電圧値の中から選択された目標電圧値に、前記現在電圧値を近付けるように、前記複数のスイッチトランジスタを制御する降圧制御部と、
を有し、
前記複数の電源制御コントローラが有する前記記憶部のそれぞれは、異なる値が設定されている
半導体装置。
【請求項１２】
前記プロセッサコア内の記憶領域に対して、当該プロセッサコア内の他の構成とは異なる電源電圧を供給する、
請求項１１に記載の半導体装置。
【請求項１３】
プロセッサコアと、
供給電圧線と前記プロセッサコアへ電源電圧を供給する制御電圧線の間で並列接続された複数のスイッチトランジスタと、
前記制御電圧線から出力される制御電圧をデジタル値である現在電圧値に変換するＡＤ変換部と、
前記変換された現在電圧値を目標電圧値に近付けるように、前記複数のスイッチトランジスタを制御する降圧制御部と、
を有する複数の電源制御コントローラを備える半導体装置と、
前記供給電圧線へ固定電圧を供給する電源供給装置と、
を備える半導体システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御コントローラ、半導体装置及び半導体システムに関し、例えば電源制御を行う電源制御コントローラ、半導体装置及び半導体システムに関する。
【背景技術】
【０００２】
特許文献１には、駆動回路に関する技術が開示されている。特許文献１にかかる駆動回路は、出力トランジスタＭ１のドレイン電圧に応じて、出力トランジスタＭ１のゲート信号をＰＷＭ（Pulse Width Modulation）制御することにより、負荷３への印加電流（電圧）を制御するものである。
【０００３】
特許文献２には、電圧可変回路に関する技術が開示されている。特許文献２にかかる電圧可変回路は、まず、電源コントローラ２０３が、入力電源ライン２０４ｂの電圧に従って出力電源ライン２０４ａに出力する電圧を制御する。そして、電圧可変回路２０４は、制御信号Ａ、Ｂ、Ｃに従って抵抗Ｒａ１、Ｒａ２、Ｒａ３に対して個別に出力電圧を制御させるものである。
【０００４】
特許文献３には、スイッチング電源装置に関する技術が開示されている。特許文献３にかかるスイッチング電源装置は、出力帰還電圧Ｖｆｂに応じて生成したＰＷＭ信号によってトランジスタＭ１、Ｍ２を相補動作させる。また、負荷への出力電流値に応じてトランジスタＭ１、Ｍ２の電流能力を可変制御する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３９５０７号公報
【特許文献２】特開２０１１−１９３５５５号公報
【特許文献３】特開２０１０−１３０８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１−３にかかる技術は、ゲート電圧のアナログ制御による降圧回路であるため、多数のスイッチトランジスタを制御することが困難であるという問題点がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、電源制御コントローラは、供給電圧線と制御電圧線の間で並列接続された複数のスイッチトランジスタを設け、制御電圧をＡＤ変換した現在電圧値を目標電圧値に近付けるように複数のスイッチトランジスタを制御するものである。
【０００９】
また、他の実施の形態によれば、半導体装置は、プロセッサコアと、供給電圧線と制御電圧線の間で並列接続された複数のスイッチトランジスタと、制御電圧を現在電圧値にＡＤ変換するＡＤ変換部と、ヒューズの設定値及びクロック周波数の組合せごとに対応付けた複数の目標電圧値を記憶する記憶部と、前記複数の目標電圧値の中から選択された目標電圧値に、前記現在電圧値を近付けるように、前記複数のスイッチトランジスタを制御する降圧制御部と、を有する複数の電源制御コントローラを備え、前記複数の電源制御コントローラが有する前記記憶部のそれぞれは、異なる値が設定されている。
【００１０】
また、他の実施の形態によれば、半導体システムは、プロセッサコアと、供給電圧線と制御電圧線の間で並列接続された複数のスイッチトランジスタと、制御電圧を現在電圧値にＡＤ変換するＡＤ変換部と、前記変換された現在電圧値を目標電圧値に近付けるように、前記複数のスイッチトランジスタを制御する降圧制御部と、を有する複数の電源制御コントローラを備える半導体装置と、前記供給電圧線へ固定電圧を供給する電源供給装置と、を備える。
【発明の効果】
【００１１】
前記一実施の形態によれば、プロセッサコアごとにきめ細かな電圧の調整ができる。
【図面の簡単な説明】
【００１２】
【図１】本実施の形態１にかかる半導体システムの構成を示すブロック図である。
【図２】本実施の形態１にかかる目標電圧値設定テーブルの例を示す図である。
【図３】本実施の形態１にかかる電源制御コントローラの構成を示すブロック図である。
【図４】本実施の形態１にかかる電源制御コントローラのうち第１のフィードバックループに関係する構成を示す図である。
【図５】本実施の形態１にかかるドループモニタの例を含む概念を説明するための図である。
【図６】本実施の形態１にかかる遅延モニタの例を示す図である。
【図７】本実施の形態１にかかる遅延モニタの処理の流れを説明するためのフローチャートである。
【図８】本実施の形態１にかかる第２のフィードバックループの処理の流れを説明するためのフローチャートである。
【図９】本実施の形態１にかかる信頼性モニタの例を示す図である。
【図１０】本実施の形態１にかかる信頼性モニタの処理の流れを説明するためのフローチャートである。
【図１１】本実施の形態１にかかる第３のフィードバックループの処理の概念を説明するための図である。
【図１２】本実施の形態１にかかる動作モードの例を示す図である。
【図１３】本実施の形態１にかかる動作モードの遷移の例を示す図である。
【図１４】本実施の形態１にかかる２コア動作の概念を説明するための図である。
【図１５】本実施の形態１にかかる１コア電源オフの概念を説明するための図である。
【図１６】本実施の形態１にかかる１コア電源リテンションの概念を説明するための図である。
【図１７】本実施の形態１にかかる全コア電源リテンションの概念を説明するための図である。
【図１８】本実施の形態１にかかる全コア電源オフの概念を説明するための図である。
【図１９】本実施の形態１にかかる電源制御コントローラの他の構成を示すブロック図である。
【図２０】本実施の形態２にかかる電源制御コントローラのうち電源スイッチ投入時の処理に関係する構成を示す図である。
【図２１】本実施の形態２にかかる電源スイッチ投入時の各信号の例を示す図である。
【図２２】本実施の形態３にかかる半導体システムの構成を示すブロック図である。
【図２３】関連技術にかかるマルチコアシステムの電源電圧の制御に関するブロック図である。
【発明を実施するための形態】
【００１３】
以下では、上述した課題を解決するための手段を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
ここで、以下の実施の形態を想到するに至った経緯について説明する。まず、図２３は、関連技術にかかるマルチコアシステム９００の電源電圧の制御に関するブロック図である。マルチコアシステム９００は、ＰＭＩＣ（Power Management IC）９１と、ＬＳＩ（Large-Scale Integration）９２とを備える。ＬＳＩ９２は、複数のＣＰＵ（Central Processing Unit）コア９２１１、９２１２、・・・９２１ｎ（ｎは２以上の整数。）と、ＣＰＵ共通(領域)９２１０と、複数のｐＭＯＳ（positive Channel Metal Oxide Semiconductor）９２０１、９２０２、・・・９２０ｎ、９２００と、電源切替制御部（Power switch controller）９２２１、９２２２、・・・９２２ｎ、９２２０と、ＰＬＬ（Phase Locked Loop）９２３と、Ｉ２Ｃ（Inter-Integrated Circuit）９２４と、電圧制御部（Voltage controller）９２５と、クロック制御部（Clock controller）９２６と、テーブル（Table）９２７と、ヒューズ（Fuse）９２８とを備える。
【００１７】
ＣＰＵコア９２１１〜９２１ｎとＣＰＵ共通９２１０とは、それぞれ電源切替制御部９２２１等により、ｐＭＯＳ９２０１等を制御することにより、独立してＰＭＩＣ９１から供給される可変の電源電圧のオン／オフを行うことができる。つまり、ＣＰＵコア９２１１〜９２１ｎとＣＰＵ共通９２１０は、それぞれ電源スイッチを備え、独立に電源遮断が可能な機構となっている。
【００１８】
また、クロック制御部９２６は、周波数ｆｒｅｑに応じたクロックを出力し、ＰＬＬ９２３は、当該クロックを分周等してＣＰＵコア９２１１〜９２１ｎとＣＰＵ共通９２１０に対して共通に供給する。
【００１９】
また、電圧制御部９２５は、ヒューズ９２８及び周波数ｆｒｅｑに応じてテーブル９２７で選択された電圧値に基づいて、要求する電圧値の指示を生成し、Ｉ２Ｃ９２４を介してＰＭＩＣ９１へ当該指示を送信する。
【００２０】
ＰＭＩＣ９１は、ＤＣＤＣ９１１と、設定レジスタ９１２と、Ｉ２Ｃ９１３とを備える。ＰＭＩＣ９１は、ＬＳＩ９２からＩ２Ｃ９１３を介して電圧値の指示を受け付け、設定レジスタ９１２で選択された電圧値に応じてＤＣＤＣ９１１が可変電圧を生成し、ＬＳＩ９２へ出力する。そのため、ＰＭＩＣ９１は、Dynamic Voltage Frequency Scaling (DVFS)やAdaptive Voltage Scaling (AVS)といった技術を用いて電圧を変更できるものである。尚、ＤＶＦＳは、周波数ｆｒｅｑに応じて動的に電源電圧を変更する技術であり、ＡＶＳは、プロセスやその他状況に応じて適応的に電源電圧を調整する技術である。尚、ＰＭＩＣ９１及びＬＳＩ９２は、Ｉ２Ｃ等の通信プロトコルが使用可能であるものとする。
【００２１】
しかしながら、上記構成の場合、ＰＭＩＣ９１が電圧をきめ細かに（例えば、１０ｍＶ程度の分解能で）調整できる必要があり、高機能なＰＭＩＣを用いることによるＢＯＭ（Bill Of Material）コストが増加するという問題がある。また、ＰＭＩＣ９１の機能や種別を特定してしまうことによって、ユーザが従来使用していたＰＭＩＣを流用する等の柔軟性を喪失してしまうという問題もある。さらに、複数のＣＰＵコアによる意図しない負荷変動をＰＭＩＣ等で考慮するためには巨大なバイパスコンデンサ（パスコン）を必要とすることになり、これもＢＯＭコスト増加につながるという問題がある。また、マルチコアシステム９００の場合、ＣＰＵコアごとに独立して電源電圧のオン／オフを制御できるが、ＣＰＵコアごとに独立して電圧値を異なるものに変更することはできない。
【００２２】
そのため、安価なＰＭＩＣを用いて複数のＣＰＵコアの電源電圧制御を独立して行うために、各ＣＰＵコアに多数のスイッチトランジスタを設けて電源電圧を制御することも考えられる。しかしながら、上述した特許文献１から３では、アナログ制御であることから多数のスイッチトランジスタを高速に制御することが困難であるという問題がある。
そこで、上述の課題を解決するための実施の形態を以下に説明する。
【００２３】
＜実施の形態１＞
図１は、本実施の形態１にかかる半導体システム１００の構成を示すブロック図である。半導体システム１００は、ＰＭＩＣ１と、ＬＳＩ２とを備える。ＰＭＩＣ１は、少なくともＤＣＤＣ１１を備える。ＰＭＩＣ１は、ＬＳＩ２に対して固定電圧を供給できる電源供給装置であればよい。そのため、ＰＭＩＣ１は、上述したＰＭＩＣ９１と比べて安価なものを用いることができる。尚、本実施の形態１にかかるＰＭＩＣ１はこれに限定されず、ＰＭＩＣ９１に相当するものを用いても構わない。
【００２４】
ＬＳＩ２は、マルチコアの半導体装置の一例である。ＬＳＩ２は、電源制御コントローラ２１、２２、・・・２ｎ及び２０を備える。電源制御コントローラ２１は、ｐＭＯＳ群２１１と、ＣＰＵコア２１２と、ＰＬＬ２１３と、クロック制御部２１４と、電源電圧制御部２１５と、目標電圧値設定テーブル２１６と、ヒューズ２１７とを備える。尚、電源制御コントローラ２２〜２ｎは、電源制御コントローラ２１と同等の構成である。また、電源制御コントローラ２０は、ＣＰＵコア２１２がＣＰＵ共通２０２に置き換わったことを除いて、電源制御コントローラ２１と同等の構成である。よって、以下では同等の構成についての説明を省略する。尚、ＣＰＵ共通２０２とは、例えば、各ＣＰＵコアで共有して使用される二次キャッシュ領域等である。
【００２５】
ＬＳＩ２は、ＣＰＵコア毎及びＣＰＵ共通領域に独立にＤＶＦＳ及びＡＶＳによる電源電圧制御可能なオンチップ電圧降圧機構を備えるものといえる。そして、電圧変更には、周波数ｆｒｅｑの変更及びヒューズの設定値を用いる。また、電源スイッチとしても機能し、電源遮断としての機能も有する。
【００２６】
尚、ＬＳＩ２は、図示しない構成として、レジスタ及びシステムコントローラ等を含むものとする。レジスタには、電源制御コントローラごとの動作モード、及び、ＰＬＬの逓倍率又は分周率等が設定されているものとする。システムコントローラは、レジスタに動作モードを設定する。そして、電源電圧制御部２１５やクロック制御部２１４は、それぞれレジスタの設定値を参照し、設定に応じた制御を行う。
【００２７】
また、ＬＳＩ２は、ＣＰＵ２１２〜２ｎ２の少なくともいずれかでＯＳ（Operating System）（不図示）及び各種ソフトウェアが動作している。ＯＳは、各ＣＰＵコアの周波数ｆｒｅｑを監視し、適宜、指示を行うことで供給する周波数ｆｒｅｑの制御を行う。また、ＯＳ上で動作する特定のソフトウェアは、ＣＰＵの負荷状況を監視する。そして、当該特定のソフトウェアは、負荷状況に応じてレジスタに設定された逓倍率又は分周率等を更新する。そのため、ＰＬＬ２１３は、レジスタに設定された逓倍率又は分周率等に応じてクロック制御部２１４からの周波数を調整してＣＰＵ２１２へ供給する。
【００２８】
目標電圧値設定テーブル２１６は、ヒューズ２１７の設定値及びクロック周波数の組合せごとに対応付けた複数の目標電圧値を記憶する記憶部の一例である。そして、目標電圧値設定テーブル２１６は、入力されるヒューズ２１７の設定値及びクロック周波数の組合せに応じて、対応付けられた目標電圧値を特定し、電源電圧制御部２１５へ出力する。
【００２９】
図２は、本実施の形態１にかかる目標電圧値設定テーブル２１６の例を示す図である。ここでは、それぞれ４種類のヒューズ設定値と周波数ｆｒｅｑの組合せに対応付けて目標電圧値ｔａｒｇｅｔ＿ＶＩＤが定義されている。尚、ヒューズ設定値、周波数ｆｒｅｑ及び目標電圧値の種類及び組合せについてはこれに限定されない。尚、ヒューズの設定値は、プロセスによって速度のばらつきがあるため、速度に応じて設定変更するものとし、例えば、予めテスタにより設定しておくことができる。また、目標電圧値設定テーブル２１６に定義される目標電圧値ｔａｒｇｅｔ＿ＶＩＤは、例えば、１０ｍＶ刻みで変化させてもよい。尚、目標電圧値設定テーブル２２６から２ｎ６及び２０６には、目標電圧値設定テーブル２１６とは異なる定義が可能である。
【００３０】
図３は、本実施の形態１にかかる電源制御コントローラ２１の構成を示すブロック図である。電源制御コントローラ２１は、オンチップの降圧回路と電源スイッチの兼用制御回路ともいえる。図３の電源制御コントローラ２１は、上述した図１の構成をさらに詳細にしたものである。まず、供給電圧線２１８は、ＰＭＩＣ１から供給される固定電圧である供給電圧ＶＤＤを受け付ける電源電圧線である。供給電圧ＶＤＤは、例えば、１．０Ｖであるがこれに限定されない。また、制御電圧線２１９は、制御電圧ＶＤＤＭをＣＰＵ２１２へ供給するための電源電圧線である。ｐＭＯＳ群２１１に含まれる各ｐＭＯＳは、供給電圧線２１８と制御電圧線２１９との間に並列接続される。各ｐＭＯＳが有するそれぞれのゲート制御線は、それぞれ後述するレベルシフタ群３１４の各レベルシフタと接続される。
【００３１】
電源電圧制御部２１５は、レギュレータ３１と、電源遮断制御部３２とを備える。レギュレータ３１は、加減算器３１１と、降圧制御部３１２と、ＡＮＤ回路群３１３と、レベルシフタ群３１４と、ＡＤＣ３１５と、ＶＩＤ増減計算部３１６とを備える。また、降圧制御部３１２は、アルゴリズム制御部３１２１と、オンオフ制御部３１２２とを備える。
【００３２】
ここで、目標電圧値設定テーブル２１６は、上述した通りヒューズ２１７の設定値及び周波数ｆｒｅｑの組合せに対応付けられた目標電圧値ｔａｒｇｅｔ＿ＶＩＤが選択され、加減算器３１１及びＶＩＤ増減計算部３１６へ出力する。
【００３３】
加減算器３１１は、目標電圧値設定テーブル２１６で選択された目標電圧値ｔａｒｇｅｔ＿ＶＩＤと、ＶＩＤ増減計算部３１６から受け付けた差分電圧値ｄＶＩＤとの加減算を行い、加減算の結果である修正目標電圧値Ｍｏｄ＿ｔａｒｇｅｔ＿ＶＩＤをアルゴリズム制御部３１２１へ出力する。
【００３４】
アルゴリズム制御部３１２１は、加減算器３１１からの修正目標電圧値Ｍｏｄ＿ｔａｒｇｅｔ＿ＶＩＤと、ＡＤＣ３１５からの現在電圧値Ｃｕｒ＿ＶＩＤとを受け付けて、現在電圧値Ｃｕｒ＿ＶＩＤを修正目標電圧値Ｍｏｄ＿ｔａｒｇｅｔ＿ＶＩＤに近付けるために、必要なｐＭＯＳ数又はｐＭＯＳの位置を導出し、オンオフ制御部３１２２へ通知する。ここで、アルゴリズム制御部３１２１は、ｐＭＯＳ群２１１の合成抵抗を修正目標電圧値Ｍｏｄ＿ｔａｒｇｅｔ＿ＶＩＤに近付けるような制御アルゴリズムを用いるものとする。制御アルゴリズムとしては、例えば、ＰＩＤ（Proportional-Integral-Differential）制御等が用いられるがこれに限定されない。
【００３５】
オンオフ制御部３１２２は、アルゴリズム制御部３１２１からの通知に応じたｐＭＯＳ数又はｐＭＯＳの位置に対応する出力信号線についてオン／オフの制御を行う。
【００３６】
また、電源遮断制御部３２は、アルゴリズム制御部３２１と、オンオフ制御部３２２とを備える。アルゴリズム制御部３２１は、電源スイッチ要求信号ｐｓｗｒｅｑに応じてＰｏｗｅｒＯｎモードＭＤ１（後述）へ移行するために必要なｐＭＯＳ数又はｐＭＯＳの位置を導出し、オンオフ制御部３２２へ通知する。また、アルゴリズム制御部３２１は、電源スイッチ要求信号ｐｓｗｒｅｑを受け付けたことに応じて電源スイッチ確認信号ｐｓｗａｃｋを出力する。ここで、アルゴリズム制御部３２１は、所定の期間で全てのｐＭＯＳをオンにするアルゴリズムであればよい。但し、電源スイッチ要求信号ｐｓｗｒｅｑがオフの場合には、全てのｐＭＯＳをＤｉｓａｂｌｅにするようにオンオフ制御部３２２へ通知する。尚、電源スイッチ要求信号ｐｓｗｒｅｑは、レジスタ等に設定されてもよい。オンオフ制御部３２２は、アルゴリズム制御部３２１からの通知に応じたｐＭＯＳ数又はｐＭＯＳの位置に対応する出力信号線についてオン／オフの制御を行う。ここで、電源遮断制御部３２のオンオフ制御部３２２と上述したレギュレータ３１のオンオフ制御部３１２２とは、共に、制御クロックＣｔｒ＿ｃｌｋに応じて動作するものとする。
【００３７】
ＡＮＤ回路群３１３は、オンオフ制御部３１２２とオンオフ制御部３２２のそれぞれの出力信号線を、ｐＭＯＳごとにＡＮＤ演算を行うＡＮＤ回路の集合である。また、レベルシフタ群３１４は、ＡＮＤ回路群３１３の各ＡＮＤ回路からの出力信号線をレベルシフトして、ｐＭＯＳ群２１１の各ｐＭＯＳのゲート制御線に接続する。つまり、各ｐＭＯＳのそれぞれのゲート制御線は、レベルシフタ群３１４を介して降圧制御部３１２及び電源遮断制御部３２により排他的に制御される。
【００３８】
ＡＤＣ３１５は、制御電圧線２１９から出力された監視電圧ＶＤＤＭ＿ＭＯＮＩをデジタル値に変換して、現在電圧値Ｃｕｒ＿ＶＩＤとしてアルゴリズム制御部３１２１へ出力する。
【００３９】
ここで、ＣＰＵコア２１２は、監視部２１２０と一次キャッシュ等のＲＡＭ（不図示）を含む。監視部２１２０は、信頼性モニタ（reliability monitor）２１２１と、ドループモニタ（droop monitor）２１２２と、遅延モニタ（delay monitor）２１２３とを含む。
【００４０】
信頼性モニタ２１２１は、ＣＰＵコア２１２の経年劣化を監視し、所定の条件を満たす場合に、目標電圧値設定テーブル２１６に対して一部の組合せを削除又は無効化する信号を出力する。ドループモニタ２１２２は、ＣＰＵコア２１２の急激な負荷変動による電圧降下を検知するモニタである。ドループモニタ２１２２は、ｐＭＯＳのオン／オフ制御周波数よりも高速なサンプリング側で電圧を検知し、次のオン／オフ制御に間に合わせる。ドループモニタ２１２２のサンプリング速度としては、例えば、１００ｐｓから１ｎｓ程度である。そして、ドループモニタ２１２２は、電圧ドループを測定し、所定の条件を満たす場合に、ＶＩＤ増減計算部３１６へｕｐ信号を出力する。遅延モニタ２１２３は、プロセス又は温度が所定の条件を満たす場合に、ＶＩＤ増減計算部３１６へｕｐ又はｄｏｗｎ信号を出力する。
【００４１】
ＶＩＤ増減計算部３１６は、目標電圧値設定テーブル２１６で選択された目標電圧値ｔａｒｇｅｔ＿ＶＩＤと、ドループモニタ２１２２又は遅延モニタ２１２３から出力されたｕｐ又はｄｏｗｎ信号とに基づいて、電圧値の増減を行い、増減の結果を差分電圧値ｄＶＩＤとして加減算器３１１へ出力する。
【００４２】
ここで、電源制御コントローラ２１は、の降圧制御機能として以下の３つのフィードバックループを有するといえる。まず、第１のフィードバックループは、降圧制御部３１２の制御により降圧された制御電圧ＶＤＤＭをＡＤＣ３１５によりデジタル変換し、現在電圧値Ｃｕｒ＿ＶＩＤとして降圧制御部３１２へ戻す部分である。また、第２のフィードバックループは、ＣＰＵコア２１２内の２種類のモニタ（ドループモニタ２１２２及び遅延モニタ２１２３）からの信号に基づいて、差分電圧値ｄＶＩＤを増減させ、目標電圧値ｔａｒｇｅｔ＿ＶＩＤを修正する部分である。そして、第３のフィードバックループは、信頼性モニタ２１２１からの信号に基づいて、目標電圧値ｔａｒｇｅｔ＿ＶＩＤを決定するための目標電圧値設定テーブル２１６を調整する部分である。
【００４３】
＜第１のフィードバックループ＞
まず、第１のフィードバックループについて説明する。
図４は、本実施の形態１にかかる電源制御コントローラのうち第１のフィードバックループに関係する構成を示す図である。前提として、電源遮断制御部３２による電源スイッチとしての制御は、Ｄｉｓａｂｌｅ、つまり、全ての出力信号線が１とされているものとする。その上で、降圧制御部３１２が現在電圧値Ｃｕｒ＿ＶＩＤを修正目標電圧値Ｍｏｄ＿ｔａｒｇｅｔ＿ＶＩＤに近付けるように、出力信号線のオン／オフを制御する。上述の通り、オンオフ制御部３１２２からの出力信号線と、オンオフ制御部３２２からの出力信号線とがＡＮＤ回路群３１３の入力とされているため、結果的に、降圧制御部３１２による出力信号線の個別のオン／オフの制御がｐＭＯＳ群２１１の各ｐＭＯＳの各ゲート制御線に対する個別のオン／オフの制御となり、供給電圧ＶＤＤと制御電圧ＶＤＤＭの間の合成抵抗を所定の電圧に降圧できる。これにより、制御電圧ＶＤＤＭを精密に調整できる。尚、ゲート制御線の本数は、例えば、６４本や１２８本が挙げられるがこれらに限定されない。
【００４４】
ここで、上述した特許文献１から３にかかる技術では、アナログ制御によるゲート電圧制御の降圧回路であったが、本実施の形態ではデジタル制御によるオン／オフの制御であるため、より高速に応答させることが可能となる。例えば、アナログ制御では約１ＭＨｚでの応答であったことに対して、本実施の形態では１００ＭＨｚ以上の高速制御を実現することが可能である。そして、高速制御によって、急激な負荷変動に対してオンチップ容量のみで現実的な電圧降下に抑えることが可能となる。
【００４５】
＜第２のフィードバックループ＞
次に、第２のフィードバックループについて説明する。
図５は、本実施の形態１にかかるドループモニタ２１２２の例を含む概念を説明するための図である。ドループモニタ２１２２は、ＴＤＣ（Time to Digital Converter）４０１と、プライオリティエンコーダ（Priority encoder）４０２と、Ｖｃｏｄｅ閾値４０３と、判定部４０４とを備える。ＴＤＣ４０１は、監視クロックに応じて、電圧降下を検出し、温度コード（thermometer code）を出力する。そして、プライオリティエンコーダ４０２は、温度コードから、電圧に相当する電圧コードＶＣＯＤＥを生成する。そして、判定部４０４は、電圧コードＶＣＯＤＥがＶｃｏｄｅ閾値４０３より小さい場合に、ｕｐ信号を出力する。
【００４６】
図６は、本実施の形態１にかかる遅延モニタ２１２３の例を示す図である。遅延モニタ２１２３は、ＯＲ回路５０１及び５０２と、リングオシレータ５１１と、パルスカウンタ５１２と、下限閾値５１３と、判定部５１４と、上限閾値５１５と、・・・リングオシレータ５ｘ１と、パルスカウンタ５ｘ２と、下限閾値５ｘ３と、判定部５ｘ４と、上限閾値５ｘ５とを備える。尚、ｘは２以上の整数とし、ＣＰＵコア２１２内のトランジスタの種類を示すものとする。つまり、リングオシレータ５１１〜５ｘ１は、それぞれ異なるトランジスタの閾値電圧に対応するリングオシレータである。パルスカウンタ５１２は、リングオシレータ５１１が発振した周波数を計測する。判定部５１４は、パルスカウンタ５１２が計測した結果について、下限閾値５１３を下回るか、また、上限閾値５１５を上回るかを判定し、判定結果に応じてｕｐ信号又はｄｏｗｎ信号を出力する。尚、リングオシレータ５ｘ１、パルスカウンタ５ｘ２、下限閾値５ｘ３、判定部５ｘ４、上限閾値５ｘ５等についても同様であるため説明を省略する。ＯＲ回路５０１は、各判定部から出力されたｕｐ信号のＯＲ演算の結果をｕｐ信号として出力する。ＯＲ回路５０２は、各判定部から出力されたｄｏｗｎ信号のＯＲ演算の結果をｄｏｗｎ信号として出力する。尚、遅延モニタ２１２３は、例えば、１ｕｓ（マイクロ秒）から１００ｕｓの間で値を更新する。
【００４７】
図７は、本実施の形態１にかかる遅延モニタ２１２３の処理の流れを説明するためのフローチャートである。まず、パルスカウンタ５１２は、リングオシレータ５１１の周波数をパルスカウントする（Ｓ５１１）。次に、判定部５１４は、パルスカウント値が下限閾値５１３より小さいか否かを判定する（Ｓ５１２）。パルスカウント値が下限閾値５１３より小さい場合、判定部５１４は、ｕｐ信号をオンにし、ＯＲ回路５０１は、ｕｐ信号をＶＩＤ増減計算部３１６へ出力する（Ｓ５１３）。一方、Ｓ５１２において、パルスカウント値が下限閾値５１３以上の場合、判定部５１４は、パルスカウント値が上限閾値５１５より大きいか否かを判定する（Ｓ５１４）。パルスカウント値が上限閾値５１５より大きい場合、判定部５１４は、ｄｏｗｎ信号をオンにし、ＯＲ回路５０２は、ｄｏｗｎ信号をＶＩＤ増減計算部３１６へ出力する（Ｓ５１５）。
【００４８】
図８は、本実施の形態１にかかる第２のフィードバックループの処理の流れを説明するためのフローチャートである。まず、ＶＩＤ増減計算部３１６は、ドループモニタ２１２２からｕｐ信号が出力されているか否かを判定する（Ｓ５２１）。ｕｐ信号がオンである場合、ＶＩＤ増減計算部３１６は、ＶＩＤを例えば、５加算する（Ｓ５２２）。一方、ｕｐ信号がオフである場合、ＶＩＤ増減計算部３１６は、遅延モニタ２１２３からｕｐ信号が出力されているか否かを判定する（Ｓ５２３）。ｕｐ信号がオンである場合、ＶＩＤ増減計算部３１６は、ＶＩＤを例えば、１加算する（Ｓ５２４）。一方、ｕｐ信号がオフである場合、ＶＩＤ増減計算部３１６は、遅延モニタ２１２３からｄｏｗｎ信号が出力されているか否かを判定する（Ｓ５２５）。ｄｏｗｎ信号がオンである場合、ＶＩＤ増減計算部３１６は、ＶＩＤを例えば、１減算する（Ｓ５２６）。
【００４９】
尚、上記では１ＶＩＤを１０ｍＶとするが、これに限定されない。また、ＶＩＤの加減算の値は例示に過ぎない。但し、ステップＳ５２２の加算値は、ステップＳ５２４よりも大きいものとする。
【００５０】
このように、ＶＩＤ増減計算部３１６は、ドループモニタ２１２２によりＣＰＵコア２１２の急激な負荷変動が検出された場合に、ＣＰＵコア２１２が暴走しないように、電圧を高くする。一方、ドループが発生していない場合には、遅延モニタ２１２３が機能することとなる。そして、遅延モニタ２１２３は、プロセス、温度及び電圧に応じて変化する遅延に対して必要な遅延時間を満たすように電圧のｕｐ又はｄｏｗｎ信号を生成する。そして、ＶＩＤ増減計算部３１６は、遅延モニタ２１２３からｕｐ又はｄｏｗｎ信号を検出した場合には、ドループモニタ２１２２からｕｐ信号を検出した場合よりも加減算の幅を小さくする。遅延を下限値と上限値の間に収めるような電圧に調整することによって、リアルタイムに適切な電圧値に降圧を可能とする。
【００５１】
＜第３のフィードバックループ＞
続いて、第３のフィードバックループについて説明する。
信頼性モニタ２１２１は、ＣＰＵコア２１２におけるＮＢＴＩ（Negative Bias Temperature Instability(BTI)）、ＰＢＴＩ（Positive BTI）、ＨＣＩ（Hot Carrier Injection）等の経年劣化をモニタし、劣化が進んだ場合に目標電圧値設定テーブル２１６の最も高い周波数に相当する欄の使用を禁止する。これによって経年劣化が起こった場合でも適切な周波数および電圧で動作することを可能とする。
【００５２】
図９は、本実施の形態１にかかる信頼性モニタ２１２１の例を示す図である。信頼性モニタ２１２１は、ＮＢＴＩ感度リングオシレータ６１１と、パルスカウンタ６１２と、参照ＮＢＴＩ感度リングオシレータ６１３と、パルスカウンタ６１４と、判定部６１５と、ＰＢＴＩ感度リングオシレータ６２１と、パルスカウンタ６２２と、参照ＰＢＴＩ感度リングオシレータ６２３と、パルスカウンタ６２４と、判定部６２５と、ＨＣＩ感度リングオシレータ６３１と、パルスカウンタ６３２と、参照ＨＣＩ感度リングオシレータ６３３と、パルスカウンタ６３４と、判定部６３５と、ＯＲ回路６４とを備える。
【００５３】
ＮＢＴＩ感度リングオシレータ６１１及び参照ＮＢＴＩ感度リングオシレータ６１３は、ＮＢＴＩの感度が高いリングオシレータであり、同じ構成である。ＮＢＴＩ感度リングオシレータ６１１は、クロック信号ごとに動作する。一方、参照ＮＢＴＩ感度リングオシレータ６１３は、測定時のみ電源をＯＮにする。例えば、参照ＮＢＴＩ感度リングオシレータ６１３は、タイマと電源スイッチ等により、クロック周波数よりも長い間隔（１００ｍｓや１秒等）で定期的に電源ＯＮにする。つまり、参照ＮＢＴＩ感度リングオシレータ６１３は、通常は電圧を印加しないことによって劣化を防ぎ、判定時のみ発振させる。
【００５４】
パルスカウンタ６１２は、ＮＢＴＩ感度リングオシレータ６１１が発振した周波数を計測する。また、パルスカウンタ６１４は、参照ＮＢＴＩ感度リングオシレータ６１３が発振した周波数を計測する。判定部６１５は、パルスカウンタ６１２及びパルスカウンタ６１４の計測結果を比較し、ＮＢＴＩ感度リングオシレータ６１１が発振した周波数が、参照ＮＢＴＩ感度リングオシレータ６１３が発振した周波数を所定の割合で下回っていた場合、目標電圧値設定テーブル２１６内で最も高い周波数に相当する目標電圧値の設定を削除する命令（テーブル設定削除命令）を出力する。
【００５５】
尚、ＰＢＴＩ感度リングオシレータ６２１及び参照ＰＢＴＩ感度リングオシレータ６２３は、ＰＢＴＩの感度が高いリングオシレータであり、同じ構成である。また、ＨＣＩ感度リングオシレータ６３１及び参照ＨＣＩ感度リングオシレータ６３３は、ＨＣＩの感度が高いリングオシレータであり、同じ構成である。そして、その他の構成は、ＮＢＴＩの場合と同等であるため説明を省略する。
【００５６】
また、ＯＲ回路６４は、判定部６１５、６２５及び判定部６３５のいずれかからテーブル設定削除命令が出力されている場合に、目標電圧値設定テーブル２１６に対してテーブル設定削除命令を出力する。
【００５７】
図１０は、本実施の形態１にかかる信頼性モニタ２１２１の処理の流れを説明するためのフローチャートである。ここでは、代表してＮＢＴＩの場合について示すが、ＰＢＴＩ及びＨＣＩについても同様である。
【００５８】
まず、パルスカウンタ６１２は、ＮＢＴＩ感度リングオシレータ６１１の周波数をパルスカウントする（Ｓ６１１）。次に、信頼性モニタ２１２１は、測定時か否かを判定する（Ｓ６１２）。例えば、上述したような予め設定した、クロック周波数よりも長い間隔であるか否かを判定する。測定時でなければ、引き続き、Ｓ６１１を実行する。測定時の場合、参照ＮＢＴＩ感度リングオシレータ６１３の電源がＯＮされ、パルスカウンタ６１４は、参照ＮＢＴＩ感度リングオシレータ６１３の周波数をパルスカウントする（Ｓ６１３）。そして、判定部６１５は、パルスカウンタ６１２の計測結果である通常値が、パルスカウンタ６１４の計測結果である参照値を下回るか否かを判定する（Ｓ６１４）。通常値が参照値を下回る場合、判定部６１５は、テーブル設定削除命令を出力する（Ｓ６１５）。
【００５９】
図１１は、本実施の形態１にかかる第３のフィードバックループの処理の概念を説明するための図である。ここでは、目標電圧値設定テーブル２１６内で最も高い周波数が２．０ＧＨｚであるため、２．０ＧＨｚに対応付けられた目標電圧値の設定が削除されることを示す。
【００６０】
以上のことから、本実施の形態にかかる電源制御コントローラ２１におけるフィードバックループから次のようなことがいえる。第１のフィードバックループによる高速なオン／オフ制御によってオンチップ容量のみで負荷変動に追従することを可能とする。また、第２のフィードバックループによって状況に応じた適切な電圧を印加することを可能として無駄な電力消費を防ぐことができる。そして、第３のフィードバックループによって経年劣化を考慮した適切な動作周波数、電圧印加を実現することが可能となる。
【００６１】
＜動作モード＞
図１２は、本実施の形態１にかかる動作モードの例を示す図である。ＴｕｒｂｏモードＭＤ２は、デフォルトのモードであり、電源スイッチとして機能（Ｅｎａｂｌｅ）し、降圧機能はＤｉｓａｂｌｅである。ＲｅｇｕｌａｔｅモードＭＤ３は、通常の動作モードとして使用され、電源スイッチとしてはＤｉｓａｂｌｅであり、降圧機能がＥｎａｂｌｅといえる。ＲｅｔｅｎｔｉｏｎモードＭＤ４は、値を低電力で保持するための動作モードである。ＯｆｆモードＭＤ５は、電源遮断モードであり、電源スイッチ制御によって全ｐＭＯＳをオフすることによって電力を削減するためのモードである。
【００６２】
図１３は、本実施の形態１にかかる動作モードの遷移の例を示す図である。まず、最初に、電源制御コントローラ２１に対して電源がオンされると、ＰｏｗｅｒＯｎモードＭＤ１となる。また、ＣＰＵコア２１２へのクロックの供給が開始される。このとき、電源遮断制御部３２のオンオフ制御部３２２は、１回又は複数回に分けて全ての出力線をＥｎａｂｌｅ（０）にし、レギュレータ３１のオンオフ制御部３１２２は、全ての出力線をＤｉｓａｂｌｅ（１）にする。そのため、全てのｐＭＯＳのゲート制御線がオン（０、導通）にされ、制御電圧ＶＤＤＭが１．０Ｖとなり、ＴｕｒｂｏモードＭＤ２へ移行する（遷移ＴＲ１２）。
【００６３】
次に、ＴｕｒｂｏモードＭＤ２からＲｅｇｕｌａｔｅモードＭＤ３へ移行する場合（遷移ＴＲ２３）、電源遮断制御部３２のオンオフ制御部３２２は、全ての出力線をＤｉｓａｂｌｅ（１）にし、レギュレータ３１のオンオフ制御部３１２２は、一部の出力線をＥｎａｂｌｅ（０）にする。尚、一部の出力線とは、オンオフ制御部３１２２がアルゴリズム制御部３１２１により通知された出力線である。そのため、制御電圧ＶＤＤＭは、供給電圧ＶＤＤよりやや低い電圧に制御される。例えば、０．７５Ｖから０．９５Ｖの間で、１０ｍＶ単位で電圧を調節することもできる。尚、電圧値や調節幅は例示に過ぎない。そして、ＤＶＦＳ及びＡＶＳの機能として用いることができる。
【００６４】
ＲｅｇｕｌａｔｅモードＭＤ３からＲｅｔｅｎｔｉｏｎモードＭＤ４へ移行する場合（遷移ＴＲ３４）、レギュレータ３１及び電源遮断制御部３２の制御は、ＲｅｇｕｌａｔｅモードＭＤ３と同様である。但し、ＣＰＵコア２１２へのクロック供給が停止されるため、結果的に降圧機能により制御電圧ＶＤＤＭが例えば０．６Ｖ程度に保持される。
【００６５】
ＲｅｔｅｎｔｉｏｎモードＭＤ４からＴｕｒｂｏモードＭＤ２へ移行する場合（遷移ＴＲ４２）、ＣＰＵコア２１２へのクロックの供給が再開され、電源遮断制御部３２のオンオフ制御部３２２は、全ての出力線をＥｎａｂｌｅ（０）にし、レギュレータ３１のオンオフ制御部３１２２は、全ての出力線をＤｉｓａｂｌｅ（１）にする。
【００６６】
ＲｅｔｅｎｔｉｏｎモードＭＤ４からＲｅｇｕｌａｔｅモードＭＤ３へ移行する場合（遷移ＴＲ４３）、ＣＰＵコア２１２へのクロックの供給が再開される。そして、レギュレータ３１及び電源遮断制御部３２の制御は、遷移ＴＲ３４と同様である。
【００６７】
ＴｕｒｂｏモードＭＤ２からＯｆｆモードＭＤ５へ移行する場合（遷移ＴＲ２５）、
既に、電源遮断制御部３２のオンオフ制御部３２２は、全ての出力線をＤｉｓａｂｌｅ（１）にしているため、レギュレータ３１のオンオフ制御部３１２２は、全ての出力線をＤｉｓａｂｌｅ（１）にする。尚、ＣＰＵコア２１２へのクロック供給も停止される。
【００６８】
ＲｅｇｕｌａｔｅモードＭＤ３からＯｆｆモードＭＤ５へ移行する場合（遷移ＴＲ３５）、既に、レギュレータ３１のオンオフ制御部３１２２は、全ての出力線をＤｉｓａｂｌｅ（１）にしているため、電源遮断制御部３２のオンオフ制御部３２２は、全ての出力線をＤｉｓａｂｌｅ（１）にする。尚、ＣＰＵコア２１２へのクロック供給も停止される。
【００６９】
ＯｆｆモードＭＤ５からＴｕｒｂｏモードＭＤ２へ移行する場合（遷移ＴＲ５２）、ＣＰＵコア２１２へのクロック供給が再開され、電源遮断制御部３２のオンオフ制御部３２２は、全ての出力線をＥｎａｂｌｅ（０）にし、レギュレータ３１のオンオフ制御部３１２２は、全ての出力線をＤｉｓａｂｌｅ（１）にする。
【００７０】
続いて、本実施の形態１にかかる複数のプロセッサコア等において異なる動作モードで動作する場合について説明する。図１４は、本実施の形態１にかかる２コア動作の概念を説明するための図である。ここでは、ＣＰＵコア２１２、２２２及びＣＰＵ共通２０２のそれぞれは、ＲｅｇｕｌａｔｅモードＭＤ３で動作している。そして、ＣＰＵコア２１２、２２２及びＣＰＵ共通２０２のそれぞれが異なる電源電圧及びクロック周波数で独立に制御されていることを示す。
【００７１】
図１５は、本実施の形態１にかかる１コア電源オフの概念を説明するための図である。ここでは、ＣＰＵコア２１２及びＣＰＵ共通２０２がＲｅｇｕｌａｔｅモードＭＤ３で動作している。一方、ＣＰＵコア２２２はＯｆｆモードＭＤ５、つまり、電源電圧がオフにされ、クロック周波数も停止されていることを示す。
【００７２】
図１６は、本実施の形態１にかかる１コア電源リテンションの概念を説明するための図である。ここでは、ＣＰＵコア２１２及びＣＰＵ共通２０２がＲｅｇｕｌａｔｅモードＭＤ３で動作している。一方、ＣＰＵコア２２２はＲｅｔｅｎｔｉｏｎモードＭＤ４である。つまり、ＣＰＵコア２２２は、クロック周波数が停止されているが電源電圧が０．６Ｖに抑えられているため、データが保持されていることを示す。
【００７３】
図１７は、本実施の形態１にかかる全コア電源リテンションの概念を説明するための図である。ここでは、ＣＰＵコア２１２、２２２及びＣＰＵ共通２０２のそれぞれは、ＲｅｔｅｎｔｉｏｎモードＭＤ４である。そのため、ＣＰＵコア２１２、２２２及びＣＰＵ共通２０２のそれぞれは、クロック周波数が停止されているが電源電圧が０．６Ｖに抑えられているため、データが保持されていることを示す。
【００７４】
図１８は、本実施の形態１にかかる全コア電源オフの概念を説明するための図である。ここでは、ＣＰＵコア２１２、２２２及びＣＰＵ共通２０２のそれぞれは、ＯｆｆモードＭＤ５、つまり、電源電圧がオフにされ、クロック周波数も停止されていることを示す。
【００７５】
このように、本実施の形態により、ＣＰＵコア及びＣＰＵ共通領域ごとに、きめ細かい電源電圧の制御が可能となり、ＬＳＩ全体の消費電力を抑制することができる。
【００７６】
このように本実施の形態により次のようなこともいえる。まず、従来は困難であったＣＰＵコア毎にＤＶＦＳ及びＡＶＳによる電圧制御を実施することが可能となり、電力を削減することが可能となる。また、外部からの供給電圧を固定電圧とすることによってＰＭＩＣでの電源電圧変更機能を削除することが可能となり、ＰＭＩＣのコスト減につながる。さらに、オンチップ降圧回路でＣＰＵコア及び共通領域での負荷変動を吸収することによって従来は必要であったパスコンの数を削減することが可能となる。また、電源スイッチとドライバの共有可能な降圧回路によって従来と同等な面積コストを実現可能となる。
【００７７】
尚、本実施の形態は、少なくとも以下の構成を備えるものであればよい。図１９は、本実施の形態１にかかる電源制御コントローラ７０の他の構成を示すブロック図である。電源制御コントローラ７０は、複数のスイッチトランジスタ７１と、ＡＤ変換部７２と、降圧制御部７３とを備える。複数のスイッチトランジスタ７１は、供給電圧線７４と制御電圧線７５の間で並列接続されたスイッチトランジスタの集合である。ＡＤ変換部７２は、制御電圧線７５から出力される制御電圧ＶＤＤＭをデジタル値である現在電圧値Ｃｕｒ＿ＶＩＤに変換するアナログデジタル変換回路である。降圧制御部７３は、変換された現在電圧値Ｃｕｒ＿ＶＩＤを目標電圧値ｔａｒｇｅｔ＿ＶＩＤに近付けるように、複数のスイッチトランジスタ７１を制御する降圧回路である。
【００７８】
従来は、スイッチトランジスタのゲート電圧をアナログ制御により調整していたが、この場合、高速かつ精細な電圧制御には限界がある。本実施形態では、多数のスイッチトランジスタのそれぞれのゲート電圧をデジタルにオンオフ制御することで、それらを合成した抵抗により降圧電圧を制御することで、高速かつ精細な電圧制御を実現できる。
【００７９】
そして、多数のスイッチトランジスタを並列かつ高速に制御することで、プロセッサコア（及びプロセッサの共通領域）ごとに精細な電圧の調整を行うことができ、電力の削減が可能となる。さらに、外部からの供給電圧を固定電圧として動作することができるため、電源供給装置としては電源電圧の変更機能を必要とせず、安価なＰＭＩＣやユーザが従来から使用していたＰＭＩＣを用いることができ、ＰＭＩＣのコストを削減できる。
【００８０】
ここで、本実施の形態は、さらに次のような構成を備えていることが望ましい。すなわち、本実施の形態１にかかる電源制御コントローラは、プロセッサコアの動作状態を監視する監視部と、前記目標電圧値を前記降圧制御部へ出力する目標電圧制御部とをさらに備え、前記監視部は、前記動作状態が所定条件を満たす場合に、前記目標電圧値の増減の指示を前記目標電圧制御部へ出力し、前記目標電圧制御部は、前記増減の指示に応じて前記目標電圧値の増減を制御して、前記降圧制御部へ出力する。これにより、プロセッサコアの状態に応じて適切に電圧値を調整できる。
【００８１】
さらに、前記監視部は、前記プロセッサコアの温度が所定値より低下した場合に、前記目標電圧値を増加させるための第１の指示を前記増減の指示として、前記目標電圧制御部へ出力する第１のモニタを含む、ことが望ましい。これにより、急激な負荷変動に対応して適切に電圧値を制御できる。
【００８２】
その上、前記監視部は、前記プロセッサコア内の各トランジスタの遅延が所定範囲を超える場合に、前記目標電圧値を増減させるための第２の指示を前記増減の指示として、前記目標電圧制御部へ出力する第２のモニタを含む、ことが望ましい。これにより、遅延を所定範囲に抑えることができる。
【００８３】
さらに、前記第２のモニタは、前記第１のモニタにより前記第１の指示が出力されない場合に、前記第２の指示を出力し、前記第２の指示は、前記第１の指示よりも前記目標電圧値に対する増減の値が小さい、ことが望ましい。これにより、急激な負荷変動に対しては電圧を大きく増加し、負荷変動が大きくない場合には、遅延に応じて細かく電圧調整できるため、精密な電圧制御が可能となる。
【００８４】
また、本実施の形態は、次のような構成を備えていてもよい。すなわち、本実施の形態１にかかる電源制御コントローラは、ヒューズの設定値及びクロック周波数の組合せごとに対応付けた複数の目標電圧値を記憶する記憶部をさらに備え、前記目標電圧制御部は、前記複数の目標電圧値のうち入力された前記ヒューズの設定値及び前記クロック周波数の組合せに対応付けられた目標電圧値を選択し、前記増減の指示に応じて当該選択した目標電圧値の増減を制御して、前記降圧制御部へ出力するとよい。これにより、プロセス等による速度のばらつきに応じて適切に電圧値を調整できる。
【００８５】
さらに、前記監視部は、前記プロセッサコアの劣化状態に応じて前記組合せのうち前記クロック周波数がより高い組合せに対応付けられた目標電圧値を前記選択の対象外とする第３の指示を前記記憶部へ出力する第３のモニタを含み、前記目標電圧制御部は、前記複数の目標電圧値のうち前記選択の対象外とされたものを除いた目標電圧値の中から、入力された前記ヒューズの設定値及び前記クロック周波数の組合せに対応付けられた目標電圧値を選択するとよい。これにより、経年劣化の場合に高周波数の使用を停止することにより、適切な電圧値に調整できる。
【００８６】
また、本実施の形態１にかかる電源制御コントローラは、前記複数のスイッチトランジスタのそれぞれに対して、前記降圧制御部の出力と論理積を取ってオン／オフを制御する電源遮断制御部をさらに備えることが望ましい。このように、電源スイッチとレギュレータとを兼用することで、回路面積を抑制できる。
【００８７】
尚、本実施の形態１にかかる半導体装置は、次のように言い換えることができる。すなわち、複数の電源制御コントローラを備える半導体装置であって、前記複数の電源制御コントローラのそれぞれは、プロセッサコアと、供給電圧線と前記プロセッサコアへ電源電圧を供給する制御電圧線の間で並列接続された複数のスイッチトランジスタと、前記制御電圧線から出力される制御電圧をデジタル値である現在電圧値に変換するＡＤ変換部と、ヒューズの設定値及びクロック周波数の組合せごとに対応付けた複数の目標電圧値を記憶する記憶部と、前記複数の目標電圧値の中から選択された目標電圧値に、前記現在電圧値を近付けるように、前記複数のスイッチトランジスタを制御する降圧制御部と、を有し、前記複数の電源制御コントローラが有する前記記憶部のそれぞれは、異なる値が設定されている。
【００８８】
また、本実施の形態１にかかる半導体システムは、次のように言い換えることができる。すなわち、プロセッサコアと、供給電圧線と前記プロセッサコアへ電源電圧を供給する制御電圧線の間で並列接続された複数のスイッチトランジスタと、前記制御電圧線から出力される制御電圧をデジタル値である現在電圧値に変換するＡＤ変換部と、前記変換された現在電圧値を目標電圧値に近付けるように、前記複数のスイッチトランジスタを制御する降圧制御部と、を有する複数の電源制御コントローラを備える半導体装置と、前記供給電圧線へ固定電圧を供給する電源供給装置と、を備える半導体システムである。
【００８９】
＜実施の形態２＞
本実施の形態２は、上述した実施の形態１の応用例である。本実施の形態２は、電源投入時にそれまで蓄積されていた電荷により大電流が流れるという突入電流を緩和するための技術である。
【００９０】
すなわち、本実施の形態２にかかる降圧制御部は、前記電源制御コントローラの電源投入時に、前記複数のスイッチトランジスタの全てに対してオンとなるように制御し、前記電源遮断制御部は、前記電源制御コントローラの電源投入時に、前記複数のスイッチトランジスタを複数回に分けてオンとなるように制御するものである。これにより、電源遮断からの復帰時の突入電流を抑制できる。
【００９１】
さらに、前記電源遮断制御部は、前記電源制御コントローラの電源投入時に、前記複数のスイッチトランジスタのうち一部について複数回に分けてオンとし、その後、前記複数のスイッチトランジスタのうち残りについてまとめてオンとなるように制御することが望ましい。これにより、突入電流を抑制しつつ、早期に復帰が可能となる。
【００９２】
図２０は、本実施の形態２にかかる電源制御コントローラのうち電源スイッチ投入時の処理に関係する構成を示す図である。まず、ｐＭＯＳ群２１１の各ｐＭＯＳのゲート制御線ｃｔｒｌ＿０〜ｃｔｒｌ＿１２７は１２８本であるものとする。そして、上述した遷移ＴＲ１２の場合、レギュレータ３１のオンオフ制御部３１２２は、全ての出力線をＤｉｓａｂｌｅ（１）にする。一方、本実施の形態２にかかる電源遮断制御部３２のオンオフ制御部３２２は、４ｂｉｔずつ８段階で出力信号線を１から０へ切り替える。これにより、ゲート制御線ｃｔｒｌ＿０〜ｃｔｒｌ＿３１は、段階的にオン（０、導通）にされ、制御電圧ＶＤＤＭは緩やかに電圧が上昇する。その後、オンオフ制御部３２２は、残りの出力信号線をまとめて１から０へ切り替える。これにより、ゲート制御線ｃｔｒｌ＿３２〜ｃｔｒｌ＿１２８は、全てオン（０、導通）にされ、制御電圧ＶＤＤＭは１．０Ｖとなり、ＴｕｒｂｏモードＭＤ２へ移行する。図２１は、本実施の形態２にかかる電源スイッチ投入時の各信号の例を示す図である。
【００９３】
このように、本実施の形態２により、電源遮断から復帰時の突入電流を抑制することができる。また、回路面積を増加させることなく、突入電流を抑制する電源スイッチ制御と降圧制御の両立を実現させることができる。
【００９４】
＜実施の形態３＞
本実施の形態３は、上述した実施の形態の変形例である。一般に、各ＣＰＵコア内の一次キャッシュ等のＲＡＭ領域は、ＣＰＵコア内の他の構成と比べて電源電圧を下げ難い。そこで、本実施の形態３は、前記プロセッサコア内の記憶領域に対して、当該プロセッサコア内の他の構成とは異なる電源電圧を供給するものである。または、前記プロセッサコア内の記憶領域に対して、プロセッサコア内の他の構成とは独立した電源電圧の制御を行うものである。これにより、プロセッサコア内の他の構成については可変電圧により効率的な制御をしつつ、一次キャッシュ領域等には固定電圧により安定化させることができる。尚、一次キャッシュ領域等に対しても可変電圧により制御しても構わない。
【００９５】
図２２は、本実施の形態３にかかる半導体システム１００ａの構成を示すブロック図である。半導体システム１００ａは、上述した半導体システム１００と比べてＬＳＩ２がＬＳＩ２ａに置き換わったものである。ＬＳＩ２ａは、ＬＳＩ２に電源制御コントローラ２０ｍが追加されたものである。
【００９６】
電源制御コントローラ２０ｍは、ｐＭＯＳ群２０１ｍと、ＣＰＵＲＡＭ２０２ｍと、電源電圧制御部２０５ｍと、目標電圧値設定テーブル２０６ｍと、ヒューズ２０７ｍとを備える。ＣＰＵＲＡＭ２０２ｍは、ＣＰＵコア２１２の一次キャッシュ領域である。そのため、図面上はクロックの供給を省略しているが、ＣＰＵコア２１２へのクロックがＣＰＵＲＡＭ２０２ｍにも供給されているものとする。また、ｐＭＯＳ群２０１ｍ、電源電圧制御部２０５ｍ、目標電圧値設定テーブル２０６ｍ及びヒューズ２０７ｍについては、ｐＭＯＳ群２１１、電源電圧制御部２１５、目標電圧値設定テーブル２１６及びヒューズ２１７と同等の機能を有するが、独立した構成である。
【００９７】
そのため、ＣＰＵコア２１２・・・２ｎ２及びＣＰＵ共通２０２へ供給する電源電圧は、独立して可変なものとしつつ、ＣＰＵＲＡＭ２０２ｍへ供給する電源電圧は固定電圧にすることもできる。例えば、ＣＰＵＲＡＭ２０２ｍの一例であるＳＲＡＭ（Static Random Access Memory）は、電源電圧を下げ難いという特性がある。そのため、ＣＰＵコア２１２と共に電源電圧を可変にするのではなく、ＣＰＵコア２１２とは別の制御にて電源電圧を調整することで、より適切な電力供給を実現できる。
【００９８】
さらに、ＣＰＵコア２１２だけでなく、ＣＰＵコア２２２〜２ｎ２内の各一次キャッシュ領域についても、同様に、コアとは独立に電源電圧を調整できることは言うまでもない。そして、その場合、各一次キャッシュ領域の間で、ｐＭＯＳ群２０１ｍ、電源電圧制御部２０５ｍ、目標電圧値設定テーブル２０６ｍ及びヒューズ２０７ｍを共有しても構わない。これにより、回路規模を抑制できる。
【００９９】
＜その他の実施の形態＞
上述した各実施の形態では、プロセッサコアとしてＣＰＵコアを用いて説明したが、他の実施の形態では、ＣＰＵコアに代えてＧＰＵ（Graphics Processing Unit）コア等の他のＩＰ（Intellectual Property）コアを用いても構わない。
【０１００】
上述した各実施の形態では、スイッチトランジスタとしてｐＭＯＳを用いたが、これに限定されず、ｎＭＯＳ（negative Channel Metal Oxide Semiconductor）を用いても構わない。ここで、供給電圧ＶＤＤと制御電圧ＶＤＤＭとの差が０．１Ｖ程度の場合には、ｐＭＯＳが好適である。但し、差がより大きい場合など、例えば、供給電圧ＶＤＤと制御電圧ＶＤＤＭとの差が１Ｖ程度のときにはｐＭＯＳに代えてｎＭＯＳを適用することも可能である。
【０１０１】
上述した各実施の形態は、車載向けの電源制御コントローラ、半導体装置及び半導体システムにも適用可能である。
【０１０２】
また、上述の実施の形態では、本実施の形態をハードウェアの構成として説明したが、本実施の形態は、これに限定されるものではない。本実施の形態は、任意の処理を、ＣＰＵ（Central Processing Unit）等のプロセッサにコンピュータプログラムを実行させることにより実現することも可能である。
【０１０３】
上述の例において、プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、ＤＶＤ（Digital Versatile Disc）、ＢＤ（Blu-ray（登録商標） Disc）、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【０１０４】
上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
供給電圧線と制御電圧線の間で並列接続された複数のスイッチトランジスタと、
前記制御電圧線から出力される制御電圧をデジタル値である現在電圧値に変換するアナログデジタル変換部と、
前記変換された現在電圧値を目標電圧値に近付けるように、前記複数のスイッチトランジスタを制御する降圧制御部と、
を備える電源制御コントローラ。
（付記２）
プロセッサコアの動作状態を監視する監視部と、
前記目標電圧値を前記降圧制御部へ出力する目標電圧制御部とをさらに備え、
前記監視部は、前記動作状態が所定条件を満たす場合に、前記目標電圧値の増減の指示を前記目標電圧制御部へ出力し、
前記目標電圧制御部は、前記増減の指示に応じて前記目標電圧値の増減を制御して、前記降圧制御部へ出力する
付記１に記載の電源制御コントローラ。
（付記３）
前記監視部は、
前記プロセッサコアの温度が所定値より低下した場合に、前記目標電圧値を増加させるための第１の指示を前記増減の指示として、前記目標電圧制御部へ出力する第１のモニタ
を含む、付記２に記載の電源制御コントローラ。
（付記４）
前記監視部は、
前記プロセッサコア内の各トランジスタの遅延が所定範囲を超える場合に、前記目標電圧値を増減させるための第２の指示を前記増減の指示として、前記目標電圧制御部へ出力する第２のモニタ
を含む、付記３に記載の電源制御コントローラ。
（付記５）
前記第２のモニタは、
前記第１のモニタにより前記第１の指示が出力されない場合に、前記第２の指示を出力し、
前記第２の指示は、前記第１の指示よりも前記目標電圧値に対する増減の値が小さい
付記４に記載の電源制御コントローラ。
（付記６）
ヒューズの設定値及びクロック周波数の組合せごとに対応付けた複数の目標電圧値を記憶する記憶部をさらに備え、
前記目標電圧制御部は、前記複数の目標電圧値のうち入力された前記ヒューズの設定値及び前記クロック周波数の組合せに対応付けられた目標電圧値を選択し、前記増減の指示に応じて当該選択した目標電圧値の増減を制御して、前記降圧制御部へ出力する
付記２に記載の電源制御コントローラ。
（付記７）
前記監視部は、
前記プロセッサコアの劣化状態に応じて前記組合せのうち前記クロック周波数がより高い組合せに対応付けられた目標電圧値を前記選択の対象外とする第３の指示を前記記憶部へ出力する第３のモニタを含み、
前記目標電圧制御部は、前記複数の目標電圧値のうち前記選択の対象外とされたものを除いた目標電圧値の中から、入力された前記ヒューズの設定値及び前記クロック周波数の組合せに対応付けられた目標電圧値を選択する
付記６に記載の電源制御コントローラ。
（付記８）
前記複数のスイッチトランジスタのそれぞれに対して、前記降圧制御部の出力と論理積を取ってオン／オフを制御する電源遮断制御部をさらに備える
付記１に記載の電源制御コントローラ。
（付記９）
前記降圧制御部は、前記電源制御コントローラの電源投入時に、前記複数のスイッチトランジスタの全てに対してオンとなるように制御し、
前記電源遮断制御部は、前記電源制御コントローラの電源投入時に、前記複数のスイッチトランジスタを複数回に分けてオンとなるように制御する
付記８に記載の電源制御コントローラ。
（付記１０）
前記電源遮断制御部は、前記電源制御コントローラの電源投入時に、前記複数のスイッチトランジスタのうち一部について複数回に分けてオンとし、その後、前記複数のスイッチトランジスタのうち残りについてまとめてオンとなるように制御する
付記９に記載の電源制御コントローラ。
（付記１１）
複数の電源制御コントローラを備える半導体装置であって、
前記複数の電源制御コントローラのそれぞれは、
プロセッサコアと、
供給電圧線と前記プロセッサコアへ電源電圧を供給する制御電圧線の間で並列接続された複数のスイッチトランジスタと、
前記制御電圧線から出力される制御電圧をデジタル値である現在電圧値に変換するＡＤ変換部と、
ヒューズの設定値及びクロック周波数の組合せごとに対応付けた複数の目標電圧値を記憶する記憶部と、
前記複数の目標電圧値の中から選択された目標電圧値に、前記現在電圧値を近付けるように、前記複数のスイッチトランジスタを制御する降圧制御部と、
を有し、
前記複数の電源制御コントローラが有する前記記憶部のそれぞれは、異なる値が設定されている
半導体装置。
（付記１２）
前記プロセッサコア内の記憶領域に対して、当該プロセッサコア内の他の構成とは異なる電源電圧を供給する、
付記１１に記載の半導体装置。
（付記１３）
プロセッサコアと、
供給電圧線と前記プロセッサコアへ電源電圧を供給する制御電圧線の間で並列接続された複数のスイッチトランジスタと、
前記制御電圧線から出力される制御電圧をデジタル値である現在電圧値に変換するＡＤ変換部と、
前記変換された現在電圧値を目標電圧値に近付けるように、前記複数のスイッチトランジスタを制御する降圧制御部と、
を有する複数の電源制御コントローラを備える半導体装置と、
前記供給電圧線へ固定電圧を供給する電源供給装置と、
を備える半導体システム。
（付記１４）
供給電圧線と制御電圧線の間で並列接続された複数のスイッチトランジスタを備える電源制御コントローラの電源制御方法であって、
前記制御電圧線から出力される制御電圧をデジタル値である現在電圧値に変換し、
前記変換された現在電圧値を目標電圧値に近付けるように、前記複数のスイッチトランジスタを制御する
電源制御方法。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１０６】
９００  マルチコアシステム
９１  ＰＭＩＣ
９１１  ＤＣＤＣ
９１２  設定レジスタ
９１３  Ｉ２Ｃ
９２  ＬＳＩ
９２０１  ｐＭＯＳ
９２１１  ＣＰＵコア
９２２１  電源切替制御部
９２０２  ｐＭＯＳ
９２１２  ＣＰＵコア
９２２２  電源切替制御部
９２０ｎ  ｐＭＯＳ
９２１ｎ  ＣＰＵコア
９２２ｎ  電源切替制御部
９２００  ｐＭＯＳ
９２１０  ＣＰＵ共通
９２２０  電源切替制御部
９２３  ＰＬＬ
９２４  Ｉ２Ｃ
９２５  電圧制御部
９２６  クロック制御部
９２７  テーブル
９２８  ヒューズ
ｆｒｅｑ  周波数
１００  半導体システム
１００ａ  半導体システム
１  ＰＭＩＣ
１１  ＤＣＤＣ
２  ＬＳＩ
２ａ  ＬＳＩ
２１  電源制御コントローラ
２１１  ｐＭＯＳ群
２１２  ＣＰＵコア
２１３  ＰＬＬ
２１４  クロック制御部
２１５  電源電圧制御部
２１６  目標電圧値設定テーブル
２１７  ヒューズ
２１８  供給電圧線
２１９  制御電圧線
２０  電源制御コントローラ
２０１  ｐＭＯＳ群
２０２  ＣＰＵ共通
２０３  ＰＬＬ
２０４  クロック制御部
２０５  電源電圧制御部
２０６  目標電圧値設定テーブル
２０７  ヒューズ
２０ｍ  電源制御コントローラ
２０１ｍ  ｐＭＯＳ群
２０２ｍ  ＣＰＵＲＡＭ
２０５ｍ  電源電圧制御部
２０６ｍ  目標電圧値設定テーブル
２０７ｍ  ヒューズ
２１２０  監視部
２１２１  信頼性モニタ
２１２２  ドループモニタ
２１２３  遅延モニタ
３１  レギュレータ
３１１  加減算器
３１２  降圧制御部
３１２１  アルゴリズム制御部
３１２２  オンオフ制御部
３１３  ＡＮＤ回路群
３１４  レベルシフタ群
３１５  ＡＤＣ
３１６  ＶＩＤ増減計算部
３２  電源遮断制御部
３２１  アルゴリズム制御部
３２２  オンオフ制御部
ＶＤＤ  供給電圧
ＶＤＤＭ  制御電圧
ＶＤＤＭ＿ＭＯＮＩ  監視電圧
Ｃｕｒ＿ＶＩＤ  現在電圧値
ｔａｒｇｅｔ＿ＶＩＤ  目標電圧値
Ｍｏｄ＿ｔａｒｇｅｔ＿ＶＩＤ  修正目標電圧値
ｄＶＩＤ  差分電圧値
ｐｓｗｒｅｑ  電源スイッチ要求信号
ｐｓｗａｃｋ  電源スイッチ確認信号
Ｃｔｒ＿ｃｌｋ  制御クロック
４０１  ＴＤＣ
４０２  プライオリティエンコーダ
４０３  Ｖｃｏｄｅ閾値
４０４  判定部
５０１  ＯＲ回路
５０２  ＯＲ回路
５１１  リングオシレータ
５１２  パルスカウンタ
５１３  下限閾値
５１４  判定部
５１５  上限閾値
５ｘ１  リングオシレータ
５ｘ２  パルスカウンタ
５ｘ３  下限閾値
５ｘ４  判定部
５ｘ５  上限閾値
６１１  ＮＢＴＩ感度リングオシレータ
６１２  パルスカウンタ
６１３  参照ＮＢＴＩ感度リングオシレータ
６１４  パルスカウンタ
６１５  判定部
６２１  ＰＢＴＩ感度リングオシレータ
６２２  パルスカウンタ
６２３  参照ＰＢＴＩ感度リングオシレータ
６２４  パルスカウンタ
６２５  判定部
６３１  ＨＣＩ感度リングオシレータ
６３２  パルスカウンタ
６３３  参照ＨＣＩ感度リングオシレータ
６３４  パルスカウンタ
６３５  判定部
６４  ＯＲ回路
ＭＤ１  ＰｏｗｅｒＯｎモード
ＭＤ２  Ｔｕｒｂｏモード
ＭＤ３  Ｒｅｇｕｌａｔｅモード
ＭＤ４  Ｒｅｔｅｎｔｉｏｎモード
ＭＤ５  Ｏｆｆモード
ＴＲ１２  遷移
ＴＲ２３  遷移
ＴＲ２５  遷移
ＴＲ３４  遷移
ＴＲ３５  遷移
ＴＲ４２  遷移
ＴＲ４３  遷移
ＴＲ５２  遷移
７０  電源制御コントローラ
７１  スイッチトランジスタ群
７２  ＡＤ変換部
７３  降圧制御部
７４  供給電圧線
７５  制御電圧線
【図１】
2018019152.tif 000003
【図２】
2018019152.tif 000004
【図３】
2018019152.tif 000005
【図４】
2018019152.tif 000006
【図５】
2018019152.tif 000007
【図６】
2018019152.tif 000008
【図７】
2018019152.tif 000009
【図８】
2018019152.tif 000010
【図９】
2018019152.tif 000011
【図１０】
2018019152.tif 000012
【図１１】
2018019152.tif 000013
【図１２】
2018019152.tif 000014
【図１３】
2018019152.tif 000015
【図１４】
2018019152.tif 000016
【図１５】
2018019152.tif 000017
【図１６】
2018019152.tif 000018
【図１７】
2018019152.tif 000019
【図１８】
2018019152.tif 000020
【図１９】
2018019152.tif 000021
【図２０】
2018019152.tif 000022
【図２１】
2018019152.tif 000023
【図２２】
2018019152.tif 000024
【図２３】
2018019152.tif 000025