(57)【要約】【課題】スイッチング動作時における電流、電圧の振動を抑制し、かつ、回路の大型化を抑制可能な半導体装置を提供する。【解決手段】半導体装置１０は、ドレイン端子Ｄとゲート端子Ｇとソース端子Ｓとを有するユニポーラ型スイッチング素子１００を備え、ドレイン端子Ｄとゲート端子Ｇとの間に、キャパシタＣＤＧと抵抗ＲＤＧとの直列接続体１１が接続されている。【選択図】図２
2018038214.tif 000002
【特許請求の範囲】
【請求項１】
高圧側端子と制御端子と低圧側端子とを有するスイッチング素子を備え、
前記高圧側端子と前記制御端子との間に、キャパシタと抵抗との直列接続体が接続されている
半導体装置。
【請求項２】
前記直列接続体における前記キャパシタの容量は、前記スイッチング素子の前記高圧側端子と前記制御端子との間に寄生する帰還容量以上であって、かつ、前記帰還容量の１０倍以下である
請求項１に記載の半導体装置。
【請求項３】
前記スイッチング素子を内部に含むパッケージと、
前記パッケージ内において前記スイッチング素子を支持する基板と、を備え、
前記直列接続体における前記キャパシタ及び前記抵抗は、前記基板上に配置されている
請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記スイッチング素子の前記制御端子を前記パッケージ外に引き出して外部の回路と接続可能とする外部接続用制御端子を備え、
前記パッケージ内において、前記スイッチング素子の前記制御端子と前記外部接続用制御端子との間に抵抗が接続されている
請求項３に記載の半導体装置。
【請求項５】
前記スイッチング素子であって、バイポーラ動作するバイポーラ型スイッチング素子と、
前記スイッチング素子であって、ユニポーラ動作するユニポーラ型スイッチング素子と、を備え、
前記バイポーラ型スイッチング素子の前記高圧側端子と前記制御端子との間、及び、前記ユニポーラ型スイッチング素子の前記高圧側端子と前記制御端子との間のそれぞれに、前記直列接続体が接続されている
請求項１から請求項４の何れか一項に記載の半導体装置。
【請求項６】
請求項１から請求項５の何れか一項に記載の半導体装置を備える
電力変換装置。
【請求項７】
高圧側端子と制御端子と低圧側端子とを有するスイッチング素子と、
前記スイッチング素子を内部に含むパッケージと、を備え、
前記高圧側端子を前記パッケージ外に引き出して外部の回路と接続可能とする外部接続用高圧側端子と、前記制御端子を前記パッケージ外に引き出して外部の回路と接続可能とする外部接続用制御端子と、をそれぞれ２個以上備えている
半導体装置。
【請求項８】
請求項７に記載の半導体装置を備え、
一の前記外部接続用高圧側端子と、一の前記外部接続用制御端子との間にキャパシタと抵抗との直列接続体が接続されている
電力変換装置。
【請求項９】
前記直列接続体における前記キャパシタ及び前記抵抗は、
前記半導体装置が接続された回路に存在するインダクタンス成分及びキャパシタンス成分と、前記スイッチング素子の前記高圧側端子と前記低圧側端子との間に寄生する出力容量と、によって生じる共振特性を抑制する時定数に設定されている
請求項６又は請求項８に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び電力変換装置に関する。
【背景技術】
【０００２】
電力エネルギーの変換手段の１つとして、インバータ等の電力変換装置が一般に使用されている。電力変換装置は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（金属酸化物シリコン電界効果トランジスタ）等のスイッチング素子、スイッチング素子と逆並列に接続する還流ダイオード（フリーホイールダイオード）、或いは、単独で動作する還流ダイオードなどの電力変換用の半導体装置を、用途や電力の大きさに応じた組み合わせで構成されている。電力変換装置には高い効率で安定した動作が求められるため、その構成要素である半導体装置には、スイッチング素子及び還流ダイオードのいずれにおいても、低損失で且つ誤動作等が起こりにくい安定動作が求められる。
【０００３】
電力変換装置では、主に、配線、スイッチング素子、還流ダイオード等に寄生する抵抗成分、インダクタンス成分及びキャパシタ成分によりＬＣＲ直列回路が形成される。ＬＣＲ直列回路に直流電圧が印加された場合、電圧、電流が振動し、指数関数的に減衰しながら一定値になることが知られている。したがって、電力変換装置における半導体装置のスイッチング時には、電流の振動、電圧の振動が必然的に発生する。
【０００４】
近年の半導体製造技術の進歩により、Ｓｉ（シリコン）主体で構成されていた半導体装置に対して、その材料特性の利点からＳｉＣ（シリコンカーバイト）を用いてスイッチング素子や還流ダイオードで半導体装置を構成できるようになってきている。ＳｉＣを用いた半導体装置は、高速スイッチング動作する為、スイッチング時のdv/dt、di/dtが急峻になることが知られており、電流の振動、電圧の振動を助長させ得る。
【０００５】
これを解決するために、例えば特許文献１、２には、半導体装置において、ユニポーラ動作をするスイッチング素子の高圧側端子（ドレイン端子）と低圧側端子（ソース端子）との間に、キャパシタと抵抗との直列接続体を並列に接続し、ＣＲスナバ回路を構成する点が開示されている。特に、特許文献１では、還流ダイオードとスイッチング素子との遮断状態における静電容量の総和に対するキャパシタの静電容量の比を０．１以上にすることが提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第５５７２９６２号公報
【特許文献２】特許第５４５３８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記先行技術では、ＣＲスナバ回路を構成するキャパシタはスイッチング素子のスイッチング動作毎に充電、放電を行うため、式（１）に示す損失Ｅが発生する。上記先行技術によれば、この損失ＥをＣＲスナバ回路の抵抗で消費する必要があるが、当該損失Ｅはキャパシタの容量Ｃ及び周波数ｆに比例して大きくなるため、抵抗及び放熱機構の大型化が避けられない。
【０００８】
Ｅ＝ＣＶ２ｆ・・・（１）
【０００９】
更に、スイッチング時のdv/dt、di/dt自体は急峻なままなので、サージ電圧自体の低減効果は小さい。
【００１０】
本発明は、上記課題に鑑みてなされたものであって、その目的は、スイッチング動作時における電流、電圧の振動を抑制し、かつ、回路の大型化を抑制可能な半導体装置及び電力変換装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様は、高圧側端子と制御端子と低圧側端子とを有するスイッチング素子を備え、前記高圧側端子と前記制御端子との間に、キャパシタと抵抗との直列接続体が接続されている半導体装置である。
【００１２】
また、本発明の一態様によれば、上述の半導体装置において、前記直列接続体における前記キャパシタの容量は、前記スイッチング素子の前記高圧側端子と前記制御端子との間に寄生する帰還容量以上であって、かつ、前記帰還容量の１０倍以下とされている。
【００１３】
また、本発明の一態様によれば、上述の半導体装置は、前記スイッチング素子を内部に含むパッケージと、前記パッケージ内において前記スイッチング素子を支持する基板と、を備え、前記直列接続体における前記キャパシタ及び前記抵抗は、前記基板上に配置されている。
【００１４】
また、本発明の一態様によれば、上述の半導体装置は、前記スイッチング素子の前記制御端子を前記パッケージ外に引き出して外部の回路と接続可能とする外部接続用制御端子を備え、前記パッケージ内において、前記スイッチング素子の前記制御端子と前記外部接続用制御端子との間に抵抗が接続されている。
【００１５】
また、本発明の一態様によれば、上述の半導体装置は、前記スイッチング素子であって、バイポーラ動作するバイポーラ型スイッチング素子と、前記スイッチング素子であって、ユニポーラ動作するユニポーラ型スイッチング素子と、を備え、前記バイポーラ型スイッチング素子の前記高圧側端子と前記制御端子との間、及び、前記ユニポーラ型スイッチング素子の前記高圧側端子と前記制御端子との間のそれぞれに、前記直列接続体が接続されている。
【００１６】
また、本発明の一態様は、上述の半導体装置を備えている電力変換装置である。
【００１７】
また、本発明の一態様は、高圧側端子と制御端子と低圧側端子とを有するスイッチング素子と、前記スイッチング素子を内部に含むパッケージと、を備え、前記高圧側端子を前記パッケージ外に引き出して外部の回路と接続可能とする外部接続用端子と、前記制御端子を前記パッケージ外に引き出して外部の回路と接続可能とする外部接続用制御端子と、をそれぞれ２つ以上備えている半導体装置である。
【００１８】
また、本発明の一態様は、上述の半導体装置を備え、一の前記外部接続用高圧側端子と、一の前記外部接続用制御端子との間にキャパシタと抵抗との直列接続体が接続されている電力変換装置である。
【００１９】
また、本発明の一態様によれば、上述の電力変換装置において、前記直列接続体における前記キャパシタ及び前記抵抗は、前記半導体装置が接続された回路に存在するインダクタンス成分及びキャパシタンス成分と、前記スイッチング素子の前記高圧側端子と前記低圧側端子との間に寄生する出力容量と、によって生じる共振特性を抑制する時定数に設定されている。
【発明の効果】
【００２０】
上述の半導体装置及び電力変換装置によれば、電流、電圧の振動を抑制し、かつ、回路の大型化を抑制することができる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施形態に係る電力変換装置の回路構成を示す図である。
【図２】第１の実施形態に係る半導体装置の回路構成を示す図である。
【図３】第１の実施形態に係る半導体装置の構造を模式的に示す図である。
【図４】第１の実施形態に係る直列接続体の機能を説明する第１の図である。
【図５】第１の実施形態に係る直列接続体の機能を説明する第２の図である。
【図６】第１の実施形態に係る直列接続体の特性を説明する第１の図である。
【図７】第１の実施形態に係る直列接続体の特性を説明する第２の図である。
【図８】第２の実施形態に係る電力変換装置の回路構成を示す図である。
【図９】第２の実施形態に係る半導体装置及び直列接続体の回路構成を示す図である。
【図１０】第３の実施形態に係る半導体装置の回路構成及び構造を模式的に示す図である。
【図１１】第４の実施形態に係る半導体装置の回路構成を示す図である。
【図１２】第５の実施形態に係る半導体装置の回路構成を示す図である。
【図１３】第６の実施形態に係る半導体装置の回路構成を示す図である。
【発明を実施するための形態】
【００２２】
＜第１の実施形態＞
以下、第１の実施形態に係る電力変換装置及び半導体装置について、図１〜図７を参照しながら説明する。
【００２３】
（電力変換装置の回路構成）
図１は、第１の実施形態に係る電力変換装置の回路構成を示す図である。
図１に示すように、電力変換装置１は、直流電力を送出する直流電源２と、三相交流電力で駆動する誘導電動機３との間に接続される。電力変換装置１は、直流電源２から供給される直流電力を、誘導電動機３を駆動させるための三相交流電力に変換する。
電力変換装置１は、半導体装置１０を複数有してなるインバータ回路である。具体的には、電力変換装置１は、三相交流の各相に対応して２つずつ、計６個の半導体装置１０を備えている。三相交流の各相に対応する２つの半導体装置１０は、それぞれ、“上アーム”及び“下アーム”として、直流電源２の高電位出力側と低電位出力側との間に直列に接続される。
【００２４】
半導体装置１０は、図示しない制御回路からのＰＷＭ（Pulse Width Modulation）制御信号に基づいてスイッチング動作（ＯＮ（導通）状態からＯＦＦ（切断）状態への遷移、及び、ＯＦＦ状態からＯＮ状態への遷移）を行う。電力変換装置１は、６個の半導体装置１０の各々がＰＷＭ制御信号に基づいてスイッチング動作することで、直流電源２から送出される直流電力を交流電力に変換する。
第１の実施形態に係る半導体装置１０は、図１に示すように、ユニポーラ型スイッチング素子１００と直列接続体１１とを有してなる。以下、図２及び図３を参照しながら、第１の実施形態に係る半導体装置１０の構成について詳細に説明する。
【００２５】
（半導体装置の回路構成）
図２は、第１の実施形態に係る半導体装置の回路構成を示す図である。
また、図３は、第１の実施形態に係る半導体装置の構造を模式的に示す図である。
図２、図３に示すように、半導体装置１０は、ユニポーラ型スイッチング素子１００と、直列接続体１１とを備えている。
ユニポーラ型スイッチング素子１００は、いわゆる半導体チップであって、内部にユニポーラ動作するトランジスタであるＭＯＳ−ＦＥＴ（以下、単に「トランジスタＴＲ１」と表記する）と、還流ダイオードＦＤとが一体に形成されている（図２参照）。ユニポーラ型スイッチング素子１００の内部では、還流ダイオードＦＤは、トランジスタＴＲ１のドレイン−ソース間において、ソースからドレインにかけて順方向となるように接続されている。
また、ユニポーラ型スイッチング素子１００は、ドレイン端子Ｄ（高圧側端子）と、ゲート端子Ｇ（制御端子）と、ソース端子Ｓ（低圧側端子）との３つの端子を有している。ドレイン端子Ｄは、トランジスタＴＲ１のドレインに接続されている端子である。また、ゲート端子Ｇは、トランジスタＴＲ１のゲートに接続されている端子である。また、ソース端子Ｓは、トランジスタＴＲ１のソースに接続されている端子である。
【００２６】
ユニポーラ型スイッチング素子１００の各端子間には、ＭＯＳ−ＦＥＴ（トランジスタＴＲ１）の構造に起因して発生する寄生容量が存在する。具体的には図２に示すように、ユニポーラ型スイッチング素子１００のソース端子Ｓとゲート端子Ｇとの間に入力容量Ｃｉｎが存在する。また、ユニポーラ型スイッチング素子１００のソース端子Ｓとドレイン端子Ｄとの間に出力容量Ｃｏｕｔが存在する。更に、ユニポーラ型スイッチング素子１００のドレイン端子Ｄとゲート端子Ｇとの間に帰還容量Ｃｒが存在する。ここで、本実施形態に係るトランジスタＴＲ１は一般的なパワー型ＭＯＳ−ＦＥＴであることから、帰還容量Ｃｒ［ｐＦ］は、出力容量Ｃｏｕｔ［ｐＦ］、入力容量Ｃｉｎ［ｐＦ］と比して約１〜２桁ほど小さい。
【００２７】
また、直列接続体１１は、ユニポーラ型スイッチング素子１００のドレイン端子Ｄとゲート端子Ｇとの間に直列に接続されたキャパシタＣＤＧ及び抵抗ＲＤＧを備えている。本実施形態において、キャパシタＣＤＧ及び抵抗ＲＤＧは、それぞれ、独立した（ユニポーラ型スイッチング素子１００とは別体の）キャパシタ素子及び抵抗素子で構成される。また、本実施形態において、キャパシタＣＤＧは、特別な非線形特性を有するものではなく、通常の線形特性（印加される電圧によって容量値が変化しない特性）を有するキャパシタ素子である。
【００２８】
図３に示すように、半導体装置１０は、基板１０Ａとパッケージ１０Ｂとを備えている。パッケージ１０Ｂは、ユニポーラ型スイッチング素子１００等を内部に含んでパッケージングすることで当該ユニポーラ型スイッチング素子１００を保護する。また、基板１０Ａは、絶縁基板上に導電性電極パターンＰを有する基板であって、パッケージ１０Ｂ内において半導体チップであるユニポーラ型スイッチング素子１００を支持している。また、基板１０Ａ上には直列接続体１１をなすキャパシタＣＤＧ及び抵抗ＲＤＧもそれぞれ配置されている。
【００２９】
図２、図３に示すように、半導体装置１０は、外部接続用制御端子ＴＧと、外部接続用高圧側端子ＴＤと、外部接続用低圧側端子ＴＳと、を備えている。
外部接続用制御端子ＴＧは、ユニポーラ型スイッチング素子１００のゲート端子Ｇをパッケージ１０Ｂ外に引き出して当該ゲート端子Ｇと外部の回路（電力変換装置１のインバータ回路）とを接続可能とする端子である。具体的には、外部接続用制御端子ＴＧは、パッケージ１０Ｂの内部から外部にかけて延在しており、パッケージ１０Ｂの内部において、ボンディングワイヤＷＢ及び導電性電極パターンＰを介してユニポーラ型スイッチング素子１００のゲート端子Ｇと電気的に接続されている。
また、外部接続用高圧側端子ＴＤは、ユニポーラ型スイッチング素子１００のドレイン端子Ｄをパッケージ１０Ｂ外に引き出して当該ドレイン端子Ｄと外部の回路とを接続可能とする端子である。
また、外部接続用低圧側端子ＴＳは、ユニポーラ型スイッチング素子１００のソース端子Ｓをパッケージ１０Ｂ外に引き出して当該ソース端子Ｓと外部の回路とを接続可能とする端子である。
外部接続用高圧側端子ＴＤ及び外部接続用低圧側端子ＴＳも、上述の外部接続用制御端子ＴＧと同様の構成を有している。
【００３０】
（作用、効果の説明）
図４、図５は、それぞれ、第１の実施形態に係る直列接続体の機能を説明する第１の図、第２の図である。
図４、図５は、いずれも、半導体装置１０におけるトランジスタＴＲ１のソース−ゲート間電位ＶＧＳと、ソース−ドレイン間電位ＶＤＳとの時間変化を模式的に示している。図４は、トランジスタＴＲ１におけるＯｆｆ状態からＯｎ状態への遷移（ターンオン）を示しており、図５は、Ｏｎ状態からＯｆｆ状態への遷移（ターンオフ）を示している。
また、図４、図５に示す実線のグラフは、ユニポーラ型スイッチング素子１００が直列接続体１１を具備している場合の挙動を示している。また、図４、図５に示す破線のグラフは、ユニポーラ型スイッチング素子１００が直列接続体１１を具備していない場合の挙動を示している。
【００３１】
ターンオン時においては、図４に示すように、出力容量Ｃｏｕｔ（図２参照）に蓄積されていた電荷が放電されることで、ソース−ドレイン間電位ＶＤＳが電源電圧（ＶＤＤ）から導通時電圧（ＶＤＳ（ＯＮ））まで降下する。この時の降下の速さ（ｄｖ／ｄｔ）は、出力容量Ｃｏｕｔの容量だけでなく、帰還容量Ｃｒの容量にも関係する。
具体的に説明すると、帰還容量Ｃｒは、等価回路として出力容量Ｃｏｕｔと並列接続状態にある。そのため、出力容量Ｃｏｕｔの放電に伴い、並列に接続されている帰還容量Ｃｒも放電される。これにより、ゲート端子Ｇからの制御信号により充電過程にある帰還容量Ｃｒの印加電圧（すなわちソース−ゲート間電位ＶＧＳ）がほぼ一定となる期間（ミラー期間Δｔ（図４））が生じる。本実施形態においては、ゲート端子Ｇとドレイン端子Ｄとの間に接続された直列接続体１１の放電時定数でミラー期間Δｔを調整することで、ソース−ドレイン間電位ＶＤＳの降下速度（ｄｖ／ｄｔ）が調整され、波形振動／サージ電圧が抑制される。
すなわち、直列接続体１１の放電時定数によりミラー期間Δｔが長くなり、ソース−ドレイン間電位ＶＤＳの降下速度（ｄｖ／ｄｔ）も小さくなる（図４の実線参照）。
【００３２】
ターンオフ時の動作は、上述したターンオン時の動作と逆のプロセスで説明できる。すなわち、ターンオフ時においては、図５に示すように、空の状態の出力容量Ｃｏｕｔに電荷が蓄積（充電）されていき、ソース−ドレイン間電位ＶＤＳが導通時電圧（ＶＤＳ（ＯＮ））から電源電圧（ＶＤＤ）まで上昇する。この時の上昇の速さ（ｄｖ／ｄｔ）は、出力容量Ｃｏｕｔの容量だけでなく、当該出力容量Ｃｏｕｔと並列接続状態にある帰還容量Ｃｒの容量にも関係する。そのため、出力容量Ｃｏｕｔの充電に伴い、並列に接続されている帰還容量Ｃｒも充電される。これにより、ゲート端子Ｇからの制御信号により放電過程にあるソース−ゲート間電位ＶＧＳがほぼ一定となる期間（ミラー期間Δｔ（図５））が生じる。本実施形態においては、ゲート端子Ｇとドレイン端子Ｄとの間に接続された直列接続体１１の充電時定数でミラー期間Δｔを調整することで、ソース−ドレイン間電位ＶＤＳの上昇速度（ｄｖ／ｄｔ）が調整され、波形振動／サージ電圧が抑制される。
すなわち、直列接続体１１の充電時定数によりミラー期間Δｔが長くなり、ソース−ドレイン間電位ＶＤＳの降下速度（ｄｖ／ｄｔ）も小さくなる（図５の実線参照）。
【００３３】
図６は、第１の実施形態に係る直列接続体の特性を説明する第１の図である。
図６に示す電力変換装置１は、三相のうちの一相に対応する２個の半導体装置１０のみを図示している。
上記の通り、直列接続体１１を設けることで、その時定数に基づいてミラー期間Δｔが適切に調整され、ソース−ドレイン間電位ＶＤＳの急峻な変化が抑制されることを説明した（図４、図５参照）。ここで、直列接続体１１の時定数τ（キャパシタＣＤＧの容量と抵抗ＲＤＧの抵抗値との積）をどのように設定すればよいかを、図６を参照しながら具体的に説明する。
【００３４】
図６に示すように、電力変換装置１は、２個の半導体装置１０、直流電源２、及び、誘導電動機３を電気的に接続する配線Ａを有してなる。また、図６は、電力変換装置１の配線Ａに寄生して存在するインダクタンス成分Ｌ１、及び、キャパシタンス成分Ｃ１を有する等価回路を図示している。
図６に示すように、インダクタンス成分Ｌ１と、キャパシタンス成分Ｃ１と、２つの半導体装置１０のそれぞれに寄生して存在する出力容量Ｃｏｕｔとによって、配線Ａを通じた直列ＬＣ共振回路が形成される。この直列ＬＣ共振回路の共振周波数ｆ０は、ｆ０＝１／（２π√（Ｌ・Ｃ））で計算される（ここで、Ｌ＝Ｌ１、１／Ｃ＝１／Ｃ１＋２・１／Ｃｏｕｔ）。したがって、半導体装置１０のスイッチング動作時には、この共振周波数ｆ０の波形振動が生じる。
この共振周波数ｆ０の共振特性を抑制するためには、直列接続体１１の時定数τ（＝ＲＤＧ・ＣＤＧ）が以下の条件式（２）を満たす必要がある。
【００３５】
τ＝ＲＤＧ・ＣＤＧ＜２π√（Ｌ・Ｃ）・・・（２）
【００３６】
このように、直列接続体１１におけるキャパシタＣＤＧ及び抵抗ＲＤＧは、半導体装置１０が接続された回路（電力変換装置１の配線Ａ）に存在するインダクタンス成分Ｌ１及びキャパシタンス成分Ｃ１と、ユニポーラ型スイッチング素子１００のドレイン端子Ｄとソース端子Ｓとの間に寄生する出力容量Ｃｏｕｔと、によって生じる共振特性を抑制する時定数τとなるように設定されている。
【００３７】
なお、上述の説明において、式（２）の“Ｌ”として、配線Ａに寄生するインダクタンス成分Ｌ１のみを考慮したが、他の実施形態においては、更に別のインダクタンス成分を“Ｌ”に含めてもよい。例えば、ユニポーラ型スイッチング素子１００のドレイン端子Ｄとソース端子Ｓとの間に寄生するインダクタンス成分（以下、これを“Ｌ２”とする。）を更に考慮してもよい（即ち、Ｌ＝Ｌ１＋２・Ｌ２としてもよい）。
【００３８】
図７は、第１の実施形態に係る直列接続体の特性を説明する第２の図である。
図７（ａ）〜（ｄ）は、いずれもソース−ゲート間電位ＶＧＳ、ソース−ドレイン間電位ＶＤＳ、及び、ドレイン電流ＩＤの時間変化を示す実測波形である。図７（ａ）〜（ｄ）の横軸は時間であり、縦軸は電圧及び電流である。図７（ａ）、（ｃ）は、ゲート端子Ｇとドレイン端子Ｄとの間にＲＣ回路（直列接続体１１）を具備しない半導体装置の実測波形であり、図７（ｂ）、（ｄ）は、ゲート端子Ｇとドレイン端子Ｄとの間にＲＣ回路（直列接続体１１）を具備する半導体装置１０の実測波形である。また、図７（ａ）、（ｂ）は、Ｏｆｆ動作時（ターンオフ時）の波形を、図７（ｃ）、（ｄ）は、Ｏｎ動作時（ターンオン時）の波形を示している。
【００３９】
ここで、図７（ｂ）、（ｄ）における直列接続体１１を構成するキャパシタＣＤＧの容量及び抵抗ＲＤＧの抵抗値は、それぞれ、４７０ｐＦ及び１５Ωである。図７（ａ）〜（ｄ）によれば、直列接続体１１を具備することで、Ｏｎ動作時及びＯｆｆ動作時の何れにおいても波形振動を抑制できることが分かる。
なお、図７（ａ）〜（ｄ）の実測波形を取得した半導体装置のスイッチング素子（ユニポーラ型スイッチング素子１００）の帰還容量Ｃｒは３００ｐＦ程度である。このように、直列接続体１１のキャパシタＣＤＧの容量を、帰還容量Ｃｒの数倍（１〜１０倍）程度、又は、帰還容量Ｃｒと同オーダ程度とすることで、波形振動の顕著な抑制効果を得ることができる。
【００４０】
ここで、本実施形態に係る半導体装置１０の効果を説明するため、対比として、ユニポーラ型スイッチング素子１００のドレイン端子Ｄとソース端子Ｓとの間に、キャパシタと抵抗との直列接続体を並列に接続し、ＣＲスナバ回路を構成する従来技術について説明する。このＣＲスナバ回路を用いる場合、実効的な振動抑制効果を得るためには、ＣＲスナバ回路のキャパシタの容量は、ドレイン端子Ｄとソース端子Ｓとの間に寄生する出力容量Ｃｏｕｔに準じた値とする必要がある。ここで、通常のユニポーラ型スイッチング素子においては、出力容量Ｃｏｕｔの容量は、帰還容量Ｃｒと比較して２桁程度大きいことが知られている。そうすると、従来技術の場合、ＣＲスナバ回路を構成するキャパシタ及び抵抗素子（並びに抵抗素子の放熱機構）を大型化する必要がある。
これに対し、本実施形態に係る半導体装置１０によれば、上述の通り、直列接続体１１の帰還容量Ｃｒの数倍程度（図７に示す例では１．５倍程度）の容量で、顕著に波形振動を抑制することができる。したがって、電流、電圧の振動を抑制し、かつ、回路の大型化を抑制することができる。
【００４１】
また、従来技術に係る、ドレイン端子Ｄとソース端子Ｓとの間に設けられたＣＲスナバ回路では、ソース−ドレイン間電位ＶＤＳの上昇速度、降下速度（ｄｖ／ｄｔ）を制御することはできない。したがって、ターンオン時、又は、ターンオフ時におけるソース−ドレイン間電位ＶＤＳ等の急峻な変動を抑えることはできず、それ故、波形振動のピークは依然として大きいままであり、サージ電圧自体の抑制効果は低い。
他方、本実施形態に係る半導体装置１０によれば、ソース−ゲート間電位ＶＧＳのミラー期間Δｔ（図４、図５参照）が調整されるため、ソース−ドレイン間電位ＶＤＳの上昇速度、降下速度（ｄｖ／ｄｔ）も調整（低減）される。したがって、本実施形態に係る半導体装置１０によれば、波形振動のピークそのものを抑制することができる。
【００４２】
＜第２の実施形態＞
次に、第２の実施形態に係る電力変換装置及び半導体装置について、図８及び図９を参照しながら説明する。
【００４３】
（電力変換装置の回路構成）
図８は、第２の実施形態に係る電力変換装置の回路構成である。
図８に示すように、第２の実施形態に係る電力変換装置１は、第１の実施形態と同様に、６個のユニポーラ型スイッチング素子１００（半導体装置１０）と、各ユニポーラ型スイッチング素子１００に対応して設けられた６個の直列接続体１１とを有してなる。しかし、第１の実施形態と異なり、各直列接続体１１は、半導体装置１０の外部に設けられている。
【００４４】
（半導体装置及び直列接続体の回路構成）
図９は、第２の実施形態に係る半導体装置及び直列接続体の回路構成を示す図である。
第２の実施形態に係る半導体装置１０は、第１の実施形態と異なり、パッケージ１０Ｂ（図３参照）の内部に直列接続体１１を具備していない。他方、第２の実施形態に係る半導体装置１０は、外部の直列接続体１１と接続するための外部接続用端子を新たに備えている。
【００４５】
具体的には、半導体装置１０は、半導体装置１０内部におけるユニポーラ型スイッチング素子１００のドレイン端子Ｄをパッケージ１０Ｂ（図３参照）外に引き出して当該ドレイン端子Ｄと外部の回路とを接続可能とする２個の外部接続用端子（外部接続用高圧側端子ＴＤ、ＴＤ＿ＲＣ）を備えている。また、半導体装置１０は、ユニポーラ型スイッチング素子１００のゲート端子Ｇをパッケージ１０Ｂ（図３参照）外に引き出して当該ゲート端子Ｇと外部の回路とを接続可能とする２個の外部接続用端子（外部接続用制御端子ＴＧ、ＴＧ＿ＲＣ）を備えている。
外部接続用高圧側端子ＴＤ、外部接続用制御端子ＴＧ及び外部接続用低圧側端子ＴＳは、半導体装置１０を電力変換装置１の主要な回路（インバータ回路）に接続するために用いられる通常の端子である。他方、外部接続用高圧側端子ＴＤ＿ＲＣ及び外部接続用制御端子ＴＧ＿ＲＣは、半導体装置１０を外部の直列接続体１１と接続するために設けられた端子である。
【００４６】
このように、直列接続体１１を、半導体装置１０の外部回路として外付けできる構成とすることで、電力変換装置１の固有の特性（例えば、配線Ａ（図６参照）に寄生するインダクタンス成分Ｌ１やキャパシタンス成分Ｃ１）に応じて、適宜、キャパシタＣＤＧの容量、及び、抵抗ＲＤＧの抵抗値を変更することができる。
【００４７】
＜第３の実施形態＞
次に、第３の実施形態に係る半導体装置について、図１０を参照しながら説明する。
【００４８】
（半導体装置の回路構成及び構造）
図１０は、第３の実施形態に係る半導体装置の回路構成及び構造を模式的に示す図である。
第３の実施形態に係る半導体装置１０は、第２の実施形態と同様に、半導体装置１０の外部に直列接続体１１を外付けする態様とされている。しかし、半導体装置１０は、上アーム、下アームをなす２個のユニポーラ型スイッチング素子１００ａ、１００ｂを具備する点で、第２の実施形態と異なる。
【００４９】
図１０（ａ）に示すように、第３の実施形態に係る半導体装置１０は、上アームとして機能するユニポーラ型スイッチング素子１００ａと、下アームとして機能するユニポーラ型スイッチング素子１００ｂと、をパッケージ内部に備えている。
また、図１０（ａ）の回路図、及び、図１０（ｂ）の電極パターン配置例に示すように、第３の実施形態に係る半導体装置１０は、複数の外部接続用端子を備えている。
具体的には、半導体装置１０は、直流電源２の高電位出力側と上アーム（ユニポーラ型スイッチング素子１００ａ）とを接続するための外部接続用高圧側端子ＴＤ１と、直流電源２の低電位出力側と下アーム（ユニポーラ型スイッチング素子１００ｂ）とを接続するための外部接続用低圧側端子ＴＳ２と、を備えている。また、上アームと下アームとの中間接続点と接続され、誘導電動機３に交流電力を送出するための外部接続用端子ＴＳ１Ｄ２を備えている。
【００５０】
半導体装置１０は、半導体装置１０内部におけるユニポーラ型スイッチング素子１００ａのドレイン端子Ｄをパッケージ外に引き出して当該ドレイン端子Ｄと外部の回路とを接続可能とする２個の外部接続用端子（外部接続用高圧側端子ＴＤ１、ＴＤ１＿ＲＣ）を備えている。
また、半導体装置１０は、ユニポーラ型スイッチング素子１００ａのゲート端子Ｇをパッケージ外に引き出して当該ゲート端子Ｇと外部の回路とを接続可能とする２個の外部接続用端子（外部接続用制御端子ＴＧ１、ＴＧ１＿ＲＣ）を備えている。
また、半導体装置１０は、半導体装置１０内部におけるユニポーラ型スイッチング素子１００ｂのゲート端子Ｇをパッケージ外に引き出して当該ゲート端子Ｇと外部の回路とを接続可能とする２個の外部接続用端子（外部接続用制御端子ＴＧ２、ＴＧ２＿ＲＣ）を備えている。
また、半導体装置１０は、ユニポーラ型スイッチング素子１００ｂのドレイン端子Ｄをパッケージ外に引き出して当該ドレイン端子Ｄと外部の回路とを接続可能とする１個の外部接続用端子（外部接続用高圧側端子ＴＤ２＿ＲＣ）を備えている。
【００５１】
外部接続用高圧側端子ＴＤ１、外部接続用制御端子ＴＧ１、ＴＧ２、及び、外部接続用低圧側端子ＴＳ２は、半導体装置１０を電力変換装置１の主要な回路（インバータ回路）に接続するために用いられる端子である。他方、外部接続用高圧側端子ＴＤ１＿ＲＣ及び外部接続用制御端子ＴＧ１＿ＲＣは、半導体装置１０を、ユニポーラ型スイッチング素子１００ａに対応する外部の直列接続体１１ａと接続するために設けられた端子である。
また、外部接続用高圧側端子ＴＤ２＿ＲＣ及び外部接続用制御端子ＴＧ２＿ＲＣは、半導体装置１０を、ユニポーラ型スイッチング素子１００ｂに対応する外部の直列接続体１１ｂと接続するために設けられた端子である。
【００５２】
また、半導体装置１０は、ユニポーラ型スイッチング素子１００ａ、１００ｂの各々のソース端子を引き出すための別途の外部接続用端子（外部接続用低圧側端子ＴＳ１’、ＴＳ２’を備えている。
【００５３】
このように、第３の実施形態に係る半導体装置１０は、上アームをなすユニポーラ型スイッチング素子１００ａと下アームをなすユニポーラ型スイッチング素子１００ｂとが一体にパッケージングされたモジュール構造を有している。そして、半導体装置１０は、当該２個のユニポーラ型スイッチング素子１００ａ、１００ｂの各々に対応する直列接続体１１ａ、１１ｂをそれぞれ独立して外付け可能な構成とされている。
【００５４】
なお、第２の実施形態、第３の実施形態において、半導体装置１０は、外部接続用制御端子ＴＧ及び外部接続用高圧側端子ＴＤをそれぞれ２個備える態様として説明したが、他の実施形態においてはこの態様に限定されない。即ち、他の実施形態に係る半導体装置１０は、更に別の外部回路へと接続する目的で、外部接続用制御端子ＴＧ及び外部接続用高圧側端子ＴＤをそれぞれ３個以上備える態様であってもよい。
【００５５】
＜第４の実施形態＞
次に、第４の実施形態に係る半導体装置について、図１１を参照しながら説明する。
【００５６】
（半導体装置の回路構成）
図１１は、第４の実施形態に係る半導体装置の回路構成を示す図である。
図１１に示すように、第４の実施形態に係る半導体装置１０は、第１の実施形態と同様に、直列接続体１１を内部（パッケージ内）に実装している。ただし、第４の実施形態に係る半導体装置１０は、パッケージ内において、ユニポーラ型スイッチング素子１００のゲート端子Ｇと外部接続用制御端子ＴＧとの間に抵抗ＲＧが接続されている点で第１の実施形態と異なる。
【００５７】
抵抗ＲＧは、ユニポーラ型スイッチング素子１００のゲート端子Ｇに印加される制御信号に応じたスイッチング動作の素子ごとの特性ばらつきを抑制するために設けられる。
【００５８】
素子ごとの特性ばらつきを抑制するための抵抗ＲＧがパッケージ内に設けられている場合、直列接続体１１の一端は、抵抗ＲＧとユニポーラ型スイッチング素子１００のゲート端子Ｇとの間に接続される。
【００５９】
このような構成とすることで、トランジスタＴＲ１のゲートへの電荷の蓄積の速度が抵抗ＲＧにより均一化されるため、スイッチング動作の素子ごとの特性ばらつきを抑制しつつ、なおかつ、スイッチング動作時の波形振動を抑制することができる。
【００６０】
＜第５の実施形態＞
次に、第５の実施形態に係る半導体装置について、図１２を参照しながら説明する。
【００６１】
（半導体装置の回路構成）
図１２は、第５の実施形態に係る半導体装置の回路構成を示す図である。
図１２に示すように、第５の実施形態に係る半導体装置１０は、バイポーラ型スイッチング素子１０１を備えている。
バイポーラ型スイッチング素子１０１は、いわゆる半導体チップであって、内部にバイポーラ動作するトランジスタであるＩＧＢＴ（以下、単に「トランジスタＴＲ２」と表記する）が形成されている（図１２参照）。
バイポーラ型スイッチング素子１０１は、コレクタ端子Ｃ（高圧側端子）と、ゲート端子Ｇ（制御端子）と、エミッタ端子Ｅ（低圧側端子）との３つの端子を有している。コレクタ端子Ｃは、トランジスタＴＲ２のコレクタに接続されている端子である。また、ゲート端子Ｇは、トランジスタＴＲ２のゲートに接続されている端子である。また、エミッタ端子Ｅは、トランジスタＴＲ２のエミッタに接続されている端子である。
【００６２】
更に、第５の実施形態に係る半導体装置１０は、バイポーラ型スイッチング素子１０１をなす半導体チップとは別体で、還流ダイオードＦＤが形成された半導体チップであるダイオード素子１０２を備えている。
ダイオード素子１０２は、接続端子Ｄ１、Ｄ２を備えている。ダイオード素子１０２の内部の還流ダイオードＦＤは、接続端子Ｄ２から接続端子Ｄ１にかけて順方向となるように形成されている。
ダイオード素子１０２の接続端子Ｄ１は、バイポーラ型スイッチング素子１０１のコレクタ端子Ｃと接続され、ダイオード素子１０２の接続端子Ｄ２は、バイポーラ型スイッチング素子１０１のエミッタ端子Ｅと接続される。
【００６３】
なお、バイポーラ型スイッチング素子１０１のコレクタ端子Ｃとエミッタ端子Ｅとの間には、出力容量Ｃｏｕｔが存在する。また、ダイオード素子１０２の接続端子Ｄ１と接続端子Ｄ２との間には、寄生容量Ｃｏｕｔ’が存在する。
【００６４】
また、第５の実施形態に係る半導体装置１０は、第１の実施形態と同様に、パッケージの内部に直列接続体１１を具備する態様とされている。
直列接続体１１をなすキャパシタＣＤＧの容量、及び、抵抗ＲＤＧの抵抗値は、第１の実施形態と同様に、式（２）を満たすように調整されている。ただし、第５の実施形態においては、バイポーラ型スイッチング素子１０１の出力容量Ｃｏｕｔのみならず、ダイオード素子１０２の接続端子Ｄ１、Ｄ２間に存在する寄生容量Ｃｏｕｔ’を考慮して、キャパシタＣＤＧの容量、及び、抵抗ＲＤＧの抵抗値を調整してもよい。
【００６５】
＜第６の実施形態＞
次に、第６の実施形態に係る半導体装置について、図１３を参照しながら説明する。
【００６６】
（半導体装置の回路構成）
図１３は、第６の実施形態に係る半導体装置の回路構成を示す図である。
図１３に示すように、第６の実施形態に係る半導体装置１０は、バイポーラ型スイッチング素子１０１と、ユニポーラ型スイッチング素子１００と、が並列に接続されてなる。
バイポーラ型スイッチング素子１０１には、トランジスタＴＲ２（ＩＧＢＴ）と還流ダイオードＦＤとが形成されている。また、ユニポーラ型スイッチング素子１００には、トランジスタＴＲ１（ＭＯＳ−ＦＥＴ）と還流ダイオードＦＤとが形成されている。
【００６７】
第６の実施形態に係る半導体装置１０は、２個の外部接続用制御端子ＴＧ１、ＴＧ２と、外部接続用高圧側端子ＴＤと、外部接続用低圧側端子ＴＳと、を備えている。
外部接続用制御端子ＴＧ１は、バイポーラ型スイッチング素子１０１のゲート端子Ｇをパッケージ外の外部の回路（電力変換装置１のインバータ回路）と接続するための外部接続用端子である。また、外部接続用制御端子ＴＧ２は、ユニポーラ型スイッチング素子１００のゲート端子Ｇをパッケージ外の外部の回路と接続するための端子である。
また、外部接続用高圧側端子ＴＤは、バイポーラ型スイッチング素子１０１のコレクタ端子Ｃ及びユニポーラ型スイッチング素子１００のドレイン端子Ｄをパッケージ外の外部の回路と接続可能とするための端子である。また、外部接続用低圧側端子ＴＳは、バイポーラ型スイッチング素子１０１のエミッタ端子Ｅ及びユニポーラ型スイッチング素子１００のソース端子Ｓをパッケージ外の外部の回路と接続するための端子である。
【００６８】
また、図１３に示すように、第６の実施形態に係る半導体装置１０は、バイポーラ型スイッチング素子１０１のコレクタ端子Ｃとゲート端子Ｇとの間、及び、ユニポーラ型スイッチング素子１００のドレイン端子Ｄとゲート端子Ｇとの間のそれぞれに、直列接続体１１、１１’が接続されている。
【００６９】
ここで、直列接続体１１は、ユニポーラ型スイッチング素子１００の出力容量Ｃｏｕｔの容量に起因して生じる共振特性を低減するように、キャパシタＣＤＧの容量と抵抗ＲＤＧの抵抗値とが調整されている。また、直列接続体１１’は、バイポーラ型スイッチング素子１０１の出力容量Ｃｏｕｔの容量に起因して生じる共振特性を低減するように、キャパシタＣＤＧの容量と抵抗ＲＤＧの抵抗値とが調整されている。
【００７０】
このようにすることで、ユニポーラ型スイッチング素子１００及びバイポーラ型スイッチング素子１０１の何れにおいてスイッチング動作が行われる場合であっても、スイッチング動作時の波形振動を適切に抑制することができる。
【００７１】
なお、第３〜第６の実施形態に係る半導体装置１０について説明したが、第３〜第６の実施形態に係る各半導体装置１０は、第１の実施形態（図１参照）、又は、第２の実施形態（図８参照）と同様に、電力変換装置１に適用可能である。
【００７２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものとする。
【符号の説明】
【００７３】
１  電力変換装置
２  直流電源
３  誘導電動機
１０  半導体装置
１０Ａ  基板
１０Ｂ  パッケージ
１１  直列接続体
１００  ユニポーラ型スイッチング素子
１０１  バイポーラ型スイッチング素子
１０２  ダイオード素子
Ａ  配線
ＣＤＧ  キャパシタ
Ｐ  導電性電極パターン
ＲＤＧ  抵抗
ＲＧ  抵抗
ＴＤ  外部接続用高圧側端子
ＴＧ  外部接続用制御端子
ＴＳ  外部接続用低圧側端子
ＴＲ１、ＴＲ２  トランジスタ
ＷＢ  ボンディングワイヤ
【図１】
2018038214.tif 000003
【図２】
2018038214.tif 000004
【図３】
2018038214.tif 000005
【図４】
2018038214.tif 000006
【図５】
2018038214.tif 000007
【図６】
2018038214.tif 000008
【図７】
2018038214.tif 000009
【図８】
2018038214.tif 000010
【図９】
2018038214.tif 000011
【図１０】
2018038214.tif 000012
【図１１】
2018038214.tif 000013
【図１２】
2018038214.tif 000014
【図１３】
2018038214.tif 000015