(57)【要約】【課題】  本発明は画素の後段の回路のダイナミックレンジを拡大した撮像装置を提供することを目的とする。【解決手段】  光電変換部と、光電変換部で生じた電荷に基づく信号がゲートに入力される第１トランジスタを有する複数の画素と、複数の画素が接続された信号線と、を有する撮像装置であって、第１トランジスタと信号線を介してドレインまたはソースに電気的に接続され、時刻と共に所定の傾きをもって電位が変化する参照信号に応じた信号が供給されるゲートを有する第２トランジスタと、第１トランジスタおよび第２トランジスタに電流を供給する第１電流源と、第２トランジスタのゲート−ソース間の電圧に応じた電圧を、第３トランジスタのゲート−ソース間に供給する制御部と、第３トランジスタに流れる第１電流と、参照電流とを比較する比較回路を有する。【選択図】  図２
2018019354.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、前記光電変換部で生じた電荷に基づく信号がゲートに入力される第１トランジスタを有する複数の画素と、
前記複数の画素が接続された信号線と、
を有する撮像装置であって、
前記第１トランジスタと前記信号線を介してドレインまたはソースに電気的に接続され、時刻と共に所定の傾きをもって電位が変化する参照信号に応じた信号が供給されるゲートを有する第２トランジスタと、
前記第１トランジスタおよび前記第２トランジスタに電流を供給する第１電流源と、
前記第２トランジスタのゲート−ソース間の電圧に応じた電圧を、第３トランジスタのゲート−ソース間に供給する制御部と、
前記第３トランジスタに流れる第１電流と、参照電流とを比較する比較回路を有することを特徴とする撮像装置。
【請求項２】
前記第２トランジスタおよび前記第３トランジスタは、前記第１トランジスタと同じ導電型であって、
前記第２トランジスタのドレインおよび前記第３トランジスタのドレインがトランジスタを介さずに電源電圧に接続され、前記第２トランジスタのソースが前記信号線に接続されることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第２トランジスタのゲートおよび前記第３トランジスタのゲートには、共通の前記参照信号が供給されることを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記制御部は、
前記第１トランジスタと逆導電型の第４トランジスタと、
非反転入力端子に前記信号線が接続され、反転入力端子に前記第４トランジスタのソースが接続され、出力端子に前記第４トランジスタのゲートが接続された差動増幅回路と、
を有し、
前記第３トランジスタのソースは、前記第４トランジスタのソースと前記反転入力端子に接続されることを特徴とする請求項２または３のいずれか１項に記載の撮像装置。
【請求項５】
前記第１電流を受けるカレントミラー回路を有し、
前記第４トランジスタのドレインと前記カレントミラー回路の入力ノードとが接続され、
前記第４トランジスタが、前記第３トランジスタと前記カレントミラー回路との電気的な接続、非接続を切り替えることを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記比較回路の出力ノードに接続され、前記出力ノードに前記参照電流を供給する第２電流源を有し、
前記カレントミラー回路の出力ノードは、前記比較回路の出力ノードおよび前記第２電流源に接続されることを特徴とする請求項５に記載の撮像装置。
【請求項７】
前記カレントミラー回路を介した前記第１電流に対して、前記参照電流が小さい場合よりも前記参照電流が大きい場合の方が前記出力ノードの電位が高くなることを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記第１電流源を構成するトランジスタおよび前記第２電流源を構成するトランジスタがカスコード型の回路構成であることを特徴とする請求項６または７に記載の撮像装置。
【請求項９】
前記カレントミラー回路は、
前記第１トランジスタと同じ導電型の第５トランジスタおよび第６トランジスタを有し、
前記第５トランジスタのソースおよび前記第６トランジスタのソースが接地され、前記第５トランジスタのゲートが、前記第５トランジスタのドレインおよび前記第６トランジスタのゲートに接続され、
前記カレントミラー回路の入力ノードを構成する前記第５トランジスタのドレインが、前記第５トランジスタのゲートおよび前記第４トランジスタのドレインに接続され、
前記カレントミラー回路の出力ノードを構成する前記第６トランジスタのドレインが、前記出力ノードおよび前記第２電流源に接続されていることを特徴とする請求項６または７に記載の撮像装置。
【請求項１０】
前記第２トランジスタおよび前記第３トランジスタは、前記第１トランジスタと逆導電型であって、
前記第２トランジスタのソースおよび前記第３トランジスタのソースがトランジスタを介さずに電源電圧に接続され、前記第２トランジスタのドレインが前記信号線に接続されることを特徴とする請求項１に記載の撮像装置。
【請求項１１】
前記制御部は、
反転入力端子に前記参照信号が供給され、非反転入力端子に前記信号線が接続され、出力端子に前記第２トランジスタのゲートおよび前記第３トランジスタのゲートが接続された差動増幅回路を有することを特徴とする請求項１０に記載の撮像装置。
【請求項１２】
前記比較回路の出力ノードに接続され、前記出力ノードに前記参照電流を供給する第２電流源を有し、
前記第３トランジスタのドレインは、前記比較回路の出力ノードおよび前記第２電流源に接続されることを特徴とする請求項１０または１１に記載の撮像装置。
【請求項１３】
前記出力ノードの電位は、前記第１電流に対して前記参照電流が大きい場合よりも前記第１電流に対して前記参照電流が小さい場合の方が前記出力ノードの電位が高くなることを特徴とする請求項１２に記載の撮像装置。
【請求項１４】
前記第１電流源を構成するトランジスタおよび前記第２電流源を構成するトランジスタがカスコード型の回路構成であることを特徴とする請求項１２または１３に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置に関する。
【背景技術】
【０００２】
特許文献１には、複数の画素が配された画素アレイを有する撮像装置が開示されている。複数の画素は、それぞれが少なくとも２つの画素を含む複数の画素列をなしている。特許文献１の撮像装置では、各画素列に対して１つの差動トランジスタが設けられている。１つの画素列に含まれる複数の画素の増幅トランジスタのそれぞれが、対応する差動トランジスタと差動対を構成している。
【０００３】
差動トランジスタのソースおよび増幅トランジスタのソースは、信号線を介して、定電流源に接続されている。増幅トランジスタのゲートには、光電変換部で生じた電荷に基づく信号が入力される。差動トランジスタのゲートにはランプ信号が供給される。差動トランジスタのドレインには、負荷トランジスタが接続されている。このような回路構成により、差動対は比較回路を構成している。増幅トランジスタのゲートの電位と、差動トランジスタのゲートの電位との関係に応じて、差動トランジスタのドレインの電位が変動する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３１１４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１において、差動トランジスタのドレインは負荷トランジスタを介して電源線に接続されている。負荷トランジスタを安定して動作させるためには、負荷トランジスタのドレインの電位を負荷トランジスタのソースに対して低い電位とすることでドレイン−ソース間に電位差を生じさせる必要がある。つまり、差動トランジスタのドレインの電位を、電源電位に比べて低くしておく必要がある。
【０００６】
差動トランジスタのドレインの電位の低下に伴い、差動トランジスタのソースの電位が低くなる。そのため、増幅トランジスタのソースの電位も低くなる。結果として、増幅トランジスタの入力ノードであるゲートの電位が取れる範囲が制限される可能性がある。そのため、増幅トランジスタの入力ノードのダイナミックレンジが狭くなってしまう恐れがある。
【０００７】
そこで、本発明は画素の増幅トランジスタの入力ノードのダイナミックレンジを拡大することが可能な撮像装置を提供する。
【課題を解決するための手段】
【０００８】
本発明は、光電変換部と、光電変換部で生じた電荷に基づく信号がゲートに入力される第１トランジスタを有する複数の画素と、複数の画素が接続された信号線と、を有する撮像装置であって、第１トランジスタと信号線を介してドレインまたはソースに電気的に接続され、時刻と共に所定の傾きをもって電位が変化する参照信号に応じた信号が供給されるゲートを有する第２トランジスタと、第１トランジスタおよび第２トランジスタに電流を供給する第１電流源と、第２トランジスタのゲート−ソース間の電圧に応じた電圧を、第３トランジスタのゲート−ソース間に供給する制御部と、第３トランジスタに流れる第１電流と、参照電流とを比較する比較回路を有する。
【発明の効果】
【０００９】
本発明によれば、増幅トランジスタの入力ノードのダイナミックレンジを拡大することが可能となる撮像装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】撮像装置のブロック図。
【図２】画素回路および比較回路の等価回路図。
【図３】タイミングチャートの模式図。
【図４】画素回路および比較回路の等価回路図。
【図５】タイミングチャートの模式図。
【図６】画素回路および比較回路の等価回路図。
【図７】特許文献１を説明するための画素回路および比較回路の等価回路図。
【図８】光電変換システムの実施例のブロック図。
【図９】移動体の実施例のブロック図。
【発明を実施するための形態】
【００１１】
（実施例１）
図１は、本実施例の撮像装置１の全体構成を模式的に示すブロック図である。各図面において同じ符号が付されている部分は、同じ素子または同じ領域または同じ駆動パルスまたは同じ電位を指す。
【００１２】
複数の画素１０が、画素アレイ１００を構成する。画素アレイ１００は、複数の画素行と複数の画素列とを含む。本実施例において、行方向とは画素行の画素の並び方向を示し、列方向とは画素列の画素の並び方向を示す。
【００１３】
垂直走査回路２０１は、各画素１０のトランジスタを制御するｐＲＥＳ、ｐＴＸ、ｐＳＥＬの駆動パルスを供給する。これらの駆動パルスは、各画素行に共通となっている。つまり、１つの画素行に含まれる複数の画素のトランジスタは、１つの共通の制御線に接続されている。一方、１つの画素列に含まれる複数の画素は、１つの共通の信号線に接続される。信号線１２は各画素１０と列回路２０４とを接続する。
【００１４】
図１では３つの列回路２０４が示されている。１つの画素列に対応して１つの列回路２０４が配される。列回路２０４は比較回路２０５とラッチ回路２０６を含んで構成される。さらに複数の列回路２０４に対して、参照信号出力回路部２０２とカウンタ回路２０３が共通に配されている。
【００１５】
比較回路２０５には、参照信号出力回路部２０２が接続されている。参照信号出力回路部２０２は、比較回路２０５に参照信号を供給する。参照信号の電位は時刻とともに所定の傾きを持って変化する。参照信号は、例えば、ランプ信号である。また、前述の通り、比較回路２０５は信号線１２を介して画素１０に接続されている。このような構成により、比較回路２０５は、画素１０の信号と参照信号とを比較する。
【００１６】
比較回路２０５は比較の結果に基づいて制御信号を出力する。各列回路２０４において、比較回路２０５から出力された制御信号が、ラッチ回路２０６に入力される。また、各列回路２０４のラッチ回路２０６には、カウンタ回路２０３からのカウント値が入力される。
【００１７】
カウンタ回路２０３は、時間の経過に従って、出力するカウント値を変化させる。カウンタ回路２０３は、参照信号出力回路部２０２から出力される参照信号の電位変化の開始に同期して、カウント値の変化を開始する。
【００１８】
ラッチ回路２０６は、比較回路２０５から出力された制御信号を受けたときに、カウンタ回路２０３から入力されているカウント値を保持する。この時にラッチ回路２０６に保持されたカウント値が、画素１０の信号に対するアナログデジタル変換（以下、ＡＤ変換）で得られたデジタル信号である。その後、ラッチ回路２０６は、水平走査回路２０７からの駆動パルスに応じて、保持したデジタル信号を信号線１３に出力する。
【００１９】
水平走査回路２０７は、信号線１４を介して各画素列に対して配されたラッチ回路２０６に接続されている。そして、当該デジタル信号は水平走査回路２０７により、順次、信号線１３を介して撮像装置１から出力される。
【００２０】
なお、図１に示された実施例では、カウンタ回路２０３が列回路２０４に対して共通に配されている。変形例においては、複数の列回路２０４のそれぞれが、カウンタ回路２０３を含んでいてもよい。この場合、各画素列のカウンタ回路２０３が、対応する比較回路２０５から比較結果に基づく制御信号を受ける。そして、カウンタ回路２０３は制御信号を受けた時点でカウントを停止する。カウントが停止した時点のカウント値が、画素１０の信号をアナログデジタル変換した結果のデジタル信号となる。
【００２１】
また、参照信号出力回路部２０２、カウンタ回路２０３、水平走査回路２０７が撮像装置１に配されている構成を示したが、撮像装置１以外の装置に配されていてもよい。
【００２２】
図２は、撮像装置１の画素１０、比較回路２０５の等価回路図を示している。１つの画素列に含まれる複数の画素１０に対して、１つの比較回路２０５が配される。図２では説明を簡略にするため、２つの画素１０のみを示す。また、本実施例において、光電変換部で生じる電荷対のうち電子が信号電荷として用いられるものとする。
【００２３】
以下、本明細書では信号電荷を単に電荷とも呼ぶ。そして各トランジスタは特段の説明がない場合にはＮＭＯＳトランジスタとし、ＮＭＯＳトランジスタと逆導電型のＰＭＯＳトランジスタを用いる場合にはその旨を説明する。図２，４，６，７の等価回路図において、トランジスタのソースが矢印によって表されている。ＮＭＯＳトランジスタを表す場合にはゲートからソースに向けた矢印を示す。同様にＰＭＯＳトランジスタを表す場合にはソースからゲートに向けた矢印を示す。なお信号電荷として正孔を用いる場合には、各トランジスタの導電型が反対となる。
【００２４】
画素１０は、光電変換部１０１、リセットトランジスタ１０３、転送トランジスタ１０２、トランジスタ１０４（第１トランジスタ）、および選択トランジスタ１０６を含む。光電変換部１０１は、入射光に応じて電荷対を生じ、信号電荷として電荷を蓄積する。光電変換部１０１には、例えばフォトダイオードが用いられる。
【００２５】
フローティングディフュージョン部１０５（以下、ＦＤ１０５）には、転送トランジスタ１０２を介して、光電変換部１０１から信号電荷が転送される。ＦＤ１０５は転送された電荷を保持する。転送トランジスタ１０２は、光電変換部１０１で生じた電荷をＦＤ１０５に転送する。転送トランジスタ１０２には、駆動パルスｐＴＸが供給され、オン、オフが切り換えられる。転送トランジスタ１０２がオンとなることで電荷が転送される。
【００２６】
トランジスタ１０４の入力ノードは、ＦＤ１０５と、トランジスタ１０４のゲートに接続される配線と、リセットトランジスタ１０３のソースとを含んで構成される。トランジスタ１０４のソースは、選択トランジスタ１０６および信号線１２を介して、第１電流源２２２に接続されている。
【００２７】
このような構成により、トランジスタ１０４は、第１電流源２２２とともにソースフォロア回路を構成している。この時、トランジスタ１０４は、ＦＤ１０５に転送された電荷に基づく信号を増幅して信号線１２へ出力する。より具体的には、ＦＤ１０５に転送された電荷は、ＦＤ１０５において、その量に応じた電位に変換される。トランジスタ１０４は、ＦＤ１０５の電位に応じた電位を信号線１２へ出力する。
【００２８】
リセットトランジスタ１０３は、トランジスタ１０４の入力ノードの電位を電源電位ＶＤＤ近傍の電位にリセットする。リセットトランジスタ１０３のゲートには駆動パルスｐＲＥＳが供給され、オン、オフが切り替えられる。
【００２９】
選択トランジスタ１０６は、一つの信号線１２に対して複数設けられている画素１０の信号を、１画素ずつもしくは複数画素ずつ出力させる。選択トランジスタ１０６のドレインは、トランジスタ１０４のソースに接続され、選択トランジスタ１０６のソースは信号線１２に接続されている。選択トランジスタ１０６のゲートには、駆動パルスｐＳＥＬが供給され、選択トランジスタ１０６が信号線１２とトランジスタ１０４との間の電気的な接続、非接続を切り替えるスイッチとして機能することで行選択を行う。
【００３０】
本実施例の構成に代えて、選択トランジスタ１０６をトランジスタ１０４のドレインと、電源電圧ＶＤＤが供給されている電源配線との間に設けてもよい。また、選択トランジスタ１０６を設けずに、トランジスタ１０４のソースと信号線１２を接続してもよい。
【００３１】
撮像装置１は、複数の画素列の各々に対して比較回路２０５を備える。比較回路２０５は、トランジスタ２１１、トランジスタ２１５、第１電流源２２２、制御部２２１、第２電流源２２４、カレントミラー回路２２３を有する。
【００３２】
トランジスタ２１２は、第１電流源２２２を構成する。トランジスタ２１２は、バイアス電圧ＶＢＩＡＳ１が供給されるゲートと、グラウンド電位ＶＧＮＤが供給されるソースと、トランジスタ２１１のソースおよび信号線１２に接続されているドレインとを有している。バイアス電圧ＶＢＩＡＳ１は、第１電流源２２２の出力する電流ＩＬＩＮＥの大きさを制御している。
【００３３】
トランジスタ２１１のゲートには、参照信号出力回路部２０２より出力される参照信号ＶＲＡＭＰが供給される。トランジスタ２１１は、トランジスタを介さずに電源電圧ＶＤＤが供給されるドレインと、信号線１２に接続されたソースとを有する。トランジスタ２１１には電流Ｉ１が流れる。
【００３４】
信号線１２は、第１電流源２２２を構成するトランジスタ２１２のドレインおよびトランジスタ２１１のソースに接続される。トランジスタ１０４とトランジスタ２１１は第１電流源２２２を共有した差動対を形成する。なお、信号線１２の電位を、電位ＶＬＩＮＥで表す。
【００３５】
トランジスタ２１５のドレインには、トランジスタを介さずに電源電圧ＶＤＤが供給される。トランジスタ２１５のソースは、差動増幅回路２１３の反転入力端子およびＰＭＯＳトランジスタ２１４のソースに接続される。トランジスタ２１１のゲートに供給される参照信号ＶＲＡＭＰと同じ参照信号が、トランジスタ２１５のゲートに供給されるトランジスタ２１５には電流Ｉ２（第１電流）が流れる。
【００３６】
制御部２２１は、差動増幅回路２１３およびＰＭＯＳトランジスタ２１４を有する。差動増幅回路２１３の非反転入力端子は信号線１２に接続される。
【００３７】
差動増幅回路２１３の出力端子はＰＭＯＳトランジスタ２１４のゲートに接続される。差動増幅回路２１３の反転入力端子は、トランジスタ２１５のソースおよびＰＭＯＳトランジスタ２１４のソースに接続される。これにより差動増幅回路２１３の反転入力端子と非反転入力端子とが仮想接地（バーチャルショート）された状態となる。つまり、差動増幅回路２１３は、ＰＭＯＳトランジスタ２１４のソースの電位を、トランジスタ２１１のソースの電位ＶＬＩＮＥと同電位になる様に制御する。
【００３８】
ＰＭＯＳトランジスタ２１４のドレインはトランジスタ２１６のドレインに接続される。ＰＭＯＳトランジスタ２１４は、トランジスタ２１５とカレントミラー回路２２３に含まれるトランジスタ２１６との電気的な接続を制御する。
【００３９】
本実施例においてトランジスタ２１１のゲートと、トランジスタ２１５のゲートには、同じ参照信号ＶＲＡＭＰが供給される。そして、トランジスタ２１５のソースには、差動増幅回路２１３によって構成されるバーチャルショートによって、トランジスタ２１１のソースの電位とほぼ同じ電位が供給される。そのため、トランジスタ２１５のゲート−ソース間の電圧は、トランジスタ２１１のゲート−ソース間の電圧に応じた電圧となる。そして、トランジスタ２１５に流れる電流Ｉ２は、トランジスタ２１１に流れる電流Ｉ１に対応した電流となる。
【００４０】
ここで、対応するというのは、トランジスタ２１１の電流Ｉ１が変化したときに、トランジスタ２１５の電流Ｉ２が同じ方向に変化することを指す。例えば、トランジスタ２１１とトランジスタ２１５との間で、チャネル幅、チャネル長、閾値電圧などのパラメータが同じであれば、両者に流れる電流はほぼ同じ大きさの電流となる。
【００４１】
トランジスタ２１６とトランジスタ２１７はカレントミラー回路２２３を構成する。トランジスタ２１６のソースには、グラウンド電位ＶＧＮＤが供給される。トランジスタ２１６のドレインおよびゲートは互いに短絡する。そして、トランジスタ２１６のドレインおよびゲートは、ＰＭＯＳトランジスタ２１４のドレインとトランジスタ２１７のゲートに接続される。
【００４２】
トランジスタ２１７のソースには、グラウンド電位ＶＧＮＤが供給される。トランジスタ２１７のドレインは、第２電流源２２４に接続される。なおトランジスタ２１６のドレインは、カレントミラー回路２２３の入力ノードを構成し、トランジスタ２１７のドレインは、カレントミラー回路２２３の出力ノードを構成する。
【００４３】
トランジスタ２１６には電流Ｉ３が流れる。トランジスタ２１７には電流Ｉ４が流れる。トランジスタ２１５とトランジスタ２１６は１つの電気経路において直列に接続されているため、トランジスタ２１５の電流Ｉ１の大きさと、トランジスタ２１６の電流Ｉ３の大きさとはほぼ同じである。
【００４４】
電流Ｉ３に対する電流Ｉ４の比は、トランジスタ２１６およびトランジスタ２１７とのパラメータの比に応じて決まる。つまり、カレントミラー回路２２３によれば、トランジスタ２１５に流れる電流Ｉ２をトランジスタ２１７に流れる電流Ｉ４に各トランジスタのパラメータに応じてコピーすることが可能となる。本実施例ではトランジスタ２１６とトランジスタ２１７のカレントミラー回路比は、１：２として説明する。
【００４５】
ＰＭＯＳトランジスタ２１８は、第２電流源２２４を構成する。ＰＭＯＳトランジスタ２１８は、バイアス電圧ＶＢＩＡＳ２が供給されるゲートと、電源電圧ＶＤＤが供給されるソースと、トランジスタ２１７のドレインに接続されたドレインと、を有する。ＰＭＯＳトランジスタ２１８には、参照電流Ｉｒｅｆが流れる。バイアス電圧ＶＢＩＡＳ２が、参照電流Ｉｒｅｆの大きさを制御する。本実施例では、参照電流Ｉｒｅｆの大きさは、トランジスタ２１２で発生する電流ＩＬＩＮＥの大きさとほぼ同じである。
【００４６】
トランジスタ２１７のドレインとＰＭＯＳトランジスタ２１８のドレインとが接続されたノードは、比較回路２０５の出力ノード２２６を構成する。そして、出力ノード２２６から出力された出力信号ＶＯＵＴは、ラッチ回路２０６に入力される。
【００４７】
なお各トランジスタを説明する際に、ドレインまたはソースと、電源電圧ＶＤＤを供給する配線とを直接接続する例を示した。しかし、電源電圧ＶＤＤを供給する配線とトランジスタとの間に、スイッチやコンデンサなどの素子を配してもよい。これはその他の実施例においても同様である。
【００４８】
次に、本実施例における光電変換部１０１で生じた電荷に基づく信号と参照信号ＶＲＡＭＰとの比較動作について説明する。図３は、当該比較動作を行うために一つの画素行の画素に入力される駆動パルスの一例を示したタイミングチャートの模式図である。図３では、説明を簡略化するために矩形波を用いて説明するが、完全な矩形である必要はない。
【００４９】
複数の画素１０に供給される駆動パルスの一例として画素アレイ１００に配されたＮ行目の画素行の画素１０に供給される駆動パルスを示す。
【００５０】
具体的には、駆動パルスｐＳＥＬ［ｎ］，ｐＲＥＳ［ｎ］，ｐＴＸ［ｎ］は、垂直走査回路２０１から出力される駆動パルスのうち、任意のｎ行目に各トランジスタに入力される駆動パルスを表す。ＶＦＤ［ｎ］は、ｎ行目の任意の画素１０のトランジスタ１０４の入力ノード、つまり、ＦＤ１０５の電位を示す。ＶＬＩＮＥは信号線１２の電位を表し、Ｖｏｕｔは比較回路２０５の出力信号を示し、ＶＲＡＭＰはトランジスタ２１５のゲートおよびトランジスタ２１１のゲートに入力される参照信号を示す。
【００５１】
図２の回路構成において、トランジスタ１０４のしきい値電圧をしきい値電圧Ｖｔｈ１、トランジスタ２１５のしきい値電圧をしきい値電圧Ｖｔｈ２とする。式１はトランジスタ１０４がオンする条件である。
ＶＦＤ［ｎ］−ＶＬＩＮＥ＞ＶＴＨ１    （式１）
【００５２】
まず、トランジスタ１０４がオフしている状態を考える。このとき、トランジスタ２１１と第１電流源２２２とがソースフォロア回路を構成する。そのため、信号線１２の電位ＶＬＩＮＥは、ＶＬＩＮＥ＝ＶＲＡＭＰ−ＶＴＨ２で表される。そのため、トランジスタ１０４がオンする条件は、式２および式２を変形した式３で表される。
ＶＦＤ［ｎ］−（ＶＲＡＭＰ−ＶＴＨ２）＞ＶＴＨ１    （式２）
ＶＦＤ［ｎ］＞ＶＲＡＭＰ＋ＶＴＨ１−ＶＴＨ２        （式３）
【００５３】
本実施例では、トランジスタ２１１とトランジスタ２１５のチャネル幅、チャネル長、しきい値電圧などのパラメータが、トランジスタ１０４のチャネル幅、チャネル長、しきい値電圧等のパラメータと同じである。つまり、しきい値電圧ＶＴＨ１としきい値電圧ＶＴＨ２とが等しい。その場合にはトランジスタ１０４がオンする条件として、式３から式４が求められる。
ＶＦＤ［ｎ］＞ＶＲＡＭＰ    （式４）
【００５４】
式（４）が満たされ、トランジスタ１０４がオンすると、トランジスタ１０４はソースフォロア回路として動作する。そのため、信号線１２の電位ＶＬＩＮＥは、ＶＬＩＮＥ＝ＶＦＤ［ｎ］−ＶＴＨ１となる。ここで、トランジスタ２１１がオンする条件は、ＶＲＡＭＰ−ＶＬＩＮＥ＞ＶＴＨ２である。
【００５５】
トランジスタ１０４のしきい値電圧ＶＴＨ１とトランジスタ２１１の閾値電圧とが等しい場合、トランジスタ２１１がオンする条件は、ＶＲＡＭＰ＞ＶＦＤ［ｎ］と書き換えられる。つまり、式（４）が満たされたときは、トランジスタ２１１はオフする。トランジスタ２１１がオフした時、トランジスタ２１１には電流がほとんど流れない。あるいは、トランジスタ２１１の電流Ｉ１がほぼゼロになる。
【００５６】
このように、参照信号の電位ＶＲＡＭＰが高い時は、トランジスタ１０４はオフし、トランジスタ２１１はオンする。ＦＤ１０５の電位ＶＦＤが高い時は、トランジスタ１０４がオンし、トランジスタ２１１はオフする。以降、本実施例では、説明を簡略化するためＶＦＤ［ｎ］とＶＲＡＭＰを比較することでトランジスタ１０４がオンするか否かを説明する。ただし、トランジスタ１０４とトランジスタ２１１とが同じパラメータではない場合には、式３に示すように、トランジスタ１０４のしきい値電圧Ｖｔｈ１およびトランジスタ２１１のしきい値電圧Ｖｔｈ２の差を考慮すればよい。
【００５７】
図３の時刻ｔ１にて、駆動パルスｐＳＥＬ［ｎ］信号がＨレベル（ハイレベル）となり、選択トランジスタ１０６がオン状態となる。ｎ行目の画素１０が信号線１２に電気的に接続される。参照信号ＶＲＡＭＰの開始電圧はＦＤ１０５の電位ＶＦＤのリセット電位よりも高電位に設定する。
【００５８】
期間Ｔ２−Ｔ６において、画素１０をリセットした際のＦＤ１０５の電位であるリセット電位のＡＤ変換を行う。
【００５９】
時刻ｔ２にて、駆動パルスｐＲＥＳ［ｎ］がＨレベルとなり、リセットトランジスタ１０３がオン状態となる。これによりｎ行目の画素１０のＦＤ１０５の電位ＶＦＤ［ｎ］がリセット電位となる。参照信号ＶＲＡＭＰの開始電圧はリセット電位よりも高電位である。
【００６０】
この時、電位ＶＦＤと参照信号ＶＲＡＭＰは式４の関係を満たさないため、トランジスタ１０４がオフ状態となる。一方で、トランジスタ２１１およびトランジスタ２１５はオン状態となる。トランジスタ２１１がオンのとき、トランジスタ２１１に電流Ｉ１が流れる。このとき、トランジスタ２１５には、電流Ｉ１に対応する電流Ｉ２が流れる。オフ状態のトランジスタ１０４には電流が流れないため、トランジスタ２１１の電流Ｉ２の大きさは、電流ＩＬＩＮＥとほぼ等しい。
【００６１】
時刻ｔ３に、駆動パルスｐＲＥＳ［ｎ］がＬレベル（ローレベル）となり、リセットトランジスタ１０３がオフ状態となる。
【００６２】
時刻ｔ４で、参照信号ＶＲＡＭＰの電位の変化が開始する。そして、参照信号ＶＲＡＭＰの変化の開始と同時に、カウンタ回路２０３はカウントを開始する。すなわち、ラッチ回路２０６に入力される、カウンタ回路２０３から出力されたカウント値が変化し始める。
【００６３】
期間Ｔ２−Ｔ４においては、参照信号ＶＲＡＭＰがＦＤ１０５の電位ＦＤ［ｎ］よりも高い電位であり、かつ、一定となっている。そのため、式（４）が満足されず、トランジスタ１０４はオフとなる。換言すると、トランジスタ１０４のゲート−ソース間の電圧Ｖｇｓ−閾値Ｖｔｈ１＜０となる。
【００６４】
また前述したようにトランジスタ２１１のゲートとトランジスタ２１５のゲートには、同じ参照信号ＶＲＡＭＰが供給される。また、トランジスタ２１５のソースには、バーチャルショートによってトランジスタ２１１のソースと同等の電位が供給される。そのため、トランジスタ２１５のゲート−ソース間の電圧は、トランジスタ２１１のゲート−ソース間の電圧とほぼ同じ電圧となる。そのためトランジスタ２１５には、トランジスタ２１１に流れる電流Ｉ１とほぼ同じ大きさの電流Ｉ２が流れる。
【００６５】
なお、トランジスタ２１１に流れる電流Ｉ１の大きさは、電流ＩＬＩＮＥの大きさとほぼ等しい。そのためトランジスタ２１５に流れる電流Ｉ２の大きさは、電流ＶＬＩＮＥの大きさとほぼ等しい。ただし、トランジスタ２１１のパラメータとトランジスタ２１５のパラメータが異なれば、その差異に応じて電流値が異なる。
【００６６】
トランジスタ２１６とトランジスタ２１７とが構成するカレントミラー回路２２３は、１：２のミラー比を有する。そのため、トランジスタ２１７に流れる電流Ｉ４の大きさは、トランジスタ２１６に流れる電流Ｉ３の大きさの約２倍である。つまり、電流Ｉ４の大きさは、電流ＩＬＩＮＥの大きさの約２倍である。
【００６７】
一方、ＰＭＯＳトランジスタ２１８の参照電流Ｉｒｅｆの大きさは、電流ＩＬＩＮＥの大きさとほぼ等しい。そのため、出力ノード２２６の電位は低下する。そして、出力ノード２２６の電位は、トランジスタ２１７に流れる電流Ｉ４が参照電流ＩＩｒｅｆに収束するような低い電位（Ｌレベルの電位）で安定する。そのため後段のラッチ回路２０６に入力される比較回路２０５の出力信号ＶＯＵＴはＬレベルとなる。
【００６８】
期間Ｔ４−Ｔ５においては、トランジスタ２１１のゲートの電位に入力される参照信号ＶＲＡＭＰの電位が徐々に下がり、それに伴って信号線１２の電位ＶＬＩＮＥが下がる。図３の場合には、参照信号ＶＲＡＭＰが電位ＶＦＤに下がるまでの間、トランジスタ２１１はオンしている。そのため、この間、カレントミラー回路２２３は、電流ＩＬＩＮＥのほぼ２倍の大きさを持つ電流Ｉ４を出力する。
【００６９】
そして期間Ｔ４−Ｔ５においてもＰＭＯＳトランジスタ２１８に流れる参照電流Ｉｒｅｆの大きさは、電流ＩＬＩＮＥの大きさとほぼ同じである。そのため、出力信号ＶＯＵＴは、低い電位（Ｌレベルの電位）のままである。
【００７０】
時刻ｔ５において、参照信号ＶＲＡＭＰとＦＤ１０５の電位ＶＦＤ［ｎ］との大小関係が反転する。電位ＶＦＤと参照信号ＶＲＡＭＰは式４の関係を満たすため、トランジスタ１０４がオンとなる。そして、参照信号ＶＲＡＭＰが電位ＶＦＤ［ｎ］よりも小さくなり、トランジスタ２１１はオフとなる。換言すると、トランジスタ２１１のゲート−ソース間の電圧が、トランジスタ２１１をオフにするような値となる。
【００７１】
このとき、制御部２２１が、トランジスタ２１１のゲート−ソース間の電圧に対応するように、トランジスタ２１５のゲート−ソース間の電圧を制御する。具体的に本実施例では、トランジスタ２１１のゲート−ソース間の電圧と、トランジスタ２１５のゲート−ソース間の電圧とがほぼ等しくなる。これにより、トランジスタ２１１と同様に、トランジスタ２１５がオフする。トランジスタ２１５の電流Ｉ２が流れなくなり、結果として、電流Ｉ４も流れなくなる。
【００７２】
一方、ＰＭＯＳトランジスタ２１８は、電流Ｉｒｅｆを出力している。そのため、出力ノード２２６の電位が上昇し、比較回路２０５の出力信号ＶＯＵＴは高い電位（Ｈレベルの電位）となる。このように参照信号ＶＲＡＭＰと電位ＶＦＤ［ｎ］の大小関係が反転した時に、出力ノード２２６の電位が上昇し、出力信号ＶＯＵＴが反転する。そしてラッチ回路２０６は出力信号ＶＯＵＴの変化に応じて、カウンタ回路２０３から出力されているカウント値を保持する。
【００７３】
時刻Ｔ６において、参照信号ＶＲＡＭＰを開始電位にリセットする。そして、トランジスタ２１１およびトランジスタ２１５がオンし、トランジスタ１０４がオフする。そして、出力ノード２２６の電位が上昇し、出力信号ＶＯＵＴが低い電位（Ｌレベルの電位）になる。ここまでの動作で、画素１０のリセット信号のＡＤ変換が終了となる。
【００７４】
期間Ｔ５−Ｔ６において、参照信号ＶＲＡＭＰが時刻Ｔ５の時よりも下がっているが、電位ＶＬＩＮＥは時刻Ｔ５の値から下がらない。これは期間Ｔ５−Ｔ６において信号線１２の電位ＶＬＩＮＥは、画素１０のトランジスタ１０４の出力によって定められているからである。具体的には、信号線１２の電位ＶＬＩＮＥは、ＦＤ１０５の電位からトランジスタ１０４のしきい値電圧Ｖｔｈ１だけ下がった電位に維持される。したがって、出力信号ＶＯＵＴはＨレベルの電位を維持する。
【００７５】
期間Ｔ７−Ｔ１１において、画素１０の光電変換部１０１に生じた電荷に基づく信号のＡＤ変換を行う。
【００７６】
時刻Ｔ７に駆動パルスｐＴＸ［ｎ］がＨレベルとなり、転送トランジスタ１０２がオン状態となる。時刻Ｔ８に、駆動パルスｐＴＸ［ｎ］がＬレベルとなり、転送トランジスタ１０２がオフ状態となる。これにより、光電変換部１０１で生じた電荷がＦＤ１０５に転送され、トランジスタ１０４のゲートの電位が変化する。期間Ｔ９−Ｔ１１における駆動は、期間Ｔ４−Ｔ６における駆動と同じであるため、説明を省略する。
【００７７】
時刻Ｔ１２に、駆動パルスｐＳＥＬがＬレベルとなり、選択トランジスタ１０６がオフ状態となり、行選択が終了する。
【００７８】
本実施例の構成によれば、各画素列の画素１０のトランジスタ１０４と差動対を構成するトランジスタ２１１のドレインと電源電圧ＶＤＤを供給するノードとの間に、負荷となるトランジスタが配されない。
【００７９】
この構成による効果について、比較例を用いて説明する。図７は比較例の等価回路図を示す。図７のトランジスタ１２０１は図２のトランジスタ２１１に対応する。トランジスタ１２０１のソースは第１電流源２２２に接続される。トランジスタ１２０１のドレインはノード１２０４とＰＭＯＳトランジスタ１２０３のドレインに接続される。トランジスタ１２０１のゲートには参照信号ＶＲＡＭＰが供給される。ＰＭＯＳトランジスタ１２０３のソースには電源電圧ＶＤＤに接続される。ＰＭＯＳトランジスタ１２０３、ゲートにはバイアス電圧ＶＢＩＡＳが供給されている。
【００８０】
このように図７の構成においては、トランジスタ１２０１のドレインの電位を出力信号ＶＯＵＴとして用いるために、トランジスタ１２０１のドレインと電源電圧ＶＤＤを供給するノードとの間に、ＰＭＯＳトランジスタ１２０３が負荷として配される。トランジスタ１２０１のドレインに電源電圧ＶＤＤが直接供給されていると、ノード１２０４の電位が常に電源電圧ＶＤＤとなってしまうからである。
【００８１】
トランジスタ１２０１のドレインにＰＭＯＳトランジスタ１２０３が接続された比較例においては、ＰＭＯＳトランジスタ１２０３を動作させるために、ＰＭＯＳトランジスタ１２０３のドレイン−ソース間電圧を確保する。換言すると、ＰＭＯＳトランジスタ１２０３のドレインの電位を電源電圧ＶＤＤよりも低くする。そのためトランジスタ１２０１のドレインの電位は電源電圧ＶＤＤよりも低くなる。そして、トランジスタ１２０１を動作せるためのドレイン−ソース間電圧を確保するため、トランジスタ１２０１のソースの電位は、トランジスタ１２０１のドレインの電位よりも更に低い電位になる。
【００８２】
例えば、図７の回路において、ＦＤ部１０５の電位ＶＦＤより、参照信号ＶＲＡＭＰの電位が高い場合を考える。ＰＭＯＳトランジスタ１２０３のゲートには、電源電圧ＶＤＤより十分に低いバイアス電圧ＶＢＩＡＳが供給されているため、ＰＭＯＳトランジスタ１２０３はオンしている。
【００８３】
トランジスタ１２０１のゲートとソースとの間の電位差がしきい値電圧より大きければ、トランジスタ１２０１はオンする。参照信号ＶＲＡＭＰの電圧が高いため、このときトランジスタ１２０４のゲートの電圧は比較的高い。一方、トランジスタ１２０４のソースの電圧は、電流源であるトランジスタ２１２によって低い電位に変化する。したがって、トランジスタ１２０１のゲート−ソース間の電圧はしきい値電圧より大きい。つまり、トランジスタ１２０１はオンする。
【００８４】
このため、電源電圧ＶＤＤのノードと接地ノードとの間において、ＰＭＯＳトランジスタ１２０３のオン抵抗Ｒ１と、トランジスタ１２０１のオン抵抗Ｒ２と、電流源であるトランジスタ２１２のオン抵抗Ｒ３とが、直列に接続された状態になっている。
【００８５】
そのため、出力ノードの電圧ＶＯＵＴは、電源電圧ＶＤＤ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）で表される。また、信号線１２の電圧ＶＬＩＮＥは、電源電圧ＶＤＤ×（Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）で表される。ただし、トランジスタ１０４はオフしているものとする。換言すると、ＦＤ１０５の電位ＶＦＤは、電位ＶＬＩＮＥ（トランジスタ１０４のソースの電位）にトランジスタ１０４しきい値電圧を加えた値よりも低い。
【００８６】
次に、参照信号ＶＲＡＭＰの電圧が、ＦＤ１０５の電位ＶＦＤより小さくなった場合を考える。参照信号ＶＲＡＭＰの電位が下がるため、トランジスタ１２０１のゲートの電位が下がる。一方、信号線１２の電位ＶＬＩＮＥは、トランジスタ１２０１のバイアス状態の変化に伴い、電流源であるトランジスタ２１２によって下げられる。そうすると、ＦＤ１０５の電位ＶＦＤが、電位ＶＬＩＮＥにトランジスタ１０４のしきい値電圧を加えた値より、高くなる。つまり、トランジスタ１０４がオンする。
【００８７】
結果、信号線１２の電位ＶＬＩＮＥは、ＦＤ１０５の電位ＶＦＤ−トランジスタ１０４のしきい値電圧より下がらなくなる。そして、トランジスタ１２０１のゲートの電位と、信号線１２の電位ＶＬＩＮＥとの差が、トランジスタ１２０１のしきい値電圧より小さくなる。つまり、トランジスタ１２０１がオフする。トランジスタ１２０１がオフすることで、出力ノードの電圧ＶＯＵＴは、ほぼ電源電圧ＶＤＤに等しくなる。
【００８８】
ここで、トランジスタ１０４のソースとトランジスタ１２０１のソースとは互いに接続されているため、トランジスタ１２０１がオンからオフへ遷移するタイミングは、電圧ＶＦＤと参照信号ＶＲＡＭＰの電圧とが反転したタイミングに相当する。すなわち、電圧ＶＦＤと参照信号ＶＲＡＭＰの電圧とが反転する前後で、出力ノードの電圧ＶＯＵＴは、電源電圧ＶＤＤ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）から、電源電圧ＶＤＤへ変化する。この出力ノードの電圧の変化を検知することで、電圧ＶＦＤと参照信号とを比較することができる。
【００８９】
電圧の変化の検知がしやすいように、トランジスタ１２０１がオン状態のときの出力ノードの電圧ＶＯＵＴが、トランジスタ１２０１がオフ状態のときの出力ノードの電圧ＶＯＵＴよりも、十分低いことが望ましい。その場合には、信号線１２の電圧ＶＬＩＮＥも低くなる。しかし、上述の通り、初期状態ではトランジスタ１０４がオフしている必要がある。つまり電圧ＶＦＤが信号線１２の電圧ＶＬＩＮＥよりも閾値電圧分以上に低い必要がある。すなわち、電圧ＶＦＤの取れる範囲が狭くなる。
【００９０】
仮に、初期状態でトランジスタ１０４がオンであると、信号線１２の電圧ＶＬＩＮＥが、信号線１２の電圧ＶＬＩＮＥは、電圧ＶＦＤ−トランジスタ１０４の閾値電圧に維持される。つまり、出力ノードの電圧ＶＯＵＴの変化量が小さくなってしまい、電圧ＶＦＤと参照信号ＶＲＡＭＰの電圧との反転を検知できなくなる可能性がある。
【００９１】
このように図７の比較例においては、トランジスタ１２０１を動作させることが可能なトランジスタ１０４の入力ノードのダイナミックレンジが狭くなる。なお、図７ではトランジスタ１２０１と電源電圧ＶＤＤとの間にＰＭＯＳトランジスタがある場合を示したが、ＮＭＯＳトランジスタの場合にも同様である。
【００９２】
しかし図２に示した本実施例の構成によれば、トランジスタ２１１のゲート−ソース間の電圧に応じた電圧を、トランジスタ２１５のゲート−ソース間に供給している。そのため、トランジスタ２１１と電源電圧ＶＤＤとの間に負荷となるべきトランジスタが不要となる。そして図２のトランジスタ２１１のドレインに供給される電位は、図７のトランジスタ１２０１のドレインに供給される電位に比して高くなる。
【００９３】
そのため、トランジスタ２１１のソースの電位が、図７のトランジスタ１２０１のソースの電位よりも高くすることが可能となる。さらに、図２のトランジスタ１０４の入力ノードの電位が、図７のトランジスタ１０４の入力ノードの電位に比して高くすることが可能となる。つまり、トランジスタ１０４の入力ノードの電位に対するトランジスタ２１１の動作電圧範囲を大きくとることができる。そのため、トランジスタ１０４の入力ノードのダイナミックレンジを拡大することが可能となる。
【００９４】
なお、本実施例において、トランジスタ２１６と２１７で構成するカレントミラー回路２２３の比を１：２としたがこれに限らない。また、第１電流源２２２で生じる電流ＩＬＩＮＥの大きさと第２電流源２２４で生じる参照電流の大きさとを同等としたが異なるものとしてもよい。
【００９５】
電位ＶＦＤと参照信号ＶＲＡＭＰとの関係の逆転に応じて、第２電流源２２４が出力する参照電流Ｉｒｅｆの大きさを閾値として、カレントミラー回路２２３の出力する電流Ｉ４の大きさが当該閾値をまたいで変化するように、各部の電流値が設定されうる。
【００９６】
例えば、カレントミラー回路２２３のミラー比を１：１とし、第２電流源で生じる参照電流Ｉｒｅｆの大きさを第１電流源２２２で生じる電流ＩＬＩＮＥの半分としてもよい。このように、出力信号ＶＯＵＴのレベルが、後段のラッチ回路２０６の論理判定レベル（Ｈレベル、Ｌレベル）をまたいで変化するように、カレントミラー回路比と定電流値を設定すればよい。これらは、その他の実施例においても同様である。
【００９７】
（実施例２）
本実施例において撮像装置１の全体構成については実施例１と同様である。つまり、図１が、本実施例の撮像装置１の全体構成を模式的に示すブロック図である。本実施例について図４〜図５を用いて説明する。本実施例と実施例１とは、比較回路の構成が異なる。以下、実施例１と異なる点について主に説明する。実施例１と同様の点については、説明を省略する。
【００９８】
図４は、撮像装置１の画素１０、比較回路２０５の等価回路図を示している。画素１０の構成は、実施例１と同様であるため説明を省略する。本実施例における比較回路は、ＰＭＯＳトランジスタ３２１、第１電流源２２２、制御部２２１、第２電流源２２４を有する。
【００９９】
トランジスタ３２２は、第１電流源２２２を構成する。トランジスタ３２２のゲートには、バイアス電圧ＶＢＩＡＳ３が供給される。トランジスタ３２２のソースにはグラウンド電位ＶＧＮＤが供給される。トランジスタ３２２のドレインは、信号線１２、および、差動増幅回路３２３の非反転入力端子に接続されている。トランジスタ３２２のドレインは、さらに、ＰＭＯＳトランジスタ３２１のドレインに接続されている。バイアス電圧ＶＢＩＡＳ３は、第１電流源２２２の出力する電流ＩＬＩＮＥの大きさを制御している。
【０１００】
制御部２２１は、差動増幅回路３２３を有する。差動増幅回路３２３の非反転入力端子には、信号線１２が接続される。差動増幅回路３２３の反転入力端子には、参照信号出力回路部２０２より出力される参照信号ＶＲＡＭＰが供給される。差動増幅回路３２３の出力端子は、ＰＭＯＳトランジスタ３２１のゲート、および、ＰＭＯＳトランジスタ３２４のゲートに接続される。
【０１０１】
ＰＭＯＳトランジスタ３２１のゲートは、ＰＭＯＳトランジスタ３２４のゲート、および、差動増幅回路３２３の出力端子に接続されている。ＰＭＯＳトランジスタ３２１のソースには、負荷となるトランジスタを介さずに電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタ３２１のドレインは、信号線１２に接続される。ＰＭＯＳトランジスタ３２１には電流Ｉ１が流れる。本実施例では、トランジスタ１０４のソースと、ＰＭＯＳトランジスタ３２１のドレインとが、共通の信号線１２を介して、第１電流源２２２を構成するトランジスタ３２２のドレインに接続される。
【０１０２】
ＰＭＯＳトランジスタ３２４のソースには、電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタ３２４のゲートは、ＰＭＯＳトランジスタ３２１のゲート、および、差動増幅回路３２３の出力端子に接続される。ＰＭＯＳトランジスタ３２４のドレインは、第２電流源２２４を構成するトランジスタ３２５のドレインに接続される。ＰＭＯＳトランジスタ３２４には電流Ｉ２が流れる。
【０１０３】
本実施例において、ＰＭＯＳトランジスタ３２１のチャネル幅とＰＭＯＳトランジスタ３２４のチャネル幅との比が１：２である。そのため、ＰＭＯＳトランジスタ３２４の電流Ｉ２の大きさは、ＰＭＯＳトランジスタ３２１に流れる電流Ｉ１の大きさの約２倍である。
【０１０４】
トランジスタ３２５は、第２電流源２２４を構成する。トランジスタ３２５のソースには、グラウンド電位ＶＧＮＤが供給される。トランジスタ３２５のゲートには、バイアス電圧ＶＢＩＡＳ３が供給される。図４が示す通り、トランジスタ３２２のゲートと、トランジスタ３２５のゲートとには、共通のバイアス電圧ＶＢＩＡＳ３が供給される。トランジスタ３２５には参照電流Ｉｒｅｆが流れる。本実施例では、電流ＩＬＩＮＥの大きさと、参照電流Ｉｒｅｆの大きさとがほぼ等しい。
【０１０５】
トランジスタ３２５のドレインとＰＭＯＳトランジスタ３２４のドレインとが接続されたノードは、比較回路２０５の出力ノード２２６を構成する。そして、出力ノード２２６から出力された出力信号ＶＯＵＴは、ラッチ回路２０６に入力される。
【０１０６】
次に、本実施例における光電変換部１０１で生じた電荷に基づく信号と参照信号ＶＲＡＭＰとの比較動作について説明する。図５は、当該比較動作を行うために一つの画素行の画素に入力される駆動パルスの一例を示したタイミングチャートの模式図である。
【０１０７】
複数の画素１０に供給される駆動パルスの一例として画素アレイ１００に配されたＮ行目の画素行の画素１０に供給される駆動パルスを示す。
【０１０８】
具体的には、駆動パルスｐＳＥＬ［ｎ］，ｐＲＥＳ［ｎ］，ｐＴＸ［ｎ］は、垂直走査回路２０１から出力される駆動パルスのうち、任意のｎ行目に各トランジスタに入力される駆動パルスを表す。ＶＦＤ［ｎ］は、ｎ行目の任意の画素１０のトランジスタ１０４の入力ノード、つまり、ＦＤ１０５の電位を示す。ＶＦＤ［ｎ］−ＶＴＨは、ＦＤ１０５の電位ＶＦＤ［ｎ］からトランジスタ１０４のしきい値電圧ＶＴＨ分だけ下がった電位を示す。ＶＬＩＮＥは信号線１２の電位を表し、Ｖｏｕｔは比較回路２０５の出力信号を示し、ＶＲＡＭＰは差動増幅回路３２３の反転入力端子に入力される参照信号の電位を示す。
【０１０９】
本実施例において、ＦＤ１０５の電位ＶＦＤは画素１０のトランジスタ１０４のゲート電位であり、ＶＴＨは画素１０のトランジスタ１０４のしきい値電圧を示す。トランジスタ１０４がオンする条件の式１は実施例１と同様である。
ＶＦＤ［ｎ］−ＶＬＩＮＥ＞ＶＴＨ    （式１）
【０１１０】
まず、参照信号ＶＲＡＭＰの電位が、信号線１２の電位ＶＬＩＮＥより高い場合を考える。差動増幅回路３２３の増幅率が十分に高いため、差動増幅回路３２３の出力端子の電位はグラウンド電位ＶＧＮＤにほぼ等しくなる。
【０１１１】
ＰＭＯＳトランジスタのソースには電源電圧ＶＤＤが供給されているため、ＰＭＯＳトランジスタ３２１のゲート−ソース間電圧は、ＰＭＯＳトランジスタ３２１のしきい値電圧より低くなる。つまり、ＰＭＯＳトランジスタ３２１がオンする。ＰＭＯＳトランジスタ３２１がオンすることにより、電流Ｉ１が大きくなり、信号線１２の電位ＶＬＩＮＥが上昇する。そして、信号線１２の電位ＶＬＩＮＥが参照信号ＶＲＡＭＰとほぼ等しくなったときに、差動増幅回路３２３の出力が変化し、電流Ｉ１の大きさと電流ＩＬＩＮＥの大きさとが釣り合う。
【０１１２】
このように、電位ＶＬＩＮＥは、差動増幅回路３２３によって電位ＶＲＡＭＰと等しくなるように制御される。そのため、トランジスタ１０４がオンする条件は、本実施例においては式５のようになる。
ＶＦＤ［ｎ］−ＶＲＡＭＰ＞ＶＴＨ    （式５）
【０１１３】
電位ＶＲＡＭＰとしきい値電圧ＶＴＨを移項すると、トランジスタ１０４がオンする条件である式６が求められる。
ＶＦＤ［ｎ］−ＶＴＨ＞ＶＲＡＭＰ    （式６）
【０１１４】
つまり、参照信号の電位ＶＲＡＭＰが、ＦＤ１０５の電位ＶＦＤ［ｎ］−しきい値電圧ＶＴＨより高いときには、トランジスタ１０４がオフしている。
【０１１５】
次に、参照信号ＶＲＡＭＰの電位が電位ＶＦＤ［ｎ］−しきい値電圧ＶＴＨより低くなった場合を考える。このとき、式６が満たされるため、トランジスタ１０４はオンする。
【０１１６】
トランジスタ１０４はソースフォロア回路として動作するため、信号線１２の電位ＶＬＩＮＥは、ＶＬＩＮＥ＝ＶＦＤ［ｎ］−ＶＴＨとなる。つまり、信号線１２の電位ＶＬＩＮＥが、参照信号ＶＲＡＭＰの電位より高くなる。そのため、差動増幅回路３２３の出力端子の電位が、電源電圧ＶＤＤにほぼ等しくなる。ＰＭＯＳトランジスタ３２１のゲート−ソース間電圧がしきい値電圧より大きくなるため、ＰＭＯＳトランジスタ３２１はオフする。
【０１１７】
このように、本実施例ではＶＦＤ［ｎ］−ＶＴＨとＶＲＡＭＰとを比較する。ＶＦＤ［ｎ］−ＶＴＨ１は、トランジスタ１０４のゲートに入力される電位から、トランジスタ１０４のしきい値を減算した数式である。ＶＦＤ［ｎ］−ＶＴＨ１が大きい時は、トランジスタ１０４がオンし、ＰＭＯＳトランジスタ３２１がオフする。一方、ＶＲＡＭＰが大きい時は、トランジスタ１０４がオフし、ＰＭＯＳトランジスタ３２１がオンする。
【０１１８】
ＰＭＯＳトランジスタ３２４のソースには、電源電圧ＶＤＤが供給されている。ＰＭＯＳトランジスタ３２４のゲートは、差動増幅回路３２３の出力端子に接続される。つまり、ＰＭＯＳトランジスタ３２４のソースに供給される電位およびゲートに供給される電位は、それぞれ、ＰＭＯＳトランジスタ３２１のソースに供給される電位およびゲートに供給される電位とほぼ等しい。
【０１１９】
そのため、ＰＭＯＳトランジスタ３２１がオンした時には、ＰＭＯＳトランジスタ３２４もオンする。そして、ＰＭＯＳトランジスタ３２１がオフした時には、ＰＭＯＳトランジスタ３２４もオフする。そのため、ＰＭＯＳトランジスタ３２４の電流Ｉ２を検知することで、ＶＦＤ［ｎ］−ＶＴＨとＶＲＡＭＰとの比較の結果を得ることができる。
【０１２０】
図３の時刻ｔ１にて、駆動パルスｐＳＥＬ［ｎ］信号がＨレベルとなり、選択トランジスタ１０６がオン状態となる。ｎ行目の画素を信号線１２に電気的に接続する。参照信号ＶＲＡＭＰの開始電圧は、ＶＦＤ［ｎ］−ＶＴＨよりも高い電位に設定しておく。このとき、ＰＭＯＳトランジスタ３２１とＰＭＯＳトランジスタ３２４はオンする。
【０１２１】
期間Ｔ２−Ｔ６において、画素１０をリセットした際のＦＤ１０５の電位であるリセット電位のＡＤ変換を行う。
【０１２２】
次に、時刻ｔ２にて、駆動パルスｐＲＥＳ［ｎ］がＨレベルとなり、リセットトランジスタ１０３がオン状態となる。これによりｎ行目の画素のＦＤ１０５の電位ＶＦＤがリセット電位となる。参照信号ＶＲＡＭＰの開始電圧はＶＦＤ［ｎ］−ＶＴＨ（リセットレベル）よりも高い電位である。この時、電位ＶＦＤと参照信号ＶＲＡＭＰは式６の関係を満たさないため、トランジスタ１０４がオフ状態となる。
【０１２３】
次に時刻ｔ３に、駆動パルスｐＲＥＳ［ｎ］がＬレベルとなり、リセットトランジスタ１０３がオフ状態となる。
【０１２４】
時刻ｔ４で、参照信号ＶＲＡＭＰの電位の変化が開始し、徐々に電位が下がっていく。また、参照信号ＶＲＡＭＰの変化の開始と同時に、カウンタ回路２０３はカウントを開始する。すなわち、ラッチ回路２０６に入力される、カウンタ回路２０３から出力されたカウント値が変化し始める。
【０１２５】
期間Ｔ２−Ｔ４において、参照信号ＶＲＡＭＰは信号線１２の電位ＶＦＤ［ｎ］−ＶＴＨ１よりも高い電位であり、一定となっている。差動増幅回路３２３は、反転端子と非反転端子が仮想接地となるように、ＰＭＯＳトランジスタ３２１のゲートの電圧を制御する。具体的には、ＰＭＯＳトランジスタ３２１に、電流ＩＬＩＮＥと同程度の電流が流れるように、ＰＭＯＳトランジスタ３２１のゲート電圧およびドレイン電圧が制御される。
【０１２６】
上記式６が満たされていないため、トランジスタ１０４はオフであり、トランジスタ１０４を流れる電流Ｉ０はごく小さいか、または、ゼロである。そのため、ＰＭＯＳトランジスタ３２１の電流Ｉ１の大きさが電流ＩＬＩＮＥの大きさと同程度となるように収束する。
【０１２７】
ＰＭＯＳトランジスタ３２４のゲート−ソース間の電圧と、ＰＭＯＳトランジスタ３２１のゲート−ソース間の電圧とがほぼ同じとなる。チャネル幅の違いから、ＰＭＯＳトランジスタ３２４の電流Ｉ２の大きさは、ＰＭＯＳトランジスタ３２１の電流Ｉ１の大きさのほぼ２倍である。一方、第２電流源２２４は、電流ＩＬＩＮＥとほぼ同じ大きさの電流Ｉｒｅｆが流れる。つまり、電流Ｉ２の電流値は、電流Ｉｒｅｆの電流値より大きい。
【０１２８】
そのため、ＰＭＯＳトランジスタ３２４に接続された出力ノード２２６の電位が上がっていき、ＰＭＯＳトランジスタ３２４の電流Ｉ２の電流値が、参照電流Ｉｒｅｆの電流値に収束するような電位で出力ノード２２６の電位が安定する。
【０１２９】
より詳細には、差動増幅回路３２３が出力する電位と電源電圧ＶＤＤとの差が、ＰＭＯＳトランジスタ３２４のゲート−ソース間にバイアス電圧として印加される。このバイアス状態において、電流Ｉ２の大きさが、参照電流Ｉｒｅｆの大きさと同程度となるような電圧が、ＰＭＯＳトランジスタ３２４のドレインとソースとの間に生じるように、ＰＭＯＳトランジスタ３２４のドレインの電圧が制御される。
【０１３０】
後段のラッチ回路２０６は、この時の出力信号ＶＯＵＴの電位を高い電位（Ｈレベルの電位）として受け取る。換言すると、この時の比較回路２０５の出力信号ＶＯＵＴの電位は、後段のラッチ回路２０６の論理閾値より高い電位となる。
【０１３１】
期間Ｔ４−Ｔ５において、差動増幅回路３２３の非反転入力端子に供給される参照信号ＶＲＡＭＰが下がり、差動増幅回路３２３の仮想接地により、反転入力端子に接続された信号線１２の電位ＶＬＩＮＥも下がっていく。
【０１３２】
時刻Ｔ５において、参照信号ＶＲＡＭＰと電位ＶＦＤ［ｎ］−ＶＴＨの大小関係が反転する。参照信号ＶＲＡＭＰが電位ＶＦＤ−ＶＴＨより小さくなると数式６が満されるため、トランジスタ１０４がオンする。そのため、信号線１２の電位ＶＬＩＮＥは、電位ＶＦＤ［ｎ］−ＶＴＨに維持される。そして、差動増幅回路３２３を介してＰＭＯＳトランジスタ３２１のゲートおよびＰＭＯＳトランジスタ３２４のゲートに供給される電位が、電源電圧ＶＤＤにほぼ等しくなる。そのため、ＰＭＯＳトランジスタ３２１およびＰＭＯＳトランジスタ３２４はオフする。
【０１３３】
ＰＭＯＳトランジスタ３２４の電流Ｉ２がほぼゼロになるため、出力ノード２２６の電位は低下する。つまり、ラッチ回路２０６に入力される比較回路２０５の出力信号ＶＯＵＴは低い電位となる。この出力信号ＶＯＵＴの変化に応じて、ラッチ回路２０６は、カウンタ回路２０３から出力されたカウント値を保持する。
【０１３４】
時刻Ｔ６において、参照信号ＶＲＡＭＰを時刻Ｔ１と同じ電位にリセットする。ここまでの動作で、画素１０の出力信号がリセット信号である時のＡＤ変換が終了となる。
【０１３５】
そして、ラッチ回路２０６は、水平走査回路２０７から出力される駆動パルスで制御されるタイミングで、保持したデジタル信号を信号線１３に出力する。
【０１３６】
期間Ｔ５−Ｔ６において、参照信号ＶＲＡＭＰが電位ＶＦＤ−Ｖｔｈより小さくなるように下がっても、トランジスタ１０４がオンであるため、電位ＶＬＩＮＥは時刻Ｔ５における電位よりも下がらない。そのため電位ＶＬＩＮＥはＶＦＤ［ｎ］‐ＶＴＨの電位レベルよりも下がらない。
【０１３７】
期間Ｔ７−Ｔ１１において画素１０の光信号のＡＤ変換を行う。時刻Ｔ７に駆動パルスｐＴＸ［ｎ］がＨレベルとなり、転送トランジスタ１０２がオン状態となる。時刻Ｔ８に駆動パルスｐＴＸ［ｎ］がＬレベルとなり、転送トランジスタ１０２がオフ状態となる。
【０１３８】
これにより、期間Ｔ３−Ｔ８に光電変換部１０１で生じた電荷がＦＤ１０５に転送され、トランジスタ１０４のゲートの電位が変化する。
【０１３９】
期間Ｔ９−Ｔ１１における駆動は、期間Ｔ４−Ｔ６と同様であるため、説明を省略する。時刻Ｔ１２に、駆動パルスｐＳＥＬがＬレベルとなり、選択トランジスタ１０６がオフ状態となる。
【０１４０】
本実施例を用いても、実施例１と同様に、取り扱うことができる電圧信号のダイナミックレンジを拡大することができる。ダイナミックレンジの拡大は、取り扱える光信号の範囲拡大や出力信号の精度向上につながる。
【０１４１】
なお、本実施例においてＰＭＯＳトランジスタ３２１のチャネル幅とＰＭＯＳトランジスタ３２４のチャネル幅との比を１：２として説明したが、これに限るものではない。例えば、ＰＭＯＳトランジスタ３２１とＰＭＯＳトランジスタ３２４のサイズ比を１：１とし、第２電流源２２４に流れる参照電流Ｉｒｅｆの大きさを、電流ＩＬＩＮＥの半分としてもよい。このように、出力信号ＶＯＵＴのレベルが、後段のラッチ回路２０６の論理判定レベル（Ｈレベル、Ｌレベル）をまたいで変化するように、カレントミラー回路比と定電流値を設定すればよい。
【０１４２】
（実施例３）
図６に本実施例の等価回路図を示す。図６は、図４の等価回路図の第１電流源および第２電流源を変形した構成である。同様の機能を有する部分に関しては説明を割愛する。
【０１４３】
本実施例の等価回路図は、第１電流源と第２電流源をカスコード型の回路構成としてもよい。具体的には、第１電流源はトランジスタ３２６とトランジスタ３２２によって構成され、第２電流源はトランジスタ３２７とトランジスタ３２５によって構成される。
【０１４４】
このような構成によれば、第１電流源２２２においては信号線１２の電位変動による電流ＩＬＩＮＥの電流変動を抑制できる。第２電流源２２４においては出力ノード２２６の電位変動による電流ＩＬＩＮＥの電流変動を抑制することができる。そのため精度よくＡＤ変換を実施することが可能となる。
【０１４５】
本実施例の構成は、すべての実施例に適用可能である。
【０１４６】
（実施例４）
本発明に係る撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図８に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。
【０１４７】
図８において、１００１はレンズの保護のためのバリア、１００２は被写体の光学像を撮像装置１００４に結像させるレンズ、１００３はレンズ１００２を通った光量を可変するための絞りである。１００４は上述の各実施例で説明した撮像装置であって、レンズ１００２により結像された光学像を画像データとして変換する。ここで、撮像装置１００４の半導体基板にはＡＤ変換部が形成されているものとする。
【０１４８】
１００７は撮像装置１００４より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図８において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はデジタルスチルカメラ全体を制御する全体制御部である。
【０１４９】
１０１０は画像データを一時的に記憶する為のフレームメモリ部、１０１１は記録媒体に記録または読み出しを行うためのインターフェース部、１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１０１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。
【０１５０】
本実施例では、撮像装置１００４とＡＤ変換部とが別の半導体基板に設けられた構成を説明した。しかし、撮像装置１００４とＡＤ変換部とが同一の半導体基板に形成されていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の半導体基板に形成されていてもよい。
【０１５１】
また、それぞれの画素１０が第１の光電変換部１０１Ａと、第２の光電変換部１０１Ｂを含むように構成されてもよい。信号処理部１００７は、第１の光電変換部１０１Ａで生じた電荷に基づく信号と、第２の光電変換部１０１Ｂで生じた電荷に基づく信号とを処理し、撮像装置１００４から被写体までの距離情報を取得するように構成されてもよい。
【０１５２】
撮像システムの実施例において、撮像装置１００４には、実施例１乃至実施例２のいずれかの撮像装置が用いられる。このような構成によれば、ダイナミックレンジの拡大された画像を取得することができる。
【０１５３】
（実施例５）
図９は、車戴カメラに関する撮像システムの一例を示したものである。撮像システム２０００は、上述した実施例の撮像装置２０１０を有する。撮像システム２０００は、撮像装置２０１０により取得された複数の画像データに対し、画像処理を行う画像処理部２０３０と、撮像システム２０００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部２０４０を有する。
【０１５４】
また、撮像システム２０００は、算出された視差に基づいて対象物までの距離を算出する距離計測部２０５０と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部２０６０と、を有する。
【０１５５】
ここで、視差算出部２０４０や距離計測部２０５０は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部２０６０はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。
【０１５６】
距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などによって実現されてもよい。また、これらの組合せによって実現されてもよい。
【０１５７】
撮像システム２０００は車両情報取得装置２３１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム２０００は、衝突判定部２０６０での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ２４１０が接続されている。
【０１５８】
また、撮像システム２０００は、衝突判定部２０６０での判定結果に基づいて、ドライバーへ警報を発する警報装置２４２０とも接続されている。例えば、衝突判定部２０６０の判定結果として衝突可能性が高い場合、制御ＥＣＵ２４１０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置２４２０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【０１５９】
本実施例では車両の周囲、例えば前方または後方を撮像システム２０００で撮像する。図９（ｂ）に、車両前方を撮像する場合の撮像システムを示した。また、上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【符号の説明】
【０１６０】
１０１  光電変換部
２０２  参照信号出力回路
２０５  比較回路
２１１  第１トランジスタ
２１５  第２トランジスタ
２１３  差動増幅回路
２２２  第１電流源
２２４  第２電流源
【図１】
2018019354.tif 000003
【図２】
2018019354.tif 000004
【図３】
2018019354.tif 000005
【図４】
2018019354.tif 000006
【図５】
2018019354.tif 000007
【図６】
2018019354.tif 000008
【図７】
2018019354.tif 000009
【図８】
2018019354.tif 000010
【図９】
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