(57)【要約】【課題】耐圧を維持することができ、かつオン抵抗を低減させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供すること。【解決手段】トレンチゲート型ＳｉＣ−ＭＯＳＦＥＴは、１つのトレンチ７の内部のゲート電極８で構成されたＭＯＳゲートを有し、所定のセルピッチｗ５で配置された複数のセルを備える。トレンチ７の底面を覆うように、第１ｐ+型領域１１が設けられている。メサ部３０に、ｐ型ベース領域４に接して、第２ｐ+型領域１２が設けられている。第２ｐ+型領域１２は一定間隔で間引かれており、第２ｐ+型領域１２を配置した第１メサ部３１と、第２ｐ+型領域１２を配置しない第２メサ部３２と、が存在する。隣り合う第２ｐ+型領域１２は少なくとも２つ以上のトレンチ７を挟んで第２方向Ｙに対向する。第２ｐ+型領域１２を配置しない第２メサ部３２を設けることでセルピッチｗ５が縮小され、４．０μｍ以下となる。【選択図】図１
2018019045.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素基板のおもて面から所定の深さで設けられた複数のトレンチと、
隣り合う前記トレンチ間に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記炭化珪素基板の内部に選択的に設けられ、前記トレンチの底面を覆う第２導電型の第３半導体領域と、
前記炭化珪素基板の内部に選択的に設けられ、隣り合う前記トレンチ間において前記第１半導体領域に接する第２導電型の第４半導体領域と、
前記トレンチの内部に、ゲート絶縁膜を介して設けられたゲート電極と、
１つの前記トレンチの内部の前記ゲート電極で構成された絶縁ゲート構造を有し、所定ピッチで複数配置された単位構造と、
前記第１半導体領域および前記第２半導体領域に接続された第１電極と、
前記炭化珪素基板の裏面に接続された第２電極と、
を備え、
隣り合う前記第４半導体領域の間には、２つ以上の前記トレンチが配置されていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第４半導体領域は、前記第３半導体領域と離して設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第４半導体領域は、隣り合う前記第３半導体領域と部分的に連結されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項４】
隣り合う前記第４半導体領域の間には、３つ以上の前記トレンチが配置され、
隣り合う前記第３半導体領域同士は、部分的に連結されていることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記トレンチは、前記炭化珪素基板のおもて面に平行な方向に延びるストライプ状のレイアウトに配置されていることを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。
【請求項６】
前記第１半導体領域の内部に選択的に設けられた第２導電型の第５半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第２導電型の第６半導体領域と、
をさらに備え、
前記第５半導体領域は、深さ方向に前記第４半導体領域に対向する位置に配置され、
前記第６半導体領域は、隣り合う前記第４半導体領域の間に配置された２つ以上の前記トレンチの終端部付近に配置され、
前記第１電極は、前記第５半導体領域および前記第６半導体領域を介して前記第１半導体領域に接続されていることを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記所定ピッチは４μｍ以下であることを特徴とする請求項１〜６のいずれか一つに記載の炭化珪素半導体装置。
【請求項８】
第１導電型の炭化珪素基板のおもて面から所定の深さで設けられたトレンチと、前記トレンチの内部に、ゲート絶縁膜を介して設けられたゲート電極と、で構成された１つの絶縁ゲート構造を有する単位構造を所定ピッチで複数配置した炭化珪素半導体装置の製造方法であって、
前記炭化珪素基板のおもて面から所定の深さで複数の前記トレンチを形成する第１工程と、
前記トレンチの内壁に沿ってゲート絶縁膜を形成する第２工程と、
前記トレンチの内部に埋め込むように、前記炭化珪素基板のおもて面および前記ゲート絶縁膜の表面にポリシリコン層を形成する第３工程と、
前記ゲート絶縁膜が露出するまで前記ポリシリコン層をエッチバックして、前記トレンチの内部に前記ゲート電極となる前記ポリシリコン層を残す第４工程と、によって前記絶縁ゲート構造を有する前記単位構造を形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項９】
前記絶縁ゲート構造は、
隣り合う前記トレンチ間に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、を備え、
前記第１工程の前に、
炭化珪素からなる出発基板のおもて面に、第１導電型の第１炭化珪素層を堆積する工程と、
前記第１炭化珪素層の内部に、第２導電型の第３半導体領域を選択的に形成する工程と、
前記第１炭化珪素層の内部に、前記第１炭化珪素層の表面に露出するように、第２導電型の第４半導体領域を選択的に形成する工程と、
前記第３半導体領域および第４半導体領域を覆うように、前記第１半導体領域となる第２導電型の第２炭化珪素層を堆積し、前記出発基板、前記第１炭化珪素層および前記第２炭化珪素層を順に堆積してなる前記炭化珪素基板を形成する工程と、
前記第２炭化珪素層の内部に、前記第２半導体領域を選択的に形成する工程と、をさらに含み、
前記第１工程では、前記第２半導体領域および前記第２炭化珪素層を貫通して前記第３半導体領域に達する前記トレンチを形成することを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記第４工程の後、
前記第２半導体領域および前記第２炭化珪素層に接続する第１電極を形成する工程と、
前記炭化珪素基板の裏面に接続する第２電極を形成する工程と、をさらに含むことを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
【０００３】
このような炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）や、プレーナゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、トレンチゲート構造の縦型ＭＯＳＦＥＴ（以下、トレンチゲート型ＳｉＣ−ＭＯＳＦＥＴとする）が製品化されている。
【０００４】
トレンチゲート構造は、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）に形成したトレンチ内にＭＯＳゲートを埋め込んで、トレンチ側壁に沿った部分をチャネル（反転層）として利用した３次元構造である。このため、同じオン抵抗（ＲｏｎＡ）の素子同士で比べた場合、トレンチゲート構造は、炭化珪素基体上に平板状にＭＯＳゲートを設けたプレーナゲート構造と比べて素子面積（チップ面積）を小さくすることができるため、将来有望なデバイス構造といえる。
【０００５】
しかしながら、上述したように炭化珪素はシリコンよりも絶縁破壊電界強度が１桁近く大きいため、トレンチゲート型ＳｉＣ−ＭＯＳＦＥＴでは、シリコンを用いたトレンチゲート型ＭＯＳＦＥＴと比べて、トレンチ底面にかかる電界が大きくなり、トレンチ底面での耐圧（耐電圧）が低下してしまう。耐圧とは、素子破壊を起こさない限界の電圧である。このトレンチ底面での耐圧に素子全体の耐圧が律速されるため、所定耐圧を確保するために、トレンチ底面にかかる電界を緩和させるためのセル構造（単位構造）が提案されている。
【０００６】
所定耐圧を確保したトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴとして、トレンチの底面全域に接するとともに、トレンチの側壁の一部に接する位置にまで延在するｐ+型領域を備えた装置が提案されている（例えば、下記特許文献１（第００２１段落、第１図）参照。）。
【０００７】
また、別のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴとして、トレンチ間（メサ部）に、ｐ型ベース領域とｎ型電流拡散層との境界からｎ-型ドリフト領域にまで達するｐ+型領域を備えた装置が提案されている（下記特許文献２（第００２３〜００２４段落、第９図）。
【０００８】
従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの構造について説明する。図２０は、従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの構造を示す断面図である。図２０には、隣接する２つのセル（素子の構成単位）の断面構造を示す。図２０に示す従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴは、炭化珪素からなる半導体基体（以下、炭化珪素基体とする）１１０のおもて面（ｐ型ベース領域１０４側の面）側に一般的なトレンチゲート構造のＭＯＳゲートを備える。
【０００９】
炭化珪素基体１１０は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１０１上にｎ-型ドリフト領域１０２、ｎ型領域１０３およびｐ型ベース領域１０４を順にエピタキシャル成長させてなる。ｎ型領域１０３は、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ  Ｓｐｒｅａｄｉｎｇ  Ｌａｙｅｒ：ＣＳＬ）である。ｎ型領域１０３の内部には、トレンチ１０７の底面全体を覆うように第１ｐ+型領域１１１が選択的に設けられている。
【００１０】
また、ｎ型領域１０３の内部には、隣り合うトレンチ１０７間（メサ部）に第２ｐ+型領域１１２が選択的に設けられている。第１，２ｐ+型領域１１２は、トレンチ１０７の底面にかかる電界を緩和する機能を有する。符号１０５，１０６，１０８，１０９，１１４〜１１７は、それぞれｎ+型ソース領域、ｐ++型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、バリアメタル、ソース電極およびドレイン電極である。
【００１１】
図２１，２２は、従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの平面レイアウトを示す平面図である。図２１の切断線ＡＡ−ＡＡ’における断面構造、および、図２２の切断線ＢＢ−ＢＢ’における断面構造は、図２０に相当する。図２１には、トレンチ１０７およびｐ++型コンタクト領域１０６の平面レイアウトを示す。図２２には、第１，２ｐ+型領域１１１，１１２（ハッチング部分）およびＪＦＥＴ領域１１３（白抜き部分）の平面レイアウトを示す。
【００１２】
図２１に示すように、ｐ++型コンタクト領域１０６とトレンチ１０７とは、所定の方向（以下、第１方向とする）Ｘに延びるストライプ状の平面レイアウトに配置され、第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに交互に繰り返し配置されている。隣り合う２つのトレンチ１０７同士は、終端部１０７ａ同士を連結され、略リング状の平面レイアウトをなす。トレンチ１０７の連結部１０７ｂはゲートランナー１１９に接続されている。
【００１３】
図２２に示すように、第１，２ｐ+型領域１１１，１１２およびＪＦＥＴ領域１１３は、第１方向Ｘに延びるストライプ状の平面レイアウトに配置されている。第２ｐ+型領域１１２は、第２方向Ｙに１つおきに、略リング状の平面レイアウトをなすトレンチ１０７に囲まれている。ＪＦＥＴ領域１１３は、第２方向Ｙに２つおきに、略リング状の平面レイアウトをなすトレンチ１０７に囲まれている。
【００１４】
図２０〜２２に示す従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴでは、第１ｐ+型領域１１１の幅ｗ１０１と、（第２ｐ+型領域１１２の幅ｗ１０２の半分）×２と、第１，２ｐ+型領域１１１，１１２間（以下、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）領域とする）１１３の幅ｗ１０３×２と、の総和でセルピッチ（１つのセルの幅）ｗ１０４が決まる。第１，２ｐ+型領域１１１，１１２およびＪＦＥＴ領域１１３の各幅ｗ１０１〜ｗ１０３の最小寸法は、半導体製造装置のプロセス限界（例えばエッチングの加工限界）で決まる。
【００１５】
具体的には、第１ｐ+型領域１１１の幅ｗ１０１の最小寸法は１．５μｍである。第２ｐ+型領域１１２の幅ｗ１０２の最小寸法は１．０μｍである。図２０には、第２ｐ+型領域１１２を１セル分（すなわち第２ｐ+型領域１１２の半分）のみ図示する。ＪＦＥＴ領域１１３の幅ｗ１０３の最小寸法は１．０μｍである。このため、図２０に示す従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴのセル構造を採用した場合、セルピッチｗ１０４の最小寸法は、４．５μｍ（＝１．５μｍ＋（１．０μｍ×１／２）×２＋１．０μｍ×２）である。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１２−０９９６０１号公報
【特許文献２】特開２０１５−０７２９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
一般的に、セルピッチｗ１０４を狭くするほど、オン抵抗（ＲｏｎＡ）を低くすることができる。しかしながら、上述した従来構造（図２０参照）では、半導体製造装置のプロセス限界から、セルピッチｗ１０４を４．５μｍ未満にすることができない。このため、セルピッチｗ１０４が４．５μｍで実現可能なオン抵抗未満に低オン抵抗化することができず、プレーナゲート構造と比べて素子面積を縮小（シュリンク）可能というトレンチゲート構造の利点を十分に活かすことができない。
【００１８】
この発明は、上述した従来技術による問題点を解消するため、耐圧を維持することができ、かつオン抵抗を低減させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素基板のおもて面から所定の深さで、複数のトレンチが設けられている。隣り合う前記トレンチ間に、第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記炭化珪素基板の内部に、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記トレンチの底面を覆う。前記炭化珪素基板の内部に、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、隣り合う前記トレンチ間において前記第１半導体領域に接する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。１つの前記トレンチの内部の前記ゲート電極で構成された絶縁ゲート構造を有する単位構造が、所定ピッチで複数配置されている。第１電極は、前記第１半導体領域および前記第２半導体領域に接続されている。前記第２電極は、前記炭化珪素基板の裏面に接続されている。隣り合う前記第４半導体領域の間には、２つ以上の前記トレンチが配置されている。
【００２０】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域は、前記第３半導体領域と離して設けられていることを特徴とする。
【００２１】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第４半導体領域は、隣り合う前記第３半導体領域と部分的に連結されていることを特徴とする。
【００２２】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、隣り合う前記第４半導体領域の間には、３つ以上の前記トレンチが配置されている。そして、隣り合う前記第３半導体領域同士は、部分的に連結されていることを特徴とする。
【００２３】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記トレンチは、前記炭化珪素基板のおもて面に平行な方向に延びるストライプ状のレイアウトに配置されていることを特徴とする。
【００２４】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、第２導電型の第５，６半導体領域をさらに備える。前記第５半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記第５半導体領域は、深さ方向に前記第４半導体領域に対向する位置に配置されている。前記第６半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記第６半導体領域は、隣り合う前記第４半導体領域の間に配置された２つ以上の前記トレンチの終端部付近に配置されている。前記第１電極は、前記第５半導体領域および前記第６半導体領域を介して前記第１半導体領域に接続されていることを特徴とする。
【００２５】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記所定ピッチは４μｍ以下であることを特徴とする。
【００２６】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、１つの絶縁ゲート構造を有する単位構造を所定ピッチで複数配置した炭化珪素半導体装置の製造方法であって、次の特徴を有する。１つの前記絶縁ゲート構造は、第１導電型の炭化珪素基板のおもて面から所定の深さで設けられたトレンチと、前記トレンチの内部に、ゲート絶縁膜を介して設けられたゲート電極と、で構成されている。まず、前記炭化珪素基板のおもて面から所定の深さで複数の前記トレンチを形成する第１工程を行う。次に、前記トレンチの内壁に沿ってゲート絶縁膜を形成する第２工程を行う。次に、前記トレンチの内部に埋め込むように、前記炭化珪素基板のおもて面および前記ゲート絶縁膜の表面にポリシリコン層を形成する第３工程を行う。次に、前記ゲート絶縁膜が露出するまで前記ポリシリコン層をエッチバックして、前記トレンチの内部に前記ゲート電極となる前記ポリシリコン層を残す第４工程を行う。これら前記第１〜４工程によって前記絶縁ゲート構造を有する前記単位構造を形成する。
【００２７】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、さらに、次の工程を行う。前記絶縁ゲート構造は、第２導電型の第１半導体領域および第１導電型の第２半導体領域を備える。前記第１半導体領域は、隣り合う前記トレンチ間に設けられている。前記第２半導体領域は、前記第１半導体領域の内部に選択的に設けられておる。前記第１工程の前に、まず、炭化珪素からなる出発基板のおもて面に、第１導電型の第１炭化珪素層を堆積する工程を行う。次に、前記第１炭化珪素層の内部に、第２導電型の第３半導体領域を選択的に形成する工程を行う。次に、前記第１炭化珪素層の内部に、前記第１炭化珪素層の表面に露出するように、第２導電型の第４半導体領域を選択的に形成する工程を行う。次に、前記第３半導体領域および第４半導体領域を覆うように、前記第１半導体領域となる第２導電型の第２炭化珪素層を堆積し、前記出発基板、前記第１炭化珪素層および前記第２炭化珪素層を順に堆積してなる前記炭化珪素基板を形成する工程を行う。次に、前記第２炭化珪素層の内部に、前記第２半導体領域を選択的に形成する工程を行う。その後、前記第１工程では、前記第２半導体領域および前記第２炭化珪素層を貫通して前記第３半導体領域に達する前記トレンチを形成することを特徴とする。
【００２８】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第４工程の後、前記第２半導体領域および前記第２炭化珪素層に接続する第１電極を形成する工程を行う。次に、前記炭化珪素基板の裏面に接続する第２電極を形成する工程を行うことを特徴とする。
【００２９】
上述した発明によれば、トレンチの底面を覆う第３半導体領域を配置し、かつトレンチ間（メサ部）の第１半導体領域（ｐ型ベース領域）直下に当該第１半導体領域に接する第４半導体領域を配置することで、所定耐圧を確保して維持することができる。かつ、上述した発明によれば、隣り合う第４半導体領域間に２つ以上のトレンチが配置されるように、第４半導体領域を間引いて配置することで、セルピッチを小さくすることができる。
【発明の効果】
【００３０】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、耐圧を維持することができ、かつオン抵抗を低減させることができるという効果を奏する。
【図面の簡単な説明】
【００３１】
【図１】実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】第２ｐ+型領域の間引き数について示す特性図である。
【図３】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態２にかかる炭化珪素半導体装置の平面レイアウトを示す平面図である。
【図１０】実施の形態２にかかる炭化珪素半導体装置の平面レイアウトの別の一例を示す平面図である。
【図１１】実施の形態２にかかる炭化珪素半導体装置の平面レイアウトの別の一例を示す平面図である。
【図１２】実施の形態２にかかる炭化珪素半導体装置の平面レイアウトの別の一例を示す平面図である。
【図１３】実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。
【図１４】実施の形態３にかかる炭化珪素半導体装置の平面レイアウトを示す平面図である。
【図１５】実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。
【図１６】実施の形態４にかかる炭化珪素半導体装置の平面レイアウトを示す平面図である。
【図１７】実施の形態５にかかる炭化珪素半導体装置の平面レイアウトを示す平面図である。
【図１８】実施の形態５にかかる炭化珪素半導体装置の別の一例の平面レイアウトを示す平面図である。
【図１９】実施の形態６にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２０】従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの構造を示す断面図である。
【図２１】従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの平面レイアウトを示す平面図である。
【図２２】従来のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴの平面レイアウトを示す平面図である。
【発明を実施するための形態】
【００３２】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３３】
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、活性領域４１に配置された複数のセルのうちの隣接する２つのセル（素子の構成単位）を示すが、すべてのセルは同じセル構造（単位構造）を有する（図３〜７においても同様）。図１に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（炭化珪素基体：半導体チップ）１０のおもて面（ｐ型ベース領域４側の面）側にトレンチゲート構造のＭＯＳゲートを備えたトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴである。
【００３４】
炭化珪素基体１０は、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板）１上にｎ-型ドリフト領域２およびｐ型ベース領域（第１半導体領域）４となる各炭化珪素層（第１，２炭化珪素層）２１，２２を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース領域４、ｎ+型ソース領域（第２半導体領域）５、ｐ++型コンタクト領域（第５半導体領域）６、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。具体的には、ｎ-型ドリフト領域２となるｎ-型炭化珪素層２１のソース側（ソース電極１６側）の表面層には、ｐ型ベース領域４に接するようにｎ型領域（以下、ｎ型ＣＳＬ領域とする）３が設けられている。
【００３５】
ｎ-型炭化珪素層２１の、ｎ型ＣＳＬ領域３以外の部分がｎ-型ドリフト領域２である。ｎ型ＣＳＬ領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ）である。ｎ型ＣＳＬ領域３は、例えば、基体おもて面（炭化珪素基体１０のおもて面）に平行な方向（以下、横方向とする）に一様に設けられている。ｎ型ＣＳＬ領域３は、ｎ-型ドリフト領域２となるｎ-型炭化珪素層２１上にエピタキシャル成長させたｎ型炭化珪素層であってもよい。ｎ型ＣＳＬ領域３の内部には、第１，２ｐ+型領域（第３，４半導体領域）１１，１２がそれぞれ選択的に設けられている。
【００３６】
第１ｐ+型領域１１は、トレンチ７の底面および底面コーナー部を覆うように設けられている。トレンチ７の底面コーナー部とは、トレンチ７の底面と側壁との境界である。第１ｐ+型領域１１は、ｐ型ベース領域４とｎ型ＣＳＬ領域３との界面よりもドレイン側に深い位置から、ｎ型ＣＳＬ領域３とｎ-型ドリフト領域２との界面に達しない深さで設けられている。第１ｐ+型領域１１を設けることで、トレンチ７の底面付近に、第１ｐ+型領域１１とｎ型ＣＳＬ領域３との間のｐｎ接合を形成することができる。このため、ゲート絶縁膜８の、トレンチ７の底面に沿った部分に高電界がかかることを抑制することができる。
【００３７】
第２ｐ+型領域１２（１２ａ，１２ｂ）は、隣り合うトレンチ７間（メサ部）３０（３１）に、第１ｐ+型領域１１と離して、かつｐ型ベース領域４に接するように設けられている。また、第２ｐ+型領域１２は、ｐ型ベース領域４とｎ型ＣＳＬ領域３との界面から、ｎ型ＣＳＬ領域３とｎ-型ドリフト領域２との界面に達しない深さで設けられている。第２ｐ+型領域１２を設けることで、メサ部３０（３１）において、トレンチ７の底面よりもドレイン側に深い位置に、第２ｐ+型領域１２とｎ型ＣＳＬ領域３との間のｐｎ接合を形成することができる。これにより、ゲート絶縁膜８の、トレンチ７の底面に沿った部分に高電界がかかることをさらに抑制することができる。
【００３８】
また、第２ｐ+型領域１２は一定間隔で間引かれており、第２ｐ+型領域１２を配置したメサ部（以下、第１メサ部とする）３１と、第２ｐ+型領域１２を配置しないメサ部（以下、第２メサ部とする）３２と、が存在している。第２ｐ+型領域１２を間引くとは、第２ｐ+型領域１２を配置しないメサ部３０（３２）を設けることである。すなわち、隣り合う第２ｐ+型領域１２は、少なくとも２つ以上のトレンチ７を挟んで第２方向Ｙに対向する。図１には、隣り合う第２ｐ+型領域１２が２つのトレンチ７を挟んで第２方向Ｙに対向する場合を示す（間引き数＝１）。第２ｐ+型領域１２は、ｐ型ベース領域として機能する。
【００３９】
第１メサ部３１のＪＦＥＴ領域１３ａは、隣り合う第１，２ｐ+型領域１１，１２間の領域である。第２メサ部３２のＪＦＥＴ領域１３ｂは、隣り合う第１ｐ+型領域１１間の領域である。すなわち、本発明のセル構造は、従来のセル構造（図２０参照）と比べて、一部のメサ部（第２メサ部３２）に第２ｐ+型領域と１つのＪＦＥＴ領域とが存在しない構造となるため、従来よりもセルピッチ（１つのセルの幅）ｗ５が小さくなる。具体的には、第１ｐ+型領域１１の幅ｗ１と、第１メサ部３１の第２ｐ+型領域１２の幅ｗ２の半分と、第１メサ部３１のＪＦＥＴ領域１３ａの幅ｗ３と、第２メサ部３２のＪＦＥＴ領域１３ｂの幅ｗ４の半分と、の総和でセルピッチｗ５が決まる。
【００４０】
トレンチ７、第１，２ｐ+型領域１１，１２およびＪＦＥＴ領域１３ａ，１３ｂの各幅ｗ６，ｗ１〜ｗ４の最小寸法は、半導体製造装置のプロセス限界（例えばエッチングの加工限界）で決まる。具体的には、トレンチ７の幅ｗ６の最小寸法は０．７μｍ〜０．８μｍ程度である。第１ｐ+型領域１１はトレンチ７の底面全体を覆うように設けられるため、トレンチ７に対する第１ｐ+型領域１１の、第２方向Ｙの位置ずれを見込んで、第１ｐ+型領域１１の幅ｗ１の最小寸法は１．５μｍ程度である。第２ｐ+型領域１２の幅ｗ２の最小寸法は１．０μｍ程度である。図１には、第２ｐ+型領域１２を１セル分（すなわち第２ｐ+型領域１２の半分）のみ図示する。ＪＦＥＴ領域１３ａ，１３ｂの幅ｗ３，ｗ４の最小寸法は１．０μｍ程度である。第２メサ部３２のＪＦＥＴ領域１３ｂの幅ｗ４が１．０μｍ程度確保されていれば、第２メサ部３２を挟んで隣り合う第１ｐ+型領域１１の機能が果たされる。
【００４１】
上記各寸法から、第２ｐ+型領域１２を備えたセル構造（すなわち隣り合う第１，２メサ部３１，３２で構成されるセル構造）のセルピッチｗ５の最小寸法は、３．５μｍ（＝１．５μｍ＋（１．０μｍ×１／２）＋１．０μｍ＋（１．０μｍ×１／２））であり、従来（セルピッチｗ１０４＝４．５μｍ）よりも１．０μｍ程度小さくなる。これにより、素子面積（チップ面積）全体が縮小化される。また、第２ｐ+型領域１２を備えたセル構造のセルピッチｗ５を４μｍ以下程度としてもよい。この場合、セルピッチｗ５の最小寸法との差分（４．０μｍ−３．５μｍ＝０．５μｍ）だけ、例えば第２ｐ+型領域１２の幅ｗ２を広くしてもよい。この場合、次の効果が得られる。
【００４２】
第２ｐ+型領域１２の幅ｗ２を広くするほど、ソース電極（第１電極）１６と半導体部（炭化珪素基体１０）とのコンタクトのためのコンタクトホールの幅を広くすることができる。また、第２ｐ+型領域１２の幅ｗ２を広くするほど、ｐ++型コンタクト領域６を形成するためのイオン注入用マスクや、ソース電極１６と半導体部とのコンタクトのためのコンタクトホールを形成するためのエッチング用マスク等のパターンずれを見込んだ安全マージンを広く確保することができる。このため、ソース電極１６と半導体部とのコンタクトが取りやすくなり、ソース電極１６と半導体部とのコンタクト不良率を低減させることができる。
【００４３】
ｐ型ベース領域４となるｐ型炭化珪素層２２の、基体おもて面の表面領域（表面層）には、ｎ+型ソース領域５およびｐ++型コンタクト領域６がそれぞれ選択的に設けられている。ｎ+型ソース領域５は、ゲート絶縁膜８の、トレンチ７の側壁に沿った部分を挟んでゲート電極９と対向する。また、ｎ+型ソース領域５は、第１，２メサ部３１，３２ともに設けられている。ｐ++型コンタクト領域６は、第１メサ部３１に設けられ、例えば深さ方向に第２ｐ+型領域１２に対向する。ｐ++型コンタクト領域６の深さは、例えばｎ+型ソース領域５よりも深くてもよい。
【００４４】
ｐ++型コンタクト領域６は、第１メサ部３１のｎ+型ソース領域５に接する。また、第２メサ部３２を挟んで隣り合うトレンチ７の終端部付近には、第２メサ部３２のｎ+型ソース領域５と接するｐ++型コンタクト領域が設けられている（後述する図９〜１２の符号６ｂや符号６ｃ）。これらｐ++型コンタクト領域にソース電極１６が接することで、第１，２メサ部３１，３２のｎ+型ソース領域５は同電位（ソース電位）に固定されている。ｐ型炭化珪素層２２の、ｎ+型ソース領域５およびｐ++型コンタクト領域６以外の部分がｐ型ベース領域４である。
【００４５】
トレンチ７は、基体おもて面からｎ+型ソース領域５およびｐ型ベース領域４を貫通してｎ型ＣＳＬ領域３に達する。トレンチ７の内部には、トレンチ７の側壁に沿ってゲート絶縁膜８が設けられている。トレンチ７の内部に埋め込むように、ゲート絶縁膜８上にゲート電極９が設けられている。ゲート電極９のソース側端部は、基体おもて面と略同じ高さ位置にある。ゲート電極９は、図示省略する部分（例えばゲート電極９の終端部）で、ゲート電極９の引き出し部となるゲートランナー（不図示）を介してゲートパッド（不図示）に電気的に接続されている。
【００４６】
層間絶縁膜１４は、ゲート電極９および第２メサ部３２全域を覆うように、ゲート電極９から第２メサ部３２にわたって設けられている。層間絶縁膜１４を深さ方向に貫通して第１メサ部３１に達するコンタクトホール１４ａが設けられている。ソース電極１６は、コンタクトホール１４ａを介して、第１メサ部３１のｎ+型ソース領域５およびｐ++型コンタクト領域６に接するとともに、層間絶縁膜１４によってゲート電極９と電気的に絶縁されている。また、ソース電極１６は、図示省略する部分で第２メサ部３２のｎ+型ソース領域５と電気的に接続されている。
【００４７】
ソース電極１６は、バリアメタル１５を覆うように設けられていてもよいし、コンタクトホール１４ａ内にのみ設けられていてもよい。ソース電極１６と層間絶縁膜１４との間に、例えばソース電極１６からゲート電極９側への金属原子の拡散を防止するバリアメタル１５が設けられていてもよい。ソース電極１６上には、コンタクトホール１４ａに埋め込むようにソースパッド１７が設けられている。炭化珪素基体１０の裏面（ｎ+型ドレイン領域となるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第２電極）１８が設けられている。
【００４８】
次に、第２ｐ+型領域１２の好適な間引き数について説明する。図２は、第２ｐ+型領域の間引き数について示す特性図である。図２に示すように、第２ｐ+型領域１２の間引き数を増やすほど、セルピッチｗ５を小さくすることができるため、素子面積を縮小することができる。第２ｐ+型領域１２の間引き数が２個以上である場合、第２ｐ+型領域１２を備えたセル構造と、第２ｐ+型領域１２を備えていないセル構造（すなわち隣り合う第２メサ部３２で構成されるセル）と、が混在する。第２ｐ+型領域１２を備えたセル構造のセルピッチｗ５は、上述した通りである（図１参照）。第２ｐ+型領域１２を備えていないセル構造（すなわち隣り合う第２メサ部３２で構成されるセル）のセルピッチｗ５’の最小寸法は、例えば２．５μｍある（後述する図１５参照）。
【００４９】
第２ｐ+型領域１２の間引き数が１個以上３０個以下程度の範囲が、セルピッチｗ５を小さくしたことによる効果（オン抵抗の低減）が得られる限界である。このため、第２ｐ+型領域１２の間引き数は３０個以下であることが好ましい。また、第２ｐ+型領域１２の間引き数は、奇数であることが好ましい。その理由は、隣接する複数のセルを同じセル構造で連続して配置することができるからである。好適には、第２ｐ+型領域１２の間引き数は、１個や３個、最大でも９個以下（縦点線よりも左側）であることがよい。その理由は、間引き数に対するセルピッチ減少の効果が大きいためである。
【００５０】
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図３〜８は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図３〜７には、（ａ）に活性領域４１の断面構造を示し、（ｂ）にエッジ終端領域４２を示す。活性領域４１は、オン状態のときに電流が流れる（電流駆動を担う）領域である。エッジ終端領域４２は、ｎ-型ドリフト領域２の基体おもて面側の電界を緩和し耐圧を保持する領域である。
【００５１】
まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。次に、ｎ+型炭化珪素基板１のおもて面に、ｎ-型ドリフト領域２となるｎ-型炭化珪素層２１ａをエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層２１ａの表面層に、第１ｐ+型領域１１およびｐ+型領域（以下、ｐ+型部分領域とする）１２ａをそれぞれ選択的に形成する。このｐ+型部分領域１２ａは、第２ｐ+型領域１２の一部である。
【００５２】
次に、ｎ-型炭化珪素層２１全体にｎ型不純物をイオン注入し、ｎ-型炭化珪素層２１の表面層全体にｎ型領域（以下、ｎ型部分領域とする）３ａを形成する。このｎ型部分領域３ａは、ｎ型ＣＳＬ領域３の一部である。このとき、ｎ型部分領域３ａの深さを第１ｐ+型領域１１よりも深くし、第１ｐ+型領域１１およびｐ+型部分領域１２ａのドレイン側（ｎ+型炭化珪素基板１側）全体をｎ型部分領域３ａで覆う。ｎ-型炭化珪素層２１ａの、ｎ型部分領域３ａよりもドレイン側の部分がｎ-型ドリフト領域２となる。
【００５３】
ｎ型部分領域３ａと、第１ｐ+型領域１１およびｐ+型部分領域１２ａと、の形成順序を入れ替えてもよい。炭化珪素層へのイオン注入は、室温（２００℃未満）で行ってもよいし、高温（２００℃から５００℃程度）で行ってもよい。例えば、室温でイオン注入する場合にはレジスト膜をマスクとして用い、高温でイオン注入する場合には酸化膜（ＳｉＯ2）をマスクとして用いる（後述のイオン注入は全て同様とする）。
【００５４】
次に、ｎ-型炭化珪素層２１ａ上に、ｎ-型炭化珪素層２１ｂをエピタキシャル成長させる。ｎ-型炭化珪素層２１ａおよびｎ-型炭化珪素層２１ｂで上述したｎ-型炭化珪素層２１となる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型炭化珪素層２１ｂの、ｐ+型部分領域１２ａに深さ方向に対向する部分に、ｐ+型部分領域１２ａに達する深さでｐ+型部分領域１２ｂを選択的に形成する。ｐ+型部分領域１２ｂの幅および不純物濃度は、例えばｐ+型部分領域１２ａと略同じである。
【００５５】
ｐ+型部分領域１２ａ，１２ｂが深さ方向（縦方向）に連結されることで、第２ｐ+型領域１２が形成される。第２ｐ+型領域１２は、第１メサ部３１に形成し、第２メサ部３２には形成しない。また、第２ｐ+型領域１２（以下、最外第２ｐ+型領域１２’ とする）は、活性領域４１の、エッジ終端領域４２との境界付近にも形成し、後の工程で活性領域４１とエッジ終端領域４２との間に形成される段差４３（図３（ｂ）参照）よりも外側（チップ端部側）にまで延在させる。
【００５６】
次に、ｎ-型炭化珪素層２１ｂ全体にｎ型不純物をイオン注入し、ｎ-型炭化珪素層２１ｂ全体に、ｎ型部分領域３ａに達する深さでｎ型部分領域３ｂを形成する。ｎ型部分領域３ｂの不純物濃度は、ｎ型部分領域３ａと略同じであってもよい。ｎ型部分領域３ａ，３ｂが深さ方向に連結されることで、ｎ型ＣＳＬ領域３が形成される。ｎ型ＣＳＬ領域３は、後の工程で活性領域４１とエッジ終端領域４２との間に形成される段差４３よりも外側にまで延在させる。ｐ+型部分領域１２ｂとｎ型部分領域３ｂとの形成順序を入れ替えてもよい。
【００５７】
次に、ｎ-型炭化珪素層２１上に、ｐ型ベース領域４となるｐ型炭化珪素層２２をエピタキシャル成長させる。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ-型炭化珪素層２１およびｐ型炭化珪素層２２を順に堆積した炭化珪素基体（半導体ウエハ）１０が形成される。次に、フォトリソグラフィおよびエッチングにより、エッジ終端領域４２の全域にわたってｐ型炭化珪素層２２を除去して、ｎ-型炭化珪素層２１を露出させる。このとき、ｐ型炭化珪素層２２とともにｎ-型炭化珪素層２１の表面層が若干除去されてもよい。
【００５８】
これによって、炭化珪素基体１０のおもて面にエッジ終端領域４２を活性領域４１よりも低くした段差４３が形成される。そして、活性領域４１とエッジ終端領域４２との基体おもて面（上段と下段）間の連結部（段差４３のステア）４３ａの下段側から下段表面（ｎ-型炭化珪素層２１の表面）にわたって、最外第２ｐ+型領域１２’が露出される。エッジ終端領域４２の全域にわたってｐ型炭化珪素層２２を除去する際に、活性領域４１の外周部分までｐ型炭化珪素層２２が除去されてもよい。段差４３のステア４３ａは、基体おもて面に対して斜度を有していてもよい。
【００５９】
次に、フォトリソグラフィおよびイオン注入を１組とする工程を繰り返し行い、炭化珪素基体１０のおもて面の表面層にｎ+型ソース領域５、ｐ++型コンタクト領域６、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造およびｎ型チャネルストッパ領域４６等を順にそれぞれ選択的に形成する。最も外側のｐ++型コンタクト領域６（以下、最外ｐ++型コンタクト領域６’とする）は活性領域４１からエッジ終端領域４２わたって形成され、その終端部は例えば最外第２ｐ+型領域１２’を覆うように段差４３のステア４３ａよりも外側に延在させる。
【００６０】
ＪＴＥ構造は、活性領域４１の周囲を囲む同心円状に、外側に配置されるほど不純物濃度の低い複数のｐ型領域（ここではｐ+型領域４４およびｐ型領域４５の２つ）が隣接してなる。ｐ+型領域４４は、エッジ終端領域４２の最も内側（活性領域４１側）に、最外ｐ++型コンタクト領域６’に接するように形成される。ｐ型領域４５は、ｐ+型領域４４よりも外側に、ｐ+型領域４４に接するように形成される。ｎ型チャネルストッパ領域４６は、ｐ型領域４５よりも外側に、ｐ型領域４５と離して形成される。そして、イオン注入で形成した領域の活性化アニール（熱処理）を行う。
【００６１】
次に、例えば常圧（例えばガス流量を設置することによる圧力であり、７００ｈＰａ〜１３００ｈＰａ程度）での化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、基体おもて面上に酸化膜５１を堆積する。酸化膜５１の厚さは、例えば０．７μｍ程度であってもよい。次に、フォトリソグラフィおよびエッチングにより酸化膜５１をパターニングし、トレンチ７の形成領域に対応する部分を露出させる。このエッチングは、例えばドライエッチングによる所定のエッチング量（＝酸化膜５１の厚さ）よりも２５％増のオーバーエッチング（ＯＥ：Ｏｖｅｒ  Ｅｔｃｈｉｎｇ）としてもよい。ここまでの状態が図３に示されている。
【００６２】
次に、酸化膜５１の残部をマスクとしてエッチングを行い、ｎ+型ソース領域５、ｐ型ベース領域４を貫通して、ｎ型ＣＳＬ領域３の内部の第１ｐ+型領域１１に達するトレンチ７を形成する。トレンチ７の深さは、例えば１，５μｍ程度であってもよい。また、トレンチ７の側壁は、基体おもて面に対して傾斜していてもよい。例えば、トレンチ７の側壁を基体おもて面に対して８５度程度傾斜させて、トレンチ７を底面側よりも上方側で広げてもよい。そして、酸化膜５１を除去する。トレンチ７を形成するためのエッチング後に、トレンチ７の底面およびトレンチ７の開口部の角部を丸めるためのアニールを行ってもよい。次に、例えばドライ酸化によりトレンチ７の内壁を犠牲酸化し、トレンチ７の内壁の表面層を例えば１０ｎｍ程度の厚さで除去する。ここまでの状態が図４に示されている。
【００６３】
次に、例えばドライ酸化により、炭化珪素基体１０のおもて面（ｐ型炭化珪素層２２の表面）およびトレンチ７の内壁に沿って熱酸化膜を例えば１０ｎｍ程度の厚さで形成する。次に、例えば、常圧でのＣＶＤ法により、トレンチ７の内部に埋め込むように、熱酸化膜上に堆積酸化膜を例えば５００ｎｍ程度の厚さで堆積（形成）する。これら熱酸化膜と堆積酸化膜とを順に積層してフィールド酸化膜５２が形成される。次に、例えば窒素（Ｎ2）雰囲気において１０００℃程度で３０分間の熱処理を行い、フィールド酸化膜５２の膜質を向上（例えば緻密化）させる。ここまでの状態が図５に示されている。
【００６４】
次に、フォトリソグラフィおよびエッチング（例えばウェットエッチング）によりフィールド酸化膜５２をパターニングし、トレンチ７の内壁および活性領域４１における基体おもて面（ＭＯＳゲートが形成される部分）を露出させる。次に、例えばドライ酸化によりトレンチ７の内壁および基体おもて面の露出された部分を犠牲酸化し、トレンチ７の内壁および基体おもて面の表面層を例えば１０ｎｍ程度の厚さで除去する。次に、トレンチ７の内壁および基体おもて面の露出された部分を熱酸化させて、トレンチ７の内壁および基体おもて面に沿ってゲート絶縁膜８となる例えばＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜５３を形成する。
【００６５】
トレンチ７の側壁におけるＨＴＯ膜５３の厚さは、例えば９０ｎｍ程度であってもよい。ＨＴＯ膜５３の形成後、ＨＴＯ膜５３の膜質を向上（例えば緻密化）させるためのアニールを行ってもよい。次に、トレンチ７に埋め込むように、ＨＴＯ膜５３およびフィールド酸化膜５２の表面に、例えばｎ型不純物をドープしたドープトポリシリコン（ｐｏｌｙ−Ｓｉ）層５４を堆積する。ドープトポリシリコン層５４の厚さは、例えば５００ｎｍ程度であってもよい。次に、アルゴン（Ａｒ）のイオン注入により、ドープトポリシリコン層５４中のダメージ量を増加（非結晶性を向上）させる。ここまでの状態が図６に示されている。
【００６６】
次に、フォトリソグラフィにより、ドープトポリシリコン層５４の表面に、ゲートランナー１９の形成領域に対応する部分を覆うレジストマスク５５を形成する。次に、レジストマスク５５をマスクとしてドープトポリシリコン層５４をエッチングすることで、ドープトポリシリコン層５４の、ゲート電極９およびゲートランナー１９となる部分を残す。具体的には、ゲート絶縁膜８が露出するまでドープトポリシリコン層５４をエッチング（すなわちエッチバック）し、トレンチ７の内部にゲート電極９となるドープトポリシリコン層５４を残す。ゲート電極９の上面の高さ位置は、基体おもて面と同じ高さ位置以下とする（図７（ａ））。
【００６７】
かつ、活性領域４１とエッジ終端領域４２との境界付近において、ドープトポリシリコン層５４のレジストマスク５５で覆われた部分がゲートランナー１９として残る（図７（ｂ））。ゲート電極９とゲートランナー１９とは、活性領域４１とエッジ終端領域４２との境界付近で連結されている（図８）。このエッチングは、例えば化学的ドライエッチング（ＣＤＥ：Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）エッチバックであってもよい。このようにゲート電極９の形成にレジストマスクを用いないため、レジストマスクのパターンずれ等を見込んだ安全マージンを確保する必要がなく、この安全マージン分だけセルピッチｗ５を小さくすることができる。ここまでの状態が図７，８に示されている。
【００６８】
次に、ゲート電極９を覆うように、基体おもて面全面に層間絶縁膜１４を形成する。次に、層間絶縁膜１４およびゲート絶縁膜８をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域５およびｐ++型コンタクト領域６を露出させる。次に、層間絶縁膜１４を覆うようにバリアメタル１５を形成してパターニングし、ｎ+型ソース領域５およびｐ++型コンタクト領域６を再度露出させる。次に、ｎ+型ソース領域５およびｐ++型コンタクト領域６に接するように、ソース電極１６を形成する。ソース電極１６は、バリアメタル１５を覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。
【００６９】
次に、コンタクトホールを埋め込むようにソースパッド１７を形成する。ソースパッド１７を形成するために堆積した金属層の一部をゲートパッドとしてもよい。ゲートパッドは、ゲートランナー１９に接するように形成される。ｎ+型炭化珪素基板１の裏面に、ドレイン電極１８を形成する。その後、半導体ウエハをチップ状に切断（ダイシング）して個片化することで、図１に示すトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴが完成する。
【００７０】
以上、説明したように、実施の形態１によれば、トレンチの底面を覆う第１ｐ+型領域を配置し、かつメサ部のｐ型ベース領域直下（ドレイン側）に当該ｐ型ベース領域に接する第２ｐ+型領域を配置することで、所定耐圧を確保することができる。また、隣り合う第２ｐ+型領域間に２つ以上のトレンチが配置されるように、第２ｐ+型領域を間引いて配置する。かつ、第２ｐ+型領域を配置しないメサ部（第２メサ部）には、ｐ++型コンタクト領域およびコンタクトホールも配置しない。これにより、第２ｐ+型領域やコンタクトホールを配置しない分だけセルピッチを小さくすることができ、オン抵抗（ＲｏｎＡ）を低減させることができる。また、この第２ｐ+型領域を配置しないメサ部を所定間隔で配置することで、素子全体（チップ全体）のオン抵抗を略均一に低減させることができる。したがって、第１，２ｐ+型領域を配置したことにより得られる所定耐圧を維持した状態で、オン抵抗を低減させることができる。また、実施の形態１によれば、第２ｐ+型領域を配置しないメサ部のｐ型ベース領域およびｎ+型ソース領域は、例えばトレンチの終端部付近でソース電極に電気的に接続され、ソース電極の電位に固定される。このため、第２ｐ+型領域を間引いて配置したとしても、第２ｐ+型領域を配置しないメサ部において耐圧が低下することを防止することができる。
【００７１】
（実施の形態２）
次に、実施の形態２において、実施の形態１にかかる炭化珪素半導体装置（図１参照）の平面レイアウトについて説明する。図９は、実施の形態２にかかる炭化珪素半導体装置の平面レイアウトを示す平面図である。平面レイアウトとは、炭化珪素基体１０のおもて面側から見た各部の平面形状および配置構成である。図９には、活性領域４１におけるトレンチ７およびｐ++型コンタクト領域６の平面レイアウトを示し、ゲート絶縁膜８および基体おもて面の表面層に設けられた各領域は図示省略する（図１０〜１２においても同様）。
【００７２】
第２ｐ+型領域１２の間引き数が１個である場合の平面レイアウトを図９に示す。すなわち、図９の切断線Ａ−Ａ’における断面構造は図１に相当する。トレンチ７は、所定の方向（以下、第１方向とする）Ｘに延びるストライプ状の平面レイアウトに配置されている。すべてのトレンチ７は、長手方向の一方の終端部７ａでゲートランナー１９に接続されている。ゲートランナー１９は、例えば、第１方向Ｘと直行する方向（以下、第２方向とする）Ｙに延びる直線状の平面レイアウトに配置されている。
【００７３】
第１，２メサ部３１，３２（トレンチ７間）には、図示省略するｐ型ベース領域およびｎ+型ソース領域（不図示）が設けられている。ｐ++型コンタクト領域６は、第１メサ部３１において第１方向Ｘに延びるストライプ状の平面レイアウトに配置されている。すべてのｐ++型コンタクト領域６は、一方の終端部６ａでｐ++型コンタクト領域（以下、連結部（第６半導体領域）とする）６ｂに連結され、略櫛歯状の平面レイアウトに配置されている。
【００７４】
ｐ++型コンタクト領域６の連結部６ｂは、例えば、トレンチ７を挟んでゲートランナー１９と対向する位置に、第２方向Ｙに略平行な直線状の平面レイアウトに配置されている。すなわち、ソース電極（不図示）との電気的接触部（ソースコンタクト）は、ｐ++型コンタクト領域６およびその連結部６ｂと略同じ櫛歯状の平面レイアウトに配置されている。第２メサ部３２のｎ+型ソース領域（不図示）は、ｐ++型コンタクト領域６の連結部６ｂに接する。
【００７５】
図１０〜１２は、実施の形態２にかかる炭化珪素半導体装置の平面レイアウトの別の一例を示す平面図である。第２ｐ+型領域１２の間引き数が２個である場合、図１０に示すように、隣り合う第１メサ部３１の間に、第２方向Ｙに隣り合うように２つの第２メサ部３２が配置される。図１０に示す実施の形態２にかかる炭化珪素半導体装置の、第２メサ部３２の配置以外の構成は、図９に示す実施の形態２にかかる炭化珪素半導体装置と同様である。
【００７６】
また、第２ｐ+型領域１２の間引き数が２個以上である場合、図１１，１２に示すように、トレンチ７の終端部７ａ同士を連結して、蛇行した平面レイアウトの１本のトレンチを配置してもよい。図１１，１２には、第２ｐ+型領域１２の間引き数が６個である場合を示す。トレンチ７の連結部７ｂは、例えば円弧状の平面形状をなす。ゲートランナー１９は、当該蛇行した平面レイアウトの１本のトレンチの両終端部７ｃにそれぞれ接続されてもよい（図１１）。この場合、蛇行した平面レイアウトの１本のトレンチの両終端部７ｃ付近にそれぞれ異なる略矩形状の平面形状のゲートランナー１９が配置されていてもよい。
【００７７】
また、ゲートランナー１９は、トレンチ７の各連結部７ｂにそれぞれ接続されてもよい（図１２）。この場合、ゲートランナー１９は、例えば、第２方向Ｙに延びる直線状の直線部１９ａと、当該直線部１９ａと各トレンチ７の連結部７ｂとをそれぞれ連結する複数の連結部１９ｂと、からなる櫛歯状の平面レイアウトに配置されてもよい。蛇行した平面レイアウトの１本のトレンチの両終端部７ｃは、それぞれ連結部１９ｂによりゲートランナー１９の直線部１９ａに接続されていてもよいし、ゲートランナー１９側に延在してゲートランナー１９の直線部１９ａに接続されていてもよい。
【００７８】
第１メサ部３１のｐ++型コンタクト領域６は、第１方向Ｘに延びるストライプ状の平面レイアウトに配置されている。第１方向Ｘに第２メサ部３２に対向する位置で、かつ第２方向Ｙに隣り合うトレンチ７の連結部７ｂの間に、第１メサ部３１のｐ++型コンタクト領域６と離して、ｐ++型コンタクト領域（以下、部分ｐ++型コンタクト領域（第６半導体領域）とする）６ｃが選択的に配置されている。部分ｐ++型コンタクト領域６ｃは、ソース電極（不図示）および第２メサ部３２のｎ+型ソース領域（不図示）に接する。ソースコンタクトは、ｐ++型コンタクト領域６および部分ｐ++型コンタクト領域６ｃと略同じ平面レイアウトに配置されている。
【００７９】
以上、説明したように、実施の形態２によれば、実施の形態１に適用可能であり、実施の形態１と同様の効果を得ることができる。
【００８０】
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１３は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。図１３は、図１４の切断線Ｂ−Ｂ’における断面構造である。図１４は、実施の形態３にかかる炭化珪素半導体装置の平面レイアウトを示す平面図である。図１４には、トレンチ７を塗りつぶして示す（図１６〜１８においても同様）。実施の形態３にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ソース電極１６が第２メサ部３２のｎ+型ソース領域５と接する点である。
【００８１】
具体的には、図１３に示すように、第１メサ部３１において層間絶縁膜１４を深さ方向に貫通するコンタクトホール（以下、第１コンタクトホールとする）１４ａに加えて、第２メサ部３２において層間絶縁膜１４を深さ方向に貫通する第２コンタクトホール１４ｂが設けられている。ソース電極１６は、第１コンタクトホール１４ａを介して、第１メサ部３１のｎ+型ソース領域５およびｐ++型コンタクト領域６に接するとともに、第２コンタクトホール１４ｂを介して、第２メサ部３２のｎ+型ソース領域５に接する。
【００８２】
この場合、図１４に示すように、例えば、隣り合う２つのトレンチ７は、連結部７ｂにより終端部７ａ同士を連結され、第１メサ部３１の周囲を囲む略リング状の平面レイアウトをなす。ゲートランナー１９は、トレンチ７の両終端部７ａ側にそれぞれ配置される。各ゲートランナー１９は、例えば、第２方向Ｙに延びる直線状の直線部１９ａと、当該直線部１９ａと各トレンチ７の連結部７ｂとをそれぞれ連結する複数の連結部１９ｂと、からなる櫛歯状の平面レイアウトに配置される。
【００８３】
第１メサ部３１のｎ+型ソース領域（不図示）およびｐ++型コンタクト領域６は、第１方向Ｘに延びるストライプ状の平面レイアウトに配置される。第１メサ部３１のｎ+型ソース領域（不図示）およびｐ++型コンタクト領域６は、略リング状の平面レイアウトのトレンチ７の内部に配置されている。第１方向Ｘに第２メサ部３２に対向する位置で、かつ第２方向Ｙに隣り合うトレンチ７の連結部７ｂの間に、第１メサ部３１のｐ++型コンタクト領域６と離して、部分ｐ++型コンタクト領域６ｃが選択的に配置されている。
【００８４】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、第２メサ部のｎ+型ソース領域をソース電極に直接接続させてソース電位に固定することができる。
【００８５】
（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図１５は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。図１５は、図１６の切断線Ｃ−Ｃ’における断面構造である。図１６は、実施の形態４にかかる炭化珪素半導体装置の平面レイアウトを示す平面図である。実施の形態４にかかる炭化珪素半導体装置は、実施の形態１において、第２ｐ+型領域１２の間引き数を３個にした場合のトレンチゲート型ＳｉＣ−ＭＯＳＦＥＴである。
【００８６】
すなわち、隣り合う第１メサ部３１の間に、第２方向Ｙに隣り合う３つの第２メサ部３２が配置されている。隣り合う第１メサ部３１の間において第２方向Ｙに隣り合う３つの第２メサ部３２にわたって層間絶縁膜１４で覆われている。第２ｐ+型領域１２を備えていないセル構造のセルピッチｗ５’は、第１ｐ+型領域１１の幅ｗ１と、第２メサ部３２のＪＦＥＴ領域１３ｂの幅ｗ４の半分×２と、の総和であり、その最小寸法は２．５μｍ（＝１．５μｍ＋（１．０μｍ×１／２）×２）である。
【００８７】
トレンチ７、ｐ++型コンタクト領域６、部分ｐ++型コンタクト領域６ｃおよびゲートランナー１９の平面レイアウトは、実施の形態２の図１１，１２と同様であってもよい。すなわち、トレンチ７の終端部７ａ同士を連結して、蛇行した平面レイアウトの１本のトレンチを配置してもよい。また、図１６に示すように、トレンチ７は、さらに第１メサ部３１を挟んで隣り合うトレンチ７の終端部７ａ同士を連結して延在し、ｐ++型コンタクト領域６を囲むように蛇行した平面レイアウトとしてもよい。
【００８８】
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。また、実施の形態４によれば、第２ｐ+型領域１２の間引き数を３個以上とすることで、第２ｐ+型領域１２を備えていないセル構造を配置することができるため、さらに、セルピッチを狭くすることができる。このため、さらに素子全体の低オン抵抗化および素子面積（チップ面積）の縮小化が可能となる。
【００８９】
（実施の形態５）
次に、実施の形態５にかかる炭化珪素半導体装置の構造について説明する。図１７は、実施の形態５にかかる炭化珪素半導体装置の平面レイアウトを示す平面図である。図１８は、実施の形態５にかかる炭化珪素半導体装置の別の一例の平面レイアウトを示す平面図である。図１７の切断線Ｄ−Ｄ’における断面構造は、実施の形態３の図１３に相当する。図１８の切断線Ｅ−Ｅ’における断面構造は、実施の形態４の図１５に相当する。図１７，１８には、第１，２ｐ+型領域１１，１２（ハッチング部分）およびＪＦＥＴ領域１３ａ，１３ｂ（白抜き部分）の平面レイアウトを示す。
【００９０】
実施の形態５にかかる炭化珪素半導体装置が実施の形態３，４にかかる炭化珪素半導体装置と異なる点は、隣り合う第１，２ｐ+型領域１１，１２同士、および、隣り合う第１ｐ+型領域１１同士を所定間隔で部分的に連結し、ＪＦＥＴ領域１３ａ，１３ｂをそれぞれ複数に分離した点である。すなわち、ＪＦＥＴ領域１３ａ，１３ｂはそれぞれ第２方向Ｙに所定間隔で複数配置され、複数のＪＦＥＴ領域（ＪＦＥＴ領域１３ａ，１３ｂ）がマトリクス状の平面レイアウトに配置された状態となっている。各ＪＦＥＴ領域は、例えば第２方向Ｙに延びる直線状をなす。
【００９１】
以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。また、実施の形態５によれば、隣り合う第１，２ｐ+型領域同士、および、隣り合う第１ｐ+型領域同士を所定間隔で部分的に連結することで、ｐ+型領域の電位を固定でき、浮遊電位による耐圧低下を防ぐことができる。
【００９２】
（実施の形態６）
次に、実施の形態６にかかる炭化珪素半導体装置の構造について説明する。図１９は、実施の形態６にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態６にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ｎ型ＣＳＬ領域３の内部において、第２ｐ+型領域１２直下（ドレイン側）に、第２ｐ+型領域１２に接して、ｎ型ＣＳＬ領域（以下、部分ｎ型ＣＳＬ領域とする）６１を選択的に設けた点である。部分ｎ型ＣＳＬ領域６１は、ｎ型ＣＳＬ領域３よりも不純物濃度が高い。部分ｎ型ＣＳＬ領域６１の幅は、例えば第２ｐ+型領域１２の幅ｗ２と同じであってもよい。
【００９３】
以上、説明したように、実施の形態６によれば、実施の形態１〜５と同様の効果を得ることができる。また、実施の形態６によれば、第２ｐ+型領域直下に部分ｎ型ＣＳＬ領域を設けることで、第１ｐ+型領域付近よりも第２ｐ+型領域付近での耐圧を下げることができる。これにより、第１ｐ+型領域付近よりも第２ｐ+型領域付近でアバランシェ降伏を発生させやすくすることができ、トレンチ底面でアバランシェ降伏が発生することを回避することができる。
【００９４】
以上において本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度、第２ｐ+型領域の間引き数等は要求される仕様等に応じて種々設定される。また、トレンチゲート構造のＭＯＳゲートを構成するトレンチの配置は種々変更可能であり、活性領域を複数に区分し、各区分にそれぞれ所定の平面レイアウトにトレンチを配置してもよい。
【００９５】
また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、他のトレンチゲート構造の炭化珪素半導体装置にも広く適用可能である。他のトレンチゲート構造の炭化珪素半導体装置として、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などが挙げられる。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【００９６】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などで用いる電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
【符号の説明】
【００９７】
１  ｎ+型炭化珪素基板
２  ｎ-型ドリフト領域
３  ｎ型ＣＳＬ領域
３ａ，３ｂ  ｎ型部分領域
４  ｐ型ベース領域
５  ｎ+型ソース領域
６  ｐ++型コンタクト領域
６'  最外ｐ++型コンタクト領域
６ａ  ｐ+型コンタクト領域の終端部
６ｂ  ｐ+型コンタクト領域の連結部
６ｃ  部分ｐ+型コンタクト領域
７  トレンチ
７ａ  トレンチの終端部
７ｂ  トレンチの連結部
７ｃ  トレンチの終端部
８  ゲート絶縁膜
９  ゲート電極
１０  炭化珪素基体
１１  トレンチ底面のｐ+型領域（第１ｐ+型領域）
１２  トレンチ間のｐ+型領域（第２ｐ+型領域）
１２'  最外第２ｐ+型領域
１２ａ，１２ｂ  ｐ+型部分領域
１３ａ，１３ｂ  ＪＦＥＴ領域
１４  層間絶縁膜
１４ａ， １４ｂ  コンタクトホール
１５  バリアメタル
１６  ソース電極
１７  ソースパッド
１８  ドレイン電極
１９  ゲートランナー
１９ａ  ゲートランナーの直線部
１９ｂ  ゲートランナーの連結部
２１，２１ａ，２１ｂ  ｎ-型炭化珪素層
２２  ｐ型炭化珪素層
３０，３１，３２  メサ部
４１  活性領域
４２  エッジ終端領域
４３  活性領域とエッジ終端領域との間に形成される段差
４３ａ  段差のステア
４４  ＪＴＥ構造のｐ+型領域
４５  ＪＴＥ構造のｐ型領域
４６  ｎ型チャネルストッパ領域
５１  酸化膜
５２  フィールド酸化膜
５３  ＨＴＯ膜
５４  ドープトポリシリコン層
５５  レジストマスク
６１  部分ｎ型ＣＳＬ領域
Ｘ  トレンチがストライプ状に延びる方向（第１方向）
Ｙ  トレンチがストライプ状に延びる方向と直交する方向（第２方向）
ｗ１  第１ｐ+型領域の幅
ｗ２  第２ｐ+型領域の幅
ｗ３，ｗ４  ＪＦＥＴ領域の幅
ｗ５，ｗ５'  セルピッチ
ｗ６  トレンチの幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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