(57)【要約】【課題】半導体装置の信頼性を向上する。【解決手段】半導体装置は、配線基板ＳＵＢと、ボンディングランドＢＬ１と、配線基板ＳＵＢ上に接着層ＡＤを介して搭載され、パッド電極ＰＡを有する半導体チップＣＰと、パッド電極ＰＡとボンディングランドＢＬ１とを接続するボンディングワイヤＢＷと、封止体ＥＢと、を有する。封止体ＥＢは、回路形成領域ＣＲにおいて、有機保護膜ＰＩと接触しており、スクライブ領域ＳＲ、および、パッド電極ＰＡとスクライブ領域ＳＲとの間の領域において、有機保護膜ＰＩと接触することなく表面保護膜１０と接触している。側面ＧＶ１ｓは、側面ＧＶ２ｓよりも回路形成領域ＣＲ側に位置し、接着層ＡＤは、半導体チップＣＰの裏面ＣＰｂの全面を覆い、かつ、半導体チップＣＰの側面ＧＶ２ｓを覆っており、側面ＧＶ１ｓは、接着層ＡＤで覆われることなく、封止体ＥＢと接触している。【選択図】図３
2018019006.tif 000002
【特許請求の範囲】
【請求項１】
基材と、
前記基材の周囲に位置する複数の端子と、
前記基材上に接着層を介して搭載され、複数の第１パッド電極を有する半導体チップと、
前記複数の第１パッド電極と前記複数の端子とを接続する複数のボンディングワイヤと、
前記基材、前記複数の端子、前記半導体チップおよび前記複数のボンディングワイヤを封止する封止体と、
を有し、
前記半導体チップは、第１主面と、前記第１主面の反対側に位置する裏面と、前記第１主面と前記裏面との間に位置する側面と、を有し、
前記第１主面は、第１辺を含む形状から成り、
前記第１主面は、回路形成領域と、前記回路形成領域を囲むスクライブ領域と、を有し、
前記複数の第１パッド電極は、前記第１辺に沿って、かつ、前記回路形成領域の周辺部に配置され、
前記半導体チップは、無機絶縁膜からなり、前記複数の第１パッド電極を露出し、前記回路形成領域および前記スクライブ領域の一部を覆う第１保護膜と、有機絶縁膜からなり、前記第１保護膜上に形成され、かつ、前記複数の第１パッド電極および前記スクライブ領域を露出し、前記回路形成領域を覆う第２保護膜と、を有し、
前記封止体は、前記回路形成領域において、前記第２保護膜と接触しており、また、前記スクライブ領域の一部、および、前記複数の第１パッド電極と前記スクライブ領域との間の領域において、前記第２保護膜と接触することなく前記第１保護膜と接触しており、
前記半導体チップの前記側面は、前記スクライブ領域に位置し、前記第１主面に繋がる第１側面と、前記裏面に繋がる第２側面と、を有し、前記第１側面は、前記第２側面よりも前記回路形成領域側に位置し、前記第２側面は、前記第１側面よりも長く、
前記接着層は、前記半導体チップの前記裏面の全面を覆い、かつ、前記半導体チップの前記第２側面を覆っており、前記第１側面は、前記接着層で覆われることなく、前記封止体と接触している、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体チップは、第２主面を有する半導体基板と、前記第２主面に形成され、素子分離膜に囲まれた活性領域と、を有し、
前記半導体チップの前記回路形成領域は、前記活性領域に形成され、ゲート電極、ソース領域およびドレイン領域を含むＭＩＳＦＥＴを有する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１側面は、前記第１主面を基準にして、前記素子分離膜よりも前記半導体チップの前記裏面側に達している、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、さらに、
平面視にて、前記回路形成領域と前記スクライブ領域との間に位置し、前記回路形成領域の周囲を連続して囲むガードリングを有する、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、さらに、
前記複数の第１パッド電極の下に形成された層間絶縁膜、
を有し、
前記層間絶縁膜は、前記複数の第１パッド電極と接触し、
前記ガードリングは、前記層間絶縁膜上に接触して形成された配線層を含む、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ガードリングは、前記層間絶縁膜に埋め込まれ、前記配線層に接続されたプラグ電極を含む、半導体装置。
【請求項７】
請求項４に記載の半導体装置において、
前記複数の第１パッド電極の各々は、前記ボンディングワイヤが接続された第１ボンディング領域と、前記第１ボンディング領域に隣接する第１プローブ領域と、を有し、
前記第１辺に直交する方向において、前記第１ボンディング領域は、前記第１プローブ領域よりも、前記第１辺に近い側に配置されている、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記複数の第１パッド電極の各々は、前記第１辺に直交する方向において、第１幅を有し、かつ、前記第１辺に沿って延在する前記ガードリングから第１距離だけ離して配置されており、
前記第１距離は、記第１幅より小さい、半導体装置。
【請求項９】
請求項７に記載の半導体装置において、さらに、
前記第１辺に沿って配置された第２パッド電極を有し、
前記第２パッド電極は、前記ボンディングワイヤが接続された第２ボンディング領域と、前記第２ボンディング領域に隣接する第２プローブ領域と、を有し、
前記第１辺に直交する方向において、前記第２プローブ領域は、前記第２ボンディング領域よりも、前記第１辺に近い側に配置されている、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１プローブ領域と前記第２プローブ領域とは、前記第１辺に平行な方向において、直線的に配置されている、半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記第１辺に直交する方向において、前記第２パッド電極と、前記第１辺との間には、前記第２保護膜が形成されている、半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記半導体チップは、単結晶シリコンから成り、
前記接着層および前記封止体のそれぞれは、エポキシ樹脂から成る、半導体装置。
【請求項１３】
（ａ）回路形成領域と、前記回路形成領域を囲むスクライブ領域と、前記回路形成領域の周辺部に形成された複数のパッド電極と、を有する半導体ウエハを準備する工程、
（ｂ）前記スクライブ領域に沿って、第１深さおよび第１幅を有する第１溝を形成する工程、
（ｃ）前記スクライブ領域に沿って、前記第１溝内に、前記第１深さよりも深い第２深さと、前記第１幅よりも狭い第２幅とを有する第２溝を形成し、前記半導体ウエハを複数の半導体チップに分割する工程、
（ｄ）複数の端子を有する基材上に、接着層を介して、前記半導体チップを接着する工程、
（ｅ）前記半導体チップの前記複数のパッド電極と、前記複数の端子とを、複数のボンディングワイヤで接続する工程、
（ｆ）前記基材、前記複数の端子、前記半導体チップおよび前記複数のボンディングワイヤを樹脂封止し、封止体を形成する工程、
を有し、
前記半導体チップは、第１主面と、前記第１主面の反対側に位置する裏面と、前記第１主面と前記裏面との間に位置する側面と、を有し、
前記第１主面は、第１辺を含む形状から成り、前記回路形成領域と、前記回路形成領域を囲む前記スクライブ領域と、を有し、
前記半導体チップは、無機絶縁膜からなり、前記複数のパッド電極を露出し、かつ、前記回路形成領域および前記スクライブ領域の一部を覆う第１保護膜と、有機絶縁膜からなり、前記第１保護膜上に形成され、かつ、前記複数のパッド電極および前記スクライブ領域を露出し、前記回路形成領域を覆う第２保護膜と、を有し、
前記封止体は、前記回路形成領域において、前記第２保護膜と接触しており、また、前記スクライブ領域の一部、および、前記複数のパッド電極と前記スクライブ領域との間の領域において、前記第２保護膜と接触することなく前記第１保護膜と接触しており、
前記半導体チップの前記側面は、前記第１溝によって形成された第１側面と、前記第２溝によって形成された第２側面と、前記第１側面と前記第２側面とをつなぐ接続面と、を有し、
前記接着層は、前記半導体チップの前記裏面の全面を覆い、かつ、前記半導体チップの前記第２側面を覆っており、前記第１側面は、前記接着層で覆われることなく、前記封止体と接触している、半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ−１）前記基材に前記接着層を供給する工程、
（ｄ−２）前記接着層に前記半導体チップを押圧する工程、
を有する、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記（ｄ−１）工程において、
平面視にて、円形の前記接着層を供給する、半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法において、
前記半導体チップは、平面視にて、矩形を有し、
前記（ｄ−１）工程において、
平面視にて、前記矩形の半導体チップの対向する角部を結ぶように十字型の前記接着層を供給する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、基板上に半導体チップを搭載し、それらを樹脂封止した半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１０−２１２５１号公報（特許文献１）には、ダイボンド材が半導体チップの回路形成面に達するのを防止する技術が開示されている。
【０００３】
特開２０１０−１７１１５６号公報（特許文献２）には、半導体ウエハにテーパ付ブレードで溝を形成した後、この溝幅よりも薄いブレードで、半導体ウエハを分割するステップカット方式のダイシング処理が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１２５１号公報
【特許文献２】特開２０１０−１７１１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、例えば、配線基板と、配線基板上に接着層を介して搭載された半導体チップと、配線基板の上面に形成された複数の端子と半導体チップのパッド電極とを接続する複数のボンディングワイヤと、配線基板、半導体チップおよび複数のボンディングワイヤを樹脂で覆った封止体と、を有するＢＧＡ（Ball Grid Array）型の半導体装置について検討を行い、以下の課題を見出した。
【０００６】
上記半導体装置では、その信頼性を確保する為に、例えば、温度範囲（−６５℃〜１５０℃）の昇温および降温を１サイクルとし、２０００サイクルの温度サイクル試験を実施しているが、この温度サイクル試験において、ボンディングワイヤとパッド電極との接続部にクラックが発生するという現象が確認された。このクラックは、ボンディングワイヤがパッド電極から剥離するオープン不良を引き起こし、半導体装置の信頼性が低下する。
【０００７】
つまり、半導体装置の信頼性の向上が求められている。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態による半導体装置は、配線基板と、配線基板の周囲に位置する複数の端子と、配線基板上に接着層を介して搭載され、複数のパッド電極を有する半導体チップと、複数のパッド電極と複数の端子とを接続する複数のボンディングワイヤと、配線基板、複数の端子、半導体チップおよび複数のボンディングワイヤを封止する封止体と、を有する。そして、半導体チップは、第１主面と、第１主面の反対側に位置する裏面と、第１主面と裏面とを接続する側面と、を有し、第１主面は、第１辺を含む矩形からなり、回路形成領域と、回路形成領域の周囲を囲むスクライブ領域と、を有し、複数のパッド電極は、第１辺に沿って、回路形成領域の周辺部に配置されている。さらに、半導体チップは、複数のパッド電極を露出し、回路形成領域およびスクライブ領域を覆う無機絶縁膜からなる第１保護膜と、第１保護膜上に形成され、複数のパッド電極およびスクライブ領域を露出し、回路形成領域を覆う有機絶縁膜からなる第２保護膜と、を有する。封止体は、回路形成領域において、第２保護膜と接触しており、スクライブ領域、および、複数のパッド電極とスクライブ領域との間の領域において、第２保護膜と接触することなく第１保護膜と接触している。そして、半導体チップの側面は、スクライブ領域に位置し、第１主面に繋がる第１側面と、裏面に繋がる第２側面と、を有し、第１側面は、第２側面よりも回路形成領域側に位置し、第２側面は、第１側面よりも長い。さらに、接着層は、半導体チップの裏面の全面を覆い、かつ、半導体チップの第２側面を覆っており、第１側面は、接着層で覆われることなく、封止体と接触している。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１１】
【図１】一実施の形態における半導体装置の断面図である。
【図２】一実施の形態における半導体装置の一部である半導体チップの平面図である。
【図３】図１のＡ部の拡大断面図である。
【図４】一実施の形態における半導体装置の製造工程を示すプロセスフロー図である。
【図５】一実施の形態における半導体装置の製造工程中の平面図である。
【図６】図５のＹ−Ｙ線に沿う断面図である。
【図７】図５に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の平面図である。
【図１０】図９に続く半導体装置の製造工程中の平面図である。
【図１１】図１０に続く半導体装置の製造工程中の平面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図９に対する変形例を示す平面図である。
【図１４】検討例である半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１７】
（実施の形態）
本実施の形態では、ＢＧＡ（Ball Grid Array）型の半導体装置を例に説明する。まず、検討例である半導体装置とその課題を説明する。
【００１８】
＜検討例の説明＞
図１４は、検討例である半導体装置の断面図である。半導体装置は、配線基板ＳＵＢと、配線基板ＳＵＢ上に接着層ＡＤを介して搭載された半導体チップＣＰと、配線基板ＳＵＢの主面に形成された複数のボンディングランド（端子）ＢＬ１と半導体チップＣＰのパッド電極ＰＡとを接続する複数のボンディングワイヤＢＷと、配線基板ＳＵＢ、半導体チップＣＰおよび複数のボンディングワイヤＢＷを樹脂で覆った封止体ＥＢと、を有する。
【００１９】
ここで、半導体チップＣＰは、例えば、単結晶シリコンからなり、その線膨張係数は、およそ４ｐｐｍ／Ｋである。接着層ＡＤは、アルミナ等のフィラーを含有する熱硬化性のエポキシ樹脂からなり、その線膨張係数は、およそ４０〜５０ｐｐｍ／Ｋである。封止体ＥＢは、シリカ等のフィラーを含有する熱硬化性のエポキシ樹脂であり、その線膨張係数は、およそ１０〜４０ｐｐｍ／Ｋである。配線基板ＳＵＢは、ガラス繊維にエポキシ樹脂を含浸させたガラエポからなり、その線膨張係数は、およそ１０〜１５ｐｐｍ／Ｋである。また、ボンディングワイヤＢＷは、例えば、銅（Ｃｕ）ワイヤであり、パッド電極ＰＡは、例えば、アルミニウム層からなる。
【００２０】
また、接着層ＡＤは、半導体チップＣＰの裏面ＣＰｂの全域（全面）を覆うだけでなく、半導体チップの側面（側壁）ＣＰｓｓも覆っており、接着層ＡＤは、半導体チップＣＰの主面ＣＰａの近傍にまで達した構造となっている。つまり、比較的多量のペースト状の接着層ＡＤを配線基板ＳＵＢに供給（塗布）した後、その上に半導体チップＣＰを押し付けて接着しているため、接着層ＡＤが半導体チップＣＰの側面ＣＰｓｓに溢れ出し、半導体チップＣＰの側面ＣＰｓｓ上に這い上がることで、図１４に示す三角形のフィレットが形成されている。
【００２１】
比較的多量の接着層ＡＤを用いることで、配線基板ＳＵＢと半導体チップＣＰの裏面ＣＰｂとの間の接着層ＡＤにボイド（空孔）が残るのを低減または防止することができる。接着層ＡＤ中にボイドが残っていると、半導体装置ＳＤの温度サイクル試験時、実装時または動作時等に半導体装置ＳＤが高温状態となり、ボイド内の空気または水分が体積膨張して、接着層ＡＤまたは半導体チップＣＰにクラックが発生する。従って、配線基板ＳＵＢと半導体チップＣＰの裏面ＣＰｂとの間の接着層ＡＤにボイドを残さないことが肝要である。
【００２２】
また、メカニズム説明は省略するが、半導体チップＣＰの側面ＣＰｓｓ上に、三角形のフィレットが形成されていると、配線基板ＳＵＢの主面側（半導体チップＣＰの搭載側）に形成された主面配線の断線を低減、防止することができる。
【００２３】
従って、接着層ＡＤ中のボイドを減少すること、半導体チップＣＰの側面ＣＰｓｓ上にフィレットを形成することが肝要である。
【００２４】
しかしながら、ペースト状の接着層ＡＤの供給量（塗布量）を高精度に制御することは困難である。なぜなら、一般的に、ペースト状の接着層ＡＤは、例えば、「ディスペンサ」と呼ばれる注射器に似た装置を用いて供給されるためである。従って、図１４に示すように、半導体チップＣＰの側面ＣＰｓｓを覆う接着層ＡＤが、半導体チップＣＰの主面ＣＰａの近傍にまで達した構造となってしまう。
【００２５】
本願発明者の検討によれば、このような構造の半導体装置ＳＤに、前述の温度サイクル試験を実施した場合、ボンディングワイヤＢＷとパッド電極ＰＡとの接合部にクラックが発生し、ボンディングワイヤＢＷがパッド電極ＰＡから剥離するという不良が確認された。
【００２６】
温度サイクル試験の低温側において、半導体チップＣＰおよび封止体ＥＢが収縮するが、両者の熱膨張係数の差により、ボンディングワイヤＢＷには、半導体チップＣＰの中央部側向かう応力Ｆａが印加される。また、半導体チップＣＰの側面ＣＰｓｓを覆う接着層ＡＤの収縮により、半導体チップＣＰの主面ＣＰａの端部に、半導体チップＣＰの外側に向かう応力Ｆｂが印加される。本願発明者は、応力Ｆａおよび応力Ｆｂにより、ボンディングワイヤＢＷとパッド電極ＰＡとの接合部にクラックが発生し、バンディングワイヤＢＷの剥離が発生しているものと推定している。因みに、パッド電極ＰＡが、半導体チップＣＰの主面ＣＰａの端部に近接して配置される程、クラックが発生しやすい。つまり、半導体チップＣＰの側面ＣＰｓｓを覆う接着層ＡＤの収縮による応力Ｆｂが、クラックの発生に大きく影響していると考えられる。
【００２７】
また、図２に示すように、半導体チップＣＰの中央部には、ポリイミド層等の有機絶縁膜からなる有機保護膜が形成されているにもかかわらず、パッド電極ＰＡと半導体チップＣＰの主面ＣＰａの端部との間の領域には、有機保護膜が形成されていない場合に、特に、クラックが発生しやすいことも確認している。つまり、パッド電極ＰＡと半導体チップＣＰの主面ＣＰａの端部との間の領域に有機保護膜を形成できない程、パッド電極ＰＡが、半導体チップＣＰの主面ＣＰａの端部に近接して配置されているため、クラックが発生しやすい。さらに、半導体チップＣＰの主面ＣＰａの端部において、有機保護膜が形成されていないことで、封止体ＥＢと半導体チップＣＰの主面との密着性が低下しているためにクラックが発生しやすい。
【００２８】
そこで、本実施の形態では、上記クラックの発生を低減または防止する構造および製造方法を提供する。
【００２９】
＜半導体装置＞
図１は、本実施の形態における半導体装置の断面図であり、図２は、本実施の形態の半導体装置の一部である半導体チップの平面図であり、図３は、図１のＡ部の拡大断面図である。また、図３は、図２のＸ−Ｘ線に沿う断面図である。
【００３０】
図１に示すように、半導体装置は、配線基板（基材）ＳＵＢと、配線基板ＳＵＢの主面ＳＵＢａ上に接着層ＡＤを介して搭載された半導体チップＣＰと、配線基板ＳＵＢの主面ＳＵＢａに形成された複数のボンディングランド（端子）ＢＬ１と半導体チップＣＰのパッド電極ＰＡとを接続する複数のボンディングワイヤＢＷと、配線基板ＳＵＢ、半導体チップＣＰおよび複数のボンディングワイヤＢＷを樹脂で覆った封止体ＥＢと、を有する。
【００３１】
配線基板ＳＵＢは、ガラス繊維にエポキシ樹脂を含浸させたガラエポからなるコア層ＣＬと、コア層ＣＬの主面および裏面に形成された複数のボンディングランドＢＬ１および複数のボールランドＢＬ２と、コア層ＣＬの主面および裏面を覆うソルダーレジスト層ＳＦａおよびＳＦｂと、を有している。
【００３２】
図示していないが、複数のボンディングランドＢＬ１は、配線基板ＳＵＢの中央部に搭載された半導体チップＣＰの周囲にリング状に配置されている。また、図示していないが、複数のボールランドＢＬ２は、配線基板ＳＵＢの裏面ＳＵＢｂにおいて、配線基板ＳＵＢの周囲に、複数列（図１では、３列）にリング状に配列されている。
【００３３】
図示していないが、コア層ＣＬの主面には、複数のボンディングランドＢＬ１と同層の配線層で形成された複数の主面配線が配置されている。そして、複数の主面配線は、ソルダーレジスト層ＳＦａで覆われており、その上に配置される半導体チップＣＰと短絡しないように電気的に分離されている。複数のボンディングランドＢＬ１は、それぞれ、ボンディングワイヤＢＷが接続されるため、ソルダーレジスト層ＳＦａから露出している。
【００３４】
図示していないが、コア層ＣＬの裏面には、複数のボールランドＢＬ２と同層の配線層で形成された複数の裏面配線が配置されている。そして、複数の裏面配線は、ソルダーレジスト層ＳＦｂで覆われているが、複数のボールランドＢＬ２は、ソルダーレジスト層ＳＦｂから露出しており、複数のボールランドＢＬ２には、半田材からなる半田ボールＳＢが接続されている。
【００３５】
さらに、複数のボンディングランドＢＬ１の各々は、対応するボールランドＢＬ２に電気的に接続されている。複数のボンディングランドＢＬ１および複数のボールランドＢＬ２は、例えば、銅（Ｃｕ）層と、その表面に形成された金（Ａｕ）メッキ層とを含んでいる。ソルダーレジスト層ＳＦａおよびＳＦｂは、有機絶縁膜からなる。
【００３６】
図１に示すように、半導体チップＣＰの裏面ＣＰｂは、接着層ＡＤを介して、配線基板ＳＵＢの主面ＳＵＢａに接着されている。接着層ＡＤは、半導体チップＣＰの裏面ＣＰｂの全域（全面）を覆い、かつ、側面ＣＰｓｓを部分的に覆っている。半導体チップＣＰの全周にわたって、接着層ＡＤは、半導体チップＣＰの裏面ＣＰｂから側面ＣＰｓｓに連続して這い上がっている。つまり、半導体チップＣＰの裏面ＣＰｂと配線基板ＳＵＢの主面ＳＵＢａとの間には、半導体チップＣＰの裏面ＣＰｂの全域にわたって、接着層ＡＤが介在しているため、ボイド（空孔）は殆ど存在していない。
【００３７】
半導体チップＣＰには、複数のパッド電極ＰＡが形成されており、複数のパッド電極ＰＡは、ボンディングワイヤＢＷを介して複数のボンディングランドＢＬ１に接続されている。ボンディングワイヤＢＷは、その一端に球形のボール部ＢＡを有し、このボール部ＢＡがパッド電極ＰＡと接続されている。ボンディングワイヤＢＷは、例えば、銅（Ｃｕ）線からなり、パッド電極ＰＡは、例えば、アルミニウム層からなる。ボンディングワイヤＢＷは、金（Ａｕ）線としても良い。
【００３８】
さらに、図１に示すように、配線基板ＳＵＢの主面ＳＵＢａ、半導体チップＣＰ、ボンディングワイヤＢＷは、封止体ＥＢで覆われている。封止体ＥＢは、シリカ等のフィラーを含有するエポキシ樹脂からなる。
【００３９】
図２に示すように、半導体チップＣＰは、平面視にて、その主面ＣＰａが４つの辺ＣＰｓを含む正方形を有するが、長方形（矩形）であってもよい。なお、ここで言う四角形（正方形、長方形）は、各角部が面取りされた形状も含む。半導体チップＣＰの主面ＣＰａには、回路形成領域ＣＲと、その周囲を囲むスクライブ領域ＳＲと、回路形成領域ＣＲとスクライブ領域ＳＲとの境界に設けられたガードリングＧＲと、が設けられている。ガードリングＧＲは、回路形成領域ＣＲの周囲を連続して囲む４角形のリング形状を有する。
【００４０】
回路形成領域ＣＲの周辺部には、半導体チップＣＰの各辺ＣＰｓに沿って、複数のパッド電極ＰＡが配列されている。なお、本実施の形態では、この周辺部で囲まれた領域、言い換えると、半導体チップＣＰの主面ＣＰａの中央部には、パッド電極ＰＡが配置されていない。各パッド電極ＰＡには、ボンディングワイヤＢＷのボール部ＢＡが接続されたボンディング領域ＢＲと、プローブ針が当接された跡であるプローブ跡１００が形成されたプローブ領域ＰＢＲとを有する。半導体チップＣＰの電気的特性を試験する際に、各パッド電極ＰＡにプローブ針を当接して検査を行うが、プローブ針を当接するプローブ領域ＰＢＲを、ボンディング領域ＢＲとは異なる領域とすることで、ボンディングワイヤＢＷのボール部ＢＡとパッド電極ＰＡとの接続信頼性を向上することができる。因みに、プローブ領域ＰＢＲには、プローブ針が当接されたプローブ跡（外傷）１００が残っている。
【００４１】
パッド電極ＰＡは、長方形または略長方形であり、その長辺方向に、ボンディング領域ＢＲとプローブ領域ＰＢＲとが配置されており、その長辺は長さＬ１を有する。各パッド電極ＰＡのボンディング領域ＢＲとプローブ領域ＰＢＲは、パッド電極ＰＡが隣接する辺ＣＰｓに直交する方向に配置されており、長方形のパッド電極ＰＡの長辺は、パッド電極ＰＡが隣接する辺ＣＰｓに直交する方向に配置されている。ここで、隣接する辺ＣＰｓとは、パッド電極ＰＡの長辺と直交する方向に延在する辺ＣＰｓであって、そのパッド電極ＰＡに近い側の辺ＣＰｓを意味する。
【００４２】
本実施の形態では、パッド電極ＰＡには、外パッド電極ＰＡ１と内パッド電極ＰＡ２が含まれている。外パッド電極ＰＡ１は、内パッド電極ＰＡ２よりも隣接する辺ＣＰｓに近く配置されている。外パッド電極ＰＡ１は、内パッド電極ＰＡ２よりも半導体チップＣＰの外側に配置されている。
【００４３】
外パッド電極ＰＡ１のボンディング領域ＢＲは、プローブ領域ＰＢＲよりも隣接する辺ＣＰｓに近く配置されている。一方、内パッド電極ＰＡ２のボンディング領域ＢＲは、プローブ領域ＰＢＲよりも隣接する辺ＣＰｓから離れて配置されている。言い換えると、外パッド電極ＰＡ１のボンディング領域ＢＲは、半導体チップＣＰの外側に配置され、プローブ領域ＰＢＲは、半導体チップＣＰの内側に配置されている。一方、内パッド電極ＰＡ２のボンディング領域ＢＲは、半導体チップＣＰの内側に配置され、プローブ領域ＰＢＲは、半導体チップＣＰの外側に配置されている。
【００４４】
このように、外パッド電極ＰＡ１と内パッド電極ＰＡ２をずらして配置することで、外パッド電極ＰＡ１と内パッド電極ＰＡ２のプローブ領域ＰＢＲを、隣接する辺ＣＰｓと平行に一列に（仮想の直線上に）配置することができるため、検査時にプローブ針の当接が容易となる。また、外パッド電極ＰＡ１と内パッド電極ＰＡ２のボンディング領域ＢＲを離して配置できるため、隣接する辺ＣＰｓに平行な方向において、隣接する外パッド電極ＰＡ１と内パッド電極ＰＡ２の間隔を狭くすることができる。
【００４５】
図２に示すように、回路形成領域ＣＲは、パッド電極ＰＡを除いて、ポリイミド層等の有機絶縁膜からなる有機保護膜ＰＩで覆われている。スクライブ領域ＳＲおよびガードリングＧＲには、有機保護膜ＰＩは形成されておらず、スクライブ領域ＳＲおよびガードリングＧＲは、有機保護膜ＰＩから露出している。なお、図３に示すように、ガードリングＧＲは表面保護膜１０で覆われているため、図２では便宜上、破線にて図示している。そして、回路形成領域ＣＲは、図２に示すように、ガードリングＧＲで囲まれている。また、図２に示すように、ガードリングＧＲはスクライブ領域ＳＲ（あるいは、スクライブ領域ＳＲ内に位置する半導体チップＣＰの主面ＣＰａの辺ＣＰｓ）で囲まれている。また、４つの辺ＣＰｓに沿うパッド電極ＰＡの列で囲まれた領域、言い換えると、半導体チップＣＰの主面ＣＰａの中央部には、広範囲に有機保護膜ＰＩが形成されている。さらに、回路形成領域ＣＲの角部のパッド電極ＰＡに挟まれた領域、および、内パッド電極ＰＡ２と、その両側の外パッド電極ＰＡ１とに挟まれた領域にも有機保護膜ＰＩが形成されている。なお、スクライブ領域ＳＲに有機保護膜ＰＩを配置しないのは、後述する第１ダイシング工程において、ダイシングブレードの目詰まりに起因する不良の発生を防止するためである。さらに、外パッド電極ＰＡ１とスクライブ領域ＳＲとの間に、有機保護膜ＰＩを配置しないのは、小面積の有機保護膜ＰＩの剥がれによる製造歩留り低下を防止するためである。
【００４６】
次に、図３は、図１のＡ部の拡大断面図であり、図２のＸ−Ｘ線に沿う断面図である。つまり、外パッド電極ＰＡ１に沿う断面図である。図３では、図１に示す封止体ＥＢは、省略しているが、図１から明らかなように、図３に示す半導体チップＣＰの主面ＣＰａおよび側面ＣＰｓｓは、封止体ＥＢと接触している。
【００４７】
図３に示すように、半導体チップＣＰは、半導体基板１の主面１ａに形成されたｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）ならびにそれらの上に形成された多層配線構造を有している。
【００４８】
まず、回路形成領域ＣＲについて説明する。例えばｐ型の単結晶シリコンからなる半導体基板１には、ｐ型ウエル（半導体領域）２Ｐ、ｎ型ウエル（半導体領域）２Ｎおよび素子分離溝３が形成されており、素子分離溝３の内部には、例えば酸化シリコン膜からなる素子分離膜３ａが埋め込まれている。
【００４９】
上記ｐ型ウエル２Ｐ内には多数のｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成されている。ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）は、素子分離溝３で規定された活性領域ＡＣＴに形成され、ｐ型ウエル２Ｐ内に形成されたソース領域ｎｓおよびドレイン領域ｎｄと、ｐ型ウエル２Ｐ上にゲート絶縁膜ｎｉを介して形成されたゲート電極ｎｇとを有している。また、上記ｎ型ウエル２Ｎ内には多数のｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成されている。ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）は、素子分離溝３で規定された活性領域ＡＣＴに形成され、ｎ型ウエル２Ｎ内に形成されたソース領域ｐｓおよびドレイン領域ｐｄと、ｎ型ウエル２Ｎ上にゲート絶縁膜ｐｉを介して形成されたゲート電極ｐｇとを有している。
【００５０】
上記ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）の上部には、半導体素子間を接続する金属膜からなる配線が形成されている。半導体素子間を接続する配線は、一般に３層〜１０層程度の多層配線構造を有しているが、図３には、多層配線の一例として、銅合金を主体とする金属膜で構成された２層の配線層（第１層Ｃｕ配線５、第２層Ｃｕ配線７）とＡｌ合金を主体とする金属膜で構成された１層の配線層（第３層Ａｌ配線９）が示されている。配線層とは、各配線層で形成された複数の配線を纏めて表す場合に使用する。配線層の膜厚は、第２層の配線層は第１層の配線層より厚く、第３層の配線層は第２層の配線層よりも厚い。
【００５１】
ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）と第１層Ｃｕ配線５との間、第１層Ｃｕ配線５と第２層Ｃｕ配線７との間、および、第２層Ｃｕ配線７と第３層Ａｌ配線９との間には、それぞれ酸化シリコン膜などからなる層間絶縁膜４、５ａ、６、８と、３層の配線間を電気的に接続するプラグｐ１、ｐ２、ｐ３が形成されている。
【００５２】
上記層間絶縁膜４は、例えば半導体素子を覆うように、半導体基板１上に形成され、第１層Ｃｕ配線５は、この層間絶縁膜４上の層間絶縁膜５ａ内に形成される。第１層Ｃｕ配線５は、例えば層間絶縁膜４に形成されたプラグｐ１を介して半導体素子であるｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のソース領域ｎｓ、ドレイン領域ｎｄ、ゲート電極ｎｇに電気的に接続される。また、第１層Ｃｕ配線５は、層間絶縁膜４に形成されたプラグｐ１を介して半導体素子であるｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のソース領域ｐｓ、ドレイン領域ｐｄ、ゲート電極ｐｇに電気的に接続される。図３では、ゲート電極ｎｇ、ｐｇと第１層Ｃｕ配線５との接続は図示していない。プラグｐ１、ｐ２、ｐ３は金属膜、例えばＷ（タングステン）膜または銅（Ｃｕ）膜で構成される。第１層Ｃｕ配線５は、層間絶縁膜５ａの配線溝にダマシン法で形成されており、第１層Ｃｕ配線５は、バリア導体膜と、その上層の銅を主体とする導体膜の積層構造で構成されている。バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成されている。銅を主体とする導体膜は、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、または、アクチノイド系金属などの合金）から形成される。
【００５３】
第２層Ｃｕ配線７は、例えば層間絶縁膜６に形成されたプラグｐ２を介して第１層Ｃｕ配線５に電気的に接続される。第３層Ａｌ配線９は、例えば層間絶縁膜８に形成されたプラグｐ３を介して第２層Ｃｕ配線７に電気的に接続される。プラグｐ３は金属膜、例えばＷ（タングステン）膜で構成される。
【００５４】
第２層Ｃｕ配線７は、プラグｐ２と一体に層間絶縁膜６に形成されており、第２層Ｃｕ配線７およびプラグｐ２は、バリア導体膜と、その上層の銅を主体とする導体膜の積層構造で構成されている。そして、バリア導体膜と銅を主体とする導体膜は、第１層Ｃｕ配線５と同様の材料からなる。
【００５５】
また、第１層Ｃｕ配線５と層間絶縁膜６との間、および、第２層Ｃｕ配線７と層間絶縁膜８との間には、層間絶縁膜６または８への銅の拡散を防止するバリア絶縁膜を設けるのが好適であり、バリア絶縁膜は、ＳｉＣＮ膜またはＳｉＣＮとＳｉＣＯ膜との積層膜を用いることができる。
【００５６】
また、第３層Ａｌ配線９は、アルミニウム合金膜（例えば、ＳｉおよびＣｕを添加したＡｌ膜）からなるが、Ｃｕ配線としても良い。
【００５７】
また、層間絶縁膜４、５ａ、６、８は、酸化シリコン膜（ＳｉＯ２）からなるが、酸化シリコン膜よりも比誘電率が低いＬｏｗ−ｋ膜と呼ばれる絶縁膜を用いても良い。例えば、炭素を含む酸化シリコン膜（ＳｉＯＣ膜）、窒素と炭素を含む酸化シリコン膜（ＳｉＣＯＮ膜）、フッ素を含む酸化シリコン膜（ＳｉＯＦ膜）の単層膜または積層膜で構成してよいことは勿論である。
【００５８】
多層配線の最上層の配線層である上記第３層Ａｌ配線９の上部には、ファイナルパッシベーション膜として、例えば酸化シリコン膜、窒化シリコン膜などの単層膜、あるいはこれらの２層膜からなる表面保護膜（保護膜、絶縁膜）１０が形成されている。表面保護膜１０は、無機絶縁膜からなる。そして、この表面保護膜１０に形成されたパッド開口（開口）１０ａの底部に露出した最上層の配線層である第３層Ａｌ配線９は、パッド電極（パッド、電極パッド）ＰＡを構成している。パッド電極ＰＡは、ボンディング領域ＢＲとプローブ領域ＰＢＲとを有し、ボンディング領域ＢＲには、ボンディングワイヤＢＷが接続されている。
【００５９】
さらに、表面保護膜１０上にポリイミド層などの有機絶縁膜からなる有機保護膜ＰＩが形成されている。有機保護膜ＰＩは、パッド電極ＰＡよりも回路形成領域ＣＲの内側を広く覆っているが、パッド電極ＰＡ、ガードリングＧＲ、および、スクライブ領域ＳＲを露出している。
【００６０】
次に、図３に示すように、ガードリングＧＲは、半導体基板１の主面１ａの活性領域ＡＣＴに形成された半導体領域ＳＰ、プラグ電極ｐ１、第１層Ｃｕ配線５、プラグ電極ｐ２、第２層Ｃｕ配線７、プラグ電極ｐ３、および、第３層Ａｌ配線９の積層構造で構成されている。つまり、第３層Ａｌ配線９はプラグ電極ｐ３に、プラグ電極ｐ３は第２層Ｃｕ配線層７に、第２層Ｃｕ配線層７はプラグ電極ｐ２に、プラグ電極ｐ２は第１層Ｃｕ配線５に、第１層Ｃｕ配線５は半導体領域ＳＰに、それぞれ、接続されている。また、図２に示すようにガードリングＧＲは、回路形成領域ＣＲの全周を連続して囲んでいる。つまり、ガードリングＧＲを構成する半導体領域ＳＰ、プラグ電極ｐ１、第１層Ｃｕ配線５、プラグ電極ｐ２、第２層Ｃｕ配線７、プラグ電極ｐ３、および、第３層Ａｌ配線９の各々も、回路形成領域ＣＲの全周を連続して囲んでいる。
【００６１】
次に、図３に示すように、スクライブ領域ＳＲには、半導体チップＣＰの側面（側壁）ＣＰｓｓが形成されている。側面ＣＰｓｓは、半導体チップＣＰの主面ＣＰａと裏面ＣＰｂとの間に位置する面であり、相対的に、ガードリングＧＲ、パッド電極ＰＡまたは回路形成領域ＣＲから近い側面ＧＶ１ｓと、相対的に、ガードリングＧＲ、パッド電極ＰＡまたは回路形成領域ＣＲから遠い側面ＧＶ２ｓと、側面ＧＶ１ｓおよびＧＶ２ｓを繋ぐ接続面ＧＶ１ｃとを有している。言い換えると、ガードリングＧＲ、パッド電極ＰＡまたは回路形成領域ＣＲから近い側面ＧＶ１ｓは主面ＣＰａと交差しており、ガードリングＧＲ、パッド電極ＰＡまたは回路形成領域ＣＲから遠い側面ＧＶ２ｓは裏面ＣＰｂと交差しており、この２つの側面ＧＶ１ｓ、ＧＶ２ｓの間に位置する面（接続面ＧＶ１ｃ）は、この２つの側面ＧＶ１ｓ、ＧＶ２ｓと交差している。
【００６２】
側面ＧＶ１ｓは、半導体チップＣＰの主面ＣＰａから連続して繋がっており、側面ＧＶ２ｓは、半導体基板１の裏面１ｂから連続して繋がっている。側面ＧＶ１ｓおよびＧＶ２ｓは、半導体基板１の裏面１ｂに対して垂直となっており、接続面ＧＶ１ｃは、半導体基板１の裏面１ｂに対して平行となっている。ただし、側面ＧＶ１ｓは、半導体基板１の裏面に対して傾斜していても良い。つまり、半導体チップＣＰの主面ＣＰａに繋がる側面ＧＶ１ｓの一端が、接続面ＧＶ１ｃに繋がる側面ＧＶ１ｓの他端よりも、よりガードリングＧＲ、パッド電極ＰＡ、または、回路形成領域ＣＲに接近していても良い。また、接続面ＧＶ１ｃは、半導体基板１の裏面１ｂに対して傾斜していても良い。また、接続面ＧＶ１ｃは、直線ではなく、円弧などの曲線でも良い。
【００６３】
側面ＧＶ１ｓと側面ＧＶ２ｓ間に段差となる接続面ＧＶ１ｃを設けたことで、半導体チップＣＰの裏面ＣＰｂから側面ＣＰｓｓに這い上がる接着層ＡＤを、接続面ＧＶ１ｃで止めることができ、接着層ＡＤが、側面ＧＶ１ｓまで這い上がるのを防止することができる。
【００６４】
ここで、半導体チップ１の裏面１ｂを基準として、側面ＧＶ２ｓの長さ（高さ）Ｈ１は、側面ＧＶ１ｓの長さ（高さ）（Ｈ２−Ｈ１）よりも長い（高い）ことが肝要である。ここで、長さ（高さ）Ｈ２は、半導体チップＣＰの側面ＣＰｓｓにおける、半導体チップＣＰの裏面ＣＰｂから表面保護膜１０の上面までの長さ（高さ）とする。上記の関係を、言い換えると、側面ＧＶ２ｓの長さ（高さ）Ｈ１は、半導体チップＣＰの裏面ＣＰｂから表面保護膜１０の上面までの長さ（高さ）の１／２よりも長い（高い）。なお、半導体チップＣＰの裏面ＣＰｂと、半導体基板１の裏面１ｂとは、等しい。
【００６５】
したがって、側面ＧＶ２ｓを充分に確保することで、多量の接着層ＡＤを用いて半導体チップＣＰを配線基板ＳＵＢに接着できるため、半導体チップＣＰの裏面ＣＰｂの全面を接着層ＡＤで覆うことができ、半導体チップＣＰの裏面ＣＰｂと配線基板ＳＵＢ間における、接着層ＡＤ中のボイドの発生を低減または防止することができる。
【００６６】
また、側面ＧＶ１ｓは、素子分離膜３ａの底部よりも深いことが肝要である。つまり、半導体チップＣＰの裏面ＣＰｂから側面ＣＰｓｓに這い上がる接着層ＡＤが、半導体チップＣＰの主面ＣＰａの近傍まで達するのを防止できるため、接着層ＡＤの収縮に伴う応力に起因するパッド電極ＰＡとボンディングワイヤＢＷとの接合部のクラックを、低減または防止することができる。
【００６７】
また、層間絶縁膜４，５ａ，６または８に脆弱なＬｏｗ−ｋ膜を使用した場合、接着層ＡＤが、層間絶縁膜４，５ａ，６または８にまで達していると、接着層ＡＤの収縮に伴う応力により、層間絶縁膜４，５ａ，６または８の界面に沿って、側面ＧＶ１ｓから回路形成領域ＣＲに向かってクラックが発生、伸展する危険性もある。しかしながら、本実施の形態では、接着層ＡＤが、層間絶縁膜４，５ａ，６または８にまで達していないため、上記のクラックの発生、伸展を防止することができる。
【００６８】
また、図３および図１から明らかなように、外パッド電極ＰＡ１の内側（半導体チップＣＰの主面ＣＰａの中央部側、回路形成領域ＣＲの中央部側）では、表面保護膜１０は有機保護膜ＰＩで覆われている。つまり、有機保護膜ＰＩが封止体ＥＢに接触している。一方、外パッド電極ＰＡ１の外側（スクライブ領域ＳＲ側、ガードリングＧＲ側）では、表面保護膜１０は有機保護膜ＰＩで覆われておらず、表面保護膜（無機保護膜）１０が、封止体ＥＢに接触している。なお、スクライブ領域ＳＲ内における構成をより詳細に説明すると、図３に示すように、封止体ＥＢは、スクライブ領域ＳＲの一部に形成された表面保護膜１０と接触する部分と、後述するダイシング工程により露出した半導体チップＣＰの接続面ＧＶ１ｃと接触する部分と、上記したスクライブ領域ＳＲの一部と半導体チップＣＰの接続面ＧＶ１ｃとの間に位置する側面ＧＶ１ｓと接触する部分とを有している。また、外パッド電極ＰＡ１は、ガードリングＧＲに近接して配置されており、外パッド電極ＰＡ１とガードリングＧＲとの間隔Ｌ２は、外パッド電極ＰＡ１の長辺方向の幅Ｌ１よりも狭い（Ｌ２＜Ｌ１）ため、外パッド電極ＰＡ１とスクライブ領域ＳＲとの間に有機保護膜ＰＩを配置することが困難な構造となっている。
【００６９】
外パッド電極ＰＡ１の外側に有機保護膜ＰＩが配置されていない為、外パッド電極ＰＡ１の内側に比べ、外パッド電極ＰＡ１の外側では、封止体ＥＢと半導体チップＣＰの主面ＣＰａとの接着性が低く、例えば、温度サイクルまたは実使用時等に、封止体ＥＢが半導体チップＣＰの主面ＣＰａから剥離しやすい構造となっている。そして、封止体ＥＢと半導体チップＣＰの主面ＣＰａとの間に剥離が発生すると、温度サイクルまたは実使用時等において、ボンディングワイヤＢＷと外パッド電極ＰＡ１との接合部にクラックが発生しやすくなる。しかしながら、半導体チップＣＰの側面Ｃｐｓｓを覆う接着層ＡＤが、側面ＧＶ２ｓまでしか這い上がらず、側面ＧＶ１ｓに達することが無いので、接着層ＡＤの収縮によって発生する、ボンディングワイヤＢＷと外パッド電極ＰＡ１との接合部のクラックを、低減または防止することができる。
【００７０】
したがって、外パッド電極ＰＡ１の外側に、有機保護膜ＰＩが存在しない構造においても、上記クラックを低減または防止できる。また、外パッド電極ＰＡ１とスクライブ領域ＳＲとの間に有機保護膜ＰＩを配置できないほど、外パッド電極ＰＡ１をスクライブ領域ＳＲに接近させているため、半導体チップＣＰの小型化が達成できている。さらに、図２に示す内パッド電極ＰＡ２を外パッド電極ＰＡ１に置換えて、全てのパッド電極ＰＡを外パッド電極ＰＡ１とすることも可能であり、その場合、より一層、半導体チップＣＰの小型化が可能となる。
【００７１】
＜半導体装置の製造方法＞
図４は、本実施の形態における半導体装置の製造工程を示すプロセスフロー図である。図５は、本実施の形態における半導体装置の製造工程中の平面図である。図６は、図５のＹ−Ｙ線に沿う断面図である。図７から図８は、本実施の形態における半導体装置の製造工程中の断面図である。なお、図６〜図８は、半導体ウエハの概略的な断面図である。図９〜図１１は、本実施の形態における半導体装置の製造工程中の平面図である。図１２は、本実施の形態における半導体装置の製造工程中の断面図である。
【００７２】
本実施の形態の半導体装置の製造方法は、図４に示す製造工程を含む。
【００７３】
まず、図４のプロセスフローに示す「半導体ウエハＷＦ準備」工程（ステップＳ１）を実施する。
【００７４】
図５に示すように、半導体ウエハＷＦは、行列状に配置された複数の回路形成領域ＣＲと、複数の回路形成領域ＣＲ間に配置された格子状のスクライブ領域ＳＲと、を有する。図３に示すように、各回路形成領域ＣＲには、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）、それらの上に形成された複数の多層配線構造ならびに複数のパッド電極ＰＡが形成されている。さらに、図２および図３に示すように、回路形成領域ＣＲとスクライブ領域ＳＲとの間には、ガイドリングＧＲが形成されている。
【００７５】
図６は、図５のＹ−Ｙ線に沿う断面図である。図６に示すように、回路形成領域ＣＲとスクライブ領域ＳＲとが、交互に配置されており、回路形成領域ＣＲとスクライブ領域ＳＲとの境界にガードリングＧＲが配置されている。
【００７６】
次に、図４のプロセスフローに示す「第１ダイシング」工程（ステップＳ２）を実施する。
【００７７】
図７に示すように、幅Ｗ１のダイシングブレードＤＢ１を用いて、半導体ウエハＷＦのスクライブ領域ＳＲ内に、深さＤ１、幅Ｗ１の溝ＧＶ１を形成する。溝ＧＶ１は、半導体ウエハＷＦの主面ＷＦａに形成され、裏面ＷＦｂには達しておらず、溝ＧＶ１内には、側面ＧＶ１ｓと底面ＧＶ１ｂとが形成される。ここで、溝ＧＶ１の深さＤ１は、図３に示す側面ＧＶ１ｓの長さ（Ｈ２−Ｈ１）に等しい。
【００７８】
次に、図４のプロセスフローに示す「第２ダイシング」工程（ステップＳ３）を実施する。
【００７９】
図８に示すように、幅Ｗ２のダイシングブレードＤＢ２を用いて、半導体ウエハＷＦのスクライブ領域ＳＲ内に、深さＤ２、幅Ｗ２の溝ＧＶ２を形成する。溝ＧＶ２の幅Ｗ２は、溝ＧＶ１の幅Ｗ１よりも狭く（Ｗ２＜Ｗ１）、溝ＧＶ２は、溝ＧＶ１の内側に形成する。つまり、溝ＧＶ１の底面ＧＶ１ｂから半導体ウエハＷＦの裏面ＷＦｂに達する溝ＧＶ２を形成する。溝ＧＶ２内には、側面ＧＶ２ｓが形成され、側面ＧＶ２ｓと側面ＧＶ１ｓとの間には、底面ＧＶ１ｂの一部である接続面ＧＶ１ｃが形成される。ここで、溝ＧＶ２の深さＤ２は、図３に示す側面ＧＶ２ｓの長さＨ１に等しい。
【００８０】
このように、半導体ウエハＷＦに「第１ダイシング」工程および「第２ダイシング」工程を実施して、半導体ウエハＷＦから複数の半導体チップＣＰを形成する。そして、個々の半導体チップＣＰは、側面ＧＶ１ｓ、側面ＧＶ２ｓ、および、接続面ＧＶ１ｃを含む側面ＣＰｓｓを有する。
【００８１】
次に、図４のプロセスフローに示す「チップボンディング」工程（ステップＳ４）を実施する。
【００８２】
まず、図９に示すように、マトリックス基板（基材）２０を準備する。マトリックス基板２０は、行列状に配置されたデバイス領域２２と、行列状に配置された複数のデバイス領域２２の周囲を囲む枠部２１と、枠部２１とデバイス領域２２との間、および、隣接するデバイス領域２２間に設けられた切断線ＤＬと、を有する。そして、デバイス領域２２には、チップ搭載部２３と、その周囲に配置された複数のボンディングランドＢＬ１と、が形成されている。チップ搭載部２３は、図２に示す半導体チップＣＰの平面形状に等しい。
【００８３】
次に、図９に示すように、チップ搭載部２３の中央部に、ペースト状の接着層ＡＤを円形に塗布する。接着層ＡＤは、例えば、アルミナ等のフィラーを含有するエポキシ樹脂で構成されている。
【００８４】
次に、図１０に示すように、図９に示したチップ搭載部２３に、半導体チップＣＰを押し付けて、接着層ＡＤを介して、マトリックス基板２０のデバイス領域２２に、半導体チップＣＰを接着する。ペースト状の接着層ＡＤを加熱して溶剤を気化させることで、デバイス領域２２に、半導体チップＣＰを接着する。なお、このデバイス領域２２は、図１に示す配線基板ＳＵＢに相当する。この時、図１に示すように、半導体チップＣＰの裏面ＣＰｂの全面が接着層ＡＤで覆われるように、比較的多量のペースト状の接着層ＡＤを用いるため、図１０に示すように、接着層ＡＤは、半導体チップＣＰの全周囲にわたって、半導体チップＣＰの周囲からはみだし、図３に示すように半導体チップＣＰの側面ＣＰｓｓに這い上がる。
【００８５】
しかしながら、半導体チップＣＰの側面ＣＰｓｓが、側面ＣＶ１ｓおよび側面ＣＶ２ｓを有するため、図３に示すように、接着層ＡＤは、側面ＧＶ２ｓを覆うのみで、接続面ＧＶ１ｃを越えて側面ＧＶ１ｓに達することはない。
【００８６】
次に、図４のプロセスフローに示す「ワイヤボンディング」工程（ステップＳ５）を実施する。
【００８７】
図１１に示すように、半導体チップＣＰに形成された複数の外パッド電極ＰＡ１および複数の内パッド電極ＰＡ２を、ボンディングワイヤＢＷを用いて、ボンディングランドＢＬ１に接続する。ボンディングワイヤＢＷは、例えば、銅（Ｃｕ）線からなるが、金（Ａｕ）線を用いても良い。
【００８８】
次に、図４のプロセスフローに示す「樹脂封止」工程（ステップＳ６）を実施する。
【００８９】
図１２に示すように、「チップボンディング」工程および「ワイヤボンディング」工程が完了した後、マトリックス基板２０上の複数の半導体チップＣＰおよびボンディングワイヤＢＷを、封止体ＥＢで覆う。「樹脂封止」工程では、例えば、トランスファモールド法を用いる。なお、図１２には、１つのデバイス領域２２のみを示している。
【００９０】
次に、図４のプロセスフローに示す「半田ボールＳＢ形成」工程（ステップＳ７）および「個片化」工程（ステップＳ８）を実施する。
【００９１】
次に、図１２に示すマトリックス基板２０のボールランドＢＬ２上に半田ボールＳＢを形成した後、図９に示す切断線ＤＬに沿って、封止体ＥＢとマトリックス基板２０を切断して個片化することにより、図１に示す半導体装置ＳＤを形成する。
【００９２】
（変形例）
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。以下に、複数の変形例を示すが、それぞれの変形例を適宜組み合わせて実施することも可能である。
【００９３】
＜変形例１＞
図１３は、上記実施の形態の図９に関する変形例である。
【００９４】
図１３では、マトリックス基板２０の正方形のチップ搭載部２３の対向する角部を結ぶように十字形にペースト状の接着層ＡＤ１を塗布する。接着層ＡＤ１の塗布領域を十字型とすることにより、半導体チップＣＰの裏面ＣＰｂに均一な膜厚で接着層ＡＤ１を形成することができる。
【００９５】
なお、上記実施の形態では、ＢＧＡ型の半導体装置を例に説明をしたが、ＱＦＰ（Quad Flat Package）型の半導体装置またはＳＯＰ（Small Outline Package）型の半導体装置にも適用可能であり、その場合、上記実施の形態の配線基板（基材）ＳＵＢが、リードフレーム（基材）に、ボンディングランドＢＬ１がリード（端子）に置換される。そして、半導体チップＣＰはリードフレームのダイパッド（タブ、チップ搭載部）の主面上に接着層ＡＤを介して搭載される。また、ダイパッドとリードとは、例えば、銅（Ｃｕ）材からなる。
【符号の説明】
【００９６】
ＡＤ、ＡＤ１  接着層
ＢＡ  ボール部
ＢＬ１  ボンディングランド（端子）
ＢＬ２  ボールランド（端子）
ＢＲ  ボンディング領域
ＢＷ  ボンディングワイヤ
ＣＬ  コア層
ＣＰ  半導体チップ
ＣＰａ  主面
ＣＰｂ  裏面
ＣＰｓ  辺
ＣＰｓｓ  側面（側壁）
ＣＲ  回路形成領域
ＤＢ１、ＤＢ２  ダイシングブレード
ＤＬ  切断線
ＥＢ  封止体（封止樹脂）
ＧＲ  ガードリング
ＧＶ１、ＧＶ２  溝
ＧＶ１ｓ、ＧＶ２ｓ  側面（側壁）
ＧＶ１ｂ  底面
ＧＶ１ｃ  接続面
ＰＡ  パッド電極
ＰＡ１  外パッド電極
ＰＡ２  内パッド電極
ＰＢＲ  プローブ領域
ＰＩ  有機保護膜（保護膜）
ＳＢ  半田ボール
ＳＤ  半導体装置
ＳＦａ、ＳＦｂ  ソルダーレジスト層
ＳＰ  半導体領域
ＳＲ  スクライブ領域
ＳＵＢ  配線基板（基材）
ＳＵＢａ  主面
ＳＵＢｂ  裏面
ＷＦ  半導体ウエハ
ＷＦａ  主面
ＷＦｂ  裏面
１  半導体基板
１ａ  主面
１ｂ  裏面
２Ｐ  ｐ型ウエル
２Ｎ  ｎ型ウエル
３  素子分離溝
３ａ  素子分離膜
４、５ａ、６、８  層間絶縁膜
５  第１層Ｃｕ配線
７  第２層Ｃｕ配線
９  第３層Ａｌ配線
１０  表面保護膜（保護膜）
１０ａ  パッド開口（開口）
２０  マトリックス基板（基材）
２１  枠部
２２  デバイス領域
２３  チップ搭載部
１００  プローブ跡（外傷）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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