(57)【要約】【課題】小型、低コストで電源装置の電力変換効率が低下する虞が少ないアクティブスナバ回路を提供する。【解決手段】本発明のアクティブスナバ回路１０は、スイッチング素子Ｑ１に並列に接続され、スイッチング素子Ｑ１のスイッチング時に生ずるサージ電圧を吸収するスナバ回路１１と、スイッチング素子Ｑ１の出力電圧を微分する微分回路１２と、微分回路１２の出力電圧が閾値電圧Ｖｔｈ以上である間はオンするトランジスタＱ２を含み、トランジスタＱ２がオンしている間のみ、スイッチング素子Ｑ１に対するスナバ回路１１の並列接続を構成するスイッチ回路１３と、を備える。【選択図】図１
2018019522.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子に並列に接続され、前記スイッチング素子のスイッチング時に生ずるサージ電圧を吸収するスナバ回路と、
前記スイッチング素子の出力電圧を微分する微分回路と、
前記微分回路の出力電圧が閾値電圧以上である間はオンする半導体スイッチを含み、前記半導体スイッチがオンしている間のみ、前記スイッチング素子に対する前記スナバ回路の並列接続を構成するスイッチ回路と、を備えるアクティブスナバ回路。
【請求項２】
請求項１に記載のアクティブスナバ回路において、前記半導体スイッチは、ＭＯＳＦＥＴである、アクティブスナバ回路。
【請求項３】
請求項２に記載のアクティブスナバ回路において、前記スナバ回路は、前記スイッチング素子のスイッチング時に生ずるサージ電圧を吸収するスナバコンデンサと、前記スナバコンデンサに直列に接続され、前記スナバコンデンサの電流を制限するスナバ抵抗と、前記スナバコンデンサの電荷を放電する放電ダイオードと、を含む、アクティブスナバ回路。
【請求項４】
請求項３に記載のアクティブスナバ回路において、前記放電ダイオードは、前記ＭＯＳＦＥＴの寄生ダイオードである、アクティブスナバ回路。
【請求項５】
請求項３又は４に記載のアクティブスナバ回路において、前記微分回路は、前記ＭＯＳＦＥＴの寄生容量を利用する構成である、アクティブスナバ回路。
【請求項６】
請求項３〜５のいずれか１項に記載のアクティブスナバ回路において、前記スナバ抵抗は、前記ＭＯＳＦＥＴの内部オン抵抗である、アクティブスナバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子のスイッチング時に生ずるサージ電圧（過電圧）から部品・回路を保護するスナバ回路に関し、特に消費電力を減少させたアクティブスナバ回路に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータ等の電源装置においてスイッチング素子のスイッチング時に生ずるサージ電圧は、スパイク状の高電圧であり、そのスイッチング素子や他の回路素子を損傷させる場合がある。このサージ電圧から回路素子を保護する技術としては、例えばスナバ回路が公知である。
【０００３】
従来の第一のスナバ回路は、整流回路の出力ノード間に直列接続された抵抗素子およびコンデンサを含む。サージ電圧のエネルギーは、コンデンサに蓄えられた後に、抵抗素子で熱として消費される。また従来の第二のスナバ回路は、整流回路の出力ノード間に直列接続されたトランジスタおよびコンデンサと、第１のコイルと電磁結合された第２のコイルと、第２のコイルの出力電圧を微分してトランジスタのゲートに与える微分回路とを含む。このスナバ回路では、整流回路にサージ電圧が発生するタイミングでトランジスタがオンし、サージ電圧のエネルギーがコンデンサに蓄えられた後に放出される（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０１−２０２１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら従来の第一のスナバ回路では、サージ電圧が発生していないタイミングでもスナバ回路が機能するため、スナバ回路を構成する抵抗等の回路素子の損失が電源装置の電力変換効率を低下させる要因となる虞がある。また従来の第二のスナバ回路では、消費電力は小さいが、回路面積が大きくなりコスト高になるという問題がある。
【０００６】
このような状況に鑑み本発明はなされたものであり、その目的は、小型、低コストで電源装置の電力変換効率が低下する虞が少ないアクティブスナバ回路を提供することにある。
【課題を解決するための手段】
【０００７】
＜本発明の第１の態様＞
本発明の第１の態様は、スイッチング素子に並列に接続され、前記スイッチング素子のスイッチング時に生ずるサージ電圧を吸収するスナバ回路と、前記スイッチング素子の出力電圧を微分する微分回路と、前記微分回路の出力電圧が閾値電圧以上である間はオンする半導体スイッチを含み、前記半導体スイッチがオンしている間のみ、前記スイッチング素子に対する前記スナバ回路の並列接続を構成するスイッチ回路とを備える。
【０００８】
微分回路の出力電圧は、スイッチング素子がターンオン又はターンオフするタイミング、すなわちサージ電圧が発生し得るタイミングにおいてのみ変化する。したがってスイッチ回路の半導体スイッチは、サージ電圧が発生し得るタイミングにおいてのみオンする。そのためスイッチング素子に対するスナバ回路の並列接続は、サージ電圧が発生し得るタイミングにおいてのみ構成されることになる。それによってサージ電圧からスイッチング素子を的確に保護することができる。そしてサージ電圧が発生しないタイミングでは、スナバ回路が機能しないので、スナバ回路を構成する回路素子の損失による電源装置の電力変換効率の低下を抑制することができる。
【０００９】
また微分回路の出力電圧波形は、サージ電圧の波形に応じて変化する。つまりサージ電圧が大きい場合には、微分回路の出力電圧が閾値電圧以上となる時間が長くなり、サージ電圧が小さい場合には、微分回路の出力電圧が閾値電圧以上となる時間が短くなる。したがってスイッチング素子にスナバ回路が並列接続される時間は、サージ電圧が大きい場合には長くなり、サージ電圧が小さい場合には短くなる。それによってスナバ回路が機能する時間をサージ電圧の大小に応じて的確に調整することができるので、サージ電圧からスイッチング素子を的確に保護しつつ、スナバ回路を構成する回路素子の損失による電源装置の電力変換効率の低下を必要最小限にすることができる。
【００１０】
これにより本発明の第１の態様によれば、電源装置の電力変換効率が低下する虞が少ないアクティブスナバ回路を提供できるという作用効果が得られる。
【００１１】
＜本発明の第２の態様＞
本発明の第２の態様は、前述した本発明の第１の態様において、前記半導体スイッチは、ＭＯＳＦＥＴである、アクティブスナバ回路である。
【００１２】
ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）は、ゲート−ソース間電圧が閾値電圧以上になるとオンする。そしてＭＯＳＦＥＴは、ゲート−ソース間電圧が大きくなるに従って内部オン抵抗が小さくなる性質を有する。したがってサージ電圧が大きい場合には、スナバ回路に電流が流れやすくなるので、スナバ回路によるサージ電圧吸収効果が大きくなる。他方、サージ電圧が小さい場合には、スナバ回路に電流が流れにくくなるので、スナバ回路によるサージ電圧吸収効果が小さくなる。
【００１３】
つまり本発明の第２の態様によれば、スナバ回路によるサージ電圧吸収効果をサージ電圧の大小に応じて的確に調整することができる。それによってサージ電圧からスイッチング素子を的確に保護しつつ、スナバ回路を構成する回路素子の損失による電源装置の電力変換効率の低下をさらに抑制することができる。
【００１４】
＜本発明の第３の態様＞
本発明の第３の態様は、前述した本発明の第２の態様において、前記スナバ回路は、前記スイッチング素子のスイッチング時に生ずるサージ電圧を吸収するスナバコンデンサと、前記スナバコンデンサに直列に接続され、前記スナバコンデンサの電流を制限するスナバ抵抗と、前記スナバコンデンサの電荷を放電する放電ダイオードと、を含む、アクティブスナバ回路である。  
本発明の第３の態様によれば、スナバ回路として構成がシンプルなＲＣスナバ回路を用いることによって、本発明に係るアクティブスナバ回路において、部品点数の削減により小型、低コスト化が可能になる。
【００１５】
＜本発明の第４の態様＞
本発明の第４の態様は、前述した本発明の第３の態様において、前記放電ダイオードは、前記ＭＯＳＦＥＴの寄生ダイオードである、アクティブスナバ回路である。  
本発明の第４の態様によれば、放電ダイオードを別個に設ける必要がないので、本発明に係るアクティブスナバ回路において、さらに部品点数の削減により小型、低コスト化が可能になる。
【００１６】
＜本発明の第５の態様＞
本発明の第５の態様は、前述した本発明の第３の態様又は第４の態様において、前記微分回路は、前記ＭＯＳＦＥＴの寄生容量を利用する構成である、アクティブスナバ回路である。  
本発明の第５の態様によれば、微分回路に別個のコンデンサを設ける必要がないので、本発明に係るアクティブスナバ回路において、さらに部品点数の削減により小型、低コスト化が可能になる。
【００１７】
＜本発明の第６の態様＞
本発明の第６の態様は、前述した本発明の第３〜第５の態様のいずれかにおいて、前記スナバ抵抗は、前記ＭＯＳＦＥＴの内部オン抵抗である、アクティブスナバ回路である。
本発明の第６の態様によれば、スナバ抵抗を別個に設ける必要がないので、本発明に係るアクティブスナバ回路において、さらに部品点数の削減により小型、低コスト化が可能になる。
【発明の効果】
【００１８】
本発明によれば、小型、低コストで電源装置の電力変換効率が低下する虞が少ないアクティブスナバ回路を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】降圧コンバータの第１実施例を図示した回路図。
【図２】降圧コンバータの動作を図示したタイミングチャート。
【図３】降圧コンバータの第２実施例を図示した回路図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２１】
図１は、降圧コンバータ１００の第１実施例を図示した回路図である。  
電源装置の一例である降圧コンバータ１００は、スイッチング素子Ｑ１、ダイオードＤ１、コイルＬ１、コンデンサＣ１、Ｃ４を備える。
【００２２】
コンデンサＣ１は、入力電圧端子ＩＮとグランド端子ＧＮＤとの間に接続されている。スイッチング素子Ｑ１は、入力電圧をスイッチングする回路素子であり、例えばＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）である。スイッチング素子Ｑ１は、当該実施例においてはＭＯＳＦＥＴであり、降圧コンバータ１００の入力電圧端子ＩＮにドレインが接続されており、コイルＬ１の一端にソースが接続されている。スイッチング素子Ｑ１のゲートは、スイッチング素子Ｑ１のスイッチングを制御して降圧コンバータ１００の出力電圧をフィードバック制御する制御回路（図示省略）に接続されている。ダイオードＤ１は、ショットキーバリアダイオードであり、グランド端子ＧＮＤにアノードが接続されており、スイッチング素子Ｑ１のソースにカソードが接続されている。コンデンサＣ４は、降圧コンバータ１００の出力電圧端子ＯＵＴとグランド端子ＧＮＤとの間に接続されている。コイルＬ１は、チョークコイルであり、コンデンサＣ４とともに整流回路を構成する。コイルＬ１は、一端がスイッチング素子Ｑ１のソースに接続されており、他端が出力電圧端子ＯＵＴに接続されている。
【００２３】
降圧コンバータ１００は、本発明に係るアクティブスナバ回路１０を備える。第１実施例においてアクティブスナバ回路１０は、スナバ回路１１、微分回路１２、スイッチ回路１３を備える。
【００２４】
スナバ回路１１は、スイッチング素子Ｑ１に並列に接続されており、スイッチング素子Ｑ１のスイッチング時に生ずるサージ電圧を吸収する回路である。より具体的にはスナバ回路１１は、直列に接続されているスナバコンデンサＣ２とスナバ抵抗Ｒ１を含むＲＣスナバ回路である。スナバコンデンサＣ２は、スイッチング素子Ｑ１のスイッチング時に生ずるサージ電圧を吸収して緩和する回路素子である。スナバ抵抗Ｒ１は、スナバコンデンサＣ２の電流を制限する電流制限抵抗である。スナバコンデンサＣ２は、一端がスイッチング素子Ｑ１のソースに接続されており、他端がスナバ抵抗Ｒ１の一端に接続されている。スナバ抵抗Ｒ１の他端は、トランジスタＱ２のドレインに接続されている。このようにスナバ回路１１として構成がシンプルなＲＣスナバ回路を用いることによって、アクティブスナバ回路１０の部品点数の削減及び小型化が可能になる。
【００２５】
微分回路１２は、スイッチング素子Ｑ１の出力電圧を微分する回路である。より具体的には微分回路１２は、コンデンサＣ３及び抵抗Ｒ２を含むＲＣ微分回路である。コンデンサＣ３は、サージ電圧の交流成分を取り出すカップリングコンデンサである。抵抗Ｒ２は、コンデンサＣ３の電流を制限する電流制限抵抗である。コンデンサＣ３は、一端がスナバコンデンサＣ２とスナバ抵抗Ｒ１との接続点に接続されており、他端が抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は、グランド端子ＧＮＤに接続されている。
【００２６】
スイッチ回路１３は、「半導体スイッチ」としてのトランジスタＱ２を含む。第１実施例においてトランジスタＱ２は、ＭＯＳＦＥＴである。より具体的にはトランジスタＱ２は、抵抗Ｒ１の他端にドレインが接続されており、グランド端子ＧＮＤにソースが接続されており、コンデンサＣ３と抵抗Ｒ２との接続点（微分回路１２の出力端子）にゲートが接続されている。トランジスタＱ２は、微分回路１２の出力電圧が閾値電圧Ｖｔｈ以上である間はオンする。スナバ回路１１は、トランジスタＱ２がオンしている間のみ、スイッチング素子Ｑ１に並列に接続される。
【００２７】
図２は、降圧コンバータ１００の動作を図示したタイミングチャートである。
【００２８】
サージ電圧は、入力電圧より高い電圧を有するパルス状の電圧であり、スイッチング素子Ｑ１がターンオンするタイミングで、スイッチング出力電圧Ｖｄ１の立ち上がり部分に発生する（タイミングＴ１）。トランジスタＱ２のゲート−ソース間電圧Ｖｇｓは、スイッチング素子Ｑ１がターンオンするタイミングで閾値電圧Ｖｔｈ以上に上昇する（タイミングＴ１）。したがってスナバ回路１１は、スイッチング素子Ｑ１がターンオンするタイミングで、スイッチング素子Ｑ１に並列に接続されて機能する状態となる。スナバコンデンサＣ２は、スイッチング素子Ｑ１がターンオンするタイミングで電流Ｉｃ２が流れ始めて充電され、それによってスナバコンデンサＣ２の電圧Ｖｃ２が上昇する（タイミングＴ１）。
【００２９】
スナバ回路１１のよってサージ電圧が吸収され、スイッチング出力電圧Ｖｄ１の電圧が入力電圧まで低下する。そのタイミングとほぼ同じタイミングで、トランジスタＱ２のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ未満に低下する（タイミングＴ２）。このトランジスタＱ２のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ未満に低下するタイミングは、微分回路１２のコンデンサＣ３の容量及び抵抗Ｒ２の大きさを調整することで所望のタイミングに設定することができる。そしてトランジスタＱ２のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ未満に低下するタイミングは、例えば実験又はコンピュータシミュレーションの結果から得られるサージ電圧の波形に基づいて、上記のようにスイッチング出力電圧Ｖｄ１の電圧が入力電圧まで低下するタイミングとほぼ同じタイミングになるように設定するのが好ましい。
【００３０】
トランジスタＱ２のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ未満に低下するタイミングで、トランジスタＱ２がオフし、スナバ回路１１がスイッチング素子Ｑ１に並列に接続されていない状態になる（タイミングＴ２）。それによってスナバコンデンサＣ２の電流Ｉｃ２が流れなくなり、スナバコンデンサＣ２の電圧Ｖｃ２の上昇が止まる（タイミングＴ２）。ここでトランジスタＱ２がオンしている時間（タイミングＴ１からＴ２までの時間）は、スナバ回路１１を効果的に機能させる上で、スナバコンデンサＣ２の充電時間よりも短い時間に設定されるのが好ましい。つまりスナバコンデンサＣ２の容量は、想定されるサージ電圧の大きさや微分回路１２の回路定数等に基づいて、トランジスタＱ２がオンしている間にサージ電圧を完全に吸収できる十分な大きさに設定されるのが好ましい。
【００３１】
そしてスイッチング素子Ｑ１がターンオフするタイミングで、トランジスタＱ２のゲート−ソース間電圧Ｖｇｓが０Ｖに低下する（タイミングＴ３）。スナバコンデンサＣ２に充電された電荷は、スイッチング素子Ｑ１がターンオフするタイミングで、トランジスタＱ２の寄生ダイオード（図示省略）を通じて放電される（タイミングＴ３）。つまり当該実施例において、トランジスタＱ２の寄生ダイオードは、スナバコンデンサＣ２の「放電ダイオード」として機能する。そしてスナバコンデンサＣ２に充電された電荷が放電されることによって、スナバコンデンサＣ２の電圧Ｖｃ２が０Ｖまで低下する（タイミングＴ４）。
【００３２】
このように本発明に係るアクティブスナバ回路１０において、微分回路１２の出力電圧（トランジスタＱ２のゲート−ソース間電圧Ｖｇｓ）は、スイッチング素子Ｑ１がターンオンするタイミング、すなわちサージ電圧が発生するタイミングにおいてのみ変化する。したがってトランジスタＱ２は、サージ電圧が発生するタイミングにおいてのみオンする。そのためスイッチング素子Ｑ１に対するスナバ回路１１の並列接続は、サージ電圧が発生するタイミングにおいてのみ構成されることになる。それによってサージ電圧からスイッチング素子Ｑ１を的確に保護することができる。そしてサージ電圧が発生しないタイミングでは、スナバ回路１１が機能しないので、スナバ回路１１を構成する回路素子の損失による降圧コンバータ１００の電力変換効率の低下を抑制することができる。
【００３３】
また微分回路１２の出力電圧波形は、サージ電圧の波形に応じて変化する。つまりサージ電圧が大きい場合には、微分回路１２の出力電圧が閾値電圧Ｖｔｈ以上となる時間（タイミングＴ１からＴ２までの時間）が長くなり、サージ電圧が小さい場合には、微分回路１２の出力電圧が閾値電圧Ｖｔｈ以上となる時間が短くなる。したがってスイッチング素子Ｑ１にスナバ回路１１が並列接続される時間は、サージ電圧が大きい場合には長くなり、サージ電圧が小さい場合には短くなる。それによってスナバ回路１１が機能する時間をサージ電圧の大小に応じて的確に調整することができるので、サージ電圧からスイッチング素子Ｑ１を的確に保護しつつ、スナバ回路１１を構成する回路素子の損失による降圧コンバータ１００の電力変換効率の低下を必要最小限にすることができる。
【００３４】
さらに本発明に係るアクティブスナバ回路１０は、微分回路１２の出力電圧でトランジスタＱ２を制御するシンプルな構成であり、特殊な駆動回路が不要である。それによって本発明に係るアクティブスナバ回路１０は、部品点数の削減及び小型化が可能になる。
【００３５】
また本発明に係るアクティブスナバ回路１０において、トランジスタＱ２は、当該実施例のようにＭＯＳＦＥＴであるのが好ましい。ＭＯＳＦＥＴであるトランジスタＱ２は、ゲート−ソース間電圧Ｖｇｓが大きくなるに従って内部オン抵抗が小さくなる性質を有する。したがってサージ電圧が大きい場合には、スナバ回路１１に電流が流れやすくなるので、スナバ回路１１によるサージ電圧吸収効果が大きくなる。他方、サージ電圧が小さい場合には、スナバ回路１１に電流が流れにくくなるので、スナバ回路１１によるサージ電圧吸収効果が小さくなる。つまりスナバ回路１１によるサージ電圧吸収効果をサージ電圧の大小に応じて的確に調整することができる。それによってサージ電圧からスイッチング素子Ｑ１を的確に保護しつつ、スナバ回路１１を構成する回路素子の損失による降圧コンバータ１００の電力変換効率の低下をさらに抑制することができる。
【００３６】
また本発明に係るアクティブスナバ回路１０は、当該実施例のように、スナバコンデンサＣ２の電荷を放電する放電ダイオードとしてトランジスタＱ２の寄生ダイオードを利用するのが好ましい。それによって放電ダイオードを別個に設ける必要がなくなるので、本発明に係るアクティブスナバ回路１０において、さらに部品点数の削減及び小型化が可能になる。
【００３７】
また本発明に係るアクティブスナバ回路１０は、微分回路１２のコンデンサＣ３を設けずに、トランジスタＱ２のドレイン−ゲート間の寄生容量を微分回路１２のコンデンサとして利用する構成としてもよい。それによって微分回路１２に別個のコンデンサを設ける必要がなくなるので、本発明に係るアクティブスナバ回路１０において、さらに部品点数の削減及び小型化が可能になる。
【００３８】
また本発明に係るアクティブスナバ回路１０は、スナバ抵抗Ｒ１を設けずに、トランジスタＱ２の内部オン抵抗をスナバ抵抗として利用する構成としてもよい。それによってスナバ抵抗を別個に設ける必要がなくなるので、本発明に係るアクティブスナバ回路１０において、さらに部品点数の削減により小型、低コスト化が可能になる。
【００３９】
図３は、降圧コンバータ１００の第２実施例を図示した回路図である。
【００４０】
第２実施例の降圧コンバータ１００は、アクティブスナバ回路１０の構成が一部異なる以外は第１実施例と同様の構成であり、共通する構成要素については同一の符号を付して詳細な説明を省略する。
【００４１】
第２実施例のアクティブスナバ回路１０は、スイッチ回路１３のトランジスタＱ２がバイポーラトランジスタであるとともに、さらにスナバコンデンサＣ２の電荷を放電する放電ダイオードＤ２を含む点で第１実施例と構成が異なる。トランジスタＱ２は、抵抗Ｒ１の他端にコレクタが接続されており、グランド端子ＧＮＤにエミッタが接続されており、コンデンサＣ３と抵抗Ｒ２との接続点（微分回路１２の出力端子）にベースが接続されている。放電ダイオードＤ２は、当該実施例ではショットキーバリアダイオードである。放電ダイオードＤ２は、グランド端子ＧＮＤにアノードが接続されており、トランジスタＱ２のコレクタと抵抗Ｒ１との接続点にカソードが接続されている。
【００４２】
このような構成でも本発明は実施可能であり、第１実施例のアクティブスナバ回路１０と同様に、上記説明した本発明による作用効果が得られる。  
尚、本発明は、上記説明した実施例に特に限定されるものではなく、特許請求の範囲に記載された発明の範囲内で種々の変形が可能であることは言うまでもない。
【符号の説明】
【００４３】
１０  アクティブスナバ回路
１１  スナバ回路
１２  微分回路
１３  スイッチ回路
１００  降圧コンバータ
Ｃ２  スナバコンデンサ
Ｄ２  放電ダイオード
Ｑ１  スイッチング素子
Ｑ２  トランジスタ
Ｒ１  スナバ抵抗
【図１】
2018019522.tif 000003
【図２】
2018019522.tif 000004
【図３】
2018019522.tif 000005