(57)【要約】      （修正有）【課題】基準クロック信号への出力信号の位相同期の改善されたトラッキングと消費電力の低減をもたらすデジタル位相同期ループ（ＤＰＬＬ）及びその動作方法を提供する。【解決手段】ＤＰＬＬ１は、低周波数基準クロック信号３に対する帰還信号の位相誤差を検出する位相検出器５を備える。ＤＰＬＬ１は、少なくとも周波数制御ワード８と、位相誤差を表す少なくとも１つの制御信号１１、１３に基づいて出力信号２を発生するデジタル制御発振器７を備える。位相検出器５は、整数位相誤差を表す第１の制御信号１１を発生するための整数回路９を備える。位相検出器５は、帰還信号６及び遅延基準クロック信号４を処理するための時間−デジタル変換器（ＴＤＣ）１４を含む分数回路１２を備える。分数回路１２は、ＴＤＣ出力１５から分数位相誤差を表す第２の制御信号１３を発生する。【選択図】図１
2018038031.tif 000002
【特許請求の範囲】
【請求項１】
出力信号（２）を基準クロック信号（３）に位相同期するためのデジタル位相同期ループ（ＤＰＬＬ）（１）であって、
前記ＤＰＬＬ（１）は、
基準クロック信号（３）に対する帰還信号（６）の位相誤差を検出するように構成された位相検出器（５）を備え、前記帰還信号（６）は、位相検出器（５）の入力に帰還されるＤＰＰＬ（１）の出力信号（２）であり、
前記ＤＰＬＬ（１）は、
少なくとも周波数制御ワード（８）と、位相によって検出された位相誤差を表す少なくとも１つの制御信号（１１，１３）とに基づいて、前記出力信号（２）を発生するように構成されたデジタル制御発振器（ＤＣＯ）検出器（５）を備え、
前記位相検出器（５）は、
整数位相誤差を表す第１の制御信号を発生するように構成された整数回路と、
前記帰還信号（６）及び遅延基準クロック信号（４）を処理するように構成された時間−デジタル変換器（ＴＤＣ）を含む分数回路（１２）とを備え、前記分数回路（１２）は、ＴＤＣ出力１５から分数位相誤差を表す第２の制御信号１３を発生するように構成されるＤＰＬＬ（１）において、
前記ＤＰＬＬ（１）は、ＴＤＣ出力（１５）をアンラップするように構成されたアンラップ部（１７）を備えるデジタル位相同期ループ（ＤＰＬＬ）（１）。
【請求項２】
初期位相同期を得るために整数回路（９）を作動させるように構成された処理部と、
最初の位相同期が得られたとき前記整数回路（９）を非活性化するように構成される請求項１に記載のＤＰＬＬ（１）。
【請求項３】
前記アンラップ部は、前記ＴＤＣ出力（１５）の絶対値の変化が所定の限界値よりも大きいときに、ＴＤＣ出力（１５）の変化と逆方向に所定のアンラップ値だけＴＤＣ出力（１５）をシフトすることによって、前記ＴＤＣ出力をアンラップするように構成される請求項１又は２に記載のＤＰＬＬ（１）。
【請求項４】
前記アンラップ部（１７）は、
後続の複数のＴＤＣ出力コード（１５）について差動演算するように構成された差動演算器（１８）と、
制限値より大きい絶対値を有する負の差動演算ＴＤＣ出力コード（２１）の場合には、アンラップ値を前記差動演算されたＴＤＣ出力コード（２１）に加えることと、
前記制限値より大きい絶対値を有する正の差動演算されたＴＤＣ出力コード（２１）の場合には、前記差動演算されたＴＤＣ出力コード（２１）から前記アンラップ値を減算することのうちのいずれかを実行することで、前記差動演算されたＴＤＣ出力コード（２１）をリラップするように構成されたリラップ部（１９）と、
前記リラップされて差動演算された複数のＴＤＣ出力コード（２２）を統合して前記アンラップされたＴＤＣ出力コード（２３）を得るように構成された積分器（２０）とを備える請求項１〜３のうちのいずれか１つに記載のＤＰＬＬ（１）。
【請求項５】
前記差動演算器（１８）はさらに、所定量の前記ＴＤＣ出力コード（１５）を前記差動演算されたＴＤＣ出力コード（２１）に漏洩するように構成される請求項４に記載のＤＰＬＬ（１）。
【請求項６】
前記ＤＰＬＬ（１）は少なくとも１つの較正ループを備え、
前記アンラップされたＴＤＣ出力（２３）が所定の範囲（２４）外にあるとき、前記アンラップ部（１７）は各較正ループを無効にするように構成され、
前記アンラップされたＴＤＣ出力（２３）が所定の範囲（２４）内に再び入ったとき、前記アンラップ部（１７）は各較正ループを再びイネーブルにするように構成される請求項１〜５のうちのいずれか１つに記載のＤＰＬＬ（１）。
【請求項７】
前記アンラップ部（１７）は、前記アンラップされたＴＤＣ出力（２３）が所定の範囲（２４）内に再び入り所定の期間（２５）が経過した後に、各較正ループを再びイネーブルするように構成される請求項６に記載のＤＰＬＬ（１）。
【請求項８】
前記ＴＤＣ（１４）は、増加するレンジ外の利得を有する請求項１〜７のうちのいずれか１つに記載のＤＰＬＬ（１）。
【請求項９】
出力信号（２）を基準クロック信号（３）に位相同期するためにデジタル位相同期ループ（ＤＰＬＬ）（１）を動作させる方法であって、
前記方法は、
（ａ）ＤＰＬＬ（１）の位相検出器（５）の第１の入力に基準クロック信号（３）を供給するステップと、
（ｂ）帰還信号（６）として出力信号（２）を位相検出器（５）の第２入力に供給するステップと、
（ｃ）基準クロック信号（３）に対する帰還信号（６）の整数位相誤差を表す第１の制御信号（１１）を、位相検出器（５）の整数回路（９）により発生するステップと、
（ｄ）位相検出器（５）の分数回路（１２）の時間−デジタル変換器（ＴＤＣ）（１４）によって、帰還信号（６）及び遅延基準クロック信号（４）を処理し、基準クロック信号（３）に対する帰還信号（６）の分数位相誤差を表す第２の制御信号（１３）をＴＤＣ出力（１５）から発生するステップと、
（ｅ）前記ＤＰＬＬ（１）のデジタル制御発振器（ＤＣＯ）（７）によって、少なくとも周波数制御ワード（８）と、第１の制御信号（１１）と第２の制御信号（１３）のうちの１つとに基づいて、出力信号（２）を再生するステップと、
（ｆ）ステップ（ｂ）〜（ｅ）を繰り返すことで、基準クロック信号（３）に対する出力信号（２）の初期位相同期を得るステップと、
（ｇ）初期位相同期を得た後に、位相検出器（５）の整数回路（９）を非アクティブにするステップと、
（ｈ）ステップ（ｂ）、（ｄ）及び（ｅ）を繰り返すことで、前記出力信号（２）の位相同期を基準クロック信号（３）に追従させるステップとを含む方法において、
前記ステップ（ｄ）は、前記ＤＰＬＬ（１）のアンラップ部（１７）により前記ＴＤＣ出力（１５）をアンラップすることをさらに含む方法。
【請求項１０】
前記アンラップ部（１７）によって前記ＴＤＣ出力（１５）のアンラップすることは、前記ＴＤＣ出力（１５）の絶対値の変化が所定の限界値よりも大きい場合に、前記ＴＤＣ出力（１５）の変化とは反対の方向に所定のアンラップ値だけＴＤＣ出力（１５）をシフトすることを含む請求項９に記載の方法。
【請求項１１】
前記アンラップ部（１７）によって前記ＴＤＣ出力（１５）のアンラップすることは、
後続の複数のＴＤＣ出力コード（１５）について差動演算することと、
制限値より大きい絶対値を有する負の差動演算ＴＤＣ出力コード（２１）の場合には、アンラップ値を前記差動演算されたＴＤＣ出力コード（２１）に加えることと、前記制限値より大きい絶対値を有する正の差動演算されたＴＤＣ出力コード（２１）の場合には、前記差動演算されたＴＤＣ出力コード（２１）から前記アンラップ値を減算することのうちのいずれか１つを実行することで、前記差動演算されたＴＤＣ出力コード（２１）をリラップすることと、
前記リラップされたＴＤＣ出力コードを統合してアンラップされたＴＤＣ出力コード（２３）を得ることとを含む請求項９又は１０に記載の方法。
【請求項１２】
後続の複数のＴＤＣ出力コード（１５）について差動演算することは、前記ＴＤＣ出力コード（１５）に所定量のＴＤＣ出力コード（１５）を加算することを含む請求項１１に記載の方法。
【請求項１３】
前記ＤＰＬＬ（１）は、少なくとも１つの較正ループを備え、
前記方法は、
前記アンラップ部（１７）によって実行されるステップであって、
前記アンラップされたＴＤＣ出力（２３）が所定の範囲（２４）外にあるとき、前記各較正ループを無効にするステップと、
前記アンラップされたＴＤＣ出力（２３）が所定の範囲（２４）内に再び入ったとき、前記各較正ループを再度有効にするステップとを含む請求項９〜１２のうちのいずれか１つに記載の方法。
【請求項１４】
前記各較正ループは、前記アンラップされたＴＤＣ出力２３が所定の範囲２４内にあったときから所定の期間（２５）の後に再びイネーブルされる請求項１３に記載の方法。
【請求項１５】
前記ＤＰＬＬ（１）の処理部（２９）によって実行されるステップであって、前記ＴＤＣ（１４）の圏外利得を増加させるステップを含む求項９〜１４のうちのいずれか１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、基準クロック信号への出力信号の位相同期の改善されたトラッキングと消費電力の低減をもたらすデジタル位相同期ループ（ＤＰＬＬ）に関する。本開示はまた、ＤＰＬＬを動作させる方法に関する。
【背景技術】
【０００２】
低電力全デジタル位相同期ループ（Ａｌｌ  Ｄｉｇｉｔａｌ  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ（ＡＤＰＬＬ））では、例えば非特許文献１に記載されるように、デジタル制御発振器（ＤＣＯ）のクロックエッジは、パワーを必要とするＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）のサイズを縮小するように、デジタル−時間変換器（ＤＴＣ）を介してリタイミングされる。初期同期中において、非同期カウンタは、ＤＣＯを較正するための位相増分器として使用される。前記カウンタは、可能な限り早急にオフに切り替えされるパワーハングリーブロック（消費電力が比較的大きいブロック）である。最終的な位相同期中においては、追跡バンクが使用され、カウンタがオフにされる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Chillara et al., "An 860μW 2.1-to-2.7GHz All-Digital PLL-Based Frequency Modulator with a DTC-Assisted Snapshot TDC for WPAN (Bluetooth Smart and ZigBee) Applications", in IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, United States, 2014.
【非特許文献２】Tasca et al., "A 2.9-to-4.0GHz fractional-N digital PLL with bang-bang phase detector and 560fs rms integrated jitter at 4.5mW power", in ISSCC Digest Technical Papers, pp.88-90, February 2011.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記設定には以下の欠点がある。すなわち、カウンタがオフであるときに、ＡＤＰＬＬは周波数妨害によって誤った同期状態に容易に引っ張られる可能性があり、このとき、カウンタをオンに戻す必要があり、これによりＡＤＰＬＬのエネルギー消費を増加させる必要がある。この誤った同期状態において、ＴＤＣ出力は、望ましくない周波数で安定点を発生する最大出力値と最小出力値との間で連続的に切り替わる。
【０００５】
本開示の目的は、基準クロック信号に対する出力信号の位相同期の改善されたトラッキングを可能にするデジタル位相同期ループを提供することにある。
【課題を解決するための手段】
【０００６】
この目的は、独立請求項１の技術的特徴を示すデジタル位相同期ループを有する開示に従って達成される。
【０００７】
本開示は、第１の態様によれば、出力信号を基準クロック信号に位相同期するためのデジタル位相同期ループ（ＤＰＬＬ）である。ＤＰＬＬは、好ましくはサブサンプリング位相検出器であって、基準クロック信号に対する帰還信号の位相誤差を検出するように構成される位相検出器を備える。帰還信号は、位相検出器の入力に帰還されるＤＰＬＬの出力信号である。ＤＰＬＬは、少なくとも周波数制御ワードと、位相検出器によって検出された位相誤差を表す少なくとも１つの制御信号とに基づいて、出力信号を発生するように構成されるデジタル制御発振器（ＤＣＯ）を備える。位相検出器は、整数位相誤差を表す第１の制御信号を発生するように構成された整数回路を含む。位相検出器は、時間−デジタル変換器（ＴＤＣ）を含む分数回路を備え、好ましくは、帰還信号及び遅延基準クロック信号を処理するように構成されたスナップショットＴＤＣを備える。前記分数回路は、分数位相誤差を表す第２の制御信号をＴＤＣ出力から発生するように構成される。ＤＰＬＬは、ＴＤＣ出力をアンラップ（unwrapping）するように構成されたアンラップ部を備える。
【０００８】
ＤＰＬＬの制限された帯域幅は位相同期状態において雑音及びスペクトル純度を最適化するために必要とされ、周波数妨害に応答してＴＤＣ出力のラップを引き起こし、その結果、誤った同期状態となる。ここで、デジタル領域におけるＴＤＣ出力のアンラップのためのアンラップ部の使用は、ＤＰＬＬのループ帯域幅を増やすことなく、ＤＰＬＬのキャプチャ又はロックインレンジを拡大できるという利点があり、このことは、出力信号のノイズの増加とスペクトル純度の低下を招くことになる。
【０００９】
アンラップはまた、周波数妨害に直面したとき、はるかに速く再同期することができ、
すなわち前の周波数出力に戻るという利点を提供する。アンラップなしで同期が遅くなる理由は、ＤＰＬＬは、平均ＴＤＣ出力において非常に小さなオフセットを検出することができ、その平均値でＤＣＯのみを制御することができるからである。ＤＰＬＬは、ＤＰＬＬの制限されたループ帯域幅のために平均値でしか制御できない。しかし、ＴＤＣ出力をアンラップするとき、ＤＣＯを制御する平均オフセットはラップアラウンドごとに大きくなる。このことは、時間の経過とともに平均値が急速に増加し、ＤＰＬＬがより早く再同期できることを意味する。
【００１０】
本開示にかかるＤＰＬＬの一実施形態によれば、ＤＰＬＬは、初期位相同期を得るために整数回路を起動するように構成された処理部を備える。処理部は、最初の位相同期が得られたとき、整数回路を非アクティブにするように構成される。
【００１１】
初期フェーズ同期を取得した後、電力が必要な整数回路を非アクティブにすることは、分数回路によって位相／周波数変化を追跡することは、ＤＰＬＬの電力消費を低減するために有益である。整数回路をアクティブ／非アクティブにするために設けられたこの処理部は、アンラップ部の機能を提供する処理部と同じ処理部であってもよく、別個の処理部であってもよい。
【００１２】
初期位相同期は、整数回路と分数回路の両方をアクティブにして得られる位相同期であり、その後電力を必要とする整数回路は不活性化され、より少ない電力を消費する分数回路は更なる位相追跡を実行する。
【００１３】
本開示にかかるＤＰＬＬの一実施形態によれば、ＤＣ出力の絶対値の変化が所定の限界値よりも大きいときに、ＴＤＣ出力を所定のアンラップ値だけＴＤＣ出力の変化と反対の方向にシフトさせることによって、アンラップ部は、ＴＤＣ出力をアンラップするように構成される。ＴＤＰＬＬは、例えば、最大ＴＤＣ出力コードより絶対値が大きいＴＤＣ出力の負の変化のときに最大ＴＤＣ出力コードの２倍をＴＤＣ出力に加えることによって、そして、ＴＤＣ出力の正の変化が最小ＴＤＣ出力コードよりも大きいときには。ＴＤＣ出力から最小ＴＤＣ出力コードの２倍を引くことによって提供されてもよい。
【００１４】
後続のＴＤＣ出力コード間のジャンプが大きすぎる場合、すなわち所定の限界値よりも大きい場合における、所定のアンラップ値によるＴＤＣ出力のシフトは、ＤＰＬＬの設計を複雑にすることなく、ＴＤＣ出力の迅速なアンラップを得る簡単な手段である。
【００１５】
本開示にかかるＤＰＬＬの一実施形態によれば、アンラップ部は、後続のＴＤＣ出力コードに対して差動演算するように構成された差動演算器を備える。アンラップ部は、制限値より大きい絶対値を有する負の差動演算ＴＤＣ出力コードの場合には、差動演算されたＴＤＣ出力コードにアンラップ値を追加することと、制限値より大きい絶対値を有する正の差動演算ＴＤＣ出力コードの場合には、前記差動演算されたＴＤＣ出力コードからアンラップ値を減算することのいずれかによって、差動演算されたＴＤＣ出力コードをリラップするように構成されたリラップ部を備える。アンラップ部は、リラップされた差動演算ＴＤＣ出力コードを積分してアンラップされたＴＤＣ出力コードを得るように構成された積分器を備える。
【００１６】
本開示にかかるＤＰＬＬの一実施形態によれば、前記差動演算器はさらに、所定量のＴＤＣ出力コードを、前記差動演算されたＴＤＣ出力コードに漏洩するように構成される。
【００１７】
所定量のＴＤＣ出力コードを差動演算されたＴＤＣ出力コードにリークさせること、すなわち、差動演算漏洩差動演算器である差動演算器は、ＴＤＣコードの残りのＤＣ成分を除去することができるという利点を有する。
【００１８】
本開示にかかるＤＰＬＬの一実施形態によれば、ＤＰＬＬは、例えばＤＰＬＬパラメータを較正するために使用される少なくとも１つの較正ループを備える。アンラップ部は、アンラップされたＴＤＣ出力が所定のレンジ外である場合に、各較正ループを無効にするように構成される。アンラップ部は、好ましくは所定の期間後に、アンラップされたＴＤＣ出力が所定の範囲内に再び入ったときに、各較正ループを再びイネーブルにするように構成される。
【００１９】
較正ループは、ＤＰＬＬが位相同期状態にあると仮定したときにしばしば動作するように設計されるので、アンラップされたＴＤＣ出力によって容易に追跡される周波数外乱の存在下で較正ループを無効にすることは有益である。このことは、ＤＰＬＬは、較正ループによって干渉されることなく、位相同期を再獲得することが可能になる。
【００２０】
アンラップされたＴＤＣ出力が再び所定の範囲内に入ったときに所定期間後にのみ較正ループを再び有効にすることは、ＤＰＬＬには、較正ループによって干渉されることなく、安定した位相同期を達成するのに十分な時間が与えられるという利点がある。これによって、再有効化又は再アクティブ化されたときに較正ループの良好な動作を保証する。
【００２１】
本開示の第１の態様と組み合わせることができる本開示の第２の態様において、ＴＤＣは、増加されたレンジ外利得を有する。ＴＤＣは、例えば、最小ＴＤＣ出力コードと最大ＴＤＣ出力コードとを所定の利得係数で乗算することにより、増加されたレンジ外の利得を有するように構成される。ＴＤＣは、例えば、所定の増加値で最大ＴＤＣ出力値の出力コードを増加させることにより、及び／又は、所定の減少値で最小ＴＤＣ出力値の出力コードを減少させることによって、レンジ外の利得が増加するように設定される。
【００２２】
ＴＤＣ出力をアンラップする代わりに、デジタル領域におけるＴＤＣのレンジ外利得を増加させることは、ＰＬＬのループ帯域幅を増加させる必要がなく、ＤＰＬＬの捕捉又はロックインレンジを増加させる別の有利な方法であり、このことは、出力信号のノイズの増加とスペクトル純度の低下を招くことになる。
【００２３】
ＴＤＣのレンジ外利得は、ＴＤＣ出力コードを処理する処理部によって増加させることができる。この処理部は、整数回路を活性化／非活性化する機能を提供する処理部と同じ処理、及び／又はアンラップ部の機能性を提供する処理部と同じ処理部であってもよいし、しかし、これらが別個の処理部であってもよい。
【００２４】
本開示の第１の態様、すなわちＴＤＣ出力のアンラップと、本開示の第２の態様との組み合わせは、両方の態様が互いに強化するという利点を提供する。従って、この組み合わせにより、個々の態様の捕捉又はロックインレンジの増加から予想されるよりも、ＤＰＬＬのキャプチャ又はロックインレンジが大幅に増加する。
【００２５】
さらに、本開示は、第１の態様によれば、出力信号を基準クロック信号に位相同期させるデジタル位相同期ループ（ＤＰＬＬ）を動作させる方法であって、当該方法は、基準クロック信号をＤＰＬＬの位相検出器の第１の入力に供給するステップ（ａ）を含む。当該方法は、出力信号を帰還信号として位相検出器の第２の入力に供給するステップ（ｂ）を含む。当該方法は、位相検出器の整数回路によって、基準クロック信号に対する帰還信号の整数位相誤差を表す第１の制御信号を発生するステップ（ｃ）を含む。当該方法は、位相検出器の分数回路の時間−デジタル変換器（ＴＤＣ）によって、帰還信号及び遅延基準クロック信号を発生し、ＴＤＣ出力から、基準クロック信号に対する帰還信号の分数位相誤差を表す第２の制御信号を発生するように処理するステップ（ｄ）を含む。当該方法は、デジタル制御発振器（ＤＣＯ）を用いて、少なくとも周波数制御ワードと、第１の制御信号及び第２の制御信号のうちの少なくとも１つとに基づいて、出力信号を再生するステップ（ｅ）を含む。当該方法は、ステップ（ｂ）から（ｅ）を繰り返すことで、基準クロック信号への出力信号の初期位相同期を得るためのステップ（ｆ）を含む。当該方法は、初期位相同期を得た後、位相検出器の整数回路を非アクティブにするステップ（ｇ）を含む。当該方法は、ステップ（ｂ）、（ｄ）及び（ｅ）を繰り返すことで、基準クロック信号に対する出力信号の位相同期を追跡するためのステップ（ｈ）を含む。ステップ（ｄ）はさらに、ＤＰＬＬのアンラップ部を用いて、ＴＤＣ出力のアンラップを行う。
【００２６】
本開示にかかる方法及びその実施形態の利点は、本開示及びその実施形態にかかるＤＰＬＬに関して論じたものと同様である。
【００２７】
本開示にかかる方法の一実施形態において、アンラップ部によるＴＤＣ出力のアンラップは、ＴＤＣ出力の絶対値の変化が所定の限界値よりも大きいときに、ＴＤＣ出力の変化とは逆の方向に所定のアンラップ値だけＴＤＣ出力をシフトすることを含む。
【００２８】
本開示にかかる方法の一実施形態において、アンラップ部によるＴＤＣ出力のアンラップは、後続のＴＤＣ出力コードを差動演算することを含む。アンラップ部によるＴＤＣ出力のアンラップは、制限値より大きい絶対値を有する負の差動演算ＴＤＣ出力コードの場合に差動演算されたＴＤＣ出力コードにアンラップ値を追加することと、制限値より大きい絶対値を有する正の差動演算ＴＤＣ出力コードの場合に前記差動演算されたＴＤＣ出力コードからアンラップ値を減算することのいずれか１つによって、差動演算されたＴＤＣ出力コードをリラップすることを含む。アンラップ部によるＴＤＣ出力のアンラップは、リラップされて差動演算されたＴＤＣ出力コードを積分することでアンラップされたＴＤＣ出力コードを得ることを含む。
【００２９】
本開示にかかる方法の一実施形態において、後続のＴＤＣ出力コードを差動演算することは、所定量のＴＤＣ出力コードを差動演算されたＴＤＣ出力コードに追加することを含む。
【００３０】
本開示にかかる方法の一実施形態において、ＤＰＬＬは、少なくとも１つの較正ループを備え、例えば、ＤＰＬＬパラメータを較正するために使用される。この方法はさらに、アンラップされたＴＤＣ出力が所定のレンジ外である場合に、各較正ループを無効にするアンラップ部によって実行されるステップを含む。この方法はさらに、アンラップされたＴＤＣ出力が所定の範囲内に再び入ったときに、好ましくは所定の期間後に、各較正ループを再びイネーブルにするアンラップ部によって実行されるステップを含む。
【００３１】
本開示の第２の態様において、これは本開示の第１の態様と組み合わせることができ、この方法は、ＴＤＣの圏外利得を増加させるＤＰＬＬの処理部によって実行されるステップを含む。
【００３２】
本開示は、さらに解明されるであろう。以下の説明及び添付の図面を用いて説明する。
【図面の簡単な説明】
【００３３】
【図１】本開示の一実施形態にかかるＤＰＬＬの概略図を示す。
【図２】２ＭＨｚの周波数外乱に応答して、位相同期状態をもたらす、図１のＤＰＬＬの周波数出力を示す。
【図３】３ＭＨｚの周波数外乱に応答して、誤った同期状態となる、図１のＤＰＬＬの周波数出力を示す。
【図４】誤った同期状態をもたらす周波数外乱に応答して、図１のＤＰＬＬのＴＤＣ出力を示す。
【図５ａ】通常のレンジ外利得を有するＴＤＣのＴＤＣ出力利得曲線を示す。
【図５ｂ】増加したレンジ外利得を有するＴＤＣのＴＤＣ出力利得曲線を示す。
【図６】３ＭＨｚの周波数外乱に応答してＴＤＣのレンジ外利得を増加して位相同期状態となる、図１のＤＰＬＬの周波数出力を示す。
【図７】４ＭＨｚの周波数外乱に応答してＴＤＣのレンジ外利得を増加して誤った同期状態となる、図１のＤＰＬＬの周波数出力を示す。
【図８】図１のＤＰＬＬのアンラップ部の概略図を示す。
【図９】ＴＤＣのレンジ外利得の増加とＴＤＣ出力のアンラップの両方を有する、図１のＤＰＬＬのＴＤＣ出力を示す。
【図１０】＋１５ＭＨｚの周波数外乱に応答して、ＴＤＣのレンジ外利得の増加とＴＤＣ出力のアンラップの両方を有する位相同期状態となる、図１のＤＰＬＬの周波数出力を示す。
【図１１】−１５ＭＨｚの周波数外乱に応答して、ＴＤＣのレンジ外利得の増加とＴＤＣ出力のアンラップの両方を有する位相同期状態となる、図１のＤＰＬＬの周波数出力を示す。
【図１２】アンラップされたＴＤＣ出力に応答して、図１のＤＰＬＬにおける較正ループの活性化／非活性化を示す。
【発明を実施するための形態】
【００３４】
本開示は、特定の実施形態に関して特定の図面を参照して説明するが、本開示はそれに限定されず、特許請求の範囲によってのみ限定される。記載された図面は概略的なものに過ぎず、限定的ではない。図面では、いくつかの要素のサイズは、説明のために誇張されており、縮尺通りに描かれていない場合がある。寸法及び相対的な寸法は、本開示の実施の実際の低減に必ずしも対応していない。
【００３５】
さらに、説明及び特許請求の範囲における第１、第２、第３などの用語は、類似の要素を区別するために使用され、必ずしも連続的又は時間的な順序を記述するためのものではない。これらの用語は、適切な状況下で交換可能であり、開示の実施形態は本明細書に記載又は例示される以外の順序で動作することができる。
【００３６】
また、説明及び特許請求の範囲における上、下、上、下等の用語は、説明目的で使用され、必ずしも相対的な位置を説明するためではない。そのように使用される用語は、適切な状況下で交換可能である。本明細書に記載された開示の実施形態は、本明細書に記載又は図示される以外の方向で動作することができる。
【００３７】
さらに、種々の実施形態は「好ましい」と呼ばれるが、例示的な様式として解釈されるべきである。この開示は、本開示の範囲を限定するものではなく実施されてもよい。特許請求の範囲で使用される用語「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、列挙された要素又はその後に列挙されたステップに限定されると解釈されるべきではなく、それらの要素又はステップを排除するものではないが、言及した特徴、整数、ステップ又は構成要素の存在を特定するものとして解釈される必要があり、１つ又は複数の他の特徴、整数、ステップ又は構成要素、又はそれらのグループの存在又は追加を排除するものではない。従って、「Ａ及びＢを含むデバイス」という表現の範囲は、コンポーネントＡ及びＢのみからなるデバイスに限定されるべきではなく、むしろ本開示に関しては、デバイスの唯一の列挙された構成要素はＡ及びＢであり、さらに請求項はこれらの構成要素の等価物を含むものとして解釈されるべきである。
【００３８】
本開示の文脈内では、用語「デジタル制御発振器」又は「ＤＣＯ」は、直接的又は間接的に制御又は操作され、もしくは１つ又は複数のデジタル制御ワードによって処理される制御発振器を意味する。ＤＣＯは直接制御され、１つ又は複数のデジタル制御ワードによって実行される、例えば、一般に知られているＤＣＯである。しかし、ＤＣＯは、ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−ＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）の後に電圧制御発振器（ＶＣＯ）を組み合わせたものであってもよい。この組み合わせにより、ＤＣＯに提示される任意のデジタル制御ワードは、ＤＡＣによってアナログ信号に変換され、そのアナログ信号がＶＣＯを制御する。
【００３９】
図１は、本開示の一実施形態にかかるサブサンプリングＤＰＬＬ１を示す。２点注入２６は、広帯域周波数変調のために配備される。低周波変調データＦＭＬＰは、周波数制御ワードＦＣＷ８に加えられる。高周波変調データＦＭＨＰは、遅延補償２８の後に、デジタル制御発振器ＤＣＯ７を制御する制御ワード２７に追加される。２点注入２６は、変調帯域幅がＤＰＬＬ１の帯域幅を超えることを可能にする。スナップショット技術は、動作速度を低下させるために、時間−デジタル変換器ＴＤＣ１４に実装される。ＴＤＣ１４は、低周波数基準クロック信号３でＲＦクロックエッジＣＫＶＤ２を「サブサンプリング」し、サンプリング周波数をＧＨｚ周波数から基準周波数Ｆｒｅｆに減少させる。デジタル時変換器（ＤＴＣ）１６は、分数Ｎ（Ｎ分周）動作で位相予測を実行するために採用され、その間、ＴＤＣ１４の検出範囲を７０％以上も減少させる。ＤＴＣ１６とスナップショットの組み合わせは、従来のＴＤＣと比較して約２００倍の電力削減を実現する。さらに、バンバンＰＬＬのシングルビットＴＤＣ実装と比較して、例えば、非特許文献２では、マルチビットＴＤＣ１４はソフトフェーズエラー情報を提供することができ、より洗練された較正アルゴリズム又は拡張アルゴリズムを展開することを可能にし、高いノイズに依存するループのダイナミクスと低周波のセトリングの問題を回避する。
【００４０】
整数位相誤差（周波数取得の場合）及び分数位相誤差（位相取得の場合）は、整数回路９と分数回路１２とでそれぞれ別々に処理される。整数回路９は、整数位相検出用のＲＦカウンタ１０を備え、当該ＲＦカウンタ１０は典型的には電力不足であり、その理由は、ＲＦクロック（ＣＫＶＤ２）によって連続的にトリガされるからである。加えて、整数及び小数の位相誤差は、デジタル領域で結合され、２つの独立した位相誤差検出の間のタイミングのずれに起因する可能性のある「周期的位相のグリッチ」は、高い分数スプリアスにつながる。このため、周波数同期ループ（Ｆｒｅｑｕｅｎｃｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）ＦＬＬとして機能する整数回路９における整数位相検出は、ＤＰＬＬ１が初期位相同期を獲得した後に、完全にシャットダウンされ、ゲート制御される。従って、ＤＰＬＬ１は、分数回路１２のスナップショットＴＤＣ１４のみに依存して、位相同期状態（すなわち、トラッキング）を取得し維持し、このことは、消費電力を節約し、また周期的な位相グリッチの発生を回避する。整数回路９の非活性化は、ＤＰＬＬ１の処理部（図示せず）によって制御することができる。
【００４１】
ＤＰＬＬ１は同期状態において良好な位相雑音性能を有するが、それは、整数回路９の助けを借りずに、非常に制限された「ロックインレンジ」又は「キャプチャレンジ」を有する。ＤＰＬＬ１が位相同期状態にあり、周波数の急激な変化に直面している場合における周波数範囲であるロックイン又はキャプチャ範囲は、サイクルスリップを起こすことなく位相同期を得ることができる。
【００４２】
ロックインレンジ内の周波数外乱に対する応答を図２に示し、図２は２ＭＨｚの周波数外乱２０４に応答して、時間の関数としてのＤＰＬＬ１の周波数出力のプロットを示す。
プロットは、ＤＰＬＬ１は位相同期状態にある第１のセクション２０１におけるＤＰＬＬ１の安定した周波数出力を示す。２ＭＨｚの周波数外乱２０４に直面すると、周波数出力はより高い周波数に上方にジャンプする。しかし、この２ＭＨｚの周波数外乱２０４に対して、ＤＰＬＬ１は、制限された時間期間２０２の後に位相同期を再取得することができ、周波数出力は最終セクション２０３の初期の安定した周波数出力に引き戻される。
【００４３】
ロックインレンジ外の周波数外乱に対する応答を図３に示し、図３は３ＭＨｚの周波数外乱３０４に応答して、時間の関数としてのＤＰＬＬ１の周波数出力のプロットを示す。プロットは、ＤＰＬＬ１は位相同期状態にある第１のセクション３０１におけるＤＰＬＬ１の安定した周波数出力を示す。３ＭＨｚの周波数外乱３０４に直面すると、周波数出力はより高い周波数に上方にジャンプする。しかし、この３ＭＨｚの周波数外乱３０４に対して、ＤＰＬＬ１はもはや位相同期状態に回復することができず、周波数出力は最終セクション３０３において誤った同期状態に終わる。
【００４４】
ロックインレンジ外の周波数外乱の場合、ＴＤＣ出力１５のサイクルスリップによりＤＰＬＬ１が不安定になり、このことは図４に示される。この図は、５０マイクロ秒でロックインレンジ外の周波数外乱４０４に応答して、ＴＤＣ出力１５と、時間の関数としてのＴＤＣ出力１５の移動平均１５０（３２０サンプル）の両方のプロットを示す。プロットは、第１のセクションにおいてゼロ付近で平均する安定したＴＤＣ出力１５を示し、ここでＤＰＬＬ１は位相同期状態にある。５０マイクロ秒で周波数外乱４０４に直面すると、ＴＤＣ出力１５は不安定になり、最小値と、最大値と、最後のセクション４０３における中間ＴＤＣ出力コード１５の一部との間で変化する。しかしながら、平均ＴＤＣ出力１５０はゼロに近いままであり、ＴＤＣ出力１５から発生された第２の制御信号１３も平均してゼロ付近にあり、その結果第２の制御信号１３からＤＣＯ７によって発生された出力信号２が平均して変化しないようにする。従って、ＤＰＬＬ１の誤った同期状態が生じる。
【００４５】
ＤＰＬＬ１の最適安定性と２次システムの安定化挙動を保証するためにＤＰＬＬ１の減衰係数ξが約０．７となるように設計すると仮定すると、ＤＰＬＬ１のループ帯域幅ωＬｏｏｐ、固有周波数ωｎ及びロックインレンジωＬＩは次式のように近似することができる。
【００４６】
【数１】
2018038031.tif 000003
【００４７】
ここで、αはループフィルタ、すなわち分数回路１２の比例パスの利得であり、ρは整数回路９の利得である。一方で、ＤＰＬＬ１は、例えば基準クロック信号３、ＤＴＣ１６、又はＴＤＣ１４である基準パスに導入されたノイズ及びスパーを抑制するために、かなり狭いループ帯域幅ωＬｏｏｐを有することを好む（典型的には数百ｋＨｚのオーダー）。他方、小さなループ帯域幅は、ＤＰＬＬ１を周波数摂動又は外乱に対して脆弱にし、これにより通常の動作中は信頼性がない。
【００４８】
いま、本開示の異なった概念にかかる第２及び第１の性能向上技術について説明する。
【００４９】
Ａ．レンジ外利得の増加
第２の強化技術（本開示の第２の態様）によれば、増加したレンジ外利得を有する４ビットＴＤＣ１４が使用され、そのＴＤＣ出力利得曲線１５００が、通常のレンジ外利得を有する４ビットＴＤＣ１４の代わりに、図５ｂに示されている。また、通常のレンジ外利得のＴＤＣ出力利得曲線１５００が図５ａに示されている。
【００５０】
通常のレンジ外利得を有するＴＤＣ１４のＴＤＣ出力１５がその線形範囲５０１１内にあるとき、すなわち−８から＋７までのＴＤＣ出力コード１５の全４ビット線形範囲において、位相誤差は通常の重み付けを有し、ＤＰＬＬ１は通常のループ帯域幅を有する。
【００５１】
増加したレンジ外利得を有するＴＤＣ１４のＴＤＣ出力１５がその線形範囲５０１２内にあるとき、すなわちＴＤＣ出力コード１５は−７から＋６のとき、位相誤差も通常の重み付けを有し、ＤＰＬＬ１は通常のループ帯域幅を有する。しかしながら、フルスケールのＴＤＣ出力１５が検出されると、すなわち、最小ＴＤＣ出力コード１５が−８であって最大ＴＤＣ出力コード１５が＋７である場合には、例えば、図１に図示される分数回路１２の処理部２９はより高い重み付けを提供し、分数回路１２の比例利得αを等価的に増加させ、ひいてはロックインレンジも増加させる。
【００５２】
従って、第２の強調技術を用いて提示されたＤＰＬＬ１は、位相同期状態において雑音及びスペクトル純度に対して最適化された通常のループ帯域幅を有し、周波数妨害に対するより良い耐性のための拡張されたロックインレンジを有する。さらに、増加したＴＤＣレンジ外利得を有するＤＰＬＬ１もより速い安定化速度を有し、迅速に起動したり別のチャンネルに切り替えることができる。これにより、例えばＢｌｕｅｔｏｏｔｈ（登録商標）Ｌｏｗ  Ｅｎｅｒｇｙ（ＢＬＥ）のような頻繁に使用される無線システムの一例において平均消費電力が大幅に削減され、このロックインレンジ拡張技術の実装は、ＤＰＬＬ１ではかなり簡単である。
【００５３】
ＤＰＬＬ１の周波数出力における周波数外乱６０４に対する応答を図６に示す。この図は、３ＭＨｚの周波数外乱６０４に応答して、時間の関数としてのＤＰＬＬ１の周波数出力のプロットを示す。３ＭＨｚの周波数外乱６０４は図３の周波数外乱３０４と同じ大きさである。プロットは、ＤＰＬＬ１は位相同期状態にある第１のセクション６０１におけるＤＰＬＬ１の安定した周波数出力を示す。３ＭＨｚの周波数外乱６０４に直面した場合、周波数出力はより高い周波数に上方にジャンプする。しかし、図３の３ＭＨｚの周波数外乱３０４と比較して、ＤＰＬＬ１は、制限された時間期間６０２の後に位相同期を再取得することができ、周波数出力は最終セクション６０３の初期安定周波数出力に引き戻される。このことは、レンジ外の利得が増加したＴＤＣ１４によって引き起こされ、このことはＤＰＬＬ１を迅速に位相同期状態に戻すために、より強い帰還力を提供する。
【００５４】
より大きな周波数外乱に対する応答を図７に示し、これは、４ＭＨｚの周波数外乱７０４に応答して、時間の関数としてのＤＰＬＬ１の周波数出力のプロットを示す。プロットは、ＤＰＬＬ１は位相同期状態にある第１のセクション７０１におけるＤＰＬＬ１の安定した周波数出力を示す。４ＭＨｚの周波数外乱７０４に直面すると、周波数出力はより高い周波数に上方にジャンプする。しかしながら、この４ＭＨｚの周波数外乱７０４に対して、ＤＰＬＬ１はもはや位相同期状態に回復することができず、最終セクション７０３において、周波数同期アウト状態が再び誤った同期状態になる。
【００５５】
これは、第２の強化技術を使用すると、すでにロックイン又はキャプチャ範囲が増加していることがわかる。しかしながら、第１の改善技術（本開示の第１の態様）において更なる改良が見出され、このことは第２の強化技術と組み合わせて以下に説明するが、第２の強化技術とは独立して使用することもできる。
【００５６】
Ｂ．ＴＤＣ出力のアンラップ
ＴＤＣ１４の出力１５を観察すると、ＴＤＣ出力１５は位相軌道の小さな部分として見ることができることを実現した。この目的のために構成された処理部１７、すなわちアンラップ部１７（図１に示す）によって、この位相軌道をデジタル領域で適切にアンラップすることにより、ループフィルタに対してより良好な位相軌道が提供され、観測された誤った同期状態が省略され得る。従って、アンラップはロックインレンジ又はキャプチャ範囲を拡張する。
【００５７】
本開示にかかる一実施形態において、アンラップは、後続のＴＤＣ出力コード１５の間の差を見ることによって実行されてもよい。ＴＤＣ出力１５の増加が所定の限界値よりも大きい場合、所定のアンラップ値がＴＤＣ出力１５から減算され、その結果、大きすぎる上向きのジャンプは下方に補正される。ＴＤＣ出力１５の減少が前記所定の限界値よりも大きい場合、所定のアンラップ値がＴＤＣ出力コード１５に加えられ、大きすぎる下方へのジャンプは上方に補正される。しかしながら、位相軌道を適切に再構築するために、他の既知の方法を使用することができることは、当業者には明らかであるべきである。
【００５８】
図８は、本開示の一実施形態にかかるアンラップ部１７の概略図を示す。アンラップ部１７は、３つの主要構成要素である、差動演算器１８とそれに続く包絡線１９と積分器２０を備える。
【００５９】
差動演算器１８は、後続のＴＤＣ出力コード１５の差を演算し、差動演算されたＴＤＣ出力コード２１（Δ＿ｉｎ）をアンラップ部１７のリラップ処理部１９に転送して他の処理させるために設けられる。この実施形態にかかる差動演算器１８は、わずかに漏洩しやすい差動演算器１８として提供され、所定の量のＴＤＣ出力コード１５を、その出力において差動演算されたＴＤＣ出力コード２１（Δ＿ｉｎ）に追加又は「漏洩」する。これにより、差動演算器１８のリーク制御部１８１にリーク係数Ｋを設定することにより、「漏洩」の量が制御される。微少漏洩差動演算器１８である差動演算器１８は、ＴＤＣコードの左上のＤＣ成分の除去を可能にする。
【００６０】
リラップ（再ラップ）部１９は、差動演算されたＴＤＣ出力コード２１（Δ＿ｉｎ）を次式に従ってリラップするために設けられている。
【００６１】
Δ＿ｏｕｔ＝（２Ｃ−｜Δ＿ｉｎ｜）＊ｉｎｖ（ｓｉｇｎ（Δ＿ｉｎ））
【００６２】
従って、限界値であるＴＤＣ出力利得Ｃよりも絶対値が大きい負／正の差動演算ＴＤＣ出力コード２１（Δ＿ｉｎ）の場合には、差動演算されたＴＤＣ出力コード２１（Δ＿ｉｎ）に／から、ＴＤＣ出力利得２Ｃの２倍（すなわち、アンラップ値）をそれぞれ加算又は減算することによりリラップする。この動作は、例えば以下の動作により、リラップ部１９において実行されてもよい。
（ａ）リラップ部１９の第１の部分１９１において、ＴＤＣ出力利得Ｃを差動演算されたＴＤＣ出力コード２１（Δ＿ｉｎ）に加算し、
（ｂ）リラップ部１９の第２部分１９２におけるＴＤＣ出力利得２Ｃを２倍にすることにより、ＴＤＣ出力コード２１（Δ＿ｉｎ）とＴＤＣ出力利得Ｃとの和の除算の係数を計算し、
（ｃ）リラップ部１９の第３の部分１９３において得られたモジュラスから出力利得Ｃを減算し、その結果、リラップされた差動演算ＴＤＣ出力コード２２（Δ＿ｏｕｔ）が得られる。
さらに、リラップ部１９は、リラップされた差動演算ＴＤＣ出力コード２２（Δ＿ｏｕｔ）を、さらなる処理のためにアンラップ部１７の積分器２０に転送するために設けられている。
【００６３】
積分器２０は、リラップされた差動演算ＴＤＣ出力コード２２（Δ＿ｏｕｔ）を積分するために設けられている。このことは、その後のリラップされた差動演算ＴＤＣ出力コード２２（Δ＿ｏｕｔ）を一緒に加えることによって、アンラップされたＴＤＣ出力コード２３が得られる。
【００６４】
ＴＤＣ出力コード１５のアンラップ処理の結果を図９に示す。このグラフは、ラップされたＴＤＣ出力コード１５（入力サンプル、円）を示し、これはアンラップされたＴＤＣ出力コード２３（出力サンプル、正方形）とともにアンラップ部１７に供給され、これはアンラップ部１７により出力される。実線はＴＤＣ出力利得曲線１５００を示し、そこから、この実施形態では、ＴＤＣ１４には、レンジ外の利得が増加していることがわかる。しかし、例えば、図５ａのＴＤＣ１４のように、増加したレンジ外利得を持たないＴＤＣ１４も使用することができることを明らかでなければならない。このグラフは、アンラップ部１７に入力サンプルとして与えられた、最初の４つのＴＤＣ出力コード１５１〜１５４に対してアンラップが不要であり、その理由はＴＤＣ出力利得Ｃの限界値よりも小さい量だけ後で増加するからである。従って、アンラップ部１７により出力サンプルとして出力される、最初の４つのアンラップされたＴＤＣ出力コード２３１〜２３４は、最初の４つのＴＤＣ出力コード１５１〜１５４と同じである。しかし、第４のＴＤＣ出力コード１５４と第５のＴＤＣ出力コード１５５との間において、ＴＤＣ出力１５が減少しており、これはＴＤＣ出力利得Ｃの限界値よりも大きい。この減少は、第５のＴＤＣ出力コード１５５を、ＴＤＣ出力利得の２倍のアンラップ値（すなわち、２Ｃ）で上方にシフトすることによって、アンラップ部１７によって補正され、第５のアンラップされたＴＤＣ出力コード２３５が得られる。アンラップ処理は、アンラップ部１７に入力サンプルとして供給されるその後のすべてのＴＤＣ出力コード１５に対して繰り返され、結果として、ＴＤＣ出力のアンラップされた位相軌跡２３を得る。
【００６５】
ＤＰＬＬ１の周波数出力に対するアンラップ処理の結果を図１０及び図１１に示す。これらの図は、＋１５ＭＨｚ及び−１５ＭＨｚの周波数外乱１０４，１１４に応答して、時間の関数としてのＤＰＬＬ１の周波数出力のプロットを示す。プロットは、整数回路９及び分数回路１２の両方が活性化されたＤＰＬＬ１が第１のセクション１００，１１０において初期位相同期を得ることを示す。最初の位相同期の後、整数回路９は不活性化され、そして周波数妨害なしに、ＤＰＬＬ１は、周波数出力の第２のセクション１０１，１１１において位相同期状態のままである。しかし、それぞれ＋１５ＭＨｚ及び−１５ＭＨｚの周波数外乱１０４，１１４に直面すると、周波数出力は、それぞれ上方及び下方に、より高い周波数及びより低い周波数にジャンプする。しかし、このような大きな周波数外乱があっても、図７の＋４ＭＨｚの周波数外乱４０４と比較して、ＤＰＬＬ１は、周波数出力の第３のセクション１０２，１１２における位相同期を再取得することができ、その結果、周波数出力が最終セクション１０３，１１３の初期の安定した周波数出力に引き戻されるようにする。このことは、ＴＤＣ１４と増加したレンジ外利得との組み合わせによって引き起こされ、これにより、強力な帰還力とＴＤＣ出力１５のアンラップを提供し、修正された帰還力を提供して、ＤＰＬＬ１を迅速に位相同期状態に戻す。それによって、ＴＤＣ１４のレンジ外利得を増加させる第２の強化技術のみを用いる場合におけるはるかに小さいロックインレンジ±３ＭＨｚと、エンハンスメントテクニックのどれも使用されていないときの±２ＭＨｚのロックインレンジとに比較して、ＤＰＬＬ１のロックインレンジが大幅に拡大される。
【００６６】
図１０及び図１１はまた、ＤＰＬＬ１が図２及び図６の位相同期を再取得するのに必要な時間期間２０２，６０２と比較して、ＴＤＣ出力１５のアンラップ処理がどのようにしてＤＰＬＬが位相同期をより迅速に再獲得することを可能にするか（速い再同期）を示す。一方、図２及び図６において、ＤＰＬＬ１が位相同期を再取得するために必要な時間期間２０２，６０２は、約１００〜２００マイクロ秒であり、ＤＰＬＬ１は、図１０及び図１１において１０マイクロ秒未満の時間で位相同期を再取得することができる。アンラップされたＴＤＣ出力２３が通常のＴＤＣ出力範囲の外側に広がる可能性があるため、このことは、それによって、ＤＣＯ７に迅速に強い制御を提供する一方、アンラップすることなしに、ＤＣＯ７はＴＤＣ出力１５のゆっくりと変化する平均によって制御される。
【００６７】
また、第１のエンハンス技術を第２のエンハンス技術なしで使用すると、±８ＭＨｚのロックインレンジが達成される。
【００６８】
図１２は、アンラップされたＴＤＣ出力２３がＤＰＬＬ１の位相同期状態を示す所定の範囲２４内にとどまっているかどうかを追跡することによって、アンラップされたＴＤＣ出力２３がＤＰＰＬ１の同期状態を検出するために有益に使用される方法を示す。ＤＰＬＬ１がアンロック状態であれば、すなわち、アンラップされたＴＤＣ出力２３が所定の範囲２４外にあるとき、この追跡は、ＤＰＬＬ１の任意の較正ループを無効にするか又は凍結するために有益に使用されてもよい。ＤＰＬＬ１がフェーズ同期状態に戻った場合に、すなわち、ラップされていないＴＤＣ出力２３が再び所定の範囲２４内にあるときに、所定の期間２５の後に較正ループを再イネーブル化又は解除する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
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