(57)【要約】【課題】通常の半導体装置の製造工程に対して特別な工程を追加することなく、簡単にヒューズを製造することができる半導体装置の製造方法を提供する。【解決手段】この製造方法は、シリコンを含む半導体基板に素子分離領域を形成する工程（ａ）と、素子分離領域が形成された半導体基板上にチタン膜を形成する工程（ｂ）と、工程（ｂ）において形成されたチタン膜を所定の条件下でシリサイド化することにより、素子分離領域上にチタンシリサイド膜を形成し、チタンシリサイド膜を含むヒューズを生成する工程（ｃ）とを備える。【選択図】図２Ｅ
2018019003.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを含む半導体基板に素子分離領域を形成する工程（ａ）と、
前記素子分離領域が形成された前記半導体基板上にチタン膜を形成する工程（ｂ）と、
工程（ｂ）において形成されたチタン膜を所定の条件下でシリサイド化することにより、前記素子分離領域上にチタンシリサイド膜を形成し、前記チタンシリサイド膜を含むヒューズを生成する工程（ｃ）と、
を備える半導体装置の製造方法。
【請求項２】
工程（ｂ）に先立って、前記半導体基板の所定の領域にＰ型の不純物領域を形成する工程をさらに備え、
工程（ｂ）が、前記不純物領域上にチタン膜を形成することを含み、
工程（ｃ）が、前記不純物領域上にチタンシリサイド膜を形成し、前記不純物領域上に形成されたチタンシリサイド膜と前記素子分離領域上に形成されたチタンシリサイド膜とを含むヒューズを生成することを含む、
請求項１記載の製造方法。
【請求項３】
前記素子分離領域によって分離された前記半導体基板の２つの領域間の距離が、０．５μｍ以下である、請求項１又は２記載の製造方法。
【請求項４】
工程（ｃ）が、複数のヒューズを生成することを含み、
前記複数のヒューズの内の所定のヒューズに電流を流して切断する工程（ｄ）をさらに備える、請求項１〜３のいずれか１項記載の製造方法。
【請求項５】
シリコンを含む半導体基板と、
前記半導体基板に配置された素子分離領域と、
前記素子分離領域上にパイルアップ成長したチタンシリサイド膜を含むヒューズと、
を備える半導体装置。
【請求項６】
前記ヒューズが、前記半導体基板上に配置されたチタンシリサイド膜をさらに含み、前記素子分離領域上にパイルアップ成長したチタンシリサイド膜が、前記半導体基板上に配置されたチタンシリサイド膜に接続されている、請求項５記載の半導体装置。
【請求項７】
前記半導体基板が、Ｐ型の不純物領域をさらに含み、前記半導体基板上に配置されたチタンシリサイド膜が、前記不純物領域上に配置されている、請求項６記載の半導体装置。
【請求項８】
前記素子分離領域によって分離された前記半導体基板の２つの領域間の距離が、０．５μｍ以下である、請求項５〜７のいずれか１項記載の半導体装置。
【請求項９】
前記素子分離領域上にパイルアップ成長したチタンシリサイド膜を含む複数のヒューズを備え、前記複数のヒューズの内の所定のヒューズが切断されている、請求項５〜８のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズを内蔵する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置に内蔵されるヒューズとして、半導体基板上に絶縁膜を介して形成されるポリシリコン膜やメタル配線等が用いられている。さらに、ポリシリコン膜上にチタンシリサイド膜が形成されることもある。そのようなヒューズは、動作中の過大電流に対する保護の他に、トリミングやデータ記憶のために使用される。
【０００３】
トリミングやデータ記憶のためにヒューズを使用する場合には、動作中に大電流を流す必要がない替りに、調整等の際にヒューズが確実に切断されることが求められる。また、ヒューズを切断した後に回路が確実に動作するように、ヒューズの切断が周囲の回路素子に与える悪影響（熱的又は機械的ストレス）を低減することが求められる。そのために、レーザーを用いてヒューズを切断するのではなく、ヒューズに電流を流してヒューズを切断することも行われている。
【０００４】
関連する技術として、特許文献１には、ポリシリコン膜上にチタンシリサイド膜を形成してヒューズを製造する方法が開示されている。この製造方法は、ノンドープのヒューズ用シリコン膜上にチタン膜を形成する工程と、チタン膜とヒューズ用シリコン膜とに第１の熱処理を施して、ヒューズ用シリコン膜上にＣ４９相のチタンシリサイド膜を形成する工程と、チタンシリサイド膜に第２の熱処理を施して、チタンシリサイド膜をＣ４９相からＣ５４相に相転移させる工程とを有する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−１８５５８３号公報（段落００１１、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、そのようなヒューズを製造するためには、成膜、パターニング、又は、エッチングといった専用の工程を必要とする。例えば、ノンドープのヒューズ用シリコン膜や薄い膜厚のヒューズ用シリコン膜を形成するためには、ゲート電極用のポリシリコン膜を形成する工程とは別個の工程が必要になる。また、従来のヒューズは、通常の配線と同様の構造を有しているので、膜厚が厚く、電気抵抗が低くなる。そのようなヒューズに電流を流してヒューズを切断するためには、大きな電流を供給する必要がある。
【０００７】
本発明の幾つかの態様は、通常の半導体装置の製造工程に対して特別な工程を追加することなく、簡単にヒューズを製造することができる半導体装置の製造方法を提供することに関連している。また、本発明の幾つかの態様は、小さな電流で確実に切断することができるヒューズを内蔵する半導体装置を提供することに関連している。
【課題を解決するための手段】
【０００８】
本発明の第１の態様に係る半導体装置の製造方法は、シリコンを含む半導体基板に素子分離領域を形成する工程（ａ）と、素子分離領域が形成された半導体基板上にチタン膜を形成する工程（ｂ）と、工程（ｂ）において形成されたチタン膜を所定の条件下でシリサイド化することにより、素子分離領域上にチタンシリサイド膜を形成し、チタンシリサイド膜を含むヒューズを生成する工程（ｃ）とを備える。
【０００９】
本発明の第１の態様によれば、チタン膜のシリサイド化工程において素子分離領域上にパイルアップ成長したチタンシリサイド膜を利用することにより、通常の半導体装置の製造工程に対して特別な工程を追加することなく、簡単にヒューズを製造することができる。また、素子分離領域上にパイルアップ成長したチタンシリサイド膜は、膜厚が薄くて電気抵抗が高いので、電流又は電圧の印加によってマイグレーションを起こし易く、小さな電流で確実にヒューズを切断することができる。従って、ヒューズトリミング等における歩留まりを改善したり、また、発熱が少ないので、ヒューズの切断が周囲の回路素子に与える悪影響を低減したりすることができる。
【００１０】
ここで、半導体装置の製造方法が、工程（ｂ）に先立って、半導体基板の所定の領域にＰ型の不純物領域を形成する工程をさらに備え、工程（ｂ）が、不純物領域上にチタン膜を形成することを含み、工程（ｃ）が、不純物領域上にチタンシリサイド膜を形成し、不純物領域上に形成されたチタンシリサイド膜と素子分離領域上に形成されたチタンシリサイド膜とを含むヒューズを生成することを含んでも良い。
【００１１】
その場合には、Ｐ型の不純物によってチタンとシリコンとの合金化の反応が促進されるので、チタンシリサイド膜のパイルアップ成長が加速する。従って、素子分離領域によって分離された半導体基板の２つの領域間の距離が大きい場合においても、パイルアップ成長によって素子分離領域上にチタンシリサイド膜を形成することができる。
【００１２】
また、素子分離領域によって分離された半導体基板の２つの領域間の距離が、０．５μｍ以下であることが望ましい。その場合には、素子分離領域を跨いで２つの領域間を接続するチタンシリサイド膜を容易に生成することができる。
【００１３】
以上において、工程（ｃ）が、複数のヒューズを生成することを含み、半導体装置の製造方法が、複数のヒューズの内の所定のヒューズに電流を流して切断する工程（ｄ）をさらに備えるようにしても良い。それにより、測定値に応じて複数箇所の調整が必要な回路をトリミングしたり、複数ビットのデータを半導体装置に記憶させることができる。
【００１４】
本発明の第２の態様に係る半導体装置は、シリコンを含む半導体基板と、半導体基板に配置された素子分離領域と、素子分離領域上にパイルアップ成長したチタンシリサイド膜を含むヒューズとを備える。
【００１５】
本発明の第２の態様によれば、素子分離領域上にパイルアップ成長したチタンシリサイド膜を含むヒューズが半導体装置に設けられる。素子分離領域上にパイルアップ成長したチタンシリサイド膜は、膜厚が薄くて電気抵抗が高いので、電流又は電圧の印加によってマイグレーションを起こし易く、小さな電流で確実にヒューズを切断することができる。従って、ヒューズトリミング等における歩留まりを改善したり、また、発熱が少ないので、ヒューズの切断が周囲の回路素子に与える悪影響を低減したりすることができる。
【００１６】
ここで、ヒューズが、半導体基板上に配置されたチタンシリサイド膜をさらに含み、素子分離領域上にパイルアップ成長したチタンシリサイド膜が、半導体基板上に配置されたチタンシリサイド膜に接続されていても良い。それにより、素子分離領域上にパイルアップ成長したチタンシリサイド膜を、半導体基板上に配置されたチタンシリサイド膜上のプラグに電気的に接続することができる。
【００１７】
また、半導体基板が、Ｐ型の不純物領域をさらに含み、半導体基板上に配置されたチタンシリサイド膜が、不純物領域上に配置されていることが望ましい。その場合には、Ｐ型の不純物によってチタンとシリコンとの合金化の反応が促進されるので、チタンシリサイド膜のパイルアップ成長が加速する。従って、素子分離領域によって分離された半導体基板の２つの領域間の距離が大きい場合においても、パイルアップ成長によって素子分離領域上にチタンシリサイド膜を形成することができる。
【００１８】
さらに、素子分離領域によって分離された半導体基板の２つの領域間の距離が、０．５μｍ以下であることが望ましい。その場合には、素子分離領域を跨いで２つの領域間を接続するチタンシリサイド膜を容易に生成することができる。
【００１９】
以上において、半導体装置が、素子分離領域上にパイルアップ成長したチタンシリサイド膜を含む複数のヒューズを備え、複数のヒューズの内の所定のヒューズが切断されていても良い。それにより、測定値に応じて複数箇所の調整が必要な回路をトリミングしたり、複数ビットのデータを半導体装置に記憶させることができる。
【図面の簡単な説明】
【００２０】
【図１Ａ】本発明の第１の実施形態に係る半導体装置の第１の工程における平面図。
【図１Ｂ】本発明の第１の実施形態に係る半導体装置の第２の工程における平面図。
【図１Ｃ】本発明の第１の実施形態に係る半導体装置の第３の工程における平面図。
【図１Ｄ】本発明の第１の実施形態に係る半導体装置の第３の工程における平面図。
【図１Ｅ】本発明の第１の実施形態に係る半導体装置の第４の工程における平面図。
【図２Ａ】本発明の第１の実施形態に係る半導体装置の第１の工程における断面図。
【図２Ｂ】本発明の第１の実施形態に係る半導体装置の第２の工程における断面図。
【図２Ｃ】本発明の第１の実施形態に係る半導体装置の第３の工程における断面図。
【図２Ｄ】本発明の第１の実施形態に係る半導体装置の第３の工程における断面図。
【図２Ｅ】本発明の第１の実施形態に係る半導体装置の第４の工程における断面図。
【図３】本発明の第１の実施形態におけるヒューズの電気特性の例を示す図。
【図４】第１の実施形態の第１の変形例に係る半導体装置を示す平面図。
【図５】第１の実施形態の第２の変形例に係る半導体装置を示す平面図。
【図６】第１の実施形態の第３の変形例に係る半導体装置を示す平面図。
【図７】第１の実施形態の第４の変形例に係る半導体装置を示す平面図。
【図８Ａ】本発明の第２の実施形態に係る半導体装置の第１の工程における断面図。
【図８Ｂ】本発明の第２の実施形態に係る半導体装置の第２の工程における断面図。
【図８Ｃ】本発明の第２の実施形態に係る半導体装置の第３の工程における断面図。
【図８Ｄ】本発明の第２の実施形態に係る半導体装置の第３の工程における断面図。
【図８Ｅ】本発明の第２の実施形態に係る半導体装置の第４の工程における断面図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜第１の実施形態＞
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図１Ａ〜図１Ｅは、本発明の第１の実施形態に係る半導体装置の各工程における平面図であり、図２Ａ〜図２Ｅは、本発明の第１の実施形態に係る半導体装置の各工程における断面図である。半導体基板１０としては、例えば、Ｐ型の不純物としてボロン（Ｂ）等を含むシリコン（Ｓｉ）ウエハーが用意される。
【００２２】
図１Ａ及び図２Ａに示す第１の工程において、例えば、ＬＯＣＯＳ（local oxidation of silicon）法等によって半導体基板１０の表面を選択的に酸化することにより、半導体基板１０にシリコン酸化膜（ＳｉＯ２）等の素子分離領域２０が形成される。本願において、素子分離領域２０は、複数のノード（同電位点又は電極）を電気的に分離するためにも用いられる。
【００２３】
素子分離領域２０を形成するためには、例えば、半導体基板１０上に薄いシリコン酸化膜（ＳｉＯ２）及びシリコン窒化膜（Ｓｉ３Ｎ４）が形成され、さらに、フォトレジストを塗布して露光及び現像することによってフォトレジストのパターンが形成される。それをマスクとして、シリコン窒化膜がエッチングされる。その状態で半導体基板１０を熱酸化することにより、シリコン窒化膜がエッチングされた領域において、素子分離領域２０となる熱酸化膜（フィールド酸化膜）が形成される。その後、シリコン窒化膜や余分なシリコン酸化膜が除去される。
【００２４】
次に、Ｐ型の半導体基板１０の所定の領域にアンチモン（Ｓｂ）又は燐（Ｐ）イオン等のＮ型の不純物を注入することにより、Ｎウェル１１が形成されても良い。さらに、Ｎウェル１１の所定の領域にボロン（Ｂ）イオン等のＰ型の不純物を注入することにより、Ｐ型の不純物領域（「アクティブ領域」ともいう）１２及び１３が形成されても良い。あるいは、Ｎ型の半導体基板１０の所定の領域にＰ型の不純物を注入することにより、アクティブ領域１２及び１３が形成されても良い。
【００２５】
一方、トランジスターが形成されるエリア（図示せず）においては、半導体基板１０に形成された素子分離領域によって、複数のトランジスターが形成される複数の領域が電気的に分離される。また、それらのトランジスターのゲート電極が、ゲート絶縁膜を介して半導体基板１０上に形成される。さらに、Ｎウェル１１（又はＮ型の半導体基板１０）の所定の領域に形成されたＰ型の不純物領域が、ＰチャネルＭＯＳ電界効果トランジスターのソース及びドレインを構成する。
【００２６】
次に、図１Ｂ及び図２Ｂに示す第２の工程において、例えば、蒸着又はスパッター等によって、素子分離領域２０が形成された半導体基板１０上にチタン（Ｔｉ）を堆積させることにより、チタン膜３０が形成される。
【００２７】
次に、図１Ｃ及び図２Ｃに示す第３の工程において、半導体基板１０及び素子分離領域２０上に形成されたチタン膜３０を所定の条件下でシリサイド化することにより、半導体基板１０及び素子分離領域２０上にチタンシリサイド（ＴｉＳｉ）が成長する。
【００２８】
この工程は、例えば、窒素（Ｎ２）雰囲気中において、半導体基板１０を７００℃に６０秒間加熱する熱処理によって行われる。それにより、半導体基板１０及び素子分離領域２０上に堆積したチタン（Ｔｉ）と半導体基板１０に含まれているシリコン（Ｓｉ）とが合金化して、チタンシリサイド（ＴｉＳｉ）が生成される。
【００２９】
それにより、半導体基板１０上に、チタンシリサイド膜４１及び４２が形成される。また、素子分離領域２０上には、パイルアップ（pile up）現象によって半導体基板１０からシリコン（Ｓｉ）が供給され、素子分離領域２０との境界に位置するチタン（Ｔｉ）がシリサイド化されてチタンシリサイド膜４３がパイルアップ成長し、チタンシリサイド膜４３が形成される。
【００３０】
その結果、図１Ｄ及び図２Ｄに示すように、素子分離領域２０上に形成されたチタンシリサイド膜４３を含むヒューズが生成される。図１Ｄ及び図２Ｄに示す例においては、半導体基板１０上に形成されたチタンシリサイド膜４１及び４２と素子分離領域２０上に形成されたチタンシリサイド膜４３とを含むヒューズが生成される。
【００３１】
ここで、ヒューズが生成される半導体基板１０の領域が、Ｐ型の不純物を含むことが望ましい。例えば、図１Ａ〜１Ｅ及び図２Ａ〜２Ｅに示すように、Ｐ型の不純物領域（アクティブ領域）１２及び１３が形成されている場合には、第２の工程において、アクティブ領域１２及び１３上にチタン膜３０が形成される。また、第３の工程において、アクティブ領域１２及び１３上にチタンシリサイド膜４１及び４２が形成され、アクティブ領域１２及び１３上に形成されたチタンシリサイド膜４１及び４２と素子分離領域２０上に形成されたチタンシリサイド膜４３とを含むヒューズが生成される。
【００３２】
その場合には、Ｐ型の不純物によってチタン（Ｔｉ）とシリコン（Ｓｉ）との合金化の反応が促進されるので、チタンシリサイド膜４３のパイルアップ成長が加速する。従って、素子分離領域２０によって分離された半導体基板１０の２つの領域間の距離が大きい場合においても、パイルアップ成長によって素子分離領域２０上にチタンシリサイド膜４３を形成することができる。
【００３３】
また、素子分離領域２０によって分離された半導体基板１０の２つの領域（図１Ｄ及び図２Ｄに示す例においては、アクティブ領域１２及び１３）間の距離Ｌが、０．５μｍ以下であることが望ましい。その場合には、素子分離領域２０を跨いで２つの領域間を接続するチタンシリサイド膜４３を容易に生成することができる。さらに、素子分離領域２０によって分離された半導体基板１０の２つの領域の幅Ｗ１及びＷ２の各々が、距離Ｌよりも大きいことが望ましい。それにより、素子分離領域２０上におけるチタンシリサイド膜４３の成長を促進することができる。
【００３４】
次に、図１Ｅ及び図２Ｅに示す第４の工程において、未反応のチタン（Ｔｉ）が除去されて、チタン膜３０が撤去される。その後、半導体基板１０上に、所定の位置に開口を有する層間絶縁膜５０が形成される。また、タングステン（Ｗ）等のプラグ６１及び６２が、層間絶縁膜５０の開口内に形成され、アクティブ領域１２及び１３上のチタンシリサイド膜４１及び４２にそれぞれ接続される。
【００３５】
従って、チタンシリサイド膜４１〜４３を含むヒューズは、プラグ６１と同電位の第１のノードとプラグ６２と同電位の第２のノードとを電気的に接続することになる。なお、プラグ６１及び６２は、素子分離領域２０上のチタンシリサイド膜４３に接続されても良い。さらに、プラグ６１及び６２に接続されるアルミニウム（Ａｌ）等の配線７１及び７２（図１Ｅにおいては省略）が形成される。このようにして、必要に応じて所定数の層間絶縁膜及び配線層が形成される。
【００３６】
このヒューズは、配線７１及び７２を介して制御回路等に接続され、トリミングやデータ記憶のために使用される。また、第３の工程において、複数のヒューズを生成し、その後の工程において、それらのヒューズの内の所定のヒューズに電流を流して切断するようにしても良い。それにより、測定値に応じて複数箇所の調整が必要な回路をトリミングしたり、複数ビットのデータを半導体装置に記憶させたりすることができる。
【００３７】
例えば、任意の８ビットのデータを記憶するために、８個のヒューズが生成される。その後、生成された８個のヒューズの内で、「０」を記憶するためのヒューズは電流を流して切断し、「１」を記憶するためのヒューズは切断しないで残すことにより、８ビットのデータを記憶することができる。
【００３８】
図１Ｅ及び図２Ｅに示すように、本発明の第１の実施形態に係る半導体装置は、シリコン（Ｓｉ）を含む半導体基板１０と、半導体基板１０に配置された素子分離領域２０と、素子分離領域２０上にパイルアップ成長したチタンシリサイド膜４３を含むヒューズとを備えている。
【００３９】
このヒューズは、半導体基板１０上に配置されたチタンシリサイド膜４１及び４２をさらに含み、素子分離領域２０上にパイルアップ成長したチタンシリサイド膜４３が、半導体基板１０上に配置されたチタンシリサイド膜４１及び４２に接続されていても良い。それにより、素子分離領域２０上にパイルアップ成長したチタンシリサイド膜４３を、半導体基板１０上に配置されたチタンシリサイド膜４１及び４２上のプラグ６１及び６２に電気的に接続することができる。
【００４０】
また、半導体基板１０が、Ｐ型の不純物領域（アクティブ領域）１２及び１３をさらに含み、半導体基板１０上に配置されたチタンシリサイド膜４１及び４２が、アクティブ領域１２及び１３上に配置されていることが望ましい。その場合には、Ｐ型の不純物によってチタン（Ｔｉ）とシリコン（Ｓｉ）との合金化の反応が促進されるので、チタンシリサイド膜４１及び４２のパイルアップ成長が加速する。従って、素子分離領域２０によって分離された半導体基板１０の２つの領域間の距離が大きい場合においても、パイルアップ成長によって素子分離領域２０上にチタンシリサイド膜４３を形成することができる。
【００４１】
本実施形態によれば、チタン膜３０のシリサイド化工程において素子分離領域２０上にパイルアップ成長したチタンシリサイド膜４３を利用することにより、通常の半導体装置の製造工程に対して特別な工程を追加することなく、簡単にヒューズを製造することができる。また、素子分離領域２０上にパイルアップ成長したチタンシリサイド膜４３は、膜厚が薄くて電気抵抗が高いので、電流又は電圧の印加によってマイグレーションを起こし易く、小さな電流で確実にヒューズを切断することができる。従って、ヒューズトリミング等における歩留まりを改善したり、また、発熱が少ないので、ヒューズの切断が周囲の回路素子に与える悪影響を低減したりすることができる。
【００４２】
＜ヒューズの電気特性＞
図３は、本発明の第１の実施形態に係る半導体装置に内蔵されたヒューズの電気特性の例を示す図である。図３において、横軸は、ヒューズの両端間に印加される電圧Ｖを表しており、縦軸は、ヒューズの両端が電気的に接続された２つのノード間に流れる電流Ｉを表している。また、実線は、ヒューズが切断されていない状態における電気特性を表しており、破線は、ヒューズが切断された状態における電気特性を表している。
【００４３】
図３に示すように、ヒューズが切断されていない状態においては、ヒューズの両端間に印加される電圧Ｖが増加するに従ってヒューズに流れる電流Ｉも増加する。ヒューズの両端間に印加される電圧Ｖが所定の電圧Ｖ１に達すると、ヒューズが切断されて電流Ｉが減少する。従って、通常動作時においては、ヒューズの両端間に印加される電圧Ｖが所定の電圧Ｖ１に達しない範囲内で半導体装置を使用する必要がある。そのためには、所定の電圧Ｖ１を半導体装置の最大定格電圧よりも高く設定することが望ましい。
【００４４】
図１Ｅ及び図２Ｅに示すように、ヒューズが形成される半導体基板１０の領域にアクティブ領域１２及び１３が設けられている場合には、フィールド酸化膜である素子分離領域２０をゲートと見なして、アクティブ領域１２及び１３をソース及びドレインとするフィールド・トランジスター（寄生トランジスター）が存在する。
【００４５】
ヒューズの両端間に印加される電圧Ｖが小さければ、フィールド・トランジスターはオフ状態になっているので、ヒューズが切断されている状態においては、素子分離領域２０によって分離された２つのノード間に電流は殆ど流れない。一方、ヒューズの両端間に印加される電圧Ｖが大きくなると、フィールド・トランジスターがオン状態に移行して、ヒューズが切断されていても、２つのノード間に電流Ｉが流れてしまう。図３に示すように、ヒューズの両端間に印加される電圧Ｖが所定の電圧Ｖ１に達してもフィールド・トランジスターが略オフ状態を保っている場合には、通常動作時においてヒューズの両端間に印加される電圧Ｖが所定の電圧Ｖ１に達しなければ問題は生じない。
【００４６】
＜第１の実施形態の変形例＞
図４〜図７は、第１の実施形態の第１〜第４の変形例に係る半導体装置をそれぞれ示す平面図である。なお、図４〜図７においては、図２Ｅに示す層間絶縁膜５０や配線７１及び７２は省略されている。また、チタンシリサイド膜４３が２つのノード間の素子分離領域２０上にパイルアップ成長するように示されているが、実際には、チタンシリサイド膜４３は、各ノードの周囲の全ての方向にパイルアップ成長して、距離が近い２つのノード間を接続する。
【００４７】
図４には、４組のノードをそれぞれ接続する４個のヒューズＦ１〜Ｆ４が示されている。ヒューズＦ１は、ノードＮ１とノードＮ２とを接続し、ヒューズＦ２は、ノードＮ３とノードＮ４とを接続している。同様に、ヒューズＦ３は、ノードＮ５とノードＮ６とを接続し、ヒューズＦ４は、ノードＮ７とノードＮ８とを接続している。
【００４８】
図５〜図７には、４個のノードＮ１〜Ｎ４と１個のノードＮ５とを接続する４個のヒューズＦ１〜Ｆ４が示されている。図５においては、４個のノードＮ１〜Ｎ４が、１個のノードＮ５に対向して配置されている。図６においては、４個のノードＮ１〜Ｎ４が、１個のノードＮ５を囲んで配置されている。図７においては、４個のノードＮ１〜Ｎ４が、１個のノードＮ５に囲まれて配置されている。
【００４９】
このように、第１の実施形態の第１〜第４の変形例に係る半導体装置は、素子分離領域２０上にパイルアップ成長したチタンシリサイド膜４３を含む複数のヒューズを備えている。それらのヒューズの内の所定のヒューズが切断されていても良い。それにより、測定値に応じて複数箇所の調整が必要な回路をトリミングしたり、複数ビットのデータを半導体装置に記憶させたりすることができる。
【００５０】
＜第２の実施形態＞
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。第２の実施形態においては、第１の実施形態におけるＬＯＣＯＳ法等に変えて、ＳＴＩ（shallow trench isolation）法によって素子分離領域２０が形成される。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。
【００５１】
図８Ａ〜図８Ｅは、本発明の第２の実施形態に係る半導体装置の各工程における断面図であり、平面図は、第１の実施形態を示す図１Ａ〜図１Ｅと同様である。
図１Ａ及び図８Ａに示す第１の工程において、半導体基板１０にトレンチ（溝）が形成される。例えば、半導体基板１０上に薄いシリコン酸化膜（ＳｉＯ２）及びシリコン窒化膜（Ｓｉ３Ｎ４）が形成され、さらに、フォトレジストを塗布して露光及び現像することによってフォトレジストのパターンが形成される。それをマスクとして、シリコン窒化膜、シリコン酸化膜、及び、半導体基板１０をエッチングすることにより、トレンチが形成される。
【００５２】
次に、トレンチが形成された半導体基板１０に、ＣＶＤ（Chemical Vapor Deposition：化学蒸着）法等によってシリコン酸化膜（ＳｉＯ２）を形成することにより、素子分離領域２０となるシリコン酸化膜がトレンチ内に埋め込まれる。その後、シリコン窒化膜や余分なシリコン酸化膜が、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法等によって除去される。
【００５３】
次に、Ｐ型の半導体基板１０の所定の領域にＮ型の不純物を注入することにより、Ｎウェル１１が形成されても良い。さらに、Ｎウェル１１の所定の領域にＰ型の不純物を注入することにより、Ｐ型の不純物領域（アクティブ領域）１２及び１３が形成されても良い。あるいは、Ｎ型の半導体基板１０の所定の領域にＰ型の不純物を注入することにより、アクティブ領域１２及び１３が形成されても良い。
【００５４】
次に、図１Ｂ及び図８Ｂに示す第２の工程において、例えば、蒸着又はスパッター等によって、素子分離領域２０が形成された半導体基板１０上にチタン（Ｔｉ）を堆積させることにより、チタン膜３０が形成される。
【００５５】
次に、図１Ｃ及び図８Ｃに示す第３の工程において、半導体基板１０及び素子分離領域２０上に形成されたチタン膜３０を所定の条件下でシリサイド化することにより、半導体基板１０及び素子分離領域２０上にチタンシリサイド（ＴｉＳｉ）が成長する。
【００５６】
それにより、半導体基板１０上に、チタンシリサイド膜４１及び４２が形成される。また、素子分離領域２０上には、パイルアップ（pile up）現象によって半導体基板１０からシリコン（Ｓｉ）が供給され、素子分離領域２０との境界に位置するチタン（Ｔｉ）がシリサイド化されてチタンシリサイド膜４３がパイルアップ成長し、チタンシリサイド膜４３が形成される。
【００５７】
その結果、図１Ｄ及び図８Ｄに示すように、素子分離領域２０上に形成されたチタンシリサイド膜４３を含むヒューズが生成される。図１Ｄ及び図８Ｄに示す例においては、半導体基板１０上に形成されたチタンシリサイド膜４１及び４２と素子分離領域２０上に形成されたチタンシリサイド膜４３とを含むヒューズが生成される。
【００５８】
次に、図１Ｅ及び図８Ｅに示す第４の工程において、未反応のチタン（Ｔｉ）が除去されて、チタン膜３０が撤去される。その後、半導体基板１０上に、所定の位置に開口を有する層間絶縁膜５０が形成される。また、タングステン（Ｗ）等のプラグ６１及び６２が、層間絶縁膜５０の開口内に形成され、アクティブ領域１２及び１３上のチタンシリサイド膜４１及び４２にそれぞれ接続される。なお、プラグ６１及び６２は、素子分離領域２０上のチタンシリサイド膜４３に接続されても良い。
【００５９】
さらに、プラグ６１及び６２に接続されるアルミニウム（Ａｌ）等の配線７１及び７２（図１Ｅにおいては省略）が形成される。このようにして、必要に応じて所定数の層間絶縁膜及び配線層が形成される。第２の実施形態によっても、第１の実施形態と同様の効果を奏することができる。
【００６０】
上記の実施形態においては、ＰチャネルＭＯＳ電界効果トランジスターを含む半導体装置を製造する場合について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、他のトランジスター等の回路素子を含む半導体装置を製造する場合に適用することも可能である。このように、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【００６１】
１０…半導体基板、１１…Ｎウェル、１２、１３…アクティブ領域、２０…素子分離領域、３０…チタン膜、４１〜４３…チタンシリサイド膜、５０…層間絶縁膜、６１、６２…プラグ、７１、７２…配線、Ｆ１〜Ｆ４…ヒューズ、Ｎ１〜Ｎ８…ノード
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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