(57)【要約】【課題】AD変換のダイナミックレンジ及びノイズを改善する。【解決手段】AD変換部は、電気信号と、レベルが変化する参照信号とを比較する比較器を有し、比較器の、電気信号と参照信号との比較結果を用いて、電気信号のAD変換を行う。減衰部は、電気信号の振幅に応じて、比較器に供給される電気信号を減衰する。本技術は、例えば、電気信号のAD変換を行う場合に適用することができる。【選択図】図７
2018019269.tif 000002
【特許請求の範囲】
【請求項１】
物理量をセンシングすることにより得られる電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する減衰部と
を備えるセンサ。
【請求項２】
前記電気信号の振幅に応じて、前記電気信号を減衰するように、前記減衰部を制御する制御部をさらに備える
請求項１に記載のセンサ。
【請求項３】
前記減衰部は、前記比較器の前記比較結果から得られる前記電気信号の振幅に応じて、前記電気信号を減衰する
請求項１に記載のセンサ。
【請求項４】
前記電気信号は、前記電気信号と前記参照信号とが一致している旨の前記比較結果が得られるように前記比較器を設定するオートゼロ処理に用いられるオートゼロ処理用のキャパシタを介して、前記比較器に入力され、
前記減衰部は、前記オートゼロ処理用のキャパシタを利用して、前記比較器に入力される前記電気信号を分圧することにより、前記電気信号を減衰する
請求項１に記載のセンサ。
【請求項５】
光電変換を行う光電変換素子を有し、前記電気信号を出力する画素をさらに備える
請求項１に記載のセンサ。
【請求項６】
物理量をセンシングすることにより得られる電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるセンサが、
前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する
ステップを含む駆動方法。
【請求項７】
光を集光する光学系と、
光を受光し、前記光の受光量に対応する信号を出力するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する減衰部と
を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、センサ、駆動方法、及び、電子機器に関し、特に、例えば、AD変換のダイナミックレンジ及びノイズを改善することができるようにするセンサ、駆動方法、及び、電子機器に関する。
【背景技術】
【０００２】
近年、ディジタル（スチル／ビデオ）カメラその他の電子機器では、画像を撮像する固体撮像装置として、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが用いられる。
【０００３】
CMOSイメージセンサでは、ADC(Analog to Digital Converter)において、例えば、画素から得られる電気信号と、レベルが変化する参照信号とが比較され、その電気信号と参照信号との比較結果を用いて、画素から得られる電気信号のAD(Analog to Digital)変換が行われる。
【０００４】
CMOSイメージセンサで採用するAD変換方式としては、例えば、１水平ラインの画素等の複数の画素から得られる電気信号のAD変換を並列で行う列並列AD変換方式がある。
【０００５】
なお、アナログ画素電圧を精度よくディジタル信号に変換するため、アナログ画素電圧が飽和しないように、アナログ画素電圧が小さい場合には増幅率を高くし、アナログ画素電圧が大きい場合には増幅率を低くして、アナログ画素電圧を増幅するイメージセンサが提案されている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2015-167347号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、CMOSイメージセンサの画素の特性の向上に伴い、画素の飽和電荷量が増大している。また、省電力化の要請により、CMOSイメージセンサの電源電圧の低電圧化が進行している。
【０００８】
以上のような飽和電荷量の増大、及び、電源電圧の低電圧化に起因して、ADCのダイナミックレンジが、画素にチャージされた電荷に対応する電気信号としての画素信号をカバーすることが困難になりつつある。
【０００９】
ADCのアナログゲインを低ゲインにすることで、ADCのダイナミックレンジを拡げることができる。しかしながら、アナログゲインを低ゲインにすると、AD変換の量子化ステップ（幅）が大になり、明暗差の大きい被写体の暗部において、量子化ノイズが悪化する。
【００１０】
以上から、CMOSイメージセンサについては、AD変換のダイナミックレンジ及びノイズの改善が要請されている。
【００１１】
また、AD変換のダイナミックレンジ及びノイズの改善は、CMOSイメージセンサのみならず、任意の物理量をセンシングするセンサについて、そのセンサで得られる電気信号のAD変換に要請される。
【００１２】
本技術は、このような状況に鑑みてなされたものであり、AD変換のダイナミックレンジ及びノイズを改善することができるようにするものである。
【課題を解決するための手段】
【００１３】
本技術のセンサは、物理量をセンシングすることにより得られる電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する減衰部とを備えるセンサである。
【００１４】
本技術の駆動方法は、物理量をセンシングすることにより得られる電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるセンサが、前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰するステップを含む駆動方法である。
【００１５】
本技術の電子機器は、光を集光する光学系と、光を受光し、前記光の受光量に対応する信号を出力するイメージセンサとを備え、前記イメージセンサは、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を出力する参照信号出力部と、前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する減衰部とを有する電子機器である。
【００１６】
本技術のセンサ、駆動方法、及び、電子機器においては、電気信号と、レベルが変化する参照信号とを比較する比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行う場合に、前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号が減衰される。
【００１７】
なお、センサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００１８】
本技術によれば、AD変換のダイナミックレンジ及びノイズを改善することができる。
【００１９】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２０】
【図１】本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【図２】イメージセンサ２の構成例を示すブロック図である。
【図３】画素１１m,nの構成例を示す回路図である。
【図４】ADC３１nの構成例を示すブロック図である。
【図５】比較部６１nの第１の構成例を示す図である。
【図６】イメージセンサ２の動作を説明する図である。
【図７】比較部６１nの第２の構成例を示す図である。
【図８】制御部８１及び減衰部８２の動作を説明するタイミングチャートである。
【図９】減衰部８２の構成例を示す図である。
【図１０】比較器出力VOUTを用いたVSL信号の振幅判定の原理を説明するタイミングチャートである。
【図１１】比較器出力VOUTを用いた振幅判定の判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第１の構成例を示す回路図である。
【図１２】VSL信号の振幅が所定の閾値よりも小さい場合の制御部８１及び減衰部８２の動作の例を説明するタイミングチャートである。
【図１３】VSL信号の振幅が所定の閾値よりも大きい場合の制御部８１及び減衰部８２の動作の例を説明するタイミングチャートである。
【図１４】比較器出力VOUTを用いた振幅判定の判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第２の構成例を示す回路図である。
【図１５】比較器出力VOUTを用いた振幅判定の判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第３の構成例を示す回路図である。
【図１６】比較器出力VOUTを用いた振幅判定の判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第４の構成例を示す回路図である。
【図１７】比較器出力VOUTを用いた振幅判定の判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第５の構成例を示す回路図である。
【図１８】本技術を適用し得るイメージセンサ（固体撮像装置）の構成例の概要を示す図である。
【図１９】本技術を適用し得る2層のイメージセンサ２２０の構成例の詳細を示す図である。
【図２０】イメージセンサ２を使用する使用例を示す図である。
【発明を実施するための形態】
【００２１】
＜本技術を適用したディジタルカメラの一実施の形態＞
【００２２】
図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【００２３】
なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
【００２４】
図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
【００２５】
光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
【００２６】
イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
【００２７】
メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
【００２８】
信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
【００２９】
出力部５は、信号処理部４からの画像データを出力する。
【００３０】
すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
【００３１】
また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
【００３２】
制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
【００３３】
以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
【００３４】
イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データは、出力部５に供給されて出力される。
【００３５】
＜イメージセンサ２の構成例＞
【００３６】
図２は、図１のイメージセンサ２の構成例を示すブロック図である。
【００３７】
図２において、イメージセンサ２は、画素アレイ１０、制御部２０、画素駆動部２１、列並列AD変換装置２２、及び、出力部２３を有する。
【００３８】
画素アレイ１０は、光電変換を行うM×N個（M及びNは、1以上の整数）の画素１１1,1，１１1,2，・・・，１１1,N，１１2,1，１１2,2，・・・，１１2,N，・・・，１１M,1，１１M,2，・・・，１１M,Nを有し、画像を撮像する撮像部（撮像素子）として機能する。
【００３９】
M×N個の画素１１1,1ないし１１M,Nは、２次元平面上に、M行N列の行列（格子）状に配置されている。
【００４０】
画素アレイ１０の、（上から）m行目（m＝1,2,・・・,M）の行方向（横方向）に並ぶN個の画素１１m,1ないし１１m,Nには、行方向に延びる画素制御線４１mが接続されている。
【００４１】
また、（左から）n列目（n＝1,2,・・・,N）の列方向（縦方向）に並ぶM個の画素１１1,nないし１１M,nには、列方向に延びるVSL(Vertical Signal Line)４２nが接続されている。VSL４２nには、画素１１1,nないし１１M,nの他、電流源４３nが接続されている。
【００４２】
画素１１m,nは、そこに入射する光（入射光）の光電変換を行う。さらに、画素１１m,nは、光電変換によって得られる電荷に対応する電圧（電気信号）を、画素駆動部２１からの、画素制御線４１mを介しての制御に従い、VSL４２n上に出力する。
【００４３】
なお、画素１１m,nは、例えば、ベイヤ配列等の色フィルタ（図示せず）を介して入射する所定の色の光の光電変換を行うことができる。
【００４４】
制御部２０は、画素駆動部２１や、列並列AD変換装置２２（を構成するオートゼロ制御部３２や、参照信号出力部３３等）、その他の必要なブロックを、所定のロジック等に従って制御する。
【００４５】
画素駆動部２１は、制御部２０の制御に従い、画素制御線４１mを介して、その画素制御線４１mに接続されている画素１１m,1ないし１１m,Nを制御（駆動）する。
【００４６】
列並列AD変換装置２２は、各行に並ぶ画素１１m,1ないし１１m,Nそれぞれと、VSL４２1ないし４２Nを介して接続されており、したがって、画素１１m,nがVSL４２n上に出力する電気信号（電圧）（以下、VSL信号ともいう）は、列並列AD変換装置２２に供給される。
【００４７】
列並列AD変換装置２２は、一行に並ぶ画素１１m,1ないし１１m,Nそれぞれから、VSL４２1ないし４２Nを介して供給されるVSL信号のAD変換を、並列で行う列並列AD変換装置であり、AD変換の結果得られるディジタルデータを、画素１１m,1ないし１１m,Nの画素値（画素データ）として、出力部２３に供給する。
【００４８】
ここで、列並列AD変換装置２２は、一行に並ぶN個の画素１１m,1ないし１１m,Nすべての電気信号のAD変換を、並列で行う他、そのN個の画素１１m,1ないし１１m,Nのうちの、N個未満の1個以上の画素の電気信号のAD変換を、並列で行うことができる。
【００４９】
但し、以下では、説明を簡単にするため、列並列AD変換装置２２は、一行に並ぶN個の画素１１m,1ないし１１m,NすべてのVSL信号のAD変換を、並列で行うこととする。
【００５０】
列並列AD変換装置２２は、一行に並ぶN個の画素１１m,1ないし１１m,NすべてのVSL信号のAD変換を、並列で行うために、N個のADC(Analog to Digital Converter)３１1ないし３１Nを有する。
【００５１】
さらに、列並列AD変換装置２２は、オートゼロ制御部３２、参照信号出力部３３、及び、クロック出力部３４を有する。
【００５２】
オートゼロ制御部３２は、ADC３１nが有する、後述する比較器７３のオートゼロ処理を制御するための信号であるAZパルス（オートゼロパルス）を、オートゼロ制御線３２Ａを介して、ADC３１1ないし３１Nに供給（出力）する。
【００５３】
参照信号出力部３３は、例えば、DAC(Digital to Analog Converter)で構成され、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベル（電圧）が変化する期間を有する参照信号を、参照信号線３３Ａを介して、ADC３１1ないし３１Nに供給（出力）する。
【００５４】
クロック出力部３４は、所定の周波数のクロックを、クロック線３４Ａを介して、ADC３１1ないし３１Nに供給（出力）する。
【００５５】
ADC３１nは、VSL４１nに接続されており、したがって、ADC３１nには、画素１１m,nがVSL４１n上に出力するVSL信号（電気信号）が供給される。
【００５６】
ADC３１nは、画素１１m,nが出力するVSL信号のAD変換を、参照信号出力部３３からの参照信号、及び、クロック出力部３４からのクロックを用いて行い、さらに、CDS(Correlated Double Sampling)を行って、画素値としてのディジタルデータを求める。
【００５７】
ここで、ADC３１nは、画素１１m,nのVSL信号と、参照信号出力部３３からの参照信号とを比較し、画素１１m,nのVSL信号と参照信号とのレベルが一致するまでの（VSL信号と参照信号との大小関係が逆転するまでの）、参照信号のレベルの変化に要する時間をカウントすることにより、画素１１m,nのVSL信号のAD変換を行う。
【００５８】
ADC３１nにおいて、画素１１m,nのVSL信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間のカウントは、クロック出力部３４からのクロックをカウントすることにより行われる。
【００５９】
また、N個のADC３１1ないし３１Nには、画素アレイ１０の第1行ないし第M行の各行のN個の画素１１m,1ないし１１m,NのVSL信号が、例えば、第1行から順次供給され、そのVSL信号のAD変換、及び、CDSが、行単位で行われる。
【００６０】
出力部２３は、画素値を読み出す列nを選択し、その列nのADC３１nから、そのADC３１nで求められた画素１１m,nのAD変換（及びCDS）の結果を、画素値として読み出し、外部（本実施の形態では、メモリ３（図１））に出力する。
【００６１】
なお、ここでは、ADC３１nにおいて、AD変換の他、CDSを行うこととしたが、ADC３１nでは、AD変換のみを行い、CDSは、出力部２３で行うことが可能である。
【００６２】
また、以下では、CDSについては、適宜、説明を省略する。
【００６３】
＜画素１１m,nの構成例＞
【００６４】
図３は、図２の画素１１m,nの構成例を示す回路図である。
【００６５】
図３において、画素１１m,nは、PD(Photo Diode)５１、並びに、４個のNMOS(negative channel MOS)のFET(Field Effect Transistor)５２，５４，５５、及び、５６を有する。
【００６６】
また、画素１１m,nにおいては、FET５２のドレイン、FET５４のソース、及び、FET５５のゲートが接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）５３が形成されている。
【００６７】
PD５１は、光電変換を行う光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷をチャージすることにより、光電変換を行う。
【００６８】
PD５１のアノードはグランド(ground)に接続され（接地され）、PD５１のカソードは、FET５２のソースに接続されている。
【００６９】
FET５２は、PD５１にチャージされた電荷を、PD５１からFD５３に転送するためのFETであり、以下、転送Tr５２ともいう。
【００７０】
転送Tr５２のソースは、PD５１のカソードに接続され、転送Tr５２のドレインは、FD５３を介して、FET５４のソースに接続されている。
【００７１】
また、転送Tr５２のゲートは、画素制御線４１mに接続されており、転送Tr５２のゲートには、画素制御線４１mを介して、転送パルスTRGが供給される。
【００７２】
ここで、画素駆動部２１（図２）が、画素制御線４１mを介して、画素１１m,nを駆動（制御）するために、画素制御線４１mに流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
【００７３】
FD５３は、転送Tr５２のドレイン、FET５４のソース、及び、FET５５のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
【００７４】
FET５４は、FD５３にチャージされた電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr５４ともいう。
【００７５】
リセットTr５４のドレインは、電源Vddに接続されている。
【００７６】
また、リセットTr５４のゲートは、画素制御線４１mに接続されており、リセットTr５４のゲートには、画素制御線４１mを介して、リセットパルスRSTが供給される。
【００７７】
FET５５は、FD５３の電圧をバッファするためのFETであり、以下、増幅Tr５５ともいう。
【００７８】
増幅Tr５５のゲートは、FD５３に接続され、増幅Tr５５のドレインは、電源Vddに接続されている。また、増幅Tr５５のソースは、FET５６のドレインに接続されている。
【００７９】
FET５６は、VSL４２nへの電気信号（VSL信号）の出力を選択するためのFETであり、以下、選択Tr５６ともいう。
【００８０】
選択Tr５６のソースは、VSL４２nに接続されている。
【００８１】
また、選択Tr５６のゲートは、画素制御線４１mに接続されており、選択Tr５６のゲートには、画素制御線４１mを介して、選択パルスSELが供給される。
【００８２】
ここで、増幅Tr５５のソースが、選択Tr５６、及び、VSL４２nを介して電流源４３nに接続されることで、増幅Tr５５及び電流源４３nによって、SF(Source Follower)（の回路）が構成されており、したがって、FD５３は、SFを介して、VSL４２nに接続されている。
【００８３】
なお、画素１１m,nは、選択Tr５６なしで構成することができる。
【００８４】
また、画素１１m,nの構成としては、FD５３ないし選択Tr５６を、複数のPD５１及び転送Tr５２で共有する共有画素の構成を採用することができる。
【００８５】
以上のように構成される画素１１m,nでは、PD５１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷のチャージを開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr５６はオン状態であることとする。
【００８６】
PD５１での電荷のチャージが開始されてから、所定の時間（露光時間）が経過すると、画素駆動部２１（図２）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
【００８７】
転送パルスTRGが一時的にHレベルになることにより、転送Tr５２は、一時的に、オン状態になる。
【００８８】
転送Tr５２がオン状態になると、PD５１にチャージされた電荷は、転送Tr５２を介して、FD５３に転送されてチャージされる。
【００８９】
画素駆動部２１は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr５４を、一時的に、オン状態にする。
【００９０】
リセットTr５４がオン状態になることにより、FD５３は、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷は、リセットTr５４を介して、電源Vddに掃き出されてリセットされる。
【００９１】
ここで、以上のように、FD５３が、電源Vddに接続され、FD５３にある電荷がリセットされることが、画素１１m,nのリセットである。
【００９２】
FD５３の電荷のリセット後、画素駆動部２１は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr５２は、一時的に、オン状態になる。
【００９３】
転送Tr５２がオン状態になることにより、PD５１にチャージされた電荷は、転送Tr５２を介して、リセット後のFD５３に転送されてチャージされる。
【００９４】
FD５３にチャージされた電荷に対応する電圧（電位）は、増幅Tr５５及び選択Tr５６を介して、VSL信号として、VSL４２n上に出力される。
【００９５】
VSL４２nに接続されているADC３１n（図２）では、画素１１m,nのリセットが行われた直後のVSL信号であるリセットレベルがAD変換される。
【００９６】
さらに、ADC３１nでは、転送Tr５２が一時的にオン状態になった後のVSL信号（PD５１にチャージされ、FD５３に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
【００９７】
そして、ADC３１nでは、リセットレベルのAD変換結果（以下、リセットレベルAD値ともいう）と、信号レベルのAD変換結果（以下、信号レベルAD値ともいう）との差分を、画素値として求めるCDSが行われる。
【００９８】
＜ADC３１nの構成例＞
【００９９】
図４は、図２のADC３１nの構成例を示すブロック図である。
【０１００】
ADC３１nは、比較部６１n、及び、カウンタ６２nを有し、参照信号比較型のAD変換、及び、CDSを行う。
【０１０１】
比較部６１nには、参照信号出力部３３からの参照信号、及び、画素１１m,nのVSL信号（リセットレベル、信号レベル）が供給される。
【０１０２】
比較部６１nは、そこに供給される参照信号とVSL信号とを比較し、その比較結果を出力する。
【０１０３】
すなわち、比較部６１nは、参照信号がVSL信号よりも大である場合、H及びLレベルのうちの一方である、例えば、Hレベルを出力する。
【０１０４】
また、比較部６１nは、VSL信号が参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるLレベルを出力する。
【０１０５】
なお、比較部６１nには、オートゼロ制御部３２から、オートゼロ制御線３２Ａを介して、AZパルスが供給される。比較部６１nでは、オートゼロ制御部３２からのAZパルスに従って、オートゼロ処理が行われる。
【０１０６】
ここで、オートゼロ処理では、比較部６１nにおいて、その比較部６１nに現に与えられている２つの入力信号としての参照信号及びVSL信号が一致している旨の比較結果が得られるように、比較部６１nが（初期）設定される。
【０１０７】
カウンタ６２nには、比較部６１nの出力と、クロック出力部３４からのクロックとが供給される。
【０１０８】
カウンタ６２nは、例えば、参照信号出力部３３から比較部６１nに供給される参照信号（のレベル）が変化を開始するタイミングで、クロック出力部３４からのクロックのカウントを開始し、比較部６１nの出力が、例えば、HレベルからLレベルになると、すなわち、比較部６１nに供給される参照信号とVSL信号とのレベルが等しくなると（参照信号とVSL信号との大小関係が逆転すると）、クロック出力部３４からのクロックのカウントを終了する。
【０１０９】
そして、カウンタ６２nは、クロックのカウント値を、比較部６１nに供給されるVSL信号のAD変換結果として出力する。
【０１１０】
ここで、参照信号出力部３３は、参照信号として、例えば、所定の初期値から所定の最終値まで、一定の割合で電圧が小さくなっていくスロープ（スロープ状の波形）を有する信号を出力する。
【０１１１】
この場合、カウンタ６２nでは、スロープの開始から、参照信号が、比較部６１nに供給されるVSL信号に一致する電圧に変化するまでの時間がカウントされ、そのカウントにより得られるカウント値が、比較部６１nに供給されるVSL信号のAD変換結果とされる。
【０１１２】
以上のように、ADC３１nでは、比較部６１nでの参照信号とVSL信号との比較結果を用いて、VSL信号のAD変換が行われる。
【０１１３】
ADC３１nは、画素１１m,nから比較部６１nに供給されるVSL信号としてのリセットレベル、及び、信号レベルのAD変換結果を得る。そして、ADC３１nは、信号レベルのAD変換結果（信号レベルAD値）と、リセットレベルのAD変換結果（リセットレベルAD値）との差分を求めるCDSを行い、そのCDSにより得られる差分を、画素１１m,nの画素値として出力する。
【０１１４】
なお、ADC３１nにおいて、CDSは、信号レベルAD値とリセットレベルAD値との差分を求める演算を実際に実行することにより行う他、例えば、カウンタ６２nでのクロックのカウントを制御することにより行うことができる。
【０１１５】
すなわち、カウンタ６２nにおいて、リセットレベルについては、例えば、カウント値を、１ずつデクリメントしながら、クロックをカウントし、信号レベルについては、リセットレベルについてのクロックのカウント値を初期値として、カウント値を、リセットレベルの場合とは逆に、１ずつインクリメントしながら、クロックをカウントすることにより、リセットレベル、及び、信号レベルのAD変換を行いつつ、信号レベル（のAD変換結果）とリセットレベル（のAD変換結果）との差分を求めるCDSを行うことができる。
【０１１６】
また、本実施の形態では、参照信号として、一定の割合で小さくなっていくスロープを有するランプ信号を採用するが、参照信号としては、その他、例えば、一定の割合で大きくなっていくスロープを有するランプ信号や、非線形にレベルが変化する信号等を採用することができる。
【０１１７】
＜比較部６１nの第１の構成例＞
【０１１８】
図５は、図４の比較部６１nの第１の構成例を示す図である。
【０１１９】
比較部６１nは、キャパシタ（容量）７１及び７２、比較器７３、並びに、スイッチ７４及び７５を有する。
【０１２０】
キャパシタ７１は、オートゼロ処理用のキャパシタであり、一端が、比較器７３の非反転入力端子(+)IN1に接続され、他端には、参照信号が供給される。したがって、参照信号は、キャパシタ７１を介して、比較器７３の非反転入力端子IN1に供給される。
【０１２１】
キャパシタ７２は、オートゼロ処理用のキャパシタであり、一端が、比較器７３の反転入力端子(-)IN2に接続され、他端には、VSL信号が供給される。したがって、VSL信号は、キャパシタ７２を介して、比較器７３の反転入力端子IN2に供給される。
【０１２２】
比較器７３は、非反転入力端子IN1、反転入力端子IN2、及び、出力端子OUT1を有する。
【０１２３】
比較器７３は、キャパシタ７１を介して非反転入力端子IN1に入力（供給）される参照信号と、キャパシタ７２を介して反転入力端子IN2に入力されるVSL信号とを比較し、その比較結果VOUTを、出力端子OUT1からカウンタ６２nに出力する。
【０１２４】
すなわち、比較器７３は、非反転入力端子IN1に入力される参照信号が、反転入力端子IN2に入力されるVSL信号よりも大である場合、H及びLレベルのうちの一方である、例えば、Hレベルを、比較結果VOUTとして、出力端子OUT1から出力する。
【０１２５】
また、比較器７３は、反転入力端子IN2に入力されるVSL信号が、非反転入力端子IN1に入力される参照信号の電圧よりも大である場合、H及びLレベルのうちの他方であるLレベルを、比較結果VOUTとして、出力端子OUT1から出力する。
【０１２６】
スイッチ７４及び７５は、オートゼロ制御部３２から、オートゼロ制御線３２Ａを介して供給されるAZパルスに応じて、オン又はオフする。スイッチ７４は、オン又はオフすることにより、比較器７３の非反転入力端子IN1と出力端子OUT1との接続をオン又はオフにする。スイッチ７５は、オン又はオフすることにより、比較器７３の反転入力端子IN2と出力端子OUT1との接続をオン又はオフにする。
【０１２７】
スイッチ７４及び７５のオン及びオフにより、比較部６１nでは、オートゼロ処理が行われる。
【０１２８】
オートゼロ処理では、比較器７３の出力端子OUT1と、非反転入力端子IN1及び反転入力端子IN2それぞれとが一時的に接続されることで、比較器７３の非反転入力端子IN1に現に供給されている信号と、反転入力端子IN2に現に供給されている信号とが一致している旨の比較結果が得られるように、キャパシタ７１及び７２がチャージされ、非反転入力端子IN1及び反転入力端子IN2のDC(Direct Current)レベルが合わせられる。
【０１２９】
オートゼロ処理によれば、比較器７３において、オートゼロ処理時に、比較器７３の非反転入力端子IN1に与えられていた電圧と、反転入力端子IN2に与えられていた電圧とが一致しているということを基準として、非反転入力端子IN1に与えられる電圧と、反転入力端子IN2に与えられる電圧との大小関係を判定することができる。
【０１３０】
＜イメージセンサ２の動作＞
【０１３１】
図６は、イメージセンサ２（図２）の動作を説明する図である。
【０１３２】
なお、図６において、横軸は時間を表し、縦軸は電圧を表す。
【０１３３】
図６は、イメージセンサ２において、参照信号出力部３２から、参照信号線３３Ａを介して、ADC３１nの比較部６１nの非反転入力端子IN1に供給される参照信号（の電圧）と画素１１m,nから、VSL４２nを介して、ADC３１nの比較部６１nを構成する比較器７３の反転入力端子IN2に供給される電気信号であるVSL信号（の電圧）との例を示す波形図である。
【０１３４】
なお、図６では、VSL信号、及び、参照信号とともに、転送Tr５２（図３）（のゲート）に与えられる転送パルスTRG、リセットTr５４に与えられるリセットパルスRST、オートゼロ制御部３２から比較部６１n（図５）に与えられるAZパルス、及び、比較器７３（図５）の出力端子OUT1の比較結果（以下、比較器出力ともいう）VOUTをも、図示してある。
【０１３５】
また、図６において、参照信号は、（参照信号線３４Ａ上の電圧そのものではなく、）比較器７３の非反転入力端子IN1に印加される電圧を示しており、VSL信号は、（VSL４２n上の電圧そのものではなく、）比較器７３（図６）の反転入力端子IN2に印加される電圧を示している。
【０１３６】
イメージセンサ２では、リセットパルスRSTが一時的にHレベルにされ、これにより、画素１１m,nがリセットされる。
【０１３７】
画素１１m,nのリセットでは、図３で説明したように、FD５３が、リセットTr５４を介して、電源Vddに接続され、FD５３にある電荷がリセットされるため、画素１１m,nが出力するVSL信号、すなわち、画素１１m,nにおいて、FD５３から、増幅Tr５５及び選択Tr５６を介して出力されるVSL４２n上のVSL信号の電圧は上昇し、時刻t1において、電源Vddに対応する電圧となる。
【０１３８】
VSL信号は、FD５３が電源Vddに接続されている間、電源Vddに対応する電圧を維持し、その後、時刻t2において、リセットパルスRSTがLレベルになると、画素１１m,n内での多少の電荷の移動によって、FD５３に、僅かな電荷が入り込み、その結果、VSL信号は、僅かに降下する。
【０１３９】
図６では、リセットパルスRSTがLレベルになった時刻t2から、その後の時刻t3にかけて、画素１１m,n内で生じる電荷の移動によって、VSL信号が、僅かに降下している。
【０１４０】
以上のように、画素１１m,nのリセット後に生じるVSL信号の降下は、リセットフィードスルーと呼ばれる。
【０１４１】
画素１１m,nのリセット後（又は、リセット中）に、オートゼロ制御部３２において、AZパルスがLレベルからHレベルにされ、これにより、比較部６１nのオートゼロ処理が開始される。
【０１４２】
図６では、リセットフィードスルーが生じた後の時刻t4に、AZパルスがLレベルからHレベルにされ、比較部６１nのオードゼロ処理が開始されている。そして、その後、時刻t5において、AZパルスがHレベルからLレベルにされることにより、比較部６１nのオートゼロ処理が終了（完了）している。
【０１４３】
かかるオートゼロ処理によれば、AZパルスの立ち下がりエッジのタイミングである時刻t5に、比較部６１nに与えられているVSL信号と参照信号とが一致しているということを基準として、VSL信号と参照信号との大小関係を判定（比較）することができるように、比較部６１nが設定される。
【０１４４】
図６では、オートゼロ処理は、画素１１m,nのリセット後に完了している。
【０１４５】
この場合、画素１１m,nのリセット中のVSL信号から、リセットフィードスルーだけ下降した電圧と参照信号とが一致しているということを基準として、VSL信号と参照信号との大小関係を判定することができるように、比較部６１nが設定される。
【０１４６】
その結果、参照信号（の波形）は、画素１１m,nのリセット中のVSL信号から、リセットフィードスルーだけ下降した電圧を、いわば基準とする位置に配置される。
【０１４７】
参照信号出力部３３（図４）は、オートゼロ処理が完了（終了）した後の時刻t6に、参照信号を、所定の電圧だけ上昇させる。
【０１４８】
ここで、オートゼロ処理が終了した後の時刻t6に、参照信号を、所定の電圧だけ上昇させることを、以下、開始オフセットともいう。
【０１４９】
また、参照信号出力部３３は、VSL信号のAD変換のために、参照信号の電圧（レベル）を、一定の割合で小さくしていくように変化させるが、この、参照信号の電圧が、一定の割合で小さくなっていく参照信号の部分を、スロープともいう。
【０１５０】
参照信号出力部３３は、時刻t6において、参照信号を、スロープの方向（参照信号の電圧が変化していく方向）とは逆方向に、所定の電圧だけオフセットさせる開始オフセットを行う。
【０１５１】
その後、参照信号出力部３３は、時刻t7から時刻t9までの一定期間、参照信号の電圧を、一定の割合で小さくしていく（下降させていく）。
【０１５２】
したがって、時刻t7から時刻t9までの期間の参照信号は、スロープを形成している。
【０１５３】
時刻t7から時刻t9までの期間の参照信号のスロープは、VSL信号のうちのリセットレベル（画素１１m,nのリセット直後のVSL信号（画素１１m,nがリセットされ、リセットフィードスルーによる電圧の降下が生じた後のVSL信号））をAD変換するためのスロープであり、以下、このスロープの期間（時刻t7から時刻t9までの期間）を、P(Preset)相ともいう。また、P相のスロープを、P相スロープともいう。
【０１５４】
ここで、比較部６１nは、画素１１m,nのリセット後のオートゼロ処理によって、そのオートゼロ処理時のVSL信号と参照信号と（の電圧）が一致するように設定されるので、オートゼロ処理が終了した後の時刻t6に、参照信号が、所定の電圧だけ上昇される開始オフセットによれば、参照信号は、VSL信号（リセットレベル）より電圧が大になる。したがって、比較部６１nの比較器７３は、P相の開始時刻t7では、参照信号が、VSL信号より大である旨の比較結果を出力する。
【０１５５】
すなわち、比較器７３の比較器出力VOUTはHレベルになる。
【０１５６】
ADC３１n（図４）のカウンタ６２nは、例えば、P相スロープの開始時刻t7から、クロックのカウントを開始する。
【０１５７】
P相において、参照信号（の電圧）は小さくなっていき、図６では、P相の時刻t8において、参照信号とリセットレベルとしてのVSL信号とが一致し、参照信号とVSL信号との大小関係が、P相の開始時から逆転する。
【０１５８】
その結果、比較部６１nの比較器７３の比較器出力VOUTは、P相の開始時から逆転し、比較部６１nの比較器７３は、リセットレベルとしてのVSL信号が、参照信号よりも大である旨の比較結果の出力を開始する。
【０１５９】
すなわち、比較器７３の比較器出力VOUTはLレベルになる。
【０１６０】
比較器７３の比較器出力VOUT、ひいては、比較部６１nが出力する比較結果が逆転すると、ADC３１n（図４）のカウンタ６２nは、クロックのカウントを終了し、そのときのカウンタ６２nのカウント値が、リセットレベルのAD変換結果（リセットレベルAD値）となる。
【０１６１】
P相の終了後、イメージセンサ２では、時刻t10からt11までの間、転送パルスTRGがLレベルからHレベルにされ、その結果、画素１１m,n（図３）において、光電変換によってPD５１にチャージされた電荷が、転送Tr５２を介して、FD５３に転送されてチャージされる。
【０１６２】
PD５１からFD５３に電荷がチャージされることにより、そのFD５３にチャージされた電荷に対応するVSL信号の電圧は下降し、時刻t11において、転送パルスTRGがHレベルからLレベルになると、PD５１からFD５３への電荷の転送が終了して、VSL信号は、FD５３にチャージされた電荷に対応する信号レベル（電圧）となる。
【０１６３】
また、P相の終了後、参照信号出力部３３（図４）は、参照信号を、例えば、P相の開始時と同一の電圧に上昇させる。
【０１６４】
以上のように、VSL信号が、FD５３にチャージされた電荷に対応する電圧となることや、参照信号がP相の開始時と同一の電圧に上昇することにより、参照信号とVSL信号との大小関係は、再び逆転する。
【０１６５】
その結果、比較器７３の比較器出力VOUTはHレベルになる。
【０１６６】
参照信号出力部３３（図４）は、参照信号を、P相の開始時と同一の電圧に上昇させた後、時刻t12から時刻t14までの一定期間（時刻t7から時刻t9までの一定期間と一致している必要はない）、参照信号の電圧を、例えば、P相の場合と同一の変化の割合で小さくしていく（下降させていく）。
【０１６７】
したがって、時刻t12から時刻t14までの期間の参照信号は、時刻t7から時刻t9までの期間の参照信号と同様に、スロープを形成している。
【０１６８】
時刻t12から時刻t14までの期間の参照信号のスロープは、VSL信号のうちの信号レベル（画素１１m,n（図３）において、PD５１からFD５３への電荷の転送が行われた直後のVSL信号）をAD変換するためのスロープであり、以下、このスロープの期間（時刻t12から時刻t14までの期間）を、D(Data)相ともいう。また、D相のスロープを、D相スロープともいう。
【０１６９】
ここで、D相の開始時刻t12では、P相の開始時刻t7の場合と同様に、参照信号は、VSL信号の（電圧）より大になる。したがって、D相の開始時刻t12では、比較器７３の比較器出力VOUTは、参照信号がVSL信号よりの大である旨を表すHレベルになる。
【０１７０】
ADC３１n（図４）のカウンタ６２nは、D相スロープの開始時刻t12から、クロックのカウントを開始する。
【０１７１】
D相において、参照信号（の電圧）は小さくなっていき、図６では、D相の時刻t13において、参照信号と信号レベルとしてのVSL信号とが一致し、参照信号とVSL信号との大小関係が、D相の開始時から逆転する。
【０１７２】
その結果、比較部６１nの比較回路７３の比較器出力VOUTも、D相の開始時から逆転し、信号レベルとしてのVSL信号が、参照信号よりも大である旨を表すLレベルになる。
【０１７３】
比較器出力VOUTが逆転し、Lレベルとなると、ADC３１n（図４）のカウンタ６２nは、クロックのカウントを終了する。そして、そのときのカウンタ６２nのカウント値が、信号レベルのAD変換結果（信号レベルAD値）となる。
【０１７４】
以上のようにして、P相でリセットレベルAD値が求められるとともに、D相で信号レベルAD値が求められると、イメージセンサ２では、リセットレベルAD値と信号レベルAD値との差分を求めるCDSが行われ、そのCDSの結果得られる差分が、画素値として出力される。
【０１７５】
ところで、画素１１m,nの飽和電荷量の増大、及び、電源電圧Vddの低電圧化が進行すると、ADC３１nのダイナミックレンジが、画素１１m,nにチャージされた電荷に対応するVSL信号（画素信号）をカバーすることが困難になる。
【０１７６】
一方、ADC３１nのアナログゲインを低ゲインにすること、すなわち、参照信号のスロープの傾きを大にするで、ADC３１nのダイナミックレンジを、VSL信号をカバーするように拡げること、すなわち、参照信号のスロープがVSL信号と交差するようにすることができる。
【０１７７】
しかしながら、アナログゲインを低ゲインにすると、ADC３１nでのAD変換の量子化ステップが大になり、すなわち、ビット分解能が粗くなり、明暗差の大きい被写体の暗部において、量子化ノイズが悪化する。
【０１７８】
そこで、本技術では、VSL信号の振幅に応じて、比較器７３に入力されるVSL信号を減衰することで、AD変換のダイナミックレンジ及びノイズの改善を図る。
【０１７９】
＜比較部６１nの第２の構成例＞
【０１８０】
図７は、図４の比較部６１nの第２の構成例を示す図である。
【０１８１】
なお、図中、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０１８２】
図７において、比較部６１nは、キャパシタ７１及び７２、比較器７３、スイッチ７４及び７５、制御部８１、並びに、減衰部８２を有する。
【０１８３】
したがって、図７の比較器６１nは、キャパシタ７１ないしスイッチ７５を有する点で、図５の場合と共通する。
【０１８４】
但し、図７の比較器６１nは、制御部８１及び減衰部８２が新たに設けられている点で、図５の場合と相違する。
【０１８５】
制御部８１は、VSL信号の振幅に応じて、比較器７３に入力されるVSL信号を減衰するように、減衰部８２を制御する。
【０１８６】
減衰部８２は、例えば、VSL信号が比較器７３に入力される信号線上に設けられ、制御部８１の制御に従い、比較器７３に入力されるVSL信号を減衰する。
【０１８７】
なお、VSL信号の減衰は、VSL信号が比較器７３の反転入力端子IN2に入力される際に経由するキャパシタ７２の前段（キャパシタ７２の、比較器７３に接続されている側とは反対側）で行うこともできるし、キャパシタ７２の後段（キャパシタ７２と比較器７３との間）で行うこともできる。
【０１８８】
すなわち、減衰部８２は、図中、実線で示すように、キャパシタ７２の前段に設けることもできるし、図中、点線で示すように、キャパシタ７２の後段に設けることもできる。
【０１８９】
図８は、図７の制御部８１及び減衰部８２の動作を説明するタイミングチャートである。
【０１９０】
すなわち、図８は、比較器７３の非反転入力端子IN1及び反転入力端子IN2にそれぞれ入力される参照信号及びVSL信号の例を示している。
【０１９１】
VSL信号（の電圧）の振幅が、例えば、所定の閾値より小である場合、制御部８１は、比較器７３に入力されるVSL信号を減衰しないように、減衰部８２を制御する。この場合、減衰部８２は、制御部８１の制御に従い、減衰部８２に入力されるVSL信号を、そのまま出力する。
【０１９２】
一方、VSL信号の振幅が、所定の閾値よりも大である場合、制御部８１は、比較器７３に入力されるVSL信号を減衰するように、減衰部８２を制御する。この場合、減衰部８２は、制御部８１の制御に従い、減衰部８２に入力されるVSL信号を減衰して出力する。
【０１９３】
以上のように、VSL信号の振幅が、所定の閾値よりも大である場合、減衰部８２は、VSL信号を減衰して出力するので、比較器７３に入力されるVSL信号の振幅は、小になる。
【０１９４】
その結果、ADC３１nのアナログゲインを低ゲインにすることなく、すなわち、参照信号のスロープの傾きを大にすることなく、ADC３１nのダイナミックレンジによって、VSL信号をカバーすることができる。
【０１９５】
このことは、振幅が大きいVSL信号を、ADC３１nのダイナミックレンジによってカバーすることができている、という意味で、実質的に、ADC３１nのダイナミックレンジが改善され、高ダイナミックレンジ化されている、ということができる。
【０１９６】
さらに、ADC３１nの高ダイナミックレンジ化を、ADC３１nのアナログゲインを低ゲインにすることなく行うことができるので、ADC３１nのアナログゲインを低ゲインにすることで、ADC３１nの高ダイナミックレンジ化を図る場合のように、ADC３１nでのAD変換の量子化ステップが大になり、明暗差の大きい被写体の暗部において、量子化ノイズが悪化することを防止することができる。
【０１９７】
したがって、AD変換のダイナミックレンジ及びノイズの改善を図ることができる。
【０１９８】
また、VSL信号を減衰することによるADC３１nの高ダイナミックレンジ化は、電源電圧Vddが低くても実現することができ、したがって、低消費電力化を図ることができる。
【０１９９】
さらに、VSL信号を減衰することによるADC３１nの高ダイナミックレンジ化によれば、ADC３１nのアナログゲインを高ゲインにすること、すなわち、参照信号のスロープの傾きを小にすることが可能になる。以上のように、ADC３１nのアナログゲインを高ゲインにすることにより、比較器７３の低ノイズ化を図ることができる。
【０２００】
なお、VSL信号を減衰してAD変換を行った場合、VSL信号のAD変換結果としては、VSL信号の減衰量を考慮し、例えば、カウンタ６２nのカウント値の減衰量倍等が採用される。
【０２０１】
図９は、図７の減衰部８２の構成例を示す図である。
【０２０２】
すなわち、図９は、キャパシタ７２の後段に設けられる減衰部８２の構成例を示している。
【０２０３】
図９では、減衰部８２は、スイッチ９１及びキャパシタ９２を有する。
【０２０４】
スイッチ９１は、制御部８１の制御に従い、キャパシタ７２及び比較器７３の反転入力端子IN2の接続点と、キャパシタ９２との接続をオン又はオフにする。
【０２０５】
キャパシタ９２の一端は、スイッチ９１に接続され、他端は接地されている。
【０２０６】
VSL信号の振幅が、所定の閾値より小である場合、制御部８１は、スイッチ９１をオフに制御する。この場合、VSL信号は、キャパシタ７２を介し、減衰部８２で減衰されずに、比較器７３の反転入力端子IN2に入力する。
【０２０７】
一方、VSL信号の振幅が、所定の閾値よりも大である場合、制御部８１は、スイッチ９１をオンに制御する。この場合、VSL信号は、キャパシタ７２と９２とで分圧されることにより減衰され、比較器７３の反転入力端子IN2に入力される。
【０２０８】
ところで、図７（及び図９）では、制御部８１が、VSL信号そのものを用いて、VSL信号の振幅が所定の閾値より大であるかどうかの振幅判定を行うが、振幅判定は、VSL信号そのものを用いる他、比較器出力VOUTを用いて行うことができる。
【０２０９】
以下、比較器出力VOUTを用いて、VSL信号の振幅判定を行う実施の形態について説明する。
【０２１０】
＜比較器出力VOUTを用いたVSL信号の振幅判定＞
【０２１１】
図１０は、比較器出力VOUTを用いたVSL信号の振幅判定の原理を説明するタイミングチャートである。
【０２１２】
すなわち、図１０は、転送パルスTRG、参照信号、振幅が大のVSL信号sigH、振幅が小のVSL信号sigL、並びに、VSL信号sigH及びsigLそれぞれに対する比較器出力VOUTの例を示している。
【０２１３】
図６で説明したように、参照信号のP相において、リセットレベルとしてのVSL信号が、参照信号よりも大になると、比較器７３の比較器出力VOUTはLレベルになる。
【０２１４】
そして、P相の終了後においては、転送パルスTRGが一時的にLレベルからHレベルにされ、画素１１m,n（のPD５１）にチャージされた電荷に対応して、VSL信号（の電圧）が下降して、画素１１m,nにチャージされた電荷に対応する信号レベル（電圧）となる。
【０２１５】
また、P相の終了後、参照信号出力部３３（図４）は、参照信号を、P相の開始時と同一の電圧に上昇させる。
【０２１６】
以上のように、VSL信号が、画素１１m,nにチャージされた電荷に対応する電圧となることや、参照信号がP相の開始時と同一の電圧に上昇されることにより、参照信号は、VSL信号より大になって、比較器出力VOUTはLレベルからHレベルになる。
【０２１７】
そして、その後、D相が開始する。
【０２１８】
ここで、P相の終了後、転送パルスTRGがLレベルからHレベルになるタイミングから、参照信号がP相の開始時と同一の電圧に上昇される（直前）までの期間は、画素１１m,n（図３）において、PD５１にチャージされた電荷が、転送Tr５２を介して、FD５３に転送される期間に重複するが、この期間を、転送中期間ということとする。
【０２１９】
転送中期間の開始時（開始直前）においては、VSL信号と参照信号との大小関係、及び、比較器７３の比較器出力VOUTは、P相の終了時と同様の状態になっている。すなわち、転送中期間の開始時においては、VSL信号は参照信号より大になっており、比較器７３の比較器出力VOUTはLレベルになっている。
【０２２０】
転送中期間では、VSL信号（の電圧）は、画素１１m,nにチャージされた電荷に対応して下降するが、参照信号は、P相の開始時と同一の電圧に上昇される前であるため、P相の終了時の電圧や、その電圧より低い電圧等の低い電圧になっている。
【０２２１】
そのため、転送中期間でのVSL信号の下降の程度（量）が大である場合、すなわち、VSL信号の振幅が、所定の閾値よりも大である場合、VSL信号は、低い電圧になっている参照信号を下回る。その結果、転送中期間において、比較器出力VOUTは、LレベルからHレベルになる。
【０２２２】
一方、転送中期間でのVSL信号の下降の程度が小である場合、すなわち、VSL信号の振幅が、所定の閾値よりも小である場合、VSL信号は、低い電圧になっている参照信号を下回らない。その結果、転送中期間において、比較器出力VOUTは、Lレベルのままになる。
【０２２３】
したがって、転送期間中の比較器出力VOUTに応じて、VSL信号の振幅が、所定の閾値よりも大であるか、又は、小であるかの判定を行う振幅判定を行うことができる。
【０２２４】
すなわち、転送期間中において、比較器出力VOUTがLレベルからHレベルに反転した場合には、VSL信号の振幅が、所定の閾値よりも大であると判定することができる。一方、転送期間中において、比較器出力VOUTがLレベルのままである場合には、VSL信号の振幅が、所定の閾値よりも小であると判定することができる。
【０２２５】
制御部８１では、以上のように、比較器出力VOUTを用いたVSL信号の振幅判定を行い、その振幅判定の判定結果から得られるVSL信号の振幅（の大小）に応じて、減衰部８２でのVSL信号の減衰を制御することができる。
【０２２６】
図１１は、比較器出力VOUTを用いた振幅判定を行い、その判定結果（から得られるVSL信号の振幅）に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第１の構成例を示す回路図である。
【０２２７】
なお、図中、図９の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２２８】
図１１において、制御部８１は、Dフリップフロップ１０１、及び、ORゲート１０２を有する。
【０２２９】
Dフリップフロップ１０１の入力端子Dは、比較器７３の出力端子OUT1と接続されており、したがって、入力端子Dには、比較器出力VOUTが供給される。
【０２３０】
また、Dフリップフロップ１０１のクロック端子Gには、信号ATT_DETが供給される。
【０２３１】
Dフリップフロップ１０１は、入力端子Dに供給される比較器出力VOUTを、クロック端子Gに供給される信号ATT_DETに応じてラッチし、出力端子Qから出力する。
【０２３２】
ORゲート１０２は、２入力のORゲートであり、２つの入力端子を有する。ORゲート１０２の２つの入力端子のうちの一方の入力端子は、Dフリップフロップ１０１の出力端子Qと接続され、他方の入力端子には、パルスAZ2が供給される。
【０２３３】
ORゲート１０２は、Dフリップフロップ１０１の出力端子Qからの出力と、パルスAZ2との論理和ATT_ENを演算して出力する。
【０２３４】
減衰部８２は、スイッチ９１及びキャパシタ９２を有する。すなわち、図１１において、減衰部８２は、図９の場合と同様に構成される。
【０２３５】
なお、図１１において、スイッチ９１は、ORゲート１０２が出力する論理和ATT_ENに応じて、論理和ATT_ENがHレベルの場合にオンになり、論理和ATT_ENがLレベルの場合にオフになる。
【０２３６】
また、図１１では、オートゼロ処理用のキャパシタ７１及び７２のキャパシタンスは、Cになっており、キャパシタ９２のキャパシタンスは、3Cになっている。
【０２３７】
さらに、信号ATT_DET、及び、パルスAZ2は、例えば、制御部２０（図２）から供給される。
【０２３８】
図１２は、VSL信号の振幅が所定の閾値よりも小さい場合の、図１１の制御部８１及び減衰部８２の動作の例を説明するタイミングチャートである。
【０２３９】
すなわち、図１２は、参照信号、振幅が小さいVSL信号、比較器出力VOUT、AZパルス、パルスAZ2、信号ATT_DET、及び、論理和ATT_ENの例を示している。
【０２４０】
ここで、パルスAZ2は、AZパルスが、Hレベルになっている期間内の一部の期間でHレベルになり、他の期間でLレベルになる。
【０２４１】
また、信号ATT_DETは、転送中期間内の一部の期間TtrfでHレベルになり、他の期間でLレベルになる。なお、信号ATT_DETがHレベルになる期間（タイミング）は、例えば、転送中期間において、VSL信号が、画素１１m,nにチャージされた電荷に対応してある程度下降するタイミングを含むようにあらかじめ設定される。
【０２４２】
パルスAZ2は、AZパルスが、Hレベルになっている期間内の一部の期間でHレベルになり、そのパルスAZ2が供給されるORゲート１０２が出力する論理和ATT_ENは、パルスAZ2がHレベルになっている期間だけ、LレベルからHレベルになる。
【０２４３】
スイッチ９１は、論理和ATT_ENがHレベルになっている期間、すなわち、パルスAZ2がHレベルになっている期間、オフからオンになり、これにより、オートゼロ処理が行われている期間において、キャパシタ７１及び７２の他、キャパシタ９２が、比較器７３の非反転入力端子IN1に供給されている信号と、反転入力端子IN2に供給されている信号とが一致している旨の比較結果が得られるようにチャージされる。
【０２４４】
その後、転送中期間において、信号ATT_DETが一時的にHレベルになると、Dフリップフロップ１０１は、そのときの比較器出力VOUTをラッチし、出力端子Qから出力する。
【０２４５】
図１２では、VSL信号の振幅が所定の閾値よりも小さいので、転送中期間において、VSL信号は、参照信号を下回らず、比較器出力VOUTは、VSL信号が参照信号よりも大である旨を表すLレベルのままになる。
【０２４６】
その結果、Dフリップフロップ１０１の出力は、Lレベル（のまま）になり、ORゲート１０２の論理和ATT_ENも、Lレベル（のまま）になる。
【０２４７】
したがって、減衰部８２において、スイッチ９１は、論理和ATT_ENに応じて、オフ（のまま）になり、VSL信号は、減衰されずに、比較器７３の反転入力端子IN2に入力される。
【０２４８】
図１３は、VSL信号の振幅が所定の閾値よりも大きい場合の、図１１の制御部８１及び減衰部８２の動作の例を説明するタイミングチャートである。
【０２４９】
すなわち、図１３は、参照信号、振幅が大きいVSL信号、比較器出力VOUT、AZパルス、パルスAZ2、信号ATT_DET、及び、論理和ATT_ENの例を示している。
【０２５０】
なお、図１３において、参照信号、AZパルス、パルスAZ2、及び、信号ATT_DETは、図１２の場合と同様である。
【０２５１】
図１３でも、図１２の場合と同様に、オートゼロ処理が行われている期間において、キャパシタ７１及び７２、並びに、キャパシタ９２が、比較器７３の非反転入力端子IN1に供給されている信号と、反転入力端子IN2に供給されている信号とが一致している旨の比較結果が得られるようにチャージされる。
【０２５２】
そして、転送中期間において、信号ATT_DETが一時的にHレベルになると、Dフリップフロップ１０１は、そのときの比較器出力VOUTをラッチし、出力端子Qから出力する。
【０２５３】
図１３では、VSL信号の振幅が所定の閾値よりも大きいので、転送中期間において、VSL信号は、参照信号を下回り、比較器出力VOUTは、VSL信号が参照信号よりも大である旨を表すLレベルから、参照信号がVSL信号よりも大である旨を表すHレベルになる。
【０２５４】
Dフリップフロップ１０１では、転送中期間の信号ATT_DETに同期して、Hレベルになった比較器出力VOUTがラッチされる。その結果、Dフリップフロップ１０１の出力は、LレベルからHレベルになり、ORゲート１０２の論理和ATT_ENも、LレベルからHレベルになる。
【０２５５】
したがって、減衰部８２において、スイッチ９１は、論理和ATT_ENに応じて、オフからオンになり、VSL信号は、キャパシタ７２及び９２によって分圧されることにより減衰され、比較器７３の反転入力端子IN2に入力される。
【０２５６】
図１４は、比較器出力VOUTを用いた振幅判定を行い、その判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第２の構成例を示す回路図である。
【０２５７】
なお、図中、図１１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２５８】
図１４において、制御部８１及び減衰部８２は、図１１の場合と同様に構成される。
【０２５９】
但し、図１４では、オートゼロ処理用のキャパシタ７１及び７２のキャパシタンスは、C及び1/3Cにそれぞれなっており、キャパシタ９２のキャパシタンスは、2/3Cになっている。
【０２６０】
ここで、図１１では、減衰部８２を構成するキャパシタ９２のキャパシタンスが3Cであり、オートゼロ処理用のキャパシタ７１及び７２の3倍のキャパシタンスになっている。キャパシタンスが3Cのキャパシタ９２の面積は大になるため、かかるキャパシタ９２が形成されるイメージセンサ２は、大型化するおそれがある。
【０２６１】
そこで、図１４に示すように、キャパシタ７２のキャパシタンスを、1/3Cにするとともに、キャパシタ９２のキャパシタンスを、2/3Cにすることができる。
【０２６２】
この場合、キャパシタ９２、ひいては、イメージセンサ２の大型化を防止することができる。
【０２６３】
図１５は、比較器出力VOUTを用いた振幅判定を行い、その判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第３の構成例を示す回路図である。
【０２６４】
なお、図中、図１１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２６５】
図１５において、制御部８１及び減衰部８２は、図１１の場合と同様に構成される。
【０２６６】
但し、図１５では、オートゼロ処理用のキャパシタ７１が設けられておらず、キャパシタ９２のキャパシタンスは、Cになっている。
【０２６７】
図１５では、イメージセンサ２において、オートゼロ処理用のキャパシタ７１が占めていた面積を、キャパシタ９２に充てることができるので、イメージセンサ２の大型化を防止することができる。
【０２６８】
なお、図１５では、非反転入力端子IN1側に設けられていたオートゼロ処理用のキャパシタ７１が設けられていないため、非反転入力端子IN1側に設けられていたスイッチ７４も設けられていない。
【０２６９】
また、図１５では、非反転入力端子IN1側に設けられていたオートゼロ処理用のキャパシタ７１が設けられていないため、非反転入力端子IN1側のDC(Direct Current)レベルを、反転入力端子IN2側のDCレベルに合わせるように、比較器７３の出力を調整する必要がある。
【０２７０】
図１６は、比較器出力VOUTを用いた振幅判定を行い、その判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第４の構成例を示す回路図である。
【０２７１】
なお、図中、図１１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２７２】
図１６において、制御部８１及び減衰部８２は、図１１の場合と同様に構成される。
【０２７３】
但し、図１６では、オートゼロ処理用のキャパシタ７１及び７２のキャパシタンスは、C及び1/4Cにそれぞれなっており、キャパシタ９２のキャパシタンスは、3/4Cになっている。
【０２７４】
また、図１６では、キャパシタンスが3/4Cのキャパシタ１１１と、スイッチ１１２とが新たに設けられている。そして、スイッチ７５、キャパシタ１１１、及び、スイッチ１１２は、直列に接続され、直列回路を構成している。さらに、そのスイッチ７５、キャパシタ１１１、及び、スイッチ１１２で構成される直列回路の一端は、比較器７３の出力端子OUT1に接続され、他端は、キャパシタ７２の前段（キャパシタ７２の、比較器７３に接続されている側とは反対側）に接続されている。
【０２７５】
スイッチ１１２は、Dフリップフロップ１０１の出力に応じて、オン又はオフになる。すなわち、スイッチ１１２は、Dフリップフロップ１０１の出力がHレベルの場合にオンになる。また、スイッチ１１２は、Dフリップフロップ１０１の出力がLレベルの場合にオフになる。
【０２７６】
図１６において、制御部８１及び減衰部８２の動作は、図１１の場合と同様である。
【０２７７】
図１６では、図１４等の場合と同様に、図１１の場合に比較して、キャパシタ９２、ひいては、イメージセンサ２の大型化を抑制することができる。
【０２７８】
図１７は、比較器出力VOUTを用いた振幅判定を行い、その判定結果に応じて、VSL信号の減衰を行う場合の制御部８１及び減衰部８２の第５の構成例を示す回路図である。
【０２７９】
なお、図中、図１１の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２８０】
図１７において、制御部８１は、図１１の場合と同様に構成される。
【０２８１】
また、図１７において、減衰部８２は、スイッチ９１、抵抗１２１、及び、電源１２２を有する。
【０２８２】
したがって、図１７において、減衰部８２は、スイッチ９１を有する点で、図１１の場合と共通する。但し、図１７では、減衰部８２は、キャパシタ９２に代えて、抵抗１２１及び電源１２２を有する点で、図１１の場合と相違する。
【０２８３】
なお、図１７では、オートゼロ処理用のキャパシタ７１及び７２が設けられておらず、さらに、キャパシタ７１及び７２が設けられていないことに伴い、スイッチ７４及び７５も設けられていない。
【０２８４】
また、図１７では、キャパシタ７１に代えて、抵抗１２１とともに、VSL信号を分圧する抵抗１３１が設けられている。
【０２８５】
抵抗１２１及び１３１の抵抗値は、それぞれ3R及びRになっている。
【０２８６】
以上のように構成される減衰部８２では、スイッチ９１がオンである場合には、VSL信号は、抵抗１３１及び１２１で分圧されることにより減衰され、比較器７３の反転入力端子IN2に入力される。
【０２８７】
また、スイッチ９１がオフである場合には、VSL信号が、抵抗１３１を介して、分圧されずに、比較器７３の反転入力端子IN2に入力される。
【０２８８】
なお、電源１２２は、所定の電圧Vcの直流電源であり、反転入力端子IN2側のDCレベルを調整するための電源である。
【０２８９】
＜本技術の適用が可能なイメージセンサの概要＞
【０２９０】
図１８は、本技術を適用し得るイメージセンサ（固体撮像装置）の構成例の概要を示す図である。
【０２９１】
図１８のＡは、非積層型のイメージセンサの概略構成例を示している。イメージセンサ２１０は、図１８のＡに示すように、１枚のダイ（半導体基板）２１１を有する。このダイ２１１には、画素がアレイ状に配置された画素領域２１２と、画素の駆動その他の各種の制御を行う制御回路２１３と、信号処理するためのロジック回路２１４とが搭載されている。
【０２９２】
図１８のＢ及びＣは、積層型のイメージセンサの概略構成例を示している。イメージセンサ２２０は、図１８のＢ及びＣに示すように、センサダイ２２１とロジックダイ２２２との2枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。
【０２９３】
図１８のＢでは、センサダイ２２１には、画素領域２１２と制御回路２１３が搭載され、ロジックダイ２２２には、信号処理を行う信号処理回路を含むロジック回路２１４が搭載されている。
【０２９４】
図１８のＣでは、センサダイ２２１には、画素領域２１２が搭載され、ロジックダイ２２２には、制御回路２１３及びロジック回路２１４が搭載されている。
【０２９５】
本技術は、図１８のＡのような非積層型のイメージセンサに適用することもできるし、図１８のＢ及びＣのような積層型のイメージセンサに適用することもできる。
【０２９６】
また、図１８のＢ及びＣは、2枚のダイが積層された2層のイメージセンサであるが、本技術は、3枚（以上）のダイが積層されたイメージセンサに適用することもできる。
【０２９７】
図１９は、本技術を適用し得る2層のイメージセンサ２２０の構成例の詳細を示す図である。
【０２９８】
図１９の2層のイメージセンサ２２０では、センサダイ２２１に形成された（画素領域２１２の）画素３１２が、１以上の画素３１２からなる画素ブロック３１１に区分されている。すなわち、センサダイ２２１は、横×縦がX×Y個の画素ブロック３１１に区分されている（X,Yは、１以上の整数）。
【０２９９】
ロジックダイ２２２には、画素ブロック３１１と同一の数、すなわち、横×縦がX×Y個の信号処理回路３２１がアレイ状に配列されている。
【０３００】
信号処理回路３２１は、センサダイ２２１の画素ブロック３１１の各画素３１２が出力する電気信号としての画素信号のAD変換を行うADC３２２や、黒レベルの補正、現像等の各種の信号処理を行う信号処理ブロック（図示せず）を有する。
【０３０１】
ロジックダイ２２２において、１個の信号処理回路３２１は、１個の画素ブロック３１１と同程度のサイズになっており、１個の画素ブロック３１１に対向する位置に配置される。
【０３０２】
信号処理回路３２１は、その信号処理回路３２１と対向する位置にある画素ブロック３１１を構成する画素３１２が出力する画素信号の信号処理を担当する。
【０３０３】
したがって、１個の信号処理回路３２１が信号処理を担当する画素３１２の集合が、１個の画素ブロック３１１を構成する、ということができる。また、信号処理回路３２１が、信号処理等を担当する画素３１２の集合としての画素ブロック３１１を、その信号処理回路３２１に対応する画素ブロック３１１ということとすると、ロジックダイ２２２において、信号処理回路３２１は、対応する画素ブロック３１１に対向する位置に配列されている、ということができる。
【０３０４】
信号処理回路３２１は、その信号処理回路３２１に対応する（信号処理回路３２１と対向する位置にある）画素ブロック３１１と、信号線３２３によって接続されている。
【０３０５】
画素ブロック３１１の画素３１２が出力する画素信号は、信号線３２３を介して、その画素ブロック３１１に対応する信号処理回路３２１に供給される。信号処理回路３２１が有するADC３２２は、対応する画素ブロック３１１の画素３１２から、信号線３２３を介して供給される画素信号のAD変換を担当する。
【０３０６】
このようなAD変換方式は、エリアADC(AD Conversion)方式と呼ばれる。エリアADC方式によれば、信号処理回路３２１の数X×Yに等しい数だけ並列に、画素信号のAD変換を行うことができる。AD変換以外の信号処理についても、同様である。
【０３０７】
本技術は、以上のようなエリアADCを採用するイメージセンサ２２０のADC３２２に適用することができる。
【０３０８】
すなわち、本技術は、図２に示したような列並列AD変換方式、及び、図１９に示したようなエリアADC方式のうちのいずれにも適用することができる。
【０３０９】
＜イメージセンサの使用例＞
【０３１０】
図２０は、図１のイメージセンサ２を使用する使用例を示す図である。
【０３１１】
イメージセンサ２は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々な電子機器に使用することができる。
【０３１２】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する電子機器
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される電子機器
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される電子機器
・内視鏡や、電子顕微鏡、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される電子機器
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される電子機器
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される電子機器
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される電子機器
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される電子機器
【０３１３】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０３１４】
例えば、本技術は、可視光線をセンシングするイメージセンサの他、赤外線その他の、可視光線以外の電磁波をセンシングするイメージセンサに適用することができる。
【０３１５】
さらに、本技術は、イメージセンサの画素が出力する電気信号以外の電気信号、すなわち、例えば、音をセンシングするマイクロフォンや、その他の任意の物理量のセンシングするセンサが出力するアナログの電気信号のAD変換に適用することができる。
【０３１６】
また、本技術は、センサが出力する電気信号の他、任意のアナログ信号のAD変換に適用することができる。
【０３１７】
ここで、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【０３１８】
なお、本技術は、以下の構成をとることができる。
【０３１９】
＜１＞
物理量をセンシングすることにより得られる電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する減衰部と
を備えるセンサ。
＜２＞
前記電気信号の振幅に応じて、前記電気信号を減衰するように、前記減衰部を制御する制御部をさらに備える
＜１＞に記載のセンサ。
＜３＞
前記減衰部は、前記比較器の前記比較結果から得られる前記電気信号の振幅に応じて、前記電気信号を減衰する
＜１＞又は＜２＞に記載のセンサ。
＜４＞
前記電気信号は、前記電気信号と前記参照信号とが一致している旨の前記比較結果が得られるように前記比較器を設定するオートゼロ処理に用いられるオートゼロ処理用のキャパシタを介して、前記比較器に入力され、
前記減衰部は、前記オートゼロ処理用のキャパシタを利用して、前記比較器に入力される前記電気信号を分圧することにより、前記電気信号を減衰する
＜１＞ないし＜３＞のいずれかに記載のセンサ。
＜５＞
光電変換を行う光電変換素子を有し、前記電気信号を出力する画素をさらに備える
＜１＞ないし＜４＞のいずれかに記載のセンサ。
＜６＞
物理量をセンシングすることにより得られる電気信号と、レベルが変化する参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部を備えるセンサが、
前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する
ステップを含む駆動方法。
＜７＞
光を集光する光学系と、
光を受光し、前記光の受光量に対応する信号を出力するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
レベルが変化する参照信号を出力する参照信号出力部と、
前記画素から出力される前記電気信号と、前記参照信号とを比較する比較器を有し、前記比較器の、前記電気信号と前記参照信号との比較結果を用いて、前記電気信号のAD(Analog to Digital)変換を行うAD変換部と、
前記電気信号の振幅に応じて、前記比較器に入力される前記電気信号を減衰する減衰部と
を有する
電子機器。
【符号の説明】
【０３２０】
１  光学系，  ２  イメージセンサ，  ３  メモリ，  ４  信号処理部，  ５  出力部，  ６  制御部，  １０  画素アレイ，  １１1,1ないし１１M,N  画素，  ２０  制御部，  ２１  画素駆動部，  ２２  列並列AD変換装置，  ３１1ないし３１N  ADC，  ３２  オートゼロ制御部，  ３２Ａ  オートゼロ制御線，  ３３  参照信号出力部，  ３３Ａ  参照信号線，  ３４  クロック出力部，  ３４Ａ  クロック線，  ４１1ないし４１M  画素制御線，  ４２1ないし４２N  VSL，  ４３1ないし４３N  電流源，  ５１  PD，  ５２  転送Tr，  ５３  FD，  ５４  リセットTr，  ５５  増幅Tr，  ５６  選択Tr，  ６１1ないし６１N  比較部，  ６２1ないし６２N  カウンタ，  ７１，７２  キャパシタ，  ７３  比較器，  ７４，７５  スイッチ，  ８１  制御部，  ８２  減衰部，  ９１  スイッチ，  ９２  キャパシタ，  １０１  Dフリップフロップ，  １０２  ORゲート，  １１１  キャパシタ，  １１２  スイッチ，  １２１  抵抗，  １２２  電源，  １３１  抵抗，  ２１０  イメージセンサ，  ２１１  ダイ，  ２１２  画素領域，  ２１３  制御回路，  ２１４  ロジック回路，  ２２０  イメージセンサ，  ２２１  センサダイ，  ２２２  ロジックダイ，  ３１１  画素ブロック，  ３１２  画素，  ３２１  信号処理回路，  ３２２  ADC，  ３２３  信号線
【図１】
2018019269.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2018019269.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2018019269.tif 000019
【図１８】
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【図１９】
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【図２０】
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