(57)【要約】【課題】二つのトリガ信号発振源から各々出力されるトリガ信号の誤検出を起すことなく当該トリガ信号に基づきパルス信号の出力を制御する。【解決手段】パルス信号制御回路１において、第一遅延回路１１は、トリガ信号発振源である第一ＣＰＵ４Ａから供されたトリガ信号とタイマＩＣ３から供されたクロック信号とに基づき所定の周期で第一のパルス信号を出力する。第二遅延回路１２は、他のトリガ信号発振源である第二ＣＰＵ４Ｂから供されたトリガ信号とタイマＩＣ３から供されたクロック信号とに基づき前記第一のパルス信号の出力から遅延して前記周期とよりも短周期で第二パルス信号を出力する。ＲＳフリップフロップ回路１３は、前記第一のパルス信号をセット信号として受ける一方で前記第二のパルス信号をリセット信号として受けて新たなパルス信号を出力する。【選択図】図１
2018019467.tif 000002
【特許請求の範囲】
【請求項１】
トリガ信号発振源から供されたトリガ信号に基づき所定の周期で第一のパルス信号を出力する第一遅延回路と、
他のトリガ信号発振源から供されたトリガ信号に基づき前記所定の周期と異なる周期で第二のパルス信号を出力する第二遅延回路と、
前記第一のパルス信号と前記第二のパルス信号とに基づき新たなパルス信号を出力する順序回路と
を備えるパルス信号制御回路。
【請求項２】
前記第一のパルス信号は、前記第二のパルス信号よりも長周期で出力される
請求項１に記載のパルス信号制御回路。
【請求項３】
前記第一のパルス信号の幅は、前記第二のパルス信号の幅の３倍以上である
請求項２に記載のパルス信号制御回路。
【請求項４】
前記第二のパルス信号は、前記第一のパルス信号の出力から遅延して出力される
請求項１から３のいずれか１項に記載のパルス信号制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送配電線路等で発生した電圧、電流、周波数等の異常状態を検出する保護継電器において、特に、保護継電器に組み込まれたＣＰＵの動作を制御する回路に関する。
【背景技術】
【０００２】
受配電設備や変電設備には、送電線や配電線の電力系統で発生した相間短絡事故、接地事故及び雷サージ電圧から受配電線路、変電線路、受配電設備の電力機器を保護する機器が備えられている。例えば、電力機器の異常状態を速やかに検出して、その事故部分を系統から切り離して、事故の波及を最小限に抑えるとともに、正常な電力供給を継続し、電力供給の信頼性を高めるため保護継電器が具備されている。
【０００３】
この保護継電器にて検出された異常信号は、受配電設備や変電設備に設置された遮断器に伝達され、この遮断器の開極動作によって、異常区間が正常区間から切り離される。そのため、受配電設備や変電設備が定期的に点検される際には、この保護継電器が確実に動作するか否かが試験によって検証される。
【０００４】
近年では、保護継電器の定期点検時に検証作業を省力化し、信頼性を高めるために、保護継電器に自動的に点検機能を付加した保護継電器が採用されている。例えば、特許文献１においては、予め設定された周期で入力される点検実行指令に基づいて点検が自動的に実行される保護継電器であって、点検実行指令を出力するタイマを備えたものが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−６７２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般に保護継電器は、メイン用のＣＰＵとフェールセーフ用のＣＰＵの二つのＣＰＵを備え、個々のＣＰＵから定期的に出力されるトリガ信号を制御することにより実現される。
【０００７】
特許文献１のような従来の保護継電器において、二つのＣＰＵが前記トリガ信号の発信を制御する場合、各々のＣＰＵに対してタイマＩＣを備えた制御回路を備える必要がある。そして、この制御回路にはタイマＩＣに加えて検出時間の時定数を決定するための抵抗とコンデンサを備える必要があり、高密度実装による回路配置に苦慮することがある。
【０００８】
また、二つのＣＰＵから出力されるトリガ信号の制御を一つのタイマＩＣによって実現する場合、二つのトリガ信号を一つのトリガ信号に変換する際に、ＣＰＵのクロックの非同期性が問題となる。通常、二つのＣＰＵは、同じ周波数のクロックを使用しているので、トリガ信号も同じ周期となる。そして、ＲＳフリップフロップ回路等によりトリガ信号の合成が行われた場合、同じ周波数の元トリガ信号が非同期で重なるため、例えば図４に示したように変化タイミングが重なる間、合成されたトリガの変化がなくなり、ＣＰＵ停止と誤検出されることがある。
【０００９】
本発明は、上記の事情に鑑み、二つのトリガ信号発振源から各々出力されるトリガ信号の誤検出を起すことなく当該トリガ信号に基づきパルス信号の出力を制御することを課題とする。
【課題を解決するための手段】
【００１０】
そこで、本発明のパルス信号制御回路は、トリガ信号発振源から供されたトリガ信号に基づき所定の周期で第一のパルス信号を出力する第一遅延回路と、他のトリガ信号発振源から供されたトリガ信号に基づき前記所定の周期と異なる周期で第二のパルス信号を出力する第二遅延回路と、前記第一のパルス信号と前記第二のパルス信号とに基づき新たなパルス信号を出力する順序回路とを備える。
【００１１】
前記第一のパルス信号の一態様は、前記第二のパルス信号よりも長周期で出力される。
【００１２】
前記第一のパルス信号の一態様は、そのパルス信号の幅が前記第二のパルス信号の幅の３倍以上である。
【００１３】
前記第二のパルス信号の一態様は、前記第一のパルス信号の出力から遅延して出力される。
【発明の効果】
【００１４】
以上の本発明によれば、二つのトリガ信号発振源から各々出力されるトリガ信号の誤検出を起すことなく当該トリガ信号に基づきパルス信号の出力を制御できる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）は本発明のトリガ信号制御回路が適用された保護継電器の制御システムを例示したブロック構成図、（ｂ）は同制御回路の実施形態を例示したブロック構成図。
【図２】同実施形態における順序回路の動作例を説明したトリガ信号のパルス波形図。
【図３】同実施形態における順序回路の動作例を説明したトリガ信号のパルス波形図。
【図４】従来のトリガ信号制御回路の動作例を説明したトリガ信号のパルス波形図。
【発明を実施するための形態】
【００１６】
以下に図面を参照しながら本発明の実施形態について説明する。
【００１７】
図１（ａ）に例示された本発明の一実施形態であるパルス信号制御回路１は保護継電器２の制御システム５に適用されている。
【００１８】
制御システム５は、タイマ回路であるタイマＩＣ３からのクロック信号とトリガ信号発振源である第一ＣＰＵ４Ａと他のトリガ信号発振源である第二ＣＰＵ４Ｂのいずれかから供される保護継電器２の試験指令のトリガ信号とに基づき当該試験を定期的に実行する。
【００１９】
パルス信号制御回路１は、タイマＩＣ３のクロック信号に基づき第一ＣＰＵ４Ａ，第二ＣＰＵ４Ｂから供された試験指令のトリガ信号に基づくパルス信号の出力を制御することにより当該指令のトリガ信号を発する発振回路１５の当該パルス信号の誤検出を防止する。
【００２０】
すなわち、パルス信号制御回路１は、第一遅延回路１１，第二遅延回路１２，ＲＳフリップフロップ回路１３，発振回路１５，フィルタ回路１６，Ｄフリップフロップ回路１７及びアンド回路１４，１８を備える。
【００２１】
第一遅延回路１１は、第一ＣＰＵ４Ａから供されたトリガ信号とタイマＩＣ３から供されたクロック信号とに基づき所定の周期で第一のパルス信号を出力する逓倍回路からなる。第一のパルス信号は、例えば、第二遅延回路１２から発振される第二のパルス信号と相対的に長周期、より具体的には、例えば、第二のパルス信号の３倍以上の幅で出力される。
【００２２】
第二遅延回路１２は、第二ＣＰＵ４Ｂから供されたトリガ信号とタイマＩＣ３から前記クロック信号と非同期的に供されたクロック信号とに基づき前記所定の周期と異なる周期で第二のパルス信号を出力する逓倍回路からなる。第二のパルス信号は、例えば、第一遅延回路１１から発振される第一のパルス信号の出力から遅延して当該第一のパルス信号と相対的に短周期で出力される。
【００２３】
ＲＳフリップフロップ回路１３は、リセット側端子１３Ｒ、セット側端子１３Ｓ及び出力側端子１３Ｑを備えた順序回路である。リセット側端子１３Ｒには、第二遅延回路１２から供された第二のパルス信号がリセット信号Ｒとして入力される。セット側端子１３Ｓには、第一遅延回路１１から供された第一のパルス信号がセット信号Ｓとして入力される。出力側端子１３Ｑからは、リセット信号Ｒとセット信号Ｓとに基づく新たなトリガ信号が出力信号Ｑとして出力される。
【００２４】
アンド回路１４は、第一ＣＰＵ４Ａの強制ＲＳＴのイネーブル信号（以下、強制ＲＳＴ＿ＥＮＢ信号）と第二ＣＰＵ４Ｂの強制ＲＳＴ＿ＥＮＢ信号との論理積に基づきＥＮＢ信号を出力する。
【００２５】
発振回路１５は、ＲＳフリップフロップ回路１３から供されたパルス信号とアンド回路１４から供されたＥＮＢ信号とに基づきトリガ信号Ｋ＿ＲＳＴ＿ＴＲＧを出力する。
【００２６】
フィルタ回路１６は、発振回路１５から供されたトリガ信号Ｋ＿ＲＳＴ＿ＴＲＧをフィルタ処理する。
【００２７】
Ｄフリップフロップ回路１７は、入力側端子１７Ｄ、クロック入力側端子１７Ｃ及び出力側端子１７Ｑを備えた順序回路である。入力側端子１７Ｄには、アンド回路１４から供されたイネーブル信号（以下、ＥＮＢ信号）が入力信号Ｄとして入力される。クロック入力側端子１７Ｃには、発振回路１５から供されたトリガ信号Ｋ＿ＲＳＴ＿ＴＲＧがクロック信号ＣＫとして入力される。出力側端子１７Ｑからは、クロック信号ＣＫの信号状態に基づき前記ＥＮＢ信号が出力信号Ｑとして出力される。
【００２８】
アンド回路１８は、Ｄフリップフロップ回路１７からの出力信号Ｑとアンド回路１４からのＥＮＢ信号との論理積に基づき保護継電器２の試験指令を出力する。
【００２９】
以下、図１〜３を参照してパルス信号制御回路１の動作例について説明する。
【００３０】
第一遅延回路１１は、第一ＣＰＵ４Ａからトリガ信号（ＣＰＵ１＿強制ＲＳＴ＿トリガ）を受けると共にタイマＩＣ３からクロック信号（ＣＰＵ１＿ＣＬＫ）を受けると、所定の周期で第一のパルス信号を発振する。
【００３１】
一方、第二遅延回路１２は、第二ＣＰＵ４Ｂからトリガ信号（ＣＰＵ２＿強制ＲＳＴ＿トリガ）を受けると共にタイマＩＣ３からクロック信号（ＣＰＵ２＿ＣＬＫ）を受けると、図２に例示したように、第一遅延回路１１からの第一のパルス信号の出力から遅延して、この第一のパルス信号の周期よりも短い周期で第二のパルス信号を発振する。
【００３２】
この第二のパルス信号は、例えば、図２に示したように、第一遅延回路１１から出力されるトリガ信号の幅Ｄ１の３分の１未満の幅Ｄ２で出力される。より具体的には、第一遅延回路１１からは元のトリガ信号の６倍の周期でトリガ信号が出力される。一方、第二遅延回路１２からは、第一遅延回路１１のトリガ信号の出力から遅延して、元のトリガ信号の２倍の周期でトリガ信号が出力される。これは、トリガ信号の停止時間を考慮して決定されたものである。したがって、ＲＳフリップフロップ回路１３において、セット信号Ｓがアサートされていない期間（長周期の半分）の期間は信号の変化がなくなる。このように、第一遅延回路１１と第二遅延回路１２との間でパルス信号の周期が３倍の差があれば、ＲＳフリップフロップ回路１３はセット信号Ｓがアサートされている期間に少なくとも１回はパルス信号を発生できる。
【００３３】
ＲＳフリップフロップ回路１３は、セット側端子１３Ｓが第一遅延回路１１から第一のパルス信号を受けた時点からリセット側端子１３Ｒが第二遅延回路１２から第二のパルス信号を受けた時点までハイ状態となる波形のパルス信号を出力側端子１３Ｑから出力する。
【００３４】
発振回路１５は、ＲＳフリップフロップ回路１３から入力されたパルス信号とアンド回路１４から入力されたＥＮＢ信号とに基づき所定のパルス幅（例えば、１秒間、ハイ状態となるパルス波形）のトリガ信号Ｋ＿ＲＳＴ＿ＴＲＧを出力する。このトリガ信号Ｋ＿ＲＳＴ＿ＴＲＧはフィルタ回路１６を介してＤフリップフロップ回路１７のクロック入力側端子１７Ｃに入力される。
【００３５】
Ｄフリップフロップ回路１７の入力側端子１７Ｄにはアンド回路１４からのＥＮＢ信号が入力信号Ｄとして入力される一方で、クロック入力側端子１７Ｃには発振回路１５からのトリガ信号Ｋ＿ＲＳＴ＿ＴＲＧがクロック信号ＣＫとして入力される。
【００３６】
アンド回路１４から出力されたＥＮＢ信号は入力信号ＤとしてＤフリップフロップ回路１７の入力側端子１７Ｄに入力される。一方、発振回路１５からクロック信号ＣＫとしてクロック入力側端子１７Ｃに供されたトリガ信号Ｋ＿ＲＳＴ＿ＴＲＧのパルス波形がハイ状態となると、Ｄフリップフロップ１３２２の出力側端子１７Ｑから出力信号Ｑとして前記ＥＮＢ信号が出力される。
【００３７】
アンド回路１８はＤフリップフロップ回路１７から受けたＥＮＢ信号とアンド回路１４から受けたＥＮＢ信号との論理積を演算して保護継電器２の試験指令を出力する。そして、この試験指令を受けた保護継電器２は試験を実行する。
【００３８】
以上のように、パルス信号制御回路１によれば、監視対象の二つの信号すなわち第一ＣＰＵ４Ａ，第二ＣＰＵ４Ｂから各々出力されたトリガ信号が第一遅延回路１１，第二遅延回路１２によって各々長周期，短周期に変更される。そして、リセット優先のＲＳフリップフロップ回路１３において、短周期信号がリセット側端子１３Ｒに入力される一方で長周期信号がセット側端子１３Ｓに入力される。このように、短周期のリセット信号が優先されるので、元のトリガ信号の周期が重なっても、ＲＳフリップフロップ回路１３からのパルス信号の出力停止は起こらなくなる。
【００３９】
特に、図３に例示したパルス波形のように、第一遅延回路１１からのトリガ信号の周期が第二遅延回路１２からのトリガ信号の周期の３倍以上であると、ＲＳフリップフロップ回路１３はセット信号Ｓがアサートの期間に少なくとも１回はパルス信号を発生できる。
【００４０】
以上のことから本実施形態のパルス信号制御回路１によれば、２つのトリガ信号の発生源（第一ＣＰＵ４Ａ、第二ＣＰＵ４Ｂ）の制御をトリガ信号の誤検出なしで、単一のタイマ回路（タイマＩＣ３）で実施できる。したがって、制御システム５の部品の実装スペースが減縮し、高密度実装化に寄与する。
【符号の説明】
【００４１】
１…パルス信号制御回路
２…保護継電器
３…タイマＩＣ
４Ａ…第一ＣＰＵ
４Ｂ…第二ＣＰＵ
５…制御システム
１１…第一遅延回路
１２…第二遅延回路
１３…ＲＳフリップフロップ回路
１４，１８…アンド回路
１７…Ｄフリップフロップ回路
１５…発振回路
１６…フィルタ回路
【図１】
2018019467.tif 000003
【図２】
2018019467.tif 000004
【図３】
2018019467.tif 000005
【図４】
2018019467.tif 000006