(57)【要約】【課題】比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができ、オーバーシュートやアンダーシュートによる変換誤差を抑制可能な逐次比較型ＡＤ変換装置を提供する。【解決手段】スイッチＳ１が、ＭＯＳトランジスタを有し、入力電圧ＶＩＮをサンプリングするとき、ＯＮになって共通端子Ｃｎに基準電圧ＶＲＥＦ＝ＶＬ＝０Ｖを入力するとともに、ＭＯＳトランジスタの基板電圧ＶＰＳが所定の電位ＶＳ＝０Ｖとなり、比較部ＣＭＰにより逐次比較を行うとき、ＯＦＦになるとともに、基板電圧ＶＰＳが、−（ΔＶ＋ＶＦＰ）  ［ここで、ΔＶ＝（ＶＨ−ＶＬ）／２、ＶＦＰ＞０］となるよう構成されている。ＶＦＰは、比較部ＣＭＰにより逐次比較を行うとき、基板電圧ＶＰＳが、共通端子Ｃｎが取り得る最低電位よりも小さくなるよう設定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
一端が共通端子に接続され、他端にそれぞれ入力電圧（ＶＩＮ）と正側基準電圧（ＶＨ）と負側基準電圧（ＶＬ）とを選択的に入力可能に設けられたた複数のコンデンサと、前記共通端子の電位（ＶＣｎ）と基準電圧（ＶＲＥＦ）とを比較する比較部と、前記比較部の前段で、前記共通端子に対して前記基準電圧の入力をＯＮ／ＯＦＦ可能に設けられたスイッチとを有する逐次比較型ＡＤ変換装置であって、
前記基準電圧は、｛（ＶＨ＋ＶＬ）／２｝−ΔＶ  ［ここで、ΔＶ＞０］であり、
前記スイッチは、ＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、ＯＮになって前記共通端子に前記基準電圧を入力するとともに、前記ＭＯＳトランジスタの基板電圧（ＶＰＳ）が所定の電位（ＶＳ≦ＶＲＥＦ）となり、前記比較部により逐次比較を行うとき、ＯＦＦになるとともに、前記基板電圧が、ＶＳ−（ΔＶ＋ＶＦＰ）  ［ここで、ＶＦＰ＞０］となるよう構成されていることを
特徴とする逐次比較型ＡＤ変換装置。
【請求項２】
ΔＶ＝（ＶＨ−ＶＬ）／２であり、前記基準電圧は前記負側基準電圧であることを特徴とする請求項１記載の逐次比較型ＡＤ変換装置。
【請求項３】
前記所定の電位は前記負側基準電圧であることを特徴とする請求項２記載の逐次比較型ＡＤ変換装置。
【請求項４】
前記負側基準電圧は０Ｖであることを特徴とする請求項１乃至３のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項５】
ＶＬ≧０Ｖ、ΔＶ＝（ＶＨ＋ＶＬ）／２であり、前記基準電圧は０Ｖであることを特徴とする請求項１記載の逐次比較型ＡＤ変換装置。
【請求項６】
ＶＦＰは、前記比較部により逐次比較を行うとき、前記基板電圧が、前記共通端子が取り得る最低電位よりも小さくなるよう設定されていることを特徴とする請求項１乃至５のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項７】
前記スイッチは、
前記入力電圧をサンプリングするとき、前記基板電圧を前記所定の電位にし、前記比較部により逐次比較を行うとき、前記基板電圧を前記所定の電位から開放するよう設けられた第１スイッチ回路と、
前記入力電圧をサンプリングするとき、前記共通端子に前記基準電圧を接続し、前記比較部により逐次比較を行うとき、前記共通端子への前記基準電圧の接続を解除するよう設けられた第２スイッチ回路と、
一端が前記基板電圧に接続され、他端が前記正側基準電圧に接続された第１の蓄電部と、
一端が前記基板電圧に接続され、前記第１の蓄電部よりも大きい容量を有する第２の蓄電部と、
前記入力電圧をサンプリングするとき、前記第２の蓄電部の他端に前記正側基準電圧を接続し、前記比較部により逐次比較を行うとき、前記第２の蓄電部の他端に前記負側基準電圧を接続するよう設けられた第３スイッチ回路とを有し、
前記第１スイッチ回路および前記第２スイッチ回路に、前記ＭＯＳトランジスタがそれぞれ１または複数含まれていることを
特徴とする請求項１乃至６のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項８】
前記第１の蓄電部の容量を  ＣＰ−ΔＣＰ、前記第２の蓄電部の容量を  ＣＰ＋ΔＣＰとすると［ここで、ＣＰ＞０、ΔＣＰ＞０］、
ΔＣＰ＝２×ＣＰ×ＶＦＰ／（ＶＨ−ＶＬ）
であることを特徴とする請求項７記載の逐次比較型ＡＤ変換装置。
【請求項９】
前記入力電圧のサンプリングの状態から前記比較部による逐次比較の状態に切り換えるとき、前記第１スイッチ回路、前記第３スイッチ回路、前記第２スイッチ回路の順に切り換えるよう構成されていることを特徴とする請求項７または８記載の逐次比較型ＡＤ変換装置。
【請求項１０】
前記第１スイッチ回路は、
所定の電源電位で稼働し、前記電源電位を入力したとき前記電源電位を出力し、接地電位を入力したとき前記基板電圧を出力するよう設けられた第１レベルシフト回路と、
ゲートに前記第１レベルシフト回路の出力が接続され、ドレインが前記所定の電位に接続され、ソースに前記基板電圧が接続された第１のＭＯＳトランジスタとを有し、
前記入力電圧をサンプリングするとき、前記第１レベルシフト回路の入力を前記電源電位とし、前記比較部により逐次比較を行うとき、前記第１レベルシフト回路の入力を前記接地電位とするよう構成されていることを
特徴とする請求項７乃至９のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項１１】
前記第１レベルシフト回路は、
前記電源電位より低い低電源電位により稼働し、前記電源電位を入力したとき接地電位を出力し、接地電位を入力したとき前記低電源電位を出力するよう設けられたインバータ部と、
前記インバータ部の出力を入力とし、前記接地電位を入力したとき前記基板電圧を出力し、前記低電源電位を入力したとき前記低電源電位を出力するよう設けられた第１シフト部と、
前記第１シフト部の出力を入力とし、前記基板電圧を入力したとき前記電源電位を出力し、前記低電源電位を入力したとき前記基板電圧を出力するよう設けられた第２シフト部とを、
有することを特徴とする請求項１０記載の逐次比較型ＡＤ変換装置。
【請求項１２】
前記第２スイッチ回路は、
所定の電源電位で稼働し、前記電源電位を入力したとき前記電源電位を出力し、接地電位を入力したとき前記基板電圧を出力するよう設けられた第２レベルシフト回路と、
ゲートに前記第２レベルシフト回路の出力が接続され、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第２のＭＯＳトランジスタとを有し、
前記入力電圧をサンプリングするとき、前記第２レベルシフト回路の入力を前記電源電位とし、前記比較部により逐次比較を行うとき、前記第２レベルシフト回路の入力を前記接地電位とするよう構成されていることを
特徴とする請求項７乃至１１のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項１３】
前記第２レベルシフト回路は、
前記電源電位より低い低電源電位により稼働し、前記電源電位を入力したとき接地電位を出力し、接地電位を入力したとき前記低電源電位を出力するよう設けられたインバータ部と、
前記インバータ部の出力を入力とし、前記接地電位を入力したとき前記基板電圧を出力し、前記低電源電位を入力したとき前記低電源電位を出力するよう設けられた第１シフト部と、
前記第１シフト部の出力を入力とし、前記基板電圧を入力したとき、前記第３スイッチ回路が前記第２の蓄電部の他端に前記正側基準電圧を接続している間は、前記電源電位を出力し、前記第３スイッチ回路が前記第２の蓄電部の他端に前記負側基準電圧を接続している間は、前記低電源電位を出力し、前記低電源電位を入力したとき前記基板電圧を出力するよう設けられた第２シフト部とを、
有することを特徴とする請求項１２記載の逐次比較型ＡＤ変換装置。
【請求項１４】
ゲートに前記第２レベルシフト回路の入力が接続され、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第３のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記共通端子に前記基準電圧を接続し、前記比較部により逐次比較を行うとき、前記第２のＭＯＳトランジスタと同期して、前記共通端子への前記基準電圧の接続を解除するよう設けられた第４スイッチ回路を有することを特徴とする請求項１２または１３記載の逐次比較型ＡＤ変換装置。
【請求項１５】
ゲートに前記電源電位と前記低電源電位と接地電位とを選択的に接続可能であり、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第３のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記第３スイッチ回路が前記第２の蓄電部の他端に前記正側基準電圧を接続している間は、前記ゲートに接地電位を接続して前記共通端子に前記基準電圧を接続し、前記第３スイッチ回路が前記第２の蓄電部の他端に前記負側基準電圧を接続している間は、前記ゲートに前記低電源電位を接続して前記共通端子に前記基準電圧を接続し、前記比較部により逐次比較を行うとき、前記第２のＭＯＳトランジスタと同期して、前記ゲートに前記電源電位を接続して前記共通端子への前記基準電圧の接続を解除するよう設けられた第４スイッチ回路を有することを特徴とする請求項１２または１３記載の逐次比較型ＡＤ変換装置。
【請求項１６】
前記第４スイッチ回路は、前記共通端子と前記基準電圧との間に、前記第３のＭＯＳトランジスタと直列に接続された第４のＭＯＳトランジスタを有していることを特徴とする請求項１４または１５記載の逐次比較型ＡＤ変換装置。
【請求項１７】
一端が共通端子に接続され、他端にそれぞれ入力電圧（ＶＩＮ）と正側基準電圧（ＶＨ）と負側基準電圧（ＶＬ）とを選択的に入力可能に設けられたた複数のコンデンサと、前記共通端子の電位（ＶＣｎ）と基準電圧（ＶＲＥＦ）とを比較する比較部と、前記比較部の前段で、前記共通端子に対して前記基準電圧の入力をＯＮ／ＯＦＦ可能に設けられたスイッチとを有する逐次比較型ＡＤ変換装置であって、
前記基準電圧は、｛（ＶＨ＋ＶＬ）／２｝＋ΔＶ［ここで、ΔＶ＞０］であり、
前記スイッチは、ＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、ＯＮになって前記共通端子に前記基準電圧を入力するとともに、前記ＭＯＳトランジスタの基板電圧（ＶＰＳ）が所定の電位（ＶＳ≧ＶＲＥＦ）となり、前記比較部により逐次比較を行うとき、ＯＦＦになるとともに、前記基板電圧が、ＶＳ＋ΔＶ＋ＶＦＰ  ［ここで、ＶＦＰ＞０］となるよう構成されていることを
特徴とする逐次比較型ＡＤ変換装置。
【請求項１８】
ΔＶ＝（ＶＨ−ＶＬ）／２であり、前記基準電圧は前記正側基準電圧であることを特徴とする請求項１７記載の逐次比較型ＡＤ変換装置。
【請求項１９】
前記所定の電位は前記正側基準電圧であることを特徴とする請求項１８記載の逐次比較型ＡＤ変換装置。
【請求項２０】
前記正側基準電圧は電源電位（ＶＤＤ）であることを特徴とする請求項１７乃至１９のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項２１】
ＶＨ≦ＶＤＤ、前記基準電圧は電源電位（ＶＤＤ）であることを特徴とする請求項１７記載の逐次比較型ＡＤ変換装置。
【請求項２２】
ＶＦＰは、前記比較部により逐次比較を行うとき、前記基板電圧が、前記共通端子が取り得る最高電位よりも大きくなるよう設定されていることを特徴とする請求項１７乃至２１のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項２３】
前記スイッチは、
前記入力電圧をサンプリングするとき、前記基板電圧を前記所定の電位にし、前記比較部により逐次比較を行うとき、前記基板電圧を前記所定の電位から開放するよう設けられた第１スイッチ回路と、
前記入力電圧をサンプリングするとき、前記共通端子に前記基準電圧を接続し、前記比較部により逐次比較を行うとき、前記共通端子への前記基準電圧の接続を解除するよう設けられた第２スイッチ回路と、
一端が前記基板電圧に接続され、他端が前記負側基準電圧に接続された第１の蓄電部と、
一端が前記基板電圧に接続され、前記第１の蓄電部よりも大きい容量を有する第２の蓄電部と、
前記入力電圧をサンプリングするとき、前記第２の蓄電部の他端に前記負側基準電圧を接続し、前記比較部により逐次比較を行うとき、前記第２の蓄電部の他端に前記正側基準電圧を接続するよう設けられた第３スイッチ回路とを有し、
前記第１スイッチ回路および前記第２スイッチ回路に、前記ＭＯＳトランジスタがそれぞれ１または複数含まれていることを
特徴とする請求項１７乃至２２のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項２４】
前記第１の蓄電部の容量を  ＣＰ−ΔＣＰ、前記第２の蓄電部の容量を  ＣＰ＋ΔＣＰとすると［ここで、ＣＰ＞０、ΔＣＰ＞０］、
ΔＣＰ＝２×ＣＰ×ＶＦＰ／（ＶＨ−ＶＬ）      （ＶＦＰを決めるための式）
であることを特徴とする請求項２３記載の逐次比較型ＡＤ変換装置。
【請求項２５】
前記入力電圧のサンプリングの状態から前記比較部による逐次比較の状態に切り換えるとき、前記第１スイッチ回路、前記第３スイッチ回路、前記第２スイッチ回路の順に切り換えるよう構成されていることを特徴とする請求項２３または２４記載の逐次比較型ＡＤ変換装置。
【請求項２６】
前記第１スイッチ回路は、
前記電源電位で稼働し、前記電源電位を入力したとき前記基板電圧を出力し、接地電位を入力したとき前記接地電位を出力するよう設けられた第１レベルシフト回路と、
ゲートに前記第１レベルシフト回路の反転出力が接続され、ドレインが前記所定の電位に接続され、ソースに前記基板電圧が接続された第１のＭＯＳトランジスタとを有し、
前記入力電圧をサンプリングするとき、前記第１レベルシフト回路の入力を前記電源電位とし、前記比較部により逐次比較を行うとき、前記第１レベルシフト回路の入力を前記接地電位とするよう構成されていることを
特徴とする請求項２３乃至２５のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項２７】
前記第２スイッチ回路は、
前記電源電位で稼働し、前記電源電位を入力したとき前記基板電圧を出力し、接地電位を入力したとき前記接地電位を出力するよう設けられた第２レベルシフト回路と、
ゲートに前記第２レベルシフト回路の出力が接続され、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第２のＭＯＳトランジスタとを有し、
前記入力電圧をサンプリングするとき、前記第２レベルシフト回路の入力を前記電源電位とし、前記比較部により逐次比較を行うとき、前記第２レベルシフト回路の入力を前記接地電位とするよう構成されていることを
特徴とする請求項２３乃至２６のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【請求項２８】
ゲートに前記第２レベルシフト回路の反転出力が接続され、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第３のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記共通端子に前記基準電圧を接続し、前記比較部により逐次比較を行うとき、前記第２のＭＯＳトランジスタと同期して、前記共通端子への前記基準電圧の接続を解除するよう設けられた第４スイッチ回路を有することを特徴とする請求項２７記載の逐次比較型ＡＤ変換装置。
【請求項２９】
前記比較部は、ＭＯＳトランジスタを有するチョッパ型比較器を有し、そのチョッパ型比較器のＭＯＳトランジスタの基板電圧が、前記スイッチの基板電圧と等しくなるよう構成されていることを特徴とする請求項１乃至２８のいずれか１項に記載の逐次比較型ＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換装置に関する。
【背景技術】
【０００２】
アナログデジタル変換装置（ＡＤＣ）として、フラッシュ（Flash）型、デルタシグマ（ΔΣ）型、パイプライン型、逐次比較型（ＳＡＲ）など、様々な方式の装置がある。このうち、逐次比較型ＡＤ変換装置は、フラッシュ型のものより速度が劣り、デルタシグマ型のものより精度が劣るが、速度と精度とのバランスが良く、低消費電力で多入力（多チャネル）にしやすいことから、制御、家電、自動車など、多くの分野で使用されている。
【０００３】
従来の逐次比較型ＡＤ変換装置は、例えば、図１２に示すように、一端が共通端子Ｃｎに接続され、他端にそれぞれ入力電圧ＶＩＮと正側基準電圧ＶＨと負側基準電圧ＶＬとを選択的に入力可能に設けられた、容量がそれぞれＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｎ−１、ＣＳ／２ｎ−１の複数のコンデンサ（ｎは２以上の整数）と、共通端子Ｃｎの電位ＶＣｎと基準電圧ＶＲＥＦとを比較する比較部ＣＭＰと、比較部ＣＭＰの前段で、共通端子Ｃｎに対して基準電圧ＶＲＥＦの入力をＯＮ／ＯＦＦ可能に設けられたスイッチＳＷ１とを有している。
【０００４】
図１２に示す逐次比較型ＡＤ変換装置でＡＤ変換を行う際には、まず、サンプルモードとして、スイッチＳＷ１をＯＮにした状態で、各コンデンサの他端を入力電圧ＶＩＮに接続し、各コンデンサに入力電圧ＶＩＮを充電（サンプリング）する。これにより、共通端子Ｃｎに、電荷量Ｑ＝２ＣＳ（ＶＲＥＦ−ＶＩＮ）が保存される。次に、その電荷量を再分配する電荷再分配モードを行う。電荷再分配モードでは、スイッチＳＷ１をＯＦＦの状態に維持する。
【０００５】
電荷再分配モードの第１変換ステップとして、最上位の容量ＣＳのコンデンサを正側基準電圧ＶＨに接続し、それより下位の各コンデンサを負側基準電圧ＶＬに接続する。このとき、共通端子Ｃｎの電荷量Ｑは不変であるため、
Ｑ＝２ＣＳ（ＶＲＥＦ−ＶＩＮ）＝ＣＳ（ＶＣｎ−ＶＨ）＋ＣＳ（ＶＣｎ−ＶＬ）
であり、
ＶＣｎ＝（ＶＨ＋ＶＬ）／２＋ＶＲＥＦ−ＶＩＮ
となる。
【０００６】
比較部ＣＭＰで、共通端子Ｃｎの電位ＶＣｎと基準電圧ＶＲＥＦとを比較し、ＶＲＥＦ＞ＶＣｎのとき、ＶＩＮ＞（ＶＨ＋ＶＬ）／２となり、比較部ＣＭＰの出力ｃｏｕｔ＝１とし、最上位の容量ＣＳのコンデンサを正側基準電圧ＶＨに接続する。また、ＶＲＥＦ＜ＶＣｎのとき、ＶＩＮ＜（ＶＨ＋ＶＬ）／２となり、ｃｏｕｔ＝０とし、最上位の容量ＣＳのコンデンサを負側基準電圧ＶＬに接続する。なお、最上位の容量ＣＳのコンデンサは、以降の電荷再分配モードの全ての変換ステップで、そのまま正側基準電圧ＶＨまたは負側基準電圧ＶＬに接続し続ける。
【０００７】
次に、電荷再分配モードの第２変換ステップとして、２番目の容量ＣＳ／２１のコンデンサを正側基準電圧ＶＨに接続し、それより下位の各コンデンサを負側基準電圧ＶＬに接続する。第１変換ステップと同様に、比較部ＣＭＰで、共通端子Ｃｎの電位ＶＣｎと基準電圧ＶＲＥＦとを比較し、ＶＲＥＦ＞ＶＣｎのとき、ｃｏｕｔ＝１とし、２番目の容量ＣＳ／２１のコンデンサを正側基準電圧ＶＨに接続する。また、ＶＲＥＦ＜ＶＣｎのとき、ｃｏｕｔ＝０とし、２番目の容量ＣＳ／２１のコンデンサを負側基準電圧ＶＬに接続する。なお、２番目の容量ＣＳ／２１のコンデンサは、以降の電荷再分配モードの全ての変換ステップで、そのまま正側基準電圧ＶＨまたは負側基準電圧ＶＬに接続し続ける。
【０００８】
以下同様に、第３変換ステップから第ｎ（最終）変換ステップまで行い、各コンデンサを正側基準電圧ＶＨまたは負側基準電圧ＶＬに接続する。このようにして、各コンデンサに対応するｃｏｕｔの値（１または０）により、ＡＤ変換されたデジタル信号を得ることができる。
【０００９】
サンプルモードおよび電荷再分配モードの第１変換ステップから第ｎ変換ステップにおける、基準電圧ＶＲＥＦに対する、共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲を、図１３（ａ）に示す。また、一般的に、正側基準電圧ＶＨ＝ＶＤＤ（電源電位）とし、負側基準電圧ＶＬ＝０Ｖとし、ＶＲＥＦ＝ＶＤＤ／２とすることが多いため、そのときの基準電圧ＶＲＥＦに対する、共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲を、図１３（ｂ）に示す。図１３（ａ）および（ｂ）に示すように、変換ステップを進めるたびに、共通端子Ｃｎの電位ＶＣｎが基準電圧ＶＲＥＦに収束し、ＡＤ変換が進む様子が確認できる。
【００１０】
しかし、このような従来の逐次比較型ＡＤ変換装置では、サンプルモードから電荷再分配モードの第１変換ステップに切り替わる際に、共通端子Ｃｎの電位ＶＣｎが最大電位［図１３（ａ）では、ＶＲＥＦ＋（ＶＨ−ＶＬ）／２、図１３（ｂ）では、ＶＤＤ］を超えるオーバーシュートや、共通端子の電位ＶＣｎが最小電位［図１３（ａ）では、ＶＲＥＦ−（ＶＨ−ＶＬ）／２、図１３（ｂ）では、０Ｖ］を下回るアンダーシュートが発生することがある。オーバーシュートやアンダーシュートは、スイッチＳＷ１における共通端子Ｃｎからの電荷抜けや、共通端子Ｃｎへの電荷注入により発生し、ＡＤ変換誤差を引き起こしてしまうという問題があった。
【００１１】
そこで、オーバーシュートやアンダーシュートによるＡＤ変換誤差を低減するために、最上位のコンデンサを２分割して第１変換モードの比較動作を２回行うことにより、最上位のコンデンサのｃｏｕｔを得るようにしたもの（例えば、特許文献１参照）や、第１変換モードを行わず、最上位のコンデンサのｃｏｕｔを、入力電圧が負側基準電圧付近のとき０とし、入力電圧が正側基準電圧付近のとき１とするもの（例えば、特許文献２参照）が提案されている。
【００１２】
なお、現段階で高性能とされている１２ｂｉｔの逐次比較型ＡＤ変換装置として、例えば、非特許文献１および２に記載のものがある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平１１−１７５４３号公報
【特許文献２】特開２００７−２５９２２４号公報
【非特許文献】
【００１４】
【非特許文献１】Wenbo Liu, Phigli Huang, Yun Chiu, “A 12b 22.5/45MS/s 3.0mW 0.059mm2 CMOS SAR ADC achieving over 90dB SFDR”, 2010 IEEE ISSCC, p.380-381
【非特許文献２】松澤  昭、「アナログ・ＡＤＣ開発の今後」、[online]、2013年3月15日、［平成28年6月24日検索］、インターネット〈URL: http://www.ssc.pe.titech.ac.jp/publications/2013/RFanalog/matsu_open_130315.pdf〉
【発明の概要】
【発明が解決しようとする課題】
【００１５】
特許文献１に記載の逐次比較型ＡＤ変換装置では、第１変換モードでの比較動作が２回になるため、変換時間が長くなるという課題があった。また、特許文献２に記載の逐次比較型ＡＤ変換装置では、入力電圧が負側基準電圧付近であるか否か、および、入力電圧が正側基準電圧付近であるか否かを判定するための入力電圧判定回路が必要であるため、回路構成が複雑になるとともに、消費電力も大きくなるという課題があった。なお、特許文献１および２に記載の逐次比較型ＡＤ変換装置は、オーバーシュートおよびアンダーシュートを防ぐものであるが、オーバーシュートおよびアンダーシュートの発生を許容して対策を行ったものは存在しない。
【００１６】
また、従来の逐次比較型ＡＤ変換装置では、正側基準電圧ＶＨ＝ＶＤＤとし、負側基準電圧ＶＬ＝０Ｖとし、ＶＲＥＦ＝ＶＤＤ／２とすることが多く、基準電位ＶＲＥＦを正確にＶＤＤ／２とするために、ＶＲＥＦ＝（ＶＨ＋ＶＬ）／２に設定している。しかし、ＶＲＥＦが正確にＶＤＤ／２でないと、第１変換ステップで振幅が最大に振れた場合、オーバーシュートやアンダーシュートが発生しなくても、電荷抜けや注入が起きてしまう。また、変換途中でＶＲＥＦがノイズ等で変動してしまうと、精度が悪化してしまう。そこで、安定したＶＲＥＦを生成する必要があるが、そのためには、低出力インピーダンスを持つ高ゲインのアンプを使用しなければならず、高電力になってしまうという課題があった。また、低電力のアンプを使用することも可能ではあるが、ノイズ等の変動を受けやすいため、高精度でＡＤ変換を行うためには、低速になってしまうという課題があった。
【００１７】
本発明は、このような課題に着目してなされたもので、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができ、オーバーシュートやアンダーシュートによる変換誤差を抑制可能な逐次比較型ＡＤ変換装置を提供することを目的とする。また、基準電位を内部で生成したり、外から供給したりする必要がなく、安定した基準電位を用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる逐次比較型ＡＤ変換装置を提供することも目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、第１の本発明に係る逐次比較型ＡＤ変換装置は、一端が共通端子に接続され、他端にそれぞれ入力電圧（ＶＩＮ）と正側基準電圧（ＶＨ）と負側基準電圧（ＶＬ）とを選択的に入力可能に設けられたた複数のコンデンサと、前記共通端子の電位（ＶＣｎ）と基準電圧（ＶＲＥＦ）とを比較する比較部と、前記比較部の前段で、前記共通端子に対して前記基準電圧の入力をＯＮ／ＯＦＦ可能に設けられたスイッチとを有する逐次比較型ＡＤ変換装置であって、前記基準電圧は、｛（ＶＨ＋ＶＬ）／２｝−ΔＶ  ［ここで、ΔＶ＞０］であり、前記スイッチは、ＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、ＯＮになって前記共通端子に前記基準電圧を入力するとともに、前記ＭＯＳトランジスタの基板電圧（ＶＰＳ）が所定の電位（ＶＳ≦ＶＲＥＦ）となり、前記比較部により逐次比較を行うとき、ＯＦＦになるとともに、前記基板電圧が、ＶＳ−（ΔＶ＋ＶＦＰ）  ［ここで、ＶＦＰ＞０］となるよう構成されていることを特徴とする。
【００１９】
第１の本発明に係る逐次比較型ＡＤ変換装置は、基準電圧を正側基準電圧（ＶＨ）と負側基準電圧（ＶＬ）の中央の値（ＶＨ＋ＶＬ）／２よりもΔＶ（＞０）だけ低い値にすることにより、入力電圧をサンプリングするサンプルモードおよび比較部により逐次比較を行う電荷再分配モードのときの、基準電圧に対する共通端子の電位が取り得る値の範囲を、正側基準電圧よりΔＶ低い電圧から負側基準電圧よりΔＶ低い電圧までの範囲に下げることができる。また、電荷再分配モードのとき、比較部の前段のスイッチに含まれるＭＯＳトランジスタの基板電圧が、ＶＳ−ΔＶよりもさらにＶＦＰ（＞０）低い電圧になり、マイナスになることもできるため、基準電圧に対する共通端子の電位が取り得る値の範囲の下限の電位がたとえマイナスになったときでも、誤作動等を起こすことなく、正常に作動することができる。
【００２０】
また、電荷再分配モードのとき、共通端子が取り得る最低電位、すなわちアンダーシュート発生時の最低電位よりも、基板電圧が小さくなるようＶＦＰを設定しておくことにより、アンダーシュートが発生しても正常に作動することができ、アンダーシュートによる変換誤差を抑制することができる。また、基準電圧に対する共通端子の電位が取り得る値の範囲の上限の電位が、正側基準電圧よりも低いため、オーバーシュートが発生しても正常に作動することができ、オーバーシュートによる変換誤差を抑制することもできる。このように、第１の本発明に係る逐次比較型ＡＤ変換装置は、オーバーシュートおよびアンダーシュートの発生を許容して対策を行うものであり、特許文献１や特許文献２に記載のような特殊な回路構成を追加することなく、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができる。
【００２１】
第１の本発明に係る逐次比較型ＡＤ変換装置は、基準電圧に対する共通端子の電位が取り得る値の範囲が、その下限の電位よりもさらにＶＦＰだけ低くなるため、共通端子での寄生容量が低減され、変換精度を高めることができる。第１の本発明に係る逐次比較型ＡＤ変換装置で、ＭＯＳトランジスタの基板電圧をマイナスにするためには、例えば、Ｄｅｅｐ−Ｎｗｅｌｌを利用して、Ｎチャネル型のＭＯＳトランジスタのＰｗｅｌｌの電位をマイナスにすることにより設定することができる。
【００２２】
第１の本発明に係る逐次比較型ＡＤ変換装置で、ΔＶ＝（ＶＨ−ＶＬ）／２であり、前記基準電圧は前記負側基準電圧であることが好ましい。この場合、基準電圧を生成する回路が不要であるため、基準電位ＶＲＥＦを内部で生成したり、外から供給したりする必要がなく、より簡単な回路構成にすることができる。また、基準電圧のバラツキがなくなるため、安定した基準電位ＶＲＥＦを用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる。
【００２３】
第１の本発明に係る逐次比較型ＡＤ変換装置は、前記負側基準電圧を０Ｖにすることにより、回路構成をさらに簡単にすることができる。また、前記所定の電位は前記負側基準電圧であってもよい。また、ＶＬ≧０Ｖ、ΔＶ＝（ＶＨ＋ＶＬ）／２であり、前記基準電圧は０Ｖであってもよい。
【００２４】
第１の本発明に係る逐次比較型ＡＤ変換装置で、前記スイッチは、前記入力電圧をサンプリングするとき、前記基板電圧を前記所定の電位にし、前記比較部により逐次比較を行うとき、前記基板電圧を前記所定の電位から開放するよう設けられた第１スイッチ回路と、前記入力電圧をサンプリングするとき、前記共通端子に前記基準電圧を接続し、前記比較部により逐次比較を行うとき、前記共通端子への前記基準電圧の接続を解除するよう設けられた第２スイッチ回路と、一端が前記基板電圧に接続され、他端が前記正側基準電圧に接続された第１の蓄電部と、一端が前記基板電圧に接続され、前記第１の蓄電部よりも大きい容量を有する第２の蓄電部と、前記入力電圧をサンプリングするとき、前記第２の蓄電部の他端に前記正側基準電圧を接続し、前記比較部により逐次比較を行うとき、前記第２の蓄電部の他端に前記負側基準電圧を接続するよう設けられた第３スイッチ回路とを有し、前記第１スイッチ回路および前記第２スイッチ回路に、前記ＭＯＳトランジスタがそれぞれ１または複数含まれていてもよい。この場合、スイッチにより、サンプルモードのとき、共通端子に基準電圧を入力するとともに、基板電圧を所定の電位ＶＳにし、電荷再分配モードのとき、基板電圧を、ＶＳ−（ΔＶ＋ＶＦＰ）にすることができる。
【００２５】
この第１〜第３スイッチ回路を有する場合、前記第１の蓄電部の容量を  ＣＰ−ΔＣＰ、前記第２の蓄電部の容量を  ＣＰ＋ΔＣＰとすると［ここで、ＣＰ＞０、ΔＣＰ＞０］、
ΔＣＰ＝２×ＣＰ×ＶＦＰ／（ＶＨ−ＶＬ）
であることが好ましい。これにより、第１の蓄電部の容量および第２の蓄電部の容量を調節して、ＶＦＰを所望の値に設定することができる。
【００２６】
この第１〜第３スイッチ回路を有する場合、前記入力電圧のサンプリングの状態から前記比較部による逐次比較の状態に切り換えるとき、前記第１スイッチ回路、前記第３スイッチ回路、前記第２スイッチ回路の順に切り換えるよう構成されていることが好ましい。これにより、共通端子の電位を電荷再分配モードの直前まで基準電圧に保持しておくことができ、誤差の発生を防ぐことができる。
【００２７】
この第１〜第３スイッチ回路を有する場合、前記第１スイッチ回路は、所定の電源電位で稼働し、前記電源電位を入力したとき前記電源電位を出力し、接地電位を入力したとき前記基板電圧を出力するよう設けられた第１レベルシフト回路と、ゲートに前記第１レベルシフト回路の出力が接続され、ドレインが前記所定の電位に接続され、ソースに前記基板電圧が接続された第１のＭＯＳトランジスタとを有し、前記入力電圧をサンプリングするとき、前記第１レベルシフト回路の入力を前記電源電位とし、前記比較部により逐次比較を行うとき、前記第１レベルシフト回路の入力を前記接地電位とするよう構成されていてもよい。これにより、第１スイッチ回路により、サンプルモードのとき、基板電圧を接地電位にし、電荷再分配モードのとき、基板電圧を接地電位から開放することができる。
【００２８】
また、この場合、前記第１レベルシフト回路は、前記電源電位より低い低電源電位により稼働し、前記電源電位を入力したとき接地電位を出力し、接地電位を入力したとき前記低電源電位を出力するよう設けられたインバータ部と、前記インバータ部の出力を入力とし、前記接地電位を入力したとき前記基板電圧を出力し、前記低電源電位を入力したとき前記低電源電位を出力するよう設けられた第１シフト部と、前記第１シフト部の出力を入力とし、前記基板電圧を入力したとき前記電源電位を出力し、前記低電源電位を入力したとき前記基板電圧を出力するよう設けられた第２シフト部とを、有していてもよい。これにより、第１レベルシフト回路で使用するＭＯＳトランジスタなどの素子として、許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。
【００２９】
第１〜第３スイッチ回路を有する場合、前記第２スイッチ回路は、所定の電源電位で稼働し、前記電源電位を入力したとき前記電源電位を出力し、接地電位を入力したとき前記基板電圧を出力するよう設けられた第２レベルシフト回路と、ゲートに前記第２レベルシフト回路の出力が接続され、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第２のＭＯＳトランジスタとを有し、前記入力電圧をサンプリングするとき、前記第２レベルシフト回路の入力を前記電源電位とし、前記比較部により逐次比較を行うとき、前記第２レベルシフト回路の入力を前記接地電位とするよう構成されていてもよい。これにより、第２スイッチ回路により、サンプルモードのとき、共通端子に基準電圧を接続し、電荷再分配モードのとき、共通端子への基準電圧の接続を解除することができる。
【００３０】
また、この場合、前記第２レベルシフト回路は、前記電源電位より低い低電源電位により稼働し、前記電源電位を入力したとき接地電位を出力し、接地電位を入力したとき前記低電源電位を出力するよう設けられたインバータ部と、前記インバータ部の出力を入力とし、前記接地電位を入力したとき前記基板電圧を出力し、前記低電源電位を入力したとき前記低電源電位を出力するよう設けられた第１シフト部と、前記第１シフト部の出力を入力とし、前記基板電圧を入力したとき、前記第３スイッチ回路が前記第２の蓄電部の他端に前記正側基準電圧を接続している間は、前記電源電位を出力し、前記第３スイッチ回路が前記第２の蓄電部の他端に前記負側基準電圧を接続している間は、前記低電源電位を出力し、前記低電源電位を入力したとき前記基板電圧を出力するよう設けられた第２シフト部とを、有していてもよい。これにより、第２レベルシフト回路で使用するＭＯＳトランジスタなどの素子として、許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。
【００３１】
この第１〜第３スイッチ回路を有する場合、ゲートに前記第２レベルシフト回路の入力が接続され、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第３のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記共通端子に前記基準電圧を接続し、前記比較部により逐次比較を行うとき、前記第２のＭＯＳトランジスタと同期して、前記共通端子への前記基準電圧の接続を解除するよう設けられた第４スイッチ回路を有していてもよい。これにより、第４スイッチ回路が、第２スイッチ回路と同じ動作をするため、共通端子と基準電圧との間の接続動作や接続解除動作を、より確実に行うことができる。
【００３２】
また、ゲートに前記電源電位と前記低電源電位と接地電位とを選択的に接続可能であり、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第３のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記第３スイッチ回路が前記第２の蓄電部の他端に前記正側基準電圧を接続している間は、前記ゲートに接地電位を接続して前記共通端子に前記基準電圧を接続し、前記第３スイッチ回路が前記第２の蓄電部の他端に前記負側基準電圧を接続している間は、前記ゲートに前記低電源電位を接続して前記共通端子に前記基準電圧を接続し、前記比較部により逐次比較を行うとき、前記第２のＭＯＳトランジスタと同期して、前記ゲートに前記電源電位を接続して前記共通端子への前記基準電圧の接続を解除するよう設けられた第４スイッチ回路を有していてもよい。これにより、第３のＭＯＳトランジスタをＯＮからＯＦＦに切り換えるとき、そのゲート電圧を接地電位→低電源電位→電源電位とすることができ、共通端子が受けるノイズを抑制することができる。
【００３３】
また、前記第４スイッチ回路は、前記共通端子と前記基準電圧との間に、前記第３のＭＯＳトランジスタと直列に接続された第４のＭＯＳトランジスタを有していてもよい。これにより、第４のＭＯＳトランジスタや、第３のＭＯＳトランジスタなどの素子に、大きな電圧がかからなくなるため、これらの素子として、さらに許容電圧が低いものを使用することができる。
【００３４】
第２の本発明に係る逐次比較型ＡＤ変換装置は、一端が共通端子に接続され、他端にそれぞれ入力電圧（ＶＩＮ）と正側基準電圧（ＶＨ）と負側基準電圧（ＶＬ）とを選択的に入力可能に設けられたた複数のコンデンサと、前記共通端子の電位（ＶＣｎ）と基準電圧（ＶＲＥＦ）とを比較する比較部と、前記比較部の前段で、前記共通端子に対して前記基準電圧の入力をＯＮ／ＯＦＦ可能に設けられたスイッチとを有する逐次比較型ＡＤ変換装置であって、前記基準電圧は、｛（ＶＨ＋ＶＬ）／２｝＋ΔＶ［ここで、ΔＶ＞０］であり、前記スイッチは、ＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、ＯＮになって前記共通端子に前記基準電圧を入力するとともに、前記ＭＯＳトランジスタの基板電圧（ＶＰＳ）が所定の電位（ＶＳ≧ＶＲＥＦ）となり、前記比較部により逐次比較を行うとき、ＯＦＦになるとともに、前記基板電圧が、ＶＳ＋ΔＶ＋ＶＦＰ  ［ここで、ＶＦＰ＞０］となるよう構成されていることを特徴とする。
【００３５】
第２の本発明に係る逐次比較型ＡＤ変換装置は、基準電圧を正側基準電圧（ＶＨ）と負側基準電圧（ＶＬ）の中央の値（ＶＨ＋ＶＬ）／２よりもΔＶ（＞０）だけ高い値にすることにより、入力電圧をサンプリングするサンプルモードおよび比較部により逐次比較を行う電荷再分配モードのときの、基準電圧に対する共通端子の電位が取り得る値の範囲を、正側基準電圧よりΔＶ高い電圧から負側基準電圧よりΔＶ高い電圧までの範囲に上げることができる。また、電荷再分配モードのとき、比較部の前段のスイッチに含まれるＭＯＳトランジスタの基板電圧が、ＶＳ＋ΔＶよりもさらにＶＦＰ（＞０）高い電圧になるため、基準電圧に対する共通端子の電位が取り得る値の範囲の上限の電位が正側基準電圧よりも高くなったときでも、誤作動等を起こすことなく、正常に作動することができる。
【００３６】
また、電荷再分配モードのとき、共通端子が取り得る最高電位、すなわちオーバーシュート発生時の最高電位よりも、基板電圧が大きくなるようＶＦＰを設定しておくことにより、オーバーシュートが発生しても正常に作動することができ、オーバーシュートによる変換誤差を抑制することができる。また、基準電圧に対する共通端子の電位が取り得る値の範囲の下限の電位が、負側基準電圧よりも高いため、アンダーシュートが発生しても正常に作動することができ、アンダーシュートによる変換誤差を抑制することもできる。このように、第２の本発明に係る逐次比較型ＡＤ変換装置は、オーバーシュートおよびアンダーシュートの発生を許容して対策を行うものであり、特許文献１や特許文献２に記載のような特殊な回路構成を追加することなく、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができる。
【００３７】
第２の本発明に係る逐次比較型ＡＤ変換装置では、Ｄｅｅｐ−Ｎｗｅｌｌを利用しなくとも、下地がＰ基板の一般的なＭＯＳ構造により、ＭＯＳトランジスタの基板電圧を高くすることができる。
【００３８】
第２の本発明に係る逐次比較型ＡＤ変換装置で、ΔＶ＝（ＶＨ−ＶＬ）／２であり、前記基準電圧は前記正側基準電圧であることが好ましい。この場合、基準電圧を生成する回路が不要であるため、基準電位ＶＲＥＦを内部で生成したり、外から供給したりする必要がなく、より簡単な回路構成にすることができる。また、基準電圧のバラツキがなくなるため、安定した基準電位ＶＲＥＦを用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる。
【００３９】
第２の本発明に係る逐次比較型ＡＤ変換装置は、前記正側基準電圧を電源電位（ＶＤＤ）にすることにより、回路構成をさらに簡単にすることができる。また、前記所定の電位は前記正側基準電圧であってもよい。また、ＶＨ≦ＶＤＤ、前記基準電圧は電源電位（ＶＤＤ）であってもよい。
【００４０】
第２の本発明に係る逐次比較型ＡＤ変換装置で、前記スイッチは、前記入力電圧をサンプリングするとき、前記基板電圧を前記所定の電位にし、前記比較部により逐次比較を行うとき、前記基板電圧を前記所定の電位から開放するよう設けられた第１スイッチ回路と、前記入力電圧をサンプリングするとき、前記共通端子に前記基準電圧を接続し、前記比較部により逐次比較を行うとき、前記共通端子への前記基準電圧の接続を解除するよう設けられた第２スイッチ回路と、一端が前記基板電圧に接続され、他端が前記負側基準電圧に接続された第１の蓄電部と、一端が前記基板電圧に接続され、前記第１の蓄電部よりも大きい容量を有する第２の蓄電部と、前記入力電圧をサンプリングするとき、前記第２の蓄電部の他端に前記負側基準電圧を接続し、前記比較部により逐次比較を行うとき、前記第２の蓄電部の他端に前記正側基準電圧を接続するよう設けられた第３スイッチ回路とを有し、前記第１スイッチ回路および前記第２スイッチ回路に、前記ＭＯＳトランジスタがそれぞれ１または複数含まれていてもよい。この場合、スイッチにより、サンプルモードのとき、共通端子に基準電圧を入力するとともに、基板電圧を所定の電位ＶＳにし、電荷再分配モードのとき、基板電圧を、ＶＳ＋ΔＶ＋ＶＦＰ  にすることができる。
【００４１】
この第１〜第３スイッチ回路を有する場合、前記第１の蓄電部の容量を  ＣＰ−ΔＣＰ、前記第２の蓄電部の容量を  ＣＰ＋ΔＣＰとすると［ここで、ＣＰ＞０、ΔＣＰ＞０］、
ΔＣＰ＝２×ＣＰ×ＶＦＰ／（ＶＨ−ＶＬ）
であることが好ましい。これにより、第１の蓄電部の容量および第２の蓄電部の容量を調節して、ＶＦＰを所望の値に設定することができる。
【００４２】
この第１〜第３スイッチ回路を有する場合、前記入力電圧のサンプリングの状態から前記比較部による逐次比較の状態に切り換えるとき、前記第１スイッチ回路、前記第３スイッチ回路、前記第２スイッチ回路の順に切り換えるよう構成されていることが好ましい。これにより、共通端子の電位を電荷再分配モードの直前まで基準電圧に保持しておくことができ、誤差の発生を防ぐことができる。
【００４３】
この第１〜第３スイッチ回路を有する場合、前記第１スイッチ回路は、前記電源電位で稼働し、前記電源電位を入力したとき前記基板電圧を出力し、接地電位を入力したとき前記接地電位を出力するよう設けられた第１レベルシフト回路と、ゲートに前記第１レベルシフト回路の反転出力が接続され、ドレインが前記所定の電位に接続され、ソースに前記基板電圧が接続された第１のＭＯＳトランジスタとを有し、前記入力電圧をサンプリングするとき、前記第１レベルシフト回路の入力を前記電源電位とし、前記比較部により逐次比較を行うとき、前記第１レベルシフト回路の入力を前記接地電位とするよう構成されていてもよい。これにより、第１スイッチ回路により、サンプルモードのとき、基板電圧を電源電位にし、電荷再分配モードのとき、基板電圧を電源電位から開放することができる。
【００４４】
この第１〜第３スイッチ回路を有する場合、前記第２スイッチ回路は、前記電源電位で稼働し、前記電源電位を入力したとき前記基板電圧を出力し、接地電位を入力したとき前記接地電位を出力するよう設けられた第２レベルシフト回路と、ゲートに前記第２レベルシフト回路の出力が接続され、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第２のＭＯＳトランジスタとを有し、前記入力電圧をサンプリングするとき、前記第２レベルシフト回路の入力を前記電源電位とし、前記比較部により逐次比較を行うとき、前記第２レベルシフト回路の入力を前記接地電位とするよう構成されていてもよい。これにより、第２スイッチ回路により、サンプルモードのとき、共通端子に基準電圧を接続し、電荷再分配モードのとき、共通端子への基準電圧の接続を解除することができる。
【００４５】
この第１〜第３スイッチ回路を有する場合、ゲートに前記第２レベルシフト回路の反転出力が接続され、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第３のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記共通端子に前記基準電圧を接続し、前記比較部により逐次比較を行うとき、前記第２のＭＯＳトランジスタと同期して、前記共通端子への前記基準電圧の接続を解除するよう設けられた第４スイッチ回路を有していてもよい。これにより、第４スイッチ回路が、第２スイッチ回路と同じ動作をするため、共通端子と基準電圧との間の接続動作や接続解除動作を、より確実に行うことができる。
【００４６】
第１および第２の本発明に係る逐次比較型ＡＤ変換装置で、前記比較部は、ＭＯＳトランジスタを有するチョッパ型比較器を有し、そのチョッパ型比較器のＭＯＳトランジスタの基板電圧が、前記スイッチの基板電圧と等しくなるよう構成されていてもよい。
【発明の効果】
【００４７】
本発明によれば、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができ、オーバーシュートやアンダーシュートによる変換誤差を抑制可能な逐次比較型ＡＤ変換装置を提供することができる。また、基準電位を内部で生成したり、外から供給したりする必要がなく、安定した基準電位を用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる逐次比較型ＡＤ変換装置を提供することもできる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施の形態の逐次比較型ＡＤ変換装置を示す（ａ）全体の回路図、（ｂ）スイッチＳ１の回路図である。
【図２】図１に示す逐次比較型ＡＤ変換装置の（ａ）スイッチＳ１の概念を示す断面図、（ｂ）サンプルモードおよび電荷再分配モードの第１変換ステップから第ｎ変換ステップにおける、基準電圧ＶＲＥＦに対する、共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲を示すグラフである。
【図３】図１に示す逐次比較型ＡＤ変換装置の、第１レベルシフト回路ＬＳ１の回路図である。
【図４】図１に示す逐次比較型ＡＤ変換装置の、スイッチＳ１の動作を示すシーケンス図である。
【図５】図１に示す逐次比較型ＡＤ変換装置の、第１レベルシフト回路ＬＳ１の変形例の回路図である。
【図６】図１に示す逐次比較型ＡＤ変換装置の、第２レベルシフト回路ＬＳ２の変形例の回路図である。
【図７】図１に示す逐次比較型ＡＤ変換装置の、（ａ）図６に示す第２レベルシフト回路ＬＳ２の変形例、（ｂ）図３に対応する第２レベルシフト回路ＬＳ２の、第２のＭＯＳトランジスタＮＳ１のゲート電位および共通端子Ｃｎの電位ＶＣｎの変化を示すシーケンス図である。
【図８】図１に示す逐次比較型ＡＤ変換装置の、第４スイッチ回路の第１の変形例の回路図である。
【図９】図１に示す逐次比較型ＡＤ変換装置の、第４スイッチ回路の第２の変形例の回路図である。
【図１０】本発明の第２の実施の形態の逐次比較型ＡＤ変換装置を示す（ａ）全体の回路図、（ｂ）スイッチＳ１の回路図である。
【図１１】本発明の第１および第２の実施の形態の逐次比較型ＡＤ変換装置の、チョッパ型比較器を有する変型例の回路図である。
【図１２】従来の逐次比較型ＡＤ変換装置を示す回路図である。
【図１３】図１２に示す従来の逐次比較型ＡＤ変換装置の、（ａ）サンプルモードおよび電荷再分配モードの第１変換ステップから第ｎ変換ステップにおける、基準電圧ＶＲＥＦに対する、共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲を示すグラフ、（ｂ）  （ａ）において、正側基準電圧ＶＨ＝ＶＤＤ（電源電位）、負側基準電圧ＶＬ＝０Ｖ、ＶＲＥＦ＝ＶＤＤ／２としたときのグラフである。
【発明を実施するための形態】
【００４９】
［第１の実施の形態の逐次比較型ＡＤ変換装置］
以下、図面に基づいて、本発明の実施の形態について説明する。
図１乃至図９は、本発明の第１の実施の形態の逐次比較型ＡＤ変換装置を示している。
図１に示すように、本発明の第１の実施の形態の逐次比較型ＡＤ変換装置１０は、基準電圧ＶＲＥＦを有するシングルエンド型入力のＡＤ変換装置であり、容量がそれぞれＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｎ−１、ＣＳ／２ｎ−１のｎ＋１個のコンデンサ（ｎは２以上の整数）と、各コンデンサに対応して設けられたｎ＋１個の切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[0]、Ｓｄと、比較部ＣＭＰとスイッチＳ１とを有している。
【００５０】
各コンデンサは、一端がそれぞれ共通端子Ｃｎに接続され、他端が対応する切替スイッチに接続されている。各切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[0]は、対応するコンデンサの他端を、入力電圧ＶＩＮと正側基準電圧ＶＨと負側基準電圧ＶＬとに選択的に接続可能に設けられている。また、切替スイッチＳｄは、対応するコンデンサの他端を、入力電圧ＶＩＮと負側基準電圧ＶＬとに選択的に接続可能に設けられている。
【００５１】
比較部ＣＭＰは、比較器から成り、共通端子Ｃｎの電位ＶＣｎと基準電圧ＶＲＥＦとを比較するよう設けられている。スイッチＳ１は、比較部ＣＭＰの前段で、共通端子Ｃｎと基準電圧ＶＲＥＦとに接続されており、共通端子Ｃｎに対して基準電圧ＶＲＥＦの入力をＯＮ／ＯＦＦ可能に設けられている。
【００５２】
以下では、基準電圧ＶＲＥＦは、｛（ＶＨ＋ＶＬ）／２｝−ΔＶ  ［ここで、ΔＶ＞０］であり、ΔＶ＝（ＶＨ−ＶＬ）／２に設定し、ＶＲＥＦ＝ＶＬ  としている。さらに、負側基準電圧ＶＬ＝０Ｖ  に設定し、ＶＲＥＦ＝０Ｖ  としている。また、正側基準電圧ＶＨは、電源電位ＶＤＤに設定している。
【００５３】
［スイッチＳ１の構成］
図１（ｂ）に示すように、スイッチＳ１は、第１スイッチ回路１１と第２スイッチ回路１２と第１の蓄電部１３と第２の蓄電部１４と第３スイッチ回路１５と第４スイッチ回路１６とを有している。また、図２（ａ）に示すように、スイッチＳ１は、Ｄｅｅｐ−Ｎｗｅｌｌを利用して、Ｐｗｅｌｌの電位をマイナスにすることにより、内蔵するＭＯＳトランジスタ（ｎＭＯＳおよびｐＭＯＳ）の基板電圧ＶＰＳをマイナスに設定している。具体的には、基板電圧ＶＰＳを、−ＶＦ＝−（ΔＶ＋ＶＦＰ）  ［ここで、ＶＦＰ＞０］に設定している。
【００５４】
図１（ｂ）に示すように、第１スイッチ回路１１は、第１レベルシフト回路ＬＳ１と第１のＭＯＳトランジスタＮＳ０とを有している。図３に示すように、第１レベルシフト回路ＬＳ１は、２つのｐＭＯＳトランジスタＰ１０、Ｐ１１と２つのｎＭＯＳトランジスタＮ１０、Ｎ１１とインバータＩＶ１とを有している。Ｐ１０は、ゲートにスイッチＳＷ０ａからの入力端子Ｉが接続され、ソースに電源電位ＶＤＤが接続されている。Ｐ１１は、ゲートにインバータＩＶ１を介して入力端子Ｉが接続され、ソースに電源電位ＶＤＤが接続されている。Ｎ１０は、ゲートにＰ１１のドレインが接続され、ソースに基板電圧ＶＰＳが接続され、ドレインにＰ１０のドレインが接続されている。Ｎ１１は、ゲートにＰ１０のドレインが接続され、ソースに基板電圧ＶＰＳが接続され、ドレインにＰ１１のドレインが接続されている。第１レベルシフト回路ＬＳ１は、Ｐ１１のドレインに出力端子Ｙが接続されている。
【００５５】
第１レベルシフト回路ＬＳ１は、スイッチＳＷ０ａにより、電源電位ＶＤＤと接地電位０Ｖとを選択的に切り換えて入力可能になっている。第１レベルシフト回路ＬＳ１は、電源電位ＶＤＤを入力したとき電源電位ＶＤＤを出力し、接地電位０Ｖを入力したとき基板電圧ＶＰＳを出力するようになっている。
【００５６】
図１（ｂ）に示すように、第１のＭＯＳトランジスタＮＳ０は、ｎＭＯＳから成り、ゲートに第１レベルシフト回路ＬＳ１の出力が接続され、ドレインに所定の電位ＶＳが接続され、ソースに基板電圧ＶＰＳが接続されている。
【００５７】
第１スイッチ回路１１は、スイッチＳＷ０ａにより、第１レベルシフト回路ＬＳ１の入力を電源電位ＶＤＤとしたとき、第１レベルシフト回路ＬＳ１が電源電位ＶＤＤを出力し、第１のＭＯＳトランジスタＮＳ０により、基板電圧ＶＰＳが所定の電位ＶＳとなるよう構成されている。また、スイッチＳＷ０ａにより、第１レベルシフト回路ＬＳ１の入力を接地電位０Ｖとしたとき、第１レベルシフト回路ＬＳ１が基板電圧ＶＰＳを出力し、第１のＭＯＳトランジスタＮＳ０により、基板電圧ＶＰＳが所定の電位ＶＳから開放されるよう構成されている。なお、以下では、所定の電位ＶＳを接地電位０Ｖに設定している。
【００５８】
図１（ｂ）に示すように、第２スイッチ回路１２は、第２レベルシフト回路ＬＳ２と第２のＭＯＳトランジスタＮＳ１とを有している。第２レベルシフト回路ＬＳ２は、図３に示す第１レベルシフト回路と同じ構成を有している。第２レベルシフト回路ＬＳ２は、スイッチＳＷ１により、電源電位ＶＤＤと接地電位０Ｖとを選択的に切り換えて入力可能になっている。第２レベルシフト回路ＬＳ２は、電源電位ＶＤＤを入力したとき電源電位ＶＤＤを出力し、接地電位０Ｖを入力したとき基板電圧ＶＰＳを出力するようになっている。
【００５９】
第２のＭＯＳトランジスタＮＳ１は、ｎＭＯＳから成り、ゲートに第２レベルシフト回路ＬＳ２の出力が接続され、ドレインに共通端子Ｃｎが接続され、ソースに基準電圧ＶＲＥＦ（＝ＶＬ＝０Ｖ）が接続されている。
【００６０】
第２スイッチ回路１２は、スイッチＳＷ１により、第２レベルシフト回路ＬＳ２の入力を電源電位ＶＤＤとしたとき、第２レベルシフト回路ＬＳ２が電源電位ＶＤＤを出力し、第２のＭＯＳトランジスタＮＳ１により、共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＬ＝０Ｖ）を接続するよう構成されている。また、スイッチＳＷ１により、第２レベルシフト回路ＬＳ２の入力を接地電位０Ｖとしたとき、第２レベルシフト回路ＬＳ２が基板電圧ＶＰＳを出力し、第２のＭＯＳトランジスタＮＳ１により、共通端子Ｃｎへの基準電圧ＶＲＥＦの接続を解除するよう構成されている。
【００６１】
図１（ｂ）に示すように、第１の蓄電部１３は、コンデンサから成り、一端が基板電圧ＶＰＳに接続され、他端が正側基準電圧ＶＨに接続されている。第２の蓄電部１４は、第１の蓄電部１３よりも大きい容量を有するコンデンサから成り、一端が基板電圧ＶＰＳに接続されている。なお、第１の蓄電部１３の容量と第２の蓄電部１４の容量の平均値をＣＰ（＞０）、その平均値ＣＰからの第１の蓄電部１３の容量および第２の蓄電部１４の容量のずれをΔＣＰ（＞０）とすると、第１の蓄電部１３の容量はＣＰ−ΔＣＰ、第２の蓄電部１４の容量はＣＰ＋ΔＣＰと表される。なお、ＣＰは、ＣＳ／８程度の値が好ましい。第３スイッチ回路１５は、スイッチＳＷ０ｂから成り、第２の蓄電部１４の他端を、正側基準電圧ＶＨと負側基準電圧ＶＬとに選択的に接続可能に設けられている。
【００６２】
図１（ｂ）に示すように、第４スイッチ回路１６は、インバータＩＶ２と第３のＭＯＳトランジスタＰＳ１とを有している。第３のＭＯＳトランジスタＰＳ１は、ｐＭＯＳから成り、ゲートにインバータＩＶ２を介してスイッチＳＷ１（第２レベルシフト回路ＬＳ２の入力）が接続され、ドレインに共通端子Ｃｎが接続され、ソースに基準電圧ＶＲＥＦ（＝ＶＬ＝０Ｖ）が接続されている。
【００６３】
第４スイッチ回路１６は、スイッチＳＷ１により電源電位ＶＤＤが入力されたとき、第３のＭＯＳトランジスタＰＳ１により、共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＬ＝０Ｖ）を接続するよう構成されている。また、スイッチＳＷ１により接地電位０Ｖが入力されたとき、第３のＭＯＳトランジスタＰＳ１により、第２のＭＯＳトランジスタＮＳ１と同期して、共通端子Ｃｎへの基準電圧ＶＲＥＦの接続を解除するよう構成されている。
【００６４】
逐次比較型ＡＤ変換装置１０は、図１２に示す従来の逐次比較型ＡＤ変換装置と同様にしてＡＤ変換を行うことができる。すなわち、サンプルモードとして、スイッチＳ１をＯＮにした状態で、容量がそれぞれＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｎ−１、ＣＳ／２ｎ−１の各コンデンサの他端を入力電圧ＶＩＮに接続し、各コンデンサに入力電圧ＶＩＮを充電（サンプリング）する。次に、電荷再分配モードとして、スイッチＳ１をＯＦＦの状態に維持して、第１変換ステップから第ｎ（最終）変換ステップまで行う。このようにして、容量がそれぞれＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｎ−１の各コンデンサに対応する比較部ＣＭＰの出力ｃｏｕｔの値（１または０）により、ＡＤ変換されたデジタル信号を得ることができる。
【００６５】
［スイッチＳ１の動作］
図４に示すように、スイッチＳ１は、入力電圧ＶＩＮをサンプリングするサンプルモードのとき（スイッチＳ１がＯＮの状態のとき）、第１スイッチ回路１１のスイッチＳＷ０ａを電源電位ＶＤＤに、第２スイッチ回路１２のスイッチＳＷ１を電源電位ＶＤＤにしておく。これにより、サンプルモードのとき、基板電圧ＶＰＳが接地電位０Ｖとなり、共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＬ＝０Ｖ）が接続される。また、スイッチＳ１は、サンプルモードのとき、第３スイッチ回路１５のスイッチＳＷ０ｂを正側基準電圧ＶＨ（＝ＶＤＤ）にしておく。これにより、サンプルモードのとき、基板電圧ＶＰＳに接続された第１の蓄電部１３および第２の蓄電部１４の総電荷量が、ＱＰ＝−２ＣＰＶＨとなる。
【００６６】
図４に示すように、サンプルモードから、比較部ＣＭＰにより逐次比較を行う電荷再分配モードに切り換えるとき、スイッチＳ１は、まず、第１スイッチ回路１１のスイッチＳＷ０ａを電源電位ＶＤＤから接地電位０Ｖに切り換える（図４中の丸数字１）。これにより、基板電圧ＶＰＳが接地電位０Ｖから開放される。
【００６７】
次に、スイッチＳ１は、第３スイッチ回路１５のスイッチＳＷ０ｂを正側基準電圧ＶＨ（＝ＶＤＤ）から負側基準電圧ＶＬ（＝０Ｖ）に切り換える（図４中の丸数字２）。このとき、総電荷量ＱＰ＝−２ＣＰＶＨは保存されるため、
−２ＣＰＶＨ＝（ＣＰ＋ΔＣＰ）（ＶＰＳ−ＶＬ）＋（ＣＰ−ΔＣＰ）（ＶＰＳ−ＶＨ）
となり、基板電圧ＶＰＳが、
ＶＰＳ＝−ＶＦ＝−（ＶＨ−ＶＬ）／２−ΔＣＰ（ＶＨ−ＶＬ）／（２ＣＰ）
＝−（ΔＶ＋ＶＦＰ）
となる。ここで、
ΔＣＰ＝２ＣＰＶＦＰ／（ＶＨ−ＶＬ）＝２ＣＰＶＦＰ／ＶＤＤ      （１）
である。
【００６８】
次に、スイッチＳ１は、第２スイッチ回路１２のスイッチＳＷ１を電源電位ＶＤＤから接地電位０Ｖに切り換える（図４中の丸数字３）。これにより、共通端子Ｃｎへの基準電圧ＶＲＥＦの接続が解除される。これにより、電荷再分配モードに切り換えることができる。
【００６９】
［逐次比較型ＡＤ変換装置１０の作用効果］
逐次比較型ＡＤ変換装置１０は、図２（ｂ）に示すように、基準電圧ＶＲＥＦを負側基準電圧ＶＬ＝０Ｖにすることにより、入力電圧ＶＩＮをサンプリングするサンプルモードおよび比較部ＣＭＰにより逐次比較を行う電荷再分配モードのときの、基準電圧ＶＲＥＦに対する共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲を、（ＶＨ−ＶＬ）／２＝ΔＶ（＝ＶＨ／２＝ＶＤＤ／２）から、−（ＶＨ−ＶＬ）／２＝−ΔＶ（＝−ＶＨ／２＝−ＶＤＤ／２）までの範囲に下げることができる。このため、基準電圧ＶＲＥＦに対する共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲の下限の電位がマイナスになったときでも、誤作動等を起こすことなく、正常に作動することができる。また、電荷再分配モードのとき、スイッチＳ１の基板電圧ＶＰＳを、−ΔＶよりもさらにＶＦＰ低いマイナスの電圧にすることができる。
【００７０】
図２（ｂ）に示すように、逐次比較型ＡＤ変換装置１０は、電荷再分配モードのとき、共通端子Ｃｎが取り得る最低電位、すなわちアンダーシュート発生時の最低電位よりも、基板電圧ＶＰＳが小さくなるようＶＦＰを設定しておくことにより、アンダーシュートが発生しても正常に作動することができ、アンダーシュートによる変換誤差を抑制することができる。ＶＦＰは、（１）式により、第１の蓄電部１３の容量および第２の蓄電部１４の容量を調節して、所望の値に設定することができる。
【００７１】
逐次比較型ＡＤ変換装置１０は、基準電圧ＶＲＥＦに対する共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲の上限の電位が、正側基準電圧ＶＨよりも低いため、オーバーシュートが発生しても正常に作動することができ、オーバーシュートによる変換誤差を抑制することもできる。このように、逐次比較型ＡＤ変換装置１０は、オーバーシュートおよびアンダーシュートの発生を許容して対策を行うものであり、特許文献１や特許文献２に記載のような特殊な回路構成を追加することなく、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができる。
【００７２】
逐次比較型ＡＤ変換装置１０は、基準電圧ＶＲＥＦに対する共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲が、その下限の電位よりもさらにＶＦＰだけ低くなるため、共通端子Ｃｎでの寄生容量が低減され、変換精度を高めることができる。逐次比較型ＡＤ変換装置１０は、基準電圧ＶＲＥＦを負側基準電圧ＶＬ＝０Ｖにしているため、基準電圧ＶＲＥＦを生成する回路が不要であり、基準電位ＶＲＥＦを内部で生成したり、外から供給したりする必要がなく、より簡単な回路構成にすることができる。また、基準電圧ＶＲＥＦのバラツキがなくなるため、安定した基準電位ＶＲＥＦを用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる。
【００７３】
逐次比較型ＡＤ変換装置１０は、図４に示すように、サンプルモードから電荷再分配モードに切り換えるとき、第１スイッチ回路１１のスイッチＳＷ０ａ、第３スイッチ回路１５のスイッチＳＷ０ｂ、第２スイッチ回路１２（および第４スイッチ回路１６）のスイッチＳＷ１の順に切り換えることにより、共通端子Ｃｎの電位ＶＣｎを電荷再分配モードの直前まで基準電圧ＶＲＥＦに保持しておくことができ、誤差の発生を防ぐことができる。具体的には、第２スイッチ回路１２のスイッチＳＷ１を、第３スイッチ回路１５のスイッチＳＷ０ｂより先に切り換えると、オーバーシュートやアンダーシュートがなくても、共通端子Ｃｎが基板電圧ＶＰＳの変化を受けてしまい、誤差が発生してしまうが、図４に示す順に切り換えることにより、その誤差の発生を防ぐことができる。
【００７４】
［逐次比較型ＡＤ変換装置１０の動作の検証］
アナログシュミレータを用いて、逐次比較型ＡＤ変換装置１０の動作の検証を行った。アナログシュミレータは、シノプシス（Synopsys）社製「ＨＳＰＩＣＥ」を用いた。検証により得られた、逐次比較型ＡＤ変換装置１０の各種の性能を、表１に示す。なお、表１には、非特許文献１および非特許文献２に記載の１２ｂｉｔの逐次比較型ＡＤ変換装置の性能も示す。非特許文献１および２に記載の装置は、オーバーシュートやアンダーシュートに対する対策は行われていない。
【００７５】
【表１】
2018019197.tif 000003
【００７６】
表１に示すように、逐次比較型ＡＤ変換装置１０は、入力電圧（ＶＤＤ）として３Ｖまでの電圧を扱えるよう設計しているため、面積（Technology）が大きくなっており、非特許文献１および非特許文献２のものと単純に比較することできない。このため、変換速度（Fs）や変換精度（INL）で若干劣っているように見えるが、高電圧にもかかわらず、消費電力（Power）が小さくなっていることが確認できる。
【００７７】
［第１レベルシフト回路ＬＳ１の変形例］
電荷再分配モードのとき、図３に示す第１レベルシフト回路ＬＳ１のＰ１０のゲート電圧は０Ｖ、Ｐ１１のゲート電圧はＶＤＤ、Ｎ１０のゲート電圧はＶＰＳ、Ｎ１１のゲート電圧はＶＤＤとなる。基板電圧ＶＰＳの取り得る最低電位は、−ＶＦ＝−（ΔＶ＋ＶＦＰ）＝−（ＶＤＤ／２＋ＶＦＰ）であるため、Ｐ１１のゲート−ドレイン間およびドレイン−ソース間、Ｎ１０のゲート−ドレイン間およびドレイン−ソース間、Ｎ１１のゲート−ソース間およびゲート−ドレイン間には、最大で（３／２）ＶＤＤ＋ＶＦＰの電圧がかかる。このため、例えば、ＶＤＤ＝３Ｖとすると、上記の最大の電圧は４．５Ｖ＋ＶＦＰとなり、耐圧が３ＶのＭＯＳトランジスタを使用することができず、耐圧が５Ｖのものを使用する必要がある。
【００７８】
そこで、図５に示すように、第１レベルシフト回路ＬＳ１が、スイッチＳＷ０ａを入力するインバータＩＶ３と、インバータＩＶ３の出力を入力とし、図３に示す第１レベルシフト回路ＬＳ１と同様の構成を有する第１シフト部２１と、第１シフト部２１の出力を入力とする第２シフト部２２とを有していてもよい。このとき、インバータＩＶ３は、電源電位ＶＤＤより低い低電源電位ＶＤＤＬにより稼働し、電源電位ＶＤＤを入力したとき接地電位０Ｖを出力し、接地電位０Ｖを入力したとき低電源電位ＶＤＤＬを出力するよう構成されている。
【００７９】
第１シフト部２１は、第１レベルシフト回路ＬＳ１のＰ１０、Ｐ１１、Ｎ１０、Ｎ１１にそれぞれ対応するＰ１２、Ｐ１３、Ｎ１２、Ｎ１３のＭＯＳトランジスタを有している。Ｐ１２およびＰ１３のソースには、電源電位ＶＤＤではなく、低電源電位ＶＤＤＬが接続されている。第１シフト部２１は、インバータＩＶ３から接地電位０Ｖを入力したとき基板電圧ＶＰＳを出力し、低電源電位ＶＤＤＬを入力したとき低電源電位ＶＤＤＬを出力するよう構成されている。
【００８０】
第２シフト部２２は、スイッチＳＷ０ａに接続されたインバータＩＶ４と、互いに直列に接続された２つのｐＭＯＳトランジスタＰ１４、Ｐ１５と、ｎＭＯＳトランジスタＮ１４とを有している。Ｐ１５は、ゲートにインバータＩＶ４の出力が接続され、ソースに電源電位ＶＤＤが接続されている。Ｐ１４は、ゲートに接地電位０Ｖが接続され、ソースにＰ１５のドレインが接続されている。Ｎ１４は、ゲートに第１シフト部２１の出力が接続され、ソースに基板電圧ＶＰＳが接続され、ドレインにＰ１４のドレインが接続されている。第２シフト部２２は、Ｐ１４およびＮ１４のドレインに出力端子Ｙが接続されている。第２シフト部２２は、第１シフト部２１から基板電圧ＶＰＳを入力したとき電源電位ＶＤＤを出力し、低電源電位ＶＤＤＬを入力したとき基板電圧ＶＰＳを出力するよう構成されている。
【００８１】
これにより、第１シフト部２１のＰ１２、Ｐ１３、Ｎ１２、Ｎ１３にかかる最大電圧は、ＶＤＤＬ＋ＶＤＤ／２＋ＶＦＰとなる。このため、例えば、ＶＤＤＬ＝１Ｖ、ＶＤＤ＝３Ｖとすると、上記の最大電圧は、２．５Ｖ＋ＶＦＰとなり、耐圧が３ＶのＭＯＳトランジスタを使用することができる。
【００８２】
また、サンプルモードで、スイッチＳＷ０ａからの入力がＶＤＤのとき（図４の丸数字１より前の期間）、第２シフト部２２の出力端子Ｙからの出力がＶＤＤ、基板電圧ＶＰＳが０Ｖであるため、第２シフト部２２のＰ１４、Ｐ１５、Ｎ１４にかかる最大電圧は、ＶＤＤである。このため、例えば、ＶＤＤ＝３Ｖとすると、耐圧が３ＶのＭＯＳトランジスタを使用することができる。
【００８３】
また、サンプルモードで、スイッチＳＷ０ａからの入力が０Ｖのとき（図４の丸数字１〜２の期間）、出力端子Ｙおよび基板電圧ＶＰＳが０Ｖであるため、Ｎ１４にかかる最大電圧はＶＤＤＬ、Ｐ１５にかかる最大電圧はＶＤＤ、Ｐ１４にかかる最大電圧はしきい値電圧ＶＰＴ（約０．７Ｖ）程度である。このため、例えば、ＶＤＤＬ＝１Ｖ、ＶＤＤ＝３Ｖとすると、耐圧が３ＶのＭＯＳトランジスタを使用することができる。
【００８４】
また、スイッチＳＷ０ｂが負側基準電圧ＶＬ（図４の丸数字２以降の期間）のとき、Ｐ１５にかかる最大電圧はＶＤＤのままである。また、出力端子Ｙおよび基板電圧ＶＰＳが−ＶＦ＝−（ΔＶ＋ＶＦＰ）＝−（ＶＤＤ／２＋ＶＦＰ）であるため、Ｎ１４にかかる最大電圧は、ゲート−ソース間およびゲート−ドレイン間で、ＶＤＤＬ＋ＶＤＤ／２＋ＶＦＰとなる。また、Ｐ１４にかかる最大電圧は、ドレイン−ソース間で、ＶＰＴ＋ＶＤＤ／２＋ＶＦＰとなる。このため、例えば、ＶＤＤＬ＝１Ｖ、ＶＤＤ＝３Ｖとすると、上記の最大電圧は、それぞれ、２．５Ｖ＋ＶＦＰおよび約２．２Ｖ＋ＶＦＰとなり、耐圧が３ＶのＭＯＳトランジスタを使用することができる。
【００８５】
このように、図５に示す第１レベルシフト回路ＬＳ１を用いることにより、第１レベルシフト回路ＬＳ１で使用するＭＯＳトランジスタとして、許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。
【００８６】
［第２レベルシフト回路ＬＳ２の変形例］
第２レベルシフト回路ＬＳ２も、図５に示す第１レベルシフト回路ＬＳ１と同じものを使用することができるが、インバータＩＶ３の入力にスイッチＳＷ１が接続されているため、サンプルモードで、スイッチＳＷ０ｂが負側基準電圧ＶＬ、スイッチＳＷ１が電源電位ＶＤＤ（図４の丸数字２〜３の期間）のとき、基板電圧ＶＰＳが−ＶＦ＝−（ΔＶ＋ＶＦＰ）＝−（ＶＤＤ／２＋ＶＦＰ）になり、Ｎ１４のゲート−ドレイン間およびドレイン−ソース間に、最大で（３／２）ＶＤＤ＋ＶＦＰの電圧がかかる。このため、例えば、ＶＤＤ＝３Ｖとすると、上記の最大の電圧は４．５Ｖ＋ＶＦＰとなり、耐圧が３ＶのＭＯＳトランジスタを使用することができず、耐圧が５Ｖのものを使用する必要がある。
【００８７】
そこで、図６に示すように、第２シフト部２２にｐＭＯＳトランジスタＰ１６とＮＡＮＤ回路ＮＡ１とを追加する。また、インバータＩＶ４の入力にスイッチＳＷ０ｂを接続する。Ｐ１６は、ゲートにＮＡＮＤ回路ＮＡ１の出力が接続され、ソースに低電源電位ＶＤＤＬが接続され、ドレインにＰ１５のドレインが接続されている。ＮＡＮＤ回路ＮＡ１は、入力として、スイッチＳＷ０ｂの反転信号と、スイッチＳＷ１とが接続されている。第２シフト部２２は、第１シフト部２１から基板電圧ＶＰＳを入力したとき、スイッチＳＷ０ｂが正側基準電圧ＶＨを接続している間（図４の丸数字２より前の期間）は、電源電位ＶＤＤを出力し、スイッチＳＷ０ｂが負側基準電圧ＶＬを接続している間（図４の丸数字２〜３の期間）は、低電源電位ＶＤＤＬを出力し、低電源電位ＶＤＤＬを入力したとき（図４の丸数字３以降の期間）、基板電圧ＶＰＳを出力するよう構成されている。
【００８８】
これにより、サンプルモードで、スイッチＳＷ０ｂが負側基準電圧ＶＬ、スイッチＳＷ１が電源電位ＶＤＤ（図４の丸数字２〜３の期間）のとき、Ｐ１５がＯＦＦ、Ｐ１６がＯＮとなり、Ｐ１４のソースに低電源電位ＶＤＤＬが接続され、Ｎ１４にかかる最大電圧は、ＶＤＤＬ＋ＶＤＤ／２＋ＶＦＰとなる。このため、例えば、ＶＤＤＬ＝１Ｖ、ＶＤＤ＝３Ｖとすると、上記の最大電圧は、２．５Ｖ＋ＶＦＰとなり、耐圧が３ＶのＭＯＳトランジスタを使用することができる。
【００８９】
このように、図６に示す第２レベルシフト回路ＬＳ２を用いることにより、第２レベルシフト回路ＬＳ２で使用するＭＯＳトランジスタとして、許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。
【００９０】
図６に示す第２レベルシフト回路ＬＳ２を用いたときの、スイッチＳＷｂ０およびスイッチＳＷ１の動作に対する、第２のＭＯＳトランジスタＮＳ１のゲート電位および共通端子Ｃｎの電位ＶＣｎの変化を、図７（ａ）に示す。また、比較のため、第２レベルシフト回路ＬＳ２として図３に対応する回路を用いたときの、第２のＭＯＳトランジスタＮＳ１のゲート電位および共通端子Ｃｎの電位ＶＣｎの変化を、図７（ｂ）に示す。なお、図７の丸数字は、図４の丸数字と対応している。
【００９１】
第２のＭＯＳトランジスタＮＳ１のゲートは、第２レベルシフト回路ＬＳ２の出力端子Ｙに接続されているため、図７（ａ）に示すように、図６に示す第２のＭＯＳトランジスタＮＳ１のゲート電位は、丸数字２より前の期間ではＶＤＤであり、丸数字２〜３の期間ではＶＤＤＬであり、丸数字３以降の期間では−ＶＦである。また、図７（ｂ）に示すように、図３に対応する第２のＭＯＳトランジスタＮＳ１のゲート電位は、丸数字３より前の期間ではＶＤＤであり、丸数字３以降の期間では−ＶＦである。いずれの場合も、丸数字３のタイミングで第２のＭＯＳトランジスタＮＳ１がＯＮからＯＦＦに切り替わり、このスイッチングにより共通端子Ｃｎが受ける変位は、第２のＭＯＳトランジスタＮＳ１のゲート電位の変位量に依存する。ゲート電位の変位量は、図７（ａ）の場合、ＶＤＤＬ＋ＶＦ、図７（ｂ）の場合、ＶＤＤ＋ＶＦであるため、共通端子Ｃｎが受ける変位は図７（ａ）の場合、すなわち図６に示す第２レベルシフト回路ＬＳ２を用いたときの方が小さくなり、ノイズを抑制することができる。
【００９２】
［第４スイッチ回路１６の変形例］
図８に示すように、第４スイッチ回路１６は、共通端子Ｃｎと基準電圧ＶＲＥＦ（＝ＶＬ＝０Ｖ）との間に、第３のＭＯＳトランジスタＰＳ１と直列に接続された第４のＭＯＳトランジスタＰＳ１ａを有していてもよい。このとき、第４のＭＯＳトランジスタＰＳ１ａは、ゲートに接地電位０Ｖが接続され、ドレインに共通端子Ｃｎが接続され、ソースに第３のＭＯＳトランジスタＰＳ１のドレインが接続されている。
【００９３】
これにより、サンプルモードで、スイッチＳＷ０ｂが負側基準電圧ＶＬ、スイッチＳＷ１が電源電位ＶＤＤ（図４の丸数字２〜３の期間）のときでも、第４のＭＯＳトランジスタＰＳ１ａのソースの電位がしきい値電圧ＶＰＴに保たれる。このため、第３のＭＯＳトランジスタＰＳ１にかかる最大電圧はＶＤＤ、第４のＭＯＳトランジスタＰＳ１ａにかかる最大電圧は、ＶＰＴ＋ＶＤＤ／２＋ＶＦＰとなる。このため、例えば、ＶＤＤＬ＝１Ｖ、ＶＤＤ＝３Ｖとすると、上記の最大電圧は、それぞれ、３Ｖおよび約２．２Ｖ＋ＶＦＰとなり、耐圧が３ＶのＭＯＳトランジスタを使用することができ、低価格かつ低消費電力にすることができる。
【００９４】
また、図９に示すように、第４スイッチ回路１６は、インバータＩＶ２を有さず、互いに直列に接続されたｐＭＯＳトランジスタＰ１７およびｎＭＯＳトランジスタＮ１５と、ｐＭＯＳトランジスタＰ１８とＮＡＮＤ回路ＮＡ２とを有していてもよい。Ｐ１７は、ゲートにスイッチＳＷ１が接続され、ソースに電源電位ＶＤＤが接続されている。Ｎ１５は、ゲートにスイッチＳＷ０ｂが接続され、ソースにＰ１７のドレインが接続され、ドレインに接地電位０Ｖが接続されている。Ｐ１８は、ゲートにＮＡＮＤ回路ＮＡ２の出力が接続され、ソースに低電源電位ＶＤＤＬが接続され、ドレインにＰ１７のドレインおよび第３のＭＯＳトランジスタＰＳ１のゲートが接続されている。ＮＡＮＤ回路ＮＡ２は、入力として、スイッチＳＷ０ｂの反転信号と、スイッチＳＷ１とが接続されている。
【００９５】
第４スイッチ回路１６は、サンプルモードで、スイッチＳＷ０ｂが正側基準電圧ＶＨを接続している間（図４の丸数字２より前の期間）は、第３のＭＯＳトランジスタＰＳ１のゲートに接地電位０Ｖを接続して共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＬ＝０Ｖ）を接続し、スイッチＳＷ０ｂが負側基準電圧ＶＬを接続している間（図４の丸数字２〜３の期間）は、第３のＭＯＳトランジスタＰＳ１のゲートに低電源電位ＶＤＤＬを接続して共通端子Ｃｎに基準電圧ＶＲＥＦを接続し、電荷再分配モードのとき（図４の丸数字３以降の期間）、第３のＭＯＳトランジスタＰＳ１のゲートに電源電位ＶＤＤを接続して、第２のＭＯＳトランジスタＮＳ１と同期して共通端子Ｃｎへの基準電圧ＶＲＥＦの接続を解除するよう構成されている。
【００９６】
これにより、第４スイッチ回路１６は、第３のＭＯＳトランジスタＰＳ１をＯＮからＯＦＦに切り換えるとき、そのゲート電圧を０Ｖ→ＶＤＤＬ→ＶＤＤとすることができ、共通端子Ｃｎが受けるノイズを抑制することができる。なお、図９に示す場合でも、図８に示す第４スイッチ回路１６と同様に、許容電圧が低いＭＯＳトランジスタを使用することができ、低価格かつ低消費電力にすることができる。
【００９７】
［第２の実施の形態の逐次比較型ＡＤ変換装置３０］
図１０は、本発明の第２の実施の形態の逐次比較型ＡＤ変換装置３０を示している。
図１０に示すように、本発明の第２の実施の形態の逐次比較型ＡＤ変換装置３０は、容量がそれぞれＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｎ−１、ＣＳ／２ｎ−１のｎ＋１個のコンデンサ（ｎは２以上の整数）と、各コンデンサに対応して設けられたｎ＋１個の切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[0]、Ｓｄと、比較部ＣＭＰとスイッチＳ１とを有している。なお、以下の説明では、本発明の第１の実施の形態の逐次比較型ＡＤ変換装置１０と同一の構成には同一の符号を付して、重複する説明を省略する。
【００９８】
スイッチＳ１は、比較部ＣＭＰの前段で、共通端子Ｃｎと基準電圧ＶＲＥＦとに接続されており、共通端子Ｃｎに対して基準電圧ＶＲＥＦの入力をＯＮ／ＯＦＦ可能に設けられている。以下では、基準電圧ＶＲＥＦは、｛（ＶＨ＋ＶＬ）／２｝＋ΔＶ  ［ここで、ΔＶ＞０］であり、ΔＶ＝（ＶＨ−ＶＬ）／２に設定し、ＶＲＥＦ＝ＶＨ  としている。さらに、負側基準電圧ＶＬ＝０Ｖ  に設定し、正側基準電圧ＶＨは、電源電位ＶＤＤに設定している。
【００９９】
［スイッチＳ１の構成］
図１０（ｂ）に示すように、スイッチＳ１は、第１スイッチ回路３１と第２スイッチ回路３２と第１の蓄電部３３と第２の蓄電部３４と第３スイッチ回路３５と第４スイッチ回路３６とを有している。また、スイッチＳ１は、下地がＰ基板の一般的なＭＯＳ構造により、内蔵するｎＭＯＳおよびｐＭＯＳの基板電圧ＶＰＳを高く設定している。具体的には、基板電圧ＶＰＳを、ＶＦ＝ΔＶ＋ＶＦＰ  ［ここで、ＶＦＰ＞０］に設定している。
【０１００】
図１０（ｂ）に示すように、第１スイッチ回路３１は、第１レベルシフト回路ＬＳ３と第１のＭＯＳトランジスタＰＳ０とを有している。第１レベルシフト回路ＬＳ３は、スイッチＳＷ０ａにより、電源電位ＶＤＤと接地電位０Ｖとを選択的に切り換えて入力可能になっている。第１レベルシフト回路ＬＳ３は、電源電位ＶＤＤを入力したとき基板電圧ＶＰＳを出力し、接地電位０Ｖを入力したとき接地電位０Ｖを出力するようになっている。第１のＭＯＳトランジスタＰＳ０は、ｐＭＯＳから成り、ゲートに第１レベルシフト回路ＬＳ３の反転出力が接続され、ドレインに所定の電位ＶＳが接続され、ソースに基板電圧ＶＰＳが接続されている。
【０１０１】
第１スイッチ回路３１は、スイッチＳＷ０ａにより、第１レベルシフト回路ＬＳ３の入力を電源電位ＶＤＤとしたとき、第１レベルシフト回路ＬＳ３が基板電圧ＶＰＳを出力し、第１のＭＯＳトランジスタＰＳ０により、基板電圧ＶＰＳが所定の電位ＶＳとなるよう構成されている。また、スイッチＳＷ０ａにより、第１レベルシフト回路ＬＳ３の入力を接地電位０Ｖとしたとき、第１レベルシフト回路ＬＳ３が接地電位０Ｖを出力し、第１のＭＯＳトランジスタＰＳ０により、基板電圧ＶＰＳが所定の電位ＶＳから開放されるよう構成されている。なお、以下では、所定の電位ＶＳを電源電位ＶＤＤに設定している。
【０１０２】
図１０（ｂ）に示すように、第２スイッチ回路３２は、第２レベルシフト回路ＬＳ４と第２のＭＯＳトランジスタＮＳ１とを有している。第２レベルシフト回路ＬＳ４は、第１レベルシフト回路ＬＳ３と同じ構成を有している。第２レベルシフト回路ＬＳ４は、スイッチＳＷ１により、電源電位ＶＤＤと接地電位０Ｖとを選択的に切り換えて入力可能になっている。第２レベルシフト回路ＬＳ４は、電源電位ＶＤＤを入力したとき基板電圧ＶＰＳを出力し、接地電位０Ｖを入力したとき接地電位０Ｖを出力するようになっている。
【０１０３】
第２のＭＯＳトランジスタＮＳ１は、ｎＭＯＳから成り、ゲートに第２レベルシフト回路ＬＳ４の出力が接続され、ドレインに共通端子Ｃｎが接続され、ソースに基準電圧ＶＲＥＦ（＝ＶＨ＝ＶＤＤ）が接続されている。
【０１０４】
第２スイッチ回路３２は、スイッチＳＷ１により、第２レベルシフト回路ＬＳ４の入力を電源電位ＶＤＤとしたとき、第２レベルシフト回路ＬＳ４が基板電圧ＶＰＳを出力し、第２のＭＯＳトランジスタＮＳ１により、共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＨ＝ＶＤＤ）を接続するよう構成されている。また、スイッチＳＷ１により、第２レベルシフト回路ＬＳ２の入力を接地電位０Ｖとしたとき、第２レベルシフト回路ＬＳ４が接地電位０Ｖを出力し、第２のＭＯＳトランジスタＮＳ１により、共通端子Ｃｎへの基準電圧ＶＲＥＦの接続を解除するよう構成されている。
【０１０５】
図１０（ｂ）に示すように、第１の蓄電部３３は、コンデンサから成り、一端が基板電圧ＶＰＳに接続され、他端が負側基準電圧ＶＬに接続されている。第２の蓄電部３４は、第１の蓄電部３３よりも大きい容量を有するコンデンサから成り、一端が基板電圧ＶＰＳに接続されている。なお、第１の蓄電部３３の容量と第２の蓄電部３４の容量の平均値をＣＰ（＞０）、その平均値ＣＰからの第１の蓄電部３３の容量および第２の蓄電部３４の容量のずれをΔＣＰ（＞０）とすると、第１の蓄電部３３の容量はＣＰ−ΔＣＰ、第２の蓄電部３４の容量はＣＰ＋ΔＣＰと表される。なお、ＣＰは、ＣＳ／８程度の値が好ましい。第３スイッチ回路３５は、スイッチＳＷ０ｂから成り、第２の蓄電部３４の他端を、正側基準電圧ＶＨと負側基準電圧ＶＬとに選択的に接続可能に設けられている。
【０１０６】
図１０（ｂ）に示すように、第４スイッチ回路３６は、第３のＭＯＳトランジスタＰＳ１を有している。第３のＭＯＳトランジスタＰＳ１は、ｐＭＯＳから成り、ゲートに第２レベルシフト回路ＬＳ４の反転出力が接続され、ドレインに共通端子Ｃｎが接続され、ソースに基準電圧ＶＲＥＦ（＝ＶＨ＝ＶＤＤ）が接続されている。
【０１０７】
第４スイッチ回路３６は、スイッチＳＷ１により電源電位ＶＤＤが入力されたとき、第３のＭＯＳトランジスタＰＳ１により、共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＨ＝ＶＤＤ）を接続するよう構成されている。また、スイッチＳＷ１により接地電位０Ｖが入力されたとき、第３のＭＯＳトランジスタＰＳ１により、第２のＭＯＳトランジスタＮＳ１と同期して、共通端子Ｃｎへの基準電圧ＶＲＥＦの接続を解除するよう構成されている。
【０１０８】
［スイッチＳ１の動作］
スイッチＳ１は、入力電圧ＶＩＮをサンプリングするサンプルモードのとき（スイッチＳ１がＯＮの状態のとき）、第１スイッチ回路３１のスイッチＳＷ０ａを電源電位ＶＤＤに、第２スイッチ回路３２のスイッチＳＷ１を電源電位ＶＤＤにしておく。これにより、サンプルモードのとき、基板電圧ＶＰＳが電源電位ＶＤＤとなり、共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＨ＝ＶＤＤ）が接続される。また、スイッチＳ１は、サンプルモードのとき、第３スイッチ回路３５を負側基準電圧ＶＬ（＝０Ｖ）にしておく。これにより、サンプルモードのとき、基板電圧ＶＰＳに接続された第１の蓄電部３３および第２の蓄電部３４の総電荷量が、ＱＰ＝−２ＣＰＶＬとなる。
【０１０９】
サンプルモードから、比較部ＣＭＰにより逐次比較を行う電荷再分配モードに切り換えるとき、スイッチＳ１は、まず、第１スイッチ回路３１のスイッチＳＷ０ａを電源電位ＶＤＤから接地電位０Ｖに切り換える。これにより、基板電圧ＶＰＳが電源電位ＶＤＤから開放される。
【０１１０】
次に、スイッチＳ１は、第３スイッチ回路３５を負側基準電圧ＶＬ（＝０Ｖ）から正側基準電圧ＶＨ（＝ＶＤＤ）に切り換える。このとき、総電荷量ＱＰ＝−２ＣＰＶＬは保存されるため、
−２ＣＰＶＬ＝（ＣＰ＋ΔＣＰ）（ＶＰＳ−ＶＨ）＋（ＣＰ−ΔＣＰ）（ＶＰＳ−ＶＬ）
となり、基板電圧ＶＰＳは、
ＶＰＳ＝ＶＦ＝（ＶＨ−ＶＬ）／２＋ΔＣＰ（ＶＨ−ＶＬ）／（２ＣＰ）
＝ΔＶ＋ＶＦＰ
となる。ここで、
ΔＣＰ＝２ＣＰＶＦＰ／（ＶＨ−ＶＬ）＝２ＣＰＶＦＰ／ＶＤＤ      （２）
である。
【０１１１】
次に、スイッチＳ１は、第２スイッチ回路３２のスイッチＳＷ１を電源電位ＶＤＤから接地電位０Ｖに切り換える。これにより、共通端子Ｃｎへの基準電圧ＶＲＥＦの接続が解除される。
【０１１２】
［逐次比較型ＡＤ変換装置３０の作用効果］
逐次比較型ＡＤ変換装置３０は、基準電圧ＶＲＥＦを正側基準電圧ＶＨ＝ＶＤＤにすることにより、入力電圧ＶＩＮをサンプリングするサンプルモードおよび比較部ＣＭＰにより逐次比較を行う電荷再分配モードのときの、基準電圧ＶＲＥＦに対する共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲を、（ＶＨ−ＶＬ）／２＋ＶＤＤ＝ΔＶ＋ＶＤＤ（＝３ＶＨ／２＝３ＶＤＤ／２）から、ＶＤＤ−（ＶＨ−ＶＬ）／２＝ＶＤＤ−ΔＶ（＝ＶＨ／２＝ＶＤＤ／２）までの範囲に上げることができる。このため、基準電圧ＶＲＥＦに対する共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲の上限の電位が正側基準電圧ＶＨ（＝ＶＤＤ）よりも高くなったときでも、誤作動等を起こすことなく、正常に作動することができる。また、電荷再分配モードのとき、スイッチＳ１の基板電圧ＶＰＳが、ΔＶよりもさらにＶＦＰ高い電圧にすることができる。
【０１１３】
逐次比較型ＡＤ変換装置３０は、電荷再分配モードのとき、共通端子Ｃｎが取り得る最高電位、すなわちオーバーシュート発生時の最高電位よりも、基板電圧ＶＰＳが大きくなるようＶＦＰを設定しておくことにより、オーバーシュートが発生しても正常に作動することができ、オーバーシュートによる変換誤差を抑制することができる。ＶＦＰは、（２）式により、第１の蓄電部３３の容量および第２の蓄電部３４の容量を調節して、所望の値に設定することができる。
【０１１４】
逐次比較型ＡＤ変換装置３０は、基準電圧ＶＲＥＦに対する共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲の下限の電位が、負側基準電圧ＶＬよりも高いため、アンダーシュートが発生しても正常に作動することができ、アンダーシュートによる変換誤差を抑制することもできる。このように、逐次比較型ＡＤ変換装置３０は、オーバーシュートおよびアンダーシュートの発生を許容して対策を行うものであり、特許文献１や特許文献２に記載のような特殊な回路構成を追加することなく、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができる。
【０１１５】
逐次比較型ＡＤ変換装置３０は、サンプルモードから電荷再分配モードに切り換えるとき、第１スイッチ回路３１のスイッチＳＷ０ａ、第３スイッチ回路３５のスイッチＳＷ０ｂ、第２スイッチ回路３２（および第４スイッチ回路３６）のスイッチＳＷ１の順に切り換えることにより、共通端子Ｃｎの電位ＶＣｎを電荷再分配モードの直前まで基準電圧ＶＲＥＦに保持しておくことができ、誤差の発生を防ぐことができる。具体的には、第２スイッチ回路３２のスイッチＳＷ１を、第３スイッチ回路３５のスイッチＳＷ０ｂより先に切り換えると、オーバーシュートやアンダーシュートがなくても、共通端子Ｃｎが基板電圧ＶＰＳの変化を受けてしまい、誤差が発生してしまうが、上記に示す順に切り換えることにより、その誤差の発生を防ぐことができる。
【０１１６】
［チョッパ型比較器を有する変型例］
図１１に示すように、逐次比較型ＡＤ変換装置１０および逐次比較型ＡＤ変換装置３０は、比較部ＣＭＰが、ＭＯＳトランジスタを有するチョッパ型比較器から成っていてもよい。この場合、チョッパ型比較器の一方の入力の基準電圧ＶＲＥＦを、それぞれ負側基準電圧ＶＬまたは正側基準電圧ＶＨとし、スイッチＳ２に含まれるＭＯＳトランジスタの基板電圧を、スイッチＳ１の基板電圧ＶＰＳと等しくなるよう構成すればよい。
【符号の説明】
【０１１７】
１０  逐次比較型ＡＤ変換装置
１１  第１スイッチ回路
１２  第２スイッチ回路
１３  第１の蓄電部
１４  第２の蓄電部
１５  第３スイッチ回路
１６  第４スイッチ回路
２１  第１シフト部
２２  第２シフト部
ＬＳ１  第１レベルシフト回路
ＬＳ２  第２レベルシフト回路
ＮＳ０  第１のＭＯＳトランジスタ
ＮＳ１  第２のＭＯＳトランジスタ
ＰＳ１  第３のＭＯＳトランジスタ
ＰＳ１ａ  第４のＭＯＳトランジスタ
Ｓ[n-1]、Ｓ[n-2]、・・・、Ｓ[0]、Ｓｄ  切替スイッチ
ＣＭＰ  比較部
Ｓ１，ＳＷ０ａ，ＳＷ０ｂ，ＳＷ１  スイッチ
Ｐ１０〜Ｐ１８  ｐＭＯＳトランジスタ
Ｎ１０〜Ｎ１５  ｎＭＯＳトランジスタ
ＩＶ１〜ＩＶ４  インバータ
ＮＡ１，Ｎａ２  ＮＡＮＤ回路
３０  逐次比較型ＡＤ変換装置
３１  第１スイッチ回路
３２  第２スイッチ回路
３３  第１の蓄電部
３４  第２の蓄電部
３５  第３スイッチ回路
３６  第４スイッチ回路
ＬＳ３  第１レベルシフト回路
ＬＳ４  第２レベルシフト回路
ＰＳ０  第１のＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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