(57)【要約】【課題】ｄｖ／ｄｔを変動させたときのディレイ時間の変動を小さくするゲート駆動回路。【解決手段】ターンオフ回路１は、Ｐ型のＭＯＳＦＥＴＭ３のソースとＰ型のＭＯＳＦＥＴＭ４のソースが電源Ｖｃｃに接続されたカレントミラー回路、Ｍ４のドレイン及びゲートとＭ３のゲートに接続された可変電流源Ｉ１、Ｍ３のソースとドレイン間に接続されたコンデンサＣ１、Ｍ３のドレインに一端が接続されゲート駆動信号によりオンオフ動作するスイッチＳ１、Ｎ型のＭ１，Ｍ２のゲートとドレインがＳ１の他端に接続され、Ｍ１のドレインがスイッチング素子Ｑ１のゲートに接続されＭ１のソースとＭ２のソースがグランドＧＮＤに接続されたカレントミラー回路、一端がＭ１，Ｍ２のゲートに接続され他端がグランドに接続されゲート駆動信号によりＳ１とは相補的にオンオフ動作するスイッチＳ２を備える。【選択図】図１
2018038143.tif 000002
【特許請求の範囲】
【請求項１】
ゲート駆動信号によりスイッチング素子をオンオフ駆動させるゲート駆動回路において、
前記ゲート駆動回路はターンオン回路とターンオフ回路に分離され、
前記ターンオフ回路はＰ型の第１トランジスタとＰ型の第２トランジスタを有し、前記第１トランジスタの第１主端子と前記第２トランジスタの第３主端子が電源に接続された第１カレントミラー回路と、
前記第２トランジスタの第４主端子及び第２制御端子と前記第１トランジスタの第１制御端子に接続された可変電流源又は可変抵抗と、
前記第１トランジスタの前記第１主端子と第２主端子間に接続されたコンデンサと、
前記第１トランジスタの前記第２主端子に一端が接続され、前記ゲート駆動信号によりオンオフ動作する第１スイッチと、
Ｎ型の第３トランジスタとＮ型の第４トランジスタを有し、前記第３トランジスタの第３制御端子と前記第４トランジスタの第４制御端子及び第７主端子が前記第１スイッチの他端に接続され、前記第３トランジスタの第５主端子が前記スイッチング素子のゲートに接続され、前記第３トランジスタの第６主端子と前記第４トランジスタの第８主端子が基準電位に接続された第２カレントミラー回路と、
一端が前記第３トランジスタの前記第３制御端子と前記第４トランジスタの前記第４制御端子に接続され、他端が前記基準電位に接続され、前記ゲート駆動信号により前記第１スイッチとは相補的にオンオフ動作する第２スイッチと、
を備えることを特徴とするゲート駆動回路。
【請求項２】
ゲート駆動信号によりスイッチング素子をオンオフ駆動させるゲート駆動回路において、
前記ゲート駆動回路はターンオン回路とターンオフ回路に分離され、
前記ターンオン回路はＮ型の第１トランジスタとＮ型の第２トランジスタを有し、前記第１トランジスタの第１主端子と前記第２トランジスタの第３主端子が基準電位に接続された第１カレントミラー回路と、
前記第２トランジスタの第４主端子及び第２制御端子と前記第１トランジスタの第１制御端子に接続された可変電流源又は可変抵抗と、
前記第１トランジスタの前記第１主端子と第２主端子間に接続されたコンデンサと、
前記第１トランジスタの前記第２主端子に一端が接続され、前記ゲート駆動信号によりオンオフ動作する第１スイッチと、
Ｐ型の第３トランジスタとＰ型の第４トランジスタを有し、前記第３トランジスタの第３制御端子と前記第４トランジスタの第４制御端子及び第７主端子が前記第１スイッチの他端に接続され、前記第３トランジスタの第５主端子が前記スイッチング素子のゲートに接続され、前記第３トランジスタの第６主端子と前記第４トランジスタの第８主端子が電源に接続された第２カレントミラー回路と、
一端が前記第３トランジスタの前記第３制御端子と前記第４トランジスタの前記第４制御端子に接続され、他端が前記電源に接続され、前記ゲート駆動信号により前記第１スイッチとは相補的にオンオフ動作する第２スイッチと、
を備えることを特徴とするゲート駆動回路。
【請求項３】
前記第１スイッチと前記第４トランジスタの前記第７主端子との間に接続された第３スイッチと、
前記電源と前記第２スイッチの一端との間に接続された第４スイッチと、
前記第１カレントミラー回路に流れる電流が所定の電流値より小さい場合には、前記第３スイッチをオフし、前記第４スイッチをオンさせて、前記スイッチング素子のゲート容量を急速放電させる制御回路と、
を備えることを特徴とする請求項１記載のゲート駆動回路。
【請求項４】
前記第１スイッチと前記第４トランジスタの前記第７主端子との間に接続された第３スイッチと、
前記基準電位と前記第２スイッチの一端との間に接続された第４スイッチと、
前記第１カレントミラー回路に流れる電流が所定の電流値より小さい場合には、前記第３スイッチをオフし、前記第４スイッチをオンさせて、前記スイッチング素子のゲート容量を急速放電させる制御回路と、
を備えることを特徴とする請求項２記載のゲート駆動回路。
【請求項５】
前記ターンオフ回路は、前記ゲート駆動信号のオフ信号が入力された時、
前記第１カレントミラー回路に流れる電流が所定の電流値より大きい場合には、前記第３スイッチをオンし、前記第４スイッチをオフさせて、前記スイッチング素子のゲート容量を前記第１カレントミラー回路に流れる電流に応じて前記前記第２カレントミラー回路で放電させ、前記スイッチング素子をオフさせた後に前記第３トランジスタのみをオンさせる制御回路を備えることを特徴とする請求項３記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子のゲートを駆動するゲート駆動回路に関する。
【背景技術】
【０００２】
従来のゲート駆動回路として、特許文献１に記載されたものが知られている。このゲート駆動回路は、オン側とオフ側の各々が２個のＦＥＴを直列に接続した直列回路を有し各々の直列回路の一端がスイッチング素子のゲートに接続されて構成されている。
【０００３】
オン側は、一方のＦＥＴのゲート電圧を制御することにより電流値を決定し、他方のＦＥＴをスイッチとしてオンオフさせることでスイッチング素子のターンオンスピードを制御している。オフ側もオン側と同様である。また、スイッチング素子のスイッチング終了後に、電流値を決定する一方のＦＥＴのゲート電圧を完全にオンさせることで誤オン動作を防止している。
【０００４】
このように、特許文献１のゲート駆動回路は、スイッチングスピードを調整することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２４９３５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のゲート駆動回路は、入力信号の入力から、スイッチング素子のターンオン又はターンオフが開始するまでのディレイ時間もスイッチングスピードと連動して大きく変動してしまう。入力信号のオンとオフの時間比率と、スイッチング素子のオンとオフの時間比率が同等であることが好ましく、スイッチング素子のターンオン又はターンオフのディレイ時間は、できる限り変動しない又は短いことが望ましい。
【０００７】
また、サージ対策を考慮すると、スイッチング素子のドレイン−ソース間電圧の時間的な変化ｄｖ／ｄｔは、特に重要である。図１１に、スイッチング素子Ｑ１のターンオフ時にスイッチング素子Ｑ１のゲートに接続される抵抗ＲＧを変化させることによりスイッチング素子Ｑ１のドレイン−ソース間電圧Ｑ１ｖｄｓのｄＶ／ｄｔを変動させた時の電圧Ｑ１ｖｄｓの立ち上りのディレイ時間の変動を示す。ｄＶ／ｄｔを変動させた時の電圧Ｑ１ｖｄｓの立ち上りのディレイ時間の変動は、大きくなっており、ＤＬ４である。
【０００８】
本発明の課題は、ｄｖ／ｄｔを変動させたときのディレイ時間の変動を小さくすることができるゲート駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係るゲート駆動回路は、ゲート駆動信号によりスイッチング素子をオンオフ駆動させるゲート駆動回路において、前記ゲート駆動回路はターンオン回路とターンオフ回路に分離され、前記ターンオフ回路はＰ型の第１トランジスタとＰ型の第２トランジスタを有し、前記第１トランジスタの第１主端子と前記第２トランジスタの第３主端子が電源に接続された第１カレントミラー回路と、前記第２トランジスタの第４主端子及び第２制御端子と前記第１トランジスタの第１制御端子に接続された可変電流源又は可変抵抗と、前記第１トランジスタの前記第１主端子と第２主端子間に接続されたコンデンサと、前記第１トランジスタの前記第２主端子に一端が接続され、前記ゲート駆動信号によりオンオフ動作する第１スイッチと、Ｎ型の第３トランジスタとＮ型の第４トランジスタを有し、前記第３トランジスタの第３制御端子と前記第４トランジスタの第４制御端子及び第７主端子が前記第１スイッチの他端に接続され、前記第３トランジスタの第５主端子が前記スイッチング素子のゲートに接続され、前記第３トランジスタの第６主端子と前記第４トランジスタの第８主端子が基準電位に接続された第２カレントミラー回路と、一端が前記第３トランジスタの前記第３制御端子と前記第４トランジスタの前記第４制御端子に接続され、他端が前記基準電位に接続され、前記ゲート駆動信号により前記第１スイッチとは相補的にオンオフ動作する第２スイッチとを備えることを特徴とする。
【００１０】
また、本発明は、ゲート駆動信号によりスイッチング素子をオンオフ駆動させるゲート駆動回路において、前記ゲート駆動回路はターンオン回路とターンオフ回路に分離され、前記ターンオフ回路はＮ型の第１トランジスタとＮ型の第２トランジスタを有し、前記第１トランジスタの第１主端子と前記第２トランジスタの第３主端子が基準電位に接続された第１カレントミラー回路と、前記第２トランジスタの第４主端子及び第２制御端子と前記第１トランジスタの第１制御端子に接続された可変電流源又は可変抵抗と、前記第１トランジスタの前記第１主端子と第２主端子間に接続されたコンデンサと、前記第１トランジスタの前記第２主端子に一端が接続され、前記ゲート駆動信号によりオンオフ動作する第１スイッチと、Ｐ型の第３トランジスタとＰ型の第４トランジスタを有し、前記第３トランジスタの第３制御端子と前記第４トランジスタの第４制御端子及び第７主端子が前記第１スイッチの他端に接続され、前記第３トランジスタの第５主端子が前記スイッチング素子のゲートに接続され、前記第３トランジスタの第６主端子と前記第４トランジスタの第８主端子が電源に接続された第２カレントミラー回路と、
一端が前記第３トランジスタの前記第３制御端子と前記第４トランジスタの前記第４制御端子に接続され、他端が前記電源に接続され、前記ゲート駆動信号により前記第１スイッチとは相補的にオンオフ動作する第２スイッチとを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ｄｖ／ｄｔを変動させたときのディレイ時間の変動幅を小さくすることができるゲート駆動回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１に係るゲート駆動回路の構成を示す図である。
【図２】本発明の実施例１に係るゲート駆動回路のターンオフ回路においてコンデンサＣ１の有無によるスイッチング素子Ｑ１のターンオフ時の動作波形を示す図である。
【図３】本発明の実施例１に係るゲート駆動回路のより具体的な構成を示す図である。
【図４】図３に示す本発明の実施例１に係るゲート駆動回路のターンオフ回路において抵抗Ｒ１の抵抗値を変更することによりスイッチング素子Ｑ１のターンオフ時にスイッチング素子Ｑ１のドレイン−ソース間電圧Ｑ１ｖｄｓのｄＶ／ｄｔを変動させた時の電圧Ｑ１ｖｄｓの立ち上りのディレイ時間の変動を示す図である。
【図５】本発明の実施例２に係るゲート駆動回路のターンオフ回路の基本構成を示す図である。
【図６】本発明の実施例２に係るゲート駆動回路のターンオフ回路の基本構成において抵抗Ｒ１の変化に応じて変動する電圧Ｑ１ｖｄｓのｄＶ／ｄｔを示す図である。
【図７】本発明の実施例２に係るゲート駆動回路のターンオフ回路の第１の具体例を示す図である。
【図８】本発明の実施例２に係るゲート駆動回路のターンオフ回路の第２の具体例を示す図である。
【図９】本発明の実施例２に係るゲート駆動回路の第３の具体例を示す図である。
【図１０】本発明の実施例３に係るゲート駆動回路のターンオン回路構成を示す図である。
【図１１】従来のゲート駆動回路において抵抗ＲＧの抵抗値を変更することによりスイッチング素子Ｑ１のターンオフ時にスイッチング素子Ｑ１のドレイン−ソース間電圧Ｑ１ｖｄｓのｄＶ／ｄｔを変動させた時の電圧Ｑ１ｖｄｓの立ち上りのディレイ時間の変動を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態のゲート駆動回路について、図面を参照しながら詳細に説明する。
【実施例１】
【００１４】
図１は、本発明の実施例１に係るゲート駆動回路の構成を示す図である。図１に示すゲート駆動回路は、スイッチング素子Ｑ１をターンオフさせるターンオフ回路１とスイッチング素子Ｑ１をターンオンさせるターンオン回路２とに分離され、特にターンオフ回路１の基本構成を示している。このゲート駆動回路は、ゲート駆動信号ＩＮＨ、ＩＮＬによりＭＯＳＦＥＴ、ＧａｎＦＥＴ、ＩＧＢＴなどからなるスイッチング素子Ｑ１をオンオフ駆動する。
【００１５】
ゲート駆動回路のターンオフ回路１は、Ｐ型のＭＯＳＦＥＴＭ３，Ｍ４からなる第１カレントミラー回路、Ｎ型のＭＯＳＦＥＴＭ１，Ｍ２からなる第２カレントミラー回路、可変電流源Ｉ１、第１スイッチＳ１、第２スイッチＳ２、コンデンサＣ１、インバータＩＶ１を備えている。
【００１６】
第１カレントミラー回路において、ＭＯＳＦＥＴＭ３（第１トランジスタ）のソース（第１主端子）とＭＯＳＦＥＴＭ４（第２トランジスタ）のソース（第３主端子）は、電源Ｖｃｃに接続されている。ＭＯＳＦＥＴＭ３のゲート（第１制御端子）とＭＯＳＦＥＴＭ４のゲート（第２制御端子）とＭＯＳＦＥＴＭ４のドレイン（第３主端子）は、ターンオフ電流を可変することができる可変電流源Ｉ１が接続されている。
【００１７】
ＭＯＳＦＥＴＭ３のソースとドレイン（第２主端子）間にはコンデンサＣ１が接続されている。第１スイッチＳ１は、ＭＯＳＦＥＴＭ３のドレインに一端が接続され、ゲート駆動信号ＩＮＬによりオンオフ動作する。
【００１８】
第２カレントミラー回路において、ＭＯＳＦＥＴＭ１（第３トランジスタ）のゲート（第３制御端子）とＭＯＳＦＥＴＭ２（第４トランジスタ）のゲート（第４制御端子）及びＭＯＳＦＥＴＭ２のドレイン（第７主端子）が第１スイッチＳ１の他端に接続されている。
【００１９】
ＭＯＳＦＥＴＭ１のドレイン（第５主端子）がスイッチング素子Ｑ１のゲートに接続され、ＭＯＳＦＥＴＭ１のソース（第６主端子）とＭＯＳＦＥＴＭ２のソース（第８主端子）が基準電位であるグランドＧＮＤに接続されている。
【００２０】
第２スイッチＳ２は、一端がＭＯＳＦＥＴＭ１のゲートとＭＯＳＦＥＴＭ２のゲートと第１スイッチＳ１の他端に接続され、他端がグランドＧＮＤに接続され、ゲート駆動信号ＩＮＬにより第１スイッチＳ１とは相補的にオンオフ動作する。
【００２１】
次にこのように構成された実施例１のゲート駆動回路の動作を図１の回路図及び図２に示す各部のタイミングチャートを用いて説明する。まず、可変電流源Ｉ１の電流を決定する。可変電流源Ｉ１で決定された電流値により、スイッチング素子Ｑ１のターンオフスピードを調整することができる。
【００２２】
時刻ｔ１において、ゲート駆動信号ＩＮＬをＨレベルにする。すると、第１スイッチＳ１がオンし、インバータＩＶ１によりＨレベルはＬレベルに反転するため、第２スイッチＳ２がオフする。すると、第１カレントミラー回路のＭＯＳＦＥＴＭ４に電流が流れており、第１スイッチＳ１がオンしているのでＭＯＳＦＥＴＭ３を介して第２カレントミラー回路のＭＯＳＦＥＴＭ１，Ｍ２のゲートに電圧Ｍ１ｖｇが印加される。
【００２３】
すると、ＭＯＳＦＥＴＭ１に電流Ｍ１ｉｄが流れてスイッチング素子Ｑ１のゲートから電流を引き抜く。このため、スイッチング素子Ｑ１は、ターンオフする。ＭＯＳＦＥＴＭ１，Ｍ２は、スイッチング素子Ｑ１のゲートから電流を引き抜く電流量を決定するため、ターンオフスピードを調整できる。
【００２４】
スイッチング素子Ｑ１のターンオフ開始時に、ＭＯＳＦＥＴＭ１，Ｍ２のゲートにコンデンサＣ１からの充電電流が加わるので、ディレイ時間の変動を小さくすることができる。コンデンサＣ１がある場合には、スイッチング素子Ｑ１のドレイン−ソース間の電圧Ｑ１ｖｄｓは、図２の実線で示すように、時刻ｔ２から立ち上がり時刻ｔ５で一定値となる。このため、スイッチング素子Ｑ１のドレイン−ソース間の電圧Ｑ１ｖｄｓのディレイ時間は、ＤＬ１となり、短くなる。
【００２５】
コンデンサＣ１がない場合には、スイッチング素子Ｑ１のドレイン−ソース間の電圧Ｑ１ｖｄｓは、図２の点線で示すように、時刻ｔ４から立ち上がり時刻ｔ７で一定値となる。このため、スイッチング素子Ｑ１のドレイン−ソース間の電圧Ｑ１ｖｄｓのディレイ時間は、ＤＬ２となり、長くなる。
【００２６】
図３に、本発明の実施例１に係るゲート駆動回路のターンオフ回路１ａにおいて、より具体的な構成を示す。図３は、図１に示す可変電流源Ｉ１の代わりに、ＭＯＳＦＥＴＭ３，Ｍ４ゲート端子ＣＴＬとグランドＧＮＤとの間に可変抵抗Ｒ１を設けたものである。この可変抵抗Ｒ１の抵抗値を可変することにより、スイッチング素子Ｑ１のターンオフスピードを調整することができる。
【００２７】
図４に、抵抗Ｒ１を変更することによりスイッチング素子Ｑ１のターンオフ時にスイッチング素子Ｑ１のドレイン−ソース間電圧Ｑ１ｖｄｓのｄＶ／ｄｔを変動させた時の電圧Ｑ１ｖｄｓの立ち上りのディレイ時間の変動を示した。抵抗Ｒ１は、スイッチング素子Ｑ１のゲートに接続された抵抗である。
【００２８】
ｄＶ／ｄｔを変動させた時の電圧Ｑ１ｖｄｓの立ち上りのディレイ時間の変動ＤＬ３は小さくなり、従来の図１１に示すディレイ時間の変動ＤＬ４よりも小さくなっている。これにより、ゲート駆動信号に対するスイッチング素子Ｑ１のターンオフまでのディレイ時間が短くなり、ｄｖ／ｄｔを調整しても安定性を得られる。
【００２９】
なお、ゲート駆動信号ＩＮＬがＬレベルの場合には、第１スイッチＳ１がオフし、第２スイッチＳ２がオンする。すると、第２カレントミラー回路のＭＯＳＦＥＴＭ１，Ｍ２は、オフし、ターンオフ回路１ａは動作停止となる。この時は、ゲート駆動信号ＩＮＨがＨレベルであり、ターンオン回路２はスイッチング素子Ｑ１をオンにする。
【実施例２】
【００３０】
図５は、本発明の実施例２に係るゲート駆動回路のターンオフ回路１ｂにおける基本構成を示す図である。図５に示すゲート駆動回路は、図１に示すゲート駆動回路に、さらに、可変抵抗Ｒ１、ＭＯＳＦＥＴＭ５、第３スイッチＳ３、第４スイッチＳ４、制御回路１０を備える。
【００３１】
可変抵抗Ｒ１の抵抗値を可変することにより、スイッチング素子Ｑ１のターンオフスピードを調整することができる。
【００３２】
ＭＯＳＦＥＴＭ５は、第１カレントミラー回路に設けられ、ソースが電源Ｖｃｃに接続され、ゲートがＭＯＳＦＥＴＭ３，Ｍ４のゲートに接続され、ドレインが制御回路１０に接続される。
【００３３】
第３スイッチＳ３は、第１スイッチＳ１とＭＯＳＦＥＴＭ２のドレインとの間に接続されている。第４スイッチＳ４は、電源Ｖｃｃと第２スイッチＳ２の一端との間に接続されている。
【００３４】
制御回路１０は、ＭＯＳＦＥＴＭ５のドレインに流れる電流を検出し、検出された電流が所定の電流値より小さい場合には、第３スイッチＳ３をオフし、第４スイッチＳ４をオンさせることによりＭＯＳＦＥＴＭ１を急速にオンさせることにより、スイッチング素子Ｑ１のゲート容量を急速放電させる。
【００３５】
より詳しく説明すると、制御回路１０は、ＭＯＳＦＥＴＭ５のドレインに流れる電流を検出し、検出された電流値が所定の電流値より小さい場合には最速モードを選択し、検出された電流値が所定の電流値より大きい場合には調整モードを選択する。
【００３６】
制御回路１０は、最速モードを選択した場合は、次のようになる。ゲート駆動信号ＩＮＬがＨレベルになると、第２スイッチＳ２をオフし、第３スイッチＳ３をオフし、第４スイッチＳ４をオンする。このため、電源Ｖｃｃの電圧が第４スイッチＳ４を介してＭＯＳＦＥＴＭ１，Ｍ２のゲートに印加されるが、第３スイッチＳ３がオフのため、ＭＯＳＦＥＴＭ１のみオンする。このため、最速モードになり、スイッチング素子Ｑ１のゲート容量をＭＯＳＦＥＴＭ２のオン抵抗で急速放電させることができる。なお、この場合、第４スイッチＳ４がオンするため、ＭＯＳＦＥＴＭ３を介して第４スイッチＳ４と並列に接続されることとなる第１スイッチＳ１は、オンでもオフでもよい。
【００３７】
図６に、可変抵抗Ｒ１の設定された抵抗値に応じて変動するスイッチング素子Ｑ１の電圧Ｑ１ｖｄｓのｄＶ／ｄｔを示す。ＭＯＳＦＥＴＭ５で検出された電流値は、可変抵抗Ｒ１の抵抗値が小さい場合には大きくなり、可変抵抗Ｒ１の抵抗値が大きい場合には小さくなる。このため、前記所定の電流値は、図６に示す可変抵抗Ｒ１のしきい値Ｒ１ｔｈに対応する。しきい値Ｒ１ｔｈよりも可変抵抗Ｒ１の抵抗値が大きい場合、即ち、検出された電流値が所定の電流値より小さい場合には最速モードとなり、ｄＶ／ｄｔは大きくなり一定値となる。
【００３８】
なお、最速モードでゲート駆動信号ＩＮＬがＬレベルの場合には、第１スイッチＳ１をオフし、第２スイッチＳ２をオンし、第３スイッチＳ３をオフし、第４スイッチＳ４をオフする。このため、ＭＯＳＦＥＴＭ１，Ｍ２のゲートがグランドＧＮＤに接続されるので、ＭＯＳＦＥＴＭ１，Ｍ２はオフし、ターンオフ回路１ｂは動作停止となる。この時は、ゲート駆動信号ＩＮＨがＨレベルであり、ターンオン回路２はスイッチング素子Ｑ１をオンにする。
【００３９】
次に、調整モードの動作を説明する。制御回路１０は、ゲート駆動信号ＩＮＬがＨレベルの場合には、第１スイッチＳ１をオンし、第２スイッチＳ２をオフし、第３スイッチＳ３をオンし、第４スイッチＳ４をオフする。このため、ＭＯＳＦＥＴＭ１，Ｍ２に第１カレントミラー回路のＭＯＳＦＥＴＭ３，Ｍ４を介して定電流が流れて、ＭＯＳＦＥＴＭ１，Ｍ２はオンする。即ち、第１カレントミラー回路のＭＯＳＦＥＴＭ３，Ｍ４、Ｍ５の可変抵抗Ｒ１で設定された電流を介してＭＯＳＦＥＴＭ１，Ｍ２がオンするので、最速モードよりもｄｖ／ｄｔは小さくなり、調整モードになる。
【００４０】
図６に示すように、しきい値Ｒ１ｔｈよりも可変抵抗Ｒ１が小さい場合、即ち、抵抗Ｒ１に流れる電流値が所定の電流値より大きい場合には調整モードとなる。調整モードでは、可変抵抗Ｒ１が小さい値から大きい値に変化した場合に、ｄＶ／ｄｔは、大きい値ａから小さい値ｂに変化する。
【００４１】
なお、調整モードでゲート駆動信号ＩＮＬがＬレベルの場合には、第１スイッチＳ１をオフし、第２スイッチＳ２をオンし、第３スイッチＳ３をオフし、第４スイッチＳ４をオフする。このため、ＭＯＳＦＥＴＭ１のゲートがグランドＧＮＤに接続されるので、ＭＯＳＦＥＴＭ１，Ｍ２はオフし、ターンオフ回路１ｂは動作停止となる。この時は、ゲート駆動信号ＩＮＨがＨレベルであり、ターンオン回路２はスイッチング素子Ｑ１をオンにする。
【００４２】
このように実施例２のゲート駆動回路によれば、最速モードと調整モードを選択することにより、ターンオフスピードの調整範囲を広げることができる。また、最速モード時に、ＭＯＳＦＥＴＭ１のオン抵抗を小さくすることで、高速化することができる。例えば、第２カレントミラー回路のＭＯＳＦＥＴＭ１、Ｍ２の電流比を１００：１とすることで、ＭＯＳＦＥＴＭ１のオン抵抗を小さくし、かつ、第１カレントミラー回路Ｍ３，Ｍ４の電流を減少して消費電力を抑えることができる。
【００４３】
また、応用例として、スイッチング素子Ｑ１のターンオフが終了してから、ＭＯＳＦＥＴＭ５に流れる電流値に比例した時間後に、第４スイッチＳ４がオンして、スイッチング素子Ｑ１のオフ期間中のオン誤動作を防止することもできる。
【００４４】
（ゲート駆動回路の第１の具体例）
図７は、本発明の実施例２に係るゲート駆動回路のターンオフ回路１ｃの第１の具体例を示す図である。図７に示すゲート駆動回路は、図５に示すゲート駆動回路の制御回路１０の具体的な回路構成を示したものである。
【００４５】
制御回路１０は、抵抗Ｒ２、コンパレータ１１、基準電源Ｖｒｅｆ、インバータ１２，１５、アンド回路１３，１４を備えている。Ｐ型のＭＯＳＦＥＴＭ５のドレインには、抵抗Ｒ２の一端とコンパレータ１１の反転入力端子とが接続され、コンパレータ１１の非反転入力端子には基準電源Ｖｒｅｆの正極が接続される。抵抗Ｒ２の他端と基準電源Ｖｒｅｆの負極はグランドＧＮＤに接続される。
【００４６】
コンパレータ１１の出力端子はインバータ１２の入力端子とアンド回路１３の一方の入力端子に接続され、インバータ１２の出力端子はアンド回路１４の一方の入力端子に接続される。アンド回路１３の他方の入力端子とアンド回路１４の他方の入力端子とインバータ１５の入力端子とは共通に接続される。
【００４７】
アンド回路１３の出力端子からの信号Ｈ、Ｌにより第４スイッチＳ４は、オンオフする。アンド回路１４の出力端子からの信号Ｈ、Ｌにより第３スイッチＳ３は、オンオフする。インバータ１５の出力端子からの信号Ｈ、Ｌにより第２スイッチＳ２は、オンオフする。
【００４８】
次に、図７に示す制御回路１０の動作を説明する。ここでは、第１スイッチＳ１と第２スイッチＳ２の動作は、図１に示したゲート駆動回路の動作と同様であるので、省略し、第３スイッチＳ３と第４スイッチＳ４の動作を説明する。
【００４９】
まず、ＭＯＳＦＥＴＭ５に電流が流れると、抵抗Ｒ２にも電流が流れて抵抗Ｒ２の両端に電圧が発生する。コンパレータ１１は、抵抗Ｒ２の電圧と基準電源Ｖｒｅｆの電圧とを比較する。基準電源Ｖｒｅｆの電圧が所定の電流値や可変抵抗Ｒ１のしきい値Ｒ１ｔｈに対応する。
【００５０】
コンパレータ１１は、抵抗Ｒ２の電圧が基準電源Ｖｒｅｆの電圧よりも小さいと、即ち、検出された電流値が所定の電流値よりも小さいと、Ｈレベルをアンド回路１３とインバータ１２に出力する。ゲート駆動信号ＩＮＬがＨレベルの場合には、アンド回路１３は、Ｈレベルを出力し、アンド回路１４は、Ｌレベルを出力する。このため、第３スイッチＳ３はオフし、第４スイッチＳ４はオンするので、図５及び図６で説明したように、最速モードとなり、ＭＯＳＦＥＴＭ１のみオンする。
【００５１】
なお、ゲート駆動信号ＩＮＬがＬレベルのときには、第３スイッチＳ３，Ｓ４はオフし、ＭＯＳＦＥＴＭ１，Ｍ２はオフし、ターンオフ回路１ｃは動作停止となる。この時は、ゲート駆動信号ＩＮＨがＨレベルであり、ターンオン回路２はスイッチング素子Ｑ１をオンにする。
【００５２】
次に、コンパレータ１１は、抵抗Ｒ２の電圧が基準電源Ｖｒｅｆの電圧よりも大きいと、即ち、検出された電流値が所定の電流値よりも大きいと、Ｌレベルをアンド回路１３とインバータ１２に出力する。ゲート駆動信号ＩＮＬがＨレベルの場合には、アンド回路１３は、Ｌレベルを出力し、アンド回路１４は、Ｈレベルを出力する。このため、第３スイッチＳ３はオンし、第４スイッチＳ４はオフするので、図５及び図６で説明したように、調整モードとなり、第１カレントミラー回路からの定電流によりＭＯＳＦＥＴＭ１，Ｍ２がオンする。
【００５３】
なお、ゲート駆動信号ＩＮＬがＬレベルのときには、第３スイッチＳ３，Ｓ４はオフし、ＭＯＳＦＥＴＭ１，Ｍ２はオフし、ターンオフ回路１ｃは動作停止となる。この時は、ゲート駆動信号ＩＮＨがＨレベルであり、ターンオン回路２はスイッチング素子Ｑ１をオンにする。
【００５４】
（ゲート駆動回路の第２の具体例）
図８は、本発明の実施例２に係るゲート駆動回路の第２の具体例を示す図である。図８に示すゲート駆動回路の制御回路１０ａは、図７に示すゲート駆動回路の制御回路１０に、さらに、Ｐ型のＭＯＳＦＥＴＭ６、コンパレータ１７、コンデンサ１６、第５スイッチＳ５、ダイオード１８を備えている。
【００５５】
ＭＯＳＦＥＴＭ６のソースは、電源Ｖｃｃに接続され、ゲートはＭＯＳＦＥＴＭ３，Ｍ４，Ｍ５のゲートに接続され、ドレインは、コンデンサ１６の一端とコンパレータ１７の反転入力端子と第５スイッチＳ５の一端に接続され、コンパレータ１７の非反転入力端子は基準電源Ｖｒｅｆの正極に接続される。コンデンサ１６の他端と第５スイッチＳ５の他端はグランドＧＮＤに接続される。インバータ１５の出力端子からの信号Ｈ、Ｌにより第５スイッチＳ５は、オンオフする。コンパレータ１７の出力は、ダイオード１８のカソードが接続され、ダイオード１８のアノードは、ＭＯＳＦＥＴＭ５のドレインとコンパレータ１１の反転端子と抵抗Ｒ２との接続点に接続される。
【００５６】
次に、制御回路１０ａの動作を説明する。この場合、ＭＯＳＦＥＴＭ６、コンパレータ１７、コンデンサ１６、第５スイッチＳ５、ダイオード１８の動作のみを説明する。
【００５７】
まず、ゲート駆動信号ＩＮＬがＨレベルであり、抵抗Ｒ２の電圧が基準電源Ｖｒｅｆの電圧よりも小さいときには、アンド回路１３はＨレベルを第４スイッチＳ４に出力するので、第４スイッチＳ４がオンし、ＭＯＳＦＥＴＭ１がオンする。このため、最速モードとなる。
【００５８】
また、インバータ１５は、Ｌレベルを第２スイッチＳ２と第５スイッチＳ５とに出力する。このため、第５スイッチＳ５がオフする。
【００５９】
このとき、コンデンサ１６には、ＭＯＳＦＥＴＭ６からの電流が流れて充電されていく。コンデンサ１６の電圧が基準電圧Ｖｒｅｆの電圧よりも小さい場合、コンパレータ１７は、Ｈレベルをコンパレータ１１の反転入力端子に出力する。しかし、コンパレータ１７の出力にはダイオード１８のカソードが接続されているので、抵抗Ｒ２の電圧に影響は与えない。
【００６０】
また、コンデンサ１６の電圧が基準電圧Ｖｒｅｆの電圧よりも大きくなると、コンパレータ１７は、ダイオード１８を介してＬレベルをコンパレータ１１の反転入力端子に出力する。しかし、コンパレータ１１の反転端子は基準電圧Ｖｒｅfよりも小さい状態であるため、コンパレータ１１の出力に影響は与えない。このため、引き続き最速モードは継続される。
【００６１】
次に、ゲート駆動信号ＩＮＬがＨレベルであり、抵抗Ｒ２の電圧が基準電源Ｖｒｅｆの電圧よりも大きいときには、アンド回路１３はＬレベルを第４スイッチＳ４に出力するので、第４スイッチＳ４はオフする。また、インバータ１２はアンド回路１４の一方の入力端子にＨレベルを入力するので、アンド回路１４は第３スイッチＳ３をオンする。また、インバータ１５はＬレベルを出力し、第２スイッチＳ２及び第５スイッチＳ５をオフする。このため、ＭＯＳＦＥＴＭ１，Ｍ２が第１カレントミラー回路からの定電流によりオンする。これにより、調整モードとなる。
【００６２】
第５スイッチＳ５がオフすることで、コンデンサ１６には、ＭＯＳＦＥＴＭ６からの電流が流れて充電されていく。コンデンサ１６の電圧が基準電圧Ｖｒｅｆの電圧よりも小さい場合、コンパレータ１７は、Ｈレベルをコンパレータ１１の反転入力端子に出力する。しかし、コンパレータ１７の出力にはダイオード１８のカソードが接続されているので、抵抗Ｒ２の電圧に影響は与えない。
【００６３】
次に、ＭＯＳＦＥＴＭ６からの充電電流により、コンデンサ１６の電圧が基準電圧Ｖｒｅｆの電圧よりも大きくなると、コンパレータ１７は、ダイオード１８を介してＬレベルをコンパレータ１１の反転入力端子に出力する。これにより、コンパレータ１１の反転端子は基準電圧Ｖｒｅfよりも小さい状態になり、コンパレータ１１の出力は反転してＨレベルを出力する。すなわち、コンパレータ１１の反転入力端子の電圧がコンパレータ１７の出力電圧により引き下げられ、調整モードから最速モードに切り替わる。
【００６４】
これにより、スイッチング素子Ｑ１ターンオフ完了後の外来ノイズ等による誤オンを防止することが可能になる。
【００６５】
このターンオフ回路動作時の調整モードから最速モードに切り替わるタイミングは、ＭＯＳＦＥＴＭ６の充電電流とコンデンサ１６との時定数で決定される。
すなわち、調整モードの電流値に応じて最速モードに切り替わるタイミングが調整される。調整モードの電流値が小さければ切り替わるタイミングは遅くなり、調整モードの電流値が大きければ切り替わるタイミングは速くなる。換言すれば、ｄｖ／ｄｔを遅くすれば切り替わるタイミングは遅くなり、ｄｖ／ｄｔを速くすれば切り替わるタイミングも速くなる。
【００６６】
従って、スイッチング素子Ｑ１のターンオフ後に調整モードから最速モードへの切り替えをｄｖ／ｄｔの変動に応じて変化させることができる。
【００６７】
なお、ゲート駆動信号ＩＮＬがＬレベルには、インバータ１５は、Ｈレベルを第２スイッチＳ２と第５スイッチＳ５とに出力する。このため、第５スイッチＳ５がオンするので、コンデンサ１６の電荷は放電し、コンパレータ１７の反転入力端子はグランドＧＮＤとなる。このため、コンパレータ１７は、Ｈレベルをダイオード１８のカソードに出力する。しかし、ダイオード１８により電圧阻止されて、コンパレータ１１は影響を受けない。コンパレータ１１の反転入力端子の電圧は、ＭＯＳＦＥＴＭ５電流に基づき、元の抵抗Ｒ２の電圧に戻り、リセットされる。このため、前述した動作が繰り返されることになる。
【００６８】
（ゲート駆動回路の第３の具体例）
図９は、本発明の実施例２に係るゲート駆動回路の第３の具体例を示す図である。図９に示すゲート駆動回路の制御回路１０ｂは、図７に示すゲート駆動回路の制御回路１０に、さらに、コンパレータ２０、コンデンサ１９、ダイオード１８、抵抗Ｒ３を備えている。
【００６９】
コンパレータ２０の反転入力端子は、基準電源Ｖｒｅｆの正極に接続され、非反転入力端子は、コンデンサ１９の一端と抵抗Ｒ３の一端とに接続され、出力端子は、抵抗Ｒ２の一端に接続される。コンデンサ１９の他端は、グランドＧＮＤに接続される。抵抗Ｒ３の他端はＭＯＳＦＥＴＭ１のドレインに接続される。コンパレータ２０の出力端子はダイオード１８のカソードが接続され、ダイオード１８のアノードはＭＯＳＦＥＴＭ５のドレインとコンパレータ１１の反転端子と抵抗Ｒ２との接続点に接続される。
【００７０】
次に、制御回路１０ｂの動作を説明する。まず、ゲート駆動信号ＩＮＬがＨレベルであり、抵抗Ｒ２の電圧が基準電源Ｖｒｅｆの電圧よりも小さいときには、アンド回路１３はＨレベルを第４スイッチＳ４に出力するので、第４スイッチＳ４がオンし、ＭＯＳＦＥＴＭ１がオンする。このため、最速モードとなる。
【００７１】
このとき、ＭＯＳＦＥＴＭ１はグランドＧＮＤに接続されるので、抵抗Ｒ３の他端もグランドＧＮＤに接続される。このため、コンパレータ２０は、ダイオード１８を介してＬレベルがコンパレータ１１の反転入力端子に出力される。このため、最速モードを維持できる。
【００７２】
次に、ゲート駆動信号ＩＮＬがＨレベルであり、抵抗Ｒ２の電圧が基準電源Ｖｒｅｆの電圧よりも大きい場合には、アンド回路１３はＬレベルを第４スイッチＳ４に出力するので、第４スイッチＳ４がオフする。すなわち、ターンオフ回路は、調整モードになる。
このため、ゲート駆動信号ＩＮＬがＨレベルになった直後は、スイッチング素子Ｑ１のゲートの電圧が抵抗Ｒ３に印加されているので、コンパレータ２０は、Ｈレベルを出力する。しかし、ダイオード１８の極性により阻止されて、コンパレータ１１の反転入力端子の電圧に変化は生じない。
【００７３】
ここで、ターンオフ回路１ｅにより、スイッチング素子Ｑ１のゲート電圧が徐々に低下すると、抵抗Ｒ３を介してコンデンサＣ１９の電圧も低下し、基準電圧Ｖｒｅf未満になるとコンパレータ２０の出力はＨレベルからＬレベルに反転する。
【００７４】
これにより、ダイオード１８を介して、コンパレータ１１の反転端子をＬレベルにさせて、調整モードから最速モードに切り替わる。即ち、ターンオフ回路１ｅにより、スイッチング素子Ｑ１のゲート電圧が基準電圧Ｖｒｅfまで低下すると、調整モードから最速モードに切り替わる。これにより、スイッチング素子Ｑ１ターンオフ完了後の外来ノイズ等による誤オンを防止することが可能になる。
【実施例３】
【００７５】
図１０は、本発明の実施例３に係るゲート駆動回路のターンオン回路２の構成を示す図である。図１０に示す実施例３に係るゲート駆動回路においては、第１カレントミラー回路がＮ型のＭＯＳＦＥＴＭ３ａ（第１トランジスタ）とＮ型のＭＯＳＦＥＴＭ４ａ（第２トランジスタ）を有し、ＭＯＳＦＥＴＭ３ａのソース（第１主端子）とＭＯＳＦＥＴＭ４ａのソース（第３主端子）が基準電圧であるグランドＧＮＤに接続されている。
【００７６】
可変電流源Ｉ１は、ＭＯＳＦＥＴＭ４ａのドレイン（第４主端子）及びゲート（第２制御端子）とＭＯＳＦＥＴＭ３ａのゲート（第１制御端子）に接続されている。なお、可変電流源Ｉ１に代わりに、可変抵抗を接続しても良い。コンデンサＣ１はＭＯＳＦＥＴＭ３ａのドレインとソース間に接続されている。
【００７７】
第１スイッチＳ１は、ＭＯＳＦＥＴＭ３ａのドレインに一端が接続され、ゲート駆動信号ＩＮＨによりオンオフ動作する。第２カレントミラー回路は、Ｐ型のＭＯＳＦＥＴＭ１ａ（第３トランジスタ）とＰ型のＭＯＳＦＥＴＭ２ａ（第４トランジスタ）を有している。ＭＯＳＦＥＴＭ１ａのゲート（第３制御端子）とＭＯＳＦＥＴＭ２ａのゲート（第４制御端子）及びドレイン（第７主端子）が第１スイッチＳ１の他端に接続されている。
【００７８】
ＭＯＳＦＥＴＭ１ａのドレイン（第５主端子）がスイッチング素子Ｑ１のゲートに接続され、ＭＯＳＦＥＴＭ１ａのソース（第６主端子）とＭＯＳＦＥＴＭ２ａのソース（第８主端子）が電源Ｖｃｃに接続されている。
【００７９】
第２スイッチＳ２は、一端がＭＯＳＦＥＴＭ１ａのゲートとＭＯＳＦＥＴＭ２ａのゲートに接続され、他端が電源Ｖｃｃに接続され、ゲート駆動信号ＩＮＨにより第１スイッチＳ１とは相補的にオンオフ動作する。
【００８０】
以上のように構成された実施例３のゲート駆動回路の動作は、図１のゲート駆動回路の動作と同様に動作するので、その説明は、省略する。実施例３のゲート駆動回路のターンオン回路２も実施例１のゲート駆動回路のターンオフ回路１の効果と同様な効果が得られる。
【００８１】
なお、図１０に示す構成に、さらに、図５に示すようなＭＯＳＦＥＴＭ５、第３スイッチＳ３と第４スイッチＳ４と制御回路１０を設けても良い。ＭＯＳＦＥＴＭ５としては、Ｎ型のＭＯＳＦＥＴＭを用い、ＭＯＳＦＥＴＭ３ａとＭＯＳＦＥＴＭ４ａと並列に接続し、ドレインを制御回路１０に接続する。
【００８２】
第３スイッチＳ３は、第１スイッチＳ１とＭＯＳＦＥＴＭ１ａ，Ｍ２ａのゲートとの接続点とＭＯＳＦＥＴＭ２ａのドレイン間に接続する。第４スイッチＳ４は、グランドＧＮＤと第２スイッチＳ２との間に接続する。
【００８３】
このように構成することにより、図５に示す実施例２に係るゲート駆動回路のターンオフ回路１の効果と同様な効果が得られる。
【符号の説明】
【００８４】
Ｍ１〜Ｍ６，Ｍ１ａ〜Ｍ４ａ  ＭＯＳＦＥＴ
Ｓ１〜Ｓ５  第１スイッチ乃至第５スイッチ
Ｑ１  スイッチング素子
Ｉ１  可変電流源
ＩＶ１  インバータ
Ｃ１，１６，１９  コンデンサ
Ｒ1〜Ｒ３  抵抗
１，１ａ〜１ｅ  ターンオフ回路
２  ターンオン回路
１０，１０ａ，１０ｂ  制御回路
１１，１７，２０  コンパレータ
１３，１４  アンド回路
１２，１５  インバータ
１８  ダイオード
Ｖｒｅｆ  基準電源
【図１】
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【図２】
2018038143.tif 000004
【図３】
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【図４】
2018038143.tif 000006
【図５】
2018038143.tif 000007
【図６】
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【図７】
2018038143.tif 000009
【図８】
2018038143.tif 000010
【図９】
2018038143.tif 000011
【図１０】
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【図１１】
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