(57)【要約】【課題】回路規模の低減と処理の高速化の両立が可能な固体撮像素子を提供すること。【解決手段】少なくとも１つの第１の光電変換部と、複数の第２の光電変換部と、少なくとも１つの第１の光電変換部に対応して設けられ、第１の光電変換部で生成された電荷に基づく第１の信号を処理する第１の信号処理回路と、複数の第２の光電変換部に対応して設けられ、第２の光電変換部で生成された電荷に基づく第２の信号を処理する第２の信号処理回路と、を備え、第２の信号の強度が、第１の信号の強度よりも小さく、第２の信号処理回路に対応する第２の光電変換部の個数が、第１の信号処理回路に対応する第１の光電変換部の個数よりも多い。【選択図】図３
2018019314.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの第１の光電変換部と、
複数の第２の光電変換部と、
前記少なくとも１つの前記第１の光電変換部に対応して設けられ、前記第１の光電変換部で生成された電荷に基づく第１の信号を処理する第１の信号処理回路と、
前記複数の前記第２の光電変換部に対応して設けられ、前記第２の光電変換部で生成された電荷に基づく第２の信号を処理する第２の信号処理回路と、
を備え、
前記第２の信号の強度が、前記第１の信号の強度よりも小さく、
前記第２の信号処理回路に対応する前記第２の光電変換部の個数が、前記第１の信号処理回路に対応する前記第１の光電変換部の個数よりも多い
ことを特徴とする固体撮像素子。
【請求項２】
前記第２の光電変換部の入射光に対する感度が、前記第１の光電変換部の入射光に対する感度よりも小さい
ことを特徴とする、請求項１に記載の固体撮像素子。
【請求項３】
入射光を前記第１の光電変換部に集光する第１の集光部と、
入射光を前記第２の光電変換部に集光する第２の集光部と、
を更に備え、
前記第２の集光部への入射光のうちの前記第２の光電変換部の受光部に入射し得る入射光の角度範囲が、前記第１の集光部への入射光のうちの前記第１の光電変換部の受光部に入射し得る入射光の角度範囲よりも小さい
ことを特徴とする、請求項１又は２に記載の固体撮像素子。
【請求項４】
前記第２の光電変換部に設けられた受光部の面積が、前記第１の光電変換部に設けられた受光部の面積よりも小さい
ことを特徴とする、請求項１乃至３のいずれか１項に記載の固体撮像素子。
【請求項５】
前記第２の光電変換部は、入射光から前記第２の光電変換部の一部を遮光する、遮光部材を備え、
前記第２の光電変換部の受光部において前記遮光部材によって遮光されない部分の面積が、前記第１の光電変換部の受光部の面積よりも小さい
ことを特徴とする、請求項１乃至４のいずれか１項に記載の固体撮像素子。
【請求項６】
前記複数の前記第２の光電変換部に対応して設けられ、入射光の強度を低下させる減光部を更に備える
ことを特徴とする、請求項１乃至５のいずれか１項に記載の固体撮像素子。
【請求項７】
前記第１の光電変換部と前記第１の信号処理回路との間に設けられ、前記第１の光電変換部で生成された電荷に基づく前記第１の信号を増幅する第１の増幅手段と、
前記第２の光電変換部と前記第２の信号処理回路との間に設けられ、前記第２の光電変換部で生成された電荷に基づく前記第２の信号を増幅する第２の増幅手段と
を更に備え、
前記第２の増幅手段の増幅率が、前記第１の増幅手段の増幅率よりも小さい
ことを特徴とする、請求項１乃至６のいずれか１項に記載の固体撮像素子。
【請求項８】
前記第２の信号処理回路で処理された前記第２の信号は、焦点検出に用いられる
ことを特徴とする、請求項１乃至７のいずれか１項に記載の固体撮像素子。
【請求項９】
前記第２の信号処理回路で処理された前記第２の信号は、ダイナミックレンジの拡大に用いられる
ことを特徴とする、請求項１乃至８のいずれか１項に記載の固体撮像素子。
【請求項１０】
前記第１の信号処理回路及び前記第２の信号処理回路は、それぞれアナログデジタル変換回路を含む
ことを特徴とする、請求項１乃至９のいずれか１項に記載の固体撮像素子。
【請求項１１】
前記少なくとも１つの前記第１の光電変換部を含む第１の画素と、前記第１の信号処理回路と、を含む第１の単位ブロックと、
前記複数の前記第２の光電変換部を含む第２の画素と、前記第２の信号処理回路と、を含む第２の単位ブロックと、
を更に備え、
複数の前記第１の単位ブロック及び複数の前記第２の単位ブロックを含む複数の単位ブロックが、二次元状に配列されている
ことを特徴とする、請求項１乃至１０のいずれか１項に記載の固体撮像素子。
【請求項１２】
前記第１の単位ブロックと、前記第２の単位ブロックとは、異なる駆動信号により駆動される
ことを特徴とする、請求項１１に記載の固体撮像素子。
【請求項１３】
前記第１の単位ブロックと、前記第２の単位ブロックとは、異なる駆動タイミングで駆動される
ことを特徴とする、請求項１１又は１２に記載の固体撮像素子。
【請求項１４】
前記第２の信号処理回路が前記第２の信号を処理する時間が、前記第１の信号処理回路が前記第１の信号を処理する時間よりも短い
ことを特徴とする、請求項１乃至１３のいずれか１項に記載の固体撮像素子。
【請求項１５】
前記第１の信号処理回路が前記第１の信号の処理を所定の回数行う間に、前記第２の信号処理回路が前記第２の信号の処理を、前記所定の回数より多い回数行う
ことを特徴とする、請求項１乃至１４のいずれか１項に記載の固体撮像素子。
【請求項１６】
前記少なくとも１つの前記第１の光電変換部及び前記複数の前記第２の光電変換部が設けられた第１基板と、
前記第１の信号処理回路及び前記第２の信号処理回路が設けられた、前記第１基板とは異なる第２基板と
を更に備えることを特徴とする、請求項１乃至１５のいずれか１項に記載の固体撮像素子。
【請求項１７】
請求項１乃至１６のいずれか１項に記載の固体撮像素子と、
前記固体撮像素子から出力された信号に対する演算を行う演算部と、
を有することを特徴とする撮像装置。
【請求項１８】
少なくとも１つの第１の光電変換部と、複数の第２の光電変換部と、前記少なくとも１つの前記第１の光電変換部に対応して設けられた第１の信号処理回路と、前記複数の前記第２の光電変換部に対応して設けられた第２の信号処理回路と、を備える固体撮像素子の制御方法であって、
前記第１の光電変換部で生成された電荷に基づく第１の信号を処理する第１の処理ステップと、
前記第２の光電変換部で生成された電荷に基づく第２の信号を処理する第２の処理ステップとを含み、
前記第２の信号の強度は、前記第１の信号の強度よりも小さく、
所定の同期期間内に前記第２の処理ステップにて処理される前記第２の信号の個数は、前記第１の処理ステップにて処理される前記第１の信号の個数よりも多い
ことを特徴とする固体撮像素子の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子、撮像装置及び固体撮像素子の制御方法に関する。
【背景技術】
【０００２】
特許文献１には、光センサと、光センサから出力されるアナログ信号をデジタル信号に変換するアナログデジタル変換回路（以下、ＡＤ変換回路とする）と、を有する固体撮像素子が開示されている。また、当該文献には、複数の光センサを共通のＡＤ変換回路に接続させることで、回路規模を低減させた固体撮像素子も開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−４４５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された固体撮像素子のように複数の光電変換部がＡＤ変換回路等の信号処理回路を共有する構成において、複数の光電変換部から得られた信号は同時に処理されない。そのため、信号処理回路での処理に長時間を要する場合がある。したがって、回路規模の低減と処理の高速化の両立が課題となり得る。
【０００５】
そこで、本発明は、回路規模の低減と処理の高速化の両立が可能な固体撮像素子及び撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る固体撮像素子は、少なくとも１つの第１の光電変換部と、複数の第２の光電変換部と、前記少なくとも１つの前記第１の光電変換部に対応して設けられ、前記第１の光電変換部で生成された電荷に基づく第１の信号を処理する第１の信号処理回路と、前記複数の前記第２の光電変換部に対応して設けられ、前記第２の光電変換部で生成された電荷に基づく第２の信号を処理する第２の信号処理回路と、を備え、前記第２の信号の強度が、前記第１の信号の強度よりも小さく、前記第２の信号処理回路に対応する前記第２の光電変換部の個数が、前記第１の信号処理回路に対応する前記第１の光電変換部の個数よりも多いことを特徴とする。
【０００７】
本発明の一実施形態に係る撮像装置は、少なくとも１つの第１の光電変換部と、複数の第２の光電変換部と、前記少なくとも１つの前記第１の光電変換部に対応して設けられ、前記第１の光電変換部で生成された電荷に基づく第１の信号を処理する第１の信号処理回路と、前記複数の前記第２の光電変換部に対応して設けられ、前記第２の光電変換部で生成された電荷に基づく第２の信号を処理する第２の信号処理回路と、を備え、前記第２の信号の強度が、前記第１の信号の強度よりも小さく、前記第２の信号処理回路に対応する前記第２の光電変換部の個数が、前記第１の信号処理回路に対応する前記第１の光電変換部の個数よりも多い、固体撮像素子と、前記固体撮像素子から出力された信号に対する演算を行う演算部と、を有することを特徴とする。
【０００８】
本発明の一実施形態に係る固体撮像素子の制御方法は、少なくとも１つの第１の光電変換部と、複数の第２の光電変換部と、前記少なくとも１つの前記第１の光電変換部に対応して設けられた第１の信号処理回路と、前記複数の前記第２の光電変換部に対応して設けられた第２の信号処理回路と、を備える固体撮像素子の制御方法であって、前記第１の光電変換部で生成された電荷に基づく第１の信号を処理する第１の処理ステップと、前記第２の光電変換部で生成された電荷に基づく第２の信号を処理する第２の処理ステップとを含み、前記第２の信号の強度は、前記第１の信号の強度よりも小さく、所定の同期期間内に前記第２の処理ステップにて処理される前記第２の信号の個数は、前記第１の処理ステップにて処理される前記第１の信号の個数よりも多いことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、回路規模の低減と処理の高速化の両立が可能な固体撮像素子及び撮像装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る撮像装置の構成を示すブロック図である。
【図２】本発明の実施形態に係る固体撮像素子の構成を示す図である。
【図３】本発明の実施形態に係る固体撮像素子の単位ブロックの構成を示す回路図である。
【図４】本発明の実施形態に係るフォトダイオードとマイクロレンズの配置を示すレイアウト図である。
【図５】本発明の実施形態に係る固体撮像素子の駆動方法を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下に、本発明の好ましい実施形態を、添付の図面を参照しつつ詳細に説明する。
（実施形態）
以下、図を参照して、本発明の実施形態に係る、撮像装置の構成、固体撮像素子の構成及び固体撮像素子の駆動方法について説明する。
【００１２】
はじめに、図１を参照して、実施形態に係る撮像装置の構成について説明する。図１は、本実施形態に係る撮像装置の構成を示すブロック図である。撮像装置の一例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラなどがあげられる。
【００１３】
撮像装置は、固体撮像素子１、撮影レンズ２、撮影レンズ駆動部３、全体制御・演算部４、メモリ５、表示部６、記録媒体７、操作部８及び信号処理部９を有する。撮影レンズ２は、１又は２以上のレンズを含み得る。撮像装置への入射光は、撮影レンズ２を通過し、固体撮像素子１において結像する。また、撮影レンズ２は通過する光量を可変にする絞りを更に含み得る。
【００１４】
撮影レンズ駆動部３は、撮影レンズ２のレンズ等を駆動させることにより、撮像装置のズーム、フォーカス、絞り等の制御を行う。固体撮像素子１は、入射光により生じた光学像を電気信号に変換し、画像生成用の信号を信号処理部９に出力する。信号処理部９は、固体撮像素子１から出力された信号に対し各種の補正を行う。全体制御・演算部４は、撮像装置全体の制御を行う制御部としての機能及び信号処理部９から出力された信号に対して各種演算を行うことで画像データを生成する演算部としての機能を有する。また、固体撮像素子１が焦点検出用信号を出力する機能を有する場合には、全体制御・演算部４は、焦点検出用信号を用いた焦点検出動作をも行い得る。
【００１５】
メモリ５は画像データを一時的に記憶するメモリ回路である。表示部６は、各種情報及び撮影された画像の表示を行う表示装置である。記録媒体７は、画像データの記録及び読み出しを行うための半導体メモリ等の着脱可能な記録媒体あるいは撮像装置に内蔵された記録媒体である。操作部８は、撮像装置の各種インターフェースであり、ユーザが撮像装置の入力装置を介して入力した指示、外部の制御機器が通信経路を介して入力した指示等を、電気的に受け付ける。
【００１６】
次に、図２（ａ）乃至図２（ｃ）、図３（ａ）及び図３（ｂ）並びに図４（ａ）乃至図４（ｅ）を参照して、本実施形態に係る固体撮像素子の構成について説明する。
【００１７】
本実施形態に係る固体撮像素子１は、本発明が適用され得る素子構造の一例として、第１基板６０と第２基板７０が複数のバンプ８０により接続された構造を有している。図２（ａ）は、第１基板６０の構成を示すブロック図である。第１基板６０には、画素アレイ部１０及び周辺回路部１２が設けられる。画素アレイ部１０は、行列状に配された画素１００（第１の画素）を有する。また、画素アレイ部１０の一部の行には、画素１００に代えて画素１００とは異なる構成を有する画素１１０（第２の画素）が配される。周辺回路部１２は、画素アレイ部１０の駆動信号等を生成する制御回路、固体撮像素子１から信号を出力するための出力回路等の周辺回路を含み得る。
【００１８】
図２（ｂ）は、第２基板７０の構成を示すブロック図である。第２基板７０には、信号処理回路アレイ部３０及び周辺回路部２２が設けられる。信号処理回路アレイ部３０は、行列状に配された信号処理回路２００（第１の信号処理回路）を有する。また、信号処理回路アレイ部３０の一部の行には、信号処理回路２１０（第２の信号処理回路）が設けられる。信号処理回路２００、２１０は、画素１００、１１０から出力されるアナログ信号をデジタル信号に変換するＡＤ変換回路を含み得る。信号処理回路２００は、近接する位置に配された画素１００とともに、第１の単位ブロックを構成する。信号処理回路２１０は、近接する位置に配された画素１１０とともに、第２の単位ブロックを構成する。図２（ｂ）に示されるように、複数の第１の単位ブロック及び複数の第２の単位ブロックを含む複数の単位ブロックは、二次元状に配列されている。周辺回路部２２は、信号処理回路アレイ部３０の駆動信号等を生成する制御回路を含み得る。なお、第１の単位ブロックは、更に、画素１００と信号処理回路２００の間に配される選択トランジスタを含み得る。また、第２の単位ブロックは、更に、画素１１０と信号処理回路２１０の間に配される選択トランジスタを含み得る。
【００１９】
図２（ｃ）は、図２（ａ）及び図２（ｂ）におけるＣ−Ｃ´断面を模式的に示した図である。第１基板６０と第２基板７０は、複数のバンプ８０により電気的及び機械的に接続される。第１基板６０の画素１００、１１０及び周辺回路部１２を構成するトランジスタ等の回路素子は、図中の下面、すなわち複数のバンプ８０が接続される側の面に形成される。第２基板７０の信号処理回路２００、２１０及び周辺回路部２２を構成するトランジスタ等の回路素子は、図中の上面、すなわち複数のバンプ８０が接続される側の面に形成される。バンプ８０は、上述の第１の単位ブロックあるいは第２の単位ブロックごとに設けられており、各単位ブロックの画素１００、１１０と信号処理回路２００、２１０とを接続する。
【００２０】
第１基板６０のバンプ８０が接続される面とは反対側の面には、カラーフィルタ１０６及びマイクロレンズ１０５が形成される。固体撮像素子１への入射光は、図２（ｃ）の上方から入射され、マイクロレンズ１０５及びカラーフィルタ１０６を通過して、第１基板６０の画素１００内の光電変換素子に入射される。第１基板６０の画素１００、１１０及び周辺回路部１２を構成するトランジスタ等の回路素子が形成される面を表面とすると、光は裏面から入射される構造であるため、本実施形態の固体撮像素子１は裏面照射型の固体撮像素子である。
【００２１】
なお、画素１００、１１０、信号処理回路２００、２１０、及び周辺回路部１２、２２を同一基板上に形成することも可能である。しかしながら、本実施形態では第１基板６０と第２基板７０を積層した構造を採用しているので、画素１００、１１０、信号処理回路２００、２１０、及び周辺回路部１２、２２を同一基板上に形成した場合に比べて、光電変換素子の面積を広くすることができる。そのため、同一基板上に各回路素子を形成した場合と比べ、感度が向上されている。
【００２２】
図３（ａ）は、第１の単位ブロックの構成を示す回路図である。図３（ｂ）は、第２の単位ブロックを示す回路図である。
【００２３】
まず、図３（ａ）を参照して、第１の単位ブロックの構成を説明する。第１の単位ブロックは、画素１００と、信号処理回路２００と、選択トランジスタ２０４とを含む。画素１００は、フォトダイオード（以下、ＰＤとする）１０１、転送トランジスタ１０２、フローティングディフュージョン（以下、ＦＤとする）１０３、リセットトランジスタ１０４及び入力容量１０７を含む。また、画素１００と信号処理回路２００の間には選択トランジスタ２０４が配されている。各トランジスタはＭＯＳトランジスタ等により構成され得る。以下の説明では各トランジスタはＮ型のＭＯＳトランジスタであるものとする。
【００２４】
なお、選択トランジスタ２０４は、第２基板７０に形成され得るが、第１基板６０に形成されていてもよい。また、選択トランジスタ２０４が信号処理回路２００に含まれていてもよい。また、本実施形態の説明においては、入力容量１０７は、画素１００に含まれていることから、第１基板６０に形成されているものとしているが、これに限定されない。入力容量１０７が、第２基板７０に形成される構成であってもよく、第１基板６０と第２基板７０の間に更に誘電体層が設けられることにより、第１基板６０と第２基板７０の間に入力容量１０７が形成される構成であってもよい。
【００２５】
ＰＤ１０１は、光電変換により入射光に応じた電荷を生成し蓄積する光電変換部（第１の光電変換部）である。ＰＤ１０１のカソードは転送トランジスタ１０２のソースに接続され、ＰＤ１０１のアノードは接地される。転送トランジスタ１０２のドレインは、ＦＤ１０３に接続される。転送トランジスタ１０２は、ＰＤ１０１で生成され、蓄積された電荷をＦＤ１０３に転送する。ＦＤ１０３は、ＰＤ１０１から転送された電荷に応じた電圧が生じる拡散領域である。リセットトランジスタ１０４のソースはＦＤ１０３に接続され、リセットトランジスタ１０４のドレインは電源電圧ＶＤＤを有する電源電圧線に接続される。リセットトランジスタ１０４は、ＦＤ１０３に転送された電荷を電源電圧線に移動させることにより、ＦＤ１０３の電圧をリセットする。ＦＤ１０３は、入力容量１０７の一方の端子に接続される。入力容量１０７の他方の端子は選択トランジスタ２０４のドレインに接続される。選択トランジスタ２０４のソースは信号処理回路２００に接続される。転送トランジスタ１０２のゲートには、周辺回路部１２から出力される駆動信号φＴＸが入力される。リセットトランジスタ１０４のゲートには、周辺回路部１２から出力される駆動信号φＲＥＳが入力される。選択トランジスタ２０４のゲートには、周辺回路部２２から出力される駆動信号φＳＥＬが入力される。このように、信号処理回路２００は、ＰＤ１０１に対応して設けられており、ＰＤ１０１で生成された電荷に基づく信号（第１の信号）を処理する。
【００２６】
次に、図３（ｂ）を参照して、第２の単位ブロックの構成を説明する。第２の単位ブロックは、画素１１０と、信号処理回路２１０と、選択トランジスタ２０４ａ、２０４ｂとを含む。画素１１０は、ＰＤ１０１ａ、１０１ｂ、転送トランジスタ１０２ａ、１０２ｂ、ＦＤ１０３ａ、１０３ｂ、リセットトランジスタ１０４ａ、１０４ｂ及び入力容量１０７ａ、１０７ｂを含む。画素１１０は、ＰＤ１０１ａ、１０１ｂ（第２の光電変換部）を備えているため、画素１００よりも多い個数の光電変換部を備えているといえる。画素１１０と信号処理回路２１０の間には選択トランジスタ２０４ａ、２０４ｂが配されている。
【００２７】
ＰＤ１０１ａのカソードは転送トランジスタ１０２ａのソースに接続され、ＰＤ１０１ａのアノードは接地される。転送トランジスタ１０２ａのドレインは、ＦＤ１０３ａに接続される。リセットトランジスタ１０４ａのソースはＦＤ１０３ａに接続され、リセットトランジスタ１０４ａのドレインは電源電圧ＶＤＤを有する電源電圧線に接続される。ＦＤ１０３ａは、入力容量１０７ａの一方の端子に接続される。入力容量１０７ａの他方の端子は選択トランジスタ２０４ａのドレインに接続される。選択トランジスタ２０４ａのソースは信号処理回路２１０に接続される。転送トランジスタ１０２ａのゲートには、周辺回路部１２から出力される駆動信号φＴＸＡが入力される。リセットトランジスタ１０４ａのゲートには、周辺回路部１２から出力される駆動信号φＲＥＳＡが入力される。選択トランジスタ２０４ａのゲートには、周辺回路部２２から出力される駆動信号φＳＥＬＡが入力される。
【００２８】
ＰＤ１０１ｂのカソードは転送トランジスタ１０２ｂのソースに接続され、ＰＤ１０１ｂのアノードは接地される。転送トランジスタ１０２ｂのドレインは、ＦＤ１０３ｂに接続される。リセットトランジスタ１０４ｂのソースはＦＤ１０３ｂに接続され、リセットトランジスタ１０４ｂのドレインは電源電圧ＶＤＤを有する電源電圧線に接続される。ＦＤ１０３ｂは、入力容量１０７ｂの一方の端子に接続される。入力容量１０７ｂの他方の端子は選択トランジスタ２０４ｂのドレインに接続される。選択トランジスタ２０４ｂのソースは信号処理回路２１０に接続される。転送トランジスタ１０２ｂのゲートには、周辺回路部１２から出力される駆動信号φＴＸＢが入力される。リセットトランジスタ１０４ｂのゲートには、周辺回路部１２から出力される駆動信号φＲＥＳＢが入力される。選択トランジスタ２０４ｂのゲートには、周辺回路部２２から出力される駆動信号φＳＥＬＢが入力される。このように、信号処理回路２１０は、ＰＤ１０１ａ、１０１ｂに対応して設けられており、ＰＤ１０１ａ、１０１ｂで生成された電荷に基づく信号（第２の信号）を処理する。
【００２９】
以上のように、本実施形態においては、信号処理回路２１０に対応するＰＤ１０１ａ、１０１ｂの個数が、信号処理回路２００に対応するＰＤ１０１の個数よりも多い構成となっている。本実施形態では一例として、信号処理回路２１０に対応するＰＤの個数は２個としているが、これに限定されず、３個以上であってもよい。また、この場合において、信号処理回路２００に対応するＰＤ１０１の個数は１個に限定されず、信号処理回路２１０に対応するＰＤの個数よりも少なければ、複数個であってもよい。また、本実施形態では一例として、ＦＤ１０３ａとＦＤ１０３ｂの二つのＦＤを持つ構成としているが、これに限定されず、二つのＰＤで一つのＦＤを共有するようにしてもよい。
【００３０】
また、本実施形態においては、信号処理回路２１０で処理される第２の信号の強度が、信号処理回路２００で処理される第１の信号の強度よりも小さい。このような信号の強度の関係となる構成の例を図４（ａ）乃至図４（ｅ）を参照して説明する。
【００３１】
図４（ａ）乃至図４（ｅ）は、本実施形態に係る固体撮像素子１に適用され得るフォトダイオードとマイクロレンズの配置を示すレイアウト図である。
【００３２】
図４（ａ）は、画素１００に設けられたＰＤ１０１と、マイクロレンズ１０５（集光部）の位置関係を上面視で示している。１つのマイクロレンズ１０５は、１つのＰＤ１０１に対応して設けられており、ＰＤ１０１の上方に配されている。
【００３３】
図４（ｂ）は、画素１１０に設けられたＰＤ１０１ａ、１０１ｂと、マイクロレンズ１０５の位置関係を上面視で示している。１つのマイクロレンズ１０５は、並んで形成された２つのＰＤ１０１ａ、１０１ｂに対応して設けられており、ＰＤ１０１ａ、１０１ｂの上方に配されている。ＰＤ１０１ａ、１０１ｂには、マイクロレンズ１０５の互いに異なる瞳（撮影レンズ２の射出瞳）を通過した光が入射される。したがって、ＰＤ１０１ａ、１０１ｂで生成された電荷に基づく信号は、焦点検出のための位相差信号として用いることができる。ここで、図４（ｂ）に示されるように、ＰＤ１０１ａ、１０１ｂに設けられた受光部の面積は、ＰＤ１０１に設けられた受光部の面積よりも小さい。したがって、ＰＤ１０１ａ、１０１ｂの入射光に対する感度は、ＰＤ１０１の入射光に対する感度よりも小さい。そのため、ＰＤ１０１ａ、１０１ｂで生成された電荷に基づく信号の強度は、ＰＤ１０１で生成された電荷に基づく信号の強度よりも小さい。
【００３４】
図４（ｃ）は、図４（ｂ）の画素１１０の変形例に係る画素１１０ａの上面視図である。本変形例において、マイクロレンズ１０５ａ、１０５ｂは、画素１１０ａに設けられたＰＤ１０１ａ、１０１ｂに、それぞれ対応して設けられている。この場合も、図４（ｂ）の例と同様に、ＰＤ１０１ａ、１０１ｂで生成された電荷に基づく信号は、焦点検出のための位相差信号として用いることができる。図４（ｃ）に示されるように、ＰＤ１０１ａ、１０１ｂに設けられた受光部の面積は、ＰＤ１０１に設けられた受光部の面積よりも小さい。したがって、ＰＤ１０１ａ、１０１ｂの入射光に対する感度は、ＰＤ１０１の入射光に対する感度よりも小さい。そのため、ＰＤ１０１ａ、１０１ｂで生成された電荷に基づく信号の強度は、ＰＤ１０１で生成された電荷に基づく信号の強度よりも小さい。なお本実施形態では一例として、図４（ｃ）において、受光部の面積を小さくしたＰＤに関して示したが、これに限定されず、図４（ａ）で示した通常のＰＤを一部遮光するようにしてもよい。
【００３５】
本実施形態に係る固体撮像素子１に適用される画素構成は、上述の図４（ｂ）、図４（ｃ）の例のような位相差信号を得るためのものに限定されない。例えば、本実施形態に係る固体撮像素子１は、ダイナミックレンジを拡大する処理に用いられる低感度信号を得ること等を目的とした低感度の画素を備えていてもよい。これを実現するため、例えば、以下に述べる変形例を適用することによりＰＤ１０１ａ、１０１ｂが、ＰＤ１０１よりも小さい感度を有していてもよい。
【００３６】
図４（ｄ）は、図４（ｂ）の画素１１０の他の変形例に係る画素１１０ｂの上面視図である。本変形例の画素１１０ｂは、ＰＤ１０１ａ、１０１ｂへの入射光の一部を遮光する遮光部材１０８を有する。遮光部材１０８が配置される位置は入射光の一部を遮光可能な位置であればよく、例えば、ＰＤ１０１ａ、１０１ｂの上方、かつマイクロレンズ１０５ａ、１０５ｂの下方に配置される。遮光部材１０８は、図４（ｄ）に示されるように、例えば、ＰＤ１０１ａ、１０１ｂのそれぞれの中心部付近が開口されており、端部付近が遮光されている構造を有する。遮光部材１０８は、入射光が透過しない材料あるいは透過しにくい材料で構成される。例えば、遮光部材１０８には、アルミニウム等の金属材料が採用され得る。このような構成により、ＰＤ１０１ａ、１０１ｂの受光部において遮光部材１０８によって遮光されない部分の面積は、ＰＤ１０１の受光部の面積よりも小さい。そのため、ＰＤ１０１ａ、１０１ｂで生成された電荷に基づく信号の強度は、ＰＤ１０１で生成された電荷に基づく信号の強度よりも小さい。
【００３７】
なお、上述の図４（ｂ）から図４（ｄ）の構成は、ＰＤ１０１ａ、１０１ｂに対する入射光の角度範囲を制限する構成と言い換えることもできる。入射光をＰＤ１０１に集光するマイクロレンズ１０５を第１の集光部、入射光をＰＤ１０１ａ、１０１ｂに集光するマイクロレンズ１０５又はマイクロレンズ１０５ａ、１０５ｂを第２の集光部とする。このとき、第２の集光部への入射光のうちのＰＤ１０１ａ、１０１ｂの受光部に入射し得る入射光の角度範囲が、第１の集光部への入射光のうちのＰＤ１０１の受光部に入射し得る入射光の角度範囲よりも小さい。これにより、ＰＤ１０１ａ、１０１ｂで生成された電荷に基づく信号の強度は、ＰＤ１０１で生成された電荷に基づく信号の強度よりも小さくされている。
【００３８】
図４（ｅ）は、図４（ｂ）の画素１１０の他の変形例に係る画素１１０ｃの上面視図である。本変形例の画素１１０ｃは、ＰＤ１０１ａ、１０１ｂへの入射光の強度を低下させる減光フィルタ１０９（減光部）を有する。減光フィルタ１０９が配置される位置は入射光が通過する位置であればよく、例えば、ＰＤ１０１ａ、１０１ｂの上方、かつマイクロレンズ１０５ａ、１０５ｂの下方に配置される。減光フィルタ１０９は、入射光の一部を反射又は吸収することにより入射光の一部を透過させる材料で構成される。このような構成により、ＰＤ１０１ａ、１０１ｂへの入射光量が減少するため、ＰＤ１０１ａ、１０１ｂで生成された電荷に基づく信号の強度を、ＰＤ１０１で生成された電荷に基づく信号の強度よりも小さくすることができる。
【００３９】
また、本実施形態の他の構成例として、固体撮像素子１に増幅器等の増幅手段を更に設けることにより、信号処理回路２１０で処理される信号の強度が、信号処理回路２００で処理される信号の強度よりも小さいという関係が実現されていてもよい。増幅手段は、画素１００及び画素１１０の各々に対応して設けられる。画素１００に対応する第１の増幅手段は、ＰＤ１０１と信号処理回路２００の間に設けられる。例えば、第１の増幅手段は、画素１００内に設けられていてもよく、あるいは画素１００と信号処理回路２００の間に設けられていてもよい。画素１１０に対応する第２の増幅手段は、ＰＤ１０１ａ、１０１ｂの少なくとも一方と信号処理回路２００との間に設けられる。例えば、第２の増幅手段は、画素１１０内に設けられていてもよく、あるいは画素１１０と信号処理回路２１０の間に設けられていてもよい。これらの構成において、第２の増幅手段の増幅率を第１の増幅手段の増幅率よりも小さく設定することにより、信号処理回路２１０で処理される信号の強度を、信号処理回路２００で処理される信号の強度よりも小さくすることができる。
【００４０】
次に、図５を参照して、本実施形態に係る固体撮像素子１の読み出し動作について説明する。図５は、固体撮像素子の駆動方法を示すタイミングチャートである。図５には、駆動信号φＳＥＬ、φＲＥＳ、φＴＸ、φＳＥＬＡ、φＲＥＳＡ、φＴＸＡ、φＳＥＬＢ、φＲＥＳＢ、φＴＸＢの駆動タイミングと、信号処理回路２００、２１０で行われるＡＤ変換が図示されている。図５に示すタイミングチャートは所定行に対する動作であり、不図示の水平同期信号によって規定される水平同期期間内に本動作が行われる。本動作は各行に対して実行され、全ての行に対して実行することによって、一フレーム分の信号を得ることができる。図中の「ＡＤ変換（２００）」は、信号処理回路２００で行われるＡＤ変換の内容を示しており、「ＡＤ変換（２１０）」は、信号処理回路２１０で行われるＡＤ変換の内容を示している。各駆動信号がハイレベルのときに各トランジスタはオン状態となり、各駆動信号がローレベルのときに各トランジスタがオフ状態となる。
【００４１】
時刻ｔ１００よりも前の初期状態において、駆動信号φＳＥＬ、φＴＸ、φＳＥＬＡ、φＴＸＡ、φＳＥＬＢ、φＴＸＢはローレベルであり、選択トランジスタ２０４、２０４ａ、２０４ｂと、転送トランジスタ１０２、１０２ａ、１０２ｂはオフ状態である。また、駆動信号φＲＥＳ、φＲＥＳＡ、φＲＥＳＢはハイレベルであり、リセットトランジスタ１０４、１０４ａ、１０４ｂはオン状態である。これにより、ＦＤ１０３、１０３ａ、１０３ｂの電荷がリセットされている。
【００４２】
時刻ｔ１００において、駆動信号φＲＥＳがローレベルになり、リセットトランジスタ１０４がオフになる。これにより、ＦＤ１０３のリセットが終了する。また、駆動信号φＲＥＳＡがローレベルになり、リセットトランジスタ１０４ａがオフになる。これにより、ＦＤ１０３ａのリセットが終了する。
【００４３】
時刻ｔ１０１において、駆動信号φＳＥＬがハイレベルになり、選択トランジスタ２０４がオンになる。これにより、入力容量１０７が信号処理回路２００に接続され、信号処理回路２００でのＡＤ変換が開始される。このとき信号処理回路２００に入力される電圧はＦＤ１０３のリセット状態に対応する電圧である。このＡＤ変換をＮ変換と呼ぶ。また、駆動信号φＳＥＬＡがハイレベルになり、選択トランジスタ２０４ａがオンになる。これにより、入力容量１０７ａが信号処理回路２１０に接続され、信号処理回路２１０でのＡＤ変換が開始される。このとき信号処理回路２１０に入力される電圧はＦＤ１０３ａのリセット状態に対応する電圧である。このＡＤ変換をＮＡ変換と呼ぶ。
【００４４】
時刻ｔ１０２において、駆動信号φＲＥＳＢがローレベルになり、リセットトランジスタ１０４ｂがオフになる。これにより、ＦＤ１０３ｂのリセットが終了する。
【００４５】
時刻ｔ１０３において、信号処理回路２００、２１０でのＡＤ変換が終了する。信号処理回路２００において得られたデジタル信号が基準信号Ｎとして不図示の記憶手段に記憶される。更に、信号処理回路２１０において得られたデジタル信号が基準信号ＮＡとして不図示の記憶手段に記憶される。また、駆動信号φＳＥＬＡがローレベルになり、選択トランジスタ２０４ａがオフになる。これにより、入力容量１０７ａが信号処理回路２１０と非接続となる。更に、駆動信号φＳＥＬＢがハイレベルになり、選択トランジスタ２０４ｂがオンになる。これにより、入力容量１０７ｂが信号処理回路２１０に接続され、信号処理回路２１０でのＡＤ変換が開始される。このとき信号処理回路２１０に入力される電圧はＦＤ１０３ｂのリセット状態に対応する電圧である。このＡＤ変換をＮＢ変換と呼ぶ。
【００４６】
時刻ｔ１０４において、駆動信号φＴＸがハイレベルになり、転送トランジスタ１０２がオンになる。これにより、ＰＤ１０１に蓄積された電荷のＦＤ１０３への転送が開始され、ＦＤ１０３に当該電荷が蓄積され始める。また、駆動信号φＴＸＡがハイレベルになり、転送トランジスタ１０２ａがオンになる。これにより、ＰＤ１０１ａに蓄積された電荷のＦＤ１０３ａへの転送が開始され、ＦＤ１０３ａに当該電荷が蓄積され始める。
【００４７】
時刻ｔ１０５において、駆動信号φＴＸがローレベルになり、転送トランジスタ１０２がオフになる。これにより、ＰＤ１０１からＦＤ１０３への電荷の転送が終了する。また、駆動信号φＴＸＡがローレベルになり、転送トランジスタ１０２ａがオフになる。これにより、ＰＤ１０１ａからＦＤ１０３ａへの電荷の転送が終了する。
【００４８】
時刻ｔ１０６において、信号処理回路２１０でのＡＤ変換が終了し、信号処理回路２１０において得られたデジタル信号が基準信号ＮＢとして不図示の記憶手段に記憶される。また、駆動信号φＳＥＬＢがローレベルになり、選択トランジスタ２０４ｂがオフになる。これにより、入力容量１０７ｂが信号処理回路２１０と非接続となる。また、信号処理回路２００でのＡＤ変換が開始される。このとき信号処理回路２００に入力される電圧はＦＤ１０３に転送された電荷に対応する電圧である。このＡＤ変換をＳ変換と呼ぶ。更に、駆動信号φＳＥＬＡがハイレベルになり、選択トランジスタ２０４ａがオンになる。これにより、入力容量１０７ａが信号処理回路２１０に接続され、信号処理回路２１０でのＡＤ変換が開始される。このとき信号処理回路２１０に入力される電圧はＦＤ１０３ａに転送された電荷に対応する電圧である。このＡＤ変換をＳＡ変換と呼ぶ。
【００４９】
時刻ｔ１０７において、駆動信号φＴＸＢがハイレベルになり、転送トランジスタ１０２ｂがオンになる。これにより、ＰＤ１０１ｂに蓄積された電荷のＦＤ１０３ｂへの転送が開始され、ＦＤ１０３ｂに当該電荷が蓄積され始める。
【００５０】
時刻ｔ１０８において、駆動信号φＴＸＢがローレベルになり、転送トランジスタ１０２ｂがオフになる。これにより、ＰＤ１０１ｂからＦＤ１０３ｂへの電荷の転送が終了する。
【００５１】
時刻ｔ１０９において、信号処理回路２１０でのＡＤ変換が終了する。信号処理回路２１０において得られたデジタル信号が光信号ＳＡとして不図示の記憶手段に記憶される。また、駆動信号φＳＥＬＡがローレベルになり、選択トランジスタ２０４ａがオフになる。これにより、入力容量１０７ａが信号処理回路２１０と非接続となる。更に、駆動信号φＳＥＬＢがハイレベルになり、選択トランジスタ２０４ｂがオンになる。これにより、入力容量１０７ｂが信号処理回路２１０に接続され、信号処理回路２１０でのＡＤ変換が開始される。このとき信号処理回路２１０に入力される電圧はＦＤ１０３ｂに転送された電荷に対応する電圧である。このＡＤ変換をＳＢ変換と呼ぶ。
【００５２】
時刻ｔ１１０において、駆動信号φＲＥＳＡがハイレベルになり、リセットトランジスタ１０４ａがオンになる。これにより、ＦＤ１０３ａのリセットが開始される。
【００５３】
時刻ｔ１１１において、信号処理回路２００、２１０でのＡＤ変換が終了し、信号処理回路２００において得られたデジタル信号が光信号Ｓとして不図示の記憶手段に記憶される。更に、信号処理回路２１０において得られたデジタル信号が光信号ＳＢとして不図示の記憶手段に記憶される。また、駆動信号φＳＥＬがローレベルになり、選択トランジスタ２０４がオフになる。これにより、入力容量１０７が信号処理回路２００と非接続となる。更に、駆動信号φＳＥＬＢがローレベルになり、選択トランジスタ２０４ｂがオフになる。これにより、入力容量１０７ｂが信号処理回路２１０と非接続となる。
【００５４】
時刻ｔ１１２において、駆動信号φＲＥＳ、φＲＥＳＢがハイレベルになり、リセットトランジスタ１０４、１０４ｂがオンになる。これにより、ＦＤ１０３、１０３ｂのリセットが開始される。
【００５５】
以上の動作により、画素１００、１１０からの１回の読み出しが完了し、基準信号Ｎ、ＮＡ、ＮＢ、光信号Ｓ、ＳＡ、ＳＢが不図示の記憶手段に記憶される。固体撮像素子１の内部あるいは撮像装置内において、光信号Ｓ、ＳＡ、ＳＢから基準信号Ｎ、ＮＡ、ＮＢをそれぞれ減算する処理を行うことにより、リセット時のノイズを除去することができる。
【００５６】
上述したとおり、本実施形態においては、信号処理回路２１０で処理される信号の強度が、信号処理回路２００で処理される信号の強度よりも小さい。一般に、ＡＤ変換において、信号の強度が大きいほど処理に要する時間が長くなる。したがって、信号処理回路２１０におけるＳＡ変換、ＳＢ変換は、信号処理回路２００におけるＳ変換よりも短時間で行われ得る。
【００５７】
本実施形態においては、第１の単位ブロックに係る駆動信号と、第１の単位ブロックに係る駆動信号とが互いに異なるものとなっている。したがって、第１の単位ブロックと第１の単位ブロックとは、互いに異なる動作タイミングで駆動され得る。そのため、Ｓ変換を行う期間に、これと並行してＳＡ変換、ＳＢ変換が行われ得る。より一般的には、信号処理回路２００がＡＤ変換の処理を所定の回数行う期間に、信号処理回路２１０は、ＡＤ変換の処理をその所定の回数よりも多い回数行うことができる。本実施形態では、図５に示されるようにＳＡ変換、ＳＢ変換の期間の長さをＳ変換の期間の約半分としているため、信号処理回路２００がＡＤ変換を１回行う期間に、信号処理回路２１０は、ＡＤ変換を２回行うことができる。
【００５８】
以上のように、本実施形態に係る固体撮像素子１は、複数のＰＤ１０１ａ、１０１ｂが１つの信号処理回路２１０を共有した構成を有している。更に、信号処理回路２１０で処理される信号の強度が、信号処理回路２００で処理される信号の強度よりも小さいことから、信号処理回路２１０におけるＳＡ変換、ＳＢ変換は、信号処理回路２００におけるＳ変換よりも短時間で行われ得る。そのため、信号処理回路の回路規模の低減と処理の高速化の両立が可能となる。
【００５９】
（その他の実施形態）
なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００６０】
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【００６１】
１                              固体撮像素子
１００、１１０                  画素
１０１、１０１ａ、１０１ｂ      フォトダイオード
１０２、１０２ａ、１０２ｂ      転送トランジスタ
１０３、１０３ａ、１０３ｂ      フローティングディフュージョン
１０４、１０４ａ、１０４ｂ      リセットトランジスタ
１０７、１０７ａ、１０７ｂ      入力容量
２０４、２０４ａ、２０４ｂ      選択トランジスタ
２００、２１０                  信号処理回路
【図１】
2018019314.tif 000003
【図２】
2018019314.tif 000004
【図３】
2018019314.tif 000005
【図４】
2018019314.tif 000006
【図５】
2018019314.tif 000007