(57)【要約】      （修正有）【課題】画素から信号を出力する期間に光電変換層に生じる光信号を利用することが可能な光電変換装置を提供する。【解決手段】行駆動回路２０１Ａは、複数の画素１００を行単位で制御する回路であって、１つの行に含まれる複数の画素は共通の駆動パルス線に接続される。駆動パルス線は、リセット信号ｐＲＥＳ１を伝達する配線と、駆動パルスｐＳＥＬ１を伝達する配線とを有する。信号線１３０Ａは、列回路１４０Ａに接続される。列駆動回路２２０Ａは、列回路１４０Ａを列ごと駆動する。一つの画素１００から信号線１３０Ａを介して並列に出力された信号を、順次、出力アンプ部２０３Ａ、アナログデジタル変換部２０４Ａを介して出力端子ＤＯＵＴ１から信号を出力する。【選択図】図１
2018093298.tif 000002
【特許請求の範囲】
【請求項１】
基板の上部に、第１電極と第２電極を有する画素電極と、
前記画素電極の上部に配された上部電極と、
前記画素電極と前記上部電極との間に配された光電変換層と、
前記第１電極に直結した入力ノードを有する第１増幅部を含む第１信号出力回路と、
前記第２電極に直結した入力ノードを有する第２増幅部を含む第２信号出力回路と、
を備えた画素を複数有する光電変換装置であって、
前記第１信号出力回路から信号を出力する第１期間において、前記第１電極に供給される電位における信号電荷に対する前記第１電極のポテンシャルに比して、信号電荷に対する前記第２電極のポテンシャルが下がるような電位が前記第２電極に供給されることを特徴とする光電変換装置。
【請求項２】
前記第２信号出力回路から信号を出力する第２期間において、前記第２電極に供給される電位における信号電荷に対するポテンシャルに比して、信号電荷に対するポテンシャルが下がるような電位が前記第１電極に供給されることを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記第１期間と前記第２期間とが交互に繰り返されることを特徴とする請求項２に記載の光電変換装置。
【請求項４】
前記第１電極に直結した入力ノードに接続された第１駆動容量と、前記第１駆動容量を介して、前記第１電極の電位を制御する第１電位制御部と、を含む第１制御部と、
前記第２電極に直結した入力ノードに接続された第２駆動容量と、前記第２駆動容量を介して、前記第２電極の電位を制御する第２電位制御部と、を含む第２制御部とを有し、
前記第１期間において、前記第２電位制御部は、信号電荷を収集する電位となる第１電位を前記第２電極に供給し、前記第１電位制御部は、入力ノードの電位の変化を抑制する、前記第１電位と異なる第２電位を前記第１電極に供給することを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
【請求項５】
前記第１電極に直結した入力ノードに接続された第１駆動容量と、前記第１駆動容量を介して、前記第１電極の電位を制御する第１電位制御部と、を含む第１制御部と、
前記第２電極に直結した入力ノードに接続された第２駆動容量と、前記第２駆動容量を介して、前記第２電極の電位を制御する第２電位制御部と、を含む第２制御部とを有し、
前記第２期間において、前記第１電位制御部は、信号電荷を収集する電位となる第１電位を前記第１電極に供給し、前記第２電位制御部は、入力ノードの電位の変化を抑制する電位となる、前記第１電位と異なる第２電位を第２電極に供給することを特徴とする請求項２または３に記載の光電変換装置。
【請求項６】
前記第１期間において、前記第２電位制御部は、前記第１電位を前記第２電極に供給し、前記第１電位制御部は、前記第２電位を前記第１電極に供給することを特徴とする請求項５に記載の光電変換装置。
【請求項７】
前記第１期間の前の第３期間において、前記第１電極は、前記第１期間に前記第１信号出力回路から出力される信号となる信号電荷の収集を行い、前記第２電極は信号電荷の収集を行わず、前記第２信号出力回路から信号の出力を行わないことを特徴とする請求項２または３に記載の光電変換装置。
【請求項８】
前記第１電極に直結した入力ノードに接続された第１駆動容量と、前記第１駆動容量を介して、前記第１電極の電位を制御する第１電位制御部と、を含む第１制御部と、
前記第２電極に直結した入力ノードに接続された第２駆動容量と、前記第２駆動容量を介して、前記第２電極の電位を制御する第２電位制御部と、を含む第２制御部とを有し、
前記第１期間において、前記第２電位制御部は、信号電荷を収集する電位となる第１電位を前記第２電極に供給し、前記第１電位制御部は、入力ノードの変化を抑制する電位となる、前記第１電位と異なる第２電位を前記第１電極に供給し、
前記第２期間において、前記第１電位制御部は、前記第１電位を前記第１電極に供給し、前記第２電位制御部は、前記第２電位を前記第２電極に供給し、
前記第３期間において、前記第１電位制御部は、前記第１電位を前記第１電極に供給し、前記第２電位制御部は、前記第２電位を前記第２電極に供給することを特徴とする請求項７に記載の光電変換装置。
【請求項９】
前記第１電位制御部は、前記第１電極で信号電荷の収集を開始する前に、前記光電変換層の信号電荷をリセットする第３電位を前記第１電極に供給し、
前記第２電位制御部は、前記第２電極で信号電荷の収集を開始する前に、前記第３電位を前記第２電極に供給することを特徴とする請求項５乃至８のいずれか１項に記載の光電変換装置。
【請求項１０】
前記光電変換層と前記第１電極および前記第２電極との間に配された絶縁層を有することを特徴とする請求項９に記載の光電変換装置。
【請求項１１】
前記光電変換層と前記第１電極および前記第２電極との間に配されたブロッキング層を有することを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
【請求項１２】
前記第１信号出力回路は、前記第１電極に直結した入力ノードの電位をリセット電位とする第１リセットトランジスタを有し、
前記第２信号出力回路は、前記第２電極に直結した入力ノードの電位をリセット電位とする第２リセットトランジスタを有し、
前記第１電極で信号電荷の収集を開始する前に、前記第１電極に直結した入力ノードの電位をリセット電位とし、前記第２電極で信号電荷の収集を開始する前に、前記第２電極に直結した入力ノードの電位をリセット電位とすることを特徴とする請求項１乃至１１のいずれか１項に記載の光電変換装置。
【請求項１３】
前記第１信号出力回路から出力された信号が入力され、出力ノードが前記第１リセットトランジスタのドレインに接続された第１フィードバック回路と、
前記第２信号出力回路から出力された信号が入力され、出力ノードが前記第２リセットトランジスタのドレインに接続された第２フィードバック回路と、
を有することを特徴とする請求項１２に記載の光電変換装置
【請求項１４】
前記光電変換層と前記上部電極との間に配されたブロッキング層を有することを特徴とする請求項１乃至１３のいずれか１項に記載の光電変換装置。
【請求項１５】
前記複数の画素のすべての画素において、前記第１電極における信号電荷の収集の開始と、前記第１電極における信号電荷の収集の終了を同時に行い、前記第２電極における信号電荷の収集の開始と、前記第２電極における信号電荷の収集の終了を同時に行うことを特徴とする請求項１乃至１４のいずれか１項に記載の光電変換装置。
【請求項１６】
前記第１電極と前記第２電極の間に配された第３電極を有し、
前記上部電極と前記第３電極の間に前記光電変換層が配され、
前記第３電極の電位を制御する第３電位制御部が、前記第３電極に接続されていることを特徴とする請求項１乃至１５のいずれか１項に記載の光電変換装置。
【請求項１７】
基板の上部に、第１電極と第２電極を有する画素電極と、
前記画素電極の上部に配された上部電極と、
前記画素電極と前記上部電極との間に配された光電変換層と、
前記第１電極に接続された第１信号出力回路と、
前記第２電極に接続された第２信号出力回路と、
を備えた画素を複数有する光電変換装置であって、
信号電荷を収集する第１モードと、
前記第１モードよりも信号電荷を収集しない第２モードと、を有し、
前記第１信号出力回路から信号を出力する第１期間に、前記第１電極は前記第２モードを行い、前記第２電極は前記第１モードを行うことを特徴とする光電変換装置。
【請求項１８】
前記第２信号出力回路から信号を出力する第２期間に、前記第２電極は前記第２モードとなり、前記第１電極は前記第１モードとなることを特徴とする請求項１７に記載の光電変換装置。
【請求項１９】
前記第１期間と前記第２期間とが交互に行われることを特徴とする請求項１８に記載の光電変換装置。
【請求項２０】
請求項１乃至請求項１９のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理装置と、を備える、
ことを特徴とする光電変換システム。
【請求項２１】
前記第１電極と、前記第２電極と、前記光電変換層とを備える画素を有する複数の画素と、前記第１電極および前記第２電極に対応して設けられた１つのマイクロレンズとを有し、
前記第１信号出力回路から出力された信号と、前記第２信号出力回路から出力された信号とを用いて、被写体の距離情報を取得することを特徴とする請求項２０に記載の光電変換システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の上に光電変換層が形成された光電変換装置および光電変換システムに係る。
【背景技術】
【０００２】
光電変換層が半導体基板の上に形成された光電変換部と、半導体基板に配され、光電変換部に接続された信号出力回路を含む画素を備えた光電変換装置の構成が知られている。特許文献１では、光電変換層の上には上部電極が配され、光電変換層の下には画素電極と補助電極が配されており、補助電極に供給する電位を制御することによって、光電変換層の感度を調整する構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１６−８６４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の光電変換装置は、画素から信号を出力する期間に、画素電極に信号電荷が捕捉される領域がなくなるような電位を補助電極に供給することで、あたかも感光領域を遮光しているかのような状態を実現している。そのため、画素から信号を出力する期間に、光電変換層に生じ得る光信号を利用することができない。
【０００５】
そこで、本発明は、画素から信号を出力する期間に光電変換層に生じる光信号を利用することが可能な光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、基板の上部に、第１電極と第２電極を有する画素電極と、画素電極の上部に配された上部電極と、画素電極と上部電極との間に配された光電変換層と、第１電極に直結した入力ノードを有する第１増幅部を含む第１信号出力回路と、第２電極に直結した入力ノードを有する第２増幅部を含む第２信号出力回路と、を備えた画素を複数有する光電変換装置であって、第１信号出力回路から信号を出力する第１期間において、第１電極に供給される電位における信号電荷に対する第１電極のポテンシャルに比して、信号電荷に対する第２電極のポテンシャルが下がるような電位が第２電極に供給されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、画素から信号を出力する期間に光電変換層に生じる光信号を利用することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】光電変換装置のブロック図
【図２】光電変換装置に配される画素の等価回路図
【図３】列回路の等価回路図
【図４】画素の断面模式図
【図５】画素に配される光電変換部のＩ−Ｖ特性図
【図６】画素に配される光電変換部のポテンシャル特性図
【図７】画素に配される光電変換部のポテンシャル特性図
【図８】光電変換装置の駆動タイミング図
【図９】光電変換装置に配される画素の等価回路図
【図１０】画素の断面模式図
【図１１】画素に配される光電変換部のポテンシャル特性図
【図１２】光電変換装置の駆動タイミング図
【図１３】光電変換装置に配される画素の等価回路図
【図１４】光電変換装置の駆動タイミング図
【図１５】光電変換装置に配される画素の等価回路図
【図１６】光電変換装置の駆動タイミング図
【図１７】光電変換装置に配される画素の等価回路図
【図１８】光電変換システムのブロック図
【発明を実施するための形態】
【０００９】
本発明に係る１つの実施形態は、２つの光電変換部および各光電変換部に対応して信号出力回路を有する画素を複数有する光電変換装置である。
【００１０】
２つの光電変換部は、光電変換層および上部電極を共有し、光電変換部ごとに異なる画素電極を有している。そして、各画素電極に対応し、共有した光電変換層で生じた電荷に基づく信号を出力するための信号出力回路を有する。なお、本実施形態において、画素電極と入力ノードとが直結するとは、画素電極と入力ノード間の電気的な接続を切り替えるトランジスタやスイッチ等が配されていない構成をいう。
【００１１】
本実施形態の光電変換装置は、信号出力回路が配された基板と、基板の上に隣り合って配された２つの画素電極（第１電極、第２電極）と、画素電極の上部に配された上部電極と、画素電極と上部電極とで挟持されるように配された光電変換層とを含む。信号出力回路（第１信号出力回路、第２信号出力回路）は、光電変換層で生じた電荷に基づく信号を出力する増幅部を含む。なお、第１信号出力回路は第１電極に直結した入力ノードを有する第１増幅部を含み、第２信号出力回路は第２電極に直結した入力ノードを有する第２増幅部を含む。
【００１２】
このような構成において、第１信号出力回路から信号を出力する期間に光電変換部で生じた電荷を第１電極が収集すると第１増幅部の入力ノードの電位が変化してしまうおそれがある。そこで、本実施形態の光電変換装置は、第１信号出力回路から信号を出力する第１期間に、第２電極が電荷を収集する。このとき、第１電極に供給される電位における信号電荷に対する第１電極のポテンシャルに比して、信号電荷に対する第２電極のポテンシャルが下がるような電位が第２電極に供給される。
【００１３】
このような構成により、第１信号出力回路から信号を出力する第１期間に光電変換膜で生じた電荷を第２電極において収集することが可能となり、信号出力回路１０９Ａから信号を出力する期間に光電変換層に生じる信号電荷を利用することが可能となる。
【００１４】
同様に、第２信号出力回路から信号を出力する期間に光電変換部で生じた電荷を第２電極が収集すると第２増幅部の入力ノードの電位が変化してしまうおそれがある。そこで、本実施形態の光電変換装置は、第２信号出力回路から第２電極が収集した電荷に基づく信号を出力する第２期間に、第１電極が電荷を収集する。このとき、第２電極に供給される電位における信号電荷に対する第２電極のポテンシャルに比して、信号電荷に対する第１電極のポテンシャルが下がるような電位が第１電極に供給される。
【００１５】
このような構成により、第２信号出力回路から信号を出力する第２期間に光電変換膜で生じた電荷を第１電極において収集することが可能となり、信号出力回路１０９Ｂから信号を出力する期間に光電変換層に生じる光信号を利用することが可能となる
そして、第１期間と第２期間とを交互に行った場合には完全グローバルシャッタが実現できる。
【００１６】
本実施形態の光電変換装置によれば、画素から信号を出力する期間に光電変換層に生じる信号電荷を利用することが可能となる。
【００１７】
以下では、本発明の実施例について図面を用いて詳細に説明する。本発明は以下に説明される実施例のみに限定されない。本発明の趣旨を超えない範囲で以下に説明される実施例の一部の構成が変更された変形例も、本発明の実施例である。また、以下のいずれかの実施例の一部の構成を、他の実施例に追加した例、あるいは他の実施例の一部の構成と置換した例も本発明の実施例である。
【００１８】
（実施例１）
図１から図８を用いて、本実施例の光電変換装置を説明する。各図面において同じ符号が付されている部分は、同じ素子または同じ領域を指す。図１では、異なる行に供給される駆動パルスを区別するために、（ｎ）、（ｎ＋１）などの行を表す符号を付している。また、異なる列に供給される駆動パルスを区別するために、などの列を表す符号を付している。これらは他の図面でも同様である。
【００１９】
図１は、光電変換装置の構成例を示すためのブロック図である。光電変換装置は、画素アレイ１１９、行駆動回路２０１Ａ、行駆動回路２０１Ｂ、信号線１３０Ａ、信号線１３０Ｂ、電流源１５０Ａ、電流源１５０Ｂを有する。さらに、光電変換装置は、列回路１４０Ａ、列駆動回路２２０Ａ、列回路１４０Ｂ、列駆動回路２２０Ｂ、出力アンプ部２０３Ａ、出力アンプ部２０３Ｂ、アナログデジタル変換部２０４Ａ、アナログデジタル変換部２０４Ｂを有する。
【００２０】
画素アレイ１１９は、複数の画素１００が二次元状に配されている。図１では、４行×４列の画素１００を持つ場合を示しているが、画素１００の数および行数・列数はこれに限られない。また、図１に記載の画素１００は、信号線１３０Ａを介して列回路１４０Ａに信号が出力される経路と、信号線１３０Ｂを介して列回路１４０Ｂに信号が出力される経路を有する。各経路は同じ構成であるため、以下では信号線１３０Ａを介して列回路１４０Ａに信号が出力される経路についてのみ説明する。
【００２１】
なお、列回路１４０Ａおよび後述の信号出力回路１０９Ａに供給される駆動パルスには「１」を付し、列回路１４０Ｂおよび後述の信号出力回路１０９Ｂに供給される駆動パルスには「２」を付す。例えば、「ｐＲＥＳ１」と記載した場合には、信号出力回路１０９Ａに含まれるリセットトランジスタ１８１Ａに供給される電位を示す。また、例えば、「ｐＲＥＳ２」と記載した場合には、信号出力回路１０９Ｂに含まれるリセットトランジスタ１８１Ｂに供給される電位を示す。
【００２２】
行駆動回路２０１Ａは、複数の画素１００を行単位で制御する回路であって、例えばシフトレジスタやアドレスデコーダを含む。後述の画素電極１０５Ａの信号を出力するために、行駆動回路２０１Ａは、電極駆動電圧ＶｐＡ、リセット信号ｐＲＥＳ１、駆動パルスｐＳＥＬ１を供給する。
【００２３】
１つの行に含まれる複数の画素１００は共通の駆動パルス線に接続される。駆動パルス線は、リセット信号ｐＲＥＳ１を伝達する配線と、駆動パルスｐＳＥＬ１を伝達する配線とを有する。
【００２４】
行駆動回路２０１Ａは、後述する駆動容量を介して、画素１００が有する後述の画素電極の電位を制御する制御手段として機能する。
【００２５】
信号線１３０Ａは、列回路１４０Ａに接続される。列駆動回路２２０Ａは、列回路１４０Ａを列ごとに駆動する。具体的には、列駆動回路２２０Ａは、列回路１４０Ａを列ごとに駆動する。
【００２６】
このような構成により、一つの画素１００から信号線１３０Ａを介して並列に出力された信号を、順次、出力アンプ部２０３Ａ、アナログデジタル変換部２０４Ａを介して出力端子ＤＯＵＴ１から信号を出力することが可能である。
【００２７】
なお、列駆動回路２２０Ａは、それぞれが画素アレイ１１９の列毎に配された複数の列信号出力回路を含む。各列信号出力回路は、ノイズを低減するための相関二重サンプリング回路、信号を増幅するための増幅器などを備えても良い。
【００２８】
図２は、実施例１に係る光電変換装置に配される画素の等価回路図である。
【００２９】
図２（ａ）では例として１つの画素１００を示す。図２（ａ）に示すように画素１００は、上部電極１０１、光電変換層１０３、画素電極１０５Ａ（第１電極）、画素電極１０５Ｂ（第２電極）と、信号出力回路１０９Ａ（第１信号出力回路）と、信号出力回路１０９Ｂ（第２信号出力回路）とを含む。信号出力回路１０９Ａは、信号線１３０Ａを介して列回路１４０Ａに接続され、信号出力回路１０９Ｂは、信号線１３０Ｂを介して列回路１４０Ｂに接続される。
【００３０】
本実施例では、光電変換層１０３で生じる電荷対のうち信号電荷として用いられる電荷の極性を第１導電型とする。ここでは第１導電型の電荷を電子とし、各トランジスタはＮ型のトランジスタとして説明する。ただし、第１導電型の電荷として正孔を用い、画素のトランジスタとしてＰ型のトランジスタを用いてもよい。
【００３１】
基板の上部には、隣り合って配された画素電極１０５Ａと画素電極１０５Ｂが配される。画素電極１０５Ａは、信号出力回路１０９Ａに含まれる後述の増幅部の入力ノードＡに直結する。画素電極１０５Ｂは、信号出力回路１０９Ｂに含まれる後述の増幅部の入力ノードＢに直結する。
【００３２】
画素電極の上部には、上部電極が配され、上部電極１０１に接続するノードＳは電源に接続され、固定電位Ｖｓ（例えば１．５Ｖ）が供給される。
【００３３】
そして、上部電極１０１と、画素電極１０５Ａおよび画素電極１０５Ｂとの間に光電変換層１０３が配される。
【００３４】
図２（ｂ）に示すように、光電変換部１２０Ａは、上部電極１０１と、光電変換層１０３と、画素電極１０５Ａを含む。そして、図２（ｃ）に示すように光電変換部１２０Ｂは、上部電極１０１と、光電変換層１０３と、画素電極１０５Ｂを含む。各光電変換部１２０は、フォトダイオードを構成する。また、本発明において、光電変換部１２０Ａと光電変換部１２０Ｂとは、上部電極１０１と同一領域の光電変換層１０３を共有することを特徴とする。
【００３５】
次に信号出力回路１０９について説明する。以下では、信号出力回路１０９Ａについてのみ説明するが、信号出力回路１０９Ｂも同様の構成である。
【００３６】
信号出力回路１０９Ａは、リセットトランジスタ１８１Ａ、容量１０７Ａ、電位制御部１０８Ａ、増幅トランジスタ１６１Ａ、選択トランジスタ１７１Ａを有する。増幅トランジスタ１６１は、増幅部を構成する。ここでは、増幅部として増幅トランジスタ１６１を有する構成を示したが、これに限られない。例えば、ソース接地増幅回路や、インバータ回路や、差動増幅器などを用いてもよい。
【００３７】
増幅トランジスタ１６１Ａのドレインは、電源電圧Ｖｄｄ（例えば３．３Ｖ）に接続され、ソースは、後述の選択トランジスタ１７１Ａを介して、信号線１３０Ａに電気的に接続される。増幅トランジスタ１６１Ａのゲートは入力ノードＡに接続され、画素電極１０５Ａによって収集された電子に基づく信号を出力する。より具体的には、入力ノードＡに光電変換層１０３から移動した電子は、その量に応じた電位に変換され、その電位に応じた信号が増幅トランジスタ１６１Ａを介して信号線１３０Ａへ出力され、列回路１４０Ａに入力される。増幅トランジスタ１６１Ａは、電流源１５０Ａとともにソースフォロア回路を構成する。
【００３８】
リセットトランジスタ１８１Ａのドレインには、電源電圧Ｖｒｅｓが接続され、リセット電位Ｖｒｅｓ（例えば電源電圧Ｖｄｄと同じ３．３Ｖ）が供給される。リセットトランジスタ１８１Ａのソースは、入力ノードＡに接続され、ゲートには、駆動パルスｐＲＥＳ１が供給され、リセットトランジスタ１８１Ａのオン状態、オフ状態が切り替えられる。リセットトランジスタ１８１Ａは、増幅トランジスタ１６１Ａの入力ノードＡの電位をリセットする。
【００３９】
容量１０７Ａは、入力ノードＡに接続され、入力ノードの一部を構成する。さらに、容量１０７Ａは、電位制御部１０８Ａに接続される。電位制御部１０８Ａは、容量１０７Ａを介して、画素電極１０５Ａに電位ＶｐＡを供給する。
【００４０】
選択トランジスタ１７１Ａのドレインは、増幅トランジスタ１６１Ａのソースに接続され、選択トランジスタ１７１Ａのソースは信号線１３０Ａに接続される。選択トランジスタ１７１Ａのゲートには、駆動パルスｐＳＥＬ１が供給され、選択トランジスタ１７１Ａのオン状態、オフ状態が切り換えられる。
【００４１】
選択トランジスタ１７１Ａは、１つの信号線１３０Ａに対して複数配されている画素の信号を、１画素ずつもしくは複数画素ずつ出力させる。また、選択トランジスタ１７１Ａのソースは、電流源１５０Ａに接続される。ただし、本実施例の構成に変えて、選択トランジスタ１７１Ａを増幅トランジスタ１６１Ａと電源電圧Ｖｄｄが供給されている電源配線との間に設けてもよい。いずれの場合にも、選択トランジスタ１７１Ａは、信号線１３０Ａを介して増幅トランジスタ１６１Ａと列回路１４０Ａとの電気的な接続を制御する。
【００４２】
次に図３を用いて列回路１４０の構成について詳細に説明する。図３は、ｍ列目およびｍ＋１列目の画素電極１０５Ａからの信号を出力する列回路１４０Ａの等価回路を示している。ここでは、画素電極１０５Ｂからの信号を出力する列回路１４０Ｂの構成においては、不図示であるが、列回路１４０Ａと同様の構成および動作である。以下では、列回路１４０Ａのｍ列目について説明する。なお、列回路１４０Ａに供給される駆動パルスには「１」を付し、ここでは不図示だが列回路１４０Ｂに供給される駆動パルスには「２」を付す。
【００４３】
信号線１３０Ａを介して入力された信号は、列アンプ３０１によって増幅される。列アンプ３０１の出力ノードは、Ｓ／Ｈスイッチ３０３を介して容量３２０に接続され、且つＳ／Ｈスイッチ３０５を介して容量３２１に接続される。
【００４４】
Ｓ／Ｈスイッチ３０３は駆動パルスｐＴＳ１によって制御され、Ｓ／Ｈスイッチ３０５は、駆動パルスｐＴＮ１によって制御される。このような構成において、Ｓ／Ｈスイッチ３０５をオン状態、Ｓ／Ｈスイッチ３０３をオフ状態とすることで、画素１００からの増幅トランジスタ１６１のしきい値ばらつきを含む信号Ｎを容量３２１に保持することが可能である。また、Ｓ／Ｈスイッチ３０３をオン状態、Ｓ／Ｈスイッチ３０５をオフ状態とすることで、光信号としきい値ばらつきを含む信号Ｓ＋Ｎを容量３２０に保持することが可能となる。
【００４５】
したがって、光電変換装置は、容量３２０に保持した信号および容量３２１に保持した信号を用いて、相関二重サンプリングを行うことが可能であり、信号Ｓ＋Ｎからノイズ信号Ｎを低減した信号読出しをすることが可能である。
【００４６】
容量３２０は、転送スイッチ３０７を介して出力線３１１に接続されている。容量３２１は、転送スイッチ３０９を介して出力線３１３に接続されている。転送スイッチ３０７および転送スイッチ３０９は、列駆動回路２２０Ａから供給される駆動パルスＣＳＥＬ１によって制御される。
【００４７】
出力アンプ部２０３Ａは、出力線３１１を介して入力された信号と出力線３１３を介して入力された信号との差分信号を増幅して出力する。増幅された信号は、アナログデジタル変換部２０４Ａに入力され、アナログ信号からデジタル信号へ変換され、出力端子ＤＯＵＴ１を介して光電変換装置の外部へ出力される。
【００４８】
次に画素１００のある断面における断面模式図を図４に示す。ここでは、光電変換層１０３と上部電極１０１との間にブロッキング層１０２が配され、光電変換層１０３と画素電極１０５Ａとの間および光電変換層１０３と画素電極１０５Ｂとの間にブロッキング層１０４が配される構成について説明する。
【００４９】
本実施例において、画素１００は２つの光電変換部を有し、各光電変換部に対して信号出力回路が配される。光電変換部１２０Ａおよび信号出力回路１０９Ａの断面構造と、光電変換部１２０Ｂおよび信号出力回路１０９Ｂの断面構造は、同様の構造である。そのため、光電変換部１２０Ａおよび光電変換部１２０Ｂの位置関係の説明に必要な説明以外は、光電変換部１２０Ａおよび信号出力回路１０９Ａの断面構造のみを説明する。
【００５０】
図１の画素アレイ１１９は、半導体基板（例えばＳｉ基板）２００と、半導体基板２００の上に配された、絶縁層２０２と、絶縁層２０２中に配された配線部４０２を含む。そして、画素１００は、信号出力回路として、半導体基板２００に配された半導体領域および半導体基板２００の上に配された電極によって構成されるＭＯＳトランジスタを有する。
【００５１】
配線部４０２には、ＭＯＳトランジスタに電源を供給するための配線ならびに、ＭＯＳトランジスタを制御するための信号を伝達するための配線を含む。配線部４０２に含まれる配線の一部は、画素電極１０５Ａと、増幅トランジスタ１６１Ａのゲート電極とを、コンタクト部２１９１を介して接続する。
【００５２】
画素１００は、半導体基板２００の上であって、絶縁層２０２の上部に２つの画素電極１０５Ａ、１０５Ｂが距離Ｄ１離れて隣り合って配される。
【００５３】
不図示ではあるが、画素電極１０５Ａまたは画素電極１０５Ｂと、隣接する画素の画素電極との間の距離Ｄ２は、画素電極１０５Ａおよび画素電極１０５Ｂの間の距離Ｄ１よりも長い方がよい。具体的にはある画素の画素電極１０５Ａは、同じ画素の別の画素電極１０５Ｂと距離Ｄ１だけ離れて配され、隣接する画素における、画素電極１０５Ａと隣接する画素電極に対して距離Ｄ２だけ離れて配される。
【００５４】
このように画素電極を配置することで、ある画素に入射した光に応じて生成された電荷が、隣接する画素の光電変換部に蓄積されることを抑制できる。このような構成において隣り合う画素が異なるカラーフィルタを持つ場合には、混色を低減する効果が得られる。
【００５５】
そして画素電極１０５Ａの上に上部電極１０１が配され、画素電極１０５Ａの各々と上部電極１０１に挟まれるように光電変換層１０３が配される。さらに、上部電極１０１の上にはカラーフィルタ層４０８が配され、カラーフィルタ層４０８の上には複数のマイクロレンズを有するマイクロレンズ層４０９が配される。なお、上部電極１０１は、光電変換部１２０Ａおよび光電変換部１２０Ｂに対して共通に設けられている。
【００５６】
また、一つのマイクロレンズにより集光された光が２つの光電変換部が共有した光電変換層１０３に入射する構造となっている。つまり、同一のマイクロレンズの下部に隣り合って配された画素電極１０５Ａ、画素電極１０５Ｂの一方を含む光電変換部１２０Ａおよび他方を含む光電変換部１２０Ｂが配される。
【００５７】
カラーフィルタ層４０８におけるカラーフィルタの配列は、ベイヤ配列を用いることができる。１つの画素１００に配された２つの画素電極１０５Ａおよび画素電極１０５Ｂは、互いに独立して制御可能である。
【００５８】
光電変換層１０３は、入射光を受けると電荷対を生成する、光電変換を行う層である。ここでは、光電変換層１０３のすべての層が光電変換の機能を有するものとして説明するが、光電変換層１０３の少なくとも一部が、上記の光電変換の機能を有していればよい。
【００５９】
光電変換層１０３を構成する材料として、半導体材料、化合物半導体や有機半導体を用いることができる。半導体材料の例としては、真性の（イントリンシックな）アモルファスシリコン（以下、ａ−Ｓｉ）、低濃度のＰ型のａ−Ｓｉ、低濃度のＮ型のａ−Ｓｉなどが挙げられる。化合物半導体の例としては、ＢＮ、ＧａＡｓ、ＧａＰ、ＡｌＳｂ、ＧａＡｌＡｓＰなどのＩＩＩ−ＶＩ族化合物半導体や、ＣｄＳｅ、ＺｎＳ、ＨｄＴｅなどのＩＩ−ＩＶ族化合物半導体が挙げられる。有機半導体の例としては、フラーレン、クマリン６（Ｃ６）、ローダミン６Ｇ（Ｒ６Ｇ）、キナクリドン、亜鉛フタロシアニン（ＺｎＰｃ）等のフタロシアニン系材料、ナフタロシアニン系材料が挙げられる。
【００６０】
さらに、上述の半導体材料で構成された量子ドットを含む層を光電変換層１０３に用いることができる。非晶質シリコン膜、有機半導体膜、量子ドット膜は、薄膜の形成が容易である。ここで、量子ドットとは、２０．０ｎｍ以下の粒径を有する粒子を示す。
【００６１】
また、イントリンシックな半導体は、キャリア密度が少ないため、これを光電変換層１０３に用いることで、広い空乏層幅を実現することが可能であり、高感度化、ノイズ低減などの効果を得ることができる。
【００６２】
上部電極１０１は、マイクロレンズ層４０９およびカラーフィルタ層４０８を介して入射した光を光電変換層１０３に透過するような材料で形成される。例えば、ＩＴＯのようにインジウムおよびスズを含む化合物、酸化物などが用いられる。このような構成によれば、多くの光を光電変換層１０３に入射させることができるため、感度を向上させることが可能である。他には例えば、所定の量の光が透過する程度の薄さを有するポリシリコンや金属を、上部電極１０１として用いてもよい。金属は抵抗が低いため、金属を上部電極１０１の材料に用いた実施例は、低消費電力化あるいは駆動の高速化をすることが可能である。
【００６３】
なお、上部電極１０１とマイクロレンズ層４０９との間に、さらに、光透過性層を設けてもよい。マイクロレンズ層４０９、カラーフィルタ層４０８および光透過性層は、マイクロレンズ層４０９の焦点が光電変換層１０３にあるように設計することが好ましい。光透過性層には酸化シリコンや窒化シリコンのような無機物で形成されても良いし、有機物で形成されても良い。
【００６４】
画素電極１０５Ａおよび画素電極１０５Ｂは金属などの導電部材で構成される。例えば、配線を構成する導電部材、あるいは、外部と接続するためのパッド電極を構成する導電部材と同じ材料が用いられる。このような構成によれば、画素電極１０５Ａおよび画素電極１０５Ｂと、配線を構成する導電部材、あるいは、パッド電極とを同時に形成することができる。したがって、製造プロセスを簡略化することができる。
【００６５】
上部電極１０１と光電変換層１０３の間には、ブロッキング層１０２が配される。ブロッキング層１０２は、上部電極１０１から光電変換層１０３に信号電荷が注入されることを抑制する機能を有する層である。本実施例では、信号電荷が電子であるため、非信号電荷である正孔が注入されることを抑制するためのブロッキング層１０２として、例えばＮ＋型水素化ａ−Ｓｉを用いる。一方、信号電荷が正孔である場合には、非信号電荷である電子が注入されることを阻止するため、例えばＰ＋型水素化ａ−Ｓｉを用いる。
【００６６】
なお、ブロッキング層１０２の材料は、水素化ａ−Ｓｉに限られず、半導体材料のＰ型あるいはＮ型の半導体を用いることができる。この場合には、ブロッキング層１０２に用いられる半導体中の不純物濃度を、光電変換層１０３に用いられる半導体中の不純物濃度よりも高くすることで、非信号電荷が光電変換層１０３に注入されることを阻止することが可能となる。
【００６７】
同様に、画素電極１０５Ａおよび画素電極１０５Ｂとの間には、ブロッキング層１０４が配される。ブロッキング層１０４は、画素電極１０５Ａおよび画素電極１０５Ｂから光電変換層１０３に非信号電荷が注入されることを抑制する機能を有する層である。
【００６８】
ブロッキング層１０４の材料は、ブロッキング層１０２の材料と同様であるため、説明を省略する。
【００６９】
第１のブロッキング層１０２と第２のブロッキング層１０４は、光電変換部１２０がダイオード特性を有するように構成される。つまり第１のブロッキング層１０２にＰ型の半導体を用いた場合、第２のブロッキング層にはＮ型の半導体を用いる。このとき信号電荷は電子を利用する。
【００７０】
次に、本実施例の図５〜７を用いて光電変換部の機能およびブロッキング層の機能について詳しく説明する。図６、７において、信号電荷が正孔である場合にはポテンシャルおよび電位の関係は逆になる。
【００７１】
図５は光電変換部のＩ−Ｖ特性を示している。図５において、縦軸は暗時の電流Ｉｄ、横軸は光電変換部の画素電極１０５に印加される電位を示す。Ｖｆはダイオードの順方向の立ち上がり電圧である。
【００７２】
光電変換部で光電変換を行うバイアス条件は、ダイオードに逆バイアスを印加した光電変換動作領域である。光電変換動作領域では、光電変換層１０３で生じた電荷対のうち信号電荷を、画素電極１０５が収集するようなエネルギーバンド構造にする光電変換動作を行うモードである。
【００７３】
シャッタ動作領域では、ブロッキング層１０４を用いることで光電変換層１０３から画素電極１０５に向かって非信号電荷である正孔が移動せず、画素電極１０５に信号電荷を収集しないようなエネルギーバンド構造にするシャッタ動作を行うモードである。
【００７４】
順バイアス条件の光電変換部リセット動作は、上部電極１０１から多量の正孔が注入されるエネルギーバンド構造にするモードであり、光電変換層１０３に生じた信号電荷をリセットするリセット動作として使うことができる。
【００７５】
図６（ａ）、（ｂ）、（ｃ）は、光電変換部におけるエネルギーバンドとバイアス電圧を印加した場合のポテンシャルを模式的に示している。図６は、上部電極１０１、ブロッキング層１０２、光電変換層１０３、ブロッキング層１０４、画素電極１０５Ａのエネルギーバンド構造を示す。ただし、上部電極１０１、ブロッキング層１０２、光電変換層１０３、ブロッキング層１０４、画素電極１０５Ｂのエネルギーバンド図に関しても同様である。
【００７６】
図６では、ブロッキング層１０２と光電変換層１０３とブロッキング層１０４がホモ接合を構成している。つまり、それぞれ同じ元素の半導体材料で形成される。後述するブロッキング特性を実現するために、光電変換層１０３の不純物濃度と、ブロッキング層１０２、ブロッキング層１０４および不純物濃度とを異ならせる。例えば、ブロッキング層１０２はＰ型の半導体材料で形成され、光電変換層１０３はイントリンシックな半導体で形成され、ブロッキング層１０４がＮ型の半導体材料で形成される。
【００７７】
このような構成において、ブロッキング層１０２は、上部電極１０１を介して電子が光電変換層１０３に注入することを抑制する。またブロッキング層１０４は、画素電極１０５を介して正孔が光電変換層１０３に注入することを抑制するブロッキング特性を有する。
【００７８】
図６（ａ）は、図６における光電変換動作に対応する。図６（ｂ）は、図５におけるシャッタ動作に対応する。図６（ｃ）は、図５における光電変換部リセット動作に対応する。
【００７９】
図６の縦軸は電子に対するポテンシャルを表している。図６の上に行くほど、電子に対するポテンシャルが高い。したがって、図５の下に行くほど、電圧は高くなる。Ｅｆ１、Ｅｆ２は、各電極におけるフェルミ準位を示している。ブロッキング層１０２、光電変換層１０３、ブロッキング層１０４に関しては、伝導帯と価電子帯との間のバンドギャップが示されている。
【００８０】
図６（ａ）では、図５における光電変換動作に対応し、光電変換部で光電変換動作を行う際の、信号電荷を画素電極１０５Ａで信号電荷を収集するポテンシャルを示す。光電変換によって生じた電子および正孔が、それぞれ、黒丸および白丸で示されている。各光電変換部は同じ構成であるため、画素電極１０５Ａを含む光電変換部についてのみ説明する。
【００８１】
この実施例では信号電荷は電子である。光電変換部を、図６に示される光電変換動作領域になるようにバイアス設定をする。上部電極１０１には固定電位Ｖｓ（例えば１．５Ｖ）が供給される。そして、画素電極１０５Ａに、電位制御部１０８Ａによって、容量１０７Ａを介して、電位Ｖｓよりも高い電位Ｖ１（例えば３．３Ｖ）が供給される。このとき、光電変換層１０３は逆バイアス状態に設定され、空乏状態になる。そして、光電変換層１０３で生じた電荷対のうち電子は、画素電極１０５Ａにドリフトする。信号蓄積期間（所定の期間）の間、画素電極１０５Ａは信号電荷を収集する。画素電極１０５Ａに対応する入力ノードＡの電位は、画素電極１０５Ａが収集した信号電荷量に応じて下がる。
【００８２】
このとき、光電変換部は逆バイアス状態であり、ブロッキング層１０２が配されている場合には、ブロッキング層１０２のポテンシャルによって、電子が上部電極１０１から光電変換層１０３に注入されにくくなるため、暗電流の発生を抑えることができる。
【００８３】
信号電荷の収集が進むと、光電変換層１０３のエネルギーバンド構造はフラットバンド状態に向かって変化する。一方、光電変換層１０３で発生した正孔は、上部電極１０１に向かってドリフトして、光電変換部の外部に排出される。このとき、ブロッキング層１０４が配されている場合にはブロッキング層１０４により、正孔が画素電極１０５から光電変換層１０３に注入されることを抑制することが可能となる。
【００８４】
図６（ｂ）は、図５のシャッタ動作に対応し、信号電荷の蓄積を終了する際の光電変換部のポテンシャルを示す。図６（ｂ）において電位制御部１０８Ａにより容量１０７Ａを介して、画素電極１０５Ａの電位を電位Ｖ１から、電位Ｖ１および電位Ｖｓよりも低い電位Ｖ２（例えば１．４Ｖ）に振り下げる。このバイアス条件によれば、図６（ｂ）に示すように、光電変換層１０３はフラットバンドに近い状態となる。このようなエネルギーバンド構造によれば、画素電極１０５Ａは、信号電荷のさらなる収集を行わなくなる。また、上部電極１０１から画素電極１０５Ａへの正孔の注入を抑制することが可能となる。さらに、ブロッキング層１０４によって、光電変換層１０３に、上部電極１０１からの正孔の注入を抑制することが可能であるため、正孔が画素電極１０５Ａに収集されて入力ノードＡの電位を上げてしまうことを抑制することが可能である。
【００８５】
つまり、図５のシャッタ動作となる電位を画素電極１０５に供給することで、光が光電変換層１０３に入射しているときに、画素電極１０５における信号電荷の収集を抑制し、入力ノードＡの電位を保持することが可能となる。
【００８６】
図６（ｃ）は、図５の光電変換部リセット動作に対応し、光電変換層１０３に生じた信号電荷のリセットを行う際の光電変換部のポテンシャルを示す。図５に示した光電変換部リセット動作によって、光電変換部のリセットを行うことができ、本実施例の構成においては入力ノードのリセットも行うことができる。このとき電位制御部１０８Ａにより容量１０７Ａを介して、画素電極１０５Ａに電位Ｖ２よりも低い電位Ｖ３（例えば０Ｖ）に振り下げる。
【００８７】
このバイアス条件では、図６（ｃ）に示すように、光電変換層１０３は順バイアス条件にあり、上部電極１０１と画素電極１０５Ａとの電位差が充分に大きくなることで、上部電極１０１からブロッキング層１０４を介して光電変換層１０３に正孔が注入される。そして、光電変換層１０３に注入された正孔が画素電極１０５Ａに移動する。画素電極１０５Ａに移動した正孔によって、入力ノードＡの電位を所望の電位にリセットすることが可能となる。
【００８８】
なお、光電変換部リセット動作と図２のリセットトランジスタ１８１Ａによる画素１００の入力ノードＡのリセットの少なくとも一方を行うことで入力ノードのリセットが可能である。また、それらを併用することによって、より高速なリセットが可能となる。
【００８９】
画素アレイ１１９に配されたすべての画素において同時に、光電変換部リセット動作を行うまたはリセットトランジスタ１８１のリセットの少なくとも一方を行う。これによりすべての画素で入力ノードを同時にリセットする。そして、光電変換動作をすべての画素で同時に開始させ、すべての画素において同時に入力ノードＡの電位を変化させる。そして、すべての画素で同時にシャッタ動作を行うことで入力ノードＡの電位の変化をすべての画素で同時に終了させる。これにより、いわゆるグローバルシャッタ動作を実現可能である。
【００９０】
図７を用いて、シャッタ動作時におけるブロッキング層１０４の機能について詳しく説明する。図７の下に行くほど、電圧は高くなる。Ｅｆ５、Ｅｆ６は、位置Ｐ１の画素の各電極におけるフェルミ準位を示し、Ｅｆ３、Ｅｆ４は、位置Ｐ２の画素の各電極におけるフェルミ準位を示している。図７において、実線は光電変換動作を行う際のエネルギーバンド構造を示す。さらに点線はシャッタ動作を行う際のエネルギーバンド構造を示す。
【００９１】
図７（ａ）は、図６（ａ）の光電変換動作時に取得されたフレーム画像の模式図を示す。位置Ｐ１は画像内のダークを表現する画像信号を出力する画素、位置Ｐ２は画像内の飽和を表現する画像信号を出力する画素を示す。このように撮像シーンよっては、同一フレーム中にダークに近い位置Ｐ１の画素と、飽和に近い位置Ｐ２の画素が存在する。
【００９２】
光電変換動作のあとシャッタ動作に設定する場合、例えばダークに近い位置Ｐ１の画素のエネルギーバンド構造がフラットバンドになるように上部電極１０１および画素電極１０５に電位を供給する場合について述べる。
【００９３】
図７（ｂ）、図７（ｃ）は、比較例としてブロッキング層１０４を配さない場合の光電変換部の場合を示す。図７（ｄ）、図７（ｅ）は、ブロッキング層１０４を配する場合を示す。ここでは、シャッタ動作になる前の状態からシャッタ動作になるように電位制御部１０８の電位を制御する構成について説明する。
【００９４】
図７（ｂ）、（ｄ）の実線で示すようにシャッタ動作に入る前において、位置Ｐ１の画素は、光が入射せず電子が生成される量が少ないため、光電変換部リセット動作のときの電位状態である逆バイアス状態に近いポテンシャルとなっている。
【００９５】
一方、図７（ｃ）、（ｅ）の実線で示すように位置Ｐ２の画素は、光が入射することにより生成された電子が収集され、画素電極１０５Ａの電位が下がる。そのため、エネルギーバンド構造がフラットバンドに近い状態になっている。
【００９６】
シャッタ動作において、位置Ｐ１の画素のエネルギーバンド構造がフラットバンドにするように光電変換層１０３にバイアスを印加する。そのため、図７（ｂ）、（ｄ）の点線で示すように位置Ｐ１の画素のエネルギーバンド構造がフラットバンドに近い状態となり、シャッタ動作を行う期間に光電変換層１０３で生じる電荷は、画素電極１０５に収集されることはない。
【００９７】
一方、位置Ｐ２の画素は、図７（ｃ）、（ｅ）の点線で示すように、相対的に上部電極１０１に対して画素電極１０５の電位が下がり、シャッタ動作の期間に光電変換層１０３で生じる電荷対のうち、正孔が画素電極１０５の方にドリフトして移動しやすくなる。
【００９８】
図７（ｃ）に示すように、従来の構造の場合には、印加したバイアスに従いドリフトした正孔が画素電極１０５Ａに侵入してしまう。その結果、画素電極１０５Ａの電位が上がり、画像のコントラストが低下するおそれがある。位置Ｐ１の画素と位置Ｐ２の画素とに対して中間的な信号電荷を有する画素についても、同様の現象が起こる。
【００９９】
一方、本発明における光電変換部１２０Ａの場合、図７（ｅ）の点線で示すように、光電変換層１０３と画素電極１０５Ａの間にはブロッキング層１０４が配されている。ブロッキング層１０４は、正孔に対するポテンシャル障壁が存在する。そのため、シャッタ動作を行う期間に、光電変換層１０３から画素電極１０５Ａに正孔がドリフトしてきても、ブロッキング層１０４によって光電変換層１０３から画素電極１０５Ａへの正孔の侵入を阻止することが可能となる。
【０１００】
そのため、本発明において、ブロッキング層１０４は、光電変換層１０３の界面に配され、正孔に対するポテンシャル障壁が充分に高くなる構成とするほうがよい。
【０１０１】
このような構成によれば、シャッタ動作を行う際に、正孔が光電変換層１０３から画素電極１０５Ａに注入されることによって生じる入力ノードＡ／Ｂの電位の変動を抑制することが可能となる。そして全画素で十分なシャッタ効果が実現される。
【０１０２】
また、光電変換動作においては、上部電極１０１から信号電荷が注入されず、画素電極１０５Ａから正孔が注入されないので暗電流によるノードＡ／Ｂの電位の変動を低減できる。
【０１０３】
次に、図８を用いて本実施例における光電変換装置の駆動タイミングについて説明する。図８は、本実施例の光電変換装置に用いられる電位制御部１０８Ａ／電位制御部１０８Ｂの駆動パルスと、信号出力回路１０９Ａ／１０９Ｂと、列回路１４０Ａ／１４０Ｂの駆動タイミング図を示している。本実施例において、各画素行における電位制御部１０８Ａは同じ駆動を行う。同様に各画素行における電位制御部１０８Ｂは同じ駆動を行う。
【０１０４】
図８では、説明を簡略化するため、ｎ行目とｎ＋１行目の２行分の信号出力回路１０９Ａと、列回路１４０Ａに対応した駆動パルスと、ｎ行目とｎ＋１行目の信号出力回路１０９Ｂと、列回路１４０Ｂに対応した駆動パルスを示す。そして図８において、各駆動パルスがハイレベル（Ｈ）の期間において各素子がオン状態になり、ローレベル（Ｌ）の期間に各素子がオフとなる。
【０１０５】
そして、電位Ｖ３は、光電変換部リセット動作において電位制御部１０８Ａ／１０８Ｂから画素電極１０５Ａ／１０５Ｂに供給される電位である。電位Ｖ３よりも高い電位である電位Ｖ２は、シャッタ動作において電位制御部１０８Ａ／１０８Ｂから画素電極１０５Ａ／１０５Ｂに供給される電位である。また、電位Ｖ２よりも高い電位である電位Ｖ１は、光電変換動作において電位制御部１０８Ａ／１０８Ｂから画素電極１０５Ａ／１０５Ｂに供給される電位である。
【０１０６】
図８では、第１期間と第２期間と第３期間の駆動タイミングを示す。第３期間は、入力ノードＡの電位をリセットトランジスタ１８１Ａによってリセットした後、画素電極１０５Ａが電荷を収集し、信号出力回路１０９Ｂが信号を出力しない期間の駆動タイミングを示す。第１期間は、入力ノードＢの電位をリセットした後、画素電極１０５Ｂが電荷を収集し、信号出力回路１０９Ａから信号を出力する期間の駆動タイミングを示す。第２期間は画素電極１０５Ａが電荷を収集し、信号出力回路１０９Ｂから信号を出力する期間の駆動タイミングを示す。
【０１０７】
時刻ｔ１において、電位制御部１０８Ａの電位ＶｐＡは電位Ｖ２である。ｎ行目およびｎ＋１行目の各素子およびｍ列目の列回路１４０Ａに含まれる各素子において、駆動パルスｐＳＥＬ１、ｐＳＥＬ２、ｐＴＮ１、ｐＴＮ２、ｐＴＳ１、ｐＴＳ２、ｐＲＥＳ２は、Ｌレベルである。そして、ｎ行目およびｎ＋１行目の駆動パルスｐＲＥＳ１は、ＬレベルからＨレベルとなる。
【０１０８】
時刻ｔ２に、ｎ行目およびｎ＋１行目の駆動パルスｐＲＥＳ１は、ＨレベルからＬレベルとなる。期間ｔ１−ｔ２において、入力ノードＡがリセットされるリセット動作を行う。なお、期間ｔ１−ｔ２において、駆動パルスｐＲＥＳ２がＨレベル、Ｌレベルとなり、入力ノードＢがリセットされてもよい。
【０１０９】
なお、リセット動作として、リセットトランジスタ１８１Ａによるリセット動作と併用して、期間ｔ１−ｔ２において、電位制御部１０８Ａ／１０８Ｂの電位を電位Ｖ２から電位Ｖ３として、図５に示した光電変換部リセット動作を行ってもよい。
【０１１０】
また、時刻ｔ２において、画素電極１０５Ａに供給される電位ＶｐＡは電位Ｖ２から、電位Ｖ１になり、画素電極１０５Ａは、光電変換動作を開始し、電荷の収集を行う。画素電極１０５Ｂはシャッタ動作を行い、電荷の収集を行わない。
【０１１１】
時刻ｔ３に、ｎ行目およびｎ＋１行目の駆動パルスｐＲＥＳ２は、ＬレベルからＨレベルとなる。そして、時刻ｔ４にｎ行目およびｎ＋１行目の駆動パルスｐＲＥＳ２は、ＨレベルからＬレベルとなる。期間ｔ３−ｔ４において、リセット動作が行われ、入力ノードＢがリセットされる。
【０１１２】
時刻ｔ４において、電位制御部１０８Ａの電位ＶｐＡは電位Ｖ１から、電位Ｖ２になり、画素電極１０５Ａにおいて電荷の収集を終了する。そのため、画素電極１０５Ａは、光電変換動作が終了し、シャッタ動作が開始される。そして、信号出力回路１０９Ａは、画素電極１０５Ａが期間ｔ２−ｔ４で収集した電荷に基づく信号の信号線１３０への出力を開始する。また、電位制御部１０８Ｂの電位は電位Ｖ２から、電位Ｖ１になり、画素電極１０５Ｂにおいて、電荷の収集を開始する。つまり、シャッタ動作が終了されることにっよって、画素電極１０５Ｂは、光電変換動作を開始する。
【０１１３】
期間ｔ２−ｔ４は前述の第３期間に相当する。第３期間において、画素電極１０５Ａでは光電変換動作を行い、信号出力回路１０９Ａのｎ行目およびｎ＋１行目の入力ノードＡの電位が変化する。一方、画素電極１０５Ｂは、シャッタ動作を行う。このとき、ｎ行目およびｎ＋１行目の入力ノードＢの電位はリセット電位のままとなる。また、信号出力回路１０９Ｂは、信号線１３０Ｂへの信号の出力を行わない。
【０１１４】
さらに時刻ｔ４において、駆動パルスｐＳＥＬ１（ｎ）がＨレベルになり、ｎ行目の画素行が選択される。
【０１１５】
時刻ｔ５において、駆動パルスｐＴＳ１がＨレベルになり、時刻ｔ６においてＬレベルになる。これにより、ｎ行目の入力ノードＡの電位と増幅トランジスタ１６１Ａの閾値ばらつきとを含む信号Ｓ＋Ｎが、列回路１４０Ａの容量３２０に保持される。
【０１１６】
時刻ｔ７において、駆動パルスｐＲＥＳ１（ｎ）がＨレベルになり、時刻ｔ８において、駆動パルスｐＲＥＳ１（ｎ）がＬレベルになる。これによりｎ行目の画素の入力ノードＡがリセット電圧Ｖｒｅｓとなる。
【０１１７】
時刻ｔ９において駆動パルスｐＴＮ１がＨレベルになり、時刻ｔ１０においてＬレベルになる。これにより、増幅トランジスタ１６１Ａの閾値ばらつきを含む信号Ｎが、列回路１４０の容量３２１に保持される。
【０１１８】
時刻ｔ１１において、駆動パルスｐＳＥＬ１（ｎ）がＬレベルになる。これにより、ｎ行目の画素行の選択が終了する。時刻ｔ１２Ｆおいて、駆動パルスｐＳＥＬ１（ｎ＋１）がＨレベルになり、ｎ＋１行目の画素行が選択される。
【０１１９】
期間ｔ１１−ｔ１２において、駆動パルスＣＳＥＬ１に基づいて、ｎ行目の各画素が列ごとに列回路１４０Ａから信号が出力アンプ部２０３Ａに出力される。出力アンプ部２０３Ａは、信号Ｓ＋Ｎと信号Ｎとの差分を、アナログデジタル変換部２０４Ａを介して出力端子ＤＯＵＴ１から出力する。
【０１２０】
時刻ｔ１２―ｔ１３の期間、ｎ＋１行目の信号出力回路１０９Ａおよび列回路１４０Ａからの信号の出力が行われる。この動作は期間ｔ４―ｔ１２と同様のため、説明を省略する。
【０１２１】
期間ｔ１３―ｔ１４に、駆動パルスｐＲＥＳ１がオン状態となり、リセット動作によってｎ行目およびｎ＋１行目の入力ノードＡの電位がリセットされる。  そして、時刻ｔ１４において、電位制御部１０８Ａの電位ＶｐＡが電位Ｖ２から、電位Ｖ１となり、電位制御部１０８Ｂの電位が電位Ｖ１から、電位Ｖ２になる。
【０１２２】
期間ｔ４−ｔ１４は、前述の第１期間に相当する。期間ｔ４−ｔ１４において、画素電極１０５Ｂは、光電変換動作を行う。また、画素電極１０５Ｂが電荷を収集するため信号出力回路１０９Ｂの入力ノードＢの電位が変化する。
【０１２３】
期間ｔ１４−ｔ１６は、前述の第２期間に相当する期間である。期間ｔ１４−ｔ１６において、電位制御部１０８Ａ、信号出力回路１０９Ａ、列回路１４０Ａの駆動タイミングは、期間ｔ４−ｔ１４における電位制御部１０８Ｂ、信号出力回路１０９Ｂ、列回路１４０Ｂの駆動タイミングに相当する。期間ｔ１４−ｔ１６において、電位制御部１０８Ｂ、信号出力回路１０９Ｂ、列回路１４０Ｂの駆動タイミングは、期間ｔ４−ｔ１４における電位制御部１０８Ａ、信号出力回路１０９Ａ、列回路１４０Ａの駆動タイミングに相当する。
【０１２４】
これらの構成によって、信号出力回路１０９Ａから信号を出力する期間に光電変換層１０３で生じた電荷を画素電極１０５Ｂで収集することが可能となる。また、信号出力回路１０９Ｂ信号を出力する期間に、光電変換層１０３で生じた信号電荷を画素電極１０５Ａで収集することが可能となる。
【０１２５】
本実施例の構成によれば、画素から信号を出力する期間に光電変換層１０３に生じる信号電荷を利用することが可能となる。
【０１２６】
なお、画素電極１０５Ａの光電変換動作と、画素電極１０５Ｂのシャッタ動作との少なくとも一部の期間が重なればよい。そのような構成においても、シャッタ動作において、光電変換層１０３によって生じた電荷が信号として検出されない期間を減らすことが可能となり、信号電荷の利用効率を向上することが可能である。ただし、本実施例のように第１期間と第２期間を連続して行った方がよい。「連続して」とは、第１期間と第２期間とが１回ずつ連続する駆動や、第１期間と第２期間とを交互に繰り返す構成を含む。
【０１２７】
また、本実施例ではグローバル電子シャッタの動作について説明した。具体的には期間ｔ１−ｔ２において、各行のリセットトランジスタ１８１Ａが同時にオン状態となり、期間ｔ３−４において、各行のリセットトランジスタ１８１Ｂが同時にオン状態となる動作である。しかし、ローリングシャッタ動作を行ってもよい。期間ｔ１−ｔ２において、各行のリセットトランジスタ１８１Ａが、順次オン状態となり、期間ｔ３−ｔ４において各行のリセットトランジスタ１８１Ｂが、順次オン状態となるローリングシャッタ動作を行ってもよい。これはすべての実施例に適用可能である。
【０１２８】
（実施例２）
図９〜図１２を用いて本実施例の光電変換装置を説明する。図１、３、５は、実施例１と同様である。また、図１〜８と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。
【０１２９】
図９は、実施例２に係る画素１００の等価回路図である。図９（ａ）に示すように本実施例における画素１００は、光電変換層１０３と画素電極１０５Ａとの間および光電変換層１０３と画素電極１０５Ｂとの間に絶縁膜２１３が配される。
【０１３０】
図９（ｂ）において、光電変換部１２０Ａは、上部電極１０１と、光電変換層１０３と、画素電極１０５Ａ、絶縁膜２１３を有する。そして、光電変換部１２０Ａは、上部電極１０１と画素電極１０５Ａとの間の容量成分を含み、フォトダイオードを構成する。図９（ｃ）において光電変換部１２０Ｂは、上部電極１０１と、光電変換層１０３と、画素電極１０５Ｂ、絶縁膜２１３を有する。そして光電変換部１２０Ｂは、上部電極１０１と画素電極１０５Ｂとの間の容量成分を含み、フォトダイオードを構成する。なお、上部電極１０１と光電変換層１０３との間にブロッキング層１０２が配されてもよい。
【０１３１】
画素電極１０５Ａにおいて電荷を蓄積する場合には、画素電極１０５Ａと光電変換層１０３の間の電界によって、光電変換層１０３であって、絶縁膜２１３に接する領域に光電変換層１０３で生じた電荷が蓄積される。
【０１３２】
画素電極１０５Ｂにおいて電荷を蓄積する場合には、画素電極１０５Ｂと光電変換層１０３の間の電界によって、光電変換層１０３であって、絶縁膜２１３に接する領域に光電変換層１０３で生じた電荷が蓄積される。
【０１３３】
画素１００のある断面における構造例を図１０に示す。ここでは、実施例１の図４と異なる構成についてのみ説明する。
【０１３４】
図１０において、絶縁層２０２および画素電極１０５Ａ、１０５Ｂと、光電変換層１０３との間に絶縁膜２１３が配される。
【０１３５】
絶縁膜２１３には、絶縁性の材料が用いられる。例えば絶縁膜２１３の材料として、酸化シリコン、アモルファス酸化シリコン、窒化シリコン、アモルファス窒化シリコンなどの無機材料、あるいは、有機材料が用いられる。絶縁膜２１３の厚さは、トンネル効果により電荷が透過しない程度の厚さとするとよい。このような構成にすることで、リーク電流を低減できるため、ノイズを低減することができる。具体的には、絶縁膜２１３の厚さは５０ｎｍ以上とするとよい。
【０１３６】
図１１は、本実施例における光電変換装置の信号の出力動作を説明するための、光電変換部のポテンシャル図である。同図において、下に行くほど電子に対するポテンシャルが下がる。ただし、図１１において、信号電荷が正孔である場合にはポテンシャルおよび電位の関係は逆になる。図中、左から上部電極１０１、光電変換層１０３、絶縁膜２１３、画素電極１０５の順に各領域のポテンシャルの様子が描かれている。ここでは、説明を簡単にするために、ブロッキング層１０２は省略した。同図において、黒い丸は電子を表し、白い丸はホールを表す。
【０１３７】
本実施例において、リセット電圧は１Ｖであり、上部電極１０１に供給される電位Ｖｓは３Ｖであるとする。さらに、バイアス電圧Ｖａは電位制御部１０８によって５Ｖまたは０Ｖに切り替え可能であるとする。ここで挙げる数字は例示的なものなので、バイアス電圧の値は限定されない。
【０１３８】
図１１（ａ）では、図５における光電変換動作に対応し、光電変換部で光電変換動作を行う際の、信号電荷を画素電極１０５Ａで信号電荷を収集するポテンシャルを示す。光電変換によって生じた電子および正孔が、それぞれ、黒丸および白丸で示されている。なお、本実施例において、画素電極１０５が電荷を収集するとは、光電変換層１０３であって、絶縁膜２１３に接する領域に収集され、蓄積される構成を示す。
【０１３９】
この実施例では信号電荷は電子である。光電変換部を、図５に示される光電変換動作領域になるようにバイアス設定をする。上部電極１０１には固定電位Ｖｓ（例えば１．５Ｖ）が供給される。
【０１４０】
そして、画素電極１０５に、図２の電位制御部１０８によって、容量１０７を介して、電位Ｖｓよりも高い電位Ｖ１（例えば３．３Ｖ）が供給される。このとき、光電変換層１０３は逆バイアス状態に設定され、空乏状態になる。そして、光電変換層１０３で生じた電荷対のうち電子は、画素電極１０５の方向にドリフトするが、絶縁膜２１３のポテンシャルが障壁となり、光電変換層１０３のうち絶縁膜２１３の付近の領域に電荷が蓄積する。ここでは、所定の期間（電荷蓄積期間）の間、信号電荷を蓄積し、蓄積した信号電荷量に応じて画素電極１０５の電位が変化し、入力ノードＡ／Ｂの電位が下がる。
【０１４１】
このとき、光電変換部は逆バイアス状態であり、ブロッキング層１０２が配されている場合には、ブロッキング層１０２のポテンシャルによって、電子が上部電極１０１から光電変換層１０３に注入されることを抑制する。そのため、暗電流の発生を抑えることが可能である。
【０１４２】
信号電荷の収集が進むと、光電変換層１０３はフラットバンド状態に向かって変化する。このとき、図２の電位制御部１０８によって、容量１０７を介して電位Ｖ１よりも低い電位である電位Ｖ２（例えば１，４Ｖ）が供給される。このバイアス条件によれば、図１１（ｂ）に示すように、光電変換層１０３のエネルギーバンド構造はフラットバンドに近い状態となる。このようなエネルギーバンド構造によれば、画素電極１０５によって、光電変換層１０３のうち絶縁膜２１３の付近の領域において、図１１（ａ）の期間に蓄積した信号電荷量を保持することが可能である。また、上部電極１０１から、信号電荷が蓄積される絶縁膜２１３に接する領域へ正孔の注入を抑制することが可能となる。そのため、光電変換層１０３のうち絶縁膜２１３の付近の領域への上部電極１０１からの正孔の注入を抑制することが可能であり、入力ノードＡ／Ｂの電位が上がることを抑制することが可能である。
【０１４３】
つまり、シャッタ動作領域とする電位が画素電極１０５に供給されることで、光が光電変換層１０３に入射しているときに、光電変換層１０３であって、絶縁膜２１３に接する領域への信号電荷の収集を抑制する。そのため入力ノードＡ／Ｂの電位を保持することが可能となる。
【０１４４】
図１１（ｃ）は、図５の光電変換部リセット動作に対応し、光電変換層１０３であって、絶縁膜２１３に接する領域に蓄積された信号電荷のリセットを行う際の光電変換部のポテンシャルを示す。図５に示した光電変換部リセット動作によって、光電変換部のリセットを行うことで、光電変換部で蓄積した信号電荷の分だけ入力ノードＡの電位をリセット電位から変化させることが可能となる。つまり、光電変換部リセット動作を行うことで、信号出力回路１０９Ａから信号を出力することが可能となる。
【０１４５】
光電変換部リセット動作において、電位制御部１０８により容量１０７を介して、画素電極１０５に電位Ｖ２よりも低い電位Ｖ３（例えば０Ｖ）に振り下げる。
【０１４６】
このバイアス条件では、図１１（ｃ）に示すように、光電変換層１０３は順バイアス条件にあり、上部電極１０１からの多数の正孔が注入され、光電変換層１０３のうち絶縁膜２１３の付近の領域に移動する。
【０１４７】
このとき、上部電極１０１と画素電極１０５との電位差が充分に大きくなることで、上部電極１０１から光電変換層１０３に正孔が注入される。流入された正孔は、バイアス電圧により光電変換層１０３のうち絶縁膜２１３の付近の領域へ速やかにドリフトし、入力ノードＡ／入力ノードＢの電位を所望の電位にリセットすることが可能となる。
【０１４８】
次に、図１２を用いて本実施例における光電変換装置の駆動タイミングについて説明する。図１２に示した本実施例の駆動タイミングと実施例１で示した図８の駆動タイミングとの違いは、信号の出力期間において、行毎に電位制御部１０８が制御されることである。ここでは図８と同じ駆動タイミングについては説明を省略する。
【０１４９】
時刻ｔ２１において、ｎ行目およびｎ＋１行目の電位制御部１０８Ａは、電位ＶｐＡが、電位Ｖ２から電位Ｖ３となり、ｎ行目およびｎ＋１行目の駆動パルスｐＲＥＳ１は、ＬレベルからＨレベルとなる。そして、時刻ｔ２２に、ｎ行目およびｎ＋１行目の電位制御部１０８Ａは、電位ＶｐＡが、電位Ｖ３から電位Ｖ１となり、ｎ行目およびｎ＋１行目の駆動パルスｐＲＥＳ１は、ＨレベルからＬレベルとなる。
【０１５０】
期間ｔ２１−ｔ２２において、入力ノードＡをリセットするリセット動作および光電変換部リセット動作を行う。
【０１５１】
時刻ｔ２３において、ｎ行目およびｎ＋１行目の電位制御部１０８Ｂは、電位ＶｐＢが、電位Ｖ２から電位Ｖ３となり、ｎ行目およびｎ＋１行目の駆動パルスｐＲＥＳ２は、ＬレベルからＨレベルとなる。そして、時刻ｔ２４に、ｎ行目およびｎ＋１行目の電位制御部１０８Ｂは、電位ＶｐＢが、電位Ｖ３から電位Ｖ１となり、ｎ行目およびｎ＋１行目の駆動パルスｐＲＥＳ２は、ＨレベルからＬレベルとなる。
【０１５２】
期間ｔ２３−ｔ２４において、入力ノードＢをリセットするリセット動作および光電変換部リセット動作を行う。
【０１５３】
時刻ｔ２４において、ｎ行目およびｎ＋１行目の電位制御部１０８Ａは、電位ＶｐＡが、電位Ｖ１から電位Ｖ２となる。
【０１５４】
期間ｔ２２−ｔ２４は前述の第３期間に相当する。
【０１５５】
さらに時刻ｔ２４において、駆動パルスｐＳＥＬ１（ｎ）がＨレベルになり、ｎ行目の画素行が選択され、駆動パルスｐＲＥＳ１（ｎ）がＨレベルになる。時刻ｔ２５において、駆動パルスｐＲＥＳ１（ｎ）がＬレベルになる。期間ｔ２４−ｔ２５にｎ行目の画素の入力ノードＡがリセット電圧Ｖｒｅｓとなる。
【０１５６】
時刻ｔ２６において駆動パルスｐＴＮ１がＨレベルになり、時刻ｔ２７においてＬレベルになる。これにより、増幅トランジスタ１６１Ａの閾値ばらつきを含む信号Ｎが、列回路１４０の容量３２１に保持される。
【０１５７】
時刻ｔ２８において、電位制御部１０８Ａ（ｎ）は、電位ＶｐＡを、電位Ｖ２から電位Ｖ３にする。時刻ｔ２９において、電位制御部１０８Ａ（ｎ）は、電位ＶｐＡを電位Ｖ３から電位Ｖ２にする。信号電荷が光電変換層１０３から上部電極１０１に排出されたことに対応して画素電極１０５Ａの電位が上昇する。この上昇分は光電変換層１０３が排出した信号電荷に基づく電位に対応する。これにより、増幅トランジスタ１６１Ａは、光電変換層１０３に蓄積した信号電荷量に基づいた信号を信号線１３０Ａに排出する。
【０１５８】
時刻ｔ３０において、駆動パルスｐＴＳ１がＨレベルになり、時刻ｔ３１においてＬレベルになる。これにより、ｎ行目の入力ノードＡの電位と増幅トランジスタ１６１Ａの閾値ばらつきとを含む信号Ｓ＋Ｎが、列回路１４０Ａの容量３２０に保持される。
【０１５９】
時刻ｔ３２において、駆動パルスｐＳＥＬ１（ｎ）がＬレベルになり、ｎ行目の画素行の選択が終了し、時刻ｔ３３おいて、駆動パルスｐＳＥＬ１（ｎ＋１）がＨレベルになり、ｎ＋１行目の画素行が選択される。
【０１６０】
期間ｔ３２−ｔ３３において、駆動パルスＣＳＥＬ１に基づいて、ｎ行目の各画素の信号を列ごとに出力アンプ部２０３Ａに出力される。出力アンプ部２０３Ａは、信号Ｓ＋Ｎと信号Ｎとの差分を、アナログデジタル変換部２０４Ａを介して出力端子ＤＯＵＴ１から出力する。
【０１６１】
時刻ｔ３３以降、ｎ＋１行目以降の画素１００および列回路１４０Ａからの信号の出力が行われる。この動作は期間ｔ２４―ｔ３２と同様のため、説明を省略する。
【０１６２】
期間ｔ３４―ｔ３５に、駆動パルスｐＲＥＳ１をオン状態とし、ｎ行目およびｎ＋１行目の入力ノードＡの電位をリセットするリセット動作を行う。
【０１６３】
また、時刻ｔ３４にｎ行目およびｎ＋１行目の電位制御部１０８Ａの電位ＶｐＡが電位Ｖ２から電位Ｖ３となる。時刻ｔ３５において、電位制御部１０８Ａの電位ＶｐＡが電位Ｖ３から、電位Ｖ１となり、電位制御部１０８Ｂの電位が電位Ｖ１から、電位Ｖ２になる。
【０１６４】
期間ｔ３４−３５において、増幅トランジスタ１６１の入力ノードＡをリセットするリセット動作および光電変換部リセット動作を行う。
【０１６５】
期間ｔ２４−ｔ３５は、前述の第１期間に相当する。本実施例の構成においても、信号出力回路１０９Ａから信号を出力する期間に光電変換層１０３で生じた電荷を、光電変換層１０３であって、絶縁膜２１３に接する領域で収集することが可能となる。
【０１６６】
期間ｔ３５−ｔ３７は、前述の第２期間に相当する。期間ｔ３５−ｔ３７において、電位制御部１０８Ａ、信号出力回路１０９Ａ、列回路１４０Ａの駆動タイミングは、期間ｔ２４−ｔ３５における電位制御部１０８Ｂ、信号出力回路１０９Ｂ、列回路１４０Ｂの駆動タイミングに相当する。また、期間ｔ３５−ｔ３７において、電位制御部１０８Ｂ、信号出力回路１０９Ｂ、列回路１４０Ｂの駆動タイミングは、期間ｔ２４−ｔ３５における電位制御部１０８Ａ、信号出力回路１０９Ａ、列回路１４０Ａの駆動タイミングに相当する。
【０１６７】
信号出力回路１０９Ｂから信号を出力する期間に光電変換層１０３で生じた電荷を、光電変換層１０３であって、絶縁膜２１３に接する領域で収集することが可能となる。
【０１６８】
本実施例の構成によれば、画素から信号を出力する期間に光電変換層１０３に生じる信号電荷を利用することが可能となる。
【０１６９】
（実施例３）
図１３、図１４を用いて本実施例の光電変換装置を説明する。本実施例の光電変換装置は、図１、図３で示した構成とすることができる。図１〜１２と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。
【０１７０】
図１３に本実施例に係る画素１００の等価回路図である。図１３に示すように本実施例は、上部電極１０１と光電変換層１０３を挟んで対向する位置であって、画素電極１０５Ａと画素電極１０５Ｂとの間に、補助電極１２９が配される。補助電極１２９は、電位制御部１１３に接続され、電位制御部１１３は、補助電極１２９に電位Ｖｃ（例えば２．４Ｖ）を供給する。電位Ｖｃは、電位Ｖ１よりも低い電位であって、電位Ｖ３よりも高い電位である。
【０１７１】
図１４を用いて本実施例における光電変換装置の駆動タイミングについて説明する。ここでは、補助電極１２９に電位Ｖｃが供給される点で図８の駆動タイミング図と異なる。
【０１７２】
図１４に示すように、すべての期間に電位制御部１１３は、補助電極１２９に電位Ｖｃを与える。
【０１７３】
画素電極１０５Ａ／１０５Ｂの一方の画素電極において光電変換動作を行い、他方の画素電極においてシャッタ動作を行うときに、光電変換層１０３で生じた電荷が光電変換動作を行っている画素電極１０５へ収集されやすいように電位が制御される。言い換えると、シャッタ動作を行っている画素電極１０５へ電荷が移動しないように電位制御部１０８が画素電極１０５の電位を制御する。
【０１７４】
これにより、一方の画素電極において光電変換動作を行い、他方の画素電極でシャッタ動作を行うときに、光電変換層１０３で生じた信号電荷の画素電極１０５Ａおよび画素電極１０５Ｂの振り分けを行いやすくすることが可能である。
【０１７５】
なお、本実施例の構成はすべての実施例に適用することが可能である。
【０１７６】
（実施例４）
図１５、図１６を用いて本実施例の光電変換装置を説明する。本実施例の光電変換装置は、図１、図３で示した構成とすることができる。図１〜８、１３、１４と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。
【０１７７】
実施例１と同じ部分については、説明を省略する。本実施例は、信号出力回路１０９Ａおよび信号出力回路１０９Ｂが、図２のリセットトランジスタ１８１Ａ／１８１Ｂを有さない。そのため、本実施例において信号蓄積期間の開始は、図５の光電変換部リセット動作を行うことによって開始する。
【０１７８】
図１６に本実施例の駆動タイミング図を示す。図１６の期間ｔ４１−ｔ４２および期間ｔ４５−ｔ４６は、図８の期間ｔ１−ｔ２および期間ｔ１３−ｔ１４に対応する。また、図１６の期間ｔ４３−ｔ４４および期間ｔ４７−ｔ４８は、図８の期間ｔ３−ｔ４および期間ｔ１５−ｔ１６に対応する。
【０１７９】
ここでは、期間ｔ４１−４２および期間ｔ４５−４６において、電位制御部１０８Ａの電位ＶｐＡを電位Ｖ２から電位３とし、電位Ｖ３から電位Ｖ１とすることで光電変換部リセット動作を行っている。この光電変換部リセット動作によって、光電変換層１０３および入力ノードＡの電位のリセットを行う。
【０１８０】
また、期間ｔ４３−４４および期間ｔ４７−４８において、電位制御部１０８Ｂの電位ＶｐＢを電位Ｖ２から電位３とし、電位Ｖ３から電位Ｖ１とすることで光電変換部リセット動作を行っている。この光電変換部リセット動作によって、光電変換層１０３および入力ノードＢの電位のリセットを行う。
【０１８１】
その他の動作は図８と同様である。
【０１８２】
以上のように、本実施例のように、各信号出力回路１０９がリセットトランジスタ１８１を有さない場合に、増幅トランジスタ１６１の入力ノードのリセット動作は、図５の光電変換部リセット動作を利用することで可能となる。
【０１８３】
本実施例の構成によれば、リセットトランジスタ１８１を配さないため信号出力回路１０９Ａ／１０９Ｂの面積を小さくすることが可能である。また、リセットトランジスタ１８１によるリセット動作によって生じ得るリセットノイズ（ＫＴＣノイズ）を抑制することが可能となる。
【０１８４】
さらに増幅トランジスタ１６１の入力ノードＡ／Ｂが半導体基板の不純物拡散部を介さずに増幅トランジスタ１６１のゲートに接続すること可能となる。不純物拡散部は暗電流発生源になりやすい。不純物拡散領域に生じ得る暗電流の影響を抑制することが可能となる。
【０１８５】
これにより、本実施例の構成によれば、Ｓ／Ｎ比を向上することが可能となる。本構成は実施例２を除くすべての実施例に適用可能である。
【０１８６】
（実施例５）
図１７を用いて本実施例の光電変換装置を説明する。図１、３、５〜７は、実施例１と同様である。また、図１〜１４と同様の機能を有する部分には同様の符号を付し、詳細な説明は省略する。
【０１８７】
図１７に本実施例の画素１００の構成を示す。本実施例の画素１００は、リセットトランジスタ１８１において電源電圧に接続されているドレインにフィードバック回路ＦＢＡが接続されている。フィードバック回路ＦＢＡの出力は、不図示の列回路１４０の入力ノードに供給される。
【０１８８】
図１７の構成によれば、フィードバック回路ＦＢＡのレファレンス電圧Ｖｒｅｆが、リセットトランジスタ１８１のドレインに供給される。そして、リセット動作を行う際に、フィードバック回路ＦＢＡはその出力をリセット電位としてフィードバックする機能を有する。
【０１８９】
このような構成によれば、図８に示すようにリセットトランジスタ１８１を用いてリセット動作を行った際に生じ得るリセットノイズ（ＫＴＣノイズ）抑制することが可能となる。
【０１９０】
そして本実施例の構成によれば、Ｓ／Ｎ比を向上することが可能となる。本実施例は、実施例４を除くすべての実施例に適用可能である。
【０１９１】
（実施例６）
本発明に係る撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図１８に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。
【０１９２】
図１８において、１００１はレンズの保護のためのバリア、１００２は被写体の光学像を光電変換装置１００４に結像させるレンズ、１００３はレンズ１００２を通った光量を可変するための絞りである。１００４は上述の各実施例で説明した光電変換装置であって、レンズ１００２により結像された光学像を画像データとして変換する。ここで、光電変換装置１００４の半導体基板にはＡＤ変換部が形成されているものとする。１００７は光電変換装置１００４より出力された撮像データに各種の補正やデータを圧縮する信号処理装置である。
【０１９３】
光電変換装置１００４において、画素１００は、１つのマイクロレンズに対し、光電変換部１２０Ａと、光電変換部１２０Ｂが対応するように設けられていている。そして、信号処理装置１００７は、光電変換部１２０Ａが生成した電荷に基づく信号と、光電変換部１２０Ｂで生成した電荷に基づく信号とを処理する。これにより、光電変換装置１００４から被写体までの距離情報を取得することができる。
【０１９４】
なお、１つのマイクロレンズに対し、さらに多くの光電変換部が設けられた画素を有する光電変換装置１００４から被写体までの距離情報を取得してもよい。その場合に、信号処理装置１００７は、１つのマイクロレンズに対応して設けられた複数の光電変換部の一部の光電変換部が生成した電荷に基づく信号と、他の一部の光電変換部が生成した電荷に基づく信号とを用いる。または、他の一部の光電変換部が生成した電荷に基づく信号を、複数の光電変換部が生成した電荷の和に基づく信号から、一部の光電変換部が生成した電荷に基づく信号を差し引くことで得るようにしてもよい。
【０１９５】
そして、図１８において、１００８は光電変換装置１００４および信号処理装置１００７に、各種タイミング信号を出力するタイミング発生部、１００９はデジタルスチルカメラ全体を制御する全体制御部である。
【０１９６】
１０１４は電位制御部で、光電変換装置１００４に供給する電源の制御を行う。１０１０は画像データを一時的に記憶する為のフレームメモリ部、１０１１は記録媒体に記録または読み出しを行うためのインターフェース部、１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。
【０１９７】
そして、１０１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも光電変換装置１００４と、光電変換装置１００４から出力された撮像信号を処理する信号処理装置１００７とを有すればよい。
【０１９８】
本実施例では、光電変換装置１００４とＡＤ変換部とが別の半導体基板に配された構成を説明した。しかし、光電変換装置１００４とＡＤ変換部とが同一の半導体基板に形成されていてもよい。また、光電変換装置１００４と信号処理装置１００７とが同一の半導体基板に形成されていてもよい。
【０１９９】
光電変換システムにおいて、本発明に係る各実施例を適用することにより、ノイズの低減された画像を取得することができる。
【符号の説明】
【０２００】
１０１  上部電極
１０３  光電変換層
１０５Ａ  画素電極
１０５Ｂ  画素電極
１０９Ａ  信号出力回路
１０９Ｂ  信号出力回路
１６１Ａ  増幅トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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