(57)【要約】【課題】保護回路における電力損失を抑制する。【解決手段】保護回路１０は、容量素子１１，１２を有する。容量素子１１は、回路素子２０の端子２０ａに印加される電圧Ｖの増加に伴って容量値Ｃ（Ｖ）が増加する容量素子である。容量素子１２は、端子２０ａと基準電位である端子１０ａとの間に、容量素子１１と直列に接続され、電圧Ｖが第１の値に達するまでは容量値Ｃ（Ｖ）よりも大きい固定の容量値Ｃｃをもち、回路素子２０よりも大きい耐圧特性を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
回路素子の第１の端子に印加される第１の電圧の増加に伴って第１の容量値が増加する第１の容量素子と、
前記第１の端子と基準電位である第２の端子との間に、前記第１の容量素子と直列に接続され、前記第１の電圧が第１の値に達するまでは前記第１の容量値よりも大きい固定の第２の容量値をもち、前記回路素子よりも大きい耐圧特性を備えた第２の容量素子と、
を有することを特徴とする保護回路。
【請求項２】
前記第１の容量値は、前記第１の電圧の増加に伴って増加の傾きが増し、
前記第１の容量素子と前記第２の容量素子の合成容量値は、前記第１の電圧の減少に伴って前記第１の容量値に収束していき、前記第１の電圧の増加に伴って、前記第２の容量値に収束していく電圧特性を示す、
ことを特徴とする請求項１に記載の保護回路。
【請求項３】
前記合成容量値の前記電圧特性が前記第２の容量値に収束する特性に変化する変曲点に基づいて決定される前記第１の電圧の第２の値が、前記回路素子において許容される前記第１の電圧の上限値に対応するように、前記第１の容量素子の特性及び前記第２の容量値が決定されている、
ことを特徴とする請求項２に記載の保護回路。
【請求項４】
前記第１の容量素子と前記第２の容量素子とが直列に接続された第１の直列回路と、前記第１の直列回路に並列に接続された第１の抵抗素子とを有する第１の並列回路と、
前記第１の電圧に応じて第３の容量値が変化する第３の容量素子と、固定の第４の容量値をもつ第４の容量素子とが直列に接続された第２の直列回路と、前記第２の直列回路に並列に接続された第２の抵抗素子とを有し、前記第１の並列回路に対して直列に接続された第２の並列回路と、
を有する請求項１乃至３の何れか一項に記載の保護回路。
【請求項５】
ゲート端子に供給される高周波信号をバイアス電圧に基づいて増幅して出力する電界効果トランジスタと、
前記ゲート端子に印加されるゲート電圧の増加に伴って第１の容量値が増加する第１の容量素子と、前記ゲート電圧が第１の値に達するまでは前記第１の容量値よりも大きい固定の第２の容量値をもち、前記電界効果トランジスタよりも大きい耐圧特性を備えた第２の容量素子とが、前記ゲート端子と基準電位である端子との間に直列に接続された保護回路と、
を有することを特徴とする増幅器。
【請求項６】
スイッチング動作によりパルス状の交流信号を出力する電界効果トランジスタと、
前記電界効果トランジスタの前記スイッチング動作を制御するゲート電圧を出力する制御回路と、
前記ゲート電圧の増加に伴って第１の容量値が増加する第１の容量素子と、前記ゲート電圧が第１の値に達するまでは前記第１の容量値よりも大きい固定の第２の容量値をもち、前記電界効果トランジスタよりも大きい耐圧特性を備えた第２の容量素子とが、前記電界効果トランジスタのゲート端子と基準電位である端子との間に直列に接続された保護回路と、
を有することを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護回路、増幅器及びスイッチング電源装置に関する。
【背景技術】
【０００２】
近年、様々な分野において省エネルギー化及び小型化が進んでおり、携帯電話に代表される高周波無線通信機器や電源装置などの分野にもその影響が波及している。
例えば、高電圧で駆動するスイッチング電源装置では、高耐圧、低損失でスイッチング周波数を高周波化可能なスイッチング素子が提案されている。また、高周波無線通信用大電力増幅器でも最大発振周波数を高周波化するために高周波動作可能なトランジスタ（増幅素子）を用いることが提案されている。このようなスイッチング素子または増幅素子として、オン抵抗の小さい窒化ガリウム（ＧａＮ）などの化合物半導体を用いたトランジスタや、ゲート長を短縮したＳｉ（ケイ素）−ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが提案されている。なお、以下ではＧａＮを用いたトランジスタをＧａＮトランジスタ、ゲート長を短縮したＳｉ−ＭＯＳトランジスタを短ゲート長Ｓｉ−ＭＯＳトランジスタという。
【０００３】
ただ、ＧａＮトランジスタや短ゲート長Ｓｉ−ＭＯＳトランジスタでは、電流を制御するゲート部に印加できる電圧に上限（ゲート部の耐圧）があり、その上限は通常のＭＯＳトランジスタよりも低い。ゲート部に印加される電圧が上限を超えると、ゲート部が破壊される可能性がある。
【０００４】
従来、過電圧による回路素子の破壊問題を解決するために、ツェナーダイオードを保護したい回路素子の端子に接続することが行われている。ツェナーダイオードにツェナー電圧以上の電圧が印加されると、ツェナーダイオードに電流が流れ、保護したい素子の端子にはツェナー電圧以上の電圧が印加されないという仕組みになっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−６９７６６号公報
【特許文献２】特開２００８−１１３５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、回路素子を過電圧から保護する保護回路としてツェナーダイオードを用いる場合、ツェナーダイオードの抵抗成分により、ツェナーダイオードに電流が流れると、電力損失が生じてしまう問題があった。
【課題を解決するための手段】
【０００７】
１つの態様では、第１の容量素子と、第２の容量素子とを備える保護回路が提供される。第１の容量素子は、回路素子の第１の端子に印加される第１の電圧の増加に伴って第１の容量値が増加する。第２の容量素子は、第１の端子と基準電位である第２の端子との間に、第１の容量素子と直列に接続され、第１の電圧が第１の値に達するまでは第１の容量値よりも大きい固定の第２の容量値をもち、回路素子よりも大きい耐圧特性を備える。
【０００８】
また、１つの態様では、増幅器が提供される。また、１つの態様では、スイッチング電源装置が提供される。
【発明の効果】
【０００９】
１つの側面では、保護回路における電力損失を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態の保護回路の一例を示す図である。
【図２】スイッチング素子を過電圧から保護する保護回路を含み、スイッチング動作を検証するための検証回路の一例を示す図である。
【図３】シミュレーション結果の一例を示す図である。
【図４】保護回路としてツェナーダイオードを用いた例を示す図である。
【図５】ツェナーダイオードを用いた検証回路に対するシミュレーション結果の一例を示す図である。
【図６】第３の実施の形態のスイッチング電源装置の一例を示す図である。
【図７】１次側スイッチング部の一例を示す図である。
【図８】第４の実施の形態のスイッチング電源装置の１次側スイッチング部の一例を示す図である。
【図９】第５の実施の形態のスイッチング電源装置の１次側スイッチング部の一例を示す図である。
【図１０】制御ＩＣが出力する制御信号とＦＥＴのゲート電圧波形のシミュレーション結果の一例を示す図である。
【図１１】第６の実施の形態のスイッチング電源装置の１次側スイッチング部の一例を示す図である。
【図１２】第７の実施の形態のスイッチング電源装置の２次側スイッチング部の一例を示す図である。
【図１３】第８の実施の形態のスイッチング電源装置の２次側スイッチング部の一例を示す図である。
【図１４】第９の実施の形態のスイッチング電源装置の２次側スイッチング部の一例を示す図である。
【図１５】第１０の実施の形態の増幅器の一例を示す図である。
【図１６】各増幅器の小信号Ｓパラメータ特性の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の保護回路の一例を示す図である。
【００１２】
保護回路１０は、回路素子２０を過電圧から保護するための回路である。図１では回路素子２０の例として、前述した短ゲート長Ｓｉ−ＭＯＳトランジスタなどであるｎチャネル型のＦＥＴ（Field Effect Transistor）２１が示されている。
【００１３】
ＦＥＴ２１のゲート端子とドレイン端子との間にはその内部に容量が存在し、上限より大きいドレイン電圧がこの容量を通してゲート端子に印加されると、ゲート部が耐圧限界に達して破壊する。また、ＦＥＴ２１をスイッチング電源装置に含まれるスイッチング素子とした場合、出力電圧を一定にするためにＦＥＴ２１を制御する制御回路は、ＦＥＴ２１として、電力制御用のＳｉ−ＭＯＳトランジスタを利用することを前提に開発されている場合がある。そのため、制御回路の出力電圧の範囲は、ＧａＮトランジスタや短ゲート長Ｓｉ−ＭＯＳトランジスタのゲート部が耐えられる電圧の範囲よりも大きく、ゲート部が破壊される可能性がある。
【００１４】
今後、トランジスタ動作の高周波化が進むにつれて電流・電圧制御のためのゲート端子への印加可能な電圧の範囲は更に狭まっていくと予想される。その一方で、電力変換の高効率動作のために、スイッチング電源装置や高周波電力増幅器の取り扱うドレイン電圧は大きくなっていく。大きな電力を扱う場合、小さい電圧と大きい電流で取り扱うと、電流を流す金属配線の抵抗成分による発熱により損失が発生するが、大きい電圧と小さい電流で同一の電力を稼ぐ方が、金属配線の抵抗成分による損失を低減できるからである。更に、高電圧化は上記のように流す電流を小さくすることができるため、配線の断面積を小さくでき、その結果、小型、軽量化可能というメリットがある。
【００１５】
第１の実施の形態の保護回路１０は、上記のようなＦＥＴ２１のゲート部のみならず、過電圧が印加される可能性のある回路素子２０を保護する回路である。
保護回路１０は、電圧Ｖが印加される回路素子２０の端子２０ａ（ＦＥＴ２１のゲート端子）と、基準電位となる端子（ＧＮＤ端子）１０ａとの間に直列に接続された容量素子１１，１２を有する。図１の例では容量素子１１の一方の端子は、端子２０ａに接続され、容量素子１１の他方の端子は、容量素子１２の一方の端子に接続されている。また、容量素子１２の他方の端子は、端子１０ａに接続されている。基準電位は、例えば、０Ｖ（接地電位）で固定であるが、多少変動してもよい。
【００１６】
容量素子１１の容量値（キャパシタンス値）Ｃ（Ｖ）は、電圧Ｖの増加に伴って増加する電圧特性をもつ。第１の実施の形態の保護回路１０における容量値Ｃ（Ｖ）は、図１の曲線１１ａに示すように、電圧Ｖの増加とともに増加の傾きが増す。このような容量素子１１として、例えば、ＰＮ接合ダイオード、ＭＯＳダイオード、ショットキーダイオードなどを用いることができる。ＰＮ接合ダイオードの容量値Ｃ（Ｖ）は、式（１）のように表すことができる。
【００１７】
【数１】
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【００１８】
式（１）において、Ｃｊは、ＰＮ接合ダイオードに含まれるＰＮ接合の接合容量値である。
一方、容量素子１２は、固定の容量値Ｃｃをもつ。容量値Ｃｃは、電圧Ｖが電圧Ｖ１に達するまでは容量値Ｃ（Ｖ）よりも大きい。また、容量素子１２は、回路素子２０よりも大きな耐圧特性（電圧に対する耐性）を備えている。容量素子１２として、例えば、セラミック製容量素子などを用いることができる。
【００１９】
容量素子１１と容量素子１２の合成容量値Ｃｚは、式（２）のように表すことができる。
【００２０】
【数２】
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【００２１】
図１の曲線１３ａのように合成容量値Ｃｚは、電圧Ｖの減少に伴って容量値Ｃ（Ｖ）に収束していき、電圧Ｖの増大に伴って、直線１２ａで表される容量値Ｃｃに収束していく電圧特性を示す。言い換えると、合成容量値Ｃｚの最小値は、容量値Ｃ（Ｖ）の最小値と一致し、合成容量値Ｃｚの最大値は、容量値Ｃｃと一致する。
【００２２】
なお、図１の閾値電圧Ｖｔｈは、合成容量値Ｃｚの曲線１３ａの電圧特性が容量値Ｃｃに収束する特性に変化する変曲点１４ａにおける接線１４ｂが、横軸に交わったところの電圧値を示している。
【００２３】
合成容量値Ｃｚは、閾値電圧Ｖｔｈを超えるまでは、容量値Ｃｃよりも十分小さくなり、閾値電圧Ｖｔｈを超えると、容量値Ｃ（Ｖ）が大きくなればなるほど近似的に容量値Ｃｃに一致することになる。
【００２４】
例えば、このような閾値電圧Ｖｔｈが、回路素子２０において許容される電圧Ｖの上限値に対応するように、容量値Ｃｃと容量素子１１の特性（例えば、接合容量値Ｃｊ）が決定される。以下では閾値電圧Ｖｔｈと回路素子２０において許容される電圧Ｖの上限値とが一致するものとして説明するが、必ずしも一致しなくてもよく、例えば、変曲点１４ａにおける電圧値が上限値になるようにしてもよい。
【００２５】
このような保護回路１０において、電圧Ｖが閾値電圧Ｖｔｈよりも小さいときには、合成容量値Ｃｚは、容量値Ｃｃよりも十分小さくなり、ほぼ容量値Ｃ（Ｖ）となる。つまり、容量素子１１が支配的になり、電圧Ｖのほとんどが容量素子１１に印加される。そして電圧Ｖに応じた電圧が回路素子２０に印加され、回路素子２０が動作する。
【００２６】
一方、電圧Ｖが閾値電圧Ｖｔｈよりも大きくなる場合、合成容量値Ｃｚが増加して容量値Ｃｃに近くなる。このとき、容量素子１２の充電はなかなか完了せず、電荷が容量素子１２へ流れ続ける。そのため、回路素子２０に印加される電圧Ｖが増加せず、回路素子２０は過電圧から保護される。
【００２７】
また、過電圧印加時に電荷が流れ込む素子である容量素子１２の抵抗成分は、ツェナーダイオードなどに比べて十分小さいため（ほとんど無視できるため）、電力損失を抑制できる。また、抵抗成分による電圧降下も無視できるため、回路素子２０に印加される電圧Ｖの上昇も抑制できる。
【００２８】
なお、ＰＮ接合ダイオードのような容量素子１１だけを設けた場合、流せる電流の上限があるため印加できる電圧の上限も過電圧よりも小さいことがある。第１の実施の形態の保護回路１０では、上記のような容量素子１２を設けることで、電圧Ｖが過電圧となると、容量素子１２が支配的になり、電圧Ｖのほとんどが容量素子１２に印加され、容量素子１１は破壊されない。
【００２９】
また、電圧Ｖの増加に伴って容量値Ｃ（Ｖ）の増加の傾きが増加する容量素子１１を用いることで、電圧Ｖが過電圧（例えば、閾値電圧Ｖｔｈ）より小さいときには、合成容量値Ｃｚを容量値Ｃｃよりも十分小さくできる。そのため、充電が比較的速く完了し、回路素子２０に電圧Ｖが供給されるため、回路素子２０の動作開始が遅延することが抑制される。
【００３０】
なお、上記の説明では、ＰＮ接合ダイオードの容量値Ｃ（Ｖ）を式（１）のように表したが、以下の式（３）のように表すこともできる。
【００３１】
【数３】
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【００３２】
式（３）において、φ0は、ゼロ電圧接合電位（バイアス電圧をかけないときの接合電位）であり、ｍは係数である。
また、容量素子１１として、ＭＯＳダイオードを用いることもできる。その場合、容量値Ｃ（Ｖ）は、以下の式（４）のように表すことができる。
【００３３】
【数４】
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【００３４】
式（４）において、ｕｂはバルク半導体（ＭＯＳダイオードの基板部分）の基準電位、ｖｓは表面電位、ＳはＭＯＳダイオードの素子面積、εsはバルク半導体の誘電率、ε0は真空の誘電率である。また、式（４）において、ｎbはバルク半導体に存在するｎ型キャリアの数、ｐbはバルク半導体に存在するｎ型キャリアの数、ｋBはボルツマン定数、Ｔは絶対温度である。なお、バルク半導体がｎ型の場合には、ｎbは、ＮD（ｎ型不純物のドーピング濃度）で近似でき、ＮD＞＞ｐbなのでｐbは無視できる。
【００３５】
また、ｎ型基板を用いたＭＯＳダイオードの容量値Ｃ（Ｖ）は、以下の式（５）で表すこともできる。
【００３６】
【数５】
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【００３７】
式（５）において、ＷはＭＯＳダイオードの素子幅、ｑは素電荷量、ＶTHは電荷生成開始電圧、ｎは係数である。
また、ＭＯＳダイオードにおいて、非常に強い反転層が形成された場合、容量値Ｃ（Ｖ）は以下の式（６）で表すことができる。
【００３８】
【数６】
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【００３９】
式（６）において、ＣBはゼロ電圧不変容量である。
なお、図１の容量素子１１と容量素子１２は互いに入れ替わってもよい。すなわち容量素子１２の一端を端子２０ａに接続し、容量素子１２の他端を容量素子１１の一端に接続し、容量素子１１の他端をＧＮＤ端子１０ａに接続するようにしてもよい。この点は、以下に示す他の実施の形態でも同様である。
【００４０】
また、上記のような保護回路１０を、ゲート側の代わりに、ドレイン側に接続するようにしてもよい。例えば、容量素子１１，１２による直列回路を、ＦＥＴ２１のドレイン端子とＧＮＤ端子１０ａとの間に接続するようにしてもよい。また、ゲート側とドレイン側の両方に保護回路１０を設けてもよい。この点は、以下に示す他の実施の形態でも同様である。
【００４１】
（第２の実施の形態）
図２は、スイッチング素子を過電圧から保護する保護回路を含み、スイッチング動作を検証するための検証回路の一例を示す図である。
【００４２】
検証回路３０は、入力信号源３１、配線インダクタ３２、ゲート抵抗３３、非線形容量素子３４、固定容量素子３５、ｎチャネル型のＦＥＴ３６、負荷抵抗３７、出力端子３８、直流電源３９を有する。非線形容量素子３４は、第１の実施の形態の保護回路１０の容量素子１１に対応し、固定容量素子３５は、第１の実施の形態の保護回路１０の容量素子１２に対応している。
【００４３】
入力信号源３１は、配線インダクタ３２、ゲート抵抗３３を介してＦＥＴ３６のゲート端子に接続されている。また、非線形容量素子３４と固定容量素子３５は、ＦＥＴ３６のゲート端子と基準電位であるＧＮＤ端子との間に直列に接続されている。ＦＥＴ３６のドレイン端子には出力端子３８と負荷抵抗３７の一端が接続されており、負荷抵抗３７の他端には、直流電源３９が接続されている。ＦＥＴ３６のソース端子はＧＮＤ端子に接続されている。
【００４４】
上記のような検証回路３０に対するシミュレーション結果の例を以下に示す。
なお、シミュレーション条件として、例えば、以下の条件が用いられる。
入力信号源３１は、周期が１マイクロ秒、デューティ比が５０％で、０Ｖから１０Ｖの範囲で変化する矩形電圧波形である入力電圧を出力する。配線インダクタ３２のインダクタンス値として３０ｎＨ、ゲート抵抗３３の抵抗値として１Ωが用いられる。負荷抵抗３７の抵抗値として２５Ωが用いられる。直流電源３９は４００Ｖの直流電圧を出力する。
【００４５】
非線形容量素子３４として、図１に示した閾値電圧Ｖｔｈを調整するために、例えば、ＰＮ接合ダイオードを複数直列に接続したものが用いられる。以下では、閾値電圧Ｖｔｈを約５Ｖに調整するものとする。また、１つのＰＮ接合ダイオードあたりの容量値の電圧依存性は、式（１）のようになり、接合容量値Ｃｊは１００ｐＦ程度とする。
【００４６】
固定容量素子３５として、例えば、耐圧１ｋＶ、１μＦのセラミックス製容量素子が用いられる。なお、このような耐圧及び容量値を実現できる容量素子であれば、セラミックス製容量素子に限定されない。
【００４７】
ＦＥＴ３６は、例えば、ＧａＮトランジスタである。
ＦＥＴ３６のドレイン電流ＩDSを表す式として、以下の式（７）が用いられる。
【００４８】
【数７】
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【００４９】
式（７）において、Ｋpは、相互コンダクタンスパラメータであり、４０００Ａ／Ｖ2とする。Ｗはチャネル幅スケーリング係数であり、１．０とする。Ｌはチャネル長スケーリング係数であり、１．０とする。ＬＤはドレイン領域またはソース領域の拡張領域の長さであり、０．０とする。ＶGSは、ゲート−ソース間電圧であり、ＶDSは、ドレイン−ソース間電圧である。λは、チャネル長変調パラメータであり、０．０とする。ＶT0は、閾値電圧であり、２．１Ｖとする。γはボディ効果を与える係数であり０Ｖ1/2とする。φpは、表面反転ポテンシャルであり、０．６Ｖとする。ＶBSは、基板バイアス電圧である。
【００５０】
ゲート−ソース間容量ＣGS、ゲート−ドレイン間容量ＣGDを表す式として、使用領域（ＶGSの大きさ）によって以下の式（８）が用いられる。
【００５１】
【数８】
2018093678.tif 000010
【００５２】
式（８）において、Ｖonは、ＦＥＴ３６のオン電圧である。ＣGS0は、ゼロバイアスゲート−ソース間容量であり、０．０Ｆとする。ＣGD0は、ゼロバイアスゲート−ドレイン間容量であり、０．０Ｆとする。ＣOXは、単位面積当たりの酸化膜の容量値であり、３ｎＦとする。
【００５３】
ＦＥＴ３６を表すパラメータとして、その他、種々のパラメータがあるが説明を省略する。
図３は、シミュレーション結果の一例を示す図である。図３では、上記のような条件でシミュレーションを実施したときのシミュレーション結果の例が示されている。
【００５４】
図３では、上から入力信号源３１が生成する入力電圧波形、ＦＥＴ３６のゲート端子におけるゲート電圧波形、出力端子３８における出力電圧波形、入力電力波形が示されている。横軸は時間を表し、縦軸は、入力電圧波形、ゲート電圧波形、出力電圧波形を示すグラフでは電圧を表し、入力電力波形を示すグラフでは電力を表す。
【００５５】
図３に示すように、ゲート電圧波形は、波形が立ち上がってから一定値に落ち着く。その一定値は約５Ｖであり、入力電圧波形の最大値である１０Ｖよりも約５Ｖ低減されている。また、出力電圧波形は、約４００Ｖと０Ｖの間で遷移し、ＦＥＴ３６が正しくスイッチング動作を行っていることが分かる。入力電力波形は、入力信号源３１からＦＥＴ３６のゲート端子までの間に含まれる素子によって消費される電力を示す。０μ秒から１１μ秒までの間における入力電力波形の平均値は、０．１９Ｗとなっている。
【００５６】
（比較例）
図４は、保護回路としてツェナーダイオードを用いた例を示す図である。図４において、図２と同じ要素については同一符号が付されている。
【００５７】
図４の検証回路４０では、図２に示した非線形容量素子３４と、固定容量素子３５の代わりに、ＦＥＴ３６のゲート端子とＧＮＤ端子との間に接続されたツェナーダイオード４１が設けられている。ツェナーダイオード４１のアノードは、ＧＮＤ端子に接続され、カソードは、ゲート端子に接続されている。
【００５８】
上記のような検証回路４０に対するシミュレーション結果の例を以下に示す。
なお、ツェナーダイオード４１のツェナー電圧は、４．７Ｖとする。その他のシミュレーション条件は、検証回路３０に対するシミュレーション条件と同じである。
【００５９】
図５は、ツェナーダイオードを用いた検証回路に対するシミュレーション結果の一例を示す図である。
図５では、上から入力信号源３１が生成する入力電圧波形、ＦＥＴ３６のゲート端子におけるゲート電圧波形、出力端子３８における出力電圧波形、入力電力波形が示されている。横軸は時間を表し、縦軸は、入力電圧波形、ゲート電圧波形、出力電圧波形を示すグラフでは電圧を表し、入力電力波形を示すグラフでは電力を表す。
【００６０】
図５に示すように、ゲート電圧波形の最大値は約５Ｖであり、入力電圧波形の最大値である１０Ｖよりも約５Ｖ低減されている。しかしながら、０μ秒から１１μ秒までの間における入力電力波形の平均値は、８．３９Ｗとなっている。
【００６１】
上記のシミュレーション結果から、保護回路として非線形容量素子３４と固定容量素子３５を直列に接続した回路を用いることで、上記のように保護回路とツェナーダイオードを用いた場合に比べて、消費電力（電力損失）が約１／４４倍に低減することがわかる。
【００６２】
以下、上記のような非線形容量素子と固定容量素子を直列に接続した保護回路を、スイッチング電源装置に適用する例を説明する。
（第３の実施の形態）
図６は、第３の実施の形態のスイッチング電源装置の一例を示す図である。
【００６３】
スイッチング電源装置５０は、交流電源６０から供給される交流電圧を、直流電圧に変換して機器６１へ供給する装置であり、整流部５１、１次側スイッチング部５２、絶縁変圧部５３、２次側スイッチング部５４、非接触結合部５５を有する。
【００６４】
整流部５１は、交流電圧を整流し、整流信号を出力する。
１次側スイッチング部５２は、整流信号をスイッチング動作によりパルス波の交流信号に変換する。また１次側スイッチング部５２は、２次側スイッチング部５４で生成される直流電圧を、非接触結合部５５を介して受ける。そして、１次側スイッチング部５２は、その直流電圧に基づいて、交流信号の波形（スイッチング波形）の周期に対するスイッチのオン時間の割合（デューティ比）を適切な値へ調整する。
【００６５】
絶縁変圧部５３は、パルス波の交流信号を変圧する。
２次側スイッチング部５４は、変圧された交流信号を同期整流して、直流電流、直流電圧を生成して、機器６１に供給する。
【００６６】
非接触結合部５５は、直流電圧を１次側スイッチング部５２にフィードバックする。
図７は、１次側スイッチング部の一例を示す図である。
１次側スイッチング部５２は、電圧分圧器７０、整流器７１、制御ＩＣ（Integrated Circuit）７２、電流検出器７３、ゲート抵抗７４、ＦＥＴ７５、非線形容量素子７６、固定容量素子７７を有する。
【００６７】
電圧分圧器７０は、整流部５１が出力する整流信号を分圧して、制御ＩＣ７２の電源電圧を生成する。
整流器７１は、変圧されたパルス波の交流信号の一部を整流して、制御ＩＣ７２の電源電圧を生成する。
【００６８】
制御ＩＣ７２は、電源電圧が動作可能な電圧に達すると、スイッチング素子であるＦＥＴ７５のオン・オフのタイミングを制御する制御信号（ゲート電圧）を出力する。制御ＩＣ７２は、例えば、Ｓｉ−ＭＯＳＦＥＴ用に利用されている、ゲート駆動用の、０Ｖから１０Ｖの範囲で変化する矩形波である制御信号を出力する。
【００６９】
また、制御ＩＣ７２は、２次側スイッチング部５４で生成される直流電圧を、非接触結合部５５を介して受ける。そして、１次側スイッチング部５２は、その直流電圧に基づいて、スイッチング波形の周期に対するＦＥＴ７５のオン時間の割合を適切な値へ調整する。さらに、制御ＩＣ７２は、電流検出器７３が検出した電流が異常値であるときには、例えば、スイッチング動作を停止する。
【００７０】
電流検出器７３は、ＦＥＴ７５のソース端子に流れる電流の値を検出して、検出した電流の値を制御ＩＣ７２に通知する。
ゲート抵抗７４は、ＦＥＴ７５のゲート端子に接続されている抵抗である。
【００７１】
ＦＥＴ７５は、スイッチング動作によりパルス状の交流信号を出力する。ＦＥＴ７５は、例えば、耐圧が６５０Ｖ、推奨ゲート入力最大電圧が６Ｖ、閾値電圧が２Ｖ程度のノーマリーオフ型ＧａＮトランジスタである。ＦＥＴ７５のドレイン端子は、絶縁変圧部５３に接続されており、ＦＥＴ７５のソース端子は、電流検出器７３に接続されている。なお、ＦＥＴ７５は、ＧａＮトランジスタに限定されず、Ｓｉ−ＭＯＳＦＥＴや、ＧａＡｓ（ガリウムヒ素）を用いたＦＥＴなどであってもよい。
【００７２】
非線形容量素子７６は、図２に示した非線形容量素子３４に対応している。非線形容量素子７６として、例えば、１０ｐＦから１００００ｐＦの接合容量値Ｃｊを有するＰＮ接合ダイオードを５つ並列にした回路が用いられる。非線形容量素子７６としてＭＯＳダイオードなどを用いることもできる。非線形容量素子７６の一端は、制御ＩＣ７２の出力端子に接続されているとともに、ゲート抵抗７４を介してＦＥＴ７５のゲート端子に接続されている。非線形容量素子７６の他端は、固定容量素子７７の一端に接続されている。
【００７３】
固定容量素子７７は、図２に示した固定容量素子３５に対応している。固定容量素子７７は、例えば、２５０Ｖ程度の耐圧特性をもち、１μＦ程度の容量値をもつセラミックス製の容量素子などである。固定容量素子７７の他端はＧＮＤ端子に接続されている。
【００７４】
非線形容量素子７６の容量値と固定容量素子７７の容量値を、Ｃ（Ｖ）、Ｃｃとする。このとき、例えば、図１に示した閾値電圧Ｖｔｈが、ＦＥＴ７５の推奨ゲート入力最大電圧（ゲート部の耐圧に相当する）に対応するように、直列接続するＰＮ接合ダイオードの数や接合容量値Ｃｊ、容量値Ｃｃが設定される。
【００７５】
このような１次側スイッチング部５２では、制御ＩＣ７２が出力する制御信号の電圧が、ＦＥＴ７５の推奨ゲート入力最大電圧よりも大きくなる可能性がある。しかし、非線形容量素子７６と固定容量素子７７が設けられていることにより、制御信号の電圧が閾値電圧Ｖｔｈを超えると、固定容量素子７７に対して電荷が流れ続け、ＦＥＴ７５のゲート電圧が過電圧になることが抑制される。また、固定容量素子７７には抵抗成分が少ないため、電力損失を抑制できる。
【００７６】
また、制御ＩＣ７２として、電力制御用のＳｉ−ＭＯＳＦＥＴ用に利用されているものを用いることができるため、ゲート部の耐圧が電力制御用のＳｉ−ＭＯＳＦＥＴと比べて小さいＦＥＴ用に新たに制御ＩＣを開発しなくてもよくなる。
【００７７】
（第４の実施の形態）
図８は、第４の実施の形態のスイッチング電源装置の１次側スイッチング部の一例を示す図である。図８において、図７に示した１次側スイッチング部５２と同様の要素については同一符号が付されている。
【００７８】
１次側スイッチング部５２ａは、図７に示した１次側スイッチング部５２のＦＥＴ７５の代わりに、カスコード接続された２つのＦＥＴ７５ａ，７５ｂが用いられている。
ＦＥＴ７５ａとして、例えば、閾値電圧が−１０Ｖ程度で、耐圧が約６５０Ｖ、オン抵抗が１５０ｍΩ〜２５０ｍΩ程度のノーマリーオン型のＧａＮトランジスタが用いられる。ＦＥＴ７５ａのドレインは、絶縁変圧部５３に接続されており、ＦＥＴ７５ａのソースは、ＦＥＴ７５ｂのドレインに接続されている。ＦＥＴ７５ａのゲートはＦＥＴ７５ｂのソース及び電流検出器７３に接続されている。
【００７９】
ＦＥＴ７５ｂは、ノーマリーオフを実現するために、ＦＥＴ７５ａに対してカスコード接続されている。例えば、ＧａＮトランジスタであるＦＥＴ７５ａの高速性を生かすために、ＦＥＴ７５ｂとして、例えば、ゲート長を通常の６５０Ｖ耐圧のトランジスタに比べて短くして入力容量を小さくした短ゲート長Ｓｉ−ＭＯＳトランジスタが用いられる。例えば、１００Ｖ程度の耐圧、数ｍΩ程度のオン抵抗をもつ短ゲート長Ｓｉ−ＭＯＳトランジスタが用いられる。
【００８０】
１次側スイッチング部５２ａでは、このような短ゲート長のＦＥＴ７５ｂのゲート端子に、制御ＩＣ７２が出力する制御信号が供給される。例えば、制御ＩＣ７２が出力する０Ｖから１０Ｖの範囲で変化する矩形波である制御信号がそのままゲート端子に供給される場合、ゲート部が破壊される可能性がある。しかし、図８に示すような１次側スイッチング部５２ａでは、制御信号の電圧が閾値電圧Ｖｔｈを超えると、固定容量素子７７に対して電荷が流れ続け、ＦＥＴ７５ｂのゲート電圧が過電圧になることが抑制され、ゲート部が破壊されることを防止できる。また、固定容量素子７７には抵抗成分が少ないため、電力損失を抑制できる。
【００８１】
（第５の実施の形態）
図９は、第５の実施の形態のスイッチング電源装置の１次側スイッチング部の一例を示す図である。図９において、図７に示した１次側スイッチング部５２と同様の要素については同一符号が付されている。
【００８２】
１次側スイッチング部５２ｂは、非線形容量素子７６と固定容量素子７７とによる直列回路に並列に接続された抵抗素子７８を有する。また、制御ＩＣ７２の出力端子に固定容量素子７９と非線形容量素子８０とによる直列回路が接続されており、その直列回路に並列に抵抗素子８１が接続されている。
【００８３】
抵抗素子７８は、例えば、１ｋΩから１００ｋΩの抵抗値をもつ。
固定容量素子７９は、例えば、１０ｐＦから１００００ｐＦ程度の容量値をもつ。
非線形容量素子８０は、例えば、オン電圧が０．７Ｖから１．０Ｖで、逆方向耐圧が１０Ｖ以上で、接合容量値Ｃｊが１０ｐＦから１００００ｐＦ程度のＰＮ接合ダイオードまたはショットキーダイオードなどである。
【００８４】
抵抗素子８１は、例えば、１ｋΩから１００ｋΩの抵抗値をもつ。
このように、１次側スイッチング部５２ｂは、非線形容量素子７６と固定容量素子７７とによる直列回路と、その直列回路に並列に接続された抵抗素子７８とを有する並列回路を有する。また、１次側スイッチング部５２ｂは、非線形容量素子８０と固定容量素子７９とによる直列回路と、その直列回路に並列に接続された抵抗素子８１とを有する並列回路を有する。そして、これら２つの並列回路は直列に接続されている。
【００８５】
このような構成により、抵抗素子７８，８１の抵抗値と、固定容量素子７９の容量値、非線形容量素子８０の接合容量値Ｃｊの選択を変更することで、ＦＥＴ７５のゲート電圧の過渡応答の時定数を変えることができる。
【００８６】
例えば、ＦＥＴ７５として、閾値電圧が小さいトランジスタ（例えば、閾値電圧が２Ｖ程度のノーマリーオフ型ＧａＮトランジスタ）を用いる場合、ノイズなどの影響でＦＥＴ７５をスイッチオフ状態に制御したにもかかわらず、オン状態になる可能性がある。そこで、上記の時定数を変えることで、スイッチオフ時にゲート電圧が０Ｖ以下にアンダーシュートするように制御でき、ＦＥＴ７５を確実にオフさせることができる。
【００８７】
図１０は、制御ＩＣが出力する制御信号とＦＥＴのゲート電圧波形のシミュレーション結果の一例を示す図である。横軸は時間を表し、縦軸は電圧を表す。
図１０には、制御ＩＣ７２が出力する０Ｖから１０Ｖの範囲で変化する矩形波である制御信号８５と、非線形容量素子８０の接合容量値Ｃｊを１ｐＦ、２１０ｐＦ、６００ｐＦとしたときのゲート電圧波形８６，８７，８８の例が示されている。
【００８８】
図１０に示すように非線形容量素子８０の接合容量値Ｃｊの変化によって、アンダーシュートの大きさとオーバーシュートの大きさを変更できる。図１０の例では、接合容量値Ｃｊを６００ｐＦとしたときのゲート電圧波形８８が、最も大きいアンダーシュートを示す。
【００８９】
以上のような１次側スイッチング部５２ｂによれば、第３の実施の形態の１次側スイッチング部５２と同様の効果が得られるとともに、ＦＥＴ７５のゲート電圧の過渡応答の時定数を調整できる。このため、図１０に示すようなアンダーシュートを実現でき、閾値電圧が小さいＦＥＴ７５を用いた場合でも、外部からのノイズによる誤動作の発生を抑制できる。
【００９０】
（第６の実施の形態）
図１１は、第６の実施の形態のスイッチング電源装置の１次側スイッチング部の一例を示す図である。図１１において、図８、図９に示した１次側スイッチング部５２ａ，５２ｂと同様の要素については同一符号が付されている。
【００９１】
１次側スイッチング部５２ｃは、図８、図９に示した１次側スイッチング部５２ａ，５２ｂを組み合わせたものである。
前述のように、ＦＥＴ７５ｂとして、例えば、短ゲート長のＦＥＴが用いられた場合、短チャネル効果によりＦＥＴ７５ｂの閾値電圧が小さくなる。このため、閾値電圧が小さいノーマリーオフ型ＧａＮトランジスタと同様に、ＦＥＴ７５ｂは、外部からのノイズによってオンしやすくなっている。
【００９２】
そこで、図１０に示したようなアンダーシュートを発生させるように時定数が調整された、非線形容量素子８０、固定容量素子７９、抵抗素子８１を設けることで、ノイズによるＦＥＴ７５ｂの誤動作の発生を抑制できる。
【００９３】
（第７の実施の形態）
ところで、上記のような過電圧保護のための非線形容量素子と固定容量素子との直列回路は、２次側スイッチング部５４にも設けてもよい。また、非線形容量素子と固定容量素子との直列回路は、２次側スイッチング部５４のみに設けてもよい。
【００９４】
図１２は、第７の実施の形態のスイッチング電源装置の２次側スイッチング部の一例を示す図である。
２次側スイッチング部５４ａは、同期整流を行う。２次側スイッチング部５４ａは、整流器９０，９１、制御ＩＣ９２、電圧検出器９３、ゲート抵抗９４、ＦＥＴ９５、非線形容量素子９６、固定容量素子９７を有する。
【００９５】
整流器９０は、変圧された交流信号を整流して、直流電流、直流電圧を生成して、機器６１に供給する。
整流器９１は、スイッチングされた電流・電圧波形を整流して直流電流・直流電圧波形へ変換して、制御ＩＣ９２に供給する。
【００９６】
制御ＩＣ９２は、電圧検出器９３で検出されるＦＥＴ９５のドレイン電圧を受け、ドレイン電圧に基づいて、ＦＥＴ９５を適切なタイミングでオン・オフする制御信号を出力する。制御ＩＣ９２は、例えば、電力制御用のＳｉ−ＭＯＳＦＥＴ用に利用されている、ゲート駆動用の、０Ｖから１０Ｖの範囲で変化する矩形波である制御信号を出力する。
【００９７】
電圧検出器９３は、ＦＥＴ９５のドレイン電圧の値を検出して、検出したドレイン電圧の値を制御ＩＣ９２に通知する。
ゲート抵抗９４は、ＦＥＴ９５のゲート端子に接続されている抵抗である。
【００９８】
ＦＥＴ９５は、例えば、耐圧が６５０Ｖ、推奨ゲート入力最大電圧が６Ｖ、閾値電圧が２Ｖ程度のノーマリーオフ型ＧａＮトランジスタなどである。ＦＥＴ９５のドレイン端子は、絶縁変圧部５３に接続されており、ＦＥＴ９５のソース端子は、ＧＮＤ端子に接続されている。なお、ＦＥＴ９５は、ＧａＮトランジスタに限定されず、Ｓｉ−ＭＯＳＦＥＴや、ＧａＡｓを用いたＦＥＴなどであってもよい。
【００９９】
非線形容量素子９６は、図２に示した非線形容量素子３４に対応している。非線形容量素子９６として、例えば、１０ｐＦから１００００ｐＦの接合容量値Ｃｊを有するＰＮ接合ダイオードを５つ並列にした回路などが用いられる。非線形容量素子９６としてＭＯＳダイオードなどを用いることもできる。非線形容量素子９６の一端は、制御ＩＣ９２の出力端子に接続されているとともに、ゲート抵抗９４を介してＦＥＴ９５のゲート端子に接続されている。非線形容量素子９６の他端は、固定容量素子９７の一端に接続されている。
【０１００】
固定容量素子９７は、図２に示した固定容量素子３５に対応している。固定容量素子９７は、例えば、２５０Ｖ程度の耐圧特性をもち、１μＦ程度の容量値をもつセラミックス製の容量素子である。固定容量素子９７の他端はＧＮＤ端子に接続されている。
【０１０１】
非線形容量素子９６の容量値と固定容量素子９７の容量値を、Ｃ（Ｖ）、Ｃｃとする。このとき、例えば、図１に示した閾値電圧Ｖｔｈが、ＦＥＴ９５の推奨ゲート入力最大電圧（ゲート部の耐圧に相当する）になるように、直列接続するＰＮ接合ダイオードの数や接合容量値Ｃｊ、容量値Ｃｃが設定される。
【０１０２】
このような２次側スイッチング部５４ａでは、制御ＩＣ９２が出力する制御信号の電圧が、ＦＥＴ９５の推奨ゲート入力最大電圧よりも大きくなる可能性がある。しかし、非線形容量素子９６と固定容量素子９７が設けられていることにより、制御信号の電圧が閾値電圧Ｖｔｈを超えると、固定容量素子９７に対して電荷が流れ続け、ＦＥＴ９５のゲート電圧が過電圧になることが抑制される。また、固定容量素子９７には抵抗成分が少ないため、電力損失を抑制できる。
【０１０３】
また、制御ＩＣ９２として、電力制御用のＳｉ−ＭＯＳＦＥＴ用に利用されているものを用いることができるため、ゲート部の耐圧が電力制御用のＳｉ−ＭＯＳＦＥＴと比べて小さいＦＥＴ用に新たに制御ＩＣを開発しなくてもよくなる。
【０１０４】
（第８の実施の形態）
図１３は、第８の実施の形態のスイッチング電源装置の２次側スイッチング部の一例を示す図である。図１３において、図１２に示した２次側スイッチング部５４ａと同様の要素については同一符号が付されている。
【０１０５】
２次側スイッチング部５４ｂは、図１２に示した２次側スイッチング部５４ａのＦＥＴ９５の代わりに、カスコード接続された２つのＦＥＴ９５ａ，９５ｂが用いられている。
ＦＥＴ９５ａとして、例えば、閾値電圧が−１０Ｖ程度で、耐圧が約６５０Ｖ、オン抵抗が１５０ｍΩ〜２５０ｍΩ程度のノーマリーオン型のＧａＮトランジスタが用いられる。ＦＥＴ９５ａのドレインは、絶縁変圧部５３に接続されており、ＦＥＴ９５ａのソースは、ＦＥＴ９５ｂのドレインに接続されている。ＦＥＴ９５ａのゲートはＦＥＴ９５ｂのソース及びＧＮＤ端子に接続されている。
【０１０６】
ＦＥＴ９５ｂは、ノーマリーオフを実現するために、ＦＥＴ９５ａに対してカスコード接続されている。例えば、ＧａＮトランジスタであるＦＥＴ９５ａの高速性を生かすために、ＦＥＴ９５ｂとして、例えば、ゲート長を通常の６５０Ｖ耐圧のトランジスタに比べて短くして入力容量を小さくした短ゲート長Ｓｉ−ＭＯＳトランジスタが用いられる。例えば、１００Ｖ程度の耐圧、数ｍΩ程度のオン抵抗をもつ短ゲート長Ｓｉ−ＭＯＳトランジスタが用いられる。
【０１０７】
２次側スイッチング部５４ｂでは、このような短ゲート長のＦＥＴ９５ｂのゲート端子に、制御ＩＣ９２が出力する制御信号が供給される。例えば、制御ＩＣ９２が出力する０Ｖから１０Ｖの範囲で変化する矩形波である制御信号がそのままゲート端子に供給される場合、ゲート部が破壊される可能性がある。しかし、図１３に示すような２次側スイッチング部５４ｂでは、制御信号の電圧が閾値電圧Ｖｔｈを超えると、固定容量素子９７に対して電荷が流れ続け、ＦＥＴ９５ｂのゲート電圧が過電圧になることが抑制され、ゲート部が破壊されることを防止できる。また、固定容量素子９７には抵抗成分が少ないため、電力損失を抑制できる。
【０１０８】
（第９の実施の形態）
図１４は、第９の実施の形態のスイッチング電源装置の２次側スイッチング部の一例を示す図である。図１４において、図１２に示した２次側スイッチング部５４ａと同様の要素については同一符号が付されている。
【０１０９】
２次側スイッチング部５４ｃは、非線形容量素子９６と固定容量素子９７とによる直列回路に並列に接続された抵抗素子９８を有する。また、制御ＩＣ９２の出力端子に固定容量素子９９と非線形容量素子１００とによる直列回路が接続されており、その直列回路に並列に抵抗素子１０１が接続されている。
【０１１０】
抵抗素子９８は、例えば、１ｋΩから１００ｋΩの抵抗値をもつ。
固定容量素子９９は、例えば、１０ｐＦから１００００ｐＦ程度の容量値をもつ。
非線形容量素子１００は、例えば、オン電圧が０．７Ｖから１．０Ｖで、逆方向耐圧が１０Ｖ以上で、接合容量値Ｃｊが１０ｐＦから１００００ｐＦ程度のＰＮ接合ダイオードまたはショットキーダイオードなどである。
【０１１１】
抵抗素子１０１は、例えば、１ｋΩから１００ｋΩの抵抗値をもつ。
このように、２次側スイッチング部５４ｃは、非線形容量素子９６と固定容量素子９７とによる直列回路と、その直列回路に並列に接続された抵抗素子９８とを有する並列回路を有する。また、２次側スイッチング部５４ｃは、非線形容量素子１００と固定容量素子９９とによる直列回路と、その直列回路に並列に接続された抵抗素子１０１とを有する並列回路を有する。そして、これら２つの並列回路は直列に接続されている。
【０１１２】
このような構成により、抵抗素子９８，１０１の抵抗値と、固定容量素子９９の容量値、非線形容量素子１００の接合容量値Ｃｊの選択を変更することで、ＦＥＴ９５のゲート電圧の過渡応答の時定数を変えることができる。
【０１１３】
例えば、ＦＥＴ９５として、閾値電圧が小さいトランジスタ（例えば、閾値電圧が２Ｖ程度のノーマリーオフ型ＧａＮトランジスタ）を用いる場合、ノイズなどの影響で、スイッチオフ状態に制御したにもかかわらず、オン状態になる可能性がある。そこで、上記の時定数を変えることで、スイッチオフ時にゲート電圧が０Ｖ以下にアンダーシュートするように制御でき、ＦＥＴ９５を確実にオフさせることができる。
【０１１４】
なお、図１４の２次側スイッチング部５４ｃにおいてもＦＥＴ９５の代わりに、図１３に示したようなカスコード接続されたＦＥＴ９５ａ，９５ｂを用いてもよい。
（第１０の実施の形態）
ところで、上記のような過電圧保護のための非線形容量素子と固定容量素子との直列回路は、増幅器に適用することもできる。
【０１１５】
図１５は、第１０の実施の形態の増幅器の一例を示す図である。図１５では４段増幅器１１０の一例が示されている。
４段増幅器１１０は、入力端子１１１から信号（例えば７０ＧＨｚから９０ＧＨｚの高周波信号）を入力し、その信号を増幅器１１２，１１３，１１４，１１５の各段で増幅し、出力端子１１６から出力する。なお、増幅器１１２〜１１５のそれぞれの小信号Ｓパラメータ特性は例えば、以下のようなものである。
【０１１６】
図１６は、各増幅器の小信号Ｓパラメータ特性の一例を示す図である。横軸は周波数［ＧＨｚ］を表し、縦軸はＳパラメータ［ｄＢ］を表す。波形１３０は、ＳパラメータＳ11の周波数特性を表し、波形１３１は、ＳパラメータＳ12の周波数特性を表し、波形１３２は、ＳパラメータＳ21の周波数特性を表し、波形１３３は、ＳパラメータＳ22の周波数特性を表す。
【０１１７】
図１５の４段増幅器１１０において、例えば、増幅器１１３は、入力整合回路１２０、バイアス回路１２１、入力整合回路１２２、ＦＥＴ１２３、出力整合回路１２４、バイアス回路１２５を有する。
【０１１８】
入力整合回路１２０は、増幅器１１２の出力インピーダンスと増幅器１１３の入力インピーダンスとの整合を行う回路であり、容量素子１２０ａ、インダクタ素子１２０ｂ，１２０ｃ，１２０ｄを有する。容量素子１２０ａの一端は、前段の増幅器１１２の出力信号が一端に供給され、容量素子１２０ａの他端は、インダクタ素子１２０ｂの一端に接続されている。インダクタ素子１２０ｂの他端は、インダクタ素子１２０ｃ，１２０ｄの一端に接続されている。インダクタ素子１２０ｃの他端は、バイアス回路１２１及び入力整合回路１２２に接続されている。
【０１１９】
バイアス回路１２１は、ＦＥＴ１２３のゲート端子に供給するバイアス電圧を生成する回路であり、容量素子１２１ａ，１２１ｂ、抵抗素子１２１ｃ、インダクタ素子１２１ｄを有する。容量素子１２１ａと抵抗素子１２１ｃの一端には、電圧Ｖｇｇが供給され、容量素子１２１ａの他端はＧＮＤ端子に接続されている。抵抗素子１２１ｃの他端は容量素子１２１ｂとインダクタ素子１２１ｄの一端に接続されている。容量素子１２１ｂの他端はＧＮＤ端子に接続されている。インダクタ素子１２１ｄの他端は、入力整合回路１２０のインダクタ素子１２０ｃの他端に接続されている。
【０１２０】
入力整合回路１２２は、増幅器１１２の出力インピーダンスと増幅器１１３の入力インピーダンスとの整合を行う回路であり、インダクタ素子１２２ａ、非線形容量素子１２２ｂ、固定容量素子１２２ｃを有する。インダクタ素子１２２ａの一端は、インダクタ素子１２０ｃ，１２１ｄの他端に接続されている。インダクタ素子１２２ａの他端は、ＦＥＴ１２３のゲート端子及び非線形容量素子１２２ｂの一端に接続されている。非線形容量素子１２２ｂの他端は固定容量素子１２２ｃの一端に接続されている。固定容量素子１２２ｃの他端はＧＮＤ端子に接続されている。
【０１２１】
ＦＥＴ１２３は、ゲート端子に供給される高周波信号をバイアス電圧に基づいて増幅して出力する。ＦＥＴ１２３として、例えば、ゲート長０．１３μｍで、ゲート幅１００μｍ程度の、ヒ化ガリウム製の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）などが用いられる。ＦＥＴ１２３のドレイン端子は、出力整合回路１２４に接続され、ＦＥＴ１２３のソース端子は、ＧＮＤ端子に接続されている。
【０１２２】
出力整合回路１２４は、増幅器１１４の入力インピーダンスと増幅器１１３の出力インピーダンスとの整合を行う回路であり、インダクタ素子１２４ａ，１２４ｂ，１２４ｃ、容量素子１２４ｄを有する。インダクタ素子１２４ａの一端は、ＦＥＴ１２３のドレイン端子に接続され、インダクタ素子１２４ａの他端は、インダクタ素子１２４ｂ，１２４ｃの一端及びバイアス回路１２５に接続されている。インダクタ素子１２４ｂの他端は、容量素子１２４ｄの一端に接続され、容量素子１２４ｄの他端は、後段の増幅器１１４に接続される。
【０１２３】
バイアス回路１２５は、ＦＥＴ１２３のドレイン端子に供給するバイアス電圧を生成する回路であり、容量素子１２５ａ、インダクタ素子１２５ｂを有する。容量素子１２５ａとインダクタ素子１２５ｂの一端には、電圧Ｖｄｄが供給され、容量素子１２５ａの他端はＧＮＤ端子に接続されている。インダクタ素子１２５ｂの他端は、出力整合回路１２４のインダクタ素子１２４ａの他端及びインダクタ素子１２４ｂ，１２４ｃの一端に接続されている。
【０１２４】
なお、増幅器１１２，１１４，１１５も増幅器１１３と同様の回路構成である。
このような４段増幅器１１０において、非線形容量素子１２２ｂは、図２に示した非線形容量素子３４に対応している。非線形容量素子１２２ｂは、例えば、オン電圧が０．７Ｖから１Ｖ程度で、接合容量値Ｃｊが１ｆＦから１００ｆＦ程度であるショットキーダイオードなどである。また、固定容量素子１２２ｃは、図２に示した固定容量素子３５に対応している。固定容量素子１２２ｃは、例えば、２Ｖ程度の耐圧特性をもつ容量素子などである。
【０１２５】
非線形容量素子１２２ｂの容量値と固定容量素子１２２ｃの容量値を、Ｃ（Ｖ）、Ｃｃとする。このとき、例えば、図１に示した閾値電圧Ｖｔｈが、ＦＥＴ１２３の推奨ゲート入力最大電圧（ゲート部の耐圧に相当する）になるように、接合容量値Ｃｊ、容量値Ｃｃが設定される。
【０１２６】
このような４段増幅器１１０では、非線形容量素子１２２ｂと固定容量素子１２２ｃが設けられていることにより、入力整合回路１２２の入力電圧が閾値電圧Ｖｔｈを超えると、固定容量素子１２２ｃに対して電荷が流れ続け、ＦＥＴ１２３のゲート電圧が過電圧になることが抑制される。また、固定容量素子１２２ｃには抵抗成分が少ないため、電力損失を抑制できる。
【０１２７】
以上、実施の形態に基づき、本発明の保護回路、増幅器及びスイッチング電源装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【０１２８】
１０  保護回路
１０ａ，２０ａ  端子
１１，１２  容量素子
１１ａ，１３ａ  曲線
１２ａ  直線
１４ａ  変曲点
１４ｂ  接線
２０  回路素子
２１  ＦＥＴ
【図１】
2018093678.tif 000011
【図２】
2018093678.tif 000012
【図３】
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【図４】
2018093678.tif 000014
【図５】
2018093678.tif 000015
【図６】
2018093678.tif 000016
【図７】
2018093678.tif 000017
【図８】
2018093678.tif 000018
【図９】
2018093678.tif 000019
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成29年4月25日(2017.4.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
前記第１の容量素子と前記第２の容量素子とが直列に接続された第１の直列回路と、前記第１の直列回路に並列に接続された第１の抵抗素子とを有する第１の並列回路と、
前記第１の電圧に応じて第３の容量値が変化する第３の容量素子と、固定の第４の容量値をもつ第４の容量素子とが直列に接続された第２の直列回路と、前記第２の直列回路に並列に接続された第２の抵抗素子とを有し、前記第１の並列回路に対して直列に接続された第２の並列回路と、を有し、
前記第２の並列回路の一端は、前記第１の並列回路の２端のうち、前記基準電位となる一端に対して反対側である他端に接続されており、
前記第２の並列回路の他端は、前記第１の端子に前記第１の電圧を印加するための第３の端子または前記第１の端子に接続されている、
請求項１乃至３の何れか一項に記載の保護回路。