(57)【要約】【課題】電源遮断時にＤＲＡＭの情報を自動的に退避することが可能な半導体装置を提供する。【解決手段】メモリセルＭＣは、ストレージノードＳＮで情報を保持するＤＲＡＭセルＤＭＣと、不揮発性メモリセルＮＶＭＣと、トランジスタＭＮｗとを有する。不揮発性メモリセルＮＶＭＣは、消去状態である第１のしきい値電圧と、書き込み状態である第２のしきい値電圧とによって情報を保持し、消去状態で書き込み電圧が印加されることで書き込み状態へ遷移する。トランジスタＭＮｗは、書き込み電圧（書き込み電圧線ＷＴＬの電圧）を不揮発性メモリセルＮＶＭＣに印加するか否かをＤＲＡＭセルＤＭＣのストレージノードＳＮの電圧レベルに応じて選択する。【選択図】図３
2018055750.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線に結合される複数のメモリセルと、
を有する半導体装置であって、
前記複数のメモリセルのそれぞれは、
ストレージノードに情報を保持するコンデンサと、第１の制御トランジスタとを含むＤＲＡＭセルと、
消去状態である第１のしきい値電圧と、書き込み状態である第２のしきい値電圧とによって情報を保持し、前記消去状態で書き込み電圧が印加されることで前記書き込み状態へ遷移する不揮発性メモリセルと、
前記書き込み電圧を前記不揮発性メモリセルに印加するか否かを前記ＤＲＡＭセルの前記ストレージノードの電圧レベルに応じて選択する第１のトランジスタと、
を有する、
半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体装置は、さらに、前記書き込み電圧が印加される書き込み電圧線を有し、
前記複数のメモリセルのそれぞれは、さらに、前記不揮発性メモリセルのゲートと前記書き込み電圧線との間に結合され、前記第１のトランジスタのオン抵抗よりも高い抵抗値を持つ抵抗素子を有し、
前記第１のトランジスタは、前記不揮発性メモリセルのゲートと基準電源電圧との間に結合され、前記ストレージノードによってオン・オフが制御される、
半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体装置は、さらに、書き戻し制御線を有し、
前記複数のメモリセルのそれぞれは、さらに、前記ストレージノードと前記不揮発性メモリセルとの間に結合され、前記不揮発性メモリセルから読み出された情報を前記書き戻し制御線の活性化に応じて前記ストレージノードへ書き戻す第２のトランジスタを有する、
半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体装置は、さらに、書き戻し制御線を有し、
前記複数のメモリセルのそれぞれは、さらに、
一端が前記ＤＲＡＭセルと同一のビット線に結合され、前記ＤＲＡＭセルと同一のワード線の活性化に応じてオンに制御される第２の制御トランジスタと、
前記第２の制御トランジスタの他端と前記不揮発性メモリセルとの間に結合され、前記不揮発性メモリセルから読み出された情報を前記書き戻し制御線の活性化に応じて前記第２の制御トランジスタへ伝送する第２のトランジスタと、
を有する、
半導体装置。
【請求項５】
複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線に結合される複数のメモリセルと、
書き戻し制御線と、
を有し、低電位側電源電圧と高電位側電源電圧とが供給される半導体装置であって、
前記複数のメモリセルのそれぞれは、
ストレージノードに情報を保持するコンデンサ、および所定のワード線の活性化に応じて所定のビット線と前記ストレージノードとを結合する第１の制御トランジスタを備えるＤＲＡＭセルと、
消去状態である第１のしきい値電圧と、書き込み状態である第２のしきい値電圧とによって情報を保持し、前記消去状態で書き込み電圧が印加されることで前記書き込み状態へ遷移する不揮発性メモリセルと、
前記書き込み電圧を前記不揮発性メモリセルに印加するか否かを前記ＤＲＡＭセルの前記ストレージノードの電圧レベルに応じて選択する第１のトランジスタと、
前記ストレージノードと前記不揮発性メモリセルとの間に結合され、前記不揮発性メモリセルから読み出された情報を前記書き戻し制御線の活性化に応じて前記ストレージノードへ書き戻す第２のトランジスタと、
を有する半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記半導体装置は、さらに、
前記書き込み電圧が印加される書き込み電圧線と、
前記不揮発性メモリセルのソース・ドレインの一方に結合される端子制御線と、
を有し、
前記複数のメモリセルのそれぞれは、さらに、前記不揮発性メモリセルのゲートと前記書き込み電圧線との間に結合され、前記第１のトランジスタのオン抵抗よりも高い抵抗値を持つ抵抗素子を有し、
前記第１のトランジスタは、前記不揮発性メモリセルのゲートと前記低電位側電源電圧との間に結合され、前記ストレージノードによってオン・オフが制御される、
半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記複数のメモリセルのそれぞれは、さらに、前記不揮発性メモリセルのソース・ドレインの他方と前記第２のトランジスタとの間に設けられ、前記不揮発性メモリセルに読み出し電流が流れるか否かに応じて前記ストレージノードの‘１’レベルまたは‘０’レベルに対応する電圧を出力するアンプ回路を有する、
半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記半導体装置は、さらに、前記不揮発性メモリセルを前記消去状態に遷移させる際の消去電圧が印加されるゲート制御線を備え、
前記複数のメモリセルのそれぞれは、さらに、前記不揮発性メモリセルのゲートと前記ゲート制御線との間に結合され、前記不揮発性メモリセルを前記消去状態に遷移させる際にオンに制御される第３のトランジスタを有する、
半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第３のトランジスタは、前記不揮発性メモリセルのゲート側をアノード、前記ゲート制御線側をカソードとするダイオード接続のトランジスタである、
半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記複数のメモリセルのそれぞれは、さらに、前記不揮発性メモリセルのゲートと前記第１のトランジスタとの間に結合され、前記不揮発性メモリセルのゲート側をアノード、前記第１のトランジスタ側をカソードとするダイオードを有する、
半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記半導体装置は、前記不揮発性メモリセルから情報を読み出す際に、前記不揮発性メモリセルのゲートに前記書き込み電圧線または前記ゲート制御線を介して前記低電位側電源電圧を印加し、前記端子制御線に所定の読み出し電圧を印加する、
半導体装置。
【請求項１２】
複数のワード線と、
複数のビット線と、
前記複数のビット線に結合され、前記複数のビット線の電圧を増幅する複数のセンスアンプ回路と、
前記複数のワード線と前記複数のビット線に結合される複数のメモリセルと、
書き戻し制御線と、
を有し、低電位側電源電圧と高電位側電源電圧とが供給される半導体装置であって、
前記複数のメモリセルのそれぞれは、
ストレージノードに情報を保持するコンデンサ、および所定のワード線の活性化に応じて所定のビット線と前記ストレージノードとを結合する第１の制御トランジスタを備えるＤＲＡＭセルと、
消去状態である第１のしきい値電圧と、書き込み状態である第２のしきい値電圧とによって情報を保持し、前記消去状態で書き込み電圧が印加されることで前記書き込み状態へ遷移する不揮発性メモリセルと、
前記書き込み電圧を前記不揮発性メモリセルに印加するか否かを前記ＤＲＡＭセルの前記ストレージノードの電圧レベルに応じて選択する第１のトランジスタと、
一端が前記所定のビット線に結合され、前記所定のワード線の活性化に応じてオンに制御される第２の制御トランジスタと、
前記第２の制御トランジスタの他端と前記不揮発性メモリセルとの間に結合され、前記不揮発性メモリセルから読み出された情報を前記書き戻し制御線の活性化に応じて前記第２の制御トランジスタへ伝送する第２のトランジスタと、
を有する、
半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記半導体装置は、前記所定のワード線のリフレッシュ動作を行う際に、前記不揮発性メモリセルから読み出した情報を前記第２のトランジスタと前記第２の制御トランジスタとを介して前記所定のビット線へ伝送し、前記所定のビット線の前記センスアンプ回路を介して前記ストレージノードへ書き戻す、
半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記半導体装置は、さらに、
前記書き込み電圧が印加される書き込み電圧線と、
前記不揮発性メモリセルのソース・ドレインの一方に結合される端子制御線と、
を有し、
前記複数のメモリセルのそれぞれは、さらに、前記不揮発性メモリセルのゲートと前記書き込み電圧線との間に結合され、前記第１のトランジスタのオン抵抗よりも高い抵抗値を持つ抵抗素子を有し、
前記第１のトランジスタは、前記不揮発性メモリセルのゲートと前記低電位側電源電圧との間に結合され、前記ストレージノードによってオン・オフが制御される、
半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記半導体装置は、さらに、前記不揮発性メモリセルを前記消去状態に遷移させる際の消去電圧が印加されるゲート制御線を備え、
前記複数のメモリセルのそれぞれは、さらに、前記不揮発性メモリセルのゲートと前記ゲート制御線との間に結合され、前記不揮発性メモリセルを前記消去状態に遷移させる際にオンに制御される第３のトランジスタを有する、
半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記複数のメモリセルのそれぞれは、さらに、前記不揮発性メモリセルのゲートと前記第１のトランジスタとの間に結合され、前記不揮発性メモリセルのゲート側をアノード、前記第１のトランジスタ側をカソードとするダイオードを有する、
半導体装置。
【請求項１７】
請求項１５記載の半導体装置において、
前記半導体装置は、前記不揮発性メモリセルから情報を読み出す際に、前記不揮発性メモリセルのゲートに前記書き込み電圧線または前記ゲート制御線を介して前記低電位側電源電圧を印加し、前記端子制御線に所定の読み出し電圧を印加する、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＤＲＡＭ（Dynamic Random Access Memory）を備える半導体装置に関する。
【背景技術】
【０００２】
例えば、特許文献１には、ＳＲＡＭ（Static Random Access Memory）セルにＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）トランジスタ等のプログラマブルトランジスタを組み合わせたＮＶＳＲＡＭが示される。具体的には、プログラマブルトランジスタのソースは、トランジスタを介してＳＲＡＭの情報保持ノードの一方に結合され、ドレインは、トランジスタを介して電源電圧に結合される。また、ＳＲＡＭの情報保持ノードの一方は、インバータを介して情報保持ノードの他方に結合される。非特許文献１には、特許文献１のインバータの代わりに、前述した情報保持ノードの一方側に設けられるプログラマブルトランジスタ等が他方側にも設けられる構成が示される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８７９２２７５号明細書
【非特許文献】
【０００４】
【非特許文献１】Michael Fliesler、他２名、“A 15ns 4Mb NVSRAM in 0.13u SONOS Technology”、2008 Joint Non-Volatile Semiconductor Memory Workshop and International Conference on Memory Technology and Design、ｐ．８３−８６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＲＡＭは、単純な構造（１Ｔｒ１Ｃ）を備え、フラッシュメモリ等のような不揮発性メモリに比べて高速化や高集積化（言い換えればビット単価の低減）が可能である。ただし、ＤＲＡＭは、揮発性メモリであるため、例えば、電源が急に遮断されたような場合に情報の消失が生じ得る。さらに、ＤＲＡＭは、例えば、単に情報を維持するだけでも、電源供給を継続しつつリフレッシュ動作を行う必要がある。その結果、例えば、リード動作およびライト動作が行われない期間であっても、電力が消費される。
【０００６】
後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態による半導体装置は、複数のワード線と、複数のビット線と、複数のワード線と複数のビット線に結合される複数のメモリセルとを有する。複数のメモリセルのそれぞれは、ストレージノードで情報を保持するＤＲＡＭセルと、不揮発性メモリセルと、第１のトランジスタとを有する。不揮発性メモリセルは、消去状態である第１のしきい値電圧と、書き込み状態である第２のしきい値電圧とによって情報を保持し、消去状態で書き込み電圧が印加されることで書き込み状態へ遷移する。第１のトランジスタは、書き込み電圧を不揮発性メモリセルに印加するか否かをＤＲＡＭセルのストレージノードの電圧レベルに応じて選択する。
【発明の効果】
【０００８】
前記一実施の形態によれば、電源遮断時にＤＲＡＭの情報を自動的に退避することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１による半導体装置が備えるメモリユニットの構成例を示す概略図である。
【図２】図１のメモリユニットを備える半導体装置の構成例を示す概略図である。
【図３】図１におけるメモリセルの構成例を示す回路図である。
【図４】図１のメモリユニットの全体動作例を示すフロー図である。
【図５】図３のメモリセルが図４のＤＲＡＭ情報退避処理を行う場合の動作例を示す図である。
【図６】図３のメモリセルが図４のＤＲＡＭ書き戻し処理を行う場合の動作例を示す図である。
【図７】図３のメモリセルが図４の不揮発性メモリ消去処理を行う場合の動作例を示す図である。
【図８】図３のメモリセルが図４のＤＲＡＭ通常動作を行う場合の動作例を示す図である。
【図９】図３のメモリセルにおける主なデバイス構造の一例を示す断面図である。
【図１０】本発明の実施の形態２の半導体装置において、図１のメモリセルの構成例を示す回路図である。
【図１１】図１０のメモリセルが図４のＤＲＡＭ書き戻し処理を行う場合の動作例を示すフロー図である。
【図１２】図１１の処理内容の具体例を示す補足図である。
【図１３】図１２に続く補足図である。
【図１４】図１１とは異なるＤＲＡＭ書き戻し処理の動作例を示すフロー図である。
【図１５】本発明の実施の形態３の半導体装置において、図１のメモリセルの構成例を示す回路図である。
【図１６】本発明の実施の形態３の半導体装置において、図１のメモリセルの他の構成例を示す回路図である。
【図１７】本発明の実施の形態３の半導体装置において、図１のメモリセルの更に他の構成例を示す回路図である。
【図１８】本発明の比較例となる半導体装置において、メモリセルの構成例を示す回路図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（Complementary MOS）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
【００１３】
また、実施の形態では、ｎチャネル型のＭＯＳトランジスタをＮＭＯＳトランジスタと呼び、ｐチャネル型のＭＯＳトランジスタをＰＭＯＳトランジスタと呼ぶ。図面には各ＭＯＳトランジスタの基板電位の結合は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その結合方法は特に限定しない。代表的には、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの基板電位は、共にソース電位に結合される。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
《半導体装置の構成》
図１は、本発明の実施の形態１による半導体装置が備えるメモリユニットの構成例を示す概略図である。図１のメモリユニットＭＥＭにおいて、外部端子ＰＮｖ１には、電源電圧（高電位側電源電圧）ＶＤＤが供給され、外部端子ＰＮｖｓには、基準電源電圧（低電位側電源電圧）ＶＳＳが供給され、外部端子ＰＮｖ２には、外部コンデンサＣｖが結合される。
【００１６】
外部端子ＰＮｖ１と外部端子ＰＮｖ２との間には、外部端子ＰＮｖ１側をアノード、外部端子ＰＮｖ２側をカソードとするダイオードＤｖが結合される。外部端子ＰＮｖ１からの電源電圧ＶＤＤは、ダイオードＤｖを介してメモリユニットＭＥＭの各回路へ供給されると共に、外部端子ＰＮｖ２を介して外部コンデンサＣｖで保持される。例えば、外部端子ＰＮｖ１の電源電圧ＶＤＤが遮断された場合、外部コンデンサＣｖによって、所定の期間、電源電圧ＶＤＤの供給を継続される。
【００１７】
図１のメモリユニットＭＥＭは、複数（ここではｎ本）のワード線ＷＬ１〜ＷＬｎと、複数（ここではｍ本）のビット線ＢＬ１〜ＢＬｍと、複数のワード線ＷＬ１〜ＷＬｎと複数のビット線ＢＬ１〜ＢＬｍに結合される複数のメモリセルＭＣ１１〜ＭＣｎｍとを有する。明細書では、複数のワード線ＷＬ１〜ＷＬｎのそれぞれを総称してワード線ＷＬと呼び、複数のビット線ＢＬ１〜ＢＬｍのそれぞれを総称してビット線ＢＬと呼び、複数のメモリセルＭＣ１１〜ＭＣｎｍのそれぞれを総称してメモリセルＭＣと呼ぶ。
【００１８】
複数のメモリセルＭＣ１１〜ＭＣｎｍのそれぞれは、複数のワード線ＷＬ１〜ＷＬｎの中の所定のワード線ＷＬと、複数のビット線ＢＬ１〜ＢＬｍの中の所定のビット線ＢＬの交点に配置され、当該所定のワード線ＷＬと当該所定のビット線ＢＬに結合される。例えば、メモリセルＭＣ１１は、ワード線ＷＬ１とビット線ＢＬ１に結合され、同様にして、メモリセルＭＣｎｍは、ワード線ＷＬｎとビット線ＢＬｍに結合される。
【００１９】
ＤＲＡＭコントローラＤＭＣＴＬは、外部からのアドレスを含む読み出し命令や、アドレスおよびデータを含む書き込み命令に応じて、ロウデコーダＲＤＥＣおよびカラムデコーダＣＤＥＣを制御する。また、ＤＲＡＭコントローラＤＭＣＴＬは、電源電圧ＶＤＤの投入を検出した際に、電源投入検出信号ＰＯＮをアサートする。ロウデコーダＲＤＥＣは、外部からのアドレスに応じてワード線ＷＬ１〜ＷＬｎのいずれかを選択し、当該選択されたワード線ＷＬを図示しないワードドライバを介して活性化する。このワード線ＷＬの活性化に応じて、当該ワード線ＷＬに結合される複数のメモリセルＭＣの情報（‘１’信号／‘０’信号）が複数のビット線ＢＬ１〜ＢＬｍに読み出される。
【００２０】
複数のビット線ＢＬ１〜ＢＬｍには、それぞれ、例えば、電源電圧ＶＤＤおよび基準電源電圧ＶＳＳで動作するセンスアンプ回路ＳＡ１〜ＳＡｍが結合される。明細書では、複数のセンスアンプ回路ＳＡ１〜ＳＡｍのそれぞれを総称してセンスアンプ回路ＳＡと呼ぶ。センスアンプ回路ＳＡ１〜ＳＡｍは、それぞれ、複数のビット線ＢＬ１〜ＢＬｍに読み出された電圧信号を増幅し、電源電圧ＶＤＤレベルの‘１’信号または基準電源電圧ＶＳＳレベルの‘０’信号を出力する。カラムデコーダＣＤＥＣは、外部からのアドレスに応じて、複数のビット線ＢＬ１〜ＢＬｍ（複数のセンスアンプ回路ＳＡ１〜ＳＡｍ）のいずれかを選択する。
【００２１】
読み出し動作の際、カラムデコーダＣＤＥＣは、選択したセンスアンプ回路ＳＡの出力信号をＤＲＡＭコントローラＤＭＣＴＬへ出力し、これに応じてＤＲＡＭコントローラＤＭＣＴＬは、読み出しデータを外部へ出力する。一方、書き込み動作の際、カラムデコーダＣＤＥＣは、選択したビット線ＢＬ（センスアンプ回路ＳＡ）のデータを、図示しないライトドライバを介して書き込み命令に伴うデータに書き換える。
【００２２】
ここで、メモリユニットＭＥＭは、複数のメモリセルＭＣ１１〜ＭＣｎｍに共通して、端子制御線ＤＲＬ、書き戻し制御線ＲＤＬ、書き込み電圧線ＷＴＬおよびゲート制御線ＧＴＬを備える。これらの各配線は、不揮発性メモリコントローラＮＶＣＴＬによって駆動される。不揮発性メモリコントローラＮＶＣＴＬは、電源遮断検出回路ＶＤＥＴと、書き込み電圧生成回路ＶＰＰＧと、読み出し電圧生成回路ＶＤＲＧと、消去電圧生成回路ＶＥＥＧと、書き込みスイッチＷＳＷと、端子ドライバＤＶｄｒと、ゲートドライバＤＶｇｔと、書き戻しゲートドライバＤＶｒｄと、シーケンサＳＥＱとを備える。
【００２３】
電源遮断検出回路ＶＤＥＴは、外部端子ＰＮｖ１の電源電圧ＶＤＤを監視することで、電源遮断を検出する。特に限定はされないが、電源遮断検出回路ＶＤＥＴは、コンパレータ等によって構成され、外部端子ＰＮｖ１の電圧値が所定の判定電圧以下となる状態が所定の期間継続した場合に、電源遮断検出信号ＰＯＦＦをアサートする。書き込み電圧生成回路ＶＰＰＧは、昇圧回路であり、電源電圧ＶＤＤを用いて、それよりも高電位である書き込み電圧ＶＰＰを生成する。
【００２４】
読み出し電圧生成回路ＶＤＲＧは、不揮発性メモリの読み出し時に必要とされる読み出し電圧ＶＤＲを生成する。消去電圧生成回路ＶＥＥＧは、負電圧生成回路であり、電源電圧ＶＤＤを用いて、基準電源電圧ＶＳＳよりも低電位である消去電圧ＶＥＥを生成する。特に限定はされないが、基準電源電圧を０Ｖとして、電源電圧ＶＤＤは１．５Ｖ等であり、書き込み電圧ＶＰＰは、１０Ｖ等であり、読み出し電圧ＶＤＲは、１．５Ｖ等であり、消去電圧ＶＥＥは、−１０Ｖ等である。
【００２５】
書き込みスイッチＷＳＷは、書き込み電圧生成回路ＶＰＰＧと書き込み電圧線ＷＴＬとの間に結合され、書き込み電圧線ＷＴＬに書き込み電圧ＶＰＰを印加するか、あるいは、書き込み電圧線ＷＴＬをハイインピーダンス（ＨｉＺ）に制御する。端子ドライバＤＶｄｒは、読み出し電圧生成回路ＶＤＲＧと端子制御線ＤＲＬとの間に結合され、端子制御線ＤＲＬを、読み出し電圧ＶＤＲ、基準電源電圧ＶＳＳまたはＨｉＺのいずれかに制御する。ゲートドライバＤＶｇｔは、消去電圧生成回路ＶＥＥＧとゲート制御線ＧＴＬとの間に結合され、ゲート制御線ＧＴＬを、基準電源電圧ＶＳＳ、消去電圧ＶＥＥ、またはＨｉＺのいずれかに制御する。書き戻しゲートドライバＤＶｒｄは、書き戻し制御線ＲＤＬを電源電圧ＶＤＤまたは基準電源電圧ＶＳＳに制御する。
【００２６】
シーケンサＳＥＱは、プログラムモード（書き込みモード）、消去モード、リードモード（書き戻しモード）および待機モードのいずれかのモードで動作し、各モードに応じて、前述した書き込みスイッチＷＳＷおよび各ドライバ（ＤＶｄｒ，ＤＶｇｔ，ＤＶｒｄ）を介して各配線（ＤＲＬ，ＲＤＬ，ＷＴＬ，ＧＴＬ）の電圧を制御する。シーケンサＳＥＱは、例えば、電源遮断検出信号ＰＯＦＦのアサートに応じて、プログラムモードへ遷移し、電源投入検出信号ＰＯＮのアサートに応じて、リードモードへ遷移する。
【００２７】
図２は、図１のメモリユニットを備える半導体装置の構成例を示す概略図である。図１のメモリユニットＭＥＭは、一つの半導体チップで構成されるディスクリート部品（半導体装置）であってもよいが、図２に示されるように、半導体装置ＤＥＶが備える複数の回路ユニットの一つであってもよい。図２の半導体装置ＤＥＶは、例えば、一つの半導体チップで構成されるマイクロコントローラ等であり、内部バスＢＳと、内部バスＢＳに結合されるＣＰＵ（Central Processing Unit）、各種周辺回路ＰＥＲＩ、および図１に示したようなメモリユニットＭＥＭ等を備える。各種周辺回路ＰＥＲＩは、代表的には、外部と通信を行う通信回路や、ＡＤＣ（Analog to Digital Converter）や、ＤＡＣ（Digital to Analog Converter）等である。
【００２８】
メモリユニットＭＥＭの外部端子ＰＮｖ１，ＰＮｖ２，ＰＮｖｓは、それぞれ、半導体装置ＤＥＶの外部端子ＰＮ１，ＰＮ２，ＰＮ３に結合される。外部端子ＰＮ１には、電源電圧ＶＤＤが供給され、外部端子ＰＮ２には、外部コンデンサＣｖが結合され、外部端子ＰＮ３には、基準電源電圧ＶＳＳが供給される。また、ここでは、半導体装置ＤＥＶの外部端子ＰＮ１とメモリユニットＭＥＭの外部端子ＰＮｖ１との間に電源スイッチＰＳＷが結合される。
【００２９】
特に限定はされないが、電源スイッチＰＳＷは、ＣＰＵによってオン・オフが制御される。すなわち、ＣＰＵは、メモリユニットＭＥＭに対して読み出しアクセスおよび書き込みアクセスを行わない期間で、電源スイッチＰＳＷをオフに制御し、メモリユニットＭＥＭへの電源供給を遮断することができる。ただし、実施の形態によるメモリユニットＭＥＭは、詳細は後述するが、電源供給が遮断された場合であっても、遮断される前に書き込まれた情報を保持することができる。
【００３０】
《メモリセル（比較例）の構成》
図１８は、本発明の比較例となる半導体装置において、メモリセルの構成例を示す回路図である。図１８には、ＳＲＡＭセルＳＭＣに、不揮発性メモリセルＮＶＭＣを組み合わせたメモリセルの構成例が示される。不揮発性メモリセルＮＶＭＣのソースは、トランジスタＴＲ２を介してＳＲＡＭセルＳＭＣの一方の情報保持ノードＤＣに結合され、ドレインは、トランジスタＴＲ１を介して電源電圧ＶＣＣに結合される。また、ＳＲＡＭセルＳＭＣの一方の情報保持ノードＤＣは、インバータＩＶ１０を介して他方の情報保持ノードＤＴに結合される。
【００３１】
例えば、ＳＲＡＭセルＳＭＣの情報を不揮発性メモリセルＮＶＭＣへ書き込む場合、まず、不揮発性メモリセルＮＶＭＣの消去が行われ、続いて、不揮発性メモリセルＮＶＭＣの書き込みが行われる。消去時には、不揮発性メモリセルＮＶＭＣのゲート（ＶＳＥ）に消去電圧が印加される。書き込み時には、トランジスタＴＲ１はオフ、トランジスタＴＲ２はオンに制御され、不揮発性メモリセルＮＶＭＣのゲート（ＶＳＥ）に書き込み電圧が印加される。不揮発性メモリセルＮＶＭＣは、当該書き込み電圧と、情報保持ノードＤＣの電圧との差電圧に応じて、書き込み状態となるか、または消去状態を維持する。
【００３２】
一方、不揮発性メモリセルＮＶＭＣの情報をＳＲＡＭセルＳＭＣへ読み出す際には、まず、ＳＲＡＭセルＳＭＣの電源電圧ＶＣＣＩを遮断し、ビット線ＢＴ，ＢＣを０Ｖとした状態でワード線ＷＬが一時的に活性化され、情報保持ノードＤＴ，ＤＣが０Ｖに定められる。次いで、トランジスタＴＲ１，ＴＲ２は、オンに制御される。不揮発性メモリセルＮＶＭＣが消去状態の場合、情報保持ノードＤＣが０Ｖからチャージされ、書き込み状態の場合、情報保持ノードＤＣは０Ｖを維持し、代わりにインバータＩＶ１０を介して情報保持ノードＤＴがチャージされる。この状態で、ＳＲＡＭセルＳＭＣの電源電圧ＶＣＣＩを投入することで、情報保持ノードＤＴ，ＤＣに相補の情報がラッチされる。
【００３３】
このように、ＳＲＡＭセルＳＭＣは、ラッチ型のメモリセルであるため、仮に、書き込み動作や読み出し動作を行わない待機期間で電源供給を継続しても、電力消費はさほど問題とならない。一方、ＤＲＡＭでは、待機期間でもリフレッシュ動作が必要となるため、電力消費が問題となり得る。また、図１８に示されるような構成では、ゲート（ＶＳＥ）の書き込み電圧と情報保持ノードＤＣの電圧との差電圧に応じて、書き込みを行うか否かが区別されるため、電圧条件によっては、この区別が困難となる恐れがある。例えば、書き込み電圧が１０Ｖ、電源電圧ＶＣＣＩが１．５Ｖであった場合、１０Ｖか８．５Ｖかで書き込みの有無を区別する必要がある。
【００３４】
《メモリセル（実施の形態１）の構成》
図３は、図１におけるメモリセルの構成例を示す回路図である。図３に示すメモリセルＭＣは、ＤＲＡＭセルＤＭＣと、不揮発性メモリセルＮＶＭＣと、これらを結合する各回路とを備える。ＤＲＡＭセルＤＭＣは、ストレージノードＳＮに情報を保持するコンデンサＣｓと、所定のワード線ＷＬの活性化に応じて所定のビット線ＢＬとストレージノードＳＮとを結合する制御トランジスタ（ここではＮＭＯＳトランジスタ）ＭＮｓとを備える。
【００３５】
不揮発性メモリセルＮＶＭＣは、例えばフラッシュメモリセルであり、特に限定はされないが、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）トランジスタ等によって構成される。不揮発性メモリセルＮＶＭＣは、消去状態であるしきい値電圧（−Ｖｔｅ）と、書き込み状態であるしきい値電圧（＋Ｖｔｗ）とによって情報を保持する。不揮発性メモリセルＮＶＭＣは、消去状態で書き込み電圧ＶＰＰが印加されることで書き込み状態へ遷移し、書き込み状態で消去電圧ＶＥＥが印加されることで消去状態へ遷移する。
【００３６】
しきい値電圧（−Ｖｔｅ）は、負の電圧値であり、特に限定はされないが、−１．５Ｖ等である。一方、しきい値電圧（＋Ｖｔｗ）は、正の電圧値であり、特に限定はされないが、＋１．５Ｖ等である。通常、消去状態は、‘１’信号に、書き込み状態は、‘０’信号にそれぞれ対応付けられる。不揮発性メモリセルＮＶＭＣのソース・ドレインの一方（例えばドレイン）は、端子制御線ＤＲＬに結合される。端子制御線ＤＲＬには、例えば、不揮発性メモリセルＮＶＭＣの読み出し時に読み出し電圧ＶＤＲが印加され、書き込み時や消去時に基準電源電圧ＶＳＳが印加される。
【００３７】
また、メモリセルＭＣは、抵抗素子Ｒ１と、トランジスタＭＮｗ，ＭＮｒ１，ＭＰｇと、ダイオードＤ１と、アンプ回路ＡＭＰとを備える。抵抗素子Ｒ１は、不揮発性メモリセルＮＶＭＣのゲートと書き込み電圧線ＷＴＬとの間に結合され、トランジスタＭＮｗのオン抵抗よりも高い抵抗値を持つ。書き込み電圧線ＷＴＬには、図１に示したように、書き込みスイッチＷＳＷを介して書き込み電圧ＶＰＰが印加される。トランジスタＭＮｗは、例えば、ＮＭＯＳトランジスタであり、書き込み電圧ＶＰＰを不揮発性メモリセルＮＶＭＣに印加するか否かをＤＲＡＭセルＤＭＣのストレージノードＳＮの電圧レベルに応じて選択する。
【００３８】
具体的には、トランジスタＭＮｗは、不揮発性メモリセルＮＶＭＣのゲートと基準電源電圧ＶＳＳとの間に結合され、ストレージノードＳＮによってオン・オフが制御される。これにより、トランジスタＭＮｗは、書き込み電圧ＶＰＰを抵抗素子Ｒ１の抵抗値とトランジスタＭＮｗのドレイン・ソース間の抵抗値とで抵抗分圧することで、不揮発性メモリセルＮＶＭＣのゲート電圧を制御する。ダイオードＤ１は、不揮発性メモリセルＮＶＭＣのゲート側をアノード、トランジスタＭＮｗ側をカソードとして、不揮発性メモリセルＮＶＭＣのゲートとトランジスタＭＮｗとの間に結合される。
【００３９】
トランジスタＭＮｒ１は、例えば、ＮＭＯＳトランジスタであり、ストレージノードＳＮと不揮発性メモリセルＮＶＭＣとの間に結合され、不揮発性メモリセルＮＶＭＣから読み出された情報を書き戻し制御線ＲＤＬの活性化に応じてストレージノードＳＮへ書き戻す。アンプ回路ＡＭＰは、不揮発性メモリセルＮＶＭＣのソース・ドレインの他方（例えばソース）とトランジスタＭＮｒ１との間に設けられ、不揮発性メモリセルＮＶＭＣに読み出し電流が流れるか否かに応じてストレージノードＳＮの‘１’レベルまたは‘０’レベルに対応する電圧を出力する。この例では、アンプ回路ＡＭＰは、２段構成のＣＭＯＳインバータＩＶ１，ＩＶ２によって構成され、‘１’レベルに対応する電源電圧ＶＤＤまたは‘０’レベルに対応する基準電源電圧ＶＳＳを出力する。
【００４０】
トランジスタＭＰｇは、例えば、ＰＭＯＳトランジスタであり、不揮発性メモリセルＮＶＭＣのゲートとゲート制御線ＧＴＬとの間に結合され、不揮発性メモリセルＮＶＭＣを消去状態に遷移させる際にオンに制御される。この際に、ゲート制御線ＧＴＬには、不揮発性メモリセルＮＶＭＣを消去状態に遷移させる際の消去電圧ＶＥＥが印加される。この例では、トランジスタＭＰｇは、不揮発性メモリセルＮＶＭＣのゲート側をアノード、ゲート制御線ＧＴＬ側をカソードとするダイオード接続のＰＭＯＳトランジスタとなっている。
【００４１】
なお、不揮発性メモリセルＮＶＭＣから情報を読み出す際には、不揮発性メモリセルＮＶＭＣのゲートに例えば基準電源電圧ＶＳＳを印加する必要がある。この基準電源電圧ＶＳＳの印加は、ゲート制御線ＧＴＬからトランジスタＭＰｇを介して行うことができる。ただし、これに限らず、例えば、書き込み電圧線ＷＴＬを基準電源電圧ＶＳＳに設定し、書き込み電圧線ＷＴＬから抵抗素子Ｒ１を介して行うことも可能である。明細書では、便宜上、ゲート制御線ＧＴＬを用いる場合を例とする。
【００４２】
《メモリユニットの全体動作》
図４は、図１のメモリユニットの全体動作例を示すフロー図である。図４において、まず、メモリユニットＭＥＭに電源電圧ＶＤＤが投入される（ステップＳ１０１）。ＤＲＡＭコントローラＤＭＣＴＬは、当該電源投入を検出して電源投入検出信号ＰＯＮをアサートし、不揮発性メモリコントローラＮＶＣＴＬ（具体的にはシーケンサＳＥＱ）は、電源投入検出信号ＰＯＮのアサートを受けて、ＤＲＡＭ書き戻し処理を実行する（ステップＳ１０２）。具体的には、シーケンサＳＥＱは、リードモード（書き戻しモード）に遷移し、不揮発性メモリセルＮＶＭＣの情報をＤＲＡＭセルＤＭＣへ書き戻す。なお、電源電圧ＶＤＤが投入されると、自動的に、外部コンデンサＣｖの充電も行われる（ステップＳ１０２）。
【００４３】
例えば、シーケンサＳＥＱは、ステップＳ１０２の処理ののち、ＤＲＡＭコントローラＤＭＣＴＬへ書き戻し完了通知を行い、ステップＳ１０３の処理へ移行する。ステップＳ１０３において、ＤＲＡＭコントローラＤＭＣＴＬは、書き戻し完了通知を受けて、ＤＲＡＭが通常動作を行える状態に遷移する。具体的には、ＤＲＡＭコントローラＤＭＣＴＬは、例えば、外部からの読み出し命令や書き込み命令を受け付け、リフレッシュ動作を有効化する。また、ステップＳ１０３において、シーケンサＳＥＱは、消去モードへ遷移し、ＤＲＡＭの通常動作と並行して、不揮発性メモリセルＮＶＭＣの消去処理を実行する。シーケンサＳＥＱは、不揮発性メモリセルＮＶＭＣの消去処理が完了すると、待機モードへ遷移する。
【００４４】
このようなステップＳ１０３の処理は、外部からの電源電圧ＶＤＤが遮断されるまで継続される（ステップＳ１０４）。外部からの電源電圧ＶＤＤが遮断されると、電源遮断検出回路ＶＤＥＴは、電源遮断検出信号ＰＯＦＦをアサートする。シーケンサＳＥＱは、電源遮断検出信号ＰＯＦＦのアサートを受けて、外部コンデンサＣｖを電源として、ＤＲＡＭ情報退避処理を実行する（ステップＳ１０５）。具体的には、シーケンサＳＥＱは、待機モードからプログラムモード（書き込みモード）へ遷移し、例えば、書き込みスイッチＷＳＷをオンに制御することで、ＤＲＡＭセルＤＭＣの情報を不揮発性メモリセルＮＶＭＣに書き込む。
【００４５】
《メモリセル（実施の形態１）の動作》
図５は、図３のメモリセルが図４のＤＲＡＭ情報退避処理（ステップＳ１０５）を行う場合の動作例を示す図である。図５では、メモリセルＭＣ１１のストレージノードＳＮが‘１’信号（電源電圧ＶＤＤレベル）を保持し、メモリセルＭＣ２１のストレージノードＳＮが‘０’信号（基準電源電圧ＶＳＳレベル）を保持している状態で外部からの電源電圧ＶＤＤが遮断された場合を想定する。外部からの電源電圧ＶＤＤが遮断された場合であっても、メモリユニットＭＥＭには、所定の期間、外部コンデンサＣｖによって電源電源ＶＤＤが供給される。したがって、ＤＲＡＭメモリセルＤＭＣも、所定の期間、情報を保持することができる。
【００４６】
まず、図４のステップＳ１０３の処理に伴い、各不揮発性メモリセルＮＶＭＣは、予め、消去状態（しきい値電圧（−Ｖｔｅ）の状態）となっている。ＤＲＡＭ情報退避処理（プログラムモード）では、書き戻し制御線ＲＤＬおよび端子制御線ＤＲＬは、共に、基準電源電圧ＶＳＳに駆動され、ゲート制御線ＧＴＬは、ＨｉＺに制御される。この状態で、書き込みスイッチＷＳＷはオンに制御される。メモリセルＭＣ１１において、トランジスタＭＮｗは、ストレージノードＳＮの‘１’信号に伴いオンである。このため、不揮発性メモリセルＮＶＭＣのゲートには、略基準電源電圧ＶＳＳレベルの電圧が印加される。その結果、不揮発性メモリセルＮＶＭＣは、消去状態（‘１’信号）を維持する。
【００４７】
一方、メモリセルＭＣ２１において、トランジスタＭＮｗは、ストレージノードＳＮの‘０’信号に伴いオフである。このため、不揮発性メモリセルＮＶＭＣのゲートには、書き込み電圧ＶＰＰが印加される。その結果、不揮発性メモリセルＮＶＭＣは、消去状態から書き込み状態（しきい値電圧（＋Ｖｔｗ）の状態、‘０’信号）に遷移する。この際の書き込みは、例えば、ＦＮ（Fowler Nordheim）トンネリング方式によって行われる。ＦＮトンネリング方式による書き込みは、例えば、ホットエレクトロン方式等と比較して小さい電流でよいため、外部コンデンサＣｖの電源によって十分に書き込みを行うことができる。また、抵抗素子Ｒ１による電力損失も十分に低減できる。
【００４８】
なお、メモリセルＭＣ２１において、書き込み電圧ＶＰＰは、トランジスタＭＰｇを介してＨｉＺ状態のゲート制御線ＧＴＬにも伝達される。メモリセルＭＣ１１におけるダイオード接続のトランジスタＭＰｇは、この書き込み電圧ＶＰＰレベルのゲート制御線ＧＴＬと、略基準電源電圧ＶＳＳレベルとなる不揮発性メモリセルＮＶＭＣのゲートとの導通を遮断する役目を担う。
【００４９】
図６は、図３のメモリセルが図４のＤＲＡＭ書き戻し処理（ステップＳ１０２）を行う場合の動作例を示す図である。図６では、メモリセルＭＣ１１の不揮発性メモリセルＮＶＭＣが消去状態（‘１’信号）であり、メモリセルＭＣ２１の不揮発性メモリセルＮＶＭＣが書き込み状態（‘０’信号）である場合で、外部からの電源電圧ＶＤＤが投入された場合を想定する。ＤＲＡＭ書き戻し処理（リードモード）では、書き込み電圧線ＷＴＬはＨｉＺに制御され、端子制御線ＤＲＬは、読み出し電圧ＶＤＲに駆動され、ゲート制御線ＧＴＬは、基準電源電圧ＶＳＳに駆動される。この状態で、書き戻し制御線ＲＤＬが、電源電圧ＶＤＤに駆動される。
【００５０】
各不揮発性メモリセルＮＶＭＣのゲートには、ゲート制御線ＧＴＬからトランジスタＭＰｇを介して基準電源電圧ＶＳＳが印加される。この場合、トランジスタＭＮｗは、ストレージノードＳＮに応じてオンであってもオフであってもよい。また、ＨｉＺである書き込み電圧線ＷＴＬも基準電源電圧ＶＳＳとなるが、特に、動作に影響はない。各不揮発性メモリセルＮＶＭＣのソース・ドレインの一方（ここではドレイン）には、端子制御線ＤＲＬを介して読み出し電圧ＶＤＲ（例えば１．５Ｖ等）が印加される。
【００５１】
メモリセルＭＣ１１において、不揮発性メモリセルＮＶＭＣは、しきい値電圧（−Ｖｔｅ）状態（例えば−Ｖｔｅ＝−１．５Ｖ）であるため、読み出し電流を流し、ソース・ドレインの他方（ソース）に読み出し電圧ＶＤＲを伝達する。アンプ回路ＡＭＰは、当該不揮発性メモリセルＮＶＭＣのソース電圧を受けて、電源電圧ＶＤＤレベルの信号を出力する。トランジスタＭＮｒ１は、書き戻し制御線ＲＤＬに応じてオンに制御され、アンプ回路ＡＭＰの出力電圧（すなわち‘１’信号）をストレージノードＳＮに書き戻す。
【００５２】
一方、メモリセルＭＣ２１において、不揮発性メモリセルＮＶＭＣは、しきい値電圧（＋Ｖｔｗ）状態（例えば＋Ｖｔｗ＝＋１．５Ｖ）であるため、読み出し電流を流さない。その結果、ソース・ドレインの他方の電圧（ソース電圧）は、電源投入直後であるため、通常は、基準電源電圧ＶＳＳに近い値となる。アンプ回路ＡＭＰは、当該不揮発性メモリセルＮＶＭＣのソース電圧を受けて、基準電源電圧ＶＳＳレベルの信号を出力する。トランジスタＭＮｒ１は、書き戻し制御線ＲＤＬに応じてオンに制御され、アンプ回路ＡＭＰの出力電圧（すなわち‘０’信号）をストレージノードＳＮに書き戻す。
【００５３】
なお、メモリセルＭＣ２１において、不揮発性メモリセルＮＶＭＣのソースは、ＨｉＺであるため、通常は、基準電源電圧ＶＳＳレベルとなるが、必ずしもそうであるとは限らない。そこで、図３に示すように、不揮発性メモリセルＮＶＭＣのソースを、抵抗素子Ｒｃを介して基準電源電圧ＶＳＳに結合してもよい。抵抗素子Ｒｃの抵抗値は、消去状態の不揮発性メモリセルＮＶＭＣのオン抵抗に比べて例えば一桁以上高い値を持つ。その結果、不揮発性メモリセルＮＶＭＣのソースは、初期値が基準電源電圧ＶＳＳレベルとなり、消去状態の不揮発性メモリセルＮＶＭＣが読み出し電流を流した際には、例えば、ほぼ読み出し電圧ＶＤＲレベルとなる。
【００５４】
また、消去状態の不揮発性メモリセルＮＶＭＣのソース電圧は、実際には、しきい値電圧（−Ｖｔｅ）に依存して変動する。一方、ＤＲＡＭセルＤＭＣのストレージノードＳＮには、電源電圧ＶＤＤレベルまたは基準電源電圧ＶＳＳレベルの信号を書き戻す必要がある。そこで、ここでは、アンプ回路ＡＭＰが設けられる。アンプ回路ＡＭＰは、特に図３のような構成に限定されず、入力電圧を、電源電圧ＶＤＤレベルまたは基準電源電圧ＶＳＳレベルに増幅できる回路であればよい。
【００５５】
図７は、図３のメモリセルが図４の不揮発性メモリ消去処理（ステップＳ１０３）を行う場合の動作例を示す図である。不揮発性メモリ消去処理（消去モード）では、書き込み電圧線ＷＴＬはＨｉＺに制御され、書き戻し制御線ＲＤＬおよび端子制御線ＤＲＬは、共に、基準電源電圧ＶＳＳに駆動される。この状態で、ゲート制御線ＧＴＬは、消去電圧ＶＥＥに駆動される。
【００５６】
各不揮発性メモリセルＮＶＭＣのゲートには、ゲート制御線ＧＴＬからトランジスタＭＰｇを介して消去電圧ＶＥＥが印加される。その結果、書き込み状態の不揮発性メモリセルＮＶＭＣは、消去状態へ遷移し、消去状態の不揮発性メモリセルＮＶＭＣは、消去状態を維持する。この際の消去は、例えば、ＦＮトンネリング方式によって行われる。ここで、ＨｉＺである書き込み電圧線ＷＴＬも消去電圧ＶＥＥとなるが、特に、動作に影響はない。一方、トランジスタＭＮｗがオンの場合、不揮発性メモリセルＮＶＭＣのゲート電圧（消去電圧ＶＥＥ）と基準電源電圧ＶＳＳとが導通することになる。そこで、ダイオードＤ１は、この導通を遮断する役目を担う。
【００５７】
図８は、図３のメモリセルが図４のＤＲＡＭ通常動作（ステップＳ１０３）を行う場合の動作例を示す図である。ここでは、図７に示した不揮発性メモリ消去処理が既に完了している場合を想定する。ただし、不揮発性メモリ消去処理とＤＲＡＭ通常動作とを並行して行っても、特に問題はない。ＤＲＡＭ通常動作では、図１のシーケンサＳＥＱは、待機モードで動作する。待機モードでは、書き込み電圧線ＷＴＬはＨｉＺに制御され、書き戻し制御線ＲＤＬ、端子制御線ＤＲＬおよびゲート制御線ＧＴＬは、共に、基準電源電圧ＶＳＳに駆動される。この状態で、ＤＲＡＭセルＤＭＣに対する書き込みまたは読み出しが適宜行われる。
【００５８】
《メモリセル（実施の形態１）の主なデバイス構造》
図９は、図３のメモリセルにおける主なデバイス構造の一例を示す断面図である。図９には、ＤＲＡＭセルＤＭＣと、不揮発性メモリセルＮＶＭＣと、主要なトランジスタ（ＭＮｒ１，ＭＮｗ，ＭＰｇ）の構造例が示される。ＤＲＡＭセルＤＭＣにおいて、ｐ型のウェルＰＷＬには、ソースおよびドレインとなるｎ型の拡散層ＤＦｎが形成される。２つの拡散層ＤＦｎに挟まる領域で、各拡散層ＤＦｎの内側には、低濃度となるｎ型の拡散層ＬＤＦｎが形成される。
【００５９】
２つの拡散層ＤＦｎに挟まる領域の上部には、ゲート絶縁膜Ｃｏｘ１を介してゲート層となるワード線ＷＬが配置される。また、２つの拡散層ＤＦｎの一方の上部には、コンタクト層ＣＢおよびビット線コンタクト層ＢＣが順に配置され、ビット線コンタクト層ＢＣは、メタル配線層となるビット線ＢＬに結合される。２つの拡散層ＤＦｎの他方の上部には、コンタクト層ＣＢおよびストレージノードコンタクト層ＳＣが順に配置される。ストレージノードコンタクト層ＳＣの上部には、層間絶縁膜（図示せず）の孔の内壁に形成される凹型（シリンダ形状）のストレージノードＳＮが配置される。ストレージノードＳＮの内側には絶縁膜ＣＩを挟んでプレート電極ＰＬが埋め込まれる。なお、ＤＲＡＭセルＤＭＣは、様々な構造が知られており、特にこのようなスタック型の構造に限らず、トレンチ型の構造等であってもよい。
【００６０】
不揮発性メモリセルＮＶＭＣにおいて、ｐ型のウェルＰＷＬには、ソースおよびドレインとなる低濃度のｎ型の拡散層ＬＤＦｎが形成され、その中にｎ型の拡散層ＤＦｎが形成される。２つの拡散層ＤＦｎ（ＬＤＦｎ）に挟まる領域の上部には、シリコン酸化膜となる下部絶縁膜ＣＩＢ、電荷蓄積膜となるシリコン窒化膜ＣＮ、およびシリコン酸化膜となる上部絶縁膜ＣＩＴが順に堆積される。上部絶縁膜ＣＩＴの上には、ゲート層ＧＴが堆積される。不揮発性メモリセルＮＶＭＣは、必ずしもこのようなＭＯＮＯＳトランジスタに限らず、浮遊ゲートを備える一般的なフラッシュメモリトランジスタであってもよい。
【００６１】
トランジスタ（ＮＭＯＳトランジスタ）ＭＮｒ１において、ｐ型のウェルＰＷＬには、ソースおよびドレインとなるｎ型の拡散層ＤＦｎが形成される。２つの拡散層ＤＦｎに挟まる領域で、各拡散層ＤＦｎの内側には、低濃度となるｎ型の拡散層ＬＤＦｎが形成される。２つの拡散層ＤＦｎに挟まる領域の上部には、ゲート絶縁膜Ｃｏｘ１を介してゲート層ＧＴが配置される。
【００６２】
トランジスタ（ＮＭＯＳトランジスタ）ＭＮｗにおいて、ｐ型のウェルＰＷＬには、ソースおよびドレインとなる低濃度のｎ型の拡散層ＬＤＦｎが形成され、その中にｎ型の拡散層ＤＦｎが形成される。２つの拡散層ＤＦｎ（ＬＤＦｎ）に挟まる領域の上部には、ゲート絶縁膜Ｃｏｘ２を介してゲート層ＧＴが配置される。ここで、ゲート絶縁膜Ｃｏｘ２の膜厚は、トランジスタＭＮｒ１やＤＲＡＭセルＤＭＣの制御トランジスタ（図２のＭＮｓ）におけるゲート絶縁膜Ｃｏｘ１の膜厚よりも厚くなっている。これは、トランジスタＭＮｒ１等は、電源電圧ＶＤＤレベルの耐圧を備えればよいのに対して、トランジスタＭＮｗは、書き込み電圧ＶＰＰレベルの耐圧が必要とされるためである。
【００６３】
トランジスタ（ＰＭＯＳトランジスタ）ＭＰｇにおいて、ｎ型のウェルＮＷＬには、ソースおよびドレインとなる低濃度のｐ型の拡散層ＬＤＦｐが形成され、その中にｐ型の拡散層ＤＦｐが形成される。２つの拡散層ＤＦｐ（ＬＤＦｐ）に挟まる領域の上部には、ゲート絶縁膜Ｃｏｘ２を介してゲート層ＧＴが配置される。トランジスタＭＰｇも、消去電圧ＶＥＥレベルや書き込み電圧ＶＰＰレベルの耐圧が必要とされるため、厚い膜厚のゲート絶縁膜Ｃｏｘ２が用いられる。
【００６４】
なお、図示は省略するが、図３の抵抗素子Ｒ１は、例えば、ポリシリコンや拡散層等で形成され、抵抗素子Ｒｃは、ポリシリコン等で形成される。ダイオードＤ１は、例えば、拡散層を用いたｐｎ接合ダイオードや、ダイオード接続のトランジスタ（例えば、ＭＮｗと同様のトランジスタ）によって構成される。アンプ回路ＡＭＰを構成する各トランジスタは、トランジスタＭＮｒ１と同様のＮＭＯＳトランジスタと、当該ＮＭＯＳトランジスタの極性を入れ替えたＰＭＯＳトランジスタとによって構成される。
【００６５】
《実施の形態１の主要な効果》
以上、実施の形態１の半導体装置を用いることで、電源遮断時にＤＲＡＭの情報を自動的に退避することが可能になる。また、電源供給時に、退避した情報を自動的にＤＲＡＭへ書き戻すことが可能になる。その結果、例えば、ＤＲＡＭの待機期間で、適宜、電源供給を停止することができ、リフレッシュ動作等に伴う消費電力を低減することができる。
【００６６】
また、図１８の構成例と異なり、ストレージノードＳＮの電圧に応じてトランジスタＭＮｗのオン・オフを制御し、当該オン・オフに応じて基準電源電圧ＶＳＳまたは書き込み電圧ＶＰＰを印加する方式となっている。このため、書き込みの有無を明確に区別することが可能になる。さらに、図１８の場合のように、不揮発性メモリセルＮＶＭＣの消去と書き込みを連続して行うのではなく、電源遮断時に書き込みを行い電源投入後に消去を行うことで、外部コンデンサＣｖに必要な容量値を低減できる。
【００６７】
（実施の形態２）
《メモリセル（実施の形態２）の構成》
図１０は、本発明の実施の形態２による半導体装置において、図１のメモリセルの構成例を示す回路図である。図１０に示すメモリセルＭＣは、図３の構成例と比較して、アンプ回路ＡＭＰが削除され、制御トランジスタＭＮｒ２が追加された構成となっている。制御トランジスタＭＮｒ２は、ＤＲＡＭセルＤＭＣ内の制御トランジスタＭＮｓと同様のＮＭＯＳトランジスタであり、一端が所定のビット線ＢＬに結合され、所定のワード線ＷＬの活性化に応じてオンに制御される。トランジスタＭＮｒ１は、制御トランジスタＭＮｒ２の他端と不揮発性メモリセルＮＶＭＣとの間に結合され、不揮発性メモリセルＮＶＭＣから読み出された情報を書き戻し制御線ＲＤＬの活性化に応じて制御トランジスタＭＮｒ２へ伝送する。
【００６８】
《ＤＲＡＭ書き戻し処理》
図１０のメモリセルＭＣによる処理内容は、図３の場合と比較して、消去モード、待機モードおよびプログラムモードに関しては同様であり、リードモードが異なる。図１１は、図１０のメモリセルが図４のＤＲＡＭ書き戻し処理（ステップＳ１０２）を行う場合の動作例を示すフロー図である。図１２は、図１１の処理内容の具体例を示す補足図であり、図１３は図１２の続く補足図である。
【００６９】
図１１において、図１のシーケンサＳＥＱは、リードモード（書き戻しモード）に遷移する（ステップＳ２０１）。次いで、シーケンサＳＥＱは、リードモードへ遷移したことを図１のＤＲＡＭコントローラＤＭＣＴＬへ通知し、これを受けて、ＤＲＡＭコントローラＤＭＣＴＬは、全ワード線ＷＬのリフレッシュを行う（ステップＳ２０２）。詳細は後述するが、メモリユニットＭＥＭは、このリフレッシュ動作に際し、不揮発性メモリセルＮＶＭＣから読み出した情報をトランジスタＭＮｒ１と制御トランジスタＭＮｒ２とを介して所定のビット線ＢＬへ伝送し、センスアンプ回路ＳＡを介してストレージノードＳＮへ書き戻す。
【００７０】
その後、ＤＲＡＭコントローラＤＭＣＴＬは、全ワード線ＷＬのリフレッシュが完了した段階でその旨をシーケンサＳＥＱへ通知し、これを受けて、シーケンサＳＥＱは、リードモードを解除する（ステップＳ２０３）。具体的には、シーケンサＳＥＱは、例えば消去モード等へ遷移する。
【００７１】
図１２では、図６の場合と同様に、メモリセルＭＣ１１の不揮発性メモリセルＮＶＭＣが消去状態（‘１’信号）であり、メモリセルＭＣ２１の不揮発性メモリセルＮＶＭＣが書き込み状態（‘０’信号）である場合で、外部からの電源電圧ＶＤＤが投入された場合を想定する。また、ＤＲＡＭ書き戻し処理（リードモード）では、図６の場合と同様に、書き込み電圧線ＷＴＬはＨｉＺに制御され、端子制御線ＤＲＬは、読み出し電圧ＶＤＲ（例えば１．５Ｖ）に駆動され、ゲート制御線ＧＴＬは、基準電源電圧ＶＳＳに駆動される。この状態で、書き戻し制御線ＲＤＬが、電源電圧ＶＤＤに駆動される。
【００７２】
各不揮発性メモリセルＮＶＭＣのゲートには、ゲート制御線ＧＴＬからトランジスタＭＰｇを介して基準電源電圧ＶＳＳが印加される。メモリセルＭＣ１１において、不揮発性メモリセルＮＶＭＣは、しきい値電圧（−Ｖｔｅ）状態（例えば−Ｖｔｅ＝−１．５Ｖ）であるため、読み出し電流を流せる状態となっている。また、トランジスタＭＮｒ１は、書き戻し制御線ＲＤＬに応じてオンに制御され、不揮発性メモリセルＮＶＭＣの読み出し電流を流せる状態となっている。
【００７３】
この状態で、図１３に示されるように、リフレッシュ動作に伴いワード線ＷＬ１が活性化されると、制御トランジスタＭＮｒ２は、オンに制御され、トランジスタＭＮｒ１からの不揮発性メモリセルＮＶＭＣの読み出し電流でビット線ＢＬ１を充電する。センスアンプ回路ＳＡ１は、このビット線ＢＬ１の充電に伴う電圧変化量を増幅し、電源電圧ＶＤＤレベルの信号（‘１’信号）を制御トランジスタＭＮｓを介してストレージノードＳＮへ書き戻す。
【００７４】
一方、図１２および図１３において、メモリセルＭＣ２１の不揮発性メモリセルＮＶＭＣは、しきい値電圧（＋Ｖｔｗ）状態（例えば＋Ｖｔｗ＝＋１．５Ｖ）であるため、読み出し電流を流さない。図１３において、仮に、リフレッシュ動作に伴いワード線ＷＬ２が活性化されると、ビット線ＢＬ１は、オンとなる制御トランジスタＭＮｒ２およびトランジスタＭＮｒ１を介し、更に、抵抗素子Ｒｃを介して放電される。センスアンプ回路ＳＡ１は、このビット線ＢＬ１の放電に伴う電圧変化量を増幅し、基準電源電圧ＶＳＳレベルの信号（‘０’信号）を制御トランジスタＭＮｓを介してストレージノードＳＮへ書き戻す。
【００７５】
図１４は、図１１とは異なるＤＲＡＭ書き戻し処理（ステップＳ１０２）の動作例を示すフロー図である。図１４に示すフローは、図１１のフローと比較して、ステップＳ２０１の前にステップＳ２００を備えたものとなっている。ステップＳ２００において、メモリユニットＭＥＭは、予め全てのＤＲＡＭセルＤＭＣに‘０’を書き込む。具体的には、例えば、メモリユニットＭＥＭ自体にこのような処理を行う回路を設ける方式や、あるいは、このような処理を図２のＣＰＵに行わせる方式等が挙げられる。
【００７６】
予め、ＤＲＡＭセルＤＭＣに‘０’を書き込みことで、例えば、図１３のメモリセルＭＣ２１の場合のような抵抗素子Ｒｃを用いずとも、ＤＲＡＭセルＤＭＣのストレージノードＳＮを‘０’信号に定める（言い換えれば、ストレージノードＳＮに‘０’信号を書き戻す）ことが可能になる。なお、この際には、メモリセルＭＣ１１の場合のような‘１’信号の書き戻しを確実に行うため、各回路は、ストレージノードＳＮの‘０’信号に伴い生じるビット線ＢＬ１の放電電流よりも、不揮発性メモリセルＮＶＭＣの読み出し電流に伴うビット線ＢＬ１の充電電流の方が大きくなるように設計される。
【００７７】
《実施の形態２の主要な効果》
以上、実施の形態２の半導体装置を用いることで、実施の形態１の場合と同様の効果が得られることに加えて、センスアンプ回路ＳＡを利用して書き戻し処理を行うことで、各メモリセルＭＣの回路規模を削減することが可能になる。すなわち、図３のアンプ回路ＡＭＰと同様の機能を、ＤＲＡＭが予め備えるセンスアンプ回路ＳＡに担わせることが可能になる。
【００７８】
（実施の形態３）
《メモリセルの構成例（各種変形例）》
図１５は、本発明の実施の形態３による半導体装置において、図１のメモリセルの構成例を示す回路図である。図１５に示すメモリセルＭＣは、図３の構成例と比較して、アンプ回路ＡＭＰが削除された構成となっている。ストレージノードＳＮに‘１’信号を書き戻す際に、不揮発性メモリセルＮＶＭＣの消去状態でのしきい値電圧（−Ｖｔｅ）と端子制御線ＤＲＬの読み出し電圧ＶＤＲとの組み合わせによっては、不揮発性メモリセルＮＶＭＣのソースに‘１’信号に対応する十分な電圧を生成できる場合がある。この場合、アンプ回路ＡＭＰを削除することで各メモリセルＭＣの回路規模を削減することが可能になる。
【００７９】
図１６は、本発明の実施の形態３による半導体装置において、図１のメモリセルの他の構成例を示す回路図である。図１６に示すメモリセルＭＣは、図１０の構成例と比較して、アンプ回路ＡＭＰが追加された構成となっている。不揮発性メモリセルＮＶＭＣのソースに、ビット線ＢＬの電位を確定されるのに十分な電圧を生成できないような場合、アンプ回路ＡＭＰを追加することも可能である。この場合、回路規模は増大するが、書き戻しの際の信頼性を向上させることが可能になる。
【００８０】
図１７は、本発明の実施の形態３による半導体装置において、図１のメモリセルの更に他の構成例を示す回路図である。図１７に示すメモリセルＭＣは、図３の構成例と比較して、アンプ回路ＡＭＰの代わりにリセット付きラッチ回路ＬＴを備えた構成となっている。また、当該構成では、抵抗素子Ｒｃは不要である。リセット付きラッチ回路ＬＴは、ＣＭＯＳインバータＩＶ１，ＩＶ２の一方の入力が他方の出力に結合されたラッチ型の構成となっている。
【００８１】
さらに、リセット付きラッチ回路ＬＴは、リセット用のトランジスタ（ここではＮＭＯＳトランジスタ）ＭＮｒｓｔを備える。トランジスタＭＮｒｓｔは、トランジスタＭＮｒ１側のＣＭＯＳインバータＩＶ２を構成するＮＭＯＳトランジスタと並列に結合される。トランジスタＭＮｒｓｔは、リセット線ＬＲＳＴの活性化に応じてオンに制御され、トランジスタＭＮｒ１との結合ノード、および不揮発性メモリセルＮＶＭＣとの結合ノードを共に基準電源電圧ＶＳＳレベルに初期化する。
【００８２】
書き戻し処理（リードモード）の際、図１のシーケンサＳＥＱは、まず、リセット線ＬＲＳＴを活性化することで初期化を行い、次いでリセット線ＬＲＳＴを非活性化したのち図６の場合と同様の処理を実行する。これにより、リードモード時の手順が若干増加するが、実施の形態１の場合と同様の効果が得られる。
【００８３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００８４】
ＡＭＰ  アンプ回路
ＢＬ  ビット線
Ｃ  コンデンサ
Ｄ  ダイオード
ＤＭＣ  ＤＲＡＭセル
ＤＭＣＴＬ  ＤＲＡＭコントローラ
ＤＲＬ  端子制御線
ＧＴＬ  ゲート制御線
ＭＣ  メモリセル
ＭＥＭ  メモリユニット
ＭＮ  ＮＭＯＳトランジスタ
ＭＰ  ＰＭＯＳトランジスタ
ＮＶＣＴＬ  不揮発性メモリコントローラ
ＮＶＭＣ  不揮発性メモリセル
Ｒ  抵抗素子
ＲＤＬ  書き戻し制御線
ＳＡ  センスアンプ回路
ＳＥＱ  シーケンサ
ＳＮ  ストレージノード
ＶＤＤ  電源電圧
ＶＤＲ  読み出し電圧
ＶＥＥ  消去電圧
ＶＰＰ  書き込み電圧
ＶＳＳ  基準電源電圧
ＷＬ  ワード線
ＷＳＷ  書き込みスイッチ
ＷＴＬ  書き込み電圧線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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