(57)【要約】【課題】本発明は、積層セラミック電子部品及びその実装基板に関する。【解決手段】本発明の一実施形態によると、印刷回路基板に実装する際の実装面積をより減少させるために、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）電源端に実装される複数の３端子キャパシタを併合し、低いＥＳＬ特性を有する新しい構造の積層セラミック電子部品及びその実装基板を提供する。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の誘電体層を含み、前記複数の誘電体層を挟んで交互に配置され、前記複数の誘電体層の側面に延長した少なくとも一つのリード部を有する互いに異なる極性の複数の第１及び第２内部電極を含む本体と、
前記本体の外側に配置され、前記第１及び第２内部電極と連結した複数の外部電極とを含み、
前記複数の外部電極は、前記本体の外側面のうち第１面と第２面に配置された第１及び第２外部電極と、前記第１面と第２面に隣接し、互いに対向する第３面及び第４面にそれぞれ同一の数で配置されたｍ個（ｍ≧３）の第３及び第４外部電極とを含み、
前記複数の外部電極は、隣接した電極間の極性が全て異なる積層セラミック電子部品。
【請求項２】
前記ｍは、奇数である請求項１に記載の積層セラミック電子部品。
【請求項３】
前記外部電極全体の個数と電極経路（Ｃｕｒｒｅｎｔ  ｐａｔｈ）の個数とは、同一である請求項１または２に記載の積層セラミック電子部品。
【請求項４】
前記第１内部電極は、前記本体の外側面のうち第１面と第２面に露出され、前記第１内部電極のリード部は、前記本体の外側面のうち第３面と第４面に露出された請求項１から３のいずれか一項に記載の積層セラミック電子部品。
【請求項５】
前記第２内部電極のリード部は、前記第１内部電極のリード部と隣接して交互に配置され、前記本体の外側面のうち第３面と第４面に露出された請求項１から４のいずれか一項に記載の積層セラミック電子部品。
【請求項６】
前記第１及び第２外部電極は、同一極性を有する請求項１から５のいずれか一項に記載の積層セラミック電子部品。
【請求項７】
前記第３及び第４外部電極は、前記第３面及び第４面のうち互いに向かい合う領域に互いに同一極性の外部電極が位置するように配置された請求項１から６のいずれか一項に記載の積層セラミック電子部品。
【請求項８】
前記本体の厚さは、幅より小さい請求項１から７のいずれか一項に記載の積層セラミック電子部品。
【請求項９】
前記本体は、容量の形成に寄与する部分として複数の第１及び第２内部電極を含むアクティブ部と、容量の形成に寄与せず、前記アクティブ部の上部及び下部に配置されるカバー部とを含み、
前記カバー部は、下部に配置された領域が上部に配置された領域より厚さがより小さい請求項１から８のいずれか一項に記載の積層セラミック電子部品。
【請求項１０】
複数の誘電体層を含み、前記複数の誘電体層を挟んで交互に配置され、互いに異なる極性を有する複数の第１及び第２内部電極を含む本体と、
前記本体の外側に配置され、前記第１及び第２内部電極と連結した複数の外部電極とを含み、
前記複数の外部電極は、前記本体の外側面のうち第１面と第２面に配置された第１及び第２外部電極と、前記第１面と第２面に隣接し、互いに対向する第３面及び第４面に配置された第３及び第４外部電極と、前記本体及び複数の第１及び第２内部電極を貫通し、本体の第５面及び第６面に露出して配置されたｎ個（ｎ≧３）のビア電極とを含み、
前記ビア電極は、前記第１及び第２内部電極のいずれか一つと連結された積層セラミック電子部品。
【請求項１１】
前記ｎ個のビア電極は、同一極性を有する請求項１０に記載の積層セラミック電子部品。
【請求項１２】
前記ビア電極と前記第１及び第２外部電極とは、同一極性を有する請求項１０または１１に記載の積層セラミック電子部品。
【請求項１３】
前記ビア電極、前記第１及び第２外部電極の極性は、前記第３及び第４外部電極の極性と互いに異なる請求項１０から１２のいずれか一項に記載の積層セラミック電子部品。
【請求項１４】
前記外部電極全体の個数がｎ＋４個（ｎ≧３）である場合、電極経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）の個数は２ｎ＋４個（ｎ≧３）である請求項１０から１３のいずれか一項に記載の積層セラミック電子部品。
【請求項１５】
前記第１内部電極は、前記本体の外側面のうち第１面と第２面に露出されたリード部を有する請求項１０から１４のいずれか一項に記載の積層セラミック電子部品。
【請求項１６】
前記第２内部電極は、前記本体の外側面のうち第３面と第４面に露出された請求項１０から１５のいずれか一項に記載の積層セラミック電子部品。
【請求項１７】
前記本体の厚さは、幅より小さい請求項１０から１６のいずれか一項に記載の積層セラミック電子部品。
【請求項１８】
前記本体は、容量の形成に寄与する部分として複数の第１及び第２内部電極を含むアクティブ部と、容量の形成に寄与せず、前記アクティブ部の上部及び下部に配置されるカバー部とを含み、
前記カバー部は、下部に配置された領域が上部に配置された領域より厚さがより小さい請求項１０から１７のいずれか一項に記載の積層セラミック電子部品。
【請求項１９】
上部に複数の電極パッドを有する印刷回路基板と、
前記複数の電極パッド上に複数の外部電極がそれぞれ設置された請求項１から１０のいずれか一項に記載の積層セラミック電子部品とを含む積層セラミック電子部品の実装基板。
【請求項２０】
第１方向に互いに対向する第１面及び第２面、前記第１方向に垂直な第２方向に互いに対向する第３面及び第４面、前記第１方向及び第２方向に垂直な第３方向に互いに対向する第５面及び第６面を有する本体と、
前記本体内で誘電体層を挟んで交互に配置された複数の第１及び第２内部電極と、
前記本体の第１面及び第２面上に配置され、前記第１内部電極と連結した第１及び第２外部電極と、
前記本体の第３面上に配置され、前記第１内部電極の第１リード部、前記第２内部電極の第１リード部、及び第２内部電極の第２リード部とそれぞれ連結した少なくとも３個以上の第３外部電極と、
前記本体の第４面上に配置され、前記第１内部電極の第２リード部、前記第２内部電極の第３リード部、及び第２内部電極の第４リード部とそれぞれ連結した少なくとも３個以上の第４外部電極とを含み、
前記第１内部電極は、前記本体の第１面及び第２面に露出され、第３面及び第４面にそれぞれ露出されたリード部を含み、
前記第２内部電極は、前記本体の第１方向から前記第１内部電極の第１リード部と離隔して第３面に露出された第１及び第２リード部と、前記本体の第１方向から前記第１内部電極の第２リード部と離隔して第４面に露出された第３及び第４リード部とを含み、
前記第２内部電極の第１及び第３リード部は、前記本体の第１方向から前記第１外部電極と第１内部電極の第１リード部との間に配置され、前記第２内部電極の第２及び第４リード部は、前記本体の第１方向から前記第２外部電極と第１内部電極の第１リード部との間に配置された積層セラミック電子部品。
【請求項２１】
前記本体の第３面には、Ｎ個の第３外部電極が配置され、第４面には、Ｎ個の第４外部電極が配置され、Ｎは、奇数である請求項２０に記載の積層セラミック電子部品。
【請求項２２】
前記本体の厚さは、幅より小さい請求項２０または２１に記載の積層セラミック電子部品。
【請求項２３】
上部に複数の電極パッドを有する印刷回路基板と、
前記印刷回路基板上に実装され、前記複数の電極パッドと電気的に連結した請求項２０から２２のいずれか一項の積層セラミック電子部品とを含み、
前記積層セラミック電子部品の本体は、第１及び第２内部電極の上部及び下部にそれぞれ配置された上部カバー及び下部カバーをさらに含み、
前記印刷回路基板に隣接した下部カバーは、印刷回路基板から離隔した上部カバーより厚さがさらに薄い積層セラミック電子部品の実装基板。
【請求項２４】
第１方向に互いに対向する第１面及び第２面、前記第１方向に垂直な第２方向に互いに対向する第３面及び第４面、前記第１方向及び第２方向に垂直な第３方向に互いに対向する第５面及び第６面を有する本体と、
前記本体内で誘電体層を挟んで交互に配置された複数の第１及び第２内部電極と、
前記本体の第１面及び第２面上に配置され、前記第１内部電極とそれぞれ連結した第１及び第２外部電極と、
前記本体の第３面及び第４面上に配置され、前記第２内部電極とそれぞれ連結した第３及び第４外部電極と、
前記第３方向に前記本体を貫通し、第１内部電極または第２内部電極と連結した３個以上のビア電極とを含み、
前記第１内部電極は、前記本体の第１面及び第２面に露出され、前記第２内部電極は、前記本体の第３面及び第４面に露出された積層セラミック電子部品。
【請求項２５】
前記ビア電極は、第１内部電極と連結し、第２内部電極とは離隔した請求項２４に記載の積層セラミック電子部品。
【請求項２６】
前記本体の厚さは、幅より小さい請求項２４または２５に記載の積層セラミック電子部品。
【請求項２７】
上部に複数の電極パッドを有する印刷回路基板と、
前記印刷回路基板上に実装され、前記複数の電極パッドと電気的に連結した請求項２４から２６のいずれか一項の積層セラミック電子部品とを含み、
前記積層セラミック電子部品の本体は、第１及び第２内部電極の上部及び下部にそれぞれ配置された上部カバー及び下部カバーをさらに含み、
前記印刷回路基板に隣接した下部カバーは、印刷回路基板から離隔した上部カバーより厚さがさらに薄い積層セラミック電子部品の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品及びその実装基板に関する。
【背景技術】
【０００２】
セラミック材料を使用する電子部品として、キャパシタ、インダクタ、圧電素子、バリスタ及びサーミスタなどがある。
【０００３】
このようなセラミック電子部品のうち、積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型でかつ高容量が保障され、実装が容易な長所を有し、ＬＳＩの電源回路などの高周波回路内に配置されるデカップリングキャパシタとして有用に使用される。
【０００４】
この時、電源回路の安定性は、積層セラミックキャパシタのＥＳＬに依存し、特に低いＥＳＬで安定性が高い。
【０００５】
従って、電源回路を安定化するために、積層セラミックキャパシタは、より低いＥＳＬ値を有する必要があり、このような要求は、電子装置の高周波及び高電流化の傾向によってさらに増加している。
【０００６】
また、積層セラミックキャパシタは、デカップリングキャパシタの他にＥＭＩフィルターとして使用されるが、この場合、高周波ノイズの除去及び減殺特性を向上させるためにも、ＥＳＬが低いことが好ましい。
【０００７】
最近、スマートフォンのＡＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）電源端の使用電流は、その機能の多様化、高速化及び高機能化に対応するためにますます高くなっている状況である。
【０００８】
このような傾向により、積層セラミックキャパシタを数個並列に連結して全体のインピーダンスを下げる方式で、３端子キャパシタや基板面に対して内部電極が垂直に実装され、３端子形態のキャパシタであるＶＬＣ（Ｖｅｒｔｉｃａｌ  Ｌａｍｉｎａｔｅ  Ｃａｐａｃｉｔｏｒ）などの低いＥＳＬ特性を有するキャパシタを使用する方法に進化している。
【０００９】
このように、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）電源端には、実装面積の減少、高機能化を目的として、多数の３端子Ｌｏｗ  ＥＳＬキャパシタが使用されているが、複数の３端子キャパシタが使用されるにつれ、実装面積をさらに減少することができる方案に対する要求が生じつつある。
【００１０】
即ち、このような複数の３端子キャパシタをさらに低いＥＳＬを有するキャパシタに代替することで、実装面積の減少効果がさらに得られれば、スマートフォンの電源端を設計する際にさらなる柔軟性（Ｆｌｅｘｉｂｉｌｉｔｙ）を持たせることができ、設計者の役に立つであろう。
【００１１】
図１は、従来の３端子積層セラミックキャパシタを２個単純併合した積層セラミックキャパシタを概略的に示す斜視図である。
【００１２】
図１を参照すると、従来の３端子積層セラミックキャパシタ１０の内部電極及び外部電極の構造を従来と同様に維持しながら、従来の３端子積層セラミックキャパシタ１０を２個単純併合した積層セラミックキャパシタ１０'を示す。
【００１３】
即ち、従来の３端子積層セラミックキャパシタ１０を２個単純併合した積層セラミックキャパシタ１０'は、従来の３端子積層セラミックキャパシタ１０と構造は同一であり、サイズのみが増加した形状を有する。
【００１４】
即ち、従来の３端子積層セラミックキャパシタ１０のサイズが１２０９（長さ１．２ｍｍ、幅０．９ｍｍ）の場合、キャパシタ２個の容量を実現するほどのサイズに単純併合した積層セラミックキャパシタ１０'は、１９１０（長さ１．９ｍｍ、幅１．０ｍｍ）程度のサイズを有する。
【００１５】
上記のような単純併合構造では、基板実装面積を減少する効果はあるが、ＥＳＬが増加するため、低ＥＳＬの実現が重要な最近のスマートフォンの傾向に合わせられないという問題がある。
【００１６】
図２は、図１の従来の３端子積層セラミックキャパシタ２個と、これを単純併合した積層セラミックキャパシタの周波数別のＥＳＬ成分の変化を示すグラフである。
【００１７】
図２を参照すると、従来の３端子積層セラミックキャパシタを２個並列に連結する際のＥＳＬ値に比べて、これを単純併合した積層セラミックキャパシタのＥＳＬがさらに高くなることが分かる。
【００１８】
具体的に、従来の３端子積層セラミックキャパシタのＥＳＬ値は、約３２ｐＨであるのに対し、これを単純併合した積層セラミックキャパシタのＥＳＬ値は５６ｐＨ程度であり、ＥＳＬ値が非常に高く、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）電源端に適用するには問題がある。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２０１５−０２６８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
印刷回路基板に実装する際に実装面積をより減少させるために、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）電源端に実装される複数の３端子キャパシタを併合し、低いＥＳＬ特性を有する新しい構造のキャパシタを提供する。
【課題を解決するための手段】
【００２１】
本発明の一実施形態によると、複数の３端子キャパシタを併合し、低いＥＳＬ特性を有する新しい構造のキャパシタを提供する。
【００２２】
本発明の一実施形態によると、複数の誘電体層を含み、上記誘電体層を挟んで交互に配置され、上記誘電体層の側面に延長した少なくとも一つのリード部を有する互いに異なる極性の複数の第１内部電極及び第２内部電極を含む本体と、上記本体の外側に配置され、上記第１及び第２内部電極と連結した複数の外部電極とを含み、上記外部電極は、上記本体の外側面のうち第１面と第２面に配置された第１及び第２外部電極と、上記第１面と第２面に隣接し、互いに対向する第３面及び第４面にそれぞれ同一の数で配置されたｍ個（ｍ≧３）の第３及び第４外部電極とを含み、上記外部電極は、隣接した電極間の極性が全て異なる積層セラミック電子部品を提供する。
【００２３】
本発明の他の実施形態によると、複数の誘電体層を含み、上記誘電体層を挟んで交互に配置され、互いに異なる極性を有する複数の第１内部電極及び第２内部電極を含む本体と、上記本体の外側に配置され、上記第１及び第２内部電極と連結した複数の外部電極とを含み、上記外部電極は、上記本体の外側面のうち第１面と第２面に配置された第１及び第２外部電極と、上記第１面と第２面に隣接し、互いに対向する第３面及び第４面に配置された第３及び第４外部電極と、上記本体及び複数の第１及び第２内部電極を貫通し、本体の第５面及び第６面に露出して配置されたｎ個（ｎ≧３）のビア電極とを含み、上記ビア電極は、上記第１及び第２内部電極のいずれか一つと連結された積層セラミック電子部品を提供する。
【００２４】
本発明の他の実施形態によると、上記積層セラミック電子部品が印刷回路基板上に実装された実装基板を提供する。
【発明の効果】
【００２５】
本発明の一実施形態によると、従来の３端子積層セラミックキャパシタの低いＥＳＬ特性を満たしながらも、複数のキャパシタを一つのキャパシタに併合することができるため、基板を実装する際の実装面積の減少効果に優れている。
【００２６】
また、既存の多端子アレイ型キャパシタ製品に比べて、基板実装の際の配線難易度が低減されることができ、従来は適用が難しかった多端子アレイ型キャパシタを代替することができる。
【００２７】
さらに、本発明の一実施形態によるキャパシタは、内部電極が基板実装面に対して水平に配置されるため、内部電極が垂直に積層される３端子キャパシタに比べてロー・プロファイル（Ｌｏｗ  Ｐｒｏｆｉｌｅ）タイプの製品により有利に適用することができる。
【図面の簡単な説明】
【００２８】
【図１】従来の３端子積層セラミックキャパシタを２個単純併合した積層セラミックキャパシタを概略的に示す斜視図である。
【図２】図１の従来の３端子積層セラミックキャパシタ２個と、これを単純併合した積層セラミックキャパシタの周波数別ＥＳＬ成分の変化を示すグラフである。
【図３】本発明の第１実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
【図４】本発明の第１実施形態による積層セラミックキャパシタの上部平面図である。
【図５】本発明の第１実施形態による積層セラミックキャパシタの第１及び第２内部電極を示す概略図である。
【図６】本発明の第２実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
【図７】本発明の第２実施形態による積層セラミックキャパシタの上部平面図である。
【図８】本発明の第２実施形態による積層セラミックキャパシタの第１、第２内部電極及びビア電極を示す概略図である。
【図９】比較例と本発明の第１実施形態による積層セラミックキャパシタの周波数別ＥＳＬ成分の変化を示すグラフである。
【図１０】比較例と本発明の第２実施形態による積層セラミックキャパシタの周波数別ＥＳＬ成分の変化を示すグラフである。
【図１１】本発明の第１実施形態による積層セラミックキャパシタが印刷回路基板に実装された様子を概略的に示す斜視図である。
【発明を実施するための形態】
【００２９】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）されることがある。
【００３０】
また、各実施形態の図面で示す同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。
【００３１】
以下では、本発明の一実施形態による積層セラミック電子部品を説明し、特に、積層セラミックキャパシタで説明するが、本発明がこれに限定されるものではない。
【００３２】
＜積層セラミックキャパシタ＞
本発明の実施例を明確に説明するために、キャパシタ本体の方向を定義すると、図面上に表示されたＸ、Ｙ及びＺは、それぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層及び内部電極の積層方向と同一の概念で使用されることができる。
【００３３】
また、本実施例では、説明の便宜を図るため、キャパシタ本体１１０のＸ方向に対向する両面を第１及び第２面１、２と設定し、Ｙ方向に対向し、第１及び第２面１、２の先端を連結する両面を第３及び第４面３、４と設定し、Ｚ方向に対向し、第１及び第２面１、２と第３及び第４面３、４の先端をそれぞれ連結する両面を第５及び第６面５、６と設定して併せて説明する。ここで、第６面６は、実装面と同一の概念で使用されることができる。
【００３４】
本発明の一実施形態によると、複数の３端子キャパシタを併合し、低いＥＳＬ特性を有する新しい構造のキャパシタを提供する。
【００３５】
最近、スマートフォンのＡＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）電源端の使用電流は、その機能の多様化、高速化及び高機能化に対応するためにますます高くなっている状況である。
【００３６】
このような傾向により、積層セラミックキャパシタを数個並列に連結して、全体のインピーダンスを下げる方式で、３端子キャパシタや基板面に対して内部電極が垂直に実装され、３端子形態のキャパシタであるＶＬＣ（Ｖｅｒｔｉｃａｌ  Ｌａｍｉｎａｔｅ  Ｃａｐａｃｉｔｏｒ）などの低いＥＳＬ特性を有するキャパシタを使用する方式が適用されている。
【００３７】
このように、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ）電源端には、実装面積の減少、高機能化を目的として多数の３端子Ｌｏｗ  ＥＳＬキャパシタが使用されているが、複数の３端子キャパシタが使用されることにより、実装面積をさらに減少することができる方案に対する要求がある。
【００３８】
本発明の一実施形態によると、このような複数の３端子キャパシタをさらに低いＥＳＬを有するキャパシタに代替することで、実装面積の減少効果がさらに得られる。
【００３９】
また、既存の多端子アレイ型キャパシタ製品に比べて、基板を実装する際の配線難易度が低減されることができ、従来は適用が難しかった多端子アレイ型キャパシタを代替することができる。
【００４０】
また、本発明の一実施形態によるキャパシタは、内部電極が基板実装面に対して水平に配置されるため、内部電極が垂直に積層される３端子キャパシタに比べてロー・プロファイル（Ｌｏｗ  Ｐｒｏｆｉｌｅ）タイプの製品により有利に適用することができる。
【００４１】
以下では、上記の従来の問題点を解決する本発明の実施例を具体的に説明するが、これに限定されるものではない。
【００４２】
図３は、本発明の第１実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
【００４３】
図４は、本発明の第１実施形態による積層セラミックキャパシタの上部平面図である。
【００４４】
図５は、本発明の第１実施形態による積層セラミックキャパシタの第１及び第２内部電極を示す概略図である。
【００４５】
図３に示すように、本発明の第１実施形態による積層セラミックキャパシタ１００は、本体１１０と、該本体１１０の外側面に形成されたそれぞれ第１〜第４外部電極１３１、１３２、１３３、１３４とを含む。
【００４６】
図３を参照すると、上記第１及び第２外部電極１３１、１３２は、それぞれ１個ずつであり、第３及び第４外部電極１３３、１３４は、それぞれ少なくとも３個以上配置されることができる。
【００４７】
具体的に、本発明の第１実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１を含み、上記誘電体層１１１を挟んで交互に配置され、上記誘電体層１１１の側面に延長した少なくとも一つのリード部１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２２ｃ、１２２ｄを有する互いに異なる極性の複数の第１内部電極１２１及び第２内部電極１２２を含む本体１１０と、上記本体１１０の外側に配置され、上記第１及び第２内部電極１２１、１２２に連結した複数の外部電極１３１、１３２、１３３、１３４とを含み、上記外部電極は、上記本体１１０の外側面のうち第１面と第２面に配置された第１及び第２外部電極１３１、１３２と、上記第１面と第２面に隣接し、互いに対向する第３面及び第４面にそれぞれ同一の数で配置されたｍ個（ｍ≧３）の第３及び第４外部電極１３３、１３４とを含む。
【００４８】
図３では、上記ｍが３の場合であり、８端子の積層セラミックキャパシタ構造の一例を示すが、これに限定されるものではない。
【００４９】
上記本体１１０は、複数の誘電体層１１１が積層されることで形成される。上記本体１１０内には、複数の第１及び第２内部電極１２１、１２２が誘電体層１１１によって互いに分離して配置されている。上記第１及び第２内部電極は、一誘電体層１１１を挟んで互いに異なる極性の内部電極が互いに対向するように交互に配置されることで、キャパシタンスを形成することができる。
【００５０】
本第１実施形態において、上記第１外部電極１３１と第２外部電極１３２は、上記本体１１０の外側面のうち上記本体１１０の長さ方向の両側面である第１面と第２面に配置される。
【００５１】
上記第３外部電極１３３と上記第４外部電極１３４は、それぞれ３個ずつ提供される。上記本体１１０の一側面とこれに対向する他側面にそれぞれ互いに異なる極性の外部電極が交互に配置されることができる。
【００５２】
上記本体１１０の一側面とこれに対向する他側面は、上記本体１１０の幅方向の第３面と第４面であることができる。
【００５３】
即ち、図３に示すように、上記第３及び第４外部電極１３３、１３４は、上記本体１１０の第３面及び第４面の対応する領域に互いに異なる極性の外部電極が位置し、同一の側面で異なる極性の外部電極が隣接するように配列されることができる。
【００５４】
本発明の第１実施形態によると、上記第３及び第４外部電極１３３、１３４は、上記本体１１０の第３面及び第４面の対応する領域にそれぞれ３個ずつ配置されることにより、本第１実施形態による積層セラミックキャパシタ１００は、上記第１及び第２外部電極１３１、１３２と合わせて８端子構造を有する。
【００５５】
本発明の第１実施形態によると、上記ｍは奇数であることができる。
【００５６】
上記ｍが３以上の奇数の場合は、従来の３端子積層セラミックキャパシタの低いＥＳＬ特性を満たしながらも、複数のキャパシタを一つのキャパシタに併合することができ、基板を実装する際の実装面積の減少効果により優れる。
【００５７】
また、上記ｍが３以上の奇数の場合は、ＥＳＬ値をより低く実現することができる。
【００５８】
図４を参照すると、本発明の第１実施形態による積層セラミックキャパシタ１００において、上記外部電極１３１、１３２、１３３、１３４は、隣接した電極間の極性が全て異なることを特徴とする。
【００５９】
図４に示すように、第１及び第２外部電極１３１、１３２が（＋）極性を有する場合、第３及び第４外部電極１３３、１３４のうち上記第１及び第２外部電極１３１、１３２に隣接した外部電極は、（−）極性を有し、第３及び第４外部電極１３３、１３４のそれぞれは、互いに隣接した外部電極の極性が互いに異なって配列される。
【００６０】
上記のように本発明の第１実施形態によると、上記外部電極１３１、１３２、１３３、１３４は、隣接した電極間の極性が全て異なることを特徴とするため、従来の３端子積層セラミックキャパシタの低いＥＳＬ特性を満たしながらも、複数のキャパシタを一つのキャパシタに併合することができ、基板を実装する際の実装面積の減少効果に優れる。
【００６１】
従来の３端子積層セラミックキャパシタを複数単純併合する場合、あるいは多端子アレイ形態の一般的な積層セラミックキャパシタの場合は、上記のように隣接した全ての外部電極が異なる極性で配列されないため、本発明の第１実施形態のような低いＥＳＬ特性を得難い。
【００６２】
本発明の第１実施形態によると、上記外部電極１３１、１３２、１３３、１３４全体の個数と電極経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）の個数は、同一であることができる。
【００６３】
即ち、本発明の第１実施形態による積層セラミックキャパシタは、上記外部電極１３１、１３２、１３３、１３４全体の個数と電極経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）の個数が同一であるため、多端子アレイ形態の一般的な積層セラミックキャパシタの場合より電極経路の個数が多く、低いＥＳＬ特性が得られる。
【００６４】
具体的に、積層セラミックキャパシタのＥＳＬ特性は、電極経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）の長さとその個数に依存し、電極経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）の長さが短い場合、及び電極経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）の個数が多い場合、積層セラミックキャパシタは、低いＥＳＬ値を有することができる。
【００６５】
本発明の第１実施形態によると、互いに隣接した外部電極の極性が全て異なって配列されるため、外部電極１３１、１３２、１３３、１３４全体の個数だけ電極経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）が生成され、電極経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）の個数を最大化することができるため、低いＥＳＬ値が得られる。
【００６６】
本発明の第１実施形態によると、上記第１及び第２外部電極１３１、１３２は、同一極性を有することができる。
【００６７】
図４を参照すると、上記第１及び第２外部電極１３１、１３２は、（＋）極性を有すると示しているが、これに制限されるものではなく、他の内部電極との連結によって（−）極性を有することができる。
【００６８】
また、本発明の第１実施形態によると、上記第３及び第４外部電極１３３、１３４は、上記第３及び第４面のうち互いに向かい合う領域に互いに同一極性の外部電極が位置するように配置されることができる。
【００６９】
上記第３及び第４外部電極１３３、１３４が上記第３及び第４面のうち互いに向かい合う領域に互いに同一極性で配置されることができるため、本発明の第１実施形態のように互いに隣接した外部電極の極性が互いに異なって配列されることができ、これにより、電極経路の個数を極大化することができ、低いＥＳＬ値を有する積層セラミックキャパシタを実現することができる。
【００７０】
このような本実施形態の外部電極の極性は、後述する内部電極の配置形状及び外部電極との連結関係によってより具体的に理解することができる。
【００７１】
図５を参照すると、本発明の第１実施形態による積層セラミックキャパシタ１００は、上記本体１１０内で上記誘電体層１１１を挟んで互いに異なる極性の内部電極１２１、１２２が互いに対向するように交互に配置された複数の第１及び第２内部電極１２１、１２２を含む。
【００７２】
上記複数の第１及び第２内部電極１２１、１２２の形状は特に制限されず、以下で、第１及び第２内部電極１２１、１２２と上記第１〜第４外部電極１３１、１３２、１３３、１３４との連結関係を中心として詳しく説明する。
【００７３】
本発明の第１実施形態において、第１内部電極１２１は、本体１１０の長さ方向の両端面である第１面及び第２面に露出され、上記本体１１０の幅方向の両側面である第３及び第４面にそれぞれ露出されるリード１２１ａ、１２１ｂを含むことができる。
【００７４】
上記第１内部電極１２１が含まれるリード１２１ａ、１２１ｂは、上記本体の幅方向の両側面である第３及び第４面に露出され、それぞれ１個ずつであることができるが、必ずしもこれに制限されるものではない。
【００７５】
一方、第２内部電極１２２は、上記本体１１０の幅方向の両側面である第３及び第４面にそれぞれ露出され、上記第１内部電極１２１のリード１２１ａ、１２１ｂと電気的に絶縁されるように一定間隔離隔して形成されたリード１２２ａ、１２２ｂ、１２２ｃ、１２２ｄを含む。
【００７６】
上記第２内部電極１２２が含まれるリード１２２ａ、１２２ｂ、１２２ｃ、１２２ｄは、上記本体の幅方向の両側面である第３及び第４面に露出され、それぞれ２個ずつであることができるが、必ずしもこれに制限されるものではない。
【００７７】
即ち、本発明の第１実施形態のように、８端子積層セラミックキャパシタの外部電極１３１、１３２、１３３、１３４と連結するために、上記第２内部電極１２２は、一側面と他側面にそれぞれ露出される２個のリード１２２ａ、１２２ｂ、１２２ｃ、１２２ｄを含むことができる。
【００７８】
上記第１内部電極１２１は、本体１１０の長さ方向の両側面である第１面及び第２面に露出されることで、上記第１及び第２外部電極１３１、１３２と電気的に連結する。
【００７９】
また、上記第１内部電極１２１は、上記本体１１０の幅方向の両側面である第３及び第４面にそれぞれ露出されるリード１２１ａ、１２１ｂを含み、上記リードを通じて上記第３及び第４外部電極１３３、１３４と電気的に連結する。
【００８０】
また、第２内部電極１２２は、上記本体１１０の幅方向の両側面である第３及び第４面にそれぞれ露出され、上記第１内部電極１２１のリード１２１ａ、１２１ｂと電気的に絶縁するように一定間隔離隔して形成されたリード１２２ａ、１２２ｂ、１２２ｃ、１２２ｄを含み、第２内部電極１２２は、リード１２２ａ、１２２ｂ、１２２ｃ、１２２ｄを通じて上記第３及び第４外部電極１３３、１３４と電気的に連結する。
【００８１】
このような連結構造により、本発明の第１実施形態による積層セラミックキャパシタは、８−端子キャパシタ構造を実現することができ、従来の３端子キャパシタ２個を結合したものと同一の効果が得られる。
【００８２】
即ち、本発明の第１実施形態によると、従来の３端子積層セラミックキャパシタの低いＥＳＬ特性を満たしながらも、複数のキャパシタを一つのキャパシタに併合することができるため、基板を実装する際の実装面積の減少効果に優れる。
【００８３】
従来の３端子積層セラミックキャパシタのサイズが１２０９（長さ１．２ｍｍ、幅０．９ｍｍ）の場合、本発明の第１実施形態による積層セラミックキャパシタは、１９１０（長さ１．９ｍｍ、幅１．０ｍｍ）程度のサイズを有し、８−端子キャパシタの構造を有する。
【００８４】
また、既存の多端子アレイ型キャパシタ製品に比べて、基板を実装する際の配線難易度が低減されることができ、従来は適用が難しかった多端子アレイ型キャパシタを代替することができる。
【００８５】
本発明の第１実施形態によると、上記本体１１０の厚さは、幅より小さいことを特徴とする。
【００８６】
上記本体１１０の厚さは幅より小さいため、内部電極が垂直に積層される３端子キャパシタとは異なり、ロー・プロファイル（Ｌｏｗ  Ｐｒｏｆｉｌｅ）タイプの製品により有利に適用することができる。
【００８７】
また、本発明の第１実施形態によるキャパシタは、内部電極が基板実装面に対して水平に配置されるため、内部電極が垂直に積層される３端子キャパシタに比べてロー・プロファイル（Ｌｏｗ  Ｐｒｏｆｉｌｅ）タイプの製品により有利に適用することができる。
【００８８】
本発明の第１実施形態によると、上記本体１１０は、容量の形成に寄与する部分として複数の第１及び第２内部電極１２１、１２２を含むアクティブ部と、容量の形成に寄与せず、上記アクティブ部の上部及び下部に配置されるカバー部とを含み、上記カバー部は、下部に配置された領域が上部に配置された領域より厚さがさらに小さいことができる。
【００８９】
上記下部カバー部の厚さを上部カバー部の厚さより小さく配置することで、電極経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）の長さを短くすることができ、より低いＥＳＬ値を有する積層セラミックキャパシタを実現することができる。
【００９０】
図６は、本発明の第２実施形態による積層セラミックキャパシタを概略的に示す斜視図である。
【００９１】
図７は、本発明の第２実施形態による積層セラミックキャパシタの上部平面図である。
【００９２】
図８は、本発明の第２実施形態による積層セラミックキャパシタの第１、第２内部電極及びビア電極を示す概略図である。
【００９３】
図６に示すように、本発明の第２実施形態による積層セラミックキャパシタ２００は、本体２１０と、該本体２１０の外側面に形成された第１〜第４外部電極２３１、２３２、２３３、２３４、及びビア電極２３５を含む。
【００９４】
図６を参照すると、上記第１〜第４外部電極２３１、２３２、２３３、２３４は、それぞれ１個ずつであり、ビア電極２３５は、少なくとも３個以上配置されることができる。
【００９５】
具体的に、本発明の第２実施形態による積層セラミックキャパシタ２００は、複数の誘電体層２１１を含み、上記誘電体層２１１を挟んで交互に配置され、互いに異なる極性を有する複数の第１内部電極２２１及び第２内部電極２２２を含む本体２１０と、上記本体２１０の外側に配置され、上記第１及び第２内部電極２２１、２２２と連結された複数の外部電極２３１、２３２、２３３、２３４、２３５とを含み、上記外部電極は、上記本体２１０の外側面のうち第１面と第２面に配置された第１及び第２外部電極２３１、２３２と、上記第１面と第２面に隣接し、互いに対向する第３面及び第４面に配置された第３及び第４外部電極２３３、２３４と、上記本体２１０及び複数の第１及び第２内部電極２２１、２２２を貫通し、本体の第５面及び第６面に露出して配置されたｎ個（ｎ≧３）のビア電極２３５とを含み、上記ビア電極２３５は、上記第１及び第２内部電極２２１、２２２のいずれか一つと連結される。
【００９６】
図６では、上記ｎが３の場合であり、上記本体２１０の第５及び第６面にそれぞれ３個のビア電極２３５が露出して配置された積層セラミックキャパシタ構造の一例を示すが、これに限定されるものではない。
【００９７】
本第２実施形態において、上記第１外部電極と第２外部電極２３１、２３２は、上記本体２１０の外側面のうち上記本体の長さ方向の両側面である第１面と第２面に配置される。
【００９８】
また、上記第３外部電極２３３と第４外部電極２３４は、上記本体２１０の第１面と第２面に隣接した第３面及び第４の面で上記第１面と第２面にそれぞれ延長して配置される。
【００９９】
本第２実施形態では、上記第１〜第４外部電極２３１、２３２、２３３、２３４がそれぞれ１個ずつ配置された構造を開示しているが、必ずしもこれに限定されるものではない。
【０１００】
上記ビア電極２３５は、上記本体２１０と複数の第１及び第２内部電極２２１、２２２を貫通し、本体２１０の第５面及び第６面にそれぞれ３個以上露出して配置される。上記本体２１０の第５及び第６面は、上記本体２１０の上面及び下面であることができ、特に、第６面６は、積層セラミックキャパシタ２００を印刷回路基板に実装する際に実装面であることができる。
【０１０１】
本発明の第２実施形態によると、上記第１〜第４外部電極２３１、２３２、２３３、２３４は、上記本体２１０の第１面〜第４面の対応する領域にそれぞれ１個ずつ配置され、ビア電極２３５が上記本体の第５面及び第６面に露出して配置された構造であり、ビア電極２３５を有する３端子積層セラミックキャパシタの構造を有する。
【０１０２】
図７を参照すると、本発明の第２実施形態による積層セラミックキャパシタ２００において、上記ｎ個のビア電極２３５は、同一極性を有する。上記ビア電極２３５は、上記第１及び第２内部電極２２１、２２２のいずれか一つと連結され、これにより、上記ｎ個のビア電極２３５は、同一極性を有する。
【０１０３】
図７では、上記ビア電極２３５が第１及び第２内部電極２２１、２２２を全て貫通し、第１内部電極２２１とは電気的に連結するが、第２内部電極２２２とは電気的に絶縁される。これにより、上記ビア電極２３５は、（＋）極性を有することができる。
【０１０４】
また、他の方法として、上記ビア電極２３５が第１内部電極２２１とは電気的に絶縁され、第２内部電極２２２とは電気的に連結される場合は、（−）極性を有することができる。
【０１０５】
上記ビア電極２３５と上記第１及び第２外部電極２３１、２３２は、同一極性を有することができる。また、同一極性を有する上記ビア電極２３５、第１及び第２外部電極２３１、２３２の極性は、上記第３及び第４外部電極２３３、２３４の極性と互いに異なることができる。
【０１０６】
図７に示すように、上記ビア電極２３５が（＋）極性を有する場合、第１及び第２外部電極２３１、２３２も（＋）極性を有し、第３及び第４外部電極２３３、２３４は（−）極性を有することができる。
【０１０７】
上記のように、本発明の第２実施形態によると、上記ビア電極２３５と上記第１及び第２外部電極２３１、２３２は、同一極性を有し、上記ビア電極２３５、第１及び第２外部電極２３１、２３２の極性は、上記第３及び第４外部電極２３３、２３４の極性と互いに異なることを特徴とするため、複数の３端子積層セラミックキャパシタを一つのキャパシタに併合することができ、基板を実装する際の実装面積の減少効果に優れる。
【０１０８】
本発明の第２実施形態によると、上記外部電極全体の個数がｎ＋４個（ｎ≧３）の場合、電極経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）の個数は２ｎ＋４個（ｎ≧３）であることができる。
【０１０９】
即ち、本発明の第２実施形態による積層セラミックキャパシタは、上記ビア電極２３５と上記第１及び第２外部電極２３１、２３２は同一極性を有し、上記ビア電極２３５、第１及び第２外部電極２３１、２３２の極性は、上記第３及び第４外部電極２３３、２３４の極性と互いに異なる。そのため、電極経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）の個数が２ｎ＋４個（ｎ≧３）であることができ、多端子アレイ形態の一般的な積層セラミックキャパシタの場合より電極経路の個数が多く、低いＥＳＬ特性が得られる。
【０１１０】
図８を参照すると、本発明の第２実施形態による積層セラミックキャパシタ２００は、上記本体２１０内で上記誘電体層２１１を挟んで互いに異なる極性の内部電極２２１、２２２が互いに対向するように交互に配置された複数の第１及び第２内部電極２２１、２２２を含む。
【０１１１】
上記複数の第１及び第２内部電極２２１、２２２の形状は、特に制限されない。
【０１１２】
本発明の第２実施形態において、第１内部電極２２１は、本体２１０の長さ方向の両側面である第１及び第２面にそれぞれ露出されるリード２２１ａ、２２１ｂを含むことができる。
【０１１３】
一方、第２内部電極２２２は、上記本体２１０の幅方向の両側面である第３及び第４面に露出される。
【０１１４】
上記第１内部電極２２１は、上記本体２１０の長さ方向の両側面の第１及び第２面にそれぞれ露出されるリード２２１ａ、２２１ｂを含み、上記リード２２１ａ、２２１ｂを通じて上記第１及び第２外部電極２３１、２３２と電気的に連結する。
【０１１５】
また、第２内部電極２２２は、上記本体２１０の幅方向の両側面である第３及び第４面に露出され、上記第３及び第４外部電極２３３、２３４と電気的に連結する。
【０１１６】
一方、上記のビア電極２３５は、上記本体２１０と複数の第１及び第２内部電極２２１、２２２を貫通し、本体２１０の第５面及び第６面にそれぞれ露出される。
【０１１７】
本発明の第２実施形態によると、上記ビア電極２３５は、上記複数の第１及び第２内部電極２２１、２２２のうち第１内部電極２２１又は第２内部電極２２２と電気的に連結することができる。
【０１１８】
上記第１内部電極２２１又は第２内部電極２２２と連結するビア電極２３５は、３個以上であることができる。本実施形態では、ビア電極２３５が３個の場合であり、第２実施形態による一つの積層セラミックキャパシタが従来の３端子キャパシタ２個を結合した効果と同一の効果が得られる。
【０１１９】
本発明の第２実施形態によると、上記第１内部電極２２１と第２内部電極２２２の少なくともいずれか一つには、一つ以上の貫通孔が形成されており、上記ビア電極２３５は、上記貫通孔を通過する。
【０１２０】
上記ビア電極２３５が第１内部電極２２１と電気的に連結する場合、第２内部電極２２２では、貫通孔を通過する上記ビア電極２３５が上記貫通孔の内周面と接触しない。即ち、第２内部電極２２２で上記ビア電極２３５は貫通孔の内周面と一定距離離隔することで、上記第２内部電極２２２と電気的に絶縁される。
【０１２１】
同様に、上記ビア電極２３５が第２内部電極２２２と電気的に連結する場合、第１内部電極２２１では、貫通孔を通過する上記ビア電極２３５が上記貫通孔の内周面と接触しない。即ち、第１内部電極２２１で上記ビア電極２３５が貫通孔の内周面と一定距離離隔することで、上記第１内部電極２２１と電気的に絶縁される。
【０１２２】
本発明の第２実施形態によると、上記本体２１０の上面及び下面である第５面と第６面に形成された上記ビア電極２３５の引出部はバンプ状に形成されることができる。他の方案として、上記ビア電極２３５の引出部はパッド状に形成されることもできる。
【０１２３】
本発明の実施形態によると、上記ビア電極２３５の引出部と、上記第１〜第４外部電極２３１、２３２、２３３、２３４は、積層セラミックキャパシタ２００の外部端子の役割をする。従って、外部電極の下部から電流が流れるだけでなく、ビア電極からも電流が流れる。これにより、上記外部電極とビア電極は、互いに並列連結されたインダクタンスを作る。従って、全体ＥＳＬ値は、従来に比べてさらに低減される。
【０１２４】
このような連結構造により、本発明の第２実施形態による積層セラミックキャパシタ２００は、ビア電極を含む３端子キャパシタ構造を実現することができ、従来の３端子キャパシタ２個を結合したものと同一の効果が得られる。
【０１２５】
即ち、本発明の一実施形態によると、従来の３端子積層セラミックキャパシタの低いＥＳＬ特性を満たしながらも、複数のキャパシタを一つのキャパシタに併合することができるため、基板を実装する際の実装面積の減少効果に優れる。
【０１２６】
従来の３端子積層セラミックキャパシタのサイズが１２０９（長さ１．２ｍｍ、幅０．９ｍｍ）の場合、本発明の第２実施形態による積層セラミックキャパシタは、１９１０（長さ１．９ｍｍ、幅１．０ｍｍ）程度のサイズを有し、ビア電極を含む３端子キャパシタの構造を有する。
【０１２７】
また、既存の多端子アレイ型キャパシタ製品に比べて、基板を実装する際の配線難易度が低減されることができ、従来は適用が難しかった多端子アレイ型キャパシタを代替することができる。
【０１２８】
本発明の第２実施形態によると、上記本体２１０の厚さは幅より小さいことを特徴とする。上記本体２１０の厚さは幅より小さいため、内部電極が垂直に積層される３端子キャパシタとは異なり、ロー・プロファイル（Ｌｏｗ  Ｐｒｏｆｉｌｅ）タイプの製品により有利に適用することができる。
【０１２９】
また、本発明の第２実施形態によるキャパシタ２００は、内部電極が基板実装面に対して水平に配置されるため、内部電極が垂直に積層される３端子キャパシタに比べてロー・プロファイル（Ｌｏｗ  Ｐｒｏｆｉｌｅ）タイプの製品により有利に適用することができる。
【０１３０】
本発明の第２実施形態によると、上記本体２１０は、容量の形成に寄与する部分として複数の第１及び第２内部電極２２１、２２２を含むアクティブ部と、容量の形成に寄与せず、上記アクティブ部の上部及び下部に配置されるカバー部とを含み、上記カバー部は、下部に配置された領域が上部に配置された領域より厚さがより小さいことができる。
【０１３１】
上記下部カバー部の厚さを上部カバー部の厚さより小さく配置することで、電極経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）の長さを短くすることができ、より低いＥＳＬ値を有する積層セラミックキャパシタを実現することができる。
【０１３２】
図９は、比較例と本発明の第１実施形態による積層セラミックキャパシタの周波数別ＥＳＬ成分の変化を示すグラフである。
【０１３３】
図９を参照すると、比較例である従来の３端子積層セラミックキャパシタのＥＳＬ値と、本発明の第１実施形態による積層セラミックキャパシタのＥＳＬ値とを比較すると、ほぼ類似していることが分かる。
【０１３４】
具体的に、従来の３端子積層セラミックキャパシタのＥＳＬ値は、約３２ｐＨであるが、本発明の第１実施形態による積層セラミックキャパシタの８−端子積層セラミックキャパシタのＥＳＬ値も、約３２ｐＨであることが分かる。
【０１３５】
即ち、本発明の第１実施形態によると、従来の３端子積層セラミックキャパシタの低いＥＳＬ特性を満たしながらも、複数のキャパシタを一つのキャパシタに併合することができるため、基板を実装する際の実装面積の減少効果に優れる。
【０１３６】
図１０は、比較例と本発明の第２実施形態による積層セラミックキャパシタの周波数別ＥＳＬ成分の変化を示すグラフである。
【０１３７】
図１０を参照すると、比較例の従来の３端子積層セラミックキャパシタのＥＳＬ値と、本発明の第２実施形態による積層セラミックキャパシタのＥＳＬ値とを比較すると、本発明の第２実施形態による積層セラミックキャパシタのＥＳＬ値が多少上昇したことが分かる。
【０１３８】
具体的に、従来の３端子積層セラミックキャパシタのＥＳＬ値は、約３２ｐＨであるが、本発明の第１実施形態による積層セラミックキャパシタの８−端子積層セラミックキャパシタのＥＳＬ値も、約４４ｐＨであることが分かる。
【０１３９】
即ち、本発明の第２実施形態によると、従来の３端子積層セラミックキャパシタのＥＳＬ値よりは上昇するが、複数のキャパシタを一つのキャパシタに併合することができるため、基板を実装する際の実装面積の減少効果に優れる。
【０１４０】
積層セラミックキャパシタの実装基板
図１１は、本発明の第１実施形態による積層セラミックキャパシタが印刷回路基板に実装された様子を概略的に示す斜視図である。
【０１４１】
図１１を参照すると、本実施形態による積層セラミック電子部品の実装基板３００は、積層セラミック電子部品が実装された印刷回路基板３１０と、印刷回路基板３１０の上面に互いに離隔して形成された複数の電極パッド３１１、３１２、３１３、３１４、３１５とを含む。
【０１４２】
その際、積層セラミック電子部品である積層セラミックキャパシタは、本体１１０の厚さ方向の第６面が実装面として下側に配置され、第１〜第４外部電極１３１、１３２、１３３、１３４、或いは第１〜第４外部電極とビア電極がそれぞれ複数の電極パッド３１１、３１２、３１３、３１４、３１５上に接触して位置した状態で、はんだ（図示せず）によって印刷回路基板３１０と電気的に連結することができる。
【０１４３】
本発明の一実施形態による積層セラミックキャパシタがＥＭＩフィルターとして使用される場合、第１〜第４外部電極１３１、１３２、１３３、１３４の一部は、それぞれ信号ラインの入力端及び出力端に接続し、残りは接地端に接続して、信号ラインの高周波ノイズを除去することができる。
【０１４４】
具体的に、（＋）極で表示される外部電極は、電極パッドと接続してそれぞれ入／出力端に該当し、（−）極で表示される外部電極は、電極パッドと接続して接地端に該当する。
【０１４５】
他の応用例として、本発明の一実施形態による積層セラミックキャパシタがデカップリングキャパシタとして使用される場合、第１〜第４外部電極１３１、１３２、１３３、１３４の一部は電源ラインに接続し、残りは接地ラインに接続して電源回路を安定化することができる。
【０１４６】
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１４７】
１００、２００  積層セラミックキャパシタ
１１０、２１０  本体
１１１、２１１  誘電体層
１２１、１２２、２２１、２２２  第１及び第２内部電極
１２１ａ、１２１ｂ、１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、２２１ａ、２２１ｂ  リード部
１３１、１３２、１３３、１３４、２３１、２３２、２３３、２３４  第１〜第４外部電極
２３５  ビア電極
３００  積層セラミック電子部品の実装基板
３１０  印刷回路基板
３１１、３１２、３１３、３１４、３１５  電極パッド
【図１】
2018093164.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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