(57)【要約】      （修正有）【課題】ターンオフ時におけるコレクタ電圧の上昇を抑制すると同時にゲート電圧の上がり過ぎを抑制し、パワーＭＯＳＦＥＴやＩＧＢＴモジュールの素子破壊を防止する。【解決手段】ＦＥＴＱ１のゲート電圧が第２ツェナーダイオードＤｚ２のツェナー電圧Ｖｚ２と第２ダイオードＤ２の順方向電圧Ｖｆ２を足した値を超えると、抵抗Ｒ１を経由してくる電流は第２ツェナーダイオードへ流れ込みゲート電圧はＩＧＢＴのエミッタを基準としてＶｚ２＋Ｖｆ２までしか上昇できななり、ＩＧＢＴのゲート・エミッタ間電圧Ｖｇｅの上昇も、ＦＥＴＱ１のゲートしきい値をＶｔｈとしたとき、一定電圧までで抑制される。そしてゲート電圧の最大定格をＶｇｍとしたとき、下式を満たすようにＶｚ２を設定する（式）：Ｖｚ２＜Ｖｇｍ＋Ｖｔｈ＋Ｖｆ１（第１ダイオードＤ１の順方向電圧）−Ｖｆ２【選択図】図１
2018093344.tif 000002
【特許請求の範囲】
【請求項１】
電圧駆動型素子のターンオフ時におけるコレクタ端子又はドレイン端子の電圧上昇を抑えるアクティブクランプ回路であって、
前記電圧駆動型素子のコレクタ端子又はドレイン端子とＮチャネル型ＭＯＳＦＥＴのドレイン端子が一方向タイプ又は双方向タイプの第１ツェナーダイオードを介して接続され、
前記電圧駆動型素子のゲート端子に駆動回路の正側出力端子が接続されるとともに、第１ダイオードのカソード端子が接続され、
前記電圧駆動型素子のエミッタ端子又はソース端子に駆動回路の負側出力端子が接続され、
前記Ｎチャネル型ＭＯＳＦＥＴのゲート端子とドレイン端子が第１抵抗を介して接続され、
前記第１ダイオードのアノード端子に前記Ｎチャネル型ＭＯＳＦＥＴのソース端子が接続され、
前記電圧駆動型素子のエミッタ端子又はソース端子と前記Ｎチャネル型ＭＯＳＦＥＴのゲート端子が一方向タイプの第２ツェナーダイオード及び第２ダイオードを介して接続されており、
前記電圧駆動型素子のゲート端子と前記正側出力端子との間にゲート抵抗が接続されているか、
前記電圧駆動型素子のエミッタ端子又はソース端子と前記負側出力端子との間にエミッタ抵抗が接続されている
ことを特徴とするアクティブクランプ回路。
【請求項２】
前記Ｎチャネル型ＭＯＳＦＥＴのゲート端子とソース端子がコンデンサを介して接続されているか、
前記Ｎチャネル型ＭＯＳＦＥＴのゲート端子と前記第２ツェナーダイオード又は前記第２ダイオードが第２抵抗を介して接続されているか、
前記Ｎチャネル型ＭＯＳＦＥＴのソース端子と前記第２ツェナーダイオード又は前記第２ダイオードが第３抵抗を介して接続されている
ことを特徴とする請求項１に記載のアクティブクランプ回路。
【請求項３】
前記第１ツェナーダイオード又は前記第２ツェナーダイオードは、複数のツェナーダイオードを直列接続したものである
ことを特徴とする請求項１又は２に記載のアクティブクランプ回路。
【請求項４】
前記第２ツェナーダイオード及び前記第２ダイオードに代えて、双方向タイプのツェナーダイオードとした
ことを特徴とする請求項１〜３のいずれかに記載のアクティブクランプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置等に使用される大電流タイプの絶縁ゲートバイポーラトランジスタ（以下「ＩＧＢＴ」という。）やＭＯＳ型電界効果トランジスタ（以下「ＭＯＳＦＥＴ」という。）等に代表される電圧駆動型素子のターンオフ時におけるコレクタ端子又はドレイン端子の電圧上昇を抑えるアクティブクランプ回路に関するものである。
【背景技術】
【０００２】
従来は図６に示すように、ＩＧＢＴのコレクタ・ゲート間にツェナーダイオードＤＺ１とダイオードＤ１との直列回路を接続したシンプルなアクティブクランプ回路が一般的に使用されている。
このアクティブクランプ回路では、ＩＧＢＴをオフ駆動し、負荷に流れていた電流が遮断されると、電源ラインの浮遊インダクタンスにより、サージ電圧がＩＧＢＴのコレクタ端子とエミッタ端子の間に発生する。
このサージ電圧がツェナーダイオードＤＺ１とダイオードＤ１の順方向電圧の和を超えると、ＩＧＢＴのコレクタからゲートに電流が流れてＩＧＢＴをオンさせて、サージ電圧を所定の電圧に制限しながらＩＧＢＴに浮遊インダクタンスのエネルギーを吸収させることができる。
ところが、素子耐圧１２００Ｖ以上の高耐圧で大電流タイプの素子に対しては、浮遊インダクタンスのエネルギーが大きく、また素子自体の応答速度が遅い傾向にあるため、コレクタ電圧のサージ電圧を制限する効果が現れるまでに、素子のゲート電圧を上昇させ過ぎてしまい、ゲート電圧最大定格を越えて破壊する可能性が高かった。
【０００３】
特許文献１（特許第４３４３８９７号公報）には、図７に示すアクティブクランプ回路が開示されている（特に、図２及び段落００１７〜００１８を参照）。
このアクティブクランプ回路は、パワーＭＯＳＦＥＴ(51)のドレイン端子に定電圧ダイオード(Z1)のカソード端子、ゲート端子に逆阻止ダイオード(D1)のカソード端子が接続され、定電圧ダイオード(Z1)のアノード端子と逆阻止ダイオード(D1)のアノード端子の間には、パワーＭＯＳＦＥＴ(51)のゲート・ソース間電圧によって制御される半導体スイッチ回路(11)が接続されている。
そして、半導体スイッチ回路(11)は、ＭＯＳＦＥＴ(Q2)とｐｎｐ型のトランジスタ(Q1)との多段構成からなり、出力段のトランジスタ(Q1)のエミッタ端子が定電圧ダイオード(Z1)のアノード端子に、コレクタ端子が逆阻止ダイオード(D1)のアノード端子に接続されている。また、トランジスタ(Q1)のベース端子には抵抗(R1)と抵抗(R2)が接続され、抵抗(R1)のもう一端はトランジスタ(Q1)のエミッタ端子に、抵抗(R2)のもう一端はＭＯＳＦＥＴ(Q2)のドレイン端子に接続され、さらに、ＭＯＳＦＥＴ(Q2)のソース端子はパワーＭＯＳＦＥＴ(51)のソース端子に、ゲート端子はパワーＭＯＳＦＥＴ(51)のゲート端子に接続されている。
【０００４】
図８は、図７のゲート駆動回路(31)によって駆動されるパワーＭＯＳＦＥＴ(51)がオン状態からオフ状態に移るまでの各部の波形の一例を模式的に示したものである。
Ｖgs(51)、Ｖds(51)、Ｉｄ(51)はそれぞれパワーＭＯＳＦＥＴ(51)のゲート・ソース間電圧、ドレイン・ソース間電圧、ドレイン電流を示しており、Ｉｆ(D1)は逆阻止ダイオード(D1)の順方向電流、Ｖgs(Q2)はＭＯＳＦＥＴ(Q2)のゲート・ソース間電圧（＝Ｖgs(51)）を示している。
【０００５】
そして、特許文献１の段落００２０〜００２４には区間Ａ〜Ｇの状態について次のように説明されている。
区間Ａ：制御回路(41)からのオン指令に基づいてゲートドライバ(21)がパワーＭＯＳＦＥＴ(51)をオン駆動して、順方向（ドレインからソースの方向）の電流が図示しない直流電源から図示しない直流電源ラインの寄生インダクタンスＬdcを経由して流れている状態である。このときＭＯＳＦＥＴ(Q2)はオン状態であるが、Ｖds(51)は定電圧ダイオード(Z1)の降伏電圧（オンしきい値電圧）よりも十分小さいので、トランジスタ(Q1)は抵抗(R1)によりオフ状態となる。また、逆阻止ダイオード(D1)は半導体スイッチ回路(11)に電流が流れるのを防止している。
区間Ｂ：制御回路(41)からターンオフ指令が出力され、それに従ってゲートドライバ２１はオフ駆動をするのでＶgs(51)は低下を始めるが、オンしきい値付近の電圧に達するまではスイッチングは起こらない。
区間Ｃ：Ｖgs(51)がオンしきい値付近の電圧に達すると、パワーＭＯＳＦＥＴ(51)のオン抵抗が急激に上昇するのに伴いＶds(51)が上昇し、このときのＶgs(51)はミラー効果により減少率が急激に低下してほぼ横ばいの変化となる。
区間Ｄ：Ｖds(51)が直流電源の電圧を越えるとＩｄ(51)は減少を始める。そしてＶds(51)にはＩｄ(51)の減少速度と直流電源ラインの寄生インダクタンスＬdcの掛け算により決まるサージ電圧が発生する。
【０００６】
区間Ｅ：Ｖds(51)のサージ電圧が、定電圧ダイオード(Z1)の降伏電圧と逆阻止ダイオード(D1)の順方向電圧とその時点のＶgs(51)の和に達したとき、ＭＯＳＦＥＴ(Q2)は依然としてオン状態を保っている。そのため定電圧ダイオード(Z1)の降伏電流がＭＯＳＦＥＴ(Q2)を介してトランジスタ(Q1)のベースに流れてトランジスタ(Q1)はオンとなり、パワーＭＯＳＦＥＴ(51)のドレインからゲートにはＩｄ(51)の減少率が一定になるようにＶgs(51)の減少率を調整するようなＩｆ(D1)が流れて平衡状態となる。その結果、直流電源ラインの寄生インダクタンスＬdcによるサージ電圧は、定電圧ダイオード(Z1)の降伏電圧で決まる所定値に制限される。
区間Ｆ：Ｉｄ(51)がゼロとなり、パワーＭＯＳＦＥＴ(51)のターンオフによって消費される直流電源ラインの寄生インダクタンスのエネルギーが全てパワーＭＯＳＦＥＴ(51)に吸収されると、パワーＭＯＳＦＥＴ(51)は完全にオフ状態となる。このとき、Ｖds(51)は直流電源の電圧に下がり定電圧ダイオード(Z1)の降伏電圧を下回るのでＩｆ(D1)とトランジスタ(Q1)のベース電流はともにゼロとなり、トランジスタ(Q1)は抵抗(R1)によりオフとなる。その後、Ｖgs(Q2)が低下してオンしきい値を下回るとＭＯＳＦＥＴ(Q2)もオフ状態となる。
区間Ｇ：制御回路(41)からのオフ信号に基づいてゲートドライバ２１はゲート抵抗Ｒｇを介してパワーＭＯＳＦＥＴ(51)のオフ状態を維持している。また、ＭＯＳＦＥＴ(Q2)もゲートドライバ(21)によりオフ状態が維持されるため、トランジスタ(Q1)も同じくオフ状態が維持される。従ってこの区間では、Ｖds(51)が定電圧ダイオード(Z1)の降伏電圧を超えたとしてもＩｆ(D1)が流れることはないため、パワーＭＯＳＦＥＴ(51)をオンしてサージ電圧のエネルギーを吸収する動作は行われない。
【０００７】
ところで、図８にはＶgs(51)が区間Ｅにおいて漸減するように描かれ、定電圧ダイオード(Z1)の降伏電流がＭＯＳＦＥＴ(Q2)を介してトランジスタ(Q1)のベースに流れてトランジスタ(Q1)はオンとなり、パワーＭＯＳＦＥＴ(51)のドレインからゲートにはＩｄ(51)の減少率が一定になるようにＶgs(51)の減少率を調整するようなＩｆ(D1)が流れて平衡状態となると説明されている。
しかし、パワーＭＯＳＦＥＴ(51)が高耐圧で大電流タイプである場合には、Ｖds(51)のサージ電圧が発生してからパワーＭＯＳＦＥＴ(51) がサージ電圧のエネルギーを自己消費してドレイン電圧の上昇を抑制する効果が現れるまでの反応遅れがあるために、短時間ではあるがゲート電圧が上昇し過ぎることがある。
なお、このような現象は、図６に示すアクティブクランプ回路を備えたＩＧＢＴでも同様に発生する。
そして、一般的なパワーＭＯＳＦＥＴやＩＧＢＴモジュールでは、ゲート電圧の最大定格は２０〜３０Ｖであり、特に製品化されているＩＧＢＴモジュールでは２０Ｖまでしか保証されていないものがほとんどであるため、図６、７に示すアクティブクランプ回路を備えたＩＧＢＴ等では、ターンオフ時におけるゲート電圧の上がり過ぎによる素子破壊が発生する可能性が高いという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第４３４３８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、パワーＭＯＳＦＥＴやＩＧＢＴモジュール等に代表される電圧駆動型素子のターンオフ時におけるドレイン端子又はコレクタ端子の電圧上昇を抑えるアクティブクランプ回路動作に係り、アクティブクランプ回路が動作した際に上記素子のゲート電圧の上がり過ぎによる素子破壊防止を課題としてなされたものである。
【課題を解決するための手段】
【００１０】
請求項１に係る発明は、電圧駆動型素子のターンオフ時におけるコレクタ端子又はドレイン端子の電圧上昇を抑えるアクティブクランプ回路であって、
前記電圧駆動型素子のコレクタ端子又はドレイン端子とＮチャネル型ＭＯＳＦＥＴのドレイン端子が一方向タイプ又は双方向タイプの第１ツェナーダイオードを介して接続され、前記電圧駆動型素子のゲート端子に駆動回路の正側出力端子が接続されるとともに、第１ダイオードのカソード端子が接続され、前記電圧駆動型素子のエミッタ端子又はソース端子に駆動回路の負側出力端子が接続され、
前記Ｎチャネル型ＭＯＳＦＥＴのゲート端子とドレイン端子が第１抵抗を介して接続され、前記第１ダイオードのアノード端子に前記Ｎチャネル型ＭＯＳＦＥＴのソース端子が接続され、
前記電圧駆動型素子のエミッタ端子又はソース端子と前記Ｎチャネル型ＭＯＳＦＥＴのゲート端子が一方向タイプの第２ツェナーダイオード及び第２ダイオードを介して接続されており、
前記電圧駆動型素子のゲート端子と前記正側出力端子との間にゲート抵抗が接続されているか、前記電圧駆動型素子のエミッタ端子又はソース端子と前記負側出力端子との間にエミッタ抵抗が接続されていることを特徴とするアクティブクランプ回路である。
【００１１】
請求項２に係る発明は、請求項１に記載のアクティブクランプ回路において、前記Ｎチャネル型ＭＯＳＦＥＴのゲート端子とソース端子がコンデンサを介して接続されているか、前記Ｎチャネル型ＭＯＳＦＥＴのゲート端子と前記第２ツェナーダイオード又は前記第２ダイオードが第２抵抗を介して接続されているか、前記Ｎチャネル型ＭＯＳＦＥＴのソース端子と前記第２ツェナーダイオード又は前記第２ダイオードが第３抵抗を介して接続されていることを特徴とする。
【００１２】
請求項３に係る発明は、請求項１又は２に記載のアクティブクランプ回路において、前記第１ツェナーダイオード又は前記第２ツェナーダイオードは、複数のツェナーダイオードを直列接続したものであることを特徴とする。
【００１３】
請求項４に係る発明は、請求項１〜３のいずれかに記載のアクティブクランプ回路において、前記第２ツェナーダイオード及び前記第２ダイオードに代えて、双方向タイプのツェナーダイオードとしたことを特徴とする。
【発明の効果】
【００１４】
請求項１に係る発明によれば、比較的シンプルな構成で、アクティブクランプ回路動作によって、電圧駆動型素子のターンオフ時におけるドレイン電圧、もしくはコレクタ電圧の上昇を抑制し、その際に電圧駆動型素子のゲート電圧の上がり過ぎも抑制し、素子の破壊を防止することができる。
【００１５】
請求項２に係る発明によれば、請求項１に係る発明のアクティブクランプ回路による効果に加え、Ｎチャネル型ＭＯＳＦＥＴの発振を防止することができ、アクティブクランプ回路動作の安定性を高めることができる。
【００１６】
請求項３に係る発明によれば、請求項１又は２に係る発明のアクティブクランプ回路による効果に加え、ツェナー電圧の小さなツェナーダイオードしか調達できない場合でも、所望のアクティブクランプ回路を製作することができる。
【００１７】
請求項４に係る発明によれば、請求項１〜３のいずれかに係る発明のアクティブクランプ回路による効果に加え、双方向タイプのツェナーダイオードを用いることにより素子数を減らすことができる。
【図面の簡単な説明】
【００１８】
【図１】実施例１におけるアクティブクランプ回路の構成を示す図。
【図２】ターンオフ時の実施例１の回路における各部の波形の一例を示すグラフ。
【図３】ターンオフ時の図６に示す回路における各部の波形の一例を示すグラフ。
【図４】ゲート駆動回路を６つ用いて３相モータを制御する装置の等価回路。
【図５】実施例１に係るアクティブクランプ回路の変形例の一例を示す図。
【図６】従来技術におけるアクティブクランプ回路を示す図。
【図７】特許文献１におけるアクティブクランプ回路を示す図。
【図８】ターンオフ時の図７に示す回路における各部の波形の一例を示すグラフ。
【発明を実施するための形態】
【００１９】
以下、実施例によって本発明の実施形態を説明する。
【実施例１】
【００２０】
図１は、実施例１におけるアクティブクランプ回路の構成を示す図である。
実施例１のアクティブクランプ回路は、ＩＧＢＴのコレクタ端子に第１ツェナーダイオードDz1のカソード端子が接続され、ＩＧＢＴのゲート端子にゲート抵抗を介して駆動回路の正側出力端子及び第１ダイオードD1のカソード端子が接続され、ＩＧＢＴのエミッタ端子に駆動回路の負側出力端子及び第２ダイオードD2のカソード端子が接続されている。
さらに、第１ツェナーダイオードDz1のアノード端子にＮチャネル型ＭＯＳＦＥＴ（以下「ＦＥＴ」という。）Q1のドレイン端子が接続され、第１ダイオードD1のアノード端子にＦＥＴQ1のソース端子が接続され、ＦＥＴQ1のゲート端子とソース端子がコンデンサC1を介して接続され、第２ダイオードD2のアノード端子に第２ツェナーダイオードDz2のアノード端子が接続され、ＦＥＴQ1のゲート端子とドレイン端子が抵抗R1を介して接続されるとともに、ＦＥＴQ1のゲート端子と第２ツェナーダイオードDz2のカソード端子が接続されている。
【００２１】
図２は、直流電源電圧２４００Ｖ、コレクタ電流３０００Ａにおいて、ＩＧＢＴをターンオフする際の図１に示す回路における各部の波形の一例を示すグラフであり、図３は、直流電源電圧２３００Ｖ、コレクタ電流１６００Ａにおいて、ＩＧＢＴをターンオフする際の図６に示す回路における各部の波形の一例を示すグラフである。
なお、図２、３におけるＩＧＢＴのコレクタ・エミッタ間電圧Ｖce、ゲート・エミッタ間電圧Ｖge及びコレクタ電流Ｉｃは、それぞれ図８におけるドレイン・ソース間電圧Ｖds(51)、ゲート・ソース間電圧Ｖgs(51)及びドレイン電流Ｉｄ(51)に対応している。
そして、図２、３においても図８と同様、波形の状態別に区間Ａ〜Ｇに分けてある。
【００２２】
次に、図２、３における区間Ａ〜Ｇの状態について説明する。
区間Ａ：駆動回路がＩＧＢＴをオン駆動して、順方向（コレクタからエミッタの方向）の電流が図示しない直流電源から図示しない主回路配線を経由して流れている状態である。
区間Ｂ：駆動回路がオフ出力してＩＧＢＴのゲート電圧が低下していくが、ゲートしきい値を下回るまではスイッチングは起こらない。
区間Ｃ：Ｖgeがゲートしきい値を下回ると、ＩＧＢＴの抵抗が急激に上昇するのに伴いＶceが上昇する。
区間Ｄ：Ｖceが直流電源電圧Ｖdcを越えるとＩｃは急激に減少し、主回路配線にある浮遊インダクタンスＬｓによりＬｓ×ｄＩｃ／ｄｔで計算される起電力Ｖｓが発生する。そして、Ｖceはさらに上昇する。
なお、図４はゲート駆動回路を６つ用いて３相モータを制御する装置について、主回路配線に存在する浮遊インダクタンスＬｓ等を考慮して作成した等価回路である。
【００２３】
区間Ｅ：直流電源電圧Ｖdcに起電力Ｖｓを足した値が第１ツェナーダイオードDz1のツェナー電圧Ｖz1を超えるとツェナー電流Ｉz1が流れ始め、抵抗R1を経由してＦＥＴQ1のゲートへ充電されるので、ＦＥＴQ1のゲート電圧が上昇する。
そのため、ツェナー電圧Ｖz1は必ず式（１）を満たすように設定しておく必要がある。
式（１）：Ｖdc＜Ｖz1＜ＩＧＢＴのコレクタ・エミッタ間電圧の最大定格値
また、ＦＥＴQ1のゲート電圧がしきい値を超えると、ツェナー電流Ｉz1の大半はＦＥＴQ1のドレイン電流として流れ、ＩＧＢＴのゲートへ充電されるので、ＩＧＢＴのゲート電圧が上昇する。
ＩＧＢＴのゲート電圧が上昇することにより、コレクタ電流の減少率ｄＩｃ／ｄｔが小さくなり、その結果起電力Ｖｓが抑制されるのでＶceは減少に転じ、ＩＧＢＴの最大定格を超えることがない。
区間Ｆ：Ｉｃがゼロとなり、主回路配線にある浮遊インダクタンスＬｓのエネルギーが全てＩＧＢＴに吸収されると、ＩＧＢＴは完全にオフ状態となる。
区間Ｇ：ＩＧＢＴのオフ状態が維持されている状態である。
【００２４】
図２の波形と図３の波形で最も異なる箇所は区間ＥにおけるＩＧＢＴのゲート電圧上昇過程におけるゲート電圧のピーク値である。
図３ではアクティブクランプ回路に格別の対策が施されておらず、浮遊インダクタンスＬｓで発生した起電力ＶｓをＩＧＢＴが自己消費して、コレクタ電圧の上昇を抑制する効果が現れるまでにはある程度（数百ｎｓｅｃ）の時間を要するため、短時間とはいえゲート電圧のピーク値は４７Ｖに達し、ほとんどのＩＧＢＴモジュールにおけるゲート電圧の最大定格である２０Ｖをはるかに超えている。
これに対し、図２では実施例１に係るアクティブクランプ回路の独特の構成により、コレクタ電流３０００Ａにおけるターンオフでもゲート電圧のピーク値は１５．５Ｖであり、２０Ｖ以下となっている。
【００２５】
実施例１のアクティブクランプ回路がゲート電圧のピーク値を抑制する動作について説明する。
区間Ｅにおけるゲート電圧の上昇過程において、ＦＥＴQ1のゲート電圧は常にソース電圧より高くＩＧＢＴのゲート電圧は常にＦＥＴQ1のソース電圧より第１ダイオードD1の順方向電圧Ｖf1分低いという関係にあるが、ＦＥＴQ1のゲート電圧が第２ツェナーダイオードDz2のツェナー電圧Ｖz2と第２ダイオードD2の順方向電圧Ｖf2を足した値を超えると、抵抗R1を経由してくる電流は第２ツェナーダイオードDz2へ流れ込むようになり、ＦＥＴQ1のゲート電圧はＩＧＢＴのエミッタを基準にしてＶz2＋Ｖf2の電圧までしか上昇できないことになる。
その結果、ＩＧＢＴのゲート・エミッタ間電圧Ｖgeの上昇も、ＦＥＴQ1のゲートしきい値をＶthとしたとき、式（２）による一定電圧までで抑制されることになる。
式（２）：Ｖge＝Ｖz2＋Ｖf2−（Ｖth＋Ｖf1）
そして、ＩＧＢＴのゲート電圧の最大定格をＶgmとしたとき、式（３）を満たすようにＶz2を設定しておけば、ＶgeがＶgmを超えることによるＩＧＢＴの破壊を防止できる。
式（３）：Ｖz2＜Ｖgm＋Ｖth＋Ｖf1−Ｖf2
【００２６】
実施例１の変形例を列記する。
（１）実施例１ではＩＧＢＴを用いていたが、ＭＯＳＦＥＴモジュール等を用いても良い。
要するに、実施例１のアクティブクランプ回路は、比較的耐圧の高い電圧駆動型素子（素子耐圧が１２００Ｖ以上）に対して好適に適用できるものである。
（２）実施例１のアクティブクランプ回路では、ＦＥＴQ1のゲート端子とソース端子がコンデンサを介して接続されていたが、コンデンサは必ずしも必要ではない。
【００２７】
（３）実施例１ではＩＧＢＴのコレクタ側における電圧とＦＥＴQ1のドレイン側における電圧との差がツェナー電圧Ｖz1を超えるとツェナー電流Ｉz1が流れ始める第１ツェナーダイオードDz1を用いていたが、両側の電圧の差が所定のツェナー電圧を超えるとツェナー電流が流れ始める双方向タイプのツェナーダイオードを用いても良い。
図５は実施例１に係るアクティブクランプ回路の変形例の一例を示すが、この変形例では第１ツェナーダイオードDz1に代えて、双方向タイプの第３ツェナーダイオードDz3を用いている。
（４）実施例１ではＦＥＴQ1のゲート端子とＩＧＢＴのエミッタ端子及び駆動回路の負側出力端子との間に、ＦＥＴQ1のゲート側における電圧とＩＧＢＴのエミッタ側における電圧との差がツェナー電圧Ｖz2と第２ダイオードD2の順方向電圧Ｖf2を足した値を超えるとツェナー電流が流れ始める第２ツェナーダイオードDz2及び第２ダイオードD2を接続したが、第２ツェナーダイオードDz2と第２ダイオードD2の並びは入れ替えることもできる。
また、図５に示すように、第２ツェナーダイオードDz2及び第２ダイオードD2に代えて、双方向タイプの第４ツェナーダイオードDz4を用いても良い。
（５）実施例１では第１ツェナーダイオードDz1及び第２ツェナーダイオードDz2は１つだけ用いていたが、複数のツェナーダイオードを直列接続したものを用いても良い。
【００２８】
（６）実施例１ではＦＥＴQ1のゲート端子と第２ツェナーダイオードDz2のカソード端子は直接接続されていたが、抵抗を介して接続しても良い。
なお、図５に示す変形例では、ＦＥＴQ1のゲート端子と第２ツェナーダイオードDz2との間に抵抗R2を、ＦＥＴQ1のソース端子と第２ツェナーダイオードDz2との間に抵抗R3を接続している。
（７）実施例１では駆動回路の正側出力端子とＩＧＢＴのゲート端子との間にゲート抵抗を接続したが、図５に示すように、駆動回路の負側出力端子とＩＧＢＴのエミッタ端子との間にエミッタ抵抗を接続しても良く、エミッタ抵抗のみを接続しゲート抵抗を省いても良い。
【符号の説明】
【００２９】
ＩＧＢＴ      絶縁ゲートバイポーラトランジスタ
ＭＯＳＦＥＴ  ＭＯＳ型電界効果トランジスタ
Dz1  第１ツェナーダイオード      Dz2  第２ツェナーダイオード
Dz3  第３ツェナーダイオード      Dz4  第４ツェナーダイオード
D1   第１ダイオード              D2   第２ダイオード
Q1   Ｎチャネル型ＭＯＳＦＥＴ（ＦＥＴ）
C1   コンデンサ                  R1，R2，R3  抵抗
Ｖce ＩＧＢＴのコレクタ・エミッタ間電圧  Ｖge ＩＧＢＴのゲート・エミッタ間電圧
Ｉｃ ＩＧＢＴのコレクタ電流              Ｖdc 直流電源電圧
Ｌｓ 主回路配線にある浮遊インダクタンス      Ｖｓ  起電力
Ｖz1 第１ツェナーダイオードDz1のツェナー電圧
Ｖz2 第２ツェナーダイオードDz2のツェナー電圧
Ｉz1 第１ツェナーダイオードDz1のツェナー電流
Ｖf1 第１ダイオードD1の順方向電圧       Ｖf2  第２ダイオードD2の順方向電圧
Ｖth ＦＥＴQ1のゲートしきい値           Ｖgm  ＩＧＢＴのゲート電圧の最大定格
Ｖds(51)  パワーＭＯＳＦＥＴ(51)のドレイン・ソース間電圧
Ｖgs(51)  パワーＭＯＳＦＥＴ(51)のゲート・ソース間電圧
Ｉｄ(51)  パワーＭＯＳＦＥＴ(51)のドレイン電流                
Ｉｆ(D1)  逆阻止ダイオード(D1)の順方向電流
Ｖgs(Q2)  ＭＯＳＦＥＴ(Q2)のゲート・ソース間電圧
【図１】
2018093344.tif 000003
【図２】
2018093344.tif 000004
【図３】
2018093344.tif 000005
【図４】
2018093344.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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