(57)【要約】【課題】電源仕様が異なる電源回路のいずれにも容易に適合させる。【解決手段】リセット回路５０は、サブ電源２のサブ電圧５ＶＳにより、「Ｈ」となる出力信号ＯＵＴをラッチ回路５３のＤ端子に供給する。リセット回路５２は、メイン電源１のメイン電圧５ＶＭにより、「Ｈ」となる出力信号ＯＵＴをラッチ回路５３のＣＬＫ端子に供給する。ラッチ回路５３は、ＣＬＫ端子が「Ｈ」となるタイミングで、Ｄ端子に供給されている、リセット回路５０の出力信号ＯＵＴをラッチしてＱ端子から出力する。サブ電源２がある場合には、ＦＥＴ５５がＯＦＦとなり、メイン電源１がメイン電源駆動回路３に接続され、サブ電源２がサブ電源駆動回路４に接続される。一方、サブ電源２がない場合には、ＦＥＴ５５がＯＮとなり、メイン電源１がメイン電源駆動回路３及びサブ電源駆動回路４の双方に接続される。【選択図】図４
2018055239.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つ以上の電源回路を備える電源装置と当該電源装置に接続される複数の電源駆動回路とを備える画像形成装置であって、
前記電源装置の電源仕様を判定する判定手段と、
前記判定手段による判定結果に基づいて前記少なくとも１つ以上の電源回路と前記複数の電源駆動回路との接続回路を形成する回路形成手段と、
を備えることを特徴とする画像形成装置。
【請求項２】
前記複数の電源駆動回路は、第１の電源回路からの第１電源によって駆動する第１の電源駆動回路と、第２の電源回路からの第２電源によって駆動する第２の電源駆動回路とを備え、
前記判定手段は、
前記電源装置が前記第１の電源回路の他に前記第２の電源回路を備えているかを判定し、
前記回路形成手段は、
前記判定手段により前記第２の電源回路を備えていると判定されると、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路に供給し、前記第２の電源回路からの前記第２電源を前記第２の電源駆動回路に供給するように接続回路を形成し、前記判定手段により前記第２の電源回路を備えていないと判定された場合には、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路及び前記第２の電源駆動回路に供給するように接続回路を形成する、
ことを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記判定手段は、
前記第１の電源回路から前記第１電源が供給されると、第１リセット信号を出力する第１リセット回路と、
前記第２の電源回路から前記第２電源が供給されると、第２リセット信号を出力する第２リセット回路と、
前記第１リセット信号に基づいて、前記第２リセット信号を保持する保持回路と、を備え、
前記回路形成手段は、
前記保持回路によって保持された前記第２リセット信号に基づいて、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路に供給する接続回路か、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路及び前記第２の電源駆動回路に供給する接続回路のいずれかを選択的に形成する、
ことを特徴とする請求項２に記載の画像形成装置。
【請求項４】
前記判定手段は、
前記第１の電源回路から前記第１電源が供給されると、第１リセット信号を出力する第１リセット回路と、
前記第２の電源回路から前記第２電源が供給されると、第２リセット信号を出力する第２リセット回路と、
前記第１リセット信号を監視し、前記第１リセット信号の有無に応じた出力信号を出力する制御回路と、
前記制御回路の出力信号に基づいて、前記第２リセット信号を保持する保持回路と、を備え、
前記回路形成手段は、
前記保持回路によって保持された前記第２リセット信号に基づいて、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路に供給する接続回路か、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路及び前記第２の電源駆動回路に供給する接続回路のいずれかを選択的に形成する、
ことを特徴とする請求項２に記載の画像形成装置。
【請求項５】
前記判定手段は、
前記第１の電源回路から前記第１電源が供給されると、第１リセット信号を出力する第１リセット回路と、
前記第２の電源回路から前記第２電源が供給されると、第２リセット信号を出力する第２リセット回路と、
前記第１リセット信号と前記第２リセット信号とを監視し、前記第２リセット信号が非アクティブの場合に前記第１リセット信号がアクティブとなると、出力信号をアクティブとする制御回路と、
前記制御回路の出力信号に基づいて、アクティブ信号を保持する保持回路と、を備え、
前記回路形成手段は、
前記保持回路によって保持された前記アクティブ信号に基づいて、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路に供給する接続回路か、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路及び前記第２の電源駆動回路に供給する接続回路のいずれかを選択的に形成する、
ことを特徴とする請求項２に記載の画像形成装置。
【請求項６】
前記判定手段は、
前記第１の電源回路から前記第１電源が供給されると、第１リセット信号を出力する第１リセット回路と、
前記第２の電源回路から前記第２電源が供給されると、第２リセット信号を出力する第２リセット回路と、
前記第１リセット信号と前記第２リセット信号とを監視し、前記第２リセット信号が非アクティブの場合に前記第１リセット信号がアクティブとなると、出力信号をアクティブとする制御回路と、を備え、
前記回路形成手段は、
前記制御回路の前記出力信号に基づいて、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路に供給する接続回路か、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路及び前記第２の電源駆動回路に供給する接続回路のいずれかを選択的に形成する、
ことを特徴とする請求項２に記載の画像形成装置。
【請求項７】
前記第１の電源回路は、
前記第１電源として、当該画像形成装置が通常の動作モードのときに駆動される前記第１の電源駆動回路に供給されるメイン電源を出力し、
前記第２の電源回路は、
前記第２電源として、当該画像形成装置が待機モードのときに駆動される前記第２の電源駆動回路に供給されるサブ電源を出力する、
ことを特徴とする請求項２乃至６のいずれかに記載の画像形成装置。
【請求項８】
電源装置が備える少なくとも１つ以上の電源回路と複数の電源駆動回路との接続回路を形成する電源供給経路形成回路であって、
前記電源装置の電源仕様を判定する判定手段と、
前記判定手段による判定結果に基づいて前記少なくとも１つ以上の電源回路と前記複数の電源駆動回路との接続回路を形成する回路形成手段と、
を備えることを特徴とする電源供給経路形成回路。
【請求項９】
電源装置が備える少なくとも１つ以上の電源回路と複数の電源駆動回路との接続回路を形成する電源供給経路形成方法であって、
前記電源装置の電源仕様を判定するステップと、
前記判定の結果に基づいて前記少なくとも１つ以上の電源回路と前記複数の電源駆動回路との接続回路を形成するステップと、
を含むことを特徴とする電源供給経路形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置、電源供給経路形成回路、及び電源供給経路形成方法に関する。
【背景技術】
【０００２】
従来、電子写真式の画像形成装置では、現像器（又はドラムセットとも呼称される）内の感光体ドラムを一様に帯電させて初期化し、この感光体ドラム上に光書込みによって潜像を形成し、この潜像をトナーカートリッジからのトナーによってトナー像化（現像）して、そのトナー像を直接又は間接に被印刷媒体に転写して定着器で定着させる。
【０００３】
上述した画像形成装置において、印刷動作を行う通常動作時には、画像形成を行う装置本体にメイン電源から電源が供給され、印刷動作を行わないスリープモード（省電力モード）などの待機時には、省電力化のために、装置本体の動作を停止するとともに、印刷要求などの外部要求に応じて待機状態から動作状態に復帰するために必要となる一部の回路のみに、メイン電源に代えてサブ電源から電源が供給されるように構成されている（例えば特許文献１、２参照）。
【０００４】
しかしながら、電源装置には、メイン電源のみを備える電源装置と、メイン電源とサブ電源を備える電源装置とがある。図１２（ａ）、（ｂ）は、従来技術による、電源装置と画像形成装置のエンジン制御部とを専用のハーネスで接続する場合の構成を示すブロック図である。図１２（ａ）に示すように、スリープモードがある電源回路Ａの場合、すなわち電源回路Ａがメイン電源１とサブ電源２を備えている場合には、電源回路Ａ専用のハーネス５で、電源回路Ａと画像形成装置のエンジン制御部Ａとが接続される。すなわち、電源回路Ａ専用のハーネス５を介して、電源回路Ａのメイン電源１がエンジン制御部Ａのメイン電源駆動回路３に接続され、電源回路Ａのサブ電源２がエンジン制御部Ａのサブ電源駆動回路４に接続される。
【０００５】
一方、図１２（ｂ）に示すように、スリープモードがない電源回路Ｂの場合、すなわち電源回路Ｂがメイン電源１のみを備えている場合には、電源回路Ｂ専用のハーネス６で、画像形成装置のエンジン制御部Ａが接続される。すなわち、電源回路Ｂ専用のハーネス６を介して、電源回路Ａのメイン電源１がエンジン制御部Ａのメイン電源駆動回路３とサブ電源駆動回路４とに接続される。
【０００６】
図１３（ａ）、（ｂ）は、従来技術による、電源装置と画像形成装置とを接続する際に、画像形成装置側に電源回路の構成に適合したボードを使用する場合の構成を示すブロック図である。図１３（ａ）に示すように、スリープモードがある電源回路Ａの場合、すなわち電源回路Ａがメイン電源１とサブ電源２を備えている場合には、画像形成装置に、電源回路Ａの構成に適合した電源回路Ａ専用ボード７からなるエンジン制御部Ａを用意する。エンジン制御部Ａでは、メイン電源駆動回路３とサブ電源駆動回路４との電源供給ラインが別体となっている。この場合、電源回路Ａのメイン電源１をエンジン制御部Ａのメイン電源駆動回路３に接続し、電源回路Ａのサブ電源２をエンジン制御部Ａのサブ電源駆動回路４と接続すればよい。
【０００７】
一方、図１３（ｂ）に示すように、スリープモードがない電源回路Ｂの場合、すなわち電源回路Ｂがメイン電源のみを備えている場合には、画像形成装置に、電源回路Ｂの構成に適合した電源回路Ｂ専用ボード８からなるエンジン制御部Ｂを用意する。エンジン制御部Ｂでは、メイン電源駆動回路３とサブ電源駆動回路４との電源供給ラインがボード内で接続されている。この場合、電源回路Ｂのメイン電源１をエンジン制御部Ｂに接続すれば、メイン電源１がエンジン制御部Ｂのメイン電源駆動回路３とサブ電源駆動回路４とに接続されることになる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１８２０９９号公報
【特許文献２】特開２０１３−８０２８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、上述した従来技術では、異なる電源仕様の電源回路に応じて専用のハーネスや、専用のボードを用意する必要があり、コストアップにつながるとともに、生産性及び保守等に劣るという問題がある。
【００１０】
そこで本発明は、電源仕様が異なる電源回路のいずれにも容易に適合させることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係る画像形成装置は、少なくとも１つ以上の電源回路を備える電源装置と当該電源装置に接続される複数の電源駆動回路とを備える画像形成装置であって、前記電源装置の電源仕様を判定する判定手段と、前記判定手段による判定結果に基づいて前記少なくとも１つ以上の電源回路と前記複数の電源駆動回路との接続回路を形成する回路形成手段と、を備えることを特徴とする。
【００１２】
この発明に係る電源供給経路形成回路は、電源装置が備える少なくとも１つ以上の電源回路と複数の電源駆動回路との接続回路を形成する電源供給経路形成回路であって、前記電源装置の電源仕様を判定する判定手段と、前記判定手段による判定結果に基づいて前記少なくとも１つ以上の電源回路と前記複数の電源駆動回路との接続回路を形成する回路形成手段と、を備えることを特徴とする。
【００１３】
この発明に係る電源供給経路形成方法は、電源装置が備える少なくとも１つ以上の電源回路と複数の電源駆動回路との接続回路を形成する電源供給経路形成方法であって、前記電源装置の電源仕様を判定するステップと、前記判定の結果に基づいて前記少なくとも１つ以上の電源回路と前記複数の電源駆動回路との接続回路を形成するステップと、を含むことを特徴とする。
【発明の効果】
【００１４】
この発明によれば、電源仕様が異なる電源回路のいずれにも容易に適合させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態による画像形成装置の制御システム１０の構成を示すブロック図である。
【図２】本発明の実施形態による電源回路Ａ、Ｂとエンジン制御部３０との接続例を示すブロック図である。
【図３】本発明の実施形態による電源回路Ａ、Ｂとエンジン制御部３０との接続例を示すブロック図である。
【図４】本発明の第１実施形態による電源供給判定部３５ａの構成を示す回路図である。
【図５】本第１実施形態による電源供給判定部３５ａの動作を説明するためのタイミングチャートである。
【図６】本発明の第２実施形態による電源供給判定部３５ｂの構成を示す回路図である。
【図７】本第２実施形態による電源供給判定部３５ｂの動作を説明するためのタイミングチャートである。
【図８】本発明の第３実施形態による電源供給判定部３５ｃの構成を示す回路図である。
【図９】本第３実施形態による電源供給判定部３５ｃの動作を説明するためのタイミングチャートである。
【図１０】本発明の第４実施形態による電源供給判定部３５ｃの構成を示す回路図である。
【図１１】本第４実施形態による電源供給判定部３５ｄの動作を説明するためのタイミングチャートである。
【図１２】従来技術による、電源装置と画像形成装置のエンジン制御部とを専用のハーネスで接続する場合の構成を示すブロック図である。
【図１３】従来技術による、電源装置と画像形成装置とを接続する際に、画像形成装置側に電源回路の構成に適合したボードを使用する場合の構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態を、図面を参照して説明する。
【００１７】
図１は、本発明の実施形態による画像形成装置の制御システム１０の構成を示すブロック図である。画像形成装置の制御システム１０は、インターフェイスコントローラ（以下、Ｉ／Ｆ（Interface）コントローラと記す）２０と、エンジン制御部３０と、を備え、ＬＡＮ（Local Area Network）及びＵＳＢ（Universal Serial Bus）を介してＰＣ（Personal Computer）１０１やプリンタサーバ１０２等のホスト機器１００と互いに接続されている。
【００１８】
ユーザがＰＣ１０１を操作して所望の印刷対象を印刷する指示を所定のアプリケーションを介して行うと、ＰＣ１０１は、印刷対象の印刷データをコマンドデータに変換して、スプーラに一旦保存する。ＰＣ１０１と画像形成装置とがＵＳＢで接続されている場合は、スプーラに保存されたコマンドデータは、スプーラから直接画像形成装置に送信される。一方、ＰＣ１０１とネットワークで接続されているプリンタサーバ１０２経由で印刷を行う場合は、ＰＣ１０１においてスプーラに保存されたコマンドデータは、プリンタサーバ１０２内のスプーラへ転送され、プリンタサーバ１０２内のスプーラから画像形成装置に送信される。
【００１９】
Ｉ／Ｆコントローラ２０は、受信制御部２１と、ＲＯＭ（Read Only Memory）２２と、フォントＲＯＭ２３と、表示制御部２４と、ビデオＩ／Ｆ制御部２５と、メモリ２６（標準ＲＡＭ（Random Access Memory）２６ａ及び拡張ＲＡＭ２６ｂ）と、圧縮／伸張制御部２７と、ＭＰＵ（Micro Processing Unit）２８と、を備える。
【００２０】
受信制御部２１は、ホスト機器１００から送信されたコマンドデータを受信し、受信バッファとして機能するメモリ２６にＤＭＡ（Direct Memory Access）転送する。メモリ２６に転送され、保存されたコマンドデータは、ＭＰＵ２８の制御に従って解析され、ビデオデータ（ビットマップデータ）に変換されて、メモリ２６の描画エリアに描画される。
【００２１】
ビデオデータの描画が完了すると、ビデオＩ／Ｆ制御部２５は、印刷の開始をエンジン制御部（印刷制御部）３０に指示する。すると、描画エリアのビデオデータは、圧縮／伸張制御部２７によって圧縮及び伸張され、エンジン制御部３０からの水平同期信号（ＨＳＹＮＣ）に同期して１走査ライン毎にビデオＩ／Ｆ制御部２５からエンジン制御部３０にＤＭＡ転送される。
【００２２】
また、ビデオＩ／Ｆ制御部２５は、給紙口の選択や解像度などの指定や、ジャムなど状態の受信も行う。受信された情報（指定や状態）は、受信制御部２１によってホスト機器１００に通知される。
【００２３】
表示制御部２４は、各種のパターン（文字や記号を含む）や画像を、例えば、ＬＣＤ（Liquid Crystal Display）等の表示パネルに表示する。表示制御部２４は、例えば、画像形成装置の状態を表す情報を表示パネルに表示して、トナーの残量、用紙の残量、ジャム等のような画像形成装置の状態をユーザに報知する。
【００２４】
ＭＰＵ２８は、システムバスを介してＩ／Ｆコントローラ２０の各部と接続され、各部の動作を制御する。ＭＰＵ２８は、メモリ２６をワークメモリとして用いながら、ＲＯＭ２２に記憶されている制御プログラムやフォントＲＯＭ２３に記憶されているプリンタフォント等を読み出し、適宜、実行する。
【００２５】
一方、エンジン制御部（印刷制御部）３０は、ＡＳＩＣ３１と、ＭＰＵ３２と、定着制御部３３と、高圧制御部３４と、電源供給判定部３５と、を備える。ＡＳＩＣ３１は、印刷ヘッド制御部３１１とモータ制御部３１２とを備え、それぞれ印刷ヘッド部４０とメインモータ４１とを制御する。印刷ヘッド制御部３１１は、４色のトナー用の画像形成ユニットのそれぞれが有する印刷ヘッド部４０を制御して、要求された印刷処理を実行する。具体的に説明すると、印刷ヘッド制御部３１１は、印刷用紙への出力を要求されると、走査ラインのタイミングを制御しながら出力すべきビデオデータを印刷ヘッド部４０に送信して静電潜像を感光体ドラム上に形成することにより、要求に従った印刷出力処理を実行する。
【００２６】
モータ制御部３１２は、複数のメインモータ４１に駆動信号を出力してメインモータ４１を回転させ、給紙部から用紙を搬送させる。ここで、メインモータ４１とは、ドラム駆動モータ、トナー供給モータ、ベルト駆動モータ、給紙モータ、定着モータ等の画像形成装置が備える各種モータを表す。また、モータ制御部３１２は、画像形成可能な位置に用紙の印刷開始位置が到達すると、その旨をＩ／Ｆコントローラ２０に通知する。
【００２７】
また、ＡＳＩＣ３１は、紙ソレノイドや待機クラッチ等、各種の負荷４２の駆動を制御する。その他にも、ＡＳＩＣ３１は、印刷用紙の有無、印刷用紙のサイズ、トレイの開閉等を検知する各種のセンサ４３による検出信号を取得し、印刷ヘッド部４０やメインモータ４１の制御に反映させる。
【００２８】
センサ４３は、各種センサから構成され、各々、検出信号をエンジン制御部３０に供給する。エンジン制御部３０は、取得した検出信号を印刷ヘッド部４０やメインモータ４１の制御に反映させる。センサ４３は、例えば、印刷用紙の有無、印刷用紙のサイズ、トレイの開閉等を検知するセンサを含んで構成してもよい。
【００２９】
ＭＰＵ３２は、不図示のＲＯＭ及びＲＡＭをワークメモリとして用いながらエンジン制御部３０内の各部の動作を制御する制御手段として機能する。ＭＰＵ３２の内部又は外部には不図示のクロック（例えば周波数が１００ＭＨｚのクロック）が設置され、ＭＰＵ３２は、このクロックから供給されるクロックパルスを介してエンジン制御部３０内の各部に制御信号を送る。
【００３０】
また、ＭＰＵ３２は、不図示の定着部に配設された定着サーミスタ４４から加熱ローラの検出温度の情報を取得し、定着制御部３３は、取得した検出温度を参照しながら、加熱ローラに配設された定着ヒータ４５に温度制御信号を出力する。さらに、高圧制御部３４は、高圧部４６に高電圧制御信号を出力する。
【００３１】
電源供給判定部３５は、接続された電源回路２００に対して、サブ電源２の有無を判定し、メイン電源１及びサブ電源２がある場合には、メイン電源１をメイン電源駆動回路３に接続し、サブ電源２をサブ電源駆動回路４に接続する一方、サブ電源２がない場合には、メイン電源１をメイン電源駆動回路３及びサブ電源駆動回路４に供給する。なお、上記電源回路２００は、メイン電源１及びサブ電源２を備える電源回路Ａか、メイン電源１のみを備える電源回路Ｂのどちらかである。
【００３２】
図２、及び図３（ａ）〜（ｃ）は、本発明の実施形態による電源回路Ａ、Ｂとエンジン制御部３０との接続例を示すブロック図である。図２には、メイン電源１及びサブ電源２を備える電源回路Ａが接続された場合を示している。この場合、電源供給判定部３５は、サブ電源があると判定し、メイン電源１をメイン電源駆動回路３に接続し、サブ電源２をサブ電源駆動回路４に接続する。
【００３３】
図３（ａ）には、メイン電源１のみを備える電源回路Ｂが接続された場合を示している。この場合、電源供給判定部３５は、自動検出回路によって、サブ電源２がないと判定し、メイン電源１をメイン電源駆動回路３及びサブ電源駆動回路４に接続する。図３（ｂ）には、図３（ａ）と同様に、メイン電源１のみを備える電源回路Ｂが接続された場合を示しているが、この場合、電源供給判定部３５は、ハード及びファームによって、サブ電源２がないと判定し、メイン電源１をメイン電源駆動回路３及びサブ電源駆動回路４に接続する。さらに、図３（ｃ）には、図３（ａ）、（ｂ）と同様に、メイン電源１のみを備える電源回路Ｂが接続された場合を示している。この場合、電源供給判定部３５は、ＣＰＵ検出によって、サブ電源２がないと判定し、メイン電源１をメイン電源駆動回路３及びサブ電源駆動回路４に接続する。
【００３４】
本発明による電源供給判定部３５は、次の４通りの電源仕様の判定方法、及び構成を実現するように構成されている。ここで、保持回路は、例えばデータフリップフロップ回路、ラッチ回路などである。
（１）リセット回路と保持回路による電源仕様の自動判定、接続制御。
（２）リセット回路と保持回路、及びＣＰＵポートによる電源仕様の判定、接続制御。
（３）ＣＰＵによる電源仕様の判定、及び保持回路による接続制御。
（４）ＣＰＵによる電源仕様の判定、及びＣＰＵポートによる接続制御。
以下、上記４通りの電源仕様の判定方法、及び構成について詳細に説明する。
【００３５】
Ａ．第１実施形態
図４は、本発明の第１実施形態による電源供給判定部３５ａの構成を示す回路図である。なお、図１乃至図３に対応する部分には同一の符号をつけて説明を省略する。本第１実施形態では、上述した、（１）リセット回路とラッチ回路による電源仕様の自動判定、接続制御を実現する。
【００３６】
リセット回路５０は、５ＶＳが印加されると、リセット解除遅延時間＝５０ｍｓ後に出力ＯＵＴの５ＶＳＲＥＳを「Ｈ」とする。リセット回路５１は、５ＶＭが印加されると、リセット解除遅延時間＝５０ｍｓ後に出力ＯＵＴの５ＶＭＲＥＳを「Ｈ」とする。また、リセット回路５２は、５ＶＭが印加されると、リセット解除遅延時間＝１００ｍｓ後に出力ＯＵＴを「Ｈ」とする。５ＶＭＲＥＳは、ＮＯＴ回路ＬＶ２を介してラッチ回路５３のＤ端子に入力される。
【００３７】
ラッチ回路（ＤＦＦ）５３は、Ｄ端子の入力状態をＣＬＫ端子の入力信号の立ち上がりタイミングでラッチする。すなわち、ラッチ回路（ＤＦＦ）５３は、リセット回路５０の出力ＯＵＴの反転状態（５ＶＳＲＥＳの状態（「Ｈ」又は「Ｌ」））を、リセット回路５２の出力ＯＵＴの立ち上がりタイミングでラッチする。
【００３８】
ラッチ回路（ＤＦＦ）５３の出力Ｑは、ＮＯＴ回路５４を介してＦＥＴ５５のゲートＧに供給される。ＦＥＴ５５は、Ｐチャネルであり、ゲートＧが「Ｈ」でＯＦＦ、「Ｌ」でＯＮとなる。したがって、ラッチ回路（ＤＦＦ）５３の出力Ｑが「Ｌ」の場合、ＮＯＴ回路５４を介しているので、ゲートＧは「Ｈ」となり、ＦＥＴ５５はＯＦＦとなる。ＦＥＴ５５がＯＦＦの場合には、メイン電源１からのメイン電圧５ＶＭは、サブ電源駆動回路４には供給されない。一方、ラッチ回路（ＤＦＦ）５３の出力Ｑが「Ｈ」の場合、ＮＯＴ回路５４を介しているので、ゲートＧは「Ｌ」となり、ＦＥＴ５５はＯＮとなる。ＦＥＴ５５がＯＮの場合には、メイン電源１からのメイン電圧５ＶＭは、サブ電源駆動回路４に供給される。
【００３９】
図５（ａ）、（ｂ）は、本第１実施形態による電源供給判定部３５ａの動作を説明するためのタイミングチャートである。
まず、メイン電源１、及びサブ電源２の双方を備える電源回路Ａが接続された場合の動作について図５（ａ）を参照して説明する。メイン電源１、及びサブ電源２がある場合、まず、サブ電源２からのサブ電圧５ＶＳが立ち上がり、その４００ｍｓ後にメイン電源１からのメイン電圧５ＶＭが立ち上がる。サブ電圧５ＶＳが立ち上がると、その５０ｍｓ後に、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｈ」となり、ＮＯＴ回路ＬＶ２を介して、ラッチ回路５３のＤ端子が「Ｌ」となる。
【００４０】
一方、メイン電圧５ＶＭが立ち上がると、その５０ｍｓ後に、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」となり、ラッチ回路５３の／ＣＬＲ端子が「Ｈ」となる。さらに、メイン電圧５ＶＭが立ち上がってから１００ｍｓ後に、リセット回路５２の出力ＯＵＴが「Ｈ」となり、ラッチ回路５３のＣＬＫ端子が「Ｈ」となる。このとき、ラッチ回路５３では、ＣＬＫ端子が「Ｈ」となる立ち上がりタイミングで、Ｄ端子の「Ｌ」がラッチされ、Ｑ端子に出力される。ラッチ回路５３のＱ端子の出力「Ｌ」は、ＮＯＴ回路５４で反転されて、ＦＥＴ５５のゲートＧに「Ｈ」として供給されるので、ＦＥＴ５５は、ＯＦＦとなり、サブ電源駆動回路４には、サブ電源２からサブ電圧５ＶＳが供給される。
【００４１】
次に、メイン電源１のみを備える電源回路Ｂが接続された場合の動作について図５（ｂ）を参照して説明する。メイン電源１だけの場合、サブ電源２のサブ電圧５ＶＳが供給されないので、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｌ」となり、ＮＯＴ回路ＬＶ２を介して、ラッチ回路５３のＤ端子を「Ｈ」としている。
【００４２】
この状態で、メイン電源１からのメイン電圧５ＶＭが立ち上がると、その５０ｍｓ後に、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」となり、ラッチ回路５３の／ＣＬＲ端子が「Ｈ」となる。また、サブ電圧５ＶＳが立ち上がると、その１００ｍｓ後に、リセット回路５２の出力ＯＵＴが「Ｈ」となり、ラッチ回路５３のＣＬＫ端子が「Ｈ」となる。
【００４３】
このとき、ラッチ回路５３では、ＣＬＫ端子が「Ｈ」となる立ち上がりタイミングで、Ｄ端子の「Ｈ」がラッチされ、Ｑ端子に出力される。ラッチ回路５３のＱ端子の出力「Ｈ」は、ＮＯＴ回路５４で反転されて、ＦＥＴ５５のゲートＧに「Ｌ」として供給されるので、ＦＥＴ５５は、ＯＮとなり、その５０ｍｓ後に、サブ電源駆動回路４には、メイン電源１からサブ電圧５ＶＭが供給される。
【００４４】
Ｂ．第２実施形態
図６は、本発明の第２実施形態による電源供給判定部３５ｂの構成を示す回路図である。なお、図１乃至図４に対応する部分には同一の符号をつけて説明を省略する。本第２実施形態では、上述したように、（２）リセット回路とラッチ回路、及びＣＰＵポートによる電源仕様の判定、接続制御を実現する。
【００４５】
図６に示すように、電源供給判定部３５ｂは、上述した第１実施形態の構成に対して、リセット回路５２を省き、ＣＰＵ５６を設けている。ＣＰＵ５６は、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）を監視しており、メイン電源１のメイン電圧５ＶＭが供給されてリセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」になると、ラッチ回路５３のＣＬＫ端子を「Ｈ」にする。その他の動作は第１実施形態と同様である。
【００４６】
図７（ａ）、（ｂ）は、本第２実施形態による電源供給判定部３５ｂの動作を説明するためのタイミングチャートである。
まず、メイン電源１、及びサブ電源２の双方を備える電源回路Ａが接続された場合の動作について図７（ａ）を参照して説明する。メイン電源１、及びサブ電源２がある場合、まず、サブ電源２からのサブ電圧５ＶＳが立ち上がり、その４００ｍｓ後にメイン電源１からのメイン電圧５ＶＭが立ち上がる。サブ電圧５ＶＳが立ち上がると、その５０ｍｓ後に、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｈ」となり、ＮＯＴ回路ＬＶ２を介して、ラッチ回路５３のＤ端子が「Ｌ」となる。
【００４７】
一方、メイン電圧５ＶＭが立ち上がると、その５０ｍｓ後に、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」となり、ラッチ回路５３の／ＣＬＲ端子が「Ｈ」となる。また、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」になると、ＣＰＵ５６は、所定の時間Ｔｍｓ（例えば、５０ｍｓ）後に、ラッチ回路５３のＣＬＫ端子を「Ｈ」にする。
【００４８】
このとき、ラッチ回路５３では、ＣＬＫ端子が「Ｈ」となる立ち上がりタイミングで、Ｄ端子の「Ｌ」がラッチされ、Ｑ端子に出力される。ラッチ回路５３のＱ端子の出力「Ｌ」は、ＮＯＴ回路５４で反転されて、ＦＥＴ５５のゲートＧに「Ｈ」として供給されるので、ＦＥＴ５５は、ＯＦＦとなり、サブ電源駆動回路４には、サブ電源２からサブ電圧５ＶＳが供給される。
【００４９】
次に、メイン電源１のみを備える電源回路Ｂが接続された場合の動作について図７（ｂ）を参照して説明する。メイン電源１だけの場合、サブ電源２のサブ電圧５ＶＳが供給されないので、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｌ」となり、ＮＯＴ回路ＬＶ２を介して、ラッチ回路５３のＤ端子を「Ｈ」としている。
【００５０】
この状態で、メイン電源１からのメイン電圧５ＶＭが立ち上がると、その５０ｍｓ後に、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」となり、ラッチ回路５３の／ＣＬＲ端子が「Ｈ」となる。また、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」になると、ＣＰＵ５６は、所定の時間Ｔｍｓ（例えば、５０ｍｓ）後に、ラッチ回路５３のＣＬＫ端子を「Ｈ」とする。
【００５１】
このとき、ラッチ回路５３では、ＣＬＫ端子が「Ｈ」となる立ち上がりタイミングで、Ｄ端子の「Ｈ」がラッチされ、Ｑ端子に出力される。ラッチ回路５３のＱ端子の出力「Ｈ」は、ＮＯＴ回路５４で反転されて、ＦＥＴ５５のゲートＧに「Ｌ」として供給されるので、ＦＥＴ５５は、ＯＮとなり、その５０ｍｓ後に、サブ電源駆動回路４には、メイン電源１からサブ電圧５ＶＭが供給される。
【００５２】
Ｃ．第３実施形態
図８は、本発明の第３実施形態による電源供給判定部３５ｃの構成を示す回路図である。なお、図１乃至図４に対応する部分には同一の符号をつけて説明を省略する。本第２実施形態では、上述したように、（３）ＣＰＵによる電源仕様の判定、及びラッチ回路による接続制御を実現する。
【００５３】
図８に示すように、電源供給判定部３５ｃは、第２実施形態の構成に対して、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）を開放とし、ラッチ回路５３のＤ端子は、ＮＯＴ回路ＬＶ２を介してプルダウンすることで常時「Ｈ」となっている。ＣＰＵ５６は、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）とリセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）を監視している。ＣＰＵ５６は、サブ電源２のサブ電圧５ＶＳが供給されてリセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｈ」になると、ラッチ回路５３のＣＬＫ端子を「Ｌ」のままとする。一方、ＣＰＵ５６は、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｌ」のままで、メイン電源１のメイン電圧５ＶＭが供給されてリセット回路５１の出力ＯＵＴが「Ｈ」になると、そのタイミングでラッチ回路５３のＣＬＫ端子を「Ｈ」にする。
【００５４】
図９（ａ）、（ｂ）は、本第３実施形態による電源供給判定部３５ｃの動作を説明するためのタイミングチャートである。
まず、メイン電源１、及びサブ電源２の双方を備える電源回路Ａが接続された場合の動作について図９（ａ）を参照して説明する。メイン電源１、及びサブ電源２がある場合、まず、サブ電源２からのサブ電圧５ＶＳが立ち上がり、その４００ｍｓ後にメイン電源１からのメイン電圧５ＶＭが立ち上がる。サブ電圧５ＶＳが立ち上がると、その５０ｍｓ後に、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｈ」となる。
【００５５】
一方、メイン電圧５ＶＭが立ち上がると、その５０ｍｓ後に、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」となり、ラッチ回路５３の／ＣＬＲ端子が「Ｈ」となる。また、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」となると、ＣＰＵ５６は、リセット回路５０の出力ＯＵＴが「Ｈ」であるので（サブ電源２が存在するので）、ラッチ回路５３のＣＬＫ端子を「Ｌ」のままとする。
【００５６】
このとき、ラッチ回路５３では、ＣＬＫ端子が「Ｌ」のままなので、Ｑ端子の「Ｌ」を維持する。ラッチ回路５３のＱ端子の出力「Ｌ」は、ＮＯＴ回路５４で反転されて、ＦＥＴ５５のゲートＧに「Ｈ」として供給されるので、ＦＥＴ５５は、ＯＦＦとなり、サブ電源駆動回路４には、サブ電源２からサブ電圧５ＶＳが供給される。
【００５７】
次に、メイン電源１のみを備える電源回路Ｂが接続された場合の動作について図９（ｂ）を参照して説明する。メイン電源１だけの場合、サブ電源２のサブ電圧５ＶＳが供給されないので、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｌ」となる。この状態で、メイン電源１からのメイン電圧５ＶＭが立ち上がると、その５０ｍｓ後に、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」となり、ラッチ回路５３の／ＣＬＲ端子が「Ｈ」となる。
【００５８】
ＣＰＵ５６は、上記リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｌ」のままで、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」になったので、所定の時間Ｔｍｓ（例えば、５０ｍｓ）後に、ラッチ回路５３のＣＬＫ端子を「Ｈ」とする。
【００５９】
このとき、ラッチ回路５３では、ＣＬＫ端子が「Ｈ」となる立ち上がりタイミングで、Ｄ端子の「Ｈ」がラッチされ、Ｑ端子に出力される。ラッチ回路５３のＱ端子の出力「Ｈ」は、ＮＯＴ回路５４で反転されて、ＦＥＴ５５のゲートＧに「Ｌ」として供給されるので、ＦＥＴ５５は、ＯＮとなり、その５０ｍｓ後に、サブ電源駆動回路４には、メイン電源１からサブ電圧５ＶＭが供給される。
【００６０】
Ｄ．第４実施形態
図１０は、本発明の第４実施形態による電源供給判定部３５ｃの構成を示す回路図である。なお、図１乃至図４に対応する部分には同一の符号をつけて説明を省略する。本第４実施形態では、上述したように、（４）ＣＰＵによる電源仕様の判定、及びＣＰＵポートによる接続制御を実現する。
【００６１】
図１０に示すように、電源供給判定部３５ｄは、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）を開放することに加え、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）を開放し、さらに、ラッチ回路５３を取り除く。ＣＰＵ５６は、リセット回路５０の出力ＯＵＴとリセット回路５１の出力ＯＵＴを監視している。ＣＰＵ５６は、基本的に出力ポートを「Ｌ」とし、サブ電源２のサブ電圧５ＶＳが供給されてリセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｈ」になった場合には、出力ポートの「Ｌ」を維持する。一方、ＣＰＵ５６は、サブ電源２のサブ電圧５ＶＳが供給されずリセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｌ」のまま、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」になると、所定の時間Ｔｍｓ（例えば、５０ｍｓ）後に、出力ポートを「Ｈ」とする。ＣＰＵ５６の出力ポートは、ＮＯＴ回路５４を介してＦＥＴ５５のゲートＧに接続されているので、ＦＥＴ５５は、ＣＰＵ５６の出力ポートが「Ｌ」の場合には、ＯＦＦとなり、「Ｈ」の場合には、ＯＮとなる。
【００６２】
図１１（ａ）、（ｂ）は、本第４実施形態による電源供給判定部３５ｄの動作を説明するためのタイミングチャートである。
まず、メイン電源１、及びサブ電源２の双方を備える電源回路Ａが接続された場合の動作について図１１（ａ）を参照して説明する。メイン電源１、及びサブ電源２がある場合、まず、サブ電源２からのサブ電圧５ＶＳが立ち上がり、その４００ｍｓ後にメイン電源１からのメイン電圧５ＶＭが立ち上がる。サブ電圧５ＶＳが立ち上がると、その５０ｍｓ後に、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｈ」となる。
【００６３】
一方、メイン電圧５ＶＭが立ち上がると、その５０ｍｓ後に、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」となる。ＣＰＵ５６は、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｈ」になると、出力ポートの「Ｌ」を維持する。ＦＥＴ５５は、ＣＰＵ５６の出力ポートが「Ｌ」の場合には、ＯＦＦとなり、サブ電源駆動回路４には、サブ電源２からサブ電圧５ＶＳが供給される。
【００６４】
次に、メイン電源１のみを備える電源回路Ｂが接続された場合の動作について図１１（ｂ）を参照して説明する。メイン電源１だけの場合、サブ電源２のサブ電圧５ＶＳが供給されないので、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｌ」となる。
【００６５】
この状態で、メイン電源１からのメイン電圧５ＶＭが立ち上がると、その５０ｍｓ後に、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」となる。ＣＰＵ５６は、リセット回路５０の出力ＯＵＴ（５ＶＳＲＥＳ）が「Ｌ」のまま、リセット回路５１の出力ＯＵＴ（５ＶＭＲＥＳ）が「Ｈ」になると、所定の時間Ｔｍｓ（例えば、５０ｍｓ）後に、出力ポートを「Ｈ」とする。ＦＥＴ５５は、ＣＰＵ５６の出力ポートが「Ｈ」になると、ＯＮとなり、サブ電源駆動回路４には、メイン電源１からサブ電圧５ＶＭが供給される。
【００６６】
上述した実施形態によれば、少なくとも１つ以上の電源回路を備える電源装置が接続されると、電源装置の電源仕様を判定し、該判定結果に基づいて、メイン電源１、又はメイン電源１及びサブ電源２と、メイン電源駆動回路３、サブ電源駆動回路４との接続回路を形成するようにしたので、専用のハーネスや、専用のボードを用意することなく、電源仕様が異なる電源回路のいずれにも容易に適合させることができる。
【００６７】
また、上述した実施形態によれば、メイン電源１のみ、又は、メイン電源１とサブ電源２の双方を備える電源装置が接続される場合に、電源装置の電源仕様を判定して、メイン電源１とサブ電源２の双方を備える場合には、メイン電源１をメイン電源駆動回路３に接続し、サブ電源２をサブ電源駆動回路４に接続し、メイン電源１のみを備える場合には、メイン電源１をメイン電源駆動回路３及びサブ電源駆動回路４に接続するようにしたので、専用のハーネスや、専用のボードを用意することなく、電源仕様が異なる電源回路のいずれにも容易に適合させることができる。
【００６８】
また、上述した実施形態によれば、リセット回路５０からサブ電源２の有無に応じた出力信号５ＶＳＲＥＳをラッチ回路５３のＤ端子に入力し、リセット回路５２から、メイン電源１からのメイン電圧５ＶＭが供給されると「Ｈ」となる出力ＯＵＴをラッチ回路５３のＣＬＫ端子に入力することで、リセット回路５２からの出力ＯＵＴがＣＬＫ端子に入力されるタイミングで、ラッチ回路５３によってＤ端子の状態をラッチし、サブ電源２の有無に応じた出力信号５ＶＳＲＥＳに応じて、メイン電源１をメイン電源駆動回路３に接続し、サブ電源２をサブ電源駆動回路４に接続する回路を形成するか、メイン電源１をメイン電源駆動回路３及びサブ電源駆動回路４に接続する回路を形成するようにしたので、専用のハーネスや、専用のボードを用意することなく、電源仕様が異なる電源回路のいずれにも容易に適合させることができる。
【００６９】
また、上述した実施形態によれば、リセット回路５０からサブ電源２の有無に応じた出力信号５ＶＳＲＥＳをラッチ回路５３のＤ端子に入力し、ＣＰＵ５６によってメイン電源１からのメイン電圧５ＶＭが供給されると「Ｈ」となる、リセット回路５１の出力である５ＶＭＲＥＳを監視し、ＣＰＵ５６からの５ＶＭＲＥＳの状態に応じた出力信号をラッチ回路５３のＣＬＫ端子に入力することで、ＣＰＵ５６からの出力信号がＣＬＫ端子に入力されるタイミングで、ラッチ回路５３によってＤ端子の状態をラッチし、サブ電源２の有無に応じた出力信号５ＶＳＲＥＳに応じて、メイン電源１をメイン電源駆動回路３に接続し、サブ電源２をサブ電源駆動回路４に接続する回路を形成するか、メイン電源１をメイン電源駆動回路３及びサブ電源駆動回路４に接続する回路を形成するようにしたので、専用のハーネスや、専用のボードを用意することなく、電源仕様が異なる電源回路のいずれにも容易に適合させることができる。
【００７０】
また、上述した実施形態によれば、ＣＰＵ５６によって、サブ電源２からのサブ電圧５ＶＳが供給されると「Ｈ」となる、リセット回路５０の出力である５ＶＳＲＥＳと、メイン電源１からのメイン電圧５ＶＭが供給されると「Ｈ」となる、リセット回路５１の出力である５ＶＭＲＥＳとを監視し、ラッチ回路５３のＤ端子を「Ｈ」とし、ＣＰＵ５６から、リセット回路５０の出力である５ＶＳＲＥＳが「Ｌ」で、リセット回路５１の出力である５ＶＭＲＥＳが「Ｈ」になると、「Ｈ」となる出力信号をラッチ回路のＣＬＫ端子に入力することで、ＣＰＵ５６からの出力信号がＣＬＫ端子に入力されるタイミングで、ラッチ回路５３によってＤ端子の状態をラッチし、サブ電源２の有無に応じた出力信号５ＶＳＲＥＳに応じて、メイン電源１をメイン電源駆動回路３に接続し、サブ電源２をサブ電源駆動回路４に接続する回路を形成するか、メイン電源１をメイン電源駆動回路３及びサブ電源駆動回路４に接続する回路を形成するようにしたので、専用のハーネスや、専用のボードを用意することなく、電源仕様が異なる電源回路のいずれにも容易に適合させることができる。
【００７１】
また、上述した実施形態によれば、ＣＰＵ５６によって、サブ電源２からのサブ電圧５ＶＳが供給されると「Ｈ」となる、リセット回路５０の出力である５ＶＳＲＥＳと、メイン電源１からのメイン電圧５ＶＭが供給されると「Ｈ」となる、リセット回路５１の出力である５ＶＭＲＥＳとを監視し、サブ電源２の有無に応じた出力信号５ＶＳＲＥＳに応じて、メイン電源１をメイン電源駆動回路３に接続し、サブ電源２をサブ電源駆動回路４に接続する回路を形成するか、メイン電源１をメイン電源駆動回路３及びサブ電源駆動回路４に接続する回路を形成するようにしたので、専用のハーネスや、専用のボードを用意することなく、電源仕様が異なる電源回路のいずれにも容易に適合させることができる。
【００７２】
以上、この発明のいくつかの実施形態について説明したが、この発明は、これらに限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。
以下に、本願出願の特許請求の範囲に記載された発明を付記する。
【００７３】
（付記１）
付記１に記載の発明は、少なくとも１つ以上の電源回路を備える電源装置と当該電源装置に接続される複数の電源駆動回路とを備える画像形成装置であって、前記電源装置の電源仕様を判定する判定手段と、前記判定手段による判定結果に基づいて前記少なくとも１つ以上の電源回路と前記複数の電源駆動回路との接続回路を形成する回路形成手段と、を備えることを特徴とする画像形成装置である。
【００７４】
（付記２）
付記２に記載の発明は、前記複数の電源駆動回路は、第１の電源回路からの第１電源によって駆動する第１の電源駆動回路と、第２の電源回路からの第２電源によって駆動する第２の電源駆動回路とを備え、前記判定手段は、前記電源装置が前記第１の電源回路の他に前記第２の電源回路を備えているかを判定し、前記回路形成手段は、前記判定手段により前記第２の電源回路を備えていると判定されると、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路に供給し、前記第２の電源回路からの前記第２電源を前記第２の電源駆動回路に供給するように接続回路を形成し、前記判定手段により前記第２の電源回路を備えていないと判定された場合には、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路及び前記第２の電源駆動回路に供給するように接続回路を形成する、ことを特徴とする付記１に記載の画像形成装置である。
【００７５】
（付記３）
付記３に記載の発明は、前記判定手段は、前記第１の電源回路から前記第１電源が供給されると、第１リセット信号を出力する第１リセット回路と、前記第２の電源回路から前記第２電源が供給されると、第２リセット信号を出力する第２リセット回路と、前記第１リセット信号に基づいて、前記第２リセット信号を保持する保持回路と、を備え、前記回路形成手段は、前記保持回路によって保持された前記第２リセット信号に基づいて、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路に供給する接続回路か、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路及び前記第２の電源駆動回路に供給する接続回路のいずれかを選択的に形成する、ことを特徴とする付記２に記載の画像形成装置である。
【００７６】
（付記４）
付記４に記載の発明は、前記判定手段は、前記第１の電源回路から前記第１電源が供給されると、第１リセット信号を出力する第１リセット回路と、前記第２の電源回路から前記第２電源が供給されると、第２リセット信号を出力する第２リセット回路と、前記第１リセット信号を監視し、前記第１リセット信号の有無に応じた出力信号を出力する制御回路と、前記制御回路の出力信号に基づいて、前記第２リセット信号を保持する保持回路と、を備え、前記回路形成手段は、前記保持回路によって保持された前記第２リセット信号に基づいて、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路に供給する接続回路か、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路及び前記第２の電源駆動回路に供給する接続回路のいずれかを選択的に形成する、ことを特徴とする付記２に記載の画像形成装置である。
【００７７】
（付記５）
付記５に記載の発明は、前記判定手段は、前記第１の電源回路から前記第１電源が供給されると、第１リセット信号を出力する第１リセット回路と、前記第２の電源回路から前記第２電源が供給されると、第２リセット信号を出力する第２リセット回路と、前記第１リセット信号と前記第２リセット信号とを監視し、前記第２リセット信号が非アクティブの場合に前記第１リセット信号がアクティブとなると、出力信号をアクティブとする制御回路と、前記制御回路の出力信号に基づいて、アクティブ信号を保持する保持回路と、を備え、前記回路形成手段は、前記保持回路によって保持された前記アクティブ信号に基づいて、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路に供給する接続回路か、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路及び前記第２の電源駆動回路に供給する接続回路のいずれかを選択的に形成する、ことを特徴とする付記２に記載の画像形成装置である。
【００７８】
（付記６）
付記６に記載の発明は、前記判定手段は、前記第１の電源回路から前記第１電源が供給されると、第１リセット信号を出力する第１リセット回路と、前記第２の電源回路から前記第２電源が供給されると、第２リセット信号を出力する第２リセット回路と、前記第１リセット信号と前記第２リセット信号とを監視し、前記第２リセット信号が非アクティブの場合に前記第１リセット信号がアクティブとなると、出力信号をアクティブとする制御回路と、を備え、前記回路形成手段は、前記制御回路の前記出力信号に基づいて、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路に供給する接続回路か、前記第１の電源回路からの前記第１電源を前記第１の電源駆動回路及び前記第２の電源駆動回路に供給する接続回路のいずれかを選択的に形成する、ことを特徴とする付記２に記載の画像形成装置である。
【００７９】
（付記７）
付記７に記載の発明は、前記第１の電源回路は、前記第１電源として、当該画像形成装置が通常の動作モードのときに駆動される前記第１の電源駆動回路に供給されるメイン電源を出力し、前記第２の電源回路は、前記第２電源として、当該画像形成装置が待機モードのときに駆動される前記第２の電源駆動回路に供給されるサブ電源を出力する、ことを特徴とする付記２乃至６のいずれかに記載の画像形成装置である。
【００８０】
（付記８）
付記８に記載の発明は、電源装置が備える少なくとも１つ以上の電源回路と複数の電源駆動回路との接続回路を形成する電源供給経路形成回路であって、前記電源装置の電源仕様を判定する判定手段と、前記判定手段による判定結果に基づいて前記少なくとも１つ以上の電源回路と前記複数の電源駆動回路との接続回路を形成する回路形成手段と、を備えることを特徴とする電源供給経路形成回路である。
【００８１】
（付記９）
付記９に記載の発明は、電源装置が備える少なくとも１つ以上の電源回路と複数の電源駆動回路との接続回路を形成する電源供給経路形成方法であって、前記電源装置の電源仕様を判定するステップと、前記判定の結果に基づいて前記少なくとも１つ以上の電源回路と前記複数の電源駆動回路との接続回路を形成するステップと、を含むことを特徴とする電源供給経路形成方法である。
【符号の説明】
【００８２】
１  メイン電源
２  サブ電源
３  メイン電源駆動回路
４  サブ電源駆動回路
１０  制御システム
２０  Ｉ／Ｆコントローラ
２１  受信制御部
２２  ＲＯＭ
２３  フォントＲＯＭ
２４  表示制御部
２５  ビデオＩ／Ｆ制御部
２６  メモリ
２６ｂ  拡張ＲＡＭ
２７  圧縮／伸張制御部
２８  ＭＰＵ
３０  エンジン制御部（印刷制御部）
３１  ＡＳＩＣ
３２  ＭＰＵ
３３  定着制御部
３４  高圧制御部
３５、３５ａ〜３５ｄ  電源供給判定部
４０  印刷ヘッド部
４１  メインモータ
４２  負荷
４３  センサ
４４  定着サーミスタ
４５  定着ヒータ
４６  高圧部
５０、５１、５２  リセット回路
５３  ラッチ回路
５４  ＮＯＴ回路
５５  ＦＥＴ
５６  ＣＰＵ
１００  ホスト機器
１０２  プリンタサーバ
２００  電源回路
３１１  印刷ヘッド制御部
３１２  モータ制御部
ＬＶ２  ＮＯＴ回路
【図１】
2018055239.tif 000003
【図２】
2018055239.tif 000004
【図３】
2018055239.tif 000005
【図４】
2018055239.tif 000006
【図５】
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【図６】
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【図７】
2018055239.tif 000009
【図８】
2018055239.tif 000010
【図９】
2018055239.tif 000011
【図１０】
2018055239.tif 000012
【図１１】
2018055239.tif 000013
【図１２】
2018055239.tif 000014
【図１３】
2018055239.tif 000015