(57)【要約】【課題】ＩＣ間のデータの入出力を従来よりも効率的に行うことができる遊技機を提供する。【解決手段】遊技機は、遊技の進行に関する処理を実行する主制御基板７１を備え、主制御基板７１は、入出力マスタＩＣ９７と、メインＣＰＵ９３と、入出力マスタＩＣ９７とメインＣＰＵ９３との間のデータの入出力を行うデータバス５５と、４０ＭＨｚのクロックを出力する発振器１０７と、を備え、入出力マスタＩＣ９７は、発振器１０７からのクロックを分周して２０ＭＨｚを生成する分周器９７ａと、生成された２０ＭＨｚをメインＣＰＵ９３に出力するＣＬＫＯ端子と、を備え、メインＣＰＵ９３は、入力した２０ＭＨｚを分周して１０ＭＨｚを生成する分周器９３ａと、生成された１０ＭＨｚを入出力マスタＩＣ９７に出力するＣＬＫＯ端子と、を備え、第１及びメインＣＰＵ９３は、１０ＭＨｚをデータバス５５の同期信号として用いる。【選択図】図１８
2018000501.tif 000002
【特許請求の範囲】
【請求項１】
遊技の進行に関する処理を実行する制御手段を備えた遊技機であって、
前記制御手段は、
第１の内部クロックにより動作する第１の制御回路と、
第２の内部クロックにより動作する第２の制御回路と、
前記第１の制御回路と前記第２の制御回路との間のデータの入出力を行うためのアドレスバス及びデータバスと、
所定周波数のクロックを前記第１の制御回路に出力するクロック出力手段と、
を備え、
前記第１の制御回路は、
前記クロック出力手段から入力した前記クロックを分周して前記第１の内部クロックを生成する第１の分周器と、
前記第１の分周器により生成された前記第１の内部クロックを前記第２の制御回路に出力する第１の出力端子と、
を備え、
前記第２の制御回路は、
前記第１の出力端子から入力した前記第１の内部クロックを分周して前記第２の内部クロックを生成する第２の分周器と、
前記第２の分周器により生成された前記第２の内部クロックを前記第１の制御回路に出力する第２の出力端子と、
を備え、
前記第１及び前記第２の制御回路は、前記第２の内部クロックを前記データバスの同期信号として用いることを特徴とする遊技機。
【請求項２】
遊技の進行に関する処理を実行する制御手段を備えた遊技機であって、
前記制御手段は、
第１の内部クロックにより動作する第１の制御回路と、
第２の内部クロックにより動作する第２の制御回路と、
前記第１の制御回路と前記第２の制御回路との間のデータの入出力を行うためのアドレスバス及びデータバスと、
第１の周波数のクロックを前記第１の制御回路に出力する第１のクロック出力手段と、
第２の周波数のクロックを前記第２の制御回路に出力する第２のクロック出力手段と、
を備え、
前記第１の制御回路は、前記第１のクロック出力手段から入力した前記第１の周波数のクロックを分周して前記第１の内部クロックを生成する第１のクロック生成部を備え、
前記第２の制御回路は、
前記第２のクロック出力手段から入力した前記第２の周波数のクロックを分周して前記第２の内部クロックを生成する第２のクロック生成部と、
前記第２のクロック生成部により生成された前記第２の内部クロックを前記第１の制御回路に出力する出力端子と、
を備え、
前記第１及び前記第２の制御回路は、前記第２の内部クロックを前記データバスの同期信号として用いることを特徴とする遊技機。
【請求項３】
前記第１の内部クロックは、前記第２の内部クロックよりも周波数が高いことを特徴とする請求項１又は２に記載の遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パチスロ等の遊技機に関する。
【背景技術】
【０００２】
従来、複数の図柄がそれぞれの周面に配された複数のリールと、遊技メダルやコイン等が投入され、スタートレバーが操作されたことを検出し、複数のリールの回転の開始を要求する信号を出力するスタートスイッチと、複数のリールのそれぞれに対応して設けられたストップボタンが押されたことを検出し、該当するリールの回転の停止を要求する信号を出力するストップスイッチと、複数のリールのそれぞれに対応して設けられ、それぞれの駆動力を各リールに伝達するステッピングモータと、スタートスイッチ及びストップスイッチにより出力された信号に基づいてステッピングモータの動作を制御し、各リールの回転及びその停止を行うリール制御部と、を備え、スタートレバーが操作されたことを検出すると、乱数値に基づいて抽籤を行い、この抽籤の結果とストップボタンが操作されたことを検出したタイミングとに基づいてリールの回転の停止を行う、いわゆるパチスロと称される遊技機が知られている。
【０００３】
この種の遊技機において、スタートレバーが操作されたことの検出や乱数値の取得についての構成が開示されている（例えば、特許文献１参照）。
【０００４】
特許文献１に記載の従来のものは、遊技を統括管理する主制御装置に演算処理手段であるＣＰＵが搭載され、所定周波数のクロックをＣＰＵに出力するクロック回路と、乱数を生成するための基礎乱数生成器と、ドライバＩＣやチップセレクトＩＣ等が接続される入出力ポートとが内部バスを介してＣＰＵに接続されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−００３０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載された構成において、ＣＰＵとデータを授受するＩＣを入出力ポートに接続した場合、ＣＰＵ及びＩＣの同期をとる周期を設定して同期をとることとなるが、あるタイミングで同期がとれなかった場合にはそれ以降の何周期か先のタイミングで同期をとることになる。そのため、従来は、ＣＰＵとＩＣとの間のデータの入出力処理において、データの入出力に無駄な時間が発生し、非効率的になるという課題があった。
【０００７】
本発明は、上述のような事情に鑑みてなされたもので、ＩＣ間のデータの入出力を従来よりも効率的に行うことができる遊技機を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る遊技機は、上記目的達成のため、遊技の進行に関する処理を実行する制御手段（主制御基板７１）を備えた遊技機であって、前記制御手段は、第１の内部クロックにより動作する第１の制御回路（入出力マスタＩＣ９７）と、第２の内部クロックにより動作する第２の制御回路（メインＣＰＵ９３）と、前記第１の制御回路と前記第２の制御回路との間のデータの入出力を行うためのアドレスバス及びデータバスと、所定周波数のクロックを前記第１の制御回路に出力するクロック出力手段（発振器１０７）と、を備え、前記第１の制御回路は、前記クロック出力手段から入力した前記クロックを分周して前記第１の内部クロックを生成する第１の分周器（分周器９７ｃ）と、前記第１の分周器により生成された前記第１の内部クロックを前記第２の制御回路に出力する第１の出力端子と、を備え、前記第２の制御回路は、前記第１の出力端子から入力した前記第１の内部クロックを分周して前記第２の内部クロックを生成する第２の分周器（分周器９３ａ）と、前記第２の分周器により生成された前記第２の内部クロックを前記第１の制御回路に出力する第２の出力端子（ＣＬＫＯ端子）と、を備え、前記第１及び前記第２の制御回路は、前記第２の内部クロックを前記データバスの同期信号として用いる構成を有する。
【０００９】
この構成により、本発明に係る遊技機は、第１及び第２の制御回路は、第２の内部クロックをデータバスの同期信号として用いるので、両者間の同期をとる周期を設定する必要がなく、データの入出力に無駄な時間が発生しない。したがって、本発明に係る遊技機は、ＩＣ間のデータの入出力を従来よりも効率的に行うことができる。
【００１０】
本発明に係る遊技機は、遊技の進行に関する処理を実行する制御手段（主制御基板７１）を備えた遊技機であって、前記制御手段は、第１の内部クロックにより動作する第１の制御回路（入出力マスタＩＣ９７Ａ）と、第２の内部クロックにより動作する第２の制御回路（メインＣＰＵ９３Ａ）と、前記第１の制御回路と前記第２の制御回路との間のデータの入出力を行うためのアドレスバス及びデータバスと、第１の周波数のクロックを前記第１の制御回路に出力する第１のクロック出力手段（発振器１０７）と、第２の周波数のクロックを前記第２の制御回路に出力する第２のクロック出力手段（発振器１０８）と、を備え、前記第１の制御回路は、前記第１のクロック出力手段から入力した前記第１の周波数のクロックを分周して前記第１の内部クロックを生成する第１のクロック生成部（分周器９７ｃ）を備え、前記第２の制御回路は、前記第２のクロック出力手段から入力した前記第２の周波数のクロックを分周して前記第２の内部クロックを生成する第２のクロック生成部（分周器９３ａ）と、前記第２のクロック生成部により生成された前記第２の内部クロックを前記第１の制御回路に出力する出力端子（ＣＬＫＯ端子）と、を備え、前記第１及び前記第２の制御回路は、前記第２の内部クロックを前記データバスの同期信号として用いる構成を有する。
【００１１】
この構成により、本発明に係る遊技機は、第１及び第２の制御回路は、第２の内部クロックをデータバスの同期信号として用いるので、両者間の同期をとる周期を設定する必要がなく、データの入出力に無駄な時間が発生しない。したがって、本発明に係る遊技機は、ＩＣ間のデータの入出力を従来よりも効率的に行うことができる。
【００１２】
本発明に係る遊技機は、前記第１の内部クロックは、前記第２の内部クロックよりも周波数が高い構成を有する。
【００１３】
この構成により、本発明に係る遊技機は、第１の内部クロックが第２の内部クロックよりも周波数が高い場合でも、ＩＣ間のデータの入出力を従来よりも効率的に行うことができる。
【発明の効果】
【００１４】
本発明は、ＩＣ間のデータの入出力を従来よりも効率的に行うことができるという効果を有する遊技機を提供することができるものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態の遊技機における機能フローを説明する説明図である。
【図２】本発明の一実施形態の遊技機における外観構成例を示す斜視図である。
【図３】本発明の一実施形態の遊技機における保護パネルを外した状態の正面図である。
【図４】本発明の一実施形態の遊技機における前面ドアの裏面側を示す図である。
【図５】本発明の一実施形態の遊技機におけるキャビネット内部の正面図である。
【図６】本発明の一実施形態の遊技機におけるリールの分解詳細図である。
【図７】本発明の一実施形態の遊技機におけるリールの部分拡大断面図である。
【図８】本発明の一実施形態の遊技機におけるリールのリール帯が第１円形フレーム及び第２円形フレームに取り付けられた状態を説明する図である。
【図９】本発明の一実施形態の遊技機における制御系を示すブロック図である。
【図１０】本発明の一実施形態の遊技機における主制御回路の構成例を示すブロック図である。
【図１１】本発明の一実施形態の遊技機における副制御回路の構成例を示すブロック図である。
【図１２】本発明の一実施形態の遊技機における遊技表示ＬＥＤ及びその周辺構成を示す図である。
【図１３】本発明の一実施形態の遊技機における遊技表示ＬＥＤ及びセグメントの構成を示す図である。
【図１４】本発明の一実施形態の遊技機における遊技表示ＬＥＤが有する７セグメン表示器及び遊技状態を示すＬＥＤの構成例を示す図である。
【図１５】本発明の一実施形態の遊技機におけるＬＥＤ駆動回路の制御動作を示すタイミングチャートである。
【図１６】本発明の一実施形態の遊技機におけるパケットに含まれる情報を示す図である。
【図１７】本発明の一実施形態の遊技機におけるデータテーブルの一例を示す図である。
【図１８】本発明の一実施形態の遊技機におけるクロック供給構成を示す図である。
【図１９】本発明の一実施形態の変形例の遊技機におけるクロック供給構成を示す図である。
【図２０】従来のクロック供給構成を示す図である。
【図２１】本発明の一実施形態の遊技機における電断時間判定回路に関するブロック構成図である。
【図２２】本発明の一実施形態の遊技機における電断時間判定回路の詳細な構成図である。
【図２３】本発明の一実施形態の遊技機におけるＤタイプフリップフロップの真理値表である。
【図２４】本発明の一実施形態の遊技機における電断時間判定回路に関するタイミングチャートである。
【図２５】本発明の一実施形態の遊技機において、実装可能なノーマルリールの外観を示す図である。
【図２６】本発明の一実施形態の遊技機において、実装可能なワイドリールの外観を示す図である。
【図２７】本発明の一実施形態の遊技機におけるモータ駆動回路とその周辺構成を示す図である。
【図２８】本発明の一実施形態の遊技機における切替回路の構成を示す図である。
【図２９】本発明の一実施形態の遊技機におけるステッピングモータに流す電流値に対するトルクを示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図を参照しながら説明する。
【００１７】
［パチスロの機能フロー］
まず、図１を参照して、本実施の形態における遊技機（以下、パチスロ）１の機能フローについて説明する。
【００１８】
＜パチスロのメイン制御＞
遊技者によりメダルが投入され、スタートレバー６が操作されると、予め定められた数値の範囲（例えば、０〜６５５３５）の乱数から１つの値（以下、乱数値）が抽出される。
【００１９】
内部当籤役決定手段（後述のメインＣＰＵ９３）は、抽出された乱数値に基づいて抽籤を行い、内部当籤役を決定する。内部当籤役の決定により、後述の入賞ラインに沿って表示を行うことを許可する図柄の組合せが決定される。尚、図柄の組合せの種別としては、メダルの払い出し、再遊技の作動、ボーナスの作動等といった特典が遊技者に与えられる「入賞」に係るものと、それ以外のいわゆる「ハズレ」に係るものとが設けられている。
【００２０】
続いて、複数のリール３Ｌ、３Ｃ、３Ｒの回転が行われた後で、遊技者によりストップボタン７Ｌ、７Ｃ、７Ｒが押されると、リール停止制御手段（後述のモータ駆動回路５０、後述のステッピングモータ５１Ｌ、５１Ｃ、５１Ｒ）は、内部当籤役とストップボタンが押されたタイミングとに基づいて、該当するリールの回転を停止する制御を行う。
【００２１】
ここで、パチスロ１では、基本的に、ストップボタンが押されたときから規定時間（１９０ｍｓｅｃ）内に、該当するリールの回転を停止する制御が行われる。本実施の形態では、上記規定時間内でのリール３Ｌ、３Ｃ、３Ｒの回転に伴って移動する図柄の数を「滑り駒数」と呼び、その最大数を図柄４個分に定める。
【００２２】
リール停止制御手段は、入賞に係る図柄の組合せの表示を許可する内部当籤役が決定されているときでは、上記規定時間を利用して、その図柄の組合せが入賞ラインに沿って極力表示されるようにリール３Ｌ、３Ｃ、３Ｒの回転を停止する。その一方で、内部当籤役によってその表示が許可されていない図柄の組合せについては、上記規定時間を利用して、入賞ラインに沿って表示されることがないようにリール３Ｌ、３Ｃ、３Ｒの回転を停止する。
【００２３】
こうして、複数のリール３Ｌ、３Ｃ、３Ｒの回転が全て停止されると、入賞判定手段（後述のメインＣＰＵ９３）は、入賞ラインに沿って表示された図柄の組合せが、入賞に係るものであるか否かの判定を行う。入賞に係るものであるとの判定が行われると、メダルの払い出し、再遊技（リプレイ）及びボーナスの作動の特典が遊技者に与えられる。以上のような一連の流れがパチスロ１における１回の遊技として行われる。
【００２４】
なお、本実施の形態では、全てのリールが回転しているときに最初に行われるリールの停止操作（ストップボタンの操作）を第１停止操作、第１停止操作の次に行われる停止操作を第２停止操作、第２停止操作の次に行われる停止操作を第３停止操作という。
【００２５】
演出内容役決定手段（後述のサブＣＰＵ８１）は、抽出された演出用乱数値及び内部当籤役決定手段に決定された内部当籤役に基づいて、演出内容を決定し、演出実行手段としてのドット表示器１００、リール上部表示器１０１、リール照明器１０２、リール演出表示器１０３、サイド演出表示器１０４、リール下部表示器１０５、発光部３３０及びスピーカ４８Ｌ、４８Ｒ、４９Ｌ、４９Ｒを制御し、種々の演出を行う。
【００２６】
［パチスロの構造］
次に、図２〜図５を参照して、本実施の形態におけるパチスロ１の構造について説明する。
【００２７】
図２は、本実施の形態におけるパチスロ１の斜視図である。図３は、本実施の形態におけるパチスロ１の保護パネルを外した状態の正面図である。図４は、前面ドアの裏面側を示す図である。図５は、本実施の形態におけるパチスロ１のキャビネット内部の正面図である。
【００２８】
図２に示すように、パチスロ１は、いわゆる「パチスロ機」である。このパチスロ１は、コイン、メダル、遊技球又はトークン等の他、遊技者に付与された、もしくは付与される遊技価値の情報を記憶したカード等の遊技媒体を用いて遊技する遊技機であるが、以下ではメダルを用いるものとして説明する。
【００２９】
パチスロ１の全体を形成している筐体４は、箱状のキャビネット６０と、このキャビネット６０を開閉する前面ドア２と、を備える。この前面ドア２正面最上部には、リール上部表示器１０１が設けられている。また、前面ドア２正面の略中央には、透明の保護パネル５が設けられ、この保護パネルの左右には、リール演出表示器１０３及びサイド演出表示器１０４が設けられている。
【００３０】
また、保護パネル５の内部には、図３に示すように、略中央上部に複数の発光ダイオード（ＬＥＤ）が横長矩形形状に配列されたドット表示器１００が設けられ、このドット表示器１００の下方には、リール照明器１０２が設けられている。
【００３１】
本実施の形態では、ドット表示器１００、リール上部表示器１０１、リール照明器１０２、リール演出表示器１０３及びサイド演出表示器１０４に発光ダイオード（ＬＥＤ）を用いて発光させているが、有機エレクトロルミネッセンス（有機ＥＬ）等、少なくとも緑色、黄色、青色、赤色に発光可能であれば既存の発光素子を用いることができる。
【００３２】
このリール照明器１０２の下方には、縦長矩形の表示窓４Ｌ、４Ｃ、４Ｒが設けられている。表示窓４Ｌ、４Ｃ、４Ｒには、右上り斜めの表示ライン８ａ、上段の表示ライン８ｂ、中段の表示ライン８ｃ、下段の表示ライン８ｄ及び右下がり斜めの表示ライン８ｅが表示されている。これらの表示ライン８ａ〜８ｅは、後述のベットボタン１１を操作すること（以下「ＢＥＴ操作」という）、或いはメダル投入口２２にメダルを投入することにより有効化される。
【００３３】
表示窓４Ｌ、４Ｃ、４Ｒの下方には、パチスロ１における遊技に関する情報を表示するリール下部表示器１０５が設けられている。このリール下部表示器１０５の左右には、スピーカ用孔１８Ｌ、１８Ｒが設けられ、下方には、略水平面の台座部１０が形成されている。この台座部１０の水平面内のうち、右側にはメダル投入口２２が設けられ、遊技に関する情報を表示する遊技表示ＬＥＤ１３が設けられ、左側にはベットボタン１１が設けられている。
【００３４】
このベットボタン１１を押下操作することで、単位遊技（一のゲーム）の用に供される枚数のメダルが投入され、前述のとおり、所定の表示ライン８ａ〜８ｅが有効化される。ベットボタン１１の操作及びメダル投入口２２にメダルを投入する操作（遊技を行うためにメダルを投入する操作）を、以下「ＢＥＴ操作」という。
【００３５】
遊技表示ＬＥＤ１３は、遊技に関する情報を複数の発光素子により表示するものである。本実施の形態では、遊技表示ＬＥＤ１３は、複数の発光素子として７セグメント表示器を備えている例を挙げる。この遊技表示ＬＥＤ１３は、本発明に係る情報表示手段を構成しており、詳細な構成は後述する。
【００３６】
台座部１０の前面部の左寄りには、遊技者がゲームで獲得したメダルのクレジット／払出しを押しボタン操作で切り換える精算ボタン１２が設けられている。この精算ボタン１２の切り換えにより、正面下部のメダル払出口１５からメダルが払出され、払出されたメダルはメダル受け部１６に溜められる。精算ボタン１２の右側には、遊技者の傾動操作により上記リールを回転させ、表示窓４Ｌ、４Ｃ、４Ｒ内での図柄の変動表示を開始するための開始操作手段としてのスタートレバー６が所定の角度範囲で傾動自在に取り付けられている。
【００３７】
台座部１０の前面部の略中央には、遊技者の押下操作により３個のリール３Ｌ、３Ｃ、３Ｒの回転をそれぞれ停止させるための停止操作手段としてのストップボタン７Ｌ、７Ｃ、７Ｒが設けられている。なお、実施例では、一のゲーム（単位遊技）は、基本的にスタートレバー６が操作されることにより開始し、全てのリール３Ｌ、３Ｃ、３Ｒが停止したときに終了する。
【００３８】
前面ドア２下部の正面には、左右に効果音や音声等の音による演出を行うスピーカ用孔１９Ｌ、１９Ｒが設けられ、このスピーカ用孔１９Ｌ、１９Ｒの間にメダルが払出されるメダル払出口１５が設けられている。前面ドア２最下部には、払出されたメダルを貯留するメダル受け部１６が設けられている。また、前面ドア２下部の正面のうち、ストップボタン７Ｌ、７Ｃ、７Ｒとメダル受け部１６とに上下を挟まれた面には、機種のモチーフに対応したデザインがあしらわれた腰部パネル２５が取り付けられている。この腰部パネル２５は、背後に設けられた要部パネル照明器（図示無し）に照射される。
【００３９】
図４に示すように、前面ドア２の裏面における上側には、副制御基板７２（図９参照）を収容する副制御基板ケース５７が配設されている。副制御基板７２は、副制御基板ケース５７を介してキャビネット６０の内部の主制御基板７１に対向している。そして、副制御基板７２は、副制御回路８０（図１１参照）を構成する。副制御回路８０は、映像の表示等による演出の実行を制御する回路である。副制御回路８０の具体的な構成は後述する。
【００４０】
前面ドア２を裏面側から見て、副制御基板ケース５７の右側方には、副中継基板６１が配設されている。この副中継基板６１は、副制御基板７２と、この副制御基板７２の周辺に配設された基板との配線を中継する基板である。なお、副制御基板７２の周辺に配設される基板としては、後述するＬＥＤ基板６２Ａ、６２Ｂ、６２ＣやサウンドＩ／Ｏ基板４６が挙げられる。
【００４１】
ＬＥＤ基板６２Ａは、前面ドア２の裏面側から見て、副制御基板ケース５７の上方に配設されている。また、ＬＥＤ基板６２Ｂは、前面ドア２の裏面側から見て、副中継基板６１の右側方に配設されており、ＬＥＤ基板６２Ｃは、副中継基板６１の右側方に配設されている。これらＬＥＤ基板６２Ａ、６２Ｂ、６２Ｃは、副制御回路８０（図１１参照）の制御により実行されて、ＬＥＤ群２０の点灯、点滅の表示を行う。
【００４２】
サウンドＩ／Ｏ基板４６は、前面ドア２の裏面における中央（表示窓４Ｌ、４Ｃ、４Ｒの下側）に配設されている。このサウンドＩ／Ｏ基板４６は、後述するスピーカ４８Ｌ、４８Ｒ、４９Ｌ、４９Ｒへの音声の出力を行う。
【００４３】
サウンドＩ／Ｏ基板４６の下側には、遊技動作表示基板４３が配設されている。この遊技動作表示基板４３は、所定の遊技情報を後述の遊技表示ＬＥＤ１３に表示させるための基板である。
【００４４】
サウンドＩ／Ｏ基板４６及び遊技動作表示基板４３の左側及び右側には、スピーカ４８Ｌ、４８Ｒが配設されている。そして、前面ドア２の裏面における下側には、スピーカ４９Ｌ、４９Ｒが配設されている。スピーカ４８Ｌ、４８Ｒは、それぞれスピーカ用孔１８Ｌ、１８Ｒに対向しており、スピーカ４９Ｌ、４９Ｒは、それぞれスピーカ用孔１９Ｌ、１９Ｒに対向している。
【００４５】
スピーカ４８Ｒとスピーカ４９Ｒとの間には、セレクタ６６と、ドア開閉監視スイッチ６７と、が配設されている。セレクタ６６は、メダルの材質や形状等が適正であるか否かを選別する装置であり、メダル投入口２２に受け入れられた適正なメダルをホッパー装置４０（図５参照）に案内し、又はメダルシュート３４に案内する。セレクタ６６内においてメダルが通過する経路上には、適正なメダルが通過したことを検出するメダル通過センサ（図示せず）が設けられている。
【００４６】
メダルシュート３４は、略Ｙ字状の筒状の部材であり、セレクタ６６によって案内されたメダルやホッパー装置４０から排出されたメダルをメダル払出口１５（図２参照）に案内する。
【００４７】
ドア開閉監視スイッチ６７は、前面ドア２を裏面側から見て、セレクタ６６の左側に配置されている。このドア開閉監視スイッチ６７は、パチスロ１の外部に前面ドア２の開閉を報知するためのセキュリティ信号を出力する。
【００４８】
前面ドア２を裏面側から見て、セレクタ６６の右側には、ドア中継基板６８が配設されている。このドア中継基板６８は、主制御基板７１（図９参照）、各種のボタンやスイッチ、副中継基板６１（図９参照）、遊技動作表示基板４３及びセレクタ６６との配線を中継する基板である。なお、各種のボタン及びスイッチとしては、例えば、ＢＥＴスイッチ７６、清算スイッチ７７、ドア開閉監視スイッチ６７等を挙げることができる。
【００４９】
ドア中継基板６８の下側には、２４ｈドア開閉監視ユニット６３が配設されている。この２４ｈドア開閉監視ユニット６３は、前面ドア２の開閉の履歴を保存する。
【００５０】
図５に示すように、キャビネット６０の内部上部には、リール３Ｌ、３Ｃ、３Ｒの他に、パチスロ１の制御を行う主制御基板７１が主基板ケースに収容されて設けられている。また、ミドルボード６５の下方左側には、電源メインスイッチと交流電圧を直流電圧に変換する電源基板を有する電源装置５３が設けられている。また、ミドルボード６５の下方略中央には、入賞払い出し枚数が所定枚数を超えた時や精算時にメダルを払い出すホッパー装置（メダル払出装置）４０が設けられている。また、ミドルボード６５の下方右側には、ホッパー装置４０から溢れ出たメダルを収容するメダル補助収納庫４５が設けられている。
【００５１】
キャビネット６０内部には、略中央にキャビネット６０を補強するミドルボード６５が設けられ、このミドルボード６５の上面に、複数のリール３Ｌ、３Ｃ、３Ｒが横一列に整列されリールカバー３５０に収容されて固着されている。
【００５２】
また、リール３Ｌとリール３Ｃとの間及びリール３Ｃとリール３Ｒとの間には、互いに光が透過することを防止する遮蔽板３５５が設けられている。
【００５３】
各リール３Ｌ、３Ｃ、３Ｒは、それぞれの外周面に、遊技に必要な複数種類の図柄によって構成される識別情報としての複数の図柄が配されたリール帯３００Ｌ、３００Ｃ、３００Ｒを有する。各リール帯３００Ｌ、３００Ｃ、３００Ｒの図柄は表示窓４Ｌ、４Ｃ、４Ｒ（図３参照）を通して、パチスロ１の外部から視認できるようになっている。また、各リール３Ｌ、３Ｃ、３Ｒは、定速回転（例えば８０回転／分）で回転し、図柄列を変動表示する。
【００５４】
＜リールの詳細な構成＞
次に、図６を参照して、リール３Ｌ、３Ｃ、３Ｒの一例として、リール３Ｃの詳細な構成について説明する。リール３Ｌ、３Ｒは、リール帯３００Ｃとリール帯３００Ｌ、３００Ｒに配された複数の図柄の配置が異なる以外は同様の構成であるので、説明を省略する。
【００５５】
図６は、リール３Ｃの分解詳細図である。リール３Ｃは、リール帯３００Ｃと、リール帯３００Ｃを外周部で支持する回転可能なリールドラム３１０と、リールドラム３１０の内部に配置されリールドラム３１０を回転駆動するモータユニット３２０と、リールドラム３１０の内部においてリール帯３００Ｃの背後に配置されて発光する発光部３３０と、これらを保持しミドルボード６５（図５参照）の上面に固着するリールベース３４０と、を備える。
【００５６】
モータユニット３２０は、リールドラム３１０を回転駆動するステッピングモータ５１Ｌ、５１Ｃ、５１Ｒ（図９参照）と、このステッピングモータ５１Ｌ、５１Ｃ、５１Ｒの駆動を制御するモータ駆動回路５０（図９参照）と、リールドラム３１０が一回転したことを示すリールインデックスを検出するリール位置検出回路５２（図９参照）と、を備える。なお、ステッピングモータ５１Ｌ、５１Ｃ、５１Ｒは、本発明に係るモータを構成する。
【００５７】
（リールドラム）
リールドラム３１０は、リールベース３４０に回転可能に軸支され、外周が円形に形成された一対の第１円形フレーム３１１及び第２円形フレーム３１２を備える。
【００５８】
第１円形フレーム３１１は、略円板形状に形成された側壁３１５を備え、モータユニット３２０により回転駆動される。側壁３１５には、発光部３３０に沿って光を透過する開口部３１５ａが形成されている。
【００５９】
第２円形フレーム３１２は、直径方向の断面形状が略八字形状に形成された側壁３１６を備え、その中心部分において、第１円形フレーム３１１の中心部分に接合される。側壁３１６は、光を透過する透光部材により形成されている。
【００６０】
第１円形フレーム３１１及び第２円形フレーム３１２の端部には、互いの対向面に向けて突出したリール帯取付部３１３、３１４が形成されている。
【００６１】
図７は、図６中の円形の破線Ｂで囲んだ部分の拡大断面図である。第２円形フレーム３１２の外部側の端部（図７中の矢印Ｏ側）である外部端部３１２ａは、角が面取りされている。
【００６２】
リール帯取付部３１４は、外部端部３１２ａの反対側である中央部側に形成され、外部端部３１２ａと分けるように段差が設けられている。具体的には、リール帯取付部３１４は、外部端部３１２ａより、第２円形フレーム３１２の回転軸側（図７中の矢印Ｃ側）に形成されている。
【００６３】
図８は、リール帯３００Ｃが第１円形フレーム３１１及び第２円形フレーム３１２に取り付けられた状態を説明する図である。
【００６４】
リール帯３００Ｃには、幅方向の中心部分に複数の図柄が配される図柄領域３０１Ｃが形成され、この図柄領域３０１Ｃ両外側に非図柄領域３０２Ｃが形成されている。
【００６５】
第１円形フレーム３１１のリール帯取付部３１３及び第２円形フレーム３１２のリール帯取付部３１４は、それぞれ両外側の非図柄領域３０２Ｃにおいてリール帯３００Ｃを保持する。
【００６６】
＜パチスロ機が備える制御系＞
次に、パチスロ１が備える制御系について、図９を参照して説明する。図９は、パチスロ１の制御系を示すブロック図である。
【００６７】
パチスロ１は、キャビネット６０に配設された主制御基板７１と、前面ドア２に配設された副制御基板７２とを有している。主制御基板７１には、モータ駆動回路５０と、リール位置検出回路５２と、設定用鍵型スイッチ５６と、外部集中端子板４７と、ホッパー装置４０と、メダル補助収納庫スイッチ７５と、電源装置５３の電源基板５３ｂが接続されている。電源装置５３の電源基板５３ｂには、電源スイッチ５３ａが接続されている。また、電源基板５３ｂには、電断時において、電源を供給するためのバックアップコンデンサ（不図示）が配置されている。バックアップコンデンサは、メインＲＡＭ９５及びサブＲＡＭ８３のバックアップ領域を構成するＳＲＡＭ（不図示）に記憶されている各種データを保持するために接続されている。設定用鍵型スイッチ５６、外部集中端子板４７、ホッパー装置４０及びメダル補助収納庫スイッチ７５は、キャビネット側中継基板４４を介して主制御基板７１に接続されている。なお、主制御基板７１は、本発明に係る制御手段を構成する。
【００６８】
モータ駆動回路５０は、主制御回路９１（図１０参照）からの指令信号に応じて、各リール３Ｌ、３Ｃ、３Ｒに対応して設けられたステッピングモータ５１Ｌ、５１Ｃ、５１Ｒを駆動するための駆動信号を出力する回路である。
【００６９】
リール位置検出回路５２は、図示しないホトセンサからの出力パルス信号を受けて各リール３Ｌ、３Ｃ、３Ｒの回転位置を検出し、検出結果に応じた信号を主制御回路９１に出力する。
【００７０】
これらモータ駆動回路５０、リール位置検出回路５２、ステッピングモータ５１Ｌ、５１Ｃ、５１Ｒ、主制御回路９１は、スタートスイッチ７８により行われる開始操作の検出（所定の開始条件の成立）に基づき、各リール３Ｌ、３Ｃ、３Ｒを回転させることにより各リール３Ｌ、３Ｃ、３Ｒにより表示される複数の図柄を変動させる。
【００７１】
また、モータ駆動回路５０、リール位置検出回路５２、ステッピングモータ５１Ｌ、５１Ｃ、５１Ｒ、主制御回路９１は、当籤役決定手段（後述するメインＣＰＵ９３）により決定された内部当籤役と後述するストップスイッチ基板７９により回転しているリールの停止操作が検出されたタイミングとに基づいて、同リールの回転を停止させることにより表示窓４Ｌ、４Ｃ、４Ｒ（図３参照）に表示されている図柄の変動を停止させる。なお、モータ駆動回路５０は、本発明に係るリール制御手段を構成する。また、ステッピングモータ５１Ｌ、５１Ｃ、５１Ｒは、本発明に係るリール駆動手段を構成する。また、決定された内部当籤役及びリールの停止操作が検出されたタイミングは、本発明に係る所定の停止条件に対応する。
【００７２】
メダル補助収納庫スイッチ７５は、メダル補助収納庫４５（図５参照）に設けられている。このメダル補助収納庫スイッチ７５は、メダル補助収納庫４５がメダルで満杯になっているか否かを検出する。
【００７３】
また、主制御基板７１には、ドア中継基板６８を介して、セレクタ６６、ドア開閉監視スイッチ６７、ＢＥＴスイッチ７６、清算スイッチ７７、スタートスイッチ７８、ストップスイッチ基板７９、ＬＥＤ駆動回路７０及び副中継基板６１が接続されている。セレクタ６６及びドア開閉監視スイッチ６７については、上述したため、説明を省略する。主制御基板７１とドア中継基板６８との間、ドア中継基板６８と副中継基板６１との間は、それぞれ光ケーブルにより接続されている。主制御基板７１とドア中継基板６８との間は、双方向通信が行われるようになっている。ドア中継基板６８と副中継基板６１との間は、ドア中継基板６８から副中継基板６１への一方向通信が行われるようになっている。これにより、副中継基板６１にボードトゥボード（BOARD TO BOARD）で接続されている副制御基板７２と、主制御基板７１との間においては、主制御基板７１から副制御基板７２への一方向通信が行われる。
【００７４】
ＢＥＴスイッチ７６は、ベットボタン１１が遊技者により押されたことを検出する。精算スイッチ７７は、精算ボタン１２が遊技者により押されたことを検出する。スタートスイッチ７８は、スタートレバー６が遊技者により操作されたこと（開始操作）を検出する。このスタートスイッチ７８は、本発明に係る開始指令手段を構成する。
【００７５】
ストップスイッチ基板７９は、回転しているリールを停止させるための回路と、停止可能なリールをＬＥＤなどにより表示するための回路を構成する基板である。このストップスイッチ基板７９には、各リール３Ｌ、３Ｃ、３Ｒに対応したストップボタン７Ｌ、７Ｃ、７Ｒごとにストップスイッチ（不図示）が設けられている。これらストップスイッチは、各ストップボタン７Ｌ、７Ｃ、７Ｒが遊技者により押されたこと（停止操作）を検出する。つまり、このストップスイッチ基板７９は、各リール３Ｌ、３Ｃ、３Ｒを停止させるための停止操作を検出する。なお、ストップボタン７Ｌ、７Ｃ、７Ｒは、本発明に係る停止指令手段を構成する。
【００７６】
ＬＥＤ駆動回路７０には、遊技に関する情報を複数の発光素子により表示する遊技表示ＬＥＤ１３が接続されている。
【００７７】
副制御基板７２は、ドア中継基板６８と副中継基板６１を介して主制御基板７１に接続されている。この副制御基板７２には、副中継基板６１を介して、ＬＥＤ基板６２Ａ、６２Ｂ、６２Ｃ、サウンドＩ／Ｏ基板４６、２４ｈドア開閉監視ユニット６３が接続されている。サウンドＩ／Ｏ基板４６には、スピーカ４８Ｌ、４８Ｒ、４９Ｌ、４９Ｒが接続されている。ＬＥＤ基板６２Ａ、６２Ｂ、６２Ｃは、副制御回路８０（図１１参照）の制御により実行される演出に応じて、点滅パターンを表示するＬＥＤ群２０が接続されている。ＬＥＤ基板６２Ａ、６２Ｂ、６２Ｃ、サウンドＩ／Ｏ基板４６及び２４ｈドア開閉監視ユニット６３については、上述したため、説明を省略する。
【００７８】
また、副制御基板７２には、ロムカートリッジ基板７３が接続されている。ロムカートリッジ基板７３は、副制御基板７２と共に副制御基板ケース５７に収容されている。ロムカートリッジ基板７３は、演出用の画像（映像）、音声、ＬＥＤ基板６２Ａ、６２Ｂ、６２Ｃ及び通信のデータを管理するための基板である。
【００７９】
＜主制御回路＞
次に、主制御基板７１により構成される主制御回路９１について、図１０を参照して説明する。図１０は、パチスロ１の主制御回路９１の構成例を示すブロック図である。
【００８０】
主制御回路９１は、主制御基板７１上に設置されたマイクロコンピュータ９２、入出力マスタＩＣ９７、電断時間判定回路９８、電源管理回路９９を備えている。
【００８１】
マイクロコンピュータ９２は、メインＣＰＵ９３、メインＲＯＭ９４、メインＲＡＭ９５及び乱数発生器９６を有する。
【００８２】
メインＣＰＵ９３は、遊技の進行に関する処理を実行するものである。
【００８３】
メインＲＯＭ９４には、メインＣＰＵ９３により実行される制御プログラム、データテーブル、副制御回路８０に対して各種制御指令（コマンド）を送信するためのデータ等が記憶されている。メインＲＡＭ９５には、制御プログラムの実行により決定された内部当籤役等の各種データを格納する格納領域や、遊技状態を示すデータを記憶する領域を有している。このメインＲＡＭ９５は、本発明に係る遊技状態記憶手段を構成する。
【００８４】
メインＣＰＵ９３には、乱数発生器９６が接続されている。乱数発生器９６は、予め定められた範囲の乱数（例えば、０〜６５５３５）を発生する。
【００８５】
メインＣＰＵ９３は、リールインデックスを検出してから各リール３Ｌ、３Ｃ、３Ｒのステッピングモータに対してパルスを出力した回数をカウントする。これにより、メインＣＰＵ９３は、各リール３Ｌ、３Ｃ、３Ｒの回転角度（主に、リールが図柄何個分だけ回転したか）を管理する。
【００８６】
ここで、各リール３Ｌ、３Ｃ、３Ｒの回転角度の管理について、具体的に説明する。ステッピングモータに対して出力されたパルスの数は、メインＲＡＭ９５に設けられたパルスカウンタによって計数される。そして、図柄１つ分の回転に必要な所定回数（例えば１６回）のパルスの出力がパルスカウンタで計数されるごとに、メインＲＡＭ９５に設けられた図柄カウンタが１ずつ加算される。図柄カウンタは、各リール３Ｌ、３Ｃ、３Ｒに応じて設けられている。図柄カウンタの値は、リール位置検出回路５２（図９参照）によってリールインデックスが検出されるとクリアされる。
【００８７】
つまり、本実施の形態では、図柄カウンタを管理することにより、リールインデックスが検出されてから図柄何個分の回転が行われたのかを管理するようになっている。したがって、各リール３Ｌ、３Ｃ、３Ｒの各図柄の位置は、リールインデックスが検出される位置を基準として検出される。
【００８８】
上述したように、本実施の形態では、滑り駒数の最大数を図柄４個分に定めている。したがって、左側のストップボタン７Ｌが押されたときに左側の表示窓４Ｌの中段にある左側のリール３Ｌの図柄と、その４個先の図柄までの範囲内にある各図柄が、左側の表示窓４Ｌの中段に停止可能な図柄となる。
【００８９】
入出力マスタＩＣ９７は、後述する入出力スレーブＩＣ６９と通信するようになっており、その詳細については後述する。
【００９０】
電断時間判定回路９８は、パチスロ１の電源がオフ（電断）状態になっている時間（電断時間）を計測するようになっている。電断時間判定回路９８の詳細については後述する。
【００９１】
電源管理回路９９は、電源装置５３が出力する電源電圧を監視するようになっている。電源管理回路９９の詳細については後述する。
【００９２】
＜副制御回路＞
次に、副制御基板７２により構成される副制御回路８０について、図１１を参照して説明する。図１１は、パチスロ１の副制御回路８０の構成例を示すブロック図である。なお、図１１は、副中継基板６１等（図９参照）の図示を省略して、副制御基板７２により構成される副制御回路８０と各周辺装置との接続を示している。
【００９３】
副制御回路８０は、主制御回路９１と電気的に接続されており、主制御回路９１から送信されるコマンドに基づいて演出内容の決定や実行等の処理を行う。副制御回路８０は、基本的に、ＣＰＵ（以下、サブＣＰＵ）８１、ＲＯＭ（以下、サブＲＯＭ）８２、ＲＡＭ（以下、サブＲＡＭ）８３、ＤＳＰ（デジタルシグナルプロセッサ）８４、オーディオＲＡＭ８５、Ｄ／Ａ変換器８６及びアンプ８７を含んで構成されている。
【００９４】
サブＣＰＵ８１は、主制御回路９１から送信されたコマンドに応じて、サブＲＯＭ８２に記憶されている制御プログラムに従い、映像、音、光の出力の制御を行う。サブＲＡＭ８３は、決定された演出内容や演出データを登録する格納領域や、主制御回路９１から送信される内部当籤役等の各種データを格納する格納領域が設けられている。サブＲＯＭ８２は、基本的に、プログラム記憶領域とデータ記憶領域によって構成される。
【００９５】
プログラム記憶領域には、サブＣＰＵ８１が実行する制御プログラムが記憶されている。例えば、制御プログラムには、主制御回路９１との通信を制御し通信内容に基づいて演出内容（演出データ）の決定及び登録を行うための主基板通信タスクや、ドット表示器１００、リール上部表示器１０１、リール照明器１０２、リール演出表示器１０３、サイド演出表示器１０４、リール下部表示器１０５、ベットボタンＬＥＤ１０６及び発光部３３０による光の出力を制御するランプ制御タスク、スピーカ４８Ｌ、４８Ｒ、４９Ｌ、４９Ｒによる音の出力を制御するサウンド制御タスク等が含まれる。
【００９６】
データ記憶領域は、各種データテーブルを記憶する記憶領域、各演出内容を構成する演出データを記憶する記憶領域、映像の作成に関するアニメーションデータを記憶する記憶領域、ＢＧＭや効果音に関するサウンドデータを記憶する記憶領域、光の点消灯のパターンに関するランプデータを記憶する記憶領域等が含まれている。
【００９７】
また、副制御回路８０には、その動作が制御される周辺装置として、ＬＥＤ基板６２Ａ〜６２Ｃ（図９参照）を介して、ＬＥＤ群２０（図９参照）を構成する、ドット表示器１００、リール上部表示器１０１、リール照明器１０２、リール演出表示器１０３、サイド演出表示器１０４、リール下部表示器１０５、ベットボタンＬＥＤ１０６と、発光部３３０が接続されている。また、副制御回路８０には、副中継基板６１及びサウンドＩ／Ｏ基板４６（図９参照）を介してスピーカ４８Ｌ、４８Ｒ、４９Ｌ、４９Ｒが接続されている。
【００９８】
サブＣＰＵ８１、ＤＳＰ８４、オーディオＲＡＭ８５、Ｄ／Ａ変換器８６及びアンプ８７は、演出内容により指定されたサウンドデータに従ってＢＧＭ等の音をスピーカ４８Ｌ、４８Ｒ、４９Ｌ、４９Ｒにより出力する。また、サブＣＰＵ８１は、演出内容により指定されたランプデータに従ってドット表示器１００、リール上部表示器１０１、リール照明器１０２、リール演出表示器１０３、サイド演出表示器１０４、リール下部表示器１０５及び発光部３３０の点灯及び消灯を行う。
【００９９】
＜遊技表示ＬＥＤ＞
次に、図１２〜図１７を参照して、本実施の形態における遊技表示ＬＥＤ１３及びその周辺構成について詳細に説明する。なお、一部説明が重複する場合がある。
【０１００】
図１２には、主制御基板７１、ドア中継基板６８、入力装置７４、ＬＥＤ駆動回路７０、遊技表示ＬＥＤ１３が示されている。
【０１０１】
主制御基板７１は、メインＣＰＵ９３、入出力マスタＩＣ９７、アドレスバス５４及びデータバス５５を備えている。メインＣＰＵ９３は、上述したように、遊技の進行に関する処理を実行するものである。
【０１０２】
入出力マスタＩＣ９７は、コントローラ９７ａ、Ｉ２Ｃ通信部９７ｂを備えている。コントローラ９７ａは、入出力マスタＩＣ９７内の各回路の制御を実行するようになっている。Ｉ２Ｃ通信部９７ｂは、例えば光ケーブルを介し、シリアル通信方式であるＩ２Ｃ通信をドア中継基板６８が備える入出力スレーブＩＣ６９と行うようになっている。また、Ｉ２Ｃ通信部９７ｂは、メインＣＰＵ９３が出力した遊技表示ＬＥＤ１３に表示する表示データを入出力スレーブＩＣ６９に出力するようになっている。すなわち、Ｉ２Ｃ通信部９７ｂは、本発明に係る表示データ出力手段を構成する。
【０１０３】
入出力スレーブＩＣ６９は、入力ポート６９ａ、Ｉ２Ｃ通信部６９ｂ、データテーブル６９ｃ、コントローラ６９ｄを備えている。この入出力スレーブＩＣ６９は、遊技表示ＬＥＤ１３の表示を制御するものであって、本発明に係る表示制御手段を構成する。
【０１０４】
入力ポート６９ａは、入力装置７４から所定の信号を入力するようになっている。
【０１０５】
Ｉ２Ｃ通信部６９ｂは、例えば光ケーブルを介し、入出力マスタＩＣ９７のＩ２Ｃ通信部９７ｂとＩ２Ｃ通信を行うようになっている。また、Ｉ２Ｃ通信部６９ｂは、Ｉ２Ｃ通信部９７ｂにより出力された表示データを入力するようになっている。すなわち、Ｉ２Ｃ通信部６９ｂは、本発明に係る表示データ入力手段を構成する。
【０１０６】
データテーブル６９ｃは、Ｉ２Ｃ通信部９７ｂにより出力された表示データを７セグメント表示器により表示する表示器表示データに変換するためのものである。このデータテーブル６９ｃは、本発明に係る発光素子表示データ変換手段を構成する。また、表示器表示データは、本発明に係る発光素子表示データに対応する。
【０１０７】
コントローラ６９ｄは、入出力スレーブＩＣ６９内の各回路の制御を実行するようになっている。また、コントローラ６９ｄは、Ｉ２Ｃ通信部６９ｂにより入力した表示データをデータテーブル６９ｃに基づいて表示器表示データに変換するようになっている。なお、コントローラ６９ｄは、本発明に係る表示変換手段を構成する。
【０１０８】
アドレスバス５４及びデータバス５５は、メインＣＰＵ９３と入出力マスタＩＣ９７との間におけるデータの入出力を行うものである。
【０１０９】
入出力スレーブＩＣ６９には、入力装置７４及びＬＥＤ駆動回路７０が接続されている。入力装置７４は、具体的には、図９に示したセレクタ６６、ドア開閉監視スイッチ６７、ＢＥＴスイッチ７６、ストップスイッチ基板７９のストップボタン７Ｌ、７Ｃ、７Ｒごとに配置されたストップスイッチ等である。
【０１１０】
ＬＥＤ駆動回路７０は、例えばダイナミック点灯方式により遊技表示ＬＥＤ１３を駆動するものである。このＬＥＤ駆動回路７０は、本発明に係るパルス出力手段を構成する。
【０１１１】
図１３（ａ）に示すように、遊技表示ＬＥＤ１３は、７セグメン表示器で構成されたセグ１〜７を有する。また、遊技表示ＬＥＤ１３は、遊技状態を示すＬＥＤとして、メダル投入可を示すＩＮＳＥＲＴ、スタートを示すＳＴＡＲＴ、リプレイを示すＲＥＰＬＡＹ、メダルベット数１〜３（１ＢＥＴ〜３ＢＥＴ）をそれぞれ示すＬＥＤを有する。図１３（ｂ）に示すように、セグ１〜７は、それぞれ、７つの発光素子で構成されたセグメントａ〜ｇを含むセグメント配列を有している。
【０１１２】
続いて、図１４を参照し、遊技表示ＬＥＤ１３が有する７セグメン表示器及び遊技状態を示すＬＥＤの構成例について具体的に説明する。
【０１１３】
図１４において、「状態」と記載したＬＥＤ（以下「状態ＬＥＤ」という）は、上述した遊技状態を示すＬＥＤであって、Ｄ１（ＩＮＳＥＲＴ）、Ｄ２（ＳＴＡＲＴ）、Ｄ３（ＲＥＰＬＡＹ）、Ｄ４（１ＢＥＴ）、Ｄ５（２ＢＥＴ）、Ｄ６（３ＢＥＴ）のＬＥＤを有する。セグ１〜７のＬＥＤは、それぞれ、セグメントａ〜ｇのＬＥＤを有し、例えば、セグ１のＬＥＤの場合は、ａ１、ｂ１、ｃ１、ｄ１、ｅ１、ｆ１及びｇ１で表している。
【０１１４】
図１４に示すように、本実施の形態では、ダイナミック点灯方式により遊技表示ＬＥＤ１３を駆動するため、各ＬＥＤが有するアノード（陽極）及びカソード（陰極）のうち、ＬＥＤごとにアノードをアノード共通線で接続して共通化し、各ＬＥＤのセグメントａ〜ｇごとにカソードをカソード共通線で接続して共通化した構成（以下「アノードコモン接続」という）を採用している。このアノードコモン接続においては、ＬＥＤ駆動回路７０が、セグ１〜７のＬＥＤ及び状態ＬＥＤの各アノードを順次選択し、各ＬＥＤの所望のセグメントのカソードを順次選択することにより、遊技表示ＬＥＤ１３は、所定の遊技情報を遊技者に提示することが可能となる。
【０１１５】
図１４に示したアノードコモン接続の場合には、ＬＥＤ駆動回路７０は、ＬＥＤを選択するためにセグ１〜７及び状態ＬＥＤの各アノードにそれぞれ接続された複数のポートと、表示データを出力するためにセグ１〜７及び状態ＬＥＤのセグメントの各カソードに所定の抵抗を介してそれぞれ接続された複数のポートと、を有する。
【０１１６】
なお、上記のアノードコモン接続に代えて、ＬＥＤごとにカソードをカソード共通線で接続して共通化し、各ＬＥＤのセグメントａ〜ｇごとにアノードをアノード共通線で接続して共通化した構成（以下「カソードコモン接続」という）においても同様に表示制御することは可能である。このカソードコモン接続の場合には、ＬＥＤ駆動回路７０は、ＬＥＤを選択するためにセグ１〜７及び状態ＬＥＤの各カソードにそれぞれ接続された複数のポートと、表示データを出力するためにセグ１〜７及び状態ＬＥＤのセグメントの各アノードに所定の抵抗を介してそれぞれ接続された複数のポートと、を有する。
【０１１７】
続いて、図１４及び図１５を参照し、ダイナミック点灯方式により遊技表示ＬＥＤ１３を駆動するＬＥＤ駆動回路７０の制御動作について説明する。図１５は、ＬＥＤ駆動回路７０の制御動作を示すタイミングチャートである。
【０１１８】
図１５に示すように、ＬＥＤ駆動回路７０は、ダイナミック点灯方式により、約１ｍｓ（ミリ秒）ごとに約１０ｍｓの周期で各ＬＥＤを駆動する。具体的には、図１５に示した例では、最初の区間において、ＬＥＤ駆動回路７０は、表示対象のＬＥＤとしてセグ１を選択し、セグ１アノードと所望のカソードａ〜ｇの間にパルスを出力する。例えば、ＬＥＤ駆動回路７０は、セグ１に「１」を表示する場合には、セグ１アノードとカソードｂ及びｃとを選択してパルスを出力し、セグ１のＬＥＤｂ１及びｃ１に電流を流して発光させる。
【０１１９】
続いて、次の区間において、ＬＥＤ駆動回路７０は、表示対象のＬＥＤとしてセグ２を選択し、セグ２アノードと所望のカソードａ〜ｇの間にパルスを出力する。
【０１２０】
以下同様に、ＬＥＤ駆動回路７０は、表示対象のＬＥＤとしてセグ３〜７及び状態ＬＥＤを順次選択し、セグ３〜７及び状態ＬＥＤの各アノードと所望のカソードａ〜ｇの間にパルスを出力する。
【０１２１】
ここで、図１５に示すように、本実施の形態では、アノード側のコモンラインを連続的に切り替えてＬＥＤを発光させるためのパルスの時間幅を約１ｍｓにすることができるが、それよりも約０．２ｍｓ短くしている。すなわち、ＬＥＤ駆動回路７０は、時間的に互いに隣接するパルスのパルス間隔（パルスのオフ時間）を所定値に設定するものである。この構成により、パチスロ１は、図１５に破線で示したように、パルスの立ち下がりの電位が徐々に低下し、次のパルスの立ち上がり時刻では低レベルになっているので、ＬＥＤの残像光を遊技者に認識させなくすることができ、鮮明な表示が可能となる。
【０１２２】
なお、本実施の形態では、パルスの立ち下がり時刻が次のパルスの立ち上がり時刻よりも約０．２ｍｓ前になる例を示したが、本発明はこれに限定されず、例えば、カソード出力の終了タイミングでパルスが立ち下がり、その後、カソード出力の開始タイミングよりも約０．２ｍｓ後にパルスが立ち上がる構成としてもよい。
【０１２３】
図１５には、入出力マスタＩＣ９７から入出力スレーブＩＣ６９に出力される表示データを含むパケットの出力間隔が模式的に示してある。図示の例では、パケットは番号１〜８であり、それぞれの時間間隔は０．５ｍｓ以下である。
【０１２４】
図１６には、番号１〜５のパケットに含まれる情報が示されている。番号１〜５の各パケットは、それぞれ８ビット又は４ビットのデータを有している。なお、番号６〜８のパケットは、本実施の形態では使用しない。
【０１２５】
番号１のパケットは、Ｂ０〜Ｂ７の８ビットのデータを有する。このうち、Ｂ７〜Ｂ４の４ビットのデータは、セグ３によって表示されるＰＡＹ２桁目の表示データであり、これにより入賞払出枚数の１０の位の数値が表示される。また、Ｂ３〜Ｂ０の４ビットのデータは、セグ４によって表示されるＰＡＹ１桁目の表示データであり、これにより入賞払出枚数の１の位の数値が表示される。
【０１２６】
番号２のパケットは、Ｂ０〜Ｂ７の８ビットのデータを有する。このうち、Ｂ７〜Ｂ４の４ビットのデータは、セグ１によって表示されるクレジット２桁目の表示データであり、これにより貯留枚数の１０の位の数値が表示される。また、Ｂ３〜Ｂ０の４ビットのデータは、セグ２によって表示されるクレジット１桁目の表示データであり、これにより貯留枚数の１の位の数値が表示される。
【０１２７】
番号３のパケットは、Ｂ０〜Ｂ７の８ビットのデータを有する。このうち、Ｂ７〜Ｂ４の４ビットのデータは、セグ６によって表示される指示モニタ２桁目の表示データであり、これにより押し順ナビの数値が表示される。また、Ｂ３〜Ｂ０の４ビットのデータは、セグ７によって表示される指示モニタ１桁目の表示データであり、これにより押し順ナビの数値が表示される。
【０１２８】
番号４のパケットは、Ｂ０〜Ｂ３の４ビットのデータを有する。この４ビットのデータは、セグ５によって表示される指示モニタ３桁目の表示データであり、これにより押し順ナビの数値が表示される。なお、指示表示は遊技機の機種によって異なり、数値以外の７セグメントで表せるキャラクタで表示してもよい。
【０１２９】
番号５のパケットは、Ｂ０〜Ｂ３の４ビットのデータを有する。この４ビットのデータは、状態ＬＥＤによって表示される状態を示す表示データであり、メダルベット数１〜３、ＩＮＳＥＲＴ（メダル投入可）、ＲＥＰＬＡＹ（リプレイ）が表示される。
【０１３０】
以上説明した番号１〜５のパケットに含まれる表示データは、コントローラ６９ｄによってデータテーブル６９ｃに基づいて表示器表示データに変換される。図１７を参照し、データテーブル６９ｃについて説明する。
【０１３１】
図１７に示すように、データテーブル６９ｃには、データと表示とが関連付けられて記憶されている。ここで、データとは、入出力マスタＩＣ９７のＩ２Ｃ通信部９７ｂから出力される表示データを１６進数で示したものであって、「００」から「７７」まで予め定められている。また、表示とは、データに対応し、７セグメント表示器により表示する表示器表示データを示している。例えば、Ｉ２Ｃ通信部９７ｂから出力されたデータが「１Ｂ」の場合には、表示対象の７セグメント表示器に「２７」が表示される。
【０１３２】
なお、データが「６Ｅ」〜「７７」の場合には、表示対象の７セグメント表示器には図示のような記号が表示される。例えば、データが「６Ｅ」の場合には、表示対象の７セグメント表示器には「ＨＪ」が表示される。これは、ホッパージャムエラーを示している。また、図１７に示された「００」〜「７７」以降に７セグメント表示器で表示可能な記号やキャラクタを登録して、７セグメント表示器に表示できるようにしてもよい。
【０１３３】
以上のように、本実施の形態におけるパチスロ１は、遊技の進行に関する処理を実行する主制御基板７１が、遊技表示ＬＥＤ１３に表示する表示データを入出力スレーブＩＣ６９に出力し、入出力スレーブＩＣ６９が、入力した表示データをデータテーブル６９ｃに基づいて表示器表示データに変換して遊技表示ＬＥＤ１３に出力するので、主制御基板７１は単に遊技表示ＬＥＤ１３に表示する表示データを出力すればよいこととなり、表示データを主制御プログラムで変換する必要がない。したがって、本実施の形態におけるパチスロ１は、主制御プログラムの容量の低減化を図ることができる。
【０１３４】
また、本実施の形態におけるパチスロ１は、ＬＥＤ駆動回路７０が、ダイナミック点灯方式により遊技表示ＬＥＤ１３を点灯制御する際に、時間的に互いに隣接するパルスのパルス間隔を所定値に設定するので、発光素子の残像を抑止することができ、鮮明な表示を行うことが可能となる。
【０１３５】
＜クロック供給構成＞
次に、図１８〜図２０を参照し、本実施の形態におけるクロック供給構成について説明する。図１８は、本実施の形態の主制御基板７１におけるクロック供給構成を示す図である。図１９は、本実施の形態の変形例におけるクロック供給構成を示す図である。図２０は、従来のクロック供給構成を示す図である。
【０１３６】
図１８に示すように、本実施の形態における主制御基板７１は、２０ＭＨｚのクロックにより動作する入出力マスタＩＣ９７と、１０ＭＨｚのクロックにより動作するメインＣＰＵ９３と、入出力マスタＩＣ９７とメインＣＰＵ９３との間においてデータの入出力を行うためのアドレスバス５４及びデータバス５５と、４０ＭＨｚのクロックを入出力マスタＩＣ９７に出力する発振器１０７と、を備えている。
【０１３７】
ここで、本実施の形態では、入出力マスタＩＣ９７の内部クロックが、メインＣＰＵ９３の内部クロックよりも周波数が高い構成である。
【０１３８】
なお、２０ＭＨｚのクロックは、本発明に係る第１の内部クロックに対応し、１０ＭＨｚのクロックは、本発明に係る第２の内部クロックに対応する。また、入出力マスタＩＣ９７は、本発明に係る第１の制御回路を構成し、メインＣＰＵ９３は、本発明に係る第２の制御回路を構成する。また、発振器１０７は、本発明に係るクロック出力手段を構成する。
【０１３９】
入出力マスタＩＣ９７は、発振器１０７から入力した４０ＭＨｚのクロックを２分周して２０ＭＨｚのクロックを生成する分周器９７ｃと、分周器９７ｃにより生成された２０ＭＨｚのクロックをメインＣＰＵ９３に出力するＣＬＫＯ端子（ポート）と、メインＣＰＵ９３からのクロックを入力するＣＰＵ＿ＣＫ端子と、を備える。入出力マスタＩＣ９７は、分周器９７ｃにより生成された２０ＭＨｚのクロックを内部クロックとする。
【０１４０】
メインＣＰＵ９３は、入出力マスタＩＣ９７のＣＬＫＯ端子から入力した２０ＭＨｚのクロックを２分周して１０ＭＨｚのクロックを生成する分周器９３ａと、分周器９３ａにより生成された１０ＭＨｚのクロックを入出力マスタＩＣ９７のＣＰＵ＿ＣＫ端子に出力するＣＬＫＯ端子と、を備える。メインＣＰＵ９３は、分周器９３ａにより生成された１０ＭＨｚのクロックを内部クロックとする。
【０１４１】
この構成により、メインＣＰＵ９３及び入出力マスタＩＣ９７は、１０ＭＨｚのクロックをアドレスバス５４及びデータバス５５の同期信号として用いることができる。
【０１４２】
なお、分周器９７ｃは、本発明に係る第１の分周器を構成し、分周器９３ａは、本発明に係る第２の分周器を構成する。また、入出力マスタＩＣ９７のＣＬＫＯ端子は、本発明に係る第１の出力端子を構成し、メインＣＰＵ９３のＣＬＫＯ端子は、本発明に係る第２の出力端子を構成する。
【０１４３】
上述した本実施の形態の主制御基板７１におけるクロック供給構成に対し、従来の主制御基板７１Ｂにおけるクロック供給構成を図２０に示す。
【０１４４】
すなわち、図２０に示すように、従来の主制御基板７１Ｂは、メインＣＰＵ９３Ｂ、入出力マスタＩＣ９７Ｂ、発振器１０７、分周器１０９、アドレスバス５４及びデータバス５５を備える。分周器１０９は、発振器１０７から入力した４０ＭＨｚのクロックを２分周してメインＣＰＵ９３Ｂに出力するようになっている。
【０１４５】
入出力マスタＩＣ９７Ｂは、発振器１０７から入力した４０ＭＨｚのクロックを入力するＣＫＯ端子と、入力した４０ＭＨｚのクロックを２分周して２０ＭＨｚの内部クロックを生成する分周器９７ｃと、を備える。
【０１４６】
メインＣＰＵ９３Ｂは、分周器１０９から入力した２０ＭＨｚのクロックを入力するＥＸ端子と、入力した２０ＭＨｚのクロックを２分周して１０ＭＨｚの内部クロックを生成する分周器９３ａと、を備える。
【０１４７】
この構成のため、従来の主制御基板７１Ｂでは、メインＣＰＵ９３Ｂと入出力マスタＩＣ９７Ｂとの間において、アドレスバス５４及びデータバス５５を介してデータの授受を行う場合には、両者の内部クロックが同期しないため、同期をとる周期を設定して両者の同期をとっていた。その結果、従来の主制御基板７１Ｂでは、２〜３周期の同期ずれが発生し、アドレスバス５４及びデータバス５５のアクセスに無駄な時間が発生するため効率的ではなかった。
【０１４８】
これに対し、図１８に示した本実施の形態における主制御基板７１では、上述したように、メインＣＰＵ９３及び入出力マスタＩＣ９７が、１０ＭＨｚのクロックをアドレスバス５４及びデータバス５５の同期信号として用いることができるので、アドレスバス５４及びデータバス５５での同期ずれを１〜２周期ずれに抑えることが可能となった。
【０１４９】
その結果、本実施の形態におけるパチスロ１は、メインＣＰＵ９３と入出力マスタＩＣ９７との間のデータの入出力が従来よりも効率的となった。
【０１５０】
さらに、従来のものでは、外付けの分周器１０９（図２０参照）が必要であったが、本実施の形態における主制御基板７１では、外付けの分周器１０９が不要となるので、回路の簡素化及び製造コストの低減化を図ることもできる。
【０１５１】
（変形例）
次に、図１９を参照して、本実施の形態における主制御基板７１の変形例について説明する。図１９は、詳細には、メインＣＰＵ９３の内部クロックを図１５に示した１０ＭＨｚ（例えば推奨速度）から１６ＭＨｚ（例えば保障最大速度）としてメインＣＰＵ９３を動作させる場合での構成例を示す図である。
【０１５２】
図１９に示すように、変形例における主制御基板７１Ａは、２０ＭＨｚの内部クロックにより動作する入出力マスタＩＣ９７Ａと、１６ＭＨｚの内部クロックにより動作するメインＣＰＵ９３Ａと、入出力マスタＩＣ９７とメインＣＰＵ９３との間のデータの入出力を行うためのアドレスバス５４及びデータバス５５と、４０ＭＨｚのクロックを入出力マスタＩＣ９７に出力する発振器１０７と、３２ＭＨｚのクロックをメインＣＰＵ９３に出力する発振器１０８と、を備えている。
【０１５３】
ここで、変形例では、入出力マスタＩＣ９７Ａの内部クロックが、メインＣＰＵ９３Ａの内部クロックよりも周波数が高い構成である。
【０１５４】
なお、主制御基板７１Ａは、本発明に係る制御手段を構成する。また、２０ＭＨｚのクロックは、本発明に係る第１の内部クロックに対応し、１６ＭＨｚのクロックは、本発明に係る第２の内部クロックに対応する。また、入出力マスタＩＣ９７Ａは、本発明に係る第１の制御回路を構成し、メインＣＰＵ９３Ａは、本発明に係る第２の制御回路を構成する。また、発振器１０７は、本発明に係る第１のクロック出力手段を構成し、発振器１０８は、本発明に係る第２のクロック出力手段を構成する。
【０１５５】
入出力マスタＩＣ９７Ａは、発振器１０７から入力した４０ＭＨｚのクロックを入力するＣＫＯ端子と、入力した４０ＭＨｚのクロックを２分周して２０ＭＨｚのクロックを生成する分周器９７ｃと、メインＣＰＵ９３Ａからのクロックを入力するＣＰＵ＿ＣＫ端子と、を備える。入出力マスタＩＣ９７Ａは、分周器９７ｃにより生成された２０ＭＨｚのクロックを内部クロックとする。
【０１５６】
メインＣＰＵ９３Ａは、発振器１０８から入力した３２ＭＨｚのクロックを入力するＥＸ端子と、入力した３２ＭＨｚのクロックを２分周して１６ＭＨｚのクロックを生成する分周器９３ａと、分周器９３ａにより生成された１６ＭＨｚのクロックを入出力マスタＩＣ９７ＡのＣＰＵ＿ＣＫ端子に出力するＣＬＫＯ端子と、を備える。メインＣＰＵ９３Ａは、分周器９３ａにより生成された１６ＭＨｚのクロックを内部クロックとする。
【０１５７】
この構成により、メインＣＰＵ９３Ａ及び入出力マスタＩＣ９７Ａは、１６ＭＨｚのクロックをアドレスバス５４及びデータバス５５の同期信号として用いることができる。
【０１５８】
上述のように、変形例における主制御基板７１Ａは、メインＣＰＵ９３Ａ及び入出力マスタＩＣ９７Ａの各内部クロックの供給元がそれぞれ別個であるため、図１８に示した本実施の形態におけるものよりも同期をとる時間が若干長くはなるが、アドレスバス５４及びデータバス５５におけるアクセス速度は、図１８及び図２０に示した本実施の形態及び従来のものよりも高速となり、従来よりもデータ処理の時間を短縮することができる。すなわち、変形例における主制御基板７１Ａにより、メインＣＰＵ９３Ａと入出力マスタＩＣ９７Ａとの間のデータの入出力が従来よりも効率的となる。
【０１５９】
また、変形例では、本実施の形態よりもメインＣＰＵ９３Ａと入出力マスタＩＣ９７Ａとの間のデータの入出力の効率は下るものの、データの同期をとるためのクロックは１０ＭＨｚより速い１６ＭＨｚであるため、本実施の形態よりもアドレスバス５４及びデータバス５５におけるアクセス速度は速くなるが、発振器１０８が部品として増えるため、製造コストが若干増えてしまう。すなわち、本実施の形態は、製造コストを優先とし、データの入出力のアクセス速度及び効率を考慮したバランス型の回路であり、変形例は、速度重視の速度優先型の回路である。回路設計者は、その設計時点での状況に応じて、本実施の形態と変形例のいずれかの回路を選択することができる。
【０１６０】
＜電断時間判定回路＞
次に、図２１〜図２４を参照して、本実施の形態における電断時間判定回路９８について説明する。図２１は、電断時間判定回路９８に関するブロック構成図である。図２２は、電断時間判定回路９８の詳細な構成図である。図２３は、電断時間判定回路９８が備えるＤタイプフリップフロップ２２０の真理値表である。図２４は、電断時間判定回路９８に関するタイミングチャートである。
【０１６１】
図２１に示すように、電断時間判定回路９８は、メインＣＰＵ９３に対して所定の信号を入出力するようになっている。メインＣＰＵ９３は、電源管理回路９９から所定の信号を入力するようになっている。
【０１６２】
電源管理回路９９には、ＶＣＣ２及びＶＣＣの電源が接続されている。ＶＣＣ２は、電源基板５３ｂ（図９参照）から供給される＋１２Ｖ電源である。ＶＣＣは、主制御基板７１において変圧（降圧）された＋５Ｖ電源である。
【０１６３】
電源管理回路９９は、ＲＥＳＴ端子及びＯＵＴ端子を有している。電源管理回路９９は、ＶＣＣが０Ｖから例えば４．５Ｖになった時点で、ＲＥＳＴ端子からワンショットパルス（以下「ＲＥＳＴ信号」という）を出力するようになっている。例えば、パチスロ１が所定の条件によりリセット又は電源オンされると、ＶＣＣが０Ｖから例えば４．５Ｖになった時点でＲＥＳＴ端子からＲＥＳＴ信号が出力されることとなる。すなわち、ＲＥＳＴ信号は、パチスロ１にリセット又は電源オンが発生したことを示す信号である。
【０１６４】
また、電源管理回路９９は、ＶＣＣ２が、例えば１０．５Ｖ以下になった時点で、ＯＵＴ端子からワンショットパルス（以下「ＯＵＴ信号」という）を出力するようになっている。例えば、所定の条件によりパチスロ１に電断が発生した場合には、電断が発生した時刻にＯＵＴ端子からＯＵＴ信号が出力されることとなる。すなわち、ＯＵＴ信号は、パチスロ１に電断が発生したことを示す信号である。なお、ＶＣＣ２が１０．５Ｖ以下になった時点では、ＶＣＣの電圧降下は発生しない。これは、主制御回路９１に電断処理のために一定期間（例えば、１０ｍｓｅｃ）主制御回路９１の動作を保持するためのコンデンサ（不図示）が配置されているためである。
【０１６５】
メインＣＰＵ９３は、電源管理回路９９のＲＥＳＴ端子に接続されたＸＳＲＳＴ端子と、電源管理回路９９のＯＵＴ端子に接続されたＸＩＮＴ端子（外部割込みポート）と、電断時間判定回路９８に接続されたＰＯ１０端子、ＸＲＳＴ端子及びＰＩ０端子を有している。ここで、ＸＲＳＴ端子は、ＸＳＲＳＴ端子の入力を出力する構成となっている。
【０１６６】
メインＣＰＵ９３は、電源管理回路９９のＲＥＳＴ端子からＲＥＳＴ信号がＸＳＲＳＴ端子に入力された場合には、所定のリセット処理を実行するようになっている。この場合、ＲＥＳＴ信号はＸＲＳＴ端子を介して電断時間判定回路９８に出力される。なお、所定のリセット処理としては、例えば、メインＣＰＵ９３及びサブＣＰＵ８１により制御される各種データの初期化処理や、メインＲＡＭ９５の作業領域のサムチェック処理がある。
【０１６７】
メインＣＰＵ９３は、電源管理回路９９のＯＵＴ端子からＯＵＴ信号がＸＩＮＴ端子に入力された場合には、電断割込処理内で、電断時間判定回路９８が有効となるプログラム設定となっている場合は、ＰＯ１０端子から例えばオン信号を出力するとともに、所定の電断処理を実行するようになっているものであり、本発明に係る経過時間計時設定手段を構成する。所定の電断処理としては、例えば、次の電源投入後に上述した所定のリセット処理において、メインＲＡＭ９５の作業領域のサムチェック処理で使用するサム作成処理や、メインＲＡＭ９５への書き込みを禁止する処理等がある。
【０１６８】
次に、図２２を参照し、電断時間判定回路９８の詳細な構成について説明する。
【０１６９】
図２２に示すように、電断時間判定回路９８は、ゲート付きバッファＩＣ（以下単に「バッファＩＣ」という）２１０、Ｄタイプフリップフロップ（以下「Ｄ−ＦＦ」という）２２０、電圧監視ＩＣ２２１、ＴＲ（トランジスタ）２２２を備えている。バッファＩＣ２１０及びＤ−ＦＦ２２０は、例えば、汎用のロジックＩＣで構成することができる。
【０１７０】
バッファＩＣ２１０は、４つの入力端子Ａ１、Ａ２、Ａ３及びＡ４と、２つの出力端子Ｙ１及びＹ２と、を有している。
【０１７１】
入力端子Ａ１は、ＶＣＣＢに接続されている。このＶＣＣＢは、後述するように、電断が発生した後に、コンデンサＣＰに蓄積された電荷によってバックアップされる電圧である。入力端子Ａ２は、抵抗Ｒ１を介してＶＣＣ（５Ｖ）と、メインＣＰＵ９３のＰＯ１０端子（図２１参照）と、に接続されている。入力端子Ａ３は、Ｄ−ＦＦ２２０のＱ端子に接続されている。入力端子Ａ４は、メインＣＰＵ９３のＸＲＳＴ端子（図２１参照）に接続されている。
【０１７２】
出力端子Ｙ１は、Ｄ−ＦＦ２２０のＣＬＫ端子に接続されている。出力端子Ｙ２は、ＴＲ２２２のＢ（ベース）端子と、抵抗Ｒ４を介してグランドと、に接続されている。
【０１７３】
バッファＩＣ２１０は、シュミットトリガ回路２１１〜２１４と、ＸＯＲ（eXclusive OR：排他的論理和）回路２１５及び２１６と、制御入力端子を有するバッファ回路２１７及び２１８と、を備えている。
【０１７４】
シュミットトリガ回路２１１の入力側は入力端子Ａ１に接続され、反転出力側はＸＯＲ回路２１５及び２１６の一方の入力端子に接続されている。
【０１７５】
シュミットトリガ回路２１２の入力側は入力端子Ａ２に接続され、出力側はＸＯＲ回路２１５の他方の入力端子に接続されている。
【０１７６】
シュミットトリガ回路２１３の入力側は入力端子Ａ３に接続され、出力側はＸＯＲ回路２１６の他方の入力端子に接続されている。
【０１７７】
シュミットトリガ回路２１４の入力側は入力端子Ａ４に接続され、出力側はバッファ回路２１７及び２１８の制御入力端子に接続されている。
【０１７８】
バッファ回路２１７の入力側はＸＯＲ回路２１５の出力端子に接続され、出力側は出力端子Ｙ１に接続されている。バッファ回路２１８の入力側はＸＯＲ回路２１６の出力端子に接続され、出力側は出力端子Ｙ２に接続されている。
【０１７９】
バッファ回路２１７及び２１８は、それぞれ、制御入力端子にハイレベルの信号が入力されている場合には入力データはそのまま出力されるが、制御入力端子にローレベルの信号が入力されている場合には、信号入力の値に関係なく、出力がハイインピーダンス状態となってデータが出力されない状態となる。制御入力端子にローレベルの信号が入力される場合としては、電源を再度投入した場合にＸＲＳＴ端子に、リセットが発生したことを示すＲＥＳＴ信号（ローレベル）が入力される場合である。この場合には、バッファ回路２１７及び２１８と、Ｄ−ＦＦ２２０及びＴＲ２２２とが分離されるので、Ｄ−ＦＦ２２０及びＴＲ２２２はバッファ回路２１７及び２１８の影響を受けることなく、ＲＥＳＴ信号が入力される前の状態を維持する。
【０１８０】
Ｄ−ＦＦ２２０は、入力端子としてのＣＬＫ端子、ＣＬＲバー端子、ＰＲＥバー端子及びＤ端子と、出力端子としてのＱ端子と、を備えている。本実施の形態では、ＰＲＥバー端子及びＤ端子はＶＣＣＢに接続され、ハイレベルになっている。また、ＣＬＫ端子は、抵抗Ｒ２を介してＶＣＣＢに接続され、ハイレベルになっている。ＣＬＲバー端子は、電圧監視ＩＣ２２１のＲＳＴバー端子に接続されている。説明が重複するが、Ｑ端子は、バッファ回路２１７の入力端子Ａ３に接続されている。
【０１８１】
Ｄ−ＦＦ２２０は、図２３に示す真理値表のデータに従って動作するようになっている。図２３に示すように、Ｄ−ＦＦ２２０は、ＣＬＲバー端子、ＰＲＥバー端子及びＤ端子の入力がハイレベルの状態で、ＣＬＫ端子の入力信号がローレベルからハイレベルへと立ち上がると、Ｑ端子の出力がハイレベルとなる。一方、Ｄ−ＦＦ２２０は、ＰＲＥバー端子の入力がハイレベルの状態で、ＣＬＲバー端子の入力がローレベルになると、ＣＬＫ端子及びＤ端子の入力状態にかかわらず、Ｑ端子の出力がローレベルとなる。すなわち、Ｄ−ＦＦ２２０は、Ｑ端子の出力がハイレベルとなった後、その状態をＣＬＲバー端子の入力がローレベルになるまで維持することができる。なお、図２３において、「Ｘ」の表示は、入力信号の状態を問わないことを示している。
【０１８２】
図２２に戻り、電圧監視ＩＣ２２１は、電圧監視対象の電圧が印加されるＶＤＤ端子と、グランドに接続されたＶＳＳ端子と、Ｄ−ＦＦ２２０のＣＬＲバー端子に接続されたＲＳＴバー端子を有している。
【０１８３】
ＶＤＤ端子は、抵抗Ｒ３、コンデンサＣＰ及びＣの一方の端子と、ダイオードＤのカソードに接続されている。抵抗Ｒ３、コンデンサＣＰ及びＣの他方の端子はグランドに接続されている。ダイオードＤのアノードは、ＶＣＣに接続されている。
【０１８４】
ここで、コンデンサＣＰは、ＶＣＣ（電源電圧）の供給が断たれたことを契機として当該ＶＣＣの供給が絶たれた時間（以下「経過時間」という）を計時するものであり、本発明に係る経過時間計時手段を構成する。具体的には、コンデンサＣＰは、ＶＣＣの供給が断たれる前の電源の電力により電荷を充電し、ＶＣＣの供給が断たれた後は電荷を放電する容量性素子であって、ＶＣＣの供給が断たれたことを契機として、残留電荷による残留電荷電圧（ＶＣＣＢ）に基づいて経過時間を計時するものである。すなわち、簡易な構成で経過時間を計時することが可能である。
【０１８５】
電圧監視ＩＣ２２１は、ＶＤＤ端子の印加電圧が所定の閾値、例えば３Ｖ以下になると、ＲＳＴバー端子の出力がハイレベルからローレベルに変化するようになっている。具体的には、ＶＤＤ端子の印加電圧は、ＶＣＣが供給されている間においては５Ｖであるが、電断が発生するとＶＣＣの供給は停止し、コンデンサＣＰに蓄積された電荷が抵抗Ｒ３を介して放電されるに従って低下していく。その後、ＶＤＤ端子の印加電圧が３Ｖ以下になるとＲＳＴバー端子の出力がハイレベルからローレベルに変化する。
【０１８６】
すなわち、電圧監視ＩＣ２２１は、コンデンサＣＰの残留電荷電圧が予め定められた電圧閾値を超えている場合にはハイレベルの信号（第１の信号）を出力し、コンデンサＣＰの残留電荷電圧が電圧閾値以下の場合にはローレベルの信号（第２の信号）を出力するものである。この電圧監視ＩＣ２２１は、本発明に係る残留電荷電圧検出手段を構成する。
【０１８７】
ＴＲ２２２は、Ｂ（ベース）端子と、Ｃ（コレクタ）端子と、Ｅ（エミッタ）端子と、を有している。上述したように、Ｂ端子は、バッファＩＣ２１０の出力端子Ｙ２に接続されている。Ｃ端子は、メインＣＰＵ９３のＰＩ０端子（図２１参照）と、抵抗Ｒ５を介してＶＣＣと、に接続されている。Ｅ端子は、グランドに接続されている。この構成により、ＴＲ２２２のＢ端子がローレベルときは、ＴＲ２２２がオフ状態なのでＰＩ０端子がハイレベルとなり、ＴＲ２２２のＢ端子がハイレベルときは、ＴＲ２２２がオン状態なのでＰＩ０端子がローレベルとなる。
【０１８８】
このＴＲ２２２及びＤ−ＦＦ２２０は、本発明に係る設定時間判定手段を構成する。すなわち、ＶＣＣの供給が断たれた後において、Ｄ−ＦＦ２２０のＣＬＲバー端子が電圧監視ＩＣ２２１のＲＳＴバー端子からハイレベルの信号（第１の信号）を入力した場合には、ＴＲ２２２は、経過時間が、コンデンサＣＰの放電特性に基づいて予め定められた設定時間未満であることを示すローレベルの信号（第３の信号）をメインＣＰＵ９３のＰＩ０端子に出力する。一方、ＴＲ２２２は、Ｄ−ＦＦ２２０がＲＳＴバー端子からローレベルの信号（第２の信号）を入力した場合には経過時間が設定時間以上であることを示すハイレベルの信号（第４の信号）をメインＣＰＵ９３のＰＩ０端子に出力する。
【０１８９】
この構成により、メインＣＰＵ９３は、ＰＩ０端子がハイレベルの場合には経過時間が設定時間未満であることを検出でき、一方、ＰＩ０端子がローレベルの場合には経過時間が設定時間以上であると検出できる。
【０１９０】
したがって、メインＣＰＵ９３は、ＶＣＣの供給が断たれた後に所定電圧（例えば４．５Ｖ）以上のＶＣＣが供給されたとき（ＶＣＣ電源が再投入されたとき）、経過時間が設定時間以上の場合には、メインＲＡＭ９５に記憶されたデータのうち所定のデータを自動的に初期化することができる。
【０１９１】
具体的には、メインＣＰＵ９３は、経過時間が設定時間以上の場合には、メインＲＡＭ９５の初期化する必要のないデータを除いて、所定のデータを初期化することにより、例えば、遊技状態を一般遊技状態に、又はＲＴ遊技状態をＲＴ０遊技状態に初期化することができる。このメインＣＰＵ９３は、本発明に係るデータ初期化手段を構成する。なお、メインＲＡＭ９５の初期化する必要のないデータには、内部当籤役を決定するために使用する設定値や、モータ駆動回路５０に出力するステッピングモータ５１Ｌ、５１Ｃ、５１Ｒに割付けられたパルスカウンタ等が含まれる。
【０１９２】
次に、図２４を参照して、電断時間判定回路９８に関する動作を説明する。
【０１９３】
メインＣＰＵ９３は、ＶＣＣ２が１２Ｖから例えば１０．５Ｖ以下になった時点で電源管理回路９９からＯＵＴ信号を入力するので、パチスロ１に電断が発生したことを検知する。この電断が発生した時刻を図２４では時刻Ｔ１で示している。
【０１９４】
電断が発生したことにより、ＶＣＣ２から生成されるＶＣＣは電断時間判定回路９８に供給されなくなるが、コンデンサＣＰに蓄積された電荷による電圧ＶＣＣＢにより電断時間判定回路９８はバックアップされる。このＶＣＣＢの電圧を監視している電圧監視ＩＣ２２１のＶＤＤ端子の電圧は、コンデンサＣＰの電荷の放電により時刻Ｔ１以降徐々に低下していく。
【０１９５】
電断が発生した時刻Ｔ１（例えば、午後１１時）において、メインＣＰＵ９３のＰＯ１０端子からオン信号がバッファＩＣ２１０を経由してＤ−ＦＦ２２０のＣＬＫ端子に出力される。Ｄ−ＦＦ２２０は、入力したオン信号の立ち上がりエッジをトリガとして、Ｑ端子のレベルをローレベルからハイレベルにする。なお、図２４に示したＰＯ１０の信号状態はワンショットパルスのように表されているが、ＰＯ１０がオフ状態になるのは、主制御基板７１に供給される電源電圧（ＶＣＣ）がメインＣＰＵ９３の動作可能電圧（例えば、３．５Ｖ）以下となることにより、ＰＯ１０のオン状態が維持できなくなるためである。
【０１９６】
Ｑ端子のレベルがハイレベルになると、バッファＩＣ２１０を経由して、ＴＲ２２２のＣ端子の出力、すなわち、メインＣＰＵ９３のＰＩ０端子はローレベルとなる。
【０１９７】
電断が発生した時刻Ｔ１の時間の経過とともに、コンデンサＣＰの電荷の放電により、ＶＤＤ端子の電圧が予め定められた所定の閾値ＶＴＨ（例えば３Ｖ）になると（時刻Ｔ２、例えば、翌日の午前３時）、電圧監視ＩＣ２２１のＲＳＴバー端子の出力がハイレベルからローレベルに変化する。
【０１９８】
Ｄ−ＦＦ２２０は、ＲＳＴバー端子のローレベルの信号をＣＬＲバー端子から入力すると、Ｑ端子のレベルをハイレベルからローレベルにする。
【０１９９】
ここで、電断後において、電源を再度投入した場合の動作をケース１及びケース２で説明する。
【０２００】
まず、ケース１は、時刻Ｔ１とＴ２との間の時刻Ｔ３（例えば、翌日の午前２時）において電源を再度投入した場合である。この場合には、メインＣＰＵ９３のＰＩ０端子はローレベルであるので、メインＣＰＵ９３は、メインＲＡＭ９５の記憶状態を維持する。
【０２０１】
次に、ケース２は、時刻Ｔ２以降の時刻Ｔ４（例えば、翌日の午前９時）において電源を再度投入した場合である。この場合には、メインＣＰＵ９３のＰＩ０端子はハイレベルであるので、メインＣＰＵ９３は、メインＲＡＭ９５の所定のデータを初期化する。
【０２０２】
以上のように、本実施の形態におけるパチスロ１は、電源電圧の供給が断たれたことを契機として電源電圧の供給が絶たれた経過時間が予め設定された設定時間（例えば、４時間）以上の場合には、メインＲＡＭ９５に記憶されたデータのうち所定のデータ（例えば、遊技状態、ＲＴ状態や、俗に天井と言われる、ボーナス非当籤遊技数区間や、ＡＴ（ＡＲＴ）非当籤遊技数区間、高ＲＴ非遷移遊技数区間）を初期化するので、遊技の公平性を担保することができる。
【０２０３】
また、本実施の形態におけるパチスロ１は、電源電圧の供給が断たれたことを契機として電源電圧の供給が絶たれた経過時間を容量性素子であるコンデンサＣＰにより計時することができるので、ＲＴＣ（Real Time Clock）等の計時用ＩＣを使用する場合よりも簡易な回路構成で遊技の公平性を担保することができる。
【０２０４】
また、本実施の形態におけるパチスロ１は、メインＣＰＵ９３が、ＴＲ２２２が出力している信号に基づいて所定のデータを初期化することができるので、ＲＴＣ等の計時用ＩＣを使用した場合に必要となる経過時間の算出と、それに伴う判定を必要としない簡易なプログラム構成で遊技の公平性を担保することができる。
【０２０５】
なお、上述した実施の形態に代えて、本実施の形態よりも正確な経過時間を計測する場合には、電断時間を計測するＲＴＣを備える構成とし、電断発生時に現在時刻情報をメインＲＡＭ９５に保存し、その後の電源投入時にＲＴＣから読み込んだ時刻と、電断発生時にメインＲＡＭ９５に保存した時刻とから経過時間を算出し、その経過時間が設定時間以上である場合には、メインＣＰＵ９３がメインＲＡＭ９５の所定のデータを初期化する構成とすることもできる。
【０２０６】
＜モータ駆動回路＞
次に、図２５〜図２９を参照して、本実施の形態におけるモータ駆動回路５０について説明する。図２５及び図２６は、パチスロ１が実装可能なリールの外観を示す図である。図２７は、モータ駆動回路５０とその周辺構成を示す図である。図２８は、モータ駆動回路５０が有する切替回路５８の構成を示す図である。図２９は、ステッピングモータの回転速度に応じた、ステッピングモータに流す電流値に対するトルクを示す図である。
【０２０７】
図２５及び図２６は、パチスロ１が実装可能なリールの外観を示す図であって、図２５に示したリールをノーマルリール、図２６に示したリールをワイドリールと呼ぶ。
【０２０８】
図２５（ａ）に示すように、ノーマルリールの直径は２２６ｍｍであるのに対し、図２６（ａ）に示すように、ワイドリールの直径は２４２ｍｍである。また、図２５（ｂ）に示すように、ノーマルリールの外形幅は８０ｍｍ、リール帯の幅は７７ｍｍであるのに対し、図２６（ｂ）に示すように、ワイドリールの外形幅は９３ｍｍ、リール帯の幅は９０ｍｍである。リールにリール帯を両面テープで貼り付けるためのリール帯取付部もノーマルリールは５ｍｍであるのに対し、ワイドリールは６．５ｍｍである。なお、本実施の形態に代えて、両面テープの代わりに接着剤で貼り付けてもよく、また、リール帯をリールに挟み込んで固定するようにしてもよい。
【０２０９】
ノーマルリール及びワイドリールの材質は同じであるので、ワイドリールの方がノーマルリールよりも重く、より大きな駆動トルクで駆動する必要がある。そのため、駆動モータに流す電流をリールサイズに応じて設定する必要があった。従来の遊技機に、ノーマルリールを実装する場合にはノーマルリール用の電流値を設定する回路を設け、ワイドリールを実装する場合にはワイドリール用の電流値を設定する回路を設けていた。
【０２１０】
以下、パチスロ１に実装するリールがノーマルリール又はワイドリールのいずれであっても、電流値を設定する回路を共通化することを可能とした実施の形態について説明する。
【０２１１】
図２７に示すように、モータ駆動回路５０は、メインＣＰＵ９３及びステッピングモータ５１Ｌ、５１Ｃ及び５１Ｒに接続されている。
【０２１２】
メインＣＰＵ９３は、ステッピングモータ５１Ｌ、５１Ｃ及び５１Ｒを駆動するための制御信号を出力するＣＴＬ（コントロール）端子と、ステッピングモータ５１Ｌ、５１Ｃ及び５１Ｒに流す電流を設定するための信号を出力するＰＯ９（出力ポート）端子と、を備えている。なお、図示では簡略化しているが、ＣＴＬ端子は、後述するモータドライバＩＣ５０Ｌ、５０Ｃ及び５０Ｒがそれぞれ有するＩＮＡ端子及びＩＮＢ端子に対応して設けてある。
【０２１３】
モータ駆動回路５０は、ステッピングモータ５１Ｌを駆動するモータドライバＩＣ５０Ｌと、ステッピングモータ５１Ｃを駆動するモータドライバＩＣ５０Ｃと、ステッピングモータ５１Ｒを駆動するモータドライバＩＣ５０Ｒと、ステッピングモータ５１Ｌ、５１Ｃ及び５１Ｒに流す電流を切り替える切替回路５８と、を備えている。なお、モータドライバＩＣ５０Ｌ、５０Ｃ及び５０Ｒは、本発明に係る励磁電流設定手段を構成する。
【０２１４】
ステッピングモータ５１Ｌ、５１Ｃ及び５１Ｒは、例えば、公知の２相励磁方式により駆動されるものであり、図示を省略したが、Ａ相の磁界を発生する励磁コイルと、Ａ相と逆相（Ａバー相）の磁界を発生する励磁コイルと、Ｂ相の磁界を発生する励磁コイルと、Ｂ相と逆相（Ｂバー相）の磁界を発生する励磁コイルと、を備えている。
【０２１５】
モータドライバＩＣ５０Ｌは、メインＣＰＵ９３から駆動用の基準パルスを入力するＩＮＡ端子及びＩＮＢ端子と、モータ電流設定用の電圧を入力するＲＥＦ端子と、を備えている。
【０２１６】
モータドライバＩＣ５０Ｌは、ＩＮＡ端子に入力された基準パルスに基づいて、Ａ相出力端子であるＡ端子（図示省略）からステッピングモータ５１ＬのＡ相に励磁信号である駆動パルスを出力するとともに、Ａバー相出力端子であるＡバー端子（図示省略）からステッピングモータ５１ＬのＡバー相に励磁信号である駆動パルスを出力する。
【０２１７】
同様に、モータドライバＩＣ５０Ｌは、ＩＮＢ端子に入力された基準パルスに基づいて、Ｂ相出力端子であるＢ端子（図示省略）からステッピングモータ５１ＬのＢ相に励磁信号である駆動パルスを出力するとともに、Ｂバー相出力端子であるＢバー端子（図示省略）からステッピングモータ５１ＬのＢバー相に励磁信号である駆動パルスを出力する。
【０２１８】
また、モータドライバＩＣ５０Ｌは、ＲＥＦ端子に印加される電圧に応じて、ステッピングモータ５１ＬのＡ相、Ａバー相、Ｂ相及びＢバー相に出力する駆動パルスの電流値を設定するようになっている。
【０２１９】
なお、モータドライバＩＣ５０Ｃ及び５０Ｒは、モータドライバＩＣ５０Ｌと同様の構成であるので、説明を省略する。
【０２２０】
切替回路５８は、メインＣＰＵ９３のＰＯ９端子のレベルに応じた電圧を、モータドライバＩＣ５０Ｌ、５０Ｃ及び５０Ｒがそれぞれ有するＲＥＦ端子に印加するようになっている。この切替回路５８は、本発明に係るトルク切替手段を構成する。以下、図２８を参照して、切替回路５８の詳細な構成について説明する。
【０２２１】
図２８に示すように、切替回路５８は、ＴＲ（トランジスタ）５９と、抵抗Ｒ６、７及び８を備えている。
【０２２２】
ＴＲ５９は、Ｂ（ベース）端子、Ｃ（コレクタ）端子及びＥ（エミッタ）端子を有する。Ｂ端子は、メインＣＰＵ９３のＰＯ９端子（図２７参照）に接続されている。Ｃ端子は、ＶＣＣに接続されている。Ｅ端子は、抵抗Ｒ６の一端に接続されている。
【０２２３】
抵抗Ｒ７の一端は、ＶＣＣに接続され、抵抗Ｒ７の他端は、モータドライバＩＣ５０Ｌ、５０Ｃ及び５０Ｒがそれぞれ有するＲＥＦ端子（図２７参照）に接続されている。また、抵抗Ｒ７の他端は、抵抗Ｒ６の他端と、抵抗Ｒ８の一端に接続されている。抵抗Ｒ８の他端は、グランドに接続されている。
【０２２４】
この構成において、ＴＲ５９は、ＰＯ９端子がローレベルの場合にはオフ状態となり、ＰＯ９端子がハイレベルの場合にはオン状態となる。
【０２２５】
抵抗Ｒ７及びＲ８は、入力電圧であるＶＣＣを分圧してＲＥＦ端子に出力する分圧回路を構成している。また、ＴＲ５９は、分圧回路の分圧比を切り替えるスイッチ素子を構成している。
【０２２６】
具体的には、ＰＯ９端子がローレベルの場合にはＴＲ５９はオフ状態となるので、ＶＣＣを抵抗Ｒ７及びＲ８で分圧した電圧がＲＥＦ端子に印加される。ＶＣＣは５Ｖであるので、ＲＥＦ端子に印加される電圧＝５Ｖ×Ｒ８／（Ｒ７＋Ｒ８）＝０．４９５Ｖである。
【０２２７】
一方、ＰＯ９端子がハイレベルの場合にはＴＲ５９はオン状態となるので、ＴＲ５９のＣ−Ｅ端子間の抵抗と抵抗Ｒ６とを加算した抵抗が抵抗Ｒ７に並列に設けられることとなる。その結果、ＲＥＦ端子に印加される電圧は、ＴＲ５９がオフ状態のときよりも大きくなる。ＴＲ５９がオン状態のとき、ＲＥＦ端子に印加される電圧は実測値で１．０４０Ｖであった。
【０２２８】
モータドライバＩＣ５０Ｌ、５０Ｃ及び５０Ｒの各ＲＥＦ端子に、０．４９５Ｖが印加された場合には、Ａ相、Ａバー相、Ｂ相及びＢバー相に出力する駆動パルスの電流値は実測値で約５００ｍＡであり、ノーマルリールを好適に駆動可能なトルクが得られた。
【０２２９】
一方、モータドライバＩＣ５０Ｌ、５０Ｃ及び５０Ｒの各ＲＥＦ端子に、１．０４０Ｖが印加された場合には、Ａ相、Ａバー相、Ｂ相及びＢバー相に出力する駆動パルスの電流値は実測値で約１０００ｍＡであり、ワイドリールを好適に駆動可能なトルクが得られた。
【０２３０】
ステッピングモータ５１Ｌ、５１Ｃ及び５１Ｒに供給する電流値と、トルクとの実測値による関係を図２９に示す。グラフ内に記載した数値は、パルス周波数（パルスレート）を示している。例えば、数値の５０は５０ｐｐｓ（pulses per second）を示しており、数値が大きくなるほど高速回転であることを示す。なお、トルクの単位を１０−４Ｎ・ｍで表しているが、このトルクの単位を以下の説明では省略する。
【０２３１】
電流値５００ｍＡ及び１０００ｍＡに着目すると、低速回転（リールが加速開始状態又は減速終了状態）の５０ｐｐｓにおいて、電流値５００ｍＡではトルクは７５０であり、電流値１０００ｍＡではトルクは１３００である。一方、高速回転（リールが定速状態）の４４８ｐｐｓにおいては、電流値５００ｍＡ及び１０００ｍＡではともにトルクは４８０である。
【０２３２】
したがって、本実施の形態におけるパチスロ１は、ステッピングモータ５１Ｌ、５１Ｃ及び５１Ｒに供給する駆動パルスの電流値を設定することにより、特に、リールの回転開始や回転停止といった低速回転時の動作におけるトルクをリールの構成（サイズや重量など）に応じて設定でき、種々のサイズのリールをより正確に駆動制御できる。
【０２３３】
その結果、本実施の形態におけるパチスロ１では、ステッピングモータ５１Ｌ、５１Ｃ及び５１Ｒに必要以上のトルクを持たせることなく、無駄な電力の消費を回避できるので省電力化が図れ、また、リールのサイズに応じてトルクを設定できるので、リールの停止時にリールの停止がばたついたり、停止位置が定まらなかったりするという不具合を回避することができる。
【０２３４】
また、本実施の形態におけるパチスロ１は、切替回路５８が、複数のリールに応じてステッピングモータ５１Ｌ、５１Ｃ及び５１Ｒのトルクを切り替える信号を出力し、モータドライバＩＣ５０Ｌ、５０Ｃ、５０Ｒが、切替回路５８から出力される信号に基づいてモータを励磁する励磁電流を設定するので、リールのサイズに応じた最適なモータトルクを簡易な構成で容易に設定することができる。
【０２３５】
また、本実施の形態におけるパチスロ１は、切替回路５８が出力するトルクに応じた電圧に基づいてモータを励磁する励磁電流を設定するので、リールのサイズに応じた最適なモータトルクを簡易な構成で容易に設定することができる。
【０２３６】
また、本実施の形態におけるパチスロ１は、モータトルクに応じた電圧を分圧比の切り替えにより出力するので、リールのサイズに応じた最適なモータトルクを簡易な構成で容易に設定することができる。
【０２３７】
以上、本発明の一実施形態に係る遊技機について説明した。上述した遊技機は、基本的に、以下の特徴及び作用効果を有することを付記として開示する。
【０２３８】
［付記１−１］
本発明の実施態様１−１では、以下のような構成の遊技機を提供する。
【０２３９】
本発明に係る遊技機は、上記目的達成のため、
遊技の進行に関する処理を実行する制御手段（主制御基板７１）と、
遊技に関する情報を複数の発光素子により表示する情報表示手段（遊技表示ＬＥＤ１３）と、
前記情報表示手段の表示を制御する表示制御手段（入出力スレーブＩＣ６９）と、
を備え、
前記制御手段は、前記情報表示手段に表示する表示データを前記表示制御手段に出力する表示データ出力手段（Ｉ２Ｃ通信部９７ｂ）を備え、
前記表示制御手段は、
前記表示データを前記複数の発光素子により表示する発光素子表示データに変換する発光素子表示データ変換手段（データテーブル６９ｃ）と、
前記表示データ出力手段により出力された前記表示データを入力する表示データ入力手段（Ｉ２Ｃ通信部６９ｂ）と、
前記表示データ入力手段により入力した前記表示データを前記発光素子表示データ変換手段に基づいて前記発光素子表示データに変換して前記情報表示手段に出力する表示変換手段（コントローラ６９ｄ）と、
を備える。
【０２４０】
この構成により、本発明に係る遊技機は、遊技の進行に関する処理を実行する制御手段が、情報表示手段に表示する表示データを表示制御手段に出力し、表示制御手段が、入力した表示データを表示データ変換手段に基づいて発光素子表示データに変換して情報表示手段に出力するので、制御手段は単に情報表示手段に表示する表示データを出力すればよいこととなり、表示データを主制御プログラムで変換する必要がない。したがって、本発明に係る遊技機は、主制御プログラムの容量の低減化を図ることができる。
【０２４１】
［付記１−２］
本発明の実施態様１−２は、実施態様１−１において、以下のような構成を有する。
【０２４２】
前記情報表示手段は、前記複数の発光素子として複数のセグメント表示器を備えた構成とすることができる。
【０２４３】
この構成により、本発明に係る遊技機は、遊技に関する情報を複数のセグメント表示器で表示する場合でも、主制御プログラムの容量の低減化を図ることができる。
【０２４４】
［付記１−３］
本発明の実施態様１−３は、実施態様１−２において、以下のような構成を有する。
【０２４５】
前記情報表示手段は、少なくとも１つの７セグメント表示器を備えた構成とすることができる。
【０２４６】
この構成により、本発明に係る遊技機は、遊技に関する情報を少なくとも１つの７セグメント表示器で表示する場合でも、主制御プログラムの容量の低減化を図ることができる。
【０２４７】
［付記２−１］
本発明の実施態様２−１では、以下のような構成の遊技機を提供する。
【０２４８】
本発明に係る遊技機は、上記目的達成のため、
遊技の進行に関する処理を実行する制御手段（主制御基板７１）と、
遊技に関する情報を複数の発光素子により表示する情報表示手段（遊技表示ＬＥＤ１３）と、
前記情報表示手段の表示を制御する表示制御手段（入出力スレーブＩＣ６９）と、
を備え、
前記制御手段は、前記情報表示手段に表示する表示データを前記表示制御手段に出力する表示データ出力手段（Ｉ２Ｃ通信部９７ｂ）を備え、
前記表示制御手段は、
前記表示データを前記複数の発光素子により表示する発光素子表示データに変換する発光素子表示データ変換手段（データテーブル６９ｃ）と、
前記表示データ出力手段により出力された前記表示データを入力する表示データ入力手段（Ｉ２Ｃ通信部６９ｂ）と、
前記表示データ入力手段により入力した前記表示データを前記発光素子表示データ変換手段に基づいて前記発光素子表示データに変換して前記情報表示手段に出力する表示変換手段（コントローラ６９ｄ）と、
前記表示変換手段により変換された前記発光素子表示データに基づいて、前記複数の発光素子を選択的に所定時間点灯させるパルスを順次出力し、ダイナミック点灯方式により前記情報表示手段を点灯制御するパルス出力手段（ＬＥＤ駆動回路７０）と、
を備え、
前記パルス出力手段は、時間的に互いに隣接するパルスのパルス間隔を所定値に設定する構成を有する。
【０２４９】
この構成により、本発明に係る遊技機は、遊技の進行に関する処理を実行する制御手段が、情報表示手段に表示する表示データを表示制御手段に出力し、表示制御手段が、入力した表示データを表示データ変換手段に基づいて発光素子表示データに変換して情報表示手段に出力するので、制御手段は単に情報表示手段に表示する表示データを出力すればよいこととなり、表示データを主制御プログラムで変換する必要がない。
【０２５０】
また、この構成により、本発明に係る遊技機は、パルス出力手段は、時間的に互いに隣接するパルスのパルス間隔を所定値に設定するので、発光素子の残像を抑止することができる。
【０２５１】
したがって、本発明に係る遊技機は、主制御プログラムの容量の低減化を図るとともに、鮮明な表示を行うことができる。
【０２５２】
［付記２−２］
本発明の実施態様２−２は、実施態様２−１において、以下のような構成を有する。
【０２５３】
前記情報表示手段は、前記複数の発光素子として複数のセグメント表示器を備えた構成とすることができる。
【０２５４】
この構成により、本発明に係る遊技機は、遊技に関する情報を複数のセグメント表示器で表示する場合でも、主制御プログラムの容量の低減化を図るとともに、鮮明な表示を行うことができる。
【０２５５】
［付記２−３］
本発明の実施態様２−３は、実施態様２−２において、以下のような構成を有する。
【０２５６】
前記情報表示手段は、複数の７セグメント表示器を備えた構成とすることができる。
【０２５７】
この構成により、本発明に係る遊技機は、遊技に関する情報を複数の７セグメント表示器で表示する場合でも、主制御プログラムの容量の低減化を図るとともに、鮮明な表示を行うことができる。
【０２５８】
［付記３−１］
本発明の実施態様３−１では、以下のような構成の遊技機を提供する。
【０２５９】
本発明に係る遊技機は、上記目的達成のため、
遊技の進行に関する処理を実行する制御手段（主制御基板７１）を備えた遊技機であって、
前記制御手段は、第１の内部クロックにより動作する第１の制御回路（入出力マスタＩＣ９７）と、
第２の内部クロックにより動作する第２の制御回路（メインＣＰＵ９３）と、
前記第１の制御回路と前記第２の制御回路との間のデータの入出力を行うためのアドレスバス及びデータバスと、
所定周波数のクロックを前記第１の制御回路に出力するクロック出力手段（発振器１０７）と、
を備え、
前記第１の制御回路は、
前記クロック出力手段から入力した前記クロックを分周して前記第１の内部クロックを生成する第１の分周器（分周器９７ｃ）と、
前記第１の分周器により生成された前記第１の内部クロックを前記第２の制御回路に出力する第１の出力端子と、
を備え、
前記第２の制御回路は、前記第１の出力端子から入力した前記第１の内部クロックを分周して前記第２の内部クロックを生成する第２の分周器（分周器９３ａ）と、
前記第２の分周器により生成された前記第２の内部クロックを前記第１の制御回路に出力する第２の出力端子（ＣＬＫＯ端子）と、
を備え、
前記第１及び前記第２の制御回路は、前記第２の内部クロックを前記データバスの同期信号として用いる構成を有する。
【０２６０】
この構成により、本発明に係る遊技機は、第１及び第２の制御回路は、第２の内部クロックをデータバスの同期信号として用いるので、両者間の同期をとる周期を設定する必要がなく、データの入出力に無駄な時間が発生しない。したがって、本発明に係る遊技機は、ＩＣ間のデータの入出力を従来よりも効率的に行うことができる。
【０２６１】
［付記３−２］
本発明の実施態様３−２は、以下のような構成の遊技機を提供する。
【０２６２】
本発明に係る遊技機は、
遊技の進行に関する処理を実行する制御手段（主制御基板７１）を備えた遊技機であって、
前記制御手段は、
第１の内部クロックにより動作する第１の制御回路（入出力マスタＩＣ９７Ａ）と、
第２の内部クロックにより動作する第２の制御回路（メインＣＰＵ９３Ａ）と、
前記第１の制御回路と前記第２の制御回路との間のデータの入出力を行うためのアドレスバス及びデータバスと、
第１の周波数のクロックを前記第１の制御回路に出力する第１のクロック出力手段（発振器１０７）と、
第２の周波数のクロックを前記第２の制御回路に出力する第２のクロック出力手段（発振器１０８）と、
を備え、
前記第１の制御回路は、前記第１のクロック出力手段から入力した前記第１の周波数のクロックを分周して前記第１の内部クロックを生成する第１のクロック生成部（分周器９７ｃ）を備え、
前記第２の制御回路は、
前記第２のクロック出力手段から入力した前記第２の周波数のクロックを分周して前記第２の内部クロックを生成する第２のクロック生成部（分周器９３ａ）と、
前記第２のクロック生成部により生成された前記第２の内部クロックを前記第１の制御回路に出力する出力端子（ＣＬＫＯ端子）と、
を備え、
前記第１及び前記第２の制御回路は、前記第２の内部クロックを前記データバスの同期信号として用いる構成を有する。
【０２６３】
この構成により、本発明に係る遊技機は、第１及び第２の制御回路は、第２の内部クロックをデータバスの同期信号として用いるので、両者間の同期をとる周期を設定する必要がなく、データの入出力に無駄な時間が発生しない。したがって、本発明に係る遊技機は、ＩＣ間のデータの入出力を従来よりも効率的に行うことができる。
【０２６４】
［付記３−３］
本発明の実施態様３−３は、実施態様３−１、３−２において、以下のような構成を有する。
【０２６５】
本発明に係る遊技機は、前記第１の内部クロックは、前記第２の内部クロックよりも周波数が高い構成を有する。
【０２６６】
この構成により、本発明に係る遊技機は、第１の内部クロックが第２の内部クロックよりも周波数が高い場合でも、ＩＣ間のデータの入出力を従来よりも効率的に行うことができる。
【０２６７】
［付記４−１］
本発明の実施態様４−１では、以下のような構成の遊技機を提供する。
【０２６８】
本発明に係る遊技機は、上記目的達成のため、
遊技の進行に関する処理を実行する制御手段（主制御基板７１）と、
遊技状態を示すデータを記憶する遊技状態記憶手段（メインＲＡＭ９５）と、
電源電圧の供給が断たれたことを契機として当該電源電圧の供給が絶たれた経過時間を計時する経過時間計時手段（ＣＰ）と、
前記電源電圧の供給が断たれた後に前記制御手段に所定電圧以上の電源電圧が供給されたとき、前記経過時間が予め設定された設定時間以上の場合には、前記遊技状態記憶手段に記憶された前記データのうち少なくとも設定値を除く、所定のデータを初期化するデータ初期化手段（メインＣＰＵ９３）と、
を備えた構成を有する。
【０２６９】
この構成により、本発明に係る遊技機は、電源電圧の供給が断たれたことを契機として電源電圧の供給が絶たれた経過時間が予め設定された設定時間以上の場合には、遊技状態記憶手段に記憶されたデータのうち少なくとも設定値を除く、所定のデータを初期化するので、遊技の公平性を担保することができる。
【０２７０】
［付記４−２］
本発明の実施態様４−２は、実施態様４−１において、以下のような構成を有する。
【０２７１】
本発明に係る遊技機は、前記経過時間計時手段は、前記電源電圧の供給が断たれる前の電源の電力により電荷を充電し、前記電源電圧の供給が断たれた後は前記電荷を放電する容量性素子（ＣＰ）を備え、前記電源電圧の供給が断たれたことを契機として、前記容量性素子の残留電荷による残留電荷電圧に基づいて前記経過時間を計時する構成を有する。
【０２７２】
この構成により、本発明に係る遊技機は、電源電圧の供給が断たれたことを契機として電源電圧の供給が絶たれた経過時間を容量性素子により計時することができるので、簡易な構成で遊技の公平性を担保することができる。
【０２７３】
［付記４−３］
本発明の実施態様４−３は、実施態様４−２において、以下のような構成を有する。
【０２７４】
本発明に係る遊技機は、
前記残留電荷電圧が予め定められた電圧閾値を超えている場合には第１の信号を出力し、前記残留電荷電圧が前記電圧閾値以下の場合には第２の信号を出力する残留電荷電圧検出手段（電圧監視ＩＣ２２１）と、
前記電源電圧の供給が断たれた後において、前記第１の信号を入力した場合には前記経過時間が前記設定時間未満であることを示す第３の信号を出力するとともに、前記第２の信号を入力した場合には前記経過時間が前記設定時間以上であることを示す第４の信号を出力する設定時間判定手段（Ｄ−ＦＦ２２０、ＴＲ２２２）と、
をさらに備え、
前記データ初期化手段は、前記設定時間判定手段が前記第３の信号を出力している場合には前記所定のデータを初期化せず、前記設定時間判定手段が前記第４の信号を出力している場合には前記所定のデータを初期化する構成を有する。
【０２７５】
この構成により、本発明に係る遊技機は、データ初期化手段は、設定時間判定手段が出力している信号に基づいて所定のデータを初期化することができるので、簡易な構成で遊技の公平性を担保することができる。
【０２７６】
［付記４−４］
本発明の実施態様４−４は、実施態様４−１〜３において、以下のような構成を有する。
【０２７７】
本発明に係る遊技機は、前記経過時間計時手段を有効にするか否かを設定する経過時間計時設定手段（メインＣＰＵ９３）をさらに備え、
前記経過時間計時設定手段は、前記経過時間計時手段を有効に設定する場合には、前記電源電圧の供給が断たれたことを契機として、予め定められた設定内容を前記経過時間計時手段に出力する構成を有する。
【０２７８】
この構成により、本発明に係る遊技機は、経過時間計時手段を有効にするか否かを容易に設定することができるので、簡易な構成で遊技の公平性を担保するか否かを遊技機の機種ごとに容易に設定することができる。
【０２７９】
［付記５−１］
本発明の実施態様５−１では、以下のような構成の遊技機を提供する。
【０２８０】
本発明に係る遊技機は、上記目的達成のため、
複数種類の図柄が外周面に付された複数のリール（リール３Ｌ、３Ｃ、３Ｒ）と、
前記複数のリールを駆動するモータ（ステッピングモータ５１Ｌ、５１Ｃ、５１Ｒ）と、
前記複数のリールの回転開始を指令する開始指令手段（スタートスイッチ７８）と、
前記複数のリールの回転の停止を指令する停止指令手段（ストップボタン７Ｌ、７Ｃ、７Ｒ）と、
前記開始指令手段又は前記停止指令手段からの指令に基づいて前記モータを励磁することにより前記複数のリールの駆動を制御するリール制御手段（モータ駆動回路５０）と、
を備えた遊技機であって、
前記リール制御手段は、
前記複数のリールの構成に応じて前記モータのトルクを切り替える信号を出力するトルク切替手段（切替回路５８）と、
前記トルク切替手段から出力される前記信号に基づいて前記モータを励磁する励磁電流を設定する励磁電流設定手段（モータドライバＩＣ５０Ｌ、５０Ｃ、５０Ｒ）と、
前記励磁電流設定手段により設定された前記励磁電流を前記モータに出力することにより、前記開始指令手段からの指令があった場合には前記複数のリールを回転開始させ、前記停止指令手段からの指令があった場合には所定の停止条件に基づいて前記複数のリールを停止させるリール駆動手段（モータ駆動回路５０、ステッピングモータ５１Ｌ、５１Ｃ、５１Ｒ）と、
を備えた構成を有する。
【０２８１】
この構成により、本発明に係る遊技機は、トルク切替手段は、複数のリールに応じてモータのトルクを切り替える信号を出力し、励磁電流設定手段は、トルク切替手段から出力される信号に基づいてモータを励磁する励磁電流を設定するので、リールのサイズに応じた最適なモータトルクを簡易な構成で容易に設定することができる。
【０２８２】
［付記５−２］
本発明の実施態様５−２は、実施態様５−１において、以下のような構成を有する。
【０２８３】
本発明に係る遊技機は、前記トルク切替手段は、前記トルクに応じた電圧を出力する構成を有する。
【０２８４】
この構成により、本発明に係る遊技機は、トルク切替手段が出力するトルクに応じた電圧に基づいてモータを励磁する励磁電流を設定するので、リールのサイズに応じた最適なモータトルクを簡易な構成で容易に設定することができる。
【０２８５】
［付記５−３］
本発明の実施態様５−３は、実施態様５−２において、以下のような構成を有する。
【０２８６】
本発明に係る遊技機は、前記トルク切替手段は、所定の入力電圧を分圧して出力する分圧回路（Ｒ７、Ｒ８）と、前記分圧回路の分圧比を切り替えるスイッチ素子（ＴＲ５９）と、を備え、前記分圧比の切り替えにより前記電圧を出力する構成を有する。
【０２８７】
この構成により、本発明に係る遊技機は、トルクに応じた電圧を分圧比の切り替えにより出力するので、リールのサイズに応じた最適なモータトルクを簡易な構成で容易に設定することができる。
【符号の説明】
【０２８８】
１  パチスロ（遊技機）
３Ｌ、３Ｃ、３Ｒ  リール
７Ｌ、７Ｃ、７Ｒ  ストップボタン（停止指令手段）
１３  遊技表示ＬＥＤ（情報表示手段）
５０  モータ駆動回路（リール制御手段、リール駆動手段）
５０Ｌ、５０Ｃ、５０Ｒ  モータドライバＩＣ（励磁電流設定手段）
５１Ｌ、５１Ｃ、５１Ｒ  ステッピングモータ（モータ、リール駆動手段）
５２  リール位置検出回路
５８  切替回路（トルク切替手段）
６８  ドア中継基板
６９  入出力スレーブＩＣ（表示制御手段）
６９ｂ  Ｉ２Ｃ通信部（表示データ入力手段）
６９ｃ  データテーブル（発光素子表示データ変換手段）
６９ｄ  コントローラ（表示変換手段）
７０  ＬＥＤ駆動回路（パルス出力手段）
７１、７１Ａ  主制御基板（制御手段）
７８  スタートスイッチ（開始指令手段）
９１  主制御回路
９３、９３Ａ  メインＣＰＵ（第２の制御回路、データ初期化手段、経過時間計時設定手段）
９３ａ  分周器（第２の分周器、第２のクロック生成部）
９５  メインＲＡＭ（遊技状態記憶手段）
９７、９７Ａ  入出力マスタＩＣ（第１の制御回路）
９７ａ  コントローラ
９７ｂ  Ｉ２Ｃ通信部（表示データ出力手段）
９７ｃ  分周器（第１の分周器、第１のクロック生成部）
９８  電断時間判定回路
９９  電源管理回路
１０７  発振器（クロック出力手段、第１のクロック出力手段）
１０８  発振器（第２のクロック出力手段）
２２０  Ｄ−ＦＦ（設定時間判定手段）
２２１  電圧監視ＩＣ（残留電荷電圧検出手段）
２２２  ＴＲ（設定時間判定手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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