(57)【要約】【課題】ノイズを抑制しつつ、リセット動作を高速に行なうことができる光電変換装置を提供する。【解決手段】光電変換装置は、第１の電極と、第２の電極と、第１の電極および第２の電極の間に配された光電変換層と、第２の電極に接続され、光電変換層で生じた信号電荷を蓄積するフローティング・ゲート電極と、第１の電極および光電変換層の間に配され、第１の電極から光電変換層に信号電荷の反対電荷を注入することにより、フローティング・ゲート電極に蓄積された信号電荷をリセットする電荷注入部とを備える。【選択図】  図１
2018093263.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、
第２の電極と、
前記第１の電極および前記第２の電極の間に配された光電変換層と、
前記第２の電極に接続され、前記光電変換層で生じた信号電荷を蓄積するフローティング・ゲート電極と、
前記第１の電極および前記光電変換層の間に配され、前記第１の電極から前記光電変換層に信号電荷の反対電荷を注入することにより、前記フローティング・ゲート電極に蓄積された信号電荷をリセットする電荷注入部とを備える、
ことを特徴とする光電変換装置。
【請求項２】
前記電荷注入部は、信号電荷が前記第１の電極から前記光電変換層へ注入されるのをブロッキングすることを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記第１の電極、前記光電変換層、前記第２の電極がダイオードを形成する、
ことを特徴とする請求項１または２に記載の光電変換装置。
【請求項４】
前記ダイオードに印加するバイアス電圧を制御することで、前記ダイオードを光電変換モードおよびリセットモードにおいて動作させる電圧制御部を有し、
前記電圧制御部は、
前記光電変換モードにおいて、前記ダイオードに逆バイアス電圧を印加し、信号電荷を前記フローティング・ゲート電極に蓄積させ、
前記リセットモードにおいて、前記ダイオードに順バイアス電圧を印加し、信号電荷と反対の電荷を前記第１の電極から前記光電変換層に注入させ、前記フローティング・ゲート電極に蓄積した信号電荷と前記注入した反対電荷とを前記フローティング・ゲート電極で再結合させる、
ことを特徴とする請求項３に記載の光電変換装置。
【請求項５】
前記電荷注入部と前記光電変換層とは同種の半導体材料で形成される、
ことを特徴とする請求項１または２に記載の光電変換装置。
【請求項６】
前記電荷注入部の不純物濃度と前記光電変換層の不純物濃度とが異なる、
ことを特徴とする請求項５に記載の光電変換装置。
【請求項７】
前記電荷注入部は第１導電型を有し、
前記光電変換層は前記第１導電型とは異なる第２導電型を有する、
ことを特徴とする請求項５または６に記載の光電変換装置。
【請求項８】
前記電荷注入部は第１の半導体材料から形成され、
前記光電変換層は、前記第１の半導体材料とは異なる第２の半導体材料から形成される、
ことを特徴とする請求項１または２に記載の光電変換装置。
【請求項９】
前記電荷注入部のバンドギャップと、前記光電変換層のバンドギャップとが異なる、
ことを特徴とする請求項８に記載の光電変換装置。
【請求項１０】
前記電荷注入部と前記光電変換層とがヘテロ接合を構成する、
ことを特徴とする請求項８または９に記載の光電変換装置。
【請求項１１】
前記第１の電極と前記電荷注入部の間に形成される信号電荷に対するエネルギー障壁Ｗ１、信号電荷のホールに対するエネルギー障壁Ｗ２、前記電荷注入部のバンドギャップＥｇは、
Ｅｇ＝Ｗ１＋Ｗ２
０≦Ｗ２＜Ｗ１
Ｗ１＞Ｅｇ／２
の式を満たすことを特徴とする請求項２または１０に記載の光電変換装置。
【請求項１２】
第１の電極と、第２の電極と、前記第１の電極および前記第２の電極の間に配された光電変換層と、前記第２の電極に接続され、前記光電変換層で生じた信号電荷を蓄積するフローティング・ゲート電極と、前記第１の電極および前記光電変換層の間に配された電荷注入部とを備えた光電変換装置の駆動方法であって、
前記第１の電極から前記光電変換層に信号電荷の反対電荷を注入することにより、前記フローティング・ゲート電極に蓄積された信号電荷をリセットする、
ことを特徴とする光電変換装置の駆動方法。
【請求項１３】
請求項１乃至１１のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号を処理する信号処理部と
を備えた撮像システム。
【請求項１４】
移動体であって、
請求項１乃至１１のいずれか１項に記載の光電変換装置と、
前記光電変換装置の画素から出力される信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光電変換装置、光電変換装置の駆動方法、および、撮像システムに関する。
【背景技術】
【０００２】
カメラのイメージセンサ等に用いられる光電変換装置として、積層型の光電変換装置が提案されている。特許文献１の図２に記載の光電変換装置では、半導体基板に光電変換膜が積層される。光電変換膜の上には透明電極が配され、光電変換膜の下には画素電極が配される。特許文献１の光電変換装置は、画素電極を増幅トランジスタのゲート電極にのみ接続することで、基板からの暗電流の発生を抑制している。画素信号の読み出しは、画素電極側から行われ、リセット動作は透明電極側から信号電荷を排出することで行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１８７５４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の装置は、画素電極に蓄積した電荷を、光電変換層を介して共通電極側に排出することでリセット動作を行っている。このとき、画素電極から光電変換層に信号電荷を注入する必要がある。しかしながら、特許文献１においては、画素電極と光電変換層のエネルギー障壁のため注入量が抑制されるため、信号電荷の排出に時間を要し、リセット動作が遅くなるという課題がある。
【０００５】
このような課題に鑑み、本発明は、ノイズを抑制しつつ、リセット動作を高速に行うことが可能な光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の１つの側面に係る実施形態の光電変換装置は、第１の電極と、第２の電極と、前記第１の電極および前記第２の電極の間に配された光電変換層と、前記第２の電極に接続され、前記光電変換層で生じた信号電荷を蓄積するフローティング・ゲート電極と、前記第１の電極および前記光電変換層の間に配され、前記第１の電極から前記光電変換層に信号電荷の反対電荷を注入することにより、前記フローティング・ゲート電極に蓄積された信号電荷をリセットする電荷注入部とを備える。
【０００７】
本発明の別の側面に係る実施形態の光電変換装置の駆動方法は、第１の電極と、第２の電極と、前記第１の電極および前記第２の電極の間に配された光電変換層と、前記第２の電極に接続され、前記光電変換層で生じた信号電荷を蓄積するフローティング・ゲート電極と、前記第１の電極および前記光電変換層の間に配された電荷注入部とを備えた光電変換装置の駆動方法であって、前記第１の電極から前記光電変換層に信号電荷の反対電荷を注入することにより、前記フローティング・ゲート電極に蓄積された信号電荷をリセットする。
【発明の効果】
【０００８】
本発明によれば、ノイズを抑制しつつ、リセット動作を高速に行うことができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態における光電変換装置の画素を模式的に示す図である。
【図２】本発明の第１実施形態における光電変換装置の回路ブロック図である。
【図３】本発明の第１実施形態における列増幅回路の等価回路である。
【図４】本発明の第１実施形態における光電変換装置の画素の平面構造を模式的に示す図である。
【図５】本発明の第１実施形態における光電変換装置の断面構造を模式的に示す図である。
【図６】本発明の第１実施形態における光電変換部のダイオードのＩ−Ｖ特性を示す図である。
【図７】本発明の第１実施形態における光電変換部のポテンシャルを模式的に示す図である。
【図８】本発明の第１実施形態における光電変換部の変形例のポテンシャルを模式的に示す図である。
【図９】本発明の第１実施形態における光電変換装置のタイミングチャートを示す図である。
【図１０】本発明の第２実施形態における光電変換装置の画素の構成を模式的に示す図である。
【図１１】本発明の第２実施形態における光電変換装置の回路ブロック図である。
【図１２】本発明の第２実施形態における光電変換装置の画素の平面構造を模式的に示す図である。
【図１３】本発明の第２実施形態における光電変換装置の断面構造を模式的に示す図。
【図１４】本発明の第３実施形態における光電変換部のポテンシャルを模式的に示す図である。
【図１５】本発明の第４実施形態における光電変換システムのブロック図である。
【図１６】本発明の第５実施形態における車載カメラに関する撮像システムのブロック図である。
【発明を実施するための形態】
【００１０】
本発明における１つの実施形態における光電変換装置は、半導体基板と、第１の電極と、第２の電極と、第１の電極および第２の電極の間に配された光電変換層と、第２の電極に接続されるフローティング・ゲート電極とを含む。光電変換層に入射した光を電荷に光電変換するように、光電変換層は構成される。なお、光電変換層の全体が光電変換の機能を有している必要はない。半導体基板には、光電変換層で生じた信号電荷に基づく信号を受ける回路部が配される。いくつかの実施形態においては、光電変換装置が複数の画素を含む。これらの実施形態においては、複数の画素に対応して複数の回路部が配される。複数の回路部のそれぞれは、信号を増幅する増幅部を含み得る。図５は、半導体基板１００、光電変換層１０３を例示している。また、図１は、回路部の一例として画素１の等価回路を示している。
【００１１】
図５において、半導体基板１００の上には第１の電極（共通電極）１０１が配される。第１の電極１０１と半導体基板１００との間に第２の電極（画素電極）１０５が配される。第１の電極１０１と第２の電極１０５との間に、第１のブロッキング層（反対電荷注入部）１０２、光電変換層１０３、第２のブロッキング層１０４が配される。ここでは第１のブロッキング層１０２を設けたが、第１の電極１０１と光電変換層１０３との接合により、ブロッキング機能を実現してもよい。第２のブロッキング層１０４についても、光電変換層１０３と第２の電極１０５の接合により、信号電荷のブロッキング機能、信号電荷の反対電荷の注入機能を実現してもよい。信号電荷のブロッキング機能は、光電変換時において用いられ、信号電荷と反対の電荷の注入機能は、リセット時において用いられる。ブロッキング層は半導体材料で形成されうる。半導体材料は、例えば、シリコン、ゲルマニウム、ガリウム砒素などの無機半導体材料、および、有機半導体材料から選択されうる。光電変換層を形成する半導体材料と、ブロッキング層を形成する半導体材料とが異なっていてもよい。あるいは、蓄積層を形成する半導体材料のバンドギャップとブロッキング層を形成する半導体材料のバンドギャップとが異なっていてもよい。バンドギャップは、伝導帯（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）の最低のエネルギー準位と、価電子帯（ｖａｌｅｎｃｅ  ｂａｎｄ）の最高のエネルギー準位との差である。ブロッキング層を形成する材料は半導体材料に限定されない。
【００１２】
単層で構成された光電変換層が、互いに異なる特性を有する第１の部分と第２の部分とを含んでもよい。このような構成により、第１の部分および第２の部分が、それぞれ、光電変換層およびブロッキング層として機能しうる。例えば、光電変換層が半導体材料で形成される場合、半導体材料における第１の部分の不純物濃度と第２の部分の不純物濃度とが異なってもよい。
【００１３】
また、上述したように光電変換層と電極の接合界面で、信号電荷のブロッキング機能、信号電荷の反対電荷の注入機能を実現してもよい。
【００１４】
以下では、本発明の実施形態について図面を用いて詳細に説明する。本発明は以下に説明される実施形態のみに限定されない。本発明の趣旨を超えない範囲で以下に説明される実施形態の一部の構成が変更された変形例も、本発明の実施形態である。また、以下のいずれかの実施形態の一部の構成を、他の実施形態に追加した例、あるいは他の実施形態の一部の構成と置換した例も本発明の実施形態である。
【００１５】
［第１の実施形態］
＜画素の構成＞
図１（ａ）は本実施形態における光電変換装置の画素１を模式的に示し、図１（ｂ）は光電変換部１０の等価回路を示している。画素１は、光電変換部１０、増幅トランジスタ１１、選択トランジスタ１２を含む。増幅トランジスタ１１、選択トランジスタ１２はＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによって構成され、光電変換によって生じた信号電荷に基づく信号を受ける回路部を構成する。光電変換部１０は、第１の電極１０１、第１のブロッキング層（反対電荷注入部）１０２、光電変換層１０３、第２のブロッキング層１０４、第２の電極１０５を含む。
【００１６】
光電変換部１０は、ノードＡに接続された第１の端子、および、ノードＢに接続された第２の端子を有するフォトダイオードを形成する。ノードＡは、電圧制御部７に接続される。電圧制御部７は行駆動回路２を介して光電変換部１０の第１の端子に印加されるバイアス電圧Ｖｓを制御する。このような構成により、光電変換部１０での電荷のリセット、蓄積、および、読出しを行うことができる。
【００１７】
ノードＢは、増幅トランジスタ１１のゲートに接続される。増幅トランジスタ１１のゲートは、増幅部の入力ノードである。このような構成により、増幅部が光電変換部１０からの画素信号を増幅することができる。つまり、本実施形態では、光電変換によって生じた電荷に基づく画素信号を受ける回路部が増幅部を含んでいる。
【００１８】
増幅トランジスタ１１はソースフォロアとして動作し、光電変換部１０に生じた電荷に基づく画素信号を出力する。光電変換部１０のノードＢは、増幅トランジスタ１１のゲートに接続される。増幅トランジスタ１１のゲートは増幅部の入力ノードであり、フローティング・ゲートの電極として電荷を蓄積する。増幅トランジスタ１１のドレインは電源電圧線Ｖｄｄに接続され、ソースは選択トランジスタ１２を介して列信号線１５に電気的に接続される。選択トランジスタ１２のゲートには駆動信号ｐＳＥＬが印加され、選択トランジスタ１２がオンとなることにより、光電変換部１０の電荷に基づく画素信号が列信号線１５に出力される。
【００１９】
本実施形態の画素１は、ノードＢをリセットするためのリセットトランジスタを有しない。ノードＢはフローティング・ゲート電極になっている。ここでフローティング・ゲート電極は、ゲート電極が半導体基板と電気的に接続されていない電極である。一般にリセットトランジスタによってリセットする場合にはリセットノイズ（ｋＴＣノイズ）が発生する。このため、本実施形態においては、ノードＢのリセットは後述する光電変換層の膜リセット動作によって行われる。
【００２０】
＜撮像装置の構成＞
図２は、本実施形態の光電変換装置の回路ブロック図である。図１と同じ機能を有する部分には、同じ符号を付してある。光電変換装置は、複数の画素１、行駆動回路２、列回路３、列駆動回路４、出力回路５、アナログ−デジタル変換回路（ＡＤＣ）６、電圧制御部７を備える。複数の画素１は行方向および列方向に沿って二次元マトリクス状に配置された画素アレイを構成している。
【００２１】
図２には、４行４列の行列状に配された１６個の画素１が示されているが、画素１の数は限定されない。なお、本明細書において、行方向とは図面における水平方向を示し、列方向とは図面において垂直方向を示すものとする。画素１上にはマイクロレンズ、カラーフィルタが配置され得る。カラーフィルタは例えば赤、青、緑の原色フィルタであって、ベイヤー配列に従って各画素１に設けられている。一部の画素１はＯＢ画素（オプティカル・ブラック画素）として遮光されている。後述する第５の実施形態で利用する場合、複数の画素１には、焦点検出用の画素信号を出力する焦点検出画素が配された測距行と、画像を生成するための画素信号を出力する撮像画素が配された複数の撮像行とが設けてもよい。１つの列に含まれる複数の画素１が、１つの列信号線１５に接続される。
【００２２】
行駆動回路２は、バイアス電圧Ｖｓ（ｎ）を第ｎ行の第１の電極１０１に印加し、駆動信号ｐＳＥＬ（ｎ）を選択トランジスタ１２のゲートに印加する。１つの行に含まれる複数の画素１は共通の駆動信号線に接続される。駆動信号線は、駆動信号ｐＳＥＬなどを伝達する配線である。なお、図２では、異なる行に供給される駆動信号を区別するために、（ｎ）、（ｎ＋１）などの行を表す符号を付している。行駆動回路２は駆動信号線を介して各行の画素１にバイアス電圧Ｖｓ（ｎ）および駆動信号ｐＳＥＬ（ｎ）を供給することにより、画素１を行単位で読取走査する。すなわち駆動信号ｐＳＥＬ（ｎ）は光電変換部１０における電荷の蓄積およびリセットを制御し、駆動信号ｐＳＥＬ（ｎ）は画素１から列信号線１５への画素信号の転送を制御する。行駆動回路２は図示されていないタイミングジェネレータによって制御される。電圧制御部７は定電圧回路、バッファ回路、デジタル・アナログ変換回路などから構成され、複数の異なるバイアス電圧Ｖｓを生成し、行駆動回路２に供給する。
【００２３】
第１の電極１０１は、光電変換部１０の第１の端子（図１のノードＡ）を構成する。１つの行に含まれる複数の画素１において、光電変換部１０の第１の端子は共通の第１の電極１０１によって構成される。本実施形態では、行ごとに第１の電極１０１が配される。行駆動回路２は、電圧制御部７からバイアス電圧Ｖｓの供給される行を選択する。なお、異なる行に供給されるバイアス電圧Ｖｓを区別するために、（ｎ）、（ｎ＋１）などの行を表す符号を付している。
【００２４】
列回路３は各列の列増幅回路３０を含み、列増幅回路３０は列信号線１５に接続される。列駆動回路４は、列回路３を列ごとに駆動する。列信号線１５には画素１の増幅トランジスタ１１の負荷となる電流源１６が接続されている。列増幅回路３０は列信号線１５に出力された画素信号を増幅するとともに保持する。列駆動回路４はシフトレジスタなどから構成され、第ｍ列の列増幅回路３０に駆動信号ＣＳＥＬ（ｍ）を供給している。なお、異なる列に供給される駆動信号を区別するために、（ｍ）、（ｍ＋１）などの列を表す符号を付している。出力回路５はクランプ回路、差動増幅回路、バッファ回路などから構成され、画素信号をアナログ−デジタル変換回路６に出力する。アナログ−デジタル変換回路６はランプ信号発生回路、差動増幅回路などから構成され、入力された画素信号をデジタルデータに変換し、出力端子ＤＯＵＴから出力する。このような構成により、行ごとに並列に読み出された画素を、順次、出力することができる。
【００２５】
図３は、本実施形態における列増幅回路３０の等価回路であって、ｍ列目およびｍ＋１列目の列増幅回路３０を示している。列回路３の他の列増幅回路３０は図示されていないが、同様の構成を有している。列増幅回路３０は増幅器３０１、サンプル・アンド・ホールド（Ｓ／Ｈ）スイッチ３０３、３０５、水平転送スイッチ３０７、３０９、容量ＣＴＳ１、ＣＴＮ１を備える。増幅器３０１の入力ノードには列信号線１５が接続され、増幅器３０１は列信号線１５から入力された画素信号を増幅する。増幅器３０１の出力ノードは、Ｓ／Ｈスイッチ３０３を介して容量ＣＴＳ１に接続されている。また、増幅器３０１の出力ノードは、Ｓ／Ｈスイッチ３０５を介して容量ＣＴＮ１に接続されている。Ｓ／Ｈスイッチ３０３、３０５は、それぞれ、駆動信号ｐＴＳ、ｐＴＮによって制御される。Ｓ／Ｈスイッチ３０５がオンとなることで、画素１からの増幅トランジスタ１１の閾値ばらつきを含む画素信号Ｎが容量ＣＴＮ１に保持される。また、Ｓ／Ｈスイッチ３０３がオンとなることで、光信号と閾値ばらつきを含む画素信号Ｓを容量ＣＴＳ１に保持される。
【００２６】
容量ＣＴＳ１は、水平転送スイッチ３０７を介して水平出力線３１１に接続されている。容量ＣＴＮ１は、水平転送スイッチ３０９を介して水平出力線３１３に接続されている。水平転送スイッチ３０７および３０９は、列駆動回路４からの駆動信号ＣＳＥＬによって制御される。水平転送スイッチ３０７がオンとなることで、画素信号Ｓが容量ＣＴＳ１から水平出力線３１１に出力され、容量ＣＴＳ２に保持される。水平転送スイッチ３０９がオンとなることで、画素信号Ｎが容量ＣＴＮ１から水平出力線３１３に出力され、容量ＣＴＮ２に保持される。
【００２７】
水平出力線３１１と水平出力線３１３とは出力回路５に接続されている。出力回路５は、水平出力線３１１の画素信号Ｓと水平出力線３１３の画素信号Ｎとの差分をアナログ−デジタル変換回路６に出力する。画素信号Ｓと画素信号Ｎの差分をとることで、増幅トランジスタ１１の閾値ばらつきを除去することができる。アナログ−デジタル変換回路６は、入力されたアナログ信号をデジタル信号に変換する。
【００２８】
なお、列増幅回路３０はアナログ−デジタル変換回路を含んでもよい。この場合、アナログ−デジタル変換回路は、メモリやカウンタなどのデジタル信号を保持する保持部を有する。画素信号Ｓと画素信号Ｎとがそれぞれデジタル信号に変換され、保持部に保持される。デジタル信号に変換された画素信号Ｓと画素信号Ｎとの差分を演算することで閾値ばらつきなどのノイズ成分が除去された画素信号を得ることができる。
【００２９】
＜光電変換装置の平面構造・断面構造＞
次に、本実施形態の光電変換装置の平面構造、断面構造を説明する。図４は、２行２列の行列状に配された４個の画素１の平面構造を模式的に示している。４個の画素１のうち１個の画素について平面構造が示されているが、その他の画素も同様に構成されている。図５は、図４におけるＸ−Ｙの一点破線に沿った光電変換装置の断面構造を模式的に示している。なお、図１、図２と同じ機能を有する部分には同じ符号を付してある。トランジスタについては対応するゲート電極に符号が付されている。
【００３０】
図４において、画素１の中央には第２の電極１０５が配され、画素１の角部には増幅トランジスタ１１、選択トランジスタ１２が配されている。増幅トランジスタ１１のドレイン領域には電源電圧線Ｖｄｄが接続され、選択トランジスタ１２のソース領域は列信号線１５に接続されている。第２の電極１０５、増幅トランジスタ１１、選択トランジスタ１２の配置および形状は図４に示されたものに限定されず、様々な構成を採用し得る。
【００３１】
図５において、半導体基板１００は第１導電型（例えばＰ型）のシリコン基板により構成され、半導体基板１００には第２導電型（例えばＮ型）の不純物半導体領域（不純物拡散部）５１０ａ、５１０ｂが配される。不純物半導体領域５１０ａは、増幅トランジスタ１１のソース領域および選択トランジスタ１２のドレイン領域をなしている。また、不純物半導体領域５１０ｂは選択トランジスタ１２のソース領域をなしている。半導体基板１００には例えばシリコン酸化膜からなるゲート絶縁膜１０７が形成されている。ゲート絶縁膜１０７には増幅トランジスタ１１のゲート電極、選択トランジスタ１２のゲート電極が形成される。さらにゲート絶縁膜１０７上にはアルミニウム、銅、ポリシリコンなどの導電部材を含む配線層１０６が形成される。増幅トランジスタ１１のゲート電極は導電部材１１２、コンタクトプラグ１０９を介して第２の電極１０５に電気的に接続される。
【００３２】
第２の電極（画素電極）１０５と増幅トランジスタ１１のゲート電極とは、コンタクトプラグ１０９、導電部材１１２、コンタクトプラグ１１３のみで接続されたノードＢを形成する。ノードＢはフローティング・ゲート電極を構成する。ノードＢは不純物半導体領域（不純物拡散部）５１０ａと電気的に導通しないので、半導体基板１００に起因する暗電流が発生しない。
【００３３】
第２の電極１０５の上には、第２のブロッキング層１０４、光電変換層１０３、第１のブロッキング層１０２、第１の電極１０１が順に形成される。第１の電極１０１と第２の電極１０５との間に光電変換層１０３が配され、第１の電極１０１と光電変換層１０３との間に第１のブロッキング層１０２が配される。光電変換層１０３と第２の電極１０５との間に第２のブロッキング層１０４が配される。第１の電極１０１、第１のブロッキング層１０２、光電変換層１０３、第２のブロッキング層１０４、第２の電極１０５は光電変換部１０を構成する。光電変換部１０の逆バイアス時において、第１のブロッキング層１０２は、信号電荷である電子が第１の電極１０１から光電変換層１０３に注入されるのをブロッキング（阻止）する機能を有する。一方、光電変換部１０の順バイアス時において、第１のブロッキング層１０２は、信号電荷である電子とは反対の極性の電荷であるホールを第１の電極１０１から光電変換層１０３に速やかに注入する電荷注入部として機能する。
【００３４】
第１の電極１０１は、行ごとに電気的に絶縁されているが、１つの行に含まれる複数の画素１においては第１の電極１０１は共通の導電部材で構成される。このため、以下の説明において第１の電極１０１を共通電極と称呼することもある。また、各画素１の第２の電極１０５は、他の画素１の第２の電極１０５から電気的に絶縁されている。つまり、複数の画素に対してそれぞれ個別に第２の電極１０５が設けられている。このため、以下の説明において第２の電極１０５を画素電極と称呼することもある。
【００３５】
第１の電極１０１は、光の透過率の高い導電部材、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）などのインジウムまたはスズを含む化合物、ＺｎＯなどの化合物から構成され得る。このような構成によれば、多くの光を光電変換層１０３に入射させることができ、光電変換部１０の感度を向上させることができる。なお、光を透過し得るように薄く形成されたポリシリコンまたは金属を第１の電極１０１として用いてもよい。金属の電気抵抗は低いため、金属を第１の電極１０１に用いた場合、さらなる低消費電力化および高速化を実現し得る。
【００３６】
第１のブロッキング層１０２は、光電変換層１０３に用いられる半導体と同じ種類であって、光電変換層１０３の不純物濃度よりも高い不純物濃度のＮ型あるいはＰ型の半導体を用いることができる。例えば、光電変換層１０３にアモルファスシリコン（以下、「ａ−Ｓｉ」と称する）が用いられる場合、第１のブロッキング層１０２に不純物濃度の高いＮ型あるいはＰ型のａ−Ｓｉが用いられる。後述するように不純物濃度の違いによりフェルミ準位の位置が異なるため、電子およびホールの一方に対してのみ、ポテンシャルバリアを形成し、電極から電荷が注入されるのを防止することができる。一方、反対の電荷に対しては注入を速やかに行うことが可能となる。
【００３７】
なお、光電変換層１０３、第１のブロッキング層１０２においてそれぞれ異なる材料（第１の半導体材料および第２の半導体材料）を用いた場合、ヘテロ接合が形成される。材料の違いによりバンドギャップが異なるため、電子およびホールのうち一方に対してのみ、ポテンシャルバリアを形成し、反対の電荷に対しては注入を速やかに行うことができる。
【００３８】
光電変換層１０３は、光電変換層１０３に入射した光を電荷に光電変換する。光電変換層１０３の少なくとも一部が光電変換の機能を持っていればよい。光電変換層１０３は、真性のａ−Ｓｉ、低濃度のＰ型のａ−Ｓｉ、低濃度のＮ型のａ−Ｓｉなどの半導体材料で形成され得る。あるいは、光電変換層１０３は化合物半導体材料で形成されてもよい。例えば、ＢＮ、ＧａＡｓ、ＧａＰ、ＡｌＳｂ、ＧａＡｌ、ＡｓＰなどのＩＩＩ−Ｖ族化合物半導体、ＣｄＳｅ、ＺｎＳ、ＨｄＴｅなどのＩＩ−ＶＩ族化合物半導体、ＰｂＳ、ＰｂＴｅ、ＣｕＯなどのＩＶ−ＶＩ族化合物半導体が挙げられる。あるいは、光電変換層１０３は、有機半導体材料で形成されてもよい。例えば、フラーレン、クマリン６（Ｃ６）、ローダミン６Ｇ（Ｒ６Ｇ）、亜鉛フタロシアニン（ＺｎＰｃ）、キナクリドン、フタロシアニン系化合物、ナフタロシアニン系化合物などを用いることができる。さらに、上述の半導体材料で構成された量子ドットを含む層を光電変換層１０３に用いることができる。量子ドットは、２０．０ｎｍ以下の粒径を有する粒子であることが望ましい。
【００３９】
光電変換層１０３が半導体材料で構成される場合、当該半導体材料は低濃度の不純物でドープされ、あるいは、当該半導体材料は真性半導体であることが好ましいい。このような構成によれば、光電変換層１０３に空乏層を十分に広げることができるため、高感度化、ノイズ低減などの効果を得ることができる。
【００４０】
第２のブロッキング層１０４は少なくとも光電変換層１０３と第２の電極１０５との間に配される。第２のブロッキング層１０４には、光電変換層１０３に用いられる半導体と同じ種類であって、光電変換層１０３に用いられる半導体よりも不純物濃度の高いＮ型あるいはＰ型の半導体を用いることができる。例えば、光電変換層１０３にａ−Ｓｉが用いられる場合、第１のブロッキング層１０２に不純物濃度の高いＮ型のａ−Ｓｉ、あるいは、不純物濃度の高いＰ型のａ−Ｓｉが用いられる。不純物濃度の違いによりフェルミ準位の位置が異なるため、電子およびホールのうち一方に対してのみ、ポテンシャルバリアを形成し、電極からの電荷の注入を防止することができる。
【００４１】
なお、光電変換層１０３とは異なる材料で第１のブロッキング層１０２を構成することにより、ヘテロ接合が形成されるようにしても良い。材料の違いによりバンドギャップが異なるため、電子およびホールのうち一方に対してのみ、ポテンシャルバリアを形成することができる。反対の電荷に対しては注入を速やかに行う構造にすることができる。
【００４２】
第１のブロッキング層１０２と第２のブロッキング層１０４は、光電変換部１０がダイオード特性を有するように構成される。すなわち、第１のブロッキング層１０２がＰ型の半導体から構成される場合、第２のブロッキング層１０４はＮ型の半導体から構成される。この場合、信号電荷は電子である。
【００４３】
第２の電極１０５は金属などの導電部材から構成される。第２の電極１０５には、配線を構成する導電部材、あるいは、外部と接続するためのパッド電極を構成する導電部材と同じ材料が用いられ得る。例えば、Ａｌ、Ｃｕ、ＴｉＮなどの材料を適宜用いることができる。このような構成によれば、第２の電極１０５と、配線を構成する導電部材、あるいは、パッド電極とを同時に形成することができる。従って、製造プロセスを簡略化することができる。
【００４４】
＜光電変換装置の動作＞
図６（ａ）、図６（ｂ）は光電変換部１０のダイオードのＩ−Ｖ特性を示している。図６（ｂ）は、図６（ａ）のＩ−Ｖ特性を、電流Ｉｄの絶対値の対数を縦軸にして書き直したものである。図６（ａ）において、縦軸は暗時の電流Ｉｄ、横軸は光電変換部１０に印加されるバイアス電圧Ｖｂを示している。電圧Ｖｆは順方向の立ち上がり電圧である。光電変換部１０にダイオードの逆バイアス電圧を印加することで、光電変換部１０は光電変換を行う（光電変換モード）。光電変換モードにおいて、信号電荷の蓄積も行われる。順バイアス条件のＡモード領域で、光電変換部１０はＡモード膜リセット（以下、単に「リセット」と称する）が行われ、フローティング・ゲート電極であるノードＢのリセットを行う。ここで、Ａモード領域は、立ち上がり電圧Ｖｆよりも高い順バイアス電圧を印加した場合における光電変換部１０の動作領域である。電圧０〜ＶｆのＢモード領域で、光電変換部１０は後述するグローバルシャッター動作を行う。本実施形態においては、光電変換部１０を光電変換のために利用するとともに、ダイオードスイッチとして動作させることで、リセットを行うことができる。
【００４５】
図７（ａ）、（ｂ）は、光電変換部１０におけるポテンシャルを模式的に示している。図７には、第１の電極１０１、第１のブロッキング層１０２、光電変換層１０３、第２のブロッキング層１０４、第２の電極１０５のエネルギーバンドが示されている。図７（ａ）、（ｂ）に示されたエネルギーバンドの縦方向は電子に対するポテンシャルを表しており、上方のエネルギー準位は電子に対するポテンシャルが高いことを示している。従って、下方のエネルギー準位は電圧が高いことを示すことになる。エネルギー準位Ｅｆ１、Ｅｆ２、Ｅｆ３、Ｅｆ４は、各電極におけるフェルミ準位を示している。第１のブロッキング層（反対電荷注入部）１０２、光電変換層１０３、第２のブロッキング層１０４に関しては、伝導帯と価電子帯との間のバンドギャップの関係が示されている。この構成により光電変換部１０はダイオードを形成する。信号電荷である電子に対しては、光電変換層１０３は空乏化されるのが望ましく、好適には完全空乏化されるのが望ましい。空乏化が不十分な場合、光電変換層１０３内に暗電荷（電子とホール）が存在し、光電変換中にも暗電荷の再結合による暗信号が増加してしまう。そのため光電変換モードでは、光電変換部を空乏化することにより、良好な光電変換特性を実現することができる。第１のブロッキング層１０２は、第１の電極１０１から電子が光電変換層１０３に注入することを防止（ブロッキング）している。また、第２のブロッキング層１０４は、第２の電極１０５からホールが光電変換層１０３に注入することを防止（ブロッキング）している。
【００４６】
図７（ａ）のエネルギーバンドは、図６（ａ）における光電変換（信号電荷蓄積）モードに対応し、光電変換部１０が光電変換を行い、信号電荷を第２の電極１０５に蓄積している状態を示している。光電変換によって生じた電子およびホールが、それぞれ黒丸および白丸で示されている。本実施形態では信号電荷は電子である。光電変換部１０が光電変換モード領域で動作するように、ＩＴＯからなる第１の電極１０１にバイアス電圧Ｖｓ１（例えば０Ｖ）が印加される。光電変換層１０３は空乏状態となり、光電変換層１０３は信号電荷の蓄積を開始する（図６（ｂ）の動作点Ｐ１）。このとき、光電変換層１０３で生成されたキャリアのうち電子は、バイアス電圧Ｖｂにより第２の電極１０５にドリフトし、所望の蓄積期間、信号電荷として蓄積される。これにより、ノードＢの電位は低下する。光電変換部１０は逆バイアス状態であり、第１のブロッキング層１０２により、電子が第１の電極１０１から光電変換層１０３に注入されない。信号蓄積が進むと、光電変換層１０３はフラットバンド状態に向かって変化し、図６（ｂ）において、動作点は矢印Ａで示される方向に移動する。飽和状態では、動作点はフラットバンド状態、つまりバイアス電圧Ｖｂが０Ｖとなるまで進む。一方、光電変換層１０３で発生したホールは、バイアス電圧Ｖｂにより、第１の電極１０１に向かってドリフトし、光電変換部１０の外部に排出される。このため、ホールは本実施形態においては画素信号には寄与しない。
【００４７】
図７（ｂ）のエネルギーバンドは、図６（ａ）におけるＡモード領域に対応し、光電変換部１０を介して第２の電極に蓄積された信号電荷をリセットしている状態を示す。光電変換部１０がＡモード領域で動作するように、第１の電極１０１にバイアス電圧Ｖｓ２が印加される。光電変換部１０は信号電荷のリセットを開始する（図６（ｂ）の動作点Ｐ２）。このとき、図７（ｂ）に示されるように、光電変換部１０には立ち上がり電圧Ｖｆ以上の順バイアス電圧が印加され、第１の電極１０１から光電変換層１０３に大量のホールが注入される。ホールはバイアス電圧Ｖｂにより第２の電極１０５へ速やかにドリフトし、第２の電極１０５に蓄積された信号電荷の電子と再結合をすることで、第２の電極１０５が所望の電位にリセットされる。第２の電極１０５のリセットにより、フローティング・ゲート電極、すなわちノードＢもリセットされる。このとき、ノードＢのリセット電圧をＶｆｇとすると、式（１）が成立する。
Ｖｂ＝Ｖｓ２−Ｖｆｇ≧Ｖｆ      （１）
【００４８】
例えば、図７（ａ）の光電変換モードで、光電変換層１０３が飽和状態となるまで信号蓄積を行った場合、光電変換層１０３はフラットバンドまで変化する。このときのノードＢの電圧を１Ｖとし、光電変換部１０の順方向の立ち上がり電圧Ｖｆを０．５Ｖとする。リセット開始のバイアス電圧Ｖｓ２を３．５Ｖとして、飽和状態からフローティング・ゲート電極リセットを行うと、バイアス電圧Ｖｂは式（２）で表される。
Ｖｂ＝３．５Ｖ−Ｖｆｇ≧０．５Ｖ      （２）
【００４９】
図６（ｂ）において、動作点Ｐ２からリセット動作が開始し、ノードＢの電位が上昇し始めると、バイアス電圧Ｖｂが低下する。これにより、式（２）に従い、注入ホールによる電流が減少し始め、光電変換部１０の動作点は図６（ｂ）の矢印Ｂで示される方向に移動する。ノードＢのリセット電圧Ｖｆｇが３Ｖになると、バイアス電圧Ｖｂは立ち上がり電圧Ｖｆとなることから、ほとんど電流が流れなくなり、リセット動作が終了する。このときノードＢはリセット電圧Ｖｆｇとして３Ｖに設定されることになる。
【００５０】
この後、再び第１の電極１０１にバイアス電圧Ｖｓ１を印加することで、光電変換部１０を光電変換（信号電荷蓄積）モードにすることができる。
【００５１】
本実施形態においては、ノードＢのリセットに光電変換部１０の順方向ダイオード特性を利用することで、信号電荷である電子の反対電荷であるホールを速やかに光電変換層１０３に注入している。第２の電極１０５においてホールを信号電荷と再結合させることで、高速なリセットを行うことができる。
【００５２】
なお、信号電荷にホールを用いた場合には、電子を注入することでホールと再結合させることにより、同様の効果を実現できる。また、リセット動作中に光電変換部１０に光が入射したとしても、リセット動作は妨げられない。この場合、図７（ｂ）のリセットモードでは、光生成した電子は第１の電極１０１に排出され、ホールは第２の電極１０５にドリフトするので、リセット動作をアシストする効果（光アシスト効果）を奏することができる。
【００５３】
図７では、第１のブロッキング層１０２、光電変換層１０３、第２のブロッキング層１０４は同種の半導体材料で形成され、ホモ接合を構成している。ホモ接合においてダイオード特性を実現するために、光電変換層１０３の不純物濃度と、第１のブロッキング層１０２および第２のブロッキング層１０４の不純物濃度とは互いに異なっている。例えば、第１のブロッキング層１０２はＰ型の半導体材料で形成され、光電変換層１０３はイントリンシックな半導体で形成され、第２のブロッキング層１０４がＮ型の半導体材料で形成される。図７において、第１の電極１０１と第１のブロッキング層１０２の間において、信号電荷に対するエネルギー障壁をＷ１、信号電荷のホールに対するエネルギー障壁をＷ２とする。また、第１のブロッキング層１０２のバンドギャップをＥｇとすると、以下の式（３）〜（５）を充足するように光電変換部１０を構成することが、本実施形態において望ましい。
Ｅｇ＝Ｗ１＋Ｗ２      （３）
０≦Ｗ２＜Ｗ１        （４）
Ｗ１＞Ｅｇ／２        （５）
【００５４】
エネルギー障壁Ｗ１を大きくすることで、光電変換モードにおいて、第１の電極１０１から信号電荷が注入されることを防止（ブロッキング）することができる。一般の光電変換膜は、光電変換にのみ用いられるため、エネルギー障壁Ｗ１を考慮してバンド構造を設計すれば足りる。一方、本実施形態における光電変換膜は、ダイオードの順方向特性を利用して信号電荷のリセットを行なっている。この場合、エネルギー障壁Ｗ２を小さくし、第１の電極１０１から光電変換層１０３に速やかに、信号電荷の反対電荷を注入する必要がある。このため、信号電荷として電子を利用する場合、光電変換層１０３として低濃度のＰ型半導体を利用することが好ましい。
【００５５】
従来技術（特許文献１：特開２０１１−１８７５４４号公報）の図４において、共通電極と光電変換層の間では、リセット時において上述の式（３）〜（５）が充足されない。従来技術においては、本実施形態のように第１の電極から光電変換層に信号電荷の反対電荷であるホールが注入されることはなく、本実施形態の原理でのリセット動作を行うことはできない。従来技術は、画素電極（第２の電極）に蓄積した電荷を、光電変換層を介して共通電極側に排出することでリセット動作を行うにすぎず、本実施形態の原理に基づくリセット動作を行っていない。このため、従来技術においては、リセット動作を高速に行なうことはできない。
【００５６】
＜変形例＞
図８は本実施形態における光電変換部１０の変形例のポテンシャルを模式的に示す。この変形例では、第１のブロッキング層（電荷注入部）１０２は設けられていない。代わりに、第１の電極１０１と光電変換層１０３のショットキー障壁により、第１のブロッキング層１０２の機能を実現している。図８においても、第１の電極１０１と光電変換層１０３の間に形成される信号電荷に対するエネルギー障壁Ｗ１、信号電荷のホールに対するエネルギー障壁Ｗ２と光電変換層１０３のバンドギャップＥｇ２の間には、上述の関係式（３）〜（５）が成立している。光電変換モードでは、第１の電極１０１から光電変換層１０３へはエネルギー障壁Ｗ１により、電子が注入されることはない。一方、信号電荷リセットモードでは、速やかに第１の電極１０１から光電変換層１０３に信号電荷と反対電荷であるホールが注入される。ホールは、第２の電極１０５に蓄積された信号電荷である電子と速やかに再結合し、リセットが行なわれる。
【００５７】
＜光電変換装置の駆動方法＞
次に、本実施形態による光電変換装置の駆動方法について説明する。図９は、本実施形態の光電変換装置に用いられる駆動信号のタイミングチャートを示している。図９には、ｎ行目とｎ＋１行目の２行分の信号の読み出し動作に対応した駆動信号が示されている。
【００５８】
駆動信号ｐＳＥＬ、駆動信号ｐＴＮ、駆動信号ｐＴＳがハイレベルの時に、対応するトランジスタまたはスイッチがオンする。駆動信号ｐＳＥＬ、駆動信号ｐＴＮ、駆動信号ｐＴＳがローレベルの時に、対応するトランジスタまたはスイッチがオフする。バイアス電圧Ｖｓは、バイアス電圧Ｖｓ１とバイアス電圧Ｖｓ２とを含む。駆動信号ｐＳＥＬ、駆動信号ｐＴＮ、駆動信号ｐＴＳ、バイアス電圧Ｖｓは行駆動回路２によって供給される。
【００５９】
本実施形態の光電変換装置の駆動では、いわゆるローリングシャッタ動作を行う。時刻ｔ１より前には、ｎ行目の画素１の光電変換部１０、および、ｎ＋１行目の画素１の光電変換部１０は信号電荷を蓄積している状態である。また、時刻ｔ１より前は、ｎ行目のバイアス電圧Ｖｓ（ｎ）およびｎ＋１行目のバイアス電圧Ｖｓ（ｎ＋１）はいずれもバイアス電圧Ｖｓ１である。
【００６０】
時刻ｔ１において、駆動信号ｐＳＥＬ（ｎ）がハイレベルになり、ｎ行目の画素１の選択トランジスタ１２がオンする。これにより、ｎ行目の画素１の増幅トランジスタ１１から、ノードＢに蓄積された光信号と増幅トランジスタ１１の閾値ばらつきによるノイズ信号とを含む画素信号Ｓが列信号線１５に出力される。
【００６１】
時刻ｔ２において、駆動信号ｐＴＳ（ｎ）がハイレベルになり、増幅器３０１によって増幅された画素信号Ｓが容量ＣＴＳ１に出力される。時刻ｔ３において、駆動信号ｐＴＳ（ｎ）がローレベルになった後においても、画素信号Ｓが容量ＣＴＳ１に保持される。
【００６２】
時刻ｔ４において、バイアス電圧Ｖｓ（ｎ）がバイアス電圧Ｖｓ１からバイアス電圧Ｖｓ２に遷移する。この時の光電変換部１０のエネルギーバンドの状態が、図７（ｂ）に示されている。続いて、時刻ｔ５において、バイアス電圧Ｖｓ（ｎ）がバイアス電圧Ｖｓ２からバイアス電圧Ｖｓ１に遷移する。この時の光電変換部１０のエネルギーバンドの状態が、図７（ａ）に示されている。時刻ｔ４から時刻ｔ５おいて、上述のとおりノードＢの信号電荷がリセットされ、光電変換部１０は光電変換モードになる。このとき、増幅トランジスタ１１は閾値ばらつきによるノイズを含む画素信号Ｎを選択トランジスタ１２を介して列信号線１５に出力する。
【００６３】
時刻ｔ６において、駆動信号ｐＴＮ（ｎ）がハイレベルになり、画素信号Ｎが容量ＣＴＮ１に出力される。時刻ｔ７において、駆動信号ｐＴＮ（ｎ）がローレベルになり、画素信号Ｎが容量ＣＴＮ１に保持される。光電変換部１０が光電変換モードになった状態で光が入射していると、光により電荷が生成され始めるので、時刻ｔ５と時刻ｔ６の間隔は短いことが望ましい。なお、バイアス電圧Ｖｓ（ｎ）がバイアス電圧Ｖｓ２に設定され、ノードＢがリセットされている状態（時刻ｔ４から時刻ｔ５）において、画素信号Ｎを容量ＣＴＮ１に保持してもよい。
【００６４】
この後、ｎ行目の画素１は、次のフレームの信号電荷の蓄積を開始する。信号電荷の蓄積中における光電変換部１０のエネルギーバンドの状態が図７（ａ）に示されている。
【００６５】
時刻ｔ８において、駆動信号ｐＳＥＬ（ｎ）がローレベルになり、選択トランジスタ１２がオフとなることで、ｎ行目の画素１から列回路３への画素信号の読み出しが終了する。続いて、時刻ｔ８〜ｔ１２（期間ＨＳＣＡＮ（ｎ））において、各列の駆動信号ＣＳＥＬ（ｍ）が順次、ハイレベルとなり、容量ＣＴＳ１から画素信号Ｓが水平出力線３１１に出力され、容量ＣＴＮ１から画素信号Ｎが水平出力線３１３に出力される。
【００６６】
すなわち、列回路３に読み出された画素信号Ｎと画素信号Ｓは列ごとに出力回路５に出力される。出力回路５は画素信号Ｓと画素信号Ｎとの差分をアナログ−デジタル変換回路６に出力する。これにより、閾値のばらつきなどによるノイズが除去された画素信号Ｓが得られる。
【００６７】
時刻ｔ１２において、駆動信号ｐＳＥＬ（ｎ＋１）がハイレベルになり、ｎ＋１行目の画素１の選択トランジスタ１２がオンする。以降、期間ＨＢＬＮＫ（ｎ＋１）において、ｎ＋１行目の画素１からの画素信号の読み出しが行われ、期間ＨＳＣＡＮ（ｎ＋１）において各列の画素信号が順次出力される。
【００６８】
本実施形態によれば、光電変換装置のダイオードの順方向特性を利用することにより、反対電荷を多量に注入することができ、信号電荷のリセットを高速に行うことができる。また、リセットトランジスタを設ける必要がないことから、リセットトランジスタに起因するｋＴＣノイズの影響を回避することができる。さらに、信号電荷を基板に蓄積する必要がないため、基板からの暗電流を抑制することができる。すなわち、本実施形態によれば、ノイズを低減しながら、高速のリセットを実現することが可能となる。
【００６９】
［第２の実施形態］
本発明の第２の実施形態を説明する。図１０は、本実施形態の光電変換装置の画素の構成を模式的に示している。図１と同じ機能を有する部分には、同じ符号を付してある。本実施形態における光電変換装置は、電圧制御回路が電圧を制御するノードが第１の実施形態と異なる。以下、第１の実施形態と異なる部分を中心に説明し、第１の実施形態と同じ部分については、その説明を省略する。
【００７０】
画素１は光電変換部１０、増幅トランジスタ１１、選択トランジスタ１２、容量１３を含む。本実施形態では、光電変換部１０の第１の電極１０１は電源ＶＳに接続される。電源ＶＳは、バイアス電圧Ｖｓを第１の電極１０１に供給する。
【００７１】
ノードＢには、容量１３の第１の端子が接続され、容量１３の第２の端子はノードＣに接続される。容量１３の第２の端子がノードＣに接続され、ノードＣには、電圧制御部１４からの電圧Ｖｄが供給される。画素１の他の構成、ならびに、光電変換部１０の構成は第１の実施形態と同じであるため、その説明を省略する。
【００７２】
本実施形態においては、電圧制御部１４が容量１３の第２の端子に印加する電圧Ｖｄを制御している。電圧Ｖｄを制御することにより、光電変換部１０の光電変換モード、信号電荷のリセットモードの制御が行われる。
【００７３】
ノードＣの電圧Ｖｄを制御することで、容量１３を介してノードＣと結合しているノードＢの電圧が制御される。
【００７４】
図１１は本実施形態の光電変換装置を模式的に示す回路ブロック図である。図２と同じ機能を有する部分には、同じ符号を付してある。
【００７５】
図１１において、光電変換部１０の第１の電極１０１の平面構造が模式的に示されている。第１の電極１０１は、図１０のノードＡに含まれる。図１１が示すように、複数の行および複数の列に含まれる複数の画素１の光電変換部１０は、共通の第１の電極１０１を含んで構成されている。第１の電極１０１には、バイアス電圧Ｖｓが供給される。行駆動回路２は電圧Ｖｄ（ｎ）、駆動信号ｐＳＥＬ（ｎ）を第ｎ行の画素１に供給する。電圧Ｖｄは容量１３の第２の端子（ノードＣ）に供給され、行ごとに独立して制御される。すなわち、行駆動回路２は電圧制御部７からの電圧Ｖｄを供給する行を選択する。また、駆動信号ｐＳＥＬ（ｎ）は選択された行の画素１における選択トランジスタ１２のゲートに供給される。このような構成により、複数の画素１を行ごとに駆動することができる。
【００７６】
本実施形態の列回路３、列駆動回路４、出力回路５、アナログ−デジタル変換回路６は第１の実施形態と同様に構成されている。
【００７７】
次に、本実施形態の光電変換装置の平面構造、断面構造を説明する。
図１２は、２行２列の行列状に配された４個の画素１の平面構造を模式的に示している。４個の画素１のうち１個の画素について平面構造が示されているが、その他の画素も同様に構造されている。
【００７８】
図１３は、図１２における破線Ｘ−Ｙに沿った光電変換装置の断面構造を模式的に示している。なお、図４、図５と同じ部分には、同じ符号を付してある。
【００７９】
容量１３は対向して配置された上部電極１３１、下部電極１３２を備え、配線層１０６に形成されている。下部電極１３２は、コンタクトプラグ１３３を介して導電部材１３４に接続されている。導電部材１３４は、電圧制御部１４からの電圧Ｖｄを供給する配線を構成する。本実施形態では、導電部材１３４が行ごとに配され、他の行の導電部材１３４とは電気的に絶縁されている。このような構成により、行ごとに独立して容量１３の第２の端子（ノードＣ）の電圧Ｖｄを制御することができる。他の構造は、第１の実施形態と同様であるため、その説明を省略する。
【００８０】
本実施形態における光電変換装置の制御方法は、基本的には第１の実施形態と同様である。バイアス電圧Ｖｓが０Ｖに固定され、光電変換モードでは電圧Ｖｄが電圧Ｖｄ１（５Ｖ）に設定され、信号電荷リセットモードでは電圧Ｖｄが電圧Ｖｄ２（−２Ｖ）に設定されるとする。行駆動回路２は光電変換モードにおいて電圧Ｖｄを電圧Ｖｄ１（５Ｖ）に設定する。この場合、光電変換部１０は光電変換モードでは容量素子とみなせる。光電変換部１０の容量値Ｃ１と容量１３の容量値Ｃ２とが同じ値の場合、ノードＢは容量分割された２．５Ｖとなる。光が照射され、信号電荷の電子がノードＢに蓄積するに従い、ノードＢの電位は低下する。また、行駆動回路２は、信号電荷のリセットモードにおいて電圧Ｖｄを電圧Ｖｄ２（−２Ｖ）に設定する。この場合、光電変換部１０にはキャリアが注入されているので、ノードＢは−２Ｖに設定される。第１の電極１０１からホールが注入されるに従い、ホールは蓄積された信号電荷の電子と再結合し、ノードＢがリセットされる。
【００８１】
本実施形態においても、光電変換装置のダイオードの順方向特性を利用することで、信号電荷の反対電荷を多量に注入することができ、信号電荷のリセットを高速に行うことができる。ｋＴＣノイズと基板からの暗電流を抑制しつつ、リセット動作を高速に行うことが可能となる。
【００８２】
［第３の実施形態］
本発明の第３の実施形態を説明する。本実施形態では、光電変換中に、図６（ａ）に示したＢモード領域において光電変換部１０を動作させることで、一括シャッター（グローバル電子シャッター）を実現する。光電変換部１０を含む画素１、光電変換装置の構成は、第１の実施形態と同様であるため、その説明を省略する。
【００８３】
図１４は本実施形態における光電変換部１０におけるポテンシャルを模式的に示している。図１４（ａ）は、図８（ａ）と同様に光電変換モードを示す。図１４（ｂ）は、図６（ａ）のＢモード領域のバイアスを印加した場合に相当し、一括シャッターモードを示す。このバイアス条件では第１の電極１０１からのホールの注入はほとんどなく、また光電変換層１０３に印加されるバイアスも小さい。このため、注入されたホールが第２の電極１０５（ノードＢ）に蓄積された信号電荷と再結合せず、リセットされることもない。また、光電変換層１０３で光生成された信号電荷の電子が、第２の電極１０５に蓄積されることもない。つまり、Ｂモード領域における膜リセットを行うことにより、光照射中も第２の電極１０５の信号電荷を保持することができる。本実施形態の動作を行うことで、全画素における同時の信号蓄積開始（一括リセット）と、信号蓄積終了（一括シャッター）とを行うことができ、グローバル電子シャッターを実現できる。なお、図１の画素１を用いた場合、ノードＢの信号読み出し中は、光電変換による信号電荷をノードＢに蓄積することは制限される。
【００８４】
本実施形態においても、光電変換装置のダイオードの順方向特性を利用することで、信号電荷のリセットを高速に行うことができる。また、一括電子シャッター機能を実現することが可能となる。
【００８５】
［第４の実施形態］
上述の実施形態における光電変換装置は種々の撮像システムに適用可能である。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星、監視カメラなどがあげられる。図１５に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。
【００８６】
図１５に示す撮像システムは、バリア１００１、レンズ１００２、絞り１００３、撮像装置（光電変換装置）１００４、信号処理部１００７、タイミング発生部１００８、全体制御・演算部１００９、メモリ部１０１０、記録媒体制御Ｉ／Ｆ部１０１１、記録媒体１０１２、外部Ｉ／Ｆ部１０１３を含む。バリア１００１はレンズを保護し、レンズ１００２は被写体の光学像を撮像装置１００４に結像させる。絞り１００３はレンズ１００２を通った光量を可変する。撮像装置１００４は上述の実施形態で説明した光電変換装置を備え、レンズ１００２により結像された光学像を画像データとして変換する。ここで、撮像装置１００４の半導体基板にはＡＤ変換部が形成されているものとする。信号処理部１００７は撮像装置１００４より出力された撮像データに各種の補正やデータを圧縮する。タイミング発生部１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力する。全体制御・演算部１００９はデジタルスチルカメラ全体を制御し、メモリ部１０１０は画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部１０１１は記録媒体１０１２に画像データの記録または読み出しを行うためのインターフェースであり、記録媒体１０１２は撮像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。外部Ｉ／Ｆ部１０１３は外部コンピュータ等と通信するためのインターフェースである。タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。
【００８７】
本実施形態では、撮像装置１００４とＡＤ変換部とが別の半導体基板に設けられた構成を説明した。しかし、撮像装置１００４とＡＤ変換部とが同一の半導体基板に形成されていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の半導体基板に形成されていてもよい。
【００８８】
また、それぞれの画素が第１の光電変換部と、第２の光電変換部を含んでもよい。信号処理部１００７は、第１の光電変換部で生じた電荷に基づく画素信号と、第２の光電変換部で生じた電荷に基づく画素信号とを処理し、撮像装置１００４から被写体までの距離情報を取得するように構成されてもよい。
【００８９】
撮像システムの実施形態において、撮像装置１００４には、上述の実施形態のいずれかの光電変換装置が用いられる。このような構成によれば、リセットトランジスタを用いずに、ノイズの低減された画像を取得することができる。
【００９０】
［第５の実施形態］
図１６（ａ）、図１６（ｂ）は、本発明の第５実施形態における車戴カメラに関する撮像システムの一例を示したものである。撮像システム２０００は、上述した実施形態の撮像装置（光電変換装置）１００４を有する。撮像システム２０００は、撮像装置１００４により取得された複数の画像データに対し、画像処理を行う画像処理部２０３０と、撮像システム２０００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部２０４０を有する。また、撮像システム２０００は、算出された視差に基づいて対象物までの距離を算出する距離計測部２０５０と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部２０６０とを有する。ここで、視差算出部２０４０、距離計測部２０５０は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部２０６０はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）によって実現されてもよいし、これらの組合せによって実現されてもよい。
【００９１】
撮像システム２０００は車両情報取得装置２３１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム２０００は、衝突判定部２０６０での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ２４１０が接続されている。また、撮像システム２０００は、衝突判定部２０６０での判定結果に基づいて、ドライバーへ警報を発する警報装置２４２０とも接続されている。例えば、衝突判定部２０６０の判定結果として衝突可能性が高い場合、制御ＥＣＵ２４１０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置２４２０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。撮像システム２０００は上述のように車両を制御する動作の制御を行う制御手段として機能する。
【００９２】
本実施形態では車両の周囲、例えば前方または後方を撮像システム２０００で撮像する。図１６（ｂ）に、車両前方（撮像範囲２５１０）を撮像する場合の撮像システムを示した。撮像制御手段としての車両情報取得装置２３１０が、上述の第１乃至第３の実施形態に記載した動作を行うように撮像システム２０００ないしは撮像装置１００４に指示を送る。撮像装置１００４の動作は、第１乃至第３の実施形態と同じなので、ここでは説明を省略する。このような構成により、測距の精度をより向上させることができる。
【００９３】
上述では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
【００９４】
［他の実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
【００９５】
上述の実施形態では、画素１のトランジスタをＮ型トランジスタにより構成する場合を想定して説明を行ったが、画素１のトランジスタをＰ型トランジスタにより構成するようにしてもよい。この場合、上述した各駆動信号のレベルは逆になる。また、画素１の回路構成は、図２に示したものに限定されるものではなく、適宜変更が可能である。例えば、画素１は、１画素に２つの光電変換部を有するデュアルピクセル構造であってもよい。
【００９６】
なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００９７】
１  画素
２  行選択回路
３  列回路
７  電圧制御部
１０  光電変換部
１０１  第１の電極
１０２  第１のブロッキング層（電荷注入部）
１０３  光電変換層
１０４  第２のブロッキング層
１０５  第２の電極
１１  増幅トランジスタ
１２  選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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