(57)【要約】【課題】サージを低減可能なスイッチング装置を提供する。【解決手段】ハイサイドトランジスタＱｈ１は、高電位側電源ノードＶＣＣと中間ノードＮＤ１の間に結合され、還流ダイオードＤｌ１は、低電位側電源ノードＶＳＳと中間ノードＮＤ１の間に結合され、ハイサイドトランジスタＱｈ１がオフの際の還流経路を構築する。電源供給線ＬＮｓ１は、高電位側電源ノードＶＣＣとハイサイドトランジスタＱｈ１の一端とを結合する。サージ還流素子ＤＥＶｈ１は、一方向へ電流を流し、サージ還流線ＬＮｒ１は、ハイサイドトランジスタＱｈ１の一端をサージ還流素子ＤＥＶｈ１を介して高電位側電源ノードＶＣＣへ結合し、ハイサイドトランジスタＱｈ１の一端で生じたサージを高電位側電源ノードＶＣＣに向けて還流する。【選択図】図１
2018093636.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源ノード、第２の電源ノード、および中間ノードと、
前記第１の電源ノードと前記中間ノードの間に結合されるスイッチングトランジスタと、
前記第２の電源ノードと前記中間ノードの間に結合され、前記スイッチングトランジスタがオフの際の還流経路を構築する還流素子と、
前記第１の電源ノードと前記スイッチングトランジスタの一端とを結合する電源供給線と、
一方向へ電流を流すサージ還流素子と、
前記スイッチングトランジスタの一端を前記サージ還流素子を介して前記第１の電源ノードへ結合し、前記スイッチングトランジスタの一端で生じたサージを前記第１の電源ノードに向けて還流するサージ還流線と、
を有する、
スイッチング装置。
【請求項２】
請求項１記載のスイッチング装置において、
前記サージ還流素子は、ダイオードまたはダイオード接続のトランジスタである、
スイッチング装置。
【請求項３】
請求項２記載のスイッチング装置において、
さらに、前記サージ還流線における前記サージ還流素子と前記第１の電源ノードの間の区間と、前記電源供給線とを結合する単数または複数のコンデンサを有する、
スイッチング装置。
【請求項４】
請求項３記載のスイッチング装置において、
前記サージ還流線の寄生インダクタンスは、前記電源供給線の寄生インダクタンスよりも小さい、
スイッチング装置。
【請求項５】
請求項２記載のスイッチング装置において、
前記スイッチングトランジスタは、ＧａＮトランジスタまたはＳｉＣトランジスタである、
スイッチング装置。
【請求項６】
請求項２記載のスイッチング装置において、
前記サージ還流線の寄生インダクタンスは、前記電源供給線の寄生インダクタンスよりも小さい、
スイッチング装置。
【請求項７】
第１の電源ノード、第２の電源ノード、および中間ノードを備える配線基板と、
前記配線基板に、前記第１の電源ノードと前記中間ノードの間に結合されるように実装されるスイッチングトランジスタと、
前記配線基板に、前記第２の電源ノードと前記中間ノードの間に結合されるように実装され、前記スイッチングトランジスタがオフの際の還流経路を構築する還流素子と、
前記配線基板で形成され、前記第１の電源ノードと前記スイッチングトランジスタの一端とを結合する電源供給線と、
前記配線基板に実装され、一方向へ電流を流すサージ還流素子と、
前記配線基板で形成され、前記スイッチングトランジスタの一端を前記サージ還流素子を介して前記第１の電源ノードへ結合し、前記スイッチングトランジスタの一端で生じたサージを前記第１の電源ノードに向けて還流するサージ還流線と、
を有する、
スイッチング装置。
【請求項８】
請求項７記載のスイッチング装置において、
前記サージ還流素子は、ダイオードまたはダイオード接続のトランジスタである、
スイッチング装置。
【請求項９】
請求項８記載のスイッチング装置において、
前記サージ還流線は、前記電源供給線と並行に配置される、
スイッチング装置。
【請求項１０】
請求項９記載のスイッチング装置において、
さらに、前記配線基板には、前記サージ還流線における前記サージ還流素子と前記第１の電源ノードの間の区間と、前記電源供給線とを結合する単数または複数のコンデンサが実装される、
スイッチング装置。
【請求項１１】
請求項１０記載のスイッチング装置において、
前記サージ還流線の断面積は、前記電源供給線の断面積よりも大きい、
スイッチング装置。
【請求項１２】
請求項１１記載のスイッチング装置において、
前記電源供給線は、前記配線基板の第１の配線層で形成され、
前記サージ還流線は、前記配線基板における前記第１の配線層とは異なる第２の配線層で形成され、
前記配線基板を平面で透過的に見た場合で、前記第２の配線層での前記サージ還流線の形成領域を第１の形成領域とした場合、前記第１の配線層の前記電源供給線は、前記第１の形成領域の一部の領域に重複する形で配置される、
スイッチング装置。
【請求項１３】
請求項１２記載のスイッチング装置において、
前記サージ還流線は、さらに、前記第１の配線層でも形成され、
前記配線基板を平面で透過的に見た場合、前記第１の配線層の前記サージ還流線は、前記第１の形成領域における前記電源供給線を除く領域に重複する形で配置され、
前記第１の配線層の前記サージ還流線と前記第２の配線層の前記サージ還流線は、スルーホールで結合される、
スイッチング装置。
【請求項１４】
請求項１２記載のスイッチング装置において、
前記第１の配線層と前記第２の配線層は、絶縁層を挟んで隣接する配線層である、
スイッチング装置。
【請求項１５】
請求項８記載のスイッチング装置において、
前記スイッチングトランジスタは、ＧａＮトランジスタまたはＳｉＣトランジスタである、
スイッチング装置。
【請求項１６】
請求項９記載のスイッチング装置において、
前記サージ還流線の断面積は、前記電源供給線の断面積よりも大きい、
スイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング装置に関し、例えば、パワーエレクトロニクスで使用されるコンバータ装置やインバータ装置等の技術に関する。
【背景技術】
【０００２】
特許文献１には、三相インバータやＨブリッジ回路において、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のターンオフ時のサージ電圧を低減する技術が示される。具体的には、２個のＭＯＳＦＥＴからなる直列回路の一端となる電源端子と他端となる電源端子との間に、スナバ回路（コンデンサ）が接続される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−６６３４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、三相インバータやＨブリッジ回路等のスイッチング装置における２個の電源端子は、各素子の実装形態等に応じて、必ずしも近接配置が可能であるとは限らない。２個の電源端子間にある程度の距離が存在する場合、特許文献１のスナバ回路を用いると、２個の電源端子間を接続する引き回し配線に比較的大きな寄生インダクタンス成分が含まれることになる。
【０００５】
この場合、サージ発生に応じたスナバ回路（コンデンサ）への充放電電流は、引き回し配線の寄生インダクタンス成分によって阻害されるため、サージ低減効果が不十分となる恐れがある。特に、スイッチング装置で用いられるパワートランジスタに、ＧａＮ（窒化ガリウム）トランジスタやＳｉＣ（炭化ケイ素）トランジスタ等の高速トランジスタを適用した場合、コンデンサへ、より大きな充放電電流をより短い期間に流す必要性が生じるため、サージ低減効果は、より得られ難くなる。
【０００６】
後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によるスイッチング装置は、スイッチングトランジスタ、還流素子および電源供給線に加えて、サージ還流素子およびサージ還流線を備える。スイッチングトランジスタは、第１の電源ノードと中間ノードの間に結合され、還流素子は、第２の電源ノードと中間ノードの間に結合され、スイッチングトランジスタがオフの際の還流経路を構築する。電源供給線は、第１の電源ノードとスイッチングトランジスタの一端とを結合する。サージ還流素子は、一方向へ電流を流し、サージ還流線は、スイッチングトランジスタの一端をサージ還流素子を介して第１の電源ノードへ結合し、スイッチングトランジスタの一端で生じたサージを第１の電源ノードに向けて還流する。
【発明の効果】
【０００８】
前記一実施の形態によれば、サージの低減が実現可能になる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１によるスイッチング装置において、主要部の構成例および動作例を示す概略図である。
【図２】図１におけるサージ還流線周りの模式的なレイアウト構成例を示す概念図である。
【図３Ａ】本発明の実施の形態２によるスイッチング装置において、前提となる問題点を示す説明図である。
【図３Ｂ】本発明の実施の形態２によるスイッチング装置において、一部の構成例および動作例を示す概略図である。
【図４Ａ】本発明の実施の形態３によるスイッチング装置において、前提となる問題点を示す説明図である。
【図４Ｂ】本発明の実施の形態３によるスイッチング装置において、一部の構成例および動作例を示す概略図である。
【図５】本発明の実施の形態３によるスイッチング装置において、一部の構成例および動作例を示す概略図である。
【図６】本発明の実施の形態４によるスイッチング装置において、主要部の構成例を示す概略図である。
【図７Ａ】図６におけるスイッチング回路の概略的な実装構成例を示す平面図である。
【図７Ｂ】図７ＡにおけるＡ−Ａ’間の構成例を示す断面図である。
【図８】図６のスイッチング回路において、各アームのトランジスタの構造例を示す断面図である。
【図９】本発明の実施の形態５によるスイッチング装置において、主要部の構成例を示す概略図である。
【図１０】本発明の比較例となるスイッチング装置において、主要部の構成例および動作例を示す概略図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
（実施の形態１）
《スイッチング装置（比較例）の概略および問題点》
まず、実施の形態１のスイッチング装置の説明に先立ち、比較例となるスイッチング装置について説明する。図１０は、本発明の比較例となるスイッチング装置において、主要部の構成例および動作例を示す概略図である。図１０に示すスイッチング装置は、スイッチング回路ＳＷＣ’と、ドライバ装置ＤＶＩＣと、ブートストラップ回路ＢＳＴと、負荷装置ＬＯＤとを備える。スイッチング回路ＳＷＣ’は、この例では、ハイサイドトランジスタＱｈ１，Ｑｈ２およびロウサイドトランジスタＱｌ１，Ｑｌ２を含んだＨブリッジ回路となっており、ＤＣ／ＡＣ変換回路として機能する。
【００１４】
ハイサイドトランジスタＱｈ１，Ｑｈ２およびロウサイドトランジスタＱｌ１，Ｑｌ２は、必ずしも限定はされないが、ＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＧａＮトランジスタ、ＳｉＣトランジスタのいずれかで構成される。この場合、各トランジスタは、ゲート、ソース（又はエミッタ）およびドレイン（又はコレクタ）の３端子を備えるが、明細書では、説明の便宜上、ゲート、ソースおよびドレインを備えるものとする。
【００１５】
ハイサイドトランジスタＱｈ１，Ｑｈ２は、それぞれ、高電位用電源ノードＶＣＣと中間ノードＮＤ１，ＮＤ２との間に、高電位用電源ノードＶＣＣ側をドレイン、中間ノードＮＤ１，ＮＤ２側をソースとして結合される。ロウサイドトランジスタＱｌ１，Ｑｌ２は、それぞれ、低電位用電源ノードＶＳＳと中間ノードＮＤ１，ＮＤ２との間に、中間ノードＮＤ１，ＮＤ２側をドレイン、低電位用電源ノードＶＳＳ側をソースとして結合される。ロウサイドトランジスタＱｌ１，Ｑｌ２には、それぞれ、還流ダイオードＤｌ１，Ｄｌ２が並列に結合される。明細書では、高電位用電源ノードＶＣＣの電圧をＶＣＣレベル、低電位用電源ノードＶＳＳの電圧をＶＳＳレベルと称する。例えば、ＶＳＳレベルを０Ｖとして、ＶＣＣレベルは、数１０Ｖや数１００Ｖ等であり、場合によっては１０００Ｖを超える場合もある。
【００１６】
負荷装置ＬＯＤは、中間ノードＮＤ１，ＮＤ２に結合され、代表的にはモータ等である。ここで、ロウサイドトランジスタＱｌ２をオンに駆動した状態で、ハイサイドトランジスタＱｈ１のゲートをＰＷＭ（Pulse Width Modulation）信号を用いてスイッチング制御する場合を想定する。このように、ＰＷＭ信号によってスイッチング制御されるトランジスタは、スイッチングトランジスタ等と呼ばれる。
【００１７】
ハイサイドトランジスタ（スイッチングトランジスタ）Ｑｈ１がオンの期間では、ＶＣＣ→Ｑｈ１→ＮＤ１→ＬＯＤ→ＮＤ２→Ｑｌ２→ＶＳＳの駆動経路ＤＰＨで駆動電流が流れる。一方、ハイサイドトランジスタＱｈ１がオフの期間では、負荷装置ＬＯＤ（等価的にはコイル）を起電力として、ＮＤ２→Ｑｌ２→Ｄｌ１→ＮＤ１→ＬＯＤの還流経路ＲＰＨで還流電流が流れる。ダイオードＤｌ１は、このような還流経路ＲＰＨを構築する還流素子となる。負荷装置ＬＯＤがモータの場合、このような動作により、モータは正回転する。
【００１８】
なお、このような動作の際には、ダイオードＤｌ１に加えてロウサイドトランジスタＱｌ１も還流素子として機能させるため、ハイサイドトランジスタＱｈ１およびロウサイドトランジスタＱｌ１を相補のＰＷＭ信号で制御してもよい（所謂、同期整流を行ってもよい）。また、モータを逆回転させる場合（すなわちノードＮＤ２からノードＮＤ１へ電流を流す場合）には、同様にして、ロウサイドトランジスタＱｌ１をオンに駆動した状態で、ハイサイドトランジスタ（スイッチングトランジスタ）Ｑｈ２のゲートをＰＷＭ信号を用いてスイッチング制御すればよい。
【００１９】
ドライバ装置ＤＶＩＣは、ハイサイドトランジスタＱｈ１およびロウサイドトランジスタＱｌ１のゲートを、それぞれ、ゲート抵抗素子Ｒｇｈ１，Ｒｇｌ１を介して駆動する。ゲート抵抗素子Ｒｇｈ１，Ｒｇｌ１は、トランジスタのスイッチング期間を制御する役割や、発振を防止する役割等を担う。図１０では省略されているが、ハイサイドトランジスタＱｈ２およびロウサイドトランジスタＱｌ２のゲートも、同様にして駆動される。
【００２０】
ブートストラップ回路ＢＳＴは、ブートストラップダイオードＤｂおよびブートストラップコンデンサＣｂを備え、ドライバ装置ＤＶＩＣがハイサイドトランジスタＱｈ１をオンに駆動する際のゲート電圧を生成する。具体的には、ブートストラップコンデンサＣｂには、還流経路ＲＰＨの期間で、ノードＮＤ１の電圧（ここでは略ＶＳＳレベル）を基準として、ブートストラップダイオードＤｂを介してゲート電圧Ｖｇ（例えば１５Ｖ等）が保持される。ドライバ装置ＤＶＩＣは、駆動経路ＤＰＨの期間で、ノードＮＤ１の電圧（ここでは略ＶＣＣレベル）を基準に当該ブートストラップコンデンサＣｂに保持されたゲート電圧ＶｇでハイサイドトランジスタＱｈ１をオンに駆動する。
【００２１】
このような構成において、例えば、ハイサイドトランジスタＱｈ１，Ｑｈ２およびロウサイドトランジスタＱｌ１，Ｑｌ２のそれぞれがディスクリート部品としてプリント基板等の配線基板上に実装される場合を想定する。この場合、実際には、高電位用電源ノードＶＣＣと、ハイサイドトランジスタＱｈ１，Ｑｈ２のドレインとの間は、それぞれ、配線基板上の配線を主とする電源供給線ＬＮｓ１，ＬＮｓ２によって結合され、当該電源供給線ＬＮｓ１，ＬＮｓ２は、それぞれ、寄生インダクタンスＬｐ１，Ｌｐ２を有する。
【００２２】
そうすると、例えば、ハイサイドトランジスタＱｈ１がオンからオフに遷移する際（すなわち駆動経路ＤＰＨから還流経路ＲＰＨへ切り替わる際）に、寄生インダクタンスＬｐ１によって、高電位用電源ノードＶＣＣを基準としてハイサイドトランジスタＱｈ１のドレインに、式（１）に示されようなサージ電圧ΔＶが生じ得る。式（１）において、ΔＩは駆動電流値であり、Δｔはスイッチング時間である。
【００２３】
ΔＶ＝Ｌｐ１×ΔＩ／Δt      （１）
そこで、図１０のスイッチング回路ＳＷＣ’では、当該サージ電圧ΔＶを吸収するため、ハイサイドトランジスタＱｈ１のドレインとロウサイドトランジスタＱｌ１のソースとの間がスナバ回路（コンデンサＣｓ１）を介して結合される。同様に、ハイサイドトランジスタＱｈ２のドレインとロウサイドトランジスタＱｌ２のソースとの間がスナバ回路（コンデンサＣｓ２）を介して結合される。
【００２４】
しかし、実際には、例えば、ハイサイドトランジスタＱｈ１のドレインとロウサイドトランジスタＱｌ１のソースとの間には、実装の都合等により、ある程度の距離が必要とされる場合があるため、この引き回し配線にも、寄生インダクタンスＬｐ３，Ｌｐ４が存在する。その結果、コンデンサＣｓ１への充放電電流は、当該引き回し配線の寄生インダクタンスＬｐ３，Ｌｐ４によって阻害されるため、サージ低減効果が不十分となる恐れがある。
【００２５】
特に、ハイサイドトランジスタＱｈ１が、例えばＩＧＢＴ等からＧａＮトランジスタやＳｉＣトランジスタ等の高速トランジスタに置き換わった場合に、このような問題がより顕著となる。例えば、ＩＧＢＴでのスイッチング時間が４０ｎｓであった場合、高速トランジスタを適用した場合のスイッチング時間は４ｎｓ（１０倍の速さ）等になり、サージ電圧ΔＶは１０倍となる。コンデンサＣｓ１によってサージ電圧ΔＶを吸収するためには、コンデンサＣｓ１を、１０倍の電流かつ４ｎｓという短い時間で充電する必要があるが、このような動作は、寄生インダクタンスＬｐ３，Ｌｐ４により急峻な電流変化が阻害されるため実現困難となり得る。
【００２６】
《スイッチング装置（実施の形態１）の概略》
図１は、本発明の実施の形態１によるスイッチング装置において、主要部の構成例および動作例を示す概略図である。図１に示すスイッチング装置は、図１０の構成例と比較して、スイッチング回路ＳＷＣ内に、コンデンサＣｓ１，Ｃｓ２の引き回し配線の代わりに、サージ還流線ＬＮｒ１，ＬＮｒ２およびサージ還流素子ＤＥＶｈ１，ＤＥＶｈ２を備えている。サージ還流素子ＤＥＶｈ１，ＤＥＶｈ２は、一方向へ電流を流す素子であり、例えば、ダイオードＤｒまたはダイオード接続（ドレイン・ゲート間短絡）のトランジスタＱｄである。
【００２７】
サージ還流線ＬＮｒ１は、ハイサイドトランジスタ（スイッチングトランジスタ）Ｑｈ１のドレインをサージ還流素子ＤＥＶｈ１を介して高電位側電源ノードＶＣＣへ結合し、図１０で述べたような、ハイサイドトランジスタＱｈ１のドレインで生じたサージ電圧ΔＶを高電位側電源ノードＶＣＣに向けて還流する。同様に、サージ還流線ＬＮｒ２は、ハイサイドトランジスタ（スイッチングトランジスタ）Ｑｈ２のドレインをサージ還流素子ＤＥＶｈ２を介して高電位側電源ノードＶＣＣへ結合し、ハイサイドトランジスタＱｈ２のドレインで生じたサージ電圧ΔＶを高電位側電源ノードＶＣＣに向けて還流する。
【００２８】
このような構成により、図１に示されるように、例えば、電源供給線ＬＮｓ１の寄生インダクタンスＬｐ１で生じたサージ電圧ΔＶをサージ還流線ＬＮｒ１を介して高電位側電源ノードＶＣＣに向けて還流するサージ還流経路ＳＲＰＨが構築される。この際に、サージ還流素子ＤＥＶｈ１となるダイオードＤｒは、ハイサイドトランジスタＱｈ１のドレインにアノードが、高電位側電源ノードＶＣＣにカソードが結合されるため、順方向バイアスとなる。
【００２９】
一方、当該ダイオードＤｒは、図１０に示した駆動経路ＤＰＨの期間では逆方向バイアスとなるため、サージ還流線ＬＮｒ１は、電源供給線としては機能しない。また、サージ還流素子ＤＥＶｈ１，ＤＥＶｈ２は、サージ電圧ΔＶを高電位側電源ノードＶＣＣへ高速に還流することが望ましいため、必ずしも限定はされないが、ＳｉＣのショットキーダイオードや、ダイオード接続のＳｉＣトランジスタまたはＧａＮトランジスタ等で構成される。
【００３０】
図２は、図１におけるサージ還流線周りの模式的なレイアウト構成例を示す概念図である。図２では、例えば、配線基板ＰＣＢに、高電位側電源ノードＶＣＣが設けられ、当該高電位側電源ノードＶＣＣからハイサイドトランジスタＱｈ１の外部端子（ドレイン端子）ＰＮに向けて電源供給線ＬＮｓ１が引き回されている。ここで、高電位側電源ノードＶＣＣとは、実質的に寄生インダクタンスを無視できる箇所を意味する。
【００３１】
具体的には、例えば、配線基板ＰＣＢ上に、ＶＣＣレベルを保持するコンデンサＣｖが実装されるような場合、高電位側電源ノードＶＣＣは、基本的には、当該コンデンサＣｖの一端となる。ただし、仮に、当該コンデンサＣｖの一端が、図２に示されるように、寄生インダクタンスを無視できる広大な配線パターン等に結合されるような場合、当該配線パターンを含めて高電位側電源ノードＶＣＣとなる。
【００３２】
一方、電源供給線ＬＮｓ１は、実質的に寄生インダクタンスを無視できない配線を意味する。サージ還流線ＬＮｒ１は、ハイサイドトランジスタＱｈ１の外部端子ＰＮと、このような高電位側電源ノードＶＣＣとを、サージ還流素子ＤＥＶｈ１を介して結合する。サージ還流素子ＤＥＶｈ１は、例えば、ディスクリート部品として、配線基板ＰＣＢに実装される。
【００３３】
《実施の形態１の主要な効果》
以上、実施の形態１のスイッチング装置を用いることで、代表的には、サージの低減が実現可能になる。当該効果は、特に、ハイサイドトランジスタＱｈ１，Ｑｈ２がＧａＮトランジスタやＳｉＣトランジスタ等の高速トランジスタである場合により顕著となる。具体的に説明すると、図１０の構成例では、ハイサイドトランジスタＱｈ１のドレインをロウサイドトランジスタＱｌ１のソースへ引き回す必要があるが、図１の構成例では、ハイサイドトランジスタＱｈ１のドレインを高電位側電源ノードＶＣＣへ引き回せばよい。このため、図１の構成例は、図１０の構成例と比較して当該引き回し配線（すなわちサージ還流線ＬＮｒ１）の配線長を短くできる。その結果、サージ還流線ＬＮｒ１の寄生インダクタンスも小さくでき、サージ電圧ΔＶを高電位側電源ノードＶＣＣに向けて還流する際の寄生インダクタンスによる阻害の影響を小さくすることが可能になる。
【００３４】
（実施の形態２）
《スイッチング装置（実施の形態２）の概略》
図３Ａは、本発明の実施の形態２によるスイッチング装置において、前提となる問題点を示す説明図である。図３Ｂは、本発明の実施の形態２によるスイッチング装置において、一部の構成例および動作例を示す概略図である。図３Ａには、図１に示したスイッチング回路ＳＷＣにおけるハイサイドトランジスタＱｈ１周りの構成が抽出して示されている。実施の形態１で述べたように、図３Ａのスイッチング回路ＳＷＣを用いると、サージ還流線ＬＮｒ１の配線長を短くできるため、図１０の構成例と比較して、サージの低減が実現可能になる。
【００３５】
ただし、より厳密には、サージ還流線ＬＮｒ１にも寄生インダクタンスＬｐ１ｒが存在する。このため、サージ電圧ΔＶをサージ還流線ＬＮｒ１を介して還流する際に、図１０の構成例ほどではないものの、寄生インダクタンスＬｐ１ｒによる阻害が生じる恐れがある。すなわち、寄生インダクタンスＬｐ１ｒは、サージ還流線ＬＮｒ１における高電位側電源ノードＶＣＣに向けた電流の流れを阻害するような逆起電圧を発生する。
【００３６】
そこで、図３Ｂに示されるように、実施の形態２のスイッチング装置におけるスイッチング回路ＳＷＣ１は、サージ還流線ＬＮｒ１におけるサージ還流素子ＤＥＶｈ１と高電位側電源ノードＶＣＣの間の区間と、電源供給線ＬＮｓ１とを結合する単数または複数（この例では複数）のコンデンサＣｒ［１］，Ｃｒ［２］，…を有する。また、サージ還流線ＬＮｒ１は、例えば、図２に示されるような配線基板ＰＣＢ上で、電源供給線ＬＮｓ１と並行に近接して配置される。なお、図示は省略されているが、ハイサイドトランジスタＱｈ２周りの構成も、図３Ｂと同様である。
【００３７】
《実施の形態２の主要な効果》
以上、実施の形態２のスイッチング装置を用いることで、実施の形態１の場合と比較して、サージの更なる低減が実現可能になる。具体的に説明すると、まず、図３Ｂに示されるように、コンデンサＣｒ［１］，Ｃｒ［２］，…によるバイパス経路に伴い、高電位側電源ノードＶＣＣまで戻らないサージ還流経路ＳＲＰＨ１を構築することが可能になる。サージ還流経路ＳＲＰＨ１では、サージ電圧ΔＶに応じた大きな電流を高速に流すことができ、その過程で、サージは、コンデンサＣｒ［１］，Ｃｒ［２］，…に吸収されると共に、サージ還流素子ＤＥＶｈ１によって熱に変換される。その結果、寄生インダクタンスＬｐ１ｒがある程度存在する場合であっても、サージを低減することが可能になる。
【００３８】
さらには、サージ還流線ＬＮｒ１と電源供給線ＬＮｓ１とが並行に近接して配置されることで、互いの電流に伴う磁界が打ち消し合い、実効的な２つの寄生インダクタンスＬｐ１，Ｌｐ１ｒを共に小さくすることが可能になる。実効的な寄生インダクタンスＬｐ１が小さくなると、発生するサージ電圧ΔＶ自体も小さくなる。
【００３９】
（実施の形態３）
《スイッチング装置（実施の形態３）の概略》
図４Ａは、本発明の実施の形態３によるスイッチング装置において、前提となる問題点を示す説明図である。図４Ｂは、本発明の実施の形態３によるスイッチング装置において、一部の構成例および動作例を示す概略図である。図４Ａには、図３Ｂに示したスイッチング回路ＳＷＣ１において、仮に、電源供給線ＬＮｓ１の寄生インダクタンスＬｓと、サージ還流線ＬＮｒ１の寄生インダクタンスＬｒとが等しい場合の等価回路が示される。
【００４０】
ここで、ハイサイドトランジスタＱｈ１のオンからオフへの遷移に伴い、サージ還流経路が構築される状況について考える。電源供給線ＬＮｓ１に流れる電流を‘Ｉｓ’とし、電流‘Ｉｓ’の減少率を“ΔＩｓ／Δｔ”とすると、電源供給線ＬＮｓ１には、式（２）のサージ電圧（逆起電圧）ΔＶｓが発生する。一方、サージ還流線ＬＮｒ１に流れる電流を‘Ｉｒ’とし、電流‘Ｉｒ’の増加率を“ΔＩｒ／Δｔ”とすると、サージ還流線ＬＮｒ１には、式（３）の逆起電圧ΔＶｒが発生する。
【００４１】
ΔＶｓ＝Ｌｓ×ΔＩｓ／Δｔ      （２）
ΔＶｒ＝Ｌｒ×ΔＩｒ／Δｔ      （３）
寄生インダクタンスＬｓと寄生インダクタンスＬｒとが等しく、かつ電流‘Ｉｓ’と電流‘Ｉｒ’とが等しい場合、式（２）の逆起電圧ΔＶｓと式（３）の逆起電圧ΔＶｒは等しくなる。この場合、電源供給線ＬＮｓ１とサージ還流線ＬＮｒ１との間に電位差が生じず、サージ還流経路自体が十分に構築されない（すなわち、サージ還流素子ＤＥＶｈ１が順方向バイアスとならず、電流‘Ｉｓ’をそのまま電流‘Ｉｒ’として流せない）恐れがある。
【００４２】
そこで、図４Ｂに示されるように、実施の形態３のスイッチング装置におけるスイッチング回路ＳＷＣ２は、サージ還流線ＬＮｒ１の寄生インダクタンスＬｒが、電源供給線ＬＮｓ１の寄生インダクタンスＬｓよりも小さくなるように構成される。具体的には、例えば、図２の配線基板ＰＣＢにおいて、サージ還流線ＬＮｒ１の断面積が、電源供給線ＬＮｓ１の断面積よりも大きくなるように構成される。配線の厚さが均一である前提で、断面積を変える方法として、例えば、配線幅を変える方法や、同一の配線幅で配線の本数を変える方法等が挙げられる。なお、図示は省略されているが、ハイサイドトランジスタＱｈ２周りの構成も、図４Ｂと同様である。
【００４３】
図５は、本発明の実施の形態３によるスイッチング装置において、一部の構成例および動作例を示す概略図である。図５に示されるように、図４Ｂのような構成は、ハイサイドトランジスタＱｈ１に限らず、ロウサイドトランジスタＱｌ１に適用することも可能である。例えば、図１０を参照して、３相インバータ等のスイッチング装置では、ハイサイドトランジスタＱｈ２がオンに駆動された状態で、ロウサイドトランジスタＱｌ１がＰＷＭ信号によってスイッチング制御されるような場合がある。この場合、還流経路ＲＰＨは、ハイサイドの経路（ハイサイドトランジスタの還流ダイオード（図１０には不図示）を介する経路）に構築される。
【００４４】
図５において、ロウサイドトランジスタＱｌ１がオンからオフに遷移すると、寄生インダクタンスＬｓによって電流“Ｉｓ”を流し続けようとする逆起電圧が生じる結果、ロウサイドトランジスタＱｌ１のソースに、サージ電圧が発生する。図５の構成例を用いると、このようなサージは、サージ還流素子ＤＥＶｌ１を含むサージ還流線ＬＮｒ１を介して低電位側電源ノードＶＳＳに向けて還流される。サージ還流素子ＤＥＶｌ１（例えばダイオード）は、ロウサイドトランジスタＱｌ１のソースにカソードが、低電位側電源ノードＶＳＳにアノードが結合される。なお、実施の形態１および２の場合も同様に、ロウサイドにサージ還流経路を設けてもよい。
【００４５】
《実施の形態３の主要な効果》
以上、実施の形態３のスイッチング装置を用いることで、実施の形態２で述べたサージの低減効果をより確実に得ることが可能になる。具体的には、逆起電圧ΔＶｒを逆起電圧ΔＶｓよりも小さくすることができるため、サージ還流素子ＤＥＶｈ１が順方向バイアスとなり、単数または複数のコンデンサＣｒを経由したサージ還流経路ＳＲＰＨ１をより確実に構築することが可能になる。なお、ここでは、図３Ｂの構成を対象としたが、コンデンサＣｒを備えない図１の構成に対しても、寄生インダクタンスの関係を同様にして定めることで、サージ還流時にサージ還流素子ＤＥＶｈ１を確実に順方向バイアスに保つことができる。
【００４６】
（実施の形態４）
《スイッチング装置（実施の形態４）の構成》
図６は、本発明の実施の形態４によるスイッチング装置において、主要部の構成例を示す概略図である。図６には、スイッチング装置の一例として、スイッチングレギュレータの一つであるＤＣ／ＡＣインバータの構成例が示される。図６において、スイッチング回路ＳＷＣ２ａは、図１のスイッチング回路ＳＷＣと同様のＨブリッジ回路に図４Ｂの構成例を適用したものとなっている。
【００４７】
この例では、Ｈブリッジ回路は、中間ノードＮＤ１に結合される一対のハイサイドアームＵＡ１およびロウサイドアームＬＡ１と、中間ノードＮＤ２に結合される一対のハイサイドアームＵＡ２およびロウサイドアームＬＡ２とによって構成される。各アーム（ＵＡ１，ＵＡ２，ＬＡ１，ＬＡ２）は、トランジスタと還流ダイオード（還流素子）の並列接続回路で構成される。
【００４８】
ＤＣ入力ノイズフィルタＤＩＮＦは、高電位側電源ノードＶＣＣと低電位側電源ノードＶＳＳとの間に結合され、当該ノード間のＤＣ入力電圧を、ノイズを除去した上でスイッチング回路ＳＷＣ２ａへ供給する。スイッチング制御回路ＳＷＣＴＬは、スイッチング回路ＳＷＣ２ａの中間ノードＮＤ１，ＮＤ２間にＡＣ出力電圧を生成するため、各アーム（各トランジスタ）をＰＷＭ信号によってスイッチング制御する。ＡＣ出力ノイズフィルタＡＯＮＦは、中間ノードＮＤ１，ＮＤ２間に生成されたＡＣ出力電圧を受け、ノイズを除去した上でＡＣ出力ノードＡＣ１，ＡＣ２へ出力する。
【００４９】
《スイッチング回路の詳細》
図７Ａは、図６におけるスイッチング回路の概略的な実装構成例を示す平面図である。図７Ａのスイッチング回路ＳＷＣ２ａは、例えば、プリント配線基板を代表とする複数の配線層を備える配線基板ＰＣＢを用いて構成される。この例では、配線基板ＰＣＢは、３層の配線層を備え、上層から順に、１層目の配線層ＬＹ１、２層目の配線層ＬＹ２、３層目の配線層ＬＹ３を備える。また、配線基板ＰＣＢは、高電位側電源ノードＶＣＣ、低電位側電源ノードＶＳＳ、および中間ノードＮＤ１，ＮＤ２を備える。
【００５０】
ハイサイドアームＵＡ１，ＵＡ２は、それぞれ、高電位側電源ノードＶＣＣと中間ノードＮＤ１，ＮＤ２の間に結合されるように、配線基板ＰＣＢに実装される。ロウサイドアームＬＡ１，ＬＡ２は、それぞれ、低電位側電源ノードＶＳＳと中間ノードＮＤ１，ＮＤ２の間に結合されるように、配線基板ＰＣＢに実装される。この例では、ハイサイドアームＵＡ１，ＵＡ２およびロウサイドアームＬＡ１，ＬＡ２のそれぞれは、ディスクリート部品で構成され、各ディスクリート部品は、１個のパッケージに図６に示したようなトランジスタおよび還流素子を搭載している。
【００５１】
各ノード（ＶＣＣ，ＶＳＳ，ＮＤ１，ＮＤ２）および各アーム（ＵＡ１，ＵＡ２，ＬＡ２，ＬＡ３）は、配線基板ＰＣＢで形成される各配線層の配線パターンによって適宜結合される。ハイサイドアームＵＡ１周りを例に説明すると、電源供給線ＬＮｓ１（ＬＹ１）は、配線層ＬＹ１の配線パターンであり、高電位側電源ノードＶＣＣと、トランジスタを含むハイサイドアームＵＡ１のドレイン端子Ｄとを結合する。サージ還流素子ＤＥＶｈ１は、配線基板ＰＣＢに実装され、その一端（アノード）は、当該ドレイン端子Ｄに結合され、他端（カソード）は、スルーホールＴＨが設けられる配線層ＬＹ１の配線パターン（ランドパターン）を介して、配線層ＬＹ２の配線パターンであるサージ還流線ＬＮｒ１（ＬＹ２）に結合される。
【００５２】
サージ還流線ＬＮｒ１（ＬＹ２）は、電源供給線ＬＮｓ１（ＬＹ１）よりも太い配線幅を備え、配線層を跨ぐ形で（すなわちｚ軸方向で）、電源供給線ＬＮｓ１（ＬＹ１）と並行に配置される。言い換えれば、図７Ａのように配線基板ＰＣＢを平面から透過的に見た場合で、配線層ＬＹ２でのサージ還流線ＬＮｒ１（ＬＹ２）の形成領域を“ＡＲＡ”とした場合、電源供給線ＬＮｓ１（ＬＹ１）は、“ＡＲＡ”の一部の領域に重複する形で配置される。
【００５３】
さらに、ここでは、当該サージ還流線ＬＮｒ１（ＬＹ２）に加えて、配線層ＬＹ１の配線パターンでもサージ還流線ＬＮｒ１（ＬＹ１）が形成される。当該サージ還流線ＬＮｒ１（ＬＹ１）は、配線基板ＰＣＢを平面から透過的に見た場合に、“ＡＲＡ”における電源供給線ＬＮｓ１（ＬＹ１）を除く領域に重複する形で配置され、かつ、電源供給線ＬＮｓ１（ＬＹ１）と同一の配線層ＬＹ１内（ｘｙ平面内）で並行に配置される。サージ還流線ＬＮｒ１（ＬＹ１）の一端は、電源供給線ＬＮｓ１（ＬＹ１）と同じく高電位側電源ノードＶＣＣに結合される。また、サージ還流線ＬＮｒ１（ＬＹ１）とサージ還流線ＬＮｒ１（ＬＹ２）は、複数のスルーホールＴＨで適宜結合される。
【００５４】
このような構成により、サージ還流線ＬＮｒ１（ＬＹ１），ＬＮｒ１（ＬＹ２）は、ハイサイドアームＵＡ１のドレイン端子Ｄをサージ還流素子ＤＥＶｈ１を介して高電位側電源ノードＶＣＣへ結合し、当該ドレイン端子Ｄで生じたサージを高電位側電源ノードＶＣＣに向けて還流する。具体的には、ドレイン端子Ｄで生じたサージは、ＤＥＶｈ１→ＬＮｒ１（ＬＹ２）→“ＬＮｒ１（ＬＹ２）＋ＬＮｒ１（ＬＹ１）”の経路で還流される。
【００５５】
また、配線基板ＰＣＢにおいて、サージ還流線ＬＮｒ１（ＬＹ１）と電源供給線ＬＮｓ１（ＬＹ１）との間には、複数のコンデンサＣｒが実装される。当該コンデンサＣｒによって図３Ｂに示したようなサージ還流経路ＳＲＰＨ１を構築することが可能になる。また、図７Ａに示されるように、サージ還流線ＬＮｒ１（ＬＹ１），ＬＮｒ１（ＬＹ２）の全体の配線幅（すなわち断面積）は、電源供給線ＬＮｓ１（ＬＹ１）の断面積よりも大きくなっている。その結果、図４Ｂで説明したように、サージ還流経路ＳＲＰＨ１を確実に構築することが可能になる。
【００５６】
図７Ｂは、図７ＡにおけるＡ−Ａ’間の構成例を示す断面図である。図７Ｂに示されるように、配線層ＬＹ１と配線層ＬＹ２は、絶縁層ＩＳを挟んで隣接する配線層となっている。その結果、電源供給線ＬＮｓ１（ＬＹ１）とサージ還流線ＬＮｒ１（ＬＹ２）とを近接して配置することができ、電源供給線ＬＮｓ１（ＬＹ１）とサージ還流線ＬＮｒ１（ＬＹ２）との間の絶縁層ＩＳの容量を、コンデンサＣｒと同様にして機能させることも可能になる。なお、ハイサイドアームＵＡ１の外部端子（ここではドレイン端子）ＰＮは、サージ還流素子ＤＥＶｈ１を介したサージ還流経路を構築するため、サージ還流線ＬＮｒ１（ＬＹ２）には結合されない。
【００５７】
図７Ａおよび図７Ｂでは、ハイサイドアームＵＡ１周りを例に説明を行ったが、ハイサイドアームＵＡ２周りの実装構成も同様である。ただし、図７Ａの例では、ハイサイドアームＵＡ２は、ハイサイドアームＵＡ１とは実装の向きが異なっており、ゲート端子Ｇとソース端子Ｓとが入れ替わっている。また、ロウサイドアームＬＡ１のドレイン端子は、配線層ＬＹ１の配線パターンでハイサイドアームＵＡ１のソース端子Ｓに結合され、当該配線パターンは、スルーホールＴＨを介して配線層ＬＹ３の配線パターンに結合される。これらの配線パターンは、中間ノードＮＤ１に該当する。ロウサイドアームＬＡ２およびハイサイドアームＵＡ２に関しても同様である。
【００５８】
図８は、図６のスイッチング回路において、各アームのトランジスタの構造例を示す断面図である。図８には、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）型のＧａＮトランジスタの構造例が示される。当該ＧａＮトランジスタは、半導体基板ＳＵＢ上に、核生成層ＮＵＬ、超格子層ＳＬ、バッファ層ＢＵ１、バッファ層ＢＵ２、チャネル層（電子走行層ともいう）ＣＨおよび障壁層ＢＡが順に形成されている。
【００５９】
核生成層ＮＵＬは、例えば、窒化アルミニウム（ＡｌＮ）層であり、超格子層ＳＬ等を成長させるための層である。超格子層ＳＬは、例えば、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）であり、上層の結晶性の向上や、膜応力の緩和を図るための層である。バッファ層ＢＵ１は、例えば、ＧａＮ層であり、バッファ層ＢＵ２は、バッファ層ＢＵ１よりも電子親和力が小さい層であり、例えば、ＡｌＧａＮ層である。チャネル層ＣＨは、バッファ層ＢＵ２よりも電子親和力が大きい層であり、例えば、ＧａＮ層である。障壁層ＢＡは、チャネル層ＣＨよりも電子親和力が小さい層であり、例えば、ＡｌＧａＮ層である。
【００６０】
また、当該ＧａＮトランジスタは、チャネル層ＣＨの上方に、ゲート絶縁膜ＧＩを介して形成されるゲート電極ＧＥと、ゲート電極ＧＥの両側に配置されるソース電極ＳＥおよびドレイン電極ＤＥとを有する。ゲート電極ＧＥは、障壁層ＢＡを貫通し、チャネル層ＣＨの途中まで到達する溝（トレンチ、リセスともいう）Ｔの内部にゲート絶縁膜ＧＩを介して形成される。ソース電極ＳＥは、溝Ｔで分離される障壁層ＢＡの一方に配置され、ドレイン電極ＤＥは、当該障壁層ＢＡの他方に配置される。ゲート絶縁膜ＧＩは、例えば、酸化アルミニウム（Ａｌ２Ｏ３）膜である。ゲート電極ＧＥは、例えば、窒化チタン（ＴｉＮ）膜であり、ソース電極ＳＥおよびドレイン電極ＤＥは、例えば、ＴｉＮ膜とＡｌ膜との積層膜である。
【００６１】
このような構成において、ＧａＮトランジスタは、例えば、ゲートバイアスに十分な正電圧を印加することでオン状態となる。この際に、チャネル層ＣＨでは、ゲート電極ＧＥの直下に蓄積した電子がキャリアとなって電流が流れる。ゲート電極ＧＥと、ソース電極ＳＥおよびドレイン電極ＤＥのそれぞれとの間では、障壁層ＢＡとチャネル層ＣＨとの界面に生じる高移動度の二次元電子ガス２ＤＥＧがキャリアとなって電流が流れる。一方、ＧａＮトランジスタは、ゲートバイアスにしきい値未満の電圧、例えばソースと同電圧や十分な負電圧を印加することで、二次元電子ガス２ＤＥＧが空乏化し、オフ状態となる。
【００６２】
《実施の形態４の主要な効果》
以上、実施の形態４のスイッチング装置を用いることで、実施の形態３で述べたサージの低減効果を得るにあたって、配線基板ＰＣＢのレイアウトを効率化することが可能になる。具体的に説明すると、図７Ａにおいて、例えば、１層目の配線層ＬＹ１のみでサージ還流線を形成する場合、前述したように、当該サージ還流線は、配線幅を太くすることが望まれるため、配線基板ＰＣＢの面積を大きく占有してしまう恐れがある。
【００６３】
そこで、図７Ａの例では、２層目の配線層ＬＹ２にサージ還流線ＬＮｒ１（ＬＹ２）が形成され、これに伴い１層目の配線層ＬＹ１で生じ得る空白の領域を利用して、サージ還流線ＬＮｒ１（ＬＹ１）が形成されている。その結果、配線基板ＰＣＢの面積を大きく占有することなく、サージ還流線を形成することができ、さらに、コンデンサＣｒも効率的に配置することが可能になる。
【００６４】
また、別の観点として、配線基板ＰＣＢの配線設計を行う際の自由度を向上させることが可能になる。この効果は、実施の形態２および３の場合も同様に得られる。具体的に説明すると、配線設計を行う際には、通常、サージを低減するため、電源供給線ＬＮｓ１の長さを十分に短くすることが求められる。しかし、実際には、様々な制約により十分に短くできない場合が生じ得る。一方、各実施の形態の方式では、長くなった電源供給線ＬＮｓ１に対応してサージ還流線ＬＮｒ１を設けることでサージを低減できるようになるため、電源供給線ＬＮｓ１の長さの要求を緩和でき、配線設計を柔軟に行うことが可能になる。
【００６５】
（実施の形態５）
《スイッチング装置（実施の形態５）の構成》
図９は、本発明の実施の形態５によるスイッチング装置において、主要部の構成例を示す概略図である。図９には、スイッチング装置の一例として、スイッチングレギュレータの一つであるＤＣ／ＤＣコンバータの構成例が示される。図９において、スイッチング回路ＳＷＣ２ｂは、ハーフブリッジ回路に図４Ｂの構成例を適用したものとなっている。
【００６６】
ハーフブリッジ回路は、中間ノードＮＤに結合される一対のハイサイドアームＵＡおよびロウサイドアームＬＡによって構成される。ハイサイドアームＵＡは、ハイサイドトランジスタＱｈおよび還流ダイオードＤｈで構成され、ロウサイドアームＬＡは、還流ダイオードＤｌ、または、ロウサイドトランジスタＱｌおよび還流ダイオード（還流素子）Ｄｌで構成される。
【００６７】
ＤＣ入力ノイズフィルタＤＩＮＦは、高電位側電源ノードＶＣＣと低電位側電源ノードＶＳＳとの間に結合され、当該ノード間のＤＣ入力電圧を、ノイズを除去した上でスイッチング回路ＳＷＣ２ｂへ供給する。スイッチング制御回路ＳＷＣＴＬは、ハイサイドトランジスタＱｈをＰＷＭ信号によって制御することで、中間ノードＮＤからインダクタＬ１への電力の蓄積と、インダクタＬ１を起電力とする還流動作を制御する。スイッチング制御回路ＳＷＣＴＬは、この還流動作の際に、ロウサイドトランジスタＱｌをスイッチング制御することで同期整流を行ってもよい。ＤＣ出力ノイズフィルタＤＯＮＦは、インダクタＬ１からの出力電圧を受け、ノイズを除去した上でＤＣ出力ノードＤＣｏ１へ出力する。
【００６８】
ここで、具体的な数値の例を挙げて説明する。ハイサイドの電源供給線ＬＮｓの寄生インダクタンスを４０［ｎＨ］、ＩＧＢＴ等の通常トランジスタのスイッチング時間を４０［ｎｓ］、トランジスタに流れる電流を２０［Ａ］とすると、前述した式（１）により、通常トランジスタでのサージ電圧ΔＶは２０［Ｖ］（＝４０［ｎＨ］×２０［Ａ］／４０［ｎｓ］）となる。一方、ＧａＮトランジスタ等の高速トランジスタの適用に伴い、スイッチング時間が１／１０（すなわち４［ｎｓ］）になった場合、サージ電圧ΔＶは２００［Ｖ］（すなわち１０倍）となる。
【００６９】
サージ電圧ΔＶを通常トランジスタの場合と同じ２０［Ｖ］に抑えるためには、例えば電源供給線ＬＮｓの寄生インダクタンスを１／１０にすることが考えられる。ただし、そのためには、電源供給線ＬＮｓの断面積を１０倍（電流密度を１０分の１）にする必要があり、レイアウトコストの上昇やプリント配線基板のレイアウトに大きな制限が発生する恐れがある。
【００７０】
そこで、図９に示されるように、電源供給線ＬＮｓと並行に近接してサージ還流線ＬＮｒを設け、両者を、表面実装コンデンサ（積層セラミックコンデンサが望ましい）等のコンデンサＣｒでブリッジする。この際に、コンデンサＣｒは、例えば、図７Ａに示したように、容易に実装することが可能である。また、前述した条件（サージ電圧ΔＶを２０［Ｖ］に抑える）は、サージ還流線ＬＮｒの寄生インダクタンス値にもよるが、およそ１０［ｎＦ］〜１０００［ｎＦ］程度のコンデンサＣｒを単数または複数配置する程度で満足できる。サージを吸収する際の電源供給線ＬＮｓとサージ還流線ＬＮｒ間の電位差はそれほど大きくならないため、コンデンサＣｒは、例えば２５〜５０［Ｖ］程度の耐圧を備える安価かつ入手性の高い物であってよい。同様に、サージ還流素子ＤＥＶｈも、例えば２５〜５０［Ｖ］程度の耐圧を備える物であればよい。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００７２】
ＢＳＴ  ブートストラップ回路
Ｃｒ  コンデンサ
ＤＥＶｈ，ＤＥＶｌ  サージ還流素子
ＤＰＨ  駆動経路
ＤＶＩＣ  ドライバ装置
Ｄｈ，Ｄｌ  還流ダイオード
Ｄｒ  ダイオード
ＬＡ  ロウサイドアーム
ＬＮｒ  サージ還流線
ＬＮｓ  電源供給線
ＬＯＤ  負荷装置
ＬＹ  配線層
Ｌｐ  寄生インダクタンス
ＮＤ  中間ノード
ＰＣＢ  配線基板
ＰＮ  外部端子
Ｑｄ  ダイオード接続のトランジスタ
Ｑｈ  ハイサイドトランジスタ
Ｑｌ  ロウサイドトランジスタ
ＲＰＨ  還流経路
ＴＨ  スルーホール
ＳＲＰＨ  サージ還流経路
ＳＷＣ  スイッチング回路
ＵＡ  ハイサイドアーム
ＶＣＣ  高電位側電源ノード
ＶＳＳ  低電位側電源ノード
【図１】
2018093636.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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