(57)【要約】      （修正有）【課題】非磁性層（導電層）におけるＭＴＪ素子の配置位置の違いによる動作時の抵抗のバラツキを抑制することのできる磁気メモリを提供する。。【解決手段】第１、第２端子１２ａ、１２ｂを有する導電層と、第１、第２端子との間の導電層の第１領域に配置され、第１磁性層２１と、第２磁性層２３と、第１磁性層と第２磁性層との間に配置された第１非磁性層１２と、第１磁性層に電気的に接続する第３端子と、を有する第１磁気抵抗素子２０１と、第１領域と第２端子との間の導電層の第２領域に配置され、第３磁性層と、第４磁性層と、第３磁性層と第４磁性層との間に配置された第２非磁性層２２と、第３磁性層に電気的に接続する第４端子と、を有する第２磁気抵抗素子２０２と、書き込み時に第１端子と第２端子との間に書き込み電流を流すとともに第１及び第２磁気抵抗素子の第３及び第４端子２５１、２５２に電位を印加する回路を備える。【選択図】図１
2018093065.tif 000002
【特許請求の範囲】
【請求項１】
第１端子および第２端子を有する導電層と、
前記第１端子と前記第２端子との間の前記導電層の第１領域に配置され、第１磁性層と、前記第１領域と前記第１磁性層との間の第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１非磁性層と、前記第１磁性層に電気的に接続する第３端子と、を有する第１磁気抵抗素子と、
前記第１領域と前記第２端子との間の前記導電層の第２領域に配置され、第３磁性層と、前記第２領域と前記第３磁性層との間の第４磁性層と、前記第３磁性層と前記第４磁性層との間の第２非磁性層と、前記第３磁性層に電気的に接続する第４端子と、を有する第２磁気抵抗素子と、
書き込み時に前記第１端子と前記第２端子との間に書き込み電流を流すとともに前記第１および第２磁気抵抗素子の第３および第４端子に電位を印加する回路であって、前記第１端子から前記第２端子に書き込み電流を流すときに、前記第１磁気抵抗素子の前記第３端子に印加する第１電位よりも低い第２電位を前記第２磁気抵抗素子の前記第４端子に印加する回路と、
を備えた磁気メモリ。
【請求項２】
前記第１および第２電位は、前記第１電位と前記第１領域の電位との差と、前記第２電位と前記第２領域の電位との差が実質的に等しくなるように前記回路によって調整される請求項１記載の磁気メモリ。
【請求項３】
前記回路は、前記第１および第２磁気抵抗素子の前記第３および第４端子にそれぞれ第１および第２電位を印加するとともに前記第１端子から前記第２端子に第１書き込み電流を流し、前記第１および第２磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記端子に第３電位を印加するとともに前記第２端子から前記第１端子に第２書き込み電流を流す請求項１または２記載の磁気メモリ。
【請求項４】
第１端子および第２端子を有する導電層と、
前記第１端子と前記第２端子との間の前記導電層の第１領域に配置され、第１磁性層と、前記第１領域と前記第１磁性層との間の第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１非磁性層と、前記第１磁性層に電気的に接続する第３端子と、を有する第１磁気抵抗素子と、
前記第１領域と前記第２端子との間の前記導電層の第２領域に配置され、第３磁性層と、前記第２領域と前記第３磁性層との間の第４磁性層と、前記第３磁性層と前記第４磁性層との間の第２非磁性層と、前記第３磁性層に電気的に接続する第４端子と、を有する第２磁気抵抗素子と、
前記第１および第２磁気抵抗素子のうちの一つの磁気抵抗素子から読み出しを行う時に、前記一つの磁気抵抗素子の前記端子と前記第１および第２端子の両方の端子との間に読み出し電流を流す回路と、
を備えた磁気メモリ。
【請求項５】
前記第１端子にソースおよびドレインの一方が電気的に接続する第１トランジスタと、前記第２端子にソースおよびドレインの一方が電気的に接続する第２トランジスタと、前記第１トランジスタのソースおよびドレインの他方が電気的に接続する第１配線と、前記第２トランジスタのソースおよびドレインの他方が電気的に接続する第２配線と、を更に備え、
前記回路は前記第１および第２配線に電気的に接続する請求項４記載の磁気メモリ。
【請求項６】
前記第１領域と前記第２領域との間の前記導電層の第３領域に配置され、第５磁性層と、前記第３領域と前記第５磁性層との間の第６磁性層と、前記第５磁性層と前記第６磁性層との間の第３非磁性層と、前記第５磁性層に電気的に接続する第５端子と、を有する第３磁気抵抗素子を更に備え、
前記導電層に並列に配置され前記導電層と実質的に同じ抵抗を有し第６端子および第７端子を有する抵抗層であって、前記第６端子が前記第１端子に第１配線を介して電気的に接続され、前記第７端子が前記第２端子に第２配線を介して電気的に接続された抵抗層と、
前記第３磁気抵抗素子、前記第２磁気抵抗素子、および前記第１磁気抵抗素子のそれぞれの配置位置に対応する前記抵抗層の位置に配置された第１電極、第２電極、および第３電極と、
前記第１乃至第３電極にそれぞれ電気的に接続される第１乃至第３入力端子と、制御信号に基づいて前記第１乃至第３入力端子の一つに電気的に接続される出力端子と、を有する選択回路と、を更に備えた請求項４記載の磁気メモリ。
【請求項７】
第１端子および第２端子を有する導電層と、
前記第１端子と前記第２端子との間の前記導電層の第１領域に配置され、第１磁性層と、前記第１領域と前記第１磁性層との間の第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１非磁性層と、前記第１磁性層に電気的に接続する第３端子と、を有する第１磁気抵抗素子と、
前記第１領域と前記第２端子との間の前記導電層の第２領域に配置され、第３磁性層と、前記第２領域と前記第３磁性層との間の第４磁性層と、前記第３磁性層と前記第４磁性層との間の第２非磁性層と、前記第３磁性層に電気的に接続する第４端子と、を有する第２磁気抵抗素子と、
前記第１領域と前記第２領域との間の前記導電層の第３領域に配置され、第５磁性層と、前記第３領域と前記第５磁性層との間の第６磁性層と、前記第５磁性層と前記第６磁性層との間の第３非磁性層と、前記第５磁性層に電気的に接続する第５端子と、を有する第３磁気抵抗素子と、
前記第１乃至第３磁気抵抗素子のうちの一つの磁気抵抗素子から読み出しを行う時に、前記一つの磁気抵抗素子の前記端子と、前記第１および第２端子の両方の端子との間に読み出し電流を流す回路と、
前記第３乃至第５端子に電気的に接続される第１乃至第３抵抗素子を有する補償回路であって、前記第１乃至第３抵抗素子の抵抗は、前記第１乃至第３磁気抵抗素子の読み出し経路の違いによる前記読み出し経路における抵抗の差が小さくなるように設定される補償回路と、
を備えた磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
ＭＲＡＭ（Magnetic Random Access Memory）は高速動作が可能で不揮発性のＲＡＭ（Random Access Memory）として期待されており、精力的な研究開発が進められている。
【０００３】
ＭＲＡＭの記憶素子であるＭＴＪ（Magnetic Tunnel Junction）素子の基本構成は磁性層／絶縁層／磁性層の３層から構成されており、一方の磁性層は記憶層、もう一方の磁性層は参照層と呼ばれる。また中間の絶縁層はトンネルバリアと呼ばれ、トンネル電流が流れる程度の非常に薄い絶縁体によって構成される。参照層の磁化の向きは、書き込み電流を流した前後で不変である。記憶層の磁化の向きは可変であり、参照層の磁化の向きに対して平行状態あるいは反平行状態をとることができる。磁気抵抗効果により、記憶層と参照層の磁化の向きが互いに平行の場合にはトンネルバリアを介した記憶層と参照層間の電気抵抗が低抵抗になり、記憶層と参照層の磁化向きが互いに反平行の時には高抵抗になる。
【０００４】
ＭＴＪ素子の記憶層への磁化反転（書き込み）方法として、スピンホール効果（spin Hall effect）あるいはスピン軌道相互作用（Spin-Orbit Coupling）を用いて行うことが知られている。スピン軌道相互作用は、導電性の非磁性層に電流を流すことにより、互いに逆向きのスピン角運動量（以下、単にスピンとも云う）を有する電子が反対方向に散乱され、スピン流を発生させる現象である。スピン軌道相互作用の大きな非磁性層にＭＴＪ素子を積層させることにより、ＳＯＴ（Spin Orbit Torque）によってＭＴＪ素子の記憶層の磁化を反転させるＳＯＴ方式のＭＲＡＭが知られている。しかし、この方式のＭＲＡＭは１個のメモリセルにおいてＭＴＪ素子１個に対してトランジスタが２個必要になるため、メモリセルの微細化が課題になる。
【０００５】
一方、ＭＴＪ素子に電圧を印加することにより、磁化の異方性エネルギーを変化させるＶＣＭＡ（Voltage-Controlled Magnetic Anisotropy）効果を使って磁化反転をさせるＭＲＡＭも知られている。このＶＣＭＡ方式のＭＲＡＭはセル構造としてはＭＴＪ素子１個に対してトランジスタが１個で構成可能である。しかし、書き込み原理として磁化の歳差運動を書き込みパルスのパルス幅で制御するため、ピコ秒オーダーの非常に高精度のパルス幅制御を必要とし、大容量化による配線のＲＣ遅延が問題になる。
【０００６】
これらの問題を解決するため、ＳＯＴ方式とＶＣＭＡ方式を併用して、複数の（例えば８ビット）のＭＴＪ素子を一括で書き込むスピントロニクスメモリが提案されている。このスピントロニクスメモリはスピン軌道相互作用の大きな導電性材料からなる非磁性層に複数のＭＴＪ素子を積層した構造を有している。
【０００７】
このスピントロニクスメモリの構造では、書き込み時にＭＴＪ素子の参照層に電位を印加し、書き込み電流を非磁性層に流す。書き込み時には、書き込み電流がＭＴＪ素子のトンネルバリアを通過しないため、トンネルバリアの信頼性が高まることと、読み出し電流と書き込み電流の電流パスが異なるためにリードディスターブが緩和することはＳＯＴ方式のＭＲＡＭと同様である。さらに、スピントロニクスメモリはＶＣＭＡをエネルギー障壁調節の目的に用いており、ＶＣＭＡで反転させる場合に課題となるパルス幅の精度も緩和すされる。
【０００８】
スピントロニクスメモリは、後述するように、書き込み時に書き込みのウィンドウ、すなわちＭＴＪ素子に書き込まれる高抵抗値と低抵抗値との差が狭まるという課題がある。また、読み出し時に読み出しウィンドウ、すなわちＭＴＪ素子から読み出される高抵抗値と低抵抗値との差が小さくなるという課題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】ＷＯ２０１５／０６８５０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本実施形態は、非磁性層におけるＭＴＪ素子の配置位置の違いによる動作時の抵抗のバラツキを抑制することのできる磁気メモリを提供する。
【課題を解決するための手段】
【００１１】
本実施形態の磁気メモリは、第１端子および第２端子を有する導電層と、前記第１端子と前記第２端子との間の前記導電層の第１領域に配置され、第１磁性層と、前記第１領域と前記第１磁性層との間の第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１非磁性層と、前記第１磁性層に電気的に接続する第３端子と、を有する第１磁気抵抗素子と、前記第１領域と前記第２端子との間の前記導電層の第２領域に配置され、第３磁性層と、前記第２領域と前記第３磁性層との間の第４磁性層と、前記第３磁性層と前記第４磁性層との間の第２非磁性層と、前記第３磁性層に電気的に接続する第４端子と、を有する第２磁気抵抗素子と、書き込み時に前記第１端子と前記第２端子との間に書き込み電流を流すとともに前記第１および第２磁気抵抗素子の第３および第４端子に電位を印加する回路であって、前記第１端子から前記第２端子に書き込み電流を流すときに、前記第１磁気抵抗素子の前記第３端子に印加する第１電位よりも低い第２電位を前記第２磁気抵抗素子の前記第４端子に印加する回路と、を備えている。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態による磁気メモリを示す図。
【図２】第１実施形態の磁気メモリの動作を説明する図。
【図３】第１実施形態の磁気メモリの動作を説明する図。
【図４】第２実施形態による磁気メモリを示す図。
【図５】第２実施形態の磁気メモリの動作を説明する図。
【図６】第３実施形態による磁気メモリを示す図。
【図７】第３実施形態の磁気メモリの効果を説明する図。
【図８】第３実施形態の磁気メモリを実現する一例を示す図。
【図９】第４実施形態による磁気メモリを示す図。
【図１０】第５実施形態による磁気メモリを示す回路図。
【図１１】第６実施形態による磁気メモリを示す回路図。
【図１２】寄生抵抗補償回路の抵抗素子の抵抗値の一例を示す図。
【発明を実施するための形態】
【００１３】
（第１実施形態）
第１実施形態の磁気メモリについて図１乃至図３を参照して説明する。この第１実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図１に示す。このメモリセル１０は非磁性層（導電層とも云う）１２と、非磁性層１２に配置された第１端子１２ａおよび第２端子１２ｂと、第１端子１２ａと第２端子１２ｂとの間の非磁性層１２の部分に配置された複数の磁気抵抗素子２０１〜２０８と、制御回路１００と、を備えている。この磁気メモリは、複数の磁気抵抗素子が同一の非磁性層１２上に配列される。本実施形態では、例えば８個の磁気抵抗素子２０１〜２０８を同一の非磁性層１２に配置する例を示したが、磁気抵抗素子の数は８個に限定されるものではない。
【００１４】
磁気抵抗素子２０１〜２０８は、非磁性層１２の左端から右端に向かって順次配置されている。各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、磁性層（記憶層とも云う）２１と、非磁性層２２と、磁性層（参照層とも云う）２３とが導電層１２に積層された構造を有している。各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、磁性層２３に電気的に接続された端子２５ｉを有している。各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）の端子２５ｉは、制御回路１００と電気的に接続される。ここで「Ａ」が「Ｂ」に電気的接続されるとは、「Ａ」が「Ｂ」に直接に接続されていても良いし、「Ａ」と「Ｂ」との間に導電体を介して接続されていても良いことを意味する。
【００１５】
本実施形態では、磁性層２１および磁性層２３はそれぞれ磁化が面内磁化、すなわち、磁化方向が積層構造の積層方向に交差する方向を有している。なお、磁性層２１および磁性層２３はそれぞれ磁化が垂直磁化、すなわち、磁化方向が積層構造の積層方向に平行な方向を有していても良い。また、本実施形態では、各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、非磁性層２２が絶縁体を含むＭＴＪ（Magnetic Tunnel Junction）素子であるとして説明する。しかし、各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、非磁性層２２が非磁性金属層であるＧＭＲ（Giant Magneto-Resistive）素子であっても良い。
【００１６】
磁性層２１は、Ｆｅ、Ｎｉ、Ｃｏあるいはこれらの合金を含む磁性材料によって構成される。磁性層２１としては、２層の磁性層と、これらの磁性層の間に非磁性層を挟んで積層した積層構造を有していても良い。更にこれら２つの磁性層をＳＡＦ（Synthetic Anti-Ferromagnetic）結合させることにより、互いに反平行状態にさせた積層構造を有していても良い。
【００１７】
非磁性層２２としては例えばＭｇＯが用いられる。ＭｇＯ層は（００１）方向に配向させることにより高い磁気抵抗効果が得られることが知られている。ＭＴＪ素子のＲＡ（Resistance Area Product）すなわちＭＴＪ素子の抵抗値と面積との積は、１０Ωμｍ２から２０００Ωμｍ２程度の値が良い。
【００１８】
磁性層２３は、例えばＦｅ、Ｎｉ、およびＣｏのうちの少なくとも１つの元素を含む磁性材料、あるいは上記少なくとも１つの元素を含む合金の磁性材料によって構成される。磁性層２３も、磁性層２１と同様に、２つの磁性層と、これらの磁性層の間に非磁性層を挟んで積層した積層構造とし、２層の磁性層をＳＡＦ結合させても良い。更に、磁性層２３に対して非磁性層２２の反対側にＰｔＭｎあるいはＩｒＭｎ等の反強磁性層を配置し、磁性層２３の磁化方向を固着させても良い。
【００１９】
非磁性層１２は、書き込み時に制御回路１００によって第１端子１２ａと第２端子１２ｂとの間に書き込み電流Ｉｗを流したときに、ＳＯＴ（Spin Orbit Torque）によってＭＴＪ素子２０１〜２０８の記憶層２１の磁化方向が反転できるようにスピン軌道相互作用の大きな導線性材料を用いて構成する。非磁性層１２の材料としては例えばβ構造のＴａ、β構造のＷ、Ｐｔ等が挙げられる。なお、書き込み電流Ｉｗは、制御回路１００内に配置された書き込み回路（図示せず）によって第１端子１２ａと第２端子１２ｂとの間の非磁性層１２に流される。また、読み出しは、読み出しを行うＭＴＪ素子と、第１端子１２ａまたは第２端子１２ｂとの間に読み出し電流を流し、上記ＭＴＪ素子の抵抗値をセンスアンプで測定することにより行う。この読み出し電流は、制御回路１００内に配置された読み出し回路（図示せず）から出力される。また、上記センスアンプは制御回路１００内に配置される。
【００２０】
本実施形態の磁気メモリにおいて、ＭＴＪ素子２０１〜２０８に書き込みを行う際には、上記書き込み回路によって、書き込みを行うＭＴＪ素子２０１〜２０８の端子２５１〜２５８に電位を印加し、ＶＣＭＡ（Voltage-Controlled Magnetic Anisotropy）効果で反転に必要なエネルギー障壁を下げた状態で非磁性層に書き込み電流を流し、複数のＭＴＪ素子２０１〜２０８に対して一括で書き込みすることができる。例えば、Ｖ＝Ｖａの電位を印加しているＭＴＪ素子は磁化反転のエネルギー障壁が小さくなり、非磁性層に電流を流すことによって磁化が反転する。しかし、例えばＶ＝Ｖｄａの電位を印加するＭＴＪ素子では反転のエネルギー障壁が大きく、電流を流しても磁化が反転しない。なお、磁性体とトンネルバリアの材料によって、電圧Ｖａは電圧Ｖｄａに対して正の電位になる場合と負の電位になる場合がある。また電位Ｖｄａは０Ｖでも良い。
【００２１】
８ビットのＭＴＪ素子２０１〜２０８に例えば（０，０，１，１，０，１，０，１）のデータ（情報）の書き込みをする場合には、第１ステップとして、８個のＭＴＪ素子２０１〜２０８の端子２５１〜２５８に電位Ｖ＝Ｖａを印加してエネルギー障壁を下げ、非磁性層１２に書き込み電流Ｉｗを流すことにより８個のＭＴＪ素子２０１〜２０８にデータ“０”を書き込む。そして、第２ステップとしてデータ“１”を書き込むべきＭＴＪ素子２０３、２０４、２０６、２０８の端子２５３、２５４、２５６、２５８に電位Ｖ＝Ｖａを印加し、他のＭＴＪ素子２０１、２０２、２０５、２０７の端子２５１、２５２、２５５、２５７には電位Ｖ＝Ｖｄａを印加する。この状態で、第１ステップとは逆向きの書き込み電流を非磁性層１２に流すことにより、選択したＭＴＪ素子２０３、２０４、２０６、２０にデータ“１”を一括で書き込むことができる。各ＭＴＪ素子のデータの読み出しは、読み出すＭＴＪ素子の端子、例えばＭＴＪ素子２０１の端子２５１と、非磁性層１２の第１端子１２ａまたは第２端子１２ｂとの間に読み出し電流を流し、このＭＴＪ素子の抵抗を読み出すことにより行う。
【００２２】
非磁性層１２には例えばβ構造のＴａ等スピン軌道相互作用の大きな材料が用いられ、それらの材料は一般的には抵抗率が大きい。そのため、書き込み電流Ｉｗによる電圧降下が発生し、非磁性層１２に配置されているＭＴＪ素子２０１〜２０８の配置位置によって、非磁性層１２とＭＴＪ素子２０１〜２０８のそれぞれの端子２５１〜２５８との間に印加される電圧が違ってくるという問題が発生する。例えば、非磁性層としてβ−Ｔａを用いた場合、その比抵抗は２００μΩｃｍ程度である。書き込み電流の密度を２×１０７Ａ／ｃｍ２、隣接するＭＴＪ素子間の距離を４０ｎｍと仮定すると、隣接するＭＴＪ素子間の電圧降下は２００μΩｃｍ×２×１０７Ａ／ｃｍ２×４×１０−６ｃｍ＝０．０１６Ｖである。仮に１つの非磁性層１２に配置されているＭＴＪ素子の数が８個とすると、書き込み電位を印加している間の両端のＭＴＪ素子間の電位差は０．０１６Ｖ×（８−１）〜０．１１Ｖとなる。この電圧降下による電位差は書き込みのウィンドウ、すなわちＭＴＪ素子に書き込まれる高抵抗値と低抵抗値との差を狭めることになる。
【００２３】
そこで、本実施形態の磁気メモリにおいては、非磁性層１２におけるＭＴＪ素子２０１〜２０８の配置位置の違いによって生じる電圧降下によるＭＴＪ素子の印加電圧の差を緩和させる。この緩和させる一方法を図２および図３を参照して説明する。
【００２４】
書き込み時に、制御回路１００によってＭＴＪ素子２０１〜２０８の端子２５１〜２５８に印加される電位を図２に示す。書き込み電流Ｉｗが例えば図１に示すように図の左から右に非磁性層１２に流れる場合、非磁性層１２の電位ＶＳＯは左側が高く右側が低くなる。ただし、図２では印加する電圧に対して電圧降下を拡大して記述している。非磁性層１２において、最も左側に位置するＭＴＪ素子２０１と最も右側に位置するＭＴＪ素子２０８との電位差は非磁性層１２の比抵抗、書き込み電流密度、およびＭＴＪ素子２０１とＭＴＪ素子２０８との間の距離に比例する。そのため、非磁性層１２の材料として低抵抗の材料を用いれば電位差を抑えることができる。しかし、一般的にはスピン軌道相互作用の大きな材料は高抵抗になる傾向がある。非磁性層１２の比抵抗が２００μΩｃｍで、ＭＴＪ素子２０１〜２０８を４０ｎｍピッチで８個一列に配置し、書き込みの電流密度を２×１０７Ａ／ｃｍ２と設定した場合、両端のＭＴＪ素子２０１とＭＴＪ素子２０８との電位差は０．１Ｖとなる。
【００２５】
これに対して、図２の破線で示すように８個のＭＴＪ素子２０１〜２０８の端子２５１〜２５８に同一の電位ＶＢＬ１を印加すると、離れたＭＴＪ素子の端子と非磁性層１２との間の電圧は違う電圧になる。例えばＭＴＪ素子２０１およびＭＴＪ素子２０８にはそれぞれ電圧ＶＭＴＪ１および電圧ＶＭＴＪ８ａが印加され、ＶＭＴＪ１＜ＶＭＴＪ８ａとなる。他のＭＴＪ素子２０２〜２０７には、電圧ＶＭＴＪ１と電圧ＶＭＴＪ８ａとの間の電圧がそれぞれのＭＴＪ素子に印加されることになる。
【００２６】
そこで、本実施形態では、ＭＴＪ素子の配置位置に応じてＭＴＪ素子の端子に印加する電位を調整することによって、非磁性層１２とＭＴＪ素子２０１〜２０８それぞれの端子２５１〜２５８との間にかかる電圧のバラツキを緩和する。ＭＴＪ素子２０１〜２０８の端子２５１〜２５８に印加する電位の例を図２の実線で示している。この例では、端子２５１〜２５８に印加する電位は２種類あり、ＭＴＪ素子２０１の端子２５１からＭＴＪ素子２０４の端子２５４に電位ＶＢＬ１、ＭＴＪ素子２０５の端子２５５からＭＴＪ素子２０８の端子２５８に電位ＶＢＬ２（＜ＶＢＬ１）を印加する。この電位の設定方法としては、ＭＴＪ素子２０１の端子２５１と非磁性層１２との間の電位差ＶＭＴＪ１（＝ＶＢＬ１−ＶＳＯ）と、ＭＴＪ素子２０５の端子２５５と非磁性層１２との間の電位差ＶＭＴＪ５（＝ＶＢＬ２−ＶＳＯ）が同じになるようにする。これにより電位差、すなわちＭＴＪ素子の参照層と非磁性層１２との間の電位差（電圧）が全体的に縮小されることになる。例えば、図２に示すように、ＭＴＪ素子２０８の端子２５８と非磁性層１２との間に印加される電圧はＶＭＴＪ８ａ（＝ＶＢＬ１−ＶＳＯ）からＶＭＴＪ８（＝ＶＢＬ２−ＶＳＯ）になり、電圧ＶＭＴＪ１と電圧ＶＭＴＪ８との差は電圧ＶＭＴＪ１と電圧ＶＭＴＪ８ａとの差の１／２に縮小することができる。なお、ＭＴＪ素子２０１〜２０８の端子２５１〜２５８に印加される電位ＶＢＬ１、ＶＢＬ２は制御回路１００から与えられる。
【００２７】
ＭＴＪ素子２０１〜２０８に対して逆向きのスピントルクを与える場合には、非磁性層１２に流す電流の極性を反転させる。この場合には、電位勾配の向きが図２に示す場合と逆になるため、書き込み時における印加電位としてＶＢＬ１をＭＴＪ素子２０５の端子２５５からＭＴＪ素子２０８の端子２５８に印加し、ＶＢＬ２をＭＴＪ素子２０１の端子２０１からＭＴＪ素子２０４の端子２５４に印加する。
【００２８】
ＭＴＪ素子２０１〜２０８の記憶層とトンネルバリアの材料の組み合わせによって、ＭＴＪ素子に印加する電位が非磁性層１２の電位よりも高い場合に反転電流、すなわち記憶層の磁化が反転する電流が下がる場合と、逆にＭＴＪ素子に印加する電位を非磁性層１２の電位よりも低い方が反転電流が下がる場合がある。例えば、ＭＴＪ素子２０１〜２０８の端子２５１〜２５８に印加する電位を非磁性層１２の電位ＶＳＯよりも高くする場合と、逆にＭＴＪ素子２０１〜２０８の端子２５１〜２５８に印加する電位を非磁性層１２の電位ＶＳＯよりも低くする場合がある。図２は前者の場合を示す。
【００２９】
後者の場合、すなわちＭＴＪ素子２０１からＭＴＪ素子２０４の端子２５１から端子２５４に印加する電位ＶＢＬ１が非磁性層１２の電位ＶＳＯよりも低い場合の例を図３に示す。この場合は、各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，８）は、記憶層がＣｏＦｅＢ、トンネルバリアがＭｇＯを用いて、反転電流を低減している。この場合、図３の破線で示したように全てのＭＴＪ素子２０１〜２０８の端子２５１〜２５８に同じ電位ＶＢＬ１を印加するときには、ＭＴＪ素子２０１の端子２５１と非磁性層１２との間に印加される電圧ＶＭＴＪ１ｂと、ＭＴＪ素子２０８の端子２５８と非磁性層１２との間に印加される電圧ＶＭＴＪ８ｂとの間の関係は、｜ＶＭＴＪ１ｂ｜＞｜ＶＭＴＪ８ｂ｜となる。
【００３０】
この電圧のバラツキを緩和させる方法の一例として、ＭＴＪ素子２０１〜２０８の端子２５１〜２５８に印加する電位を２種類に調整する。例えば図３の実線で示すように、ＭＴＪ素子２０１からＭＴＪ素子２０４までの端子２５１〜２５４に電位ＶＢＬ１ｂを、ＭＴＪ素子２０５からＭＴＪ素子２０８までの端２５５〜２５８に電位ＶＢＬ２ｂ（＜ＶＢＬ１ｂ）を設定する。設定方法としては、非磁性層１２とＭＴＪ素子２０１の端子２５１との間に印加される電圧ＶＭＴＪ１ｂ（＝ＶＳＯ−ＶＢＬ１ｂ）と、非磁性層１２とＭＴＪ素子２０５の端子２５５との間に印加される電圧ＶＭＴＪ５ｂ（＝ＶＳＯ−ＶＢＬ２ｂ）が同じになるように設定する。これにより、非磁性層１２とＭＴＪ素子２０１の端子２５１との間に印加される電圧ＶＭＴＪ１ｂと、非磁性層１２とＭＴＪ素子２０８の端子２５８との間に印加される電圧ＶＭＴＪ８ｃの電圧の差は約１／２に緩和される。なお、ＭＴＪ素子２０１〜２０８の端子２５１〜２５８に印加される電位ＶＢＬ１ｂ、ＶＢＬ２ｂは制御回路１００から与えられる。
【００３１】
また、書き込みを行わないＭＴＪ素子の端子に対しては、磁化反転を抑制する方向に、電位を印加しても良い。この場合、書き込みを行うＭＴＪ素子の端子に与える電位と書き込みを行わないＭＴＪ素子の端子に与える電位は極性が逆になる。磁化反転を抑制する電位もＭＴＪ素子によって異なる電位を印加しても良い。
【００３２】
以上説明したように、第１実施形態によれば、書き込み時にＭＴＪ素子２０１〜２０８の端子２５１〜２５８と非磁性層１２との間の電圧のバラツキを抑制することが可能となり、書き込みが行われたときのＭＴＪ素子の抵抗のバラツキを抑制することができる。すなわち、本実施形態は、非磁性層におけるＭＴＪ素子の配置位置の違いによる動作時の抵抗のバラツキを抑制することのできる磁気メモリを提供することができる。
【００３３】
（第２実施形態）
第２実施形態による磁気メモリについて図４および図５を参照して説明する。この第２実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図４に示す。この第２実施形態のメモリセル１０は、図１に示すメモリセル１０と同じ構成を有しているが、書き込み時に各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，８）の端子２５ｉに印加する電位が互いに異なっている。
【００３４】
本実施形態においては、書き込み時には、各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，８）の端子２５ｉには、制御回路１００から電位ＶＢＬｉが印加される。これらの電位ＶＢＬ１〜ＶＢＬ８は図５に示すように互いに異なっており、非磁性層１２の電圧降下に応じて、ＭＴＪ素子２０１〜ＭＴＪ素子２０８の端子２５１〜２５８のそれぞれと、非磁性層１２との間の電圧が一定になるように調整されている。例えば、ＭＴＪ素子２０１の端子２５１と非磁性層１２との間の電圧ＶＭＴＪ１（＝ＶＢＬ１−ＶＳＯ）と、ＭＴＪ素子２０８の端子２５８と非磁性層１２との間の電圧ＶＭＴＪ８（＝ＶＢＬ８−ＶＳＯ）とが実質的に同じとなるように調整される。ここで、ＶＳＯは図５に示すように、非磁性層１２の電位を表す。
【００３５】
これにより、各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，８）の端子２５ｉと非磁性層１２との間に印加される電圧は書き込み電流Ｉｗによる非磁性層１２の電圧降下によって変動せず、一定に保たれる。なお、書き込みの極性が逆、すなわち書き込み電流Ｉｗの流れる向きが逆になる場合には、電圧降下の向きも反転する。この場合には、ＭＴＪ素子２０１の端子２５１に印加する電位を図５に示すＶＢＬ８、ＭＴＪ素子２０２の端子２５２に印加する電位をＶＢＬ７などに設定し、ＭＴＪ素子２０８の端子２５８に印加する電位をＶＢＬ１とする。また、図３に示すようにＭＴＪ素子２０１〜２０８の端子２５１〜２５８に印加する電位を非磁性層１２の電位より低く設定する場合も、図５に示す場合と同様に、電圧調整をしても良い。
【００３６】
なお、上記の説明では、ＭＴＪ素子２０１〜２０８のそれぞれの抵抗が大きく、書き込み時のＭＴＪ素子の端子への印加電位による非磁性層１２の電流変動が比較的小さい場合を想定している。しかし、書き込み時にＭＴＪ素子から非磁性層１２に流れる電流も考慮して電圧設定をしても良い。この場合は、単純にＭＴＪ素子２０１に電位ＶＢＬ１を割り当てる等とするのではなく、書き込みを行うデータに依存してＭＴＪ素子にどの電圧を与えるかを変えることになる。
【００３７】
以上説明したように、第２実施形態も第１実施形態と同様に、非磁性層におけるＭＴＪ素子の配置位置の違いによる動作時の抵抗のバラツキを抑制することのできる磁気メモリを提供することができる。
【００３８】
（第３実施形態）
第３磁気メモリによる磁気メモリについて図６および図７を参照して説明する。この第３実施形態の磁気メモリは、複数のメモリセル１０１、１０２・・・を有する。各メモリセル１０ｉ（ｉ＝１，２，・・・）は、図１に示す第１実施形態のメモリセル１０と同じ構成を有しているが、読み出し方法が異なる。
【００３９】
一般にスピントロニクスメモリにおいては、データの読み出しはＭＴＪ素子に電流を流すことによって、ＭＴＪ素子の抵抗値をセンスアンプによって読み出し、データ“０”であるかまたはデータ“１”であるか、を判定する。この際、非磁性層１２におけるＭＴＪ素子２０１〜２０８の配置位置によって非磁性層１２の寄生抵抗に差が生じ、読み出し電流の経路の抵抗値に差が発生する。例えば、非磁性層１２の一方の端部に配置されたＭＴＪ素子２０１と他方の端部に配置されたＭＴＪ素子２０８とでは非磁性層１２における抵抗が異なる。このため、制御回路１００に配置された読み出し回路（図示せず）から見た時に実効的には抵抗のバラツキとなり、読み出しウィンドウ、すなわちＭＴＪ素子から読み出される高抵抗値と低抵抗値との差を抵抗のバラツキで割った値が小さくなる。
【００４０】
そこで、この第３実施形態においては、ＭＴＪ素子、例えばＭＴＪ素子２０１の端子２５１から非磁性層１２に流す読み出し電流Ｉｒを非磁性層１２の双方向に流し（図６参照）、非磁性層１２の両端の抵抗を制御回路１００（読み出し回路）から見て並列にする。
【００４１】
図７は、読み出し電流を一方向にした場合と双方向にした場合の読み出し回路から見た非磁性層１２の寄生抵抗の計算値である。横軸はＭＴＪ素子２０１〜２０８の位置を示し、縦軸は非磁性層１２の寄生抵抗の計算値を示す。図７において、各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，８）の端子２５ｉから非磁性層１２の一方向、例えば、第１端子１２ａから第２端子１２ｂに向かう方向に読み出し電流Ｉｒを流した場合の非磁性層１２の寄生抵抗を菱形で示す。また、各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，８）の端子２５ｉから非磁性層１２の双方向、すなわち第１端子１２ａに向かう方向と、第２端子１２ｂに向かう方向にそれぞれ、読み出し電流Ｉｒを流した場合の非磁性層１２の寄生抵抗を四角形で示す。一方向に読み出し電流Ｉｒを流した場合は、ＭＴＪ素子２０１からＭＴＪ素子２０８に向かうに連れて、寄生抵抗は直線的に減少する。
【００４２】
一方、双方向に読み出し電流Ｉｒを流した場合は、ＭＴＪ素子２０４における寄生抵抗と、ＭＴＪ素子２０５における寄生抵抗が最大となる。しかし、この最大の値は、一方向に読み出し電流Ｉｒを流した場合の最大値の約１／４となる。すなわち、図７からわかるように、読み出し電流Ｉｒを双方向にすることによりＭＴＪ素子の配置位置の違いによる非磁性層１２の寄生抵抗の差が、読み出し電流を一方向にした場合に比べて大幅に緩和される。
【００４３】
また、一般にスピントロニクスメモリでは読み出し時にはＭＴＪ素子の端子に電位を印加しないので、ＭＴＪ素子の記憶層の反転エネルギー障壁の低下がない。このため、読み出し電流により磁化が反転してしまうリードディスターブの確率は元々小さい。しかし、図６に示す本実施形態のように、双方向の読み出し電流経路を採用することにより、非磁性層１２に流れる読み出し電流Ｉｒが分割されることにより小さくなり、リードディスターブの確率を更に下げることができる。図６に示す読み出し電流経路を実現するためには、図８に示すように非磁性層１２の両側にトランジスタ１４ａ、１４ｂと、これらのトランジスタ１４ａ、１４ｂに接続する読み出し配線１６ａ、１６ｂを設け、これらの読み出し配線１６ａ、１６ｂを読み出し回路１１０に接続すれば良い。そして、読み出し時には両方のトランジスタ１４ａ、１４ｂをオンすることにより、上記読み出しを行うことができる。なお、図８は、ＭＴＪ素子２０５から読み出し電流Ｉｒを非磁性層１２の双方向に流した場合を示す図である。
【００４４】
以上説明したように、第３実施形態によれば、読み出し時の非磁性層１２の寄生抵抗を減少させることが可能となり、ＭＴＪ素子２０１〜２０８の読み出し時における抵抗の実効的なバラツキを抑制することができる。これにより、ＭＴＪ素子の配置位置の違いによる読み出し時の抵抗のバラツキを抑制することができる。なお、読み出し電流の極性は図６、図８、図９に記載した極性と逆向きにしても良い。すなわち、読み出し電流は読み出しを行うＭＴＪ素子に対して非磁性層１２の両側から非磁性層１２に流し、ＭＴＪ素子において合流した電流を制御回路に流してもよい。
【００４５】
（第４実施形態）
第４実施形態による磁気メモリを図９に示す。この第４実施形態の磁気メモリは少なくとも１つのメモリセルを有し、このメモリセルを図９に示す。この第４実施形態のメモリセル１０は、図１に示す第１実施形態の磁気メモリにおいて、参照抵抗１７と、マルチプレクサ（選択回路とも云う）１９と、を新たに備えた構成を有している。この第４実施形態の磁気メモリは、第３実施形態の磁気メモリと同様に非磁性層１２の双方向に読み出し電流Ｉｒを流す。
【００４６】
参照抵抗１７は、非磁性層１２と実質的に同じ抵抗値を有する。この参照抵抗１７は、非磁性層１２と同じ材料で構成しても良いし、異なる材料で構成しても良い。なお、磁気メモリが複数のメモリセルを有している場合、すなわち複数の非磁性層１２を有している場合には、参照抵抗１７とマルチプレクサ１９は、複数の非磁性層に対して共有しても良い。参照抵抗１７は、非磁性層１２のＭＴＪ素子２０１〜ＭＴＪ素子２０８の位置に対応する位置に引き出し電極（端子）１７１〜１７８を有している。引き出し電極１７ｉ（ｉ＝１，・・・，８）は、非磁性層１２のＭＴＪ素子２０９−ｉの対応する位置に配置される。例えば、引き出し電極１７１はＭＴＪ素子２０８の対応する位置に配置され、引き出し電極１７８はＭＴＪ素子２０１の対応する位置に配置される。
【００４７】
これらの引き出し電極１７１〜１７８は、マルチプレクサ１９の８個の入力端子に接続される。読み出し時に、引き出し電極１７１〜１７８の一つがビット選択アドレス信号ＢＳＥＬに基づいて、マルチプレクサ１９によって選択される。例えば、ＭＴＪ素子２０ｉ（ｉ＝１，・・・，８）から読み出しを行う場合は、引き出し電極１７９−ｉが選択される。
【００４８】
このような構成とすることにより、読み出し時に非磁性層１２の双方向に読み出し電流Ｉｒを流すと、非磁性層１２の読み出し経路による寄生抵抗の影響を第３実施形態に比べて更に減少させることが可能となり、引き出し電極１７１〜１７８から出力される読み出し電流Ｉｒのバラツキは、低減する。すなわち、ＭＴＪ素子２０１〜２０８の読み出し時における抵抗の実効的なバラツキを抑制することができる。これにより、ＭＴＪ素子の配置位置の違いによる読み出し時の抵抗のバラツキを抑制することができる。
【００４９】
（第５実施形態）
第５実施形態による磁気メモリを図１０に示す。この第５実施形態の磁気メモリは複数のメモリセルがマトリクス状に配列された、例えば２×２のメモリセル１０１１〜１０２２がマトリクス状に配列されたメモリセルアレイ１を備えている。各メモリセル１０ｉｊ（ｉ，ｊ＝１，２）は、図１に示す第１実施形態のメモリセルと同様に、非磁性層１２と、複数の磁気抵抗素子、例えば８個の磁気抵抗素子２０１〜２０８とを備えている。各メモリセル１０ｉｊ（ｉ，ｊ＝１，２）は、更に、ビット選択トランジスタ２７ｉと、バイト選択トランジスタ３１、３２とを備えている。
【００５０】
各磁気抵抗素子２０ｉ（ｉ＝１，・・・，８）は、非磁性層１２に配置されたＭＴＪ素子であって、記憶層２１と、非磁性層２２と、参照層２３とを有する積層構造を備えている。各ＭＴＪ素子２０ｉ（ｉ＝１，・・・，８）はそれぞれ、対応する参照層２３に電気的に接続された端子２５ｉを有し、この端子２５ｉはビット選択トランジスタ２７ｉのソースおよびドレインのうちの一方（第１端子）に接続される。
【００５１】
ビット選択トランジスタ２７ｉ（ｉ＝１，・・・，８）は、ソースおよびドレインのうちの他方（第２端子）が、このビット選択トランジスタ２７ｉが属するメモリセル１０ｊｋ（ｊ、ｋ＝１，２）の電位印加ワード線ＶＷＬｉｋに接続され、ゲート（制御端子）が素子選択ビット線ＥＳＢＬｋに接続される。
【００５２】
メモリセル１０ｉｊ（ｉ，ｊ＝１，２）において、バイト選択トランジスタ３１は、ソースおよびドレインのうちの一方（第１端子）が非磁性層１２の第１端子１２ａに接続され、ソースおよびドレインのうちの他方（第２端子）が書き込みワード線ＷＷＬ１１に接続され、ゲート（制御端子）がバイト選択ビット線ＳＢＬｉに接続される。
【００５３】
また、メモリセル１０ｉｊ（ｉ，ｊ＝１，２）において、バイト選択トランジスタ３２は、ソースおよびドレインのうちの一方（第１端子）が非磁性層１２の第２端子１２ｂに接続され、ソースおよびドレインのうちの他方（第２端子）が書き込みワード線ＷＷＬ２ｉに接続され、ゲート（制御端子）がバイト選択ビット線ＳＢＬｉに接続される。
【００５４】
この磁気メモリにおける書き込みについて、破線で囲まれたメモリセル１０１２に書き込みを行う場合を例にとって説明する。メモリセル１０１２で書き込みを行う場合は、非磁性層１２に配置されたＭＴＪ素子２０１〜２０８のうち、書き込みを行うＭＴＪ素子、例えば、ＭＴＪ素子２０１、２０２、２０８に接続されている電位印加ワード線ＶＷＬ１２、ＶＷＬ２２、ＶＷＬ８２に書き込み電位を印加する。この書き込み電位の印加は図示しない制御回路（例えば、図１に示す制御回路）によって行われる。更に、対応する素子選択ビット線ＥＳＢＬ１を制御して、ビット選択トランジスタ２７１〜２７８をオンにする。これにより、書き込み電位がＭＴＪ素子２０１、２０２、２０８に印加される。
【００５５】
第５実施形態においては、ＭＴＪ素子２０１〜２０８に接続している電位印加ワード線ＶＷＬ１２〜ＶＷＬ８２が互いに独立しているため、ＭＴＪ素子２０ｉ（ｉ＝１，・・・，８）の端子２５ｉに印加される電位の値を調整することが可能になる。この状態で書き込みワード線ＷＷＬ２１と書き込みワード線ＷＷＬ２２の電位を設定した状態でバイト選択ビット線ＳＢＬ１を活性化することにより、バイト選択トランジスタ３１とバイト選択トランジスタ３２をオンさせ、導電層１２に書き込み電流を流す。これにより、選択したＭＴＪ素子２０１、２０２、２０８のそれぞれの記憶層２１の磁化反転を実行することができる。
【００５６】
以上説明したように、第５実施形態も第１実施形態と同様に、非磁性層におけるＭＴＪ素子の配置位置の違いによる動作時の抵抗のバラツキを抑制することのできる磁気メモリを提供することができる。
【００５７】
（第６実施形態）
第６実施形態による磁気メモリの回路図を図１１に示す。この第６実施形態の磁気メモリは、図１０に示すメモリセルアレイ１と、制御回路２００と、デコーダ２０５と、読み出し回路２１０，２１２と、書き込み回路２２０，２２２と、ワード線選択回路２４０，２４６と、ビット線選択回路２５０，２５２と、セル選択回路２６０，２６２と、電位印加回路２７０，２７２と、寄生抵抗補償回路２９０と、を備えている。
【００５８】
制御回路２００は、制御信号ＳＲＣｖ、ＳＲＣｓ、ＳＲＣｎ、ＳＲＣｒ、ＳＮＫｖ、ＳＮＫｓ、ＳＮＫｎ、およびＳＮＫｒを出力する。デコーダ２０５は、アドレス信号Ａｘｗ、Ａｘｅ、Ａｙｎ、Ａｙｓ、Ａｃｎ、およびＡｃｓを発生する。
【００５９】
読み出し回路２１０は、制御信号ＳＲＣｒに基づいて動作するトランジスタ２１０ａと、センスアンプ２１０ｂと、を有している。センスアンプ２１０ｂはトランジスタ２１０ａを介して配線２７１に接続される。読み出し回路２１２は制御信号ＳＮＫｒに基づいて動作するトランジスタ２１２ａを有している。このトランジスタ２１２ａは、ソースが接地され、ドレインが配線２７５に接続される。
【００６０】
書き込み回路２２０は、制御信号ＳＲＣｎに基づいて動作するトランジスタ２２０ａと、制御信号ＳＮＫｎに基づいて動作するトランジスタ２２０ｂと、を有している。トランジスタ２１０ａのドレインおよびトランジスタ２２０ｂのドレインが配線２７６に接続され、トランジスタ２１０ａのソースおよびトランジスタ２２０ｂのソースが接地される。書き込み回路２２２は、制御信号ＳＲＣｓに基づいて動作するトランジスタ２２２ａと、制御信号ＳＮＫｓに基づいて動作するトランジスタ２２２ｂと、有している。トランジスタ２２２ａのドレインおよびトランジスタ２２２ｂのドレインが配線２７５に接続され、トランジスタ２２２ａのソースおよびトランジスタ２２２ｂのソースが接地される。
【００６１】
ワード線選択回路２４０は、アドレス信号Ａｙｎ＜１＞に基づいて動作するトランジスタ２４２ａ１と、アドレス信号／Ａｙｓ＜１＞に基づいて動作するトランジスタ２４２ａ２と、アドレス信号Ａｙｎ＜２＞に基づいて動作するトランジスタ２４２ｂ１と、アドレス信号／Ａｙｓ＜２＞に基づいて動作するトランジスタ２４２ｂ２と、を有している。なお、アドレス信号／Ａｙｓ＜１＞は、アドレス信号Ａｙｓ＜１＞の反転信号である。同様に、以下では、記号「／Ａ」は信号Ａの反転信号を意味する。トランジスタ２４２ａ１、２４２ａ２、２４２ｂ１、および２４２ｂ２のソースは配線２７６に接続される。トランジスタ２４２ａ１のドレインは書き込みワード線ＷＷＬ１１に接続され、トランジスタ２４２ａ２のドレインは書き込みワード線ＷＷＬ１２に接続され、トランジスタ２４２ｂ１のドレインは書き込みワード線ＷＷＬ２１に接続され、トランジスタ２４２ｂ２のドレインは書き込みワード線ＷＷＬ２２に接続される。
【００６２】
ワード選択回路２４６は、アドレス信号／Ａｙｎ＜１＞に基づいて動作するトランジスタ２４７ａ１と、アドレス信号Ａｙｓ＜１＞に基づいて動作するトランジスタ２４７ａ２と、アドレス信号／Ａｙｎ＜２＞に基づいて動作するトランジスタ２４７ｂ１と、アドレス信号Ａｙｓ＜２＞に基づいて動作するトランジスタ２４７ｂ２と、を有している。トランジスタ２４７ａ１、２４７ａ２、２４７ｂ１、および２４７ｂ２のソースは配線２７５に接続される。トランジスタ２４７ａ１のドレインは書き込みワード線ＷＷＬ１１に接続され、トランジスタ２４７ａ２のドレインは書き込みワード線ＷＷＬ１２に接続され、トランジスタ２４７ｂ１のドレインは書き込みワード線ＷＷＬ２１に接続され、トランジスタ２４７ｂ２のドレインは書き込みワード線ＷＷＬ２２に接続される。
【００６３】
ビット線選択回路２５０は、アドレス信号Ａｘｅ＜１＞を受ける端子２５０ａと、アドレス信号Ａｘｅ＜２＞を受ける端子２５０ｂと、を有している。ビット選択回路２５２は、アドレス信号Ａｘｗ＜１＞を受ける端子２５２ａと、アドレス信号Ａｘｗ＜２＞を受ける端子２５２ｂと、を有している。
【００６４】
セル選択回路２６０は、アドレス信号Ａｃｎ＜１ｊ＞（ｊ＝１，・・・８）に基づいて動作するトランジスタトランジスタ２６０ａｊと、アドレス信号Ａｃｎ＜２ｊ＞（ｊ＝１，・・・８）に基づいて動作するトランジスタトランジスタ２６０ｂｊと、を有している。
【００６５】
トランジスタトランジスタ２６０ａｊ（ｊ＝１，・・・８）のソースおよびトランジスタトランジスタ２６０ａｋ（ｋ＝１，・・・８）のソースは、配線２７１に接続されている。トランジスタトランジスタ２６０ａｊ（ｊ＝１，・・・８）のドレインは、寄生抵抗補償回路２９０の補償要素２９０ａｊを介して電位印加ワード線ＶＷＬｊ１に接続され、トランジスタトランジスタ２６０ｂｋ（ｋ＝１，・・・８）のドレインは、寄生抵抗補償回路２９０補償要素２９０ｂｋを介して電位印加ワード線ＶＷＬｋ２に接続される。
【００６６】
セル選択回路２６２は、アドレス信号Ａｃｓ＜１ｊ＞（ｊ＝１，・・・８）に基づいて動作するトランジスタトランジスタ２６２ａｊと、アドレス信号Ａｃｓ＜２ｊ＞（ｊ＝１，・・・８）に基づいて動作するトランジスタトランジスタ２６２ｂｊと、を有している。
【００６７】
トランジスタトランジスタ２６２ａｊ（ｊ＝１，・・・８）のソースは電位印加ワード線ＶＷＬ１ｊに接続され、トランジスタトランジスタ２６２ｂｋ（ｋ＝１，・・・８）のソースは電位印加ワード線ＶＷＬ２ｋに接続される。トランジスタトランジスタ２６２ａｊ（ｊ＝１，・・・８）のドレインおよびトランジスタトランジスタ２６２ｂｋ（ｋ＝１，・・・８）のドレインは配線２７３に接続される。
【００６８】
寄生抵抗補償回路２９０は、図７に示す非磁性層１２の寄生抵抗のＭＴＪ素子の配置位置の違いによる変動を小さくする、すなわち図７に示す双方向の場合の抵抗差を補償するための回路であって、補償要素２９０ａ１〜２９０ａ８、２９０ｂ１〜２９０ｂ８はそれぞれ抵抗素子により構成される。したがって、第６実施形態においては、読み出しは、第３実施形態または第４実施形態と同様に、ＭＴＪ素子から非磁性層１２に双方向に読み出し電流を流すことにより行う。また、第６実施形態では、この寄生抵抗補償回路２９０は、セル選択回路２６０とメモリセルアレイ１との間に配置したが、セル選択回路２６０内に配置してもよい。
【００６９】
このように構成された第６実施形態においては、図１に示す第１実施形態と同様の電圧調整を可能にしている。書き込み時に印加する電位は電位印加回路２７０により電位ＶＢＬ１および電位印加回路２７２により電位ＶＢＬ２の２種類の電位を設定できるようにしている。この電位印加回路を追加することで、図５に示したように設定電圧に調整することも可能になる。
【００７０】
（書き込み動作）
次に、書き込み動作について説明する。書き込みはメモリセル１０１２に行う場合を例にとって説明する。メモリセル１０１２のＭＴＪ素子２０１〜２０８に情報（０，１，１，０，０，０，１，０）の書き込みを行う時には、まず、第１ステップとして、メモリセル１０１２のＭＴＪ素子２０１〜２０８に初期化、すなわちデータ“０”の書き込みを行う。この初期化は、セル選択回路２６０を用いてアドレス信号Ａｃｎ＜１１＞〜Ａｃｎ＜１４＞を活性化（オン状態に）する。また、セル選択回路２６２を用いてアドレス信号Ａｃｓ＜１５＞からＡｃｓ＜１８＞をオン状態にする。この状態でビット線選択回路２５０によりアドレス信号Ａｘｅ＜１＞をオンにして、ＭＴＪ素子２０１〜ＭＴＪ素子２０４を電位印加回路２７０に接続し、ＭＴＪ素子２０５〜ＭＴＪ素子２０８を電位印加回路２７２に接続する。これにより、メモリセル１０１２に必要な電圧を印加する。更に、ワード線選択回路２４０およびワード線選択回路２４２によって書き込みワード線ＷＷＬ１１および書き込みワード線ＷＷＬ１２をそれぞれ書き込み回路２２０および書き込み回路２２２に接続する。この状態でビット線選択回路２５２によってアドレス信号Ａｘｗ＜１＞をオンにして、メモリセル１０１２の非磁性層１２に所望の電流を通電し、ＭＴＪ素子２０１〜ＭＴＪ素子２０８にデータ“０”の書き込みを行う。
【００７１】
第２ステップとして、情報（０，１，１，０，０，０，１，０）の書き込みを行うために、ＭＴＪ素子２０２、ＭＴＪ素子２０３、ＭＴＪ素子２０７にデータ“１”の書き込みを行う。データ“１”の書き込みは、非磁性層１２に書き込み電流を流す方向を、データ“０”の０書き込みを行う場合と、反対方向（逆方向）にする。また、電圧降下の向きが逆になるため、ＭＴＪ素子に接続する電位印加回路２７０、２７２を第１ステップとは逆にする必要がある。ただし、ＭＴＪ素子２０１、ＭＴＪ素子２０４、ＭＴＪ素子２０５、ＭＴＪ素子２０６、ＭＴＪ素子２０８はそれぞれ、データ“１”の書き込みを行わない。このため、第２ステップでは、ＭＴＪ素子２０１、ＭＴＪ素子２０４、ＭＴＪ素子２０５、ＭＴＪ素子２０６、ＭＴＪ素子２０８を電位印加回路２７０、２７０には接続しない。なお、逆極性の電位印加回路を設けている場合には、反転を抑制するために逆極性の電位印加回路に接続する。具体的にはセル選択回路２６０を用いてアドレス信号Ａｃｎ＜１７＞をオンにし、またセル選択回路２６２を用いてアドレス信号Ａｃｓ＜１２＞およびアドレス信号Ａｃｓ＜１３＞をオンにする。この状態でビット線選択回路２５０を用いてアドレス信号Ａｘｅ＜１＞をオンにして、ＭＴＪ素子２０２、ＭＴＪ素子２０３、ＭＴＪ素子２０７に所望の電位を印加する。さらに、ワード線選択回路２４０およびワード線選択回路２４６を用いて書き込みワード線ＷＷＬ１１および書き込みワード線ＷＷＬ１２をそれぞれ書き込み回路２２２および書き込み回路２２０に接続する。この状態でビット線選択回路２５２によってアドレス信号Ａｘｗ＜１＞をオンにして、メモリセル１０１２の非磁性層１２に第１ステップとは逆向きの書き込み電流を流し、電位印加を行っているＭＴＪ素子２０２、ＭＴＪ素子２０３、ＭＴＪ素子２０７にデータ“１”の書き込みを行う。
【００７２】
（読み出し動作）
メモリセルの読み出しは、ＭＴＪ素子に読み出し電流を流し、センスアンプ２１０ｂを用いてＭＴＪ素子の抵抗によってデータ“０”かまたはデータ“１”を判定する。例えば、メモリセル１０１１のＭＴＪ素子２０１の読み出しを行う場合にはアドレス信号Ａｃｎ＜１１＞、Ａｘｗ＜１＞、／Ａｙｎ＜１＞、およびＡｙｓ＜１＞をオンにして読み出し回路２１０からＭＴＪ素子２０１を経由して読み出し回路２１２の経路で読み出し電流を流し、センスアンプ２１０ｂによって検知する。アドレス信号／Ａｙｎ＜１＞およびＡｙｓ＜１＞を両方オンすることによりＭＴＪ素子２０１を通過した電流は非磁性層１２に対して両側に通電されることになり、図７に示したように非磁性層１２の寄生抵抗の変動を抑制することができる。
【００７３】
なお、寄生抵抗補償回路２９０の各抵抗素子の抵抗は、図１２に示す実線の矢印で示した値に設定される。すなわち、非磁性層１２の寄生抵抗のＭＴＪ素子の配置位置の違いによる変動を小さくするように設定される。なお、読み出し電流を非磁性層１２内で一方向に流すことによりＭＴＪ素子の読み出しを行う場合には、寄生抵抗補償回路の抵抗素子の抵抗値は図１２に示す破線矢印で示した値に設定する。
【００７４】
なお、アドレス信号Ａｙｎ、／Ａｙｎ、Ａｙｓ，および／Ａｙｓは、接続しているＭＴＪ素子に書き込みまたは読み出しを行う時には該当するトランジスタを活性化させる。その時、アドレス信号Ａｙｎおよびアドレス信号／Ａｙｎは一方がオンの場合は他方がオフになる。アドレス信号Ａｙｓも同様である。一方、接続しているＭＴＪ素子に書き込みまたは読み出しを行わない時には、アドレス信号Ａｙｎ、／Ａｙｎ、Ａｙｓ、および／Ａｙｓは、トランジスタ２４２ａ１、２４２ａ２、２４２ｂ１、２４２ｂ２、２４７ａ１、２４７ａ２、２４７ｂ１、および２４７ｂ２をオフにする。
【００７５】
以上説明したように、第６実施形態も第１実施形態と同様に、非磁性層におけるＭＴＪ素子の配置位置の違いによる動作時の抵抗のバラツキを抑制することのできる磁気メモリを提供することができる。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７７】
１・・・メモリセルアレイ、１０・・・メモリセル、１２・・・非磁性層（導電層）、１２ａ・・・第１端子、１２ｂ・・・第２端子、１４ａ，１４ｂ・・・トランジスタ、１６ａ，１６ｂ・・・配線、１７・・・参照抵抗、１７１〜１７８・・・引き出し電極（端子）、１９・・・マルチプレクサ（選択回路）、２０１〜２０８・・・磁気抵抗素子（ＭＴＪ素子）、２５１〜２５８・・・端子、２７１〜２７８・・・ビット選択トランジスタ、３１・・・バイト選択トランジスタ、３２・・・バイト選択トランジスタ、１００・・・制御回路、２００・・・制御回路、２０５・・・デコーダ、２１０・・・読み出し回路、２１０ａ・・・トランジスタ、２１０ｂ・・・センスアンプ、２１２・・・読み出し回路、２２０・・・書き込み回路、２２０ａ，２２０ｂ・・・トランジスタ、２２２・・・書き込み回路、２２２ａ，２２２ｂ・・・トランジスタ、２４０・・・ワード線選択回路、２４２ａ１，２４２ａ２，２４２ｂ１，２４２ｂ２・・・トランジスタ、２４６・・・ワード線選択回路、２４７ａ１，２４７ａ２，２４７ｂ１，２４７ｂ２・・・トランジスタ、２５０・・・ビット線選択回路、２５０ａ，２５０ｂ・・・トランジスタ、２５２・・・ビット線選択回路、２５２ａ，２５２ｂ・・・トランジスタ、２６０・・・セル選択回路、２６０ａ１〜２６０ａ８，２６０ｂ１〜２６０ｂ８・・・トランジスタ、２６２・・・セル選択回路、２６２ａ１〜２６２ａ８，２６２ｂ１〜２６２ｂ８・・・トランジスタ、２９０・・・寄生抵抗補償回路、２９０ａ１〜２９０ａ８，２９０ｂ１〜２９０ｂ８・・・補償要素（抵抗素子）  
【図１】
2018093065.tif 000003
【図２】
2018093065.tif 000004
【図３】
2018093065.tif 000005
【図４】
2018093065.tif 000006
【図５】
2018093065.tif 000007
【図６】
2018093065.tif 000008
【図７】
2018093065.tif 000009
【図８】
2018093065.tif 000010
【図９】
2018093065.tif 000011
【図１０】
2018093065.tif 000012
【図１１】
2018093065.tif 000013
【図１２】
2018093065.tif 000014
【手続補正書】
【提出日】平成29年10月2日(2017.10.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１端子および第２端子と、
第１乃至第４領域を有する導電層であって、前記第２領域は前記第１領域と前記第４領域との間にあり、前記第３領域は前記第２領域と前記第４領域との間にあり、前記第１領域は前記第１端子に電気的に接続され、前記第４領域は前記第２端子に電気的に接続された導電層と、
前記第２領域に対応して配置され、第１磁性層と、前記第２領域と前記第１磁性層との間の第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１非磁性層と、前記第１磁性層に電気的に接続する第３端子と、を有する第１磁気抵抗素子と、
前記第３領域に対応して配置され、第３磁性層と、前記第３領域と前記第３磁性層との間の第４磁性層と、前記第３磁性層と前記第４磁性層との間の第２非磁性層と、前記第３磁性層に電気的に接続する第４端子と、を有する第２磁気抵抗素子と、
前記第１および第２磁気抵抗素子に同時に書き込みを行うときに前記第１端子と前記第２端子との間に書き込み電流を流すとともに前記第１および第２磁気抵抗素子の第３および第４端子に電位を印加する回路であって、前記第１端子から前記第２端子に書き込み電流を流すときに、前記第１磁気抵抗素子の前記第３端子に印加する第１電位よりも低い第２電位を前記第２磁気抵抗素子の前記第４端子に印加する回路と、
を備えた磁気メモリ。
【請求項２】
前記第１および第２電位は、前記第１電位と前記第２領域の電位との差と、前記第２電位と前記第３領域の電位との差と、の差の絶対値が前記第１および第２電位が同じである場合よりも小さくなるように前記回路によって印加される請求項１記載の磁気メモリ。
【請求項３】
第１端子および第２端子と、
第１乃至第４領域を有する導電層であって、前記第２領域は前記第１領域と前記第４領域との間にあり、前記第３領域は前記第２領域と前記第４領域との間にあり、前記第１領域は前記第１端子に電気的に接続され、前記第４領域は前記第２端子に電気的に接続された導電層と、
前記第２領域に配置され、第１磁性層と、前記第２領域と前記第１磁性層との間の第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１非磁性層と、前記第１磁性層に電気的に接続する第３端子と、を有する第１磁気抵抗素子と、
前記第３領域に配置され、第３磁性層と、前記第３領域と前記第３磁性層との間の第４磁性層と、前記第３磁性層と前記第４磁性層との間の第２非磁性層と、前記第３磁性層に電気的に接続する第４端子と、を有する第２磁気抵抗素子と、
書き込み時に前記第１端子と前記第２端子との間に書き込み電流を流すとともに前記第１および第２磁気抵抗素子の第３および第４端子に電位を印加する回路であって、前記第１端子から前記第２端子に書き込み電流を流すときに、前記第１磁気抵抗素子の前記第３端子に第１電位を印加しかつ前記第２磁気抵抗素子の前記第４端子に第２電位を印加し、当該第１および第２電位を、前記第１電位と前記第２領域の電位との差と、前記第２電位と前記第３領域の電位との差が実質的に等しくなるように印加する回路と、
を備えた磁気メモリ。
【請求項４】
第１端子および第２端子と、
第１乃至第４領域を有する導電層であって、前記第２領域は前記第１領域と前記第４領域との間にあり、前記第３領域は前記第２領域と前記第４領域との間にあり、前記第１領域は前記第１端子に電気的に接続され、前記第４領域は前記第２端子に電気的に接続された導電層と、
前記第２領域に配置され、第１磁性層と、前記第２領域と前記第１磁性層との間の第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１非磁性層と、前記第１磁性層に電気的に接続する第３端子と、を有する第１磁気抵抗素子と、
前記第３領域に配置され、第３磁性層と、前記第３領域と前記第３磁性層との間の第４磁性層と、前記第３磁性層と前記第４磁性層との間の第２非磁性層と、前記第３磁性層に電気的に接続する第４端子と、を有する第２磁気抵抗素子と、
書き込み時に前記第１端子と前記第２端子との間に書き込み電流を流すとともに前記第１および第２磁気抵抗素子の第３および第４端子に電位を印加する回路であって、前記第１磁気抵抗素子の前記第３端子に印加する第１電位よりも低い第２電位を前記第２磁気抵抗素子の前記第４端子に印加するとともに前記第１端子から前記第２端子に第１書き込み電流を流し、前記第１および第２磁気抵抗素子のうちデータを書き込むべき磁気抵抗素子の前記端子に第３電位を印加するとともに前記第２端子から前記第１端子に第２書き込み電流を流す回路と、
を備えた磁気メモリ。
【請求項５】
第１端子および第２端子と、
第１乃至第５領域を有する導電層であって、前記第２領域は前記第１領域と前記第５領域との間にあり、前記第３領域は前記第２領域と前記第５領域との間にあり、前記第４領域は前記第３領域と前記第５領域との間にあり、前記第１領域は前記第１端子に電気的に接続され、前記第５領域は前記第２端子に電気的に接続された導電層と、
前記第２領域に対応して配置され、第１磁性層と、前記第２領域と前記第１磁性層との間の第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１非磁性層と、前記第１磁性層に電気的に接続する第３端子と、を有する第１磁気抵抗素子と、
前記第４領域に対応して配置され、第３磁性層と、前記第４領域と前記第３磁性層との間の第４磁性層と、前記第３磁性層と前記第４磁性層との間の第２非磁性層と、前記第３磁性層に電気的に接続する第４端子と、を有する第２磁気抵抗素子と、
前記第３領域に対応して配置され、第５磁性層と、前記第３領域と前記第５磁性層との間の第６磁性層と、前記第５磁性層と前記第６磁性層との間の第３非磁性層と、前記第５磁性層に電気的に接続する第５端子と、を有する第３磁気抵抗素子と、
前記第１乃至第３磁気抵抗素子のうちの一つの磁気抵抗素子から読み出しを行う時に、前記一つの磁気抵抗素子の前記端子と前記第１および第２端子の両方の端子との間に読み出し電流を流す第１回路と、
前記導電層に並列に配置され前記導電層と実質的に同じ抵抗を有し第６端子および第７端子を有する抵抗層であって、前記第６端子が前記第１端子に電気的に接続され、前記第７端子が前記第２端子に電気的に接続された抵抗層と、
前記第１磁気抵抗素子、前記第２磁気抵抗素子、および前記第３磁気抵抗素子のそれぞれの配置位置に対応する前記抵抗層の位置に配置された第１電極、第２電極、および第３電極と、
前記第１乃至第３電極にそれぞれ電気的に接続される第１乃至第３入力端子と、制御信号に基づいて前記第１乃至第３入力端子の一つに電気的に接続される出力端子と、を有する第２回路と、
を備えた磁気メモリ。
【請求項６】
前記第１端子にソースおよびドレインの一方が電気的に接続する第１トランジスタと、前記第２端子にソースおよびドレインの一方が電気的に接続する第２トランジスタと、前記第１トランジスタのソースおよびドレインの他方が電気的に接続する第１配線と、前記第２トランジスタのソースおよびドレインの他方が電気的に接続する第２配線と、を更に備え、
前記第１回路は前記第１および第２配線に電気的に接続する請求項５記載の磁気メモリ。
【請求項７】
第１端子および第２端子と、
第１乃至第５領域を有する導電層であって、前記第２領域は前記第１領域と前記第５領域との間にあり、前記第３領域は前記第２領域と前記第５領域との間にあり、前記第４領域は前記第３領域と前記第５領域との間にあり、前記第１領域は前記第１端子に電気的に接続され、前記第５領域は前記第２端子に電気的に接続された導電層と、
前記第２領域に対応して配置され、第１磁性層と、前記第２領域と前記第１磁性層との間の第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１非磁性層と、前記第１磁性層に電気的に接続する第３端子と、を有する第１磁気抵抗素子と、
前記第４領域に対応して配置され、第３磁性層と、前記第４領域と前記第３磁性層との間の第４磁性層と、前記第３磁性層と前記第４磁性層との間の第２非磁性層と、前記第３磁性層に電気的に接続する第４端子と、を有する第２磁気抵抗素子と、
前記第３領域に対応して配置され、第５磁性層と、前記第３領域と前記第５磁性層との間の第６磁性層と、前記第５磁性層と前記第６磁性層との間の第３非磁性層と、前記第５磁性層に電気的に接続する第５端子と、を有する第３磁気抵抗素子と、
前記第１乃至第３磁気抵抗素子のうちの一つの磁気抵抗素子から読み出しを行う時に、前記一つの磁気抵抗素子の前記端子と、前記第１および第２端子の両方の端子との間に読み出し電流を流す回路と、
前記第３乃至第５端子に電気的に接続される第１乃至第３抵抗素子を有する補償回路であって、前記第１乃至第３抵抗素子の抵抗は、前記第１乃至第３磁気抵抗素子の読み出し経路の違いによる前記読み出し経路における抵抗の差が小さくなるように設定される補償回路と、
を備えた磁気メモリ。
【請求項８】
第１端子および第２端子と、
第１乃至第４領域を有する導電層であって、前記第２領域は前記第１領域と前記第４領域との間にあり、前記第３領域は前記第２領域と前記第４領域との間にあり、前記第１領域は前記第１端子に電気的に接続され、前記第４領域は前記第２端子に電気的に接続された導電層と、
前記第２領域に対応して配置され、第１磁性層と、前記第２領域と前記第１磁性層との間の第２磁性層と、前記第１磁性層と前記第２磁性層との間の第１非磁性層と、前記第１磁性層に電気的に接続する第３端子と、を有する第１磁気抵抗素子と、
前記第３領域に対応して配置され、第３磁性層と、前記第３領域と前記第３磁性層との間の第４磁性層と、前記第３磁性層と前記第４磁性層との間の第２非磁性層と、前記第３磁性層に電気的に接続する第４端子と、を有する第２磁気抵抗素子と、
前記第１および第２磁気抵抗素子のうちの一つの磁気抵抗素子から読み出しを行う時に、前記一つの磁気抵抗素子の前記端子と、前記第１および第２端子の両方の端子との間に読み出し電流を流す回路と、
前記第３および第４端子に電気的に接続される第１および第２抵抗素子を有する補償回路であって、前記第１および第２抵抗素子の抵抗は、前記第１および第２磁気抵抗素子の読み出し経路の違いによる前記読み出し経路における抵抗の差が小さくなるように設定される補償回路と、
を備えた磁気メモリ。