(57)【要約】【課題】絶縁基板上に形成された半導体層の同一面上に全ての電極が形成される３端子の半導体素子を用い、この半導体素子をフェースアップで基板上に容易に実装することができ、従来に比べて大幅な低コスト化、高周波化、省体積化、低熱抵抗化などを図ることができる半導体パッケージおよびこれを用いたモジュールを提供する。【解決手段】半導体パッケージは、絶縁基板１０の第１主面上に３端子半導体素子を構成する半導体層２０が設けられ、半導体層２０上にソース電極３０、ドレイン電極４０およびゲート電極が三角形に配置された半導体チップＣと、ソース電極３０、ドレイン電極４０およびゲート電極とそれぞれ電気的に接続され、半導体層２０の外部に引き出された電極パッド６０、７０などと、半導体層２０、ソース電極３０、ドレイン電極４０、ゲート電極および絶縁基板１０の側面を封止する電気的に絶縁性の樹脂９０とを有する。【選択図】図３
2018093221.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板の第１主面上に３端子半導体素子を構成する半導体層が設けられ、前記半導体層上に第１電極、第２電極および第３電極が三角形に配置された半導体チップと、
前記第１電極、前記第２電極および前記第３電極とそれぞれ電気的に接続され、前記半導体層の外部または上方に引き出された第１電極パッド、第２電極パッドおよび第３電極パッドと、
前記第１電極、前記第２電極、前記第３電極、前記半導体層および前記絶縁基板の側面を封止する電気的に絶縁性の樹脂と、
を有する半導体パッケージ。
【請求項２】
前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドは、それぞれ前記第１電極、前記第２電極および前記第３電極から前記樹脂上を前記半導体層および前記絶縁基板に平行に延在してから垂直に折れ曲がって前記樹脂の側面に沿って前記半導体層および前記絶縁基板の側面に平行に延在し、前記絶縁基板の第２主面と同一の高さで終端している請求項１記載の半導体パッケージ。
【請求項３】
前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドは、それぞれ前記第１電極、前記第２電極および前記第３電極から前記樹脂上を経由して前記半導体層および前記絶縁基板に平行な方向に突出している請求項１記載の半導体パッケージ。
【請求項４】
前記半導体層は長方形状の平面形状を有し、前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドは、前記半導体層の四つの角部のうちの互いに異なる一つまたは二つの角部を含む所定の領域と重なるように延在している請求項１〜３のいずれか一項記載の半導体パッケージ。
【請求項５】
前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドは、それぞれ前記第１電極、前記第２電極および前記第３電極から前記半導体層に対して垂直上方に引き出された後、前記半導体層の上方を前記半導体層に平行に延在している請求項１記載の半導体パッケージ。
【請求項６】
前記半導体層は長方形状の平面形状を有し、前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドは、前記半導体層の四つの辺のうちの互いに異なる一つの辺に跨がるように延在している請求項５記載の半導体パッケージ。
【請求項７】
前記樹脂は、前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドの間の領域から前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッド上に延在している請求項１〜４のいずれか一項記載の半導体パッケージ。
【請求項８】
前記樹脂は、前記絶縁基板の側面から前記絶縁基板の第２主面上にこの第２主面の中央部の領域を残して延在している請求項１〜４、７のいずれか一項記載の半導体パッケージ。
【請求項９】
前記第２主面の前記中央部の領域に熱伝導層が設けられている請求項８記載の半導体パッケージ。
【請求項１０】
前記半導体層はＧａＮ系半導体層、前記３端子半導体素子はＧａＮ系電界効果トランジスタである請求項１〜９のいずれか一項記載の半導体パッケージ。
【請求項１１】
前記ＧａＮ系電界効果トランジスタは分極超接合ＧａＮ系電界効果トランジスタであり、前記第１電極、前記第２電極および前記第３電極はソース電極、ドレイン電極およびゲート電極である請求項１０記載の半導体パッケージ。
【請求項１２】
一方の主面に互いに交差しないように設けられた所定の配線を有する実装基板と、
前記実装基板の前記主面上に前記所定の配線により所定の回路を構成するように実装された一つまたは複数の半導体パッケージとを有し、
前記半導体パッケージは、
絶縁基板の第１主面上に３端子半導体素子を構成する半導体層が設けられ、前記半導体層上に第１電極、第２電極および第３電極が三角形に配置された半導体チップと、
前記第１電極、前記第２電極および前記第３電極とそれぞれ電気的に接続され、前記半導体層の外部に引き出された第１電極パッド、第２電極パッドおよび第３電極パッドと、
前記第１電極、前記第２電極、前記第３電極、前記半導体層および前記絶縁基板の側面を封止する電気的に絶縁性の樹脂と、
を有し、
前記半導体パッケージは、前記絶縁基板側を前記実装基板に向けて、かつ前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドが前記所定の配線の所定の部位に接続されて前記所定の回路が構成されるように前記実装基板の前記主面上に実装されているモジュール。
【請求項１３】
前記実装基板は、銅ベース基板上に窒化シリコン層および銅層が順次積層された基板であり、前記所定の配線は、前記銅層をパターニングすることにより形成されたものである請求項１２記載のモジュール。
【請求項１４】
一つまたは複数のモジュールを有し、
少なくとも一つの前記モジュールは、
一方の主面に互いに交差しないように設けられた所定の配線を有する実装基板と、
前記実装基板の前記主面上に前記所定の配線により所定の回路を構成するように実装された一つまたは複数の半導体パッケージとを有し、
前記半導体パッケージは、
絶縁基板の第１主面上に３端子半導体素子を構成する半導体層が設けられ、前記半導体層上に第１電極、第２電極および第３電極が三角形に配置された半導体チップと、
前記第１電極、前記第２電極および前記第３電極とそれぞれ電気的に接続され、前記半導体層の外部に引き出された第１電極パッド、第２電極パッドおよび第３電極パッドと、
前記第１電極、前記第２電極、前記第３電極、前記半導体層および前記絶縁基板の側面を封止する電気的に絶縁性の樹脂と、
を有し、
前記半導体パッケージは、前記絶縁基板側を前記実装基板に向けて、かつ前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドが前記所定の配線の所定の部位に接続されて所定の回路が構成されるように前記実装基板の前記主面上に実装されているモジュール
である電気機器。
【請求項１５】
金属基板と、
前記金属基板の一方の主面上に実装された一つまたは複数の半導体パッケージと、
前記一つまたは複数の半導体パッケージ上に所定の回路を構成するように設けられた配線とを有し、
前記半導体パッケージは、
絶縁基板の第１主面上に３端子半導体素子を構成する半導体層が設けられ、前記半導体層上に第１電極、第２電極および第３電極が三角形に配置された半導体チップと、
前記第１電極、前記第２電極および前記第３電極とそれぞれ電気的に接続され、前記半導体層の外部または上方に引き出された第１電極パッド、第２電極パッドおよび第３電極パッドと、
前記半導体層、前記第１電極、前記第２電極、前記第３電極および前記絶縁基板の側面を封止する電気的に絶縁性の樹脂と、
を有し、
前記半導体パッケージは、前記絶縁基板を前記金属基板に接触させて前記金属基板の前記主面上に実装され、前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドが前記所定の配線の所定の部位に接続されて前記所定の回路が構成されているモジュール。
【請求項１６】
一つまたは複数のモジュールを有し、
少なくとも一つの前記モジュールは、
金属基板と、
前記金属基板の一方の主面上に実装された一つまたは複数の半導体パッケージと、
前記一つまたは複数の半導体パッケージ上に所定の回路を構成するように設けられた配線とを有し、
前記半導体パッケージは、
絶縁基板の第１主面上に３端子半導体素子を構成する半導体層が設けられ、前記半導体層上に第１電極、第２電極および第３電極が三角形に配置された半導体チップと、
前記第１電極、前記第２電極および前記第３電極とそれぞれ電気的に接続され、前記半導体層の外部または上方に引き出された第１電極パッド、第２電極パッドおよび第３電極パッドと、
前記半導体層、前記第１電極、前記第２電極、前記第３電極および前記絶縁基板の側面を封止する電気的に絶縁性の樹脂と、
を有し、
前記半導体パッケージは、前記絶縁基板を前記金属基板に接触させて前記金属基板の前記主面上に実装され、前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドが前記所定の配線の所定の部位に接続されて前記所定の回路が構成されているモジュール
である電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体パッケージ、モジュールおよび電気機器に関し、特に、窒化ガリウム（ＧａＮ）系半導体を用いた３端子半導体素子、例えばＧａＮ系電界効果トランジスタ（ＦＥＴ）をパッケージングした半導体パッケージ、この半導体パッケージを含むモジュールおよびこのモジュールを含む電気機器に関する。
【背景技術】
【０００２】
従来の高電圧パワー系の電子素子は、シリコン（Ｓｉ）−ＭＯＳトランジスタ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）およびシリコンカーバイド（ＳｉＣ）−ＭＯＳトランジスタが主流である。これらの電子素子は、ドレイン電極を下面に、ソース電極およびゲート電極を上面に設けた縦型構造を有する。
【０００３】
このような縦型素子においては、電極が上面と下面とに形成されているため、電極取り出し、または回路配線は立体配線となる。具体的には、例えば、パワーＳｉ−ＭＯＳトランジスタでは、図６１ＡおよびＢに示すように、ドレイン電極パッド１００１上にハンダや銀（Ａｇ）ペーストなどによりパワーＳｉ−ＭＯＳトランジスタのチップ１００２を接合し、ドレイン電極パッド１００１と同一面上にソース電極パッド１００３およびゲート電極パッド１００４を配置し、チップ１００２の上面のソース電極（図示せず）とソース電極パッド１００３とをワイヤ１００５、１００６によりボンディングするとともに、チップ１００２の上面のゲート電極（図示せず）とゲート電極パッド１００４とをワイヤ１００７によりボンディングし、これらの全体をドレイン電極パッド１００１、ソース電極パッド１００３およびゲート電極パッド１００４の下面が露出するように樹脂１００８により封止してパッケージングを行っている。こうして製造される、ＳＯＮ（Small Outline Non-leaded package）またはＱＦＮ（Quad Flat Non-leaded package）と称される半導体パッケージは、一般的にはプリント配線基板上にハンダ付けなどにより実装される。
【０００４】
また、上記の縦型素子のチップを複数、ワンパッケージ化する方法の一例を挙げると、例えば、図６２に示すように、ドレイン電極パッド１０１１上にチップ１０１２を接合したものとドレイン電極パッド１０１３上にチップ１０１４を接合したものとを配置し、それらに隣接してソース電極パッド１０１５、１０１６を配置し、ソース電極パッド１０１５とチップ１０１２の上面のソース電極（図示せず）とをワイヤ１０１７によりボンディングし、チップ１０１２の上面のゲート電極とチップ１０１４の上面のゲート電極（図示せず）とをワイヤ１０１８によりボンディングし、ソース電極パッド１０１６とチップ１０１４の上面のソース電極（図示せず）とをワイヤ１０１９によりボンディングする。
【０００５】
さらに、上記の縦型素子のベアチップによる実装では、一般に、銅（Ｃｕ）ベース基板上に窒化シリコン（ＳｉＮ）層およびＣｕ層が順次積層されたＤＢＣ（direct bonding Copper)基板が用いられる。この場合、縦型素子の構造上、ワイヤボンディング、バー、端子などによる立体配線が必要となる。例えば、図６３に示すように、Ｃｕベース基板１１００ａ上にＳｉＮ層１１００ｂおよびＣｕ層が順次積層されたＤＢＣ基板１１００のＣｕ層をパターニングすることによりドレイン電極パッド１１０１、１１０２およびソース電極パッド１１０３、１１０４を形成し、ドレイン電極パッド１１０１、１１０２上にそれぞれチップ１１０５、１１０６を接合するとともに、ソース電極パッド１１０３、１１０４上にそれぞれロッド状の端子１１０７、１１０８を立て、ソース電極パッド１１０３上の端子１１０７とチップ１１０５の上面のソース電極（図示せず）とをワイヤ１１０９によりボンディングし、チップ１１０５の上面のゲート電極（図示せず）とチップ１１０６の上面のゲート電極（図示せず）とをワイヤ１１１０によりボンディングし、ソース電極パッド１１０４上の端子１１０８とチップ１１０６の上面のソース電極（図示せず）とをワイヤ１１１１によりボンディングする。
【０００６】
一方、分極超接合（Polarization Super Junction;ＰＳＪ）を利用した、横型構造を有するパワーＧａＮ系電界効果トランジスタ（ＦＥＴ）が、本発明者らにより提案されている（特許文献１、２参照。）。このパワー分極超接合ＧａＮ系ＦＥＴにおいては、上記の縦型素子と異なり、ＦＥＴを構成する半導体層の同一面上にソース電極、ドレイン電極およびｐ電極からなるゲート電極が設けられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第５６６９１１９号公報
【特許文献２】特許第５８２８４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の従来の縦型素子のパッケージングおよび集積化の技術は、低コスト化、高周波化、省体積化、低熱抵抗化などにおいて、技術的な飽和点に来ているのが実情である。
【０００９】
そこで、この発明が解決しようとする課題は、縦型構造を有する電子素子ではなく、横型構造を有する電子素子であるパワー分極超接合ＧａＮ系ＦＥＴ、より一般的には、絶縁基板上に形成された半導体層の同一面上に全ての電極が形成される３端子半導体素子を用い、この半導体素子をフェースアップで基板上に容易に実装することができ、従来に比べて大幅な低コスト化、高周波化、省体積化、低熱抵抗化などを図ることができる半導体パッケージ、この半導体パッケージを用いた高性能のモジュールおよびこのモジュールを用いた高性能の電気機器を提供することである。
【課題を解決するための手段】
【００１０】
本発明者らは、前記の従来の縦型素子が直面しているパッケージングおよび集積化の困難を克服すべく鋭意検討を行った結果、パワー分極超接合ＧａＮ系ＦＥＴに代表される横型構造を有する半導体素子、すなわち、絶縁基板上に形成された半導体層の同一面上に全ての電極が形成される３端子半導体素子を用いること、この３端子半導体素子を放熱性に優れ、実装も簡単なフェースアップで基板上に実装することが最善であるという結論に至り、この発明を案出するに至ったものである。
【００１１】
すなわち、前記課題を解決するために、この発明は、
絶縁基板の第１主面上に３端子半導体素子を構成する半導体層が設けられ、前記半導体層上に第１電極、第２電極および第３電極が三角形に配置された半導体チップと、
前記第１電極、前記第２電極および前記第３電極とそれぞれ電気的に接続され、前記半導体層の外部または上方に引き出された第１電極パッド、第２電極パッドおよび第３電極パッドと、
前記半導体層、前記第１電極、前記第２電極、前記第３電極および前記絶縁基板の側面を封止する電気的に絶縁性の樹脂と、
を有する半導体パッケージである。
【００１２】
典型的な一つの例では、第１電極パッド、第２電極パッドおよび第３電極パッドは、それぞれ第１電極、第２電極および第３電極から樹脂上を半導体層および絶縁基板に平行に延在してから垂直に折れ曲がってこの樹脂の側面に沿って半導体層および絶縁基板の側面に平行に延在し、絶縁基板の第２主面と同一の高さで終端する。あるいは、他の例では、第１電極パッド、第２電極パッドおよび第３電極パッドは、それぞれ第１電極、第２電極および第３電極から樹脂上を経由して半導体層および絶縁基板に平行な方向に突出している。また、半導体層は、典型的には、長方形状の平面形状を有し、第１電極パッド、第２電極パッドおよび第３電極パッドは、典型的には、この半導体層の互いに異なる四つの角部のうちの互いに異なる一つまたは二つを含む所定の領域と重なるように延在している。典型的には、前記の所定の領域は、一つまたは二つの角部を一つの頂点に含む長方形の平面形状を有する。さらに、別の例では、第１電極パッド、第２電極パッドおよび第３電極パッドは、それぞれ第１電極、第２電極および第３電極から半導体層に対して垂直上方に引き出された後、半導体層の上方を半導体層に平行に延在している。この場合、典型的には、半導体層は長方形状の平面形状を有し、第１電極パッド、第２電極パッドおよび第３電極パッドは、半導体層の四つの辺のうちの互いに異なる一つの辺に跨がるように延在している。
【００１３】
封止用の樹脂は、必要に応じて、第１電極パッド、第２電極パッドおよび第３電極パッドの間の領域から、これらの第１電極パッド、第２電極パッドおよび第３電極パッド上に延在するようにする。こうすることで、樹脂の厚さを十分に確保することができ、半導体パッケージの強度の向上を図ることができる。あるいは、この樹脂は、絶縁基板の側面からこの絶縁基板の第２主面上にこの第２主面の中央部の領域を残してこの中央部の領域に延在するようにしてもよい。こうすることで、樹脂の厚さを同様に十分に確保することができ、半導体パッケージの強度の向上を図ることができる。この場合、必要に応じて、この絶縁基板の第２主面の中央部の領域（絶縁基板の第２主面上に延在する樹脂に形成された開口、と言い換えることもできる）に熱伝導層が設けられる。この熱伝導層は、好適には、絶縁基板の第２主面上に延在する樹脂の厚さと同様な厚さに形成される。こうすることで、この半導体パッケージを基板上に実装する際に、この熱伝導層が基板と接触することにより、基板への熱伝導が良好となるため、放熱性の向上を図ることができる。この熱伝導層としては、典型的には、Ｃｕなどの金属の微粒子を含む導電性ペーストを用いて形成されたものが用いられるが、これに限定されるものではない。
【００１４】
典型的には、半導体層はＧａＮ系半導体層、３端子半導体素子はＧａＮ系電界効果トランジスタ、取り分け分極超接合ＧａＮ系電界効果トランジスタであるが、これに限定されるものではない。この場合、第１電極、第２電極および第３電極はソース電極、ドレイン電極およびゲート電極である。
【００１５】
絶縁基板は、好適にはサファイア基板、典型的にはＣ面サファイア基板であるが、これに限定されるものではない。この絶縁基板は、この絶縁基板を通しての放熱が十分に行われるように、好適には薄いものが用いられる。例えば、この絶縁基板がサファイア基板である場合、その厚さは好適には１５０μｍ以下に選ばれ、一般的には例えば５０μｍ以上に選ばれ、より好適には５０μｍ以上１２０μｍ以下に選ばれる。
【００１６】
分極超接合ＧａＮ系電界効果トランジスタは、例えば、特許文献１に記載のように、
第１のアンドープＧａＮ層、前記第１のアンドープＧａＮ層上のＡｌx Ｇａ1-x Ｎ層および前記Ａｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層からなる分極超接合領域を有し、
前記第２のアンドープＧａＮ層の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、前記Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘおよび厚みｔ［ｎｍ］が下記式
【数１】
2018093221.tif 000003
但し、αは
Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2 
（但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
で表され、
かつ、βは
β＝ｐ'0＋ｐ'1 log（ａ）＋ｐ'2｛log （ａ）｝2 
（但し、ｐ'0＝−３．６５０９、ｐ'1＝１．９４４５、ｐ'2＝−０．３７９３）
で表される。
を満足するものである。
【００１７】
この分極超接合ＧａＮ系電界効果トランジスタにおいては、非動作時において、Ａｌx Ｇａ1-x Ｎ層と第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、第１のアンドープＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１のアンドープＧａＮ層に２次元電子ガスが形成される。この半導体素子は、好適には、分極超接合領域と分離して設けられたｐ電極コンタクト領域を有する。これらの分極超接合領域およびｐ電極コンタクト領域は、典型的には、共通層として第１のアンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層および第２のアンドープＧａＮ層を有する。また、ｐ電極コンタクト領域は、第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層、このｐ型ＧａＮ層と接触して設けられた、このｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層およびこのｐ型ＧａＮコンタクト層とオーミック接触したｐ電極（ゲート電極）をさらに有する。ｐ型ＧａＮコンタクト層は、ｐ型ＧａＮ層と接触していれば、その設け方は特に限定されない。例えば、ｐ型ＧａＮコンタクト層は、ｐ型ＧａＮ層上に積層されてもよいし、ｐ型ＧａＮ層などに埋め込まれていてもよい。後者に関しては、例えば、Ａｌx Ｇａ1-x Ｎ層、第２のアンドープＧａＮ層およびｐ型ＧａＮ層に少なくともＡｌx Ｇａ1-x Ｎ層に達する深さに溝が設けられ、この溝の内部にｐ型ＧａＮコンタクト層が埋め込まれ、このｐ型ＧａＮコンタクト層と２次元正孔ガスとが接合している。
【００１８】
あるいは、分極超接合ＧａＮ系電界効果トランジスタは、例えば、特許文献２に記載のように、
分極超接合領域とｐ電極コンタクト領域とを有し、
前記分極超接合領域は、
第１のアンドープＧａＮ層と、
前記第１のアンドープＧａＮ層上の、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層（０．１７≦ｘ≦０．３５）と、
前記アンドープＡｌx Ｇａ1-x Ｎ層上の第２のアンドープＧａＮ層と、
前記第２のアンドープＧａＮ層上の、Ｍｇがドープされたｐ型ＧａＮ層とを有し、
前記第２のアンドープＧａＮ層の厚さをｕ［ｎｍ］、前記ｐ型ＧａＮ層の厚さをｖ［ｎｍ］、前記ｐ型ＧａＮ層のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立し、
前記ｐ電極コンタクト領域は、
前記ｐ型ＧａＮ層と接触して設けられた、前記ｐ型ＧａＮ層よりも高濃度にＭｇがドープされたｐ型ＧａＮコンタクト層と、
前記ｐ型ＧａＮコンタクト層とオーミック接触したｐ電極とを有するものである。
【００１９】
この分極超接合ＧａＮ系電界効果トランジスタにおいても、非動作時において、アンドープＡｌx Ｇａ1-x Ｎ層と第２のアンドープＧａＮ層との間のヘテロ界面の近傍の部分における第２のアンドープＧａＮ層に２次元正孔ガスが形成され、かつ、第１のアンドープＧａＮ層とアンドープＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１のアンドープＧａＮ層に２次元電子ガスが形成される。典型的には、分極超接合領域とｐ電極コンタクト領域とは互いに分離して設けられる。
【００２０】
ｐ型ＧａＮコンタクト層は、ｐ型ＧａＮ層と接触していれば、その設け方は特に限定されない。例えば、ｐ型ＧａＮコンタクト層は、ｐ型ＧａＮ層上にメサ型で形成されていてもよいし、ｐ型ＧａＮ層などに埋め込まれていてもよい。後者に関しては、例えば、アンドープＡｌx Ｇａ1-x Ｎ層、第２のアンドープＧａＮ層およびｐ型ＧａＮ層に少なくともアンドープＡｌx Ｇａ1-x Ｎ層に達する深さに溝が設けられ、この溝の内部にｐ型ＧａＮコンタクト層が埋め込まれ、このｐ型ＧａＮコンタクト層と２次元正孔ガスとが接合している。
【００２１】
また、この発明は、
一方の主面に互いに交差しないように設けられた所定の配線を有する実装基板と、
前記実装基板の前記主面上に前記所定の配線により所定の回路を構成するように実装された一つまたは複数の半導体パッケージとを有し、
前記半導体パッケージは、
絶縁基板の第１主面上に３端子半導体素子を構成する半導体層が設けられ、前記半導体層上に第１電極、第２電極および第３電極が三角形に配置された半導体チップと、
前記第１電極、前記第２電極および前記第３電極とそれぞれ電気的に接続され、前記半導体層の外部に引き出された第１電極パッド、第２電極パッドおよび第３電極パッドと、
前記半導体層、前記第１電極、前記第２電極、前記第３電極および前記絶縁基板の側面を封止する電気的に絶縁性の樹脂と、
を有し、
前記半導体パッケージは、前記絶縁基板側を前記実装基板に向けて、かつ前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドが前記所定の配線の所定の部位に接続されて前記所定の回路が構成されるように前記実装基板の前記主面上に実装されているモジュールである。
【００２２】
ここで、実装基板としては、放熱性に優れた基板が用いられ、典型的には、例えば、Ｃｕベース基板上にＳｉＮ層およびＣｕ層が順次積層されたＤＢＣ基板が用いられるが、これに限定されるものではない。この場合、所定の配線は、Ｃｕ層のパターニングにより形成することができる。実装基板上には、必要に応じて、前記の半導体パッケージに加えて前記の所定の回路を構成する一つまたは複数の受動素子あるいは能動素子（部品を含む）も実装される。
【００２３】
また、この発明は、
一つまたは複数のモジュールを有し、
少なくとも一つの前記モジュールは
一方の主面に互いに交差しないように設けられた所定の配線を有する実装基板と、
前記実装基板の前記主面上に前記所定の配線により所定の回路を構成するように実装された一つまたは複数の半導体パッケージとを有し、
前記半導体パッケージは、
絶縁基板の第１主面上に３端子半導体素子を構成する半導体層が設けられ、前記半導体層上に第１電極、第２電極および第３電極が三角形に配置された半導体チップと、
前記第１電極、前記第２電極および前記第３電極とそれぞれ電気的に接続され、前記半導体層の外部に引き出された第１電極パッド、第２電極パッドおよび第３電極パッドと、
前記半導体層、前記第１電極、前記第２電極、前記第３電極および前記絶縁基板の側面を封止する電気的に絶縁性の樹脂と、
を有し、
前記半導体パッケージは、前記絶縁基板側を前記実装基板に向けて、かつ前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドが前記所定の配線の所定の部位に接続されて前記所定の回路が構成されるように前記実装基板の前記主面上に実装されているモジュール
である電気機器である。
【００２４】
ここで、電気機器は、およそ電気を用いるもの全てを含み、用途、機能、大きさなどを問わないが、例えば、電子機器、移動体、動力装置、建設機械、工作機械などである。電子機器は、ロボット、コンピュータ、ゲーム機器、車載機器、家庭電気製品（エアコンディショナーなど）、工業製品、携帯電話、モバイル機器、ＩＴ機器（サーバーなど）、太陽光発電システムで使用するパワーコンディショナー、送電システムなどである。移動体は、鉄道車両、自動車（電動車両など）、二輪車、航空機、ロケット、宇宙船などである。
【００２５】
また、この発明は、
金属基板と、
前記金属基板の一方の主面上に実装された一つまたは複数の半導体パッケージと、
前記一つまたは複数の半導体パッケージ上に所定の回路を構成するように設けられた配線とを有し、
前記半導体パッケージは、
絶縁基板の第１主面上に３端子半導体素子を構成する半導体層が設けられ、前記半導体層上に第１電極、第２電極および第３電極が三角形に配置された半導体チップと、
前記第１電極、前記第２電極および前記第３電極とそれぞれ電気的に接続され、前記半導体層の外部または上方に引き出された第１電極パッド、第２電極パッドおよび第３電極パッドと、
前記半導体層、前記第１電極、前記第２電極、前記第３電極および前記絶縁基板の側面を封止する電気的に絶縁性の樹脂と、
を有し、
前記半導体パッケージは、前記絶縁基板を前記金属基板に接触させて前記金属基板の前記主面上に実装され、前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドが前記所定の配線の所定の部位に接続されて前記所定の回路が構成されているモジュールである。
【００２６】
ここで、金属基板としては、好適には、放熱性に優れたもの、例えばＣｕ基板、アルミニウム（Ａｌ）基板などが用いられる。また、半導体パッケージ上に所定の回路を構成するように設けられる配線の形成方法は特に限定されないが、例えば、一層または二層以上のリードフレームが用いられる。この場合、典型的には、金属基板上に実装された半導体パッケージの第１電極パッド、第２電極パッドおよび第３電極と電気的に接続されるようにリードフレームが設けられる。あるいは、リードフレームの代わりに、２層フレキシブル・ポリイミド基板や、エポキシ樹脂基板を用いた両面プリント配線基板（ＰＣＢ）などを用いてもよい。この場合、この２層フレキシブル・ポリイミド基板あるいはエポキシ樹脂基板の両面に形成されたＣｕ層のパターニングにより配線を形成することができる。
【００２７】
また、この発明は、
一つまたは複数のモジュールを有し、
少なくとも一つの前記モジュールは、
金属基板と、
前記金属基板の一方の主面上に実装された一つまたは複数の半導体パッケージと、
前記一つまたは複数の半導体パッケージ上に所定の回路を構成するように設けられた配線とを有し、
前記半導体パッケージは、
絶縁基板の第１主面上に３端子半導体素子を構成する半導体層が設けられ、前記半導体層上に第１電極、第２電極および第３電極が三角形に配置された半導体チップと、
前記第１電極、前記第２電極および前記第３電極とそれぞれ電気的に接続され、前記半導体層の外部または上方に引き出された第１電極パッド、第２電極パッドおよび第３電極パッドと、
前記半導体層、前記第１電極、前記第２電極、前記第３電極および前記絶縁基板の側面を封止する電気的に絶縁性の樹脂と、
を有し、
前記半導体パッケージは、前記絶縁基板を前記金属基板に接触させて前記金属基板の前記主面上に実装され、前記第１電極パッド、前記第２電極パッドおよび前記第３電極パッドが前記所定の配線の所定の部位に接続されて前記所定の回路が構成されているモジュール
である電気機器である。
【００２８】
前記のモジュールおよび電気機器の各発明においては、その性質に反しない限り、前記の半導体パッケージの発明に関連して説明したことが成立する。
【発明の効果】
【００２９】
この発明によれば、絶縁基板の第１主面上に３端子半導体素子を構成する半導体層が設けられ、この半導体層上に第１電極、第２電極および第３電極が三角形に配置された半導体チップと、第１電極、第２電極および第３電極とそれぞれ電気的に接続され、半導体層の外部または上方に引き出された第１電極パッド、第２電極パッドおよび第３電極パッドとを有する半導体パッケージを用い、この半導体パッケージの半導体チップの絶縁基板側を実装基板または金属基板に向け、半導体層の外部または上方に引き出された第１電極パッド、第２電極パッドおよび第３電極パッドを実装基板上に形成された配線あるいは半導体パッケージ上に形成された配線と接続することにより、３端子半導体素子をフェースアップで容易に実装基板あるいは金属基板上に実装することができ、従来に比べて大幅な低コスト化、高周波化、省体積化、低熱抵抗化などを図ることができる。しかも、第１電極、第２電極および第３電極は三角形に配置され、従って第１電極パッド、第２電極パッドおよび第３電極パッドも三角形に配置することができるため、実装基板あるいは半導体パッケージ上の配線を互いに交差しないように形成することができることから、半導体パッケージを実装した高性能のモジュールを容易に実現することができる。そして、このモジュールを用いることにより高性能の電気機器を安価に実現することができる。
【図面の簡単な説明】
【００３０】
【図１】この発明の第１の実施の形態による半導体パッケージを示す平面図である。
【図２】この発明の第１の実施の形態による半導体パッケージを示す底面図である。
【図３】図１のＸ−Ｘ線に沿っての断面図である。
【図４】図１のＹ−Ｙ線に沿っての断面図である。
【図５】この発明の第１の実施の形態による半導体パッケージの製造方法を説明するための断面図である。
【図６】この発明の第１の実施の形態による半導体パッケージの製造方法を説明するための平面図である。
【図７】この発明の第１の実施の形態による半導体パッケージの製造方法を説明するための平面図である。
【図８】この発明の第１の実施の形態による半導体パッケージの製造方法を説明するための平面図である。
【図９】この発明の第１の実施の形態による半導体パッケージに封止される、分極超接合ＧａＮ系ＦＥＴを構成する半導体チップの一例を示す断面図である。
【図１０】この発明の第１の実施の形態による半導体パッケージに封止される、分極超接合ＧａＮ系ＦＥＴを構成する半導体チップの他の例を示す断面図である。
【図１１】この発明の第１の実施の形態による半導体パッケージの実装方法を説明するための平面図および断面図である。
【図１２】この発明の第１の実施の形態による半導体パッケージを用いたモジュール１を示す回路図および平面図である。
【図１３】この発明の第１の実施の形態による半導体パッケージを用いたモジュール２を示す回路図および平面図である。
【図１４】この発明の第１の実施の形態による半導体パッケージを用いたモジュール３を示す回路図および平面図である。
【図１５】この発明の第１の実施の形態による半導体パッケージを用いたモジュール４を示す回路図および平面図である。
【図１６】この発明の第２の実施の形態による半導体パッケージを示す平面図である。
【図１７】この発明の第２の実施の形態による半導体パッケージを示す底面図である。
【図１８】図１６のＺ−Ｚ線に沿っての断面図である。
【図１９】この発明の第２の実施の形態による半導体パッケージの製造方法を説明するための平面図である。
【図２０】この発明の第２の実施の形態による半導体パッケージの実装方法を説明するための断面図である。
【図２１】この発明の第２の実施の形態による半導体パッケージを用いたモジュール５を示す回路図および平面図である。
【図２２】この発明の第２の実施の形態による半導体パッケージを用いたモジュール６を示す回路図および平面図である。
【図２３】この発明の第２の実施の形態による半導体パッケージを用いたモジュール７を示す回路図および平面図である。
【図２４】この発明の第２の実施の形態による半導体パッケージを用いたモジュール８を示す回路図である。
【図２５】この発明の第２の実施の形態による半導体パッケージを用いたモジュール８を示す平面図である。
【図２６】この発明の第２の実施の形態による半導体パッケージを用いたモジュール９を示す平面図である。
【図２７】この発明の第３の実施の形態による半導体パッケージを示す断面図である。
【図２８】この発明の第３の実施の形態による半導体パッケージの実装方法を説明するための断面図である。
【図２９】この発明の第３の実施の形態による半導体パッケージを用いたモジュール１０を示す平面図である。
【図３０】この発明の第３の実施の形態による半導体パッケージを用いたモジュール１１を示す回路図である。
【図３１】この発明の第３の実施の形態による半導体パッケージを用いたモジュール１１を示す平面図である。
【図３２】この発明の第４の実施の形態による半導体パッケージを示す平面図である。
【図３３】この発明の第４の実施の形態による半導体パッケージを示す底面図である。
【図３４】図３２のＸ−Ｘ線に沿っての断面図である。
【図３５】この発明の第４の実施の形態による半導体パッケージの実装方法を説明するための断面図である。
【図３６】この発明の第５の実施の形態による半導体パッケージを示す断面図である。
【図３７】この発明の第５の実施の形態による半導体パッケージの実装方法を説明するための断面図である。
【図３８】この発明の第６の実施の形態において第３の実施の形態による半導体パッケージを実装する方法を説明するための断面図である。
【図３９】この発明の第６の実施の形態において第３の実施の形態による半導体パッケージを実装したモジュール１２を示す回路図および平面図である。
【図４０】この発明の第６の実施の形態において第３の実施の形態による半導体パッケージを実装したモジュール１２において用いられる逆接続保護用ダイオードを示す平面図である。
【図４１】この発明の第７の実施の形態において第３の実施の形態による半導体パッケージを実装する方法を説明するための断面図である。
【図４２】この発明の第８の実施の形態において第３の実施の形態による半導体パッケージを実装する方法を説明するための断面図である。
【図４３】この発明の第９の実施の形態において第３の実施の形態による半導体パッケージおよびＧａＮ系半導体チップを実装する方法を説明するための断面図である。
【図４４】この発明の第１０の実施の形態において第３の実施の形態による半導体パッケージおよびＧａＮ系半導体チップを実装する方法を説明するための断面図である。
【図４５】この発明の第１１の実施の形態による半導体パッケージを示す平面図である。
【図４６】この発明の第１１の実施の形態による半導体パッケージを示す底面図である。
【図４７】図４５のＸ−Ｘ線に沿っての断面図である。
【図４８】図４５のＹ−Ｙ線に沿っての断面図である。
【図４９】この発明の第１１の実施の形態による半導体パッケージにおける半導体チップＣの具体例を示す平面図である。
【図５０】この発明の第１１の実施の形態による半導体パッケージの製造方法を説明するための断面図である。
【図５１】この発明の第１１の実施の形態による半導体パッケージの製造方法を説明するための断面図である。
【図５２】この発明の第１１の実施の形態による半導体パッケージの製造方法を説明するための断面図である。
【図５３】この発明の第１１の実施の形態による半導体パッケージの製造方法を説明するための平面図である。
【図５４】この発明の第１１の実施の形態による半導体パッケージを実装する方法を説明するための断面図である。
【図５５】この発明の第１２の実施の形態による半導体パッケージの回路構成を示す略線図である。
【図５６】この発明の第１２の実施の形態による半導体パッケージを示す平面図、底面図および断面図である。
【図５７】この発明の第１３の実施の形態による半導体パッケージの回路構成を示す略線図である。
【図５８】この発明の第１３の実施の形態による半導体パッケージを示す平面図および底面図である。
【図５９】この発明の第１４の実施の形態による半導体パッケージの回路構成を示す略線図である。
【図６０】この発明の第１４の実施の形態による半導体パッケージを示す平面図である。
【図６１】従来の縦型構造のパワーＳｉ−ＭＯＳトランジスタのチップをパッケージングする技術を説明するための断面図である。
【図６２】従来の縦型構造のパワーＳｉ−ＭＯＳトランジスタのチップを複数、ワンパッケージングする技術を説明するための断面図である。
【図６３】従来の縦型構造のパワーＳｉ−ＭＯＳトランジスタのベアチップの実装方法を説明するための断面図である。
【発明を実施するための形態】
【００３１】
以下、発明を実施するための形態（以下、実施の形態と言う。）について説明する。
〈１．第１の実施の形態〉
［半導体パッケージ］
第１の実施の形態による半導体パッケージについて説明する。この半導体パッケージはＱＦＮパッケージと同様な構造を有する。この半導体パッケージは、ソース電極、ドレイン電極およびゲート電極が同一面に設けられた横型構造を有するＧａＮ系ＦＥＴを構成する半導体チップを樹脂封止したものである。この半導体パッケージを図１〜図４に示す。図１は平面図、図２は底面図（裏面図）、図３は図１のＸ−Ｘ線に沿っての断面図、図４は図１のＹ−Ｙ線に沿っての断面図である。
【００３２】
図１〜図４に示すように、この半導体パッケージは、全体として偏平な直方体の形状を有する。この半導体パッケージにおいては、電気的に絶縁性の絶縁基板１０の第１主面上にＧａＮ系ＦＥＴを構成する半導体層２０が設けられ、この半導体層２０上にソース電極３０、ドレイン電極４０およびゲート電極５０が設けられた半導体チップＣが樹脂封止されている。絶縁基板１０は特に限定されないが、典型的には、サファイア基板、取り分けＣ面サファイア基板であり、厚さは好適には１５０μｍ以下、より好適には１２０μｍ以下、好適には５０μｍ以上である。半導体層２０は、ＧａＮ系ＦＥＴを構成する複数層のＧａＮ系半導体層を一括して模式的に示したものである。半導体層２０は、ＧａＮ系ＦＥＴの種類などに応じて適宜設計される。この半導体チップＣは長方形（正方形を含む）の平面形状を有する。これらのソース電極３０、ドレイン電極４０およびゲート電極５０は三角形に配置されている。言い換えると、これらのソース電極３０、ドレイン電極４０およびゲート電極５０のそれぞれの中心は三角形の各頂点に配置されている。これらのソース電極３０、ドレイン電極４０およびゲート電極５０を構成する材料は、従来公知の材料の中から必要に応じて選ばれる。これらのソース電極３０、ドレイン電極４０およびゲート電極５０の平面形状は特に限定されず、必要に応じて選ばれる。この例では、ソース電極３０は、半導体チップＣの辺Ｓ1 に平行な長辺と辺Ｓ1 に垂直な辺Ｓ2 に平行な短辺とを有する長方形の形状を有し、辺Ｓ1 、Ｓ2 に近接して設けられており、ソース電極３０の長辺の長さは辺Ｓ1 の長さより短い。また、ドレイン電極４０は、半導体チップＣの辺Ｓ1 に対向する辺Ｓ3 に平行な長辺と辺Ｓ2 に平行な短辺とを有する長方形の形状を有し、辺Ｓ2 、Ｓ3 に近接して設けられており、ドレイン電極４０の長辺および短辺の長さはソース電極３０と等しい。また、ゲート電極５０は、半導体チップＣの辺Ｓ4 に平行な長辺と辺Ｓ1 に平行な短辺とを有する長方形の形状を有し、ソース電極３０と辺Ｓ4 との間の領域において辺Ｓ1 、Ｓ4 に近接して設けられている。ソース電極３０およびドレイン電極４０は、典型的には櫛型構造（interdigital structure) に形成される。
【００３３】
ソース電極３０、ドレイン電極４０およびゲート電極５０には、それぞれ電極パッド６０、７０、８０が電気的に接続されている。ソース電極３０、ドレイン電極４０およびゲート電極５０が三角形に配置されているため、これらの電極パッド６０、７０、８０も三角形に配置することができる。これらの電極パッド６０、７０、８０を構成する材料は、従来公知の材料の中から必要に応じて選ばれる。これらの電極パッド６０、７０、８０で覆われていない部分の半導体層２０、ソース電極３０、ドレイン電極４０およびゲート電極５０の表面と絶縁基板１０および半導体層２０の側面とは電気的に絶縁性の樹脂９０により覆われており、封止されている。樹脂９０の材料は必要に応じて選ばれるが、例えば、エポキシ樹脂である。ソース電極３０と接続された電極パッド６０は、ソース電極３０から樹脂９０上を半導体層２０および絶縁基板１０に平行に延在してから垂直に折れ曲がって、樹脂９０の、半導体チップＣの辺Ｓ1 、Ｓ2 に平行な側面に沿って半導体層２０および絶縁基板１０の側面に平行に延在し、絶縁基板１０の第２主面と同一の高さで終端している。すなわち、電極パッド６０の下端面と絶縁基板１０の第２主面とは同一面にある。ドレイン電極４０と接続された電極パッド７０は、ドレイン電極４０から樹脂９０上を半導体層２０および絶縁基板１０に平行に延在してから垂直に折れ曲がって、樹脂９０の、半導体チップＣの辺Ｓ2 、Ｓ3 、Ｓ4 に平行な側面に沿って半導体層２０および絶縁基板１０の側面に平行に延在し、絶縁基板１０の第２主面と同一の高さで終端している。すなわち、電極パッド７０の下端面と絶縁基板１０の第２主面とは同一面にある。ゲート電極５０と接続された電極パッド８０は、ゲート電極５０から樹脂９０上を半導体層２０および絶縁基板１０に平行に延在してから垂直に折れ曲がって、樹脂９０の、半導体チップＣの辺Ｓ1 、Ｓ4 に平行な側面に沿って半導体層２０および絶縁基板１０の側面に平行に延在し、絶縁基板１０の第２主面と同一の高さで終端している。すなわち、電極パッド８０の下端面と絶縁基板１０の第２主面とは同一面にある。また、電極パッド６０は、半導体層２０の、辺Ｓ1 と辺Ｓ2 とが交差する一つの角部を含む長方形の領域と重なるように延在している。電極パッド７０は、半導体層２０の、辺Ｓ2 と辺Ｓ3 とが交差する角部および辺Ｓ3 と辺Ｓ4 とが交差する角部を含み、長辺の長さが辺Ｓ3 と等しい長方形の領域と重なるように延在している。電極パッド８０は、半導体層２０の、辺Ｓ1 と辺Ｓ4 とが交差する一つの角部を含む長方形の領域と重なるように延在している。
【００３４】
この半導体パッケージの各部のサイズの一例を挙げると、絶縁基板１０の一辺の長さは２〜５ｍｍ、絶縁基板１０の裏面からソース電極３０、ドレイン電極４０およびゲート電極５０の上面までの高さは約０．１５ｍｍ、全体の厚さは約３ｍｍ、絶縁基板１０上の電極パッド６０、７０、８０の厚さは約０．１５ｍｍ、絶縁基板１０の側面の樹脂９０および電極パッド６０、７０、８０の合計厚さは約１ｍｍである。
【００３５】
［半導体パッケージの製造方法］
図５Ａ〜Ｅはこの半導体パッケージの製造方法の一例を示す。
【００３６】
図５Ａに示すように、まず、リードフレーム形成用の金属板１００を用意する。金属板１００としては従来公知の材料の中から必要に応じて選ばれるが、例えば、Ｃｕ合金や鉄（Ｆｅ）−ニッケル（Ｎｉ）系合金などである。
【００３７】
次に、図５Ｂに示すように、プレス加工により、金属板１００を、製造するＱＦＮパッケージに応じた所定の繰り返しパターンで部分的に打ち抜くとともに部分的に段差を形成し、所定形状のリードフレーム１１０を形成する。このリードフレーム１１０の平面形状を図６に示す。ただし、図６は図５Ｂに示すリードフレーム１１０を下方から見た時の平面図である。図５Ｂは図６のＢ−Ｂ線に沿っての断面図である。このリードフレーム１１０のうち最終的に電極パッド６０、７０、８０となる電極パッド形成部１１１、１１２、１１３の先端に段差部１１１ａ、１１２ａ、１１３ａが形成されている。
【００３８】
次に、図５Ｃに示すように、半導体チップＣのソース電極３０、ドレイン電極４０およびゲート電極５０上にそれぞれハンダ（図示せず）を形成した状態でこれらのソース電極３０、ドレイン電極４０およびゲート電極５０を下に向け、それぞれリードフレーム１１０の段差部１１１ａ、１１２ａ、１１３ａの表面に接触させた後、熱処理を行うことによりハンダを溶融させる。こうして、ソース電極３０、ドレイン電極４０およびゲート電極５０を、それぞれリードフレーム１１０の段差部１１１ａ、１１２ａ、１１３ａにハンダ付けする。この状態の平面図を図７に示す。ただし、図７は図５Ｃに示すリードフレーム１１０および半導体チップＣを下方から見た時の平面図である。図５Ｃは図７のＣ−Ｃ線に沿っての断面図である。
【００３９】
次に、図５Ｄに示すように、リードフレーム１１０の段差部１１１ａ、１１２ａ、１１３ａや半導体チップＣの半導体層２０の下方の空間を埋めるように樹脂モールドを行い、半導体チップＣを絶縁基板１０の裏面を除いて樹脂９０により封止する。この状態の平面図を図８に示す。ただし、図８は図５Ｄに示すリードフレーム１１０、半導体チップＣおよび樹脂９０を下方から見た時の平面図である。図５Ｄは図８のＤ−Ｄ線に沿っての断面図である。
【００４０】
この後、図５Ｄおよび図８に二点鎖線で示す所定の切断線に沿ってリードフレーム１１１を切断し、図５Ｅに示すように分離する。こうして、目的とする図１〜図４に示す半導体パッケージが製造される。
【００４１】
［ＧａＮ系ＦＥＴの具体例１］
図９は分極超接合ＧａＮ系ＦＥＴを示す（特許文献２参照。）。図９に示すように、この分極超接合ＧａＮ系ＦＥＴにおいては、ＧａＮ系半導体がＣ面成長する、例えばＣ面サファイア基板などの絶縁基板１０上に、低温成長ＧａＮバッファ層２１、アンドープＧａＮ層２２、厚さが２５ｎｍ以上４７ｎｍ以下のアンドープＡｌx Ｇａ1-x Ｎ層２３（０．１７≦ｘ≦０．３５）、アンドープＧａＮ層２４およびＭｇがドープされたｐ型ＧａＮ層２５が順次積層されている。この分極超接合ＧａＮ系ＦＥＴは、互いに分離して設けられた分極超接合領域（ＰＳＪ領域）とｐ電極コンタクト領域とを有する。ｐ電極コンタクト領域におけるｐ型ＧａＮ層２５上にはさらに、このｐ電極コンタクト領域においてのみｐ型ＧａＮ層２５と接触してこのｐ型ＧａＮ層２５よりもＭｇが高濃度にドープされたｐ+ 型ＧａＮコンタクト層２６が設けられている。このｐ+ 型ＧａＮコンタクト層２６上にｐ電極からなるゲート電極５０が設けられている。アンドープＡｌx Ｇａ1-x Ｎ層２３上にソース電極３０およびドレイン電極４０が設けられている。これらのソース電極３０、ドレイン電極４０およびゲート電極５０は三角形に配置されている。
【００４２】
この分極超接合ＧａＮ系ＦＥＴにおいては、アンドープＧａＮ層２４の厚さをｕ［ｎｍ］、ｐ型ＧａＮ層２５の厚さをｖ［ｎｍ］、ｐ型ＧａＮ層２５のＭｇ濃度をｗ［ｃｍ-3］で表し、換算厚さｔＲを
ｔＲ＝ｕ＋ｖ（１＋ｗ×１０-18 ）
と定義したとき、アンドープＡｌx Ｇａ1-x Ｎ層２３に対し、
ｔＲ≧０．８６４／（ｘ−０．１３４）＋４６．０［ｎｍ］
が成立するとき、アンドープＧａＮ層２４とアンドープＡｌx Ｇａ1-x Ｎ層２３とのヘテロ界面の近傍におけるアンドープＧａＮ層２４に１×１０12ｃｍ-2以上の濃度の２次元正孔ガス（２ＤＨＧ）を生成することができる。
【００４３】
［ＧａＮ系ＦＥＴの具体例２］
図１０は分極超接合ＧａＮ系ＦＥＴを示す（特許文献１参照。）。図１０に示すように、この分極超接合ＧａＮ系ＦＥＴにおいては、ＧａＮ系半導体がＣ面成長する、例えばＣ面サファイア基板などの絶縁基板１０上に、低温成長ＧａＮバッファ層２１、アンドープＧａＮ層２２、Ａｌx Ｇａ1-x Ｎ層２３、アンドープＧａＮ層２４およびＭｇがドープされたｐ型ＧａＮ層２５が順次積層されている。この分極超接合ＧａＮ系ＦＥＴは、互いに分離して設けられた分極超接合領域（ＰＳＪ領域）とｐ電極コンタクト領域とを有する。ｐ型ＧａＮ層２５は分極超接合領域においては設けられておらず、ｐ電極コンタクト領域においてのみ設けられている。ｐ電極コンタクト領域におけるｐ型ＧａＮ層２５上にはさらに、このｐ電極コンタクト領域においてのみｐ型ＧａＮ層２５と接触してこのｐ型ＧａＮ層２５よりもＭｇが高濃度にドープされたｐ+ 型ＧａＮコンタクト層２６が設けられている。このｐ+ 型ＧａＮコンタクト層２６上にｐ電極からなるゲート電極５０が設けられている。Ａｌx Ｇａ1-x Ｎ層２３上にソース電極３０およびドレイン電極４０が設けられている。これらのソース電極３０、ドレイン電極４０およびゲート電極５０は三角形に配置されている。
【００４４】
この分極超接合ＧａＮ系ＦＥＴにおいては、分極超接合領域を構成するＡｌx Ｇａ1-x Ｎ層２３のＡｌ組成ｘおよび厚みｔ［ｎｍ］は、アンドープＧａＮ層２４の厚みをａ［ｎｍ］（但し、ａは１０ｎｍ以上１０００ｎｍ以下）としたとき、下記の式を満足するように選択されている。
【数１】
2018093221.tif 000004
但し、αは
Log（α）＝ｐ0 ＋ｐ1 log （ａ）＋ｐ2 ｛log （ａ）｝2 
（但し、ｐ0 ＝７．３２９５、ｐ1 ＝−３．５５９９、ｐ2 ＝０．６９１２）
で表され、
かつ、βは
β＝ｐ'0＋ｐ'1 log（ａ）＋ｐ'2｛log （ａ）｝2 
（但し、ｐ'0＝−３．６５０９、ｐ'1＝１．９４４５、ｐ'2＝−０．３７９３）
で表される。
【００４５】
上記のように構成することにより、アンドープＧａＮ層２４とＡｌx Ｇａ1-x Ｎ層２３とのヘテロ界面の近傍におけるアンドープＧａＮ層２４に１×１０12ｃｍ-2以上の濃度の２ＤＨＧを生成することができる。
【００４６】
［半導体パッケージの実装方法］
半導体パッケージの実装方法について説明する。ここでは、実装基板としてＤＢＣ基板を用いる場合について説明する。
【００４７】
図１１ＡおよびＢに示すように、ＤＢＣ基板２００上に半導体パッケージ３００を実装する。ここで、図１１Ａは平面図、図１１Ｂは図１１ＡのＢ−Ｂ線に沿っての断面図である。具体的には、ＤＢＣ基板２００のＣｕベース基板２００ａ上のＳｉＮ層２００ｂ上のＣｕ層をパターニングすることによりソース配線２１０、ドレイン配線２２０およびゲート配線２３０を形成する。ソース配線２１０は、半導体パッケージ３００の一つの辺Ｅ1 に平行な部分とこれに垂直な辺Ｅ2 に平行な部分とからなる９０°折れ曲がった平面形状を有する。ドレイン配線２２０は、半導体パッケージ３００の辺Ｅ1 に平行な細長い長方形の形状を有する。ゲート配線２３０は、半導体パッケージ３００の辺Ｅ1 、Ｅ2 にそれぞれ平行な辺を有する長方形の形状を有する。このＤＢＣ基板２００上に半導体パッケージ３００を実装する。すなわち、図１１ＡおよびＢに示すように、ＤＢＣ基板２００のソース配線２１０、ドレイン配線２２０およびゲート配線２３０の所定部分に半導体パッケージ３００の、それぞれソース電極３０、ドレイン電極４０およびゲート電極５０と接続された電極パッド６０、７０、８０をそれぞれハンダ付けなどにより接続する。
【００４８】
［モジュールの構成例］
半導体パッケージ３００を用いたモジュールの構成例を説明する。
【００４９】
［モジュール１］
図１２Ａは半導体パッケージ３００を三つ用いて構成された並列接続トランジスタを有するモジュール１を示す回路図、図１２Ｂはこのモジュール１の構成例を示す。図１２Ｂに示すように、ＤＢＣ基板２００上に三つの半導体パッケージ３００が実装されて並列接続トランジスタが構成されている。各半導体パッケージ３００は図１１ＡおよびＢに示す実装例と同様に実装されているが、ソース配線２１０、ドレイン配線２２０およびゲート配線２３０は、三つの半導体パッケージ３００に共通な配線として形成されている。ここで、これらのソース配線２１０、ドレイン配線２２０およびゲート配線２３０は、いずれも互いに交差していない。
【００５０】
［モジュール２］
図１３Ａは半導体パッケージ３００を二つ用いて構成された直列接続トランジスタを有するモジュール２を示す回路図、図１３Ｂはこのモジュール２の構成例を示す。図１３Ｂに示すように、ＤＢＣ基板２００上に二つの半導体パッケージ３００が実装されて直列接続トランジスタが構成されている。各半導体パッケージ３００は図１１ＡおよびＢに示す実装例と同様に実装されているが、ソース配線２１０、ドレイン配線２２０およびゲート配線２３０は、二つの半導体パッケージ３００に共通な配線として形成されている。ここで、これらのソース配線２１０、ドレイン配線２２０およびゲート配線２３０は、いずれも互いに交差していない。
【００５１】
［モジュール３］
図１４Ａは半導体パッケージ３００を一つ、市販のＳｉＭＯＳトランジスタを一つ用いて構成されたカスコード回路を有するモジュール３を示す回路図、図１４Ｂはこのモジュール３の構成例を示す。図１４Ｂに示すように、ＤＢＣ基板２００上に一つの半導体パッケージ３００が実装され、この半導体パッケージ３００に隣接してＳｉＭＯＳトランジスタを構成するＳｉチップ４００が実装されてカスコード回路が構成されている。半導体パッケージ３００は図１１ＡおよびＢに示す実装例と同様に実装されている。ソース配線２１０の一部はＳｉチップ４００の下方に延在しており、Ｓｉチップ４００のＳｉ基板の裏面に形成された全面電極と電気的に接続している。そして、Ｓｉチップ４００上に設けられたソース電極４１０とこのＳｉチップ４００に隣接して設けられたパッド電極２４０との間がワイヤ５１０によりボンディングされ、Ｓｉチップ４００上に設けられたゲート電極４２０とこのＳｉチップ４００に隣接して設けられたパッド電極２５０との間がワイヤ５２０によりボンディングされている。ここで、パッド電極２４０、２５０は、ソース配線２１０、ドレイン配線２２０、ゲート配線２３０と同様に、ＤＢＣ基板２００のＣｕ層のパターニングにより形成される。この場合も、ソース配線２１０、ドレイン配線２２０、ゲート配線２３０およびパッド電極２４０、２５０はいずれも互いに交差していない。
【００５２】
［モジュール４］
図１５Ａは半導体パッケージ３００を二つ、市販のＳｉＭＯＳトランジスタを二つ用いて構成されたインバータアームを有するモジュール４を示す回路図、図１５Ｂはこのモジュール４の構成例を示す。図１５Ｂに示すように、ＤＢＣ基板２００上に一つの半導体パッケージ３００が実装され、この半導体パッケージ３００に隣接してＳｉＭＯＳトランジスタを構成する一つのＳｉチップ４００が実装され、このＳｉチップ４００に隣接してもう一つの半導体パッケージ３００が実装され、この半導体パッケージ３００に隣接してＳｉＭＯＳトランジスタを構成するもう一つのＳｉチップ４００が実装されてインバータアームが構成されている。各半導体パッケージ３００は図１１ＡおよびＢに示す実装例と同様に実装されているが、ソース配線２１０、ドレイン配線２２０およびゲート配線２３０は、二つの半導体パッケージ３００に共通な配線として形成されている。モジュール３と同様に、ソース配線２１０の一部はＳｉチップ４００の下方に延在しており、Ｓｉチップ４００のＳｉ基板の裏面に形成された全面電極と電気的に接続している。また、Ｓｉチップ４００上に設けられたソース電極４１０とこのＳｉチップ４００に隣接して設けられたパッド電極２４０との間がワイヤ５１０によりボンディングされ、Ｓｉチップ４００上に設けられたゲート電極４２０とこのＳｉチップ４００に隣接して設けられたパッド電極２５０との間がワイヤ５２０によりボンディングされている。この場合も、ソース配線２１０、ドレイン配線２２０、ゲート配線２３０およびパッド電極２４０、２５０はいずれも互いに交差していない。
【００５３】
この第１の実施の形態によれば、次のような種々の利点を得ることができる。すなわち、絶縁基板１０の第１主面上にＧａＮ系ＦＥＴを構成する半導体層２０が設けられ、半導体層２０上にソース電極３０、ドレイン電極４０およびゲート電極５０が三角形に配置され、これらのソース電極３０、ドレイン電極４０およびゲート電極５０からそれぞれ電極パッド６０、７０、８０が半導体層２０の外部に引き出された半導体チップＣを樹脂９０により封止することにより、ＱＦＮパッケージ状の半導体パッケージ３００を構成することができる。そして、この半導体パッケージ３００の半導体チップＣの絶縁基板１０側をＤＢＣ基板２００に向け、電極パッド６０、７０、８０をＤＢＣ基板２００上に形成された配線と接続することにより、ＧａＮ系ＦＥＴをフェースアップで容易にＤＢＣ基板２００上に実装することができ、従来に比べて大幅な低コスト化、高周波化、省体積化、低熱抵抗化などを図ることができる。しかも、ソース電極３０、ドレイン電極４０およびゲート電極５０は三角形に配置され、従って電極パッド６０、７０、８０も三角形に配置することができるため、ＤＢＣ基板２００上の配線を互いに交差しないように形成することができることから、半導体パッケージ３００を実装した高性能のモジュールを容易に実現することができる。そして、このモジュールを用いることにより高性能の電気機器を安価に実現することができる。
【００５４】
〈２．第２の実施の形態〉
［半導体パッケージ］
第２の実施の形態による半導体パッケージについて説明する。この半導体パッケージも第１の実施の形態による半導体パッケージと同様に、ＧａＮ系ＦＥＴを樹脂封止したものであり、ＱＦＮパッケージと同様な構造を有する。この半導体パッケージを図１６〜図１８に示す。図１６は平面図、図１７は底面図（裏面図）、図１８は図１６のＺ−Ｚ線に沿っての断面図である。
【００５５】
図１６〜図１８に示すように、この半導体パッケージにおいては、半導体層２０、ソース電極３０、ドレイン電極４０およびゲート電極５０の表面を覆っている樹脂９０が電極パッド６０、７０、８０の厚さより十分に大きい厚さに形成されており、電極パッド６０、７０、８０の半導体層２０に平行な部分の途中まで延在している。また、電極パッド６０、７０、８０は、樹脂９０の輪郭より外部に突出しており、樹脂９０の側面に沿って半導体層２０および絶縁基板１０の側面に平行に延在し、絶縁基板１０の第２主面および樹脂９０の下面と同一の高さで終端している。その他の構成は第１の実施の形態と同様である。
【００５６】
この半導体パッケージの各部のサイズの一例を挙げると、絶縁基板１０の一辺の長さは２〜５ｍｍ、絶縁基板１０の裏面からソース電極３０、ドレイン電極４０およびゲート電極５０の上面までの高さは約０．１５ｍｍ、電極パッド６０、７０、８０の厚さは０．３ｍｍ、絶縁基板１０の側面の樹脂９０の厚さは０．６ｍｍ、絶縁基板１０の側面の電極パッド６０、７０、８０の厚さは約０．７ｍｍ、電極パッド６０、７０、８０の上面からその上に設けられた樹脂９０の上面までの高さは０．３ｍｍである。
【００５７】
［半導体パッケージの製造方法］
この半導体パッケージの製造方法は基本的には第１の実施の形態による半導体パッケージの製造方法と同様である。図７に対応する平面図を図１９に示す。
【００５８】
［ＧａＮ系ＦＥＴの具体例］
ＧａＮ系ＦＥＴの具体例は、例えば、第１の実施の形態による半導体パッケージの具体例１、２と同様である。
【００５９】
［半導体パッケージの実装方法］
この半導体パッケージの実装方法について説明する。ここでは、実装基板としてＤＢＣ基板を用いる場合について説明する。
【００６０】
図２０に示すように、ＤＢＣ基板２００上に半導体パッケージ３００を実装する。ここで、図２０は図１１Ｂに対応する断面図である。具体的には、ＤＢＣ基板２００のＣｕ層をパターニングすることにより、ソース配線２１０、ドレイン配線２２０およびゲート配線２３０を形成するとともに、電極２６０を形成する。ソース配線２１０、ドレイン配線２２０、ゲート配線２３０および電極２６０上には、ナノＡｇ粒子を含む導電性ペーストなどからなる導電層５００を形成する。この導電層５００の厚さは例えば０．１５ｍｍである。このＤＢＣ基板２００上に半導体パッケージ３００を実装する。すなわち、図２０に示すように、ＤＢＣ基板２００のソース配線２１０、ドレイン配線２２０およびゲート配線２３０の所定部分に半導体パッケージ３００の、それぞれソース電極３０、ドレイン電極４０およびゲート電極５０と接続された電極パッド６０、７０、８０を導電層５００を介して接続する。同時に、ＤＢＣ基板２００の電極２６０に半導体パッケージ３００の絶縁基板１０の裏面を導電層５００を介して接続する。この絶縁基板１０の裏面に接触する導電層５００は、半導体パッケージ３００の動作時に発生して絶縁基板１０に伝わった熱を電極２６０に伝導させ、ＤＢＣ基板２００により放熱を行うための熱伝導層として働く。
【００６１】
［モジュールの構成例］
半導体パッケージ３００を用いたモジュールの構成例を説明する。
【００６２】
［モジュール５］
図２１Ａは半導体パッケージ３００を三つ用いて構成された並列接続トランジスタを有するモジュール５を示す回路図、図２１Ｂはこのモジュール５の構成例を示す。図２１Ｂに示すように、ＤＢＣ基板２００上に三つの半導体パッケージ３００が実装されて並列接続トランジスタが構成されている。各半導体パッケージ３００は図２０に示す実装例と同様に実装されているが、ソース配線２１０、ドレイン配線２２０およびゲート配線２３０は、三つの半導体パッケージ３００に共通な配線として形成されている。ここで、これらのソース配線２１０、ドレイン配線２２０およびゲート配線２３０は、いずれも互いに交差していない。
【００６３】
［モジュール６］
図２２Ａは半導体パッケージ３００を二つ用いて構成された直列接続トランジスタを有するモジュール６を示す回路図、図２２Ｂはこのモジュール２の構成例を示す。図２２Ｂに示すように、ＤＢＣ基板２００上に二つの半導体パッケージ３００が実装されて直列接続トランジスタが構成されている。各半導体パッケージ３００は図２０に示す実装例と同様に実装されているが、ソース配線２１０、ドレイン配線２２０およびゲート配線２３０は、二つの半導体パッケージ３００に共通な配線として形成されている。ここで、これらのソース配線２１０、ドレイン配線２２０およびゲート配線２３０は、いずれも互いに交差していない。
【００６４】
［モジュール７］
図２３Ａは半導体パッケージ３００を一つ、市販のＳｉＭＯＳトランジスタを一つ用いて構成されたカスコード回路を有するモジュール７を示す回路図、図２３Ｂはこのモジュール７の構成例を示す。図２３Ｂに示すように、ＤＢＣ基板２００上に一つの半導体パッケージ３００が実装され、この半導体パッケージ３００に隣接してＳｉＭＯＳトランジスタを構成するＳｉチップ４００が実装されてカスコード回路が構成されている。半導体パッケージ３００は図２０に示す実装例と同様に実装されている。ソース配線２１０の一部はＳｉチップ４００の下方に延在しており、Ｓｉチップ４００のＳｉ基板の裏面に形成された全面電極と電気的に接続している。そして、Ｓｉチップ４００上に設けられたソース電極４１０とこのＳｉチップ４００に隣接して設けられたパッド電極２４０との間がワイヤ５１０によりボンディングされ、Ｓｉチップ４００上に設けられたゲート電極４２０とこのＳｉチップ４００に隣接して設けられたパッド電極２５０との間がワイヤ５２０によりボンディングされている。ここで、パッド電極２４０、２５０は、ソース配線２１０、ドレイン配線２２０、ゲート配線２３０と同様に、ＤＢＣ基板２００のＣｕ層のパターニングにより形成される。この場合も、ソース配線２１０、ドレイン配線２２０、ゲート配線２３０およびパッド電極２４０、２５０はいずれも互いに交差していない。
【００６５】
［モジュール８］
図２４は半導体パッケージ３００を複数用いて構成されたインバータアームを有するモジュール８を示す回路図、図２５はこのモジュール８の構成例を示す。図２５に示すように、ＤＢＣ基板２００上に２列に複数の半導体パッケージ３００が実装されてインバータアームが構成されている。各半導体パッケージ３００は図２０に示す実装例と同様に実装されている。この場合、下部アームのソース配線２８１、ドレイン配線である出力配線２８２およびゲート配線２８３（図２４中、それぞれＶｌ、ＯｕｔおよびＧｌで示す配線）は、下部アームの一列の半導体パッケージ３００に共通な配線として形成されている。上部アームのソース配線２８１は出力配線２８２により構成される。上部アームのドレイン配線２８４およびゲート配線２８５（図２４中、それぞれＶｕおよびＧｕで示す配線）は、上部アームの一列の半導体パッケージ３００に共通な配線として形成されている。ここで、ソース配線２８１、出力配線２８２、ゲート配線２８３、ドレイン配線２８４およびゲート配線２８５は、ＤＢＣ基板２００のＣｕ層のパターニングにより形成される。この場合も、これらのソース配線２８１、出力配線２８２、ゲート配線２８３、ドレイン配線２８４およびゲート配線２８５はいずれも互いに交差していない。
【００６６】
［モジュール９］
図２６は半導体パッケージ３００を一つ、市販のＳｉＭＯＳトランジスタＳＯＳパッケージ６００を一つ用いて構成されたカスコード回路を有するモジュール９の構成例を示す。このモジュール９の回路図は図１４Ａに示す通りである。図２６に示すように、ＤＢＣ基板２００上に一列に複数の半導体パッケージ３００が実装され、一つの半導体パッケージ３００に隣接してＳｉＭＯＳトランジスタＳＯＳパッケージ６００が実装されてカスコード回路が構成されている。各半導体パッケージ３００は図２０に示す実装例と同様に実装されている。ＳｉＭＯＳトランジスタＳＯＳパッケージ６００は、二つのソース端子６０１、６０２、三つのドレイン端子６０３、６０４、６０５および一つのゲート端子６０６を有する。ソース端子６０１、６０２は、ソース配線２９１と接続されている。ドレイン端子６０３、６０４、６０５は、半導体パッケージ３００のソース配線２１０と接続されている。ゲート端子６０６は、ゲート配線２９２と接続されている。ここで、ソース配線２９１およびゲート配線２９２は、ソース配線２１０、ドレイン配線２２０およびゲート配線２３０と同様に、ＤＢＣ基板２００のＣｕ層のパターニングにより形成される。この場合も、ソース配線２１０、ドレイン配線２２０、ゲート配線２３０、ソース配線２９１およびゲート配線２９２はいずれも互いに交差していない。
【００６７】
この第２の実施の形態によれば、第１の実施の形態と同様な利点を得ることができる。
【００６８】
〈３．第３の実施の形態〉
［半導体パッケージ］
第３の実施の形態による半導体パッケージについて説明する。この半導体パッケージも第１の実施の形態による半導体パッケージと同様に、ＧａＮ系ＦＥＴを樹脂封止したものであり、ＱＦＮパッケージと同様な構造を有する。この半導体パッケージの断面図を図２７に示す。この半導体パッケージの平面図および底面図（裏面図）は図１６および図１７に示すものと同様である。図２７は図１６のＺ−Ｚ線に沿っての断面図に相当する。
【００６９】
図２７に示すように、この半導体パッケージにおいては、電極パッド６０、７０、８０は半導体層２０に平行な方向に延在し、樹脂９０の輪郭より外部に突出している。その他の構成は第２の実施の形態と同様である。
【００７０】
この半導体パッケージの各部のサイズの一例を挙げると、絶縁基板１０の一辺の長さは２〜５ｍｍ、絶縁基板１０の裏面からソース電極３０、ドレイン電極４０およびゲート電極５０の上面までの高さは約０．１５ｍｍ、電極パッド６０、７０、８０の厚さは０．３ｍｍ、絶縁基板１０の側面の樹脂９０の厚さは０．６ｍｍ、電極パッド６０、７０、８０の上面からその上に設けられた樹脂９０の上面までの高さは０．３ｍｍ、電極パッド６０、７０、８０の樹脂９０からの突出長さは０．７ｍｍである。
【００７１】
［半導体パッケージの製造方法］
この半導体パッケージの製造方法は基本的には第１の実施の形態による半導体パッケージの製造方法と同様である。
【００７２】
［ＧａＮ系ＦＥＴの具体例］
ＧａＮ系ＦＥＴの具体例は、例えば、第１の実施の形態による半導体パッケージの具体例１、２と同様である。
【００７３】
［半導体パッケージの実装方法］
この半導体パッケージの実装方法について説明する。ここでは、実装基板としてＤＢＣ基板を用いる場合について説明する。
【００７４】
図２８に示すように、ＤＢＣ基板２００上に半導体パッケージ３００を実装する。具体的には、ＤＢＣ基板２００のＣｕ層およびＳｉＮ層２００ｂをパターニングすることにより、半導体パッケージ３００の実装部のＣｕベース基板２００ａを露出させるとともに、ソース配線２１０、ドレイン配線２２０およびゲート配線２３０を形成する。ソース配線２１０、ドレイン配線２２０、ゲート配線２３０および半導体パッケージ３００の実装部のＣｕベース基板２００ａ上には、ナノＡｇ粒子を含む導電性ペーストなどからなる導電層５００を形成する。この導電層５００の厚さは例えば０．１５ｍｍである。このＤＢＣ基板２００上に半導体パッケージ３００を実装する。すなわち、図２８に示すように、ＤＢＣ基板２００のソース配線２１０、ドレイン配線２２０およびゲート配線２３０の所定部分に半導体パッケージ３００の、それぞれソース電極３０、ドレイン電極４０およびゲート電極５０と接続された電極パッド６０、７０、８０を導電層５００を介して接続する。半導体パッケージ３００の絶縁基板１０は導電層５００を介してＣｕベース基板２００ａに接触している。この絶縁基板１０の裏面に接触する導電層５００は、半導体パッケージ３００の動作時に発生して絶縁基板１０に伝わった熱をＣｕベース基板２００ａに伝導させ、放熱を行うための熱伝導層として働く。
【００７５】
［モジュールの構成例］
半導体パッケージ３００を用いてモジュール５〜８と同様なモジュールを構成することができるほか、次のモジュール１０、１１を構成することができる。
【００７６】
［モジュール１０］
図２９は半導体パッケージ３００を一つ、市販のＳｉＭＯＳトランジスタＳＯＳパッケージ６００を一つ用いて構成されたカスコード回路を有するモジュール１０の構成例を示す。このモジュール１０の回路図は図１４Ａに示す通りである。図２９に示すように、このモジュール１０は、図２６に示すモジュール９とほぼ同様に構成されているが、図２６に示すモジュール９ではゲート配線２３０はＤＢＣ基板２００のＣｕ層のパターニングにより形成されているのに対し、このモジュール１０では、ゲート電極バーとして、各半導体パッケージ３００のゲート電極５０に接続された電極パッド８０に対して上からコンタクトしている点が異なる。
【００７７】
［モジュール１１］
図３０は半導体パッケージ３００を１０個用いて構成された並列接続トランジスタを有するモジュール１１を示す回路図、図３１はこのモジュール１１の構成例を示す。図３１に示すように、ＤＢＣ基板２００上に１０個の半導体パッケージ３００が実装されて並列接続トランジスタが構成されている。各半導体パッケージ３００は図２８に示す実装例と同様に実装されているが、ソース配線２１０、ドレイン配線２２０およびゲート配線７００は、これらの半導体パッケージ３００に共通な配線として形成されている。ここで、ソース配線２１０およびドレイン配線２２０は、ＤＢＣ基板２００のＣｕ層のパターニングにより形成されているのに対し、ゲート配線７００は、ゲート電極バーとして、各半導体パッケージ３００のゲート電極５０に接続された電極パッド８０に対して上からコンタクトしている点が異なる。ただし、ゲート電極バーで接続する代わりにワイヤボンディングで接続してもよい。ここで、これらのソース配線２１０、ドレイン配線２２０およびゲート配線７００は、いずれも互いに交差していない。このモジュール１１は、熱抵抗を極限まで減らしたい場合および単機能で半導体パッケージ３００を並列接続して大電流が得られるようにしたい場合に好適なものである。各半導体パッケージ３００の下部は電極と接続しておらず、互いに独立となっている。
【００７８】
この第３の実施の形態によれば、第１の実施の形態と同様な利点を得ることができる。
【００７９】
〈４．第４の実施の形態〉
［半導体パッケージ］
第４の実施の形態による半導体パッケージについて説明する。この半導体パッケージも第１の実施の形態による半導体パッケージと同様に、ＧａＮ系ＦＥＴを樹脂封止したものであり、ＱＦＮパッケージと同様な構造を有する。この半導体パッケージを図３２〜図３４に示す。図３２は平面図、図３３は底面図（裏面図）、図３４は図３２のＸ−Ｘ線に沿っての断面図である。
【００８０】
図３２〜図３４に示すように、この半導体パッケージは、樹脂９０が絶縁基板１０の側面から裏面の周辺部に掛けて延在しており、絶縁基板１０の裏面の中央部に樹脂９０により形成された絶縁基板１０と相似形状の開口が形成されていることを除いて、第２の実施の形態による半導体パッケージと同様に構成されている。
【００８１】
この半導体パッケージの各部のサイズの一例を挙げると、絶縁基板１０の一辺の長さは２〜５ｍｍ、絶縁基板１０の裏面からソース電極３０、ドレイン電極４０およびゲート電極５０の上面までの高さは約０．１５ｍｍ、電極パッド６０、７０、８０の厚さは０．３ｍｍ、絶縁基板１０の側面の樹脂９０の厚さは０．６ｍｍ、絶縁基板１０の裏面の樹脂９０の厚さは０．１ｍｍ、絶縁基板１０の裏面の中央部の樹脂９０の開口の辺の長さは１〜４ｍｍ、絶縁基板１０の側面の電極パッド６０、７０、８０の厚さは約０．７ｍｍ、電極パッド６０、７０、８０の上面からその上に設けられた樹脂９０の上面までの高さは０．３ｍｍである。
【００８２】
［半導体パッケージの製造方法］
この半導体パッケージの製造方法は基本的には第１の実施の形態による半導体パッケージの製造方法と同様である。
【００８３】
［ＧａＮ系ＦＥＴの具体例］
ＧａＮ系ＦＥＴの具体例は、例えば、第１の実施の形態による半導体パッケージの具体例１、２と同様である。
【００８４】
［半導体パッケージの実装方法］
この半導体パッケージの実装方法について説明する。ここでは、実装基板としてＤＢＣ基板を用いる場合について説明する。
【００８５】
図３５に示すように、ＤＢＣ基板２００上に半導体パッケージ３００を実装する。具体的には、ＤＢＣ基板２００のＣｕ層をパターニングすることにより、ソース配線２１０、ドレイン配線２２０およびゲート配線２３０を形成するとともに、電極２６０を形成する。電極２６０は、半導体パッケージ３００の絶縁基板１０の裏面の中央部の樹脂９０の開口に対応する部分にこの開口より小さく形成する。ソース配線２１０、ドレイン配線２２０、ゲート配線２３０および電極２６０上に、ナノＡｇ粒子を含む導電性ペーストなどからなる導電層５００を形成する。この導電層５００の厚さは例えば０．１５ｍｍである。このＤＢＣ基板２００上に半導体パッケージ３００を実装する。すなわち、図３５に示すように、ＤＢＣ基板２００のソース配線２１０、ドレイン配線２２０およびゲート配線２３０の所定部分に半導体パッケージ３００の、それぞれソース電極３０、ドレイン電極４０およびゲート電極５０と接続された電極パッド６０、７０、８０を導電層５００を介して接続する。同時に、ＤＢＣ基板２００の電極２６０に半導体パッケージ３００の絶縁基板１０の裏面を導電層５００を介して接続する。この絶縁基板１０の裏面に接触する導電層５００は、半導体パッケージ３００の動作時に発生して絶縁基板１０に伝わった熱を電極２６０に伝導させ、ＤＢＣ基板２００により放熱を行うための熱伝導層として働く。
【００８６】
［モジュールの構成例］
半導体パッケージ３００を用いてモジュール５〜８、１０、１１と同様なモジュールを構成することができる。
【００８７】
この第４の実施の形態によれば、第１の実施の形態と同様な利点を得ることができる。
【００８８】
〈５．第５の実施の形態〉
［半導体パッケージ］
第５の実施の形態による半導体パッケージについて説明する。この半導体パッケージも第１の実施の形態による半導体パッケージと同様に、ＧａＮ系ＦＥＴを樹脂封止したものであり、ＱＦＮパッケージと同様な構造を有する。この半導体パッケージの断面図を図３６に示す。この半導体パッケージの平面図および底面図（裏面図）は図１６および図１７に示すものと同様である。図３６は図１６のＺ−Ｚ線に沿っての断面図に相当する。
【００８９】
図３６に示すように、この半導体パッケージは、半導体層２０および電極パッド６０、７０、８０上の樹脂９０の厚さが大きいこと、樹脂９０が絶縁基板１０の側面から裏面の周辺部に掛けて延在しており、絶縁基板１０の裏面の中央部に樹脂９０により形成された絶縁基板１０と相似形状の開口が形成され、この開口の内部に絶縁基板１０の裏面と接触して熱伝導層７５０が埋め込まれていることを除いて、第３の実施の形態による半導体パッケージと同様に構成されている。熱伝導層７５０は、例えばナノＣｕ粒子を含む導電性ペーストなどからなる。この熱伝導層７５０の厚さは例えば０．１５ｍｍである。その他の構成は第３の実施の形態と同様である。
【００９０】
この半導体パッケージの各部のサイズの一例を挙げると、絶縁基板１０の一辺の長さは２〜５ｍｍ、絶縁基板１０の裏面からソース電極３０、ドレイン電極４０およびゲート電極５０の上面までの高さは約０．１５ｍｍ、電極パッド６０、７０、８０の下方の樹脂９０の厚さは０．３ｍｍ、電極パッド６０、７０、８０の厚さは０．２ｍｍ、絶縁基板１０の側面の樹脂９０の厚さは０．６ｍｍ、熱伝導層７５０の側面の樹脂９０の厚さは１．２ｍｍ、電極パッド６０、７０、８０の上面からその上に設けられた樹脂９０の上面までの高さは０．８ｍｍ、電極パッド６０、７０、８０の樹脂９０からの突出長さは０．６ｍｍである。
【００９１】
［半導体パッケージの製造方法］
この半導体パッケージの製造方法は基本的には第１の実施の形態による半導体パッケージの製造方法と同様である。熱伝導層７５０は、例えば次のようにして形成することができる。すなわち、リードフレーム上で絶縁基板１０の裏面の中央部に開口が形成されるように樹脂モールドにより樹脂９０を形成した後、リードフレームのこの樹脂９０の開口が露出した面上にナノＣｕ粒子を含む導電性ペーストを塗布し、スキージーにより不要な導電性ペーストを除去し、樹脂９０の開口の内部にのみ導電性ペーストを残す。その後、乾燥させることにより熱伝導層７５０が形成される。
【００９２】
［ＧａＮ系ＦＥＴの具体例］
ＧａＮ系ＦＥＴの具体例は、例えば、第１の実施の形態による半導体パッケージの具体例１、２と同様である。
【００９３】
［半導体パッケージの実装方法］
この半導体パッケージの実装方法について説明する。ここでは、実装基板としてＤＢＣ基板を用いる場合について説明する。
【００９４】
図３７に示すように、ＤＢＣ基板２００上に半導体パッケージ３００を実装する。具体的には、ＤＢＣ基板２００のＣｕ層をパターニングすることにより、半導体パッケージ３００の実装部のＳｉＮ層２００ｂを露出させるとともに、ソース配線２１０、ドレイン配線２２０およびゲート配線２３０を形成する。ソース配線２１０、ドレイン配線２２０、ゲート配線２３０および半導体パッケージ３００の実装部のＳｉＮ層２００ｂ上には、ナノＡｇ粒子を含む導電性ペーストなどからなる導電層（図示せず）を形成する。このＤＢＣ基板２００上に半導体パッケージ３００を実装する。すなわち、図３７に示すように、ＤＢＣ基板２００のソース配線２１０、ドレイン配線２２０およびゲート配線２３０の所定部分に半導体パッケージ３００の、それぞれソース電極３０、ドレイン電極４０およびゲート電極５０と接続された電極パッド６０、７０、８０を導電層を介して接続する。半導体パッケージ３００の絶縁基板１０の中央部の樹脂９０の開口に埋め込まれた熱伝導層７５０は導電層を介してＳｉＮ層２００ｂに接触している。この絶縁基板１０の裏面に接触する熱伝導層７５０は、半導体パッケージ３００の動作時に発生して絶縁基板１０に伝わった熱を導電層を介してＳｉＮ層２００ｂに伝導させ、さらにＣｕベース基板２００ａに伝導させて放熱を行うためのものである。
【００９５】
［モジュールの構成例］
半導体パッケージ３００を用いてモジュール５〜８、１０、１１と同様なモジュールを構成することができる。
【００９６】
この第５の実施の形態によれば、第１の実施の形態と同様な利点を得ることができる。
【００９７】
〈６．第６の実施の形態〉
［モジュール］
第６の実施の形態においては、第３の実施の形態による半導体パッケージを複数、金属基板上に実装したモジュールについて説明する。
【００９８】
図３８はこのモジュールを示す。図３８に示すように、このモジュールにおいては、ベース基板としての金属基板８００上に第３の実施の形態による半導体パッケージ３００が複数、実装されている。この場合、各半導体パッケージ３００の絶縁基板１０の裏面がこの金属基板８００と直接接触している。この金属基板８００は放熱基板であり、一般的な実装基板と異なり配線は形成されていない。この金属基板８００としては、例えばＣｕ基板、Ａｌ基板などが用いられるが、これに限定されるものではない。放熱基板として金属基板８００を用いることにより、半導体パッケージ３００から発生する熱を放熱する際の熱抵抗を極小化することができる。図３８中の二つの半導体パッケージ３００の電極パッド６０、７０、８０上には、二段積層されたＡｇペーストなどからなる導電層５００を介して所定の配線８１０が接続されている。この配線８１０は、典型的には、リードフレーム法により形成されたものである。この配線８１０は、半導体パッケージ３００の樹脂９０上ではその上面に導電層５００を介して設けられている。金属基板８００、半導体パッケージ３００および配線８１０の相互の間の隙間ならびに配線８１０の間の隙間は樹脂８２０により封止されている。配線８１０の一端および他端には端子８３０、８４０が設けられている。
【００９９】
［モジュールの構成例］
図３９Ａは第３の実施の形態による半導体パッケージを四つ、市販のＳｉＭＯＳトランジスタＳＯＳパッケージを一つ、逆接続保護用ダイオードを四つ用いて構成されたカスコード回路を有するモジュール１２を示す回路図、図３９Ｂはこのモジュール１２の構成例を示す。なお、第３の実施の形態による半導体パッケージにおいて、半導体チップＣとして具体例１、２のパワー分極超接合ＧａＮ系ＦＥＴを用いる場合には、これらのパワー分極超接合ＧａＮ系ＦＥＴにはボディダイオードが備わっていることから、逆接続保護用ダイオードは必ずしも必要ではない。図３９Ｂに示すように、このモジュール１２においては、カスコード回路の大電流化のために四つの半導体パッケージ３００が並列接続されている。並列接続された半導体パッケージ３００のパッド電極７０とＳｉＭＯＳトランジスタＳＯＳパッケージ６００のソース端子６０１、６０２との間に四つの逆接続保護用ダイオード９００が並列接続されている。図４０に示すように、逆接続保護用ダイオード９００は、第３の実施の形態による半導体パッケージ３００においてゲート電極５０に接続された電極パッド８０の形成を省略したものからなり、ドレイン電極４０をアノード電極、ソース電極３０をカソード電極として用いたものである。図３９Ｂに示すように、四つの半導体パッケージ３００のパッド電極６０、７０、８０、ＳｉＭＯＳトランジスタＳＯＳパッケージ６００のソース端子６０１、６０２、ドレイン端子６０３、６０４、６０５およびゲート端子６０６ならびに逆接続保護用ダイオード９００のアノード電極およびカソード電極として用いられるドレイン電極４０およびソース電極３０に接続された電極パッド７０、６０の配線には、好適にはリードフレーム法により形成された配線８１０が用いられ、上方からコンタクトしている。
【０１００】
この第６の実施の形態によれば、第１の実施の形態と同様な利点を得ることができるほか、次のような利点を得ることができる。すなわち、この第６の実施の形態においては、ベース基板としての金属基板８００上に半導体パッケージ３００が実装され、その上部にそれらを配線する配線８１０が設けられている。言い換えると、ベース基板としての金属基板８００とその上のデバイス部分とが完全に分離されている。このため、モジュールの設計が容易である。また、放熱基板として用いられる金属基板８００は一般に熱伝導率が高く放熱性が良好であるため、熱抵抗を極小化することができる。
【０１０１】
〈７．第７の実施の形態〉
［モジュール］
第７の実施の形態においては、第３の実施の形態による半導体パッケージを複数、金属基板上に実装したモジュールについて説明する。
【０１０２】
図４１はこのモジュールを示す。図４１に示すように、このモジュールにおいては、ベース基板としての金属基板８００上に第３の実施の形態による半導体パッケージ３００が複数、実装されていること、これらの半導体パッケージ３００上に配線８１０が接続されていることは、第６の実施の形態と同様である。このモジュールにおいてはさらに、配線８１０上に所定の二層目の配線８５０が設けられている。この二層目の配線８５０は、一層目の配線８１０の所定部分と二段積層されたＡｇペーストなどからなる導電層５００を介して接続されている。配線８５０上には端子８６０が設けられている。図４１に図示された二層目の配線８５０あるいは図示されていない配線には必要に応じて、一つまたは複数の受動部品あるいは能動部品（図示せず）が接続される。受動部品は例えばコンデンサ（キャパシタ）、能動部品は例えばドライバーやカスコード用ＳｉＭＯＳトランジスタなどである。このモジュールのその他のことについては第６の実施の形態と同様である。
【０１０３】
この第７の実施の形態によれば、第１および第６の実施の形態と同様な利点を得ることができる。
【０１０４】
〈８．第８の実施の形態〉
［モジュール］
第８の実施の形態においては、第３の実施の形態による半導体パッケージを複数、金属基板上に実装したモジュールについて説明する。
【０１０５】
図４２はこのモジュールを示す。図４２に示すように、このモジュールにおいては、ベース基板としての金属基板８００上に第３の実施の形態による半導体パッケージ３００が複数、実装されていること、これらの半導体パッケージ３００上に配線８１０が接続されていること、配線８１０上に所定の二層目の配線８５０が設けられていることは、第７の実施の形態と同様である。このモジュールにおいては、配線８１０および配線８５０はそれぞれ、２層フレキシブル・ポリイミド基板９１０の下面および上面に形成されていることが第７の実施の形態と異なる。すなわち、配線８１０は２層フレキシブル・ポリイミド基板９１０の下層のＣｕ層のパターニングにより形成されたものであり、配線８５０は２層フレキシブル・ポリイミド基板９１０の上層のＣｕ層のパターニングにより形成されたものである。配線８５０はフレキシブル・ポリイミド基板９１１に形成されたスルーホール９１２を介して下層の配線８１０と接続されている。この場合、金属基板８００、半導体パッケージ３００および配線８１０の相互の間の隙間ならびに配線８１０の間の隙間はシリカ（ＳｉＯ2 ）や有機物などの電気絶縁性材料からなるフィラーにより形成された絶縁層９２０により埋められている。第７の実施の形態において配線８５０上に設けられていた端子８６０は設けられていない。第７の実施の形態と同様に、図４２に図示された二層目の配線８５０あるいは図示されていない配線には必要に応じて、一つまたは複数の受動部品あるいは能動部品（図示せず）が接続される。実際には、例えば、２層フレキシブル・ポリイミド基板９１０の配線８１０上に半導体パッケージ３００を実装したものが、半導体パッケージ３００の絶縁基板１０の裏面が金属基板８００と接触するように金属基板８００上に貼り付けられる。このモジュールのその他のことについては第６の実施の形態と同様である。
【０１０６】
この第８の実施の形態によれば、第１および第７の実施の形態と同様な利点を得ることができる。
【０１０７】
〈９．第９の実施の形態〉
［モジュール］
第９の実施の形態においては、第３の実施の形態による半導体パッケージおよびベアチップであるＧａＮ系半導体チップを複数、金属基板上に実装したモジュールについて説明する。
【０１０８】
図４３はこのモジュールを示す。このモジュールにおいては、ベース基板としての金属基板８００上に第３の実施の形態による半導体パッケージ３００が第８の実施の形態と同様に複数、実装されているが、その図示は省略されている。図４３に示すように、第８の実施の形態と同様に、２層フレキシブル・ポリイミド基板９１０の下層のＣｕ層のパターニングにより配線８１０が形成され、２層フレキシブル・ポリイミド基板９１０の上層のＣｕ層のパターニングにより配線８５０が形成されている。配線８１０は半導体パッケージ３００のパッド電極６０、７０、８０上に接続されている（図示せず）。このモジュールにおいてはさらに、３端子半導体素子、取り分け、例えばＧａＮ系ＦＥＴの具体例１、２として既に述べた分極超接合ＧａＮ系ＦＥＴが形成された半導体チップＣが実装されている。この半導体チップＣは、半導体パッケージ３００の半導体チップＣと同様な構造を有する。この半導体チップＣの絶縁基板１０の裏面が直接、金属基板８００と接触している。この半導体チップＣのソース電極３０、ドレイン電極４０およびゲート電極５０は、２層フレキシブル・ポリイミド基板９１０の下面に形成された配線８１０と接続されている。２層フレキシブル・ポリイミド基板９１０の上層の配線８５０には、コンデンサなどの受動部品９３０が実装され、その端子９３１、９３２が配線８５０と接続されているとともに、ドライバーやカスコード用ＳｉＭＯＳトランジスタなどの能動部品９４０が実装され、その端子９４１、９４２などが配線８５０と接続されている。金属基板８００、半導体パッケージ３００、半導体チップＣおよび配線８１０の相互の間の隙間ならびに配線８１０の間の隙間は、シリカや有機物などの電気絶縁性材料からなるフィラーにより形成された絶縁層９２０により埋められている。実際には、例えば、２層フレキシブル・ポリイミド基板９１０の配線８１０上に半導体パッケージ３００および半導体チップＣを実装するとともに、配線８５０上に受動部品９３０および能動部品９４０を実装したものが、半導体パッケージ３００の絶縁基板１０の裏面および半導体チップＣの絶縁基板１０の裏面が金属基板８００と接触するように金属基板８００上に貼り付けられる。このモジュールのその他のことについては第８の実施の形態と同様である。
【０１０９】
この第９の実施の形態によれば、第１および第７の実施の形態と同様な利点を得ることができるほか、モジュールとして特に放熱特性の良いＩＰＭ（integrated power module)を容易に実現することができるという利点を得ることができる。
【０１１０】
〈１０．第１０の実施の形態〉
［モジュール］
第１０の実施の形態においては、第３の実施の形態による半導体パッケージおよびベアチップであるＧａＮ系半導体チップを複数、金属基板上に実装したモジュールについて説明する。
【０１１１】
図４４はこのモジュールを示す。このモジュールにおいては、２層フレキシブル・ポリイミド基板９１０の下面に形成された配線８１０と金属基板８００との間に放熱用サファイア基板９５０が設けられている。放熱用サファイア基板９５０の裏面は金属基板８００と直接接触している。放熱用サファイア基板９５０の表面には電極９６０が設けられ、この電極９６０が配線８１０と接続されている。このモジュールの動作時にＧａＮ系半導体チップＣなどから発生する熱は、配線８１０、電極９６０および放熱用サファイア基板９５０を介して金属基板８００に効率的に伝導し、この金属基板８００から放熱される。このモジュールのその他のことについては第９の実施の形態と同様である。
【０１１２】
この第１０の実施の形態によれば、第１、第７および第９の実施の形態と同様な利点を得ることができる。
【０１１３】
〈１１．第１１の実施の形態〉
［半導体パッケージ］
第１１の実施の形態による半導体パッケージについて説明する。この半導体パッケージはＣＳＰ（chip size package)である。この半導体パッケージも第１の実施の形態による半導体パッケージと同様に、ＧａＮ系ＦＥＴを樹脂封止したものである。この半導体パッケージを図４５〜図４８に示す。図４５は平面図、図４６は底面図（裏面図）、図４７は図４５のＸ−Ｘ線に沿っての断面図、図４８は図４５のＹ−Ｙ線に沿っての断面図である。
【０１１４】
図４５〜図４８に示すように、この半導体パッケージは、平面形状がほぼ正方形の全体として偏平な直方体の形状を有する。この半導体パッケージにおいては、第１の実施の形態と同様な半導体チップＣが樹脂封止されている。ソース電極３０およびドレイン電極４０は、典型的には櫛型構造に形成され、その場合の一例を図４９に示す。
【０１１５】
ソース電極３０、ドレイン電極４０およびゲート電極５０には、それぞれ電極パッド６０、７０、８０が、ナノＡｇ粒子を含む導電性ペーストやハンダなどからなる導電層５００を介して電気的に接続されている。これらの電極パッド６０、７０、８０で覆われていない部分の半導体層２０、ソース電極３０、ゲート電極５０等の表面と絶縁基板１０および半導体層２０の側面とは電気的に絶縁性の樹脂９０により覆われており、封止されている。樹脂９０の輪郭は、半導体チップＣの側面の樹脂９０の厚さの分だけ半導体チップＣのサイズより大きいが、半導体チップＣの外形とほぼ相似になっている。ソース電極３０と接続された電極パッド６０は、ソース電極３０と平行に延在し、ソース電極３０と同等の幅を有する直線状の下部６０ａと、半導体層２０の辺Ｓ1 を跨いでその両側に亘って半導体層２０に平行に延在する長方形の平面形状を有する平板状の上部６０ｂとからなる。言い換えると、電極パッド６０は、ソース電極３０から半導体層２０に対して垂直上方に下部６０ａが引き出された後、上部６０ｂが半導体層２０の上方を半導体層２０に平行に延在している。電極パッド６０の下部６０ａは、ソース電極３０に対してソース電極３０の幅方向にずれており、その半導体パッケージの中心側の片側部分がこの下部６０ａの上面に形成された導電層５００を介してソース電極３０に電気的に接続されている。また、電極パッド６０は、ソース電極３０のゲート電極５０側の一端部を除いて、ソース電極３０を覆うように設けられている。ドレイン電極４０と接続された電極パッド７０は、ドレイン電極４０と平行に延在し、ドレイン電極４０と同等の幅を有する直線状の下部７０ａと、半導体層２０の辺Ｓ3 を跨いでその両側に亘って半導体層２０に平行に延在する長方形の平面形状を有する平板状の上部７０ｂとからなる。言い換えると、電極パッド７０は、ドレイン電極４０から半導体層２０に対して垂直上方に下部７０ａが引き出された後、上部７０ｂが半導体層２０の上方を半導体層２０に平行に延在している。電極パッド７０の下部７０ａは、ドレイン電極４０に対してドレイン電極４０の幅方向にずれており、その半導体パッケージの中心側の片側部分がこの下部７０ａの上面に形成された導電層５００を介してドレイン電極４０に電気的に接続されている。また、電極パッド７０は、ドレイン電極４０の全体を覆うように設けられている。ゲート電極５０と接続された電極パッド８０は、ゲート電極５０と平行に延在し、ゲート電極５０と同等の幅を有する直線状の下部８０ａと、半導体層２０の辺Ｓ4 を跨いでその両側に亘って半導体層２０に平行に延在する長方形の平面形状を有する平板状の上部８０ｂとからなる。言い換えると、電極パッド８０は、ゲート電極５０から半導体層２０に対して垂直上方に下部８０ａが引き出された後、上部８０ｂが半導体層２０の上方を半導体層２０に平行に延在している。電極パッド８０の下部８０ａは、ゲート電極５０に対してゲート電極５０の幅方向にずれており、その半導体パッケージの中心側の片側部分がこの下部８０ａの上面に形成された導電層５００を介してゲート電極５０に電気的に接続されている。また、電極パッド８０は、ゲート電極５０の全体を覆うように設けられている。
【０１１６】
この半導体パッケージの各部のサイズの一例を挙げると、絶縁基板１０の一辺の長さは２〜５ｍｍ、絶縁基板１０の裏面からソース電極３０、ドレイン電極４０およびゲート電極５０の上面までの高さは約０．１２ｍｍ、電極パッド６０、７０、８０の下部６０ａ、７０ａ、８０ａの厚さは約０．１５ｍｍ、上部６０ｂ、７０ｂ、８０ｂの厚さは約０．２ｍｍ、電極パッド６０と電極パッド７０との間の距離は約１．５ｍｍ、ソース電極３０、ドレイン電極４０およびゲート電極５０の幅、従って電極パッド６０、７０、８０の下部６０ａ、７０ａ、８０ａの幅は約０．１５ｍｍである。
【０１１７】
［半導体パッケージの製造方法］
図５０Ａ〜Ｄ、図５１ＡおよびＢならびに図５２Ａ〜Ｃはこの半導体パッケージの製造方法の一例を示す。
【０１１８】
図５０Ａに示すように、まず、リードフレーム形成用の金属板１００を用意する。金属板１００としては従来公知の材料の中から必要に応じて選ばれるが、例えば、Ｃｕ合金やＦｅ−Ｎｉ系合金などである。金属板１００上には、ナノＡｇ粒子を含む導電性ペーストやハンダなどからなる導電層５００を形成しておく。
【０１１９】
次に、図５０Ｂに示すように、プレス加工により、金属板１００および導電層５００を、製造する半導体パッケージに応じた所定の繰り返しパターンで、電極パッド６０、７０、８０の輪郭より少し大きい輪郭が形成されるように部分的に打ち抜く。
【０１２０】
次に、図５０Ｃに示すように、プレス加工により、金属板１００に、電極パッド６０、７０、８０の下部６０ａ、７０ａ、８０ａに相当する部分が形成されるように部分的に段差を形成する。
【０１２１】
次に、図５０Ｄに示すように、プレス加工により、金属板１００を、電極パッド６０、７０、８０の輪郭が形成されるように部分的に打ち抜き、所定形状のリードフレーム１１０を形成する。このリードフレーム１１０の平面形状を図５３に示す。ただし、図５３は図５０Ｄに示すリードフレーム１１０を下方から見た時の平面図である。図５０Ｄは図５３のＤ−Ｄ線に沿っての断面図である。図５３においては、最終的に製造される半導体パッケージの輪郭を一点鎖線で示す。
【０１２２】
次に、図５１Ａに示すように、半導体チップＣのソース電極３０、ドレイン電極４０およびゲート電極５０を下に向け、それぞれリードフレーム１１０の、電極パッド６０、７０、８０の下部６０ａ、７０ａ、８０ａに相当する部分の表面の導電層５００に接触させた後、熱処理を行うことにより接合する。
【０１２３】
次に、図５１Ｂに示すように、図５１Ａに示す構造体の上下を厚板９７１、９７２で挟む。厚板９７１、９７２は、特に限定されないが、例えば、ガラス板あるいはステンレス鋼などの金属板を用いることができる。
【０１２４】
次に、図５２Ａに示すように、厚板９７１、９７２の間に形成された空間を埋めるように樹脂モールドを行い、半導体チップＣを樹脂９０により封止する。
【０１２５】
次に、図５２Ｂに示すように、厚板９７１、９７２を除去する。
【０１２６】
この後、図５２Ｂに二点鎖線で示す所定の切断線に沿ってリードフレーム１１０を切断し、図５２Ｃに示すように分離する。こうして、目的とする図４５〜図４８に示す半導体パッケージが製造される。
【０１２７】
［半導体パッケージの実装方法］
この半導体パッケージの実装方法について説明する。ここでは、この半導体パッケージを金属基板上に実装したモジュールについて説明する。
【０１２８】
図５４はこのモジュールを示す。図５４に示すように、このモジュールにおいては、ベース基板としての金属基板８００上に、図４５〜図４８に示す半導体パッケージが複数、実装されているとともに、放熱用サファイア基板９５０上に電極９６０が設けられた放熱用ダミー素子が放熱用サファイア基板９５０を下にして実装されている。放熱用サファイア基板９５０の裏面は金属基板８００と直接接触している。放熱用サファイア基板９５０と電極９６０との合計の厚さは半導体パッケージの厚さと同等に選ばれている。放熱用サファイア基板９５０の側面は電気的に絶縁性の樹脂９０により覆われており、封止されている。これらの半導体パッケージおよび放熱用ダミー素子上にはエポキシ樹脂製の両面プリント配線基板９８０が設けられており、両面プリント配線基板９８０の下面に形成された配線９８１と半導体パッケージの電極パッド６０、７０、８０ならびに放熱用ダミー素子の電極９６０とが導電層５００を介して電気的に接続されている。配線９８１の間の部分に露出した両面プリント配線基板９８０の下面および配線９８１の表面にはレジストマスク９８２が設けられている。この場合、金属基板８００と両面プリント配線基板９８０との間の隙間はＳｉＯ2 や有機物などの電気絶縁性材料からなるフィラーにより形成された絶縁層９２０により埋められている。両面プリント配線基板９８０の上面には配線９８３が形成されている。配線９８３の間の部分に露出した両面プリント配線基板９８０の上面および配線９８３の表面にはレジストマスク９８４が設けられている。両面プリント配線基板９８０の上面の配線９８３には、コンデンサなどの受動部品９３０およびドライバーやカスコード用ＳｉＭＯＳトランジスタなどの能動部品９４０が実装されている。受動部品９３０の端子９３１、９３２は配線９８３と接続されている。能動部品９４０の端子９４１、９４２は配線９８３と接続されている。両面プリント配線基板９８０にはスルーホール配線９８５が形成されており、このスルーホール配線９８５により両面プリント配線基板９８０の下面の配線９８１と上面の配線９８３とが互いに接続されている。また、両面プリント配線基板９８０には埋め込み配線９８６が形成されている。この埋め込み配線９８６により受動部品９３０同士が接続されている。両面プリント配線基板９８０にはさらに、能動部品９４０と放熱用ダミー素子との間の部分にスルーホール９８７が形成されており、このスルーホール９８７にＡｌＮなどの高熱伝導フィラー９８８が埋め込まれている。
【０１２９】
この第１１の実施の形態によれば、電極パッド６０、７０、８０は半導体チップＣの半導体層２０上にその大部分が形成されており、半導体チップＣから僅かしかはみ出ていないため、ＣＳＰ状の半導体パッケージを構成することができる。そして、この半導体パッケージの半導体チップＣの絶縁基板１０側を金属基板８００に向けて実装するとともに、電極パッド６０、７０、８０を両面プリント配線基板９８０の下面に形成された配線９８１と接続することにより、ＧａＮ系ＦＥＴをフェースアップで容易に金属基板８００上に実装することができ、従来に比べて大幅な低コスト化、高周波化、省体積化、低熱抵抗化などを図ることができる。しかも、ソース電極３０、ドレイン電極４０およびゲート電極５０は三角形に配置され、従って電極パッド６０、７０、８０も三角形に配置することができるため、両面プリント配線基板９８０の下面に形成された配線９８１を互いに交差しないように形成することができることから、半導体パッケージを実装した高性能のモジュールを容易に実現することができる。そして、このモジュールを用いることにより高性能の電気機器を安価に実現することができる。
【０１３０】
〈１２．第１２の実施の形態〉
［半導体パッケージ］
第１２の実施の形態による半導体パッケージについて説明する。この半導体パッケージは二つのＣＳＰを一体化したものであり、一つのＣＳＰは、ＧａＮ系ＦＥＴを樹脂封止した第１１の実施の形態による半導体パッケージ、もう一つのＣＳＰは、ＧａＮ系ダイオードを樹脂封止したものである。
【０１３１】
図５５はこの半導体パッケージの回路を示す。図５５に示すように、この半導体パッケージにおいては、ＧａＮ系ＦＥＴのドレインにＧａＮ系ダイオードのカソードが接続されてインバータが構成されている。
【０１３２】
図５６Ａ〜Ｃはこの半導体パッケージを示し、図５６Ａは平面図、図５６Ｂは底面図、図５６Ｃは図５６ＡのＣ−Ｃ線に沿っての断面図である。図５６Ａ〜Ｃに示すように、この半導体パッケージは、ＧａＮ系ＦＥＴを樹脂封止した第１１の実施の形態によるＣＳＰ状の半導体パッケージＰ1 と、ＧａＮ系ダイオードを樹脂封止したＣＳＰ状の半導体パッケージＰ2 とがそれぞれの一つの側面で互いに接合されたものであり、平面形状が長方形の全体として偏平な直方体の形状を有する。ここで、ＧａＮ系ダイオードは、第１１の実施の形態による半導体パッケージにおいてゲート電極５０に接続された電極パッド８０の形成を省略したものからなり、ドレイン電極４０をアノード電極、ソース電極３０をカソード電極として用いたものであり、電極パッドとしては電極パッド６０、７０のみ形成されている。半導体パッケージＰ1 の電極パッド７０と半導体パッケージＰ2 の電極パッド６０とはそれらの側面同士が互いに接触していて電気的に接続されている。
【０１３３】
この第１２の実施の形態によれば、図５５に示すような回路構成を有するＣＳＰ状の半導体パッケージを実現することができる。
【０１３４】
〈１３．第１３の実施の形態〉
［半導体パッケージ］
第１３の実施の形態による半導体パッケージについて説明する。この半導体パッケージは四つのＣＳＰを一体化したものであり、二つのＣＳＰは、ＧａＮ系ＦＥＴを樹脂封止した第１１の実施の形態による半導体パッケージ、残りの二つのＣＳＰは、ＧａＮ系ダイオードを樹脂封止したものである。
【０１３５】
図５７はこの半導体パッケージの回路を示す。図５７に示すように、この半導体パッケージにおいては、並列接続された二つのＧａＮ系ＦＥＴのドレインに、並列接続された二つのＧａＮ系ダイオードのカソードが接続されてインバータが構成されている。
【０１３６】
図５８ＡおよびＢはこの半導体パッケージを示し、図５８Ａは平面図、図５８Ｂは底面図である。図５８ＡおよびＢに示すように、この半導体パッケージは、ＧａＮ系ＦＥＴを樹脂封止した第１１の実施の形態によるＣＳＰ状の半導体パッケージＰ11、Ｐ12と、ＧａＮ系ダイオードを樹脂封止したＣＳＰ状の半導体パッケージＰ13、Ｐ14とが側面で互いに接合されたものであり、平面形状がほぼ正方形の全体として偏平な直方体の形状を有する。ここで、ＧａＮ系ダイオードは、第１１の実施の形態による半導体パッケージにおいてゲート電極５０に接続された電極パッド８０の形成を省略したものからなり、ドレイン電極４０をアノード電極、ソース電極３０をカソード電極として用いたものであり、電極パッドとしては電極パッド６０、７０のみ形成されている。半導体パッケージＰ11の電極パッド７０と半導体パッケージＰ13の電極パッド６０とはそれらの側面同士が互いに接触していて電気的に接続されている。半導体パッケージＰ12の電極パッド７０と半導体パッケージＰ14の電極パッド６０とはそれらの側面同士が互いに接触していて電気的に接続されている。半導体パッケージＰ11の電極パッド８０と半導体パッケージＰ12の電極パッド８０とはそれらの側面同士が互いに接触していて電気的に接続されている。
【０１３７】
この第１３の実施の形態によれば、図５７に示すような回路構成を有するＣＳＰ状の半導体パッケージを実現することができる。
【０１３８】
〈１４．第１４の実施の形態〉
［半導体パッケージ］
第１４の実施の形態による半導体パッケージについて説明する。この半導体パッケージは四つのＣＳＰを一体化したものであり、二つのＣＳＰは、ＧａＮ系ＦＥＴを樹脂封止した第１１の実施の形態による半導体パッケージ、残りの二つのＣＳＰは、ＧａＮ系ダイオードを樹脂封止したものである。
【０１３９】
図５９はこの半導体パッケージの回路を示す。図５９に示すように、この半導体パッケージにおいては、並列接続された二つのＧａＮ系ＦＥＴのドレインに、並列接続された二つのＧａＮ系ダイオードのアノードが接続されてＤＣ／ＤＣアップコンバータが構成されている。
【０１４０】
図６０はこの半導体パッケージを示す平面図である。図６０に示すように、この半導体パッケージは、ＧａＮ系ＦＥＴを樹脂封止した第１１の実施の形態によるＣＳＰ状の半導体パッケージＰ21、Ｐ22と、ＧａＮ系ダイオードを樹脂封止したＣＳＰ状の半導体パッケージＰ23、Ｐ24とが側面で互いに接合されたものであり、平面形状がほぼ正方形の全体として偏平な直方体形状を有する。ここで、ＧａＮ系ダイオードは、第１１の実施の形態による半導体パッケージにおいてゲート電極５０に接続された電極パッド８０の形成を省略したものからなり、ドレイン電極４０をアノード電極、ソース電極３０をカソード電極として用いたものであり、電極パッドとしては電極パッド６０、７０のみ形成されている。半導体パッケージＰ21の電極パッド７０と半導体パッケージＰ13の電極パッド７０とはそれらの側面同士が互いに接触していて電気的に接続されている。半導体パッケージＰ22の電極パッド７０と半導体パッケージＰ24の電極パッド７０とはそれらの側面同士が互いに接触していて電気的に接続されている。半導体パッケージＰ21の電極パッド８０と半導体パッケージＰ22の電極パッド８０とはそれらの側面同士が互いに接触していて電気的に接続されている。
【０１４１】
この第１４の実施の形態によれば、図５９に示すような回路構成を有するＣＳＰ状の半導体パッケージを実現することができる。
【０１４２】
以上、この発明の実施の形態について具体的に説明したが、この発明は、上述の実施の形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【０１４３】
例えば、上述の実施の形態において挙げた数値、構造、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料などを用いてもよい。
【０１４４】
なお、上述の第９および第１０の実施の形態においては、半導体パッケージ３００および半導体チップＣを金属基板８００上に実装しているが、２層フレキシブル・ポリイミド基板９１０の配線８１０上に半導体パッケージ３００を実装せず、ベアチップである半導体チップＣだけを金属基板８００上に実装してもよい。この場合、２層フレキシブル・ポリイミド基板９１０の配線８１０上に半導体チップＣを実装し、配線８５０上に受動部品９３０および能動部品９４０を実装したものが、半導体チップＣの絶縁基板１０の裏面が金属基板８００と接触するように金属基板８００上に貼り付けられる。こうすることで、放熱特性の良いＩＰＭを容易に実現することができる。
【０１４５】
また、この発明による半導体パッケージにおいては、横型構造を有する３端子半導体素子を樹脂封止しているが、この半導体パッケージと同様な構成は、横型構造を有する２端子半導体素子（ダイオード）あるいは４端子以上の半導体素子を樹脂封止する場合にも適用することが可能である。
【符号の説明】
【０１４６】
１０…絶縁基板、２０…半導体層、３０…ソース電極、４０…ドレイン電極、５０…ゲート電極、６０、７０、８０…パッド電極、９０…樹脂、Ｃ…半導体チップ、１００…金属板、１１０…リードフレーム、２００…ＤＢＣ基板、２００ａ…Ｃｕベース基板、２００ｂ…ＳｉＮ層、３００…半導体パッケージ、４００…Ｓｉチップ、５００…導電層、６００…ＳｉＭＯＳトランジスタＳＯＳパッケージ、８００…金属基板、９００…逆接続保護用ダイオード、９１０…２層フレキシブル・ポリイミド基板、９３０…受動部品、９４０…能動部品、９５０…放熱用サファイア基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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