(57)【要約】【課題】出力の高周波特性の劣化を抑制しつつ、多チャンネル化及び小型化を実現すること。【解決手段】駆動回路１は、回路基板３と、差動入力端子１５ｐ，１５ｎと差動出力端子１７ｐ，１７ｎとを有する差動増幅器７と、回路基板３上に形成された差動出力端子１７ｐ，１７ｎにそれぞれ接続される一対のストリップ線路２３ｐ，２３ｎと、回路基板３上に形成された差動出力端子１７ｐ，１７ｎへのバイアス電圧供給用の電極部２９ｐ，２９ｎと、一対のストリップ線路２３ｐ，２３ｎと２つの電極部２９ｐ，２９ｎとの間にそれぞれ接続されるプルアップインダクタ１１ｐ，１１ｎとを備え、回路基板３には、一対のストリップ線路２３ｐ，２３ｎの２つの接続部３７ｐ，３７ｎの間、及び２つの接続部３７ｐ，３７ｎと２つの電極部２９ｐ，２９ｎとの間に、それぞれ穴部３９，４１ｐ，４１ｎが形成されている。【選択図】図２
2018093339.tif 000002
【特許請求の範囲】
【請求項１】
回路基板と、
前記回路基板上に搭載され、互いに相補的な入力信号が入力される２つの差動入力端子と、互いに相補的な出力信号を出力する２つの差動出力端子とを有する差動回路と、
前記回路基板上に形成され、一方が前記２つの差動出力端子の一方に電気的に接続され、他方が前記２つの差動出力端子の他方に電気的に接続される、一対の線路部と、
前記回路基板上に形成され、前記２つの差動出力端子にバイアスを供給するための２つの電極部と、
一方が、前記一対の線路部の一方と前記２つの電極部の一方との間に電気的に接続され、他方が、前記一対の線路部の他方と前記２つの電極部の他方との間に電気的に接続される、一対のインダクタ素子と、
を備え、
前記回路基板には、前記一対の線路部の一方と前記一対のインダクタ素子の一方とが電気的に接続される第１の接続部と前記一対の線路部の他方と前記一対のインダクタ素子の他方とが電気的に接続される第２の接続部との間、前記第１の接続部と前記２つの電極部の一方との間、及び前記第２の接続部と前記２つの電極部の他方との間に、それぞれ穴部が形成されている、
光送信器用駆動回路。
【請求項２】
前記回路基板上に搭載された複数の前記差動回路を備え、
前記回路基板上には、前記複数の差動回路のそれぞれに対して、前記一対のインダクタ素子、前記一対の線路部、前記２つの電極部、及び前記穴部が設けられる、
請求項１記載の光送信器用駆動回路。
【請求項３】
前記第１の接続部と前記２つの電極部の一方との間に形成される穴部の前記一対の線路部の長手方向に沿った幅は、前記長手方向の前記一対のインダクタ素子の一方の幅の０．８倍以上であり、
前記第２の接続部と前記２つの電極部の他方との間に形成される穴部の前記一対の線路部の長手方向に沿った幅は、前記長手方向の前記一対のインダクタ素子の他方の幅の０．８倍以上である、
請求項１記載の光送信器用駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光送信器用の駆動回路に関するものである。
【背景技術】
【０００２】
近年、光通信分野での伝送レートの高速化及び通信ネットワークの大容量化に伴い、光送信器用の駆動回路の低消費電力化、高速化、小型化が要求されている。光送信器用の駆動回路は、レーザ等の発光素子又は光変調器を駆動する回路であり、例えば、下記特許文献１に記載されたような構成を有する。具体的には、駆動回路は、２つの相補的な入力と２つの相補的な出力とを有する差動回路を有し、それらの出力のそれぞれにインダクタを介して直流バイアスが供給されるとともに、２つの相補的な出力からキャパシタを介して変調信号が取り出されるように構成されている。このような構成の駆動回路によれば、２つの相補的な出力から差動回路内に直流電流が引き込まれるときに、例えば、抵抗を介して直流バイアスを供給する場合と比べて、２つの相補的な出力における直流電圧の低下が抑制されて低消費電力化が実現される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許２００７／０１４０６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、上述した駆動回路は、多層セラミック回路基板等の回路基板上に実装され、その回路基板上に形成された、２つの相補的な入力（差動入力）および２つの相補的な出力（差動出力）のそれぞれのストリップ線路及び直流バイアス印加用の電極と、ストリップ線路と直流バイアス印加用の電極との間に接続されたインダクタと、を含む。通信の大容量化を実現するためには、駆動回路の小型化及び多チャンネル化が要求され、１つの回路基板上に多チャンネルの駆動回路を実装することが有用と成り得る。ここで、多チャンネル化及び小型化を同時に実現するためには、ストリップ線路間の距離、及びストリップ線路と直流バイアス印加用の電極との間の距離を小さくする必要があり、その場合は差動出力用の２つのストリップ線路の間の差動インピーダンスが低下し、差動出力の高周波特性が劣化する傾向にある。
【０００５】
そこで、本発明は、かかる課題に鑑みてなされたものであり、出力の高周波特性の劣化を抑制しつつ、多チャンネル化及び小型化を実現することが可能な光送信器用駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の一側面にかかる光送信器用駆動回路は、回路基板と、回路基板上に搭載され、互いに相補的な入力信号が入力される２つの差動入力端子と、互いに相補的な出力信号を出力する２つの差動出力端子とを有する差動回路と、回路基板上に形成され、一方が２つの差動出力端子の一方に電気的に接続され、他方が２つの差動出力端子の他方に電気的に接続される、一対の線路部と、回路基板上に形成され、２つの差動出力端子にバイアスを供給するための２つの電極部と、一方が、一対の線路部の一方と２つの電極部の一方との間に電気的に接続され、他方が、一対の線路部の他方と２つの電極部の他方との間に電気的に接続される、一対のインダクタ素子と、を備え、回路基板には、一対の線路部の一方と一対のインダクタ素子の一方とが電気的に接続される第１の接続部と一対の線路部の他方と一対のインダクタ素子の他方とが電気的に接続される第２の接続部との間、第１の接続部と２つの電極部の一方との間、及び第２の接続部と２つの電極部の他方との間に、それぞれ穴部が形成されている。
【発明の効果】
【０００７】
本発明の一側面によれば、出力の高周波特性の劣化を抑制しつつ、多チャンネル化及び小型化を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一側面の実施形態にかかる光送信器用の駆動回路１の概略構成を示す回路図である。
【図２】図１の駆動回路系５ａのプルアップインダクタ部２７の付近の平面図である。
【図３】図２の駆動回路系５ａのIII−III線に沿った断面図である。
【図４】図２の駆動回路系５ａのIV−IV線に沿った断面図である。
【図５】本発明の変形例にかかるプルアップインダクタ部２７Ａの断面図である。
【図６】比較例にかかるプルアップインダクタ部９２７の断面図である。
【発明を実施するための形態】
【０００９】
本発明の一側面にかかる光送信器用駆動回路は、回路基板と、回路基板上に搭載され、互いに相補的な入力信号が入力される２つの差動入力端子と、互いに相補的な出力信号を出力する２つの差動出力端子とを有する差動回路と、回路基板上に形成され、一方が２つの差動出力端子の一方に電気的に接続され、他方が２つの差動出力端子の他方に電気的に接続される、一対の線路部と、回路基板上に形成され、２つの差動出力端子にバイアスを供給するための２つの電極部と、一方が、一対の線路部の一方と２つの電極部の一方との間に電気的に接続され、他方が、一対の線路部の他方と２つの電極部の他方との間に電気的に接続される、一対のインダクタ素子と、を備え、回路基板には、一対の線路部の一方と一対のインダクタ素子の一方とが電気的に接続される第１の接続部と一対の線路部の他方と一対のインダクタ素子の他方とが電気的に接続される第２の接続部との間、第１の接続部と２つの電極部の一方との間、及び第２の接続部と２つの電極部の他方との間に、それぞれ穴部が形成されている。
【００１０】
かかる光送信器用駆動回路によれば、２つの差動入力端子から入力された入力信号を基に、差動回路によって発光素子又は光変調器を駆動するための出力信号が生成され、その出力信号が２つの差動出力端子から出力される。ここで、２つの差動出力端子のそれぞれには、直流電圧低下抑制用の一対のインダクタ素子が接続され、差動回路と一対のインダクタ素子とが搭載される回路基板上には、２つの差動出力端子が接続される一対の線路部のインダクタ素子との接続部の間、及びインダクタ素子の一方の端子が接続される線路部における接続部とインダクタ素子の他方の端子が接続されるバイアス電圧供給用の電極部との間に穴部が形成されている。このような構成により、２つの差動出力端子間の容量結合が低減される結果、２つの差動出力端子間の差動インピーダンスの低下を抑制することができる。その結果、出力の高周波特性の劣化を抑制でき、多チャンネル化及び小型化を容易に実現することができる。
【００１１】
上記光送信器用駆動回路においては、回路基板上に搭載された複数の差動回路を備え、回路基板上には、複数の差動回路のそれぞれに対して、一対のインダクタ素子、一対の線路部、２つの電極部、及び穴部が設けられていてもよい。この場合、出力の高周波特性の劣化の抑制と、駆動回路の多チャンネル化とを容易に実現できる。
【００１２】
また、第１の接続部と２つの電極部の一方との間に形成される穴部の一対の線路部の長手方向に沿った幅は、長手方向の一対のインダクタ素子の一方の幅の０．８倍以上であり、第２の接続部と２つの電極部の他方との間に形成される穴部の一対の線路部の長手方向に沿った幅は、長手方向の一対のインダクタ素子の他方の幅の０．８倍以上であることが好ましい。この場合、２つの差動出力端子間の差動インピーダンスの低下を十分に抑制することができる。その結果、出力の高周波特性の劣化を十分に抑制できる。
【００１３】
以下、添付図面を参照しながら本発明の一側面にかかる光送信器用駆動回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
（光送信器用駆動回路の構成）
【００１４】
まず、本実施形態の対象となる光送信器用駆動回路の構成について説明する。
【００１５】
図１は、光送信器用の駆動回路１の概略構成を示す回路図である。同図においては、回路基板上における各回路部品の配置状態及び接続状態が回路記号によって示されている。この駆動回路１は、４チャンネルの駆動回路系が１つの回路基板上に搭載されて構成されている。それぞれの駆動回路系は、並列に動作して１４Ｇｂａｕｄ〜３２Ｇｂａｕｄの変調レートを実現する。勿論、駆動回路１は４チャンネルの構成には限定されず、複数のチャンネルであれば任意のチャンネル数の駆動回路系を有していてもよい。すなわち、駆動回路１は、略矩形の多層セラミック回路基板である回路基板３上に複数の駆動回路系５ａ，５ｂ，５ｃ，５ｄが搭載されて構成されている。
【００１６】
駆動回路系５ａは、差動増幅器７、キャパシタ９ｐ，９ｎ、プルアップインダクタ（一対のインダクタ素子）１１ｐ，１１ｎ、及びキャパシタ１３ｐ，１３ｎを含んで構成されている。差動増幅器７は、２つの差動入力端子１５ｐ，１５ｎ及び２つの差動出力端子１７ｐ，１７ｎを有する。差動増幅器７は、２つの差動入力端子１５ｐ，１５ｎから入力された互いに相補的な（逆位相の）２つの入力信号を基に互いに相補的な（逆位相の）２つの出力信号を生成し、それらの出力信号をそれぞれ２つの差動出力端子１７ｐ，１７ｎから出力する。なお、差動入力とは、上述の互いに相補的な２つの入力信号を一組として扱う場合の名称とし、同様に、差動出力とは、上述の互いに相補的な２つの出力信号を一組として扱う場合の名称とする。
【００１７】
この差動増幅器７の差動入力端子１５ｐ，１５ｎは、それぞれ、直流遮断用のキャパシタ９ｐ，９ｎ及び回路基板３上に形成されたストリップ線路（一対の線路部）１９ｐ，１９ｎを介して、回路基板３の一方の縁部に設けられた入力端子２１ｐ，２１ｎに電気的に接続される。なお、差動入力端子１５ｐ，１５ｎと直流遮断用のキャパシタ９ｐ，９ｎとは、ストリップ線路１９ｐ，１９ｎとは別のストリップ線路を介してそれぞれ接続されていても良い。また、差動増幅器７の差動出力端子１７ｐ，１７ｎは、それぞれ、回路基板３上に形成されたストリップ線路（一対の線路部）２３ｐ，２３ｎ及び直流遮断用のキャパシタ１３ｐ，１３ｎを介して、回路基板３の他方の縁部に設けられた出力端子２５ｐ，２５ｎに電気的に接続される。加えて、回路基板３上のストリップ線路２３ｐ，２３ｎの途中には、２つのプルアップインダクタ１１ｐ，１１ｎを含むプルアップインダクタ部２７が設けられている。この出力端子２５ｐ，２５ｎは、例えば、ともに５０Ωのインピーダンスに整合する端子である。本実施形態では、プルアップインダクタ１１ｐ，１１ｎとして、フェライトビーズインダクタが用いられる。なお、直流遮断用のキャパシタ１３ｐ，１３ｎと出力端子２５ｐ，２５ｎとは、ストリップ線路２３ｐ，２３ｎとは別のストリップ線路を介してそれぞれ接続されていても良い。
【００１８】
このような構成の駆動回路系５ａは、回路基板３上において、入力端子２１ｐ，２１ｎ側の縁部３ｍと、縁部３ｍに対して反対側の出力端子２５ｐ，２５ｎ側の縁部３ｎとの間に搭載される。２つのストリップ線路１９ｐ，１９ｎは回路基板３上において略平行に延びるように形成され、２つのストリップ線路２３ｐ，２３ｎは回路基板３上において略平行に延びるように形成されている。駆動回路系５ｂ，５ｃ，５ｄは、駆動回路系５ａと同様な構成を有し、駆動回路系５ａと略平行に所定の間隔で並ぶように回路基板３上に配置されている。
【００１９】
駆動回路１のサイズは、特定のサイズには限定されないが、例えば、回路基板３の縁部３ｍ，３ｎに沿った方向（以下、「Ｘ方向」と言う。）の幅Ｘが14mm、縁部３ｍ，３ｎに垂直な方向（以下、「Ｙ方向」と言う。）の回路基板３の幅Ｙが8mmに設定される。そして、上記の回路基板３のサイズに対応して、プルアップインダクタ部２７のサイズは、Ｘ方向の幅2mm、Ｙ方向の幅0.4mmに設定される。
【００２０】
次に、駆動回路系５ａのプルアップインダクタ部２７の付近の構造について詳細に説明する。図２は、駆動回路系５ａのプルアップインダクタ部２７の付近の平面図、図３は、図２の駆動回路系５ａのIII−III線に沿った断面図、図４は、図２の駆動回路系５ａのIV−IV線に沿った断面図である。
【００２１】
図２に示すように、回路基板３上には、２つのストリップ線路２３ｐ，２３ｎが互いに平行に延びるように形成されており、回路基板３上の２つのストリップ線路２３ｐ，２３ｎの外側には、それぞれ、差動出力端子１７ｐ，１７ｎにプルアップインダクタ１１ｐ，１１ｎを介してバイアス電圧を供給するための２つの電極部２９ｐ，２９ｎが形成されている。プルアップインダクタ１１ｐ，１１ｎは、チップ部３１の両端が２つの電極部３３，３５によって挟まれた構成を有し、全体として略直方体の形状を成し、例えば、Ｘ方向に沿った幅が0.6mm、Ｙ方向に沿った幅が0.3mmである。これらのプルアップインダクタ１１ｐ，１１ｎは、それぞれ、一方の電極部３３がストリップ線路２３ｐ又はストリップ線路２３ｎに対して面接触することで電気的に接続され、かつ、他方の電極部３５が電極部２９ｐ又は電極部２９ｎに対して面接触することで電気的に接続された状態で回路基板３上に搭載されている。ここで、ストリップ線路２３ｐには、プルアップインダクタ１１ｐの電極部３３と接続するための接続部（第１の接続部）３７ｐが形成され、ストリップ線路２３ｎには、プルアップインダクタ１１ｎの電極部３３と接続するための接続部（第２の接続部）３７ｎが形成されている。これにより、プルアップインダクタ１１ｐは、ストリップ線路２３ｐと電極部２９ｐとの間に電気的に接続され、プルアップインダクタ１１ｎは、ストリップ線路２３ｎと電極部２９ｎとの間に電気的に接続される。なお、電極部３３とストリップ線路２３ｐ又はストリップ線路２３ｎとは、リフロー等によって適当なハンダ材を介してより強固に電気的に接続することができる。このような構造により、プルアップインダクタ１１ｐ，１１ｎは、それぞれ、ストリップ線路２３ｐ，２３ｎを介して２つの差動出力端子１７ｐ，１７ｎに電気的に接続される。
【００２２】
図３に示すように、回路基板３は、３層のセラミック製の絶縁層３ａ，３ｂ，３ｃが積層されて構成されており、ストリップ線路２３ｐ，２３ｎ側の１層目の絶縁層３ａと２層目の絶縁層３ｂとの間には接地用の金属層であるグラウンド層３ｄが形成されている。回路基板３の３層目の絶縁層３ｃは、他の直流バイアス印加用の配線等を設けるための層である。回路基板３上のプルアップインダクタ部２７の外側の部位においては、ストリップ線路２３ｐ，２３ｎとグラウンド層３ｄとの間の距離Ｄ１は、例えば150μmに設定され、ストリップ線路２３ｐ，２３ｎのＸ方向の幅は、例えば130〜150μmに、２つのストリップ線路２３ｐ，２３ｎ間の距離Ｗ１は、例えば250〜350μmにそれぞれ設定される。この場合、一対のストリップ線路２３ｐ，２３ｎは、100Ω程度の線路インピーダンスを有し、グラウンド層３ｄとの間の対地容量成分、及び２つのストリップ線路間で生じる容量成分も有する。
【００２３】
図４に示すように、回路基板３上のプルアップインダクタ部２７に対応する部位においては、グラウンド層３ｄが２層目の絶縁層３ｂと３層目の絶縁層３ｃとの間に境界上に形成されている。また、回路基板３上のストリップ線路２３ｐ，２３ｎは、プルアップインダクタ１１ｐ，１１ｎの電極部３３を搭載するために、プルアップインダクタ部２７におけるＸ方向の幅がプルアップインダクタ部２７の外側の部位に比較して広くなるように、例えば200μmとなるように形成されている。また、回路基板３上のストリップ線路２３ｐ，２３ｎと電極部２９ｐ，２９ｎとの間のそれぞれの距離Ｗ２は、例えば300μmに設定され、プルアップインダクタ部２７における２つのストリップ線路２３ｐ，２３ｎ間の距離Ｗ１は、例えば300μmに設定される。
【００２４】
図２及び図４に示すように、回路基板３上の２つのストリップ線路２３ｐ，２３ｎのプルアップインダクタ１１ｐ，１１ｎとの接続部３７ｐ，３７ｎの間には、１層目の絶縁層３ａを貫通して２層目の絶縁層３ｂの絶縁層３ａ側の面まで窪んだ略長方形の穴部３９が、Ｙ方向（ストリップ線路２３ｐ，２３ｎの長手方向）に沿って形成されている。それに加えて、回路基板３上のそれぞれの接続部３７ｐ，３７ｎとそれぞれの電極部２９ｐ，２９ｎとの間には、１層目の絶縁層３ａを貫通して２層目の絶縁層３ｂの絶縁層３ａ側の面まで窪んだ略長方形の穴部４１ｐ，４１ｎがＹ方向に沿って形成されている。これらの穴部３９，４１ｐ，４１ｎは、Ｙ方向の幅Ｇ３が、プルアップインダクタ１１ｐ，１１ｎのＹ方向の幅に対応して設定され、プルアップインダクタ１１ｐ，１１ｎのＹ方向の幅の０．８倍以上に設定されることが好適である。また、穴部３９のＸ方向の幅Ｇ１は、例えば、幅Ｗ１に対応して200μmに設定され、穴部４１ｐ，４１ｎのＸ方向の幅Ｇ２は、例えば、幅Ｗ２に対応して200μmに設定される。
【００２５】
これらの穴部３９，４１ｐ，４１ｎは、次のようにして回路基板３に形成される。すなわち、多層セラミック回路基板の製造プロセスにおいて、１層目の絶縁層３ａ用のグリーンシート（焼成前のセラミック生シート）に層間貫通用ビア及び配線パターンを形成する工程にて、グリーンシートに穴部３９，４１ｐ，４１ｎのパターンを打ち抜いておく。その後、絶縁層３ａのグリーンシートを、２層目の絶縁層３ｂのグリーンシート、及び３層目の絶縁層３ｃのグリーンシートと重ね合わせて焼成することにより、絶縁層３ａを貫通する穴部３９，４１ｐ，４１ｎが形成された回路基板３が得られる。なお、ここでは説明を簡略にするため、グラウンド層３ｄの形成についての説明を省略している。
（光送信器用駆動回路の作用効果）
【００２６】
以上説明した駆動回路１によれば、２つの差動入力端子１５ｐ，１５ｎから入力された入力信号（差動入力）を基に、差動増幅器７によって発光素子又は光変調器を駆動するための出力信号（差動出力）が生成され、その出力信号が２つの差動出力端子１７ｐ，１７ｎから出力される。ここで、２つの差動出力端子１７ｐ，１７ｎには、直流電圧の低下を抑制するためにプルアップインダクタ１１ｐ，１１ｎが接続されている。このプルアップインダクタ１１ｐ，１１ｎにより、差動増幅器７の差動出力端子１７ｐ，１７ｎから差動増幅器７の内部へ直流電流が引き込まれる。直流電流はプルアップインダクタ１１ｐ、１１ｎを介して流れるため、差動増幅器７の直流電圧低下が抑制される結果、駆動回路１の低消費電力化が図れる。さらに、差動増幅器７とプルアップインダクタ１１ｐ，１１ｎとが搭載される回路基板３上には、２つの差動出力端子１７ｐ，１７ｎが接続されるストリップ線路２３ｐ，２３ｎの間、及びプルアップインダクタ１１ｐ，１１ｎの一方の電極部３３が接続されるストリップ線路２３ｐ，２３ｎにおける接続部３７ｐ，３７ｎと、プルアップインダクタ１１ｐ，１１ｎの他方の電極部３５が接続されるバイアス電圧印加用の電極部２９ｐ、２９ｎとの間に、穴部３９，４１ｐ，４１ｎが形成されている。このような構成によって穴部３９，４１ｐ，４１ｎの比誘電率は、穴部３９，４１ｐ，４１ｎが形成されない場合の絶縁層３ａの比誘電率よりも小さくなるため、２つの差動出力端子１７ｐ，１７ｎ間の容量結合が低減される結果、２つの差動出力端子１７ｐ，１７ｎ間の差動インピーダンスの低下を抑制することができる。その結果、出力の高周波特性の劣化を抑制でき、多チャンネル化及び小型化を容易に実現することができる。例えば、駆動回路１の動作帯域として２５ＧＨｚ程度が実現される。
【００２７】
本実施形態の駆動回路１においては、回路基板３上に搭載された複数の差動増幅器７を備え、回路基板３上には、複数の差動増幅器７に対応して、プルアップインダクタ１１ｐ，１１ｎ、ストリップ線路２３ｐ，２３ｎ、電極部２９ｐ，２９ｎ、及び穴部３９，４１ｐ，４１ｎが設けられている。このような構成により、出力の高周波特性の劣化の抑制と、駆動回路の多チャンネル化とを容易に実現できる。
【００２８】
また、穴部３９，４１ｐ，４１ｎのストリップ線路２３ｐ，２３ｎの長手方向（Ｙ方向）に沿った幅は、Ｙ方向のプルアップインダクタ１１ｐ，１１ｎの幅の０．８倍以上に設定されている。このような構成により、絶縁層３ａよりも比誘電率の小さい穴部３９，４１ｐ，４１ｎのＹ方向の長さを十分に設けることで２つの差動出力端子１７ｐ，１７ｎ間の差動インピーダンスの低下を十分に抑制することができる。その結果、出力の高周波特性の劣化を十分に抑制できる。
【００２９】
次に、本実施形態による差動出力端子１７ｐ，１７ｎ間の差動インピーダンス低下の抑制効果を、比較例と比較して評価する。
【００３０】
図６には、比較例に係るプルアップインダクタ部９２７のＸ方向の断面図を示している。比較例に係るプルアップインダクタ部９２７の構成は、プルアップインダクタ部２７に比較して、グラウンド層３ｄが１層目の絶縁層３ａと２層目の絶縁層３ｂとの間に設けられている点と、回路基板３に穴部３９，４１ｐ，４１ｎが形成されていない点とが異なっている。このような構成のプルアップインダクタ部９２７では、プルアップインダクタ１１ｐ，１１ｎはその電極部３３，３５間に４０ｆＦ程度の容量成分を持つため、本実施形態のプルアップインダクタ部２７の構成に比較して、差動出力端子１７ｐ，１７ｎ間の差動インピーダンスが低下する。すなわち、プルアップインダクタ部９２７では、２つのストリップ線路２３ｐ，２３ｎの間、それぞれのストリップ線路２３ｐ，２３ｎとそれぞれの電極部２９ｐ，２９ｎとの間、及びそれぞれのストリップ線路２３ｐ，２３ｎとグラウンド層３ｄとの間に容量成分が生じ、これらの容量成分が差動出力端子１７ｐ，１７ｎ間の差動インピーダンスの低下を引き起こす。このようなプルアップインダクタ部９２７において、Ｘ方向に長いプルアップインダクタ１１ｐ，１１ｎを採用してストリップ線路２３ｐ，２３ｎと電極部２９ｐ，２９ｎとの間のそれぞれの距離Ｗ２を大きくして差動インピーダンス増加を図ることも考えられる。しかし、その場合チャンネルあたりの線路幅が大きくなるため多チャンネルの駆動回路の小型化が困難となる。
【００３１】
本実施形態のプルアップインダクタ部２７及び比較例のプルアップインダクタ部９２７における差動出力端子１７ｐ，１７ｎ間の差動インピーダンスを評価する。計算を簡単にするために２つのストリップ線路２３ｐ，２３ｎを電界の通る面積がＳである平行平板電極に近似すると、２つのストリップ線路２３ｐ，２３ｎによって形成される静電容量Ｑは、下記式（１）；
Ｑ＝ε０・εｒ・Ｓ／ｄ      …（１）
によって算出される。上記式（１）中、ε０は真空における誘電率（≒１．０）、εｒは電極間の媒体の比誘電率、Ｓは電極の面積、ｄは電極間距離である。
【００３２】
ここで、２つのストリップ線路２３ｐ，２３ｎ間の容量Ｑは、下記式（２−１）；
１／Ｑ＝Ａ・ｄ／εｒ      …（２−１）
で見積もられる。係数Ａは、ストリップ線路２３ｐ，２３ｎ間で電界が通る面積Ｓを一定として、Ａ＝１／（ε０・Ｓ）で計算される値である。プルアップインダクタ部９２７における経路ＲＡ（図６）における容量は、上記式（２−１）において距離ｄ＝Ｗ１＝300μm及び絶縁層３ａの比誘電率εｒ＝９．０を代入することにより計算される。これに対して、プルアップインダクタ部２７における経路ＲＡ（図４）における容量は、下記式（２−２）のように、穴部３９を横切る部分の容量Ｑ２と穴部３９の外側の容量Ｑ１，Ｑ３とが直列接続された容量となる。
１／Ｑ＝１／Ｑ１＋１／Ｑ２＋１／Ｑ３
＝Ａ・２ｄ１／εｒ１＋Ａ・ｄ２／εｒ２
＝Ａ・（２ｄ１・εｒ２＋ｄ２・εｒ１）／（εｒ１・εｒ２）…（２−２）
上記式（２−２）中、εｒ２は、穴部３９の空洞部分の比誘電率であり、εｒ１は、穴部３９の両側の絶縁層３ａの比誘電率であり、ｄ２は、穴部３９のＸ方向の幅であり、ｄ１は、穴部３９の両側の絶縁層３ａを通る経路の距離である。例えば、ｄ１＝（１／６）・ｄ、ｄ２＝（２／３）・ｄ、εｒ１＝εｒの場合、上記式（２−２）は、下記式（２−３）；
１／Ｑ＝（Ａ・ｄ／εｒ）・｛１／３＋（２／３）・（εｒ／εｒ２）｝    …（２−３）
によって表される。さらに、比誘電率εｒ＝9.0、比誘電率εｒ２＝1.0を代入すると、上記式（２−３）は、下記式（２−４）；
１／Ｑ＝（Ａ・ｄ／εｒ）・６．３３３３...    …（２−４）
と表される。このように、式（２−４）によって計算される容量値は、式（２−１）によって計算される容量値に対して約１／６倍に小さくされている。従って、プルアップインダクタ部２７におけるストリップ線路２３ｐ，２３ｎ間の容量値は、プルアップインダクタ部９２７における容量値に比較して大幅に低減されている。
【００３３】
さらに、プルアップインダクタ部２７における穴部３９の側面及び底面に沿った経路ＲＢ（図４）における容量を見積もると、下記式（２−５）のように算出される。
１／Ｑ＝Ａ・（ｄ＋２・ｔ１）／εｒ      …（２−５）
上記式（２−５）中、ｔ１は、絶縁層３ａの膜厚である。このように、経路ＲＢにおいては距離ｄに加えて穴部３９の深さ方向の距離２・ｔ１が加算されるため、式（２−１）によって計算される容量値に比較して小さくされる。
【００３４】
なお、経路ＲＡの容量に対して経路ＲＢの容量は３倍程度であるため、ストリップ線路２３ｐ，２３ｎ間の容量を見積もる際に経路ＲＡの容量は無視できる。従って、プルアップインダクタ部２７の構成においては、プルアップインダクタ部９２７におけるストリップ線路２３ｐ，２３ｎ間の距離を（Ｗ１＋２・ｔ１）倍に伸ばした構成と同様な容量低減の効果を有する。よって、本実施形態のプルアップインダクタ部２７の構成によれば、チャンネル幅を変えずに線路インピーダンスを上昇させることができる。例えば、膜厚ｔ１＝150μmの場合には、３つの穴部３９，４１ｐ，４１ｎを設けることにより、２・ｔ１・３＝900μm分だけチャンネル幅を増やした場合と同様な効果が得られる。すなわち、本実施形態のプルアップインダクタ部２７は900μmのチャンネル幅の低減効果を有し、４チャンネルの駆動回路系５ａ〜５ｄが搭載された駆動回路１全体で3.6mmのサイズ低減効果を有する。
【００３５】
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【００３６】
例えば、図５には、本発明の変形例に係るプルアップインダクタ部２７ＡのＸ方向に沿った断面構造を示している。この変形例では、回路基板３上に形成される３つの穴部１３９，１４１ｐ，１４１ｎは、１層目の絶縁層３ａ及び２層目の絶縁層３ｂを貫通して３層目の絶縁層３ｃの絶縁層３ａ側の面まで窪んだ構造を有している。このような構造によれば、チャンネル幅を保ったままでストリップ線路２３ｐ，２３ｎ間の容量低減効果をさらに増大させることができる。なお、このような構造の穴部１３９，１４１ｐ，１４１ｎは次のようにして形成される。すなわち、多層セラミック回路基板の製造プロセスにおいて、１層目の絶縁層３ａ用のグリーンシートに層間貫通用ビア及び配線パターンを形成する工程にて、グリーンシートに穴部１３９，１４１ｐ，１４１ｎのパターンを打ち抜いておく。同様に、２層目の絶縁層３ｂ用のグリーンシートに層間貫通用ビア及び配線パターンを形成する工程においても、グリーンシートに穴部１３９，１４１ｐ，１４１ｎのパターンを打ち抜いておく。その後、絶縁層３ａのグリーンシートと２層目の絶縁層３ｂのグリーンシートと３層目の絶縁層３ｃのグリーンシートとを重ね合わせて焼成することにより、絶縁層３ａ及び絶縁層３ｂを貫通する穴部１３９，１４１ｐ，１４１ｎが形成された回路基板３が得られる。なお、ここでは説明を簡略にするため、グラウンド層３ｄの形成についての説明を省略している。
【符号の説明】
【００３７】
１…駆動回路、５ａ〜５ｄ…駆動回路系、３…回路基板、３ａ〜３ｃ…絶縁層、３ｄ…グラウンド層、７…差動増幅器（差動回路）、１１ｐ，１１ｎ…プルアップインダクタ（インダクタ素子）１５ｐ，１５ｎ…差動入力端子、１７ｐ，１７ｎ…差動出力端子、２３ｐ，２３ｎ…ストリップ線路（線路部）、２７，２７Ａ…プルアップインダクタ部、２９ｐ，２９ｎ…電極部、３７ｐ，３７ｎ…接続部、３９，４１ｐ，４１ｎ，１３９，１４１ｐ，１４１ｎ…穴部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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