(57)【要約】【課題】半導体記憶装置の信頼性を向上させる。【解決手段】実施形態の半導体記憶装置は、データを記憶する複数の不揮発性半導体メモリと、不揮発性半導体メモリへのデータの書き込みを制御するコントローラとを具備する。不揮発性半導体メモリは複数のワード線に接続されているメモリセルを含む。コントローラは、第１のワード線に接続された第１のメモリセルに書き込まれている第１のデータを再現することができる第１の再現情報を保持する。コントローラは、第２のワード線に接続された第２のメモリセルへの第２のデータの書き込みが失敗したことに応じて、第３のワード線に接続された第３のメモリセルに、第１の再現情報を用いて再現された第１のデータを書き込む。【選択図】図１７
2018055673.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する複数の不揮発性半導体メモリと、
前記不揮発性半導体メモリへのデータの書き込みを制御するコントローラと、
を具備し、
前記不揮発性半導体メモリは複数のワード線に接続されているメモリセルを含み、
前記コントローラは、
第１のワード線に接続された第１のメモリセルに書き込まれている第１のデータを再現す
ることができる第１の再現情報を保持し、
第２のワード線に接続された第２のメモリセルへの第２のデータの書き込みが失敗したこ
とに応じて、
第３のワード線に接続された第３のメモリセルに、前記第１の再現情報を用いて再現され
た前記第１のデータを書き込む
半導体記憶装置。
【請求項２】
前記第２のメモリセルへの前記第２のデータの書き込みの失敗は、
前記第１のワード線と前記第２のワード線がショートしたことにより発生する
請求項１に記載の記憶装置。
【請求項３】
前記第１のワード線と前記第２のワード線は隣接している
請求項２に記載の半導体記憶装置。
【請求項４】
前記コントローラは、
前記第２のメモリセルへの前記第２のデータの書き込みと、
第４のワード線に接続された第４のメモリセルへの第３のデータの書き込みとを同時に行
うとともに、
前記第３のデータを再現することができる第２の再現情報を保持し、
前記第２のメモリセルへの前記第２のデータの書き込みが失敗したことに応じて、
前記第２の再現情報を用いて再現された前記第３のデータを
第５のワード線に接続された第５のメモリセルへ書き込む
請求項３に記載の記憶装置。
【請求項５】
前記第１の再現情報は、
少なくとも２つの前記不揮発性半導体メモリの前記第１のメモリセルのそれぞれに書き込
まれるデータの演算により生成される
請求項１に記載の半導体記憶装置。
【請求項６】
前記コントローラは、
前記第１のメモリセルへの前記第１のデータの書き込みと、
第６のワード線に接続された第６のメモリセルへの第５のデータの書き込みとを同時に行
い、
前記第１の再現情報は、
少なくとも２つの前記不揮発性半導体メモリの前記第１のメモリセルのそれぞれに書き込
まれるデータと、
少なくとも２つの前記不揮発性半導体メモリの前記第６のメモリセルのそれぞれに書き込
まれるデータとの演算により生成される
請求項４に記載の半導体記憶装置。
【請求項７】
前記第２の再現情報は、
少なくとも２つの前記不揮発性半導体メモリの前記第４のメモリセルのそれぞれに書き込
まれるデータの演算により生成される
請求項４に記載の半導体記憶装置。
【請求項８】
前記演算は排他的論理和である
請求項５乃至請求項７のいずれか１項に記載の半導体記憶装置。
【請求項９】
揮発性メモリをさらに具備し、
前記コントローラは前記第１の再現情報を前記揮発性メモリに記憶させて保持する
請求項５乃至請求項７のいずれか１項に記載の半導体記憶装置。
【請求項１０】
データを記憶する複数の不揮発性半導体メモリと、
前記不揮発性半導体メモリへのデータの書き込み及び前記不揮発性半導体メモリからのデ
ータの読み出しを制御するコントローラと、
を具備し、
前記不揮発性半導体メモリは複数のワード線に接続されているメモリセルを含み、
前記コントローラは、
第１のワード線に接続された第１のメモリセルへの第１のデータの書き込みが失敗したこ
とに応じて、
第２のワード線に接続された第２のメモリセルからデータを読み出す
半導体記憶装置。
【請求項１１】
前記第１のメモリセルへの前記第１のデータの書き込みの失敗は、
前記第１のワード線と前記第２のワード線がショートしたことにより発生する
請求項１０に記載の記憶装置。
【請求項１２】
前記第１のワード線と前記第２のワード線は隣接している
請求項１１に記載の半導体記憶装置。
【請求項１３】
前記不揮発性半導体メモリは、
半導体基板上に積層された複数のメモリセルを含む
請求項４または請求項１２のいずれか１項に記載の半導体記憶装置。
【請求項１４】
メモリを備えるホストに接続可能であって、
前記コントローラは前記第１の再現情報を前記メモリに記憶させて保持する
請求項１乃至請求項８のいずれか１項に記載の半導体記憶装置。
【請求項１５】
前記コントローラは、
前記第２のメモリセルへの前記第２のデータの書き込みが失敗したことに応じて、前記メ
モリから前記第１の再現情報を読み出し、前記読み出した第１の再現情報を使用して前記
第１のデータを再現する
請求項１４に記載の半導体記憶装置。
【請求項１６】
メモリを備えるホストに接続可能であって、
前記コントローラは前記第２の再現情報を前記メモリに記憶させて保持する
請求項４または請求項７に記載の半導体記憶装置。
【請求項１７】
揮発性メモリをさらに具備し、
前記コントローラは、前記第１の再現情報を前記揮発性メモリに記憶させて保持する
請求項１６に記載の半導体記憶装置。
【請求項１８】
前記コントローラは、
前記第２のメモリセルへの前記第２のデータの書き込みが失敗したことに応じて、前記メ
モリから前記第２の再現情報を読み出し、前記読み出した第２の再現情報を使用して前記
第３のデータを再現する
請求項１６または請求項１７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの製造プロセスの微細化により、不揮発性半導体メモリを使用し
た半導体記憶装置の信頼性を維持することは難しくなってきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１６１７９号公報
【特許文献２】特開２０１０−１５２５５１号公報
【特許文献３】特開２００６−１８３７３号公報
【特許文献４】米国特許第９５２４１２１号明細書
【特許文献５】特開２０１４−４９０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、半導体記憶装置の信頼性を向上させることにある。
【課題を解決するための手段】
【０００５】
上記課題を達成するために、実施形態の半導体記憶装置は、データを記憶する複数の不
揮発性半導体メモリと、不揮発性半導体メモリへのデータの書き込みを制御するコントロ
ーラとを具備する。不揮発性半導体メモリは複数のワード線に接続されているメモリセル
を含む。コントローラは、第１のワード線に接続された第１のメモリセルに書き込まれて
いる第１のデータを再現することができる第１の再現情報を保持する。コントローラは、
第２のワード線に接続された第２のメモリセルへの第２のデータの書き込みが失敗したこ
とに応じて、第３のワード線に接続された第３のメモリセルに、第１の再現情報を用いて
再現された第１のデータを書き込む。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体記憶装置の構成を説明するブロック図である。
【図２】第１の実施形態に係る不揮発性半導体メモリのブロック図である。
【図３】第１の実施形態に係るメモリセルアレイの一部の斜視図である。
【図４】第１の実施形態に係るメモリセルアレイの一部の断面図である。
【図５】第１の実施形態に係るメモリセルトランジスタの断面図である。
【図６ａ】第１の実施形態に係る不揮発性半導体メモリの一部のブロック図である。
【図６ｂ】第１の実施形態に係る不揮発性半導体メモリの一部のブロック図である。
【図７】第１の実施形態に係るメモリセルアレイの一部の上面図である。
【図８】第１の実施形態に係るアドレスマップを示す概念図である。
【図９】第１の実施形態のメモリコントローラの構成を説明するブロック図である。
【図１０】第１の実施形態のメモリコントローラによるデータのライトの制御を説明する図である。
【図１１】第１の実施形態の再現情報制御部の動作を説明する図である。
【図１２】第１の実施形態において、データが失われる可能性のあるメモリセルの範囲の第１の例を説明する図である。
【図１３】第１の実施形態における、データの再現方法を説明する図である。
【図１４】第１の実施形態において、データが失われる可能性のあるメモリセルの範囲の第２の例を説明する図である。
【図１５】第１の実施形態において、データが失われる可能性のあるメモリセルの範囲の第３の例を説明する図である。
【図１６】第１の実施形態において、データが失われる可能性のあるメモリセルの範囲の第４の例を説明する図である。
【図１７】第１の実施形態における、データの再現手順を説明する図である。
【図１８】第１の実施形態における、再現情報の生成、保持のタイミングを説明する図である。
【図１９】第２の実施形態の再現情報制御部の動作を説明する図である。
【図２０】第２の実施形態における、データの再現方法を説明する図である。
【図２１】第１の実施形態における、再現情報の生成、保持のタイミングを説明する図である。
【図２２】第３の実施形態に係る半導体記憶装置が適用されるメモリシステムの概略構成を示すブロック図である。
【図２３】第３の実施形態における、再現情報の転送例を示すシーケンス図である。
【図２４】第３の実施形態における、データの再現手順を説明する図である。
【図２５】第４の実施形態における、再現情報の転送を例示すシーケンス図である。
【発明を実施するための形態】
【０００７】
以下、第１の実施形態の半導体記憶装置を、図面を参照して説明する。なお、以下の説
明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す
。
【０００８】
［第１の実施形態］
図１は、第１の実施形態の半導体記憶装置の構成を説明するブロック図である。
【０００９】
半導体記憶装置１００は、複数の不揮発性半導体メモリ１と、メモリコントローラ１８
と、を含む。不揮発性半導体メモリ１は、データを不揮発的に記憶する。メモリコントロ
ーラ１８は、ホスト２００と通信し半導体記憶装置１００全体の動作を制御する。以下の
説明においては、不揮発性半導体メモリ１からのデータのリードに必要な機能ブロックの
説明は省略してある。
【００１０】
本実施形態の説明では、ホスト２００はＮＶＭｅ（ＮＶＭ  Ｅｘｐｒｅｓｓ）（登録商
標）規格のインターフェースをサポートするコンピュータであるが、その他の規格、例え
ばＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）規格やＳＡＳ（Ｓｅｒｉａｌ  Ａｔｔａｃｈｅｄ  
ＳＣＳＩ）規格のインターフェースをサポートするコンピュータであってもよい。
【００１１】
メモリコントローラ１８は、例えばＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）とし
て構成される半導体集積回路である。
【００１２】
本実施形態の不揮発性半導体メモリ１は、後述するように、半導体基板上に積層された
複数のメモリセルを含む構造を有するフラッシュメモリであるが、その他の種類のメモリ
、例えば、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＭＲＡＭ（Ｍａｇ
ｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などでもよ
い。
【００１３】
本実施形態の半導体記憶装置１００は４チャネル（Ｃｈ）の不揮発性半導体メモリ１を
有する。以下では各不揮発性半導体メモリ１を、不揮発性半導体メモリＣｈ０〜Ｃｈ３と
表記する。チャネルの数は４より多くても少なくてもよい。メモリコントローラ１８は、
不揮発性半導体メモリ１の各チャネルに、並列してデータをライトし、また、各チャネル
から並列してデータをリードすることができる。
【００１４】
次に、図２から図７を参照して、第１の実施形態の不揮発性半導体メモリ１の構成につ
いて説明する。
【００１５】
図２は、第１の実施形態に係る不揮発性半導体メモリ１のブロック図である。図２に示
されるように、不揮発性半導体メモリ１は、メモリセルアレイ２、センスアンプユニット
３、ページバッファ４、ロウデコーダ５、カラム制御回路６、データバス７、カラムデコ
ーダ８、シリアルアクセスコントローラ１１、Ｉ／Ｏインターフェース１２、ドライバ１
３、電圧発生回路１４、シーケンサ１５、コマンドユーザインターフェース１６、オシレ
ータ１７、制御部１９、レジスタ２０ａ、２０ｂ、レジスタ２４ａ０〜２４ｅ０、２４ａ
１〜２４ｅ１等の要素を含んでいる。不揮発性半導体メモリ１は、例えば１つの半導体チ
ップに相当する。
【００１６】
不揮発性半導体メモリ１は、例えば、メモリコントローラ１８により制御される。メモ
リコントローラ１８は、Ｉ／Ｏインターフェース１２と電気的に接続される。Ｉ／Ｏイン
ターフェース１２を介して、不揮発性半導体メモリ１とメモリコントローラ１８はデータ
の授受を行う。
【００１７】
また、シーケンサ１５、コマンドユーザインターフェース１６、レジスタ２０ａ、２０
ｂは制御部１９を構成する。
【００１８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれか又は両者を組
み合わせたものとして実現することができる。このため、各ブロックがこれらのいずれで
もあることが明確となるように、概してそれらの機能の観点から以下に説明する。また、
各機能ブロックが、図２の具体例のように区別されていることは必須ではない。例えば、
一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによ
って実行されてもよい。特に、例示の機能が不揮発性半導体メモリ１とメモリコントロー
ラ１８のどちらによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい
機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによ
って実施形態が限定されるものではない。
【００１９】
次に、本実施形態に係るメモリセルアレイ２の全体構造について説明する。
【００２０】
不揮発性半導体メモリ１は、複数のメモリセルアレイ２を含んでいる。図２は、２つの
メモリセルアレイ２を例示するが、不揮発性半導体メモリ１は３以上のメモリセルアレイ
２を含んでいてもよい。メモリセルアレイ２は、プレーンと称される場合がある。２つの
プレーンを、Ｐｌａｎｅ０、Ｐｌａｎｅ１と称する。メモリセルアレイ２は、複数のメモ
リブロック（以下、単にブロックと称する場合がある）を含んでいる。各ブロックは、複
数のストリングユニットを有する。ストリングユニットは、複数のストリングを有する。
詳細は図３等を用いて後述する。
【００２１】
ストリングは、直列接続された複数のセルトランジスタ、及びその両端の２つの選択ゲ
ートトランジスタ、バックゲートトランジスタを含む。１つのビット線には、複数のスト
リングが接続されている。特定の複数のセルトランジスタは、ワード線を共有する。ワー
ド線を共有する複数のセルトランジスタのうち、共通のストリングユニットに含まれるセ
ルトランジスタ又はその記憶空間はページを構成する。データはページ単位で読み出され
、また書き込まれる。他方、データはブロック単位で消去される。メモリセルアレイ２は
、３次元構造を有する。本実施形態では、データの消去単位がブロック単位である例を用
いて説明するが、これに限定されることなく、例えばストリングユニットごとに、又はス
トリングユニットの半分ごとにデータを消去する形態であってもよい。
【００２２】
メモリセルアレイ２の詳細な構成について、例えば図３、図４を用いて説明する。図３
は、第１の実施形態に係るメモリセルアレイ２の一部の斜視図である。図４は、第１の実
施形態に係るメモリセルアレイ２の一部の断面図である。図３では、２つのストリングユ
ニットを有するメモリブロックの斜視図を例に説明する。図４は、ｙｚ平面に沿っている
。
【００２３】
図３、図４に示されるように、基板ｓｕｂの上方には、導電材料からなるバックゲート
ＢＧが形成されている。バックゲートＢＧは、ｘｙ平面に沿って広がる。また、基板ｓｕ
ｂの上方には、複数のストリングユニットＳＵが形成されている。ストリングユニットＳ
Ｕには、複数のストリングＳｔｒｉｎｇが形成されている。具体的には、ビット線ＢＬに
対して直交する方向（図３のｘ方向）に並んだ複数のストリングＳｔｒｉｎｇで、ストリ
ングユニットＳＵは構成される。１つのブロックは、ｉ個のストリングユニットを含んで
いる。ｉは自然数である。ストリングＳｔｒｉｎｇ０を含むストリングユニットをストリ
ングユニットＳＵ０と呼ぶ。同様にストリングＳｔｒｉｎｇＹを含むストリングユニット
をストリングユニットＳＵＹと呼ぶ（Ｙ＝１〜ｉ−１）。図示の便宜上、図３では、スト
リングユニットＳＵ０とストリングユニットＳＵ１のみを示した。末尾に数字が付いてい
る参照符号（例えばストリングＳｔｒｉｎｇ０〜Ｓｔｒｉｎｇｉ−１）が相互に区別され
る必要がない場合、参照符号の末尾の数字が省略された記載が用いられ、この記載は全て
の添え字付きの参照符号を指すものとする。
【００２４】
図３では、１つのストリングＳｔｒｉｎｇは、ｎ個のメモリセルトランジスタＭＴｒを
含んでいる。ｎは自然数である。図３及び図４は、１ストリングが１６個のセルトランジ
スタＭＴｒ０〜ＭＴｒ１５を含んでいる例を示している。セルトランジスタＭＴｒ７とＭ
Ｔｒ８とは、バックゲートトランジスタＢＴｒを介して接続されている。ソース側選択ゲ
ートトランジスタＳＳＴｒ及びドレイン側選択ゲートトランジスタＳＤＴｒの各第１端は
、それぞれ、セルトランジスタＭＴｒ０、ＭＴｒ１５と接続されている。トランジスタＳ
ＳＴｒ、ＳＤＴｒの上方において、それぞれソース線ＳＬ、ビット線ＢＬが延びている。
トランジスタＳＳＴｒ及びトランジスタＳＤＴｒの各第２端は、それぞれソース線ＳＬ、
ビット線ＢＬと接続されている。
【００２５】
セルトランジスタＭＴｒ０〜ＭＴｒ１５は、半導体柱ＳＰ及び半導体柱ＳＰの表面の絶
縁膜ＩＮ２（図５に示す）を含んでいる。半導体柱ＳＰは、例えばバックゲートＢＧの上
方のシリコンからなる。１つのストリングＳｔｒｉｎｇを構成する２本の半導体柱ＳＰは
、バックゲートＢＧ中の導電材料からなるパイプ層により接続されている。パイプ層はバ
ックゲートトランジスタＢＴｒを構成する。絶縁膜ＩＮ２は、図５に示されるように、半
導体柱Ｓｐ上のブロック絶縁膜ＩＮ２ａ、絶縁膜ＩＮ２ａ上の電荷トラップ層ＩＮ２ｂ、
電荷トラップ層ＩＮ２ｂ上のトンネル絶縁膜ＩＮ２ｃを含む。電荷トラップ層ＩＮ２ｂは
、絶縁材料からなる。
【００２６】
図３、図４に示されるように、セルトランジスタＭＴｒ０〜ＭＴｒ１５は、さらにｘ軸
に沿って延びるワード線（制御ゲート）ＷＬ０〜ＷＬ１５に接続される。ワード線ＷＬ０
〜ＷＬ１５は、ロウデコーダ５によって、対応するＣＧ線ＣＧ（ＣＧ線ＣＧ０〜ＣＧ１５
）に選択的に接続される。ＣＧ線ＣＧは、図３、図４には示されていない。セルトランジ
スタＭＴｒは、電荷トラップ層ＩＮ２ｂ中のキャリアの個数に基づいて定まるデータを不
揮発に記憶する。
【００２７】
各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳｔｒｉｎｇ０の各セルトラン
ジスタＭＴｒ０のゲート電極（ゲート）は、ワード線ＷＬ０に共通に接続されている。同
様に、各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳｔｒｉｎｇの各セルトラ
ンジスタＭＴｒＸの各ゲートは、ワード線ＷＬＸに共通に接続されている。Ｘは、０又は
ｎ以下の自然数である。さらに、その他のストリングＳｔｒｉｎｇについても同じである
。また、各ブロックＭＢ中のｙ軸に沿って並ぶ複数のストリングＳｔｒｉｎｇの各セルト
ランジスタＭＴｒＸの各ゲートは、ワード線ＷＬＸに共通に接続されている。すなわち、
ワード線ＷＬ０は、１つのブロックＭＢ中の全てのストリングＳｔｒｉｎｇによって共有
されている。ワード線ＷＬ１〜ＷＬ７も、同様に共有されている。
【００２８】
各ブロックＭＢ中のｙ軸に沿って並ぶ複数のストリングＳｔｒｉｎｇは、ビット線ＢＬ
に共通に接続される。ブロックＭＢ内の全セルトランジスタＭＴｒ０は、ワード線ＷＬ０
に共通に接続される。同様に、ブロックＭＢ内の全セルトランジスタＭＴｒＺは、ワード
線ＷＬＺに共通に接続される。Ｚは、０又はｉ以下の自然数である。したがって、各ワー
ド線ＷＬは、図７に示すように、櫛葉状に形成される。
【００２９】
ワード線ＷＬは、セル領域ＲＭにある第１部分ＷＰ１と、引き出し領域ＲＤＤ、ＲＤＳ
にある第２部分ＷＰ２を有する。引き出し領域ＲＤＤと引き出し領域ＲＤＳは対向して配
置される。また、セル領域ＲＭが引き出し領域ＲＤＤと引き出し領域ＲＤＳとの間に配置
される。
【００３０】
各ワード線ＷＬにおいて、第２部分から複数の第１部分がｘ方向に延びて櫛歯形状が形
成される。
【００３１】
また、ブロックＭＢは、消去の際に、いずれのストリングについても同じバイアスが印
加される特徴を有し、それゆえにブロックＭＢは消去単位である。バックゲートトランジ
スタＢＴｒのゲートは、バックゲート線ＢＧに共通に接続されている。
【００３２】
ワード線を共有する複数のセルトランジスタＭＴｒのうち、共通のストリングユニット
ＳＵに含まれるメモリセルトランジスタＭｔｒ又はその記憶空間でページを構成する。１
ページは、例えば８ｋバイトの大きさを有する。なお、各セルトランジスタＭＴｒに例え
ば２ビットデータが保持される場合には、ワード線ＷＬを共有する複数のセルトランジス
タＭＴｒのうち、共通のストリングユニットＳＵに含まれるメモリセルトランジスタＭｔ
ｒのデータは２ページ分のデータとなる。
【００３３】
選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、半導体柱ＳＰ、半導体柱ＳＰの表面の
ゲート絶縁膜（図示せず）を含み、さらにゲート（選択ゲート線）ＳＧＳＬ、ＳＧＤＬを
それぞれ含んでいる。
【００３４】
各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳｔｒｉｎｇ０の各ソース側選
択ゲートトランジスタＳＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳＬ０に共通に接
続されている。同様に、各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳｔｒｉ
ｎｇＹの各トランジスタＳＳＴｒの各ゲートは、選択ゲート線ＳＧＳＬＹに共通に接続さ
れている。選択ゲート線ＳＧＳＬはｘ軸に沿って延びている。選択ゲート線ＳＧＳＬは、
ロウデコーダ５によって、ＳＧＳ線ＳＧＳ（図示せず）に選択的に接続される。隣接する
２つのストリングＳｔｒｉｎｇの各トランジスタＳＳＴｒの第１端は、同じソース線ＳＬ
に接続されている。１ブロック中のソース線ＳＬは、相互に接続されている。
【００３５】
各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳｔｒｉｎｇ０の各ドレイン側
選択ゲートトランジスタＳＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤＬ０に共通
に接続されている。同様に、各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳｔ
ｒｉｎｇＹの各トランジスタＳＤＴｒの各ゲートは、選択ゲート線ＳＧＤＬＹに共通に接
続されている。選択ゲート線ＳＧＤＬはｘ軸に沿って延びている。ｙ軸に沿って並び且つ
１ブロック中の全てのストリングＳｔｒｉｎｇの各トランジスタＳＤＴｒの第１端は、同
じビット線ＢＬに接続されている。
【００３６】
上記のように、各ブロックＭＢ中のｘ軸に沿って並ぶ（相違するビット線ＢＬと接続さ
れた）複数のストリングＳｔｒｉｎｇＹは、選択ゲート線ＳＧＳＬ、ＳＧＤＬ、ワード線
ＷＬ０〜ＷＬ１５を共有する。
【００３７】
次に、本実施形態に係るセンスアンプユニット３、ページバッファ４、ロウデコーダ５
、カラム制御回路６の全体構造について説明する。
【００３８】
センスアンプユニット３、ページバッファ４、ロウデコーダ５、カラム制御回路６の組
は、プレーン（メモリセルアレイ２）ごとに設けられている。図示の便宜上、本実施形態
では２プレーンの構成の場合を例に説明するため、図６ａ及び図６ｂではロウデコーダ５
をロウデコーダ５−１、５−２と表記する。各センスアンプユニット３は、複数のビット
線とそれぞれ接続された複数のセンスアンプユニットを含み、対応するビット線の電位を
センス及び増幅する。
【００３９】
各ページバッファ４は、カラムアドレスに基づいて、書き込み時に不揮発性半導体メモ
リ１の外部からのデータをデータバス７を介して受け取り、受け取ったデータを一時的に
保持する。カラムアドレスは、カラムデコーダ８により供給される。
【００４０】
データバス７は、シリアルアクセスコントローラ１１に接続されている。シリアルアク
セスコントローラ１１は、Ｉ／Ｏインターフェース１２と接続されている。Ｉ／Ｏインタ
ーフェース１２は、複数の信号端子を含み、また、不揮発性半導体メモリ１とメモリコン
トローラ１８との間のインターフェースを取る。シリアルアクセスコントローラ１１は、
データバス７上のパラレル信号とＩ／Ｏインターフェース１２を介するシリアル信号の変
換を含む制御を行う。
【００４１】
各ロウデコーダ５は、ブロックアドレス信号を受け取り、受け取った信号に基づいて、
特定のブロックを選択する。具体的には、各ロウデコーダ５は、ドライバ１３のストリン
グドライバ１３ＳＴＲ０、１３ＳＴＲ１、ＣＧドライバ１３Ｃ０〜１３Ｃ１５を選択され
たブロック中のストリングユニットＳＵに接続する。ドライバ１３は、電圧発生回路１４
から電圧を受け取り、不揮発性半導体メモリ１の種々の動作（読み出し、書き込み、消去
等）に必要な電圧を生成する。ドライバ１３から出力される電圧は、ワード線及び選択ゲ
ートトランジスタのゲート電極に印加される。電圧発生回路１４は、また、センスアンプ
ユニット３にも、その動作に必要な電圧を供給する。
【００４２】
制御部１９のシーケンサ１５は、コマンドユーザインターフェース１６から、コマンド
、アドレス等の信号を受け取り、オシレータ１７からのクロックに基づいて動作する。シ
ーケンサ１５は、受け取った信号に基づいて、不揮発性半導体メモリ１中の種々の要素（
機能ブロック）を制御する。例えば、シーケンサ１５は、受け取ったコマンド及びアドレ
ス等の信号に基づいてカラムデコーダ８及び電圧発生回路１４を制御する。また、シーケ
ンサ１５は、受け取ったコマンド及びアドレス等の信号に基づいて、上記のブロックアド
レス、ストリングユニットアドレスを出力する。ブロックアドレスは、プレーンごとに相
違し、プレーンごとに相違するブロック又は同じブロックを選択するための情報を含んで
いる。ストリングユニットアドレスは、プレーンごとに相違し、プレーンごとに相違する
ストリング又は同じストリングを選択するための情報を含んでいる。コマンドユーザイン
ターフェース１６は、Ｉ／Ｏインターフェース１２を介して、制御信号を受け取る。コマ
ンドユーザインターフェース１６は、受け取った制御信号をデコードし、コマンド、アド
レス等を取得する。
【００４３】
不揮発性半導体メモリ１は、１つのメモリセルにおいて２ビット以上のデータを保持可
能に構成されていてもよい。
【００４４】
次に、ロウデコーダ５、ドライバ１３、シーケンサ１５の詳細な構成について、図６ａ
及び図６ｂを用いて説明する。図６は、第１の実施形態に係る不揮発性半導体メモリの一
部のブロック図である。図６は、特に、図２のデコードに関する要素と、それに関連する
要素を示している。
【００４５】
図示の便宜上、図６の不揮発性半導体メモリでは、Ｐｌａｎｅ０及びＰｌａｎｅ１を有
するものとして図示した。また、Ｐｌａｎｅ０、１それぞれは、２個のブロックＢＬＫ０
、ＢＬＫ１を有し、各ブロックＢＬＫは２個のストリングユニットＳＵを有するものとし
て図示した。プレーンの数、ブロックＢＬＫの数、ストリングユニットＳＵの数は２個に
限定されることなく、他のプレーン数、ブロック数、ストリングユニット数であってもよ
い。
【００４６】
本実施形態のロウデコーダ５は、図６ａ及び図６ｂに示されるように、Ｐｌａｎｅ０用
のロウデコーダ５−０、Ｐｌａｎｅ１用のロウデコーダ５−１、選択部３１−００、３１
−０１、３１−１０、３１−１１を有する。選択部３１−００、３１−０１はＰｌａｎｅ
０用であり、選択部３１−１０、３１−１１はＰｌａｎｅ１用である。ロウデコーダ５−
０、５−１は、同じ構成（要素及び接続）を有する。また、選択部３１−００、３１−０
１、３１−１０、３１−１１は同じ構成を有する。以下では、Ｐｌａｎｅ０に関する要素
について説明する。しかしながら、Ｐｌａｎｅ１についても以下の記述が当てはまる。図
６の不揮発性半導体メモリも、図２に関して記述したのと同様に、例えば１つの半導体チ
ップに相当する。
【００４７】
ドライバ１３は、ストリングドライバ１３ＳＴＲ０、１３ＳＴＲ１、ＣＧドライバ１３
Ｃ０〜１３Ｃ１５を含んでいる。ストリングドライバ１３ＳＴＲ０は、Ｐｌａｎｅ０用の
ストリングを選択する機能を有する。ストリングドライバ１３ＳＴＲ１は、Ｐｌａｎｅ１
用のストリングを選択する機能を有する。
【００４８】
ストリングドライバ１３ＳＴＲ０は、２個のＳＧＤドライバ１３ＳＧＤ００〜１３ＳＧ
Ｄ０１、２個のＳＧＳドライバ１３ＳＧＳ００〜１３ＳＧＳ０１を有する。また、ストリ
ングドライバ１３ＳＴＲ１は、２個のＳＧＤドライバ１３ＳＧＤ１０〜１３ＳＧＤ１１、
２個のＳＧＳドライバ１３ＳＧＳ１０〜１３ＳＧＳ１１を有する。
【００４９】
２個のＳＧＤドライバ１３ＳＧＤ００〜１３ＳＧＤ０１、２個のＳＧＤドライバ１３Ｓ
ＧＤ１０〜１３ＳＧＤ１１、２個のＳＧＳドライバ１３ＳＧＳ００〜１３ＳＧＳ０１、２
個のＳＧＳドライバ１３ＳＧＳ１０〜１３ＳＧＳ１１、ＣＧ線ドライバ１３Ｃ０〜１３Ｃ
１５は、それぞれ、Ｐｌａｎｅ０の各ブロックＢＬＫに接続されるＳＧ線ＳＧＤ００〜Ｓ
ＧＤ０１、Ｐｌａｎｅ１の各ブロックＢＬＫに接続されるＳＧ線ＳＧＤ１０〜ＳＧＤ１１
、Ｐｌａｎｅ０の各ブロックＢＬＫに接続されるＳＧ線ＳＧＳ００〜ＳＧＳ０１、Ｐｌａ
ｎｅ１の各ブロックＢＬＫに接続されるＳＧ線ＳＧＳ１０〜ＳＧＳ１１、ＣＧ線ＣＧ０〜
ＣＧ１５を、シーケンサ１５の制御に従って定まる特定の電位に駆動する。ドライバ１３
はＰｌａｎｅ０とＰｌａｎｅ１で共通である。ドライバ１３は、シーケンサ１５からスト
リングユニットＳＵを示すアドレス（以下、ストリングユニットアドレス信号ＳＵＡＤＤ
ともいう）を受けて、ストリングユニットを選択する。具体的には、ドライバ１３は、Ｐ
ｌａｎｅ０のストリングユニットアドレス信号ＳＵＡＤＤ０、Ｐｌａｎｅ１のストリング
ユニットアドレス信号ＳＵＡＤＤ１を受けて、４個のＳＧＤドライバ１３ＳＧＤ００〜１
３ＳＧＤ１１、４個のＳＧＳドライバ１３ＳＧＳ００〜１３ＳＧＳ１１を制御する。
【００５０】
ロウデコーダ５−０は、ブロックアドレスプリデコーダ２１−０、２個のレベルシフタ
２２−００〜２２−０１、２個の転送トランジスタ群２３−００〜２３−０１を含んでい
る。
【００５１】
ブロックアドレスプリデコーダ２１−０は、選択部３１−００、３１−０１に接続され
る。選択部３１−００、３１−０１は、それぞれ、レベルシフタ２２−００、２２−０１
接続される。レベルシフタ２２−００は、転送トランジスタ群２３−００の各転送トラン
ジスタのゲートに接続される。レベルシフタ２２−０１は、転送トランジスタ群２３−０
１の各転送トランジスタのゲートに接続される。
【００５２】
ブロックアドレスプリデコーダ２１−０は、シーケンサ１５からブロックアドレス信号
ＢＬＫＡＤＤ０を受けて、ブロックＢＬＫを選択する信号Ｓ０を選択部３１−００、３１
−０１に出力する。選択部３１−００、３１−０１によって、いずれかの転送トランジス
タ群２３−００〜２３−０１が選択される。例えばブロックＢＬＫ０を選択する時、転送
トランジスタ群２３−００のゲートにＨレベルが印加されて、転送トランジスタ群２３−
００の各転送トランジスタがオンする。その結果、ブロックＢＬＫ０のワード線ＷＬ０〜
ＷＬ１５はＣＧ線ＣＧ０〜ＣＧ１５に接続される。
【００５３】
ＣＧ線ＣＧ０〜ＣＧ１５は、転送トランジスタ群２３−００〜２３−０１を介して、ド
ライバ１３の１３Ｃ０〜Ｃ１５に電気的に接続される。
【００５４】
Ｐｌａｎｅ０において、各ブロックＢＬＫのストリングユニットＳＵ０のＳＧ線ＳＧＤ
Ｌ０は、転送トランジスタ群２３−００〜２３−０１を介してＳＧＤドライバ１３ＳＧＤ
００に電気的に接続される。Ｐｌａｎｅ０において、各ブロックＢＬＫのストリングユニ
ットＳＵ０のＳＧ線ＳＧＳＬ０は、転送トランジスタ群２３−００〜２３−０１を介して
ＳＧＳドライバ１３ＳＧＳ００に電気的に接続される。Ｐｌａｎｅ０において、各ブロッ
クＢＬＫのストリングユニットＳＵ１のＳＧ線ＳＧＤＬ１は、転送トランジスタ群２３−
００〜２３−０１を介してＳＧＤドライバ１３ＳＧＤ０１に電気的に接続される。Ｐｌａ
ｎｅ０において、各ブロックＢＬＫのストリングユニットＳＵ１のＳＧ線ＳＧＳＬ１は、
転送トランジスタ群２３−００〜２３−０１を介してＳＧＳドライバ１３ＳＧＳ０１に電
気的に接続される。
【００５５】
次に、本実施形態に係る制御部１９の動作について説明する。
【００５６】
制御部１９は、不揮発性半導体メモリ１全体の動作を制御する機能を有する。制御部１
９はシーケンサ１５、コマンドユーザインターフェース１６、レジスタ２０ａ、２０ｂ、
レジスタ２４ａ０〜２４ｄ０、２４ａ１〜２４ｄ１を含む。
【００５７】
シーケンサ１５は、コマンドユーザインターフェース１６から供給されたコマンド、ア
ドレスに基づいて、データの書き込み動作、読み出し動作、及び消去動作時における動作
シーケンスを実行する。
【００５８】
シーケンサ１５はこの動作シーケンスを実行するために、不揮発性半導体メモリ１内に
含まれる各ブロックの動作を制御する。図６ａ及び図６ｂに示すように、シーケンサ１５
は、ブロックアドレス信号ＢＬＫＡＤＤ０をＰｌａｎｅ０のブロックアドレスプリデコー
ダ２１−０に供給し、ブロックアドレス信号ＢＬＫＡＤＤ１をＰｌａｎｅ１のブロックア
ドレスプリデコーダ２１−１に供給し、ストリングユニットアドレス信号ＳＵＡＤＤ０、
ＳＵＡＤＤ１をドライバ１３に供給する。
【００５９】
データの書き込み動作、読み出し動作等の時、外部からＩ／Ｏインターフェース１２を
介してコマンド、データ、アドレスが不揮発性半導体メモリ１に供給される。本実施形態
のアドレスについて、一例を図８を用いて説明する。
【００６０】
図８は、本実施形態のアドレスマッピングの一例を概念図である。
【００６１】
図８に示すように、シーケンサ１５は、下位ページ／上位ページのアドレス（図中、Ｌ／
Ｕ）、ワード線アドレス（図中、ＷＬＡｄｄｒｅｓｓ）、ストリングユニットアドレス（
図中、ＳＵＡｄｄｒｅｓｓ）、及びブロックアドレス（図中、Ｂｌｏｃｋ  Ａｄｄｒｅｓ
ｓ）を順次受け取る。
【００６２】
図６に示すように、シーケンサ１５は、ブロックアドレス信号ＢＬＫＡＤＤ０、ＢＬＫ
ＡＤＤ１をブロックアドレスプリデコーダ２１−０、２１−１それぞれに供給する。また
、シーケンサ１５は、ストリングユニットアドレス信号ＳＵＡＤＤ０、ＳＵＡＤＤ１、ワ
ード線アドレス信号ＷＬＡをドライバ１３に供給する。ここで、信号ＳＵＡＤＤ０は、Ｐ
ｌａｎｅ０に供給される信号である。信号ＳＵＡＤＤ１は、Ｐｌａｎｅ１に供給される信
号である。同様に信号ＢＬＫＡＤＤ０は、Ｐｌａｎｅ０に供給される信号である。信号Ｂ
ＬＫＡＤＤ１は、Ｐｌａｎｅ１に供給される信号である。詳細は後述する。
【００６３】
ワード線アドレス信号ＷＬＡＤＤは、複数のプレーンで共通のワード線アドレス信号を
用いるものとする。なお、ワード線アドレス信号ＷＬＡＤＤを複数のプレーン間で共通に
し、複数のプレーン間で同じワード線ＷＬが選択されるようにしてもよい。また、ワード
線アドレス信号ＷＬＡＤＤをプレーンごとに変えて、プレーンごとに異なるワード線ＷＬ
が選択されるようにしてもよい。
【００６４】
ブロックプリアドレスデコーダ２１−０が、シーケンサ１５からブロックアドレス信号
ＢＬＫＡＤＤ０を受け取る。ブロックアドレス信号ＢＬＫＡＤＤ０は、Ｐｌａｎｅ０のメ
モリセルアレイ２のうち、特定のブロックを選択する情報を含んでいる。ブロックアドレ
スプリデコーダ２１−０は、ブロックアドレス信号ＢＬＫＡＤＤ０をデコードし、特定の
ブロックＢＬＫを選択するよう、信号Ｓ０を選択部３１−００、３１−０１に出力する。
ここで、信号Ｓ０は、Ｐｌａｎｅ０のいずれのブロックＢＬＫを選択する信号である。
【００６５】
例えばブロックＢＬＫ０が選択される場合には、選択部３１−００、３１−０１、シフ
トレジスタ２２−００、２２−０１を介して、転送トランジスタ群２３−００がオンする
。
【００６６】
レベルシフタ２２−００は、選択部３１−００から必要な電圧ＶＲＤＥＣを受け取る。
選択部３１−００は、電圧生成回路１４から必要な電圧を受け取り、電圧ＶＲＤＥＣを生
成する。選択部３１−００は、例えば、電圧生成回路１４の機能の一部として実現され、
電圧生成回路１４に含まれている。
【００６７】
シーケンサ１５は、ストリングユニットアドレス信号ＳＵＡＤＤ０をストリングドライ
バ１３ＳＴＲ０に供給し、ワード線アドレスＷＬＡＤＤをＣＧドライバ１３Ｃ０〜１３Ｃ
１５に供給し、特定のストリングユニットＳＵ、特定のワード線ＷＬを選択する。ストリ
ングユニットアドレス信号ＳＵＡＤＤ０は、Ｐｌａｎｅ０のメモリセルアレイ２のうち、
特定のストリングユニットＳＵを選択する情報を含んでいる。
【００６８】
例えば、ブロックＢＬＫ０のストリングユニットＳＵ０を選択する場合には、ＳＧ線Ｓ
ＧＳＬ０、ＳＧＤＬ０にＨレベルを転送し、他のストリングユニットＳＵ１に対応するＳ
Ｇ線ＳＧＳＬ１、ＳＧＳＬ１にＬレベルを転送する。
【００６９】
その結果、ストリングユニットＳＵ０の選択ゲートトランジスタがオンし、ストリング
ユニットＳＵ１の選択ゲートトランジスタがオフする。
【００７０】
上記のように、Ｐｌａｎｅ１についても、以下の一点を除いて同じである。すなわち、
Ｐｌａｎｅ１用のブロックアドレスプリデコーダ２１−１は、ブロックアドレス信号ＢＬ
ＫＡＤＤ１を受け取る。ブロックアドレス信号ＢＬＫＡＤＤ１は、プレーン２のメモリセ
ルアレイ２のうち、特定のブロックを選択する情報を含んでいる。ブロックアドレスプリ
デコーダ２１−１は、ブロックアドレス信号ＢＬＫＡＤＤ１をデコードし、特定のブロッ
クＢＬＫを選択するよう、信号Ｓ１を選択部３１−１０、３１−１１に出力する。ここで
、信号Ｓ１は、Ｐｌａｎｅ１のいずれのブロックＢＬＫを選択する信号である。
【００７１】
シーケンサ１５は、ストリングユニットアドレス信号ＳＵＡＤＤ１をストリングドライ
バ１３ＳＴＲ１に供給し、ワード線アドレスＷＬＡＤＤをＣＧドライバ１３Ｃ０〜１３Ｃ
１５に供給し、特定のストリングユニットＳＵ、特定のワード線ＷＬを選択する。ここで
、ストリングユニットアドレス信号ＳＵＡＤＤ１は、Ｐｌａｎｅ１のメモリセルアレイ２
のうち、特定のストリングユニットＳＵを選択する情報を含んでいる。
【００７２】
例えば、ブロックＢＬＫ０のストリングユニットＳＵ０を選択する場合には、ＳＧ線Ｓ
ＧＳＬ０、ＳＧＤＬ０にＨレベルを転送し、他のストリングユニットＳＵ１に対応するＳ
Ｇ線ＳＧＳＬ１、ＳＧＳＬ１にＬレベルを転送する。
【００７３】
その結果、ストリングユニットＳＵ０の選択ゲートトランジスタがオンし、ストリング
ユニットＳＵ１の選択ゲートトランジスタがオフする。
【００７４】
ブロックアドレス信号ＢＬＫＡＤＤ１は、ブロックアドレス信号ＢＬＫＡＤＤ０と異な
る。ストリングユニットアドレス信号ＳＵＡＤＤ０は、ストリングユニットアドレス信号
ＳＵＡＤＤ１と異なる。したがって、Ｐｌａｎｅ０で選択されたストリングユニットＳＵ
と、Ｐｌａｎｅ１で選択されたストリングユニットＳＵは相互に独立する。なお、本実施
形態では、ブロックアドレス信号ＢＬＫＡＤＤ０、ＢＬＫＡＤＤ１、ストリングユニット
アドレス信号ＳＵＡＤＤ０、ＳＵＡＤＤ１を相互に異ならせたが、この場合に限られず、
例えばストリングユニットアドレス信号ＳＵＡＤＤ０とストリングユニットアドレス信号
ＳＵＡＤＤ１を同じにしてもよい。
【００７５】
ここまでの説明では、不揮発性半導体メモリ１が２つのプレーンを有する例について説
明した。しかしながら、３つ以上のプレーンのケースも上記の説明の原理に基づいて実現
できる。
【００７６】
次に、図９を参照して、本実施形態に係るメモリコントローラ１８の構成について説明
する。
【００７７】
メモリコントローラ１８は、ホストインターフェース（ＩＦ）制御部３００と、バッフ
ァ制御部３０４と、メモリライト制御部３０６と、論物変換テーブル３０８と、ＣＰＵ（
ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）３１０と、を含む。
【００７８】
ホストＩＦ制御部３００は、ホスト２００から受信したコマンドの解釈や実行などを行
う。バッファ制御部３０４は、バッファ３０２の制御などを行う。メモリライト制御部３
０６は、不揮発性半導体メモリ１へのデータのライトを制御する。論物変換テーブル３０
８は、ホスト２００からのコマンドで指定される論理アドレスと不揮発性半導体メモリ１
の物理アドレスとの変換を行う。ＣＰＵ３１０は、ＦＷ（Ｆｉｒｍｗａｒｅ）に基づき半
導体記憶装置１全体の制御を行う。
【００７９】
本実施形態のバッファ３０２はＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅ
ｍｏｒｙ）からなるメモリであるが、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓ
ｓＭｅｍｏｒｙ）など他の種類のメモリを採用してもよい。
【００８０】
メモリライト制御部３０６は、不揮発性半導体メモリＣｈ０〜Ｃｈ３のそれぞれに接続
されるメモリインターフェース（ＩＦ）制御部３１２（以下、メモリＩＦ制御部Ｃｈ０〜
Ｃｈ３と表記することがある）と、インターリーブ制御部３１４と、再現情報制御部３１
６と、再現情報記憶部３１８と、を含む。
【００８１】
メモリＩＦ制御部３１２は、不揮発性半導体メモリ１へのデータのライト・リード・イ
レース等の動作を制御する。インターリーブ制御部３１４は、バッファ３０２から読み出
したデータを各メモリＩＦ制御部３１２に転送する。再現情報制御部３１６は、不揮発性
半導体メモリ１にライトされるデータを再現することができる再現情報を生成、管理する
。再現情報記憶部３１８は、再現情報を記憶（保持）する。再現情報については後述する
。再現情報はバッファ３０２に記憶させてもよい。
【００８２】
メモリＩＦ制御部３１２は、不揮発性半導体メモリ１へライトするデータに誤り訂正符
号を付加し、また、不揮発性半導体メモリ１からリードしたデータに対する誤り訂正を行
う機能を有する。すなわち、メモリＩＦ制御部３１２はＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅ
ｃｔｉｏｎ  Ｃｏｄｅ）制御部を含む。
【００８３】
バッファ３０２及びＣＰＵ３１０はメモリコントローラ１８に内蔵せず、別個の半導体
集積回路としてもよい。また、以下の説明においてＦＷにより実行される機能の一部、又
は、全部は専用のＨＷ（Ｈａｒｄｗａｒｅ）によっても実行可能であり、ＨＷにより実行
される機能の一部、又は、全部をＦＷによって実行することも可能である。
【００８４】
次に、図１０を参照して、本実施形態のメモリコントローラ１８による、不揮発性半導
体メモリ１へのデータのライトの制御について説明する。
【００８５】
図１０では、各不揮発性半導体メモリ１は、２つのプレーン（Ｐｌａｎｅ０、Ｐｌａｎ
ｅ１）を含む。各プレーンは、複数のブロック（Ｂｌｏｃｋ）を含む。各ブロックは、４
つのストリングユニット（ＳＵ０〜ＳＵ３）を含む。
【００８６】
メモリコントローラ１８は、ワード線ＷＬを共有するメモリセルのうち、共通のストリ
ングユニットＳＵに含まれるメモリセルを１つの単位として、データのライトを制御する
。以下では、この単位をＷＬＳＵと称する。ＷＬＳＵは複数のページを含む。
【００８７】
不揮発性半導体メモリ１のメモリセルへのデータの書き込み（プログラム）の時間は、
メモリコントローラ１８から不揮発性メモリ１への（より詳しくはページバッファ４への
）データの転送時間に比べて長い。このため、メモリコントローラ１８は、１つの不揮発
性半導体メモリ１のメモリセルへのデータの書き込み時間（ｔＰｒｏｇ）中に、他の不揮
発性半導体メモリ１へデータを転送することで、半導体記憶装置１００全体のライト性能
を向上させる。各不揮発性半導体メモリ１内では、ドライバ１３を共有するＰｌａｎｅ０
、Ｐｌａｎｅ１の各メモリセルには同時にデータが書き込まれる。
【００８８】
本実施形態においては、メモリコントローラ１８は、各ブロック内の（ＷＬ０、ＳＵ０
）のＷＬＳＵ用のデータを最初にライトし、次に（ＷＬ０、ＳＵ１）のＷＬＳＵ用のデー
タをライトする。メモリコントローラ１８は、これ以降、（ＷＬ０、ＳＵ２）、（ＷＬ０
、ＳＵ３）、（ＷＬ１、ＳＵ０）、（ＷＬ１、ＳＵ２）・・・の順にデータをライトする
。図１０に示すＷＬＳＵには、データがライトされる順に番号が付されている。以下では
、例えば不揮発性半導体メモリＣｈ０の、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、（ＷＬ１、ＳＵ
１）のＷＬＳＵを、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］のように表
記する。
【００８９】
同じ番号を有するＷＬＳＵには、同時にデータがライトされる。すなわち、４つの不揮
発性半導体メモリ１のＰｌａｎｅ０、Ｐｌａｎｅ１の、合計８つのＷＬＳＵには同時にデ
ータがライトされる。
【００９０】
制御部１９は、メモリコントローラ１８から受け取ったデータが、メモリセルへ正しく
プログラムされたかを確認（プログラムベリファイ）する。プログラムベリファイの結果
は、例えばレジスタ２０ａに保存される。メモリコントローラ１８は、プログラムベリフ
ァイの結果を読み出すことにより、不揮発性半導体メモリ１のメモリセルへのデータの書
き込みが失敗したかどうかを知ることができる。
【００９１】
次に、図１１を参照して、再現情報制御部３１６の動作について説明する。
【００９２】
再現情報制御部３１６は、各不揮発性半導体メモリ１にライトされるデータを再現する
ことができる再現情報を生成する。再現情報制御部３１６は、各ＷＬＳＵにライトされる
データに対し、プレーンごとに排他的論理和（ＸＯＲ）の演算をすることにより、再現情
報を生成する。生成された再現情報は、各データが各不揮発性半導体メモリ１に転送され
る前に、再現情報記憶部３１８に記憶される。
【００９３】
図１１に示す例では、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］にライ
トされるデータと、［Ｃｈ１、Ｐｌａｎｅ０、ＢｌｏｃｋＣ、ＷＬＳＵ＃６］にライトさ
れるデータと、［Ｃｈ２、Ｐｌａｎｅ０、ＢｌｏｃｋＥ、ＷＬＳＵ＃６］にライトされる
データと、［Ｃｈ３、Ｐｌａｎｅ０、ＢｌｏｃｋＧ、ＷＬＳＵ＃６］にライトされるデー
タをＸＯＲ演算することにより、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬＳＵ＃６
）が生成される。また、［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃６］にライ
トされるデータと、［Ｃｈ１、Ｐｌａｎｅ１、ＢｌｏｃｋＤ、ＷＬＳＵ＃６］にライトさ
れるデータと、［Ｃｈ２、Ｐｌａｎｅ１、ＢｌｏｃｋＦ、ＷＬＳＵ＃６］にライトされる
データと、［Ｃｈ３、Ｐｌａｎｅ１、ＢｌｏｃｋＨ、ＷＬＳＵ＃６］にライトされるデー
タをＸＯＲ演算することにより、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬＳＵ＃６
）が生成される。
【００９４】
近年では、不揮発性半導体メモリ１の製造プロセスの微細化が進み、メモリセルへのデ
ータの書き込み時に、ワード線間の放電等が発生し、ワード線間がショートする恐れが高
まっている。ワード線間がショートした時に、データが失われる可能性のあるメモリセル
の範囲を、図１２を参照して説明する。なお、以下では、隣接するワード線間にショート
が発生するものとして説明を行うが、隣接していないワード線間でショートが発生した場
合においても、以下の説明は適用可能である。
【００９５】
図１２では、ＷＬＳＵ＃１〜ＷＬＳＵ＃５のメモリセルに有効なデータが書き込まれた
後、ＷＬＳＵ＃６のメモリセルへのデータの書き込み時に、不揮発性半導体メモリＣｈ０
の、Ｐｌａｎｅ０、ＢｌｏｃｋＡのＷＬ０とＷＬ１がショートしたと仮定している。この
時、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃１］〜［Ｃｈ０、Ｐｌａｎｅ０
、ＢｌｏｃｋＡ、ＷＬＳＵ＃５］のメモリセルがダメージを受け、データが失われる可能
性がある。また、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］のメモリセル
のデータの書き込みは失敗する可能性がある。［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、
ＷＬＳＵ＃７］〜［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃８］のメモリセル
もダメージを受ける可能性はあるが、これらのＷＬＳＵのメモリセルにはまだ有効なデー
タは書き込まれていない。
【００９６】
さらに、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］のメモリセルと同時
にデータが書き込まれる［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃６］のメモ
リセルのデータの書き込みも失敗する可能性がある。前述のように、各プレーンはドライ
バ１３を共有している。ドライバ１３は、２つのワード線（例えばＰｌａｎｅ０のＢｌｏ
ｃｋＡのＷＬ１と、Ｐｌａｎｅ１のＢｌｏｃｋＢのＷＬ１）を駆動する能力を有する。し
かし、Ｐｌａｎｅ０、ＢｌｏｃｋＡのＷＬ０とＷＬ１がショートすると、ドライバ１３は
Ｐｌａｎｅ０、ＢｌｏｃｋＡのＷＬ０とＷＬ１、及び、Ｐｌａｎｅ１、ＢｌｏｃｋＢのＷ
Ｌ１の３つのワード線を駆動しなければならなくなり、駆動能力が不足するからである。
【００９７】
以下では、ワード線間のショートが発生したプレーン内でのデータの消失及びデータ書
き込みの失敗（図１２の［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃１］〜［Ｃ
ｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］）を第１の障害と称し、ワード線間
のショートが発生しなかったプレーン内でのデータ書き込みの失敗（図１２の［Ｃｈ０、
Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃６］）を第２の障害と称する。
【００９８】
次に、図１３を参照して、再現情報を用いたデータの再現方法について説明する。
【００９９】
図１３においては、図１２と同様、ＷＬＳＵ＃１〜ＷＬＳＵ＃５のメモリセルに有効な
データが書き込まれた後、ＷＬＳＵ＃６のメモリセルへのデータの書き込み時に、不揮発
性半導体メモリＣｈ０の、Ｐｌａｎｅ０、ＢｌｏｃｋＡのＷＬ０とＷＬ１がショートした
と仮定している。図１３においては、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ
＃１］にのみ×印を付してあるが、前述のとおり、第１の障害は［Ｃｈ０、Ｐｌａｎｅ０
、ＢｌｏｃｋＡ、ＷＬＳＵ＃１］〜［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃
６］で発生しうる。
【０１００】
まず、第１の障害により消失される可能性がある［Ｃｈ０、Ｐｌａｎｅ０、Ｂｌｏｃｋ
Ａ、ＷＬＳＵ＃１］のデータの再現について説明する。
【０１０１】
メモリコントローラ１８は、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］
のデータの書き込みが失敗すると、隣接するワード線（ＷＬ０）に接続される［Ｃｈ０、
Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃１］からデータをリードする。メモリコントロ
ーラ１８は、データをリードした結果、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳ
Ｕ＃１］のデータが正しくリードできない、すなわちデータが消失していることを認識し
うる。
【０１０２】
この時、メモリコントローラ１８は、［Ｃｈ１、Ｐｌａｎｅ０、ＢｌｏｃｋＣ、ＷＬＳ
Ｕ＃１］と、［Ｃｈ２、Ｐｌａｎｅ０、ＢｌｏｃｋＥ、ＷＬＳＵ＃１］と、［Ｃｈ３、Ｐ
ｌａｎｅ０、ＢｌｏｃｋＧ、ＷＬＳＵ＃１］からデータをリードする。さらにメモリコン
トローラ１８は、再現情報記憶部３１８から再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、Ｗ
ＬＳＵ＃１）をリードする。リードされた各データ及び再現情報は、例えばバッファ３０
２に格納される。そして、メモリコントローラ１８は、これらのデータ及び再現情報をＸ
ＯＲ演算することにより、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃１］のデ
ータを再現することができる。
【０１０３】
再現されたデータは、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃１］ではな
い、別なＷＬＳＵ（例えば［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃９］）に
ライトされる。データがライトされたＷＬＳＵの情報は論物変換テーブル３０８に記録さ
れる。
【０１０４】
メモリコントローラ１８は、同様にして［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬ
ＳＵ＃２］〜［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］のデータを再現す
ることができる。
【０１０５】
次に、第２の障害によりデータの書き込みが失敗する可能性がある［Ｃｈ０、Ｐｌａｎ
ｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃６］のデータの再現について説明する。
【０１０６】
メモリコントローラ１８は、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］
へのデータの書き込みが失敗すると、ドライバ１３を共有する他のプレーンの［Ｃｈ０、
Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃６］からデータをリードする。メモリコントロ
ーラ１８は、データをリードした結果、［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳ
Ｕ＃６］のデータが正しくリードできない、すなわちデータの書き込みが失敗しているこ
とを認識しうる。
【０１０７】
この時、メモリコントローラ１８は、［Ｃｈ１、Ｐｌａｎｅ１、ＢｌｏｃｋＤ、ＷＬＳ
Ｕ＃６］と、［Ｃｈ２、Ｐｌａｎｅ１、ＢｌｏｃｋＦ、ＷＬＳＵ＃６］と、［Ｃｈ３、Ｐ
ｌａｎｅ１、ＢｌｏｃｋＨ、ＷＬＳＵ＃６］からデータをリードする。さらにメモリコン
トローラ１８は、再現情報記憶部３１８から再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、Ｗ
ＬＳＵ＃６）をリードする。リードされた各データ及び再現情報は、例えばバッファ３０
２に格納される。そして、メモリコントローラ１８は、これらのデータ及び再現情報をＸ
ＯＲ演算することにより、［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃６］のデ
ータを再現することができる。
【０１０８】
再現されたデータは、［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃６］ではな
い、別なＷＬＳＵ（例えば［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃１０］）
にライトされる。データがライトされたＷＬＳＵの情報は論物変換テーブル３０８に記録
される。
【０１０９】
なお、再現情報は、異なるチャネルの不揮発性半導体メモリ１の各ＷＬＳＵにライトさ
れるデータを基に生成されなくてもよい。すなわち、不揮発性半導体メモリ１の同一のチ
ャネルのＷＬＳＵにライトされるデータであっても、これらが第１の障害、及び、第２の
障害の影響を受けないワード線に属するＷＬＳＵであればよい。また、再現情報を生成す
るため演算の種類は排他的論理和に限られない。さらに、再現情報は、各半導体不揮発性
メモリ１にライトされるデータそのものでもよい。
【０１１０】
図１４は、ワード線間のショートが発生した時に、データが失われる可能性のあるメモ
リセルの範囲の別の例を説明するための図である。
【０１１１】
図１４では、ＷＬＳＵ＃１〜ＷＬＳＵ＃７のメモリセルに有効なデータが書き込まれた
後、ＷＬＳＵ＃８のメモリセルへのデータの書き込み時に、不揮発性半導体メモリＣｈ０
の、Ｐｌａｎｅ０、ＢｌｏｃｋＡのＷＬ０とＷＬ１がショートしたと仮定している。
【０１１２】
この時、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃１］〜［Ｃｈ０、Ｐｌａ
ｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃７］は、第１の障害によりデータが消失する可能性が
ある。また、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃８］は、第１の障害に
よりデータの書き込みが失敗する可能性がある。さらに、［Ｃｈ０、Ｐｌａｎｅ１、Ｂｌ
ｏｃｋＢ、ＷＬＳＵ＃８］は、第２の障害によりデータの書き込みが失敗する可能性があ
る。図１４の例は、第１の障害によりデータが失われる可能性のあるＷＬＳＵの数が最大
の場合である。
【０１１３】
図１５は、ワード線間のショートが発生した時に、データが失われる可能性があるメモ
リセルの範囲のさらに別の例を説明するための図である。
【０１１４】
図１５では、ＷＬＳＵ＃１〜ＷＬＳＵ＃５のメモリセルに有効なデータが書き込まれた
後、ＷＬＳＵ＃６のメモリセルへのデータの書き込み時に、不揮発性半導体メモリＣｈ０
の、Ｐｌａｎｅ０、ＢｌｏｃｋＡのＷＬ１とＷＬ２がショートしたと仮定している。すな
わち、図１５においては、データを書き込もうとしているメモリセルが接続されているワ
ード線と、まだ有効なデータが書き込まれていないメモリセルが接続されているワード線
とがショートしたと仮定している。
【０１１５】
この時、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃５］は、第１の障害によ
りデータが消失する可能性がある。また、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬ
ＳＵ＃６］は、第１の障害によりデータの書き込みが失敗する可能性がある。さらに、［
Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃６］は、第２の障害によりデータの書
き込みが失敗する可能性がある。
【０１１６】
図１６は、ワード線間のショートが発生した時に、データが失われる可能性があるメモ
リセルの範囲のさらに別の例を説明するための図である。
【０１１７】
図１５では、ＷＬＳＵ＃１〜ＷＬＳＵ＃４のメモリセルに有効なデータが書き込まれた
後、ＷＬＳＵ＃５のメモリセルへのデータの書き込み時に、不揮発性半導体メモリＣｈ０
の、Ｐｌａｎｅ０、ＢｌｏｃｋＡのＷＬ１とＷＬ２がショートしたと仮定している。
【０１１８】
この時、第１の障害によりデータが消失する可能性があるＷＬＳＵはない。また、［Ｃ
ｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃５］は、第１の障害によりデータの書き
込みが失敗する可能性がある。さらに、［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳ
Ｕ＃５］は、第２の障害によりデータの書き込みが失敗する可能性がある。
【０１１９】
次に、図１７を参照して、データの書き込みが失敗した時の、メモリコントローラ１８
によるデータの再現手順について説明する。
【０１２０】
あるＷＬＳＵのメモリセルへのデータの書き込みが失敗すると（Ｓ１００）は、メモリ
コントローラ１８は、他のチャネルの不揮発性半導体メモリ１から読み出したデータ及び
再現情報Ｐａｒｉｔｙ１を用い、書き込みが失敗したデータを再現する（Ｓ１０１）。メ
モリコントローラ１８は、再現したデータを、書き込みが失敗したＷＬＳＵとは別なＷＬ
ＳＵにライトする（Ｓ１０１）。
【０１２１】
次にメモリコントローラ１８は、データの書き込みが失敗したメモリセルが接続されて
いるワード線に属する他のＷＬＳＵ、及び、これと隣接するワード線が属するＷＬＳＵか
らデータをリードする（Ｓ１０２）。リードしたデータにエラーがある場合（Ｓ１０３：
Ｙｅｓ）、すなわち第１の障害によりデータが消失している場合、メモリコントローラ１
８は当該ＷＬＳＵのデータを再現し、再現したデータを別なＷＬＳＵにライトする（Ｓ１
０４）。
【０１２２】
次にメモリコントローラ１８は、データの書き込みが失敗したメモリセルが属するＷＬ
ＳＵに対応する他のプレーンのＷＬＳＵからデータをリードする（Ｓ１０５）。リードし
たデータにエラーがある場合（Ｓ１０６：Ｙｅｓ）、すなわち第２の障害によりデータの
書き込みに失敗している場合、メモリコントローラ１８は当該ＷＬＳＵのデータを再現し
、再現したデータを別なＷＬＳＵにライトする（Ｓ１０７）。
【０１２３】
なお、Ｓ１０２、Ｓ１０３、Ｓ１０５、Ｓ１０６の各ステップは省略してもよい。すな
わち、メモリコントローラ１８は、データの消失の有無、及び、データ書き込みの失敗の
有無にかかわらず、データを再現してもよい。また、メモリコントローラ１８は、データ
の消失又はデータ書き込みの失敗が発生したＷＬＳＵのメモリセルが物理的に破壊されて
いないと判断した場合には、Ｓ１０１、Ｓ１０４、Ｓ１０７の各ステップでは、再現され
たデータを同一のＷＬＳＵにライトしてもよい。
【０１２４】
次に、図１８を参照して、再現情報Ｐａｒｉｔｙ１の生成、及び、保持のタイミングに
ついて説明する。図１８では、例えば再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬＳＵ
＃１）をＰａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ０）と表記している。また、Ｐｌ
ａｎｅ１に係る再現情報Ｐａｒｉｔｙ１は、図示を省略している。さらに、メモリコント
ローラ１８から各不揮発性半導体メモリ１へのデータの転送にかかる時間についても省略
してある。
【０１２５】
時刻Ｔ０において、メモリコントローラ１８から各不揮発性半導体メモリ１に、（ＷＬ
０、ＳＵ０）、すなわちＷＬＳＵ＃１にライトされるデータが転送される。この時、メモ
リコントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ０）及び
再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ０）を生成し、再現情報記憶部３
１８に記憶させる。
【０１２６】
時刻Ｔ１において、メモリコントローラ１８から各不揮発性半導体メモリ１に、（ＷＬ
０、ＳＵ１）、すなわちＷＬＳＵ＃２にライトされるデータが転送される。この時、メモ
リコントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ１）及び
再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ１）を生成し、再現情報記憶部３
１８に記憶させる。
【０１２７】
時刻Ｔ２において、メモリコントローラ１８から各不揮発性半導体メモリ１に、（ＷＬ
０、ＳＵ２）、すなわちＷＬＳＵ＃３にライトされるデータが転送される。この時、メモ
リコントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ２）及び
再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ２）を生成し、再現情報記憶部３
１８に記憶させる。
【０１２８】
時刻Ｔ３において、メモリコントローラ１８から各不揮発性半導体メモリ１に、（ＷＬ
０、ＳＵ３）、すなわちＷＬＳＵ＃４にライトされるデータが転送される。この時、メモ
リコントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ３）及び
再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ３）を生成し、再現情報記憶部３
１８に記憶させる。
【０１２９】
同様に、時刻Ｔ４〜時刻Ｔ５において、メモリコントローラ１８から各不揮発性半導体
メモリ１に、（ＷＬ１、ＳＵ０）〜（ＷＬ１、ＳＵ３）にライトされるデータが転送され
る。この時、メモリコントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ
１、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ１、ＳＵ３）、及び、再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ１、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌ
ａｎｅ１、ＷＬ１、ＳＵ３）を生成し、再現情報記憶部３１８に記憶させる。
【０１３０】
時刻Ｔ６において、各不揮発性半導体メモリ１内におけるＷＬ１のデータの書き込みが
完了する。すると、ＷＬ０のデータについては、第１の障害及び第２の障害によってデー
タが消失する可能性がなくなるので、メモリコントローラ１８は、再現情報Ｐａｒｉｔｙ
１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０
、ＳＵ３）、及び、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ０）〜再現情
報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ３）を、再現情報記憶部３１８から削除
することができる。
【０１３１】
同様に、時刻Ｔ７において、各不揮発性半導体メモリ１内におけるＷＬ２のデータの書
き込みが完了する。すると、ＷＬ１のデータについても、第１の障害及び第２の障害によ
ってデータが消失する可能性がなくなるので、メモリコントローラ１８は、再現情報Ｐａ
ｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ１、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０
、ＷＬ１、ＳＵ３）、及び、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ１、ＳＵ０）
〜再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ１、ＳＵ３）を、再現情報記憶部３１８
から削除することができる。
【０１３２】
以上説明した第１の実施形態の半導体記憶装置によれば、ワード線間でショートが発生
し、データの消失やデータ書き込みの失敗が発生した際に、データを再現することができ
るので、半導体記憶装置の信頼性を向上させることができる。
【０１３３】
［第２の実施形態］
第１の実施形態の半導体記憶装置は、プレーンごとに再現情報Ｐａｒｉｔｙ１を生成し
た。これに対し第２の実施形態の半導体記憶装置は、２つの再現情報Ｐａｒｉｔｙ１から
１つの再現情報Ｐａｒｉｔｙ２を生成する。
【０１３４】
図１９は、本実施形態に係る再現情報制御部３１６の動作について説明するための図で
ある。
【０１３５】
図１９に示す例では、図１１と同様、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳ
Ｕ＃６］にライトされるデータと、［Ｃｈ１、Ｐｌａｎｅ０、ＢｌｏｃｋＣ、ＷＬＳＵ＃
６］にライトされるデータと、［Ｃｈ２、Ｐｌａｎｅ０、ＢｌｏｃｋＥ、ＷＬＳＵ＃６］
にライトされるデータと、［Ｃｈ３、Ｐｌａｎｅ０、ＢｌｏｃｋＧ、ＷＬＳＵ＃６］にラ
イトされるデータをＸＯＲ演算することにより、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０
、ＷＬＳＵ＃６）が生成される。また、［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳ
Ｕ＃６］にライトされるデータと、［Ｃｈ１、Ｐｌａｎｅ１、ＢｌｏｃｋＤ、ＷＬＳＵ＃
６］にライトされるデータと、［Ｃｈ２、Ｐｌａｎｅ１、ＢｌｏｃｋＦ、ＷＬＳＵ＃６］
にライトされるデータと、［Ｃｈ３、Ｐｌａｎｅ１、ＢｌｏｃｋＨ、ＷＬＳＵ＃６］にラ
イトされるデータをＸＯＲ演算することにより、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１
、ＷＬＳＵ＃６）が生成される。
【０１３６】
本実施形態の再現情報制御部３１６は、さらに再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０
、ＷＬＳＵ＃６）と再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬＳＵ＃６）をＸＯＲ演
算することにより、再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１、ＷＬＳＵ＃６）を生成
する。なお、再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１、ＷＬＳＵ＃６）は、再現情報
Ｐａｒｉｔｙ１からではなく、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］
〜［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＨ、ＷＬＳＵ＃６］にライトされるデータを直接
ＸＯＲ演算することによっても生成可能である。
【０１３７】
次に、図２０を参照して、再現情報を用いたデータの再現方法について説明する。
【０１３８】
図２０においては、図１３と同様、ＷＬＳＵ＃１〜ＷＬＳＵ＃５のメモリセルに有効な
データが書き込まれた後、ＷＬＳＵ＃６のメモリセルへのデータの書き込み時に、不揮発
性半導体メモリＣｈ０の、Ｐｌａｎｅ０、ＢｌｏｃｋＡのＷＬ０とＷＬ１がショートした
と仮定している。
【０１３９】
まず、第１の障害により消失される可能性がある［Ｃｈ０、Ｐｌａｎｅ０、Ｂｌｏｃｋ
Ａ、ＷＬＳＵ＃１］のデータの再現について説明する。
【０１４０】
メモリコントローラ１８は、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃１］
のデータを再現するにあたり、［Ｃｈ１、Ｐｌａｎｅ０、ＢｌｏｃｋＢ、ＷＬＳＵ＃１］
〜［Ｃｈ３、Ｐｌａｎｅ１、ＢｌｏｃｋＨ、ＷＬＳＵ＃１］からデータをリードする。さ
らにメモリコントローラ１８は、再現情報記憶部３１８から再現情報Ｐａｒｉｔｙ２（Ｐ
ｌａｎｅ０＋１、ＷＬＳＵ＃１）をリードする。リードされた各データ及び再現情報は、
例えばバッファ３０２に格納される。そして、メモリコントローラ１８は、これらのデー
タ及び再現情報をＸＯＲ演算することにより、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、
ＷＬＳＵ＃１］のデータを再現することができる。
【０１４１】
メモリコントローラ１８は、同様にして［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬ
ＳＵ＃２］〜［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］のデータを再現す
ることができる。
【０１４２】
第２の障害によりデータの書き込みが失敗する可能性がある［Ｃｈ０、Ｐｌａｎｅ１、
ＢｌｏｃｋＢ、ＷＬＳＵ＃６］のデータの再現については、図１３の場合と同様である。
すなわち、メモリコントローラ１８は、［Ｃｈ１、Ｐｌａｎｅ１、ＢｌｏｃｋＤ、ＷＬＳ
Ｕ＃６］のデータと、［Ｃｈ２、Ｐｌａｎｅ１、ＢｌｏｃｋＦ、ＷＬＳＵ＃６］のデータ
と、［Ｃｈ３、Ｐｌａｎｅ１、ＢｌｏｃｋＨ、ＷＬＳＵ＃６］のデータと、再現情報Ｐａ
ｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬＳＵ＃６）を用いて、［Ｃｈ０、Ｐｌａｎｅ１、Ｂｌｏ
ｃｋＢ、ＷＬＳＵ＃６］のデータを再現することができる。
【０１４３】
次に、図２１のを参照して、再現情報Ｐａｒｉｔｙ１及び再現情報Ｐａｒｉｔｙ２の生
成、記憶のタイミングについて説明する。図２１においても、図１８と同様、Ｐｌａｎｅ
１に係る再現情報Ｐａｒｉｔｙ１は、図示を省略している。
【０１４４】
図１８と同様、時刻Ｔ０〜時刻Ｔ３において、メモリコントローラ１８から各不揮発性
半導体メモリ１に、（ＷＬ０、ＳＵ０）〜（ＷＬ０、ＳＵ３）にライトされるデータが転
送される。この時、メモリコントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０
、ＷＬ０、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ３）、及び
、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１
（Ｐｌａｎｅ１、ＷＬ０、ＳＵ３）を生成し、再現情報記憶部３１８に記憶させる。
【０１４５】
時刻Ｔ４において、各不揮発性半導体メモリ１内における（ＷＬ０、ＳＵ０）データの
書き込みが完了する。すると、（ＷＬ０、ＳＵ０）のデータについては、第２の障害によ
ってデータ書き込みが失敗する可能性がなくなるので、メモリコントローラ１８は、再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ０）と再現情報Ｐａｒｉｔｙ１（Ｐｌ
ａｎｅ１、ＷＬ０、ＳＵ０）から、再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１、ＷＬ０
、ＳＵ０）を生成し、再現情報記憶部３１８に記憶させる。そして、メモリコントローラ
１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ０）と再現情報Ｐａｒｉ
ｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ０）を、再現情報記憶部３１８から削除することが
できる。
【０１４６】
２つの再現情報Ｐａｒｉｔｙ１を削除し、１つの再現情報Ｐａｒｉｔｙ２を記憶させる
ことにより、第１の実施形態に比べ、再現情報記憶部３１８の容量を削減することができ
る。
【０１４７】
同様に、時刻Ｔ５において、各不揮発性半導体メモリ１内における（ＷＬ０、ＳＵ１）
データの書き込みが完了する。すると、（ＷＬ０、ＳＵ１）のデータについては、第２の
障害によってデータ書き込みが失敗する可能性がなくなるので、メモリコントローラ１８
は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ１）と再現情報Ｐａｒｉｔｙ
１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ１）から、再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１
、ＷＬ０、ＳＵ１）を生成し、再現情報記憶部３１８に記憶させる。そして、メモリコン
トローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ１）と再現情報
Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ１）を、再現情報記憶部３１８から削除す
ることができる。
【０１４８】
同様に、時刻Ｔ６〜時刻Ｔ８において、メモリコントローラ１８は、第２の障害の発生
可能性がなくなったＷＬＳＵに対応するＰａｒｉｔｙ１からＰａｒｉｔｙ２を生成し、不
要になったＰａｒｉｔｙ１を再現情報記憶部３１８から削除することができる。
【０１４９】
以上説明した第２の実施形態の半導体記憶装置によれば、２つの再現情報Ｐａｒｉｔｙ
１を削除し、１つの再現情報Ｐａｒｉｔｙ２を生成するので、再現情報記憶部の容量を削
減することができるとともに、半導体記憶装置の信頼性を向上させることができる。
【０１５０】
［第３の実施形態］
第１の実施形態の半導体記憶装置は、生成した再現情報Ｐａｒｉｔｙ１を再現情報記憶
部３１８またはバッファ３０２へ記憶する。これに対し第３の実施形態の半導体記憶装置
は、再現情報Ｐａｒｉｔｙ１をホスト２００内のメモリへ記憶する。
【０１５１】
図２２は、第３の実施形態に係る半導体装置が適用されるメモリシステムの概略構成を
示すブロック図である。図２２において、図９の構成と同一部分は同一符号で示す。尚、
本実施形態の説明において、第１の実施形態と同様の構成および動作については、重複す
る説明を省略する。また、本実施形態における半導体記憶装置１００の構成等は、図１乃
至図８と同様とする。
【０１５２】
本実施形態に係る半導体記憶装置は、第１の実施形態に係る半導体記憶装置と同様の構
成をとり得る。本実施形態に係る半導体記憶装置は、再現情報記憶部３１８を含んでもよ
いし、含まなくてもよい。
【０１５３】
本実施形態に係るホスト１００は、ホストコントローラ４１０と、メインメモリ４２０
と、を含む。ホストコントローラ４１０は、通信インターフェース（ＩＦ）制御部４１２
と、ＣＰＵ（ホストＣＰＵ）４１４と、を含む。ホストコントローラ４１０とメインメモ
リ４２０は、バスを介して相互接続される。
【０１５４】
ホストＣＰＵ４１４は、ホスト１００内のコンポーネントを制御するプロセッサである
。ホストＣＰＵ４１４は、半導体記憶装置１００または他の記憶装置からメインメモリ４
２０にロードされる様々なプログラムを実行する。これらプログラムには、オペレーティ
ングシステム、ファイルシステム、および各種アプリケーションプログラムが含まれる。
【０１５５】
通信ＩＦ制御部４１２は、例えば、オペレーティングシステムやファイルシステムの制
御の下、各種コマンドを半導体記憶装置１００へ送信する。また、通信ＩＦ制御部４１２
は、半導体記憶装置１００から受信したコマンドの解釈や実行などを行う。
【０１５６】
メインメモリ４２０は、例えばＤＲＡＭで構成される。メインメモリ４２０は、ホスト
使用領域４２０Ａと、デバイス使用領域４２０Ｂとを含む。ホスト使用領域４２０Ａは、
ホスト１００がオペレーティングシステムや各種プログラムを実行する際のプログラム展
開領域や当該プログラム展開領域に展開されたプログラムを実行する際のワークエリアと
して使用される。デバイス使用領域４２０Ｂは、半導体記憶装置１００が使用するデータ
のためのキャッシュ領域として使用される。デバイス使用領域４２０Ｂにキャッシュされ
るデータの一例として論物変換テーブル３０８やライトデータがある。通常、デバイス使
用領域４２０Ｂの容量は、半導体記憶装置１００に設けられるバッファ３０２の容量より
も大きい。デバイス使用領域４２０Ｂのサイズ（メモリ容量）は、例えば、ホストコント
ローラ４１０により指定可能である。
【０１５７】
半導体記憶装置１００がデバイス使用領域４２０Ｂに対してリードやライト等のアクセ
スを行う手順としては、様々な手順を利用することができる。メモリコントローラ１８は
、ホストＩＦ制御部３００経由で、デバイス使用領域４２０Ｂにアクセスするためのコマ
ンド（リード／ライト／削除コマンドなど）をホスト１００に送信することができる。
【０１５８】
デバイス使用領域４２０Ｂに対するライト要求は、デバイス使用領域オフセットアドレ
ス、ライトデータ、データ長等を含んでいてもよい。デバイス使用領域オフセットアドレ
スは、アクセスされるべきデバイス使用領域４２０Ｂ内のロケーションの先頭アドレスを
指定するターゲットオフセットアドレスを示す。ホストコントローラ４１０は、メインメ
モリ４２０内のデバイス使用領域４２０Ｂのスタートアドレスを保持していてもよい。デ
バイス使用領域４２０Ｂに対するライト要求を受信すると、ホストコントローラ４１０は
、スタートアドレスにターゲットオフセットアドレスを加えること等によって実際のメモ
リアドレスを求め、デバイス使用領域４２０Ｂに対するライト要求で指定されるライトデ
ータを、このメモリアドレスに対応するロケーションから始まる領域にライトする。
【０１５９】
デバイス使用領域４２０Ｂに対するリード要求は、ターゲットオフセットアドレス、デ
ータ長等を含んでいてもよい。デバイス使用領域４２０Ｂに対するリード要求を受信する
と、ホストコントローラ４１０は、ベースアドレスにデバイス使用領域オフセットアドレ
スを加えること等によって実際のメモリアドレスを求め、このメモリアドレスに対応する
ロケーションからデータをリードし、このリードしたデータを通信ＩＦ制御部４１２経由
で半導体記憶装置１００へ送信する。
【０１６０】
デバイス使用領域４２０Ｂに対する削除要求は、ターゲットオフセットアドレス、デー
タ長等を含んでいてもよい。デバイス使用領域４２０Ｂに対する削除要求を受信すると、
ホストコントローラ４１０は、スタートアドレスにターゲットオフセットアドレスを加え
ること等によって実際のメモリアドレスを求め、このメモリアドレスに対応するロケーシ
ョンから始まる領域であってデバイス使用領域４２０Ｂに対する削除要求で指定されたデ
ータ長に相当するサイズを有するデータを削除し、削除結果を通信ＩＦ制御部４１２経由
で半導体記憶装置１００へ送信する。
【０１６１】
また、デバイス使用領域４２０Ｂは、例えば、ユニファイドメモリ（ＵＭ）エリアによ
って実現され得る。デバイス使用領域４２０ＢがＵＭエリアとして実現されている場合に
は、半導体記憶装置１００は、Ｕｎｉｖｅｒｓａｌ  ｆｌａｓｈ  ｓｔｏｒａｇｅ  ｕｎ
ｉｆｉｅｄ  ｍｅｍｏｒｙ  ｅｘｔｅｎｓｉｏｎの規格に基づいてデバイス使用領域４２
０Ｂに対してリード／ライトを実行することができる。
【０１６２】
デバイス使用領域４２０ＢがＵＭエリアによって実現されている場合には、メモリコン
トローラ１８は、ホストＩＦ制御部３００経由で、デバイス使用領域４２０Ｂにアクセス
するためのコマンドであるＵＭライト要求、ＵＭリード要求、ＵＭ削除要求等をホスト１
００へ送信することによってデバイス使用領域４２０Ｂへアクセスすることができる。
【０１６３】
ＵＭライト要求は、ターゲットＵＭエリアオフセット、ライトデータ、データ長等を含
んでいてもよい。ターゲットＵＭエリアオフセットは、アクセスされるべきデバイス使用
領域４２０Ｂ内のロケーションの先頭アドレスを示すターゲットオフセットアドレスを示
す。ホストコントローラ４１０は、メインメモリ４２０内のデバイス使用領域４２０Ｂの
スタートアドレスであるＵＭベースアドレスを保持していてもよい。ＵＭライト要求を受
信すると、ホストコントローラ４１０は、ＵＭベースアドレスにターゲットオフセットア
ドレスを加えること等によって実際のメモリアドレスを求め、ＵＭライト要求内のライト
データを、このメモリアドレスに対応するロケーションから始まる領域にライトする。
【０１６４】
ＵＭリード要求は、ターゲットＵＭエリアオフセット、データ長等を含んでいてもよい
。ＵＭリード要求を受信すると、ホストコントローラ４１０は、ＵＭベースアドレスにタ
ーゲットオフセットアドレスを加えること等によって実際のメモリアドレスを求め、この
メモリアドレスに対応するロケーションからデータをリードし、このリードしたデータを
通信ＩＦ制御部４１２経由で半導体記憶装置１００へ送信する。
【０１６５】
ＵＭ削除要求は、ターゲットＵＭエリアオフセット、データ長等を含んでいてもよい。
ＵＭ削除要求が受信された時、ホストコントローラ４１０は、ＵＭベースアドレスにター
ゲットオフセットアドレスを加えること等によって実際のメモリアドレスを求め、このメ
モリアドレスに対応するロケーションから始まる領域であってＵＭ削除要求で指定された
データ長に相当するサイズを有する領域に記憶されているデータを削除し、削除結果を通
信ＩＦ制御部４１２経由で半導体記憶装置１００へ送信する。
【０１６６】
次に、不揮発性半導体メモリ１へのデータのライト、再現情報Ｐａｒｉｔｙ１の生成、
再現情報Ｐａｒｉｔｙ１の保持のタイミング、について説明する。
【０１６７】
本実施形態に係る半導体記憶装置では、第１の実施形態に係る半導体記憶装置と同様に
、メモリコントローラ１８は、各ブロック内の（ＷＬ０、ＳＵ０）のＷＬＳＵ用のデータ
を最初にライトし、次に（ＷＬ０、ＳＵ１）のＷＬＳＵ用のデータをライトする。メモリ
コントローラ１８は、これ以降、（ＷＬ０、ＳＵ２）、（ＷＬ０、ＳＵ３）、（ＷＬ１、
ＳＵ０）、（ＷＬ１、ＳＵ１）・・・の順にデータをライトする。
【０１６８】
図２３は、図１８と同様のタイミングにおける不揮発性半導体メモリ１へのライトデー
タの転送と再現情報Ｐａｒｉｔｙ１のデバイス使用領域４２０Ｂへの転送の例を示すシー
ケンス図である。すなわち、図２３は、時刻Ｔ０〜時刻Ｔ３において、メモリコントロー
ラ１８から各不揮発性半導体メモリ１に、（ＷＬ０、ＳＵ０）〜（ＷＬ０、ＳＵ３）にラ
イトされるデータが転送され、時刻Ｔ４〜時刻Ｔ５において、メモリコントローラ１８か
ら各不揮発性半導体メモリ１に、（ＷＬ１、ＳＵ０）〜（ＷＬ１、ＳＵ３）にライトされ
るデータが転送される場合の、不揮発性半導体メモリ１へのライトデータの転送とデバイ
ス使用領域４２０Ｂへの再現情報Ｐａｒｉｔｙ１の転送の処理シーケンスを示している。
【０１６９】
本実施形態に係る半導体記憶装置におけるメモリコントローラ１８による不揮発性半導
体メモリ１へのデータのライトは、第１の実施形態に係る半導体記憶装置におけるメモリ
コントローラ１８による不揮発性半導体メモリ１へのデータのライトと同様の処理である
。
【０１７０】
本実施形態に係る半導体記憶装置における再現情報制御部３１６による再現情報Ｐａｒ
ｉｔｙ１の生成処理は、第１の実施形態に係る半導体記憶装置における再現情報制御部３
１６による再現情報Ｐａｒｉｔｙ１の生成処理と同様である。
【０１７１】
本実施形態に係る半導体記憶装置における再現情報制御部３１６による再現情報Ｐａｒ
ｉｔｙ１の生成タイミングは、第１の実施形態に係る半導体記憶装置における再現情報制
御部３１６による再現情報Ｐａｒｉｔｙ１の生成タイミングと同様である。
【０１７２】
時刻Ｔ０において、メモリコントローラ１８は各不揮発性半導体メモリ１に、（ＷＬ０
、ＳＵ０）、すなわちＷＬＳＵ＃１にライトされるデータを転送する。この時、メモリコ
ントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ０）及び再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ０）を生成し、生成した再現情報Ｐａ
ｒｉｔｙ１を、ホストコントローラ４１０を介して、デバイス使用領域４２０Ｂへ転送、
記憶する。
【０１７３】
時刻Ｔ１において、メモリコントローラ１８は各不揮発性半導体メモリ１に、（ＷＬ０
、ＳＵ１）、すなわちＷＬＳＵ＃２にライトされるデータを転送する。この時、メモリコ
ントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ１）及び再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ１）を生成し、生成した再現情報Ｐａ
ｒｉｔｙ１を、ホストコントローラ４１０を介して、デバイス使用領域４２０Ｂへ転送、
記憶する。
【０１７４】
時刻Ｔ２において、メモリコントローラ１８は各不揮発性半導体メモリ１に、（ＷＬ０
、ＳＵ２）、すなわちＷＬＳＵ＃３にライトされるデータを転送する。この時、メモリコ
ントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ２）及び再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ２）を生成し、生成した再現情報Ｐａ
ｒｉｔｙ１を、ホストコントローラ４１０を介して、デバイス使用領域４２０Ｂへ転送、
記憶する。
【０１７５】
時刻Ｔ３において、メモリコントローラ１８は各不揮発性半導体メモリ１に、（ＷＬ０
、ＳＵ３）、すなわちＷＬＳＵ＃４にライトされるデータを転送する。この時、メモリコ
ントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ３）及び再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ３）を生成し、生成した再現情報Ｐａ
ｒｉｔｙ１を、ホストコントローラ４１０を介して、デバイス使用領域４２０Ｂへ転送、
記憶する。
【０１７６】
同様に、時刻Ｔ４〜時刻Ｔ５において、メモリコントローラ１８から各不揮発性半導体
メモリ１に、（ＷＬ１、ＳＵ０）〜（ＷＬ１、ＳＵ３）にライトされるデータが転送され
る。この時、メモリコントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ
１、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ１、ＳＵ３）、及び、再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ１、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌ
ａｎｅ１、ＷＬ１、ＳＵ３）を生成し、生成した再現情報Ｐａｒｉｔｙ１を、ホストコン
トローラ４１０を介して、デバイス使用領域４２０Ｂへ転送、記憶する。
【０１７７】
時刻Ｔ０〜Ｔ５において、生成した再現情報Ｐａｒｉｔｙ１をデバイス使用領域４２０
Ｂへ転送、記憶する際、デバイス使用領域４２０Ｂに対するライト要求をホスト１００へ
送信することによりデバイス使用領域４２０Ｂの所定の領域へ再現情報Ｐａｒｉｔｙ１を
記憶できる。また、デバイス使用領域４２０ＢがＵＭエリアによって実現されている場合
には、メモリコントローラ１８は、ＵＭライト要求をホスト１００へ送信することにより
、デバイス使用領域４２０Ｂの所定の領域へ再現情報Ｐａｒｉｔｙ１を記憶できる。
【０１７８】
時刻Ｔ６において、各不揮発性半導体メモリ１内におけるＷＬ１のデータの書き込みが
完了する。すると、ＷＬ０のデータについては、第１の障害及び第２の障害によってデー
タが消失する可能性がなくなるので、メモリコントローラ１８は、再現情報Ｐａｒｉｔｙ
１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０
、ＳＵ３）、及び、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ０）〜再現情
報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ３）を、デバイス使用領域４２０Ｂから
削除することができる。
【０１７９】
同様に、時刻Ｔ７において、各不揮発性半導体メモリ１内におけるＷＬ２のデータの書
き込みが完了する。すると、ＷＬ１のデータについても、第１の障害及び第２の障害によ
ってデータが消失する可能性がなくなるので、メモリコントローラ１８は、再現情報Ｐａ
ｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ１、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０
、ＷＬ１、ＳＵ３）、及び、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ１、ＳＵ０）
〜再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ１、ＳＵ３）を、デバイス使用領域４２
０Ｂから削除することができる。
【０１８０】
生成した再現情報Ｐａｒｉｔｙ１をデバイス使用領域４２０Ｂから削除する際、メモリ
コントローラ１８は、デバイス使用領域４２０Ｂに対する削除要求をホスト１００へ送信
することによりデバイス使用領域４２０Ｂの所定の領域から再現情報Ｐａｒｉｔｙ１を削
除できる。また、デバイス使用領域４２０ＢがＵＭエリアによって実現されている場合に
は、メモリコントローラ１８は、ＵＭ削除要求をホスト１００へ送信することにより、デ
バイス使用領域４２０Ｂの所定の領域から再現情報Ｐａｒｉｔｙ１を削除できる。
【０１８１】
また、メモリコントローラ１８が、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、
ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ３）、及び、再現情報
Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌａｎ
ｅ１、ＷＬ０、ＳＵ３）を、デバイス使用領域４２０Ｂから削除するタイミングは、時刻
Ｔ６であってもよいし、時刻Ｔ６以降の任意のタイミングであってもよい。
【０１８２】
同様に、メモリコントローラ１８が、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ１
、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ１、ＳＵ３）、及び、再現情
報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ１、ＳＵ０）〜再現情報Ｐａｒｉｔｙ１（Ｐｌａ
ｎｅ１、ＷＬ１、ＳＵ３）を、デバイス使用領域４２０Ｂから削除するタイミングは、時
刻Ｔ７であってもよいし、時刻Ｔ７以降の任意のタイミングであってもよい。
【０１８３】
次に、再現情報を用いたデータの再現方法について、図１３と同様に、ＷＬＳＵ＃１〜
ＷＬＳＵ＃５のメモリセルに有効なデータが書き込まれた後、ＷＬＳＵ＃６のメモリセル
へのデータの書き込み時に、不揮発性半導体メモリＣｈ０の、Ｐｌａｎｅ０、Ｂｌｏｃｋ
ＡのＷＬ０とＷＬ１がショートしたと仮定した場合を例にとって説明する。この場合、第
１の障害が［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃１］〜［Ｃｈ０、Ｐｌａ
ｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］で発生しうる。
【０１８４】
まず、第１の障害により消失される可能性がある［Ｃｈ０、Ｐｌａｎｅ０、Ｂｌｏｃｋ
Ａ、ＷＬＳＵ＃１］のデータの再現について説明する。
【０１８５】
メモリコントローラ１８は、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］
のデータの書き込みが失敗すると、隣接するワード線（ＷＬ０）に接続される［Ｃｈ０、
Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃１］からデータをリードする。メモリコントロ
ーラ１８は、データをリードした結果、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳ
Ｕ＃１］のデータが正しくリードできない、すなわちデータが消失していることを認識し
うる。
【０１８６】
この時、メモリコントローラ１８は、［Ｃｈ１、Ｐｌａｎｅ０、ＢｌｏｃｋＣ、ＷＬＳ
Ｕ＃１］と、［Ｃｈ２、Ｐｌａｎｅ０、ＢｌｏｃｋＥ、ＷＬＳＵ＃１］と、［Ｃｈ３、Ｐ
ｌａｎｅ０、ＢｌｏｃｋＧ、ＷＬＳＵ＃１］からデータをリードする。さらにメモリコン
トローラ１８は、デバイス使用領域４２０Ｂから再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０
、ＷＬＳＵ＃１）をリードする。リードされた各データ及び再現情報は、例えばバッファ
３０２に格納される。そして、メモリコントローラ１８は、これらのデータ及び再現情報
をＸＯＲ演算することにより、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃１］
のデータを再現することができる。
【０１８７】
再現されたデータは、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃１］ではな
い、別なＷＬＳＵ（例えば［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃９］）に
ライトされる。データがライトされたＷＬＳＵの情報は論物変換テーブル３０８に記録さ
れる。
【０１８８】
メモリコントローラ１８は、同様にして［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬ
ＳＵ＃２］〜［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］のデータを再現す
ることができる。
【０１８９】
次に、第２の障害によりデータの書き込みが失敗する可能性がある［Ｃｈ０、Ｐｌａｎ
ｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃６］のデータの再現について説明する。
【０１９０】
メモリコントローラ１８は、［Ｃｈ０、Ｐｌａｎｅ０、ＢｌｏｃｋＡ、ＷＬＳＵ＃６］
へのデータの書き込みが失敗すると、ドライバ１３を共有する他のプレーンの［Ｃｈ０、
Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃６］からデータをリードする。メモリコントロ
ーラ１８は、データをリードした結果、［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳ
Ｕ＃６］のデータが正しくリードできない、すなわちデータの書き込みが失敗しているこ
とを認識しうる。
【０１９１】
この時、メモリコントローラ１８は、［Ｃｈ１、Ｐｌａｎｅ１、ＢｌｏｃｋＤ、ＷＬＳ
Ｕ＃６］と、［Ｃｈ２、Ｐｌａｎｅ１、ＢｌｏｃｋＦ、ＷＬＳＵ＃６］と、［Ｃｈ３、Ｐ
ｌａｎｅ１、ＢｌｏｃｋＨ、ＷＬＳＵ＃６］からデータをリードする。さらにメモリコン
トローラ１８は、デバイス使用領域４２０Ｂから再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１
、ＷＬＳＵ＃６）をリードする。リードされた各データ及び再現情報は、例えばバッファ
３０２に格納される。そして、メモリコントローラ１８は、これらのデータ及び再現情報
をＸＯＲ演算することにより、［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃６］
のデータを再現することができる。
【０１９２】
再現されたデータは、［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃６］ではな
い、別なＷＬＳＵ（例えば［Ｃｈ０、Ｐｌａｎｅ１、ＢｌｏｃｋＢ、ＷＬＳＵ＃１０］）
にライトされる。データがライトされたＷＬＳＵの情報は論物変換テーブル３０８に記録
される。
【０１９３】
生成した再現情報Ｐａｒｉｔｙ１をデバイス使用領域４２０Ｂからリードする際、メモ
リコントローラ１８は、デバイス使用領域４２０Ｂに対するリード要求をホスト１００へ
送信することによりデバイス使用領域４２０Ｂの所定の領域から再現情報Ｐａｒｉｔｙ１
をリードすることができる。また、デバイス使用領域４２０ＢがＵＭエリアによって実現
されている場合には、メモリコントローラ１８は、ＵＭリード要求をホスト１００へ送信
することにより、デバイス使用領域４２０Ｂの所定の領域から再現情報Ｐａｒｉｔｙ１を
リードすることができる。
【０１９４】
本実施形態に係る半導体記憶装置では、第１の実施形態に係る半導体記憶装置における
再現情報Ｐａｒｉｔｙ１の生成処理と同様に、再現情報は、異なるチャネルの不揮発性半
導体メモリ１の各ＷＬＳＵにライトされるデータを基に生成されなくてもよい。すなわち
、不揮発性半導体メモリ１の同一のチャネルのＷＬＳＵにライトされるデータであっても
、これらが第１の障害、及び、第２の障害の影響を受けないワード線に属するＷＬＳＵで
あればよい。また、第１の実施形態に係る半導体記憶装置における再現情報Ｐａｒｉｔｙ
１の生成処理と同様に、再現情報を生成するため演算の種類は排他的論理和に限られない
。さらに、再現情報は、各半導体不揮発性メモリ１にライトされるデータそのものでもよ
い。
【０１９５】
図２３に示すシーケンス図では、メモリコントローラ１８は、再現情報Ｐａｒｉｔｙ１
をホスト２００内のデバイス使用領域４２０Ｂへ記憶しているが、再現情報Ｐａｒｉｔｙ
１の一部をメモリコントローラ１８の内蔵メモリやバッファ３０２へ記憶し、再現情報Ｐ
ａｒｉｔｙ１の残りをホスト２００内のデバイス使用領域４２０Ｂへ記憶するようにして
もよい。また、メモリコントローラ１８は、再現情報Ｐａｒｉｔｙ１をホスト２００内の
デバイス使用領域４２０Ｂへ記憶するものの、再現情報Ｐａｒｉｔｙ１の一部については
メモリコントローラ１８の内蔵メモリやバッファ３０２へ記憶するようにしてもよい。再
現情報Ｐａｒｉｔｙ１のうちどのデータをメモリコントローラ１８の内蔵メモリやバッフ
ァ３０２へ記憶するかについては、メモリコントローラ１８が任意に決めることができる
。例えば、メモリコントローラ１８は、ＳＵ０〜ＳＵ３のうち所定のＳＵについての再現
情報Ｐａｒｉｔｙ１をメモリコントローラ１８の内蔵メモリやバッファ３０２へ記憶する
ようにしてもよい。
【０１９６】
次に、データの書き込みが失敗した時の、データの再現手順について説明する。図２４
は、本実施形態に係る半導体記憶装置において不揮発性半導体メモリ１へのデータの書き
込みが失敗した場合のメモリコントローラ１８によるデータの再現手順のフローチャート
である。図２４において、図１７の構成と同一部分は同一符号で示す。
【０１９７】
あるＷＬＳＵのメモリセルへのデータの書き込みが失敗すると（Ｓ１００）、メモリコ
ントローラ１８は、他のチャネルの不揮発性半導体メモリ１からデータをリードし、ホス
トコントローラ４１０を介して、デバイス使用領域４２０Ｂから再現情報Ｐａｒｉｔｙ１
をリードする（Ｓ２００）。
【０１９８】
次に、メモリコントローラ１８は、リードされたデータ及び再現情報を用いて書き込み
が失敗したデータを再現し、再現したデータを、書き込みが失敗したＷＬＳＵとは別なＷ
ＬＳＵにライトする（Ｓ１０１）。
【０１９９】
次にメモリコントローラ１８は、データの書き込みが失敗したメモリセルが接続されて
いるワード線に属する他のＷＬＳＵ、及び、これと隣接するワード線が属するＷＬＳＵか
らデータをリードする（Ｓ１０２）。リードしたデータにエラーがある場合（Ｓ１０３：
Ｙｅｓ）、すなわち第１の障害によりデータが消失している場合、メモリコントローラ１
８は当該ＷＬＳＵのデータを再現し、再現したデータを別なＷＬＳＵにライトする（Ｓ１
０４）。
【０２００】
次にメモリコントローラ１８は、データの書き込みが失敗したメモリセルが属するＷＬ
ＳＵに対応する他のプレーンのＷＬＳＵからデータをリードする（Ｓ１０５）。リードし
たデータにエラーがある場合（Ｓ１０６：Ｙｅｓ）、すなわち第２の障害によりデータの
書き込みに失敗している場合、メモリコントローラ１８は当該ＷＬＳＵのデータを再現し
、再現したデータを別なＷＬＳＵにライトする（Ｓ１０７）。
【０２０１】
なお、Ｓ１０２、Ｓ１０３、Ｓ１０５、Ｓ１０６の各ステップは省略してもよい。すな
わち、メモリコントローラ１８は、データの消失の有無、及び、データ書き込みの失敗の
有無にかかわらず、データを再現してもよい。また、メモリコントローラ１８は、データ
の消失又はデータ書き込みの失敗が発生したＷＬＳＵのメモリセルが物理的に破壊されて
いないと判断した場合には、Ｓ１０１、Ｓ１０４、Ｓ１０７の各ステップでは、再現され
たデータを同一のＷＬＳＵにライトしてもよい。
【０２０２】
以上説明した第３の実施形態の半導体記憶装置によれば、第１の実施形態の半導体記憶
装置と同様に、データの消失やデータ書き込みの失敗が発生した場合に、データを再現す
ることができるので、半導体記憶装置の信頼性を向上させることができる。
【０２０３】
また、第３の実施形態の半導体記憶装置によれば、再現情報Ｐａｒｉｔｙ１を半導体記
憶装置ではなくホストのメモリへ記憶させることにより、半導体記憶装置に記憶するデー
タ量を削減することができる。
【０２０４】
［第４の実施形態］
第２の実施形態の半導体記憶装置は、生成した再現情報Ｐａｒｉｔｙ２を再現情報記憶
部３１８またはバッファ３０２へ記憶する。これに対し第４の実施形態の半導体記憶装置
は、再現情報Ｐａｒｉｔｙ２をホスト２００内のメモリへ記憶する。
【０２０５】
本実施形態の説明において、第３の実施形態と同様の構成および動作については、重複
する説明を省略する。
【０２０６】
本実施形態に係る半導体記憶装置は、第３の実施形態に係る半導体記憶装置と同様の構
成をとり得る。また、本実施形態に係る半導体装置が適用されるメモリシステムは、第３
の実施形態に係る半導体装置が適用されるメモリシステムと同様の構成をとり得る。
【０２０７】
次に、不揮発性半導体メモリ１へのデータのライト、再現情報Ｐａｒｉｔｙ２の生成、
再現情報Ｐａｒｉｔｙ２の保持のタイミング、について説明する。
【０２０８】
本実施形態に係る半導体記憶装置では、第２の実施形態に係る半導体記憶装置と同様に
、メモリコントローラ１８は、各ブロック内の（ＷＬ０、ＳＵ０）のＷＬＳＵ用のデータ
を最初にライトし、次に（ＷＬ０、ＳＵ１）のＷＬＳＵ用のデータをライトする。メモリ
コントローラ１８は、これ以降、（ＷＬ０、ＳＵ２）、（ＷＬ０、ＳＵ３）、（ＷＬ１、
ＳＵ０）、（ＷＬ１、ＳＵ１）・・・の順にデータをライトする。
【０２０９】
図２５は、図２１と同様のタイミングにおける不揮発性半導体メモリ１のブロック内の
（ＷＬ０、ＳＵ０）のＷＬＳＵ用のデータ、（ＷＬ０、ＳＵ１）のＷＬＳＵ用のデータ、
（ＷＬ０、ＳＵ２）のＷＬＳＵ用のデータ、（ＷＬ０、ＳＵ３）のＷＬＳＵ用のデータへ
のライトデータの転送、再現情報Ｐａｒｉｔｙ１及び再現情報Ｐａｒｉｔｙ２のデバイス
使用領域４２０Ｂへの転送の例を示すシーケンス図である。すなわち、図２５は、時刻Ｔ
０〜時刻Ｔ３において、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ０）〜再
現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ３）が生成、転送され、時刻Ｔ４〜
時刻Ｔ７において再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１、ＷＬ０、ＳＵ０）〜再現
情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１、ＷＬ０、ＳＵ３）が生成、転送される場合の、
不揮発性半導体メモリ１へのライトデータの転送、再現情報Ｐａｒｉｔｙ１の転送、再現
情報Ｐａｒｉｔｙ２の転送についての処理シーケンスを示している。
【０２１０】
本実施形態に係る半導体記憶装置におけるメモリコントローラ１８による不揮発性半導
体メモリ１へのデータのライトは、第２の実施形態に係る半導体記憶装置におけるメモリ
コントローラ１８による不揮発性半導体メモリ１へのデータのライトと同様の処理である
。
【０２１１】
本実施形態に係る半導体記憶装置における再現情報制御部３１６による再現情報Ｐａｒ
ｉｔｙ１の生成処理は、第２の実施形態に係る半導体記憶装置における再現情報制御部３
１６による再現情報Ｐａｒｉｔｙ１の生成処理と同様である。
【０２１２】
本実施形態に係る半導体記憶装置における再現情報制御部３１６による再現情報Ｐａｒ
ｉｔｙ１の生成タイミングは、第２の実施形態に係る半導体記憶装置における再現情報制
御部３１６による再現情報Ｐａｒｉｔｙ１の生成タイミングと同様である。
【０２１３】
本実施形態に係る半導体記憶装置における再現情報制御部３１６による再現情報Ｐａｒ
ｉｔｙ２の生成処理は、第２の実施形態に係る半導体記憶装置における再現情報制御部３
１６による再現情報Ｐａｒｉｔｙ２の生成処理と同様である。
【０２１４】
本実施形態に係る半導体記憶装置における再現情報制御部３１６による再現情報Ｐａｒ
ｉｔｙ２の生成タイミングは、第２の実施形態に係る半導体記憶装置における再現情報制
御部３１６による再現情報Ｐａｒｉｔｙ２の生成タイミングと同様である。
【０２１５】
時刻Ｔ０において、メモリコントローラ１８は各不揮発性半導体メモリ１に、（ＷＬ０
、ＳＵ０）、すなわちＷＬＳＵ＃１にライトされるデータを転送する。この時、メモリコ
ントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ０）及び再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ０）を生成し、生成した再現情報Ｐａ
ｒｉｔｙ１を、ホストコントローラ４１０を介して、デバイス使用領域４２０Ｂへ転送、
記憶する。
【０２１６】
時刻Ｔ１において、メモリコントローラ１８は各不揮発性半導体メモリ１に、（ＷＬ０
、ＳＵ１）、すなわちＷＬＳＵ＃２にライトされるデータを転送する。この時、メモリコ
ントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ１）及び再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ１）を生成し、生成した再現情報Ｐａ
ｒｉｔｙ１を、ホストコントローラ４１０を介して、デバイス使用領域４２０Ｂへ転送、
記憶する。
【０２１７】
時刻Ｔ２において、メモリコントローラ１８は各不揮発性半導体メモリ１に、（ＷＬ０
、ＳＵ２）、すなわちＷＬＳＵ＃３にライトされるデータを転送する。この時、メモリコ
ントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ２）及び再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ２）を生成し、生成した再現情報Ｐａ
ｒｉｔｙ１を、ホストコントローラ４１０を介して、デバイス使用領域４２０Ｂへ転送、
記憶する。
【０２１８】
時刻Ｔ３において、メモリコントローラ１８は各不揮発性半導体メモリ１に、（ＷＬ０
、ＳＵ３）、すなわちＷＬＳＵ＃４にライトされるデータを転送する。この時、メモリコ
ントローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ３）及び再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ３）を生成し、生成した再現情報Ｐａ
ｒｉｔｙ１を、ホストコントローラ４１０を介して、デバイス使用領域４２０Ｂへ転送、
記憶する。
【０２１９】
時刻Ｔ４において、各不揮発性半導体メモリ１内における（ＷＬ０、ＳＵ０）データの
書き込みが完了する。すると、（ＷＬ０、ＳＵ０）のデータについては、第２の障害によ
ってデータ書き込みが失敗する可能性がなくなるので、メモリコントローラ１８は、再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ０）と再現情報Ｐａｒｉｔｙ１（Ｐｌ
ａｎｅ１、ＷＬ０、ＳＵ０）から、再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１、ＷＬ０
、ＳＵ０）を生成し、デバイス使用領域４２０Ｂへ転送、記憶する。そして、メモリコン
トローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ０）と再現情報
Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ０）を、デバイス使用領域４２０Ｂから削
除することができる。
【０２２０】
時刻Ｔ５において、各不揮発性半導体メモリ１内における（ＷＬ０、ＳＵ１）データの
書き込みが完了する。すると、（ＷＬ０、ＳＵ１）のデータについては、第２の障害によ
ってデータ書き込みが失敗する可能性がなくなるので、メモリコントローラ１８は、再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ１）と再現情報Ｐａｒｉｔｙ１（Ｐｌ
ａｎｅ１、ＷＬ０、ＳＵ１）から、再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１、ＷＬ０
、ＳＵ１）を生成し、デバイス使用領域４２０Ｂへ転送、記憶する。そして、メモリコン
トローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ１）と再現情報
Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ１）を、デバイス使用領域４２０Ｂから削
除することができる。
【０２２１】
時刻Ｔ６において、各不揮発性半導体メモリ１内における（ＷＬ０、ＳＵ２）データの
書き込みが完了する。すると、（ＷＬ０、ＳＵ２）のデータについては、第２の障害によ
ってデータ書き込みが失敗する可能性がなくなるので、メモリコントローラ１８は、再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ２）と再現情報Ｐａｒｉｔｙ１（Ｐｌ
ａｎｅ１、ＷＬ０、ＳＵ２）から、再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１、ＷＬ０
、ＳＵ２）を生成し、デバイス使用領域４２０Ｂへ転送、記憶する。そして、メモリコン
トローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ２）と再現情報
Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ２）を、デバイス使用領域４２０Ｂから削
除することができる。
【０２２２】
時刻Ｔ７において、各不揮発性半導体メモリ１内における（ＷＬ０、ＳＵ３）データの
書き込みが完了する。すると、（ＷＬ０、ＳＵ３）のデータについては、第２の障害によ
ってデータ書き込みが失敗する可能性がなくなるので、メモリコントローラ１８は、再現
情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ３）と再現情報Ｐａｒｉｔｙ１（Ｐｌ
ａｎｅ１、ＷＬ０、ＳＵ３）から、再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１、ＷＬ０
、ＳＵ３）を生成し、デバイス使用領域４２０Ｂへ転送、記憶する。そして、メモリコン
トローラ１８は、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ３）と再現情報
Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ３）を、デバイス使用領域４２０Ｂから削
除することができる。
【０２２３】
時刻Ｔ８において、各不揮発性半導体メモリ１内におけるＷＬ１のデータの書き込みが
完了する。すると、ＷＬ０のデータについては、第１の障害によってデータが消失する可
能性がなくなるので、メモリコントローラ１８は、再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ
０＋１、ＷＬ０、ＳＵ０）〜再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１、ＷＬ０、ＳＵ
３）を、デバイス使用領域４２０Ｂから削除することができる。
【０２２４】
メモリコントローラ１８が、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０、ＳＵ０
）、及び、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ０）を、デバイス使用
領域４２０Ｂから削除するタイミングは、時刻Ｔ４であってもよいし、時刻Ｔ４以降の任
意のタイミングであってもよい。
【０２２５】
同様に、メモリコントローラ１８が、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０
、ＳＵ１）、及び、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ１）を、デバ
イス使用領域４２０Ｂから削除するタイミングは、時刻Ｔ５であってもよいし、時刻Ｔ５
以降の任意のタイミングであってもよい。
【０２２６】
同様に、メモリコントローラ１８が、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０
、ＳＵ２）、及び、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ２）を、デバ
イス使用領域４２０Ｂから削除するタイミングは、時刻Ｔ６であってもよいし、時刻Ｔ６
以降の任意のタイミングであってもよい。
【０２２７】
同様に、メモリコントローラ１８が、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ０、ＷＬ０
、ＳＵ３）、及び、再現情報Ｐａｒｉｔｙ１（Ｐｌａｎｅ１、ＷＬ０、ＳＵ３）を、デバ
イス使用領域４２０Ｂから削除するタイミングは、時刻Ｔ７であってもよいし、時刻Ｔ７
以降の任意のタイミングであってもよい。
【０２２８】
メモリコントローラ１８が、再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１、ＷＬ１、Ｓ
Ｕ０）〜再現情報Ｐａｒｉｔｙ２（Ｐｌａｎｅ０＋１、ＷＬ１、ＳＵ３）を、デバイス使
用領域４２０Ｂから削除するタイミングは、時刻Ｔ８であってもよいし、時刻Ｔ８以降の
任意のタイミングであってもよい。
【０２２９】
図２５に示すシーケンス図では、メモリコントローラ１８は、再現情報Ｐａｒｉｔｙ１
と再現情報Ｐａｒｉｔｙ２とをホスト２００内のデバイス使用領域４２０Ｂへ記憶してい
るが、再現情報Ｐａｒｉｔｙ１をホスト２００内のデバイス使用領域４２０Ｂではなくメ
モリコントローラ１８の内蔵メモリやバッファ３０２へ記憶し、再現情報Ｐａｒｉｔｙ２
をホスト２００内のデバイス使用領域４２０Ｂへ記憶するようにしてもよい。メモリコン
トローラ１８の内蔵メモリやバッファ３０２からデータをリードする際のレイテンシより
もホスト２００内のデバイス使用領域４２０Ｂからデータをリードする際のレイテンシの
方が長いため、再現情報Ｐａｒｉｔｙ１をデバイス使用領域４２０Ｂへ記憶する場合に比
べて、不揮発性半導体メモリ１への書き込みが失敗した場合における再現情報Ｐａｒｉｔ
ｙ１を用いたデータの再現に要する時間を短縮することが出来る。
【０２３０】
また、図２５に示すシーケンス図では、メモリコントローラ１８は、再現情報Ｐａｒｉ
ｔｙ２をホスト２００内のデバイス使用領域４２０Ｂへ記憶しているが、再現情報Ｐａｒ
ｉｔｙ２の一部をメモリコントローラ１８の内蔵メモリやバッファ３０２へ記憶し、再現
情報Ｐａｒｉｔｙ２の残りをホスト２００内のデバイス使用領域４２０Ｂへ記憶するよう
にしてもよい。また、メモリコントローラ１８は、再現情報Ｐａｒｉｔｙ２をホスト２０
０内のデバイス使用領域４２０Ｂへ記憶するものの、再現情報Ｐａｒｉｔｙ２の一部につ
いてはメモリコントローラ１８の内蔵メモリやバッファ３０２へも記憶するようにしても
よい。再現情報Ｐａｒｉｔｙ２のうちどれをメモリコントローラ１８の内蔵メモリやバッ
ファ３０２へ記憶するかについては、メモリコントローラ１８が任意に決定できる。例え
ば、メモリコントローラ１８は、ＳＵ０〜ＳＵ３のうち所定のＳＵに対する再現情報Ｐａ
ｒｉｔｙ２をメモリコントローラ１８の内蔵メモリやバッファ３０２へ記憶するようにし
てもよい。
【０２３１】
以上説明した第４の実施形態の半導体記憶装置によれば、２つの再現情報Ｐａｒｉｔｙ
１を削除し、１つの再現情報Ｐａｒｉｔｙ２を記憶させることにより、第３の実施形態に
係る半導体記憶装置と比べ、半導体記憶装置に接続されるホストのメモリに記憶する再現
情報のサイズを削減することができるとともに、半導体記憶装置の信頼性を向上させるこ
とができる。
【０２３２】
以上説明した少なくとも１つの実施形態の半導体記憶装置によれば、ワード線間でショ
ートが発生し、データの消失やデータ書き込みの失敗が発生した際に、データを再現する
ことができるので、半導体記憶装置の信頼性を向上させることができる。
【０２３３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
【符号の説明】
【０２３４】
１…不揮発性半導体メモリ、２…メモリセルアレイ、３…センスアンプ、４…ページバッ
ファ、５…ロウデコーダ、１３…ＣＧドライバ、１４…電圧発生回路、１５…シーケンサ
、１８…メモリコントローラ、１００…半導体記憶装置、２００…ホスト、３００…ホス
トインターフェース制御部、３０２…バッファ、３０４…バッファ制御部、３０６…メモ
リライト制御部、３０８…論物変換テーブル、３１０…ＣＰＵ、３１２…メモリインター
フェース制御部、３１４…インターリーブ制御部、３１６…再現情報制御部、３１８…再
現情報記憶部、４１０…ホストコントローラ、４１２…通信インターフェース制御部、４
１４…ホストＣＰＵ、４２０…メインメモリ 
【図１】
2018055673.tif 000003
【図２】
2018055673.tif 000004
【図３】
2018055673.tif 000005
【図４】
2018055673.tif 000006
【図５】
2018055673.tif 000007
【図６ａ】
2018055673.tif 000008
【図６ｂ】
2018055673.tif 000009
【図７】
2018055673.tif 000010
【図８】
2018055673.tif 000011
【図９】
2018055673.tif 000012
【図１０】
2018055673.tif 000013
【図１１】
2018055673.tif 000014
【図１２】
2018055673.tif 000015
【図１３】
2018055673.tif 000016
【図１４】
2018055673.tif 000017
【図１５】
2018055673.tif 000018
【図１６】
2018055673.tif 000019
【図１７】
2018055673.tif 000020
【図１８】
2018055673.tif 000021
【図１９】
2018055673.tif 000022
【図２０】
2018055673.tif 000023
【図２１】
2018055673.tif 000024
【図２２】
2018055673.tif 000025
【図２３】
2018055673.tif 000026
【図２４】
2018055673.tif 000027
【図２５】
2018055673.tif 000028