(57)【要約】【課題】複数のスイッチング素子が駆動することを抑制することができる電源選択回路を提供する。【解決手段】電源選択回路２０は、液体にエネルギーを付与して液体を吐出させる駆動素子１１ｂに接続され、且つ異なる電圧ＶＤＤ２−１〜ＶＤＤ２−７を有する複数の電源回路１２１〜１２７にそれぞれ接続された複数の第１スイッチング素子３１と、単一の電源回路を選択するための選択信号が入力されており、複数の電源回路１２１〜１２７のうち、入力された選択信号に対応したいずれか一つの電源回路を選択する選択回路２１とを備える。選択回路２１は、第１スイッチング素子３１を介して駆動素子１１ｂと、選択した電源回路とを導通させる。【選択図】図６
2018047605.tif 000002
【特許請求の範囲】
【請求項１】
液体にエネルギーを付与して液体を吐出させる駆動素子に接続され、且つ異なる電圧を有する複数の電源にそれぞれ接続された複数の第１スイッチング素子と、
単一の前記電源を選択するための選択信号が入力されており、前記複数の電源のうち、入力された前記選択信号に対応したいずれか一つの電源を選択する選択回路と
を備え、
前記選択回路は、前記第１スイッチング素子を介して前記駆動素子と、選択した前記電源とを導通させる
電源選択回路。
【請求項２】
前記選択信号は、一又は複数のビットによって構成されたデジタル信号であり、
前記選択回路には、前記デジタル信号によって示される複数の情報それぞれと前記複数の電源それぞれとの対応関係が一対一で設定されており、
前記選択回路は、前記対応関係に基づいて、いずれか一つの前記電源と前記駆動素子とを導通させる
請求項１に記載の電源選択回路。
【請求項３】
前記選択回路は前記第１スイッチング素子に接続されており、
前記選択回路に前記選択信号が入力された場合、前記選択信号に対応する電源に接続されたいずれか一つの前記第１スイッチング素子に、前記第１スイッチング素子を駆動する駆動信号を出力し、
前記駆動信号が入力された前記第１スイッチング素子は、前記駆動素子と前記選択信号に対応する電源とを導通させる
請求項１又は２に記載の電源選択回路。
【請求項４】
前記駆動素子によって吐出された液体で印刷を開始する前に、いずれか一つの電源を前記選択回路は選択する請求項１から３のいずれか一つに記載の電源選択回路。
【請求項５】
前記選択回路は印刷中に前記電源を変更しない
請求項４に記載の電源選択回路。
【請求項６】
複数の前記駆動素子を備えており、
前記複数の電源の電圧は、前記複数の駆動素子それぞれの駆動によって吐出される液体の量を均一化するために異なる電圧に設定されている
請求項１から５のいずれか一つに記載の電源選択回路。
【請求項７】
複数の前記駆動素子と、
複数の前記駆動素子にそれぞれ対応する複数の前記選択回路と
を備え、
前記選択信号はいずれか一つの前記駆動素子に対応しており、
前記選択回路は入力された前記選択信号に対応する前記駆動素子と、前記選択信号に対応するいずれか一つの前記電源とを導通させる
請求項１から６のいずれか一つに記載の電源選択回路。
【請求項８】
前記選択信号は、前記電源の不選択に対応した信号を含み、
前記電源の不選択に対応した信号が入力された場合、前記選択回路は、前記駆動素子と前記電源とを導通させない
請求項１から７のいずれか一つに記載の電源選択回路。
【請求項９】
前記選択回路は、前記電源の電圧よりも低い電圧で駆動する
請求項１から８のいずれか一つに記載の電源選択回路。
【請求項１０】
前記選択回路及び前記第１スイッチング素子の間に電圧レベルを変更するレベルシフタが設けられていない
請求項１から９のいずれか一つに記載の電源選択回路。
【請求項１１】
前記選択信号を受信し、前記選択回路の駆動電圧よりも低い電圧で駆動する受信回路を備え、
該受信回路及び前記選択回路の間に前記レベルシフタが介装されている
請求項１０に記載の電源選択回路。
【請求項１２】
前記第１スイッチング素子と前記駆動素子との間に電流逆流防止素子が設けられている
請求項１から１１のいずれか一つに記載の電源選択回路。
【請求項１３】
前記電流逆流防止素子はダイオードを有する
請求項１２に記載の電源選択回路。
【請求項１４】
最高電圧を有する前記電源を除く他の前記電源に接続された各第１スイッチング素子と前記駆動素子との間にそれぞれ前記電流逆流防止素子が設けられている
請求項１２又は１３に記載の電源選択回路。
【請求項１５】
前記駆動素子と基準電圧の配線とに接続された第２スイッチング素子を備え、
前記第２スイッチング素子には、液体を吐出させるためのパルス信号が入力され、
前記第２スイッチング素子は、入力されたパルス信号に基づいて、前記駆動素子と前記基準電圧の配線とを導通させる
請求項１から１４のいずれか一つに記載の電源選択回路。
【請求項１６】
前記電源の電圧は基準電圧よりも高い
請求項１５に記載の電源選択回路。
【請求項１７】
前記電源の電圧は基準電圧よりも低い
請求項１５に記載の電源選択回路。
【請求項１８】
前記選択回路から前記第２スイッチング素子を駆動させる信号は出力されず、前記選択回路からは前記第１スイッチング素子を駆動させる信号が出力される
請求項１６又は１７に記載の電源選択回路。
【請求項１９】
前記第２スイッチング素子の一方の端子が、前記複数の第１スイッチング素子が接続された前記駆動素子の端子に接続されており、
前記第２スイッチング素子の他方の端子が基準電圧の配線に接続されている
請求項１６から１８のいずれか一つに記載の電源選択回路。
【請求項２０】
前記選択回路において、選択された前記電源を変更する場合、前記電源を変更する前に、前記第２スイッチング素子を駆動させる
請求項１５から１９のいずれか一つに記載の電源選択回路。
【請求項２１】
前記基準電圧の配線はグランドに接続されている
請求項１５から２０のいずれか一つに記載の電源選択回路。
【請求項２２】
前記第１スイッチング素子はＭＯＳトランジスタである
請求項１から２１に記載の電源選択回路。
【請求項２３】
前記第２スイッチング素子はＭＯＳトランジスタである
請求項１から２２に記載の電源選択回路。
【請求項２４】
液体にエネルギーを付与して液体を吐出させる駆動素子に接続され、且つ異なる電圧を有する複数の電源と、
前記複数の電源にそれぞれ接続された複数の第１スイッチング素子と、
該第１スイッチング素子の駆動を制御する制御回路と、
該制御回路から単一の前記電源を選択するための選択信号が入力されており、前記複数の電源のうち、入力された前記選択信号に対応したいずれか一つの電源を選択する選択回路と
を備え、
前記選択回路は、前記第１スイッチング素子を介して前記駆動素子と、選択した前記電源とを導通させる
回路。
【請求項２５】
液体にエネルギーを付与して液体を吐出させる駆動素子と、
前記駆動素子に接続され、且つ異なる電圧を有する複数の電源と、
前記複数の電源にそれぞれ接続された複数の第１スイッチング素子と、
該第１スイッチング素子の駆動を制御する制御回路と、
前記制御回路から単一の前記電源を選択するための選択信号が入力されており、前記複数の電源のうち、入力された前記選択信号に対応したいずれか一つの電源を選択する選択回路と
を備え、
前記選択回路は、前記第１スイッチング素子を介して前記駆動素子と、選択した前記電源とを導通させる
ヘッドモジュール。
【請求項２６】
液体にエネルギーを付与して液体を吐出させる駆動素子と、
前記駆動素子に接続され、且つ異なる電圧を有する複数の電源と、
前記複数の電源にそれぞれ接続された複数の第１スイッチング素子と、
該第１スイッチング素子の駆動を制御する制御回路と、
前記制御回路から単一の前記電源を選択するための選択信号が入力されており、前記複数の電源のうち、入力された前記選択信号に対応したいずれか一つの電源を選択する選択回路と
を備え、
前記選択回路は、前記第１スイッチング素子を介して前記駆動素子と、選択した前記電源とを導通させる
印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液体を吐出させる駆動素子に接続された複数の電源からいずれかの電源を選択する電源選択回路、回路、ヘッドモジュール、及び印刷装置に関する。
【背景技術】
【０００２】
従来、複数の記録要素群それぞれについて、電圧情報を記憶し、複数の記録要素群からいずれかの記録要素群を選択する記録要素制御回路が提案されている。記録要素制御回路は、選択された記録要素群に関する電圧情報を参照し、該電圧情報に基づいて、記録要素群の印字特性に対応した適正な電圧を生成し、記録要素群に供給する（特許文献１参照）。
【０００３】
また液体を吐出する駆動素子を有するインクジェットヘッドが従来提案されている。仮に、異なる電圧を有する複数の電源と、各電源に接続された複数のスイッチング素子とをインクジェットヘッドに設けた場合、複数のスイッチング素子を駆動素子に接続し、いずれか一つのスイッチング素子を選択することによって、駆動素子の吐出特性に対応した適切な電圧を有するいずれかの電源と駆動素子とを接続させることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公昭６４−７５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、スイッチング素子を選択する信号にノイズ、例えば、電圧が瞬間的に上昇するノイズ又は電圧が瞬間的に降下するノイズが付加された場合、複数のスイッチング素子が駆動することがある。複数のスイッチング素子が駆動した場合、駆動素子に蓄積された電荷が電源に向けて移動する、即ち電流が逆流することがある。電流が逆流した場合、スイッチング素子が破壊されるおそれがある。
【０００６】
本発明は斯かる事情に鑑みてなされたものであり、複数のスイッチング素子が駆動することを抑制することができる電源選択回路、回路、ヘッドモジュール、及び印刷装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る電源選択回路は、液体にエネルギーを付与して液体を吐出させる駆動素子に接続され、且つ異なる電圧を有する複数の電源にそれぞれ接続された複数の第１スイッチング素子と、単一の前記電源を選択するための選択信号が入力されており、前記複数の電源のうち、入力された前記選択信号に対応したいずれか一つの電源を選択する選択回路とを備え、前記選択回路は、前記第１スイッチング素子を介して前記駆動素子と、選択した前記電源とを導通させる。
【０００８】
本発明に係る回路は、液体にエネルギーを付与して液体を吐出させる駆動素子に接続され、且つ異なる電圧を有する複数の電源と、前記複数の電源にそれぞれ接続された複数の第１スイッチング素子と、該第１スイッチング素子の駆動を制御する制御回路と、該制御回路から単一の前記電源を選択するための選択信号が入力されており、前記複数の電源のうち、入力された前記選択信号に対応したいずれか一つの電源を選択する選択回路とを備え、前記選択回路は、前記第１スイッチング素子を介して前記駆動素子と、選択した前記電源とを導通させる。
【０００９】
本発明に係るヘッドモジュールは、液体にエネルギーを付与して液体を吐出させる駆動素子と、前記駆動素子に接続され、且つ異なる電圧を有する複数の電源と、前記複数の電源にそれぞれ接続された複数の第１スイッチング素子と、該第１スイッチング素子の駆動を制御する制御回路と、前記制御回路から単一の前記電源を選択するための選択信号が入力されており、前記複数の電源のうち、入力された前記選択信号に対応したいずれか一つの電源を選択する選択回路とを備え、前記選択回路は、前記第１スイッチング素子を介して前記駆動素子と、選択した前記電源とを導通させる。
【００１０】
本発明に係る印刷装置は、液体にエネルギーを付与して液体を吐出させる駆動素子と、前記駆動素子に接続され、且つ異なる電圧を有する複数の電源と、前記複数の電源にそれぞれ接続された複数の第１スイッチング素子と、該第１スイッチング素子の駆動を制御する制御回路と、前記制御回路から単一の前記電源を選択するための選択信号が入力されており、前記複数の電源のうち、入力された前記選択信号に対応したいずれか一つの電源を選択する選択回路とを備え、前記選択回路は、前記第１スイッチング素子を介して前記駆動素子と、選択した前記電源とを導通させる。
【発明の効果】
【００１１】
本発明に係る電源選択回路、回路、ヘッドモジュール及び印刷装置にあっては、選択回路には、単一の電源を選択するための選択信号が入力されている。選択信号にノイズが付加されたとしても、前記選択信号は、依然として単一の電源を選択するための一意の情報であり、複数の電源を示すことはない。また入力された選択信号に対応したいずれか一つの電源を、選択回路は選択し、選択した単一の電源に接続された単一の第１スイッチング素子を駆動させる。そのため、複数の第１スイッチング素子が駆動することを抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る印刷装置１を略示する平面図である。
【図２】図１に示すＩＩ−ＩＩ線を切断線とした略示断面図である。
【図３】インクジェットヘッド４の底面図である。
【図４】制御装置７及びヘッドユニット１１の接続を略示するブロック図である。
【図５】電源回路１２１〜１２７付近の第２制御基板７２の構成を略示するブロック図である。
【図６】電源選択回路２０を示す回路図である。
【図７】各ノズル１１ａを識別するノズルアドレスと、一定電圧を圧電体１１ｂ１、１１ｂ２に印加した場合に、ノズルアドレスに対応した各ノズル１１ａから吐出される液適（インク）速度との関係を示すグラフである。
【図８】ノズルアドレス、ランク及び駆動電圧の対応関係を示す第１テーブルの一例を示す概念図である。
【図９】選択回路２１に記憶されたテーブルの一例を示す概念図である。
【図１０】実施の形態２に係る電源選択回路２０Ａを示す回路図である。
【図１１】実施の形態３に係る電源選択回路２０Ｂを示す回路図である。
【図１２】実施の形態４に係る電源選択回路２０Ｃを示す回路図である。
【発明を実施するための形態】
【００１３】
（実施の形態１）
以下実施の形態１に係る印刷装置を図面に基づいて説明する。
【００１４】
図１において、記録用紙１００の搬送方向下流側を印刷装置１の前方、搬送方向上流側を印刷装置１の後方と定義する。また、記録用紙１００が搬送される面（図１の紙面と平行な面）と平行で、且つ、前記搬送方向と直交する用紙幅方向を、印刷装置１の左右方向と定義する。尚、図１の左側が印刷装置１の左方、図１の右側が印刷装置１の右方である。さらに、記録用紙１００の搬送面と直交する方向（図１の紙面に直交する方向）を、印刷装置１の上下方向と定義する。図１において、表側が上方、裏側が下方である。以下では、前後左右上下を適宜使用して説明する。
【００１５】
図１に示すように、印刷装置１は、筐体２と、プラテン３と、四つのインクジェットヘッド４と、二つの搬送ローラ５、６と、制御装置７とを備える。
【００１６】
プラテン３は筐体２内に平置きされている。プラテン３の上面には、記録用紙１００が設けられる。四つのインクジェットヘッド４は、プラテン３の上方にて前後方向に並設されている。二つの搬送ローラ５、６は、プラテン３に対して後側と前側にそれぞれ配置されている。二つの搬送ローラ５、６は、図示しないモータによってそれぞれ駆動され、プラテン３上の記録用紙１００を前方へ搬送する。
【００１７】
制御装置７は、複数のＦＰＧＡ(Field Programmable Gate Array)、ＲＯＭ(Read Only Memory)、ＲＡＭ(Random Access Memory)、不揮発性メモリ（例えばＥＥＰＲＯＭ(Electrically Erasable Programmable Read-Only Memory)）を備える。尚、ＦＰＧＡ、ＲＯＭ、ＲＡＭ、不揮発性メモリの図示を省略する。また制御装置７は、ＰＣ等の外部装置９とデータ通信可能に接続されており、外部装置９から送信された印刷データに基づいて、印刷装置１の各部を制御する。
【００１８】
例えば制御装置７は、搬送ローラ５、６を駆動するモータを制御して、搬送ローラ５、６に記録用紙１００を搬送方向に搬送させつつ、インクジェットヘッド４を制御して記録用紙１００に向けて液体（本実施例においてはインク）を吐出させる。これにより、記録用紙１００に画像が印刷される。
【００１９】
筐体２には、複数のヘッド保持部８が取り付けられている。複数のヘッド保持部８は、プラテン３の上方で、且つ、二つの搬送ローラ５、６の間の位置において、前後に並設されている。ヘッド保持部８によって、インクジェットヘッド４がそれぞれ保持される。
【００２０】
四つのインクジェットヘッド４は、それぞれ、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の４色のインクを吐出するものである。各インクジェットヘッド４には、図示しないインクタンクから、対応する色のインクが供給される。
【００２１】
図２及び図３に示すように、各インクジェットヘッド４は、用紙幅方向に長い矩形板状のホルダ１０と、該ホルダ１０に取り付けられた複数のヘッドユニット１１とを備えている。複数のヘッドユニット１１は左右方向に並設されており、且つ前後二列に並んでいる。
【００２２】
各ヘッドユニット１１の下面には、インクを吐出する複数のノズル１１ａが形成されている。ヘッドユニット１１は駆動素子１１ｂを備え、駆動素子１１ｂは二つの圧電体１１ｂ１、１１ｂ２を有する（図６参照）。各ヘッドユニット１１の複数のノズル１１ａは左右方向に沿って並設されている。
【００２３】
圧電体１１ｂ１、１１ｂ２はインクを貯留する貯留室（図示略）の壁の一部を構成し、該貯留室の底面にノズル１１ａが設けられている。圧電体１１ｂ１、１１ｂ２の駆動によってノズル１１ａから液体が吐出される。フレキシブル基板（図示略）を介して、ヘッドユニット１１と制御装置７とが接続されている。
【００２４】
図１及び図２に示すように、複数のリザーバ１２が複数のヘッドユニット１１それぞれの上方に設けられている。なお図３では、リザーバ１２の図示を省略した。
【００２５】
リザーバ１２は、インクタンク（図示略）にチューブ１６を介して接続されており、インクタンクから供給されたインクが一時的に貯留される。リザーバ１２の下部は複数のヘッドユニット１１に接続されており、リザーバ１２から各ヘッドユニット１１にインクが供給される。なおヘッドユニット１１をシリアルヘッドとして構成し、用紙幅方向に移動させてもよい。
【００２６】
図４に示すように、制御装置７は、第１制御基板７１と複数の第２制御基板７２とを備える。第１制御基板７１にはＦＰＧＡ７１ａが設けられている。一つの第２制御基板７２には一つのＦＰＧＡ７２ａが設けられている。ＦＰＧＡ７１ａは、複数のＦＰＧＡ７２ａにそれぞれ接続されており、複数のＦＰＧＡ７２ａの駆動を制御する。複数の第２制御基板７２、即ち複数のＦＰＧＡ７２ａは複数のヘッドユニット１１にそれぞれ対応しており、ＦＰＧＡ７２ａの数はヘッドユニット１１と同じである。複数のＦＰＧＡ７２ａ及び複数のヘッドユニット１１はそれぞれ接続されている。ＦＰＧＡ７１ａ及びＦＰＧＡ７２ａは、ビットストリーム情報を記憶したＲＯＭ（図示略）及びメモリとしてのＲＡＭ（図示略）に接続されている。第２制御基板７２とヘッドユニット１１はヘッドモジュール１１０を構成する。
【００２７】
ヘッドユニット１１は基板１１ｃを備えており、基板１１ｃには、着脱可能なコネクタ１１ｄ、不揮発性メモリ１１ｅ及びドライバＩＣ１１ｆが実装されている。ヘッドユニット１１は、コネクタ１１ｄを介して、取り外し可能に第２制御基板７２に接続されている。ドライバＩＣ１１ｆは、後述するスイッチング回路２７を備える。
【００２８】
図５に示すように、第２制御基板７２にはＤ／Ａ(Digital/Analog)コンバータ１２０が設けられている。また第２制御基板７２には複数の電源回路、例えば第１電源回路１２１〜第７電源回路１２７が設けられている。なお電源回路は電源に対応する。第１電源回路１２１〜第７電源回路１２７は、ＦＥＴ及び抵抗等を有し、出力電圧を変更することができる。これらの第１電源回路１２１〜第７電源回路１２７としては、例えばスイッチング方式のＤＣ／ＤＣコンバータを用いてもよい。ＦＰＧＡ７２ａはＤ／Ａコンバータ１２０を介して、第１電源回路１２１〜第７電源回路１２７に、出力電圧を設定する信号を出力する。
【００２９】
第１電源回路１２１〜第７電源回路１２７は、スイッチング回路２７を介して、駆動素子１１ｂに接続されている。スイッチング回路２７は、複数の駆動素子１１ｂそれぞれを第１電源回路１２１〜第７電源回路１２７のいずれかに接続させる。第１電源回路１２１〜第５電源回路１２５は、通常使用する通常電源回路である。第６電源回路１２６は、通常電源回路または予備電源回路になる場合もあり、第７電源回路１２７は特別仕様の電源回路である。第７電源回路１２７は、例えば、一番高い駆動電圧のランクに使用されるか、駆動素子のＶＣＯＭ用電源電圧として併用されるか、又はインクを吐出し難い駆動素子１１ｂに対して使用されるか、ＰＭＯＳトランジスタ３１のＨＶＤＤ（ハイサイド側バックゲート電圧）として使用される。
【００３０】
ＨＶＤＤ端子は、ハイサイド側のＰＭＯＳトランジスタの寄生ダイオードに、ＰＭＯＳトランジスタ３１のソース端子３１ａよりも高い電圧がドレイン端子３１ｂに印加された場合においても電流が流れないように第１電源回路１２１〜第６電源回路１２６よりも高い出力電圧の第７電源回路１２７に接続されている。
【００３１】
図６に示すように、制御装置７は、複数の電源回路１２１〜１２７からいずれか一つの電源回路を選択し、選択した電源回路の電圧で駆動素子１１ｂを駆動する電源選択回路２０を備える。
【００３２】
印刷装置１は複数の電源選択回路２０を備えており、複数の電源選択回路２０は、複数の駆動素子１１ｂにそれぞれ対応している。複数の駆動素子１１ｂは、それぞれ吐出特性を有する。複数の電源の電圧は、複数の駆動素子１１ｂそれぞれの駆動によって吐出される液体の量を均一化するために、各駆動素子１１ｂの吐出特性に応じた異なる電圧に設定されている。
【００３３】
ノズル１１ａのランクについて説明する。なおノズル１１ａそれぞれと駆動素子１１ｂそれぞれとは対応している。各ノズル１１ａを識別するノズルアドレスと、一定電圧を圧電体１１ｂ１、１１ｂ２に印加した場合に、ノズルアドレスに対応した各ノズル１１ａから吐出される液適（インク）速度との関係は、例えば、図７のグラフによって示される。ノズルアドレスは、例えば１６８０ある。
【００３４】
図７に示すように、例えば、液適速度に関し、五つの速度幅を設定し、速度幅をそれぞれランクＡ〜ランクＥに対応させる。なおランクＡが最も高速な速度幅に対応し、ランクＥが最も低速な速度幅に対応する。各ノズル１１ａの液適速度に応じ、各ノズルアドレスに対応させてランクＡ〜ランクＥを不揮発性メモリ１１ｅに記憶する。ここでは一例として液滴速度を挙げているが、液滴吐出量でも同様の考え方を用いることができる。
【００３５】
インクの吐出し易さの度合において、ランクＡに該当するノズル１１ａ（駆動素子１１ｂ）は最も吐出しやすく、ランクＥに該当するノズル１１ａ（駆動素子１１ｂ）は最も吐出し難い。従って、それぞれのノズル１１ａにおける液適速度又は液適吐出量を平均化するためには、ランクＡに該当する駆動素子１１ｂに最も低い電圧を印加し、ランクＥに該当する駆動素子１１ｂに最も高い電圧を印加する。
【００３６】
第１テーブルが、例えばヘッドユニット１１の不揮発性メモリ１１ｅに記憶されている（図８参照）。図８において、ノズルアドレスの欄は、各ノズル１１ａ（駆動素子１１ｂ）に対応したノズルアドレスを示す。ランクの欄は、ノズル１１ａに対応したランクＡ〜Ｅのいずれかを示し、また駆動電圧の欄は、ランクに対応した駆動素子１１ｂを駆動する電圧を示す。駆動電圧は、具体的には、ＶＤＤ２−１〜ＶＤＤ２−７がある。なお図７に示す関係に基づいて、各ノズルアドレスに各ランクが割り当てられている。
【００３７】
駆動素子１１ｂの圧電体１１ｂ１、１１ｂ２は、例えばピエゾ素子によって構成されており、電圧を印加することによって駆動する。圧電体１１ｂ１、１１ｂ２は、電源選択回路２０において、キャパシタとして機能する。なお駆動素子１１ｂは単数の圧電体のみを備えてもよい。
【００３８】
電源選択回路２０は、選択回路２１、複数のレベルシフタ２２、波形出力回路２３、レベルシフタ２４、抵抗２５、ＣＭＯＳ回路３０等を備える。ＦＰＧＡ７２ａは選択回路２１に選択信号を送信する。レベルシフタ２２、２４は入力された信号の電圧レベル、より高い電圧レベルに変更し、変更後の電圧レベルで信号を出力する。ＣＭＯＳ回路３０は、複数のＰＭＯＳ回路、例えば第１ＰＭＯＳ(P-type Metal-Oxide-Semiconductor)トランジスタ３１（１）〜第７ＰＭＯＳトランジスタ３１（７）と、ＮＭＯＳ(N-type Metal-Oxide-Semiconductor)トランジスタ３２とを備える。
【００３９】
以下、区別する必要がない場合、第１ＰＭＯＳトランジスタ３１（１）〜第７ＰＭＯＳトランジスタ３１（７）を単にＰＭＯＳトランジスタ３１と称する。なおＰＭＯＳトランジスタ３１は第１スイッチング素子に対応し、ＮＭＯＳトランジスタ３２は第２スイッチング素子に対応する。
【００４０】
前述したように印刷装置１は、例えば第１電源回路１２１〜第７電源回路１２７を備える。第７電源回路１２７は、例えば、ノズル１１ａからインクが吐出されない場合に使用される不吐出補正用の電源である。第１電源回路１２１〜第７電源回路１２７と、第１ＰＭＯＳトランジスタ３１（１）〜第７ＰＭＯＳトランジスタ３１（７）のソース端子３１ａとは、それぞれ第１電源線２４１〜第７電源線２４７を介して接続されている。
【００４１】
第１電源線２４１〜第７電源線２４７が供給する電圧、すなわち第１電源回路１２１〜第７電源回路１２７の電圧は、それぞれＶＤＤ２−１〜ＶＤＤ２−７である。各電圧の値は、ＶＤＤ２−１＜ＶＤＤ２−２＜・・・＜ＶＤＤ２−６＜ＶＤＤ２−７となっている。
【００４２】
複数のレベルシフタ２２は、第１ＰＭＯＳトランジスタ３１（１）〜第７ＰＭＯＳトランジスタ３１（７）にそれぞれ対応している。ＰＭＯＳトランジスタ３１のゲート端子３１ｃはレベルシフタ２２に接続されている。ＮＭＯＳトランジスタ３２のゲート端子３２ｃはレベルシフタ２４に接続されている。ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のドレイン端子３１ｂ、３２ｂは相互に接続され、抵抗２５の一端に接続されている。抵抗２５は、圧電体１１ｂ１、１１ｂ２を駆動するために設けられており、波形の立上り及び立下り部分を調整する。またＦＰＧＡ７２ａが外部からの高い電圧又は電流によって破壊されることを防止するために設けられている。
【００４３】
ＮＭＯＳトランジスタ３２のソース端子３２ａは配線２６に接続されている。配線２６の電圧ＶＳＳ２、換言すれば基準電圧は、例えばグランド電位となっている。なお電圧ＶＳＳ２は、いずれの電源の電圧ＶＤＤ２−１〜ＶＤＤ２−７よりも低い。一方の圧電体１１ｂ２の一端は配線２６に接続されており、圧電体１１ｂ２の他端は、抵抗２５の他端及び他方の圧電体１１ｂ１の一端に接続されている。他方の圧電体１１ｂ１の他端は第７電源線２４７に接続されている。
【００４４】
波形出力回路２３から、駆動素子１１ｂを駆動するパルス信号が、選択回路２１及びレベルシフタ２４それぞれに出力される。パルス信号の波形によって、ノズル１１ａから吐出される液適の大きさ又は体積が定まる。例えば、制御装置７は、外部装置９からの指令等に基づいて、予め記憶された複数のパルス信号の波形パターンからいずれかの波形パターンを選択する。複数の波形パターンは、液適の大きさ又は体積が「大」、「中」及び「小」であることをそれぞれ示す。「大」、「中」、「小」の波形パターンは、パルス幅を変えることで、実現される。レベルシフタ２４からＮＭＯＳトランジスタ３２に駆動信号が出力される。
【００４５】
選択回路２１には、複数の電源回路１２１〜１２７の中からいずれか一つの電源回路を選択するための選択信号が入力される。選択信号は、例えば１又は複数のビットによって構成されたデジタル信号である。選択回路２１はメモリ（図示略）を備え、該メモリにはテーブルが記憶されている。テーブルは、前記デジタル信号によって示される複数の情報それぞれと複数の電源それぞれとの対応関係を一対一で示す。なおメモリに代えて、論理回路を使用してもよい。
【００４６】
図９に示すように、選択回路２１にはテーブルが記憶されている。例えば選択信号は３ビットで構成される。図９において、「Ｐ０」、「Ｐ１」、「Ｐ２」はそれぞれビット番号０、１、２の位を示し、「電源回路」の欄における「１」〜「７」は、３ビットの各選択信号に対応した第１電源回路１２１〜第７電源回路１２７をそれぞれ示す。また「電源回路」の欄における「不選択」は、いずれの電源回路も選択しないことを示す。
【００４７】
「００１」〜「１１１」の７個の選択信号は、電源回路１２１〜電源回路１２７の７個の電源回路にそれぞれ対応する。「００１」〜「１１１」の７個の選択信号は第１電源回路１２１〜第７電源回路１２７に一対一で対応する。
【００４８】
選択信号「０００」は電源回路１２１〜１２７の不選択を示す信号（以下、不選択信号という）であり、不選択信号は通常の印刷処理においては使用されず、例えば故障解析する場合であって、電源回路１２１〜１２７に故障の原因があるか否かを確認するときに使用される。不選択信号が選択回路２１に入力された場合、選択回路２１は、駆動素子１１ｂと全ての電源回路１２１〜１２７とを導通させない。
【００４９】
以下、選択信号「００１」〜「１１１」のいずれかが選択回路２１に入力される場合について説明する。選択回路２１はテーブルを参照し、入力された選択信号が示す電源回路１２１〜１２７に対応したいずれか一つのＰＭＯＳトランジスタ３１のゲート端子に、レベルシフタ２２を介して駆動信号を出力する。
【００５０】
例えば、選択信号「００１」が選択回路２１に入力された場合、選択回路２１は第１ＰＭＯＳトランジスタ３１（１）に駆動信号を出力する。選択信号「００１」に対応した電源回路は第１電源回路１２１である。第１ＰＭＯＳトランジスタ３１（１）は第１電源線２４１に接続され、第１電源線２４１は第１電源回路１２１の電圧ＶＤＤ２−１を供給する。すなわち、選択回路２１は、選択信号に基づいて、いずれか一つの電源回路を選択する。
【００５１】
「Ｌ」の出力信号が、ＦＰＧＡ７２ａから波形出力回路２３を介してＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のゲート端子３１ｃ、３２ｃに入力された場合、ＰＭＯＳトランジスタ３１は導通し、圧電体１１ｂ２は充電され、１１ｂ１は放電される。「Ｈ」の出力信号が、ＦＰＧＡ７２ａからＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のゲート端子３１ｃ、３２ｃに入力された場合、ＮＭＯＳトランジスタ３２は導通し、圧電体１１ｂ２は放電され、１１ｂ１は充電される。
【００５２】
圧電体１１ｂ１、１１ｂ２が充電及び放電することによって、圧電体１１ｂ１、１１ｂ２は変形し、ノズル１１ａからインクが吐出する。このとき、波形出力回路２３から出力されたパルス信号の波形、例えば液適の大きさ又は体積が「大」、「中」及び「小」であることをそれぞれ示す波形パターンに基づいて、所定量のインクが吐出される。
【００５３】
上述したように、選択回路２１からＮＭＯＳトランジスタ３２を駆動させる信号は出力されず、選択回路２１からはＰＭＯＳトランジスタ３１を駆動させる信号が出力される。
【００５４】
換言すれば、選択回路２１に、ＰＭＯＳトランジスタ３１の駆動を制御するための構成は設けるものの、ＮＭＯＳトランジスタ３２の駆動を制御するための構成は設けない。そのため、選択回路２１の大型化を抑制し、ひいては電源選択回路２０の大型化を抑制することができる。
【００５５】
なお選択回路２１及び波形出力回路２３には、電圧ＶＤＤ１が供給されており、レベルシフタ２２、２４には電圧ＶＤＤ２−７が供給されている。電圧ＶＤＤ１は電圧ＶＤＤ２−１よりも低い、すなわち、いずれの電源の電圧よりも低い。
【００５６】
実施の形態１においては、選択回路２１には、単一の電源回路を選択するための選択信号が入力されている。選択信号にノイズが付加されたとしても、選択信号は、依然として単一の電源回路を選択するための一意の情報であり、複数の電源回路を示すことはない。また入力された選択信号に対応したいずれか一つの電源回路を、選択回路２１は選択し、選択した単一の電源回路に接続された単一のＰＭＯＳトランジスタ３１を駆動させる。そのため、複数のＰＭＯＳトランジスタ３１が駆動することを抑制することができる。
【００５７】
また選択信号はデジタル信号であり、デジタル信号の情報「Ｐ０Ｐ１Ｐ２」それぞれと、複数の電源回路１２１〜１２７それぞれとは一対一で対応しているので、外乱、例えばノイズによって、デジタル信号に変更が生じても、変更後のデジタル信号は単一の電源回路に対応する。例えば、３ビットのデジタル信号「００１」が第１電源回路１２１に対応し、「０１１」が第３電源回路１２３に対応している場合に、「００１」にノイズが混入し、「０１１」に変更されたとしても、変更後の「０１１」は第３電源回路１２３、すなわち、単一の電源回路にのみ対応した一意の情報である。そのため、選択回路２１は、単一の電源回路のみと駆動素子１１ｂとを導通させることができる。換言すれば、外乱によって選択信号に変更が生じたとしても、複数の電源回路１２１〜１２７と単数の駆動素子１１ｂとの導通を回避することができる。
【００５８】
選択回路２１とＰＭＯＳトランジスタ３１を接続することによって、選択回路２１からＰＭＯＳトランジスタ３１に駆動信号を出力する。選択回路２１において、いずれか一つの電源回路に対応した選択信号に基づいて駆動信号が生成され、いずれか一つのＰＭＯＳトランジスタ３１に出力されている。そのため、ＰＭＯＳトランジスタ３１は、選択信号に対応するいずれか一つの電源回路と駆動素子１１ｂとを導通させることができる。
【００５９】
また印刷を開始する前に、電源回路を選択することによって、印刷制御が複雑になることを防止する。
【００６０】
また印刷開始前に選択した電源回路を印刷中には変更しないので、電源選択回路２０を含む印刷装置１は、印刷と選択の両方を同時制御する必要がない。すなわち、印刷装置１の負荷が過大になることを防止することができる。
【００６１】
電源選択回路２０は印刷を開始する前に、いずれかの電源回路を選択する。また印刷開始前に選択した電源回路を、印刷中に変更しない。
【００６２】
複数の駆動素子１１ｂは、それぞれ吐出特性を有する。複数の電源回路１２１〜１２７の電圧ＶＤＤ２−１〜ＶＤＤ２−７は、複数の駆動素子１１ｂそれぞれの駆動によって吐出されるインクの量を均一化するために、各駆動素子１１ｂの吐出特性に応じた異なる電圧に設定されている。各駆動素子１１ｂに、吐出特性に応じた電圧を供給することによって、いずれの駆動素子１１ｂからも所望の吐出量を吐出させることができる。
【００６３】
また複数の駆動素子１１ｂと、複数の電源選択回路２０（換言すれば複数の選択回路２１）とがそれぞれ対応している。各選択回路２１は、入力された選択信号に対応するいずれか一つの駆動素子１１ｂと、選択信号に対応するいずれか一つの電源回路とを導通させる。そのため、駆動素子１１ｂが複数設けられている場合であっても、複数のＰＭＯＳトランジスタ３１が駆動することを抑制することができる。
【００６４】
例えば故障解析を行う場合、電源回路１２１〜１２７に原因があるか否かを調べるために、選択信号として、電源回路１２１〜１２７を選択しない不選択信号が選択回路２１に入力される。不選択信号が選択回路２１に入力された場合、選択回路２１は駆動素子１１ｂと電源回路１２１〜１２７とを導通させない。電源選択回路２０は、電源回路１２１〜１２７を選択しない場合にも対応することができる。
【００６５】
基本的に電源選択回路２０の上流側は低電圧で駆動し、下流側は高電圧で駆動する仕様になっている。選択回路２１を上流側に配置することで、低電圧で駆動することができる。単純に高電圧だった駆動電圧を低電圧にしたわけではなく、基本的な電源構成を利用して、選択回路２１を上流側に配置することによって、選択回路２１を電圧ＶＤＤ１、すなわち電源回路１２１〜１２７の電圧ＶＤＤ２−１〜ＶＤＤ２−７よりも低い電圧で駆動することができる。選択回路２１を低電圧で駆動させることによって、高電圧で駆動させる場合に比べて、高電圧に耐える大型の部品を使用する必要がなくなり、選択回路２１を小型化することができる。
【００６６】
またＮＭＯＳトランジスタ３２には、液体を吐出させるためのパルス信号、例えば、吐出される液適の大きさ又は体積に対応するパルス信号が入力される。ＮＭＯＳトランジスタ３２は、入力されたパルス信号に基づいて、所定の頻度で駆動素子１１ｂと基準電圧ＶＳＳ２の配線２６との導通及び非導通を繰り返し、所望の量の液体が吐出される。
【００６７】
従来、高電位を生成するための回路と、低電位を生成するための回路とを有する複数のパルス生成回路が印刷装置に設けられていた。異なる値の高電位を生成すべく、パルス生成回路は複数設けられていた。パルス生成回路毎に、低電位を生成するための回路を設ける必要があったため、パルス生成回路の増加に応じて、低電位を生成するための回路も増加し、複数のパルス生成回路全体が大型化していた。
実施の形態１にあっては、複数の電源回路１２１〜１２７に接続された駆動素子１１ｂに、基準電圧ＶＳＳ２の端子（グランド）に接続したＮＭＯＳトランジスタ３２を接続させている。ＮＭＯＳトランジスタ３２を駆動させることによって、駆動素子１１ｂに印加される電圧が電源電圧ＶＤＤ２−１〜ＶＤＤ２−７から基準電圧ＶＳＳ２に切り替わり、パルスが生成される。そのため、低電位を生成するための回路を複数設ける必要が無くなり、パルスを生成するための回路全体が小型化される。
【００６８】
また配線２６をグランド端子とし、基準電圧ＶＳＳ２をグランドにしている。パルスを生成するための回路を設ける場合に、グランド電圧以外の電圧を基準電圧ＶＳＳ２とした場合、グランド電圧以外の電圧を生成する回路を設ける必要があるが、基準電圧ＶＳＳ２をグランドにすることによって、そのような回路を設ける必要は無くなる。
【００６９】
また複数の電源回路１２１〜１２７に接続されるスイッチング素子が、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２で構成されているので、電源選択回路２０の小型化できる。
【００７０】
（実施の形態２）
以下実施の形態２に係る電源選択回路２０Ａを図面に基づいて説明する。実施の形態２に係る電源選択回路２０Ａの構成のうち、実施の形態１と同様な構成については同じ符号を付し、その詳細な説明を省略する。実施の形態２においては、選択回路２１は実施の形態１と異なり、電圧ＶＤＤ２−７で駆動する。
【００７１】
図１０に示すように、電源選択回路２０Ａは指令を受信する受信回路３７を備える。受信回路３７は電圧ＶＤＤ１で駆動する。選択回路２１は電圧ＶＤＤ２−７で駆動する。すなわち、受信回路３７は選択回路２１よりも低い電圧で駆動する。
【００７２】
受信回路３７と選択回路２１との間に複数のレベルシフタ２２が設けられている。受信回路３７は、ＦＰＧＡ７２ａからの指令を受信する。受信回路３７は前記指令に基づいて信号が複数のレベルシフタ２２それぞれに入力され、選択回路２１に入力される。複数のレベルシフタ２２は、第１ＰＭＯＳトランジスタ３１（１）〜第ｎＰＭＯＳトランジスタ３１（７）に対応する。選択回路２１は、ＦＰＧＡ７２ａから選択信号が入力される。
【００７３】
レベルシフタ２２は入力された信号の電圧レベルをより高い電圧レベルに変更し、変更後の電圧レベルで信号を出力する。選択回路２１は、ＦＰＧＡ７２ａから入力された選択信号が示す電源回路１２１〜１２７に対応したＰＭＯＳトランジスタ３１に駆動信号を出力する。
【００７４】
ＰＭＯＳトランジスタ３１と選択回路２１との間に、レベルシフタ２２等を設けた場合、レベルシフタ２２等にノイズが混入するおそれがある。実施の形態２に係る電源選択回路２０Ｂにあっては、ＰＭＯＳトランジスタ３１と選択回路２１との間に、レベルシフタ２２等を設けていないので、ＰＭＯＳトランジスタ３１と選択回路２１との間にノイズが混入することを抑制することができる。
【００７５】
またＰＭＯＳトランジスタ３１は、電源電圧付近の電圧によってその導通が制御される。選択回路２１の駆動電圧を電源電圧よりも低くした場合、選択回路２１の駆動電圧では、ＰＭＯＳトランジスタ３１の導通を制御することが難しいので、ＰＭＯＳトランジスタ３１と選択回路２１との間に、レベルシフタ２２等の構成が設ける必要がある。実施の形態２においては、選択回路２１の駆動電圧を高電圧、例えば電源電圧ＶＤＤ２−７にすることによって、ＰＭＯＳトランジスタ３１と選択回路２１との間に、レベルシフタ２２等を設ける必要がなくなる。そのため、選択回路２１とＰＭＯＳトランジスタ３１との間にノイズが混入することを抑制することができる。
【００７６】
（実施の形態３）
以下実施の形態３に係る電源選択回路２０Ｂを図面に基づいて説明する。実施の形態３に係る電源選択回路２０Ｂの構成のうち、実施の形態１又は２と同様な構成については同じ符号を付し、その詳細な説明を省略する。実施の形態３は、実施の形態１又は２と異なり、ダイオード２８を備える。
【００７７】
図１１に示すように、電源選択回路２０Ｂは、電流逆流防止素子としての複数のダイオード２８を備える。複数のダイオード２８は、第１ＰＭＯＳトランジスタ３１（１）〜第６ＰＭＯＳトランジスタ３１（６）それぞれのドレイン端子３１ｂと、抵抗２５との間に設けられている。
【００７８】
ダイオード２８の順方向はＰＭＯＳトランジスタ３１から抵抗２５に向かう方向である。第７ＰＭＯＳトランジスタ３１（７）のドレイン端子３１ｂと抵抗２５との間には、ダイオード２８は設けられていない。換言すれば、最高電圧ＶＤＤ２−７を有する電源回路１２７に接続されたＰＭＯＳトランジスタ３１と駆動素子１１ｂとの間には、ダイオード２８は設けられていない。
【００７９】
実施の形態３に係る印刷装置１にあっては、電流逆流素子、例えばダイオード２８を設けることによって、例えば、誤動作によって二つのＰＭＯＳトランジスタ３１が駆動した場合に、相対的に低い電圧を有する電源に接続されたＰＭＯＳトランジスタ３１に電流が逆流することを防止することができる。
【００８０】
誤動作によって二つのＰＭＯＳトランジスタ３１が駆動しても、最高電圧ＶＤＤ２−７を有する第７電源回路１２７に接続されたＰＭＯＳトランジスタ３１には、電流は逆流しない。なぜなら、二つのＰＭＯＳトランジスタ３１に最高電圧ＶＤＤ２−７を有する電源回路１２７に接続されたＰＭＯＳトランジスタ３１が含まれている場合には、最高電圧ＶＤＤ２−７を有する電源回路１２７から最高電圧ＶＤＤ２−７よりも低い電圧ＶＤＤ２−１〜ＶＤＤ２−６を有する電源回路１２１〜１２６に電流が逆流するからである。そのため、最高電圧ＶＤＤ２−７を有する第７電源回路１２７に接続された第７ＰＭＯＳトランジスタ３１（７）と駆動素子１１ｂとの間には、ダイオード２８を設けない。一方、他の電源回路１２１〜１２６に接続された第１ＰＭＯＳトランジスタ３１（１）〜第６ＰＭＯＳトランジスタ３１（６）と駆動素子１１ｂとの間には、ダイオード２８を設ける。これにより、ダイオード２８の削減及び電流の逆流防止を両立させることができる。
【００８１】
またＰＭＯＳトランジスタ３１が接続された駆動素子１１ｂの端子に、ＮＭＯＳトランジスタ３２のドレイン端子を接続し、ＮＭＯＳトランジスタ３２のソース端子を配線２６（基準電圧ＶＳＳ２の端子）に接続することによって、電源電圧ＶＤＤ２−１〜ＶＤＤ２−７から基準電圧ＶＳＳ２へ駆動素子１１ｂの印加電圧を切り替えて、パルスを生成することができる。すなわち、電源電圧ＶＤＤ２−１〜ＶＤＤ２−７が基準電圧ＶＳＳ２よりも高いので、低電位を生成するための回路を複数設けることなく、パルスを生成することができる。
【００８２】
（実施の形態４）
以下実施の形態４に係る電源選択回路２０Ｃを図面に基づいて説明する。実施の形態４に係る電源選択回路２０Ｃの構成のうち、実施の形態１〜３と同様な構成については同じ符号を付し、その詳細な説明を省略する。
【００８３】
図１２に示すように、実施の形態４においては、実施の形態１〜３と異なり、第１電源線２４１〜第７電源線２４７が供給する電圧、すなわち第１電源〜第７電源の電圧ＶＤＤ２−１〜ＶＤＤ２−７の値は、ＶＤＤ２−１＞ＶＤＤ２−２＞・・・＞ＶＤＤ２−６＞ＶＤＤ２−７となっている。
【００８４】
基準電圧ＶＳＳ２は、いずれの電源の電圧ＶＤＤ２−１〜ＶＤＤ２−７よりも高い。また電圧ＶＤＤ１は電圧ＶＤＤ２−１よりも高い、すなわち、いずれの電源の電圧よりも低い。駆動素子１１ｂは圧電体１１ｂ１のみ備える。なお駆動素子１１ｂは複数の圧電体を備えてもよい。
【００８５】
実施の形態４にあっては、複数の電源回路１２１〜１２７に接続された駆動素子１１ｂに、基準電圧ＶＳＳ２の配線２６に接続したＮＭＯＳトランジスタ３２が接続されている。ＮＭＯＳトランジスタ３２を駆動させることによって、駆動素子１１ｂに印加される電圧が電源回路１２１〜１２７の電圧ＶＤＤ２−１〜ＶＤＤ２−７から基準電圧ＶＳＳ２に切り替わり、パルスが生成される。そのため、高電位を生成するための回路を複数設けることなく、パルスを生成することができる。また高電位を生成するための回路を複数設ける必要が無く、高電位を生成するための回路を複数設ける場合に比べて、パルスを生成するための回路全体が小型化される。
【００８６】
（実施の形態５）
以下実施の形態５に係る印刷装置１を説明する。実施の形態５に係る印刷装置１の構成のうち、実施の形態１〜４と同様な構成については同じ符号を付し、その詳細な説明を省略する。
【００８７】
印刷装置１は選択回路２１にて選択された電源回路を変更することができる。選択回路２１にて選択された電源回路を変更する場合、印刷装置１は、電源回路を変更する前に、ＮＭＯＳトランジスタ３２を所定時間駆動させて、ＮＭＯＳトランジスタ３２を所定時間導通させる。ＮＭＯＳトランジスタ３２の導通によって、駆動素子１１ｂに蓄積された電荷は基準電圧ＶＳＳ２の配線２６に放出される。駆動素子１１ｂに蓄積された電荷を放出した後、選択回路２１は電源回路を変更する。
【００８８】
電源回路を変更する前に駆動素子１１ｂに蓄積された電荷を放出しているので、電源回路を変更した場合に、電圧が瞬間的に上昇するノイズ又は電圧が瞬間的に降下するノイズが付加され、誤動作によって二つのＰＭＯＳトランジスタ３１が駆動し、駆動素子１１ｂに蓄積された電荷が相対的に低い電圧を有する電源回路に向けて移動すること、即ち電流の逆流を防止することができる。
【００８９】
なお基準電圧ＶＳＳ２をグランド電位に設定することによって、駆動素子１１ｂに蓄積された電荷がより確実に放出される。
【００９０】
本実施形態の複数の電源回路１２１〜１２７は、本発明の複数の電源の一例である。本実施形態のＰＭＯＳトランジスタ３１は、本発明の第１スイッチング素子の一例である。本実施形態のダイオード２８は、本発明の電流逆流防止素子の一例である。本実施形態のＮＭＯＳトランジスタ３２は、本発明の第２スイッチング素子の一例である。本実施形態のＦＰＧＡ７２ａは、本発明の制御回路の一例である。
【００９１】
今回開示した実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。各実施例にて記載されている技術的特徴は互いに組み合わせることができ、本発明の範囲は、特許請求の範囲内での全ての変更及び特許請求の範囲と均等の範囲が含まれることが意図される。
【符号の説明】
【００９２】
１  印刷装置
１１ａ  ノズル
１１ｂ  駆動素子
１１ｂ１、１１ｂ２  圧電体
２０  電源選択回路
２１  選択回路
２２  レベルシフタ
２６  端子
２７  受信回路
２８  ダイオード（電流逆流防止素子）
３０  ＣＭＯＳ回路
３１  ＰＭＯＳトランジスタ（第１スイッチング素子）
３２  ＮＭＯＳトランジスタ（第２スイッチング素子）
【図１】
2018047605.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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