(57)【要約】【目的】  半導体集積回路用トレーのポケットに収容された半導体集積回路が静電気等の影響で該半導体集積回路用トレーに貼り付いてしまうことを防ぐ。【解決手段】  半導体集積回路を収容するための複数のポケット４を備える半導体集積回路用トレー１であって、該半導体集積回路用トレー１の表側面に、１つ又は複数の蛇行する壁７が形成されており、この１つ又は複数の蛇行する壁７の天面が、上記複数のポケット４の各々に収容されるべき半導体集積回路を支えるための支持面となっていることを特徴とする半導体集積回路用トレーを提供する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体集積回路を収容するための複数のポケットを備える半導体集積回路用トレーであって、
各ポケット内に、１つ又は複数の蛇行する壁が形成されており、該１つ又は複数の蛇行する壁の天面が、上記複数のポケットの各々に収容されるべき半導体集積回路を支えるための支持面となっていることを特徴とする半導体集積回路用トレー。
【請求項２】
各ポケットの裏側面に１つ又は複数の蛇行する壁が形成されており、該裏側面の１つ又は複数の蛇行する壁の天面が、該半導体集積回路用トレーが積み重ねられたとした場合における下段の半導体集積回路用トレーのポケットに収容されている半導体集積回路と接触し得る位置にあることを特徴とする請求項１に記載の半導体集積回路用トレー。
【請求項３】
半導体集積回路を収容するための複数のポケットを備える半導体集積回路用トレーであって、
各ポケット内に、互いに離間して配置された複数の壁が形成されており、該互いに離間して配置された複数の壁の天面が、上記複数のポケットの各々に収容されるべき半導体集積回路を支えるための支持面となっていることを特徴とする半導体集積回路用トレー。
【請求項４】
半導体集積回路を収容するための複数のポケットを備える半導体集積回路用トレーの製造方法において、
各ポケット内に１つ又は複数の蛇行する壁を形成するステップであって、該１つ又は複数の蛇行する壁の天面が、上記複数のポケットの各々に収容されるべき半導体集積回路を支えるための支持面となる、各ポケット内に１つ又は複数の蛇行する壁を形成するステップを含む、半導体集積回路用トレーの製造方法。
【請求項５】
各ポケットの裏側面に１つ又は複数の蛇行する壁を形成するステップであって、該裏側面の１つ又は複数の蛇行する壁の天面が、該半導体集積回路用トレーが積み重ねられたとした場合における下段の半導体集積回路用トレーのポケットに収容されている半導体集積回路と接触し得る位置にある、各ポケットの裏側面に１つ又は複数の蛇行する壁を形成するステップを更に含む、請求項４に記載の半導体集積回路用トレーの製造方法。
【請求項６】
各ポケット内に１つ又は複数の蛇行する壁を形成するステップ及び各ポケットの裏側面に１つ又は複数の蛇行する壁を形成するステップのうちの少なくとも一方が、エンドミルを用いて一定の深さだけ切削加工した型を使って上記１つ又は複数の蛇行する壁を型成形することを含む、請求項５に記載の半導体集積回路用トレーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ等の半導体集積回路（半導体チップ）を収容するための半導体集積回路用トレー及びこれの製造方法に関し、詳しくは、積み重ねられた複数の半導体集積回路用トレーに収容された半導体集積回路が該トレーの支持面や上段のトレーの裏側面に貼り付いてしまうことを防ぐことのできる半導体集積回路用トレー及びこれの製造方法に関する。
【背景技術】
【０００２】
昨今の半導体チップ（ＰＫＧ）は小型化し、ますます薄くなっているので、複数の半導体集積回路用トレーが積み重ねられているときに、半導体集積回路用トレーに形成された凹状のポケットに収容されている半導体チップ（ＰＫＧ）が対面する上段の半導体集積回路用トレーの裏側面に貼りついてしまうことがあった。また、半導体チップを載せたトレーの搬送作業において、積み重ねられた複数のトレーが裏返しにされ、検査するために裏返しにされた半導体チップをトレーから取り出そうとする際に、静電気の影響で半導体チップがトレーの主面の収容部に貼り付いていることがあった（特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４２９９７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体集積回路用トレーと、これに収容される半導体集積回路（ＰＫＧ）との接触面積を小さくすることによって、静電気の発生を抑えることができる。しかし、特許文献１の明細書の段落００２６に「突起１ｆが半導体チップ２の主面に接触して半導体チップ２を押さえ付けてしまうようだと半導体チップ２にクラックが生じる場合がある」と記載されているように、半導体集積回路と接触する支持面の面積を極端に小さくすると、半導体集積回路に過度な圧力が加わることで、半導体集積回路が破損してしまう恐れがある。
【０００５】
半導体集積回路用トレーのポケットに収容された半導体集積回路が、該半導体集積回路を支えるための支持面や、積み重ねられた複数の半導体集積回路用トレーの上段のトレーの裏側面に貼り付いてしまうことを防ぐことができるとよい。
【課題を解決するための手段】
【０００６】
本発明の一実施例においては、半導体集積回路を収容するための複数のポケットを備える半導体集積回路用トレーであって、各ポケット内に、１つ又は複数の蛇行する壁が形成されており、該１つ又は複数の蛇行する壁の天面が、上記複数のポケットの各々に収容されるべき半導体集積回路を支えるための支持面となっていることを特徴とする半導体集積回路用トレーを提供する。
【０００７】
また一実施例においては、各ポケットの裏側面に１つ又は複数の蛇行する壁が形成されており、該裏側面の１つ又は複数の蛇行する壁の天面（壁の根元とは反対側）が、該半導体集積回路用トレーが積み重ねられたとした場合における下段の半導体集積回路用トレーのポケットに収容されている半導体集積回路と接触し得る位置にあることを特徴とする。
【０００８】
また一実施例においては、半導体集積回路を収容するための複数のポケットを備える半導体集積回路用トレーであって、各ポケット内に、互いに離間して配置された複数の壁が形成されており、該互いに離間して配置された複数の壁の天面が、上記複数のポケットの各々に収容されるべき半導体集積回路を支えるための支持面となっていることを特徴とする。
【０００９】
他の実施例においては、半導体集積回路を収容するための複数のポケットを備える半導体集積回路用トレーの製造方法において、各ポケット内に１つ又は複数の蛇行する壁を形成するステップであって、該１つ又は複数の蛇行する壁の天面が、上記複数のポケットの各々に収容されるべき半導体集積回路を支えるための支持面となる、各ポケット内に１つ又は複数の蛇行する壁を形成するステップを含む、半導体集積回路用トレーの製造方法を提示する。
【００１０】
また他の実施例においては、各ポケットの裏側面に１つ又は複数の蛇行する壁を形成するステップであって、該裏側面の１つ又は複数の蛇行する壁の天面が、該半導体集積回路用トレーが積み重ねられたとした場合における下段の半導体集積回路用トレーのポケットに収容されている半導体集積回路と接触し得る位置にある、各ポケットの裏側面に１つ又は複数の蛇行する壁を形成するステップを更に含む。
【００１１】
また他の実施例においては、各ポケット内に１つ又は複数の蛇行する壁を形成するステップ及び各ポケットの裏側面に１つ又は複数の蛇行する壁を形成するステップのうちの少なくとも一方が、エンドミルを用いて一定の深さだけ切削加工した型を使って上記１つ又は複数の蛇行する壁を型成形することを含む。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る半導体集積回路用トレーを示す図。
【図２】トレーの表と裏に切削加工された溝の位置を示す図。
【図３】（ａ）ポケットの一部を拡大して示す図。（ｂ）ポケット内の壁を型成形するための型を切削加工する際にエンドミルを動かす順路の一実施例を示す図。
【図４】ポケットの裏側面の一部を拡大して示す写真。
【図５】結束バンドで束ねられた複数の半導体集積回路用トレーを示す図。
【図６】互いに離間して配置された複数の壁を表側面に有する一例を示す模式図。
【発明を実施するための形態】
【００１３】
本発明の半導体集積回路用トレーについて添付の図面を参照しつつ説明する。
【００１４】
図１は、本発明の半導体集積回路用トレー１（以下、単に「トレー１」という）の平面図である。表側面２に、縦横の仕切り枠３で区切られた半導体集積回路の複数の複数のポケット４を備えており、各ポケット４内に、１つ又は複数の壁が形成されている。そして該１つ又は複数の壁の天面が、各ポケット４に収容されるべき半導体集積回路（図示せず）を支える支持面となっている。
【００１５】
図１（ｂ）は、該トレー１に設けられる一実施例のポケット４とその周囲を拡大して示す斜視図である。一実施例においては、ポケットに収容される半導体集積回路を安定よく支えるために、支持面５の天面が面一に形成されているとよい。
【００１６】
図２は、トレー１の表側面２に形成される壁７と、裏側面６に形成される壁８の位置を示す。一実施例においては、四角形のポケット４の全周囲（図２で黒く塗られた箇所）に亘って壁７を形成する。図２に示される実施例においては、各ポケット４の裏側面６の４箇所に、１つ又は複数の壁８が形成される。他の実施例においては、トレー１の裏側面６の４箇所よりも少ない箇所に１つ又は複数の壁８が形成される場合もあれば、４箇所よりも多い箇所に１つ又は複数の壁８が形成される場合もある。
【００１７】
壁を形成する方法として、型に切削加工された溝を使って壁７を型成形することができる。一実施例においては、曲率半径Ｒ＝０．１５（ｍｍ）のエンドミルを使用して、０．０２ｍｍの深さの溝を型に切削加工する。他の実施例においては、０．０２ｍｍよりも深い溝を型に切削加工する場合もあれば、０．０２ｍｍよりも浅い溝を型に切削加工する場合もある。
【００１８】
一実施例においては、トレー１が積み重ねられた状態において（図５を参照）、下段のトレー１の各ポケット４に収容される半導体集積回路の四隅と接触し得るトレー１の裏側面６の位置に、蛇行する壁８が形成されている。他の実施例においては、各ポケット４に収容される半導体集積回路の寸法や形状に応じて、トレー１の裏側面６に形成される壁８の寸法や配置が変化し得る。
【００１９】
図３（ａ）は、図２において符号Ａで示されている一点鎖線の枠内を拡大して示す写真であり、トレー１の表側面２に形成された蛇行する壁７を示している。
【００２０】
図３（ａ）に示される一実施例においてはまた、各ポケット４の四隅の位置において、互いに離間して配置された複数の壁７ａが形成されている。換言すると、複数の壁７ａを互いに分離するように格子状の溝が形成されているとも言える。すなわち、各ポケット４の四隅の位置の格子状の溝に空気が通流し易くなっているため、静電気が特に生じにくい構造となっている。こうして、各ポケット４に収容される半導体集積回路が支持面５に貼り付いてしまうのを防ぐことができる。本発明の他の実施例においては、各ポケット４の周囲に亘って、互いに離間して配置された複数の壁が形成されている（図６を参照）。
【００２１】
図３（ｂ）は、各ポケット４の四隅の壁を型成形するための型を切削加工するときにエンドミルを連続的に動かす順路の一実施例を示している。この実施例においては、図３（ｂ）中の矢印で示される順路に沿ってエンドミルを動かして、一定の深さの溝を型に切削加工する。一実施例においては、この型に上方からプラスチック等を型成形して裏返すと、図３（ａ）の写真に示される壁が得られる。
【００２２】
すなわち、図３（ｂ）に示される一実施例においては、エンドミルを使って一定の深さだけ型に切削加工された溝７’を使って、１つ又は複数の蛇行する壁７を形成することができる。また、エンドミルを使って一定の深さだけ型に切削加工した溝７ａ’を使って、互いに離間して配置された複数の壁７ａを形成することができる。型成形される蛇行する壁７の蛇行ピッチ間隔、及び互いに離間して配置された複数の壁７ａの間隔は、小さいことが好ましく、また一定の間隔であることが好ましい。
【００２３】
他の実施例においては、放電加工を用いて、蛇行する壁７や、互いに離間して配置された複数の壁７ａの型を切削加工する場合もある。更に他の実施例においては、型を使うことなく、蛇行する壁７や、互いに離間して配置された複数の壁７ａをトレー１に直接的に形成する場合もある。或いは、シボ加工（エッチング）を用いて半導体集積回路用トレーに凹凸を形成することもできるが、極めて微細なマスキング領域がある場合には高度なマスキング技術が要求されることがある。
【００２４】
図４は、図２において符号Ｂで示されている、ポケット４の裏側面６の一点鎖線の枠内を拡大して示す写真である。トレー１のポケット４の裏側面６の１つ又は複数の箇所（図２で黒く塗られた箇所）に、蛇行する壁８が形成され得る。他の実施例においては、蛇行する壁８の代わりに、図６に示されるような互いに離間して配置された複数の（蛇行しない）壁がトレー１の裏側面６に形成される場合もある。
【００２５】
以上のように、本発明のトレー１は、該トレー１のポケット内に収容される複数の半導体集積回路が、該トレー１のポケット４内の支持面５に貼り付いてしまうことや、上段のトレー１の裏側面に貼り付いてしまうことを防ぐことができ、ひいては半導体集積回路の出荷先等における作業効率を高めることに寄与する。
【００２６】
また、半導体集積回路を支えるための支持面が蛇行する壁の天面であることによって或いは互いに離間して配置された複数の壁の天面であることによって、ポケットに収容される半導体集積回路が比較的広い面積と密接するため、複数のトレー１が積み重ねられた場合にも半導体集積回路の局所に圧力が加わり過ぎることがない。よって、半導体集積回路が破損してしまうことを防ぐこともできる。
【符号の説明】
【００２７】
１…半導体集積回路用トレー
２…表側面
３…仕切り枠
４…ポケット
５…支持面
６…裏側面
７…（蛇行する）壁
７ａ…（互いに離間して配置された複数の）壁
８…（各ポケットの裏側面に形成される）壁
９…半導体集積回路用トレー
１０…空のトレー
１１…結束バンド
【図１】
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【図２】
2018093088.tif 000004
【図３】
2018093088.tif 000005
【図４】
2018093088.tif 000006
【図５】
2018093088.tif 000007
【図６】
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