(57)【要約】【課題】  ダイナミック回路の動作速度を向上させる。【解決手段】  ダイナミック回路は、第１期間に第１ノードを充電する充電部と、第１期間の後の第２期間に、入力端子で受けた入力信号に応じて第１ノードを放電する入力評価部と、第１ノードの電圧に基づく出力信号を出力端子に出力する出力部と、第２期間に、第１ノードの電圧に応じて、第１ノードに第１電流を供給して第１ノードの電圧を保持する保持部と、第２期間が開始する前に、第１電流の量である第１電流量を初期の電流量に設定し、出力信号が正しい状態から誤った状態に変化する誤動作が発生する前に、第１電流量を初期の電流量より大きい電流量に変更する制御部とを有する。【選択図】  図１
2018061158.tif 000002
【特許請求の範囲】
【請求項１】
第１期間に第１ノードを充電する充電部と、
前記第１期間の後の第２期間に、入力端子で受けた入力信号に応じて前記第１ノードを放電する入力評価部と、
前記第１ノードの電圧に基づく出力信号を出力端子に出力する出力部と、
前記第２期間に、前記第１ノードの電圧に応じて、前記第１ノードに第１電流を供給して前記第１ノードの電圧を保持する保持部と、
前記第２期間が開始する前に、前記第１電流の量である第１電流量を初期の電流量に設定し、前記出力信号が正しい状態から誤った状態に変化する誤動作が発生する前に、前記第１電流量を前記初期の電流量より大きい電流量に変更する制御部と
を有することを特徴とするダイナミック回路。
【請求項２】
請求項１に記載のダイナミック回路において、
前記充電部は、
電源電圧が供給される電源線と前記第１ノードとの間に配置され、前記第１期間に前記電源線から前記第１ノードに電流を流す第１充電トランジスタを有し、
前記入力評価部は、
前記第１ノードと接地電圧が供給される接地線との間に配置され、前記第２期間に、ゲートで受けた前記入力信号に応じて前記第１ノードから前記接地線に電流を流す第１放電トランジスタを有し、
前記保持部は、
前記電源線と前記第１ノードとの間に配置され、前記初期の電流量の前記第１電流を前記電源線から前記第１ノードに流して前記第１ノードの電圧を保持する第１保持トランジスタと、
前記電源線と前記第１ノードとの間に配置され、ゲートで受ける制御信号に応じて、前記第１電流量を前記初期の電流量より大きい電流量に切り替える調整トランジスタとを有し、
前記制御部は、
前記電源線と第２ノードとの間に配置され、前記第１期間に前記電源線から前記第２ノードに電流を流して、前記第２期間が開始するまでに前記第２ノードの電圧を前記第１ノードの電圧に合わせる第２充電トランジスタと、
前記第２ノードと前記接地線との間に配置され、ドレインが前記第２ノードに接続され、ゲートが前記接地線に接続される第２放電トランジスタと、
前記電源線と前記第２ノードとの間に配置され、前記第２ノードの電圧に応じて、前記電源線から前記第２ノードに電流を流して前記第２ノードの電圧を保持する第２保持トランジスタと、
前記第１電流量を前記初期の電流量より大きい電流量に切り替える前記制御信号を、前記誤動作の発生前に前記第２ノードの電圧に基づいて生成して前記調整トランジスタのゲートに出力する制御信号生成部とを有する
ことを特徴とするダイナミック回路。
【請求項３】
請求項２に記載のダイナミック回路において、
前記第２放電トランジスタのサイズは、前記第１放電トランジスタのサイズより大きい
ことを特徴とするダイナミック回路。
【請求項４】
請求項２または請求項３に記載のダイナミック回路において、
前記第２放電トランジスタの閾値電圧は、前記第１放電トランジスタの閾値電圧より小さい
ことを特徴とするダイナミック回路。
【請求項５】
請求項２ないし請求項４のいずれか１項に記載のダイナミック回路において、
前記第２保持トランジスタのサイズは、前記第１保持トランジスタのサイズより小さい
ことを特徴とするダイナミック回路。
【請求項６】
請求項２ないし請求項５のいずれか１項に記載のダイナミック回路において、
前記第２保持トランジスタの閾値電圧は、前記第１保持トランジスタの閾値電圧より大きい
ことを特徴とするダイナミック回路。
【請求項７】
請求項２ないし請求項６のいずれか１項に記載のダイナミック回路において、
前記第１ノードの電圧が第１閾値以上の場合、前記接地電圧に対応する第１レベルの信号を前記第１保持トランジスタのゲートに出力し、前記第１ノードの電圧が前記第１閾値未満の場合、前記電源電圧に対応する第２レベルの信号を前記第１保持トランジスタのゲートに出力するゲート電圧生成部をさらに有し、
前記第１保持トランジスタおよび前記調整トランジスタは、ゲートの電圧が前記第１レベルの場合に導通状態に維持され、ゲートの電圧が前記第２レベルの場合に非導通状態に維持され、
前記制御信号生成部は、前記第２ノードの電圧が前記第１閾値より高い第２閾値以上の場合、前記第２レベルの前記制御信号を前記調整トランジスタのゲートに出力し、前記第２ノードの電圧が前記第２閾値未満の場合、前記第１レベルの前記制御信号を前記調整トランジスタのゲートに出力する
ことを特徴とするダイナミック回路。
【請求項８】
ダイナミック回路の制御方法において、
前記ダイナミック回路が有する充電部が、第１期間に第１ノードを充電し、
前記ダイナミック回路が有する入力評価部が、前記第１期間の後の第２期間に、入力端子で受けた入力信号に応じて前記第１ノードを放電し、
前記ダイナミック回路が有する出力部が、前記第１ノードの電圧に基づく出力信号を出力端子に出力し、
前記ダイナミック回路が有する保持部が、前記第２期間に、前記第１ノードの電圧に応じて、前記第１ノードに第１電流を供給して前記第１ノードの電圧を保持し、
前記ダイナミック回路が有する制御部が、前記第２期間が開始する前に、前記第１電流の量である第１電流量を初期の電流量に設定し、前記出力信号が正しい状態から誤った状態に変化する誤動作が発生する前に、前記第１電流量を前記初期の電流量より大きい電流量に変更する
ことを特徴とするダイナミック回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック回路およびダイナミック回路の制御方法に関する。
【背景技術】
【０００２】
半導体集積回路では、ダイナミック回路は、例えば、スタティック回路が用いられる箇所に比べて高速に動作する箇所に用いられる。ダイナミック回路は、例えば、電源電圧が供給される電源線と接地電圧が供給される接地線との間に、直列に接続された充電トランジスタおよび入力トランジスタを有する。以下、充電トランジスタと入力トランジスタとの接続ノードは、出力ノードとも称される。
【０００３】
充電トランジスタは、例えば、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、プリチャージ期間に出力ノードを充電する。これにより、出力ノードは、電源電圧に対応する高レベルに初期化される。
【０００４】
また、入力トランジスタは、Ｎ型のＭＯＳトランジスタであり、プリチャージ期間の後の判定期間中に、ゲートで受ける入力信号に応じて出力ノードを放電する。入力信号は、プリチャージ期間では、接地電圧に対応する低レベルに維持され、判定期間中に、ダイナミック回路の前段の回路の出力に応じて変化する。
【０００５】
例えば、判定期間中に入力信号が高レベルに変化する場合、入力トランジスタは、出力ノードを放電して出力ノードを低レベルに変化させる。これにより、ダイナミック回路の出力が変化する。一方、判定期間中の入力信号が低レベルに維持される場合、入力トランジスタが非導通状態に維持されるため、出力ノードは、プリチャージ期間に初期化された高レベルに維持される。このため、ダイナミック回路の出力は、プリチャージ期間に初期化されたレベルに維持される。
【０００６】
なお、入力信号が低レベルに維持される場合でも、入力トランジスタのリーク電流等により出力ノードの電圧が低下して、ダイナミック回路の出力が誤ったレベルに変化する場合がある。このため、ダイナミック回路は、入力信号が低レベルの場合に、出力ノードを高レベルの状態に保持するキーパ回路をさらに有する。
【０００７】
入力トランジスタのリーク電流は、半導体集積回路のプロセス変動等により変化する。このため、キーパ回路が出力ノードの状態を保持する際の保持力（以下、キーパ回路の保持力とも称する）をリーク電流の大きさに応じて動的に変化させるダイナミック回路が提案されている。例えば、出力ノードのリーク状態を擬似的に再現するためのレプリカ回路を有するダイナミック回路が提案されている（例えば、特許文献１参照）。レプリカ回路は、例えば、キーパ回路を疑似したキーパレプリカ回路、入力トランジスタと同じ特性を有する入力レプリカ用トランジスタ、キーパ回路およびキーパレプリカ回路の駆動能力を制御する制御電圧を生成する比較回路等を有する。比較回路は、キーパレプリカ回路と入力レプリカ用トランジスタとの接続ノードである疑似出力ノードと基準電圧との差に基づいて生成した制御電圧を、キーパ回路およびキーパレプリカ回路に供給する。
【０００８】
また、リーク電流を検出する検出ネットワークを有するダイナミック回路が提案されている（例えば、特許文献２参照）。この種のダイナミック回路は、検出ネットワークで検出したリーク電流に応じた電流をカレントミラー回路でキーパ回路に流し、リーク電流を補償する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−１２３８３号公報
【特許文献２】特開２００６−２７９９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
キーパ回路の保持力を低くするほど、入力トランジスタのリーク電流等の影響により、ダイナミック回路の出力信号が正しい状態から誤った状態に変化する誤動作が発生し易くなる。すなわち、キーパ回路の保持力を低くするほど、ダイナミック回路の安定性が低下する。換言すれば、キーパ回路の保持力を高くするほど、誤動作が発生し難くなり、ダイナミック回路の安定性が向上する。なお、キーパ回路の保持力を高くするほど、出力ノードの状態が変化し難くなるため、ダイナミック回路の動作速度は低下する。このように、ダイナミック回路の動作速度と安定性とはトレードオフの関係にある。したがって、キーパ回路の保持力をリーク電流の大きさに応じて動的に変化させる手法でも、ダイナミック回路の安定性を向上させるほど、ダイナミック回路の動作速度は低下する。
【００１１】
１つの側面では、本発明は、ダイナミック回路の動作速度を向上させることを目的とする。
【課題を解決するための手段】
【００１２】
１つの実施態様では、ダイナミック回路は、第１期間に第１ノードを充電する充電部と、第１期間の後の第２期間に、入力端子で受けた入力信号に応じて第１ノードを放電する入力評価部と、第１ノードの電圧に基づく出力信号を出力端子に出力する出力部と、第２期間に、第１ノードの電圧に応じて、第１ノードに第１電流を供給して第１ノードの電圧を保持する保持部と、第２期間が開始する前に、第１電流の量である第１電流量を初期の電流量に設定し、出力信号が正しい状態から誤った状態に変化する誤動作が発生する前に、第１電流量を初期の電流量より大きい電流量に変更する制御部とを有する。
【００１３】
方法の一観点によれば、ダイナミック回路の制御方法では、ダイナミック回路が有する充電部が、第１期間に第１ノードを充電し、ダイナミック回路が有する入力評価部が、第１期間の後の第２期間に、入力端子で受けた入力信号に応じて第１ノードを放電し、ダイナミック回路が有する出力部が、第１ノードの電圧に基づく出力信号を出力端子に出力し、ダイナミック回路が有する保持部が、第２期間に、第１ノードの電圧に応じて、第１ノードに第１電流を供給して第１ノードの電圧を保持し、ダイナミック回路が有する制御部が、第２期間が開始する前に、第１電流の量である第１電流量を初期の電流量に設定し、出力信号が正しい状態から誤った状態に変化する誤動作が発生する前に、第１電流量を初期の電流量より大きい電流量に変更する。
【発明の効果】
【００１４】
ダイナミック回路の動作速度を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】ダイナミック回路およびダイナミック回路の制御方法の一実施形態を示す図である。
【図２】ダイナミック回路およびダイナミック回路の制御方法の別の実施形態を示す図である。
【図３】図２に示したダイナミック回路の動作波形の一例を示す図である。
【図４】ダイナミック回路およびダイナミック回路の制御方法の別の実施形態を示す図である。
【図５】レプリカ部のトランジスタと本体部のとの関係の一例を示す図である。
【図６】図４に示したダイナミック回路の動作波形の一例を示す図である。
【図７】図４に示したダイナミック回路の比較例を示す図である。
【図８】図４に示したダイナミック回路および図７に示した比較例のシミュレーション結果の一例を示す図である。
【図９】図４に示したダイナミック回路および図７に示した比較例のシミュレーション結果の別の例を示す図である。
【図１０】ダイナミック回路およびダイナミック回路の制御方法の別の実施形態を示す図である。
【図１１】図１０に示したダイナミック回路の動作波形の一例を示す図である。
【図１２】図１０に示したダイナミック回路のシミュレーション結果の一例を示す図である。
【発明を実施するための形態】
【００１６】
以下、実施形態について、図面を用いて説明する。
【００１７】
図１は、ダイナミック回路およびダイナミック回路の制御方法の一実施形態を示す。図１に示すダイナミック回路ＤＣ１は、入力端子ＩＮで受けた入力信号に応じた出力信号を出力端子ＯＵＴに出力する。図１の括弧内には、ダイナミック回路ＤＣ１の動作波形の一例を示す。以下、端子に供給される信号には、端子名と同じ符号を使用する。図１の括弧内に示した動作波形において、破線の波形は、制御部ＣＮＴ１が省かれた場合の動作波形の一例を示す。
【００１８】
ダイナミック回路ＤＣ１は、充電部ＣＨＧ１、入力評価部ＥＶＡ１、出力部ＯＵ１、保持部ＫＥＥＰ１および制御部ＣＮＴ１を有する。
【００１９】
充電部ＣＨＧ１は、入力評価部ＥＶＡ１との接続ノードである第１ノードＮ１０を、プリチャージ期間ＴＰＣＨ（ＴＰＣＨ１、ＴＰＣＨ２、ＴＰＣＨ３）に充電する。これにより、例えば、第１ノードＮ１０の電圧は、電源電圧に対応する高レベルに初期化される（図１（ａ））。また、プリチャージ期間ＴＰＣＨでは、入力信号ＩＮは、接地電圧に対応する低レベルに維持される。なお、低レベルは、接地電圧に対応する第１レベルの一例であり、高レベルは、電源電圧に対応する第２レベルの一例である。プリチャージ期間ＴＰＣＨは、第１期間の一例である。
【００２０】
入力評価部ＥＶＡ１は、入力が入力端子ＩＮに接続され、出力が第１ノードＮ１０に接続される。そして、入力評価部ＥＶＡ１は、プリチャージ期間ＴＰＣＨの後の判定期間ＴＥＶＡ（ＴＥＶＡ１、ＴＥＶＡ２）に、入力端子ＩＮで受けた入力信号ＩＮに応じて第１ノードＮ１０を放電する。判定期間ＴＥＶＡは、第１期間の後の第２期間の一例である。例えば、判定期間ＴＥＶＡ中に入力信号ＩＮが低レベルから高レベルに変化した場合（図１（ｂ））、入力評価部ＥＶＡ１は、第１ノードＮ１０を放電する。これにより、第１ノードＮ１０の電圧は、高レベルから低レベルに変化する（図１（ｃ））。なお、入力信号ＩＮが低レベルに維持されている場合（図１（ｅ））、入力評価部ＥＶＡ１は、第１ノードＮ１０を放電しない。これにより、第１ノードＮ１０の電圧は、高レベルに維持される（図１（ｆ））。
【００２１】
このように、入力評価部ＥＶＡ１は、判定期間ＴＥＶＡ中の入力信号ＩＮが低レベルに維持される場合、第１ノードＮ１０の電圧を高レベルに維持し、判定期間ＴＥＶＡ中に高レベルの入力信号ＩＮを受けた場合、第１ノードＮ１０の電圧を低レベルに変化させる。
【００２２】
出力部ＯＵ１は、入力が第１ノードＮ１０に接続され、出力が出力端子ＯＵＴに接続される。そして、出力部ＯＵ１は、第１ノードＮ１０の電圧に基づく出力信号ＯＵＴを出力端子ＯＵＴに出力する。図１に示す例では、出力部ＯＵ１は、第１ノードＮ１０の電圧レベルを反転した出力信号ＯＵＴを出力端子ＯＵＴに出力するインバータである。例えば、出力部ＯＵ１は、第１ノードＮ１０の電圧が低レベルの場合、高レベルの出力信号ＯＵＴを出力端子ＯＵＴに出力し（図１（ｄ））、第１ノードＮ１０の電圧が高レベルの場合、低レベルの出力信号ＯＵＴを出力端子ＯＵＴに出力する（図１（ｇ））。
【００２３】
すなわち、出力部ＯＵ１は、判定期間ＴＥＶＡ中の入力信号ＩＮが低レベルに維持され、第１ノードＮ１０の電圧が高レベルに維持される場合、出力信号ＯＵＴを低レベルに維持する。また、出力部ＯＵ１は、判定期間ＴＥＶＡ中に高レベルの入力信号ＩＮを入力評価部ＥＶＡ１が受け、第１ノードＮ１０の電圧が高レベルから低レベルに変化した場合、出力信号ＯＵＴを低レベルから高レベルに変化させる。
【００２４】
保持部ＫＥＥＰ１は、制御部ＣＮＴ１および第１ノードＮ１０に接続される。そして、保持部ＫＥＥＰ１は、判定期間ＴＥＶＡに、第１ノードＮ１０の電圧に応じて、第１ノードＮ１０に第１電流を供給して第１ノードＮ１０の電圧を保持する。例えば、保持部ＫＥＥＰ１は、第１ノードＮ１０の電圧が高レベルの場合、第１ノードＮ１０に第１電流を流して、第１ノードＮ１０の電圧をプリチャージ期間ＴＰＣＨに初期化された状態である高レベルに保持する。
【００２５】
ここで、例えば、保持部ＫＥＥＰ１がダイナミック回路ＤＣ１から省かれた構成では、判定期間ＴＥＶＡ中の入力信号ＩＮが低レベルに維持される場合でも、入力評価部ＥＶＡ１へのリーク電流等の影響により、第１ノードＮ１０の電圧が低下するおそれがある。第１ノードＮ１０の電圧がリーク電流等の影響により低下し続けた場合、出力信号ＯＵＴが正しい状態から誤った状態に変化する誤動作（図１に示す例では、出力信号ＯＵＴの電圧が低レベルから高レベルに変化する誤動作）が発生する。
【００２６】
このため、保持部ＫＥＥＰ１は、上述したように、第１ノードＮ１０の電圧が高レベルの場合、第１ノードＮ１０に第１電流を流すことにより、リーク電流の影響を低減する。これにより、第１ノードＮ１０の電圧低下を抑制することができ、出力信号ＯＵＴの電圧が低レベルから高レベルに変化する誤動作の発生を抑制することができる。
【００２７】
なお、保持部ＫＥＥＰ１から第１ノードＮ１０に流す第１電流の量が大きいほど、保持部ＫＥＥＰ１が第１ノードＮ１０の状態を保持する際の保持力（以下、保持部ＫＥＥＰ１の保持力とも称する）は高くなるが、ダイナミック回路ＤＣ１の動作速度は低下する。例えば、入力評価部ＥＶＡ１が高レベルの入力信号ＩＮに応答して第１ノードＮ１０の放電を開始してから、第１ノードＮ１０の電圧が低レベルに到達するまでの遅延時間は、保持部ＫＥＥＰ１から第１ノードＮ１０に流す第１電流の量が大きいほど、増加する。この場合、出力信号ＯＵＴを低レベルから高レベルに切り替える際の速度が低下する。
【００２８】
すなわち、保持部ＫＥＥＰ１から第１ノードＮ１０に流す第１電流の量を大きくするほど、ダイナミック回路ＤＣ１の安定性が向上し、ダイナミック回路ＤＣ１の動作速度が低下する。換言すれば、保持部ＫＥＥＰ１から第１ノードＮ１０に流す第１電流の量を小さくするほど、ダイナミック回路ＤＣ１の動作速度が向上し、ダイナミック回路ＤＣ１の安定性が低下する。
【００２９】
このため、保持部ＫＥＥＰ１は、判定期間ＴＥＶＡの開始時では、ダイナミック回路ＤＣ１の動作速度の向上をダイナミック回路ＤＣ１の安定性の向上より優先する電流量の第１電流を第１ノードＮ１０に流す。これにより、ダイナミック回路ＤＣ１の動作速度を向上させることができる。判定期間ＴＥＶＡの開始時の第１電流の量がダイナミック回路ＤＣ１の動作速度の向上を優先する電流量であるため、第１ノードＮ１０の電圧は、入力評価部ＥＶＡ１へのリーク電流等の影響により、徐々に低下する（図１（ｆ））。なお、第１ノードＮ１０の電圧が低下し続けた場合、上述したように、出力信号ＯＵＴの電圧が低レベルから高レベルに変化する誤動作が発生する（図１（ｉ）、破線の波形）。
【００３０】
このため、保持部ＫＥＥＰ１は、制御部ＣＮＴ１の制御に応じて、第１ノードＮ１０に流す第１電流の量を判定期間ＴＥＶＡの開始時の電流量より大きい電流量に切り替える。これにより、保持部ＫＥＥＰ１の保持力は、判定期間ＴＥＶＡの開始時に比べて高くなる。例えば、第１電流の量を判定期間ＴＥＶＡの開始時の電流量より大きい電流量に変更することにより、第１ノードＮ１０の電圧低下が止まり、第１ノードＮ１０の電圧は、第１電流の量を切り替える前に比べて上昇し、高レベルに維持される（図１（ｈ））。これにより、ダイナミック回路ＤＣ１の動作は安定する。
【００３１】
このように、判定期間ＴＥＶＡの途中で第１電流の量を判定期間ＴＥＶＡの開始時の電流量より大きい電流量に変更することにより、保持部ＫＥＥＰ１の保持力を判定期間ＴＥＶＡの途中で強化することができる。この結果、ダイナミック回路ＤＣ１の動作速度の向上と安定性の向上とを両立させることができる。
【００３２】
制御部ＣＮＴ１は、判定期間ＴＥＶＡが開始する前に、第１電流の量を初期の電流量に設定し、出力信号ＯＵＴが正しい状態から誤った状態に変化する誤動作が発生する前に、第１電流の量を初期の電流量より大きい電流量に変更する。初期の電流量は、上述したように、ダイナミック回路ＤＣ１の動作速度の向上をダイナミック回路ＤＣ１の安定性の向上より優先する電流量である。
【００３３】
例えば、制御部ＣＮＴ１は、入力評価部ＥＶＡ１および保持部ＫＥＥＰ１の各々を模した図示しないレプリカを有する。この場合、保持部ＫＥＥＰ１のレプリカと入力評価部ＥＶＡ１のレプリカとの接続ノードである第２ノードに、第１ノードＮ１０の状態と同様な状態が擬似的に再現される。例えば、入力評価部ＥＶＡ１のレプリカおよび保持部ＫＥＥＰ１のレプリカは、第１ノードＮ１０の電圧が高レベルから低レベルに変化するタイミングに先行して第２ノードの電圧が高レベルから低レベルに変化するような特性を有する。これにより、第２ノードの電圧は、出力信号ＯＵＴが誤動作する前に、高レベルから低レベルに変化する。したがって、制御部ＣＮＴ１は、第２ノードの電圧が高レベルから低レベルに変化した場合に、第１電流の量を初期の電流量より大きい電流量に変更する制御を保持部ＫＥＥＰ１に対して実行する。
【００３４】
なお、ダイナミック回路ＤＣ１の構成は、図１に示す例に限定されない。例えば、充電部ＣＨＧ１は、プリチャージ期間ＴＰＣＨに第１ノードＮ１０から電流を引き抜いて、第１ノードＮ１０の電圧を低レベルに初期化してもよい。この場合、入力評価部ＥＶＡ１は、例えば、判定期間ＴＥＶＡ中に入力信号ＩＮが高レベルから低レベルに変化したことに応答して、第１ノードＮ１０に電流を流し、第１ノードＮ１０の電圧を低レベルから高レベルに変化させる。また、第１ノードＮ１０の電圧が低レベルに初期化される場合、保持部ＫＥＥＰ１は、判定期間ＴＥＶＡに第１ノードＮ１０の電圧に応じて、第１ノードＮ１０から第１電流を引き抜いて第１ノードＮ１０の電圧を低レベルに保持する。
【００３５】
以上、図１に示す実施形態では、ダイナミック回路ＤＣ１が有する充電部ＣＨＧ１は、プリチャージ期間ＴＰＣＨ（第１期間）に第１ノードＮ１０を充電する。そして、ダイナミック回路ＤＣ１が有する入力評価部ＥＶＡ１は、判定期間ＴＥＶＡ（第２期間）に、入力端子ＩＮで受けた入力信号ＩＮに応じて第１ノードＮ１０を放電する。ダイナミック回路ＤＣ１が有する出力部ＯＵ１は、第１ノードＮ１０の電圧に基づく出力信号ＯＵＴを、出力端子ＯＵＴに出力する。また、ダイナミック回路ＤＣ１が有する保持部ＫＥＥＰ１は、判定期間ＴＥＶＡに、第１ノードＮ１０の電圧に応じて、第１ノードＮ１０に第１電流を供給して第１ノードＮ１０の電圧を保持する。
【００３６】
さらに、ダイナミック回路ＤＣ１が有する制御部ＣＮＴ１は、判定期間ＴＥＶＡが開始する前に、第１電流の量を初期の電流量に設定する。判定期間ＴＥＶＡの開始時に第１ノードＮ１０に流す第１電流の量である初期の電流量は、ダイナミック回路ＤＣ１の動作速度の向上をダイナミック回路ＤＣ１の安定性の向上より優先する電流量である。これにより、ダイナミック回路ＤＣ１の動作速度を向上させることができる。
【００３７】
また、制御部ＣＮＴ１は、出力信号ＯＵＴが正しい状態から誤った状態に変化する誤動作が発生する前に、第１電流の量を初期の電流量より大きい電流量に変更する。これにより、出力信号ＯＵＴが誤動作する前に、保持部ＫＥＥＰ１の保持力を強化することができ、ダイナミック回路ＤＣ１の動作を安定させることができる。このように、ダイナミック回路ＤＣ１の動作速度の向上と安定性の向上とを両立させることができる。
【００３８】
図２は、ダイナミック回路およびダイナミック回路の制御方法の別の実施形態を示す。図１で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。ダイナミック回路ＤＣ２は、充電部ＣＨＧ２、入力評価部ＥＶＡ２、出力部ＯＵ２、保持部ＫＥＥＰ２、制御部ＣＮＴ２およびインバータＩＮＶ２０を有する。
【００３９】
充電部ＣＨＧ２の動作は、端子ＸＰＣＨで受けた信号ＸＰＣＨに応じてプリチャージ期間ＴＰＣＨと判定期間ＴＥＶＡとが切り替わることを除いて、図１で説明した充電部ＣＨＧ１の動作と同一または同様である。充電部ＣＨＧ２は、電源電圧ＶＤＤが供給される電源線（以下、電源線ＶＤＤとも称する）と第１ノードＮ１０との間に配置される第１充電トランジスタＭＰ１０（以下、トランジスタＭＰ１０とも称する）を有する。例えば、トランジスタＭＰ１０は、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ソースが電源線ＶＤＤに接続され、ドレインが第１ノードＮ１０に接続され、ゲートが端子ＸＰＣＨに接続される。
【００４０】
信号ＸＰＣＨが低レベルの場合、トランジスタＭＰ１０のソースとドレインとの間が導通する導通状態になり、電源線ＶＤＤから第１ノードＮ１０に電流が流れる。なお、信号ＸＰＣＨが低レベルの期間は、プリチャージ期間ＴＰＣＨに対応する。すなわち、トランジスタＭＰ１０は、信号ＸＰＣＨが低レベルの期間であるプリチャージ期間ＴＰＣＨに、電源線ＶＤＤから第１ノードＮ１０に電流を流す。これにより、第１ノードＮ１０の電圧は、高レベルに初期化される。以下、トランジスタのソースとドレインとの間が導通している導通状態は、オン状態とも称され、トランジスタのソースとドレインとの間が導通していない非導通状態は、オフ状態とも称される。
【００４１】
信号ＸＰＣＨが高レベルの場合、トランジスタＭＰ１０がオフ状態になり、第１ノードＮ１０の電圧は、入力評価部ＥＶＡ２等により制御される。なお、信号ＸＰＣＨが高レベルの期間は、判定期間ＴＥＶＡに対応する。
【００４２】
入力評価部ＥＶＡ２の動作は、図１で説明した入力評価部ＥＶＡ１の動作と同一または同様である。入力評価部ＥＶＡ２は、第１ノードＮ１０と接地電圧ＶＳＳが供給される接地線（以下、接地線ＶＳＳとも称する）との間に配置される第１放電トランジスタＭＮ１０（以下、トランジスタＭＮ１０とも称する）を有する。例えば、トランジスタＭＮ１０は、Ｎ型のＭＯＳトランジスタであり、ソースが接地線ＶＳＳに接続され、ドレインが第１ノードＮ１０に接続され、ゲートが入力端子ＩＮに接続される。
【００４３】
トランジスタＭＮ１０のゲートに供給される入力信号ＩＮは、プリチャージ期間ＴＰＣＨでは低レベルに維持され、判定期間ＴＥＶＡではダイナミック回路ＤＣ２の前段の回路の出力に応じて低レベルまたは高レベルに設定される。入力信号ＩＮが低レベルの場合、トランジスタＭＮ１０がオフ状態になる。このため、例えば、判定期間ＴＥＶＡにおいて、入力信号ＩＮが低レベルの場合、第１ノードＮ１０の電圧は、保持部ＫＥＥＰ２により維持される。
【００４４】
入力信号ＩＮが高レベルの場合、トランジスタＭＮ１０がオン状態になり、第１ノードＮ１０から接地線ＶＳＳに電流が流れる。すなわち、トランジスタＭＮ１０は、判定期間ＴＥＶＡに、ゲートで受けた入力信号ＩＮに応じて第１ノードＮ１０から接地線ＶＳＳに電流を流す。これにより、第１ノードＮ１０の電圧は、高レベルから低レベルに変化する。
【００４５】
出力部ＯＵ２の動作は、図１で説明した出力部ＯＵ１の動作と同一または同様である。出力部ＯＵ２は、第１ノードＮ１０と出力端子ＯＵＴとの間に配置されるインバータＩＮＶ１０を有する。インバータＩＮＶ１０は、入力が第１ノードＮ１０に接続され、出力が出力端子ＯＵＴに接続され、第１ノードＮ１０の電圧レベルを反転した出力信号ＯＵＴを出力端子ＯＵＴに出力する。
【００４６】
保持部ＫＥＥＰ２の動作は、図１で説明した保持部ＫＥＥＰ１の動作と同一または同様である。保持部ＫＥＥＰ２は、トランジスタＭＮ２０、ＭＰ２０、ＭＰ２２、ＭＰ２３を有する。
【００４７】
トランジスタＭＮ２０は、Ｎ型のＭＯＳトランジスタであり、ソースが接地線ＶＳＳに接続され、ドレインが第１ノードＮ１０に接続され、ゲートがインバータＩＮＶ２０を介して第１ノードＮ１０に接続される。トランジスタＭＰ２０は、Ｐ型のＭＯＳトランジスタであり、ソースがトランジスタＭＰ２２のドレインに接続され、ドレインが第１ノードＮ１０に接続され、ゲートがインバータＩＮＶ２０を介して第１ノードＮ１０に接続される。すなわち、トランジスタＭＮ２０、ＭＰ２０は、第１ノードＮ１０の電圧レベルを反転した信号をゲートで受ける。
【００４８】
例えば、第１ノードＮ１０の電圧が低レベルの場合、トランジスタＭＮ２０、ＭＰ２０のゲートが高レベルになるため、トランジスタＭＰ２０がオフ状態になり、トランジスタＭＮ２０がオン状態になる。第１ノードＮ１０から接地線ＶＳＳにトランジスタＭＮ２０を介して電流を流すことにより、トランジスタＭＮ２０が省かれる構成に比べて、第１ノードＮ１０の電圧を低レベルで安定させるまでの時間を短縮することができる。なお、第１ノードＮ１０の電圧が高レベルの場合、トランジスタＭＮ２０、ＭＰ２０のゲートが低レベルになるため、トランジスタＭＰ２０がオン状態になり、トランジスタＭＮ２０がオフ状態になる。これにより、トランジスタＭＰ２０等を介して電源線ＶＤＤから第１ノードＮ１０に第１電流が流れ、第１ノードＮ１０の電圧が高レベルに維持される。
【００４９】
トランジスタＭＰ２２、ＭＰ２３は、Ｐ型のＭＯＳトランジスタであり、電源線ＶＤＤとトランジスタＭＰ２０のソースとの間に並列に接続される。なお、トランジスタＭＰ２２のゲートは、接地線ＶＳＳに接続され、トランジスタＭＰ２３のゲートは、制御部ＣＮＴ２の出力に接続される。すなわち、トランジスタＭＰ２２は、制御部ＣＮＴ２により生成される制御信号ＳＣＬＴのレベルに拘わらず、オン状態を維持し、トランジスタＭＰ２３は、ゲートで受ける制御信号ＳＣＬＴによりオン状態とオフ状態とに切り替えられる。
【００５０】
制御信号ＳＣＬＴが高レベルの場合、並列に接続されたトランジスタＭＰ２２、ＭＰ２３のうち、トランジスタＭＰ２３がオフ状態になるため、トランジスタＭＰ２２、ＭＰ２０を介して電源線ＶＤＤから第１ノードＮ１０に第１電流が流れる。この場合、第１電流の量は、トランジスタＭＰ２２の駆動能力に依存する。
【００５１】
制御信号ＳＣＬＴが低レベルの場合、トランジスタＭＰ２３がオン状態になる。このため、電源線ＶＤＤからトランジスタＭＰ２２を介してトランジスタＭＰ２０に流れる電流と、電源線ＶＤＤからトランジスタＭＰ２３を介してトランジスタＭＰ２０に流れる電流とを加算した電流が第１電流として第１ノードＮ１０に流れる。したがって、制御信号ＳＣＬＴが低レベルの場合に第１ノードＮ１０に流れる第１電流の量は、制御信号ＳＣＬＴが高レベルの場合に第１ノードＮ１０に流れる第１電流の量に比べて増加する。これにより、制御信号ＳＣＬＴが低レベルの場合における保持部ＫＥＥＰ２の保持力を、制御信号ＳＣＬＴが高レベルの場合における保持部ＫＥＥＰ２の保持力に比べて高くすることができる。
【００５２】
なお、トランジスタＭＰ２０は、電源線ＶＤＤと第１ノードＮ１０との間に配置され、初期の電流量の第１電流を電源線ＶＤＤから第１ノードＮ１０に流して第１ノードＮ１０の電圧を保持する第１保持トランジスタの一例である。また、トランジスタＭＰ２３は、電源線ＶＤＤと第１ノードＮ１０との間に配置され、ゲートで受ける制御信号ＳＣＬＴに応じて、第１電流の量を初期の電流量より大きい電流量に切り替える調整トランジスタの一例である。図２に示す例では、上述したように、トランジスタＭＰ２０およびトランジスタＭＰ２３は、ゲートの電圧が低レベルの場合にオン状態に維持され、ゲートの電圧が高レベルの場合にオフ状態に維持される。
【００５３】
インバータＩＮＶ２０は、入力が第１ノードＮ１０に接続され、出力がトランジスタＭＮ２０、ＭＰ２０のゲートに接続され、第１ノードＮ１０の電圧レベルを反転した信号をトランジスタＭＮ２０、ＭＰ２０のゲートに出力する。なお、保持部ＫＥＥＰ２は、インバータＩＮＶ２０を含んで定義されてもよい。以下、充電部ＣＨＧ２、入力評価部ＥＶＡ２、出力部ＯＵ２、保持部ＫＥＥＰ２およびインバータＩＮＶ２０を含むブロックは、本体部とも称される。
【００５４】
制御部ＣＮＴ２の動作は、図１で説明した制御部ＣＮＴ１の動作と同一または同様である。制御部ＣＮＴ２は、本体部のレプリカを有し、保持部ＫＥＥＰ２の出力電流である第１電流の量を変更する制御信号ＳＣＬＴを生成する。例えば、制御部ＣＮＴ２は、充電部ＣＨＧ２のトランジスタＭＰ１０のレプリカであるトランジスタＭＰ２１０と、入力評価部ＥＶＡ２のトランジスタＭＮ１０のレプリカであるトランジスタＭＮ２１０とを有する。さらに、制御部ＣＮＴ２は、保持部ＫＥＥＰ２のトランジスタＭＮ２０、ＭＰ２０、ＭＰ２２のレプリカであるトランジスタＭＮ２２０、ＭＰ２２０、ＭＰ２２２と、インバータＩＮＶ２２０と、制御信号生成部ＳＧＥＮ１とを有する。以下、制御部ＣＮＴ２は、レプリカ部とも称される。
【００５５】
トランジスタＭＰ２１０は、電源線ＶＤＤと第２ノードＮ２０との間に配置される第２充電トランジスタの一例である。例えば、トランジスタＭＰ２１０は、トランジスタＭＰ１０と同一または同様な特性を有するＰ型のＭＯＳトランジスタであり、ソースが電源線ＶＤＤに接続され、ドレインが第２ノードＮ２０に接続され、ゲートが端子ＸＰＣＨに接続される。そして、トランジスタＭＰ２１０は、プリチャージ期間ＴＰＣＨに電源線ＶＤＤから第２ノードＮ２０に電流を流して、判定期間ＴＥＶＡが開始するまでに第２ノードＮ２０の電圧を第１ノードＮ１０の電圧に合わせる。
【００５６】
トランジスタＭＮ２１０は、第２ノードＮ２０と接地線ＶＳＳとの間に配置される第２放電トランジスタの一例である。例えば、トランジスタＭＮ２１０は、トランジスタＭＮ１０に比べてリーク電流が大きくなる特性を有するＮ型のＭＯＳトランジスタであり、ソースおよびゲートが接地線ＶＳＳに接続され、ドレインが第２ノードＮ２０に接続される。したがって、オフ状態に維持されたトランジスタＭＮ２１０のリーク電流等の影響により、第２ノードＮ２０の電圧は、徐々に低下する。
【００５７】
ここで、例えば、トランジスタＭＮ２１０のサイズ（ゲート幅／ゲート長）をトランジスタＭＮ１０のサイズより大きくすることにより、トランジスタＭＮ２１０のリーク電流をトランジスタＭＮ１０のリーク電流より大きくすることができる。あるいは、トランジスタＭＮ２１０の閾値電圧をトランジスタＭＮ１０の閾値電圧より小さくすることにより、トランジスタＭＮ２１０のリーク電流をトランジスタＭＮ１０のリーク電流より大きくすることができる。したがって、トランジスタＭＮ２１０は、サイズがトランジスタＭＮ１０のサイズより大きくてもよいし、閾値電圧がトランジスタＭＮ１０の閾値電圧より小さくてもよい。
【００５８】
トランジスタＭＮ２２０は、例えば、トランジスタＭＮ２０と同一または同様な特性を有するＮ型のＭＯＳトランジスタであり、ソースが接地線ＶＳＳに接続され、ドレインが第２ノードＮ２０に接続される。また、トランジスタＭＮ２２０のゲートは、インバータＩＮＶ２２０を介して第２ノードＮ２０に接続される。すなわち、トランジスタＭＮ２２０は、第２ノードＮ２０の電圧レベルを反転した信号をゲートで受ける。
【００５９】
トランジスタＭＰ２２２は、トランジスタＭＰ２２に比べて電流を流す能力が小さいＰ型のＭＯＳトランジスタであり、ソースが電源線ＶＤＤに接続され、ドレインがトランジスタＭＰ２２０のソースに接続され、ゲートが接地線ＶＳＳに接続される。すなわち、トランジスタＭＰ２２２は、第２ノードＮ２０の電圧レベルに拘わらず、オン状態を維持する。
【００６０】
ここで、例えば、トランジスタＭＰ２２２のサイズをトランジスタＭＰ２２のサイズより小さくすることにより、トランジスタＭＰ２２２の電流を流す能力をトランジスタＭＰ２２の電流を流す能力より小さくすることができる。あるいは、トランジスタＭＰ２２２の閾値電圧をトランジスタＭＰ２２の閾値電圧より大きくすることにより、トランジスタＭＰ２２２の電流を流す能力をトランジスタＭＰ２２の電流を流す能力より小さくすることができる。したがって、トランジスタＭＰ２２２は、サイズがトランジスタＭＰ２２のサイズより小さくてもよいし、閾値電圧がトランジスタＭＰ２２の閾値電圧より大きくてもよい。
【００６１】
トランジスタＭＰ２２０は、電源線ＶＤＤと第２ノードＮ２０との間に配置される第２保持トランジスタの一例である。例えば、トランジスタＭＰ２２０は、トランジスタＭＰ２０に比べて電流を流す能力が小さいＰ型のＭＯＳトランジスタであり、サイズがトランジスタＭＰ２０のサイズより小さくてもよいし、閾値電圧がトランジスタＭＰ２０の閾値電圧より大きくてもよい。トランジスタＭＰ２２０のソースは、トランジスタＭＰ２２２のドレインに接続され、トランジスタＭＰ２２０のドレインは、第２ノードＮ２０に接続される。また、トランジスタＭＰ２２０のゲートは、インバータＩＮＶ２２０を介して第２ノードＮ２０に接続される。すなわち、トランジスタＭＰ２２０は、第２ノードＮ２０の電圧レベルを反転した信号をゲートで受ける。
【００６２】
例えば、第２ノードＮ２０の電圧が高レベルの場合、トランジスタＭＮ２２０、ＭＰ２２０のゲートが低レベルになるため、トランジスタＭＮ２２０がオフ状態になり、トランジスタＭＰ２２０がオン状態になる。この場合、トランジスタＭＰ２２２、ＭＰ２２０を介して電源線ＶＤＤから第２ノードＮ２０に電流が流れ、第２ノードＮ２０の電圧は高レベルに保持される。
【００６３】
また、第２ノードＮ２０の電圧が低レベルの場合、トランジスタＭＮ２２０、ＭＰ２２０のゲートが高レベルになるため、トランジスタＭＮ２２０がオン状態になり、トランジスタＭＰ２２０がオフ状態になる。すなわち、トランジスタＭＰ２２０は、第２ノードＮ２０の電圧に応じて、電源線ＶＤＤから第２ノードＮ２０に電流を流して第２ノードＮ２０の電圧を保持する。
【００６４】
このように、トランジスタＭＮ２２０、ＭＰ２２０、ＭＰ２２２を含むブロックは、保持部ＫＥＥＰ２のレプリカとして動作する。なお、トランジスタＭＰ２２２、ＭＰ２２０を介して電源線ＶＤＤから第２ノードＮ２０に流れる電流の量は、保持部ＫＥＥＰ２のトランジスタＭＮ２０、ＭＰ２０を介して電源線ＶＤＤから第１ノードＮ１０に流れる電流の量（初期の電流量）より小さい。したがって、トランジスタＭＰ２２０、ＭＰ２２２が第２ノードＮ２０の状態を保持する際の保持力は、保持部ＫＥＥＰ２のトランジスタＭＮ２０、ＭＰ２０が第１ノードＮ１０の状態を保持する際の保持力に比べて低い。また、上述したように、トランジスタＭＮ２１０のリーク電流がトランジスタＭＮ１０のリーク電流に比べて大きい。このため、第２ノードＮ２０の電圧が低下する速度は、第１ノードＮ１０の電圧が低下する速度に比べて速い。
【００６５】
インバータＩＮＶ２２０は、入力が第２ノードＮ２０に接続され、出力がトランジスタＭＮ２２０、ＭＰ２２０のゲートに接続され、第２ノードＮ２０の電圧レベルを反転した信号をトランジスタＭＮ２２０、ＭＰ２２０のゲートに出力する。
【００６６】
制御信号生成部ＳＧＥＮ１は、第１電流の量を初期の電流量より大きい電流量に切り替える制御信号ＳＣＬＴを、誤動作の発生前に第２ノードＮ２０の電圧に基づいて生成してトランジスタＭＰ２３のゲートに出力する。例えば、制御信号生成部ＳＧＥＮ１は、インバータＩＮＶ２１０、ＩＮＶ２１２を有する。インバータＩＮＶ２１０は、入力が第２ノードＮ２０に接続され、出力がインバータＩＮＶ２１２の入力に接続され、第２ノードＮ２０の電圧レベルを反転した信号をインバータＩＮＶ２１２に出力する。インバータＩＮＶ２１２は、入力がインバータＩＮＶ２１０の出力に接続され、出力がトランジスタＭＰ２３のゲートに接続され、インバータＩＮＶ２１０の出力信号を反転した制御信号ＳＣＬＴをトランジスタＭＰ２３のゲートに出力する。すなわち、インバータＩＮＶ２１２は、第２ノードＮ２０の電圧が高レベルの場合、高レベルの制御信号ＳＣＬＴをトランジスタＭＰ２３のゲートに出力し、第２ノードＮ２０の電圧が低レベルの場合、低レベルの制御信号ＳＣＬＴをトランジスタＭＰ２３のゲートに出力する。
【００６７】
第２ノードＮ２０の電圧が低下する速度が第１ノードＮ１０の電圧が低下する速度に比べて速いため、出力信号ＯＵＴが低レベルから高レベルに反転する誤動作の発生前に、制御信号ＳＣＬＴは、高レベルから低レベルに反転する。すなわち、制御信号生成部ＳＧＥＮ１は、誤動作の発生前に制御信号ＳＣＬＴを高レベルから低レベルに反転させることができる。
【００６８】
なお、ダイナミック回路ＤＣ２の構成は、図２に示す例に限定されない。例えば、トランジスタＭＮ２０、ＭＮ２２０は、省かれてもよい。あるいは、ゲートが端子ＸＰＣＨに接続されたＮ型のＭＯＳトランジスタが、トランジスタＭＮ１０のソースと接地線ＶＳＳの間、および、トランジスタＭＮ２１０のソースと接地線ＶＳＳの間にそれぞれ配置されてもよい。この構成では、高レベルの入力信号ＩＮがプリチャージ期間ＴＰＣＨにトランジスタＭＮ１０に入力された場合に第１ノードＮ１０からトランジスタＭＮ１０を介して接地線ＶＳＳに電流が流れることを防止できる。
【００６９】
また、トランジスタＭＰ２２、ＭＰ２２２が省かれ、トランジスタＭＰ２３がトランジスタＭＰ２０と並列に接続されてもよい。すなわち、トランジスタＭＰ２０、ＭＰ２３が、電源線ＶＤＤと第１ノードＮ１０との間に並列に接続されてもよい。この場合、例えば、制御信号ＳＣＬＴは、第２ノードＮ２０の電圧が高レベルの場合、第１ノードＮ１０の電圧レベルに拘わらず、高レベルに設定され、第２ノードＮ２０の電圧が低レベルの場合、第１ノードＮ１０の電圧レベルを反転したレベルに設定される。例えば、２入力の一方がインバータＩＮＶ２１０の出力に接続され、２入力の他方が第１ノードＮ１０に接続され、出力がトランジスタＭＰ２３のゲートに接続されたナンド回路が、インバータＩＮＶ２１２の代わりに設けられてもよい。
【００７０】
図３は、図２に示したダイナミック回路ＤＣ２の動作波形の一例を示す。図１で説明した動作と同一または同様の動作については、詳細な説明を省略する。図３に示した点線は、高レベルと低レベルとの境界を示す。また、図３に示した破線の波形は、制御部ＣＮＴ３およびトランジスタＭＰ２３が省かれた場合の動作波形の一例を示す。
【００７１】
プリチャージ期間ＴＰＣＨ（ＴＰＣＨ１、ＴＰＣＨ２）では、信号ＸＰＣＨおよび入力信号ＩＮが低レベルに維持される。このため、トランジスタＭＰ１０、ＭＰ２１０がオン状態に維持され、トランジスタＭＮ１０がオフ状態に維持される。これにより、第１ノードＮ１０の電圧および第２ノードＮ２０の電圧が高レベルに初期化される。この結果、出力信号ＯＵＴが低レベルに初期化され、制御信号ＳＣＬＴが高レベルに初期化される。
【００７２】
そして、信号ＸＰＣＨが低レベルから高レベルに変化することにより、ダイナミック回路ＤＣ２は、プリチャージ期間ＴＰＣＨから判定期間ＴＥＶＡに遷移する。例えば、判定期間ＴＥＶＡ１では、入力信号ＩＮが低レベルから高レベルに変化する。これにより、第１ノードＮ１０の電圧は、高レベルから低レベルに変化し（図３（ａ））、出力信号ＯＵＴは、高レベルから低レベルに変化する（図３（ｂ））。
【００７３】
判定期間ＴＥＶＡ１の開始時の第１電流の量、すなわち、第１電流の初期の電流量は、図１で説明したように、ダイナミック回路ＤＣ２の動作速度の向上を優先する電流量である。このため、ダイナミック回路ＤＣ２は、第１電流の量がダイナミック回路ＤＣ２の安定性の向上を優先する電流量に設定される場合に比べて、出力信号ＯＵＴを高速に変化させることができる。
【００７４】
信号ＸＰＣＨが高レベルから低レベルに変化することにより、ダイナミック回路ＤＣ２は、判定期間ＴＥＶＡ１からプリチャージ期間ＴＰＣＨ２に遷移する。さらに、信号ＸＰＣＨが低レベルから高レベルに変化することにより、ダイナミック回路ＤＣ２は、プリチャージ期間ＴＰＣＨ２から判定期間ＴＥＶＡ２に遷移する。
【００７５】
判定期間ＴＥＶＡ２では、入力信号ＩＮは、低レベルに維持される。また、第１ノードＮ１０の電圧は、トランジスタＭＮ１０のリーク電流等の影響により、徐々に低下する（図３（ｃ））。同様に、第２ノードＮ２０の電圧は、トランジスタＭＮ２１０のリーク電流等の影響により、徐々に低下する（図３（ｄ））。
【００７６】
なお、図１で説明したように、トランジスタＭＰ２２０、ＭＰ２２２が第２ノードＮ２０の状態を保持する際の保持力は、保持部ＫＥＥＰ２のトランジスタＭＮ２０、ＭＰ２０が第１ノードＮ１０の状態を保持する際の保持力に比べて低い。また、トランジスタＭＮ２１０のリーク電流は、トランジスタＭＮ１０のリーク電流に比べて大きい。このため、第２ノードＮ２０の電圧が低下する速度は、第１ノードＮ１０の電圧が低下する速度に比べて速い。例えば、第２ノードＮ２０の電圧が高レベルと低レベルとの境界に到達するタイミングは、制御部ＣＮＴ３およびトランジスタＭＰ２３が省かれた場合における第１ノードＮ１０の電圧が高レベルと低レベルとの境界に到達するタイミングより、時間ＤＴだけ早い。このため、出力信号ＯＵＴが低レベルから高レベルに反転する誤動作（図３（ｇ）、破線の波形）の発生前に、制御信号ＳＣＬＴは、高レベルから低レベルに反転する（図３（ｅ））。
【００７７】
制御信号ＳＣＬＴが高レベルから低レベルに反転するため、トランジスタＭＰ２３がオン状態になり、保持部ＫＥＥＰ２の出力電流である第１電流の量は、判定期間ＴＥＶＡ２の開始時の電流量より大きい電流量に切り替わる。これにより、第１ノードＮ１０の電圧低下が止まり、第１ノードＮ１０の電圧は、第１電流の量を切り替える前に比べて上昇し、高レベルに維持される（図３（ｆ））。第１電流の量が判定期間ＴＥＶＡ２の開始時の電流量より大きい電流量に切り替わるため、保持部ＫＥＥＰ２の保持力が強化され、第１ノードＮ１０の電圧は、高レベルで安定する。このように、ダイナミック回路ＤＣ２は、入力信号ＩＮが低レベルに維持される場合でも、出力信号ＯＵＴを低レベルに安定させることができる。
【００７８】
以上、図２から図３に示す実施形態においても、図１に示した実施形態と同様の効果を得ることができる。例えば、制御信号生成部ＳＧＥＮ１は、判定期間ＴＥＶＡの開始時では、第１電流の量を初期の電流量にする制御信号ＳＣＬＴを、トランジスタＭＰ２３のゲートに出力する。第１電流の初期の電流量は、ダイナミック回路ＤＣ２の動作速度の向上をダイナミック回路ＤＣ２の安定性の向上より優先する電流量である。したがって、第１電流の量がダイナミック回路ＤＣ２の安定性の向上を優先する電流量に設定される場合に比べて、ダイナミック回路ＤＣ２の動作速度を向上させることができる。
【００７９】
さらに、制御信号生成部ＳＧＥＮ１は、第１電流の量を初期の電流量より大きい電流量に切り替える制御信号ＳＣＬＴを、誤動作の発生前に第２ノードＮ２０の電圧に基づいて生成してトランジスタＭＰ２３のゲートに出力する。これにより、出力信号ＯＵＴが誤動作する前に、保持部ＫＥＥＰ２の保持力を強化することができ、ダイナミック回路ＤＣ２の動作を安定させることができる。このように、ダイナミック回路ＤＣ２の動作速度の向上と安定性の向上とを両立させることができる。
【００８０】
図４は、ダイナミック回路およびダイナミック回路の制御方法の別の実施形態を示す。図１から図３で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図４に示すダイナミック回路ＤＣ３は、例えば、ＳＲＡＭ（Static Random Access Memory）の回路内に設けられ、ＳＲＡＭのデータを読み出す回路の一部として使用される。例えば、ダイナミック回路ＤＣ３は、ＳＲＡＭの（ｎ＋１）個のバンクＢＫ（ＢＫ０、ＢＫ１、・・・、ＢＫｎ）に接続されるグローバルビットラインＲＧＢＬを制御し、グローバルビットラインＲＧＢＬの電圧に応じた出力信号ＯＵＴを出力端子ＯＵＴに出力する。グローバルビットラインＲＧＢＬの状態を保持する際の保持力は、制御信号ＳＣＬＴにより調節される。なお、グローバルビットラインＲＧＢＬは、図１、図２等に示した第１ノードＮ１０に対応する。すなわち、グローバルビットラインＲＧＢＬは、第１ノードの一例である。
【００８１】
ダイナミック回路ＤＣ３は、図２に示した入力評価部ＥＶＡ２および制御部ＣＮＴ２の代わりに入力評価部ＥＶＡ３および制御部ＣＮＴ３を有することを除いて、図２に示したダイナミック回路ＤＣ２と同一または同様である。例えば、ダイナミック回路ＤＣ３は、出力回路ＯＣ、入力評価部ＥＶＡ３および制御部ＣＮＴ３を有する。以下、出力回路ＯＣおよび入力評価部ＥＶＡ３を含むブロックは、本体部とも称され、制御部ＣＮＴ３は、レプリカ部とも称される。
【００８２】
出力回路ＯＣは、充電部ＣＨＧ２、出力部ＯＵ２、保持部ＫＥＥＰ２およびインバータＩＮＶ２０を有し、グローバルビットラインＲＧＢＬの電圧に応じた出力信号ＯＵＴを出力端子ＯＵＴに出力する。充電部ＣＨＧ２、出力部ＯＵ２、保持部ＫＥＥＰ２およびインバータＩＮＶ２０は、図２に示した充電部ＣＨＧ２、出力部ＯＵ２、保持部ＫＥＥＰ２およびインバータＩＮＶ２０と同一または同様である。例えば、充電部ＣＨＧ２、出力部ＯＵ２、保持部ＫＥＥＰ２およびインバータＩＮＶ２０は、図２に示した第１ノードＮ１０をグローバルビットラインＲＧＢＬに読み替えることにより、図２、図３等で説明される。
【００８３】
入力評価部ＥＶＡ３は、１つの第１放電トランジスタＭＮ１０の代わりに複数の第１放電トランジスタＭＮ１（ＭＮ１０、ＭＮ１１、・・・、ＭＮ１ｎ）を有することを除いて、図２に示した入力評価部ＥＶＡ２と同一または同様である。以下、第１放電トランジスタＭＮ１は、トランジスタＭＮ１とも称される。例えば、入力評価部ＥＶＡ３は、複数のバンクＢＫからの入力信号ＩＮ（ＩＮ０、ＩＮ１、・・・、ＩＮｎ）をそれぞれ受ける複数のトランジスタＭＮ１を有する。複数のトランジスタＭＮ１は、Ｎ型のＭＯＳトランジスタであり、接地線ＶＳＳとグローバルビットラインＲＧＢＬとの間に並列に接続される。すなわち、複数のトランジスタＭＮ１のソースは、接地線ＶＳＳに接続され、複数のトランジスタＭＮ１のドレインは、グローバルビットラインＲＧＢＬに接続される。また、複数のトランジスタＭＮ１のゲートは、複数のバンクＢＫの出力をそれぞれ受ける複数の入力端子ＩＮ（ＩＮ０、ＩＮ１、・・・、ＩＮｎ）にそれぞれ接続される。例えば、トランジスタＭＮ１０のゲートは、バンクＢＫ０の出力を受ける入力端子ＩＮ０に接続され、トランジスタＭＮ１ｎのゲートは、バンクＢＫｎの出力を受ける入力端子ＩＮｎに接続される。
【００８４】
複数の入力信号ＩＮの各々は、プリチャージ期間ＴＰＣＨでは低レベルに維持され、判定期間ＴＥＶＡでは対応するバンクＢＫの出力に応じて低レベルまたは高レベルに設定される。全ての入力信号ＩＮが低レベルの場合、全てのトランジスタＭＮ１がオフ状態になる。このため、例えば、判定期間ＴＥＶＡにおいて、全ての入力信号ＩＮが低レベルの場合、グローバルビットラインＲＧＢＬの電圧は、保持部ＫＥＥＰ２により維持される。
【００８５】
複数の入力信号ＩＮのうちのいずれかが高レベルの場合、高レベルの入力信号ＩＮを受けたトランジスタＭＮ１がオン状態になり、グローバルビットラインＲＧＢＬから接地線ＶＳＳに電流が流れる。すなわち、トランジスタＭＮ１は、判定期間ＴＥＶＡに、ゲートで受けた入力信号ＩＮに応じてグローバルビットラインＲＧＢＬから接地線ＶＳＳに電流を流す。これにより、グローバルビットラインＲＧＢＬの電圧は、高レベルから低レベルに変化する。
【００８６】
制御部ＣＮＴ３は、１つのトランジスタＭＮ２１０の代わりに複数のトランジスタＭＮ２１（ＭＮ２１０、ＭＮ２１１、・・・、ＭＮ２１ｎ）を有することを除いて、図２に示した制御部ＣＮＴ２と同一または同様である。すなわち、制御部ＣＮＴ３は、本体部のレプリカを有し、保持部ＫＥＥＰ２の出力電流である第１電流の量を変更する制御信号ＳＣＬＴを生成する。例えば、制御部ＣＮＴ３は、複数のトランジスタＭＮ２１と、トランジスタＭＰ２１０と、トランジスタＭＮ２２０、ＭＰ２２０、ＭＰ２２２と、インバータＩＮＶ２２０と、制御信号生成部ＳＧＥＮ１とを有する。
【００８７】
複数のトランジスタＭＮ２１（ＭＮ２１０、ＭＮ２１１、・・・、ＭＮ２１ｎ）は、入力評価部ＥＶＡ３の複数のトランジスタＭＮ１（ＭＮ１０、ＭＮ１１、・・・、ＭＮ１ｎ）のそれぞれのレプリカである。複数のトランジスタＭＮ２１の符号の末尾の数字および“ｎ”は、複数のトランジスタＭＮ１の符号の末尾の数字および“ｎ”に対応する。例えば、トランジスタＭＮ２１ｎは、トランジスタＭＮ１ｎのレプリカである。複数のトランジスタＭＮ２１は、Ｎ型のＭＯＳトランジスタであり、ソースおよびゲートが接地線ＶＳＳに接続され、ドレインが第２ノードＮ２０に接続される。すなわち、複数のトランジスタＭＮ２１は、第２ノードＮ２０と接地線ＶＳＳとの間に配置される第２放電トランジスタの一例である。
【００８８】
制御部ＣＮＴ３のトランジスタＭＮ２１（ＭＮ２１０、ＭＮ２１１、・・・、ＭＮ２１ｎ）のサイズおよび閾値電圧と入力評価部ＥＶＡ３のトランジスタＭＮ１（ＭＮ１０、ＭＮ１１、・・・、ＭＮ１ｎ）のサイズおよび閾値電圧との関係は、図５で説明する。同様に、制御部ＣＮＴ３のトランジスタＭＰ２２０、ＭＰ２２２のサイズおよび閾値電圧と保持部ＫＥＥＰ２のトランジスタＭＰ２０、ＭＰ２２のサイズおよび閾値電圧との関係は、図５で説明する。
【００８９】
なお、ダイナミック回路ＤＣ３の構成は、図４に示す例に限定されない。例えば、トランジスタＭＮ２０、ＭＮ２２０は、省かれてもよい。あるいは、ゲートが端子ＸＰＣＨに接続されたＮ型のＭＯＳトランジスタが、複数のトランジスタＭＮ１のソースと接地線ＶＳＳの間、および、複数のトランジスタＭＮ２１のソースと接地線ＶＳＳの間にそれぞれ配置されてもよい。
【００９０】
また、トランジスタＭＰ２２、ＭＰ２２２が省かれ、トランジスタＭＰ２３がトランジスタＭＰ２０と並列に接続されてもよい。すなわち、トランジスタＭＰ２０、ＭＰ２３が、電源線ＶＤＤとグローバルビットラインＲＧＢＬとの間に並列に接続されてもよい。この場合、例えば、制御信号ＳＣＬＴは、第２ノードＮ２０の電圧が高レベルの場合、グローバルビットラインＲＧＢＬの電圧レベルに拘わらず、高レベルに設定される。そして、制御信号ＳＣＬＴは、第２ノードＮ２０の電圧が低レベルの場合、グローバルビットラインＲＧＢＬの電圧レベルを反転したレベルに設定される。例えば、２入力の一方がインバータＩＮＶ２１０の出力に接続され、２入力の他方がグローバルビットラインＲＧＢＬに接続され、出力がトランジスタＭＰ２３のゲートに接続されたナンド回路が、インバータＩＮＶ２１２の代わりに設けられてもよい。
【００９１】
また、制御部ＣＮＴ３の複数のトランジスタＭＮ２１（ＭＮ２１０、ＭＮ２１１、・・・、ＭＮ２１ｎ）は、１つのトランジスタとして纏めて配置されてもよい。
【００９２】
図５は、レプリカ部のトランジスタＭＮ２１、ＭＰ２２０、ＭＰ２２２と本体部のトランジスタＭＮ１、ＭＰ２０、ＭＰ２２との関係の一例を示す。なお、レプリカ部のトランジスタＭＮ２１は、制御部ＣＮＴ３のトランジスタＭＮ２１（ＭＮ２１０、ＭＮ２１１、・・・、ＭＮ２１ｎ）である。また、本体部のトランジスタＭＮ１は、入力評価部ＥＶＡ３のトランジスタＭＮ１（ＭＮ１０、ＭＮ１１、・・・、ＭＮ１ｎ）である。レプリカ部のトランジスタＭＰ２２０、ＭＰ２２２は、制御部ＣＮＴ３のトランジスタＭＰ２２０、ＭＰ２２２であり、本体部のトランジスタＭＰ２０、ＭＰ２２は、保持部ＫＥＥＰ２のトランジスタＭＰ２０、ＭＰ２２である。
【００９３】
図５に示すサイズＳは、符号Ｓの後の括弧内に示すトランジスタのゲート幅Ｗをゲート長Ｌで割ることにより算出される値である。また、図５に示す閾値電圧Ｖｔｈは、符号Ｖｔｈの後の括弧内に示すトランジスタの閾値電圧である。例えば、図５に示すサイズＳ（ＭＮ２１０）および閾値電圧Ｖｔｈ（ＭＮ２１０）は、トランジスタＭＮ２１０のサイズＳ（＝Ｗ／Ｌ）および閾値電圧Ｖｔｈをそれぞれ示す。
【００９４】
パターン１では、レプリカ部の複数のトランジスタＭＮ２１の各々のサイズＳは、本体部の複数のトランジスタＭＮ１のうちの対応するトランジスタＭＮ１のサイズＳより大きい。例えば、トランジスタＭＮ２１０のサイズＳ（ＭＮ２１０）は、トランジスタＭＮ１０のサイズＳ（ＭＮ１０）より大きい。
【００９５】
また、複数のトランジスタＭＮ２１の各々の閾値電圧Ｖｔｈの絶対値は、複数のトランジスタＭＮ１のうちの対応するトランジスタＭＮ１の閾値電圧Ｖｔｈの絶対値以下である。例えば、トランジスタＭＮ２１０の閾値電圧Ｖｔｈ（ＭＮ２１０）の絶対値は、トランジスタＭＮ１０の閾値電圧Ｖｔｈ（ＭＮ１０）の絶対値以下である。
【００９６】
なお、レプリカ部のトランジスタＭＰ２２０のサイズＳ（ＭＰ２２０）は、本体部のトランジスタＭＰ２０のサイズＳ（ＭＰ２０）以下である。同様に、レプリカ部のトランジスタＭＰ２２２のサイズＳ（ＭＰ２２２）は、本体部のトランジスタＭＰ２２のサイズＳ（ＭＰ２２）以下である。
【００９７】
トランジスタＭＰ２２０の閾値電圧Ｖｔｈ（ＭＰ２２０）の絶対値は、トランジスタＭＰ２０の閾値電圧Ｖｔｈ（ＭＰ２０）の絶対値以上である。同様に、トランジスタＭＰ２２２の閾値電圧Ｖｔｈ（ＭＰ２２２）の絶対値は、トランジスタＭＰ２２の閾値電圧Ｖｔｈ（ＭＰ２２）の絶対値以上である。
【００９８】
このように、パターン１では、レプリカ部の複数のトランジスタＭＮ２１のサイズＳを本体部の複数のトランジスタＭＮ１のサイズＳよりそれぞれ大きくする。これにより、レプリカ部のトランジスタＭＮ２１のリーク電流は、本体部のトランジスタＭＮ１のリーク電流により大きくなる。なお、パターン１では、レプリカ部の第２ノードＮ２０の状態を保持する際の保持力は、グローバルビットラインＲＧＢＬの状態を保持する際の保持力より低くてもよいし、同じでもよい。
【００９９】
パターン２では、レプリカ部の複数のトランジスタＭＮ２１の各々のサイズＳは、本体部の複数のトランジスタＭＮ１のうちの対応するトランジスタＭＮ１のサイズＳ以上である。例えば、トランジスタＭＮ２１０のサイズＳ（ＭＮ２１０）は、トランジスタＭＮ１０のサイズＳ（ＭＮ１０）以上である。
【０１００】
また、複数のトランジスタＭＮ２１の各々の閾値電圧Ｖｔｈの絶対値は、複数のトランジスタＭＮ１のうちの対応するトランジスタＭＮ１の閾値電圧Ｖｔｈの絶対値より小さい。例えば、トランジスタＭＮ２１０の閾値電圧Ｖｔｈ（ＭＮ２１０）の絶対値は、トランジスタＭＮ１０の閾値電圧Ｖｔｈ（ＭＮ１０）の絶対値より小さい。なお、レプリカ部のトランジスタＭＰ２２０、ＭＰ２２２と本体部のトランジスタＭＰ２０、ＭＰ２２との関係は、パターン１と同じである。
【０１０１】
このように、パターン２では、レプリカ部の複数のトランジスタＭＮ２１の閾値電圧Ｖｔｈの絶対値を本体部の複数のトランジスタＭＮ１の閾値電圧Ｖｔｈの絶対値よりそれぞれ小さくする。これにより、レプリカ部のトランジスタＭＮ２１のリーク電流は、本体部のトランジスタＭＮ１のリーク電流により大きくなる。なお、パターン２では、レプリカ部の第２ノードＮ２０の状態を保持する際の保持力は、グローバルビットラインＲＧＢＬの状態を保持する際の保持力より低くてもよいし、同じでもよい。
【０１０２】
パターン３では、レプリカ部の複数のトランジスタＭＮ２１の各々のサイズＳは、本体部の複数のトランジスタＭＮ１のうちの対応するトランジスタＭＮ１のサイズＳ以上である。また、複数のトランジスタＭＮ２１の各々の閾値電圧Ｖｔｈの絶対値は、複数のトランジスタＭＮ１のうちの対応するトランジスタＭＮ１の閾値電圧Ｖｔｈの絶対値以下である。
【０１０３】
なお、レプリカ部のトランジスタＭＰ２２０のサイズＳ（ＭＰ２２０）は、本体部のトランジスタＭＰ２０のサイズＳ（ＭＰ２０）より小さい。同様に、レプリカ部のトランジスタＭＰ２２２のサイズＳ（ＭＰ２２２）は、本体部のトランジスタＭＰ２２のサイズＳ（ＭＰ２２）より小さい。
【０１０４】
トランジスタＭＰ２２０の閾値電圧Ｖｔｈ（ＭＰ２２０）の絶対値は、トランジスタＭＰ２０の閾値電圧Ｖｔｈ（ＭＰ２０）の絶対値以上である。同様に、トランジスタＭＰ２２２の閾値電圧Ｖｔｈ（ＭＰ２２２）の絶対値は、トランジスタＭＰ２２の閾値電圧Ｖｔｈ（ＭＰ２２）の絶対値以上である。
【０１０５】
このように、パターン３では、レプリカ部のトランジスタＭＰ２２０、ＭＰ２２２のサイズＳを本体部のトランジスタＭＰ２０、ＭＰ２２のサイズＳよりそれぞれ小さくする。これにより、レプリカ部の第２ノードＮ２０の状態を保持する際の保持力は、グローバルビットラインＲＧＢＬの状態を保持する際の保持力より低くなる。なお、レプリカ部のトランジスタＭＮ２１のリーク電流は、本体部のトランジスタＭＮ１のリーク電流より大きくてもよいし、同じでもよい。
【０１０６】
パターン４では、レプリカ部の複数のトランジスタＭＮ２１と本体部の複数のトランジスタＭＮ１との関係は、パターン３と同じである。また、レプリカ部のトランジスタＭＰ２２０のサイズＳ（ＭＰ２２０）は、本体部のトランジスタＭＰ２０のサイズＳ（ＭＰ２０）以下である。同様に、レプリカ部のトランジスタＭＰ２２２のサイズＳ（ＭＰ２２２）は、本体部のトランジスタＭＰ２２のサイズＳ（ＭＰ２２）以下である。
【０１０７】
トランジスタＭＰ２２０の閾値電圧Ｖｔｈ（ＭＰ２２０）の絶対値は、トランジスタＭＰ２０の閾値電圧Ｖｔｈ（ＭＰ２０）の絶対値より大きい。同様に、トランジスタＭＰ２２２の閾値電圧Ｖｔｈ（ＭＰ２２２）の絶対値は、トランジスタＭＰ２２の閾値電圧Ｖｔｈ（ＭＰ２２）の絶対値より大きい。
【０１０８】
このように、パターン４では、レプリカ部のトランジスタＭＰ２２０、ＭＰ２２２の閾値電圧Ｖｔｈの絶対値を本体部のトランジスタＭＰ２０、ＭＰ２２の閾値電圧Ｖｔｈよりそれぞれ大きくする。これにより、レプリカ部の第２ノードＮ２０の状態を保持する際の保持力は、グローバルビットラインＲＧＢＬの状態を保持する際の保持力より低くなる。なお、レプリカ部のトランジスタＭＮ２１のリーク電流は、本体部のトランジスタＭＮ１のリーク電流より大きくてもよいし、同じでもよい。
【０１０９】
なお、レプリカ部のトランジスタＭＮ２１、ＭＰ２２０、ＭＰ２２２と本体部のトランジスタＭＮ１、ＭＰ２０、ＭＰ２２との関係は、図５に示す例に限定されない。例えば、パターン１では、レプリカ部の複数のトランジスタＭＮ２１のサイズＳの合計が本体部の複数のトランジスタＭＮ１のサイズＳの合計より大きければ、複数のトランジスタＭＮ２１のいずれかのサイズＳは、トランジスタＭＮ１のサイズＳ以下でもよい。
【０１１０】
図６は、図４に示したダイナミック回路ＤＣ３の動作波形の一例を示す。図３で説明した動作と同一または同様の動作については、詳細な説明を省略する。図６に示した点線の意味および破線の波形の意味は、図３と同じである。図６に示す例では、複数の入力信号ＩＮ（ＩＮ０、ＩＮ１、・・・、ＩＮｎ）のうち、入力信号ＩＮｎ以外の入力信号ＩＮは、プリチャージ期間ＴＰＣＨ１、ＴＰＣＨ２および判定期間ＴＥＶＡ１、ＴＥＶＡ２において、常に低レベルに維持される。入力信号ＩＮｎは、図３に示した入力信号ＩＮと同様に、プリチャージ期間ＴＰＣＨ１、ＴＰＣＨ２および判定期間ＴＥＶＡ２では、低レベルに維持され、判定期間ＴＥＶＡ１では、低レベルから高レベルに変化する。図６に示す動作波形、すなわち、ダイナミック回路ＤＣ３の動作は、図３に示した入力信号ＩＮを入力信号ＩＮｎに読み替え、第１ノードＮ１０をグローバルビットラインＲＧＢＬに読み替えることにより、図３に示した動作波形の説明により説明される。
【０１１１】
図７は、図４に示したダイナミック回路ＤＣ３の比較例を示す。比較例１のダイナミック回路ＤＣｅｘ１および比較例２のダイナミック回路ＤＣｅｘ２では、レプリカ部、すなわち、図４に示した制御部ＣＮＴ３がダイナミック回路ＤＣ３から省かれる。さらに、ダイナミック回路ＤＣｅｘ１は、図４に示した出力回路ＯＣの代わりに出力回路ＯＣｅｘ１を有し、ダイナミック回路ＤＣｅｘ２は、出力回路ＯＣの代わりに出力回路ＯＣｅｘ２を有する。ダイナミック回路ＤＣｅｘ１、ＤＣｅｘ２のその他の構成は、図４に示したダイナミック回路ＤＣ３と同一または同様である。
【０１１２】
ダイナミック回路ＤＣｅｘ１の出力回路ＯＣｅｘ１は、図４に示した保持部ＫＥＥＰ２の代わりに保持部ＫＥＥＰｅｘ１を有することを除いて、図４に示した出力回路ＯＣと同一または同様である。保持部ＫＥＥＰｅｘ１は、図４に示したトランジスタＭＰ２３が保持部ＫＥＥＰ２から省かれることを除いて、保持部ＫＥＥＰ２と同一または同様である。保持部ＫＥＥＰｅｘ１の保持力は、トランジスタＭＰ２３が保持部ＫＥＥＰ２から省かれるため、保持部ＫＥＥＰ２の判定期間ＴＥＶＡの開始時における保持力と同じまたはほぼ同じであり、判定期間ＴＥＶＡ中に変更されない。
【０１１３】
ダイナミック回路ＤＣｅｘ２の出力回路ＯＣｅｘ２は、保持部ＫＥＥＰｅｘ１およびインバータＩＮＶ２０の代わりに保持部ＫＥＥＰｅｘ２およびインバータＩＮＶ３０を有することを除いて、出力回路ＯＣｅｘ１と同一または同様である。保持部ＫＥＥＰｅｘ２は、トランジスタＭＰ２０、ＭＰ２２の代わりにトランジスタＭＰ３０、ＭＰ３２を有することを除いて、保持部ＫＥＥＰｅｘ１と同一または同様である。トランジスタＭＰ３０、ＭＰ３２およびインバータＩＮＶ３０のサイズは、トランジスタＭＰ２０、ＭＰ２２およびインバータＩＮＶ２０のサイズよりそれぞれ大きい。したがって、保持部ＫＥＥＰｅｘ２の保持力は、保持部ＫＥＥＰｅｘ１の保持力より高い。例えば、図８および図９に示すシミュレーションでは、トランジスタＭＰ３０、ＭＰ３２およびインバータＩＮＶ３０のサイズは、トランジスタＭＰ２０、ＭＰ２２およびインバータＩＮＶ２０のサイズの８倍に設定される。
【０１１４】
図８は、図４に示したダイナミック回路ＤＣ３および図７に示した比較例のシミュレーション結果の一例を示す。なお、図８に示すシミュレーション結果は、全ての入力信号ＩＮが低レベルに維持される場合のダイナミック回路ＤＣ３、ＤＣｅｘ１、ＤＣｅｘ２のシミュレーション結果である。ダイナミック回路ＤＣ３、ＤＣｅｘ１、ＤＣｅｘ２に関しては、Ｎ型のＭＯＳトランジスタが、動作が速くなるファースト側に６σばらつき、Ｐ型のＭＯＳトランジスタが、動作が遅くなるスロー側に６σばらついた場合のシミュレーション結果を示す。さらに、ダイナミック回路ＤＣｅｘ１に関しては、Ｎ型のＭＯＳトランジスタがファースト側に３σばらつき、Ｐ型のＭＯＳトランジスタがスロー側に３σばらついた場合のシミュレーション結果も示す。
【０１１５】
図８では、出力信号ＯＵＴ等がダイナミック回路ＤＣ３、ＤＣｅｘ１、ＤＣｅｘ２のいずれのシミュレーション結果であるかを分かり易くするために、対応するダイナミック回路ＤＣ３、ＤＣｅｘ１、ＤＣｅｘ２の符号を信号等の符号の後の括弧内に示す。例えば、出力信号ＯＵＴ（ＤＣ３）は、ダイナミック回路ＤＣ３の出力信号ＯＵＴのシミュレーション結果を示す。なお、図８に示す例では、プリチャージ期間ＴＰＣＨと判定期間ＴＥＶＡとを切り替える信号ＸＰＣＨの波形は、ダイナミック回路ＤＣ３、ＤＣｅｘ１、ＤＣｅｘ２で同じである。ダイナミック回路ＤＣ３、ＤＣｅｘ１、ＤＣｅｘ２のシミュレーション結果について説明する前に、トランジスタＭＰ２０、ＭＰ２２等のトランジスタのサイズについて説明する。
【０１１６】
ダイナミック回路ＤＣ３、ＤＣｅｘ１のトランジスタＭＰ２０、ＭＰ２２のサイズは、ダイナミック回路ＤＣｅｘ２のトランジスタＭＰ３０、ＭＰ３２のサイズの１／８倍である。これにより、保持部ＫＥＥＰ２の判定期間ＴＥＶＡの開始時における保持力および保持部ＫＥＥＰｅｘ１の保持力は、保持部ＫＥＥＰｅｘ２の保持力より低くなる。また、ダイナミック回路ＤＣ３、ＤＣｅｘ１のインバータＩＮＶ２０のサイズは、トランジスタＭＰ２０、ＭＰ２２とトランジスタＭＰ３０、ＭＰ３２とのサイズ比に合わせて、ダイナミック回路ＤＣｅｘ２のインバータＩＮＶ３０のサイズの１／８に設定される。これにより、ダイナミック回路ＤＣ３、ＤＣｅｘ１は、ダイナミック回路ＤＣｅｘ２より高速に動作する。
【０１１７】
ダイナミック回路ＤＣ３の制御部ＣＮＴ３のトランジスタＭＮ２１（ＭＮ２１０、ＭＮ２１１、・・・、ＭＮ２１ｎ）のサイズは、入力評価部ＥＶＡ３のトランジスタＭＮ１（ＭＮ１０、ＭＮ１１、・・・、ＭＮ１ｎ）のサイズより２０％大きい。そして、制御部ＣＮＴ３のトランジスタＭＰ２２０、ＭＰ２２２のサイズは、保持部ＫＥＥＰ２のトランジスタＭＰ２０、ＭＰ２２のサイズより２０％小さい。これにより、ダイナミック回路ＤＣ３の判定期間ＴＥＶＡでは、レプリカ部（制御部ＣＮＴ３）の第２ノードＮ２０（ＤＣ３）の電圧レベルは、本体部のグローバルビットラインＲＧＢＬ（ＤＣ３）の電圧レベルが反転する前に、反転する。
【０１１８】
例えば、信号ＸＰＣＨが低レベルの期間であるプリチャージ期間ＴＰＣＨでは、ダイナミック回路ＤＣ３のグローバルビットラインＲＧＢＬ（ＤＣ３）の電圧、第２ノードＮ２０（ＤＣ３）の電圧、制御信号ＳＣＴＬ（ＤＣ３）は、高レベルに設定される。これにより、出力信号ＯＵＴ（ＤＣ３）は、低レベルに設定される。そして、信号ＸＰＣＨが低レベルから高レベルに切り替わり、ダイナミック回路ＤＣ３は、プリチャージ期間ＴＰＣＨから判定期間ＴＥＶＡに遷移する。
【０１１９】
ダイナミック回路ＤＣ３の判定期間ＴＥＶＡでは、本体のグローバルビットラインＲＧＢＬ（ＤＣ３）の電圧が高レベルから低レベルに反転する前に、制御部ＣＮＴ３（レプリカ部）の第２ノードＮ２０（ＤＣ３）の電圧が高レベルから低レベルに反転する。これにより、グローバルビットラインＲＧＢＬ（ＤＣ３）の電圧が高レベルから低レベルに反転する前に、制御信号ＳＣＴＬ（ＤＣ３）が高レベルから低レベルに反転し、グローバルビットラインＲＧＢＬ（ＤＣ３）の電圧は、高レベルに保持される。この結果、出力信号ＯＵＴ（ＤＣ３）は、低レベルに維持される。
【０１２０】
これに対し、ダイナミック回路ＤＣ３から制御部ＣＮＴ３等が省かれたダイナミック回路ＤＣｅｘ１では、トランジスタのばらつきが６σである場合、グローバルビットラインＲＧＢＬ（ＤＣｅｘ１［６σ］）の電圧が高レベルから低レベルに反転する。このため、出力信号ＯＵＴ（ＤＣｅｘ１［６σ］）が低レベルから高レベルに反転する誤動作が、発生する。なお、トランジスタのばらつきが３σである場合では、ダイナミック回路ＤＣｅｘ１のグローバルビットラインＲＧＢＬ（ＤＣｅｘ１［３σ］）の電圧が高レベルに維持されるため、出力信号ＯＵＴ（ＤＣｅｘ１［３σ］）は、低レベルに維持される。すなわち、ダイナミック回路ＤＣｅｘ１では、トランジスタのばらつきが３σの場合には誤動作は発生しないが、トランジスタのばらつきが６σの場合には誤動作が発生する。
【０１２１】
また、ダイナミック回路ＤＣｅｘ２の判定期間ＴＥＶＡでは、グローバルビットラインＲＧＢＬ（ＤＣｅｘ２）の電圧が高レベルに維持されるため、出力信号ＯＵＴ（ＤＣｅｘ２）は、低レベルに維持される。なお、ダイナミック回路ＤＣｅｘ２では、保持部ＫＥＥＰｅｘ２の保持力が保持部ＫＥＥＰ２の判定期間ＴＥＶＡの開始時における保持力より高い。このため、図９に示すように、ダイナミック回路ＤＣｅｘ２の動作速度は、ダイナミック回路ＤＣ３に比べて低下する。
【０１２２】
このように、ダイナミック回路ＤＣ３では、制御信号ＳＣＴＬが高レベルの場合、トランジスタのばらつき、ノイズ等に対するマージンは、例えば、３σのばらつきを補償するマージンに設定される。そして、制御信号ＳＣＴＬが低レベルの場合、トランジスタのばらつき、ノイズ等に対するマージンは、例えば、６σのばらつきを補償可能なマージンに設定される。
【０１２３】
図９は、図４に示したダイナミック回路ＤＣ３および図７に示した比較例のシミュレーション結果の別の例を示す。なお、図９に示すシミュレーション結果は、複数の入力信号ＩＮの１つを判定期間ＴＥＶＡ中に低レベルから高レベルに変化させた場合のダイナミック回路ＤＣ３、ＤＣｅｘ２のシミュレーション結果である。トランジスタのばらつき、サイズ等は、図８に示した例と同じである。なお、図９では、図７に示した比較例のダイナミック回路ＤＣｅｘ１、ＤＣｅｘ２うち、ダイナミック回路ＤＣｅｘ２のシミュレーション結果を示す。出力信号ＯＵＴ（ＤＣ３）は、ダイナミック回路ＤＣ３の出力信号ＯＵＴのシミュレーション結果を示し、出力信号ＯＵＴ（ＤＣｅｘ２）は、ダイナミック回路ＤＣｅｘ２の出力信号ＯＵＴのシミュレーション結果を示す。なお、図８に示す例では、入力信号ＩＮの波形は、ダイナミック回路ＤＣ３、ＤＣｅｘ２で同じである。
【０１２４】
ダイナミック回路ＤＣ３の出力信号ＯＵＴ（ＤＣ３）およびダイナミック回路ＤＣｅｘ２の出力信号ＯＵＴ（ＤＣｅｘ２）は、入力信号ＩＮが低レベルから高レベルに変化したことに応答して、低レベルから高レベルに変化する。なお、ダイナミック回路ＤＣ３では、入力信号ＩＮが低レベルから高レベルに変化してから、出力信号ＯＵＴが低レベルから高レベルに変化するまでの遅延時間は、ダイナミック回路ＤＣｅｘ２から約２０％改善され、高速化される。このように、ダイナミック回路ＤＣ３は、ダイナミック回路ＤＣｅｘ２の動作速度に比べて、動作速度を向上できる。
【０１２５】
以上、図４から図９に示す実施形態においても、図２から図３に示した実施形態と同様の効果を得ることができる。例えば、制御信号生成部ＳＧＥＮ１は、判定期間ＴＥＶＡの開始時では、第１電流の量を初期の電流量にする制御信号ＳＣＬＴを、トランジスタＭＰ２３のゲートに出力する。そして、制御信号生成部ＳＧＥＮ１は、第１電流の量を初期の電流量より大きい電流量に切り替える制御信号ＳＣＬＴを、誤動作の発生前に第２ノードＮ２０の電圧に基づいて生成してトランジスタＭＰ２３のゲートに出力する。
【０１２６】
これにより、第１電流の量が初期の電流量である期間では、ダイナミック回路ＤＣ３の動作速度を向上させることができる。また、第１電流の量が初期の電流量より大きい電流量に切り替わった後では、ダイナミック回路ＤＣ３の動作を安定させることができる。このように、ダイナミック回路ＤＣ３の動作速度の向上と安定性の向上とを両立させることができる。
【０１２７】
図１０は、ダイナミック回路およびダイナミック回路の制御方法の別の実施形態を示す。図１から図９で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図１０に示すダイナミック回路ＤＣ４は、例えば、ＳＲＡＭの回路内に設けられ、ＳＲＡＭのデータを読み出す回路の一部として使用される。
【０１２８】
ダイナミック回路ＤＣ４は、図４に示した制御部ＣＮＴ３の代わりに制御部ＣＮＴ４を有することを除いて、図４に示したダイナミック回路ＤＣ３と同一または同様である。例えば、ダイナミック回路ＤＣ４は、出力回路ＯＣ、入力評価部ＥＶＡ３および制御部ＣＮＴ４（以下、レプリカ部とも称する）を有する。出力回路ＯＣおよび入力評価部ＥＶＡ３は、図４に示した出力回路ＯＣおよび入力評価部ＥＶＡ３と同一または同様である。
【０１２９】
制御部ＣＮＴ４は、図４に示した複数のトランジスタＭＮ２１（ＭＮ２１０、ＭＮ２１１、・・・、ＭＮ２１ｎ）の代わりに、複数のトランジスタＭＮ４１（ＭＮ４１０、ＭＮ４１１、・・・、ＭＮ４１ｎ）を有する。さらに、制御部ＣＮＴ４は、図４に示した制御信号生成部ＳＧＥＮ１およびインバータＩＮＶ２２０の代わりに、制御信号生成部ＳＧＥＮ２およびインバータＩＮＶ４２０を有する。制御部ＣＮＴ４のその他の構成は、図４に示した制御部ＣＮＴ３と同一または同様である。例えば、制御部ＣＮＴ４は、複数のトランジスタＭＮ４１と、トランジスタＭＰ２１０と、トランジスタＭＮ２２０、ＭＰ２２０、ＭＰ２２２と、インバータＩＮＶ４２０と、制御信号生成部ＳＧＥＮ２とを有する。
【０１３０】
複数のトランジスタＭＮ４１（ＭＮ４１０、ＭＮ４１１、・・・、ＭＮ４１ｎ）は、入力評価部ＥＶＡ３の複数のトランジスタＭＮ１（ＭＮ１０、ＭＮ１１、・・・、ＭＮ１ｎ）のそれぞれのレプリカである。複数のトランジスタＭＮ４１の符号の末尾の数字および“ｎ”は、複数のトランジスタＭＮ１の符号の末尾の数字および“ｎ”に対応する。例えば、トランジスタＭＮ４１ｎは、トランジスタＭＮ１ｎのレプリカである。
【０１３１】
複数のトランジスタＭＮ４１の各々は、複数のトランジスタＭＮ１のうちの対応するトランジスタＭＮ１と同一または同様な特性を有するＮ型のＭＯＳトランジスタである。例えば、複数のトランジスタＭＮ４１の各々のサイズおよび閾値電圧は、複数のトランジスタＭＮ１のうちの対応するトランジスタＭＮ１のサイズおよび閾値電圧と同じまたはほぼ同じである。これにより、複数のトランジスタＭＮ４１のリーク電流の合計は、複数のトランジスタＭＮ１のリーク電流の合計と同じまたはほぼ同じになる。このように、制御部ＣＮＴ４では、トランジスタＭＮ４１のサイズがトランジスタＭＮ１のサイズと同じまたはほぼ同じであるため、制御部ＣＮＴ４の回路規模の増加を抑制することができる。
【０１３２】
なお、複数のトランジスタＭＮ４１のソースおよびゲートは、接地線ＶＳＳに接続され、複数のトランジスタＭＮ４１のドレインは、第２ノードＮ２０に接続される。すなわち、複数のトランジスタＭＮ４１は、第２ノードＮ２０と接地線ＶＳＳとの間に配置される第２放電トランジスタの一例である。
【０１３３】
制御信号生成部ＳＧＥＮ２は、図４に示したインバータＩＮＶ２１０、ＩＮＶ２１２の代わりにインバータＩＮＶ４１０、ＩＮＶ４１２を有することを除いて、図４に示した制御信号生成部ＳＧＥＮ１と同一または同様である。すなわち、制御信号生成部ＳＧＥＮ２は、第１電流の量を初期の電流量より大きい電流量に切り替える制御信号ＳＣＬＴを、誤動作の発生前に第２ノードＮ２０の電圧に基づいて生成してトランジスタＭＰ２３のゲートに出力する。
【０１３４】
制御信号生成部ＳＧＥＮ２は、入力が第２ノードＮ２０に接続されたインバータＩＮＶ４１０と、入力がインバータＩＮＶ４１０の出力に接続され、出力がトランジスタＭＰ２３のゲートに接続されたインバータＩＮＶ４１２とを有する。
【０１３５】
インバータＩＮＶ４１０は、インバータＩＮＶ４１０内で使用されるＮ型のＭＯＳトランジスタおよびＰ型のＭＯＳトランジスタのバランスが調整され、インバータＩＮＶ２１０に比べて出力が低レベルから高レベルに反転し易くなるように設計される。また、インバータＩＮＶ４１２は、インバータＩＮＶ４１２内で使用されるＮ型のＭＯＳトランジスタおよびＰ型のＭＯＳトランジスタのバランスが調整され、インバータＩＮＶ２１２に比べて出力が高レベルから低レベルに反転し易くなるように設計される。
【０１３６】
これにより、制御信号生成部ＳＧＥＮ２が高レベルの制御信号ＳＣＬＴを出力する際の第２ノードＮ２０の下限電圧は、制御信号生成部ＳＧＥＮ１が高レベルの制御信号ＳＣＬＴを出力する際の第２ノードＮ２０の下限電圧に比べて、高くなる。
【０１３７】
ここで、制御信号生成部ＳＧＥＮ１が高レベルの制御信号ＳＣＬＴを出力する際の第２ノードＮ２０の下限電圧は、例えば、インバータＩＮＶ１０、ＩＮＶ２０が低レベルを出力する際のグローバルビットラインＲＧＢＬの下限電圧と同じまたはほぼ同じである。すなわち、制御信号生成部ＳＧＥＮ２が高レベルの制御信号ＳＣＬＴを出力する際の第２ノードＮ２０の下限電圧は、インバータＩＮＶ１０、ＩＮＶ２０が低レベルを出力する際のグローバルビットラインＲＧＢＬの下限電圧に比べて、高い。
【０１３８】
なお、インバータＩＮＶ１０、ＩＮＶ２０が低レベルを出力する際のグローバルビットラインＲＧＢＬの下限電圧は、第１閾値の一例である。また、制御信号生成部ＳＧＥＮ２が高レベルの制御信号ＳＣＬＴを出力する際の第２ノードＮ２０の下限電圧は、第１閾値より高い第２閾値の一例である。以下、インバータＩＮＶ１０、ＩＮＶ２０が低レベルを出力する際のグローバルビットラインＲＧＢＬの下限電圧は第１閾値とも称され、制御信号生成部ＳＧＥＮ２が高レベルの制御信号ＳＣＬＴを出力する際の第２ノードＮ２０の下限電圧は第２閾値とも称される。以下では、インバータＩＮＶ２０および制御信号生成部ＳＧＥＮ２の動作を、第１閾値および第２閾値を用いて説明する。
【０１３９】
インバータＩＮＶ２０は、グローバルビットラインＲＧＢＬの電圧が第１閾値以上の場合、低レベルの信号をトランジスタＭＰ２０、ＭＮ２０のゲートに出力する。また、インバータＩＮＶ２０は、グローバルビットラインＲＧＢＬの電圧が第１閾値未満の場合、高レベルの信号をトランジスタＭＰ２０、ＭＮ２０のゲートに出力する。すなわち、インバータＩＮＶ２０は、グローバルビットラインＲＧＢＬの電圧に応じたレベルの信号をトランジスタＭＰ２０のゲートに出力するゲート電圧生成部の一例である。
【０１４０】
制御信号生成部ＳＧＥＮ２は、第２ノードＮ２０の電圧が第２閾値以上の場合、高レベルの制御信号ＳＣＬＴをトランジスタＭＰ２３のゲートに出力する。また、制御信号生成部ＳＧＥＮ２は、第２ノードＮ２０の電圧が第２閾値未満の場合、低レベルの制御信号ＳＣＬＴをトランジスタＭＰ２３のゲートに出力する。
【０１４１】
これにより、制御部ＣＮＴ４は、第２ノードＮ２０の電圧が低下する速度がグローバルビットラインＲＧＢＬの電圧が低下する速度と同じ場合でも、出力信号ＯＵＴが誤動作する前に、制御信号ＳＣＬＴを高レベルから低レベルに反転できる。なお、図１０に示す例では、トランジスタＭＰ２２０、ＭＰ２２２が第２ノードＮ２０の状態を保持する際の保持力は、保持部ＫＥＥＰ２のトランジスタＭＮ２０、ＭＰ２０がグローバルビットラインＲＧＢＬの状態を保持する際の保持力に比べて低い。このため、第２ノードＮ２０の電圧が低下する速度は、グローバルビットラインＲＧＢＬの電圧が低下する速度に比べて速い。
【０１４２】
なお、ダイナミック回路ＤＣ４の構成は、図１０に示す例に限定されない。例えば、トランジスタＭＮ２０、ＭＮ２２０は、省かれてもよい。あるいは、ゲートが端子ＸＰＣＨに接続されたＮ型のＭＯＳトランジスタが、複数のトランジスタＭＮ１のソースと接地線ＶＳＳの間、および、複数のトランジスタＭＮ４１のソースと接地線ＶＳＳの間にそれぞれ配置されてもよい。
【０１４３】
また、トランジスタＭＰ２２、ＭＰ２２２が省かれ、トランジスタＭＰ２３がトランジスタＭＰ２０と並列に接続されてもよい。すなわち、トランジスタＭＰ２０、ＭＰ２３が、電源線ＶＤＤとグローバルビットラインＲＧＢＬとの間に並列に接続されてもよい。この場合、例えば、制御信号ＳＣＬＴは、第２ノードＮ２０の電圧が第２閾値以上の場合、グローバルビットラインＲＧＢＬの電圧レベルに拘わらず、高レベルに設定される。そして、制御信号ＳＣＬＴは、第２ノードＮ２０の電圧が第２閾値未満の場合、グローバルビットラインＲＧＢＬの電圧レベルを反転したレベルに設定される。例えば、２入力の一方がインバータＩＮＶ４１０の出力に接続され、２入力の他方がグローバルビットラインＲＧＢＬに接続され、出力がトランジスタＭＰ２３のゲートに接続されたナンド回路が、インバータＩＮＶ４１２の代わりに設けられてもよい。
【０１４４】
また、制御部ＣＮＴ４の複数のトランジスタＭＮ４１（ＭＮ４１０、ＭＮ４１１、・・・、ＭＮ４１ｎ）は、１つのトランジスタとして纏めて配置されてもよい。
【０１４５】
図１１は、図１０に示したダイナミック回路ＤＣ４の動作波形の一例を示す。図３および図６で説明した動作と同一または同様の動作については、詳細な説明を省略する。図１１に示した点線の意味および本体部の破線の波形の意味は、図３および図６と同じである。図１１に示したレプリカ部の破線の波形は、制御部ＣＮＴ４が制御信号生成部ＳＧＥＮ２の代わりに制御信号生成部ＳＧＥＮ１を有した場合の動作波形の一例を示す。また、図１１に示した２点鎖線は、制御信号生成部ＳＧＥＮ１が高レベルの制御信号ＳＣＬＴを出力する際の第２ノードＮ２０の下限電圧ＴＨ１ｂを示す。下限電圧ＴＨ１ｂは、第１閾値ＴＨ１ａと同じまたはほぼ同じ電圧であり、第２閾値ＴＨ２より低い電圧である。
【０１４６】
図１１に示す例では、複数の入力信号ＩＮ（ＩＮ０、ＩＮ１、・・・、ＩＮｎ）のうち、入力信号ＩＮｎ以外の入力信号ＩＮは、プリチャージ期間ＴＰＣＨ１、ＴＰＣＨ２および判定期間ＴＥＶＡ１、ＴＥＶＡ２において、常に低レベルに維持される。入力信号ＩＮｎは、図６に示した入力信号ＩＮｎと同様に、プリチャージ期間ＴＰＣＨ１、ＴＰＣＨ２および判定期間ＴＥＶＡ２では、低レベルに維持され、判定期間ＴＥＶＡ１では、低レベルから高レベルに変化する。
【０１４７】
図１１に示す動作波形、すなわち、ダイナミック回路ＤＣ４の動作は、第２ノードＮ２０の電圧が低下する速度および制御信号ＳＣＬＴが高レベルから低レベルに変化するタイミングを除いて、図６に示した動作波形と同一または同様である。
【０１４８】
ダイナミック回路ＤＣ４では、第２ノードＮ２０の電圧が低下する速度は、グローバルビットラインＲＧＢＬの電圧が低下する速度に比べて速い。また、制御信号生成部ＳＧＥＮ２が高レベルの制御信号ＳＣＬＴを出力する際の第２ノードＮ２０の下限電圧である第２閾値ＴＨ２は、インバータＩＮＶ２０が低レベルを出力する際のグローバルビットラインＲＧＢＬの下限電圧である第１閾値ＴＨ１ａより高い。このため、例えば、第２ノードＮ２０の電圧が第２閾値ＴＨ２に到達するタイミングは、グローバルビットラインＲＧＢＬの電圧が第１閾値ＴＨ１ａに到達するタイミングより、時間ＤＴ２だけ早い。したがって、出力信号ＯＵＴが低レベルから高レベルに反転する誤動作（図１１（ｇ））の発生前に、制御信号ＳＣＬＴは、高レベルから低レベルに反転する（図１１（ｅ））。この結果、保持部ＫＥＥＰ２の保持力が強化され、グローバルビットラインＲＧＢＬの電圧は、高レベルで安定する（図１１（ｆ））。このように、ダイナミック回路ＤＣ４は、全ての入力信号ＩＮが低レベルに維持される場合でも、出力信号ＯＵＴを低レベルに安定させることができる。
【０１４９】
なお、ダイナミック回路ＤＣ４では、複数のトランジスタＭＮ４１のリーク電流の合計がダイナミック回路ＤＣ３の複数のトランジスタＭＮ２１のリーク電流の合計より小さい。このため、ダイナミック回路ＤＣ４の第２ノードＮ２０の電圧が低下する速度は、ダイナミック回路ＤＣ３の第２ノードＮ２０の電圧が低下する速度に比べて遅い。したがって、例えば、ダイナミック回路ＤＣ４の第２ノードＮ２０の電圧が下限電圧ＴＨ１ｂに到達するタイミングは、ダイナミック回路ＤＣ３の第２ノードＮ２０の電圧が下限電圧ＴＨ１ｂに到達するタイミングより遅い。
【０１５０】
すなわち、ダイナミック回路ＤＣ４の第２ノードＮ２０の電圧が下限電圧ＴＨ１ｂに到達するタイミングとグローバルビットラインＲＧＢＬの電圧が第１閾値ＴＨ１ａに到達するタイミングとの差分時間ＤＴ１は、図６に示した時間ＤＴより短い。このため、図４に示した制御信号生成部ＳＧＥＮ１が図１１に示した第２ノードＮ２０の電圧に基づいて制御信号ＳＣＬＴを生成する場合、レプリカ部の破線の波形に示すように、制御信号ＳＣＬＴが低レベルになるタイミングは、図６に示した例に比べて遅れる。
【０１５１】
これに対し、制御信号生成部ＳＧＥＮ２は、第２ノードＮ２０の電圧が第２閾値ＴＨ２より低くなることに応答して、制御信号ＳＣＬＴを高レベルから低レベルに反転させる。第２閾値ＴＨ２が下限電圧ＴＨ１ｂより高いため、第２ノードＮ２０の電圧が第２閾値ＴＨ２に到達するタイミングは、第２ノードＮ２０の電圧が下限電圧ＴＨ１ｂに到達するタイミングより速い。すなわち、制御信号生成部ＳＧＥＮ２は、図４に示した制御信号生成部ＳＧＥＮ１が図１１に示した第２ノードＮ２０の電圧に基づいて制御信号ＳＣＬＴを生成する場合に比べて、制御信号ＳＣＬＴを低レベルにするタイミングを速くできる（図１１（ｈ）））。
【０１５２】
このように、制御信号生成部ＳＧＥＮ２では、トランジスタＭＮ４１のサイズをトランジスタＭＮ１のサイズより大きくすることなく、誤動作の発生前に制御信号ＳＣＬＴを高レベルから低レベルに反転させることができる。すなわち、制御部ＣＮＴ４は、制御部ＣＮＴ４の回路規模の増加を抑制しつつ、第１電流の量を初期の電流量より大きい電流量に切り替える制御信号ＳＣＬＴを、誤動作の発生前に第２ノードＮ２０の電圧に基づいて生成できる。
【０１５３】
図１２は、図１０に示したダイナミック回路ＤＣ４のシミュレーション結果の一例を示す。なお、図１２は、全ての入力信号ＩＮが低レベルに維持され、Ｎ型のＭＯＳトランジスタがファースト側に６σばらつき、Ｐ型のＭＯＳトランジスタがスロー側に６σばらついた場合のダイナミック回路ＤＣ４のシミュレーション結果を示す。
【０１５４】
図１２に示すシミュレーションでは、制御部ＣＮＴ４のトランジスタＭＮ４１（ＭＮ４１０、ＭＮ４１１、・・・、ＭＮ４１ｎ）のサイズは、入力評価部ＥＶＡ３のトランジスタＭＮ１（ＭＮ１０、ＭＮ１１、・・・、ＭＮ１ｎ）のサイズと同じである。また、インバータＩＮＶ４１０内で使用されるＮ型のＭＯＳトランジスタおよびＰ型のＭＯＳトランジスタのサイズは、インバータＩＮＶ４１０の出力が低レベルから高レベルに反転し易くなる方向に、インバータＩＮＶ２１０から２０％変更される。同様に、インバータＩＮＶ４１２内で使用されるＮ型のＭＯＳトランジスタおよびＰ型のＭＯＳトランジスタのサイズは、インバータＩＮＶ４１２の出力が高レベルから低レベルに反転し易くなる方向に、インバータＩＮＶ２１２から２０％変更される。これにより、信号ＸＰＣＨが高レベルの期間である判定期間ＴＥＶＡでは、本体部のグローバルビットラインＲＧＢＬの電圧レベルが反転する前に、レプリカ部（制御部ＣＮＴ４）の第２ノードＮ２０の電圧レベルが反転する。
【０１５５】
例えば、信号ＸＰＣＨが低レベルの期間であるプリチャージ期間ＴＰＣＨでは、グローバルビットラインＲＧＢＬの電圧、第２ノードＮ２０の電圧、制御信号ＳＣＴＬは、高レベルに設定され、出力信号ＯＵＴは、低レベルに設定される。そして、信号ＸＰＣＨが低レベルから高レベルに切り替わり、ダイナミック回路ＤＣ４は、プリチャージ期間ＴＰＣＨから判定期間ＴＥＶＡに遷移する。
【０１５６】
判定期間ＴＥＶＡでは、本体のグローバルビットラインＲＧＢＬの電圧が高レベルから低レベルに反転する前に、制御部ＣＮＴ４（レプリカ部）の第２ノードＮ２０の電圧が高レベルから低レベルに反転する。これにより、グローバルビットラインＲＧＢＬの電圧が高レベルから低レベルに反転する前に、制御信号ＳＣＴＬが高レベルから低レベルに反転し、グローバルビットラインＲＧＢＬの電圧は、高レベルに保持される。この結果、出力信号ＯＵＴは、低レベルに維持される。このように、ダイナミック回路ＤＣ４においても、出力信号ＯＵＴが誤動作することを抑制できる。
【０１５７】
以上、図１０から図１２に示す実施形態においても、図４から図９に示した実施形態と同様の効果を得ることができる。例えば、制御信号生成部ＳＧＥＮ２は、判定期間ＴＥＶＡの開始時では、第１電流の量を初期の電流量にする制御信号ＳＣＬＴを、トランジスタＭＰ２３のゲートに出力する。そして、制御信号生成部ＳＧＥＮ２は、第１電流の量を初期の電流量より大きい電流量に切り替える制御信号ＳＣＬＴを、誤動作の発生前に第２ノードＮ２０の電圧に基づいて生成してトランジスタＭＰ２３のゲートに出力する。
【０１５８】
これにより、第１電流の量が初期の電流量である期間では、ダイナミック回路ＤＣ４の動作速度を向上させることができる。また、第１電流の量が初期の電流量より大きい電流量に切り替わった後では、ダイナミック回路ＤＣ４の動作を安定させることができる。このように、ダイナミック回路ＤＣ４の動作速度の向上と安定性の向上とを両立させることができる。
【０１５９】
さらに、制御信号生成部ＳＧＥＮ２は、第２ノードＮ２０の電圧が第１閾値より高い第２閾値未満の場合に、低レベルの制御信号ＳＣＬＴをトランジスタＭＰ２３のゲートに出力する。これにより、制御部ＣＮＴ４では、トランジスタＭＮ４１のサイズをトランジスタＭＮ１のサイズより大きくすることなく、誤動作の発生前に制御信号ＳＣＬＴを高レベルから低レベルに反転させることができる。この結果、制御部ＣＮＴ４の回路規模の増加を抑制することができる。
【０１６０】
以上の実施形態において説明した発明を整理して、付記として以下の通り開示する。
（付記１）
第１期間に第１ノードを充電する充電部と、
前記第１期間の後の第２期間に、入力端子で受けた入力信号に応じて前記第１ノードを放電する入力評価部と、
前記第１ノードの電圧に基づく出力信号を出力端子に出力する出力部と、
前記第２期間に、前記第１ノードの電圧に応じて、前記第１ノードに第１電流を供給して前記第１ノードの電圧を保持する保持部と、
前記第２期間が開始する前に、前記第１電流の量である第１電流量を初期の電流量に設定し、前記出力信号が正しい状態から誤った状態に変化する誤動作が発生する前に、前記第１電流量を前記初期の電流量より大きい電流量に変更する制御部と
を有することを特徴とするダイナミック回路。
（付記２）
付記１に記載のダイナミック回路において、
前記充電部は、
電源電圧が供給される電源線と前記第１ノードとの間に配置され、前記第１期間に前記電源線から前記第１ノードに電流を流す第１充電トランジスタを有し、
前記入力評価部は、
前記第１ノードと接地電圧が供給される接地線との間に配置され、前記第２期間に、ゲートで受けた前記入力信号に応じて前記第１ノードから前記接地線に電流を流す第１放電トランジスタを有し、
前記保持部は、
前記電源線と前記第１ノードとの間に配置され、前記初期の電流量の前記第１電流を前記電源線から前記第１ノードに流して前記第１ノードの電圧を保持する第１保持トランジスタと、
前記電源線と前記第１ノードとの間に配置され、ゲートで受ける制御信号に応じて、前記第１電流量を前記初期の電流量より大きい電流量に切り替える調整トランジスタとを有し、
前記制御部は、
前記電源線と第２ノードとの間に配置され、前記第１期間に前記電源線から前記第２ノードに電流を流して、前記第２期間が開始するまでに前記第２ノードの電圧を前記第１ノードの電圧に合わせる第２充電トランジスタと、
前記第２ノードと前記接地線との間に配置され、ドレインが前記第２ノードに接続され、ゲートが前記接地線に接続される第２放電トランジスタと、
前記電源線と前記第２ノードとの間に配置され、前記第２ノードの電圧に応じて、前記電源線から前記第２ノードに電流を流して前記第２ノードの電圧を保持する第２保持トランジスタと、
前記第１電流量を前記初期の電流量より大きい電流量に切り替える前記制御信号を、前記誤動作の発生前に前記第２ノードの電圧に基づいて生成して前記調整トランジスタのゲートに出力する制御信号生成部とを有する
ことを特徴とするダイナミック回路。
（付記３）
付記２に記載のダイナミック回路において、
前記第２放電トランジスタのサイズは、前記第１放電トランジスタのサイズより大きい
ことを特徴とするダイナミック回路。
（付記４）
付記２または付記３に記載のダイナミック回路において、
前記第２放電トランジスタの閾値電圧は、前記第１放電トランジスタの閾値電圧より小さい
ことを特徴とするダイナミック回路。
（付記５）
付記２ないし付記４のいずれか１項に記載のダイナミック回路において、
前記第２保持トランジスタのサイズは、前記第１保持トランジスタのサイズより小さい
ことを特徴とするダイナミック回路。
（付記６）
付記２ないし付記５のいずれか１項に記載のダイナミック回路において、
前記第２保持トランジスタの閾値電圧は、前記第１保持トランジスタの閾値電圧より大きい
ことを特徴とするダイナミック回路。
（付記７）
付記２ないし付記６のいずれか１項に記載のダイナミック回路において、
前記第１ノードの電圧が第１閾値以上の場合、前記接地電圧に対応する第１レベルの信号を前記第１保持トランジスタのゲートに出力し、前記第１ノードの電圧が前記第１閾値未満の場合、前記電源電圧に対応する第２レベルの信号を前記第１保持トランジスタのゲートに出力するゲート電圧生成部をさらに有し、
前記第１保持トランジスタおよび前記調整トランジスタは、ゲートの電圧が前記第１レベルの場合に導通状態に維持され、ゲートの電圧が前記第２レベルの場合に非導通状態に維持され、
前記制御信号生成部は、前記第２ノードの電圧が前記第１閾値より高い第２閾値以上の場合、前記第２レベルの前記制御信号を前記調整トランジスタのゲートに出力し、前記第２ノードの電圧が前記第２閾値未満の場合、前記第１レベルの前記制御信号を前記調整トランジスタのゲートに出力する
ことを特徴とするダイナミック回路。
（付記８）
ダイナミック回路の制御方法において、
前記ダイナミック回路が有する充電部が、第１期間に第１ノードを充電し、
前記ダイナミック回路が有する入力評価部が、前記第１期間の後の第２期間に、入力端子で受けた入力信号に応じて前記第１ノードを放電し、
前記ダイナミック回路が有する出力部が、前記第１ノードの電圧に基づく出力信号を出力端子に出力し、
前記ダイナミック回路が有する保持部が、前記第２期間に、前記第１ノードの電圧に応じて、前記第１ノードに第１電流を供給して前記第１ノードの電圧を保持し、
前記ダイナミック回路が有する制御部が、前記第２期間が開始する前に、前記第１電流の量である第１電流量を初期の電流量に設定し、前記出力信号が正しい状態から誤った状態に変化する誤動作が発生する前に、前記第１電流量を前記初期の電流量より大きい電流量に変更する
ことを特徴とするダイナミック回路の制御方法。
（付記９）
付記８に記載のダイナミック回路の制御方法において、
前記充電部が有し、電源電圧が供給される電源線と前記第１ノードとの間に配置される第１充電トランジスタが、前記第１期間に前記電源線から前記第１ノードに電流を流し、
前記入力評価部が有し、前記第１ノードと接地電圧が供給される接地線との間に配置される第１放電トランジスタが、前記第２期間に、ゲートで受けた前記入力信号に応じて前記第１ノードから前記接地線に電流を流し、
前記保持部が有し、前記電源線と前記第１ノードとの間に配置される第１保持トランジスタが、前記初期の電流量の前記第１電流を前記電源線から前記第１ノードに流して前記第１ノードの電圧を保持し、
前記保持部が有し、前記電源線と前記第１ノードとの間に配置される調整トランジスタが、ゲートで受ける前記制御信号に応じて、前記第１電流量を前記初期の電流量より大きい電流量に切り替え、
前記制御部が有し、前記電源線と第２ノードとの間に配置される第２充電トランジスタが、前記第１期間に前記電源線から前記第２ノードに電流を流して、前記第２期間が開始するまでに前記第２ノードの電圧を前記第１ノードの電圧に合わせ、
前記制御部が有し、前記電源線と前記第２ノードとの間に配置される第２保持トランジスタが、前記第２ノードと前記接地線との間に配置され、ドレインが前記第２ノードに接続され、ゲートが前記接地線に接続される第２放電トランジスタに流れる電流により変動する前記第２ノードの電圧に応じて、前記電源線から前記第２ノードに電流を流して前記第２ノードの電圧を保持し、
前記制御部が有する制御信号生成部が、前記第１電流量を前記初期の電流量より大きい電流量に切り替える前記制御信号を、前記誤動作の発生前に前記第２ノードの電圧に基づいて生成して前記調整トランジスタのゲートに出力する
ことを特徴とするダイナミック回路の制御方法。
（付記１０）
付記９に記載のダイナミック回路の制御方法において、
前記ダイナミック回路が有するゲート電圧生成部が、前記第１ノードの電圧が第１閾値以上の場合、前記接地電圧に対応する第１レベルの信号を前記第１保持トランジスタのゲートに出力し、前記第１ノードの電圧が前記第１閾値未満の場合、前記電源電圧に対応する第２レベルの信号を前記第１保持トランジスタのゲートに出力し、
前記第１保持トランジスタおよび前記調整トランジスタが、ゲートの電圧が前記第１レベルの場合に導通状態を維持し、ゲートの電圧が前記第２レベルの場合に非導通状態を維持し、
前記制御信号生成部が、前記第２ノードの電圧が前記第１閾値より高い第２閾値以上の場合、前記第２レベルの前記制御信号を前記調整トランジスタのゲートに出力し、前記第２ノードの電圧が前記第２閾値未満の場合、前記第１レベルの前記制御信号を前記調整トランジスタのゲートに出力する
ことを特徴とするダイナミック回路の制御方法。
【０１６１】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１６２】
ＢＫ０、ＢＫ１、ＢＫｎ‥バンク；ＣＨＧ１、ＣＨＧ２‥充電部；ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、ＣＮＴ４‥制御部；ＤＣ１、ＤＣ２、ＤＣ３、ＤＣ４‥ダイナミック回路；ＥＶＡ１、ＥＶＡ２、ＥＶＡ３‥入力評価部；ＩＮＶ１０、ＩＮＶ２０、ＩＮＶ３０、ＩＮＶ２１０、ＩＮＶ２１２、ＩＮＶ２２０、ＩＮＶ４１０、ＩＮＶ４１２、ＩＮＶ４２０‥インバータ；ＫＥＥＰ１、ＫＥＥＰ２、ＫＥＥＰｅｘ１、ＫＥＥＰｅｘ２‥保持部；ＭＮ１０、ＭＮ１１、ＭＮ１ｎ、ＭＮ２０、ＭＮ２１０、ＭＮ２１１、ＭＮ２１ｎ、ＭＮ４１０、ＭＮ４１１、ＭＮ４１ｎ、ＭＰ１０、ＭＰ２０、ＭＰ２２、ＭＰ２３、ＭＰ２１０、ＭＰ２２０、ＭＰ２２２‥トランジスタ；ＯＣ‥出力回路；ＯＵ１、ＯＵ２‥出力部；ＳＧＥＮ１、ＳＧＥＮ２‥制御信号生成部
【図１】
2018061158.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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