(57)【要約】      （修正有）【課題】鳴きを抑制することができる積層コンデンサ内蔵基板を提供する。【解決手段】コア基板Ｂと、その一方主面に実装された積層コンデンサ１０と、埋設層Ｒとを備える。積層コンデンサは、複数の誘電体層１４及び複数の内部電極層１５、１６が積層された積層体１１と、第１外部電極１２と第２外部電極１３とを備える。積層体は、第１及び第２外部電極にそれぞれ接続された内部電極層が誘電体層を介して積層された有効領域及び有効領域を囲む非有効領域からなる。コア基板は、一方主面上に、第１外部電極と電気的に接続された第１ランド電極Ｌ１１及び第２外部電極と電気的に接続された第２ランド電極Ｌ１２を備える。埋設層の厚さＴＲは、コア基板の厚さＴＢよりも大きく、長さ方向における第１及び第２ランド電極との間の距離をＬＬ、積層体の第２主面を基準面とした有効領域の中心の高さをＴＣとしたとき、ＴＣ＜ＬＬ／４を満足する。【選択図】図２
2018093075.tif 000002
【特許請求の範囲】
【請求項１】
コア基板と、
前記コア基板の一方主面に実装された積層コンデンサと、
前記コア基板の前記一方主面上に設けられ、前記積層コンデンサを埋設する埋設層と、を備える積層コンデンサ内蔵基板であって、
前記積層コンデンサは、複数の誘電体層及び複数の内部電極層が積層された積層体と、第１外部電極と、第２外部電極とを備え、
前記積層体は、前記コア基板の前記一方主面に直交する厚さ方向に相対する第１主面と、前記コア基板の前記一方主面に直交する厚さ方向に相対し、前記コア基板の前記一方主面と対向する第２主面と、前記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、前記厚さ方向及び前記長さ方向に直交する幅方向に相対する第１側面及び第２側面と、を有し、
前記第１外部電極は、前記積層体の前記第１端面に配置され、前記複数の内部電極層のうちの少なくとも一部の内部電極層と電気的に接続されており、
前記第２外部電極は、前記積層体の前記第２端面に配置され、前記複数の内部電極層のうちの少なくとも一部の内部電極層と電気的に接続されており、
前記積層体は、前記第１外部電極及び前記第２外部電極にそれぞれ接続された内部電極層が誘電体層を介して積層された有効領域、及び、該有効領域を囲む非有効領域からなり、
前記コア基板は、前記一方主面上に、前記第１外部電極と電気的に接続された第１ランド電極、及び、前記第２外部電極と電気的に接続された第２ランド電極を備え、
前記埋設層の厚さＴＲは、前記コア基板の厚さＴＢよりも大きく、
前記長さ方向における前記第１ランド電極と前記第２ランド電極との間の距離をＬＬ、前記積層体の前記第２主面を基準面とした前記有効領域の中心の高さをＴＣとしたとき、ＴＣ＜ＬＬ／４を満足することを特徴とする積層コンデンサ内蔵基板。
【請求項２】
前記有効領域の中心の高さＴＣは、前記埋設層の厚さＴＲの１／４以下である請求項１に記載の積層コンデンサ内蔵基板。
【請求項３】
前記積層体の厚さをＴ、前記積層体の幅をＷとしたとき、Ｔ／Ｗの値は、３／４以下である請求項２に記載の積層コンデンサ内蔵基板。
【請求項４】
前記積層体の厚さＴは、０．３３ｍｍ以下である請求項２又は３に記載の積層コンデンサ内蔵基板。
【請求項５】
前記非有効領域の前記第２主面側の厚さＴａは、前記非有効領域の前記第１主面側の厚さＴｂよりも小さい請求項１に記載の積層コンデンサ内蔵基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層コンデンサ内蔵基板に関する。
【背景技術】
【０００２】
近年、電子機器の高性能化に伴い、積層セラミックコンデンサの大容量化が進んでいる。大容量の積層セラミックコンデンサにおいては、誘電体材料としてチタン酸バリウム等の高誘電率のセラミック材料が使用されている。
【０００３】
これらの高誘電率のセラミック材料は、圧電性及び電歪性を有しているため、高誘電率のセラミック材料からなる誘電体を含む積層セラミックコンデンサにおいては、電圧が印加された際に機械的な歪みが生じることになる。
【０００４】
そのため、回路基板に実装された積層セラミックコンデンサに交流電圧、又は、交流成分が重畳された直流電圧が印加されると、積層セラミックコンデンサの歪みに起因して積層セラミックコンデンサに振動が発生することになり、当該振動が回路基板に伝播することで回路基板が振動することとなってしまう。
【０００５】
ここで、伝播した振動により、回路基板が可聴周波数域である２０Ｈｚ以上２０，０００Ｈｚ以下の周波数で振動した場合には、「鳴き（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）」と呼ばれる騒音が発生することになる。
【０００６】
上記騒音の低減を図る技術としては、種々のものが提案されており、例えば、特許文献１に記載の積層セラミックコンデンサでは、コンデンサ本体が容量部と上側保護部と下側保護部とを一体に有しており、容量部がコンデンサ本体の高さ方向上側に偏って位置するように、下側保護部の厚さが上側保護部の厚さよりも厚くなっている。また、特許文献２に記載の積層セラミックコンデンサでは、コンデンサ本体が第１保護部と容量部と電歪緩和部と特性調整部と第２保護部とを高さ方向に層状に並ぶように有しており、容量部の厚さをＴ２、電歪緩和部の厚さをＴ３、特性調整部の厚さをＴ４としたとき、Ｔ２＞Ｔ３＞Ｔ４の条件を満足している。さらに、特許文献３に記載の積層セラミックコンデンサでは、コンデンサ本体が第１保護部と容量部と第２保護部とを同順序で高さ方向に層状に並ぶように有しており、容量部が高容量部と低容量部とを高さ方向に連続して有しており、高容量部に含まれるｎ１層の内部電極層の対向間隔よりも低容量部に含まれるｎ２層の内部電極層の対向間隔が広くなっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１５−６５４１４号公報
【特許文献２】特開２０１５−２２６０２６号公報
【特許文献３】特開２０１６−１２７０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、積層セラミックコンデンサ等の電子部品を基板内部に埋設することにより基板の薄型化を図った電子部品内蔵基板が提案されている。しかし、特許文献１〜３に記載の積層セラミックコンデンサを基板に実装し、さらに、樹脂を含む埋設層で積層セラミックコンデンサを埋設した場合、埋設層も積層セラミックコンデンサの歪みを基板に伝達すると考えられる。その結果、基板の振動が大きくなり、鳴きを抑制することが難しくなる点が懸念される。
【０００９】
本発明は上記の問題を解決するためになされたものであり、鳴きを抑制することができる積層コンデンサ内蔵基板を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の積層コンデンサ内蔵基板は、コア基板と、上記コア基板の一方主面に実装された積層コンデンサと、上記コア基板の上記一方主面上に設けられ、上記積層コンデンサを埋設する埋設層と、を備える積層コンデンサ内蔵基板であって、上記積層コンデンサは、複数の誘電体層及び複数の内部電極層が積層された積層体と、第１外部電極と、第２外部電極とを備え、上記積層体は、上記コア基板の上記一方主面に直交する厚さ方向に相対する第１主面と、上記コア基板の上記一方主面に直交する厚さ方向に相対し、上記コア基板の上記一方主面と対向する第２主面と、上記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、上記厚さ方向及び上記長さ方向に直交する幅方向に相対する第１側面及び第２側面と、を有し、上記第１外部電極は、上記積層体の上記第１端面に配置され、上記複数の内部電極層のうちの少なくとも一部の内部電極層と電気的に接続されており、上記第２外部電極は、上記積層体の上記第２端面に配置され、上記複数の内部電極層のうちの少なくとも一部の内部電極層と電気的に接続されており、上記積層体は、上記第１外部電極及び上記第２外部電極にそれぞれ接続された内部電極層が誘電体層を介して積層された有効領域、及び、該有効領域を囲む非有効領域からなり、上記コア基板は、上記一方主面上に、上記第１外部電極と電気的に接続された第１ランド電極、及び、上記第２外部電極と電気的に接続された第２ランド電極を備え、上記埋設層の厚さＴＲは、上記コア基板の厚さＴＢよりも大きく、上記長さ方向における上記第１ランド電極と上記第２ランド電極との間の距離をＬＬ、上記積層体の上記第２主面を基準面とした上記有効領域の中心の高さをＴＣとしたとき、ＴＣ＜ＬＬ／４を満足することを特徴とする。
【００１１】
本発明の第１実施形態では、上記有効領域の中心の高さＴＣは、上記埋設層の厚さＴＲの１／４以下である。
【００１２】
本発明の第１実施形態では、上記積層体の厚さをＴ、上記積層体の幅をＷとしたとき、Ｔ／Ｗの値は、３／４以下であることが好ましい。
【００１３】
本発明の第１実施形態では、上記積層体の厚さＴは、０．３３ｍｍ以下であることが好ましい。
【００１４】
本発明の第２実施形態では、上記非有効領域の上記第２主面側の厚さＴａは、上記非有効領域の上記第１主面側の厚さＴｂよりも小さい。
【発明の効果】
【００１５】
本発明によれば、鳴きを抑制することができる積層コンデンサ内蔵基板を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の積層コンデンサ内蔵基板を模式的に示す上面図である。
【図２】図２は、本発明の第１実施形態に係る積層コンデンサ内蔵基板のＸ１−Ｘ１線断面図である。
【図３】図３は、本発明の第１実施形態に係る積層コンデンサ内蔵基板のＹ１−Ｙ１線断面図である。
【図４】図４は、仮想的な積層コンデンサ内蔵基板を模式的に示す断面図である。
【図５】図５は、本発明の第２実施形態に係る積層コンデンサ内蔵基板のＸ１−Ｘ１線断面図である。
【図６】図６は、本発明の第２実施形態に係る積層コンデンサ内蔵基板のＹ１−Ｙ１線断面図である。
【図７】図７（ａ）、図７（ｂ）及び図７（ｃ）は、積層セラミックコンデンサを構成する積層体の有効領域及び非有効領域を模式的に示す説明図である。
【図８】図８は、積層コンデンサ内蔵基板から生じる騒音の音圧の測定方法を示す概略図である。
【図９】図９は、実施例１−１、実施例１−２、実施例１−３、実施例１−４及び比較例１−１における騒音の音圧の測定結果を示すグラフである。
【図１０】図１０は、実施例１−５、実施例１−６及び比較例１−２における騒音の音圧の測定結果を示すグラフである。
【図１１】図１１は、実施例２−１及び比較例２−１における騒音の音圧の測定結果を示すグラフである。
【図１２】図１２は、実施例２−２及び比較例２−２における騒音の音圧の測定結果を示すグラフである。
【発明を実施するための形態】
【００１７】
本発明の積層コンデンサ内蔵基板においては、埋設層の厚さＴＲがコア基板の厚さＴＢよりも大きいことを特徴としている。さらに、長さ方向における第１ランド電極と第２ランド電極との間の距離をＬＬ、積層体の第２主面を基準面とした有効領域の中心の高さをＴＣとしたとき、ＴＣ＜ＬＬ／４を満足することを特徴としている。
【００１８】
以下、本発明の積層コンデンサ内蔵基板について説明する。
しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する本発明の個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。
【００１９】
以下に示す各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。第２実施形態以降では、第１実施形態と共通の事項についての記述は省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については、実施形態毎には逐次言及しない。
【００２０】
以下の実施形態では、積層コンデンサが積層セラミックコンデンサである場合について説明するが、積層コンデンサの誘電体材料は、電圧の印加により歪みが発生し得るものであればセラミック材料に限定されない。例えば、セラミック材料以外の誘電体材料として樹脂材料を用いた積層コンデンサである積層型金属化フィルムコンデンサ等に対しても、本発明を適用することができる。
【００２１】
［第１実施形態］
本発明の第１実施形態では、有効領域の中心の高さＴＣが、埋設層の厚さＴＲの１／４以下である。
【００２２】
図１は、本発明の積層コンデンサ内蔵基板を模式的に示す上面図である。
図２は、本発明の第１実施形態に係る積層コンデンサ内蔵基板のＸ１−Ｘ１線断面図である。図３は、本発明の第１実施形態に係る積層コンデンサ内蔵基板のＹ１−Ｙ１線断面図である。なお、図２は、図１に示す積層コンデンサ内蔵基板のＸ１−Ｘ１線断面図に相当し、図３は、図１に示す積層コンデンサ内蔵基板のＹ１−Ｙ１線断面図に相当する。
【００２３】
図２及び図３に示す積層コンデンサ内蔵基板１は、コア基板Ｂと、積層セラミックコンデンサ１０と、埋設層Ｒとを備える。積層セラミックコンデンサ１０は、誤差範囲において平行な一方主面と他方主面とを有するコア基板Ｂの一方主面に実装されている。埋設層Ｒは、コア基板Ｂの一方主面に、積層セラミックコンデンサ１０を埋設し、かつ、外表面がコア基板Ｂの他方主面と誤差範囲において平行となるように設けられている。
【００２４】
図２及び図３においては、積層セラミックコンデンサ１０の長さ方向Ｌ、幅方向Ｗ及び厚さ方向Ｔを図示している。ここで、長さ方向Ｌと幅方向Ｗと厚さ方向Ｔとは互いに直交する。厚さ方向Ｔは、コア基板Ｂの一方主面に直交する方向である。
【００２５】
図２及び図３に示す積層コンデンサ内蔵基板１において、埋設層Ｒは樹脂材料部を含む。樹脂材料部は、フィラーとしてガラス材料やシリカ等を分散させた樹脂材料を用いて形成される。なお、図２及び図３には示していないが、埋設層Ｒは、樹脂材料部に加えて、樹脂材料部の表面に設けられた導電材料部をさらに含んでいてもよい。
【００２６】
コア基板Ｂは、一方主面上に、第１ランド電極Ｌ１１及び第２ランド電極Ｌ１２を備えている。コア基板Ｂは、例えば多層基板であり、内部電極やビア等を不図示として、簡略化して図示されている。なお、図２及び図３では、積層セラミックコンデンサ１０を強調するため、コア基板Ｂと、積層セラミックコンデンサ１０との大きさの関係は、実際のものとは異なっている。
【００２７】
積層セラミックコンデンサ１０は、複数の誘電体層１４と複数の内部電極層１５又は１６とが交互に積層された積層体１１と、積層体１１上に設けられて長さ方向Ｌの両端部の表面に位置する第１外部電極１２及び第２外部電極１３とを備えている。本実施形態においては、積層セラミックコンデンサが２つの外部電極を備えているが、本発明の積層コンデンサ内蔵基板において、積層コンデンサは、少なくとも２つの外部電極を備えていればよい。
【００２８】
本実施形態においては、誘電体層１４と内部電極層１５又は１６との積層方向が、積層セラミックコンデンサ１０の長さ方向Ｌ及び幅方向Ｗに対して直交している。すなわち、誘電体層１４と内部電極層１５又は１６との積層方向は、積層セラミックコンデンサ１０の厚さ方向Ｔと平行である。
【００２９】
積層体１１は、厚さ方向Ｔに相対する第１主面１１１と、厚さ方向Ｔに相対し、コア基板Ｂの一方主面と対向する第２主面１１２と、厚さ方向Ｔに直交する長さ方向Ｌに相対する第１端面１１３及び第２端面１１４と、厚さ方向Ｔ及び長さ方向Ｌに直交する幅方向Ｗに相対する第１側面１１５及び第２側面１１６とを有している。
【００３０】
積層体１１は、直方体状の外形を有しており、角部及び稜線部の少なくとも一方に丸みを有していてもよい。角部は、積層体の３面が交わる部分であり、稜線部は、積層体の２面が交わる部分である。
【００３１】
第１外部電極１２及び第２外部電極１３は、長さ方向Ｌの両端部の表面に位置している。具体的には、第１外部電極１２は、積層体１１の第１端面１１３に配置され、かつ、第１端面１１３から第１主面１１１、第２主面１１２、第１側面１１５及び第２側面１１６のそれぞれの一部に延びており、第２外部電極１３は、積層体１１の第２端面１１４に配置され、かつ、第２端面１１４から第１主面１１１、第２主面１１２、第１側面１１５及び第２側面１１６のそれぞれの一部に延びている。
【００３２】
図２に示すように、互いに対向する内部電極層１５及び１６において、一方の内部電極層１５は、第１端面１１３で第１外部電極１２と電気的に接続されており、他方の内部電極層１６は、第２端面１１４で第２外部電極１３と電気的に接続されている。すなわち、第１外部電極１２は、第１端面１１３で一方の内部電極層１５と電気的に接続されており、第２外部電極１３は、第２端面１１４で他方の内部電極層１６と電気的に接続されている。
【００３３】
本実施形態においては、全ての内部電極層１５及び１６は、それぞれ第１外部電極１２及び第２外部電極１３と電気的に接続されているが、本発明の積層コンデンサ内蔵基板においては、複数の内部電極層のうちの少なくとも一部の内部電極層が、第１外部電極又は第２外部電極と電気的に接続されていればよい。すなわち、複数の内部電極層の中に、第１外部電極及び第２外部電極と電気的に接続されない内部電極層が含まれていてもよい。
【００３４】
図２及び図３に示すように、積層体１１は、第１外部電極１２及び第２外部電極１３にそれぞれ接続された内部電極層１５及び１６が誘電体層１４を介して積層された有効領域Ｅ、及び、有効領域Ｅを囲む非有効領域Ｎからなる。
【００３５】
具体的には、積層体１１の有効領域Ｅは、第１外部電極１２と電気的に接続された内部電極層１５と、第２外部電極１３と電気的に接続された内部電極層１６と、この２つの内部電極層１５及び１６の間に挟まれた誘電体層１４とによって構成されるコンデンサとして機能する部分が積層されている領域である。
【００３６】
図２及び図３においては、積層体１１の有効領域Ｅは、複数の内部電極層１５及び１６の中で最も第１主面１１１側に位置する内部電極層から、複数の内部電極層１５及び１６の中で最も第２主面１１２側に位置する内部電極層までの範囲において、厚さ方向Ｔに見て、全ての内部電極層１５及び１６が互いに重なっている範囲である。
【００３７】
積層体１１の非有効領域Ｎは、積層体１１において有効領域Ｅの外側に位置する部分であり、コンデンサとして機能していない領域である。
【００３８】
複数の誘電体層１４の各々を構成する材料としては、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３又はＣａＺｒＯ３等を主成分とする誘電体セラミックスが挙げられる。また、これらの主成分に、副成分として、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物，Ｎｉ化合物又は希土類化合物等が添加された誘電体セラミックスでもよい。
【００３９】
複数の内部電極層１５及び１６の各々を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ等の金属、又は、これらの金属の少なくとも１種を含む合金、例えばＡｇとＰｄとの合金等が挙げられる。
【００４０】
第１外部電極１２及び第２外部電極１３は、それぞれ、積層体１１の両端部を覆うように設けられた下地層と、この下地層を覆うように設けられためっき層とを含むことが好ましい。下地層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ等の金属、又は、これらの金属の少なくとも１種を含む合金、例えばＡｇとＰｄとの合金等が挙げられる。
【００４１】
下地層の形成方法としては、例えば、焼成後の積層体１１の両端部に塗布した導電性ペーストを焼き付ける方法、又は、焼成前の積層体１１の両端部に塗布した導電性ペーストを内部電極層１５及び１６と同時に焼成する方法等が挙げられる。また、積層体１１の両端部にめっきを行う方法、又は、積層体１１の両端部に塗布した熱硬化性樹脂を含む導電性樹脂を硬化させる方法でもよい。
【００４２】
めっき層を構成する材料としては、Ｓｎ、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ等の金属、又は、これらの金属の少なくとも１種を含む合金、例えばＡｇとＰｄとの合金等が挙げられる。
【００４３】
めっき層は、複数の層から構成されていてもよい。この場合、めっき層としては、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。Ｎｉめっき層は、半田バリア層として機能する。Ｓｎめっき層は、半田との濡れ性が良好である。
【００４４】
図２及び図３に示す積層コンデンサ内蔵基板１において、積層セラミックコンデンサ１０は、コア基板Ｂの第１ランド電極Ｌ１１及び第２ランド電極Ｌ１２上に実装されている。具体的には、積層セラミックコンデンサ１０の第１外部電極１２及び第２外部電極１３と、コア基板Ｂの第１ランド電極Ｌ１１及び第２ランド電極Ｌ１２とが、図示しない半田又は導電性接着剤等によってそれぞれ電気的に接続されている。
【００４５】
本発明の第１実施形態において、埋設層の厚さＴＲは、コア基板の厚さＴＢよりも大きい。埋設層の厚さＴＲをコア基板の厚さＴＢよりも大きくすることにより、いわゆる鳴きを抑制することができる。
【００４６】
本発明の第１実施形態において、埋設層の厚さをＴＲ、コア基板の厚さをＴＢとしたとき、ＴＲ／ＴＢの値は、１．２５以上であることが好ましい。また、ＴＲ／ＴＢの値は、２．５０以下であることが好ましい。
【００４７】
本発明の第１実施形態においては、長さ方向における第１ランド電極と第２ランド電極との間の距離をＬＬ、積層体の第２主面を基準面とした有効領域の中心の高さをＴＣとしたとき、ＴＣ＜ＬＬ／４を満足する。
【００４８】
図２に示すように、第１ランド電極Ｌ１１と第２ランド電極Ｌ１２との間隔をａ、第１ランド電極Ｌ１１の長さをｂ１、第２ランド電極Ｌ１２の長さをｂ２としたとき、第１ランド電極Ｌ１１と第２ランド電極Ｌ１２との間の距離ＬＬは、ａ＋ｂ１＋ｂ２で表される長さを意味する。以下も同様である。
【００４９】
図４は、仮想的な積層コンデンサ内蔵基板を模式的に示す断面図である。
図４に示すように、仮想的な積層コンデンサ内蔵基板１´においては、積層セラミックコンデンサ１０´を構成する積層体１１´の厚さＴ´をＬＬ／２で表される長さと仮定し、かつ、有効領域Ｅ´の中心が積層体１１´の中心と一致していると仮定する。この場合、積層体の第２主面を基準面とした有効領域の中心の高さをＴＣ´としたとき、ＴＣ´＝ＬＬ／４を満足する。
【００５０】
本発明の第１実施形態においては、ＴＣ＜ＬＬ／４とすることにより、いわゆる鳴きを抑制することができる。なお、積層体とコア基板との間には間隔が存在する場合もあるが、この間隔はＴＣの値に比べて小さいため、鳴きへの影響は小さいものとして無視して考えることとする。
【００５１】
本発明の第１実施形態では、図２及び図３に示すように、有効領域Ｅの中心の高さＴＣを埋設層Ｒの厚さＴＲの１／４以下とすることにより、ＴＣ＜ＬＬ／４としている。
【００５２】
本発明の第１実施形態において、有効領域の中心の高さＴＣは、埋設層の厚さＴＲの１／５以下であることが好ましい。
【００５３】
本発明の第１実施形態において、積層体の厚さをＴ、積層体の幅をＷとしたとき、Ｔ／Ｗの値は、３／４以下であることが好ましい。なお、本明細書においては、積層セラミックコンデンサの厚さ方向における積層体の最大厚さ、及び、幅方向における積層体の最大幅をそれぞれＴ及びＷとする。
【００５４】
本発明の第１実施形態において、積層体の厚さＴは、０．３３ｍｍ以下であることが好ましい。
【００５５】
本発明の第１実施形態においては、後述する第２実施形態のように、非有効領域の第２主面側の厚さが非有効領域の第１主面側の厚さよりも小さくてもよいが、非有効領域の第２主面側の厚さが非有効領域の第１主面側の厚さと同じでもよいし、非有効領域の第２主面側の厚さが非有効領域の第１主面側の厚さよりも大きくてもよい。
【００５６】
［第２実施形態］
本発明の第２実施形態では、非有効領域の第２主面側の厚さＴａが、非有効領域の第１主面側の厚さＴｂよりも小さい。
【００５７】
図５は、本発明の第２実施形態に係る積層コンデンサ内蔵基板のＸ１−Ｘ１線断面図である。図６は、本発明の第２実施形態に係る積層コンデンサ内蔵基板のＹ１−Ｙ１線断面図である。なお、図５は、図１に示す積層コンデンサ内蔵基板のＸ１−Ｘ１線断面図に相当し、図６は、図１に示す積層コンデンサ内蔵基板のＹ１−Ｙ１線断面図に相当する。
【００５８】
図５及び図６に示す積層コンデンサ内蔵基板１Ａは、コア基板Ｂと、積層セラミックコンデンサ１０Ａと、埋設層Ｒとを備える。積層セラミックコンデンサ１０Ａは、誤差範囲において平行な一方主面と他方主面とを有するコア基板Ｂの一方主面に実装されている。埋設層Ｒは、コア基板Ｂの一方主面に、積層セラミックコンデンサ１０Ａを埋設し、かつ、外表面がコア基板Ｂの他方主面と誤差範囲において平行となるように設けられている。
【００５９】
本発明の第２実施形態に係る積層コンデンサ内蔵基板は、積層セラミックコンデンサの構成が異なることを除いて、本発明の第１実施形態に係る積層コンデンサ内蔵基板と同じ構成を有している。
【００６０】
本発明の第２実施形態において、埋設層の厚さＴＲは、コア基板の厚さＴＢよりも大きい。埋設層の厚さＴＲをコア基板の厚さＴＢよりも大きくすることにより、いわゆる鳴きを抑制することができる。
【００６１】
本発明の第２実施形態において、埋設層の厚さをＴＲ、コア基板の厚さをＴＢとしたとき、ＴＲ／ＴＢの値の好ましい範囲は、本発明の第１実施形態と同じである。
【００６２】
本発明の第２実施形態においては、長さ方向における第１ランド電極と第２ランド電極との間の距離をＬＬ、積層体の第２主面を基準面とした有効領域の中心の高さをＴＣとしたとき、ＴＣ＜ＬＬ／４を満足する。
【００６３】
本発明の第２実施形態においては、ＴＣ＜ＬＬ／４とすることにより、本発明の第１実施形態と同様、いわゆる鳴きを抑制することができる。
【００６４】
本発明の第２実施形態では、図５及び図６に示すように、非有効領域ＮＡの第２主面１１２側の厚さＴａを非有効領域ＮＡの第１主面１１１側の厚さＴｂよりも小さくすることにより、ＴＣ＜ＬＬ／４としている。
【００６５】
図７（ａ）、図７（ｂ）及び図７（ｃ）は、積層セラミックコンデンサを構成する積層体の有効領域及び非有効領域を模式的に示す説明図である。
図７（ａ）に示すように、第１外部電極１２と電気的に接続された内部電極層１５と第２外部電極１３と電気的に接続された内部電極層１６との間隔が一定である場合、複数の内部電極層１５及び１６の中で最も第１主面１１１側に位置する内部電極層から、複数の内部電極層１５及び１６の中で最も第２主面１１２側に位置する内部電極層までの範囲において、厚さ方向Ｔに見て、全ての内部電極層１５及び１６が互いに重なっている範囲を積層体１１Ａの有効領域ＥＡとする。一方、図７（ｂ）及び図７（ｃ）に示すように、第１外部電極１２と電気的に接続された内部電極層１５と第２外部電極１３と電気的に接続された内部電極層１６との間隔が異なる場合、内部電極層１５と内部電極層１６との間隔が広くなっている箇所を無視して、複数の内部電極層１５及び１６の中で最も第１主面１１１側に位置する内部電極層から、複数の内部電極層１５及び１６の中で最も第２主面１１２側に位置する内部電極層までの範囲において、厚さ方向Ｔに見て、内部電極層１５及び１６が互いに重なっている範囲をそれぞれ積層体１１Ｂの有効領域ＥＢ及び積層体１１Ｃの有効領域ＥＣとする。上記のように有効領域ＥＡ、ＥＢ及びＥＣを定めた後、積層体において有効領域ＥＡ、ＥＢ及びＥＣの外側に位置する部分をそれぞれ非有効領域ＮＡ、ＮＢ及びＮＣとする。なお、本発明の第１実施形態においても、同様の方法によって積層体の有効領域及び非有効領域を定めることができる。
【００６６】
各種の寸法の測定においては、積層コンデンサ内蔵基板の研磨断面を光学顕微鏡にて、例えば１０倍に拡大して観察し、研磨断面の中央を通る直線上における寸法を測定する。光学顕微鏡では明瞭に寸法を測定することが困難な場合には、光学顕微鏡に代えて走査型電子顕微鏡にて研磨断面を観察してもよい。
【００６７】
例えば、積層体にて第２主面と有効領域との間に位置する部分の非有効領域の厚さＴａを測定する際には、積層セラミックコンデンサの断面を光学顕微鏡で観察した拡大像において、積層体の積層方向に延びてかつ積層体の中心を通る直線を引き、直線上における非有効領域の厚さＴａを測定する。続けて、コア基板の厚さＴＢ及び埋設層の厚さＴＲを測定する場合、直線上におけるコア基板の厚さＴＢ及び埋設層の厚さＴＲを測定する。
【００６８】
積層体の有効領域は、上記と同様に光学顕微鏡により研磨断面を観察することにより確認することができる。あるいは、積層体の有効領域は、第１主面側又は第２主面側から積層コンデンサ内蔵基板にＸ線を照射して撮像した透過像を観察することにより確認することができる。
【００６９】
以下、本発明の積層コンデンサ内蔵基板の製造方法について説明する。
本発明の積層コンデンサ内蔵基板の製造方法は、積層コンデンサを準備する工程と、コア基板の一方主面に上記積層コンデンサを実装する工程と、上記コア基板の一方主面上に、上記積層コンデンサを埋設する埋設層を設ける工程とを備える。
【００７０】
このような積層コンデンサ内蔵基板は、例えば、特開２０１６−９２１７６号公報に記載された方法を用いて製造することができる。
【実施例】
【００７１】
以下、本発明の積層コンデンサ内蔵基板をより具体的に開示した実施例を示す。なお、本発明は、これらの実施例のみに限定されるものではない。
【００７２】
以下の実施例及び比較例において、長さ方向における第１ランド電極と第２ランド電極との間の距離ＬＬの値は、実施例１−１、実施例１−２、実施例１−３、実施例１−４、実施例２−１、比較例１−１及び比較例２−１においては１．３０ｍｍ、実施例１−５、実施例１−６、実施例２−２、比較例１−２及び比較例２−２においては２．００ｍｍである。
【００７３】
（実施例１−１）
積層体の幅Ｗが０．６５ｍｍ、厚さＴが０．５ｍｍである積層セラミックコンデンサを準備し、コア基板の一方主面に実装した。その後、上記コア基板の一方主面上に、上記積層セラミックコンデンサを埋設する埋設層を形成することにより、積層コンデンサ内蔵基板を作製した。埋設層の厚さＴＲは１．０ｍｍ、コア基板の厚さＴＢは０．８ｍｍである。実施例１−１では、有効領域の中心の高さＴＣが０．２５ｍｍであるため、ＴＣ＜ＬＬ／４を満足する。
【００７４】
（実施例１−２）
積層体の厚さＴが０．３３ｍｍである積層セラミックコンデンサを準備したことを除いて、実施例１−１と同様に積層コンデンサ内蔵基板を作製した。実施例１−２では、有効領域の中心の高さＴＣが０．１６５ｍｍであるため、ＴＣ＜ＬＬ／４を満足する。
【００７５】
（実施例１−３）
積層体の厚さＴが０．２ｍｍである積層セラミックコンデンサを準備したことを除いて、実施例１−１と同様に積層コンデンサ内蔵基板を作製した。実施例１−３では、有効領域の中心の高さＴＣが０．１ｍｍであるため、ＴＣ＜ＬＬ／４を満足する。
【００７６】
（実施例１−４）
積層体の厚さＴが０．１１ｍｍである積層セラミックコンデンサを準備したことを除いて、実施例１−１と同様に積層コンデンサ内蔵基板を作製した。実施例１−４では、有効領域の中心の高さＴＣが０．０５５ｍｍであるため、ＴＣ＜ＬＬ／４を満足する。
【００７７】
（比較例１−１）
積層体の厚さＴが０．６５ｍｍである積層セラミックコンデンサを準備したことを除いて、実施例１−１と同様に積層コンデンサ内蔵基板を作製した。比較例１−１では、有効領域の中心の高さＴＣが０．３２５ｍｍであるため、ＴＣ＜ＬＬ／４を満足しない。
【００７８】
（実施例１−５）
積層体の幅Ｗが１．０ｍｍ、厚さＴが０．８ｍｍである積層セラミックコンデンサを準備し、コア基板の一方主面に実装した。その後、上記コア基板の一方主面上に、上記積層セラミックコンデンサを埋設する埋設層を形成することにより、積層コンデンサ内蔵基板を作製した。埋設層の厚さＴＲは１．２ｍｍ、コア基板の厚さＴＢは０．８ｍｍである。実施例１−５では、有効領域の中心の高さＴＣが０．４ｍｍであるため、ＴＣ＜ＬＬ／４を満足する。
【００７９】
（実施例１−６）
積層体の厚さＴが０．６ｍｍである積層セラミックコンデンサを準備したことを除いて、実施例１−５と同様に積層コンデンサ内蔵基板を作製した。実施例１−６では、有効領域の中心の高さＴＣが０．３ｍｍであるため、ＴＣ＜ＬＬ／４を満足する。
【００８０】
（比較例１−２）
積層体の厚さＴが１．０ｍｍである積層セラミックコンデンサを準備したことを除いて、実施例１−５と同様に積層コンデンサ内蔵基板を作製した。比較例１−２では、有効領域の中心の高さＴＣが０．５ｍｍであるため、ＴＣ＜ＬＬ／４を満足しない。
【００８１】
（実施例２−１）
積層体の幅Ｗが０．６５ｍｍ、厚さＴが０．６５ｍｍ、非有効領域の第２主面側の厚さＴａが０．０３ｍｍ、非有効領域の第１主面側の厚さＴｂが０．１５ｍｍである積層セラミックコンデンサを準備し、コア基板の一方主面に実装した。その後、上記コア基板の一方主面上に、上記積層セラミックコンデンサを埋設する埋設層を形成することにより、積層コンデンサ内蔵基板を作製した。埋設層の厚さＴＲは１．０ｍｍ、コア基板の厚さＴＢは０．８ｍｍである。実施例２−１では、有効領域の中心の高さＴＣが０．３１５ｍｍであるため、ＴＣ＜ＬＬ／４を満足する。
【００８２】
（比較例２−１）
非有効領域の第２主面側の厚さＴａが０．１５ｍｍ、非有効領域の第１主面側の厚さＴｂが０．０３ｍｍである積層セラミックコンデンサを準備したことを除いて、実施例２−１と同様に積層コンデンサ内蔵基板を作製した。比較例２−１では、有効領域の中心の高さＴＣが０．４３５ｍｍであるため、ＴＣ＜ＬＬ／４を満足しない。
【００８３】
（実施例２−２）
積層体の幅Ｗが１．０ｍｍ、厚さＴが１．０ｍｍ、非有効領域の第２主面側の厚さＴａが０．０４ｍｍ、非有効領域の第１主面側の厚さＴｂが０．１５ｍｍである積層セラミックコンデンサを準備し、コア基板の一方主面に実装した。その後、上記コア基板の一方主面上に、上記積層セラミックコンデンサを埋設する埋設層を形成することにより、積層コンデンサ内蔵基板を作製した。埋設層の厚さＴＲは１．２ｍｍ、コア基板の厚さＴＢは０．８ｍｍである。実施例２−２では、有効領域の中心の高さＴＣが０．４４５ｍｍであるため、ＴＣ＜ＬＬ／４を満足する。
【００８４】
（比較例２−２）
非有効領域の第２主面側の厚さＴａが０．１５ｍｍ、非有効領域の第１主面側の厚さＴｂが０．０４ｍｍである積層セラミックコンデンサを準備したことを除いて、実施例２−２と同様に積層コンデンサ内蔵基板を作製した。比較例２−２では、有効領域の中心の高さＴＣが０．５５５ｍｍであるため、ＴＣ＜ＬＬ／４を満足しない。
【００８５】
［鳴き抑制効果の評価］
各実施例及び各比較例について、積層コンデンサ内蔵基板から生じる騒音の音圧を測定することにより、鳴き抑制効果を評価した。
【００８６】
図８は、積層コンデンサ内蔵基板から生じる騒音の音圧の測定方法を示す概略図である。
図８に示すように、騒音の音圧を実測するに際しては、コア基板Ｂに積層セラミックコンデンサ１０αが実装され、積層セラミックコンデンサ１０αが埋設層Ｒで埋設された積層コンデンサ内蔵基板１αを無響箱９００内に設置した状態において、積層セラミックコンデンサ１０αに、３．０Ｖの直流電圧と、１．５ｋＨｚ〜２０ｋＨｚの周波数帯における１．０Ｖｐｐの交流電圧を印加し、その際に発生する騒音の総音圧レベルを計測した。
【００８７】
騒音の総音圧レベルの計測は、無響箱９００内において集音マイク９１０を埋設層Ｒの３ｍｍ上方の位置に対向配置しておき、集音マイク９１０及び集音計９２０によって積層コンデンサ内蔵基板１αから発せられる音を集音し、集音した音をＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）アナライザ９３０（株式会社小野測器製ＣＦ−５２２０）を用いて解析することで行なった。
【００８８】
なお、積層コンデンサ内蔵基板に代えて、埋設層Ｒを形成せず、各実施例及び各比較例で準備した積層セラミックコンデンサ１０αをコア基板Ｂに実装した状態においても、上記と同様の方法により積層セラミックコンデンサに電圧を印加し、その際に発生する騒音の総音圧レベルを計測した。この際、無響箱９００内において集音マイク９１０を積層セラミックコンデンサ１０αの３ｍｍ上方の位置に対向配置した。
【００８９】
図９は、実施例１−１、実施例１−２、実施例１−３、実施例１−４及び比較例１−１における騒音の音圧の測定結果を示すグラフである。図１０は、実施例１−５、実施例１−６及び比較例１−２における騒音の音圧の測定結果を示すグラフである。
図９及び図１０より、積層セラミックコンデンサを埋設する埋設層が設けられた状態では、埋設層に対して積層セラミックコンデンサが薄いと、騒音の音圧が小さくなることが確認できる。
【００９０】
図１１は、実施例２−１及び比較例２−１における騒音の音圧の測定結果を示すグラフである。図１２は、実施例２−２及び比較例２−２における騒音の音圧の測定結果を示すグラフである。
図１１及び図１２より、積層セラミックコンデンサを埋設する埋設層が設けられた状態では、非有効領域の第２主面側の厚さＴａが非有効領域の第１主面側の厚さＴｂよりも小さいと、騒音の音圧が小さくなることが確認できる。
【符号の説明】
【００９１】
１，１´，１Ａ，１α  積層コンデンサ内蔵基板
１０，１０´，１０Ａ，１０α  積層セラミックコンデンサ
１１，１１´，１１Ａ，１１Ｂ，１１Ｃ  積層体
１２  第１外部電極
１３  第２外部電極
１４  誘電体層
１５，１６  内部電極層
１１１  積層体の第１主面
１１２  積層体の第２主面
１１３  積層体の第１端面
１１４  積層体の第２端面
１１５  積層体の第１側面
１１６  積層体の第２側面
Ｂ  コア基板
Ｅ，Ｅ´，ＥＡ，ＥＢ，ＥＣ  有効領域
Ｌ１１  第１ランド電極
Ｌ１２  第２ランド電極
ＬＬ  第１ランド電極と第２ランド電極との間の距離
Ｎ，ＮＡ，ＮＢ，ＮＣ  非有効領域
Ｒ  埋設層
Ｔ，Ｔ´  積層体の厚さ
Ｔａ  非有効領域の第２主面側の厚さ
Ｔｂ  非有効領域の第１主面側の厚さ
ＴＢ  コア基板の厚さ
ＴＣ，ＴＣ´  有効領域の中心の高さ
ＴＲ  埋設層の厚さ
Ｗ  積層体の幅
【図１】
2018093075.tif 000003
【図２】
2018093075.tif 000004
【図３】
2018093075.tif 000005
【図４】
2018093075.tif 000006
【図５】
2018093075.tif 000007
【図６】
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【図７】
2018093075.tif 000009
【図８】
2018093075.tif 000010
【図９】
2018093075.tif 000011
【図１０】
2018093075.tif 000012
【図１１】
2018093075.tif 000013
【図１２】
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