(57)【要約】【課題】ＭＯＳＦＥＴの寄生キャパシタに起因するスイッチング損失を低減できる電力変換装置を提供すること。【解決手段】インバータ装置４０は、上アームＭＯＳＦＥＴ５１を含む上アーム５０と下アームＭＯＳＦＥＴ６１を含む下アーム６０とを有するハーフブリッジ回路４１と、両ＭＯＳＦＥＴ５１，６１を、デッドタイムが設定された状態で交互にＯＮ／ＯＦＦさせる電源コントローラ４５とを備えている。ここで、アーム５０，６０は、デッドタイム中に、ＭＯＳＦＥＴ５１，６１のソース電位に対して正である予備電圧Ｖｐｒｅを、ＭＯＳＦＥＴ５１，６１のドレインに印加するプリチャージ回路５８，６８を備えている。【選択図】図１
2018061402.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子を含む上アームと、スイッチング素子を含む下アームとを有するハーフブリッジ回路と、
前記上アームのスイッチング素子と前記下アームのスイッチング素子とを、デッドタイムが設定された状態で交互にＯＮ／ＯＦＦさせる制御部と、
を備えた電力変換装置において、
前記上アーム及び前記下アームの少なくとも一方の特定アームは、
前記スイッチング素子として、寄生ダイオード及び寄生キャパシタを有するＭＯＳＦＥＴと、
アーム接続線を介して前記ＭＯＳＦＥＴのドレインに対して直列に接続されるものであって、前記寄生ダイオードとは逆接続された逆流抑制ダイオードと、
前記逆流抑制ダイオードとは順方向が逆になるように、前記ＭＯＳＦＥＴ及び前記逆流抑制ダイオードに対して並列に接続された還流ダイオードと、
前記デッドタイム中に、前記ＭＯＳＦＥＴのソース電位に対して正である予備電圧を、前記ＭＯＳＦＥＴのドレインに印加するプリチャージ回路と、
を備えていることを特徴とする電力変換装置。
【請求項２】
前記特定アームは、前記ＭＯＳＦＥＴのゲートに対して、前記ＭＯＳＦＥＴがＯＮ状態となるＯＮ信号、又は、前記ＭＯＳＦＥＴがＯＦＦ状態となるＯＦＦ信号を出力するゲートドライバを備え、
前記プリチャージ回路は、前記アーム接続線と予備電圧電源との双方に接続されたプリチャージスイッチング素子を備え、
前記プリチャージスイッチング素子は、前記ゲートドライバに接続されており、前記ゲートドライバから前記ＯＦＦ信号が出力されている場合にＯＮ状態となるものであり、
前記プリチャージスイッチング素子がＯＮ状態となることにより、前記予備電圧が前記ＭＯＳＦＥＴのドレインに印加される請求項１に記載の電力変換装置。
【請求項３】
前記ゲートドライバの電源と、前記予備電圧電源とは同一電源である請求項２に記載の電力変換装置。
【請求項４】
前記プリチャージ回路は、前記アーム接続線を流れる電流が前記プリチャージスイッチング素子に向かうのを抑制するプリチャージダイオードを備えている請求項２又は請求項３に記載の電力変換装置。
【請求項５】
前記プリチャージ回路は、前記プリチャージスイッチング素子に流れる電流を制限する電流制限抵抗を備え、
前記プリチャージスイッチング素子がＯＮ状態となってから、前記寄生キャパシタに前記予備電圧に対応する電荷量が蓄積されるまでのプリチャージ時間は、前記電流制限抵抗の抵抗値に応じて変動するものであり、
前記デッドタイムは、前記プリチャージ時間以上となるように設定されている請求項２〜４のうちいずれか一項に記載の電力変換装置。
【請求項６】
前記電力変換装置は、直流電力を交流電力に変換するインバータ装置であり、
前記特定アームは、前記上アーム及び前記下アームの双方である請求項１〜５のうちいずれか一項に記載の電力変換装置。
【請求項７】
前記電力変換装置は、第１直流電圧の直流電力を、第２直流電圧の直流電力に変換するＤＣ／ＤＣコンバータであり、
前記特定アームは、前記下アームである請求項１〜５のうちいずれか一項に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置に関する。
【背景技術】
【０００２】
例えば特許文献１には、電力変換装置の一例として、直流電力を交流電力に変換するものが記載されている。電力変換装置は、例えば、スイッチング素子を有する上アームと、スイッチング素子を有する下アームとを有するハーフブリッジ回路を備えており、両スイッチング素子が交互にＯＮ／ＯＦＦすることにより電力変換を行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１７１２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スイッチング素子としては例えばＭＯＳＦＥＴが考えられる。ＭＯＳＦＥＴは、その構造上、寄生ダイオード及び寄生キャパシタを有する。
ここで、本発明者らは、上アームのスイッチング素子と下アームのスイッチング素子の少なくとも一方にＭＯＳＦＥＴを用いる場合、ＯＮ／ＯＦＦの切り替え時において、寄生キャパシタの充電に係る電流が両アームに流れ、当該電流がスイッチング損失となることを見出した。
【０００５】
本発明は、上述した事情を鑑みてなされたものであり、その目的はＭＯＳＦＥＴの寄生キャパシタに起因するスイッチング損失を低減できる電力変換装置を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成する電力変換装置は、スイッチング素子を含む上アームと、スイッチング素子を含む下アームとを有するハーフブリッジ回路と、前記上アームのスイッチング素子と前記下アームのスイッチング素子とを、デッドタイムが設定された状態で交互にＯＮ／ＯＦＦさせる制御部と、を備え、前記上アーム及び前記下アームの少なくとも一方の特定アームは、前記スイッチング素子として、寄生ダイオード及び寄生キャパシタを有するＭＯＳＦＥＴと、アーム接続線を介して前記ＭＯＳＦＥＴのドレインに対して直列に接続されるものであって、前記寄生ダイオードとは逆接続された逆流抑制ダイオードと、前記逆流抑制ダイオードとは順方向が逆になるように、前記ＭＯＳＦＥＴ及び前記逆流抑制ダイオードに対して並列に接続された還流ダイオードと、前記デッドタイム中に、前記ＭＯＳＦＥＴのソース電位に対して正である予備電圧を、前記ＭＯＳＦＥＴのドレインに印加するプリチャージ回路と、を備えていることを特徴とする。
【０００７】
かかる構成によれば、デッドタイム中に予備電圧がＭＯＳＦＥＴのドレインに印加されることにより、デッドタイム中に寄生キャパシタへの充電が行われる。これにより、上アームのスイッチング素子と下アームのスイッチング素子とのＯＮ／ＯＦＦの切り替え時において、寄生キャパシタの充電のために両アームを流れる電流を低減できるため、ＭＯＳＦＥＴの寄生キャパシタに起因するスイッチング損失を低減できる。
【０００８】
ここで、上記のようにデッドタイム中に予備電圧が印加される場合、当該予備電圧の印加によって、デッドタイム中であるにも関わらず、電力変換装置に接続される電源負荷に電流が流れてしまう事態が生じ得る。これに対して、本構成によれば、逆流抑制ダイオードが設けられているため、予備電圧の印加に起因してデッドタイム中に電源負荷に電流が流れてしまうことを抑制できる。
【０００９】
更に、本構成によれば、ＭＯＳＦＥＴ及び逆流抑制ダイオードに対して並列に接続された還流ダイオードが設けられているため、仮に電源負荷にコイルが含まれており、当該コイルによって逆起電力が生じた場合には、当該逆起電力に係る電流は、還流ダイオードを通って還流される。これにより、逆流抑制ダイオードを設けたことによって生じる不都合、詳細には寄生ダイオードを用いた還流ができなくなることに好適に対応できる。
【００１０】
上記電力変換装置について、前記特定アームは、前記ＭＯＳＦＥＴのゲートに対して、前記ＭＯＳＦＥＴがＯＮ状態となるＯＮ信号、又は、前記ＭＯＳＦＥＴがＯＦＦ状態となるＯＦＦ信号を出力するゲートドライバを備え、前記プリチャージ回路は、前記アーム接続線と予備電圧電源との双方に接続されたプリチャージスイッチング素子を備え、前記プリチャージスイッチング素子は、前記ゲートドライバに接続されており、前記ゲートドライバから前記ＯＦＦ信号が出力されている場合にＯＮ状態となるものであり、前記プリチャージスイッチング素子がＯＮ状態となることにより、前記予備電圧が前記ＭＯＳＦＥＴのドレインに印加されるとよい。
【００１１】
かかる構成によれば、ゲートドライバからＯＦＦ信号が出力されることに基づいて、プリチャージスイッチング素子がＯＮ状態となり、予備電圧が印加される。これにより、ＭＯＳＦＥＴのスイッチング動作と、予備電圧の印加とを同期させることができる。
【００１２】
上記電力変換装置について、前記ゲートドライバの電源と、前記予備電圧電源とは同一電源であるとよい。
かかる構成によれば、ゲートドライバの電源を用いて、予備電圧を印加させることができる。これにより、専用の電源を別途設ける必要がないため、電力変換装置の部品点数の増加を抑制できる。
【００１３】
上記電力変換装置について、前記プリチャージ回路は、前記アーム接続線を流れる電流が前記プリチャージスイッチング素子に向かうのを抑制するプリチャージダイオードを備えているとよい。
【００１４】
かかる構成によれば、プリチャージダイオードによって、逆流抑制ダイオード及びＭＯＳＦＥＴを流れる電流の一部がプリチャージ回路に流れることを抑制できるため、プリチャージスイッチング素子を好適に保護できるとともに、プリチャージ回路にて消費される電力損失を抑制できる。
【００１５】
上記電力変換装置について、前記プリチャージ回路は、前記プリチャージスイッチング素子に流れる電流を制限する電流制限抵抗を備え、前記プリチャージスイッチング素子がＯＮ状態となってから、前記寄生キャパシタに前記予備電圧に対応する電荷量が蓄積されるまでのプリチャージ時間は、前記電流制限抵抗の抵抗値に応じて変動するものであり、前記デッドタイムは、前記プリチャージ時間以上となるように設定されているとよい。
【００１６】
かかる構成によれば、予備電圧を用いた寄生キャパシタの充電が終了する前に、デッドタイムが終了することを抑制できる。これにより、予備電圧を用いた寄生キャパシタの充電が不十分となり、スイッチング損失の低減効果を十分に得られないといった不都合を抑制できる。
【００１７】
上記電力変換装置は、直流電力を交流電力に変換するインバータ装置であり、前記特定アームは、前記上アーム及び前記下アームの双方であるとよい。
かかる構成によれば、インバータ装置において上述した効果を得ることができる。
【００１８】
上記電力変換装置は、第１直流電圧の直流電力を、第２直流電圧の直流電力に変換するＤＣ／ＤＣコンバータであり、前記特定アームは、前記下アームであるとよい。
かかる構成によれば、ＤＣ／ＤＣコンバータにおいて、上述した効果を得ることができる。
【発明の効果】
【００１９】
この発明によれば、ＭＯＳＦＥＴの寄生キャパシタに起因するスイッチング損失を低減できる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態の電力変換装置の電気的構成を模式的に示す回路図。
【図２】（ａ）下アームＭＯＳＦＥＴのスイッチング態様を示すタイムチャート、（ｂ）上アームＭＯＳＦＥＴのスイッチング態様を示すタイムチャート、（ｃ）プリチャージが行われる場合における上アーム電圧及び下アーム電圧の時間変化を示すグラフ。
【図３】寄生キャパシタのキャパシタンスと印加電圧との関係を示すグラフ。
【図４】（ａ）下アームＭＯＳＦＥＴのスイッチング態様を示すタイムチャート、（ｂ）上アームＭＯＳＦＥＴのスイッチング態様を示すタイムチャート、（ｃ）プリチャージが行われない場合における上アーム電圧及び下アーム電圧の時間変化を示すグラフ。
【図５】寄生キャパシタのキャパシタンスと印加電圧との関係を示すグラフ。
【図６】プリチャージが行われた場合におけるスイッチングに伴う下アーム電圧及びドレイン電流の時間変化を示すグラフ。
【図７】プリチャージが行われない場合におけるスイッチングに伴う下アーム電圧及びドレイン電流の時間変化を示すグラフ。
【図８】第２実施形態の電力変換装置の電気的構成を模式的に示す回路図。
【図９】別例の電力変換装置の電気的構成を模式的に示す回路図。
【図１０】別例の電力変換装置の電気的構成を模式的に示す回路図。
【発明を実施するための形態】
【００２１】
（第１実施形態）
以下、電力変換装置の第１実施形態について説明する。
本実施形態では、電力変換装置は非接触電力伝送装置１０に適用されている。すなわち、電力変換装置は、非接触電力伝送装置１０の一部を構成している。このため、まず非接触電力伝送装置１０の概要について説明し、その後電力変換装置について説明する。
【００２２】
図１に示すように、非接触電力伝送装置１０は、非接触で電力伝送が可能な送電機器１１及び受電機器２１を備えている。送電機器１１は例えば地上に設けられており、受電機器２１は例えば車両に搭載されている。送電機器１１は、地上側機器とも１次側機器とも言える。受電機器２１は、車両側機器とも２次側機器とも言える。
【００２３】
送電機器１１は、交流電力を出力可能な交流電源１２を備えている。交流電源１２は、例えば外部電源としての系統電源から供給される外部電力としての系統電力を直流電力に変換する直流電源３０と、その直流電力を交流電力に変換するインバータ装置４０とを備えている。直流電源３０は、例えばＰＦＣ回路及びＤＣ／ＤＣコンバータを含む。直流電源３０は、予め定められた駆動電圧Ｖｄｄの直流電力を出力する。本実施形態では、インバータ装置４０が「電力変換装置」に対応する。インバータ装置４０については後述する。
【００２４】
交流電源１２から出力された交流電力は、非接触で受電機器２１に伝送され、受電機器２１に設けられた負荷２２に供給される。詳細には、非接触電力伝送装置１０は、送電機器１１及び受電機器２１間の電力伝送を行うものとして、送電機器１１に設けられた送電器１３と、受電機器２１に設けられた受電器２３とを備えている。送電機器１１は、インバータ装置４０から出力された交流電力が送電器１３に入力されるように構成されている。
【００２５】
送電器１３及び受電器２３は磁場共鳴可能に構成されている。詳細には、送電器１３は、例えば並列に接続された１次側コイル１３ａ及び１次側コンデンサ１３ｂを含む共振回路を有している。受電器２３は、例えば並列に接続された２次側コイル２３ａ及び２次側コンデンサ２３ｂを含む共振回路を有している。両共振回路の共振周波数は同一に設定されている。
【００２６】
かかる構成によれば、送電器１３（詳細には１次側コイル１３ａ）及び受電器２３（詳細には２次側コイル２３ａ）の相対位置が磁場共鳴可能な位置にある状況において、交流電力が送電器１３に入力された場合、送電器１３と受電器２３とが磁場共鳴する。これにより、受電器２３は送電器１３からのエネルギの一部を受け取る。すなわち、受電器２３は、送電器１３から交流電力を受電する。
【００２７】
負荷２２は、例えば整流器と、車載用蓄電装置とを含む。受電器２３によって受電された交流電力は、整流器によって整流されて、車載用蓄電装置に入力される。これにより、車載用蓄電装置の充電が行われる。
【００２８】
ちなみに、１次側コイル１３ａと２次側コイル２３ａとの相対位置は、送電器１３に対する車両の位置に応じて変動する。両コイル１３ａ，２３ａの相対位置が変動すると、インバータ装置４０に接続されている電源負荷のインピーダンス、詳細にはインバータ装置４０の出力端から負荷２２までのインピーダンスが変動する。すなわち、本実施形態のインバータ装置４０は、インピーダンスが変動する電源負荷に交流電力を出力するものである。
【００２９】
次に電力変換装置としてのインバータ装置４０について説明する。
図１に示すように、インバータ装置４０は、上アーム５０と下アーム６０とを有するハーフブリッジ回路４１と、直流電源３０とハーフブリッジ回路４１とを接続する高圧側母線ＬＮ１及び低圧側母線ＬＮ２とを備えている。
【００３０】
高圧側母線ＬＮ１は、直流電源３０の高圧側（詳細には＋端子）と上アーム５０とを接続している。低圧側母線ＬＮ２は、直流電源３０の低圧側（詳細には−端子）と下アーム６０とを接続している。これにより、ハーフブリッジ回路４１には、直流電源３０から駆動電圧Ｖｄｄの直流電力が入力される。
【００３１】
ハーフブリッジ回路４１は、上アーム５０と下アーム６０とを接続するアーム間接続線４２を備えている。送電器１３は、アーム間接続線４２及び低圧側母線ＬＮ２に接続されている。
【００３２】
インバータ装置４０は、制御用電源４３と、平滑コンデンサ４４と、ハーフブリッジ回路４１を制御する制御部としての電源コントローラ４５と、を備えている。
制御用電源４３は、制御電圧Ｖｃｃ１，Ｖｃｃ２の直流電力を出力するものである。制御電圧Ｖｃｃ１，Ｖｃｃ２は、直流電源３０が出力する駆動電圧Ｖｄｄよりも低く設定されている。例えば、駆動電圧Ｖｄｄが数百Ｖに設定されているのに対して、制御電圧Ｖｃｃ１，Ｖｃｃ２は数十Ｖ（例えば１０〜３０Ｖ程度）に設定されている。
【００３３】
なお、制御用電源４３の具体的な構成としては、例えば直流電源３０やキャパシタ等といった所定の電源から両制御電圧Ｖｃｃ１，Ｖｃｃ２を生成する回路を有している構成が考えられる。但し、これに限られず、２つの制御電圧Ｖｃｃ１，Ｖｃｃ２の直流電力を出力できるように構成されていれば制御用電源４３の具体的な構成は任意である。
【００３４】
平滑コンデンサ４４は、直流電源３０に対して並列に接続されている。平滑コンデンサ４４は、高圧側母線ＬＮ１及び低圧側母線ＬＮ２の双方に接続されており、直流電源３０から出力される直流電力のリップルを低減させる。
【００３５】
電源コントローラ４５は、例えばＣＰＵ、メモリ、クロック回路等を含む。電源コントローラ４５は、ハーフブリッジ回路４１を制御することにより、直流電力を交流電力に変換させる。これについては後述する。
【００３６】
上アーム５０は、スイッチング素子としての上アームＭＯＳＦＥＴ５１及び上アームＭＯＳＦＥＴ５１を駆動させる上アームゲートドライバ５２を備えている。下アーム６０は、スイッチング素子としての下アームＭＯＳＦＥＴ６１及び下アームＭＯＳＦＥＴ６１を駆動させる下アームゲートドライバ６２を備えている。両ＭＯＳＦＥＴ５１，６１は、直列に接続されている。
【００３７】
両ゲートドライバ５２，６２はそれぞれ、制御用電源４３に接続されている。上アームゲートドライバ５２は、制御用電源４３から制御電圧Ｖｃｃ１の直流電力が入力されることによって動作し、下アームゲートドライバ６２は、制御用電源４３から制御電圧Ｖｃｃ２の直流電力が入力されることによって動作する。詳細には、ゲートドライバ５２，６２は、ＭＯＳＦＥＴ５１，６１に対して、当該ＭＯＳＦＥＴ５１，６１がＯＮ状態（換言すれば導通状態）となるＯＮ信号、又は、ＭＯＳＦＥＴ５１，６１がＯＦＦ状態（換言すれば非導通状態）となるＯＦＦ信号を出力する。
【００３８】
本実施形態では、ＯＮ信号は、ＭＯＳＦＥＴ５１，６１の閾値電圧以上の電圧を有する信号であり、ＯＦＦ信号は、ＭＯＳＦＥＴ５１，６１の上記閾値電圧未満の電圧（例えば０Ｖ）の信号である。
【００３９】
アーム５０，６０は、ゲートドライバ５２，６２とＭＯＳＦＥＴ５１，６１のゲートとを接続するゲート線５３，６３を備えている。ゲートドライバ５２，６２から出力された駆動信号は、ゲート線５３，６３を通ってＭＯＳＦＥＴ５１，６１のゲートに入力される。なお、ゲート線５３，６３上には抵抗５４，６４が設けられている。
【００４０】
電源コントローラ４５は、両ＭＯＳＦＥＴ５１，６１をデッドタイムＴｄが設定された状態で交互にＯＮ／ＯＦＦさせる。詳細には、電源コントローラ４５は、上アームゲートドライバ５２及び下アームゲートドライバ６２の双方に対して予め定められた周期のパルス信号（クロック信号）ＳＧを出力する。
【００４１】
上アームゲートドライバ５２は、電源コントローラ４５から入力されたパルス信号ＳＧに基づいて、デッドタイムＴｄを介してＯＮ信号とＯＦＦ信号とが交互に設定された上アーム駆動信号を生成し、その上アーム駆動信号を上アームＭＯＳＦＥＴ５１に出力する。
【００４２】
下アームゲートドライバ６２は、電源コントローラ４５から入力されたパルス信号ＳＧに基づいて、デッドタイムＴｄが設定され且つ上アーム駆動信号とは反転した下アーム駆動信号を生成し、その下アーム駆動信号を下アームＭＯＳＦＥＴ６１に出力する。これにより、ハーフブリッジ回路４１によって駆動電圧Ｖｄｄの直流電力が交流電力に変換され、その変換された交流電力が送電器１３に入力される。
【００４３】
図１に示すように、本実施形態では、上アーム５０は、上アーム逆流抑制ダイオード５５と、上アーム還流ダイオード５６と、上アームプリチャージ回路５８とを備えている。これら各構成について、上アームＭＯＳＦＥＴ５１と合わせて以下に詳細に説明する。
【００４４】
上アームＭＯＳＦＥＴ５１は、例えばｎ型のパワーＭＯＳＦＥＴである。上アームＭＯＳＦＥＴ５１のドレインは、上アーム逆流抑制ダイオード５５に接続されており、上アームＭＯＳＦＥＴ５１のソースは、アーム間接続線４２に接続されている。
【００４５】
上アームＭＯＳＦＥＴ５１は、その構造上、寄生ダイオードＤｘ及び寄生キャパシタＣｘを有している。寄生ダイオードＤｘ及び寄生キャパシタＣｘは、上アームＭＯＳＦＥＴ５１のソース及びドレインに対して並列に接続されている。
【００４６】
寄生ダイオードＤｘは、上アームＭＯＳＦＥＴ５１のドレイン−ソース間に対して逆接続されている。詳細には、寄生ダイオードＤｘは、上アームＭＯＳＦＥＴ５１のソースからドレインに向かう方向が順方向となるように上アームＭＯＳＦＥＴ５１に接続されている。
【００４７】
本実施形態では、上アーム逆流抑制ダイオード５５は、ショットキーバリアダイオードである。上アーム逆流抑制ダイオード５５は、上アーム接続線５７を介して上アームＭＯＳＦＥＴ５１のドレインに対して直列に接続されており、且つ、上アームＭＯＳＦＥＴ５１の寄生ダイオードＤｘに対して逆接続されている。詳細には、上アーム逆流抑制ダイオード５５のアノードは、高圧側母線ＬＮ１に接続されており、上アーム逆流抑制ダイオード５５のカソードは、上アーム接続線５７を介して上アームＭＯＳＦＥＴ５１のドレインに接続されている。すなわち、上アーム接続線５７は、上アーム逆流抑制ダイオード５５のカソードと上アームＭＯＳＦＥＴ５１のドレインとを接続している。
【００４８】
上アーム還流ダイオード５６は、例えば寄生ダイオードＤｘよりもリカバリ特性がよいダイオードである。詳細には、上アーム還流ダイオード５６は、上アームＭＯＳＦＥＴ５１の寄生ダイオードＤｘよりもリカバリ時間が短いファストリカバリダイオードで構成されている。上アーム還流ダイオード５６は、上アーム逆流抑制ダイオード５５とは順方向が逆になるように、上アームＭＯＳＦＥＴ５１及び上アーム逆流抑制ダイオード５５に対して並列に接続されている。詳細には、上アーム還流ダイオード５６のアノードは、アーム間接続線４２に接続されており、上アーム還流ダイオード５６のカソードは、高圧側母線ＬＮ１に接続されている。
【００４９】
上アームプリチャージ回路５８は、デッドタイムＴｄ中に、上アームＭＯＳＦＥＴ５１のソース電位に対して正である予備電圧Ｖｐｒｅを、上アームＭＯＳＦＥＴ５１のドレインに印加するものである。
【００５０】
図１に示すように、上アームプリチャージ回路５８は、上アームプリチャージスイッチング素子Ｑｐ１と、上アームプリチャージダイオードＤｐ１と、上アーム電流制限抵抗Ｒｐ１と、を備えている。
【００５１】
上アームプリチャージスイッチング素子Ｑｐ１は、例えばｐ型のＭＯＳＦＥＴで構成されている。上アームプリチャージスイッチング素子Ｑｐ１のソースは、制御用電源４３に接続されている。すなわち、上アームプリチャージ回路５８は、制御用電源４３から制御電圧Ｖｃｃ１の直流電力が入力されるように構成されており、当該制御電圧Ｖｃｃ１によって動作する。
【００５２】
ここで、既に説明した通り、制御用電源４３は、上アームゲートドライバ５２の電源でもある。すなわち、本実施形態では、上アームプリチャージ回路５８（上アームプリチャージスイッチング素子Ｑｐ１）に接続されている予備電圧電源と、上アームゲートドライバ５２の電源とは、同一電源となっている。
【００５３】
上アームプリチャージスイッチング素子Ｑｐ１のドレインは、上アーム逆流抑制ダイオード５５と上アームＭＯＳＦＥＴ５１のドレインとを接続する上アーム接続線５７に接続されている。
【００５４】
上アームプリチャージダイオードＤｐ１は、上アーム接続線５７を流れる電流が上アームプリチャージスイッチング素子Ｑｐ１に向かうのを抑制するものである。詳細には、本実施形態では、上アームプリチャージダイオードＤｐ１は、上アームプリチャージスイッチング素子Ｑｐ１と上アーム接続線５７との間に設けられている。上アームプリチャージダイオードＤｐ１のアノードは、上アームプリチャージスイッチング素子Ｑｐ１のドレインに接続されており、上アームプリチャージダイオードＤｐ１のカソードは、上アーム電流制限抵抗Ｒｐ１を介して、上アーム接続線５７に接続されている。すなわち、上アームプリチャージスイッチング素子Ｑｐ１、上アームプリチャージダイオードＤｐ１及び上アーム電流制限抵抗Ｒｐ１は、互いに直列に接続されている。
【００５５】
ここで、上アームプリチャージ回路５８は、上アームゲートドライバ５２から出力される駆動信号が上アームプリチャージスイッチング素子Ｑｐ１のゲートに入力されるように構成されている。詳細には、上アームプリチャージスイッチング素子Ｑｐ１のゲートは、上アームゲート線５３に接続されている。
【００５６】
かかる構成によれば、上アームゲートドライバ５２からＯＦＦ信号が出力されている場合、上アームプリチャージスイッチング素子Ｑｐ１がＯＮ状態となる。この場合、制御電圧Ｖｃｃ１に対応した予備電圧Ｖｐｒｅが上アームＭＯＳＦＥＴ５１のドレインに印加される。これにより、上アームＭＯＳＦＥＴ５１がターンＯＦＦしてから（ＯＮ状態からＯＦＦ状態に切り替わってから）、下アームＭＯＳＦＥＴ６１がターンＯＮする（ＯＦＦ状態からＯＮ状態に切り替わる）までのデッドタイムＴｄ中に、寄生キャパシタＣｘの充電が行われる。この場合、上アームプリチャージスイッチング素子Ｑｐ１、上アームプリチャージダイオードＤｐ１及び上アーム電流制限抵抗Ｒｐ１を通って、上アームＭＯＳＦＥＴ５１の寄生キャパシタＣｘにプリチャージ電流Ｉｐｒｅが流れる。換言すれば、上アームプリチャージ回路５８は、デッドタイムＴｄ中に、寄生キャパシタＣｘの充電が行われるように寄生キャパシタＣｘにプリチャージ電流Ｉｐｒｅを流すものであると言える。
【００５７】
寄生キャパシタＣｘの充電は、寄生キャパシタＣｘに予備電圧Ｖｐｒｅに対応する電荷量が蓄積されるまで行われる。なお、説明の便宜上、デッドタイムＴｄ中における予備電圧Ｖｐｒｅを用いた寄生キャパシタＣｘの充電をプリチャージという。
【００５８】
一方、上アームゲートドライバ５２からＯＮ信号が出力されている場合には、上アームプリチャージスイッチング素子Ｑｐ１はＯＦＦ状態となる。このため、上アームＭＯＳＦＥＴ５１には予備電圧Ｖｐｒｅは印加されない。
【００５９】
本実施形態では、予備電圧Ｖｐｒｅは、制御電圧Ｖｃｃ１に対応しており、詳細には制御電圧Ｖｃｃ１から上アームプリチャージダイオードＤｐ１及び上アーム電流制限抵抗Ｒｐ１の電圧降下分を差し引いた電圧である。予備電圧Ｖｐｒｅは、上アーム逆流抑制ダイオード５５の逆バイアスに対する耐圧以下に設定されている。
【００６０】
ちなみに、予備電圧Ｖｐｒｅは駆動電圧Ｖｄｄよりも低い。例えば、予備電圧Ｖｐｒｅは、０Ｖよりも大きく、駆動電圧Ｖｄｄの１／１０以下でもよい。又は、予備電圧Ｖｐｒｅは、０Ｖよりも大きく、３０Ｖ以下でもよい。但し、予備電圧Ｖｐｒｅは、上アーム逆流抑制ダイオード５５の逆バイアスに対する耐圧以下に設定されていればよく、例えば駆動電圧Ｖｄｄの１／１０よりも高くてもよい。
【００６１】
上アーム電流制限抵抗Ｒｐ１は、プリチャージ電流Ｉｐｒｅを制限するものである。上アーム電流制限抵抗Ｒｐ１の抵抗値は、プリチャージ電流Ｉｐｒｅが予め定められた上限値以下となるように設定されている。上限値は、例えば、上アームプリチャージスイッチング素子Ｑｐ１の定格電流値である。
【００６２】
ここで、上アーム電流制限抵抗Ｒｐ１と寄生キャパシタＣｘとによってＲＣ回路が構成されている。上アームプリチャージスイッチング素子Ｑｐ１がＯＮ状態となってから、寄生キャパシタＣｘに予備電圧Ｖｐｒｅに対応する電荷量が蓄積されるまでのプリチャージ時間Ｔｐｒｅは、上記ＲＣ回路の時定数に基づいて決まる。当該時定数は、上アーム電流制限抵抗Ｒｐ１の抵抗値に依存するパラメータである。このため、プリチャージ時間Ｔｐｒｅは、上アーム電流制限抵抗Ｒｐ１の抵抗値に応じて変動する。
【００６３】
かかる構成において、デッドタイムＴｄは、プリチャージ時間Ｔｐｒｅ以上となるように設定されている。換言すれば、上アーム電流制限抵抗Ｒｐ１の抵抗値は、プリチャージ電流Ｉｐｒｅが予め定められた上限値以下となる条件下で、プリチャージ時間ＴｐｒｅがデッドタイムＴｄ以下となるように設定されている。
【００６４】
図１に示すように、本実施形態では、下アーム６０は、上アーム５０と同様に、下アーム逆流抑制ダイオード６５と、下アーム還流ダイオード６６と、下アーム接続線６７と、下アームプリチャージ回路６８とを備えている。下アームプリチャージ回路６８は、制御用電源４３に接続されており、下アームプリチャージ回路６８には制御電圧Ｖｃｃ２の直流電力が入力されている。下アームプリチャージ回路６８は、下アームプリチャージスイッチング素子Ｑｐ２と、下アームプリチャージダイオードＤｐ２と、下アーム電流制限抵抗Ｒｐ２とを有している。すなわち、本実施形態では、上アーム５０及び下アーム６０の双方が「特定アーム」に対応する。下アーム６０の各構成は、上アーム５０の対応する構成と基本的に同一である。このため、下アーム６０についての詳細な説明は省略する。なお、本実施形態では、下アームプリチャージスイッチング素子Ｑｐ２がＯＮ状態となることにより、制御用電源４３の制御電圧Ｖｃｃ２に対応した予備電圧Ｖｐｒｅが下アームＭＯＳＦＥＴ６１のドレインに印加される。
【００６５】
次に図２〜図７を用いて本実施形態の作用について説明する。なお、説明の便宜上、以下の説明では、上アームＭＯＳＦＥＴ５１がターンＯＦＦしてから下アームＭＯＳＦＥＴ６１がターンＯＮするまでのデッドタイムＴｄにおける両アーム５０，６０の動作について説明する。
【００６６】
まず図２及び図３を用いてプリチャージが行われた場合について説明する。図２は、プリチャージが行われる場合の両ＭＯＳＦＥＴ５１，６１のスイッチング態様と、両ＭＯＳＦＥＴ５１，６１のソース−ドレイン間電圧Ｖｄｓとの関係を示すグラフである。図３は、寄生キャパシタＣｘにおける印加電圧とキャパシタンスとの関係を示すグラフである。
【００６７】
なお、以降の説明において、上アームＭＯＳＦＥＴ５１のソース−ドレイン間電圧Ｖｄｓを、単に上アーム電圧Ｖｄｓ１と言い、下アームＭＯＳＦＥＴ６１のソース−ドレイン間電圧Ｖｄｓを、単に下アーム電圧Ｖｄｓ２と言う。
【００６８】
図２（ｂ）及び図２（ｃ）に示すように、上アームＭＯＳＦＥＴ５１がターンＯＦＦすると、上アームプリチャージスイッチング素子Ｑｐ１がターンＯＮし、上アームＭＯＳＦＥＴ５１への予備電圧Ｖｐｒｅの印加が開始される。すなわち、上アームＭＯＳＦＥＴ５１の寄生キャパシタＣｘにプリチャージ電流Ｉｐｒｅが流れ始める。これにより、寄生キャパシタＣｘの充電が開始される。
【００６９】
ここで、上アーム電圧Ｖｄｓ１は、寄生キャパシタＣｘの充電に伴い徐々に増加する。上アーム電圧Ｖｄｓ１の変化量（傾き）は、上アーム電流制限抵抗Ｒｐ１の抵抗値及び寄生キャパシタＣｘのキャパシタンスによって規定される。そして、上アーム電圧Ｖｄｓ１が予備電圧Ｖｐｒｅと同一となることにより、プリチャージが完了する。上アームプリチャージスイッチング素子Ｑｐ１がターンＯＮしてから、上アーム電圧Ｖｄｓ１が予備電圧Ｖｐｒｅとなるまでの期間がプリチャージ時間Ｔｐｒｅである。
【００７０】
既に説明した通り、デッドタイムＴｄはプリチャージ時間Ｔｐｒｅ以上に設定されている。このため、図２（ａ）及び図２（ｃ）に示すように、プリチャージが完了した後に、下アームＭＯＳＦＥＴ６１がターンＯＮする。これにより、下アーム電圧Ｖｄｓ２が低下する一方、上アーム電圧Ｖｄｓ１が上昇する。
【００７１】
なお、上アームプリチャージスイッチング素子Ｑｐ１は、上アームＭＯＳＦＥＴ５１がＯＦＦ状態である場合にはＯＮ状態を維持する。このため、下アームＭＯＳＦＥＴ６１がＯＮ状態である場合であっても、予備電圧Ｖｐｒｅが上アームＭＯＳＦＥＴ５１に印加される。しかしながら、上アームＭＯＳＦＥＴ５１がＯＦＦ状態であり且つ下アームＭＯＳＦＥＴ６１がＯＮ状態である状況下では上アームＭＯＳＦＥＴ５１のソース−ドレイン間には、駆動電圧Ｖｄｄが印加されており、当該駆動電圧Ｖｄｄは予備電圧Ｖｐｒｅよりも十分に高いため、予備電圧Ｖｐｒｅの影響はほとんど無視できる。
【００７２】
ここで、寄生キャパシタＣｘのキャパシタンスと印加電圧との関係について説明すると、図３に示すように、寄生キャパシタＣｘのキャパシタンスは、印加電圧に応じて変動する。詳細には、寄生キャパシタＣｘのキャパシタンスは、当該寄生キャパシタＣｘに印加される電圧が高くなるほど小さくなる。
【００７３】
特に、図３のグラフは、両対数グラフであり、寄生キャパシタＣｘの印加電圧が比較的低い領域（例えば１００Ｖ未満）では、寄生キャパシタＣｘのキャパシタンスは比較的高く且つ印加電圧に対する寄生キャパシタＣｘのキャパシタンスの変化量は大きい。一方、寄生キャパシタＣｘの印加電圧が比較的高い領域（例えば１００Ｖ以上）では、寄生キャパシタＣｘのキャパシタンスは全体的に低く且つ印加電圧に対する寄生キャパシタＣｘのキャパシタンスの変化量は小さい。
【００７４】
かかる構成において、本実施形態では、０Ｖから予備電圧Ｖｐｒｅまでの範囲に対応する電荷量（図３における低圧領域Ａ１の面積に相当）は、プリチャージによって充電される。また、プリチャージに係る電流は、両アーム５０，６０を流れるものではなく、スイッチング損失とならない。
【００７５】
一方、予備電圧Ｖｐｒｅから駆動電圧Ｖｄｄまでの範囲に対応する電荷量（図３における高圧領域Ａ２の面積に相当）は、下アームＭＯＳＦＥＴ６１がターンＯＮした時に両アーム５０，６０を流れる電流によって充電される。すなわち、下アームＭＯＳＦＥＴ６１に、寄生キャパシタＣｘの充電に起因するドレイン電流Ｉｄが流れる。このため、高圧領域Ａ２に相当するスイッチング損失が発生する。
【００７６】
次に、図４及び図５を用いて、比較例としてプリチャージが行われない場合（換言すれば上アームプリチャージ回路５８がない場合）について説明する。図４は、プリチャージが行われない場合の両ＭＯＳＦＥＴ５１，６１のスイッチング態様と、両ＭＯＳＦＥＴ５１，６１のソース−ドレイン間電圧Ｖｄｓとの関係を示すグラフである。図５は、寄生キャパシタＣｘにおける印加電圧とキャパシタンスとの関係を示すグラフである。
【００７７】
図４（ｂ）及び図４（ｃ）に示すように、プリチャージが行われない構成においては、上アームＭＯＳＦＥＴ５１がターンＯＦＦした後も、上アーム電圧Ｖｄｓ１は上昇することなく所定値（例えば０）を維持する。
【００７８】
図４（ａ）に示すように、上アームＭＯＳＦＥＴ５１がターンＯＦＦしてからデッドタイムＴｄが経過すると、下アームＭＯＳＦＥＴ６１がターンＯＮする。すると、図４（ｃ）に示すように、下アーム電圧Ｖｄｓ２が低下する一方、上アーム電圧Ｖｄｓ１が上昇する。この場合、下アームＭＯＳＦＥＴ６１のターンＯＮに伴い、上アームＭＯＳＦＥＴ５１の寄生キャパシタＣｘの充電に起因する電流が両アーム５０，６０を流れる。すなわち、下アームＭＯＳＦＥＴ６１に、寄生キャパシタＣｘの充電に起因するドレイン電流Ｉｄが流れる。ドレイン電流Ｉｄは、寄生キャパシタＣｘの充電が完了するまで、詳細には寄生キャパシタＣｘの印加電圧が駆動電圧Ｖｄｄとなるまで流れる。
【００７９】
かかる構成においては、図５に示すように、０Ｖから駆動電圧Ｖｄｄまでの範囲に対応する電荷量（図５におけるトータル領域Ａ０の面積に相当）を充電するのに必要な電力がスイッチング損失となる。トータル領域Ａ０は、低圧領域Ａ１と高圧領域Ａ２とを合わせた領域である。
【００８０】
すなわち、プリチャージが行われることによって、低圧領域Ａ１に相当するスイッチング損失分だけ、スイッチング損失が低減されている。特に、低圧領域Ａ１の面積は、高圧領域Ａ２の面積よりも大きくなっている。このため、低圧領域Ａ１に対応するスイッチング損失は、高圧領域Ａ２に対応するスイッチング損失よりも大きい。したがって、プリチャージによるスイッチング損失の低減効果の向上を図ることができる。
【００８１】
次に、図６及び図７を用いて、下アーム電圧Ｖｄｓ２とドレイン電流Ｉｄとの関係、及び、スイッチング損失について説明する。
図６は、プリチャージが行われた場合におけるスイッチングに伴う下アーム電圧Ｖｄｓ２及びドレイン電流Ｉｄの時間変化を示し、図７は、プリチャージが行われない場合におけるスイッチングに伴う下アーム電圧Ｖｄｓ２及びドレイン電流Ｉｄの時間変化を示す。
【００８２】
なお、図６及び図７においては、下アーム電圧Ｖｄｓ２を実線で示し、ドレイン電流Ｉｄを破線で示し、スイッチング損失波形を一点鎖線で示す。スイッチング損失波形とは、下アーム電圧Ｖｄｓ２とドレイン電流Ｉｄとを乗算した波形であり、図６及び図７では便宜上「Ｌｏｓｓ」と示す。
【００８３】
図６及び図７に示すように、ｔ１のタイミングで下アームＭＯＳＦＥＴ６１がターンＯＮすると、下アーム電圧Ｖｄｓ２が低下する一方、ドレイン電流Ｉｄが高くなる。その後、下アーム電圧Ｖｄｓ２は略０Ｖとなり、ドレイン電流Ｉｄは徐々に低くなる。この場合、下アームＭＯＳＦＥＴ６１がターンＯＮしてから下アーム電圧Ｖｄｓ２が０Ｖとなるまでの期間にスイッチング損失が発生する。
【００８４】
かかる構成において、プリチャージが行われている場合におけるドレイン電流Ｉｄのピーク値Ｉｄｍ（図６の破線参照）は、プリチャージが行われていない場合におけるドレイン電流Ｉｄのピーク値Ｉｄｍ（図７の破線参照）よりも低くなっている。このため、プリチャージが行われている場合におけるスイッチング損失波形は、プリチャージが行われていない場合におけるスイッチング損失波形よりも低くなっている。すなわち、プリチャージによって、スイッチング損失が低減されている。
【００８５】
なお、下アームＭＯＳＦＥＴ６１がターンＯＦＦしてから上アームＭＯＳＦＥＴ５１がターンＯＮするまでのデッドタイムＴｄにおける下アーム６０の動作は、上述した上アーム５０の動作と同様であるため、詳細な説明を省略する。
【００８６】
以上詳述した本実施形態によれば、以下の効果を奏する。
（１）電力変換装置としてのインバータ装置４０は、上アームＭＯＳＦＥＴ５１を含む上アーム５０と下アームＭＯＳＦＥＴ６１を含む下アーム６０とを有するハーフブリッジ回路４１と、両ＭＯＳＦＥＴ５１，６１を、デッドタイムＴｄが設定された状態で交互にＯＮ／ＯＦＦさせる電源コントローラ４５とを備えている。両ＭＯＳＦＥＴ５１，６１は、寄生ダイオードＤｘ及び寄生キャパシタＣｘを有している。
【００８７】
かかる構成において、アーム５０，６０は、アーム接続線５７，６７を介してＭＯＳＦＥＴ５１，６１のドレインに対して直列に接続されるものであって寄生ダイオードＤｘとは逆接続されている逆流抑制ダイオード５５，６５を備えている。アーム５０，６０は、逆流抑制ダイオード５５，６５とは順方向が逆になるように、ＭＯＳＦＥＴ５１，６１及び逆流抑制ダイオード５５，６５に対して並列に接続された還流ダイオード５６，６６を備えている。そして、アーム５０，６０は、デッドタイムＴｄ中に、ＭＯＳＦＥＴ５１，６１のソース電位に対して正である予備電圧Ｖｐｒｅを、ＭＯＳＦＥＴ５１，６１のドレインに印加するプリチャージ回路５８，６８を備えている。
【００８８】
かかる構成によれば、デッドタイムＴｄ中に予備電圧ＶｐｒｅがＭＯＳＦＥＴ５１，６１のドレインに印加されることにより、デッドタイムＴｄ中に寄生キャパシタＣｘへの充電が行われる。これにより、両ＭＯＳＦＥＴ５１，６１のスイッチング時（ＯＮ／ＯＦＦの切り替え時）において、寄生キャパシタＣｘの充電に起因するドレイン電流Ｉｄを低減できる。よって、ＭＯＳＦＥＴ５１，６１の寄生キャパシタＣｘに起因するスイッチング損失を低減できる。
【００８９】
ここで、上記のようにデッドタイムＴｄ中に予備電圧Ｖｐｒｅが印加される構成においては、予備電圧Ｖｐｒｅの印加によって、デッドタイムＴｄ中にも関わらず、インバータ装置４０に接続された電源負荷である送電器１３に電流が流れてしまう事態が生じ得る。
【００９０】
これに対して、本実施形態では、逆流抑制ダイオード５５，６５によって、上記事態が生じにくくなっている。詳細には、上アームＭＯＳＦＥＴ５１がターンＯＦＦしてから下アームＭＯＳＦＥＴ６１がターンＯＮするまでのデッドタイムＴｄ中に上アームＭＯＳＦＥＴ５１に対して予備電圧Ｖｐｒｅが印加される場合、上アーム逆流抑制ダイオード５５によって、寄生ダイオードＤｘを通って送電器１３から高圧側母線ＬＮ１に向かう電流の逆流が抑制される。また、下アームＭＯＳＦＥＴ６１がターンＯＦＦしてから上アームＭＯＳＦＥＴ５１がターンＯＮするまでのデッドタイムＴｄ中に下アームＭＯＳＦＥＴ６１に対して予備電圧Ｖｐｒｅが印加されている場合、下アーム逆流抑制ダイオード６５によって、予備電圧Ｖｐｒｅが送電器１３に印加される事態が回避されている。これにより、デッドタイムＴｄ中に予備電圧Ｖｐｒｅを印加することによって生じる不都合、すなわちデッドタイムＴｄ中に送電器１３に電流が流れてしまうという事態を抑制できる。
【００９１】
上記のように逆流抑制ダイオード５５，６５がＭＯＳＦＥＴ５１，６１に接続されている構成においては、１次側コイル１３ａにて逆起電力が発生した場合に、当該逆起電力に係る電流が寄生ダイオードＤｘを通って還流することができない。
【００９２】
これに対して、本実施形態では、アーム５０，６０は、寄生ダイオードＤｘとは別に、還流ダイオード５６，６６を備えている。これにより、還流ダイオード５６，６６を用いて１次側コイル１３ａにて発生した逆起電力を還流させることができる。
【００９３】
以上のことから、本実施形態のインバータ装置４０は、デッドタイムＴｄ中に予備電圧Ｖｐｒｅを印加することにより、寄生キャパシタＣｘに起因したスイッチング損失の低減を図ることができ、更に予備電圧Ｖｐｒｅを印加することによって生じる不都合等を解決できる。
【００９４】
（２）アーム５０，６０は、ＭＯＳＦＥＴ５１，６１のゲートに対して、ＭＯＳＦＥＴ５１，６１がＯＮ状態となるＯＮ信号、又は、ＭＯＳＦＥＴ５１，６１がＯＦＦ状態となるＯＦＦ信号を出力するゲートドライバ５２，６２を備えている。プリチャージ回路５８，６８は、アーム接続線５７，６７と制御用電源４３とに接続されたプリチャージスイッチング素子Ｑｐ１，Ｑｐ２を備えている。プリチャージスイッチング素子Ｑｐ１，Ｑｐ２は、ゲートドライバ５２，６２に接続されており、ゲートドライバ５２，６２からＯＦＦ信号が出力されている場合にＯＮ状態となるように構成されている。そして、プリチャージスイッチング素子Ｑｐ１，Ｑｐ２がＯＮ状態となることにより、予備電圧ＶｐｒｅがＭＯＳＦＥＴ５１，６１のドレインに印加される。
【００９５】
かかる構成によれば、ゲートドライバ５２，６２からＯＦＦ信号が出力されることに基づいて、プリチャージスイッチング素子Ｑｐ１，Ｑｐ２がＯＮ状態となり、予備電圧ＶｐｒｅがＭＯＳＦＥＴ５１，６１のドレインに印加される。これにより、ＭＯＳＦＥＴ５１，６１の動作と、予備電圧Ｖｐｒｅの印加とを同期させることができる。
【００９６】
（３）ゲートドライバ５２，６２の電源と、予備電圧Ｖｐｒｅを印加するのに用いられる予備電圧電源とは、同一電源である。詳細には、制御用電源４３がゲートドライバ５２，６２の電源及び予備電圧電源として用いられている。換言すれば、制御用電源４３が、ゲートドライバ５２，６２と、プリチャージ回路５８，６８との双方に電力供給を行っている。かかる構成によれば、予備電圧Ｖｐｒｅを印加するための専用の電源を設ける必要がないため、インバータ装置４０の部品点数の増加を抑制できる。
【００９７】
（４）プリチャージ回路５８，６８は、アーム接続線５７，６７を流れる電流がプリチャージスイッチング素子Ｑｐ１，Ｑｐ２に向かうのを抑制するプリチャージダイオードＤｐ１，Ｄｐ２を備えている。かかる構成によれば、逆流抑制ダイオード５５，６５を流れる駆動電圧Ｖｄｄの直流電力の一部がプリチャージスイッチング素子Ｑｐ１，Ｑｐ２に向かうことを抑制できる。これにより、プリチャージスイッチング素子Ｑｐ１，Ｑｐ２を好適に保護できるとともに、プリチャージ回路５８，６８にて消費される電力損失を抑制できる。
【００９８】
（５）プリチャージ回路５８，６８は、プリチャージスイッチング素子Ｑｐ１，Ｑｐ２に流れる電流を制限する電流制限抵抗Ｒｐ１，Ｒｐ２を備えている。プリチャージスイッチング素子Ｑｐ１，Ｑｐ２がＯＮ状態となってから、寄生キャパシタＣｘに予備電圧Ｖｐｒｅに対応した電荷量が蓄積される（換言すればソース−ドレイン間電圧Ｖｄｓが予備電圧Ｖｐｒｅと同一となる）までのプリチャージ時間Ｔｐｒｅは、電流制限抵抗Ｒｐ１，Ｒｐ２の抵抗値に応じて変動する。そして、デッドタイムＴｄは、プリチャージ時間Ｔｐｒｅ以上となるように設定されている。かかる構成によれば、予備電圧Ｖｐｒｅを用いた寄生キャパシタＣｘの充電であるプリチャージが十分に行われる前に、デッドタイムが終了して、スイッチング動作が行われることを抑制できる。これにより、プリチャージが不十分な状態で、ドレイン電流Ｉｄが流れ、スイッチング損失の低減効果を十分に得られないといった不都合を抑制できる。
【００９９】
（６）逆流抑制ダイオード５５，６５は、ショットキーバリアダイオードである。予備電圧Ｖｐｒｅは、逆流抑制ダイオード５５，６５の逆バイアスの耐圧以下に設定されている。ＭＯＳＦＥＴ５１，６１に対して直列に逆流抑制ダイオード５５，６５が設けられている関係上、インバータ装置４０にて電力変換が行われる場合、逆流抑制ダイオード５５，６５には駆動電圧Ｖｄｄの直流電力が流れる。このため、逆流抑制ダイオード５５，６５にて電力損失が生じる。
【０１００】
この点、本実施形態によれば、逆流抑制ダイオード５５，６５としてショットキーバリアダイオードが採用されている。一般的に、ショットキーバリアダイオードの電力損失（順方向電圧）は、通常のＰＮ接合ダイオードと比較して小さい。これにより、逆流抑制ダイオード５５，６５を設けたことによる不都合、すなわち駆動電圧Ｖｄｄの直流電力が逆流抑制ダイオード５５，６５を伝送することに起因する電力損失の増大化を抑制できる。
【０１０１】
ここで、ＭＯＳＦＥＴ５１，６１のドレインに予備電圧Ｖｐｒｅを印加する場合、予備電圧Ｖｐｒｅが逆流抑制ダイオード５５，６５に対して逆バイアスとして印加される。予備電圧Ｖｐｒｅが逆流抑制ダイオード５５，６５の逆バイアスの耐圧を超えると、逆流抑制ダイオード５５，６５に異常が生じ得る。特に、ショットキーバリアダイオードは、逆バイアスに対する耐圧が低くなり易い。この点、本実施形態では、予備電圧Ｖｐｒｅが逆流抑制ダイオード５５，６５の逆バイアスの耐圧以下に設定されているため、上記異常を抑制できる。
【０１０２】
（７）還流ダイオード５６，６６は、寄生ダイオードＤｘよりもリカバリ時間が短いファストリカバリダイオードである。かかる構成によれば、寄生ダイオードＤｘを用いて還流させる構成よりも、ハーフブリッジ回路４１のリカバリ特性の向上を図ることができる。これにより、両ＭＯＳＦＥＴ５１，６１のスイッチング動作の高速化を実現できる。
【０１０３】
（８）予備電圧Ｖｐｒｅは、ハーフブリッジ回路４１に入力される変換対象電力の電圧（詳細には駆動電圧Ｖｄｄ）よりも低く設定されている。例えば、予備電圧Ｖｐｒｅは、０Ｖよりも大きく、且つ、駆動電圧Ｖｄｄの１／１０以下又は３０Ｖ以下に設定されている。かかる構成によれば、高電圧を印加する必要がないため、逆流抑制ダイオード５５，６５の逆バイアスの耐圧を超える事態が生じにくく、ゲートドライバ５２，６２の電源を容易に流用できる。また、プリチャージ時間Ｔｐｒｅの短縮化を図ることができる。
【０１０４】
ここで、スイッチング損失の低減の観点に着目すれば、予備電圧Ｖｐｒｅは高い方が好ましい。かといって、予備電圧Ｖｐｒｅが高くなると、逆流抑制ダイオード５５，６５の逆バイアスの耐圧を超える事態が生じたり、予備電圧Ｖｐｒｅを印加する予備電圧電源としてゲートドライバ５２，６２の電源を流用することが難しくなったり、プリチャージ時間Ｔｐｒｅが長くなったり等といった不都合が生じ得る。
【０１０５】
また、既に説明した通り、寄生キャパシタＣｘのキャパシタンスは、高圧側よりも低圧側において高く、電圧が高くなるに従って急激（指数関数的）に低下する。このため、比較的低い予備電圧Ｖｐｒｅで、低圧領域Ａ１の面積が高圧領域Ａ２の面積よりも大きくなる。したがって、予備電圧Ｖｐｒｅが低くても、スイッチング損失の低減効果は十分に得られる。
【０１０６】
以上のことから、予備電圧Ｖｐｒｅが、例えば駆動電圧Ｖｄｄの１／１０以下又は３０Ｖ以下といった比較的低い値に設定されていることにより、スイッチング損失の低減効果を確保しつつ、上述した各不都合を抑制できる。
【０１０７】
（９）送電機器１１は、交流電力を出力する交流電源１２と、交流電力が入力される１次側コイル１３ａとを備え、２次側コイル２３ａを有する受電機器２１に対して非接触で交流電力を送電するものである。交流電源１２は、直流電源３０と、直流電源３０から出力される駆動電圧Ｖｄｄの直流電力を交流電力に変換するインバータ装置４０を備えている。インバータ装置４０が１次側コイル１３ａに接続されている。
【０１０８】
かかる構成によれば、インバータ装置４０から出力される交流電力が１次側コイル１３ａに入力され、１次側コイル１３ａから２次側コイル２３ａに向けて非接触の電力伝送が行われる。また、本実施形態では、交流電源１２が、スイッチング損失が低減されたインバータ装置４０を備えているため、高効率の非接触の電力伝送が可能となる。
【０１０９】
ここで、単に寄生キャパシタＣｘに起因するスイッチング損失を低減するという観点に着目すれば、電源負荷のインピーダンスに対応させて各種回路パラメータやスイッチング制御を最適化することも考えられる。しかしながら、１次側コイル１３ａ及び２次側コイル２３ａ間で非接触の電力伝送が行われる構成においては、両コイル１３ａ，２３ａの相対位置の変動によって電源負荷のインピーダンスが変動する。このため、特定の電源負荷のインピーダンスに特化して最適化することは困難である。
【０１１０】
これに対して、本実施形態では、プリチャージを行うことによって、電源負荷のインピーダンスの変動に関わらず、インバータ装置４０におけるスイッチング損失を低減できる。これにより、好適に両コイル１３ａ，２３ａを用いた非接触の電力伝送を行うことができる。
【０１１１】
（第２実施形態）
本実施形態の電力変換装置は、ＤＣ／ＤＣコンバータ１００である。以下、ＤＣ／ＤＣコンバータ１００について詳細に説明する。
【０１１２】
図８に示すように、ＤＣ／ＤＣコンバータ１００は、アーム間接続線４２を介して接続された上アーム５０及び下アーム６０を有するハーフブリッジ回路４１と、アーム間接続線４２に接続されたコイル１０１と、コイル１０１に対して並列に接続されたコンデンサ１０２とを備えている。
【０１１３】
コイル１０１の一端はアーム間接続線４２に接続されており、コイル１０１の他端は負荷２２に接続されている。コンデンサ１０２の一端は、コイル１０１と負荷２２とを接続する配線に接続されており、コイル１０１の他端は、低圧側母線ＬＮ２に接続されている。
【０１１４】
ここで、本実施形態では、図８に示すように、上アーム５０は、上アームＭＯＳＦＥＴ５１と、上アームゲートドライバ５２とを備えている。一方、下アーム６０は、第１実施形態と同様に、下アームＭＯＳＦＥＴ６１と、下アームゲートドライバ６２と、下アーム逆流抑制ダイオード６５と、下アーム還流ダイオード６６と、下アームプリチャージ回路６８とを備えている。すなわち、本実施形態では、下アーム６０のみが「特定アーム」に対応する。
【０１１５】
次に本実施形態の作用について説明する。
両ＭＯＳＦＥＴ５１，６１が交互にＯＮ／ＯＦＦすることにより、駆動電圧Ｖｄｄの直流電力が、当該駆動電圧Ｖｄｄとは異なる変換電圧Ｖｔｒの直流電力に変換され、当該変換電圧Ｖｔｒの直流電力が負荷２２に向けて出力される。本実施形態では、駆動電圧Ｖｄｄが「第１直流電圧」に対応し、変換電圧Ｖｔｒが「第２直流電圧」に対応する。
【０１１６】
かかる構成においては、下アームＭＯＳＦＥＴ６１がターンＯＦＦした後に上アームＭＯＳＦＥＴ５１がターンＯＮすると、下アームＭＯＳＦＥＴ６１の寄生キャパシタＣｘの充電に起因する電流が両アーム５０，６０に流れる。
【０１１７】
これに対して、本実施形態では、下アームＭＯＳＦＥＴ６１がターンＯＦＦすることによって、予備電圧Ｖｐｒｅが下アームＭＯＳＦＥＴ６１のドレインに印加される。これにより、下アームＭＯＳＦＥＴ６１の寄生キャパシタＣｘのプリチャージが行われる。したがって、スイッチング損失の低減を図ることができる。
【０１１８】
なお、ＤＣ／ＤＣコンバータ１００においては、上アームＭＯＳＦＥＴ５１がターンＯＦＦした後に下アームＭＯＳＦＥＴ６１がターンＯＮしたことに基づいて上アームＭＯＳＦＥＴ５１の寄生キャパシタＣｘの充電に起因した電流が流れる事態は生じにくい。このため、上アーム５０についてプリチャージが行われなくても、スイッチング損失への影響は小さい。
【０１１９】
以上詳述した本実施形態によれば以下の効果を奏する。
（１０）電力変換装置としてのＤＣ／ＤＣコンバータ１００は、駆動電圧Ｖｄｄの直流電力を変換電圧Ｖｔｒの直流電力に変換するものである。ＤＣ／ＤＣコンバータ１００は、上アーム５０及び下アーム６０を有するハーフブリッジ回路４１を備えている。下アーム６０は、下アーム逆流抑制ダイオード６５と、下アーム還流ダイオード６６と、下アームプリチャージ回路６８とを備えている。一方、上アーム５０は、上アームプリチャージ回路５８等を備えていない。すなわち、本ＤＣ／ＤＣコンバータ１００は、下アームＭＯＳＦＥＴ６１についてはプリチャージが行われる一方、上アーム５０のスイッチング素子（詳細には上アームＭＯＳＦＥＴ５１）についてはプリチャージが行われないように構成されている。
【０１２０】
かかる構成によれば、下アームＭＯＳＦＥＴ６１についてプリチャージが行われることにより、（１）等の効果を得ることができる。一方、上アーム５０についてはプリチャージを行うための構成を省略することにより、構成の簡素化を図ることができる。
【０１２１】
なお、上記各実施形態は以下のように変更してもよい。
○  第１実施形態では、両アーム５０，６０が「特定アーム」となっていたが、これに限られず、両アーム５０，６０のいずれか一方が「特定アーム」となっている構成でもよい。例えば、第２実施形態のように下アーム６０のみが「特定アーム」でもよいし、上アーム５０のみが「特定アーム」でもよい。但し、電力変換装置がインバータ装置４０である場合には、両アーム５０，６０が「特定アーム」となっている方が好ましい。
【０１２２】
○  ＤＣ／ＤＣコンバータ１００は、ハーフブリッジ回路４１を有していれば、その具体的な構成は任意である。例えばＤＣ／ＤＣコンバータ１００は、昇圧型、降圧型、昇降圧型のいずれであってもよい。
【０１２３】
○  「特定アーム」ではないアームのスイッチング素子は、ＭＯＳＦＥＴに限られず、任意である。例えば、第２実施形態において、上アーム５０のスイッチング素子は、ＭＯＳＦＥＴに限られず、任意である。
【０１２４】
○  プリチャージ回路５８，６８は、ゲートドライバ５２，６２からのＯＦＦ信号の出力に基づいて、予備電圧Ｖｐｒｅの印加が行われる（換言すればプリチャージ電流Ｉｐｒｅが流れる）ように構成されていたが、これに限られない。例えば、電源コントローラ４５が直接プリチャージ回路５８，６８を制御する構成でもよい。
【０１２５】
○  プリチャージ回路５８，６８の具体的な構成は、任意である。例えば、プリチャージスイッチング素子Ｑｐ１，Ｑｐ２は、ＭＯＳＦＥＴに限られず、他のスイッチング素子を用いてもよいし、プリチャージダイオードＤｐ１，Ｄｐ２に代えて、スイッチング素子を用いてもよい。
【０１２６】
○  逆流抑制ダイオード５５，６５は、ショットキーバリアダイオードに限られず、任意であり、たとえばＰＮ接合ダイオードを用いてもよい。
○  逆流抑制ダイオード５５，６５に代えて、寄生ダイオードを有するスイッチング素子を設けてもよい。この場合、寄生ダイオードが逆流抑制ダイオード５５，６５として機能するように、上記スイッチング素子を接続するとよい。
【０１２７】
○  還流ダイオード５６，６６は、ファストリカバリダイオードに限られず任意である。
○  ゲートドライバ５２，６２の電源と、プリチャージ回路５８，６８の電源とは共通化されていなくてもよい。すなわち、予備電圧Ｖｐｒｅは、制御電圧Ｖｃｃ１，Ｖｃｃ２に対応していなくてもよい。
【０１２８】
○  第１実施形態において、インバータ装置４０に接続される電源負荷は、送電器１３に限られず任意である。すなわち、インバータ装置４０の適用対象は、非接触電力伝送装置１０の交流電源１２に限られず任意である。例えば、インバータ装置４０は、電動モータを駆動させるのに適用してもよい。同様に、第２実施形態のＤＣ／ＤＣコンバータ１００の適用対象も任意である。
【０１２９】
○  図９に示すように、インバータ装置１１０は、第１アーム５０ａ，６０ａを含む第１ハーフブリッジ回路４１ａと、第２アーム５０ｂ，６０ｂを含む第２ハーフブリッジ回路４１ｂとを有するフルブリッジ回路１１１を備えていてもよい。
【０１３０】
この場合、第１アーム５０ａ，６０ａは、第１ＭＯＳＦＥＴ５１ａ，６１ａと、第１ゲートドライバ５２ａ，６２ａと、第１逆流抑制ダイオード５５ａ，６５ａと、第１還流ダイオード５６ａ，６６ａと、第１プリチャージ回路５８ａ，６８ａと、を備えてもよい。
【０１３１】
一方、第２アーム５０ｂ，６０ｂは、第２ＭＯＳＦＥＴ５１ｂ，６１ｂと、第２ゲートドライバ５２ｂ，６２ｂと、を備えている一方、逆流抑制ダイオード等を備えていなくてもよい。すなわち、第１アーム５０ａ，６０ａが「特定アーム」であり、第２アーム５０ｂ，６０ｂが「特定アーム」ではなくてもよい。
【０１３２】
かかる構成において、電源コントローラ４５は、フルブリッジ回路１１１をフェーズシフト方式で制御するとよい。
詳細には、電源コントローラ４５は、所定の周期の第１パルス信号ＳＧ１を第１ゲートドライバ５２ａ，６２ａに出力する。第１上アームゲートドライバ５２ａは、第１パルス信号ＳＧ１に基づいて、デッドタイムＴｄが設定された上アーム駆動信号を生成し、当該上アーム駆動信号により第１上アームＭＯＳＦＥＴ５１ａをスイッチングさせる。第１下アームゲートドライバ６２ａは、第１パルス信号ＳＧ１に基づいて、デッドタイムＴｄが設定された下アーム駆動信号を生成し、当該下アーム駆動信号により第２下アームＭＯＳＦＥＴ６１ａをスイッチングさせる。
【０１３３】
一方、電源コントローラ４５は、第１パルス信号ＳＧ１とは位相が異なる第２パルス信号ＳＧ２を第２ゲートドライバ５２ｂ，６２ｂに出力する。第２ゲートドライバ５２ｂ，６２ｂは、第２パルス信号ＳＧ２に基づいて、駆動信号を生成し、その駆動信号により第２ＭＯＳＦＥＴ５１ｂ，６１ｂをスイッチングさせる。また、電源コントローラ４５は、両パルス信号ＳＧ１，ＳＧ２の位相差を可変制御する。本別例においては、電源コントローラ４５が「フェーズシフト制御部」に相当する。
【０１３４】
かかる構成であっても、フルブリッジ回路１１１におけるスイッチング損失の低減を図ることができる。なお、本別例においては、第２アーム５０ｂ，６０ｂのスイッチング素子は、ＭＯＳＦＥＴに限られず任意であり、例えば第２ＭＯＳＦＥＴ５１ｂ，６１ｂに代えて、ＩＧＢＴ等を採用してもよい。
【０１３５】
○  図１０に示すように、電源コントローラ４５は、フルブリッジ回路１１１をＰＷＭ方式で制御する構成でもよい。詳細には、電源コントローラ４５は、第１パルス信号ＳＧ１のパルス幅を可変制御することにより、第１ＭＯＳＦＥＴ５１ａ，６１ａのパルス幅を可変制御し、第２パルス信号ＳＧ２のパルス幅を可変制御することにより、第２ＭＯＳＦＥＴ５１ｂ，６１ｂのパルス幅を可変制御する構成でもよい。本別例においては、電源コントローラ４５が「ＰＷＭ制御部」に相当する。
【０１３６】
かかる構成においては、図１０に示すように、両ハーフブリッジ回路４１ａ，４１ｂの下アーム６０ａ，６０ｂが、下アーム逆流抑制ダイオード６５ａ，６５ｂと、下アーム還流ダイオード６６ａ，６６ｂと、下アームプリチャージ回路６８ａ，６８ｂと、を備えているとよい。なお、本別例においては、両ハーフブリッジ回路４１ａ，４１ｂの上アーム５０ａ，５０ｂのスイッチング素子は、ＭＯＳＦＥＴに限られず任意である。
【０１３７】
○  インバータ装置は、ハーフブリッジ回路を３つ有する三相インバータ装置でもよい。この場合、三相インバータ装置は、例えば三相モータの三相コイルに接続され、当該三相モータを駆動するものであってもよい。
【０１３８】
○  電力変換装置の搭載対象は、任意であり、例えば車両でもよい。
○  上記各実施形態と各別例とを適宜組み合わせてもよい。
次に、上記各実施形態及び別例から把握できる好適な一例について以下に記載する。
【０１３９】
（イ）ハーフブリッジ回路に対して直流電力を供給する直流電源と、直流電源とは別に設けられ、直流電源よりも出力電圧が低く且つゲートドライバの電源として用いられる制御用電源と、を備え、制御用電源が、予備電圧電源として用いられるとよい。
【０１４０】
（ロ）予備電圧は、０Ｖよりも大きく、且つ、ハーフブリッジ回路に入力される変換対象電力の電圧の１／１０以下であるとよい。
（ハ）逆流抑制ダイオードは、ショットキーバリアダイオードであり、予備電圧は、ショットキーバリアダイオードの逆バイアスの耐圧以下に設定されているとよい。
【０１４１】
（ニ）還流ダイオードは、寄生ダイオードよりもリカバリ時間が短いファストリカバリダイオードであるとよい。
（ホ）ハーフブリッジ回路として第１ハーフブリッジ回路及び第２ハーフブリッジ回路を有するフルブリッジ回路と、フルブリッジ回路を、フェーズシフト方式で制御するフェーズシフト制御部と、を備え、特定アームは、第１ハーフブリッジ回路における上アーム及び下アームの双方であるとよい。
【０１４２】
（ヘ）ハーフブリッジ回路として第１ハーフブリッジ回路及び第２ハーフブリッジ回路を有するフルブリッジ回路と、フルブリッジ回路を、ＰＷＭ方式で制御するＰＷＭ制御部と、を備え、特定アームは、第１ハーフブリッジ回路における下アーム、及び、第２ハーフブリッジ回路における下アームの双方であるとよい。
【符号の説明】
【０１４３】
１０…非接触電力伝送装置、１１…送電機器、１２…交流電源、１３ａ…１次側コイル、２３ａ…２次側コイル、３０…直流電源、４０，１１０…インバータ装置（電力変換装置）、４１…ハーフブリッジ回路、４３…制御用電源、４５…電源コントローラ、５０，５０ａ，５０ｂ…上アーム、６０，６０ａ，６０ｂ…下アーム、５１，６１…ＭＯＳＦＥＴ、５２，６２…ゲートドライバ、５５，６５…逆流抑制ダイオード、５６，６６…還流ダイオード、５８，６８…プリチャージ回路、５７，６７…アーム接続線、Ｑｐ１，Ｑｐ２…プリチャージスイッチング素子、Ｄｐ１，Ｄｐ２…プリチャージダイオード、Ｒｐ１，Ｒｐ２…電流制限抵抗、１００…ＤＣ／ＤＣコンバータ（電力変換装置）、１１１…フルブリッジ回路、Ｖｐｒｅ…予備電圧、Ｖｄｄ…駆動電圧（第１直流電圧）、Ｖｔｒ…変換電圧（第２直流電圧）、Ｔｄ…デッドタイム、Ｔｐｒｅ…プリチャージ時間、Ｃｘ…寄生キャパシタ、Ｄｘ…寄生ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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