(57)【要約】【課題】パワー半導体素子の特性のバラツキにより、パワー半導体素子のスイッチング動作の過渡時の動作が異なる。【解決手段】半導体装置はＩＧＢＴのゲート端子を駆動する駆動制御回路を備える。前記駆動制御回路は、ステートマシン制御回路と、基底データメモリと、前記基底データメモリに格納される駆動電流情報に基づいて前記ＩＧＢＴを駆動する電流駆動回路と、を備える。前記ステートマシン制御回路は、ＰＷＭ信号の立ち上がり時、前記基底データメモリに格納される立上げ用の駆動電流情報を定期間内に複数回読み出して前記電流駆動回路を駆動し、前記ＰＷＭ信号の立下り時、前記基底データメモリに格納される立下げ用の駆動電流情報を所定期間内に複数回読み出して前記電流駆動回路を駆動する。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体装置は、ＩＧＢＴのゲート端子を駆動する駆動制御回路を備え、
前記駆動制御回路は、
制御用半導体装置からのＰＷＭ信号の立ち上がりおよび立下りに基づいて状態を制御するステートマシン制御回路と、
立上げ用の駆動電流情報および立下げ用の駆動電流情報を格納する基底データメモリと、
前記基底データメモリに格納される駆動電流情報に基づいて前記ＩＧＢＴを駆動する電流駆動回路と、
前記電流駆動回路の出力が接続される出力端子と、
を備え、
前記ステートマシン制御回路は、
前記ＰＷＭ信号の立ち上がり時、前記基底データメモリに格納される立上げ用の駆動電流情報を所定期間内に複数回読み出して前記電流駆動回路を駆動し、
前記ＰＷＭ信号の立下り時、前記基底データメモリに格納される立下げ用の駆動電流情報を所定期間内に複数回読み出して前記電流駆動回路を駆動する。
【請求項２】
請求項１の半導体装置において、
前記電流駆動回路は、
所定電位が印加される端子と前記出力端子との間に並列に接続される複数の立上げ用のトランジスタと、
前記所定電位よりも低い基準電位が印加される端子と前記出力端子との間に並列に接続される複数の立下げ用のトランジスタと、
を備え、
前記駆動電流情報は、
前記複数の立上げ用のトランジスタの何れのトランジスタをオンにするか、および、
前記複数の立下げ用のトランジスタの何れのトランジスタをオンするか、
の情報である。
【請求項３】
請求項２の半導体装置において、
前記基底データメモリは前記所定期間内に読み出される立上げ用の駆動電流情報が変化するように設定され、
前記基底データメモリは前記所定期間内に読み出される立下げ用の駆動電流情報が変化するように設定される。
【請求項４】
請求項２の半導体装置において、
前記駆動制御回路を複数備え、
前記複数の駆動制御回路のそれぞれは並列接続される複数のＩＧＢＴのゲート端子のそれぞれを駆動する。
【請求項５】
請求項４の半導体装置において、
前記複数のＩＧＢＴのゲート閾値電圧が異なることによりゲート端子電圧の立上げ特性が異なる場合、前記複数のＩＧＢＴのゲート端子電圧の立上げ特性を近づけるように前記所定期間内に読み出される立上げ用の駆動電流情報が調整される。
【請求項６】
請求項４の半導体装置において、
前記複数のＩＧＢＴのゲート閾値電圧が異なることによりゲート端子電圧の立下げ特性が異なる場合、前記複数のＩＧＢＴのゲート端子電圧の立下げ特性を近づけるように前記所定期間内に読み出される立下げ用の駆動電流情報が調整される。
【請求項７】
半導体装置は、
ＩＧＢＴのゲート端子を駆動する電流駆動回路と、
前記電流駆動回路の出力が接続される出力端子と、
前記電流駆動回路を制御する制御回路と、
前記ＩＧＢＴのゲート端子電圧を検知する電圧モニタ回路と、
前記ＩＧＢＴのセンス電流を検知する電流モニタ回路と、
前記電圧モニタ回路または電流モニタ回路の検知結果に基づいて前記ＩＧＢＴのゲート閾値に対応する時間情報を取得する時間計測回路と、
を備え、
前記電流駆動回路は、
所定電位が印加される端子と前記出力端子との間に接続される立上げ用のトランジスタと、
前記所定電位よりも低い基準電位が印加される端子と前記出力端子との間に接続される立下げ用のトランジスタと、
を備える。
【請求項８】
請求項７の半導体装置において、
前記電流駆動回路は、
前記所定電位が印加される端子と前記出力端子との間に並列に接続される複数の立上げ用のトランジスタと、
前記基準電位が印加される端子と前記出力端子との間に並列に接続される複数の立下げ用のトランジスタと、
を備え、
前記制御回路は前記電流駆動回路の駆動能力情報を格納する基底データメモリを備える。
【請求項９】
請求項７の半導体装置において、
前記制御回路は前記電流駆動回路をクロック信号に基づいて駆動する。
【請求項１０】
請求項７の半導体装置において、
前記時間計測回路はスタート信号が活性化されるときクロック信号を計数し、ストップ信号が活性化されるとき計数を停止し、
前記ストップ信号は前記電流モニタ回路または前記電圧モニタ回路の検知信号である。
【請求項１１】
電力変換装置は、
並列接続される第一ＩＧＢＴおよび第二ＩＧＢＴと、
半導体装置と、
メモリを有する制御用半導体装置と、
を備え、
前記半導体装置は、
前記第一ＩＧＢＴを駆動する第一駆動制御回路と、
前記第二ＩＧＢＴを駆動する第二駆動制御回路と、
前記第一ＩＧＢＴの駆動電流を検知する第一電流モニタ回路と、
前記第二ＩＧＢＴの駆動電流を検知する第二電流モニタ回路と、
前記第一ＩＧＢＴおよび第二ＩＧＢＴのそれぞれの駆動電圧を検知する電圧モニタ回路と、
を備え、
前記第一駆動制御回路および第二駆動制御回路のそれぞれは、
前記制御用半導体装置からのコマンドに基づいて動作モードを制御するステートマシン制御回路と、
駆動電流情報を格納する基底データメモリと、
前記基底データメモリに格納される前記駆動電流情報に基づいて前記第一ＩＧＢＴおよび第二ＩＧＢＴをそれぞれ駆動する電流駆動回路と、
を備え、
前記制御用半導体装置は、前記半導体装置を第一動作モードに設定して、前記第一および第二駆動制御回路に前記第一または第二電流モニタ回路と前記電圧モニタ回路とによって前記第一ＩＧＢＴおよび第二ＩＧＢＴの特性を取得させ、取得した前記第一ＩＧＢＴおよび第二ＩＧＢＴの特性を前記メモリに格納し、
前記制御用半導体装置は前記メモリに格納される前記第一ＩＧＢＴおよび第二ＩＧＢＴ特性に基づいて、前記第一ＩＧＢＴおよび第二ＩＧＢＴ特性のずれが少なくなるように電流駆動情報を算出し、前記第一駆動制御回路および第二駆動制御回路の前記基底データメモリに前記算出した電流駆動情報を格納し、
前記制御用半導体装置は、前記半導体装置を第二動作モードに設定して、前記第一駆動制御回路および第二駆動制御回路にそれぞれの基底データメモリに格納される電流駆動情報に基づいて前記第一ＩＧＢＴおよび第二ＩＧＢＴを駆動させる。
【請求項１２】
請求項１１の電力変換装置において、
前記電流駆動回路の前記第一動作モードにおける駆動能力は、前記第二動作モードにおける駆動能力よりも小さい。
【請求項１３】
請求項１２の電力変換装置において、
前記半導体装置が第一動作モードの場合、
前記第一駆動制御回路は、前記第一ＩＧＢＴのゲート回路容量をチャージする状態からゲート回路容量のチャージが完了しオン状態に遷移するタイミングと、前記第一ＩＧＢＴのゲート回路容量をディチャージする状態からゲート回路容量のディチャージが完了しオフ状態に遷移するタイミングと、を検出し、それらを時間情報として第一レジスタに保持し、
前記第二駆動制御回路は、前記第二ＩＧＢＴのゲート回路容量をチャージする状態からゲート回路容量のチャージが完了しオン状態に遷移するタイミングと、前記第二ＩＧＢＴのゲート回路容量をディチャージする状態からゲート回路容量のディチャージが完了しオフ状態に遷移するタイミングと、を検出し、それらを時間情報として第二レジスタに保持する。
【請求項１４】
請求項１３の電力変換装置において、
前記半導体装置が第一動作モードの場合、
前記制御用半導体装置は、
前記第一レジスタおよび第二レジスタの内容を前記メモリに格納し、
前記メモリに格納される前記第一レジスタおよび第二レジスタの内容に基づいて、前記第一ＩＧＢＴおよび第二ＩＧＢＴ特性のずれが少なくなるように電流駆動情報を算出し、前記第一駆動制御回路および第二駆動制御回路の前記基底データメモリに前記算出した電流駆動情報を格納する。
【請求項１５】
請求項１４の電力変換装置において、
前記ステートマシン制御回路は前記電流駆動回路をクロック信号に基づいて駆動する。
【請求項１６】
請求項１４の電力変換装置において、
前記第一電流モニタ回路、前記第二電流モニタ回路または前記電圧モニタ回路の検知結果に基づいて前記第一ＩＧＢＴおよび第二ＩＧＢＴのゲート閾値に対応する時間情報を取得する時間計測回路と、
を備え、
前記時間計測回路はスタート信号が活性化されるときクロック信号を計数し、ストップ信号が活性化されるとき計数を停止し、
前記ストップ信号は前記電流モニタ回路または前記電圧モニタ回路の検知信号である。
【請求項１７】
請求項１１の電力変換装置において、
前記半導体装置が第二動作モードの場合、
前記ステートマシン制御回路は、
前記ＰＷＭ信号の立ち上がり時、前記基底データメモリに格納される立上げ用の駆動電流情報を所定期間内に複数回読み出して前記電流駆動回路を駆動し、
前記ＰＷＭ信号の立下り時、前記基底データメモリに格納される立下げ用の駆動電流情報を所定期間内に複数回読み出して前記電流駆動回路を駆動する。
【請求項１８】
請求項１７の電力変換装置において、
前記電流駆動回路は、
所定電位が印加される端子と前記出力端子との間に並列に接続される複数の立上げ用のトランジスタと、
前記所定電位よりも低い基準電位が印加される端子と前記出力端子との間に並列に接続される複数の立下げ用のトランジスタと、
を備え、
前記駆動電流情報は、
前記複数の立上げ用のトランジスタの何れのトランジスタをオンにするか、および、
前記複数の立下げ用のトランジスタの何れのトランジスタをオンするか、
の情報である。
【請求項１９】
請求項１８の電力変換装置において、
前記複数のＩＧＢＴのゲート閾値電圧が異なることによりゲート端子電圧の立上げ特性が異なる場合、前記複数のＩＧＢＴのゲート端子電圧の立上げ特性を近づけるように前記所定期間内に読み出される立上げ用の駆動電流情報が調整される。
【請求項２０】
請求項１９の電力変換装置において、
前記複数のＩＧＢＴのゲート閾値電圧が異なることによりゲート端子電圧の立下げ特性が異なる場合、前記複数のＩＧＢＴのゲート端子電圧の立下げ特性を近づけるように前記所定期間内に読み出される立下げ用の駆動電流情報が調整される。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体装置に関し、例えば並列接続される絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のゲートを制御する半導体装置に適用可能である。
【背景技術】
【０００２】
ＩＧＢＴやＭＯＳ-ＦＥＴ等のパワー半導体素子やパワー半導体モジュールをスイッチング駆動して電力変換を行う電力変換装置においては、例えば複数のＩＧＢＴを並列に設け、これらのＩＧＢＴを同時にスイッチング駆動することで、その出力電流容量（変換電力容量）を増大させることが行われる（例えば、特開２０１４−２３０３０７号公報）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−２３０３０７号公報
【特許文献２】特開２０１４−１５０７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パワー半導体素子（電力用半導体装置）の特性のバラツキにより、パワー半導体素子のスイッチング動作の過渡時の動作が異なる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体装置は電力用半導体装置を駆動する駆動制御回路を備える。前記駆動制御回路には接続する電力用半導体装置の特性に応じたゲート信号を任意に発生できる波形生成回路を備える。
【発明の効果】
【０００６】
上記半導体装置によれば、電力用半導体装置のスイッチング動作の過渡時の状態を任意に設定することができる。
【図面の簡単な説明】
【０００７】
【図１】比較例に係る電力変換装置の構成を示すブロック図
【図２】図１の電力変換装置の問題点を説明するための電圧および電流の波形図
【図３】実施例に係る電動機システムの構成を示すブロック図
【図４】図３の電力変換装置の一相分の構成を示すブロック図
【図５】図４のドライバＩＣの一チャネル分の構成を示すブロック図
【図６】図５の駆動制御回路の構成を示すブロック図
【図７】図５の駆動制御回路の状態遷移図
【図８】図７の通常モードにおけるＰＷＭ信号と状態を示す波形図
【図９】図８のＰＷＭ波形図に対応するＩＧＢＴの状態を示す波形図
【図１０】図９のＩＧＢＴの状態を説明する図
【図１１】図７の通常モードの状態遷移と基礎データメモリとの関係を説明する図
【図１２】図６の電流駆動回路の構成を示す回路図
【図１３】図７のテストモードにおけるゲート信号と状態を示す波形図
【図１４】図７のテストモードの状態遷移と基礎データメモリとの関係を説明する図
【図１５】図６の基底データメモリの構成を示すブロック図
【図１６】ＩＧＢＴの特性検査を荷う回路部分のブロック図
【図１７】ゲート電圧の立ち上がり時のＩＧＢＴの特性検出タイミングと状態を示すタイミング図
【図１８】ゲート電圧の立下り時のＩＧＢＴの特性検出タイミングと状態を示すタイミング図
【図１９】タイミングＣを検出する回路を示すブロック図
【図２０】タイミングＣを検出するタイミング図
【図２１】タイミングＤを検出する回路を示すブロック図
【図２２】タイミングＧを検出する回路を示すブロック
【図２３】タイミングＧを検出するタイミング図
【図２４】タイミングＨを検出する回路を示すブロック図
【図２５】特性検査用準備処理のフロー図
【図２６】特性検査時の構成を示すブロック図
【図２７】ＩＧＢＴ特性検査処理のフロー図
【図２８】ＩＧＢＴ特性テストのフロー図
【図２９】ＩＧＢＴ特性補正処理のフロー図
【図３０】特性の異なるＩＧＢＴの特性のずれの補正を説明するためのタイミング図
【図３１】変形例１に係る電力変換装置の構成を示すブロック図
【図３２】変形例２に係るテストモードの状態と基底データメモリとの関係を説明する図
【図３３】変形例３に係るＩＧＢＴ特性補正処理のフロー図
【図３４】変形例３に係るＩＧＢＴ特性補正確認処理のフロー図
【図３５】変形例４に係る駆動制御回路の構成を示すブロック図
【図３６】変形例４に係る波形生成回路の構成を示すブロック図
【図３７】変形例５に係るＩＧＢＴの特性検査を荷う回路部分のブロック図
【図３８】ＩＧＢＴのターンオン時（Ｒｇ＝３．５Ω）の信号波形図
【図３９】ＩＧＢＴのターンオン時（Ｒｇ＝４３Ω）の信号波形図
【図４０】ＩＧＢＴのターンオフ時（Ｒｇ＝３．５Ω）の信号波形図
【図４１】ＩＧＢＴのターンオフ時（Ｒｇ＝４３Ω）の信号波形図
【図４２】ＩＧＢＴのターンオン時の信号波形と状態を示す波形図
【図４３】基底データメモリによる駆動制御例を示す図
【発明を実施するための形態】
【０００８】
以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。
【０００９】
電動機（モータ）は、内燃機関（ガソリンエンジン）と組み合わせたハイブリッド自動車（ＨＥＶ）または電気自動車（ＥＶ）等の動力源として用いられる。電動機を駆動する際、所定のトルク、電源周波数を得るのに直流−交流変換を行う電力変換装置（インバータ回路）が用いられる。
インバータ回路内にはＩＧＢＴ等の電力用半導体装置の他に電力用半導体装置を駆動する駆動用半導体装置および駆動用半導体装置を制御する制御用半導体装置が用いられる。駆動用半導体装置は電力用半導体装置を駆動するゲート駆動回路の他に電力用半導体装置を過電流等による破壊から保護するために過電流保護機能を有する。
【００１０】
モータ駆動能力を高めるためにＩＧＢＴの駆動電流を上げる方法として、（１）チップサイズを大きくする方法と、（２）複数のＩＧＢＴを並列接続する方法とがある。しかし、チップサイズの適正値の関係から、上記（１）では限界が生じることと、オン抵抗を減らすために、上記（２）の選択が好ましい。
【００１１】
＜比較例＞
まず、本願発明者が検討した技術（比較例）に係る電力変換装置について図１、２を用いて説明する。図１は比較例に係る電力変換装置の構成を示すブロック図である。図２は比較例に係る電力変換装置の問題点を説明するための電圧および電流の波形図である。
【００１２】
比較例に係る電力変換装置２Ｒはスイッチング素子１１とドライバＩＣ２０Ｒと制御回路３０Ｒとを備える。
スイッチング素子１１はＩＧＢＴ１２＿１とＩＧＢＴ１２＿２とが並列接続されて構成される。
ドライバＩＣ２０Ｒは、スイッチング素子１１のＩＧＢＴ１２＿１，１２＿２を駆動する駆動制御回路２１Ｒと、ＩＧＢＴ１２＿１，１２＿２の駆動電流を検出する電流モニタ回路２２と、ＩＧＢＴ１２＿１，１２＿２に遮断抵抗Ｒｃを介して接続される遮断回路２３と、制御回路３０ＲとインタフェースするＭＣＵ＿Ｉ／Ｆ２４と、を一つの半導体チップに備える。駆動制御回路２１Ｒは制御回路３０ＲからのＰＷＭ信号に基づいてＩＧＢＴ１２＿１，１２＿２をオン・オフするためにゲート電極を駆動するドライブ信号を生成する。駆動制御回路２１ＲとＩＧＢＴ１２＿１，１２＿２との間にそれぞれゲート抵抗Ｒｇ１，Ｒｇ２が設けられている。ＩＧＢＴ１２＿１，１２＿２のセンスエミッタ端子と電流モニタ回路２２とに電流検出用抵抗Ｒｅ１，Ｒｅ２が接続されている。なお、電流モニタ回路２２はＩＧＢＴ１２＿１，１２＿２に過電流が流れないように監視するための回路であり、所定の大きさの電流を検出した場合は遮断回路２３および遮断抵抗Ｒｃによりゲート電圧を低下させてＩＧＢＴ１２＿１，１２＿２の電流を減少させる。
制御回路３０ＲはＣＰＵ３１とＰＷＭ回路（ＰＷＭ）３３と記憶装置（MEMORY）３２と外部デバイスとのインタフェース入出力部であるＩ／Ｏインタフェース（Ｉ／Ｏ＿ＩＦ）３４とを一つの半導体チップに備え、例えばマイクロコンピュータユニット（ＭＣＵ）で構成される。記憶装置３２はフラッシュメモリ等の電気的に書き換えが可能な不揮発性メモリで構成している。また、ＣＰＵ３１が実行するプログラム（モータ制御プログラム）は記憶装置３２に格納している。
【００１３】
比較例に係る電力変換装置では、以下の課題がある。
（ａ）並列接続される二つのＩＧＢＴの特性（例えば、Ｖｔｈ）が異なる場合の動作について図２を用いて説明する。
駆動制御回路２１Ｒから出力されるゲート信号電圧（ＶＧ）がＩＧＢＴ１２＿１，１２＿２に印加される場合、ＩＧＢＴ１２＿１とＩＧＢＴ１２＿２とのＶｔｈ特性が異なると、ＩＧＢＴ１２＿１のゲート端子電圧（ＶＧＥ１）およびセンス電流（ＩＳＥ１）とＩＧＢＴ１２＿２のゲート端子電圧（ＶＧＥ２）およびセンス電流（ＩＳＥ２）の波形は異なるものになる。ここで、ＩＧＢＴ１２＿１のＶｔｈがＶｔｈ１、ＩＧＢＴ１２＿２のＶｔｈがＶｔｈ２とすると、Ｖｔｈ２＞Ｖｔｈ１（Ｖｔｈ１≠Ｖｔｈ２）である。なお、センス電流はエミッタ電流と相関（所定のミラー比）を有する微小電流である。ＩＧＢＴ１２＿１のＶｔｈがＩＧＢＴ１２＿２のＶｔｈよりも低いと、ＩＧＢＴ１２＿１のターンオン時間（ＴＯＮ１）はＩＧＢＴ１２＿２のターンオン時間（ＴＯＮ２）よりも短くなる。なお、ＩＧＢＴがターンオンすると、ＶＧＥ１，ＶＧＥ２の傾きが小さくなる方向に変化し、ＩＳＥ１，ＩＳＥ２が流れ始める。
このように、ＩＧＢＴ１２＿１，１２＿２のオン／オフ（ＯＮ／ＯＦＦ）の閾値ズレがある場合、１つのＩＧＢＴがオン、もう１つがまだオフ状態となるような、状態不一致が発生する。これにより、ＩＧＢＴ１２＿１，１２＿２のそれぞれ流れる電流にアンバランスが生じ、電流ループによる発振状態などによる異常電流発生、破壊モードに入る危険性がある。
（ｂ）上記（ａ）の課題の対策として、ゲート抵抗Ｒｇ１，Ｒｇ２によるバラツキ補正を行うと、抵抗値が大きくなることにより応答性が低下してモータ回転周波数の限界値が低下し、性能が上げられない。
（ｃ）上記（ａ）の課題の対策として、ＩＧＢＴ１２＿１，１２＿２の特性を揃えるランク分けの選別をＩＧＢＴの製造者が行うと、特殊選別対応などにより製造者側のコストアップになる。
（ｄ）ＩＧＢＴ１２＿１，１２＿２のランク分けを行っても、ゲート抵抗Ｒｇ１，Ｒｇ２のバラツキや駆動制御回路の駆動バラツキ等のため、システム実装後の調整・確認作業は必ず発生し、調整範囲を超える場合、当該システムボードは不良扱いとなり使用者側のコストアップになる。
【００１４】
＜実施形態＞
次に、実施形態に係る半導体装置について説明する。  
実施形態に係る半導体装置は、並列接続される複数の電力用半導体装置（例えばＩＧＢＴ）を個別に駆動する複数の駆動制御回路と、ゲート電圧を監視するための電圧モニタ回路と、駆動電流を監視するための電流モニタ回路と、を備える。各駆動制御回路には接続するＩＧＢＴの特性に応じたゲート信号を任意に発生できる波形生成回路を備える。
【００１５】
各駆動制御回路は、接続されるＩＧＢＴの特性を調べるため、ゲート電圧を実施形態に係る半導体装置を制御する制御用半導体装置からの指令により段階的に上昇および下降できる電流駆動回路を備える。
【００１６】
テスト時の電流駆動回路は、波形生成回路内において、通常時の電流駆動回路のスケーリングにより形成され、テスト時の電流駆動回路の駆動電流は通常時の電流駆動回路に対して、一定比率で小さく形成される。
【００１７】
制御用半導体装置はＣＰＵと記憶装置とを備え、電圧モニタ回路および電流モニタ回路からのモニタ情報を時間情報とともに記憶装置に格納し、ＩＧＢＴの状態遷移を調べるための特性検査プログラムを記憶装置に保有する。
【００１８】
実施形態に係る半導体装置は、制御用半導体装置に制御されて、システム実装時において、接続されるＩＧＢＴの特性検査を行い、異なる特性のＩＧＢＴの駆動タイミングの同期化および駆動能力を補正する。
【００１９】
駆動制御回路をテストモードに遷移させ、テスト波形生成回路の駆動回路および検出回路によって、ＩＧＢＴのオンおよびオフする閾値電圧などを検査する。
【００２０】
特性検査プログラムは、テストをＩＧＢＴ毎に実施し、その結果を特性データとして記憶装置に記憶する。
【００２１】
特性補正プログラムは、特性検査プログラムによって得られたＩＧＢＴ毎の特性結果に基づき、並列接続するＩＧＢＴの特性差分をなくすため、波形生成回路の基底データメモリを更新する。特性補正プログラムによる特性補正（基底データメモリの更新）は、ＩＧＢＴのターンオンおよびターンオフ時のＩＧＢＴ毎に個別設定する。
【００２２】
実施形態によれば、少なくとも下記のいずれか一つの作用効果を奏する。
（１）複数のＩＧＢＴを並列接続することができ、ＩＧＢＴの駆動電流を上げてモータ駆動能力を高めることができる。
（２）異なる特性を持つＩＧＢＴの並列接続であっても、オンおよびオフの状態遷移を同期化させることができるため、特性不一致による異常電流発生を抑えることができ、品質が向上する。
（３）高速なスイッチングを実施する際のオーバシュートまたはアンダシュート電流をゲート信号の駆動能力を変更することにより、スイッチングノイズおよびスイッチング損失の低減が可能になる。（低消費電力につながる）
（４）特性最適化による駆動を行うことで、モータ回転周波数の向上が図れる。
（５）制御用半導体装置を使った各ＩＧＢＴの特性検査を行うことにより、ＩＧＢＴ毎のゲート抵抗補正作業が不要になり調整作業時間を短縮することができる。また、ＩＧＢＴ特性のランク分け選別を行うための検査工程および製品区分出荷工程が不要になり、ＩＧＢＴのコスト増加を防ぐことができる。
（６）テストモードでＩＧＢＴの特性を取得するので、実験や計算機シミュレーションによって予め特性を準備する必要はない。
（７）ＩＧＢＴを使用するシステムで特性を取得するので、ＩＧＢＴや駆動回路、ゲート抵抗等も含めて特性を取得できるので、精度を高くすることができる。
【００２３】
実施形態の一例について以下の実施例を用いて説明する。
【実施例】
【００２４】
実施例に係る電動機システムについて図３を用いて説明する。図３は実施例に係る電動機システムの構成を示すブロック図である。
【００２５】
実施例に係る電動機システム１は、三相モータ４０と、三相モータ４０を制御する電力変換装置２を備える。電力変換装置２は、インバータ回路１０と、６個の駆動用半導体装置であるドライバＩＣ２０Ｕ，２０Ｖ，２０Ｗ，２０Ｘ，２０Ｙ，２０Ｚと、制御用半導体装置である制御回路（ＭＣＵ）３０と、を備える。車両等の駆動時には三相モータ４０の各相に電流を流すように、インバータ回路１０内部のスイッチング素子１１Ｕ，１１Ｖ，１１Ｗ，１１Ｘ，１１Ｙ，１１Ｚをオン／オフ制御し、このスイッチングの周波数により車両等の速度を変化させる。また、車両等の制動時には、三相モータ４０の各相に生じる電圧に同期してスイッチング素子１１Ｕ，１１Ｖ，１１Ｗ，１１Ｘ，１１Ｙ，１１Ｚをオン／オフ制御し、いわゆる整流動作を行い、直流電圧に変換して回生を行う。
【００２６】
三相モータ４０は回転子が永久磁石で、電機子がコイルで構成され、三相（Ｕ相、Ｖ相、Ｗ相）の電機子巻き線は１２０度間隔に配置される。コイルはデルタ結線され、常にＵ相、Ｖ相、Ｗ相の三つのコイルに電流が流れる。
【００２７】
インバータ回路１０は、上アームのＵ相用スイッチング素子１１Ｕ、上アームのＶ相用スイッチング素子１１Ｖ、上アームのＷ相用スイッチング素子１１Ｗ、下アームのＵ相用スイッチング素子１１Ｘ、下アームのＶ相用スイッチング素子１１Ｙ、下アームのＷ相用スイッチング素子１１Ｚで構成される。スイッチング素子１１Ｕ，１１Ｖ，１１Ｗ，１１Ｘ，１１Ｙ，１１Ｚの各スイッチング素子は電力用半導体装置であるＩＧＢＴが並列接続されて構成される。スイッチング素子１１Ｕ，１１Ｖ，１１Ｗ，１１Ｘ，１１Ｙ，１１Ｚは、ＩＧＢＴ１２＿１、１２＿２の各トランジスタのエミッタとコレクタ間に並列に接続される還流ダイオード（不図示）を備える。還流ダイオードはＩＧＢＴに流れる電流とは逆方向で電流を流すように接続される。還流ダイオードはＩＧＢＴと異なる半導体チップで形成してもよいし、同一チップに形成してもよい。
【００２８】
電動機システム１はＨＥＶまたはＥＶ等の動力源として用いられる。電力変換装置２は車載用電子装置として用いられる。
【００２９】
次に、実施例に係る電力変換装置の構成ついて図４を用いて説明する。図４は実施例に係る電力変換装置の構成を示すブロック図である。図４では、電力変換装置２のうち一相のみを示して説明するが、他相も同様である。以下、スイッチング素子１１Ｕ，１１Ｖ，１１Ｗ，１１Ｘ，１１Ｙ，１１Ｚの各スイッチを区別する必要がない場合は、スイッチング素子１１として説明する。
【００３０】
実施例に係る電力変換装置２はスイッチング素子１１を有するインバータ回路１０とドライバＩＣ２０と制御回路３０とを備える。
【００３１】
スイッチング素子１１ＵはＩＧＢＴ１２＿１とＩＧＢＴ１２＿２とが並列接続されて構成される。
【００３２】
ドライバＩＣ２０は、ＩＧＢＴ１２＿１を駆動する第一駆動制御回路２１＿１と、ＩＧＢＴ１２＿２を駆動する第二駆動制御回路２１＿２と、ＩＧＢＴ１２＿１，１２＿２の駆動電流を検出する電流モニタ回路２２と、を備える。また、ドライバＩＣ２０は、ＩＧＢＴ１２＿１，１２＿２のゲートの駆動を遮断する遮断回路２３と、制御回路３０とインタフェースするＭＣＵ＿Ｉ／Ｆ２４と、ＩＧＢＴ１２＿１，１２＿２のゲート電圧を検出する電圧モニタ回路２５と、遮断回路２３を制御する論理回路２６と、を備える。ドライバＩＣ２０の上述の構成要素は一つの半導体チップに備える。第一駆動制御回路２１＿１および第二駆動制御回路２１＿２の各駆動制御回路は制御回路３０からのＰＷＭ（Pulse Width Modulation）信号に基づいてＩＧＢＴ１２＿１，１２＿２の各ＩＧＢＴをオン・オフするためにゲート端子を駆動するゲート信号を生成する。論理回路２６は第一駆動制御回路２１＿１からの信号と第二駆動制御回路２１＿２のからの信号との少なくとも何れか一方がアサートされたときに出力をハイにする回路であり、例えばＯＲ回路である。遮断回路２３は入出力端子ＩＯＴにコレクタが接続されるトランジスタで構成され、ゲートに論理回路２６の出力が入力される。
【００３３】
第一出力端子ＯＴ１とＩＧＢＴ１２＿１のゲート端子との間にゲート抵抗Ｒｇ１が、第二出力端子ＯＴ２とＩＧＢＴ１２＿２のゲート端子との間にゲート抵抗Ｒｇ２が設けられている。入力端子ＩＴ１，ＩＴ２とＩＧＢＴ１２＿１，１２＿２のセンスエミッタ端子との間に電流検出用抵抗Ｒｅ１，Ｒｅ２が接続されている。入出力端子ＩＯＴとＩＧＢＴ１２＿１，１２＿２のゲート端子との間に遮断抵抗Ｒｃ１，Ｒｃ２が接続されている。なお、電流モニタ回路２２はＩＧＢＴ１２＿１，１２＿２に過電流が流れないように監視するための回路であり、所定の大きさの電流を検出した場合は遮断回路２３および遮断抵抗Ｒｃによりゲート電圧を低下させてＩＧＢＴ１２＿１，１２＿２の電流を減少させる。また、電流モニタ回路２２および電圧モニタ回路２５は後述するテストモードでのＩＧＢＴの特性情報を取得するときに使用される。
【００３４】
制御回路３０はＣＰＵ３１とＰＷＭ回路（ＰＷＭ）３３と記憶装置３２と外部デバイスとのインタフェース入出力部であるＩ／Ｏインタフェース（Ｉ／Ｏ＿ＩＦ）３４とを一つの半導体チップに備え、例えばマイクロコンピュータユニット（ＭＣＵ）で構成される。記憶装置３２はフラッシュメモリ等の電気的に書き換えが可能な不揮発性メモリで構成するのが好ましい。また、ＣＰＵ３１が実行するプログラム（モータ制御プログラム、ＩＧＢＴ特性検査、ＩＧＢＴ特性補正）は記憶装置３２に格納される。
【００３５】
次に、実施例に係るドライバＩＣの構成ついて図５を用いて説明する。図５は実施例に係るドライバＩＣの構成を示すブロック図である。図５では、電力変換装置のうちの一チャネル（一つのＩＧＢＴ）のみの制御を示して説明するが、他チャネルも同様である。以下、第一駆動制御回路２１＿１と第二駆動制御回路２１＿２とを区別する必要がない場合は、駆動制御回路２１として説明する。また、駆動制御回路に含まれる構成要素も、同様にして、例えば第一波形生成回路と第二波形生成回路は波形生成回路２１１として説明する。さらに、同様に、出力端子ＯＴ１，ＯＴ２は出力端子ＯＴ、入力端子ＩＴ１，ＩＴ２は入力端子ＩＴ、ＩＧＢＴ１２＿１，１２＿２はＩＧＢＴ１２、ゲート抵抗Ｒｇ１，Ｒｇ２はゲート抵抗Ｒｇ、遮断抵抗Ｒｃ１，Ｒｃ２は遮断抵抗Ｒｃ、電流検出用抵抗Ｒｅ１，Ｒｅ２は電流検出用抵抗Ｒｅとして説明する。
【００３６】
駆動制御回路２１は、波形生成回路２１１と、ステートマシン制御回路２１４と、ステートマシン判断回路２１５と、電流モニタ回路２２と、電圧モニタ回路２５と、を備える。なお、図５の電流モニタ回路２２は一チャネル分の回路であり、図４の電流モニタ回路２２に含まれるものである。図５の電圧モニタ回路２５は一チャネル分の回路であり、図４の電圧モニタ回路２５に含まれるものである。図５では電流モニタ回路２２および電圧モニタ回路２５は、駆動制御回路２１に含めている。電流モニタ回路２２はＩＧＢＴの過電流も検出するため並列接続されるＩＧＢＴと同数必要であるが、電圧モニタ回路２５は後述するテストモードのときのみに使用する場合は複数のＩＧＢＴに共用するようにしてもよい。波形生成回路２１１は電流駆動回路２１２と基底データメモリ２１３とを備える。基底データメモリ２１３は電気的に書換可能な不揮発性メモリで構成するのが好ましい。なお、駆動制御回路２１はＭＣＵで構成してもよい。
【００３７】
次に、駆動制御回路（ドライバＩＣ）の状態遷移について図６、７を用いて説明する。図６は駆動制御回路の要部のブロック図である。図７は駆動制御回路の状態遷移図である。
【００３８】
リセット信号（Reset）がアサートされることにより、駆動制御回路２１はＣＰＵ３１からのコマンド待ちの“Null”状態になる。ＣＰＵ３１からのコマンドが“ReProgram”の場合は、駆動制御回路２１はＣＰＵ３１から基底データメモリ２１３への書き込みを行う“Data Install”状態になる。ＣＰＵ３１からのコマンドが“Test”の場合は、駆動制御回路２１はＩＧＢＴの特性データを取得する“Test Mode”状態になる。ＣＰＵ３１からのコマンドが“Normal”の場合は、駆動制御回路２１は通常の動作を行う“Normal Mode”状態になる。“Data Install”、“Test Mode”、“Normal Mode”の各状態において、ＣＰＵ３１からのコマンドが“Init”の場合は、駆動制御回路２１は“Null”状態になる。 “Null”状態では、駆動制御回路２１から出力端子ＯＴへの出力はローレベルであり、ＩＧＢＴをオフにするようになっている。
【００３９】
次に、通常モード（“Normal Mode”）の状態遷移について図８〜１１を用いて説明する。図８は図７の通常モードにおけるＰＷＭ信号と状態を示す波形図である。図９は図８のＰＷＭ波形図に対応するＩＧＢＴの状態を示す波形図である。図１０は図９のＩＧＢＴの状態を説明する図である。図１１は図７の通常モードの状態遷移と基底データメモリとの関係を説明する図である。
【００４０】
ＰＷＭ信号の立ち上がりの過渡期が第一状態（State1）、第二状態（State2）、第三状態（State3）で、ハイレベルに安定した期間が第四状態（State4）である。ＰＷＭ信号の立下りの過渡期が第五状態（State5）、第六状態（State6）、第七状態（State7）で、ローレベルに安定した期間が第８状態（State8）である。
【００４１】
第一状態（State1）はＩＧＢＴのゲート端子に電流を流し込み、ゲート回路容量（ゲート・コレクタ間の寄生容量およびゲート・エミッタ間の寄生容量）をチャージする状態で、閾値より小さい電圧がＩＧＢＴのゲートに印加されている状態である。この状態では、出力端子ＯＴにおけるゲート信号電圧（ＶＧ）の上昇と共にＩＧＢＴのゲート端子電圧（ＶＧＥ）が上昇するが、ＩＧＢＴはターンオンしておらず、センス電流（ＩＳＥ）も流れない。なお、図９のセンス電流（ＩＳＥ）はそれを検出した電圧（ＶＳＥ）で表している。
【００４２】
第二状態（State2）はゲート回路容量のチャージが完了しオン状態に遷移する状態で、閾値よりも大きい電圧がＩＧＢＴのゲート端子に印加されている状態である。この状態では、ＶＧの上昇率に比べてＶＧＥの上昇率は小さいが、ＶＧの上昇と共にＩＳＥが上昇する。
【００４３】
第三状態（State3）は飽和状態の直前の状態である。この状態では、ＶＧの上昇率に比べてＩＳＥの上昇率は小さい。
【００４４】
第四状態（State4）はオン状態の飽和状態である。
【００４５】
第五状態（State5）はＩＧＢＴのゲート端子から電流を引き抜いて、ゲート回路容量をディスチャージする状態で、閾値より大きい電圧がＩＧＢＴのゲートに印加されている状態である。この状態では、ＶＧの下降率に比べてＶＧＥの下降率は小さく、ＩＳＥはほとんど減少しない。
【００４６】
第六状態（State6）はゲート回路容量のディスチャージが完了しオフ状態に遷移する状態で、閾値よりも小さい電圧がＩＧＢＴのゲートに印加されている状態である。この状態では、ＶＧの下降率に比べてＶＧＥの下降率は小さいが、ＶＧの下降と共にＩＳＥが下降する。
【００４７】
第七状態（State7）はオフ状態の直前の状態である。この状態では、ＶＧの下降率に比べてＶＧＥの下降率が大きく、ＩＳＥは流れなくなる。
【００４８】
第八状態（State8）はオフ状態の飽和状態である。
【００４９】
ステートマシン制御回路２１４は通常モード（“Normal Mode”）になると第八状態（State8）で待機する。ステートマシン制御回路２１４はＰＷＭ信号の立ち上がりエッジ（Rise edge）を検出すると、第一状態（State1）になり、第一所定時間後に第二状態（State2）に遷移し、第二所定時間後に第三状態（State3）に遷移し、第三所定時間後に第四状態（State4）と遷移する。ステートマシン制御回路２１４は第四状態（State4）をＰＷＭ信号の立下りエッジ（Fall edge）を検出するまで維持し、ＰＷＭ信号の立下りエッジを検出すると、第五状態（State5）になり、第五所定時間後に第六状態（State6）に遷移し、第六所定時間後に第七状態（State7）に遷移し、第七所定時間後に第八状態（State8）に遷移する。
【００５０】
第一状態は第一所定時間維持され、第一基底データメモリ２１３＿１のアドレスが０〜Ｌ−１までに対応する。アドレスの０〜Ｌ−１には第一状態における電流駆動回路２１２の駆動能力に対応する情報が格納されている。第二状態は第二所定時間維持され、第一基底データメモリ２１３＿１のアドレスがＬ〜Ｍ−１までに対応する。アドレスのＬ〜Ｍ−１には第二状態における電流駆動回路２１２の駆動能力に対応する情報が格納されている。第三状態は第三所定時間維持され、第一基底データメモリ２１３＿１のアドレスがＭ〜Ｎ−１までに対応する。アドレスのＭ〜Ｎ−１には第三状態における電流駆動回路２１２の駆動能力に対応する情報が格納されている。ゲート信号電圧が立ち上がる第一状態から第三状態において、第一基底データメモリ２１３＿１から駆動電流情報が複数回読み出されて電流駆動回路２１２に供給される。
【００５１】
第四状態はＰＷＭ信号の立下りエッジが検出するまで維持され、第二基底データメモリ２１３＿２のアドレスが０に対応する。アドレスの０には第四状態における電流駆動回路２１２の駆動能力に対応する情報が格納されている。
【００５２】
第五状態は第四所定時間維持され、第三基底データメモリ２１３＿３のアドレスが０〜Ｌ−１までに対応する。アドレスの０〜Ｉ−１には第五状態における電流駆動回路２１２の駆動能力に対応する情報が格納されている。第六状態は第五所定時間維持され、第三基底データメモリ２１３＿３のアドレスがＩ〜Ｊ−１までに対応する。アドレスのＩ〜Ｊ−１には第六状態における電流駆動回路２１２の駆動能力に対応する情報が格納されている。第七状態は第六所定時間維持され、第三基底データメモリ２１３＿３のアドレスがＪ〜Ｋ−１までに対応する。アドレスのＪ〜Ｋ−１には第七状態における電流駆動回路２１２の駆動能力に対応する情報が格納されている。ゲート信号電圧が立ち下がる第五状態から第七状態において、第三基底データメモリ２１３＿３から駆動電流情報が複数回読み出されて電流駆動回路２１２に供給される。
【００５３】
第八状態はＰＷＭ信号の立ちあがりエッジが検出するまで維持され、第四基底データメモリ２１３＿４のアドレスが０に対応する。アドレスの０には第八状態における電流駆動回路２１２の駆動能力に対応する情報が格納されている。
【００５４】
第一所定時間、第二所定時間、第三所定時間、第四所定時間、第五所定時間、第一基底データメモリ２１３＿１、第二基底データメモリ２１３＿２、第三基底データメモリ２１３＿３、第四基底データメモリ２１３＿４の値は、後述するテストモードにおける特性検出結果に基づいて設定される。
【００５５】
電流駆動回路について図１２を用いて説明する。図１２は図６の電流駆動回路の構成を示す回路図である。
【００５６】
電流駆動回路２１２は高基準電位と端子ＣＤＴとの間にＮ個並列接続されるＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＭＰ１〜ＭＰＮと、低基準電位と端子ＣＤＴとの間にＮ個並列接続されるＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＭＮ１〜ＭＮＮと、を備える。また、電流駆動回路２１２は、ＰＭＯＳトランジスタＭＰ１〜ＭＰＮの各ゲートに接続されるＮ本の配線と、ＮＭＯＳトランジスタＭＮ１〜ＭＮＮの各ゲートに接続されるＮ本の配線と、を備える。端子ＣＤＴは出力端子ＯＴに接続される。ＰＭＯＳトランジスタＭＰ１〜ＭＰＮはゲート信号電圧（ＶＧ）を立ち上げ、ＮＭＯＳトランジスタＭＮ１〜ＭＮＮはゲート信号電圧（ＶＧ）を立下げる。並行して駆動するＰＭＯＳトランジスタＭＰ１〜ＭＰＮまたはＮＭＯＳトランジスタＭＮ１〜ＭＮＮの数を調整することにより、駆動能力を調整することができる。
【００５７】
基底データメモリ２１３には、ＰＭＯＳトランジスタＭＰ１〜ＭＰＮのうちのどのＰＭＯＳトランジスタまたはＮＭＯＳトランジスタＭＮ１〜ＭＮＮのうちのどのＮＭＯＳトランジスタを駆動するかの情報が格納される。基底データメモリ２１３の“High side”にはＰＭＯＳトランジスタＭＰ１〜ＭＰＮの情報が格納され、“Low side”にはＮＭＯＳトランジスタＭＮ１〜ＭＮＮの情報が格納される。
【００５８】
ＰＭＯＳトランジスタＭＰ１〜ＭＰＮの各トランジスタおよびＮＭＯＳトランジスタＭＮ１〜ＭＮＮの各トランジスタをスケールダウンレイアウトして、電流比が特定値になるようにする。例えば、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１の駆動電流を１（＝２０）とした場合に、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２の駆動電流を２（＝２１）、・・・、ＰＭＯＳトランジスタＭＰＮおよびＮＭＯＳトランジスタＭＮＮの駆動電流を２Ｎ−１となるようにすると、電流駆動回路２１２は２Ｎ通りの駆動電流で駆動することが可能となる。よって、基底データメモリ２１３に格納する駆動電流情報を変えることにより、駆動能力を変更することが可能になる。
【００５９】
次に、テストモード（“Test Mode”）の状態遷移について図１３、１４を用いて説明する。図１３は図７のテストモードにおけるゲート信号と状態を示す波形図である。図１４は図７のテストモードの状態遷移と基底データメモリとの関係を説明する図である。
【００６０】
ゲート信号の立ち上がりが第一テスト状態（Test State1）、ハイレベルが第二テスト状態（Test State2）、立下りが第三テスト状態（Test State3）、ローレベルが第四テスト状態（Test State4）である。
【００６１】
ステートマシン制御回路２１４はテストモード（“Test Mode”）になると所定時間後に第一テスト状態（Test State1）に遷移し、第一テスト所定時間後にテストモード（“Test Mode”）に戻る。その後、所定時間後に第二テスト状態（Test State2）に遷移し、第二所定テスト時間後にテストモード（“Test Mode”）に戻る。その後、所定時間後に第三テスト状態（Test State3）に遷移し、第三テスト所定時間後にテストモード（“Test Mode”）に戻る。その後、所定時間後に第四テスト状態（Test State4）と遷移し、第四テスト所定時間後にテストモード（“Test Mode”）に戻る。
【００６２】
第一テスト状態は第一テスト所定時間維持され、第一基底データメモリ２１３＿１のアドレスが０〜Ｍまでに対応する。アドレスの０〜Ｍには第一テスト状態における電流駆動回路２１２の駆動能力に対応する情報が格納されている。第二テスト状態は第二テスト所定時間維持され、第二基底データメモリ２１３＿２のアドレスが０までに対応する。アドレスの０には第二テスト状態における電流駆動回路２１２の駆動能力に対応する情報が格納されている。第三テスト状態は第三テスト所定時間維持され、第三基底データメモリ２１３＿３のアドレスが０〜Ｍまでに対応する。アドレスの０〜Ｍには第三テスト状態における電流駆動回路２１２の駆動能力に対応する情報が格納されている。
【００６３】
テストモード（“Test Mode”）時の電流駆動回路２１２の駆動能力は、通常モード（“Normal Mode”）時の電流駆動回路２１２の駆動能力よりも十分に小さい値とし、あえてゲート信号波形（ゲート信号電圧（ＶＧ））が急峻に立ち上がらないようにする。例えば、テストモード（“Test Mode”）時の電流駆動回路２１２は、ゲート電圧（ＶＧ）を立ち上げるときＰＭＯＳトランジスタＭＰ１を一つ駆動し、ゲート電圧（ＶＧ）を立下げるときＮＭＯＳトランジスタＭＮ１を一つ駆動する。また、上述したように電流駆動回路２１２の各トランジスタをスケールダウンレイアウトとすることで、テストモード（“Test Mode”）時と通常モード（“Normal Mode”）時との駆動電流比が特定値になる。これにより、ゲート信号の立ち上がりおよび立下り時のＩＧＢＴの特性を精度よく取得することができる。
【００６４】
次に、基底データメモリについて図１５を用いて説明する。図１５は基底データメモリの構成を示すブロック図である。基底データメモリ２１３は、第一基底データメモリ２１３＿１、第二基底データメモリ２１３＿２、第三基底データメモリ２１３＿３および第四基底データメモリ２１３＿４を備えるが、それぞれの基底データメモリは下記の構成である。
【００６５】
基底データメモリ２１３は、電流駆動回路の駆動能力に対応する情報を格納するメモリ部ＭＥＭと、メモリ部ＭＥＭの読み出しアドレスを生成するタイマ（Timer）と、を備える。また、基底データメモリ２１３は、書き込みアドレス（Write Address）と読み出しアドレス（Write Address）を切り換える第一セレクタ（Selector）ＳＬ１と、書き込みデータ（Write Data）とフローティング防止用の固定値（“０”または“１”）を切り換えるセレクタＳＬ２と、を備える。“Data Install”状態の場合、ステートマシン制御回路２１４は、書き換え（ReProgram）信号をアサート（活性化）し、セレクタＳＬ１は書き込みアドレス（Write Address）を選択し、セレクタＳＬ２は書き込みデータ（Write Data）を選択する。これにより、ＣＰＵ３１からのアドレスおよびデータによって基底データメモリ２１３を書き換えることが可能になる。“Normal Mode”状態または“Test Mode”状態の場合、ステートマシン制御回路２１４は、書き換え信号をネゲート（非活性化）し、セレクタＳＬ１は読み出しアドレス（Read Address）を選択し、セレクタＳＬ２は固定値を選択する。これにより、タイマＴＭからのアドレスによって基底データメモリ２１３から駆動能力に対応する情報を読み出すことが可能になる。タイマＴＭはイネーブル（Enable）信号がアサートされるとクロック（Clock）信号の計数を行い、読み出しアドレスが０から１ずつ増加する。なお、“Data Install”状態の場合、ＣＰＵ３１からのアドレスによって基底データメモリ２１３から駆動能力に対応する情報を読み出すことができるようにしてもよい。
【００６６】
第一基底データメモリ２１３＿１のタイマＴＭのイネーブル（Enable）信号は第一状態（State1）が始まるときにアサートされ、第三状態（State3）が終わるときにネゲートされる。第二基底データメモリ２１３＿２のタイマＴＭのイネーブル（Enable）信号は第四状態（State4）が始まるときにアサートされ、第五状態（State5）が始まるときにネゲートされる。第三基底データメモリ２１３＿３のタイマＴＭのイネーブル（Enable）信号は第五状態（State5）が始まるときにアサートされ、第七状態（State7）が終わるときにネゲートされる。第四基底データメモリ２１３＿４のタイマＴＭのイネーブル（Enable）信号は第八状態（State8）が始まるときにアサートされ、第一状態（State）が始まるときにネゲートされる。
【００６７】
次に、テストモード（“Test Mode”）状態におけるＩＧＢＴの特性検査について図１６〜２４を用いて説明する。図１６はＩＧＢＴの特性検査を荷う回路部分のブロック図である。図１７はゲート信号電圧の立ち上がり時のＩＧＢＴの特性検出タイミングと状態を示すタイミング図である。図１８はゲート信号電圧の立下り時のＩＧＢＴの特性検出タイミングと状態を示すタイミング図である。
【００６８】
ＩＧＢＴの特性検査を荷う回路（特性検査回路）の主な回路は、ステートマシン制御回路２１４と、基底データメモリ２１３と、電流駆動回路２１２と、電圧モニタ回路２５と、電流モニタ回路２２と、ステートマシン判断回路２１５と、である。電流モニタ回路２２は通常モードでは過電流の検出に用いるが、テストモードでは電流検出電圧が低いので、ＤＣアンプをかけるのが好ましい。特性検査回路によりＩＧＢＴの特性を取得することができる。
【００６９】
ＩＧＢＴは以下のような特性を示す。  
図１７に示すように、出力端子ＯＴにおけるゲート信号電圧（ＶＧ）は、クロック信号（Clock）に同期して小さい駆動能力の電流駆動回路２１２で駆動されるので、階段状に立ち上がる。
ゲート信号電圧（ＶＧ）が立ち上がり始めると、ＩＧＢＴ１２のゲート回路容量のチャージが開始され、電圧モニタ回路２５の入力であるゲート端子電圧（ＶＧＥ）のｄＶ／ｄｔは正方向に大きくなる（タイミングＡ）。図１７のタイミングＡは図９の通常モードのタイミングＡに対応する。
ゲート回路容量のチャージが完了し、ＩＧＢＴ１２がオン状態に変化すると、ＶＧＥのｄＶ／ｄｔが下がる（タイミングＢ）。図１７のタイミングＢは図９の通常モードのタイミングＢに対応する。
ＶＧＥが閾値電圧を越えると、ＩＧＢＴ１２に電流が流れ始め、センス電流（ＩＳＥ）＞０となる。なお、電流モニタ回路２２にはＩＳＥが電圧に変換された電流検出電圧（ＶＳＥ）が入力され、ＶＳＥ＞０となる（タイミングＣ）。図１７のタイミングＣは図９の通常モードのタイミングＣに対応する。
ＩＧＢＴ１２の安定したオン状態により電流がほぼ一定になり、ＩＳＥのｄＩ／ｄｔが下がる。よって、ＶＳＥのｄＶ／ｄｔが下がる（タイミングＤ）。図１７のタイミングＤは図９の通常モードのタイミングＤに対応する。
【００７０】
図１８に示すように、出力端子ＯＴにおけるゲート信号電圧（ＶＧ）は、クロック信号（Clock）に同期して小さい駆動能力の電流駆動回路２１２で駆動されるので、階段状に立下がる。
ゲート信号電圧（ＶＧ）が立下り始めると、ＩＧＢＴ１２のゲート回路容量のディスチャージが開始される（タイミングＥ）。図１８のタイミングＥは図９の通常モードのタイミングＥに対応する。
ＶＧＥがスレッショルド電圧よりも下がると、ＩＧＢＴ１２のオフ状態が開始される（タイミングＦ）。図１８のタイミングＦは図９の通常モードのタイミングＦに対応する。
ＶＧＥが閾値電圧よりも下がると、ＩＧＢＴ１２の電流が急激に下降開始し、ＩＳＥのｄＩ／ｄｔ＜０となる。よって、ＶＳＥのｄＶ／ｄｔ＜０となる（タイミングＧ）。図１８のタイミングＧは図９の通常モードのタイミングＧに対応する。
ゲート回路容量のディスチャージが完了し、ＩＧＢＴ１２が安定したオフ状態になると、ＶＧＥのｄＶ／ｄｔが負方向に大きくなる（タイミングＨ）。図１８のタイミングＨは図９の通常モードのタイミングＨに対応する。
ＩＳＥの電流値がほぼゼロ状態になり、ＩＧＢＴ１２が安定したオフ状態になる（タイミングＩ）。図１８のタイミングＩは図９の通常モードのタイミングＩに対応する。
【００７１】
特性検査回路はタイミングＣを検出することにより、第一状態（State1）から第二状態（State2）に変化するタイミングを検出することができる。また、タイミングＤを検出することにより、第二状態（State2）から第三状態（State3）に変化するタイミングを検出することができる。また、タイミングＤを検出することにより、第五状態（State5）から第六状態（State6）に変化するタイミングを検出することができる。また、タイミングＨを検出することにより、第六状態（State6）から第七状態（State7）に変化するタイミングを検出することができる。
【００７２】
なお、第三状態（State3）から第四状態（State4）に変化するタイミングは第一テスト状態（Test State1）から第二テスト状態（Test State2）に変化するタイミングであり、第四状態（State4）から第五状態（State5）に変化するタイミングは第二テスト状態（Test State1）から第三テスト状態（Test State2）に変化するタイミングである。また、第七状態（State7）から第八状態（State8）に変化するタイミングは第三テスト状態（Test State3）から第四テスト状態（Test State4）に変化するタイミングであり、第八状態（State8）から第一状態（State1）に変化するタイミングは第四テスト状態（Test State4）から第一テスト状態（Test State1）に変化するタイミングである。
【００７３】
タイミングＣの検出について図１９、２０を用いて説明する。図１９はタイミングＣを検出する回路を示すブロック図である。図２０はタイミングＣを検出するタイミング図である。
【００７４】
電流モニタ回路２２はＶＳＥと予め設定される基準電圧（Ｖmon（State2））とを比較するコンパレータ２２１を備える。Ｖmon（State2）はＩＳＥが流れ始める電流値に相当する電圧である。なお、コンパレータ２２１は入力される電圧と基準電圧を比較するが、入力される電圧および基準電圧は動作モードや状態によって異なるので、電流モニタ回路２２は状態信号等によって機能が切換えられるようになっている。
【００７５】
ステートマシン制御回路２１４は、スタート（Start）端子に入力される信号アサートされるクロック信号（Clock）の計数を開始し、ストップ（Stop）端子に入力される信号アサートされると計数を停止する第一タイマ（Timer）ＴＭ１を備える。スタート（Start）端子には第一イネーブル信号（Enable1）が入力され、ストップ（Stop）端子にはコンパレータ２２１の比較結果が一致するとアサートされる電流モニタ出力信号（ＣＭＯ）が入力される。第一イネーブル信号（Enable1）は第一状態（State1）が開始されるとアサートされ、電流モニタ出力信号（ＣＭＯ）は第二状態（State2）が開始されるとアサートされるので、第一状態（State1）の期間（ＴＯＮＡ）を計測することができる。なお、ステートマシン制御回路２１４はＴＯＮＡを格納するレジスタ（不図示）を備える。
【００７６】
タイミングＤの検出について図２１を用いて説明する。図２１はタイミングＤを検出する回路を示すブロック図である。
【００７７】
電流モニタ回路２２はコンパレータ２２１の他にＶＳＥの傾きの変化を検出する微分回路（ｄＩ／ｄｔ回路）２２２を備える。コンパレータ２２１は微分回路２２２の出力電圧と予め設定される基準電圧（Ｖmon（State3））とを比較する。Ｖmon（State3）はＩＳＥ（ＶＳＥ）の傾きが変化することを示す電圧である。
【００７８】
ステートマシン制御回路２１４は、スタート（Start）端子に入力される信号アサートされるクロック信号（Clock）の計数を開始し、ストップ（Stop）端子に入力される信号アサートされると計数を停止する第二タイマ（Timer）ＴＭ２を備える。スタート（Start）端子には第一イネーブル信号（Enable1）が入力され、ストップ（Stop）端子にはコンパレータ２２１の比較結果が一致するとアサートされる電流モニタ出力信号（ＣＭＯ）が入力される。第一イネーブル信号（Enable1）は第一状態（State1）が開始されるとアサートされ、電流モニタ出力信号（ＣＭＯ）は第三状態（State3）が開始されるとアサートされるので、第一状態（State1）と第二状態（State2）の合計期間と（ＴＯＮＢ）を計測することができる。なお、ステートマシン制御回路２１４はＴＯＮＢを格納するレジスタ（不図示）を備える。また、図２１の電流モニタ出力信号（ＣＭＯ）がタイマＴＭ２のストップ（Stop）端子に入力されないように、電流モニタ回路２２とタイマＴＭ２との間に状態信号等によって電流モニタ出力信号（ＣＭＯ）の通過を許可および禁止するゲート回路等が挿入されている。
【００７９】
タイミングＧの検出について図２２、２３を用いて説明する。図２２はタイミングＧを検出する回路を示すブロック図である。図２３はタイミングＧを検出するタイミング図である。なお、タイミングＧを検出するためには、ゲート信号電圧（ＶＧ）を予め最大電圧までに上げておく必要がある。
【００８０】
電流モニタ回路２２のコンパレータ２２１はＶＳＥと予め設定される基準電圧（Ｖmon（State6））とを比較する。Ｖmon（State6）はＩＳＥが減少し始める電流値に相当する電圧である。
【００８１】
ステートマシン制御回路２１４の第一タイマ（Timer）ＴＭ１のスタート（Start）端子には第二イネーブル信号（Enable2）が入力され、ストップ（Stop）端子にはコンパレータ２２１の比較結果が一致するとアサートされる電流モニタ出力信号（ＣＭＯ）が入力される。第二イネーブル信号（Enable2）は第五状態（State5）が開始されるとアサートされ、電流モニタ出力信号（ＣＭＯ）は第六状態（State6）が開始されるとアサートされるので、第五状態（State5）の期間（ＴＯＦＦＡ）を計測することができる。なお、ステートマシン制御回路２１４はＴＯＦＦＡを格納するレジスタ（不図示）を備える。
【００８２】
タイミングＨの検出について図２４を用いて説明する。図２４はタイミングＨを検出する回路を示すブロック図である。
【００８３】
電圧モニタ回路２５は、ＶＧＥの傾きの変化を検出する微分回路（ｄＶ／ｄｔ回路）２５２と、微分回路２５２の出力電圧と予め設定される基準電圧（Ｖmon（State7））とを比較するコンパレータ２５１とを備える。Ｖmon（State7）はＶＧＥの傾きが変化することを示す電圧である。
【００８４】
ステートマシン制御回路２１４の第二タイマ（Timer）ＴＭ２のスタート（Start）端子には第二イネーブル信号（Enable2）が入力され、ストップ（Stop）端子にはコンパレータ２５１の比較結果が一致するとアサートされる電圧モニタ出力信号（ＶＭＯ）が入力される。第二イネーブル信号（Enable2）は第五状態（State5）が開始されるとアサートされ、電圧モニタ出力信号（ＶＭＯ）は第七状態（State7）が開始されるとアサートされるので、第五状態（State5）と第六状態（State2）の合計期間と（ＴＯＦＦＢ）を計測することができる。なお、ステートマシン制御回路２１４はＴＯＦＦＢを格納するレジスタ（不図示）を備える。
【００８５】
次に、実施例に係る電力変換装置の準備処理について図２５〜３０を用いて説明する。図２５は特性検査用準備処理のフロー図である。図２６は特性検査時の構成を示すブロック図である。図２７はＩＧＢＴ特性検査処理のフロー図である。図２８はＩＧＢＴ特性テストのフロー図である。図２９はＩＧＢＴ特性補正処理のフロー図である。
【００８６】
特性検査用準備処理について図２５、２６を用いて説明する。  
ステップＳ１１：図２６に示すように、モータの代わりに基準抵抗を電力変換装置２に接続して特性検査用電動機システムを構成する。
【００８７】
ステップＳ１２：ＣＰＵ３１は“ReProgram”コマンドを発し、全ドライバＩＣ２０Ｕ、２０Ｖ、２０Ｗ、２０Ｘ、２０Ｙ、２０Ｚの制御ステート（駆動制御回路）を“Data Install”状態に遷移させる。
【００８８】
ステップＳ１３：ＣＰＵ３１は各ドライバＩＣの各駆動制御回路の基底データメモリ２１３＿１〜２１３＿４の各メモリにテスト用駆動パターンを書き込む。図２７のＩＧＢＴ特性検査処理に移る。
【００８９】
ＩＧＢＴ特性検査処理について図２７、２８を用いて説明する。  
ステップ２１：ＣＰＵ３１は“Test”コマンドを発し、全ドライバＩＣ２０Ｕ、２０Ｖ、２０Ｗ、２０Ｘ、２０Ｙ、２０Ｚをテストモード（“Test Mode”）状態に遷移させる。例えば、スイッチング素子１１のＩＧＢＴ１２をテスト対象とする場合、スイッチング素子１１ＵのＩＧＢＴと基準抵抗を介して電流経路をつくるため、例えばスイッチング素子１１ＺのＩＧＢＴをオンにするように第二テスト状態にし、他のスイッチング素子１１Ｖ、１１Ｗ、１１Ｘ、１１ＹのＩＧＢＴ１２をオフにするように第四テスト状態にする。
【００９０】
ステップＳ２２：テスト対象のスイッチング素子内の１つのＩＧＢＴをＤＵＴとし、もう１つのＩＧＢＴをオフにするように第四テスト状態にする。
【００９１】
ステップＳ２３：図２８に示すようなＩＧＢＴ特性テストを実施する。
【００９２】
ステップＳ２３１：ドライバＩＣ２０Ｕは第一テスト状態においてＩＧＢＴ１２のＴＯＮＡを測定しレジスタに格納する。
【００９３】
ステップＳ２３２：ドライバＩＣ２０Ｕは第一テスト状態においてＩＧＢＴ１２のＴＯＮＢを測定しレジスタに格納する。
【００９４】
ステップＳ２３３：ドライバＩＣ２０Ｕは第三テスト状態においてＩＧＢＴ１２のＴＯＦＦＡを測定しレジスタに格納する。
【００９５】
ステップＳ２３４：ドライバＩＣ２０Ｕは第三テスト状態においてＩＧＢＴ１２のＴＯＮＢを測定しレジスタに格納する。
【００９６】
ステップＳ２４：ＣＰＵ３１はレジスタに格納されているＩＧＢＴ特性テストの結果（ＴＯＮＡ、ＴＯＮＢ、ＴＯＦＦＡ、ＴＯＦＦＢ）をＭＣＵ３０内の記憶装置３２に格納する。
【００９７】
ステップＳ２１〜Ｓ２４を全ＩＧＢＴに適用する。図２８のＩＧＢＴ特性補正処理に移る。
【００９８】
ＩＧＢＴ特性補正処理について図２９、３０を用いて説明する。図２９はＩＧＢＴ特性補正処理のフロー図である。図３０は特性の異なるＩＧＢＴの特性のずれの補正を説明するためのタイミング図である。図３０の左のタイミング図は、図２と同様、２つのＩＧＢＴのＶｔｈが異なる場合を示し、図３０の右のタイミング図は、特性のずれを補正した場合を示している。
【００９９】
ステップＳ３１：ＭＣＵ３０の記憶装置３２に格納されている各ドライバＩＣ２０Ｕ，２０Ｖ，２０Ｗ，２０Ｘ，２０Ｙ，２０Ｚ内の２つのＩＧＢＴ特性テスト結果（ＴＯＮＡ、ＴＯＮＢ、ＴＯＦＦＡ、ＴＯＦＦＢ）から、２つのＩＧＢＴが同じ特性になるように基底データメモリに格納する通常モード用の電流駆動のテーブルを算出する。この算出はテストモードにおける電流駆動回路の駆動能力が通常モードにおける電流駆動回路の駆動能力と所定の比率になっていることを考慮して行う。なお、図３０に示すように、駆動制御回路２１から出力されるゲート信号電圧（ＶＧ）がＩＧＢＴ１２＿１，１２＿２に印加される場合、ＩＧＢＴ１２＿１とＩＧＢＴ１２＿２とのＶｔｈ特性が異なると、ＩＧＢＴ１２＿１のゲート端子電圧（ＶＧＥ１）およびセンス電流（ＩＳＥ１）とＩＧＢＴ１２＿２のゲート端子電圧（ＶＧＥ２）およびセンス電流（ＩＳＥ２）の波形は異なるものになる。ＩＧＢＴ１２＿１のＶｔｈ１がＩＧＢＴ１２＿２のＶｔｈ２よりも低いと、ＩＧＢＴ１２＿１のターンオン時間（ＴＯＮ１）はＩＧＢＴ１２＿２のターンオン時間（ＴＯＮ２）よりも短くなる。この場合、ＩＧＢＴ１２＿２のゲートを駆動する能力（駆動電流）を上げて、図３０のＡで示すように、ＶＧＥ２の傾きを変化させ、ＴＯＮ２を短くして、ＴＯＮ２＝ＴＯＮ１となるようにする。ＩＧＢＴ１２＿１のターンオフ時間（ＴＯＦＦ１）はＩＧＢＴ１２＿２のターンオフ時間（ＴＯＦＦ２）よりも短くなる場合も、ＩＧＢＴ１２＿２のゲートを駆動する能力（駆動電流）を上げて、図３０のＡと同様に、ＶＧＥ２の傾きを変化させ、ＴＯＦＦ２を短くして、ＴＯＦＦ２＝ＴＯＦＦ１となるようにする。
【０１００】
ステップＳ３２：ＣＰＵ３１は“ReProgram”コマンドを発し、全ドライバＩＣ２０Ｕ、２０Ｖ、２０Ｗ、２０Ｘ、２０Ｙ、２０Ｚの制御ステート（駆動制御回路）を“Data Install”状態に遷移させる。
【０１０１】
ステップＳ３３：ＣＰＵ３１は各ドライバＩＣの各駆動制御回路の基底データメモリ２１３＿１〜２１３＿４の各メモリに通常モード用駆動パターンを書き込む。
【０１０２】
ステップＳ３４：ＣＰＵ３１は“Normal”コマンドを発し、全ドライバＩＣ２０Ｕ、２０Ｖ、２０Ｗ、２０Ｘ、２０Ｙ、２０Ｚの制御ステート（駆動制御回路）を“Normal Mode”状態に遷移させる。
【０１０３】
＜変形例＞
以下、代表的な変形例について、幾つか例示する。以下の変形例の説明において、上述の実施例にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施例と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施例における説明が適宜援用され得るものとする。また、上述の実施例の一部、および、複数の変形例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
【０１０４】
（変形例１）
次に、変形例１に係る電力変換装置の構成ついて図３１を用いて説明する。図３１は変形例１に係る電力変換装置の構成を示すブロック図である。図３１では、電力変換装置２のうち一相のみを示して説明するが、他相も同様である。以下、スイッチング素子１１Ｕ，１１Ｖ，１１Ｗ，１１Ｘ，１１Ｙ，１１Ｚの各スイッチを区別する必要がない場合は、スイッチング素子１１として説明する。
【０１０５】
変形例１に係る電力変換装置２においては、スイッチング素子を構成するＩＧＢＴ１２は３個並列に接続され、それに伴ってドライバＩＣ２０は駆動制御回路２１を３個備えるが、その他の構成および動作は実施例と同様である。以下、実施例と異なる部分を主に説明する。
【０１０６】
変形例１に係る電力変換装置２はスイッチング素子１１を有するインバータ回路１０とドライバＩＣ２０と制御回路３０とを備える。
【０１０７】
スイッチング素子１１はＩＧＢＴ１２＿１とＩＧＢＴ１２＿２とＩＧＢＴ１２＿３とが並列接続されて構成される。
【０１０８】
ドライバＩＣ２０は、ＩＧＢＴ１２＿１を駆動する第一駆動制御回路２１＿１と、ＩＧＢＴ１２＿２を駆動する第二駆動制御回路２１＿２と、ＩＧＢＴ１２＿３を駆動する第三駆動制御回路２１＿３と、ＩＧＢＴ１２＿１，１２＿２，１２＿３の駆動電流を検出する電流モニタ回路２２と、を備える。また、ドライバＩＣ２０は、ＩＧＢＴ１２＿１，１２＿２，１２＿３のゲートの駆動を遮断する遮断回路２３と、制御回路３０とインタフェースするＭＣＵ＿Ｉ／Ｆ２４と、ＩＧＢＴ１２＿１，１２＿２，１２＿３のゲート電圧を検出する電圧モニタ回路２５と、遮断回路２３を制御する論理回路２６と、を備える。ドライバＩＣ２０は上記構成要素を一つの半導体チップに備える。第一駆動制御回路２１＿１、第二駆動制御回路２１＿２および第三駆動制御回路２１＿３の各駆動制御回路は制御回路３０からのＰＷＭ信号に基づいてＩＧＢＴ１２＿１，１２＿２，１２＿３をオン・オフするためにゲート電極を駆動するドライブ信号を生成する。論理回路２６は第一駆動制御回路２１＿１からの信号と第二駆動制御回路２１＿２のからの信号と第三駆動制御回路２１＿３からの信号の少なくとも何れか一方がアサートされたときに出力をハイにする回路であり、例えばＯＲ回路である。
【０１０９】
第一出力端子ＯＴ１とＩＧＢＴ１２＿１のゲート端子との間にゲート抵抗Ｒｇ１が、第二出力端子ＯＴ２とＩＧＢＴ１２＿２のゲート端子との間にゲート抵抗Ｒｇ２が、第三出力端子ＯＴ３とＩＧＢＴ１２＿３のゲート端子との間にゲート抵抗Ｒｇ３が設けられている。入力端子ＩＴ１，ＩＴ２，ＩＴ３とＩＧＢＴ１２＿１，１２＿２，１２＿３のセンスエミッタ端子との間に電流検出用抵抗Ｒｅ１，Ｒｅ２，Ｒｅ３が接続されている。入出力端子ＩＯＴとＩＧＢＴ１２＿１，１２＿２，１２＿３のゲート端子との間に遮断抵抗Ｒｃ１，Ｒｃ２，Ｒｃ３が接続されている。
【０１１０】
変形例２ではスイッチング素子１１を構成するＩＧＢＴ１２は３個並列に接続される例を説明したが。これに限定されるものではなく、４個以上あってもよい。この場合、駆動制御回路２１はＩＧＢＴ１２と同数設ける。
【０１１１】
（変形例２）
変形例２に係るテストモードの基底データメモリについて図３２を用いて説明する。図３２はテストモードの状態と基底データメモリとの関係を説明する図である。
【０１１２】
実施例では、図１４に示すように、四つのテスト状態に対応して四つの基底データメモリを備えているが、変形例２ではＣＰＵ３１によって、一つの同じ基底データメモリを書き換えることで四つのテスト状態に対応させている。これにより、ＨＷリソースを少なくすることができる。
【０１１３】
変形例２は例えば変形例１にも適用することができる。
【０１１４】
（変形例３）
ＩＧＢＴ特性補正処理の変形例について図３３，３４を用いて説明する。図３３は変形例３に係るＩＧＢＴ特性補正処理のフロー図である。図３４はＩＧＢＴ特性補正確認処理のフロー図である。変形例３では、図２７のＩＧＢＴ特性検査の後の図２９のＩＧＢＴ特性補正処理に代えて、図３３のＩＧＢＴ特性補正処理および図３４のＩＧＢＴ特性補正確認処理を行う。テストモードにおいて電流駆動回路２１２を基底データメモリの駆動能力情報で制御することにより、ＩＧＢＴ特性補正の確認を行うことができる。
【０１１５】
ステップＳ４１：ＭＣＵ３０の記憶装置３２に格納されている各ドライバＩＣ２０Ｕ、２０Ｖ、２０Ｗ、２０Ｘ、２０Ｙ、２０Ｚ内の２つのＩＧＢＴ特性テスト結果（ＴＯＮＡ、ＴＯＮＢ、ＴＯＦＦＡ、ＴＯＦＦＢ）から、２つのＩＧＢＴが同じ特性になるように基底データメモリ用の電流駆動のテーブルを修正する。例えば、ＩＧＢＴ１２＿１のＴＯＮＡをＴＯＮＡ（１）、ＩＧＢＴ１２＿２のＴＯＮＡをＴＯＮＡ（２）とし、ＴＯＮＡ（１）＜ＴＯＮＡ（２）の場合、ＩＧＢＴ１２＿２の駆動能力を高める、またはＩＧＢＴ１２＿１の駆動能力を弱める。
【０１１６】
ステップＳ４２：ＣＰＵ３１は“ReProgram”コマンドを発し、全ドライバＩＣ２０Ｕ、２０Ｖ、２０Ｗ、２０Ｘ、２０Ｙ、２０Ｚの制御ステート（駆動制御回路）を“Data Install”状態に遷移させる。
【０１１７】
ステップＳ４３：ＣＰＵ３１は各ドライバＩＣの各駆動制御回路の基底データメモリ２１３＿１〜２１３＿４の各メモリにテスト用駆動パターンを書き込む。図３１のＩＧＢＴ特性補正確認処理に移る。
【０１１８】
ＩＧＢＴ特性補正確認処理について図３１を用いて説明する。
【０１１９】
ステップＳ５１：全ＩＧＢＴについて図２７のＩＧＢＴ特性検査（ステップＳ２１〜Ｓ２４）を行う。
【０１２０】
ステップＳ５２：ＣＰＵ３１はＩＧＢＴ特性テスト結果の特性差が規定値内かどうかを判断する。ＹＥＳの場合は、図２９のＩＧＢＴ特性補正処理に移る。ＮＯの場合は、ステップＳ５３に移る。
【０１２１】
ステップＳ５３：ＣＰＵ３１はエラー処理を行う。
【０１２２】
（変形例４）
変形例に係る駆動制御回路について図３５、３６を用いて説明する。図３５は変形例に係る駆動制御回路の構成を示すブロック図である。図３６は変形例に係る波形生成回路の構成を示すブロック図である。
【０１２３】
実施例では通常モードとテストモードの波形生成回路を共通にして基底データメモリによって電流駆動回路の駆動能力を切り換えているが、変形例４では通常モード用の波形生成回路２１１の他にテストモード用の波形生成回路２１１Ｔを備える。これにより、テストモード時の制御が簡単になる。
【０１２４】
通常モード用の波形生成回路２１１は基底データメモリ２１３と電流駆動回路２１２とセレクタＳＬ３とを備える。基底データメモリ２１３と電流駆動回路２１２は実施例と同様の構成である。セレクタＳＬ３は２入力のＯＲゲートと２入力のＡＮＤゲートを備え、ＡＮＤゲートの一つの入力には反転信号が入力される。
【０１２５】
テストモード用の波形生成回路２１１Ｔは電流駆動回路２１２ＴとセレクタＳＬ４、ＳＬ５とを備える。テストモード用の波形生成回路２１１Ｔは、通常モード用の波形生成回路２１１と異なり、基底データメモリを備えず、電流駆動回路２１２Ｔの駆動能力は固定である。
【０１２６】
電流駆動回路２１２Ｔは高基準電位と端子ＴＣＴとの間にＰＭＯＳトランジスタＭＰＴと、低基準電位と端子ＴＣＴとの間にＮＭＯＳトランジスタＭＮＴ１〜ＭＮＮと、を備える。端子ＴＣＴは出力端子ＯＴに接続される。ＰＭＯＳトランジスタＭＰＴはゲート信号電圧（ＶＧ）を立ち上げ、ＮＭＯＳトランジスタＭＮＴはゲート信号電圧（ＶＧ）を立下げる。電流駆動回路２１２Ｔは電流駆動回路２１２に対して、駆動能力が十分に小さい値とし、あえてゲート信号波形が急峻に立ち上がらないようにする。また、電流駆動回路２１２Ｔは電流駆動回路２１２のスケールダウンレイアウトとすることで、電流比が特定値になるようにしている。これにより、ゲート信号の立ち上がりおよび立下り時のＩＧＢＴの特性を精度よく取得することができる。
【０１２７】
テストモード（“Test Mode”）状態では、ステートマシン制御回路２１４から出力されるテストモード信号（Test mode）がＨになり、セレクタＳＬ３のＯＲゲートの出力はＨ、ＡＮＤゲートの出力はＬとなり、電流駆動回路２１２の端子ＴＣＴの出力はフローティングになる。また、セレクタＳＬ４、ＳＬ５にはステートマシン制御回路２１４からの出力信号（ＲＵＭ、ＦＤＭ）が電流駆動回路２１２Ｔに入力されて、駆動電流が出力端子ＯＴに出力される。出力端子ＯＴからＨを出力する場合は、ステートマシン制御回路２１４からセレクタＳＬ４に入力される信号（ＲＵＭ）はタイマＴＭ２等に入力されるクロック信号（Clock）であり、セレクタＳＬ５に入力される信号はＬである。そして、セレクタＳＬ４からクロック信号（Clock）が出力され、セレクタＳＬ５からＬが出力される。これにより、図２０と同様に、電流駆動回路２１２Ｔの出力はクロック信号（Clock）の周期で階段状に立ち上がる。出力端子ＯＴからＬを出力する場合は、ステートマシン制御回路２１４からセレクタＳＬ４に入力される信号はＨであり、セレクタＳＬ５に入力される信号（ＦＤＭ）はクロック信号（Clock）である。そして、セレクタＳＬ４からＨが出力され、セレクタＳＬ５からクロック信号（Clock）が出力される。これにより、図２３と同様に、電流駆動回路２１２Ｔの出力はクロック信号（Clock）の周期で階段状に立ち下がる。
【０１２８】
通常モード（“Normal Mode”）状態では、ステートマシン制御回路２１４から出力されるテストモード信号（Test mode）がＬになり、基底データメモリ２１３からセレクタＳＬ３に入力される信号は電流駆動回路２１２に出力が可能になる。また、セレクタＳＬ４はＨを出力し、ＳＬ５はＬを出力し、電流駆動回路２１２Ｔの端子ＴＣＴの出力はフローティングになり、電流駆動回路２１２の駆動電流が出力端子ＯＴに出力される。
【０１２９】
変形例４に係る電力変換装置のＩＧＢＴの特性検査は実施例と同様に行うことができる。なお、テストモード用の波形生成回路は、基底データメモリを有さず、電流駆動回路の駆動能力は固定であるので、図２５のステップＳ１２、Ｓ１３は実行しない。
【０１３０】
変形例４は例えば変形例１にも適用することができる。
【０１３１】
（変形例５）
図３７は変形例５に係るＩＧＢＴの特性検査を荷う回路部分のブロック図である。
【０１３２】
実施例および変形例４では電流モニタ回路２２および電圧モニタ回路２５はコンパレータで構成しているが、変形例５では電流モニタ回路２２および電圧モニタ回路２５はＡ／Ｄ変換回路で構成している。その他の構成および動作は実施例と同様である。
【０１３３】
変形例５は例えば変形例１、４にも適用することができる。
【０１３４】
＜応用例＞
実施例、変形例１〜５では、複数のＩＧＢＴのオン時間およびオフ時間を揃えることを説明したが、実施例、変形例１〜５の構成において過渡応答のオーバシュートの対策にも適用することができる。また、スイッチング素子１１Ｕ、１１Ｖ、１１Ｗ、１１Ｘ、１１Ｙ、１１Ｚの各スイッチング素子が一つのＩＧＢＴで構成されている場合（並列接続されない場合）の過渡応答のオーバシュートの対策にも適用することができる。
【０１３５】
過渡応答の対策について図３８〜４３を用いて説明する。図３８はターンオン時（Ｒｇ＝３．５Ω）の信号波形である。図３９はターンオン時（Ｒｇ＝４３Ω）の信号波形である。図４０はターンオフ時（Ｒｇ＝３．５Ω）の信号波形である。図４１はターンオフ時（Ｒｇ＝４３Ω）の信号波形である。図４２はターンオン時の信号波形と状態を示す波形図である。図４３は基底データメモリによる駆動制御例を示す図である。なお、基底データメモリには“Address” “IGBT State”は格納されない。
【０１３６】
図３８〜４１に示すように、応答性を高めようとする場合ゲート抵抗（Ｒｇ）を小さくすることで、高速化が図れるが、コレクタ電流（Ｉｃ）のオーバシュートが発生しやすくなり、ノイズおよびスイッチング損失の増加につながる。
【０１３７】
そのため、ゲートの駆動電流（ＩＧ）をターンオン時の飽和状態の直前状態（State3）およびターンオフ時の飽和状態の直前状態（State7)において、電流駆動能力を落とす信号波形にすることで、オーバシュートを防ぐことができる。
【０１３８】
例えば、ターンオン時の各状態における駆動電流（ＩＧ）（基底データメモリの設定）を以下のようにする。
第一状態（State1）：最大電流駆動に設定する（ＩＧ＝Ｉ１）。例えば、図４３に示すように、基底データメモリのアドレス（Address）０〜Ｌ−１の“High side”のデータを“000000”に、“Low side”のデータを“000000”にする。
第二状態（State2）：電流駆動能力を制限する設定にする（ＩＧ＝Ｉ２＜Ｉ１）。例えば、図４３に示すように、基底データメモリのアドレス（Address）Ｌ〜Ｍ−１の“High side”のデータを“110000”に、“Low side”のデータを“000000”にする。“High side”のデータに“1”がある程と電流駆動能力が低くなる。
第三状態（State3）：一旦、電流駆動能力を上げ、オーバシュートしないよう徐々に電流駆動能力を下げる設定にする（ＩＧ＝Ｉ１⇒Ｉ３）。例えば、図４３に示すように、基底データメモリのアドレス（Address）Ｍ〜Ｎ−ｎの“High side”のデータを“000000”にし、アドレス（Address）Ｎ−２の“High side”のデータを“111100”、アドレス（Address）Ｎ−１のデータを“111101”、アドレス（Address）Ｎの“High side”のデータを“111110”と徐々に駆動能力を下げる。アドレス（Address）Ｍ〜Ｎの“Low side”のデータを“000000”にする。
第四状態（State4）：最低限のオン状態を維持するための電流駆動能力に設定する（ＩＧ＝Ｉ３）。例えば、基底データメモリの“High side”のデータを“111100”に、“Low side”のデータを“000000”にする。
【０１３９】
以上、本発明者によってなされた発明を実施形態、実施例および変形例に基づき具体的に説明したが、本発明は、上記実施形態、実施例および変形例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【０１４０】
１・・・電動機システム
２・・・電力変換装置
１０・・・インバータ回路
１１・・・スイッチング素子
１２・・・ＩＧＢＴ（電力用半導体装置）
２０・・・ドライバＩＣ（半導体装置）
２１・・・駆動制御回路
２１１・・・波形生成回路
２１２・・・電流駆動回路
２１３・・・基底データメモリ
２１４・・・ステートマシン制御回路
２１５・・・ステートマシン判断回路
２１・・・駆動制御回路
２２・・・電流モニタ回路
２３・・・遮断回路
２４・・・ＭＣＵ＿Ｉ／Ｆ
２５・・・電圧モニタ回路
３０・・・制御回路（ＭＣＵ，制御用半導体装置）
３１・・・ＣＰＵ
３２・・・記憶装置
３３・・・ＰＷＭ回路
３４・・・Ｉ／Ｏインタフェース
【図１】
2018093684.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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