(57)【要約】【課題】消費電流が削減できるイネーブル信号生成回路を提供する。【解決手段】イネーブル信号生成回路は、イネーブル入力端子ＥＮＩと、ＭＯＳトランジスタＭ３１と、参照電圧生成回路と、コンパレータＣＰ１とオフセット電圧Ｖｏｆｆｓｅｔで構成されるイネーブル検出回路を備える。ＭＯＳトランジスタＭ３１のゲートにはクランプ回路ＣＣ１からツェナー電圧ＶＺが与えられている。クランプ回路ＣＣ１は、イネーブル入力電圧ＶＥＮが所定の電圧に達したとときに、ＭＯＳトランジスタＭ３１を定電流で動作させる。コンパレータＣＰ１の非反転入力端子＋及び反転入力端子−には参照電圧生成回路で生成された電圧がそれぞれ与えられており、反転入力端子−にはさらにオフセット電圧Ｖｏｆｆｓｅｔが与えられている。【選択図】図１
2018061115.tif 000002
【特許請求の範囲】
【請求項１】
イネーブル入力電圧を受けるイネーブル入力端子と、
前記イネーブル入力電圧レベルが第１の参照電圧を超えたかを判定して反転信号を出力するイネーブル検出回路と、
前記イネーブル検出回路に接続される出力手段とを備え、
前記イネーブル検出回路は、少なくとも２つのトランジスタが差動形式で構成され、さらに前記２つのトランジスタには動作電圧を異ならせるオフセット電圧が与えられ、前記出力手段から前記反転信号に応じた信号を出力するイネーブル信号生成回路。
【請求項２】
前記２つのトランジスタがバイポーラトランジスタで構成される時、前記オフセット電圧は、前記２つのバイポーラトランジスタのエミッタ・ベース間の順方向電圧を異ならせて与えられている請求項１に記載のイネーブル信号生成回路。
【請求項３】
前記オフセット電圧は互いに前記バイポーラトランジスタのエミッタ面積を異ならせて設定される請求項２に記載のイネーブル信号生成回路。
【請求項４】
前記２つのトランジスタがＭＯＳトランジスタで構成される時、前記オフセット電圧は、前記２つのＭＯＳトランジスタのゲート・ソース間の閾値電圧を異ならせて与えられている請求項１に記載のイネーブル信号生成回路。
【請求項５】
前記オフセット電圧は互いに前記ＭＯＳトランジスタのゲート幅及びゲート長の少なくとも一方の大きさを異ならせて設定される請求項４に記載のイネーブル信号生成回路。
【請求項６】
前記イネーブル入力端子と接地電位との間に、ＮチャネルＭＯＳトランジスタ及び前記第１の参照電圧を生成する参照電圧生成回路が直列に接続され、前記参照電圧生成回路から第１の電圧が取り出される第１回路点に前記２つのトランジスタの一方の制御電極が、第２の電圧が取り出される第２回路点に前記２つのトランジスタの他方の制御電極がそれぞれ接続される請求項１〜５のいずれか一項に記載のイネーブル信号生成回路。
【請求項７】
前記イネーブル入力電圧のレベルが前記第１の参照電圧を超えた後、低くなる方向に変化した場合に前記イネーブル検出回路は、前記第１の参照電圧よりも低い第２の参照電圧で反転信号を出力する請求項６に記載のイネーブル信号生成回路。
【請求項８】
前記イネーブル入力端子から前記接地電位に向かってカレントミラー回路、前記ＮチャネルＭＯＳトランジスタのドレイン・ソース導電路、及び前記参照電圧生成回路が、この順で接続される請求項７に記載のイネーブル信号生成回路。
【請求項９】
前記イネーブル入力端子から前記接地電位に向かって前記ＮチャネルＭＯＳトランジスタのドレイン・ソース導電路、カレントミラー回路、及び前記参照電圧生成回路が、この順で接続される請求項７に記載のイネーブル信号生成回路。
【請求項１０】
前記参照電圧生成回路は少なくとも２つの抵抗が直列に接続された直列接続体で構成される請求項８または請求項９に記載のイネーブル信号生成回路。
【請求項１１】
前記直列接続体の１つの抵抗の一端が前記第１回路点に、前記１つの抵抗の他端が前記第２回路点にそれぞれ接続される請求項１０に記載のイネーブル信号生成回路。
【請求項１２】
前記第１の参照電圧及び前記第２の参照電圧は前記直列接続体の接続が切り換えられて生成される請求項７または請求項１０に記載のイネーブル信号生成回路。
【請求項１３】
前記イネーブル入力端子と前記ＮチャネルＭＯＳトランジスタのドレインとの間の導電路にカレントミラー回路の入力側トランジスタが接続されており、前記カレントミラー回路の出力側トランジスタで生成されたミラー電流が前記イネーブル検出回路を構成する前記２つのトランジスタの負荷電流として設定される請求項１０に記載のイネーブル信号生成回路。
【請求項１４】
前記ＮチャネルＭＯＳトランジスタのゲートには固定電圧である第３の参照電圧が印加されており、前記イネーブル入力電圧が前記第３の参照電圧に到達した時に前記ＮチャネルＭＯＳトランジスタのドレイン・ソース間に流れる電流が前記第３の参照電圧によって一定とされる請求項７〜請求項１３のいずれか一項に記載のイネーブル信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イネーブル信号生成回路に関し、通常モードとスタンバイモードとを切替えるイネーブル信号を生成するイネーブル信号生成回路に関する。
【背景技術】
【０００２】
スタンバイモードに切替え可能なシステムでは、動作モード切替えのための入力信号に応じて動作モードの設定が行われる。このため、イネーブル信号の信号レベルを所定の基準信号と比較するための検出回路部を備えている場合が多い。
【０００３】
たとえば、特許文献１（特開２０１３−１７１９１４号公報）の図１に記載のイネーブル検出回路では、イネーブル信号を受けるイネーブル端子と、内部回路と、イネーブル検出回路と、電源遮断回路とを備える。内部回路は、通常動作モードと低消費電力モードとを有する。イネーブル検出回路は、イネーブル信号の電圧レベルが第１の参照電圧を超えたか否かを判定し、イネーブル信号の電圧レベルが第１の参照電圧を超えたときに、内部回路を低消費電力モードから通常動作モードに切替えるための信号を出力する。電源遮断回路は、イネーブル信号の電圧レベルが、第１の参照電圧よりも低い第２の参照電圧以下になったか否かを判定し、イネーブル信号の電圧レベルが第２の参照電圧以下になったときに、イネーブル検出回路を駆動するための駆動電流の経路を遮断する。イネーブル検出回路は、さらに、イネーブル信号の電圧レベルが第１の参照電圧と第２の参照電圧の間の第３の参照電圧以下になったか否かを判定し、イネーブル信号の電圧レベルが第３の参照電圧以下になった時に、内部回路を通常動作モードから低消費電力モードに切替えるための信号を出力する。
【０００４】
また、特許文献２（特開２０１３−５１９６号公報）の図１に記載のイネーブル検出回路では、イネーブル信号を受ける制御入力端子と、イネーブル検出回路と、定電流源とを備える。イネーブル検出回路は、イネーブル信号の電圧レベルが参照電圧を超えたか否かを判定し、イネーブル信号の電圧レベルが参照電圧を超えたときに、低消費電力モードから通常動作モードに切替えるための信号を出力する。イネーブル検出回路は、さらに、イネーブル信号の電圧レベルが参照電圧以下になったか否かを判定し、イネーブル信号の電圧レベルが参照電圧以下になった時に、通常動作モードから低消費電力モードに切替えるための信号を出力する。定電流源は、電源電圧が高くなっても消費電流が増加しないように働く。  
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１７１９１４号公報
【特許文献２】特開２０１３−５１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら特許文献１に記載されたイネーブル検出回路では、実使用時にはイネーブル端子を安定させるために、イネーブル端子を抵抗で接地電位ＧＮＤに対してプルダウンしておく必要があり、イネーブル端子に印加される電圧に比例してイネーブル端子の消費電流が増えるという不具合が懸念される。
【０００７】
また、特許文献２に記載されたイネーブル検出回路では、制御入力端子に印加される電圧に比例して制御入力端子の消費電流が増えるという不具合が懸念される。
【０００８】
本発明は、上記問題点を考慮してなされたものであり、その目的は、イネーブル信号生成回路において、従来よりも消費電流を削減することである。
【課題を解決するための手段】
【０００９】
本発明のイネーブル信号生成回路は、イネーブル入力電圧を受けるイネーブル入力端子と、前記イネーブル入力電圧レベルが第１の参照電圧を超えたかを判定して反転信号を出力するイネーブル検出回路とを備える。前記イネーブル検出回路に接続される出力手段を備え、前記イネーブル検出回路は、少なくとも２つのトランジスタが差動形式で構成され、さらに前記２つのトランジスタには動作電圧を異ならせるオフセット電圧が与えられ、前記出力手段から前記反転信号に応じた信号を出力する。
【００１０】
また本発明の一態様のイネーブル信号生成回路は、前記２つのトランジスタがバイポーラトランジスタで構成される時、前記オフセット電圧は、前記２つのバイポーラトランジスタのエミッタ・ベース間の順方向電圧を異ならせて与えられている。
【００１１】
また本発明の一態様のイネーブル信号生成回路は、前記オフセット電圧は互いに前記バイポーラトランジスタのエミッタ面積を異ならせて設定される。
【００１２】
また本発明の一態様のイネーブル信号生成回路は、前記２つのトランジスタがＭＯＳトランジスタで構成される時、前記オフセット電圧は、前記２つのＭＯＳトランジスタのゲート・ソース間の閾値電圧を異ならせて与えられている。
【００１３】
また本発明の一態様のイネーブル信号生成回路は、前記オフセット電圧は互いに前記ＭＯＳトランジスタのゲート幅及びゲート長の少なくとも一方の大きさを異ならせて設定されている。
【発明の効果】
【００１４】
この発明によれば、イネーブル信号生成回路において、従前よりも消費電流を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施の形態に係る構成を示すブロック図である。
【図２】図１の構成の一例を示す回路図である。
【図３】図２でのイネーブル入力電圧と各部電圧と消費電流を示す図である。
【図４】図１の構成の例に係る別の回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
図１は、本発明の一実施の形態による構成を示すブロック図である。
【００１８】
イネーブル入力電圧ＶＥＮが印加されるイネーブル入力端子ＥＮＩは、ＭＯＳトランジスタＭ３１のドレインＤに接続されており、そのゲートＧは、クランプ回路ＣＣ１に接続されている。クランプ回路ＣＣ１には電源電圧ＶＣＣが供給されている。ＭＯＳトランジスタＭ３１のソースＳは、抵抗Ｒ３１の一端に接続され、その他端は抵抗Ｒ３２の一端とコンパレータＣＰ１の非反転入力端子＋とが接続されている。抵抗Ｒ３２の他端は、抵抗Ｒ３３の一端とコンパレータＣＰ１の反転入力端子−とに接続されている。抵抗Ｒ３３の他端は、抵抗Ｒ３４の一端とＭＯＳトランジスタＭ３２のドレインＤとに接続されている。抵抗Ｒ３４の他端は、接地電位ＧＮＤに接続されている。ＭＯＳトランジスタＭ３２のソースＳは接地電位ＧＮＤに接続されている。コンパレータＣＰ１の出力はＭＯＳトランジスタＭ３２のゲートＧと接続されている。
【００１９】
コンパレータＣＰ１の反転入力端子−にオフセット電圧Ｖｏｆｆｓｅｔを持たすことにより、イネーブル入力端子ＥＮＩに印加されるイネーブル入力電圧ＶＥＮが所定のレベルまで到達していない時にはイネーブル出力端子ＥＮＯがロウＬを出力するようになる。そしてイネーブル入力電圧ＶＥＮが大きくなり、抵抗Ｒ３２の両端間電圧Ｖｄｒｏｐがオフセット電圧Ｖｏｆｆｓｅｔを超えた時にイネーブル出力端子ＥＮＯがハイＨを出力することになる。
【００２０】
電源電圧ＶＣＣがクランプ回路ＣＣ１に十分に与えられ、かつＭＯＳトランジスタＭ３１が十分にオン状態であり、そのオン抵抗すなわちＭＯＳトランジスタＭ３１のドレインＤとソースＳとの間の抵抗成分を無視すると、イネーブル入力端子ＥＮＩと接地電位ＧＮＤとの間に介在される総抵抗値ｒ３０はほぼ
ｒ３０＝ｒ３１＋ｒ３２＋ｒ３３＋ｒ３４
で表される。ここで、ＭＯＳトランジスタＭ３１のドレイン電圧ＶＤ、ソース電圧ＶＳ及びイネーブル入力電圧ＶＥＮとの間には次の関係が成立する。
ＶＤ＝ＶＥＮ、ＶＤ＝ＶＳ
してみれば、イネーブル入力端子ＥＮＩから接地電位ＧＮＤに向かって流れる消費電流ＩＥＮは、
ＩＥＮ＝ＶＥＮ／ｒ３０
となる。
【００２１】
さらにイネーブル入力電圧ＶＥＮを大きくしていくと、イネーブル出力端子ＥＮＯがハイＨになりＭＯＳトランジスタＭ３２がオンし、抵抗Ｒ３４がショートされる。これにより、消費電流ＩＥＮは、
ＩＥＮ＝ＶＥＮ／（ｒ３１＋ｒ３２＋ｒ３３）
となる。
【００２２】
ここでＭＯＳトランジスタＭ３１のゲートＧとソースＳとの間の閾値電圧をＶｔｈ、ゲートＧに印加される電圧をＶｚとすると、イネーブル入力電圧ＶＥＮを大きくしていくと、ＭＯＳトランジスタＭ３１のソース電圧ＶＳが（Ｖｚ−Ｖｔｈ）にクランプされ、消費電流ＩＥＮは、
ＩＥＮ＝（ＶＺ−Ｖｔｈ）／（ｒ３１＋ｒ３２＋ｒ３３）
となり、消費電流ＩＥＮのイネーブル入力電圧ＶＥＮへの依存性を抑制することができる。
【００２３】
なお、抵抗Ｒ３１〜Ｒ３４は本発明で参照電圧生成回路を構成しているが、抵抗Ｒ３１，Ｒ３３は必ずしも必要ではなく、抵抗Ｒ３２，Ｒ３４の２つの抵抗で十分である。また、ヒステリシスを持たない構成も本発明には含まれる。その場合は抵抗Ｒ３２だけでも成立することができる。
【００２４】
図２は、図１のブロック図を具体的な回路図で示した一例である。図２のイネーブル信号生成回路は、イネーブル入力端子ＥＮＩから接地電位ＧＮＤに向かってバイポーラトランジスタＱ１１，Ｑ１２で構成されるカレントミラー回路、ＮチャネルＭＯＳトランジスタＭ１１のドレイン・ソース導電路、及び抵抗Ｒ１１〜Ｒ１４で構成される参照電圧生成回路が、この順で接続されている
【００２５】
イネーブル入力端子ＥＮＩは、バイポーラトランジスタＱ１１のエミッタとバイポーラトランジスタＱ１２のエミッタとに接続されている。バイポーラトランジスタＱ１１のベースとコレクタとバイポーラトランジスタＱ１２のベースとＭＯＳトランジスタＭ１１のドレインＤとが接続されており、ＭＯＳトランジスタＭ１１のソースＳと抵抗Ｒ１１の一端とが共通接続されている。抵抗Ｒ１１の他端と抵抗Ｒ１２の一端とバイポーラトランジスタＱ１４のベースとが接続されており、抵抗Ｒ１２の他端と抵抗Ｒ１３の一端とバイポーラトランジスタＱ１３のベースとが接続されており、抵抗Ｒ１３の他端と抵抗Ｒ１４の一端とＭＯＳトランジスタＭ１２のドレインＤとが接続されている。抵抗Ｒ１４の他端が接地電位ＧＮＤに接続されており、ＭＯＳトランジスタＭ１２のソースが接地電位ＧＮＤに接続されており、バイポーラトランジスタＱ１２のコレクタとバイポーラトランジスタＱ１３のエミッタとバイポーラトランジスタＱ１４のエミッタとが共通接続された差動形式を成しイネーブル検出回路を構成している。バイポーラトランジスタＱ１３のコレクタとバイポーラトランジスタＱ１５のコレクタと抵抗Ｒ１５の一端とＭＯＳトランジスタＭ１３のゲートとが共通接続されており、バイポーラトランジスタＱ１４のコレクタとバイポーラトランジスタＱ１５のベースとバイポーラトランジスタＱ１６のコレクタとベースとが接続されている。バイポーラトランジスタＱ１５のエミッタとバイポーラトランジスタＱ１６のエミッタとが接地電位ＧＮＤに接続されており、抵抗Ｒ１５の他端が接地電位ＧＮＤに共通接続されており、ＭＯＳトランジスタＭ１３のソースＳが接地電位ＧＮＤに接続されている。抵抗Ｒ１６の一端が電源電圧ＶＣＣに接続されており、抵抗Ｒ１６の他端とＭＯＳトランジスタＭ１３のドレインＤとインバータＩＮＶ１１の入力とが接続されており、インバータＩＮＶ１１の出力とＭＯＳトランジスタＭ１２のゲートＧとが接続されている。抵抗Ｒ１７の一端は電源電圧ＶＣＣに接続されており、その他端はツェナーダイオードＺＤ１１の一端とＭＯＳトランジスタＭ１１のゲートＧが接続されており、ツェナーダイオードＺＤ１１の他端が接地電位ＧＮＤに接続されている。
【００２６】
イネーブル入力端子ＥＮＩにイネーブル入力電圧ＶＥＮが印加されていくと、バイポーラトランジスタＱ１１のエミッタ・ベースの順方向電圧Ｖｆ程度の電圧が印加されたところから消費電流ＩＥＮが流れ始める。これは、バイポーラトランジスタＱ１１とバイポーラトランジスタＱ１２によって構成されるカレントミラー回路が動き出すことによる。電源電圧ＶＣＣがツェナーダイオードＺＤ１１に十分に与えられ、かつＭＯＳトランジスタＭ１１がオン状態ではイネーブル入力端子ＥＮＩと接地電位ＧＮＤとの間に介在される総抵抗値ｒＴｏｔａｌはほぼ、
ｒＴｏｔａｌ＝（ｒ１１＋ｒ１２＋ｒ１３＋ｒ１４）
で表される。ここで、ＭＯＳトランジスタＭ１１のドレイン電圧ＶＤ、ソース電圧ＶＳ及びイネーブル入力電圧ＶＥＮとの間には次の関係が成立する。
ＶＤ＝（ＶＥＮ−Ｖｆ）、ＶＤ＝ＶＳ
消費電流ＩＥＮはバイポーラトランジスタＱ１１に流れる電流の２倍となる。これはカレントミラー回路を構成するバイポーラトランジスタＱ１２にも同じ大きさの電流が流れるためであり、消費電流ＩＥＮは次式で表される。
ＩＥＮ＝２＊（ＶＥＮ−Ｖｆ）／ｒＴｏｔａｌ
ただし、Ｑ１１・Ｑ１２は必ずしも同サイズである必要はなく、その時は流れる電流が２倍ではなくサイズ比に応じた電流に設定される。
【００２７】
さらにイネーブル入力電圧ＶＥＮを大きくしていくと、イネーブル出力端子ＥＮＯがハイＨになりＭＯＳトランジスタＭ１２がオンし、抵抗Ｒ１４がショートされる。これにより消費電流ＩＥＮは、
ＩＥＮ＝２＊（ＶＥＮ−Ｖｆ）／（ｒ１１＋ｒ１２＋ｒ１３）
となる。
【００２８】
ここでＭＯＳトランジスタＭ１１のゲートＧとソースＳとの間の閾値電圧がＶｔｈ、ゲートＧに印加される電圧がＶｚ、バイポーラトランジスタＱ１１のエミッタ・ベース間の順方向電圧がＶｆでそれぞれ示すと、イネーブル入力電圧ＶＥＮを大きくしていき（Ｖｚ−Ｖｔｈ+Ｖｆ）に到達すると、ＭＯＳトランジスタＭ１１のソース電圧ＶＳがＶＳ＝（Ｖｚ−Ｖｔｈ）にクランプされ、消費電流ＩＥＮは、
ＩＥＮ＝２＊（ＶＺ−Ｖｔｈ）／（ｒ１１＋ｒ１２＋ｒ１３）
となる。消費電流ＩＥＮのイネーブル入力電圧ＶＥＮへの依存性を抑制することができる。
【００２９】
ここで、イネーブル出力端子ＥＮＯがハイＨになる時のイネーブル入力電圧ＶＥＮを第１の参照電圧ＶＥＮ１とし上記（Ｖｚ−Ｖｔｈ+Ｖｆ）を第３の参照電圧ＶＥＮ３とすると、第３の参照電圧ＶＥＮ３は以下の式を満たす必要がある。
ＶＥＮ３＝Ｖｚ−Ｖｔｈ＋Ｖｆ＞ＶＥＮ１
そうしなければイネーブル出力端子ＥＮＯがハイＨになれないからである。なお、第３の参照電圧ＶＥＮ３とは別に第２の参照電圧ＶＥＮ２が存在する。これについては後述する。
【００３０】
図３は、図２のイネーブル信号生成回路におけるイネーブル入力電圧ＶＥＮとイネーブル入力端子ＥＮＩの消費電流ＩＥＮとＭＯＳトランジスタＭ１１のドレイン電圧ＶＤとソース電圧ＶＳとイネーブル出力端子ＥＮＯの関係を示す。
【００３１】
図３（ａ）は、イネーブル出力端子ＥＮＯとイネーブル入力電圧ＶＥＮとの関係を示す。第1の参照電圧ＶＥＮ１を超えると出力がハイＨになる。イネーブル出力端子ＥＮＯがハイＨに置かれた後イネーブル入力電圧ＶＥＮを下げていき、第２の参照電圧ＶＥＮ２より下がるとイネーブル出力端子ＥＮはロウＬになることを示す。すなわち、イネーブル入力電圧ＶＥＮを上げていった場合と下げていった場合にハイＨとロウＬとの切り替わる電圧が異なるという、ヒステリシス特性を示す。こうしたヒステリシス特性はＭＯＳトランジスタＭ１２のオン、オフによって生成される。
イネーブル検出回路がヒステリシスを持たない場合、イネーブル出力端子ＥＮＯをロウＬからハイＨへ変化させた瞬間に、イネーブル入力端子ＥＮＩにノイズが入ると、本来ハイＨを保持しないといけないイネーブル出力端子ＥＮＯが、一瞬ロウＬになることが起こる。またこの逆も起こりうる。このような誤動作を防ぐために閾値にヒステリシスを持たすことが一般的である。
【００３２】
ここで、図３（ａ）に示した第1の参照電圧ＶＥＮ１及び第２の参照電圧ＶＥＮ２を求めるために再度、図２の説明に戻る。
【００３３】
図２において、差動形式を成しイネーブル検出回路を構成するバイポーラトランジスタＱ１３とバイポーラトランジスタＱ１４のエミッタ面積比は１：Ｎ（Ｎは１以上の自然数）に設定されている。これによりＶＴｌｎＮのオフセット電圧Ｖｏｆｆｓｅｔを発生させている。ここで熱電圧ＶＴ＝ＫＴ／ｑであり、ｑは電子の電荷、Ｋはボルツマン定数、Ｔは絶対温度であり、常温での熱電圧ＶＴは、約２６ｍＶであることが知られている。図２において、イネーブル出力端子ＥＮＯがハイＨを出力する第１の参照電圧ＶＥＮ１は、数式（１）を満たすときである。
ＶＴｌｎＮ≦（ＶＥＮ１−Ｖｆ）＊ｒ１２／ｒＴｏｔａｌ  …（１）
【００３４】
図２にはイネーブル検出回路をバイポーラトランジスタで構成したものを示した。しかし、バイポーラトランジスタＱ１３及びバイポーラトランジスタＱ１４をＭＯＳトランジスタに置き換えることも可能である。この場合にはオフセット電圧は、２つのＭＯＳトランジスタのゲート・ソース間の閾値電圧を異なるようにゲート幅、ゲート長を調整してやると良い。
【００３５】
イネーブル出力端子ＥＮＯがハイＨになるとＭＯＳトランジスタＭ１２がオンし、抵抗Ｒ１４がショートされる。これによりイネーブル出力端子ＥＮＯがロウＬを出力する第２の参照電圧ＶＥＮ２は、数式（２）を満たすときである。
ＶＴｌｎＮ≧（ＶＥＮ２−Ｖｆ）＊ｒ１２／（ｒ１１＋ｒ１２＋ｒ１３）  …（２）
ここで
Ｖ１＝（ＶＥＮ１−Ｖｆ）、Ｖ２＝（ＶＥＮ２−Ｖｆ）
とみなすと、数式（１）、（２）より
Ｖ１≧Ｖ２（ＲＴｏｔａｌ／（ｒ１１＋ｒ１２＋ｒ１３））
となる。
【００３６】
ｒＴｏｔａｌ／（ｒ１１＋ｒ１２＋ｒ１３）＞１
であるので、Ｖ１＞Ｖ２となる。ここで
Ｖ１＝（ＶＥＮ１−Ｖｆ）、Ｖ２＝（ＶＥＮ２−Ｖｆ）
とすると、ＶＥＮ１＞ＶＥＮ２となる。このことから、ヒステリシスコンパレータを構成できていることがいえる。
【００３７】
また、上式より第１の参照電圧ＶＥＮ１と第２の参照電圧ＶＥＮ２はそれぞれ数式（３）及び数式（４）で表わされる。
ＶＥＮ１＝ＶＴｌｎＮ＊ｒＴｏｔａｌ／ｒ１２＋Ｖｆ  …（３）
ＶＥＮ２＝ＶＴｌｎＮ＊（ｒ１１＋ｒ１２＋ｒ１３）／ｒ１２＋Ｖｆ  …（４）
【００３８】
数式（３），（４）に基づき第２の参照電圧ＶＥＮ２を第１の参照電圧ＶＥＮ１を用いて表すと数式（５）で表される。
ＶＥＮ２＝ＶＥＮ１−（ｒ１４／ｒ１２）ＶＴｌｎＮ  …（５）
なお、数式（５）で抵抗値ｒ１４は抵抗Ｒ１４の抵抗値であるが、抵抗値ｒ１４は、抵抗ｒＴｏｔａｌから抵抗値（ｒ１１＋ｒ１２＋ｒ１３）を差し引いた大きさに等しいので数式（５）に置き換えることができる。
【００３９】
数式（５）から明らかになるように、第１の参照電圧ＶＥＮ１と第２の参照電圧ＶＥＮ２との差は所定の関係をもって設定される。これによって、ヒステリシス特性の精度を高めることができる。
【００４０】
本発明の一実施の形態ではバイポーラトランジスタを差動形式で用い両者トランジスタの間にオフセット電圧を持たせるようにしたが、ＭＯＳトランジスタの閾値電圧に差を持たせて設定してもかまわない。ＭＯＳトランジスタでオフセット電圧を生成する時には２つのＭＯＳトランジスタのゲート幅及びゲート長のいずれか一方を調整して行うとよい。
【００４１】
図３（ｂ）は、イネーブル入力端子ＥＮＩの消費電流ＩＥＮとイネーブル入力電圧ＶＥＮとの関係を示す。特性Ｙ１は本発明によって提供される。特性Ｙ２は本発明が完全に適用されない場合を示す。特性Ｙ１，Ｙ２とも消費電流ＩＥＮは、第３の参照電圧ＶＥＮ３（Ｖｚ−Ｖｔｈ＋Ｖｆ）までの区間、イネーブル入力電圧ＶＥＮに比例して増加する。イネーブル入力電圧ＶＥＮが第３の参照電圧ＶＥＮ３を超えると本発明が適用される特性Ｙ１から分かるように、消費電流ＩＥＮはほぼ一定となり、消費電流ＩＥＮの増加による消費電力の増加を抑制できていることが分かる。一方、本発明が適用されない特性Ｙ２は、イネーブル入力電圧ＶＥＮに比例して増加し、消費電力の増加が抑制できていないことが分かる。
【００４２】
図３（ｃ）は、ドレイン電圧ＶＤとソース電圧ＶＳとイネーブル入力電圧ＶＥＮとの関係を示す。第３の参照電圧ＶＥＮ３を超えるまでは、ＭＯＳトランジスタＭ１１のドレイン電圧ＶＤは、ＶＤ＝（ＶＥＮ−Ｖｆ）であり、ＭＯＳトランジスタＭ１１のソース電圧ＶＳは、ＶＳ＝ＶＤが成り立ち、その後第３の参照電圧ＶＥＮ３を越えるとＶＳ＝（Ｖｚ−Ｖｔｈ）が成り立つことを示す。
【００４３】
図４は、本発明の別の実施の形態の回路図を示す。図４に示すイネーブル信号生成回路は、イネーブル入力端子ＥＮＩから接地電位ＧＮＤに向かってＮチャネルＭＯＳトランジスタＭ２１のドレイン・ソース導電路、カレントミラー回路を構成するトランジスタＱ２１，Ｑ２２、及び抵抗Ｒ２１〜抵抗Ｒ２４で構成される参照電圧生成回路が、この順で接続されている。
【００４４】
図４のイネーブル信号生成回路が、図２と異なる点はバイポーラトランジスタＱ２１，Ｑ２２で構成したカレントミラー回路をイネーブル入力端子ＥＮＩに直結するのではなく、ＭＯＳトランジスタＭ２１のソースＳに接続したことである。こうした回路構成によれば、バイポーラトランジスタＱ２１，Ｑ２２には比較的高いイネーブル入力電圧ＶＥＮが印加されないので低耐圧トランジスタで構成できる。
【００４５】
しかし電源電圧ＶＣＣが十分に高くない場合は、バイポーラトランジスタＱ２２のエミッタ−コレクタ間電圧を十分に確保できないことが起こりうるので、電源電圧ＶＣＣの大きさに配慮しなければならない。例えば電源電圧ＶＣＣ＝２Ｖ程度の時には、ＭＯＳトランジスタＭ２１のゲート・ソース間の閾値電圧Ｖｔｈを仮に０．７ＶとみなすとＭＯＳトランジスタＭ２１のソース電圧ＶＳは、
ＶＳ＝ＶＣＣ−Ｖｔｈ＝２．０−０．７＝１．３［Ｖ］
程度となる。したがって、バイポーラトランジスタＱ２１のベース電圧ＶＢ２１およびコレクタ電圧ＶＣ２１は
ＶＢ２１＝ＶＣ２１＝１．３−０．７＝０．６［Ｖ］
程度となる。ここで抵抗Ｒ２１による電圧降下が０．１［Ｖ］程度とみなすと、バイポーラトランジスタＱ２４のベース電圧ＶＢ２４が、
ＶＢ２４＝０．６−０．１＝０．５［Ｖ］
程度となる。したがって、バイポーラトランジスタＱ２４のエミッタ電圧ＶＥ２４は、
ＶＥ２４＝０．５＋０．７＝１．２［Ｖ］
程度となる。この時、バイポーラトランジスタＱ２２のエミッタ電圧ＶＥ２２＝ＶＳ＝１．３［Ｖ］、コレクタ電圧ＶＣ２２＝ＶＥ２４＝１．２［Ｖ］となりエミッタ−コレクタ間電圧が十分に確保できなくなる。
【００４６】
本発明では、クランプ回路にツェナーダイオードを使用したが、推奨されるツェナーダイオードは温度係数が低くほぼ０に近い値のものである。一般的にツェナー電圧が５．２Ｖ付近のものが最も温度係数が小さいため、本提案回路でもそのツェナーダイオードを用いることを推奨する。
【００４７】
また、本回路よりも低い電圧でクランプしたいときは、よりツェナー電圧の低いツェナーダイオードを用いるか、ダイオードの直列接続を用いればよい。しかし、温度係数に注意しておく必要がある。負の温度係数を持っているため、温度が上がれば上がるほど、クランプ電圧が下がるということに配慮しなければならない。
【００４８】
また、本回路よりも高い電圧でクランプしたいときは、よりツェナー電圧の高いツェナーダイオードを用いる。もしくは、ツェナーダイオードにダイオードの直列接続を用いる。どちらの場合も温度係数に注意して使用する。しかし、ツェナーダイオードとダイオードの直列接続の場合は、正と負の温度係数同士が打ち消しあうことが考えられるので、こちらの使用方法が推奨される。ただし、クランプ電圧が高くなるということは消費電流が大きくなるということに注意する必要がある。
【００４９】
本発明では、オフセットコンパレータの差動入力部をバイポーラトランジスタで表わしたが、当然ＭＯＳトランジスタでも同様のことが実現可能であることは言うまでもない。
【００５０】
今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【産業上の利用可能性】
【００５１】
本発明は、近年求められている省電力化に大いに貢献するイネーブル信号生成回路である。そのため、本発明は、産業上の利用可能性は極めて高い。
【符号の説明】
【００５２】
ＣＣ１  クランプ回路
ＣＰ１  コンパレータ
ＥＮＩ  イネーブル入力端子
ＥＮＯ  イネーブル出力端子
ＧＮＤ  接地電位
ＩＥＮ  消費電流
ＩＮＶ１１，ＩＮＶ２１  インバータ
Ｍ１１−Ｍ１３，Ｍ２１−Ｍ２３，Ｍ３１−Ｍ３２  ＭＯＳトランジスタ
Ｑ１１−Ｑ１６，Ｑ２１−Ｑ２６  バイポーラトランジスタ
Ｒ１１−Ｒ１７，Ｒ２１−Ｒ２７，Ｒ３１−Ｒ３４  抵抗
ＶＣＣ  電源電圧
ＶＤ  ドレイン電圧
Ｖｄｒｏｐ  抵抗Ｒ３２の両端間の電圧
ＶＥＮ  イネーブル入力電圧
ＶＥＮ１  第１の参照電圧
ＶＥＮ２  第２の参照電圧
ＶＥＮ３  第３の参照電圧
Ｖｆ  順方向電圧
Ｖｏｆｆｓｅｔ  オフセット電圧
ＶＳ  ソース電圧
Ｖｔｈ  ゲート閾値電圧
Ｖｚ  ツェナー電圧
ＺＤ１１，ＺＤ２１  ツェナーダイオード
【図１】
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【図２】
2018061115.tif 000004
【図３】
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【図４】
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