(57)【要約】【課題】表示部と同じ工程で作製しうるトランジスタを有するレベルシフタの提供。【解決手段】半導体装置は同じ極性のトランジスタでレベルシフタとして機能する。半導体装置は、入力信号を昇圧する容量素子として、金属と、絶縁体と、半導体と、を積層した、所謂ＭＩＳキャパシタを用いる構成とする。ＭＩＳキャパシタを用いる構成とすることで、出力信号を生成するためのトランジスタに係るゲートソース間電圧を大きくできるため、出力信号の昇圧動作をより確実におこなうことができる。【選択図】図１
2018093483.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧、第２電圧、入力信号、および反転入力信号が与えられ、前記入力信号の振幅電圧を昇圧した出力信号を生成する機能を有する半導体装置であって、
第１乃至第４のトランジスタ、第１容量素子、および第２容量素子を有し、
前記入力信号が与えられる配線は、前記第１トランジスタのゲートおよびソース又はドレインの一方に電気的に接続され、
前記反転入力信号が与えられる配線は、前記第２トランジスタのゲート、前記第４トランジスタのゲート、および前記第２容量素子の第１電極に電気的に接続され、
前記第１電圧が与えられる配線は、前記第３トランジスタのソース又はドレインの一方に電気的に接続され、
前記第２電圧が与えられる配線は、前記第２トランジスタのソース又はドレインの一方および前記第４トランジスタのソース又はドレインの一方に電気的に接続され、
前記第１容量素子の第１電極は、前記第１トランジスタのソース又はドレインの他方、前記第３トランジスタのゲート、および前記第２トランジスタのソース又はドレインの他方に電気的に接続され、
前記第１容量素子の第２電極は、前記第２容量素子の第２電極、前記第３トランジスタのソース又はドレインの他方、前記第４トランジスタのソース又はドレインの他方に電気的に接続される、
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１容量素子および第２容量素子は、金属と、絶縁体と、半導体と、を積層した構成であることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１乃至第４トランジスタのチャネル形成領域を有する半導体層、および前記第１容量素子および第２容量素子が有する前記半導体は、酸化物半導体であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
第５トランジスタおよび第６トランジスタを有し、
前記第１容量素子の第１電極は、前記第５トランジスタのゲートに電気的に接続され、
前記反転入力信号が与えられる配線は、前記第６トランジスタのゲートに電気的に接続され、
前記第１電圧が与えられる配線は、前記第５トランジスタのソース又はドレインの一方に電気的に接続され、
前記第２電圧が与えられる配線は、前記第６トランジスタのソース又はドレインの一方に電気的に接続され、
前記出力信号を出力する配線は、前記第５トランジスタのソース又はドレインの他方、および前記第６トランジスタのソース又はドレインの他方に電気的に接続される、
ことを特徴とする半導体装置。
【請求項５】
第１電圧、第２電圧、第３電圧、入力信号、および反転入力信号が与えられ、前記入力信号の振幅電圧を昇圧した出力信号を生成する機能を有する半導体装置であって、
第１乃至第３のトランジスタ、第１容量素子、および第２容量素子を有し、
前記入力信号が与えられる配線は、前記第１トランジスタのソース又はドレインの一方に電気的に接続され、
前記第３電圧が与えられる配線は、前記第１トランジスタのゲートに電気的に接続され、
前記反転入力信号が与えられる配線は、前記第３トランジスタのゲート、および前記第２容量素子の第１電極に電気的に接続され、
前記第１電圧が与えられる配線は、前記第２トランジスタのソース又はドレインの一方に電気的に接続され、
前記第２電圧が与えられる配線は、前記第３トランジスタのソース又はドレインの一方に電気的に接続され、
前記第１容量素子の第１電極は、前記第１トランジスタのソース又はドレインの他方、および前記第２トランジスタのゲートに電気的に接続され、
前記第１容量素子の第２電極は、前記第２容量素子の第２電極、前記第２トランジスタのソース又はドレインの他方、前記第３トランジスタのソース又はドレインの他方に電気的に接続される、
ことを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第１容量素子および第２容量素子は、金属と、絶縁体と、半導体と、を積層した構成であることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第１乃至第３トランジスタのチャネル形成領域を有する半導体層、および前記第１容量素子および第２容量素子が有する前記半導体は、酸化物半導体であることを特徴とする半導体装置。
【請求項８】
請求項５乃至７のいずれか一において、
前記第３電圧は、前記第１電圧より小さい電圧であることを特徴とする半導体装置。
【請求項９】
請求項５乃至８のいずれか一において、
第４トランジスタおよび第５トランジスタを有し、
前記第１容量素子の第１電極は、前記第４トランジスタのゲートに電気的に接続され、
前記反転入力信号が与えられる配線は、前記第５トランジスタのゲートに電気的に接続され、
前記第１電圧が与えられる配線は、前記第４トランジスタのソース又はドレインの一方に電気的に接続され、
前記第２電圧が与えられる配線は、前記第５トランジスタのソース又はドレインの一方に電気的に接続され、
前記出力信号を出力する配線は、前記第４トランジスタのソース又はドレインの他方、および前記第５トランジスタのソース又はドレインの他方に電気的に接続される、
ことを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか一における半導体装置を有するレベルシフタと、
ゲートドライバと、ソースドライバＩＣと、コントローラＩＣと、表示部と、を有する表示装置。
【請求項１１】
請求項１０に記載の表示装置と、筐体と、を備えた表示モジュールを有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、表示装置及び電子機器に関する。
【背景技術】
【０００２】
近年、スマートフォンなどの携帯電話、タブレット型情報端末、ノート型ＰＣ（パーソナルコンピュータ）等が有する表示装置において、様々な面で改良が進められている。例えば、解像度を大きくする、色再現性（ＮＴＳＣ比）を高くする、駆動回路を小さくする、消費電力を低減する、等の表示装置の開発が行われている。
【０００３】
また、改良の１つとして、環境の光に応じて、表示装置に映す画像の明るさを自動的に調節する機能を有する表示装置が挙げられる。該表示装置として、例えば、環境の光を反射して画像を映す機能と、発光素子を光らせて画像を映す機能と、を有する表示装置が挙げられる。この構成にすることにより、環境の光が十分に強い場合には、反射光を利用して表示装置に画像を映す表示モード（以下、反射モードという。）とし、又は環境の光が弱い場合には、発光素子を光らせて表示装置に画像を映す表示モード（以下、透過モード、又は自発光モードという。）として、表示装置に映す画像の明るさの調節を行うことができる。つまり、該表示装置は、照度計（照度センサという場合もある。）などを用いて環境の光を検知することによって、該光の強さに応じて表示方法を反射モード、自発光モード、又はそれら両方を用いたモードのいずれかを選択して、画像の表示を行うことができる。
【０００４】
ところで、発光素子を光らせて画像を映す機能と、環境の光を反射して画像を映す機能と、を有する表示装置として、例えば、１つの画素に、液晶素子を制御する画素回路と、発光素子を制御する画素回路と、を有する表示装置（以下、ハイブリッド（複合型）表示装置という。）が特許文献１乃至特許文献３に開示されている。またハイブリッド表示装置の画素回路に用いられるトランジスタには、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）が有効である。ＯＳトランジスタは、極めてオフ電流が低いトランジスタであるため、表示部が静止画を表示する際のリフレッシュ頻度を少なくすることができる。本明細書等において、上述のリフレッシュ頻度を少なくする技術を、「アイドリングストップ」または「ＩＤＳ駆動」と呼称する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００３／０１０７６８８号明細書
【特許文献２】国際公開第２００７／０４１１５０号公報
【特許文献３】特開２００８−２２５３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記ハイブリッド表示装置のさらなる低消費電力化を進める上で、画像のリフレッシュに必要なコントローラＩＣ（フレームメモリおよびタイミングコントローラなどで構成される）を基板（例えば、ガラス基板）上に実装する構成、所謂チップオングラス（ＣＯＧ；Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）が考えられる。
【０００７】
ＣＯＧにすることで、ホストからＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）を介してデータを供給することなくパネル上の回路だけでＩＤＳ駆動をすることができる。またＣＯＧにする構成に加えて、コントローラＩＣからパネル上のゲートドライバへ出力される低電圧のタイミング信号を、レベルシフタで昇圧する構成がパネル上の回路だけでＩＤＳ駆動をするために有効である。しかしながらレベルシフタを構成するトランジスタ数の増加、およびレベルシフタを動作させるための電圧数の増加が問題となる。
【０００８】
本発明の一態様は、レベルシフタとして機能しうる新規な半導体装置、当該半導体装置を有する表示装置、及び電子機器等を提供することを課題の一とする。
【０００９】
または、本発明の一態様では、表示部のトランジスタと同様にパネル上に作製できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様では、レベルシフタとして機能する回路におけるトランジスタ数が抑えられた、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、レベルシフタとして機能する回路を動作させるための電圧数が抑えられた、新規な構成の半導体装置等を提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、第１電圧、第２電圧、入力信号、および反転入力信号が与えられ、入力信号の振幅電圧を昇圧した出力信号を生成する機能を有する半導体装置であって、第１乃至第４のトランジスタ、第１容量素子、および第２容量素子を有し、入力信号が与えられる配線は、第１トランジスタのゲートおよびソース又はドレインの一方に電気的に接続され、反転入力信号が与えられる配線は、第２トランジスタのゲート、第４トランジスタのゲート、および第２容量素子の第１電極に電気的に接続され、第１電圧が与えられる配線は、第３トランジスタのソース又はドレインの一方に電気的に接続され、第２電圧が与えられる配線は、第２トランジスタのソース又はドレインの一方および第４トランジスタのソース又はドレインの一方に電気的に接続され、第１容量素子の第１電極は、第１トランジスタのソース又はドレインの他方、第３トランジスタのゲート、および第２トランジスタのソース又はドレインの他方に電気的に接続され、第１容量素子の第２電極は、第２容量素子の第２電極、第３トランジスタのソース又はドレインの他方、第４トランジスタのソース又はドレインの他方に電気的に接続される、半導体装置である。
【００１１】
本発明の一態様において、第１容量素子および第２容量素子は、金属と、絶縁体と、半導体と、を積層した構成である半導体装置が好ましい。
【００１２】
本発明の一態様において、第１乃至第４トランジスタのチャネル形成領域を有する半導体層、および第１容量素子および第２容量素子が有する半導体は、酸化物半導体である半導体装置が好ましい。
【００１３】
本発明の一態様において、第５トランジスタおよび第６トランジスタを有し、第１容量素子の第１電極は、第５トランジスタのゲートに電気的に接続され、反転入力信号が与えられる配線は、第６トランジスタのゲートに電気的に接続され、第１電圧が与えられる配線は、第５トランジスタのソース又はドレインの一方に電気的に接続され、第２電圧が与えられる配線は、第６トランジスタのソース又はドレインの一方に電気的に接続され、出力信号を出力する配線は、第５トランジスタのソース又はドレインの他方、および第６トランジスタのソース又はドレインの他方に電気的に接続される、半導体装置が好ましい。
【００１４】
本発明の一態様は、第１電圧、第２電圧、第３電圧、入力信号、および反転入力信号が与えられ、入力信号の振幅電圧を昇圧した出力信号を生成する機能を有する半導体装置であって、第１乃至第３のトランジスタ、第１容量素子、および第２容量素子を有し、入力信号が与えられる配線は、第１トランジスタのソース又はドレインの一方に電気的に接続され、第３電圧が与えられる配線は、第１トランジスタのゲートに電気的に接続され、反転入力信号が与えられる配線は、第３トランジスタのゲート、および第２容量素子の第１電極に電気的に接続され、第１電圧が与えられる配線は、第２トランジスタのソース又はドレインの一方に電気的に接続され、第２電圧が与えられる配線は、第３トランジスタのソース又はドレインの一方に電気的に接続され、第１容量素子の第１電極は、第１トランジスタのソース又はドレインの他方、および第２トランジスタのゲートに電気的に接続され、第１容量素子の第２電極は、第２容量素子の第２電極、第２トランジスタのソース又はドレインの他方、第３トランジスタのソース又はドレインの他方に電気的に接続される、半導体装置が好ましい。
【００１５】
本発明の一態様において、第１容量素子および第２容量素子は、金属と、絶縁体と、半導体と、を積層した構成である半導体装置が好ましい。
【００１６】
本発明の一態様において、第１乃至第３トランジスタのチャネル形成領域を有する半導体層、および第１容量素子および第２容量素子が有する半導体は、酸化物半導体である半導体装置が好ましい。
【００１７】
本発明の一態様において、第３電圧は、第１電圧より小さい電圧である半導体装置が好ましい。
【００１８】
本発明の一態様において、第４トランジスタおよび第５トランジスタを有し、第１容量素子の第１電極は、第４トランジスタのゲートに電気的に接続され、反転入力信号が与えられる配線は、第５トランジスタのゲートに電気的に接続され、第１電圧が与えられる配線は、第４トランジスタのソース又はドレインの一方に電気的に接続され、第２電圧が与えられる配線は、第５トランジスタのソース又はドレインの一方に電気的に接続され、出力信号を出力する配線は、第４トランジスタのソース又はドレインの他方、および第５トランジスタのソース又はドレインの他方に電気的に接続される、半導体装置が好ましい。
【００１９】
本発明の一態様は、上記半導体装置を有するレベルシフタと、ゲートドライバと、ソースドライバＩＣと、コントローラＩＣと、表示部と、を有する表示装置である。
【００２０】
本発明の一態様は、上記記載の表示装置と、筐体と、を備えた表示モジュールを有する電子機器である。
【００２１】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００２２】
本発明の一態様は、レベルシフタとして機能しうる新規な半導体装置、当該半導体装置を有する表示装置、及び電子機器等を提供することができる。
【００２３】
または、本発明の一態様では、表示部のトランジスタと同様にパネル上に作製できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様では、レベルシフタとして機能する回路におけるトランジスタ数が抑えられた、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、レベルシフタとして機能する回路を動作させるための電圧数が抑えられた、新規な構成の半導体装置等を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】表示装置のブロック図、および半導体装置の回路図。
【図２】半導体装置の動作例を示すタイミングチャート。
【図３】半導体装置の動作例を示す回路図およびタイミングチャート。
【図４】半導体装置の動作例を示す回路図およびタイミングチャート。
【図５】半導体装置の動作例を示す回路図およびタイミングチャート。
【図６】半導体装置の動作例を示す回路図およびタイミングチャート。
【図７】半導体装置の動作例を示す回路図。
【図８】半導体装置の動作例を示す回路図。
【図９】半導体装置の動作例を示す回路図。
【図１０】半導体装置の動作例を示す回路図およびタイミングチャート。
【図１１】半導体装置の動作例を示す回路図およびタイミングチャート。
【図１２】半導体装置の動作例を示す回路図およびタイミングチャート。
【図１３】半導体装置の動作例を示す回路図およびタイミングチャート。
【図１４】半導体装置の動作例を示す回路図およびタイミングチャート。
【図１５】半導体装置の動作例を示す回路図。
【図１６】半導体装置の動作例を示す回路図。
【図１７】半導体装置の動作例を示す回路図。
【図１８】表示装置の一例を示す上面図及び斜視図。
【図１９】表示装置の一例を示す上面図及び斜視図。
【図２０】タッチセンサユニットの一例を示す上面図、および表示装置にタッチセンサユニットを実装した例を示す斜視図。
【図２１】画素の構成例を示す回路図。
【図２２】画素の構成例を示す回路図。
【図２３】画素の構成例を示す回路図。
【図２４】画素の構成例を示す回路図。
【図２５】画素の構成例を示す回路図。
【図２６】ゲートドライバの構成例を示すブロック図、ならびにゲートドライバを構成する回路を説明する図。
【図２７】ゲートドライバを構成する回路を説明する回路図。
【図２８】ゲートドライバを構成する回路を説明する回路図。
【図２９】ゲートドライバの動作例を示すタイミングチャート。
【図３０】ゲートドライバの動作例を示すタイミングチャート。
【図３１】ソースドライバＩＣの構成例を示すブロック図。
【図３２】コントローラＩＣの構成例を示すブロック図。
【図３３】パラメータを説明する図。
【図３４】フレームメモリの構成例を説明するブロック図と回路図。
【図３５】レジスタの構成例を説明するブロック図。
【図３６】レジスタの構成例を説明する回路図。
【図３７】コントローラＩＣの構成例を示すブロック図。
【図３８】表示装置の一例を示す断面図。
【図３９】表示装置の一例を示す断面図。
【図４０】画素の一例を説明する上面図。
【図４１】タッチセンサユニットの一例を説明する回路図。
【図４２】表示モジュールの一例を示す図。
【図４３】電子機器の一例を示す図。
【図４４】実施例を説明するためのブロック図とグラフ。
【図４５】実施例を説明するための回路図。
【図４６】実施例を説明するためのグラフ。
【図４７】実施例を説明するためのグラフ。
【図４８】実施例を説明するための顕微鏡写真。
【発明を実施するための形態】
【００２５】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２６】
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。
【００２７】
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２８】
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【００２９】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【００３０】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００３１】
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【００３２】
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【００３３】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００３４】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【００３５】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３６】
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【００３７】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【００３８】
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００３９】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について説明する。なお半導体装置は、入力信号の振幅電圧を昇圧して出力信号として出力する機能を有する。そのため半導体装置は、昇圧回路あるいはレベルシフタということもある。なおトランジスタあるいは容量素子を有する回路のように、半導体特性を利用しうる素子を有する装置は半導体装置である。
【００４０】
＜構成例１＞
図１（Ａ）は、本発明の一態様の半導体装置であるレベルシフタ１０４の回路図である。
【００４１】
レベルシフタ１０４は、トランジスタＭ１乃至Ｍ６、容量素子ＭＣＵ、ＭＣＬを有する。図１（Ａ）では、入力信号ＩＮ、反転入力信号ＩＮＢ、出力信号ＯＵＴＨ、電圧ＶＤＤＨ、電圧ＶＳＳ、ノードＢＯＯＴ、およびノードＰＲＥＯＵＴを図示している。
【００４２】
入力信号ＩＮが与えられる配線は、トランジスタＭ１のゲートおよびソース又はドレインの一方に接続される。反転入力信号ＩＮＢが与えられる配線は、トランジスタＭ２のゲート、トランジスタＭ４のゲート、トランジスタＭ６のゲート、および容量素子ＭＣＬの第１電極に接続される。電圧ＶＤＤＨが与えられる配線は、トランジスタＭ３のソース又はドレインの一方、およびトランジスタＭ５のソース又はドレインの一方に接続される。電圧ＶＳＳが与えられる配線は、トランジスタＭ２のソース又はドレインの一方、トランジスタＭ４のソース又はドレインの一方、およびトランジスタＭ６のソース又はドレインの一方に接続される。容量素子ＭＣＵの第１電極は、トランジスタＭ１のソース又はドレインの他方、トランジスタＭ３のゲート、トランジスタＭ５のゲート、およびトランジスタＭ２のソース又はドレインの他方に接続される。容量素子ＭＣＵの第２電極は、容量素子ＭＣＬの第２電極、トランジスタＭ３のソース又はドレインの他方、およびトランジスタＭ４のソース又はドレインの他方に接続される。出力信号ＯＵＴＨを出力する配線は、トランジスタＭ５のソース又はドレインの他方、およびトランジスタＭ６のソース又はドレインの他方に接続される。
【００４３】
入力信号ＩＮおよび反転入力信号ＩＮＢは、Ｈレベルが電圧ＶＤＤ、Ｌレベルが電圧ＶＳＳ（＜ＶＤＤ）の信号である。電圧ＶＳＳは基準となる電位、例えばグラウンド電位、あるいは０Ｖである。入力信号ＩＮは、デジタル信号である。反転入力信号ＩＮＢは、入力信号ＩＮの論理が反転した信号である。出力信号ＯＵＴＨは、入力信号ＩＮの論理と同じで且つ、Ｈレベルが電圧ＶＤＤＨ（＞ＶＤＤ）、Ｌレベルが電圧ＶＳＳの信号である。つまりレベルシフタ１０４は、入力信号ＩＮの振幅電圧を昇圧した出力信号ＯＵＴＨを生成する機能を有する回路である。
【００４４】
図１（Ａ）の構成は、入力信号ＩＮおよび反転入力信号ＩＮＢと、電圧ＶＤＤＨおよび電圧ＶＳＳによって昇圧された信号を生成できる。つまり電圧ＶＤＤＨおよび電圧ＶＳＳの他に、電圧ＶＤＤといった別の電圧が必要ない。そのため、電圧を各素子に与えるための配線数を少なくできる、レベルシフタとして機能する半導体装置を構成することができる。
【００４５】
ノードＢＯＯＴは、容量素子ＭＣＵの第１電極が接続されるノード、すなわちトランジスタＭ１のソース又はドレインの他方、トランジスタＭ３のゲート、トランジスタＭ５のゲート、およびトランジスタＭ２のソース又はドレインの他方に接続されるノードに相当する。ノードＰＲＥＯＵＴは、容量素子ＭＣＵの第２電極が接続されるノード、すなわち容量素子ＭＣＬの第２電極、トランジスタＭ３のソース又はドレインの他方、およびトランジスタＭ４のソース又はドレインの他方に接続されるノードに相当する。
【００４６】
トランジスタＭ１乃至Ｍ６は、単極性のトランジスタで構成することができる。図１（Ａ）でトランジスタＭ１乃至Ｍ６は、ｎチャネル型を例示しているが、各信号の論理を反転することでｐチャネル型とすることもできる。図１（Ａ）のトランジスタＭ１乃至Ｍ６に適用するｎチャネル型のトランジスタとしては、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をチャネル形成領域に有するトランジスタ（以下、ＯＳトランジスタ）を適用することが好ましい。
【００４７】
容量素子ＭＣＵおよび容量素子ＭＣＬは、金属と、絶縁体と、半導体と、を積層した、所謂ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量で構成することができる。絶縁体は、酸化物である場合、ＭＯＳ容量といってもよい。つまり図１（Ａ）に図示するようにトランジスタのソースとドレインとを接続し、ゲートに印加する電圧に応じて容量素子として機能するか否かを切り替えることができる構成とする。
【００４８】
当該構成とすることで、入力信号ＩＮおよび反転入力信号ＩＮＢの電圧を変化させる期間において、容量素子ＭＣＬの容量値と、容量素子ＭＣＵの容量値と、を異ならせることができる。具体的には、容量素子ＭＣＬの容量値を、容量素子ＭＣＵの容量値よりも大きくすることができる。そのため、反転入力信号ＩＮＢをＨレベルからＬレベルに変化させた際、容量値が大きい容量素子ＭＣＬによって反転入力信号ＩＮＢが与えられる配線とノードＰＲＥＯＵＴとの間に強い容量カップリングが生じ、ノードＰＲＥＯＵＴの電圧を低下させることができる。加えて入力信号ＩＮをＬレベルからＨレベルに変化させた際、容量素子ＭＣＵの容量値が小さいため、ノードＰＲＥＯＵＴとノードＢＯＯＴとの間の容量カップリングを小さくすることができ、ノードＢＯＯＴの電圧をほとんど低下させることなく動作を行うことができる。その結果、トランジスタＭ１のソースドレイン間を流れる電流を、トランジスタＭ３のソースドレイン間を流れる電流よりも大きくすることができる。またノードＢＯＯＴの電圧が上昇した際、容量素子ＭＣＬの容量値を容量素子ＭＣＵの容量値よりも大きくすることができる。そのため、ノードＢＯＯＴの電圧は、ノードＰＲＥＯＵＴの電圧の上昇に伴って強いブートストラップ効果を生じさせることができ、ノードＢＯＯＴの電圧がさらに上昇しやすくできる。その結果、ノードＢＯＯＴの電圧は、ノードＰＲＥＯＵＴの電圧より昇圧速度が大きくなり、トランジスタＭ３のゲートソース間電圧Ｖｇｓを大きくして昇圧動作を行うことができ、昇圧動作に要する時間を短縮することができる。
【００４９】
容量素子ＭＣＵおよび容量素子ＭＣＬは、トランジスタＭ１乃至Ｍ６と同じ工程で作製されることが好ましい。つまりＭＩＳ容量における半導体を酸化物半導体とすることが好適である。当該構成とすることでレベルシフタ１０４を、表示装置においてガラス基板上に形成したゲートドライバのトランジスタおよび表示部の画素部のトランジスタと同じ工程で作製することができる。
【００５０】
図１（Ｂ）は図１（Ａ）で説明したレベルシフタ１０４を有する表示装置のブロック図を示す。
【００５１】
図１（Ｂ）の表示装置１００は、基材１０１上に、コントローラＩＣ１１２、ソースドライバＩＣ１１１、レベルシフタ１０４、ゲートドライバ１０３、および表示部１０２を有する。
【００５２】
コントローラＩＣ１１２は、基材１０１上以外にあるホスト１９０との間でＬＶＤＳ（Ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）等の高速通信インターフェースによりデータＤＣＯＮの送受信を行うことができる。コントローラＩＣ１１２は、フレームメモリ、画像処理回路（調光、調色、ガンマ補正等の画像処理）、タイミングコントローラなどを有する構成が有効である。
【００５３】
コントローラＩＣ１１２はＯＳトランジスタと単結晶シリコンのトランジスタ（以下、Ｓｉトランジスタ）とを積層して構成する場合、フレームメモリのメモリセルにＯＳトランジスタを用いることができる。ＯＳトランジスタは極めて小さいオフ電流（オフ状態時のリーク電流）を有するため、メモリセルに用いることでデータ保持時の消費電力を極めて小さくすることができる。そのため、ＩＤＳ駆動の際に、コントローラＩＣの消費電力を低減することができる。またＯＳトランジスタとＳｉトランジスタとを積層する構成は、画像処理回路にも有効であり、ＯＳトランジスタで構成される不揮発性レジスタで構成するスキャンレジスタに適用できる。スキャンレジスタはパラメータ設定により、画像処理の内容やアルゴリズムの変更が容易になる。タイミングコントローラは、ゲートドライバ１０３の動作を制御するための制御信号ＧＤＥＮを生成し、ソースドライバＩＣ１１１の動作を制御するための制御信号ＳＤＥＮを生成する。
【００５４】
表示部１０２は、複数の画素を有する。画素は、表示素子、および表示素子を駆動するための画素回路を有する。画素回路は、トランジスタおよび容量素子を有する。なお画素回路は、表示素子を含めるものとして説明する場合がある。
【００５５】
ソースドライバＩＣ１１１は、シフトレジスタ、レベルシフタ、アナログデジタル変換回路、デジタルアナログ変換回路、アンプ、バッファ、などを有する。ソースドライバＩＣ１１１を構成するトランジスタは、基材１０１上に作製可能であるが、高速での動作が必須である。そのため、ソースドライバＩＣ１１１は、集積回路として別途作製して基材１０１に取り付ける構成が好適である。ソースドライバＩＣ１１１は、表示部１０２の画素が有する表示素子で階調に応じた輝度の制御を行うためのビデオ信号ＳＤＯＵＴを出力する。ビデオ信号ＳＤＯＵＴは、階調に応じて、高い電圧が必要となる。
【００５６】
ゲートドライバ１０３は、シフトレジスタなどを有する。ゲートドライバ１０３は、表示部１０２の画素が有する選択トランジスタのオンまたはオフを制御する。選択トランジスタは、スイッチとしての機能を有する。ゲートドライバ１０３が出力する走査信号ＧＤＯＵＴは、高い振幅電圧が必要となる。
【００５７】
レベルシフタ１０４は、入力信号ＩＮとして走査信号ＧＤＯＵＴを用いる。レベルシフタ１０４は、走査信号ＧＤＯＵＴを出力信号ＯＵＴＨとして表示部１０２に入力する。出力信号ＯＵＴＨは、走査信号ＧＤＯＵＴを昇圧し、高い振幅電圧とした信号である。レベルシフタ１０４を構成するトランジスタは、表示部１０２の画素が有するトランジスタと同様に基板上に作製することができ、ゲートドライバ１０３と表示部１０２との間に配置することができる。そのため、ソースドライバＩＣ内のレベルシフタを利用して走査信号ＧＤＯＵＴを昇圧する構成と比べて配線の引き回しなどの無駄が生じにくく、消費電力の低減、信号遅延の低減、あるいは動作不良の低減を図ることができる。
【００５８】
以上図１（Ｂ）で説明した、表示部１０２の画素回路、ゲートドライバ１０３、およびレベルシフタ１０４は、基材１０１上に同じ工程で作製されるトランジスタとし、コントローラＩＣ１１２およびソースドライバＩＣ１１１は、集積回路として基材１０１に実装する構成とする。当該構成とすることで、ホスト１９０からＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）を介してデータＤＣＯＮを供給することなく基材１０１上の回路だけでＩＤＳ駆動をすることができる。またＣＯＧにする構成に加えて、コントローラＩＣからパネル上のゲートドライバへ出力される低電圧のタイミング信号を、レベルシフタ１０４で昇圧する構成がパネル上の回路だけでＩＤＳ駆動をするために有効である。
【００５９】
＜構成例１の動作＞
図２は図１（Ｂ）に示すレベルシフタの動作を説明するためのタイミングチャートである。図２では、入力信号ＩＮ、反転入力信号ＩＮＢ、ノードＢＯＯＴ、ノードＰＲＥＯＵＴ、および出力信号ＯＵＴＨの信号波形について図示している。図２では、各信号の電圧の変動に併せて期間ｔ０乃至ｔ３と期間を分けている。
【００６０】
なお図２に示す期間ｔ０乃至ｔ３の各期間での動作は、図３乃至図６において、回路図とタイミングチャートとを併せて示している。期間ｔ０は、入力信号ＩＮの昇圧前の期間である。期間ｔ１は、入力信号ＩＮの昇圧期間である。期間ｔ２は、入力信号ＩＮの昇圧後の期間である。期間ｔ３は、ノードＰＲＥＯＵＴの電圧、および出力信号ＯＵＴＨを与える配線の電圧の昇圧後の期間である。
【００６１】
なお説明を理解しやすくするため、入力信号ＩＮおよび反転入力信号ＩＮＢの振幅電圧を５Ｖとする。つまり各信号は、Ｈレベルで５Ｖ、Ｌレベルで０Ｖになるとして説明を行う。また各トランジスタおよびＭＩＳ容量は、エンハンスメント型すなわちノーマリオフ型であるとして説明を行う。また電圧ＶＳＳは０Ｖ、電圧ＶＤＤＨは５Ｖより大きい電圧とする。またノードＢＯＯＴ、およびノードＰＲＥＯＵＴ等の電圧は、初期状態で０Ｖとして説明する。また図３乃至図６の動作の説明において、オフ状態となるトランジスタあるいは容量素子として機能しない（容量値が小さい）ＭＩＳ容量はバツ印を付して図示し、オン状態となるトランジスタあるいは容量素子として機能する（容量値が大きい）ＭＩＳ容量はバツ印を付さないで図示している。
【００６２】
まず期間ｔ０の動作について図３（Ａ）、（Ｂ）の回路図、およびタイミングチャートで説明する。期間ｔ０では、入力信号ＩＮを０Ｖ、および反転入力信号ＩＮＢを５Ｖとしている。そのため、トランジスタＭ１、Ｍ３、Ｍ５がオフ状態、およびトランジスタＭ２、Ｍ４、Ｍ６がオン状態となる。また容量素子ＭＣＵで容量値が小さく、容量素子ＭＣＬで容量値が大きくなる。そのため、ノードＢＯＯＴ、ノードＰＲＥＯＵＴおよび出力信号ＯＵＴＨの電圧は０Ｖとなる。
【００６３】
次いで期間ｔ１の動作について図４（Ａ）、（Ｂ）の回路図、およびタイミングチャートで説明する。期間ｔ１では、入力信号ＩＮを０Ｖから５Ｖに変化させ、反転入力信号ＩＮＢを５Ｖから０Ｖに変化させる。そのため、トランジスタＭ１、Ｍ３、Ｍ５がオフ状態からオン状態に変化し、およびトランジスタＭ２、Ｍ４、Ｍ６がオン状態からオフ状態に変化する。
【００６４】
期間ｔ１に変化した時点では、容量素子ＭＣＬの容量値が大きく、容量素子ＭＣＵの容量値が小さい状態である。この状態によって、反転入力信号ＩＮＢを５Ｖから０Ｖに変化した時、容量値が大きい容量素子ＭＣＬによって反転入力信号ＩＮＢが与えられる配線とノードＰＲＥＯＵＴとの間に強い容量カップリングが生じ、ノードＰＲＥＯＵＴの電圧が低下する。また、ノードＰＲＥＯＵＴの電圧が低下した時点で、容量素子ＭＣＵの容量値が小さいため、ノードＰＲＥＯＵＴとノードＢＯＯＴとの間の容量カップリングは小さく、ノードＢＯＯＴの電圧はあまり低下しない。ノードＰＲＥＯＵＴでの容量カップリングが生じた時、トランジスタＭ１のゲートソース間電圧Ｖｇｓは、おおよそ５Ｖであるため、ソースドレイン間を流れる電流（ＩＢＯＯＴ）が大きくなり、トランジスタＭ３はゲートソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより少し大きい程度であるため、ソースドレイン間を流れる電流（ＩＰＲＥＯＵＴ）が小さい。そのため、ノードＢＯＯＴの電圧は、ノードＰＲＥＯＵＴの電圧より昇圧速度が大きくなり、トランジスタＭ３のゲートソース間電圧Ｖｇｓが大きくなる。
【００６５】
次いで期間ｔ２の動作について図５（Ａ）、（Ｂ）の回路図、およびタイミングチャートで説明する。期間ｔ２では、期間ｔ１で電圧を変化させた後の期間である。上述の期間ｔ１以降でトランジスタＭ３のゲートソース間電圧Ｖｇｓが大きくなるため、ノードＰＲＥＯＵＴに流れる電流（ＩＰＲＥＯＵＴ）が大きくなり、ノードＰＲＥＯＵＴの電圧が上昇する。トランジスタＭ３のゲートソース間電圧Ｖｇｓは、容量素子ＭＣＵに保持される電圧でもあるため、容量素子ＭＣＵが機能して容量値が大きくなる。またノードＰＲＥＯＵＴの電圧が上昇し、容量素子ＭＣＬに保持する電圧が小さくなると、具体的にはＭＩＳ容量の閾値電圧より小さくなると、容量素子ＭＣＬが機能せず容量値が小さくなる。そのため、ノードＰＲＥＯＵＴの電圧の上昇に伴って強いブートストラップ効果が生じ、ノードＢＯＯＴの電圧が上昇する。そして、トランジスタＭ３およびＭ５のソースドレイン間にさらに電流（ＩＰＲＥＯＵＴ、ＩＯＵＴ）が流れ、ノードＰＲＥＯＵＴの電圧、および出力信号ＯＵＴＨを与える配線の電圧がそれぞれ上昇する。
【００６６】
次いで期間ｔ３の動作について図６（Ａ）、（Ｂ）の回路図、およびタイミングチャートで説明する。期間ｔ３は、ノードＰＲＥＯＵＴの電圧、および出力信号ＯＵＴＨを与える配線の電圧の昇圧後の期間である。期間ｔ３では、ノードＰＲＥＯＵＴの電圧が電圧ＶＤＤＨまで上昇することでブートストラップ効果は生じなくなり、ノードＰＲＥＯＵＴの電圧、および出力信号ＯＵＴＨを与える配線の電圧が電圧ＶＤＤＨとなって昇圧動作は完了する。
【００６７】
＜構成例１の変形例＞
図７（Ａ）は、図１（Ａ）で図示したレベルシフタとして機能する半導体装置の変形例である。図７（Ａ）に示す回路図では、図１（Ａ）の容量素子ＭＣＵおよび容量素子ＭＣＬについて、ＭＩＳ容量をＭＩＭ（金属（Ｍｅｔａｌ）−絶縁体（Ｉｎｓｕｌａｔｏｒ）−金属（Ｍｅｔａｌ）の積層体）容量に変更した回路図を図示している。図７（Ａ）において容量素子を、容量素子ＣＵおよび容量素子ＣＬとして図示している。
【００６８】
図７（Ａ）に図示する容量素子ＣＵおよび容量素子ＣＬは、ＭＩＭ容量である。そのため容量素子ＣＵおよび容量素子ＣＬでは、ノードＢＯＯＴ、ノードＰＲＥＯＵＴおよび反転入力信号ＩＮＢの電圧に応じた容量値の変化がない。そのため、図１（Ａ）のように容量素子ＭＣＵおよび容量素子ＭＣＬの容量値の違いを利用したブートストラップ動作の効果は小さい。
【００６９】
その一方で図７（Ａ）の構成は、反転入力信号ＩＮＢが与えられる配線とノードＰＲＥＯＵＴとの間、およびノードＢＯＯＴとノードＰＲＥＯＵＴとの間の容量カップリングは、反転入力信号ＩＮＢが与えられる配線とノードＢＯＯＴとの間より大きくすることができる。容量素子ＣＵと容量素子ＣＬの容量値が同じであれば、反転入力信号ＩＮＢが与えられる配線とノードＢＯＯＴとの間の容量値は、反転入力信号ＩＮＢが与えられる配線とノードＰＲＥＯＵＴとの間の容量値よりも小さくでき、ノードＢＯＯＴにおける容量カップリングの変化を小さくできるからである。従って図７（Ａ）の構成としても、図１（Ａ）と同様の機能を有する半導体装置とすることができる。
【００７０】
図７（Ｂ）は、図１（Ａ）で図示したレベルシフタとして機能する半導体装置の変形例である。図７（Ｂ）に示す回路図では、図１（Ａ）の容量素子ＭＣＬと他の素子の接続関係を変更した回路図を図示している。
【００７１】
図７（Ｂ）に示す構成では、ノードＢＯＯＴ、ノードＰＲＥＯＵＴおよび反転入力信号ＩＮＢの電圧に応じて容量素子ＭＣＵおよび容量素子ＭＣＬでの容量値の変化があるものの、図１（Ａ）のような容量素子ＭＣＵおよび容量素子ＭＣＬの容量値の差より小さく、ブートストラップ動作の効果は小さい。
【００７２】
その一方で図７（Ｂ）の構成は、入力信号ＩＮの昇圧時における各ノードおよび配線の電圧の大小関係は、ノードＢＯＯＴ＞ノードＰＲＥＯＵＴ＞反転入力信号ＩＮＢが与えられる配線、となる。そのため反転入力信号ＩＮＢが与えられる配線とノードＰＲＥＯＵＴとの間、およびノードＢＯＯＴとノードＰＲＥＯＵＴとの間の容量カップリングは、反転入力信号ＩＮＢが与えられる配線とノードＢＯＯＴとの間より大きくすることができる。容量カップリングの変化は、容量素子ＭＣＵと容量素子ＭＣＬの容量値が同じであれば、反転入力信号ＩＮＢが与えられる配線とノードＢＯＯＴとの間の容量値が小さくなるからである。従って図７（Ｂ）の構成としても、図１（Ａ）と同様の機能を有する半導体装置とすることができる。
【００７３】
図８（Ａ）は、図１（Ａ）で図示したレベルシフタとして機能する半導体装置の変形例である。図８（Ａ）に示す回路図では、図１（Ａ）の出力段にあるトランジスタＭ５およびＭ６を除いた回路である。当該回路構成とすることで、トランジスタ数が２つ少ない半導体装置とすることができる。なお図８（Ａ）では、出力信号ＯＵＴＨを与える配線に接続される容量等の影響によって昇圧速度が変化する場合があるものの、図８（Ａ）の構成としても、図１（Ａ）と同様の機能を有する半導体装置とすることができる。
【００７４】
図８（Ｂ）は、図７（Ａ）で図示したレベルシフタとして機能する半導体装置の変形例である。図８（Ｂ）に示す回路図では、図７（Ａ）の出力段にあるトランジスタＭ５およびＭ６を除いた回路である。当該回路構成とすることで、トランジスタ数が２つ少ない半導体装置とすることができる。なお図８（Ｂ）では、出力信号ＯＵＴＨを与える配線に接続される容量等の影響によって昇圧速度が変化する場合があるものの、図８（Ｂ）の構成としても、図７（Ａ）と同様の機能を有する半導体装置とすることができる。
【００７５】
図９は、図７（Ｂ）で図示したレベルシフタとして機能する半導体装置の変形例である。図９に示す回路図では、図７（Ｂ）の出力段にあるトランジスタＭ５およびＭ６を除いた回路である。当該回路構成とすることで、トランジスタ数が２つ少ない半導体装置とすることができる。なお図９では、出力信号ＯＵＴＨを与える配線に接続される容量等の影響によって昇圧速度が変化する場合があるものの、図９の構成としても、図７（Ｂ）と同様の機能を有する半導体装置とすることができる。
【００７６】
＜構成例２＞
図１０（Ａ）は、図１（Ａ）とは異なる構成の、本発明の一態様の半導体装置であるレベルシフタ１０４Ａの回路図である。
【００７７】
レベルシフタ１０４Ａは、トランジスタＭ１１乃至Ｍ１５、容量素子ＭＣＵ、ＭＣＬを有する。図１０（Ａ）では、入力信号ＩＮ、反転入力信号ＩＮＢ、出力信号ＯＵＴＨ、電圧ＶＤＤＨ、電圧ＶＤＤ、電圧ＶＳＳ、ノードＢＯＯＴ、およびノードＰＲＥＯＵＴを図示している。
【００７８】
入力信号ＩＮが与えられる配線は、トランジスタＭ１１のソース又はドレインの一方に接続される。電圧ＶＤＤが与えられる配線は、トランジスタＭ１１のゲートに接続される。反転入力信号ＩＮＢが与えられる配線は、トランジスタＭ１３のゲート、トランジスタＭ１５のゲート、および容量素子ＭＣＬの第１電極に接続される。電圧ＶＤＤＨが与えられる配線は、トランジスタＭ１２のソース又はドレインの一方、およびトランジスタＭ１４のソース又はドレインの一方に接続される。電圧ＶＳＳが与えられる配線は、トランジスタＭ１３のソース又はドレインの一方、およびトランジスタＭ１５のソース又はドレインの一方に接続される。容量素子ＭＣＵの第１電極は、トランジスタＭ１１のソース又はドレインの他方、トランジスタＭ１２のゲート、およびトランジスタＭ１４のゲートに接続される。容量素子ＭＣＵの第２電極は、容量素子ＭＣＬの第２電極、トランジスタＭ１２のソース又はドレインの他方、トランジスタＭ１３のソース又はドレインの他方に接続される。出力信号ＯＵＴＨを出力する配線は、トランジスタＭ１４のソース又はドレインの他方、およびトランジスタＭ１５のソース又はドレインの他方に接続される。
【００７９】
入力信号ＩＮおよび反転入力信号ＩＮＢは、Ｈレベルが電圧ＶＤＤ、Ｌレベルが電圧ＶＳＳ（＜ＶＤＤ）の信号である。電圧ＶＤＤは、トランジスタＭ１１の閾値電圧以上の電圧である。電圧ＶＳＳは基準となる電位、例えばグラウンド電位、あるいは０Ｖである。入力信号ＩＮは、デジタル信号である。反転入力信号ＩＮＢは、入力信号ＩＮの論理が反転した信号である。出力信号ＯＵＴＨは、入力信号ＩＮの論理と同じで且つ、Ｈレベルが電圧ＶＤＤＨ（＞ＶＤＤ）、Ｌレベルが電圧ＶＳＳの信号である。つまりレベルシフタ１０４Ａは、入力信号ＩＮの振幅電圧を昇圧した出力信号ＯＵＴＨを生成する機能を有する回路である。
【００８０】
図１０（Ａ）の構成は、入力信号ＩＮおよび反転入力信号ＩＮＢと、電圧ＶＤＤＨ、電圧ＶＤＤおよび電圧ＶＳＳによって昇圧された信号を生成できる。そのため、図１（Ａ）よりも必要な電圧数が増えるものの、少ないトランジスタ数でレベルシフタとして機能する半導体装置を構成することができる。
【００８１】
ノードＢＯＯＴは、容量素子ＭＣＵの第１電極が接続されるノード、すなわちトランジスタＭ１１のソース又はドレインの他方、トランジスタＭ１２のゲート、およびトランジスタＭ１４のゲートに接続されるノードに相当する。ノードＰＲＥＯＵＴは、容量素子ＭＣＵの第２電極が接続されるノード、すなわち容量素子ＭＣＬの第２電極、トランジスタＭ１２のソース又はドレインの他方、およびトランジスタＭ１３のソース又はドレインの他方に接続されるノードに相当する。
【００８２】
トランジスタＭ１１乃至Ｍ１５は、単極性のトランジスタで構成することができる。図１０（Ａ）でトランジスタＭ１１乃至Ｍ１５は、ｎチャネル型を例示しているが、各信号の論理を反転することでｐチャネル型とすることもできる。図１０（Ａ）のトランジスタＭ１１乃至Ｍ１５に適用するｎチャネル型のトランジスタとしては、ＯＳトランジスタを適用することが好ましい。
【００８３】
容量素子ＭＣＵおよび容量素子ＭＣＬは、金属と、絶縁体と、半導体と、を積層した、所謂ＭＩＳ容量で構成することができる。絶縁体は、酸化物である場合、ＭＯＳ容量といってもよい。つまり図１０（Ａ）に図示するようにトランジスタのソースとドレインとを接続し、ゲートに印加する電圧に応じて容量素子として機能するか否かを切り替えることができる構成とする。
【００８４】
当該構成とすることで、入力信号ＩＮおよび反転入力信号ＩＮＢの電圧を変化させる期間において、容量素子ＭＣＬの容量値と、容量素子ＭＣＵの容量値と、を異ならせることができる。具体的には、容量素子ＭＣＬの容量値を、容量素子ＭＣＵの容量値よりも大きくすることができる。そのため、反転入力信号ＩＮＢをＨレベルからＬレベルに変化させた際、容量値が大きい容量素子ＭＣＬによって反転入力信号ＩＮＢが与えられる配線とノードＰＲＥＯＵＴとの間に強い容量カップリングが生じさせて、ノードＰＲＥＯＵＴの電圧を低下させることができる。加えて入力信号ＩＮをＬレベルからＨレベルに変化させた際、容量素子ＭＣＵの容量値が小さいため、ノードＰＲＥＯＵＴとノードＢＯＯＴとの間の容量カップリングを小さくすることができ、ノードＢＯＯＴの電圧をほとんど低下させることなく動作を行うことができる。その結果、トランジスタＭ１１のソースドレイン間を流れる電流を、トランジスタＭ１３のソースドレイン間を流れる電流よりも大きくすることができる。そのため、ノードＢＯＯＴの電圧は、ノードＰＲＥＯＵＴの電圧より昇圧速度が大きくなり、トランジスタＭ１２のゲートソース間電圧Ｖｇｓを大きくして昇圧動作を行うことができ、昇圧動作に要する時間を短縮することができる。
【００８５】
容量素子ＭＣＵおよび容量素子ＭＣＬは、トランジスタＭ１１乃至Ｍ１５と同じ工程で作製されることが好ましい。つまりＭＩＳ容量における半導体を酸化物半導体とすることが好適である。当該構成とすることでレベルシフタ１０４Ａを、表示装置においてガラス基板上に形成したゲートドライバのトランジスタおよび表示部の画素部のトランジスタと同じ工程で作製することができる。
【００８６】
図１０（Ａ）で説明したレベルシフタ１０４Ａは、図１（Ｂ）に図示するレベルシフタ１０４に適用可能である。
【００８７】
＜構成例２の動作＞
図１０（Ｂ）は図１０（Ａ）に示すレベルシフタの動作を説明するためのタイミングチャートである。図１０（Ｂ）では、入力信号ＩＮ、反転入力信号ＩＮＢ、ノードＢＯＯＴ、ノードＰＲＥＯＵＴ、および出力信号ＯＵＴＨの信号波形について図示している。図１０（Ｂ）では、図２と同様に、各信号の電圧の変動に併せて期間ｔ０乃至ｔ３と期間を分けている。
【００８８】
なお図１０（Ｂ）に示す期間ｔ０乃至ｔ３の各期間での動作は、図１１乃至図１４において、回路図とタイミングチャートとを併せて示している。期間ｔ０は、入力信号ＩＮの昇圧前の期間である。期間ｔ１は、入力信号ＩＮの昇圧期間である。期間ｔ２は、入力信号ＩＮの昇圧後の期間である。期間ｔ３は、ノードＰＲＥＯＵＴの電圧、および出力信号ＯＵＴＨを与える配線の電圧の昇圧後の期間である。
【００８９】
なお説明を理解しやすくするため、図２と同様に、入力信号ＩＮおよび反転入力信号ＩＮＢの振幅電圧を５Ｖとする。つまり各信号は、Ｈレベルで５Ｖ、Ｌレベルで０Ｖになるとして説明を行う。また各トランジスタおよびＭＩＳ容量は、エンハンスメント型すなわちノーマリオフ型であるとして説明を行う。また電圧ＶＳＳは０Ｖ、電圧ＶＤＤは５Ｖ、電圧ＶＤＤＨは５Ｖより大きい電圧とする。またノードＢＯＯＴ、およびノードＰＲＥＯＵＴ等の電圧は、初期状態で０Ｖとして説明する。また図１１乃至図１４の動作の説明において、オフ状態となるトランジスタあるいは容量素子として機能しない（容量値が小さい）ＭＩＳ容量はバツ印を付して図示し、オン状態となるトランジスタあるいは容量素子として機能する（容量値が大きい）ＭＩＳ容量はバツ印を付さないで図示している。
【００９０】
まず期間ｔ０の動作について図１１（Ａ）、（Ｂ）の回路図、およびタイミングチャートで説明する。期間ｔ０では、入力信号ＩＮを０Ｖ、および反転入力信号ＩＮＢを５Ｖとしている。そのため、トランジスタＭ１２、Ｍ１４がオフ状態、およびトランジスタＭ１１、Ｍ１３、Ｍ１５がオン状態となる。また容量素子ＭＣＵで容量値が小さく、容量素子ＭＣＬで容量値が大きくなる。そのため、ノードＢＯＯＴ、ノードＰＲＥＯＵＴおよび出力信号ＯＵＴＨの電圧は０Ｖとなる。
【００９１】
次いで期間ｔ１の動作について図１２（Ａ）、（Ｂ）の回路図、およびタイミングチャートで説明する。期間ｔ１では、入力信号ＩＮを０Ｖから５Ｖに変化させ、反転入力信号ＩＮＢを５Ｖから０Ｖに変化させる。そのため、トランジスタＭ１１はオン状態を維持し、トランジスタＭ１２、Ｍ１４がオフ状態からオン状態に変化し、およびトランジスタＭ１３、Ｍ１５がオン状態からオフ状態に変化する。
【００９２】
期間ｔ１に変化した時点では、容量素子ＭＣＬの容量値が大きく、容量素子ＭＣＵの容量値が小さい状態である。この状態によって、反転入力信号ＩＮＢを５Ｖから０Ｖに変化した時、容量値が大きい容量素子ＭＣＬによって反転入力信号ＩＮＢが与えられる配線とノードＰＲＥＯＵＴとの間に強い容量カップリングが生じ、ノードＰＲＥＯＵＴの電圧が低下する。また、ノードＰＲＥＯＵＴの電圧が低下した時点で、容量素子ＭＣＵの容量値が小さいため、ノードＰＲＥＯＵＴとノードＢＯＯＴとの間の容量カップリングは小さく、ノードＢＯＯＴの電圧はあまり低下しない。ノードＰＲＥＯＵＴでの容量カップリングが生じた時、トランジスタＭ１１のゲートソース間電圧Ｖｇｓは、おおよそ５Ｖであるため、ソースドレイン間を流れる電流（ＩＢＯＯＴ）が大きくなり、トランジスタＭ１２はゲートソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより少し大きい程度であるため、ソースドレイン間を流れる電流（ＩＰＲＥＯＵＴ）が小さい。そのため、ノードＢＯＯＴの電圧は、ノードＰＲＥＯＵＴの電圧より昇圧速度が大きくなり、トランジスタＭ１２のゲートソース間電圧Ｖｇｓが大きくなる。
【００９３】
次いで期間ｔ２の動作について図１３（Ａ）、（Ｂ）の回路図、およびタイミングチャートで説明する。期間ｔ２では、期間ｔ１で電圧を変化させた後の期間である。上述の期間ｔ１以降でトランジスタＭ１２のゲートソース間電圧Ｖｇｓが大きくなるため、ノードＰＲＥＯＵＴに流れる電流（ＩＰＲＥＯＵＴ）が大きくなり、ノードＰＲＥＯＵＴの電圧が上昇する。トランジスタＭ１２のゲートソース間電圧Ｖｇｓは、容量素子ＭＣＵに保持される電圧でもあるため、容量素子ＭＣＵが機能して容量値が大きくなる。またノードＰＲＥＯＵＴの電圧が上昇し、容量素子ＭＣＬに保持する電圧が小さくなると、具体的にはＭＩＳ容量の閾値電圧より小さくなると、容量素子ＭＣＬが機能せず容量値が小さくなる。そのため、ノードＰＲＥＯＵＴの電圧の上昇に伴って強いブートストラップ効果が生じ、ノードＢＯＯＴの電圧が上昇する。そして、トランジスタＭ１２およびＭ１４のソースドレイン間にさらに電流（ＩＰＲＥＯＵＴ、ＩＯＵＴ）が流れ、ノードＰＲＥＯＵＴの電圧、および出力信号ＯＵＴＨを与える配線の電圧がそれぞれ上昇する。
【００９４】
次いで期間ｔ３の動作について図１４（Ａ）、（Ｂ）の回路図、およびタイミングチャートで説明する。期間ｔ３は、ノードＰＲＥＯＵＴの電圧、および出力信号ＯＵＴＨを与える配線の電圧の昇圧後の期間である。期間ｔ３では、ノードＰＲＥＯＵＴの電圧が電圧ＶＤＤＨまで上昇することでブートストラップ効果は生じなくなり、ノードＰＲＥＯＵＴの電圧、および出力信号ＯＵＴＨを与える配線の電圧が電圧ＶＤＤＨとなって昇圧動作は完了する。
【００９５】
＜構成例２の変形例＞
図１５（Ａ）は、図１０（Ａ）で図示したレベルシフタとして機能する半導体装置の変形例である。図１５（Ａ）に示す回路図では、図１０（Ａ）の容量素子ＭＣＵおよび容量素子ＭＣＬについて、ＭＩＳ容量をＭＩＭ容量に変更した回路図を図示している。図１５（Ａ）において容量素子を、容量素子ＣＵおよび容量素子ＣＬとして図示している。
【００９６】
図１５（Ａ）に図示する容量素子ＣＵおよび容量素子ＣＬは、ＭＩＭ容量である。そのため容量素子ＣＵおよび容量素子ＣＬでは、ノードＢＯＯＴ、ノードＰＲＥＯＵＴおよび反転入力信号ＩＮＢの電圧に応じた容量値の変化がない。そのため、図１５（Ａ）のように容量素子ＭＣＵおよび容量素子ＭＣＬの容量値の違いを利用したブートストラップ動作の効果は小さい。
【００９７】
その一方で図１５（Ａ）の構成は、反転入力信号ＩＮＢが与えられる配線とノードＰＲＥＯＵＴとの間、およびノードＢＯＯＴとノードＰＲＥＯＵＴとの間の容量カップリングは、反転入力信号ＩＮＢが与えられる配線とノードＢＯＯＴとの間より大きくすることができる。容量カップリングの変化は、容量素子ＣＵと容量素子ＣＬの容量値が同じであれば、反転入力信号ＩＮＢが与えられる配線とノードＢＯＯＴとの間の容量値が小さくなるからである。従って図１５（Ａ）の構成としても、図１０（Ａ）と同様の機能を有する半導体装置とすることができる。
【００９８】
図１５（Ｂ）は、図１０（Ａ）で図示したレベルシフタとして機能する半導体装置の変形例である。図１５（Ｂ）に示す回路図では、図１０（Ａ）の容量素子ＭＣＬと他の素子の接続関係を変更した回路図を図示している。
【００９９】
図１５（Ｂ）に示す構成では、ノードＢＯＯＴ、ノードＰＲＥＯＵＴおよび反転入力信号ＩＮＢの電圧に応じて容量素子ＭＣＵおよび容量素子ＭＣＬでの容量値の変化があるものの、図１０（Ａ）のような容量素子ＭＣＵおよび容量素子ＭＣＬの容量値の差より小さく、ブートストラップ動作の効果は小さい。
【０１００】
その一方で図１５（Ｂ）の構成は、入力信号ＩＮの昇圧時における各ノードおよび配線の電圧の大小関係は、ノードＢＯＯＴ＞ノードＰＲＥＯＵＴ＞反転入力信号ＩＮＢが与えられる配線、となる。そのため反転入力信号ＩＮＢが与えられる配線とノードＰＲＥＯＵＴとの間、およびノードＢＯＯＴとノードＰＲＥＯＵＴとの間の容量カップリングは、反転入力信号ＩＮＢが与えられる配線とノードＢＯＯＴとの間より大きくすることができる。容量カップリングの変化は、容量素子ＭＣＵと容量素子ＭＣＬの容量値が同じであれば、反転入力信号ＩＮＢが与えられる配線とノードＢＯＯＴとの間の容量値が小さくなるからである。従って図１５（Ｂ）の構成としても、図１０（Ａ）と同様の機能を有する半導体装置とすることができる。
【０１０１】
図１６（Ａ）は、図１５（Ｂ）で図示したレベルシフタとして機能する半導体装置の変形例である。図１６（Ａ）に示す回路図では、図１５（Ｂ）の出力段にあるトランジスタＭ１４およびＭ１５を除いた回路である。当該回路構成とすることで、トランジスタ数が２つ少ない半導体装置とすることができる。なお図１６（Ａ）では、出力信号ＯＵＴＨを与える配線に接続される容量等の影響によって昇圧速度が変化する場合があるものの、図１６（Ａ）の構成としても、図１５（Ｂ）と同様の機能を有する半導体装置とすることができる。
【０１０２】
図１６（Ｂ）は、図１５（Ａ）で図示したレベルシフタとして機能する半導体装置の変形例である。図１６（Ｂ）に示す回路図では、図１５（Ａ）の出力段にあるトランジスタＭ１４およびＭ１５を除いた回路である。当該回路構成とすることで、トランジスタ数が２つ少ない半導体装置とすることができる。なお図１６（Ｂ）では、出力信号ＯＵＴＨを与える配線に接続される容量等の影響によって昇圧速度が変化する場合があるものの、図１６（Ｂ）の構成としても、図１５（Ａ）と同様の機能を有する半導体装置とすることができる。
【０１０３】
図１７は、図１５（Ｂ）で図示したレベルシフタとして機能する半導体装置の変形例である。図１７に示す回路図では、図１５（Ｂ）の出力段にあるトランジスタＭ１４およびＭ１５を除いた回路である。当該回路構成とすることで、トランジスタ数が２つ少ない半導体装置とすることができる。なお図１７では、出力信号ＯＵＴＨを与える配線に接続される容量等の影響によって昇圧速度が変化する場合があるものの、図１７の構成としても、図１５（Ｂ）と同様の機能を有する半導体装置とすることができる。
【０１０４】
以上説明した本発明の一態様の半導体装置では、動作速度を向上できる。加えて、本発明の一態様の半導体装置では、配線数の低減を図ることができる。加えて本発明の一態様の半導体装置では、トランジスタ数の削減を図ることができる。
【０１０５】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１０６】
（実施の形態２）
本実施の形態では、実施の形態１で説明した表示装置１００の外観、及び基材１０１に適用可能な構成例について説明する。
【０１０７】
＜表示装置の外観＞
図１８（Ａ）に、上記実施の形態１で説明したレベルシフタを実装可能な表示装置の外観の一例を示す。表示装置１００は、表示素子として液晶素子、発光素子などのうち一種類を有する表示装置であり、表示素子は、表示部１０２に有する。
【０１０８】
表示装置１００は、基材１０１上に表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、を有する。表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、は、基材１０１上に形成されている。ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、は、ＩＣチップなどの構成として、異方性導電接着剤、又は異方性導電フィルムなどを用いて、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式で、基材１０１上に実装されている。なお、その実装する様子は、図１８（Ｂ）に示している。そして、表示装置１００は、外部からの信号などの入力手段として、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔ  Ｃｉｒｃｕｉｔ）１１０と電気的に接続されている。
【０１０９】
加えて、基材１０１上には、各回路を電気的に接続するための配線１３１乃至配線１３４が形成されている。表示装置１００において、コントローラＩＣ１１２は、配線１３１を介して、ＦＰＣ１１０と電気的に接続され、また、ソースドライバＩＣ１１１は、配線１３２を介して、コントローラＩＣ１１２と電気的に接続されている。表示部１０２は、配線１３３を介して、ソースドライバＩＣ１１１と電気的に接続されている。レベルシフタ１０４は、配線１３４を介して、コントローラＩＣ１１２と電気的に接続されている。
【０１１０】
ゲートドライバ１０３は、表示部１０２と電気的に接続され、レベルシフタ１０４は、ゲートドライバ１０３と電気的に接続されている。
【０１１１】
配線１３１とＦＰＣ１１０と、の接続部１２０には、異方性を有する導電性の接着剤などを有している。これによって、ＦＰＣ１１０と配線１３１との間で電気的な導通が可能となる。
【０１１２】
ゲートドライバ１０３は、表示部１０２が有する複数の画素回路を選択する機能を有し、ソースドライバＩＣ１１１は、表示部１０２が有する画素回路に対して画像データを送信する機能を有する。
【０１１３】
基材１０１上に形成されている表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、は、例えば、ＯＳトランジスタを備えることで構成することができる。つまり、基材１０１上にＯＳトランジスタを形成する工程を行うことで、表示部１０２と、ゲートドライバ１０３と、レベルシフタ１０４と、を構成することができる。
【０１１４】
一方、基材１０１上に実装されているソースドライバＩＣ１１１と、コントローラＩＣ１１２と、は、例えば、Ｓｉトランジスタを備えることで構成することができる。Ｓｉトランジスタによって、ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、のそれぞれのＩＣチップ（集積回路）を構成する場合、Ｓｉトランジスタを形成する基材は、Ｓｉウェハを用いるのが好適である。つまり、Ｓｉウェハなどの上面にＳｉトランジスタを形成することによって、ソースドライバＩＣ１１１と、又はコントローラＩＣ１１２と、を構成することができる。
【０１１５】
ところで、コントローラＩＣ１１２の詳細は実施の形態４で説明するが、コントローラＩＣ１１２は、フレームメモリ、レジスタなどを有する。これらのような回路の場合、ロジックプロセスのＳｉトランジスタ（以後、ロジック用Ｓｉトランジスタと呼称する。）を適用して、構成するのが好適である。
【０１１６】
更に、フレームメモリ、レジスタなど、情報を保持する回路を構成する場合、該情報に相当する電位を保持するトランジスタは、オフ電流が非常に低い性質を有するＯＳトランジスタとするのが好適である。つまり、コントローラＩＣ１１２は、ロジック用Ｓｉトランジスタと、ＯＳトランジスタと、を備える構成であるのがより好適である。具体例としては、Ｓｉウェハ上にロジック用Ｓｉトランジスタを形成し、次に該ロジック用Ｓｉトランジスタ上に層間膜を形成し、当該層間膜上に、ＯＳトランジスタを形成すればよい。
【０１１７】
ソースドライバＩＣ１１１の詳細は実施の形態４で説明するが、ソースドライバＩＣ１１１は、シフトレジスタ、レベルシフタ、デジタルアナログ変換回路、バッファなどを有する。これらのような回路の場合、ドライバＩＣ向けのプロセス（高耐圧プロセス）のＳｉトランジスタ（以後、高耐圧用Ｓｉトランジスタと呼称する。）を適用して、構成するのが好適である。
【０１１８】
なお、高耐圧用Ｓｉトランジスタは、ロジック用Ｓｉトランジスタと比較して、熱処理への耐性が低い場合がある。そのため、高耐圧用Ｓｉトランジスタと、熱処理が必要なＯＳトランジスタと、を適用してソースドライバＩＣ１１１を構成した場合、本来の性能を発揮することが困難な場合がある。そのため、ソースドライバＩＣ１１１は、高耐圧用Ｓｉトランジスタのみで構成するのが好ましい。
【０１１９】
上述のとおり、ＯＳトランジスタを形成した基材１０１上に、ロジック用Ｓｉトランジスタ、及びＯＳトランジスタを適用したコントローラＩＣ１１２と、高耐圧用Ｓｉトランジスタを適用したソースドライバＩＣ１１１と、を実装することによって、熱処理の耐性がそれぞれ異なる、ロジック用Ｓｉトランジスタと、高耐圧用Ｓｉトランジスタと、ＯＳトランジスタと、を表示装置１００に備えることができる。つまり、このような構成にすることによって、熱処理の条件の違いによるトランジスタ特性の劣化を防ぐことができ、トランジスタ特性の良好なロジック用Ｓｉトランジスタ、高耐圧用Ｓｉトランジスタ、ＯＳトランジスタ、の全てを一つの装置に用いることができる。その結果、駆動性能が高い表示装置を実現することができる。
【０１２０】
また、図１８（Ａ）の表示装置１００と別の構成例の表示装置を図１９（Ａ）に示す。表示装置１００Ａは、表示素子として反射素子と発光素子を有するハイブリッド表示装置であり、反射素子と、発光素子と、は表示部１０６に有する。
【０１２１】
表示装置１００Ａは、基材１０１上に表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、を有する。表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、は、基材１０１上に形成されている。ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、は、ＩＣチップなどの構成として、異方性導電接着剤、又は異方性導電フィルムなどを用いて、ＣＯＧ方式で、基材１０１上に実装されている。なお、その実装の様子は、図１９（Ｂ）に示している。そして、表示装置１００Ａは、外部からの信号などの入力手段として、ＦＰＣ１１０と電気的に接続されている。
【０１２２】
加えて、基材１０１上には、各回路を電気的に接続するための配線１３１乃至配線１３５が形成されている。表示装置１００において、コントローラＩＣ１１２は、配線１３１を介して、ＦＰＣ１１０と電気的に接続され、ソースドライバＩＣ１１１は、配線１３２を介して、コントローラＩＣ１１２と電気的に接続され、表示部１０６は、配線１３３を介して、ソースドライバＩＣ１１１と電気的に接続されている。レベルシフタ１０４ａは、配線１３５を介して、コントローラＩＣ１１２と電気的に接続され、レベルシフタ１０４ｂは、配線１３４を介して、コントローラＩＣ１１２と電気的に接続されている。
【０１２３】
配線１３１とＦＰＣ１１０と、の接続部１２０には、異方性を有する導電性の接着剤などを有している。これによって、ＦＰＣ１１０と配線１３１との間で電気的な導通が可能となる。
【０１２４】
ゲートドライバ１０３ａは、表示部１０６が有する反射素子又は発光素子の一方を選択する機能を有し、ゲートドライバ１０３ｂは、表示部１０６が有する反射素子又は発光素子の他方を選択する機能を有する。ソースドライバＩＣ１１１は、表示部１０６が有する反射素子、又は発光素子に対して画像データを送信する機能を有する。
【０１２５】
基材１０１上に形成されている表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、は、例えば、ＯＳトランジスタを備えることで構成することができる。つまり、基材１０１上にＯＳトランジスタを形成する工程を行うことで、表示部１０６と、ゲートドライバ１０３ａと、ゲートドライバ１０３ｂと、レベルシフタ１０４ａと、レベルシフタ１０４ｂと、を構成することができる。
【０１２６】
ソースドライバＩＣ１１１と、コントローラＩＣ１１２と、のそれぞれのＩＣチップに備えることができるトランジスタは、表示装置１００の説明を参照する。つまり、表示装置１００と同様に、ソースドライバＩＣ１１１は、高耐圧用Ｓｉトランジスタを適用して構成し、コントローラＩＣ１１２は、ロジック用ＳｉトランジスタとＯＳトランジスタとを適用して構成するのが好ましい。
【０１２７】
上述のとおり、表示装置１００と同様に、ＯＳトランジスタを形成した基材１０１上に、ロジック用Ｓｉトランジスタ、及びＯＳトランジスタを適用したコントローラＩＣ１１２と、高耐圧用Ｓｉトランジスタを適用したソースドライバＩＣ１１１と、を実装することによって、熱処理の耐性がそれぞれ異なる、ロジック用Ｓｉトランジスタと、高耐圧用Ｓｉトランジスタと、ＯＳトランジスタと、を表示装置１００Ａに備えることができる。その結果、駆動性能が高い表示装置を実現することができる。
【０１２８】
また、表示装置１００、又は表示装置１００Ａにタッチセンサユニットを設けることができる。図２０（Ａ）に、表示装置１００、又は表示装置１００Ａに設けることができるタッチセンサユニットを示し、図２０（Ｂ）に表示装置１００にタッチセンサユニットを設けた例を示す。
【０１２９】
タッチセンサユニット２００は、基材２０１上にセンサアレイ２０２と、ＴＳ（タッチセンサ）ドライバＩＣ２１１と、センス回路２１２と、を有する。また、図２０（Ａ）では、ＴＳドライバＩＣ２１１と、センス回路２１２と、をまとめて周辺回路２１５と図示している。センサアレイ２０２は、基材２０１上に形成され、ＴＳドライバＩＣ２１１と、センス回路２１２と、は、ＩＣチップなどの構成として、異方性導電接着剤、又は異方性導電フィルムなどを用いて、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式で、基材２０１上に実装されている。そして、タッチセンサユニット２００は、外部との信号の入出力手段として、ＦＰＣ２１３、ＦＰＣ２１４と電気的に接続されている。
【０１３０】
加えて、基材２０１上には、各回路を電気的に接続するための配線２３１乃至配線２３４が形成されている。タッチセンサユニット２００において、ＴＳドライバＩＣ２１１は、配線２３１を介して、センサアレイ２０２と電気的に接続され、更に、ＴＳドライバＩＣ２１１は、配線２３３を介して、ＦＰＣ２１３と電気的に接続されている。センス回路２１２は、配線２３２を介して、センサアレイ２０２と電気的に接続され、更に、センス回路２１２は、配線２３４を介して、ＦＰＣ２１４と電気的に接続されている。
【０１３１】
配線２３３とＦＰＣ２１３と、の接続部２２０には、異方性を有する導電性の接着剤などを有している。これによって、ＦＰＣ２１３と配線２３３との間で電気的な導通を行うことができる。同様に、配線２３４とＦＰＣ２１４と、の接続部２２１にも、異方性を有する導電性の接着剤などを有しており、これによって、ＦＰＣ２１４と配線２３４との間で電気的な導通を行うことができる。
【０１３２】
タッチセンサユニット２００は、表示装置１００、又は表示装置１００Ａと重畳するように設けることによって、表示装置１００、又は表示装置１００Ａにタッチパネルの機能を付加することができる。図２０（Ｂ）は、表示装置１００にタッチセンサユニット２００を重ねて、表示装置１００にタッチパネルの機能を実装した例を示している。
【０１３３】
＜基材１０１＞
基材１０１としては、例えば、絶縁体基板、導電体基板を用いることができる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。導電体基板としては、例えば、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。更には、絶縁体基板に導電体、又は半導体が設けられた基板、導電体基板に半導体、又は絶縁体が設けられた基板などがある。またはこれらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０１３４】
また、基材１０１としては、可撓性を有する基板を用いることができる。なお、可撓性を有する基板に素子を設ける方法としては、非可撓性の基板上に素子を作成した後、該素子を剥離し、可撓性を有する基板に該素子を転置する方法がある。その場合には、非可撓性の基板と該素子との間に剥離層を設けるとよい。なお、基材１０１として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基材１０１が伸縮性を有してもよい。また、基材１０１は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基材１０１の厚さは、例えば、５μｍ以上かつ７００μｍ以下、好ましくは１０μｍ以上かつ５００μｍ以下、さらに好ましくは１５μｍ以上かつ３００μｍ以下とする。基材１０１を薄くすると、表示装置１００を軽量化することができる。また、基材１０１を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基材１０１上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な表示装置を提供することができる。
【０１３５】
可撓性を有する基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可撓性を有する基板としては、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性を有する基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル樹脂、ポリオレフィン樹脂、ポリアミド樹脂（ナイロン、アラミドなど）、ポリイミド樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリテトラフルオロエチレン樹脂（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性を有する基板として好適である。
【０１３６】
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１３７】
（実施の形態３）
次に、実施の形態２で説明した表示装置１００に適用できる基材１０１上に形成することができるレベルシフタ以外の回路について説明する。
【０１３８】
＜表示部が有する画素回路＞
表示部１０２、及び表示部１０６のそれぞれが有する画素回路について、説明する。
【０１３９】
表示部１０２の画素回路は、前述したとおり、表示素子として液晶素子、発光素子などのうち一種類を有し、表示素子の種類によって、表示部１０２の画素回路の構成が異なる。
【０１４０】
例えば、表示部１０２の表示素子として、液晶素子を適用した場合の画素回路の一例を図２１（Ａ）に示す。画素回路２１は、トランジスタＴｒ１と、容量素子Ｃ１と、液晶素子ＬＤと、を有する。
【０１４１】
トランジスタＴｒ１の第１端子は、配線ＳＬと電気的に接続され、トランジスタＴｒ１の第２端子は、液晶素子ＬＤの第１端子と電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬ１と電気的に接続されている。容量素子Ｃ１の第１端子は、配線ＣＳＬと電気的に接続され、容量素子Ｃ１の第２端子は、液晶素子ＬＤの第１端子と電気的に接続されている。液晶素子ＬＤの第２端子は、配線ＶＣＯＭ１と電気的に接続されている。
【０１４２】
配線ＳＬは、画素回路２１に画像信号を供給する信号線として機能する。配線ＧＬ１は、画素回路２１を選択する走査線として機能する。配線ＣＳＬは、容量素子Ｃ１の第１端子の電位、換言すると、液晶素子ＬＤの第１端子の電位を保持するための容量配線として機能する。配線ＶＣＯＭ１は、液晶素子ＬＤの第２端子に、共通電位として、０Ｖ、またはＧＮＤ電位などの固定電位を与えるための配線である。
【０１４３】
表示部１０２の表示素子として、液晶素子を適用した場合、表示部１０２の画素回路を上述した画素回路２１にすることによって、表示部１０２に画像を表示することができる。
【０１４４】
また、例えば、表示部１０２の表示素子として、発光素子を適用した場合の画素回路の一例を図２１（Ｂ）に示す。なお、該発光素子は、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子とする。画素回路２２は、トランジスタＴｒ２と、トランジスタＴｒ３と、容量素子Ｃ２と、発光素子ＥＤと、を有する。
【０１４５】
トランジスタＴｒ２の第１端子は、配線ＤＬと電気的に接続され、トランジスタＴｒ２の第２端子は、トランジスタＴｒ３のゲートと電気的に接続され、トランジスタＴｒ２のゲートは、配線ＧＬ２と電気的に接続されている。トランジスタＴｒ３の第１端子は、発光素子ＥＤの第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続されている。容量素子Ｃ２の第１端子は、トランジスタＴｒ３の第２端子と電気的に接続され、容量素子Ｃ２の第２端子は、トランジスタＴｒ３のゲートと電気的に接続されている。発光素子ＥＤの第２端子は、配線ＶＣＯＭ２と電気的に接続されている。
【０１４６】
配線ＤＬは、画素回路２２に画像信号を供給する信号線として機能する。配線ＧＬ２は、画素回路２２を選択する走査線として機能する。配線ＡＬは、発光素子ＥＤに電流を与えるための電流供給線として機能する。配線ＶＣＯＭ２は、発光素子ＥＤの第２端子に、共通電位として、０Ｖ、またはＧＮＤ電位などの固定電位を与えるための配線である。
【０１４７】
容量素子Ｃ２は、トランジスタＴｒ３の第２端子と、トランジスタＴｒ３のゲートと、の間の電圧を保持する機能を有する。これにより、トランジスタＴｒ３に流れるオン電流を一定に保持することができる。なお、トランジスタＴｒ３の第２端子と、トランジスタＴｒ３のゲートと、の寄生容量が大きい場合、容量素子Ｃ２を設けなくてもよい。
【０１４８】
また、表示部１０２の表示素子として、発光素子を適用する場合、画素回路２２と別の構成である、図２１（Ｃ）に示す画素回路２３の構成としてもよい。
【０１４９】
画素回路２３は、画素回路２２が有するトランジスタＴｒ３にバックゲートを設けた構成であり、トランジスタＴｒ３のバックゲートは、トランジスタＴｒ３のゲートと電気的に接続されている。このような構成にすることにより、トランジスタＴｒ３に流れるオン電流を増加することができる。
【０１５０】
また、表示部１０２の表示素子として、発光素子を適用する場合、画素回路２２、及び画素回路２３と別の構成として、図２１（Ｄ）に示す画素回路２４の構成としてもよい。
【０１５１】
画素回路２４は、画素回路２２が有するトランジスタＴｒ３にバックゲートを設けた構成であり、トランジスタＴｒ３のバックゲートは、トランジスタＴｒ３の第１端子と電気的に接続されている。このような構成にすることにより、トランジスタＴｒ３のしきい値電圧のシフトを抑えることができる。そのため、トランジスタＴｒ３の信頼性を高めることができる。
【０１５２】
また、表示部１０２の表示素子として、発光素子を適用する場合、画素回路２２乃至画素回路２４と別の構成として、図２１（Ｅ）に示す画素回路２５の構成としてもよい。
【０１５３】
画素回路２５は、トランジスタＴｒ２乃至トランジスタＴｒ４と、容量素子Ｃ３と、発光素子ＥＤと、を有する。
【０１５４】
トランジスタＴｒ２の第１端子は、配線ＤＬと電気的に接続され、トランジスタＴｒ２の第２端子は、トランジスタＴｒ３のゲートと電気的に接続され、トランジスタＴｒ２のゲートは、配線ＭＬと電気的に接続され、トランジスタＴｒ２のバックゲートは、配線ＧＬ３と電気的に接続されている。トランジスタＴｒ３の第１端子は、発光素子ＥＤの第１端子と電気的に接続され、トランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続され、トランジスタＴｒ３のゲートは、トランジスタＴｒ３のバックゲートと電気的に接続されている。トランジスタＴｒ４の第１端子は、発光素子ＥＤの第１端子と電気的に接続され、トランジスタＴｒ４の第２端子は、配線ＭＬと電気的に接続され、トランジスタＴｒ４のゲートは、配線ＭＬと電気的に接続され、トランジスタＴｒ４のバックゲートは配線ＧＬ３と電気的に接続されている。容量素子Ｃ３の第１端子は、トランジスタＴｒ３のゲートと電気的に接続され、容量素子Ｃ３の第２端子は、トランジスタＴｒ３の第１端子と電気的に接続されている。発光素子ＥＤの第２端子は、配線ＶＣＯＭ２と電気的に接続されている。
【０１５５】
配線ＤＬは、画素回路２５に画像信号を供給する信号線として機能する。配線ＧＬ３は、トランジスタＴｒ２及びトランジスタＴｒ４のしきい値電圧を制御するために、定電位を印加する配線として機能する。配線ＭＬは、トランジスタＴｒ２のゲート、トランジスタＴｒ４の第２端子、及びトランジスタＴｒ４のゲートに、定電位を印加する配線であり、画素回路２２を選択する走査線として機能する。配線ＡＬと、配線ＶＣＯＭ２と、については、画素回路２２の配線ＡＬ、及び配線ＶＣＯＭ２の説明を参照する。
【０１５６】
このような構成にすることにより、トランジスタＴｒ２及びトランジスタＴｒ４のしきい値電圧を制御することで、表示部１０６が有する複数の発光素子ＥＤの輝度のばらつきを補正することができる。そのため、画素回路２５を表示部１０２に適用することで、表示品質が良好な表示装置１００を提供することができる。
【０１５７】
次いで、表示部１０６の画素回路について、説明する。表示部１０６は、前述したとおり、ハイブリッド表示装置が備える表示部であるため、反射素子と、発光素子と、を有する。つまり、表示部１０６が有する画素構成は、表示部１０２が有する画素構成と異なる。ここでは、反射素子として、液晶素子を用い、かつ発光素子として、有機ＥＬ素子を用いる場合を例に挙げて、表示部１０６に適用できる画素回路について説明する。
【０１５８】
図２２（Ａ）は、表示部１０６に適用できる画素回路の一例を示している。画素回路３１は、前述した画素回路２１と、画素回路２２と、を有する。画素回路３１では、画素回路２１に対応した画像信号を配線ＳＬによって供給し、画素回路２２に対応した画像信号を配線ＤＬによって供給することで、液晶素子ＬＤによって表現される輝度と、発光素子ＥＤによって表現される輝度と、を個別に制御することができる。
【０１５９】
なお、図２２（Ａ）では、画素回路２１と、画素回路２２と、を１つずつ有する画素回路の例を示したが、表示部１０６が有する画素回路の構成はこれに限定されない。表示部１０６が有する画素回路は、複数の画素回路２１を有してもよいし、複数の画素回路２２を有してもよい。
【０１６０】
一例として、図２２（Ｂ）に、１つの画素回路２１と、４つの画素回路２２と、を有する画素回路を示す。画素回路３２は、画素回路２１と、画素回路２２ａ乃至画素回路２２ｄと、を有し、画素回路２２ａ乃至画素回路２２ｄは、いずれも画素回路２２と同じ構成となっている。
【０１６１】
画素回路２２ａと、画素回路２２ｃと、のそれぞれが有するトランジスタＴｒ２のゲートは、配線ＧＬ２ａと電気的に接続され、画素回路２２ｂと、画素回路２２ｄと、のそれぞれが有するトランジスタＴｒ２のゲートは、配線ＧＬ２ｂと電気的に接続されている。
【０１６２】
画素回路２２ａと、画素回路２２ｂと、のそれぞれが有するトランジスタＴｒ２の第１端子は、配線ＤＬａと電気的に接続され、画素回路２２ｃと、画素回路２２ｄと、のそれぞれが有するトランジスタＴｒ２の第１端子は、配線ＤＬｂと電気的に接続されている。
【０１６３】
画素回路２２ａ乃至画素回路２２ｄのそれぞれが有するトランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続されている。
【０１６４】
配線ＧＬ２ａ、及び配線ＧＬ２ｂは、画素回路２２の配線ＧＬ２と同様の機能を有し、配線ＤＬａ、及び配線ＤＬｂは、画素回路２２の配線ＤＬと同様の機能を有する。
【０１６５】
上述したように、画素回路２２ａ乃至画素回路２２ｄでは、画素回路２２ａと画素回路２２ｃが配線ＧＬ２ａを共有し、画素回路２２ｂと画素回路２２ｄが配線ＧＬ２ｂを共有しているが、画素回路２２ａ乃至画素回路２２ｄの全てが一の配線ＧＬ２を共有していてもよい。この場合、画素回路２２ａ乃至画素回路２２ｄは、互いに異なる４つの配線ＤＬに電気的に接続されるようにすることが望ましい。
【０１６６】
ところで、画素回路２２ａ乃至画素回路２２ｄのそれぞれが有する発光素子ＥＤから発せられる光が、異なる領域の波長を有することで、表示部１０６を備える表示装置は、カラー画像を表示することができる。
【０１６７】
例えば、画素回路２２ａが有する発光素子ＥＤから発せられる光を赤色光とし、画素回路２２ｂが有する発光素子ＥＤから発せられる光を緑色光とし、画素回路２２ｃが有する発光素子ＥＤから発せられる光を青色光とすることによって、画素回路３２は、光の三原色を発光することができる。そのため、画素回路３２は、供給される画像信号によって、様々な色を再現することができる。
【０１６８】
また、上述に加えて、例えば、画素回路２２ｄが有する発光素子ＥＤから発せられる光を白色光とすることによって、表示部１０６の発光輝度を高めることができる。また、該白色光の色温度を調整することにより、表示部１０６を備える表示装置の表示品位を高めることができる。
【０１６９】
図２３（Ａ）は、表示部１０６に適用でき、かつ画素回路３１、及び画素回路３２と異なる画素回路を示している。画素回路３３は、前述した画素回路２１と、画素回路２３と、を有する。画素回路３３では、画素回路３１と同様に、画素回路２１に対応した画像信号を配線ＳＬによって供給し、画素回路２３に対応した画像信号を配線ＤＬによって供給することで、液晶素子ＬＤによって表現される輝度と、発光素子ＥＤによって表現される輝度と、を個別に制御することができる。
【０１７０】
また、画素回路２３は、前述したとおり、トランジスタＴｒ３のゲートと、トランジスタＴｒ３のバックゲートと、が電気的に接続されているので、トランジスタＴｒ３のオン電流を増加することができる。
【０１７１】
なお、図２３（Ａ）の画素回路３３では、画素回路２１と、画素回路２３と、を１つずつ有する例を示したが、表示部１０６が有する画素回路の構成はこれに限定されない。表示部１０６が有する画素回路は、複数の画素回路２１を有してもよいし、複数の画素回路２３を有してもよい。例えば、表示部１０６が有する画素回路は、図２２（Ｂ）に示した画素回路３２と同様に、１つの画素回路２１と、４つの画素回路２３と、を有する構成であってもよい。その場合の回路構成は、図２２（Ｂ）に示した画素回路３２の回路構成において、画素回路２２ａ乃至画素回路２２ｄのそれぞれが有するトランジスタＴｒ３のゲートと、トランジスタＴｒ３のバックゲートと、を電気的に接続した構成となる（図示しない。）。
【０１７２】
図２３（Ｂ）は、表示部１０６に適用でき、かつ画素回路３１乃至画素回路３３と異なる画素回路を示している。画素回路３４は、前述した画素回路２１と、画素回路２４と、を有する。画素回路３４では、画素回路３１及び画素回路３３と同様に、画素回路２１に対応した画像信号を配線ＳＬによって供給し、画素回路２４に対応した画像信号を配線ＤＬによって供給することで、液晶素子ＬＤによって表現される輝度と、発光素子ＥＤによって表現される輝度と、を個別に制御することができる。
【０１７３】
また、画素回路２４は、前述したとおり、トランジスタＴｒ３の第１端子と、トランジスタＴｒ３のバックゲートと、が電気的に接続されているので、トランジスタＴｒ３のしきい値電圧のシフトを抑えることができる。
【０１７４】
なお、図２３（Ｂ）の画素回路３４では、画素回路２１と、画素回路２３と、を１つずつ有する例を示したが、表示部１０６が有する画素回路の構成はこれに限定されない。表示部１０６が有する画素回路は、複数の画素回路２１を有してもよいし、複数の画素回路２４を有してもよい。例えば、表示部１０６が有する画素回路は、図２２（Ｂ）に示した画素回路３２と同様に、１つの画素回路２１と、４つの画素回路２４と、を有する構成であってもよい。その場合の回路構成は、図２２（Ｂ）に示した画素回路３２の回路構成において、画素回路２２ａ乃至画素回路２２ｄのそれぞれが有するトランジスタＴｒ３の第１端子と、トランジスタＴｒ３のバックゲートと、を電気的に接続した構成となる（図示しない。）。
【０１７５】
図２４は、表示部１０６に適用でき、かつ画素回路３１乃至画素回路３４と異なる画素回路を示している。画素回路３５は、前述した画素回路２１と、画素回路２５と、を有する。画素回路３５では、画素回路３１及び画素回路３４と同様に、画素回路２１に対応した画像信号を配線ＳＬによって供給し、画素回路２５に対応した画像信号を配線ＤＬによって供給することで、液晶素子ＬＤによって表現される輝度と、発光素子ＥＤによって表現される輝度と、を個別に制御することができる。
【０１７６】
また、画素回路２５は、前述したとおり、トランジスタＴｒ２のバックゲートと、トランジスタＴｒ４のバックゲートと、が配線ＧＬ３と電気的に接続されているので、トランジスタＴｒ２と、トランジスタＴｒ４と、のそれぞれのしきい値電圧を制御することができる。これにより、表示部１０６が有する複数の発光素子ＥＤの輝度のばらつきを補正することができる。
【０１７７】
なお、図２４の画素回路３５では、画素回路２１と、画素回路２５と、を１つずつ有する例を示したが、表示部１０６が有する画素回路の構成はこれに限定されない。表示部１０６が有する画素回路は、複数の画素回路２１を有してもよいし、複数の画素回路２５を有してもよい。例えば、表示部１０６が有する画素回路は、図２２（Ｂ）に示した画素回路３２と同様に、１つの画素回路２１と、４つの画素回路２５と、を有する構成であってもよい。その場合の回路構成を図２５に示す。画素回路３６は、画素回路２１と、画素回路２５ａ乃至画素回路２５ｄと、を有し、画素回路２５ａ乃至画素回路２５ｄは、いずれも画素回路２５と同じ構成となっている。
【０１７８】
画素回路２５ａと、画素回路２５ｃと、のそれぞれが有するトランジスタＴｒ２のバックゲートとトランジスタＴｒ４のバックゲートは、配線ＧＬ３ａと電気的に接続され、画素回路２５ｂと、画素回路２５ｄと、のそれぞれが有するトランジスタＴｒ２のバックゲートとトランジスタＴｒ４のバックゲートは、配線ＧＬ３ｂと電気的に接続されている。
【０１７９】
画素回路２５ａと、画素回路２５ｂと、のそれぞれが有するトランジスタＴｒ２の第１端子は、配線ＤＬａと電気的に接続され、画素回路２５ｃと、画素回路２５ｄと、のそれぞれが有するトランジスタＴｒ２の第１端子は、配線ＤＬｂと電気的に接続されている。
【０１８０】
画素回路２５ａと、画素回路２５ｂと、のそれぞれが有するトランジスタＴｒ４の第２端子は、配線ＭＬａと電気的に接続され、画素回路２５ｃと、画素回路２５ｄと、のそれぞれが有するトランジスタＴｒ４の第２端子は、配線ＭＬｂと電気的に接続されている。
【０１８１】
画素回路２５ａ乃至画素回路２５ｄのそれぞれが有するトランジスタＴｒ３の第２端子は、配線ＡＬと電気的に接続されている。
【０１８２】
配線ＧＬ３ａ、及び配線ＧＬ３ｂは、画素回路２５の配線ＧＬ３と同様の機能を有し、配線ＤＬａ、及び配線ＤＬｂは、画素回路２５の配線ＤＬと同様の機能を有し、配線ＭＬａ、及び配線ＭＬｂは、画素回路２５の配線ＭＬと同様の機能を有する。
【０１８３】
上述したように、画素回路２５ａ乃至画素回路２５ｄでは、画素回路２５ａと画素回路２５ｃが配線ＧＬ３ａを共有し、画素回路２５ｂと画素回路２５ｄが配線ＧＬ３ｂを共有しているが、画素回路２５ａ乃至画素回路２５ｄの全てが一の配線ＧＬ３を共有していてもよい。この場合、画素回路２５ａ乃至画素回路２５ｄは、互いに異なる４つの配線ＤＬに電気的に接続されるようにすることが望ましい。
【０１８４】
ところで、画素回路２５ａ乃至画素回路２５ｄのそれぞれが有する発光素子ＥＤから発せられる光が、画素回路３２と同様に、異なる領域の波長を有することで、表示部１０６を備える表示装置は、カラー画像を表示することができる。この構成については、画素回路３２の記載を参酌する。
【０１８５】
＜ゲートドライバ＞
次に、基材１０１上に形成できるゲートドライバ１０３の一例について、説明する。
【０１８６】
＜＜ゲートドライバの回路構成＞＞
図２６（Ａ）は、ゲートドライバ１０３の一例の回路図を示す。ゲートドライバ１０３は、回路ＳＲ［１］乃至回路ＳＲ［ｍ］と、回路ＳＲ＿Ｄ［１］と、回路ＳＲ＿Ｄ［２］と、を有する。ゲートドライバ１０３では、回路ＳＲ［１］乃至回路ＳＲ［ｍ］と、回路ＳＲ＿Ｄ［１］と、回路ＳＲ＿Ｄ［２］と、によって、シフトレジスタが構成されている。なお、ｍは、１以上の整数で、表示部１０２、又は表示部１０６の１列に有する画素回路の数を有する。
【０１８７】
図２６（Ｂ）、（Ｃ）を用いて、回路ＳＲ［１］乃至回路ＳＲ［ｍ］、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］のそれぞれが有する各端子について、説明する。図２６（Ｂ）において、回路ＳＲは、回路ＳＲ［１］乃至回路ＳＲ［ｍ］のうちの一として、表記し、図２６（Ｃ）において、回路ＳＲ＿Ｄは、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］のどちらかとして表記している。
【０１８８】
回路ＳＲは、端子ＩＴ、端子ＯＴ、端子ＲＴ、端子ＳＴ、端子ＰＴ、端子ＩＲＴ、端子Ｃ１Ｔ、端子Ｃ２Ｔ、及び端子Ｃ３Ｔを有する。また、回路ＳＲ＿Ｄは、端子ＩＴ、端子ＯＴ、端子ＳＴ、端子ＰＴ、端子ＩＲＴ、端子Ｃ１Ｔ、端子Ｃ２Ｔ、及び端子Ｃ３Ｔを有する。
【０１８９】
端子ＩＴは、スタートパルス信号、又は、前段の回路ＳＲの端子ＳＴから出力される信号が入力される入力端子である。端子ＯＴは、表示部１０２が有する画素回路と電気的に接続される出力端子である。端子ＳＴは、次段の回路ＳＲに信号を送信するための出力端子である。端子ＲＴには、次々段の回路ＳＲの端子ＳＴからの信号が入力される。
【０１９０】
スタートパルス信号ＳＰは、ゲートドライバ１０３を駆動するときに入力される信号である。スタートパルス信号ＳＰは、１フレーム分の画像を表示装置１００に映す度に、コントローラＩＣ１１２から、レベルシフタ１０４を介して、ゲートドライバ１０３に入力される。
【０１９１】
端子ＰＴには、端子ＯＴから出力される信号のパルス幅を制御する信号（以後、パルス幅制御信号と表記する。）が入力される。パルス幅制御信号ＰＷＣ１乃至パルス幅制御信号ＰＷＣ４は、配線ＧＬ［１］乃至配線ＧＬ［ｍ］、配線ＧＬ＿ＤＵＭ、及び配線ＧＬ＿ＯＵＴに出力するパルス信号の幅を制御する信号である。
【０１９２】
端子ＩＲＴには、初期化リセット信号ＩＮＩ＿ＲＥＳが入力される。端子Ｃ１Ｔ、端子Ｃ２Ｔ、端子Ｃ３Ｔには、それぞれ異なるクロック信号が入力される。
【０１９３】
クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１と同じ波形、周期であり、クロック信号ＣＬＫ１の周期の１／４遅れて送信される。クロック信号ＣＬＫ３は、クロック信号ＣＬＫ１の反転信号となっており、クロック信号ＣＬＫ４は、クロック信号ＣＬＫ２の反転信号となっている。
【０１９４】
次に、ゲートドライバ１０３の具体的な回路構成について、説明する。回路ＳＲ［１］の端子ＩＴには、スタートパルス信号ＳＰが入力される。回路ＳＲ［ｉ］（ｉは、１以上ｍ−１以下の整数である。）の端子ＳＴは、回路ＳＲ［ｉ＋１］の端子ＩＴと電気的に接続されている。回路ＳＲ［ｍ］の端子ＳＴは、回路ＳＲ＿Ｄ［１］の端子ＩＴと電気的に接続され、回路ＳＲ＿Ｄ［１］の端子ＳＴは、回路ＳＲ＿Ｄ［２］の端子ＩＴと電気的に接続される。
【０１９５】
回路ＳＲ［ｐ］（ｐは、１以上ｍ−２以下の整数である。）の端子ＲＴは、回路ＳＲ［ｐ＋２］の端子ＳＴと電気的に接続される。回路ＳＲ［ｍ−１］の端子ＲＴは、回路ＳＲ＿Ｄ［１］の端子ＳＴと電気的に接続され、回路ＳＲ［ｍ］の端子ＲＴは、回路ＳＲ＿Ｄ［２］の端子ＳＴと電気的に接続されている。
【０１９６】
回路ＳＲ［ｘ］（ｘは、１以上ｍ以下の整数である。）の端子ＯＴは、配線ＧＬ［ｘ］と電気的に接続されている。回路ＳＲ＿Ｄ［１］の端子ＯＴは、配線ＧＬ＿ＤＵＭと電気的に接続され、回路ＳＲ＿Ｄ［２］の端子ＯＴは、配線ＧＬ＿ＯＵＴと電気的に接続されている。配線ＧＬ＿ＤＵＭは、ダミー配線として機能し、配線ＧＬ＿ＯＵＴは、回路ＳＲ＿Ｄ［２］（ゲートドライバ１０３のシフトレジスタの最終段）にまでスタートパルス信号が達したことを、情報信号として送信する機能を有する。
【０１９７】
回路ＳＲ［ｘ］の端子ＩＲＴは、初期化リセット信号ＩＮＩ＿ＲＥＳが入力される。
【０１９８】
回路ＳＲ［ｓ］（ｓは１以上ｍ以下で、かつｓ＝４ａ＋１を満たす整数である。なお、ａは０以上の整数である。）の端子Ｃ１Ｔには、クロック信号ＣＬＫ１が入力され、回路ＳＲ［ｓ］の端子Ｃ２Ｔには、クロック信号ＣＬＫ２が入力され、回路ＳＲ［ｓ］の端子Ｃ３Ｔには、クロック信号ＣＬＫ３が入力される。回路ＳＲ［ｓ］の端子ＰＴには、パルス幅制御信号ＰＷＣ１が入力される。
【０１９９】
回路ＳＲ［ｓ＋１］の端子Ｃ１Ｔには、クロック信号ＣＬＫ２が入力され、回路ＳＲ［ｓ＋１］の端子Ｃ２Ｔには、クロック信号ＣＬＫ３が入力され、回路ＳＲ［ｓ＋１］の端子Ｃ３Ｔには、クロック信号ＣＬＫ４が入力される。回路ＳＲ［ｓ＋１］の端子ＰＴには、パルス幅制御信号ＰＷＣ２が入力される。
【０２００】
回路ＳＲ［ｓ＋２］の端子Ｃ１Ｔには、クロック信号ＣＬＫ３が入力され、回路ＳＲ［ｓ＋２］の端子Ｃ２Ｔには、クロック信号ＣＬＫ４が入力され、回路ＳＲ［ｓ＋２］の端子Ｃ３Ｔには、クロック信号ＣＬＫ１が入力される。回路ＳＲ［ｓ＋２］の端子ＰＴには、パルス幅制御信号ＰＷＣ３が入力される。
【０２０１】
回路ＳＲ［ｓ＋３］の端子Ｃ１Ｔには、クロック信号ＣＬＫ４が入力され、回路ＳＲ［ｓ＋３］の端子Ｃ２Ｔには、クロック信号ＣＬＫ１が入力され、回路ＳＲ［ｓ＋３］の端子Ｃ３Ｔには、クロック信号ＣＬＫ２が入力される。回路ＳＲ［ｓ＋３］の端子ＰＴには、パルス幅制御信号ＰＷＣ４が入力される。
【０２０２】
なお、図２６（Ａ）のゲートドライバ１０３において、回路ＳＲ［ｍ−１］へのクロック信号及びパルス幅制御信号の入力については、回路ＳＲ［ｓ＋２］に入力されるクロック信号及びパルス幅制御信号の入力の記載と同様である。また、回路ＳＲ［ｍ］へのクロック信号及びパルス幅制御信号の入力については、回路ＳＲ［ｓ＋３］に入力されるクロック信号及びパルス幅制御信号の入力の記載と同様である。加えて、回路ＳＲ＿Ｄ［１］へのクロック信号及びパルス幅制御信号の入力については、回路ＳＲ［ｓ］に入力されるクロック信号及びパルス幅制御信号の入力の記載と同様であり、回路ＳＲ＿Ｄ［２］へのクロック信号及びパルス幅制御信号の入力については、回路ＳＲ［ｓ＋１］に入力されるクロック信号及びパルス幅制御信号の入力の記載と同様である。
【０２０３】
なお、本明細書において、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２、クロック信号ＣＬＫ３、クロック信号ＣＬＫ４、パルス幅制御信号ＰＷＣ１、パルス幅制御信号ＰＷＣ２、パルス幅制御信号ＰＷＣ３、パルス幅制御信号ＰＷＣ４、及びスタートパルス信号ＳＰをまとめてタイミング信号と呼称する場合がある。そして、本発明の一態様の表示装置において、該タイミング信号は、コントローラＩＣ１１２によって生成されるものとする。
【０２０４】
なお、図２６（Ａ）のゲートドライバ１０３は、回路ＳＲ［１］、回路ＳＲ［２］、回路ＳＲ［３］、回路ＳＲ［４］、回路ＳＲ［５］、回路ＳＲ［６］、回路ＳＲ［ｍ−１］、回路ＳＲ［ｍ］、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］、配線ＧＬ［１］、配線ＧＬ［２］、配線ＧＬ［３］、配線ＧＬ［４］、配線ＧＬ［５］、配線ＧＬ［６］、配線ＧＬ［ｍ−１］、配線ＧＬ［ｍ］、配線ＧＬ＿ＤＵＭ、配線ＧＬ＿ＯＵＴ、端子ＩＴ、端子ＯＴ、端子ＲＴ、端子ＳＴ、端子ＰＴ、端子ＩＲＴ、端子Ｃ１Ｔ、端子Ｃ２Ｔ、端子Ｃ３Ｔ、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２、クロック信号ＣＬＫ３、クロック信号ＣＬＫ４、パルス幅制御信号ＰＷＣ１、パルス幅制御信号ＰＷＣ２、パルス幅制御信号ＰＷＣ３、パルス幅制御信号ＰＷＣ４、初期化リセット信号ＩＮＩ＿ＲＥＳのみ記載しており、それ以外の回路、配線、符号については省略している。
【０２０５】
次に、回路ＳＲ［１］乃至回路ＳＲ［ｍ］の回路構成について説明する。図２７は、図２６（Ｂ）の回路ＳＲの構成を示している。
【０２０６】
回路ＳＲは、ｐチャネル型トランジスタを用いず、ｎチャネル型トランジスタを用いて構成されている。回路ＳＲは、トランジスタＴｒ１１乃至トランジスタＴｒ２３と、容量素子Ｃ１１と、を有している。なお、トランジスタＴｒ１１乃至トランジスタＴｒ２３は、バックゲートを有する構成となっている。
【０２０７】
図２７の回路ＳＲに記載している配線ＶＤＤＬは、高レベル電位である電位ＶＤＤを与える配線である。また、図２７の回路ＳＲに記載している配線ＧＮＤＬは、ＧＮＤ電位を与える配線である。
【０２０８】
トランジスタＴｒ１１の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＴｒ１１の第２端子は、トランジスタＴｒ２１の第１端子と電気的に接続され、トランジスタＴｒ１１のゲート及びバックゲートは、端子ＩＴと電気的に接続されている。トランジスタＴｒ１２の第１端子は、トランジスタＴｒ２１の第１端子と電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ１２のゲート及びバックゲートは、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続されている。なお、トランジスタＴｒ１１の第２端子と、トランジスタＴｒ１２の第１端子と、の接続部を、ノードＮ１１と記載する。
【０２０９】
トランジスタＴｒ１３の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＴｒ１３の第２端子は、トランジスタＴｒ１４の第１端子と電気的に接続され、トランジスタＴｒ１３のゲート及びバックゲートは、端子Ｃ３Ｔと電気的に接続されている。トランジスタＴｒ１４の第２端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１４のゲート及びバックゲートは、端子Ｃ２Ｔと電気的に接続されている。容量素子Ｃ１１の第１端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、容量素子Ｃ１１の第２端子は、配線ＧＮＤＬと電気的に接続されている。
【０２１０】
トランジスタＴｒ１５の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＴｒ１５の第２端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１５のゲート及びバックゲートは、端子ＲＴと電気的に接続されている。トランジスタＴｒ１６の第１端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１６の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ１６のゲート及びバックゲートは、端子ＩＴと電気的に接続されている。
【０２１１】
トランジスタＴｒ１７の第１端子は、配線ＶＤＤＬと電気的に接続され、トランジスタＴｒ１７の第２端子は、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１７のゲート及びバックゲートは、端子ＩＲＴと電気的に接続されている。
【０２１２】
トランジスタＴｒ１８の第１端子は、トランジスタＴｒ２１の第１端子と電気的に接続され、トランジスタＴｒ１８の第２端子は、トランジスタＴｒ１９のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ１８のゲート及びバックゲートは、配線ＶＤＤＬと電気的に接続されている。トランジスタＴｒ１９の第１端子は、端子Ｃ１Ｔと電気的に接続され、トランジスタＴｒ１９の第２端子は、端子ＳＴと電気的に接続されている。トランジスタＴｒ２０の第１端子は、端子ＳＴと電気的に接続され、トランジスタＴｒ２０の第２端子は、配線ＧＮＤＬと電気的に接続され、トランジスタＴｒ２０のゲート及びバックゲートは、トランジスタＴｒ２３のゲート及びバックゲートと電気的に接続されている。
【０２１３】
トランジスタＴｒ２１の第２端子は、トランジスタＴｒ２２のゲート及びバックゲートと電気的に接続され、トランジスタＴｒ２１のゲート及びバックゲートは、配線ＶＤＤＬと電気的に接続されている。トランジスタＴｒ２２の第１端子は、端子ＰＴと電気的に接続され、トランジスタＴｒ２２の第２端子は、端子ＯＴと電気的に接続されている。トランジスタＴｒ２３の第１端子は、端子ＯＴと電気的に接続され、トランジスタＴｒ２３の第２端子は、配線ＧＮＤＬと電気的に接続されている。
【０２１４】
次に、回路ＳＲ＿Ｄ［１］及び回路ＳＲ＿Ｄ［２］の回路構成について説明する。図２８は、図２６（Ｃ）の回路ＳＲ＿Ｄの構成を示している。
【０２１５】
回路ＳＲ＿Ｄは、回路ＳＲから端子ＲＴを除いた構成になっている。そのため、回路ＳＲ＿Ｄは、回路ＳＲからトランジスタＴｒ１５を除いた構成になっている。
【０２１６】
なお、図２７の回路ＳＲ、及び図２８の回路ＳＲ＿Ｄが有する全てのトランジスタは、バックゲートを備える構成となっており、ゲートとバックゲートとが電気的に接続されている構成となっている。この構成にすることにより、トランジスタに流れるオン電流を増加することができる。
【０２１７】
なお、図２７の回路ＳＲ、及び図２８の回路ＳＲ＿Ｄが有する全てのトランジスタは、バックゲートを備える構成となっているが、バックゲートを備えないトランジスタで回路ＳＲ、及び回路ＳＲ＿Ｄを構成してもよい。この場合、回路ＳＲ、及び回路ＳＲ＿Ｄが有する全てのトランジスタは、ゲートとバックゲートとが電気的に接続されている構成になっているので、ゲートのみを所定の素子、又は配線に電気的に接続する構成とすればよい。
【０２１８】
＜＜ゲートドライバの動作＞＞
次に、ゲートドライバ１０３の動作について説明する。図２９は、ゲートドライバ１０３の動作例を示すタイミングチャートであり、時刻Ｔ０から時刻Ｔ１０までにおける、クロック信号ＣＬＫ１、クロック信号ＣＬＫ２、クロック信号ＣＬＫ３、クロック信号ＣＬＫ４、パルス幅制御信号ＰＷＣ１、パルス幅制御信号ＰＷＣ２、パルス幅制御信号ＰＷＣ３、パルス幅制御信号ＰＷＣ４、及びスタートパルス信号ＳＰの電位の変化を示している。また、ゲートドライバ１０３の出力配線となる、配線ＧＬ［１］、配線ＧＬ［２］、配線ＧＬ［３］、配線ＧＬ［４］、配線ＧＬ［ｍ−１］、配線ＧＬ［ｍ］、配線ＧＬ＿ＤＵＭ、配線ＧＬ＿ＯＵＴの電位の変化も示している。
【０２１９】
〔回路ＳＲ［１］〕
図２６より、回路ＳＲ［１］の端子Ｃ１Ｔには、クロック信号ＣＬＫ１が入力され、回路ＳＲ［１］の端子Ｃ２Ｔには、クロック信号ＣＬＫ２が入力され、回路ＳＲ［１］の端子Ｃ３Ｔには、クロック信号ＣＬＫ３が入力され、回路ＳＲ［１］の端子ＰＴには、パルス幅制御信号ＰＷＣ１が入力される。
【０２２０】
時刻Ｔ１において、ゲートドライバ１０３の回路ＳＲ［１］の端子ＩＴに、スタートパルス信号として、高レベル電位が入力される。これにより、トランジスタＴｒ１１と、トランジスタＴｒ１６と、が導通状態となる。
【０２２１】
トランジスタＴｒ１１が導通状態になることにより、トランジスタＴｒ１２の第１端子と、トランジスタＴｒ１８の第１端子と、トランジスタＴｒ２１の第１端子と、に電位ＶＤＤが印加されることになる。なお、トランジスタＴｒ１８と、トランジスタＴｒ２１と、は回路の構成上、常に導通状態となるので、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、に電位ＶＤＤが印加される。これにより、トランジスタＴｒ１９と、トランジスタＴｒ２２と、が導通状態となる。
【０２２２】
そのため、端子ＰＴと端子ＯＴとが電気的に導通し、かつ端子Ｃ１Ｔと端子ＳＴとが電気的に導通する。
【０２２３】
トランジスタＴｒ１６が導通状態になることにより、トランジスタＴｒ１２のゲート及びバックゲートと、トランジスタＴｒ２０のゲート及びバックゲートと、トランジスタＴｒ２３のゲート及びバックゲートと、にＧＮＤ電位が印加される。このため、トランジスタＴｒ１２と、トランジスタＴｒ２０と、トランジスタＴｒ２３と、は非導通状態となる。
【０２２４】
時刻Ｔ２において、ゲートドライバ１０３に、クロック信号ＣＬＫ１として高レベル電位が入力される。これにより、回路ＳＲ［１］において、端子Ｃ１Ｔから高レベル電位が入力され、トランジスタＴｒ１９を介して、端子ＳＴに高レベル電位が印加される。
【０２２５】
時刻Ｔ３において、ゲートドライバ１０３に、パルス幅制御信号ＰＷＣ１として高レベル電位が入力される。これにより、回路ＳＲ［１］において、端子ＰＴから高レベル電位が入力され、トランジスタＴｒ２２を介して、端子ＯＴに高レベル電位が印加される。このため、回路ＳＲ［１］の端子ＯＴと電気的に接続されている配線ＧＬ［１］は、高レベル電位となる。
【０２２６】
時刻Ｔ４において、ゲートドライバ１０３に、クロック信号ＣＬＫ２として高レベル電位が入力される。これにより、回路ＳＲ［１］において、端子Ｃ２Ｔから高レベル電位が入力され、トランジスタＴｒ１４のゲート及びバックゲートに高レベル電位が印加される。このため、トランジスタＴｒ１４は、導通状態となる。
【０２２７】
時刻Ｔ５において、ゲートドライバ１０３の回路ＳＲ［１］の端子ＩＴに、スタートパルス信号として、低レベル電位が入力される。これにより、トランジスタＴｒ１１と、トランジスタＴｒ１６と、が非導通状態となる。
【０２２８】
トランジスタＴｒ１１が非導通状態になることにより、ノードＮ１１はフローティング状態となる。このため、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、の電位は、ＶＤＤを保持することになる。したがって、トランジスタＴｒ１９と、トランジスタＴｒ２２と、は、導通状態のままとなる。
【０２２９】
時刻Ｔ６において、ゲートドライバ１０３に、パルス幅制御信号ＰＷＣ１として低レベル電位が入力される。これにより、回路ＳＲ［１］において、端子ＰＴから低レベル電位が入力され、トランジスタＴｒ２２を介して、端子ＯＴに低レベル電位が印加される。このため、回路ＳＲ［１］の端子ＯＴと電気的に接続されている配線ＧＬ［１］は、低レベル電位となる。
【０２３０】
時刻Ｔ７において、ゲートドライバ１０３に、クロック信号ＣＬＫ１として低レベル電位が入力され、加えて、クロック信号ＣＬＫ３として高レベル電位が入力される。これにより、回路ＳＲ［１］において、端子Ｃ１Ｔから低レベル電位が入力され、トランジスタＴｒ１９を介して、端子ＳＴに低レベル電位が印加される。また、回路ＳＲ［１］において、端子Ｃ３Ｔから高レベル電位が印加されるため、トランジスタＴｒ１３のゲート及びバックゲートに高レベル電位が印加される。このため、トランジスタＴｒ１３は、導通状態となる。
【０２３１】
このとき、トランジスタＴｒ１４も導通状態であるため、トランジスタＴｒ１２のゲート及びバックゲートと、トランジスタＴｒ２０のゲート及びバックゲートと、トランジスタＴｒ２３のゲート及びバックゲートと、容量素子Ｃ１１と、に電位ＶＤＤが印加される。このため、トランジスタＴｒ１２と、トランジスタＴｒ２０と、トランジスタＴｒ２３と、は導通状態となる。
【０２３２】
トランジスタＴｒ２０が導通状態となることにより、端子ＳＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ２３が導通状態となることにより、端子ＯＴにＧＮＤ電位が印加されることになる。
【０２３３】
トランジスタＴｒ１２が導通状態となることにより、トランジスタＴｒ１１の第２端子と、トランジスタＴｒ１８の第１端子と、トランジスタＴｒ２１の第１端子と、にＧＮＤ電位が印加されることになる。なお、トランジスタＴｒ１８と、トランジスタＴｒ２１と、は回路の構成上、常に導通状態となるので、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、にＧＮＤ電位が印加される。これにより、トランジスタＴｒ１９と、トランジスタＴｒ２２と、が非導通状態となる。
【０２３４】
容量素子Ｃ１１の第１端子には、電位ＶＤＤが印加される。トランジスタＴｒ１６は、非導通状態であるため、容量素子Ｃ１１には、電位ＶＤＤが保持される。ところで、トランジスタＴｒ１６は、端子ＩＴから高レベル電位が入力されないと、導通状態とならない。換言すれば、容量素子Ｃ１１は、端子ＩＴから高レベル電位が入力されるまで、電位ＶＤＤを保持することになる。
【０２３５】
〔回路ＳＲ［２］以降〕
回路ＳＲ［２］の場合、図２６（Ａ）より、回路ＳＲ［２］の端子Ｃ１Ｔには、クロック信号ＣＬＫ２が入力され、回路ＳＲ［２］の端子Ｃ２Ｔには、クロック信号ＣＬＫ３が入力され、回路ＳＲ［２］の端子Ｃ３Ｔには、クロック信号ＣＬＫ４が入力され、回路ＳＲ［２］の端子ＰＴには、パルス幅制御信号ＰＷＣ２が入力される。
【０２３６】
また、回路ＳＲ［１］の動作では、時刻Ｔ２から時刻Ｔ７の間において、端子ＳＴが高レベル電位となる、と説明した。つまり、時刻Ｔ２から時刻Ｔ７の間で、回路ＳＲ［１］の端子ＳＴから出力された高レベル電位が、回路ＳＲ［２］の端子ＩＴに入力される。
【０２３７】
回路ＳＲ［２］は、回路ＳＲ［１］と同様の回路構成となっているので、回路ＳＲ［２］は、回路ＳＲ［１］と同様に動作する。つまり、回路ＳＲ［２］の端子ＩＴには、時刻Ｔ２から時刻Ｔ７までの間に、高レベル電位が入力される。回路ＳＲ［２］の端子ＩＴが高レベル電位で、かつ回路ＳＲ［２］の端子ＰＴにパルス幅制御信号ＰＷＣ２として高レベル電位が入力されたとき、回路ＳＲ［２］の端子ＯＴから高レベル電位が出力される。また、クロック信号ＣＬＫ２が高レベル電位のときに（時刻Ｔ４から時刻Ｔ８までの間に）、回路ＳＲ［２］の端子ＳＴから高レベル電位が出力される。そして、時刻Ｔ８から時刻Ｔ９までの間において、回路ＳＲ［２］の端子ＳＴから、低レベル電位が出力され、回路ＳＲ［２］の容量素子Ｃ１１に、電位ＶＤＤが保持される。
【０２３８】
回路ＳＲ［３］以降も、端子ＩＴに高レベル電位が入力され、かつ所定のタイミングで、端子Ｃ１Ｔ、端子Ｃ２Ｔ、端子Ｃ３Ｔ、端子ＰＴに高レベル電位が入力されることによって、回路ＳＲ［１］及び回路ＳＲ［２］と同様の動作で、端子ＯＴ、及び端子ＳＴから高レベル電位を出力することができる。図３０に、ゲートドライバ１０３の、時刻Ｔ０から時刻Ｔ１０までを含め、時刻Ｔ１０以降のタイミングチャートを示す。配線ＧＬ［ｍ］から高レベル電位が出力されたあとは、帰線期間の途中で、回路ＳＲ［１］の端子ＩＴにスタートパルス信号として、高レベル電位が入力される。なお、帰線期間とは、配線ＧＬ［ｍ］の電位が高レベル電位から低レベル電位に下がってから、スタートパルス信号の電位が高レベル電位から低レベル電位に下がるまでの期間をいう。
【０２３９】
〔回路ＳＲの端子ＲＴ〕
ところで、回路ＳＲ［ｐ］の端子ＲＴは、回路ＳＲ［ｐ＋２］の端子ＳＴと電気的に接続されている。つまり、回路ＳＲ［ｐ＋２］の端子ＳＴから高レベル電位が出力されたときに、回路ＳＲ［ｐ］の端子ＲＴに高レベル電位が入力されるため、回路ＳＲ［ｐ］のトランジスタＴｒ１５が導通状態となる。これにより、トランジスタＴｒ１２のゲート及びバックゲートと、トランジスタＴｒ２０のゲート及びバックゲートと、トランジスタＴｒ２３のゲート及びバックゲートと、容量素子Ｃ１１と、に電位ＶＤＤが印加される。
【０２４０】
トランジスタＴｒ２０が導通状態となることにより、端子ＳＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ２３が導通状態となることにより、端子ＯＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ１２が導通状態となることにより、トランジスタＴｒ１１の第２端子と、トランジスタＴｒ１８の第１端子と、トランジスタＴｒ２１の第１端子と、にＧＮＤ電位が印加されることになる。なお、トランジスタＴｒ１８と、トランジスタＴｒ２１と、は回路の構成上、常に導通状態となるので、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、にＧＮＤ電位が印加される。これにより、トランジスタＴｒ１９と、トランジスタＴｒ２２と、が非導通状態となる。
【０２４１】
つまり、回路ＳＲ［ｐ］の端子ＲＴに、回路ＳＲ［ｐ＋２］の端子ＳＴから高レベル電位が出力されたとき、回路ＳＲ［１］の、時刻Ｔ７から時刻Ｔ８までの動作と同様に、端子ＯＴ、及び端子ＳＴから、それぞれＧＮＤ電位が出力される。
【０２４２】
〔回路ＳＲの端子ＩＲＴ〕
また、回路ＳＲ［１］乃至回路ＳＲ［ｍ］、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］のそれぞれの端子ＩＲＴには、初期化リセット信号ＩＮＩ＿ＲＥＳが入力される。初期化リセット信号ＩＮＩ＿ＲＥＳが高レベル電位のとき、上述の各回路のそれぞれの端子ＩＲＴには、高レベル電位が入力される。このため、各回路のトランジスタＴｒ１７は導通状態となる。
【０２４３】
これにより、トランジスタＴｒ１２のゲート及びバックゲートと、トランジスタＴｒ２０のゲート及びバックゲートと、トランジスタＴｒ２３のゲート及びバックゲートと、容量素子Ｃ１１と、に電位ＶＤＤが印加される。
【０２４４】
トランジスタＴｒ２０が導通状態となることにより、各回路の端子ＳＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ２３が導通状態となることにより、各回路の端子ＯＴにＧＮＤ電位が印加されることになる。加えて、トランジスタＴｒ１２が導通状態となることにより、トランジスタＴｒ１１の第２端子と、トランジスタＴｒ１８の第１端子と、トランジスタＴｒ２１の第１端子と、にＧＮＤ電位が印加されることになる。なお、トランジスタＴｒ１８と、トランジスタＴｒ２１と、は回路の構成上、常に導通状態となるので、トランジスタＴｒ１９のゲート及びバックゲートと、トランジスタＴｒ２２のゲート及びバックゲートと、にＧＮＤ電位が印加される。これにより、トランジスタＴｒ１９と、トランジスタＴｒ２２と、が非導通状態となる。
【０２４５】
つまり、初期化リセット信号ＩＮＩ＿ＲＥＳとして、高レベル電位が入力されたとき、回路ＳＲ［１］乃至回路ＳＲ［ｍ］、回路ＳＲ＿Ｄ［１］、回路ＳＲ＿Ｄ［２］のそれぞれの端子ＯＴ、端子ＳＴは、ＧＮＤ電位を出力する。
【０２４６】
なお、本実施の形態は、表示装置１００だけでなく、表示装置１００Ａに対しても有効である。
【０２４７】
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２４８】
（実施の形態４）
次に、実施の形態２で説明した表示装置１００、又は表示装置１００Ａに実装できるソースドライバＩＣ、又はコントローラＩＣのチップについて説明する。
【０２４９】
＜ソースドライバＩＣ＞
図３１にソースドライバＩＣの一例をブロック図として示す。ソースドライバＩＣ１１１は、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）レシーバ７１０と、シリアルパラレル変換回路７２０と、シフトレジスタ回路７３０と、ラッチ回路７４０と、レベルシフタ７５０と、パストランジスタ論理回路７６０と、抵抗ストリング回路７７０と、外部補正回路７８０と、ＢＧＲ回路７９０（Ｂａｎｄ  Ｇａｐ  Ｒｅｆｅｒｅｎｃｅ）と、バイアスジェネレータ８００と、バッファアンプ９００と、を有している。なお、図３１では、ソースドライバＩＣ１１１は、バイアスジェネレータ８００を２つ有している。
【０２５０】
ＬＶＤＳレシーバ７１０は、外部のホストプロセッサと電気的に接続されている。ＬＶＤＳレシーバ７１０は、該ホストプロセッサからのビデオ信号を受信する機能を有し、ＬＶＤＳレシーバ７１０は、差動信号をシングルエンドの信号に変換して、シリアルパラレル変換回路７２０に該信号を送信する。図３１では、ビデオ信号として、アナログ電圧信号ＤＡ，ＤＢ０、アナログ電圧信号ＤＡ，ＤＢ１、アナログ電圧信号ＤＡ，ＤＢ２、アナログ電圧信号ＤＡ，ＤＢ３、アナログ電圧信号ＤＡ，ＤＢ４、アナログ電圧信号ＤＡ，ＤＢ５、アナログ電圧信号ＤＡ，ＤＢ６、及びアナログ電圧信号ＤＡ，ＤＢ７がＬＶＤＳレシーバ７１０に入力されている。なお、ＬＶＤＳレシーバ７１０は、クロック信号ＣＬＯＣＫ及びクロック信号ＣＬＯＣＫＢの入力により、逐次動作が行われ、また、ＬＶＤＳレシーバ７１０は、スタンバイ信号ＳＴＢＹにより、スタンバイ状態にする（一時停止する）ことができる。なお、クロック信号ＣＬＯＣＫＢは、クロック信号ＣＬＯＣＫの反転信号である。
【０２５１】
シリアルパラレル変換回路７２０は、ＬＶＤＳレシーバ７１０と電気的に接続されている。シリアルパラレル変換回路７２０は、ＬＶＤＳレシーバ７１０からのシングルエンドの信号を受信する機能を有し、シリアルパラレル変換回路７２０は、シングルエンドの信号をパラレル変換して、ＢＵＳ［１２７：０］の信号として内部バスに送信する。
【０２５２】
シフトレジスタ回路７３０は、シリアルパラレル変換回路７２０と電気的に接続され、ラッチ回路７４０はシフトレジスタ回路７３０と電気的に接続されている。シフトレジスタ回路７３０は、シリアルパラレル変換回路７２０と同期して、内部バス上のデータを各ラインのラッチ回路７４０に格納するタイミングを指定する機能を有する。
【０２５３】
レベルシフタ７５０は、ラッチ回路７４０と電気的に接続されている。レベルシフタ７５０は、ラッチ回路７４０に全てのラインのデータが格納されたときに、それぞれのデータをレベルシフトする機能を有する。
【０２５４】
パストランジスタ論理回路７６０は、レベルシフタ７５０と、抵抗ストリング回路７７０と電気的に接続されている。なお、パストランジスタ論理回路７６０と抵抗ストリング回路７７０によってＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）が構成される。抵抗ストリング回路７７０には、８ビットの信号（図３１ではＶＲ０−ＶＲ２５５と記載）が入力され、該信号に応じた電位をパストランジスタ論理回路７６０に出力する。パストランジスタ論理回路７６０は、該電位の供給によって、レベルシフトされた各データをデジタルアナログ変換する機能を有する。
【０２５５】
バッファアンプ９００は、パストランジスタ論理回路７６０と電気的に接続されている。バッファアンプ９００は、デジタルアナログ変換されたデータを増幅して、データ信号として増幅されたデータ（図３１ではＳ［２１５９：０］と記載）を画素アレイに送信する機能を有する。
【０２５６】
ＢＧＲ回路７９０は、ソースドライバＩＣ１１１を駆動するための基準となる電圧を生成する機能を有する。ＢＧＲ回路７９０は、バイアスジェネレータの一方及び他方のそれぞれと電気的に接続されている。
【０２５７】
バイアスジェネレータ８００の一方は、ＢＧＲ回路７９０と、バッファアンプ９００と、に電気的に接続されている。バイアスジェネレータ８００の一方は、ＢＧＲ回路７９０で生成した基準となる電圧から、バッファアンプ９００を動作させるためのバイアス電圧を生成する機能を有する。なお、バイアスジェネレータ８００の一方には、ＬＶＤＳレシーバ７１０と同じタイミングでスタンバイ信号ＳＴＢＹが入力され、この信号によって、バイアスジェネレータ８００の一方をスタンバイ状態にする（一時停止する、又はアイドリングストップの状態にする）ことができる。
【０２５８】
バイアスジェネレータ８００の他方は、外部補正回路７８０に電気的に接続されている。バイアスジェネレータ８００の他方は、ＢＧＲ回路７９０で生成した基準となる電圧から、外部補正回路７８０を動作させるためのバイアス電圧を生成する機能を有する。なお、外部補正回路７８０を動作させる必要が無いとき、バイアスジェネレータ８００の他方には、スタンバイ信号ＣＭＳＴＢＹが送信され、この信号によって、バイアスジェネレータ８００の他方をスタンバイ状態にする（一時停止する、又はアイドリングストップの状態にする）ことができる。
【０２５９】
外部補正回路７８０は、画素が有するトランジスタと電気的に接続されている。画素アレイにおいて、それぞれの画素トランジスタに電圧電流特性のバラツキが存在する場合、その表示装置に映す画像に対して影響を与えるため、表示装置の表示品位の低下を引き起こす要因となる。外部補正回路７８０は、該画素トランジスタに流れる電流量を計測して、該電流量に応じて該画素トランジスタに流れる電流量を適切にする機能を有する。なお、外部補正回路７８０には、セット信号ＣＭＳＥＴが入力され、この信号によって、外部補正回路７８０の初期化が行われる。また、外部補正回路７８０には、クロック信号ＣＭＣＬＫが入力され、この信号によって外部補正回路７８０が動作する。また、外部補正回路７８０には、画素回路が有するトランジスタからの信号（図３１ではＳ［７１９：０］と記載）が入力され、外部補正回路７８０に別に印加されている参照電位ＶＲＥＦ１、及び参照電位ＶＲＥＦ２を基準として、画像補正に関する判定が行われる。その補正に関する判定結果を、出力信号としてＣＭＯＵＴ［１１：０］がソースドライバＩＣ１１１の外部にあるイメージプロセッサに送信される。該イメージプロセッサはＣＭＯＵＴ［１１：０］の内容に基づいて、映像データの補正を行う。
【０２６０】
なお、ソースドライバＩＣ１１１は、外部補正回路７８０を有する構成でなくてもよい。例えば、外部補正回路７８０は、ソースドライバＩＣ１１１に設けず、画素アレイが有するそれぞれの画素に補正回路を設ける構成であってもよい。また、例えば、外部補正回路７８０は、ソースドライバＩＣ１１１に設けず、後述するコントローラＩＣに設ける構成としてもよい。
【０２６１】
ソースドライバＩＣ１１１の各回路を実現するには、高耐圧Ｓｉトランジスタを用いるのが好適である。また、高耐圧Ｓｉトランジスタを用いることで、ソースドライバＩＣ１１１が有する回路の微細化が可能となる場合があるため、これによって、高精細な表示装置を実現することができる。
【０２６２】
＜コントローラＩＣ＞
図３２は、表示装置１００に適用できるコントローラＩＣ４００の構成例のブロック図を示している。コントローラＩＣ４００は、コントローラＩＣ１１２の一例であり、インターフェース４５０、フレームメモリ４５１、デコーダ４５２、センサコントローラ４５３、コントローラ４５４、クロック生成回路４５５、画像処理部４６０、メモリ４７０、タイミングコントローラ４７３、レジスタ４７５、及びタッチセンサコントローラ４８４を有する。
【０２６３】
なお、コントローラＩＣ４００は、ＣＯＧ方式で、基材上に実装されるのが好ましい。なお、図３２は、コントローラＩＣ４００が有する機能を詳細に説明するため、ホスト４４０、レベルシフタ１０４、ゲートドライバ１０３、表示部１０２、ソースドライバＩＣ１１１、及びタッチセンサユニット２００も図示している。また、実施の形態２で説明したとおり、レベルシフタ１０４、ゲートドライバ１０３、及び表示部１０２は、ＯＳトランジスタを備える構成として、該基材上に形成されていることが好ましい。
【０２６４】
コントローラＩＣ４００とホスト４４０との通信は、インターフェース４５０を介して行われる。ホスト４４０からは、画像データ、各種制御信号等がコントローラＩＣ４００に送られる。また、コントローラＩＣ４００からは、タッチセンサコントローラ４８４が取得したタッチ位置などの情報が、ホスト４４０に送られる。なお、コントローラＩＣ４００が有するそれぞれの回路は、ホスト４４０の規格、表示装置１００の仕様等によって、適宜取捨される。
【０２６５】
フレームメモリ４５１は、コントローラＩＣ４００に入力された画像データを保存するためのメモリである。ホスト４４０から圧縮された画像データが送られる場合、フレームメモリ４５１は、圧縮された画像データを格納することが可能である。デコーダ４５２は、圧縮された画像データを伸長するための回路である。画像データを伸長する必要がない場合、デコーダ４５２は処理を行わない。または、デコーダ４５２を、フレームメモリ４５１とインターフェース４５０との間に、配置することもできる。
【０２６６】
画像処理部４６０は、画像データに対して各種画像処理を行う機能を有する。例えば、画像処理部４６０は、ガンマ補正回路４６１、調光回路４６２、調色回路４６３を有する。
【０２６７】
画像処理部４６０で処理された画像データは、メモリ４７０を経て、図１８のソースドライバＩＣ１１１に出力される。メモリ４７０は、画像データを一時的に格納するためのメモリである。ソースドライバＩＣ１１１は、入力された画像データを処理し、表示部１０２のソース線に書き込む機能をもつ。
【０２６８】
タイミングコントローラ４７３は、ソースドライバＩＣ１１１、タッチセンサコントローラ４８４、表示装置１００に形成されているゲートドライバ１０３で使用するタイミング信号を生成する機能を有する。なお、本発明の一態様では、ゲートドライバ１０３に入力されるタイミング信号が、表示装置１００に形成されているレベルシフタ１０４でレベルシフトされてから、ゲートドライバ１０３に送信される構成となっている。ゲートドライバ１０３は、表示部１０２の画素を選択する機能を有する。
【０２６９】
タッチセンサコントローラ４８４は、図３２のタッチセンサユニット２００のＴＳドライバＩＣ２１１、センス回路２１２を制御する機能をもつ。センス回路２１２で読み出されたタッチ情報を含む信号は、タッチセンサコントローラ４８４で処理され、インターフェース４５０を介して、ホスト４４０に送出される。ホスト４４０は、タッチ情報を反映した画像データを生成し、コントローラＩＣ４００に送出する。なお、コントローラＩＣ４００で、画像データにタッチ情報を反映する構成も可能である。
【０２７０】
クロック生成回路４５５は、コントローラＩＣ４００で使用されるクロック信号を生成する機能を有する。コントローラ４５４は、インターフェース４５０を介してホスト４４０から送られる各種制御信号を処理し、コントローラＩＣ４００内の各種回路を制御する機能を有する。また、コントローラ４５４は、コントローラＩＣ４００内の各種回路への電源供給を制御する機能を有する。以下、使われていない回路への電源供給を一時的に遮断することを、パワーゲーティングと呼ぶ。
【０２７１】
レジスタ４７５は、コントローラＩＣ４００の動作に用いられるデータを格納する。レジスタ４７５が格納するデータには、画像処理部４６０が補正処理を行うために使用するパラメータ、タイミングコントローラ４７３が各種タイミング信号の波形生成に用いるパラメータなどがある。レジスタ４７５は、複数のレジスタで構成されるスキャンチェーンレジスタを備える。
【０２７２】
センサコントローラ４５３には、光センサ４４３が電気的に接続されている。光センサ４４３には外光４４５を検知し、検知信号を生成する。センサコントローラ４５３は該検知信号を基に、制御信号を生成する。センサコントローラ４５３で生成される該制御信号は、例えば、コントローラ４５４に出力される。なお、光センサ４４３は、必ずしも有さなくてもよい。
【０２７３】
調光回路４６２は、表示部１０２に表示する画像データの明るさ（輝度ともいう。）を調整する機能を有する。ここでは、当該調整を調光、あるいは調光処理と呼ぶ。特に、調光処理は、光センサ４４３と組み合わせて行うことができる。この場合、光センサ４４３及びセンサコントローラ４５３を用いて測定した、外光４４５の明るさに応じて、表示部１０２に表示する画像データの輝度を調整することができる。
【０２７４】
調色回路４６３は、表示部１０２に表示する画像データの色彩（色調ともいう）を補正することができる。ここでは、当該補正を調色、あるいは調色処理と呼ぶ。
【０２７５】
画像処理部４６０は、表示装置１００の仕様によって、ＲＧＢ−ＲＧＢＷ変換回路など、他の処理回路を有する場合がある。ＲＧＢ−ＲＧＢＷ変換回路とは、ＲＧＢ（赤、緑、青）画像データを、ＲＧＢＷ（赤、緑、青、白）画像信号に変換する機能をもつ回路である。すなわち、表示装置１００がＲＧＢＷ４色の画素を有する場合、画像データ内のＷ（白）成分を、Ｗ（白）画素を用いて表示することで、消費電力を低減することができる。なお、表示装置１００がＲＧＢＹの４色の画素を有する場合、例えば、ＲＧＢ−ＲＧＢＹ（赤、緑、青、黄）変換回路を用いることができる。
【０２７６】
＜パラメータ＞
ガンマ補正、調光、調色などの画像補正処理は、入力の画像データＸに対して出力の補正データＹを作成する処理に相当する。画像処理部４６０が使用するパラメータは、画像データＸを、補正データＹに変換するためのパラメータである。
【０２７７】
パラメータの設定方式には、テーブル方式、関数近似方式がある。図３３（Ａ）に示すテーブル方式では、画像データＸｎに対して、補正データＹｎをパラメータとしてテーブルに格納される。テーブル方式では、当該テーブルに対応するパラメータを格納するレジスタを多数必要とするが、補正の自由度が高い。一方、あらかじめ経験的に画像データＸに対する補正データＹを決められる場合には、図３３（Ｂ）のように、関数近似方式を採用する構成が有効である。ａ１、ａ２、ｂ２等がパラメータである。ここで、区間毎に線形近似する方法を示しているが、非線形関数で近似する方法も可能である。関数近似方式では、補正の自由度は低いが、関数を定義するパラメータを格納するレジスタが少なくて済む。
【０２７８】
タイミングコントローラ４７３が使用するパラメータは、例えば、図３３（Ｃ）に示すように、タイミングコントローラ４７３の生成信号が、基準信号に対して低レベル電位“Ｌ”（またが高レベル電位“Ｈ”）となるタイミングを示すものである。パラメータＲａ（またはＲｂ）は、基準信号に対して“Ｌ”（または“Ｈ”）となるタイミングが、クロック何周期分であるかを示している。
【０２７９】
上記、補正のためのパラメータは、レジスタ４７５に格納することができる。また、上記以外にレジスタ４７５に格納できるパラメータとしては、ＥＬ補正回路４６４のデータ、ユーザが設定した表示装置１００の輝度、色調、省エネルギー設定（表示を暗くする、または表示を消す、までの時間）、タッチセンサコントローラ４８４の感度などがある。
【０２８０】
＜パワーゲーティング＞
コントローラ４５４は、ホスト４４０から送られる画像データに変化がない場合、コントローラＩＣ４００内の一部回路をパワーゲーティングすることができる。具体的には、一部回路とは、例えば、領域４９０内の回路（フレームメモリ４５１、デコーダ４５２、画像処理部４６０、メモリ４７０、タイミングコントローラ４７３、レジスタ４７５）を指す。ホスト４４０から画像データに変化がないことを示す制御信号をコントローラＩＣ４００に送信し、当該制御信号をコントローラ４５４で検出した場合にパワーゲーティングする構成が可能である。
【０２８１】
また、パワーゲーティングを行う回路は、コントローラＩＣ４００が有する回路に限定せず、例えば、ソースドライバＩＣ１１１、レベルシフタ１０４、ゲートドライバ１０３などに対して、行ってもよい。
【０２８２】
領域４９０内の回路は、画像データに関する回路と、表示装置１００を駆動するための回路であるため、画像データに変化がない場合は、一時的に領域４９０内の回路を停止することができる。なお、画像データに変化がない場合でも、表示部１０２の画素に使用されるトランジスタがデータを保持できる時間（アイドリングストップが可能な時間）を考慮してもよい。また、表示部１０２の画素が反射素子として液晶素子を適用した場合において、液晶素子が焼き付き防止のため行う反転駆動の時間を考慮してもよい。
【０２８３】
例えば、コントローラ４５４はタイマ機能を組み込むことで、タイマで測定した時間に基づいて、領域４９０内の回路への電源供給を再開するタイミングを決定してもよい。なお、フレームメモリ４５１もしくはメモリ４７０に画像データを保存しておき、当該画像データを反転駆動時に表示部１０２に供給する画像データとする構成が可能である。このような構成とすることで、ホスト４４０から画像データを送信することなく反転駆動が実行できる。したがって、ホスト４４０からのデータ送信量を低減でき、コントローラＩＣ４００の消費電力を低減することができる。
【０２８４】
以下、フレームメモリ４５１、レジスタ４７５の具体的な回路構成を説明する。なお、パワーゲーティングすることができる回路として説明した、領域４９０内の回路、センサコントローラ４５３、およびタッチセンサコントローラ４８４等は、この限りではない。コントローラＩＣ４００の構成、ホスト４４０の規格、表示装置１００の仕様等によって、様々な組み合わせが考えられる。
【０２８５】
＜フレームメモリ４５１＞
図３４（Ａ）に、フレームメモリ４５１の構成例を示す。フレームメモリ４５１は、制御部５０２、セルアレイ５０３、周辺回路５０８を有する。周辺回路５０８は、センスアンプ回路５０４、ドライバ５０５、メインアンプ５０６、入出力回路５０７を有する。
【０２８６】
制御部５０２は、フレームメモリ４５１を制御する機能を有する。例えば、制御部５０２は、ドライバ５０５、メインアンプ５０６、および入出力回路５０７を制御する。
【０２８７】
ドライバ５０５には、複数の配線ＷＬ、ＣＳＥＬが電気的に接続されている。ドライバ５０５は、複数の配線ＷＬ、ＣＳＥＬに出力する信号を生成する。
【０２８８】
セルアレイ５０３は、複数のメモリセル５０９を有する。メモリセル５０９は、配線ＷＬ、ＬＢＬ（またはＬＢＬＢ）、ＢＧＬに、電気的に接続されている。配線ＷＬはワード線であり、配線ＬＢＬ、ＬＢＬＢは、ローカルビット線である。図３４（Ａ）の例では、セルアレイ５０３の構成は、折り返しビット線方式であるが、開放ビット線方式とすることもできる。
【０２８９】
図３４（Ｂ）に、メモリセル５０９の構成例を示す。メモリセル５０９は、トランジスタＭＷ１、容量素子ＣＳ１を有する。メモリセル５０９は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のメモリセルと同様の回路構成を有する。
【０２９０】
トランジスタＭＷ１は、ＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、ＯＳトランジスタでメモリセル５０９を構成することで、容量素子ＣＳ１から電荷がリークすることを抑えられるため、フレームメモリ４５１のリフレッシュ動作の頻度を低減できる。また、電源供給が遮断されても、フレームメモリ４５１は長時間画像データを保持することが可能である。また、電圧Ｖｂｇ＿ｗ１を負電圧にすることで、トランジスタＭＷ１の閾値電圧を正電位側にシフトさせることができ、メモリセル５０９の保持時間を長くすることができる。
【０２９１】
ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ソースに対するゲートの電圧が負の電圧であるときの、ソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以下であることがより好ましい。
【０２９２】
ＯＳトランジスタのチャネル形成領域に有する金属酸化物（酸化物半導体）のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。チャネル形成領域に適用される金属酸化物は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含むことが好ましい。このような金属酸化物としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような金属酸化物は高純度化された金属酸化物と呼ぶことができる。高純度化された金属酸化物を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。
【０２９３】
セルアレイ５０３が有する複数のメモリセル５０９の、トランジスタＭＷ１はＯＳトランジスタである一方、その他の回路のトランジスタは、例えば、シリコンウエハに作製されるＳｉトランジスタとすることができる。これにより、セルアレイ５０３をセンスアンプ回路５０４に積層して設けることができる。よって、フレームメモリ４５１の回路面積を縮小でき、コントローラＩＣ４００の小型化につながる。
【０２９４】
セルアレイ５０３は、センスアンプ回路５０４に積層して設けられている。センスアンプ回路５０４は、複数のセンスアンプＳＡを有する。センスアンプＳＡは隣接する配線ＬＢＬ、ＬＢＬＢ（ローカルビット線対）、配線ＧＢＬ、ＧＢＬＢ（グローバルビット線対）、複数の配線ＣＳＥＬに電気的に接続されている。センスアンプＳＡは、配線ＬＢＬと配線ＬＢＬＢとの電位差を増幅する機能を有する。
【０２９５】
センスアンプ回路５０４には、４本の配線ＬＢＬに対して１本の配線ＧＢＬが設けられ、４本の配線ＬＢＬＢに対して１本の配線ＧＢＬＢが設けられているが、センスアンプ回路５０４の構成は、図３４（Ａ）の構成例に限定されない。
【０２９６】
メインアンプ５０６は、センスアンプ回路５０４および入出力回路５０７に接続されている。メインアンプ５０６は、配線ＧＢＬと配線ＧＢＬＢの電位差を増幅する機能を有する。メインアンプ５０６は省略することができる。
【０２９７】
入出力回路５０７は、書き込みデータに対応する電位を配線ＧＢＬと配線ＧＢＬＢ、またはメインアンプ５０６に出力する機能、配線ＧＢＬと配線ＧＢＬＢの電位、またはメインアンプ５０６の出力電位を読み出し、データとして外部に出力する機能を有する。配線ＣＳＥＬの信号によって、データを読み出すセンスアンプＳＡ、およびデータを書き込むセンスアンプＳＡを選択することができる。よって、入出力回路５０７は、マルチプレクサなどの選択回路が不要であるため、回路構成を簡単化でき、占有面積を縮小することができる。
【０２９８】
＜レジスタ４７５＞
図３５は、レジスタ４７５の構成例を示すブロック図である。レジスタ４７５は、スキャンチェーンレジスタ部４７５Ａ、およびレジスタ部４７５Ｂを有する。スキャンチェーンレジスタ部４７５Ａは、複数のレジスタ４３０を有する。複数のレジスタ４３０によって、スキャンチェーンレジスタが構成されている。レジスタ部４７５Ｂは、複数のレジスタ４３１を有する。
【０２９９】
レジスタ４３０は、電源が遮断された状態でもデータが消失しない不揮発性レジスタである。レジスタ４３０を不揮発化するため、ここでは、レジスタ４３０は、ＯＳトランジスタを用いた保持回路を備えている。
【０３００】
他方、レジスタ４３１は揮発性レジスタである。レジスタ４３１の回路構成には特段の制約はなく、データを記憶することが可能な回路であればよく、ラッチ回路、フリップフロップ回路などで構成すればよい。画像処理部４６０、およびタイミングコントローラ４７３は、レジスタ部４７５Ｂにアクセスし、対応するレジスタ４３１からデータを取り込む。あるいは、画像処理部４６０、およびタイミングコントローラ４７３は、レジスタ部４７５Ｂから供給されるデータにしたがって、処理内容が制御される。
【０３０１】
レジスタ４７５に格納しているデータを更新する場合、まず、スキャンチェーンレジスタ部４７５Ａのデータを変更する。スキャンチェーンレジスタ部４７５Ａの各レジスタ４３０のデータを書き換えた後、スキャンチェーンレジスタ部４７５Ａの各レジスタ４３０のデータを、レジスタ部４７５Ｂの各レジスタ４３１に一括してロードする。
【０３０２】
これにより、画像処理部４６０、およびタイミングコントローラ４７３等は、一括して更新されたデータを使用して、各種処理を行うことができる。データの更新に同時性が保たれるため、コントローラＩＣ４００の安定した動作を実現できる。スキャンチェーンレジスタ部４７５Ａとレジスタ部４７５Ｂとを備えることで、画像処理部４６０、およびタイミングコントローラ４７３が動作中でも、スキャンチェーンレジスタ部４７５Ａのデータを更新することができる。
【０３０３】
コントローラＩＣ４００のパワーゲーティング実行時には、レジスタ４３０において、保持回路にデータを格納（セーブ）してから電源を遮断する。電源復帰後、レジスタ４３０のデータをレジスタ４３１に復帰（ロード）して通常動作を再開する。なお、レジスタ４３０に格納されているデータとレジスタ４３１に格納されているデータとが整合しない場合は、レジスタ４３１のデータをレジスタ４３０にセーブした後、あらためて、レジスタ４３０の保持回路にデータを格納する構成が好ましい。データが整合しない場合としては、スキャンチェーンレジスタ部４７５Ａに更新データを挿入中などが挙げられる。
【０３０４】
図３６に、レジスタ４３０、レジスタ４３１の回路構成例を示す。図３６には、スキャンチェーンレジスタ部４７５Ａの２段分のレジスタ４３０と、これらレジスタ４３０に対応する２個のレジスタ４３１を示している。
【０３０５】
レジスタ４３０は、保持回路５７、セレクタ５８、フリップフロップ回路５９を有する。セレクタ５８とフリップフロップ回路５９とでスキャンフリップフロップ回路が構成されている。
【０３０６】
保持回路５７には、信号ＳＡＶＥ２、ＬＯＡＤ２が入力される。保持回路５７は、トランジスタＴｒ４１乃至Ｔｒ４６、容量素子Ｃ４１、Ｃ４２を有する。トランジスタＴｒ４１、Ｔｒ４２はＯＳトランジスタである。トランジスタＴｒ４１、Ｔｒ４２をメモリセル５０９のトランジスタＭＷ１（図３４（Ｂ）参照）と同様にバックゲート付きのＯＳトランジスタとしてもよい。
【０３０７】
トランジスタＴｒ４１、Ｔｒ４３、Ｔｒ４４および容量素子Ｃ４１により、３トランジスタ型のゲインセルが構成される。同様に、トランジスタＴｒ４２、Ｔｒ４５、Ｔｒ４６および容量素子Ｃ４２により、３トランジスタ型のゲインセルが構成される。２個のゲインセルによって、フリップフロップ回路５９が保持する相補データを記憶する。トランジスタＴｒ４１、Ｔｒ４２がＯＳトランジスタであるので、保持回路５７は、電源が遮断された状態でも長時間データを保持することが可能である。レジスタ４３０において、トランジスタＴｒ４１、Ｔｒ４２以外のトランジスタはＳｉトランジスタで構成すればよい。
【０３０８】
保持回路５７は、信号ＳＡＶＥ２に従い、フリップフロップ回路５９が保持する相補データを格納し、信号ＬＯＡＤ２に従い、保持しているデータをフリップフロップ回路５９にロードする。
【０３０９】
フリップフロップ回路５９の入力端子には、セレクタ５８の出力端子が電気的に接続され、データ出力端子には、レジスタ４３１の入力端子が電気的に接続されている。フリップフロップ回路５９は、インバータ６０、インバータ６１、インバータ６２、インバータ６３、インバータ６４、インバータ６５、アナログスイッチ６７、及びアナログスイッチ６８を有する。アナログスイッチ６７、及びアナログスイッチ６８の導通状態は、スキャンクロック（Ｓｃａｎ  Ｃｌｏｃｋと表記）信号によって制御される。フリップフロップ回路５９は、図３６の回路構成に限定されず、様々なフリップフロップ回路５９を適用することができる。
【０３１０】
セレクタ５８の２個の入力端子の一方には、レジスタ４３１の出力端子が電気的に接続され、他方には、前段のフリップフロップ回路５９の出力端子が電気的に接続されている。なお、スキャンチェーンレジスタ部４７５Ａの初段のセレクタ５８の入力端子は、レジスタ４７５の外部からデータが入力される。セレクタ５８は、信号ＳＡＶＥ１に基づいて、２個ある入力端子のどちらかの信号を、出力端子側に出力する。具体的には、セレクタ５８は、前段のフリップフロップ回路５９から送られるデータ、又はレジスタ４３１から送られるデータのどちらかを選択して、フリップフロップ回路５９に入力する機能を有する。
【０３１１】
レジスタ４３１は、インバータ７１、インバータ７２、インバータ７３、クロックドインバータ７４、アナログスイッチ７５、及びバッファ７６を有する。レジスタ４３１は信号ＬＯＡＤ１に基づいて、フリップフロップ回路５９のデータをロードする。そして、ロードしたデータは、端子Ｑ１、及び端子Ｑ２から出力される。なお、レジスタ４３１のトランジスタはＳｉトランジスタで構成すればよい。
【０３１２】
＜コントローラＩＣの他の構成例＞
以下に、コントローラＩＣ４００とは別のコントローラＩＣの構成例を説明する。
【０３１３】
図３７は、表示装置１００Ａに適用できるコントローラＩＣ１１２の構成例のブロック図を示している。図３７に示すコントローラＩＣ４００Ａは、コントローラＩＣ１１２の一例であり、コントローラＩＣ４００の変形例である。コントローラＩＣ１１２は、領域４９１を有し、コントローラ４５４は、領域４９１内の回路への電源供給を制御する。なお、コントローラＩＣ４００Ａの説明は、コントローラＩＣ４００と異なる部分のみを扱い、コントローラＩＣ４００と共通する部分に関しては、説明を省略する。
【０３１４】
なお、コントローラＩＣ４００Ａは、ＣＯＧ方式で、基材上に実装されるのが好ましい。なお、図３７は、コントローラＩＣ４００Ａが有する機能を詳細に説明するため、レベルシフタ１０４ａ、レベルシフタ１０４ｂ、ゲートドライバ１０３ａ、ゲートドライバ１０３ｂ、表示部１０６、ソースドライバＩＣ１１１、及びタッチセンサユニット２００も図示している。また、実施の形態２で説明したとおり、レベルシフタ１０４ａ、レベルシフタ１０４ｂ、ゲートドライバ１０３ａ、ゲートドライバ１０３ｂ、及び表示部１０６は、ＯＳトランジスタを備える構成として、該基材上に形成されていることが好ましい。
【０３１５】
実施の形態２、及び実施の形態３で述べたとおり、表示装置１００Ａは、ハイブリッド表示装置であるため、表示装置１００Ａの表示部１０６の画素１０に、表示素子として、反射素子１０ａと発光素子１０ｂと、を有する。反射素子１０ａは、反射光を利用して表示装置に画像を映す表示素子であり、液晶素子などを適用することができる。また、発光素子１０ｂは、自発光によって、表示装置に画像を映す表示素子であり、有機ＥＬ素子などを適用することができる。なお、発光素子１０ｂは、有機ＥＬ素子に限定せず、例えば、バックライトを備えた透過型液晶素子、ＬＥＤ、又は量子ドットを利用した表示素子などとしてもよい。ここでは、反射素子１０ａとして液晶素子を適用し、発光素子１０ｂとして有機ＥＬ素子を適用した場合のコントローラＩＣ４００Ａの説明を行う。
【０３１６】
実施の形態２で述べたとおり、ソースドライバＩＣ１１１は、表示装置１００Ａの基材１０１上に、ＣＯＧ方式で、実装されている。なお、本構成例では、ソースドライバＩＣ１１１は、ソースドライバＩＣ１１１ａ、ソースドライバＩＣ１１１ｂを有している。ソースドライバＩＣ１１１ａは、反射素子１０ａ、及び発光素子１０ｂの一方を駆動する機能を有し、ソースドライバＩＣ１１１ｂは、反射素子１０ａ、及び発光素子１０ｂの他方を駆動する機能を有する。なお、ここでは２種類のソースドライバＩＣ１１１ａ、１１１ｂで表示部１０６のソースドライバを構成しているが、ソースドライバの構成はこれに限定されない。例えば、反射素子１０ａを駆動するためのソースドライバと、発光素子１０ｂを駆動するためのソースドライバと、の双方を駆動できるソースドライバＩＣを表示装置１００Ａに備えてもよい。
【０３１７】
また、実施の形態２で述べたとおり、ゲートドライバ１０３ａ、１０３ｂは、基材１０１上に形成されている。ゲートドライバ１０３ａは、反射素子１０ａ、及び発光素子１０ｂの一方に対して走査線駆動を行う機能を有し、ゲートドライバ１０３ｂは、反射素子１０ａ、及び発光素子１０ｂの他方に対して走査線駆動を行う機能を有する。なお、ここでは２種類のゲートドライバ１０３ａ、１０３ｂで表示部１０６のゲートドライバを構成しているが、ゲートドライバの構成はこれに限定されない。例えば、反射素子１０ａを駆動するためのゲートドライバと、発光素子１０ｂを駆動するためのゲートドライバと、の双方を駆動できるゲートドライバを表示装置１００Ａに備えてもよい。
【０３１８】
表示装置１００Ａは、発光素子１０ｂとして、有機ＥＬ素子を適用しているので、コントローラＩＣ４００Ａの画像処理部４６０に、ＥＬ補正回路４６４を備えることができる。ＥＬ補正回路４６４は、発光素子１０ｂを駆動するソースドライバＩＣ（ソースドライバＩＣ１１１ａ、又はソースドライバＩＣ１１１ｂ）に、発光素子１０ｂを流れる電流を検出する電流検出回路を備えている場合に、設けられる。ＥＬ補正回路４６４は、該電流検出回路から送信される信号に基づいて、発光素子１０ｂの輝度を調節する機能を有する。
【０３１９】
コントローラＩＣ４００Ａは、コントローラＩＣ４００と同様に、センサコントローラ４５３に、光センサ４４３を電気的に接続することができる。光センサ４４３には外光４４５を検知し、検知信号を生成する。センサコントローラ４５３は該検知信号を基に、制御信号を生成する。センサコントローラ４５３で生成される該制御信号は、例えば、コントローラ４５４に出力される。
【０３２０】
ところで、画像処理部４６０は、反射素子１０ａと発光素子１０ｂが同じ画像データを表示する場合、反射素子１０ａが表示する画像データと、発光素子１０ｂが表示する画像データと、を分けて作成する機能を有する。この場合、上述した光センサ４４３及びセンサコントローラ４５３を用いて測定した、外光４４５の明るさに応じて、反射素子１０ａの反射強度、及び発光素子１０ｂの発光強度を調整する（調光処理を行う）ことができる。
【０３２１】
晴れの日の日中に外で表示装置１００Ａを使用する場合、反射素子１０ａのみで十分な輝度が得られるときは、発光素子１０ｂを光らせる必要は無い。これは、発光素子１０ｂで表示を行おうとしても、外光に負けて良好な表示が得られないからである。また、夜間や暗所で表示装置１００Ａを使用する場合、発光素子１０ｂを光らせて表示を行う。
【０３２２】
外光の明るさに応じて、画像処理部４６０は、反射素子１０ａのみで表示を行う画像データを作成、もしくは発光素子１０ｂのみで表示を行う画像データを作成、もしくは反射素子１０ａと発光素子１０ｂを組み合わせて表示を行う画像データを作成することができる。外光の明るい環境においても、又は、外光の暗い環境においても、表示装置１００Ａは良好な表示を行うことができる。さらに、外光の明るい環境においては、発光素子１０ｂを光らせないことで、又は発光素子１０ｂの輝度を低くすることで、表示装置１００Ａの消費電力を低減することができる。
【０３２３】
また、反射素子１０ａの表示に、発光素子１０ｂの表示を組み合わせることで、色調を補正することができる。このような色調補正のためには、上述した光センサ４４３及びセンサコントローラ４５３に、外光４４５の色調を測定する機能を追加すればよい。例えば、夕暮れ時の赤みがかかった環境において表示装置１００を使用する場合、反射素子１０ａによる表示のみでは、Ｇ（緑）成分が足りない、Ｂ（青）成分が足りない、またはその両方の成分が足りなくなるため、発光素子１０ｂを発光させることで、色調を補正する（調色処理を行う）ことができる。
【０３２４】
また、反射素子１０ａと発光素子１０ｂは、異なる画像データを表示することができる。一般に、反射素子として適用できる液晶や電子ペーパーなどは、動作速度が遅いものが多い（絵を表示するまでに時間を要する。）。そのため、反射素子１０ａに背景となる静止画を表示し、発光素子１０ｂに動きのあるマウスポインタ等を表示することができる。静止画に対しては、前述したＩＤＳ駆動を行い、動画に対しては、発光素子１０ｂを光らせることで、表示装置１００Ａは、なめらかな動画表示と低消費電力を両立することができる。この場合、フレームメモリ４５１には、反射素子１０ａと発光素子１０ｂ、それぞれに表示する画像データを保存する領域を設ければよい。
【０３２５】
コントローラＩＣ４００Ａに、ＴＳドライバＩＣ２１１およびセンス回路２１２の一方または双方を設けてもよい。コントローラＩＣ４００についても同様である。
【０３２６】
＜＜動作例＞＞
表示装置１００Ａに関するコントローラＩＣ４００Ａ、とレジスタ４７５の動作例について、出荷前と、表示装置１００Ａを有する電子機器の起動時、および通常動作時に分けて説明する。
【０３２７】
＜出荷前＞
出荷前には、表示装置１００Ａの仕様等に関するパラメータを、レジスタ４７５に格納する。これらのパラメータには、例えば、画素数、タッチセンサ数、タイミングコントローラ４７３が各種タイミング信号の生成に用いるパラメータ、ソースドライバＩＣ（ソースドライバＩＣ１１１ａ又はソースドライバＩＣ１１１ｂ）に発光素子１０ｂを流れる電流を検出する電流検出回路を備えている場合、ＥＬ補正回路４６４の補正データ等がある。これらのパラメータは、レジスタ４７５以外に、専用のＲＯＭを設けて格納してもよい。
【０３２８】
＜起動時＞
表示装置１００Ａを有する電子機器の起動時には、ホスト４４０より送られるユーザ設定等のパラメータを、レジスタ４７５に格納する。これらのパラメータには、例えば、表示の輝度や色調、タッチセンサの感度、省エネルギー設定（表示を暗くする、または表示を消す、までの時間）、また、ガンマ補正のカーブやテーブル等がある。なお、当該パラメータをレジスタ４７５に格納する際、コントローラ４５４からレジスタ４７５にスキャンクロック信号及び当該スキャンクロック信号に同期して当該パラメータに相当するデータが送信される。
【０３２９】
＜通常動作＞
通常動作には、動画等を表示している状態、静止画を表示中でＩＤＳ駆動が可能な状態、表示を行わない状態等に分けられる。動画等を表示している状態は、画像処理部４６０、およびタイミングコントローラ４７３等は動作中であるが、レジスタ４７５のデータ変更は、スキャンチェーンレジスタ部４７５Ａに対して行われるため、画像処理部４６０等への影響はない。スキャンチェーンレジスタ部４７５Ａのデータ変更が終わった後、スキャンチェーンレジスタ部４７５Ａのデータをレジスタ部４７５Ｂへ一括してロードすることで、レジスタ４７５のデータ変更が完了する。また、画像処理部４６０等は当該データに対応した動作に切り替わる。
【０３３０】
静止画を表示中でＩＤＳ駆動が可能な状態では、レジスタ４７５は、例えば、領域４９０内の他の回路と同様、パワーゲーティングすることができる。この場合、パワーゲーティングの前に、スキャンチェーンレジスタ部４７５Ａが有するレジスタ４３０内では、信号ＳＡＶＥ２に従い、フリップフロップ回路５９が保持する相補データを保持回路５７に格納する作業が行われる。
【０３３１】
パワーゲーティングから復帰する際は、信号ＬＯＡＤ２に従い、保持回路５７が保持しているデータをフリップフロップ回路５９にロードし、信号ＬＯＡＤ１に従い、フリップフロップ回路５９のデータをレジスタ４３１にロードする。このようにして、パワーゲーティング前と同じ状態で、レジスタ４７５のデータは有効となる。なお、パワーゲーティングの状態であっても、ホスト４４０よりレジスタ４７５のパラメータ変更要求があった場合、レジスタ４７５のパワーゲーティングを解除し、パラメータを変更することができる。
【０３３２】
表示を行わない状態では、例えば、領域４９０内の回路（レジスタ４７５を含む）は、パワーゲーティングすることができる。この場合、ホスト４４０も停止することがあるが、フレームメモリ４５１およびレジスタ４７５は不揮発性であるので、パワーゲーティングから復帰する際には、ホスト４４０の復帰を待たずに、パワーゲーティング前の表示（静止画）を行うことができる。
【０３３３】
例えば、表示装置１００Ａのセンサコントローラ４５３に、開閉センサ４４４を電気的に接続する構成を考える。特に、折りたたみ式の携帯電話の表示部に、その構成を有する表示装置１００Ａを適用した場合、開閉センサ４４４の信号によって、携帯電話が折りたたまれ、表示装置１００Ａの表示面が使用されないことが検出されたとき、領域４９０内の回路に加えて、センサコントローラ４５３、およびタッチセンサコントローラ４８４等をパワーゲーティングすることができる。
【０３３４】
携帯電話が折りたたまれたとき、ホスト４４０の規格によっては、ホスト４４０が停止する場合がある。ホスト４４０が停止した状態で、携帯電話が再び展開されても、フレームメモリ４５１およびレジスタ４７５は不揮発性であるので、ホスト４４０から画像データ、各種制御信号等が送られる前に、フレームメモリ４５１内の画像データを表示することができる。
【０３３５】
このように、レジスタ４７５はスキャンチェーンレジスタ部４７５Ａとレジスタ部４７５Ｂを有し、スキャンチェーンレジスタ部４７５Ａに対してデータ変更を行うことで、画像処理部４６０およびタイミングコントローラ４７３等へ影響を与えることなく、スムーズなデータ変更を行うことができる。また、スキャンチェーンレジスタ部４７５Ａの各レジスタ４３０は、保持回路５７を有し、パワーゲーティング状態への移行と復帰をスムーズに行うことができる。
【０３３６】
ロジック用Ｓｉトランジスタと、ＯＳトランジスタと、を同じ基材に有することができる。例えば、Ｓｉウェハ上に、ロジック用Ｓｉトランジスタを形成し、その上層にＯＳトランジスタを形成する構成を適用することによって、上述した、コントローラＩＣ４００、コントローラＩＣ４００Ａを実現することができる。
【０３３７】
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３３８】
（実施の形態５）
本実施の形態では、ハイブリッド表示装置である表示装置１００Ａの具体的な構成例について、説明する。
【０３３９】
＜断面図＞
図３８は、表示装置１００Ａの断面図を示している。なお、図３８の表示装置１００Ａは、実施の形態３で説明した画素回路３５、又は画素回路３６を有する構成とする。
【０３４０】
図３８の表示装置１００Ａは、基板３００と基板３０１の間に、表示部３０６Ｅと、表示部３０６Ｌとが積層された構成となっている。具体的に、図３８では、表示部３０６Ｅと表示部３０６Ｌとが接着層３０４により接着されている。
【０３４１】
そして、図３８では、表示部３０６Ｅの画素が有する発光素子３０２、トランジスタＴｒ３、及び容量素子Ｃ２と、表示部３０６Ｅの駆動回路が有するトランジスタＴｒＥＤとを図示している。なお、発光素子３０２は、他の実施の形態で示した発光素子１０ｂに相当する。また、トランジスタＴｒ３、及び容量素子Ｃ２は、それぞれ実施の形態３で説明している。
【０３４２】
また、図３８では、表示部３０６Ｌの画素が有する液晶素子３０３と、トランジスタＴｒ１と、容量素子Ｃ１と、表示部３０６Ｌの駆動回路が有するトランジスタＴｒＬＤとを図示している。なお、液晶素子３０３は、他の実施の形態で示した反射素子１０ａに相当する。トランジスタＴｒ１、及び容量素子Ｃ１は、実施の形態３で説明している。
【０３４３】
トランジスタＴｒ３は、バックゲートとしての機能を有する導電層３１１と、導電層３１１上の絶縁層３１２と、絶縁層３１２上において導電層３１１と重なる半導体層３１３と、半導体層３１３上の絶縁層３１６と、絶縁層３１６上に位置し、ゲートとしての機能を有する導電層３１７と、導電層３１７上に位置する絶縁層３１８のさらに上に位置し、半導体層３１３と電気的に接続されている導電層３１４及び導電層３１５と、を有する。
【０３４４】
また、導電層３１５は、導電層３１９と電気的に接続され、導電層３１９は導電層３２０に電気的に接続されている。導電層３１９は導電層３１７と同一の層に形成されており、導電層３２０は導電層３１１と同一の層に形成されている。
【０３４５】
また、導電層３１１及び導電層３２０と同一の層に、トランジスタＴｒ２（図示しない。）のバックゲートとしての機能を有する導電層３２１が位置している。導電層３２１上には絶縁層３１２が位置し、絶縁層３１２上には導電層３２１と重なる領域を有する半導体層３２２が位置する。半導体層３２２にはトランジスタＴｒ２（図示しない。）のチャネル形成領域が含まれる。半導体層３２２上には絶縁層３１８が位置し、絶縁層３１８上には導電層３２３が位置する。導電層３２３は半導体層３２２に電気的に接続されており、導電層３２３はトランジスタＴｒ２（図示しない。）のソース電極またはドレイン電極としての機能を有する。
【０３４６】
トランジスタＴｒＥＤは、トランジスタＴｒ３と同様の構成を有するので、詳細な説明は省略する。
【０３４７】
トランジスタＴｒ３、導電層３２３、トランジスタＴｒＥＤ上には、絶縁層３２４が位置し、絶縁層３２４上には絶縁層３２５が位置する。絶縁層３２５上には導電層３２６及び導電層３２７が位置する。導電層３２６は導電層３１４と電気的に接続されており、導電層３２７は導電層３２３と電気的に接続されている。導電層３２６及び導電層３２７上には絶縁層３２８が位置し、絶縁層３２８上には導電層３２９が位置する。導電層３２９は導電層３２６に電気的に接続されており、発光素子３０２の画素電極としての機能を有する。
【０３４８】
導電層３２７と絶縁層３２８と導電層３２９とが重なる領域が、容量素子Ｃ２として機能する。
【０３４９】
導電層３２９上には絶縁層３３０が位置し、絶縁層３３０上にはＥＬ層３３１が位置し、ＥＬ層３３１上には対向電極としての機能を有する導電層３３２が位置する。導電層３２９とＥＬ層３３１と導電層３３２とは、絶縁層３３０の開口部において電気的に接続されており、導電層３２９とＥＬ層３３１と導電層３３２とが電気的に接続された領域が発光素子３０２として機能する。発光素子３０２は、導電層３３２側から破線の矢印で示す方向に光を放射する、トップエミッション構造を有する。
【０３５０】
導電層３２９と導電層３３２とは、一方が陽極として機能し、他方が陰極として機能する。導電層３２９と導電層３３２の間に、発光素子３０２の閾値電圧より高い電圧を印加すると、ＥＬ層３３１に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層３３１において再結合し、ＥＬ層３３１に含まれる発光物質が発光する。
【０３５１】
なお、半導体層３１３、３２２に金属酸化物（酸化物半導体）を用いる場合、表示装置の信頼性を高めるには、絶縁層３１８は酸素を含む絶縁材料を用いることが望ましく、絶縁層３２４には水又は水素などの不純物が拡散しにくい材料を用いることが望ましい。
【０３５２】
絶縁層３２５または絶縁層３３０として有機材料を用いる場合、絶縁層３２５または絶縁層３３０が表示装置の端部に露出していると、絶縁層３２５または絶縁層３３０を介して発光素子３０２等に表示装置の外部から水分等の不純物が侵入する恐れがある。不純物の侵入により、発光素子３０２が劣化すると、表示装置の劣化につながる。そのため、図３８に示すように、絶縁層３２５及び絶縁層３３０が、表示装置の端部に位置しないことが好ましい。
【０３５３】
発光素子３０２は、接着層３３３を介して着色層３３４と重なる。スペーサ３３５は、接着層３３３を介して遮光層３３６と重なる。図３８では、導電層３３２と遮光層３３６との間に隙間がある場合を示しているが、これらが接していてもよい。
【０３５４】
着色層３３４は特定の波長域の光を透過する有色層である。例えば、赤色、緑色、青色、又は黄色の波長域の光を透過するカラーフィルタなどを用いることができる。
【０３５５】
なお、本発明の一態様は、カラーフィルタ方式に限られず、塗り分け方式、色変換方式、又は量子ドット方式等を適用してもよい。
【０３５６】
表示部３０６Ｌにおいて、トランジスタＴｒ１は、バックゲートとしての機能を有する導電層３４０と、導電層３４０上の絶縁層３４１と、絶縁層３４１上において導電層３４０と重なる半導体層３４２と、半導体層３４２上の絶縁層３４３と、絶縁層３４３上に位置し、ゲートとしての機能を有する導電層３４４と、導電層３４４上に位置する絶縁層３４５のさらに上に位置し、半導体層３４２と電気的に接続されている導電層３４６及び導電層３４７と、を有する。
【０３５７】
また、導電層３４０と同一の層に導電層３４８が位置する。導電層３４８上には絶縁層３４１が位置し、絶縁層３４１上には導電層３４８と重なる領域に導電層３４７が位置する。導電層３４７と絶縁層３４１と導電層３４８とが重なる領域が、容量素子Ｃ１として機能する。
【０３５８】
トランジスタＴｒＬＤは、トランジスタＴｒ１と同様の構成を有するので、詳細な説明は割愛する。
【０３５９】
トランジスタＴｒ１、容量素子Ｃ１、トランジスタＴｒＬＤ上には、絶縁層３６０が位置し、絶縁層３６０上には導電層３４９が位置する。導電層３４９は導電層３４７と電気的に接続されており、液晶素子３０３の画素電極としての機能を有する。導電層３４９上には配向膜３６４が位置する。
【０３６０】
基板３０１には、共通電極としての機能を有する導電層３６１が位置する。具体的に、図３８では、基板３０１上に接着層３６２を介して絶縁層３６３が接着されており、絶縁層３６３上に導電層３６１が位置する。そして、導電層３６１上には配向膜３６５が位置し、配向膜３６４と配向膜３６５の間には液晶層３６６が位置する。
【０３６１】
図３８では、導電層３４９が可視光を反射する機能を有し、導電層３６１が可視光を透過する機能を有することで、破線の矢印で示すように基板３０１側から入射した光を、導電層３４９において反射させ、再度基板３０１側から放射させることができる。
【０３６２】
可視光を透過する導電性材料としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。具体的には、酸化インジウム、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、インジウム亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛、ガリウムを含む酸化亜鉛などが挙げられる。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば酸化グラフェンを含む膜を還元して形成することができる。
【０３６３】
可視光を反射する導電性材料としては、例えば、アルミニウム、銀、またはこれらの金属材料を含む合金等が挙げられる。そのほか、金、白金、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、もしくはパラジウム等の金属材料、またはこれら金属材料を含む合金を用いることができる。また、上記金属材料または合金に、ランタン、ネオジム、またはゲルマニウム等が添加されていてもよい。アルミニウムとチタンの合金、アルミニウムとニッケルの合金、アルミニウムとネオジムの合金、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、銀と銅の合金、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）、銀とマグネシウムの合金等の銀を含む合金を用いてもよい。
【０３６４】
なお、図３８では、バックゲートを有するトップゲート型のトランジスタを用いた表示装置の構成について説明したが、本発明の一態様に係る表示装置はバックゲートを有さないトランジスタを用いていても良いし、バックゲート型のトランジスタを用いていても良い。
【０３６５】
トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
【０３６６】
また、トランジスタに用いる半導体材料としては、金属酸化物（酸化物半導体）を用いることができる。代表的には、インジウムを含む金属酸化物などを適用できる。特に、トランジスタに用いる金属酸化物は、実施の形態７で説明するＣＡＣ−ＯＳを用いるのが好ましい。
【０３６７】
特にシリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
【０３６８】
半導体層は、例えば少なくともインジウム、亜鉛及びＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜を含むことが好ましい。また、該金属酸化物を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【０３６９】
スタビライザーとしては、上記Ｍで記載の金属を含め、例えば、ガリウム、スズ、ハフニウム、アルミニウム、またはジルコニウム等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、ルテチウム等がある。
【０３７０】
半導体層を構成する金属酸化物として、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０３７１】
なお、ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０３７２】
なお、本実施の形態では、反射型表示素子として液晶素子を用いた表示装置の構成を例示したが、反射型表示素子として、液晶素子のほかに、シャッター方式のＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）素子、光干渉方式のＭＥＭＳ素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体（登録商標）方式等を適用した表示素子などを用いることができる。
【０３７３】
また、発光型表示素子として、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）などの自発光性の発光素子を用いることができる。
【０３７４】
液晶素子としては、例えば垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードが適用された液晶素子を用いることができる。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｖｉｅｗ）モードなどを用いることができる。
【０３７５】
また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えばＶＡモードのほかに、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード等が適用された液晶素子を用いることができる。
【０３７６】
なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０３７７】
また、液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。
【０３７８】
また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
【０３７９】
なお別の例としてトランジスタが有する半導体および導電体を、透光性を有する材料で形成することで、図３９に示すように発光素子３０２から発する光をトランジスタＴｒ１、Ｔｒ３及び容量素子Ｃ１で透過させることができる。また、基板３０１側から入射し、液晶素子３０３を透過した光は、導電層３３２で反射させることができる。なお、トランジスタＴｒ１、Ｔｒ３の信頼性を向上させるため、ゲート電極として作用する導電層及びバックゲート電極として作用する導電層の一方又は両方は、金属などの透光性を有さない層で形成してもよい。
【０３８０】
＜画素部＞
図４０は、表示装置１００Ａの表示部１０６が有する１つの画素の上面図の一例を示している。具体的には、図４０は、表示部１０６が有する画素５１３における、液晶素子の表示領域のレイアウトと、発光素子の表示領域のレイアウトとを示している。
【０３８１】
図４０では、画素５１３が、液晶素子の表示領域５１４と、黄色に対応する発光素子の表示領域５１５と、緑色に対応する発光素子の表示領域５１６と、赤色に対応する発光素子の表示領域５１７と、青色に対応する発光素子の表示領域５１８とを有する。
【０３８２】
なお、緑色、青色、赤色、黄色にそれぞれ対応する発光素子を用いて色再現性の良い黒を表示する際、発光素子の面積あたりに流れる電流量は、黄色に対応する発光素子が最も小さいことが求められる。図４０では、緑色に対応する発光素子の表示領域５１６と、赤色に対応する発光素子の表示領域５１７と、青色に対応する発光素子の表示領域５１８とが、ほぼ同等の面積を有し、それらに対して黄色に対応する発光素子の表示領域５１５の面積はやや小さいため、色再現性の良い黒を表示することが可能である。
【０３８３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３８４】
（実施の形態６）
本実施の形態では、タッチセンサユニット２００について、説明する。
【０３８５】
図４１に、タッチセンサユニット２００の回路の構成例を示す。タッチセンサユニット２００は、センサアレイ２０２、ＴＳドライバＩＣ２１１、センス回路２１２を有する。また、図４１では、ＴＳドライバＩＣ２１１と、センス回路２１２と、をまとめて周辺回路２１５と図示している。
【０３８６】
ここでは、タッチセンサユニット２００が相互容量タッチセンサユニットである例を示す。センサアレイ２０２は、ｍ本（ｍは１以上の整数）の配線ＤＲＬ、ｎ本（ｎは１以上の整数）の配線ＳＮＬを有する。配線ＤＲＬはドライブ線であり、配線ＳＮＬはセンス線である。ここでは、第α番目の配線ＤＲＬを配線ＤＲＬ＜α＞と呼び、第β番目の配線ＳＮＬを配線ＳＮＬ＜β＞と呼ぶこととする。容量素子ＣＴαβは、配線ＤＲＬ＜α＞と配線ＳＮＬ＜β＞との間に形成される容量素子である。
【０３８７】
ｍ本の配線ＤＲＬはＴＳドライバＩＣ２１１に電気的に接続されている。ＴＳドライバＩＣ２１１は配線ＤＲＬを駆動する機能を有する。ｎ本の配線ＳＮＬはセンス回路２１２に電気的に接続されている。センス回路２１２は、配線ＳＮＬの信号を検出する機能を有する。ＴＳドライバＩＣ２１１によって配線ＤＲＬ＜α＞が駆動されているときの配線ＳＮＬ＜β＞の信号は、容量素子ＣＴαβの容量値の変化量の情報をもつ。ｎ本の配線ＳＮＬの信号を解析することで、タッチの有無、タッチ位置などの情報を得ることができる。
【０３８８】
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０３８９】
（実施の形態７）
＜ＣＡＣ−ＯＳの構成＞
以下では、本発明の一態様に係るトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ  ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
【０３９０】
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【０３９１】
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【０３９２】
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
【０３９３】
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
【０３９４】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
【０３９５】
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
【０３９６】
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
【０３９７】
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
【０３９８】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
【０３９９】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
【０４００】
ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
【０４０１】
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
【０４０２】
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
【０４０３】
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
【０４０４】
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【０４０５】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
【０４０６】
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
【０４０７】
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
【０４０８】
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
【０４０９】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０４１０】
（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置を備えた表示モジュールについて説明する。
【０４１１】
図４２（Ａ）に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００５に接続された表示パネル６００６、フレーム６００９、プリント基板６０１０、及びバッテリ６０１１を有する。
【０４１２】
例えば、本発明の一態様の半導体装置を有する表示装置を、表示パネル６００６に用いることができる。これにより、所望の電圧に昇圧する際の切り替えを高速に行うことができる表示モジュールを作製することができる。
【０４１３】
上部カバー６００１及び下部カバー６００２は、表示パネル６００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０４１４】
また、表示パネル６００６に重ねてタッチパネルを設けてもよい。タッチパネルとしては、抵抗膜方式または静電容量方式のタッチパネルを表示パネル６００６に重畳して用いることができる。また、タッチパネルを設けず、表示パネル６００６に、タッチパネル機能を持たせるようにすることも可能である。
【０４１５】
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム６００９は、放熱板としての機能を有していてもよい。
【０４１６】
プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ６０１１による電源であってもよい。バッテリ６０１１は、商用電源を用いる場合には、省略可能である。又バッテリ６０１１は、表示パネルを湾曲させる領域と重ならないように配置する構成とする。当該構成は、バッテリ６０１１の破損を防ぐ上で好適である。
【０４１７】
また、表示モジュール６０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０４１８】
図４２（Ｂ）は、光学式のタッチセンサを備える表示モジュール６０００の断面概略図である。
【０４１９】
表示モジュール６０００は、プリント基板６０１０に設けられた発光部６０１５及び受光部６０１６を有する。また、上部カバー６００１と下部カバー６００２により囲まれた領域に一対の導光部（導光部６０１７ａ、導光部６０１７ｂ）を有する。
【０４２０】
表示パネル６００６は、フレーム６００９を間に介してプリント基板６０１０やバッテリ６０１１と重ねて設けられている。表示パネル６００６とフレーム６００９は、導光部６０１７ａ、導光部６０１７ｂに固定されている。
【０４２１】
発光部６０１５から発せられた光６０１８は、導光部６０１７ａにより表示パネル６００６の上部を経由し、導光部６０１７ｂを通って受光部６０１６に達する。例えば指やスタイラスなどの被検知体により、光６０１８が遮られることにより、タッチ操作を検出することができる。
【０４２２】
発光部６０１５は、例えば表示パネル６００６の隣接する２辺に沿って複数設けられる。受光部６０１６は、発光部６０１５と対向する位置に複数設けられる。これにより、タッチ操作がなされた位置の情報を取得することができる。
【０４２３】
発光部６０１５は、例えばＬＥＤ素子などの光源を用いることができる。特に、発光部６０１５として、使用者に視認されず、且つ使用者にとって無害である赤外線を発する光源を用いることが好ましい。
【０４２４】
受光部６０１６は、発光部６０１５が発する光を受光し、電気信号に変換する光電素子を用いることができる。好適には、赤外線を受光可能なフォトダイオードを用いることができる。
【０４２５】
導光部６０１７ａ、導光部６０１７ｂとしては、少なくとも光６０１８を透過する部材を用いることができる。導光部６０１７ａ及び導光部６０１７ｂを用いることで、発光部６０１５と受光部６０１６とを表示パネル６００６の下側に配置することができ、外光が受光部６０１６に到達してタッチセンサが誤動作することを抑制できる。特に、可視光を吸収し、赤外線を透過する樹脂を用いることが好ましい。これにより、タッチセンサの誤動作をより効果的に抑制できる。
【０４２６】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０４２７】
（実施の形態９）
図４３に、上記実施の形態で説明した表示モジュールを適用可能な電子機器の具体例を示す。
【０４２８】
図４３（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示モジュール５００３、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。
【０４２９】
図４３（Ｂ）は腕時計型の携帯端末であり、筐体５２０１、表示モジュール５２０２、ベルト５２０３、光センサ５２０４、スイッチ５２０５等を有する。
【０４３０】
図４３（Ｃ）はタブレット型のパーソナルコンピュータであり、筐体５３０１、筐体５３０２、表示モジュール５３０３、光センサ５３０４、光センサ５３０５、スイッチ５３０６等を有する。表示モジュール５３０３は、筐体５３０１及び筐体５３０２によって支持されている。そして、表示モジュール５３０３は可撓性を有する基板を用いて形成されているため形状をフレキシブルに曲げることができる機能を有する。筐体５３０１と筐体５３０２の間の角度をヒンジ５３０７及び５３０８において変更することで、筐体５３０１と筐体５３０２が重なるように、表示モジュール５３０３を折りたたむことができる。図示してはいないが、開閉センサを内蔵させ、上記角度の変化を表示モジュール５３０３において使用条件の情報として用いても良い。
【０４３１】
図４３（Ｄ）は自動車等の移動体における運転席の周辺を表す図であり、ハンドル５８０１、ピラー５８０２、ドア５８０３、フロントガラス５８０４、表示モジュール５８０５等を有する。表示モジュール５８０５は、可撓性を有する基板を用いて形成されているため形状をフレキシブルに曲げることができる機能を有する。そのため、平面や異なる曲面を有する自動車のダッシュボードにおいて、計器類を表示するインストルメントパネルに適用することができる。
【０４３２】
図４３（Ｅ）は腕時計型の携帯端末であり、曲面を有する筐体５７０１、表示モジュール５７０２等を有する。本発明の一態様に係る表示モジュール５７０２に可撓性を有する基板を用いることで、曲面を有する筐体５７０１に表示モジュール５７０２を支持させることができ、フレキシブルかつ軽くて使い勝手の良い腕時計型の携帯端末を提供することができる。
【０４３３】
図４３（Ｆ）は携帯電話であり、曲面を有する筐体５９０１に、表示モジュール５９０２、マイク５９０７、スピーカ５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設けられている。
【０４３４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。すなわち、本実施の形態に示す電子機器の表示モジュールには、先の実施の形態に係る表示装置を適用することができる。このため、所望の電圧に昇圧する際の切り替えを高速に行うことができる電子機器が実現される。
【実施例】
【０４３５】
上記実施の形態で説明した半導体装置を搭載した表示装置を作製した。図４４（Ａ）には、表示装置のシステムブロック図について示す。
【０４３６】
図４４（Ａ）に図示するように、ガラス基板（Ｇｌａｓｓ）上には、ホスト（Ｈｏｓｔ）よりＦＰＣを介して信号が供給されるコントローラＩＣ（Ｃｏｎｔｒｏｌｌｅｒ）、レベルシフタ（Ｌｅｖｅｌ  Ｓｈｉｆｔｅｒ）として機能する半導体装置、ＯＬＥＤ用ゲートドライバ（Ｓｃａｎ  Ｄｒｉｖｅｒ（ＯＬＥＤ））、ＬＣＤ用ゲートドライバ（Ｓｃａｎ  Ｄｒｉｖｅｒ（ＬＣＤ））を図示している。
【０４３７】
図４４（Ａ）に図示するように、レベルシフタより前のコントローラＩＣ等の回路は低電圧（Ｌｏｗ  Ｖｏｌｔａｇｅ）で動作する。またレベルシフタより後の各ゲートドライバ等の回路は高電圧（Ｈｉｇｈ  Ｖｏｌｔａｇｅ）で動作する。本実施例の構成では、各ゲートドライバとコントローラＩＣとの間にレベルシフタを配置し、各ゲートドライバに入力する信号を昇圧する構成としている。当該構成とすることで、各ゲートドライバの動作を制御する信号の電圧を大きくすることができるため、ゲートドライバの動作速度を高めることができる。
【０４３８】
図４４（Ａ）に図示するように、コントローラＩＣはＣＯＧで形成される。レベルシフタおよび各ゲートドライバ、および画素回路（図示せず）は、ガラス基板上（Ｏｎ  Ｇｌａｓｓ）で形成される。
【０４３９】
図２２（Ａ）等で説明したように、発光素子および液晶素子を別々に駆動する画素回路を備えた表示装置（Ｈｙｂｒｉｄ  Ｄｉｓｐｌａｙともいう）は、発光素子のみを駆動する画素回路を有する表示装置（ＯＬＥＤ  Ｄｉｓｐｌａｙ）に比べ、消費電力を極めて小さくできる。図４４（Ｂ）では、横軸を照度、縦軸を消費電力とした際のＨｙｂｒｉｄ  ＤｉｓｐｌａｙおよびＯＬＥＤ  Ｄｉｓｐｌａｙの比較を図示しており、特に高い照度環境下で極めて小さい消費電力とすることができる。
【０４４０】
なお図４４（Ａ）におけるコントローラＩＣは、図４４（Ｃ）に図示するように画像処理回路（Ｉｍａｇｅ  Ｐｒｏｃ．）の他、フレームメモリを有する。フレームメモリのメモリ素子が有するトランジスタは、ＯＳトランジスタ（ＯＳＦＥＴ）が有効である。ＯＳトランジスタは、オフ電流が小さい。そのためＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）等におけるデータリフレッシュの頻度を小さくし、低消費電力化を図ることができる。
【０４４１】
また、上記実施の形態で説明した図１０（Ａ）の構成の半導体装置についてガラス基板上に作製し、入力信号ＩＮおよび反転入力信号ＩＮＢを入力した際の出力信号ＯＵＴＨの波形をオシロスコープで取得した。なお電圧ＶＤＤＨは１７Ｖ、電圧ＶＤＤは５Ｖ、電圧ＶＳＳは０Ｖとした。
【０４４２】
比較のため、図１０（Ａ）とは異なる、レベルシフタとして機能する半導体装置の回路を作製した。図４５に回路構成を図示する。図４５は、「Ｈｏｎｇｋｙｕｎ．Ｌｙｍ  ｅｔ  ａｌ．，  ”５Ｖ  ｉｎｐｕｔ  ｌｅｖｅｌ  ｓｈｉｆｔｅｒ  ｃｉｒｃｕｉｔ  ｆｏｒ  ＩＧＺＯ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ”，  ＩＥＩＣＥ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｘｐｒｅｓｓ，  Ｖｏｌ．１１，  Ｎｏ．１３，ｐｐ．１−６」に記載の回路構成である。図４５では、「Ｃｏｎｖｅｎｔｉｏｎａｌ」として図示しており、トランジスタＭ２１乃至Ｍ２６、容量素子ＭＣＵ、ＭＣＬを有する。電圧ＶＤＤＨ、入力信号ＩＮ、反転入力信号ＩＮＢについては、図１０（Ａ）と同様である。図４５に図示する回路は、図１０（Ａ）と同様に、入力信号ＩＮに応じて昇圧された出力信号ＯＵＴＨを出力するレベルシフタとして機能する。
【０４４３】
図４６には、入力信号ＩＮおよび反転入力信号ＩＮＢを入力した際の出力信号ＯＵＴＨの波形図について、横軸を時間（Ｔｉｍｅ）、縦軸を電圧（Ｖｏｌｔａｇｅ）とした際の波形図について図示する。図４６において、図１０（Ａ）の回路構成による波形は「Ｔｈｉｓ  ｗｏｒｋ」として図示し、図４５の回路構成による波形は「Ｃｏｎｖｅｎｔｉｏｎａｌ」として図示している。図４６に図示するように出力信号ＯＵＴＨの波形は、入力信号ＩＮの電圧の変化に応じて昇圧された波形であることが確認できた。また図１０（Ａ）の回路構成は、図４５の回路構成に比べて昇圧速度の点において、優れていることが確認できた。
【０４４４】
また図１０（Ａ）および図４５の各回路構成について、消費電力の見積もりを行った。図４７に比較したグラフを示す。なお消費電力の見積もりは、シミュレーションで行った。シミュレーションは、回路シミュレータＳｍａｒｔＳｐｉｃｅ（Ｓｉｌｖａｃｏ社製）を用いた。なお電圧ＶＤＤＨは１７Ｖ、電圧ＶＤＤは５Ｖ、電圧ＶＳＳは０Ｖとした。なお消費電力を見積もる際の回路の寄生容量として、図４５の回路構成はＶＤＤＨ−ＩＮの配線間、図１０（Ａ）の回路構成はＶＤＤＨ−ＶＳＳの配線間に、１ｐＦを接続した。電圧等の動作条件は、図４６の測定条件と同じである。図１０（Ａ）の回路構成では、図４５の回路構成に比べて、約２６％の消費電力削減の効果が見込めることがわかった。
【０４４５】
図４８には、ガラス基板上に作製したレベルシフタの顕微鏡写真を示す。チャネル長は、４μｍである。
【符号の説明】
【０４４６】
MCU    容量素子
MCL    容量素子
Ｍ１    トランジスタ
Ｍ２    トランジスタ
Ｍ３    トランジスタ
Ｍ４    トランジスタ
Ｍ５    トランジスタ
Ｍ６    トランジスタ
１００    表示装置
１０１    基材
１０２    表示部
１０３    ゲートドライバ
１０４    レベルシフタ
１１１    ソースドライバＩＣ
１９０    ホスト
【図１】
2018093483.tif 000003
【図２】
2018093483.tif 000004
【図３】
2018093483.tif 000005
【図４】
2018093483.tif 000006
【図５】
2018093483.tif 000007
【図６】
2018093483.tif 000008
【図７】
2018093483.tif 000009
【図８】
2018093483.tif 000010
【図９】
2018093483.tif 000011
【図１０】
2018093483.tif 000012
【図１１】
2018093483.tif 000013
【図１２】
2018093483.tif 000014
【図１３】
2018093483.tif 000015
【図１４】
2018093483.tif 000016
【図１５】
2018093483.tif 000017
【図１６】
2018093483.tif 000018
【図１７】
2018093483.tif 000019
【図１８】
2018093483.tif 000020
【図１９】
2018093483.tif 000021
【図２０】
2018093483.tif 000022
【図２１】
2018093483.tif 000023
【図２２】
2018093483.tif 000024
【図２３】
2018093483.tif 000025
【図２４】
2018093483.tif 000026
【図２５】
2018093483.tif 000027
【図２６】
2018093483.tif 000028
【図２７】
2018093483.tif 000029
【図２８】
2018093483.tif 000030
【図２９】
2018093483.tif 000031
【図３０】
2018093483.tif 000032
【図３１】
2018093483.tif 000033
【図３２】
2018093483.tif 000034
【図３３】
2018093483.tif 000035
【図３４】
2018093483.tif 000036
【図３５】
2018093483.tif 000037
【図３６】
2018093483.tif 000038
【図３７】
2018093483.tif 000039
【図３８】
2018093483.tif 000040
【図３９】
2018093483.tif 000041
【図４０】
2018093483.tif 000042
【図４１】
2018093483.tif 000043
【図４２】
2018093483.tif 000044
【図４３】
2018093483.tif 000045
【図４４】
2018093483.tif 000046
【図４５】
2018093483.tif 000047
【図４６】
2018093483.tif 000048
【図４７】
2018093483.tif 000049
【図４８】
2018093483.tif 000050