(57)【要約】【課題】ＭＭＩＣの特性を向上することができる配線構造及び容量素子等を提供する。【解決手段】基板１０１と、基板１０１内に形成され、基板１０１の第１の主面１０１ａから露出する第１の導体１１１ａと、基板１０１内に形成され、基板１０１の第２の主面１０１ｂから露出する第２の導体１１１ｂと、第２の主面１０１ｂに形成され、第２の導体１１１ｂに接続された第３の導体１２１と、が含まれる。平面視で、第２の導体１１１ｂは第１の導体１１１ａの内側にあり、第１の導体１１１ａ及び第２の導体１１１ｂは互いに接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板内に形成され、前記基板の第１の主面から露出する第１の導体と、
前記基板内に形成され、前記基板の第２の主面から露出する第２の導体と、
前記第２の主面に形成され、前記第２の導体に接続された第３の導体と、
を有し、
平面視で、前記第２の導体は前記第１の導体の内側にあり、
前記第１の導体及び前記第２の導体は互いに接続されていることを特徴とする配線構造。
【請求項２】
前記第２の導体の高さは前記第２の導体の円相当直径以下であることを特徴とする請求項１に記載の配線構造。
【請求項３】
前記第２の導体が、前記第１の導体の１個当たりに複数設けられていることを特徴とする請求項１又は２に記載の配線構造。
【請求項４】
基板と、
前記基板内に形成され、前記基板の第１の主面から露出する第１の導体と、
前記第１の導体上の絶縁膜と、
前記絶縁膜上に形成され、平面視で前記第１の導体と重なり合う第４の導体と、
前記基板内に形成され、前記基板の第２の主面から露出する第２の導体と、
前記第２の主面に形成され、前記第２の導体に接続された第３の導体と、
を有し、
平面視で、前記第２の導体は前記第１の導体の内側にあり、
前記第１の導体及び前記第２の導体は互いに接続されていることを特徴とする容量素子。
【請求項５】
前記第２の導体の高さは前記第２の導体の円相当直径以下であることを特徴とする請求項４に記載の容量素子。
【請求項６】
前記第２の導体が、前記第１の導体の１個当たりに複数設けられていることを特徴とする請求項４又は５に記載の容量素子。
【請求項７】
基板と、
前記基板に形成された請求項１乃至３のいずれか１項に記載の配線構造と、
前記基板に形成された請求項４乃至６のいずれか１項に記載の容量素子と、
を有することを特徴とする整合回路。
【請求項８】
能動素子と、
前記能動素子に接続された請求項７に記載の整合回路と、
を有することを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線構造及び容量素子等に関する。
【背景技術】
【０００２】
能動素子として窒化物半導体の高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）を含み、受動素子としてＳｉ基板上の整合回路を含むモノリシックマイクロ波集積回路（monolithic microwave integrated circuit：ＭＭＩＣ）が知られている。このＭＭＩＣでは、能動素子と受動素子とが再配線等を介して接続される。整合回路には、Ｓｉ基板の上面に配線及び容量素子等が形成され、下面に接地用の導体が形成され、配線及び容量素子等の一部が、Ｓｉ貫通ビア（through silicon via：ＴＳＶ）を介して下面の導体に接続される。
【０００３】
しかしながら、配線の抵抗は低いことが望ましいにもかかわらず、Ｓｉ基板上に形成できる配線の厚さは数μｍ程度であり、抵抗を十分に低減することができない。また、ＴＳＶの形成に際してＳｉ基板の開口部を充填金属で十分に埋め込むことができず、所望の特性が得られないことがある。更に、ＴＳＶの形状不良の影響が容量素子の電極に及ばないよう容量素子の電極が平面視でＴＳＶから離間して形成されており、これらの間にインダクタンスが寄生し得る。従来のＭＭＩＣでは、これらの影響で利得が低下したり、発振が生じたりすることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１４−５２２５６１号公報
【特許文献２】特開平３−１７４７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ＭＭＩＣの特性を向上することができる配線構造及び容量素子等を提供することにある。
【課題を解決するための手段】
【０００６】
配線構造の一態様には、基板と、前記基板内に形成され、前記基板の第１の主面から露出する第１の導体と、前記基板内に形成され、前記基板の第２の主面から露出する第２の導体と、前記第２の主面に形成され、前記第２の導体に接続された第３の導体と、が含まれる。平面視で、前記第２の導体は前記第１の導体の内側にあり、前記第１の導体及び前記第２の導体は互いに接続されている。
【０００７】
容量素子の一態様には、基板と、前記基板内に形成され、前記基板の第１の主面から露出する第１の導体と、前記第１の導体上の絶縁膜と、前記絶縁膜上に形成され、平面視で前記第１の導体と重なり合う第４の導体と、前記基板内に形成され、前記基板の第２の主面から露出する第２の導体と、前記第２の主面に形成され、前記第２の導体に接続された第３の導体と、が含まれる。平面視で、前記第２の導体は前記第１の導体の内側にあり、前記第１の導体及び前記第２の導体は互いに接続されている。
【０００８】
整合回路の一態様には、基板と、前記基板に形成された上記の配線構造と、前記基板に形成された上記の容量素子と、が含まれる。
【０００９】
受信機の一態様には、能動素子と、前記能動素子に接続された上記の整合回路と、が含まれる。
【発明の効果】
【００１０】
上記の配線構造等によれば、適切な第１の導体及び第２の導体が含まれているため、ＭＭＩＣの特性を向上することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る配線構造を示す図である。
【図２Ａ】第１の実施形態に係る配線構造の製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ａに引き続き、配線構造の製造方法を工程順に示す断面図である。
【図２Ｃ】図２Ｂに引き続き、配線構造の製造方法を工程順に示す断面図である。
【図３】第２の実施形態に係る容量素子を示す図である。
【図４Ａ】第２の実施形態に係る容量素子の製造方法を工程順に示す断面図である。
【図４Ｂ】図４Ａに引き続き、容量素子の製造方法を工程順に示す断面図である。
【図４Ｃ】図４Ｂに引き続き、容量素子の製造方法を工程順に示す断面図である。
【図５】第３の実施形態に係る整合回路を示す図である。
【図６Ａ】第３の実施形態に係る整合回路の製造方法を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、整合回路の製造方法を工程順に示す断面図である。
【図６Ｃ】図６Ｂに引き続き、整合回路の製造方法を工程順に示す断面図である。
【図７】第１の実施形態の変形例を示す図である。
【図８】第２の実施形態の変形例を示す図である。
【図９】第３の実施形態の変形例を示す図である。
【図１０】第４の実施形態に係る受信機の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１３】
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は整合回路のマイクロストリップ配線に好適な配線構造に関する。図１は、第１の実施形態に係る配線構造を示す図である。図１（ａ）は基板内の導体の位置関係を示す図であり、図１（ｂ）は断面図である。
【００１４】
第１の実施形態に係る配線構造１００には、図１に示すように、基板１０１、基板１０１内に形成され、基板１０１の第１の主面１０１ａから露出する第１の導体１１１ａ、基板１０１内に形成され、基板１０１の第２の主面１０１ｂから露出する第２の導体１１１ｂ、及び第２の主面１０１ｂに形成され、第２の導体１１１ｂに接続された第３の導体１２１が含まれる。平面視で、第２の導体１１１ｂは第１の導体１１１ａの内側にあり、第１の導体１１１ａ及び第２の導体１１１ｂは互いに接続されている。絶縁膜１１２が第１の主面１０１ａ上に形成され、第１の導体１１１ａの少なくとも一部を露出する開口部１１３が絶縁膜１１２に形成されている。第１の導体１１１ａ上に第４の導体１１４が形成され、絶縁膜１１５が絶縁膜１１２上に形成され、第４の導体１１４の少なくとも一部を露出する開口部１１６が絶縁膜１１５に形成されている。
【００１５】
例えば、基板１０１はＳｉ基板であり、基板１０１の厚さは５０μｍ〜５００μｍである。例えば、第１の導体１１１ａはＣｕを含み、マイクロストリップ配線として機能する。例えば、第２の導体１１１ｂはＣｕを含み、ＴＳＶとして機能する。例えば、第３の導体１２１はＴｉ膜及びＡｕ膜の積層体を含み、接地される。例えば、第４の導体２１４はＴｉ膜及びＡｌ膜の積層体を含み、第４の導体２１４に再配線を介してＨＥＭＴのソースが接続される。絶縁膜１１２及び絶縁膜１１５は、例えばシリコン酸化膜、シリコン窒化膜又はシリコン酸窒化膜である。
【００１６】
第１の導体１１１ａは基板１０１の溝１０２内に形成され、第２の導体１１１ｂは基板１０１のビアホール１０３内に形成されている。例えば、ビアホール１０３の平面形状は直径が５０μｍ〜７０μｍの円形であり、溝１０２の幅はビアホール１０３の直径より大きい。例えば、溝１０２の深さは１０μｍ〜３００μｍであり、ビアホール１０３の深さは１μｍ〜５０μｍである。従って、第１の導体１１１ａの高さは１０μｍ〜３００μｍであり、第２の導体１１１ｂの高さは１μｍ〜５０μｍである。基板１０１と導体１１１ａ及び導体１１１ｂとの間に絶縁膜１０５が形成されている。
【００１７】
次に、第１の実施形態に係る配線構造１００の製造方法について説明する。図２Ａ乃至図２Ｃは、第１の実施形態に係る配線構造の製造方法を工程順に示す断面図である。
【００１８】
先ず、図２Ａ（ａ）に示すように、基板１０１の第１の主面１０１ａにマイクロストリップ配線用の溝１０２を形成する。溝１０２は、例えばフォトリソグラフィ及びエッチングにより形成することができる。
【００１９】
次いで、図２Ａ（ｂ）に示すように、溝１０２の内側にビアホール１０３を形成する。ビアホール１０３は、例えばフォトリソグラフィ及びエッチングにより形成することができる。
【００２０】
その後、図２Ａ（ｃ）に示すように、基板１０１の溝１０２又はビアホール１０３に露出している面を含む第１の主面１０１ａに酸化により絶縁膜１０５を形成し、ビアホール１０３及び溝１０２を埋めるようにして絶縁膜１０５上に導体１１１を形成する。導体１１１の形成では、例えば、Ｃｕのシード層を形成し、その上にめっき法によりＣｕ膜を形成する。
【００２１】
続いて、図２Ｂ（ｄ）に示すように、導体１１１及び絶縁膜１０５を研磨して基板１０１を露出させる。研磨としては、例えば化学機械的研磨（chemical mechanical polishing：ＣＭＰ）を行う。
【００２２】
次いで、図２Ｂ（ｅ）に示すように、第１の主面１０１ａ上に絶縁膜１１２を形成し、絶縁膜１１２に開口部１１３を形成する。例えば、絶縁膜１１２は化学気相成長（chemical vapor deposition：ＣＶＤ）法又はスパッタ法により形成することができ、開口部１１３はフォトリソグラフィ及びエッチングにより形成することができる。
【００２３】
その後、図２Ｂ（ｆ）に示すように、導体１１１上に導体１１４を形成する。導体１１４の形成では、例えば、Ｔｉ膜及びＡｌ膜の積層体をＣＶＤ法又はスパッタ法により形成し、この積層体をフォトリソグラフィ及びエッチングによりパターニングする。
【００２４】
続いて、図２Ｃ（ｇ）に示すように、絶縁膜１１２上に絶縁膜１１５を形成し、絶縁膜１１５に開口部１１６を形成する。例えば、絶縁膜１１５はＣＶＤ法又はスパッタ法により形成することができ、開口部１１６はフォトリソグラフィ及びエッチングにより形成することができる。
【００２５】
次いで、図２Ｃ（ｈ）に示すように、基板１０１の第２の主面１０１ｂ及び絶縁膜１０５のビアホール１０３内の導体１１１下の部分を研磨して導体１１１を露出させる。研磨としては、例えばＣＭＰを行う。
【００２６】
その後、図２Ｃ（ｉ）に示すように、第２の主面１０１ｂに導体１２１を形成する。導体１２１としては、例えば、Ｔｉ膜及びＡｕ膜の積層体をＣＶＤ法又はスパッタ法により形成する。
【００２７】
このようにして、第１の実施形態に係る配線構造１００を製造することができる。
【００２８】
配線構造１００では、１０μｍ〜３００μｍもの高さの第１の導体１１１ａがマイクロストリップ配線として機能する。従って、第１の実施形態によれば、従来の配線構造と比較して、抵抗を著しく低減することができる。配線構造１００では、ビアホール１０３の深さが僅かに１μｍ〜５０μｍである。従って、第１の実施形態によれば、導体１１１によりビアホール１０３を容易かつ十分に埋め込むことができる。このため、第１の実施形態に係る配線構造１００を含むＭＭＩＣでは、利得の低下及び発振が抑制される。
【００２９】
ビアホール１０３及び第２の導体１１１ｂの平面形状は円である必要はない。ビアホール１０３の高さはビアホール１０３の円相当直径以下であることが好ましく、第２の導体１１１ｂの高さは第２の導体１１１ｂの円相当直径以下であることが好ましい。導体１１１をより確実にビアホール１０３内に埋め込むためである。第２の導体１１１ｂの高さは第１の導体１１１ａの高さ以下であることが好ましい。第２の導体１１１ｂが高くなるほど埋め込み性が低下し、第１の導体１１１ａが低くなるほど抵抗が高くなるからである。
【００３０】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は整合回路に好適な容量素子（キャパシタ）に関する。図３は、第２の実施形態に係る容量素子を示す図である。図３（ａ）は基板内の導体の位置関係を示す図であり、図３（ｂ）は断面図である。
【００３１】
第２の実施形態に係る容量素子２００には、図３に示すように、基板２０１、基板２０１内に形成され、基板２０１の第１の主面２０１ａから露出する第１の導体２１１ａ、第１の導体２１１ａ上の絶縁膜２１２、絶縁膜２１２上に形成され、平面視で第１の導体２１１ａと重なり合う第４の導体２１４、基板２０１内に形成され、基板２０１の第２の主面２０１ｂから露出する第２の導体２１１ｂ、及び第２の主面２０１ｂに形成され、第２の導体２１１ｂに接続された第３の導体２２１が含まれる。平面視で、第２の導体２１１ｂは第１の導体２１１ａの内側にあり、第１の導体２１１ａ及び第２の導体２１１ｂは互いに接続されている。絶縁膜２１５が絶縁膜２１２上に形成され、第４の導体２１４の少なくとも一部を露出する開口部２１６が絶縁膜２１５に形成されている。
【００３２】
例えば、基板２０１はＳｉ基板であり、基板２０１の厚さは５０μｍ〜５００μｍである。例えば、第１の導体２１１ａはＣｕを含み、容量素子の一方の電極として機能する。例えば、第２の導体２１１ｂはＣｕを含み、ＴＳＶとして機能する。例えば、第３の導体２２１はＴｉ膜及びＡｕ膜の積層体を含み、接地される。例えば、第４の導体２１４はＴｉ膜及びＡｌ膜の積層体を含み、容量素子の他方の電極として機能する。絶縁膜２１２及び絶縁膜２１５は、例えばシリコン酸化膜、シリコン窒化膜又はシリコン酸窒化膜である。
【００３３】
第１の導体２１１ａは基板２０１の溝２０２内に形成され、第２の導体２１１ｂは基板２０１のビアホール２０３内に形成されている。例えば、ビアホール２０３の平面形状は直径が５０μｍ〜７０μｍの円形であり、溝２０２の幅はビアホール２０３の直径より大きい。例えば、溝２０２の深さは１０μｍ〜３００μｍであり、ビアホール２０３の深さは１μｍ〜５０μｍである。従って、第１の導体２１１ａの高さは１０μｍ〜３００μｍであり、第２の導体２１１ｂの高さは１μｍ〜５０μｍである。基板２０１と導体２１１ａ及び導体２１１ｂとの間に絶縁膜２０５が形成されている。
【００３４】
次に、第２の実施形態に係る容量素子２００の製造方法について説明する。図４Ａ乃至図４Ｃは、第２の実施形態に係る容量素子の製造方法を工程順に示す断面図である。
【００３５】
先ず、図４Ａ（ａ）に示すように、基板２０１の第１の主面２０１ａに容量素子の一方の電極用の溝２０２を形成する。溝２０２は、例えばフォトリソグラフィ及びエッチングにより形成することができる。
【００３６】
次いで、図４Ａ（ｂ）に示すように、溝２０２の内側にビアホール２０３を形成する。ビアホール２０３は、例えばフォトリソグラフィ及びエッチングにより形成することができる。
【００３７】
その後、図４Ａ（ｃ）に示すように、基板２０１の溝２０２又はビアホール２０３に露出している面を含む第１の主面２０１ａに酸化により絶縁膜２０５を形成し、ビアホール２０３及び溝２０２を埋めるようにして絶縁膜２０５上に導体２１１を形成する。導体２１１の形成では、例えば、Ｃｕのシード層を形成し、その上にめっき法によりＣｕ膜を形成する。
【００３８】
続いて、図４Ｂ（ｄ）に示すように、導体２１１及び絶縁膜２０５を研磨して基板２０１を露出させる。研磨としては、例えばＣＭＰを行う。
【００３９】
次いで、図４Ｂ（ｅ）に示すように、第１の主面２０１ａ上に絶縁膜２１２を形成する。例えば、絶縁膜２１２はＣＶＤ法又はスパッタ法により形成することができる。
【００４０】
その後、図４Ｂ（ｆ）に示すように、平面視で導体２１１と重なり合う導体２１４を絶縁膜２１２上に形成する。導体２１４の形成では、例えば、Ｔｉ膜及びＡｌ膜の積層体をＣＶＤ法又はスパッタ法により形成し、この積層体をフォトリソグラフィ及びエッチングによりパターニングする。
【００４１】
続いて、図４Ｃ（ｇ）に示すように、絶縁膜２１２上に絶縁膜２１５を形成し、絶縁膜２１５に開口部２１６を形成する。例えば、絶縁膜２１５はＣＶＤ法又はスパッタ法により形成することができ、開口部２１６はフォトリソグラフィ及びエッチングにより形成することができる。
【００４２】
次いで、図４Ｃ（ｈ）に示すように、基板２０１の第２の主面２０１ｂ及び絶縁膜２０５のビアホール２０３内の導体２１１下の部分を研磨して導体２１１を露出させる。研磨としては、例えばＣＭＰを行う。
【００４３】
その後、図４Ｃ（ｉ）に示すように、第２の主面２０１ｂに導体２２１を形成する。導体２２１としては、例えば、Ｔｉ膜及びＡｕ膜の積層体をＣＶＤ法又はスパッタ法により形成する。
【００４４】
このようにして、第２の実施形態に係る容量素子２００を製造することができる。
【００４５】
容量素子２００では、１０μｍ〜３００μｍもの高さの第１の導体２１１ａが一方の電極として機能する。従って、第２の実施形態によれば、従来の容量素子と比較して、抵抗を著しく低減することができる。容量素子２００では、ビアホール２０３の深さが僅かに１μｍ〜５０μｍである。従って、第２の実施形態によれば、導体２１１によりビアホール２０３を容易かつ十分に埋め込むことができ、従来の容量素子と比較して、安定した特性が得やすい。また、第２の導体２１１ｂに形状不良が生じにくいため、平面視で導体２１１ａとＴＳＶ（導体２１１ｂ）とを重ね合せても導体２１１ａに形状不良が生じにくい。従って、第２の実施形態によれば、従来の容量素子と比較して、インダクタンスを低減することができる。このため、第２の実施形態に係る容量素子２００を含むＭＭＩＣでは、利得の低下及び発振が抑制される。
【００４６】
ビアホール２０３及び第２の導体２１１ｂの平面形状は円である必要はない。ビアホール２０３の高さはビアホール２０３の円相当直径以下であることが好ましく、第２の導体２１１ｂの高さは第２の導体２１１ｂの円相当直径以下であることが好ましい。導体２１１をより確実にビアホール２０３内に埋め込むためである。第２の導体２１１ｂの高さは第１の導体２１１ａの高さ以下であることが好ましい。第２の導体２１１ｂが高くなるほど埋め込み性が低下し、第１の導体２１１ａが低くなるほど抵抗が高くなるからである。
【００４７】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態はマイクロストリップ配線及び容量素子（キャパシタ）を備えた整合回路に関する。図５は、第３の実施形態に係る整合回路を示す図である。図５（ａ）は基板内の導体の位置関係を示す図であり、図５（ｂ）は断面図である。
【００４８】
第３の実施形態に係る整合回路３００には、図５に示すように、基板３０１、基板３０１内に形成され、基板３０１の第１の主面３０１ａから露出する第１の導体１１１ａ、及び基板３０１内に形成され、基板３０１の第２の主面３０１ｂから露出する第２の導体１１１ｂが含まれる。整合回路３００には、基板３０１内に形成され、第１の主面３０１ａから露出する第５の導体２１１ａ、及び基板３０１内に形成され、第２の主面３０１ｂから露出する第６の導体２１１ｂが含まれる。整合回路３００には、第５の導体２１１ａ上の絶縁膜３１２、絶縁膜３１２上に形成され、平面視で第５の導体２１１ａと重なり合う第７の導体２１４、及び第２の主面３０１ｂに形成され、第２の導体１１１ｂ及び第６の導体２１１ｂに接続された第３の導体３２１が含まれる。平面視で、第２の導体１１１ｂは第１の導体１１１ａの内側にあり、第１の導体１１１ａ及び第２の導体１１１ｂは互いに接続されている。平面視で、第６の導体２１１ｂは第５の導体２１１ａの内側にあり、第５の導体２１１ａ及び第６の導体２１１ｂは互いに接続されている。第１の導体１１１ａの少なくとも一部を露出する開口部１１３が絶縁膜３１２に形成されている。第１の導体１１１ａ上に第４の導体１１４が形成され、絶縁膜３１５が絶縁膜３１２上に形成され、第４の導体１１４の少なくとも一部を露出する開口部１１６及び第７の導体２１４の少なくとも一部を露出する開口部２１６が絶縁膜３１５に形成されている。
【００４９】
例えば、基板３０１はＳｉ基板であり、基板３０１の厚さは５０μｍ〜５００μｍである。例えば、第１の導体１１１ａはＣｕを含み、マイクロストリップ配線として機能する。例えば、第２の導体１１１ｂはＣｕを含み、ＴＳＶとして機能する。例えば、第３の導体３２１はＴｉ膜及びＡｕ膜の積層体を含み、接地される。例えば、第４の導体２１４はＴｉ膜及びＡｌ膜の積層体を含み、第４の導体２１４に再配線を介してＨＥＭＴのソースが接続される。例えば、第５の導体２１１ａはＣｕを含み、容量素子の一方の電極として機能する。例えば、第６の導体２１１ｂはＣｕを含み、ＴＳＶとして機能する。例えば、第７の導体２１４はＴｉ膜及びＡｌ膜の積層体を含み、容量素子の他方の電極として機能する。絶縁膜３１２及び絶縁膜３１５は、例えばシリコン酸化膜、シリコン窒化膜又はシリコン酸窒化膜である。
【００５０】
第１の導体１１１ａは基板３０１の溝１０２内に形成され、第２の導体１１１ｂは基板３０１のビアホール１０３内に形成されている。第５の導体２１１ａは基板３０１の溝２０２内に形成され、第６の導体２１１ｂは基板３０１のビアホール２０３内に形成されている。例えば、ビアホール１０３及び２０３の平面形状は直径が５０μｍ〜７０μｍの円形であり、溝１０２の幅はビアホール１０３の直径より大きく、溝２０２の幅はビアホール２０３の直径より大きい。例えば、溝１０２及び溝２０２の深さは１０μｍ〜３００μｍであり、ビアホール１０３及びビアホール２０３の深さは１μｍ〜５０μｍである。従って、第１の導体１１１ａ及び第５の導体２１１ａの高さは１０μｍ〜３００μｍであり、第２の導体１１１ｂ及び第６の導体２１１ｂの高さは１μｍ〜５０μｍである。
【００５１】
次に、第３の実施形態に係る整合回路３００の製造方法について説明する。図６Ａ乃至図６Ｃは、第３の実施形態に係る整合回路の製造方法を工程順に示す断面図である。
【００５２】
先ず、図６Ａ（ａ）に示すように、基板３０１の第１の主面３０１ａにマイクロストリップ配線用の溝１０２及び容量素子の一方の電極用の溝２０２を形成する。溝１０２及び溝２０２は、例えばフォトリソグラフィ及びエッチングにより形成することができる。
【００５３】
次いで、図６Ａ（ｂ）に示すように、溝１０２の内側にビアホール１０３を形成し、溝２０２の内側にビアホール２０３を形成する。ビアホール１０３及びビアホール２０３は、例えばフォトリソグラフィ及びエッチングにより形成することができる。
【００５４】
その後、図６Ａ（ｃ）に示すように、基板３０１の溝１０２又はビアホール１０３に露出している面及び溝２０２又はビアホール２０３に露出している面を含む第１の主面３０１ａに酸化により絶縁膜３０５を形成する。そして、ビアホール１０３、溝１０２、ビアホール２０３及び溝２０２を埋めるようにして絶縁膜３０５上に導体３１１を形成する。導体３１１の形成では、例えば、Ｃｕのシード層を形成し、その上にめっき法によりＣｕ膜を形成する。
【００５５】
続いて、図６Ｂ（ｄ）に示すように、導体３１１及び絶縁膜３０５を研磨して基板３０１を露出させる。研磨としては、例えばＣＭＰを行う。この結果、導体３１１から、ビアホール１０３及び溝１０２内の導体１１１、及びビアホール２０３及び溝２０２内の導体２１１が得られる。
【００５６】
次いで、図６Ｂ（ｅ）に示すように、第１の主面２０１ａ上に絶縁膜３１２を形成し、絶縁膜３１２に開口部１１３を形成する。例えば、絶縁膜３１２はＣＶＤ法又はスパッタ法により形成することができ、開口部１１３はフォトリソグラフィ及びエッチングにより形成することができる。
【００５７】
その後、図６Ｂ（ｆ）に示すように、導体１１１上に導体１１４を形成し、平面視で導体２１１と重なり合う導体２１４を絶縁膜３１２上に形成する。導体１１４及び導体２１４の形成では、例えば、Ｔｉ膜及びＡｌ膜の積層体をＣＶＤ法又はスパッタ法により形成し、この積層体をフォトリソグラフィ及びエッチングによりパターニングする。
【００５８】
続いて、図６Ｃ（ｇ）に示すように、絶縁膜３１２上に絶縁膜３１５を形成し、絶縁膜３１５に開口部１１６及び開口部２１６を形成する。例えば、絶縁膜３１５はＣＶＤ法又はスパッタ法により形成することができ、開口部１１６及び開口部２１６はフォトリソグラフィ及びエッチングにより形成することができる。
【００５９】
次いで、図６Ｃ（ｈ）に示すように、基板３０１の第２の主面３０１ｂ並びに絶縁膜３０５のビアホール１０３内の導体１１１下の部分及びビアホール２０３内の導体２１１下の部分を研磨して導体１１１及び導体２１１を露出させる。研磨としては、例えばＣＭＰを行う。
【００６０】
その後、図６Ｃ（ｉ）に示すように、第２の主面３０１ｂに導体３２１を形成する。導体３２１としては、例えば、Ｔｉ膜及びＡｕ膜の積層体をＣＶＤ法又はスパッタ法により形成する。
【００６１】
このようにして、第３の実施形態に係る整合回路３００を製造することができる。
【００６２】
第３の実施形態によれば、第１の実施形態及び第２の実施形態の両方の効果を得ることができる。
【００６３】
整合回路３００に複数の容量素子が含まれる場合、第６の導体２１１ｂの円相当直径が複数の容量素子間で共通している必要はなく、当該容量素子の容量等の特性に応じて相違していてもよい。
【００６４】
第１の実施形態において、１個の第１の導体１１１ａに対して複数個の第２の導体１１１ｂが設けられていてもよい。つまり、図７に示すように、平面視で、複数の第２の導体１１１ｂが第１の導体１１１ａの内側にあり、第１の導体１１１ａ及び各第２の導体１１１ｂが互いに接続されていてもよい。第２の導体１１１ｂの数が多いほど、第２の導体１１１ｂの直径は小さいことが好ましく、第２の導体１１１ｂは薄いことが好ましい。表皮効果の影響を低減するためである。
【００６５】
第２の実施形態において、１個の第１の導体２１１ａに対して複数個の第２の導体２１１ｂが設けられていてもよい。つまり、図８に示すように、平面視で、複数の第２の導体２１１ｂが第１の導体２１１ａの内側にあり、第１の導体２１１ａ及び各第２の導体２１１ｂが互いに接続されていてもよい。第２の導体２１１ｂの数が多いほど、第２の導体２１１ｂの直径は小さいことが好ましく、第２の導体２１１ｂは薄いことが好ましい。表皮効果の影響を低減するためである。
【００６６】
第３の実施形態において、１個の第１の導体１１１ａに対して複数個の第２の導体１１１ｂが設けられていてもよく、１個の第１の導体２１１ａに対して複数個の第２の導体２１１ｂが設けられていてもよい。つまり、図９に示すように、平面視で、複数の第２の導体１１１ｂが第１の導体１１１ａの内側にあり、第１の導体１１１ａ及び各第２の導体１１１ｂが互いに接続されていてもよく、平面視で、複数の第２の導体２１１ｂが第１の導体２１１ａの内側にあり、第１の導体２１１ａ及び各第２の導体２１１ｂが互いに接続されていてもよい。第２の導体１１１ｂの数が多いほど、第２の導体１１１ｂの直径は小さいことが好ましく、第２の導体１１１ｂは薄いことが好ましい。第２の導体２１１ｂの数が多いほど、第２の導体２１１ｂの直径は小さいことが好ましく、第２の導体２１１ｂは薄いことが好ましい。表皮効果の影響を低減するためである。
【００６７】
各導体の材料は特に限定されないが、Ａｕ、Ｃｕ及びＡｌ等の抵抗が低い材料が好ましい。
【００６８】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は整合回路を備えた受信機に関する。図１０は、第４の実施形態に係る受信機の構成を示す図である。
【００６９】
第４の実施形態に係る受信機１０には、図１０（ａ）に示すように、アンテナ、バンドパスフィルタ（band pass filter：ＢＰＦ）１２、パワーアンプ（power amplifier：ＰＡ）１３、ＢＰＦ１４、ミキサ１５、発振器１６及び検波器１７が含まれる。ＰＡ１２には、図１０（ｂ）に示すように、能動素子としての複数のＨＥＭＴ２０、ＨＥＭＴ２０の前段の整合回路３０、及びＨＥＭＴ２０の後段の整合回路４０が含まれる。整合回路３０内のキャパシタ３１及び整合回路４０内のキャパシタ４１に、第３の実施形態に含まれる容量素子が用いられ、キャパシタ３１及びキャパシタ４１のいずれにおいても、一方の電極が接地される。また、ＨＥＭＴ２０のソースが、再配線及び第３の実施形態に含まれるマイクロストリップ配線を介して接地される。
【００７０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７１】
（付記１）
基板と、
前記基板内に形成され、前記基板の第１の主面から露出する第１の導体と、
前記基板内に形成され、前記基板の第２の主面から露出する第２の導体と、
前記第２の主面に形成され、前記第２の導体に接続された第３の導体と、
を有し、
平面視で、前記第２の導体は前記第１の導体の内側にあり、
前記第１の導体及び前記第２の導体は互いに接続されていることを特徴とする配線構造。
【００７２】
（付記２）
前記第２の導体の高さは前記第２の導体の円相当直径以下であることを特徴とする付記１に記載の配線構造。
【００７３】
（付記３）
前記第２の導体が、前記第１の導体の１個当たりに複数設けられていることを特徴とする付記１又は２に記載の配線構造。
【００７４】
（付記４）
前記第２の導体の高さは前記第１の導体の高さ以下であることを特徴とする付記１乃至３のいずれか１項に記載の配線構造。
【００７５】
（付記５）
基板と、
前記基板内に形成され、前記基板の第１の主面から露出する第１の導体と、
前記第１の導体上の絶縁膜と、
前記絶縁膜上に形成され、平面視で前記第１の導体と重なり合う第４の導体と、
前記基板内に形成され、前記基板の第２の主面から露出する第２の導体と、
前記第２の主面に形成され、前記第２の導体に接続された第３の導体と、
を有し、
平面視で、前記第２の導体は前記第１の導体の内側にあり、
前記第１の導体及び前記第２の導体は互いに接続されていることを特徴とする容量素子。
【００７６】
（付記６）
前記第２の導体の高さは前記第２の導体の円相当直径以下であることを特徴とする付記５に記載の容量素子。
【００７７】
（付記７）
前記第２の導体が、前記第１の導体の１個当たりに複数設けられていることを特徴とする付記５又は６に記載の容量素子。
【００７８】
（付記８）
前記第２の導体の高さは前記第１の導体の高さ以下であることを特徴とする付記５乃至７のいずれか１項に記載の容量素子。
【００７９】
（付記９）
基板と、
前記基板に形成された付記１乃至４のいずれか１項に記載の配線構造と、
前記基板に形成された付記５乃至８のいずれか１項に記載の容量素子と、
を有することを特徴とする整合回路。
【００８０】
（付記１０）
能動素子と、
前記能動素子に接続された付記９に記載の整合回路と、
を有することを特徴とする受信機。
【符号の説明】
【００８１】
１０：受信機
２０：ＨＥＭＴ
３０、４０：整合回路
１００：配線構造
２００：容量素子
３００：整合回路
１０１、２０１、３０１：基板
１０２、２０２：溝
１０３、２０３：ビアホール
１１１、１１４、１２１、２１１、２１４、２２１、３１１、３２１：導体
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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