(57)【要約】【課題】メモリセルを精度良く独立して駆動できる記憶装置を提供する。【解決手段】記憶装置は、第１方向に延びる第１配線と、前記第１方向に対して交差した第２方向に延びる第２配線と、前記第２配線から見て、前記第１方向に配置され、前記第２方向に延びる第３配線と、前記第１配線と前記第２配線との間、及び、前記第１配線と前記第３配線との間に設けられた第１抵抗変化膜と、を備える。前記第１抵抗変化膜は、組成が相互に異なる２以上の層を有する。前記２以上の層のうち少なくとも２つの層が、前記第１方向において、前記第２配線と前記第３配線との間に配置されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１方向に延びる第１配線と、
前記第１方向に対して交差した第２方向に延びる第２配線と、
前記第２配線から見て、前記第１方向に配置され、前記第２方向に延びる第３配線と、
前記第１配線と前記第２配線との間、及び、前記第１配線と前記第３配線との間に設けられた第１抵抗変化膜と、
を備え、
前記第１抵抗変化膜は、組成が相互に異なる２以上の層を有し、
前記２以上の層のうち少なくとも２つの層が、前記第１方向において、前記第２配線と前記第３配線との間に配置された記憶装置。
【請求項２】
前記２以上の層のうちの１層は、金属酸化物を含む第１層であり、
前記２以上の層のうちの他の１層は、前記第１層と前記第２配線との間、及び、前記第１層と前記第３配線との間に配置され、シリコンを含む第２層であり、
前記第１層は、
前記第１方向に延びる本体部と、
前記本体部から突出した凸部と、
を有し、
前記第２層は、前記凸部における前記第１方向の両側を向いた２つの面、及び前記凸部の先端面を覆い、
前記凸部の先端部及び前記第２層における前記先端部を覆う部分が、前記第１方向において前記第２配線と前記第３配線との間に配置された請求項１記載の記憶装置。
【請求項３】
前記第２配線と前記第３配線の間に設けられた第１絶縁膜をさらに備え、
前記第１絶縁膜は、
前記第２配線と前記第２層との間に延出した第１延出部と、
前記第３配線と前記第２層との間に延出した第２延出部と、
を有する請求項２記載の記憶装置。
【請求項４】
前記第１抵抗変化膜は、組成が相互に異なる３以上の層を有し、
前記３以上の層のうちの１層は、金属酸化物を含む第１層であり、
前記３以上の層のうちの他の１層は、前記第１層と前記第２配線との間、及び、前記第１層と前記第３配線との間に配置され、シリコンを含む第２層であり、
前記３以上の層のうち更に他の１層は、前記第１層と前記第２層の間に配置され、絶縁材料からなる第３層であり、
前記第２層は、前記第３層における前記第１方向の両側を向いた２つの面、及び前記第１層の反対側に向いた面を覆い、
前記第３層の一部、及び、前記第２層における前記第３層の前記一部を覆う部分が、前記第１方向において前記第２配線と前記第３配線との間に配置された請求項１記載の記憶装置。
【請求項５】
前記第１層は、前記第１方向において前記第２配線と前記第３配線との間に配置されていない請求項４記載の記憶装置。
【請求項６】
前記第１抵抗変化膜は、組成が相互に異なる３以上の層を有し、
前記３以上の層のうちの１層は、金属酸化物を含む第１層であり、
前記３以上の層のうちの他の１層は、前記第１層と前記第２配線との間、及び、前記第１層と前記第３配線との間に配置され、シリコンを含む第２層であり、
前記３以上の層のうち更に他の１層は、絶縁材料からなる第３層であり、
前記第１層は、
前記第１方向に延びる本体部と、
前記本体部から突出し、前記本体部と前記第３層との間に配置された凸部と、
を有し、
前記第２層は、前記凸部における前記第１方向の両側を向いた２つの面、前記第３層における前記第１方向の両側を向いた２つの面、及び、前記第３層における前記凸部の反対側に向いた面を覆い、
前記凸部の一部、前記第３層、及び、前記第２層における前記凸部の一部及び前記第３層を覆う部分が、前記第１方向において前記第２配線と前記第３配線との間に配置された請求項１記載の記憶装置。
【請求項７】
前記３以上の層のうちの更に他の１層は、前記第１層と前記第２層との間に配置され、抵抗率が前記第１層の抵抗率及び前記第２層の抵抗率よりも高い第４層であり、
前記第４層の一部も、前記第１方向において、前記第２配線と前記第３配線との間に配置された請求項２〜６のいずれか１つに記載の記憶装置。
【請求項８】
前記２以上の層のうちの１層は、前記第１方向に延びる第１層であり、
前記２以上の層のうちの他の１層は、前記第１層と前記第２配線との間、及び、前記第１層と前記第３配線との間に配置された第２層である請求項１記載の記憶装置。
【請求項９】
前記第１層は金属酸化物を含む請求項８記載の記憶装置。
【請求項１０】
前記金属酸化物はチタン酸化物又はタングステン酸化物である請求項９記載の記憶装置。
【請求項１１】
前記第２層はシリコン、シリコン酸化物又はハフニウム酸化物を含む請求項８〜１０のいずれか１つに記載の記憶装置。
【請求項１２】
前記第１抵抗変化膜は、組成が相互に異なる３以上の層を有し、
前記３以上の層のうちの更に他の１層は、前記第１層と前記第２層との間に配置され、抵抗率が前記第１層の抵抗率及び前記第２層の抵抗率よりも高い第３層である請求項８〜１１のいずれか１つに記載の記憶装置。
【請求項１３】
前記第３層はアルミニウム酸化物又はシリコン酸化物を含む請求項１２記載の記憶装置。
【請求項１４】
前記第３層は、前記第１層よりも薄く、前記第２層よりも薄い請求項１２または１３に記載の記憶装置。
【請求項１５】
前記第１層の一部、及び、前記第２層の一部が、前記第１方向において、前記第２配線と前記第３配線との間に配置されている請求項８〜１４のいずれか１つに記載の記憶装置。
【請求項１６】
前記第１層は、
前記第１方向に延びる本体部と、
前記本体部から前記第２配線と前記第３配線との間の空間内に突出した凸部と、
を有し、
前記第２層は、前記凸部における前記第１方向の両側を向いた２つの面、及び前記凸部の先端面を覆う請求項１５記載の記憶装置。
【請求項１７】
前記第１抵抗変化膜は、組成が相互に異なる３以上の層を有し、
前記３以上の層のうち更に他の１層は、絶縁材料からなる第４層であり、
前記第２層の一部、及び、前記第４層の少なくとも一部が、前記第１方向において、前記第２配線と前記第３配線との間に配置されている請求項８〜１４のいずれか１つに記載の記憶装置。
【請求項１８】
前記第１方向に対して交差した方向に延びる第４配線と、
前記第１配線と前記第４配線との間に接続された第１半導体部材と、
前記第４配線が延びる方向に対して交差した方向に延びる第５配線と、
前記第１半導体部材と前記第５配線との間に設けられた第２絶縁膜と、
をさらに備えた請求項１〜１７のいずれか１つに記載の記憶装置。
【請求項１９】
前記第１方向に延びる第６配線と、
前記第６配線と前記第２配線との間、及び、前記第６配線と前記第３配線との間に設けられた第２抵抗変化膜と、
前記第６配線と前記第４配線との間に接続された第２半導体部材と、
前記第４配線が延びる方向に対して交差した方向に延びる第７配線と、
前記第２半導体部材と前記第７配線との間に設けられた第３絶縁膜と、
をさらに備えた請求項１８記載の記憶装置。
【請求項２０】
前記第４配線は、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に延び、
前記第５配線は前記第２方向に延びる請求項１８または１９に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、記憶装置に関する。
【背景技術】
【０００２】
近年、相互に直交した方向に延びる２種類の配線の間に抵抗変化膜を接続した記憶装置が提案されている。これにより、２端子型のメモリセルを３次元的に集積させることができ、大容量化を図ることができる。このような記憶装置においては、各メモリセルを精度良く独立して駆動することが課題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−４９７４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、メモリセルを精度良く独立して駆動できる記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１方向に延びる第１配線と、前記第１方向に対して交差した第２方向に延びる第２配線と、前記第２配線から見て、前記第１方向に配置され、前記第２方向に延びる第３配線と、前記第１配線と前記第２配線との間、及び、前記第１配線と前記第３配線との間に設けられた第１抵抗変化膜と、を備える。前記第１抵抗変化膜は、組成が相互に異なる２以上の層を有する。前記２以上の層のうち少なくとも２つの層が、前記第１方向において、前記第２配線と前記第３配線との間に配置されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る記憶装置を示す斜視図である。
【図２】第１の実施形態に係る記憶装置のメモリセルを示す断面図である。
【図３】第１の実施形態に係る記憶装置のリセット動作を示す図である。
【図４】比較例に係る記憶装置のメモリセルを示す断面図である。
【図５】（ａ）及び（ｂ）は、バリア層内の電子密度分布のシミュレーション結果を示す図であり、（ａ）は第１の実施形態を示し、（ｂ）は比較例を示す。
【図６】横軸にビット線とワード線との間の電圧をとり、縦軸にワード線に流れる電流の絶対値をとって、リセット動作時に各ワード線に流れる電流の大きさを比較したグラフ図である。
【図７】第２の実施形態に係る記憶装置のメモリセルを示す断面図である。
【図８】第３の実施形態に係る記憶装置のメモリセルを示す断面図である。
【図９】第４の実施形態に係る記憶装置のメモリセルを示す断面図である。
【図１０】第５の実施形態に係る記憶装置のメモリセルを示す断面図である。
【図１１】（ａ）及び（ｂ）は、第６の実施形態に係る記憶装置の製造方法を示す断面図である。
【図１２】（ａ）及び（ｂ）は、第６の実施形態に係る記憶装置の製造方法を示す断面図である。
【図１３】（ａ）及び（ｂ）は、第７の実施形態に係る記憶装置の製造方法を示す断面図である。
【図１４】第７の実施形態に係る記憶装置の製造方法を示す断面図である。
【図１５】（ａ）及び（ｂ）は、第８の実施形態に係る記憶装置の製造方法を示す断面図である。
【図１６】（ａ）及び（ｂ）は、第８の実施形態に係る記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
図１は、本実施形態に係る記憶装置を示す斜視図である。
図２は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
【０００８】
図１に示すように、本実施形態に係る記憶装置１においては、複数本のグローバルビット線１１が設けられている。グローバルビット線１１は、例えば、シリコン基板（図示せず）の上層部分が素子分離絶縁体（図示せず）によって区画されて形成されているか、又は、シリコン基板上に絶縁膜（図示せず）が設けられ、その上に、ポリシリコンが堆積されて形成されている。
【０００９】
以下、本明細書においては、ＸＹＺ直交座標系を採用する。グローバルビット線１１が延びる方向を「Ｘ方向」とし、グローバルビット線１１の配列方向を「Ｙ方向」とする。また、Ｘ方向及びＹ方向に対して直交する方向を「Ｚ方向」とする。Ｚ方向のうちの一方を「上」ともいい、他方を「下」ともいうが、この表現は便宜的なものであり、重力の方向とは無関係である。
【００１０】
各グローバルビット線１１上には、複数のシリコン部材１２が設けられている。Ｚ方向から見て、シリコン部材１２はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。各シリコン部材１２の形状はＺ方向を長手方向とした直方体である。そして、Ｘ方向に沿って１列に配列された複数本のシリコン部材１２の下端１２ａが、１本のグローバルビット線１１に共通接続されている。
【００１１】
各シリコン部材１２においては、下、すなわち、グローバルビット線１１側から、上に向かって、ｎ＋形部分１３、ｐ−形部分１４、ｎ＋形部分１５がＺ方向に沿ってこの順に配列されている。なお、ｎ形とｐ形の関係は逆になってもよい。
【００１２】
Ｘ方向におけるシリコン部材１２間には、Ｙ方向に延びる２本のゲート電極１６が設けられている。ゲート電極１６は例えばポリシリコンにより形成されている。Ｘ方向から見て、ゲート電極１６は、ｎ＋形部分１３の上部、ｐ−形部分１４の全体、ｎ＋形部分１５の下部と重なっている。
【００１３】
シリコン部材１２とゲート電極１６との間には、例えばシリコン酸化物からなるゲート絶縁膜１７が設けられている。ｎ＋形部分１３、ｐ−形部分１４及びｎ＋形部分１５を含むシリコン部材１２、ゲート絶縁膜１７、並びに、シリコン部材１２を挟む一対のゲート電極１６により、例えばｎチャネル形のＴＦＴ１９が構成されている。ＴＦＴ１９は、電流の導通及び遮断を切り替えるスイッチング素子である。
【００１４】
シリコン部材１２上には、例えばチタン窒化物（ＴｉＮ）からなるローカルビット線２１が設けられている。ローカルビット線２１はＺ方向に延びており、その形状は、例えば四角柱形である。すなわち、ローカルビット線２１の長手方向はＺ方向であり、ローカルビット線２１のＺ方向における長さは、Ｘ方向における長さ及びＹ方向における長さよりも長い。
【００１５】
ローカルビット線２１の下端２１ａはシリコン部材１２の上端１２ｂに接続されている。各ローカルビット線２１は各シリコン部材１２の直上域に配置されているため、記憶装置１全体では、複数本のローカルビット線２１がＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００１６】
ローカルビット線２１のＸ方向に向いた両側面２１ｃ上には、抵抗変化膜２２が設けられている。抵抗変化膜２２は、印加される電圧又は電流によって抵抗状態が変化する膜である。
【００１７】
Ｘ方向において隣り合うローカルビット線２１間には、Ｙ方向に延びるワード線２３が複数本設けられており、Ｚ方向において相互に離隔して配列されている。Ｙ方向から見て、ワード線２３はＸ方向及びＺ方向に沿ってマトリクス状に配列されている。ワード線２３は、例えば、チタン窒化物（ＴｉＮ）により形成されている。抵抗変化膜２２は、ローカルビット線２１とワード線２３との間に接続されている。
【００１８】
これにより、ローカルビット線２１とワード線２３との交差部分毎に、抵抗変化膜２２を介してメモリセルＭＣが構成される。メモリセルＭＣは、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されている。
【００１９】
図２に示すように、Ｚ方向におけるワード線２３間には、例えばシリコン酸化物（ＳｉＯ）からなる層間絶縁膜２４が設けられている。これにより、ワード線２３及び層間絶縁膜２４は、Ｚ方向に沿って交互に配列されている。そして、層間絶縁膜２４とローカルビット線２１との距離は、ワード線２３とローカルビット線２１との距離よりも長い。このため、Ｚ方向において隣り合うワード線２３間には、凹部２５が形成されている。
【００２０】
抵抗変化膜２２においては、低抵抗層（スイッチ層）２６及びバリア層２７が積層されている。低抵抗層２６はローカルビット線２１側に配置されており、バリア層２７はワード線２３側に配置されている。すなわち、低抵抗層２６はローカルビット線２１とバリア層２７との間に配置されており、バリア層２７は低抵抗層２６とワード線２３との間に配置されている。バリア層２７の抵抗率は、低抵抗層２６の抵抗率よりも高い。
【００２１】
低抵抗層２６は、例えば、金属酸化物により形成されており、例えば、チタン酸化物（ＴｉＯ）又はタングステン酸化物（ＷＯ）により形成されている。低抵抗層２６の厚さは、例えば、６ｎｍ程度である。低抵抗層２６には、ローカルビット線２１に沿ってＺ方向に延びる本体部２６ｂと、本体部２６ｂからＸ方向に延出し、Ｚ方向において隣り合うワード線２３間の空間内に突出した凸部２６ａが設けられている。
【００２２】
バリア層２７は、例えば、アモルファスシリコン（ａＳｉ）又はハフニウム酸化物（ＨｆＯ）により形成されている。バリア層２７においては、厚さ方向（Ｘ方向）に沿って電界が印加されると、トンネル電流が流れる。バリア層２７の厚さは、例えば、５ｎｍ程度である。
【００２３】
バリア層２７の部分２７ｂは、凹部２５の内面に沿って配置されている。このため、バリア層２７におけるローカルビット線２１側の面には、凹部２５を反映した凹部２７ａが形成されている。そして、低抵抗層２６の凸部２６ａは凹部２７ａ内に進入している。低抵抗層２６の凸部２６ａの先端部及びバリア層２７における凸部２６ａの先端部を覆う部分２７ｂは、Ｚ方向において隣り合うワード線２３間に配置されている。換言すれば、バリア層２７は、凸部２６ａにおけるＺ方向両側を向いた２つの面、及び、凸部２６ａの先端面を覆っている。従って、抵抗変化膜２２の一部は、Ｚ方向において隣り合うワード線２３間に配置されている。
【００２４】
次に、本実施形態に係る記憶装置の動作について説明する。
図３は、本実施形態に係る記憶装置のリセット動作を示す図である。
図１に示すように、リセット動作の際には、記憶装置１の駆動回路（図示せず）が、選択されたグローバルビット線１１に正の書込電位Ｖｐｇｍを印加する。また、選択されたゲート電極１６にオン電位を印加し、ＴＦＴ１９を導通状態とする。これにより、選択されたローカルビット線２１にＴＦＴ１９を介して書込電位Ｖｐｇｍが印加される。一方、駆動回路は、選択されたワード線２３に接地電位（０Ｖ）を印加し、非選択のワード線２３には電位（Ｖｐｇｍ／２）を印加する。
【００２５】
これにより、図３に示すように、選択されたローカルビット線２１と選択されたワード線２３ｓとの間には、電圧（Ｖｐｇｍ−０）が印加される。このため、バリア層２７における選択されたローカルビット線２１と選択されたワード線２３ｓとの間に配置された部分２７ｓに電子が集まり、トンネル電子電流３１が流れる。この結果、抵抗変化膜２２におけるローカルビット線２１と選択ワード線２３ｓとの間に配置された部分２２ｓの抵抗値が増加する。一方、選択されたローカルビット線２１と非選択のワード線２３ｎとの間には、電圧（Ｖｐｇｍ−Ｖｐｇｍ／２）しか印加されないため、トンネル電流は実質的に流れない。
【００２６】
また、低抵抗層２６の凸部２６ａの電位が低下して電子が排出され、バリア層２７との界面を起点として空乏層３２が形成される。このため、バリア層２７における凹部２５内に配置された部分２７ｂには、ローカルビット線２１からの電界があまり印加されず、電子があまり集まらない。このため、選択ワード線２３ｓと非選択ワード線２３ｎとの間のリーク電流が抑制される。
【００２７】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態に係る記憶装置１においては、リセット時に低抵抗層２６の凸部２６ａの先端部に空乏層３２が形成されるため、バリア層２７における凹部２５内に配置された部分にはローカルビット線２１の電界が及びにくくなる。この結果、バリア層２７を介したワード線２３間のリーク電流を抑制することができる。これにより、メモリセルＭＣを精度良く独立して駆動できる。
【００２８】
（比較例）
次に、比較例について説明する。
図４は、本比較例に係る記憶装置のメモリセルを示す断面図である。
【００２９】
図４に示すように、本比較例に係る記憶装置１０１においては、ワード線２３におけるローカルビット線２１に対向した端面と層間絶縁膜２４におけるローカルビット線２１に対向した端面が略同一平面を構成している。このため、抵抗変化膜２２がＺ方向に沿って平坦に形成されており、Ｚ方向において隣り合うワード線２３間に進入していない。
【００３０】
記憶装置１０１においては、選択ワード線２３ｓに０Ｖを印加し、非選択ワード線２３ｎに電位（Ｖｐｇｍ／２）を印加し、ローカルビット線２１に書込電位Ｖｐｇｍを印加すると、バリア層２７における低抵抗層２６との界面付近に、電子が集まる。この結果、選択ワード線２３ｓをソース電極とし、非選択ワード線２３ｎをドレイン電極とし、低抵抗層２６をゲート電極とし、バリア層２７をボディとした寄生トランジスタ１１０が形成されてしまい、選択ワード線２３ｓから非選択ワード線２３ｎに向けて電子電流１１１が流れる。この結果、選択ワード線２３ｓと非選択ワード線２３ｎとの間でリーク電流が流れてしまう。
【００３１】
図５（ａ）及び（ｂ）は、バリア層内の電子密度分布のシミュレーション結果を示す図であり、（ａ）は第１の実施形態を示し、（ｂ）は比較例を示す。
図６は、横軸にビット線とワード線との間の電圧をとり、縦軸にワード線に流れる電流の絶対値をとって、リセット動作時に各ワード線に流れる電流の大きさを比較したグラフ図である。図６の横軸は線形軸であり、縦軸は対数軸である。
【００３２】
図５（ａ）に示すように、前述の第１の実施形態に係る記憶装置１においては、バリア層２７におけるローカルビット線２１と選択ワード線２３ｓとの間に配置された部分２７ｓの電子密度が高かった。一方、バリア層２７における凹部２５内に配置された部分２７ｂの電子密度は低かった。このため、選択ワード線２３ｓと非選択ワード線２３ｎとの間のリーク電流が抑制されていた。
【００３３】
これに対して、図５（ｂ）に示すように、比較例に係る記憶装置１０１においては、バリア層２７における低抵抗層２６と層間絶縁膜２４との間の部分２７ｃの電子密度が、バリア層２７における低抵抗層２６とワード線２３との間の部分２７ｓの電子密度よりも高かった。これにより、バリア層２７をボディとした寄生トランジスタが形成されていることが推定された。
【００３４】
また、図６に示すように、比較例に係る記憶装置においては、リセット時に非選択ワード線に流れる電流の大きさは、選択ワード線に流れる電流の大きさの１０分の１程度であった。これに対して、第１の実施形態に係る記憶装置においては、リセット時に非選択ワード線に流れる電流の大きさは、選択ワード線に流れる電流の大きさの１００分の１程度であった。従って、第１の実施形態は比較例よりもリーク電流が小さかった。
【００３５】
（第２の実施形態）
次に、第２の実施形態について説明する。
図７は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
【００３６】
図７に示すように、本実施形態に係る記憶装置２においては、抵抗変化膜２２の低抵抗層２６とバリア層２７との間に、界面層２８が設けられている。界面層２８の抵抗率はバリア層２７の抵抗率よりも高い。界面層２８は、例えば、アルミニウム酸化物（ＡｌＯ）又はシリコン酸化物（ＳｉＯ）により形成されている。界面層２８の厚さは低抵抗層２６の厚さ及びバリア層２７の厚さよりも薄く、例えば、０．５ｎｍである。記憶装置２においては、低抵抗層２６の凸部２６ａの先端部、バリア層２７における凸部２６ａの先端部を覆う部分、及び、界面層２８における凸部２６ａの先端部とバリア層２７との間に配置された部分が、Ｚ方向において隣り合うワード線２３間に配置されている。なお、リセット時及びセット時においては、界面層２８には厚さ方向にトンネル電流が流れるため、ローカルビット線２１とワード線２３の間で電流が流れる。
【００３７】
本実施形態においては、低抵抗層２６とバリア層２７との間に界面層２８が設けられているため、低抵抗層２６とバリア層２７との相互拡散及び反応を効果的に抑制することができる。例えば、低抵抗層２６がチタン酸化物（ＴｉＯ）により形成されており、バリア層２７がアモルファスシリコン（ａＳｉ）により形成されている場合に、低抵抗層２６とバリア層２７との間にチタンシリサイド（ＴｉＳｉ）が形成されることを抑制できる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３８】
（第３の実施形態）
次に、第３の実施形態について説明する。
図８は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
【００３９】
図８に示すように、本実施形態に係る記憶装置３は、前述の第２の実施形態に係る記憶装置２（図７参照）と比較して、層間絶縁膜２４が、ワード線２３とバリア層２７との間に延出している点と、Ｘ方向に沿って配列されたワード線２３とバリア層２７との間に、金属酸化層２９が設けられている点が異なっている。層間絶縁膜２４におけるワード線２３とバリア層２７との間に延出した部分を延出部２４ａとする。金属酸化層２９は、ワード線２３に含まれる金属の酸化物からなる。例えば、ワード線２３がチタン窒化物（ＴｉＮ）により形成されている場合は、金属酸化層２９はチタン酸化物（ＴｉＯ）により形成されている。
【００４０】
本実施形態によれば、ワード線２３とバリア層２７との間に層間絶縁膜２４の延出部２４ａが配置されているため、ワード線２３にＺ方向から流入するリーク電流をより効果的に抑制できる。
本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。
【００４１】
（第４の実施形態）
次に、第４の実施形態について説明する。
図９は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
【００４２】
図９に示すように、本実施形態に係る記憶装置４は、前述の第３の実施形態に係る記憶装置３（図８参照）と比較して、低抵抗層２６に凸部２６ａ（図８参照）が設けられておらず、絶縁部材３０が設けられている点が異なっている。絶縁部材３０は絶縁材料により形成されており、例えば、シリコン酸化物（ＳｉＯ）により形成されている。なお、絶縁部材３０の替わりに、空隙が形成されていてもよい。絶縁部材３０は、Ｚ方向については界面層２８間に配置され、Ｘ方向については界面層２８と低抵抗層２６との間に配置されている。絶縁部材３０の一部は、Ｚ方向において隣り合うワード線２３間に配置されている。界面層２８及びバリア層２７は、絶縁部材３０におけるＺ方向の両側を向いた２つの面、及び、絶縁部材３０における層間絶縁膜２４に向いた面、すなわち、ローカルビット線２１の反対側の面を覆っている。一方、低抵抗層２６はＺ方向において隣り合うワード線２３間には配置されていない。
【００４３】
本実施形態に係る記憶装置４においては、Ｚ方向において隣り合うワード線２３間に絶縁部材３０が設けられているため、ワード線２３間のリーク電流を抑制することができる。絶縁部材３０は絶縁性であるため、空乏層が形成されなくても、電流を遮断することができる。従って、リセット時だけでなく、選択されたワード線２３にローカルビット線２１よりも高い電位が印加されるセット時においても、ワード線２３間のリーク電流を抑制することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。
【００４４】
（第５の実施形態）
次に、第５の実施形態について説明する。
図１０は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
【００４５】
図１０に示すように、本実施形態に係る記憶装置５においては、Ｚ方向において隣り合うワード線２３間に、凸部２６ａと絶縁部材３０の双方が設けられている。一方、層間絶縁膜２４の延出部２４ａ（図９参照）及び金属酸化層２９（図９参照）は設けられていない。更に、界面層２８は、低抵抗層２６とバリア層２７との間、及び、低抵抗層２６と絶縁部材３０との間に配置されている。これにより、Ｚ方向において隣り合うワード線２３間には、延出部２４ａを含む層間絶縁膜２４、バリア層２７の一部、絶縁部材３０、界面層２８の一部、低抵抗層２６の凸部２６ａの一部が配置されている。
【００４６】
本実施形態によっても、第４の実施形態と同様な効果を得ることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。
【００４７】
（第６の実施形態）
次に、第６の実施形態について説明する。
本実施形態は、記憶装置の製造方法の実施形態である。
図１１（ａ）及び（ｂ）、図１２（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を示す断面図である。
【００４８】
先ず、図１に示すように、通常の方法により、Ｘ方向に延びる複数本のグローバルビット線１１を形成する。
次に、図１１（ａ）に示すように、シリコン部材１２、電極膜４１、ゲート絶縁膜１７、Ｙ方向に延びるゲート電極１６を形成し、これらの間を層間絶縁膜４０で埋め込む。
次に、層間絶縁膜２４とワード線２３を交互に積層させて、積層体４２を形成する。層間絶縁膜２４は、例えば、シリコン酸化物（ＳｉＯ）により形成し、ワード線２３は、例えば、チタン窒化物（ＴｉＮ）により形成する。次に、積層体４２に、Ｙ方向に延びるトレンチ４３を形成する。トレンチ４３は、シリコン部材１２の直上域を繋ぐ位置に形成する。これにより、ワード線２３がＹ方向に延びる配線状に加工される。
【００４９】
次に、図１１（ｂ）に示すように、層間絶縁膜２４におけるトレンチ４３の内面に露出した部分をリセスする。これにより、Ｚ方向において隣り合うワード線２３間に、凹部２５が形成される。
【００５０】
次に、図１２（ａ）に示すように、例えば、アモルファスシリコン（ａＳｉ）又はハフニウム酸化物（ＨｆＯ）を堆積させて、凹部２５及びトレンチ４３の内面上にバリア層２７を形成する。アモルファスシリコンを堆積させる場合は、ワード線２３の露出面が酸化され、チタン酸化物（ＴｉＯ）からなる金属酸化層２９（図８参照）が形成される場合もある。次に、例えば、アルミニウム酸化物（ＡｌＯ）を堆積させて、バリア層２７上に界面層２８を形成する。
【００５１】
次に、図１２（ｂ）に示すように、異方性エッチングを施すことにより、界面層２８及びバリア層２７におけるトレンチ４３の底面上に配置された部分を除去し、電極膜４１を露出させる。次に、例えば、チタン酸化物（ＴｉＯ）又はタングステン酸化物（ＷＯ）等の金属酸化物を堆積させて、低抵抗層２６を形成する。このとき、低抵抗層２６は凹部２５内を埋め込み、トレンチ４３の内面上に形成されるが、トレンチ４３内を完全には埋め込まないようにする。低抵抗層２６は電極膜４１に接続される。次に、例えば、チタン窒化物（ＴｉＮ）を堆積させて、トレンチ４３内にローカルビット線２１を形成する。
【００５２】
次に、積層体４２上にＸ方向に延びるラインアンドスペース状のマスク（図示せず）を形成し、異方性エッチングを施すことにより、ローカルビット線２１及び低抵抗層２６をＹ方向において分断する。次に、ローカルビット線２１及び低抵抗層２６を除去した後の空間に絶縁部材（図示せず）を埋め込む。これにより、記憶装置が製造される。
【００５３】
本実施形態によれば、前述の第２の実施形態に係る記憶装置２（図７参照）若しくは第３の実施形態に係る記憶装置３（図８参照）、又はこれらに類似した記憶装置が製造される。
【００５４】
なお、本実施形態においては、図１２（ａ）に示す工程において、アルミニウム酸化物を堆積させることにより、界面層２８を形成する例を示したが、これには限定されない。例えば、バリア層２７をアモルファスシリコン（ａＳｉ）により形成し、低抵抗層２６としてチタン酸化物（ＴｉＯ）を堆積させると、バリア層２７と低抵抗層２６との間には、シリコン酸化物（ＳｉＯ）からなる界面層２８が自然に形成される。また、非酸化雰囲気中でバリア層２７上に低抵抗層２６を形成すれば、界面層２８は形成されず、前述の第１の実施形態又はそれに類似した記憶装置が製造される。
【００５５】
（第７の実施形態）
次に、第７の実施形態について説明する。
図１３（ａ）及び（ｂ）、図１４は、本実施形態に係る記憶装置の製造方法を示す断面図である。
【００５６】
先ず、図１１（ａ）〜図１２（ａ）に示す工程を実施する。但し、図１１（ｂ）に示す工程において、層間絶縁膜２４をリセスする際に、ワード線２３の上面上及び下面上に層間絶縁膜２４の一部を残留させ、延出部２４ａ（図９参照）とする。
【００５７】
次に、図１３（ａ）に示すように、アモルファスシリコンからなるバリア層２７の表面を酸化するか、又は、シリコン酸化物を堆積することにより、トレンチ４３の内面上に絶縁膜３０ｆを形成する。絶縁膜３０ｆは凹部２５内を埋め込むように形成する。
【００５８】
次に、図１３（ｂ）に示すように、絶縁膜３０ｆをエッチングする。これにより、絶縁膜３０ｆのうち、トレンチ４３の内面上に形成された部分を除去する。一方、絶縁膜３０ｆのうち、凹部２５内に形成された部分は残留させ、絶縁部材３０とする。次に、界面層２８及びバリア層２７のうち、トレンチ４３の底面上に配置された部分を除去する。
【００５９】
次に、図１４に示すように、低抵抗層２６及びローカルビット線２１を形成する。以後の工程は、前述の第６の実施形態と同様である。このようにして、記憶装置が製造される。
【００６０】
本実施形態によれば、前述の第４の実施形態に係る記憶装置４（図９参照）又はそれに類似した記憶装置が製造される。
【００６１】
（第８の実施形態）
次に、第８の実施形態について説明する。
図１５（ａ）及び（ｂ）、図１６（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を示す断面図である。
【００６２】
先ず、図１１（ａ）及び（ｂ）に示す工程を実施する。
次に、図１５（ａ）に示すように、例えば、アモルファスシリコン（ａＳｉ）を堆積させて、凹部２５及びトレンチ４３の内面上にバリア層２７を形成する。次に、バリア層２７の表面を酸化するか、又は、シリコン酸化物を堆積することにより、トレンチ４３の内面上に絶縁膜３０ｆを形成する。絶縁膜３０ｆは凹部２５内を埋め込むように形成する。
【００６３】
次に、図１５（ｂ）に示すように、絶縁膜３０ｆをエッチングする。これにより、絶縁膜３０ｆのうち、トレンチ４３の内面上に形成された部分全体と、凹部２５内の開口部付近に形成された部分を除去する。一方、絶縁膜３０ｆのうち、凹部２５内の奥部に形成された部分は残留させ、絶縁部材３０とする。
【００６４】
次に、図１６（ａ）に示すように、例えば、アルミニウム酸化物（ＡｌＯ）を堆積させて、バリア層２７上及び絶縁部材３０上に界面層２８を形成する。
【００６５】
次に、図１６（ｂ）に示すように、界面層２８及びバリア層２７のうち、トレンチ４３の底面上に配置された部分を除去する。
次に、低抵抗層２６及びローカルビット線２１を形成する。以後の工程は、前述の第６の実施形態と同様である。このようにして、記憶装置が製造される。
【００６６】
本実施形態によれば、前述の第５の実施形態に係る記憶装置５（図１０参照）又はそれに類似した記憶装置が製造される。
【００６７】
以上説明した実施形態によれば、メモリセルを精度良く独立して駆動できる記憶装置を実現することができる。
【００６８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００６９】
１、２、３、４、５：記憶装置、１１：グローバルビット線、１２：シリコン部材、１２ａ：下端、１２ｂ：上端、１３：ｎ＋形部分、１４：ｐ−形部分、１５：ｎ＋形部分、１６：ゲート電極、１７：ゲート絶縁膜、１９：ＴＦＴ、２１：ローカルビット線、２１ａ：下端、２１ｃ：側面、２２：抵抗変化膜、２２ｓ：部分、２３：ワード線、２３ｎ：非選択ワード線、２３ｓ：選択ワード線、２４：層間絶縁膜、２４ａ：延出部、２５：凹部、２６：低抵抗層、２６ａ：凸部、２６ｂ：本体部、２７：バリア層、２７ａ：凹部、２７ｂ：部分、２７ｃ：部分、２７ｓ：部分、２８：界面層、２９：金属酸化層、３０：絶縁部材、３０ｆ：絶縁膜、３１：トンネル電子電流、３２：空乏層、４０：層間絶縁膜、４１：電極膜、４２：積層体、４３：トレンチ、１０１：記憶装置、１１０：寄生トランジスタ、１１１：電子電流、ＭＣ：メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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