(57)【要約】【課題】電力用半導体素子のスイッチングに伴う電流の急激変化（di/dt）を抑制し、その急激変化に伴う駆動回路の低電位側電源ラインの過大な電流の発生を抑制する駆動回路及び該回路を含んでなる半導体モジュールを提供する。【解決手段】主スイッチ２１を駆動するゲートドライバ２の出力(Vout)３を主スイッチ２１のゲートに接続し、ゲートドライバ２の低電位側電源端４を主スイッチ２１のソース２２に制限抵抗５を介して接続する。また主回路部２０の主スイッチ２１のドレインとゲートドライバ２の低電位側電源端４の間に所定容量のサプレス(電流の急激変化抑制)用のキャパシタ６を接続する。こうすることで、主スイッチ２１のターンオフ時に発生する電流の急激変化および駆動回路の低電位側電源ラインの過大な電流の発生を抑制することができる。【選択図】図１
2018093681.tif 000002
【特許請求の範囲】
【請求項１】
電力用半導体素子をスイッチングして変換した電力を供給する主回路部と、該主回路部の電力用半導体素子を駆動するゲートドライバおよび該ゲートドライバを制御する制御部を有する駆動回路部とから成り、該駆動回路部は、前記ゲートドライバの出力を前記電力用半導体素子のゲートに印加し、前記ゲートドライバの低電位側電源端を前記電力用半導体素子のソースに制限抵抗を介して接続し、
前記電力用半導体素子のドレインと前記ゲートドライバの低電位側電源端の間にサプレス用のキャパシタを接続して構成されることを特徴とする駆動回路。
【請求項２】
請求項１記載の駆動回路において、
前記ゲートドライバは、ハイサイド側の駆動回路部内に設けられることを特徴とする駆動回路。
【請求項３】
請求項１または２記載の駆動回路において、
前記ゲートドライバが、ローサイド側の駆動回路部内に設けられることを特徴とする駆動回路。
【請求項４】
電力用半導体素子をスイッチングして負荷に電力を供給する主回路部と、該主回路部の電力用半導体素子を駆動するゲートドライバおよび該ゲートドライバを制御する制御部を有する駆動回路部とから成り、該駆動回路部は、前記ゲートドライバの出力を前記電力用半導体素子のゲートに印加し、前記ゲートドライバの低電位側電源端を前記電力用半導体素子のソースに制限抵抗を介して接続し、
前記電力用半導体素子のドレインと前記ゲートドライバの低電位側電源端の間にサプレス用のキャパシタを接続して構成されるとともに、前記ゲートドライバの低電位側電源端と前記電力用半導体素子のソースとの間に接続される前記制限抵抗は、前記電力用半導体素子内に形成されることを特徴とする駆動回路。
【請求項５】
前記請求項１ないし４のいずれか一項に記載の駆動回路における、前記駆動回路部と前記主回路部とを一つの製品内に内蔵してモジュールとして構成することを特徴とする半導体モジュール。
【請求項６】
電力用半導体素子をスイッチングして負荷に電力を供給する主回路部と、該主回路部の電力用半導体素子を駆動するゲートドライバおよび該ゲートドライバを制御する制御部を有する駆動回路部とから成り、該駆動回路部は、前記ゲートドライバの出力を前記電力用半導体素子のゲートに印加し、前記ゲートドライバの低電位側電源端を前記電力用半導体素子のソースに制限抵抗を介して接続し、前記電力用半導体素子のドレインと前記ゲートドライバの低電位側電源他端の間にサプレス用のキャパシタを接続して構成され、前記駆動回路部と前記主回路部とを一つの製品内に内蔵してモジュールとして構成する半導体モジュールにおいて、
前記サプレス用のキャパシタは、前記駆動回路部と前記主回路部とを一つの製品内に内蔵してモジュールとして製作する際に容量素子を併置して形成することを特徴とする半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モーター駆動用インバーターやDC-DCコンバータなどの電力変換装置用に適用される駆動回路及び該回路を含んでなる半導体モジュールに関する。
【背景技術】
【０００２】
MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor:金属酸化膜半導体電界効果型トランジスタ）やIGBT（Insulated Gate Bipolar Transistor:絶縁ゲートバイポーラ・トランジスタ）などの単体電力用半導体、および、これらを一つの製品内に内蔵したモジュールやIPM（Intelligent Power Module）においては、電力用半導体素子(以下、主スイッチ)を駆動する駆動回路が用いられている。駆動回路は、例えば図５に示されているように、駆動回路７０内のゲートドライバ７２の出力端(Vout)７３を主回路８０の主スイッチ(M11)８１のゲートに接続し、他端(駆動回路７０の低電位側電源端(VL)７４)を電力用半導体素子(主スイッチM11)８１のソース(Vs)８２に接続し、主スイッチ(M11)８１のGS(ゲート・ソース)間の電位をコントロールすることで、主スイッチ(M11)８１のオン／オフを制御している。モジュール化した製品では、この駆動回路が電力用半導体素子と一緒にモジュールに内蔵されている。なお、記号Vsはソース自体とソース電位の両方に適用している（以下同様）。
【０００３】
なおIGBTを主回路８０の主スイッチとして使用する場合には、MOSFETのソースをエミッタに、MOSFETのドレインをコレクタに、上記したGS(ゲート・ソース)をGE(ゲート・エミッタ)に置き替えることで対応できる。さらに、後述する、主スイッチがMOSFETの場合のDS（ドレイン・ソース）は、CE（コレクタ・エミッタ）に置き替えることで対応する。
【０００４】
図５は、従来の駆動回路の一般的な構成例を示す図である。図５では、駆動回路７０内のゲートドライバ７２の出力端(Vout)７３と主回路８０の主スイッチ(M11)８１のゲートがゲート抵抗(Rg)７５を介して接続され、主スイッチ(M11)８１のターンオン時およびターンオフ時の電流の急激変化（di/dt）を抑制するようにしている。
【０００５】
図６は、従来の駆動回路の動作（その１）を説明する図である。図６は図５に示される駆動回路におけるもので、主スイッチ(M11)８１がターンオフすると主スイッチ(M11)８１のソース側と基準電位との間に存在する配線などによる寄生インダクタンス成分、及び、主スイッチ(M11)８１のターンオフ時の電流の急激変化（-di/dt）によって、主スイッチ(M11)８１のソース電位(VS)８２が基準電位より急減する現象が生じる。主スイッチ(M11)８１のソース電位(VS)８２が低電位となった場合に、回路内の主スイッチのソースと駆動回路７０の低電位側電源端(VL)７４とが低インピーダンスで接続されているため、基準電位から駆動回路の低電位側電源ラインを通してソース(VS)８２に過大な電流が流れることで、駆動回路の低電位側電源ラインが焼損したり、駆動回路が誤動作したりする懸念がある。
【０００６】
図７は、従来の駆動回路の動作（その２）を説明する図である。図７は、上記図６の懸念に対応するため、下記特許文献１に示されるように、駆動回路７０内のゲートドライバ７２の出力端(Vout)７３を主スイッチ(M11)８１のゲート端子に直接接続し、他端(駆動回路７０の低電位側電源端(VL)７４)と主スイッチ(M11)８１のソース８２の間に制限抵抗(RR)７６を挿入することで、上記した駆動回路の低電位側電源ラインの過大な電流による焼損や誤動作の対策としている。
【０００７】
図８は、従来の駆動回路の動作（その３）を説明する図である。図８は、図７の駆動回路をハイサイドに配置して、その駆動用電源にブートストラップ構成を採用して駆動回路を駆動させるものである。すなわち、
図８においては、図示右下のローサイド側主スイッチ２(M12)８４がオンした場合に、図示上部左に示す駆動用電源１１０からの電流がブートストラップダイオード(D1)１１１を経由してブートストラップキャパシタ(C1)１１２に流れて電力が貯蔵される。
【０００８】
次に、ローサイド側主スイッチ２(M12)８４がオフし、ハイサイド側主スイッチ(M11)８１がオンした場合、ブートストラップキャパシタ(C1)１１２に貯蔵された電力がハイサイド駆動用電源となって、駆動回路９０内の制御部９１の制御によりハイサイド駆動部９５のゲートドライバ９２を動作させる。
【０００９】
ゲートドライバ９２の出力に制御されてハイサイド側主スイッチ１(M11)８１がオンすると、ハイサイド側主スイッチ１(M11)８１のソース側に接続される負荷(不図示)に主回路８０からの電力が供給される。
【００１０】
なお、図８に示される制限抵抗(RR)１１３は、図７に示された制限抵抗(RR)７６と同様であり、主スイッチのスイッチングに起因する過大な電流が駆動回路の低電位側電源ラインに流れないようにしている。またローサイド側主スイッチ２(M12)８４のソースと主回路基準電位の間にも電源ライン等に起因する寄生インダクタンス８３が存在する。またローサイド駆動部９６は、ハイサイド駆動部と同様に図７の構成となるため省略している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−０６９７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
制限抵抗(RR)を加えることにより、主スイッチのソースと駆動回路の低電位側電源端は制限抵抗(RR)を介して接続されることになるため、主スイッチのソース側に存在する寄生インダクタンス成分、及び、ターンオフ時の電流の急激変化（-di/dt）によってソース電位が駆動回路の基準電位より低電位となった場合においても、駆動回路の基準電位から駆動回路の低電位側電源ラインを通して主スイッチのソースに流れる電流を制限抵抗(RR)により抑制することが可能となる。
【００１３】
その結果、駆動回路の低電位側電源から負電位となった主スイッチのソース電位への電流の流れを抑制することができる。
【００１４】
ここで、主スイッチのターンオフの際に起こる電流の急激変化（di/dt）を抑制する為には制限抵抗(RR)の抵抗値を大きくする必要がある。しかしながら制限抵抗(RR)の抵抗値を大きくすると、逆に以下の問題が派生する。すなわち、
（１）制限抵抗(RR)の抵抗値を大きくした場合は、主スイッチのオン／オフに依らず、主スイッチのソースと駆動回路の低電位側電源端の間のインピーダンスが高くなるため、駆動回路内の他のスイッチ(不図示)のオン／オフまたは外来ノイズによって主スイッチが誤オン・誤オフが発生しやすくなる。
（２）複数の電力用半導体素子(主スイッチ)が上下アーム構成を成し、駆動回路内のゲートドライバがハイサイドの主スイッチの駆動を行う際には、ハイサイド駆動用電源をブートストラップ構成とすることが一般的である(図８参照)。しかし、ハイサイド駆動用電源となるブートストラップ用キャパシタ(C1)を充電する為にローサイドの主スイッチをオンした際、ブートストラップ用キャパシタ(C1)の充電経路に制限抵抗(RR)が存在することになるので、制限抵抗(RR)によってブートストラップ用キャパシタ(C1)の充電が阻害される。
【００１５】
そこで本発明の課題は、制限抵抗(RR)の抵抗値を過大にせずとも、電力用半導体素子のスイッチングに伴う電流の急激変化（di/dt）を抑制し、その急激変化（di/dt）に伴う駆動回路の低電位側電源ラインの過大な電流の発生を抑制する駆動回路を提供することである。またそのような駆動回路を含んでなる半導体モジュールを提供することである。
【課題を解決するための手段】
【００１６】
上記課題を解決するために本発明は、電力用半導体素子をスイッチングして変換した電力を供給する主回路部と、該主回路部の電力用半導体素子を駆動するゲートドライバおよび該ゲートドライバを制御する制御部を有する駆動回路部とから成り、該駆動回路部は、前記ゲートドライバの出力を前記電力用半導体素子のゲートに印加し、前記ゲートドライバの低電位側電源端を前記電力用半導体素子のソースに制限抵抗を介して接続し、
前記電力用半導体素子のドレインと前記ゲートドライバの低電位側電源端の間にサプレス用のキャパシタを接続して構成されることを特徴とする。
【００１７】
上記において、前記ゲートドライバは、ハイサイド側の駆動回路部内に設けられることを特徴とする。
【００１８】
上記において、さらに前記ゲートドライバが、ローサイド側の駆動回路部内に設けられることを特徴とする。
【００１９】
また上記課題を解決するために本発明は、電力用半導体素子をスイッチングして負荷に電力を供給する主回路部と、該主回路部の電力用半導体素子を駆動するゲートドライバおよび該ゲートドライバを制御する制御部を有する駆動回路部とから成り、該駆動回路部は、前記ゲートドライバの出力を前記電力用半導体素子のゲートに印加し、前記ゲートドライバの低電位側電源端を前記電力用半導体素子のソース端に制限抵抗を介して接続し、
前記電力用半導体素子のドレインと前記ゲートドライバの低電位側電源端の間にサプレス用のキャパシタを接続して構成されるとともに、前記ゲートドライバの低電位側電源端と前記電力用半導体素子のソースとの間に接続される前記制限抵抗は、前記電力用半導体素子内に形成されることを特徴とする。
【００２０】
上記した前記駆動回路部と前記主回路部とを一つの製品内に内蔵してモジュールとして構成することを特徴とする。
【００２１】
また上記課題を解決するために本発明は、電力用半導体素子をスイッチングして負荷に電力を供給する主回路部と、該主回路部の電力用半導体素子を駆動するゲートドライバおよび該ゲートドライバを制御する制御部を有する駆動回路部とから成り、該駆動回路部は、前記ゲートドライバの出力を前記電力用半導体素子のゲートに印加し、前記ゲートドライバの低電位側電源端を前記電力用半導体素子のソースに制限抵抗を介して接続し、前記電力用半導体素子のドレインと前記ゲートドライバの低電位側電源他端の間にサプレス用のキャパシタを接続して構成され、前記駆動回路部と前記主回路部とを一つの製品内に内蔵してモジュールとして構成する半導体モジュールにおいて、
前記サプレス用のキャパシタは、前記駆動回路部と前記主回路部とを一つの製品内に内蔵してモジュールとして製作する際に容量素子を併置して形成することを特徴とする。
【発明の効果】
【００２２】
本発明に係る駆動回路によれば、制限抵抗の抵抗値を過大にせずとも、IGBTやMOSFETなどの電力用半導体素子のスイッチングに伴う電流の急激変化（di/dt）を抑制し、その急激変化（di/dt）に伴う駆動回路の低電位側電源ラインの過大な電流の発生を抑制することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係る駆動回路の構成(その１)を示す図である。
【図２】本発明の実施形態に係る駆動回路の動作を説明する図である。
【図３】本発明の実施形態に係る駆動回路の構成(その２)を示す図である。
【図４】本発明の実施形態に係る主スイッチのオン／オフによって生じる電流の急激な変化（di/dt）を抑制するモデル化したローサイド回路の動作を説明する図である。
【図５】従来の駆動回路の一般的な構成例を示す図である。
【図６】従来の駆動回路の動作(その１)を説明する図である。
【図７】従来の駆動回路の動作(その２)を説明する図である。
【図８】従来の駆動回路の動作(その３)を説明する図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について、詳細に説明する。
図１は、本発明の実施形態に係る駆動回路の構成を示す図である。図１において本発明の実施形態に係る駆動回路は、駆動回路部１０と主回路部２０とに大別される。その場合、駆動回路部１０と主回路部２０を一つの製品内に内蔵して半導体モジュール１００とすることができる。
【００２５】
図１に示す駆動回路部１０は、ゲートドライバ２を制御・駆動する制御部１と、駆動用電源と基準電位間に第１のトランジスタＴ１と第２のトランジスタＴ２を直列接続し、Ｔ１とＴ２の接続点から出力(Vout)３を得るゲートドライバ２と、第２のトランジスタＴ２のソースであるゲートドライバ２の低電位側電源端(VL)４と電力用半導体素子(主スイッチM1)２１のソースとの間に接続される制限抵抗(Rs)５と、ゲートドライバ２の低電位側電源端(VL)４と電力用半導体素子(主スイッチM1)２１のドレインの間に接続されるサプレス用キャパシタ(Cs)６により構成される。
【００２６】
なお、図１に示す例では制御部１とゲートドライバ２とは個別の部品として描かれているが、これらを一つの製品に内蔵してモジュールとして構成する、もしくは同一半導体集積回路中に両者を集積することができる。
【００２７】
また図示例では制限抵抗(Rs)５とサプレス用キャパシタ(Cs)６は、上記の制御部１とゲートドライバ２とは別の部品として描かれているが、制御部１とゲートドライバ２とともに同一のモジュールとして構成しても良い。
【００２８】
そして電力用半導体素子(主スイッチM1)２１を駆動するゲートドライバ２の出力(Vout)３を主スイッチ(M1)のゲートに接続し、ゲートドライバ２の低電位側電源端(VL)４を主スイッチ(M1)のソース(VＳ)２２に制限抵抗(Rs)５を介して接続するようにしている。
【００２９】
また主回路部２０の主スイッチ(M1)のドレインとゲートドライバ２を構成する第２のトランジスタＴ２のソース、すなわちゲートドライバ２の低電位側電源端４の間に所定容量のサプレス(電流の急激変化抑制)用のキャパシタ(Cs)６を接続するようにしている。
【００３０】
このように構成することで、制限抵抗(Rs)５の抵抗値を大きな値にしなくてもサプレス用キャパシタ(Cs)６の容量値を増加させることで、電力用半導体素子(主スイッチM1)２１のターンオフ時に発生する電流の急激変化(di/dt)を抑制することができる。これについては後述する。
【００３１】
また、制限抵抗(Rs)５により駆動回路部１０の基準電位(例えば、グランド)、低電位側電源端(VL)４を経て、主スイッチ(M1)のターンオフで負電位となる電力用半導体素子(主スイッチM1)２１のソース２２に流れる電流を抑制するとともに、主スイッチ(M1)のターンオフ時に発生する電流の急激変化(di/dt)をサプレス用キャパシタ(Cs)６により抑制することが可能となる。これについても後述する。
【００３２】
図２は、本発明の実施形態に係る駆動回路の動作を説明する図である。図２を用いて、以下の項目について説明する。
【００３３】
＜１＞電流の急激変化(di/dt)抑制
図２において、制御部１がゲートドライバ２を構成するトランジスタＴ１，Ｔ２のゲートを制御することで、ゲートドライバ２から所定の出力(Vout)３を主スイッチ(M1)２１のゲートに印加する。ゲートドライバ２の出力(Vout)３により主回路部２０のスイッチ(M1)２１のゲート電圧が上昇すると、スイッチ(M1)２１のVGS(ゲート・ソース間電圧)も上昇する。
【００３４】
そしてスイッチ(M1)２１のVGSがスイッチ(M1)２１の動作閾値を上回ると、スイッチ(M1)２１はオフからオンの状態に遷移（ターンオン）し、また、スイッチ(M1)２１のVGSがその動作閾値を下回るとスイッチ(M1)２１はオンからオフの状態に遷移（ターンオフ）する。
【００３５】
この遷移の際、スイッチ(M1)２１のVDS(ドレイン・ソース間電圧)を流れていた電流IDSは急激な変化(di/dt)を起こす。これについては、図４で詳しく説明する。
【００３６】
＜２＞主スイッチの低電位端の負電圧抑制
スイッチ(M1)２１のターンオフに伴い、主スイッチ(M1)２１のVDS(ドレイン・ソース間電圧)を流れる電流IDSは遮断される。この際に急激な電流の変化(di/dt)と、主スイッチ(M1)２１のソースと駆動回路の基準電位の間に存在する配線インダクタンスなどの寄生インダクタンス(L)２３により、主スイッチ(M1)２１のソース電位(VS)２２は、図７に示したと同様に基準電位に対して負の電位となる。
【００３７】
この場合、図６において説明したように、駆動回路部１０の低電位側電源端(VL)４と主スイッチ(M1)２１のソース２２との間に制限抵抗がない場合は、駆動回路部１０の低電位側電源端(VL)４はソース２２の電位(Vs)と同一電位となり、駆動回路部１０側の基準電位から低電位側電源ラインを通して負電圧となったソース２２に大きな電流が流れる。
【００３８】
図３は、本発明の実施形態に係る駆動回路の構成(その２)を示す図である。図３に示す駆動回路は、駆動回路部３０と主回路部４０とに大別される。駆動回路部３０は、ハイサイドとローサイドのそれぞれに図１に示した駆動回路部の構成を適用するとともに、ハイサイド駆動用電源にブートストラップ構成を採用している。本構成においても、駆動回路部３０と主回路部４０を一つの製品内に内蔵して半導体モジュール２００とすることができる。
【００３９】
図３において、ローサイド側主スイッチ２(M2)４３がオンした場合に、図示上部左に示す駆動用電源５０から電流がブートストラップダイオード(D1)５１を経由してブートストラップ用キャパシタ(C1)５２に流れて電気的なエネルギーが貯蔵される。
【００４０】
次に、ローサイド側主スイッチ２(M2)４３がオフした場合、ブートストラップ用キャパシタ(C1)５２に貯蔵された電気的なエネルギーがハイサイド駆動用電源となる。そして、ブートストラップ用キャパシタ(C1)５２を電源とした駆動回路部３０内の制御部３１の制御により、ハイサイド駆動部のゲートドライバ３２を動作させる。
【００４１】
ゲートドライバ３２の出力端(Vout)３３がハイサイド側主スイッチ１(M1)４１のゲートに接続され、ゲートドライバ３２の出力がハイレベルになって主スイッチ1(M1)41のゲート電圧が動作閾値を超えると、ハイサイド側主スイッチ１(M1)４１がオンする。これによりハイサイド側主スイッチ１(M1)４１のソース側に接続される負荷(不図示)に主回路部４０からの電力が供給される。
【００４２】
またローサイド駆動部は、常に駆動用電源５０により駆動される。なお、キャパシタ(C2)５３は、駆動用電源５０のラインに付加したデカップリングキャパシタである。ローサイド駆動部の動作は、上記したハイサイド駆動部の動作と同様なのでその説明を省くことにする。
【００４３】
なお、図３に示される制限抵抗(RS1)３５および制限抵抗(RS2)６５は、ともに図７に示された制限抵抗(RR)７６に相当する抵抗であり、それぞれハイサイド側主スイッチ１(M1)４１のソース（VS1）４２とゲートドライバＨｉ３２の低電位側電源端(VL1)３４との間、および、ローサイド側主スイッチ２(M2)４３のソース（VS2）４４とゲートドライバＬｏ６２の低電位側電源端(VL２)６４との間に接続されている。サプレスキャパシタ(CS1)３６およびサプレスキャパシタ(CS2)６６は、ともに図１に示されたサプレスキャパシタ(CS)６に相当する。また、４５はローサイド側主スイッチ２(M2)４３のソース（VS2）に接続されている寄生インダクタンスを示している。
【００４４】
図４は、本発明の実施形態に係る主スイッチのオン／オフによって生じる電流の急激な変化(di/dt)を抑制するモデル化したローサイド回路の動作を説明する図である。その際、図３に示した駆動回路の構成(その２)を参照することができる。なお、ターンオンによって生じる電流の急激な変化(di/dt)については同様であるため省略する。
【００４５】
図４（Ａ）は、ローサイド側に設けられた主スイッチＴｒ(１２２)がオンしているときの電流の流れの様子を示す図である。
【００４６】
図４（Ａ）において、ローサイド駆動回路の基準電位（例．グランド）に対する電位を確定させるために、制限抵抗Ｒｓ(１２４)の左端をグランドに接続している。
【００４７】
図４（Ａ）に示した主スイッチＴｒ(１２２)がオンして定常状態となっているときは、di/dtがほぼゼロと見做せるため主スイッチＴｒ(１２２)のソースＶｓはローサイド駆動回路の基準電位(グランド)に対して略０ｖとなるので、制限抵抗Ｒｓ(５)の両端に電位差がなく、Ｒｓ(５)に電流は流れない。
【００４８】
したがって、主回路部の電源ＶDDから負荷１２１を経て流れる電流ｉ０は、オンした主スイッチＴｒ(１２２)のドレイン(D)、ソース(S)を経て寄生インダクタンスＬ(１２５)およびグランドに流れる。この動作により寄生インダクタンスＬ(１２５)には電気的なエネルギーが蓄積される。なお負荷１２１は、ローサイド側から見てハイサイド側構成についてのトータルのインピーダンスを表すものとしている。
【００４９】
一方、図４（Ｂ）は、主スイッチＴｒ(１２２)がオンからオフに遷移したときの電流の流れの様子を示す図であり、ローサイド側における駆動回路の主スイッチＴｒ(１２２)のターンオフによって生じる寄生インダクタンスＬ(１２５)に流れる電流の急激な変化(di/dt)、およびこの(di/dt)により主スイッチＴｒ(１２２)のソースＶｓに発生する大きな負電圧を抑制する動作を説明するものである。
【００５０】
図４（Ｂ）において、主スイッチＴｒ(１２２)がターンオフすると、主スイッチＴｒ(１２２)のソースＶｓは負になり、Ｒｓ(５)に電流が流れる。
【００５１】
この電流は、主回路部の電源ＶDDから負荷１２１を経て流れる電流ｉ１がサプレス用キャパシタＣｓ(１２３)の両端を経て流れるものと、制限抵抗Ｒｓ(１２４)の左端でグランドから環流してきた電流、すなわち駆動回路の低電位側電源ラインから供給される電流ｉ２とが合流して電流ｉとして制限抵抗Ｒｓ(１２４)に流れる。その電流ｉは寄生インダクタンスＬ(１２５)にも流れる。
【００５２】
この状態における、図示の制限抵抗Ｒｓ(１２４)、寄生インダクタンスＬ(１２５)を含む回路の過渡応答を解析すると、
ｉ＝ｉ１＋ｉ２・・・・・・・・・・・・・・・・・・・・・・・・・・・・(１)
Ｒｓ×ｉ＋Ｌ（ｄｉ／ｄｔ）＝０・・・・・・・・・・・・(２)
（ｄｉ／ｄｔ）＝−（Ｒｓ／Ｌ）×ｉ・・・・・・・・・(３)
一方、ターンオフ時のｉは、ターンオン時のｉ０の過渡応答となるため、
ｉ＝ｉ０ｅｘｐ（−ｔ／（Ｌ／Ｒｓ））・・・・・・・・(４)
（ｄｉ／ｄｔ）＝−（Ｒｓ／Ｌ）×ｉ０ｅｘｐ（−ｔ／（Ｌ／Ｒｓ））・・・・・(５)
となる。
【００５３】
これより、制限抵抗Ｒｓ(１２４)が小さいほど、時定数が大きく、（ｄｉ／ｄｔ）が小さくなり、ソース電位Ｖｓの低下も小さくなる。逆に、制限抵抗Ｒｓ(１２４)が大きいほど、時定数が小さく、（ｄｉ／ｄｔ）が大きくなり、ソース電位Ｖｓの低下も大きくなる。
【００５４】
また、負荷１２１を流れていた電流ｉ０の一部は、主スイッチＴｒ(１２２)がオフしてもサプレス用キャパシタＣｓ(１２３)側に電流ｉ１として流れることになるので、その分駆動回路の低電位側電源ラインから供給される電流ｉ２を小さくすることができる。つまり、駆動回路への余計な電流を小さくできる。なお、一般的に負荷１２１は寄生インダクタンスを含む何らかのインダクタンス成分を有しているので、当該インダクタンス成分の影響が大きいほど電流ｉ０のより大きな部分が電流ｉ１として流れる。
【００５５】
また、本実施の形態では、上記とは別の(di/dt)抑制効果を有している。上記の解析は、図４（Ａ）の状態から図４（Ｂ）の状態変化するタイミングで主スイッチＴｒ(１２２)に流れる電流を瞬間的に遮断するということを前提としていたが、本実施の形態では瞬間的に電流を遮断する動作、すなわち主スイッチＴｒ(１２２)に流れる電流の(di/dt)を抑制することができる。
【００５６】
主スイッチＴｒ(１２２)のゲート電位ＶＧを低下させて主スイッチＴｒ(１２２)をオフさせようとすると、上記のように主スイッチＴｒ(１２２)のソース電位Ｖｓが負電位となる。すると、Ｖｓが負なので、主スイッチＴｒ(１２２)のゲート・ソース間電圧ＶＧＳ＝ＶＧ−Ｖｓは増大する方向となる。すなわち、主スイッチＴｒ(１２２)をオフさせるためにゲート電位ＶＧを低下させると、それを抑制する方向でゲート・ソース間電圧ＶＧＳにフィードバックがかかるので、結果として主スイッチＴｒ(１２２)に流れる電流の変化をより穏やかなものにすることができる。また、これにより寄生インダクタンスに流れる電流の（ｄｉ／ｄｔ）も抑制することができる。
【００５７】
図４におけるモデル化した回路は、ローサイド回路の例であるが、ハイサイド回路（不図示）の例にあっては負荷が主スイッチのソースとソースＶｓの間に接続されるようになるのを除いて同様であるためその説明を省く。
【産業上の利用可能性】
【００５８】
本発明の駆動回路は、モーター駆動用のインバーターやＤＣ−ＤＣコンバータなどのスイッチング電源（電力変換装置）に限らず、コンピュータ、通信機器などの電源（電力変換装置）にも適用することが可能である。
【符号の説明】
【００５９】
１，３１  制御部
２，３２  ゲートドライバ
３，３３  ゲートドライバ出力又は出力端（Vout）
４，３４，６４  ゲートドライバの低電位側電源端
５，３５，６５  制限抵抗
６，３６，６６  サプレス用キャパシタ
１０，３０  駆動回路部
２０，４０  主回路部
２１，４１  主スイッチ又は主スイッチ１（Ml）
２２  主スイッチのソース又はソース電位（VS）
２３，４５  寄生インダクタンス（Ｌ）
４２  主スイッチ１のソース又はソース電位（VS1）
４３  主スイッチ又は主スイッチ２（M2）
４４  主スイッチ２のソース又はソース電位（VS2）
５０  駆動用電源
５１  ブートストラップダイオード（Dl）
５２  ブートストラップ用キャパシタ
５３  キャパシタ
１００，２００  半導体モジュール
Ｔ１〜Ｔ４  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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