(57)【要約】【課題】認証装置による被認証装置の認証のために認証装置及び被認証装置に格納しておく情報の量を低減させる。【解決手段】被認証装置は、複数のマスタ鍵それぞれと複数のマスタ鍵の数より少ない数の１つ以上の派生値のいずれか１つを一方向性関数の入力として生成した、複数のマスタ鍵それぞれに対応する複数の派生鍵を非公開情報として保持し、認証方法は、認証装置が、マスタ鍵の内の１つの第１マスタ鍵の識別子を被認証装置に通知するステップと、認証装置が、第１マスタ鍵に対応する第１派生鍵に基づき被認証装置が生成した第１認証値を取得するステップと、認証装置が、被認証装置から第１派生鍵の生成に使用された第１派生値を取得するステップと、認証装置が、第１マスタ鍵と第１派生値とに基づき第２認証値を求めるステップと、第１認証値と前記第２認証値を比較するステップと、を含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
認証装置による被認証装置の認証方法であって、
前記被認証装置は、複数のマスタ鍵それぞれと前記複数のマスタ鍵の数より少ない数の１つ以上の派生値のいずれか１つを一方向性関数の入力として生成した、前記複数のマスタ鍵それぞれに対応する複数の派生鍵を非公開情報として保持し、前記複数のマスタ鍵それぞれの識別子と前記１つ以上の派生値とを公開情報として保持し、
前記認証装置は、前記複数のマスタ鍵のうちの少なくとも１つのマスタ鍵を非公開情報として保持し、
前記認証方法は、
前記認証装置が、前記非公開情報として保持しているマスタ鍵の内の１つの第１マスタ鍵の識別子を前記被認証装置に通知するステップと、
前記認証装置が、前記通知するステップの応答として、前記被認証装置から、前記第１マスタ鍵に対応する第１派生鍵に基づき前記被認証装置が生成した第１認証値を取得するステップと、
前記認証装置が、前記被認証装置から前記第１派生鍵の生成に使用された第１派生値を取得するステップと、
前記認証装置が、前記第１マスタ鍵と前記第１派生値とに基づき第２認証値を求めるステップと、
前記第１認証値と前記第２認証値を比較するステップと、
を含む、ことを特徴とする認証方法。
【請求項２】
前記求めるステップは、
前記認証装置が、前記第１マスタ鍵と前記第１派生値とを前記一方向性関数の入力として前記第１派生鍵を生成するステップを含むことを特徴とする請求項１に記載の認証方法。
【請求項３】
秘匿する情報を格納する非公開情報格納手段と、
公開する情報を格納する公開情報格納手段と、
演算手段と、
を備え、
前記非公開情報格納手段は、複数の派生鍵を格納し、
前記公開情報格納手段は、前記複数の派生鍵それぞれの識別子と、前記複数の派生鍵の生成に使用された、前記複数の派生鍵の数より少ない数の派生値を格納し、
前記演算手段は、認証装置による認証の際、前記認証装置から通知された識別子が示す派生鍵により認証値を生成し、前記認証値と、前記認証装置から通知された識別子が示す派生鍵の生成に使用された派生値を前記認証装置に送信することを特徴とする被認証装置。
【請求項４】
前記複数の派生鍵は、複数のマスタ鍵それぞれと前記派生値とを一方向性関数の入力として生成されたものであることを特徴とする請求項３に記載の被認証装置。
【請求項５】
前記認証装置は、画像形成装置であり、
前記被認証装置は、前記画像形成装置に装着される部品であることを特徴とする請求項３又は４のいずれか１項に記載の被認証装置。
【請求項６】
前記被認証装置は、前記画像形成装置に装着されるトナーカートリッジであることを特徴とする請求項５に記載の被認証装置。
【請求項７】
認証値生成手段と、認証処理手段と、を備えている認証装置であって、
前記認証値生成手段は、
前記認証値生成手段の外部に対して秘匿する情報を格納する非公開情報格納手段と、
前記認証値生成手段の外部に対して公開する情報を格納する公開情報格納手段と、
演算手段と、
を備え、
前記非公開情報格納手段は、１つ以上のマスタ鍵を格納し、
前記公開情報格納手段は、前記非公開情報格納手段が格納する前記１つ以上のマスタ鍵それぞれの識別子を格納し、
前記認証処理手段は、被認証装置の認証の際、前記被認証装置から派生値を取得し、かつ、前記１つ以上のマスタ鍵のうちの第１マスタ鍵の識別子を前記被認証装置に通知してその応答として第１認証値を取得し、前記第１マスタ鍵の識別子及び前記派生値を前記認証値生成手段に通知し
前記演算手段は、前記認証処理手段から前記第１マスタ鍵の識別子及び前記派生値が通知されると、前記第１マスタ鍵及び前記派生値を使用して第２認証値を求め、
前記認証処理手段は、前記第１認証値と前記第２認証値とを比較することで、前記被認証装置を認証することを特徴とする認証装置。
【請求項８】
前記被認証装置は、前記１つ以上のマスタ鍵それぞれと前記派生値を一方向性関数の入力として生成した、前記１つ以上のマスタ鍵それぞれに対応する１つ以上の派生鍵を非公開情報として格納しており、
前記第１認証値は、前記第１マスタ鍵に対応する第１派生鍵に基づき生成されたものであることを特徴とする請求項７に記載の認証装置。
【請求項９】
前記演算手段は、前記第１マスタ鍵及び前記派生値を前記一方向性関数の入力として前記第１派生鍵を生成し、前記第１派生鍵に基づき前記第２認証値を求めることを特徴とする請求項８に記載の認証装置。
【請求項１０】
前記認証処理手段は、前記第１認証値と前記第２認証値が一致すると前記被認証装置の認証が成功であると判定し、前記第１認証値と前記第２認証値が不一致であると前記被認証装置の認証が不成功であると判定することを特徴とする請求項７から９のいずれか１項に記載の認証装置。
【請求項１１】
前記被認証装置は、前記認証装置に装着されて使用され、
前記認証装置は、前記被認証装置の認証が成功であると前記被認証装置を使用する動作を可能とし、前記被認証装置の認証が不成功であると前記被認証装置を使用する動作を禁止することを特徴とする請求項１０に記載の認証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、認証装置による被認証装置の認証技術に関する。
【背景技術】
【０００２】
特許文献１は、画像形成装置に装着される部品であるカートリッジが正規なものであるか否かを識別するための構成を開示している。特許文献１によると、正規なカートリッジにＩＣチップを設け、ＩＣチップ内に記憶された秘密認証データと、画像形成装置が記憶する秘密認証データとを照合することでカートリッジが正規品であるか否かを判定している。また、特許文献２は、用途に応じて複数の秘密認証データを切り替えることで、識別性能を向上させる構成を開示している。
【０００３】
ＩＣチップを備えた部品を、被認証装置とし、当該部品が装着される装置を認証装置とし、認証装置が被認証装置の正当性を検証する場合、被認証装置毎に秘密認証データを異ならせることで認証を高度化・多様化できる。また、例えば、被認証装置に複数の秘密認証データを格納しておき、被認証装置が認証装置に装着された回数等に応じて認証に使用する秘密認証データを変更することで認証を高度化・多様化できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１６３２０８号公報
【特許文献２】特開２０１３−６２７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、使用する秘密認証データを被認証装置毎に異ならせたり、認証装置において複数の秘密認証データを使用したりする場合、被認証装置及び認証装置のそれぞれにおいて格納しておく情報の量が大きくなる。
【０００６】
本発明は、認証装置による被認証装置の認証のために認証装置及び被認証装置に格納しておく情報の量を低減させるものである。
【課題を解決するための手段】
【０００７】
本発明の一側面によると、認証装置による被認証装置の認証方法であって、前記被認証装置は、複数のマスタ鍵それぞれと前記複数のマスタ鍵の数より少ない数の１つ以上の派生値のいずれか１つを一方向性関数の入力として生成した、前記複数のマスタ鍵それぞれに対応する複数の派生鍵を非公開情報として保持し、前記複数のマスタ鍵それぞれの識別子と前記１つ以上の派生値とを公開情報として保持し、前記認証装置は、前記複数のマスタ鍵のうちの少なくとも１つのマスタ鍵を非公開情報として保持し、前記認証方法は、前記認証装置が、前記非公開情報として保持しているマスタ鍵の内の１つの第１マスタ鍵の識別子を前記被認証装置に通知するステップと、前記認証装置が、前記通知するステップの応答として、前記被認証装置から、前記第１マスタ鍵に対応する第１派生鍵に基づき前記被認証装置が生成した第１認証値を取得するステップと、前記認証装置が、前記被認証装置から前記第１派生鍵の生成に使用された第１派生値を取得するステップと、前記認証装置が、前記第１マスタ鍵と前記第１派生値とに基づき第２認証値を求めるステップと、  前記第１認証値と前記第２認証値を比較するステップと、
を含む、ことを特徴とする。
【発明の効果】
【０００８】
本発明によると、認証のために認証装置及び被認証装置に格納しておく情報の量を低減させることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態による認証システムの構成図。
【図２】一実施形態によるＩＣチップ及び認証値生成部のブロック図。
【図３】一実施形態による各情報の説明図。
【図４】一実施形態による認証方法のフローチャート。
【図５】一実施形態による各情報の説明図。
【発明を実施するための形態】
【００１０】
以下、本発明の例示的な実施形態について図面を参照して説明する。なお、以下の実施形態は例示であり、本発明を実施形態の内容に限定するものではない。また、以下の各図においては、実施形態の説明に必要ではない構成要素については図から省略する。
【００１１】
＜第一実施形態＞
図１は、本実施形態による認証システムを示している。認証システムは、認証対象の被認証装置１００と、被認証装置１００を認証する認証装置１０２と、を備えている。例えば、被認証装置１００は、認証装置１０２に装着されて動作する。一例として、認証装置１０２は、画像形成装置であり、被認証装置１００は、当該画像形成装置のトナーカートリッジである。この場合、画像形成装置である認証装置１０２は、装着された被認証装置１００であるトナーカートリッジを認証し、認証が成功、つまり、トナーカートリッジが正当なものであると判定すると、当該カートリッジを使用した動作を可能にする。一方、認証が不成功、つまり、トナーカートリッジが不正なものであると判定すると、当該カートリッジを使用した動作を禁止し、例えば、ユーザに不正品であることを通知する。被認証装置１００は、認証のための認証値の生成と、認証装置１０２との通信を行うＩＣチップ１０１を有する。認証装置１０２は、ＩＣチップ１０１と通信する通信部１０３と、認証装置１０２の制御部であり、認証処理を統括する制御ＣＰＵ１０４と、ＩＣチップ１０１の認証のための認証値の生成を行う認証値生成部１０５と、を備えている。
【００１２】
ＩＣチップ１０１と、認証値生成部１０５の構成は同様であり、図２に示す。ＣＰＵ２０１は、プログラムメモリ２０２が格納するプログラムを実行し、認証値の演算処理等を行う。非公開メモリ２０３は、外部に対して秘匿するデータを格納する非公開情報格納部である。公開メモリ２０４は、秘密ではなく、外部から読み出すことができるデータを格納する公開情報格納部である。通信部２０５は、外部から受信するコマンドをＣＰＵ２０１に出力し、ＣＰＵ２０１から受け取るコマンドに対する応答を外部に出力する。なお、非公開メモリ２０３と、公開メモリ２０４は、物理的に異なるメモリである必要はなく、物理的には同一であるメモリのある領域を秘密データの格納に使用し、それ以外の領域を秘密ではない公開データの格納に使用する構成であっても良い。
【００１３】
図３（Ａ）は、ＩＣチップ１０１の公開メモリ２０４と非公開メモリ２０３に格納される情報を示し、図３（Ｂ）は、認証値生成部１０５の公開メモリ２０４と非公開メモリ２０３に格納される情報を示している。本実施形態では、ｎ個（ｎは２以上の整数）のマスタ鍵を使用する。以下では、ｎ個のマスタ鍵をマスタ鍵＃１〜＃ｎと表記する。また、各マスタ鍵には、当該鍵を識別する識別子(鍵ＩＤ)が付与される。以下では、マスタ鍵＃ｘ（ｘは１からｎの各整数）の識別子を鍵ＩＤ＃ｘと表記する。図３（Ｃ）に示す様に、鍵ＩＤ＃１〜＃ｎと、マスタ鍵＃１〜＃ｎは、図１では省略している外部装置が保持している。本実施形態では、図３（Ｂ）に示す様に、認証値生成部１０５の非公開メモリ２０３には、ｎ個のマスタ鍵の内、１つのマスタ鍵＃ｋ（ｋは１からｎのいずれか１つの整数）が格納される。そして、認証値生成部１０５の公開メモリ２０４には、非公開メモリ２０３に格納されているマスタ鍵の識別子が格納される。なお、図３（Ｂ）では、認証値生成部１０５の非公開メモリ２０３に格納されているマスタ鍵をマスタ鍵＃１とし、よって、公開メモリ２０４には鍵ＩＤ＃１が格納されている。
【００１４】
本実施形態では、ｎ個のマスタ鍵それぞれと、派生値とよりｎ個の派生鍵を生成する。そして、図３（Ａ）に示す様に、このｎ個の派生鍵をＩＣチップ１０１の非公開メモリ２０３に予め格納しておく。なお、ｎ個の派生鍵を派生鍵＃１〜＃ｎと表記する。派生鍵＃ｘは、マスタ鍵＃ｘ及び派生値を一方向性関数ｆの入力として生成したものである。つまり、派生鍵＃ｘ＝ｆ（マスタ鍵＃ｘ，派生値）である。この様に、派生鍵＃１〜＃ｎは、同じ派生値と、異なるマスタ鍵により生成されたものである。一方向性関数の特性により、派生鍵＃ｘと派生値が知られても、マスタ鍵＃ｘを求めることは非常に難しい。また、ＩＣチップ１０１の公開メモリ２０４には、派生鍵＃ｘを生成する元となったマスタ鍵＃ｘの鍵ＩＤ＃ｘも格納される。さらに、ＩＣチップ１０１の公開メモリ２０４には、派生値も格納される。
【００１５】
図４は、認証装置１０２の制御ＣＰＵ１０４が実行する認証方法のフローチャートである。なお、図４の処理は、例えば、被認証装置１００が認証装置１０２に装着されたときに実行することができる。また、被認証装置１００の認証装置１０２への装着時に認証装置１０２の電源がオフであると、被認証装置１００の装着後、認証装置１０２に電源が投入されたときに図４の処理を実行することができる。制御ＣＰＵ１０４は、Ｓ１０で、ＩＣチップ１０１の公開メモリ２０４の情報をＩＣチップ１０１から取得する。本実施形態では、派生値と、鍵ＩＤ＃１〜＃ｎが取得される。Ｓ１１で、制御ＣＰＵ１０４は、認証値生成部１０５の公開メモリ２０４が格納する情報を取得する。本実施形態では、鍵ＩＤ＃１が取得される。Ｓ１２において、制御ＣＰＵ１０４は、認証値生成部１０５の公開メモリ２０４に格納されている鍵ＩＤ＃１をＩＣチップ１０１に通知する。ＩＣチップ１０１のＣＰＵ２０１は、通知された鍵ＩＤ＃１に対応する派生鍵＃１を使用し、第１認証値を生成する。派生鍵＃１からどの様に第１認証値を計算するかについては、予め、決めて置く。ＩＣチップ１０１は、求めた第１認証値を制御ＣＰＵ１０４に送信する。また、制御ＣＰＵ１０４は、認証値生成部１０５に鍵ＩＤ＃１と、ＩＣチップ１０１から取得した派生値を通知する。認証値生成部１０５のＣＰＵ２０１は、通知された鍵ＩＤ＃１に対応するマスタ鍵＃１と派生値から一方向性関数を使用して派生鍵＃１を求めることができる。そして、認証値生成部１０５のＣＰＵ２０１は、求めた派生鍵＃１を使用して、ＩＣチップ１０１での計算方法と同じ計算方法により、第２認証値を生成する。制御ＣＰＵ１０４は、認証値生成部１０５から第２認証値を取得する。制御ＣＰＵ１０４は、Ｓ１４で第１認証値と第２認証値が一致するかを判定する。第１認証値と第２認証値が一致すると、制御ＣＰＵ１０４は、Ｓ１５で認証が成功、つまり、被認証装置１００は、正当なものと判定する。一方、第１認証値と第２認証値が不一致であると、制御ＣＰＵ１０４は、Ｓ１６で認証が不成功、つまり、被認証装置１００は、正当なものではないと判定する。なお、第１認証値及び第２認証値の計算は、例えば、メッセージ認証コード（ＭＡＣ）を使用することができる。
【００１６】
なお、本実施形態では、認証値生成部１０５には１つのマスタ鍵のみが格納されているため、Ｓ１０で、制御ＣＰＵ１０４が、ＩＣチップ１０１の公開メモリ２０４に格納されている派生値のみを取得する構成であっても良い。さらに、Ｓ１３では、認証値生成部１０５に派生値のみを通知する構成であっても良い。
【００１７】
例えば、マスタ鍵＃１が流出すると、外部装置は、ネットワーク等を介して認証装置１０２に、マスタ鍵＃１を削除させ、かつ、マスタ鍵＃２〜＃ｎのいずれか１つを認証装置１０２の非公開メモリ２０３に格納させ、公開メモリ２０４もそれに応じて更新する。この構成により、認証装置１０２のマスタ鍵が流出した場合でも、既に流通している被認証装置１００の正当性を検証することができる。なお、外部装置は、認証装置の製造者等が有する装置である。また、例えば、各被認証装置１００が有するＩＣチップ１０１の派生値については、ＩＣチップ毎に異なる値とすることができる。この場合、各ＩＣチップ１０１に格納される派生鍵＃ｘは、同じマスタ鍵＃ｘを使用して生成されたものであるが、派生値が異なるため異なるものとなる。したがって、認証を高度化・多様化することができる。例えば、ある被認証装置１００の派生値及び派生鍵＃１〜＃ｎが流出し、さらに、認証値の計算方法も流出したものとする。この場合、派生値及び派生鍵＃１〜＃ｎを有し、同じ認証値を計算する偽造ＩＣチップを偽造品に装着することで、認証装置１０２による認証は成功となり得る。しかしながら、例えば、外部装置が、流出した派生値を認証装置１０２に通知し、認証装置１０２は流出が通知された派生値を被認証装置１００から受信すると認証不成功とすることができる。これにより、既に流通している被認証装置１００の正当性を検証することができる。なお、派生値のデータ長は、各被認証装置１００の派生値を異なるものとするために十分に長くする。しかしながら、本実施形態では、１つのＩＣチップ１０１に格納する派生値は１つであり、派生鍵毎に異なる派生値を使用することと比べてＩＣチップ１０１に必要なメモリの容量は小さくなる。
【００１８】
＜第二実施形態＞
続いて、第二実施形態について第一実施形態との相違点を中心に説明する。図５は、本実施形態において、認証値生成部１０５の公開メモリ２０４と、非公開メモリ２０３に保存する情報を示している。なお、本実施形態においてＩＣチップ１０１の公開メモリ２０４と、非公開メモリ２０３に保存する情報は、第一実施形態と同じ、つまり、図３（Ａ）の通りである。第１実施形態において、認証値生成部１０５は、１つのマスタ鍵＃ｋ（ｋは１〜ｎのいずれか１つの整数）を保持するものであった。本実施形態において、認証値生成部１０５は、マスタ鍵＃１〜ｎの内、ｍ個（ｍは、２以上、かつ、ｎ以下の整数）のマスタ鍵を保持する。なお、図５においては、認証値生成部１０５の非公開メモリ２０３は、マスタ鍵＃１〜＃ｍを保持している。これにより、認証値生成部１０５の公開メモリ２０４は、鍵ＩＤ＃１〜＃ｍを保持している。
【００１９】
本実施形態において、認証装置１０２の制御ＣＰＵ１０４が実行する処理は、第一実施形態と同様であり、以下、図４のフローチャートにより説明する。制御ＣＰＵ１０４は、Ｓ１０で、ＩＣチップ１０１の公開メモリ２０４の情報をＩＣチップ１０１から取得する。本実施形態では、派生値と、鍵ＩＤ＃１〜＃ｎが取得される。Ｓ１１で、制御ＣＰＵ１０４は、認証値生成部１０５の公開メモリ２０４が格納する情報を取得する。本実施形態では、鍵ＩＤ＃１〜＃ｍが取得される。Ｓ１２において、制御ＣＰＵ１０４は、鍵ＩＤ＃１〜＃ｍの内、任意の１つの鍵ＩＤを選択する。ここでは、鍵ＩＤ＃ｙ（ｙは、１〜ｍの内のいずれか１つの整数）を選択したものとする。この場合、制御ＣＰＵ１０４は、Ｓ１２で、鍵ＩＤ＃ｙをＩＣチップ１０１に通知する。ＩＣチップ１０１のＣＰＵ２０１は、通知された鍵ＩＤ＃ｙに対応する派生鍵＃ｙを使用し、第１認証値を生成する。派生鍵＃ｙからどの様に第１認証値を計算するかについては、予め、決めて置く。制御ＣＰＵ１０４は、ＩＣチップ１０１から第１認証値を取得する。また、制御ＣＰＵ１０４は、認証値生成部１０５に鍵ＩＤ＃ｙと、ＩＣチップ１０１から取得した派生値を通知する。認証値生成部１０５のＣＰＵ２０１は、通知された鍵ＩＤ＃ｙに対応するマスタ鍵＃ｙと派生値から一方向性関数を使用して派生鍵＃ｙを求めることができる。そして、ＣＰＵ２０１は、求めた派生鍵＃ｙを使用して、ＩＣチップ１０１での計算方法と同じ計算により、第２認証値を生成する。制御ＣＰＵ１０４は、認証値生成部１０５から第２認証値を取得する。制御ＣＰＵ１０４は、Ｓ１４で第１認証値と第２認証値が一致するかを判定する。第１認証値と第２認証値が一致すると、制御ＣＰＵ１０４は、Ｓ１５で認証が成功、つまり、被認証装置１００は、正当なものと判定する。一方、第１認証値と第２認証値が一致しないと、制御ＣＰＵ１０４は、Ｓ１６で認証が不成功、つまり、被認証装置１００は、正当なものではないと判定する。
【００２０】
本実施形態においては、認証値生成部１０５にはｍ個のマスタ鍵を保持させるため、第一実施形態と比較して認証値生成部１０５に格納する情報の量が多くなる。しかしながら、認証に使用するマスタ鍵及び派生鍵の組み合わせを、例えば、被認証装置が装着される度に異ならせることがで、認証を高度化・多様化することができる。なお、本実施形態においてもＳ１０において、制御ＣＰＵ１０４は、ＩＣチップ１０１の公開メモリ２０４に格納されている派生値のみを取得する構成であっても良い。
【００２１】
また、上記各実施形態において、ＩＣチップ１０１は、１つの派生値と、当該派生値により生成されたｎ個のマスタ鍵を格納していた。しかしながら、例えば、第１派生値及び第２派生値の２つの派生値を格納する構成とすることもできる。この場合、例えば、ＩＣチップ１０１は、第１派生値とｎ個のマスタ鍵それぞれとで生成されたｎ個の第１派生鍵と、第２派生値とｎ個のマスタ鍵それぞれとで生成されたｎ個の第２派生鍵の計２ｎ個の派生鍵を格納しておく構成とすることができる。この場合、ＩＣチップ１０１は、認証処理の際、認証装置１０２に第１派生値と第２派生値のいずれかを選択して通知する。また、第１認証値の計算は、認証装置１０２に通知した派生値と、認証装置１０２から通知された鍵ＩＤのマスタ鍵と、に基づき生成された派生鍵を使用して行う。この場合、各実施形態の構成と比較し、格納すべき情報量は派生値の情報量だけ増加するが、各派生鍵それぞれを異なる派生値による生成する場合と比較して、ＩＣチップ１０１に格納する情報量を低減させることができる。
【００２２】
また、ｎ個の派生鍵の半分については、第１派生値により生成し、残りの派生鍵については第２派生値により生成する構成とすることもできる。この場合の認証処理においては、ＩＣチップ１０１は、先に、認証装置１０２から第１認証値の計算に使用する鍵ＩＤを取得し、取得した鍵ＩＤに対応するマスタ鍵から派生鍵を生成するのに使用した派生値を認証装置１０２に通知する。２つの派生値を使用する場合、上記各実施形態の構成と比較し、格納すべき情報量は派生値の情報量だけ増加するが、各派生鍵それぞれを異なる派生値により生成する場合と比較して、ＩＣチップ１０１に格納する情報量を低減させることができる。より一般的には、格納しておく派生値の数を派生鍵より少なくすることで、各派生鍵それぞれを異なる派生値により生成する場合と比較して、ＩＣチップ１０１に格納する情報量を低減させることができる。
【００２３】
［その他の実施形態］
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【００２４】
１０１：ＩＣチップ、１０４：制御ＣＰＵ、１０５：認証値生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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