(57)【要約】【課題】出力電圧の変動および損失の増加を抑制する。【解決手段】昇降圧型且つ電流モード制御方式のスイッチングレギュレータ１は、トランジスタＱ１〜Ｑ４、インダクタＬ１、インダクタＬ１に流れる電流に応じた電流検出信号Ｓａを出力する電流検出部２、出力電圧Ｖoutに対応した出力検出電圧Ｖｄを出力する出力電圧検出部３、基準電圧Ｖｒと出力検出電圧Ｖｄとの差に応じた誤差信号Ｓｂを出力する誤差アンプ４、電流検出信号Ｓａと誤差信号Ｓｂを比較するコンパレータ５、コンパレータ５の出力信号およびクロック信号ＣＬＫに基づいてトランジスタＱ１、Ｑ２を駆動する降圧側駆動部９、電流検出信号Ｓａと誤差信号Ｓｂからオフセットを減じた誤差信号Ｓｃを比較するコンパレータ６およびコンパレータ６の出力信号およびクロック信号ＣＬＫに基づいてトランジスタＱ３、Ｑ４を駆動する昇圧側駆動部１１を備える。【選択図】図１
2018093619.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を降圧する降圧動作と、前記入力電圧を昇降圧する昇降圧動作と、前記入力電圧を昇圧する昇圧動作と、を切り替えて実行することにより所望する出力電圧を得る電流モード制御方式のスイッチングレギュレータ（１、４１、５１、７１）であって、
前記降圧動作を実行する際にスイッチングされる２つの降圧側スイッチング素子（Ｑ１、Ｑ２）と、
前記昇圧動作を実行する際にスイッチングされる２つの昇圧側スイッチング素子（Ｑ３、Ｑ４）と、
前記２つの降圧側スイッチング素子の相互接続ノード（Ｎｄ）と、前記２つの昇圧側スイッチング素子の相互接続ノード（Ｎｕ）と、の間に接続されるインダクタ（Ｌ１）と、
前記インダクタに流れる電流に対応した電流検出信号を出力する電流検出部（２）と、
前記出力電圧に対応した出力検出電圧を出力する出力電圧検出部（３）と、
前記出力電圧の目標値に対応した基準電圧と前記出力検出電圧との差に応じた誤差信号を出力する誤差増幅部（４）と、
前記電流検出信号と前記誤差信号とを比較する降圧側コンパレータ（５）と、
前記降圧側コンパレータの出力信号および降圧側クロック信号に基づいて前記降圧側スイッチング素子を駆動する降圧側駆動部（９）と、
前記電流検出信号と前記誤差信号から所定のオフセットを減じた信号とを比較する昇圧側コンパレータ（６）と、
前記昇圧側コンパレータの出力信号および昇圧側クロック信号に基づいて前記昇圧側スイッチング素子を駆動する昇圧側駆動部（１１）と、
を備えるスイッチングレギュレータ。
【請求項２】
さらに、前記入力電圧が所定の閾値電圧以上である期間、前記昇圧側駆動部による前記昇圧側スイッチング素子の駆動を無効化する第１昇圧動作制限部（１０）を備える請求項１に記載のスイッチングレギュレータ。
【請求項３】
さらに、
前記昇圧側クロック信号を前記降圧側クロック信号に対して所定の遅延時間だけ遅延させる遅延回路（４２、５３）と、
前記遅延時間に基づいて決定される期間、前記昇圧側駆動部による前記昇圧側スイッチング素子の駆動を無効化する第２昇圧動作制限部（４３）と、
を備える請求項１または２に記載のスイッチングレギュレータ。
【請求項４】
前記遅延回路（５３）は、前記出力電圧に応じて前記遅延時間を可変する遅延時間可変部（５５）を備える請求項３に記載のスイッチングレギュレータ。
【請求項５】
前記遅延時間は、前記出力電圧の目標値に基づいて決定されている請求項３または４に記載のスイッチングレギュレータ。
【請求項６】
前記オフセットは、前記降圧側コンパレータ、前記降圧側駆動部、前記昇圧側コンパレータおよび前記昇圧側駆動部における回路遅延時間に基づいて決定されている請求項１から５のいずれか一項に記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧動作、昇降圧動作および昇圧動作を切り替えて実行することにより所望する出力電圧を得る電流モード制御方式のスイッチングレギュレータに関する。
【背景技術】
【０００２】
従来、降圧および昇圧の双方の動作を実行可能なスイッチングレギュレータにおいて、入力電圧をモニタし、そのモニタ結果に応じて、降圧動作が行われる降圧モードと昇圧動作が行われる昇圧モードとを切り替えることが行われている。ただし、この場合、動作モードが切り替えられる際、動作可能な限界値までデューティを変化させる必要があり、そのために、不安定な動作となって、出力電圧の制御ができなくなるおそれがある。
【０００３】
このような問題の対策として、例えば降圧モードから昇圧モードへの切り替わり時、デューティを１００％としてトランジスタなどのスイッチング素子をフルオンすることが考えられる。しかし、このようにすると、トランジスタをデューティ制御している状態からフルオン状態に移行した際、出力電圧が急峻に持ち上がり、出力電圧が仕様として要求される電圧範囲から外れるおそれがある。このような点を改善するため、昇降圧動作が行われる昇降圧モードを設け、降圧モードと昇圧モードの切り替え時における出力電圧の変動を抑制することも考えられている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１７０１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
昇降圧モードは、他の動作モードに比べ、消費電流が大きくなる傾向がある。そのため、昇降圧モードでの動作は、降圧モードから昇圧モードまたは昇圧モードから降圧モードへと遷移する比較的短い期間だけにとどめることが望ましい。また、近年、スイッチングレギュレータの動作として、高レギュレーション特性で電圧モード制御より優れている電流モード制御が採用される傾向にある。
【０００６】
しかし、電流モード制御において、昇降圧モードを設けると、モードの切り替えがうまくいかない場合がある。そのため、入力電圧に応じた適切な動作モードに切り替えられず、その結果、出力電圧の変動が抑制されないことや、損失が増えることなどの不具合が生じるおそれがある。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、出力電圧の変動および損失の増加を抑制することができるスイッチングレギュレータを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載のスイッチングレギュレータ（１、４１、５１、７１）は、入力電圧を降圧する降圧動作と、入力電圧を昇降圧する昇降圧動作と、入力電圧を昇圧する昇圧動作と、を切り替えて実行することにより所望する出力電圧を得る電流モード制御方式のスイッチングレギュレータである。スイッチングレギュレータは、降圧動作を実行する際にスイッチングされる２つの降圧側スイッチング素子（Ｑ１、Ｑ２）、昇圧動作を実行する際にスイッチングされる２つの昇圧側スイッチング素子（Ｑ３、Ｑ４）、２つの降圧側スイッチング素子の相互接続ノード（Ｎｄ）と２つの降圧側スイッチング素子の各相互接続ノード（Ｎｕ）との間に接続されるインダクタ（Ｌ１）、電流検出部（２）、出力電圧検出部（３）、誤差増幅部（４）、降圧側コンパレータ（５）、降圧側駆動部（９）、昇圧側コンパレータ（６）および昇圧側駆動部（１１）を備えている。
【０００９】
電流検出部は、インダクタに流れる電流に対応した電流検出信号を出力する。出力電圧検出部は、出力電圧に対応した出力検出電圧を出力する。誤差増幅部は、出力電圧の目標値に対応した基準電圧と出力検出電圧との差に応じた誤差信号を出力する。降圧側コンパレータは、電流検出信号と誤差信号とを比較する。降圧側駆動部は、降圧側コンパレータの出力信号および降圧側クロック信号に基づいて降圧側スイッチング素子を駆動する。昇圧側コンパレータは、電流検出信号と誤差信号から所定のオフセットを減じた信号とを比較する。昇圧側駆動部は、昇圧側コンパレータの出力信号および昇圧側クロック信号に基づいて昇圧側スイッチング素子を駆動する。
【００１０】
上記構成では、一般的な昇降圧型且つ電流モード制御方式のスイッチングレギュレータの構成に対し、電流検出信号と誤差信号を比較するコンパレータの構成が異なっている。すなわち、一般的な構成では、このようなコンパレータは１つであるのに対し、上記構成では、降圧側と昇圧側とで別々のコンパレータを設けている。また、上記構成では、それら２つのコンパレータに入力される誤差信号について、オフセットを設けている。このような構成により、昇降圧動作と昇圧動作との切り替えがスムーズに行われることになる。したがって、上記構成によれば、入力電圧に応じた適切な動作への切り替えを行うことが可能となるため、出力電圧の変動および損失の増加を抑制することができるという優れた効果が得られる。
【００１１】
請求項２に記載のスイッチングレギュレータは、さらに、入力電圧が所定の閾値電圧以上である期間、昇圧側駆動部による昇圧側スイッチング素子の駆動を無効化する第１昇圧動作制限部（１０）を備える。このような構成によれば、降圧動作と昇降圧動作との切り替えがスムーズに行われることになるため、出力電圧の変動および損失の増加を抑制する効果が一層高まることになる。
【００１２】
請求項３に記載のスイッチングレギュレータは、さらに、遅延回路（４２、５３）および第２昇圧動作制限部（４３）を備えている。遅延回路は、昇圧側クロック信号を降圧側クロック信号に対して所定の遅延時間だけ遅延させる。第２昇圧動作制限部は、遅延時間に基づいて決定される期間、昇圧側駆動部による昇圧側スイッチング素子の駆動を無効化する。このような構成によれば、降圧動作と昇降圧動作との切り替えがスムーズに行われることになるため、出力電圧の変動および損失の増加を抑制する効果が一層高まることになる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係るスイッチングレギュレータの構成を模式的に示す図
【図２】第１実施形態に係る各部の信号および電圧の波形を模式的に示す図
【図３】第１実施形態に係る降圧動作時の各部の動作状態を模式的に示す図
【図４】第１実施形態に係る昇降圧動作時の各部の動作状態を模式的に示す図
【図５】第１実施形態に係る昇圧動作時の各部の動作状態を模式的に示す図
【図６】第１実施形態に係るオフセットの決定方法を説明するための図
【図７】第２実施形態に係るスイッチングレギュレータの構成を模式的に示す図
【図８】第２実施形態に係る各部の信号および電圧の波形を模式的に示す図
【図９】第３実施形態に係るスイッチングレギュレータの構成を模式的に示す図
【図１０】第３実施形態に係る遅延回路の具体的構成を模式的に示す図
【図１１】第４実施形態に係るスイッチングレギュレータの構成を模式的に示す図
【発明を実施するための形態】
【００１４】
以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、本発明の第１実施形態について図１〜図６を参照して説明する。
【００１５】
図１に示すスイッチングレギュレータ１は、電流モード制御方式の昇降圧型スイッチングレギュレータである。スイッチングレギュレータ１は、電源端子Ｐｄを通じて入力される電源電圧ＶＤＤ（以下、入力電圧ＶＤＤと呼ぶ）を降圧する降圧動作と、入力電圧ＶＤＤを昇降圧する昇降圧動作と、入力電圧ＶＤＤを昇圧する昇圧動作と、を切り替えて実行することにより所望する出力電圧Ｖoutを得るように構成されている。
【００１６】
入力電圧ＶＤＤは、例えば車載のバッテリ（図示略）から供給されるものであり、その変動幅は比較的大きい。具体的には、入力電圧ＶＤＤは、出力電圧Ｖoutの目標値（例えば６Ｖ）よりも高い電圧値から出力電圧Ｖoutの目標値よりも低い電圧値までの範囲にわたって変動する。
【００１７】
スイッチングレギュレータ１の出力電圧Ｖoutは、出力端子Ｐｏを通じて例えば車載機器（図示略）に供給される。スイッチングレギュレータ１は、コンデンサＣｏ、トランジスタＱ１〜Ｑ４、インダクタＬ１、電流検出部２、出力電圧検出部３、誤差アンプ４、コンパレータ５、６、フリップフロップ７、８、降圧側駆動部９、第１昇圧動作制限部１０、昇圧側駆動部１１などを備えている。
【００１８】
スイッチングレギュレータ１は、半導体集積回路（ＩＣ）として構成されている。なお、スイッチングレギュレータ１を構成する全ての回路素子をＩＣの内部に設けてもよいし、一部の回路素子（例えばコンデンサＣｏ、トランジスタＱ１〜Ｑ４など）をＩＣの外部に設けてもよい。コンデンサＣｏは、出力電圧Ｖoutを平滑するためのものであり、出力端子Ｐｏと回路の基準電位ＧＮＤが与えられるグランド端子Ｐｇの間に接続されている。
【００１９】
トランジスタＱ１〜Ｑ４は、いずれもＮチャネル型のＭＯＳトランジスタである。トランジスタＱ１、Ｑ２は、降圧動作が実行される際にスイッチングされるものであり、降圧側スイッチング素子に相当する。トランジスタＱ３、Ｑ４は、昇圧動作が実行される際にスイッチングされるものであり、昇圧側スイッチング素子に相当する。なお、昇降圧動作が実行される際には、トランジスタＱ１〜Ｑ４の全てがスイッチングされることになる。
【００２０】
トランジスタＱ１のドレインは、電流検出部２を構成するシャント抵抗Ｒｓを介して電源端子Ｐｄに接続され、そのソースはトランジスタＱ２のドレインに接続されている。トランジスタＱ２のソースは、グランド端子Ｐｇに接続されている。トランジスタＱ３のドレインは、出力端子Ｐｏに接続され、そのソースはトランジスタＱ４のドレインに接続されている。トランジスタＱ４のソースは、グランド端子Ｐｇに接続されている。インダクタＬ１は、トランジスタＱ１、Ｑ２の相互接続ノードＮｄと、トランジスタＱ３、Ｑ４の相互接続ノードＮｕとの間に接続されている。
【００２１】
電流検出部２は、インダクタＬ１に流れる電流を検出するものであり、その電流に対応した電流検出信号Ｓａを出力する。電流検出部２は、前述したシャント抵抗Ｒｓおよび電流検出アンプ１２を備えている。電流検出アンプ１２の非反転入力端子には、シャント抵抗Ｒｓの一方の端子の電圧、つまり入力電圧ＶＤＤが与えられている。電流検出アンプ１２の反転入力端子には、シャント抵抗Ｒｓの他方の端子の電圧、つまりトランジスタＱ１のドレイン電圧が与えられている。このような構成により、電流検出アンプ１２の出力端子から、インダクタＬ１に流れる電流に対応した電流検出信号Ｓａが出力される。
【００２２】
出力電圧検出部３は、出力電圧Ｖoutを検出するものであり、出力電圧Ｖoutに対応した出力検出電圧Ｖｄを出力する。出力電圧検出部３は、出力端子Ｐｏおよびグランド端子Ｐｇの間に直列に接続された抵抗Ｒ１、Ｒ２を備えている。このような構成において、抵抗Ｒ１、Ｒ２の相互接続ノードＮ１の電圧、つまり出力電圧Ｖoutを抵抗Ｒ１、Ｒ２からなる分圧回路により分圧して得られる分圧電圧が出力検出電圧Ｖｄとして出力される。
【００２３】
誤差アンプ４は、誤差増幅部に相当するものであり、その非反転入力端子には出力電圧Ｖoutの目標値に対応した基準電圧Ｖｒが入力されている。基準電圧Ｖｒは、例えばバンドギャップリファレンス回路からなる基準電圧生成部１３により生成される。誤差アンプ４の反転入力端子には、出力検出電圧Ｖｄが入力されている。誤差アンプ４は、基準電圧Ｖｒおよび出力検出電圧Ｖｄの差を増幅した誤差信号Ｓｂを出力する。
【００２４】
コンパレータ５は、降圧側コンパレータに相当するものであり、その反転入力端子には電流検出信号Ｓａが入力され、その非反転入力端子には誤差信号Ｓｂが入力されている。コンパレータ６は、昇圧側コンパレータに相当するものであり、その反転入力端子には電流検出信号Ｓａが入力されている。コンパレータ６の非反転入力端子には、誤差信号Ｓｂから所定のオフセットを減じた信号である誤差信号Ｓｃが入力されている。このようなオフセットは、誤差アンプ４の出力端子とコンパレータ６の非反転入力端子との間に設けられたオフセット用電圧源１４により実現されている。
【００２５】
フリップフロップ７は、ＲＳ型であり、そのリセット端子Ｒバーにはコンパレータ５の出力信号が入力され、そのセット端子Ｓにはクロック信号ＣＬＫが入力されている。なお、図では、端子Ｒバーは、Ｒの上に「−」を付して示している。クロック信号ＣＬＫは、スイッチングレギュレータ１におけるスイッチング周期に応じた周波数（例えば２ＭＨｚ）を持つものであり、クロック生成回路１５により生成される。この場合、クロック信号ＣＬＫは、降圧側クロック信号および昇圧側クロック信号の双方に相当する。フリップフロップ７の出力端子Ｑから出力される信号は、降圧側駆動部９に与えられている。
【００２６】
降圧側駆動部９は、ＡＮＤ回路１６、ＯＲ回路１７および反転バッファ１８〜２３を備えている。フリップフロップ７の出力信号は、ＡＮＤ回路１６の一方の入力端子およびＯＲ回路１７の一方の入力端子に入力されている。ＡＮＤ回路１６の出力信号は、反転バッファ１８、１９を介してトランジスタＱ１のゲートに与えられている。この場合、反転バッファ１９の出力信号は、トランジスタＱ１のゲートを駆動する駆動信号Ｓg1となる。
【００２７】
駆動信号Ｓg1は、反転バッファ２０、２１を介してＯＲ回路１７の他方の入力端子に入力されている。ＯＲ回路１７の出力信号は、反転バッファ２２を介してトランジスタＱ２のゲートに与えられている。この場合、反転バッファ２２の出力信号は、トランジスタＱ２のゲートを駆動する駆動信号Ｓg2となる。駆動信号Ｓg2は、反転バッファ２３を介してＡＮＤ回路１６の他方の入力端子に入力されている。
【００２８】
フリップフロップ８は、ＲＳ型であり、そのリセット端子Ｒバーにはコンパレータ６の出力信号が入力され、そのセット端子Ｓにはクロック信号ＣＬＫが入力されている。フリップフロップ８の出力端子Ｑから出力される信号は、第１昇圧動作制限部１０に与えられている。
【００２９】
第１昇圧動作制限部１０は、入力電圧ＶＤＤが閾値電圧Ｖth以上である期間、昇圧側駆動部１１によるトランジスタＱ３、Ｑ４の駆動を無効化するものであり、ＶＤＤモニタ２４、ＡＮＤ回路２５および反転バッファ２６を備えている。ＶＤＤモニタ２４には、入力電圧ＶＤＤおよび閾値電圧Ｖthが入力されている。なお、閾値電圧Ｖthは、出力電圧Ｖoutの目標値よりも高い所定の電圧値に設定されている。
【００３０】
ＶＤＤモニタ２４は、抵抗による分圧回路およびコンパレータなどから構成されており、入力電圧ＶＤＤが閾値電圧Ｖth以上である期間、例えば０Ｖであるロウレベル（以下、Ｌレベルと呼ぶ）の信号を出力する。ＶＤＤモニタ２４は、入力電圧ＶＤＤが閾値電圧Ｖth未満である期間、例えば５Ｖであるハイレベル（以下、Ｈレベルと呼ぶ）の信号を出力する。ＡＮＤ回路２５の各入力端子には、フリップフロップ８の出力信号およびＶＤＤモニタ２４の出力信号がそれぞれ入力されている。ＡＮＤ回路２５の出力信号は、反転バッファ２６を介して昇圧側駆動部１１に与えられている。
【００３１】
昇圧側駆動部１１は、ＡＮＤ回路２７、ＯＲ回路２８および反転バッファ２９〜３４を備えている。第１昇圧動作制限部１０の反転バッファ２６の出力信号は、ＡＮＤ回路２７の一方の入力端子およびＯＲ回路２８の一方の入力端子に入力されている。ＡＮＤ回路２７の出力信号は、反転バッファ２９、３０を介してトランジスタＱ３のゲートに与えられている。この場合、反転バッファ３０の出力信号は、トランジスタＱ３のゲートを駆動する駆動信号Ｓg3となる。
【００３２】
駆動信号Ｓg3は、反転バッファ３１、３２を介してＯＲ回路２８の他方の入力端子に入力されている。ＯＲ回路２８の出力信号は、反転バッファ３３を介してトランジスタＱ４のゲートに与えられている。この場合、反転バッファ３３の出力信号は、トランジスタＱ４のゲートを駆動する駆動信号Ｓg4となる。駆動信号Ｓg4は、反転バッファ３４を介してＡＮＤ回路２７の他方の入力端子に入力されている。
【００３３】
次に、上記構成の作用について図２〜図６も参照して説明する。
［１］降圧動作
入力電圧ＶＤＤが閾値電圧Ｖth以上である場合、スイッチングレギュレータ１では、降圧動作だけが実行される。降圧動作時、トランジスタＱ１〜Ｑ４の動作状態としては、図３に示す「状態Ａ」および「状態Ｂ」が交互に繰り返されることになる。
【００３４】
つまり、トランジスタＱ３がオン固定であるとともにトランジスタＱ４がオフ固定となっている状態で、トランジスタＱ１、Ｑ２が相補的にオンオフされることにより、入力電圧ＶＤＤを降圧する降圧動作が行われる。このような動作は、具体的には、次のようにして実現されるようになっている。
【００３５】
すなわち、この場合、入力電圧ＶＤＤが閾値電圧Ｖth以上であるため、ＶＤＤモニタ２４の出力信号がＬレベルとなる。そのため、フリップフロップ８の出力信号のレベルに関係なく、駆動信号Ｓg3がＨレベルになるとともに、駆動信号Ｓg4がＬレベルになる。つまり、昇圧側駆動部１１によるトランジスタＱ３、Ｑ４の駆動が無効化される。その結果、トランジスタＱ３がオン固定になるとともに、トランジスタＱ４がオフ固定となる。これにより、図２に示すように、ノードＮｕの電圧は、出力電圧Ｖoutに略等しい電圧で固定となる。
【００３６】
一方、トランジスタＱ１、Ｑ２については、降圧側駆動部９により次のように駆動される。すなわち、クロック信号ＣＬＫがＬレベルからＨレベルに転じると、フリップフロップ７がセットされる。これにより、駆動信号Ｓg1がＨレベルになるとともに、駆動信号Ｓg2がＬレベルになる。したがって、図３に示す「状態Ａ」のように、トランジスタＱ１がオンされるとともに、トランジスタＱ２がオフされる。
【００３７】
このような状態Ａでは、図２に示すように、ノードＮｄの電圧は、入力電圧ＶＤＤに略等しい電圧となる。そのため、電源端子Ｐｄからシャント抵抗ＲｓおよびインダクタＬ１を介して出力端子Ｐｏへと電流が流れる。電流検出信号Ｓａは、このような電流に応じて上昇する。電流検出信号Ｓａが上昇して誤差信号Ｓｂに達すると、コンパレータ５からＬレベルの信号が出力され、フリップフロップ７がリセットされる。
【００３８】
これにより、駆動信号Ｓg1がＬレベルになるとともに、駆動信号Ｓg2がＨレベルになる。したがって、図３に示す「状態Ｂ」のように、トランジスタＱ１がオフされるとともに、トランジスタＱ２がオンされる。このような状態Ｂでは、図２に示すように、ノードＮｄの電圧は、基準電位ＧＮＤ（０Ｖ）に略等しい電圧となる。状態Ｂでは、グランド端子ＰｇからインダクタＬ１を介して出力端子Ｐｏへと還流電流が流れる。つまり、状態Ｂでは、シャント抵抗Ｒｓを介して電流が流れないため、電流検出信号ＳａはＬレベル（０Ｖ）となる。
【００３９】
このように、入力電圧ＶＤＤが閾値電圧Ｖth以上である場合、昇圧側駆動部１１によるトランジスタＱ３、Ｑ４の駆動が無効化された状態で、降圧側駆動部９によりトランジスタＱ１、Ｑ２がスイッチングされることにより、降圧動作だけが実行されることになる。
【００４０】
［２］昇降圧動作
入力電圧ＶＤＤが閾値電圧Ｖth未満であり且つ出力電圧Ｖoutより高い場合、スイッチングレギュレータ１では、昇圧動作および降圧動作の双方、つまり昇降圧動作が実行される。昇降圧動作時、トランジスタＱ１〜Ｑ４の動作状態としては、図４に示す「状態Ａ」、「状態Ｂ」および「状態Ｃ」が図示したような順で繰り返されることになる。
【００４１】
この場合、状態Ａ→状態Ｂ→状態Ａと遷移する際、トランジスタＱ３がオン固定であるとともにトランジスタＱ４がオフ固定となっている状態で、トランジスタＱ１、Ｑ２が相補的にオンオフされることにより、入力電圧ＶＤＤを降圧する降圧動作が行われる。また、この場合、状態Ａ→状態Ｃ→状態Ａと遷移する際、トランジスタＱ１がオン固定であるとともにトランジスタＱ２がオフ固定となっている状態で、トランジスタＱ３、Ｑ４が相補的にオンオフされることにより、入力電圧ＶＤＤを昇圧する昇圧動作が行われる。このような動作は、具体的には、次のようにして実現されるようになっている。
【００４２】
すなわち、この場合、入力電圧ＶＤＤが閾値電圧Ｖth未満であるため、ＶＤＤモニタ２４の出力信号がＨレベルとなる。そのため、フリップフロップ８の出力信号に応じて駆動信号Ｓg3、Ｓg4が変化する。つまり、昇圧側駆動部１１によるトランジスタＱ３、Ｑ４の駆動が有効化される。
【００４３】
この場合、トランジスタＱ１〜Ｑ４は、次のようにスイッチング動作が行われる。すなわち、クロック信号ＣＬＫがＬレベルからＨレベルに転じると、フリップフロップ７、８がいずれもセットされる。これにより、駆動信号Ｓg1がＨレベルになるとともに、駆動信号Ｓg2がＬレベルになる。また、駆動信号Ｓg3がＬレベルになるとともに、駆動信号Ｓg4がＨレベルになる。したがって、図４に示す「状態Ｃ」のように、トランジスタＱ１、Ｑ４がオンされるとともに、トランジスタＱ２、Ｑ３がオフされる。
【００４４】
このような状態Ｃでは、図２に示すように、ノードＮｄの電圧が入力電圧ＶＤＤに略等しい電圧になるとともに、ノードＮｕの電圧が０Ｖに略等しい電圧になる。そのため、電源端子Ｐｄからシャント抵抗ＲｓおよびインダクタＬ１を介してグランド端子Ｐｇへと電流が流れる。電流検出信号Ｓａは、このような電流に応じて上昇する。電流検出信号Ｓａが上昇して誤差信号Ｓｃに達すると、コンパレータ６からＬレベルの信号が出力され、フリップフロップ８がリセットされる。
【００４５】
これにより、駆動信号Ｓg3がＨレベルになるとともに、駆動信号Ｓg4がＬレベルになる。したがって、図４に示す「状態Ａ」のように、トランジスタＱ１、Ｑ３がオンされるとともに、トランジスタＱ２、Ｑ４がオフされる。このような状態Ａでは、図２に示すように、ノードＮｄの電圧が入力電圧ＶＤＤにほぼ等しい電圧になるとともに、ノードＮｕの電圧が出力電圧Ｖoutに略等しい電圧になる。
【００４６】
そのため、電源端子Ｐｄからシャント抵抗ＲｓおよびインダクタＬ１を介して出力端子Ｐｏへと電流が流れる。電流検出信号Ｓａは、このような電流に応じて上昇する。なお、この状態Ａでの電流検出信号Ｓａの上昇の傾きは、状態Ｃでの電流検出信号Ｓａの上昇の傾きより小さくなる。
【００４７】
電流検出信号Ｓａが上昇して誤差信号Ｓｂに達すると、コンパレータ５からＬレベルの信号が出力され、フリップフロップ７がリセットされる。これにより、駆動信号Ｓg1がＬレベルになるとともに、駆動信号Ｓg2がＨレベルになる。したがって、図４に示す「状態Ｂ」のように、トランジスタＱ１、Ｑ４がオフされるとともに、トランジスタＱ２、Ｑ３がオンされる。このような状態Ｂでは、図２に示すように、ノードＮｄの電圧は、０Ｖに略等しい電圧となる。状態Ｂでは、グランド端子ＰｇからインダクタＬ１を介して出力端子Ｐｏへと還流電流が流れる。つまり、状態Ｂではシャント抵抗Ｒｓを介して電流が流れないため、電流検出信号ＳａはＬレベルとなる。
【００４８】
このように、入力電圧ＶＤＤが閾値電圧Ｖth未満であり且つ出力電圧Ｖoutより高い場合、降圧側駆動部９によりトランジスタＱ１、Ｑ２がスイッチングされることにより降圧動作が実行されるとともに、昇圧側駆動部１１によりトランジスタＱ３、Ｑ４がスイッチングされることにより降圧動作が実行される。
【００４９】
［３］昇圧動作
入力電圧ＶＤＤが出力電圧Ｖout以下である場合、スイッチングレギュレータ１では、昇圧動作だけが実行される。昇圧動作時、トランジスタＱ１〜Ｑ４の動作状態としては、図５に示す「状態Ａ」および「状態Ｃ」が交互に繰り返されることになる。
【００５０】
つまり、トランジスタＱ１がオン固定であるとともにトランジスタＱ２がオフ固定となっている状態で、トランジスタＱ３、Ｑ４が相補的にオンオフされることにより、入力電圧ＶＤＤを昇圧する昇圧動作が行われる。このような動作は、具体的には、次のようにして実現されるようになっている。
【００５１】
すなわち、この場合、入力電圧ＶＤＤが閾値電圧Ｖth未満であるため、ＶＤＤモニタ２４の出力信号がＨレベルとなる。そのため、フリップフロップ８の出力信号に応じて駆動信号Ｓg3、Ｓg4が変化する。つまり、昇圧側駆動部１１によるトランジスタＱ３、Ｑ４の駆動が有効化される。
【００５２】
この場合、トランジスタＱ１〜Ｑ４は次のように駆動される。すなわち、クロック信号ＣＬＫがＬレベルからＨレベルに転じると、フリップフロップ７、８がいずれもセットされる。これにより、駆動信号Ｓg1がＨレベルになるとともに、駆動信号Ｓg2がＬレベルになる。また、駆動信号Ｓg3がＬレベルになるとともに、駆動信号Ｓg4がＨレベルになる。したがって、図５に示す「状態Ｃ」のように、トランジスタＱ１、Ｑ４がオンされるとともに、トランジスタＱ２、Ｑ３がオフされる。
【００５３】
このような状態Ｃでは、図２に示すように、ノードＮｄの電圧が入力電圧ＶＤＤに略等しい電圧になるとともに、ノードＮｕの電圧が０Ｖに略等しい電圧になる。そのため、電源端子Ｐｄからシャント抵抗ＲｓおよびインダクタＬ１を介してグランド端子Ｐｇへと電流が流れる。電流検出信号Ｓａは、このような電流に応じて上昇する。電流検出信号Ｓａが上昇して誤差信号Ｓｃに達すると、コンパレータ６からＬレベルの信号が出力され、フリップフロップ８がリセットされる。
【００５４】
これにより、駆動信号Ｓg3がＨレベルになるとともに、駆動信号Ｓg4がＬレベルになる。したがって、図５に示す「状態Ａ」のように、トランジスタＱ１、Ｑ３がオンされるとともに、トランジスタＱ２、Ｑ４がオフされる。この場合、入力電圧ＶＤＤは出力電圧Ｖout以下である。そのため、状態Ａでは、インダクタＬ１に流れる電流は上昇から低下に転じることになる。
【００５５】
このようなことから、状態Ａにおいてフリップフロップ７がリセットされることがなくなり、駆動信号Ｓg1がＨレベルに固定されるとともに、駆動信号Ｓg2がＬレベルに固定される。その結果、トランジスタＱ１がオン固定になるとともに、トランジスタＱ２がオフ固定となる。これにより、図２に示すように、ノードＮｄの電圧は、入力電圧ＶＤＤに略等しい電圧で固定となる。
【００５６】
このように、入力電圧ＶＤＤが出力電圧Ｖout以下である場合、トランジスタＱ１がオンに固定されるとともにトランジスタＱ２がオフに固定された状態で、昇圧側駆動部１１によりトランジスタＱ３、Ｑ４がスイッチングされることにより、昇圧動作だけが実行されることになる。
【００５７】
［４］オフセットの決定手法
本実施形態では、昇降圧動作と昇圧動作の切り替えを確実に行い得るため、次のようにしてオフセット用電圧源１４により生成するオフセットを決定している。すなわち、前述したように、「状態Ｃ」のとき、電源端子Ｐｄからシャント抵抗ＲｓおよびインダクタＬ１を介してグランド端子Ｐｇへと電流が流れることにより電流検出信号Ｓａが上昇して誤差信号Ｓｃに達すると、トランジスタＱ３がオフからオンに転じるとともにトランジスタＱ４がオンからオフに転じることで、「状態Ａ」へと移行する。
【００５８】
しかし、図６に示すように、電流検出信号Ｓａが誤差信号Ｓｃに達した時点ｔａから、実際にトランジスタＱ３、Ｑ４のオンオフが切り替わって電流検出信号Ｓａが低下に転じる時点ｔｂまでには、コンパレータ５、６、降圧側駆動部９および昇圧側駆動部１１などの回路動作による回路遅延時間ΔＴが存在する。このような回路遅延時間ΔＴの間に電流検出信号Ｓａが誤差信号Ｓｂに達してしまうと、昇降圧動作に切り替わってはいけない場合でも、誤って昇降圧動作に切り替えられてしまう。そこで、本実施形態では、回路遅延時間ΔＴの間に電流検出信号Ｓａが誤差信号Ｓｂに達することがないような値に上記オフセットを設定している。
【００５９】
具体的には、次のようにオフセットＶofを決定する。すなわち、昇降圧動作から昇圧動作に切り替わるのは、入力電圧ＶＤＤが出力電圧Ｖoutに等しくなるときである。また、電流検出信号Ｓａが誤差信号Ｓｃに達した時点ｔａからの電流検出信号Ｓａの持ち上がり分ΔＶsenは、下記（１）式により表される。ただし、シャント抵抗Ｒｓの抵抗値をＲｓとし、インダクタＬ１のインダクタンス値をＬとする。
ΔＶsen＝Ｒｓ×Ｌ×Ｖout×ΔＴ      …（１）
【００６０】
オフセットＶofが電流検出信号Ｓａの持ち上がり分ΔＶsenよりも小さいと、上述したように誤って動作が切り替えられるおそれがある。そこで、本実施形態では、オフセットＶofをΔＶsen以上の値、つまり下記（２）式を満たす値に設定するようにしている。
Ｖof≧ΔＶsen＝Ｒｓ×Ｌ×Ｖout×ΔＴ      …（２）
【００６１】
以上説明した本実施形態によれば、次のような効果が得られる。
本実施形態のスイッチングレギュレータ１では、一般的な昇降圧型且つ電流モード制御方式のスイッチングレギュレータの構成とは異なり、降圧側と昇圧側とで別々のコンパレータ５、６が設けられている。また、降圧側のコンパレータ５に入力される誤差信号Ｓｂよりも、昇圧側のコンパレータ６に入力される誤差信号Ｓｃが低くなるようにオフセットが設けられている。
【００６２】
このような構成によれば、入力電圧ＶＤＤが出力電圧Ｖoutより高い場合、つまり昇降圧動作するべき入力電圧ＶＤＤが与えられている場合には昇降圧動作が実行され、入力電圧ＶＤＤが出力電圧Ｖout以下である場合、つまり昇圧動作するべき入力電圧ＶＤＤが与えられている場合には昇圧動作が実行される。
【００６３】
また、スイッチングレギュレータ１は、入力電圧ＶＤＤが出力電圧Ｖoutよりも高い値に設定された閾値電圧Ｖth以上である期間、昇圧側駆動部１１によるトランジスタＱ３、Ｑ４の駆動を無効化する第１昇圧動作制限部１０を備えている。このような構成によれば、入力電圧ＶＤＤが閾値電圧Ｖth以上である場合、つまり降圧動作を実行するべき入力電圧ＶＤＤが与えられている場合には降圧動作が実行され、入力電圧ＶＤＤが閾値電圧Ｖth未満である場合、つまり昇降圧動作を実行するべき入力電圧ＶＤＤが与えられている場合には昇降圧動作が実行される。
【００６４】
このように、スイッチングレギュレータ１は、降圧側と昇圧側とで別々のコンパレータ５、６を設けるとともに上記オフセットを設けることにより、入力電圧ＶＤＤに応じて昇降圧動作と昇圧動作が適切に切り替えられるようになっている。また、スイッチングレギュレータ１は、第１昇圧動作制限部１０を設けることにより、入力電圧ＶＤＤに応じて降圧動作と昇降圧動作が適切に切り替えられるようになっている。したがって、本実施形態によれば、入力電圧ＶＤＤに応じた適切な動作への切り替えを行うことが可能となるため、出力電圧Ｖoutの変動および損失の増加を抑制することができるという優れた効果が得られる。
【００６５】
また、上記オフセットは、コンパレータ５、６、降圧側駆動部９および昇圧側駆動部１１の回路動作に伴う回路遅延時間ΔＴに基づいて決定されている。具体的には、本実施形態では、回路遅延時間ΔＴの間に電流検出信号Ｓａが誤差信号Ｓｂに達することがないような値に上記オフセットを設定している。このようにすれば、入力電圧ＶＤＤが出力電圧Ｖout以下である場合に、誤って昇降圧動作に切り替えられることがなくなるため、入力電圧ＶＤＤに応じた適切な動作への切り替えを一層確実に行うことができる。
【００６６】
（第２実施形態）
以下、第２実施形態について図７および図８を参照して説明する。
図７に示すように、本実施形態のスイッチングレギュレータ４１は、第１実施形態のスイッチングレギュレータ１に対し、第１昇圧動作制限部１０に代えて遅延回路４２および第２昇圧動作制限部４３を備えている点が異なる。遅延回路４２は、クロック生成回路１５により生成されたクロック信号ＣＬＫを入力し、そのクロック信号ＣＬＫに対して所定の遅延時間だけ遅延させた遅延クロック信号を出力する。
【００６７】
本実施形態では、クロック信号ＣＬＫが降圧側クロック信号に相当し、遅延回路４２から出力される遅延クロック信号が昇圧側クロック信号に相当する。そこで、以下の説明では、クロック信号ＣＬＫのことを「降圧側クロック信号ＣＬＫＤ」と称するとともに、遅延クロック信号のことを「昇圧側クロック信号ＣＬＫＵ」と称することとする。降圧側クロック信号ＣＬＫＤは、降圧側のフリップフロップ７のセット端子Ｓに入力されている。昇圧側クロック信号ＣＬＫＵは、第２昇圧動作制限部４３に与えられている。
【００６８】
第２昇圧動作制限部４３は、遅延回路４２における遅延時間に基づいて決定される期間、昇圧側駆動部１１によるトランジスタＱ３、Ｑ４の駆動を無効化するものであり、ＡＮＤ回路４４および反転バッファ４５を備えている。ＡＮＤ回路４４の各入力端子には、昇圧側クロック信号ＣＬＫＵおよびフリップフロップ７の出力信号がそれぞれ入力されている。
【００６９】
ＡＮＤ回路４４の出力信号は、昇圧側のフリップフロップ８のセット端子Ｓに入力されている。反転バッファ４５には、フリップフロップ８の出力信号が入力されている。反転バッファ４５の出力信号は、昇圧側駆動部１１のＡＮＤ回路２７の一方の入力端子およびＯＲ回路２８の一方の入力端子に入力されている。
【００７０】
遅延回路４２における遅延時間は、降圧動作と昇降圧動作の切り替えを確実に行い得るため、次のように決定されている。すなわち、降圧動作時のデューティDuty_dは、下記（３）式により表される。
Duty_d＝Ｖout／ＶＤＤ      …（３）
【００７１】
降圧動作時の１周期中のオン時間Ｔonは、下記（４）式により表される。なお、オン時間Ｔonは、降圧動作時の１周期中にトランジスタＱ１がオンされるとともにトランジスタＱ２がオフされる時間である。ただし、降圧側クロック信号ＣＬＫＤおよび昇圧側クロック信号ＣＬＫＵの周波数をｆclkとし、周期（サイクル時間）をＴclkとする。
Ｔon＝Duty_d／ｆclk＝Duty_d×Ｔclk
＝（Ｖout／ＶＤＤ）×Ｔclk            …（４）
【００７２】
降圧動作から昇降圧動作に切り替わるときの入力電圧ＶＤＤの閾値をＶＤＤthとすると、遅延時間Ｔｄは、下記（５）式により表される。
Ｔｄ＝（Ｖout／ＶＤＤth）×Ｔclk      …（５）
【００７３】
スイッチングレギュレータ１は、１周期の開始時点から遅延時間Ｔｄが経過する時点までの期間は降圧動作だけを行うことができる状態となっており、遅延時間Ｔｄが経過した後は昇降圧動作を行い得る状態に切り替わることになる。
【００７４】
なお、遅延時間Ｔｄは、出力電圧Ｖoutに基づいて決定するとよい。具体的には、遅延時間Ｔｄは、出力電圧Ｖoutの目標値が低いほど長くなるように設定するとよい。その理由は、次の通りである。すなわち、出力電圧Ｖoutの目標値が比較的低い場合、昇圧能力は低くても問題が生じ難い。そのため、この場合、昇圧側に割り当てる時間を相対的に短くするとともに降圧側に割り当てる時間を相対的に長くするため、遅延時間を長くするとよい。一方、出力電圧Ｖoutの目標値が比較的高い場合、昇圧能力を高くする必要がある。そのため、この場合、昇圧側に割り当てる時間を相対的に長くするとともに降圧側に割り当てる時間を相対的に短くするため、遅延時間を短くするとよい。
【００７５】
次に、上記構成の作用について図８も参照して説明する。なお、降圧動作時、昇降圧動作時および昇圧動作時におけるトランジスタＱ１〜Ｑ４の動作状態は、第１実施形態と同じ態様となるため、以下の説明では、図３〜図５も適宜参照することとする。
【００７６】
［１］降圧動作
入力電圧ＶＤＤが出力電圧Ｖoutよりも高く且つオン時間Ｔonが遅延時間Ｔｄ未満である場合、スイッチングレギュレータ１では、降圧動作だけが実行される。降圧動作時、トランジスタＱ１〜Ｑ４の動作状態としては、図３に示した「状態Ａ」および「状態Ｂ」が交互に繰り返されることになる。
【００７７】
この場合、降圧側クロック信号ＣＬＫＤがＬレベルからＨレベルに転じると、フリップフロップ７がセットされる。これにより、駆動信号Ｓg1がＨレベルになるとともに、駆動信号Ｓg2がＬレベルになる。したがって、図３に示した「状態Ａ」のように、トランジスタＱ１がオンされるとともに、トランジスタＱ２がオフされる。
【００７８】
このような状態Ａでは、図８に示すように、ノードＮｄの電圧は、入力電圧ＶＤＤに略等しい電圧となる。そのため、電源端子Ｐｄからシャント抵抗ＲｓおよびインダクタＬ１を介して出力端子Ｐｏへと電流が流れる。電流検出信号Ｓａは、このような電流に応じて上昇する。電流検出信号Ｓａが上昇して誤差信号Ｓｂに達すると、コンパレータ５からＬレベルの信号が出力され、フリップフロップ７がリセットされる。
【００７９】
これにより、駆動信号Ｓg1がＬレベルになるとともに、駆動信号Ｓg2がＨレベルになる。したがって、図３に示す「状態Ｂ」のように、トランジスタＱ１がオフされるとともに、トランジスタＱ２がオンされる。このような状態Ｂでは、図２に示すように、ノードＮｄの電圧は、基準電位ＧＮＤ（０Ｖ）に略等しい電圧となる。状態Ｂでは、グランド端子ＰｇからインダクタＬ１を介して出力端子Ｐｏへと還流電流が流れる。つまり、状態Ｂでは、シャント抵抗Ｒｓを介して電流が流れないため、電流検出信号ＳａはＬレベル（０Ｖ）となる。
【００８０】
降圧側クロック信号ＣＬＫＤが立ち上がった時点から遅延時間Ｔｄの経過後、昇圧側クロック信号ＣＬＫＵがＬレベルからＨレベルに転じる。しかし、このとき、フリップフロップ７がリセットされているため、その出力信号はＬレベルとなっている。そのため、フリップフロップ８がセットされることはなく、駆動信号Ｓg3がＨレベルであるとともに、駆動信号Ｓg4がＬレベルである状態が維持される。つまり、昇圧側駆動部１１によるトランジスタＱ３、Ｑ４の駆動が無効化される。その結果、トランジスタＱ３がオン固定になるとともに、トランジスタＱ４がオフ固定となる。これにより、図８に示すように、ノードＮｕの電圧は、出力電圧Ｖoutに略等しい電圧で固定となる。
【００８１】
このように、入力電圧ＶＤＤが出力電圧Ｖoutよりも高く且つオン時間Ｔonが遅延時間Ｔｄ未満である場合、昇圧側駆動部１１によるトランジスタＱ３、Ｑ４の駆動が無効化された状態で、降圧側駆動部９によりトランジスタＱ１、Ｑ２がスイッチングされることにより、降圧動作だけが実行されることになる。
【００８２】
［２］昇降圧動作
入力電圧ＶＤＤが出力電圧Ｖoutよりも高く且つオン時間Ｔonが遅延時間Ｔｄ以上である場合、スイッチングレギュレータ１では、昇圧動作および降圧動作の双方、つまり昇降圧動作が実行される。昇降圧動作時、トランジスタＱ１〜Ｑ４の動作状態としては、図４に示した「状態Ａ」、「状態Ｂ」および「状態Ｃ」が図示したような順で繰り返されることになる。
【００８３】
この場合、降圧側クロック信号ＣＬＫＤがＬレベルからＨレベルに転じると、フリップフロップ７がセットされる。これにより、駆動信号Ｓg1がＨレベルになるとともに、駆動信号Ｓg2がＬレベルになる。したがって、図３に示した「状態Ａ」のように、トランジスタＱ１がオンされるとともに、トランジスタＱ２がオフされる。
【００８４】
このような状態Ａでは、図８に示すように、ノードＮｄの電圧は、入力電圧ＶＤＤに略等しい電圧となる。そのため、電源端子Ｐｄからシャント抵抗ＲｓおよびインダクタＬ１を介して出力端子Ｐｏへと電流が流れる。電流検出信号Ｓａは、このような電流に応じて上昇する。
【００８５】
降圧側クロック信号ＣＬＫＤが立ち上がった時点から遅延時間Ｔｄの経過後、昇圧側クロック信号ＣＬＫＵがＬレベルからＨレベルに転じる。このとき、電流検出信号Ｓａは未だ誤差信号Ｓｂに達しておらず、フリップフロップ７がリセットされていない。そのため、降圧側クロック信号ＣＬＫＤの立ち上がり時点にて、フリップフロップ８がセットされる。これにより、駆動信号Ｓg3がＬレベルになるとともに、駆動信号Ｓg4がＨレベルになる。したがって、図４に示した「状態Ｃ」のように、トランジスタＱ１、Ｑ４がオンされるとともに、トランジスタＱ２、Ｑ３がオフされる。
【００８６】
このような状態Ｃでは、図８に示すように、ノードＮｄの電圧が入力電圧ＶＤＤに略等しい電圧になるとともに、ノードＮｕの電圧が０Ｖに略等しい電圧になる。そのため、電源端子Ｐｄからシャント抵抗ＲｓおよびインダクタＬ１を介してグランド端子Ｐｇへと電流が流れる。電流検出信号Ｓａは、このような電流に応じて上昇する。電流検出信号Ｓａが上昇して誤差信号Ｓｃに達すると、コンパレータ６からＬレベルの信号が出力され、フリップフロップ８がリセットされる。
【００８７】
これにより、駆動信号Ｓg3がＨレベルになるとともに、駆動信号Ｓg4がＬレベルになる。したがって、図４に示した「状態Ａ」のように、トランジスタＱ１、Ｑ３がオンされるとともに、トランジスタＱ２、Ｑ４がオフされる。このような状態Ａでは、図８に示すように、ノードＮｄの電圧が入力電圧ＶＤＤにほぼ等しい電圧になるとともに、ノードＮｕの電圧が出力電圧Ｖoutに略等しい電圧になる。
【００８８】
そのため、電源端子Ｐｄからシャント抵抗ＲｓおよびインダクタＬ１を介して出力端子Ｐｏへと電流が流れる。電流検出信号Ｓａは、このような電流に応じて上昇する。電流検出信号Ｓａが上昇して誤差信号Ｓｂに達すると、コンパレータ５からＬレベルの信号が出力され、フリップフロップ７がリセットされる。これにより、駆動信号Ｓg1がＬレベルになるとともに、駆動信号Ｓg2がＨレベルになる。したがって、図４に示した「状態Ｂ」のように、トランジスタＱ１、Ｑ４がオフされるとともに、トランジスタＱ２、Ｑ３がオンされる。このような状態Ｂでは、図８に示すように、ノードＮｄの電圧は、０Ｖに略等しい電圧となる。状態Ｂでは、グランド端子ＰｇからインダクタＬ１を介して出力端子Ｐｏへと還流電流が流れる。つまり、状態Ｂではシャント抵抗Ｒｓを介して電流が流れないため、電流検出信号ＳａはＬレベルとなる。
【００８９】
このように、入力電圧ＶＤＤが出力電圧Ｖoutよりも高く且つオン時間Ｔonが遅延時間Ｔｄ以上である場合、降圧側駆動部９によりトランジスタＱ１、Ｑ２がスイッチングされることにより降圧動作が実行されるとともに、昇圧側駆動部１１によりトランジスタＱ３、Ｑ４がスイッチングされることにより降圧動作が実行される。
【００９０】
［３］昇圧動作
入力電圧ＶＤＤが出力電圧Ｖout以下である場合、スイッチングレギュレータ１では、昇圧動作だけが実行される。昇圧動作時、トランジスタＱ１〜Ｑ４の動作状態としては、図５に示した「状態Ａ」および「状態Ｃ」が交互に繰り返されることになる。
【００９１】
この場合、降圧側クロック信号ＣＬＫＤがＬレベルからＨレベルに転じると、フリップフロップ７がセットされる。これにより、駆動信号Ｓg1がＨレベルになるとともに、駆動信号Ｓg2がＬレベルになる。このように降圧側クロック信号ＣＬＫＤが立ち上がった時点から遅延時間Ｔｄの経過後、昇圧側クロック信号ＣＬＫＵがＬレベルからＨレベルに転じる。これにより、また、駆動信号Ｓg3がＬレベルになるとともに、駆動信号Ｓg4がＨレベルになる。したがって、図５に示した「状態Ｃ」のように、トランジスタＱ１、Ｑ４がオンされるとともに、トランジスタＱ２、Ｑ３がオフされる。
【００９２】
このような状態Ｃでは、図８に示すように、ノードＮｄの電圧が入力電圧ＶＤＤに略等しい電圧になるとともに、ノードＮｕの電圧が０Ｖに略等しい電圧になる。そのため、電源端子Ｐｄからシャント抵抗ＲｓおよびインダクタＬ１を介してグランド端子Ｐｇへと電流が流れる。電流検出信号Ｓａは、このような電流に応じて上昇する。電流検出信号Ｓａが上昇して誤差信号Ｓｃに達すると、コンパレータ６からＬレベルの信号が出力され、フリップフロップ８がリセットされる。
【００９３】
これにより、駆動信号Ｓg3がＨレベルになるとともに、駆動信号Ｓg4がＬレベルになる。したがって、図５に示した「状態Ａ」のように、トランジスタＱ１、Ｑ３がオンされるとともに、トランジスタＱ２、Ｑ４がオフされる。この場合、入力電圧ＶＤＤは出力電圧Ｖout以下である。そのため、状態Ａでは、インダクタＬ１に流れる電流は上昇から低下に転じることになる。
【００９４】
このようなことから、状態Ａにおいてフリップフロップ７がリセットされることがなくなり、駆動信号Ｓg1がＨレベルに固定されるとともに、駆動信号Ｓg2がＬレベルに固定される。その結果、トランジスタＱ１がオン固定になるとともに、トランジスタＱ２がオフ固定となる。これにより、図８に示すように、ノードＮｄの電圧は、入力電圧ＶＤＤに略等しい電圧で固定となる。
【００９５】
このように、入力電圧ＶＤＤが出力電圧Ｖout以下である場合、トランジスタＱ１がオンに固定されるとともにトランジスタＱ２がオフに固定された状態で、昇圧側駆動部１１によりトランジスタＱ３、Ｑ４がスイッチングされることにより、昇圧動作だけが実行されることになる。
【００９６】
以上説明した本実施形態によれば、次のような効果が得られる。
本実施形態のスイッチングレギュレータ４１は、第１実施形態のスイッチングレギュレータ１と同様、降圧側と昇圧側とで別々のコンパレータ５、６が設けられているとともに、誤差信号Ｓｂよりも誤差信号Ｓｃが低くなるようにオフセットが設けられている。このような構成によれば、第１実施形態と同様、入力電圧ＶＤＤが出力電圧Ｖoutより高い場合、つまり昇降圧動作するべき入力電圧ＶＤＤが与えられている場合には昇降圧動作が実行され、入力電圧ＶＤＤが出力電圧Ｖout以下である場合、つまり昇圧動作するべき入力電圧ＶＤＤが与えられている場合には昇圧動作が実行される。
【００９７】
また、スイッチングレギュレータ４１は、昇圧側クロック信号ＣＬＫＵを降圧側クロック信号ＣＬＫＤに対して遅延時間Ｔｄだけ遅延させる遅延回路４２および遅延時間Ｔｄに基づいて決定される期間、昇圧側駆動部１１によるトランジスタＱ３、Ｑ４の駆動を無効化する第２昇圧動作制限部４３を備えている。
【００９８】
オン時間Ｔonが短いということは、降圧動作時におけるデューティが比較的小さい、つまり入力電圧ＶＤＤが出力電圧Ｖoutに対して十分に高くなっていることを意味する。したがって、オン時間Ｔonが遅延時間Ｔｄ未満である場合、入力電圧ＶＤＤが出力電圧Ｖoutに対して十分に高くなっているため、降圧動作を実行するべき状態であると言える。上記構成によれば、入力電圧ＶＤＤが出力電圧Ｖoutよりも高く且つオン時間Ｔonが遅延時間Ｔｄ未満である場合、つまり降圧動作を実行するべき入力電圧ＶＤＤが与えられている場合には降圧動作が実行される。
【００９９】
また、オン時間Ｔonが長いということは、降圧動作時におけるデューティが比較的大きい、つまり入力電圧ＶＤＤが出力電圧Ｖoutに対して十分には高くないことを意味する。したがって、オン時間Ｔonが遅延時間Ｔｄ以上である場合、入力電圧ＶＤＤが出力電圧Ｖoutに対して十分には高くないため、昇降圧動作を実行するべき状態であると言える。上記構成によれば、入力電圧ＶＤＤが出力電圧Ｖoutよりも高く且つオン時間Ｔonが遅延時間Ｔｄ以上である場合、つまり昇降圧動作を実行するべき入力電圧ＶＤＤが与えられている場合には昇降圧動作が実行される。
【０１００】
このように、スイッチングレギュレータ４１は、降圧側と昇圧側とで別々のコンパレータ５、６を設けるとともに上記オフセットを設けることにより、入力電圧ＶＤＤに応じて昇降圧動作と昇圧動作が適切に切り替えられるようになっている。また、スイッチングレギュレータ１は、遅延回路４２および第２昇圧動作制限部４３を設けることにより、入力電圧ＶＤＤに応じて降圧動作と昇降圧動作が適切に切り替えられるようになっている。したがって、本実施形態によれば、第１実施形態と同様、入力電圧ＶＤＤに応じた適切な動作への切り替えを行うことが可能となるため、出力電圧Ｖoutの変動および損失の増加を抑制することができるという優れた効果が得られる。
【０１０１】
（第３実施形態）
以下、第３実施形態について図９および図１０を参照して説明する。
図９に示すように、本実施形態のスイッチングレギュレータ５１は、第２実施形態のスイッチングレギュレータ４１に対し、クロック生成回路１５および遅延回路４２に代えてクロック生成回路５２および遅延回路５３を備えているとともに、さらにＯＰアンプ５４を備えている点が異なる。
【０１０２】
クロック生成回路５２は、スイッチングレギュレータ５１におけるスイッチング周波数（例えば２ＭＨｚ）の２倍の周波数（例えば４ＭＨｚ）の周波数を持つクロック信号ＣＬＫを生成する。ＯＰアンプ５４は、ボルテージフォロアの接続形態となっており、その非反転入力端子には出力電圧Ｖoutが与えられている。ＯＰアンプ５４から出力される出力電圧Ｖoutに応じた出力信号Ｓｄは、遅延回路５３に与えられている。
【０１０３】
遅延回路５３は、入力されたクロック信号ＣＬＫを分周することにより、クロック信号ＣＬＫの１／２の周波数（２ＭＨｚ）の周波数を持つ降圧側クロック信号ＣＬＫＤを出力する。また、遅延回路５３は、降圧側クロック信号ＣＬＫＤに対して所定の遅延時間Ｔｄだけ遅延させた昇圧側クロック信号ＣＬＫＵを出力する。遅延回路５３は、出力電圧Ｖoutに応じて遅延時間Ｔｄを可変する遅延時間可変部５５を備えている。
【０１０４】
前述したように、遅延時間Ｔｄは、出力電圧Ｖoutが低いほど長くなるように設定するとよい。そのため、本実施形態の遅延時間可変部５５は、出力電圧Ｖoutが低いほど遅延時間Ｔｄを長くするとともに、出力電圧Ｖoutが高いほど遅延時間Ｔｄを短くするようになっている。このような遅延時間可変部５５を有する遅延回路５３の具体的な構成としては、例えば図１０に示すような構成を採用することができる。
【０１０５】
図１０に示すように、遅延回路５３は、Ｄ型のフリップフロップ５６、反転バッファ５７、ＮＯＲ回路５８、シュミットトリガタイプのバッファ５９、６０、トランジスタＱ５１〜Ｑ５４、抵抗Ｒ５１およびコンデンサＣ５１を備えている。クロック信号ＣＬＫは、フリップフロップ５６のクロック端子ＣＫに入力されるとともに、反転バッファ５７を介してＮＯＲ回路５８の一方の入力端子に入力されている。
【０１０６】
フリップフロップ５６の出力端子Ｑバー（図１０では、Ｑの上に「−」を付して示す）は、入力端子Ｄに接続されている。フリップフロップ５６の出力端子Ｑから出力される信号は、ＮＯＲ回路５８の他方の入力端子に入力されるとともに、バッファ５９に入力されている。
【０１０７】
トランジスタＱ５１、Ｑ５２は、Ｐチャネル型のＭＯＳトランジスタであり、トランジスタＱ５３、Ｑ５３は、Ｎチャネル型のＭＯＳトランジスタである。トランジスタＱ５１、Ｑ５２は、ソース同士が接続されるとともにゲート同士が接続されており、カレントミラー回路を構成している。トランジスタＱ５１、Ｑ５２の共通のソースは、例えば５Ｖの電源電圧Ｖｄｄが与えられる電源線６１に接続されている。トランジスタＱ５１、Ｑ５２の共通のゲートは、トランジスタＱ５１のドレインに接続されている。
【０１０８】
トランジスタＱ５１のドレインは、トランジスタＱ５３のドレインに接続されている。トランジスタＱ５３のソースは、抵抗Ｒ６１を介してグランド線６２に接続されている。トランジスタＱ５２のドレインは、コンデンサＣ５１を介して回路の基準電位（０Ｖ）が与えられるグランド線６２に接続されるとともに、バッファ６０の入力端子に接続されている。
【０１０９】
バッファ６０の入力端子は、トランジスタＱ５４のドレインに接続されている。トランジスタＱ５４のソースは、グランド線６２に接続されている。トランジスタＱ５４のゲートには、ＮＯＲ回路５８の出力信号が与えられている。
【０１１０】
このような構成において、バッファ５９の出力信号は、クロック信号ＣＬＫの１／２の周波数（２ＭＨｚ）を持つ降圧側クロック信号ＣＬＫＤとなる。また、コンデンサＣ５１の端子に現れる信号をバッファ６０により波形整形した信号が、降圧側クロック信号ＣＬＫＤに対して遅延時間Ｔｄだけ遅延した昇圧側クロック信号ＣＬＫＵとなる。
【０１１１】
この場合、遅延時間Ｔｄは、出力電圧Ｖoutに対応する出力信号Ｓｄに応じて可変される。すなわち、出力信号Ｓｄのレベルに応じて、トランジスタＱ５２のドレイン電流、つまりコンデンサＣ５１への充電電流の電流値が変化する。そのため、昇圧側クロック信号ＣＬＫＵの遅延時間Ｔｄは、出力電圧Ｖoutに応じて変化する。
【０１１２】
以上説明した本実施形態によっても、第２実施形態と同様の効果が得られる。さらに、本実施形態では、遅延回路５３は、出力電圧Ｖoutに応じて遅延時間Ｔｄを可変する遅延時間可変部５５を備えている。そして、遅延時間可変部５５は、出力電圧Ｖoutが低いほど遅延時間Ｔｄを長くするとともに、出力電圧Ｖoutが高いほど遅延時間Ｔｄを短くするようになっている。このようにすれば、昇圧能力が低くても問題が生じ難い出力電圧Ｖoutの目標値が比較的低い場合には、遅延時間Ｔｄが長くなり、降圧側に割り当てる時間を相対的に長くすることができる。また、昇圧能力を高める必要がある出力電圧Ｖoutの目標値が比較的高い場合には、遅延時間Ｔｄが短くなり、昇圧側に割り当てる時間を相対的に長くすることができる。
【０１１３】
（第４実施形態）
以下、第４実施形態について図１１を参照して説明する。
降圧動作および昇降圧動作の切り替えを実現するための構成として、第１実施形態ではＶＤＤモニタ２４および第１昇圧動作制限部１０を設け、第２実施形態では遅延回路４２および第２昇圧動作制限部４３を設けるようにしていたが、図１１に示す本実施形態のスイッチングレギュレータ７１のように、これらの構成を組み合わせてもよい。
【０１１４】
図１１に示すスイッチングレギュレータ７１は、第１実施形態のスイッチングレギュレータ１に対し、遅延回路４２が追加されている点が異なる。遅延回路４２から出力される昇圧側クロック信号ＣＬＫＵは、フリップフロップ８のセット端子Ｓに入力されている。このような構成によっても、第１実施形態と同様の効果、つまり入力電圧ＶＤＤに応じた適切な動作への切り替えを行うことが可能となるため、出力電圧Ｖoutの変動および損失の増加を抑制することができるという優れた効果が得られる。
【０１１５】
（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
昇圧側スイッチング素子としては、Ｐチャネル型のＭＯＳトランジスタを用いてもよい。また、降圧側スイッチング素子および昇圧側スイッチング素子としては、ＭＯＳトランジスタに限らず、例えばバイポーラトランジスタやＩＧＢＴなど、種々のスイッチング素子を用いることができる。なお、各スイッチング素子を変更する場合、その変更に対応するように降圧側駆動部９および昇圧側駆動部１１の構成も変更すればよい。
【０１１６】
オフセットＶofの決定手法は、上述した決定手法に限らずともよく、昇降圧動作と昇圧動作の切り替えを確実に行うことができるオフセットＶofの値を決定できるものであれば適宜変更可能である。遅延時間Ｔｄの決定手法は、上述した決定手法に限らずともよく、降圧動作と昇降圧動作の切り替えを確実に行うことができる遅延時間Ｔｄの値を決定できるものであれば適宜変更可能である。
【０１１７】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【０１１８】
１、４１、５１、７１…スイッチングレギュレータ、２…電流検出部、３…出力電圧検出部、４…誤差増幅部、５、６…コンパレータ、９…降圧側駆動部、１０…第１昇圧動作制限部、１１…昇圧側駆動部、４２、５３…遅延回路、４３…第２昇圧動作制限部、５５…遅延時間可変部、Ｌ１…インダクタ、Ｎｄ、Ｎｕ…相互接続ノード、Ｑ１〜Ｑ４…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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