(57)【要約】      （修正有）【課題】広帯域かつ低消費電力のインクリメンタル型デルタシグマ変調器およびインクリメンタル型デルタシグマＡＤ変換器を提供する。【解決手段】インクリメンタル型デルタシグマＡＤ変調器２０およびＡＤ変換器は、複数のスイッチトキャパシタを有し、入力信号をサンプリングするサンプルホールド部と、入力信号に基づくアナログ信号を積分するアナログ積分部と、量子化部と、トラッキング周期において複数のスイッチトキャパシタに入力信号をそれぞれ充電させ、コンバージョン周期において複数のスイッチトキャパシタに充電した電荷をアナログ積分部に順次転送させる制御部と、を備える。制御部は、コンバージョン周期において、少なくとも１つのスイッチトキャパシタに対する入力信号の充電動作を、少なくとも１つのスイッチトキャパシタの転送動作が終了した後に開始させる。【選択図】図１
2018093441.tif 000002
【特許請求の範囲】
【請求項１】
複数のスイッチトキャパシタを有し、入力信号をサンプリングするサンプルホールド部と、
アナログ積分器を有し、前記サンプルホールド部がサンプリングした前記入力信号に基づくアナログ信号を積分するアナログ積分部と、
前記アナログ積分部の出力信号を量子化する量子化部と、
予め定められたトラッキング周期において前記複数のスイッチトキャパシタに前記入力信号をそれぞれ充電させ、予め定められたコンバージョン周期において前記複数のスイッチトキャパシタに充電した電荷を前記アナログ積分部に順次転送させる制御部と、
を備え、
前記制御部は、前記コンバージョン周期において、前記複数のスイッチトキャパシタのうち、少なくとも１つのスイッチトキャパシタに対する次のトラッキング周期のための前記入力信号の充電動作を、前記少なくとも１つのスイッチトキャパシタから前記アナログ積分部への転送動作が終了した後に開始させる、インクリメンタル型デルタシグマＡＤ変調器。
【請求項２】
前記制御部は、前記コンバージョン周期において、前記複数のスイッチトキャパシタのそれぞれについて、次のトラッキング周期のための前記充電動作を、前記転送動作が終了した後に順次開始させる、請求項１に記載のインクリメンタル型デルタシグマＡＤ変調器。
【請求項３】
前記制御部は、前記コンバージョン周期において、前記転送動作が終了した前記複数のスイッチトキャパシタのうち、２以上のスイッチトキャパシタの前記充電動作を同一のタイミングで開始させ、残りの一部の前記充電動作をそれぞれ異なるタイミングで開始させる、請求項１に記載のインクリメンタル型デルタシグマＡＤ変調器。
【請求項４】
前記制御部は、前記コンバージョン周期において、前記転送動作が終了した前記複数のスイッチトキャパシタのうち、一部毎の前記充電動作を異なるタイミングで開始させる、請求項１に記載のインクリメンタル型デルタシグマＡＤ変調器。
【請求項５】
前記制御部は、前記複数のスイッチトキャパシタのうち、前記充電動作を開始させるスイッチトキャパシタに対して、前記転送動作を実行したクロックタイミングの次のクロックタイミングにおいて前記充電動作を開始させる、請求項２または３に記載のインクリメンタル型デルタシグマＡＤ変調器。
【請求項６】
予め定められた第１周期で前記アナログ積分部が保持する積分値をリセットするリセット部を更に備える、請求項１から５のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変調器。
【請求項７】
前記複数のスイッチトキャパシタは、前記第１周期においてＮ回のサンプリング結果を出力し、
前記第１周期は、前記トラッキング周期および前記コンバージョン周期の和である、請求項６に記載のインクリメンタル型デルタシグマＡＤ変調器。
【請求項８】
前記サンプルホールド部は、前記第１周期に対するサンプリング数の比であるオーバーサンプリング比Ｎと、同数のスイッチトキャパシタを有する、請求項７に記載のインクリメンタル型デルタシグマＡＤ変調器。
【請求項９】
前記サンプルホールド部は、前記第１周期に対するサンプリング数の比であるオーバーサンプリング比Ｎと比較して、小さい数のスイッチトキャパシタを有する、請求項７に記載のインクリメンタル型デルタシグマＡＤ変調器。
【請求項１０】
前記量子化部の出力をＤＡ変換して前記アナログ積分部にフィードバックするフィードバック信号を出力するＤＡ変換部と、
前記サンプルホールド部の出力に前記フィードバック信号を加算して、前記アナログ信号として前記アナログ積分部に供給する加算部と、
を備える
請求項１から９のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変調器。
【請求項１１】
前記アナログ積分部は、複数の前記アナログ積分器を有する、請求項１から１０のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変調器。
【請求項１２】
前記入力信号を前記量子化部へと伝達するフィードフォワード部を更に備える、請求項１から１１のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変調器。
【請求項１３】
請求項１から１２のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変調器と、
前記量子化部の出力をフィルタリングするデジタル演算部と、
を備える
インクリメンタル型デルタシグマＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクリメンタル型デルタシグマＡＤ変調器およびインクリメンタル型デルタシグマＡＤ変換器に関する。
【背景技術】
【０００２】
従来、複数の積分回路を有し、アナログ信号をデジタル信号に変換するＡＤ変換器において、予め定められた時間間隔で積分回路に蓄積された電荷をリセットするインクリメンタル型デルタシグマ変調器およびインクリメンタル型デルタシグマＡＤ変換器が知られていた（例えば、特許文献１および２参照）。
特許文献１  国際公開第２０１３／１３６６７６号
特許文献２  特開２０１６−１３１３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
このようなインクリメンタル型デルタシグマ変調器およびインクリメンタル型デルタシグマＡＤ変換器は、サンプルホールド回路を前段に設けて広帯域化せることが知られている。しかしながら、サンプルホールド回路に用いるスイッチトキャパシタ等は、インクリメンタル型デルタシグマ変調器またはインクリメンタル型デルタシグマＡＤ変換器がデジタル信号を出力する周波数と比較して、より高い周波数で動作させるため、消費電力が増加していた。したがって、広帯域かつ低消費電力のインクリメンタル型デルタシグマ変調器およびインクリメンタル型デルタシグマＡＤ変換器が望まれていた。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、複数のスイッチトキャパシタを有し、入力信号をサンプリングするサンプルホールド部と、アナログ積分器を有し、サンプルホールド部がサンプリングした入力信号に基づくアナログ信号を積分するアナログ積分部と、アナログ積分部の出力信号を量子化する量子化部と、予め定められたトラッキング周期において複数のスイッチトキャパシタに入力信号をそれぞれ充電させ、予め定められたコンバージョン周期において複数のスイッチトキャパシタに充電した電荷をアナログ積分部に順次転送させる制御部と、を備え、制御部は、コンバージョン周期において、複数のスイッチトキャパシタのうち、少なくとも１つのスイッチトキャパシタに対する次のトラッキング周期のための入力信号の充電動作を、少なくとも１つのスイッチトキャパシタからアナログ積分部への転送動作が終了した後に開始させる、インクリメンタル型デルタシグマＡＤ変調器およびインクリメンタル型デルタシグマＡＤ変換器を提供する。
【０００５】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００のブロック図の一例を示す。
【図２】本実施形態に係るサンプルホールド部１１０およびＤＡ変換部１６０の構成例を示す。
【図３】本実施形態に係るアナログ積分部１３０の構成例を示す。
【図４】本実施形態に係るフィードフォワード部１４０の構成例を示す。
【図５】本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の各部における信号波形の一例を示す。
【図６】本実施形態に係る制御部１８０が、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力を低減させる制御を実行した場合の信号波形の第１例を示す。
【図７】本実施形態に係る制御部１８０が、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力を低減させる制御を実行した場合の信号波形の第２例を示す。
【図８】本実施形態に係る制御部１８０が、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力を低減させる制御を実行した場合の信号波形の第３例を示す。
【図９】本実施形態に係る制御部１８０が、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力を低減させる制御を実行した場合の信号波形の第４例を示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００のブロック図の一例を示す。インクリメンタル型デルタシグマＡＤ変換器１００は、内部回路を略一定の周期でリセットしつつ、入力するアナログ信号をデジタル信号に変換する。インクリメンタル型デルタシグマＡＤ変換器１００は、入力端子１０と、インクリメンタル型デルタシグマＡＤ変調器２０と、デジタル演算部３０と、出力端子４０とを備える。
【０００９】
入力端子１０は、入力信号Ａｉｎを入力する。入力信号Ａｉｎは、アナログ信号でよい。入力端子１０は、シングルエンド入力でよく、これに代えて、差動入力であってもよい。入力端子１０が差動入力の場合、当該入力端子１０は、正側入力から正側信号ＡＩＮＰが、負側入力から負側信号ＡＩＮＮが入力する。入力端子１０は、入力した入力信号Ａｉｎをインクリメンタル型デルタシグマＡＤ変調器２０に供給する。
【００１０】
インクリメンタル型デルタシグマＡＤ変調器２０は、アナログ入力信号を略一定の変換サイクルでデジタル値へ変換し、１変換サイクル毎にアナログ入力信号に対応するシリアルデジタルコードを出力する。インクリメンタル型デルタシグマＡＤ変調器２０は、例えば、クロック信号等に同期してアナログ入力信号を複数サンプルし、複数のサンプル毎にデジタル値に変換して出力する。ここで、１変換サイクルに対するサンプリング数をオーバーサンプリング比Ｎとする。即ち、シリアルデジタルコードに含まれるデジタルコードの数は、オーバーサンプリング比Ｎに等しくなる。
【００１１】
デジタル演算部３０は、インクリメンタル型デルタシグマＡＤ変調器２０の出力をデジタル処理する。デジタル演算部３０は、例えば、デジタル処理の一部として、インクリメンタル型デルタシグマＡＤ変調器２０の出力を積算してデジタル値を出力する。デジタル演算部３０は、一例として、デジタル積分部を有し、当該デジタル積分部がデジタルコードを積算して対応するデジタル値を演算してよい。デジタル演算部３０は、クロック信号と同期してデジタル値を演算してよい。
【００１２】
また、デジタル演算部３０は、例えば、デジタル処理の一部として、インクリメンタル型デルタシグマＡＤ変調器２０の出力をフィルタリングする。デジタル演算部３０は、一例として、ローパスフィルタを有し、インクリメンタル型デルタシグマＡＤ変調器２０で発生する量子化ノイズ等を低減させる。また、デジタル演算部３０は、デシメーションフィルタを有し、サンプリング周波数を低減させてもよい。デジタル演算部３０は、演算結果のデジタル値を当該インクリメンタル型デルタシグマＡＤ変換器１００の変換結果として出力端子４０から出力する。
【００１３】
インクリメンタル型デルタシグマＡＤ変調器２０は、サンプルホールド部１１０と、加算部１２０と、アナログ積分部１３０と、フィードフォワード部１４０と、量子化部１５０と、ＤＡ変換部１６０と、リセット部１７０と、制御部１８０と、を備える。
【００１４】
サンプルホールド部１１０は、入力するアナログ信号の振幅値をサンプリングして、サンプリングした値を保持（ホールド）する。サンプルホールド部１１０は、クロック信号等に同期して、サンプリングおよびホールドを繰り返す。ここで、クロック信号の周波数は、入力信号の周波数と比較して数倍から数十倍程度以上の周波数であることが望ましく、この場合、サンプルホールド部１１０は、入力するアナログ信号をオーバーサンプリングすることになる。なお、このようなクロック信号は、当該インクリメンタル型デルタシグマＡＤ変換器１００の内部または外部に設けられたクロック信号発生部で発生し、当該インクリメンタル型デルタシグマＡＤ変換器１００の内部の各部に供給される。
【００１５】
図１は、サンプルホールド部１１０が入力するアナログ信号Ａｉｎをサンプリングし、ホールドした値を出力する例を示す。サンプルホールド部１１０は、ホールドした値を加算部１２０に出力する。サンプルホールド部１１０については、後述する。
【００１６】
加算部１２０は、サンプルホールド部１１０の出力に、インクリメンタル型デルタシグマＡＤ変調器２０のフィードバック信号を加算する。加算部１２０は、例えば、サンプルホールド部１１０から差動信号を受け取り、当該差動信号の正側の信号および負側の信号に、それぞれ符号の異なるフィードバック信号を加算する。加算部１２０は、加算結果を、サンプルホールド部がサンプリングした入力信号に基づくアナログ信号として、アナログ積分部１３０に供給する。
【００１７】
アナログ積分部１３０は、アナログ積分器を有し、加算部１２０から受け取ったアナログ信号を積分する。アナログ積分部１３０は、複数のアナログ積分器を有してよい。アナログ積分部１３０は、積分した結果をフィードフォワード部１４０に供給する。アナログ積分部１３０については、後述する。
【００１８】
フィードフォワード部１４０は、入力信号を量子化部１５０へと伝達する。また、フィードフォワード部１４０は、アナログ積分部１３０のアナログ積分器が出力する信号を、量子化部１５０へと伝達する。フィードフォワード部１４０については、後述する。
【００１９】
量子化部１５０は、アナログ積分部１３０の出力信号を量子化する。量子化部１５０は、例えば、フィードフォワード部１４０が伝達する信号を重畳したアナログ積分部１３０の出力信号Ａｅｒｒを量子化する。量子化部１５０は、内部または外部から供給されるクロック信号等に応じて、アナログ積分部１３０の積分結果を量子化し、積分結果に応じたビットストリームを出力する。量子化部１５０は、１ビット量子化器またはマルチビット量子化器として機能してよい。
【００２０】
例えば、量子化部１５０として１ビット量子化器を用いた場合、ビットストリームは、予め定められた数の１ビットデータ（デジタルコード）の列（シリアルデジタルコード）となる。ここで、当該デジタルコードを積算した値は、入力信号Ａｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号毎に、出力信号Ａｅｒｒおよび予め定められた閾値を比較し、当該閾値を超えたか否かに応じて、当該出力信号Ａｅｒｒを１または０のデジタルコードに変換してよい。
【００２１】
また、例えば、量子化部１５０としてＭビット量子化器を用いた場合、ビットストリームは、予め定められた数のＭビットデータ（デジタルコード）の列（シリアルデジタルコード）となる。ここで、当該デジタルコードを積算した値が入力信号Ａｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号毎に、Ｍビット分の比較器により出力信号Ａｅｒｒおよび予め定められたＭビットの閾値を比較し、各比較器が当該閾値を超えたか否かに応じて、当該出力信号ＡｅｒｒをＭビットのデジタルコードに変換してよい。
【００２２】
即ち、インクリメンタル型デルタシグマＡＤ変調器２０は、入力信号Ａｉｎを一定の変換サイクル毎にデジタル値へ変換するが、量子化部１５０は、１変換サイクルよりも速いクロック信号等に応じて、入力信号Ａｉｎに対応するシリアルデジタルコードを出力する。このように、クロック信号に同期した複数のサンプル毎に、入力信号Ａｉｎはデジタル値へ変換される。１変換サイクルに対するサンプリング数をオーバーサンプリング比Ｎとすると、シリアルデジタルコードに含まれるデジタルコードの数は、オーバーサンプリング比Ｎに等しくなる。
【００２３】
例えば、インクリメンタル型デルタシグマＡＤ変調器２０のオーバーサンプリング比Ｎが６０の場合、量子化部１５０は、１変換サイクル毎に６０個のデジタルコードを含むシリアルデジタルコードを出力する。量子化部１５０は、量子化したデジタル信号ＹをＤＡ変換部１６０に供給する。また、量子化部１５０は、量子化したデジタル信号Ｙをインクリメンタル型デルタシグマＡＤ変調器２０の出力として、デジタル演算部３０に供給する。
【００２４】
ＤＡ変換部１６０は、量子化部１５０の出力をＤＡ変換してアナログ積分部１３０にフィードバックするフィードバック信号を出力する。ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号Ｙを、対応するアナログ信号にＤＡ変換し、変換したアナログ信号をフィードバック信号として加算部１２０に供給する。ＤＡ変換部１６０は、クロック信号と同期して、デジタル信号Ｙをアナログ信号に変換してよい。
【００２５】
リセット部１７０は、予め定められた第１周期でアナログ積分部１３０が保持する積分値をリセットする。リセット部１７０は、デジタル演算部３０のデジタルフィルタ等を更にリセットしてもよい。リセット部１７０は、当該インクリメンタル型デルタシグマＡＤ変調器２０が入力信号Ａｉｎをデジタル値に変換する毎に、アナログ積分部１３０およびデジタル演算部３０をリセットしてよい。リセット部１７０は、一例として、デジタル値への１変換サイクル（第１周期）毎に、アナログ積分部１３０およびデジタル演算部３０にリセット信号を供給してそれぞれリセットする。
【００２６】
制御部１８０は、サンプルホールド部１１０の動作を制御する。また、制御部１８０は、アナログ積分部１３０およびフィードフォワード部１４０の動作を制御してもよい。制御部１８０は、内部または外部から供給されるクロック信号等に応じて、インクリメンタル型デルタシグマＡＤ変調器２０の制御動作を実行してよい。制御部１８０の制御動作については後述する。
【００２７】
以上のように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、リセット部１７０によるアナログ積分部１３０およびデジタル演算部３０のリセットと、入力信号Ａｉｎのデジタル出力への変換とを、クロック信号に同期して繰り返す。なお、インクリメンタル型デルタシグマＡＤ変換器１００は、リセット部１７０によるリセット動作が無ければ、デルタシグマＡＤ変換器として動作してよい。
【００２８】
図２は、本実施形態に係るサンプルホールド部１１０およびＤＡ変換部１６０の構成例を示す。図２に示すサンプルホールド部１１０およびＤＡ変換部１６０は、図１に示したサンプルホールド部１１０のより詳細な構成例を示す。なお、図２は、サンプルホールド部１１０に差動信号が入力される例を示す。
【００２９】
サンプルホールド部１１０は、複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマＡＤ変換器１００に入力する入力信号ＡＩＮＰおよびＡＩＮＮをサンプリングする。サンプルホールド部１１０は、オーバーサンプリング比Ｎと略同一の数のスイッチトキャパシタを含んでよい。複数のスイッチトキャパシタは、キャパシタＣｓ１ｐｊと、キャパシタＣｓ１ｎｊと、各キャパシタの前段および後段に切換スイッチをそれぞれ有する。なお、ｊは、１からｍまでの自然数とし、ｍは、オーバーサンプリング比Ｎと略同一の値とする。
【００３０】
キャパシタＣｓ１ｐｊの前段のスイッチは、キャパシタＣｓ１ｐｊの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣｓ１ｐｊの後段のスイッチは、キャパシタＣｓ１ｐｊの他方の端子を、基準電位および加算部１２０のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。
【００３１】
同様に、キャパシタＣｓ１ｎｊの前段のスイッチは、キャパシタＣｓ１ｎｊの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣｓ１ｎｊの後段のスイッチは、キャパシタＣｓ１ｎｊの他方の端子を、基準電位および加算部１２０のいずれかに切り換える。
【００３２】
制御部１８０は、このようなサンプルホールド部１１０の複数のスイッチトキャパシタに信号φｔをそれぞれ供給して制御する。制御部１８０は、例えば、第１タイミング（一例として、信号φｔがハイ電位）において、キャパシタＣｓ１ｐｊの一方の端子を入力端子ＡＩＮＰに接続させ、他方の端子を基準電位に接続させて、正側のアナログ入力信号を充電する。この場合、制御部１８０は、第１タイミングにおいて、キャパシタＣｓ１ｎｊの一方の端子を入力端子ＡＩＮＮに接続させ、他方の端子を基準電位に接続させて、負側のアナログ入力信号を充電する。
【００３３】
本実施形態において、このような第１タイミングを、トラッキング周期とする。即ち、制御部１８０は、予め定められたトラッキング周期において複数のスイッチトキャパシタに入力信号をそれぞれ充電させる。
【００３４】
また、制御部１８０は、ｊ番目のキャパシタＣｓ１ｎｊを、トラッキング周期からｊ番目にずれたタイミング（信号φｉｊがハイ電位）において、一方の端子を基準電位に接続させ、他方の端子を加算部１２０に接続させ、充電した正側のアナログ入力信号をアナログ積分部１３０へと順次放電する。同様に、制御部１８０は、ｊ番目のキャパシタＣｓ１ｐｊを、第１タイミングからｊ番目にずれたタイミングにおいて、一方の端子を基準電位に接続させ、他方の端子を加算部１２０に接続させ、充電した負側のアナログ入力信号をアナログ積分部１３０へと順次放電する。
【００３５】
本実施形態において、このように制御部１８０が複数のスイッチトキャパシタを放電させるタイミングを、コンバージョン周期とする。即ち、制御部１８０は、予め定められたコンバージョン周期において複数のスイッチトキャパシタに充電した電荷をアナログ積分部１３０に順次転送させる。ここで、１変換サイクル（第１周期）は、トラッキング周期およびコンバージョン周期の和である。また、複数のスイッチトキャパシタは、第１周期において、Ｎ回のサンプリングを実行し、Ｎ回のサンプリング結果を出力してよい。また、サンプルホールド部１１０は、第１周期に対するサンプリング数の比であるオーバーサンプリング比Ｎと、同数のスイッチトキャパシタを有してよい。この場合、Ｎ個のスイッチトキャパシタは、アナログ積分部１３０への電荷の転送動作を、コンバージョン周期内で完了させるように、順次実行してよい。
【００３６】
制御部１８０は、一例として、複数のスイッチトキャパシタを、第１クロックにおいてそれぞれアナログ入力信号を充電させ、第１クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号をアナログ積分部１３０へと順次放電させる。これにより、サンプルホールド部１１０は、第１クロックにおいて複数のスイッチトキャパシタがサンプリングした略同一のアナログ値を、第１クロック以降においてアナログ積分部１３０へと順次供給することができる。即ち、サンプルホールド部１１０は、アナログ信号が高速に変化しても、一のタイミングの値を保持してデジタル値へと変換することができる。
【００３７】
ＤＡ変換部１６０は、第１基準電圧ＲＥＦＰと、第２基準電圧ＲＥＦＮと、キャパシタＣｆｂｐと、キャパシタＣｆｂｎと、第１スイッチ部１６２と、第２スイッチ部１６４と、第３スイッチ部１６６と、を有する。第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮは、絶対値が略同一の電圧値を有し、極性が互いに逆となる電圧をそれぞれ出力する。一例として、第１基準電圧ＲＥＦＰは、正極性の電圧を出力し、第２基準電圧ＲＥＦＮは、負極性の電圧を出力する。
【００３８】
第１スイッチ部１６２は、キャパシタＣｆｂｐの一方の端子を、第１基準電圧ＲＥＦＰおよび基準電位のいずれかに切り換える。また、第１スイッチ部１６２は、キャパシタＣｆｂｎの一方の端子を、第２基準電圧ＲＥＦＮおよび基準電位のいずれかに切り換える。例えば、制御部１８０が供給する信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐの一方の端子は第１基準電圧ＲＥＦＰに接続し、キャパシタＣｆｂｎの一方の端子は第２基準電圧ＲＥＦＮに接続する。この場合、制御部１８０が供給する信号φｉがハイ電位のタイミングにおいて、キャパシタＣｆｂｐの一方の端子およびキャパシタＣｆｂｎの一方の端子は、基準電位に接続する。
【００３９】
第２スイッチ部１６４は、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を、基準電位に接続するか否かを切り換える。第２スイッチ部１６４は、例えば、信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子は基準電位に接続し、信号φｉがハイ電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。制御部１８０は、第１スイッチ部１６２および第２スイッチ部１６４を制御して、信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎと対応する基準電圧とをそれぞれ接続し、基準電圧およびキャパシタの容量に応じた電荷を充電する。
【００４０】
第３スイッチ部１６６は、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を、加算部１２０に接続するか否かを切り換える。第３スイッチ部１６６は、例えば、信号φｉがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を加算部１２０に接続し、信号φｓがハイ電位のタイミングにおいて、当該他方の端子および加算部１２０の電気的接続を切断する。制御部１８０は、第３スイッチ部１６６を制御して、第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮに応じてキャパシタＣｆｂｐおよびキャパシタＣｆｂｎにそれぞれ充電された電荷を加算部１２０にそれぞれ供給する。
【００４１】
また、第３スイッチ部１６６は、量子化部１５０から供給されるデジタル信号Ｙに応じて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子の接続先を切り換える。ここで、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの接続先である加算部１２０は、サンプルホールド部１１０から受け取る差動信号に対応して、当該差動信号の正側信号および負側信号にそれぞれフィードバック信号を伝送する経路を有する。
【００４２】
第３スイッチ部１６６は、例えば、デジタル信号Ｙのデジタルコードが「０」の場合、キャパシタＣｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。この場合、第３スイッチ部１６６は、キャパシタＣｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。一例として、「０」のデジタルコードに応じて信号φｉｐがハイ電位となった場合、第３スイッチ部１６６は、当該タイミングにおいて、キャパシタＣｆｂｐの他方の端子を正側信号の伝送線路に接続し、キャパシタＣｆｂｎの他方の端子を負側信号の伝送線路に接続する。
【００４３】
また、第３スイッチ部１６６は、例えば、デジタル信号Ｙのデジタルコードが「１」の場合、キャパシタＣｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。この場合、第３スイッチ部１６６は、キャパシタＣｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。一例として、「１」のデジタルコードに応じて信号φｉｎがハイ電位となった場合、第３スイッチ部１６６は、当該タイミングにおいて、キャパシタＣｆｂｐの他方の端子を負側信号の伝送線路に接続し、キャパシタＣｆｂｎの他方の端子を正側信号の伝送線路に接続する。
【００４４】
このように、ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号「０」に応じて、正の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。また、ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号「１」に応じて、負の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。
【００４５】
以上のように、制御部１８０は、サンプルホールド部１１０およびＤＡ変換部１６０を制御することにより、基準電圧を加算または減算するフィードバック信号を入力するアナログ信号に重畳して、アナログ積分部１３０に供給する。図２は、加算部１２０からアナログ積分部１３０に供給する正側信号をＳＰ、負側信号をＳＮとした。インクリメンタル型デルタシグマＡＤ変調器２０のアナログ積分部１３０の動作について、次に説明する。
【００４６】
図３は、本実施形態に係るアナログ積分部１３０の構成例を示す。図３は、加算部１２０から正側信号ＳＰおよび負側信号ＳＮによる差動信号がアナログ積分部１３０に入力する例を示す。アナログ積分部１３０は、複数のアナログ積分器と、複数のスイッチトキャパシタとを有する。図３に示すアナログ積分部１３０は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の３つのアナログ積分器を有する例を示す。また、アナログ積分部１３０は、第１スイッチトキャパシタ２４０および第２スイッチトキャパシタ２４５の２つのスイッチトキャパシタを有する例を示す。
【００４７】
また、図３は、３つのアナログ積分器が、２つの入力端子と２つの出力端子をそれぞれ有し、差動信号を入力して差動信号を出力する例を示す。なお、アナログ積分器の２つの入力端子のうちの一方を第１入力端子とし、他方を第２入力端子とする。また、アナログ積分器の２つの出力端子のうちの一方を第１出力端子とし、他方を第２出力端子とする。
【００４８】
アナログ積分器は、アナログ増幅器、帰還キャパシタ、およびリセットスイッチをそれぞれ含む。図３は、第１アナログ積分器２１０が、第１アナログ増幅器２１２、正側帰還キャパシタＣｉ１ｐ、負側帰還キャパシタＣｉ１ｎ、正側リセットスイッチ２１４、および負側リセットスイッチ２１６を含む例を示す。また、第２アナログ積分器２２０が、第２アナログ増幅器２２２、正側帰還キャパシタＣｉ２ｐ、負側帰還キャパシタＣｉ２ｎ、正側リセットスイッチ２２４、および負側リセットスイッチ２２６を含み、また、第３アナログ積分器２３０が、第３アナログ増幅器２３２、正側帰還キャパシタＣｉ３ｐ、負側帰還キャパシタＣｉ３ｎ、正側リセットスイッチ２３４、および負側リセットスイッチ２３６を含む例を示す。
【００４９】
アナログ増幅器は、正側入力端子および負側入力端子に入力される信号を増幅してそれぞれ出力する。アナログ増幅器は、例えば、差動入力型の増幅回路である。また、アナログ増幅器は、シングルエンド出力でよく、これに代えて、差動出力もよい。アナログ増幅器は、一例として、ＯＰアンプである。図３は、第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２、の３つのアナログ積分器が、差動入力および差動出力のアナログ増幅器をそれぞれ含む例を示す。なお、図３において、アナログ増幅器の正側入力端子は、アナログ積分器の第１入力端子に、負側入力端子は、第２入力端子に接続されるものとする。
【００５０】
帰還キャパシタのそれぞれは、入力信号に応じた電荷を順次蓄積する。帰還キャパシタは、例えば、１サンプリング毎に、前段から後段へと電荷を順次蓄積する。一例として、正側信号ＳＰに応じて、第１クロックにおいて正側帰還キャパシタＣｉ１ｐに蓄積された電荷は、次の第２クロックにおいて正側帰還キャパシタＣｉ２ｐで蓄積され、次の第３クロックにおいて正側帰還キャパシタＣｉ３ｐで蓄積される。同様に、負側信号ＳＮに応じて、第１クロックにおいて負側帰還キャパシタＣｉ１ｎに蓄積された電荷は、次の第２クロックにおいて負側帰還キャパシタＣｉ２ｎで蓄積され、次の第３クロックにおいて負側帰還キャパシタＣｉ３ｎで蓄積される。
【００５１】
リセットスイッチは、リセット部１７０からの指示に応じて、帰還キャパシタに蓄積された電荷を放電させてアナログ積分器をそれぞれリセットする。リセットスイッチは、例えば、リセット部１７０から供給されるリセット信号に応じて、帰還キャパシタの端子間を接続し、蓄積された電荷を放電させる。図３の例は、リセット部１７０からの指示に応じて、正側リセットスイッチ２１４、負側リセットスイッチ２１６、正側リセットスイッチ２２４、負側リセットスイッチ２２６、正側リセットスイッチ２３４、および負側リセットスイッチ２３６がそれぞれオン状態に切り換わり、第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２をリセットする。
【００５２】
スイッチトキャパシタは、アナログ積分器の間に設けられ、前段に接続されたアナログ積分器に蓄積された電荷を後段に接続されたアナログ積分器へとそれぞれ伝達する。スイッチトキャパシタは、充放電用のキャパシタと、当該キャパシタの前段および後段に設けられるスイッチを含む。前段のスイッチは、キャパシタの一方の端子の接続先を、スイッチトキャパシタの前段回路および基準電位のいずれかに切り換える。後段のスイッチは、キャパシタの他方の端子の接続先を、スイッチトキャパシタの後段回路および基準電位のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。
【００５３】
スイッチトキャパシタは、例えば、一のクロックにおいて、キャパシタの一方の端子が前段のアナログ積分器に接続され、キャパシタの他方の端子が基準電位と接続されることで、前段に接続されるアナログ積分器の出力電荷を当該キャパシタが充電する。この場合、スイッチトキャパシタは、次のクロックにおいて、キャパシタの一方の端子が基準電位に接続され、キャパシタの他方の端子が後段のアナログ積分器と接続されることで、当該キャパシタが充電した電荷を後段のアナログ積分器へと放電する。
【００５４】
図３は、第１スイッチトキャパシタ２４０が、第１アナログ積分器２１０および第２アナログ積分器２２０の間に接続される例を示す。第１スイッチトキャパシタ２４０は、前段スイッチ２４２および後段スイッチ２４４を用いて、前段の正側帰還キャパシタＣｉ１ｐに蓄積された電荷を、キャパシタＣｓ２ｐが充電して、後段の正側帰還キャパシタＣｉ２ｐへと放電して伝達する。この場合、同様に、第１スイッチトキャパシタ２４０は、前段の負側帰還キャパシタＣｉ１ｎに蓄積された電荷を、キャパシタＣｓ２ｎが充電して、後段の負側帰還キャパシタＣｉ２ｎへと放電して伝達する。
【００５５】
また、図３は、第２スイッチトキャパシタ２４５が、第２アナログ積分器２２０および第３アナログ積分器２３０の間に接続される例を示す。第２スイッチトキャパシタ２４５は、前段スイッチ２４６および後段スイッチ２４８を用いて、前段の正側帰還キャパシタＣｉ２ｐに蓄積された電荷を、キャパシタＣｓ３ｐが充電して、後段の正側帰還キャパシタＣｉ３ｐへと放電して伝達する。この場合、同様に、第２スイッチトキャパシタ２４５は、前段の負側帰還キャパシタＣｉ２ｎに蓄積された電荷を、キャパシタＣｓ３ｎが充電して、後段の負側帰還キャパシタＣｉ３ｎへと放電して伝達する。
【００５６】
以上のように、アナログ積分部１３０は、複数のアナログ積分器が直列に接続され、正側信号ＳＰおよび負側信号ＳＮを、クロック毎に前段のアナログ積分器から後段のアナログ積分器へと電荷を順次蓄積して伝達する。アナログ積分部１３０は、最も後段のアナログ積分器の帰還キャパシタに蓄積された電荷を、量子化部１５０へと出力する。また、アナログ積分部１３０がフィードフォワード部１４０を有する場合、最も後段のアナログ積分器は、フィードフォワード部１４０を介して量子化部１５０へと出力する。
【００５７】
例えば、図３に示すアナログ積分部１３０は、３段のアナログ積分器を有するので、第１クロックで第１アナログ積分器２１０に蓄積された電荷は、第３クロックで第３アナログ積分器２３０に伝達されてフィードフォワード部１４０へと出力される。図１に示すように、アナログ積分部１３０がフィードフォワード部１４０を有する場合、第１アナログ積分器２１０の出力信号ＩＮＴ１０ＰおよびＩＮＴ１０Ｎと、第２アナログ積分器２２０の出力信号ＩＮＴ２０ＰおよびＩＮＴ２０Ｎも、第３アナログ積分器２３０の出力信号ＩＮＴ３０ＰおよびＩＮＴ３０Ｎと同様に、フィードフォワード部１４０に出力される。
【００５８】
なお、図３は、アナログ積分部１３０が３つのアナログ積分器を有する例を説明したが、これに代えて、アナログ積分部１３０は、２つ、または４以上のアナログ積分器を有してもよい。この場合、スイッチトキャパシタは、アナログ積分器の数に応じて、アナログ積分部１３０に１または３以上設けられてよい。また、図１に示すアナログ積分部１３０は、フィードフォワード部１４０を有する例を示したが、これに代えて、フィードフォワード部１４０はなくてもよい。この場合、最終段の第３アナログ積分器２３０の出力信号ＩＮＴ３０ＰおよびＩＮＴ３０Ｎが、量子化部１５０に供給される。
【００５９】
図４は、本実施形態に係るフィードフォワード部１４０の構成例を示す。フィードフォワード部１４０は、第１フィードフォワード部２５０、第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０を有する。フィードフォワード部１４０は、制御部１８０によって制御されてよい。
【００６０】
第１フィードフォワード部２５０は、一または複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマＡＤ変調器２０に入力するアナログ信号ＡＩＮＰおよびＡＩＮＮを、量子化部１５０へと伝達する。図４は、第１フィードフォワード部２５０が、複数のスイッチトキャパシタを含む例を示す。第１フィードフォワード部２５０は、オーバーサンプリング比Ｎと同一の数のスイッチトキャパシタを含んでよい。第１フィードフォワード部２５０が含む一のスイッチトキャパシタは、一例として、第１ＦＦスイッチ２５２、キャパシタＣ０ｆｆｐｊ、およびキャパシタＣ０ｆｆｎｊを含む。なお、ｊは、１からオーバーサンプリング比Ｎ（一例として、６０）までの自然数とした。
【００６１】
第１ＦＦスイッチ２５２は、例えば、制御部１８０の制御信号に応じて、キャパシタＣ０ｆｆｐｊの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣ０ｆｆｐｊの他方の端子は、量子化部１５０に接続される。キャパシタＣ０ｆｆｐｊは、一例として、第１タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ０ｆｆｐｊは、第１タイミングからｊ番目にずれたタイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化部１５０へと放電する。
【００６２】
第１ＦＦスイッチ２５２は、同様に、制御部１８０の制御信号に応じて、キャパシタＣ０ｆｆｎｊの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。キャパシタＣ０ｆｆｎｊは、第１タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ０ｆｆｎｊは、第１タイミングからｊ番目にずれたタイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化部１５０へと放電する。即ち、複数のスイッチトキャパシタは、第１クロックにおいてそれぞれアナログ入力信号を充電し、第１クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号を量子化部１５０へと順次放電する。
【００６３】
第２フィードフォワード部２６０は、スイッチトキャパシタを含み、第１アナログ積分器２１０が出力する信号（一例として、ＩＮＴ１０ＰおよびＩＮＴ１０Ｎ）を、量子化部１５０へと伝達する。第２フィードフォワード部２６０は、スイッチトキャパシタを含んでよい。第２フィードフォワード部２６０は、一例として、第２ＦＦスイッチ２６２、キャパシタＣ１ｆｆｐ、およびキャパシタＣ１ｆｆｎを含む。
【００６４】
第２ＦＦスイッチ２６２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ１ｆｆｐの一方の端子を、第１アナログ積分器２１０が信号ＩＮＴ１０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ１ｆｆｐの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ１ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ１０Ｐを充電する。そして、キャパシタＣ１ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
【００６５】
第２ＦＦスイッチ２６２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ１ｆｆｎの一方の端子を、第１アナログ積分器２１０が信号ＩＮＴ１０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ１ｆｆｎの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ１ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ１０Ｎを充電する。そして、キャパシタＣ１ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
【００６６】
第３フィードフォワード部２７０は、スイッチトキャパシタを含み、第２アナログ積分器２２０が出力する信号（一例として、ＩＮＴ２０ＰおよびＩＮＴ２０Ｎ）を、量子化部１５０へと伝達する。第３フィードフォワード部２７０は、スイッチトキャパシタを含んでよい。第３フィードフォワード部２７０は、一例として、第３ＦＦスイッチ２７２、キャパシタＣ２ｆｆｐ、およびキャパシタＣ２ｆｆｎを含む。
【００６７】
第３ＦＦスイッチ２７２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ２ｆｆｐの一方の端子を、第２アナログ積分器２２０が信号ＩＮＴ２０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ２ｆｆｐの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ２ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ２０Ｐを充電する。そして、キャパシタＣ２ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
【００６８】
第３ＦＦスイッチ２７２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ２ｆｆｎの一方の端子を、第２アナログ積分器２２０が信号ＩＮＴ２０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ２ｆｆｎの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ２ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ２０Ｎを充電する。そして、キャパシタＣ２ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
【００６９】
第４フィードフォワード部２８０は、スイッチトキャパシタを含み、第３アナログ積分器２３０が出力する信号（一例として、ＩＮＴ３０ＰおよびＩＮＴ３０Ｎ）を、量子化部１５０へと伝達する。第４フィードフォワード部２８０は、スイッチトキャパシタを含んでよい。第４フィードフォワード部２８０は、一例として、第４ＦＦスイッチ２８２、キャパシタＣ３ｆｆｐ、およびキャパシタＣ３ｆｆｎを含む。
【００７０】
第４ＦＦスイッチ２８２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ３ｆｆｐの一方の端子を、第３アナログ積分器２３０が信号ＩＮＴ３０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ３ｆｆｐの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ３ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ３０Ｐを充電する。そして、キャパシタＣ３ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
【００７１】
第４ＦＦスイッチ２８２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ３ｆｆｎの一方の端子を、第３アナログ積分器２３０が信号ＩＮＴ３０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ３ｆｆｎの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ３ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ３０Ｎを充電する。そして、キャパシタＣ３ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
【００７２】
制御部１８０は、一例として、以上の第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０に対して、信号φｉがハイ電位のタイミングで充電動作を、信号φｓがハイ電位のタイミングで放電動作を実行させる。以上のように、フィードフォワード部１４０は、インクリメンタル型デルタシグマＡＤ変調器２０に入力する信号と、アナログ積分部１３０が有するアナログ積分器がそれぞれ出力する信号とを、フィードフォワード信号として、量子化部１５０へと伝達する。このようなフィードフォワード信号により、量子化部１５０がクロック毎に出力するデジタルコードは、より高速にアナログ入力信号を反映させたものにすることができる。
【００７３】
なお、本実施形態に係るインクリメンタル型デルタシグマＡＤ変調器２０は、このようなフィードフォワード動作に限定されることはない。例えば、フィードフォワード部１４０は、第１フィードフォワード部２５０、第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０のうち、少なくとも一つを有する構造であってもよい。
【００７４】
以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変調器２０は、入力するアナログ信号を積分し、積分結果の量子化結果に応じて、当該入力するアナログ信号に基準電圧を加算または減算するフィードバック制御を実行する。これにより、インクリメンタル型デルタシグマＡＤ変調器２０は、入力するアナログ信号に応じたシリアルデジタルコードを精度よく出力することができる。また、インクリメンタル型デルタシグマＡＤ変換器１００は、このようなシリアルデジタルコードをデジタル処理して、アナログ信号に応じたデジタル信号を精度よく出力することができる。このようなインクリメンタル型デルタシグマＡＤ変換器１００のクロック信号に応じた各部の動作について、次に説明する。
【００７５】
図５は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の各部における信号波形の一例を示す。図５の横方向（横軸）は時間を示し、縦方向（縦軸）は波高値（一例として、電圧値）を示す。図５は、入力するアナログ信号をサンプリングして保持する時間領域をトラッキング周期（またはトラッキングフェーズ）として、「ｔｒａｃｋｉｎｇ」と示す。また、保持したアナログ信号をデジタル信号に変換する時間領域をコンバージョン周期（またはコンバージョンフェーズ）として、「ｃｏｎｖｅｒｓｉｏｎ」と示す。なお、入力するアナログ信号の一例を、信号ＡＩＮ（＝ＡＩＮＰ−ＡＩＮＮ）として示す。
【００７６】
リセット部１７０は、トラッキング周期Ｔｔにおいて、アナログ積分部１３０およびデジタル演算部３０をリセットする。リセット部１７０が出力するリセット信号の一例を、図５の信号φｒに示す。信号φｒは、トラッキング周期Ｔｔにおいて、ハイ電位となる。なお、リセット部１７０は、リセット信号を制御部１８０に供給してよい。この場合、制御部１８０は、リセット信号の受信タイミングに基づき、各部を制御する。これに代えて、制御部１８０は、リセット部１７０のリセット信号の出力タイミングを制御してもよい。
【００７７】
サンプルホールド部１１０は、トラッキング周期Ｔｔにおいて、アナログ信号ＡＩＮＰおよびＡＩＮＮをサンプリングする。例えば、サンプルホールド部１１０の複数のスイッチトキャパシタは、トラッキング周期Ｔｔにおいて制御部１８０から供給される信号φｔがハイ電位となることに応じて、アナログ入力信号を充電する。なお、第１フィードフォワード部２５０が含む複数のスイッチトキャパシタも、信号φｔに応じて、アナログ入力信号を充電してよい。
【００７８】
また、サンプルホールド部１１０は、コンバージョン周期Ｔｃにおいて、制御部１８０から供給される信号φｉｊ（ｊは１からｍの自然数とし、ｍはオーバーサンプリング比Ｎと同一の数）に応じて、充電したアナログ入力信号をアナログ積分部１３０へと順次放電する。例えば、サンプルホールド部１１０に含まれるキャパシタＣｓ１ｐｊおよびキャパシタＣｓ１ｎｊは、互いに異なるタイミングで順次ハイ電位となる信号φｉｊがハイ電位となることに応じて、充電したアナログ入力信号を順次放電する。なお、第１フィードフォワード部２５０が含む複数のスイッチトキャパシタも、信号φｔに応じて、アナログ入力信号を順次放電してよい。
【００７９】
これにより、アナログ積分部１３０は、サンプルホールド部１１０から順次放電されるアナログ入力信号を積分し、量子化部１５０は、積分結果を量子化してデジタル信号Ｙとして出力する。なお、図５は、量子化部１５０が出力するデジタル信号Ｙの一例を、信号Ｙとして示す。
【００８０】
また、図５は、第１スイッチ部１６２および第２スイッチ部１６４を制御する信号φｓおよび信号φｉの一例を示す。制御部１８０からＤＡ変換部１６０に信号φｓおよび信号φｉが供給されることにより、第１スイッチ部１６２および第２スイッチ部１６４が切り換わり、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎに、対応する基準電圧に応じた電荷が充電される。なお、図５は、第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮの一例を示す。第１基準電圧ＲＥＦＰは略一定のハイ電位でよく、この場合、第２基準電圧ＲＥＦＮは略一定のロー電位でよい。
【００８１】
また、図５は、信号Ｙに応じて、ＤＡ変換部１６０の第３スイッチ部１６６を制御する信号φｉｐおよび信号φｉｎの一例を示す。信号φｉｐは、信号Ｙのビット値が０であることに応じて、ハイ電位となる信号であり、信号φｉｎは、信号Ｙのビット値が１であることに応じて、ロー電位となる信号である。信号φｉｐおよび信号φｉｎによって第３スイッチ部１６６が制御されることにより、加算部１２０は、フィードバック信号を差動信号に加算できる。
【００８２】
コンバージョン周期Ｔｃにおいて、サンプルホールド部１１０の全ての（即ち、ｍ個の）スイッチトキャパシタが放電を完了し、量子化部１５０がｍ個のデジタルコードを順次出力した場合、インクリメンタル型デルタシグマＡＤ変換器１００は、１つの変換サイクルを終了させてよい。即ち、インクリメンタル型デルタシグマＡＤ変換器１００は、コンバージョン周期からトラッキング周期へと移行し、リセット部１７０は、アナログ積分部１３０およびデジタル演算部３０をリセットする。なお、インクリメンタル型デルタシグマＡＤ変換器１００は、コンバージョン周期および次のトラッキング周期の間において、デジタル演算部３０による演算を実行するデジタル演算周期を更に有してよい。本実施形態においては、デジタル演算周期を省略して記載するものとする。
【００８３】
このように、インクリメンタル型デルタシグマＡＤ変換器１００は、トラッキング周期およびコンバージョン周期を含む変換サイクルを繰り返して、アナログ入力信号をデジタル信号に変換する。インクリメンタル型デルタシグマＡＤ変換器１００は、デルタシグマＡＤ変換器とは異なり、トラッキング周期においてアナログ積分部１３０に蓄積された電荷を放電してリセットする。これにより、一の変換サイクルにおいて変換されたデジタル値は、一の変換サイクルとは異なるサイクルで蓄積された電荷の影響を受けることなく、アナログ入力信号の値をより正確に変換した値にすることができる。
【００８４】
このようなインクリメンタル型デルタシグマＡＤ変換器１００は、サンプルホールド部１１０が１変換サイクルよりも高い周波数で入力信号をサンプリングするので、より広帯域な信号に対応することができる。しかしながら、サンプルホールド部１１０は、複数のスイッチトキャパシタが高周波クロックに応じてサンプリングするので、単位時間当たりの転送すべき電荷量が大きくなることがあり、消費電力が増大してしまうことがあった。
【００８５】
そこで、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、制御部１８０がサンプルホールド部１１０の充放電動作を制御して、消費電力を低減させる。このようなインクリメンタル型デルタシグマＡＤ変換器１００のクロック信号に応じた各部の動作について、次に説明する。
【００８６】
図６は、本実施形態に係る制御部１８０が、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力を低減させる制御を実行した場合の信号波形の第１例を示す。図６は、図５に示す信号波形と同様に、横方向は時間を示し、縦方向は波高値を示す。また、図６は、図５と同様に、トラッキング周期を「ｔｒａｃｋｉｎｇ」と示し、コンバージョン周期を「ｃｏｎｖｅｒｓｉｏｎ」と示す。
【００８７】
図６において、制御部１８０は、サンプルホールド部１１０の動作を除き、図５で説明した動作と同様の動作を実行する例を示す。即ち、図６に示すアナログ信号ＡＩＮ、リセット信号φｒ、第１スイッチ部１６２および第２スイッチ部１６４を制御する信号φｓ、信号φｉ、第１基準電圧ＲＥＦＰ、および第２基準電圧ＲＥＦＮは、図５に示す信号波形のそれぞれと略同一の信号波形となる例を示す。また、図６に示す入力アナログ信号ＡＩＮが、図５に示す信号波形と略同一であることから、インクリメンタル型デルタシグマＡＤ変調器２０が出力するデジタル信号Ｙ、第３スイッチ部１６６を制御する信号φｉｐおよび信号φｉｎも、図５に示す信号波形のそれぞれと略同一の信号波形となる。
【００８８】
ここで、制御部１８０は、コンバージョン周期において、複数のスイッチトキャパシタのうち、少なくとも１つのスイッチトキャパシタに対する充電動作を、少なくとも１つのスイッチトキャパシタからアナログ積分部１３０への転送動作が終了した後に開始させる。なお、当該充電動作は、次のトラッキング周期のための入力信号の充電動作である。即ち、制御部１８０は、コンバージョン周期において、一部のスイッチトキャパシタのトラッキング周期の動作を開始させる。
【００８９】
図６は、制御部１８０が、コンバージョン周期において、複数のスイッチトキャパシタのそれぞれについて、次のトラッキング周期のための充電動作を、転送動作が終了した後に順次開始させた例を示す。ここで、制御部１８０は、ｍ個のスイッチトキャパシタに対して異なる制御信号φｔ１、φｔ２、・・・、φｔｍを生成し、それぞれ供給する。制御部１８０は、例えば、トラッキング周期において、サンプルホールド部１１０の全てのキャパシタにアナログ入力信号を充電させる。即ち、制御部１８０は、トラッキング周期の期間においてハイ電位を継続する制御信号を、全てのキャパシタに供給する。
【００９０】
次に、制御部１８０は、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１に充電された電荷を、コンバージョン周期の第１番目のタイミング（コンバージョン周期に変わったタイミング）において、アナログ積分部１３０へと放電させる。そして、制御部１８０は、コンバージョン周期の第２番目のタイミングにおいて、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１の次のアナログ入力信号の充電動作を開始させる。
【００９１】
即ち、制御部１８０は、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１に対して、第１番目のタイミングでロー電位、第２番目のタイミングでハイ電位となる制御信号φｔ１を供給する。また、制御部１８０は、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１に対して、第１番目のタイミングでハイ電位、第２番目のタイミングでロー電位となる制御信号φｉ１を供給する。
【００９２】
また、制御部１８０は、第２番目のキャパシタＣｓ１ｐ２およびＣｓ１ｎ２に充電された電荷を、コンバージョン周期の第２番目のタイミング（信号φｉ２がハイ電位）において、アナログ積分部１３０へと放電させる。そして、制御部１８０は、コンバージョン周期の第３番目のタイミングにおいて、第２番目のキャパシタＣｓ１ｐ２およびＣｓ１ｎ２の次のアナログ入力信号の充電動作を開始させる。
【００９３】
即ち、制御部１８０は、第２番目のキャパシタＣｓ１ｐ２およびＣｓ１ｎ２に対して、第１番目のタイミングでロー電位、第３番目のタイミングでハイ電位となる制御信号φｔ２を供給する。また、制御部１８０は、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１に対して、第２番目のタイミングでハイ電位、第３番目のタイミングでロー電位となる制御信号φｉ２を供給する。
【００９４】
以上の例のように、制御部１８０は、複数のスイッチトキャパシタがトラッキング周期で充電した電荷を、コンバージョン周期で順次放電させつつ、放電が終了したスイッチトキャパシタから次のトラッキング周期の充電を開始させる。これにより、複数のスイッチトキャパシタのほとんどが、トラッキング周期を実質的に拡大することができる。例えば、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１のトラッキング周期Ｔｔ１は、コンバージョン周期の第２番目のタイミングから開始させることができる。
【００９５】
ここで、例えば、図５で説明した、トラッキング周期Ｔｔと、それぞれのキャパシタの電荷を放電させる時間間隔Ｔｄが略同一（Ｔｔ＝Ｔｄ）であるとする。なお、それぞれのキャパシタの電荷を放電させる時間間隔は、図５および図６における信号φｉｊのそれぞれがハイ電位となる時間間隔である。そして、コンバージョン周期Ｔｃが、ｍ個のスイッチトキャパシタの放電が終了する時間間隔と略同一（Ｔｃ＝ｍ・Ｔｄ）であるとする。この場合、図６に示す第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１のトラッキング周期Ｔｔ１は、Ｔｄ＋（ｍ−１）・Ｔｄ＝ｍ・Ｔｄ＝ｍ・Ｔｔと算出され、図５に示すトラッキング周期Ｔｔと比較してｍ倍に増加できることがわかる。
【００９６】
同様に、第２番目のキャパシタＣｓ１ｐ２およびＣｓ１ｎ２のトラッキング周期Ｔｔ２は、Ｔｄ＋（ｍ−２）・Ｔｄとすることができ、トラッキング周期を（ｍ−１）倍に増加できることがわかる。このように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、キャパシタＣｓ１ｐｊおよびＣｓ１ｎｊのトラッキング周期を（ｍ−ｊ＋１）倍にすることができる。これにより、サンプルホールド部１１０は、アナログ入力信号をスイッチトキャパシタに取り込む駆動時間を長くして、単位時間当たりに転送する電荷量（即ち、電流）を小さくすることができる。
【００９７】
図７は、本実施形態に係る制御部１８０が、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力を低減させる制御を実行した場合の信号波形の第２例を示す。図７は、図５に示す信号波形と同様に、横方向は時間を示し、縦方向は波高値を示す。また、図７は、図５と同様に、トラッキング周期を「ｔｒａｃｋｉｎｇ」と示し、コンバージョン周期を「ｃｏｎｖｅｒｓｉｏｎ」と示す。
【００９８】
図７は、図６と同様に、制御部１８０が、サンプルホールド部１１０の動作を除き、図５で説明した動作と同様の動作を実行する例を示す。したがって、制御部１８０がｍ個のスイッチトキャパシタのそれぞれに供給する制御信号φｔ１、φｔ２、・・・、φｔｍの信号波形以外は、図５および図６の信号波形と略同一となるので、ここでは説明を省略する。
【００９９】
図７は、制御部１８０が、コンバージョン周期において、転送動作が終了した複数のスイッチトキャパシタのうち、２以上のスイッチトキャパシタの充電動作を同一のタイミングで開始させた例を示す。例えば、制御部１８０は、サンプルホールド部１１０の第ｊ＋１番目から第ｍ番目のキャパシタに供給する制御信号φｔｊ＋１、φｔｊ＋２、・・・、φｔｍを、略同一の制御信号φｔとする。ここで、制御信号φｔは、図５で説明した制御信号φｔと略同一の信号でよい。
【０１００】
また、図７は、制御部１８０が、コンバージョン周期において、転送動作が終了した複数のスイッチトキャパシタのうち、残りの一部の充電動作をそれぞれ異なるタイミングで開始させた例を示す。例えば、制御部１８０は、サンプルホールド部１１０の第１番目から第ｊ番目のキャパシタに供給する制御信号φｔ１、φｔ２、・・・、φｔｊを、図６で説明した制御信号φｔ１、φｔ２、・・・、φｔｊと略同一の信号とする。
【０１０１】
このように、第２例のインクリメンタル型デルタシグマＡＤ変換器１００は、例えば、第１番目から第ｊ番目のスイッチトキャパシタのトラッキング周期を増加させ、第ｊ＋１番目以降の制御信号を略同一の信号φｔにする。これにより、インクリメンタル型デルタシグマＡＤ変換器１００は、トラッキング周期を増加させることにより、消費電力を低下させつつ、回路の構成を簡略化させることができる。
【０１０２】
ここで、コンバージョン周期の比較的初期段階でアナログ積分部１３０への電荷の転送を終了させるスイッチトキャパシタは、転送後の制御により、トラッキング周期を増加させる効果が大きい。したがって、制御部１８０は、初期段階で電荷の転送を終了させるスイッチトキャパシタに対して、より早くトラッキング周期を開始させるように制御することが望ましい。その一方で、コンバージョン周期の後半でアナログ積分部１３０への電荷の転送を終了させるスイッチトキャパシタは、トラッキング周期を増加させる効果が低減する。したがって、制御部１８０は、コンバージョン周期の後半で電荷の転送を終了させるスイッチトキャパシタに対して、コンバージョン周期Ｔｃが終了してからトラッキング周期Ｔｔを開始させて、制御動作を簡略化させてよい。
【０１０３】
図８は、本実施形態に係る制御部１８０が、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力を低減させる制御を実行した場合の信号波形の第３例を示す。図８は、図５に示す信号波形と同様に、横方向は時間を示し、縦方向は波高値を示す。また、図８は、図５と同様に、トラッキング周期を「ｔｒａｃｋｉｎｇ」と示し、コンバージョン周期を「ｃｏｎｖｅｒｓｉｏｎ」と示す。
【０１０４】
図８は、図６および図７と同様に、制御部１８０が、サンプルホールド部１１０の動作を除き、図５で説明した動作と同様の動作を実行する例を示す。したがって、制御部１８０がｍ個のスイッチトキャパシタのそれぞれに供給する制御信号φｔ１、φｔ２、・・・、φｔｍの信号波形以外は、図５、図６、および図７の信号波形と略同一となるので、ここでは説明を省略する。
【０１０５】
図８は、制御部１８０が、コンバージョン周期において、転送動作が終了した複数のスイッチトキャパシタのうち、一部毎の充電動作を異なるタイミングで開始させた例を示す。例えば、制御部１８０は、サンプルホールド部１１０の第１番目から第ｊ番目のキャパシタに供給する制御信号を、略同一の制御信号φｔ１とする（ｊ＜ｍ）。これにより、第３例のインクリメンタル型デルタシグマＡＤ変換器１００は、第１番目から第ｊ番目のキャパシタのトラッキング周期を（ｍ−ｊ＋１）・Ｔｄに増加させることができる。
【０１０６】
また、制御部１８０は、サンプルホールド部１１０の第ｊ＋１番目から第ｍ番目のキャパシタに供給する制御信号を、略同一の制御信号φｔ２とする。ここで、制御信号φｔ２は、図５で説明した制御信号φｔと略同一の信号でよい。このように、第３例のインクリメンタル型デルタシグマＡＤ変換器１００は、２つの制御信号を用いることにより、消費電力を低下化させつつ、回路の構成を簡略化させることができる。
【０１０７】
なお、図８に示す信号波形は、制御部１８０が、複数のスイッチトキャパシタを２つのグループに分け、グループ毎に充電を開始するタイミングを制御する例を示した。本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、これに限定されることはなく、より多くのグループに分けてもよい。即ち、制御部１８０は、複数のスイッチトキャパシタを３以上のグループに分け、グループ毎に充電を開始するタイミングを制御してもよい。
【０１０８】
以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、サンプルホールド部１１０が、オーバーサンプリング比Ｎと、同数のスイッチトキャパシタを有する例を説明した。これに代えて、サンプルホールド部１１０は、オーバーサンプリング比Ｎと比較して、小さい数のスイッチトキャパシタを有してもよい。この場合においても、制御部１８０が、コンバージョン周期において、少なくとも一部のスイッチトキャパシタのトラッキング周期の動作を開始させることで、消費電力を低下させることができる。この場合の信号波形の一例を、次に示す。
【０１０９】
図９は、本実施形態に係る制御部１８０が、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力を低減させる制御を実行した場合の信号波形の第４例を示す。図９は、図５に示す信号波形と同様に、横方向は時間を示し、縦方向は波高値を示す。また、図９は、図５と同様に、トラッキング周期を「ｔｒａｃｋｉｎｇ」と示し、コンバージョン周期を「ｃｏｎｖｅｒｓｉｏｎ」と示す。
【０１１０】
図９は、図６から図８と同様に、制御部１８０が、サンプルホールド部１１０の動作を除き、図５で説明した動作と同様の動作を実行する例を示す。したがって、制御部１８０がｌ個のスイッチトキャパシタのそれぞれに供給する制御信号φｔ１、φｔ２、・・・、φｔｌ以外は、図５から図８の信号波形と略同一となるので、ここでは説明を省略する（ｍ＞ｌ）。
【０１１１】
第４例においても、制御部１８０は、スイッチトキャパシタの数に関係なく、複数のスイッチトキャパシタのうち、充電動作を開始させるスイッチトキャパシタに対して、転送動作を実行したクロックタイミングの次のクロックタイミングにおいて充電動作を開始させてよい。即ち、制御部１８０は、ｌ個のスイッチトキャパシタに対して異なる制御信号φｔ１、φｔ２、・・・、φｔｌを生成し、それぞれ供給する。
【０１１２】
制御部１８０は、例えば、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１に充電された電荷を、コンバージョン周期の第１番目のタイミングにおいて、アナログ積分部１３０へと放電させる。そして、制御部１８０は、コンバージョン周期の第２番目のタイミングにおいて、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１の次のアナログ入力信号の充電動作を開始させる。即ち、制御部１８０は、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１に対して、第１番目のタイミングでロー電位、第２番目のタイミングでハイ電位となる制御信号φｔ１を供給する。
【０１１３】
また、制御部１８０は、第２番目のキャパシタＣｓ１ｐ２およびＣｓ１ｎ２に充電された電荷を、コンバージョン周期の第２番目のタイミングにおいて、アナログ積分部１３０へと放電させる。そして、制御部１８０は、コンバージョン周期の第３番目のタイミングにおいて、第２番目のキャパシタＣｓ１ｐ２およびＣｓ１ｎ２の次のアナログ入力信号の充電動作を開始させる。即ち、制御部１８０は、第２番目のキャパシタＣｓ１ｐ２およびＣｓ１ｎ２に対して、第１番目のタイミングでロー電位、第３番目のタイミングでハイ電位となる制御信号φｔ２を供給する。
【０１１４】
このように、制御部１８０は、図６で説明したｍ個のスイッチトキャパシタに対する制御のうち、ｌ個までのスイッチトキャパシタに対する制御信号と同様の動作を実行してよい。これにより、サンプルホールド部１１０における電力消費を低減させることができる。また、制御部１８０のｌ個のスイッチトキャパシタに対する制御動作は、図９で説明した動作に限定されることはない。制御部１８０は、図７および図８で説明したように、一部のスイッチトキャパシタに対する制御信号を共通にしてもよい。
【０１１５】
なお、ｌ個のスイッチトキャパシタの放電動作が終了した場合、全てのスイッチトキャパシタに対するトラッキング周期が開始されることになる。そこで、制御部１８０は、次のコンバージョン周期の開始時刻を早めてもよい。即ち、制御部１８０は、１変換サイクルをより短い時間にしてよい。以上の制御部１８０および／またはデジタル演算部３０は、少なくとも一部が計算機等で構成されてよい。
【０１１６】
以上の本発明の様々な実施形態は、フローチャートおよびブロック図を参照して記載されてよい。フローチャートおよびブロック図におけるブロックは、（１）オペレーションが実行されるプロセスの段階または（２）オペレーションを実行する役割を持つ装置の「部」として表現されてよい。特定の段階および「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、および／またはコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。
【０１１７】
なお、専用回路は、デジタルおよび／またはアナログハードウェア回路を含んでよく、また、集積回路（ＩＣ）および／またはディスクリート回路を含んでよい。プログラマブル回路は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、およびプログラマブルロジックアレイ（ＰＬＡ）等のような、論理和、排他的論理和、否定論理積、否定論理和、および他の論理演算、フリップフロップ、レジスタ、並びにメモリエレメントを含む、再構成可能なハードウェア回路を含んでよい。
【０１１８】
コンピュータ可読記憶媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよい。これにより、当該有形なデバイスに格納される命令を有するコンピュータ可読記憶媒体は、フローチャートまたはブロック図で指定されたオペレーションを実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。コンピュータ可読記憶媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。
【０１１９】
コンピュータ可読記憶媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭまたはフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク、メモリスティック、集積回路カード等が含まれてよい。
【０１２０】
コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ等を含んでよい。また、コンピュータ可読命令は、Ｓｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語または同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１または複数のプログラミング言語の任意の組み合わせで記述されたソースコードまたはオブジェクトコードを含んでよい。
【０１２１】
コンピュータ可読命令は、ローカルにまたはローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して、汎用コンピュータ、特殊目的のコンピュータ、もしくは他のプログラム可能なデータ処理装置のプロセッサ、またはプログラマブル回路に提供されてよい。これにより、汎用コンピュータ、特殊目的のコンピュータ、もしくは他のプログラム可能なデータ処理装置のプロセッサ、またはプログラマブル回路は、フローチャートまたはブロック図で指定されたオペレーションを実行するための手段を作成するために、当該コンピュータ可読命令を実行できる。なお、プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
【０１２２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１２３】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【０１２４】
１０  入力端子、２０  インクリメンタル型デルタシグマＡＤ変調器、３０  デジタル演算部、４０  出力端子、１００  インクリメンタル型デルタシグマＡＤ変換器、１１０  サンプルホールド部、１２０  加算部、１３０  アナログ積分部、１４０  フィードフォワード部、１５０  量子化部、１６０  ＤＡ変換部、１６２  第１スイッチ部、１６４  第２スイッチ部、１６６  第３スイッチ部、１７０  リセット部、１８０  制御部、２１０  第１アナログ積分器、２１２  第１アナログ増幅器、２１４  正側リセットスイッチ、２１６  負側リセットスイッチ、２２０  第２アナログ積分器、２２２  第２アナログ増幅器、２２４  正側リセットスイッチ、２２６  負側リセットスイッチ、２３０  第３アナログ積分器、２３２  第３アナログ増幅器、２３４  正側リセットスイッチ、２３６  負側リセットスイッチ、２４０  第１スイッチトキャパシタ、２４２  前段スイッチ、２４４  後段スイッチ、２４５  第２スイッチトキャパシタ、２４６  前段スイッチ、２４８  後段スイッチ、２５０  第１フィードフォワード部、２５２  第１ＦＦスイッチ、２６０  第２フィードフォワード部、２６２  第２ＦＦスイッチ、２７０  第３フィードフォワード部、２７２  第３ＦＦスイッチ、２８０  第４フィードフォワード部、２８２  第４ＦＦスイッチ
【図１】
2018093441.tif 000003
【図２】
2018093441.tif 000004
【図３】
2018093441.tif 000005
【図４】
2018093441.tif 000006
【図５】
2018093441.tif 000007
【図６】
2018093441.tif 000008
【図７】
2018093441.tif 000009
【図８】
2018093441.tif 000010
【図９】
2018093441.tif 000011