(57)【要約】【課題】鳴きの抑制と積層コンデンサの容量とがバランス良く改善された電子部品を提供すること。【解決手段】本発明の電子部品は、積層コンデンサと、電気絶縁性を有する基板本体を含み、該基板本体の一方主面側に上記積層コンデンサが実装されたインターポーザと、を備える。上記積層コンデンサは、複数の誘電体層及び複数の内部電極層が積層された積層体と、第１外部電極と、第２外部電極とを備える。上記積層体は、上記第１外部電極及び上記第２外部電極にそれぞれ接続された内部電極層が誘電体層を介して積層された有効領域、及び、該有効領域を囲む非有効領域からなる。上記有効領域の幅Ｗ１１ｅは、上記基板本体の幅Ｗ２１よりも大きく、上記積層体の幅をＷ１１、上記積層体の厚さをＴ１１、上記基板本体の厚さをＴ２１としたとき、Ｗ１１／（Ｔ１１＋Ｔ２１）の値は、０．９０以上、１．１０以下であることを特徴とする。【選択図】図３
2018093051.tif 000002
【特許請求の範囲】
【請求項１】
積層コンデンサと、
電気絶縁性を有する基板本体を含み、該基板本体の一方主面側に前記積層コンデンサが実装されたインターポーザと、を備える電子部品であって、
前記積層コンデンサは、複数の誘電体層及び複数の内部電極層が積層された積層体と、第１外部電極と、第２外部電極とを備え、
前記積層体は、前記基板本体の前記一方主面に直交する厚さ方向に相対する第１主面と、前記基板本体の前記一方主面に直交する厚さ方向に相対し、前記基板本体の前記一方主面と対向する第２主面と、前記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、前記厚さ方向及び前記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有し、
前記第１外部電極は、前記積層体の前記第１端面に配置され、前記複数の内部電極層のうちの少なくとも一部の内部電極層と電気的に接続されており、
前記第２外部電極は、前記積層体の前記第２端面に配置され、前記複数の内部電極層のうちの少なくとも一部の内部電極層と電気的に接続されており、
前記積層体は、前記第１外部電極及び前記第２外部電極にそれぞれ接続された内部電極層が誘電体層を介して積層された有効領域、及び、該有効領域を囲む非有効領域からなり、
前記有効領域の幅Ｗ１１ｅは、前記基板本体の幅Ｗ２１よりも大きく、
前記積層体の幅をＷ１１、前記積層体の厚さをＴ１１、前記基板本体の厚さをＴ２１としたとき、Ｗ１１／（Ｔ１１＋Ｔ２１）の値は、０．９０以上、１．１０以下であることを特徴とする電子部品。
【請求項２】
前記基板本体の厚さＴ２１は、８０μｍ以下である請求項１に記載の電子部品。
【請求項３】
前記非有効領域の前記第２主面側の厚さをＴａとしたとき、Ｔａ／Ｔ２１の値は、０．１５以上、０．５０以下である請求項１又は２に記載の電子部品。
【請求項４】
前記非有効領域の前記第１側面側の幅Ｗａ、及び、前記非有効領域の前記第２側面側の幅Ｗｂは、いずれも２０μｍ以下である請求項１〜３のいずれか１項に記載の電子部品。
【請求項５】
前記非有効領域の前記第１側面側の幅をＷａ、前記非有効領域の前記第２側面側の幅をＷｂとしたとき、Ｗａ／Ｔ２１の値及びＷｂ／Ｔ２１の値は、いずれも０．１３以上、０．６７以下である請求項１〜４のいずれか１項に記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層コンデンサとインターポーザとを備える電子部品に関する。
【背景技術】
【０００２】
近年、電子機器の高性能化に伴い、積層セラミックコンデンサの大容量化が進んでいる。大容量の積層セラミックコンデンサにおいては、誘電体材料としてチタン酸バリウム等の高誘電率のセラミック材料が使用されている。
【０００３】
これらの高誘電率のセラミック材料は、圧電性及び電歪性を有しているため、高誘電率のセラミック材料からなる誘電体を含む積層セラミックコンデンサにおいては、電圧が印加された際に機械的な歪みが生じることになる。
【０００４】
そのため、回路基板に実装された積層セラミックコンデンサに交流電圧、又は、交流成分が重畳された直流電圧が印加されると、積層セラミックコンデンサの歪みに起因して積層セラミックコンデンサに振動が発生することになり、当該振動が回路基板に伝播することで回路基板が振動することとなってしまう。
【０００５】
ここで、伝播した振動により、回路基板が可聴周波数域である２０Ｈｚ以上２０，０００Ｈｚ以下の周波数で振動した場合には、「鳴き（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）」と呼ばれる騒音が発生することになる。
【０００６】
上記騒音の低減を図る技術としては、種々のものが提案されており、例えば、特許文献１には、絶縁基板、２つの第１導体パッド、２つの第２導体パッド、及び、各第１導体パッドと各第２導体パッドとを接続する２つの導体ビアを備えたインターポーザと、インターポーザの各第１導体パッドに各外部電極がハンダを介してそれぞれ接合された積層セラミックコンデンサとを具備するインターポーザ付き積層セラミックコンデンサが開示されている。特許文献１に記載のインターポーザ付き積層セラミックコンデンサにおいて、インターポーザの各導体ビアは各々の内側に貫通孔を有していて、各貫通孔における第２導体パッド側にはハンダが充填されていない空隙が存在している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−１７９５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、鳴きの抑制と積層コンデンサの容量とをバランス良く改善する点では、未だ改善の余地があった。
【０００９】
本発明は上記の問題を解決するためになされたものであり、鳴きの抑制と積層コンデンサの容量とがバランス良く改善された電子部品を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の電子部品は、積層コンデンサと、電気絶縁性を有する基板本体を含み、該基板本体の一方主面側に上記積層コンデンサが実装されたインターポーザと、を備える電子部品であって、上記積層コンデンサは、複数の誘電体層及び複数の内部電極層が積層された積層体と、第１外部電極と、第２外部電極とを備え、上記積層体は、上記基板本体の上記一方主面に直交する厚さ方向に相対する第１主面と、上記基板本体の上記一方主面に直交する厚さ方向に相対し、上記基板本体の上記一方主面と対向する第２主面と、上記厚さ方向に直交する長さ方向に相対する第１端面及び第２端面と、上記厚さ方向及び上記長さ方向に直交する幅方向に相対する第１側面及び第２側面とを有し、上記第１外部電極は、上記積層体の上記第１端面に配置され、上記複数の内部電極層のうちの少なくとも一部の内部電極層と電気的に接続されており、上記第２外部電極は、上記積層体の上記第２端面に配置され、上記複数の内部電極層のうちの少なくとも一部の内部電極層と電気的に接続されており、上記積層体は、上記第１外部電極及び上記第２外部電極にそれぞれ接続された内部電極層が誘電体層を介して積層された有効領域、及び、該有効領域を囲む非有効領域からなり、上記有効領域の幅Ｗ１１ｅは、上記基板本体の幅Ｗ２１よりも大きく、上記積層体の幅をＷ１１、上記積層体の厚さをＴ１１、上記基板本体の厚さをＴ２１としたとき、Ｗ１１／（Ｔ１１＋Ｔ２１）の値は、０．９０以上、１．１０以下であることを特徴とする。
【００１１】
本発明の電子部品において、上記基板本体の厚さＴ２１は、８０μｍ以下であることが好ましい。
【００１２】
本発明の電子部品において、上記非有効領域の上記第２主面側の厚さをＴａとしたとき、Ｔａ／Ｔ２１の値は、０．１５以上、０．５０以下であることが好ましい。
【００１３】
本発明の電子部品において、上記非有効領域の上記第１側面側の幅Ｗａ、及び、上記非有効領域の上記第２側面側の幅Ｗｂは、いずれも２０μｍ以下であることが好ましい。
【００１４】
本発明の電子部品において、上記非有効領域の上記第１側面側の幅をＷａ、上記非有効領域の上記第２側面側の幅をＷｂとしたとき、Ｗａ／Ｔ２１の値及びＷｂ／Ｔ２１の値は、いずれも０．１３以上、０．６７以下であることが好ましい。
【発明の効果】
【００１５】
本発明によれば、鳴きの抑制と積層コンデンサの容量とがバランス良く改善された電子部品を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の一実施形態に係る電子部品を模式的に示す正面図である。
【図２】図２は、図１に示す電子部品を矢印ＩＩ方向から見た平面図である。
【図３】図３は、図１に示す電子部品を矢印ＩＩＩ方向から見た側面図である。
【図４】図４は、図１に示す電子部品を構成する積層セラミックコンデンサを模式的に示す斜視図である。
【図５】図５は、図４に示す積層セラミックコンデンサを矢印Ｖ−Ｖ方向から見た断面図である。
【図６】図６は、図４に示す積層セラミックコンデンサを矢印ＶＩ−ＶＩ方向から見た断面図である。
【図７】図７は、図１に示す電子部品を構成するインターポーザを一方主面側から見た斜視図である。
【図８】図８（ａ）は、セラミックグリーンシートに導電膜を形成した状態を模式的に示す平面図であり、図８（ｂ）は、導電膜が形成されたセラミックグリーンシートを積み重ねる状態を模式的に示す斜視図である。
【図９】図９は、積層体チップの外観の一例を示す概略斜視図である。
【図１０】図１０は、電子部品が実装された回路基板から生じる騒音の音圧の測定方法を示す概略図である。
【図１１】図１１は、実施例１及び比較例１における騒音の音圧の測定結果を示すグラフである。
【発明を実施するための形態】
【００１７】
以下、本発明の一実施形態に係る電子部品について説明する。
しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。
【００１８】
以下の実施形態では、積層コンデンサが積層セラミックコンデンサである場合について説明するが、積層コンデンサの誘電体材料は、電圧の印加により歪みが発生し得るものであればセラミック材料に限定されない。例えば、セラミック材料以外の誘電体材料として樹脂材料を用いた積層コンデンサである積層型金属化フィルムコンデンサ等に対しても、本発明を適用することができる。
【００１９】
図１は、本発明の一実施形態に係る電子部品を模式的に示す正面図である。図２は、図１に示す電子部品を矢印ＩＩ方向から見た平面図である。図３は、図１に示す電子部品を矢印ＩＩＩ方向から見た側面図である。
図１〜図３に示す電子部品１００は、積層セラミックコンデンサ１０と、基板本体２１の一方主面２１ａ側に積層セラミックコンデンサ１０が実装されたインターポーザ２０とを備えている。
【００２０】
図１〜図３においては、積層セラミックコンデンサ１０の長さ方向Ｌ、幅方向Ｗ及び厚さ方向Ｔを図示している。後述する図４〜図７においても同様である。ここで、長さ方向Ｌと幅方向Ｗと厚さ方向Ｔとは互いに直交する。厚さ方向Ｔは、基板本体２１の一方主面２１ａに直交する方向である。
【００２１】
図４は、図１に示す電子部品を構成する積層セラミックコンデンサを模式的に示す斜視図である。
図４に示すように、積層セラミックコンデンサ１０は、積層体１１と、積層体１１上に設けられて長さ方向Ｌの両端部の表面に位置する第１外部電極１２ａ及び第２外部電極１２ｂとを備えている。本実施形態においては、積層セラミックコンデンサが２つの外部電極を備えているが、本発明の電子部品において、積層コンデンサは、少なくとも２つの外部電極を備えていればよい。
【００２２】
積層体１１は、厚さ方向Ｔに相対する第１主面１１１と、厚さ方向Ｔに相対し、基板本体２１の一方主面２１ａと対向する第２主面１１２と、厚さ方向Ｔに直交する長さ方向Ｌに相対する第１端面１１３及び第２端面１１４と、厚さ方向Ｔ及び長さ方向Ｌに直交する幅方向Ｗに相対する第１側面１１５及び第２側面１１６とを有している。
【００２３】
積層体１１は、直方体状の外形を有しており、角部及び稜線部の少なくとも一方に丸みを有していてもよい。角部は、積層体の３面が交わる部分であり、稜線部は、積層体の２面が交わる部分である。
【００２４】
第１外部電極１２ａ及び第２外部電極１２ｂは、長さ方向Ｌの両端部の表面に位置している。具体的には、第１外部電極１２ａは、積層体１１の第１端面１１３に配置され、かつ、第１端面１１３から第１主面１１１、第２主面１１２、第１側面１１５及び第２側面１１６のそれぞれの一部に延びており、第２外部電極１２ｂは、積層体１１の第２端面１１４に配置され、かつ、第２端面１１４から第１主面１１１、第２主面１１２、第１側面１１５及び第２側面１１６のそれぞれの一部に延びている。
【００２５】
図５は、図４に示す積層セラミックコンデンサを矢印Ｖ−Ｖ方向から見た断面図である。図６は、図４に示す積層セラミックコンデンサを矢印ＶＩ−ＶＩ方向から見た断面図である。
図５及び図６に示すように、積層セラミックコンデンサ１０を構成する積層体１１においては、複数の誘電体層１３及び複数の内部電極層１４が交互に積層されている。
【００２６】
本実施形態においては、誘電体層１３と内部電極層１４との積層方向が、積層セラミックコンデンサ１０の長さ方向Ｌ及び幅方向Ｗに対して直交している。すなわち、誘電体層１３と内部電極層１４との積層方向は、積層セラミックコンデンサ１０の厚さ方向Ｔと平行である。
【００２７】
図５に示すように、互いに対向する内部電極層１４同士において、一方の内部電極層１４は、第１端面１１３で第１外部電極１２ａと電気的に接続されており、他方の内部電極層１４は、第２端面１１４で第２外部電極１２ｂと電気的に接続されている。すなわち、第１外部電極１２ａは、第１端面１１３で一方の内部電極層１４と電気的に接続されており、第２外部電極１２ｂは、第２端面１１４で他方の内部電極層１４と電気的に接続されている。
【００２８】
本実施形態においては、全ての内部電極層１４は、第１外部電極１２ａ又は第２外部電極１２ｂと電気的に接続されているが、本発明の電子部品においては、複数の内部電極層のうちの少なくとも一部の内部電極層が、第１外部電極又は第２外部電極と電気的に接続されていればよい。すなわち、複数の内部電極層の中に、第１外部電極及び第２外部電極と電気的に接続されない内部電極層が含まれていてもよい。
【００２９】
図５及び図６には、積層セラミックコンデンサ１０の長さ方向Ｌにおける積層体１１の長さＬ１１、幅方向Ｗにおける積層体１１の幅Ｗ１１、及び、厚さ方向Ｔにおける積層体１１の厚さＴ１１を示している。図１〜図３にも同様にＬ１１、Ｗ１１及びＴ１１を示す。なお、積層セラミックコンデンサ１０の長さ方向Ｌにおける積層体１１の最大長さ、幅方向Ｗにおける積層体１１の最大幅、及び、厚さ方向Ｔにおける積層体１１の最大厚さをそれぞれＬ１１、Ｗ１１及びＴ１１とする。
【００３０】
図５及び図６に示すように、積層体１１は、第１外部電極１２ａ及び第２外部電極１２ｂにそれぞれ接続された内部電極層１４が誘電体層１３を介して積層された有効領域１１ｅ、及び、有効領域１１ｅを囲む非有効領域１１ｎからなる。
【００３１】
具体的には、積層体１１の有効領域１１ｅは、第１外部電極１２ａと電気的に接続された内部電極層１４と、第２外部電極１２ｂと電気的に接続された内部電極層１４と、この２つの内部電極層１４の間に挟まれた誘電体層１３とによって構成されるコンデンサとして機能する部分が積層されている領域である。
【００３２】
図５及び図６においては、積層体１１の有効領域１１ｅは、複数の内部電極層１４の中で最も第１主面１１１側に位置する第１内部電極層１４ａから、複数の内部電極層１４の中で最も第２主面１１２側に位置する第２内部電極層１４ｂまでの範囲において、厚さ方向Ｔに見て、全ての内部電極層１４が互いに重なっている範囲である。
【００３３】
図５及び図６には、積層セラミックコンデンサ１０の長さ方向Ｌにおける積層体１１の有効領域１１ｅの長さＬ１１ｅ、幅方向Ｗにおける積層体１１の有効領域１１ｅの幅Ｗ１１ｅ、及び、厚さ方向Ｔにおける積層体１１の有効領域１１ｅの厚さＴ１１ｅを示している。図１〜図３にも同様にＬ１１ｅ、Ｗ１１ｅ及びＴ１１ｅを示す。
【００３４】
積層体１１の非有効領域１１ｎは、積層体１１において有効領域１１ｅの外側に位置する部分であり、コンデンサとして機能していない領域である。
【００３５】
図５及び図６には、積層セラミックコンデンサ１０の長さ方向Ｌにおける非有効領域１１ｎの第１端面１１３側の長さＬａ、非有効領域１１ｎの第２端面１１４側の長さＬｂ、幅方向Ｗにおける非有効領域１１ｎの第１側面１１５側の幅Ｗａ、非有効領域１１ｎの第２側面１１６側の幅Ｗｂ、厚さ方向Ｔにおける非有効領域１１ｎの第１主面１１１側の厚さＴｂ、及び、非有効領域１１ｎの第２主面１１２側の厚さＴａを示している。図１及び図３にも同様にＬａ、Ｌｂ、Ｗａ、Ｗｂ、Ｔｂ及びＴａを示す。
【００３６】
複数の誘電体層１３の各々を構成する材料としては、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３又はＣａＺｒＯ３等を主成分とする誘電体セラミックスが挙げられる。また、これらの主成分に、副成分として、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｃｏ化合物，Ｎｉ化合物又は希土類化合物等が添加された誘電体セラミックスでもよい。
【００３７】
複数の内部電極層１４の各々を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ等の金属、又は、これらの金属の少なくとも１種を含む合金、例えばＡｇとＰｄとの合金等が挙げられる。
【００３８】
第１外部電極１２ａ及び第２外部電極１２ｂは、それぞれ、積層体１１の両端部を覆うように設けられた下地層と、この下地層を覆うように設けられためっき層とを含むことが好ましい。下地層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ等の金属、又は、これらの金属の少なくとも１種を含む合金、例えばＡｇとＰｄとの合金等が挙げられる。
【００３９】
下地層の形成方法としては、例えば、焼成後の積層体１１の両端部に塗布した導電性ペーストを焼き付ける方法、又は、焼成前の積層体１１の両端部に塗布した導電性ペーストを内部電極層１４と同時に焼成する方法等が挙げられる。また、積層体１１の両端部にめっきを行う方法、又は、積層体１１の両端部に塗布した熱硬化性樹脂を含む導電性樹脂を硬化させる方法でもよい。
【００４０】
めっき層を構成する材料としては、Ｓｎ、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ等の金属、又は、これらの金属の少なくとも１種を含む合金、例えばＡｇとＰｄとの合金等が挙げられる。
【００４１】
めっき層は、複数の層から構成されていてもよい。この場合、めっき層としては、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。Ｎｉめっき層は、半田バリア層として機能する。Ｓｎめっき層は、半田との濡れ性が良好である。
【００４２】
図７は、図１に示す電子部品を構成するインターポーザを一方主面側から見た斜視図である。
図７に示すように、インターポーザ２０は、電気絶縁性を有する基板本体２１を含む。本実施形態においては、基板本体２１は、平面視にて矩形状の外形を有する。ただし、基板本体２１の外形は、矩形状に限られず、例えば、楕円形状等でもよい。基板本体２１においては、角部及び稜線部が面取りされていてもよい。
【００４３】
基板本体２１は、積層セラミックコンデンサ１０が実装される側の一方主面２１ａ（図１参照）、一方主面２１ａとは反対側の他方主面２１ｂ、及び、一方主面２１ａと他方主面２１ｂとを結ぶ周面を有する。
【００４４】
図７には、積層セラミックコンデンサ１０の長さ方向Ｌにおける基板本体２１の長さＬ２１、幅方向Ｗにおける基板本体２１の幅Ｗ２１、及び、厚さ方向Ｔにおける基板本体２１の厚さＴ２１を示している。上述したように、厚さ方向Ｔは、基板本体２１の一方主面２１ａに直交する方向である。図１〜図３にも同様にＬ２１、Ｗ２１及びＴ２１を示す。なお、積層セラミックコンデンサ１０の長さ方向Ｌにおける基板本体２１の最大長さ、幅方向Ｗにおける基板本体２１の最大幅、及び、厚さ方向Ｔにおける基板本体２１の最大厚さをそれぞれＬ２１、Ｗ２１及びＴ２１とする。
【００４５】
基板本体２１の材料としては、エポキシ樹脂等の樹脂材料、又は、アルミナ等のセラミックス材料等が挙げられる。また、基板本体２１の材料には、無機材料もしくは有機材料からなるフィラー又は織布が添加されていてもよい。
【００４６】
図７に示すように、インターポーザ２０は、一方主面２１ａに設けられた第１ランド電極２２ａ及び第２ランド電極２２ｂを含む。具体的には、第１ランド電極２２ａ及び第２ランド電極２２ｂは、長さ方向Ｌにおいて間隔を置いて配置されている。第１ランド電極２２ａ及び第２ランド電極２２ｂは、それぞれ、平面視にて矩形状の外形を有し、基板本体２１の周面に対して離間している。第１ランド電極２２ａ及び第２ランド電極２２ｂの各々は、Ｃｕ等の導電材料から構成されている。
【００４７】
インターポーザ２０は、他方主面２１ｂに、図示しない回路基板のランド電極と電気的に接続される接続電極が設けられていてもよい。この場合、インターポーザ２０には、一方主面２１ａ上の第１ランド電極２２ａ又は第２ランド電極２２ｂと接続電極とを電気的に接続する貫通電極が設けられていることが好ましい。また、インターポーザ２０には、一方主面２１ａ上の第１ランド電極２２ａ又は第２ランド電極２２ｂと電気的に接続する貫通電極が設けられ、接続電極が設けられていなくてもよい。なお、接続電極が設けられていない場合、積層セラミックコンデンサ１０の第１外部電極１２ａもしくは第２外部電極１２ｂ、インターポーザ２０の第１ランド電極２２ａもしくは第２ランド電極２２ｂ、又は、インターポーザ２０の貫通電極と、回路基板のランド電極とが電気的に接続されてもよい。
【００４８】
図１〜図３に示すように、電子部品１００においては、積層セラミックコンデンサ１０の第１外部電極１２ａ及び第２外部電極１２ｂと、インターポーザ２０の第１ランド電極２２ａ及び第２ランド電極２２ｂとが、図示しない半田又は導電性接着剤等によってそれぞれ電気的に接続されている。
【００４９】
本発明の電子部品において、積層体の有効領域の幅Ｗ１１ｅは、基板本体の幅Ｗ２１よりも大きい。有効領域の幅Ｗ１１ｅを大きくすることにより、積層セラミックコンデンサの容量を大きくすることができる。
【００５０】
本発明の電子部品において、有効領域の幅をＷ１１ｅ、基板本体の幅をＷ２１としたとき、Ｗ１１ｅ／Ｗ２１の値は、１．１９以下であることが好ましい。
【００５１】
本発明の電子部品において、積層体の幅をＷ１１、積層体の厚さをＴ１１、基板本体の厚さをＴ２１としたとき、Ｗ１１／（Ｔ１１＋Ｔ２１）の値は、０．９０以上、１．１０以下である。Ｗ１１／（Ｔ１１＋Ｔ２１）の値は、０．９５以上であることが好ましく、また、１．０５以下であることが好ましい。Ｗ１１／（Ｔ１１＋Ｔ２１）の値を１に近付けることにより、いわゆる鳴きを抑制することができる。なお、積層体と基板本体との間には間隔が存在する場合もあるが、この間隔は（Ｔ１１＋Ｔ２１）の値に比べて小さいため、鳴きへの影響は小さいものとして無視して考えることとする。
【００５２】
本発明の電子部品において、基板本体の厚さＴ２１は、３０μｍ以上であることが好ましい。また、基板本体の厚さＴ２１は、８０μｍ以下であることが好ましい。
【００５３】
本発明の電子部品において、非有効領域の第１側面側の幅Ｗａ、及び、非有効領域の第２側面側の幅Ｗｂは、いずれも１０μｍ以上であることが好ましい。また、非有効領域の第１側面側の幅Ｗａ、及び、非有効領域の第２側面側の幅Ｗｂは、いずれも２０μｍ以下であることが好ましい。
【００５４】
本発明の電子部品において、基板本体の厚さをＴ２１、非有効領域の第１側面側の幅をＷａ、非有効領域の第２側面側の幅をＷｂとしたとき、Ｗａ／Ｔ２１の値及びＷｂ／Ｔ２１の値は、いずれも０．１３以上であることが好ましい。また、Ｗａ／Ｔ２１の値及びＷｂ／Ｔ２１の値は、いずれも０．６７以下であることが好ましい。
【００５５】
本発明の電子部品において、基板本体の厚さをＴ２１、非有効領域の第２主面側の厚さをＴａとしたとき、Ｔａ／Ｔ２１の値は、０．１５以上であることが好ましい。また、Ｔａ／Ｔ２１の値は、０．５０以下であることが好ましい。
【００５６】
本発明の電子部品において、基板本体の厚さをＴ２１、非有効領域の第１主面側の厚さをＴｂとしたとき、Ｔｂ／Ｔ２１の値は、０．１５以上であることが好ましい。また、Ｔｂ／Ｔ２１の値は、０．５０以下であることが好ましい。
【００５７】
各種の寸法の測定においては、電子部品の研磨断面を光学顕微鏡にて、例えば１０倍に拡大して観察し、研磨断面の中央を通る直線上における寸法を測定する。光学顕微鏡では明瞭に寸法を測定することが困難な場合には、光学顕微鏡に代えて走査型電子顕微鏡にて研磨断面を観察してもよい。
【００５８】
例えば、積層体１１にて第２主面１１２と有効領域１１ｅとの間に位置する部分の非有効領域１１ｎの厚さＴａを測定する際には、積層セラミックコンデンサ１０の断面を光学顕微鏡で観察した拡大像において、積層体１１の積層方向に延びてかつ積層体１１の中心を通る直線を引き、直線上における非有効領域１１ｎの厚さＴａを測定する。
【００５９】
積層体１１の有効領域１１ｅは、上記と同様に光学顕微鏡により研磨断面を観察することにより確認することができる。あるいは、積層体１１の有効領域１１ｅは、第１主面１１１側又は第２主面１１２側から電子部品１００にＸ線を照射して撮像した透過像を観察することにより確認することができる。積層体１１の有効領域１１ｅの幅は、積層体１１の幅方向の一方側にて最も外側に位置する内部電極層１４の一端から、積層体１１の幅方向の他方側にて最も外側に位置する内部電極層１４の他端までの幅とする。
【００６０】
以下、本発明の電子部品の製造方法について説明する。
本発明の電子部品の製造方法は、積層コンデンサを準備する工程と、インターポーザを構成する基板本体の一方主面側に上記積層コンデンサを実装する工程とを備える。
【００６１】
以下、本発明の電子部品の製造方法の一実施形態として、図１に示す電子部品１００の製造方法について説明する。
【００６２】
（積層セラミックコンデンサの準備）
誘電体層の原料となるセラミックに、有機バインダ、可塑剤及び有機溶剤等を加え、これらを混合することにより、セラミックスラリーが作製される。このセラミックスラリーを、樹脂フィルム上にシート状に塗布することにより、矩形のセラミックグリーンシートが複数枚成形される。セラミックグリーンシートの成形は、例えば、ダイコータ、グラビアコータ、マイクログラビアコータ等を用いて行われる。
【００６３】
図８（ａ）は、セラミックグリーンシートに導電膜を形成した状態を模式的に示す平面図であり、図８（ｂ）は、導電膜が形成されたセラミックグリーンシートを積み重ねる状態を模式的に示す斜視図である。
図８（ａ）に示すように、セラミックグリーンシート５０ａ及び５０ｂの表面に、Ｎｉ等を主成分として含有する内部電極層用導電性ペーストをＸ方向にストライプ形状にスクリーン印刷した後、乾燥することにより、内部電極層１４となる導電膜５２ａ及び５２ｂがそれぞれ形成される。印刷方法としては、スクリーン印刷、インクジェット印刷、グラビア印刷等の各種の方法が用いられる。
【００６４】
次に、図８（ｂ）に示すように、導電膜５２ａ及び５２ｂがそれぞれ印刷されたセラミックグリーンシート５０ａ及び５０ｂが、導電膜５２ａ及び５２ｂを印刷した方向（Ｘ方向）とは直交する方向（導電膜５２ａ及び５２ｂの幅方向：Ｙ方向）にずらされ、積み重ねられる。さらに、積層されたセラミックグリーンシート５０ａ及び５０ｂの上面及び下面に、必要に応じて、導電膜が形成されていないセラミックグリーンシートが所定枚数積み重ねられ、マザー積層体が得られる。
【００６５】
続いて、得られたマザー積層体がプレスされる。マザー積層体をプレスする方法としては、剛体プレス、静水圧プレス等の方法が用いられる。
【００６６】
図９は、積層体チップの外観の一例を示す概略斜視図である。
プレスされたマザー積層体はチップ形状にカットされ、図９に示されるような積層体チップ６０が得られる。マザー積層体をカットする方法としては、押切り、ダイシング、レーザ等の各種方法が用いられる。
【００６７】
以上の工程を経ることで、積層体チップ６０の一方端面は、セラミックグリーンシート５０ａの導電膜５２ａのみが露出しており、他方端面は、セラミックグリーンシート５０ｂの導電膜５２ｂのみが露出されている面となる。また、積層体チップ６０の両側面は、セラミックグリーンシート５０ａの導電膜５２ａ及びセラミックグリーンシート５０ｂの導電膜５２ｂが露出している面となる。
【００６８】
その後、図９に示される積層体チップ６０の両側面に、生のセラミック保護層を形成することで焼成前の積層体チップが得られる。生のセラミック保護層は、セラミック保護層用のセラミックグリーンシートを貼り付けるか、又は、セラミック保護層用のセラミックスラリーを塗布することで形成される。
【００６９】
生のセラミック保護層が形成された積層体チップを、必要に応じて乾燥した後、焼成することにより、積層体１１が得られる。
【００７０】
得られた積層体１１の第１端面１１３及び第２端面１１４に導電性ペーストを塗布し、焼き付け、さらに、必要に応じて、めっき処理を施すことによって、第１外部電極１２ａ及び第２外部電極１２ｂが形成される。
【００７１】
上述のようにして、積層セラミックコンデンサ１０が製造される。
【００７２】
（積層セラミックコンデンサの実装）
積層セラミックコンデンサ１０の第１外部電極１２ａ及び第２外部電極１２ｂを、半田等を用いて、インターポーザ２０を構成する基板本体２１上の第１ランド電極２２ａ及び第２ランド電極２２ｂにそれぞれ接合することにより、基板本体２１の一方主面２１ａ側に積層セラミックコンデンサ１０を実装することができる。
【００７３】
以上により、図１に示す電子部品１００を製造することができる。
【実施例】
【００７４】
以下、本発明の電子部品をより具体的に開示した実施例を示す。なお、本発明は、これらの実施例のみに限定されるものではない。
【００７５】
［電子部品の作製］
（実施例１）
表１に示す各寸法を有する積層セラミックコンデンサ及びインターポーザを準備し、インターポーザの基板本体の一方主面側に積層セラミックコンデンサを実装することにより、電子部品を作製した。実施例１においては、積層体の有効領域の幅Ｗ１１ｅが基板本体の幅Ｗ２１よりも大きい。また、積層体の幅をＷ１１、積層体の厚さをＴ１１、基板本体の厚さをＴ２１としたとき、Ｗ１１／（Ｔ１１＋Ｔ２１）の値は１．０５である。
【００７６】
（比較例１）
表１に示す各寸法を有する積層セラミックコンデンサ及びインターポーザを準備し、インターポーザの基板本体の一方主面側に積層セラミックコンデンサを実装することにより、電子部品を作製した。比較例１においては、積層体の有効領域の幅Ｗ１１ｅが基板本体の幅Ｗ２１よりも大きい。また、積層体の幅をＷ１１、積層体の厚さをＴ１１、基板本体の厚さをＴ２１としたとき、Ｗ１１／（Ｔ１１＋Ｔ２１）の値は０．８４である。
【００７７】
【表１】
2018093051.tif 000003
【００７８】
［鳴き抑制効果の評価］
図１０は、電子部品が実装された回路基板から生じる騒音の音圧の測定方法を示す概略図である。
図１０に示すように、騒音の音圧を実測するに際しては、回路基板１に電子部品１００αが実装された電子部品実装体１００βを無響箱９００内に設置した状態において、電子部品１００αの積層セラミックコンデンサに、３．０Ｖの直流電圧と、１．５ｋＨｚ〜２０ｋＨｚの周波数帯における１．０Ｖｐｐの交流電圧を印加し、その際に発生する騒音の総音圧レベルを計測した。
【００７９】
なお、騒音の総音圧レベルの計測は、無響箱９００内において集音マイク９１０を電子部品１００αの積層セラミックコンデンサの３ｍｍ上方の位置に対向配置しておき、集音マイク９１０及び集音計９２０によって電子部品実装体１００βから発せられる音を集音し、集音した音をＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）アナライザ９３０（株式会社小野測器製ＣＦ−５２２０）を用いて解析することで行なった。
【００８０】
図１１は、実施例１及び比較例１における騒音の音圧の測定結果を示すグラフである。図１１には、回路基板の厚さが０．８ｍｍ及び０．６ｍｍである場合の結果を示している。
【００８１】
図１１より、回路基板の厚さが０．８ｍｍである場合、Ｗ１１／（Ｔ１１＋Ｔ２１）の値が０．８４である積層セラミックコンデンサを用いた比較例１に比べて、Ｗ１１／（Ｔ１１＋Ｔ２１）の値が１．０５である積層セラミックコンデンサを用いた実施例１の方が、電子部品実装体から生じる騒音の音圧が小さいことが確認できる。回路基板の厚さが０．６ｍｍである場合も同様に、比較例１に比べて実施例１の方が、電子部品実装体から生じる騒音の音圧が小さいことが確認できる。
【符号の説明】
【００８２】
１０      積層セラミックコンデンサ
１１      積層体
１１ｅ    有効領域
１１ｎ    非有効領域
１２ａ    第１外部電極
１２ｂ    第２外部電極
１３      誘電体層
１４      内部電極層
１４ａ    第１内部電極層
１４ｂ    第２内部電極層
２０      インターポーザ
２１      基板本体
２１ａ    基板本体の一方主面
２２ａ    第１ランド電極
２２ｂ    第２ランド電極
１００    電子部品
１１１    積層体の第１主面
１１２    積層体の第２主面
１１３    積層体の第１端面
１１４    積層体の第２端面
１１５    積層体の第１側面
１１６    積層体の第２側面
Ｗ１１    積層体の幅
Ｗ１１ｅ  有効領域の幅
Ｗ２１    基板本体の幅
Ｗａ      非有効領域の第１側面側の幅
Ｗｂ      非有効領域の第２側面側の幅
Ｔ１１    積層体の厚さ
Ｔ２１    基板本体の厚さ
Ｔａ      非有効領域の第２主面側の厚さ
【図１】
2018093051.tif 000004
【図２】
2018093051.tif 000005
【図３】
2018093051.tif 000006
【図４】
2018093051.tif 000007
【図５】
2018093051.tif 000008
【図６】
2018093051.tif 000009
【図７】
2018093051.tif 000010
【図８】
2018093051.tif 000011
【図９】
2018093051.tif 000012
【図１０】
2018093051.tif 000013
【図１１】
2018093051.tif 000014