(57)【要約】【課題】  半導体チップを基板にはんだ付けするときに、半導体チップの貫通電極に対向する位置にボイドが発生することを抑止する。【解決手段】  半導体装置は、貫通電極を有する半導体チップと、半導体チップにおける貫通電極が露出する裏面に順次設けられる第１の金属膜と、第２の金属膜と、第３の金属膜と、はんだにより基板と接合される第４の金属膜とを備え、第２の金属膜は、貫通電極に対向する位置に設けられる第１の領域と、第１の領域を除く位置に設けられ、第１の領域の厚さより薄い第２の領域とを有し、第３の金属膜および第４の金属膜は、第２の金属膜の段差形状に対応する段差形状を有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
貫通電極を有する半導体チップと、
前記半導体チップにおける前記貫通電極が露出する裏面に順次設けられる第１の金属膜と、第２の金属膜と、第３の金属膜と、はんだにより基板と接合される第４の金属膜と
を備え、
前記第２の金属膜は、前記貫通電極に対向する位置に設けられる第１の領域と、前記第１の領域を除く位置に設けられ、前記第１の領域の厚さより薄い第２の領域とを有し、
前記第３の金属膜および前記第４の金属膜は、前記第２の金属膜の段差形状に対応する段差形状を有すること
を特徴とする半導体装置。
【請求項２】
前記第１の金属膜および前記第３の金属膜は、隣接する膜を保護するバリア膜であり、
前記第３の金属膜は、前記第１の金属膜より厚いこと
を特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の金属膜および前記第４の金属膜の材料はＡｕであり、前記第４の金属膜は、ＡｕＳｎはんだにより前記基板にはんだ付けされること
を特徴とする請求項２記載の半導体装置。
【請求項４】
前記第３の金属膜および前記第４の金属膜は、前記第２の金属膜における前記第１の領域より薄いこと
を特徴とする請求項１ないし請求項３のいずれか１項記載の半導体装置。
【請求項５】
樹脂によりモールドされた複数の前記半導体チップと、
複数の前記半導体チップ上に設けられる再配線層と
を備え、
前記第１の金属膜、前記第２の金属膜、前記第３の金属膜および前記第４の金属膜は、複数の前記半導体チップの裏面に共通に設けられること
を特徴とする請求項１ないし請求項４のいずれか１項記載の半導体装置。
【請求項６】
前記貫通電極は、前記第１の金属膜、前記第２の金属膜、前記第３の金属膜、前記第４の金属膜および前記はんだを介して前記基板に接地されること
を特徴とする請求項１ないし請求項５のいずれか１項記載の半導体装置。
【請求項７】
前記貫通電極は、前記第１の金属膜と前記第２の金属膜とを含んで形成されること
を特徴とする請求項１ないし請求項６のいずれか１項記載の半導体装置。
【請求項８】
貫通電極を有する半導体チップにおける前記貫通電極が露出する裏面に、第１の金属膜と第２の金属膜とを順次形成する工程と、
前記第２の金属膜における前記貫通電極に対向する位置を除く位置に、フォトレジストを選択的に形成する工程と、
前記第２の金属膜の材料を前記フォトレジストの開口部に堆積することで、前記第２の金属膜において、前記開口部に対応する第１の領域を、前記フォトレジストで覆われた領域である第２の領域より厚くする工程と、
前記第２の金属膜上に、前記第２の金属膜の段差形状に対応する段差形状を有する第３の金属膜を形成する工程と、
前記第３の金属膜上に、前記第３の金属膜の段差形状に対応する段差形状を有し、はんだにより基板と接合される第４の金属膜を形成する工程と
を備えること特徴とする半導体装置の製造方法。
【請求項９】
半導体チップの裏面に、スルーホールを形成する工程と、
前記半導体チップの裏面および前記スルーホール内に、第１の金属膜と第２の金属膜とを順次形成する工程と、
前記第２の金属膜における前記スルーホールに対向する位置を除く位置に、フォトレジストを選択的に形成する工程と、
前記第２の金属膜の材料を前記フォトレジストの開口部に堆積することで、前記スルーホールに対応する位置に貫通電極を形成するとともに、前記第２の金属膜において、前記開口部に対応する第１の領域を、前記フォトレジストで覆われた領域である第２の領域より厚くする工程と、
前記第２の金属膜上に、前記第２の金属膜の段差形状に対応する段差形状を有する第３の金属膜を形成する工程と、
前記第３の金属膜上に、前記第３の金属膜の段差形状に対応する段差形状を有し、はんだにより基板と接合される第４の金属膜を形成する工程と
を備えること特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
金属の基板にはんだ付けされる半導体チップでは、ＡｕＳｎ（金すず）はんだにより半導体チップを基板に共晶接合させるためのＡｕ膜が、半導体チップの裏面に設けられる。例えば、半導体チップの裏面に、Ｔｉ（チタン）膜、Ａｕめっき膜、Ｔｉ膜、Ｐｔ（プラチナ）膜およびＡｕ膜を順に設けることで、Ａｕめっき膜がＡｕＳｎ合金に置き換わることが抑止され、Ａｕメッキ膜の熱伝導性が維持される（例えば、特許文献１参照）。
【０００３】
一対のウェハを互いに接合する場合、ウェハの接合部の間にＡｕＳｎはんだを配置してはんだ付けすることで、各接合部が共晶接合される。この際、ウェハの表面に形成されるＣｒ（クロム）等の密着層とＡｕＳｎに接着させる接着層との間に、ＡｕＳｎに対する濡れ性が悪いＰｔ等を配置することで、ＡｕＳｎが密着層に流れることが抑止され、密着層の劣化が抑止される（例えば、特許文献２参照）。ＡｕとＳｎとが交互に積層される多層はんだを、Ｐｔ等のバリア膜を介してＡｕめっき膜上に配置することで、Ａｕめっき膜に含まれる不純物が、多層はんだによる合金中に拡散することが抑止される（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１−１４９４２８号公報
【特許文献２】特開２０１３−８４６８９号公報
【特許文献３】特開２０００−２８８７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
裏面にバリア膜とＡｕ層とを順に形成した半導体チップをＡｕＳｎはんだが配置された基板上に載置し、半導体チップを基板上にはんだ付けするとき、ＡｕＳｎはんだに入り込んだ空気によりＡｕＳｎはんだ中にボイドが発生する場合がある。例えば、貫通電極がＡｕＳｎはんだを介して基板に電気的に接続される半導体チップにおいて、ＡｕＳｎはんだにおける貫通電極に対向する位置にボイドが発生した場合、貫通電極と基板との間の電気抵抗値は、ボイドが発生しない場合に比べて高くなる。貫通電極と基板間の電気抵抗値の増加は、半導体チップの動作性能に影響を与える。
【０００６】
１つの側面では、本発明は、半導体チップを基板にはんだ付けするときに、半導体チップの貫通電極に対向する位置にボイドが発生することを抑止することを目的とする。
【課題を解決するための手段】
【０００７】
一つの実施態様では、半導体装置は、貫通電極を有する半導体チップと、半導体チップにおける貫通電極が露出する裏面に順次設けられる第１の金属膜と、第２の金属膜と、第３の金属膜と、はんだにより基板と接合される第４の金属膜とを備え、第２の金属膜は、貫通電極に対向する位置に設けられる第１の領域と、第１の領域を除く位置に設けられ、第１の領域の厚さより薄い第２の領域とを有し、第３の金属膜および第４の金属膜は、第２の金属膜の段差形状に対応する段差形状を有する。
【０００８】
別の実施態様では、半導体装置の製造方法は、貫通電極を有する半導体チップにおける貫通電極が露出する裏面に、第１の金属膜と第２の金属膜とを順次形成する工程と、第２の金属膜における貫通電極に対向する位置を除く位置に、フォトレジストを選択的に形成する工程と、第２の金属膜の材料をフォトレジストの開口部に堆積することで、第２の金属膜において、開口部に対応する第１の領域を、フォトレジストで覆われた領域である第２の領域より厚くする工程と、第２の金属膜上に、第２の金属膜の段差形状に対応する段差形状を有する第３の金属膜を形成する工程と、第３の金属膜上に、第３の金属膜の段差形状に対応する段差形状を有し、はんだにより基板と接合される第４の金属膜を形成する工程とを備える。
【０００９】
さらなる別の実施態様では、半導体装置の製造方法は、半導体チップの裏面に、スルーホールを形成する工程と、半導体チップの裏面およびスルーホール内に、第１の金属膜と第２の金属膜とを順次形成する工程と、第２の金属膜におけるスルーホールに対向する位置を除く位置に、フォトレジストを選択的に形成する工程と、第２の金属膜の材料をフォトレジストの開口部に堆積することで、スルーホールに対応する位置に貫通電極を形成するとともに、第２の金属膜において、開口部に対応する第１の領域を、フォトレジストで覆われた領域である第２の領域より厚くする工程と、第２の金属膜上に、第２の金属膜の段差形状に対応する段差形状を有する第３の金属膜を形成する工程と、第３の金属膜上に、第３の金属膜の段差形状に対応する段差形状を有し、はんだにより基板と接合される第４の金属膜を形成する工程とを備える。
【発明の効果】
【００１０】
半導体チップを基板にはんだ付けするときに、半導体チップの貫通電極に対向する位置にボイドが発生することを抑止できる。また、貫通電極に対向する位置にボイドが発生した場合にも、貫通電極と基板との間の電気抵抗値が増加することを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】半導体装置の一実施形態を示す図である。
【図２】図１に示すペレットを基板にはんだ付けするときに発生するボイドの一例を示す図である。
【図３】図１に示すペレットを基板にはんだ付けするときに発生するボイドの別の例を示す図である。
【図４】他の半導体チップを基板にはんだ付けするときに発生するボイドの一例を示す図である。
【図５】半導体装置の貫通電極の電気抵抗値の分布の一例を示す図である。
【図６】図１に示す半導体装置の製造方法の一例を示す図である。
【図７】図６に示す製造工程の続きを示す図である。
【図８】半導体装置の別の実施形態を示す図である。
【図９】図８に示す半導体装置の製造方法の一例を示す図である。
【図１０】図９に示す製造工程の続きを示す図である。
【図１１】図１０に示す製造工程の続きを示す図である。
【図１２】図１１に示す製造工程の続きを示す図である。
【図１３】図９（ａ）において半導体チップを樹脂によりモールドすることにより形成されるウェハ形状の樹脂基板の一例を示す図である。
【図１４】図８に示す半導体装置のパッケージの一例を示す図である。
【図１５】半導体装置の別の実施形態を示す図である。
【図１６】図１５に示す半導体装置の製造方法の一例を示す図である。
【図１７】図１６に示す製造工程の続きを示す図である。
【図１８】図１７に示す製造工程の続きを示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を用いて実施形態を説明する。
【００１３】
図１は、半導体装置の一実施形態を示す。なお、図１および他の図面に示す各要素の厚さ、大きさ、および縦横比は、実際に形成される要素の厚さおよび縦横比と相違している。
【００１４】
半導体装置１００は、半導体チップ１０と、半導体チップ１０をはんだ２０により基板３０に接着する接着層４０とを有する。例えば、基板３０は、数ｍｍ（ミリメートル）の厚さのＣｕ（銅）の板材により形成され、Ａｕ（金）めっきされている。半導体チップ１０は、トランジスタ等が形成される素子形成部１２と、素子形成部１２と半導体チップ１０の裏面との間を貫通して設けられる貫通電極１４とを有する。以下の説明では、接着層４０が形成された半導体チップ１０をペレット１６と称する。
【００１５】
接着層４０は、半導体チップ１０における貫通電極１４が露出する裏面に順に設けられる金属膜４２、４４、４６、４８を有する。金属膜４２は、第１の金属膜の一例であり、金属膜４４は、第２の金属膜の一例であり、金属膜４６は、第３の金属膜の一例であり、金属膜４８は、第４の金属膜の一例である。
【００１６】
金属膜４２は、いわゆるバリアメタルであり、Ｔｉ（チタン）等の材料を使用して数十ナノメートルの厚さに形成される。金属膜４４は、ＡｕまたはＣｕ等の材料を使用して形成される。金属膜４４は、貫通電極１４に対向する位置に設けられる領域４４ａと、領域４４ａを除く位置に設けられ、領域４４ａの厚さより薄い領域４４ｂとを有する。領域４４ａは、第１の領域の一例であり、領域４４ｂは、第２の領域の一例である。領域４４ａの厚さは、数μｍ（ミクロン）であり、領域４４ｂの厚さは、数百ｎｍ（ナノメートル）である。金属膜４４の表面は、領域４４ａ、４４ｂによる段差形状を有する。金属膜４４の形成方法は、図６で説明する。
【００１７】
金属膜４６は、バリアメタルであり、Ｔｉ等の材料を使用して数百ｎｍの厚さに形成される。金属膜４６は、金属膜４４の段差形状に対応する段差形状を有する。金属膜４８は、Ａｕ等の材料を使用して数百ｎｍの厚さに形成される。金属膜４８は、金属膜４６の段差形状に対応する段差形状を有する。貫通電極１４は、素子形成部１２に形成される接地線を基板３０に接地するために設けられる。なお、はんだ２０がＡｕＳｎはんだの場合、金属膜４８は、はんだ付けによりはんだ２０と共晶接合される。この場合、金属膜４８とはんだ２０との境界はなくなる。
【００１８】
図２は、図１に示すペレット１６を基板３０にはんだ付けするときに発生するボイド９０の一例を示す。例えば、はんだ付けは、基板３０上にクリーム状のはんだ２０を印刷した後、はんだ２０上に半導体チップ１０を載置し、基板３０をリフロー方式等により加熱することで実施される。ボイド９０は、半導体チップ１０を基板３０にはんだ付けするときに、半導体チップ１０とはんだ２０の界面に空気等が入り込むことで発生する。なお、ボイド９０は、はんだ付け時に常に発生するものではない。
【００１９】
半導体装置１００において、ペレット１６の裏面に相当する金属膜４８は、金属膜４４の段差形状に対応する段差形状を有し、貫通電極１４に対向しない位置に凹部４８ａを有する。このため、半導体チップ１０とはんだ２０との界面に入り込んだ空気が、はんだ２０の溶融時に凹部４８ａのいずれかに移動する確率は、金属膜４８が段差形状を有していない場合に比べて高くなる。半導体チップ１０とはんだ２０との界面に入り込んだ空気の位置が凹部４８ａに近いほど、はんだ２０が溶融したときに空気は凹部４８ａに移動しやすい。
【００２０】
半導体チップ１０とはんだ２０との界面に入り込んだ空気を凹部４８ａに導くことで、貫通電極１４に対向する位置にボイド９０が発生する確率を、段差形状を有していない場合に比べて低くすることができる。貫通電極１４と基板３０との間を遮らない位置にボイド９０を発生させることで、貫通電極１４と基板３０との間の電気抵抗値を、ボイド９０が発生しない場合と同じにすることができる。この結果、素子形成部１２に形成される接地線の電気抵抗値が増加することを抑止することができる。
【００２１】
図３は、図１に示すペレット１６を基板３０にはんだ付けするときに発生するボイド９０の別の例を示す。半導体チップ１０とはんだ２０の界面に入り込んだ空気の位置が凹部４８ａから離れている場合、はんだ２０が溶融したときに空気は凹部４８ａまで移動せず、ボイド９０は凹部４８ａ以外の位置に発生する。図３に示す例では、ボイド９０は、貫通電極１４に対向する位置に発生する。金属膜４４において、貫通電極１４に対向する領域４４ａの厚さは、数μｍであり、領域４４ｂより厚い。領域４４ａを厚くすることにより、貫通電極１４と基板３０との間に接地電流を流す経路ＥＣを確保することができる。これにより、万一、ボイド９０が貫通電極１４に対向する位置に発生した場合にも、貫通電極１４と基板３０との間の電気抵抗値は、ボイド９０が発生しない場合と同程度にすることができる。
【００２２】
図４は、他の半導体チップ１１を基板３０にはんだ付けするときに発生するボイド９０の一例を示す。半導体チップ１１は、平坦な金属膜４２、４４、４６、４８を含む接着層４０が裏面に形成されることを除き、図１に示す半導体チップ１０と同様の構造を有する。
【００２３】
図４に示す例では、ボイド９０は、貫通電極１４に対向する位置に発生する。例えば、図４に示す金属膜４２、４４、４６、４８（接着層４０）の厚さの合計は、数百ｎｍであり、この場合、貫通電極１４と基板３０との間に接地電流を流す経路ＥＣは、接着層４０では、図４の横方向になる。このため、図３に示す場合に比べて、貫通電極１４と基板３０との間の電気抵抗値は高くなり、素子形成部１２に形成される接地線の電気抵抗値は増加する。
【００２４】
さらに、図４では、図３に示す凹部４８ａが形成されないため、貫通電極１４に対向する位置に入り込んだ空気は、はんだ付け時に移動せずにボイド９０になる。したがって、図１に示す半導体装置１００に比べて、貫通電極１４に対向する位置にボイド９０が発生する確率は高くなり、貫通電極１４と基板３０との間の電気抵抗値が高くなる確率は高くなる。
【００２５】
図５は、半導体装置の貫通電極の電気抵抗値の分布の一例を示す。図５において（１）は、図１に示す半導体装置１００において、はんだ付け前のペレット１６の状態と、はんだ付けによりボイド９０が発生した状態とでの貫通電極１４の電気抵抗値（任意単位）を示す。図５において（２）は、図４で説明した平坦な金属膜４２、４４、４６、４８を有する他の半導体装置において、はんだ付け前のペレット１６の状態と、はんだ付けによりボイド９０が発生した状態とでの貫通電極１４の電気抵抗値（任意単位）を示す。
【００２６】
（１）において、はんだ付け前の半導体装置１００の貫通電極１４の電気抵抗値は、黒丸で示すように、ほぼ均一な値に分布する。はんだ付けによりボイド９０が発生した場合、貫通電極１４の電気抵抗値は、白丸で示すように分布する。ボイド９０が、図２に示すように、凹部４８ａに発生した場合、貫通電極１４の電気抵抗値は、ボイド９０の影響を受けず、はんだ２０により膜厚が増えた分だけ低下する（図５（ａ））。ボイド９０が、図３に示すように、貫通電極１４に対向する位置に発生した場合にも、領域４４ａの厚さが数μｍであるため、貫通電極１４の電気抵抗値は、はんだ付け前の電気抵抗値と同等になる（図５（ｂ））。
【００２７】
（２）において、はんだ付け前の他の半導体装置の貫通電極１４の電気抵抗値は、（１）と同様に、黒丸で示すように、ほぼ均一な値に分布する。はんだ付けによりボイド９０が発生した場合、貫通電極１４の電気抵抗値は、白丸で示すように分布する。他の半導体装置において、ボイド９０が、貫通電極１４に対向する位置以外に発生した場合、貫通電極１４の電気抵抗値は、図５（ａ）と同様に、ボイド９０の影響を受けず、はんだ２０により膜厚が増えた分だけ低下する（図５（ｃ））。一方、ボイド９０が、図４に示すように、貫通電極１４に対向する位置に発生した場合、貫通電極１４の電気抵抗値は、はんだ付け前の電気抵抗値の２倍から８倍になる（図５（ｄ））。
【００２８】
図６および図７は、図１に示す半導体装置の製造方法の一例を示す。まず、図６（ａ）において、素子形成部１２と貫通電極１４とが形成された半導体チップ１０の裏面に、スパッタリング等により、Ｔｉ等の金属膜４２（バリア膜）と、Ａｕ等の金属膜４４（シード膜）とが順に形成される。
【００２９】
次に、図６（ｂ）において、スピンコート等によりフォトレジスト９２が金属膜４４上に塗布され、フォトリソグラフィ法を用いて露光処理および現像処理が実施される。そして、貫通電極１４に対向する位置に、金属膜４４が露出する開口部９２ａが形成される。次に、図６（ｃ）において、金属膜４２、４４を電極（シード層）として、電気めっき処理が実施され、数μｍの厚さを有するＡｕ等が開口部９２ａに堆積される。これにより、厚さが数μｍの領域４４ａと、厚さが数百ｎｍの領域４４ｂとを有し、段差形状を有する金属膜４４が形成される。なお、電気めっきの代わりに、スパッタリング等により金属膜４４が堆積されてもよい。金属膜４４の形成後、フォトレジスト９２は除去される。
【００３０】
次に、図７（ａ）において、スパッタリング等により、金属膜４４上にＴｉ等の金属膜４６（バリアメタル）と、Ａｕ等の金属膜４８（はんだ用メタル）とが順に形成され、ペレット１６が完成する。次に、図７（ｂ）において、ＡｕＳｎ等のクリーム状のはんだ２０が、ペレット１６のサイズに合わせて基板３０上に印刷された後、ペレット１６がはんだ２０上に載置される。そして、基板３０をリフロー方式等により加熱することで、金属膜４８のＡｕが共晶接合され、ペレット１６が基板３０にはんだ付けされ、図１に示す半導体装置１００が完成する。
【００３１】
以上、図１から図７に示す実施形態では、金属膜４４において、貫通電極１４に対向する領域４４ａを他の領域４４ｂに比べて厚くすることで、ペレット１６の裏面である金属膜４８において、貫通電極１４に対向しない位置に凹部４８ａが形成される。これにより、貫通電極１４に対向する位置にボイド９０を発生し難くすることができ、ボイド９０による貫通電極１４と基板３０との間の電気抵抗値の増加を抑止することができる。さらに、金属膜４４の領域４４ａは、領域４４ｂに比べて厚いため、貫通電極１４の直下にボイド９０が発生した場合にも、ボイド９０による貫通電極１４と基板３０との間の電気抵抗値の増加を抑えることができる。例えば、素子形成部１２に形成される接地線が、貫通電極１４を介して基板３０に接地される場合、接地抵抗値の増加を抑えることができる。
【００３２】
図８は、半導体装置の別の実施形態を示す。図１に示す実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の半導体装置１００Ａは、樹脂９４によりモールドされた半導体チップ１０Ａ、１０Ｂと、半導体チップ１０Ａ、１０Ｂ上に設けられる再配線層５０と、半導体チップ１０Ａ、１０Ｂをはんだ２０を介して基板３０に接着する接着層４０とを有する。すなわち、半導体装置１００Ａは、マルチチップモジュールである。以下の説明では、樹脂９４によりモールドされ、再配線層５０と接着層４０とが形成された半導体チップ１０Ａ、１０Ｂは、ペレット１０２と称する。なお、半導体装置１００Ａに設けられる半導体チップの数は、図８に示す２チップに限定されず、３チップ以上でもよい。
【００３３】
例えば、半導体装置１００Ａは、高周波増幅器等の高周波デバイスである。半導体チップ１０Ａは、ＧａＮ（窒化ガリウム）基板を用いたＨＰＡ（High Power Amplifier）チップであり、半導体チップ１０Ｂは、セラミック基板を用いた整合回路チップである。なお、半導体チップ１０Ａ、１０Ｂは、ＳｉＣ（炭化ケイ素）基板、ＧａＡｓ（ガリウムヒ素）基板またはＳｉ基板を用いて製造されてもよい。
【００３４】
各半導体チップ１０Ａ、１０Ｂは、図１に示す半導体チップ１０と同様に、素子形成部１２と貫通電極１４とを有する。例えば、素子形成部１２には、高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）が形成される。再配線層５０は、半導体チップ１０Ａ、１０Ｂの素子形成部１２を互いに接続する配線５２と、素子形成部１２の電極に接続され、半導体装置１００Ａの表面に露出する電極５４とを有する。貫通電極１４は、素子形成部１２に形成される接地線を基板３０に接地するために設けられる。なお、再配線層５０に設けられる配線層の数は、図８に示す１層に限定されず、２層以上でもよい。
【００３５】
接着層４０は、樹脂９４により一体化された半導体チップ１０Ａ、１０Ｂの裏面側の全体に形成されることを除き、図１に示す接着層４０と同様の構造を有する。すなわち、接着層４０は、金属膜４２、４４、４６、４８を有し、金属膜４４は、貫通電極１４に対向する位置に設けられる領域４４ａと、領域４４ａを除く位置に設けられ、領域４４ａより薄い領域４４ｂとを有する。厚さが互いに異なる領域４４ａ、４４ｂにより、各金属膜４４、４６、４８は、段差形状を有する。なお、図１と同様に、金属膜４８がＡｕで、はんだ２０がＡｕＳｎはんだの場合、金属膜４８は、はんだ付けによりはんだ２０と共晶接合される。この場合、金属膜４８とはんだ２０との境界はなくなる。
【００３６】
複数の半導体チップ１０Ａ、１０Ｂを樹脂でモールドしたペレット１０２は、図１に示すペレット１６に比べて反りが発生しやすい。反りが発生したペレット１０２は、はんだ付け時にペレット１０２とはんだ２０との界面に空気が入り込みやすく、ボイドが発生しやすい。しかしながら、はんだ２０に接触する金属膜４８が段差形状を有するため、図２で説明したように、界面に入り込んだ空気が、はんだ付け時に領域４４ａ側から領域４４ｂ側に移動する確率は、段差形状を有していない場合に比べて高くなる。このため、貫通電極１４に対向する位置にボイド９０（図２）が発生する確率を、段差形状を有していない場合に比べて低くすることができる。なお、接着層４０に段差を設けることで、段差を設けない場合に比べて、ペレット１０２の剛性を高くすることができ、反りの発生を低減することができる。
【００３７】
貫通電極１４と基板３０との間を遮らない位置にボイド９０を発生させることで、貫通電極１４と基板３０との間の電気抵抗値を、ボイド９０が発生しない場合と同じにすることができる。また、金属膜４４における貫通電極１４に対向する領域４４ａは、領域４４ｂより厚い。このため、図３で説明したように、貫通電極１４に対向する位置にボイド９０が発生した場合にも、貫通電極１４と基板３０との間の電気抵抗値は、ボイド９０が発生しない場合と同程度にすることができる。この結果、素子形成部１２に形成される接地線の電気抵抗値が増加することを抑止することができる。
【００３８】
図９から図１２は、図８に示す半導体装置１００Ａの製造方法の一例を示す。図６および図７に示す製造工程と同一または同様の工程については、詳細な説明は省略する。
【００３９】
まず、図９（ａ）において、半導体チップ１０Ａ、１０Ｂが樹脂９４によりモールドされ、一体化される。なお、図９から図１２は、１つの半導体装置１００Ａに着目した製造方法を示しているが、実際には、ウェハ形状の金型を使用して、複数組の半導体チップ１０Ａ、１０Ｂが樹脂９４によりモールドされ、ウェハ形状の樹脂基板９４ａが製造される。これにより、既存の半導体製造設備を利用して、複数の半導体装置１００Ａを同時に製造することができる。半導体チップ１０Ａ、１０Ｂを樹脂９４によりモールドすることにより形成されるウェハ形状の樹脂基板９４ａの例は、図１３に示す。
【００４０】
次に、図９（ｂ）において、半導体チップ１０Ａ、１０Ｂの表面を覆って、感光性の絶縁膜５６が形成される。この後、フォトマスクを用いて絶縁膜５６に選択的に光が照射され（露光）、絶縁膜５６の一部が除去され（現像）、素子形成部１２が露出する開口部５６ａが形成される。開口部５６ａが形成された絶縁膜５６は、キュア処理が実施され、絶縁膜５６の現像処理等に対する耐性が向上される。感光性の絶縁膜５６は、図８に示す半導体装置１００Ａ内に残るため、永久レジストとも称される。
【００４１】
次に、図９（ｃ）において、絶縁膜５６と開口部５６ａとを覆って、スパッタリング等により、バリア膜５８とシード膜６０とが順に形成される。例えば、バリア膜５８はＴｉであり、シード膜６０はＡｕである。シード膜６０は、Ｃｕにより形成されてもよい。
【００４２】
次に、図９（ｄ）において、フォトレジスト９２が、シード膜６０上に形成された後、フォトリソグラフィ法を用いて、露光処理と現像処理が実施され、フォトレジスト９２に開口部９２ｂ、９２ｃが形成される。
【００４３】
次に、図１０（ａ）において、バリア膜５８およびシード膜６０をシード層（電極）として、電気めっき処理が実施される。そして、素子形成部１２の端子に接続される配線５２が開口部９２ｂに形成され、素子形成部１２の端子に接続される電極５４が開口部９２ｃに形成される。これにより、バリア膜５８およびシード膜６０は、配線５２および電極５４の一部になる。シード膜６０がＡｕの場合、Ａｕの電気めっきにより、Ａｕの配線５２および電極５４が形成される。シード膜６０がＣｕの場合、Ｃｕの電気めっきにより、Ｃｕの配線５２および電極５４が形成される。
【００４４】
次に、図１０（ｂ）において、フォトレジスト９２が除去される。次に、図１０（ｃ）において、配線５２および電極５４で覆われていないシード膜６０とバリア膜５８とが、ウェットエッチングまたはドライエッチングにより順に除去され、配線５２および電極５４が電気的に分離される。
【００４５】
次に、図１０（ｄ）において、図９（ｂ）と同様に、配線５２および電極５４を覆って、感光性の絶縁膜５６が形成された後、フォトマスクを用いた露光処理、現像処理およびキュア処理が実施され、電極５４を露出させる開口部５６ｂが形成される。なお、Ｃｕの配線５２および電極５４が形成される場合、電極５４の表面に酸化膜が形成されることを抑止するために、フォトリソグラフィ法を用いて、電極５４上にＴｉまたはＡｕのキャップ膜が形成される。
【００４６】
次に、図１１（ａ）において、半導体チップ１０Ａ、１０Ｂの裏面を樹脂９４とともに切削するバックグラインドが実施され、貫通電極１４が半導体チップ１０Ａ、１０Ｂの裏面に露出する。
【００４７】
次に、図１１（ｂ）において、図６（ａ）と同様に、半導体チップ１０Ａ、１０Ｂの裏面を覆って、スパッタリング等により、Ｔｉ等の金属膜４２（バリア膜）と、Ａｕ等の金属膜４４の薄膜（シード膜）とが順に形成される。例えば、金属膜４２の厚さは、２０ｎｍであり、金属膜４４の厚さは、２００ｎｍである。金属膜４４は、Ｃｕで形成されてもよい。なお、図１１（ｂ）は、図１１（ａ）に対して天地を逆に示している。
【００４８】
次に、図１１（ｃ）において、図６（ｂ）と同様に、フォトレジスト９２が金属膜４４上に塗布され、フォトマスクを用いてフォトレジスト９２が選択的に除去され、貫通電極１４に対向する位置に、金属膜４４が露出する開口部９２ｄが形成される。次に、図１１（ｄ）において、図６（ｃ）と同様に、電気めっき処理により、例えば、３μｍの厚さを有するＡｕが開口部９２ｄに堆積され、厚さが３μｍの領域４４ａと、厚さが２００ｎｍの領域４４ｂとを有し、段差形状を有する金属膜４４が形成される。金属膜４４の形成後、フォトレジスト９２は除去される。なお、金属膜４４（シード膜）がＣｕの場合、Ｃｕによる電気めっき処理が実施される。
【００４９】
次に、図１２（ａ）において、図７（ａ）と同様に、スパッタリング等により、金属膜４４上にＴｉ等の金属膜４６（バリアメタル）と、Ａｕ等の金属膜４８（はんだ用メタル）とが順に形成される。例えば、金属膜４６の厚さは、２００ｎｍであり、金属膜４８の厚さは、３００ｎｍである。この後、図１３に示すウェハ形状の樹脂基板９４ａがダイシングされ、半導体チップ１０Ａ、１０Ｂを含むペレット１０２に分割される。
【００５０】
次に、図１２（ｂ）において、図７（ｂ）と同様に、ＡｕＳｎ等のクリーム状のはんだ２０が、ペレット１０２のサイズに合わせて基板３０上に印刷された後、ペレット１０２がはんだ２０上に載置される。そして、基板３０をリフロー方式等により加熱することで、金属膜４８のＡｕが共晶接合され、半導体チップ１０Ａ、１０Ｂを含むペレット１０２が基板３０にはんだ付けされ、図８に示す半導体装置１００Ａが完成する。なお、ＡｕＳｎはんだの代わりに、Ａｇ（銀）ペーストのはんだ２０を用いて、ペレット１０２を基板３０にはんだ付けしてもよい。
【００５１】
なお、バリアメタルとして機能する金属膜４２は、平坦な半導体チップ１０Ａ、１０Ｂの裏面に形成されるが、バリアメタルとして機能する金属膜４６は、段差形状を有する金属膜４４上に形成される。このため、金属膜４４の側壁部分にバリアメタルとして機能する厚さの金属膜４６を形成するために、金属膜４６（２００ｎｍ）は、金属膜４２（２０ｎｍ）に対して十分に厚く形成される。この結果、金属膜４４が段差形状を有する場合にも、金属膜４６により金属膜４４と金属膜４８とを分離することができる。
【００５２】
また、金属膜４４、４８がＡｕであり、はんだ２０がＡｕＳｎであり、金属膜４６の側壁が欠落している場合、基板３０へのはんだ付け時に金属膜４４が共晶化により溶融するおそれがある。金属膜４４が溶融した場合、図８に示す接着層４０の形状が崩れ、はんだ付け不良または外観不良になるおそれがある。金属膜４６を金属膜４２に対して厚くすることで、はんだ付け不良または外観不良の発生を抑止することができ、半導体装置１００Ａの良品率である歩留の低下を抑止することができる。
【００５３】
さらに、金属膜４６、４８を金属膜４４の領域４４ａの厚さより薄くすることで、金属膜４４の段差形状を金属膜４８に写すことができる。金属膜４８の段差形状を金属膜４４の段差形状と同様にできるため、図２で説明したように、はんだ２０内に入り込んだ空気を貫通電極１４から離れた位置に移動させることができる。
【００５４】
図１３は、図９（ａ）において半導体チップ１０Ａ、１０Ｂを樹脂９４によりモールドすることにより形成されるウェハ形状の樹脂基板９４ａの一例を示す。樹脂基板９４ａ内に例示した破線枠は、図１２（ａ）の工程後、ダイシングにより切り分けられるペレット１０２を示す。図１３に示す例では、１枚の樹脂基板９４ａは、半導体チップ１０Ａ、１０Ｂを各々含む３９個のペレット１０２が切り出される。なお、各ペレット１０２には、３個以上の半導体チップが搭載されてもよい。
【００５５】
図１４は、図８に示す半導体装置１００ＡのパッケージＰＫＧの一例を示す。パッケージＰＫＧは、ペレット１０２がはんだ付けされる基板３０と、基板３０の周囲に設けられる枠部３０ａと、枠部３０ａに接続される脚部３０ｂ、３０ｃと、入力信号端子部３０ｄ、出力信号端子部３０ｅおよび電源端子部３０ｆ、３０ｇとを有する。枠部３０ａおよび脚部３０ｂ、３０ｃは、基板３０と一体に形成され、基板３０と同じ電位である。入力信号端子部３０ｄ、出力信号端子部３０ｅおよび電源端子部３０ｆ、３０ｇは、基板３０、枠部３０ａおよび脚部３０ｂ、３０ｃと電気的に分離されている。
【００５６】
枠部３０ａは、ペレット１０２の基板３０へのはんだ付け後に被せられる図示しない保護キャップを嵌め込むために、保護キャップの輪郭に対応する形状を有する。脚部３０ｂ、３０ｃの各々は、枠部３０ａに対して互いに反対向きに突出する突出部を有する。パッケージＰＫＧは、脚部３０ｂ、３０ｃを使用して、半導体装置１００Ａを搭載するプリント基板等に取り付けられる。図８に示す半導体チップ１０Ａ、１０Ｂの貫通電極１４は、基板３０、枠部３０ａおよび脚部３０ｂ、３０ｃを介してプリント基板等の接地端子に電気的に接続され、接地される（ＧＮＤ）。
【００５７】
入力信号端子部３０ｄは、入力信号ＩＮをペレット１０２に供給するための入力端子を有する。出力信号端子部３０ｅは、ペレット１０２から出力される出力信号ＯＵＴを外部に伝達するための出力端子を有する。電源端子部３０ｆ、３０ｇの各々は、電源電圧ＶＣＣ１、ＶＣＣ２が供給される電源端子を有する。そして、ペレット１０２が基板３０にはんだ付けされた後、図８に示す再配線層５０に形成された電極５４が、ボンディングワイヤＢＷにより、入力端子、出力端子または電源端子にそれぞれ接続される。
【００５８】
以上、図８から図１４に示す実施形態においても、図１に示す実施形態と同様に、金属膜４４において、貫通電極１４に対向する領域４４ａを他の領域４４ｂに比べて厚くすることで、貫通電極１４に対向する位置にボイド９０を発生し難くすることができる。この結果、ボイド９０による貫通電極１４と基板３０との間の電気抵抗値の増加を抑止することができる。
【００５９】
さらに、複数の半導体チップ１０Ａ、１０Ｂを樹脂でモールドしたペレット１０２は、図１に示すペレット１６に比べて、反りやすく、ボイド９０が発生しやすい。この種のペレット１０２（マルチチップモジュール）の接着層４０を段差形状にすることは、ボイド９０による貫通電極１４と基板３０との間の電気抵抗値の増加の抑止に有効である。さらに、接着層４０に段差を設けることで、段差を設けない場合に比べて、ペレット１０２の剛性を高くすることができ、反りの発生を低減することができる。
【００６０】
金属膜４６が金属膜４２に比べて十分に厚く形成されるため、金属膜４４が段差形状を有する場合にも、金属膜４４の側壁部分に、金属膜４６を形成することができる。金属膜４４と金属膜４８とを金属膜４６を介して分離できるため、金属膜４４、４８がＡｕであり、はんだ２０がＡｕＳｎである場合にも、金属膜４８のはんだ付け時に金属膜４４が共晶化により溶融することを抑止することができる。この結果、金属膜４４の溶融によるはんだ付け不良または外観不良の発生を抑止することができ、半導体装置１００Ａの良品率である歩留の低下を抑止することができる。
【００６１】
金属膜４６、４８を金属膜４４の領域４４ａの厚さより薄くすることで、金属膜４４の段差形状を金属膜４８に写すことができ、金属膜４８に凹部４８ａを形成して、はんだ２０内に入り込んだ空気を貫通電極１４から離れた位置に移動させることができる。
【００６２】
図１５は、半導体装置の別の実施形態を示す。図１および図８に示す実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態の半導体装置１００Ｂでは、半導体チップ１０Ｃ、１０Ｄの貫通電極１４が、金属膜４２、４４を形成する工程を利用して形成される。すなわち、貫通電極１４は、半導体チップ１０Ｃ、１０Ｄを樹脂９４により一体化した後に形成される。以下の説明では、樹脂９４によりモールドされ、再配線層５０と接着層４０とが形成された半導体チップ１０Ｃ、１０Ｄは、ペレット１０４と称する。なお、半導体装置１００Ｂに設けられる半導体チップの数は、図１５に示す２チップに限定されず、３チップ以上でもよい。例えば、半導体装置１００Ｂは、図８に示した半導体装置１００Ａと同様に、高周波増幅器等の高周波デバイスである。半導体チップ１０Ｃは、ＧａＮ基板を用いたＨＰＡチップであり、半導体チップ１０Ｄは、セラミック基板を用いた整合回路チップである。
【００６３】
半導体チップ１０Ｃは、再配線層５０が形成された後に貫通電極１４が形成されることを除き、図８に示す半導体チップ１０Ａと同じである。半導体チップ１０Ｄは、再配線層５０が形成された後に貫通電極１４が形成されることを除き、図８に示す半導体チップ１０Ｂと同じである。また、ペレット１０４のその他の構成は、図８に示すペレット１０２の構成と同様である。
【００６４】
図１６から図１８は、図１５に示す半導体装置１００Ｂの製造方法の一例を示す。図６、図７および図９から図１２に示す製造工程と同一または同様の工程については、詳細な説明は省略する。
【００６５】
まず、貫通電極１４が形成されていない半導体チップ１０Ｃ、１０Ｄを使用して、図９（ａ）から図１０（ｃ）までの工程が実施される。次に、図１６（ａ）において、図１０（ｄ）と同様に、配線５２および電極５４を覆って、感光性の絶縁膜５６が形成された後、フォトマスクを用いた露光処理、現像処理およびキュア処理が実施され、電極５４が露出する開口部５６ｂが形成される。なお、Ｃｕの配線５２および電極５４が形成される場合、電極５４上にＴｉまたはＡｕのキャップ膜が形成される。
【００６６】
次に、図１６（ｂ）において、図１１（ａ）と同様に、半導体チップ１０Ｃ、１０Ｄの裏面側の樹脂９４がバックグラインドされ、半導体チップ１０Ｃ、１０Ｄは、図１１（ａ）と同様の厚さまで切削される。次に、図１６（ｃ）において、フォトレジスト９２が半導体チップ１０Ｃ、１０Ｄの裏面側に塗布される。この後、フォトマスクを用いてフォトレジスト９２が選択的に除去され、貫通電極１４を形成する位置に、半導体チップ１０Ｃ、１０Ｄの裏面まで貫通する開口部９２ｅが形成される。なお、図１６（ｃ）は、図１６（ｂ）に対して天地を逆に示している。
【００６７】
次に、図１６（ｄ）において、フォトレジスト９２をマスクにして、半導体チップ１０Ｃ、１０Ｄがドライエッチングされ、素子形成部１２まで開口するスルーホール１０ａが形成される。スルーホール１０ａの形成後、フォトレジスト９２は除去される。
【００６８】
次に、図１７（ａ）において、半導体チップ１０Ｃ、１０Ｄの裏面を覆って、スパッタリング等により、図１１（ｂ）と同様に、Ｔｉ等の金属膜４２（バリア膜）と、Ｃｕ等の金属膜４４（シード膜）とが順に形成される。金属膜４２、４４は、スルーホール１０ａの内部にも形成される。図１７（ａ）では、金属膜４２、４４によりスルーホール１０ａが埋まっているように見えるが、実際には、金属膜４２、４４は、スルーホール１０ａの内面に形成される。金属膜４２の厚さは、５０ｎｍであり、金属膜４４の厚さは、５００ｎｍである。金属膜４４は、Ａｕで形成されてもよい。
【００６９】
次に、図１７（ｂ）において、図１１（ｃ）と同様に、フォトレジスト９２が金属膜４４上に塗布され、フォトマスクを用いてフォトレジスト９２が選択的に除去され、スルーホール１０ａに対向する位置に、金属膜４４が露出する開口部９２ｄが形成される。次に、図１７（ｃ）において、図１１（ｄ）と同様に、電気めっき処理により、例えば、３μｍの厚さを有するＣｕが開口部９２ｄに堆積される。これにより、貫通電極１４が形成されるとともに、厚さが３μｍの領域４４ａと、厚さが５００ｎｍの領域４４ｂとを有し、段差形状を有する金属膜４４が形成される。金属膜４４の形成後、フォトレジスト９２は除去される。なお、金属膜４４（シード膜）がＡｕの場合、Ａｕによる電気めっき処理が実施される。
【００７０】
次に、図１８（ａ）において、図１２（ａ）と同様に、スパッタリング等により、金属膜４４上にＴｉ等の金属膜４６（バリアメタル）と、Ａｕ等の金属膜４８（はんだ用メタル）とが順に形成される。例えば、金属膜４６の厚さは、２００ｎｍであり、金属膜４８の厚さは、３００ｎｍである。この後、図１３と同様のウェハ形状の樹脂基板がダイシングされ、半導体チップ１０Ｃ、１０Ｄを含むペレット１０４に分割される。
【００７１】
次に、図１８（ｂ）において、図１２（ｂ）と同様に、ＡｕＳｎ等のクリーム状のはんだ２０が、ペレット１０４のサイズに合わせて基板３０上に印刷された後、金属膜４２、４４、４６、４８が形成されたペレット１０４がはんだ２０上に載置される。そして、基板３０をリフロー方式等により加熱することで、金属膜４８のＡｕが共晶接合され、半導体チップ１０Ｃ、１０Ｄを含むペレット１０４が基板３０にはんだ付けされ、図１５に示す半導体装置１００Ｂが完成する。なお、ＡｕＳｎはんだの代わりに、Ａｇ（銀）ペーストのはんだ２０を用いて、ペレット１０４を基板３０にはんだ付けしてもよい。
【００７２】
以上、図１５から図１８に示す実施形態においても、図１から図１４に示す実施形態と同様の効果を得ることができる。すなわち、貫通電極１４が半導体チップ１０Ｃ、１０Ｄの製造後に形成される場合にも、ボイド９０による貫通電極１４と基板３０との間の電気抵抗値の増加を抑止することができる。接着層４０の段差により、ペレット１０４の反りの発生を低減することができる。ＡｕＳｎはんだによるはんだ付け時に金属膜４４が共晶化により溶融することを抑止することができ、半導体装置１００Ｂのはんだ付け不良または外観不良の発生を抑止することができ、歩留の低下を抑止することができる。
【００７３】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００７４】
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ…半導体チップ；１０ａ…スルーホール；１１…他の半導体チップ；１２…素子形成部；１４…貫通電極；１６…ペレット；２０…はんだ；３０…基板；３０ａ…枠部；３０ｂ、３０ｃ…脚部；３０ｄ…入力信号端子部；３０ｅ…出力信号端子部；３０ｆ、３０ｇ…電源端子部；４０…接着層；４２…金属膜；４４…金属膜；４４ａ、４４ｂ…領域；４６…金属膜；４８…金属膜；４８ａ…凹部；５０…再配線層；５２…配線；５４…電極；５６…絶縁膜；５６ａ、５６ｂ…開口部；５８…バリア膜；６０…シード膜；９０…ボイド；９２…フォトレジスト；９２ａ、９２ｂ、９２ｃ、９２ｄ、９２ｅ…開口部；９４…樹脂；９４ａ…樹脂基板；１００、１００Ａ、１００Ｂ…半導体装置；１０２、１０４…ペレット；ＢＷボンディングワイヤ；ＥＣ…経路；ＩＮ…入力信号；ＯＵＴ…出力信号；ＰＫＧ…パッケージ；ＶＣＣ１、ＶＣＣ２…電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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