(57)【要約】金属−絶縁体−金属（ＭＩＭ）キャパシタの形成プロセスにおいて、半導体基板（１０）の誘電体層（２０）にリセスを形成する。第１キャパシタ電極（３０，４０）をリセスに形成する。該リセスは、銅第１金属層（３０）と、その第１金属層（３０）を覆って導電性酸化バリア（４０）を有する。第１キャパシタ電極（３０，４０）を誘電体層（２０）に対して平坦化する。第１キャパシタ電極（３０，４０）を覆うように絶縁体（５０）を形成し、絶縁体（５０）を覆うように第２キャパシタ電極（６５）を形成する。第１キャパシタ電極（３０，４０）をリセスに形成すると、銅第１金属層（３０）の周縁を導電性酸化バリア（４０）に整合させることができる。
2005526378.tif 000002
【特許請求の範囲】
【請求項１】
金属−絶縁体−金属（ＭＩＭ）キャパシタ構造を形成する方法であって、
半導体基板（１０）を設ける工程と、
前記半導体基板（１０）を覆って誘電体層（２０）を形成する工程と、
前記誘電体層（２０）にリセス（２０５）を形成する工程と、
前記リセス内に銅を含む第１金属層（３０）を形成する工程と、
前記第１金属層（３０）を陥凹させる工程と、
前記第１金属層（３０）を覆って、前記第１金属層（３０）に対して導電性酸化バリアとなる第２金属層（４０）を形成する工程と、
前記第２金属層（４０）を覆って、絶縁物（５０）を形成する工程と、
前記絶縁物（５０）を覆って、第３金属層（６０）を形成する工程とを含む、方法。
【請求項２】
前記第１金属層（３０）を形成する工程が、
前記誘電体層（２０）の表面を覆って、前記第１金属層（３０）を成膜する工程と、
前記第１金属層（３０）を平坦化してダマシン構造を形成する工程とをさらに含む、請求項１記載の方法。
【請求項３】
前記第２金属層（４０）を形成する工程が、
前記第２金属層（４０）を５０〜２０００オングストロームの間の厚さになるように形成する工程をさらに含む、請求項１記載の方法。
【請求項４】
前記第２金属層（４０）を形成する工程が、
前記誘電体層（２０）の表面及び前記陥凹された第１金属層（３０）を覆うように、前記第２金属層（４０）を成膜する工程と、
前記第１金属層（３０）の前記リセス（２０５）の外側にある前記第２金属層（４０）の全てを除去して、前記第２金属層（４０）の周縁を前記第１金属層（３０）の周縁に自己整合させる工程と、
前記第２金属層（４０）を平坦化して、前記誘電体層（２０）の表面と同一平面にする工程とをさらに含む、請求項１記載の方法。
【請求項５】
半導体装置構造を形成する方法であって、
半導体基板（１０）を設け、
前記半導体基板（１０）を覆って、第１の誘電体層（２０）を形成する工程と、
前記第１の誘電体層（２０）にリセス（２０５）を形成する工程と、
前記リセス（２０５）に銅を含む第１金属層（３０）を形成する工程と、
前記第１金属層（３０）を陥凹させる工程と、
前記第１金属層（３０）を覆って、前記第１金属層（３０）に対して導電性酸化バリアとなる第２金属層（４０）を形成する工程とを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体装置分野に関し、特に半導体装置に使用される金属−絶縁体−金属（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ：ＭＩＭ）キャパシタに関する。
【背景技術】
【０００２】
半導体装置の小型化に伴い、キャパシタのような素子に占有される面積を低減する要求が生じる。この要求に対応するために、キャパシタをバルク半導体基板により近いトランジスタの高さに形成するのとは対照的に、トランジスタを覆うように（例えば金属の高さに）形成する。このようなキャパシタの一例として、金属−絶縁体−金属（ＭＩＭ）キャパシタがある。ポリシリコンの成膜はバックエンド（金属形成後の）処理には適用できない高温プロセスであるため、金属の高さでは、ポリシリコンは電極材料としては使用できない。銅は半導体製造における金属配線の主要材料としてアルミニウム及びアルミニウム合金に取って代わっている。従って、銅をＭＩＭキャパシタ電極の金属として使用することにより材料及び処理工程をさらに追加する必要を無くすことができるという利点が生まれる。しかしながら、ＭＩＭキャパシタ、特に高い容量直線性を必要とする高周波（ＲＦ）用途に使用するキャパシタに使用することが望ましい高誘電率材料の多くと組み合わせて銅を使用することに関連する問題がある。高い直線性を示す容量とは、印加電圧及び周波数の関数として一定である容量である。銅を電極材料として使用することに関連して生じ、明らかになっている問題には、銅表面は機械的及び化学的安定性が低いことによって生じる悪影響、および銅とキャパシタ誘電体材料との他の相互作用（例えば銅の拡散）が含まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、その製造を残りの半導体製造シーケンスと容易に統合することによって、高い直線性及び高い容量を示すキャパシタを得ることができ、銅をキャパシタ電極の一つとして備えることに関連する問題の多くを解決するような、キャパシタ電極として銅を使用するＭＩＭキャパシタ構造が必要とされている。
【課題を解決するための手段】
【０００４】
ＭＩＭキャパシタ構造の容量を増大させるために、金属酸化物材料をキャパシタ誘電体として使用することは、それら金属酸化物材料は高い誘電率を有することから望ましい。一般的にそのような金属酸化物は約２０よりも大きい誘電率を有する。しかしながら、銅電極を覆って金属酸化物を形成すると、銅が望ましくなく酸化され、電極とその後に成膜される材料との間に不親和性の界面を生成する。特に、キャパシタ誘電体と電極との間の密着性は悪く、銅酸化膜が存在するとキャパシタリークを不適当に増大させる。
【０００５】
本発明によれば、銅電極３０と金属酸化物５０との間に導電性酸化バリア層４０を形成することにより、金属酸化物誘電体５０と銅電極３０との間に高い容量密度及び良好な密着性を有するＭＩＭキャパシタが形成される。プロセスの複雑さを減らすために、導電性酸化バリア層４０を銅開口部２００上のリセス２０５内に形成する。ＭＩＭキャパシタの下部電極は導電性酸化バリア層４０及び銅電極３０を含む。好適な実施形態においては、導電性酸化バリア層４０は窒化タンタルである。次に、酸化タンタルキャパシタ誘電体または酸化ハフニウムキャパシタ誘電体を銅酸化物層を形成することなく成膜することができる。その結果、最終的なキャパシタ構造は高容量、低リーク、及び安定な界面を有するとともに、容易に形成することができる。導電性酸化バリア層を使用する本発明の一実施形態を図を参照しながら説明する。
【発明を実施するための最良の形態】
【０００６】
例として本発明を図示するが、これは本発明を制限するものではない。図においては同様の参照符号は同様の構成要素を指すものとする。
この技術分野に精通する当業者であれば、図中の構成要素が簡単化及び明確化のために示されるものであり、必ずしも実寸通りには描かれていないことがわかるであろう。例えば、図中の構成要素の或るものの寸法は他の構成要素に比べて誇張して描いて本発明の実施形態の理解を深められるようにしている。
【０００７】
図１〜１１は半導体装置の一部を示し、半導体装置が本発明に従って一連の処理工程を経ながら、ＭＩＭキャパシタが形成される様子を示している。より詳細には、図１は半導体基板１０を覆って形成される誘電体層２０を示している。好適な実施形態においては、半導体基板１０はシリコンである。しかしながら、砒化ガリウム及びシリコンオンインシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＯＩ）のような他の半導体材料を使用することができる。通常、基板１０は多くの種々の能動半導体素子（金属−酸化膜−半導体（ＭＯＳ）トランジスタ及び／又はバイポーラトランジスタのような）を含む。しかしながら、本発明を理解するためにはこれらの素子を理解することは不要であり、従ってこれらの素子は図示しない。
【０００８】
誘電体層２０は化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）など、またはこれらの組み合わせにより成膜され、酸化シリコンのような誘電体材料であればどのような誘電体材料であってもよい。
【０００９】
図２の構造を形成するために、誘電体層２０をパターニングし、エッチングして、トレンチまたはリセス（凹部）とも呼ばれる開口部２００を形成する。第１金属層３０は、ＰＶＤ、ＣＶＤ、電解メッキ、これらの組み合わせなどを使用して電極材料を成膜することにより、誘電体層２０を覆い、かつ、開口部内に形成される。好適な実施形態においては、第１金属層３０は銅を含む。例えば、第１金属層３０は銅またはアルミニウム銅合金とすることができる。一実施形態においては、第１金属層３０はほとんどの部分が銅である。金属層材料はＰＶＤ、ＣＶＤ、原子層堆積法（ＡＬＤ）、電解メッキ、これらの組み合わせなどを使用して成膜することができる。また、第１金属層３０は実際には複数の材料から形成することができる。例えば、銅埋込みメタライゼーション法においては、トレンチには多くの場合、タンタルまたは窒化タンタルを含む拡散バリアを敷く。
【００１０】
図３に、第１金属層３０を平坦化してダマシン構造の第１金属層３０を形成した後の半導体装置を示す。第１金属層３０は化学的機械研磨（ＣＭＰ）や、ウェットまたはドライエッチングプロセスなどのようなエッチングバックにより平坦化することができる。第１金属層３０を研磨すると、この金属層が細い溝に収まるので研磨中の銅のディッシングを制御するのに役立つ。キャパシタ領域は一般的に隣接する集積回路の配線回路よりも広く、広い領域の銅には研磨中にディッシングが生じ易い。この場合における材料の埋め込みによりこの問題をある程度解決できることが知られている。
【００１１】
図４には第１金属層３０の一部を除去して開口部２００内にリセス２０５を形成して第１金属層３０を形成する様子が示されている。言い換えれば、第１金属層３０が陥凹される。リセス２０５はトレンチ２００の最上部の下方に延びる。一つの特定の実施形態によれば、リセス２０５はリアクティブイオンエッチング（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈ：ＲＩＥ）プロセスまたはウェットエッチングプロセスを使用して形成され、このエッチングプロセスにより第１金属層３０の一部を誘電体層２０の一部を除去する速度の約３〜５倍の速度で除去することができる。通常、リセス２０５は約５０〜２０００オングストロームの深さであり、開口部２００の深さの約１／４〜１／３である。リセス２０５
の量は、続いて形成される後述の下部電極の膜厚要件により決定される。一実施形態においては、リセス２０５はスピンエッチングプロセスでウェットエッチング液を使用して形成する。このようなスピンエッチングプロセスにおいては、半導体装置をチャック上に載せ、１０００〜１２００ｒｐｍの速度で回転させ、エッチング液を半導体装置上に分与する。エッチングプロセスの長さは通常、１０〜６０秒である。実際のエッチング工程の後には通常、スピンエッチングと同じプロセス器具の中で脱イオン水を使用する１０〜３０秒のスピンリンス工程が続く。使用する化学エッチング液は第１金属層３０の組成に依存する。例えば、第１金属層３０が銅である場合、エッチング液はＨＮＯ３，ＨＣｌ，Ｈ２ＳＯ４またはこれらの組み合わせのような酸を含む。
【００１２】
別の方法として、まず第１金属層３０を平坦化し、次にそれをエッチングするのではなく、第１金属層３０を形成した後に単一スピンエッチングプロセスを使用してリセス２０５を形成することができる。本実施形態においては、ウェハ回転速度、化学エッチング液、及びエッチング液散布分布をさらに最適化してエッチングプロセスの均一化及び平坦化性能を制御する。
【００１３】
リセス２０５を形成した後、図５に示すように、導電性酸化バリア層４０をＰＶＤ，ＣＶＤ，ＡＬＤ、電解メッキ、無電解メッキ、これらを組み合わせた方法などにより形成する。導電性酸化バリア層４０は、誘電体層２０及び陥凹した第１金属層３０を覆って成膜される。導電性酸化バリア層４０は、下に位置する第１金属層３０に対する酸化およびバリア層の双方として機能する材料であればどのような材料であってもよい。銅を含む材料に対する良好な酸化およびバリア層となる材料は、タンタル、チタン、白金、イリジウム、アルミニウム、ルテニウム、タングステン、窒化タンタル、窒化チタンなどである。一般的に、導電性酸化バリア層４０は金属または金属合金であり、第２金属層４０と呼ぶことができる。好適な実施形態においては、導電性酸化バリア層４０はリセス２０５を充填して、続く被覆膜の形成のために実質的に平坦な表面を形成する。従って、導電性酸化バリア層は５０〜２０００オングストロームの厚さを有する。しかしながら、第１金属層３０及び導電性酸化バリア層４０は開口部２００を完全に充填する必要はない。導電性酸化バリア層４０は第１金属層３０に対して酸化および金属拡散バリア層として機能するために十分厚いことが必要である。さらに導電性酸化バリア層４０は、続いて完成するＭＩＭキャパシタの抵抗及びＭＩＭキャパシタ近傍の半導体基板の上に形成される配線抵抗を実質的に増大させないように十分薄いことが必要である。さらに導電性酸化バリア層４０は、第１金属層３０に使用される材料と、続いて形成されるキャパシタ誘電体層との間で良好な密着性を示すことが必要である。
【００１４】
図６に示すのは、導電性酸化バリア層４０を平坦化した後の半導体装置である。一実施形態においては、導電性酸化バリア層４０はリセス２０５の外側部分を除去され、導電性酸化バリア層４０の周縁を第１金属層３０の周縁に自己性整合させる。第１金属層３０の平坦化に使用される方法であればどのような方法を使用してもよい。研磨を用いるとすると、導電性酸化バリア層４０の上面が誘電体層２０の頂部とほぼ一平面となるようにすることが望ましい。これらの結果を得るための研磨プロセスの性能は、リセス２０５を形成した後の第１金属層３０の表面状態とプロセスの選択性に依存する。従って、第１金属層３０の平滑な表面と、導電性酸化バリア層４０に対する高い選択性が望まれる。導電性酸化バリア層４０がほぼ同一平面を形成することにより、いずれが生じた場合にもキャパシタリークを悪化させる下層の銅電極のナノスケールの酸化及び続いて成膜される誘電体材料への銅原子のナノスケールの拡散を防止することができる。
【００１５】
図７に示すように、キャパシタ誘電体層５０、第３金属層６０及びエッチングストップ層（ＥＳＬ）７０が、それぞれ半導体基板１０上じゅうに成膜される。キャパシタ誘電体層５０は導電性酸化バリア層４０上にＣＶＤ，ＰＶＤ，原子層堆積法（ＡＬＤ）、および
これらの組み合わせなどを使用して形成される絶縁体である。高周波（ＲＦ）用途には、キャパシタ誘電体層５０は高い直線性（例えば、通常、１００ｐｐｍ単位未満の対電圧正規化容量変動）を有する酸化タンタル及び酸化ハフニウムのような金属酸化物を含むことが好ましい。しかしながら、直線性がさほど重要ではない一般的な用途に対しては、酸化ジルコニウム、酸化アルミニウム、チタン酸バリウムストロンチウム（ＢＳＴ）、及びチタン酸ストロンチウム（ＳＴＯ）のような他の金属酸化物が適することもある。第３金属層６０は、好ましくはＰＶＤを使用してキャパシタ誘電体層５０を覆うように形成するが、ＣＶＤ，ＡＬＤまたはこれらの組み合わせを含む他の技術を使用することもできる。第３金属層６０はキャパシタの第２の（上部）電極を形成するので、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、イリジウム、銅、アルミニウム、白金、タングステン、これらの組み合わせなどのような導電性材料のいずれを使用しても形成することができる。
【００１６】
一実施形態においては、第３金属層６０は窒素及びタンタルまたはチタンのいずれかを（窒化チタンまたは窒化タンタルの形で）含む。第３金属層６０が銅である場合、酸化バリア層４０に使用する材料のような第２の酸化バリア層を第３金属層６０とキャパシタ誘電体層５０との間に形成することが望ましい。しかしながら、銅電極を金属酸化物を成膜した後に形成し、従って銅電極は酸化性雰囲気に晒されないので、銅の酸化による密着性の問題は生じることがない。
【００１７】
ＥＳＬ層７０もＰＶＤ，ＣＶＤ，ＡＬＤ，またはこれらの組み合わせを使用して成膜する。以下において明らかになることであるが、ＥＳＬ層７０は、後の工程で成膜する層間誘電体（ＩＬＤ）をエッチングする際のエッチングストップ層として機能する。ＥＳＬ層７０はまた、金属層６０をエッチングするためのハードマスクとして機能する。さらにＥＳＬ層７０は、反射防止膜（ＡＲＣ）として機能して、後続のフォトリソグラフィプロセスにおける光学特性を向上させる。好適な実施形態においては、ＥＳＬ層７０は窒化シリコンまたは窒化アルミニウム、或いは酸化タンタルまたは酸化ハフニウムである。ＥＳＬ層７０の使用について図１０を参照しながら以下にさらに詳細に記載する。
【００１８】
キャパシタ誘電体層５０、第３金属層６０、及びＥＳＬ層７０は同じプロセスを使用して形成してもよいし、または異なるプロセスを使用して形成してもよい。しかしながら、同じプロセスを使用してキャパシタ誘電体層５０、第３金属層６０及びＥＳＬ層７０を形成することによって、量産製造環境におけるプロセス制御性及び生産性を向上させることが望ましい。
【００１９】
図８を参照すると、第１フォトレジスト層８０を塗布し、パターニングしてＥＳＬ層７０及び第３金属層６０をエッチングする。ＥＳＬ層７０及び第３金属層６０をエッチングした後、上部（キャパシタ）電極６５（すなわち第２電極６５）を図９に示すように形成する。第１フォトレジスト層８０はパターニングを終えた後に従来の方法を使用して除去する。
【００２０】
図１０を参照すると、半導体基板１０上じゅうにＩＬＤ９０を成膜する。第２フォトレジスト層１００を塗布し、パターニングしてＩＬＤ９０をエッチングし、ビア開口を形成する。このビア開口に、図１１に示すように、金属を充填して導電性ビア１１０を形成する。第１の化学反応を用いて、ビア開口をエッチングすると、ＥＳＬ層７５（ＥＳＬ層７５の在る領域で）及びキャパシタ誘電体層５０の上で、ＥＳＬ層７５及びキャパシタ誘電体層５０の一部を露出させた状態でエッチングが停止する。ＥＳＬ層７５及びキャパシタ誘電体層５０は共に中間エッチングストップ層として機能する。上部電極上にビア開口を形成するためにエッチングする必要のあるＩＬＤ部の厚さは、導電性酸化バリア層４０用のビア開口を形成するためにエッチングするＩＬＤ部の厚さよりもかなり薄いので、ＥＳ
Ｌ層７５が第１の化学反応を用いるエッチングで完全にエッチングされないようにする必要がある。これにより、上部電極６５の上方のビア開口をエッチングした後にエッチングプロセスを継続させることができ、導電性酸化バリア層４０用のビア開口をより深く形成することができる。このようにして、第１の化学反応はＥＳＬ層材料に対して、そして恐らくはキャパシタ誘電体層５０に対しても選択的である必要がある。
【００２１】
次に、エッチング化学反応を第２の化学反応に切り替えてキャパシタ誘電体層５０及びＥＳＬ層７５の露出部をエッチングして、ビア開口を完全な形に形成し、下層の導電性部分を露出させる。このプロセスは２つの異なるエッチング化学反応を用いるが、ビア開口のエッチングは生産性及び製造効率を上げるために同じツール、および同じチャンバーの中で行なう。
【００２２】
図１１に示すように、ビア開口を形成した後、導電性材料をビア開口内に形成して、導電性ビア１１０を形成する。導電体をビア開口に形成して、上部電極６５及び導電性酸化バリア層４０へのコンタクト（接続）を形成する。一実施形態においては、電解メッキによって銅を形成し、形成した銅に化学的機械研磨を施すことにより導電性ビア１１０を形成する。
【００２３】
結果として得られる図１１に示すＭＩＭキャパシタは、キャパシタ誘電体の主要部として金属酸化物材料を使用しており、金属酸化物と銅電極との間の界面の信頼性が低くなるという不都合を有さないため、該ＭＩＭキャパシタは、従来提案されていた構造よりも高い容量を示すという利点を有する。親和性の高い界面が形成されるので、本発明による構造はリーク特性が向上する。さらにＭＩＭ構造は、本発明により高い直線性を示す金属酸化物キャパシタ誘電体が使用できるので、高い直線性を有することができる。このようなオンチップキャパシタは、アナログ／デジタル混在信号のアナログフィルタリングを行う高周波（＞１ＧＨｚ）ＲＦ回路を必要とする用途に大変有用である。さらに、導電性酸化バリア層４０は自己整合されるので、フォトリソグラフィ工程を使用して導電性酸化バリア層４０をパターニングする必要がなくなる。
【００２４】
図面に示したように、説明した実施形態はＭＩＭキャパシタであり、このＭＩＭキャパシタにおいて上部電極６５は、一緒に下部（キャパシタ）電極を形成する第１金属層３０及び導電性酸化バリア層４０に比べると寸法が小さい。別の実施形態においては、上部電極６５を第１金属層３０及び導電性酸化バリア層４０に比べて大きくすることができる。この場合の実施形態においては、コンタクトを導電性酸化バリア層４０の上に形成する代わりに、第１金属層３０の下に形成するので、導電性酸化バリア層４０に対するコンタクトは第１金属層３０及び導電性酸化バリア層４０の形成よりも前に形成される。さらにこの場合の実施形態においては、ＥＳＬ層７０及び第３金属層６０をエッチングするときにキャパシタ構造の重要な部分を損傷させることなくキャパシタ誘電体層５０を完全に除去することが可能となる。このようにすることにより、ＩＬＤ層９０の下に高誘電率材料を有する不都合を克服することができる。しかしながら、キャパシタ誘電体層５０をＭＩＭキャパシタの外側の領域から除去するときに、隣接する銅パッド構造のようなこれらの層の下の他の構造が損傷するという可能性は依然として残る。このような関連構造は図には明示していないが、通常は必ずチップの上にＩＣ配線回路の主要部として存在する。
【００２５】
上述した実施形態はＭＩＭキャパシタに関するものであるが、他の用途においてこの形成方法を使用して、半導体基板上に形成する最後の金属層における銅の酸化を低減し、かつ、密着性を向上することができる。
【００２６】
効果、他の利点、及び問題の解決方法を特定の実施形態に関して上に記載してきた。しかしながら、効果、利点及び問題の解決方法、及びこのような効果、利点、または問題解
決法をもたらし、またはそのような効果、利点、または問題解決法をさらに顕著にさせるすべての要素（群）が、任意の請求項または全ての請求項の、重要な特徴、必要な特徴、または基本的な特徴であると解釈されるべきではない。この明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」、「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」という用語、または他のすべてのこれらの変形は包括的な意味を指すものであり、例えば一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むということではなく、明らかには挙げられていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素を含むことができる。
【００２７】
上述した明細書において、本発明は特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば種々の変形及び変更を、以下に示す請求項に示される本発明の技術範囲から逸脱しない範囲において加え得ることが理解できるであろう。例えば、記載及び図示のように、ＭＩＭキャパシタは装置内でシングルダマシンプロセスで形成される。しかしながら、この技術分野の当業者であれば、同様な構造をデュアルダマシン集積回路に組み入れることができることは明らかであろう。従って、明細書及び図面は本発明を制限するというよりもむしろ例示的なものとして捉えられるべきものであり、このような変形の全ては本発明の範囲に含まれるものである。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に従って半導体基板を有する半導体装置及びＭＩＭキャパシタを形成するために使用する誘電体層の一部を示す断面図。
【図２】本発明の一実施形態に従って開口部を形成し、第１金属層を成膜した後の図１の装置を示す図。
【図３】本発明の一実施形態に従って第１金属層を平坦化した後の図２の装置を示す図。
【図４】本発明の一実施形態に従って第１金属層をエッチングしてリセスを形成した後の図３の装置を示す図。
【図５】本発明の一実施形態に従って第２金属層をリセス内に成膜した後の図４の装置を示す図。
【図６】本発明の一実施形態に従って第２金属層を平坦化してＭＩＭキャパシタの下部電極を形成した後の図５の装置を示す図。
【図７】本発明の一実施形態に従ってキャパシタ誘電体層、第３金属層、及びエッチングストップ層を形成した後の図６の装置を示す図。
【図８】本発明の一実施形態に従って第１フォトレジスト層を塗布した後の図７の装置を示す図。
【図９】本発明の一実施形態に従って第３金属層及びエッチングストップ層をパターニングしてＭＩＭキャパシタの上部電極を形成した後の図８の装置を示す図。
【図１０】本発明の一実施形態に従って層間誘電体層及び層間誘電体層のパターニング用の第２フォトレジスト層を形成した後の図９の装置を示す図。
【図１１】本発明の一実施形態に従って導電性ビアを形成してＭＩＭキャパシタに電気的にコンタクトさせた後の図９の装置を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005526378.tif 000012
【図１１】
2005526378.tif 000013
【手続補正書】
【提出日】平成15年7月14日(2003.7.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
金属−絶縁体−金属（ＭＩＭ）キャパシタ構造を形成する方法であって、
半導体基板（１０）を設ける工程と、
前記半導体基板（１０）を覆って誘電体層（２０）を形成する工程と、
前記誘電体層（２０）にリセス（２０５）を形成する工程と、
前記リセス内に銅を含む第１金属層（３０）を形成する工程と、
前記第１金属層（３０）を陥凹させる工程であって、前記陥凹が第１金属層をエッチングすることにより行なわれる工程と、
前記第１金属層（３０）を覆って、前記第１金属層（３０）に対して導電性酸化バリアとなる第２金属層（４０）を形成する工程と、
前記第２金属層（４０）を覆って、絶縁物（５０）を形成する工程と、
前記絶縁物（５０）を覆って、第３金属層（６０）を形成する工程とを含む、方法。
【請求項２】
前記第１金属層（３０）を形成する工程が、
前記誘電体層（２０）の表面を覆って、前記第１金属層（３０）を成膜する工程と、
前記第１金属層（３０）を平坦化してダマシン構造を形成する工程とをさらに含む、請求項１記載の方法。
【請求項３】
前記第２金属層（４０）を形成する工程が、
前記第２金属層（４０）を５０〜２０００オングストロームの間の厚さになるように形成する工程をさらに含む、請求項１記載の方法。
【請求項４】
前記第２金属層（４０）を形成する工程が、
前記誘電体層（２０）の表面及び前記陥凹された第１金属層（３０）を覆うように、前記第２金属層（４０）を成膜する工程と、
前記第１金属層（３０）の前記リセス（２０５）の外側にある前記第２金属層（４０）の全てを除去して、前記第２金属層（４０）の周縁を前記第１金属層（３０）の周縁に自己整合させる工程と、
前記第２金属層（４０）を平坦化して、前記誘電体層（２０）の表面と同一平面にする
工程とをさらに含む、請求項１記載の方法。
【請求項５】
半導体装置構造を形成する方法であって、
半導体基板（１０）を設け、
前記半導体基板（１０）を覆って、第１の誘電体層（２０）を形成する工程と、
前記第１の誘電体層（２０）にリセス（２０５）を形成する工程と、
前記リセス（２０５）に銅を含む第１金属層（３０）を形成する工程と、
前記第１金属層（３０）を陥凹させる工程であって、前記陥凹が第１金属層をエッチングすることにより行なわれる工程と、
前記第１金属層（３０）を覆って、前記第１金属層（３０）に対して導電性酸化バリアとなる第２金属層（４０）を形成する工程とを含む、方法。
【国際調査報告】
2005526378.tif 000014
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