(57)【要約】大容量のスキャンメモリを必要とせずに、スキャンデザインを用いた半導体デバイスのテスト用スキャンベクタを発生することのできるイベント型テストシステム。このテストシステムは、各イベントのタイミングデータとイベントタイプデータを格納するイベントメモリを有し、タイミングデータは、１のテストベクタを定義する複数（ｌｏｇ２Ｎ）のデータビットで表現されている。さらにテストシステムは、イベントメモリのタイミングデータとイベントタイプデータを用いてイベントを発生するイベント発生器と、イベントメモリとイベント発生器間に設けられたモード変更回路とを有している。このモード変更回路は、テストベクタを発生する通常モードと、イベントメモリのイベントタイプデータが、所定ワードを示すことを検出したときに、スキャンベクタを発生するスキャンモードとの間で信号路を変更する。このテストシステムでは、イベントメモリの複数（ｌｏｇ２Ｎ）のデータビットの各ビットは、２Ｎのスキャンベクタを定義し、それを直列的にイベント発生器に供給することにより、イベントメモリの各アクセスについて２Ｎのスキャンベクタを生成できる。
2005500541.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスの通常テストでテストベクタを発生し、半導体デバイスのスキャンテストでスキャンベクタを発生するために半導体テストシステムに設けられた装置において：
各イベントのタイミングデータとイベントタイプデータを格納するためのイベントメモリを有し、そのイベントメモリにおける現在のイベントのタイミングデータは、所定の基準点からの遅延時間として、複数（ｌｏｇ２Ｎ）のデータビットを用いて記述することにより１のテストベクタを定義し；
イベントメモリからのタイミングデータとイベントタイプデータを用いてイベントを発生するイベント発生器を有し、各イベントは、テストベクタまたはスキャンベクタとして用いられ、
テストベクタを発生する通常モードとスキャンベクタを発生するスキャンモードとの間で信号路を変更するために、イベントメモリとイベント発生器間に設けられるモード変更回路を有し、そのモード変更回路は、イベントメモリからのイベントタイプデータが所定のワードをあらわした場合にスキャンモードであることを検出し、
イベントメモリ内の複数（ｌｏｇ２Ｎ）のデータビットの各ビットは、各スキャンベクタを定義し、Ｎのデータビットは、イベント発生器に直列に供給されて、イベントメモリの各アクセスについて２Ｎのスキャンベクタを生成する、
ことを特徴とする半導体テストシステム内に有する装置。
【請求項２】
上記イベントメモリ内のタイミングデータは、基準クロック周期の整数倍（整数部データ）データで構成された遅延カウントデータと、基準クロック周期の端数（端数部データ）データで構成された遅延バーニアデータとで構成されている、請求項１に記載の半導体テストシステム内に有する装置。
【請求項３】
上記スキャンベクタを生成するタイミングデータは、イベントメモリとは別に設けられたレジスタに格納され、スキャンモードでイベント発生器に供給される、請求項１に記載の半導体テストシステム内に有する装置。
【請求項４】
上記モード変更回路は：
イベントメモリからの複数（ｌｏｇ２Ｎ）のデータビットを各アクセスで２Ｎビットの直列データに変換する並列直列変換器と；
並列直列変換器から２Ｎビットの直列データを選択し、スキャンベクタを生成するために、スキャンモードのときその直列データをイベント発生器に供給するマルチプレクサと；
により構成されている、請求項１に記載の半導体テストシステム内に有する装置。
【請求項５】
上記モード変更回路は：
イベントメモリからの複数（ｌｏｇ２Ｎ）のデータビットを各アクセスで２Ｎビットの直列データに変換する並列直列変換器と；
スキャンベクタのタイミングを定義するためにスキャンタイミングデータを格納するスキャンタイミングレジスタと；
並列直列変換器から２Ｎビットの直列データを選択し、スキャンベクタを生成するために、スキャンモードのときその直列データをイベント発生器に供給する第１のマルチプレクサと；
スキャンタイミングレジスタからスキャンタイミングデータを選択し、スキャンベクタを生成するために、スキャンモードのときそのスキャンタイミングデータをイベント発生器に供給する第２のマルチプレクサと；
により構成されている、請求項１に記載の半導体テストシステム内に有する装置。
【請求項６】
半導体デバイスの通常テストでテストベクタを発生し、半導体デバイスのスキャンテストでスキャンベクタを発生するためにイベント型半導体テストシステムに設けられた装置は：
各イベントのタイミングデータとイベントタイプデータを格納するためのイベントメモリを有し、そのイベントメモリにおける現在のイベントのタイミングデータは、所定の基準点からの遅延時間として、複数（ｌｏｇ２Ｎ）のデータビットを用いて記述することにより１のテストベクタを定義し；
イベントメモリからのタイミングデータとイベントタイプデータを用いてイベントを発生するイベント発生器を有し、各イベントは、テストベクタまたはスキャンベクタとして用いられ；
テストベクタを発生する通常モードとスキャンベクタを発生するスキャンモードとの間で信号路を変更するために、イベントメモリとイベント発生器間に設けられたモード変更回路を有し、そのモード変更回路は、イベントメモリからのイベントタイプデータが所定のワードをあらわした場合にスキャンモードであることを検出し；
被試験半導体デバイスの所定のピンにテストベクタまたはスキャンベクタを供給し、期待値に対する評価のために被試験半導体デバイスの応答出力を受信するピンエレクトロニックスを有し；
イベントメモリ内の複数のデータビットの各ビットは、各スキャンベクタを定義し、Ｎのデータビットは、イベント発生器に直列に供給されて、イベントメモリの各アクセスで２Ｎのスキャンベクタを生成する；
ことを特徴とするイベント型半導体テストシステム。
【請求項７】
上記イベントメモリ内のタイミングデータは、基準クロック周期の整数倍（整数部データ）データで構成された遅延カウントデータと、基準クロック周期の端数（端数部データ）データで構成された遅延バーニアデータとで構成されている、請求項６に記載のイベント型半導体テストシステム。
【請求項８】
上記スキャンベクタを生成するタイミングデータは、イベントメモリとは別に設けられたレジスタに格納され、スキャンモードでイベント発生器に供給する、請求項６に記載のイベント型半導体テストシステム。
【請求項９】
上記モード変更回路は：
イベントメモリからの複数（ｌｏｇ２Ｎ）のデータビットを各アクセスで２Ｎビットの直列データに変換する並列直列変換器と；
並列直列変換器から２Ｎビットの直列データを選択し、スキャンベクタを生成するためにその直列データをスキャンモードのときイベント発生器に供給するマルチプレクサと；
により構成されている、請求項６に記載のイベント型半導体テストシステム。
【請求項１０】
上記モード変更回路は：
イベントメモリからの複数（ｌｏｇ２Ｎ）のデータビットを各アクセスで２Ｎビットの直列データに変換する並列直列変換器と；
スキャンベクタのタイミングを定義するためにスキャンタイミングデータを格納するスキャンタイミングレジスタと；
並列直列変換器から２Ｎビットの直列データを選択し、スキャンベクタを生成するために、その直列データをスキャンモードのときイベント発生器に供給する第１のマルチプレクサと；
スキャンタイミングレジスタからスキャンタイミングデータを選択し、スキャンベクタを生成するために、スキャンタイミングデータをスキャンモードのときイベント発生器に供給する第２のマルチプレクサと；
により構成されている、請求項６に記載のイベント型半導体テストシステム。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、半導体デバイスをテストするためのイベント型テストシステムに関する。特に、本発明は、大容量のスキャンメモリを用いる必要なく、スキャンデザインによる半導体デバイスをテストするためのスキャンベクタを発生することのできるイベント型テストシステムに関する。
【０００２】
【発明の背景】
ＩＣテスタのような半導体テストシステムにより、ＩＣやＬＳＩのような半導体デバイス（大規模集積回路）をテストする場合には、被試験半導体デバイスには、その該当するピンに、あらかじめ定めたテストタイミングで、ＩＣテスタにより生成されたテスト信号、すなわちテストパターンを供給する。そしてＩＣテスタは、被試験デバイスから、そのテスト信号に応答した出力信号を受信する。その出力信号を所定のタイミングによるストローブ信号でストローブ、すなわちサンプルし、被試験デバイスが正常に機能しているかどうかを検証するために、期待値データと比較する。
スキャンデザインは、テスト効率を向上させるための集積回路デザイン（集積回路内のテスト用設計）として確立されたアプローチの１つである。本発明は、そのようなスキャンデザインが用いられ、あるいは用いられていないＩＣデバイスをテストするためのイベント型テストシステムに関するものである。なお、スキャンデザインを用いた被試験ＩＣデバイスをテストするために、スキャンベクタを発生する場合の、従来の半導体テストシステムにおける問題を詳しく説明する前に、半導体テストシステムにおける、テスト信号と回路構成を簡単に説明する。
【０００３】
従来の半導体テストシステムでは、テスト信号やストローブ信号等のタイミングは、半導体テストシステムのテスタレートあるいはテスタサイクルを基準として規定されている。このようなテストシステムは、サイクル型（サイクル化）テストシステムとも呼ばれている。また、イベント型テストシステムと呼ばれる別のタイプのテストシステムがあり、このテストシステムでは、テスト信号とストローブ信号は、イベントメモリからのイベントデータに基づき、各ピン毎（パーピン）に直接に生成される。本発明は、このようなイベント型半導体テストシステムに関するものである。
イベント型テストシステムでは、イベントという概念が用いられている。このイベントとは、被試験半導体デバイスのテストに使用するテスト信号等のロジック状態の各変化点をあらわしている。例えば、このようなロジック状態の変化点には、テスト信号の立ち上がりエッジや下りエッジ、あるいはストローブ信号のタイミングエッジ等が相当する。各イベントのタイミングは、基準時点からの時間長として定義される。一般に、このような基準時点は、直前のイベントのタイミングである。あるいはこの基準時点は、全イベントに共通した一定のスタート時点としてもよい。
【０００４】
イベント型テストシステム、すなわちイベントテスタでは、タイミングメモリ（イベントメモリ）に格納するタイミングデータは、サイクル型テストシステムのように、全てのテストサイクルについて個別の波形、ベクタ、遅延時間等の複雑な情報を含む必要がないので、タイミングデータの記述を大幅に単純化することができる。しかし、タイミングデータをイベントメモリに格納するために、大きなメモリ容量が必要とされる。
イベント型テストシステムでは、イベントメモリに格納する各イベント用のタイミング（イベント）データは、一般に、現在イベントと直前イベント間の時間差（遅延時間）で表現している。高いタイミング精度を実現するために、イベント間の時間差（遅延時間値）は、基準クロックサイクルの整数倍データ（「整数部」または「イベントカウント」とも呼称）と基準クロックサイクルの端数データ（「端数部」または「イベントバーニア」とも呼称）との組み合わせにより規定している。イベントカウントとイベントバーニア間のタイミング関係を、図３Ａ−図３Ｅのタイミングチャートに示す。この例では、図３Ａの基準クロック（マスタークロックまたはシステムクロックとも言う）は、クロックサイクル（周期とも言う）Ｔを有している。イベント０、イベント１、イベント２は、図３Ｃに示すようなタイミング関係になっている。
【０００５】
イベント１は、イベント０を基準にして記述するために、両イベント間の時間差（遅延時間）△Ｖ１として、イベントメモリに定義される。イベント２のタイミングは、イベント１からの時間差（遅延時間）△Ｖ２として定義される。同様に、図３Ｅのイベント３のタイミングは、イベント２からの時間差（遅延時間）△Ｖ３により定義し、イベントメモリに格納する。イベント型テストシステムでは、イベントメモリ内のタイミングデータを読み出し、それと全ての以前のイベントのタイミングデータを加算して、現在のイベントの最終的なタイミングを決定する。
従って、図３Ｃの例では、イベント１を生成するために、図３Ｂのタイミング関係を用いる。ここで、図３Ｂのタイミング関係においてＮ１Ｔは、イベントカウント値であり、基準クロック周期ＴのＮ１倍をあらわしており、△１Ｔは、イベントバーニア値であり、基準クロック周期Ｔの端数値をあらわしている。同様に、イベント０を基準にして図３Ｅのイベント３を生成するには、以前のイベントの全てのタイミングデータを、Ｎ３Ｔ＋△３Ｔで表される総合的な時間差を生成するよう加算する。ここで、Ｎ３Ｔは、イベントカウント値であり、基準クロック周期ＴのＮ３倍を表しており、△３Ｔは、イベントバーニア値であり、基準クロック周期Ｔの端数値を表している。
【０００６】
実際のデバイスのテストにおいては、被試験デバイスのあるピンにおいては、印加するテスト信号は長時間、例えば数百ミリセカンド等のような間にわたって何ら変化せず、一方、他の大部分のピンにおけるテスト信号は、数十ナノセカンドあるいは数百ナノセカンドのようなより高いレートで変化する。すなわち、隣接する２つのイベント間の時間差は大きく異なり、可能な最大の時間差を表現するためには、多くのデータビット数を必要とする。半導体テストシステムは、例えば数百のテストチャンネル（ピン）を有する大規模なシステムであり、その各テストチャンネルにイベントメモリを備える必要がある。従って、テストシステムの総合的なコストを低くするためには、各イベントメモリの容量を最小にすることが望ましい。
このようなメモリ容量の縮小は、特に、スキャンデザインを用いたＩＣデバイスをテストするためのテストベクタを格納するために重要である。スキャンデザインは、ＩＣ設計において、ＩＣデバイスを容易にテストする（デザイン・フォア・テスト）ために確立された、優れた設計方法である。フル・スキャン方式では、通常のＤフリップフロップまたはＪ・Ｋフリップフロップの代わりに、スキャンフリップフロップを回路に用いる。スキャンフリップフロップは、テストの際にシフトレジスタモードとして接続できるように、マルチプレクサを有している。
【０００７】
図６において、スキャンデザインを用いたＩＣデバイス内の基本的なスキャン構成を示している。この例では、被試験半導体デバイスの組み合わせロジック（コンビネーションロジック）をテストするために、スキャンフリップフロップ１３２とスイッチＳＷ（マルチプレクサ）１４２の対と、スキャンフリップフロップ１３４とスイッチＳＷ（マルチプレクサ）１４４の対を示している。このスキャンデザインの基本的な構成は、この技術分野でよく知られており、「Ｄｉｇｉｔａｌ  Ｈａｒｄｗａｒｅ  Ｔｅｓｔｉｎｇ」、Ｒｏｃｈｉｔ  Ｒａｊｓｕｍａｎ、Ａｒｔｅｃｈ  Ｈｏｕｓｅ、１９９２、ｐｐ１９７−２３８にてより詳細に説明されている。なお、スキャンデザインにおけるテストの一般的な行程は次のようになっている。
（１）フリップフロップをシフトレジスタに接続し（テストモードを用いて）、テストベクタを直列的にシフト・イン（スキャン・イン）する。
（２）通常の動作モードに切り替えて、フリップフロップの値（テストベクタ）を回路に印加して、その応答をフリップフロップに取り込む。
（３）テストモードに戻り、応答を評価するために直列的にシフト・アウト（スキャン・アウト）する。
【０００８】
一般に、スキャンベクタは、１６ミリオン（百万）から１２８ミリオンのように膨大である。上述のイベント型テストシステムでは、テストベクタは、ロジック値の変化（イベント）とイベントの発生時間に基づいて格納される。この時間の情報は、パワーがオンになる時間やクロックのスタート時間等の基準時間、または図３Ａ〜Ｅに示すような直前のイベントを基準として定義される。しかし、この形態で多数のスキャンベクタ（例えば１２８ミリオン等）を格納するためには、非常に大容量の物理的メモリが必要となる。
【０００９】
【発明の概要】
従って、本発明の目的は、小容量のイベントメモリを用いて、スキャン構成を有するＩＣデバイスをテストすることができ、イベント型テストシステムに用いるための、スキャンベクタの発生方法及び装置を提供することにある。
本発明においては、イベント型テストシステムは、大容量のスキャンメモリを必要とせずに、スキャンデザインを用いた半導体デバイスをテストするスキャンベクタを発生することができる。このイベント型テストシステムは、各イベントのタイミングデータとイベントタイプデータを格納するイベントメモリを有し、そのタイミングデータは、１つのテストベクタを定義するのに複数（ｌｏｇ２Ｎ）のデータビットによって表現される。また、このイベント型テストシステムは、イベントメモリに格納したタイミングデータとイベント型データを用いてイベントを発生するためのイベント発生器と、イベントメモリとイベント発生器間に設けられたモード変更回路を有する。このモード変更回路は、テストベクタを発生する通常モードと、スキャンベクタを発生するためのスキャンモードとの間で、信号路を変更する。イベントメモリのイベントタイプデータが所定ワードを示していると、スキャンモードであることが検出される。本発明のテストシステムでは、イベントメモリ内に有する複数（ｌｏｇ２Ｎ）のデータビットのそれぞれは、各スキャンベクタを定義し、Ｎデータビットは、イベント発生器に直列的に供給されて、イベントメモリの各アクセスについて、２Ｎのスキャンベクタを発生する。
【００１０】
本発明によれば、イベント型テストシステムは、イベントメモリのｌｏｇ２Ｎビットのデータを並列的に用いてスキャンベクタを発生することができ、ｌｏｇ２Ｎビットのデータを２Ｎビットの直列データに変換することにより、１のテストベクタに対応するメモリ領域を用いて２Ｎスキャンベクタを発生することができる。
本発明のイベント型テストシステムにおいて、イベントメモリ内のタイミングデータは、基準クロック周期の整数倍（整数部データ）データで構成された遅延カウントデータと、基準クロック周期の端数（端数部データ）データで構成された遅延バーニアデータとで構成されている。更に、スキャンベクタを発生するタイミングデータは、イベントメモリとは別に設けられたレジスタに格納されており、スキャンモードのときイベント発生器に供給される。
モード変更回路は、イベントメモリの複数（ｌｏｇ２Ｎ）のデータビットを、そのイベントメモリの各アクセスについて、２Ｎビットの直列データに変換するための並列直列変換器と、この並列直列変換器から２Ｎビットの直列データを選択して、スキャンベクタを発生するために、スキャンモードの間に、それをイベント発生器に供給するためのマルチプレクサとで構成されている。
【００１１】
【本発明の詳細な説明】
本発明の理解を容易にするために、以下において、イベント型テストシステムの基本的な構成と、テストベクタを発生するためにテストシステムに設けられたイベントメモリ内でのデータ格納方法について簡単に説明する。本発明の説明において、「テストベクタ」とは一般のＩＣデバイスをテストするためのテストパターン（例えばドライブイベントやストローブイベント等）を意味し、「スキャンベクタ」とはスキャンデザインを用いて設計されたＩＣデバイスをテストするためのテストパターンを意味する。
図１は、イベント型テストシステムの基本的構成を示す概略ブロック図である。イベント型テストシステムは、システムバス１４に接続されたホストコンピュータ１２とバスインターフェイス１３、インターナルバス１５、アドレスコントロールロジック１８、フェイルメモリ１７、イベントメモリ２０、イベントデコーダ２３、イベントタイミングユニット２１、イベント発生器２４、及びピンエレクトロニクス２６を有して構成している。イベント型テストシステムは、ピンエレクトロニクス２６に接続された被試験半導体デバイス（ＤＵＴ）２８を評価するものである。
【００１２】
ホストコンピュータ１２の例としては、ＵＮＩＸ（登録商標）オペレーテイングシステムを搭載したワークステーションである。ホストコンピュータ１２は、テスト動作の開始と停止、テストプログラムや他のテストコンデイション（条件）のロード、ホストコンピュータによるテスト結果解析を行うためのユーザインターフェイス等として機能する。ホストコンピュータ１２は、システムバス１４とバスインターフェイス１３とを介して、ハードウエア・テストシステムとインターフェイスしている。図には示していないが、ホストコンピュータ１２は、好ましくは他のテストシステムやコンピュータネットワークからテスト情報を送受信するために、コミュニケーションネットワーク（通信回路）と接続される。
インターナルバス１５は、ハードウエア・テストシステム内のバスであり、アドレスコントロールロジック１８、フェイルメモリ１７、イベントタイミングユニット２１、イベントデコーダ２３、及びイベント発生器２４のような、ほとんどの機能ブロックと接続している。アドレスコントロールロジック１８の例は、ハードウエア・テストシステム専用のテスタプロセッサーであり、一般にユーザがアクセスすることはできない。アドレスコントロールロジック１８は、ホストコンピュータ１２からのテストプログラムとテスト条件に基づき、テストシステム内の他の機能ブロックにインストラクションを供給する。フェイルメモリ１７は、例えばＤＵＴ２８のフェイル情報のようなテスト結果を、アドレスコントロールロジック１８の指定するアドレスに格納する。フェイルメモリ１７に格納された情報は、被試験デバイスのフェイル解析において使用される。
【００１３】
アドレスコントロールロジック１８は、図１に示すように、イベントメモリ２０にアドレスデータを供給する。実際のテストシステムでは、イベントメモリは複数個用いられ、各メモリがテストシステムのテストピンに対応した構成となっている。イベントメモリは、テスト信号やストローブ信号を形成する各イベントを現すためのタイミングデータを格納する。イベントメモリ２０は、図５に示すように、基準クロックの整数倍（遅延カウント）のタイミングデータと、基準クロックの端数（遅延バーニア）のタイミングデータを格納する。また、イベントメモリ２０は、イベントデコーダ２４に供給されるイベントタイプデータ（ドライブ、ストローブ等）を格納する。
イベントタイミングユニット２１は、イベントメモリ２０からのタイミングデータを用いて、該当する各イベントの総合的タイミングを示すデータを生成する。基本的に、このような総合的なタイミングデータは、遅延カウントデータと遅延バーニアデータを加算することによって形成する。このようなタイミングデータを加算する過程において、端数データのキャリーオーバー動作（遅延カウントデータへのオフセット）が、イベントタイミングユニット２１内で行われる。更に、総合的タイミングを生成する過程において、総合的タイミングを変更するために、スケーリング機能が設けられて、タイミングデータに所定のスケーリング係数を掛ける動作をすることもある。
【００１４】
イベントデコーダ２３は、イベントタイプを示すイベントタイプデータをデコード（復号）し、イベント発生器２４にそのイベントタイプ情報を供給する。イベント発生器２４は、イベントタイミングユニット２１からの総合的タイミングデータと、イベントデコーダ２３からのイベントタイプに基づいて、イベントを実際に生成するものである。このようにして生成したイベント（テスト信号やストローブ信号）は、ピンエレクトロニクス２６を介してＤＵＴ２８に供給される。基本的に、ピンエレクトロニクス２６は、多数のドライバー、コンパレータ、及びスイッチ等による回路構成を有しており、それらの回路構成により、ＤＵＴ２８に対して入力と出力の関係を形成するような切替え動作を行う。
図２は、ドライバー３５とアナログコンパレータ３６を有するピンエレクトロニクス２６のより詳細な構成を示すブロック図である。イベント発生器２４は、ドライブイベントを生成し、それをドライバー３５を介してテスト信号としてＤＵＴ２８の入力ピンに供給する。更に、イベント発生器２４は、サンプリングイベントを生成し、ＤＵＴ２８の出力信号をサンプリングするためのストローブ信号として、アナログコンパレータ３６に供給する。アナログコンパレータ３６の出力信号は、パターンコンパレータ３８により、イベント発生器２４からの期待値データと比較される。両者間に不一致がある場合は、図１のフェイルメモリ１７にフェイル信号を送信する。
【００１５】
ドライブイベント（テストパターン）、ＤＵＴからの出力信号、およびサンプリングイベント（ストローブ信号）の波形例を、それぞれ図３Ｃ，Ｄ，Ｅに示す。図３Ｃのドライブイベントを、ドライバー３５を介してＤＵＴ２８に与えると、それに応答して、ＤＵＴ２８は図３Ｄに示す出力信号を生成する。この出力信号は、図３Ｅに示すサンプリングイベントにより定められたタイミングでストローブされる。図３Ｃに示すように、ドライブイベントは、テストパターンの立ち上がりエッジと下りエッジのタイミングを規定している。これに対し、図３Ｅに示すように、サンプリングイベントは、ストローブ点のタイミングを規定している。すなわち、このようなイベントがサンプリングイベントの場合には、１のイベントデータのみによってストローブ信号を生成する。これは、ストローブ信号のパルスの幅が小さいためであり、立ち上がりエッジと下りエッジの両方を定義して、ストローブ信号を生成することは実際上できないからである。
【００１６】
図４は、２つの近接したイベント間の時間差（デルタタイム）に基づいて、各種イベントの時間関係を示したタイミングチャートである。図３Ａ〜Ｅとの関連において上述したように、イベント間の時間長（遅延時間値）は、基準クロック周期の整数倍（整数部、あるいは遅延カウント）と基準クロック周期の端数（端数部、あるいは遅延バーニア）との組み合わせにより規定されている。
図４の例では、イベント０〜７は、時間間隔Ｔ＝１を有する基準クロックを基準として表現される。例えば、イベント０のデルタタイム（遅延）△Ｖ０は０．７５（遅延カウント「０」、遅延バーニア「０．７５」）とし、イベント１のデルタタイム△Ｖ１は１．５０（遅延カウント「１」、遅延バーニア「０．５０」）とすることができる。このような設定において、イベント１の総合的遅延は、２．２５であり、テストシステムのロジックは２つのイベントクロックを「２．０」とカウントし、残りの端数遅延として遅延バーニアの合計の端数部分「０．２５」を算出する。
【００１７】
図５は、イベント型テストシステム内のイベントメモリに、図４に示す連続した遅延関係のイベントを規定したタイミングデータを格納する例を示すテーブルである。遅延時間△Ｖｎ（△Ｖ０、△Ｖ１、△Ｖ２．．．）は、遅延カウントＣｎ（Ｃ１、Ｃ２、Ｃ３．．．）と遅延バーニアＶｎ（Ｖ１、Ｖ２、Ｖ３．．．）の組み合わせにより表現されている。遅延カウントは、時間の基準点からの基準クロックの数、すなわち粗遅延である。遅延バーニアは、微少な精度単位の数、すなわち微少遅延であり、例えば、イベントの実際の厳密な時間を表現するために基準クロック周期の１／１２８単位となっている。したがって例えば、８ナノセカンドの基準クロックにおいて、最小分解能として６２．５ピコセカンド単位の微少遅延を遅延バーニアにより実現することができる。図５のテーブルにおいて、イベントタイプとして表現されるフィールドは、テスト中に異なるイベントタイプを生成するためのイベントタイプデータを格納する。
この例では、各フィールドは、図５に示すビット数により規定されている。すなわち、遅延カウント（粗遅延）は８ビット、遅延バーニア（微少遅延）は７ビット、そしてイベントタイプは３ビットを有している。この構成により、イベント形成にかなりの柔軟性を得ることができる。また、この構成では、付加のソフトウエア・サポートを設けなくても、スキャンベクタの発生用として機能することができる。しかし、この発明の背景において、上で説明したように、スキャンベクタは一般に通常の機能的試験用テストベクタよりも何倍も長いため、これを格納するためには追加のメモリが必要となる。
【００１８】
この問題の第１の解決法として、指定されたスキャンピン（被試験デバイスのスキャン入力に接続されるテストピン）に大容量のイベントメモリを用いることが考えられる。しかし、この解決法は高価であり、専用のメモリが指定された少数のテストピンにのみ使用可能となるため、イベント型テストシステムの柔軟性は喪失してしまう。例えば、イベントデータ（テスト）ピンが１６Ｍのイベントを有する場合は、１６Ｍのスキャンベクタがサポートされることになる。しかし、１２８Ｍのスキャンベクタをサポートするには、テストピンは、イベントメモリを１６Ｍから１２８Ｍのイベントにアップグレードする必要がある。更に、テストピンは、スキャンテスト専用のものなので、他のテストに用いることはできない。
【００１９】
そこで、本発明では、スキャンベクタを生成するために、イベントメモリ内でワードを構成するための新たな方法を提供している。図７Ａは、イベントメモリにおける、このようなスキャンベクタ用のワード構成を示す。この構成では、３ビットのフィールド（図５のイベントタイプ）は、イベントタイプを識別するために割り当てられている。この例では、図７Ｂに示すように、この割り当てられたフィールドは「１１１」と示しており、そのイベントタイプがイベントスキャンモードであることを現している。これは、本発明ではイベントワードの最下位のビットが「１１１」の値をあらわした場合には、他の全てのビットは、イベントタイプや遅延カウント・遅延バーニアとは無関係に、スキャンベクタのサポートとして用いることを意味する。図７Ｃの３ビットのフィールド内にある他の値は、他のイベントタイプを指定するために用いられている。
図７Ａと図７Ｂの例において、１のイベントメモリ位置における「スキャンイベント」は、１５ビット長のフィールドなので、合計２１５のベクタを識別することができる。これは、図５の構成において、イベントメモリに格納されるのは１のスキャンベクタのみであることと較べると多大な向上である。
【００２０】
スキャンイベントを発生するタイミングは、別のタイミングレジスタ（図８に示す）に格納されたタイミングデータによって規定されている。図８は、イベントデコーダ２３とイベントタイミングユニット２１の対とイベントメモリ２０との間に配置された、ハードウエア構成（モード変更回路）を示すブロック図である。このような付加ハードウエアを設ける主な理由は、通常モード（テストベクタの発生）とイベントスキャンモード（スキャンベクタの発生）と間の信号路を切り替えるためである。図８の構成では、非常に小規模のハードウエアを追加し、図７Ａ及びＢに示すようにイベントワードを再構成することにより、図５に示すような元の形式では１個のスキャンベクタのみしか発生できなのに対し、２１５のスキャンベクタを各イベントワードに格納することができる。
【００２１】
図８に示す付加ハードウエアは、並列直列変換器１５２、スキャンタイミングレジスタ１５４、イベントスキャンデコーダ１５６、及びマルチプレクサ１６２、１６４を有する構成となっている。イベントメモリ２０からのイベントタイプをあらわすワードが、イベントスキャンモードをあらわす値、例えば上述の「１１１」を示す場合、イベントスキャンデコーダ１５６は、マルチプレクサ１６２、１６４に与える選択信号のロジック状態を変更する。イベントメモリ２０からのデータは、並列直列変換器１５２により直列データ、すなわちスキャンベクタに変換される。従って、イベントスキャンモードでは、スキャンベクタは、マルチプレクサ１６２とイベントデコーダ２３を介してイベント発生器２４に転送される。スキャンベクタのタイミングは、スキャンタイミングレジスタ１５４に格納されるタイミングデータによって制御され、そのタイミングデータは、マルチプレクサ１６４を介してイベントタイミングユニット２１に供給される。
図５と図８における上述の例では、イベントワードを表現するために１８ビットワードを用い、イベントタイプを指定するために、その中の３ビットのフィールドを用いている。しかし、このようなビット数は、本発明を説明するためにのみ使用したものであり、本発明の思想に基づいて、あらゆるサイズのイベントワード及びフィールドを使用することが可能である。
【００２２】
上述説明したように、本発明における主な効果は、イベントメモリの物質的なサイズを増加させずに、イベント型テストシステムにおいて２Ｎ倍のスキャンベクタをサポートすることができるということである。この場合のＮは、粗遅延と微少遅延を規定するイベントワードのビット数である。また、本発明は、通常イベントのプログラムの流れに組み込まれる形式で、スキャンのサポートをすることができるので、専用スキャンピンを必要としない。すなわち、どのテストピンを、スキャンピンとしてもよい。
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【図面の簡単な説明】
【図１】
本発明のイベント型テストシステムの基本的な構成を示す概略ブロック図であり、スキャンサポートが施されている。
【図２】
図１のピンエレクトロニックスについてのより詳細な構成と、それとの関連によるイベント発生器からのドライブイベント（テスト信号）およびサンプリングイベント（ストローブ信号）を示すブロック図である。
【図３】
Ａ〜Ｅは、イベントのタイミング関係についての基本概念を示すために、各種のイベント間の時間関係を示すタイミングチャートであり、基準クロックと、それを基準としたドライブイベントおよびサンプリングイベントを有している。
【図４】
２つの近接したイベント間の各時間差（デルタタイム）により、各種のイベント間のタイミング関係をあらわしたタイミングチャートである。
【図５】
イベント型テストシステムに設けられるイベントメモリにおけるデータ格納例を示す図であり、図４に示す一連のイベント間の遅延時間をあらわすデータ示している。
【図６】
スキャンデザインの概念を用いたＩＣデバイスの基本的な回路構成例を示すブロック図である。
【図７】
Ａ〜Ｃは、スキャンベクタを格納するために、本発明のイベント型テストシステムに設けられるイベントメモリ内における、データ格納例を示す図である。
【図８】
本発明のイベント型テストシステムにより、通常のテストベクタ発生モードと、スキャンベクタ発生モードとの切替を可能にするための回路構成例を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際公開パンフレット】
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【国際調査報告】
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