(57)【要約】【課題】【解決手段】低電圧しきい値ＣＭＯＳ回路と高電圧しきい値ＣＭＯＳ回路を組み合わせた多しきい値ＣＭＯＳ（ＭＴＣＭＯＳ）ラッチを含む集積回路。ラッチの高性能を保証するために、ラッチの信号経路において、回路の大部分を含む低電圧しきい値回路。ラッチがスリープモードであるときに、低電圧しきい値回路からのリーク電流経路をなくす高電圧回路をさらに含むラッチ。単相ラッチ及び二相ラッチが提供される。ラッチの各々は、マスタ及びスレーブレジスタによって実施される。データは、クロック信号の位相により、マスタレジスタまたはスレーブレジスタのいずれかに保持される。
2005527166.tif 000002
【特許請求の範囲】
【請求項１】
アクティブモード及びスリープモードで動作するように構成された回路を含み、前記スリープモードの間にデータビットを保持する集積回路であって、
入力及び出力を備え、第１の制御信号に応答して使用可能になる第１のトランスミッションゲートと、
高しきい値電圧ＣＭＯＳ回路と、マスタレジスタ入力と、マスタレジスタ出力とを備え、前記マスタレジスタ入力が、前記第１のトランスミッションゲートの出力に電気的に接続されているマスタレジスタと、
入力と出力とを備え、前記マスタレジスタ出力に電気的に接続され、第２の制御信号に応答して使用可能になる第２のトランスミッションゲートであって、前記第１のトランスミッションゲートと前記第２のトランスミッションゲートとのうちの少なくとも一方が、低しきい値電圧ＣＭＯＳ回路を備えることと、
前記第２の送信トランスミッションゲートの出力に電気的に接続された入力を有し、高しきい値電圧ＣＭＯＳ回路を備えたスレーブレジスタと
を備えた集積回路。
【請求項２】
請求項１に記載の集積回路において、前記第１のトランスミッションゲートは、高しきい値ＣＭＯＳ回路を備え、前記第２のトランスミッションゲートは低しきい値ＣＭＯＳ回路を備え、前記スリープモード中に、前記第１のトランスミッションゲートがディセーブルされ、前記第２のトランスミッションゲートがイネーブルされ、かつデータビットが前記マスタレジスタに格納される。
【請求項３】
請求項１に記載の集積回路において、前記第１のトランスミッションゲートは低しきい値電圧ＣＭＯＳ回路を備え、前記第２のトランスミッションゲートは高しきい値電圧ＣＭＯＳ回路を備え、前記スリープモード中に、前記第１のトランスミッションゲートがイネーブルされ、前記第２のトランスミッションゲートがディセーブルされ、かつデータビットが前記スレーブレジスタに格納される。
【請求項４】
請求項１に記載の集積回路において、前記第１の制御信号はクロック信号を含み、前記第２の制御信号は、前記クロック信号の論理反転を含む。
【請求項５】
請求項１に記載の集積回路において、前記第１の制御信号がアクティブのときに、前記第１のトランスミッションゲートがイネーブルされる。
【請求項６】
請求項１に記載の集積回路において、前記第２の制御信号がアクティブのときに、前記第２のトランスミッションゲートがイネーブルされる。
【請求項７】
請求項１に記載の集積回路において、スリープモードの間、前記第１の制御信号はアクティブであり、前記第２の制御信号は非アクティブであり、かつデータビットが、前記マスタレジスタにラッチされる。
【請求項８】
請求項１に記載の集積回路において、スリープモードの間、前記第１の制御信号は非アクティブであり、前記第２の制御信号はアクティブであり、かつデータビットが、前記スレーブレジスタに格納される。
【請求項９】
請求項１に記載の集積回路において更に、前記スレーブレジスタの出力に電気的に接続された入力を有する低しきい値電圧ＣＭＯＳバッファを備える。
【請求項１０】
請求項９に記載の集積回路において更に、スリープ信号に応答して、前記低しきい値電圧ＣＭＯＳバッファの仮想電源帰路接続部を、実際の電源帰路接続部から選択的に遮断するフットスイッチを備える。
【請求項１１】
請求項９に記載の集積回路において更に、前記スレーブレジスタの出力に電気的に接続された入力を有する高しきい値電圧バッファを備える。
【請求項１２】
請求項９に記載の集積回路において更に、スリープ信号に応答して、仮想電源供給接続部を、実際の電源供給接続部に対する前記低しきい値電圧ＣＭＯＳバッファから選択的に遮断するヘッドスイッチを備える。
【請求項１３】
請求項１２に記載の集積回路において更に、スリープ信号に応答して、仮想電源帰路接続部を、実際の電源帰路接続部に対する前記低しきい値電圧ＣＭＯＳバッファから選択的に遮断するフットスイッチを備える。
【請求項１４】
請求項１に記載の集積回路において更に、
第１の信号を受取るようになっている第１の入力と、
第２の信号を受取るようになっている第２の入力と、
複数の状態を有する制御信号を受取るようになっている制御入力とを備えたマルチプレクサを備え、
前記第１又は第２の入力信号の何れかは、前記制御信号の複数の状態のうちの１つに応答して、マルチプレクサ出力に選択的に結合され、前記マルチプレクサ出力は、前記第１のトランスミッションゲートの入力に電気的に接続されている。
【請求項１５】
請求項１４に記載の集積回路において、
前記マルチプレクサは更に、
前記第１の入力に電気的に接続された入力と、前記マルチプレクサ出力に電気的に接続された出力とを有する低しきい値電圧ＣＭＯＳインバータと、
前記制御信号の状態に応答して、前記低しきい値電圧ＣＭＯＳインバータを選択的に起動するＣＭＯＳスイッチとを備える。
【請求項１６】
請求項１に記載の集積回路において、前記集積回路は、特定用途向け集積回路である。
【請求項１７】
請求項１に記載の集積回路において、前記集積回路はプロセッサである。
【請求項１８】
多しきい値ＣＭＯＳラッチがアクティブモードである間、前記多しきい値ＣＭＯＳラッチの入力から前記多しきい値ＣＭＯＳラッチの出力へ低信号遅延を提供するように構成された複数の低電圧しきい値ＣＭＯＳトランジスタと、
前記多しきい値ＣＭＯＳラッチがスリープモードである間、データ値を格納するように構成され、さらに、前記多しきい値ＣＭＯＳラッチがスリープモードである間、前記低しきい値電圧ＣＭＯＳトランジスタの各々から電源ラインへ低リーク電流経路を形成するように構成された複数の高しきい値電圧ＣＭＯＳトランジスタと
を備えた集積回路。
【請求項１９】
アクティブモード及びスリープモードで動作するように構成された電子デバイスであって、
複数の信号入力とマルチプレクサ制御入力とを有し、第１の信号入力が、第１の低しきい値電圧ｎチャネル回路及び低しきい値電圧ｐチャネル回路のゲートに電気的に接続されているマルチプレクサと、
前記マルチプレクサの出力に電気的に接続され、第１の制御信号に応答してイネーブルされる第１のトランスミッションゲートと、
前記第１のトランスミッションゲートの出力に電気的に接続された入力を有する高しきい値電圧ＣＭＯＳ回路を備えたマスタレジスタと、
前記マスタレジスタの出力に電気的に接続され、第２の制御信号に応答してイネーブルされる第２のトランスミッションゲートと、
前記第２のトランスミッションゲートの出力に電気的に接続された入力を有し、高しきい値電圧ＭＯＳ回路を備えるスレーブレジスタとを備える。
【請求項２０】
請求項１９に記載の電子デバイスにおいて、前記スリープモード中に、前記第１の制御信号は高レベルであり、前記第２の制御信号は低レベルであり、かつデータビットが前記マスタレジスタに格納される。
【請求項２１】
請求項１９に記載の電子デバイスにおいて、前記スリープモード中に、前記第１の制御信号は低レベルであり、前記第２の制御信号は高レベルであり、かつデータビットが前記スレーブレジスタに格納される。
【請求項２２】
請求項１９に記載の電子デバイスにおいて更に、前記スレーブレジスタの出力に電気的に接続された入力を有する出力バッファを備える。
【請求項２３】
請求項１９に記載の電子デバイスにおいて、前記電子デバイスは電話を含む。
【請求項２４】
請求項１９に記載の電子デバイスにおいて、前記電子デバイスはページング装置を含む。
【請求項２５】
データビットを格納する方法であって、
第１の低しきい値電圧ＣＭＯＳ回路を通る第１の信号経路を提供することと、
前記第１の低しきい値ＣＭＯＳ回路と直列に第１の高電圧しきい値回路を設けることと、
第１のトランスミッションゲートを用いて、前記第１の信号経路からの出力をマスタレジスタに結合することと、
第１の位相信号に応答して、前記マスタレジスタにデータビットをラッチすることと、
第２のトランスミッションゲートを用いて、前記マスタレジスタの出力をスレーブレジスタに結合することと、
第２の位相信号に応答して、前記スレーブレジスタにデータビットを格納することであって、前記第１及び第２の位相信号が同じ信号ではないこととを備える。
【請求項２６】
請求項２５に記載の方法において更に、
スリープ信号に応答して、前記マスタレジスタにデータビットを格納することであって、前記第１のトランスミッションゲートが高しきい値電圧回路を備え、かつ前記第２のトランスミッションゲートが低しきい値電圧回路を備えることを備える。
【請求項２７】
請求項２５に記載の方法において更に、
スリープ信号に応答して、前記スレーブレジスタにデータビットを格納することであって、前記第１のトランスミッションゲートが低しきい値電圧回路を備え、かつ前記第２のトランスミッションゲートが高しきい値電圧回路を備えることを備える。
【請求項２８】
請求項２５に記載の方法において更に、前記出力バッファを、前記スレーブレジスタの出力に結合することを備える。
【請求項２９】
複数の入力信号のうちの１つを第１のスイッチング手段に結合する手段であって、高しきい値回路と直列に低しきい値電圧回路を備え、かつ前記第１のスイッチング手段は、第１の位相信号に応答してイネーブルされる手段と、
データ入力信号を格納する第１の手段であって、前記第１のスイッチング手段の出力に電気的に接続されている手段と、
前記第１の格納手段の出力を第２の格納手段の入力に結合する第２のスイッチング手段であって、第２の位相信号に応答してイネーブルされる手段とを備えた集積回路。
【請求項３０】
請求項２９に記載の集積回路において、前記第１のスイッチング手段は低しきい値電圧回路を備え、かつ前記第２のスイッチング手段は高しきい値電圧回路を備える。
【請求項３１】
請求項２９に記載の集積回路において、前記第１のスイッチング手段は高しきい値電圧回路を備え、かつ前記第２のスイッチング手段は低しきい値電圧回路を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型金属酸化膜半導体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）集積回路の分野に関する。より具体的には、本発明は、アクティブモード及びスリープモードで作動可能な多しきい値ＣＭＯＳ回路及びデバイスに関する。
【背景技術】
【０００２】
最近の集積回路（ＩＣ）は、小さな領域に非常に多くの機能を実現できるように設計されている。超大規模ＩＣは、多くの電子装置に要求されるほぼ全ての機能を実行できる。莫大な処理電力及び多数の機能を組み込む能力は、ＩＣを携帯型電子機器に欠くことのできないものにした。ノート型コンピュータ、ＰＤＡ及び携帯電話等の携帯型電子装置は、高度に複雑なタスクを実行する能力を有するＩＣを必要とする。また、携帯型電子装置の設計者は、装置の機能性の増加に全力を傾けると共に、物理的サイズの削減にも最大限努力している。
【０００３】
携帯型電子装置の機能の増加の一つの方法は、ＩＣによって実行される機能の数を増やすことである。しかし、ＩＣのサイズが極端に大きくなることを抑制するために、ＩＣ設計者は、回路設計に使用されるトランジスタの物理的サイズを小さくしてきた。典型的なＩＣに使用されるトランジスタの寸法は、トランジスタを形成するのに用いられる技術によって制限される。現在、ＩＣのトランジスタは、サブミクロンオーダの寸法を有する。例えば、サブミクロンＩＣ技術において、ＭＯＳトランジスタの長さ（Ｌ）は、１μｍ未満である。
【０００４】
携帯型電子装置の物理的サイズは、単により多くの機能をＩＣに組み込むことによって小さくすることはできない。ＩＣの複雑性及び機能の増加は、ＩＣの消費電力を比例して増加させる。ほとんどの携帯型電子装置はバッテリ駆動であるため、消費電力は、携帯型装置の有用な動作時間を決める際に、重要な部分を担う。バッテリの容量を増加させると、携帯型装置の動作時間が長くなる可能性があるが、この選択は、携帯型装置の物理的サイズ及び重量を削減しようとする要求と対立する。従って、携帯型電子装置で消費される電力を低減する必要性がある。消費電力を低減することは、設計者が、より小さな容量、および、一般により小さな物理的サイズを有するバッテリを組み込むことを可能にする。
【０００５】
電子装置は、装置内の回路の一部または全てにスリープモードを実装することにより、電力をさらに節約して使用できる。例えば、ページング装置は、決められた期間、休止してもよく、また、割り当てられたタイムスロットの間、ページングメッセージを監視してもよい。同様に、携帯電話は、電源が入っている間に電話の一部を制御してスリープモードに入ってもよいが、通信プロセス時にはスリープモードは解除される。電子装置は、一般に、装置の要求によって、スリープモードとアクティブモードとを交互にとる。ほぼ全ての携帯型電子装置がスリープモードを組み込んでいることが認識できる。例えば、ページング装置、電話、ノート型コンピュータ、無線通信装置、ＰＤＡ及び他の電子装置は、スリープモードを含んでおり、回路の少なくとも一部は、低減された消費電力モードの状態にされる。
【０００６】
従って、ＩＣ設計者は、ＩＣの複雑性を増加させると共に、消費電力を減少させることを課せられている。ＩＣによって消費される電力を減少させる一つの方法は、ＩＣを実装する際に用いる技術の賢明な選択による。ＩＣは、様々な技術を用いて実装することができる。例えば、回路は、バイポーラトランジスタ、ＭＯＳトランジスタ、ＮＭＯＳトランジスタ及び相補型ＭＯＳ（ＣＭＯＳ）トランジスタを使用して実装することができる。ＣＭＯＳトランジスタの実装は、ＣＭＯＳゲートが、理論的に静止状態で電力を消費しないため、ディジタル設計において特に好ましい。
【０００７】
典型的なＣＭＯＳインバータ１００を図１に示す。ＣＭＯＳ技術は、同一チップ内に、ｎチャネル及びｐチャネル回路を用いる。ｎチャネルＭＯＳトランジスタ１２０のソースは、電圧帰路に接続されており、電圧帰路は、共通電圧、基準電圧、電圧帰路またはアースともいうことができる。電圧帰路は、電源ラインの１つであってもよいことが認識できる。電圧帰路は、対応する電力供給ラインＶｄｄのための基準を生成する。電圧帰路は、他の回路から絶縁してもよく、あるいは、他の回路で使用される電圧帰路と共通にしてもよい。ｎチャネルＭＯＳトランジスタ１２０のゲートは、ｐチャネルＭＯＳトランジスタ１１０のゲートに電気的に接続されている。共通ゲート接続は、ＣＭＯＳインバータ１００に対する入力としても作用する。ｐチャネルＭＯＳトランジスタ１１０のソースは、電源供給ラインＶｄｄに電気的に接続されている。ｐチャネル回路１１０のドレインは、ｎチャネル回路１２０のドレインに電気的に接続されている。共通ドレイン接続は、インバータ１００の出力である。
【０００８】
インバータ１００の動作は、比較的単純である。入力信号Ｖｉｎが低い場合、ｎチャネルトランジスタ１２０は導通せず、あるいはカットオフする。しかし、ｐチャネル回路１１０は、電源電圧Ｖｄｄが、インバータ１００の出力Ｖｏｕｔに現れるようにオンする。別法として、入力信号Ｖｉｎが高い場合、ｐチャネル回路１１０は導通せず、かつｎチャネル回路１２０は、インバータ１００の出力が電圧帰路に引き上げられるようにオンされる。インバータ１００の２つの状態の各々の場合、相補型トランジスタの対の一方のトランジスタは、非導通である。非導通トランジスタは、電源供給ラインから電圧帰路まで高インピーダンス経路を形成し、それに伴って、出力が静的なときに、インバータ１００の電力損失を制限する。カットオフトランジスタのリーク電流は、静的状態の電力損失レベルを主として決める。
【０００９】
電力は、通常、回路が論理状態間でスイッチングされるときに、ＣＭＯＳインバータ１００及びＣＭＯＳ回路によって消費される。インバータ１００の電力損失は、各レベル変化における負荷容量に対して供給されるエネルギ量に比例する。すなわち、ＣＭＯＳインバータ１００の電力損失は、ＣＬ＊Ｖｄｄ２＊ｆに比例する。値ＣＬは負荷容量を表わし、Ｖｄｄは電源電圧を表わし、ｆは、データの変化速度を表わす。
【００１０】
クロックシーケンス回路の場合、電力損失がクロック周波数に比例することが認識できる。クロック周波数は、主に、データスループット要求に依存するが、多数の回路へのクロック信号は、回路がアクティブになる必要がない期間中に停止してもよい。それらの休止期間は、ＩＣの一部の電源が落とされて、電力をさらに節約するスリープモードを含んでもよい。主に、クロック信号の速度は、処理能力に不利な影響を及ぼさずに、電力を節約するために遅くすることができない。
【００１１】
おそらく、ＣＭＯＳの電力消費の最大の改良は、電源電圧の低減によって実現することができる。上述した式で表わされるように、電力損失は、電源電圧Ｖｄｄの２乗に比例する。すなわち、電源電圧の低減は、動作周波数または負荷容量の同等の低減を超えるより大きな電力節約を実現できる。
【００１２】
しかし、電源電圧を低減することは、ＣＭＯＳ回路の伝播遅延に不利な影響を及ぼす。電源電圧が、ＭＯＳトランジスタのしきい値電圧Ｖｔｈまで低減された場合、伝播遅延が増加する。伝播遅延の増加は、高速回路において機能するＣＭＯＳゲートの能力を大幅に低下させる。
【００１３】
伝播遅延を減じ、それによって高速回路において機能するゲートの能力を増す１つの方法は、ＭＯＳトランジスタのしきい値電圧Ｖｔｈを低下させることである。しかし、しきい値電圧の低下は、ＭＯＳトランジスタのサブしきい値リーク電流の増加をもたらす。この結果は静的電流の増加、すなわち、静止期間中の電力損失である。
【００１４】
ＣＭＯＳ回路の電力消費は、同じＩＣ設計に対して、高しきい値電圧トランジスタ及び低しきい値電圧トランジスタを実装することにより、回路の高速特性を大幅に低下させることなく低減することもできる。これらの回路は、多しきい値ＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ  ＣＭＯＳ；ＭＴＣＭＯＳ）回路と呼ばれる。
【００１５】
従来のＭＴＣＭＯＳ実装は、低しきい値電圧回路を、仮想の電力供給ライン及び仮想の電圧共通ラインに接続していた。仮想の電力供給及び電圧共通ラインは、高しきい値電圧電力トランジスタを用いて、実際の電力供給または電圧共通ラインに電気的に接続されている。アクティブモードの間、高しきい値電圧電力トランジスタは導通し、かつ低しきい値電圧トランジスタを、実際の電力供給ライン及び実際の電圧共通ラインに接続する。スリープモードの間、高しきい値電圧電力トランジスタは遮断される。仮想の電力供給ラインは、有効に遮断され、それに伴って仮想の電力供給ラインに接続された全ての低しきい値電圧トランジスタを遮断する。
【００１６】
低しきい値トランジスタの全てを遮断させる不利な影響は、低しきい値電圧ＣＭＯＳ回路の全ての状態が失われることである。低しきい値電圧回路における全てのデータが失われることは、問題とならない場合もある。それらの状態は、回路が、アクティブモードに戻る際に、全ての状態を再び獲得する状態である。しかし、他の状態においては、スリープモードに入るには、休止している回路の一部または全てに保持すべきデータを必要とする。実例として、アクティブ状態に戻るときに、回路は、回路がスリープモードに移行したときの状態から動作を再開する。回路動作の再開は、低しきい値電圧回路が、スリープモードにおいて、全ての回路状態を失ったときには、不可能である。
【００１７】
従って、必要とされるのは、低電圧電源で作動し、かつアクティブモード中に、低しきい値電圧回路の低伝播遅延を有するが、スリープモード中にその状態を維持する回路である。さらに、回路は、スリープモードに移行したときの状態を格納するいかなる追加的な回路も必要とするべきではない。回路は、静的電力消費が最少化されるような、高しきい値電圧回路の低リーク電流特定を有するべきである。アクティブモードにおいて、回路は、低しきい値電圧ＣＭＯＳ回路の高速特性を有するべきであり、またスリープモードにおいて、回路は、高電圧しきい値回路の非揮発性及び低リーク電流を有するべきである。
【発明の開示】
【００１８】
高性能のラッチを保障するために、ラッチの信号経路内の回路の全てではないが大部分に、低しきい値電圧回路を有する多しきい値ＣＭＯＳ（ＭＴＣＭＯＳ）ラッチが開示される。ラッチは、さらに、ラッチがスリープモードの時に、低しきい値電圧回路を通るリーク電流経路をなくす高電圧回路を含む。高しきい値電圧回路は、低しきい値電圧回路を通るリーク電流経路が、高しきい値電圧回路を通るリーク電流経路と直列になるように配置される。すなわち、高しきい値電圧回路は、ラッチのリーク電流を特徴付ける。
【００１９】
単相ラッチ及び二相ラッチが開示される。しかし、本発明は、それらの設計のみに限定されない。各ラッチは、好ましくは、マスタ及びスレーブレジスタによって実装される。データは、クロック信号の位相により、マスタレジスタまたはスレーブレジスタのいずれかに保持される。追加的な入力信号を供給するため、およびテスト容易化設計を可能にするために、マルチプレクサを、マスタラッチの前に実装してもよい。
【００２０】
一実施形態において、ＭＴＣＭＯＳラッチは、第１のトランスミッションゲートと、第１のトランスミッションゲートの出力に電気的に接続された入力を有するＣＭＯＳマスタレジスタと、ＣＭＯＳマスタレジスタの出力に電気的に接続された第２のトランスミッションゲートと、ＣＭＯＳマスタレジスタの出力に電気的に接続された第２のトランスミッションゲートと、第２のトランスミッションゲートの出力に電気的に接続された入力を有するスレーブレジスタとを含む。第２のトランスミッションゲートは、低しきい値電圧ＣＭＯＳトランジスタを備える。
【００２１】
スリープモードは、単相ラッチにおけるいずれかのクロック位相の間に行われてもよい。低しきい値電圧（ｌｏｗ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ；ＬＶＴ）回路の配置は、スリープモードが生じる特定のクロック位相に対して最適化することができる。同様に、二相ラッチにおいて、ＬＶＴ回路は、アクティブモード中の信号スループットを最適化すると共に、スリープモード中のデータ非揮発性及び低リーク電流を維持するように配置することができる。
【００２２】
本発明の特徴、目的及び効果は、同様の参照符号が、全体を通して一致して識別する図面と共に理解すれば、以下に記載した詳細な説明からより明らかになるであろう。
【発明を実施するための最良の形態】
【００２３】
以下の開示は、低電源電圧、例えば１Ｖを用いた動作が可能な、ＭＴＣＭＯＳに実装される多数のラッチの実施形態について説明する。開示したラッチは、低しきい値電圧ＣＭＯＳを用いて完全に実装されると共に、単に高しきい値電圧ＣＭＯＳ回路を用いて実装されるラッチの低リーク電流特性を維持するラッチの高速動作を実現できる。開示したラッチは、深サブミクロン（例えば、Ｌ≦０．１８μｍ）技術を用いて実装することができる。本発明に従って設計されたラッチをＩＣに組み込むことができ、ＩＣが、特定用途向けＩＣ（ＡＳＩＣ）、プロセッサ、プログラマブルロジックデバイス、メモリまたは他の回路を指してもよいことを認識できる。
【００２４】
また、本発明に従って設計されたラッチを、携帯電話、ページャ、ＰＤＡ、ノート型コンピュータ、または高性能、スリープモードにおいて低リーク電流及び非揮発性データ蓄積を有する低電圧ラッチから恩恵を受ける他の電子装置等の装置に使用することができることも認識できる。例えば、ラッチは、ベースバンドプロセッサに結合された無線周波フロントエンドを有する通信装置に組み込むことができる。ラッチは、ＲＦフロントエンドの一部として、あるいは、ベースバンドプロセッサの一部として組み込むことができる。また、ベースバンドプロセッサは、プロセッサ、ディジタル信号処理プロセッサ、メモリ及び他の回路を含んでもよい。通信装置は、無線電話、ページャ、ラジオまたは他の装置であってもよい。
【００２５】
図２は、ＭＴＣＭＯＳラッチ２００の実装の実施形態の機能ブロック図を示す。全図を通して、低しきい値電圧回路は、ソースとドレインの間にハッチングした入力またはハッチングした部分を有して示されており、高しきい値電圧回路は、いかなるハッチングもなく示されている。入力信号は、第１のトランスミッションゲート２１０に供給され、ゲートは、ｐチャネル回路２１２とｎチャネル回路２１４とで構成されている。アクセストランジスタとも呼ばれるトランスミッションゲート、例えば２１０は、並列に接続され、かつ反転ゲート電圧によって制御されるｎチャネル回路、例えば２１４と、ｐチャネル回路、例えば２１２とを備える。ｎチャネル回路２１４のゲート電圧が低の場合、ｐチャネル回路２１２は、電源電圧に、または電源電圧の近傍に対応するゲート電圧を有し、両回路とも非導通である。他方、ｎチャネル回路２１４のゲート電圧が電源電圧、または電源電圧の近傍であり、かつｐチャネル回路２１２のゲート電圧が低である場合、両回路は導通する。ソース電圧が電源電圧Ｖｄｄの近傍である場合、ｎチャネル回路２１４の両端に電圧降下が生じるが、ｐチャネル回路２１２の両端には電圧降下は生じない。
【００２６】
ＣＬＫ信号が低状態である場合、第１のトランスミッションゲート２１０はオンしており、すなわちアクティブである。第１のトランスミッションゲート２１０がアクティブである場合、それに伴って入力信号は、第１のインバータ２２０の入力に結合される。第１のインバータの出力は、第１のフィードバックインバータ２３０の入力に電気的に接続されている。第１のフィードバックインバータ２３０の出力は、第１のインバータ２２０の入力に電気的に接続されている。
【００２７】
第１のインバータ２２０の出力は、第２のトランスミッションゲート２４０に電気的に接続されている。第２のトランスミッションゲート２４０は、ｐチャネル回路２４２とｎチャネル回路２４４とで構成されている。第１のトランスミッションゲート２１０の場合と同様に、第２のトランスミッションゲート２４０の回路は、ＣＬＫ信号によって制御される。しかし、第２のトランスミッションゲート２４４は、第１のトランスミッションゲート２１０を起動するのに用いられるＣＬＫ信号の逆位相でアクティブになるように構成されている。ＣＬＫ信号は、第１のトランスミッションゲート２１０のｐチャネル回路２１２に供給され、／ＣＬＫ信号または反転クロック信号は、第２のトランスミッションゲート２４０のｐチャネル回路２４２に供給される。同様に、／ＣＬＫ信号は、第１のトランスミッションゲート２１０のｎチャネル回路２１４に供給され、ＣＬＫ信号は、第２のトランスミッションゲート２４０のｎチャネル回路２４４に供給される。第１のトランスミッションゲート２１０がアクティブである、ＣＬＫ信号の実際の位相は、ｐチャネル及びｎチャネル回路に供給される信号により、ＣＬＫ信号のいずれかの位相とすることができる。第２のトランスミッションゲート２４０は、一般に、第１のトランスミッションゲート２１０がアクティブではないＣＬＫ位相の間にアクティブとなるように構成されている。
【００２８】
トランスミッションゲート２４０の出力は、第２のインバータ２５０の入力に電気的に接続されている。第２のインバータ２５０の出力は、ラッチ２００の出力である。また、第２のインバータ２５０の出力は、第２のフィードバックインバータ２６０の入力に電気的に接続されている。第２のフィードバックインバータ２６０の出力は、第２のインバータ２５０の入力に電気的に接続されている。
【００２９】
ラッチ２００の動作は、次のように説明することができる。論理信号は、第１のトランスミッションゲート２１０の入力に供給される。第１のＣＬＫ位相または状態の間、第１のトランスミッションゲート２１０はアクティブであり、入力信号は、第１のインバータ２２０の入力を駆動する。必要であれば、第１のインバータ２２０の出力は、入力信号の反転を反映するために変化する。第１のフィードバックインバータ２３０は、第１のトランスミッションゲート２１０がアクティブであるクロック位相の間、非アクティブである。すなわち、第１のトランスミッションゲート２１０がアクティブである間、第１のインバータ２２０の出力は、入力信号の反転を供給し続ける。
【００３０】
ＣＬＫの第１の位相から第２の位相または状態への移行時に、第１のトランスミッションゲート２１０は、非アクティブになり、また第２のトランスミッションゲート２４０は、アクティブになる。第１のフィードバックインバータ２３０が起動されて、第１のインバータ２２０の反転を第１のインバータ２２０の入力にフィードバックする。従って、信号は、マスタレジスタにラッチされる。第１のインバータ２２０と第１のフィードバックインバータ２３０とで構成されたマスタレジスタに保持される信号レベルは、第２のインバータ２５０及びラッチ２００の出力に供給される。第２のインバータ２５０と第２のフィードバックインバータ２６０とで構成されたスレーブレジスタは、後続のクロック周期まで、ラッチ２００の出力にレベルを保持する。第２のフィードバックインバータ２６０は、第２のトランスミッションゲート２４０がアクティブである、ＣＬＫ信号の位相の間、非アクティブである。第２のフィードバックインバータ２６０は、ＣＬＫ信号が、第２のトランスミッションゲート２６０が非アクティブである位相に戻ったときにアクティブになる。第２のフィードバックインバータ２６０がアクティブである間、信号またはデータビットは、スレーブレジスタにラッチされる。
【００３１】
従って、ＭＴＣＭＯＳラッチ２００構成の実施形態が、信号経路のみに低しきい値電圧回路を有してもよく、かつラッチのフィードバック内及び重要でない経路に高しきい値電圧回路を有してもよいことが認識できる。例えば、図２において、フィードバックインバータ２３０及び２６０は、完全に高しきい値電圧回路として実装することができると共に、直接的な信号経路２２０及び２５０及びトランスミッションゲート２１０及び２４０は、低しきい値電圧回路を使用して実装することができる。別法として、直接的な信号経路内の回路のうちのいくつかは、低しきい値電圧回路であってもよく、他の回路は、高しきい値電圧回路である。高しきい値電圧回路は、低しきい値電圧回路のために低リーク電流経路を形成するように配置することができる。
【００３２】
図３は、単相ＭＴＣＭＯＳラッチ３００の一実施形態の詳細なブロック図を示す。ラッチ３００は、４つの主機能ブロック、すなわちスキャンマックス（ｓｃａｎ−ｍｕｘ）３１０、マスタレジスタ３４０、スレーブレジスタ３６０、及び出力バッファ３６３を備える。マックスまたはマルチプレクサともいうスキャンマックス３１０は、第１のトランスミッションゲート３３０を用いて、マスタレジスタ３４０の入力に結合されている。マスタレジスタ３４０の出力は、第２のトランスミッションゲート３５０を用いて、スレーブレジスタ３６０の入力に結合されている。スレーブレジスタ３６０の出力は、ラッチ３００の出力として供給される前のバッファ３６３に電気的に接続されている。
【００３３】
スキャンマックス３１０は、ラッチ３００の設計の一部として含めることができるが、全てのラッチ３００の設計に含めなくてもよい。スキャンマックス３１０は、ＩＣの製造及び検査中のテスト容易性機能に使用される。スキャン入力Ｓｉｎは、スキャンテスト信号が供給されている間、供給される。データ入力ｄもスキャンマックス３１０によって供給される。ラッチ３００の通常の動作状態においては、スキャンマックス３１０のデータ入力のみが用いられる。スキャン入力は、一般に、通常動作中には使用されないが、ＩＣ検査及び検証の重要性のため、ラッチ３００は、一般に、スキャンマックス３１０を含む。
【００３４】
また、スキャンマックス３１０は、ここではＳｈｉｆｔ＿ｏｒ＿ｓｌｅｅｐと名付けられている制御信号入力も供給する。制御信号入力は、そのマックス入力が、どのスキャンマックス３１０の出力に電気的に接続されるかを選択するのに使用される。図３に示すスキャンマックス３１０構造の場合、Ｓｉｎ入力に供給される信号は、Ｓｈｉｆｔ＿ｏｒ＿ｓｌｅｅｐ制御信号が高レベルである時に、スキャンマックス３１０の出力に電気的に接続される。入力ｄに供給される信号は、Ｓｈｉｆｔ＿ｏｒ＿ｓｌｅｅｐ制御信号が低レベルである時に、スキャンマックス３１０の出力に電気的に接続される。スキャンマックス３１０を、制御信号の位相が反転されるように構成できることが認識できる。また、スキャンマックス３１０が２つ以上の入力を組み込んでもよく、また、ディジタル制御ワードを、入力信号の選択を制御するためにマルチプレクサに印加できることが認識できる。
【００３５】
スキャンマックス３１０の入力ｄは、第１の低しきい値電圧（ＬＶＴ）ｎチャネル回路３２２のゲートと、第１のＬＶＴｐチャネル回路３２４のゲートとに電気的に接続されている。第１のｎチャネル回路３２２のソースは、共通電圧に電気的に接続されており、第１のＬＶＴｐチャネル回路３２４は、電源ラインに電気的に接続されている。第１のＬＶＴｎチャネル回路３２２のドレインは、第１の高しきい値電圧（ｈｉｇｈ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ；ＨＶＴ）ｎチャネル回路３２６のソースに電気的に接続されている。同様に、第１のＬＶＴｐチャネル回路３２４のドレインは、第１のＨＶＴｐチャネル回路３２８のソースに電気的に接続されている。第１のＨＶＴｎチャネル回路３２６のドレインと、第１のＨＶＴｐチャネル回路３２８のドレインは、電気的に接続されており、かつスキャンマックス３１０の出力に接続されている。
【００３６】
スキャンマックス３１０の入力Ｓｉｎは、ＬＶＴ回路が使用されていないことを除いて、同様に接続されている。スキャンマックス３１０の入力Ｓｉｎは、そのソースを、それぞれ共通電圧及び電源ラインに接続させた第２のＨＶＴのｎチャネル及びｐチャネル回路３１４及び３１２のゲートに電気的に接続される前に、信号インバータ３１１にバファリングされて反転される。第２のＨＶＴのｎチャネル及びｐチャネル回路３１４及び３１２のドレインは、それぞれ、第３のＨＶＴのｎチャネル及びｐチャネル回路３１８及び３１６のソースに電気的に接続されている。第３のＨＶＴのｎチャネル及びｐチャネル回路３１８及び３１６のドレインは、共に電気的に接続され、かつスキャンマックス３１０の出力にも電気的に接続されている。
【００３７】
入力ｄ及び入力Ｓｉｎの選択は、第１のＨＶＴ回路３２６及び３２８のゲート、第３のＨＶＴ回路３１８及び３１６に印加された信号に基づいて決定される。スキャンマックス３１０に対する制御入力は、第１のＨＶＴｐチャネル回路３２８のゲート及び第３のＨＶＴｎチャネル回路３１８のゲートに電気的に接続されている。また、制御入力は、制御入力信号を論理反転させる制御インバータ３２１にも電気的に接続されている。制御インバータ３２１の出力は、第１のＨＶＴｎチャネル回路３２６及び第３のＨＶＴｐチャネル回路３１６のゲートに電気的に接続されている。
【００３８】
従って、制御入力が低の場合、第１のＨＶＴのｎチャネル回路及びｐチャネル回路３２６及び３２８にバイアスがかかる。入力ｄは、第１のＬＶＴのｎチャネル回路及びｐチャネル回路３２２及び３２４を通って伝播し、かつバイアスがかけられた第１のＨＶＴのｎチャネル回路及びｐチャネル回路３２６及び３２８を通ってスキャンマックス３１０の出力に伝播する。低制御入力信号は、第３のＨＶＴのｎチャネル及びｐチャネル回路３１８及び３１６を遮断し、それに伴って、入力Ｓｉｎは、スキャンマックス３１０の出力から絶縁される。
【００３９】
逆に、制御入力信号が高である場合、第３のＨＶＴのｎチャネル及びｐチャネル回路３１８及び３１６にバイアスがかけられる。入力信号Ｓｉｎは、第２のＨＶＴのｎチャネル及びｐチャネル回路３１４及び３１２を通って、およびバイアスがかけられた第３のＨＶＴのｎチャネル及びｐチャネル回路３１８及び３１６を通って、スキャンマックス３１０の出力に伝播する。高制御入力信号は、第１のＨＶＴのｎチャネル回路及びｐチャネル回路３２６及び３２８を遮断し、それに伴って、入力ｄは、スキャンマックス３１０の出力から絶縁される。
【００４０】
スキャンマックス３１０の出力は、第１のトランスミッションゲート３３０に電気的に接続されている。第１のトランスミッションゲート３３０は、ｎチャネル及びｐチャネル回路３３２及び３３４を備える。図３に示す構成において、第１のトランスミッションゲート３３０は、ＨＶＴ回路で構成されている。第１のトランスミッションゲート３３０は、高レベルがｎチャネル回路３３２のゲートに印加され、かつ低レベルがｐチャネル回路３３４に印加されたときに導通する。
【００４１】
第１のトランスミッションゲート３３０の出力は、マスタレジスタ３４０（ＭＲ）の入力に電気的に接続されている。マスタレジスタ３４０の入力は、マスタレジスタ（ＭＲ）インバータ３４１に電気的に接続されている。ＭＲ３４０の入力は、第１のＭＲのｎチャネル及びｐチャネル回路３４２及び３４４のドレインに電気的に接続されている。ＭＲインバータ３４１の出力は、マスタレジスタ３４０の出力に電気的に接続されている。ＭＲインバータ３４１の出力は、第２のＭＲのｎチャネル及びｐチャネル回路３４６及び３４８のゲートに電気的に接続されている。第２のＭＲのｐチャネル回路３４８のソースは、電源ラインに電気的に接続され、第２のＭＲのｎチャネル回路３４６のソースは、共通電圧に電気的に接続されている。第２のＭＲのｐチャネル回路３４８のドレインは、第１のＭＲのｐチャネル回路３４４のソースに電気的に接続されている。同様に、第２のＭＲのｎチャネル回路３４６のドレインは、第１のＭＲのｎチャネル回路３４２のソースに電気的に接続されている。従って、第１及び第２のＭＲのｎチャネル回路３４２及び３４６が直列に構成されており、第１及び第２のＭＲのｐチャネル回路３４４及び３４８が直列に構成されていることが認識できる。
【００４２】
マスタレジスタ３４０の出力は、ｎチャネル及びｐチャネル回路３５２及び３５４を備える第２のトランスミッションゲート３５０に電気的に接続されている。図３に示す実施形態において、第２のトランスミッションゲート３５０の出力は、スレーブレジスタ３６０（ＳＲ）の入力に電気的に接続されている。
【００４３】
スレーブレジスタ３６０の入力は、スレーブレジスタ３６０の一次出力に直接電気的に接続されている。また、スレーブレジスタ３６０（ＳＲ）の入力は、第１のＳＲのｎチャネル及びｐチャネル回路３６２及び３６４のドレイン及びＳＲインバータ３６１の入力に接続されている。ＳＲインバータ３６１の出力は、第２のＳＲのｐチャネル及びｎチャネル回路３６８及び３６６のゲートに電気的に接続されている。また、ＳＲインバータ３６１の出力は、ＳＲ３６０の第２の出力にも電気的に接続されている。
【００４４】
第２のＳＲのｐチャネル回路３６８のソースは、電源ラインに電気的に接続され、第２のＳＲのｐチャネル回路３６８のドレインは、第１のＳＲのｐチャネル回路３６４のソースに電気的に接続されている。従って、第１及び第２のＳＲのｐチャネル回路３６４及び３６８が直列に構成されていることが認識できる。同様に、第２のＳＲのｎチャネル回路３６６のソースは、共通電圧に電気的に接続され、第２のＳＲのｎチャネル回路３６６のドレインは、第１のＳＲのｎチャネル回路３６２のソースに電気的に接続されている。第１及び第２のＳＲのｎチャネル回路３６２及び３６６は、直列に構成されている。
【００４５】
ＳＲ３６０の一次出力は、出力バッファ３６３の入力に電気的に接続されている。出力バッファ３６３は、入力をバッファに電気的に接続し、出力を第２のインバータ３７４の入力に電気的に接続した第１のインバータ３７２を備える。第２のインバータ３７４の出力は、バッファ３６３の出力であり、かつラッチ３００の出力でもある。第１及び第２のバッファ３７２及び３７４は、ＬＶＴ回路であり、かつｎチャネルフットスイッチ３７６を用いて、第１及び第２のインバータ３７２及び３７４の仮想の共通電圧を実際の共通電圧に電気的に接続する。フットスイッチ３７６のゲートは、「ｓｓｂ」で表わされる、スキャンマックス３１０の反転制御入力に電気的に接続されている。別法として、第１及び第２のインバータ３７２及び３７４の仮想電源ラインを実際の電源ラインに電気的に接続するのに、ｐチャネルヘッドスイッチを用いることができる。しかし、ｎチャネル回路とｐチャネル回路の回路速度及びサイジングの違いのため、ｎチャネルフットスイッチが好ましい。追加的な絶縁が必要な場合、フットスイッチ及びヘッドスイッチは、共に、バッファ部材の仮想電源ラインを実際の電源ラインに接続するのに使用することができる。
【００４６】
単一クロックは、トランスミッションゲート３３０及び３５０、およびマスタ及びスレーブレジスタ３４０及び３６０を制御するのに使用することができる。入力クロック信号（ＣＬＫ）は、第１のクロックインバータ３８２の入力に供給される。第１のクロックインバータ３８２は、入力クロック信号を反転するのに加えて、信号をバファリングするのに使用することができる。第１のクロックインバータ３８２の出力は、第１のトランスミッションゲート３３０のｎチャネル回路３３２、第２のトランスミッションゲート３５０のｐチャネル回路３５４、第１のＭＲのｐチャネル回路３４４、第１のＳＲのｎチャネル回路３６２及び第２のクロックインバータ３８４の入力に電気的に接続されている。第２のクロックインバータ３８４の出力は、第１のトランスミッションゲート３３０のｐチャネル回路３３４、第２のトランスミッションゲート３５０のｎチャネル回路３５２、第１のＭＲのｎチャネル回路３４２及び第１のＳＲのｐチャネル回路３６４に電気的に接続されている。従って、第１及び第２のトランスミッションゲート３３０及び３５０が、クロック信号の逆の位相で導通することが認識できる。また、第１のＭＲ回路３４４及び３４２は、第１のＳＲ回路３６４及び３６２の導通を制御するクロック信号の逆の位相で導通する。
【００４７】
別法として、図３に示す単相ラッチ３００は、二相ラッチとして動作するように変更することができる。単相ラッチ３００を変更して二相ラッチにするには、ＣＬＫラインの構成及び第１及び第２のクロックインバータ３８２及び３８４が変更される。変形例は、図３には示してはいないが、次のように説明される。クロック信号及びクロックインバータ３８２及び３８４への接続は、図３から除外される。その代わりに、第１の位相信号ｐｈｉ１（図示せず）が、第１のトランスミッションゲート３３０のｎチャネル回路３３２に電気的に接続されている。第１の位相信号ｐｈｉ１の反転信号は、第１のクロックインバータ３８２を用いて、第１の位相信号を論理反転することによって生成することができる。反転した第１の位相信号は、第１のトランスミッションゲート３３０のｐチャネル回路３３４に電気的に接続されている。第２の位相信号ｐｈｉ２（図示せず）は、第２のトランスミッションゲート３５０のｎチャネル回路３５２に電気的に接続されている。位相信号の反転信号は、第２のクロックインバータ３８４を用いて生成することができる。反転された第２の位相信号は、第２のトランスミッションゲート３５０のｐチャネル回路３５４に電気的に接続されている。第１及び第２の位相信号は、互いに限定的な期間中必ずしもアクティブである必要はない。従って、単相ラッチ３００を、二相ラッチとして動作するように変更できることが認識できる。
【００４８】
図３に示す単相ラッチ３００の説明に戻ると、ラッチ３００の動作は、次のように説明することができる。アクティブ状態の間、Ｓｈｉｆｔ＿ｏｒ＿ｓｌｅｅｐ制御信号は低である。低制御信号は、フットスイッチ３７６をアクティブにし、それに伴ってバッファを動作可能にする。また、低制御信号は、スキャンマックス３１０の入力ｄを選択する。クロックの第１の位相の間、ＣＬＫは低であり、第１のクロックインバータ３８２の出力は高であり、それに伴って第１のトランスミッションゲート３３０はアクティブであり、かつ第２のトランスミッションゲート３５０は非アクティブである。ＣＬＫ信号が低から高に変化した場合、データ値は、第１のトランスミッションゲート３３０を遮断し、かつ第１のＭＲ回路３４４及び３４２を起動することにより、マスタレジスタ３４０に保持される。スキャンマックス３１０のｄ信号経路にＬＶＴ回路を使用することにより、ラッチ３００のセットアップ時間が低減される。
【００４９】
第１及び第２のトランスミッションゲート３３０及び３５０を、別のＣＬＫ信号インバータの追加によってＣＬＫ信号の他の位相で動作するように構成することができることが認識できる。ラッチによって使用されるＣＬＫ信号の実際の位相は、本発明を限定しない。簡潔のために、１つのみの位相構成が記載されている。
【００５０】
第２のトランスミッションゲート３５０は、ＣＬＫ信号が低から高に変化したときにアクティブになる。ＭＲ３４０に保持されるデータ値は、第２のトランスミッションゲート３５０、スレーブレジスタ３６０及びバッファ３６３を介してラッチ３００の出力に結合される。ＬＶＴ回路は、ラッチ３００のクロック対Ｑ時間を低減するために、第２のトランスミッションゲート３５０、３５２及び３５４、およびバッファ３６３に使用される。従って、アクティブモードの間、ラッチ３００のセットアップ時間は、スキャンマックス３１０のｄ信号経路内へのＬＶＴ回路の組込みによって低減される。ラッチ３００のクロック対Ｑ時間は、第２のトランスミッションゲート３５０及び出力バッファへのＬＶＴ回路の組込みによって低減される。
【００５１】
スキャンまたは検査動作における単相ラッチ３００の動作は、高速を必要としない。すなわち、スキャンマックス３１０のＳｉｎの入力経路は、好ましくは、いかなるＬＶＴ回路も実装しない。スキャン動作が、一般に、検査中に用いられ、かつ一般に、ラッチの通常動作中には用いられないことに注意する。そうではなく、Ｓｈｉｆｔ＿ｏｒ＿ｓｌｅｅｐ信号が高である通常動作中、ラッチ３００はスリープモードである。出力バッファのフットスイッチ３７６は、スリープモード中、不能状態になっているため、検査及び検証のために、代替的な出力経路が必要となる。この代替的な出力は、ＨＶＴ回路を備える出力インバータ３７８によって生成される。検査及び検証は、通常、全速で実行されないため、出力インバータ３７８は、ＬＶＴ回路を使用して実装する必要はない。
【００５２】
スリープモードにおけるラッチの非揮発性を図４に示し、スリープ状態は、高状態のＣＬＫ信号によって生じる。スリープモードの間、クロックは、状態を変化させない。スリープモードは非同期的に発生してもよいが、ＣＬＫ信号の位相に関係なく、回路設計は、特定の位相のクロックに同期したスリープモードへの変化を実行できる場合がある。図３に示すラッチ設計は、スリープモード時のクロックの状態に関係なく、データを蓄積する。しかし、図３に示すラッチ３００の設計は、スリープモードが、高クロック信号によって生じる回路設計における使用のために最適化されている。
【００５３】
Ｓｈｉｆｔ＿ｏｒ＿ｓｌｅｅｐ制御信号は、スリープモードへの移行時に、またはスリープモードへの移行前に、低から高へ変化する。従って、スリープモード中、スキャンマックス３１０への入力ｄは、もはや選択されず、ラッチによって入力Ｓｉｎが選択される。また、Ｓｈｉｆｔ＿ｏｒ＿ｓｌｅｅｐ信号が高の場合、バッファのためのフットスイッチ３７６は遮断され、それに伴って、バッファは、電源が切られる。
【００５４】
ＣＬＫ信号が高の時に非アクティブである回路を、図４に点線のアウトラインで示す。スリープモードにおいて、クロック状態が高であるため、第１のトランスミッションゲート３３０は非アクティブであるが、第１のＭＲ回路３４４及び３４２にはバイアスがかかり、それにより、データ値をマスタレジスタ３４０に保持する。アクティブモードへ戻る移行時において、フットスイッチ３７６が導通し、かつマスタレジスタ３４０に蓄積された値が、すぐにラッチ３００の出力に現れることが認識できる。
【００５５】
高クロック状態において生じるスリープモード中の動作のために最適化された、ラッチ３００のリーク電流経路を、図５に示す。スキャンマックス３１０は、入力Ｓｉｎを選択するために制御される。入力ｄの回路を通るリーク電流経路は、電源ラインから、ＬＶＴのｐチャネル回路３２４、第１のＨＶＴのｐチャネル回路３２８、第１のＨＶＴのｎチャネル回路３２６及びＬＶＴのｎチャネル回路３２２を通って、共通電圧へ達する。従って、リーク電流経路が、直列な４つ全ての回路を通って生じることが認識できる。カットオフＬＶＴ回路を流れるリーク電流が、カットオフＨＶＴ回路を流れるリーク電流よりも大きいことを想起されたい。ＨＶＴ回路は、より好ましい低リーク電流特性を有する。スキャンマックス３１０の入力ｄの回路を流れるリーク電流は、回路が直列に構成されているため、ＨＶＴ回路のリーク電流によって制限される。従って、スキャンマックス３１０の入力ｄの回路を流れるリーク電流は、非導通ＨＶＴ回路の直列構成によって最少化される。
【００５６】
入力Ｓｉｎの回路は、Ｓｈｉｆｔ＿ｏｒ＿ｓｌｅｅｐ信号が高の時に選択される。すなわち、スキャンマックス３１０の出力からのリーク電流経路は、検査する必要がある。入力Ｓｉｎのｎチャネル回路３１８及び３１４は導通しており、潜在的なリーク電流経路は、スキャンマックス３１０の出力からｎチャネル回路３１８及び３１４を通って電圧帰路まで生じる。逆に、ｐチャネル回路３１２及び３１６が導通している場合、リーク電流経路は、電源ラインから、ｐチャネル回路３１２及び３１６を通って、スキャンマックス３１０の出力まで生じる。しかし、スキャンマックス３１０の出力は、第１のトランスミッションゲート３３０に接続されているだけであり、ゲートは、ＣＬＫ信号が高であるため遮断される。スキャンマックス３１０の出力を通る全てのリーク電流は、ＨＶＴ回路３３２及び３３４を備える第１のトランスミッションゲート３３０によって制限される。
【００５７】
マスタレジスタ３４０はアクティブであり、データを高クロックスリープモードで蓄積する。従って、マスタレジスタ３４０に関してリーク電流経路はない。しかし、スレーブレジスタ３６０は、潜在的なリーク電流経路について解析しなければならない。リーク電流経路は、電源ラインから第２のＳＲのｐチャネル回路３６８を通り、第１のＳＲのｐチャネル回路３６４を通ってＳＲの入力まで存在する。同様に、リーク電流経路は、ＳＲの入力から第１のＳＲのｎチャネル回路３６２を通り、第２のＳＲのｎチャネル回路３６６を通って電圧帰路まで存在する。第１のＳＲのｎチャネル回路及びｐチャネル回路３６２及び３６４は、非アクティブである。従って、低リーク電流ＨＶＴ回路である第１のＳＲのｐチャネル回路及びｎチャネル回路３６４及び３６２は、ＳＲ３６０を流れるリーク電流を制限する。
【００５８】
スリープ状態のバッファを流れるリーク電流は、ＨＶＴフットスイッチ３７６によって限定される。同様に、クロックインバータ３８２及び３８４の各々を流れるリーク電流は、インバータがＨＶＴ回路を備えるため限定される。
【００５９】
従って、ＭＴＣＭＯＳラッチ３００を、アクティブモードで動作しているときに、低セットアップ及びクロック対Ｑ時間を有するように構成することができることが分かる。同様のＭＴＣＭＯＳラッチ３００構成は、スリープモード時に低リーク電流を有する。高クロック位相によってスリープ状態になるように最適化された場合、データは、スリープモード中に、マスタレジスタ３４０に蓄積される。
【００６０】
ＭＴＣＭＯＳラッチ６００の別の実施形態を図６に示す。図６に示すＭＴＣＭＯＳラッチ６００は、クロックが低の時にスリープ状態となる回路での使用に最適化されている。図６のＭＴＣＭＯＳラッチ６００の構成要素の接続は、図３に示したラッチ３００の接続と同一である。スキャンマックス３１０、マスタレジスタ３４０及びスレーブレジスタ３６０の構成は、２つのラッチ設計３００及び６００において同一である。しかし、スリープモードが低クロック位相によって生じる回路での動作のためにラッチ６００を最適化するために、第１のトランスミッションゲート３３０は、ＨＶＴ回路の代わりにＬＶＴ回路を備え、第２のトランスミッションゲート３５０は、ＬＶＴ回路の代わりにＨＶＴ回路を備える。
【００６１】
ラッチ６００の動作は、上述したラッチ３００と同様である。Ｓｈｉｆｔ＿ｏｒ＿ｓｌｅｅｐ信号を低にした状態で、スキャンマックス３１０の入力ｄが選択される。データは、ＣＬＫ信号が低である期間中に、マスタレジスタ３４０に流れる。ＣＬＫ信号の立ち上がり時に、第１のトランスミッションゲート３３０が遮断され、データがマスタレジスタ３４０に蓄積される。ＣＬＫ信号の低から高への変化時に、第２のトランスミッションゲート３５０が導通し、データ信号は、マスタレジスタ３４０からスレーブレジスタ３６０及びバッファを通ってラッチ６００の出力へ流れる。ＣＬＫ信号が低状態に戻る移行時に、第２のトランスミッションゲート３５０が遮断され、スレーブレジスタ３６０は、最後の状態を蓄積する。マスタレジスタ３４０は、上述したように、次のデータ状態を受け取る。
【００６２】
データをスレーブレジスタ３６０に蓄積することは、データ信号の非揮発性を確実にする。ラッチ６００が、低ＣＬＫ信号中にスリープモードに変化すると、Ｓｈｉｆｔ＿ｏｒ＿ｓｌｅｅｐ信号は、高状態に変化し、それにより、入力ｄではなく入力Ｓｉｎが選択される。第１のトランスミッションゲート３３０は、ＣＬＫ信号が低状態にあるため、導通している。第２のトランスミッションゲート３５０は、ＣＬＫ信号が低状態にあるため、遮断されている。ＳＲフィードバック回路３６４及び３６２は、データ値がＳＲに蓄積されるように導通する。バッファのためのフットスイッチ３７６は遮断され、それによりバッファ３６３のインバータ３７２及び３７４の電源を落とす。バッファの電源を落とすことは、電力を節約し、スレーブレジスタ３６０のデータをラッチ６００の出力から絶縁する。Ｓｈｉｆｔ＿ｏｒ＿ｓｌｅｅｐ信号は、低状態に戻り、アクティブ状態への戻りを示し、フットスイッチ３７６は導通し、インバータ３７２及び３７４は電源が切られ、ラッチ６００の出力は、スレーブレジスタ３６０に蓄積されたデータを直ちに出力する。
【００６３】
スリープモードにおけるラッチ６００のリーク電流経路を図７に示す。スキャンマックス３１０の入力ｄ回路を通るリーク電流経路は、図３のラッチ３００に関して述べたのと同じ理由で最少化される。ｐチャネル回路３１２及び３１６を通ってスキャンマックス３１０の出力へ達し、第１のトランスミッションゲート３３０を通り、かつマスタレジスタ３４０のｎチャネル回路を通るリーク電流経路は、マスタレジスタ３４０のカットオフＨＶＴの第１のｎチャネル回路３４２によって制限される。第１のｎチャネル回路３４２はＨＶＴ回路であるため、リーク電流は、直列の回路を有するいかなるリーク電流経路に対しても少ない。同様に、第２のｐチャネル回路３４８から第１のｐチャネル回路３４４を通って、かつ第１のトランスミッションゲート３３０を通り、スキャンマックス３１０のｎチャネル回路３１８及び３１４を通って共通電圧に達するリーク電流経路がある。しかし、マスタレジスタ３４０の第１のｐチャネル回路３４４は、リーク電流経路と直列である。第１のｐチャネル回路３４４は、低リーク電流を有するＨＶＴ回路として構成されている。従って、直列な回路を有するリーク電流経路を流れるいかなるリーク電流も小さい。
【００６４】
また、スレーブレジスタ３６０の入力を通るリーク電流経路も、第２のトランスミッションゲート３５０の構造により低い。第２のトランスミッションゲート３５０は、低状態でＣＬＫ信号を有するスリープモードの間、遮断される。第２のトランスミッションゲート３５０をＨＶＴ回路３５２及び３５４によって構成することにより、リーク電流は、第２のトランスミッションゲート３５０を通る直列経路を有するいかなるリーク電流経路に対しても小さい。
【００６５】
バッファ及びＣＬＫインバータを通るリーク電流経路は、高ＣＬＫ状態におけるスリープ状態のために最適化されたラッチ３００に関する上述したのと同じ理由で低い。
【００６６】
別のラッチ８００の実施形態を図８に示す。ラッチ８００は、異なる位相ｐｈｉ１及びｐｈｉ２を有する２つの制御信号が、それぞれ、マスタレジスタ８４０及びスレーブレジスタ８６０を制御するのに用いられるため、二相ラッチと呼ばれる。
【００６７】
二相ラッチ８００は、単相ラッチ設計に使用されたのと同じ構造のスキャンマックス３１０を用いる。スキャンマックス３１０の構成及び動作は、簡略のためここでは繰り返さない。
【００６８】
スキャンマックス３１０の出力は、第１のトランスミッションゲート８３０の入力に結合されている。トランスミッションゲート８３０は、高しきい値電圧（ＨＶＴ）のｎチャネル回路８３２及びＨＶＴのｐチャネル回路８３４を用いて実装される。第１のトランスミッションゲート８３０の出力は、マスタレジスタ８４０（ＭＲ）の入力に電気的に接続されている。
【００６９】
マスタレジスタ８４０（ＭＲ）の入力は、ＭＲインバータ８４８の入力に電気的に接続されている。ＭＲインバータ８４８の出力は、ＭＲ８４０の出力及びＭＲのｐチャネル回路８４４のゲートに電気的に接続されている。また、ＭＲインバータ８４８の出力は、ＭＲのｎチャネル回路８４２のゲートに電気的に接続されている。ＭＲのｐチャネル回路８４４のソースは、電源ラインに電気的に接続されている。ＭＲのｎチャネル回路８４２のソースは、共通電圧に電気的に接続されている。ＭＲのｐチャネル回路８４４のドレインは、ＭＲのｎチャネルフィードバック回路８４６のドレインに電気的に接続され、かつＭＲインバータ８４８の入力に戻って電気的に接続されている。ＭＲのｎチャネルフィードバック回路８４６のソースは、ＭＲのｎチャネル回路８４２のドレインに電気的に接続されている。
【００７０】
マスタレジスタ８４０の出力は、第２のトランスミッションゲート８５０に電気的に接続されている。第２のトランスミッションゲート８５０は、低しきい値電圧（ＬＶＴ）のｎチャネル回路８５２及びＬＶＴのｐチャネル回路８５４を用いて実装される。第２のトランスミッションゲート８５０の出力は、スレーブレジスタ８６０の入力に電気的に接続されている。
【００７１】
スレーブレジスタ８６０の構成は、単相ラッチ３００に用いられるスレーブレジスタ３６０の構成と同様である。スレーブレジスタ８６０（ＳＲ）の入力は、ＳＲの出力に電気的に接続されている。また入力は、ＳＲインバータ８６８の入力にも電気的に接続されている。ＳＲインバータ８６８の出力は、ＳＲのｐチャネル回路８６４のゲートに電気的に接続されている。また、ＳＲインバータ８６８の出力は、ＳＲのｎチャネル回路８６２のゲートにも電気的に接続されている。ＳＲのｐチャネル回路８６４のソースは、電源ラインに電気的に接続されている。ＳＲのｎチャネル回路８６２のソースは、共通電圧に電気的に接続されている。ＳＲのｐチャネル回路８６４のドレインは、ＳＲのｎチャネルフィードバック回路８６６のドレインに電気的に接続され、かつＳＲ８６０の入力に戻って電気的に接続されている。ＳＲのｎチャネルフィードバック回路８６６のソースは、ＳＲのｎチャネル回路８６２のドレインに電気的に接続されている。
【００７２】
スレーブレジスタ８６０の出力は、出力バッファ８７５に電気的に接続されている。第１のインバータ８７２は、バッファ８７５の入力に電気的に接続された入力を有する。第１のインバータ８７２の出力は、第２のインバータバッファ８７４の入力に電気的に接続されている。第２のインバータバッファ８７４の出力は、二相ラッチ８００の出力である。２つのインバータ８７２及び８７４は、好ましくは、ＬＶＴ回路を備える。第１及び第２のインバータ８７２及び８７４は、ｎチャネルフットスイッチ８７６を用いて、第１及び第２のインバータ８７２及び８７４の仮想共通電圧を実際の共通電圧に電気的に接続する。フットスイッチ８７６のゲートは、スキャンマックス３１０の、「ｓｓｂ」で示す反転制御入力に電気的に接続されている。単相ラッチ３００の説明で述べたように、フットスイッチは、類似のヘッドスイッチよりも小さな回路を用いてフットスイッチを製造することができる場合、ヘッドスイッチに好適である。追加的なＨＶＴインバータ８７８は、二相ラッチ８００が、スキャンまたは検査期間中に出力を生成できるようにするために、バッファと並列に実装される。
【００７３】
第１の位相信号とも呼ばれる、第１の位相を有する制御信号を受取る第１の位相入力ｐｈｉ１は、第１のトランスミッションゲート８３０のｎチャネル回路８３２のゲートに電気的に接続されている。第１の位相信号は、第１の位相インバータ８９２の入力にも供給される。第１の位相インバータ８９２の出力は、第１のトランスミッションゲート８３０のｐチャネル回路８３４のゲート及びＭＲのｎチャネルフィードバック回路８４６に電気的に接続されている。従って、第１のトランスミッションゲート８３０は、第１の位相信号ｐｈｉ１が高レベルであるときに導通し、また、第１の位相信号が低レベルであるときに遮断される。
【００７４】
第２の位相信号とも呼ばれる、第２の位相を有する制御信号を受取る第２の位相入力は、第２のトランスミッションゲート８５０のｎチャネル回路８５２のゲートに電気的に接続されている。第２の位相信号は、第２の位相インバータ８９４の入力にも供給される。第２の位相インバータ８９４の出力は、第２のトランスミッションゲート８５０のｐチャネル回路８５４のゲート及びＳＲのｎチャネルフィードバック回路８６６のゲートに電気的に接続されている。従って、第２のトランスミッションゲート８５０は、第２の位相信号が高レベルであるときに導通し、また、第２の位相信号が低レベルであるときに遮断される。
【００７５】
二相ラッチ８００の動作は、次のように説明することができる。アクティブ期間中、または非スリープ期間の間、スキャンマックス３１０に供給される制御信号は低レベルである。スキャンマックス３１０は、入力ｄ上のデータを選択して、選択されたデータをスキャンマックス３１０の出力に結合する。スキャンマックス３１０の入力ｄ信号経路にＬＶＴ回路３２２及び３２４を用いると、二相ラッチ８００のセットアップ時間要求が低減される。
【００７６】
第１のトランスミッションゲート８３０は、第１の位相信号ｐｈｉ１が高レベルである期間中に導通する。第１のトランスミッションゲート８３０の出力は、マスタレジスタ８４０の入力に供給される。ＭＲのｎチャネルフィードバック回路８４６は、第１の位相信号が高レベルであるときに遮断される。マスタレジスタ８４０の入力における信号は、ＭＲインバータ８４８で反転されて、第２のトランスミッションゲート８５０に結合される。
【００７７】
第１及び第２のトランスミッションゲート８３０及び８５０を、追加的な位相信号インバータまたは他の信号処理を組み込むことにより、位相信号の他の位相で作動させることができることが認識できる。ラッチによって使用される制御信号の実際の位相は、本発明を限定しない。簡潔のため、一つの位相構成のみを記載する。従って、ラッチ８００を、アクティブ低またはアクティブ高回路を用いるように構成できることが認識できる。
【００７８】
第１のトランスミッションゲート８３０は、第１の位相信号が低レベルに移行したとき、および第１の位相信号が低レベルである期間中に遮断される。ＭＲのｎチャネルフィードバック回路８４６は、第１のトランスミッションゲート８３０が遮断されている期間中に導通する。従って、マスタレジスタ８４０の出力からマスタレジスタ８４０の入力に至るフィードバック経路が存在する。マスタレジスタ８４０は、第１のトランスミッションゲート８３０が遮断されている期間中、データを保持する。
【００７９】
第２のトランスミッションゲート８５０は、第２の位相信号ｐｈｉ２が高レベルである期間中に導通する。マスタレジスタ８４０の出力における信号は、第２の位相信号の低から高への移行時に、二相ラッチ８００から出力される。第２のトランスミッションゲート８５０にＬＶＴ回路を用いると、二相ラッチ８００のクロック対Ｑ時間が低減される。また、バッファにＬＶＴ回路を用いても、クロック対Ｑ時間が低減される。
【００８０】
第２のトランスミッションゲート８５０の出力は、スレーブレジスタ８６０の入力に供給される。ＳＲのｎチャネルフィードバック回路８６６は、第２の位相信号が高レベルである間、遮断される。スレーブレジスタ８６０の入力における信号は、二相ラッチ８００の出力に供給される前に、好ましくはバファリングされる。
【００８１】
第２のトランスミッションゲート８５０は、第２の位相信号が低レベルに移行したとき、および第２の位相信号が低レベルである期間中に遮断される。ＳＲのｎチャネルフィードバック回路８６６は、第２のトランスミッションゲート８５０が遮断されている期間中に導通する。従って、スレーブレジスタ８６０は、第２の位相信号の立ち下がり時にデータを保持する。
【００８２】
スキャンまたは検査動作時の二相ラッチ８００の動作は、高速を必要としない。すなわち、スキャンマックス３１０のＳｉｎ入力経路は、いかなるＬＶＴ回路も実装しない。スキャン動作は、通常、検査及び検証中に利用され、一般に、ラッチの通常動作中には利用されないことに注意する。
【００８３】
スリープモードにおける二相ラッチを図９に示す。二相ラッチのスリープモードは、Ｓｈｉｆｔ＿ｏｒ＿ｓｌｅｅｐ制御信号が高レベルであるときに生じると定義することができる。スリープモードは、第１の位相信号が低であり、かつ第２の位相信号が高であるときに発生させることもできる。
【００８４】
二相ラッチのスリープモード中、データは、マスタレジスタ８４０に格納される。従って、データは、スリープモード中に失われず、かつ回路は、アクティブモードへ戻ったときに、直ちに前回の状態から動作を再開することができる。
【００８５】
二相ラッチのリーク電流は、ＬＶＴ回路に対するＨＶＴ回路の配置によって制限される。二相ラッチ８００のリーク電流経路を図１０に示す。二相ラッチ８００におけるスキャンマックス３１０の構成は、単相ラッチ設計で用いられる構成と同一であるため、スキャンマックス３１０を通るリーク電流経路は、上述したのと同様である。スキャンマックス３１０のｄ入力経路に使用されるＬＶＴ回路３２２及び３２４を流れるリーク電流は、カットオフＨＶＴ回路３２６及び３２８の直列構成によって制限される。入力Ｓｉｎを介してスキャンマックス３１０の出力を通るリーク電流は、第１のトランスミッションゲート８３０に低リーク電流ＨＶＴ回路８３２及び８３４を用いることによって制限される。第１のトランスミッションゲート８３０は、スリープモードにおいて遮断されていることに注意する。スキャンマックス３１０の出力からｎチャネル回路３１８及び３１４を流れるリーク電流は、同様に、第１のトランスミッションゲート８３０のカットオフＨＶＴ回路８３２及び８３４によって制限される。
【００８６】
マスタレジスタ８４０の出力から共通電圧へのリーク電流は、カットオフＨＶＴ  ＳＲのｎチャネルフィードバック回路８６６によって制限される。リーク電流経路は、電源ラインからＳＲのｐチャネル回路８６４及び第２のトランスミッションゲート８５０を通って、マスタレジスタ８４０の出力を介して共通電圧まで存在する。全ての回路は、スリープモードにおいてアクティブであるが、実際には、この経路を流れるリーク電流はないことが分かる。
【００８７】
まず、ＭＲインバータ８４８の出力が低レベルである状態をとると、ＳＲインバータ８６８の入力が低レベルに駆動されることが分かる。従って、ＳＲインバータ８６８の出力は高レベルであり、かつＳＲのｐチャネル回路８６４は遮断される。すなわち、カットオフＳＲのｐチャネル回路８６４は、マスタラッチ８６０の出力を通って共通電圧に流れるリーク電流を制限する。
【００８８】
ＭＲインバータ８４８の出力が高レベルである状態をとると、ＳＲインバータ８６８の入力が高レベルに駆動されることが分かる。従って、ＳＲインバータの出力は低レベルであり、かつＳＲのｐチャネル回路８６４が導通する。すなわち、ＳＲインバータ８６８の入力に接続されているＳＲのｐチャネル回路のドレインは、高レベルである。ＳＲのｐチャネル回路８６４のドレインにおけるこの高レベルは、マスタレジスタ８４０によって駆動される既存の高レベルを強化する。従って、マスタレジスタ８４０の出力が高レベルであるときに、スリープモードにおけるリーク電流はない。
【００８９】
二相ラッチ８００は、第１の位相信号が高であり、かつ第２の位相信号が低であるときに発生するスリープモードに対して最適化することもできる。このスリープモード状態において、信号は、スレーブレジスタ８６０に格納される。二相ラッチ８００は、第１のトランスミッションゲート８３０がＬＶＴ回路を備え、かつ第２のトランスミッションゲート８５０がＨＶＴ回路を備えるように、図８に示すものから変更されている。
【００９０】
二相ラッチ８００の代替の実施形態においては、スリープモードは、第１の位相信号が高であり、かつ第２の位相信号が低であるときに生じてもよい。二相ラッチ８００が、このスリープモード状態に対して最適化されている場合、第１のトランスミッションゲート８３０は、ＬＶＴ回路を用いて実装されると共に、第２のトランスミッションゲート８５０は、ＨＶＴ回路を用いて実装される。
【００９１】
第１の位相信号が高である状態の二相ラッチ８００のスリープモード中、データは、スレーブレジスタ８６０に蓄積される。従って、データは、スリープモード中に失われず、回路は、アクティブモードへ戻ったときに、直ちに前回の状態から動作を再開することができる。
【００９２】
二相ラッチ８００のリーク電流は、ＬＶＴ回路に対してＨＶＴ回路を配置することによって制限される。マスタレジスタ８４０を流れるリーク電流は、ＨＶＴ回路の使用によって制限され、出力バッファを流れるリーク電流は、ＨＶＴフットスイッチ８７６によって制限される。
【００９３】
従って、二相ラッチ８００におけるＬＶＴ回路及びＨＶＴ回路の賢明な配置が、ＬＶＴ回路に全体的に実装されたラッチのほぼ同様の高速性能を有するラッチ設計、およびＨＶＴ回路に全体的に実装されたラッチの低リーク電流を可能にすることが認識できる。ＬＶＴ回路は、信号経路に配置されて、各リーク電流経路において少なくとも１つのＨＶＴ回路を保持する。開示したＭＴＣＭＯＳラッチは、性能／リーク電流の最適化を実現すると共に、スリープ期間中に不揮発的にデータを保持する。
【００９４】
ラッチを介してＬＶＴ回路を信号経路と直列に配置することは、ＬＶＴ設計に関して高速性能及び低遅延を確実にする。スリープモードにおいて遮断されるＨＶＴ回路を、ＬＶＴ回路を介してリーク電流経路と直列に配置することは、低リーク電流設計を保障する。すなわち、ＨＶＴ回路は、リーク電流を制限する。
【００９５】
様々な実施形態に適用して、詳細な説明を示し、説明し、かつ本発明の新規な特徴を指摘したが、当業者は、説明した装置またはプロセスの形態及び詳細における種々の省略、置換及び変形を、本発明の趣旨を逸脱することなく実行できることを理解するであろう。本発明の範囲は、上記の説明ではなく添付の請求項によって示される。請求項の同等の意味及び範囲内に入る全ての変形例は、この範囲に包含される。
【００９６】
当業者は、情報及び信号を、様々な異なる技術及び方法のうちのいずれかを用いて表わすことができることを理解するであろう。例えば、上記の説明全体を通して参照できるデータ、命令、コマンド、情報、信号、ビット、符号及びチップは、電圧、電流、電磁波、磁界または粒子、光電場または粒子、あるいはこれらのいずれかの組合せによって表わすことができる。
【００９７】
さらに、当業者は、本願明細書に開示した実施形態と共に説明した様々な例示的な論理ブロック、モジュール、回路及びアルゴリズムステップを、電子ハードウェア、コンピュータソフトウェア、あるいは両者の組合せとして実施できることを認識するであろう。ハードウェアとソフトウェアのこの互換性を明白に説明するために、種々の例示的なコンポーネント、ブロック、モジュール、回路及びステップを、それらの機能性に関して説明してきた。そのような機能性がハードウェアまたはソフトウェアとして実施されるか否かは、システム全体に課せられた特定のアプリケーション及び設計制約に依存する。当業者は、それぞれの特定のアプリケーションに対して、様々な方法で上述した機能性を実施してもよいが、そのような実施の決断は、本発明の範囲からの逸脱を生じるものとして解釈すべきではない。
【００９８】
本願明細書に開示した実施形態に関して説明した様々な例示的な論理ブロック、モジュール及び回路は、汎用プロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、特定用途向けＩＣ（ＡＳＩＣ）、書き替え可能ゲートアレイ（ＦＰＧＡ）または他の書き替え可能論理素子、個別ゲートまたはトランジスタ論理、個別ハードウェアコンポーネント、あるいは本願明細書に記載した機能を実行するように設計されたそれらのいずれかの組合せによって実施または実行できる。汎用プロセッサは、マイクロプロセッサであってもよいが、別法として、プロセッサは、どのようなプロセッサ、コントローラ、マイクロコントローラまたは状態マシンであってもよい。また、プロセッサは、演算素子の組合せ、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアに関連した１つまたはそれ以上のマイクロプロセッサ、あるいは他のそのような構成として実装してもよい。
【００９９】
本願明細書に開示した実施形態に関連して説明した方法またはアルゴリズムのステップは、ハードウェアに直接、プロセッサによって実行されるソフトウェアモジュールに、またはハードウェアとソフトウェアを組み合わせたものに組み込むことができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または公知の記憶メディアのいずれかの他の形態に属する。例示的な記憶メディアは、プロセッサが、記憶メディアから情報を読み出し、かつ記憶メディアに情報を書き込むことができるようにプロセッサに結合されている。代替例においては、記憶メディアは、プロセッサと一体化してもよい。プロセッサ及び記憶メディアは、ＡＳＩＣ内に、あるいは、個別コンポーネントとして存在してもよい。ＡＳＩＣは、移動局、基地局または基地局制御部内にあってもよい。
【０１００】
開示した実施形態の上記の説明は、当業者が本発明を実行または使用できるように記載されている。それらの実施形態に対する様々な変更例は、当業者には容易に明白であり、本願明細書に記載した包括的な原理は、本発明の範囲を逸脱することなく、他の実施形態に適用することができる。すなわち、本発明は、本願明細書に示した実施形態に限定しようとするものではなく、本願明細書に開示した原理及び新規な特徴と一致する最も広い範囲で解釈すべきである。
【図面の簡単な説明】
【０１０１】
【図１】従来技術のＣＭＯＳインバータの機能図である。
【図２】マスタ・スレーブレジスタの機能図である。
【図３】単相ＭＴＣＭＯＳラッチのブロック図である。
【図４】クロック信号が高の状態のスリープモード中の単相ＭＴＣＭＯＳラッチのブロック図である。
【図５】クロック信号が高の状態のスリープモード中の単相ＭＴＣＭＯＳラッチのリーク電流経路のブロック図である。
【図６】クロック信号が低の状態のスリープモード中の単相ＭＴＣＭＯＳラッチのブロック図である。
【図７】クロック信号が低の状態のスリープモード中の単相ＭＴＣＭＯＳラッチのリーク電流経路のブロック図である。
【図８】アクティブモード中の二相ＭＴＣＭＯＳラッチのブロック図である。
【図９】ｐｈｉ１が低の状態のスリープモード中の二相ＭＴＣＭＯＳラッチのブロック図である。
【図１０】ｐｈｉ１が低の状態のスリープモード中の二相ＭＴＣＭＯＳラッチのリーク電流経路のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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