(57)【要約】半導体メモリ装置は、複数の半導体メモリチップを備え、各半導体メモリチップは、独立にアクセス可能な複数のメモリバンクを有し、各メモリバンクは、複数のメモリブロックにより構成され、かつ、同一メモリバンク内で互いに隣接する少なくとも２つのメモリブロックは、各バンクが非四角形の形状を有するように、異なる個数の単位メモリブロックを有する。
2005533369.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体メモリチップを有する半導体メモリ装置において、
各半導体メモリチップは、
それぞれ複数のメモリブロックを有する、独立にアクセス可能な複数のメモリバンクを備え、
同一のメモリバンク内の、互いに隣接する少なくとも２つのメモリブロックは、各バンクが、非四角形の形状を有するように、異なる数の単位メモリブロックを有することを特徴とする半導体メモリ装置。
【請求項２】
請求項１に記載の半導体メモリ装置において、
隣接するメモリバンク間の空きスペースに配置される複数のパッドと複数のコントロールブロックとをさらに備えることを特徴とする半導体メモリ装置。
【請求項３】
請求項１に記載の半導体メモリ装置において、
各メモリブロックは、１対のＸ-デコーダ及びＹ-デコーダを備えることを特徴とする半導体メモリ装置。
【請求項４】
請求項１に記載の半導体メモリ装置において、
各メモリバンクは、奇数個のメモリブロックを備えることを特徴とする半導体メモリ装置。
【請求項５】
請求項１に記載の半導体メモリ装置において、
前記半導体メモリチップの全体メモリ領域は、４つのメモリバンクに分割され、
４つのメモリバンクは、それぞれ、前記半導体メモリチップの第１、第２、第３、及び第４象限に配置されることを特徴とする半導体メモリ装置。
【請求項６】
請求項５に記載の半導体メモリ装置において、
前記各バンクは、
第１の数の単位メモリブロックを有する第１メモリブロックと、
前記第１の数より少ない第２の数の単位メモリブロックを有する第２メモリブロックと、
前記第２の数の単位メモリブロックを有する第３メモリブロックとを備えることを特徴とする半導体メモリ装置。
【請求項７】
請求項６に記載の半導体メモリ装置において、
前記第２及び第３象限に配置された各メモリバンクの前記第１メモリブロックは前記半導体メモリチップの最も左側領域に配置され、前記第１及び第４象限に配置された各バンクの前記第１メモリブロックは、前記半導体メモリチップの最も右側領域に配置されることを特徴とする半導体メモリ装置。
【請求項８】
請求項７に記載の半導体メモリ装置において、
異なるメモリバンクに属し、互いに隣接する前記第２メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備え、
前記複数のパッドは、互いに隣接する前記第１メモリブロック間に配置されることを特徴とする半導体メモリ装置。
【請求項９】
請求項６に記載の半導体メモリ装置において、
各メモリバンクの各第１メモリブロックは、前記半導体メモリチップの中央領域に互いに隣接するように配置されることを特徴とする半導体メモリ装置。
【請求項１０】
請求項９に記載の半導体メモリ装置において、
異なるメモリバンクに属し、互いに隣接する前記第２メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備え、
前記複数のパッドは、互いに隣接する前記第１メモリブロック間に配置されることを特徴とする半導体メモリ装置。
【請求項１１】
請求項６に記載の半導体メモリ装置において、
各メモリバンクの各第１メモリブロックは、各々のメモリバンクの中央領域に配置されることを特徴とする半導体メモリ装置。
【請求項１２】
請求項１１に記載の半導体メモリ装置において、
異なるメモリバンクに属し、互いに隣接する前記第２メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備え、
前記複数のパッドは、互いに隣接する前記第１メモリブロック間に配置されることを特徴とする半導体メモリ装置。
【請求項１３】
請求項６に記載の半導体メモリ装置において、
前記第１、第２、及び第３メモリブロックのそれぞれは、各々一対のＸ-デコーダ及びＹ-デコーダを有し、
前記第１メモリブロックの前記Ｘ-デコーダの最終駆動端子は、２つの駆動端子に分離されることを特徴とする半導体メモリ装置。
【請求項１４】
請求項６に記載の半導体メモリ装置において、
前記第１メモリブロックは、６つの８Ｍビットの単位メモリブロックを有し、
前記第２及び第３メモリブロックは、５つの８Ｍビットの単位メモリブロックを有することを特徴とする半導体メモリ装置。
【請求項１５】
請求項５に記載の半導体メモリ装置において、
各メモリバンクは、
第１の数の単位メモリブロックを有する第１メモリブロックと、
前記第１の数より少ない第２の数の単位メモリブロックを有する第２メモリブロックと、
前記第１の数の単位メモリブロックを有する第３メモリブロックと、を備えることを特徴とする半導体メモリ装置。
【請求項１６】
請求項１５に記載の半導体メモリ装置において、
前記第２及び第３象限に配置された各メモリバンクの前記第２メモリブロックは、前記半導体メモリチップの最も左側領域に配置され、
前記第１及び第４象限に配置された各バンクの前記第２メモリブロックは、前記半導体メモリチップの最も右側領域に配置されることを特徴とする半導体メモリ装置。
【請求項１７】
請求項１６に記載の半導体メモリ装置において、
異なるメモリバンクに属し、互いに隣接する前記第２メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備え、
前記複数のパッドはさらに、互いに隣接する前記第１メモリブロック間に配置されることを特徴とする半導体メモリ装置。
【請求項１８】
請求項１５に記載の半導体メモリ装置において、
各メモリバンクの各第２メモリブロックは、前記半導体メモリチップの中央領域に互いに隣接するように配置されることを特徴とする半導体メモリ装置。
【請求項１９】
請求項１８に記載の半導体メモリ装置において、
異なるメモリバンクに属し、互いに隣接する前記第２メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備え、
前記複数のパッドはさらに、互いに隣接する前記第１メモリブロック間に配置されることを特徴とする半導体メモリ装置。
【請求項２０】
請求項１５に記載の半導体メモリ装置において、
各メモリバンクの各第２メモリブロックは、各々のバンクの中央領域に配置されることを特徴とする半導体メモリ装置。
【請求項２１】
請求項２０に記載の半導体メモリ装置において、
異なるメモリバンクに属し、互いに隣接する前記第２メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備え、
前記複数のパッドはさらに、互いに隣接する前記第１メモリブロック間に配置されることを特徴とする半導体メモリ装置。
【請求項２２】
請求項１５に記載の半導体メモリ装置において、
前記第１、第２、及び第３メモリブロックのそれぞれは、各々一対のＸ-デコーダ及びＹ-デコーダを有し、
前記第１及び第３メモリブロックの前記Ｘ-デコーダの最終駆動端子は、２つの駆動端子に分離されることを特徴とする半導体メモリ装置。
【請求項２３】
請求項１５に記載の半導体メモリ装置において、
前記第１及び第３メモリブロックはそれぞれ、６つの８Ｍビットの単位メモリブロックを備え、
前記第２メモリブロックは、５つの８Ｍビットの単位メモリブロックを備えることを特徴とする半導体メモリ装置。
【請求項２４】
３行×６列のアレイで、等しいエリアを有する１８個の領域に分割された半導体メモリチップを有する半導体メモリ装置において、
前記半導体メモリチップは、
２行×１列の領域、２行×２列の領域、及び２行×３列の領域の中から選択されるいずれか１つの領域、並びに１行×１列の領域、１行×２列の領域、及び１行×３列の領域に配置される複数のメモリブロックを有する第１メモリバンクと、
２行×１列の領域、２行×２列の領域、及び２行×３列の領域の中から選択されるいずれか１つの領域、並びに３行×１列の領域、３行×２列の領域、及び３行×３列の領域に配置される複数のメモリブロックを有する第２メモリバンクと、
２行×４列の領域、２行×５列の領域、及び２行×６列の領域の中から選択されるいずれか１つの領域、並びに１行×４列の領域、１行×５列の領域、及び１行×６列の領域に配置される複数のメモリブロックを有する第３メモリバンクと、
２行×４列の領域、２行×５列の領域、及び２行×６列の領域の中から選択されるいずれか１つの領域、並びに３行×４列の領域、３行×５列の領域、及び３行×６列の領域に配置される複数のメモリブロックを有する第４メモリバンクと、
２行×１列の領域、２行×２列の領域、２行×３列の領域、２行×４列の領域、２行×５列の領域、及び２行×６列の領域の中から選択されるいずれか１つの領域に配置される複数のパッド及び複数のコントロールブロックと、を備えることを特徴とする半導体メモリ装置。
【請求項２５】
請求項２４に記載の半導体メモリ装置において、
同一の前記メモリバンク内で互いに隣接するメモリブロックのＸ-デコーダは、相互共有されることを特徴とする半導体メモリ装置。
【請求項２６】
請求項２４に記載の半導体メモリ装置において、
前記複数のパッドは、前記第１及び第２バンクと、第３及び第４バンクとの間に配置されることを特徴とする半導体メモリ装置。
【請求項２７】
半導体装置内の半導体メモリチップにメモリブロックを配置する方法であって、
互いに隣接する複数の単位メモリブロックで複数のメモリブロックを構成するステップと、
互いに隣接する複数の前記メモリブロックで複数のメモリバンクを構成するステップとを含み、
同一の前記バンク内で少なくとも２つのメモリブロックは、各メモリバンクが非四角形の形状を有するように、互いに異なる数の単位メモリブロックを有することを特徴とする半導体メモリ装置のメモリブロック配置方法。
【請求項２８】
請求項２７に記載の方法において、
複数のパッド及び複数のコントロールブロックは、相対的に少ない数の前記単位メモリブロックを有する前記メモリブロック間に配置されることを特徴とする半導体メモリ装置のメモリブロック配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、特に、各々複数のメモリブロック、及びパッド／制御ブロックを有するメモリバンクの半導体メモリチップアーキテクチャ、及び半導体メモリ装置のメモリバンク上にメモリブロックを空間的に効率的に配置する方法に関する。
【背景技術】
【０００２】
周知の如く、半導体メモリ装置は、通常半導体メモリチップ及びパッケージの形態で提供されている。半導体メモリ装置は、各々独立的なアクセスが可能な複数のメモリバンクを有する。典型的には、半導体メモリ装置は、例えば、４つのメモリバンクからなっており、各メモリバンクは、例えば４つのメモリブロックからなっている。各メモリブロックは、マトリックスに配置されて、かつ同一のＸ-デコーダ及びＹ-デコーダによって選択される複数のメモリセルを含む。
【０００３】
図１は、半導体メモリチップの典型的なメモリバンクを示す平面図である。例えば、２５６-Ｍｂｉｔの半導体メモリチップが示されている。
【０００４】
図示されているように、半導体メモリチップは、それぞれ正方形または長方形の形を有する１６のメモリブロックＭＢを含み、４つのメモリブロックは、１つのメモリバンクＢａｎｋ＿０、Ｂａｎｋ＿１、Ｂａｎｋ＿２、或いはＢａｎｋ＿３に割り当てられる。各メモリバンクＢａｎｋ＿０、Ｂａｎｋ＿１、Ｂａｎｋ＿２、或いはＢａｎｋ＿３は、また長方形の領域を有するように構成されている。各メモリブロックＭＢは、複数の、１６-Ｍｂｉｔに相応する単位セルからなる。複数の単位セルは、４つの単位メモリブロックＵＭＢにグループ化され、各単位メモリブロックＵＭＢは、４-Ｍｂｉｔメモリブロックに対応する。各メモリブロックは、１つのメモリセルを選択するためにＸ軸に沿ったＸ-デコーダと、及びＹ軸に沿ったＹ-デコーダを１つずつ備えるようになる。
【０００５】
複数のパッド１２及びコントロールブロック１４は、メモリブロック以外の半導体メモリチップエリアに配置されるべきである。図１に示した従来の技術によれば、パッド１２及びコントロールブロック１４は、半導体メモリチップ１０の中央で、Ｘ軸に沿って配置されている。周知の如く、パッド１２は、半導体メモリチップ１０の外部回路に信号を転送するために用いられ、コントロールブロック１４は、外部回路より印加される制御信号に応じて、メモリセルに対するデータ入力／出力を制御する。
【０００６】
図２は、増大されたサイズを有する半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図である。
【０００７】
参照番号２０は、例えば２５６-Ｍｂｉｔ半導体メモリ装置の実施のために用いられる従来のパッケージを示す。また参照番号２２は、２５６-Ｍｂｉｔに用いられる設計ルールと同様な設計ルールで設計された５１２-Ｍｂｉｔ半導体メモリチップのメモリバンクアレイを示している。
【０００８】
図示されているように、例えば、１６個のメモリブロックＭＢを有する５１２-Ｍｂｉｔ半導体メモリチップは、合同電子デバイス委員会（ＪＥＤＥＣ、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）の標準パッケージルールに基づいて同様な設計ルールで従来のパッケージの中に配置されている。しかしながら、半導体メモリチップの記憶容量が例えば、２５６-Ｍｂｉｔから５１２-Ｍｂｉｔに増大すると、同一の設計ルールの下では、半導体メモリチップのサイズは、著しく増大する。その結果、５１２-Ｍｂｉｔの半導体メモリチップの、サイズが増大された１６のメモリブロックは、図２に示すように、従来のパッケージの中に配置することができなくなる。従って、該半導体メモリチップを同一のパッケージに配置するためには、より高度な技術の設計ルールを採用する必要がある。しかしながら、このようなより高度な技術の設計ルールを開発するためにはより高いコストと多くの時間が要求されるため、メモリ製造業者は、要求されるシステムに対してより増大された記憶容量の半導体メモリチップを適切にかつタイムリーに提供することができないという問題がある。
【０００９】
さらに、半導体メモリチップが正方形の形を呈する場合、すなわち、チップの水平の長さ対垂直の長さの比率が１:１の場合、ウェーハから得られる半導体メモリチップの数は最大になる。しかしながら、もし、図２に示したように、半導体メモリチップの水平の長さ対垂直の長さの比率が大きくなるように半導体メモリチップを形成する場合、ウェーハから得られるチップの数が著しく減少する可能性がある。
【００１０】
従って、本発明は、ハイテクノロジーを開発することなく、メモリチップを高度に集積化可能な半導体メモリ装置を提供することを目的とする。
【発明の開示】
【課題を解決するための手段】
【００１１】
本発明の１側面によれば、複数の半導体メモリチップを有する半導体メモリ装置が提供される。各半導体メモリチップは、それぞれ複数のメモリブロックを有する、独立にアクセス可能な複数のメモリバンクを含み、同一のメモリバンク内の、互いに隣接する少なくとも２つのメモリブロックは、各バンクが、非四角形の形状を有するように、異なる個数の単位メモリブロックを有する。
【００１２】
本発明の別の側面によれば、３行×６列のアレイで、等しいエリアを有する１８個の領域に分割された半導体メモリチップを有する半導体メモリ装置が提供される。該半導体メモリチップは、２行×１列の領域、２行×２列の領域、及び２行×３列の領域の中から選択されるいずれか１つの領域、並びに１行×１列の領域、１行×２列の領域、及び１行×３列の領域に配置される複数のメモリブロックを有する第１メモリバンクと、２行×１列の領域、２行×２列の領域、及び２行×３列の領域の中から選択されるいずれか１つの領域、並びに３行×１列の領域、３行×２列の領域、及び３行×３列の領域に配置される複数のメモリブロックを有する第２メモリバンクと、２行×４列の領域、２行×５列の領域、及び２行×６列の領域の中から選択されるいずれか１つの領域、並びに１行×４列の領域、１行×５列の領域、及び１行×６列の領域に配置される複数のメモリブロックを有する第３メモリバンクと、２行×４列の領域、２行×５列の領域、及び２行×６列の領域の中から選択されるいずれか１つの領域、並びに３行×４列の領域、３行×５列の領域、及び３行×６列の領域に配置される複数のメモリブロックを有する第４メモリバンクと、２行×１列の領域、２行×２列の領域、２行×３列の領域、２行×４列の領域、２行×５列の領域、及び２行×６列の領域の中から選択されるいずれか１つの領域に配置される複数のパッド及び複数のコントロールブロックとを備える。
【００１３】
本発明のさらなる別の側面によれば、半導体装置内の半導体メモリチップにメモリブロックを配置する方法が提供される。該方法は、互いに隣接する複数の単位メモリブロックで複数のメモリブロックを構成するステップと、互いに隣接する複数の前記メモリブロックで複数のメモリバンクを構成するステップとを含み、同一の前記バンク内で少なくとも２つのメモリブロックは、各メモリバンクが非四角形の形状を有するように、互いに異なる数の単位メモリブロックを有する。
【００１４】
本発明の、上記及び他の目的、並びに特徴は、添付図面と併せた下記の望ましい実施の形態の説明により、明らかにされる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明による、増大された記憶容量を有する半導体メモリチップを従来のパッケージにパッケージすることが可能な半導体メモリ装置を、添付図面を参照しながら詳細に説明する。
【００１６】
便宜上、５１２-Ｍｂｉｔ  ＤＤＲ  ＳＤＲＡＭ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を例として説明する。
【００１７】
１）第１の実施の形態
図３は、本発明の第１の実施の形態に係る５１２-Ｍｂｉｔ ＤＤＲ ＳＤＲＡＭ（以下、半導体メモリチップと称す）を示す平面図である。
【００１８】
図示されているように、この半導体メモリチップは、１２個のメモリブロックＭＢ＿０ないしＭＢ＿１１を含み、各メモリブロックは、各々のメモリブロックに収容される複数のメモリセルから１つのメモリセルを選択するための、Ｘ軸に沿ったＸ-デコーダ、及びＹ軸に沿ったＹ-デコーダをそれぞれ１つずつ備える。ここでは、Ｙ軸は、典型的にＸ軸より短い。各メモリバンクは、３つのメモリブロックＭＢを有し、また、半導体メモリチップは、各々独立的にそれぞれの１つのメモリセルに対するデータ入出力が可能な４つのメモリバンクＢａｎｋ＿０、Ｂａｎｋ＿１、Ｂａｎｋ＿２、及びＢａｎｋ＿３を有する。
【００１９】
その中のバンクＢａｎｋ＿０は、３つのメモリブロックＭＢ＿０ないしＭＢ＿２を有する。第１メモリブロックＭＢ＿０は、８-Ｍｂｉｔメモリセルを有する単位メモリブロックＵＭＢを６つ含み、よって、４８-Ｍｂｉｔメモリブロックに対応している。第２及び第３メモリブロックＭＢ＿１、ＭＢ＿２は、各々５つの単位メモリブロックを含み、それぞれ４０-Ｍｂｉｔメモリブロックに対応している。そのほかの３つのバンクＢａｎｋ＿１、Ｂａｎｋ＿２、及びＢａｎｋ＿３の構成は、第１バンクＢａｎｋ＿０の構成と同様である。したがって、各メモリバンクは、非四角形の形状を有する。
【００２０】
４８-Ｍｂｉｔメモリブロック内にあるＸ−デコーダは、隣接する４０-Ｍｂｉｔメモリブロックと同様な設計を有するために、連続的に形成される６つの単位メモリブロックの中で５番目及び６番目の単位メモリブロック間に形成されている。４８-Ｍｂｉｔメモリブロック内のＸ-デコーダは、該４８-Ｍｂｉｔメモリブロックを該４８-Ｍｂｉｔメモリブロック内のＸ-デコーダで駆動するために、２つの駆動端子（図３においては図示せず）を有し、１つの駆動端子は５つの単位メモリブロックを有する４０-Ｍｂｉｔメモリブロックを駆動し、もう１つの駆動端子は残りの８-Ｍｂｉｔ単位メモリブロックを駆動するために用いられる。上記４８-Ｍｂｉｔメモリブロックは、任意のメモリブロックに配置されてもよい。
【００２１】
図３に示すように、第１バンクＢａｎｋ＿０が第２象限に配置されており、第２バンクＢａｎｋ＿１が第３象限に配置されている。第３バンクＢａｎｋ＿２が第１象限に配置されており、第４バンクＢａｎｋ＿３が第４象限に配置されている。第１及び第２バンクＢａｎｋ＿０、Ｂａｎｋ＿１の４８-Ｍｂｉｔメモリブロックは、その中で最も左側の領域に配置されており、第３及び第４バンクＢａｎｋ＿２、 Ｂａｎｋ＿３の４８-Ｍｂｉｔメモリブロックは、その中で最も右側の領域に配置されている。
【００２２】
図示されているように、４８-Ｍｂｉｔメモリブロックの間に、即ち、垂直に互いに隣接するＭＢ＿０とＭＢ＿３との間に、またはＭＢ＿８とＭＢ＿１１との間に、パッド及びコントロールブロックのための空間が提供されていない。垂直に対向している４０-Ｍｂｉｔメモリブロック間には充分な空間３０が提供されているため、パッド１２０及びコントロールブロック１４０がこの空間に配置される。すなわち、パッド１２０及びコントロールブロック１４０は、半導体メモリチップの中央領域に水平に配置されている。Ｘ軸を６つの領域に分割する場合、パッド１２０及びコントロールブロック１４０は、中央領域、即ち、第２領域ないし第５領域だけに配置されている。
【００２３】
図４Ａは、従来のバンクアレイを有する５１２-Ｍｂｉｔ半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図であり、図４Ｂは、本発明によるバンクアレイを有する５１２-Ｍｂｉｔ半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図である。
【００２４】
図示されているように、同一の設計ルールを適用する場合、本発明の第１の実施の形態は従来のパッケージサイズを満足しているが、図４Ａに示しているように、従来技術は従来のパッケージを満足していない。
【００２５】
図５Ａ及び図５Ｂは、本発明の第１の実施の形態における４８-Ｍｂｉｔメモリブロック及びコントロールブロックの位置を変更した半導体メモリチップとパッケージとの関係を示す概略的な平面図である。図５Ａは、各メモリバンクの４８-Ｍｂｉｔメモリブロックが、半導体メモリチップの中央に配置されていることを示しており、図５Ｂは、４８-Ｍｂｉｔメモリブロックが、各メモリバンクの４０-Ｍｂｉｔメモリブロック間に配置されていることを示している。ここでは、パッド１２０及びコントロールブロック１４０が２つの領域または３つの領域に分割されて配置されているにもかかわらず、図５Ａ及び図５Ｂは、半導体メモリチップが従来のパッケージサイズを満足することを示している。また、従来の技術と比較して、Ｘ軸の長さ対Ｙ軸の長さの比率を減少したので、本発明ではウェーハ当り得られるチップの個数が増大する。
２）第２の実施の形態２
図６は、本発明の第２の実施の形態に係る半導体メモリチップ、即ち５１２-Ｍｂｉｔ  ＤＤＲ  ＳＤＲＡＭを示す平面図である。
【００２６】
図示されているように、半導体メモリチップは、垂直に３領域、水平に６領域に分割され、即ち、１８領域を有する３×６のブロックアレイに分割されている。ここでは、半導体メモリチップの水平軸（以下、Ｘ軸と称す）の長さは、垂直軸（以下、Ｙ軸と称す）の長さより長い。
【００２７】
Ｙ軸の中央の領域に、１８領域内の第２行第１列の領域に対応する領域(２、１)は、２つの領域、(２ａ、１ａ)及び(２ｂ、１ｂ)に分割され、また、第２行第３列の領域に対応する領域(２、３)は、２つの領域、(２ａ、３ａ)及び(２ｂ、３ｂ)に分割される。分割された上側領域(２ａ、１ａ)、(２ａ、３ａ)は領域(１、１)、(１、２)及び(１、３)と共に第１メモリバンクＢａｎｋ＿０に含まれている。分割された下側領域(２ｂ、１ｂ)、(２ｂ、３ｂ)は領域(３、１)、(３、２)及び(３、３)と共に第２メモリバンクＢａｎｋ＿１に含まれている。したがって、第１及び第２メモリバンクＢａｎｋ＿０、Ｂａｎｋ＿１は、従来技術とは異なって非四角形の形を有する。また、領域(２、２)には、第１及び第２メモリバンクを制御するための第１コントロールブロックが配置されている。
【００２８】
第３バンクＢａｎｋ＿２及び第４バンクＢａｎｋ＿３は、第１及び第２バンクＢａｎｋ＿０、Ｂａｎｋ＿１とは同一な構成を有する。中央領域の、領域(２、４)は、２つの領域、(２ａ、４ａ)及び(２ｂ、４ｂ)に、領域(２、６)は、２つの領域、(２ａ、６ａ)及び(２ｂ、６ｂ)に分割される。分割された上側領域(２ａ、４ａ)、(２ａ、６ａ)は、領域(１、４)、(１、５)及び(１、６)と共に第３バンクＢａｎｋ＿２に含まれている。分割された下側領域(２ｂ、４ｂ)、(２ｂ、６ｂ)は、領域(３、４)、(３、５)及び(３、６)と共に第４バンクＢａｎｋ＿３に含まれている。したがって、第３及び第４バンクＢａｎｋ＿２、Ｂａｎｋ＿３は、従来技術と異なって非四角形の形状を有する。複数のパッドは、第１バンクＢａｎｋ＿０と第２バンクＢａｎｋ＿１との間に、及び第３バンクＢａｎｋ＿２と第４バンクＢａｎｋ＿３との間に配置される。また、第３及び第４メモリバンクを制御するための第２コントロールブロックは、領域(２、５)に配置されている。
【００２９】
第１メモリバンクＢａｎｋ＿０は、領域(１、１)及び(２ａ、１ａ)に配置される４８-Ｍｂｉｔの第１メモリブロックと、領域(１、２)に配置される３２-Ｍｂｉｔの第２メモリブロックと、領域(１、３)及び(２ａ、３ａ)に配置される４８-Ｍｂｉｔの第３メモリブロックとを含む。第１メモリブロックにおいて、それぞれが８-Ｍｂｉｔメモリブロックに対応する、４つの単位メモリブロックが領域(１、１)に配置され、２つの単位メモリブロックが領域(２ａ、１ａ)に配置されている。
【００３０】
第２ないし第４メモリバンクＢａｎｋ＿１ないしＢａｎｋ＿３の構成は、第１メモリバンクの構成と類似するため、それらの構成についての詳細な説明を省略する。
【００３１】
各メモリバンクは、２つの４８-ＭｂｉｔメモリブロックＭＢと、１つの３２-Ｍｂｉｔメモリブロックを有するため、非四角形の形状を呈する。また、本発明の第２の実施の形態は、改善された設計ルールを開発することなく、従来のパッケージサイズを満足する。
【００３２】
図７は、従来の技術と同一の設計ルールを適用しても従来のパッケージサイズを満足している、本発明の第２の実施の形態による半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図である。また、Ｘ軸対Ｙ軸の比率を減少したため、ウェーハ当り得られる半導体メモリチップの個数を増大させることができる。
【００３３】
各メモリブロックは、一対のＸ-デコーダ及びＹ-デコーダを含む。４８-Ｍｂｉｔメモリブロック内にあるＸ-デコーダは、隣接する３２-Ｍｂｉｔメモリブロックと同様の設計を有するために、連続的に形成される６つの単位メモリブロックの中で４番目及び５番目の単位メモリブロック間に形成されている。４８-Ｍｂｉｔメモリブロックを該４８-Ｍｂｉｔメモリブロック内のＸ-デコーダで駆動するために、該Ｘ-デコーダは、２つの駆動端子（図示せず）を有し、１つの駆動端子は、４つの単位メモリブロックを有する３２-Ｍｂｉｔメモリブロックを駆動し、もう１つの駆動端子は、残りの１６-Ｍｂｉｔメモリブロックを駆動するように用いられる。
【００３４】
複数のパッドＰＡＤは、Ｘ軸に沿って、第１メモリバンクＢａｎｋ＿０と第２メモリバンクＢａｎｋ＿１との間に、及び第３メモリバンクＢａｎｋ＿２と第４メモリバンクＢａｎｋ＿３との間に配置されている。
【００３５】
図８Ａ及び図８Ｂは、図７におけるコントロールブロックの位置を変更した半導体メモリチップとパッケージとの関係を示す概略的な平面図である。
【００３６】
図８Ａに示すように、第１コントロールブロックは、領域(２、１)に配置され、第２コントロールブロックは、領域(２、６)に配置され、また、図８Ｂにおいては、図７と異なって第１コントロールブロック及び第２コントロールブロックは、領域(２、３)及び(２、４)に配置されている。
【００３７】
また、図８Ａ及び図８Ｂにおいて、第１ないし第４メモリバンクＢａｎｋ＿０ないしＢａｎｋ＿３は、非四角形の形状を有し、従来のパッケージサイズを満足している。
【００３８】
３）第３の実施の形態３
図９は、本発明の第３の実施の形態に係る５１２-Ｍｂｉｔ ＤＤＲ ＳＤＲＡＭチップを示す平面図である。
【００３９】
図示されているように、半導体メモリチップは、垂直に３分割され、水平に６分割されて、即ち、１８個の領域を有する３×６のブロックアレイに均等に分割されている。ここでは、半導体メモリチップの水平軸（以下、Ｘ軸と称す）の長さは、垂直軸（以下、Ｙ軸と称す）の長さより長い。各メモリブロックは、１６個の領域に配置され、そして１つのバンクは、互いに隣接する４つのメモリブロックにより構成される。第１及び第２コントロールブロックは、残りの２つの領域に配置される。
【００４０】
第１バンクＢａｎｋ＿０において、それぞれ４個の８-Ｍｂｉｔ単位メモリブロックを有する、４つの３２-Ｍｂｉｔメモリブロックは、各々領域(１、１)、(１、２)、(１、３)及び(２、１)に配置される。たとえ各３２-Ｍｂｉｔメモリブロックが、四角形の形状を有しても、４つのメモリブロックにより構成される第１バンクＢａｎｋ＿０は、従来のバンクと異なって非四角形の形状を有する。第１コントロールブロックは、第１バンクＢａｎｋ＿０及び第２バンクＢａｎｋ＿１に囲まれた領域（２、２）に配置される。
【００４１】
第３メモリバンクＢａｎｋ＿２及び第４メモリバンクＢａｎｋ＿３は、第１及び第２メモリバンクＢａｎｋ＿０、Ｂａｎｋ＿１と同様に配置される。第２コントロールブロックは、第３バンクＢａｎｋ＿２及び第４バンクＢａｎｋ＿３に囲まれた領域（２、５）に配置される。
【００４２】
また、各メモリブロックは、Ｘ軸に沿ったＸ-デコーダと、Ｙ軸に沿ったＹ-デコーダの対を含む。同一のバンク内で垂直に隣接する３２-Ｍｂｉｔメモリブロックは、互いにＸ-デコーダを共用する。
【００４３】
複数のパッドは、半導体メモリチップの中央に沿って、第１バンクＢａｎｋ＿０と第２バンクＢａｎｋ＿１との間、及び第３バンクＢａｎｋ＿２と第４バンクＢａｎｋ＿３との間に配置されている。
【００４４】
即ち、バンクは、４つの３２-Ｍｂｉｔメモリブロックにより構成され、そしてその形状は、非四角形の形状を呈している。
【００４５】
図１０は、図９の半導体メモリチップ及び従来のパッケージを示す概略的な平面図であり、本発明の第３の実施の形態によれば、従来のパッケージサイズを満足している。
【００４６】
図１１Ａ及び図１１Ｂは、本発明の第３の実施の形態に係る第１及び第２コントロールブロックの位置を変更した半導体メモリチップとパッケージとの関係を示す概略的な平面図である。
【００４７】
図１１Ａに示すように、図９のアレイと異なって、第１コントロールブロックは、領域(２、１)に配置され、第２コントロールブロックは領域(２、６)に配置されている。また、図１１Ｂに示すように、第１コントロールブロックは、領域(２、３)に配置され、第２コントロールブロックは領域(２、４)に配置されることもできる。本発明の第３の実施の形態によれば、メモリバンクＢａｎｋ＿０ないしＢａｎｋ＿３は、非四角形の形状を呈し、そして半導体メモリチップは従来のパッケージサイズを満足しており、その結果、同一のルールを適用した場合、増大された記憶容量を有する半導体メモリチップのために、パッケージのＸ軸を拡張する必要がない。
【００４８】
規制的な四角形の代わりに、非四角形の形状を有するように、メモリバンクを加工するため、増大された記憶容量を有する半導体メモリチップは、従来のパッケージサイズを満足することができる。これにより、高効率で低コストの半導体メモリチップを製造することができる。
【００４９】
以下、上述した構造に実施される複数のパッドのアレイ、電源配線、及びデータ配線の配置について説明する。
【００５０】
図１２は、図６に示した本発明の第２の実施の形態に係る電源リードフレームと、これにワイヤボンディングされるパッドとの間の相互接続を示す概略的な平面図である。
【００５１】
図面符号１ａ、１ｂ及び１ｃはＶＳＳ用リードフレーム、２ａ、２ｂ及び２ｃはＶＤＤ用リードフレーム、３はパッド、４はワイヤーを、それぞれ示している。
【００５２】
通常、ＳＤＲＡＭは、３対のＶＤＤ及びＶＳＳのパッケージピンを有する。図１２に示すように、電源リードフレームは、半導体メモリチップの左及び右側と中央部とに構成される。また、半導体メモリチップの中央部分に位置するリードフレーム１ｂ、２ｂは、リードフレームをＸ軸に対して双方向に広げることにより、３対のＶＤＤ及びＶＳＳとワイヤボンディングされるように形成される。図６において、領域(２ａ、３ａ)と領域(２ｂ、３ｂ)との間、及び領域(２ａ、４ａ)と領域(２ｂ、４ｂ)との間にリードフレーム用電源バスを形成する必要がない。また、上記のリードフレームが図３と図９の実施の形態にも適用可能である。
【００５３】
チップのウェーハレベルで構成される電源配線は、チップのメモリブロックの上で平面的なメッシュ形の構造を有する。電源配線または信号配線をＹ-デコーダの出力配線の間に構成する場合は、第１コントロールブロックと第２コントロールブロックとの間に電源配線または信号配線を接続することができる。従って、領域(２ａ、３ａ)と領域(２ｂ、３ｂ)との間、及び領域(２ａ、４ａ)と領域(２ｂ、４ｂ)との間に電源配線または信号配線を配置する必要がなくなり、これにより、パッド及びコントロールブロックにより占有される空間を縮小することができる。
【００５４】
図１３は、図６に示した本発明の第２の実施の形態に係るデータ配線の構成を示す平面図である。
【００５５】
通常、メモリアレイのデータ配線は、Ｙ-デコーダ内のセンスアンプに接続される。各メモリバンク用のデータ配線は、グローバルデータ配線に接続される。この時、配線によるデータ遅延を縮小するために、図１３に示すように、各メモリバンクの左側データ配線７ａを左側データパッド３ａに接続して、各メモリバンクの右側データ配線７ｂを右側データパッド３ｂに接続する。
【００５６】
半導体メモリチップが平面的に非四角形の形状のメモリバンクを有するため、増大された記憶容量を有する半導体メモリ装置は、改良した設計ルールを開発することなく、従来のパッケージに適用することができる。即ち、低コストで半導体メモリチップを提供することができる。
【００５７】
また、高記憶容量の半導体メモリチップを得るのに、パッケージのサイズ、即ち、特に、Ｘ軸を拡張する必要がないため、半導体メモリチップのＸ軸及びＹ軸の比率を減少する効果がある。これにより、ウェーハ当り得られるチップの個数が増大する。
【００５８】
さらに、メモリバンク当りのＸ-デコーダの数を減らすことができるので、Ｘ-デコーダにより占有される面積を減らすことができる。
【００５９】
本発明は、上記特定の実施の形態に関して説明されたが、別項の特許請求の範囲により定義される本発明の技術的思想から逸脱しない範囲内で、当業者が変更や修正を行えることは、明白である。
【図面の簡単な説明】
【００６０】
【図１】半導体メモリチップ内の典型的なメモリバンクアレイを示す平面図である。
【図２】５１２-Ｍｂｉｔ半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図である。
【図３】本発明の第１の実施の形態に係る５１２-Ｍｂｉｔ  ＤＤＲ  ＳＤＲＡＭチップを示す平面図である。
【図４Ａ】従来のバンクアレイを有する５１２-Ｍｂｉｔ半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図である。
【図４Ｂ】本発明によるバンクアレイを有する５１２-Ｍｂｉｔ半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図である。
【図５Ａ】本発明の第１の実施の形態における４８-Ｍｂｉｔメモリブロック及びコントロールブロックの位置を変更した半導体メモリチップとパッケージとの関係を示す概略的な平面図である。
【図５Ｂ】本発明の第１の実施の形態における４８-Ｍｂｉｔメモリブロック及びコントロールブロックの位置を変更した半導体メモリチップとパッケージとの関係を示す概略的な平面図である。
【図６】本発明の第２の実施の形態に係る半導体メモリチップ、即ち、５１２-Ｍｂｉｔ  ＤＤＲ  ＳＤＲＡＭを示す平面図である。
【図７】本発明の第２の実施の形態による、従来のパッケージサイズを満足する半導体メモリチップと、従来のパッケージとの関係を示す概略的な平面図である。
【図８Ａ】図７におけるコントロールブロックの位置を変更した半導体メモリチップと、パッケージとの関係を示す概略的な平面図である。
【図８Ｂ】図７におけるコントロールブロックの位置を変更した半導体メモリチップと、パッケージとの関係を示す概略的な平面図である。
【図９】本発明の第３の実施の形態に係る５１２-Ｍｂｉｔ  ＤＤＲ  ＳＤＲＡＭチップを示す平面図である。
【図１０】図９の半導体メモリチップと、従来のパッケージとの関係を示す概略的な平面図である。
【図１１Ａ】本発明の第３の実施の形態における第１及び第２コントロールブロックの位置を変更した半導体メモリチップと、パッケージとの関係を示す概略的な平面図である。
【図１１Ｂ】本発明の第３の実施の形態における第１及び第２コントロールブロックの位置を変更した半導体メモリチップと、パッケージとの関係を示す概略的な平面図である。
【図１２】図６に示した本発明の第２の実施の形態における電源リードフレームと、それにワイヤーボンディンされるパッドとの間の相互接続を示す概略的な平面図である。
【図１３】図６に示した本発明の第２の実施の形態におけるデータ配線の構成を示す平面図である。
【図１】
2005533369.tif 000003
【図２】
2005533369.tif 000004
【図３】
2005533369.tif 000005
【図４Ａ】
2005533369.tif 000006
【図４Ｂ】
2005533369.tif 000007
【図５Ａ】
2005533369.tif 000008
【図５Ｂ】
2005533369.tif 000009
【図６】
2005533369.tif 000010
【図７】
2005533369.tif 000011
【図８Ａ】
2005533369.tif 000012
【図８Ｂ】
2005533369.tif 000013
【図９】
2005533369.tif 000014
【図１０】
2005533369.tif 000015
【図１１Ａ】
2005533369.tif 000016
【図１１Ｂ】
2005533369.tif 000017
【図１２】
2005533369.tif 000018
【図１３】
2005533369.tif 000019
【国際調査報告】
2005533369.tif 000020