(57)【要約】【課題】フィン型の低耐圧トランスタと高耐圧トランジスタとを備えた半導体装置の性能を向上させる。【解決手段】素子分離膜ＥＩ１により互いに分離された複数のフィンＦＡのそれぞれの上部に低耐圧トランジスタＱＬを形成し、複数のフィンＦＢの上面および側面、並びに、互いに隣り合うフィンＦＢの間の半導体基板ＳＢの上面のそれぞれをチャネル領域として有する高耐圧トランジスタＱＨを形成する。このとき、１つの高耐圧トランジスタＱＨのチャネル領域を含む複数のフィンＦＢを囲む素子分離膜ＥＩ２の上面は、素子分離膜ＥＩ１の上面よりも低い。【選択図】図２
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【特許請求の範囲】
【請求項１】
上面に第１領域および第２領域を有する半導体基板と、
前記半導体基板の一部分であって、前記第１領域の前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第１方向に延在し、前記第１方向に直交する第２方向に複数並ぶ第１突出部と、
前記半導体基板の一部分であって、前記第２領域の前記半導体基板の前記上面から突出し、前記半導体基板の前記上面に沿う第３方向に延在し、前記第３方向に直交する第４方向に複数並ぶ第２突出部と、
互いに隣り合う前記第１突出部同士の間を埋込み、上面が前記第１突出部の上面より下に位置する第１素子分離膜と、
互いに隣り合う前記第２突出部同士の間の前記半導体基板の前記上面を露出し、複数の前記第２突出部の周りの前記半導体基板の前記上面に形成された溝内に埋め込まれた第２素子分離膜と、
前記第１突出部の前記上面および前記第２方向の側面を第１絶縁膜を介して覆う第１ゲート電極と、
複数の前記第２突出部のそれぞれの上面および前記第４方向の側面、並びに、互いに隣り合う前記第２突出部同士の間の前記半導体基板の前記上面を第２絶縁膜を介して覆う第２ゲート電極と、
平面視で前記第１ゲート電極を挟むように前記第１突出部の表面に形成された第１ソース領域および第１ドレイン領域と、
平面視で前記第２ゲート電極を挟むように前記第２突出部の表面および前記半導体基板の前記上面に形成された第２ソース領域および第２ドレイン領域と、
を有し、
前記第１ゲート電極、前記第１ソース領域および前記第１ドレイン領域は、第１電界効果トランジスタを構成し、前記第２ゲート電極、前記第２ソース領域および前記第２ドレイン領域は、第２電界効果トランジスタを構成し、前記第２素子分離膜の上面は、前記第１素子分離膜の前記上面より下に位置する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２素子分離膜の前記上面は、前記第１素子分離膜の底面より下に位置する、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２方向の前記第１突出部の幅は、５０ｎｍ以下であり、前記第２方向の前記第２突出部の幅は、５０ｎｍ以下である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２ソース領域および前記第２ドレイン領域は、第１導電型を有し、
前記第２ゲート電極の直下の前記半導体基板内において、前記第１導電型と異なる第２導電型の不純物濃度は、前記第２突出部の前記上面から、前記半導体基板の前記上面の反対の下面側に向かって徐々に小さくなる、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２電界効果トランジスタは、前記第１電界効果トランジスタよりも高い電圧で駆動する、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第２ソース領域および前記第２ドレイン領域は、第１導電型を有し、
前記第２突出部は、前記第２突出部の前記上面を含む上端部と、下端部と、前記上端部および前記下端部の間の中央部とを備え、
前記第２突出部の前記上端部の前記第１導電型と異なる第２導電型の不純物濃度は、互いに隣り合う前記第２突出部同士の間の前記半導体基板の前記上面の前記第２導電型の不純物濃度より高く、
互いに隣り合う２つの前記第２突出部のうち、一方の第２突出部は、第１側面と、前記第１側面の反対側の第２側面とを有し、
他方の第２突出部は、第３側面と、前記第３側面の反対側の第４側面とを有し、
前記第２側面および前記第３側面は、互いに対向しており、
前記第２突出部の下端から上端までの高さは、前記第２方向における前記第１側面と前記第３側面との間の幅の１／２の値よりも大きい、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２突出部の前記中央部の前記第２導電型の不純物濃度は、互いに隣り合う前記第２突出部同士の間の前記半導体基板の前記上面の前記第２導電型の不純物濃度より高い、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２ソース領域および前記第２ドレイン領域は、第１導電型を有し、
前記第２突出部は、前記第２突出部の前記上面を含む上端部と、下端部と、前記上端部および前記下端部の間の中央部とを備え、
互いに隣り合う前記第２突出部同士の間の前記半導体基板の前記上面の前記第１導電型と異なる第２導電型の不純物濃度は、前記第２突出部の前記上端部の前記第２導電型の不純物濃度より高く、
互いに隣り合う２つの前記第２突出部のうち、一方の第２突出部は、第１側面と、前記第１側面の反対側の第２側面とを有し、
他方の第２突出部は、第３側面と、前記第３側面の反対側の第４側面とを有し、
前記第２側面および前記第３側面は、互いに対向しており、
前記第２突出部の下端から上端までの高さは、前記第２方向における前記第１側面と前記第３側面との間の幅の１／２の値よりも小さい、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第２ソース領域および前記第２ドレイン領域は、第１導電型を有し、
前記第２突出部は、前記第２突出部の前記上面を含む上端部と、下端部と、前記上端部および前記下端部の間の中央部とを備え、
互いに隣り合う前記第２突出部同士の間の前記半導体基板の前記上面の前記第１導電型と異なる第２導電型の不純物濃度と、前記第２突出部の前記上端部の前記第２導電型の不純物濃度とのそれぞれは、前記第２突出部の前記中央部の前記第２導電型の不純物濃度より高く、
互いに隣り合う２つの前記第２突出部のうち、一方の第２突出部は、第１側面と、前記第１側面の反対側の第２側面とを有し、
他方の第２突出部は、第３側面と、前記第３側面の反対側の第４側面とを有し、
前記第２側面および前記第３側面は、互いに対向しており、
前記第２突出部の下端から上端までの高さは、前記第２方向における前記第１側面と前記第３側面との間の幅の１／２の値よりも小さい、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第２電界効果トランジスタは、複数の前記第２突出部の表面および互いに隣り合う前記第２突出部同士の間の前記半導体基板の前記上面に連続的に形成されたチャネル領域を有する、半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第２絶縁膜の膜厚は、前記第１絶縁膜の膜厚よりも大きい、半導体装置。
【請求項１２】
（ａ）上面に第１領域および第２領域を有する半導体基板を準備する工程、
（ｂ）前記半導体基板の上面の一部を後退させることで、前記半導体基板の一部分であって、前記半導体基板の前記上面の前記一部から突出し、前記半導体基板の前記上面に沿う第１方向に延在し、前記第１方向に直交する第２方向に並ぶ複数の第１突出部を前記第１領域に形成し、前記半導体基板の一部分であって、前記半導体基板の前記上面の前記一部から突出し、前記半導体基板の前記上面に沿う第３方向に延在し、前記第３方向に直交する第４方向に並ぶ複数の第２突出部を前記第１領域に形成する工程、
（ｃ）前記第２領域において、複数の前記第２突出部の周囲の前記半導体基板の前記上面に溝を形成する工程、
（ｄ）互いに隣り合う前記第１突出部同士の間を埋込み、上面が前記第１突出部の上面より下に位置する第１素子分離膜と、前記溝内に埋め込まれ、互いに隣り合う前記第２突出部同士の間の前記半導体基板の前記上面を露出する第２素子分離膜とを形成する工程、
（ｅ）前記第１突出部の前記上面および側面を第１絶縁膜を介して覆う第１ゲート電極を形成する工程、
（ｆ）複数の前記第２突出部のそれぞれの上面および側面、並びに、互いに隣り合う前記第２突出部同士の間の前記半導体基板の前記上面を第２絶縁膜を介して覆う第２ゲート電極を形成する工程、
（ｇ）前記第１突出部の表面に第１ソース領域および第１ドレイン領域を形成し、複数の前記第２突出部の表面および互いに隣り合う前記第２突出部同士の間の前記半導体基板の前記上面に第２ソース領域および第２ドレイン領域を形成する工程、
を有し、
前記第１ゲート電極、前記第１ソース領域および前記第１ドレイン領域は、第１電界効果トランジスタを構成し、前記第２ゲート電極、前記第２ソース領域および前記第２ドレイン領域は、第２電界効果トランジスタを構成する、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第２素子分離膜の上面は、前記第１素子分離膜の前記上面より下に位置する、半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）互いに隣り合う前記第１突出部同士の間および互いに隣り合う前記第２突出部同士の間のそれぞれを埋め込む第３絶縁膜を形成する工程、
（ｄ２）前記第１領域の前記第３絶縁膜の上面を後退させることで、前記第３絶縁膜からなる前記第１素子分離膜を形成する工程、
（ｄ３）前記（ｄ２）工程の後、前記第２領域の前記第３絶縁膜の上面を後退させることで、前記第３絶縁膜からなる前記第２素子分離膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、
前記第２電界効果トランジスタは、前記第１電界効果トランジスタよりも高い電圧で駆動する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
動作速度が速く、リーク電流および消費電力の低減および微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に突出する板状（壁状）の半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
【０００３】
特許文献１（特開平０１−８２６７２号公報）には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）において、チャネルが形成される半導体基板の主面に複数の溝を設け、実効的なチャネル幅を拡大することが記載されている。
【０００４】
特許文献２（特開２０１２−４９２８６号公報）には、フィンに対して斜め方向からイオン注入を行うことで、フィンの側面部と上部の平面部とのそれぞれの不純物導入量を均一化することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０１−８２６７２号公報
【特許文献２】特開２０１２−４９２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般的に、半導体装置の微細化および集積度の向上が求められており、これを実現する構造の１つとして、フィン型のトランジスタが着目されている。ロジック回路などを構成する低抵抗なＦＥＴまたはフラッシュメモリを構成するＦＥＴは、フィン上に形成することが可能である。これに対し、フラッシュメモリの書込み時および消去時に印加される高い電圧の発生回路などに用いられる高耐圧のＭＯＳＦＥＴには大きな電流を流す必要があり、低耐圧トランジスタと同様の構成を有する高耐圧のフィン型ＭＯＳＦＥＴを設けることは困難である。
【０００７】
すなわち、低抵抗なＦＥＴおよびフラッシュメモリを構成するＦＥＴはフィン構造を採用することで微細化が可能であるのに対し、高耐圧のＦＥＴは微細化が困難であり、このことが半導体装置の微細化の妨げとなっている。
【０００８】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
一実施の形態である半導体装置は、フィンの上部に形成された低耐圧のトランジスタと、他の複数のフィンのそれぞれの表面およびそれらの複数のフィンの相互間の半導体基板の上面をチャネルとして有する高耐圧のトランジスタとを備えたものである。
【００１１】
また、一実施の形態である半導体装置の製造方法は、フィンの上部に形成された低耐圧のトランジスタと、他の複数のフィンのそれぞれの表面およびそれらの複数のフィンの相互間の半導体基板の上面をチャネルとして有する高耐圧のトランジスタとを形成するものである。
【発明の効果】
【００１２】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１である半導体チップのレイアウト構成を示す概略図である。
【図２】本発明の実施の形態１である半導体装置を示す斜視図である。
【図３】本発明の実施の形態１である半導体装置を示す断面図である。
【図４】本発明の実施の形態１である半導体装置を示す断面図である。
【図５】本発明の実施の形態１である半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】本発明の実施の形態２である半導体装置を示す断面図である。
【図３１】本発明の実施の形態２である半導体装置を示す断面図である。
【図３２】本発明の実施の形態２である半導体装置の製造工程中の断面図である。
【図３３】本発明の実施の形態２の半導体基板内の不純物濃度を示すグラフである。
【図３４】比較例である高耐圧トランジスタのゲート電圧およびドレイン電流の関係を示すグラフである。
【図３５】本発明の実施の形態３である半導体装置を示す断面図である。
【図３６】本発明の実施の形態３である半導体装置を示す断面図である。
【図３７】本発明の実施の形態３である半導体装置の製造工程中の断面図である。
【図３８】本発明の実施の形態３の半導体基板内の不純物濃度を示すグラフである。
【図３９】本発明の実施の形態３の高耐圧トランジスタのゲート電圧およびドレイン電流の関係を示すグラフである。
【図４０】本発明の実施の形態３の変形例１である半導体装置を示す断面図である。
【図４１】本発明の実施の形態３の変形例１である半導体装置を示す断面図である。
【図４２】本発明の実施の形態３の変形例１である半導体装置の製造工程中の断面図である。
【図４３】本発明の実施の形態３の変形例１である半導体基板内の不純物濃度を示すグラフである。
【図４４】本発明の実施の形態３の変形例１の高耐圧トランジスタのゲート電圧およびドレイン電流の関係を示すグラフである。
【図４５】本発明の実施の形態３の変形例２である半導体装置を示す断面図である。
【図４６】本発明の実施の形態３の変形例２である半導体装置を示す断面図である。
【図４７】本発明の実施の形態３の変形例２である半導体基板内の不純物濃度を示すグラフである。
【図４８】本発明の実施の形態３の変形例３である半導体装置を示す断面図である。
【図４９】本発明の実施の形態３の変形例３である半導体装置を示す断面図である。
【図５０】比較例である半導体装置を示す断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
（実施の形態１）
＜半導体チップのレイアウト構成例＞
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態における半導体チップＣＨＰのレイアウト構成例を示す概略図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）ＣＣ１、ＲＡＭ（Random Access Memory）ＣＣ２、アナログ回路ＣＣ３を有している。また、半導体チップＣＨＰは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）ＣＣ４、フラッシュメモリＣＣ５およびＩ／Ｏ（Input/Output）回路ＣＣ６を有し、半導体装置を構成している。
【００１７】
ＣＰＵ（回路）ＣＣ１は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算および制御などを行うものである。
【００１８】
ＲＡＭ（回路）ＣＣ２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出すこと、および、記憶情報を新たに書き込むことができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。
【００１９】
アナログ回路ＣＣ３は、時間的に連続して変化する電圧および電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２０】
ＥＥＰＲＯＭＣＣ４およびフラッシュメモリＣＣ５は、書き込み動作および消去動作において、記憶情報を電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭＣＣ４およびフラッシュメモリＣＣ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタまたはＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタなどから構成される。ＥＥＰＲＯＭＣＣ４とフラッシュメモリＣＣ５の相違点は、ＥＥＰＲＯＭＣＣ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリＣＣ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリＣＣ５には、ＣＰＵＣＣ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭＣＣ４には、書き換え頻度の高い各種データが記憶されている。ＥＥＰＲＯＭＣＣ４またはフラッシュメモリＣＣ５は、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイと、それ以外の、アドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路および書込み回路などとを有している。
【００２１】
Ｉ／Ｏ回路ＣＣ６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力、または、半導体チップＣＨＰの外部に接続された機器から半導体チップＣＨＰ内へのデータの入力などを行うための回路である。
【００２２】
本実施の形態の半導体装置は、メモリセル領域とロジック回路領域とを有している。メモリセル領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されている。ロジック回路領域には、ＣＰＵＣＣ１、ＲＡＭＣＣ２、アナログ回路ＣＣ３、Ｉ／Ｏ回路ＣＣ６、および、ＥＥＰＲＯＭＣＣ４またはフラッシュメモリＣＣ５のアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路または書込み回路などが形成されている。
【００２３】
＜半導体装置の構造＞
以下に、図２〜図４を用いて、本実施の形態の半導体装置の構造について説明する。図２は、本実施の形態における半導体装置の斜視図である。図３および図４は、本実施の形態における半導体装置の断面図である。図２〜図４では、図の左側にフィン型の低耐圧トランジスタが形成された低耐圧トランジスタ領域１Ａを示し、図の右側にフィン型の高耐圧トランジスタが形成された高耐圧トランジスタ領域１Ｂを示している。
【００２４】
図３は、図２に示す低耐圧トランジスタ領域１Ａおよび高耐圧トランジスタ領域１Ｂのそれぞれのフィンの延在方向（長手方向）に沿う断面であって、１つのフィンを含む断面を示すものである。図４は、図２に示す低耐圧トランジスタ領域１Ａおよび高耐圧トランジスタ領域１Ｂのそれぞれのフィンの短手方向に沿う断面であって、複数のフィンおよび各フィン上のゲート電極を含む断面を示すものである。
【００２５】
図２では、サイドウォールと、ソース・ドレイン領域と、シリサイド層と、素子分離膜上および各素子上の層間絶縁膜と、配線と、コンタクトプラグ（接続部）との図示を省略している。１つのフィン上には、フィンの長手方向において複数の素子が並んで形成されていることが考えられるが、図３では、各フィン上にトランジスタを１つのみ示している。また、図３に示すように、ゲート電極ＧＥ１の側面はゲート絶縁膜の一部であるｈｉｇｈ−ｋ膜ＨＫにより覆われているが、図２ではｈｉｇｈ−ｋ膜ＨＫの図示を省略している。
【００２６】
図２〜図４に示すように、本実施の形態の半導体装置は、半導体基板ＳＢを有している。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。半導体基板ＳＢの主面は、低耐圧トランジスタ領域１Ａおよび高耐圧トランジスタ領域１Ｂを有しており、これらの領域は互いに重なっていない。なお、図２および図４では、図を分かり易くするため、各領域に形成されたフィンの数を合致させていない。また、Ｙ方向に並ぶ複数のフィンＦＡおよび複数のフィンＦＢのそれぞれの数は、図２および図４に示すフィンＦＡ、ＦＢの数より多くても少なくてもよい。
【００２７】
低耐圧トランジスタ領域１Ａの半導体基板ＳＢの上部には、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。また、高耐圧トランジスタ領域１Ｂの半導体基板ＳＢの上部には、Ｘ方向に延在する複数のフィンＦＢが、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり。Ｘ方向はＹ方向に対して直交している。ここでは、低耐圧トランジスタ領域１Ａおよび高耐圧トランジスタ領域１ＢのそれぞれのフィンＦＡ、ＦＢが、共にＸ方向に延在している場合について説明するが、フィンＦＡとフィンＦＢとは互いに異なる向きに延在していても構わない。
【００２８】
フィンＦＡ、ＦＢのそれぞれは、例えば、半導体基板ＳＢの主面から選択的に突出した直方体の突出部（凸部）であり、壁状（板上）の形状を有している。フィンＦＡ、ＦＢのそれぞれは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域である。平面視において、隣り合うフィンＦＡ同士の間は、素子分離膜ＥＩ１で埋まっており、各フィンＦＡの周囲は、素子分離膜ＥＩ１で囲まれている。フィンＦＡは、低耐圧トランジスタＱＬを形成するための活性領域である。平面視において、隣り合うフィンＦＢ同士の間は、素子分離膜で埋め込まれておらず、隣り合うフィンＦＢ同士の間の半導体基板ＳＢの上面（以下、単に平坦部と言う場合がある）は、素子分離膜ＥＩ２から露出している。
【００２９】
なお、ここでは、隣り合うフィンＦＢ同士の間のみならず、フィンＦＢの周囲の半導体基板ＳＢの主面も平坦部と呼ぶ。高耐圧トランジスタ領域１Ｂでは、平面視において、Ｙ方向に並ぶ複数のフィンＦＢを含む１つのグループの周囲が、平坦部の上面に形成された溝内に埋め込まれた素子分離膜ＥＩ２により囲まれている。隣り合うフィンＦＢ同士の間の領域および当該領域の直下に素子分離膜ＥＩ２は形成されていない。フィンＦＢおよび平坦部（プレーナ部）は、高耐圧トランジスタＱＨを形成するための活性領域である。
【００３０】
低耐圧トランジスタ領域１Ａにおいて、フィンＦＡの下端部分、つまりフィンＦＡの側面の下端部分は、平面視において、低耐圧トランジスタ領域１Ａにおいて隣り合うフィンＦＡ同士の間の半導体基板ＳＢの上面（平坦部）を覆う素子分離膜ＥＩ１で囲まれている。すなわち、素子分離膜ＥＩ１の上面は、フィンＦＡの上端と下端との間の途中の高さに位置している。また、素子分離膜ＥＩ１の底面は、フィンＦＡの下端および平坦部と同じ高さに位置している。ただし、フィンＦＡの一部は、素子分離膜ＥＩ１よりも上に突出している。つまり、隣り合うフィン同士の間の全ての領域が素子分離膜ＥＩ１により埋め込まれているわけではない。
【００３１】
これに対し、高耐圧トランジスタ領域１Ｂにおいて、フィンＦＢはすべて素子分離膜ＥＩ２から露出している。ここで、フィンＦＡおよびフィンＦＢのそれぞれの上面は、ほぼ同じ高さに位置している。また、隣り合うフィンＦＡ同士の間の平坦部と、隣り合うフィンＦＢ同士の間の平坦部とは、ほぼ同じ高さに位置している。つまり、フィンＦＡ、ＦＢの周囲の平坦部の高さはいずれも略同一である。なお、本願でいう高さとは、特に説明をしない限り、半導体基板ＳＢの主面に対して垂直な方向における、半導体基板ＳＢの主面からの距離を指す。各フィンＦＡ、ＦＢの上面を半導体基板ＳＢの主面と表現することもできるが、本実施の形態では、各平坦部および当該平坦部と同じ高さの半導体基板ＳＢの上面を半導体基板ＳＢの主面と呼ぶ。
【００３２】
素子分離膜ＥＩ１は、互いに隣り合うフィンＦＡ同士の間に埋め込まれた絶縁膜であり、例えば酸化シリコン膜からなる。素子分離膜ＥＩ２は、平坦部に形成された素子分離溝内に埋め込まれた絶縁膜であり、例えば酸化シリコン膜からなる。素子分離膜ＥＩ２の上面は、ほぼ平坦部と同じ高さに位置する。つまり、素子分離膜ＥＩ２の上面は、素子分離膜ＥＩ１の上面より低い高さに位置し、素子分離膜ＥＩ２の下面は素子分離膜ＥＩ１の下面および平坦部より低い高さに位置する。また、フィンＦＢの上面は、素子分離膜ＥＩ２の上面よりも上に位置している。素子分離膜ＥＩ２の上面が、半導体装置の製造工程において過度に後退した場合には、素子分離膜ＥＩ２の上面は、素子分離膜ＥＩ１の底面、互いに隣り合うフィンＦＡ同士の間の平坦部、および、フィンＦＢの周囲の平坦部よりも下に位置する。
【００３３】
フィンＦＡ、ＦＢは、半導体基板ＳＢの主面から、主面に対して垂直な方向に突出する、例えば、直方体の突出部である。ただし、フィンＦＡ、ＦＢは必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡ、ＦＢのそれぞれの側面は半導体基板ＳＢの主面に対して垂直であってもよいが、半導体基板ＳＢの主面に対して傾斜角度を有していてもよい。つまり、フィンＦＡ、ＦＢのそれぞれの断面形状は、直方体であるか、または台形である。
【００３４】
また、平面視でフィンＦＡ、ＦＢが延在する方向が各フィンの長辺方向（長手方向）であり、当該長辺方向に直交する方向が各フィンの短辺方向（短手方向）である。フィンＦＡ、ＦＢは、例えば、平面視で蛇行するレイアウトを有していてもよい。
【００３５】
低耐圧トランジスタ領域１Ａにおいて、フィンＦＡ上には、ゲート絶縁膜を介してゲート電極ＧＥ１が形成されている。ゲート電極ＧＥ１は、複数のフィンＦＡを跨ぐようにＹ方向に延在している。当該ゲート絶縁膜は、各フィンＦＡの上面の一部および側面の一部を覆う絶縁膜ＩＦ３と、絶縁膜ＩＦ３およびゲート電極ＧＥ１の間に介在するｈｉｇｈ−ｋ膜ＨＫ（図３参照）とからなる。絶縁膜ＩＦ３は、例えば酸化シリコン膜からなり、ｈｉｇｈ−ｋ膜ＨＫは、例えばＨｆＳｉＯなどからなる絶縁膜である。高誘電率膜であるｈｉｇｈ−ｋ膜ＨＫの誘電率は、酸化シリコンおよび窒化シリコンのいずれの誘電率よりも高い。ｈｉｇｈ−ｋ膜ＨＫは、ゲート電極ＧＥ１の側面および下面を覆うように形成されている。
【００３６】
ゲート電極ＧＥ１は、例えば、ｈｉｇｈ−ｋ膜ＨＫ上に形成された第１金属膜と、ｈｉｇｈ−ｋ膜ＨＫ上に第１金属膜を介して形成された第２金属膜とからなる。なお、ここでは第１金属膜および第２金属膜を図面において区別せず、ゲート電極ＧＥ１が１つの金属膜からなるものとして図示を行っている。第１金属膜は例えばＴｉＡｌ（チタンアルミニウム）からなり、第２金属膜は例えばＡｌ（アルミニウム）からなる。メタルゲート電極であるゲート電極ＧＥ１は主に第２金属膜からなる。
【００３７】
Ｙ方向において対向するフィンＦＡの側面同士の間には、一方の側面側から順に絶縁膜ＩＦ３、ｈｉｇｈ−ｋ膜ＨＫ、ゲート電極ＧＥ１、ｈｉｇｈ−ｋ膜ＨＫおよび絶縁膜ＩＦ３が形成されている。すなわち、ゲート電極ＧＥ１の一部は、隣り合うフィンＦＡ同士の間に埋め込まれている。
【００３８】
Ｙ方向において隣り合うフィンＦＡ同士の間において、平坦部の直上には、素子分離膜ＥＩ１およびｈｉｇｈ−ｋ膜ＨＫを介してゲート電極ＧＥ１の一部が形成されている。素子分離膜ＥＩ１に覆われた平坦部は、低耐圧トランジスタを構成していない。なお、素子分離膜ＥＩ１の上面は絶縁膜ＩＦ３に覆われておらず、当該上面にはｈｉｇｈ−ｋ膜ＨＫが接している。
【００３９】
高耐圧トランジスタ領域１Ｂにおいて、フィンＦＢ上には、ゲート絶縁膜ＧＦを介してゲート電極ＧＥ２が形成されている。ゲート電極ＧＥ２は、複数のフィンＦＢを跨ぐようにＹ方向に延在している。ゲート絶縁膜ＧＦは、各フィンＦＢの上面の一部および側面の一部を覆う絶縁膜からなり、当該絶縁膜は、例えば酸化シリコン膜からなる。ゲート電極ＧＥ２は、例えばポリシリコン膜からなる。ゲート絶縁膜ＧＦの膜厚は、絶縁膜ＩＦ３よりも大きい。すなわち、絶縁膜ＩＦ３の膜厚は例えば２〜３ｎｍであり、ゲート絶縁膜ＧＦの膜厚は例えば１５ｎｍである。また、ゲート絶縁膜ＧＦの膜厚は、絶縁膜ＩＦ３およびｈｉｇｈ−ｋ膜ＨＫの積層膜の膜厚よりも大きい。
【００４０】
Ｙ方向において対向するフィンＦＢの側面同士の間には、一方の側面側から順にゲート絶縁膜ＧＦ、ゲート電極ＧＥ２およびゲート絶縁膜ＧＦが形成されている。すなわち、ゲート電極ＧＥ２の一部は、隣り合うフィンＦＢ同士の間に埋め込まれている。
【００４１】
Ｙ方向において隣り合うフィンＦＢ同士の間において、平坦部の直上には、ゲート絶縁膜ＧＦを介してゲート電極ＧＥ２の一部が形成されている。ゲート電極ＧＥ２に覆われた当該平坦部は、高耐圧トランジスタＱＨのチャネル領域を構成している。なお、素子分離膜ＥＩ２の上面はゲート電極ＧＥ２に覆われていてもよい。
【００４２】
図３に示すように、ゲート電極ＧＥ１の側面には、ｈｉｇｈ−ｋ膜ＨＫを介してサイドウォールＳＷが形成されており、ゲート電極ＧＥ２の側面にも、サイドウォールＳＷが形成されている。サイドウォールＳＷは、例えば窒化シリコン膜および酸化シリコン膜の積層膜からなる。ただし、図では当該窒化シリコン膜および酸化シリコン膜を区別して図示しない。
【００４３】
低耐圧トランジスタ領域１Ａにおいて、フィンＦＡ内にはｐ型の不純物（例えばＢ（ホウ素））が導入されたウェルＷＬ１が形成されている。ウェルＷＬ１は、フィンＦＡの上面から、フィンＦＡより下の半導体基板ＳＢ内に亘って形成されている。ゲート電極ＧＥ１および素子分離膜ＥＩ１から露出するフィンＦＡの上面および側面には、一対のソース・ドレイン領域が形成されている。すなわち、平面視において、ゲート電極ＧＥ１をＸ方向に挟むフィンＦＡ内には、ソース領域とドレイン領域とが形成されている。言い換えれば、平面視において、ゲート電極ＧＥ１はソース領域とドレイン領域とにより挟まれている。
【００４４】
図３では、フィンＦＡの上面に形成されたソース・ドレイン領域のみを示しており、フィンＦＡの側面に形成されたソース・ドレイン領域を示していない。ソース・ドレイン領域のそれぞれは、比較的低濃度のｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））を含むｎ型半導体領域であるエクステンション領域ＥＸ１と、エクステンション領域ＥＸ１よりもｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））の濃度が高いｎ型半導体領域である拡散領域Ｄ１とからなる。
【００４５】
ここでは、エクステンション領域ＥＸ１の形成深さは拡散領域Ｄ１の形成深さより深いが、拡散領域Ｄ１の形成深さがエクステンション領域ＥＸ１の形成深さより深くてもよく、拡散領域Ｄ１の形成深さとエクステンション領域ＥＸ１の形成深さとが同一であってもよい。また、図３に示すフィンＦＡの上面に形成された拡散領域Ｄ１およびエクステンション領域ＥＸ１は素子分離膜ＥＩ１の上面の高さまで達していないが、フィンＦＡの上面に形成された拡散領域Ｄ１およびエクステンション領域ＥＸ１は素子分離膜ＥＩ１の上面の高さまで達していてもよい。図示していない領域において、フィンＦＡの側面に形成された拡散領域Ｄ１およびエクステンション領域ＥＸ１は、フィンＦＡの側面の上端から素子分離膜ＥＩ１の上面の高さまで達して形成されている。
【００４６】
ソース・ドレイン領域のそれぞれは、エクステンション領域ＥＸ１および拡散領域Ｄ１を有している。つまり、ゲート電極ＧＥ１の横のフィンＦＡ内に、一対のエクステンション領域ＥＸ１と、一対の拡散領域Ｄ１とが形成されている。Ｘ方向で、エクステンション領域ＥＸ１は拡散領域Ｄ１よりもゲート電極ＧＥ１側に位置している。このように、不純物濃度が低いエクステンション領域ＥＸ１と、不純物濃度が高い拡散領域Ｄ１とを備えた構造、つまりＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成することで、当該ソース・ドレイン領域を有するトランジスタの短チャネル特性を改善することができる。
【００４７】
エクステンション領域ＥＸ１および拡散領域Ｄ１を含むソース・ドレイン領域と、ゲート電極ＧＥ１とは、低耐圧トランジスタＱＬを構成している。低耐圧トランジスタＱＬは、例えば、図１に示すＣＰＵＣＣ１などの上記ロジック回路領域に形成されており、高耐圧トランジスタＱＨに比べて高速動作が要求される半導体素子である。低耐圧トランジスタＱＬは、ＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴ（電界効果トランジスタ）である。フィンＦＡの上部に形成された低耐圧トランジスタＱＬは、フィン型のＦＥＴである。
【００４８】
Ｘ方向において一対のソース・ドレイン領域に挟まれ、ゲート電極ＧＥ１に覆われたフィンＦＡの上面および側面は、低耐圧トランジスタＱＬのチャネル領域を構成し、低耐圧トランジスタＱＬの導通時には、ソース・ドレイン領域間の当該チャネル領域においてＸ方向に電流が流れる。ただし、素子分離膜ＥＩ１に覆われたフィンＦＡの側面の一部と、素子分離膜ＥＩ１に覆われた平坦部とは、低耐圧トランジスタＱＬを構成しないため、低耐圧トランジスタＱＬの導通時にも電流は流れない。
【００４９】
ここで、素子分離膜ＥＩ１に分離された複数のフィンＦＡのそれぞれには別々の低耐圧トランジスタＱＬが形成されている。言い換えれば、Ｙ方向に並ぶ各フィンＦＡに形成された低耐圧トランジスタＱＬ同士は、ゲート電極ＧＥ１を共有しているが、ソース・ドレイン領域およびチャネル領域を共有しておらず、同一のトランジスタを構成していない。低耐圧トランジスタＱＬは、フィンＦＡの表面のみをチャネルとして有するＦＩＮＦＥＴである。
【００５０】
高耐圧トランジスタ領域１Ｂにおいて、フィンＦＢ内にはｐ型の不純物（例えばＢ（ホウ素））が導入されたウェルＷＬ２が形成されている。ウェルＷＬ２は、フィンＦＢの上面から、フィンＦＢより下の半導体基板ＳＢ内に亘って形成されている。ウェルＷＬ２は、例えば素子分離膜ＥＩ２よりも下の半導体基板ＳＢ内にまで達している。ゲート電極ＧＥ２および素子分離膜ＥＩ２から露出するフィンＦＢの上面および側面並びに平坦部には、一対のソース・ドレイン領域が形成されている。すなわち、平面視において、ゲート電極ＧＥ２をＸ方向に挟むフィンＦＢ内および平坦部内には、ソース領域とドレイン領域とが形成されている。言い換えれば、平面視において、ゲート電極ＧＥ２はソース領域とドレイン領域とにより挟まれている。
【００５１】
つまり、低耐圧トランジスタ領域１Ａと異なり、高耐圧トランジスタ領域１Ｂでは、平面視においてゲート電極ＧＥ２を挟むように、フィンＦＢ同士の間の半導体基板ＳＢの上面（平坦部）にもソース・ドレイン領域が形成されている。
【００５２】
図３では、フィンＦＢの上面に形成されたソース・ドレイン領域のみを示しており、フィンＦＢの側面および平坦部に形成されたソース・ドレイン領域を示していない。ソース・ドレイン領域のそれぞれは、比較的低濃度のｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））を含むｎ型半導体領域であるエクステンション領域ＥＸ２と、エクステンション領域ＥＸ２よりもｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））の濃度が高いｎ型半導体領域である拡散領域Ｄ２とからなる。
【００５３】
ここでは、エクステンション領域ＥＸ２の形成深さは拡散領域Ｄ２の形成深さより深いが、拡散領域Ｄ２の形成深さがエクステンション領域ＥＸ２の形成深さより深くてもよく、拡散領域Ｄ２の形成深さとエクステンション領域ＥＸ２の形成深さとが同一であってもよい。また、図３に示すフィンＦＢの上面に形成された拡散領域Ｄ２およびエクステンション領域ＥＸ２は平坦部の高さまで達していないが、フィンＦＢの上面に形成された拡散領域Ｄ２およびエクステンション領域ＥＸ２は平坦部の高さまで達していてもよい。図示していない領域において、フィンＦＢの側面に形成された拡散領域Ｄ２およびエクステンション領域ＥＸ２は、フィンＦＢの側面の上端から平坦部の高さまで達して形成されている。
【００５４】
また、各フィンＦＢの側面に形成されたソース・ドレイン領域のそれぞれは、平坦部より深い位置の半導体基板ＳＢ内に達しており、Ｙ方向において隣り合うフィンＦＢ同士の間の半導体基板ＳＢの上面（平坦部）に形成されたソース・ドレイン領域のそれぞれに接続されている。つまり、Ｙ方向に並ぶ複数のフィンＦＢの表面に形成されたソース領域は互いに分離しておらず、平坦部に形成されたソース領域を介して互いに一体となっている。同様に、Ｙ方向に並ぶ複数のフィンＦＢの表面に形成されたドレイン領域は互いに分離しておらず、平坦部に形成されたドレイン領域を介して互いに一体となっている。
【００５５】
ソース・ドレイン領域のそれぞれは、エクステンション領域ＥＸ２および拡散領域Ｄ２を有している。つまり、ゲート電極ＧＥ２の横のフィンＦＢ内および平坦部内に、一対のエクステンション領域ＥＸ２と、一対の拡散領域Ｄ２とが形成されている。Ｘ方向で、エクステンション領域ＥＸ２は拡散領域Ｄ２よりもゲート電極ＧＥ２側に位置している。
【００５６】
エクステンション領域ＥＸ２および拡散領域Ｄ２を含むソース・ドレイン領域と、ゲート電極ＧＥ２とは、高耐圧トランジスタＱＨを構成している。高耐圧トランジスタＱＨは、例えば、図１に示すＩ／Ｏ回路ＣＣ６などに形成されており、低耐圧トランジスタＱＬに比べて高い電圧で駆動し、低耐圧トランジスタＱＬよりも大きい電流が流れる半導体素子である。したがって、高耐圧トランジスタＱＨは、低耐圧トランジスタＱＬよりも高い耐圧性能が要求される。高耐圧トランジスタＱＨは、ＭＩＳ型のＦＥＴである。
【００５７】
Ｘ方向において一対のソース・ドレイン領域に挟まれ、ゲート電極ＧＥ２に覆われたフィンＦＢの上面、側面並びに平坦部は、高耐圧トランジスタＱＨのチャネル領域を構成し、高耐圧トランジスタＱＨの導通時には、ソース・ドレイン領域間の当該チャネル領域においてＸ方向に電流が流れる。
【００５８】
低耐圧トランジスタ領域１Ａとは異なり、高耐圧トランジスタ領域１ＢではフィンＦＢ間の平坦部も高耐圧トランジスタＱＨのチャネル領域を構成するため、高耐圧トランジスタＱＨの導通時には平坦部にも電流が流れる。つまり、高耐圧トランジスタＱＨは、低耐圧トランジスタＱＬよりもゲート幅が大きい。
【００５９】
このように、高耐圧トランジスタ領域１Ｂでは、Ｙ方向に並ぶ複数のフィンＦＢのそれぞれに別々の高耐圧トランジスタＱＨが形成されているのではなく、Ｙ方向に並ぶ各フィンＦＢを覆うゲート電極ＧＥ２と、それらの各フィンＦＢに形成されたソース・ドレイン領域と、各平坦部に形成されたソース・ドレイン領域とが、１つの高耐圧トランジスタＱＨを構成している。
【００６０】
Ｘ方向は、低耐圧トランジスタＱＬおよび高耐圧トランジスタＱＨのそれぞれのゲート長方向であり、Ｙ方向は、低耐圧トランジスタＱＬおよび高耐圧トランジスタＱＨのそれぞれのゲート幅方向である。フィンＦＡの上面のＹ方向の幅は、低耐圧トランジスタＱＬのゲート幅の一部であり、フィンＦＢの上面のＹ方向の幅は、高耐圧トランジスタＱＨのゲート幅の一部である。また、平面視でＹ方向に重なる方向であって、フィンＦＡの側面に沿う方向において、ゲート電極ＧＥ１に覆われたフィンＦＡの側面の長さは、低耐圧トランジスタＱＬのゲート幅の一部を構成する。また、平面視でＹ方向に重なる方向であって、フィンＦＢの側面に沿う方向において、ゲート電極ＧＥ２に覆われたフィンＦＢの側面の長さは、高耐圧トランジスタＱＨのゲート幅の一部を構成する。また、隣り合うフィンＦＢ同士の間の平坦部のＹ方向の幅は、高耐圧トランジスタＱＨのゲート幅の一部である。
【００６１】
よって、１つの低耐圧トランジスタＱＬのゲート幅は、平面視でＹ方向に重なる方向において、１つのフィンＦＡの上面および当該フィンＦＡの両側の側面がゲート電極ＧＥ１により覆われた領域の距離（長さ）からなる。対して、１つの高耐圧トランジスタＱＨのゲート幅は、平面視でＹ方向に重なる方向において、１つのゲート電極ＧＥ２に覆われた複数のフィンＦＢのそれぞれの上面のＹ方向の長さの和と、当該ゲート電極ＧＥ２に覆われたそれらのフィンＦＢのそれぞれの両側の側面の長さの和と、当該ゲート電極ＧＥ２に覆われた平坦部の長さとを足した距離からなる。つまり、高耐圧トランジスタＱＨは、複数のフィンＦＢの表面およびそれらのフィンＦＢの相互間の平坦部をチャネルとして有することで、低耐圧トランジスタＱＬに比べて長いゲート幅を確保している。
【００６２】
図３に示すように、拡散領域Ｄ１が形成されたフィンＦＡの上面および側面と、拡散領域Ｄ２が形成されたフィンＦＢの上面および側面とのそれぞれは、シリサイド層Ｓ１により覆われている。つまり、ゲート電極ＧＥ１、ＧＥ２およびサイドウォールＳＷから露出するフィンＦＡ、ＦＢのそれぞれの表面は、シリサイド層Ｓ１により覆われている。シリサイド層Ｓ１は、例えばＮｉＳｉ（ニッケルシリサイド）からなる。低耐圧トランジスタ領域１Ａのシリサイド層Ｓ１は、素子分離膜ＥＩ１上に形成されている。高耐圧トランジスタ領域１Ｂでは、ゲート電極ＧＥ２およびサイドウォールＳＷから露出する平坦部に形成された拡散領域Ｄ２の上面もシリサイド層Ｓ１により覆われている。
【００６３】
また、ゲート電極ＧＥ２の上面は、シリサイド層Ｓ２により覆われている。シリサイド層Ｓ２は、例えばＮｉＳｉ（ニッケルシリサイド）からなる。これに対し、ゲート電極ＧＥ１の上面は、シリサイド層により覆われていない。
【００６４】
フィンＦＡ、ＦＢ、シリサイド層Ｓ１、素子分離膜ＥＩ１およびＥＩ２のそれぞれの上には、例えば主に酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、ゲート電極ＧＥ１、ＧＥ２およびサイドウォールＳＷのそれぞれの最上面と略同一の高さにおいて平坦化された上面を有している。層間絶縁膜ＩＬ１上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されており、ゲート電極ＧＥ１、ＧＥ２、シリサイド層Ｓ２およびサイドウォールＳＷのそれぞれの上面は、層間絶縁膜ＩＬ２により覆われている。
【００６５】
層間絶縁膜ＩＬ２上には複数の配線Ｍ１が形成され、配線Ｍ１は、層間絶縁膜ＩＬ１を貫通するコンタクトホール内に設けられたプラグＰＧを介して、上記ソース領域または上記ドレイン領域に電気的に接続されている。すなわち、プラグＰＧの底面は、シリサイド層Ｓ１の上面に直接接している。低耐圧トランジスタＱＬのソース領域およびドレイン領域、並びに、高耐圧トランジスタＱＨのソース領域およびドレイン領域のそれぞれには、シリサイド層Ｓ１およびプラグＰＧを介して配線Ｍ１が電気的に接続されている。シリサイド層Ｓ１は、例えばタングステン（Ｗ）を主に含む金属膜からなる接続部であるプラグＰＧと、半導体からなるソース・ドレイン領域との間の接続抵抗を低減する役割を有する。
【００６６】
なお、ゲート電極ＧＥ１の給電領域（図示しない）では、ゲート電極ＧＥ１上の層間絶縁膜ＩＬ２を貫通するプラグＰＧがゲート電極ＧＥ１の上面に直接接続されている。また、ゲート電極ＧＥ２の給電領域（図示しない）では、ゲート電極ＧＥ２上の層間絶縁膜ＩＬ２を貫通するプラグＰＧがゲート電極ＧＥ２の上面にシリサイド層を介して接続されている。
【００６７】
本実施の形態では、低耐圧トランジスタＱＬおよび高耐圧トランジスタＱＨがｎチャネル型のトランジスタである場合について説明したが、これらのトランジスタは、ｐチャネル型のトランジスタであっても構わない。その場合は、本実施の形態で説明した各半導体領域の導電型を異なる導電型に変更すればよい。本実施の形態では、各トランジスタのソース・ドレイン領域のそれぞれは、ｎ型の導電性を示す。
【００６８】
ここで、「半導体がｎ型の導電性を示す」、「半導体の導電型がｎ型である」および「ｎ型の半導体である」とは、その半導体における多数キャリアが電子であることを意味する。また、「半導体がｐ型の導電性を示す」、「半導体の導電型がｐ型である」および「ｐ型の半導体である」とは、その半導体における多数キャリアが正孔であることを意味する。
【００６９】
次に、各フィンの寸法について説明する。図２に示すように、低耐圧トランジスタ領域１Ａにおいて、フィンＦＡの短手方向におけるフィンＦＡの幅Ｗ１は、例えば５０ｎｍである。同様に、高耐圧トランジスタ領域１Ｂにおいて、フィンＦＢの短手方向におけるフィンＦＢの幅Ｗ２は、例えば５０ｎｍである。これらの幅Ｗ１、Ｗ２は、図７を用いて後述するハードマスクＨＭ１を形成するために成膜する酸化シリコン膜の膜厚により決まる。ここでは、フィンＦＡ、ＦＢのそれぞれの幅Ｗ１、Ｗ２をいずれも５０ｎｍ以下とすることで、各フィンＦＡ、ＦＢを完全空乏化することを可能としている。
【００７０】
また、第１のフィンＦＡおよび第２のフィンＦＡがＹ方向に隣り合っている場合に、第１のフィンＦＡの側面であって、第２のフィンＦＡとは反対側の側面と、第２のフィンＦＡの側面であって、第１のフィンＦＡ側に位置する側面との間の幅Ｗ３は、例えば１５０ｎｍである。つまり、隣り合うフィンＦＡ同士の間の距離は、例えば１００ｎｍである。また、第１のフィンＦＢおよび第２のフィンＦＢがＹ方向に隣り合っている場合に、第１のフィンＦＢの側面であって、第２のフィンＦＢとは反対側の側面と、第２のフィンＦＢの側面であって、第１のフィンＦＢ側に位置する側面との間の幅Ｗ４は、例えば３００ｎｍである。つまり、隣り合うフィンＦＢ同士の間の距離は、例えば２５０ｎｍである。
【００７１】
言い換えれば、互いに隣り合う２つのフィンＦＢのうち、一方のフィンＦＢはＹ方向において第１側面と第２側面とを有し、他方のフィンＦＢはＹ方向において第３側面と第４側面とを有し、第２側面と第３側面とは互いに対向しており、Ｙ方向における第１側面と第３側面との間の距離を、幅Ｗ４と呼ぶ。
【００７２】
これらの幅Ｗ３、Ｗ４は、図６を用いて後述する半導体膜ＳＩ１のパターンのＹ方向の幅と、Ｙ方向に隣り合う半導体膜ＳＩ１同士の間の距離により決まる。なお、絶縁膜ＩＦ３およびゲート絶縁膜ＧＦのそれぞれは、堆積法または酸化法のいずれを用いて形成したものでもよい。ここでは、酸化法（例えば熱酸化法）により絶縁膜ＩＦ３およびゲート絶縁膜ＧＦを形成し、その結果、完成した半導体装置におけるフィンＦＡ、ＦＢは、上記の幅Ｗ１、Ｗ２を有している。本実施の形態は、複数のフィンＦＢを跨ぐゲート電極ＧＥ２を備えた高耐圧トランジスタＱＨを形成することで、高耐圧トランジスタＱＨのゲート幅を大きく確保するものであり、高耐圧トランジスタＱＨのゲート幅およびチャネル面積を増大させる観点から、上記幅Ｗ４はより小さい方が望ましい。
【００７３】
また、素子分離膜ＥＩ１より上のフィンＦＡの高さＨ３は、例えば１００ｎｍである。また、素子分離膜ＥＩ１の高さ（深さ、厚さ）Ｈ１、および、素子分離膜ＥＩ２の高さ（深さ、厚さ）Ｈ２のそれぞれは、例えば３００ｎｍである。また、フィンＦＡの下端から上端までの高さ（Ｈ１＋Ｈ３）は、例えば４００ｎｍであり、フィンＦＢの下端から上端までの高さＨ４は、例えば３５０ｎｍである。このように、フィンＦＢの高さがフィンＦＡの高さよりも小さいことが考えられる。これは、例えば、半導体装置の製造工程において、図１６を用いて後述するように、高耐圧トランジスタ領域１Ｂに対してドライエッチングを行うことで層間絶縁膜ＩＬ２の上面を後退させており、これに伴いフィンＦＢの上面も多少後退することが影響している。
【００７４】
なお、ここでいう高さＨ１〜Ｈ４は、半導体基板ＳＢの主面からの距離を指すのではなく、半導体基板ＳＢの主面に対して垂直な方向における距離（長さ）を指す。高さＨ１は、素子分離膜ＥＩ１の上面から下面までの距離であり、高さＨ２は、素子分離膜ＥＩ２の上面から下面までの距離であり、高さＨ３は、フィンＦＡの上面から素子分離膜ＥＩ１の上面までの距離であり、高さＨ４は、フィンＦＢの上面からフィンＦＢの下端までの距離である。
【００７５】
上記のように、フィンＦＡの全体の高さ（Ｈ１＋Ｈ３）と、フィンＦＢの全体の高さＨ４はほぼ同等だが、素子分離膜ＥＩ１から露出するフィンＦＡの高さＨ３は、素子分離膜ＥＩ２から露出するフィンＦＢの高さＨ４より小さい。このことは、フィンＦＡの側面の上端と下端との間で低耐圧トランジスタＱＬのチャネル領域として機能する領域の幅が、フィンＦＢの側面の上端と下端との間で高耐圧トランジスタＱＨのチャネル領域として機能する領域の幅よりも小さいことを意味する。つまり、１つのフィンＦＡと１つのフィンＦＢに着目した場合、高耐圧トランジスタＱＨのゲート幅であって、当該フィンＦＢの表面に沿うゲート幅は、低耐圧トランジスタＱＬのゲート幅であって、当該フィンＦＡの表面に沿うゲート幅よりも大きい。
【００７６】
＜半導体装置の製造工程＞
以下に、図５〜図２９を用いて、本実施の形態の半導体装置の製造方法について説明する。図５〜図２９は、本実施の形態の半導体装置の形成工程中の断面図である。図５〜図１９では、図の左側に低耐圧トランジスタ領域１Ａを示し、図の右側に高耐圧トランジスタ領域１Ｂを示している。図５〜図１８は、Ｙ方向（図２参照）、つまりフィンの短手方向に沿う断面を示す図である。図１９〜図２９は、Ｘ方向（図２参照）、つまりフィンの長手方向に沿う断面を示す図である。
【００７７】
ここではまず、図５に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１およびＩＦ２を順に形成する。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、例えば酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜ＩＦ１の膜厚は、２〜１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜からなり、その膜厚は、２０〜１００ｎｍ程度である。絶縁膜ＩＦ２は、例えばＣＶＤ法により形成する。
【００７８】
次に、図６に示すように、絶縁膜ＩＦ２上に半導体膜ＳＩ１を形成する。半導体膜ＳＩ１は、例えばアモルファス状態のシリコン膜からなり、例えばＣＶＤ法により形成する。半導体膜ＳＩ１の膜厚は、例えば２０〜２００ｎｍである。
【００７９】
続いて、フォトリソグラフィ技術およびエッチング法を用いて、半導体膜ＳＩ１を加工する。これにより、低耐圧トランジスタ領域１Ａおよび高耐圧トランジスタ領域１Ｂの絶縁膜ＩＦ２上には、Ｘ方向に延在する半導体膜ＳＩ１のパターンが、Ｙ方向に並んで複数形成される。図６は、複数の半導体膜ＳＩ１のパターンを含む断面図であり、複数の半導体膜ＳＩ１のパターンのそれぞれの短手方向に沿う断面図である。半導体膜ＳＩ１は、後の工程で除去されるダミーパターンである。
【００８０】
次に、図７に示すように、複数の半導体膜ＳＩ１のそれぞれの側面を覆うハードマスクＨＭ１を形成する。ここでは、例えば、半導体基板ＳＢ上にＣＶＤ法を用いて、例えば５０ｎｍの膜厚を有する酸化シリコン膜を形成した後、異方性エッチングであるドライエッチングを行う。これにより絶縁膜ＩＦ２および半導体膜ＳＩ１のそれぞれの上面を露出させることで、半導体膜ＳＩ１の側面に残った当該酸化シリコン膜からなるハードマスクＨＭ１を形成する。ハードマスクＨＭ１は、隣り合う半導体膜ＳＩ１同士の間を完全に埋め込んではいない。ハードマスクＨＭ１は、平面視において各半導体膜ＳＩ１を囲むように環状に形成される。
【００８１】
次に、図８に示すように、ウェットエッチング法を用いて半導体膜ＳＩ１を除去する。その後、フォトリソグラフィ技術およびエッチング法を用いることで、ハードマスクＨＭ１の一部を除去する。すなわち、ハードマスクＨＭ１のうち、Ｘ方向に延在する部分を残し、その他の部分、つまり、Ｙ方向に延在する部分を除去する。これにより、ハードマスクＨＭ１は環状構造ではなくなり、Ｘ方向に延在するパターンのみとなる。すなわち、絶縁膜ＩＦ２上には、Ｘ方向に延在するパターンであるハードマスクＨＭ１が、Ｙ方向に複数並んで配置される。
【００８２】
ここでは、例えば、低耐圧トランジスタ領域１ＡでＹ方向に隣り合うハードマスクＨＭ１同士の間の距離は１００ｎｍであり、高耐圧トランジスタ領域１ＢでＹ方向に隣り合うハードマスクＨＭ１同士の間の距離は２５０ｎｍである。また、Ｙ方向におけるハードマスクＨＭ１の幅は例えば５０ｎｍである。
【００８３】
次に、図９に示すように、ハードマスクＨＭ１をマスクとして、絶縁膜ＩＦ２、ＩＦ１および半導体基板ＳＢに対して異方性ドライエッチングを行う。これにより、ハードマスクＨＭ１の直下に、板状（壁状）に加工された半導体基板ＳＢの一部であるパターン、つまりフィンＦＡ、ＦＢを形成する。つまり、低耐圧トランジスタ領域１Ａに複数のフィンＦＡを形成し、高耐圧トランジスタ領域１Ｂに複数のフィンＦＢを形成する。
【００８４】
ここでは、ハードマスクＨＭ１から露出した領域の半導体基板ＳＢの主面を例えば３００〜３５０ｎｍ掘り下げることで、半導体基板ＳＢの主面からの高さ３００〜３５０ｎｍを有するフィンＦＡ、ＦＢを形成する。具体的には、例えば、ここで半導体基板ＳＢの主面を掘り下げる距離は３００ｎｍである。このドライエッチング工程により、ハードマスクＨＭ１も除去される。なお、ハードマスクＨＭ１は、図１１を用いて後述する研磨処理により除去してもよい。
【００８５】
次に、図１０に示すように、半導体基板ＳＢ上に、フィンＦＡ、ＦＢ、絶縁膜ＩＦ１およびＩＦ２を全て覆うフォトレジスト膜ＰＲ１を形成する。フォトレジスト膜ＰＲ１は、低耐圧トランジスタ領域１Ａの半導体基板ＳＢの主面全体を覆い、高耐圧トランジスタ領域１Ｂの半導体基板ＳＢの主面の一部を覆っている。高耐圧トランジスタ領域１Ｂでは、フォトレジスト膜ＰＲ１は、Ｙ方向に互いに隣り合うフィンＦＢ同士の間の平坦部を含め、フィンＦＢの周囲の半導体基板ＳＢの主面を覆っており、複数のフィンＦＢを含む１つの領域を平面視で囲む半導体基板ＳＢの主面を露出している。
【００８６】
続いて、フォトレジスト膜ＰＲ１をマスク（保護マスク）として用いて、例えばドライエッチングを行うことにより、フォトレジスト膜ＰＲ１から露出する高耐圧トランジスタ領域１Ｂの半導体基板ＳＢの主面をエッチバックする。これにより、半導体基板ＳＢの主面の一部は、半導体基板ＳＢの主面の反対の裏面側に後退する。当該エッチバック工程による半導体基板ＳＢの主面の後退量は、例えば３００ｎｍである。言い換えれば、高耐圧トランジスタ領域１Ｂの半導体基板ＳＢの主面（平坦部）の一部には、深さ３００ｎｍ程度の溝が形成される。当該溝は、後に素子分離膜が埋め込まれる分離溝である。
【００８７】
次に、図１１に示すように、フォトレジスト膜ＰＲ１を除去した後、半導体基板ＳＢの上に、フィンＦＡ、ＦＢ、絶縁膜ＩＦ１およびＩＦ２を完全に埋めるように、酸化シリコン膜などからなる絶縁膜ＥＩを堆積する。これにより、隣り合うフィンＦＡ同士の間と、上記分離溝内とは、絶縁膜ＥＩにより完全に埋め込まれる。続いて、絶縁膜ＥＩの上面に対してＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行い、低耐圧トランジスタ領域１Ａおよび高耐圧トランジスタ領域１Ｂの絶縁膜ＩＦ２の上面を露出させる。
【００８８】
次に、図１２に示すように、低耐圧トランジスタ領域１Ａの絶縁膜ＥＩ、ＩＦ２のそれぞれの上面を覆うフォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２は、高耐圧トランジスタ領域１Ｂを覆っていない。続いて、フォトレジスト膜ＰＲ２をマスク（注入阻止マスク）として用いて、フィンＦＢ内を含む高耐圧トランジスタ領域１Ｂの半導体基板ＳＢの主面に対しイオン注入を行い、これにより半導体基板ＳＢの主面に不純物を導入することで、フィンＦＢ内および平坦部内にｐ型のウェルＷＬ２を形成する。
【００８９】
また、ここでは、後に高耐圧トランジスタ領域１Ｂに形成する高耐圧トランジスタのしきい値電圧を制御するため、チャネル領域への不純物注入も行う。すなわち、高耐圧トランジスタ領域１Ｂの半導体基板ＳＢの上面に対し、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことでチャネル領域のへの不純物注入を行う。この工程では、当該不純物を、半導体基板ＳＢの主面に対して垂直な方向から半導体基板ＳＢの表面に対して打ち込む。
【００９０】
ウェルＷＬ２は、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。ウェルＷＬ２は、各フィンＦＢのそれぞれの内部、隣り合うフィンＦＢ同士の間の平坦部を含む半導体基板ＳＢの主面、および、半導体基板ＳＢの主面に形成された溝（分離溝）の底面に広がって形成される。
【００９１】
ここでは、１回の注入工程でウェルＷＬ２を形成するのではなく、複数回の注入、つまり多段注入を行うことで、ウェルＷＬ２を形成する。すなわち、例えば、上記溝の底部および平坦部を含む半導体基板ＳＢの主面とフィンＦＢの下端とに不純物を導入するための１回目の注入工程、フィンＦＢの上端と下端の間の中央部に不純物を導入するための２回目の注入工程、および、フィンＦＢの上端（上部）に不純物を導入するための３回目の注入工程を行う。なお、当該３回の注入工程は上記の順とは異なる順番で行ってもよい。また、当該多段注入は、３回より少ない回数またはより多い回数で行ってもよい。
【００９２】
次に、図１３に示すように、フォトレジスト膜ＰＲ２を除去した後、高耐圧トランジスタ領域１Ｂの絶縁膜ＥＩ、ＩＦ２のそれぞれの上面を覆うフォトレジスト膜ＰＲ３を形成する。フォトレジスト膜ＰＲ３は、低耐圧トランジスタ領域１Ａを覆っていない。続いて、フォトレジスト膜ＰＲ３をマスク（注入阻止マスク）として用いて、フィンＦＡ内を含む低耐圧トランジスタ領域１Ａの半導体基板ＳＢの主面に対しイオン注入を行い、これにより半導体基板ＳＢの主面に不純物を導入することで、フィンＦＡ内および平坦部内にｐ型のウェルＷＬ１を形成する。
【００９３】
また、ここでは、後に低耐圧トランジスタ領域１Ａに形成する低耐圧トランジスタのしきい値電圧を制御するため、チャネル領域への不純物注入も行う。すなわち、低耐圧トランジスタ領域１Ａの半導体基板ＳＢの上面に対し、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことでチャネル領域のへの不純物注入を行う。この工程では、当該不純物を、半導体基板ＳＢの主面に対して垂直な方向から半導体基板ＳＢの表面に対して打ち込む。
【００９４】
ウェルＷＬ１は、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。ウェルＷＬ１は、各フィンＦＡのそれぞれの内部および、隣り合うフィンＦＡ同士の間の平坦部を含む半導体基板ＳＢの主面に広がって形成される。
【００９５】
ここでは、１回の注入工程でウェルＷＬ１を形成するのではなく、複数回の注入、つまり多段注入を行うことで、ウェルＷＬ１を形成する。すなわち、例えば、平坦部を含む半導体基板ＳＢの主面とフィンＦＡの下端とに不純物を導入するための１回目の注入工程、フィンＦＡの上端と下端の間の中央部に不純物を導入するための２回目の注入工程、および、フィンＦＡの上端（上部）に不純物を導入するための３回目の注入工程を行う。なお、当該３回の注入工程は上記の順とは異なる順番で行ってもよい。また、当該多段注入は、３回より少ない回数またはより多い回数で行ってもよい。また、図１２を用いて説明したウェルＷＬ２の形成工程の前に、図１３を用いて説明したウェルＷＬ１の形成工程を行ってもよい。
【００９６】
次に、図１４に示すように、フォトレジスト膜ＰＲ３を除去した後、ウェットエッチングを行うことで、絶縁膜ＩＦ２を除去する。これにより、絶縁膜ＩＦ１の上面が露出する。
【００９７】
次に、図１５に示すように、絶縁膜ＩＦ１および絶縁膜ＥＩの上面に対しエッチング処理を施すことで、絶縁膜ＥＩの上面を、半導体基板ＳＢの主面に対して垂直な方向において後退（下降）させる。これにより、絶縁膜ＥＩの一部と、絶縁膜ＩＦ１とを除去し、フィンＦＡ、ＦＢのそれぞれの側面の一部および上面を露出させる。
【００９８】
当該エッチング処理では、ウェットエッチングまたはドライエッチングを行う。ここでは例としてドライエッチングを行う場合について説明する。この工程により、絶縁膜ＥＩの上面は、フィンＦＡ、ＦＢのそれぞれの上面よりも半導体基板ＳＢの裏面側に後退し、フィンＦＡ、ＦＢのそれぞれの上部は絶縁膜ＥＩの上面から上方に突出する。半導体基板ＳＢの主面に対して垂直な方向（高さ方向、垂直方向）における絶縁膜ＥＩ上のフィンＦＡ、ＦＢのそれぞれの長さは、例えば１００ｎｍである。この工程により、低耐圧トランジスタ領域１Ａでは、絶縁膜ＥＩからなる素子分離膜ＥＩ１が形成される。
【００９９】
次に、図１６に示すように、低耐圧トランジスタ領域１Ａの素子分離膜ＥＩ１およびフィンＦＡのそれぞれを覆うフォトレジスト膜ＰＲ４を形成する。フォトレジスト膜ＰＲ４は、高耐圧トランジスタ領域１Ｂを覆っていない。続いて、フォトレジスト膜ＰＲ４をマスクとして用いてドライエッチングを行うことで、高耐圧トランジスタ領域１Ｂの絶縁膜ＥＩの上面を後退させる。これにより、互いに隣り合うフィンＦＢ同士の間の平坦部を含む半導体基板ＳＢの主面を露出させる。つまり、絶縁膜ＥＩを、半導体基板ＳＢの主面に形成された溝内のみに残し、当該溝内を埋め込んでいる絶縁膜ＥＩからなる素子分離膜ＥＩ２を形成する。
【０１００】
当該ドライエッチング工程では、フィンＦＢの上面が後退してフィンＦＢの高さが低くなることを防ぐため、シリコンに対して選択比を有する条件でエッチングを行う。
【０１０１】
次に、図１７に示すように、複数のフィンＦＡのそれぞれの上面と、複数のフィンＦＡのそれぞれの側面であって、素子分離膜ＥＩ１から露出する側面とを覆う絶縁膜ＩＦ３を形成する。また、複数のフィンＦＢのそれぞれの上面および側面と、複数のフィンＦＢ同士の間の平坦部を含む高耐圧トランジスタ領域１Ｂの半導体基板ＳＢの主面とを覆う絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ３、ＩＦ４のそれぞれは、例えば熱酸化法またはＣＶＤ法により形成することができる。ここでは、絶縁膜ＩＦ３、ＩＦ４のそれぞれを熱酸化法で形成する。
【０１０２】
具体的には、低耐圧トランジスタ領域１Ａおよび高耐圧トランジスタ領域１Ｂのそれぞれに絶縁膜ＩＦ４を形成した後、低耐圧トランジスタ領域１Ａの絶縁膜ＩＦ４を除去し、その後、低耐圧トランジスタ領域１Ａに、絶縁膜ＩＦ４より膜厚が小さい絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば２〜３ｎｍ程度の膜厚を有する酸化シリコン膜からなる。また、絶縁膜ＩＦ４は、例えば１５ｎｍ程度の膜厚を有する酸化シリコン膜からなる。
【０１０３】
次に、図１８に示すように、絶縁膜ＩＦ３上および絶縁膜ＩＦ４上に、フィンＦＡ、ＦＢのそれぞれの高さ以上の膜厚を有する半導体膜ＳＩ２を、例えばＣＶＤ法などにより堆積する。その後、半導体膜ＳＩ２の上面をＣＭＰ法などにより平坦化する。
【０１０４】
次に、図１９に示すように、フィンＦＡ、ＦＢのそれぞれの上面の一部を覆うフォトレジスト膜（図示しない）を形成する。当該フォトレジスト膜は、Ｙ方向（図の奥行き方向）に並ぶ複数のフィンＦＡのそれぞれの一部を覆うように形成され、Ｙ方向に並ぶ複数のフィンＦＢのそれぞれの一部を覆うように形成されている。つまり、当該フォトレジスト膜は、低耐圧トランジスタ領域１Ａおよび高耐圧トランジスタ領域１Ｂのそれぞれにおいて、Ｙ方向に延在するレジストパターンを含んでいる。当該レジストパターンにより一部が覆われたフィンＦＡの他の一部の上面は、当該レジストパターンの横の領域において当該フォトレジスト膜から露出している。また、当該レジストパターンにより一部が覆われたフィンＦＢの他の一部の上面は、当該レジストパターンの横の領域において当該フォトレジスト膜から露出している。
【０１０５】
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、半導体膜ＳＩ２、絶縁膜ＩＦ３およびＩＦ４のそれぞれの一部を除去し、これにより素子分離膜ＥＩ１、ＥＩ２のそれぞれの上面、および、フィンＦＡ、ＦＢのそれぞれの表面を露出させる。すなわち、フィンＦＡの上面の一部および側面の一部は、絶縁膜ＩＦ３および半導体膜ＳＩ２から露出し、フィンＦＢの上面の一部および側面の一部は、絶縁膜ＩＦ４および半導体膜ＳＩ２から露出する。
【０１０６】
これにより、フィンＦＡ上には、半導体膜ＳＩ２からなるダミーゲート電極ＤＧが形成される。つまり、低耐圧トランジスタ領域１Ａでは、素子分離膜ＥＩ１上において、フィンＦＡの上面および側面のそれぞれの一部は、絶縁膜ＩＦ３を介してダミーゲート電極ＤＧにより覆われている。ダミーゲート電極ＤＧは、後に完成する半導体装置において残らない電極であり、後の工程で金属膜からなるメタルゲート電極に置き換えられる擬似的な電極である。また、このエッチング工程により、フィンＦＢ上には、半導体膜ＳＩ２からなるゲート電極ＧＥ２と、絶縁膜ＩＦ４からなるゲート絶縁膜ＧＦが形成される。つまり、高耐圧トランジスタ領域１Ｂでは、複数のフィンＦＢの上面および側面のそれぞれの一部、並びに、平坦部の一部が、連続的に、ゲート絶縁膜ＧＦおよびゲート電極ＧＥ２からなる積層膜により覆われている。
【０１０７】
なお、ここでは、ダミーゲート電極ＤＧから露出するフィンＦＡの表面を覆う絶縁膜ＩＦ３が、上記エッチングおよびその後に行う洗浄工程により除去され、フィンＦＡの表面が露出される場合について説明するが、フィンＦＡの上面および側面は絶縁膜ＩＦ３に覆われたままでもよい。同様に、フィンＦＢの表面は、ゲート絶縁膜ＧＦにより覆われていてもよい。
【０１０８】
次に、図２０に示すように、ダミーゲート電極ＤＧ、ゲート電極ＧＥ２、素子分離膜ＥＩ１およびＥＩ２をマスクとして用いて、フィンＦＡ、ＦＢのそれぞれの上面および側面、並びに、高耐圧トランジスタ領域１Ｂの平坦部の上面に対しイオン注入を行う。これにより、低耐圧トランジスタ領域１Ａでは、フィンＦＡの上面および側面に、ｎ型の半導体領域である一対のエクステンション領域ＥＸ１を形成し、高耐圧トランジスタ領域１Ｂでは、フィンＦＢの上面および側面並びに平坦部に、ｎ型の半導体領域である一対のエクステンション領域ＥＸ２を形成する。エクステンション領域ＥＸ１、ＥＸ２は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成することができる。この工程では、当該不純物を、半導体基板ＳＢの主面に対して垂直な方向、または、当該垂直方向から傾けた方向から半導体基板ＳＢの表面に対して打ち込む。
【０１０９】
一対のエクステンション領域ＥＸ１は、ダミーゲート電極ＤＧを平面視でＸ方向に挟むように、フィンＦＡ内に形成されている。また、一対のエクステンション領域ＥＸ２は、ゲート電極ＧＥ２を平面視でＸ方向に挟むように、フィンＦＢ内および平坦部内に形成されている。
【０１１０】
低耐圧トランジスタ領域１Ａにおいて、Ｙ方向に並ぶ複数のフィンＦＡのそれぞれに形成されたエクステンション領域ＥＸ１は、互いに離間している。これは、素子分離膜ＥＩ１により覆われた半導体基板ＳＢの内に、エクステンション領域ＥＸ１が形成されていないためである。これに対し、高耐圧トランジスタ領域１Ｂにおいて、Ｙ方向に並ぶ複数のフィンＦＢのそれぞれに形成されたエクステンション領域ＥＸ２は、隣り合うフィンＦＢ同士の間の半導体基板ＳＢの主面（平坦部）に形成されたエクステンション領域ＥＸ２を介して接続され、一体となっている。つまり、フィンＦＢ内のエクステンション領域ＥＸ２と平坦部のエクステンション領域ＥＸ２とは連続的に形成されている。
【０１１１】
次に、図２１に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて絶縁膜を形成する。当該絶縁膜は、例えば主に窒化シリコン膜からなる。当該絶縁膜は、素子分離膜ＥＩ１、ＥＩ２、フィンＦＡ、ＦＢ、ダミーゲート電極ＤＧおよびゲート電極ＧＥ２のそれぞれの表面を覆っている。続いて、ドライエッチングを行って当該絶縁膜の一部を除去し、これにより、素子分離膜ＥＩ１、ＥＩ２、フィンＦＡおよびＦＢのそれぞれの表面を露出させる。ここで、ダミーゲート電極ＤＧおよびゲート電極ＧＥ２のそれぞれの側面には、当該絶縁膜からなるサイドウォールＳＷが形成される。
【０１１２】
続いて、ダミーゲート電極ＤＧ、ゲート電極ＧＥ２、サイドウォールＳＷ、素子分離膜ＥＩ１およびＥＩ２をマスクとして用いて、フィンＦＡ、ＦＢのそれぞれの上面および側面、並びに、高耐圧トランジスタ領域１Ｂの平坦部の上面に対しイオン注入を行う。これにより、低耐圧トランジスタ領域１Ａでは、フィンＦＡの上面および側面に、ｎ型の半導体領域である一対の拡散領域Ｄ１を形成し、高耐圧トランジスタ領域１Ｂでは、フィンＦＢの上面および側面並びに平坦部に、ｎ型の半導体領域である一対の拡散領域Ｄ２を形成する。拡散領域Ｄ１、Ｄ２は、ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成することができる。この工程では、当該不純物を、半導体基板ＳＢの主面に対して垂直な方向から半導体基板ＳＢの表面に対して打ち込む。
【０１１３】
一対の拡散領域Ｄ１は、ダミーゲート電極ＤＧおよびダミーゲート電極ＤＧの側面を覆うサイドウォールＳＷからなるパターンを平面視でＸ方向に挟むように、フィンＦＡ内に形成されている。また、一対の拡散領域Ｄ２は、ゲート電極ＧＥ２およびゲート電極ＧＥ２の側面を覆うサイドウォールＳＷからなるパターンを平面視でＸ方向に挟むように、フィンＦＢ内および平坦部内に形成されている。
【０１１４】
低耐圧トランジスタ領域１Ａにおいて、Ｙ方向に並ぶ複数のフィンＦＡのそれぞれに形成された拡散領域Ｄ１は、互いに離間している。これは、素子分離膜ＥＩ１により覆われた半導体基板ＳＢの内に、拡散領域Ｄ１が形成されていないためである。これに対し、高耐圧トランジスタ領域１Ｂにおいて、Ｙ方向に並ぶ複数のフィンＦＢのそれぞれに形成された拡散領域Ｄ２は、隣り合うフィンＦＢ同士の間の半導体基板ＳＢの主面（平坦部）に形成された拡散領域Ｄ２を介して接続され、一体となっている。つまり、フィンＦＢ内の拡散領域Ｄ２と平坦部の拡散領域Ｄ２とは連続的に形成されている。
【０１１５】
拡散領域Ｄ１、Ｄ２の形成工程では、エクステンション領域ＥＸ１、ＥＸ２を形成する際に行うイオン注入工程よりも高い不純物濃度でイオン注入を行う。その後、半導体基板ＳＢ内の不純物などを拡散させるため、活性化のための熱処理を行う。これにより、拡散領域Ｄ１、Ｄ２、エクステンション領域ＥＸ１およびＥＸ２などに含まれる不純物が熱拡散する。
【０１１６】
これにより、拡散領域Ｄ１およびエクステンション領域ＥＸ１を含むソース・ドレイン領域を形成し、拡散領域Ｄ２およびエクステンション領域ＥＸ２を含むソース・ドレイン領域を形成する。高耐圧トランジスタ領域１Ｂでは、複数のフィンＦＢとそれらの相互間の平坦部とに形成されたエクステンション領域ＥＸ２および拡散領域Ｄ２からなるソース・ドレイン領域、並びに、ゲート電極ＧＥ２が高耐圧トランジスタＱＨを構成している。高耐圧トランジスタＱＨは、フィンＦＢの上面および側面と、平坦部とをチャネル（チャネル層、チャネル領域）として有するＦＩＮＦＥＴである。ここでは、エクステンション領域ＥＸ１、ＥＸ２はそれぞれ拡散領域Ｄ１、Ｄ２より深く形成されているが、拡散領域Ｄ１、Ｄ２はそれぞれエクステンション領域ＥＸ１、ＥＸ２より深く形成されていてもよく、エクステンション領域ＥＸ１、ＥＸ２と同等の形成深さで形成されていてもよい。
【０１１７】
次に、図２２に示すように、周知のサリサイド（Salicide：Self Align silicide）プロセスを用いて、ソース・ドレイン領域を覆うシリサイド層を形成する。ここでは、まず、フィンＦＡ、ＦＢおよびフィンＦＢの周辺の平坦部のそれぞれを覆う金属膜を形成する。当該金属膜は、例えばスパッタリング法により堆積されたＮｉＰｔ膜からなる。その後、半導体基板ＳＢに対し熱処理を行うことで、フィンＦＡ、ＦＢおよびフィンＦＢの周辺の平坦部のそれぞれの表面と当該金属膜とを反応させる。これにより、拡散領域Ｄ１、Ｄ２の上面および側面と、ダミーゲート電極ＤＧおよびゲート電極ＧＥ２のそれぞれの上面とを覆うＮｉＳｉ（ニッケルシリサイド）膜からなるシリサイド層Ｓ１を形成する。つまり、フィンＦＡ、ＦＢの表面と、隣り合うフィンＦＢ同士の間の平坦部とが、シリサイド層Ｓ１により覆われる。
【０１１８】
次に、図２３に示すように、半導体基板ＳＢの主面上に、例えば窒化シリコン膜からなるライナー膜（図示しない）と、酸化シリコン膜からなる層間絶縁膜ＩＬ１とを順に形成する。当該ライナー膜および層間絶縁膜ＩＬ１は、例えばＣＶＤ法により形成することができる。層間絶縁膜ＩＬ１は、素子分離膜ＥＩ２上のフィンＦＢの高さと、ゲート絶縁膜ＧＦおよびゲート電極ＧＥ２からなる積層体の高さとの合計の高さよりも大きい膜厚を有する。
【０１１９】
次に、図２４に示すように、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ１の上面を平坦化する。この平坦化工程では、ダミーゲート電極ＤＧおよびゲート電極ＧＥ２のそれぞれの上面を露出させる。つまり、ダミーゲート電極ＤＧおよびゲート電極ＧＥ２のそれぞれの上面を覆うシリサイド層Ｓ１は除去する。
【０１２０】
次に、図２５に示すように、フォトレジスト膜（図示しない）によりゲート電極ＧＥ２を覆った状態で、エッチング法によりダミーゲート電極ＤＧを除去する。これにより、低耐圧トランジスタ領域１Ａでは、絶縁膜ＩＦ３の直上であってサイドウォールＳＷに挟まれた領域、つまりダミーゲート電極ＤＧが形成されていた領域に溝が形成される。
【０１２１】
次に、図２６に示すように、半導体基板ＳＢ上に、例えばＨｆＳｉＯなどからなる高誘電率膜であるｈｉｇｈ−ｋ膜ＨＫと、金属膜ＭＦとを順に形成する。金属膜ＭＦは、例えば、ｈｉｇｈ−ｋ膜ＨＫ上に形成された第１金属膜と、ｈｉｇｈ−ｋ膜ＨＫ上に第１金属膜を介して形成された第２金属膜とからなる。なお、ここでは第１金属膜および第２金属膜を図面において区別せず、金属膜ＭＦが１つの金属膜からなるものとして図示を行っている。第１金属膜は例えばＴｉＡｌ（チタンアルミニウム）からなり、第２金属膜は例えばＡｌ（アルミニウム）からなる。金属膜ＭＦは主に第２金属膜からなる。
【０１２２】
次に、図２７に示すように、例えばＣＭＰ法を用いて研磨を行うことにより、サイドウォールＳＷ上および層間絶縁膜ＩＬ１上の余分なｈｉｇｈ−ｋ膜ＨＫおよび金属膜ＭＦを除去する。これにより、ゲート電極ＧＥ２、サイドウォールＳＷおよび層間絶縁膜ＩＬ１のそれぞれの上面を露出させる。この研磨工程により、絶縁膜ＩＦ３の直上の上記溝内に埋め込まれた金属膜ＭＦからなるメタルゲート電極であるゲート電極ＧＥ１が形成される。低耐圧トランジスタ領域１Ａでは、複数のフィンＦＡのそれぞれに形成されたエクステンション領域ＥＸ１および拡散領域Ｄ１からなるソース・ドレイン領域、並びに、ゲート電極ＧＥ１が低耐圧トランジスタＱＬを構成している。絶縁膜ＩＦ３およびｈｉｇｈ−ｋ膜ＨＫは、低耐圧トランジスタＱＬのゲート絶縁膜を構成している。
【０１２３】
次に、図２８に示すように、ゲート電極ＧＥ１の上面を絶縁膜（図示しない）により保護した状態で、周知のサリサイドプロセスを用いて、ゲート電極ＧＥ２の上面にシリサイド層Ｓ２を形成する。シリサイド層Ｓ２の形成方法はシリサイド層Ｓ１の形成方法と同様であり、シリサイド層Ｓ２は、例えばＮｉＳｉ（ニッケルシリサイド）膜からなる。続いて、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。その後、層間絶縁膜ＩＬ２の上面を、例えばＣＭＰ法により平坦化する。ゲート電極ＧＥ２の上面を保護する上記絶縁膜（図示しない）、シリサイド層Ｓ２、層間絶縁膜ＩＬ１のそれぞれの上面は、層間絶縁膜ＩＬ２により覆われる。
【０１２４】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ１、ＩＬ２を貫通する複数のコンタクトホール（接続孔）を形成する。コンタクトホールの底部には、低耐圧トランジスタ領域１Ａおよび高耐圧トランジスタ領域１Ｂのそれぞれのソース・ドレイン領域の直上のシリサイド層Ｓ１の上面の一部が露出している。また、この工程では、図示していない領域において、層間絶縁膜ＩＬ２を貫通するコンタクトホールであって、ゲート電極ＧＥ１の上面と、ゲート電極ＧＥ２上のシリサイド層Ｓ２の上面とを露出するコンタクトホールを形成する。
【０１２５】
続いて、各コンタクトホール内に、接続用の導電部材として、主にタングステン（Ｗ）などからなる導電性のプラグ（接続部）ＰＧを形成する。プラグＰＧは、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいは、それらの積層膜）と、バリア導体膜上に位置する主導体膜（例えばタングステン膜）との積層構造を有している。
【０１２６】
プラグＰＧは、低耐圧トランジスタＱＬのソース領域およびドレイン領域と、高耐圧トランジスタＱＨのソース領域およびドレイン領域とのそれぞれに、シリサイド層Ｓ１を介して電気的に接続されている。また、図示していない領域において、一部のプラグＰＧは、ゲート電極ＧＥ１の上面に直接接続されており、他の一部のプラグＰＧは、ゲート電極ＧＥ２上のシリサイド層Ｓ２を介して、ゲート電極ＧＥ２に電気的に接続されている。
【０１２７】
次に、図２９に示すように、層間絶縁膜ＩＬ２上に配線Ｍ１を形成する。配線Ｍ１は、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（銅膜）の積層構造からなる。図２９では、図面の簡略化のために、配線Ｍ１を構成するバリア導体膜および主導体膜を一体化して示してある。また、プラグＰＧも同様である。以上の工程により、本実施の形態の半導体装置が略完成する。
【０１２８】
配線Ｍ１は、例えば所謂シングルダマシン法により形成することができる。すなわち、層間絶縁膜ＩＬ２上に、配線溝を有する層間絶縁膜を形成し、当該配線溝内に金属膜を埋め込むことで、配線Ｍ１を形成することができる。ただし、ここでは配線Ｍ１の横の層間絶縁膜の図示を省略している。
【０１２９】
ここでは、低耐圧トランジスタＱＬのゲート電極ＧＥ１を金属膜により形成し、ゲート電極ＧＥ１の下にｈｉｇｈ−ｋ膜ＨＫを形成することについて説明したが、ゲート電極ＧＥ１をポリシリコン膜により形成してもよく、その場合においてｈｉｇｈ−ｋ膜ＨＫは形成しなくともよい。この場合、図１９に示すダミーゲート電極ＤＧを製造工程において除去せず、ポリシリコン膜からなるゲート電極ＧＥ１として残し、ゲート電極ＧＥ１を備えた低耐圧トランジスタＱＬを形成すればよい。メタルゲート電極を形成しない場合には、図２４〜図２８を用いて説明した工程を行う必要はない。
【０１３０】
＜本実施の形態の効果＞
以下に、比較例の半導体装置を示す図５０を用いて、本実施の形態の半導体装置およびその製造方法の効果について説明する。図５０は、比較例の半導体装置を示す断面図である。図５０では、低耐圧トランジスタ領域１Ａに形成された低耐圧トランジスタＱＬと、高耐圧トランジスタ領域１Ｂに形成された高耐圧トランジスタＱＨ１とを示している。図５０は、低耐圧トランジスタＱＬおよび高耐圧トランジスタＱＨ１とのそれぞれのゲート長方向に沿う断面を示すものである。
【０１３１】
図５０に示す比較例の低耐圧トランジスタＱＬはＦＩＮＦＥＴであり、本実施の形態の低耐圧トランジスタＱＬ（図３参照）と同様の構造を有している。これに対し、図５０に示す比較例の高耐圧トランジスタＱＨ１はＦＩＮＦＥＴではなく、平坦な半導体基板ＳＢの主面に形成されたソース・ドレイン領域と、それらの間のチャネル領域と、チャネル領域上のゲート電極ＧＥ３とを含むＦＥＴ、つまり所謂プレーナ型のＦＥＴである。
【０１３２】
図５０に示すように、低耐圧トランジスタ領域１Ａでは、ＭＩＳＦＥＴをフィンＦＡの上部に形成することで、フィンＦＡの上面および側面をチャネル領域として有するＦＩＮＦＥＴを形成することができる。ＦＩＮＦＥＴは立体的なチャネル領域を有するため、ゲート幅およびチャネル面積が大きく、かつ、平面視における占有面積が小さい低耐圧トランジスタＱＬを実現することができる。よって、プレーナ型ではなくフィン型の低耐圧トランジスタＱＬを形成することで、低耐圧の半導体素子の微細化を実現することができる。
【０１３３】
これに対し、高耐圧トランジスタは、低耐圧トランジスタＱＬに比べ、高い電圧で駆動し、大きい電流が流れ、高い耐圧が要求される素子である。これは、高耐圧トランジスタが、例えばフラッシュメモリの書込み・消去時にメモリセルに対して高い電圧を供給するために用いられる素子、または、半導体装置と当該半導体装置の外部の装置のとの間で電源電圧の入出力を行うために用いられる素子だからである。したがって、高耐圧トランジスタは大面積のチャネル領域を備えている必要がある。ここで、高耐圧トランジスタのチャネル領域の面積を増大させるため、高耐圧トランジスタを１つのフィン上に形成することが考えられる。
【０１３４】
しかし、１つのフィンと、当該フィンを跨ぐゲート電極とを備えた高耐圧トランジスタを形成したとしても、高耐圧トランジスタの微細化は困難である。なぜならば、高耐圧トランジスタは、低耐圧トランジスタＱＬに比べてより大きいゲート幅を有している必要があり、１つのフィンの上部に高耐圧トランジスタを形成しても、ゲート幅は殆ど増大しない。すなわち、形成することができるフィンの高さには限界があり、１つのフィンの側面におけるＦＩＮＦＥＴのチャネル面積およびゲート幅を大幅に増大させることは困難である。このため、１つのフィンの上部の高耐圧トランジスタのゲート幅を増大させるためには、ゲート幅方向におけるフィンの上面の幅を増大させることとなり、フィン型の高耐圧トランジスタを設けることにより得られる利点は小さくなる。
【０１３５】
したがって、１つのフィン上に形成されたフィン構造の高耐圧トランジスタを採用することで半導体装置の微細化を図ることは困難である。よって、図５０に示すように、低耐圧トランジスタＱＬは、ＦＩＮＦＥＴとして形成することで微細化が可能であっても、高耐圧トランジスタＱＨ１は平坦な半導体基板ＳＢの主面にソース・ドレイン領域およびチャネル領域を有するプレーナ型のＭＩＳＦＥＴとして形成することとなり、高耐圧トランジスタＱＨ１を微細化することはできない。すなわち、高耐圧トランジスタＱＨ１の存在が、半導体装置全体の微細化の妨げとなる。
【０１３６】
なお、高耐圧トランジスタＱＨ１のソース・ドレイン領域およびチャネル層が形成された高耐圧トランジスタ領域１Ｂの半導体基板ＳＢの主面の位置は、フィンＦＡの上面の高さと同じ高さに位置している。平面視において高耐圧トランジスタＱＨ１を囲い、高耐圧トランジスタ領域１Ｂの半導体基板ＳＢの主面に形成された溝内には、素子分離膜ＥＩ３が形成されている。また、高耐圧トランジスタＱＨ１のソース・ドレイン領域のそれぞれは、エクステンション領域ＥＸ３および拡散領域Ｄ３を有している。
【０１３７】
そこで、本実施の形態では、図２および図３に示すように、高耐圧トランジスタ領域１Ｂにおいて、複数のフィンＦＢに跨がるゲート電極ＧＥ２を備えた高耐圧トランジスタＱＨを形成しており、かつ、複数のフィンＦＢの相互間の半導体基板ＳＢの主面（平坦部）を、素子分離膜で覆わずに高耐圧トランジスタＱＨのチャネル領域として使用している。これにより、高耐圧トランジスタＱＨは各フィンＦＢの上面および側面と、複数のフィンＦＢのそれぞれに隣接する複数の平坦部とをチャネル領域として有する高耐圧トランジスタＱＨを形成している。
【０１３８】
このため、本実施の形態の高耐圧トランジスタＱＨは、各フィンＦＢの上面および側面と、複数のフィンＦＢのそれぞれに隣接する複数の平坦部とに沿う長いゲート幅を確保することができる。すなわち、平面視における１つの高耐圧トランジスタＱＨの占有面積を拡大することなく、立体的な領域に、上記比較例よりも大きいチャネル面積および実効的なゲート幅を有する高耐圧トランジスタＱＨを実現することができる。すなわち、高耐圧トランジスタＱＨは、素子分離膜に囲まれた１つのフィンの上部に形成された高耐圧トランジスタ、または、プレーナ型の高耐圧トランジスタＱＨ１（図５０参照）に比べ、占有面積が小さく、かつ、チャネル面積およびゲート幅が大きい。
【０１３９】
したがって、本実施の形態では、高耐圧トランジスタＱＨの性能および信頼性を損なうことなく、高耐圧トランジスタＱＨを微細化することができる。よって、低耐圧トランジスタＱＬと共に高耐圧トランジスタＱＨを微細化することができるため、半導体装置の性能を向上させることができる。
【０１４０】
また、本実施の形態では、フィンＦＡ、ＦＢのそれぞれのＹ方向（フィンＦＡ、ＦＢの短手方向）の幅を、ＦＩＮＦＥＴの動作時においてフィンＦＡ、ＦＢのそれぞれを空乏化させることが可能な幅としている。つまり、フィンＦＡ、ＦＢのそれぞれのＹ方向の幅は、５０ｎｍ以下である。よって、フィンＦＡ、ＦＢを完全空乏化することができるため、各フィン型トランジスタのしきい値電圧を容易に制御することができる。
【０１４１】
なお、高耐圧トランジスタ領域１Ｂでは、半導体基板ＳＢの主面上に突出するフィンＦＢを形成するのではなく、半導体基板ＳＢの主面に複数の溝を形成することで、当該複数の溝を跨ぐゲート絶縁膜を備えた高耐圧トランジスタのゲート幅を確保することが考えられる。しかし、ＦＩＮＦＥＴである低耐圧トランジスタＱＬを備えた本実施の形態の半導体装置では、低耐圧トランジスタ領域１Ａに合わせて高耐圧トランジスタ領域１ＢでもフィンＦＢを形成することがトランジスタの形成工程の親和性の観点から好ましく、製造工程が簡便になる効果を得ることができる。すなわち、ＦＩＮＦＥＴを形成する工程により、低耐圧トランジスタＱＬと高耐圧トランジスタＱＨとを共に形成することができる。
【０１４２】
低耐圧トランジスタ領域１Ａと高耐圧トランジスタ領域１Ｂとに、同じ工程で形成されたフィンＦＡ、ＦＢが形成されているため、フィンＦＡ、ＦＢの上面の高さは略同一であり、フィンＦＡの周囲の平坦部の高さとフィンＦＢの周囲の平坦部の高さとは略同一である。また、フィンＦＡの側面の一部を覆う素子分離膜ＥＩ１の形成位置は、高耐圧トランジスタ領域１Ｂの平坦部に形成された溝内の素子分離膜ＥＩ２の形成位置より高い。
【０１４３】
（実施の形態２）
以下に、図３０〜図３３を用いて、本実施の形態２の半導体装置およびその製造方法について説明する。図３０および図３１は、本実施の形態の半導体装置を示す断面図である。図３２は、本実施の形態の半導体装置の製造工程中の断面図である。図３３は、本実施の形態の半導体基板内の不純物濃度を示すグラフである。図３０は、図３と同様にフィンの長手方向に沿う断面図であり、図３１は、図４と同様にフィンの短手方向に沿う断面図である。なお、本実施の形態でいう不純物とは、ｐ型の不純物を指す。
【０１４４】
ここでは、前記実施の形態１の高耐圧トランジスタのように、フィンの表面および平坦部をチャネル領域として有する高耐圧トランジスタにおいて、フィンの上端部のＭＩＳＦＥＴと平坦部のＭＩＳＦＥＴとが異なる動作をすることに起因する電流特性におけるキンク現象の発生を防ぐことについて説明する。
【０１４５】
なお、ここでは、半導体基板の主面に対して垂直な方向（高さ方向）において、フィンの内部を３つの部分（領域）に区別して説明を行う。すなわち、高さ方向において、各フィンは、平坦部上に下端部、中央部および上端部を有している。つまり、各フィンは上端部と下端部を有し、上端部と下端部との間の中央部を有している。また、以下では、フィンの下の半導体基板を、平坦部または基板部と呼ぶ場合がある。また、本願でいうフィンの上端部は、フィンの上面を含む領域である。
【０１４６】
図３０および図３１に示すように、本実施の形態の半導体装置の形状は、前記実施の形態１を用いて説明した半導体装置と同様であり、低耐圧トランジスタＱＬと、高耐圧トランジスタＱＨとを有している。ただし、本実施の形態の半導体装置は、高耐圧トランジスタＱＨにおいて、フィンＦＢの上端部のチャネル領域のｐ型不純物（例えばＢ（ホウ素））の濃度が、フィンＦＢの中央部、下端部および半導体基板ＳＢの平坦部よりも高く、この点で前記実施の形態１の半導体装置と異なる。
【０１４７】
すなわち、フィンＦＢの上端部の半導体基板ＳＢ内には、ウェルＷＬ２に比べてｐ型不純物濃度が高い半導体領域ＳＲＡが形成されている。半導体領域ＳＲＡは、フィンＦＢの中央部、下端部および半導体基板ＳＢの平坦部には形成されておらず、低耐圧トランジスタ領域１Ａにも形成されていない。
【０１４８】
このような半導体領域ＳＲＡは、図１２を用いて説明した、チャネル領域を形成するために行うイオン注入工程により形成することができる。具体的には、チャネル領域を形成するために行うイオン注入工程は、複数回のイオン注入工程からなり、当該複数回のイオン注入工程のうち、一部のイオン注入工程により、半導体領域ＳＲＡを形成することができる。
【０１４９】
すなわち、本実施の形態の半導体装置の製造工程では、図３２に示すように、図１２を用いて説明したウェルＷＬ２の形成工程の後または前に、チャネル領域を形成するための注入を行う。ここでは、フォトレジスト膜ＰＲ２をマスクとして用いて、高耐圧トランジスタ領域１Ｂの半導体基板ＳＢの主面側に向かって、ｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により打ち込む。イオン注入は、半導体基板ＳＢの主面に対して垂直な方向から行う。
【０１５０】
このとき、不純物イオンは絶縁膜ＩＦ１およびＩＦ２を貫通し、フィンＦＢの上端部に達する。イオン注入の際には注入エネルギーを抑えることで、不純物イオンがフィンＦＢの上端部よりも下の半導体基板ＳＢ内に導入されることを防ぐ。その後の工程は、図１２〜図２９を用いて説明した工程と同様の工程を行うことで、図３０および図３１に示す本実施の形態の半導体装置が略完成する。
【０１５１】
ここで、図３３に、本実施の形態の半導体装置の所定の領域における深さ（横軸）とｐ型不純物の濃度（縦軸）との関係を表わしたグラフを示す。図３３のグラフは、図３２に示す半導体領域ＳＲＡの形成直後のｐ型不純物の分布を示すものである。図３３では、横軸において左側から順に、絶縁膜ＩＦ２、ＩＦ１が形成された絶縁膜領域ＩＦ、フィンＦＢが形成されたフィン領域ＦＩＮ、フィンＦＢより下の半導体基板ＳＢの平坦部を示す基板領域ＳＢＲを示している。具体的には、横軸において深さが０〜０．１μｍの範囲が絶縁膜領域ＩＦであり、深さが０．１〜０．４μｍの範囲がフィン領域ＦＩＮであり、深さが０．４〜０．５μｍの範囲が基板領域ＳＢＲである。これは、後の説明で用いる図３８、図４３および図４７でも同じである。
【０１５２】
図３３に示すように、フィンＦＢの最上部は、フィンＦＢ内を含む半導体基板ＳＢ内において最もｐ型不純物の濃度が高く、フィンＦＢの上端から半導体基板ＳＢの裏面側に向かうにつれてｐ型不純物濃度は低くなる。つまり、ゲート電極ＧＥ２の直下において、半導体基板ＳＢ内の不純物の濃度は、フィンＦＢの上面から、半導体基板ＳＢの上面の反対の下面側に向かって徐々に小さくなっている。
【０１５３】
言い換えれば、フィンＦＢの上端部の不純物濃度の平均値（第１濃度）はフィンＦＢの中央部の不純物濃度の平均値（第２濃度）より高く、第２濃度はフィンＦＢの下端部の不純物濃度の平均値（第３濃度）より高く、第３濃度は平坦部の不純物濃度の平均値（第４濃度）より高い。このような半導体基板ＳＢ内の不純物の濃度分布は、図３２に示す製造工程中のみでなく、完成した半導体装置においても同じである。
【０１５４】
次に、図３４を用いて、本実施の形態の効果について説明する。図３４は、比較例の半導体装置である高耐圧トランジスタに印加するゲート電圧（横軸）と、当該高耐圧トランジスタに流れるドレイン電流（縦軸）との関係を示すグラフである。比較例の半導体装置である当該耐圧トランジスタとは、フィンの上面および側面並びに隣り合うフィン同士の間の平坦部のそれぞれをチャネル領域として有する高耐圧トランジスタであって、例えばフィンの上端から平坦部に亘ってほぼ均一の不純物濃度分布を有する高耐圧トランジスタである。
【０１５５】
図３４では、実際の電流−電圧特性のグラフを実線で示している。また、高耐圧トランジスタのうち、フィンの上端をチャネル領域として有するトランジスタの電流−電圧特性のグラフＢ２を破線で示しており、フィンの上端以外をチャネル領域として有するトランジスタの電流−電圧特性のグラフＡ１を一点鎖線で示している。
【０１５６】
フィンの上面および側面並びに隣り合うフィン同士の間の平坦部のそれぞれをチャネル領域として有する高耐圧トランジスタでは、半導体基板の上部に突出するフィンをチャネル領域の一部として有する構造に起因して、２種類のトランジスタを含むような電流−電圧特性を示す場合がある。つまり、図３４に実線のグラフで示すように、当該高耐圧トランジスタに電圧を印加していない状態から、徐々に印加電圧を増大させると、まず実線のグラフＢ１に示すように電流が流れ、その後さらに印加電圧を増大させると、グラフＢ１とグラフＡ１とが交わる箇所から急に電流が増大してグラフＢ２に示すような電流が流れる。
【０１５７】
このように、印加電圧を徐々に増大させた際に電流値が急激に変動し、電流−電圧特性のグラフに段が生じることはキンク現象と呼ばれ、このような段を有するグラフの波形はハンプ波形と呼ばれる。キンク現象とは、ドレイン電流のゲート電圧依存性を測定したときに、ドレイン電流が、ある電圧値から不規則なこぶ状に変化し、階段状の波形（ハンプ波形）が形成される現象である。このように不規則に電流が変化する場合、半導体装置の動作の制御が困難となるため、半導体装置の性能および信頼性を向上させる観点から、キンク現象の発生を防ぎ、電流−電圧特性のグラフを滑らかなグラフにすることが重要である。
【０１５８】
当該高耐圧トランジスタにおけるキンク現象は、フィンの上端部が電界の集中し易い箇所であり、当該上端部以外の領域に比べてしきい値電圧が低く、高耐圧トランジスタに電圧を印加した際にフィンの上端部が他の領域に先んじてオン状態となることに起因して生じる。すなわち、図３４のグラフＢ１、Ｂ２はフィンの上端をチャネル領域として有するトランジスタの電流−電圧特性を示すものであり、グラフＡ１、Ａ２はフィンの上端以外の領域をチャネル領域として有するトランジスタの電流−電圧特性を示すものである。フィンの上面および側面並びに隣り合うフィン同士の間の平坦部のそれぞれをチャネル領域として有する高耐圧トランジスタは、このように２種類のトランジスタのそれぞれの特性を合成したような電流−電圧特性を示すため、上記のようにキンク現象が起きる。
【０１５９】
そこで、本実施の形態では、図３０〜図３２を用いて説明したように、フィンＦＢの上端部に、不純物濃度が高いチャネル領域である半導体領域ＳＲＡを形成し、これによりフィンＦＢの上端部をチャネル領域として有するトランジスタのしきい値電圧を増大させている。その結果、フィンＦＢの上端部とそれ以外の領域とで、チャネル領域全体のしきい値電圧を揃えることができる。この場合、電流−電圧特性のグラフの波形は、グラフＡ１、Ａ２からなる波形の形に近付く。
【０１６０】
本実施の形態では、高耐圧トランジスタＱＨのしきい値電圧は高くなるが、キンク現象の発生を防ぐことができる。また、半導体領域ＳＲＡを形成しても、フィンＦＢの上端部のトランジスタのしきい値電圧が高くなるのみであり、半導体領域ＳＲＡが無い場合に比べ、オン状態の当該トランジスタに流れる電流には殆ど変動は無い。したがって、前記実施の形態１で説明した効果、つまり、比較例（図５０参照）とは異なり、平坦部に加えてフィンＦＢの表面もチャネル領域の一部として有するチャネル面積の大きい高耐圧トランジスタＱＨを形成し、実効的なゲート幅を増大して半導体装置の微細化を実現する効果は、本実施の形態でも得ることができる。
【０１６１】
よって、本実施の形態では、半導体装置の微細化を実現し、かつ、キンク現象の発生を抑えることで、半導体装置の性能および信頼性を向上させることができる。
【０１６２】
（実施の形態３）
以下に、図３５〜図３８を用いて、本実施の形態３の半導体装置およびその製造方法について説明する。図３５および図３６は、本実施の形態の半導体装置を示す断面図である。図３７は、本実施の形態の半導体装置の製造工程中の断面図である。図３８は、本実施の形態の半導体基板内の不純物濃度を示すグラフである。図３５は、図３と同様にフィンの長手方向に沿う断面図であり、図３６は、図４と同様にフィンの短手方向に沿う断面図である。なお、本実施の形態でいう不純物とは、ｐ型の不純物を指す。
【０１６３】
ここでは、前記実施の形態１の高耐圧トランジスタのように、フィンの表面および平坦部をチャネル領域として有する高耐圧トランジスタにおいて、フィンの上端部のＭＩＳＦＥＴと平坦部のＭＩＳＦＥＴとが異なる動作をすることに起因する電流特性におけるキンク現象の発生を防ぐことについて説明する。なお、ここでは、半導体基板の主面に対して垂直な方向（高さ方向）において、フィンの内部を上端部、中央部および下端部に区別して説明を行う。
【０１６４】
図３５および図３６に示すように、本実施の形態の半導体装置の形状は、前記実施の形態１を用いて説明した半導体装置とほぼ同様であり、低耐圧トランジスタＱＬと、高耐圧トランジスタＱＨとを有している。ただし、本実施の形態の高耐圧トランジスタＱＨにおいて、幅Ｗ４と高さＨ４との間には、Ｈ４／Ｗ４＞０．５の関係が成り立つ。言い換えれば、高さＨ４は幅Ｗ４の１／２の値よりも大きい。つまり、フィンＦＢの高さと、隣り合うフィンＦＢ同士の間隔との関係において、フィンＦＢの高さは比較的大きく、隣り合うフィンＦＢ同士の間隔は比較的狭い。
【０１６５】
また、本実施の形態の半導体装置は、高耐圧トランジスタＱＨにおいて、フィンＦＢの下端部および平坦部のチャネル領域のｐ型不純物（例えばＢ（ホウ素））の濃度が、フィンＦＢの上端部および中央部のそれぞれよりも高く、この点で前記実施の形態１の半導体装置と異なる。
【０１６６】
すなわち、フィンＦＢの下端部および平坦部の半導体基板ＳＢ内には、ウェルＷＬ２に比べてｐ型不純物濃度が高い半導体領域ＳＲＢが形成されている。半導体領域ＳＲＢは、フィンＦＢの上端部および中央部には形成されておらず、低耐圧トランジスタ領域１Ａにも形成されていない。
【０１６７】
このような半導体領域ＳＲＢは、図１２を用いて説明した、チャネル領域を形成するために行うイオン注入工程により形成することができる。具体的には、チャネル領域を形成するために行うイオン注入工程は、複数回のイオン注入工程からなり、当該複数回のイオン注入工程のうち、一部のイオン注入工程により、半導体領域ＳＲＢを形成することができる。
【０１６８】
すなわち、本実施の形態の半導体装置の製造工程では、図３７に示すように、図１２を用いて説明したウェルＷＬ２の形成工程の後または前に、チャネル領域を形成するための注入を行う。ここでは、フォトレジスト膜ＰＲ２をマスクとして用いて、高耐圧トランジスタ領域１Ｂの半導体基板ＳＢの主面側に向かって、ｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により打ち込む。イオン注入は、半導体基板ＳＢの主面に対して垂直な方向から行う。
【０１６９】
このとき、不純物イオンは絶縁膜ＥＩ、ＩＦ１およびＩＦ２を貫通し、フィンＦＢの下端部および平坦部に達する。イオン注入の際には注入エネルギーを比較的高くすることで、不純物イオンがフィンＦＢの中央部および上端部に導入されることを防ぐ。その後の工程は、図１２〜図２９を用いて説明した工程と同様の工程を行うことで、図３５および図３６に示す本実施の形態の半導体装置が略完成する。
【０１７０】
ここで、図３８に、本実施の形態の半導体装置の所定の領域における深さ（横軸）とｐ型不純物の濃度（縦軸）との関係を表わしたグラフを示す。図３８のグラフは、図３７に示す半導体領域ＳＲＢの形成直後のｐ型不純物の分布を示すものである。
【０１７１】
図３８に示すように、フィンＦＢの下端部と半導体基板ＳＢの平坦部（プレーナ部）とは、フィンＦＢ内を含む半導体基板ＳＢ内において特にｐ型不純物の濃度が高い。言い換えれば、フィンＦＢの下端部の不純物濃度の平均値（第３濃度）および平坦部の不純物濃度の平均値（第４濃度）のそれぞれは、フィンＦＢの上端部の不純物濃度の平均値（第１濃度）およびフィンＦＢの中央部の不純物濃度の平均値（第２濃度）のそれぞれより高い。このような半導体基板ＳＢ内の不純物の濃度分布は、図３７に示す製造工程中のみでなく、完成した半導体装置においても同じである。
【０１７２】
次に、図３９を用いて、本実施の形態の効果について説明する。図３９は、本実施の形態の半導体装置である高耐圧トランジスタＱＨ（図３５参照）に印加するゲート電圧（横軸）と、高耐圧トランジスタＱＨに流れるドレイン電流（縦軸）との関係を示すグラフである。
【０１７３】
図３９では、本実施の形態の高耐圧トランジスタＱＨの電流−電圧特性のグラフを実線で示している。また、高耐圧トランジスタＱＨのうち、平坦部のみをチャネル領域として有するトランジスタの電流−電圧特性のグラフを破線で示している。
【０１７４】
フィンおよび平坦部をチャネル領域として有する高耐圧トランジスタは、フィンの表面をチャネル領域として有するトランジスタ、および、平坦部をチャネル領域として有するトランジスタの２種類のトランジスタを含むような電流−電圧特性を示すことが考えられる。これは、それらの２種類のトランジスタが、別々のしきい値特性を有するためである。
【０１７５】
キンク現象が生じた場合、例えば、図３９に破線で示すグラフの全体が図の左側にずれることで、フィンの表面をチャネル領域として有するトランジスタ（実線のグラフ）よりも先に平坦部をチャネル領域として有するトランジスタ（破線のグラフ）がオン状態となることが考えられる。その後、ゲート電圧を上昇させると、所定の電圧値を境に電流特性が変化し、高耐圧トランジスタの電流が、フィンの表面をチャネル領域として有するトランジスタ（実線のグラフ）に沿うように変動する。このようにして、キンク現象が起きる。
【０１７６】
高耐圧トランジスタのキンク現象の発生を抑える方法としては、平坦部をチャネル領域として有するトランジスタと、フィンの表面をチャネル領域として有するトランジスタとのうち、いずれか一方のしきい値電圧を高めることで、高耐圧トランジスタの全体の電流の波形を他方のトランジスタの電流特性の波形に近付けることが考えられる。
【０１７７】
ここで、隣り合うフィンの側面同士の間の幅Ｗ４と、フィンの高さＨ４とが、Ｈ４／Ｗ４＞０．５の式で表わされる関係を有する高耐圧トランジスタでは、フィン同士の間隔が狭く、フィンの高さが比較的高いことから、当該高耐圧トランジスタでは平坦部を流れる電流は小さくなり、フィンを流れる電流が大きくなる。
【０１７８】
このような高耐圧トランジスタにおいてキンク現象が生じることを防ぐためには、平坦部をチャネル領域として有するトランジスタのしきい値電圧を高め、これにより、当該高耐圧トランジスタの全体に流れる電流の波形を、フィンの表面をチャネル領域として有するトランジスタの電流特性の波形に近付けることが好ましい。なぜならば、隣り合うフィンの側面同士の間の幅Ｗ４と、フィンの高さＨ４とが、Ｈ４／Ｗ４＞０．５の式で表わされる関係を有する高耐圧トランジスタの全体に流れる電流は、主にフィンを流れる電流を含んでおり、元々平坦部のチャネル領域に流れる電流は小さい。このため、平坦部をチャネル領域として有するトランジスタのしきい値電圧を高めれば、高耐圧トランジスタの性能が大きく低下することを防ぎ、かつ、キンク現象の発生を容易に抑えることができる。
【０１７９】
言い換えれば、高耐圧トランジスタの全体を流れる電流は、フィンの表面に流れる電流が支配的であるから、フィンの表面をチャネル領域として有するトランジスタよりも、平坦部をチャネル領域として有するトランジスタのしきい値電圧を高めた方が、高耐圧トランジスタの全体のしきい値特性の悪化を防ぐことができる。
【０１８０】
本実施の形態では、図３５〜図３８を用いて説明したように、フィンＦＢの下端部および平坦部にウェルＷＬ２よりも高い不純物濃度を有する半導体領域ＳＲＢを形成することで、平坦部をチャネル領域として有するトランジスタのしきい値電圧を高めている。これにより、図３９に示すように、平坦部をチャネル領域として有するトランジスタがオン状態となる電圧（しきい値電圧）の値を高めている。よって、破線のグラフの全体は図の右側にずれるため、図の実線のグラフと破線のグラフが交わること、つまりキンク現象が生じることを防ぐことができる。
【０１８１】
ここでは、図３５に示す半導体領域ＳＲＢの形成により平坦部のトランジスタのしきい値電圧が高くなるが、高耐圧トランジスタＱＨがオン状態のときに当該トランジスタに流れる電流が大きく減少することはない。よって、前記実施の形態１で説明した効果、つまり、フィンＦＢの表面に加えて平坦部もチャネル領域として有する高耐圧トランジスタＱＨを形成し、実効的なゲート幅を増大して半導体装置の微細化を実現する効果は、本実施の形態でも得ることができる。
【０１８２】
＜変形例１＞
以下に、図４０〜図４４を用いて、本変形例の半導体装置およびその製造方法について説明する。図４０および図４１は、本変形例の半導体装置を示す断面図である。図４２は、本変形例の半導体装置の製造工程中の断面図である。図４３は、本変形例の半導体基板内の不純物濃度を示すグラフである。図４０は、図３と同様にフィンの長手方向に沿う断面図であり、図４１は、図４と同様にフィンの短手方向に沿う断面図である。
【０１８３】
ここでは、図３５〜図３８を用いて説明した半導体装置と異なり、幅Ｗ４と高さＨ４との間にＨ４／Ｗ４＜０．５の関係が成り立つ場合について説明する。つまり、ここでは、図４０および図４１に示すフィンＦＢの高さと、隣り合うフィンＦＢ同士の間隔との関係において、フィンＦＢの高さは比較的小さく、隣り合うフィンＦＢ同士の間隔は比較的広い。
【０１８４】
本変形例の半導体装置は、高耐圧トランジスタＱＨにおいて、フィンＦＢの上端部および中央部のチャネル領域のｐ型不純物（例えばＢ（ホウ素））の濃度が、フィンＦＢの下端部および平坦部のそれぞれよりも高く、この点で前記実施の形態１の半導体装置と異なる。
【０１８５】
すなわち、フィンＦＢの上端部および中央部の半導体基板ＳＢ内には、ウェルＷＬ２に比べてｐ型不純物濃度が高い半導体領域ＳＲＣが形成されている。半導体領域ＳＲＣは、フィンＦＢの上面に形成されており、フィンＦＢの下端部および平坦部には形成されておらず、低耐圧トランジスタ領域１Ａには形成されていない。なお、半導体領域ＳＲＣは、フィンＦＢの上面を含むフィンＦＢの上端部のみに形成され、中央部に形成されていなくてもよい。
【０１８６】
このような半導体領域ＳＲＣは、図３７を用いて説明した工程と同様に、チャネル領域を形成するために行うイオン注入工程により形成することができる。ここでは、イオン注入の際には注入エネルギーを比較的低くすることで、不純物イオンがフィンＦＢの下端部および平坦部に導入されることを防ぐ。その後の工程は、図１２〜図２９を用いて説明した工程と同様の工程を行うことで、図４０および図４１に示す本変形例の半導体装置が略完成する。
【０１８７】
ここで、図４３に、本変形例の半導体装置の所定の領域における深さ（横軸）とｐ型不純物の濃度（縦軸）との関係を表わしたグラフを示す。図４３のグラフは、図４２に示す半導体領域ＳＲＣの形成直後のｐ型不純物の分布を示すものである。
【０１８８】
図４３に示すように、フィンＦＢの最上部は、フィンＦＢ内を含む半導体基板ＳＢ内において最もｐ型不純物の濃度が高く、フィンＦＢの上端から平坦部に向かうにつれてｐ型不純物濃度は低くなる。つまり、フィンＦＢの上端部と中央部とは、フィンＦＢ内を含む半導体基板ＳＢ内において特にｐ型不純物の濃度が高い。言い換えれば、フィンＦＢの上端部の不純物濃度の平均値（第１濃度）およびフィンＦＢの中央部の不純物濃度の平均値（第２濃度）のそれぞれは、フィンＦＢの下端部の不純物濃度の平均値（第３濃度）および平坦部の不純物濃度の平均値（第４濃度）のそれぞれより高い。このような半導体基板ＳＢ内の不純物の濃度分布は、図４２に示す製造工程中のみでなく、完成した半導体装置においても同じである。
【０１８９】
次に、図４４を用いて、本変形例の効果について説明する。図４４は、本変形例の半導体装置である高耐圧トランジスタＱＨ（図４０参照）に印加するゲート電圧（横軸）と、高耐圧トランジスタＱＨに流れるドレイン電流（縦軸）との関係を示すグラフである。
【０１９０】
図４４では、本変形例の高耐圧トランジスタＱＨの電流−電圧特性のグラフを実線で示している。また、高耐圧トランジスタＱＨのうち、フィンＦＢの表面のみをチャネル領域として有するトランジスタの電流−電圧特性のグラフを破線で示している。
【０１９１】
本変形例の高耐圧トランジスタＱＨでは、隣り合うフィンＦＢの側面同士の間の幅Ｗ４と、フィンＦＢの高さＨ４との関係が、Ｈ４／Ｗ４＜０．５の式で表わされる。すなわち、高さＨ４は幅Ｗ４の１／２の値よりも小さい。つまり、フィンＦＢ同士の間隔が広く、フィンＦＢの高さが比較的低いことから、高耐圧トランジスタＱＨでは平坦部を流れる電流は大きくなり、フィンＦＢを流れる電流が小さくなる。
【０１９２】
つまり、高耐圧トランジスタＱＨの全体を流れる電流のうち、フィンＦＢの表面のチャネル領域に流れる電流は小さい。このため、フィンＦＢの表面をチャネル領域として有するトランジスタのしきい値電圧を高めれば、高耐圧トランジスタＱＨの性能が大きく低下することを防ぎ、かつ、キンク現象の発生を容易に抑えることができる。言い換えれば、高耐圧トランジスタＱＨの全体を流れる電流は、平坦部に流れる電流が支配的であるから、平坦部をチャネル領域として有するトランジスタよりも、フィンＦＢの表面をチャネル領域として有するトランジスタのしきい値電圧を高めた方が、高耐圧トランジスタＱＨの全体のしきい値特性の悪化を防ぐことができる。
【０１９３】
本変形例では、図４０〜図４３を用いて説明したように、平坦部にウェルＷＬ２よりも高い不純物濃度を有する半導体領域ＳＲＣを形成することで、平坦部をチャネル領域として有するトランジスタのしきい値電圧を高めている。これにより、図４４に示すように、フィンＦＢの表面であって、特にフィンＦＢの上端部および中央部をチャネル領域として有するトランジスタがオン状態となる電圧（しきい値電圧）の値を高めている。よって、図４４の破線のグラフの全体は図の右側にずらすことを可能としている。したがって、図の実線のグラフと破線のグラフが交わること、つまりキンク現象が生じることを防ぐことができる。
【０１９４】
ここでは、図４０に示す半導体領域ＳＲＣの形成によりフィンＦＢの表面をチャネル領域として有するトランジスタのしきい値電圧が高くなるが、高耐圧トランジスタＱＨがオン状態のときに当該トランジスタに流れる電流が大きく減少することはない。よって、前記実施の形態１で説明した効果、つまり、平坦部に加えてフィンＦＢの表面もチャネル領域として有する高耐圧トランジスタＱＨを形成し、実効的なゲート幅を増大して半導体装置の微細化を実現する効果は、本変形例でも得ることができる。
【０１９５】
＜変形例２＞
図３５〜図３８を用いて説明した半導体装置に、前記実施の形態２の半導体装置を組み合わせてもよい。以下では、図３５〜図３８を用いて説明した半導体装置に、前記実施の形態２の半導体装置を組み合わせた場合について、図４５〜図４７を用いて説明する。図４５および図４６は、本変形例の半導体装置を示す断面図である。図４７は、本変形例の半導体基板内の不純物濃度を示すグラフである。図４５は、図３と同様にフィンの長手方向に沿う断面図であり、図４６は、図４と同様にフィンの短手方向に沿う断面図である。
【０１９６】
図４５および図４６に示すように、本変形例の高耐圧トランジスタＱＨにおいて、幅Ｗ４と高さＨ４との間には、Ｈ４／Ｗ４＞０．５の関係が成り立つ。つまり、フィンＦＢの高さと、隣り合うフィンＦＢ同士の間隔との関係において、フィンＦＢの高さは比較的大きく、隣り合うフィンＦＢ同士の間隔は比較的狭い。
【０１９７】
本変形例の高耐圧トランジスタＱＨは、フィンＦＢの上端部、下端部および平坦部のチャネル領域のｐ型不純物（例えばＢ（ホウ素））の濃度は、フィンＦＢの中央部よりも高く、この点で前記実施の形態１の半導体装置と異なる。すなわち、フィンＦＢの上端部の半導体基板ＳＢ内には、フィンＦＢの中央部のウェルＷＬ２に比べてｐ型不純物濃度が高い半導体領域ＳＲＡが形成されている。また、フィンＦＢの下端部および平坦部の半導体基板ＳＢ内には、フィンＦＢの中央部のウェルＷＬ２に比べてｐ型不純物濃度が高い半導体領域ＳＲＢが形成されている。
【０１９８】
このような半導体領域ＳＲＡ、ＳＲＢは、図１２を用いて説明した、チャネル領域を形成するために行うイオン注入工程により形成することができる。つまり、複数回のイオン注入を行い、それらの注入工程における注入エネルギーを制御することで、不純物イオンがフィンＦＢの中央部に導入されることを防ぐ。その後の工程は、図１２〜図２９を用いて説明した工程と同様の工程を行うことで、図４５および図４６に示す本変形例の半導体装置が略完成する。
【０１９９】
ここで、図４７に、本変形例の半導体装置の所定の領域における深さ（横軸）とｐ型不純物の濃度（縦軸）との関係を表わしたグラフを示す。図４７のグラフは、半導体領域ＳＲＡ、ＳＲＢの形成直後のｐ型不純物の分布を示すものである。
【０２００】
図４７に示すように、フィンＦＢの上端部、下端部と半導体基板ＳＢの平坦部（プレーナ部）とは、フィンＦＢ内を含む半導体基板ＳＢ内において特にｐ型不純物の濃度が高い。言い換えれば、フィンＦＢの上端部の不純物濃度の平均値（第１濃度）、フィンＦＢの下端部の不純物濃度の平均値（第３濃度）および平坦部の不純物濃度の平均値（第４濃度）のそれぞれは、フィンＦＢの中央部の不純物濃度の平均値（第２濃度）より高い。このような半導体基板ＳＢ内の不純物の濃度分布は、イオン注入工程により半導体領域ＳＲＡ、ＳＲＢを形成した直後のみでなく、完成した半導体装置においても同じである。
【０２０１】
本変形例の高耐圧トランジスタＱＨの電流−電圧特性のグラフは、例えば図３９に実線で示すような形を示す。図４６に示すように、隣り合うフィンＦＢの側面同士の間の幅Ｗ４と、フィンＦＢの高さＨ４とが、Ｈ４／Ｗ４＞０．５の式で表わされる関係を有する高耐圧トランジスタＱＨでは、フィンＦＢ同士の間隔が狭く、フィンＦＢの高さが比較的高いことから、高耐圧トランジスタＱＨでは平坦部を流れる電流は小さくなり、フィンＦＢを流れる電流が大きくなる。
【０２０２】
加えて、前記実施の形態２において説明したように、フィンＦＢの上端は電界が集中しやすいため、フィンＦＢの上端（上面）をチャネルとして有するトランジスタはしきい値電圧が低い。そこで、本変形例では、図４５〜図４７を用いて説明したように、フィンＦＢの上端部に高濃度の半導体領域ＳＲＡを形成することで、フィンＦＢの上端部での電界集中を抑え、かつ、フィンＦＢの上端部をチャネル領域として有するトランジスタのしきい値電圧を増大させ、これによりキンク現象の発生を防いでいる。加えて、ここでは、フィンＦＢの下端部および平坦部に高濃度の半導体領域ＳＲＢを形成することで、平坦部をチャネル領域として有するトランジスタのしきい値電圧を高めている。
【０２０３】
これにより、高耐圧トランジスタＱＨの全体を流れる電流の特性は、フィンＦＢの表面であって、特にフィンＦＢの中央部の側面をチャネル領域として有するトランジスタの電流特性に近付く。これにより、フィンＦＢの上端部をチャネル領域として有するトランジスタ、および、平坦部をチャネル領域として有するトランジスタのそれぞれのしきい値電圧が低いことに起因するキンク現象の発生を防ぐことができる。
【０２０４】
ここでは、このように、高耐圧トランジスタＱＨを構成する一部のトランジスタのしきい値電圧を高めても、高耐圧トランジスタＱＨがオン状態のときに当該トランジスタに流れる電流が大きく減少することはない。よって、前記実施の形態１で説明した効果、つまり、フィンＦＢの表面に加えて平坦部もチャネル領域として有する高耐圧トランジスタＱＨを形成し、実効的なゲート幅を増大して半導体装置の微細化を実現する効果は、本変形例でも得ることができる。
【０２０５】
＜変形例３＞
上記変形例１の半導体装置に、前記実施の形態２の半導体装置を組み合わせてもよい。以下では、図４０〜図４３を用いて説明した半導体装置に、前記実施の形態２の半導体装置を組み合わせた場合について、図４８および図４９を用いて説明する。図４８および図４９は、本変形例の半導体装置を示す断面図である。図４８は、図３と同様にフィンの長手方向に沿う断面図であり、図４９は、図４と同様にフィンの短手方向に沿う断面図である。
【０２０６】
ここでは、幅Ｗ４と高さＨ４との間にＨ４／Ｗ４＜０．５の関係が成り立つ場合について説明する。つまり、ここでは、図４８および図４９に示すフィンＦＢの高さと、隣り合うフィンＦＢ同士の間隔との関係において、フィンＦＢの高さは比較的小さく、隣り合うフィンＦＢ同士の間隔は比較的広い。
【０２０７】
本変形例の半導体装置は、高耐圧トランジスタＱＨにおいて、フィンＦＢの上端部および中央部のチャネル領域のｐ型不純物（例えばＢ（ホウ素））の濃度が、フィンＦＢの下端部および平坦部のそれぞれよりも高く、この点で前記実施の形態１の半導体装置と異なる。
【０２０８】
すなわち、フィンＦＢの中央部の半導体基板ＳＢ内には、ウェルＷＬ２に比べてｐ型不純物濃度が高い半導体領域ＳＲＣが形成されている。また、フィンＦＢの上端部の半導体基板ＳＢ内には、半導体領域ＳＲＣに比べてｐ型不純物濃度が高い半導体領域ＳＲＡが形成されている。半導体領域ＳＲＡは、フィンＦＢの上面に形成されており、半導体領域ＳＲＡ、ＳＲＣは、フィンＦＢの下端部および平坦部には形成されておらず、低耐圧トランジスタ領域１Ａには形成されていない。
【０２０９】
このような半導体領域ＳＲＣは、図３７を用いて説明した工程と同様に、チャネル領域を形成するために行うイオン注入工程により、複数回のイオン注入を行うことで形成することができる。ここでは、イオン注入の際には注入エネルギーを比較的低くすることで、不純物イオンがフィンＦＢの下端部および平坦部に導入されることを防ぐ。その後の工程は、図１２〜図２９を用いて説明した工程と同様の工程を行うことで、図４８および図４９に示す本変形例の半導体装置が略完成する。
【０２１０】
本変形例の半導体装置の所定の領域における深さ（横軸）とｐ型不純物の濃度（縦軸）との関係を表わしたグラフは、図４３のグラフに似た形となる。すなわち、フィンＦＢの最上部は、フィンＦＢ内を含む半導体基板ＳＢ内において最もｐ型不純物の濃度が高く、フィンＦＢの上端から平坦部に向かうにつれてｐ型不純物濃度は低くなる。つまり、フィンＦＢの上端部は、フィンＦＢ内を含む半導体基板ＳＢ内において特にｐ型不純物の濃度が高く、フィンＦＢの中央部は、当該上端部よりも不純物濃度が低く、フィンＦＢの下端部および平坦部に比べて不純物濃度が高い。
【０２１１】
言い換えれば、フィンＦＢの上端部の不純物濃度の平均値（第１濃度）は、フィンＦＢの中央部の不純物濃度の平均値（第２濃度）より高く、第２濃度は、フィンＦＢの下端部の不純物濃度の平均値（第３濃度）および平坦部の不純物濃度の平均値（第４濃度）のそれぞれより高い。
【０２１２】
本変形例の高耐圧トランジスタＱＨ（図４８参照）に印加するゲート電圧（横軸）と、高耐圧トランジスタＱＨに流れるドレイン電流（縦軸）との関係を示すグラフは、図４４に示す実線のグラフと同様の形を示す。
【０２１３】
本変形例では、電界が集中し易いフィンＦＢの上端部に高濃度の半導体領域ＳＲＡを形成することで、当該上端部をチャネル領域として有するトランジスタのしきい値電圧を高めている。また、ここでは、高濃度の半導体領域ＳＲＣを形成することで、平坦部をチャネル領域として有するトランジスタのしきい値電圧を高めている。これにより、キンク現象が生じることを防ぐことができる。
【０２１４】
ここでは、半導体領域ＳＲＡ、ＳＲＣの形成によりフィンＦＢの表面をチャネル領域として有するトランジスタのしきい値電圧が高くなるが、高耐圧トランジスタＱＨがオン状態のときに当該トランジスタに流れる電流が大きく減少することはない。よって、前記実施の形態１で説明した効果、つまり、平坦部に加えてフィンＦＢの表面もチャネル領域として有する高耐圧トランジスタＱＨを形成し、実効的なゲート幅を増大して半導体装置の微細化を実現する効果は、本変形例でも得ることができる。
【０２１５】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２１６】
１Ａ    低耐圧トランジスタ領域
１Ｂ    高耐圧トランジスタ領域
Ｄ１〜Ｄ３    拡散領域
ＥＩ１、ＥＩ２    素子分離膜
ＥＸ１〜ＥＸ３    エクステンション領域
ＦＡ、ＦＢ    フィン
ＧＥ１、ＧＥ２    ゲート電極
ＱＨ    高耐圧トランジスタ
ＱＬ    低耐圧トランジスタ
ＳＢ    半導体基板
【図１】
2018073971.tif 000003
【図２】
2018073971.tif 000004
【図３】
2018073971.tif 000005
【図４】
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【図５】
2018073971.tif 000007
【図６】
2018073971.tif 000008
【図７】
2018073971.tif 000009
【図８】
2018073971.tif 000010
【図９】
2018073971.tif 000011
【図１０】
2018073971.tif 000012
【図１１】
2018073971.tif 000013
【図１２】
2018073971.tif 000014
【図１３】
2018073971.tif 000015
【図１４】
2018073971.tif 000016
【図１５】
2018073971.tif 000017
【図１６】
2018073971.tif 000018
【図１７】
2018073971.tif 000019
【図１８】
2018073971.tif 000020
【図１９】
2018073971.tif 000021
【図２０】
2018073971.tif 000022
【図２１】
2018073971.tif 000023
【図２２】
2018073971.tif 000024
【図２３】
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【図２４】
2018073971.tif 000026
【図２５】
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【図２６】
2018073971.tif 000028
【図２７】
2018073971.tif 000029
【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2018073971.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
2018073971.tif 000040
【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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