(57)【要約】【課題】【解決手段】  半導体素子が提供されている。その半導体素子は、トランジスタ素子を有する基板と、複数の銅被覆相互接続配線および導電ビアとを備える。複数の銅被覆相互接続配線および導電ビアは、空気誘電体によって互いに絶縁されるように、半導体素子の複数の相互接続レベルの各々に設けられている。半導体素子は、さらに、半導体素子の複数の相互接続レベルを貫通して延びる支柱部を形成するようそれぞれ構成された複数の支持スタブを備える。
2005519454.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子であって、
トランジスタ素子を有する基板と、
前記半導体素子の複数の相互接続レベルの各々に設けられると共に、空気誘電体によって互いに絶縁された複数の銅被覆相互接続配線および導電ビアと、
前記半導体素子の前記複数の相互接続レベルを貫通して延びる支柱部を形成するようそれぞれ構成された複数の支持スタブと
を備える半導体素子。
【請求項２】
請求項１に記載の半導体素子であって、前記複数の銅被覆相互接続配線および導電ビアは、デュアルダマシン構造とされた半導体素子。
【請求項３】
請求項１に記載の半導体素子であって、前記複数の支持スタブは、前記複数の銅被覆相互接続配線および導電ビアと電気的に相互に非接続である半導体素子。
【請求項４】
請求項１に記載の半導体素子であって、さらに、
前記銅被覆相互接続配線および導電ビアの最上層の上に設けられた保護層を備える半導体素子。
【請求項５】
請求項４に記載の半導体素子であって、前記複数の支持スタブは、さらに、前記保護層を支持する半導体素子。
【請求項６】
半導体素子であって、
トランジスタ素子を有する基板と、
前記半導体素子の複数の相互接続レベルの各々に設けられると共に、多孔質の誘電材料によって互いに絶縁された複数の銅被覆相互接続配線および導電ビアと、
前記半導体素子の前記複数の相互接続レベルを貫通して延びる支柱部を形成するようそれぞれ構成された複数の支持スタブと、を備える半導体素子。
【請求項７】
請求項６に記載の半導体素子であって、前記複数の支持スタブは、前記複数の銅被覆相互接続配線および導電ビアと電気的に相互接続されていない半導体素子。
【請求項８】
請求項６に記載の半導体素子であって、さらに、
前記銅被覆相互接続配線および導電ビアの最上層の上に設けられた保護層を備える半導体素子。
【請求項９】
半導体素子の製造方法であって、
基板上にトランジスタ構造を形成する工程と、
複数のレベルに金属被覆相互接続構造を形成する工程とを備え、前記金属被覆相互接続構造を形成する前記工程は、
犠牲層を蒸着する工程と、
デュアルダマシンプロセスを実行して、トレンチおよびビアをエッチングする工程と、
前記トレンチおよびビアを充填および平坦化する工程とを備え、
前記製造方法は、さらに、
前記金属被覆相互接続構造の前記複数のレベルにわたって、前記犠牲層をエッチング除去する工程であって、空隙のある金属被覆相互接続構造を残すエッチング除去工程と、
前記空隙のある金属被覆相互接続構造に、低誘電率材料を充填する工程であって、低誘電率金属被覆相互接続構造を形成するよう構成された充填工程と、を備える製造方法。
【請求項１０】
請求項９に記載の半導体素子の製造方法であって、さらに、
前記充填された空隙のある金属被覆相互接続構造の上に保護層を形成する工程を備える製造方法。
【請求項１１】
請求項９に記載の半導体素子の製造方法であって、前記犠牲層は誘電体である製造方法。
【請求項１２】
請求項１１に記載の半導体素子の製造方法であって、前記誘電体は二酸化シリコン（ＳｉＯ2 ）である製造方法。
【請求項１３】
請求項９に記載の半導体素子の製造方法であって、前記エッチング除去工程は、前記犠牲層をウェットエッチャントにさらす工程を備える製造方法。
【請求項１４】
請求項１３に記載の半導体素子の製造方法であって、前記ウェットエッチャントは、フッ化水素酸（ＨＦ）および脱イオン水（ＤＩ水）の混合物である製造方法。
【請求項１５】
半導体素子の製造方法であって、
基板上にトランジスタ構造を形成する工程と、
複数のレベルに金属被覆相互接続構造を形成する工程とを備え、前記金属被覆相互接続構造を形成する前記工程は、
犠牲層を蒸着する工程と、
デュアルダマシンプロセスを実行して、トレンチ、ビア、およびスタブをエッチングする工程と、
前記トレンチ、ビア、およびスタブを充填および平坦化する工程とを備え、
前記製造方法は、さらに、
前記金属被覆相互接続構造の前記複数のレベルにわたって、前記犠牲層をエッチング除去する工程であって、空隙のある金属被覆相互接続構造および支持スタブを残すエッチング除去工程を備える製造方法。
【請求項１６】
請求項１５に記載の半導体素子の製造方法であって、さらに、
前記空隙のある金属被覆相互接続構造および支持スタブの上に保護層を形成する工程を備える製造方法。
【請求項１７】
請求項１６に記載の半導体素子の製造方法であって、前記空隙のある金属被覆相互接続構造は、空気、窒素、ネオン、およびアルゴンのうちのいずれかを誘電体として有する製造方法。
【請求項１８】
請求項１５に記載の半導体素子の製造方法であって、前記エッチング除去工程は、
前記犠牲層をウェットエッチャントにさらす工程を備える製造方法。
【請求項１９】
請求項１８に記載の半導体素子の製造方法であって、前記ウェットエッチャントは、少なくともフッ化水素酸（ＨＦ）および脱イオン水（ＤＩ水）の混合物である製造方法。
【請求項２０】
請求項１５に記載の半導体素子の製造方法であって、前記支持スタブの各々は、前記空隙のある金属被覆相互接続構造の前記複数のレベルを貫通して延びる支柱部を形成するよう構成されている製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体素子の製造技術と、半導体素子の性能を向上させるための技術に関する。特に、本発明は、犠牲材料を用いて半導体素子の性能を向上させる技術に関する。
【背景技術】
【０００２】
周知のように、半導体工業は、より小型の形状の素子をより高い密度で備えるより大きい基板を実現する方向に進んでいる。それを実現するために、数百万のトランジスタが、多層の金属被覆（メタライゼーショ）相互接続配線、絶縁誘電体層、および導電ビア構造を通して接続され、ウエハ基板上に加工される。元々、メタライゼーション配線およびビアは、比較的安価、エッチングが容易、比較的抵抗値が低い、といった理由から、主にアルミニウムから形成され、絶縁体は、主に二酸化シリコンから形成されていた。しかしながら、システムオンチップの発展に関連して、メタライゼーション配線間の距離を短くするだけでなく、素子形状、ビアおよびコンタクトホールのサイズも小型化されているため、半導体製造において用いられる材料を変更することにより半導体素子の性能を向上させる必要が高まっている。そのために、これまでは、２つの解決法が採られてきた。
【０００３】
１つ目として、アルミニウムではなく、銅の相互接続配線、ビアおよびコンタクトホールが用いられている。アルミニウムを銅に置き換えると、銅の方が抵抗値が低く、導電性およびエレクトロマイグレーション特性が良好であるため好ましい。しかしながら、金属相互接続形成の根本的な変更が必要となるため、アルミニウムを銅に置き換えることには問題があった。具体的には、アルミニウム相互接続は、基板の表面に被せたアルミニウム薄膜の保護されていない部分をエッチングすることにより形成されるが、銅相互接続は、誘電体層にエッチングされたビアホールおよびトレンチに銅を蒸着することにより形成される。結果として、銅相互接続を有する半導体素子では、基板表面に対して平坦化処理を実行することにより、誘電体のトレンチ、ビアまたはコンタクトプラグではない領域から余分な銅を除去する必要がある。
【０００４】
２つ目としては、二酸化シリコンの代わりに、誘電率の低い誘電材料、いわゆる、低誘電率材料が、絶縁体として用いられている。低誘電率材料は、第１に、相互接続間の静電容量を低減するため好ましい。何故なら、互いに近接して配置された２つのメタライゼーション配線の間の結合静電容量は、用いられる絶縁誘電材料の誘電率に正比例するからである。第２に、低誘電率材料は、誘電体の誘電率が低いほど、メタライゼーション配線間で信号の干渉が生じる可能性が低くなるため、クロストークノイズを低減する。例えば、広く用いられている誘電体、すなわち、二酸化シリコンは、約４．０の誘電率を有するが、空気は、最も低い約１．０の誘電率を有しており、他の低誘電率材料は、約１．５から約３．５の範囲の誘電率を有している。空気は、最も低い誘電率を有することが知られており、空気に近い誘電率を有する誘電材料を製造するという半導体製造技術における流れがあった。
【０００５】
こうした試みの結果、従来、極めて多孔質の誘電材料が製造されてきた。しかしながら、半導体製造技術の現状と、そのような多孔質の誘電材料の機械的強度の低さが、半導体製造プロセスで多孔質誘電材料を用いることの障害になっている。特に、低誘電率材料の機械的強度の低さは、銅被覆配線に対して実行される化学機械平坦化（ＣＭＰ）処理処理の際に問題となる。周知のように、ＣＭＰ処理では、運動する研磨パッドに向かって基板表面を接触させて力を加えることにより、基板表面全体から余分な金属を除去する。しかしながら、研磨パッドに基板表面を押し付けることにより、半導体構造の領域に、破壊やひび割れを生じることで、性能を損ねたり、製造された半導体ウエハの処分が必要となったりする場合があるため、多孔質の低誘電率材料を有する半導体素子にＣＭＰ処理を実行することは困難である。これらの問題が半導体製造プロセス中に生じると、ウエハの処理量が低下するだけでなく、良好なチップの歩留まりも劇的に低下することは明らかであった。
【０００６】
上述の観点から、従来の技術を用いて製造できる半導体構造であって、ＣＭＰ処理中の良好な構造的支持を提供しつつ、低誘電率材料を用いた素子のように容量遅延の低い素子を形成する半導体構造が求められている。
【発明の開示】
【課題を解決するための手段】
【０００７】
概して、本発明は、これらの要求を満たすために、化学機械平坦化において一般に生じる機械的な応力および圧力に耐えることができる半導体構造を、標準的な誘電材料を用いて製造することを可能にする。好ましい実施形態では、後にエッチング除去されて、誘電率の低い（低誘電率の）絶縁体に置き換えられる犠牲材料が、半導体構造の銅相互接続の各層を製造するために用いられる。別の実施例では、複数の支持スタブが、各犠牲層内に形成され、犠牲材料がエッチング除去されたされた場合のための連続的な支柱部を規定する。本発明は、プロセス、装置、システム、デバイス、または方法を含む種々の形態で実施できることを理解されたい。以下では、本発明の実施形態をいくつか説明する。
【０００８】
一実施形態では、半導体素子が開示されている。その半導体素子は、トランジスタ素子を有する基板と、複数の銅被覆相互接続配線および導電ビアとを備える。複数の銅被覆相互接続配線および導電ビアは、空気誘電体によって互いに絶縁されるように、半導体素子の複数の相互接続レベルの各々に設けられている。半導体素子は、さらに、半導体素子の複数の相互接続レベルを貫通して延びる支柱部を形成するようそれぞれ構成された複数の支持スタブを備える。
【０００９】
別の実施形態では、半導体素子が開示されている。その半導体素子は、トランジスタ素子を有する基板と、複数の銅被覆相互接続配線および導電ビアとを備える。複数の銅被覆相互接続配線および導電ビアは、多孔質の誘電材料によって互いに絶縁されるように、半導体素子の複数の相互接続レベルの各々に設けられている。半導体素子は、さらに、半導体素子の複数の相互接続レベルを貫通して延びる支柱部を形成するようそれぞれ構成された複数の支持スタブを備える。
【００１０】
さらなる実施形態では、半導体素子を製造するための方法が開示されている。その方法は、トランジスタ構造を基板上に形成する工程から始まる。次に、犠牲層を蒸着することにより、金属被覆相互接続構造が複数のレベルに形成され、トレンチおよびビアをエッチングするためのデュアルダマシンプロセスが実行され、トレンチおよびビアが充填および平坦化される。次に、金属被覆相互接続構造の複数のレベルにわたって、犠牲層がエッチングされ、空隙のある金属被覆相互接続構造が残る。空隙のある金属被覆相互接続構造は、次いで、低誘電率材料を充填され、低誘電率金属被覆相互接続構造が形成される。
【００１１】
さらに別の実施形態では、半導体素子を製造するための方法が開示されている。その方法は、トランジスタ構造を基板上に形成する工程に始まり、次いで、複数のレベルに金属被覆相互接続構造を形成する工程に進む。金属被覆相互接続構造は、犠牲層を蒸着し、トレンチ、ビア、およびスタブをエッチングするためのデュアルダマシンプロセスを実行し、トレンチ、ビア、およびスタブを充填して平坦化することにより形成される。次に、金属被覆相互接続構造の複数のレベルにわたって、犠牲層がエッチング除去され、空隙のある金属被覆相互接続構造と、支持スタブが残る。
【００１２】
本発明には、数多くの利点がある。特に、本発明の半導体構造は、空気または低誘電率材料を誘電体として用いる場合でも、ＣＭＰおよびその他の処理中に生じる構造的な応力および圧力に耐える。このように、金属間の誘電容量が最小限に抑えられ、より高速な集積回路素子が製造されると共に、半導体製造プロセスにおいて空気または低誘電率材料を用いた場合の欠点が、実質的に排除される。
【００１３】
本発明のその他の態様および利点は、本発明の原理を例示した添付図面と関連付けて行う以下の詳細な説明から明らかになる。
【発明を実施するための最良の形態】
【００１４】
金属間の誘電容量を最小化することにより、半導体の性能を最適化する半導体構造を製造するための実施形態について説明する。好ましい実施形態では、犠牲材料が、銅相互接続の各層を加工する際に用いられ、後にエッチング除去されて、誘電率の低い絶縁体に置き換えられる。別の実施形態では、複数のスタブが、犠牲層に形成され、犠牲材料がエッチング除去された場合のためのほぼ連続的な支柱部を形成する。好ましい実施例では、略連続的なスタブの支柱部は、保護層から保護キャップ層まで延びるよう構成されており、容量に関連した遅延を低減しつつ高い構造上の完全性を有する半導体構造を形成する。好ましい実施形態では、複数のスタブは、銅から形成される。別の実施形態では、犠牲層は誘電体であり、低誘電率材料は多孔質の誘電材料である。
【００１５】
以下の説明では、本発明の完全な理解を促すために、数多くの具体的な詳細が示されている。しかしながら、当業者にとって明らかなように、本発明は、これらの具体的かつ詳細な構成については、その一部もしくはすべてを他の具体的構成に変更しても実行可能である。そのほか、本発明が不必要に不明瞭となることを避けるため、周知のプロセス処理処理の説明は省略した。
【００１６】
図１Ａは、本発明の一実施形態に従って、複数の能動素子を有する基板１０２上に形成された中間誘電体（ＩＬＤ）を有する半導体構造１００を示す断面図である。図に示すように、加工された各トランジスタは、基板１０２内に形成された複数のソース／ドレーン拡散領域１０３を備える。各トランジスタは、さらに、導体ポリシリコンゲート１２０を備えており、導体ポリシリコンゲート１２０の各々は、誘電体ゲート酸化物１１８によって基板１０２から隔離されている。一実施形態では、ソース／ドレーン領域１０３は、Ｐ型またはＮ型領域とも呼ばれ、ホウ素やリンなどの不純物を導入するドーピング処理によって形成されてよい。図に示すように、ソース／ドレーン領域１０３は、基板１０２内に形成された複数のシャロートレンチアイソレーション領域１０４によって分離されている。設計によると、シャロートレンチアイソレーション領域１０４は、不導体材料（例えば、二酸化シリコン、窒化シリコンなど）から形成される。ゲート酸化物１１８およびポリシリコンゲート１２０の各々の各側壁に沿って、複数の誘電体スペーサ１２２が形成されている。
【００１７】
さらに、基板１０２を覆って形成された中間誘電体（ＩＬＤ）１０６が図示されている。好ましい例では、ＩＬＤ１０６は、二酸化シリコンから形成される。もっとも、ＩＬＤ１０６は、十分に強固で十分な絶縁を実現できるのであれば、任意の他の適切な誘電材料を用いて形成することができるのは、当業者にとって明らかである。中間誘電体層は、通例、ＩＬＤ１、ＩＬＤ２などと略記される。素子の後に最初に形成される誘電体層に対する金属間誘電体（ＩＭＤ）または金属前誘電体（ＰＭＤ）という用語も、集積回路アーキテクチャを記述するために頻繁に用いられる。
【００１８】
ＩＬＤ１０６内には、導電材料で満たされる（すなわち、プラグを形成する）よう構成された複数のコンタクトホール１０８が設けられており、それにより、メタライゼーション配線とトランジスタ（すなわち、能動構成要素）との間で実質的に直接通電することが可能となる。一実施例では、コンタクトプラグは、タングステンの層を蒸着した後に、ＩＬＤ１０６の上面から、余分なタングステンを平坦化によって除去することで形成される。
【００１９】
本実施形態では、コンタクトホール１０８にはタングステンが充填されるが、当業者にとって明らかなように、コンタクトホール１０８には、金属相互接続と能動構成要素との間の直接的な層間電気接続を提供する機能を実現できるのであれば、任意の導電材料を充填することができる。さらに、この例では、余分な材料を除去するためにＣＭＰ処理が用いられているが、任意の他の平坦化または材料除去処理を用いてよいことは、当業者にとって明らかである。
【００２０】
平坦化処理に続いて、ＩＬＤ１０６の上に保護層１１６が形成され、次の加工処理の際の腐食および化学反応から能動構成要素を保護する。一例では、保護層１１６は、窒化シリコン（ＳｉＮ）から形成される。
【００２１】
図１Ｂは、本発明の一実施形態に従って、複数の加工されたメタライゼーション配線１１５、ビアホール１１２、およびスタブホール１２４ａを有する第１の犠牲層１１０ａをさらに備える図１Ａの半導体構造１００を示す。図に示すように、保護層１１６には、第１の犠牲層１１０ａが被せられており、第１の犠牲層１１０ａは、化学蒸着（ＣＶＤ）法によって形成される。第１の犠牲層１１０ａは、任意の適切な蒸着プロセスを用いて蒸着された二酸化シリコン（ＳｉＯ2 ）であることが好ましい。一実施形態では、二酸化シリコンは、任意の適切な蒸着法を用いて、テトラエチルオルトシリケート「ＴＥＯＳ」（すなわち、Ｓｉ（ＯＣ2 Ｈ5 ）4 ）反応物質を分解することにより蒸着されてもよい。適切な蒸着法としては、化学蒸着（ＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、常圧化学蒸着（ＡＰＣＶＤ）、準常圧化学蒸着（ＳＡＣＶＤ）、プラズマ化学蒸着（ＰＥＣＶＤ）などが挙げられる。本実施形態では、犠牲層を、二酸化シリコンを用いて形成したが、他の例では、犠牲層１１０ａを、製造プロセスにおいて機械的に強固であると共に銅に対して不活性な任意の材料から形成してもよい。
【００２２】
第１の犠牲層１１０ａの形成に続いて、第１の犠牲層１１０ａ内に、層間メタライゼーション配線および導電ビアを形成するために、銅デュアルダマシンプロセスが実行される。一実施例では、まず、複数のビアホール１１２が形成される。これは、第１の犠牲層１１０ａをフォトレジストマスクで覆い、次いで、第１の犠牲層１１０ａの保護されていない部分を、保護層１１６の表面およびコンタクトホール１０８に至るまでエッチング除去することにより実現可能である。
【００２３】
好ましい実施形態では、ビアホール１１２に加えて、ビアホール１１２とほぼ同じプロセスを用いて、第１の犠牲層１１０ａ内に複数のスタブホール１２４ａが形成される。すなわち、複数のスタブ形状のパターンが、第１の犠牲層１１０ａの表面の上にマスクされ、次いで、保護層１１６の表面に至るまでエッチング除去される。次に、同じ技術を用いて、複数のトレンチ１１４の各々が、マスクされたビアホール１１２と実質的に整列するように、第１の犠牲層１１０ａ内に複数のトレンチ１１４が形成される。
【００２４】
この時点で、第１の犠牲層１１０ａの表面上と、トレンチ１１４、ビアホール１１２、およびスタブホール１２４ａ内に、金属の層が蒸着される。一実施形態では、トレンチ１１４は、スパッタリングおよび電気メッキプロセスにより銅を充填され、複数のメタライゼーション配線１１５および導電ビアを規定する。実施例の一つとして、金属の蒸着に先立って、第一の犠牲層１１０ａの表面上と、複数のビアホール１１２およびトレンチ１１４内に、バリア層（図１Ｂでは図示せず）を蒸着するものとしても良い。バリア層の形成に使用可能な代表的な金属は、例えば、タンタル材料、窒化タンタル材料、または、それらの混合物である。その後、複数のビアホール１１２およびトレンチ１１４の内壁および表面を被覆するために、銅シード層（図１Ｂには図示せず）が、バリア層の上に蒸着される。シード層は、次の銅電気蒸着プロセスのための良好な電気接続を確立するよう構成されている。
【００２５】
複数のスタブ１２５ａの各々の機能は、半導体構造１００の多層構造を支持することである。このように、異なる相互接続層の間の電気接続を提供するよう構成された複数の導電ビア１１３とは異なり、スタブ１２５ａの機能は、構造的な完全性の高い半導体構造を提供することである。したがって、半導体素子は、最良の構造支持の構成を実現するために任意の数のスタブ１２５を備えることができることを理解されたい。さらに、本実施形態では、スタブホール１２４ａには銅が充填されるが、他の例では、スタブ１２４ａには、次に形成される保護キャップ層１１８を支持するのに十分な強さを有する限りは任意の非犠牲材料または金属を充填しても差し支えない。
【００２６】
メタライゼーション配線１１５、導電ビア１１３、およびスタブ１２５ａの形成に続いて、第１の犠牲層１１０ａの表面に重なる銅層に対して、ＣＭＰ処理が実行されることで、犠牲層１１０ａの表面から余分な銅が除去される。
【００２７】
図１Ｃは、本発明の一実施形態に従って、複数のスタブ１２５ｂないし１２５ｇをそれぞれ備える複数の加工された犠牲層１１０ｂないし１１０ｇを有する図１Ｂの半導体構造１００を示す。一つの代表的な実施形態では、第２、第３、第４、第５、第６、および第７の犠牲層１１０ｂないし１１０ｇと、それら犠牲層それぞれのトレンチ１１４、メタライゼーション配線１１５、ビアホール１１２、導電ビア１１３、スタブホール１２４ｂないし１２４ｇ、およびスタブ１２５ｂないし１２５ｇの各々は、第１の犠牲層１１０ａと、その犠牲層のトレンチ１１４、メタライゼーション配線１１５、ビアホール１１２、導電ビア１１３、スタブホール１２４ａ、およびスタブ１２５ａと、同じ方法および同じ材料で形成される。
【００２８】
図に示すように、複数のスタブ１２５ｂないし１２５ｇは、各々が複数のスタブ１２５ａのいずれかに整列するように、第１ないし第７の犠牲層１１０ｂないし１１０ｇ内にそれぞれ形成される。すなわち、複数のスタブ１２５ｇの各々は、各犠牲層１１０ａないし１１０ｆの各々に形成された整列したスタブの各グループと共に、保護層１１６の表面から第７の犠牲層１１０ｇの表面までそれぞれ延びる略連続的な支柱部を規定する。このように、スタブ１２５ａないし１２５ｇは、次に形成される保護キャップ層１１８のための十分な支持を提供する。
【００２９】
図１Ｄは、本発明の一実施形態に従って、誘電材料として空気を有するエッチング後の多層半導体構造１００’を示す断面図である。図に示すように、図１Ｃに示した半導体１００の犠牲層１１０ａないし１１０ｇはエッチングされている。例えば、犠牲層１１０ａないし１１０ｇは、ウェットエッチングプロセスで除去されてよい。ウェットエッチングプロセスでは、フッ化水素酸（ＨＦ）および脱イオン水の混合物（すなわち、希釈したＨＦ（ＤＨＦ））を、犠牲層１１０ａないし１１０ｇに作用させることにより、導電ビア１１３、メタライゼーション配線１１５、およびスタブ１２５ａないし１２５ｇを取り囲む犠牲材料を除去する。一実施例では、犠牲材料は、まず、半導体構造１００を、フッ化水素酸および脱イオン水の混合物を含むタンクに一定時間浸すことにより除去されてもよい。その後、フッ化水素酸および脱イオン水の混合物は、半導体構造１００をリンスすることによって除去され、次いで、回転リンス処理が実行される。別の実施形態では、液浸エッチングは、ヒータや撹拌装置（例えば、撹拌機、超音波、高周波超音波など）を用いて促進されてもよい。他の実施形態では、半導体構造１００を浸す代わりに、フッ化水素酸および脱イオン水の混合物を半導体構造１００に噴霧することにより、空隙のある金属被覆相互接続構造を形成することで、エッチング処理を実行してもよい。しかしながら、別の実施形態では、犠牲材料をエッチング除去するために、酸化物プラズマエッチング法を用いてもよい。
【００３０】
フッ化水素酸および脱イオン水の混合物におけるフッ化水素酸の濃度は、約０．１％から５．０％の範囲であることが好ましい。しかしながら、当業者にとって明らかなように、フッ化水素酸および脱イオン水の混合物におけるフッ化水素酸の濃度は、混合物がメタライゼーション配線に影響を与えずに犠牲層を除去することができる限り、任意の適切な濃度であってよい。さらに、エッチング処理を実行するために、フッ化水素酸および脱イオン水の混合物が用いられたが、エッチャントが犠牲材料を除去できる限り、適切な濃度を有する任意の適切なエッチャントを用いてよいことを理解されたい。
【００３１】
スタブ１２５ａないし１２５ｇ、導電ビア１１３、およびメタライゼーション配線１１５は、エッチング処理に影響されないよう構成されることに注意されたい。すなわち、スタブ１２５ａないし１２５ｇ、導電ビア１１３、およびメタライゼーション配線１１５は、フッ化水素酸および脱イオン水の混合物に対して実質的に不活性な材料から形成される。さらに、能動構成要素は、保護層１１６によって保護されているため、それらの電気性能は、犠牲材料の除去による影響を受けない。加えて、本実施形態では、絶縁体として空気が用いられたが、別の実施例では、誘電率の低い任意のガス（例えば、窒素など）または任意の不活性ガス（例えば、ネオン、アルゴンなど）を用いて、犠牲材料を置き換えてもよい。
【００３２】
図１Ｅは、本発明の一実施形態に従って、保護キャップ層１１８をさらに備える図１Ｄのエッチング後の空気誘電体多層半導体構造１００’を示す。図に示すように、一例では、保護キャップ層１１８は、実質的には犠牲層１２５ｇの除去によって生じた空間に形成された複数の凹面１１６ｂ１および１１６ｂ２を備えてよい。
【００３３】
図に示すように、保護キャップ層１１８は、半導体構造１００’の加工を実質的に終了させると共に、２つの目的を果たす。保護キャップ層１１８は、シーリング保護層として機能することで、半導体構造１００’内での腐食および化学反応を防ぐと共に、半導体構造１００’のためのキャップとしても機能する。したがって、複数のスタブ１２５ａないし１２５ｇの略連続的な柱部は、保護キャップ層１１８のための十分な支持を提供する。このように、保護キャップ層１１８、複数のスタブ１２５ａないし１２５ｇ、複数のメタライゼーション配線１１５、複数の導電ビア１１３、および基板１０２は、容量遅延を低減しつつ高い構造上の完全性を有する半導体構造を形成する。
【００３４】
図１Ｆ−１は、本発明の一実施形態に従って、低誘電体層を有する図１Ｄのエッチング後の多層半導体構造１００’を示す断面図である。図に示すように、犠牲層１１０ａないし１１０ｇは、低誘電率材料１１１からなる誘電体層１１０ａ’ないし１１０ｇ’に置き換えられている。低誘電率材料１１１は、空気の誘電率に非常に近い誘電率を有することが好ましい極めて多孔質の誘電材料となるよう構成されている。したがって、低誘電率材料は、空気で満たされた複数の空隙１１１’を備える。一実施形態では、低誘電率材料１１１は、カリフォルニア州ロスガトスのＡｐｐｌｉｅｄ  Ｓｉｇｎａｌ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌ社のＮａｎｏｇｌａｓｓ（商標）を用いており、それは、１０ナノメートル程の直径の空気で満たされた空隙を備える二酸化シリコン材料である。他の実施形態としては、任意の多孔質の低誘電率材料を用いることができる（例えば、スピンオンポリマ、ＣＶＤ蒸着有機ケイ酸塩ガラス（ＯＳＧ）、気相蒸発技術で合成されたスピンオンポリマおよびＣＶＤ蒸着ＯＳＧの合成スピンオンポリマ、超臨界乾燥技術で合成されたスピンオンポリマ、多孔質のシリカエアロゲル、ダウコーニング社の水素シルセスキオキサンをベースとした多孔質のＸＬＫ誘電体、アルゴン／酸素大気内でのシリコン蒸発／酸化蒸着など）。多孔質の材料に対しては、有効な誘電率の範囲は、空気の誘電率（すなわち、１）から高密度の材料であるダウコーニング社のＸＬＫの誘電率（すなわち、２．２）までである。したがって、好ましい実施形態では、多孔質の低誘電率材料の誘電率は、約１から約４までの範囲である。
【００３５】
１つの代表的な実施例では、エッチング後の半導体構造１００’は、スピンオン処理またはＣＶＤ処理によって低誘電率材料１１１を充填される。液体状態の低誘電率材料１１１に圧力を掛けつつ、エッチング後の半導体構造１００’に導入することが好ましい。このように、低誘電率材料１１１は、半導体構造１００’のエッチングされた領域のほぼ全体を通って、ほとんど第１の誘電体層１１０ａ’に至るまで浸透する。そうすることで、存在する空間の実質的にすべてが低誘電率材料１１１で満たされるように、半導体構造１００’のエッチング後の領域を、低誘電率材料１１１で満たすことができる。しかしながら、当業者にとって明らかなように、半導体構造１００’’および低誘電率材料に必要とされる機械的な強度によっては、一部の空間がその充填処理で充填されないように、低誘電率材料１１１を半導体構造１００’に導入してもよい。例えば、一態様として、エッチング後の半導体構造１００’は、実質的に上側の誘電体層を低誘電率材料１１１で満たすと共に、下側の誘電体層をほとんど空の状態を保つように充填してもよい。
【００３６】
低誘電率材料１１１の導入に続いて、図１Ｆ−２に示されているように、エッチング後の低誘電体半導体構造１００’’は、本発明の一実施例に従って、保護キャップ層１１８’で覆われる。図に示すように、保護キャップ層１１８’は、蓋として機能するだけでなく、シーリング保護層としても機能する。図に示すように、保護キャップ層１１８’、第１ないし第７の誘電体層１１０ａ’ないし１１０ｇ’、および基板１０２は、容量遅延が低く構造上の完全性が高い半導体構造１００’’を形成する。
【００３７】
これらの実施形態では、犠牲層１１０ａないし１１０ｇは、二酸化シリコンから形成されるが、当業者にとって明らかなように、犠牲層を形成するために、加工プロセスにおいて機械的に強固であると共に銅に対して不活性な任意の材料を用いてよい。犠牲層の機能は、多層相互接続構造の製造の際に、良好な機械的支持を提供することであることに注意されたい。この機械的支持は、相互接続構造が、ＣＭＰおよびその他の処理中に生じる構造的な応力および圧力に耐えうるために必要とされる。
【００３８】
図２は、本発明の一実施形態に従って、複数の銅メタライゼーション配線および支持スタブを有する空気誘電体半導体構造を製造するために実行されるプロセス処理を示すフローチャート２００である。その製造工程は、能動領域を有する基板を準備する処理２０２から開始される。次に、処理２０４において、シャロートレンチアイソレーション領域が基板に形成され、それに続く処理２０６において、トランジスタ構造が能動領域に形成される。
【００３９】
トランジスタが設けられると、その製造工程は、ＩＬＤを基板表面の上に形成する処理２０８に進む。その後、処理２１０において、メタライゼーション配線とトランジスタとの間の直接的な接続を実現するよう構成されたタングステンコンタクトプラグが、ＩＬＤを貫いて形成される。タングステンコンタクトプラグの形成では、タングステンプラグを形成するためにビア内部にタングステンを蒸着するだけではなく、ＩＬＤの表面上にもタングステンを蒸着する必要がある。したがって、次の処理２１２では、ＩＬＤ表面を覆うタングステンが平坦化されることにより、余分なタングステンが除去される。その処理に続く処理２１４では、基板の能動構成要素を汚染から保護するために、保護層がＩＬＤの上に形成される。
【００４０】
この時点で、製造工程は、前に形成された層の上に、犠牲層が形成される処理２１６に進み、処理２１６において、ビアホールおよびトレンチが犠牲層に形成される。これは、ビアファースト、トレンチファースト、もしくはベリードビアデュアルダマシンプロセスによって実現されることが好ましい。ビアホールおよびトレンチの形成に続いて、処理２２０において、多層半導体構造を支持するために、スタブホールが犠牲層を貫いて形成される。このように、支持スタブが各犠牲層内に形成され、次に形成される保護キャップ層のための支持が提供される。一部の例では、ビアホールの形成と同時に、スタブホールを形成することもできる。
【００４１】
ビアホール、トレンチ、およびスタブホールの形成に続いて、処理２２２において、犠牲層の表面上と、ビアホール、トレンチ、およびスタブホール内に、銅が導入され、トレンチ、ビアホール、およびスタブが満たされる。ビアホール、トレンチ、およびスタブホール内に、銅が蒸着されると、犠牲層の表面には余分な銅が残る。したがって、処理２２４では、余分な銅が平坦化され、基板表面が洗浄されることにより、基板表面に残ったすべての汚染物質が除去される。余分な銅は、化学機械平坦化（ＣＭＰ）処理によって平坦化されることが好ましい。犠牲材料がまだ存在しているため、相互接続構造は、ＣＭＰ処理の際に非常に安定していることに注目されたい。
【００４２】
その後、製造工程は、さらなるメタライゼーション配線を形成する必要があるか否かを判断する処理２２６に進む。さらなるメタライゼーション配線が必要であると判断された場合には、その方法は、前に形成された層の上に、犠牲層を形成する処理２１６に戻る。逆に、さらなるメタライゼーション配線の形成が必要ない場合には、製造工程は、保護層によって保護されていない犠牲層をエッチング除去する処理２２８に進む。犠牲材料の除去は、ＨＦおよび脱イオン水の混合物を多層半導体構造に導入することにより実現される。製造工程の最後では、保護キャップ層を最後の銅メタライゼーション層の上に形成する処理２３０に進み、製造プロセスを終了する。
【００４３】
本発明の別の実施形態については、図３のフローチャート３００から理解できる。図３は、本発明の一実施形態に従って、銅メタライゼーション配線を有する多孔質の低誘電率材料半導体構造を製造するために実行されるプロセス処理を示すフローチャート３００である。この製造工程は、能動領域を有する基板を準備する処理３０２から開始される。次に、処理３０４において、シャロートレンチアイソレーション領域が基板に形成され、それに続く処理３０６において、トランジスタ構造が能動領域に形成される。トランジスタ構造の形成に続いて、処理３０８において、ＩＬＤが基板表面の上に形成され、次に、処理３１０において、タングステンコンタクトプラグがＩＬＤを貫いて形成される。その後、ＩＬＤの表面を覆う余分なタングステンが平坦化される。その処理に続いて、処理３１４では、基板の能動構成要素を保護するために、保護層がＩＬＤの上に形成される。
【００４４】
保護層の形成後、処理３１６において、前に形成された層の上に犠牲層が形成され、次に、処理３１８において、犠牲層を貫いてビアホールおよびトレンチが形成される。その後、処理３２０において、犠牲層の表面上に銅が導入されることにより、トレンチおよびビアホールが満たされる。次に、処理３２２では、平坦化および洗浄の処理が実行され、基板表面全体から余分な銅と汚染物質が除去される。
【００４５】
処理３２４に進むと、さらなるメタライゼーション配線を形成する必要があるか否かが判断される。さらなるメタライゼーション配線が必要であると判断された場合には、製造工程は、処理３１６に進む。逆の場合には、製造工程は、保護層によって保護されていない犠牲層をエッチング除去する処理３２６に進む。犠牲層の除去は、ＨＦおよび脱イオン水の混合物、または、犠牲層を溶解させるのに適した任意の他の化学剤を、多層半導体構造に導入することにより実現される。次に、処理３２８において、犠牲層は、多孔質の低誘電率材料に置き換えられる。最後に、処理３３０において、保護キャップ層が最後の銅メタライゼーション層の上に形成され、製造プロセスは終了する。
【００４６】
密度の高い犠牲材料がまだ存在しているため、相互接続構造は、各ＣＭＰ処理の際に機械的に安定していることに注目されたい。さらなるＣＭＰ処理を行う必要がなくなると、犠牲材料は除去される。除去の後、相互接続構造は、低誘電率材料で満たされてもよいし、空気誘電体としてそのままの状態で残されてもよい。したがって、低誘電率材料または空気は、より高速な集積回路素子を提供する。
【００４７】
理解を深めるために、上述の発明について、ある程度詳しく説明したが、添付の特許請求の範囲内でいくらかの変更と変形を行ってもよいことは明らかである。例えば、本明細書に記載された実施形態は、主に、銅メタライゼーション配線を有する半導体構造の加工を目的としたものであったが、本発明の製造プロセスは、任意の種類のメタライゼーション配線（例えば、アルミニウム、タングステン、およびその他の金属または合金）を有する半導体構造の製造に適することを理解されたい。したがって、本実施形態は、例示的なものであって、制限的なものではないとみなされ、本発明は、本明細書に示した詳細に限定されず、添付の特許請求の範囲および等価物の範囲内で変形可能である。
【図面の簡単な説明】
【００４８】
【図１Ａ】本発明の一実施形態に従って、複数の能動素子を有する基板を覆って形成された中間誘電体（ＩＬＤ）を有する半導体構造を示す簡単な部分断面図。
【図１Ｂ】本発明の別の実施形態に従って、複数の加工されたメタライゼーション配線、ビア、およびスタブを有する第１の犠牲層をさらに備える図１Ａの半導体構造を示す簡単な部分断面図。
【図１Ｃ】本発明のさらに別の実施形態に従って、複数のスタブをそれぞれ備える複数の加工された犠牲層を有する図１Ｂの半導体構造を示す簡単な部分断面図。
【図１Ｄ】本発明のさらに別の実施形態に従って、誘電材料として空気を有するエッチング後の多層半導体構造を示す簡単な部分断面図。
【図１Ｅ】本発明の一態様に従って、保護キャップ層をさらに備える図１Ｄのエッチング後の空気誘電体多層半導体構造を示す簡単な部分断面図。
【図１Ｆ−１】本発明の別の態様に従って、多孔質の低誘電率材料で満たされた図１Ｄのエッチング後の多層半導体構造を示す簡単な部分断面図。
【図１Ｆ−２】本発明のさらに別の実施形態に従って、保護キャップ層で覆われた図１Ｆのエッチング後の低誘電率材料充填半導体構造を示す簡単な部分断面図。
【図２】本発明の別の態様に従って、複数の銅メタライゼーション配線および支持スタブを有する空気誘電体半導体構造を製造するために実行されるプロセス処理を示すフローチャート。
【図３】本発明のさらに別の実施形態に従って、複数の銅メタライゼーション配線を有する多孔質の低誘電率材料半導体構造を製造するために実行されるプロセス処理を示す包括的なフローチャート。
【符号の説明】
【００４９】
１００…半導体構造
１００’…半導体構造
１００’’…半導体構造
１０２…基板
１０３…ソース／ドレーン拡散領域
１０４…シャロートレンチアイソレーション領域
１０６…中間誘電体
１０８…コンタクトホール
１１０ａ−１１０ｇ…犠牲層
１１０ａ’−１１０ｇ’…誘電体層
１１１…低誘電率材料
１１１’…空隙
１１２…ビアホール
１１３…導電ビア
１１４…トレンチ
１１５…メタライゼーション配線
１１６…保護層
１１６ｂ１…凹面
１１６ｂ２…凹面
１１８…誘電体ゲート酸化物
１１８…保護キャップ層
１１８’…保護キャップ層
１２０…導体ポリシリコンゲート
１２２…誘電体スペーサ
１２４ａ…スタブホール
１２５ａ−１２５ｇ…スタブ
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ−１】
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【図１Ｆ−２】
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【図２】
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【図３】
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【国際調査報告】
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