(57)【要約】【課題】下地層に形成したトレンチ内にＳｉＣ層が埋め込まれた構造のＳｉＣ半導体装置において、より簡素にＳｉＣ層の表面を平坦面にできる製造方法を提供する。【解決手段】ｐ型ディープ層５を形成するためのｐ型ＳｉＣ層５０のうちｎ＋型ソース領域４の表面より上に形成された部分を除去する際に、ｐ型ＳｉＣ層５０の上に流動性のある犠牲層６０を形成する。そして、流動性により、犠牲層６０の表面が平坦な状態となっていることから、犠牲層６０と共にｐ型ＳｉＣ層５０をエッチング選択比が１となるようにエッチバックする。これにより、ｐ型ＳｉＣ層５０を表面が平坦となるように除去できる。したがって、より簡素に、エッチバック後のｎ＋型ソース領域４およびｐ型ディープ層５の表面を平坦面にできるＳｉＣ半導体装置の製造方法とすることが可能となる。【選択図】図２Ｄ
2018061023.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素にて構成され、下地層（２〜４、１０２）が形成された半導体基板（１、１０１）を用意することと、
前記下地層に対してトレンチ（５ａ、１０３ａ）形成することと、
前記トレンチ内に埋め込みつつ、前記下地層の表面上に形成されるように、炭化珪素層（５０、１１０）をエピタキシャル成長させることと、
前記炭化珪素層の表面に、犠牲層（６０、１２０）を成膜することと、
前記犠牲層を成膜したのち、リフローによって前記犠牲層を平坦化することと、
平坦化後の前記犠牲層と共に前記炭化珪素層を、前記犠牲層と前記炭化珪素層とのエッチング選択比が１となるエッチング条件でドライエッチングしてエッチバックすることと、を含んでいる炭化珪素半導体装置の製造方法。
【請求項２】
前記エッチバックすることにおいては、前記エッチバックによって前記下地層の表面を露出させ、前記トレンチ内にのみ前記炭化珪素層を残す請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記犠牲層を成膜することでは、前記犠牲層としてＰＳＧ、ＢＰＳＧおよびＳＯＧのいずれか１つを成膜することである請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記トレンチを形成することにおいては、前記下地層に対して前記トレンチと異なる位置にアライメントトレンチ（５ｂ）を形成することを含み、
前記炭化珪素層をエピタキシャル成長させることにおいては、前記アライメントトレンチ内にも前記炭化珪素層を成長させ、
前記犠牲層を成膜することにおいては、前記アライメントトレンチを埋め込むように形成された前記炭化珪素層の上にも前記犠牲層を成膜し、
前記エッチバックすることでは、前記炭化珪素層の表面のうち前記アライメントトレンチに対応した位置に形成される凹みに含まれるファセット（５０ａ）が除去されるまで前記エッチバックを行う請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記下地層が形成された半導体基板を用意することにおいては、前記半導体基板として、第１または第２導電型の炭化珪素基板（１）を用い、前記下地層として、該炭化珪素基板の上に該前記炭化珪素基板よりも低不純物濃度とされる炭化珪素にて構成された第１導電型のドリフト層（２）と、炭化珪素にて構成された第２導電型のベース領域（３）と、前記ドリフト層よりも高不純物濃度の炭化珪素にて構成された第１導電型のソース領域（４）とが順に形成されたものを用意し、
前記エッチバックすることにおいては、前記ソース領域の表面を露出させるまで前記エッチバックを行うことで、前記トレンチ（５ａ）内に第２導電型のディープ層（５）を形成し、
前記ディープ層を形成したのち、前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（６）と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されるゲート電極（８）と、を有して構成されるトレンチゲート構造を形成することと、
前記ソース領域および前記ディープ層に電気的に接続されるソース電極（９）を形成することと、
前記半導体基板の裏面側に、ドレイン電極（１１）を形成することと、を含んでいる請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記下地層が形成された半導体基板を用意することにおいては、前記半導体基板として、第１導電型の炭化珪素基板（１０１）を用い、前記下地層として、該炭化珪素基板の上に該炭化珪素基板よりも低不純物濃度とされる炭化珪素にて構成された第１導電型のドリフト層（１０２）が形成されたものを用意し、
前記エッチバックすることにおいては、前記ドリフト層の表面を露出させるまで前記エッチバックを行うことで、前記トレンチ（１０３ａ）内に第２導電型のディープ層（１０３）を形成し、
前記ドリフト層および前記ディープ層に電気的に接続されるショットキー電極（１０４）を形成することと、
前記半導体基板の裏面側に、オーミック電極（１０５）を形成することと、を含んでいる請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項７】
炭化珪素にて構成され、主表面を有すると共にオフ角を有するオフ基板にて構成された半導体基板（１）を用意することと、
前記半導体基板の主表面上に、炭化珪素層（２）をエピタキシャル成長させることと、
前記エピタキシャル成長させた前記炭化珪素層の表面であってステップバンチングに基づく凹凸を有する凹凸面（２ａ）の上に、犠牲層（６０）を成膜することと、
前記犠牲層を成膜したのち、リフローによって前記犠牲層を平坦化することと、
平坦化後の前記犠牲層と共に前記炭化珪素層を、前記犠牲層と前記炭化珪素層とのエッチング選択比が１となるエッチング条件でドライエッチングしてエッチバックすることと、を含んでいる炭化珪素半導体装置の製造方法。
【請求項８】
炭化珪素にて構成され、主表面を有すると共にオフ角を有するオフ基板にて構成された半導体基板（１０１）を用意することと、
前記半導体基板の主表面上に、炭化珪素層（１０２）をエピタキシャル成長させることと、
前記エピタキシャル成長させた前記炭化珪素層の表面に不純物をイオン注入したのち、活性化アニール処理を行うことで不純物層（１０３、１０７）を形成することと、
前記活性化アニール処理を行った前記不純物層を含む前記炭化珪素層の表面であってステップバンチングに基づく凹凸を有する凹凸面（１０２ａ）の上に、犠牲層（１２０）を成膜することと、
前記犠牲層を成膜したのち、リフローによって前記犠牲層を平坦化することと、
平坦化後の前記犠牲層と共に前記不純物層を含む前記炭化珪素層を、前記犠牲層と前記炭化珪素層とのエッチング選択比が１となるエッチング条件でドライエッチングしてエッチバックすることと、を含んでいる炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＳｉＣで形成された下地層に対してトレンチを形成したのち、トレンチ内のみにＳｉＣ層を埋め込む構造とするＳｉＣ半導体装置がある。このような構造の製造方法として、非特許文献１に、下地層に形成したトレンチ内をＳｉＣ層で埋め込むように埋込エピタキシャル成長を行ったのち、さらにＳｉＣ層のうち下地層の表面上に形成された部分を除去して平坦化する方法が提案されている。より詳しくは、以下のような製造方法によって、ＳｉＣ層の表面の平坦化を行っている。
【０００３】
まず、下地層に対してトレンチを形成したのち、トレンチ内をＳｉＣ層で埋め込むように埋込エピタキシャル成長を行う。このとき、ＳｉＣ層の表面は、トレンチに埋め込まれた部分と対応する位置において凹み、トレンチが形成されていない部分において突き出すような凹凸形状となる。したがって、単にＳｉＣ層をエッチバックしてＳｉＣ層のうちの下地層の表面よりも上に形成された部分を除去しようとしたのでは、表面の凹凸が残ってしまい、ＳｉＣ層の表面の平坦化が図れない。
【０００４】
このため、ＳｉＣ層の表面を覆うようにＬＴＯ（Low Temperature Oxidationの略）を成膜し、さらに、ＬＴＯの表面を覆うようにポリマー膜を成膜している。つまり、ＬＴＯについては、ＳｉＣ層の表面を覆うように形成しても表面の凹凸が残るため、表面が平坦となるポリマー膜でさらにＬＴＯを覆うようにしている。
【０００５】
このようにポリマー膜およびＬＴＯ膜を形成した後、ポリマー膜とＬＴＯ膜をエッチング選択比が１となるように、つまりポリマー膜とＬＴＯが等しいレートでエッチングされるようにしてエッチバックする。これにより、ＬＴＯの表面の凹凸にかかわらず、ポリマー膜およびＬＴＯが同じレートで、つまりポリマー膜およびＬＴＯの表面が平坦な状態のままエッチバックされる。続いて、ポリマー膜が除去されると、エッチングガスなどのエッチング条件を切り替えて、今度はＬＴＯとＳｉＣ層を、これらのエッチング選択比が１となるようにエッチバックする。これにより、表面が平坦なままの状態でＬＴＯおよびＳｉＣ層が同じレートでエッチバックされる。そして、下地層が露出するまでＬＴＯおよびＳｉＣ層のエッチバックを続ける。
【０００６】
このような製造方法により、下地層に形成したトレンチ内にのみＳｉＣ層を残した構造のＳｉＣ単結晶装置を製造することが可能となる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Planarization of epitaxial SiC trench structures by plasma ion etching, Silicon Carbide and Related Materials 2014, A.Z. Zhang, S.A. Reshanov, A. Schoner, W. Kaplan,N. Kwietniewski, J.K. Lim and M. Bakowski  共著
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の製造方法では、ＳｉＣ層の上にＬＴＯに加えてポリマー膜を製造する工程が必要になる。また、ポリマー膜とＬＴＯとをエッチング選択比が１となるようにエッチバックしたのち、さらにＬＴＯとＳｉＣ層とをエッチング選択比が１となるようにエッチバックするという２段階のエッチバック工程が必要になる。したがって、製造方法が複雑になり、その結果、製造コストも高くなる。
【０００９】
なお、ここでは表面に凹凸が形成されたときに平坦化を行うためのエッチバックを行う場合の一例として、トレンチ内にＳｉＣ層を残す構造を例に挙げて説明した。しかしながら、表面に凹凸が形成されたときに平坦化を行う構造としては、他の構造も挙げられる。例えば、オフ角を有するオフ基板の上にエピタキシャル成長を行ったときにステップバンチングに基づく凹凸が形成される場合や、不純物をイオン注入した後の活性化アニール処理によってステップバンチングに基づく凹凸が形成される場合がある。これらの場合にも、同様に、上記のことが課題となる。
【００１０】
本発明は上記点に鑑みて、下地層に形成したトレンチ内にＳｉＣ層が埋め込まれた構造のＳｉＣ半導体装置において、より簡素にＳｉＣ層の表面を平坦面にできる製造方法を提供することを第１の目的とする。また、ＳｉＣ半導体装置において、ＳｉＣ層の表面に凹凸が形成された凹凸面を平坦化する際に、より簡素にＳｉＣ層の表面を平坦面にできる製造方法を提供することを第２の目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置の製造方法では、ＳｉＣにて構成され、下地層（２〜４、１０２）が形成された半導体基板（１、１０１）を用意することと、下地層に対してトレンチ（５ａ、１０３ａ）形成することと、トレンチ内に埋め込みつつ、下地層の表面上に形成されるように、ＳｉＣ層（５０、１１０）をエピタキシャル成長させることと、ＳｉＣ層の表面に、犠牲層（６０、１２０）を成膜することと、犠牲層を成膜したのち、リフローによって犠牲層を平坦化することと、平坦化後の犠牲層と共にＳｉＣ層を、犠牲層とＳｉＣ層とのエッチング選択比が１となるエッチング条件でドライエッチングしてエッチバックすることと、を含んでいる。
【００１２】
このように、ＳｉＣ層のうち下地層の表面より上に形成された部分を除去する際に、ＳｉＣ層の上に流動性のある犠牲層を形成している。そして、流動性により、犠牲層の表面が平坦な状態となっていることから、犠牲層と共にＳｉＣ層をエッチング選択比が１となるようにエッチバックすることで、ＳｉＣ層を表面が平坦となるように除去できる。したがって、より簡素に、エッチバック後の下地層およびＳｉＣ層の表面を平坦面にできるＳｉＣ半導体装置の製造方法とすることが可能となる。
【００１３】
請求項７に記載のＳｉＣ半導体装置の製造方法では、ＳｉＣにて構成され、主表面を有すると共にオフ角を有するオフ基板にて構成された半導体基板（１）を用意することと、半導体基板の主表面上に、ＳｉＣ層（２）をエピタキシャル成長させることと、エピタキシャル成長させたＳｉＣ層の表面であってステップバンチングに基づく凹凸を有する凹凸面（２ａ）の上に、犠牲層（６０）を成膜することと、犠牲層を成膜したのち、リフローによって犠牲層を平坦化することと、平坦化後の犠牲層と共にＳｉＣ層を、犠牲層とＳｉＣ層とのエッチング選択比が１となるエッチング条件でドライエッチングしてエッチバックすることと、を含んでいる。
【００１４】
このように、エピタキシャル成長させたＳｉＣ層の凹凸面を平坦化する際に、ＳｉＣ層の上に流動性のある犠牲層を形成している。この場合にも、犠牲層と共にＳｉＣ層をエッチング選択比が１となるようにエッチバックすることで、ＳｉＣ層を表面が平坦となるように除去できる。したがって、より簡素に、エッチバック後のＳｉＣ層の表面を平坦面にできるＳｉＣ半導体装置の製造方法とすることが可能となる。
【００１５】
請求項８に記載のＳｉＣ半導体装置の製造方法では、ＳｉＣにて構成され、主表面を有すると共にオフ角を有するオフ基板にて構成された半導体基板（１０１）を用意することと、半導体基板の主表面上に、ＳｉＣ層（１０２）をエピタキシャル成長させることと、エピタキシャル成長させたＳｉＣ層の表面に不純物をイオン注入したのち、活性化アニール処理を行うことで不純物層（１０３、１０７）を形成することと、活性化アニール処理を行った不純物層を含むＳｉＣ層の表面であってステップバンチングに基づく凹凸を有する凹凸面（１０２ａ）の上に、犠牲層（６０）を成膜することと、犠牲層を成膜したのち、リフローによって犠牲層を平坦化することと、平坦化後の犠牲層と共に不純物層およびＳｉＣ層を、犠牲層とＳｉＣ層とのエッチング選択比が１となるエッチング条件でドライエッチングしてエッチバックすることと、を含んでいる。
【００１６】
このように、ＳｉＣ層に対してイオン注入および活性化アニール処理を行って不純物層を形成したときに形成される凹凸面を平坦化する際に、ＳｉＣ層の上に流動性のある犠牲層を形成している。この場合にも、犠牲層と共にＳｉＣ層をエッチング選択比が１となるようにエッチバックすることで、ＳｉＣ層および不純物層を表面が平坦となるように除去できる。したがって、より簡素に、エッチバック後のＳｉＣ層および不純物層の表面を平坦面にできるＳｉＣ半導体装置の製造方法とすることが可能となる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 
【図面の簡単な説明】
【００１８】
【図１】第１実施形態にかかるＳｉＣ半導体装置に備えられる縦型ＭＯＳＦＥＴの断面図である。
【図２Ａ】図１に示す縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２Ｂ】図２Ａに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２Ｃ】図２Ｂに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２Ｄ】図２Ｃに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２Ｅ】図２Ｄに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２Ｆ】図２Ｅに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２Ｇ】図２Ｆに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２Ｈ】図２Ｇに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図３Ａ】アライメントキーを作成する位置での図１に示す縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図３Ｂ】図３Ａに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図３Ｃ】図３Ｂに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図３Ｄ】図３Ｃに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図４Ａ】図３Ａと同じ工程を別断面で示した図である。
【図４Ｂ】図３Ｂと同じ工程を別断面で示した図である。
【図４Ｃ】図３Ｃと同じ工程を別断面で示した図である。
【図４Ｄ】図３Ｄと同じ工程を別断面で示した図である。
【図５Ａ】アライメントキーの上面図である。
【図５Ｂ】アライメントキーの上面図である。
【図６】第２実施形態にかかるＳｉＣ半導体装置に備えられるＪＢＳの断面図である。
【図７Ａ】図６に示すＪＢＳの製造工程を示す断面図である。
【図７Ｂ】図７Ａに続くＪＢＳの製造工程を示す断面図である。
【図７Ｃ】図７Ｂに続くＪＢＳの製造工程を示す断面図である。
【図７Ｄ】図７Ｃに続くＪＢＳの製造工程を示す断面図である。
【図８Ａ】第３実施形態で説明する縦型ＭＯＳＦＥＴの製造工程中の一部を拡大した断面図である。
【図８Ｂ】図８Ａに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図８Ｃ】図８Ｂに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図８Ｄ】図８Ｃに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図９】第４実施形態にかかるＳｉＣ半導体装置に備えられるＪＢＳの断面図である。
【図１０Ａ】図９に示す縦型ＭＯＳＦＥＴの製造工程中の一部を拡大したす断面図である。
【図１０Ｂ】図１０Ａに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１０Ｃ】図１０Ｂに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１０Ｄ】図１０Ｃに続く縦型ＭＯＳＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００２０】
（第１実施形態）
第１実施形態について説明する。本実施形態にかかるＳｉＣ半導体装置は、図１に示すように、半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
【００２１】
ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。本実施形態の場合、図１の紙面法線方向がオフ方向と一致させられている。ｎ＋型基板１としては、表面が（０００１）Ｓｉ面とされていて、所定のオフ角を有したオフ基板が用いられており、例えばオフ方向が＜１１−２０＞とされている。ｎ＋型基板１のＮ型不純物濃度は、例えば１．０×１０１９／ｃｍ３とされている。
【００２２】
ｎ＋型基板１の主表面上には、ＳｉＣからなるｎ−型ドリフト層２、ｐ型ベース領域３およびｎ＋型ソース領域４が順にエピタキシャル成長させられている。ｎ−型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０１６／ｃｍ３とされ、厚さが５〜１４μｍとされている。ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０１７／ｃｍ３程度とされ、厚みが０．５〜２μｍで構成されている。ｎ＋型ソース領域４は、ｎ−型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０１８〜１．０×１０１９／ｃｍ３、厚さ０．５〜２μｍ程度で構成されている。
【００２３】
ｎ＋型ソース領域４やｐ型ベース領域３を貫通してｎ−型ドリフト層２に達するようにｐ型ディープ層５が形成されている。ｐ型ディープ層５は、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされたトレンチ５ａ内を埋込エピタキシャル成長によってＳｉＣ層で埋め込むことによって構成されたものであり、ｐ型ベース領域３よりもｐ型不純物濃度が高くされている。具体的には、ｐ型ディープ層５は、ｎ−型ドリフト層２に複数本が等間隔に配置され、互いに交点なく離れて配置されることで、上面レイアウトがストライプ状とされている。例えば、各ｐ型ディープ層５は、ｐ型不純物濃度が例えば１．０×１０１７〜１．０×１０１９／ｃｍ３、幅０．７μｍ、深さがｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．４μｍ以上深くなるように構成されている。
【００２４】
また、ｐ型ベース領域３およびｎ＋型ソース領域４を貫通してｎ−型ドリフト層２に達するように、例えば幅が０．８μｍ、深さがｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くされたゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ＋型ソース領域４が配置されている。ゲートトレンチ６は、図１の紙面左右方向を幅方向、紙面法線方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ６は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層５の間に挟まれるように配置されていてストライプ状とされている。
【００２５】
ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分は、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域４とｎ−型ドリフト層２との間を繋ぐチャネル領域とされる。このチャネル領域を含むゲートトレンチ６の内壁面に、ゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め尽くされている。
【００２６】
また、ｎ＋型ソース領域４およびｐ型ディープ層５の表面やゲート電極８の上には、層間絶縁膜１０を介してソース電極９やゲート配線層が形成されている。ソース電極９やゲート配線層は、複数の金属、例えばＮｉ／Ａｌ等にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域４やｎ型ドープの場合のゲート電極８と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ型ディープ層５と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極９は、層間絶縁膜１０上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１０に形成されたコンタクトホールを通じて、ソース電極９はｎ＋型ソース領域４およびｐ型ディープ層５と電気的に接触させられている。
【００２７】
さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
【００２８】
このように構成されたＳｉＣ半導体装置では、ｎ＋型ソース領域４やｐ型ベース領域３およびｎ−型ドリフト層２を下地層として、ＳｉＣ層に相当するｐ型ディープ層５をトレンチ５ａ内への埋込エピタキシャル成長によって形成している。このｐ型ベース領域３の形成時に、後述する製造工程により、埋込エピタキシャル成長させたｐ型ディープ層５のうち下地層の上に形成された部分を除去するようにしている。このため、ｎ＋型ソース領域４およびｐ型ディープ層５の表面はダメージ層の少ない平坦面となっている。そして、このようなダメージ層の少ない平坦面に対してトレンチゲート構造を形成していることから、ゲート絶縁膜７も良好な膜質で形成されている。したがって、ゲート寿命の低下を抑制することが可能なＳｉＣ半導体装置となっている。
【００２９】
次に、本実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図２Ａ〜図２Ｈ、図３Ａ〜図３Ｄ、図４Ａ〜図４Ｄ、図５Ａおよび図５Ｂを参照して説明する。なお、図２Ａ〜図２Ｈは、図１に示す縦型ＭＯＳＦＥＴと対応する位置での製造工程中の断面図である。図３Ａ〜図３Ｄおよび図４Ａ〜図４Ｄは、図１とは別断面であって、それぞれ、アライメントキーを作成する位置でのオフ方向である＜１１−２０＞と平行な方向と垂直な方向での製造工程中の断面図の一部を示したものである。また、図５Ａおよび図５Ｂは、図３Ａおよび図４Ａや図３Ｂおよび図４Ｂを紙面上方から見たときのレイアウト図である。なお、図３Ａは、図５ＡにおけるIIIA−IIIA断面と対応し、図４Ａは、図５ＡにおけるIVA−IVA断面に対応している。また、図３Ｂは、図５ＢにおけるIIIB−IIIB断面と対応し、図４Ｂは、図５ＢにおけるIVB−IVB断面に対応している。図３Ｃ、図３Ｄ、図４Ｃおよび図４Ｄと対応する紙面上方から見たときのレイアウト図については示していないが、図３Ｃおよび図３Ｄは図３Ａおよび図３Ｂと同じ位置の断面、図４Ｃおよび図４Ｄは図４Ａおよび図４Ｂと同じ位置の断面を示している。
【００３０】
〔図２Ａに示す工程〕
まず、半導体基板として、ウェハ状のｎ＋型基板１を用意する。そして、このｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２、ｐ型ベース領域３およびｎ＋型ソース領域４を順に所望の膜厚でエピタキシャル成長させる。
【００３１】
〔図２Ｂに示す工程〕
次に、ｎ＋型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのｐ型ディープ層５の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、例えば幅が１μｍ以下、アスペクト比が２以上の深さのトレンチ５ａを形成する。
【００３２】
このとき、図３Ａおよび図４Ａに示すように、トレンチ５ａと異なる位置に、アライメントトレンチ５ｂを形成する。例えば、ウェハのうちのＳｉＣ半導体装置を構成するチップとされる部分と異なる部分もしくはチップ内における縦型ＭＯＳＦＥＴには影響を与えない部位に、アライメントキーとしてのアライメントトレンチ５ｂを形成する。ここでは、図５Ａに示すように、アライメントトレンチ５ｂについては、直行する二辺のうちの一方が＜１１−２０＞方向に延びる十字形状などとしているが、他の形状であっても良い。
【００３３】
〔図２Ｃに示す工程〕
マスクを除去した後、ｐ型ＳｉＣ層５０を成膜する。このとき、埋込エピタキシャル成長により、トレンチ５ａ内にｐ型ＳｉＣ層５０が埋め込まれることになるが、トレンチ５ａを幅が狭いライン状で形成していることから、トレンチ５ａ内にｐ型ＳｉＣ層５０を確実に埋め込むことが可能になる。
【００３４】
ただし、ｐ型ＳｉＣ層５０のうちトレンチ５ａとｎ＋型ソース領域４の表面よりも上に位置している部分の厚みについては、トレンチ５ａ内に埋め込まれる部分が発生する分、トレンチ５ａと対応する部分において薄くなる。このため、ｐ型ＳｉＣ層５０の表面は、トレンチ５ａに埋め込まれた部分と対応する位置において凹み、トレンチ５ａが形成されていない部分において突き出すような凹凸形状となる。
【００３５】
また、図３Ｂ、図４Ｂおよび図５Ｂに示すように、ｐ型ＳｉＣ層５０のうちアライメントトレンチ５ｂと対応する位置においても凹んだ形状となり、かつ、図３Ｂに示すように、エピタキシャル成長の面方位依存性に起因したファセット５０ａが形成される。具体的には、アライメントトレンチ５ｂのうち＜１１−２０＞方向を法線方向とする面の一面と対応する位置において、ｐ型ＳｉＣ層５０の表面に、オフ方向に沿って傾斜するファセット５０ａが形成される。なお、図５Ｂに示すように、アライメントトレンチ５ｂを十字形状とした場合、オフ方向の上流側、つまりファセット５０ａが伸びる方と反対側においてはファセット５０ａが形成されていない。このため、図４Ｂに示す断面においては、アライメントトレンチ５ｂの両側面上に形成されたｐ型ＳｉＣ層５０は、左右対称な形状となり、ファセット５０ａが形成されていないものとなる。
【００３６】
〔図２Ｄに示す工程〕
ｐ型ＳｉＣ層５０の表面を覆うように、犠牲層６０を成膜したのち、例えば窒素ガス雰囲気などの不活性ガス雰囲気での９５０〜１１００℃のリフローによって犠牲層６０を流動させて表面を平坦化する。犠牲層６０としては、流動性のある酸化膜となるＰＳＧ（phospho silicate glassの略）、ＢＰＳＧ（Boro-phospho silicate glassの略）もしくはＳＯＧ（Spin on glassの略）を用いることができる。これらの材料はリフローによって容易に流動する流動性を有した材料であることから、リフローを行うことで犠牲層６０の表面が平坦面となる。例えば、リフロー後の犠牲層６０の表面の凹凸による段差が０．１μｍ以下となる。
【００３７】
このとき、図３Ｃおよび図４Ｃに示すように、ｐ型ＳｉＣ層５０のうちアライメントトレンチ５ｂと対応する位置において凹んでいた部分も埋め込まれるように犠牲層６０が形成される。そして、リフローが行われると、犠牲層６０の表面は、凹んだ部分においても、ファセット５０ａの有無に関係なく、凹んだ部分の外部と同様に平坦面となる。
【００３８】
〔図２Ｅに示す工程〕
ドライエッチングによって犠牲層６０と共にｐ型ＳｉＣ層５０のうちｎ＋型ソース領域４の表面より上に形成された部分が取り除かれるようにエッチバックする。これにより、トレンチ５ａ内にのみｐ型ＳｉＣ層５０が残り、ｐ型ディープ層５が形成される。
【００３９】
このとき、犠牲層６０とｐ型ＳｉＣ層５０とのエッチング選択比が１となるように、つまり犠牲層６０とｐ型ＳｉＣ層５０が等しいレートでエッチングされるようにエッチバックする。エッチング条件については、任意であるが、例えば、ＳＦ６とアルゴンの混合ガスを用いており、エッチング装置におけるＲＦパワーを１２００Ｗ、雰囲気圧力を０．５Ｐａとし、ＳＦ６の流量を３．７ｓｃｃｍ、アルゴンの流量を５００ｓｃｃｍとしている。このようなドライエッチングでは、ＳＦ６によってｐ型ＳｉＣ層５０が化学的に削られると共に、アルゴンによって犠牲層６０が物理的に削られることで、これらのエッチング選択比が１となるようにできる。
【００４０】
これにより、ｐ型ＳｉＣ層５０の表面の凹凸にかかわらず、犠牲層６０およびｐ型ＳｉＣ層５０が同じレートで、つまりこれらの表面が平坦な状態のままエッチバックされる。したがって、犠牲層６０と共にｐ型ＳｉＣ層５０のうちｎ＋型ソース領域４の表面より上に形成された部分が取り除かれるまでエッチバックしたときに、ｎ＋型ソース領域４およびｐ型ディープ層５の表面が平坦面となるようにできる。
【００４１】
また、アライメントキーとなる位置においても、図３Ｄおよび図４Ｄに示すように、犠牲層６０で覆われることから、犠牲層６０と共にｐ型ＳｉＣ層５０をエッチバックしたことによって、除去後の表面を平坦面にできる。アライメントキーとなる位置では、ファセット５０ａ形成された状態になっているが、上記のように犠牲層６０とｐ型ＳｉＣ層５０とをエッチング選択比が１となるようにエッチバックする場合には、ファセット５０ａを除去できる。
【００４２】
つまり、犠牲層６０を形成することなくｐ型ＳｉＣ層５０をエッチバックする場合においてはファセット５０ａが残ってしまうが、犠牲層６０と共にｐ型ＳｉＣ層５０をエッチバックすることでファセット５０ａが残らないようにできる。犠牲層６０を形成しなくても、研削によってｐ型ＳｉＣ層５０を除去することでファセット５０ａの無い表面とすることができるが、研削による場合には表面が荒れて凹凸が残った状態になるため、好ましくない。これに対して、本実施形態のエッチバック方法によれば、表面状態が良好で、かつ、ファセット５０ａを除去することが可能となる。
【００４３】
また、この後の工程において、アライメントを認識するときに、アライメントトレンチ５ｂの外縁、つまりｐ型ディープ層５とｎ＋型ソース領域４との境界をアライメントキーとして用いることになる。仮に、ファセット５０ａが残っていると、アライメントを認識するときに、認識したいアライメントキーではなく、ファセット５０ａとファセット５０ａではないところとの境界を誤認識することがある。このため、ファセット５０ａが残らないようにすることで、アライメントずれが生じることを抑制することが可能になるという効果も得られる。
【００４４】
なお、犠牲層６０をｐ型ＳｉＣ層５０と選択比１でエッチバックしていることから、ｐ型ＳｉＣ層５０のエッチバックが完了した際に、アライメントトレンチ５ｂ内にまだ犠牲層６０が残った状態になる。このため、ｐ型ＳｉＣ層５０のエッチバック後には、犠牲層６０のみがエッチングされる条件に切り替えてアライメントトレンチ５ｂ内の犠牲層６０を取り除くことで、この後もアライメントキーとして用いることが可能となる。
【００４５】
〔図２Ｆに示す工程〕
ｎ＋型ソース領域４などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ６の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで、ゲートトレンチ６を形成する。例えば、ゲートトレンチ６の深さをｐ型ベース領域３とｎ＋型ソース領域４の合計膜厚よりも０．２〜０．４μｍ深くするという設定としてエッチングを行う。これにより、ｐ型ベース領域３の底部からのゲートトレンチ６の突き出し量が０．２〜０．４μｍとなるようにしている。
【００４６】
このとき、ゲートトレンチ６を形成する際のマスク合わせにおいて、アライメントキーを基準として行われるが、上記したように、ファセット５０ａが残っていないため、アライメントキーを誤認識しないようにでき、ゲートトレンチ６を正確な位置に形成できる。
【００４７】
〔図２Ｇに示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ＋型ソース領域４の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にＰｏｌｙ−Ｓｉを残すことでゲート電極８を形成する。
【００４８】
〔図２Ｈに示す工程〕
ゲート電極８およびゲート絶縁膜７の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１０を形成する。そして、層間絶縁膜１０の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極８の間に位置する部分、つまりｐ型ディープ層５と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１０をパターニングすることでｐ型ディープ層５およびｎ＋型ソース領域４を露出させるコンタクトホールを形成する。
【００４９】
この後の工程については図示しないが、層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極９を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１１を形成するなどの工程を行うことで、図１に示した本実施形態にかかる縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置が完成する。
【００５０】
以上説明したように、ｐ型ディープ層５を形成するためのｐ型ＳｉＣ層５０のうちｎ＋型ソース領域４の表面より上に形成された部分を除去する際に、ｐ型ＳｉＣ層５０の上に流動性のある犠牲層６０を形成している。そして、流動性により、犠牲層６０の表面が平坦な状態となっていることから、犠牲層６０と共にｐ型ＳｉＣ層５０をエッチング選択比が１となるようにエッチバックすることで、ｐ型ＳｉＣ層５０を表面が平坦となるように除去できる。したがって、より簡素に、エッチバック後のｎ＋型ソース領域４およびｐ型ディープ層５の表面を平坦面にできるＳｉＣ半導体装置の製造方法とすることが可能となる。また、ＳｉＣ半導体装置の製造方法をより簡素にできるため、ＳｉＣ半導体装置の製造コストの削減を図ることも可能となる。
【００５１】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体素子として縦型ＭＯＳＦＥＴに変えてジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を備えるようにしたものである。その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
ＪＢＳは、ＳｉＣ半導体装置のうちのセル部に形成されており、このセル領域を囲むようにガードリングなどの外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここではＪＢＳについて主に説明する。
【００５３】
図６に示すように、ＳｉＣで構成されたｎ＋型基板１０１の上に、ｎ＋型基板１０１よりもｎ型不純物濃度が低くされたＳｉＣからなるｎ−型ドリフト層１０２が形成されている。セル領域において、ｎ−型ドリフト層１０２の表層部には、ストライプ状とされたｐ型ディープ層１０３が形成されており、図示していないが、その周囲を囲むようにｐ型層によって構成されるガードリングなどの外周耐圧構造が備えられている。
【００５４】
ｐ型ディープ層１０３は、ｎ−型ドリフト層１０２に複数本が等間隔に配置されたストライプ状のトレンチ１０３ａ内に配置され、埋込エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ１０３ａがディープトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。
【００５５】
また、ｎ−型ドリフト層１０２およびｐ型ディープ層１０３の上には、これらの表面に接触させられたショットキー電極１０４が形成されている。さらに、ｎ＋型基板１０１の裏面側には、オーミック電極１０５が形成されている。
【００５６】
このように、ＪＢＳを半導体素子として備えるＳｉＣ半導体装置においても、トレンチ１０３ａ内への埋込エピタキシャル成長によってｐ型ディープ層１０３を形成している。このｐ型ディープ層１０３を形成する際にも、第１実施形態と同様のエッチバック方法を適用することができる。具体的に、図７Ａ〜図７Ｄに基づいて、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。
【００５７】
〔図７Ａに示す工程〕
まず、半導体基板として、ウェハ状のｎ＋型基板１０１を用意する。そして、このｎ＋型基板１０１の主表面上にＳｉＣからなるｎ−型ドリフト層１０２を所望の膜厚でエピタキシャル成長させる。
【００５８】
次に、ｎ−型ドリフト層１０２の表面に図示しないマスクを配置し、マスクのうちのｐ型ディープ層１０３の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことにより、例えば幅が１μｍ以下、アスペクト比が２以上の深さのトレンチ１０３ａを形成する。
【００５９】
〔図７Ｂに示す工程〕
マスクを除去した後、ｐ型ＳｉＣ層１１０を成膜する。このとき、埋込エピにより、トレンチ１０３ａ内にｐ型ＳｉＣ層１１０が埋め込まれることになるが、トレンチ１０３ａを幅が狭いライン状で形成していることから、トレンチ１０３ａ内にｐ型ＳｉＣ層１１０を確実に埋め込むことが可能になる。
【００６０】
ただし、ｐ型ＳｉＣ層１１０のうちトレンチ１０３ａとｎ−型ドリフト層１０２の表面よりも上に位置している部分の厚みについては、トレンチ１０３ａ内に埋め込まれる部分が発生する分、トレンチ１０３ａと対応する部分において薄くなる。このため、ｐ型ＳｉＣ層１１０の表面は、トレンチ１０３ａに埋め込まれた部分と対応する位置において凹み、トレンチ１０３ａが形成されていない部分において突き出すような凹凸形状となる。
【００６１】
〔図７Ｃに示す工程〕
ｐ型ＳｉＣ層１１０の表面を覆うように、犠牲層１２０を成膜したのち、リフローを行うことで犠牲層１２０を流動させて表面を平坦化する。犠牲層１２０の材料やリフローの条件については、第１実施形態と同様である。
【００６２】
〔図７Ｄに示す工程〕
ドライエッチングによって犠牲層１２０と共にｐ型ＳｉＣ層１１０のうちｎ−型ドリフト層１０２の表面より上に形成された部分が取り除かれるようにエッチバックする。このときのエッチバック方法についても、第１実施形態と同様である。これにより、トレンチ１０３ａ内にのみｐ型ＳｉＣ層１１０が残り、ｐ型ディープ層５が形成される。つまり、ｐ型ＳｉＣ層５０の表面の凹凸にかかわらず、犠牲層１２０およびｐ型ＳｉＣ層１１０が同じレートでエッチバックされることから、ｎ−型ドリフト層１０２およびｐ型ディープ層１０３の表面が平坦面となるようにできる。
【００６３】
この後の工程については図示しないが、ｎ−型ドリフト層１０２およびｐ型ディープ層１０３の表面側に、ショットキー電極１０４を形成すると共に、ｎ＋型基板１０１の裏面側にオーミック電極１０５を形成するなどの工程を行う。これにより、本実施形態にかかるＳｉＣ半導体装置が完成する。
【００６４】
以上説明したように、トレンチ１０３ａ内にｐ型ディープ層１０３が埋込エピタキシャル成長されることによって形成されるＪＢＳを有するＳｉＣ半導体装置についても、第１実施形態と同様のエッチバック方法を適用できる。これにより、第１実施形態と同様の効果を得ることが可能となる。
【００６５】
（第３実施形態）
第３実施形態について説明する。本実施形態は、エピタキシャル成長時に生じるステップバンチングによる凹凸を平坦化する際に、第１、第２実施形態と同様の工程を行うものである。
【００６６】
例えば、第１実施形態で説明した図１に示されるＳｉＣ半導体装置は、図２Ａに示したように、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２などを所望の膜厚でエピタキシャル成長させる。このときに、ステップバンチングによる凹凸が形成され得るため、それを平坦化する。具体的には、図８Ａ〜図８Ｄに示す工程を行う。
【００６７】
まず、図８Ａに示すように、ｎ＋型基板１を用意する。そして、図８Ｂに示すように、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２をエピタキシャル成長させる。このとき、ｎ＋型基板１がオフ角を有するオフ基板とされていることから、その上に形成されるｎ−型ドリフト層２の表面は、ステップバンチングに起因する凹凸が形成された凹凸面２ａとなる。
【００６８】
このため、図８Ｃに示すように、ｎ−型ドリフト層２の凹凸面２ａを覆うように犠牲層６０を成膜したのち、例えば窒素ガス雰囲気などの不活性ガス雰囲気での９５０〜１１００℃のリフローによって犠牲層６０を流動させて表面を平坦化する。犠牲層６０については、第１実施形態と同様、流動性のある酸化膜となるＰＳＧ、ＢＰＳＧもしくはＳＯＧ等を用いることができる。
【００６９】
そして、図８Ｄに示すように、ドライエッチングによって犠牲層６０と共にｎ−型ドリフト層２のうちの凹凸面２ａ側を部分的に取り除くようにエッチバックする。このとき、犠牲層６０とｎ−型ドリフト層２とのエッチング選択比が１となるように、つまり犠牲層６０とｎ−型ドリフト層２が等しいレートでエッチングされるようにエッチバックする。エッチング条件については、例えば第１実施形態と同様の条件とすることができる。これにより、ｎ−型ドリフト層２の表面を平坦面とすることが可能となる。
【００７０】
以上説明したように、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型ドリフト層２を形成したときにステップバンチングによる凹凸ができた際にも、犠牲層６０を成膜したのち、犠牲層６０と共にｎ−型ドリフト層２を選択比が１となるエッチバックを施す。これにより、ｎ−型ドリフト層２の表面の凹凸を取り除くことができ、当該表面を平坦化することが可能となる。
【００７１】
なお、ここでは、ｎ−型ドリフト層２の表面を平坦化する場合について説明したが、ｎ−型ドリフト層２の上に形成されるｐ型ベース領域３やｎ＋型ソース領域４の平坦化を行う場合にも、犠牲層６０を用いた選択比１となるエッチバックを施すようにしても良い。また、ｎ−型ドリフト層２とｐ型ベース領域３およびｎ＋型ソース領域４のいずれか１つのみ平坦化を行うようにしても良いし、いずれか複数の平坦化を行うようにしても良い。
【００７２】
（第４実施形態）
第４実施形態について説明する。本実施形態は、不純物のイオン注入を行った後に活性化アニール処理を行ったときに生じるステップバンチングによる凹凸を平坦化する際に、第１、第２実施形態と同様の工程を行うものである。ここでは、その一例として、ＪＢＳを例に挙げて説明する。
【００７３】
図９に示すように、本実施形態にかかるＳｉＣ半導体装置も、第２実施形態と同様、ＪＢＳが備えられている。ＪＢＳは、ｎ＋型基板１０１を用いて形成されている。ｎ＋型基板１０１の上には、ｎ＋型基板１０１よりもｎ型不純物濃度が低くされたＳｉＣからなるｎ−型ドリフト層１０２が形成されている。これらｎ＋型基板１およびｎ−型ドリフト層１０２によって構成されたＳｉＣ半導体基板のセル部にＪＢＳが形成されていると共に、その外周領域に図示しない終端構造が形成されることで本実施形態のＳｉＣ半導体装置が構成されている。
【００７４】
具体的には、ｎ−型ドリフト層１０２の表層部にｐ型ディープ層１０３が複数本等間隔に配置されてストライプ状とされている。そして、ｎ−型ドリフト層１０２およびｐ型ディープ層１０３の表面上には、例えばＭｏ（モリブデン）にて構成されたショットキー電極１０４が形成されている。ショットキー電極１０４は、ｎ−型ドリフト層１０２に対してショットー接触させられている。また、ｎ−型ドリフト層１０２の表面には、例えばシリコン酸化膜などで構成された絶縁膜１０６が形成されており、ショットキー電極１０４は、この絶縁膜１０６の上に形成されている。そして、絶縁膜１０６のうちセル部に部分的に形成された開口部１０６ａを通じて、ショットキー電極１０４がｎ−型ドリフト層１０２およびｐ型ディープ層１０３の表面に接触させられている。
【００７５】
さらに、開口部１０６ａの外縁に沿ってｐ型リサーフ層１０７が形成されている。このｐ型リサーフ層１０７の更に外周に図示しないガードリングなどが備えられることで外周耐圧構造が備えられている。そして、ｎ＋型基板１０１の裏面と接触するように、例えばＮｉ（ニッケル）、Ｔｉ（チタン）、Ｍｏ、Ａｕ（金）等により構成されたオーミック電極１０５が形成されることで、ＪＢＳを備えたＳｉＣ半導体装置が構成されている。
【００７６】
このように構成されるＳｉＣ半導体装置では、例えばｎ＋型基板１０１の上にｎ−型ドリフト層１０２をエピタキシャル成長させたのち、イオン注入を行い、活性化アニール処理を行うことで、ｐ型ディープ層１０３やｐ型リサーフ層１０７を形成することができる。このときに、ステップバンチングに起因する凹凸が形成され得るため、それを平坦化する。具体的には、図１０Ａ〜図１０Ｄに示す工程を行う。
【００７７】
まず、図１０Ａに示すように、ｎ＋型基板１０１を用意したのち、ｎ＋型基板１０１の主表面上にＳｉＣからなるｎ−型ドリフト層１０２をエピタキシャル成長させる。さらに、図示しないマスクを用いてｐ型ディープ層１０３の形成予定領域にｐ型不純物をイオン注入する。なお、ここではｐ型ディープ層１０３のみしか図示していないが、このときに同時にｐ型リサーフ層１０７の形成予定領域にもｐ型不純物をイオン注入している。そして、活性化アニール処理を行う。このとき、ｎ＋型基板１がオフ角を有するオフ基板とされており、その上に形成されるｎ−型ドリフト層１０２にもそれが引き継がれている。このため、図１０Ｂに示すように、アニール処理によって、ｐ型ディープ層１０３やｐ型リサーフ層１０７の表面を含めｎ−型ドリフト層１０２の表面に、ステップバンチングに起因する凹凸が形成された凹凸面１０２ａが形成される。
【００７８】
このため、図１０Ｃに示すように、ｐ型ディープ層１０３の表面を含めてｎ−型ドリフト層１０２の凹凸面１０２ａを覆うように犠牲層６０を成膜したのち、例えば窒素ガス雰囲気などの不活性ガス雰囲気での９５０〜１１００℃のリフローによって犠牲層６０を流動させて表面を平坦化する。犠牲層６０については、第１実施形態と同様、流動性のある酸化膜となるＰＳＧ、ＢＰＳＧもしくはＳＯＧ等を用いることができる。
【００７９】
そして、図１０Ｄに示すように、ドライエッチングによって犠牲層６０と共にｐ型ディープ層１０３等の表面を含めてｎ−型ドリフト層１０２のうちの凹凸面１０２ａ側を部分的に取り除くようにエッチバックする。このとき、犠牲層６０とｎ−型ドリフト層１０２およびｐ型ディープ層１０３等とのエッチング選択比が１となるように、つまり犠牲層６０とｎ−型ドリフト層１０２およびｐ型ディープ層１０３等とが等しいレートでエッチングされるようにエッチバックする。エッチング条件については、例えば第１実施形態と同様の条件とすることができる。これにより、ｎ−型ドリフト層１０２およびｐ型ディープ層１０３等の表面を平坦面とすることが可能となる。
【００８０】
以上説明したように、イオン注入後に活性化アニール処理を行ってステップバンチングに起因する凹凸ができた際にも、犠牲層６０を成膜したのち、犠牲層６０と共にｎ−型ドリフト層１０２およびｐ型ディープ層１０３等を選択比１でエッチバックする。これにより、ｎ−型ドリフト層１０２およびｐ型ディープ層１０３等の表面の凹凸を取り除くことができ、当該表面を平坦化することが可能となる。
【００８１】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００８２】
例えば、上記第１実施形態では、下地層としてｎ＋型基板１の上にｎ−型ドリフト層２、ｐ型ベース領域３およびｎ＋型ソース領域４を形成した構造を例に挙げた。同様に、第２実施形態では、下地層としてｎ＋型基板１０１の上にｎ−型ドリフト層１０２を形成した構造を例に挙げた。しかしながら、これは単なる一例を挙げたに過ぎず、下地層に対してトレンチを形成したのち、トレンチに対してＳｉＣ層を埋込エピタキシャル成長させ、ＳｉＣ層のうちの下地層の表面よりも上の部分をエッチバックする構成であれば、他の構造であってもよい。
【００８３】
また、上記第１、第２実施形態では、犠牲層と共にＳｉＣ層をエッチバックしたときに、下地層に形成したトレンチ内にのみＳｉＣ層が残る構造について説明した。しかしながら、これも一例を示したに過ぎず、ＳｉＣ層の一部が下地層の表面上に残る構造であっても良い。このような構造においても、上記したエッチバック方法を適用することでＳｉＣ層の表面を平坦面とすることが可能になる。
【００８４】
また、上記第３、第４実施形態では、オフ角を有するオフ基板にて構成された半導体基板が用いられている場合において、その上にエピタキシャル成長させられたＳｉＣ層の表面の凹凸面、もしくは、イオン注入にて不純物層を形成した凹凸面の平坦化の一例を示した。しかしながら、これらも一例を示したに過ぎず、同様の凹凸面が形成される場合のＳｉＣ半導体装置の製造方法に対して適用されても良い。
【００８５】
また、上記第１、第３実施形態等では、ＳｉＣ半導体装置に備えられる半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、縦型ＭＯＳＦＥＴに限らず他の半導体素子を形成するものであっても良い。さらに、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子としてＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。さらに、縦型のＭＯＳＦＥＴとしてトレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造のものに限らず、プレーナ型のものであっても良い。
【００８６】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００８７】
１、１０１      ｎ＋型基板
２、１０２      ｎ−型ドリフト層
３              ｐ型ベース領域
４              ｎ＋型ソース領域
５、１０３      ｐ型ディープ層
５ａ、１０３ａ  トレンチ
８              ゲート電極
９              ソース電極
１１            ドレイン電極
６０、１２０    犠牲層
【図１】
2018061023.tif 000003
【図２Ａ】
2018061023.tif 000004
【図２Ｂ】
2018061023.tif 000005
【図２Ｃ】
2018061023.tif 000006
【図２Ｄ】
2018061023.tif 000007
【図２Ｅ】
2018061023.tif 000008
【図２Ｆ】
2018061023.tif 000009
【図２Ｇ】
2018061023.tif 000010
【図２Ｈ】
2018061023.tif 000011
【図３Ａ】
2018061023.tif 000012
【図３Ｂ】
2018061023.tif 000013
【図３Ｃ】
2018061023.tif 000014
【図３Ｄ】
2018061023.tif 000015
【図４Ａ】
2018061023.tif 000016
【図４Ｂ】
2018061023.tif 000017
【図４Ｃ】
2018061023.tif 000018
【図４Ｄ】
2018061023.tif 000019
【図５Ａ】
2018061023.tif 000020
【図５Ｂ】
2018061023.tif 000021
【図６】
2018061023.tif 000022
【図７Ａ】
2018061023.tif 000023
【図７Ｂ】
2018061023.tif 000024
【図７Ｃ】
2018061023.tif 000025
【図７Ｄ】
2018061023.tif 000026
【図８Ａ】
2018061023.tif 000027
【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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