(57)【要約】      （修正有）【課題】容量値精度の確保と耐電圧性の確保とを両立させることができる電子部品およびその製造方法を提供する。【解決手段】基板２と、基板２上の第１電極３１、第１電極３１上の第１誘電体３２および第１誘電体３２上の第２電極３３を有する第１キャパシタ３と、第１キャパシタ３に直列接続され、第２電極３３、第２電極３３上の第２誘電体４１および第２誘電体４１上の第３電極４２を有する第２キャパシタ４とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基材と、
前記基材上の第１電極、前記第１電極上の第１誘電体、および前記第１誘電体上の第２電極を有する第１キャパシタと、
前記第１キャパシタに直列接続され、前記第２電極、前記第２電極上の第２誘電体、および前記第２誘電体上の第３電極を有する第２キャパシタと、を備える電子部品。
【請求項２】
平面視において、前記第２電極の外形は、前記第１電極の外形に包含され、前記第３電極の外形は、前記第２電極の外形に包含されている請求項１に記載の電子部品。
【請求項３】
前記第２電極の厚みは、前記第１電極の厚みより薄い請求項１又は２に記載の電子部品。
【請求項４】
前記基材上の第４電極、前記第４電極上の第３誘電体、および前記第３誘電体上の第５電極を有する第３キャパシタを更に備える請求項１乃至３のいずれか一項に記載の電子部品。
【請求項５】
前記第３および第５電極上において前記第２キャパシタと前記第３キャパシタとを直列接続する第１配線を更に備える請求項４に記載の電子部品。
【請求項６】
前記第４電極は、前記基材上で前記第１電極に接続されており、
前記電子部品は、前記第３および第５電極上において前記第１および第４電極との間で前記第１および第２キャパシタと前記第３キャパシタとを並列接続する第２配線を更に備える請求項４に記載の電子部品。
【請求項７】
前記第１および第２キャパシタに接続され、前記基材を貫通する貫通電極を更に備える請求項１乃至６のいずれか一項に記載の電子部品。
【請求項８】
基材上への第１電極の形成と、前記第１電極上への第１誘電体の形成と、前記第１誘電体上への第２電極の形成と、を含む第１キャパシタの形成と、
前記第２電極上への第２誘電体の形成と、前記第２誘電体上への第３電極の形成と、を含む前記第１キャパシタに直列接続された第２キャパシタの形成と、を具備する電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電子部品およびその製造方法に関する。
【背景技術】
【０００２】
従来から、キャパシタを有する電子部品に関する種々の技術が提案されている。例えば、特許文献１では、基板上に形成された下部電極上に高誘電率薄膜を形成し、更にその上に上部電極を形成することでＭＩＭ (Metal-Insulator-Metal) 構造のキャパシタを形成する技術が提案されている。この技術では、上面から透視して上部電極の外形が下部電極の外形に包含されるようにキャパシタを形成している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−８９８３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の技術は、上部電極の外形が下部電極の外形に包含される形状を有していることから、下部電極形成後の上部電極形成の工程において多少の位置ずれが発生したとしても、上下の電極の対向面積が変化しないため、容量値に影響を及ぼさないという利点を有する。
【０００５】
その一方で、特許文献１に記載の技術は、製造工程において上部電極の外形寸法に発生する誤差の影響を免れることが困難であるといった問題がある。特に、高誘電率膜によって比較的大きな容量のキャパシタと小容量キャパシタとを同時に作製する場合、小容量キャパシタの上部電極寸法が小さくなることで、小容量キャパシタの上部電極のわずかな寸法誤差が容量に大きな影響を与え、結果的に所望の容量精度が得られない虞がある。
【０００６】
また、特許文献１に記載の技術は、薄膜プロセスによって電極間の誘電体を極めて薄く形成するため、厚膜キャパシタと比較して耐電圧性すなわち絶縁耐力に劣るといった問題がある。
【０００７】
本開示は、以上の点を考慮してなされたものであり、容量値精度の確保と耐電圧性の確保とを両立させることができる電子部品およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本開示の一態様では、
基材と、
前記基材上の第１電極、前記第１電極上の第１誘電体、および前記第１誘電体上の第２電極を有する第１キャパシタと、
前記第１キャパシタに直列接続され、前記第２電極、前記第２電極上の第２誘電体、および前記第２誘電体上の第３電極を有する第２キャパシタと、を備える電子部品が提供される。
【０００９】
平面視において、前記第２電極の外形は、前記第１電極の外形に包含され、前記第３電極の外形は、前記第２電極の外形に包含されていてもよい。
【００１０】
前記第２電極の厚みは、前記第１電極の厚みより薄くてもよい。
【００１１】
前記基材上の第４電極、前記第４電極上の第３誘電体、および前記第３誘電体上の第５電極を有する第３キャパシタを更に備えてもよい。
【００１２】
前記第３および第５電極上において前記第２キャパシタと前記第３キャパシタとを直列接続する第１配線を更に備えてもよい。
【００１３】
前記第４電極は、前記基材上で前記第１電極に接続されており、
前記電子部品は、前記第３および第５電極上において前記第１および第４電極との間で前記第１および第２キャパシタと前記第３キャパシタとを並列接続する第２配線を更に備えてもよい。
【００１４】
前記第１および第２キャパシタに接続され、前記基材を貫通する貫通電極を更に備えてもよい。
【００１５】
本開示の他の一態様では、
基材上への第１電極の形成と、前記第１電極上への第１誘電体の形成と、前記第１誘電体上への第２電極の形成と、を含む第１キャパシタの形成と、
前記第２電極上への第２誘電体の形成と、前記第２誘電体上への第３電極の形成と、を含む前記第１キャパシタに直列接続された第２キャパシタの形成と、を具備する電子部品の製造方法が提供される。
【発明の効果】
【００１６】
本開示によれば、容量値精度の確保と耐電圧性の確保とを両立させることができる。
【図面の簡単な説明】
【００１７】
【図１】本実施形態による電子部品を示す断面図である。
【図２】本実施形態による電子部品を示す平面図である。
【図３】本実施形態による電子部品の等価回路図である。
【図４Ａ】本実施形態による電子部品の製造方法を示す断面図である。
【図４Ｂ】図４Ａに続く本実施形態による電子部品の製造方法を示す断面図である。
【図４Ｃ】図４Ｂに続く本実施形態による電子部品の製造方法を示す断面図である。
【図４Ｄ】図４Ｃに続く本実施形態による電子部品の製造方法を示す断面図である。
【図４Ｅ】図４Ｄに続く本実施形態による電子部品の製造方法を示す断面図である。
【図５Ａ】図４Ｅに続く本実施形態による電子部品の製造方法を示す断面図である。
【図５Ｂ】図５Ａに続く本実施形態による電子部品の製造方法を示す断面図である。
【図５Ｃ】図５Ｂに続く本実施形態による電子部品の製造方法を示す断面図である。
【図５Ｄ】図５Ｃに続く本実施形態による電子部品の製造方法を示す断面図である。
【図６Ａ】図５Ｄに続く本実施形態による電子部品の製造方法を示す断面図である。
【図６Ｂ】図６Ａに続く本実施形態による電子部品の製造方法を示す断面図である。
【図６Ｃ】図６Ｂに続く本実施形態による電子部品の製造方法を示す断面図である。
【図７Ａ】図６Ｃに続く本実施形態による電子部品の製造方法を示す断面図である。
【図７Ｂ】図７Ａに続く本実施形態による電子部品の製造方法を示す断面図である。
【図７Ｃ】図７Ｂに続く本実施形態による電子部品の製造方法を示す断面図である。
【図７Ｄ】図７Ｃに続く本実施形態による電子部品の製造方法を示す断面図である。
【図８Ａ】図７Ｄに続く本実施形態による電子部品の製造方法を示す断面図である。
【図８Ｂ】図８Ａに続く本実施形態による電子部品の製造方法を示す断面図である。
【図８Ｃ】図８Ｂに続く本実施形態による電子部品の製造方法を示す断面図である。
【図９Ａ】図８Ｃに続く本実施形態による電子部品の製造方法を示す断面図である。
【図９Ｂ】図９Ａに続く本実施形態による電子部品の製造方法を示す断面図である。
【図９Ｃ】図９Ｂに続く本実施形態による電子部品の製造方法を示す断面図である。
【図１０】本実施形態の第１の変形例による電子部品を示す断面図である。
【図１１】本実施形態の第２の変形例による電子部品を示す断面図である。
【図１２】本実施形態の第３の変形例による電子部品を示す断面図である。
【図１３】本実施形態の第４の変形例による電子部品を示す断面図である。
【図１４】本実施形態の第５の変形例による電子部品を示す断面図である。
【図１５】本実施形態の第６の変形例による電子部品を示す断面図である。
【図１６】本実施形態の第７の変形例による電子部品を示す断面図である。
【図１７】本実施形態の第８の変形例による電子部品を示す断面図である。
【図１８】本実施形態の第９の変形例による電子部品を示す断面図である。
【図１９】本実施形態の第１０の変形例による電子部品の一例を示す断面図である。
【図２０】本実施形態の第１０の変形例による電子部品の他の一例を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、本開示の実施形態に係る電子部品およびその製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本開示の実施形態の一例であって、本開示はこれらの実施形態に限定して解釈されるものではない。また、本明細書において、「基板」、「基材」、「シート」や「フィルム」など用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基板」や「基材」は、シートやフィルムと呼ばれ得るような部材も含む概念である。また、本明細書において用いる長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。また、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
【００１９】
（電子部品１）
先ず、図１〜図３を参照しながら、本開示の電子部品の実施形態について説明する。図１は、本実施形態による電子部品１を示す断面図である。図２は、本実施形態による電子部品１を示す平面図である。図３は、本実施形態による電子部品１の等価回路図である。本実施形態の電子部品１は、例えば、広帯域の無線通信に用いるアナログ高周波回路などの比較的高精度の容量値が求められる用途に好適に用いることができる。
【００２０】
図１に示すように、本実施形態の電子部品１は、基材の一例である基板２と、第１キャパシタ３と、第２キャパシタ４と、パッシベーション層５とを有する。基板２は、例えば、絶縁基板または半導体基板である。図３に示すように、第１キャパシタ３と第２キャパシタ４とは、直列接続されている。第１キャパシタ３と第２キャパシタ４とは、いずれも薄膜状のキャパシタすなわち薄膜キャパシタである。
【００２１】
図１に示すように、第１キャパシタ３は、順に、基板２すなわち第１表面２１上の第１電極３１と、第１電極３１上の第１誘電体３２と、第１誘電体３２上の第２電極３３とを有する。図１の例において、第１電極３１は、基板２の第１表面２１に直接接している。基板２の第１表面２１と第１電極３１との間には、シリコン酸化膜などの他の膜が位置していてもよい。
【００２２】
図１に示すように、第２キャパシタ４は、順に、第２電極３３と、第２電極３３上の第２誘電体４１と、第２誘電体４１上の第３電極４２とを有する。
【００２３】
パッシベーション層５は、各電極３１、３３、４２および各誘電体３２、４１の端縁を被覆している。一方、パッシベーション層５は、キャパシタ３、４への電圧印加のために配線を接続することが必要な領域は被覆していない。図１の例において、パッシベーション層５は、第１電極３１の一部の領域と第３電極４２の中央側の領域とを露出させるように各電極３１、３３、４２および各誘電体３２、４１の端縁を被覆している。
【００２４】
ここで、一対の電極間に誘電体を挟んだ単層構造の薄膜キャパシタの場合、電極間の誘電体の厚みが薄く容量密度が高いため、電極寸法がわずかに設計からずれただけで容量値が設計から大きくずれてしまう虞がある。また、誘電体が薄いことで、電極間に印加される電圧に対する絶縁耐圧を確保することが困難となる。
【００２５】
これに対して、上記構成の電子部品１は、直列接続された第１キャパシタ３と第２キャパシタ４すなわち複層構造のキャパシタ３、４を備えることで、電子部品１全体の容量を、各キャパシタ３、４のそれぞれの容量の逆数同士の和の逆数、すなわち各キャパシタ３、４の容量の積を各キャパシタ３、４の容量の和で除した値とすることができる。
【００２６】
これにより、単層構造のキャパシタと比較して、各キャパシタ３、４のそれぞれの容量が電子部品１全体の容量に与える影響を緩和できる。この結果、仮に、各キャパシタ３、４を構成する電極３１、３３、４２の寸法が設計値からずれたとしても、電子部品１全体の容量値が設計値から大きくずれることを抑制できる。また、直列接続されたキャパシタ３、４のそれぞれで印加電圧を分圧できるので、個々のキャパシタ３、４に大きな電圧が印加されることを抑制できる。これにより、容量値精度の確保と耐電圧性の確保とを両立させることができる。
【００２７】
また、安定した帯域通過用フィルタ等の用途では、高精度な小容量のキャパシタが求められるところ、もし、小容量を得るために単層構造のキャパシタの誘電体を厚く形成した場合、誘電体の圧縮応力が大きくなることでキャパシタの内部破壊を招く虞がある。これに対して、本実施形態によれば、第１キャパシタ３と第２キャパシタ４とを直列接続することで、個々の誘電体３２、４１の厚みを抑制しながら素子全体で小容量を実現することができる。これにより、誘電体３２、４１の圧縮応力およびこれに起因するキャパシタ３、４の内部破壊を抑制して、信頼性を確保することができる。
【００２８】
（電極３１、３３、４２の外形）
上記構成に加えて、更に、本実施形態の電子部品１は、図２に示すように、平面視において、第２電極３３の外形が、第１電極３１の外形に包含され、また、第３電極４２の外形が、第２電極３３の外形に包含されている。
【００２９】
ここで、キャパシタの容量Ｃ［Ｆ］は、次式で表される。
Ｃ［Ｆ］＝εｒε０Ｓ［ｍ２］／ｄ［ｍ］      （１）
ただし、数式（１）において、εｒは、誘電体の比誘電率、ε０は、真空の誘電率、Ｓは、電極同士の対向面積、ｄは、電極間間隔である。
【００３０】
本実施形態の電子部品１によれば、第２電極３３の外形が第１電極３１の外形に包含されていることで、第１電極３１と第２電極３３との間で多少のアライメント誤差が発生したとしても、第１電極３１と第２電極３３との対向面積Ｓを維持することができる。また、本実施形態の電子部品１によれば、第３電極４２の外形が第２電極３３の外形に包含されていることで、第２電極３３と第３電極４２との間で多少のアライメント誤差が発生したとしても、第２電極３３と第３電極４２との対向面積Ｓを維持することができる。アライメント誤差にかかわらず対向面積Ｓを維持できることで、安定した容量値を得ることができる。
【００３１】
（電極３１、３３、４２の厚み）
上記構成に加えて、更に、本実施形態の電子部品１では、第２電極３３の厚みｔ２が、第１電極３１の厚みｔ１より薄い。第２電極の厚みｔ２は、好ましくは、第１電極３１の厚みｔ１の半分以下であり、より好ましくは、第１電極３１の厚みｔ１の１／３以下である。また、第２電極３３の厚みｔ２は、好ましくは、０．３μｍ〜数μｍであり、より好ましくは、１〜５μｍである。なお、第２電極の厚みｔ２は、第３電極の厚みｔ３より大きくてもよく、または、第３電極４２の厚みｔ３以下であってもよい。
【００３２】
ここで、３つの電極３１、３３、４２のうち、最下層の第１電極３１と最上層の第３電極４２は、キャパシタ３３、４１の電極としての機能と、配線としての機能とを兼ねることがある。配線として機能する場合、第１電極３１および第３電極４２は、厚み方向Ｄ１に直交する面方向Ｄ２に十分な電流を流すことが求められる。面方向Ｄ２に十分な電流を流すために、第１電極３１および第３電極４２は、面方向Ｄ２の電気抵抗値が低いこと、すなわち、ある程度の厚みｔ１、ｔ３があることが求められる。したがって、第１電極３１および第３電極４２を配線として機能させる観点から、各電極３１、４２の薄型化には一定の限界がある。
【００３３】
これに対して、第１電極３１と第３電極４２との間の第２電極３３は、配線としての機能を兼ねることは殆ど無い。すなわち、第２電極３３は、面方向Ｄ２に十分な電流を流すために面方向Ｄ２の電気抵抗値を低くする必要は殆ど無い。これにより、第２電極３３の厚みｔ２を第１電極３１の厚みｔ１より薄くすることができる。したがって、本実施形態の電子部品１によれば、第２電極３３の厚みｔ２を薄くすることで、電子部品１の電気特性に影響を与えることなく、簡便な手法で電子部品１の薄型化を実現でき、また、コストを削減することができる。また、第２電極３３の厚みｔ２を薄くすることで、フリンジ容量とも呼ばれる第２電極３３の側面と第１電極３１との間の容量を低減することができる。
【００３４】
以上述べたように、本実施形態の電子部品１によれば、容量値精度の確保と、耐電圧性の確保と、圧縮応力の抑制とをいずれも達成することができる。
【００３５】
（製造方法）
次に、図４Ａ〜図９Ｃを参照して、本実施形態の電子部品１の製造方法の一例について説明する。
【００３６】
図４Ａは、本実施形態による電子部品１の製造方法を示す断面図である。先ず、図４Ａに示すように、基板２を準備する。
【００３７】
図４Ｂは、図４Ａに続く本実施形態による電子部品１の製造方法を示す断面図である。基板２を準備した後、図４Ｂに示すように、基板２上に金属の第１シード層３１１を形成する。第１シード層３１１の形成は、例えば、スパッタ、蒸着または無電解めっき法等の成膜方法で行ってもよい。第１シード層３１１を構成する金属は、例えば、Ｎｉ、Ｃｕ、ＴｉまたはＣｒなどであってもよい。
【００３８】
図４Ｃは、図４Ｂに続く本実施形態による電子部品１の製造方法を示す断面図である。第１シード層３１１を形成した後、図４Ｃに示すように、第１シード層３１１上にレジスト７を塗布する。そして、フォトリソグラフィ法等によって、第１電極３１に対応する範囲内の第１シード層３１１が露出するように、レジスト７をパターニングする。
【００３９】
図４Ｄは、図４Ｃに続く本実施形態による電子部品１の製造方法を示す断面図である。レジスト７をパターニングした後、図４Ｄに示すように、第１シード層３１１上に、電解めっき法によって第１金属層３１２を形成する。これにより、第１シード層３１１と第１金属層３１２とを含む第１電極３１が形成される。第１金属層３１２は、例えば、Ｃｕであってもよい。
【００４０】
図４Ｅは、図４Ｄに続く本実施形態による電子部品１の製造方法を示す断面図である。第１電極３１を形成した後、図４Ｅに示すように、レジスト７を剥離する。
【００４１】
図５Ａは、図４Ｅに続く本実施形態による電子部品１の製造方法を示す断面図である。レジストを剥離し、エッチングによって第１金属層３１２で覆われていない第１シード層３１１を除去した後、第１電極３１および基板２上にＴｉ、Ｃｒ、Ｎｉ等の金属からなる不図示の密着層を形成する。密着層を形成した後、図５Ａに示すように、第１電極３１および基板２上に第１誘電体３２を形成する。第１誘電体３２の形成は、例えば、気相成長法、スパッタ法、原子層堆積法等で行ってもよい。また、第１誘電体３２は、例えば、無機酸化物や無機窒化物などの無機化合物であってもよい。
【００４２】
図５Ｂは、図５Ａに続く本実施形態による電子部品１の製造方法を示す断面図である。第１誘電体３２を形成した後、図５Ｂに示すように、第１誘電体３２上に、第２電極３３に対応する範囲にわたってレジスト７をパターニングする。
【００４３】
図５Ｃは、図５Ｂに続く本実施形態による電子部品１の製造方法を示す断面図である。第１誘電体３２上にレジスト７をパターニングした後、図５Ｃに示すように、レジスト７をマスクとして第１誘電体３２の不要部分を除去し、その後、レジスト７を剥離する。
【００４４】
図５Ｄは、図５Ｃに続く本実施形態による電子部品１の製造方法を示す断面図である。第１誘電体３２の不要部分を除去した後、図５Ｄに示すように、基板２、第１電極３１および第１誘電体３２上に、第２シード層３３１を形成する。第２シード層３３１の形成方法および材質は、第１シード層３１１と同じであってもよい。
【００４５】
図６Ａは、図５Ｄに続く本実施形態による電子部品１の製造方法を示す断面図である。第２シード層３３１を形成した後、図６Ａに示すように、第２シード層３３１上にレジスト７を塗布する。そして、フォトリソグラフィ法等によって、第２電極３３に対応する範囲内の第２シード層３３１が露出するように、レジスト７をパターニングする。
【００４６】
図６Ｂは、図６Ａに続く本実施形態による電子部品１の製造方法を示す断面図である。レジスト７をパターニングした後、図６Ｂに示すように、第２シード層３３１上に第２金属層３３２を形成する。これにより、第２シード層３３１と第２金属層３３２とを含む第２電極３３が形成される。第２金属層３３２の形成方法および材質は、第１金属層３１２と同じであってもよい。
【００４７】
図６Ｃは、図６Ｂに続く本実施形態による電子部品１の製造方法を示す断面図である。第２電極３３を形成した後、図６Ｃに示すように、レジスト７を剥離する。
【００４８】
図７Ａは、図６Ｃに続く本実施形態による電子部品１の製造方法を示す断面図である。レジスト７を剥離した後、図７Ａに示すように、基板２の上面を全面エッチングすることで、第２シード層３３１の不要部分を除去するとともに、第２電極３３の厚みを減少させる。
【００４９】
図７Ｂは、図７Ａに続く本実施形態による電子部品１の製造方法を示す断面図である。全面エッチングの後、図７Ｂに示すように、基板２、第１電極３１、第１誘電体３２および第２電極３３上に第２誘電体４１を形成する。第２誘電体４１の形成方法および材質は、第１誘電体３２と同じであってもよい。
【００５０】
図７Ｃは、図７Ｂに続く本実施形態による電子部品１の製造方法を示す断面図である。第２誘電体４１を形成した後、図７Ｃに示すように、第２誘電体４１上に、第３電極４２に対応する範囲にわたってレジスト７をパターニングする。
【００５１】
図７Ｄは、図７Ｃに続く本実施形態による電子部品１の製造方法を示す断面図である。第２誘電体４１上にレジスト７をパターニングした後、図７Ｄに示すように、レジスト７をマスクとして第２誘電体４１の不要部分を除去し、その後、レジスト７を剥離する。
【００５２】
図８Ａは、図７Ｄに続く本実施形態による電子部品１の製造方法を示す断面図である。第２誘電体４１の不要部分を除去した後、図８Ａに示すように、基板２、第１電極３１、第１誘電体３２、第２電極３３および第２誘電体４１上に、第３シード層４２１を形成する。第３シード層４２１の形成方法および材質は、第１シード層３１１と同じであってもよい。
【００５３】
図８Ｂは、図８Ａに続く本実施形態による電子部品１の製造方法を示す断面図である。第３シード層４２１を形成した後、図８Ｂに示すように、第３シード層４２１上にレジスト７を塗布する。そして、フォトリソグラフィ法等によって、第３電極４２に対応する範囲内の第３シード層４２１が露出するように、レジスト７をパターニングする。
【００５４】
図８Ｃは、図８Ｂに続く本実施形態による電子部品１の製造方法を示す断面図である。レジスト７をパターニングした後、図８Ｃに示すように、第３シード層４２１上に第３金属層４２２を形成する。これにより、第３シード層４２１と第３金属層４２２とを含む第３電極４２が形成される。第３金属層４２２の形成方法および材質は、第１金属層３１２と同じであってもよい。
【００５５】
図９Ａは、図８Ｃに続く本実施形態による電子部品１の製造方法を示す断面図である。第３電極４２を形成した後、図９Ａに示すように、レジスト７を剥離する。そして、全面エッチングにより、第３シード層４２１の不要部分を除去する。
【００５６】
図９Ｂは、図９Ａに続く本実施形態による電子部品１の製造方法を示す断面図である。第３シード層４２１の不要部分を除去した後、図９Ｂに示すように、基板２、第１電極３１、第１誘電体３２、第２電極３３、第２誘電体４１および第３電極４２上に、パッシベーション層５を形成する。
【００５７】
図９Ｃは、図９Ｂに続く本実施形態による電子部品１の製造方法を示す断面図である。パッシベーション層５を形成した後、図９Ｃに示すように、第３電極４２の中央部が露出するようにパッシベーション層５をパターニングする。
【００５８】
本実施形態の製造方法によれば、電極３１、３３、４２と誘電体３２、４１とを交互に積層する薄膜プロセスにより、容量値精度の確保と、耐圧の確保と、圧縮応力の抑制とをいずれも達成できる電子部品１を、寸法のマージンを確保しながら簡便に製造できる。
【００５９】
（第１の変形例）
次に、第１キャパシタ３および第２キャパシタ４に直列接続された追加のキャパシタを備えた第１の変形例について説明する。図１０は、本実施形態の第１の変形例による電子部品１を示す断面図である。
【００６０】
図１０に示すように、第１の変形例の電子部品１は、図１の電子部品１の構成に加えて、更に、第３キャパシタ８と、第４キャパシタ９と、第１配線の一例である配線１０とを備える。図１０に示すように、第３キャパシタ８と第４キャパシタ９とは、第１キャパシタ３の近傍の基板２上に位置し、厚み方向Ｄ１において互いに直列接続されている。また、第３キャパシタ８および第４キャパシタ９は、配線１０を介して第１キャパシタ３および第２キャパシタ４とも直列接続されている。第３キャパシタ８および第４キャパシタ９は、第１キャパシタ３および第２キャパシタ４と同様に薄膜キャパシタである。
【００６１】
図１０に示すように、第３キャパシタ８は、順に、基板２上の第４電極８１と、第４電極８１上の第３誘電体８２と、第３誘電体８２上の第５電極８３とを有する。
【００６２】
図１０に示すように、第４キャパシタ９は、順に、第５電極８３と、第５電極８３上の第４誘電体９１と、第４誘電体９１上の第６電極９２とを有する。
【００６３】
配線１０は、第３電極４２および第６電極９２上に位置している。配線１０は、第３電極４２および第６電極９２の双方に接するように設けられている。配線１０が第３電極４２および第６電極９２の双方に接していることで、第１および第２キャパシタ３、４と、第３および第４キャパシタ８、９とが直列接続されている。
【００６４】
第１の変形例の電子部品１は、図４Ａ〜図９Ｃに示した薄膜プロセスを用いて製造することができる。薄膜プロセスにおいて、第４電極８１は、第１電極３１と同一の方法で同時に形成することができる。また、第３誘電体８２は、第１誘電体３２と同一の方法で同時に形成することができる。また、第５電極８３は、第２誘電体４１と同一の方法で同時に形成することができる。また、第４誘電体９１は、第２誘電体４１と同一の方法で同時に形成することができる。また、第６電極９２は、第３電極４２と同一の方法で同時に形成することができる。また、配線１０は、第３電極４２および第６電極９２を形成した後、無電解めっき法や電解めっき法で形成することができる。
【００６５】
第１の変形例の電子部品１は、直列接続された第１および第２キャパシタ３、４に更に直列接続された第３および第４キャパシタ８、９を備えることで、各キャパシタ３、４、８、９のそれぞれの容量が電子部品１全体の容量に与える影響を、図１の例よりも更に緩和できる。この結果、キャパシタ３、４、８、９の寸法誤差にともなう電子部品１全体の容量値のずれを、図１の例よりも更に有効に抑制できる。また、直列接続された４つのキャパシタ３、４、８、９のそれぞれで印加電圧を分圧できるので、個々のキャパシタ３、４、８、９に大きな電圧が印加されることを図１の例よりも更に有効に抑制できる。したがって、第１の変形例の電子部品１によれば、容量値精度の確保と耐圧の確保とを効果的に両立させることができる。
【００６６】
上記構成に加えて、更に、第１の変形例の電子部品１は、平面視において、第５電極８３の外形が、第４電極８１の外形に包含され、また、第６電極９２の外形が、第５電極８３の外形に包含されている。
【００６７】
第５電極８３の外形が第４電極８１の外形に包含されていることで、第５電極８３と第４電極８１との間で多少のアライメント誤差が発生したとしても、第５電極８３と第４電極８１との対向面積を維持することができる。また、第６電極９２の外形が第５電極８３の外形に包含されていることで、第５電極８３と第６電極９２との間で多少のアライメント誤差が発生したとしても、第５電極８３と第６電極９２との対向面積を維持することができる。これにより、電子部品１が安定した容量値を得ることができる。
【００６８】
上記構成に加えて、更に、第１の変形例の電子部品１では、第５電極８３の厚みｔ５が、第４電極８１の厚みｔ４より薄い。第４電極８１の厚みｔ４は、第１電極３１の厚みｔ１と同じであってもよい。また、第５電極８３の厚みｔ５は、第２電極３３の厚みｔ２と同じであってもよい。
【００６９】
第１の変形例によれば、配線としての機能を兼ねることが殆ど無い第５電極８３の厚みｔ５を薄くすることで、電気特性に影響を与えることなく簡便な手法で電子部品１の薄型化を実現することができ、また、コストを削減することができる。
【００７０】
（第２の変形例）
次に、第１キャパシタ３および第２キャパシタ４に並列接続された追加のキャパシタを備えた第２の変形例について説明する。図１１は、本実施形態の第２の変形例による電子部品１を示す断面図である。
【００７１】
第１の変形例の電子部品１では、第３キャパシタ８およびこれに直列接続された第４キャパシタ９が、配線１０を介して第１キャパシタ３および第２キャパシタ４に直列接続されている。これに対して、第２の変形例の電子部品１では、第３キャパシタ８および第４キャパシタ９が、第１キャパシタ３および第２キャパシタ４に並列接続されている。
【００７２】
具体的には、図１１に示すように、第２の変形例の電子部品１は、第１の変形例の電子部品１に対して、第４電極８１が基板２上で第１電極３１に接続されている点で異なり、他の点で共通する。第４電極８１は、第１電極３１と同一の電極であってもよい。
【００７３】
配線１０は、第２配線として機能し、第３および第５電極４２、８３上において、第１および第４電極３１、８１との間で第１および第２キャパシタ３、４と第３キャパシタ８とを並列接続している。より具体的には、図１１の例において、配線１０は、第３および第６電極４２、９２上において、第１および第４電極３１、８１との間で第１および第２キャパシタ３、４と第３および第４キャパシタ８、９とを並列接続している。
【００７４】
第２の変形例によれば、電子部品１全体の容量が、第１キャパシタ３と第２キャパシタ４との直列合成容量と、第３キャパシタ８と第４キャパシタ９の直列合成容量との並列合成容量となるため、第１の変形例よりも電子部品１全体の容量が増加する。
【００７５】
また、第２の変形例を第１の変形例と組み合わせることで、第１および第２キャパシタ３、４と直列接続された第３および第４キャパシタ８、９と、第１および第２キャパシタ３、４と並列接続された第３および第４キャパシタ８、９とを混在させてもよい。これにより、高周波の通信に適した幅広い容量値を得ることができる。
【００７６】
（第３の変形例）
次に、第１キャパシタ３および第２キャパシタ４に並列接続された追加のキャパシタを備えた第３の変形例について説明する。図１２は、本実施形態の第３の変形例による電子部品１を示す断面図である。
【００７７】
図１２に示すように、第３の変形例の電子部品１は、第２の変形例と同様に、基材２上の第４電極８１と、第４電極８１上の第３誘電体８２と、第３誘電体８２上の第５電極８３とを有する第３キャパシタ８を備える。一方、第３の変形例の電子部品１は、第２の変形例の電子部品１に対して、第４キャパシタ９が省略されている点で異なる。より具体的には、第３の変形例において、配線１０は、第３電極４２および第５電極８３の双方に接するように設けられている。
【００７８】
第３の変形例の電子部品１は、第２誘電体４１を形成するときに、第４誘電体９１の形成を省略し、また、第３電極４２を形成するときに第６電極９２の形成を省略することで得ることができる。
【００７９】
第３の変形例において、第３キャパシタ８上には、第３キャパシタ８のサイズを制約する他のキャパシタが設けられていない。このため、第３の変形例においては、第３キャパシタ８の容量を比較的大きくすることができる。第３キャパシタ８の容量を比較的大きくすることができるため、第３キャパシタ８に多少の電極の寸法誤差が生じたとしても、電極対向面積を確保して容量変化を抑制できる。
【００８０】
第３の変形例によれば、直列接続された比較的小容量の第１キャパシタ３および第２キャパシタ４と、これに並列接続された比較的大容量の第３キャパシタ８とを組合せることで、幅広い容量値を有するキャパシタを得ることができる。
【００８１】
（第４の変形例）
次に、第２電極３３の厚みｔ２を抑制する第４の変形例について説明する。図１３は、本実施形態の第４の変形例による電子部品を示す断面図である。図４Ａ〜図９Ｂの例では、第２電極３３の形成工程において、第２シード層３１１上に電解めっき法によって第２金属層３３２を形成している。
【００８２】
これに対して、第４の変形例では、第２電極３３を第２シード層３１１のみで形成する。すなわち、第４の変形例では、第２シード層３１１の厚みが第２電極３３の厚みｔ２となる。この場合、厚みｔ２は、例えば、０.数μｍ〜１μｍであってもよい。
【００８３】
第４の変形例によれば、第２金属層３３２の形成を省略することができるので、電子部品１の製造時間を短縮して生産効率を向上できるとともに、製造コストを削減することができる。また、第２金属層３３２を形成する場合と比較して、第２電極３３上の第２誘電体４１および第３電極４２のそれぞれの端縁に形成される段差を低減できる。段差を低減できることで、パッシベーション層５による第２誘電体４１および第３電極４２の端縁の保護不良に起因する短絡の発生を抑制でき、信頼性を向上することができる。また、第２電極３３の面方向Ｄ２の寸法に対する厚みの比であるアスペクト比を低減できるため、第２電極３３を精度良くパターニングすることができる。第２電極３３を精度良くパターニングできることで、容量精度を更に向上できる。
【００８４】
なお、第２電極３３の形成が完了した時点で、プローブ等によって第１キャパシタ３の容量値を測定し、測定された第１キャパシタ３の容量値に応じて、第１キャパシタ３と第２キャパシタ４との合成容量が所期の値となるように、第２誘電体４１や第３電極４２の形状および寸法を補正してもよい。これにより、容量精度を更に向上させることができる。
【００８５】
第４の変形例は、第１の変形例の第５電極８３に組み合わせることもできる。すなわち、第５電極８３をシード層のみで構成することもできる。
【００８６】
（第５の変形例）
次に、貫通電極を備えた第５の変形例について説明する。図１４は、本実施形態の第５の変形例による電子部品１を示す断面図である。
【００８７】
図１４に示すように、第５の変形例の電子部品１は、図１の電子部品１の構成に加えて、更に、厚み方向Ｄ１において基板２を貫通し、第１表面２１上において第１電極３１に接続された貫通電極１１を備える。
【００８８】
図１４の例における貫通電極１１は、第１表面２１から第２表面２２まで基板２を貫通する貫通孔２３の内部に充填されたフィルドビアタイプの貫通電極である。貫通電極１１は、第１表面２１側の貫通孔２３の開口とその周縁部とを覆うランド１１ａと、面方向Ｄ２においてランド１１ａに接続された第１電極３１とを介して第１キャパシタ３および第２キャパシタ４に接続されている。
【００８９】
第５の変形例によれば、貫通電極１１を備えることで、キャパシタ３、４と他の受動素子または能動素子との接続方法のバリエーションを増やすことができるので、設計の自由度を向上させることができる。
【００９０】
（第６の変形例）
次に、インダクタを備えた第６の変形例について説明する。図１５は、本実施形態の第６の変形例による電子部品１を示す断面図である。
【００９１】
図１５に示すように、第６の変形例の電子部品１は、図１の電子部品１の構成に加えて、更に、第１インダクタ１２と、第１インダクタ１２と第３電極４２とを接続する配線１３とを備えている。
【００９２】
図１５に示すように、第１インダクタ１２は、厚み方向Ｄ１に基板２を貫通し、配線１３を介して第１表面２１上において第３電極４２に接続された第１貫通電極１２１と、第２表面２２上において第１貫通電極１２１に接続された導電層１２２と、第２表面２２上において導電層１２２に接続され、第１貫通電極１２１と異なる位置において厚み方向Ｄ１に基板２を貫通する第２貫通電極１２３とを有する。
【００９３】
第６の変形例の電子部品１は、第１キャパシタ３および第２キャパシタ４と第１インダクタ１２とによるＬＣ共振回路を構成することができるので、例えば、無線通信用途に更に好適に適用できる。また、比較的大型になり易いインダクタを、貫通電極１２１、１２２によってコンパクトに構成することができる。また、第１電極３１と第１インダクタ１２とを直接接続しないことで、第１インダクタ１２と第１電極３１とのインダクティブなカップリングを抑制することができる。インダクティブなカップリングを抑制できることで、特に高周波帯域において電子部品１が意図しない電気特性となることを防止することができる。
【００９４】
（第７の変形例）
次に、インダクタを備えた第７の変形例について説明する。図１６は、本実施形態の第７の変形例による電子部品１を示す断面図である。
【００９５】
図１６に示すように、第７の変形例の電子部品１は、図１の電子部品１の構成に加えて、更に、第２インダクタ１４と、第２インダクタ１４と第１電極３１とを接続する配線１５とを備えている。
【００９６】
図１６に示すように、第２インダクタ１４は、厚み方向Ｄ１に基板２を貫通し、配線１５を介して第１表面２１上において第１電極３１に接続された第１貫通電極１４１と、第２表面２２上において第１貫通電極１４１に接続された導電層１４２と、第２表面２２上において導電層１４２に接続され、第１貫通電極１４１と異なる位置において厚み方向Ｄ１に基板２を貫通する第２貫通電極１４３とを有する。
【００９７】
第７の変形例の電子部品１は、第６の変形例の電子部品１と同様に、第１キャパシタ３および第２キャパシタ４と第２インダクタ１４とによるＬＣ共振回路を構成することができる。第７の変形例の電子部品１は、第６の変形例の電子部品１と比べてインダクタ１４とキャパシタ３、４との間の配線長を短縮できる。配線長を短縮できることで、損失を低減し、クオリティ・ファクタすなわちＱ値を大きくすることができる。
【００９８】
（第８の変形例）
次に、貫通電極を備えた第８の変形例について説明する。図１７は、本実施形態の第８の変形例による電子部品１を示す断面図である。
【００９９】
図１７に示すように、第８の変形例の電子部品１は、厚み方向Ｄ１において基板２を貫通し、第１表面２１上において第１電極３１に接続された貫通電極１１を備える点で、第５の変形例の電子部品１と共通する。一方、第８変形例の電子部品１は、貫通電極１１がランド１１ａを介さずに厚み方向Ｄ１において直接第１電極３１に接続されている点で、第５の変形例の電子部品１と相違する。言い換えれば、第８の変形例においては、第１キャパシタ３および第２キャパシタ４が、貫通電極１１の直上に位置している。更に言い換えれば、第８の変形例では、第１電極３１が貫通電極１１のランド１１ａを兼ねている。
【０１００】
第８の変形例によれば、貫通電極１１とキャパシタ３、４との間の面方向Ｄ２の配線長をゼロにすることができるので、キャパシタ３、４の寄生抵抗および寄生インダクタンスを効果的に低減することができる。
【０１０１】
（第９の変形例）
次に、インダクタを備えた第９の変形例について説明する。図１８は、本実施形態の第９の変形例による電子部品１を示す断面図である。
【０１０２】
図１８に示すように、第９の変形例の電子部品１は、図１の電子部品１の構成に加えて、更に、第３インダクタ１６を備えている。
【０１０３】
図１８に示すように、第３インダクタ１６は、厚み方向Ｄ１に基板２を貫通し、第１表面２１側の一端において第１電極３１に接続された第１貫通電極１６１と、第２表面２２上において第１貫通電極１６１の他端に接続された導電層１６２と、第２表面２２上において導電層１６２に接続され、第１貫通電極１６１と異なる位置において厚み方向Ｄ１に基板２を貫通する第２貫通電極１６３とを有する。
【０１０４】
第９の変形例の電子部品１によれば、第７の変形例と比較して、インダクタ１６とキャパシタ３、４との間の面方向Ｄ２の配線長をゼロにすることができるので、インダクタ１６とキャパシタ３、４との間に意図しないインダクタンスが発生することを防止できる。これにより、電子部品１を精度良く形成することができる。
【０１０５】
（第１０の変形例）
次に、コンフォーマルビアタイプの貫通電極を備えた第１０の変形例について説明する。図１９は、本実施形態の第１０の変形例による電子部品１の一例を示す断面図である。図２０は、本実施形態の第１０の変形例による電子部品の他の一例を示す断面図である。
【０１０６】
これまでは、フィルドビアタイプの貫通電極を、単独で、またはインダクタの一部として備えた電子部品１の例について説明した。本開示における貫通電極は、フィルドビアタイプの貫通電極に限定されない。
【０１０７】
例えば、図１９に示すように、第７の変形例で説明した第２インダクタ１４を構成する第１貫通電極１４１と第２貫通電極１４３とを、中空部を有するコンフォーマルビアタイプの貫通電極としてもよい。なお、図１９の例において、第１貫通電極１４１と第２貫通電極１４３の内部は、空隙部１４５となっている。また、厚み方向Ｄ１において空隙部１４５に対応するパッシベーション層５には、厚み方向Ｄ１の貫通孔５１が設けられている。
【０１０８】
また、図２０に示すように、コンフォーマルビアタイプの第１貫通電極１４１と第２貫通電極１４３の内部に、樹脂層１４６を充填させてもよい。
【０１０９】
なお、上述した各変形例は、これらを適宜組み合わせてもよい。
【０１１０】
また、本開示の電子部品１の具体的な使用態様は特に限定されない。例えば、電子部品１は、無線通信モジュールのベースバンドＩＣとパワーアンプＩＣとを中継するインターポーザ基板に組み込まれてもよく、または、既存の基板に搭載されてもよく、あるいは、それ自体がパッケージされた電子部品を構成してもよい。
【０１１１】
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【０１１２】
１  電子部品
２  基板
３  第１キャパシタ
３１  第１電極
３２  第１誘電体
３３  第２電極
４  第２キャパシタ
４１  第２誘電体
４２  第３電極
【図１】
2018073888.tif 000003
【図２】
2018073888.tif 000004
【図３】
2018073888.tif 000005
【図４Ａ】
2018073888.tif 000006
【図４Ｂ】
2018073888.tif 000007
【図４Ｃ】
2018073888.tif 000008
【図４Ｄ】
2018073888.tif 000009
【図４Ｅ】
2018073888.tif 000010
【図５Ａ】
2018073888.tif 000011
【図５Ｂ】
2018073888.tif 000012
【図５Ｃ】
2018073888.tif 000013
【図５Ｄ】
2018073888.tif 000014
【図６Ａ】
2018073888.tif 000015
【図６Ｂ】
2018073888.tif 000016
【図６Ｃ】
2018073888.tif 000017
【図７Ａ】
2018073888.tif 000018
【図７Ｂ】
2018073888.tif 000019
【図７Ｃ】
2018073888.tif 000020
【図７Ｄ】
2018073888.tif 000021
【図８Ａ】
2018073888.tif 000022
【図８Ｂ】
2018073888.tif 000023
【図８Ｃ】
2018073888.tif 000024
【図９Ａ】
2018073888.tif 000025
【図９Ｂ】
2018073888.tif 000026
【図９Ｃ】
2018073888.tif 000027
【図１０】
2018073888.tif 000028
【図１１】
2018073888.tif 000029
【図１２】
2018073888.tif 000030
【図１３】
2018073888.tif 000031
【図１４】
2018073888.tif 000032
【図１５】
2018073888.tif 000033
【図１６】
2018073888.tif 000034
【図１７】
2018073888.tif 000035
【図１８】
2018073888.tif 000036
【図１９】
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【図２０】
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