(57)【要約】減少したメモリ・セル方形特徴サイズを有するメモリ・デバイスを可能にする方法およびデバイスが開示される。そのような方形特徴サイズによって、ギガバイト以上のオーダの大きなメモリ・デバイスを１チップすなわち１つのダイに製造することができるようになる。開示された本方法およびデバイスは、それらの変形と共に、２次元だけで製造される他のメモリ・デバイスとは対照的に、３次元を使用する。したがって、開示された方法およびデバイスは、変形とともに、実質的に水平および垂直な構成要素を含む。
2005500670.tif 000002
【特許請求の範囲】
【請求項１】
４Ｆ２未満の方形特徴サイズを有するメモリ・セルであって、
ソースと、
前記ソースの上に形成された実質的に垂直なチャンネルと、
前記垂直なチャンネルの上に形成されたドレインと、
前記ドレインの少なくとも一部の上に形成された実質的に水平なフローティング・ゲートと、
を備え、前記特徴サイズが２Ｆ２以上であるメモリ・セル。
【請求項２】
前記ソースが埋込み層である、請求項１に記載のメモリ・セル。
【請求項３】
前記水平なフローティング・ゲートが、サブリソグラフィックなフローティング・ゲートである、請求項１に記載のメモリ・セル。
【請求項４】
前記水平なフローティング・ゲートが、スペーサによって規定されるサブリソグラフィックなフローティング・ゲートである、請求項１に記載のメモリ・セル。
【請求項５】
前記水平なフローティング・ゲートが自己整列フローティング・ゲートである、請求項１に記載のメモリ・セル。
【請求項６】
４Ｆ２未満の方形特徴サイズを有するメモリ・セルであって、
ソースと、
前記ソースの上に形成された実質的に垂直なチャンネルと、
前記垂直なチャンネルの上に形成されたドレインと、
前記ドレインの少なくとも一部の上に形成された実質的に水平なフローティング・ゲートと、
トレンチにおいて前記水平なフローティング・ゲートに対して実質的に直角に形成された実質的に垂直な選択ゲートと、
を備え、前記選択ゲートが前記垂直なチャンネルに隣接してなるメモリ・セル。
【請求項７】
前記メモリ・セルが、前記水平なフローティング・ゲートおよび前記垂直な選択ゲートに対応する最小特徴サイズを有する、請求項６に記載のメモリ・セル。
【請求項８】
前記選択ゲートに結合された選択ソースおよび選択ドレインを備え、前記選択ソース、前記選択ゲートおよび前記選択ドレインが選択トランジスタを形成する、請求項６に記載のメモリ・セル。
【請求項９】
前記メモリ・セルが２Ｆ２以下の特徴サイズを有する、請求項６に記載のメモリ・セル。
【請求項１０】
４．５Ｆ２未満の方形特徴サイズを有するメモリ・セルであって、
ソース、ドレインおよびゲートを備える第１のトランジスタと、
前記第１のトランジスタに結合され、ソース、ドレインおよびゲートを備える選択トランジスタと、
を備え、前記選択トランジスタのゲートが前記第１のトランジスタのゲートに対して実質的に直角に形成されてなるメモリ・セル。
【請求項１１】
前記第１のトランジスタのドレインが上の面および下の面を有し、前記第１のトランジスタのソースが上の面および下の面を有し、さらに、前記第１のトランジスタのソースの前記上の面が、前記第１のトランジスタのドレインの前記下の面の下に位置する、請求項１０に記載のメモリ・セル。
【請求項１２】
前記第１のトランジスタのソースおよびドレインが、前記選択トランジスタのソースおよびドレインとして共用される、請求項１０に記載のメモリ・セル。
【請求項１３】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスであって、
第１のｎ型層と、
前記第１のｎ型層の上に形成されたｐ型層であって、実質的に垂直なチャンネルを形成するｐ型層と、
前記ｐ型層の上に形成された第２のｎ型層と、
を備え、４Ｆ２未満の特徴サイズを有するメモリ・セルを有するメモリ・デバイス。
【請求項１４】
前記第１のｎ型層が埋込みソースを形成し、前記第２のｎ型層がドレインを形成する、請求項１３に記載のメモリ・デバイス。
【請求項１５】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスであって、
基板の上に形成された水平な第１のｎ型層と、
前記第１のｎ型層の上に形成されたｐ型層と、
前記ｐ型層の上に形成された水平な第２のｎ型層と、
前記基板の上に形成された水平なフローティング・ゲートと、
前記基板の上に形成された垂直な選択ゲートと、
を備え、前記ｐ型層が垂直なチャンネルを形成し、前記第１のｎ型層が埋込みソースを形成し、前記第２のｎ型層がドレインを形成するメモリ・デバイス。
【請求項１６】
前記垂直な選択ゲートが、前記水平なフローティング・ゲートに対して実質的に直角に形成される、請求項１５に記載のメモリ・デバイス。
【請求項１７】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスであって、
基板の上に形成された埋込みソースと、
前記埋込みソースの上に形成された垂直なチャンネルと、
前記垂直なチャンネルの上に形成されたドレインと、
を備え、前記垂直なチャンネルがエピタキシャル堆積を使用して形成されるメモリ・デバイス。
【請求項１８】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスであって、
基板の上に形成された埋込みソースと、
前記埋込みソースの上に形成された垂直なチャンネルと、
前記垂直なチャンネルの上に形成されたドレインと、
を備え、前記垂直なチャンネルがエピタキシャル堆積を使用して形成されるメモリ・デバイス。
【請求項１９】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスであって、
基板の上に形成された埋込みソースと、
前記埋込みソースの上に形成された垂直なチャンネルと、
前記垂直なチャンネルの上に形成されたドレインと、
前記基板の上に形成されたフローティング・ゲートと、
前記基板に形成されたトレンチにおいて前記フローティング・ゲートに対して直角に形成された選択ゲートと、
を備えるメモリ・デバイス。
【請求項２０】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスであって、
少なくとも１つの半導体層を有する基板と、
前記基板の上に形成された第１のｎ型層と、
前記第１のｎ型層の上に形成されたｐ型層と、
前記ｐ型層の上に形成された第２のｎ型層と、
前記基板の上に形成されたフローティング・ゲートと、
前記基板において形成されたトレンチと、
前記トレンチの側壁の表面に形成された選択ゲートと、
を備えるメモリ・デバイス。
【請求項２１】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスであって、
少なくとも１つの半導体層を有する基板と、
前記基板の上に形成され、ソースを形成する第１のｎ型層と、
前記第１のｎ型層の上に形成され、垂直なチャンネルを形成するｐ型層と、
前記ｐ型層の上に形成され、ドレインを形成する第２のｎ型層と、
前記ｎ型層の上に形成されたトンネル酸化被膜と、
前記トンネル酸化被膜の少なくとも一部の上に形成された第１のポリ層と、
前記基板において形成されたトレンチと、
前記トレンチの側壁の表面に形成された選択ゲートと、
を備えるメモリ・デバイス。
【請求項２２】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスであって、
少なくとも１つの半導体層を有する基板と、
前記基板の上に形成された埋込みソースと、
前記埋込みソースの上に形成された垂直なチャンネルと、
前記垂直なチャンネルの上に形成されたドレインと、
前記ドレインの上に形成されたトンネル酸化被膜と、
前記トンネル酸化被膜の上に形成された自己整列フローティング・ゲートと、
前記基板において形成されたトレンチと、
前記基板において形成された能動トレンチと、
前記能動トレンチの側壁に沿って形成された選択ゲートと、
を備えるメモリ・デバイス。
【請求項２３】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスであって、
前記基板の上に形成された第１のｎ型層と、
前記ｎ型層の上に形成されたｐ型層と、
前記ｐ型層中に形成された第２のｎ型層と、
前記基板において形成された選択トレンチと、
前記選択トレンチにおいて形成された垂直な選択ゲートと、
前記第２のｎ型層の上に形成されたディジット・ラインと、
前記ｎ型層の上に形成された自己整列フローティング・ゲートと、
前記基板および前記ディジット・ラインの上に形成されたワード・ラインと、
を備えるメモリ・デバイス。
【請求項２４】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスであって、
基板の上に形成された第１のｎ型層と、
前記ｎ型層の上に形成されたｐ型層と、
前記ｐ型層において形成された第２のｎ型層と、
前記基板において形成された選択トレンチと、
前記選択トレンチにおいて形成された垂直な選択ゲートと、
前記第２のｎ型層の少なくとも一部の上に形成された導電層と、
タングステン層の表面に形成された第１のスペーサと、
前記基板の少なくとも一部の上に形成されたトンネル酸化被膜と、
前記トンネル酸化被膜の表面に形成されたポリシリコン層と、
前記ポリシリコン層の表面に形成された酸化被膜と、
を備えるメモリ・デバイス。
【請求項２５】
前記導電層がタングステン層である、請求項２４に記載のメモリ・デバイス。
【請求項２６】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスであって、
基板の上に形成され、ソースを形成する第１のｎ型層と、
前記ｎ型層の上に形成されたｐ型層と、
前記ｐ型層において形成され、ドレインを形成する第２のｎ型層と、
前記基板において形成された選択トレンチと、
前記選択トレンチにおいて実質的に垂直に形成された選択ゲートと、
を備え、実質的に４．５Ｆ２未満または２Ｆ２以下の特徴サイズを有するメモリ・デバイス。
【請求項２７】
前記基板の上に形成されたトンネル酸化被膜をさらに備える、請求項２６に記載のメモリ・デバイス。
【請求項２８】
前記基板の上に形成されたディジット・ラインおよびワード・ラインをさらに備える、請求項２７に記載のメモリ・デバイス。
【請求項２９】
前記ワード・ラインが前記ディジット・ラインの上にある、請求項２８に記載のメモリ・デバイス。
【請求項３０】
前記ワード・ラインがポリ−ＷＳｉ層で構成される、請求項２９に記載のメモリ・デバイス。
【請求項３１】
前記ディジット・ラインが少なくとも１つのタングステン層を含む、請求項３０に記載のメモリ・デバイス。
【請求項３２】
前記ディジット・ラインが前記ドレインの少なくとも一部の上にある、請求項３１に記載のメモリ・デバイス。
【請求項３３】
前記ディジット・ラインと前記ワード・ラインとの間に形成されたスペーサをさらに備える、請求項３２に記載のメモリ・デバイス。
【請求項３４】
前記ドレインにボロンがドーピングされている、請求項２６に記載のメモリ・デバイス。
【請求項３５】
前記フローティング・ゲートが、トンネル酸化物層、ポリシリコン層および酸化被膜を備える、請求項２６に記載のメモリ・デバイス。
【請求項３６】
前記フローティング・ゲートが自己整列型である、請求項２６に記載のメモリ・デバイス。
【請求項３７】
２Ｆ２の方形特徴サイズを有するメモリ・デバイスを製造する方法であって、
基板を提供するステップと、
前記基板の上に第１のｎ型層を形成するステップと、
前記第１のｎ型層の上にｐ型層を形成するステップと、
前記ｐ型層の上に第２のｎ型層を形成するステップと、
前記基板の上にフローティング・ゲートを形成するステップと、
前記メモリ・デバイスにおいてトレンチをエッチングするステップと、
前記トレンチにおいて選択ゲートを形成するステップと、
を含む方法。
【請求項３８】
前記基板の上に第１のｎ型層を形成するステップが、前記基板の上に埋込みソースを形成することを含む、請求項３７に記載の方法。
【請求項３９】
前記第１のｎ型層の上に第１のｐ型層を形成するステップが、エピタキシャル堆積を使用して前記第１のｎ型層の上に第１のｐ型層を形成することを含む、請求項３７に記載の方法。
【請求項４０】
前記第１のｎ型層の上にｐ型層を形成するステップが、前記第１のｎ型層の上に垂直なチャンネルを形成することを含む、請求項３７に記載の方法。
【請求項４１】
埋込みソースを製造する方法であって、
基板を有するウェーハを提供するステップと、
アレイ・マスクを使用してウェーハの周囲を覆うステップと、
ソース領域にドーパントをドーピングするステップと、
エピタキシャル堆積を行ってｐ型チャンネルを形成するステップと、
を含み、エピタキシャル堆積を行ってｐ型チャンネルを形成するステップが、エピタキシャル堆積を行って所定の厚さにｐ型チャンネルを形成することを含み、前記厚さがチャンネル長を決定する方法。
【請求項４２】
ソース領域にドーパントをドーピングするステップが、ソース領域にＡｓをドーピングすることを含む、請求項４１に記載の方法。
【請求項４３】
ソース領域にドーパントをドーピングするステップが、ソース領域にＳｂをドーピングすることを含む、請求項４１に記載の方法。
【請求項４４】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスを製造する方法であって、
基板を有するウェーハを提供するステップと、
前記基板の上に埋込みソースを形成するステップと、
前記埋込みソースの上に垂直なチャンネルを形成するステップと、
セル打ち込みを行うステップと、
前記基板の上にトンネル酸化被膜を形成するステップと、
前記トンネル酸化被膜の上に第１のポリ層を形成するステップと、
前記第１のポリ層の上に窒化物層を形成するステップと、
前記メモリ・デバイスにおいてワード・ラインをパターン形成するステップと、
前記メモリ・デバイスにおいてＳＴＩ領域を形成するステップと、
前記窒化物層を除去するステップと、
前記メモリ・デバイスの上に酸化物・窒化物・酸化被膜を形成するステップと、
を含む方法。
【請求項４５】
前記メモリ・デバイスにおいてＳＴＩ領域を形成するステップが、前記窒化物層をエッチングすること、および前記第１のポリ層をエッチングすることをさらに含む、請求項４４に記載の方法。
【請求項４６】
前記メモリ・デバイスにおいてＳＴＩ領域を形成するステップが、前記ＳＴＩ領域の上にＳＴＩ酸化物を堆積し、前記ＳＴＩ領域にフィールド酸化物を充填することをさらに含む、請求項４４に記載の方法。
【請求項４７】
化学機械的研磨を使用して前記メモリ・デバイスの表面を研磨して、前記表面を平面にするステップをさらに含む、請求項４４に記載の方法。
【請求項４８】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスを製造する方法であって、
基板を有するウェーハを提供するステップと、
前記基板の上に埋込みソースを形成するステップと、
前記埋込みソースの上に垂直なチャンネルを形成するステップと、
ＳＴＩ領域および自己整列フローティング・ゲートを形成するステップと、
前記基板の上にＢＰＳＧ層を堆積するステップと、
前記ＢＰＳＧ層の上にハード・マスク層を堆積するステップと、
能動トレンチを形成するように能動領域をパターン形成するステップと、
前記能動トレンチの側壁に沿って第１のスペーサを形成するステップと、
前記能動トレンチにおいてドレインを形成するステップと、
前記ドレインの上にワード・ラインを形成するステップと、
を含む方法。
【請求項４９】
前記メモリ・デバイスに対してＲＴＰを実施し、ハード・マスク層を堆積する前に前記メモリ・デバイスの表面を研磨するステップをさらに含む、請求項４８に記載の方法。
【請求項５０】
能動領域をパターン形成するステップが、前記ＢＰＳＧ層、酸化物・窒化物・酸化被膜および第１のポリ層を前記ハード・マスク層によってエッチングすることをさらに含む、請求項４８に記載の方法。
【請求項５１】
第１のスペーサを形成するステップが、第１のスペーサ層を堆積し、前記第１のスペーサ層をエッチングし、それによって、前記能動トレンチの側壁に沿って前記第１のスペーサを残すことを含む、請求項４９に記載の方法。
【請求項５２】
前記能動トレンチの上にＴｉＮ層を形成するステップと、
前記能動トレンチの上にＴｉＳｉ層を形成するステップと、
をさらに含む、請求項４８に記載の方法。
【請求項５３】
ワード・ラインを形成する前に前記メモリ・デバイスに対してＲＴＰを実施するステップを含む、請求項４８に記載の方法。
【請求項５４】
ワード・ラインを形成するステップが、
前記能動トレンチの上にワード・ライン層を堆積するステップと、
前記ワード・ライン層が前記ハード・マスク層に対して平面であるように、前記ワード・ライン層を研磨するステップと、
前記ワード・ライン層の下部が残るように前記ワード・ライン層の一部を除去するステップと、
を含む、請求項４８に記載の方法。
【請求項５５】
前記ワード・ライン層の一部を除去するステップが、前記ワード・ライン層の半分を実質的に除去することを含む、請求項５４に記載の方法。
【請求項５６】
前記ワード・ラインの上に第２のスペーサを堆積するステップをさらに含む、請求項４８に記載の方法。
【請求項５７】
約２Ｆ２の方形特徴サイズを有するメモリ・デバイスを製造する方法であって、
基板に能動領域を形成するステップと、
前記基板の上にフローティング・ゲート層を形成するステップと、
前記メモリ・デバイスに行ラインをパターン形成するステップと、
前記行ラインの上に除去可能なスペーサを形成するステップと、
前記基板に選択トレンチをエッチングするステップと、
を含む方法。
【請求項５８】
前記除去可能なスペーサを除去するステップと、
前記選択トレンチの上に選択トランジスタ用の酸化被膜を形成するステップと、
前記メモリ・デバイスの表面の上に第２のポリ層を形成するステップと、
前記第２のポリ層の上に導電層を形成するステップと、
前記第２のポリ層および前記導電層をパターン形成するステップと、
をさらに含む、請求項５７に記載の方法。
【請求項５９】
前記第２の層の上に導電層を形成するステップが、前記第２のポリ層の上にＷＳｉｘ層を形成することを含む、請求項５８に記載の方法。
【請求項６０】
前記メモリ・デバイスの表面の上に第２のポリ層を形成するステップが、前記選択トレンチにおいて前記第２のポリ層を形成して選択ゲートを形成することをさらに含む、請求項５８に記載の方法。
【請求項６１】
４Ｆ２未満の方形特徴サイズを有するメモリ・デバイスを製造する方法であって、
ソースを形成するステップと、
ドレインを形成するステップと、
フローティング・ゲート層を形成するステップと、
行ラインを形成するステップと、
トレンチを形成するステップと、
選択トレンチを形成するステップと、
選択ゲートを形成するステップと、
を含む方法。
【請求項６２】
ソースを形成するステップが、基板の上にｎ型層を形成することを含む、請求項６１に記載の方法。
【請求項６３】
ドレインを形成するステップが、前記ソースの上にｎ型層を形成することを含む、請求項６１に記載の方法。
【請求項６４】
フローティング・ゲート層を形成するステップが、
トンネル酸化被膜を形成するステップと、
前記トンネル酸化被膜の上にポリシリコン層を形成するステップと、
前記ポリシリコン層の上に酸化物層を形成するステップと、
を含む、請求項６１に記載の方法。
【請求項６５】
選択ゲートを形成するステップが、
前記選択トレンチに酸化被膜を形成するステップと、
前記選択トレンチにポリシリコンを充填するステップと、
を含む、請求項６１に記載の方法。
【請求項６６】
ディジット・ラインを形成するステップをさらに含み、前記ディジット・ラインが前記行ラインの上に位置される、請求項６１に記載の方法。
【請求項６７】
複数のメモリ・デバイスを備えるシステムであって、
前記複数のメモリ・デバイスの少なくとも１つが、４Ｆ２未満の方形特徴サイズを有し、且つ、ソースと、前記ソースの上に実質的に垂直に形成されたチャンネルと、前記チャンネルの上に形成されたドレインと、前記ドレインの少なくとも一部の上に実質的に水平に形成されたフローティング・ゲートとを備え、前記メモリ・デバイスの前記特徴サイズが実質的に４．５Ｆ２よりも小さなシステム。
【請求項６８】
少なくとも１つのプロセッサと、
システム・バスと、
前記システム・バスに結合されたメモリ・デバイスと、
を備えるコンピュータ・システムであって、
前記メモリ・デバイスが、４Ｆ２未満の方形特徴サイズを有する少なくとも１つのメモリ・セルを含み、
前記メモリ・デバイスが、基板に形成された埋込みソースと、前記埋込みソースの上に形成された垂直なチャンネルと、前記基板の上に形成された自己整合フローティング・ゲートと、前記基板に形成された選択トレンチ中の選択ゲートとを備えるコンピュータ・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造の分野に関し、より詳細には、２Ｆ２フラッシュ・メモリに関する。
コンピュータがますます複雑になるにつれて、改良された記憶装置に対する要求が増している。同時に、コンピュータおよびメモリ・デバイスの大きさを減少させるという絶え間のない流れがある。したがって、メモリ・デバイス製造の目標は、単位面積当たりのメモリ・セルの数を増大することである。
【０００２】
メモリ・デバイスは、メモリ・セルのブロックまたはアレイを含む。メモリ・セルは１ビットの情報を格納する。ビットは、一般に、２進数字０および１で表される。フラッシュ・メモリ・デバイスは不揮発性半導体メモリ・デバイスであり、このメモリ・デバイスでは、単一セルまたはメモリ・セルのブロックの内容は電気的にプログラム可能であり、単一動作で読み出すことができ、または書き込むことができる。フラッシュ・メモリ・デバイスは低電力高速動作の特性を有し、携帯型デバイスにとって理想的である。フラッシュ・メモリはラップトップすなわちノート型コンピュータ、ディジタル・オーディオ・プレーヤ、およびパーソナル・ディジタル・アシスタント（ＰＤＡ）・デバイスのような携帯型デバイスで一般に使用されている。
【０００３】
フラッシュ・メモリでは、荷電フローティング・ゲートが、一般に２進数字１で表される１つの論理状態であり、非荷電フローティング・ゲートが、一般に２進数字０で表される反対の論理状態である。電荷は、たとえば、アバランシェ注入、チャンネル注入、ファウラ−ノルドハイム・トンネルおよびチャンネル熱電子注入などのいくつかの方法でフローティング・ゲートに注入される、すなわち書き込まれる。
【０００４】
メモリ・セルすなわちフラッシュ・メモリ・セルは、最小特徴サイズ（Ｆ）およびセル面積（Ｆ２）の点で特徴づけることができる。たとえば、標準的なＮＯＲフラッシュ・セルは、一般に１０方形特徴セルとして引用され、標準的なＮＡＮＤフラッシュ・セルは近似的に４．５方形特徴セルである。一般的なＤＲＡＭ（動的ランダムアクセス記憶装置）セルは８Ｆ２から６Ｆ２までの範囲にある。セル面積（Ｆ２）は、よく知られている方法に従って決定され、メモリ・セルのｘおよびｙ次元に沿った特徴数の倍数を表す。特徴サイズの適切な説明は米国特許第６，０４３，５６２号に示されている。
【０００５】
メモリ・デバイスは２次元構造を使用してまたは３次元構造を使用して作ることができる。２次元構造は平面構造とも呼ばれる。一般的に、３次元構造は平面構造よりも小さなセル・サイズになる。ＳＲＡＭおよびＤＲＡＭは３次元構造を使用して設計されているが、３次元構造を使用して製造されているフラッシュ・メモリはほとんどない。大抵のフラッシュ・メモリ・セルは平面構造を使用して製造されている。フラッシュ・メモリの中には３次元構造を使用して製造されているものがあるが、それらは、一般に、４．５Ｆ２から８Ｆ２までのサイズ範囲にあり、平面構造を使用して製造されるフラッシュ・メモリ・セルに比べてあまり小さくない。
【０００６】
したがって、縮小された方形特徴サイズのセル面積を有する３次元フラッシュ・メモリ・デバイスが必要とされている。
本発明の一つの実施の形態に係るメモリ・セルが開示される。このメモリ・セルは、ソースと垂直なチャンネルとドレインと水平なフローティング・ゲートとを備える。垂直なチャンネルはソースの上に形成される。ドレインは垂直なチャンネルの上に形成される。水平なフローティング・ゲートはドレインの少なくとも一部の上に形成される。
【０００７】
本発明の他の実施の形態に係るメモリ・セルが開示される。このメモリ・セルは、ソースと垂直なチャンネルとドレインと水平なフローティング・ゲートと垂直な選択ゲートとを備える。垂直なチャンネルはソースの上に形成される。ドレインは垂直なチャンネルの上に形成される。水平なフローティング・ゲートはドレインの少なくとも一部の上に形成される。垂直な選択ゲートは水平なフローティング・ゲートに対し直角に形成される。
【０００８】
本発明のさらに他の実施の形態に係るメモリ・セルが開示される。このメモリ・セルは第１のトランジスタおよび選択トランジスタを備える。第１のトランジスタは、ソース、ドレインおよびゲートを備える。選択トランジスタは第１のトランジスタに結合されており、ソース、ドレインおよびゲートを備える。選択トランジスタのゲートは、第１のトランジスタのゲートに対して直角に形成される。
【０００９】
本発明のさらに他の実施の形態に係るメモリ・デバイスが開示される。このメモリ・デバイスは、第１のｎ型層、ｐ型層および第２のｎ型層を含む。ｐ型層は第１のｎ型層の上に形成される。第２のｎ型層は垂直なチャンネルを形成するｐ型層の上に形成される。
【００１０】
本発明のさらに他の実施の形態に係るメモリ・デバイスが開示される。このメモリ・デバイスは、水平な第１のｎ型層、ｐ型層、水平な第２のｎ型層、水平なフローティング・ゲートおよび垂直な選択ゲートを含む。水平な第１のｎ型層は基板の上に形成される。ｐ型層は第１のｎ型層の上に形成される。水平な第２のｎ型層はｐ型層の上に形成される。水平なフローティング・ゲートは基板の上に形成される。垂直な選択ゲートは基板の上に形成される。ｐ型層は垂直なチャンネルを形成する。第１のｎ型層は埋込みソースを形成し、第２のｎ型はドレインを形成する。
【００１１】
本発明のさらに他の実施の形態に係るメモリ・デバイスが開示される。このメモリ・デバイスは、埋込みソース、垂直なチャンネル、ドレイン、フローティング・ゲートおよび選択ゲートを含む。埋込みソースは基板の上に形成される。垂直なチャンネルは埋込みソースの上に形成される。ドレインは垂直なチャンネルの上に形成される。フローティング・ゲートは基板の上に形成される。選択ゲートは、基板に形成されたトレンチにおいてフローティング・ゲートに対して直角に形成される。このメモリ・デバイスは２Ｆ２の方形特徴サイズを有する。
【００１２】
本発明のさらに他の実施の形態に係るメモリ・デバイスが開示される。このメモリ・デバイスは、基板、第１のｎ型層、ｐ型層、第２のｎ型層、フローティング・ゲート、トレンチおよび選択ゲートを含む。基板は少なくとも１つの半導体層を有する。第１のｎ型層は基板の上に形成される。ｐ型層は第１のｎ型層の上に形成される。第２のｎ型層はｐ型層の上に形成される。フローティング・ゲートは基板の上に形成される。トレンチは基板において形成される。選択ゲートはトレンチの側壁の表面に形成される。
【００１３】
本発明のさらに他の実施の形態に係るメモリ・デバイスが開示される。このメモリ・デバイスは、第１のｎ型層、ｐ型層、第２のｎ型層、選択トレンチ、垂直な選択ゲート、ディジット・ライン、自己整列フローティング・ゲートおよびワード・ラインを含む。ｐ型層はｎ型層の上に形成される。第２のｎ型層はｐ型層において形成される。選択トレンチは基板において形成される。垂直な選択ゲートは選択トレンチにおいて形成される。ディジット・ラインは第２のｎ型層の上に形成される。自己整列フローティング・ゲートはｎ型層の上に形成される。ワード・ラインは基板およびディジット・ラインの上に形成される。
【００１４】
本発明のさらに他の実施の形態に係るメモリ・デバイスが開示される。このメモリ・デバイスは、第１のｎ型層、ｐ型層、第２のｎ型層、選択トレンチ、タングステン層、スペーサ、トンネル酸化被膜、ポリシリコン層および酸化被膜を含む。第１のｎ型層は基板の上に形成される。ｐ型層はｎ型層の上に形成される。第２のｎ型層はｐ型層の上に形成される。選択トレンチは基板において形成される。垂直な選択ゲートは選択トレンチにおいて形成される。タングステン層は第２のｎ型層の少なくとも一部の上に形成される。スペーサはタングステン層の上に形成される。トンネル酸化被膜は基板の少なくとも一部の上に形成される。ポリシリコン層はトンネル酸化被膜の表面に形成される。酸化被膜はポリシリコン層の表面に形成される。
【００１５】
本発明のさらに他の実施の形態に係る、２Ｆ２の方形特徴サイズを有するメモリ・デバイスを製造する方法が開示される。基板が提供される。この基板の上に第１のｎ型層が形成される。この第１のｎ型層の上にｐ型層が形成される。このｐ型層の上に第２のｎ型層が形成される。フローティング・ゲートが基板の上に形成される。トレンチがメモリ・デバイスにおいて形成される。選択ゲートがトレンチにおいて形成される。
【００１６】
本発明のさらに他の実施の形態に係る埋込みソースを製造する方法が開示される。基板を有するウェーハが提供される。ウェーハの周囲がアレイ・マスクを使用して覆われる。ソース領域にドーパントがドーピングされる。ｐ型チャンネルを形成するために、エピタキシャル堆積が行われる。
【００１７】
本発明の他の実施の形態に係るメモリ・デバイスを製造する方法が開示される。基板を有するウェーハが提供される。この基板の上に埋込みソースが形成される。この埋込みソースの上に、垂直なチャンネルが形成される。セル打ち込みが行われる。基板の上にトンネル酸化被膜が形成される。このトンネル酸化被膜の上に第１のポリ層が形成される。この第１のポリ層の上に窒化物層が形成される。ワード・ラインがメモリ・デバイスにおいてパターン形成される。ＳＴＩ領域がメモリ・デバイスにおいて形成される。窒化物層が除去される。酸化物・窒化物・酸化被膜がメモリ・デバイスの表面の上に形成される。
【００１８】
本発明のさらに他の実施の形態に係るメモリ・デバイスを製造する方法が開示される。基板を有するウェーハが提供される。この基板の上に埋込みソースが形成される。この埋込みソースの上に、垂直なチャンネルが形成される。ＳＴＩ領域および自己整列フローティング・ゲートが形成される。ＢＰＳＧ層が基板の上に堆積される。このＢＰＳＧ層の上にハード・マスク層が堆積される。能動トレンチを形成するために、能動領域がパターン形成される。この能動トレンチの側壁に沿って第１のスペーサが形成される。能動トレンチにおいてドレインが形成される。このドレインの上にワード・ラインが形成される。
【００１９】
本発明の他の実施の形態に係るメモリ・デバイスを製造する方法が開示される。埋込みソースが基板において形成される。この埋込み層の上に、垂直なチャンネルが形成される。ＳＴＩ領域がメモリ・デバイスにおいて形成される。自己整列フローティング・ゲートが基板の上に形成される。ワード・ラインが基板の上に形成される。このワード・ラインの上にスペーサが形成される。行ラインが基板の上に形成される。選択ゲートが基板の選択トレンチにおいて形成される。
【００２０】
開示されたこれらの方法および装置は、それらの変形と共に、２Ｆ２程度に小さな方形特徴サイズを有するメモリ・デバイスを提供する。そのような方形特徴サイズによって、ギガバイト以上のオーダーの大きなメモリ・デバイスを１チップすなわち１ダイに製造することができることになる。開示されたこれらの方法および装置は、それらの変形と共に、３次元製造方法を表す。
【００２１】
本発明の下記の詳細な説明は、添付の図面と関連させて読むとき、最も適切に理解することができる。図において、同じ構造は同じ参照数字で指示される。
図１は、本発明の一つの実施の形態に係るメモリ・デバイス１００の上面配置図を示す。このメモリ・デバイス１００は一般にフラッシュ・メモリに使用されるが、他の種類のメモリにも使用することができる。この図は、ワード・ライン１０４、ディジット・ライン１０２、およびユニット・セルすなわちメモリ・セル１０１を示す。ユニット・セルすなわちメモリ・セル１０１はメモリ・デバイス１００の多くのセルのうちの１つである。メモリ・セルは、第１の次元において、ディジット・ラインのピッチの半分である１ＦすなわちＦ  １０５の最小特徴サイズを有し、第２の次元において、ワード・ラインのピッチである２Ｆ  １０６の特徴サイズを有する。したがって、セルの方形特徴サイズすなわち特徴面積は２Ｆ２に等しい。このメモリ・デバイス１００のメモリ・セルは、従来のシリコン加工技術を使用して形成される。図２Ａ、２Ｂ、２Ｃおよび２Ｄに関連してここでさらに詳細に説明するように、選択ゲート２０５、ソース２０１およびドレイン２０３を有する選択トランジスタが、メモリ・セル１０１の一部として形成される。選択ゲート２０５およびフローティング・ゲート２０６は、互いに対して実質的に直角に形成される。選択トランジスタの選択ゲート２０５およびフローティング・ゲート２０６は、メモリ・セル１０１の最小特徴サイズを構成する。
【００２２】
図２Ａは、図１の線２Ａ−２Ａに沿ったメモリ・デバイス１００の断面を示す。ｎ型層２０１は基板の上に形成される。このｎ型層２０１はソースとして動作する。ｐ型層２０２はｎ型層２０１の上に形成される。ｐ型層２０２は、エピタキシャル堆積または任意の他の適切な製造方法を使用して形成することができる。１つまたは複数のドレイン２０３をｐ型層２０２に形成する。こうして垂直チャンネル２１２が作られる。選択ゲート２０５は、メモリ・デバイス１００のメモリ・セルの対ごとに形成される。選択ゲート２０５は垂直に形成される。
【００２３】
ディジット・ライン１０２は、ドレイン２０３の少なくとも一部の上に形成される。ディジット・ライン１０２は、タングステン層２１０およびタングステン層２１０の上に形成されたスペーサ２１３を含む。さらに、ディジット・ライン１０２は、図８Ａで説明するような追加の層を含むことができる。１つまたは複数の自己整列フローティング・ゲート２０６が図２Ａに示すように水平方向に形成され、かつ選択ゲート２０５に対して直角である。自己整列フローティング・ゲート２０６はいくつかの方法で製造することができる。たとえば、基板上に第１の酸化被膜を形成し、この第１の酸化被膜の上にポリ層を、およびこのポリ層の上に第２の酸化被膜を形成することで製造することができる。自己整列フローティング・ゲート２０６は、サブリソグラフィック（ｓｕｂ  ｌｉｔｈｏｇｒａｐｈｉｃ）な特徴であり、サブリソグラフィック・フローティング・ゲートである。サブリソグラフィックな特徴は、一般に、除去可能なスペーサを使用して作られる。図８Ａ、８Ｂ、８Ｃ、および８Ｄは、自己整列フローティング・ゲート２０６を製造する他の例を示す。
【００２４】
図２Ｂは、図１の線２Ｂ−２Ｂにおけるメモリ・デバイス１００の断面を示す。それぞれが第２のポリ層２０９およびＷＳｉｘ層２０８を含む１つまたは複数のワード・ライン１０４がスペーサ２１３の上に形成される。スペーサ２１３は、ワード・ライン１０４をディジット・ライン１０２から絶縁するように選ばれた材料で形成される。浅いトレンチ絶縁（ＳＴＩ）領域２１１は、トレンチをエッチングし、トレンチ酸化被膜を堆積し、酸化物をトレンチに充填して形成される。ＳＴＩ領域２１１の表面にはＴｉＳｉ層２２１が形成され、タングステン層２１０の下のＴｉＳｉ層２２１の表面にＴｉＮ層２２０が形成される。
【００２５】
図２Ｃは、図１の線２Ｃ−２Ｃにおけるメモリ・デバイス１００の断面を示す。垂直な選択ゲート２０５が図示されている。図２Ｄは、図１の線２Ｄ−２Ｄにおけるメモリ・デバイス１００の断面を示す。ボロンをドーピングした燐ガラス（ＢＰＳＧ）層２１４がＳＴＩ領域２１１の上に形成される。ハード・マスク２１５がＢＰＳＧ２１４の上に形成される。
【００２６】
図１、２Ａ、２Ｂ、２Ｃ、および２Ｄに示すメモリ・デバイス１００は２Ｆ２メモリ・セルを構成する。デバイス１００の製造において、除去可能なスペーサ２１６（図２Ａを参照されたい）は、サブリソグラフィが可能なようにフローティング・ゲート２０６の上に設けることができることに留意すべきである。除去可能なスペーサ２１６は、すでに除去されているので、単に破線で示される。明快さを維持するために、１つの除去可能な層２１６のみが図示されている。選択ゲートを配置したので、過剰消去を低減することができる。過剰消去はフラッシュ・メモリ・セルでよく起きる条件であり、この場合、Ｖｔは遷移が起きる０より小さくなり、メモリ・セルの列がグランドに導通され、すなわち短絡される。さらに、フローティング・ゲート２０６が垂直チャンネル２１２の真上にあるために、プログラミング効率が向上する。
【００２７】
図３Ａ、３Ｂ、３Ｃ、および３Ｄは、本発明の他の実施の形態に従ったメモリ・デバイスを製造する方法を示す。ブロック３０１において、アレイ・マスクを使用してウェーハの周囲を覆う。ブロック３０２で、埋込みソース５０２（図５参照）にドーパントを注入する。使用されるドーパントはＡｓまたはＳｂであり得る。ブロック３０３でアニーリングを行い、ブロック３０４でウェーハを洗浄する。ウェーハは、フッ化水素酸（ＨＦ）を使用する等のいくつかの方法を使用して洗浄することができる。ブロック３０５でエピタキシャル堆積（ＥＰＩ）を行って、所望の厚さのｐ型チャンネル５０３（図５参照）を形成する。この所望の厚さによってチャンネル長が設定される。このＥＰＩはボロンのようなドーパントと共に行われる。
【００２８】
図５は、この加工段階でのメモリ・デバイスの断面を示す。図５は、ｐ型基板５０１、埋込みソース５０２およびｐ型チャンネル５０３を示す。
図４は、図３Ａ、３Ｂ、３Ｃ，および３Ｄの方法で製造されたメモリ・デバイスの上面図である。この図は、メモリ・セル４０５、ワード・ライン４０４およびディジット・ライン４０２を示す。また、この図は、以下でさらに詳細に説明する断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、およびＤ−Ｄを示す。図６Ａ〜８Ｄは、本発明のメモリ・デバイスの断面を、本発明の製造方式での連続する点において示す。
【００２９】
図６Ａ、６Ｂ、６Ｃ、および３Ｂを参照すると、ブロック３０６においてセル打ち込みを行う。ブロック３０７で、基板６０８の上にトンネル酸化被膜６０４を形成する。ブロック３０８で、トンネル酸化被膜６０４の上に第１のポリ層６０５を形成する。ブロック３０９において、第１のポリ層６０５の上に窒化物層（図示しない）を形成する、すなわち堆積させる。ブロック３１０で、ワード・ライン４０４のための領域をメモリ・デバイス中にパターン形成する。ブロック３１１で、窒化物層、第１のポリ層６０５およびトレンチをエッチングして、ＳＴＩトレンチすなわち領域６０７を形成する。ブロック３１２で、浅いトレンチ絶縁（ＳＴＩ）酸化被膜（図示しない）を堆積する。ＳＴＩ酸化被膜は、トレンチ６０７の角に丸みをつける。ブロック３１３で、ＳＴＩトレンチ６０７に酸化物を充填する。ブロック３１４で、機械的な平坦化を使用して、メモリ・デバイスの表面を研磨する、すなわち平坦化する。使用することができる機械的な平坦化の例示的な種類は、化学機械的平坦化（ＣＭＰ）である。研磨によって、メモリ・デバイスの表面が平面にされる。
【００３０】
ブロック３１５で窒化物層を除去する。ブロック３１６では、酸化物・窒化物・酸化被膜（ＯＮＯ）６０６が、メモリ・デバイスの表面の上に形成される。図６Ａ、６Ｂおよび６Ｃは、本方法のこの段階でのメモリ・デバイスを示しており、より詳細には、フローティング・ゲート６１０およびＳＴＩ領域６０７へのフローティング・ゲートの位置合わせを示す。この位置合わせにより、フローティング・ゲート６１０は自己整列フローティング・ゲートになる。
【００３１】
図６Ａは、図４の線Ａ−Ａに関連して、製造過程におけるメモリ・デバイスの断面を示す。トンネル酸化被膜６０４がシリコン基板６０８の上に形成されている。このトンネル酸化被膜６０４の上に第１のポリ層６０５が形成される。この第１のポリ層６０５の上に、ＯＮＯ層６０６が形成される。図６Ｂは、図４の線Ｂ−ＢおよびＣ−Ｃに関連して、製造過程におけるメモリ・デバイスの断面を示す。これは、ＯＮＯ層６０６が水平部分および垂直部分をどのようにして形成したかを示している。図６Ｃは、図４の線Ｄ−Ｄに関連して製造過程におけるメモリ・デバイスの断面を示し、さらに基板６０８の上のＳＴＩ領域６０７を示す。
【００３２】
図３Ｃ、７Ａ、７Ｂ、７Ｃ、および７Ｄを参照すると、ブロック３１８で、ＯＮＯ層６０６の上にボロンをドーピングした燐ガラス（ＢＰＳＧ）層７１７が堆積される。ブロック３１９で、メモリ・デバイスに対して急熱プロセス（ＲＴＰ）を行う。ＲＴＰによって、メモリ・デバイスは短い制御された熱サイクルを受ける。機械的な平坦化を再び使用して、随意選択的にメモリ・デバイスの表面を研磨し、ブロック３２０で、ハード・マスク層７１０を堆積する。
【００３３】
ブロック３２１で、メモリ・デバイスのディジット・ラインすなわち能動領域４０２をパターン形成する。ブロック３２２で、ディジット・ラインすなわち能動領域４０２をトンネル酸化被膜６０４までエッチングして、トレンチすなわち能動トレンチ７１８を形成する。トレンチ７１８のハード・マスク層７１０、ＢＰＳＧ層７１７、ＯＮＯ層６０６、および第１のポリ層６０５がエッチング除去されるが、トンネル酸化被膜６０４はエッチング除去されない。ブロック３２３で第１のスペーサ層が堆積され、さらにエッチングされて第１のスペーサ７１１を垂直方向に形成する。ブロック３２４で、ドーパントを注入して能動領域すなわち列にドレイン７１４を形成する。ブロック３２５では、別のＲＴＰが行われる。ブロック３２６で、ドレイン７１４の上にＴｉＳｉ層７１３およびＴｉＮ層７１２が形成される。ＴｉＮ層７１２およびＴｉＳｉ層７１３は、能動トレンチ７１８において水平方向および垂直方向に形成される。ブロック３２７で、他のＲＴＰを行う。ブロック３２８で、能動領域すなわち能動トレンチ７１８の列の上に、タングステン層７１６が堆積される。ブロック３２９で、タングステン層７１６がハード・マスクと平面になるように、メモリ・デバイスに対して機械的な平坦化が行われる。ブロック３３０で、タングステン層７１６を、ほぼ半分が除去されるようにエッチングする。ブロック３３１で、タングステン層７１６の上に第２のスペーサ７１５を堆積する。第２のスペーサ７１５はトレンチの残りの部分を充填するので、能動領域すなわち列の高さはハード・マスク７１０の高さにほぼ等しくなる。
【００３４】
ディジット・ライン４０２は、第２のスペーサ７１５およびタングステン層７１６を含む。ディジット・ライン４０２は、第２のスペーサ７１５のために絶縁されている。図７Ａ、７Ｂ、７Ｃ、および７Ｄは、ディジット・ライン４０２の形成を示している。図７Ａは、図４の線Ａ−Ａに関して、製造過程におけるメモリ・デバイスの断面を示す。ＢＰＳＧ層７１７がＯＮＯ層６０６の上に形成される。ハード・マスク７１０をＢＰＳＧ層７１７の上に形成する。トレンチ７１８をエッチング除去した後で、ＢＰＳＧ層に隣接して垂直に第１のスペーサ７１１が形成される。Ｔｉ層、ＴｉＮ層７１２およびＴｉＳｉ層７１３の上に、タングステン層７１６が形成される。トレンチすなわち能動領域７１８におけるタングステン層７１６の上に第２のスペーサ７１５が形成される。図７Ｂは、図４の線Ｂ−Ｂに関して、製造過程におけるメモリ・デバイスの断面を示す。図７Ｃは、図４の線Ｃ−Ｃに関して、製造過程におけるメモリ・デバイスの断面を示す。図７Ｄは、図４の線Ｄ−Ｄに関して、製造過程におけるメモリ・デバイスの断面を示す。
【００３５】
図３Ｄ、８Ａ、８Ｂ、８Ｃ、および８Ｄを参照すると、ブロック３３２で、ワード・ライン４０４からハード・マスク層７１０およびＢＰＳＧ層７１７が除去される、すなわちエッチングされる。ブロック３３３で、除去可能なスペーサ８２５が堆積される。明快さを維持するために、１つだけの除去可能なスペーサが図示されている。ブロック３３４において、除去可能なスペーサ８２５をエッチングする。ブロック３３５で、ＯＮＯ層６０６、第１のポリ層６０５、トンネル酸化被膜６０４およびシリコンを所望の深さまでエッチングして、少なくとも１つの選択トレンチ８２０を形成する。ブロック３３６で、除去可能なスペーサ８２５の残存部分を除去する。選択トランジスタ酸化被膜８２２が選択トレンチ８２０の表面に形成される。ブロック３３８で、選択トレンチ８２０を含むメモリ・デバイスの表面の上に第２のポリ層８２１が形成され、第２のポリ層８２１の上にＷＳｉｘ層８２３が堆積される。第２のポリ層８２１はワード・ライン・ポリとも呼ばれる。ブロック３３９で、第２のポリ層８２１およびＷＳｉｘ層８２３をパターン形成し、ブロック３４０で、これをエッチングする。除去可能スペーサ８２５をエッチング除去することで、第２のポリ層８２１とフローティング・ゲート６０５が容量的に結合される。図８Ａ、８Ｂ、８Ｃ、および８Ｄは、ワード・ライン４０４の形成を示す。図８Ａは、図４の線Ａ−Ａに関しての、製造過程におけるメモリ・デバイスの断面である。選択トレンチ８２０は選択ゲート酸化被膜８２２を有し、第２のポリ層８２１で充填される。除去可能なスペーサ８２５は既に除去された。選択トレンチ８２０および他の領域における第２のポリ層８２１が図示されている。図８Ｂは、図４の線Ｂ−Ｂに関して、製造過程におけるメモリ・デバイスの断面である。ワード・ライン４０４が図示され、このワード・ライン４０４は、第２のスペーサ７１５の上に形成された第２のポリ層８２１の上に形成されたＷＳｉｘ層８２３を含む。このように、行ライン４０４は、第２のスペーサ７１５によってタングステン層７１６から絶縁される。図８Ｃは、図４の線Ｃ−Ｃに関して、製造過程におけるメモリ・デバイスの断面を示す。選択トレンチ８２０が図示されている。図８Ｄは、図４の線Ｄ−Ｄに関して、製造過程におけるメモリ・デバイスの断面を示す。
【００３６】
図９は、本発明の実施の形態を使用することができ、また本発明の実施の形態とともに使用され得るコンピュータ・システム９１２の説明図である。コンピュータ・システムは、デスクトップ型、ネットワーク・サーバまたはハンドヘルド型のコンピュータ等であってよい。当業者は理解するように、コンピュータ・システム９１２は、データ・バス９２４または他の適切なデータ通信経路を介してマイクロプロセッサ９２２と通信する、ＲＯＭ９１４、大容量メモリ９１６、周辺装置９１８およびＩ／Ｏ装置９２０を含み得る。２Ｆ２の方形特徴サイズを有するメモリ・デバイスを含むメモリ・デバイス９１４および９１６は、本発明の種々の実施の形態に従って製造され得る。ＲＯＭ９１４はＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュ・メモリを含むことができる。大容量メモリ９１６はＤＲＡＭ、同期ＲＡＭまたはフラッシュ・メモリを含むことができる。
【００３７】
本発明者が認識したように、他の３次元メモリ・セルはフローティング・ゲートを、より高密度のボンドを有する＜１１１＞面または他の面におけるトレンチの側壁に配置する。この配置は、典型的には、不良酸化物を生じ、メモリ・セルの保持、循環およびトラップの問題をもたらす。本発明においては、一般にフローティング・ゲートは＜１００＞面に配置されるので、前記の結果が回避される。
【００３８】
本発明を説明し定義するために、基板または層「の表面に」材料を形成するということは、基板または層の表面と接触して形成することを意味する。基板または層の「上に」形成するということは、基板の表面より上に、または基板の表面と接触して形成することを意味する。「フラッシュ・メモリ・デバイス」は複数のメモリ・セルを含む。フラッシュ・メモリ・デバイスの各「メモリ・セル」は、ゲート、フローティング・ゲート、制御ゲート、ワード・ライン、チャンネル領域、ソース、自己整列ソースおよびドレインのような構成要素を含むことができる。用語「パターン形成」は、層の選択された部分の除去を結果として生じる１つまたは複数のステップを意味する。パターン形成プロセスは、フォト・マスキング、マスキング、フォト・リソグラフィおよびマイクロ・リソグラフィの名前でも知られている。用語「自己整列ゲート」は、ソース／ドレイン拡散が行われる前にゲート電極が形成されるメモリ・デバイスを意味する。「アニーリング」は、ウェーハの結晶構造の応力を最小限にするように設計された高温処理ステップである。「エピタキシャル堆積」（ＥＰＩ）は、ウェーハ表面に高品質単結晶シリコンの層を堆積してベースを形成すること意味する。用語「急熱処理（ＲＴＰ）」は、ウェーハを室温から１，２００℃のような高温に数秒で加熱する、短いが制御された熱サイクルをウェーハに受けさせるプロセスを意味する。
【００３９】
本発明の種々の実施の形態を使用して、多くの他の電子デバイスを製造することができる。たとえば、本発明の実施の形態に従ったメモリ・デバイスは、携帯電話、ディジタル・カメラ、ディジタル・ビデオ・カメラ、ディジタル・オーディオ・プレーヤ、ケーブル・テレビジョン受像機トップボックス、ディジタル衛星放送受信機、ＰＤＡ等のような電子デバイスで使用することができる。たとえば、０．４５μ２セルは、２Ｆ２メモリ・セルを使用して０．１５μ技術で実現することができる。
【００４０】
本発明を、詳細に、かつ好ましい実施の形態を参照して説明したが、請求項において定義される本発明の範囲を逸脱することなく、修正および変形が可能であることは明らかであろう。ここで特に詳細に説明したものの代わりに、他の適切な材料を使用することができる。たとえば、基板は、ガリウム砒素またはゲルマニウムのような半導体で構成することができる。さらに、具体的に述べたドーパントのほかに、他のドーパントを使用することができる。一般に、ドーパントは、周期律表のＩＩＩ族およびＶ族にある。
【図面の簡単な説明】
【００４１】
【図１】本発明の一つの実施の形態に係るメモリ・デバイスを示す上面配置図である。
【図２Ａ】図１の線２Ａ−２Ａに関して、本発明の一つの実施の形態に係るメモリ・デバイスの断面を示す図である。
【図２Ｂ】図１の線２Ｂ−２Ｂに関して、本発明の一つの実施の形態に係るメモリ・デバイスの断面を示す図である。
【図２Ｃ】図１の線２Ｃ−２Ｃに関して、本発明の一つの実施の形態に係るメモリ・デバイスの断面を示す図である。
【図２Ｄ】図１の線２Ｄ−２Ｄに関して、本発明の一つの実施の形態に係るメモリ・デバイスの断面を示す図である。
【図３Ａ】本発明の他の実施の形態に係るメモリ・デバイスの製造方法を示す図である。
【図３Ｂ】本発明の他の実施の形態に係るメモリ・デバイスの製造方法を示す図である。
【図３Ｃ】本発明の他の実施の形態に係るメモリ・デバイスの製造方法を示す図である。
【図３Ｄ】本発明の他の実施の形態に係るメモリ・デバイスの製造方法を示す図である。
【図４】図３の方法に従って製造されたメモリ・デバイスを示す上面図である。
【図５】図３の方法に従った処理の選ばれた段階でのメモリ・デバイスの部分を示す図である。
【図６Ａ】図４の線Ａ−Ａに関して、図３の方法に従った処理の選ばれた段階でのメモリ・デバイスの断面を示す図である。
【図６Ｂ】図４の線Ｂ−Ｂに関して、図３の方法に従った処理の選ばれた段階でのメモリ・デバイスの断面を示す図である。
【図６Ｃ】図４の線Ｄ−Ｄに関して、図３の方法に従った処理の選ばれた段階でのメモリ・デバイスの断面を示す図である。
【図７Ａ】図４の線Ａ−Ａに関して、図３の方法に従った処理の選ばれた段階でのメモリ・デバイスの断面を示す図である。
【図７Ｂ】図４の線Ｂ−Ｂに関して、図３の方法に従った処理の選ばれた段階でのメモリ・デバイスの断面を示す図である。
【図７Ｃ】図４の線Ｃ−Ｃに関して、図３の方法に従った処理の選ばれた段階でのメモリ・デバイスの断面を示す図である。
【図７Ｄ】図４の線Ｄ−Ｄに関して、図３の方法に従った処理の選ばれた段階でのメモリ・デバイスの断面を示す図である。
【図８Ａ】図４の線Ａ−Ａに関して、図３の方法に従った処理の選ばれた段階でのメモリ・デバイスの断面を示す図である。
【図８Ｂ】図４の線Ｂ−Ｂに関して、図３の方法に従った処理の選ばれた段階でのメモリ・デバイスの断面を示す図である。
【図８Ｃ】図４の線Ｃ−Ｃに関して、図３の方法に従った処理の選ばれた段階でのメモリ・デバイスの断面を示す図である。
【図８Ｄ】図４の線Ｄ−Ｄに関して、図３の方法に従った処理の選ばれた段階でのメモリ・デバイスの断面を示す図である。
【図９】本発明の実施の形態を使用することができるコンピュータ・システムを示す図である。
【図３Ａ】
2005500670.tif 000003
【図３Ｂ】
2005500670.tif 000004
【図３Ｃ】
2005500670.tif 000005
【図３Ｄ】
2005500670.tif 000006
【図９】
2005500670.tif 000007
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
2005500670.tif 000052
【国際調査報告】
2005500670.tif 000053
2005500670.tif 000054
2005500670.tif 000055
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