(57)【要約】本発明は、浮動ゲートメモリセル、浮動ゲートメモリ配置物、スイッチ回路配置物および浮動ゲートメモリセルの製造方法に関する。２つのソース／ドレイン領域および浮動ゲートメモリセルの浮動ゲート層は金属導体材料からなり、チャネル領域は電気絶縁材料からなる。浮動ゲートメモリセルであって、２つのソース／ドレイン領域および浮動ゲート層が、金属導体材料から形成され；チャネル領域が、電気絶縁材料から形成される、メモリセルが提供される。
2005526382.tif 000002
【特許請求の範囲】
【請求項１】
浮動ゲートメモリセルであって、
・２つのソース／ドレイン領域および浮動ゲート層が、金属導体材料から形成され；
・チャネル領域が、電気絶縁材料から形成される、
メモリセル。
【請求項２】
請求項１に記載の浮動ゲートメモリセルであって、前記２つのソース／ドレイン領域および前記浮動ゲート層が金属を含む、メモリセル。
【請求項３】
請求項１または２に記載の浮動ゲートメモリセルであって、
・前記２つのソース／ドレイン領域および前記領域間に配置された前記チャネル領域が、互いに隣接して配置される第１層と；
・前記第１層上の第１誘電体層と；
・前記第１誘電体層上の前記浮動ゲート層と；
・前記浮動ゲート層上の第２誘電体層と；
・前記第２誘電体層上の制御ゲート電極層と、
を含むメモリセル。
【請求項４】
請求項３に記載の浮動ゲートメモリセルであって、前記第１層が、基板上に配置される、メモリセル。
【請求項５】
請求項３に記載の浮動ゲートメモリセルであって、前記第１層前記第１誘電体層、前記浮動ゲート層、前記第２誘電体層および前記制御ゲート電極層から形成される一連の層が、前記基板上に配置され、前記一連の層の横方向端部が、前記基板表面上に配置される、メモリセル。
【請求項６】
請求項５に記載の浮動ゲートメモリセルであって、前記一連の層が、さらに前記第１誘電体層を含まない前記第１層の前記主表面上に別の第１誘電体層、さらに前記第１誘電体層上にさらに別の浮動ゲート層、さらに前記浮動ゲート層上にさらに別の第２誘電体層、さらに前記第２誘電体層上にさらに別の制御ゲート電極層を含み、前記制御ゲート電極層およびさらなる前記別の制御ゲート電極層が互いに結合される、メモリセル。
【請求項７】
請求項４から６の１つに記載の浮動ゲートメモリセルであって、前記基板が、前記電気絶縁材料からなる、メモリセル。
【請求項８】
請求項７に記載の浮動ゲートメモリセルであって、前記基板が、二酸化ケイ素からなる、メモリセル。
【請求項９】
請求項３から８の１つに記載の浮動ゲートメモリセルであって、互いに独立に、前記２つのソース／ドレイン領域、前記浮動ゲート層および前記制御ゲート電極層が、下記材料
・アルミニウム
・チタン
・窒化チタン
・銅および
・タングステン
の１つまたは組み合わせを含む、
メモリセル。
【請求項１０】
請求項１から９の１つに記載の浮動ゲートメモリセルであって、前記チャネル領域が、下記材料
・酸化タンタル
・酸化チタン
・酸化ハフニウム
・アモルファスシリコンおよび
・酸化ジルコニウム
の１つまたは組み合わせを含む、
メモリセル。
【請求項１１】
請求項３から１０の１つに記載の浮動ゲートメモリセルであって、互いに独立に、前記第１誘電体層および前記第２誘電体層が、下記材料
・酸化アルミニウム
・窒化シリコン
・二酸化ケイ素および
・酸化ランタン
の１つまたは組み合わせを含む、
メモリセル。
【請求項１２】
請求項３から１１の１つに記載の浮動ゲートメモリセルであって、前記２つのソース／ドレイン領域が、前記アルミニウムからなり、前記チャネル領域が、酸化タンタルからなる、あるいは前記２つのソース／ドレイン領域が、チタンからなり、チャネル領域が、酸化チタンからなる、メモリセル。
【請求項１３】
浮動ゲートメモリ配置物であって、実質的にマトリックス形式に配置された、請求項１から１２の１つに記載の複数の浮動ゲートメモリセルを有する、配置物。
【請求項１４】
請求項１３に記載の浮動ゲートメモリ配置物であって、１つの浮動ゲートメモリセルに必要な面積が、約４Ｆ２であり、Ｆは特定の技術で達成しうる最小領域サイズである、配置物。
【請求項１５】
回路配置であって、
・半導体基板に集積され、少なくとも１つの半導体部品を有する回路と；
・前記集積回路上にある請求項１から１２の１つに記載の少なくとも１つの前記浮動ゲートメモリセル、
を有する回路配置物。
【請求項１６】
浮動ゲートメモリセルの構成方法であって、
・前記２つのソース／ドレイン領域および前記浮動ゲート層を、前記金属導体材料から形成する工程；
・前記チャネル領域を、電気絶縁材料から形成する工程を包含する、構成方法。
【請求項１７】
請求項１６に記載の方法であって、
・第１層を、前記２つのソース／ドレイン領域および前記領域間に配置された前記チャネ領域を、互いに隣接して形成することによって基板上に形成すること；
・第１誘電体層を、前記第１層上に形成すること；
・前記浮動ゲート層を、前記第１誘電体層上に形成すること；
・第２誘電体層を、前記浮動ゲート層上に形成すること；
・制御ゲート電極層を、前記第２誘電体層上に形成することを特徴とする、
方法。
【請求項１８】
請求項１６に記載の方法であって、
・前記第１ソース／ドレイン領域を、基板の表面領域に形成すること；
・前記チャネル領域を、前記第１ソース／ドレイン領域上に形成すること；
・前記第２ソース／ドレイン領域を、前記チャネル領域上に形成すること；
・前記第１ソース／ドレイン領域、前記チャネル領域および前記第２ソース／ドレイン領域によって形成される前記一連の層上に, 第１誘電体層を形成すること；
・浮動ゲート層を、前記第１誘電体層の側壁領域上に少なくとも部分的に形成すること；
・第２誘電体層を、前記浮動ゲート層上および前記第１誘電体層の非被覆表面の少なくとも部分領域上に形成すること；
・制御ゲート電極層を、前記第２誘電体層上に形成することを特徴とする、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮動ゲートメモリセル、浮動ゲートメモリ配置物、回路配置物および浮動ゲートメモリセルの構成方法に関する。
【背景技術】
【０００２】
コンピュータ技術の開発が目覚ましいものであることを考慮すると、より高速で、より高密度の記憶媒体の需要が存在する。半導体メモリは、コンセプトの相違により区別される。動的ＲＡＭ（ダイナミックランダムアクセスメモリ）の場合、情報は記憶コンデンサに蓄積されるが、このコンデンサは時間と共に電荷を消失し、従って定期的にリフレッシュする必要がある。ＤＲＡＭメモリは十分速いアクセスタイムを有するが、電圧源を切り離すと蓄積された情報は失われる。
【０００３】
これに対し、静的ＲＡＭ、即ちＳＲＡＭ（スタティックランダムアクセスメモリ）の記憶内容は、常時リフレッシュする必要はない。しかしながら、供給電源が切れると静的ＲＡＭの記憶内容は失われる。静的ＲＡＭメモリは、短いアクセス時間を有するが、静的ＲＡＭの構成は複雑で、比較的多数の部品が必要である。それ故に、静的ＲＡＭで得られる記憶密度はアプリケーションによっては低すぎる。
【０００４】
不揮発性メモリには以下の特徴がある、即ちこのタイプのメモリセルに蓄積された情報は、供給電源がオフになった後も十分長い保留時間の間（典型的には数年の範囲の保持時間が要求される）保持される。良く使用される不揮発性半導体メモリは、ＥＥＰＲＯＭ（電気的に消去可能かつプログラム可能な読み取り専用メモリ）である。
【０００５】
ＥＥＰＲＯＭの１つの重要な例は、浮動ゲートメモリとして知られるものである。従来技術から既知の浮動ゲートメモリでは、電荷は、周囲と電気的結合のないポリシリコン構造の浮動ゲートに蓄積される。浮動ゲートは、半導体と浮動ゲート間の薄い絶縁層を潜り抜ける電荷キャリアにより充放電される。浮動ゲートメモリは、十分高電位にある薄い絶縁層下のｎ＋ドープシリコン領域によりプログラムされ、薄い絶縁層の電界強度は、破壊電界強度に近くなる。従って、電荷キャリアは、浮動ゲートとその下のｎ＋ドープシリコン領域の間を潜り抜ける。その結果、補正されない電荷が、浮動ゲートに残り、浮動ゲートメモリに電圧が加えられない状態においても、十分長い保留時間の間滞留する。読み取り動作においては、電気的に充電された浮動ゲートにより、メモリトランジスタは、電気的に充電されていない浮動ゲートの場合より、より良好な電導性を有し、好ましくはバイナリである情報は、メモリトランジスタの電導性の値として符号化され、蓄積される。
【０００６】
しかしながら、従来技術から既知のフラッシュＥＥＰＲＯＭセルは、書き込みおよび消去時間が、約１ミリ秒から約１０ミリ秒の間の範囲にある欠点を有する。それ故に、フラッシュメモリの書き込みおよび消去時間は、ＤＲＡＭメモリの書き込みおよび消去時間よりかなり遅い。例えば、非特許文献１は半導体メモリ技術の概要を示す。
【０００７】
これまで、高密度不揮発性メモリセルは、シリコンベースのみであった。既知の不揮発性半導体メモリセルが占める面積は、５Ｆ２から８Ｆ２の範囲にあり、ここでＦはある技術世代で得られる１次元の最小領域サイズである。
【０００８】
非特許文献２から、金属−絶縁体トンネル接合を用いて、ナノメータ寸法のトランジスタを形成することは既知である。非特許文献２から既知のトランジスタに従い、金属−絶縁体−金属のトンネル電流は、絶縁体上に配置されたゲート電極への電圧印加により制御される。非特許文献２に記述されたコンピュータシミュレーションによれば、前記デバイスは、従来のシリコントランジスタに似た機能を有する。
【０００９】
さらに、非特許文献３は、非特許文献２に記述された理論的考え方による金属トランジスタの実現を提案している。金属ソース領域と金属ドレイン領域並びに電気絶縁チャネル領域を含む金属絶縁体トンネルトランジスタ（ＭＩＴＴ）を形成する構成方法は、従来のフォトリソグラフィプロセスを用いて記述される。ゲート絶縁体およびゲート電極は、金属ソース領域と金属ドレイン領域の間に配置された電気絶縁チャネル領域上に配置される。ソースとドレイン領域間のトンネル絶縁体を通るトンネル電流は、ゲート電圧を変えることにより制御可能である。
【非特許文献１】［１］Ｗｉｄｍａｎｎ，Ｄ，Ｍａｄｅｒ，Ｈ，Ｆｒｉｅｄｒｉｃｈ，Ｈ（１９９６）“Ｔｅｃｈｎｏｌｏｇｉｅ  ｈｏｃｈｉｎｔｅｇｒｉｅｒｔｅｒ  Ｓｃｈａｌ−ｔｕｎｇｅｎ”［Ｔｅｃｈｎｏｌｏｇｙ  ｏｆ  ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ］，Ｃｈａｐｔｅｒ  ８．４，Ｓｐｒｉｎｇｅｒ  Ｖｅｒｌａｇ，Ｂｅｒｌｉｎ，ＩＳＢＮ  ３−５４０−５９３５７−８
【非特許文献２】［２］Ｆｕｊｉｍａｒｕ，Ｋ，Ｍａｔｓｕｍｕｒａ，Ｈ（１９９６）“Ｔｈｅｏｒｅｔｉｃａｌ  Ｃｏｎｓｉｄｅｒａｔｉｏｎ  ｏｆ  ａ  Ｎｅｗ  Ｎａｎｏｍｅｔｅｒ  Ｔｒａｎｓｉｓｔｏｒ  Ｕｓｉｎｇ  Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ  Ｔｕｎｎｅｌ−Ｊｕｎｃｔｉｏｎ”，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３５，ｐｐ．２０９０−２０９４
【非特許文献３】［３］Ｆｕｋｕｓｈｉｍａ，Ｋ，Ｓａｓａｊｉｍａ，Ｒ，Ｆｕｊｉｍａｒｕ，Ｋ，Ｍａｔｓｕｍｕｒａ，Ｈ（１９９９）“Ａ  Ｎｏｖｅｌ  ｎａｎｏｓｃａｌｅ  Ｍｅｔａｌ  Ｔｒａｎｓｉｓｔｏｒ  Ｆａｂｒｉｃａｔｅｄ  ｂｙ  Ｃｏｎｖｅｎｔｉｏｎａｌ  Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ”，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３８，ｐｐ．７２３３−７２３６。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、高密度に基板に集積可能な短い信号伝搬時間を有する浮動ゲートメモリセルを提供するという課題に基づくものである。
【課題を解決するための手段】
【００１１】
この課題は、特許独立請求項に記述する特徴を有する、浮動ゲートメモリセル、浮動ゲートメモリ配置物、回路配置物および浮動ゲートメモリセルの構成方法により解決される。
【００１２】
本発明による浮動ゲートメモリセルにおいては、２つのソース／ドレイン領域および浮動ゲート層は金属導体材料から形成され、チャネル領域は電気絶縁材料から形成される。
【００１３】
本発明による浮動ゲートメモリ配置物は、基本的にマトリックス形式に配置される前記特徴を有する複数の浮動ゲートメモリセルを含む。
【００１４】
浮動ゲートメモリの配置物では、浮動ゲートメモリセルは、好ましくは約４Ｆ２の面積を占め、ここでＦは、技術的に可能な最小領域サイズである。特に、メモリトランジスタが垂直トランジスタとして形成されると、特に空間節約設計が可能になる。
【００１５】
さらに、本発明は、集積回路を含み、半導体基板に集積され、少なくとも１つの半導体部品と集積回路に関する前記特徴を有する少なくとも１つの浮動ゲートメモリセルを有する回路配置物を提供する。
【００１６】
浮動ゲートメモリセルを構成する本発明の方法によれば、２つのソース／ドレイン領域および浮動ゲート層は金属導体材料から形成され、チャネル領域は電気絶縁材料から形成される。
【００１７】
浮動ゲートメモリセルの２つのソース／ドレイン領域および浮動ゲート層が、金属を含むのは好ましい。
【００１８】
ソース／ドレイン領域および浮動ゲート層が、金属材料から作成されるため、金属の良好な電導性の利点を得ることが出来る。電流がソース／ドレイン領域を貫流すれば、金属のソース／ドレイン領域の良好な電導性とそれに伴う低抵抗損失のため、ほんの僅かな熱が失われるのみである。小型回路の場合、熱損失の形成が主要な問題の１つであることは指摘されるべきである。さらに、金属材料における電荷キャリアが半導体におけるより短いフェルミ波長を有するので、浮動ゲートメモリセルの読み取り時間は、従来技術に比し削減される。それ故に、本発明による浮動ゲートメモリセルのアクセス時間は削減される。
【００１９】
本発明による浮動ゲートメモリセルは、好ましくは２つのソース／ドレイン領域および両領域間に配置されるチャネル領域が、互いに隣接して配置される第１層および第１層上の第１誘電体層を含む：浮動ゲート層は、第１誘電体層に適用され、第２誘電体層は、浮動ゲート層に適用される。さらに、制御ゲート電極層は、第２誘電体層に適用される。
【００２０】
本発明の好ましい構成によれば、第１層は、基板上に配置される。
【００２１】
この構成は、明らかに浮動ゲートメモリセルがプレーナトランジスタとして形成されることに対応し、即ち他の層が互いの上に堆積され、基本的に平行にパターニングされることに対応する。
【００２２】
あるいは、本発明による浮動ゲートメモリセルにおいては、第１層、第１誘電体層、浮動ゲート層、第２誘電体層および制御ゲート電極層から形成された一連の層は、基板上に配置でき、一連の層の横方向端部が基板表面（あるいは基本的に表面に平行）に位置する。層を互いに積み上げる方向は、層が形成される基板主表面に基本的に平行である。
【００２３】
この構成によれば、浮動ゲートメモリセルは、垂直型トランジスタメモリセルとして、即ちその名の通りのメモリセルとして実現され、チャネル領域を貫流する電流の流れは、基板主表面に対して基本的に直交して生じる。小型化（即ち基板表面の部品の占める面積の削減）を進めても、（基板表面に対して直交方向の）チャネル領域は、破壊的チャネル短絡効果を防止するに足る寸法を維持することが出来るので、垂直型トランジスタは、高集積密度の達成が可能である。それ故に、本発明による浮動ゲートメモリセルの垂直構成は、同時に十分なチャネル長と組み合わせて集積密度を高めることとなる。
【００２４】
一連の層は、好ましくはさらに第１誘電体層を含まない第１層の主表面上に追加して第１誘電体層、追加した第１誘電体層上にさらに浮動ゲート層、追加した浮動ゲート層上にさらに第２誘電体層、追加した第２誘電体層上にさらに制御ゲート電極層を含むことが出来、制御ゲート電極層と追加した制御ゲート電極層は結合される。
【００２５】
もし浮動ゲートメモリセルが前述の改良に従って垂直型トランジスタとして構成されると、対称的配置が得られる。
【００２６】
特に、本発明による浮動ゲートメモリセルを用いれば、基板は電気絶縁材料、特に二酸化ケイ素材料から作成される。
【００２７】
本発明による浮動ゲートメモリセルでは、２つのソース／ドレイン領域、浮動ゲート層および制御ゲート電極層は、互いに独立にアルミニウム、チタン、窒化チタン（ＴｉＮ），銅およびタングステンなどの材料の１つまたは組み合わせを含むことが出来る。チャネル領域は、アモルファスシリコン（特に非ドープ型の）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ハフニウム（ＨｆＯ２）および酸化ジルコニウム（ＺｒＯ２）等の材料の１つまたは組み合わせを含むことが出来る。第１誘電体層および第２誘電体層は、互いに独立に窒化シリコン（Ｓｉ３Ｎ４）、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸化ランタン（Ｌａ２Ｏ３）等の材料の１つまたは組み合わせを含むことが出来る。前記材料は、単に例示したものであり、完全なリストを表すものではない。
【００２８】
一方の金属のソース／ドレイン結合および他方の電気絶縁チャネル層間のバリアレベルは、０．５ｅＶ（エレクトロンボルト）から１ｅＶであることが好ましい。例えば、室温で動作する場合、０．６ｅＶのバリアレベルは適当な選択である。２つのソース／ドレイン領域がアルミニウム材料からなり、チャネル領域が酸化タンタル（Ｔａ２Ｏ５）からなる、あるいは２つのソース／ドレイン領域がチタン材料からなり、チャネル領域が酸化チタン（ＴｉＯ２）からなっていれば、特に望ましい材料の組み合わせが達成される。この構成では、ソース／ドレイン結合とチャネル領域間のバリアレベルはそれぞれの場合で適した値にある。
【００２９】
さらに、本発明は回路配置物を提供する。この回路配置物は、半導体基板に集積され、少なくとも１つの半導体部品を有する回路を有し、かつ集積回路上に前記特徴を有する少なくとも１つの浮動ゲートメモリセルを有する。
【００３０】
本発明の浮動ゲートメモリセルは、好ましくは集積回路を有する製品の「後部」（ｂａｃｋ  ｅｎｄ）領域に形成される。集積半導体回路の製造では、屡々まず半導体部品が半導体基板に集積され、次いで最終的な金属化平面が集積半導体部品上に形成される。最終的な半導体の製造（即ち「後部」領域）では、金属化プロセスが実施され、金属材料からなる本発明による浮動ゲートメモリセルは、例えば既存の半導体メモリ配置物上で、即ち半導体メモリ配置物の重複平面でこの種の後部プロセス中に、追加的に形成される。１つの可能な構成によれば、まずメモリ配置物および論理領域がシリコン基板に形成され、次いで本発明に従う浮動ゲートメモリセルを有する追加メモリ配置物を半導体表面上に処理された金属化平面に形成することが出来る。このことにより多層に形成された複数のメモリ配置物平面を組み合わせ、従って基板におけるメモリセルの集積密度、即ち基板の単位面積当たりのメモリセル数を増やすことが可能になる。
【００３１】
処理された半導体上に形成される金属化平面で必要のない表面部は、例えば本発明に従って表面部に形成された浮動ゲートメモリセルを有する追加したメモリ配置物により効果的に利用できる点に、本発明のさらなる利点がある。これは、本発明が後部で、即ちそれ自体既に十分処理されたチップ上の結線面において特に有利に利用できることを意味する。
【発明を実施するための最良の形態】
【００３２】
以下では、本発明による浮動ゲートメモリセルの構成方法についてさらに詳しく説明する。浮動ゲートメモリセルの構成は、浮動ゲートメモリセルの構成方法にも適用可能である。
【００３３】
上述の浮動ゲートメモリセルの構成方法を有利に工夫すれば、２つのソース／ドレイン領域およびその間に配置されたチャネル領域を隣接して形成し、第１層上に第１誘電体層を形成し、第１誘電体層上に浮動ゲート層を形成し、浮動ゲート層上に第２誘電体を形成し、第２誘電体層上に制御ゲート電極層を形成することにより、第１層は基板上に形成される。
【００３４】
別の構成によれば、第１ソース／ドレイン領域を基板の表面領域上に形成し、チャネル領域を第１ソース／ドレイン領域上に形成し、第２ソース／ドレイン領域をチャネル領域上に形成し、第１誘電体層を第１ソース／ドレイン領域、チャネル領域および第２ソース／ドレイン領域により形成された一連の層上に形成し、浮動ゲート層を少なくとも一部は第１誘電体層の側壁上に形成し、第２誘電体層を浮動ゲート層および第１誘電体層の非被覆表面の少なくとも一部領域上に形成し、制御ゲート電極層を第２誘電体層上に形成することが出来る。
【００３５】
前記方法のステップは、全て標準の試行および試験プロセスを用いて、低プロセス経費の達成を可能にしつつ実現することが出来る。さらに、前記方法のステップは、「後部」と適合する、即ち「後部」チップでの結線に使用する方法のステップに使用するのに適している。
【００３６】
本発明による金属−絶縁体−金属浮動ゲートトランジスタにより、十分に高い電流密度（例えば１０６Ａ／ｃｍ２から１０８Ａ／ｃｍ２まで）を達成することが可能である。浮動ゲートメモリセル当たり４Ｆ２の記憶密度が達成可能である。ここで、Ｆはある技術世代において達成可能な最小領域サイズである。３次元集積を使用する、即ちメモリセルを含む複数の層を互いに重ねて配置することにより、さらに集積密度を高めることが可能である。図３に示す配置は、一様なチャネルプログラム（例えばＮＡＮＤ）による従来の高密度浮動ゲートアレイより十分に単純である。これは、特にセルのソースおよびビット線が当該セルおよびその垂直方向に隣接するセルのみに使用されるからである。これは決定的な利点である。本発明による浮動ゲートメモリセルの形成に使用する手順は、特に複雑ではなく、それ故に高価ではなく、金属のソース／ドレイン接続の使用は、低電気抵抗の故にアクセスタイムの短縮が可能なことを意味する。
【実施例】
【００３７】
本発明の実施形態例を以下に図示し、より詳細に説明する。
【００３８】
図１を参照して、以下に本発明の第１の好ましい実施形態例に従い浮動ゲートメモリセル１００について説明する。
【００３９】
浮動ゲートメモリセル１００は、第１層を含み、第１層にはチタンからなる第１ソース／ドレイン領域１０１、チタンからなる第２ソース／ドレイン領域１０２、および第１と第２ソース／ドレイン領域の間に配置され、酸化チタンからなるチャネル領域１０３が、互いに隣接して配置されている。さらに、浮動ゲートメモリセル１００は、第１層上の酸化アルミニウムからなる第１誘電体層１０４，第１誘電体層１０４上のチタンからなる浮動ゲート電極１０５，浮動ゲート層１０５上の酸化アルミニウムからなる第２誘電体層１０６および第２誘電体層１０６上の制御ゲート電極層１０７を含む。
【００４０】
第１ソース／ドレイン領域１０１、第２ソース／ドレイン領域１０２およびチャネル領域１０３を含む第１層は、二酸化ケイ素基板１０８上に配置される。換言すれば、浮動ゲートメモリセル１００は、平面型浮動ゲートメモリセルとして形成され、このメモリセルでチャネル領域１０３を通る電流が、二酸化ケイ素基板１０８の主表面に平行に、即ち図１では従い水平方向に流れる。２つのソース／ドレイン領域１０１、１０２および浮動ゲート層１０５は金属、特にチタンからなり、チャネル領域１０３は酸化チタン、即ち電気絶縁材料からなる。
【００４１】
以下では、浮動ゲートメモリセル１００の機能について説明する。
【００４２】
浮動ゲートメモリセル１００に情報を書くには、第１ソース／ドレイン領域１０１を、十分に高い電位（例えば１５Ｖ）に持ち上げ、一方制御ゲート電極層１０７を、０Ｖの電位にしておく。この電位の比のために、電荷キャリアは、第１ソース／ドレイン領域１０１と浮動ゲート層１０５との間を潜り抜けることが出来る（ファウラー−ノルトハイムトンネリング）。それ故、第１ソース／ドレイン領域１０１に印加された電圧がオフになった後に、電荷キャリアが補われることなく浮動ゲート層１０５に残存する。第１ソース／ドレイン領域１０１と第２ソース／ドレイン領域１０２との間に低電圧を印加することにより、浮動ゲート層１０５が、永久に電荷キャリアを含む（例えば論理値「１」）か含まない（論理値「０」）かを決定することが可能である。例えば２つのソース／ドレイン領域１０１と１０２との間に固定電圧を印加し、浮動ゲート層１０５での電荷キャリアの有無により影響を受けるチャネル領域１０３の電気抵抗に依存して流れる電流の強さにより、浮動ゲート層１０５が電荷キャリアを含むか含まないかを調べ、決定する。
【００４３】
図１は、浮動ゲートメモリセル１００の幾つかの特徴的寸法を含む。第１ソース／ドレイン領域１０１、第２ソース／ドレイン領域１０２およびチャネル領域１０３の垂直方向の厚さはｌ１＝５ｎｍである。チャネル領域１０３の横方向の広がりはｌ２＝１５ｎｍである。図１に示すように、チャネル領域１０３の断面は方形である。あるいは、チャネル領域１０３の断面は、例えば台形であり、二酸化ケイ素基板１０８との接触面におけるチャネル領域１０３の横方向の広がりは、第１誘電体層１０４との接触面におけるチャネル領域１０３の横方向の広がりより狭い。第１誘電体層１０４の垂直方向の厚さは、例えばｌ３＝２ｎｍである。図１の場合、層１０４、１０５、１０６および１０７の横方向の寸法は、例えばｌ４＝２０ｎｍである。
【００４４】
以下では、図２Ａから図２Ｅを参照して、本発明による浮動ゲートメモリセル構成方法の好ましい実施例について説明する。
【００４５】
図２Ａに示す一連の層２００を得るために、第１アルミニウム層２０２を二酸化ケイ素基板２０１上に堆積させ、酸化タンタル（Ｔａ２Ｏ５）層２０３を第１アルミニウム層２０２上に堆積させ、第２アルミニウム層２０４を酸化タンタル層２０２上に堆積させる。堆積プロセスは、ＣＶＤ（化学蒸着）プロセスまたはＡＬＤ（原子層堆積）プロセスを使用して行うことが出来る。ＡＬＤプロセスは層厚を１原子層、即ち丁度数オングストロームの精度に設定するのに使用できるので、後にチャネル領域として使用する酸化タンタル層２０３を、ＡＬＤプロセスを使用して形成するのは特に有利である。この堆積プロセスでは、電界効果トランジスタの機能にとって重要なパラメータであるチャネル長が定義されるので、ＡＬＤプロセスの使用は、浮動ゲートメモリセルの機能にとって重要である。
【００４６】
図２Ｂに示す一連の層２１０を得るには、第１アルミニウム層２０２、酸化タンタル層２０３および第２アルミニウム層２０４をそれぞれ両側で横方向にパターニングし、第１ソース／ドレイン領域２１１、チャネル領域２１２および第２ソース／ドレイン領域２１３を形成する。パターニングは、リソグラフィープロセスおよびエッチングプロセスを用いて行われる。これまでに説明した方法のステップによれば、第１ソース／ドレイン領域２１１は、シリコン基板２０１の表面領域上に形成され、チャネル領域２１２は、第１ソース／ドレイン領域２１１上に形成され、第２ソース／ドレイン領域２１３は、チャネル領域２１２上に形成される。さらに、図２Ｂに示す一連の層２１０を得るには、第１酸化アルミニウム層２１４を一連の層の表面上に、特に第２ソース／ドレイン領域２１３上および二酸化ケイ素基板２０１の非被覆表面上に形成する。さらに、第１酸化アルミニウム層２１４が、第１ソース／ドレイン領域２１１およびチャネル領域２１２の非被覆側面上にも堆積されることに注目すべきである。第１酸化アルミニウム層２１４は、層または一連の層の厚さを正確に設定することを可能にするＡＬＤプロセスを用いて堆積される。
【００４７】
図２Ｃに示す一連の層２２０を得るには、第３アルミニウム層２２１を一連の層２２０の表面上に堆積させる。これは、例えばＣＶＤプロセスを用いて行われる。
【００４８】
図２Ｄに示す一連の層２３０を得るには、第３アルミニウム層２２１をリソグラフィープロセスおよびスペーサエッチングプロセスを用いてパターニングし、結果として第１浮動ゲート部分層２３１ａおよび第２浮動ゲート部分層２３１ｂを含む浮動ゲート層を作成する。前記ステップを実行すると、第１浮動ゲート部分層２３１ａおよび第２浮動ゲート部分層２３１ｂを含む浮動ゲート層が、第１酸化アルミニウム層２１４の側壁領域上に形成される。さらに、第２酸化アルミニウム層２３２が、浮動ゲート層２３１ａ、２３１ｂ上および第１酸化アルミニウム層２１４の非被覆表面上に形成される。
【００４９】
図２Ｅに示す本発明の第２の実施例による浮動ゲートメモリセル２４０を得るには、第４アルミニウム層２４１を第二酸化アルミニウム層２３２上に制御ゲート電極層として形成する。前記の実施例に従って、これはＣＶＤプロセスを用いて行われる。第４アルミニウム層２３２は、ワード線を形成するようにパターニングされる。
【００５０】
チャネル領域２１２を通るソース／ドレイン領域２１１、２１３間の電流の流れが、直交して、即ち図２Ｅで、二酸化ケイ素基板２０１の主表面に対して垂直方向に生じるので、浮動ゲートメモリセル２４０は、垂直型トランジスタ配置物として構成される。
【００５１】
チャネル領域２１２の厚さ、ｄは約５ｎｍであり、従って前記の材料構成で約１０６Ａ／ｃｍ２から１０８Ａ／ｃｍ２の所望の電流密度を得ることが出来る。前記一連の説明によれば、ソース／ドレイン領域２１１、２１３の一方およびチャネル領域２１２の他方との間のバリアレベルは約０．５ｅＶから１ｅＶの間である。
【００５２】
第４アルミニウム層２４１は、制御ゲート電極層（および、場合によって浮動ゲートメモリセル配置物のワード線）の機能を果たし、浮動ゲート部分層２３１ａ、２３１ｂは、浮動ゲートの機能を果たし、従って浮動ゲート部分層２３１ａ、２３１ｂに含まれる電荷キャリアは、第１酸化アルミニウム層２１４との接触面領域におけるチャネル領域の電導性に特有の影響を及ぼす。第１酸化アルミニウム層２１４は、明らかにトンネル層として機能する、即ち適した電位を浮動ゲートメモリセル（図１に関する説明を参照）のそれぞれの接続に印加することにより、ファウラー−ノードハイムトンネリングによって、電荷キャリアは、ソース／ドレイン領域２１１または２１３の一方および浮動ゲート部分層２３１ａ、２３１ｂの他方との間を流れることが出来る。あるいは、浮動ゲートを、またワード線を介して荷電することが出来る。浮動ゲートメモリセル２４１に蓄積する情報は、このようにして浮動ゲート部分層２３１ａ、２３１ｂに導入される電荷の量において符号化される。予め定めた電圧のソース／ドレイン領域２１１、２１３間への印加により、２つのソース／ドレイン領域２１１、２１３間の電流の流れを決めることにより、この情報を読むことが出来る。チャネル領域２１２の電導性が、浮動ゲート部分層２３１ａ、２３１ｂに含まれる電荷の量に依存する故、電流のこの流れはプログラムする情報を特徴的に示す。第１酸化アルミニウム層２１４および第２酸化アルミニウム層２３２は、プログラム電圧が無くとも第１浮動ゲート部分層２３１ａおよび第２浮動ゲート部分層２３１ｂに蓄積された電荷量の流出を防ぐよう、十分厚く設計される。
【００５３】
以下では、図３を参照して、浮動ゲートメモリ配置物３００の好ましい実施例を説明する。
【００５４】
浮動ゲートメモリ配置物３００は、図２Ｅに示すように基本的にマトリックス形式に配置された複数の浮動ゲートメモリセル２４０を有する。しかしながら、配置物３００を説明する簡単な図を提供するために、図３では４つの浮動ゲートメモリセル２４０のみを示す。図３は、基本的にマトリックス形式の浮動ゲートメモリセル２４０の配置物の平面図を示し、ある場合には、低位のレベルに位置し、本質的には被覆される（例えば浮動ゲート部分層２３１ａ、２３１ｂ）部品も、図の明確さを高めるために可視化されている。
【００５５】
図３に示すように、浮動ゲートメモリセル２４０は、パターニングされた第４アルミニウム層２４１の各重複領域に配置され、ワード線および対応する「ビット線」３０１として形成される。各「ビット線」３０１は、関連する浮動ゲートメモリセルのソース／ドレインにそれぞれ結合される２本の線、ソース線およびビット線（これは図２Ｅからの接触２１１および２１３に対応する）を含む。各ワード線２４１は、対応する浮動ゲートメモリセル２４０の制御ゲート電極に結合される。このように、個々のセルへ高速アクセスする４Ｆ２の蓄積密度を達成するのは非常に容易である。この配置物は、それ故にアクセスタイムと複雑さの点でＮＡＮＤ構成より遙かに優れている。
本書類では、以下の公開文献を引用する：
［１］Ｗｉｄｍａｎｎ，Ｄ，Ｍａｄｅｒ，Ｈ，Ｆｒｉｅｄｒｉｃｈ，Ｈ（１９９６）“Ｔｅｃｈｎｏｌｏｇｉｅ  ｈｏｃｈｉｎｔｅｇｒｉｅｒｔｅｒ  Ｓｃｈａｌ−ｔｕｎｇｅｎ”［Ｔｅｃｈｎｏｌｏｇｙ  ｏｆ  ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ］，Ｃｈａｐｔｅｒ  ８．４，Ｓｐｒｉｎｇｅｒ  Ｖｅｒｌａｇ，Ｂｅｒｌｉｎ，ＩＳＢＮ  ３−５４０−５９３５７−８
［２］Ｆｕｊｉｍａｒｕ，Ｋ，Ｍａｔｓｕｍｕｒａ，Ｈ（１９９６）
“Ｔｈｅｏｒｅｔｉｃａｌ  Ｃｏｎｓｉｄｅｒａｔｉｏｎ  ｏｆ  ａ  Ｎｅｗ  Ｎａｎｏｍｅｔｅｒ  Ｔｒａｎｓｉｓｔｏｒ  Ｕｓｉｎｇ  Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ  Ｔｕｎｎｅｌ−Ｊｕｎｃｔｉｏｎ”，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３５，ｐｐ．２０９０−２０９４
［３］Ｆｕｋｕｓｈｉｍａ，Ｋ，Ｓａｓａｊｉｍａ，Ｒ，Ｆｕｊｉｍａｒｕ，Ｋ，Ｍａｔｓｕｍｕｒａ，Ｈ（１９９９）“Ａ  Ｎｏｖｅｌ  ｎａｎｏｓｃａｌｅ  Ｍｅｔａｌ  Ｔｒａｎｓｉｓｔｏｒ  Ｆａｂｒｉｃａｔｅｄ  ｂｙ  Ｃｏｎｖｅｎｔｉｏｎａｌ  Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ”，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３８，ｐｐ．７２３３−７２３６
【図面の簡単な説明】
【００５６】
【図１】図１は、本発明の第１実施形態例による浮動ゲートメモリセルの断面図を示す。
【図２】図２Ａから図２Ｄは、本発明の好ましい実施形態例による浮動ゲートメモリセル構成法の異なる時点における一連の層を示す。
【００５７】
図２Ｅは、本発明の第２実施形態例による浮動ゲートメモリセル構成法の好ましい実施形態例を用いて構成される浮動ゲートメモリセルを示す。
【図３】図３は、本発明の好ましい実施形態例による浮動ゲートメモリセル配置物の平面図を示す。
【符号の説明】
【００５８】
参照記号リスト
１００    浮動ゲートメモリセル
１０１    第１ソース／ドレイン領域
１０２    第２ソース／ドレイン領域
１０３    チャネル領域
１０４    第１誘電体層
１０５    浮動ゲート層
１０６    第２誘電体層
１０７    制御ゲート電極層
１０８    二酸化ケイ素基板
２００    一連の層
２０１    二酸化ケイ素基板
２０２    第１アルミニウム層
２０３    酸化タンタル層
２０４    第２アルミニウム層
２１０    一連の層
２１１    第１ソース／ドレイン領域
２１２    チャネル領域
２１３    第２ソース／ドレイン領域
２１４    第１酸化アルミニウム層
２２０    一連の層
２２１    第３アルミニウム層
２３０    一連の層
２３１ａ  第１浮動ゲート部分層
２３１ｂ  第２浮動ゲート部分層
２３２    第２酸化アルミニウム層
２４０    浮動ゲートメモリセル
２４１    第４アルミニウム層
３００    浮動ゲートメモリ配置物
３０１    ビット線
【図１】
2005526382.tif 000003
【図２Ａ】
2005526382.tif 000004
【図２Ｂ】
2005526382.tif 000005
【図２Ｃ】
2005526382.tif 000006
【図２Ｄ】
2005526382.tif 000007
【図２Ｅ】
2005526382.tif 000008
【図３】
2005526382.tif 000009
【手続補正書】
【提出日】平成16年10月19日(2004.10.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
浮動ゲートメモリセルであって、
・２つのソース／ドレイン領域および浮動ゲート層が、金属導体材料から形成され；
・チャネル領域が、電気絶縁材料から形成される、
メモリセル。
【請求項２】
請求項１に記載の浮動ゲートメモリセルであって、前記２つのソース／ドレイン領域および前記浮動ゲート層が金属を含む、
メモリセル。
【請求項３】
請求項１または２に記載の浮動ゲートメモリセルであって、
・前記２つのソース／ドレイン領域および前記領域間に配置された前記チャネル領域が、互いに隣接して配置される第１層と；
・前記第１層上の第１誘電体層と；
・前記第１誘電体層上の前記浮動ゲート層と；
・前記浮動ゲート層上の第２誘電体層と；
・前記第２誘電体層上の制御ゲート電極層と、
を含むメモリセル。
【請求項４】
請求項３に記載の浮動ゲートメモリセルであって、前記第１層が、基板上に配置される、メモリセル。
【請求項５】
請求項３に記載の浮動ゲートメモリセルであって、前記第１層前記第１誘電体層、前記浮動ゲート層、前記第２誘電体層および前記制御ゲート電極層から形成される一連層が、前記基板上に配置され、前記一連の層の横方向端部が、前記基板表面上に配置される、メモリセル。
【請求項６】
請求項５に記載の浮動ゲートメモリセルであって、前記一連の層が、さらに前記第１誘電体層を含まない前記第１層の前記主表面上に別の第１誘電体層、さらに前記第１誘電体層上にさらに別の浮動ゲート層、さらに前記浮動ゲート層上にさらに別の第２誘電体層、さらに前記第２誘電体層上にさらに別の制御ゲート電極層を含み、前記制御ゲート電極層およびさらなる前記別の制御ゲート電極層が互いに結合される、メモリセル。
【請求項７】
請求項４から６の１つに記載の浮動ゲートメモリセルであって、前記基板が、前記電気絶縁材料からなる、メモリセル。
【請求項８】
請求項７に記載の浮動ゲートメモリセルであって、前記基板が、二酸化ケイ素からなる、メモリセル。
【請求項９】
請求項３から８の１つに記載の浮動ゲートメモリセルであって、互いに独立に、前記２つのソース／ドレイン領域、前記浮動ゲート層および前記制御ゲート電極層が、下記材料
・アルミニウム
・チタン
・窒化チタン
・銅および
・タングステン
の１つまたは組み合わせを含む、
メモリセル。
【請求項１０】
請求項１から９の１つに記載の浮動ゲートメモリセルであって、前記チャネル領域が、下記材料
・酸化タンタル
・酸化チタン
・酸化ハフニウム
・アモルファスシリコンおよび
・酸化ジルコニウム
の１つまたは組み合わせを含む、
メモリセル。
【請求項１１】
請求項３から１０の１つに記載の浮動ゲートメモリセルであって、互いに独立に、前記第１誘電体層および前記第２誘電体層が、下記材料
・酸化アルミニウム
・窒化シリコン
・二酸化ケイ素および
・酸化ランタン
の１つまたは組み合わせを含む、
メモリセル。
【請求項１２】
請求項３から１１の１つに記載の浮動ゲートメモリセルであって、前記２つのソース／ドレイン領域が、前記アルミニウムからなり、前記チャネル領域が、酸化タンタルからなる、あるいは前記２つのソース／ドレイン領域が、チタンからなり、チャネル領域が、酸化チタンからなる、メモリセル。
【請求項１３】
浮動ゲートメモリ配置物であって、実質的にマトリックス形式に配置された、請求項１から１２の１つに記載の複数の浮動ゲートメモリセルを有する、配置物。
【請求項１４】
請求項１３に記載の浮動ゲートメモリ配置物であって、１つの浮動ゲートメモリセルに必要な面積が、約４Ｆ２であり、Ｆは特定の技術で達成しうる最小領域サイズである、配置物。
【請求項１５】
・半導体基板に集積され、少なくとも１つの半導体部品を有する回路と；
・前記集積回路上にある請求項１から１２の１つに記載の少なくとも１つの前記浮動ゲートメモリセル、
を有する回路配置。
【請求項１６】
浮動ゲートメモリセルの構成方法であって、
・前記２つのソース／ドレイン領域および前記浮動ゲート層を、前記金属導体材料から形成する工程；
・前記チャネル領域を、電気絶縁材料から形成する工程を包含する、構成方法。
【請求項１７】
請求項１６に記載の方法であって、
・第１層を、前記２つのソース／ドレイン領域および前記領域間に配置された前記チャネ領域を、互いに隣接して形成することによって基板上に形成すること；
・第１誘電体層を、前記第１層上に形成すること；
・前記浮動ゲート層を、前記第１誘電体層上に形成すること；
・第２誘電体層を、前記浮動ゲート層上に形成すること；
・制御ゲート電極層を、前記第２誘電体層上に形成することを特徴とする、
方法。
【請求項１８】
請求項１６に記載の方法であって、
・第１ソース／ドレイン層を、基板の表面領域に形成すること；
・チャネル層を、前記第１ソース／ドレイン層上に形成すること；
・第２ソース／ドレイン層を、前記チャネル層上に形成すること；
・前記第１ソース／ドレイン層、前記チャネル層および前記第２ソース／ドレイン層を、リソグラフィープロセスおよびエッチングプロセスによって横方向にパターニングすることによって、前記第１ソース／ドレイン領域を、前記第１ソース／ドレイン層から形成し、前記チャネル領域を、前記チャネル層から形成し、前記第２ソース／ドレイン領域を、前記第２ソース／ドレイン層から形成し、
・前記第１ソース／ドレイン領域、前記チャネル領域および前記第２ソース／ドレイン領域によって形成される前記一連の層上に、第１誘電体層を形成すること；
・浮動ゲート層を、前記第１誘電体層の側壁領域上に少なくとも部分的に形成すること；
・第２誘電体層を、前記浮動ゲート層上、および前記第１誘電体層の非被覆表面の少なくとも部分領域上に形成すること；
・前記制御ゲート電極層を、前記第２誘電体層上に形成することを特徴とする、
方法。
【国際調査報告】
2005526382.tif 000010
2005526382.tif 000011
2005526382.tif 000012
2005526382.tif 000013
2005526382.tif 000014
2005526382.tif 000015