(57)【要約】【課題】  チップ面積の増加を抑えつつ、配線間のカップリングの影響を抑える。【解決手段】  第１の配線１０および第２の配線２０は、交互に並べて配置されている。第２の配線２０の出力端の近傍の第２の配線２０の途中には、スイッチ３０が挿入されており、第２の配線２０の入力端の近傍の第２の配線２０の途中には、スイッチ７０が挿入されている。スイッチ８０は、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分と接地線との間に挿入されている。制御回路４０は、第１の配線１０を伝わる信号の信号レベルが遷移する際に、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分を第２の配線２０の出力端および入力端から電気的に切り離して接地させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線に並行に配置された第２の配線と、
前記第２の配線の途中に挿入された第１のスイッチであって、前記第２の配線を伝わった電圧が供給される出力端の近傍に挿入された第１のスイッチと、
前記第１の配線を伝わる信号の信号レベルが遷移する際に、前記第１のスイッチをオフ状態とする制御回路と、
を有することを特徴とする半導体装置。
【請求項２】
前記第２の配線における前記第１のスイッチよりも出力端側部分に低域通過フィルタ回路を設けたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の配線の途中に挿入された第２のスイッチであって、前記第２の配線を伝わる電圧が入力される入力端の近傍に挿入された第２のスイッチと、
前記第２の配線における前記第１のスイッチと前記第２のスイッチとの間に一端が接続され、他端が基準電位線に接続された第３のスイッチと、を有し、
前記制御回路は、
前記第１の配線を伝わる信号の信号レベルが遷移する際に、前記第２のスイッチをオフ状態とし、前記第３のスイッチをオン状態とする
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記制御回路は、
前記第１の配線に入力される信号に基づいて、前記第１のスイッチ、前記第２のスイッチおよび前記第３のスイッチのオンおよびオフを制御することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記制御回路は、
前記第１の配線に入力される信号の信号レベルが遷移したことを契機として、前記第１のスイッチをオフさせる第１のワンショットパルスおよび前記第２のスイッチをオフさせるとともに前記第３のスイッチをオンさせる第２のワンショットパルスを出力することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の配線の入力端に設けられ、前記第１の配線へ入力される信号に遅延処理を施して前記第１の配線に出力する遅延回路を有し、
前記遅延処理における遅延時間は、前記第１のワンショットパルスおよび前記第２のワンショットパルスのパルス幅よりも短い時間である
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記制御回路は、
オフ状態の前記第２のスイッチをオンさせるとともにオン状態の前記第３のスイッチをオフさせた後に、オフ状態の前記第１のスイッチをオンさせることを特徴とする請求項３から６のいずれか１の請求項に記載の半導体装置。
【請求項８】
前記基準電位線は接地線であることを特徴とする請求項３から７のいずれか１の請求項に記載の半導体装置。
【請求項９】
前記第１の配線は、アドレス信号が与えられるアドレス線であり、
前記第２の配線は、所定レベルのバイアス電圧が与えられるバイアス線である
ことを特徴とする請求項１から８のいずれか１の請求項に記載の半導体装置。
【請求項１０】
前記第２の配線の入力端に設けられ、電源電圧と接地電位との間の所定レベルの中間電位を発生し、前記中間電位を示すバイアス電圧を前記第２の配線に供給する電源回路を有することを特徴とする請求項１から９のいずれか１の請求項に記載の半導体装置。
【請求項１１】
前記第１の配線および前記第２の配線を各々複数有し、
前記第１の配線と前記第２の配線とを交互に並べて配置し、
前記制御回路によって制御される前記第１のスイッチを前記第２の配線毎に設けたことを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記第１の配線および前記第２の配線を各々複数有し、
前記第１の配線と前記第２の配線とを交互に並べて配置し、
前記制御回路によって制御される前記第１のスイッチ、前記第２のスイッチおよび前記第３のスイッチを前記第２の配線毎に設けたことを特徴とする請求項３に記載の半導体装置。
【請求項１３】
前記制御回路は、
複数の前記第１の配線のうちの少なくとも１の第１の配線に入力される信号の信号レベルが遷移したことを契機として、前記第１のスイッチをオフさせる第１のワンショットパルスを複数の前記第１のスイッチの各々に出力し、前記第２のスイッチをオフさせるとともに前記第３のスイッチをオンさせる第２のワンショットパルスを複数の前記第２のスイッチおよび複数の前記第３のスイッチの各々に出力する
ことを特徴とする請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリ等の半導体装置に関する。
【背景技術】
【０００２】
半導体メモリ等の半導体装置のなかには、アドレス信号をチップ内の各所に供給するアドレス線と、所定レベルのバイアス電圧をチップ内の各所に供給するバイアス線と、が並行して配置されているものがある。バイアス線は、電源電圧ＶＤＤと接地電位ＧＮＤとの間の所定の中間電位を発生する電源回路からセンスアンプ等のアナログ回路に供給するための電源線である。
【０００３】
図５は、従来の半導体装置の一例である半導体装置１００Ａの構成を示す回路図である。半導体装置１００Ａは、１０本のアドレス線１１０−ｎ（ｎ＝０〜９）と、９本のバイアス線１２０−ｍ（ｍ＝０〜８）と、１１本の接地線１３０−ｋ（ｋ＝０〜１０）とを有する。アドレス線１１０−ｎ（ｎ＝０〜９）、バイアス線１２０−ｍ（ｍ＝０〜８）、接地線１３０−ｋ（ｋ＝０〜１０）は、並行に配置されている。１０本のアドレス線１１０−ｎ（ｎ＝０〜９）と１０本の接地線１３０−ｋ（ｋ＝０〜９）とは、交互に並んで配置されている。接地線１３０−０から見てアドレス線１１０−０とは反対側には、９本のバイアス線１２０−ｍ（ｍ＝０〜８）が配置されている。接地線１３０−１０は、接地線１３０−０との間にバイアス線１２０−ｍ（ｍ＝０〜８）を挟むように配置されている。アドレス線１１０−ｎ（ｎ＝０〜９）は、チップを横断するように配置されるため、配線長が長い。バイアス線１２０−ｍ（ｍ＝０〜８）もアドレス線１１０−ｎ（ｎ＝０〜９）と同様に配線長が長い。
【０００４】
アドレス線１１０−ｎ（ｎ＝０〜９）の各々には、バッファ１４０を介してアドレス信号Ａ＜ｎ＞（ｎ＝０〜９）が供給される。アドレス線１１０−ｎ（ｎ＝０〜９）を伝わったアドレス信号Ａ＜ｎ＞（ｎ＝０〜９）は、バッファ１５０を介して出力される。アドレス信号では、その信号レベルの遷移が頻繁におこる。バイアス線１２０−ｍ（ｍ＝０〜８）の各々には、電源回路１６０で発生したバイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）が供給される。バイアス線１２０−ｍ（ｍ＝０〜８）を伝わったバイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）は、低域通過フィルタ１７０を通過し、アンプ等のアナログ回路１８０に供給される。バイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）は、電源電圧ＶＤＤと接地電位ＧＮＤとの間の所定の中間電位を有する。接地線１３０−ｋ（ｋ＝０〜１０）の電位は、接地電位ＧＮＤとなっている。
【０００５】
バイアス線１２０−ｍ（ｍ＝０〜８）は、接地電位ＧＮＤとなっている接地線１３０−０および接地線１３０−１０によってシールドされている。ここで、バイアス線１２０−ｍ（ｍ＝０〜８）がシールドされていないとしたら、アドレス信号Ａ＜ｎ＞（ｎ＝０〜９）の信号レベルの遷移に起因したカップリングノイズがバイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）に付加されることがある。バイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）にカップリングノイズが付加されると、バイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）の電圧レベルが変動し、そのバイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）の供給を受ける回路が誤動作する可能性がある。しかし、半導体装置１００Ａでは、バイアス線１２０−ｍ（ｍ＝０〜８）が接地線１３０−０および接地線１３０−１０によってシールドされているため、アドレス信号Ａ＜ｎ＞（ｎ＝０〜９）の信号レベルの遷移に起因したカップリングノイズがバイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）に付加されるのを抑えることができる。
【０００６】
また、アドレス線１１０−ｎ（ｎ＝０〜９）の各々は、接地電位ＧＮＤとなっている接地線１３０−ｋ（ｋ＝０〜９）によってシールドされている。ここで、アドレス信号Ａ＜ｎ＞（ｎ＝０〜９）の信号レベルはクロック等に応じて遷移するため、アドレス信号Ａ＜ｎ＞（ｎ＝０〜９）のうちのいずれか複数の信号レベルが同じタイミングで遷移することがある。アドレス線１１０−ｎ（ｎ＝０〜９）の各々がシールドされていないとしたら、アドレス線１１０−ｎ（ｎ＝０〜９）間のカップリングの影響によって、アドレス信号Ａ＜ｎ＞（ｎ＝０〜９）の信号伝送速度にばらつきが生じる。例えば、アドレス信号Ａ＜０＞およびＡ＜２＞に同じタイミングで立ち上がりエッジが生じ（すなわち、同相で遷移し）、かつ、アドレス信号Ａ＜１＞に同じタイミングで立ち下がりエッジが生じた（すなわち、逆相で遷移した）場合、アドレス信号Ａ＜１＞の信号伝送速度は、アドレス信号Ａ＜０＞、Ａ＜１＞およびＡ＜２＞に同じタイミングで立ち上がりエッジが生じた（すなわち、同相で遷移した）場合のアドレス信号Ａ＜１＞の信号伝送速度に比べ、遅延する。しかし、半導体装置１００Ａでは、アドレス線１１０−ｎ（ｎ＝０〜９）の各々が接地線１３０−ｋ（ｋ＝０〜９）によってシールドされているため、アドレス信号＜ｎ＞（ｎ＝０〜９）の信号伝送速度のばらつきの発生を抑えることができる。
【０００７】
また、半導体装置における配線間のカップリングの影響を減らす技術に関する技術文献として、例えば、特許文献１がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１０９１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図５に示す半導体装置１００Ａでは、バイアス線およびアドレス線をシールドする接地線が多く必要とされる。これは、アドレス線の数が多くなるほど顕著となる。半導体装置のチップ面積がトランジスタ素子等の下地ではなく配線等の上地で決まるような場合、半導体装置１００Ａの構成では、接地線の数に応じてチップ面積が増加する。このようなチップ面積の増加を抑えることが課題の１つである。
【００１０】
チップ面積の増加を抑える手段として、接地線の数を減らすことが挙げられる。その第１の例として、図５の半導体装置１００Ａにおいて、バイアス線１２０−８とアドレス線１１０−０との間の接地線１３０−０およびアドレス線１１０−ｎ（ｎ＝０〜９）間の接地線１３０−１〜１３０−９を削除する構成が挙げられる。しかし、この構成では、バイアス線１２０−８とアドレス線１１０−０とが接地線を介さずに隣接するため、アドレス信号Ａ＜０＞の信号レベルが遷移する際のカップリングノイズがバイアス電圧ＢＩＡＳ＜８＞に付加される虞がある。バイアス電圧ＢＩＡＳ＜８＞にカップリングノイズが付加されると、バイアス電圧ＢＩＡＳ＜８＞の電圧レベルが変動し、そのバイアス電圧ＢＩＡＳ＜８＞の供給を受ける回路が誤動作する可能性がある。また、この構成では、各々のアドレス線１１０−ｎ（ｎ＝０〜９）が接地線を介さずに隣接するため、各アドレス信号Ａ＜ｎ＞（ｎ＝０〜９）が同相で遷移する場合（すなわち、隣接するアドレス信号に立ち上がりエッジ同士または立ち下がりエッジ同士が生じる場合）と逆相で遷移する場合（すなわち、隣接するアドレス信号に立ち上がりエッジと立ち下りエッジとが生じる場合）とで信号伝送速度のばらつきが生じる。アドレス信号Ａ＜ｎ＞（ｎ＝０〜９）の信号伝送速度のばらつきが生じると、アドレス信号Ａ＜ｎ＞（ｎ＝０〜９）の供給を受ける回路が誤動作する可能性がある。接地線１３０−０、１３０−１〜１３０−９を削除しつつ配線間のカップリングの影響を抑えるには配線間の距離を大きくすることも挙げられる。しかし、配線間の距離を大きくすると、チップ面積が増加する傾向となり、接地線１３０−０、１３０−１〜１３０−９を削除したメリットが得られない。
【００１１】
接地線の数を減らす第２の例として、図５の半導体装置１００Ａにおいて、バイアス線１２０−８とアドレス線１１０−０との間の接地線１３０−０はそのまま残し、アドレス線１１０−ｎ（ｎ＝０〜９）間の接地線１３０−１〜１３０−９を削除する構成が挙げられる。この構成では、バイアス線１２０−８がアドレス線１１０−０からシールドされるため、バイアス電圧ＢＩＡＳ＜８＞にカップリングノイズが付加されるのは防止される。しかし、この構成では、上述の第１の例の構成と同様に、アドレス信号Ａ＜ｎ＞（ｎ＝０〜９）の信号伝送速度のばらつきが生じる。
【００１２】
接地線の数を減らす第３の例として、図６に示す半導体装置１００Ｂが挙げられる。図６の半導体装置１００Ｂでは、１０本のアドレス線１１０−ｎ（ｎ＝０〜９）と９本のバイアス線１２０−ｍ（ｍ＝０〜８）とが並行に配置され、それらが交互に並んで配置されている。半導体装置１００Ｂでは、接地線は設けられていない。このため、半導体装置１００Ｂによれば、半導体装置１００Ａに比べ、チップ面積を大幅に減らすことができる。この半導体装置１００Ｂでは、アドレス線１１０−ｎ（ｎ＝０〜９）間にバイアス線１２０−ｍ（ｍ＝０〜８）が配置されているため、アドレス線１１０−ｎ（ｎ＝０〜９）間に接地線が配置されている構成に比べて効果は小さいものの、アドレス線１１０−ｎ（ｎ＝０〜９）間に接地線が配置されていない構成に比べてアドレス信号Ａ＜ｎ＞（ｎ＝０〜９）の信号伝送速度のばらつきを若干抑えることができる。しかし、半導体装置１００Ｂでは、アドレス信号Ａ＜ｎ＞（ｎ＝０〜９）の信号レベルが遷移する際のカップリングノイズがバイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）に付加される虞がある。
【００１３】
この発明は、以上説明した事情に鑑みてなされたものであり、チップ面積の増加を抑えつつ、配線間のカップリングの影響を抑えることを目的とする。
【課題を解決するための手段】
【００１４】
この発明は、第１の配線と、前記第１の配線に並行に配置された第２の配線と、前記第２の配線の途中に挿入された第１のスイッチであって、前記第２の配線を伝わった電圧が供給される出力端の近傍に挿入された第１のスイッチと、前記第１の配線を伝わる信号の信号レベルが遷移する際に、前記第１のスイッチをオフ状態とする制御回路と、を有することを特徴とする半導体装置を提供する。
【００１５】
この発明による半導体装置では、第１の配線を伝わる信号の信号レベルが遷移する際に、第２の配線における第１のスイッチを境にした入力端側部分が第２の配線の出力端から電気的に切り離される。このため、第１の配線を伝わる信号の信号レベルが遷移して第２の配線における第１のスイッチを境にした入力端側部分の電圧にカップリングノイズが付加されたとしても、カップリングノイズが第２の配線の出力端に供給されることはない。このため、本半導体装置によれば、第２の配線の出力電圧の供給を受ける回路の誤動作を防止することができる。また、本半導体装置では、第２の配線をシールドする専用の接地線を設ける必要はない。このため、本半導体装置によれば、チップ面積がトランジスタ素子等の下地ではなく配線等の上地で決まるような場合であったとしても、チップ面積の増加を抑えることができる。
【００１６】
従って、本半導体装置によれば、チップ面積の増加を抑えつつ、配線間のカップリングの影響を抑えることができる。
【００１７】
好ましい態様において、第２の配線における第１のスイッチよりも出力端側部分に低域通過フィルタ回路を設けたことを特徴とする。
【００１８】
この態様によれば、第２の配線における第１のスイッチを境にした入力端側部分とその出力端側部分とが電気的に切り離されたとしても、所定レベルの電圧を第２の配線の出力端に供給することができる。
【００１９】
他の好ましい態様において、第２の配線の途中に挿入された第２のスイッチであって、第２の配線を伝わる電圧が入力される入力端の近傍に挿入された第２のスイッチと、第２の配線における第１のスイッチと第２のスイッチとの間に一端が接続され、他端が基準電位線に接続された第３のスイッチと、を有し、制御回路は、第１の配線を通る信号の信号レベルが遷移する際に、第２のスイッチをオフ状態とし、第３のスイッチをオン状態とすることを特徴とする。
【００２０】
この態様によれば、第１の配線を通る信号の信号レベルが遷移する際に、第２の配線における第１のスイッチと第２のスイッチとの間の部分が、第２の配線の入力端および出力端から電気的に切り離されて、その部分の電位が基準電位に保持される。すなわち、第１の配線を通る信号の信号レベルが遷移する際に、第１の配線は第２の配線によってシールドされる。このため、この態様によれば、第１の配線を通る信号の信号レベルが遷移したとしても、第１の配線から見て第２の配線を挟んだ反対側の配線へのカップリングの影響を効果的に防止することができる。例えば、第１の配線がアドレス線であり、第２の配線を挟んだ反対側にもアドレス線が配置されていた場合、それらアドレス線を通るアドレス信号の信号伝送速度のばらつきを抑えることができる。
【００２１】
他の好ましい態様において、制御回路は、第１の配線に入力される信号に基づいて、第１のスイッチ、第２のスイッチおよび第３のスイッチのオンおよびオフを制御することを特徴とする。
【００２２】
この態様によれば、第１の配線を通る信号の信号レベルの遷移するタイミングが予め分かっていなくても第１のスイッチ、第２のスイッチおよび第３のスイッチを適切にオンおよびオフさせることができる。
【図面の簡単な説明】
【００２３】
【図１】この発明の一実施形態である半導体装置１の構成を示す回路図である。
【図２】半導体装置１の制御回路４０の構成を示す回路図である。
【図３】制御回路４０の動作例を示すタイムチャートである。
【図４】半導体装置１の動作例を示すタイムチャートである。
【図５】従来の半導体装置の一例である半導体装置１００Ａの構成を示す回路図である。
【図６】従来の半導体装置の一例である半導体装置１００Ｂの構成を示す回路図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照し、この発明の実施形態について説明する。
【００２５】
＜実施形態＞
図１はこの発明の一実施形態である半導体装置１の構成を示す回路図である。半導体装置１は、半導体メモリなどである。半導体装置１は、当該半導体装置のチップ面積がトランジスタ素子等からなる下地ではなく配線等からなる上地で決まるような集積回路である。
【００２６】
半導体装置１は、１０本の第１の配線１０−ｎ（ｎ＝０〜９）と、９本の第２の配線２０−ｍ（ｍ＝０〜８）と、スイッチ３０と、制御回路４０と、低域通過フィルタ回路５０と、スイッチ６０と、遅延回路９０と、電源回路９２と、バッファ９４と、アナログ回路９６とを有する。
【００２７】
第１の配線１０−ｎ（ｎ＝０〜９）は、信号レベルが頻繁に遷移する信号が与えられる配線であり、具体的には、アドレス信号が与えられるアドレス線である。第１の配線１０−ｎ（ｎ＝０〜９）の各々は、ｎ（ｎ＝０〜９）番のアドレス信号Ａ＜ｎ＞（ｎ＝０〜９）に対応する。第１の配線１０−ｎ（ｎ＝０〜９）を各々区別しないときは、第１の配線１０と表記する。第１の配線１０は、チップを横断するように配置されるため、配線長が長い。
【００２８】
第１の配線１０の入力端には、遅延回路９０が設けられている。遅延回路９０は、第１の配線１０へ入力されるアドレス信号Ａ＜ｎ＞（ｎ＝０〜９）に遅延処理を施して、遅延処理結果であるアドレス信号ＡＤ＜ｎ＞（ｎ＝０〜９）を第１の配線１０へ出力する。
【００２９】
第２の配線２０−ｍ（ｍ＝０〜８）は、信号レベルがほとんど遷移しない信号が与えられる配線であり、具体的には、所定レベルのバイアス電圧が与えられるバイアス線である。第１の配線１０と同様、第２の配線２０−ｍ（ｍ＝０〜８）の各々は、ｍ（ｍ＝０〜８）番のバイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）に対応する。第２の配線２０−ｍ（ｍ＝０〜８）を各々区別しないときは、第２の配線２０と表記する。
【００３０】
第２の配線２０の入力端には、電源回路９２が接続されている。電源回路９２は、電源電圧ＶＤＤと接地電位ＧＮＤとの間の中間電位ＢＩＡＳを発生する回路である。第２の配線２０には、その第２の配線２０に接続された電源回路９２で発生した中間電位ＢＩＡＳのバイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）が供給される。電源回路９２によって発生する中間電位ＢＩＡＳは、第２の配線２０の各々で同じであっても良いし、異なっていても良い。
【００３１】
第１の配線１０の出力端にはバッファ９４が設けられている。バッファ９４は、出力インピーダンスを低くするために設けられている。
【００３２】
第２の配線２０の出力端には、アナログ回路９６が設けられている。アナログ回路９６は、例えば、差動アンプや電源回路やオシレータ回路などである。
【００３３】
第２の配線２０は、第１の配線１０に並行に配置されている。第１の配線１０と第２の配線２０とは、交互に並んで配置されている。
【００３４】
第２の配線２０における出力端近傍の途中には、スイッチ３０が挿入されている。スイッチ３０は、オン状態において、第２の配線２０におけるスイッチ３０を境にした入力端側部分とその出力端側部分とを電気的につなげる。この状態では、スイッチ３０は、第２の配線２０におけるスイッチ３０を境にした入力端側部分を伝わってスイッチ３０に供給されるバイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）をバイアス電圧ＢＩＡＳＤ＜ｍ＞（ｍ＝０〜８）として出力端側部分に引き渡す。一方、スイッチ３０は、オフ状態において、第２の配線２０におけるスイッチ３０を境にした入力端側部分とその出力端側部分とを電気的に切り離す。
【００３５】
スイッチ３０は、ＰチャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタであり、以下、単にトランジスタという）３１、Ｎチャネルのトランジスタ３２およびインバータ３３を有する。ここで、トランジスタ３１のソースおよびトランジスタ３２のドレインは、第２の配線２０におけるスイッチ３０を境にした入力端側部分に接続されている。トランジスタ３１のドレインおよびトランジスタ３２のソースは、第２の配線２０におけるスイッチ３０を境にした出力端側部分に接続されている。トランジスタ３２のゲートは、インバータ３３の出力端子に接続されている。トランジスタ３１のゲートおよびインバータ３３の入力端子は、スイッチ３０における制御端子であるノード３４に接続されている。
【００３６】
ノード３４には、制御回路４０から制御信号ＣＢが供給される。Ｌレベルの制御信号ＣＢがノード３４に与えられると、トランジスタ３１のゲートには、Ｌレベルの制御信号ＣＢが与えられ、トランジスタ３２のゲートには、インバータ３３によって信号レベルが反転されたＨレベルの制御信号ＣＢが与えられる。この場合、トランジスタ３１および３２の各々はオンし、スイッチ３０はオンとなる。一方、Ｈレベルの制御信号ＣＢがノード３４に与えられると、トランジスタ３１のゲートには、Ｈレベルの制御信号ＣＢが与えられ、トランジスタ３２のゲートには、インバータ３３によって信号レベルが反転されたＬレベルの制御信号ＣＢが与えられる。この場合、トランジスタ３１および３２の各々はオフし、スイッチ３０はオフとなる。
【００３７】
第２の配線におけるスイッチ３０よりも出力端側部分（より正確には、スイッチ３０とアナログ回路９６との間）には、低域通過フィルタ回路５０が設けられている。低域通過フィルタ回路５０は、抵抗素子５１と容量素子５２とを有する。抵抗素子５１は、スイッチ３０とアナログ回路９６との間に直列に挿入されている。容量素子５２は、抵抗素子５１とアナログ回路９６との接続ノードと接地線との間に挿入されている。
【００３８】
スイッチ３０がオン状態の場合、スイッチ３０を介して低域通過フィルタ回路５０に供給されるバイアス電圧ＢＩＡＳＤ＜ｍ＞（ｍ＝０〜８）（すなわちバイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８））によって容量素子５２に電荷が蓄えられる。一方、スイッチ３０がオフ状態の場合、容量素子５２は、蓄えてあった電荷を放電する。これにより、スイッチ３０よりも出力端側のバイアス電圧ＢＩＡＳＤ＜ｍ＞（ｍ＝０〜８）の電圧レベルは、スイッチ３０がオフする前の所定値に維持される。すなわち、第２の配線２０の出力端からは、スイッチ３０のオンおよびオフに依らずほぼ一定レベルのバイアス電圧ＢＩＡＳＤ＜ｍ＞（ｍ＝０〜８）が出力される。
【００３９】
スイッチ６０は、スイッチ７０とスイッチ８０とから構成されている。スイッチ７０は、第２の配線２０における入力端近傍の途中に挿入されている。スイッチ７０は、オン状態において、第２の配線２０におけるスイッチ７０を境にした入力端側部分とその出力端側部分とを電気的につなげる。一方、スイッチ７０は、オフ状態において、第２の配線２０におけるスイッチ７０を境にした入力端側部分とその出力端側部分とを電気的に切り離す。
【００４０】
スイッチ７０は、Ｐチャネルのトランジスタ７１、Ｎチャネルのトランジスタ７２およびインバータ７３を有する。トランジスタ７１のソースおよびトランジスタ７２のドレインは、第２の配線２０におけるスイッチ７０を境にした入力端側部分に接続されている。トランジスタ７１のドレインおよびトランジスタ７２のソースは、第２の配線２０におけるスイッチ７０を境にした出力端側部分に接続されている。トランジスタ７２のゲートは、インバータ７３の出力端子に接続されている。トランジスタ７１のゲートおよびインバータ７３の入力端子は、スイッチ７０における制御端子であるノード７４に接続されている。
【００４１】
スイッチ８０は、具体的には、Ｎチャネルのトランジスタである。スイッチ８０のドレインは、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分に接続されている。スイッチ８０のソースは、接地線に接続されている。スイッチ８０のゲートは、ノード７４に接続されている。
【００４２】
スイッチ８０は、オフ状態において、スイッチ３０とスイッチ７０との間の部分を接地線から電気的に切り離す。一方、スイッチ８０は、オン状態において、スイッチ３０とスイッチ７０との間の部分を接地させる。
【００４３】
ノード７４には、制御回路４０から制御信号ＣＡが供給される。Ｌレベルの制御信号ＣＡがノード７４に与えられると、トランジスタ７１のゲートには、Ｌレベルの制御信号ＣＡが与えられ、トランジスタ７２のゲートには、インバータ７３によって信号レベルが反転されたＨレベルの制御信号ＣＡが与えられる。この場合、トランジスタ７１および７２の各々はオンし、スイッチ７０はオンとなる。また、この場合、スイッチ８０のゲートには、Ｌレベルの制御信号ＣＡが与えられ、スイッチ８０はオフとなる。一方、Ｈレベルの制御信号ＣＡがノード７４に与えられると、トランジスタ７１のゲートには、Ｈレベルの制御信号ＣＡが与えられ、トランジスタ７２のゲートには、インバータ３３によって信号レベルが反転されたＬレベルの制御信号ＣＡが与えられる。この場合、トランジスタ７１および７２の各々はオフし、スイッチ７０はオフとなる。また、この場合、スイッチ８０のゲートには、Ｈレベルの制御信号ＣＡが与えられ、スイッチ８０はオンとなる。
【００４４】
制御回路４０は、第１の配線１０に入力される信号（すなわちアドレス信号Ａ＜ｎ＞（ｎ＝０〜９））に基づいて、スイッチ３０、スイッチ７０およびスイッチ８０のオンおよびオフを制御する回路である。
【００４５】
図２は、制御回路４０の構成を示す回路図である。制御回路４０は、第１の配線１０と同数のワンショットパルス生成回路４１−ｎ（ｎ＝０〜９）と、論理和回路４６と、遅延回路４７と、論理和回路４８とを有する。ワンショットパルス生成回路４１−ｎ（ｎ＝０〜９）を各々区別しないときは、ワンショットパルス生成回路４１と表記する。ワンショットパルス生成回路４１は、遅延回路４２と、論理積回路４３と、否定論理和回路４４と、論理和回路４５とを有する。
【００４６】
遅延回路４２の入力端子は、ワンショットパルス生成回路４１の入力端子であるノードＣに接続されている。遅延回路４２は、ノードＣに供給されるアドレス信号Ａ＜ｎ＞（ｎ＝０〜９）に遅延処理を施し、遅延処理によって得られた信号の信号レベルを反転してノードＤに出力する。論理積回路４３は、ノードＣの信号とノードＤの信号との論理積を算出してノードＮ０に出力する回路である。否定論理和回路４４は、ノードＣの信号とノードＤの信号との否定論理和を算出してノードＮ１に出力する回路である。論理和回路４５は、ノードＮ０の信号とノードＮ１の信号との論理和を算出して、ワンショットパルス生成回路４１の出力端子であるノードＥに出力する回路である。
【００４７】
論理和回路４６は、各々のワンショットパルス生成回路４１のノードＥの信号の論理和を算出して出力する回路である。遅延回路４７は、論理和回路４６の出力信号に遅延処理を施して出力する回路である。論理和回路４８は、論理和回路４６の出力信号と遅延回路４７の出力信号との論理和を算出して出力する回路である。制御回路４０は、論理和回路４６の出力信号を制御信号ＣＡとして出力し、論理和回路４８の出力信号を制御信号ＣＢとして出力する。
【００４８】
図３は、制御回路４０の動作例を示すタイムチャートである。図３の例では、時刻ｔ０において、いずれのワンショットパルス生成回路４１においても、ノードＣにＬレベルのアドレス信号Ａ＜ｎ＞（ｎ＝０〜９）が与えられている。この時点では、ノードＤの信号レベルは、ノードＣの信号レベルを反転したＨレベルである。ノードＣの信号レベルがＬレベルであり、ノードＤの信号レベルがＨレベルであるため、ノードＮ０の信号レベルおよびノードＮ１の信号レベルは、ともにＬレベルである。このため、時刻ｔ０のノードＥの信号レベルはＬレベルである。いずれのワンショットパルス生成回路４１においてもノードＥの信号レベルがＬレベルであるため、論理和回路４６の出力信号レベルはＬレベルとなる。このため、論理和回路４８の出力レベルもＬレベルとなる。従って、時刻ｔ０において、制御回路４０が出力する制御信号ＣＡの信号レベルおよび制御信号ＣＢの信号レベルはＬレベルとなる。
【００４９】
時刻ｔ１では、複数のワンショットパルス生成回路４１のうちの少なくとも１のワンショットパルス生成回路４１のノードＣに与えられるアドレス信号Ａ＜ｎ＞（ｎ＝０〜９）の信号レベルがＬレベルからＨレベルに遷移した。ノードＣの信号レベルがＬレベルからＨレベルに遷移したワンショットパルス生成回路４１において、時刻ｔ１のノードＤの信号レベルは、遅延回路４２の遅延処理によって時刻ｔ１の直前の信号レベルであるＨレベルに維持される。ノードＣの信号レベルとノードＤの信号レベルがともにＨレベルであるため、ノードＮ０の信号レベルはＬレベルからＨレベルに遷移し、ノードＮ１の信号レベルはＬレベルに維持される。ノードＮ０の信号レベルがＨレベルとなるため、ノードＥの信号レベルは、ＬレベルからＨレベルに遷移する。複数のワンショットパルス生成回路４１のうちの少なくとも１のワンショットパルス生成回路４１のノードＥの信号レベルがＬレベルからＨレベルに遷移するため、論理和回路４６の出力信号レベルはＬレベルからＨレベルに遷移する。このため、論理和回路４８の出力信号レベルもＬレベルからＨレベルに遷移する。従って、時刻ｔ１において、制御回路４０が出力する制御信号ＣＡの信号レベルおよび制御信号ＣＢの信号レベルは、ともにＬレベルからＨレベルに遷移する。
【００５０】
時刻ｔ２は、時刻ｔ１から遅延回路４２における遅延時間が経過した時刻である。このため、時刻ｔ２のノードＤの信号レベルは、ＨレベルからＬレベルに遷移する。ノードＣの信号レベルがＨレベルであり、ノードＤの信号レベルがＬレベルであるため、ノードＮ０の信号レベルはＨレベルからＬレベルに遷移し、ノードＮ１の信号レベルはＬレベルに維持される。ノードＮ０の信号レベルとノードＮ１の信号レベルがともにＬレベルとなるため、ノードＥの信号レベルは、ＨレベルからＬレベルに遷移する。このようにして、すべてのワンショットパルス生成回路４１のノードＥの信号レベルがＬレベルになると、論理和回路４６の出力信号レベルはＨレベルからＬレベルに遷移する。従って、時刻ｔ２において、制御回路４０が出力する制御信号ＣＡの信号レベルは、ＨレベルからＬレベルに遷移する。一方、時刻ｔ２の遅延回路４７の出力端の信号レベルは、遅延回路４７の遅延処理によって時刻ｔ２の直前の論理和回路４６の出力信号レベルであるＨレベルに維持される。このため、論理和回路４８の出力信号レベルは、Ｈレベルに維持される。従って、時刻ｔ２において、制御回路４０が出力する制御信号ＣＢの信号レベルは、Ｈレベルに維持される。
【００５１】
時刻ｔ３は、時刻ｔ２から遅延回路４７における遅延時間が経過した時刻である。このため、時刻ｔ３において、遅延回路４７の出力端の信号レベルは、ＨレベルからＬレベルに遷移し、論理和回路４８の出力信号レベルは、ＨレベルからＬレベルに遷移する。従って、時刻ｔ３において、制御回路４０が出力する制御信号ＣＢの信号レベルは、ＨレベルからＬレベルに遷移する。
【００５２】
時刻ｔ４では、複数のワンショットパルス生成回路４１のうちの少なくとも１のワンショットパルス生成回路４１のノードＣに与えられるアドレス信号Ａ＜ｎ＞（ｎ＝０〜９）の信号レベルがＨレベルからＬレベルに遷移した。ノードＣの信号レベルがＨレベルからＬレベルに遷移したワンショットパルス生成回路４１において、時刻ｔ４のノードＤの信号レベルは、遅延回路４２の遅延処理によって時刻ｔ４の直前の信号レベルであるＬレベルに維持される。ノードＣの信号レベルとノードＤの信号レベルがともにＬレベルであるため、ノードＮ０の信号レベルはＬレベルに維持され、ノードＮ１の信号レベルはＬレベルからＨレベルに遷移する。ノードＮ１の信号レベルがＨレベルとなるため、ノードＥの信号レベルは、ＬレベルからＨレベルに遷移する。複数のワンショットパルス生成回路４１のうちの少なくとも１のワンショットパルス生成回路４１のノードＥの信号レベルがＬレベルからＨレベルに遷移するため、論理和回路４６の出力信号レベルはＬレベルからＨレベルに遷移する。従って、時刻ｔ４では、時刻ｔ１と同様に、制御回路４０が出力する制御信号ＣＡの信号レベルおよび制御信号ＣＢの信号レベルがともにＬレベルからＨレベルに遷移する。
【００５３】
時刻ｔ５は、時刻ｔ４から遅延回路４２における遅延時間が経過した時刻である。このため、時刻ｔ５のノードＤの信号レベルは、ＬレベルからＨレベルに遷移する。ノードＣの信号レベルがＬレベルであり、ノードＤの信号レベルがＨレベルであるため、ノードＮ０の信号レベルはＬレベルに維持され、ノードＮ１の信号レベルはＨレベルからＬレベルに遷移する。ノードＮ０の信号レベルとノードＮ１の信号レベルがともにＬレベルとなるため、ノードＥの信号レベルは、ＨレベルからＬレベルに遷移する。このようにして、すべてのワンショットパルス生成回路４１のノードＥの信号レベルがＬレベルになると、論理和回路４６の出力信号レベルはＨレベルからＬレベルに遷移する。従って、時刻ｔ５では、時刻ｔ２と同様に、制御回路４０が出力する制御信号ＣＡの信号レベルがＨレベルからＬレベルに遷移し、制御信号ＣＢの信号レベルがＨレベルに維持される。
【００５４】
時刻ｔ６は、時刻ｔ５から遅延回路４７における遅延時間が経過した時刻である。時刻ｔ６では、時刻ｔ３と同様に、制御回路４０が出力する制御信号ＣＢの信号レベルがＨレベルからＬレベルに遷移する。
【００５５】
このように、制御回路４０は、複数の第１の配線１０のうちの少なくとも１の第１の配線１０に入力される信号の信号レベルがＬレベルからＨレベルに遷移またはＨレベルからＬレベルに遷移したことを契機として、制御信号ＣＡの信号レベルをＬレベルからＨレベルに変化させることで制御信号ＣＡについてのワンショットパルスを出力し、制御信号ＣＢの信号レベルをＬレベルからＨレベルに変化させることで制御信号ＣＢについてのワンショットパルスを出力する。制御信号ＣＢはスイッチ３０に供給されるため、制御信号ＣＢについてのワンショットパルスは、スイッチ３０をオフさせる信号である。制御信号ＣＡはスイッチ７０およびスイッチ８０に供給されるため、制御信号ＣＡについてのワンショットパルスは、スイッチ７０をオフさせるとともにスイッチ８０をオンさせる信号である。
【００５６】
図４は、半導体装置１の動作を示すタイムチャートである。図４の例では、時刻ｔ１１において、第１の配線１０−０（より正確には第１の配線１０−０の入力端に設けられた遅延回路９０）に入力されるアドレス信号Ａ＜０＞の信号レベルがＬレベルからＨレベルに遷移した。この時刻ｔ１１において、第１の配線１０−０を通るアドレス信号ＡＤ＜０＞の信号レベルは、遅延回路９０の遅延処理によって、時刻ｔ１１の直前のアドレス信号Ａ＜０＞の信号レベルであるＬレベルに維持される。そして、アドレス信号ＡＤ＜０＞の信号レベルは、時刻ｔ１１から遅延回路９０における遅延時間が経過するまでＬレベルに維持される。
【００５７】
時刻ｔ１１において、制御回路４０は、アドレス信号Ａ＜０＞の信号レベルがＬレベルからＨレベルに遷移したことに応じて、制御信号ＣＡの信号レベルおよび制御信号ＣＢの信号レベルを各々ＬレベルからＨレベルに遷移させる。そして、制御信号ＣＡの信号レベルは、遅延回路４２における遅延時間が経過するまでＨレベルに維持され、制御信号ＣＢの信号レベルは、遅延回路４２における遅延時間と遅延回路４７における遅延時間とが経過するまでＨレベルに維持される。制御信号ＣＡは、第２の配線２０毎に設けられたスイッチ３０の各々に供給され、制御信号ＣＢは第２の配線毎２０に設けられたスイッチ７０およびスイッチ８０の各々に供給される。
【００５８】
制御信号ＣＢの信号レベルがＬレベルからＨレベルに遷移してＨレベルに維持されると、第２の配線２０毎のスイッチ３０は、オン状態からオフ状態に変わり、オフ状態を維持する。スイッチ３０がオフ状態となって第２の配線２０におけるスイッチ３０を境にした出力端側部分が入力端側部分から電気的に切り離された状態では、低域通過フィルタ回路５０の容量素子５２が放電する。これにより、各々の第２の配線２０の出力端から出力されるバイアス電圧ＢＩＡＳＤ＜ｍ＞（ｍ＝０〜８）の電圧レベルは、時刻ｔ１１の直前の電圧レベルとほぼ同レベルに維持される。
【００５９】
制御信号ＣＡの信号レベルがＬレベルからＨレベルに遷移してＨレベルに維持されると、第２の配線２０毎のスイッチ７０は、オン状態からオフ状態に変わり、オフ状態を維持し、第２の配線２０毎のスイッチ８０は、オフ状態からオン状態に変わり、オン状態を維持する。この状態では、第２の配線２０におけるスイッチ７０よりも出力端側部分が電源回路９２から電気的に切り離され、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分が接地されて、その接地状態が維持される。これにより、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分のバイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）の電圧レベルは、電源回路９２が発生する所定電位から接地電位に遷移して維持される。
【００６０】
時刻ｔ１２は、時刻ｔ１１から遅延回路９０における遅延時間が経過した時刻である。アドレス信号Ａ＜０＞に遅延処理を施したアドレス信号ＡＤ＜０＞の信号レベルは、時刻ｔ１２においてＬレベルからＨレベルに遷移する。すなわち、時刻ｔ１２は、第１の配線１０−０を伝わるアドレス信号ＡＤ＜０＞の信号レベルが遷移する時刻である。
【００６１】
ここで、遅延回路９０の遅延処理における遅延時間は、制御回路４０のワンショットパルス生成回路４１の遅延回路４２の遅延処理における遅延時間よりも短くなるように設定されている。すなわち、遅延回路９０の遅延処理における遅延時間は、制御信号ＣＡおよび制御信号ＣＢについての各々のワンショットパルスのパルス幅（立ち上がりから立ち下がりまでの時間）よりも短い時間となっている。このため、時刻ｔ１２では、制御信号ＣＡの信号レベルおよび制御信号ＣＢの信号レベルの各々は、Ｈレベルに維持された状態となっている。
【００６２】
制御信号ＣＡおよび制御信号ＣＢの信号レベルがＨレベルに維持された状態では、上述のように、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分が第２の配線２０の出力端から電気的に切り離されている。従って、時刻ｔ１２において、アドレス信号ＡＤ＜０＞以外のアドレス信号ＡＤ＜ｎ＞の信号レベルがＬレベルからＨレベルに遷移しても、その遷移に起因するカップリングノイズが第２の配線２０の出力端に供給されることはない。また、この状態では、上述のように、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分が接地されている。従って、時刻ｔ１２において、第１の配線１０−０は、第２の配線２０−０によってシールドされている。
【００６３】
時刻ｔ１３は、制御信号ＣＡの信号レベルがＨレベルからＬレベルに遷移した時刻である。制御信号ＣＡがＬレベルに遷移すると、スイッチ７０は、オフ状態からオン状態に変わってオン状態を維持し、スイッチ８０は、オン状態からオフ状態に変わってオフ状態を維持する。この状態になると、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分が接地線から電気的に切り離されるとともに電源回路９２につながる。このため、時刻ｔ１３以降、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分のバイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）の電圧レベルは、次第に上昇する。
【００６４】
時刻ｔ１４は、制御信号ＣＢの信号レベルがＨレベルからＬレベルに遷移した時刻である。制御信号ＣＢがＬレベルに遷移すると、スイッチ３０は、オフ状態からオン状態に変わって第２の配線２０におけるスイッチ３０の入力端側と出力端側とを再び電気的につなげる。ここで、遅延回路４７の遅延処理における遅延時間は、バイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）の電圧レベルが、接地電位ＧＮＤから電源回路９２が発生する所定電位に到達するまでにかかる時間以上に設定されている。すなわち、バイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）の電圧レベルは、時刻ｔ１４において当該所定電位に到達している。このため、半導体装置１によれば、バイアス電圧ＢＩＡＳＤ＜ｍ＞（ｍ＝０〜８）の当該所定電位の電圧レベルに影響を与えることなく、第２の配線２０におけるスイッチ３０の入力端側と出力端側とを電気的に再びつなげることができる。
【００６５】
時刻ｔ１５において、第１の配線１０−０に入力されるアドレス信号Ａ＜０＞の信号レベルがＨレベルからＬレベルに遷移した。この時刻ｔ１５において、第１の配線１０−０を伝わるアドレス信号ＡＤ＜０＞の信号レベルは、遅延回路９０の遅延処理によって、時刻ｔ１５の直前のアドレス信号ＡＤ＜０＞の信号レベルであるＨレベルに維持される。そして、アドレス信号ＡＤ＜０＞の信号レベルは、時刻ｔ１５から遅延回路９０における遅延時間が経過するまでＨレベルに維持される。
【００６６】
時刻ｔ１５において、制御回路４０は、アドレス信号Ａ＜０＞の信号レベルがＨレベルからＬレベルに遷移したことに応じて、制御信号ＣＡの信号レベルおよび制御信号ＣＢの信号レベルを各々ＬレベルからＨレベルに遷移させる。制御信号ＣＡおよび制御信号ＣＢの信号レベルがＨレベルに遷移すると、スイッチ３０、スイッチ７０およびスイッチ８０は、時刻ｔ１１における動作と同様の動作を行う。その結果、時刻ｔ１１以降と同様に、バイアス電圧ＢＩＡＳＤ＜ｍ＞（ｍ＝０〜８）の電圧レベルは、所定電位に維持され、バイアス電圧ＢＩＡＳ＜ｍ＞（ｍ＝０〜８）の電圧レベルは、接地電位に維持される。
【００６７】
時刻ｔ１６は、時刻ｔ１５から遅延回路９０における遅延時間が経過した時刻である。アドレス信号Ａ＜０＞に遅延処理を施したアドレス信号ＡＤ＜０＞の信号レベルは、時刻ｔ１６においてＨレベルからＬレベルに遷移する。すなわち、時刻ｔ１６は、第１の配線１０−０を伝わるアドレス信号ＡＤ＜０＞の信号レベルが遷移する時刻である。時刻ｔ１６では、時刻ｔ１２と同様に、制御信号ＣＡおよび制御信号ＣＢの信号レベルの各々がＨレベルに維持された状態となっている。
【００６８】
時刻ｔ１６では、時刻ｔ１２と同様に、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分が第２の配線２０の出力端から電気的に切り離されて接地されている。従って、時刻ｔ１６において、アドレス信号ＡＤ＜０＞以外のアドレス信号ＡＤ＜ｎ＞の信号レベルがＨレベルからＬレベルに遷移しても、その遷移に起因するカップリングノイズが第２の配線２０の出力端に供給されることはない。また、時刻ｔ１６において、第１の配線１０−０は、第２の配線２０−０によってシールドされている。
【００６９】
時刻ｔ１７は、時刻ｔ１３と同様に、制御信号ＣＡの信号レベルがＨレベルからＬレベルに遷移した時刻である。時刻ｔ１７では、時刻ｔ１３と同様の動作が行われる。時刻ｔ１８は、時刻ｔ１４と同様に、制御信号ＣＢの信号レベルがＨレベルからＬレベルに遷移した時刻である。時刻ｔ１８では、時刻ｔ１４と同様の動作が行われる。
【００７０】
以上のように、本実施形態による半導体装置１の制御回路４０は、第１の配線１０を伝わる信号の信号レベルが遷移する際に、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分を第２の配線２０の出力端および入力端から電気的に切り離して接地させる。
【００７１】
半導体装置１によれば、第１の配線１０を伝わる信号の信号レベルが遷移したとしても、その遷移に起因するカップリングノイズが第２の配線２０の出力端に供給されることはない。また、半導体装置１では、第２の配線１０をシールドする専用の接地線を設ける必要はない。このため、半導体装置１によれば、チップ面積がトランジスタ素子等の下地ではなく配線等の上地で決まるような場合であったとしても、チップ面積の増加を抑えることができる。
【００７２】
従って、半導体装置１によれば、チップ面積の増加を抑えつつ、配線間のカップリングの影響を抑えることができる。
【００７３】
また、半導体装置１では、第１の配線１０を伝わる信号の信号レベルが遷移する際に、第１の配線１０が第２の配線によってシールドされる。このため、半導体装置１では、第２の配線２０を挟んだ両側の第１の配線１０間におけるカップリングの影響を効果的に防止することができる。具体的には、半導体装置１によれば、アドレス信号ＡＤ＜ｎ＞（ｎ＝０〜９）の信号伝送速度のばらつきを十分に抑えることができる。
【００７４】
また、半導体装置１では、第２の配線２０におけるスイッチ３０よりも出力端側部分に低域通過フィルタ回路５０が設けられている。このため、半導体装置１によれば、第２の配線２０におけるスイッチ３０を境にした入力端側部分とその出力端側部分とが電気的に切り離されたとしても、所定レベルの電圧を第２の配線２０の出力端に供給することができる。
【００７５】
また、半導体装置１の制御回路４０は、第１の配線１０に入力される信号に基づいて、スイッチ３０、スイッチ７０およびスイッチ８０のオンおよびオフを制御する。このため、半導体装置１によれば、第１の配線１０を通る信号の信号レベルの遷移するタイミングが予め分かっていなくても、スイッチ３０、スイッチ７０およびスイッチ８０を適切にオンおよびオフさせることができる。
【００７６】
また、半導体装置１では、第１の配線１０の入力端に遅延回路９０が設けられている。半導体装置１によれば、第１の配線１０を伝わる信号の伝達開始時刻を遅延回路９０によって遅延させることで、相対的にスイッチ３０、スイッチ７０およびスイッチ８０のオンおよびオフの制御を第１の配線１０を伝わる信号に先立って行うことができる。
【００７７】
＜他の実施形態＞
以上、この発明の一実施形態を説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
【００７８】
（１）第１の配線１０の本数は、１０本に限らず、第２の配線２０の本数は９本に限らない。第２の配線２０が第１の配線１０に並行に配置されていれば良く、第１の配線１０と第２の配線２０とが交互に並べて配置されていれば良い。
【００７９】
（２）スイッチ３０は、トランジスタ３１、トランジスタ３２およびインバータ３３から構成されるものに限らない。同様に、スイッチ７０は、トランジスタ７１、トランジスタ７２およびインバータ７３から構成されるものに限らない。スイッチ８０は、Ｎチャネルのトランジスタに限らない。
【００８０】
（３）半導体装置１では、スイッチ３０とスイッチ６０（スイッチ７０および８０）とを有していた。しかし、半導体装置は少なくともスイッチ３０を有していれば良く、スイッチ６０は省略されても良い。スイッチ３０を有していれば、第１の配線１０を伝わる信号の信号レベルが遷移したことに起因するカップリングノイズが第２の配線２０の出力端に供給されず、配線間のカップリングの影響を抑えることができるからである。
【００８１】
（４）半導体装置１の制御回路４０は、第１の配線１０に入力される信号（アドレス信号Ａ＜ｎ＞（ｎ＝０〜９））に基づいて、スイッチ３０、７０および８０のオンおよびオフを制御していた。しかし、制御回路は、スイッチ３０、７０および８０のオンおよびオフの制御を第１の配線に基づいて行う態様に限らない。例えば、制御回路は、スイッチ３０、７０および８０のオンおよびオフの制御をクロック信号に基づいて行っても良い。
【００８２】
（５）第１の配線１０は、アドレス線に限らない。例えば、第１の配線１０は、ビット線であっても良い。第１の配線１０は、信号レベルが頻繁に遷移する信号が通る線であれば良い。また、第２の配線１０は、バイアス線に限らない。第２の配線は、電圧レベルがほとんど遷移しないことが期待される信号が伝わる線であれば良い。また、第１の配線１０と第２の配線２０とは、長さが異なっていても良い。
【００８３】
（６）半導体装置１のスイッチ８０は、一端が第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分に接続され、他端が接地線に接続されていた。しかし、スイッチ８０の他端は、所定の基準電位の基準電位線に接続されても良い。すなわち、スイッチ８０の他端が接続される基準電位線の好適な態様が接地線である。スイッチ８０の他端が基準電位線に接続される態様においても、接地線に接続される態様と同様に、第１の配線１０間のカップリングの影響を抑える効果が得られる。ただし、スイッチ８０の他端が接地線に接続される態様の方が、スイッチ８０の他端が基準電位線に接続される態様に比べて、第１の配線１０間のカップリングの影響を抑える効果が大きい。基準電位線の基準電位が接地電位ではない場合、第１の配線１０からのカップリングの影響を受けると、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分の電位（すなわち基準電位）が揺らぐ虞がある。これに対し、スイッチ８０の他端が接地線に接続される態様では、第２の配線２０におけるスイッチ３０とスイッチ７０との間の部分の電位は、第１の配線１０からのカップリングの影響を受けたとしても接地電位に固定される。このように、接地線に接続される態様は、基準電位線に接続される態様に比べ、第２の配線の電位固定能力が高いため、第１の配線１０間のカップリングの影響を抑える効果が大きい。
【符号の説明】
【００８４】
１…半導体装置、１０…第１の配線、２０…第２の配線、３０，６０，７０，８０…スイッチ、５０…低域通過フィルタ回路、５１…抵抗素子、５２…容量素子、９０…遅延回路、９２…電源回路、９４…バッファ、９６…アナログ回路、３１，３２，７１，７２…トランジスタ、３３，７３…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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