(57)【要約】感知された信号を望ましい電気信号の形式に変換する方法が提供される。この方法には、入力信号を感知ブロックの共通の入力端子に送る動作が含まれる。この方法は、入力信号を与える動作に応答して、感知ブロックから感知された信号を受信する動作を備える。
2005500511.tif 000002
【特許請求の範囲】
【請求項１】
感知ブロックの共通の入力端子に入力信号を印加する入力ブロックと、
前記入力信号の印加に応答して前記感知ブロックから感知された信号を受信する変換ブロックと、
を備えることを特徴とする装置。
【請求項２】
前記変換ブロックが、前記感知された信号に基づいて出力信号を提供することを特徴とする請求項１に記載の装置。
【請求項３】
前記変換ブロックが、加速を示す部分的なパルス密度を有する信号を提供することを特徴とする請求項１に記載の装置。
【請求項４】
前記入力ブロックが、第１のクロックの位相の間に前記共通の入力端子に第１の信号を、かつ第２のクロックの位相の間に第２の信号を与えることを特徴とする請求項１に記載の装置。
【請求項５】
前記変換ブロックが、前記感知された信号を積分し、かつ第１の出力信号及び第２の出力信号を提供することを特徴とする請求項１に記載の装置。
【請求項６】
前記変換ブロックが、前記第１の出力信号及び前記第２の出力信号を比較して、出力信号をさらに提供することを特徴とする請求項５に記載の装置。
【請求項７】
前記変換ブロックが、前記入力ブロックに前記出力信号を与えることを特徴とする請求項６に記載の装置。
【請求項８】
前記入力ブロックが、第１の入力コンデンサ及び第２の入力コンデンサを備え、前記入力ブロックが第１の入力信号を前記第１の入力コンデンサを介して前記変換ブロックに送り、第２の入力信号を前記第２の入力コンデンサを介して前記変換ブロックに送ることを特徴とする請求項１に記載の装置。
【請求項９】
前記入力ブロックが、前記第１の入力信号を第１のコンデンサを介して提供し、前記第２の入力信号を第２のコンデンサを介して提供することを特徴とする請求項８に記載の装置。
【請求項１０】
前記装置に与える１つ以上の電圧値を記憶する記憶ユニットをさらに備えることを特徴とする請求項１に記載の装置。
【請求項１１】
感知ブロックの共通入力端子に入力信号を提供するステップと、
前記入力信号の提供に基づいて前記感知ブロックから感知された信号を受信するステップと、
前記感知された信号に基づいて信号を提供するステップと、
を含むことを特徴とする方法。
【請求項１２】
前記感知された信号に基づいてディジタル信号を提供するステップを含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
加速を示す部分的なパルス密度を有する信号を提供するステップを含むことを特徴とする請求項１１に記載の方法。
【請求項１４】
第１のクロックの位相の間に前記共通入力端子に第１の信号を、かつ第２のクロックの位相の間に前記共通入力端子に第２の信号を与えるステップを含むことを特徴とする請求項１１に記載の方法。
【請求項１５】
前記第１の信号及び前記第２の信号を非重複クロックサイクルの間に前記共通入力端子に与えるステップを含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記感知された信号を積分して第１の出力信号及び第２の出力信号を提供するステップを含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記第１の出力信号及び前記第２の出力信号を比較して出力信号を提供するステップを含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記出力信号の少なくとも一部に基づいて前記第１の信号及び第２の信号を提供するステップを含むことを特徴とする請求項１７に記載の方法。
【請求項１９】
感知ブロックの第１のコンデンサ及び第２のコンデンサの共通端子に入力信号を与える入力ブロックと、
前記入力信号を与えることに応答して、前記感知ブロックから感知された信号を受信する変換ブロックと、
を備えることを特徴とする装置。
【請求項２０】
前記変換ブロックが前記感知された信号に基づいてディジタル信号を提供することを特徴とする請求項１９に記載の装置。
【請求項２１】
前記入力ブロックが第１のクロックの位相の間に前記共通入力端子に第１の信号を、かつ第２のクロックの位相の間に第２の信号を与えることを特徴とする請求項１９に記載の装置。
【請求項２２】
前記入力ブロックが第１の入力コンデンサ及び第２の入力コンデンサを備え、前記入力ブロックが第１の入力信号を前記第１の入力コンデンサを介して前記変換ブロックに、かつ第２の入力信号を前記第２の入力コンデンサを介して前記変換ブロックに送ることを特徴とする請求項１９に記載の装置。
【請求項２３】
前記変換ブロックが、
前記感知ブロックから前記感知された信号を受け取って、積分された信号を発生する積分器と、
前記積分された信号を受け取って、出力信号を提供するコンパレータと、
前記出力信号を受け取って、ラッチされた出力信号を提供するラッチと、
を備えることを特徴とする請求項１９に記載の装置。
【請求項２４】
前記感知回路に与える１つ以上の電圧値を記憶する記憶ユニットをさらに備えることを特徴とする請求項１９に記載の装置。
【請求項２５】
感知ブロックの共通入力端子に入力信号を与え、
前記入力信号を与える動作に応答して前記感知ブロックから感知された信号を受け取り、
少なくとも一部が前記感知された信号に基づいて出力信号を提供する、
感知回路と、
少なくとも一部が前記感知回路からの前記出力信号に基づいて起動信号を提供する展開ブロックと、
を備えることを特徴とする拘束システム。
【請求項２６】
前記展開ブロックがエアバッグを動作させるための起動信号を提供することを特徴とする請求項２５に記載の拘束システム。
【請求項２７】
前記感知回路が複数の非重複クロックを用いてクロック動作されることを特徴とする請求項２５に記載の拘束システム。
【請求項２８】
前記感知回路がディジタル信号を提供することを特徴とする請求項２５に記載の拘束システム。
【請求項２９】
前記感知回路が加速を示す部分的なパルス密度を有する信号を提供することを特徴とする請求項２５に記載の拘束システム。
【請求項３０】
前記感知回路に与える１つ以上の電圧値を記憶する記憶ユニットをさらに備えることを特徴とする請求項２５に記載の拘束システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、加速度及び圧力などの感知信号を望ましい形式の電気信号に変換することに関する。
【背景技術】
【０００２】
衝撃センサなどのセンサは、衝突の間に搭乗者を保護する自動エアバッグシステムのような各種の用途に使用される。例えば、衝撃センサは、二重容量性感知素子（dual capacitive sense element）又は単一容量性感知素子などの様々な感知素子を使用する。二重容量性感知素子と接続する感知回路は、一部は感知回路の差動特性のために、電磁的な干渉ノイズ又は電源ノイズなどのノイズによる被害を受けにくい。そのような差動感知回路はノイズには影響されにくいが、かなり高価である。
【０００３】
より費用対効果が大きい方法は、一般的に単一の容量性感知素子と接続するシングルエンド形回路を使用することである。しかしながら、シングルエンド形回路は、一般に、ノイズにより敏感である傾向がある。
【０００４】
したがって、感知信号を望ましい形式の電気信号に変換するための、ノイズに敏感でなく費用対効果の大きい方法が要望されている。
【０００５】
本発明は、添付した図面に関連して記載された以下の説明を参照すれば理解されるであろう。これらの図面では、同様の参照番号は同じ素子として扱う。
【発明の開示】
【０００６】
［詳細な説明］
図１には、本発明の一実施形態に係る拘束システム（restraint system）１０の定型化されたブロック図が示されている。この拘束システム１０は、衝突の間に搭乗者を保護するために、例えば自動車で使用される。１つの実施形態では、拘束システム１０は、衝突事故に相当する動作の発生時にエアバッグを自動的に開くことができる。
【０００７】
拘束システム１０は、コントロールユニット１５、感知回路２０及び展開ブロック（deployment）２５を備える。１つの実施形態では、このコントロールユニット１５はプロセッサである。１つの実施形態では、感知回路２０は、例えば、突然の加速又は減速を示すパルス密度信号を提供する。展開ブロック２５は、１つの実施形態では、感知回路２０の出力に基づいて、エアバッグを開くなどの動作を必要とする衝突事故に相当する動作が発生したかどうかを決定する。衝突事故に相当する動作が発生した場合、１つの実施形態では、展開ブロック２５はライン３０上に起動信号を送る。
【０００８】
図２には、図１の感知回路２０の１つの実施形態の概略図が示されている。感知回路２０を使用することは拘束システム１０に限定されない。むしろ、感知回路２０は、感知信号を別の形式の電気信号（例えば、ディジタル信号）に変換することが有用であるか又は望ましい種々の用途のいずれか１つで採用される。
【０００９】
１つの実施形態では、感知回路２０は入力ブロック２１７、感知ブロック２２０及び変換ブロック２２５を含む。後でより詳細に説明するが、感知回路２０は、本発明の１つの実施形態に基づいて、あらかじめ選択された電圧が感知回路２０の感知ブロック２２０及び他のノードに加えられるとき、感知ブロック２２０からの出力信号をディジタル信号に変換する。
【００１０】
１つの実施形態では、図３に示すように、２つの非重複クロック、ＵＮ（ユニティ（unity））及びＩＮＴ（インテグレート（integrate））を使用して、感知回路２０にクロックを与える。１つの実施形態では、図３に示すように、ＵＮクロックのサイクルの間に、感知回路２０の選択されたノードがＶCM電圧レベルのような所定のレベルに設定される。１つの実施形態では、感知回路２０はＵＮクロックと共に始動するクロックが与えられる。図３には、後でより詳細に説明するように、感知回路２０の出力である出力信号ＯＵＴが示されている。
【００１１】
再度図２を参照する。図示した実施形態ではそのように限定されないが、感知ブロック２２０は共通ノードで接続された２つのコンデンサＣA及びＣBを含む。コンデンサＣAを通る上向きの矢印は、ＣAの容量が入力に応答して増加することを示す。このことは、１つの実施形態では、加速を示す。本願で使用する「加速」という用語は、１つの実施形態では、減速を含む。コンデンサＣBを通る下向きの矢印は、ＣBの容量が入力に呼応して減少することを示す。１つの実施形態では、感知ブロック２２０は、加速を感知すると、変換ブロック２２５に出力信号を送る。感知ブロック２２０は、１つの実施形態では、入力端子２２２及び２つの出力端子２２４，２２６を有する。入力端子２２２は、１つの実施形態では、コンデンサＣA及びＣBに対する共通ノードである。
【００１２】
変換ブロック２２５は、１つの実施形態では、コンパレータ２３１に接続された積分器２２８を含む。コンパレータ２３１は、さらにラッチ２３４に接続される。図示した実施形態では、差動演算増幅器（オペアンプ）２３７は、フィードバックコンデンサＣFN及びＣFPと共に積分器２２８を形成する。１つの実施形態では、オペアンプ２３７に印加された直流（ＤＣ）電圧ＶCMは、積分器２２８の同相モードのレベルを設定する。１つの実施形態では、電圧ＶCMは、例えば５ボルトの供給電圧の１／４又は１／３である。
【００１３】
１つの実施形態では、積分器２２８は、積分器２２８の入力端子２３８，２４２がほぼ一定のＶCM電圧レベルに維持されるような方法で構成される。１つの実施形態では、積分器２２８の出力端子２４６，２４８は、ＵＮクロックサイクルの間は、ほぼ一定のＶCM電圧レベルに維持される。１つの実施形態では、積分器２２８の入力端子２３８，２４２は、感知ブロック２２０のそれぞれの出力端子２２４，２２６に接続される。１つの実施形態では、１つ以上の結合線を使用して、感知ブロック２２０を変換ブロック２２５の積分器２２８に接続する。
【００１４】
フィードバックコンデンサＣFNは、積分器２２８の出力端子２４６と入力端子２３８との間に接続される。フィードバックコンデンサＣFPは、積分器２２８の出力端子２４８と入力端子２４１との間に接続される。
【００１５】
１つの実施形態では、積分器２２８は２つのスイッチ２５２，２５３を含む。１つの実施形態では、ＩＮＴクロックの位相又はサイクルの間（図３を参照）は、スイッチ２５２が「ＩＮＴ」（すなわち、上側）位置にあり、ＵＮ位相の間は、スイッチ２５２が「ＵＮ」（すなわち、下側）位置にある。同様に、１つの実施形態では、ＩＮＴ位相の間は、スイッチ２５３が「ＩＮＴ」位置にあり、ＵＮ位相の間は、スイッチ２５３が「ＵＮ」（すなわち、下側）位置にある。
【００１６】
積分器２２８の出力端子２４６，２４８は、コンパレータ２３１のそれぞれの入力端子に接続される。１つの実施形態では、コンパレータ２３１は、積分器２２８の出力端子２４６，２４８間の電圧差が正の場合はディジタルの「１」を、負の場合はディジタルの「０」の出力信号を提供する。積分器２２８の差動出力電圧（すなわち、出力端子２４６の電圧から出力端子２４８の電圧を引いた電圧）は、本願ではＶODと表示する。
【００１７】
１つの実施形態では、コンパレータ２３１の出力はラッチ２３４に送られる。１つの実施形態では、このラッチ２３４はＩＮＴクロック位相の各立下り（図３を参照）で、その入力端子の「０」又は「１」をその出力端子に転送する。ラッチ２３４の出力信号（ＯＵＴ）は、入力ブロック２１７のスイッチにフィードバックされる（後述する）ディジタルのビットストリームである。１つの実施形態では、ラッチ２３４の出力は、感知回路２０の出力である。ＯＵＴ信号の「１」の密度は、感知ブロック２２０に対する入力信号の振幅の大きさを示す。すなわち、ＯＵＴ信号が例えば「１」を含まない場合は、感知ブロック２２０に入る入力信号（例えば、加速）は、その範囲の一番下のレベルである。他方において、ＯＵＴ信号が全て「１」の場合は、感知ブロック２２０の入力信号はその範囲の最も高いレベルとなる。例えば、クロックサイクルの概略で５０％の「１」を含むＯＵＴ信号は、感知ブロック２２０への入力信号が範囲の中央にあることを示す。
【００１８】
１つの実施形態では、３つの基準電圧ＶREF1，ＶREF2及びＧＲＯＵＮＤが、入力ブロック２１７を通る様々なノードで感知回路に印加される。１つの実施形態では、ＶREF2は感知回路２０の電源電圧（図示せず）にほぼ等しい。１つの実施形態では、電源電圧は例えば５ボルトである。１つの実施形態では、ＶREF1はＶREF2の約２０％であり、このため例えば、ＶREF2が５ボルトの場合は、ＶREF1は１ボルトになる。
【００１９】
１つの実施形態では、感知回路２０は較正電圧ＶCAL1及びＶCAL2で較正される。いくつかの例では、感知ブロック２２０を厳しい精度で製造することは困難である。このため、感知回路２０は、その組み立て後、較正動作の間に感知回路２０はＶCAL1及びＶCAL2電圧を調整することによって較正される。較正動作の間に、ＶCAL1及びＶCAL2電圧は、感知回路２０の感度及びオフセットの較正パラメータを望ましい仕様範囲内に導く電圧に設定される。較正後は、ＶCAL1及びＶCAL2電圧は、感知回路２０の寿命まで固定されたままになる。
【００２０】
１つの実施形態では、感知回路２０の記憶ユニット２３５は、電圧ＶCAL1及びＶCAL2をディジタル形式で記憶する。記憶ユニット２３５は、電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、ヒューズブローイングメモリ（fuse-blowing memory）、又はツェナーザッピングメモリ（zener-zapping memory）などの不揮発性のプログラマブルメモリとすることができる。
【００２１】
図示した実施形態の入力ブロック２１７は、図２に示すように、ＵＮ，ＩＮＴ及びＯＵＴのディジタル信号によって動作される７つのスイッチ２７０〜２７６を含む。スイッチ２７０〜２７４は、１つの実施形態では、ＵＮ信号がハイの場合（図３を参照）は「ＵＮ」とラベル付けられたノードに接続され、ＩＮＴ信号がハイの場合は「ＩＮＴ」とラベル付けられたノードに接続される。スイッチ２７５〜２７６は、１つの実施形態では、感知回路２０の出力がローの場合は上側ノード（「ＯＵＴ＝０」とラベル付けられている）に接続され、感知回路２０の出力がハイの場合は下側ノード（「ＯＵＴ＝１」とラベル付けられている）に接続される。
【００２２】
ＵＮ及びＩＮＴクロックの位相の間に、スイッチ２７０は、それぞれＶCAL1及びＶREF1電圧を受け取る。スイッチ２７０の出力端子は、１つの実施形態では、スイッチ２７５の第１の入力端子に接続される。ＵＮ及びＩＮＴクロックの位相の間に、スイッチ２７１は、それぞれＶREF1及びＶCAL2電圧を受け取る。１つの実施形態では、スイッチ２７１の出力端子はスイッチ２７５の第２の入力端子に接続される。スイッチ２７５の出力端子は、１つの実施形態では、感知回路２０のノード２４０に接続される。
【００２３】
ＵＮ及びＩＮＴクロックの位相の間に、スイッチ２７３は、それぞれＶREF1及びＶCAL1電圧を受け取る。スイッチ２７３の出力端子は、１つの実施形態では、スイッチ２７６の第１の入力端子に接続される。ＵＮ及びＩＮＴクロックの位相の間に、スイッチ２７４は、それぞれＶCAL2及びＶREF1電圧を受け取る。スイッチ２７４の出力端子は、１つの実施形態では、スイッチ２７６の第２の入力端子に接続される。スイッチ２７６の出力端子は、感知回路２０のノード２４２に接続される。
【００２４】
ＵＮ及びＩＮＴクロックの位相の間に、スイッチ２７２は、それぞれ、ＧＲＯＵＮＤ及びＶREF2電圧に接続される。このため、ＵＮクロックの位相の間に、感知ブロック２２０の入力端子２２２は、１つの実施形態では、ＧＲＯＵＮＤに接続される。ＩＮＴクロックの位相の間に、１つの実施形態では、ＶREF2電圧が感知ブロック２２０の入力端子２２２に加えられる。１つの実施形態では、図２で見ることができるように、同じ入力信号（例えば、ＶREF2又はＧＲＯＵＮＤ電圧）が、感知ブロック２２０のＣA及びＣBコンデンサの共通の入力端子２２２に加えられる。
【００２５】
１つの実施形態では、入力コンデンサＣNがノード２４０と積分器２２８の入力端子２３８との間に接続され、入力コンデンサＣPがノード２４２と積分器２２８の入力端子２４１との間に接続される。入力コンデンサＣN及びＣP並びに感知ブロック２２０のコンデンサＣA及びＣBは、１つの実施形態では、ノード２４０，２４２及び感知ブロック２２０の入力端子２２２における電圧変化に応答して、ＩＮＴクロックの位相の間に、積分器２２８のフィードバックコンデンサＣFN及びＣFPに電荷を与える（又はフィードバックコンデンサから電荷を引き出す）。スイッチ２７０〜２７４が、例えば、ＵＮ位置からＩＮＴ位置に変化するとき、スイッチ２７０〜２７４によりノード２４０，２４２及び感知ブロック２２０の入力端子２２２における電圧が変化する。
【００２６】
感知回路２０の動作を以下に説明する。ＵＮクロックの位相の間に、オペアンプ２３７は単一利得のフィードバック構成（unity-gain feedback configuration）に切り換えられる。このことは、１つの実施形態では、オペアンプ２３７の入力端子２３８，２４２及び出力端子２４６，２４８の電圧が同相モードの電圧ＶCMであることを意味する。また、１つの実施形態では、ＵＮ位相の間に、ノード２４０，２４２及び感知ブロック２２０の入力端子２２２上の電圧は、ＯＵＴ信号の値によって決定されるレベルに駆動される。ＯＵＴ信号の値は、１つの実施形態では、前のＩＮＴ位相の終端におけるＶOD（積分器の差動出力電圧）の極性に依存する。１つの実施形態では、感知回路２０内の電圧レベルを静止レベルに安定させるために、ＵＮ位相の持続時間を十分長くする必要がある。
【００２７】
ＵＮクロックの位相が終わると、スイッチ２７０〜２７４及び２５２〜２５３が開き、次に、１つの実施形態では、ＩＮＴ位相の接続部に向かって閉じる。ＩＮＴクロックの位相の間に、１つの実施形態では、フィードバックコンデンサＣFN及びＣFPはオペアンプ２３７の周りに接続される。１つの実施形態では、ＣFN及びＣFPのフィードバックコンデンサは、前のＩＮＴ位相からの積分された電荷の結果として蓄積された電圧をまだ有している。
【００２８】
前述したように、両方の入力コンデンサ（ＣN及びＣP）及び感知素子コンデンサ（ＣA及びＣB）は、スイッチ２７０〜２７４の位置の変化に応答して、フィードバックコンデンサ（ＣFN及びＣFP）に電荷を供給する（又はフィードバックコンデンサから電荷を取り出す）。いくつかの又は全ての電圧がＩＮＴ位相の終了時にほぼ静止した値に安定すると、ＶODの値は新しい値に変化する。この新しい値が正の場合、ＯＵＴ信号は次のクロックサイクルに対して「１」となる。新しい値が負の場合は、ＯＵＴ信号は次のクロックサイクルに対して「０」となる。
【００２９】
ＯＵＴ信号をスイッチ２７５〜２７６に送ることにより、１つの実施形態では、積分器２２８の出力電圧（ＶOD）は、ＯＵＴ信号が状態を変化させる（例えば、「０」から「１」に、又はその逆）ような方向に（ＩＮＴ位相上で）変化する。言い換えると、所定のクロックサイクル上でＶODが正の場合、次のクロックサイクルでは、それはより小さい正又は負のいずれかになる。また、所定のクロックサイクル上でＶODが負の場合、次のクロックサイクルでは、それはより小さい負又は正のいずれかになる。
【００３０】
１つの実施形態では、（ＣA−ＣB）の値は、入力励起信号（input excitation）への感知ブロックの微分キャパシタンスの応答であり、各クロックサイクル上で積分器２２８に送られる電荷パケット（charge packet）の大きさに影響する。また最終的には、「１」を送るＯＵＴ信号のクロックサイクルの一部に影響する。この部分的なパルス密度（ＦＰＤ）は、１つの実施形態では、感知回路２０の出力信号の値である。このＦＤＰは、１つの実施形態では、ハイの出力値を有する秒当たりのクロック周期をクロック周波数で割った数として定義される。
【００３１】
１つの実施形態では、非トリガリング事象（例えば、加速、圧力などにおける急ではない変化）の間は、感知回路２０の出力は「１」及び「０」が交互に連なることになる。トリガリング事象の場合（例えば、加速が突然起こる場合）は、１つの実施形態では、感知ブロック２２０内のコンデンサＣAの容量の増加及びコンデンサＣBの容量の減少が起こる。１つの実施形態では、この差の容量（ＣA−ＣB）により、感知回路２０は選択された時間間隔に対して「０」よりも多くの「１」を出力する。
【００３２】
ここで図４を参照すると、この図４には、感知回路２０の各種のノードに加えられた電圧レベル及び遷移の図形による説明が、１つの実施形態の中でＯＵＴ信号の両方の値に対して示されている。１つの実施形態では、ＯＵＴ信号が「０」の場合、積分器２２８の前のＩＮＴ位相（例えば、ＶOD［ｎ−１］）の終端における差動出力電圧の値がゼロよりも小さかったことを示している。１つの実施形態では、感知回路２０のノード２２２，２４０及び２４２に対して、矢印の尾部はＵＮ位相の間の電圧レベルを示し、一方矢印の頭部はＩＮＴ位相の間の電圧レベルを示す。１つの実施形態では、実際の電圧遷移がＩＮＴクロックの位相の間に発生する。すなわち、１つの実施形態では、ＵＮ位相の間に加えられた電圧は、電圧遷移に対する起点として示される。
【００３３】
図４に示すように、ＯＵＴ信号が「０」の場合、現在のクロックサイクル上で、ノード２４２の電圧はユニティ（ＵＮ）クロックの位相の間にＶREF1のレベルに駆動され、次に、インテグレート（ＩＮＴ）クロックの位相の間にＶCAL1（ライン４１０）のレベルに駆動される。同様に、ノード２４０上の電圧は、ＩＮＴ位相の間にＶCAL1からＶREF1（ライン４２０）に遷移する。これらの電圧の遷移は、例えば、図２及び図３を参照して検証される。ＯＵＴ信号が「１」の場合、ノード２４２上の電圧は、ＶCAL2からＶREF1に遷移し、一方ノード２４０上の電圧はＶREF1からＶCAL2（ライン４４０）に遷移する。
【００３４】
図４を参照して分かるように、１つの実施形態では、感知素子２２０の入力端子２２２の電圧は、ＯＵＴ信号の値とは無関係に、クロックサイクルごとにグラウンドからＶREF2（ライン４４２，４４５）まで遷移する。
【００３５】
１つの実施形態では、前記の選択された電圧を感知回路２０に加えることにより、後でより詳細に説明するように、結果として望ましいＦＰＤ転送機能が生じる。感知回路２０のＦＰＤは、以下のように説明される。
【００３６】
ＯＵＴ＝０のクロックサイクルの間に、ノード２４２及び２２２における電圧遷移によってＩＮＴ位相（又はクロック）上でノード２４１（及び最終的にはＣFPのフィードバックコンデンサ）に送られる電荷は、下記の式（１）によって定義される。
【数１】
2005500511.tif 000003
ここで、ＶDIFは、２つの較正電圧間の差（すなわち、ＶCAL2−ＶCAL1）を表し、ＶDG／２は２つの較正電圧の平均とＶREF1との間の差（すなわち、ＶDG／２＝｛（ＶCAL1＋ＶCAL2）／２｝−ＶREF1）を表す。
【００３７】
ＯＵＴ＝０のクロックサイクルの間に、ノード２４０おび２２２上の電圧遷移によってノード２３８から（すなわち、ＣFNのフィードバックコンデンサから）ＩＮＴ位相の間に引き出された電荷は、下記の式（２）により表される。
【数２】
2005500511.tif 000004
【００３８】
上記の電荷の送出及び引取により、積分器２２８の出力は、下記の式（３）で定義するように、ＩＮＴクロックの位相の間に変化する。
【数３】
2005500511.tif 000005
ここで、△ＶODLは、ＯＵＴ信号がローの場合の、積分器の出力電圧の変化である。
【００３９】
１つの実施形態でＣP＝ＣN＝ＣINと仮定し、かつＣFP＝ＣFN＝ＣFとみなすと、式（３）は下記のようになる。
【数４】
2005500511.tif 000006
【００４０】
ＯＵＴ＝１のクロックサイクルの間は、積分器２２８の出力は、下記の式（５）に示すように、同様に決定される。
【数５】
2005500511.tif 000007
【００４１】
１つの実施形態では、部分的なパルス密度は、式（６）により上記の出力電圧の変化に関連する。
【数６】
2005500511.tif 000008
【００４２】
式（４）及び（５）を式（６）に置き換えて簡略化すると、下記の式（７）が生じる。
【数７】
2005500511.tif 000009
【００４３】
式（７）によるＦＰＤは、下記の式（８）に示すように単純化される。
【数８】
2005500511.tif 000010
ここで、
【数９】
2005500511.tif 000011
【００４４】
１つの実施形態では、式（７）及び式（８）は、感知回路２０がどのように較正されるかを説明している。感度の較正値は，ＶDGを変更することによって調整される。これは、１つの実施形態では、両方の較正電圧を一緒に上昇又は下降させる必要がある。ＶDGを調整することにより、式（８）の「Ｇ」が増加又は減少する。感度値を設定すると、オフセットの較正値がＶDIFを変化することによって調整される。このことは、１つの実施形態では、較正電圧を逆方向に上昇又は下降させる必要がある。ＶDIFを調整することにより、式（８）の「Ｂ」が増加又は減少する。
【００４５】
本発明の１つ以上の実施形態は、製造するための費用対効果が大きく、さらにノイズに対する感受性が小さい。１つ以上の実施形態の感知回路２０が、二重感知素子よりも安価な単一感知素子を採用しているため、結果として費用の節約が行われる。さらに、本発明の１つ以上の実施形態は、製造する間にボンドパッド及び／又はワイヤボンドをほとんど必要としない。１つの実施形態では、金属マスクを用いて入力コンデンサＣP及びＣNを調整することによって、粗較正を感知回路２０に対して行うことができる。
【００４６】
上記の開示された特定の実施形態は、本願の教示から恩恵を被る当業者には明白な、本発明を異なってはいるが等価な方法で変更し実行できるように、単に説明するものである。さらに、下記の特許請求の範囲の中で記載された以外の、本願で示された構成又は設計の詳細に限定されることはない。このため、上記の開示された特定の実施形態を変形又は修正することができ、全てのそのような変形例は本発明の範囲及び精神の中にあると考えられることは明白である。従って、本願で求められている保護は下記の特許請求の範囲の中に記載されている。
【図面の簡単な説明】
【００４７】
【図１】本発明の１つの実施形態による拘束システム（restraint system）の定型化されたブロック図である。
【図２】図１の拘束システムの中で実行される１つの実施形態の感知回路の概略図である。
【図３】本発明の１つの実施形態に基づいて、図２の感知回路の中で使用されるクロック信号を示すタイミング図である。
【図４】本発明の１つの実施形態に基づいて、図２の感知回路の選択されたノードの電圧及び遷移の図式的な説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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