(57)【要約】メモリセル等の電気機械式回路及びその製造方法が開示されている。回路は導電トレースと、基板表面から延び出るサポートと、サポート間で懸垂され、導電トレースを横断するナノチューブリボンとを有した構造を含んでいる。それぞれのリボンはナノチューブを含んでいる。回路要素はそのような導電トレースとサポートを有した構造を提供することで製造される。ナノチューブ層はサポート上に提供され、ナノチューブ層の一部は選択的に剥離されて導電トレースを横断するナノチューブリボンを形成する。
2005502201.tif 000002
【特許請求の範囲】
【請求項１】
電気機械式回路要素の製造方法であって、
導電トレースと、基板表面から延び出ているサポートとを有した構造を提供するステップと、
該サポート上にナノチューブ層を提供するステップと、
該ナノチューブ層の剥離部分を選択し、前記導電トレースを横断するナノチューブを含んだナノチューブリボンを形成させるステップと、
を含んで構成されることを特徴とする方法。
【請求項２】
構造提供ステップは導電トレースがドープシリコントレースである構造を提供することを特徴とする請求項１記載の方法。
【請求項３】
構造提供ステップは導電トレースがナノチューブである構造を提供することを特徴とする請求項１記載の方法。
【請求項４】
構造提供ステップは導電トレースがナノチューブリボンである構造を提供することを特徴とする請求項１記載の方法。
【請求項５】
構造提供ステップはサポートが物質の列で形成され、導電トレースが該列に平行である構造を提供することを特徴とする請求項１記載の方法。
【請求項６】
導電トレースはサポートと分離していることを特徴とする請求項５記載の方法。
【請求項７】
導電トレースはサポートと接触することを特徴とする請求項５記載の方法。
【請求項８】
導電トレースはサポートと分離していることを特徴とする請求項１記載の方法。
【請求項９】
導電トレースはサポートと接触することを特徴とする請求項１記載の方法。
【請求項１０】
構造提供ステップはサポートが窒化ケイ素製である構造を提供することを特徴とする請求項１記載の方法。
【請求項１１】
構造提供ステップは導電トレースが絶縁物質上に提供され、該トレース間を相互に電気絶縁させる構造を提供することを特徴とする請求項１記載の方法。
【請求項１２】
構造提供ステップは導電トレースがそれぞれ絶縁物質上に提供され、該導電トレースを電気絶縁させる構造を提供することを特徴とする請求項１記載の方法。
【請求項１３】
ナノチューブ層提供ステップはナノチューブ不織布を提供することを特徴とする請求項１記載の方法。
【請求項１４】
不織布は構造上で成長したものであることを特徴とする請求項１３記載の方法。
【請求項１５】
構造は導電トレース上に犠牲層物質を含んでおり、不織布は該犠牲層上で成長したものであることを特徴とする請求項１３記載の方法。
【請求項１６】
構造は触媒で処理され、不織布の成長を促すことを特徴とする請求項１４記載の方法。
【請求項１７】
犠牲層の上面は触媒で処理され、不織布の成長を促すことを特徴とする請求項１５記載の方法。
【請求項１８】
選択的剥離ステップはナノチューブ層のパターン化とエッチング処理を含んでおり、リボンを形成することを特徴とする請求項１記載の方法。
【請求項１９】
選択的剥離ステップはナノチューブ不織布のパターン化とエッチング処理を含んでおり、リボンを形成することを特徴とする請求項１３記載の方法。
【請求項２０】
ナノチューブの成長は構造表面で非規制であることを特徴とする請求項１４記載の方法。
【請求項２１】
パターン化及びエッチング処理は不織布を通過して分散するエチャントを使用することを特徴とする請求項１８記載の方法。
【請求項２２】
ナノチューブ層は単層であることを特徴とする請求項１記載の方法。
【請求項２３】
電気機械式回路であって、
導電トレースと、基板から延び出るサポートとを有した構造と、
該導電トレースを横断する前記サポートによって懸垂されたナノチューブを含んだナノチューブリボンと、
を含んで成ることを特徴とする回路。
【請求項２４】
導電トレースはドープされたシリコントレースであることを特徴とする請求項２３記載の回路。
【請求項２５】
導電トレースはナノチューブであることを特徴とする請求項２３記載の回路。
【請求項２６】
導電トレースはナノチューブリボンであることを特徴とする請求項２３記載の回路。
【請求項２７】
サポートは物質の列であり、導電トレースは該列に平行であることを特徴とする請求項２３記載の方法。
【請求項２８】
導電トレースはサポートは分離していることを特徴とする請求項２７記載の回路。
【請求項２９】
導電トレースはサポートと接触することを特徴とする請求項２７記載の回路。
【請求項３０】
サポートは窒化ケイ素製であることを特徴とする請求項２３記載の回路。
【請求項３１】
導電トレースは絶縁物質層上に提供され、該導電トレースを相互に電気絶縁していることを特徴とする請求項２３記載の回路。
【請求項３２】
導電トレースはそれぞれ絶縁物質層上に提供され、該導電トレースを電気絶縁していることを特徴とする請求項２３記載の回路。
【請求項３３】
リボンはナノチューブの不織布であることを特徴とする請求項２３記載の回路。
【請求項３４】
リボンはナノチューブの単層であることを特徴とする請求項２３記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
１．技術分野
本発明は電子装置のメモリ保存装置として使用する非揮発性メモリ装置に関し、特に、それらの個々のメモリセルとして電気機械式要素を使用した非揮発性メモリアレイに関する。
【背景技術】
【０００２】
２．関連技術
電子装置のメモリセルの重要な特徴は安価、非揮発性、高密度、低消費電力及び高速である。従来のメモリソリューションはＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＤＲＡＭ及びＳＲＡＭ等である。
【０００３】
ＲＯＭは比較的に安価であるが書き換えられない。ＰＲＯＭは電気的にプログラム可能であるが１回の書き込み（ライト）サイクルのみである。ＥＰＲＯＭはＲＯＭやＰＲＯＭの読み取り（リード）サイクルに較べて速いリードサイクルを有しているものの、比較的に長い消去時間を要し、ほんの数回の反復リード/ライトサイクルに対してのみ信頼に足る。ＥＥＰＲＯＭ（フラッシュ）は安価であり低電力消費であるが、ＤＲＡＭやＳＲＡＭと較べて長いライトサイクル（ｍｓ）であり比較的に低速である。フラッシュも有限数のリード/ライトサイクルを有しており、長期の信頼性が低い。ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭは全て非揮発性である。すなわち、もしメモリへの電力供給が妨害されてもメモリはメモリセルに保存された情報を維持する。
【０００４】
ＤＲＡＭはキャパシタとして作用するトランジスタゲートに電荷を保存するが数ミリ秒ごとに電気的に更新されなければならず、キャパシタが放電する前にメモリ内容を更新させる別回路を必要とすることでデザインの複雑化を余儀なくする。ＳＲＡＭは更新が不要であり、ＤＲＡＭと較べて速いが、ＤＲＡＭよりも低密度であり、高価である。ＳＲＡＭとＤＲＡＭは揮発性であり、メモリへの電力供給がストップするとメモリセルに保存された情報は消失する。
【０００５】
よって従来の技術は、非揮発性であるがランダムアクセスできず、低密度で高価格であり、回路機能の信頼性が高い複数の書き込みを許す能力が限定されているか、揮発性であり、システムデザインが複雑であるか低密度である。いくらかの新技術はそれら弱点に対処を試みている。
【０００６】
例えば、磁性ＲＡＭ（ＭＲＡＭ）または強（鉄）磁性ＲＡＭ（ＦＲＡＭ）は磁性の方向性や強磁性領域を利用し、非揮発性メモリセルを発生させる。ＭＲＡＭは非揮発性を提供するように強磁性物質の異方性磁性抵抗または巨大磁性抵抗が関与する磁性抵抗メモリ要素を利用する。これら両タイプのメモリセルは比較的に高い抵抗と低い密度を有する。磁性トンネルジャンクション理論に基く異なるメモリセルも研究されたが、大スケールでの商用ＭＲＡＭ装置の開発には至っていない。ＦＲＡＭはＤＲＡＭに類似した回路を使用するが、薄膜強誘電キャパシタを使用する。このキャパシタは外部電界が取り除かれてた後にその電気極性を維持し、非揮発性メモリを提供する。ＦＲＡＭは大型メモリセルサイズである弱点を有しており、大スケール集積部材として製造することは困難である。米国特許第４８５３８９３号、第４８８８６３０号、第５１９８９９４号参照。
【０００７】
非揮発性メモリを有した別技術はフェーズチェンジメモリである。この技術はセレニウムまたはテルリウム等の元素を使用した薄膜合金の構造フェーズチェンジを介して情報を保存する。これら合金は結晶状態及び無形状態で安定し、双安定スイッチを形成する。非揮発性条件は充足されるが、この技術では動作が遅く、製造が困難で、信頼性が充分ではなく、商業レベルに達していない。米国特許第３４４８３０２号、第４８４５５３３号、第４８７６６６７号、第６０４４００８号参照。
【０００８】
ワイヤクロスバーメモリ（ＭＷＣＭ）も提案されている。米国特許第６１２８２１４号、第６１５９６２０号、第６１９８６５５号参照。これらメモリは双安定スイッチとして分子を利用する。２本のワイヤ（金属または半導体）は間に分子または分子化合物の層を挟んでいる。化学構造化及び電気化学的酸化または還元が利用され、"オン（作動）"と"オフ（非作動）"状態を発生させる。この形態のメモリは特殊なワイヤジャンクションを必要とし、レドックスプロセスで見られる本来的な不安定性のために非揮発性を維持できない。
【０００９】
近年、メモリセルとして利用されるクロスバージャンクションを形成する単壁炭素ナノチューブ(single-walled carbon nanotube)等のナノスケールのワイヤを使用したメモリ装置が提案されている。ＷＯ０１/０３２０８「ナノスコープワイヤベース装置、アレイ、及び製造方法」とトーマス・ルークス他の「分子計算のための炭素ナノチューブベース非揮発性ランダムアクセスメモリ」（科学誌、第２８９巻；９４〜９７ページ；２０００年７月７日）参照。以降、これら装置をナノチューブワイヤクロスバーメモリ（ＮＴＷＣＭ）と呼称する。これら提案では他のワイヤに懸垂された個々の単壁ナノチューブワイヤがメモリセルを提供する。電気信号は一方または両方のワイヤに書き込まれ、それらを物理的に互いに引き付けさせ、あるいは引き離す。それぞれの物理状態（引き付けまたは引き離し）は電気状態に対応する。引き離されたワイヤは開放回路ジャンクションである。引き付けられたワイヤは閉鎖回路状態でレクティファイジャンクションを形成する。電力がジャンクションから取り除かれると、ワイヤはそれらの物理的（電気的）状態を維持し、非揮発性メモリセルを形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
現在までのＮＴＷＣＭはメモリセルに必要な個別のナノチューブを成長させる方向指示成長または化学的自己構造化技術を利用する。これら技術は近代技術を使用しても商業的に利用するのが困難であると考えられている。さらに、それら技術を利用して成長するナノチューブの長さの信頼性のごとき本質的な限定要因を含んでおり、そのように成長したナノチューブの形状の統計的偏差を制御するのは困難である。
【課題を解決するための手段】
【００１１】
概要
本発明はメモリセル等の電気機械式回路とその製造方法を提供する。この回路は導電トレースと基板表面から延び出るサポート及び導電トレースを横断するサポートで懸垂されたナノチューブリボンを有した構造を含んでいる。それぞれのリボンはナノチューブを含んでいる。
【００１２】
本発明の１つの特徴によれば、この電気機械式回路要素は導電トレースとサポートを有した構造により提供される。サポートは基板から延び出ている。ナノチューブ層はサポート上に提供され、ナノチューブ層の一部は選択的に除去されてナノチューブリボンを形成する。ナノチューブリボンは導電トレースを横断する。
【発明を実施するための最良の形態】
【００１３】
詳細な説明
本発明の好適実施例は新規な電気機械式メモリアレイとその製造方法を提供する。特に、電気機械式メモリセルはＷＯ０１/０３２０８で開示されているＮＴＷＣＭ装置と同様に動作する。しかし、そのＮＴＷＣＭ装置とは異なり、本発明の好適実施例はＮＴＷＣＭ装置で使用される懸垂ナノチューブワイヤをナノチューブのマット化層またはナノチューブの不織布で成る新規なリボンで置換している。これら新規な装置をナノチューブリボンクロスバーメモリ（ＮＴＲＣＭ）と呼称することにする。この新規なナノチューブベルト構造は望む集積程度とサイズにてさらに容易に製造でき、その形状はさらに容易に制御できる。
【００１４】
この新規なナノチューブベルトクロスバーメモリ装置はＮＴＷＣＭと同様に動作するため、その構造と作動原理の説明は簡単に済ます。
【００１５】
図１は本発明の好適実施例の原理に基づいて構築された例示的電気機械式メモリアレイ１００を図示する。このアレイは複数の非揮発性メモリセル１０３を有している。これは"オン（作動）"状態１０５または"オフ（非作動）"状態１０６とすることができる。そのようなセルの実際の数は本発明の理解には無関係であるが、その技術は近年の非揮発性回路装置以上の情報保存性能を有した装置をサポートすることができるであろう。
【００１６】
それぞれのメモリセル１０３は導電トレースまたはワイヤ（１０４）のサポート１０２によって懸垂されるナノチューブリボン１０１を含む。
【００１７】
リボン１０１とワイヤ（１０４）のそれぞれの交差部分はクロスバージャンクションを形成し、メモリセルを提供する。一部の実施例ではそれぞれのセルは電流及び/又は電圧をリボン１０１と電気的に接続またはトレースまたはワイヤ１０４と接続する電極（図示せず）を介して電極１１２に適用することで読み取り、または書き込みができる。サポート１０２は窒化ケイ素（Ｓi3Ｎ4）層１０８で提供される。層１０８の下側にはゲート酸化層１０９が存在し、ｎドープシリコントレース１０４を下側のシリコンウェハー１１０と分離する。
【００１８】
図１から図２Ｂで示すジャンクション１０６はナノチューブリボン１０１が対応するトレース１０４から分離されている第１物理/電気状態を示す。ジャンクション１０５はナノチューブ１０１が対応するトレース１０４の方向に引き付けられている第２物理/電気状態を示す。第１状態ではジャンクションは開放回路であり、そのようにアドレスされたときにはリボン１０１またはトレース１０４でそのように検出される。第２状態ではジャンクションはレクティファイジャンクション（ショットキーまたはＰＮ等）であり、そのようにアドレスされたときにはナノチューブ１０１またはトレース１０４でそのように検出できる。
【００１９】
実施例によってはナノチューブリボン１０１は摩擦によりサポートに保持される。また実施例によってはリボンはサポートに係留等の種々な方法で保持される。この摩擦はピレンまたは他の化学反応性物質等の炭素化合物を利用した共有結合等で増加させることができる。金属、半導体あるいは絶縁体、特にシリコン、チタニウム、酸化ケイ素またはポリイミドのごとき蒸着あるいはスピンコーティングされた物質も結合強度増加のために加えることができる。ナノチューブリボンまたは個々のナノチューブも表面へのウェハー接着の利用で固定させることができる。Ｒ.Ｊ.チェン他の「蛋白質固定のための単壁炭素ナノチューブの非共有側壁機能化」（米国化学学会誌１２３、２００１年、３８３８-３９）とダイ他の「応用物理」（７７、２０００年、３０１５-１７）、ＷＯ０１/０３２０８参照。
【００２０】
図２Ａと図２Ｂで示す好適実施例ではナノチューブリボン１０１は約１８０ｎｍの幅を有し、好適には窒化シリコンで提供されたサポート１０２に固定される。リボン１０１の下側のトレース１０４領域はｎドープシリコン電極を形成し、サポート１０２に近接して設置され、好適にはベルト幅を超えず、例えば１８０ｎｍでる。サポート１０２からベルト１０１が電極２０６（図２参照）へ取り付けられている変形ポジションまでの距離２０８は約５ｎｍから５０ｎｍである。距離２０８の大きさはメモリ装置の電気機械式スイッチ性能に合わせてデザインされている。この実施例では５ｎｍから５０ｎｍの距離が炭素ナノチューブリボン１０１を利用する実施例に好適であるが、他の物質では他の距離でも利用できる。この距離の大きさは変形したナノチューブの戻りエネルギーと接着エネルギーとの間の相互作用により決定される。この距離は現代の製造技術の観点から決定される。実施例によってはずっと小さな（または大きな）距離でも構わない。
【００２１】
いくつかの実施例のナノチューブリボン１０１は絡合した、またはマット化されたナノチューブの不織布で形成される。このリボンのスイッチパラメータは個々のナノチューブのものと類似する。よって予測されるリボンのスイッチ時間と電圧はナノチューブのものとほぼ同じである。個々のナノチューブの方向指定成長または化学的自己構造化に依存する従来の技術とは異なり、本発明の好適実施例は薄膜とリトグラフが関与する製造技術を利用する。この製造方法は少なくとも６インチの大きな面（特にウェハー）を提供する。（因みに、個々のナノチューブをサブミリ以上の距離に成長させることは現在できない。）リボンは個々のナノチューブに対してリボンに含まれる導通路の冗長性を提供することで改良された障害許容性を有するであろう。（万一個々のナノチューブが破断してもリブ内の他のナノチューブは導通路を提供するが、単独ナノチューブのセルは正常に作用しない。）さらにリボンの抵抗は個々のナノチューブのものよりもずっと小さくてそのインピーダンスを減少させる。なぜなら、リボンは個々のナノチューブよりも大きな断面積を有するように製造できるからである。
【００２２】
図３はＮＴＲＣＭ装置１００の製造方法を示す。第１中間構造３０２が提供される。図示の実施例では中間構造３０２は絶縁層１０９（二酸化ケイ素等）と複数のサポート１０２を提供する窒化ケイ素層（Ｓi3Ｎ4）１０８を有したシリコン基板１１０を含んでいる。この場合、サポート１０２はパターン化された窒化ケイ素の列で形成される。多くの他のアレンジであっても可能である。導電トレース１０４はサポート１０２間で延びる。本実施例の場合、導電トレース１０４はサポート１０２と接触状態で示されているが、他のアレンジであっても可能である。例えば、導電トレース１０４とサポート１０２との間にスペースを置いたり、導電トレース１０４をワイヤ状としたり、あるいは非方形断面とすることができる。犠牲層３０４を導電トレース１０４上に提供し、サポート１０２の上面と同一高の平面３０６とする。この平面３０６をマット化ナノチューブ層の成長面とする。
【００２３】
構造３０２が提供されると、平面３０６に触媒３０８が提供される。例えば、特定の実施例では鉄、モリブデン、コバルト等を含有した触媒金属３０８がスピンコーティング等で提供され、第２中間構造３１０が提供される。
【００２４】
ナノチューブのマット化層３１２は第３中間構造３１４を提供するために単壁炭素ナノチューブ（ＳＷＮＴ）の不織布に成長される。例えば、第２中間構造体３１０をオーブンに入れ、高温（例えば約８００℃から１２００℃）に加熱し、炭素源、水素及びアルゴンや窒素等の不活性ガスを含んだガスを上面に流す。この環境条件で単壁炭素ナノチューブのマット化層または膜３１２が提供される。マット化層３１２は主として１ナノチューブ厚であり、様々なチューブがファン＝デル＝ワールス力で互いに接着する。時に、１体のナノチューブが別のナノチューブと重なって成長する。しかしこのような成長は物質の成長特性によって比較的に稀である。実施例によっては（図示せず）、触媒３０８をパターン化して提供し、高密度または低密度でのナノチューブの成長を補助させる。触媒組成物の状態、密度、成長環境及び時間が適切に制御されると、ナノチューブは主としてナノッチューブの単層である所定の領域に均等に分布される。適切な成長には触媒組成と濃度、下側表面の特性、スピンコーティングパラメーダ（長さとＲＰＭ）、成長時間、温度及びガス濃度等のパラメータの制御が必要である。
【００２５】
フォトレジストをマット化層３１２に提供し、パターン化してナノチューブマット化層３１２にリボンを提供することができる。リボンパターンは下側トレース３１２を横断する（例えば直角）。フォトレジストは除去され、平面３０６上に不織ナノチューブ布のリボンが残され、第４中間構造３１８が形成される。
【００２６】
第４中間構造３１８は図示のように露出した下側の犠牲層３０４の部分３２０を有している。続いて第４構造３１８はＨＦ等の酸で処理され、リボン１０１の下側部分を含んで犠牲層３０４が除去され、導電トレース１０４上に懸垂され、サポート１０２でサポートされたリボン１０１のアレイ３２２が形成される。
【００２７】
続く金属被覆処理でアドレス用電極、例えば図１の１１２が形成される。
【００２８】
上述技術の１つの特徴は様々な成長、パターン化及びエッチング操作がリトグラフパターン技術のごとき従来技術で可能なことである。現在、これで約１８０ｎｍから１３０ｎｍのサイズ（例えばリボン１０１の幅）が提供されるが、それらの機械的特徴は、製造能力さえ整えばさらに小型化が可能である。
【００２９】
以下で解説するように、上述の中間構造または類似構造の製造には多くの方法が存在する。図４は第１中間構造３０２の製造法の１例である。
【００３０】
シリコンウェハー４００に酸化層４０２が提供される。この酸化層は好適には数ナノメータ厚であるが、１μｍ厚でも可能である。窒化ケイ素（Ｓi3Ｎ4）層４０４は酸化層４０２の上に積層される。窒化ケイ素層は好適には少なくとも３０ｎｍ厚である。
【００３１】
窒化ケイ素層４０４はパターン化され、エッチング処理されて凹部４０６を提供し、サポート構造４０７を形成する。現在の技術では凹部幅は約１８０ｎｍであるが、それより小さくすることもできる。残った窒化ケイ素物質はサポート１０２（列等）を提供する。
【００３２】
ｎドープシリコンのカバー４０８は凹部４０６を充填するように提供される。例えばカバー４０８は約１μｍ厚であるが、３０ｎｍ程度でもよい。
【００３３】
カバー４０８は例えば厚シリコン層の自動平坦化またはアニール処理で平坦面３０６を提供し、構造４１１を形成する。自動平坦化処理の場合には、エッチング処理された窒化ケイ素の上面４１０と同面となるまでエンドポイント検出（ＥＰＤ）を備えた反応性イオンエッチング（ＲＩＥ）が利用できる。
【００３４】
構造４１１は酸化処理されて１０ｎｍから２０ｎｍの深度のＳiＯ2犠牲層３０４が平面３０６内に提供される。
【００３５】
未処理の残りのシリコン部分は導電トレース１０４を形成する。
【００３６】
図５はＮＴＲＣＭ装置１００の製造に使用される別方法を示す。図４のものに類似したサポート構造４０７が提供される。ｎドープシリコンの層５１４がＣＶＤプロセス、スパッタリングまたは電気メッキで加えられる。層５１４はＳi3Ｎ4サポート１０２の高さの半分程度にまで提供される。
【００３７】
層５１４が加えられた後にアニール処理されて平面３０６が提供され、前述のごとき構造４１１が形成される。アニール処理ではシリコン層５１４は凹部４０６内に流入する。
【００３８】
図４に関して説明したように構造４１１は酸化処理され、平面３０６内に約１０ｎｍから２０ｎｍの深度の犠牲層３０４が提供される。
【００３９】
図６は別例による第１中間構造３０２'の形成方法を示す。この実施例でシリコン基板６００は少なくとも３０ｎｍの高さ６０４を有した窒化ケイ素の層６０２でカバーされる。
【００４０】
窒化ケイ素層６０２はパターン化され、エッチング処理されてスペース６０６を提供し、サポート１０２を形成する。エッチングプロセスでシリコン基板６００の表面の部分６０８が露出する。
【００４１】
露出したシリコン面６０８は酸化処理され、数ｎｍ厚の二酸化ケイ素（Ｓi2Ｏ2）層６１０が提供される。これら層６１０は前述の構造３０２の絶縁層１０９と同様に導電トレース１０４を絶縁する。
【００４２】
絶縁層６１０が提供されると、導電トレース１０４は様々な方法で提供できる。図６は図４と図５の処理ステップを図示する。
【００４３】
図７は第１中間構造３０２を形成する別方法を示す。二酸化シリコン層７０２と窒化ケイ素層７０４を有したシリコン基板７００はパターン化されたフォトレジスト層７０６を受領する。例えば、フォトレジスト層は層７０４にスピンコーティングされ、その後に露出されてリトグラフステップで現像される。
【００４４】
活性イオンエッチング（ＲＩＥ）等を利用してＳi3Ｎ4層７０４をエッチング処理し、凹部７０８を形成してサポート１０２を提供する。
【００４５】
その後にｎドープシリコン７１０を凹部７０８に提供する。シリコンはＳi3Ｎ4サポート１０２の高さ７１２とほぼ等しい高さにまで提供される。
【００４６】
フォトレジスト７０６とフォトレジスト７０６上のシリコン７１０は剥離されて中間構造４１１が形成される。
【００４７】
中間構造４１１は酸化処理されてＳiＯ2犠牲層３０４が提供される。
【００４８】
図８は第１中間構造３０２の別形成方法を示す。この方法では開始構造８００は最下シリコン層８０２を有し、その上に最下二酸化ケイ素層８０４を有して提供される。第２シリコン層８０６は層８０４の上に提供され、第２二酸化ケイ素層８０８は第２シリコン層８０６の上に提供される。
【００４９】
最上部二酸化ケイ素（ＳiＯ2）層８０８はフォトリトグラフ処理でパターン化され、ＲＩＥマスク８１０が形成される。マスクは第２シリコン層８０６の露出部分８１２を第１二酸化ケイ素層８０４までエッチング処理するのに使用される。このエッチング処理は凹部８１４を提供し、導電トレース１０４を形成させる。
【００５０】
凹部８１４は窒化ケイ素（Ｓi3Ｎ4）８１６で充填されてカバーされる。
【００５１】
このカバー８１６はＲＩＥエッチング処理され、ｎドープシリコン電極１０４（犠牲層３０４を形成）をカバーするＳiＯ2層８０６の残り部分と同じ高さ８１８にされる。
【００５２】
図９は別例の第１中間構造３０２'を形成する方法を示す。この方法では構造４０７（図４で図示）のごとき構造が提供される。この場合、Ｓi3Ｎ4サポート１０２は約３０ｎｍの高さを有している。薄金属層９０２はこのサポート１０２上と凹部９０４の底部のＳiＯ2の露出部分上に積層９０３される。金属層９０２と金属層９０３は一時的な電極を形成する。続いてｎドープシリコン層９０６を電気メッキで積層させ、あるいあ電気メッキで成長させ、シリコン９０６がサポート１０２上で高さ９０８となり、電極９０２と接触するまで電極９０３をカバーさせることができる。この成長プロセスは上下の金属電極９０２と９０３との間の電流で制御できる。
【００５３】
露出された金属電極９０２は湿潤化学法または乾燥化学法で取り除くことができる。これで構造４１１のごとき中間構造４１１'がシリコン成長プロセスの人工物として埋設電極９０３を有して形成される。
【００５４】
次に構造４１１'は酸化処理され、前述のようにシリコン露出部分で犠牲層３０４を形成する。例えば、犠牲層３０４は約１０ｎｍ厚に成長される。
【００５５】
図１０は第１中間構造３０２の別製造法を示す。上部に二酸化ケイ素層１００４を有し、層１００４上にシリコン（ｎドープ）の第２層を有したシリコン基板１００２が開始物質として使用される。マスク層１００８は層１００６上にフォトリトグラフ処理でパターン化される。
【００５６】
窒化技術を使用してｎドープシリコン層１００６の露出部分１０１０は化学的にＳi3Ｎ4サポート１０２に変換される。層１００６の非変換部分は導電トレース１０４を形成する。
【００５７】
マスク１００８は除去されて構造４１１が形成される。
【００５８】
シリコン面の露出部分１０１２は酸化処理されてＳiＯ2犠牲層３０４を形成する。
【００５９】
図１１は別実施例の第１中間構造３０２'''製造法を示す。この方法ではシリコン基板１１０２は開始構造としてＳi3Ｎ4の薄膜１１０４で積層される。窒化ケイ素層１１０４の上にはｎドープシリコンが加えられ、ＲＩＥによってリトグラフ処理されてパターン化され、導電トレース１０４が形成される。
【００６０】
導電トレース１０４表面は酸化処理されてＳiＯ2層１１０６が形成される。これは犠牲層３０４'の別形態として作用する。
【００６１】
この構造はＳi3Ｎ4でさらに成長され、バックエッチング処理されて平面３０６が形成され、別例の第１中間構造３０２'''が形成される。この方法では犠牲層が取り除かれると、導電トレース１０４はサポート１０２から分離される。この技術の他のバリエーションを利用して導電トレース１０４の別な横断断面形状とすることもできる。例えば、導電トレース１０４を丸形上面としたり、三角や台形断面形状とすることができる。加えて、断面をテーパ側面の三角形とすることもできよう。
【００６２】
第１中間構造、例えば３０２が形成されると、マット化ナノチューブ層３１２が構造３０２の平面３０６上に提供される。好適実施例ではこの不織布層３１２は触媒３０８を使用し、成長環境の制御によって構造３０２の上に成長される。他の実施形態ではマット化ナノチューブ層３１２を別に提供して構造３０２上に直接的に適用することもできる。この方法では構造３０２は好適には犠牲層を含み、平面を提供して独立して成長した不織布を受領するが、犠牲層は必須ではない。
【００６３】
成長プロセスはそのようなナノチューブの下側を中間構造３０２の平面３０６と接触させるが、それらは図１２で教示した"自己構造化"特性を示す。特に、個々のナノチューブは成長面に接着する傾向があり、実質的に"単層"として成長する。ナノチューブの一部は重合成長するため完全な単層とはならないであろう。個々のナノチューブは互いに"織合"はしないが、ファン＝デル＝ワース力で互いに接着する。図１２は実際のナノチューブ不織布形態の概略図である。ナノチューブの極小性のため、現在のスキャン電子顕微鏡（ＳＥＭ）でも正確には撮像できない。ナノチューブは１ｎｍから２ｎｍであるためＳＥＭの精度以下である。図１２は不織布のマット化特性を暗示しているが、その布はチューブが存在していない非連続部を有するかも知れない。それぞれのチューブは典型的には１ｎｍから２ｎｍの直径を有しているが（よって約１ｎｍから２ｎｍの布が提供される）数ミクロンの長さを有することがあり、２００ミクロンほどになることもある。チューブは曲がったり互いに交差することもある。チューブはファン＝デル＝ワース力で互いに接着する。
【００６４】
実施例によってはナノチューブはｘ軸方向とｙ軸方向では規制されずに成長するが、自己構成特性によってｚ軸方向（図１２に対して垂直方法）では規制される。他の実施例は電界または電流に基く成長技術の使用で成長面３１２への前述方法を補充する。そのような補充はさらに成長を規制し、１平面軸（例えばｘ軸）方向の成長を抑制する。これで制御可能な密度のナノチューブの平面織合単層コーティングによる望む領域のさらに均等なカバーが達成される。
【００６５】
下側のシリコントレース１０４を有したマット化ナノチューブ層３１２の平面図は図１３で提供されている。
【００６６】
前述したように、マット化ナノチューブ層３１２が表面３０６上に提供されると、層３１２はパターン化され、エッチング処理されてサポート１０２を横断するナノチューブ布のリボン１０１が提供される。続いて犠牲層は取り除かれ（例えば酸処理）、図３で解説したようにアレイ３２２が形成される。マット化ナノチューブ層３１２は連続膜ではない不織布を形成するため、エチャントあるいは他の化学剤は個々のナノチューブ"繊維"間で拡散し、犠牲層のごとき下側の部材にさらに容易に到達する。
【００６７】
引き続く金属被膜処理で例えば図１の１１２のごときアドレス電極が形成される。他の実施例ではナノチューブ技術を利用してメッキ電極１１２とアドレスライン（図示せず）を使用する代りにメモリセルのアドレス処理を利用する。
【００６８】
特に、前述の実施例によってはナノチューブはＮＴＲＣＭアレイの形成に使用される。特定の実施例では、個々のワイヤ形態であろうとベルト形態であろうと、ナノチューブ技術を読み取り、または書き込みのためにアドレスロジックにメモリセルを選択させる。この方法はナノチューブ技術をシステム設計にさらに利用させ、高レベルシステム設計に対して有効な機能を提供する。例えば、この方法ではメモリ構造はメモリコンテンツを非揮発性で保存するだけでなく、本質的に最終メモリアドレスを保存する。
【００６９】
ナノチューブベースメモリセルは"０"状態と"１"状態との間の高抵抗比により特徴付けられる双安定性を有する。これら状態間のスイッチング処理はナノチューブベルトまたはワイヤ及び下側の導電トレースに特定電圧を印加することで達成される。この場合、少なくとも１つのメモリセル要素はナノチューブまたはナノチューブリボンである。１方法では"リードアウト電流"が流され、このジャンクションの電圧は"センスアンプ"で決定される。読み取りは非破壊的である。すなわち、そのセルはその状態を維持し、ＤＲＡＭでのような書き戻し操作は不要である。
【００７０】
図１４はブランチ型バイナリ選択システムすなわちデコーダ１４００を示す。以下で説明するようにデコーダ１４００はナノチューブまたはナノチューブリボン技術で提供される。さらに、このデコーダはナノチューブメモリセルアレイ、例えばＮＴＲＣＭやＮＴＷＣＭのごときと同一の回路部材上に構築できる。
【００７１】
交点１４０２で図示された２本のライン１４０４と１４０６の直角交点は２つのナノチューブまたはナノチューブリボンのジャンクションを示す。この意味では相互作用はＣＭＯＳ等での"パストランジスタ"と同じであり、インターセクションは開放状態または閉鎖状態となる。
【００７２】
１つのナノチューブまたはナノチューブリボンが他のナノチューブまたはナノチューブリボンと交差するがクロスバージャンクションを提供することは意図されていない交点１４２０は部材間でリトグラフ処理によってパターン化された絶縁体により互いに絶縁できる。
【００７３】
図示のデコーダはアドレスライン１４０８の３ビットバイナリアドレスである。エンコード値によってはインターセクション（交点）はスイッチ操作されて１本の通路のみを提供し、検出電流Ｉを選択ライン１４１８にまで通過させるであろう。
【００７４】
この技術を使用するため、バイナリアドレスのそれぞれのビットの"双レイル"１４０８は外部的に形状化され、それぞれのアドレスビット１４１０は正しく補完的な形態で提供される。よって、ライン１４０６は論理的に真であるバージョンのアドレスライン１４０８aであり、ライン１４０７はアドレスライン１４０８aの論理的補完となる。１４０８で表される電圧値はクロスバージャンクションを"１"状態または"０"状態にスイッチ操作するのに必要なものと一致する。
【００７５】
このように、アドレス１４０８はセンス電流Ｉをアレイのビットまたはビット列、例えばナノチューブまたはナノチューブリボンに供給するのに使用される。同様に、同じ方法は所定のトレースの検出、例えば、読み取り及び書き込み操作の両方でＸ及び/又はＹデコーディング処理に使用できる。
【００７６】
本発明の特定実施例は図１５で示すハイブリッド技術回路１５００を提供する。コアメモリセルアレイ１５０２はＮＴＷＣＭまたはＮＴＲＣＭを使用して構築され、半導体回路で囲まれてＸとＹアドレスデコーダ１５０４と１５０６、ＸとＹバッファ１５０８と１５１０、制御ロジック１５１２及び出力バッファ１５１４を形成する。ＮＴＷＣＭまたはＮＷＢＣＭコアを囲む回路はリード電流の提供や出力電圧の検出を含んだ従来のインターフェース機能のために使用できる。
【００７７】
他の実施例ではＸ及びＹアドレスデコーダ１５０４と１５０６はナノチューブワイヤまたはベルトと置換できる。これら実施例ではコアはメモリセルとアドレスロジックを含むであろう。
【００７８】
実施例によってはハイブリッド回路１５００はナノチューブコア（メモリセルのみ、またはメモリセルとアドレスロジックを有する）を使用し、フィールドプログラム可能ゲートアレイを使用して周囲回路を実行させることで形成できる。このコアとゲートアレイ回路は望むならば１体のパッケージに収容できる。別々であっても構わない。例えば、密閉パッケージナノチューブ回路（メモリまたはメモリとアドレスロジックを有する）をＰＬＤ/ＥＰＧＡ/ＡＳＩＣと組み合わせることができる。Ｉ/Ｏインターフェースロジックは含まれている。得られたコンパクトなチップセットは製品ユーザのためにＮＴメモリの利点に対するアクセスを提供する。必要時に利用される"オフシェルフ"技術の利用は最大化される。
【００７９】
図１６はハイブリッド技術の１つの可能な利用形態１６００を図示する。バッファと制御ロジックを含んだＦＰＧＡチップ１６０２はプリント回路ボード（ＰＣＢ）１６０４上の導電トレースを介してメモリセルとアドレスロジックを含んだナノチューブ（ＮＴ）チップ１６０６に接続される。
【００８０】
この特殊な実施例は今日のパソコンで典型的なＰＣＩバス基準を満たすと考えられている。キャパシタ、レジスタ、トランスフォーマ等の他の受動回路もこのＰＣＩ基準を満たすのに必要である。２００ＭＨｚから４００ＭＨｚのフロントサイドバズ速度が注釈されており、そのようなチップセットが運用される外部クロック速度を暗示する。この速度はＰＣＢインターコネクトとＦＰＧＡ/ＰＬＤ/ＡＳＩＣ速度及びチップパッケージで規制されるが、ＮＴメモリセル速度では規制されない。
他の実施例
カーボンナノチューブ以外にも電気機械スイッチ機能に適した電気機械特性を備えた物質でも利用できる。それら物質はカーボンナノチューブと類似した特性を有するであろうが、異なり、減少した引っ張り強度のものであろう。その場合、その物質の引っ張り歪みと接着エネルギーは下落してジャンクションの双安定性と電気機械スイッチ特性を許容範囲内で存在させなければならない。
【００８１】
アドレス用にＣＭＯＳロジックを適用する目的で２つの方法が考えられる。第１の実施例ではナノチューブアレイはＣＭＯＳロジック装置の金属被膜化前でイオンプランテーションと平坦化後に一体化される。第２の方法ではイオンプランテーションと高温アニール処理ステップが関与するＣＭＯＳ装置の製造前のナノチューブアレイ成長が関与する。これらステップの完了後にナノチューブリボンとＣＭＯＳ装置の両方の最終金属被膜化処理が標準方法で実行される。
【００８２】
金属または半導体ライン上のｎドープシリコンで成る電極も利用できる。これはＯＮ状態でのレキチファイジャンクションを提供し、複数の電流通路を存在させない。
【００８３】
レクチファイジャンクションに加えて、クロスバーアレイの電気クロストイーク（すなわち、複数の電流通路）の発生を防止する他の一般的な方法が存在する。静電性のリトグラフ処理で提供された電極の上のトンネルバリヤはオームＯＮ状態の形成を防止する。ゼロバイアス電圧での漏電は発生しないが、小さなバイアス電圧をかけてチャージキャリアにクロスライン間のこのバリヤとトンネルを克服させなければならない。
【００８４】
電極面との反応を変化させるためにイオン力、共有結合力等による接着を増大させる方法が利用できる。これらの方法はそれらジャンクションでの双安定性範囲を広げるのに利用できる。
【００８５】
ナノチューブはピレン等の平面接合性炭化水素で官能化でき、リボン内のナノチューブ間の内部接着を増強させることができる。
【００８６】
アドレス用のハイブリッド回路及びナノチューブ技術等の上述の特徴の一部は個々のナノチューブ（例えば方向性成長技術を利用）またはナノチューブリボンに適用できる。
【００８７】
本発明の範囲は前述の実施例で制限されない。
【図面の簡単な説明】
【００８８】
【図１】図１は本発明の実施例によるナノチューブベルトクロスバーメモリ装置である。
【図２Ａ】図２Ａは本発明の実施例による２状態のメモリセルである。
【図２Ｂ】と図２Ｂは本発明の実施例による２状態のメモリセルである。
【図３】図３は本発明の実施例によるメモリ装置の製造法である。
【図４】図４は本発明の実施例によるメモリ装置製造に利用される中間構造の成形法である。
【図５】図５は本発明の実施例によるメモリ装置製造に利用される中間構造の成形法である。
【図６】図６は本発明の実施例によるメモリ装置製造に利用される中間構造の成形法である。
【図７】図７は本発明の実施例によるメモリ装置製造に利用される中間構造の成形法である。
【図８】図８は本発明の実施例によるメモリ装置製造に利用される中間構造の成形法である。
【図９】図９は本発明の実施例によるメモリ装置製造に利用される中間構造の成形法である。
【図１０】図１０は本発明の実施例によるメモリ装置製造に利用される中間構造の成形法である。
【図１１】図１１は本発明の実施例によるメモリ装置製造に利用される中間構造の成形法である。
【図１２】図１２は本発明の実施例の製造に利用される不織ナノチューブ布またはマット化ナノチューブ層である。
【図１３】図１３は本発明の実施例のトレースを挟んだマット化ナノチューブである。
【図１４】図１４は本発明の実施例のアドレスロジックである。
【図１５】図１５はメモリコアがナノチューブ技術を利用した本発明のハイブリッド技術実施例である。
【図１６】図１６はメモリコアとアドレスラインがナノチューブリボン技術を利用した本発明のハイブリッド技術実施例である。
【図１５】
2005502201.tif 000003
【図１６】
2005502201.tif 000004
【国際公開パンフレット】
2005502201.tif 000005
2005502201.tif 000006
2005502201.tif 000007
2005502201.tif 000008
2005502201.tif 000009
2005502201.tif 000010
2005502201.tif 000011
2005502201.tif 000012
2005502201.tif 000013
2005502201.tif 000014
2005502201.tif 000015
2005502201.tif 000016
2005502201.tif 000017
2005502201.tif 000018
2005502201.tif 000019
2005502201.tif 000020
2005502201.tif 000021
2005502201.tif 000022
2005502201.tif 000023
2005502201.tif 000024
2005502201.tif 000025
2005502201.tif 000026
2005502201.tif 000027
2005502201.tif 000028
2005502201.tif 000029
2005502201.tif 000030
2005502201.tif 000031
2005502201.tif 000032
2005502201.tif 000033
2005502201.tif 000034
2005502201.tif 000035
2005502201.tif 000036
2005502201.tif 000037
2005502201.tif 000038
2005502201.tif 000039
2005502201.tif 000040
2005502201.tif 000041
2005502201.tif 000042
【国際公開パンフレット（コレクトバージョン）】
2005502201.tif 000043
【国際調査報告】
2005502201.tif 000044
2005502201.tif 000045