(57)【要約】量子化装置はデルタ・シグマアナログ・デジタル変換器を使用するように構成される。量子化装置は入力アナログ信号をしきい値と比較してデジタル出力を生成する第１、第２の比較器を有し、第１、第２のしきい値が第１、第２の比較器に与えられる。本発明では変換エラーを最小にするためにしきい値を変更する機構を有する。その機構は実施例ではDA変換器が使用され、DAC はエラー成形論理装置により駆動される。量子化装置はADC とDAC を組合わせた改良されたΔΣAD変換器の設計を可能にする。DAC はADC のデジタル出力のアナログ出力を再構成する。ADC はしきい値当たり１つの比較器を含むフラッシュ変換器である。DAC は同じ単位素子のセットの出力を合算する。DAC はフラッシュADC の比較器と同数の素子を有し、各比較器はDAC の１つの素子を駆動する。本発明の特徴は ADC中の比較器のしきい値が個々にダイナミックに調節され、それによりDAC の素子と特定のADC しきい値との対応が論理回路の制御下でサンプルごとに変化できることである。この構成はDAC の素子と特定のADC しきい値との対応がADC とDAC の間の信号路に付加的遅延を導入せずに再マップされることを可能にする。高速連続時間ΔΣ変調器では、これはサンプル速度に悪影響せず、デジタル化されるループに過度の遅延を付加することなく、或いは変調器の動作を劣化させることなくDAC 素子の不整合エラーのランダム化または成形を可能にする。
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【特許請求の範囲】
【請求項１】
デルタ・シグマアナログ・デジタル変換器で使用される量子化装置において、
入力アナログ信号をしきい値と比較してそれに応答してデジタル出力を生成する第１および第２の比較器と、
第１および第２のしきい値を前記第１および第２の比較器にそれぞれ与える回路と、
前記第１または第２のしきい値を変更する回路とを具備している装置。
【請求項２】
前記第１および第２のしきい値を与える回路はそれぞれ第１および第２のデジタル・アナログ変換器である請求項１記載の方法。
【請求項３】
前記第１または第２のしきい値を変更する回路は、前記第１および第２のデジタル・アナログ変換器に対してデジタル入力を与える論理回路である請求項２記載の方法。
【請求項４】
前記回路はエラー成形回路である請求項３記載の方法。
【請求項５】
前記論理回路は、デジタル・アナログ変換器の素子選択論理回路である請求項３記載の方法。
【請求項６】
中間信号を出力するために入力信号を表す信号とフィードバック信号とを結合する加算器と、
前記中間信号を量子化して出力信号を生成する量子化装置とを具備し、
前記量子化装置は、
前記中間信号をしきい値と比較してそれに応答してデジタル出力を生成する第１および第２の比較器と、
前記第１および第２の比較器にそれぞれ第１および第２のしきい値を与える第１および第２のデジタル・アナログ変換器とを備え、
さらに、前記出力信号を前記加算器にフィードバックするためのフィードバックデジタル・アナログ変換器と、
前記第１および第２のデジタル・アナログ変換器に入力を与えるために前記出力信号に応答するエラー成形回路を具備していることを特徴とするデルタ・シグマアナログ・デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・デジタルに関し、特に、本発明のデルタ・シグマ変調器を有するアナログ・デジタル変換器に関する。
【背景技術】
【０００２】
現在オーバーサンプルされたデルタ・シグマ変調器形式のアナログ・デジタル変換器（ＡＤＣ）は高速度でアナログ信号をデジタル信号に正確に変換する必要がある用途（オーディオ等）に対して使用されている。シグマ・デルタ変調器（ＡＤＣ）変換器はデルタ・シグマ変調器とその出力を処理するデジタルフィルタとを有している。デルタ・シグマ変調器は低いサンプリングレートで高分解能のＡＤＣを提供するために、高いサンプリングレートで動作する低い分解能の部品の使用を可能にする。デルタ・シグマ変調器はデルタ・シグマ変調器を使用しないで得られるものよりも低いコストで高い正確度を得ることを可能にする。
【０００３】
デジタル受信機に対する高い周波数のためにサンプリングレート（動作周波数）を増加する必要性が、デジタル受信機、レーダ受信機、その他の高レートのＡＤＣを必要とする応用に対して継続的に存在する。
【０００４】
デジタル・アナログ変換器は典型的にフィードバック素子としてデルタ・シグマ変調器内に配置され、その正確さがデルタ・シグマ変調器の正確度を制限する。そのＤＡＣの正確度は製造プロセスにおけるＤＡＣ中の素子を整合させる設計者の能力により制限される。この問題を解決するためにエラー成形技術がしばしば使用されて変調器の通過帯域にわたってＤＡＣエラーの影響を最小にしている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
連続時間のデルタ・シグマ変調器のフィードバックＤＡＣに対するエラー成形またはエラーランダム化の従来の構成は、ＡＤＣとＤＡＣとの間で回路をスイッチングまたは多重化することが必要である。この回路による遅延はサンプリングクロックの半周期に対する最小の許容可能な時間に実効的に付加されて、したがって、所定のオーバーサンプルレシオに対する最大サンプリング周波数および達成可能な信号帯域幅を減少させる。
【０００６】
さらに、ＡＤＣとＤＡＣとの間の余分な回路がタイミングジッター或いはその他の時間関連のエラーを導入する可能性があり、それはデルタ・シグマ変調器の雑音フロアを上昇させてそれによってそのダイナミックレンジを減少させる。
【０００７】
したがって、デルタ・シグマアナログ・デジタル変換器の速度を増加させながら、それに関連する問題を除去するためのシステム或いは技術が必要とされている。
【課題を解決するための手段】
【０００８】
本発明はオーバーサンプルされたアナログデジタル変換器（ＡＤＣ）用の高速連続時間デルタ・シグマ変調器のための高速で、線形で、低雑音の多ビットフィードバックＤＡＣ設計に対する技術的な要求を解決するものである。本発明はデルタ・シグマアナログ・デジタル変換器を有して使用されるように構成された量子化装置を含んでいる。その量子化装置は入力アナログ信号を１組のしきい値と比較するように構成された多数の比較器を含み、それに応答してデジタル出力を生成する（適切なしきい値は各量子化装置に対して与えられる）。本発明によれば、変換エラーを最小にするためにしきい値を変更する機構が設けられる。しきい値を変更する機構は抵抗性および／または容量性ラダー回路で構成されることができるが、図示の実施例ではデジタル・アナログ変換器が使用されている。ＤＡＣはエラー成形論理装置により駆動される。
【０００９】
本発明の量子化装置は改良されたデルタ・シグマアナログ・デジタル変換器設計を可能にする。改良されたアナログ・デジタル変換器は中間信号を与えるために入力信号を表す信号とフィードバック信号とを組合わせる機構を含んでいる。第２の機構は中間信号を量子化して出力信号を与えるために設けられている。上述のように量子化装置は複数の比較器を備えて１組のしきい値と中間信号を比較してそれに応答してデジタル信号を出力するように構成されている。量子化装置はさらに等しい数のデジタル・アナログ変換器を備えており、比較器に対してしきい値を供給している。ＤＡＣは比較器の出力に応答するエラー成形によって駆動される。比較器の出力は結合器にフィードバックされる。
【００１０】
本発明はＡＤＣとＤＡＣとを組合わせている。ＤＡＣはＡＤＣのデジタル出力のアナログ等価物を再構成する。好ましい実施例では、ＡＤＣはしきい値当たり１個の比較器から構成されたフラッシュ変換器である。ＤＡＣは１組の公称的に同一の単位素子の出力を合計することにより動作する。ＤＡＣはフラッシュＡＤＣ中にある比較器と同じ数の素子を有し、各比較器はＤＡＣの１つの素子を駆動する。優れた特徴は、ＡＤＣ中の比較器のしきい値が個別にダイナミックに調節されることができて、それによりＤＡＣの１つの素子とＡＤＣ特定のしきい値との間の対応が論理回路の制御下でサンプルごとに変化されることができることである。
【００１１】
この構成はＤＡＣ素子とＡＤＣしきい値との間の対応が、ＡＤＣとＤＡＣとの間の信号路中に何等付加的な遅延を導入することなく再マップすることを可能にする。高速連続時間デルタ・シグマ変調器においては、これはサンプルレートにペナルティを生じることなくＤＡＣ素子の不整合エラーのランダム化または成形を可能にし、変調器の動作を不安定或いは劣化させる過度の遅延をループ中に付加することもない。
【発明を実施するための最良の形態】
【００１２】
本発明を添付図面に示された例示的な実施形態および応用について説明して本発明の利点について明らかにする。  
本発明はここで特定の応用に対する実施形態を参照にして説明するが、本発明はそれに限定されるものではないことを理解すべきである。当業者は本発明の技術的範囲内における付加的な変形、応用、および実施例および本発明が有効に利用できる付加的な分野を認識するであろう。
【００１３】
図１は本発明によるデルタ・シグマアナログ・デジタル変換器のトップレベルのブロック図である。ＡＤＣ10はデルタ・シグマ変調器20とデジタルフィルタおよびデシメータ30を含んでいる。（デジタルフィルタおよびデシメータ30は通常の設計および構造のものでよい。）ＡＤＣはある予め定められた帯域幅内のコンポーネントからなるアナログ信号をデジタル化する。その帯域幅は出力サンプルレートｆout でサンプルされたデータにより表されることができる。変調器のサンプルレートｆs はオーバーサンプル比（ＯＳＲ）により出力レートよりも高い。高いレートｆs における変調器20の出力は低い分解能（低いビット数）であるが、低い分解能から生じる量子化エラーは所望のアナログ入力帯域幅内のその振幅を最小にするために周波数において成形される性質を有している。後続するデジタルフィルタおよびデシメータは入力周波数に含まれた周波数帯域だけを通過させるために、量子化エラーの大部分は阻止され、サンプルレートをｆout へ減少させる。その結果としてレートｆout における高い分解能（高いビット数および低い量子化エラー）のデータ流が生成されてアナログ入力を正確に表すことができる。
【００１４】
図２は通常の技術により構成された簡単なバージョンのデルタ・シグマ変調器20' のブロック図である。通常のデルタ・シグマ変調器20' は高速連続時間変調器に対する臨界的フィードバック路中に遅延が付加され、相互トランスコンダクタンス22' を含み、それは入力電圧を出力電流に変換する。この電流はフィードバックＤＡＣ26' により与えられるフィードバック信号と加算器24' により結合される。加算器24' の出力は積分器28' の入力である。積分された信号は量子化装置30' に入力され、その量子化装置30' は典型的に固定された比較器を有する複数の比較器により構成されている。比較器の出力は量子化装置のデジタル出力を生成する。量子化装置の出力はエラー成形回路32' を介してフィードバックＤＡＣ26' にフィードバックされる。エラー成形回路32' はＤＡＣ素子選択論理装置として構成される。ＤＡＣ素子選択論理装置は信号をフィードバックＤＡＣへ供給して変換（フィードバック）エラーを最小にする。ＤＡＣフィードバックエラーは入力エラーに等価であり、ＡＤＣの全体の性能における制限ファクタである。また、量子化装置とＤＡＣを通る遅延はフィードバックループにおける達成可能な安定利得を制限し、したがって量子化雑音が抑制される程度を制限し、それもまたＡＤＣ性能における制限ファクタの１つである。これはさらに複雑な変調器に対して特に当てはまる。デルタ・シグマ変調器の全体の正確度はフィードバックＤＡＣからのアナログ信号と変調器のデジタル出力との間の対応に依存している。
【００１５】
最高速度に対するチーキテクチャの選択は量子化装置30' に対するＮ個の比較器のアレイとＮ個の等しい加重の切替えられる電流源のＤＡＣ26' であり、各比較器は直接１つのＤＡＣ電流スイッチを駆動する。ＤＡＣ電流スイッチの出力は電流合算ノード24' に直接駆動される。ＤＡＣ26' 出力の単位はＤＡＣ素子電流と単一のＤＡＣ出力サンプルの長さの積に等しい電荷量である。
【００１６】
残念ながら、上述したように連続時間デルタ・シグマ変調器ｍにおけるフィードバックＤＡＣに対するこのような従来技術のエラー成形技術の構成は、ＡＤＣ（28', 30'）とＤＡＣ（26')との間の実質的な遅延を与える。この回路を通る遅延はサンプリングクロックの半周期に対して最小の許容可能な時間に実効的に付加され、したがって最大サンプリング周波数および所定のオーバーサンプル比に対する得られる信号帯域幅を減少させる。
【００１７】
ＤＡＣにおけるエラーの別の原因は公称上同一の単位電流源間の不整合である。順序を選択するための技術において多数のエラー成形アルゴリズムが存在する。それにおいて、ＤＡＣ素子は、個々の素子間の不整合エラーの影響がある周波数範囲にわたって実質的に消去されるようにオーバーサンプルされたＤＡＣにおいて使用される。サンプル時間前にどれだけの数のＤＡＣの素子がスイッチ・オンにされたかは知られていないから、アルゴリズムは特定の素子に対する使用のための優先度を割当てる。使用される最高の優先度を有する素子、すなわち、最低のしきい値電圧を有する素子は最初にターンオンされる比較器に割当てられる。通常、比較器入力は抵抗ラダーネットワークを介して駆動され、それは比較器間でしきい値電圧の固定された関係を設定する。低いしきい値の比較器素子に対する高い優先度の割当てはその後スイッチングマトリックスにより行われ、或いは等価なスイッチング回路で等化装置出力とＤＡＣ素子スイッチとの間で行われる。
【００１８】
したがって、関連する問題を消去しながら、デルタ・シグマＡＤＣ変換器の速度を増加させるシステムまたは技術に対する必要性は解決されていない。
【００１９】
図３は本発明の技術により構成されたデルタ・シグマ変調器20のブロック図である。この変調器20は図２の変調器20' に類似しているが、次の点が相違している。
【００２０】
１）量子化装置30は以下詳しく説明するように優れた特有の設計である。
【００２１】
２）フィードバックＤＡＣ26は量子化装置30の出力を直接供給される。
【００２２】
３）ＤＡＣ素子選択論理装置32の出力は量子化装置30に与えられる。
【００２３】
４）エラー成形論理装置は、本出願人によって出願された明細書（PD R98091 号）に記載された技術にしたがって構成される。この出願の明細書は本出願の参考文献とされる。
【００２４】
図４は図３のデルタ・シグマ変調器の量子化装置30の概略図である。量子化装置30はＮ個の補助的（オフセット）ＤＡＣ32, 34, 36を含んでいる。各補助的ＤＡＣ32, 34, 36はＤＡＣ素子選択論理装置32からのしきい値オフセットデータを受取り、複数の比較器42, 44, 46のそれぞれのしきい値を設定する。比較器の出力は通常の方法でラッチされる。ラッチ（72, 74, 76）の出力は電流源（82, 84, 86）を出力ノードに切換えるために使用される。
【００２５】
本発明によれば、比較器しきい値とＤＡＣ素子スイッチとの間の関係の再割当てはダイナミックに比較器しきい値をシフトすることによって行われ、一方では特定の比較器出力とＤＡＣスイッチとの間の固定接続を維持する。これはＮ個の補助的ＤＡＣ32, 34, 36のアレイにより行われ、それは図４に示されたように、それぞれ対応する数の比較器しきい値入力を駆動し、それによって低いしきい値はフィードバックＤＡＣ26の高い優先度の素子に接続された比較器に割当てられることができる。これらの補助的ＤＡＣ32, 34, 36はフィードバックＤＡＣ26よりも直接的な正確度の要求が遥かに低くなるように選択され、これらのＤＡＣにより導入されるエラーは量子化装置中の量子化エラーと等価であるのでデルタ・シグマ変調器の全ループ利得により抑制される。補助的ＤＡＣは変調器のデジタル出力とフィードバックＤＡＣアナログ出力との間の相違を導入しない。すなわち、本発明は比較器しきい値とフィードバックＤＡＣ素子との間の対応を再割当てすることを可能にし、比較器再生時間と妥協せず、量子化装置とフィードバックＤＡＣとを通る通路中に余分の遅延を導入することもない。
【００２６】
本発明の基本的な利点は、量子化装置出力とＤＡＣスイッチとの間の臨界的な通路中の不必要な可変遅延を除去することである。量子化装置およびフィードバックＤＡＣと関連する遅延がクロック信号によって制御されることは一般的に望ましい。特に、フィードバックＤＡＣスイッチのクロック制御はＡＤＣ全体のサンプリング、ジッターを決定し、非常に正確でなければならない。クロックによって容易に制御され遅延の最小のインクリメントはサンプリングクロックの半周期である。
【００２７】
図４に示された全体の量子化装置およびフィードバックＤＡＣはＮ個の同一の信号路を含んでいる。各信号路では、比較器は機能的にＤラッチと等価であり、それはクロックが高い時入力（透明である）を追跡し、クロックが低いときに正のフィードバックを有し、それにより出力は飽和された、或いは制限された論理状態に駆動される。非常に高速の比較器は一般に追跡モードで低い利得を有し、そのため比較器への入力がしきい値電圧（比較器の基準入力の電圧）に近い場合には、出力はサンプリング時間におけるフル論理スイングよりもはるかに小さい。再生モードでは、正のフィードバックが存在し、そのため、出力電圧はフルスイングで飽和するまで成長する。比較器が再生に切換えられたとき、スタート電圧が論理スイングの小さい部分にすぎない場合には、最初は“再生時定数”と呼ばれる特性時定数により指数関数的に増加する。ＤＡＣスイッチを正確な時間に再生可能な動作にするように正確に単位電荷を合算ノードに放出するために、フル論理スイングにより駆動されなければならない。ＤＡＣスイッチに供給されたとき比較器出力がまだ設定されていない場合には、フルパルスよりも若干小さいパルスが合算ノードに放出される。したがって、エラーはＤＡＣ出力において雑音として生成される。必要な雑音フロアに応じて、比較器を設定する再生時定数の少なくとも５乃至１０倍が通常必要であり、そのため短縮されたパルスの入来は無効にされるように十分に低い。
【００２８】
図４のラッチ方式により、比較器（42, 44, 46）が再生中であるときに比較器のすぐ後のラッチ（62, 64, 66）は追跡モードにあり、そのためその出力は比較器出力に追従して指数関数的に増加し、飽和する。サンプリング期間に続く半クロック周期に比較器の後の第２のラッチ（72, 74, 76）は保持から追跡に切換えられ、その出力は第１のラッチの出力に追従する。もしも比較器と第１のラッチが半クロック周期内でフルの、飽和された論理スイングに設定されるならば、第２のラッチの出力は再生状態に切換えられ、したがってＤＡＣスイッチを駆動するのに適切になる。最大サンプルレートに対する時間制約は、適切な低い雑音フロアを確保するためにサンプルクロックの半周期がラッチの伝搬遅延プラス比較器時定数の必要なビット数を含んでいなければならないことが認められる。
【００２９】
比較器とＤＡＣとの間のスイッチングマトリックスまたはそれと等価な回路が比較器とＤＡＣ素子との間の接続を再マップするために使用されるならば、それは付加的な遅延を導入する。また、選択された特定の再マップに応じて恐らく遅延の変化が導入されるであろう。タイミング変化による付加的なエラーの回路への導入を避けるために、ＤＡＣスイッチから少なくとも２ラッチ隔離しなければならない。比較器出力と比較器の後の第１のラッチとの間に配置されたならば、その遅延はサンプリングクロックの許容可能な最小の半周期に直接付加される。これは最大の使用可能なサンプリングレートを制限し、したがってデルタ・シグマ変調器に対する達成可能なオーバーサンプリング比を制限する。再生時間と妥協せずに回路遅延に適合するために、付加的なラッチのランクが量子化装置とＤＡＣスイッチとの間に付加される場合には、付加的な全体の遅延はフィードバックループ応答特性を著しく劣化させるであろう。
【００３０】
また、エラーが反復可能であることが必要であるエラー消去のためのアルゴリズムは何の価値もない。各比較器から１つのＤＡＣスイッチへの固定した通路により、量子化装置とＤＡＣとの間で異なったスイッチング回路設定をする敏感なタイミングエラーの変化が生じてはならない。結果として比較器しきい値の変更の技術は、量子化装置とＤＡＣとの間の実際にスイッチング回路によって達成されることのできるよりもさらに正確な消去を得ることができる。
【００３１】
もちろん、本発明はエラー消去アルゴリズムの使用のために再分類することなくスプリアス応答を最小にするために、ＤＡＣエラーを単にランダム化する場合にもまた適用可能である。
【００３２】
本発明を実行するために満足されなければならない１つの制約は、ＤＡＣ素子の使用の優先度が現在のサンプルからの量子化装置出力に依存しなければならないのではなく、前のサンプルからのＤＡＣ素子の使用にのみ依存しなければならないことである。エラー成形アルゴリズムの構成は、特定のサンプルに対する優先度がサンプリング時間の前にこれらのＤＡＣが設定されることを可能にする十分な時間マージンで決定されて補助ＤＡＣへの適切な駆動信号に復号されるようにしなければならない。前述の参考文献の特許明細書(PD R98091) に記載されているような幾つかのアルゴリズムに対して、これは容易に満足される。しかしながら、この方法は、Adams ＆Kwanの米国特許第５４０４１４２号明細書に記載されているようなアルゴリズムには適用可能ではない。その場合にはこのサンプルからのデータはどのＤＡＣ素子が使用されるかを決定するために使用される。
【００３３】
量子化装置の生の出力は量子化装置中の比較器の数に等しいデータラインの数である。通常これを２進数のある種の形態のようなさらにコンパクトな形態に変換するのが有効である。並列またはフラッシュ量子化装置からの出力についてこの変換を行う最も普通の方式は、量子化装置しきい値の固定された順序に基づいており、それはこの場合には適切ではない。使用されることのできる簡単な方法は加算ツリーにより量子化装置出力を合計することである。理想的には、加算器への入力はフィードバックＤＡＣスイッチを駆動するラッチから取られなければならない。これはデジタル出力とフィードバックＤＡＣのアナログ出力との間の差異を最小にする利点がある。それはまた、量子化装置出力中のバブルエラーに完全に不感であり、実効的な比較器しきい値は誤っており、そのためアレイ中の位置の関数として出力は全てオンから全てオフへ急激な変化はしない。
【００３４】
場合によっては、比較器しきい値を設定する補助ＤＡＣに対して分布構造を構成することが都合のよいこともある。その場合には、例えば、微細ＤＡＣの小さいセットは比較器のグループに共通であり、そのそれぞれは、１比較器入力当たり単にＤＡＣがある場合よりも低い分解能を有する粗ＤＡＣを有する。
【００３５】
以上、本発明は特定の応用に対する特定の実施形態を参照にして説明された。付加的なの変形、変更、応用および実施形態が特許請求の範囲に記載された本発明の技術的範囲を逸脱することなく可能であることは当業者に明白であろう。例えば、本発明は可変比較器しきい値を設定するために補助ＤＡＣを使用することに限定されない。任意の適当な回路が本発明の技術的範囲を逸脱することなく使用されることが可能であり、それには抵抗ラダー、キャパシタラダーおよびその他の適当な構成が含まれるがそれに限定されるものではない。
【００３６】
したがって、これらのすべての応用、変型、および実施形態は特許請求の範囲に規定された本発明の技術的範囲に含まれることを意図している。
【図面の簡単な説明】
【００３７】
【図１】本発明によるデルタ・シグマアナログ・デジタル変換器のトップレベルのブロック図。
【図２】通常の技術により構成されたデルタ・シグマアナログ・デジタル変換器のブロック図。
【図３】本発明の技術により構成されたデルタ・シグマ変調器のブロック図。
【図４】図３のデルタ・シグマ変調器の量子化装置の概略図。
【図１】
2005532731.tif 000003
【図２】
2005532731.tif 000004
【図３】
2005532731.tif 000005
【図４】
2005532731.tif 000006
【手続補正書】
【提出日】平成17年6月15日(2005.6.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デルタ・シグマアナログ・デジタル変換器で使用される量子化装置において、
入力アナログ信号をしきい値と比較してそれに応答してデジタル出力を生成する第１および第２の比較器と、
第１および第２のしきい値を前記第１および第２の比較器にそれぞれ与える回路と、
前記第１または第２のしきい値を変更する回路とを具備している装置。
【請求項２】
前記第１および第２のしきい値を与える回路はそれぞれ第１および第２のデジタル・アナログ変換器である請求項１記載の方法。
【請求項３】
前記第１または第２のしきい値を変更する回路は、前記第１および第２のデジタル・アナログ変換器に対してデジタル入力を与える論理回路である請求項２記載の方法。
【請求項４】
中間信号を出力するために入力信号を表す信号とフィードバック信号とを結合する加算器と、
前記中間信号を量子化して出力信号を生成する量子化装置とを具備し、
前記量子化装置は、
前記中間信号をしきい値と比較してそれに応答してデジタル出力を生成する第１および第２の比較器と、
前記第１および第２の比較器にそれぞれ第１および第２のしきい値を与える第１および第２のデジタル・アナログ変換器とを備え、
さらに、前記出力信号を前記加算器にフィードバックするためのフィードバックデジタル・アナログ変換器と、
前記出力信号に応答して前記第１および第２のデジタル・アナログ変換器に入力を与えるエラー成形回路とを具備していることを特徴とするデルタ・シグマアナログ・デジタル変換器。
【国際調査報告】
2005532731.tif 000007
2005532731.tif 000008
2005532731.tif 000009