(57)【要約】第１回路負荷と共に１つの集積回路に実装された調整回路（３０）は、電源電圧を発生させる電源に結合された入力（３１０）と、第１回路負荷に結合された第１出力とを有する。調整回路（３０）は、第１出力における電圧変化を低減させる入力コンデンサ（１０９）と、所定の電圧を発生させる少なくとも１つの第１電圧調整器（１１２）とを備える。
2005502249.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を発生させる電源に結合された入力と、第１回路負荷に結合された第１出力とを有する調整回路であって、該調整回路は、
前記入力および接地に結合され、前記第１出力における電圧変化を低減させる入力コンデンサと、
該入力コンデンサに結合され、前記第１負荷において所定の電圧を発生させる少なくとも１つの第１電圧調整器とを備え、
これによって前記調整回路と前記第１回路負荷とが１つの集積回路に組み込まれる調整回路。
【請求項２】
前記第１出力および接地に結合された第１出力コンデンサをさらに備える、請求項１に記載の調整回路。
【請求項３】
前記入力コンデンサは薄膜酸化物Ｎ−チャネルトランジスタである、請求項２に記載の調整回路。
【請求項４】
静電放電の発生時に前記入力コンデンサを損傷から保護する保護装置をさらに備える、請求項３に記載の調整回路。
【請求項５】
前記第１負荷は１つのスイッチング回路であるか、または複数のスイッチング回路である、請求項２に記載の調整回路。
【請求項６】
前記第２負荷は１つのスイッチング回路であるか、または複数のスイッチング回路である、請求項５に記載の調整回路。
【請求項７】
前記集積回路に組み込まれた第２負荷において第２の所定の電圧を発生させる第２電圧調整器であって、その入力が前記入力コンデンサに結合されている第２電圧調整器と、
該第２電圧調整器の出力である第２出力と接地とに結合された第２出力コンデンサとをさらに備える、請求項２に記載の調整回路。
【請求項８】
前記入力コンデンサは薄膜酸化物Ｎ−チャネルトランジスタである、請求項７に記載の調整回路。
【請求項９】
静電放電の発生時に前記入力コンデンサを損傷から保護する保護装置をさらに備える、請求項８に記載の調整回路。
【請求項１０】
前記第１負荷は１つのスイッチング回路であるか、または複数のスイッチング回路である、請求項７に記載の調整回路。
【請求項１１】
前記第２負荷は１つのスイッチング回路であるか、または複数のスイッチング回路である、請求項１０に記載の調整回路。
【請求項１２】
１つの基板に組み込まれた広帯域チューナーであって、
広帯域無線周波数（ＲＦ）入力信号を受け取って増幅する増幅器と、
チャネル選択および周波数変換に使用される局部発振器周波数信号を発生させる周波数合成器であって、前記局所発振器周波数を分割して分割された周波数を出力する周波数分割器を備える周波数合成器と、
電源電圧を発生させる電源に結合された入力と第１の前記周波数合成器に結合された出力とを有する調整回路とを備え、該調整回路は、
前記入力および接地に結合され、前記第１出力における電圧変化を低減させる入力コンデンサと、
該入力コンデンサに結合され、前記第１負荷において所定の電圧を発生させる少なくとも１つの第１電圧調整器とを備えるチューナー。
【請求項１３】
前記局所発振器周波数を使用して前記入力信号を所定の中間周波数に周波数変換する混合器をさらに備える、請求項１２に記載のチューナー。
【請求項１４】
前記周波数合成器は位相ロックループ構成において実施され、かつ
参照周波数信号を発生させる参照発生器と、
前記分割された周波数と前記参照周波数との位相差を測定して、前記位相差に比例するエラー信号を発生させる位相検波器と、
前記エラー信号に応答して充電電流を発生させるチャージポンプと、
前記チャージポンプに応答して、前記充電電流の減少に伴って増大する参照電圧を発生させるループフィルタと、
前記参照電圧に応答して前記局所発振器周波数を発生させる電圧制御発振器とをさらに備える、請求項１３に記載のチューナー。
【請求項１５】
増幅器は低ノイズ増幅器である、請求項１４に記載のチューナー。
【請求項１６】
前記周波数分割器、前記位相検波器、前記参照発生器および前記チャージポンプはディジタル回路である、請求項１５に記載のチューナー。
【請求項１７】
前記周波数分割器はディジタルＤ−フロップ構成を使用して実施される、請求項１６に記載のチューナー。
【請求項１８】
前記調整回路は前記第１出力および接地に結合された第１出力コンデンサをさらに有する、請求項１７に記載のチューナー。
【請求項１９】
前記入力コンデンサは薄膜酸化物Ｎチャネルトランジスタである、請求項１８に記載のチューナー。
【請求項２０】
前記調整回路は静電放電の発生時に前記入力コンデンサを損傷から保護する保護装置をさらに備える、請求項１９に記載のチューナー。
【請求項２１】
前記第１出力は前記周波数分割器、前記位相検波器、前記参照発生器および前記チャージポンプにさらに結合されている、請求項２０に記載のチューナー。
【請求項２２】
前記参照発生器は、
低周波数で信号を発生させる水晶発振器と、
前記水晶発振器から前記信号を受信して該信号を倍増し、前記参照周波数を発生させる参照分割器とを備える、請求項２１に記載のチューナー。
【請求項２３】
前記調整回路は、
第２出力において第２の所定の電圧を発生させる第２電圧調整器であって、その入力が前記入力コンデンサに結合されている第２電圧調整器と、
前記第２電圧調整器の出力である第２出力と接地とに結合された第２出力コンデンサとをさらに備える、請求項１８に記載のチューナー。
【請求項２４】
前記入力コンデンサは薄膜酸化物Ｎチャネルトランジスタである、請求項２３に記載のチューナー。
【請求項２５】
前記調整回路は静電放電の発生時に前記入力コンデンサを損傷から保護する保護装置をさらに備える、請求項２４に記載のチューナー。
【請求項２６】
前記第１出力は前記周波数分割器、前記位相検波器および前記参照発生器記にさらに結合されている、請求項２５に記載のチューナー。
【請求項２７】
前記第２出力は前記チャージポンプに結合されている、請求項２６に記載のチューナー。
【請求項２８】
前記調整回路は、
第２出力において第２の所定の電圧を発生させる複数の電圧調整器であって、その入力が前記入力に結合されている複数の電圧調整器と、
前記複数の電圧調整器の各出力および接地に結合された複数の出力コンデンサであって、その各出力が前記チャージポンプ、前記周波数分割器、前記位相検波器または前記参照発生器に結合された複数の出力コンデンサとをさらに備える、請求項２５に記載のチューナー。
【請求項２９】
広帯域チューナー内の調整回路であって、前記チューナーは１つの基板に組み込まれ、前記チューナーは、広帯域無線周波数（ＲＦ）入力信号を受け取って増幅する増幅器と、チャネル選択および周波数変換に使用される局部発振器周波数信号を発生させる周波数合成器であって、前記局所発振器周波数を変えて分割された周波数を出力する周波数分割器を備える周波数合成器と、電源電圧を発生させる電源に結合された入力と、前記周波数合成器に結合された出力とを有する調整回路とを備え、前記調整回路は、
前記出力における電圧変化を低減させる入力コンデンサと、
該入力コンデンサに結合され、前記出力において所定の電圧を発生させる電圧調整器とを備える調整回路。
【請求項３０】
前記チューナーは前記局所発振器周波数を使用して前記入力信号を所定の中間周波数に周波数変換する混合器をさらに備える、請求項２９に記載の調整回路。
【請求項３１】
前記周波数合成器は位相ロックループ構成において実施され、かつ
参照周波数信号を発生させる参照発生器と、
前記分割された周波数と前記参照周波数との位相差を測定して、前記位相差に比例するエラー信号を発生させる位相検波器と、
前記エラー信号に応答して充電電流を発生させるチャージポンプと、
前記チャージポンプに応答して、前記充電電流の減少に伴って増大する参照電圧を発生させるループフィルタと、
前記参照電圧に応答して前記局所発振器周波数を発生させる電圧制御発振器とをさらに備える、請求項３０に記載の調整回路。
【請求項３２】
増幅器は低ノイズ増幅器である、請求項３１に記載の調整回路。
【請求項３３】
前記周波数分割器、前記位相検波器、前記参照発生器および前記チャージポンプはディジタル回路である、請求項３２に記載の調整回路。
【請求項３４】
前記周波数分割器はディジタルＤ−フロップ構成を使用して実施される、請求項３３に記載の調整回路。
【請求項３５】
前記参照発生器は、
低周波数で信号を発生させる水晶発振器と、
前記水晶発振器から前記信号を受信して該信号を倍増し、前記参照周波数を発生させる参照分割器とを備える、請求項３４に記載の調整回路。
【請求項３６】
前記出力および接地に結合された出力コンデンサをさらに備える、請求項３５に記載の調整回路。
【請求項３７】
前記入力コンデンサは薄膜酸化物Ｎ−チャネルトランジスタである、請求項３６に記載の調整回路。
【請求項３８】
静電放電の発生時に前記入力コンデンサを損傷から保護する保護装置をさらに備える、請求項３７に記載の調整回路。
【請求項３９】
前記電圧調整器の出力は前記周波数分割器、前記チャージポンプ、前記周波数分割器、前記チャージポンプ、前記位相検波器および前記参照発生器にさらに結合されている、請求項３８に記載の調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に調整回路に関する。より詳細には、本発明は、回路負荷を有する１つのＣＭＯＳ集積回路に完全に組み込まれた高性能調整回路に関する。
【背景技術】
【０００２】
小型かつ高速の電子デバイスが求められるようになるのに従って、集積回路に対する需要も高まっている。ディジタル部品は省面積であり、アナログ回路よりも高速なこともあるため、集積回路負荷（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ  ｌｏａｄｓ）においてディジタル部品が多用されている。しかし、ディジタル回路を使用することによって、集積回路負荷の出力に影響を及ぼし、回路の有用性を損なう回路ノイズが発生する可能性もある。このような回路負荷の例に、混合モード回路、ディジタル回路を併用するアナログ回路、大量のノイズを発生させる大規模なディジタル回路がある。ディジタル回路の上記の問題に対処すべく、遠隔調整回路が用いられてきた。
【０００３】
遠隔調整回路は、ディジタル部品のスイッチングによって発生するノイズを抑制して、出力信号の品質および精度を向上させる。しかし、遠隔調整回路は別の基板に設けられるため、その分の面積が必要となる。
【０００４】
調整を要する集積型混合モード回路の例に広帯域チューナーがある。広帯域チューナーは、一般的な家庭用テレビジョンやビデオデッキから、より複雑なケーブルセットトップボックス、ケーブルモデム、ケーブル電話システム、ウェブＴＶ、ＰＣ／ＴＶ、様々なディジタルテレビジョン装置に至るまで、多種多様な家電に搭載されている。これらの機器のチューナーの基本的な機能は、ＲＦ広帯域ゲートウェイとして動作し、入力帯域幅の使用可能なチャネルの全てを受信し、所望のチャネルを選択し、所望のチャネル以外のチャネルを全て排除して所望のチャネルを中間周波数（ＩＦ）に変換することにある。これらのチューナーは、放送事業者およびケーブル事業者が使用する周波数から鑑みて５０〜８６０ＭＨｚの周波数範囲に対応している。
【０００５】
ＰＣ、ＴＶおよびインターネット対応の製品を実現するチューナーの性能に対する要求は、従来のテレビジョンチューナーに対する要求とは大きく異なる。アプリケーションが高度になるにつれ、より高性能のチューナーが所望されるようになっている。１つの集積回路にチューナーを組み込むことが一層求められるようになっている。しかし、既存の集積型チューナーの性能は、広帯域チューナー内に完全に組み込まれた発振器の位相ノイズによって制限される。チューナーの性能を向上させるには、位相ノイズの低い、完全に組み込まれた発振器が使用される。
【０００６】
このほか、１つの集積回路に組み込んだチューナーの性能を向上させるために、共通の集積回路基板に、電圧制御発振器（ＶＣＯ）および周波数合成器と併せて低ノイズ増幅器が使用されている。上記の組み合わせを用いるために、合成器周波数分割器（ｓｙｎｔｈｅｓｉｚｅｒ  ｆｒｅｑｕｅｎｃｙ  ｄｉｖｉｄｅｒ）用の電流制御論理回路が使用されてきた。これは、低ノイズ増幅器、周波数分割器やその他の影響を受けやすいアナログ回路を１つの基板に組み込む場合に、周波数分割器が発生する周波数妨害（雑音［ｓｐｕｒ］）を最小にし、低ノイズ増幅器への干渉を防ぐために行われる。しかし、電流制御周波数分割器は位相ノイズが大きく、集積型ＶＣＯに対して実現可能な位相ノイズ性能を著しく損なう。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、回路負荷と共に１つの集積回路基板に組み込むことが可能であり、回路負荷（ｃｉｒｃｕｉｔ  ｌｏａｄ）が発生させる基板妨害が、出力に影響を及ぼすことを防ぐ調整回路が求められている。
【０００８】
低ノイズ広帯域無線周波数増幅器と位相ノイズディジタル周波数合成器分割器（ｓｙｎｔｈｅｓｉｚｅｒ  ｄｉｖｉｄｅｒ）とを１つの集積回路基板に実装し、ディジタル周波数分割器の周波数妨害による広帯域低ノイズ増幅器への干渉を防止する完全に組み込まれたチューナーが求められている。
【課題を解決するための手段】
【０００９】
第１回路負荷と共に１つの集積回路に実装された調整回路は、電源電圧を発生させる電源に結合された入力と、第１回路負荷に結合された第１出力とを有する。調整回路は、第１出力における電圧変化を低減させる入力コンデンサと、所定の電圧を発生させる少なくとも１つの第１電圧調整器とを備える。
【発明を実施するための最良の形態】
【００１０】
本発明を添付の図面を参照して説明する。図面において、同一の参照符号は同じ要素を参照している。
下記の詳細説明は、好適な例示の実施形態を示すものに過ぎず、本発明の範囲、適用範囲および構成を限定することを意図するものではない。そうではなく、好適な例示の実施形態に関する下記の詳細説明は、当業者が、本発明の好適な例示の実施形態を実施できるよう説明するものである。本発明の範囲並びに趣旨を逸脱することなく、本発明の要素の機能および構成を様々に変更可能であることが理解されるであろう。
【００１１】
図１に、本発明の好適な実施形態による調整回路３０の回路図を示す。調整回路３０は、結合負荷（ｃｏｕｐｌｅｄ  ｌｏａｄ）（図示なし）への供給電圧を発生して、基板妨害（ｓｕｂｓｔｒａｔｅ  ｄｉｓｔｕｒｂａｎｃｅ）を減衰させるために使用される。調整回路３０は、調整器出力コンデンサ１０７、調整器入力コンデンサ１０９、電圧調整器１１２、静電放電保護装置１２３および電源３１０を有する。電圧調整器回路１１２は、結合負荷（図示なし）への電力供給に必要な電圧を供給する。
【００１２】
電圧調整器の例には、図４のＭｏｔｏｒｏｌａ  ＭＣ７８０００シリーズがある。電圧調整器１１２は、結合されている任意の部品に供給する所定の出力電圧の出力を調整する。電圧調整器は当業界では公知であるため、詳細な議論は不要であり、本開示には含めない。
【００１３】
図１に戻ると、調整器出力コンデンサ１０７は、電圧調整器１１２の出力に結合されている。この出力コンデンサ１０７は、調整器出力バイパスコンデンサとして作用し、負荷に必要な電流を即座に供給する。
【００１４】
電圧調整器１１２の入力には調整器入力コンデンサ１０９が結合されている。入力コンデンサ１０９は、電圧調整器１１２の入力に配置されており、基板妨害を大幅に低減させる。この調整器入力コンデンサ１０９がなければ、結合負荷（図示なし）内のいずれかのディジタルスイッチ素子内でディジタルスイッチングが発生する度に、調整器出力コンデンサ１０７の両端に急激な電圧変化が発生する。この電圧変化は、調整器入力インダクタンス１１７，１１８、電源３１０のボンドワイヤへ伝えられ、電圧調整器１１２の調整器パスデバイス（ｐａｓｓ  ｄｅｖｉｃｅ）ＭＰｐａｓｓの両端にみられる寄生キャパシタンス１１１を通り、調整器１１２の出力電圧変化に比例する集積回路基板の電圧レベルを妨害することになる。入力コンデンサ１０９は、図４に示す調整器パスデバイスＭＰｐａｓｓの寄生キャパシタンス１１１と協働し、調整器１１２の出力電圧変化が入力供給インダクタンス１１７，１１８に伝わる前に、この変化を容量性に（ｃａｐａｃｉｔｉｖｅｌｙ）分割する。入力コンデンサ１０９により、関連する基板妨害が単に減衰する。
【００１５】
入力端子および出力端子間の寄生キャパシタンス１１１が約１ｐｆであるパスデバイスＭＰｐａｓｓを備える電圧調整器１１２を例にとって考察する。調整器１１２は、回路負荷（ｃｉｒｃｕｉｔ  ｌｏａｄ）に電力を供給するために用いられる。調整器１１２の出力側のみに１０００ｐｆのコンデンサ１０７が設けられ、入力側にキャパシタンスが設けられない場合、負荷内で発生するディジタルスイッチングにより、調整器出力コンデンサ１０７の両端の電圧がほぼ瞬時に４０ｍＶ低下し得る。仮に調整器入力コンデンサ１０９がない場合、４０ｍＶのこの電圧変化は、調整器入力インダクタンス１１７に即座へ伝えられ、調整器パスデバイスＭＰｐａｓｓの両端にみられる寄生キャパシタンス１１１を通り、集積回路基板に約４０ｍＶの妨害を発生させることになる。本例においては、入力インダクタンス１１７の値は２．５ｎＨである。
【００１６】
しかし、本発明によって、調整器１１２の入力供給端子間に１０００ｐｆのコンデンサ１０９が配置された場合、１０００の容量性減衰（ｃａｐａｃｉｔｉｖｅ  ａｔｔｅｎｕａｔｉｏｎ）が達成され、基板妨害が１０００分の１（入力コンデンサ１０９と寄生キャパシタンス１１１との比）に減少する。調整器出力コンデンサ１０７のみで同様の効果を得るには、１，０００，０００ｐｆの出力キャパシタンスが必要となる。このため、組み込まれた調整器入力コンデンサ１０９は、既に大容量の調整器出力コンデンサ１０７を、入力コンデンサ１０７を設けない例と比較して１０００倍（Ｃ１０９／Ｃ１１１の比）に効率的に増幅させることになる。組み込まれた調整器入力コンデンサ１０９を有するこの調整器回路３０が、１００ｍＡのスイッチング電流を２５ＭＨｚ周期で発生させる高性能ディジタル回路への電源供給に使用された場合、スイッチング雑音（ｓｗｉｔｃｈｉｎｇ  ｓｐｕｒ）が全て１．０μＶｒｍｓ未満に減衰される。
【００１７】
１つの電圧調整器を１つの結合負荷に使用する例を示したが、出力に複数の負荷を結合させてもよい。さらに、図２に示すように、２つの電圧調整器を使用して、複数のコンポーネント負荷（ｃｏｍｐｏｎｅｎｔ  ｌｏａｄ）に必要な電圧を供給すると共に、コンポーネントのスイッチングによって発生する基板妨害を減衰させてもよい。電圧調整器と負荷との結合は様々に行うことができ、図３に示すように３個以上の電圧調整器を調整回路３０を使用し得ることが当業者によって理解されよう。
【００１８】
本発明の好適な実施形態においては、集積回路の面積およびコストを最小にするために、入力コンデンサ１０９の実装に薄膜酸化物（ｔｈｉｎ  ｏｘｉｄｅ）トランジスタが使用される。静電放電の発生により上記コンデンサ１０９が損傷することを防ぐために、静電放電保護装置１２３もチップに実装され、入力コンデンサ１０９の両端に直に配置される。
【００１９】
上記のように、本発明の調整回路３０を使用して、同回路に結合される負荷によって生じる基板妨害を減衰させることができる。下記に、本発明の調整器回路を搭載した広帯域チューナーを詳細に記載する。
【００２０】
図５は、本発明の好適な実施形態に従って作製したチューナーシステム１０のブロック図である。チューナーシステム１０は、増幅器１０５、混合器１０３、周波数合成器２０、および調整回路３０を備える。入力無線周波数（ＲＦ）信号ＲＦｉｎが、増幅器１０５によって受信される。増幅器１０５は、混合器１０３に結合されており、受信チャネルのスペクトルにわたって可変の信号レベルを調整する。本開示のために、増幅器１０５は好ましくは入力周波数範囲が５０〜８６０ＭＨｚの低ノイズ増幅器である。この型の増幅器は、チューナーシステムに与えるノイズが最も少ない。低ノイズ増幅器が好ましくはあるが、他の型の増幅器（低ノイズ増幅器、バッファ、インピーダンス整合増幅器、減衰器、混合器など）を使用することもできる。増幅器１０５の出力は混合器１０３に送られる。
【００２１】
混合器１０３は、周波数合成器２０、増幅器１０５およびフィルタ１２に結合されている。混合器１０３は、所定の周波数のＲＦ電力を別の周波数に変換して、信号処理をより容易かつ安価にできるようにする。混合器１０３は、増幅器１０５から増幅された入力信号を、周波数合成器２０から局部発振器周波数信号（ｌｏｃａｌ  ｏｓｃｉｌｌａｔｏｒ  ｆｒｅｑｕｅｎｃｙ  ｓｉｇｎａｌ）を受け取る。混合器１０３内で、増幅された入力信号と局部発振器周波数信号とを混合（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）させることによって中間周波数ＩＦ信号が生成され、フィルタ１２に供給される。次に、フィルタ１２は、ＩＦ信号内の受信信号ＲＦｉｎから狭帯域のチャネルもしくは１つのチャネルを選択する。
【００２２】
周波数合成器２０は、混合器１０３および調整回路３０に結合されている。周波数合成器２０は、周波数分割器１１５、位相検波器１２０、参照発生器１００、チャージポンプ１２１、ループフィルタ１０２および電圧制御発振器（ＶＣＯ）１０１を備える。図５に示すように、周波数合成器２０は、位相ロックループ（ＰＬＬ）構成において実装される。
【００２３】
ＶＣＯ１０１は、混合器１０３を駆動させ、増幅器１０５の入力信号ＲＦｉｎを、所定のＩＦ信号に周波数変換するために使用される。本開示を例示するために、チューナー１０の出力周波数を約１１００ＭＨｚとするが、特定のアプリケーションの要件に応じて、他の周波数を用いてもよい。チューナー１０がこの出力周波数を発生させるためには、ＶＣＯ１０１は、１１５０〜１９６０Ｈｚの範囲の周波数に対応していなければならず、このため完全に組み込まれた広帯域ＶＣＯが使用される。
【００２４】
上記の広い周波数範囲に対応するために、ＶＣＯ１０１を、組み込まれた複数の共振器を使用して実装することも、１つのディジタルリング発振器（ｄｉｇｉｔａｌ  ｒｉｎｇ  ｏｓｃｉｌｌａｔｏｒ）（図示なし）として実装することも可能であることが当業者によって理解される。しかし、この２つの構成には、オンチップに実装可能なインダクタのＱ（ｑｕａｌｉｔｙ  ｆａｃｔｏｒ）が低いため限りがある。ＶＣＯ１０１の位相ノイズを大幅に低減させると共に、チューナーシステム１０の性能を大幅に改善させるために、広帯域低ノイズ周波数合成器２０内にＶＣＯ１０１が配置され、合成器２０の帯域幅内でＶＣＯ１０１のノイズが大幅に減衰される。
【００２５】
周波数合成器２０の参照発振器周波数信号（ｒｅｆｅｒｅｎｃｅ  ｏｓｃｉｌｌａｔｏｒ  ｆｒｅｑｕｅｎｃｙ  ｓｉｇｎａｌ）が、参照発生器１００によって生成される。ＰＬＬ構成により、周波数合成器２０はこの参照周波数にロックする。位相検波器１２０および調整回路３０に結合された参照発生器１００は、水晶制御発振器１２７とこれに結合された参照分割器１２２とを備え、参照周波数Ｆｒｅｆを発生させる。当業者が周知のように、任意の発振器を使用して参照周波数を発生させることができる。しかし、周波数精度が高く、ノイズ性能が良好であるため、好ましくは水晶発振器が使用される。また、参照発振器１２７が必要な参照周波数Ｆｒｅｆを発生可能であれば、参照分割器１２２を省略してもよい。
【００２６】
参照発生器１００からの参照周波数信号Ｆｒｅｆは位相検波器１２０に送られる。位相検波器１２０は、参照発生器１００、周波数分割器１１５、チャージポンプ１２１および調整回路３０に結合されており、周波数分割器１１５から送られる分周信号Ｆｏ／Ｎと、参照発生器１００から送られる参照周波数Ｆｒｅｆとの位相差に比例する信号を発生させる。位相検波器１２０は、２つの周波数信号ＦｒｅｆとＦｏ／Ｎとの差異を検出すると、位相エラー信号が生成され、チャージポンプ１２１に送られる。
【００２７】
チャージポンプ１２１は、調整回路３０、ループフィルタ１０２および位相検波器１２０に結合されており、ループフィルタ１０２を電圧レベルＶＬＰＦまで帯電および放電させる電流を出力する。ループフィルタ１０２が帯電および放電を行うと、ループフィルタ１０２に電圧変化ＶＬＰＦが生じるということが当業者に周知となっている。この電圧変化ＶＬＰＦは、ＶＣＯ１０１の参照となる。
【００２８】
ループフィルタ１０２は、チャージポンプ１２１のほかＶＣＯ１０１に結合されている。ループフィルタ１０２は、チャージポンプ１２１が発生した電流出力を受け取る。ループフィルタ１０２の帯電および放電によって、電圧ＶＬＰＦが生成されてＶＣＯ１０１に出力される。
【００２９】
上に開示したように、ＶＣＯ１０１は、混合器１０３を駆動させる出力周波数を発生して、チューナー１０から所定のＩＦ周波数出力を出力させる。また、ＶＣＯ１０１の出力周波数は周波数分割器１１５にも送られる。周波数分割器１１５は、ＶＣＯ１０１、位相検波器１２０および調整回路３０に結合されており、ＶＣＯ１０１が発生させ、チューナー１０が使用する周波数をＮで分割し、ＰＬＬ構成が、参照発生器１００からの入力周波数よりもＮ倍大きな周波数にロックできるようにする。高性能周波数分割器は、超低ノイズ合成器を作製するために使用される。
【００３０】
図６に、周波数分割器１１５の一部に使用されるディジタルＤ−フロップ回路構成を示す。図６に図示されてはいないものの、Ｉ１，Ｉ２，Ｉ５，Ｉ６のＰ−チャネル素子およびＮ−チャネル素子のインバータのサイズは各々４０／０．３５および２０／０．３５である。Ｉ３，Ｉ４，Ｉ７，Ｉ８のＰ−チャネル素子およびＮ−チャネル素子のインバータのサイズは各々２０／０．３５および１０／０．３５である。図面に記載された回路が何回も繰り返され、相互に接続されて周波数分割器が形成されていることを当業者は理解するであろう。Ｄ−フロップ回路が３回繰り返され、本発明の好適な実施形態による周波数分割器１１５が作製されているが、必要に応じて使用するＤ−フロップ回路の数を変えてもよい。ディジタル周波数分割器構成は、位相検波器１２０によって測定された周波数ＦｒｅｆとＦｏ／Ｎとの位相差を検出するために低位相ノイズを供給するため好ましい。ディジタル周波数分割器出力信号は、アナログ構成において電流制御論理を使用する周波数分割器に比べて信号対雑音が約２０ｄＢ有利である。
【００３１】
上記のように、周波数分割器１１５、参照発生器１００、位相検波器１２０およびチャージポンプ１２１は調整回路３０に結合されている。周波数合成器の上記の構成要素１１５，１００，１２０，１２１はそれぞれディジタル回路であるため、回路内のトランジスタのスイッチングによって基板で周波数妨害（ｆｒｅｑｕｅｎｃｙ  ｄｉｓｔｕｒｂａｎｃｅ）が発生し、これが増幅器１０５やその他の影響を受けやすい回路に干渉すると共に、チューナー１０の全体的な性能に悪影響を及ぼす。当業者が理解するように、スイッチングによるこの妨害は、周波数合成器２０の出力にみられ、最終的にはチューナー１０の出力に悪影響を及ぼす。この周波数妨害が、同じ集積回路基板に存在する増幅器１０５に干渉することを防ぐため、調整回路３０が使用される。例えば、図１Ｂに示す調整器回路３０を使用する場合、周波数分割器１１５、位相検波器１２０および参照発生器１００は「結合負荷＃１」として電圧調整器１１２に結合され、チャージポンプ１２１は「結合負荷＃２」として電圧調整器１１９に結合されている。組み込まれた調整器入力コンデンサ１０９を有するこの調整器回路３０が使用され、高性能ディジタル周波数分割器１１５に電源供給され、１００ｍＡスイッチングの電流が２５ＭＨｚの周期で生成される場合、スイッチング雑音（ｓｗｉｔｃｈｉｎｇ  ｓｐｕｒｓ）が全て１．０μＶｒｍｓ未満に低減される。
【００３２】
好ましくは、周波数分割器１１５とチャージポンプ１２１との相互干渉することを防ぐために、チャージポンプ１２１は、電圧調整器１１２ではなく第２電圧調整器１１９によって電力供給される。ただし、どのような構成であっても、１つの調整器入力コンデンサ１０９が必要となる。２つの電圧調整器１１２，１１９が１つの調整器入力コンデンサ１０９を共用することにより、調整器入力キャパシタンス１０９の所定の合計値について、ディジタル周波数分割器１１５とチャージポンプ１２１との両方が発生させる基板妨害レベルの合計が最小になる。
【００３３】
チューナー１０のディジタルスイッチングの発生に起因する基板妨害を低減させる調整回路３０の能力は、下記の表１に示される。表１に、１２．５ＭＨｚのディジタルスイッチングが発生するときの、入力信号の周波数ＲＦＩＮと、対応する入力参照雑音（ｒｅｆｅｒｒｅｄ  ｓｐｕｒ）のレベルとを示す。当業者によって理解されるように、アナログシステムでは、発生する全スプリアスを少なくとも−５７ｄＢｍＶにすることが望ましい。ディジタルシステムでは、このレベルに関して明確に合意がなされていないものの、−５０ｄｂｃが所望の対象レベルであると考えられている。表１に示すように、本発明の教示を用いることにより、発生する雑音（ｓｐｕｒ）のレベルが所望のレベル以下に押さえられる。
【００３４】
【表１】
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特定の装置を使用して本発明の原理を上記に記載したが、上記の説明は例に過ぎず、本発明の範囲を限定するものではないことが明白である。
【図面の簡単な説明】
【００３５】
【図１】本発明の好適な実施形態による調整回路の回路図。
【図２】別法による本発明の調整回路の回路図。
【図３】第２の別法による本発明の調整回路の回路図。
【図４】本発明に使用される電圧調整器の例を示す図。
【図５】本発明の好適な実施形態による調整回路を備える広帯域チューナーのブロック図。
【図６】本発明の周波数分割器に使用されるディジタルＤ−フロップ回路の回路図。
【図１】
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【図２】
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【図３】
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【図５】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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