(57)【要約】デインタレースとフレーム倍増を一体化したシステム（１１４、１１４′および１１４″）により、連続するラインの現フィールド・ビデオ・データをフィールド周波数の２倍でデインタレースし、順次走査を行うディスプレイに表示するのに適する出力ビット・ストリームを有利に発生する。本発明の原理によるデインタレース／フレーム倍増システムは、フレーム・メモリ構成（１１６、１１６′および１１６″）を備えて、規定のフィールド周波数を有する少なくとも１フレームのインタレース（飛越し走査）されたビデオ（映像）を記憶する。少なくとも１つのデインタレース回路（１１４０１、１１４０′１、１１４０″）は少なくとも２フィールドのビデオ・データをフィールド周波数の少なくとも２倍の周波数でメモリ構成から取り出し、１フィールド期間の１／２で完全なデインタレース機能を実行し、プログレッシブ、フレーム倍増信号を、表示装置で受信するために発生する。
2005532740.tif 000002
【特許請求の範囲】
【請求項１】
デインタレース（ｄｅ‐ｉｎｔｅｒｌａｃｉｎｇ：インタレースの解除）およびフレーム倍増を一体化した装置であって、
規定のフレーム周波数を有するフレームの、インタレースされたビデオ・データを記憶するフレーム・メモリ構成と、
２フレームのうち各フレームのビデオ・データをフレーム周波数の２倍でメモリ構成から取り出し、且つフレーム期間の１／２で完全なデインタレース機能を実行し、プログレッシブ（順次）、フレーム倍増信号を発生し表示装置で受信するための、少なくとも１個のデインタレース回路と、から成る、前記システム。
【請求項２】
第１と第２のデインタレース回路を備え、各回路が２つのシーケンシャル（順次）ラインから同時にビデオ・データを前記メモリ構成から読み出す、請求項１記載の装置。
【請求項３】
第１と第２のライン・メモリを更に備え、更新されたビデオ・データを前記第１と第２のデインタレース回路からそれぞれ受信し、且つこのような更新されたビデオ・データを前記第２と第１のデインタレース回路にそれぞれ書き込む、請求項２記載の装置。
【請求項４】
デインタレース回路が、  
フレーム・メモリ構成内に記憶されたビデオ情報に従って、連続的各ビデオ・ラインＮ（Ｎは、連続的各デインタレース処理ごとに１づつ増大する、ゼロ以外の整数値）について更新された動きを発生する動き計算器と、
前記動き計算器からの更新された動き、およびフレーム構成内に記憶されたビデオ情報に従って、デインタレースされた少なくとも１つの現フィールド・ビデオ・ラインを計算する計算ブロックと、を備える、請求項１記載の装置。
【請求項５】
計算ブロックが、デインタレースされた連続する２つの現フィールド・ビデオ・ラインを計算する、請求項４記載の装置。
【請求項６】
フレーム・メモリ構成中に少なくとも１個のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を含む、請求項１記載の装置。
【請求項７】
フレーム・メモリ構成が、
メモリ・コントローラと、
前記少なくとも１個のＤＲＡＭを前記メモリ・コントローラに結合させる物理的インタフェースと、
複数のＦＩＦＯ（Ｆｉｒｓｔ‐Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）要素を含んでおり、各要素が前記少なくとも１個のＤＲＡＭとデインタレース回路との間で転送されるデータを保持する、ＦＩＦＯブロックと、から成る、請求項６記載の装置。
【請求項８】
デインタレースとフレーム倍増を一体化した装置であって、
規定のフレーム周波数を有するフレームの、インタレースされたビデオ・データを記憶する、フレーム・メモリ構成と、
連続的ビデオ・ラインの第１の対に関連するメモリ構成からビデオ・データを取り出し、且つデインタレース機能を実行して、デインタレースされた連続的な現フィールド・ビデオ・ラインの第１の対を発生させる、第１のデインタレース回路と、
連続的ビデオ・ラインの第２の対に関連するメモリ構成からビデオ・データを取り出し、且つ前記第１のデインタレース回路で実行されるデインタレース処理と平行して、デインタレース機能を実行し、デインタレースされた連続的な現フィールド・ビデオ・ラインの第２の対を発生させる、第２のデインタレース回路と、から成る、前記装置。
【請求項９】
更新されたビデオ・データを第１および第２のデインタレース回路からそれぞれ受信し、且つこのような更新されたビデオ・データを前記第１および第２のデインタレース回路に書き込むための第１および第２のライン・メモリを更に含む、請求項８記載の装置。
【請求項１０】
各デインタレース回路が、
フレーム・メモリ構成内に記憶されたビデオ情報に従って、各連続的ビデオ・ラインＮ（Ｎは、連続的各デインタレース処理ごとに１づつ連続的に増大するゼロ以外の整数値）について更新された動きを発生させる、動き計算器と、
前記動き計算器からの更新された動き、および前記フレーム・メモリ構成内に記憶されたビデオ情報に従って、現フィールド・ビデオ・ラインのデインタレースされた対を計算する計算ブロックと、を備える、請求項１記載の装置。
【請求項１１】
フレーム・メモリ構成が少なくとも１個のＤＲＡＭを含む、請求項８記載の装置。
【請求項１２】
フレーム・メモリ構成が更に、
メモリ・コントローラと、
前記少なくとも１個のＤＲＡＭを前記メモリ・コントローラに結合させる物理的インタフェースと、
複数のＦＩＦＯ（Ｆｉｒｓｔ‐Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）要素を含んでおり、各要素は前記少なくとも１個のＤＲＡＭと前記デインタレース回路との間で転送されるデータを保持する、ＦＩＦＯブロックと、を含む、請求項１１記載の装置。
【請求項１３】
インタレースされたビデオをデインタレースする方法であって、
２フレームのうち各フレームのビデオ情報を通常のフレーム周波数の２倍の周波数でメモリから読み出すステップと、
フレーム周波数の１／２で完全なデインタレース処理を実行して、フレームを倍増された順次信号を発生させるステップと、から成る、前記方法。
【請求項１４】
２つのデインタレース処理を実行するステップから成り、各デインタレース処理が、次に続く１対のビデオ・ラインで実行される、請求項１３記載の方法。
【請求項１５】
各インタレース処理後に更新された情報をその処理に関連するメモリの中に書き込むステップを更に含み、前記２つのデインタレース処理の他方の間にアクセスする、請求項１４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高精細度ビデオ信号をインタレース（ｉｎｔｅｒｌａｃｅ：飛越し走査）方式からプログレッシブ（順次走査）方式に変換する方法および装置に関する。
【背景技術】
【０００２】
従来のテレビジョン画像はインタレース方式である。典型的には、各画像フレームは、２フィールドから成り、各フィールドは所定数の水平ラインで走査される。各フィールド期間に、水平ラインの半数のみが走査される。一般に、第１フィールドで奇数ラインが走査され、第２フィールドで偶数ラインが走査される。各フレームを構成するこれら２つのフィールドが順次に表示され、走査は見かけ上インタレースされ、視聴者にフル画像を感知させる。ＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｔａｎｄａｒｄｓ  Ｃｏｍｍｉｔｔｅｅ）により設定された標準に従うテレビジョン画像は、各フィールドに２６２．５ラインを有し、従って、各フレームにつき５２５ラインの走査線、毎秒３０フレーム（６０フィールド）を有する。欧州の諸国で採用されているＰＡＬ（Ｐｈａｓｅ  Ａｌｔｅｒｎａｔｉｎｇ  Ｌｉｎｅ）方式は、毎フレーム６２５ラインを使用し、毎秒２５フレーム（５０フィールド）を有する。
【０００３】
高精細度のテレビジョン、特に、Ｇｒａｎｄ  Ａｌｌｉａｎｃｅにより提唱され、且つＮａｔｉｏｎａｌ  Ａｓｓｏｃｉａｔｉｏｎ  ｏｆ  Ｂｒｏａｄｃａｓｔｅｒｓ（アメリカ放送事業者連盟）の１９９４年議事録、第４８回年次放送エンジニアリング会議議事録（１９９４年３月２０〜２４日）に記述された高精細度地上放送システムは、ディジタル・ディスプレイ（表示装置）の開発を生じさせている。このようなディジタル表示装置の１つは、ＬＣＯＳ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  ｏｎ  Ｓｉｌｉｃｏｎ）技術を使用し、従来のテレビ受信機で使用するインタレース（飛越し）走査方式に対し、プログレッシブ（順次）表示方式を使用する。この理由により、インタレース走査方式を採用する入来テレビジョン信号は、プログレッシブ表示方式を使用するディスプレイ上での表示に先立って、デインタレース（ｄｅ‐ｉｎｔｅｒｌａｃｉｎｇ：飛越しの解除）を受けなければならない。ＬＣＯＳ技術を使用する表示装置用に、入来信号のフィールド周波数を標準周波数（米国では６０Ｈｚ）の２倍に変更して（すなわち、表示信号はフレームを倍増される）、順次に反転する（ｓｅｑｕｅｎｔｉａｌ  ｒｅｖｅｒｓｉｎｇ）フレームでＬＣＯＳ表示装置を駆動する必要がある。
【０００４】
デインタレース（飛越し走査解除）とフレーム倍増を行う現在のシステムは、デインタレース用の１つの回路と、フレーム倍増用の１つの回路を使用し、通常、２つの並列回路で実現され、デインタレースとフレーム倍増回路は別個のメモリを備える。デインタレース用とフレーム倍増用に別個の回路を使用すると、メモリ回路が多く必要とされる。
【０００５】
従って、必要とされるメモリの量を減少させる、デインタレース／フレーム倍増回路が必要である。
【発明の開示】
【０００６】
（発明の概要）
簡単に言うと、本発明の原理により、デインタレースとフレーム倍増を組み合わせたシステムは、規定のフィールド周波数を有する少なくとも１フレームのインタレース（飛越し走査）されたビデオを記憶するフレーム・メモリを備える。少なくとも１つのデインタレース回路が少なくとも２フィールドのビデオ・データを、フィールド周波数の少なくとも２倍の周波数でメモリから取り出し、１フレーム期間の１／２で完全なデインタレース機能を実行し、表示装置で受信するプログレッシブ／フレーム倍増信号を発生する。
【０００７】
或る実施例において、デインタレース回路は、フレーム・メモリの順次２ラインからビデオ情報（ビデオ・データと動きを含む）を取り出すことにより、２つのデインタレース計算を並列に実行する。各デインタレース回路が新しいビデオ・データを発生すると、そのデータはライン・メモリ内に記憶され、ペア（ｐａｉｒ：対）を成す他方のデインタレース回路により使用される。従って、この２つのデインタレース回路は交互に、「ピンポン」形式で、共通のライン・メモリに書き込み、且つこのメモリから読み出す。
【０００８】
第２の実施例では、単一のデインタレース回路がデインタレースとフレーム倍増を行うことができ、このため、新しく計算された（実在しない）ラインのビデオ情報だけをフレーム・メモリの中に書き込む。実在するラインと新しく計算されたラインはメモリから２回取り出され、メモリの別のエリアからラインが交互に（一つ置きに）読み出される。
【発明を実施するための最良の形態】
【０００９】
図１は、従来技術によるデインタレースおよびフレーム倍増システム１０を示す。システム１０は、デインタレース・ブロック１２を備える。デインタレース・ブロック１２には、入来する８ビットのＹＵＶ符号化ビデオ信号にデインタレース処理を行うデインタレース回路１４を含んでいる。（入来信号が符号化されたＲＧＢであればオプションのコンバータ１５が、ＲＧＢからＹＵＶへの変換を行う）。デインタレース回路１４は、関連するメモリ１６、一般に１個以上のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）ＩＣを備え、この中で、デインタレース処理を実行中、デインタレース回路１４によりデータが書き込まれ／読み出される。実際、デインタレース回路１４は、フィールド周波数６０Ｈｚで５４０ラインのインタレースした（ｉｎｔｅｒｌａｃｅｄ）ビデオ・データを変換し、６０Ｈｚで１０８０ラインのプログレッシブ（ｐｒｏｇｒｅｓｓｉｖｅ：順次の）ビデオ・データを発生することができる。ブロック１２の内部で、スケーリング回路１８は、デインタレース回路１４から発生されるデインタレースト（ｄｅ‐ｉｎｔｅｒｌａｃｅｄ：インタレースを解除された）信号に水平および垂直スケーリングを実行すると共に、このデインタレースされた出力信号をＹＵＶコーディング（ｃｏｄｉｎｇ）からＲＧＢコーディングに変換する。スケーリング回路１８は、ラスタ・リセット制御回路２０から水平／垂直ドライブ信号を受信する。
【００１０】
その結果生じるブロック２０の出力信号は、入来信号と同じ垂直同期周波数を有する。或るタイプの高精細度ディスプレイ、例えば、ＬＣＯＳ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  ｏｎ  Ｓｉｌｉｃｏｎ）表示装置３０は、必要とされる順次反転フレームを発生させるために、標準的順次フレーム周波数（例えば、６０Ｈｚ）の２倍（例えば、１２０Ｈｚ）の入来ビデオ信号を必要とする。そのため、従来技術によるデインタレース／フレーム倍増システム１０は、１対のフレーム倍増回路（２２と２４）を備え、各回路はそれぞれ対応する２つのＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）  ＳＤＲＡＭ（２６と２８）に結合される。フレーム倍増回路２２は入来するフレームを記憶し、他方のフレーム倍増回路２４は、前（ｐｒｅｖｉｏｕｓ）フレームにフレーム倍増処理を行う。回路２２と２４は、共同で、表示装置３０に入力するための順次（プログレッシブ）ビデオを通常のフレーム周波数の２倍で発生する。
【００１１】
従来技術によるデインタレース／フレーム倍増システム１０の短所として、デインタレース回路１４およびフレーム倍増回路２２と２４の各々は、別個のメモリ（それぞれ、メモリ１６および２６と２８）を必要とする。
【００１２】
図２は、本発明の原理による一体化したデインタレース／フレーム倍増ブロック１００の概略ブロック図である。ブロック１００は、入来する８ビットＹＵＶ符号化ビデオをデインタレースするデインタレース回路１１４を含んでいる。デインタレース回路１１４は関連するフレーム・メモリ・システム１１６を含み、メモリ・システム１１６は、少なくとも１個のＤＤＲ  ＳＤＲＡＭを含み、その中に、入来ビデオ信号をデインタレースする間、データが書き込まれ、且つデータが読み出され、入来信号のフレーム周波数の２倍で順次式（ｐｒｏｇｒｅｓｓｉｖｅ）信号を発生し、それにより、フレーム倍増を達成する。従って本発明の原理によるデインタレース回路１１４は、フィールド周波数６０Ｈｚを有する１０８０ラインのインタレースした信号を受信すると、フレーム周波数１２０Ｈｚを有するフレーム倍増された１０８０ラインのプログレッシブ・ビデオ信号を出力する。
【００１３】
図２のデインタレース／フレーム倍増ブロック１００は、図１のデインタレース・ブロック１２と同様に、スケーリング回路１８を含んでいる。スケーリング（ｓｃａｌｉｎｇ）回路１８は、デインタレース回路１１４から生じる出力信号を水平方向と垂直方向にスケール化し、そのインタレースされた出力信号をＹＵＶコーディングからＲＧＢコーディングに変換する。スケーリング回路１８は、ラスタ・リセット制御回路２０から水平および垂直ドライブ信号を受信する。
【００１４】
図２のデインタレース回路１１４は、１回の動作でデインタレースとフレーム倍増の両方を行うために幾つかの異なる形態を取り得る。例えば、デインタレース回路１１４は図１のような、従来のデインタレース回路の形態を取ることができ、図１の従来技術によるのデインタレース回路で使用される従来のクロック周波数７５Ｈｚの２倍（１５０ＭＨｚ）を有するクロック回路（図示せず）によりクロック制御される。この方法は実行可能であるが、現在の集積回路組立て技術でこのような高速クロックを実現することは実際上困難である。これに代り、従来の２つのデインタレース回路は従来のクロック速度で動作することができ、各回路は画素を交互に受け取る。この方法では、空間的平均化を実行する機能を垂直モードのみに制限するので、対角線上の空間的平均化を達成する機能が排除される。
【００１５】
図３は、２つのデインタレース動作を並列に行うことにより従来のクロック速度でデインタレースとフレーム倍増の両方を有利に達成する、本発明の原理によるデインタレース回路１１４の第１の実施例を示す。図３に見られるように、デインタレース回路１１４には、１対のデインタレース回路（１１４０１と１１４０２）を含み、各回路は、フレーム・メモリ１１６内に記憶されたビデオ情報の順次（ｓｅｑｕｅｎｔｉａｌ）ラインから同時に画素（ビデオ・データおよび動き）を読み出す。デインタレース回路１１４０１および１１４０２は典型的に何れも同じ構造を有する。
【００１６】
デインタレース回路１１４０１の内部で、動き計算器１１５０は、特定のビデオ・ライン（Ｎ）に関連する「現在の〜前の」動きをメモリ１１６から受け取る、ここで、Ｎは連続する各デインタレース処理ごとに１づつ増加する、ゼロ以外の整数値である。
【００１７】
ラインＮについて「現在の〜前の」動きを受け取ることに加え、デインタレース回路１１４０１内の動き計算器１１５０は、ラインＮについて次（ｆｏｌｌｏｗｉｎｇ）フィールドのビデオ・ライン、およびラインＮ＋１について現（ｐｒｅｓｅｎｔ）フィールドのビデオ・ラインをフレーム・メモリ１１６から受け取る。或る一定のフレームにつきフレーム・メモリ１１６に記憶されたビデオ情報には、前（ｐｒｅｖｉｏｕｓ）フィールドと次（ｆｏｌｌｏｗｉｎｇ）フィールドについて偶数フィールドのライン、およびこの前フィールドと次フィールドについて奇数フィールドのビデオ・ラインが含まれる。従って、連続的各ラインＮにつきデインタレースの実行に関して、動き計算器１１５０はラインＮについて次フィールドのビデオ・ラインおよびラインＮ＋１について現フィールドのビデオ・ラインを、メモリ１１６から読み出す。このような入力情報から、動き計算器１１５０は、フレーム・メモリ１１６に読み出されるラインＮについて「次の〜現在の」動きを決定する。ラインＮついての「次の〜現在の」動きは、動き計算器１１５０による次回のフレーム・メモリのアクセスで、「現在の〜前の」動きとなる。
【００１８】
ラインＮについて動き計算器１１５０で計算された「次の〜現在の」動きは、次フィールドのビデオ・ラインＮ、現フィールドのビデオ・ラインＮ＋１、およびメモリ・システム１１６からの前フィールドのビデオ・ラインＮと共に、すべて計算ブロック１１５２に進む。また、デインタレース回路１１４０１内の計算ブロック１１５２は、１対のライン・メモリ（１１５３、１１５４）の各々から、現フィールドのビデオ・ラインＮ−１および現フィールドのビデオ・ラインＮ＋３についての値をそれぞれ読み出す。このような入力データに従い、計算ブロック１１５２は、現フィールドのビデオ・ラインＮおよびＮ＋１について、デインタレースされた（ｄｅ‐ｔｅｒｌａｃｅｄ：プログレッシブ）値を発生する。デインタレースされた現フィールドのビデオ・ラインＮ＋１の値は、ライン・メモリ１１５３および１１５４の中に書き込まれる。
【００１９】
デインタレース回路１１４０２は、デインタレース回路１１４０１と同じ構造を有し、デインタレース回路１１４０１によりビデオ・ライン（ＮとＮ＋１）に実行されるデインタレースと平行して、メモリ・システム１１６内で次の２つのビデオ・ライン（Ｎ＋１とＮ＋２）にデインタレース処理を実行する。そのため、デインタレース回路１１４０２は動き計算器１１５０を備える。動き計算機１１５０は、現フィールドのビデオ・ラインＮ＋３、次フィールドのビデオ・ラインＮ＋２、およびラインＮ＋２に関連する「現在の〜前の」動きを、メモリ１１６から受け取る。このようなデータから、デインタレース回路１１４０２内の動き計算器１１５０はラインＮ＋２について「次の〜現在の」動きを計算し、フレーム・メモリ１１６の中に入力する。ラインＮ＋２についての「次の〜現在の」動きは、続いてメモリ１１６を読み出すと、ビデオ・ラインＮ＋２についての「現在の〜前の」動きとなり、そのラインの動きが得られる。
【００２０】
デインタレース回路１１４０１と同様に、デインタレース回路１１４０２は計算ブロック１１５２を備え、デインタレースされた１対の順次フィールド・ビデオ・ラインＮ＋２とＮ＋３を発生する。デインタレース回路１１４０２の場合、計算ブロック１１５０はフレーム・メモリ１１６を読み、現ビデオ・フィールドのビデオ・ラインＮ＋３、次フィールドのビデオ・ラインＮ＋２、および前フィールドのビデオ・ラインＮ＋２を獲得する。動き計算器１１５０から、デインタレース回路１１４０１内の計算ブロック１１５２は、ラインＮ＋２について「次の〜現在の」動きを獲得する。ライン・メモリ１１５３および１１５４から、計算ブロック１１５２は、現フィールドのビデオ・ラインＮ−１と現フィールドのビデオ・ラインＮ＋３をそれぞれ獲得する。このような入力値に従い、デインタレース回路１１４０２内の計算ブロック１１５２は、デインタレース回路１１４０１で発生される現フィールドのビデオ・ライン（ＮおよびＮ＋１）と平行して、デインタレースされた（プログレッシブ）現フィールド・ビデオ・ライン（Ｎ＋２およびＮ＋３）を発生する。
【００２１】
デインタレース回路１１４０１の計算ブロック１１５２は、現フィールドのビデオ・ラインＮ＋１について計算した値をライン・メモリ１１５４の中に書き込み、その後この値は、デインタレース回路１１４０２の計算ブロック１１５２で行われるデインタレース処理の間、計算ブロック１１５２で読み出されて、現フィールドのビデオ・ラインＮ＋２とＮ＋３を発生させる。同様に、デインタレース回路１１４０２の計算ブロック１１５２は、現フィールドのビデオ・ラインＮ＋３について計算した値をライン・メモリ１１５３の中に書き込み、その後この値は、デインタレース処理の間、デインタレース回路１１４０１の計算ブロック１１５２で読み出されて、現フィールドのビデオ・ラインＮおよびＮ＋１を発生させる。従って、デインタレース回路１１４０１と１１４０２の各々は、他方のデインタレース回路で使用されるライン・メモリ内で、古いデータを新しいデータに替えて、「ピンポン」式のアドレシング・スキームを生じる。
【００２２】
図３のデインタレース回路１１４は帯域幅を節約する。何故なら２ｘ１２０Ｈｚフレームの各々が１ｘ６０Ｈｚフレームと同じでなければならず、各フレームが２回全く同じように処理されるからである。新しく計算された「現在の〜次の」動きは両方の１２０Ｈｚフレームについて同じである、それが計算されるたびにそれを書き込む必要はない。帯域幅を節約するために、デインタレース回路１１４０１と１１４０２のうちの１つにおける動き計算器は、第１のフレームの間、「次の〜現在の」動き値を書き込むことができ、他方のデインタレース回路の動き計算器１１５０は第２のフレームの間その動きを書き込む。
【００２３】
２つのデインタレース処理を並列に実行するアイデアは不適切に思われるかも知れないが、この方法は必要とされるメモリおよびメモリの帯域幅を低減させるので有利であることを実験的データが示している。更にこの方法では、単一のクロックを使用して、タイミング信号を発生させることができる。
【００２４】
図４は、２つのデインタレース処理を並列に実行することにより、従来のクロック速度でデインタレースとフレーム倍増の両方を有利に達成する、本発明の原理によるデインタレース回路１１４′の第２の好ましい実施例を示す。図４に示すように、デインタレース回路１１４′は、１対のデインタレース回路１１４０′１と１１４０′２を備え、各回路は、メモリ・システム１１６′（図５に詳細に示す）内に記憶された順次ラインのビデオ情報から画素（すなわち、ビデオ・データと動き）を同時に読み出す。一般に、デインタレース回路１１４０′１と１１４０′２は同じ構造である。
【００２５】
デインタレース回路１１４０′１の内部で、動き計算器１１５０′は、或る特定のビデオ・ライン（Ｎ）に関連する「現在の〜前の」動き、およびラインＮ＋１について「現在の〜前の」動きを、メモリ・システム１１６′から受け取る、Ｎは連続する各デインタレース処理ごとに１づつ増加するゼロ以外の整数値である。ラインＮとＮ＋１について「現在の〜前の」動きを受け取ることに加え、図４のデインタレース回路１１４０′１内の動き計算器１１５０′は、次フィールドのビデオ・ラインＮ、および現フィールドのビデオ・ラインＮ＋１を、メモリ・システム１１６′から受け取ると共に、ラインＮ−１について「現在の〜前の」動きを共通のライン・メモリ１１５３′から受け取る。以下に見られるように、ライン・メモリ１１５３′は、現フィールドのビデオ・ラインＮ−１および「現在の〜前の」動きラインＮ−１の値を記憶し、これは、次回のデインタレース処理で、現フィールドのビデオ・ライン（Ｎ＋３）および「現在の〜前の」動きライン（Ｎ＋３）の値でリフレッシュされる。提供されるその入力データから、動き計算器１１５０′は、ラインＮについて「次の〜現在の」動きを計算する。計算された動きはメモリ・システム１１６′の中に読み込まれ、その後、メモリ１１５２′の更新に使用される。ラインＮにつき「次の〜現在の」動きは、動き計算器１１５０′による次回のメモリ・システム１１６′のアクセスで、ラインＮについての「現在の〜前の」動きとなる。
【００２６】
ラインＮについて動き計算器１１５０′により計算された「次の〜現在の」動きは、次フィールドのビデオ・ラインＮ、現フィールドのビデオ・ラインＮ＋１、メモリ・システム１１６′から読み出された前フィールドのビデオ・ラインＮ、およびライン・メモリ１１５３′内に記憶された現フィールドのビデオ・ラインＮ−１についての値と共に、すべてデインタレース回路１１４０′１の計算ブロック１１５２′に進む。このような入力データに従い、計算ブロック１１５２′は現フィールドのビデオ・ライン（ＮとＮ＋１）についてデインタレースされた（ｄｅ‐ｉｎｔｅｒｌａｃｅｄ、ｐｒｏｇｒｅｓｓｉｖｅ）値を発生する。
【００２７】
デインタレース回路１１４０′２は、デインタレース回路１１４０′１と同様な構造であり、デインタレース回路１１４０′１によりビデオ・ラインＮおよびＮ＋１に実行されるデインタレース処理と平行して、次の２つのライン（Ｎ＋１とＮ＋２）にデインタレース処理を実行する。そのため、デインタレース回路１１４０′２は動き計算器１１５０′を備え、動き計算機１１５０′は、ラインＮ＋１とＮ＋３について「現在の〜前の」動き、およびラインＮ＋２について前の動きを、フレーム・メモリ１１６から受け取る。加えて、動き計算器１１５０′は、次フィールドのビデオ・ラインＮ＋２、現フィールドのラインＮ＋２とＮ＋３、および前フィールドのビデオ・ラインＮ＋２を受け取る。このようなデータから、デインタレース回路１１４０′２内の動き計算器１１５０′は、ラインＮ＋２について「次の〜現在の」動きを計算して、メモリ・システム１１６′に入力する。ラインＮ＋２についての「次の〜現在の」動きは、その後、メモリ・システム１１６′を読み出すと、ビデオ・ラインＮ＋２について「現在の〜前の」動きとなり、そのラインについての動きが得られる。
【００２８】
デインタレース回路１１４０′１と同様に、デインタレース回路１１４０′２は計算ブロック１１５２′を備え、１対のデインタレースされた（プログレッシブ）順次フィールドのビデオ・ラインＮ＋２およびＮ＋３を発生させる。デインタレース回路１１４０′２の場合、計算ブロック１１５０′はメモリ１１６′を読み出して、ラインＮ＋３について「現在の〜前の」の動き、およびラインＮ＋２について前の動きを受け取る。更に、動き計算器１１５０′は、次フィールドのビデオ・ラインＮ＋２、現フィールドのビデオ・ラインＮ＋２とＮ＋３、および前フィールドのビデオ・ラインＮ＋２をメモリ・システム１１６′から受け取る。このような入力値により、デインタレース回路１１４０′２内の計算ブロック１１５２′は、デインタレース回路１１４０′１で発生された現フィールドのビデオ・ラインＮおよびＮ＋１と平行して、デインタレースされた（プログレッシブ）現フィールド・ビデオ・ラインＮ＋２とＮ＋３を発生する。
【００２９】
図５は、デインタレース回路１１４′（図４）のメモリ・システム１１６′の詳細を示している。図５に見られるように、このメモリ・システムは、３２ビットのアドレス・バスおよび１５０−１６０ＭＨｚクロック信号用のクロック周波数入力を有する、少なくとも１個のＤＤＲ  ＳＲＡＭ１１６０１を備える。更に、メモリ・システム１１６′は、３２ビットのアドレス・バスおよび７５−８０ＭＨｚクロック信号用のクロック周波数入力を有する、第２のＤＤＲ  ＳＲＡＭ１１６０２（破線で示す）を備えることもできる。メモリ１１６０１と１１６０２の各々は、ＤＤＲメモリ・インタフェース１１６２とインタフェースする。メモリ・インタフェース１１６２は、ＳＤＲＡＭ１１６０１用の物理的インタフェース１１６４１を含み、そしてメモリＳＤＲＡＭ１１６０２（もし存在すれば）用の物理的インタフェース１１６４２も含んでいる。データ・マルチプレクサ１１６６は、４Ｘデータ多重能力を有し、物理的インタフェース１１６４１を、インタフェース１１６２上で、１２８ビット幅のメモリ・バス１１６８に結合させる。これに代り、２Ｘのデータ多重能力を有するマルチプレクサ１１７０は、物理的インタフェース１１６４１をメモリ・バス１１６８に結合させることもできる。メモリ１１６０２が存在すれば、２Ｘのデータ多重能力を有するマルチプレクサ１１７２は物理的インタフェース１１６４１をメモリ・バス１１６８に結合させる。
【００３０】
バス１１６８は、複数の第１のＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）記憶レジスタ１１７８を備えているＦＩＦＯブロック１１７６を制御するメモリ・コントローラ１１７４に、メモリ・インタフェース１１６２を結合させる。記憶レジスタ１１７８の各々は、ライン０、１、２などについて個別のビデオ・フィールド値を、且つライン０、１、２などについて動きフィールド値を、受け取り、デインタレース回路１１４０′１および１４０′２（図４）のうちの１つにより、第１のクロック周波数で読み出す。図５のＦＩＦＯブロック１１７６には少なくとも１つの、書込み用のＦＩＦＯ１１８０を含み、この中に、対応する１つのデインタレース回路（図４）が「次の〜現在の」動きを書き込み、メモリ１１６０１および１１６０２のうちの１つまたはそれ以上から送信する。
【００３１】
書込み用のＦＩＦＯ１１８０に加えて、ＦＩＦＯブロック１１７６は、少なくとも１個の（複数が好ましい）ビデオ・フィールド書込み用ＦＩＦＯ１１８２（１個だけ図示する）を備えており、その中に、デインタレース回路１１４０′１および１１４０′２（図４）の各々が、計算されたデインタレースされたビデオ・ラインを書き込むことができ、その後それをＳＤＲＡＭ１１６０１および１１６０２（図５）のうちの１つが受け取る。更に、ＦＩＦＯブロック１１７６は、正規のクロック周波数の２倍で読み出される少なくとも１個（複数が好ましい）の２倍速読出しＦＩＦＯ１１８４（１つだけ図示する）を備える。これらのＦＩＦＯ１１８２は、計算されたデインタレースされたビデオ・ライン（以前に書込み用ＦＩＦＯ１１８２の中に書き込まれた）を、メモリ１１６０１および１１６０２のうちの１つから受け取る。２倍速読出しＦＩＦＯ１１８４を利用して、計算されたデインタレースト（デインタレースされた）フィールド・ビデオ・ラインを保持することにより、通常のクロック期間中、デインタレースされたビデオ・ラインを２回読み出すことができ、フレームの倍増が可能となる。
【００３２】
図６は、デインタレースとフレーム倍増を実行する、デインタレース回路の第３の実施例１１４″を示す。図３と図４のデインタレース回路（１１４と１１４′）と対照的に、図６のデインタレース回路１１４″は、単一のデインタレース回路１１４０″、およびそれに関連してメモリ・システム１１６′（図５）と同じ構造を有するメモリ・システム１１６″を使用する。図６のデインタレース回路１１４０″は：（１）前の動きラインＮ、（２）ラインＮ＋１について「現在の〜前の」の動き、（３）ラインＮ−１について「現在の〜前の」動き、（４）次フィールドのビデオ・ラインＮ、および（５）現フィールドのビデオ・ラインＮ＋１を受信すると、ラインＮについて「次の〜前の」動きを計算する動き計算器１１５０″を備える。動き計算器１１５０″は、ラインＮ−１について「現在の〜前の」動きをメモリ１１５３″から読み出す。メモリ１１５３″はこの値（メモリ・システム１１６″のＦＩＦＯブロック（図示せず）の一部を成す読出し用ＦＩＦＯ１１７８−１１７８のうち該当する１つから以前読み出された）を記憶する。動き計算器１１５０″はその残っている入力値をＦＩＦＯ１１７８−１１７８のうちの他のものから読み出す。
【００３３】
メモリ１１５３″は、ラインＮ−１について「現在の〜前の」動きの値を記憶するだけでなく、フィールド・ビデオ・ラインＮの値も記憶する。連続する次のラインＮにデインタレース処理が行われるごとに、メモリ１１５３″は複数のＦＩＦＯ１１７８−１１７８のうち該当する１対を読み出して、ラインＮおよび現フィールドのビデオ・ラインＮについての「現在の〜前の」動きの値を、「現在の〜前の」動きラインＮ＋１および現フィールドのビデオ・ラインＮ＋１の値にそれぞれ替える。
【００３４】
動き計算器１１５０″に加え、デインタレース回路１１４０″（図６）は、計算ブロック１１５２″を備える。計算ブロック１１５２″は、動き計算器１１５０″から発生されるラインＮについて「次の〜現在の」動きを受け取る。さらに、計算ブロック１１５２″は：（１）ラインＮについて前の動き、（２）次フィールドのビデオ・ラインＮ、（３）現フィールドのビデオ・ラインＮ＋１、そして（４）前フィールドのビデオ・ラインＮを、複数のＦＩＦＯ１１７８のうち該当するものから受け取る。また計算ブロック１１５２″は、ラインＮ−１について「現在の〜前の」動きをメモリ１１５３″から受け取る。このような入力データから、計算ブロック１１５２″は、デインタレースされた現フィールドのビデオ・ラインＮを発生し、ＦＩＦＯ１１８２内に記憶してから、メモリの中に書き込む。この計算されたデインタレースされた現フィールド・ビデオ・ラインＮは次に、読出し用ＦＩＦＯ１１８４の中に書き込まれ、計算されたデインタレースされた過去フィールドのビデオ・ラインＮ＋１（該当するＦＩＦＯ１１７８からフィールド周波数の２倍で読み出される）と共に、通常フィールド周波数の２倍で読み出され、フレーム倍増が達成される。
【００３５】
前述したように、デインタレースとフレーム倍増を一体化した構成により、１／２のフレーム・フィールド期間で完全なデインタレース機能を実行し、プログレッシブ（順次）、フレーム倍増信号を発生して、表示装置で受信する。
【図面の簡単な説明】
【００３６】
【図１】従来技術による、デインタレース（ｄｅ‐ｉｎｔｅｒｌａｃｉｎｇ）／フレーム倍増（ｆｒａｍｅ  ｄｏｕｂｌｉｎｇ）システムのブロック図を示す。
【図２】本発明の原理による、デインタレース／フレーム倍増システムの概略ブロック図を示す。
【図３】図２のシステムの一部を成す、デインタレース／フレーム倍増装置の第１の実施例を示す。
【図４】図２のシステムの一部を成す、デインタレ‐ス／フレーム倍増装置の第２の実施例を示す。
【図５】図４のデュアル・レート・デインタレース／フレーム倍増装置用のメモリ・コントローラ（制御装置）の概略ブロック図を示す。
【図６】図２のシステムの一部を成す、デインタレース／フレーム倍増装置の第３の実施例を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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