(57)【要約】【課題】装置構成を変更すること無く複数の電源設定を使い分けることが可能な電源管理装置を提供する。【解決手段】実施形態の電源管理装置３０は、第１入力端子Ｉ／Ｏと、入力された電圧を変換した電圧を出力する第１電源回路３５と、を備える。電源管理装置３０は、電源が供給された後に、第１入力端子Ｉ／Ｏに第１信号が入力されている場合、第１電源回路が第１電圧を出力し、第１入力端子に第１信号と異なる第２信号が入力されている場合、第１電源回路が第１電圧と異なる第２電圧を出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１入力端子と、
入力された電圧を変換した電圧を出力する第１電源回路と、を備え
電源が供給された後に、前記第１入力端子に第１信号が入力されている場合、前記第１電源回路は第１電圧を出力し、前記第１入力端子に前記第１信号と異なる第２信号が入力されている場合、前記第１電源回路は前記第１電圧と異なる第２電圧を出力する、電源管理装置。
【請求項２】
第１設定情報及び第２設定情報を保持するレジスタ回路をさらに備え、
電源が供給された後に前記第１電源回路は、前記第１入力端子に前記第１信号が入力されている場合に前記第１設定情報に基づいて動作し、前記第１入力端子に前記第２信号が入力されている場合に前記第２設定情報に基づいて動作する、
請求項１に記載の電源管理装置。
【請求項３】
前記第１信号は、第１論理レベルの信号であり、前記第２信号は、前記第１論理レベルと異なる第２論理レベルの信号である、
請求項２に記載の電源管理装置。
【請求項４】
前記レジスタ回路は、第３設定情報をさらに保持し、
電源が供給された後に、前記第１入力端子に前記第１信号及び前記第２信号と異なる第３信号が入力されている場合、前記第１電源回路は前記第３設定情報に基づいて動作する、
請求項２に記載の電源管理装置。
【請求項５】
第２入力端子と、
入力された電圧を変換した電圧を出力する第２電源回路と、をさらに備え、
電源が供給された後に前記第２電源回路は、前記第１入力端子に前記第１信号が入力され且つ前記第２入力端子に前記第１信号及び前記第２信号と異なる第３信号が入力された場合に前記第１電圧を出力し、前記第１入力端子に前記第２信号が入力され且つ前記第２入力端子に前記第３信号が入力された場合に前記第２電圧を出力し、前記第１入力端子に前記第１信号が入力され且つ前記第２入力端子に前記第１信号、前記第２信号、及び前記第３信号と異なる第４信号が入力された場合に前記第１電圧及び前記第２電圧と異なる第３電圧を出力し、前記第１入力端子に前記第２信号が入力され且つ前記第２入力端子に前記第４信号が入力された場合に前記第１電圧、前記第２電圧、及び前記第３電圧と異なる第４電圧を出力する、
請求項１に記載の電源管理装置。
【請求項６】
第１設定情報、第２設定情報、第３設定情報、及び第４設定情報を保持するレジスタ回路をさらに備え、
電源が供給された後に前記第１電源回路及び前記第２電源回路は、前記第１入力端子に前記第１信号が入力され且つ前記第２入力端子に前記第３信号が入力された場合に前記第１設定情報に基づいて動作し、前記第１入力端子に前記第２信号が入力され且つ前記第２入力端子に前記第３信号が入力された場合に前記第２設定情報に基づいて動作し、前記第１入力端子に前記第１信号が入力され且つ前記第２入力端子に前記第４信号が入力された場合に前記第３設定情報に基づいて動作し、前記第１入力端子に前記第２信号が入力され且つ前記第２入力端子に前記第４信号が入力された場合に前記第４設定情報に基づいて動作する、
請求項５に記載の電源管理装置。
【請求項７】
前記第１信号は第１論理レベルの信号であり、前記第２信号は前記第１論理レベルと異なる第２論理レベルの信号であり、
前記第３信号は第３論理レベルの信号であり、前記第４信号は前記第３論理レベルと異なる第４論理レベルの信号である、
請求項６に記載の電源管理装置。
【請求項８】
前記レジスタ回路は、第５設定情報、第６設定情報、第7設定情報、第８設定情報、及び第９設定情報をさらに保持し、
電源が供給された後に前記第１電源回路及び前記第２電源回路は、前記第１入力端子に前記第１信号、前記第２信号、前記第３信号、及び前記第４信号と異なる第５信号が入力され且つ前記第２入力端子に前記第１信号、前記第２信号、前記第３信号、前記第４信号、及び前記第５信号と異なる第６信号が入力された場合に前記第５設定情報に基づいて動作し、前記第１入力端子に前記第５信号が入力され且つ前記第２入力端子に前記第３信号が入力された場合に前記第６設定情報に基づいて動作し、前記第１入力端子に前記第５信号が入力され且つ前記第２入力端子に前記第４信号が入力された場合に前記第７設定情報に基づいて動作し、前記第１入力端子に前記第１信号が入力され且つ前記第２入力端子に前記第６信号が入力された場合に前記第８設定情報に基づいて動作し、前記第１入力端子に前記第２信号が入力され且つ前記第２入力端子に前記第６信号が入力された場合に前記第９設定情報に基づいて動作する、
請求項６に記載の電源管理装置。
【請求項９】
前記電源管理装置は単一のＩＣ（Power Management IC）であり、前記第１入力端子は、他の用途にも使用することが可能な汎用入出力（General Purpose I/O:GPIO）回路又はＡＤコンバータ回路である、
請求項１に記載の電源管理装置。
【請求項１０】
第１メモリを含む記憶部と、
前記記憶部を制御するコントローラ回路と、
第１入力端子と、入力された電圧を変換して前記第１メモリに供給する第１電源回路と、を含む電源管理装置と、
前記第１入力端子に設定信号を入力する設定回路と、を備え、
前記電源管理装置に電源が供給された際に、前記設定信号が第１信号である場合、前記第１電源回路が第１電圧を出力し、前記設定信号が第２信号である場合、前記第１電源回路が第２電圧を出力する、メモリシステム。
【請求項１１】
前記電源管理装置は、第１設定情報及び第２設定情報を保持するレジスタ回路をさらに備え、
前記メモリシステムに電源が供給された後に前記第１電源回路は、前記第１入力端子に前記第１信号が入力されている場合に前記第１設定情報に基づいて動作し、前記第１入力端子に前記第２信号が入力されている場合に前記第２設定情報に基づいて動作する、
請求項１０に記載のメモリシステム。
【請求項１２】
前記第１信号は、第１論理レベルの信号であり、前記第２信号は、前記第１論理レベルと異なる第２論理レベルの信号である、
請求項１１に記載のメモリシステム。
【請求項１３】
前記レジスタ回路は、第３設定情報をさらに保持し、
前記メモリシステムに電源が供給された後に、前記設定信号が第３信号である場合、前記第１電源回路は前記第３設定情報に基づいて動作する、
請求項１１に記載のメモリシステム。
【請求項１４】
前記記憶部は第２メモリをさらに備え、
前記電源管理装置は、第２入力端子と、入力された電圧を変換して前記第２メモリに出力する第２電源回路と、をさらに備え、
前記メモリシステムに電源が供給された後に前記第２電源回路は、前記第１入力端子に前記第１信号が入力され且つ前記第２入力端子に前記第１信号及び前記第２信号と異なる第３信号が入力された場合に前記第１電圧を出力し、前記第１入力端子に前記第２信号が入力され且つ前記第２入力端子に前記第３信号が入力された場合に前記第２電圧を出力し、前記第１入力端子に前記第１信号が入力され且つ前記第２入力端子に前記第１信号、前記第２信号、及び前記第３信号と異なる第４信号が入力された場合に前記第１信号及び前記第２電圧と異なる第３電圧を出力し、前記第１入力端子に前記第２信号が入力され且つ前記第２入力端子に前記第４信号が入力された場合に前記第１電圧、前記第２電圧、及び前記第３電圧と異なる第４電圧を出力する、
請求項１０に記載のメモリシステム。
【請求項１５】
前記電源管理装置は、第１設定情報、第２設定情報、第３設定情報、及び第４設定情報を保持するレジスタ回路をさらに備え、
前記メモリシステムに電源が供給された後に前記第１電源回路及び前記第２電源回路は、前記第１入力端子に前記第１信号が入力され且つ前記第２入力端子に前記第３信号が入力された場合に前記第１設定情報に基づいて動作し、前記第１入力端子に前記第２信号が入力され且つ前記第２入力端子に前記第３信号が入力された場合に前記第２設定情報に基づいて動作し、前記第１入力端子に前記第１信号が入力され且つ前記第２入力端子に前記第４信号が入力された場合に前記第３設定情報に基づいて動作し、前記第１入力端子に前記第２信号が入力され且つ前記第２入力端子に前記第４信号が入力された場合に前記第４設定情報に基づいて動作する、
請求項１４に記載のメモリシステム。
【請求項１６】
前記第１信号は第１論理レベルの信号であり、前記第２信号は前記第１論理レベルと異なる第２論理レベルの信号であり、
前記第３信号は第３論理レベルの信号であり、前記第４信号は前記第３論理レベルと異なる第４論理レベルの信号である、
請求項１５に記載のメモリシステム。
【請求項１７】
前記レジスタ回路は、第５設定情報、第６設定情報、第７設定情報、第８設定情報、及び第９設定情報をさらに保持し、
前記メモリシステムに電源が供給された後に前記第１電源回路及び前記第２電源回路は、前記第１入力端子に前記第１信号、前記第２信号、前記第３信号、及び前記第４信号と異なる第５信号が入力され且つ前記第２入力端子に前記第１信号、前記第２信号、前記第３信号、前記第４信号、及び前記第５信号と異なる第６信号が入力された場合に前記第５設定情報に基づいて動作し、前記第１入力端子に前記第５信号が入力され且つ前記第２入力端子に前記第３信号が入力された場合に前記第６設定情報に基づいて動作し、前記第１入力端子に前記第５信号が入力され且つ前記第２入力端子に前記第４信号が入力された場合に前記第７設定情報に基づいて動作し、前記第１入力端子に前記第１信号が入力され且つ前記第２入力端子に前記第６信号が入力された場合に前記第８設定情報に基づいて動作し、前記第１入力端子に前記第２信号が入力され且つ前記第２入力端子に前記第６信号が入力された場合に前記第９設定情報に基づいて動作する、
請求項１５に記載のメモリシステム。
【請求項１８】
前記電源管理装置は単一のＩＣ（Power Management IC）であり、前記第１入力端子は、他の用途にも使用することが可能な汎用入出力（General Purpose I/O:GPIO）回路又はＡＤコンバータ回路である、
請求項１０に記載のメモリシステム。
【請求項１９】
前記設定回路は第１及び第２回路を備え、
前記第１入力端子に接続された前記設定回路のノードは、前記第１回路を介して電源に接続され、且つ前記第２回路を介して接地され、
前記第１回路の抵抗値が前記第２回路の抵抗値よりも低い場合の前記設定信号が前記第１信号であり、前記第１回路の抵抗値が前記第２回路の抵抗値よりも高い場合の前記設定信号が前記第２信号である、
請求項１０に記載のメモリシステム。
【請求項２０】
前記コントローラ回路は、外部のホスト機器と接続することが可能なインターフェイス回路を備え、
前記インターフェイス回路は、ＳＡＳ（Serial Attached SCSI）、ＰＣＩｅ(PCI Express)、ＳＡＴＡ（Serial Advanced Technology Attachment）、及びＵＳＢ（Universal Serial Bus）のうちいずれかの規格に準拠している回路である、
請求項１０に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電源管理装置及びメモリシステムに関する。
【背景技術】
【０００２】
例えばコンピュータシステムに用いられる外部記憶装置として、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリを搭載したＳＳＤ（Solid State Drive）が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１５／０１７７７９８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
装置構成を変更すること無く複数の電源設定を使い分けることが可能な電源管理装置、及びこの電源管理装置を備えるメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態の電源管理装置は、第１入力端子と、入力された電圧を変換した電圧を出力する第１電源回路と、を備える。電源管理装置は、電源が供給された後に、前記第１入力端子に第１信号が入力されている場合、前記第１電源回路は第１電圧を出力し、前記第１入力端子に第１信号と異なる第２信号が入力されている場合、前記第１電源回路は前記第１電圧と異なる第２電圧を出力する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムのブロック図。
【図２】第１実施形態に係る電源管理装置及び設定回路のブロック図。
【図３】第１実施形態に係る電源管理装置の動作フローチャート。
【図４Ａ】第１実施形態に係る電源管理装置及び設定回路の構成例を示すブロック図。
【図４Ｂ】第１実施形態に係る電源管理装置及び設定回路の構成例を示すブロック図。
【図５】第１実施形態の比較例に係る電源管理装置のブロック図。
【図６】第２実施形態に係る電源管理装置及び設定回路のブロック図。
【図７】第２実施形態に係る電源管理装置における設定情報のテーブル。
【図８】第３実施形態に係る電源管理装置及び設定回路のブロック図。
【図９】第３実施形態に係る電源管理装置における設定情報のテーブル。
【図１０】第４実施形態に係る電源管理装置の備える内部電源のブロック図。
【図１１】第４実施形態に係る電源管理装置における設定情報のテーブル。
【図１２】第４実施形態の変形例に係る電源管理装置の備える内部電源のブロック図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
【０００８】
［１］第１実施形態
以下に、第１実施形態に係る電源管理装置及びメモリシステムについて説明する。尚、以下の説明では、メモリシステムがＳＳＤ（Solid State Drive）である場合を例に説明する。
【０００９】
［１−１］メモリシステム１の構成
まず、図１を用いてメモリシステム１の構成について説明する。図１には、メモリシステム１のブロック図が示されている。図１に示すようにメモリシステム１は、記憶部１０、ＳＳＤコントローラ２０、電源管理装置３０、及び設定部４０を備えている。
【００１０】
記憶部１０は、データを記憶することが可能な、且つ互いに独立して動作することが可能な複数の半導体メモリを含んでいる。記憶部１０は、例えばＮＡＮＤ型フラッシュメモリ１１Ａ及び１１Ｂ、並びにＤＲＡＭ（Dynamic Random Access Memory）１２Ａ及び１２Ｂを含んでいる。尚、ＮＡＮＤ型フラッシュメモリ１１及びＤＲＡＭ１２はそれぞれ、不揮発性メモリ及び揮発性メモリの一例であり、半導体メモリの個数及び種類はこれに限定されない。例えば、記憶部１０は、不揮発性メモリとしてＭＲＡＭ（Magnetoresistive Random Access Memory）やＦｅＲＡＭ（Ferroelectric Random Access Memory）等を用いても良いし、揮発性メモリとしてＳＲＡＭ（Static Random Access Memory）等を用いても良い。
【００１１】
ＳＳＤコントローラ２０は、例えば外部のホスト機器２からの命令に基づいて、記憶部１０に対して各種動作を命令する。ＳＳＤコントローラ２０は、例えばＳｏＣ、ＦＰＧＡ、ＡＳＩＣ等のＩＣである。ＳＳＤコントローラ２０は、例えばプロセッサ（ＣＰＵ）２１、内蔵メモリ（ＲＡＭ）２２、ホストインターフェイス回路２３、ＮＡＮＤインターフェイス回路２４、及びＤＲＡＭインターフェイス回路２５を含んでいる。
【００１２】
ＣＰＵ２１は、ＳＳＤコントローラ２０全体の動作を制御するプロセッサである。例えばＣＰＵ２１は、ホスト機器２から受信した書き込み命令に応答して、ＮＡＮＤインターフェイス回路２４に対して書き込みコマンドを発行する。またＣＰＵ２１は、ウェアレベリング等、記憶部１０のメモリ空間を管理するための様々な処理を実行する。
【００１３】
ＲＡＭ２２は、例えばＳＲＡＭ等の半導体メモリであり、記憶部１０を管理するためのパラメータや、各種の管理テーブル等を保持する。またＲＡＭ２２は、ＣＰＵ２１の作業領域として使用される。
【００１４】
ホストインターフェイス回路２３は、ホスト機器２に接続され、ホスト機器２との通信を司る。例えばホストインターフェイス回路２３は、メモリシステム１とホスト機器２との間で、データ、コマンド、およびアドレスの転送を制御する。尚、ホストインターフェイス回路２３としては、例えばＳＡＴＡ（Serial Advanced Technology Attachment）、ＳＡＳ（Serial Attached SCSI）、ＰＣＩｅ（PCI Express）（登録商標）等の通信インターフェイス規格が用いられる。つまり、メモリシステム１に接続されるホスト機器２としては、例えばＳＡＴＡ、ＳＡＳ、ＰＣＩｅ等のインターフェイスを含むコンピュータ等が挙げられる。
【００１５】
ＮＡＮＤインターフェイス回路２４は、ＮＡＮＤ型フラッシュメモリ１１Ａ及び１１Ｂに接続され、ＮＡＮＤ型フラッシュメモリ１１との通信を司る。ＤＲＡＭインターフェイス回路２５は、ＤＲＡＭ１２Ａ及び１２Ｂと接続され、ＤＲＡＭ１２との通信を司る。尚、各インターフェイス回路２４及び２５の構成はこれに限定されず、記憶部１０を構成する不揮発性メモリ及び揮発性メモリの種類に基づいて変更することが出来る。
【００１６】
電源管理装置３０は、例えばＰＭＩＣ（Power Management IC）であり、メモリシステム１の電源を管理するためのワンチップマイクロコンピュータである。例えば電源管理装置３０は、メモリシステム１の外部から供給された外部電源電圧を、記憶部１０やＳＳＤコントローラ２０等の各モジュールが必要とする内部電源電圧に変換して、各モジュールに供給する。また電源管理装置３０は、設定部４０からの情報に基づいて、各モジュールに供給する内部電源電圧の電圧値を変更することが出来る。
【００１７】
以上で説明したメモリシステム１に接続されるホスト機器２は、電源３を備えている。電源３は、ホスト機器２がメモリシステム１を使用する際に、電源管理装置３０及び設定部４０に対して外部電源電圧Ｖinを供給することが出来る。
【００１８】
以下に、図２を用いて電源管理装置３０及び設定部４０の詳細な構成について説明する。図２には、電源管理装置３０及び設定部４０のブロック図が示されている。図２に示すように電源管理装置３０は、入出力回路３１、プロセッサ３２、レジスタ３３、内部電源３４、並びに電源回路３５Ａ、３５Ｂ、３５Ｃ、及び３５Ｄを備えている。
【００１９】
入出力回路３１は、例えば複数の入出力端子を備えている。この入出力端子は、例えば設定次第で様々な用途に利用することが可能な汎用入出力端子（General Purpose I/O:GPIO）である。第１実施形態では、複数の入出力端子のうち１つの入出力端子Ｉ／Ｏが、設定部４０に接続されている。
【００２０】
プロセッサ３２は、電源管理装置３０全体の動作を制御する演算回路である。プロセッサ３２は、例えば設定部４０に接続された入出力端子Ｉ／Ｏの論理状態に基づいて、レジスタ３３に保持された設定情報をロードする。そしてプロセッサ３２は、ロードした設定情報に基づいて内部電源３４及び電源回路３５を制御する。
【００２１】
レジスタ３３は、電源管理装置３０の動作に必要なパラメータ等を保持する。レジスタ３３としては、書き換え可能な記憶回路（例えばフリップフロップ等）が用いられる。第１実施形態においてレジスタ３３は、メモリシステム１の各モジュールの動作に必要な電源回路の設定に関する情報を含む第１及び第２設定情報を保持している。第１及び第２設定情報は、例えば電源回路３５で利用される情報を含む。
【００２２】
内部電源３４は、プロセッサ３２の制御に基づいて、メモリシステム１の外部から供給された電圧を電源回路３５に供給する。また内部電源３４は、メモリシステム１の外部から供給された電圧を、設定情報に基づいて昇圧又は降圧することが出来る。
【００２３】
電源回路３５は、プロセッサ３２の制御に基づいて、内部電源３４により供給された電圧からメモリシステム１の各モジュールの動作に適切な電圧を生成するＤＣ−ＤＣコンバータである。換言すると、電源回路３５は、内部電源３４により供給された電圧を、メモリシステム１の各モジュールが動作するのに必要な内部電源電圧に変換する。電源回路３５Ａ、３５Ｂ、３５Ｃ、及び３５Ｄは、互いに異なる電圧を生成しても良い。例えば、電源回路３５Ａ及び３５ＢはそれぞれＮＡＮＤ型フラッシュメモリ１１Ａ及び１１Ｂに対して生成した内部電源電圧を供給し、電源回路３５Ｃ及び３５ＤはそれぞれＤＲＡＭ１２Ａ及び１２Ｂに対して生成した内部電源電圧を供給する。尚、本実施形態では、電源回路３５の個数が記憶部１０に含まれた半導体メモリの個数に対応している場合を例に説明したが、これに限定されない。例えば電源管理装置３０は、ＳＳＤコントローラ２０に対応する電源回路３５や、図示せぬその他のＩＣに対応する電源回路３５を備えていても良い。
【００２４】
設定部４０は、設定回路４１を備えている。設定回路４１は、第１回路４２及び第２回路４３を備えている。そして設定回路４１は、第１回路４２及び第２回路４３の回路設計に基づいて、入出力回路３１の入出力端子Ｉ／Ｏに所望の設定信号を供給する。
【００２５】
設定回路４１内のノードＮＤは、入出力端子Ｉ／Ｏに接続されている。ノードＮＤは、第１回路４２を介して電源に接続され、第２回路を介して接地に接続されている。第１回路４２及び第２回路４３は、例えば抵抗回路、ショート回路、又はオープン回路に設計され得る。具体的には、例えば第１回路４２及び第２回路４３として、メモリシステム１の基板上にジャンパ素子（低抵抗値素子）を実装することによってショート回路を形成し、素子を設けないことによってオープン回路を形成する。
【００２６】
設定回路４１から供給される設定信号は、例えば“Ｈ”レベル又は“Ｌ”レベルで表現される１ビットの論理信号である。入出力端子Ｉ／Ｏに“Ｈ”レベルの信号を入力する場合、例えば第１回路４２及び第２回路４３はそれぞれショート回路及びオープン回路に設計される。その結果、ノードＮＤの電位が電源電圧（“Ｈ”レベル）となり、ノードＮＤに接続された入出力端子Ｉ／Ｏに“Ｈ”レベルの信号が入力される。
【００２７】
一方で、入出力端子Ｉ／Ｏに“Ｌ”レベルの信号を入力する場合、例えば第１回路４２及び第２回路４３はそれぞれオープン回路及びショート回路に設計される。その結果、ノードＮＤの電位が接地電圧（“Ｌ”レベル）となり、ノードＮＤに接続された入出力端子Ｉ／Ｏに“Ｌ”レベルの信号が入力される。
【００２８】
尚、以上の説明において、オープン回路になっている場合の第１回路４２及び第２回路４３の抵抗値は、例えば無限大であるとみなされ、ショート回路になっている場合の第１回路４２及び第２回路４３の抵抗値は、例えばゼロであるとみなされる。
【００２９】
また、以上の説明において、第１回路４２及び第２回路４３がオープン回路又はショート回路である場合を例に説明したが、これに限定されない。例えば、第１回路４２及び第２回路４３のうち一方の回路を高抵抗、他方の回路を低抵抗にすることによっても同様に、１ビットの論理信号を生成することが出来る。具体的には、入出力端子Ｉ／Ｏには、例えば第１回路４２の抵抗値が第２回路４３の抵抗値よりも充分に低い場合に“Ｈ”レベルの信号が入力され、第１回路４２の抵抗値が第２回路４３の抵抗値よりも充分に高い場合に“Ｌ”レベルの信号が入力される。
【００３０】
［１−２］メモリシステム１の動作
次に、メモリシステム１の動作について説明する。メモリシステム１は、ホスト機器２からの操作により電源がオンすると、まず電源管理装置３０及び設定部４０に外部電源電圧Ｖinが供給される。そして電源管理装置３０が、入出力端子Ｉ／Ｏに入力された設定信号に基づいて、メモリシステム１の各モジュールに対して適切な内部電源電圧を供給する。この電源管理装置３０の詳細な動作について、図３、図４Ａ、及び図４Ｂを用いて説明する。図３には電源管理装置３０の動作フローチャートが示され、図４Ａ及び図４Ｂにはそれぞれ設定信号が“Ｈ”レベル及び“Ｌ”レベルである場合における電源管理装置３０の動作に対応するブロック図が示されている。
【００３１】
図３に示すように、メモリシステム１の電源が外部からの操作によりオンすると（Ｓ１０）、まず電源管理装置３０のプロセッサ３２が入出力端子Ｉ／Ｏに入力された設定信号を確認する（Ｓ１１）。
【００３２】
図４Ａに示すように、設定部４０が“Ｈ”レベルの設定信号を出力する場合、設定回路４１内において、例えば第１回路４２がショート回路、第２回路４３がオープン回路とされる。このようにして、入出力端子Ｉ／Ｏに“Ｈ”レベルの信号が入力された場合（Ｓ１１、“Ｈ”レベル）、プロセッサ３２は、レジスタ３３に保持された第１設定情報をロードして（Ｓ１２）、第１設定情報に基づいて内部電源３４及び電源回路３５を制御する。すなわち、電源回路３５Ａ及び３５Ｂは内部電源電圧Ｖｎ１を生成して、生成した電圧をそれぞれＮＡＮＤ型フラッシュメモリ１１Ａ及び１１Ｂに供給し、電源回路３５Ｃ及び３５Ｄは内部電源電圧Ｖｄ１を生成して、生成した電圧をそれぞれＤＲＡＭ１２Ａ及び１２Ｂに供給する（Ｓ１３）。そして電源管理装置３０からの電圧の供給を受けたメモリシステム１の各モジュールは、ホスト機器２の指示に基づいた動作又はメモリシステム１の内部起因の動作を開始する。
【００３３】
一方で、図４Ｂに示すように、設定部４０が“Ｌ”レベルの設定信号を出力する場合、設定回路４１内において、例えば第１回路４２がオープン回路、第２回路４３がショート回路とされる。このようにして、入出力端子Ｉ／Ｏに“Ｌ”レベルの信号が入力された場合（Ｓ１１、“Ｌ”レベル）、プロセッサ３２は、レジスタ３３に保持された第２設定情報をロードして（Ｓ１４）、第２設定情報に基づいて内部電源３４及び電源回路３５を制御する。すなわち、電源回路３５Ａ及び３５Ｂは内部電源電圧Ｖｎ１と異なる内部電源電圧Ｖｎ２を生成して、生成した電圧をそれぞれＮＡＮＤ型フラッシュメモリ１１Ａ及び１１Ｂに供給し、電源回路３５Ｃ及び３５Ｄは内部電源電圧Ｖｄ１と異なる内部電源電圧Ｖｄ２を生成して、生成した電圧をそれぞれＤＲＡＭ１２Ａ及び１２Ｂに供給する（Ｓ１５）。そして、電源管理装置３０からの内部電源電圧の供給を受けたメモリシステム１の各モジュールは、ホスト機器２の指示に基づいた動作又はメモリシステム１の内部起因の動作を開始する。
【００３４】
尚、以上の説明において内部電源電圧Ｖｎ１及びＶｎ２は、それぞれ異なる仕様のＮＡＮＤ型フラッシュメモリ１１が動作するために必要な電圧（以下、動作電圧とも称する）に対応し、内部電源電圧Ｖｄ１及びＶｄ２は、それぞれ異なる仕様のＤＲＡＭ１２の動作電圧に対応している。
【００３５】
また、以上の説明において各内部電源電圧の電圧値は、例えばＶｎ１＝Ｖｎ２且つＶｄ１≠Ｖｄ２、Ｖｎ１≠Ｖｎ２且つＶｄ１＝Ｖｄ２、のうち何れかであっても良い。
【００３６】
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る電源管理装置３０によれば、電源管理装置３０自体の構成やレジスタ３３に保持された設定情報を変更することなく、２種類の電源設定を使い分けることが出来る。以下に、本効果の詳細について説明する。
【００３７】
メモリシステムに使用される半導体メモリ等のモジュールには、様々な仕様が存在し得る。例えばＮＡＮＤ型フラッシュメモリとＤＲＡＭとでは回路構成が異なり、これらの動作電圧は異なることがある。さらに、同じＮＡＮＤ型フラッシュメモリや同じＤＲＡＭでも、製品の世代、素子構造、又は設計によって動作電圧が異なることがある。そこでメモリシステムでは、このように仕様の異なるモジュールに対して適切な電圧を供給するために、図５に示すような電源管理装置が用いられている。図５は、第１実施形態の比較例に係る電源管理装置３０のブロック図であり、電源回路３５及び対応する記憶部１０の詳細が省略して示されている。
【００３８】
図５に示す電源管理装置３０は、図２を用いて説明した電源管理装置３０に対して、入出力回路３１に対して設定信号が入力されず、レジスタ３３が１種類の設定情報を保持している点が異なる。比較例に係る電源管理装置３０は、メモリシステム１に電源供給されると、プロセッサ３２がレジスタ３３に保持された１種類の設定情報に基づいて内部電源３４及び電源回路３５を制御する。また、比較例に係る電源管理装置３０では、レジスタ３３に保持された設定情報を書き換えたり、電源管理装置３０の構成を変更したりすることによって、異なる電源設定が適用される。しかし、このような場合にユーザーは、メモリシステムの製品仕様毎に異なる電源管理装置３０を用意する必要があった。
【００３９】
そこで、第１実施形態に係る電源管理装置３０は、レジスタ３３が２種類の設定情報（第１設定情報及び第２設定情報）を保持し、プロセッサ３２が入出力端子Ｉ／Ｏに入力された設定信号に基づいて内部電源３４及び電源回路３５を制御する。具体的には、例えば入力された設定信号が“Ｈ”レベルの信号であった場合に、プロセッサ３２はレジスタ３３が保持する第１設定情報に基づいて内部電源３４及び電源回路３５を制御する。一方で、入力された設定信号が“Ｌ”レベルの信号であった場合に、プロセッサ３２はレジスタ３３が保持する第２設定情報に基づいて内部電源３４及び電源回路３５を制御する。
【００４０】
これにより、第１実施形態に係る電源管理装置３０は、電源管理装置３０自体の構成やレジスタ３３に保持された設定情報を変更することなく、２種類の電源設定を使い分けることが出来る。従って第１実施形態に係る電源管理装置３０は、仕様の異なるメモリシステムにおいて単一の電源管理装置３０を使用することが可能になるため、メモリシステムの製品開発時における電源管理装置３０の開発コストを抑制することが出来る。
【００４１】
また、第１実施形態に係るメモリシステム１では、電源管理装置３０の入出力端子Ｉ／Ｏに入力される設定信号が設定部４０により生成される。この設定部４０を構成する設定回路４１は、“Ｈ”レベルの信号又は“Ｌ”レベルの信号を生成出来れば良いため、簡素な回路で実現することが出来る。すなわち、設定部４０の回路設計により所望の設定信号を出力させることと、電源管理装置３０自体の設計を変更することにより電源設定を変更することでは、設定部４０の回路設計の方が簡便である。
【００４２】
つまり、第１実施形態に係るメモリシステム１は、少ない回路変更で電源管理装置３０の電源設定を変更することが出来る。従って第１実施形態に係るメモリシステム１は、メモリシステムの製品開発において、開発期間を短縮すること、及び基板開発コストを抑制することが出来る。
【００４３】
［２］第２実施形態
次に、第２実施形態に係るメモリシステム１について説明する。第２実施形態に係るメモリシステム１は、電源管理装置３０が第１実施形態よりも多くの設定情報を保持し、より多くの設定信号に関連付けられた電源設定で動作するものである。以下に、第２実施形態に係るメモリシステム１について、主に第１実施形態と異なる点について説明する。
【００４４】
［２−１］メモリシステム１の構成
まず、第２実施形態に係るメモリシステム１の構成について説明する。第２実施形態に係るメモリシステム１は、第１実施形態で図１を用いて説明したメモリシステム１に対して、電源管理装置３０及び設定部４０の構成が異なる。ここで、図６を用いて第２実施形態に係る電源管理装置３０ａ及び設定部４０ａの構成について説明する。図６には、電源管理装置３０ａ及び設定部４０ａのブロック図が示されている。
【００４５】
図６に示すように第２実施形態に係る電源管理装置３０ａは、レジスタ３３内に第１〜第４設定情報を保持している。そして第２実施形態に係る電源管理装置３０ａでは、入出力回路３１が備える少なくとも２つの入出力端子Ｉ／Ｏ１及びＩ／Ｏ２が設定信号の入力に使用される。
【００４６】
また、第２実施形態に係る設定部４０ａは、設定回路４１Ａ及び４１Ｂを備えている。設定回路４１ＡのノードＮＤ１は入出力端子Ｉ／Ｏ１に接続され、設定回路４１ＢのノードＮＤ２は入出力端子Ｉ／Ｏ２に接続されている。電源管理装置３０ａ及び設定部４０ａのその他の構成は、図２を用いて説明した第１実施形態に係る電源管理装置３０及び設定部４０の構成と同様のため、説明を省略する。
【００４７】
以上のように、第２実施形態に係る電源管理装置３０ａおける設定信号は、入出力端子Ｉ／Ｏ１及びＩ／Ｏ２に入力される信号の組み合わせに基づいた２ビットの信号となる。以下の説明では、入出力端子Ｉ／Ｏ１及びＩ／Ｏ２に入力された信号がそれぞれ、“Ｌ”レベル及び“Ｌ”レベルの場合を設定信号“００”と呼び、“Ｌ”レベル及び“Ｈ”レベルの場合を設定信号“０１”と呼び、“Ｈ”レベル及び“Ｌ”レベルの場合を設定信号“１０”と呼び、“Ｈ”レベル及び“Ｈ”レベルの場合を設定信号“１１”と呼ぶ。
【００４８】
［２−２］第２実施形態の効果
以上で説明した第２実施形態に係る電源管理装置３０ａによれば、電源管理装置３０ａ自体の構成やレジスタ３３に保持された設定情報を変更することなく、４種類の電源設定を使い分けることが出来る。以下に、本効果の詳細について説明する。
【００４９】
第２実施形態に係る電源管理装置３０ａでは、設定信号として２ビットの信号が入力される。そしてこの電源管理装置３０ａは、入力された２ビットの設定信号に対して、それぞれ異なる設定情報を割り当てることが出来る。例えば、電源管理装置３０ａが、動作電圧の異なるＡタイプ及びＢタイプのＮＡＮＤ型フラッシュメモリ１１と、動作電圧の異なるＡタイプ及びＢタイプのＤＲＡＭ１２との組み合わせに対応する場合、２ビットの設定信号に対して図７に示すような設定情報を割り当てることが考えられる。図７は、電源管理装置３０ａの第１〜第４設定情報のテーブルの一例を示す図である。
【００５０】
具体的には、図７に示すように制御信号“００”、“０１”、“１０”、及び“１１”に対して、それぞれ第１〜第４設定情報が割り当てられる。そして、第１設定情報はＡタイプのＮＡＮＤ型フラッシュメモリ１１とＡタイプのＤＲＡＭ１２に対応する電源設定とされ、第２設定情報はＡタイプのＮＡＮＤ型フラッシュメモリ１１とＢタイプのＤＲＡＭ１２に対応する電源設定とされ、第３設定情報はＢタイプのＮＡＮＤ型フラッシュメモリ１１とＡタイプのＤＲＡＭ１２に対応する電源設定とされ、第４設定情報はＢタイプのＮＡＮＤ型フラッシュメモリ１１とＢタイプのＤＲＡＭ１２に対応する電源設定とされる。
【００５１】
このように、電源管理装置３０ａは、入力された２ビットの設定情報に基づいて、４種類の電源設定を使い分けることが出来る。従って電源管理装置３０ａは、第１実施形態よりも多くのメモリシステムにおいて共通の電源管理装置３０ａを使用することが可能になるため、メモリシステムの製品開発時における電源管理装置３０ａの開発コストを抑制することが出来る。
【００５２】
また、第２実施形態に係るメモリシステム１では、第１実施形態と同様に、少ない回路変更で電源管理装置３０ａの電源設定を変更することが出来る。従って本実施形態に係るメモリシステム１は、メモリシステムの製品開発において、第１実施形態と同様に、製品の開発期間を短縮すること、及び基板開発コストを抑制することが出来る。
【００５３】
尚、第２実施形態に係るメモリシステム１において、同じ種類のＮＡＮＤ型フラッシュメモリ１１及びＤＲＡＭ１２が用いられず、異なる仕様のＮＡＮＤ型フラッシュメモリ１１を組み合わせても良いし、異なる仕様のＤＲＡＭ１２を組み合わせても良い。
【００５４】
また、第２実施形態において、電源管理装置３０ａが２ビットの設定信号に基づいて設定情報を選択した場合を例に説明したが、これに限定されない。例えば、電源管理装置３０ａが３ビット以上の設定信号に基づいて設定情報を選択するようにしても良い。この場合、入出力回路３１が備える複数の入出力端子のうち、入力される設定信号の数に対応する数の入出力端子が設定信号の入力に使用される。このとき、設定信号の入力に使用される入出力端子にそれぞれ対応して、設定回路４１が設けられれば良い。これにより電源管理装置３０ａは、３ビット以上の設定信号に基づいて、２ビットの設定信号を用いた場合よりも多くの電源設定を使い分けることが出来る。
【００５５】
［３］第３実施形態
次に、第３実施形態に係るメモリシステム１について説明する。第３実施形態に係るメモリシステム１は、設定回路４１が抵抗素子で構成され、電源管理装置３０が入出力端子に入力された電圧値に関連付けられた電源設定で動作するものである。以下に、第３実施形態に係るメモリシステム１について、第１実施形態と異なる点について説明する。
【００５６】
［３−１］メモリシステム１の構成
まず、第３実施形態に係るメモリシステム１の構成について説明する。第３実施形態に係るメモリシステム１は、第１実施形態で図１を用いて説明したメモリシステム１に対して、電源管理装置３０及び設定部４０の構成が異なる。ここで、図８を用いて第３実施形態に係る電源管理装置３０ｂ及び設定部４０ｂの構成について説明する。図８には、電源管理装置３０ｂ及び設定部４０ｂのブロック図が示されている。
【００５７】
図８に示すように第３実施形態に係る電源管理装置３０ｂは、レジスタ３３内に第１〜第３設定情報を保持している。そして第３実施形態に係る電源管理装置３０ｂの入出力回路３１は、入出力端子Ｉ／Ｏに接続されたＡ／Ｄコンバータ３６を備えている。Ａ／Ｄコンバータ３６は、入出力端子Ｉ／Ｏに入力された電圧を、複数ビットのデジタル値に変換するものである。本実施形態では、この変換された複数ビットのデジタル値に対応して、第１〜第３設定情報が割り当てられる。
【００５８】
また、第３実施形態に係る設定部４０ｂは、設定回路４１が抵抗素子で構成されている。具体的には、図８に示すように本実施形態における設定回路４１は、第１実施形態で図２を用いて説明した設定回路４１において、第１回路４２を抵抗素子Ｒ１に、第２回路４３を抵抗素子Ｒ２にそれぞれ置き換えたものと同様である。そして、抵抗素子Ｒ１及び抵抗素子Ｒ２の抵抗値に基づいた出力電圧Ｖoutが、入出力端子Ｉ／Ｏに入力される。電源管理装置３０ｂ及び設定部４０ｂのその他の構成は、第１実施形態で図２を用いて説明した電源管理装置３０及び設定部４０の構成と同様のため、説明を省略する。
【００５９】
［３−２］第３実施形態の効果
以上で説明した第３実施形態に係る電源管理装置３０ｂによれば、電源管理装置３０ｂ自体の構成やレジスタ３３に保持された設定情報を変更することなく、３種類以上の電源設定を使い分けることが出来る。以下に、本効果の詳細について説明する。
【００６０】
第３実施形態に係る電源管理装置３０ｂは、入出力端子Ｉ／Ｏに入力された電圧を、Ａ／Ｄコンバータ３６によってデジタル値に変換する。例えば、電源電圧が１０Ｖであり、抵抗素子Ｒ１及びＲ２として１ｋΩ又は３ｋΩの抵抗素子を用いた場合、設定回路４１の出力電圧Ｖoutとしては図９に示すようなバリエーションが考えられる。図９には、設定回路４１の出力電圧Ｖoutの一例が示されている。
【００６１】
具体的には、図９に示すように、抵抗素子Ｒ１及びＲ２がそれぞれ３ｋΩ及び１ｋΩの場合の出力電圧Ｖoutは０.２５Ｖとなり、抵抗素子Ｒ１及びＲ２が１ｋΩ（又は３ｋΩ）の場合の出力電圧Ｖoutは０.５Ｖとなり、抵抗素子Ｒ１及びＲ２がそれぞれ１ｋΩ及び３ｋΩの場合の出力電圧Ｖoutは０.７５Ｖとなる。そしてＡ／Ｄコンバータ３６が、入出力端子Ｉ／Ｏに入力された０.２５Ｖ、０.５Ｖ、又は０.７５Ｖの電圧のＡ−Ｄ変換を実行し、プロセッサ３２が、分類されたデジタル値を参照して第１〜第３設定情報のうちいずれかを選択して内部電源３４及び電源回路３５を制御する。
【００６２】
これにより、第３実施形態に係る電源管理装置３０ｂは、入力された電圧値に対応して、３種類以上の電源設定を使い分けることが出来る。従って第３実施形態に係る電源管理装置３０ｂは、第１実施形態よりも多くのメモリシステムにおいて共通の電源管理装置３０ｂを使用することが可能になるため、メモリシステムの製品開発時における電源管理装置３０ｂの開発コストを抑制することが出来る。
【００６３】
また、第３実施形態に係るメモリシステム１では、第１実施形態と同様に、少ない回路変更で電源管理装置３０ｂの電源設定を変更することが出来る。従って第３実施形態に係るメモリシステム１は、メモリシステムの製品開発において、第１実施形態と同様に、製品の開発期間を短縮すること、及び基板開発コストを抑制することが出来る。
【００６４】
尚、第３実施形態において、電源管理装置３０ｂが３種類の電圧に基づいて設定信号を選択した場合を例に説明したが、これに限定されない。例えば、電源管理装置３０ｂが４種類以上の電圧に基づいて設定情報を選択するようにしても良い。この場合に電源管理装置３０ｂは、１つの入出力端子Ｉ／Ｏに入力された電圧値に基づいて、４種類以上の電源設定を使い分けることが出来る。
【００６５】
［４］第４実施形態
次に、第４実施形態に係るメモリシステム１について説明する。第４実施形態に係るメモリシステム１は、第１〜第３実施形態で説明した電源管理装置３０の設定情報に対して、通信インターフェイスに関する設定を追加したものである。以下に、第４実施形態に係るメモリシステム１について、第１実施形態と異なる点を説明する。
【００６６】
［４−１］メモリシステム１の構成
まず、図１０を用いて電源管理装置３０の構成について説明する。図１０には、電源管理装置３０が備える内部電源３４の詳細な回路構成が示されている。尚、図１０に示す例では、電源管理装置３０の第１電源端子ＩＮ１に外部電源電圧Ｖin１が入力され、電源管理装置３０の第２電源端子ＩＮ２に外部電源電圧Ｖin１より低い外部電源電圧Ｖin２が入力される。
【００６７】
図１０に示すように内部電源３４は、第１スイッチ素子ＳＷ１、第２スイッチ素子ＳＷ２、昇圧回路３７、及び電圧供給回路３８を備えている。
【００６８】
第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２は、プロセッサ３２によって制御され、各々の一端と他端との間を電気的に接続又は遮断する。第１スイッチ素子ＳＷ１の一端は第１電源端子ＩＮ１に接続され、第１スイッチ素子ＳＷ１の他端は電圧供給回路３８に接続されている。第２スイッチ素子ＳＷ２の一端は第２電源端子ＩＮ２に接続され、第２スイッチ素子ＳＷ２の他端は昇圧回路３７に接続されている。
【００６９】
昇圧回路３７は、第２電源端子ＩＮ２に入力された外部電源電圧Ｖin２を第１電源端子ＩＮ１に入力された外部電源電圧Ｖin１まで昇圧して、電圧供給回路３８に入力する回路である。例えば昇圧回路３７は、図１０に示すように第２電源端子ＩＮ２に入力された５Ｖの電圧を、第１電源端子ＩＮ１に入力された１２Ｖの電圧まで昇圧する。昇圧回路３７の回路構成は、公知技術に基づく構成を用いることが可能である。
【００７０】
電圧供給回路３８には、第１電源端子ＩＮ１に入力された電圧、又は第２電源端子ＩＮ２に入力され且つ昇圧回路３７によって昇圧された電圧の何れかが入力される。そして電圧供給回路３８は、入力された電圧を例えば電源回路３５Ａ〜３５Ｄに供給する。
【００７１】
［４−２］メモリシステム１の動作
次に、第４実施形態に係るメモリシステム１の動作について説明する。メモリシステム１は、使用する通信インターフェイスやホスト機器２の仕様等に応じて入力電源の仕様（例えば電圧の規格値）が異なる。例えば、ＳＡＳ（Serial Attached SCSI）における入力電源は１２Ｖ／５Ｖであり、ＰＣＩｅ（PCI Express）における入力電源は１２Ｖである。ここで、図１０及び図１１を用いて、メモリシステム１に適用される通信インターフェイスが、ＳＡＳ（Serial Attached SCSI）又はＰＣＩｅ（PCI Express）である場合の動作の一例について説明する。図１１には、電源管理装置３０の設定情報のテーブルが示されている。図１１に示すように、第１設定情報はＳＡＳに対応し、第２設定情報はＰＣＩｅに対応している。
【００７２】
メモリシステム１に適用されるインターフェイスがＳＡＳである場合、例えば図１０に示す第１電源端子ＩＮに１２Ｖの電圧が入力され、第２電源端子に５Ｖの電圧が入力される。メモリシステム１に電源が供給され、電源管理装置３０が第１設定情報に基づいて動作すると、プロセッサ３２は図１１に示すように第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２をオン状態にする。これにより、第１電源端子ＩＮ１に入力された１２Ｖの電圧が電圧供給回路３８に入力され、第２電源端子ＩＮ２に入力された５Ｖの電圧が昇圧回路３７を介して１２Ｖに昇圧されて電圧供給回路３８に入力される。
【００７３】
一方で、メモリシステム１に適用されるインターフェイスがＰＣＩｅである場合、例えば図１０に示す第１電源端子ＩＮに１２Ｖの電圧が入力され、第２電源端子に電圧が入力されない。メモリシステム１に電源が供給され、電源管理装置３０が第２設定情報に基づいて動作すると、プロセッサ３２は図１１に示すように第１スイッチ素子ＳＷ１及び第２スイッチ素子ＳＷ２をそれぞれオン状態及びオフ状態にする。これにより、第１電源端子ＩＮ１に入力された１２Ｖの電圧が電圧供給回路３８に入力される。
【００７４】
［４−３］第４実施形態の効果
以上のように、第４実施形態に係る電源管理装置３０は、設定情報に基づいて通信インターフェイス毎の入力電圧設定を適用することが出来る。従って第４実施形態に係るメモリシステム１は、第１〜第３実施形態との組み合わせることによって、電源管理装置３０自体の構成やレジスタ３３に保持された設定情報を変更することなく、異なる入力電源の仕様に対応することが出来る。
【００７５】
尚、第４実施形態では、メモリシステム１に使用する通信インターフェイスとしてＳＡＳ及びＰＣＩｅを用いた場合を例に説明したが、これに限定されない。例えば、ＳＡＴＡ（Serial Advanced Technology Attachment）やＵＳＢ（Universal Serial Bus）等、他の通信インターフェイスに対しても、第４実施形態を適用することが可能である。
【００７６】
また、第４実施形態では、第１電源端子ＩＮ１及び第２電源端子ＩＮ２にそれぞれ１２Ｖ及び５Ｖの電圧が入力される場合を例に説明したが、これに限定されない。各電源端子に入力される外部電源電圧は、通信インターフェイスの規格に基づいて変更することが可能である。例えばＳＡＴＡの場合、各電源端子には５Ｖや３.３Ｖの電源が接続され得る。
【００７７】
また、第４実施形態では、第１電源端子ＩＮ１に入力される外部電源電圧が、第２電源端子ＩＮ２に入力される外部電源電圧よりも高い場合を例に説明したが、これに限定されない。例えば、図１２に示すように、第１電源端子ＩＮ１に対して５Ｖの電圧を入力し、第２電源端子ＩＮ２に対して１２Ｖの電圧を入力しても良い。
【００７８】
この場合に内部電源３４は、図１０に示された昇圧回路３７の替わりに、降圧回路３９が設けられる。降圧回路３９は、第２電源端子ＩＮ２に入力された外部電源電圧を第１電源端子ＩＮ１に入力された外部電源電圧まで降圧して、電圧供給回路３８に入力する回路である。例えば降圧回路３９は、第２電源端子ＩＮ２に入力された１２Ｖの電圧を、第１電源端子ＩＮ１に入力された５Ｖの電圧まで降圧する。これにより、例えば電圧供給回路３８は、第１電源端子ＩＮ１に入力された５Ｖの電圧と、第２電源端子ＩＮ２に入力され且つ降圧回路３９によって降圧された５Ｖの電圧とが入力され、入力された電圧を電源回路３５Ａ〜３５Ｄに供給する。
【００７９】
尚、第４実施形態において、電源端子が２つである場合を例に説明したが、これに限定されない。例えばメモリシステム１は、３つ以上の電源に接続されても良い。このような場合においても電源管理装置３０は、入力された外部電源電圧を内部電源３４で昇圧及び降圧することによって、必要な電圧を生成することが出来る。
【００８０】
［５］変形例等
実施形態の電源管理装置３０は、第１入力端子＜Ｉ／Ｏ、図２＞と、入力された電圧を変換した電圧を出力する第１電源回路＜３５、図２＞と、を備える。電源管理装置は、電源が供給された後に、第１入力端子に第１信号＜“Ｈ”レベル、図３＞が入力されている場合、第１電源回路が第１電圧を出力し＜図４＞、第１入力端子に第１信号と異なる第２信号＜“Ｌ”レベル、図３＞が入力されている場合、第１電源回路が第１電圧と異なる第２電圧を出力する＜図５＞。
【００８１】
また、実施形態のメモリシステム１は、第１メモリを含む記憶部＜１０、図１＞と、記憶部を制御するコントローラ＜２０、図１＞と、第１入力端子と、入力された電圧を変換して第１メモリに供給する第１電源回路と、を含む電源管理装置＜３０、図１＞と、前記第１入力端子に設定信号を入力する設定部＜４０、図１＞と、を備える。メモリシステム１は、電源が供給された際に、設定信号が第１信号である場合、第１電源回路が第１電圧を出力し、設定信号が第２信号である場合、第１電源回路が第２電圧を出力する。
【００８２】
これにより、装置構成を変更すること無く複数の電源設定を使い分けることが可能な電源管理装置、及びこの電源管理装置を備えるメモリシステムを提供することが出来る。
【００８３】
尚、上記実施形態では、電源管理装置３０をＳＳＤ等のメモリシステムに用いた場合を例に説明したが、これに限定されない。例えば、上記実施形態で説明した電源管理装置３０は、ＨＤＤ（Hard Disk Drive）、ＵＳＢ接続の記憶装置、光ディスク、光磁気ディスク等その他のストレージ製品で使用することが出来る。また、上記実施形態で説明した電源管理装置３０は、外部電源に基づいて動作するあらゆる装置で使用することが可能である。例えば、ＤＣ電源の一例であるバッテリーで動作する車載装置や、ＡＣ電源から変換したＤＣ電源で動作する電子機器（例えば、テレビ、パーソナルコンピュータ等）に組み込むことも可能である。
【００８４】
尚、上記実施形態で説明した電源管理装置３０の構成は、これに限定されない。例えば、電源管理装置３０にプロセッサ３２を設け無くても良い。この場合に電源管理装置３０には、例えばプロセッサ３２で実行されていた処理を実現する専用の回路（例えば、入出力回路３１からの情報に基づいてレジスタ３３内の設定情報の何れかを読み出して、電源回路３５に設定する回路）が設けられる。これに限定されず、上記実施形態で説明した動作は、ハードウェア及びソフトウェアのいずれか、または両者の組み合わせにより実現しても良い。
【００８５】
尚、上記実施形態における電源管理装置３０の各構成要素は、例えばワンチップ上に形成される。つまり電源管理装置３０では、例えば出力回路３１、プロセッサ３２、レジスタ３３、内部電源３４、及び電源回路３５が、１つの半導体チップ上に設けられている。
【００８６】
尚、本明細書において“接続”とは、電気的に接続されていることを示し、例えば間に別の素子を介することを除外しない。また、本明細書において“遮断”とは、当該スイッチがオフ状態になっていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１…メモリシステム、２…ホスト機器、１０…記憶部、１１…ＮＡＮＤ型フラッシュメモリ、１２…ＤＲＡＭ、２０…ＳＳＤコントローラ、２１…プロセッサ、２２…内蔵メモリ、２３…ホストインターフェイス回路、２４…ＮＡＮＤインターフェイス回路、２５…ＤＲＡＭインターフェイス回路、３０…電源管理装置、３１…入出力回路、３２…プロセッサ、３３…レジスタ、３４…内部電源、３５…電源回路、３６…Ａ／Ｄコンバータ、３７…昇圧回路、３８…電圧供給回路、３９…降圧回路、４０…設定部、４１…設定回路
【図１】
2018151727.tif 000003
【図２】
2018151727.tif 000004
【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2018151727.tif 000013
【図１１】
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【図１２】
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