(57)【要約】【課題】イコライズ電圧ＶＢＬのコンタクトが正常に接続されていない故障状態に起因するイコライズ電圧ＶＢＬの不具合を短時間で検出する。【解決手段】半導体記憶装置は、ワード線及びビット線に接続されたメモリ素子からデータを読み出すセンスアンプと、第１の電源電圧とセンスアンプの第１の電源中間ノードとの間に接続され、センスアンプの駆動時にオンとなる第１のスイッチ素子と、第２の電源電圧とセンスアンプの第２の電源中間ノードとの間に接続され、センスアンプの駆動時にオンとなる第２のスイッチ素子と、第１及び第２の電源中間ノードを、第１の電源中間ノードの最大値と第２の電源中間ノードの最小値との間の半値レベルであるイコライズ電圧にイコライズするイコライザ回路とを備えた半導体記憶装置であって、ビット線に接続された制御回路であって、テスト信号に基づいてビット線の電圧を変動しないように制御する制御回路を備える。【選択図】図３
2018073441.tif 000002
【特許請求の範囲】
【請求項１】
ワード線及びビット線に接続されたメモリ素子からデータを読み出すセンスアンプと、
所定の第１の電源電圧と前記センスアンプの第１の電源中間ノードとの間に接続され、前記センスアンプの駆動時にオンとなる第１のスイッチ素子と、
所定の第２の電源電圧と前記センスアンプの第２の電源中間ノードとの間に接続され、前記センスアンプの駆動時にオンとなる第２のスイッチ素子と、
前記第１及び第２の電源中間ノードを、イコライズ信号に基づいて、前記第１の電源中間ノードの最大値と前記第２の電源中間ノードの最小値との間の半値レベルであるイコライズ電圧にイコライズするイコライザ回路とを備えた半導体記憶装置であって、
前記ビット線に接続された制御回路であって、テスト信号に基づいて前記ビット線の電圧を変動しないように制御する制御回路を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、前記テスト信号に基づいて、前記ビット線の電圧を所定の電圧値に制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記所定の電圧値は接地電位であり、前記制御回路は前記ビット線の電圧を接地電位にプルダウンすることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記所定の電圧値は所定の電源電圧であり、前記制御回路は前記ビット線の電圧を所定の電源電圧にプルアップすることを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記所定の電圧値は接地電位と所定の電源電圧であり、前記制御回路は複数のビット線のうちの第１のグループに属するビット線の電圧を接地電位にプルダウンし、前記制御回路は複数のビット線のうちの第２のグループに属するビット線の電圧を電源電圧にプルアップするように制御することを特徴とする請求項２記載の半導体記憶装置。
【請求項６】
前記テスト信号は、前記イコライズ信号の発生された後のプリチャージの開始から前記センスアンプの駆動時までに発生されることを特徴とする請求項１〜５のうちのいずれか１つに記載の半導体記憶装置。
【請求項７】
前記テスト信号の発生時は、前記イコライザ回路の動作をオフすることを特徴とする請求項１〜６のうちのいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体記憶装置に関する。
【背景技術】
【０００２】
図１は従来例に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図であり、図２は図１のメモリ回路の動作を示すタイミングチャートである。図１において、従来例に係るメモリ回路は、所定のデータ値を記憶するメモリセルＭＣ１，ＭＣ２と、前記メモリセルＭＣ１，ＭＣ２にそれぞれ各一対のビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１を介して接続され、メモリセルＭＣ１，ＭＣ２からデータをセンスするセンスアンプ１１，１２とを備えて構成される。
【０００３】
図１において、メモリセルＭＣ１は、メモリ素子を構成するメモリキャパシタＣｃｅｌｌ１と、選択用ＭＯＳトランジスタＱ２１とを備える。メモリキャパシタＣｃｅｌｌ１の一端はストレージノードＮｓ１を介してＭＯＳトランジスタＱ２１のソースに接続され、その他端は所定の電圧ＶＣＰに接続される。ＭＯＳトランジスタＱ２１のゲートはワード線ＷＬに接続され、そのドレインは例えばビット線ＢＬＢ０に接続される。また、メモリセルＭＣ２は、メモリ素子を構成するメモリキャパシタＣｃｅｌｌ２と、選択用ＭＯＳトランジスタＱ２２とを備える。メモリキャパシタＣｃｅｌｌ２の一端はストレージノードＮｓ２を介してＭＯＳトランジスタＱ２２のソースに接続され、その他端は所定の電圧ＶＣＰに接続される。ＭＯＳトランジスタＱ２２のゲートはワード線ＷＬに接続され、そのドレインは例えばビット線ＢＬＢ１に接続される。ここで、ＳＤＲＡＭのメモリ回路において、複数のメモリセルＭＣ１，ＭＣ２がワード線ＷＬの方向、及びビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１，…の方向で、格子形状で配置されている。
【０００４】
センスアンプ１１は、ＭＯＳトランジスタＱ１，Ｑ２からなる第１のＣＭＯＳインバータと、ＭＯＳトランジスタＱ３，Ｑ４からなる第２のＣＭＯＳインバータとが正帰還ループのフリップフロップを構成するように接続されて形成される。ＭＯＳトランジスタＱ１，Ｑ３の各ソースは電源中間ノードＰ１で接続され、電源中間ノードＰ１はセンス駆動信号／ＡＣＴでオン又はオフされるスイッチ素子であるＭＯＳトランジスタＱ５を介して、アレイ電圧ＶＡＲＡＹに接続される。また、ＭＯＳトランジスタＱ２，Ｑ４の各ソースは電源中間ノードＰ２で接続され、電源中間ノードＰ２はセンス駆動信号ＡＣＴ（センス駆動信号／ＡＣＴの反転信号）でオン又はオフされるスイッチ素子であるＭＯＳトランジスタＱ６を介して接地電位ＶＳＳで接地される。
【０００５】
センスアンプ１２は、ＭＯＳトランジスタＱ１１，Ｑ１２からなる第３のＣＭＯＳインバータと、ＭＯＳトランジスタＱ１３，Ｑ１４からなる第４のＣＭＯＳインバータとが正帰還ループのフリップフロップを構成するように接続されて形成される。ＭＯＳトランジスタＱ１１，Ｑ１３の各ソースは電源中間ノードＰ１１で接続され、電源中間ノードＰ１１はセンス駆動信号／ＡＣＴでオン又はオフされるスイッチ素子であるＭＯＳトランジスタＱ１５を介して、アレイ電圧ＶＡＲＡＹに接続される。また、ＭＯＳトランジスタＱ１２，Ｑ１４の各ソースは電源中間ノードＰ１２で接続され、電源中間ノードＰ１２はセンス駆動信号ＡＣＴ（センス駆動信号／ＡＣＴの反転信号）でオン又はオフされるスイッチ素子であるＭＯＳトランジスタＱ１６を介して接地電位ＶＳＳで接地される。
【０００６】
さらに、センスアンプ１１は、ＭＯＳトランジスタＱ３１〜Ｑ３３を含み、スタンバイ時に、イコライズ信号ＶＥＱに基づいて、ビット線、ＢＬＴ０，ＢＬＢ０をアレイ電圧ＶＡＲＡＹの半値電圧ＶＢＬ（以下、イコライズ電圧ＶＢＬという。）にイコライズするイコライザ回路２１を備える。また、センスアンプ１２は、ＭＯＳトランジスタＱ３４〜Ｑ３６を含み、スタンバイ時に、イコライズ信号ＶＥＱに基づいて、ビット線、ＢＬＴ１、ＢＬＢ１をイコライズ電圧ＶＢＬにイコライズするイコライザ回路２２を備える。前記電圧ＶＢＬは例えば半導体集積回路上のコンタクト１０を介して各イコライザ回路２１，２２に接続されている。ここで、センスアンプ１は、センス駆動信号ＡＣＴ，／ＡＣＴに基づいてＭＯＳトランジスタＱ５，Ｑ６，Ｑ１５，Ｑ１６がオンされるときに駆動される。
【０００７】
以上のように構成されたセンスアンプ回路においては、イコライズ状態が解除された時刻（ＶＥＱ＝Ｌレベル）の後、ワード線電圧ＶＷＬにより選択用ＭＯＳトランジスタＱ２１，Ｑ２２をオンしてメモリセルＭＣ１，ＭＣ２を選択し、メモリキャパシタＣｃｅｌｌ１，Ｃｃｅｌｌ２のデータ値に対応するストレージノードＮｓ１，Ｎｓ２の電圧Ｖｓ１，Ｖｓ２をＭＯＳトランジスタＱ２１，Ｑ２２を介して例えばビット線ＢＬＢ０，ＢＬＢ１に伝搬させ、その後、ＭＯＳトランジスタＱ５，Ｑ６，Ｑ１５，Ｑ１６をオンさせてセンスアンプ１１，１２を活性化して、センスアンプ１１，１２がそれぞれビット線ＢＬＢ０，ＢＬＢ１に伝搬したデータ値のビット線電圧ＶＢＬＢ，ＶＢＬＴを増幅する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−３４４９９５号公報
【特許文献２】米国特許第６５５６４９１号明細書
【特許文献３】特開２００７−１８８５５６号公報
【特許文献４】米国特許第７４４３７４８号明細書
【特許文献５】特開平１１―２８８６００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
昨今、大容量化とコスト低減を目的としたチップサイズ縮小のため、前記背景技術で紹介したイコライズ回路のためのトランジスタについても微細化が進み、イコライズ電圧ＶＢＬに接続されるコンタクト１０が正常に接続されていないケース（以下、故障状態という。）が多々みられるようになってきた。このとき、図２に示すように、ビット線のイコライズ時間（すなわち、図２のプリチャージ時間ｔＲＰ）が長くなるとイコライズ電圧ＶＢＬからの供給がなく自然放電等によるビット線レベルの低下などによるΔＶ等の変動により、読み出し不良となってしまうケースが発生する。このとき、自然放電等によるレベル変動が起因しているため長時間の待ち時間が必要となり、この不具合をスクリーニングするのにかなりのテスト時間を要してしまうという問題点があった。
【００１０】
本発明の目的は以上の問題点を解決し、例えばイコライズ電圧ＶＢＬに接続されるコンタクト１０が正常に接続されていない故障状態に起因するイコライズ電圧ＶＢＬの不具合を、従来技術に比較して短時間で検出することができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様にかかる半導体記憶装置によれば、
ワード線及びビット線に接続されたメモリ素子からデータを読み出すセンスアンプと、
所定の第１の電源電圧と前記センスアンプの第１の電源中間ノードとの間に接続され、前記センスアンプの駆動時にオンとなる第１のスイッチ素子と、
所定の第２の電源電圧と前記センスアンプの第２の電源中間ノードとの間に接続され、前記センスアンプの駆動時にオンとなる第２のスイッチ素子と、
前記第１及び第２の電源中間ノードを、イコライズ信号に基づいて、前記第１の電源中間ノードの最大値と前記第２の電源中間ノードの最小値との間の半値レベルであるイコライズ電圧にイコライズするイコライザ回路とを備えた半導体記憶装置であって、
前記ビット線に接続された制御回路であって、テスト信号に基づいて前記ビット線の電圧を変動しないように制御する制御回路を備えたことを特徴とする。
【００１２】
前記半導体記憶装置において、前記制御回路は、前記テスト信号に基づいて、前記ビット線の電圧を所定の電圧値に制御することを特徴とする。
【００１３】
また、前記半導体記憶装置において、前記所定の電圧値は接地電位であり、前記制御回路は前記ビット線の電圧を接地電位にプルダウンすることを特徴とする。
【００１４】
さらに、前記半導体記憶装置において、前記所定の電圧値は所定の電源電圧であり、前記制御回路は前記ビット線の電圧を所定の電源電圧にプルアップすることを特徴とする。
【００１５】
またさらに、前記半導体記憶装置において、前記所定の電圧値は接地電位と所定の電源電圧であり、前記制御回路は複数のビット線のうちの第１のグループに属するビット線の電圧を接地電位にプルダウンし、前記制御回路は複数のビット線のうちの第２のグループに属するビット線の電圧を電源電圧にプルアップするように制御することを特徴とする。
【００１６】
また、前記半導体記憶装置において、前記テスト信号は、前記イコライズ信号の発生された後のプリチャージの開始から前記センスアンプの駆動時までに発生されることを特徴とする。
【００１７】
さらに、前記半導体記憶装置において、前記テスト信号の発生時は、前記イコライザ回路の動作をオフすることを特徴とする。
【発明の効果】
【００１８】
従って、本発明に係る半導体記憶装置によれば、例えばイコライズ電圧ＶＢＬに接続されるコンタクト１０が正常に接続されていない故障状態に起因するイコライズ電圧ＶＢＬの不具合を、従来技術に比較して短時間で検出することができる。これにより、テストコストの低下により製造コスト削減、確実なレベル変動実施が可能となり、検出漏れ低減による品質を向上できる。
【図面の簡単な説明】
【００１９】
【図１】従来例に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。
【図２】図１のメモリ回路の通常状態及び故障状態の動作例を示すタイミングチャートである。
【図３】実施形態１に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。
【図４】図３のメモリ回路の通常状態及び故障状態の動作例を示すタイミングチャートである。
【図５】実施形態２に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２１】
実施形態では、例えばイコライズ電圧ＶＢＬに接続されるコンタクト１０が正常に接続されていない故障状態に起因するイコライズ電圧ＶＢＬの不具合を、従来技術に比較して短時間で検出するために、イコライズ電圧ＶＢＬをそのイコライズ電圧ＶＢＬの変動以外の方法で変動させ、自然放電でのイコライズ電圧ＶＢＬの変動を待つことなく放電後の状態を作り出し短時間での不具合検出を可能とすることを特徴としている。以下、その詳細について説明する。
【００２２】
実施形態１．
図３は実施形態１に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。また、図４は図３のメモリ回路の通常状態及び故障状態の動作例を示すタイミングチャートである。
【００２３】
実施形態１に係るメモリ回路は、図１の比較例に係るメモリ回路に比較して、イコライズを指示するイコライズ信号ＶＥＱの後のプリチャージ期間ｔＲＰにおいて、テスト信号ＴＥＳＴに基づいてビット線ＢＬＢ０，ＢＬＴ０，ＢＬＢ１，ＢＬＴ１を接地するＮチャネルＭＯＳトランジスタＱ４１〜Ｑ４４を含む制御回路をさらに備えたことを特徴とする。
【００２４】
図３において、実施形態１に係るメモリ回路は、所定のデータ値を記憶するメモリセルＭＣ１，ＭＣ２と、前記メモリセルＭＣ１，ＭＣ２にそれぞれ各一対のビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１を介して接続され、メモリセルＭＣ１，ＭＣ２からデータをセンスするセンスアンプ１１，１２と、テスト信号に基づいてビット線ＢＬＢ０，ＢＬＴ０，ＢＬＢ１，ＢＬＴ１を接地するＭＯＳトランジスタＱ４１〜Ｑ４４とを備えて構成される。
【００２５】
図３において、メモリセルＭＣ１は、メモリ素子を構成するメモリキャパシタＣｃｅｌｌ１と、選択用ＭＯＳトランジスタＱ２１とを備える。メモリキャパシタＣｃｅｌｌ１の一端はストレージノードＮｓ１を介してＭＯＳトランジスタＱ２１のソースに接続され、その他端は所定の電圧ＶＣＰに接続される。ＭＯＳトランジスタＱ２１のゲートはワード線ＷＬに接続され、そのドレインは例えばビット線ＢＬＢ０に接続される。また、メモリセルＭＣ２は、メモリ素子を構成するメモリキャパシタＣｃｅｌｌ２と、選択用ＭＯＳトランジスタＱ２２とを備える。メモリキャパシタＣｃｅｌｌ２の一端はストレージノードＮｓ２を介してＭＯＳトランジスタＱ２２のソースに接続され、その他端は所定の電圧ＶＣＰに接続される。ＭＯＳトランジスタＱ２２のゲートはワード線ＷＬに接続され、そのドレインは例えばビット線ＢＬＢ１に接続される。ここで、ＳＤＲＡＭのメモリ回路において、複数のメモリセルＭＣ１，Ｍｃ２がワード線ＷＬの方向、及びビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１，…の方向で、格子形状で配置されている。
【００２６】
センスアンプ１１は、ＭＯＳトランジスタＱ１，Ｑ２からなる第１のＣＭＯＳインバータと、ＭＯＳトランジスタＱ３，Ｑ４からなる第２のＣＭＯＳインバータとが正帰還ループのフリップフロップを構成するように接続されて形成される。ＭＯＳトランジスタＱ１，Ｑ３の各ソースは電源中間ノードＰ１で接続され、電源中間ノードＰ１はセンス駆動信号／ＡＣＴでオン又はオフされるスイッチ素子であるＭＯＳトランジスタＱ５を介して、アレイ電圧ＶＡＲＡＹに接続される。また、ＭＯＳトランジスタＱ２，Ｑ４の各ソースは電源中間ノードＰ２で接続され、電源中間ノードＰ２はセンス駆動信号ＡＣＴ（センス駆動信号／ＡＣＴの反転信号）でオン又はオフされるスイッチ素子であるＭＯＳトランジスタＱ６を介して接地電位ＶＳＳで接地される。
【００２７】
センスアンプ１２は、ＭＯＳトランジスタＱ１１，Ｑ１２からなる第３のＣＭＯＳインバータと、ＭＯＳトランジスタＱ１３，Ｑ１４からなる第４のＣＭＯＳインバータとが正帰還ループのフリップフロップを構成するように接続されて形成される。ＭＯＳトランジスタＱ１１，Ｑ１３の各ソースは電源中間ノードＰ１１で接続され、電源中間ノードＰ１１はセンス駆動信号／ＡＣＴでオン又はオフされるスイッチ素子であるＭＯＳトランジスタＱ１５を介して、アレイ電圧ＶＡＲＡＹに接続される。また、ＭＯＳトランジスタＱ１２，Ｑ１４の各ソースは電源中間ノードＰ１２で接続され、電源中間ノードＰ１２はセンス駆動信号ＡＣＴ（センス駆動信号／ＡＣＴの反転信号）でオン又はオフされるスイッチ素子であるＭＯＳトランジスタＱ１６を介して接地電位ＶＳＳで接地される。
【００２８】
さらに、センスアンプ１１は、ＭＯＳトランジスタＱ３１〜Ｑ３３を含み、電源中間ノードＰ１，Ｐ２を、スタンバイ時に、イコライズ信号ＶＥＱに基づいて、電源中間ノードＰ１，Ｐ２をアレイ電圧ＶＡＲＡＹの半値電圧ＶＢＬにイコライズするイコライザ回路２１を備える。また、センスアンプ１２は、ＭＯＳトランジスタＱ３４〜Ｑ３６を含み、電源中間ノードＰ１１，Ｐ１２を、スタンバイ時に、イコライズ信号ＶＥＱに基づいて、電源中間ノードＰ１１，Ｐ１２をイコライズ電圧ＶＢＬにイコライズするイコライザ回路２２を備える。前記イコライズ電圧ＶＢＬは例えば半導体集積回路上のコンタクト１０を介して各イコライザ回路２１，２２に接続されている。ここで、センスアンプ１は、センス駆動信号ＡＣＴ，／ＡＣＴに基づいてＭＯＳトランジスタＱ５，Ｑ６，Ｑ１５，Ｑ１６がオンされるときに駆動される。
【００２９】
ビット線ＢＬＴ０に、テスト信号ＴＥＳＴに基づいてオンとなるＭＯＳトランジスタＱ４１が接続される。ここで、テスト信号ＴＥＳＴがＭＯＳトランジスタＱ４１のゲートに印加され、ＭＯＳトランジスタＱ４１のドレインはビット線ＢＬＴ０に接続され、ＭＯＳトランジスタＱ４１のソースは接地される。また、ビット線ＢＬＢ０に、テスト信号ＴＥＳＴに基づいてオンとなるＭＯＳトランジスタＱ４２が接続される。ここで、テスト信号ＴＥＳＴがＭＯＳトランジスタＱ４２のゲートに印加され、ＭＯＳトランジスタＱ４２のドレインはビット線ＢＬＢ０に接続され、ＭＯＳトランジスタＱ４２のソースは接地される。
【００３０】
ビット線ＢＬＴ１に、テスト信号ＴＥＳＴに基づいてオンとなるＭＯＳトランジスタＱ４３が接続される。ここで、テスト信号ＴＥＳＴがＭＯＳトランジスタＱ４３のゲートに印加され、ＭＯＳトランジスタＱ４３のドレインはビット線ＢＬＴ１に接続され、ＭＯＳトランジスタＱ４３のソースは接地される。また、ビット線ＢＬＢ１に、テスト信号ＴＥＳＴに基づいてオンとなるＭＯＳトランジスタＱ４４が接続される。ここで、テスト信号ＴＥＳＴがＭＯＳトランジスタＱ４４のゲートに印加され、ＭＯＳトランジスタＱ４４のドレインはビット線ＢＬＢ１に接続され、ＭＯＳトランジスタＱ４４のソースは接地される。
【００３１】
以上のように構成されたセンスアンプ回路においては、イコライズ状態が解除された時刻ｔ４（図４のＶＥＱ＝Ｌレベル）の後、ワード線電圧ＶＷＬにより選択用ＭＯＳトランジスタＱ２１，Ｑ２をオンしてメモリセルＭＣ１，ＭＣ２を選択し、メモリキャパシタＣｃｅｌｌ１，Ｃｃｅｌｌ２のデータ値に対応するストレージノードＮｓ１，Ｎｓ２の電圧Ｖｓ１，Ｖｓ２をＭＯＳトランジスタＱ２１，Ｑ２２を介して例えばビット線ＢＬＢ０，ＢＬＢ１に伝搬させ、その後、ＭＯＳトランジスタＱ５，Ｑ６，Ｑ１５，Ｑ１６をオンさせてセンスアンプ１１，１２を活性化して、センスアンプ１１，１２がそれぞれビット線ＢＬＢ０，ＢＬＢ１に伝搬したデータ値のビット線電圧ＶＬＢＴ，ＶＢＬＢを増幅する。
【００３２】
図４において、時刻ｔ１から時刻ｔ４までがプリチャージ期間ｔＲＰである。イコライズ信号ＶＥＱの後の時刻ｔ２から時刻ｔ３までの所定のテスト時間だけ、ハイレベルのテスト信号ＴＥＳＴに基づきＭＯＳトランジスタＱ４１〜Ｑ４４をオンすることで、ビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１を接地する。その後、テスト信号ＴＥＳＴがローレベルになり、イコライズ信号ＶＥＱに基づいて、イコライズ電圧ＶＢＬのコンタクト１０の有無に依存して以下のようになる。
（１）通常状態のときは、ビット線電圧ＶＬＢＴ，ＶＢＬＢはイコライズ電圧ＶＢＬまで戻り、時刻ｔ４以降でメモリセルＭＣ１，ＭＣ２からデータ値を正常に読み出すことができる。
（２）異常状態のときは、ビット線電圧ＶＬＢＴ，ＶＢＬＢはイコライズ電圧ＶＢＬまで戻らないため接地電位のまま（１０１）で変動せず、時刻ｔ４以降においてメモリセルＭＣ１，ＭＣ２からデータ値を正常に読み出すことができない。そのためイコライズ電圧ＶＢＬの異常となる１対のビット線ＢＬＴ０，ＢＬＢ０；ＢＬＴ１，ＢＬＢ１についてコンタクト１０の不良の検出が従来技術に比較して短時間で可能となる。
【００３３】
なお、図４に示すように、テスト信号ＴＥＳＴがハイレベルのときは、イコライズ信号ＶＥＱはローレベルになり、イコライザ回路２１，２２の動作を停止させている。
【００３４】
以上説明したように実施形態１に係るメモリ回路によれば、イコライズ信号ＶＥＱの後のプリチャージ期間ｔＲＰにおいて、テスト信号ＴＥＳＴに基づいてビット線ＢＬＢ０，ＢＬＴ０，ＢＬＢ１，ＢＬＴ１を接地するＭＯＳトランジスタＱ４１〜Ｑ４４を含む制御回路をさらに備えたので、例えばイコライズ電圧ＶＢＬに接続されるコンタクト１０が正常に接続されていない故障状態に起因するイコライズ電圧ＶＢＬの不具合を、従来技術に比較して短時間で検出することができる。また、これにより、テストコストの低下により製造コスト削減、確実なレベル変動実施が可能となり、検出漏れ低減による品質を向上できる。
【００３５】
実施形態２．
図５は実施形態２に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。実施形態２に係るメモリ回路は、図３の実施形態１に係るメモリ回路に比較して、ＮチャネルＭＯＳトランジスタＱ４１〜Ｑ４４に代えて、反転テスト信号／ＴＥＳＴに基づいてオンとなるＰチャネルＭＯＳトランジスタＱ５１〜Ｑ５４を備えたことを特徴としている。回路構成の相違点について以下に説明する。
【００３６】
図５において、ビット線ＢＬＴ０に、テスト信号ＴＥＳＴに基づいてオンとなるＭＯＳトランジスタＱ５１が接続される。ここで、テスト信号ＴＥＳＴがＭＯＳトランジスタＱ５１のゲートに印加され、ＭＯＳトランジスタＱ５１のドレインはビット線ＢＬＴ０に接続され、ＭＯＳトランジスタＱ５１のソースはアレイ電圧ＶＡＲＡＹに接続される。また、ビット線ＢＬＢ０に、テスト信号ＴＥＳＴに基づいてオンとなるＭＯＳトランジスタＱ５２が接続される。ここで、テスト信号ＴＥＳＴがＭＯＳトランジスタＱ５２のゲートに印加され、ＭＯＳトランジスタＱ５２のドレインはビット線ＢＬＢ０に接続され、ＭＯＳトランジスタＱ５２のソースはアレイ電圧ＶＡＲＡＹに接続される。
【００３７】
ビット線ＢＬＴ１に、テスト信号ＴＥＳＴに基づいてオンとなるＭＯＳトランジスタＱ５３が接続される。ここで、テスト信号ＴＥＳＴがＭＯＳトランジスタＱ５３のゲートに印加され、ＭＯＳトランジスタＱ５３のドレインはビット線ＢＬＴ１に接続され、ＭＯＳトランジスタＱ５３のソースはアレイ電圧ＶＡＲＡＹに接続される。また、ビット線ＢＬＢ１に、テスト信号ＴＥＳＴに基づいてオンとなるＭＯＳトランジスタＱ５４が接続される。ここで、テスト信号ＴＥＳＴがＭＯＳトランジスタＱ５４のゲートに印加され、ＭＯＳトランジスタＱ５４のドレインはビット線ＢＬＢ１に接続され、ＭＯＳトランジスタＱ５４のソースはアレイ電圧ＶＡＲＡＹに接続される。
【００３８】
以上のように構成された実施形態２に係るメモリ回路は、テスト信号ＴＥＳＴに基づいてビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１をアレイ電圧ＶＡＲＡＹにプルアップすることを除き、実施形態１に係るメモリ回路と同様の作用効果を有する。なお、テスト信号ＴＥＳＴに基づいてビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１をアレイ電圧ＶＡＲＡＹにプルアップすることで、ビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１の電圧を変動させないことができる。
【００３９】
変形例．
以上の各実施形態に係るメモリ回路において、ＭＯＳトランジスタＱ６，Ｑ１６のソースは接地電位ＶＳＳに接続されているが、本発明はこれに限らず、接地電位ＶＳＳとは異なり、アレイ電圧ＶＡＲＡＹよりも低い所定の別の電源電圧に接続されてもよい。
【００４０】
以上の実施形態においては、テスト信号ＴＥＳＴに基づきＭＯＳトランジスタＱ４１〜Ｑ４４をオンすることで、ビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１を接地しているが、本発明はこれに限らず、ビット線ＢＬＴ０，ＢＬＢ０のうちの少なくとも一方、及びビット線ＢＬＴ１，ＢＬＢ１のうちの少なくとも一方を接地してもよい。
【００４１】
以上の実施形態１においては、テスト信号ＴＥＳＴに基づきビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１を接地してプルダウンし、実施形態２においては、テスト信号ＴＥＳＴに基づきビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１をアレイ電圧ＶＡＲＡＹにプルアップしている。しかし、本開示はこれに限られず、ビット線ＢＬＴ０，ＢＬＢ０，ＢＬＴ１，ＢＬＢ１の電圧レベルが変化しないように、例えば所定電圧値（接地電位又はアレイ電圧ＶＡＲＡＹ（所定の電源電圧）に限らず、アレイ電圧ＶＡＲＡＹの半値電圧ＶＢＬ、もしくは接地電位と半値電圧ＶＢＬとの間の電圧、アレイ電圧ＶＡＲＡＹ又は所定の電源電圧と半値電圧ＶＢＬとの間の電圧）に設定するように制御してもよい。ここで、前記所定の電圧値の制御は、ＳＤＡＲＭ内の複数のビット線で例えば第１のグループのビット線と第２のグループのビット線で異なるように設定してもよい。
【００４２】
以上の実施形態においては、実施形態１に係るＭＯＳトランジスタＱ４１〜Ｑ４４、実施形態２に係るＭＯＳトランジスタＱ５１〜Ｑ５４を備えているが、本発明はこれに限らず、これらのＭＯＳトランジスタに代えてそれぞれテスト信号ＴＥＳＴに基づいてオン又はオフするスイッチ素子を用いてもよい。
【００４３】
本願発明と特許文献１〜５との相違点．
【００４４】
（１）特許文献１及び２との相違点
特許文献１及び２においては、ＤＲＡＭのビット線方向への電荷リークに起因する電荷保持時間特性検査の検査時間を大幅に短縮するための半導体記憶装置が開示されている。当該半導体記憶装置は、ワード線とビット線対との各交点にメモリセルが配置されて構成されるメモリセルアレイと、前記各ビット線対毎に設けられる複数個のセンスアンプとビット線対をプリチャージ、イコライズするための複数個のビット線プリチャージ回路と通常動作とテストモードの切り替え回路を備え、テストモード時に、前記複数のワード線を全て非活性状態にするためのワード線非活性手段と、前記特定のテストモード時に、前記複数個のセンスアンプを全て非活性状態にするためのセンスアンプ非活性手段と、前記テストモード時に、複数のビット線対を全てハイレベルあるいはローレベルの同一論理レベルになるように動作するビット線対電位固定手段とを備える。しかしながら、特許文献１及び２に係る発明では、イコライズ信号後のプリチャージ期間ｔＲＰにおいて、テスト信号に基づいてビット線を所定の電圧値に制御する制御回路を開示も示唆もない。
【００４５】
（２）特許文献３及び４との相違点
特許文献３及び４においては、ビット線に接続するイコライズ素子が複数ある場合にも、イコライズ素子の故障を検査工程で検出可能とする半導体記憶装置が開示されている。当該半導体記憶装置は、同一のビット線対に接続され、制御信号ＰＤＬＮ、ＰＤＬＦによってオン・オフ制御される２つのイコライズ素子を備えた半導体記憶装置であって、テスト時、プリチャージ期間に、一方の制御信号（例えばＰＤＬＮ）をＨＩＧＨレベル、他方（ＰＤＬＦ）をＬＯＷレベルとし、２つのイコライズ素子の活性化、非活性化を個別に制御することで、制御信号ＰＤＬＮによってオン・オフ制御されるイコライズ素子が不良の場合等の故障を検出することができる。しかしながら、特許文献１及び２に係る発明では、イコライズ信号後のプリチャージ期間ｔＲＰにおいて、テスト信号に基づいてビット線を所定の電圧値に制御する制御回路を開示も示唆もない。
【００４６】
（３）特許文献５との相違点
特許文献５においては、ビット線イコライズ回路を隣り合うセルアレイで共有しイコライズ不良を短いテスト時間で効果的にスクリーニングする半導体記憶装置が開示されている。当該半導体記憶装置は、左右二つのセルアレイＡＲＹ−ＲとＡＲＹ−Ｌに関し、センスアンプ回路部Ｓ／Ａとビット線対のイコライズ回路部ＥＱ及びデータの入出力に関係するＤＱゲート回路部ＤＱＣは共有される。φＴゲートＴｒ１Ｌ，Ｔｒ２Ｌ，Ｔｒ１Ｒ，Ｔｒ２Ｒは、イコライズ期間とは別のモードに応じてセルアレイＡＲＹ−Ｌ（またはＡＲＹ−Ｒ）の選択されたメモリセルへのビット線電位の伝達時に、セルアレイＡＲＹ−Ｒ（またはＡＲＹ−Ｌ）に繋がるビット線にもそのビット線電位が伝達されるように制御される。しかしながら、特許文献１及び２に係る発明では、イコライズ信号後のプリチャージ期間ｔＲＰにおいて、テスト信号に基づいてビット線を所定の電圧値に制御する制御回路を開示も示唆もない。
【産業上の利用可能性】
【００４７】
本発明に係る半導体記憶装置は、ＳＤＲＡＭに限らず、例えばフラッシュメモリ、ＳＲＡＭなどの他の種類の半導体記憶装置に適用できる。
【符号の説明】
【００４８】
１０…コンタクト、
１１，１２…センスアンプ、
２１，２２…イコライザ回路、
ＢＬＢ０，ＢＬＴ０，ＢＬＢ１，ＢＬＴ１…ビット線、
Ｃｃｅｌｌ１，Ｃｃｅｌｌ２…メモリキャパシタ、
ＭＣ１，ＭＣ２…メモリセル、
Ｎｓ１，Ｎｓ２…ストレージノード、
Ｐ１，Ｐ２，Ｐ１１，Ｐ１２…電源中間ノード、
Ｑ１〜Ｑ５４…ＭＯＳトランジスタ、
ＷＬ…ワード線。
【図１】
2018073441.tif 000003
【図２】
2018073441.tif 000004
【図３】
2018073441.tif 000005
【図４】
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【図５】
2018073441.tif 000007
【手続補正書】
【提出日】平成29年9月21日(2017.9.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワード線及びビット線に接続されたメモリ素子からデータを読み出すセンスアンプと、
所定の第１の電源電圧と前記センスアンプの第１の電源中間ノードとの間に接続され、前記センスアンプの駆動時にオンとなる第１のスイッチ素子と、
所定の第２の電源電圧と前記センスアンプの第２の電源中間ノードとの間に接続され、前記センスアンプの駆動時にオンとなる第２のスイッチ素子と、
前記第１及び第２の電源中間ノードを、イコライズ信号に基づいて、前記第１の電源中間ノードの最大値と前記第２の電源中間ノードの最小値との間の半値レベルであるイコライズ電圧にイコライズするイコライザ回路とを備えた半導体記憶装置であって、
前記ビット線に接続された制御回路であって、テスト信号に基づいて前記ビット線の電圧を変動しないように制御する制御回路を備え、
前記テスト信号は、前記イコライズ信号の発生された後のプリチャージの開始から前記センスアンプの駆動時までに発生されることを特徴とする半導体記憶装置。
【請求項２】
前記テスト信号の発生時は、前記イコライザ回路の動作をオフすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
ワード線及びビット線に接続されたメモリ素子からデータを読み出すセンスアンプと、
所定の第１の電源電圧と前記センスアンプの第１の電源中間ノードとの間に接続され、前記センスアンプの駆動時にオンとなる第１のスイッチ素子と、
所定の第２の電源電圧と前記センスアンプの第２の電源中間ノードとの間に接続され、前記センスアンプの駆動時にオンとなる第２のスイッチ素子と、
前記第１及び第２の電源中間ノードを、イコライズ信号に基づいて、前記第１の電源中間ノードの最大値と前記第２の電源中間ノードの最小値との間の半値レベルであるイコライズ電圧にイコライズするイコライザ回路とを備えた半導体記憶装置であって、
前記ビット線に接続された制御回路であって、テスト信号に基づいて前記ビット線の電圧を変動しないように制御する制御回路を備え、
前記テスト信号の発生時は、前記イコライザ回路の動作をオフすることを特徴とする半導体記憶装置。
【請求項４】
前記制御回路は、前記テスト信号に基づいて、前記ビット線の電圧を所定の電圧値に制御することを特徴とする請求項１〜３のうちのいずれか１つに記載の半導体記憶装置。
【請求項５】
前記所定の電圧値は接地電位であり、前記制御回路は前記ビット線の電圧を接地電位にプルダウンすることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記所定の電圧値は所定の電源電圧であり、前記制御回路は前記ビット線の電圧を所定の電源電圧にプルアップすることを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
前記所定の電圧値は接地電位と所定の電源電圧であり、前記制御回路は複数のビット線のうちの第１のグループに属するビット線の電圧を接地電位にプルダウンし、前記制御回路は複数のビット線のうちの第２のグループに属するビット線の電圧を電源電圧にプルアップするように制御することを特徴とする請求項４記載の半導体記憶装置。