(57)【要約】デュアルセルメモリ要素の読み出しおよびプログラミング（書き込み）の密度が向上されるメモリシステム（１０）（例えばメモリカード）を提供する。本発明のある局面によれば、メモリシステム（１０）の全てのビットラインは、読み出しまたはプログラミング中に生産的に用いられえ、それにより読み出しおよび／またはプログラム動作の改良された（例えば最大限の）並列性を達成する。本メモリシステムは、典型的にはバイナリまたはマルチステートデータ記憶を行う不揮発性メモリ製品またはデバイスである。
2005519419.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性半導体メモリデバイスであって、
複数のビットライン、
複数のワードライン、および
複数のデュアルセル記憶要素であって、前記デュアルセル記憶要素のそれぞれは少なくともソースデバイス、ドレインデバイスおよび選択デバイスを含む、デュアルセル記憶要素
を備え、
前記ワードラインのうちの特定の１つに沿った３つの隣接デュアルセルメモリユニット内の全部で６つの前記ソースデバイスおよび前記ドレインデバイスのうちの２つが同時にプログラミングまたは読み出しされることが可能である
不揮発性半導体メモリデバイス。
【請求項２】
請求項１に記載の不揮発性半導体メモリデバイスであって、
前記選択デバイスのそれぞれは前記ワードラインのうちの１つに結合し、
前記ソースデバイスおよび前記ドレインデバイスのうちのそれぞれは、前記ビットラインのうちの１つおよび前記選択デバイスのうちの１つの間で結合する
不揮発性半導体メモリデバイス。
【請求項３】
請求項１に記載の不揮発性半導体メモリデバイスであって、
前記ソースデバイスおよび前記ドレインデバイスのそれぞれはフローティングゲートを含む不揮発性半導体メモリデバイス。
【請求項４】
請求項３に記載の不揮発性半導体メモリデバイスであって、前記選択デバイスはフローティングゲートを含まない不揮発性半導体メモリデバイス。
【請求項５】
請求項１に記載の不揮発性半導体メモリデバイスであって、前記記憶要素はフラッシュタイプの記憶要素である不揮発性半導体メモリデバイス。
【請求項６】
請求項１に記載の不揮発性半導体メモリデバイスであって、前記記憶要素はＥＥＰＲＯＭタイプの記憶要素である不揮発性半導体メモリデバイス。
【請求項７】
請求項１に記載の不揮発性半導体メモリデバイスであって、前記不揮発性半導体メモリデバイスはメモリカード内に設けられる不揮発性半導体メモリデバイス。
【請求項８】
請求項７に記載の不揮発性半導体メモリデバイスであって、前記メモリカードは携帯メモリカードであって、
前記ビットライン、前記ワードラインおよび前記デュアルセル記憶要素は、前記携帯メモリカード内でデータ記憶アレイを形成し、
前記携帯メモリカードはさらに、前記記憶要素に動作可能に接続されたコントローラを備え、前記コントローラは前記データ記憶アレイへの読み出しおよび書き込みを制御するよう動作する
不揮発性半導体メモリデバイス。
【請求項９】
請求項８に記載の携帯メモリカードであって、
前記選択デバイスのそれぞれは、前記ワードラインのうちの１つに結合し、
前記ソースデバイスおよび前記ドレインデバイスのうちのそれぞれは、前記ビットラインのうちの１つおよび前記選択デバイスのうちの１つの間で結合し、
前記３つの隣接デュアルセル記憶要素は全体として前記ソースデバイスのうちの３つおよび前記ドレインデバイスのうちの３つを含む
携帯メモリカード。
【請求項１０】
請求項８または９に記載の携帯メモリカードであって、前記データ記憶アレイは、単一の半導体チップ上に設けられる携帯メモリカード。
【請求項１１】
請求項８〜１０のいずれかに記載の携帯メモリカードであって、前記携帯メモリカードはチップ上のメモリシステムである携帯メモリカード。
【請求項１２】
不揮発性メモリからデータを読み出しする方法であって、
特定のワードラインに沿って３つの隣接するメモリ要素を特定することであって、前記３つの隣接するメモリ要素のそれぞれは、ビットラインの隣接ペアの間に結合され、前記３つの隣接するメモリ要素のそれぞれは、少なくともメモリセルのペアを含む、特定すること、
読み出しされるべきメモリセルを有する前記３つ隣接するメモリ要素のうちの２つのそれぞれを囲む前記ビットラインの前記隣接ペアのそれぞれの前記ビットラインの１つを低電位に結合すること、
読み出し電圧を、読み出しされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの２つのそれぞれの中の読み出しされるべき前記メモリセルに結合すること、
前記３つ隣接するメモリセル内の前記他のメモリセルにオーバドライブ電圧を結合すること、および
その後、読み出しされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの前記２つの中の前記２つのメモリセルのうちの１つからデータを、読み出しされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの２つのそれぞれを囲む前記ビットラインの前記隣接するペアのそれぞれの中の前記ビットラインの他のものを介して同時に読み出すこと
を含む方法。
【請求項１３】
請求項１２に記載の方法であって、前記読み出すことは、
読み出しされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの２つのそれぞれを囲む前記ビットラインの前記隣接ペアのそれぞれの中の前記ビットラインの前記他のものを、センスアンプにそれぞれ結合すること、および
読み出しされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの前記２つの中の前記２つのメモリセルのうちの１つから前記センスアンプを用いて同時にデータを読み出しすること
を含む方法。
【請求項１４】
請求項１２または１３に記載の方法であって、前記３つの隣接するメモリ要素のうちのそれぞれはさらに少なくとも選択要素を含む方法。
【請求項１５】
請求項１４に記載の方法であって、前記方法は、
読み出しすべきメモリセルを持たない前記３つの隣接するメモリ要素のうちの前記１つの中の前記選択要素を動作させることによって、読み出しされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの前記２つを互いに分離すること
をさらに含む方法。
【請求項１６】
請求項１５に記載の方法であって、前記動作は、前記低電位に結合されていない前記ビットライン上に正の電圧を与える方法。
【請求項１７】
請求項１５に記載の方法であって、前記動作は、読み出しされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの２つのそれぞれを囲む前記ビットラインの前記隣接ペアのそれぞれの中の前記ビットラインの他のものを、前記選択要素が非導電になるようにする電位に結合することを含む方法。
【請求項１８】
請求項１５〜１７のいずれかに記載の方法であって、前記選択要素の前記動作は、前記特定のワードライン上の一部に基づいて制御される方法。
【請求項１９】
請求項１５〜１８のいずれかに記載の方法であって、前記低電位はグラウンドである方法。
【請求項２０】
不揮発性メモリにデータをプログラミングする方法であって、
特定のワードラインに沿って３つの隣接するメモリ要素を特定することであって、前記３つの隣接するメモリ要素のそれぞれは、ビットラインの隣接ペアの間に結合され、前記３つの隣接するメモリ要素のそれぞれは、少なくともメモリセルのペアを含む、特定すること、
プログラミングされるべきメモリセルを有する前記３つ隣接するメモリ要素のうちの２つのそれぞれを囲む前記ビットラインの前記隣接ペアのそれぞれの前記ビットラインの一方をプログラムレベル電位に結合すること、
読み出しされるべきメモリセルを有する前記３つ隣接するメモリ要素のうちの２つのそれぞれを囲む前記ビットラインの前記隣接ペアのそれぞれの前記ビットラインの他方を低電位に結合すること、
プログラムゲート電圧を、読み出しされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの２つのそれぞれの中の読み出しされるべき前記メモリセルに結合すること、
前記３つ隣接するメモリセル内の前記他のメモリセルにオーバドライブ電圧を結合すること、および
その後、プログラミングされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの前記２つの中の前記２つのメモリセルのうちの１つにデータを同時にプログラミングすること
を含む方法。
【請求項２１】
請求項２０に記載の方法であって、前記３つの隣接するメモリ要素のうちのそれぞれはさらに少なくとも選択要素を含む方法。
【請求項２２】
請求項２１に記載の方法であって、前記方法は、
プログラミングされるべきメモリセルを有さない第４の隣接するメモリ要素の中の前記選択要素を動作させることによって、前記第４隣接メモリ要素をプログラミングされることから分離すること
をさらに含む方法。
【請求項２３】
請求項２１または２２に記載の方法であって、前記選択要素の前記動作は、部分的には前記特定のワードラインに基づいて制御される方法。
【請求項２４】
請求項２０〜２３のいずれかに記載の方法であって、前記低電位はグラウンドである方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性データ記憶のメモリシステムに関し、より具体的には高密度で読み出しおよびプログラミングを提供するメモリシステムに関する。
【背景技術】
【０００２】
メモリカードは、さまざまな製品（例えば電子製品）と共に用いるためにディジタルデータを記憶するのに用いられる。典型的にはこれらメモリカードは、非常によく使われ、有用である不揮発性メモリであるが、これは電源を落とした後もデータを保持するからである。メモリカードの例は、フラッシュタイプつまりＥＥＰＲＯＭタイプのメモリセルを用いてデータを記憶するフラッシュカードである。フラッシュカードは、比較的小さいフォームファクタを有し、カメラ、ハンドヘルドコンピュータ、セットトップボックス、携帯のまたは他のオーディオプレーヤ／レコーダ（例えばＭＰ３デバイス）、および医療用モニタのような製品のためにディジタルデータを記憶するのに用いられてきた。フラッシュカードの大手供給元は、カリフォルニア州、サニーベールのサンディスク社である。
【０００３】
これらメモリカードは、ますます大量のデータを記憶するよう求められている。その結果、これらメモリカード内の個々の記憶要素は、効果的に複数ビットのデータを記憶するためにマルチレベルをサポートするよう開発されてきた。従来の記憶要素は、２つの状態しか記憶しないが、マルチレベルつまり高密度記憶要素は２状態より多い状態を記憶する（例えば４状態）。
【０００４】
メモリカードの記憶容量を増す他にも、より高いパフォーマンス動作を提供する要求が引き続いてある。つまり、メモリカードから読み出し、書き込める速度を改善する要求がある。メモリ内のメモリセルの読み出しまたはプログラミングは、ある程度、パラレルに実行されえるので、改良されたパフォーマンスは、並列性と共に実現されえる。しかし、並列性が進むということは、単にハードウェア要素が増えることだけではなく、正確なセル制御およびビットライン間干渉の管理が考慮されなければならない。しかし、並列性を増やすためには、正確なセル制御およびビットライン間干渉のようなメモリカードの多くの複雑な特性が考慮されなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
よってより並列性を多くしたメモリアレイにデータを読み出したり書き込んだりするための改良されたアプローチのニーズがある。
【課題を解決するための手段】
【０００６】
本発明は、デュアルセルメモリ要素の読み出しおよびプログラミング（書き込み）の密度が向上されるメモリシステム（例えばメモリカード）に関する。本発明のある局面によれば、メモリシステムの全てのビットラインは、読み出しまたはプログラミング中に生産的に用いられえ、それにより読み出しおよび／またはプログラム動作の改良された（例えば最大限の）並列性（parallelism）を達成する。本メモリシステムは、典型的にはバイナリまたはマルチステートデータ記憶を行う不揮発性メモリ製品またはデバイスである。
【０００７】
本発明はさまざまなやりかたで実現されえる。例えば、本発明はシステム、デバイス、または方法として実現されえる。本発明のいくつかの実施形態が後述される。
不揮発性半導体メモリデバイスとして、本発明のある実施形態は、少なくとも、複数のビットライン、複数のワードライン、および複数のデュアルセル記憶要素を含む。前記デュアルセル記憶要素のそれぞれは少なくともソースデバイス、ドレインデバイスおよび選択デバイスを含む。好ましくは、前記ワードラインのうちの特定の１つに沿った３つの隣接デュアルセルメモリユニット内の全部で６つの前記ソースデバイスおよび前記ドレインデバイスのうちの２つが同時にプログラミングまたは読み出しされることが可能である。
【０００８】
携帯メモリカードとして、本発明のある実施形態は、少なくとも、データ記憶アレイおよびコントローラを含む。データ記憶アレイは、少なくとも複数のビットライン、複数のワードラインおよび複数のデュアルセル記憶要素を含む。デュアルセル記憶要素のそれぞれは少なくともソースデバイス、ドレインデバイス、および選択デバイスを含む。コントローラは、前記データ記憶アレイへの読み出しおよび書き込みを制御するよう動作する。ワードラインのうちの特定のものに沿った３つの隣接するメモリ要素内のソースデバイスおよびドレインデバイスのうちの２つは、同時にプログラミングまたは読み出しが可能である。
【０００９】
不揮発性メモリからデータを読み出しする方法として、本発明のある実施形態は、少なくとも特定のワードラインに沿って３つの隣接するメモリ要素を特定することであって、前記３つの隣接するメモリ要素のそれぞれは、ビットラインの隣接ペアの間に結合され、前記３つの隣接するメモリ要素のそれぞれは、少なくともメモリセルのペアを含む、特定すること、読み出しされるべきメモリセルを有する前記３つ隣接するメモリ要素のうちの２つのそれぞれを囲む前記ビットラインの前記隣接ペアのそれぞれの前記ビットラインの１つを低電位に結合すること、読み出し電圧を、読み出しされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの２つのそれぞれの中の読み出しされるべき前記メモリセルに結合すること、前記３つ隣接するメモリセル内の前記他のメモリセルにオーバドライブ電圧を結合すること、およびその後、読み出しされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの前記２つの中の前記２つのメモリセルのうちの１つからデータを、読み出しされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの２つのそれぞれを囲む前記ビットラインの前記隣接するペアのそれぞれの中の前記ビットラインの他のものを介して同時に読み出すことを含む。
【００１０】
不揮発性メモリからデータを読み出しする他の方法として、本発明のある実施形態は、少なくとも、メモリ要素のアレイ、複数のビットライン、複数のワードライン、および複数のゲート制御信号を有する不揮発性メモリを提供すること、特定のワードラインに沿って互いに隣接する第１、第２、および第３メモリ要素を特定することであって、前記第１、第２、および第３メモリ要素のそれぞれは少なくともメモリセルのペアおよび選択ゲートを含む、特定すること、前記特定のワードラインに沿って互いに隣接する第１、第２、第３、および第４ビットラインを特定することであって、前記第１メモリ要素は前記第１ビットラインおよび前記第２ビットライン間に設けられ、前記第２メモリ要素は前記第２ビットラインおよび前記第３ビットライン間に設けられ、前記第３メモリ要素は前記第３ビットラインおよび前記第４ビットライン間に設けられる、特定すること、読み出しされるべき第１メモリ要素中の第１メモリセルおよび第３メモリ要素中の第２メモリ要素を特定すること、第１ビットラインおよび第４ビットラインを低電位に結合すること、第１および第２メモリセル以外の第１、第２、および第３メモリ要素中の他のメモリセルを高電位に結合すること、特定のワードラインを第１、第２、および第３メモリ要素のそれぞれについての選択ゲートに結合すること、読み出し電圧を読み出しされるべき第１および第２メモリセルに結合すること、およびその後、第１および第２メモリセルのうちの一つから第２および第３ビットラインを介して同時にデータ読み出しすることを含む。
【００１１】
不揮発性メモリにデータをプログラミングする方法として、本発明のある実施形態は、少なくとも特定のワードラインに沿って３つの隣接するメモリ要素を特定することであって、前記３つの隣接するメモリ要素のそれぞれは、ビットラインの隣接ペアの間に結合され、前記３つの隣接するメモリ要素のそれぞれは、少なくともメモリセルのペアを含む、特定すること、プログラミングされるべきメモリセルを有する前記３つ隣接するメモリ要素のうちの２つのそれぞれを囲む前記ビットラインの前記隣接ペアのそれぞれの前記ビットラインの一方をプログラムレベル電位に結合すること、読み出しされるべきメモリセルを有する前記３つ隣接するメモリ要素のうちの２つのそれぞれを囲む前記ビットラインの前記隣接ペアのそれぞれの前記ビットラインの他方を低電位に結合すること、プログラムゲート電圧を、読み出しされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの２つのそれぞれの中の読み出しされるべき前記メモリセルに結合すること、  前記３つ隣接するメモリセル内の前記他のメモリセルにオーバドライブ電圧を結合すること、およびその後、プログラミングされるべきメモリセルを有する前記３つの隣接するメモリ要素のうちの前記２つの中の前記２つのメモリセルのうちの１つにデータを同時にプログラミングすることを含む。
【００１２】
不揮発性メモリからデータを読み出しする他の方法として、本発明のある実施形態は、少なくとも、メモリ要素のアレイ、複数のビットライン、複数のワードライン、および複数のゲート制御信号を有する不揮発性メモリを提供すること、特定のワードラインに沿って互いに隣接する第１、第２、および第３メモリ要素を特定することであって、前記第１、第２、および第３メモリ要素のそれぞれは少なくともメモリセルのペアおよび選択ゲートを含む、特定すること、前記特定のワードラインに沿って互いに隣接する第１、第２、第３、および第４ビットラインを特定することであって、前記第１メモリ要素は前記第１ビットラインおよび前記第２ビットライン間に設けられ、前記第２メモリ要素は前記第２ビットラインおよび前記第３ビットライン間に設けられ、前記第３メモリ要素は前記第３ビットラインおよび前記第４ビットライン間に設けられる、特定すること、プログラミングされるべき第１メモリ要素中の第１メモリセルおよび第３メモリ要素中の第２メモリ要素を特定すること、第１ビットラインおよび第４ビットラインをプログラムレベル電位に結合すること、第１および第２メモリセル以外の第１、第２、および第３メモリ要素中の他のメモリセルを高電位に結合すること、特定のワードラインを第１、第２、および第３メモリ要素のそれぞれについての選択ゲートに結合すること、プログラム電圧をプログラミングされるべき第１および第２メモリセルに結合すること、およびその後、第１および第２メモリセルに同時にデータをプログラミングすることを含む。
【００１３】
本発明の他の局面および優位性は、本発明の原理を例示的に示す添付の図面と併せれば、以下の詳細な説明から明らかになろう。
【発明を実施するための最良の形態】
【００１４】
本発明は、添付の図面を参照して以下の詳細な説明によって容易に理解されよう。ここで同様の参照番号は同様の構成要素を表す。
本発明は、デュアルセルメモリ要素の読み出しおよびプログラミング（書き込み）の、密度が向上したメモリシステム（例えばメモリカード）に関する。本発明のある局面によれば、メモリシステムの全てのビットラインは、読み出しまたはプログラミング中に生産的に用いられえ、それにより読み出しおよび／またはプログラム動作の改良された（例えば最大限の）並列性（parallelism）を達成する。本メモリシステムは、典型的にはバイナリまたはマルチステートデータ記憶を行う不揮発性メモリ製品またはデバイスである。
【００１５】
本発明のこの局面の実施形態は、図１から６を参照して説明される。しかし当業者なら、これら図についてここで挙げた詳細な説明は例示目的であって、本発明はこれらの限られた実施形態を超えることが理解できるだろう。
【００１６】
図１は、本発明のある実施形態によるメモリシステム１０の機能ブロック図である。メモリシステム１０は、メモリシステム１０の動作（例えば、読み出し、消去、プログラム）を制御し、データバス１３上でホストと通信するメモリコントローラ１２を含む。またメモリシステム１０は、不揮発性データ記憶を提供するメモリアレイ１４を含む。本発明によれば、メモリアレイについての読み出しおよびプログラム動作は、読み出しまたはプログラミング中に全てのビットラインをアクティブに用いることによって最大化された並列性で実行されえる。メモリコントローラ１２は、高度な並列性でメモリアレイ１４を効率的に読み出しまたはプログラムできる。
【００１７】
メモリアレイ１４は、データ記憶を行うバイナリまたはマルチステートデータ記憶要素を含む。マルチステート（またはマルチレベル）データ記憶要素は、データのより高密度な記憶を行うが、それはそのようなデータ記憶要素は、２つの状態（つまりレベル）より多い状態を記憶できるからである。言い換えれば、それぞれのマルチステートデータ記憶要素は１より多いビットのデータを記憶でき、一方、それぞれのバイナリデータ記憶要素は、単一ビットのデータしか記憶できない。データ記憶要素は典型的にはブロックで構成され、これはある実施形態では最も小さい書き込みユニットである。さらにそれぞれのデータ記憶要素はデュアルセルメモリ要素であり、すなわちそれぞれのデータ記憶要素は２つのメモリセルを含む。
【００１８】
本発明によって提供される改良された並列性により、読み出しまたはプログラミングのユニットは、３つの隣接データ記憶要素に関する。言い換えれば、読み出しまたはプログラミングのユニットの密度は、３つの隣接メモリ要素である。それぞれのデータ記憶要素はデュアルセルデバイスなので、３つの隣接メモリ要素内には６つのメモリセルが存在する。３つの隣接メモリ要素内の６つのメモリセルのうち２つは、同時に読み出しまたはプログラミングされえる。したがって３つパスまたはフェーズで、全てのデータは、３つの隣接デュアルセルデータ記憶要素内に設けられたメモリセルのそれぞれから読み出され、またはそれぞれにプログラミングされえる。メモリアレイ１４またはそのブロック内の全ての３つの隣接データ記憶要素は、このようにして読み出しされえるので、全てのデータは、３つパスまたはフェーズで、メモリアレイ１４またはその中のブロックから読み出し、またはそれにプログラミングされえる。
【００１９】
センスアンプは典型的には、メモリアレイに設けられて、メモリ要素からデータを読み出しする。改良された並列性でデータを読み出すためには、一つの（１の）センスアンプが、仮想グラウンドアレイアーキテクチャ中の１．５（１・１／２）ビットライン相当について提供される。
【００２０】
メモリ１０は、例えば、メモリカード（プラグインカードのような）、メモリスティック、または他の半導体メモリ製品と共に用いられえる。メモリカードの例には、ＰＣカード（以前のＰＣＭＣＩＡデバイス）、フラッシュカード、フラッシュディスク、マルチメディアカード、およびＡＴＡカードが含まれる。
【００２１】
図２は、本発明のある実施形態によるメモリブロック２００の概略図である。図２に示されるメモリブロック２００は、データ記憶デバイスとしてデータを記憶するのに利用されるメモリアレイ（例えば図１のメモリアレイ１４）の小さな部分に関する。
【００２２】
メモリブロック２００は、複数のデュアルセルメモリ要素２０２を含む。図２に示されるメモリブロック２００の部分は、３つの隣接デュアルセルメモリ要素２０２を示す。デュアルセルメモリ要素２０２のそれぞれは、メモリセル（Ｃ）２０４および選択ゲート（Ｓ）２０６のペアを含む。より具体的にはデュアルセルメモリ要素２０２ー１は、メモリセル（Ｃ1）２０４−１、メモリセル（Ｃ2）２０４−２、および選択ゲート（Ｓ1）２０６−１を含む。デュアルセルメモリ要素２０２ー２は、メモリセル（Ｃ3）２０４−３、メモリセル（Ｃ4）２０４−４、および選択ゲート（Ｓ2）２０６−２を含む。デュアルセルメモリ要素２０２ー３は、メモリセル（Ｃ5）２０４−５、メモリセル（Ｃ6）２０４−６、および選択ゲート（Ｓ3）２０６−３を含む。
【００２３】
メモリブロック２００は、ビットライン（ＢＬ）、ワードライン（ＷＬ）、および制御信号（ＣＳ）によってメモリセル（Ｃ）に供給される電気信号を用いてデータがメモリセル（Ｃ）にプログラムされ、またはメモリセル（Ｃ）から読み出しされるのを可能にする。これら電気信号は、選択されたメモリセル（Ｃ）をプログラムし、読み出し、または絶縁するために、メモリセル（Ｃ）をバイアスするよう動作する。加えて、これ以上説明されないが、電気信号は、また以前にプログラムされたデータをメモリセル（Ｃ）から、個別に、グループ毎に、またはバルクで消去しえる。ふつう電気信号はメモリコントローラ（例えばメモリコントローラ１２）によって供給される。
【００２４】
図２に示されるメモリブロック２００の構成によれば、４つの隣接ビットライン（ＢＬ1〜ＢＬ4）および単一のワードライン（ＷＬ）が示される。ワードライン（ＷＬ）は、選択ゲート２０６−１、２０６−２および２０６−３の制御端子に結合する。デュアルセルメモリ要素２０２−１は、ビットラインＢＬ1およびＢＬ2の間に設けられ、それらに結合される。デュアルセルメモリ要素２０２−２は、ビットラインＢＬ2およびＢＬ3の間に設けられ、それらに結合される。デュアルセルメモリ要素２０２−３は、ビットラインＢＬ3およびＢＬ4の間に設けられ、それらに結合される。
【００２５】
メモリブロック２００の動作は、図２に示されるデュアルセルメモリ要素２０２−１、２０２−２、および２０２−３のような３つの隣接デュアルセルメモリ要素内で、読み出し動作は、３つの隣接デュアルセルメモリ要素２０２内で２つのメモリセル（Ｃ）を同時に読み出しできる。したがって３つのデュアルセルメモリ要素にわたって、６つのメモリセルを読み出しまたはプログラムするためには３つのパスが必要である。しかし従来は、この種のメモリ要素は、このような効率および密度で読み出しまたはプログラムされえなかった。したがって本発明によれば読み出しまたはプログラムする機能は３つのパスしか必要とせず、一方、従来は４以上のパスが必要だった。よって本発明は、読み出しおよび書き込み効率については少なくとも３３％のパフォーマンス向上をおおまかには提供する。
【００２６】
図３は、本発明のある実施形態によるメモリブロック３００の詳細な概略図である。メモリブロック３００は例えば、図２に示されるメモリブロック２００の詳細設計を表す。
メモリブロック３００は、図２に示されるデュアルセルメモリ要素２０２を実現するためのデュアルセルメモリ要素３０２を含む。デュアルセルメモリ要素３０２は、特定のワードライン（ＷＬ）に結合し、隣接ビットライン（ＢＬ）間に設けられる。デュアルセルメモリ３０２は、デュアルフローティングゲートセルと呼ばれえる。デュアルセルメモリ要素３０２のそれぞれは、第１フローティングゲートセル３０４、第２フローティングゲートセル３０６、および選択ゲート３０８を含む。第１フローティングゲートセル３０４、第２フローティングゲートセル３０６、および選択ゲート３０８のそれぞれは、第１、第２、および第３端子を含む。典型的には、第１および第２端子は、第１および第２チャネル端子（例えばドレインおよびソース端子）に対応し、第３端子は、制御端子（例えばゲート端子）に対応する。
【００２７】
デュアルセルメモリ要素３０２−１の相互接続は以下のようである。フローティングゲートセル３０４−１の第１端子は、ビットラインＢＬ1に結合され、フローティングゲートセル３０４−１の第２端子は、選択ゲート３０８ー１の第１端子に結合され、フローティングゲートセル３０４−１の第３端子は、制御信号ＣＳ1に結合される。フローティングゲートセル３０６−１の第１端子は、ビットラインＢＬ2に結合され、フローティングゲートセル３０６−１の第２端子は、選択ゲート３０８ー１の第２端子に結合され、フローティングゲートセル３０６−１の第３端子は、制御信号ＣＳ2に結合される。選択ゲート３０８−１の第３端子は、特定のワードライン（ＷＬ）に結合される。
【００２８】
デュアルセルメモリ要素３０２−２の相互接続は以下のようである。フローティングゲートセル３０４−２の第１端子は、ビットラインＢＬ2に結合され、フローティングゲートセル３０４−２の第２端子は、選択ゲート３０８ー２の第１端子に結合され、フローティングゲートセル３０４−２の第３端子は、制御信号ＣＳ2に結合される。フローティングゲートセル３０６−２の第１端子は、ビットラインＢＬ3に結合され、フローティングゲートセル３０６−２の第２端子は、選択ゲート３０８ー２の第２端子に結合され、フローティングゲートセル３０６−２の第３端子は、制御信号ＣＳ3に結合される。選択ゲート３０８−２の第３端子は、特定のワードライン（ＷＬ）に結合される。
【００２９】
デュアルセルメモリ要素３０２−３の相互接続は以下のようである。フローティングゲートセル３０４−３の第１端子は、ビットラインＢＬ3に結合され、フローティングゲートセル３０４−３の第２端子は、選択ゲート３０８ー３の第１端子に結合され、フローティングゲートセル３０４−３の第３端子は、制御信号ＣＳ3に結合される。フローティングゲートセル３０６−３の第１端子は、ビットラインＢＬ4に結合され、フローティングゲートセル３０６−３の第２端子は、選択ゲート３０８ー３の第２端子に結合され、フローティングゲートセル３０６−３の第３端子は、制御信号ＣＳ4に結合される。選択ゲート３０８−３の第３端子は、特定のワードライン（ＷＬ）に結合される。
【００３０】
メモリブロック３００内に設けられたデュアルセルメモリ要素の相互接続は、図３に示される３つの隣接デュアルメモリ要素３０２−１、３０２−２、および３０２−３と同様である。したがって、図３では示されないが、メモリブロック３００は、特定のワードライン（ＷＬ）だけでなく、他のワードラインに沿って同様に構成されるデュアルセルメモリ要素をさらに含むことがわかる。
【００３１】
図４Ａは、仮想グラウンドアレイアーキテクチャで読み出しモードに置かれた図２に示されるメモリブロック２００を表すメモリブロック４００の概略図である。メモリブロック４００によって表される具体的な読み出しモードにおいて、メモリセルＣ1およびＣ6は同時に読み出しされる。この点で、Ｃ1およびＣ6が同時に読み出しされるように与えられるメモリセル３つの隣接メモリ要素２０２−１、２０２−２、および２０２−３に印加されるバイアス電圧は、以下のようである。ワードライン（ＷＬ）がアクティブにされる。ビットラインＢＬ1およびＢＬ4はグラウンドされ、隣接メモリブロック４００と共有される。制御信号ＣＳ1およびＣＳ4は、読み出し電圧Ｖｐｇ１およびＶｐｇ６がそれぞれ与えられる。制御信号ＣＳ2およびＣＳ3は、オーバドライブ電圧（ＯＤ）が与えられる。それからデータは、メモリセルＣ1からビットラインＢＬ2を通して読み出しされ、メモリセルＣ6からビットラインＢＬ3を通して読み出しされる。これらのメモリセルＣ1およびＣ6から読み出しされているデータは、Ｄａｔａ1およびＤａｔａ6とそれぞれ呼ばれえる。データは、ビットラインに結合するそれぞれのセンスアンプによってふつう決定される。センスアンプは、ビットライン上の電流を評価し、それぞれのメモリセル内に記憶されたデータ値を検出する。上述の電圧レベルは応用例に応じて変化しえるが、ある実施形態においては、代表的な電圧レベルは以下の通り。デコーディング要件に依存してＶｐｇ＝０〜３Ｖ、ＯＤ＝ほぼ４Ｖ（Ｖｐｇより大きくなければならない）、ＢＬ＝ほぼ１Ｖ、およびＷＬはＢＬ＋Ｖth（スレッショルド電圧）より大きくはない。
【００３２】
図４Ｂは、メモリセルＣ1およびＣ6から同時にデータを読み出しするための読み出しモード動作中のメモリブロック４５０の概略図である。言い換えれば、図４Ｂに示されるメモリブロック４５０は、読み出しモード中の図４Ａのメモリブロック４００を表す。したがって、デュアルセルメモリ要素２０２−１は、メモリセルＣ1から記憶されたデータを読み出しするためにワードライン（ＷＬ）、ビットラインＢＬ1および制御信号ＣＳ1およびＣＳ2によって構成される。メモリセルＣ1に記憶されたデータは、ビットラインＢＬ2を通って第１センスアンプ（不図示）に流れる電流ｉ1を作るために利用され、第１センスアンプは、Ｄａｔａ1と呼ばれるメモリセルＣ1に記憶されたデータを区別または決定する。ここで選択ゲート２０６−１は、「オン」（導電状態）にバイアスされ、メモリセル２０４−２も「オン」（およびオーバドライブされた状態）にバイアスされ、それによりメモリセルＣ1２０４−１からの電流（Ｄａｔａ1に依存）は、選択ゲートＳ1２０６−１およびメモリセルＣ2２０４−２を通って流れ、ビットラインＢＬ2に結合されえる。デュアルセルメモリ要素２０２−３は、ビットラインＢＬ3を通って第２センスアンプ（不図示）に流れる電流ｉ6を作るために同様にして動作し、第２センスアンプは、Ｄａｔａ6と呼ばれるメモリセルＣ6に記憶されたデータを区別または決定する。ここで電流選択ゲート２０６−３は、「オン」（導電状態）にバイアスされ、メモリセル２０４−５も「オン」（およびオーバドライブされた状態）にバイアスされ、それによって、もしメモリセルＣ6２０４−６の状態がバイアスされ導電状態であるなら、メモリセルＣ6２０４−６からの電流は、選択ゲートＳ3２０６−３およびメモリセルＣ6２０４−６を通って流れ、ビットラインＢＬ3に結合されえる。
【００３３】
しかしデュアルセルメモリ要素２０２−２は、メモリセルＣ1およびＣ6が読み出しされている読み出しモードのあいだ、デュアルセルメモリ要素２０２−１をデュアルセルメモリ２０２−３から効果的に絶縁するよう動作する。ここでＢＬ2およびＢＬ3について選択ゲートＳ2２０６−２のバイアスは、選択ゲートＳ2２０６−２が「オフ」（非導電状態）（Ｓ2は高ボディバイアスを有する）であるようにされる。その結果、選択ゲートＳ2２０６−２を電流は流れない。したがって電流ｉ1およびｉ6は、デュアルセルメモリ要素２０２−２内に蓄えられているかもしれない電荷、またはそうでなければビットラインＢＬ2およびＢＬ3間でデュアルセルメモリ要素２０２−２を通って流れるかもしれない電流によって破壊されない。
【００３４】
したがって、３つの隣接デュアルセルメモリ要素の６つのメモリセルのうちの２つのメモリセルは、同時に読み出しされえる。さらに３つのパスまたはフェーズで、３つの隣接デュアルセルメモリ要素内の６つの全てのメモリセルが読み出しされえる。実際、３つのパスまたはフェーズで、特定のワードラインに関連付けられた全てのメモリセルが読み出しされえるが、これは６つの隣接メモリセルのうちの２つがそれぞれのパスまたはフェーズで読み出しされえるからである。
【００３５】
図５Ａは、プログラムモードに置かれている図２に示されるメモリブロック２００を表すメモリブロック５００の概略図である。プログラムモードは、書き込みモードとも呼ばれえる。
【００３６】
図５Ａに示されるプログラムモードの具体的な構成において、メモリセルＣ1およびＣ6は、同時にプログラミングされる。この点で、Ｃ1およびＣ6が同時にプログラミングされるように与えられるメモリセル３つの隣接メモリ要素２０２−１、２０２−２、および２０２−３に印加されるバイアス電圧は、以下のようである。ワードライン（ＷＬ）がアクティブにされる。ビットラインＢＬ2およびＢＬ3はグラウンド電位に結合されるか、または低電位にプルダウンされる。加えて、プログラム電圧（Ｖｐｐ）がビットラインＢＬ1およびＢＬ4上に与えられる。さらに、制御信号ＣＳ1およびＣＳ4は、プログラム電圧Ｖｐｇ１およびＶｐｇ６がそれぞれ与えられる。制御信号ＣＳ2およびＣＳ3は、オーバドライブ電圧が与えられる。このようにバイアスされたメモリセル（Ｃ）および選択ゲート（Ｓ）で、メモリブロック５００は、メモリセルＣ1およびＣ6のプログラミングのための書き込みモードに置かれる。
【００３７】
したがって、３つの隣接デュアルセルメモリ要素の６つのメモリセルのうちの２つのメモリセルは、同時にプログラミングされえる。したがって、３つのパスまたはフェーズで、３つの隣接デュアルセルメモリ要素内の６つの全てのメモリセルがプログラミングされえる。例えば、もし、メモリセルＣ1およびＣ6が図５Ａに示されるように、特定のワードライン（ＷＬ）が３００個のメモリセルをサポートするなら、それぞれのパスにおいて１００個のメモリセルがプログラミングされえ、３つのパスまたはフェーズの後には、全ての３００個のメモリセルがプログラミングされている。しかし場合によっては、全てのメモリセルがプログラミングされるべきであるのではない。対応するメモリセルのプログラミングは、関連するビットライン（ＢＬ）を高電位にすることによって防ぎえる。例えばもしビットラインＢＬ3がグラウンドまたは低電位の代わりにある高電位にされるなら、メモリセルＣ6はプログラミングされない。
【００３８】
メモリブロック５００のプログラムモードをさらに詳細に示すために、図５Ｂは、プログラムモードの動作を提供するようバイアスされたメモリブロック５２０を示す。図５Ｂに示されるメモリブロック５２０の具体的な構成において、メモリセルＣ1およびＣ6はプログラミングされるべきで、メモリセルＣ7はプログラミングされるべきではない。プログラミング密度の単位は３つの隣接デュアルセルメモリ要素についてではあるが、図５Ｂのメモリブロック５２０は、４番目のデュアルセルメモリ要素２０２−４を示し、これは実際には３つの隣接メモリ要素の次のグループ内の第１デュアルセルメモリ要素を表す。メモリセル（Ｃ）のバイアスは図５Ａと同様である。すなわち、ワードライン（ＷＬ）がアクティブにされる。ビットラインＢＬ1およびＢＬ4はプログラム電位に結合される。ビットラインＢＬ2およびＢＬ3は低電位に結合されるが、これはメモリセルＣ1およびＣ6がプログラミングされるべきだからである。しかしビットラインＢＬ5は高電位に結合され、これはメモリセルＣ7がプログラミングされるべきではないからである。加えて、制御信号ＣＳ1およびＣＳ4は、ゲート電位Ｖｐｇ１およびＶｐｇ６をそれぞれ与えられる。制御信号ＣＳ2、ＣＳ3、およびＣＳ5は、オーバドライブ電圧が与えられる。
【００３９】
図５Ｃは、図５Ｂに示されるメモリブロック５２０へのバイアスによって与えられるプログラムモード動作中のメモリブロック５４０を示す。メモリブロック５４０の具体的な構成において、メモリセルＣ1およびＣ6は同時にプログラムされ、メモリセルＣ7はプログラムされない。図５Ｃに示されるように、メモリセルＣ1は、電流ｉ1を用いることによってデータ値を記憶するようプログラミングされることが可能である。電流ｉ1は、メモリセルＣ1を通してビットラインＢＬ1に結合されたプログラム電圧（Ｖｐｐ）源から流れ、それによってそのフローティングゲートをプログラミングし、それから「オン」である選択ゲートＳ1を通り、また「オン」であるメモリセルＣ2を通って、それからビットラインＢＬ2に結合された低電位に流れる。同様にして、メモリセルＣ6は、電流ｉ6を用いることによってプログラミングされる。しかしメモリセルＣ7については、ビットラインＢＬ5が高電位に結合されるので、選択ゲートＳ4のためのバイアスは、選択ゲートＳ4が「オフ」であり、よって選択ゲートＳ4を通って実際には電流が流れないようになっている。したがってプログラミング電流ｉ7は、メモリセルＣ7を通って流れる。その結果、図５Ｃに示されるメモリブロック５４０の具体的な書き込みモードは、メモリセルＣ7をプログラミングするよう動作しない。
【００４０】
図６は、代表的なデュアルセル記憶要素６００を実現する半導体構造の断面図を示す。デュアルセル記憶要素６００は、基板６０２上に、基板６０２内に拡散されたドレイン６０４およびソース６０６と共に形成される。デュアルセル記憶要素６００は、チャネル６１１上にドレイン６０４およびソース６０６の間に形成されたフローティングゲート６０８および６１０を含む。ある実施形態において、フローティングゲート６０８および６１０は、ポリシリコンの第１レイヤと共に基板上に形成される。デュアルセル記憶要素６００はまた、フローティングゲート６０８および６１０上にそれぞれ形成されたステアリングゲート６１２および６１４を含む。ある実施形態において、ステアリングゲート６１２および６１４は、ポリシリコンの第２レイヤと共に基板上に形成される。ステアリングゲート６１２および６１４はまた制御ゲートとも呼ばれえる。さらにデュアルセル記憶要素６００は、選択ゲート６１２および６１４上に形成され、ステアリングゲート６１２および６１４だけでなく、フローティングゲート６０８および６１０の間でチャネル６１１に向かって下にさらに伸びる選択ゲート６１６を含む。
【００４１】
さらに本発明は、上述のメモリシステムを含む電子システムにも関する。メモリシステム（すなわちメモリカード）は、さまざまな電子製品と共に用いるのにディジタルデータを記憶するためにふつう用いられる。しばしばメモリシステムは、電子システムから取り外し可能であり、それにより記憶されたディジタルデータも携帯可能である。本発明によるメモリシステムは、比較的小さいフォームファクタを持ちえ、カメラ、ハンドヘルドまたはノートブックコンピュータ、ネットワークカード、ネットワーク機器、セットトップボックス、携帯のまたは他の小型オーディオプレーヤ／レコーダ（例えばＭＰ３デバイス）、および医療用モニタのような電子製品のためにディジタルデータを記憶するのに用いられえる。
【００４２】
本発明の優位性は数多い。異なる実施形態または実現例は、以下の優位性のうちの１つ以上を生じえる。本発明のある優位性は、向上したパフォーマンス（すなわち向上した並列性）でメモリアレイについて読み出しおよび／またはプログラミングが実行されえることである。本発明の他の優位性は、読み出しおよび／またはプログラミング中のビットライン間の分離が改善されることである。本発明のさらなる優位性は、寄生電流が制御され、それによって高確度な動作が可能になるので、読み出しおよび／またはプログラミング中に隣接ビットライン間の電流が実質的にゼロになりえることである。
【００４３】
本発明の多くの特徴および優位性は、記載から明らかであり、よって添付のクレームは、本発明の全てのそのような特徴および優位性をカバーするよう意図される。さらに、多くの改変および変更が当業者には容易になされるので、本発明は図示され記載されるのとまったく同じ構成および動作に限定されるようにみなされるべきではない。したがって全ての適切な改変および等価物は本発明の範囲内に含まれる。
【図面の簡単な説明】
【００４４】
【図１】本発明のある実施形態によるメモリシステムの機能ブロック図である。
【図２】本発明のある実施形態によるメモリブロックの概略図である。
【図３】本発明のある実施形態によるメモリブロックの詳細な概略図である。
【図４Ａ】読み出しモードに置かれた図２に示されたメモリブロックを表すメモリブロックの概略図である。
【図４Ｂ】２つのメモリセルからデータを同時に読み出しする読み出しモード中のメモリブロックの概略図である。
【図５Ａ】プログラムモードに置かれた図２に示されたメモリブロックを表すメモリブロックの概略図である。
【図５Ｂ】プログラムモードの動作を提供するようバイアスされたメモリブロックの概略図である。
【図５Ｃ】図５Ｂに示されるメモリブロックにバイアスすることによって提供されるプログラムモード中のメモリブロックの概略図である。
【図６】代表的なデュアルセル記憶要素を実現する半導体構造の断面図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【国際調査報告】
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