(57)【要約】本発明は、非同期アドレスインターフェース回路（１００）、および、非制限のランダムスケジューリングされたメモリアドレス信号のアドレス遷移をスケジューリングされたイベントに変換する方法を提供する。ここで、メモリアクセスイベントのシーケンスの開始は、スケジューリングされたアドレスイベントに基づき得る。アドレスインターフェース回路は、アドレス遷移検出パルスに基づいて、遅延シーケンス（１０６）を開始する。新しいアドレス遷移検出パルスが、遅延シーケンスの完了する前に受信される場合、遅延シーケンス（１０６）は、リセットされ、新しいアドレス遷移検出パルスで再スタートされる。メモリアクセスイベントのシーケンスは、遅延シーケンスの完了に応答して開始される。
2005527926.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイス用のアドレスインターフェース回路であって、
アドレス信号を受け取り、該アドレス信号の各遷移に応答して、立ち下がりエッジを有する検出パルスを発生させるアドレストランジェント検出回路と、
該検出パルスを受け取るために該アドレストランジェント検出回路に接続される入力と、トリガー信号が供給される出力とを有する遅延回路であって、該遅延回路は、該最後に受信した検出パルスの該立ち下がりエッジの後の時間遅延に、該トリガー信号を発生させる、遅延回路と、
該遅延回路が発生させる該トリガー信号を受け取るために接続された入力と、メモリアクセス動作を開始するための該トリガー信号に応答して開始パルスが供給される出力とを有するパルスジェネレータと
を備える、アドレスインターフェース回路。
【請求項２】
前記遅延回路は、前記検出パルスを受け取るために前記アドレストランジェント検出回路に接続される第１の遅延段と、前記トリガー信号が供給される出力とを有する最後の遅延段とを有する遅延段のチェーンを備え、各遅延段は、第１および第２の入力および出力を有し、該第１または第２の入力の一方に印加される信号の立ち下がりエッジを、その出力に伝播させることから段の時間遅延だけ遅延させる、請求項１に記載のアドレスインターフェース回路。
【請求項３】
前記アドレストランジェント検出回路と前記遅延回路との間に接続されるパルス回路であって、前記検出パルスに応答して最小パルス幅を有するパルス信号を発生させるパルス回路をさらに備える、請求項１に記載のアドレスインターフェース回路。
【請求項４】
前記パルスジェネレータは、前記トリガー信号の前記立ち下がりエッジに応答して、前記開始パルスを供給する、請求項１に記載のアドレスインターフェース回路。
【請求項５】
前記遅延回路は、直列に接続される複数の遅延段を有する遅延チェーンを備え、該遅延チェーンを通って、前記最後に受信された検出パルスの前記立ち下がりエッジは、前記トリガー信号として供給される前記出力まで伝播する、請求項１に記載のアドレスインターフェース回路。
【請求項６】
メモリデバイス用のアドレス入力回路であって、
アドレス信号を受け取り、該アドレス信号に応答してアドレス検出パルスを発生させるために接続された入力バッファと、
遅延段のチェーンであって、該アドレス検出パルスは、該チェーンを通って伝播し、該アドレス検出パルスは、最後の遅延段を有し、別のアドレス検出パルスを受け取ることなく時間遅延が経過した場合に、該チェーンの最後の遅延段から出力される、遅延段のチェーンと、
該最後の遅延段から該アドレス検出パルスを受け取ったことに応答して、メモリアクセス動作を開始する出力信号を発生させるパルスジェネレータと
を備える、アドレス入力回路。
【請求項７】
前記入力バッファは、アドレス信号の遷移を検出することに応答して、前記アドレス検出パルスを発生させるアドレストランジェント検出回路を備える、請求項６に記載のアドレス入力回路。
【請求項８】
前記入力バッファは、最小パルス幅を有する検出パルスを発生させるパルス回路をさらに備える、請求項７に記載のアドレス入力回路。
【請求項９】
前記メモリアクセス動作を開始する前記出力信号は、前記アドレス検出パルスの立ち下がりエッジを含む、請求項６に記載のアドレス入力回路。
【請求項１０】
前記チェーンの各遅延段は、
出力と、前記入力バッファの出力に接続される第１の入力と、１つ前の遅延段の出力を受け取るために接続される第２の入力とを有する、２入力ＮＯＲゲートと、
該ＮＯＲゲートの出力に接続される遅延回路であって、該ＮＯＲゲートの出力の遅延バージョンである出力信号を供給する遅延回路と、
該遅延回路に接続されるインバータと
を備える、請求項６に記載のアドレス入力回路。
【請求項１１】
非同期メモリアドレスインターフェース回路であって、
メモリアドレスを受け取り、新しいメモリアドレスを受け取るたびにそれに応答して、出力パルスを発生させるアドレス検出回路と、
該アドレス検出回路に接続されるパルス回路であって、該出力パルスを受け取ったときからある時間遅延が経過した後にメモリアクセス動作を開始する開始パルスを発生させ、そうでなければ、該時間遅延が経過する前に別の検出パルスを受け取ったことに応答して該時間遅延をリセットして、該時間遅延の後に該開始パルスを発生させる、パルス回路と
を備える、非同期メモリアドレスインターフェース回路。
【請求項１２】
前記パルス回路は、
前記出力パルスを受け取るための前記アドレス検出回路に接続される第１の遅延段と、トリガー信号が提供される出力を有する最後の遅延段とを有する遅延段のチェーンであって、各遅延段は、第１および第２の入力および出力を有し、該第１または第２の入力の一方に印加される信号の立ち下がりエッジを、その出力に伝播させることから段の時間遅延だけ遅延させる、遅延段のチェーンと、
前記トリガー信号の該立ち下がりエッジに応答して、前記開始パルスを発生させるパルスジェネレータと
を備える、請求項１１に記載の非同期メモリアドレスインターフェース回路。
【請求項１３】
前記遅延段の各々は、
出力と、前記アドレス検出回路の出力に接続される第１の入力と、１つ前の遅延段の出力を受け取るために接続される第２の入力とを有する、２入力ＮＯＲゲートと、
該ＮＯＲゲートの出力に接続される遅延回路であって、該ＮＯＲゲートの出力の遅延バージョンである出力信号を供給する遅延回路と、
該遅延回路に接続されるインバータと
を備える、請求項１２に記載の非同期メモリアドレスインターフェース回路。
【請求項１４】
前記アドレス検出回路と前記パルス回路との間に接続されるあるパルス幅の回路であって、該パルス回路用の最小パルス幅を有する出力パルスを発生させる回路をさらに備える、請求項１１に記載の非同期メモリアドレスインターフェース回路。
【請求項１５】
前記パルス回路は、
前記出力パルスを受け取るための前記アドレス検出回路に接続される入力と、トリガー信号が提供される出力とを有する遅延回路であって、各遅延回路は、前記最後に受信された検出パルスの前記立ち下がりエッジの後のある時間遅延で前記トリガー信号を発生させる、遅延回路と、
該遅延回路が発生させる該トリガー信号を受け取るために接続された入力と、該トリガー信号に応答して該開始パルスが供給される出力とを有するパルスジェネレータと
を備える、請求項１１に記載の非同期メモリアドレスインターフェース回路。
【請求項１６】
メモリデバイスであって、
アクセスイベントのシーケンスを含むアクセスサイクルの完了によって制限されるメモリデバイスへのアクセス権を有する不揮発性メモリセルのアレイと、
アドレス信号を受け取り、該アドレス信号に応答してアドレス検出パルスを発生させるために接続される入力バッファと、
該入力バッファに接続され、該遷移検出パルスの該立ち下がりエッジに基づいて遅延シーケンスを開始する遅延回路であって、該遅延回路は、該遅延シーケンスの完了の前に発生した新しい遷移検出パルスの該立ち下がりエッジに応答して該遅延シーケンスをリセットし、該新しい遷移検出パルスの該立ち下がりエッジから該遅延シーケンスを再スタートさせる、遅延回路と
該遅延回路に接続されるパルスジェネレータであって、該パルスジェネレータは、該遅延シーケンスの該完了に応答して、アクセスイベントの該シーケンスをスタートするようにパルスを発生させる、パルスジェネレータと
を備える、メモリデバイス。
【請求項１７】
前記遅延回路は、前記アドレス検出パルスを受け取るための前記入力バッファに接続される第１の遅延段と、トリガー信号が該パルスジェネレータに供給される出力を有する最後の遅延段とを有する遅延段のチェーンを備え、各遅延段は、第１および第２の入力および出力を有し、該第１または第２の入力の一方に印加される信号の立ち下がりエッジを、その出力に伝播させることから段の時間遅延だけ遅延させる、請求項１６に記載のメモリデバイス。
【請求項１８】
前記パルスジェネレータは、前記トリガー信号の前記立ち下がりエッジに応答して、前記開始パルスを供給する、請求項１７に記載のメモリデバイス。
【請求項１９】
前記入力バッファと前記遅延回路との間に接続されるパルス回路であって、前記アドレス検出パルスに応答して最小パルス幅を有するパルス信号を発生させるパルス回路をさらに備える、請求項１６に記載のメモリデバイス。
【請求項２０】
前記遅延回路は、直列に接続される複数の遅延段を有する遅延チェーンを備え、該遅延チェーンを通って、前記最後に受信されたアドレス検出パルスの前記立ち下がりエッジは、前記パルスジェネレータにトリガー信号として供給される前記出力まで伝播する、請求項１６に記載のメモリデバイス。
【請求項２１】
前記入力バッファは、アドレス信号の遷移を検出することに応答して、前記アドレス検出パルスを発生させるアドレストランジェント検出回路を備える、請求項１６に記載のメモリデバイス。
【請求項２２】
メモリデバイスであって、
アクセスイベントのシーケンスを含むアクセスサイクルの完了によって制限されるメモリデバイスへのアクセス権を有する不揮発性メモリセルのアレイと、
該不揮発性メモリセルのアレイに接続されるメモリアレイアクセス回路であって、該イベントのシーケンスに応じて該メモリアレイにアクセスする、メモリアレイアクセス回路と、
メモリアドレスを受け取り、新しいメモリアドレスを受け取るたびにそれに応答して、出力パルスを発生させるアドレス検出回路と、
該アドレス検出回路に接続されるパルス回路であって、該出力パルスを受け取ったときからある時間遅延が経過した後にアクセスイベントの該シーケンスを開始するために該メモリアレイアクセス回路に提供される開始パルスを発生させ、そうでなければ、該時間遅延が経過する前に別の検出パルスを受け取ったことに応答して該時間遅延をリセットして、該時間遅延の後に該開始パルスを発生させる、パルス回路と
を備える、メモリデバイス。
【請求項２３】
前記パルス回路は、
前記出力パルスを受け取るための前記アドレス検出回路に接続される第１の遅延段と、トリガー信号が提供される出力を有する最後の遅延段とを有する遅延段のチェーンであって、各遅延段は、第１および第２の入力および出力を有し、該第１または第２の入力の一方に印加される信号の立ち下がりエッジを、その出力に伝播させることから段の時間遅延だけ遅延させる、遅延段のチェーンと、
前記トリガー信号の該立ち下がりエッジに応答して、前記開始パルスを発生させるパルスジェネレータと
を備える、請求項２２に記載のメモリデバイス。
【請求項２４】
前記アドレス検出回路と前記パルス回路との間に接続されるパルス幅回路であって、最小パルス幅を有する該パルス回路の出力パルスを発生させるパルス幅回路をさらに備える、請求項２２に記載のメモリデバイス。
【請求項２５】
前記パルス回路は、
前記出力パルスを受け取るための前記アドレス検出回路に接続される入力と、トリガー信号が提供される出力とを有する遅延回路であって、該遅延回路は、前記最後に受信された検出パルスの前記立ち下がりエッジの後のある時間遅延で前記トリガー信号を発生させる、遅延回路と、
該遅延回路が発生させる該トリガー信号を受け取るために接続された入力と、該トリガー信号に応答して該開始パルスが供給される出力とを有するパルスジェネレータと
を備える、請求項２２に記載のメモリデバイス。
【請求項２６】
コンピュータシステムであって、
データ入力デバイスと、
データ出力デバイスと、
該データ入力および出力デバイスに接続されるプロセッサと、
該プロセッサに接続されるメモリデバイスであって、該メモリデバイスは、
アクセスイベントのシーケンスを含むアクセスサイクルの完了によって制限されるメモリデバイスへのアクセス権を有する不揮発性メモリセルのアレイと、
アドレス信号を受け取り、該アドレス信号に応答してアドレス検出パルスを発生させるために接続される入力バッファと、
該入力バッファに接続され、該遷移検出パルスの該立ち下がりエッジに基づいて遅延シーケンスを開始する遅延回路であって、該遅延回路は、該遅延シーケンスの完了の前に生成された新しい遷移検出パルスの該立ち下がりエッジに応答して該遅延シーケンスをリセットし、該新しい遷移検出パルスの該立ち下がりエッジから該遅延シーケンスを再スタートする、遅延回路と
を備える、メモリデバイスと、
該遅延回路に接続さえるパルスジェネレータであって、該パルスジェネレータは、該遅延シーケンスの該完了に応答して、アクセスイベントの該シーケンスをスタートするようにパルス発生させる、パルスジェネレータと
を備える、コンピュータシステム。
【請求項２７】
前記メモリデバイスの前記遅延回路は、前記アドレス検出パルスを受け取るように前記入力バッファに接続された第１の遅延段と、トリガー信号が前記パルスジェネレータに供給される出力を有する最後の遅延段とを有する遅延段のチェーンを備え、各遅延段は、第１および第２の入力および出力を有し、該第１または第２の入力の一方に印加される信号の立ち下がりエッジを、その出力に伝播させることから段の時間遅延だけ遅延させる、請求項２６に記載のコンピュータシステム。
【請求項２８】
前記メモリデバイスの前記パルスジェネレータは、前記トリガー信号の前記立ち下がりエッジに応答して、前記開始パルスを供給する、請求項２７に記載のコンピュータシステム。
【請求項２９】
前記メモリデバイスは、前記入力バッファと前記遅延回路との間に接続されるパルス回路であって、前記アドレス検出パルスに応答して、最小パルス幅を有するパルス信号を発生させるパルス回路を備える、請求項２６に記載のコンピュータシステム。
【請求項３０】
前記メモリデバイスの前記遅延回路は、直列に接続される複数の遅延段を有する遅延チェーンを備え、該遅延チェーンを通って、前記最後に受信されたアドレス検出パルスの前記立ち下がりエッジは、前記パルスジェネレータにトリガー信号として供給される前記出力まで伝播する、請求項２６に記載のコンピュータシステム。
【請求項３１】
前記メモリデバイスの前記入力バッファは、アドレス信号の遷移を検出することに応答して、前記アドレス検出パルスを発生させるアドレストランジェント回路を備える、請求項２６に記載のコンピュータシステム。
【請求項３２】
不揮発性メモリセルのメモリアレイにアクセスする方法であって、該メモリアレイへのアクセスは、イベントのシーケンスを有するアクセスサイクルの完了によって制限され、該方法は、
非制限のランダムスケジューリングされたアドレス遷移を有するメモリアドレス信号を受け取るステップと、
該メモリアドレス信号の該非制限のランダムスケジューリングされたアドレス遷移を、スケジューリングされたアドレスイベントに変換するステップと、
不揮発性メモリセルの該メモリアレイにアクセスするように、該スケジューリングされたアドレスイベントに応答して、イベントの該シーケンスを開始するステップと、
を包含する、方法。
【請求項３３】
前記非制限のランダムスケジューリングされたアドレス遷移を変換するステップは、
アドレス遷移に応答して、遅延シーケンスを開始するステップと、
該遅延シーケンスが完了する前に検出された新しいアドレス遷移に応答して、該遅延シーケンスをリセットし、該新しいアドレス遷移に応答して、該遅延シーケンスを再スタートするステップと、
該遅延シーケンスの完了に応答して、アクセスイベントの前記シーケンスをスタートするステップと
を包含する、請求項３２に記載の方法。
【請求項３４】
メモリアドレス信号の遷移を検出することに応答して、遷移検出パルスを発生するステップと、
時間遅延を有する遅延チェーンを通って発生した前記最後の遷移検出パルスの立ち下がりエッジを伝播させるステップと、
前記遅延時間が経過したとき、アクセスイベントの前記シーケンスをスタートするように、開始パルスを発生させるステップと
をさらに包含する、請求項３３に記載の方法。
【請求項３５】
前記開始パルスを発生させるステップは、別のアドレス遷移を検出することなく前記遅延チェーンを通って伝播する前記最後の遷移検出パルスの前記立ち下がりエッジに応答する、請求項３４に記載の方法。
【請求項３６】
前記遷移検出パルスを発生させるステップは、最小パルス幅を有する遷移検出パルスを発生させるステップを包含する、請求項３４に記載の方法。
【請求項３７】
前記イベントのシーケンスは、
前記メモリアレイのメモリセルのロウをアクティブにするステップと、
該アクティブにされたロウの該メモリセルのデータをリフレッシュするステップと、
該各データを内部に維持するために、該メモリセルのロウを不活性化するステップと
を包含する、請求項３２に記載の方法。
【請求項３８】
前記非制限のランダムスケジューリングされたアドレス遷移を変換するステップは、前記最後のアドレス遷移の後の固定時間に前記イベントのシーケンスを開始する開始パルスを発生させるステップを包含する、請求項３２に記載の方法。
【請求項３９】
前記非制限のランダムスケジューリングされたアドレス遷移を変換するステップは、
前記時間遅延が経過する前にアドレス遷移が生じるたびに時間遅延を再スタートするステップと、
該時間遅延が経過することに応答して、開始パルスを発生させるステップと
を包含する、請求項３２に記載の方法。
【請求項４０】
メモリアドレス信号の非制限のランダムスケジューリングされたアドレス遷移を、スケジューリングされたアドレスイベントに変換する方法であって、該スケジューリングされたアドレスイベントから、不揮発性メモリセルのメモリアレイにアクセスするためにアクセスイベントのシーケンスが開始される、該方法は、
メモリアドレス信号の遷移を検出することに応答して、遷移検出パルスを発生させるステップと、
該遷移検出パルスの該立ち下がりエッジに基づいて、遅延シーケンスを開始するステップと、
該遅延シーケンスの完了の前に発生する新しい遷移検出パルスの該立ち下がりエッジに応答して、該遅延シーケンスをリセットし、該新しい遷移検出パルスの該立ち下がりエッジから該遅延シーケンスを再スタートするステップと、
該遅延シーケンスの該完了に応答して、アクセスイベントの該シーケンスをスタートするステップと
を包含する、方法。
【請求項４１】
前記遷移検出パルスを発生させるステップは、最小パルス幅を有する遷移検出パルスを発生させるステップを包含する、請求項４０に記載の方法。
【請求項４２】
前記イベントのシーケンスは、
前記メモリアレイのメモリセルのロウをアクティブにするステップと、
前記アクティブにされたロウの前記メモリセルのデータをリフレッシュするステップと、
前記各データを内部に保持するために、メモリセルの該ロウを不活性化するステップと
を含む、請求項４０に記載の方法。
【請求項４３】
前記遅延シーケンスの完了に応答して、アクセスイベントの前記シーケンスをスタートするための開始パルスを発生させるステップをさらに包含する、請求項４０に記載の方法。
【請求項４４】
遅延シーケンスを開始するステップは、時間遅延を有する遅延チェーンを通って、前記遷移検出パルスの立ち下がりエッジを伝播させるステップを包含する、請求項４０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体メモリデバイスの分野に関し、より詳細には、擬似スタティックメモリデバイス用のインターフェース回路および方法に関する。
【背景技術】
【０００２】
擬似スタティックメモリと呼ばれるメモリデバイスの分類は、通常、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスと機能的に等価であるが、内部リフレッシュ回路を含むメモリデバイスであり、これにより、このデバイスは、リフレッシュ動作を必要としないように見える。通常、これらのメモリデバイスは、従来のＳＲＡＭを動作させるのと同じ態様で動作し得るが、従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルに基づくメモリコアを有する。当該分野で周知であるように、２つのタイプのメモリセル間の主要な違いは、ＤＲＡＭメモリセルが周期的に格納されたデータを維持するためにリフレッシュする必要があるのに対し、ＳＲＡＭメモリセルはリフレッシュする必要がないことである。
【０００３】
メモリデバイスにおいて、従来のＳＲＡＭメモリコアの代わりに、従来のＤＲＡＭメモリコアを利用することに利点がある。例えば、ＤＲＡＭメモリアレイのメモリ密度は、ＳＲＡＭメモリアレイのメモリ密度よりもはるかに大きくなり得る。ＤＲＡＭメモリセルの場合、１ビットのデータを格納するために、１つの転送ゲートおよび格納デバイス（通常、キャパシタ）のみが必要である。結果的に、各ＤＲＡＭメモリセルは、メモリセルあたり６つものトランジスタを有し得る従来のＳＲＡＭメモリセルよりも極めて小さくなる。このシンプルな構造、かつ、より小型のＤＲＡＭメモリセルは製造プロセスをより単純にし、結果的に、ＳＲＡＭメモリセルと比較して、製造コストがより低くなる。
【０００４】
ＤＲＡＭメモリコアによって提供される上述の利点に関わらず、従来のＤＲＡＭメモリアレイの設計および動作に関連して、その用途を望ましくないものにする問題がある。例えば、上述されたように、ＤＲＡＭメモリセルは、周期的にリフレッシュされる必要があり、キャパシタによって格納されるデータは失われる。結果として、リフレッシュ動作をサポートする追加の回路がメモリデバイスに含まれなければならない。さらに、通常、ＤＲＡＭメモリコアのアクセス時間は、ＳＲＡＭメモリコアのアクセス時間よりも長くなる場合がある。
【０００５】
さらに、従来のＤＲＡＭメモリコアのメモリアクセス動作は、動作が一旦開始すると、アクセスサイクル全体が完了しなければならず、そうでなければ、データが失われるようになっている。すなわち、ＤＲＡＭアクセスサイクルは、アレイのメモリセルのロウがアクティブにされ、アクティブにされたロウのメモリセルのそれぞれの電荷状態が感知かつ増幅された状態で、開始する。アクティブにされたロウの特定のメモリセルを含むカラムは、入力／出力ラインにそのカラムを接続することによって選択される。このとき、データは、特定のメモリセルから読み出されるか、または、特定のメモリセルに書き込まれ得る。読み出しまたは書き込み動作の後、メモリセルのロウは、不活性化され、それにより、メモリセルのそれぞれのキャパシタにその電荷状態を格納する。一般的に公知なように、メモリセルの電荷状態を感知するプロセスは破壊的であり、電荷状態が増幅され、かつ、ロウが不活性化された状態でアクセスサイクルが完了しない限り、アクティブなロウのメモリセルによって格納されるデータは、失われる。対照的に、従来の非同期ＳＲＡＭメモリデバイスでは、ＳＲＡＭ感知動作は非破壊的であり、従来のＤＲＡＭメモリデバイスと同じタイプのアクセスサイクルを有しない。結果的に、ランダムアクセスメモリは、タイミングの制限なくＳＲＡＭメモリデバイスにアサートされ得、その後、データは、常に一定の時間で戻されることが期待される。この時間は、通常、アドレスアクセス時間ｔＡＡと呼ばれる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、ＳＲＡＭメモリデバイスの非同期の性質を収容し、かつ、これらのアクションを従来のＤＲＡＭメモリアクセス動作のスケジューリングされたイベントに変換して、従来のＤＲＡＭメモリコアを利用する非同期擬似スタティックメモリデバイスを提供し得る回路を有することが望ましい。
【課題を解決するための手段】
【０００７】
本発明は、メモリアドレス信号のランダムスケジューリングされた非制限アドレスの遷移をスケジューリングされたアドレスイベントに変換する装置および方法に関する。メモリアクセスイベントのシーケンスの開始は、スケジューリングされたアドレスイベントに基づき得る。アドレスインターフェース回路は、メモリアドレスを受け取り、新しいメモリアドレスを受け取るたびにそれに応答して検出パルスを発生させるアドレス検知回路を含む。パルス回路は、アドレス検出回路から検出パルスを受け取ったときからある時間遅延が経過した後にメモリアクセス動作を開始する開始パルスを発生する。しかしながら、その時間遅延が経過する前に別の検出パルスがパルス回路によって受け取られた場合、この時間遅延は新しい検出パルスによってリセットされ、パルス回路は、新しい検出パルスの受け取ったときからその時間遅延が経過した後に、開始パルスを発生させる。パルス回路が発生させた開始パルスは、メモリアレイにアクセスするためのアクセスイベントのシーケンスを開始させるために用いられ得る。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態は、ＳＲＡＭデバイスに適用されるようなランダムスケジューリングされたアドレスの遷移を、規則正しい態様で従来のＤＲＡＭメモリコアにアサートされ得るスケジューリングされたアドレスに変換する非同期インターフェース回路に関する。本発明を十分に理解してもらうために、以下に特定の詳細が述べられる。しかしながら、当業者には、本発明がこれらの特定の詳細を用いずに実現され得ることが明らかである。本発明を不必要に不明瞭にすることを避けるために、他の例では、周知の回路、制御信号、およびタイミングプロトコルは、詳細に説明されない。
【０００９】
図１に、本発明の実施形態による非同期インターフェース回路１００が示される。非同期インターフェース回路１００は、アドレス入力バッファ１０２ａ−ｎを含み、各アドレス入力バッファは、１ビットの入力アドレスＡ０〜Ａｎを表す各入力アドレス信号を受け取り、かつ、ＮＯＲゲート１０４の入力に接続される出力を有する。ロウアドレス入力バッファ１０２ａ−ｎの各々は、ロジック状態を遷移させる各入力アドレス信号に応答して出力パルスＡＴＤ＿ＰＵＬＳＥを発生させるＡＴＤ（ａｄｄｒｅｓｓ  ｔｒａｎｓｉｅｎｔ  ｄｅｔｅｃｔｏｒ）を含む。ロウアドレス入力バッファ１０２ａ−ｎおよび各ロウアドレス入力バッファに含まれるＡＴＤは、設計の点では従来と同じであり、当該分野において公知である。図１に示される構成により、ＡＴＤ＿ＰＵＬＳＥがロウアドレス入力バッファ１０２ａ−１０２ｎのいずれかによって出力される時に、ＮＯＲゲート１０４は、遅延回路１０６に提供される出力パルスＡＴＤ＿ＩＮを発生させる。遅延回路１０６は、ＤＲＡＭメモリコアのアクセス動作を開始するために用いられる出力ＰＵＬＳＥ＿ＯＵＴを発生させる。
【００１０】
非同期インターフェース回路１００は、従来のＤＲＡＭメモリコアとともに用いられ得、非同期擬似スタティック動作を提供する。上述したように、従来のＤＲＡＭメモリコアは、従来のＳＲＡＭアドレスインターフェースの非同期の性質に十分に適していない。なぜなら、ランダムアドレスは、タイミングの制約なくアサートされ得るからである。読み出し動作の場合、アドレスがアサートされた後の、通常、アドレスアクセス時間ｔＡＡと呼ばれる期間に、出力データが提供される。タイミング仕様が妨害され、出力データが提供される前にアドレスが変化する場合、ＳＲＡＭメモリコアによって格納されるデータは失われない。なぜなら、データが従来のＳＲＡＭメモリセルによって格納されるからである。対照的に、従来のＤＲＡＭメモリコアでは、一旦メモリロケーションのメモリアクセスが開始すると、アクセス動作は完了しなければならず、そうでなければ、ＤＲＡＭは、本質的に破壊的な読み出しシーケンスを有するので、データを失う危険性が広まる。しかしながら、以下により詳細に説明されるように、非同期インターフェース回路１００は、従来のＳＲＡＭデバイスでは許されたようなランダムスケジューリングされたアドレス遷移を取り得、これらのランダムスケジューリングされたアドレス遷移を、規則正しい態様でＤＲＡＭメモリコアにアサートされ得るスケジューリングされたイベントに変換し得る。
【００１１】
図２は、本発明の実施形態による遅延回路１２０を示す。遅延回路１２０は、図１に示される遅延回路１０６の代わりとなり得る。遅延回路１２０は、少なくとも１つの遅延段１４０を含む。各遅延段１４０は、遅延入力およびＡＴＤ入力を有し、さらに遅延出力を有する。遅延段１４０の実施形態は、図３に示される。遅延段１４０は、遅延デバイス１８２を介してインバータ１８４の入力に接続される出力を有する２つの入力ＮＯＲゲート１８０を含む。ＮＯＲゲート１８０の第１の入力は、遅延入力を表わし、第２の入力は、ＡＴＤ入力を表わす。動作中、遅延段１４０は、遅延デバイス１８２の時間ｔｄｄによって遅延されること以外、遅延入力に印加される信号と同様の出力信号を供給する。
【００１２】
図２を参照すると、遅延回路１２０が複数の遅延段１４０を含む場合、第１の遅延段１４０は、遅延入力およびリセット入力において、ＡＴＤ＿ＩＮ信号を受け取る。図２に示されるように、１つ後の遅延段１４０は、遅延入力が１つ前の遅延段１４０の遅延出力に接続されるように接続される。各遅延段１４０は、その遅延出力において、遅延入力に印加されたが、時間遅延ｔｄｄにだけ遅延されたあるバージョンの信号を発生させる。ＡＴＤ＿ＩＮ信号を受け取るために、遅延段１４０のそれぞれのＡＴＤ入力が接続される。最後の遅延段１４０の遅延出力は、２入力ＮＯＲゲート１５０の第１の入力に接続される。ＡＴＤ＿ＩＮ信号を受け取るために、ＮＯＲゲート１５０の第２の入力が接続される。ＮＯＲゲート１５０の出力は、インバータ１５２を介してパルスジェネレータ１５４に接続される。パルスジェネレータ１５４は、インバータ１５２によって出力される信号の立ち下りエッジに応答して、パルスＰＵＬＳＥ＿ＯＵＴを発生させる。ＰＵＬＳＥ＿ＯＵＴ信号は、上述したように、従来のＤＲＡＭメモリコアへのアクセス動作を開始するために利用される。
【００１３】
動作中、遅延回路１２０は、最も最近のＡＴＤ＿ＩＮパルスの立ち下がりエッジの後の時間遅延ｔｄに、ＰＵＬＳＥ＿ＯＵＴパルスを発生させる。時間遅延ｔｄは、各遅延段１４０の遅延のおおよそ合計である。遅延回路１２０の説明を簡単にするために、全てのゲート回路を省略した。しかしながら、ゲート遅延のために、いくらかの時間が、時間遅延ｔｄに追加されることが理解される。遅延回路１２０がＡＴＤ＿ＩＮパルスを受け取る場合、インバータ１５２の出力は、ＨＩＧＨになり、各遅延段１４０の遅延出力は、ＡＴＤ＿ＩＮパルスの立ち上がりエッジの後のｔｄｄにＨＩＧＨになる。ＡＴＤ＿ＩＮパルスの立ち下がりエッジでは、遅延回路は、時間遅延ｔｄのカウントを開始する。すなわち、チェーンの第１の時間遅延１４０では、その遅延出力は、ＡＴＤ＿ＩＮパルスの立ち下がりエッジの後のｔｄｄでＬＯＷになる。第２の遅延段１４０の遅延出力は、第１の遅延段１４０の遅延出力の立ち下がりエッジの後のｔｄｄにＬＯＷになる。すなわち、ＡＴＤ＿ＩＮパルスの立ち下がりエッジは、ＮＯＲゲート１５０の入力に印加されるまで、遅延段１４０のチェーンを通って流れる。なお、この時間、インバータ１５２の出力は、ＨＩＧＨのままである。最後の遅延段１４０の遅延出力がＬＯＷになって初めて（ＡＴＤ＿ＩＮ信号の立ち下がりエッジの後のｔｄに生じる）、インバータ１５２の出力はＬＯＷになる。このようなことが生じると、その後、パルスジェネレータ１５４は、ＤＲＡＭメモリコアへのアクセス動作を開始するために利用され得るＰＵＬＳＥ＿ＯＵＴパルスを発生させる。
【００１４】
ｔｄのタイミングカウントが経過する前に、第２のＡＴＤ＿ＩＮパルスが遅延回路１２０によって受け取られる場合、タイミングチェーンの遅延段１４０は、実質的にリセットされる。なぜなら、各遅延段１４０の遅延出力は、新しいＡＴＤ＿ＩＮパルスに応答して再度ＨＩＧＨになる。上述のように、ｔｄカウントダウンは、新規ＡＴＤ＿ＩＮパルスの立ち下がりエッジに応答して再度開始する。結果的に、パルスジェネレータ１５４は、最後のＡＴＤ＿ＩＮパルスの立ち下がりエッジが遅延回路１２０に供給された後のｔｄまでＰＵＬＳＥ＿ＯＵＴパルスを発生させず、結果的に、その時間までアクセス動作が開始されない。
【００１５】
従って、非制限アドレス遷移入力パターンは、非同期インターフェース回路１００（図１）によって、ＤＲＡＭメモリコアのスケジューリングされたアレイアクセスに適したスケジューリングされたアドレスイベントに変換され得ることが理解される。すなわち、非同期インターフェース回路１００により、一旦所与のアドレスがＤＲＡＭメモリコアにアサートされると、進行中のアクセスが完了するまで、新しいアドレスはアサートされない。
【００１６】
図４は、本発明の実施形態によるパルス回路２００を示す。パルス回路を用いて、入力パルス信号ＩＮがｔｗよりも小さいパルス幅を有する場合でさえ、ｔｗの最小パルス幅を有する出力パルス信号ＯＵＴを発生させ得る。パルス回路２００を用いて、遅延回路１２０（図２）に供給されるＡＴＤ＿ＩＮ信号が遅延段１４０をリセットするために十分な幅であることを保証し、かつ、パルスジェネレータ１５４がＤＲＡＭメモリコアのアクセス動作をうっかり開始するＰＵＬＳＥ＿ＯＵＴ信号を発生することを妨げる。本発明のある実施形態では、パルス回路２００は、ＮＯＲゲート１０４（図１）と遅延回路１０６の入力との間に接続される。このように、ＮＯＲゲート１０４の出力パルスがｔｗよりも小さいパルス幅を有する場合でさえ、パルス回路２００の出力パルスは、遅延回路１０６に、遅延回路１０６をリセットするために十分なパルス幅のＡＴＤ＿ＩＮ信号を供給する。信号の極性は、パルス回路２００の別のインプリメンテーションでは反転され得、本発明の範囲にあることが、当業者には理解される。
【００１７】
パルス回路２００は、２つのクロス接続ＮＯＲゲートから形成されるアクティブＨＩＧＨ  Ｓ−Ｒラッチ２０２を含む。ラッチ２０２は、ＩＮ信号を受け取るように接続される第１の入力と、２入力ＮＯＲゲート２０４の出力に接続される第２の入力を含む。ラッチ２０２の出力は、インバータ２０６に接続され、インバータ２０６から、ＯＵＴ信号が供給される。ラッチ２０２の出力はまた、ｔｗの時間遅延を有する遅延デバイス２０８を通って、ＮＯＲゲート２０４の第１の入力に接続される。ＮＯＲゲート２０４の第２の入力は、ＩＮ信号を受け取るように接続される。結果として、パルス回路２００は、ＩＮ信号のパルス幅がｔｗよりも小さく、かつ、時間ｔｗの間に何回ＩＮ信号が遷移しようとも、パルスＩＮ信号から、少なくともｔｗのパルス幅を有するＯＵＴ信号を発生する。
【００１８】
遅延回路１２０（図２）の時間遅延ｔｄの長さが、ＤＲＡＭメモリコアを有することに関連した様々な動作を収容するために選択され得ることが理解される。例えば、上述のように、当該分野で周知のように、ＤＲＡＭメモリセルは、データを保持するために周期的にリフレッシュされる必要がある。遅延チェーン１２０を通る遅延ｔｄは、メモリアレイのリフレッシュ動作がｔｄの間に実行され得るように選択され得る。すなわち、ｔｄの時間は、リフレッシュ動作中に遭遇するインピーダンスおよびゲート遅延などのファクタを考慮に入れたメモリアレイのリフレッシュアクセス時間に応じて適合され得る。この態様でｔｄを選択することによって、進行中のメモリアレイのリフレッシュ動作が完了し得、これにより、進行中のメモリアレイのリフレッシュ動作は、あらゆるデータの潜在的な損失を避けるが、新しいアドレスのアサートは、動作中になされる。なぜなら、メモリアレイへの実際のセクセスは、時間遅延ｔｄが経過した後まで開始されない。この時までに、メモリリフレッシュ動作が完了している。
【００１９】
ｔｄの選択は、各遅延段１４０の遅延デバイス１８２（図３）の遅延時間ｔｄｄをある程度決定する。ｔｄおよびｔｄｄは、ｔｄがおおよそ遅延段１４０の数とｔｄｄの積になる態様で関連することを理解されたい。従って、所与の時間ｔｄでは、ｔｄｄがより長くなるより少ない遅延段が利用され得る。あるいは、ｔｄｄがより短くなるより多くの遅延段が用いられてもよい。さらに、本明細書中では、各遅延段１４０は、同じ遅延時間ｔｄｄを有するように記載されたが、各遅延段の遅延時間は、１つより多い共通のｔｄｄが本発明の範囲から逸脱することなく用いられるように改変され得る。
【００２０】
パルス回路２００（図４）の遅延デバイス２０８の適切な時間遅延ｔｗを選択することについて、パルス回路２００が発生させたパルスが、パルス回路２００の入力パルスがｔｗよりも小さい場合でさえ、各遅延段１４０がリセットされることを保証するように、ｔｗが選択され得る。
【００２１】
上述されたように、信号の多くの極性は、本発明の範囲から逸脱することなく、信号の多くの極性が反転し得ることを理解されたい。結果的に、反転した信号極性を収容し、本発明の範囲内にある別の回路を用いることによって、本発明の別の実施形態が実装され得る。例えば、遅延段１４０（図３）は、２入力ＮＯＲゲート１８０を含むように示され、説明されたが、遅延段はまた、信号の極性が反転している場合、２入力ＮＡＮＤゲートを用いて実装され得る。他の前述の回路は、当該分野において周知であるように、同じ態様で改変され得る。従って、前述されたように、本発明の実施形態を実装する際に用いられる特定の極性および関連回路は、本発明の範囲から逸脱することなく改変され得る。
【００２２】
図５は、本発明の実施形態によるメモリデバイス５００の一部分を示す。メモリデバイス５００は、従来のＤＲＡＭメモリアレイ５０２を含む非同期擬似スタティックＳＲＡＭである。メモリデバイス５００は、コマンドバス５０８を介してメモリコマンドを受け取るコマンドデコーダ５０６を含み、メモリデバイス５００内の対応する制御信号を発生させて、様々なメモリ動作を実行する。ロウおよびカラムアドレス信号は、アドレスバス５２０を通ってメモリデバイス５００に印加され、本発明の実施形態による非同期フェース回路５１０に供給される。上述されるように、非同期インターフェース回路５１０は、ＰＵＬＳＥ＿ＯＵＴパルスを発生させて、メモリアレイ５０２へのアクセス動作を開始する。図５に示されるように、ＰＵＬＳＥ＿ＯＵＴパルスは、コマンドデコーダ５０６に供給される。しかしながら、ＰＵＬＳＥ＿ＯＵＴ信号は、本発明の範囲から逸脱することなく、メモリデバイス５００の代替または追加の機能ブロックに供給され得る。
【００２３】
ロウおよびカラムアドレスは、それぞれロウアドレスデコーダ５２４およびカラムアドレスデコーダ５２８によってデコードする、非同期インターフェース回路５１０に含まれるアドレス入力バッファ（図示されない）によって供給される。メモリアレイ読み出し／書き込み回路５３０は、アレイ５０２に接続され、入力−出力データバス５４０を介して、データ出力バッファ５３４に読み出しデータを供給するように、アレイ５０２に接続される。書き込みデータは、データ入力バッファ５４４およびメモリアレイ読み出し／書き込み回路５３０を介してメモリアレイ５０２に印加される。コマンドコントローラ５０６は、コマンドバス５０８に印加されるメモリコマンドに応答して、メモリアレイ５０２で様々な動作を実行する。特に、コマンドコントローラ５０６は、内部制御信号を発生させるために用いられ、メモリアレイ５０２からデータを読み出し、かつ、メモリアレイ５０２にデータを書き込む。これらのうちの１つのアクセス動作中に、アドレスバス５２０に提供されたアドレスは、ロウデコーダ５２４によってデコードされ、メモリアレイ５０２の１つのロウにアクセスする。同様に、アドレスバス５２０に提供される入力は、カラムデコーダ５２８によってデコードされ、メモリアレイ５０２の少なくとも１つのカラムにアクセスする。読み出し動作中、アドレス指定されたメモリセル（単数または複数）に格納されるデータは、出力バッファ５３４に転送され、データ出力ラインに供給される。書き込み動作中、アドレス指定されたメモリセルがアクセスされ、データ入力ラインに供給されるデータおよびデータ入力バッファ５４４は、セルに格納される。
【００２４】
図６は、図５のメモリデバイス５００を含むコンピュータ回路６０２を含むコンピュータシステム６００のブロック図である。コンピュータ回路６０２は、特定の計算またはタスクを実行する特定のソフトウェアのような様々なコンピュータ計算機能を実行する。さらに、コンピュータシステム６００は、コンピュータ回路６０２に接続されるキーボードのような１つ以上の入力デバイス６０４を含み、オペレータがコンピュータシステムとインターフェースすることを可能にする。通常、コンピュータシステム６００はまた、点綴的にはディスプレイデバイスである出力デバイスのようなコンピュータ回路６０２に接続される１つ以上の出力デバイス６０６を含む。さらに、通常、１つ以上のデータ格納デバイス６０８が、コンピュータ回路６０２に接続され、データの格納またはデータの取り出しを行う。格納デバイス６０８の例は、ハードディスクおよび不揮発性メモリを含む。コンピュータシステム６００はまた、ワイヤレス通信リンク６１０を含み、ワイヤレス通信リンク６１０を介して、コンピュータ回路は、ワイヤレスメディアを介してデータを送受信し得る。コンピュータ回路６０２は、通常、適切なアドレス、データおよび制御バスを介して、メモリデバイス５００に接続され、メモリにデータを書き込み、かつ、メモリからデータを読み出す。
【００２５】
上述の記載から、本明細書中において、本発明の特定の実施形態が例示のために記載されたが、様々な改変が本発明の範囲および意図から逸脱することなくなされ得る。従って、本発明は、添付の特許請求の範囲によって以外制限されない。
【図面の簡単な説明】
【００２６】
【図１】図１は、本発明の実施形態による非同期インターフェース回路の機能ブロック図である。
【図２】図２は、本発明の実施形態による遅延回路の機能ブロック図である。
【図３】図３は、本発明の実施形態による遅延段の概略図である。
【図４】図４は、本発明の実施形態によるパルス回路の概略図である。
【図５】図５は、本発明の実施形態による非同期インターフェース回路を含むメモリデバイスの一部分の機能ブロック図である。
【図６】図６は、図５のメモリデバイスを含むコンピュータシステムの機能ブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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