(57)【要約】【課題】集積回路とその製造方法およびそのような集積回路を組み込んだメモリ・セルを提供すること。【解決手段】この集積回路は、基板（１）上の誘電体中の第１のキャビティに形成された、第１の電極、第２の電極、および第１の電極と第２の電極の間に設けられた薄い誘電体層とを有するコンデンサ（２３）と、コンデンサに接続するための構造（７）と、を備えている。この接続構造は、第１のキャビティより狭い第２のキャビティ内に、前記コンデンサと同じレベルで形成されている。前記第２のキャビティには、コンデンサの電極の少なくとも一方の拡張部分が完全に充填されている。
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【特許請求の範囲】
【請求項１】
集積回路であって、
基板上の誘電体中の第１のキャビティに形成された、第１の電極、第２の電極、および前記第１の電極と第２の電極の間に設けられた薄い誘電体層とを有するコンデンサと、
前記コンデンサに接続するための接続構造と、を備え、
前記接続構造が、前記第１のキャビティより狭い第２のキャビティ内に、前記コンデンサと同じレベルで形成され、前記第２のキャビティが前記コンデンサの前記電極の少なくとも一方の伸張部分によって完全に充填されている集積回路。
【請求項２】
前記接続構造と接触した、前記接続構造上に設けられたバイアを備えた請求項１に記載の集積回路。
【請求項３】
前記接続構造が、前記基板上に設けられた局部誘電体層上に形成されている請求項１または請求項２に記載の集積回路。
【請求項４】
前記コンデンサおよび前記接続構造が同じ材料で形成されている請求項１乃至請求項３のいずれかに記載の集積回路。
【請求項５】
前記基板に接続するためのバイアをさらに備えた請求項１乃至請求項４のいずれかに記載の集積回路。
【請求項６】
前記接続構造が第２のコンデンサを形成している請求項１乃至請求項５のいずれかに記載の集積回路。
【請求項７】
請求項１乃至請求項６のいずれかに記載の前記集積回路を備えるＤＲＡＭメモリ・セル。
【請求項８】
集積回路の製造方法であって、
第１のコンデンサと該第１のコンデンサへの接続構造とを基板上に同時に形成し、
前記第１のコンデンサおよび前記接続構造は、断面の形状がＵ字形の第１の電極と、少なくとも一部が前記Ｕ字形中に設けられた第２の電極と、前記第１の電極と第２の電極の間に設けられた薄い誘電体層とを備え、
前記接続構造の前記第２の電極は、前記第１の電極によって残された前記Ｕ字形の分岐間のキャビティを充填し、前記接続構造が、前記第１のコンデンサの形状と同じ形状であり、前記第１のコンデンサより幅の狭い形状を有する集積回路の製造方法。
【請求項９】
第１のコンデンサを収納するために分厚い誘電体層中の第１のキャビティのエッチングを行うのと同時に、接続構造を形成するように前記第１のキャビティの幅より狭い第２のキャビティをエッチングし、
第１の電極と薄い誘電体層と第２の電極とをそれぞれに備えた前記第１のコンデンサおよび前記接続構造を同時に形成し、前記接続構造の前記第２の電極が、前記第１の電極および前記薄い誘電体層によって残された前記第２のキャビティの残りの部分を充填し、
誘電体層を貫通し、前記誘電体層上に位置している導電レベルへの電気接続を可能にする第１のバイアを、第２のコンデンサの前記第２の電極中に形成し、同時に、前記集積回路を前記基板まで貫通し、前記基板への電気接続を可能にする第２のバイアを形成する、請求項８に記載の集積回路の製造方法。
【請求項１０】
前記第１のコンデンサおよび前記接続構造が局部誘電体層上に形成される、請求項８または請求項９に記載の集積回路の製造方法。
【請求項１１】
製造中の前記集積回路の表面全体に導電層を蒸着させることによって、前記第１のコンデンサおよび前記接続構造を形成し、
化学−機械研磨またはエッチングによって、前記誘電体層の上部表面から前記導電層を除去し、
前記集積回路の表面全体に、１つまたは複数の薄い誘電体層を蒸着し、
前記集積回路の表面全体に、前記第２の電極の形成のための導電層を蒸着し、１つまたは複数の前記薄い誘電体層で既に覆われているキャビティが形成された前記分厚い誘電体層の上部表面部分から前記導電層を除去する、請求項８乃至請求項１０のいずれかに記載の集積回路の製造方法。
【請求項１２】
前記第２のキャビティの幅は、前記第１の電極および前記薄い誘電体層の蒸着後に残される前記キャビティを、前記第２の電極の形成のための前記導電材が完全に充填する幅である、請求項８乃至請求項１１のいずれかに記載の集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に集積回路に関し、特に、ダイナミック・ランダム・アクセス・タイプのメモリおよびＣＭＯＳ素子が組み込まれたデバイスを製造するためのプロセスと両立するダイナミック・ランダム・アクセス（ＤＲＡＭ）タイプのメモリ・セルに関する。
【背景技術】
【０００２】
従来、ＤＲＡＭメモリは、行および列の形態が取られ、その交点が、一般的にはコンデンサである記憶素子および記憶素子を制御するための一般的にはＭＯＳトランジスタであるスイッチからなるメモリ・セルになっている。
【０００３】
ＤＲＡＭタイプのメモリ・セル（図１）は、電気接地Ｍとビット線ＢＬの間に直列に接続された制御ＭＯＳトランジスタＴおよび記憶コンデンサＣからなっている。制御トランジスタＴのゲートは、ワード線ＷＬに接続されている。トランジスタＴは、コンデンサＣとビット線ＢＬの間の電荷の流れを制御している。コンデンサＣの電荷がメモリ・セルの論理レベル１または０を決定している。記憶場所が読み出されると、コンデンサＣはビット線ＢＬに放電する。記憶コンデンサＣの電荷の値を高速かつ高い信頼性で読み出すためには、読出しフェーズの間、コンデンサの容量をビット線ＢＬによって提供される容量と比較して大きくしなければならない。
【０００４】
数百万個の基本セルからなるメモリ・プレーンを生成するべく、このような方法で形成された極めて多数のＤＲＡＭセルがマトリックスの形態にまとめてグループ化されている。応用例の中には、複雑な集積回路の内部にメモリ・プレーンが含まれている応用例もあり、オンボード・メモリと呼ばれている。
【０００５】
記憶素子は、ＭＯＳトランジスタの拡散領域と接触したベースおよび概ね水平の平坦域（plateau）からなる第１の電極を有するコンデンサに基づいて構築されている。また、記憶コンデンサは、極めて薄い誘電体および複数のコンデンサに共通の連続する導電層からなる第２の電極を有している。連続する導電層は、例えば、上記極めて薄い誘電体層上に位置する多結晶シリコンでできている。この第２の電極は、分厚い誘電体層で覆われている。
【０００６】
コンデンサの第２の電極と、電極形成レベルあるいは導電レベルとも呼ばれる導電トラックを備えたレベルが設けられる前記分厚い誘電体層の上部表面との間に電気的接触を生成する必要がある。
【０００７】
従来、この電気的接触は、例えば誘電体層の製造中に形成される、コンデンサの上方あるいはコンデンサに対してオフセットして伸びている接続構造を提供することによって形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特に、コンデンサの形成により接続構造とコンデンサの電極の間の電気的接触の品質が比較的貧弱である限り、この技法には大きな欠点がある。
【０００９】
また、この接続構造は、通常、基板への接続を保証しているバイアに結合されているため、コンデンサとバイアの間の深さの差が、特にエッチング段階に関連する回路の製造を大いに複雑にしている。「バイア」という用語は、本発明のコンテキストの範囲内においては、集積回路の複数のレベル間の電気接続を形成することができる導電材料が充填された孔を意味しているものと理解されたい。
【００１０】
最後に、製造コストを低減するべく、いかにしてすべての電気的接触を同時に生成するかが問題になっている。
【課題を解決するための手段】
【００１１】
本発明により、メモリ・セルの第２の電極のレベルとその上に位置している導電レベルとの間のコンタクトの生成に特に適した構造が提供される。
【００１２】
本発明により、その上方にバイアを生成することができる仮想コンデンサに類似した接続構造を有する集積回路が提供される。
【００１３】
本発明の一態様によれば、集積回路は、誘電体中の第１のキャビティ内の基板上に形成されたコンデンサを備え、第１の電極と、第２の電極と、第１の電極と第２の電極の間に設けられた薄い誘電体層と、コンデンサに接続するための構造とを備えている。
【００１４】
接続構造は、第１のキャビティより狭い第２のキャビティ内のコンデンサのレベルと同じレベルで形成されている。前記第２のキャビティは、コンデンサの電極の少なくとも一方の拡張部分によって完全に充填されている。
【００１５】
接続構造は、第２のコンデンサすなわち仮想コンデンサを構成している。
【００１６】
第２のコンデンサの第１の電極は、誘電体で取り囲むことができる。この第１の電極は、他のエレメントへの電気接続は意図されていない。第２のコンデンサの第２の電極は、集積回路のコンデンサの少なくとも１つの他の第２の電極に電気的に接続されている。
【００１７】
本発明の一実施形態では、集積回路は、第２の電極と接触した、該第２の電極上に設けられたバイアを備えている。このバイアは、第２の電極上に設けられた分厚い誘電体層を貫通し、少なくとも１つの上部導電レベルと確実に電気的に接触している。
【００１８】
コンデンサおよび接続構造は、同じ材料で形成されることが好ましい。
【００１９】
また、集積回路は、メモリ・セルを構成するべく、コンデンサの第１の電極に接続されたＭＯＳトランジスタを備えることができる。
【００２０】
また、本発明により、上で定義した集積回路を組み込んだＤＲＡＭメモリ・セルが提供される。
【００２１】
最後に、本発明により、集積回路を製造するための方法が提供される。集積回路を製造するための方法の一態様によれば、第１のコンデンサと、第２のコンデンサすなわち仮想コンデンサに類似した接続構造が同時に形成される。第１のコンデンサおよび接続構造は、断面の形状がＵ字形の第１の電極、少なくとも一部が上記Ｕ字形中に設けられた第２の電極、および第１の電極と第２の電極の間に設けられた薄い誘電体層を個々に有している。第２のコンデンサの第２の電極は、前記第１の電極によって残された上記Ｕ字形の内部（分岐間）のキャビティを充填している。第２のコンデンサは、第１のコンデンサの形状と同じ形状を有しているが、その幅は狭くなっている。
【００２２】
より詳細には、第１のコンデンサの収納を意図した、分厚い誘電体層中の第１のキャビティのエッチングと同時に、第２のコンデンサを形成するべく、第１のキャビティの幅より狭い第２のキャビティがエッチングされる。次に、第１の電極、薄い誘電体層および第２の電極を個々に備えた第１および第２のコンデンサが同時に形成される。第２のコンデンサの第２の電極は、第１の電極および薄い誘電体層によって残された第２のキャビティの残りの部分を充填している。次に、第２のコンデンサの第２の電極中に、第２の電極と整列した第１のバイアが形成される。前記バイアは誘電体層を貫通し、前記誘電体層上に位置している導電レベルへの電気接続を可能にしている。第１のバイアの形成と同時に、集積回路を基板まで貫通した、基板への電気接続を可能にする第２のバイアが形成される。
【００２３】
より詳細には、局部誘電体層上に第１および第２のコンデンサを形成することができる。
【００２４】
この第１および第２のコンデンサは、製造中の集積回路の表面全体あるいは局部、つまりキャビティが形成されている誘電体層の上部表面、キャビティの底部および前記キャビティの側壁に、例えばポリシリコン製または金属製の導電層を蒸着させることによって形成することができる。
【００２５】
次に、化学−機械研磨またはエッチングによって、前記誘電体層の上部表面から導電層が除去される。次に、この場合も製造中の集積回路の表面全体あるいは局部、つまりキャビティ内に残留している導電層によって形成された第１の電極上、およびキャビティが形成される誘電体層の上部表面に、１つまたは複数の薄い誘電体層が蒸着される。次に、同じくこの場合も集積回路の表面全体あるいは局部に、第２の電極の形成を意図した導電層がさらに蒸着される。
【００２６】
次に、選択エッチング工程によって、キャビティが形成された分厚い誘電体層の上部表面部分から前記導電層および１つまたは複数の薄い誘電体層が除去される。したがって分厚い誘電体層上に位置する接続部を残すことができる。第２のキャビティの幅は、第２の電極の形成を意図した導電層によって、第１の電極および１つまたは複数の薄い誘電体層の蒸着後に残されるキャビティが完全に充填される幅になっている。
【００２７】
より詳細には、従来のプロセスすなわちダマシン（damascene）・プロセスによって、第２のコンデンサの第２の電極上に位置している、第２の電極への確実な接続を意図したバイアが、基板への接続を意図したより深い１つまたは複数のバイアと共に同時に得ることができる。
【００２８】
第２のコンデンサの、残留キャビティ全体を充填している第２の電極の上部表面と上部導電レベルの間にバイアを形成するステップにより、バイアの充填を妨害し、信頼性の高い接触を確保しないポリシリコン側壁の存在する、前記キャビティの底部まで達するバイアを有することを回避することができる。また、バイアの長さが短いため、より容易に金属を充填することができる。また、第２のコンデンサは、その幅がより狭くなっているため、使用シリコンの面積に関して、その実装面積（footprint）がより小さくなっている。
【００２９】
また、第２のコンデンサと整列したバイアを第２のコンデンサ上に生成することにより、この領域におけるシリコンの厚さが、このシリコン層に対するあらゆる損傷を回避するだけの十分な厚さである限りにおいては、たとえこの領域がエッチング工程中にエッチングされることになっても、バイアを生成するための孔のエッチング中における集積回路の構造に対する障害が回避される。
【００３０】
実際に、仮にバイアをコンデンサ上に形成する場合、コンデンサの第２の電極によって残される残留キャビティの底部に達することが必要であり、そのためにはかなりの深さに及ぶエッチングおよびそれと同じ深さのバイアを形成しなければならず、それを達成することはかなり困難であることは理解されよう。
【００３１】
また、前記第２の電極の側壁の存在により、このようなバイアの充填が妨害され、それにより接触品質が貧弱になり、あるいはコンデンサ間の大きな変動の原因となる抵抗がもたらされることになる。
【００３２】
したがって、このポイントにおける仮想コンデンサの第２の電極からなる接続構造の厚さが極めて分厚いため、使用するエッチングのタイプによって選択性の問題が生じることはない。その結果、エッチング操作によって、接続構造に関連するバイアの底部が間違いなく損傷することになるが、この構造内におけるシリコンの厚さが比較的分厚いため、良好な選択性が維持される。
【００３３】
ダマシン・プロセスによってバイアを形成する場合、仮に上部誘電体層を貫通するエッチングが深すぎ、そのエッチングが第２の電極部分内に及ぶ場合であっても、いかなる場合においても優れた接触品質が維持される。つまり、コンデンサ、例えばＤＲＡＭセルを製造するための工程を有利に使用して、工程を追加することなく第２のコンデンサ電極のレベルと上部導電レベルの間の接触を可能にするためコンデンサが製造され、したがってとりわけ経済的である。
【００３４】
一例として、厚さが約１０００Åの第１の電極、同じく厚さが約１０００Åの第２の電極、およびキャビティの幅が約４０００Åの第２のコンデンサを提供することができる。
【００３５】
本発明については、添付の図面に示す、何ら制限されることのない実施例による一実施形態についての詳細な説明を考察することにより、より明確に理解されよう。
【発明を実施するための最良の形態】
【００３６】
図２は、集積回路での使用を意図した、メモリ・セルのコンデンサに電気接続するための接続構造を示したものである。考察する実施形態の例においては、この構造は仮想コンデンサを構成している。
【００３７】
この図から分かるように、集積回路は、イオン注入によって活性構造が形成されている上部表面１ａを備えた基板１を備えている。活性構造は、図面を簡潔にするために省略されている。
【００３８】
活性構造が形成されると、基板１の上部表面１ａおよび前記活性構造の上部表面に下部誘電体層１３が蒸着され、この下部誘電体層１３の上に中間誘電体層２が生成される。中間誘電体層２には、シリコン酸化膜、シリコン窒化膜、ガラス状ホウ素−リン−ケイ素合金（ＢＰＳＧ）またはガラス状リン−ケイ素合金（ＰＳＧ）、あるいは適切な誘電特性を有する他の任意の材料を使用することができる。
【００３９】
次にエッチング工程が実施され、それにより中間誘電体層２中に孔３があけられる。この孔の底部は、誘電体層の上部表面によって形成されている。
【００４０】
次に、コンデンサの第１の電極４を形成するべく、製造中の集積回路の表面全体にポリシリコン層が蒸着される。このポリシリコン層は、中間誘電体層２の上部表面、孔３の底部３ｂおよび側壁３ａを覆っている。ポリシリコン層は、エッチングまたは化学−機械研磨によって、中間誘電体層２の上部表面から除去される。別法として、多結晶シリコンに代わって、この層を金属製にすることもできる。
【００４１】
次に、製造中の集積回路の上部表面、つまり中間誘電体層２の上部表面および第１の電極４のポリシリコン表面に、極めて薄い１つまたは複数の誘電体層が蒸着される。５のラベルが振られた、一般的には２層のこれらの誘電体層は、その厚さが他の層と比較して薄いため、図２には太線の形で示されている。
【００４２】
次に、第２の電極６を形成するべく、例えばポリシリコン製の導電層が蒸着される。前記ポリシリコン層は、第１の電極４および誘電体層５によって開放された孔３の空間を充填し、かつ、中間誘電体層２の上部表面を覆っている。次に、メモリ・セルのコンデンサに電気的に接続させるべく、第２の電極６が、孔３中に位置する部分６ａおよび中間誘電体層２の上部表面を孔３の両側に横方向に拡張した上部部分６ｂを有するよう、前記ポリシリコン層にエッチングが施され、それにより少なくとも孔３の縁に沿った部分を除くポリシリコン層の少なくとも一部が中間誘電体層２の上部表面から除去される。したがって誘電体層５は、一括して７のラベルが振られた、第１の電極４、１つまたは複数の誘電体層５および第２の電極６からなるコンデンサの誘電体を形成している。
【００４３】
また、第２の電極６を形成している導電層は、複数の接続を形成し、かつ、詳細にはそれらの間に、隣接するメモリ・セルの複数のコンデンサの複数の第２の電極を接続するべく、誘電体層２の上部表面に部分的に残すことができる。
【００４４】
次に、集積回路全体に、例えばシリコン酸化膜製の分厚い誘電体層８が蒸着される。誘電体層８の上部表面８ａにおいて第１の孔９があけられる。第１の孔９は、誘電体層８を貫通し、コンデンサ７の第２の電極６の上部部分６ｂに達している。次に、孔３と整列していることが好ましい導電バイア１０を形成するべく、第１の孔９に導電材、詳細には金属が充填される。つまり、バイア１０は、第２の電極６を誘電体層８の上部表面８ａに接続している。電極６が充填された孔３と整列したバイア１０の特定の位置により、第１の孔９をエッチングする際に、上で指摘したように、たとえ部分６ｂの厚さ中に部分的にエッチングすることになるとしても、特別な予防措置を講じる必要はない。
【００４５】
バイア１０を形成するべく誘電体層が蒸着され、かつ、第１の孔９があけられ、導電材が充填されると、金属層１１が蒸着され、続いてエッチングが施される。この金属層１１は、バイア１０の上部部分と電気接触し、第１の金属接続レベルを形成している。
【００４６】
図３から図７は、例えばＤＲＡＭメモリ・セルを意図した第１のコンデンサ、第１のコンデンサ上に位置する第１のコンデンサの一方の電極の接続を意図した、バイアの形成に適した第２のコンデンサ、およびコンデンサが形成される基板への電気接続を意図した接続バイアを備えた集積回路の一部を製造するための様々な工程を示したものである。
【００４７】
図３では、基板１上に下部誘電体層１３が蒸着されている。エッチングによって第１の孔１４が穿たれ、基板１の上部表面１ａに達するまで誘電体層１３を貫通している。次に、誘電体層１３の上部表面１３ａと、基板１、より詳細には、図には示されていないが、基板１中へのドーピングによって形成された活性領域との間に接続バイア１５を形成するべく、第１の孔１４に金属が充填される。
【００４８】
図４では、図３に続いて、誘電体層１３の上部表面１３ａおよびバイア１５の上部表面に、中間誘電体層２が蒸着されていることが分かる。この中間誘電体層２にエッチング工程が実施され、それにより、例えばサイズが約０．４×０．８μｍの大きい孔１６、および例えばサイズが約０．３×０．３μｍのより小さい孔３が形成される。
【００４９】
図５では、製造中の集積回路部分の表面全体、つまり中間誘電体層２の上部表面、孔３および１６の底部および側壁に、例えばポリシリコン製の導電層１７が蒸着されていることが分かる。前記導電層１７は、コンデンサの第１の電極、詳細には孔３中の第１の電極４および孔１６中の第１の電極１８の形成が意図されている。
【００５０】
次に、異方性エッチングまたは化学−機械研磨によって、中間誘電体層２の上部表面から導電層１７が除去され、孔３および１６の底部および側壁にのみ前記導電層１７が残される。次に、製造中の集積回路部分全体に、コンデンサの誘電体の形成を意図した１つまたは複数の薄い誘電体層が蒸着される。この１つまたは複数の薄い誘電体層は、その厚さが極めて薄いため、図には太線の形で示されている。第１の電極４を覆っている孔３中の太線には５のラベルが振られ、第１の電極１８を覆っている孔１６中の太線には１９のラベルが振られている。次に、製造中の集積回路の表面全体に、例えばポリシリコン製の導電層２０が蒸着される。したがって導電層２０は、誘電体層２の上部表面、孔１６中に残留しているキャビティの底部および側壁を覆い、かつ、孔３中に残留しているキャビティを完全に充填している（図６）。
【００５１】
次に、異方性エッチング工程が実施され、誘電体層２の上部表面の、導電層２０が存在していることが望ましくない部分から導電層２０が除去される。したがって導電層２０は、孔３中の第２の電極６および孔１６中の第２の電極２１を形成しているが、電極６と２１を結合している導電層２０の条片が残されており、したがって電極６と２１は電気的に１つに接続されている。この条片の幅は比較的狭くすることができるため、集積回路内におけるこの条片の占有面積は、ごくわずかである。このようにして、孔１６中に形成された、一括して２３のラベルが振られた正規幅のコンデンサ、および孔３中に形成された、より幅の狭い、コンデンサに類似した接続構造７が生成される。この接続構造７は、本明細書においては「第２のコンデンサ」または仮想コンデンサと称しているが、それは第１の電極４が電気的に分離され、かつ、集積回路の動作中にこの仮想コンデンサが使用されることがないことによるものである。次に、製造中の集積回路部分全体に、極めて分厚い誘電体層８が蒸着される（図７）。
【００５２】
次に、接続構造７を基板１に電気的に接続するべく、集積回路にエッチング工程が実施され、仮想コンデンサ上に位置し、かつ、仮想コンデンサと整列した第１の孔９、および第２の孔２６が形成される。
【００５３】
図７から分かるように、第１の孔９は、誘電体層８を貫通し、上部導電レベルと導電層２０の間に位置している。
【００５４】
第２の孔２５に関しては、集積回路全体を基板１まで貫通しており、したがって導電層８、誘電体層２および１３を通って基板まで拡張している。
【００５５】
したがって、接続構造の上方に、接続構造と整列した第１の孔９を生成する利点が理解されよう。
【００５６】
この利点は、第２の孔２５の深さが実質的に第１の孔９より深いため、接続構造に関しては、第２の孔２４が完成するまで継続されるエッチング段階において、誘電体層の下側に位置している材料、すなわち導電層をエッチングすることができることによるものである。
【００５７】
この領域におけるこの導電層の厚さが比較的分厚いため、この導電層を保護するための特別な予防措置を講じる必要はない。
【００５８】
次の工程で、接続構造に接続するためのバイア１０および基板１に接続するための第２のバイア２６を形成するべく、孔９および２５中に導電材料が蒸着される。
【００５９】
この接続構造７は、集積回路間または集積回路ウェハ間を、値が小さく、かつ、比較的一定の抵抗を備えた高い品質で確実に接触させることができる優れたバイア・サポートを形成している。
【００６０】
バイア１０を使用して、コンデンサ２３などのコンデンサの複数の第２の電極を、例えばＤＲＡＭタイプのセル・マトリックスの行に配列されたコンデンサあるいは列に配列されたコンデンサに接続することができる。バイア１５は、コンデンサ２３の充電あるいは放電を可能にするべく、コンデンサ２３の第１の電極を、基板１中に形成された活性領域、例えばＭＯＳトランジスタのドレインまたはソースに接続するために使用される。
【００６１】
また、上で言及したように、仮に第１の孔９のエッチングが深すぎ、そのエッチングが第２の電極を形成している導電層２０に及ぶ場合であっても、バイア１０の下側に存在している導電層が極めて分厚いため、良好な品質の電気的な接触が維持される。したがって、この工程には極めて豊富な選択肢のエッチング・プロセスを使用することができる。
【００６２】
エッチング工程の選択性を広くするために、様々な誘電体層の間に停止層（stop layer）を使用することができる。図面を簡潔にするために、前記停止層は省略されている。
【００６３】
孔３の幅は、２００Åと６０００Åの間であることが好ましく、また、孔３の断面は、とりわけエッチング・プロセスのために、概ね円形であることが好ましい。第１の電極の厚さは、５００Åと２０００Åの間にすることができ、また、第２の電極の厚さも、同じく５００Åと２０００Åの間にすることができる。
【００６４】
最後に、意図した実施形態例では、接続構造は、コンデンサの第１および第２の電極の拡張部分、つまりコンデンサの上部電極で構築されているが、別法としては、これらの電極のうちのいずれかの拡張部分からこの接続構造を構築することも可能であるため、本発明は、上で説明した実施形態に限定されないことに留意されたい。
【図面の簡単な説明】
【００６５】
【図１】従来技術によるメモリ・セルの略図。
【図２】本発明の一態様による集積回路の一部の断面図。
【図３】図２の変形態様による回路の製造工程を示す図。
【図４】図２の変形態様による回路の製造工程を示す図。
【図５】図２の変形態様による回路の製造工程を示す図。
【図６】図２の変形態様による回路の製造工程を示す図。
【図７】図２の変形態様による回路の製造工程を示す図。
【図１】
2005500693.tif 000003
【図２】
2005500693.tif 000004
【図３】
2005500693.tif 000005
【図４】
2005500693.tif 000006
【図５】
2005500693.tif 000007
【図６】
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【図７】
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【国際公開パンフレット】
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【国際調査報告】
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