(57)【要約】プリセット予備消去電圧の第１セットをフラッシュメモリセルのセクタ（４０２）に印加する、フラッシュメモリセルのセクタを消去する方法。プリセット予備消去電圧の第１セットを印加した後、フラッシュメモリセルのセクタ（４１０）に追加のプリセット予備消去電圧セットを加えるべきかどうかを判断する。追加のプリセット予備消去電圧セットを加えるべきでないときは、そのセクタに対して標準の消去ルーチンを実行する（４１１）。
2005527061.tif 000002
【特許請求の範囲】
【請求項１】
以下のステップを含むフラッシュメモリデバイスのセクタ消去方法。
（ａ）前記セクタ内のすべてのセルをプログラムするステップ（３０２）
（ｂ）前記セクタ内のすべてのセルを予備消去するステップ（３０４）
（ｃ）前記セクタ内のすべてのセルを消去検証するステップ（３０６）
（ｄ）前記すべてのセルが消去されたことが検証できたときに、ソフトプログラムルーチンを実行するステップ（３１０）
（ｅ）前記すべてのセルが消去されたことが検証できないときに、標準消去ルーチンを開始するステップ（３１２）。
【請求項２】
前記ステップ（ｂ）を以下のステップで実行する請求項１記載の方法。
（ｆ）前記セクタをプリセット電圧セットの初期セットで予備消去するステップであって、前記プリセット電圧セットの初期セットは前記フラッシュメモリデバイスの製造時に与えられるマスク層によって予め定められるステップ（４０２）
（ｇ）前記セクタの消去を検証し（４０４）、前記セクタの消去を検証できたときに前記セクタをソフトプログラムし（４０６）、それ以外の場合にはステップ（ｈ）に移行するステップ
（ｈ）ステップ（ｆ）で加えられた消去パルスの数が電圧の初期プリセットセットとして予め定められた消去パルスの数を超えたかどうかを判定し（４０８）、もし消去パルスの数が電圧の初期プリセットセットとして予め定められた消去パルスの数を超えていないならば追加の消去パルスをさらに加え（４０２）、それ以外の場合には予備消去電圧の他のセットを与えるべきかどうかを判定するステップ（４１０）。
【請求項３】
前記ステップ（ｂ）を以下のステップでさらに実行する請求項２記載の方法。
（ｉ）追加の電圧セットを前記セクタに加えるべきと判定されたときに次のプリセット電圧セットで前記セクタを予備消去するステップ（４１２）
（ｊ）前記セクタに次の電圧セットが加えられた後に前記セクタの消去を検証し（４１４）、前記セクタが消去されたことを検証できたときに前記セクタをソフトプログラムし（４１６）、それ以外の場合にはステップ（ｋ）に移行するステップ
（ｋ）ステップ（ｉ）で加えられた消去パルスの数が前記次のプリセット電圧セットとして予め定められた消去パルスの数を超えたかどうかを判定し（４１８）、もし消去パルスの数が次のプリセット電圧セットとして予め定められた消去パルスの数を超えていないならば追加の消去パルスをさらに加え、それ以外の場合には予備消去電圧の他のセットを与えるべきかどうかを判定するステップ。
【請求項４】
次のステップをさらに含む請求項３記載の方法。
（ｌ）予備消去電圧セットの別のセットを加えるべきではないと判定されるまで、ステップ（ｉ）から（ｋ）までを繰り返すステップ
（ｍ）標準消去ルーチンを実行するステップ。
【請求項５】
前記予備消去ステップは、−６ボルトから−８ボルトの間のゲート電圧を持つパルスを用いるステップを含む、請求項１記載の方法。
【請求項６】
前記予備消去ステップは、５ボルトから６ボルトの間のドレイン電圧を持つパルスを用いるステップを含む、請求項１記載の方法。
【請求項７】
前記予備消去ステップは、生産前特徴付けルーチンの際に決定される予備消去電圧を用いるステップを含む、請求項１記載の方法。
【請求項８】
前記予備消去ステップは、複数の予備消去電圧セットのなかから選択された予備消去電圧のセットを用いるステップを含む、請求項１記載の方法。
【請求項９】
前記フラッシュメモリデバイスはデュアルビットフラッシュメモリデバイスである、請求項１記載の方法。
【請求項１０】
前記フラッシュメモリデバイスは仮想接地アーキテクチャ（２１０）を含む、請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にフラッシュメモリシステムおよびフラッシュメモリシステムで用いられるフラッシュメモリセルを消去する方法に関する。特に、本発明はデュアルビット・フラッシュメモリ・システムおよびフラッシュメモリシステムで用いられるデュアルビット・フラッシュメモリセルのアレイのセクタを消去する方法に関する。さらに詳細には、本発明はデュアルビット・フラッシュメモリ・システムおよびデュアルビット・フラッシュメモリ・システム中の全ビットを均一に消去し、さらにその消去ルーチンの速度を高速化する、セクタ消去方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、再書き込み可能で、その内容を電力なしに保持できるタイプの電子記憶媒体である。フラッシュメモリ装置は一般に１０万から３０万書き込みサイクルの寿命（ライフスパン）を持つ。単一バイトを消去可能なダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）およびスタティック・アクセス・メモリ（ＳＲＡＭ）チップとは異なり、通常フラッシュメモリは固定された複数ビットブロックまたはセクタにおいて消去または書き込みされる。原位置で消去可能な電気的消去可能な読み出し専用メモリ（ＥＥＰＲＯＭ）チップ技術から進化して、フラッシュメモリはより安く、より高密度である。このＥＥＰＲＯＭの新しいカテゴリーは、ＥＰＲＯＭの利点とＥＥＰＲＯＭの電気的消去性とを組み合わせた重要な不揮発性メモリとして現れている。
【０００３】
従来型のフラッシュメモリは１ビットの情報が各フラッシュメモリセルに記憶されるセル構造で作られる。そのような単一ビットメモリアーキテクチャでは、一般的に各セルは、ソース、ドレインおよび基板またはＰウェル内のチャネル、そしてそのチャネル上のスタックゲート構造を持つ金属酸化膜半導体（ＭＯＳ）トランジスタ構造を含む。スタックゲートは、Ｐウェルの表面に形成された薄いゲート絶縁膜（しばしばトンネル酸化膜と呼ばれる）をさらに含む。スタックゲートはさらに、このトンネル酸化膜上のポリシリコンフローティングゲートおよびこのフローティングゲート上のポリ層間（interpoly）絶縁膜を含む。このポリ層間絶縁膜はしばしば、２つの酸化物層が窒化物層をサンドイッチする酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁膜である。最後に、ポリシリコンのコントロールゲートがポリ層間絶縁膜の上に載る。
【０００４】
典型的なＮＯＲ型の回路構成では、コントロールゲートはそのような複数セルからなる一行にかかるワード線に接続されて、それらセルのセクタを形成する。さらに、それらセルのドレイン領域は導電性ビット線によって互いに接続される。
セルのチャネルは、スタックゲート構造によってチャネル内に形成された電界に従って、ソースとドレインの間に電流を導通させる。ＮＯＲ型の回路構成では、一列（１コラム）内のトランジスタの各ドレイン端子は同一のビット線に接続される。さらに、各フラッシュセルは異なったワード線に結合されたスタックゲート端子を持つ。一方、アレイ内のすべてのフラッシュセルのソース端子は共通ソース端子に結合される。動作時には、個々のフラッシュセルは、周辺デコーダおよび制御回路を使用して、プログラミング（書き込み）、読み出し、消去のために、対応するビット線およびワード線を介してアドレス指定される。
【０００５】
単一ビット・スタックゲート・フラッシュメモリセルは、例えば、ある電圧をコントロールゲートに印加し、ソースを接地し、ドレインをソースよりも高い所定の電位に接続することによりプログラムされる。結果としてトンネル酸化膜に生じる高電界が「ファウラー・ノルドハイム」トンネリングと呼ばれる現象を引き起こす。このファウラー・ノルドハイム・トンネリングにおいて、コアセルのチャネル領域内の電子がゲート酸化膜をトンネルしてフローティングゲートに入るが、フローティングゲートはポリ層間絶縁膜およびトンネル絶縁膜によって囲まれているために、電子はフローティングゲートに捕獲される。この捕獲電子のために、セルの閾値電圧は上昇する。この捕獲電子によって生じたセルの閾値電圧（そして、それによるチャネルコンダクタンス）の変化によって、セルがプログラムされる。
【０００６】
一般的な単一ビット・スタックゲート・フラッシュメモリセルを消去するためには、ある電圧をソースに印加し、コントロールゲートを負の電位に維持して、ドレインはフローティングとしておく。これらの条件下で、フローティングゲートとソースの間で、トンネル酸化膜を横切るように電界が発生する。フローティングゲートに捕獲されている電子は、フローティングゲートのソース領域にかかる部分に向かって流れ、密集し、トンネル酸化膜を通ってファウラー・ノルドハイムトンネリング現象によってフローティングゲートからソース領域に引き抜かれる。電子がフローティングゲートから除去されるとセルは消去される。
【０００７】
従来の単一ビットフラッシュメモリデバイスでは、１ブロック中のそれぞれのセルまたはセルのセットが正しく消去されたかどうかを決定するために消去検証が行われる。現在の単一ビット消去検証方法はつまりセルの消去の検証を可能にし、最初の消去検証に失格した個々のセルに対して追加消去を実行する。その後、そのセルの消去状態を再度検証し、そのセルが無事消去されるか、そのセルを使用不可と判定するまでこのプロセスを続ける。
【０００８】
最近、単一のメモリセルに２ビットの情報を記憶することができるデュアルビットフラッシュメモリセルが導入されている。そのようなデュアルビットデバイスには、単一ビットスタックゲートアーキテクチャに使用される従来のプログラムおよび消去検証方法は適切ではない。ワード線接続のためにＯＮＯ層の上にポリシリコン層を採用するＯＮＯフラッシュメモリデバイスのように、デュアルビットフラッシュメモリ構造はフローティングゲートを採用しない。従来の単一ビットフラッシュメモリデバイスのために開発された技術は新しいデュアルビットフラッシュメモリセルでは機能しない。
【０００９】
デュアルビットフラッシュメモリセルは、ひとつのビットのソースが近接するビットのドレインとして機能することができる仮想接地アーキテクチャとして知られる技術を用いる。読み出し動作の際、読み出されているセルに一番近い接合は接地端子であり、そのセルの反対側はドレイン端子である。これは逆読み出し（reverse read）と呼ばれる。プログラミングの際にはドレインは切り替えられ、接地電位の代わりに、読み出しおよび検証動作に用いられるＶｄｒａｉｎ電圧を用いて直近の接合に対して消去される（イレースバック）。デュアルビット動作の問題は、アレイのメモリセルのセクタ全体がブロック消去されるので、典型的なフラッシュメモリアレイデバイスは、ダブルまたはデュアルビット消去ルーチンの際に同時に消去される比較的多数のセルによって生成される消去電流を提供できないことである。
【００１０】
従って、フラッシュメモリセルを素早く、メモリアレイデバイスのチャージポンプがその消去電流を供給できるようなやり方で消去する方法が必要とされている。
【発明の開示】
【発明の概要】
【００１１】
本発明に従って、上述のおよび他の目的および利点は、複数のセクタアレイを有するデュアルビットフラッシュメモリデバイスのセクタ全体を、フラッシュメモリデバイスの標準的な電流源から利用可能な電流量を超えることなしに、均一に消去する方法によって達成される。
【００１２】
本発明の第１態様に従って、あるセクタ内のすべてのセルが予備プログラムされ、そのセクタ内のすべてのセルが予備消去電圧の少なくとも１つのセットを加えることによって予備消去される。
【００１３】
本発明の第２態様に従って、予備消去電圧の少なくとも１つのセットを印加した後、セクタ内のすべてのセルは消去検証され、もしすべてのセルが消去されたことが検証されれば、すべてのセルはソフトプログラミングルーチンの対象となる。
【００１４】
本発明の第３態様に従って、もし予備消去期間の後ですべてのセルが消去されたことが検証されなければ、すべてのセルは標準消去ルーチンの対象となる。
【００１５】
本発明の第４態様に従って、予備消去電圧の少なくとも１つのセットは予め定められた（プリセット）予備消去電圧の１セットであって、フラッシュメモリデバイス製造時に与えられる金属オプションマスク層によって、または出荷前試験の際にプログラムされるＣＡＭ（Content Addressable Memories、連想メモリ）によって予め設定される。
【００１６】
本発明の第５態様に従って、プリセット予備消去電圧の最初のセットを加えた後、消去パルスの数が予め定められた予備消去電圧の最初のセットとして予め定められた消去パルスの数を超えたか、または超えていないかを判断する。もし超えていなければ、予備消去電圧の最初のセットとしての追加のパルスをそのセクタに加える。印加されたパルスの数が予め定められた予備消去電圧の最初のセットとして予め定められた消去パルスの数に等しいならば、予め定めた予備消去電圧の追加のセットを加えるべきかどうかを判断する。もしそうするべきでないなら、ルーチンは標準消去ルーチンに移行する。もし予め定めた予備消去電圧の追加のセットを加えるべきなら、予め定められた予備消去電圧の次のセットをそのセクタに加える。
【００１７】
本発明の第６態様に従って、予備消去電圧の予め定めた複数セットの印加が完了し、セクタ消去が検証できないときは、そのセクタは標準消去ルーチンの対象となる。
【００１８】
従って、上述の発明は、消去速度を低下させることなく、そして標準のチャージポンプから利用可能な電流を超えることなく、フラッシュメモリデバイスのセクタ全体を均一に消去する方法を提供する。
【００１９】
本発明は、添付の図面とともに、以下の詳細な説明を参酌することによって、よりよく理解される。本明細書において、本発明を実施するための最良の形態を示すための単なる例として本発明の実施形態が示され、説明されることは、以下の説明から当業者が容易に理解することである。本発明は他の実施形態においても実施可能であり、またいくつかの細部は本発明の詳細を逸脱することなしに、様々な明白な態様において変更を加えることが可能である。従って、図面および詳細な説明は本質的に例示として扱われるべきであり、本発明を限定するものとして扱われるべきではない。
【００２０】
本発明の特徴となる新規な構成は、添付の特許請求の範囲に記載される。しかしながら、実施に際しての好ましい態様、およびこの発明の目的および利点は、本発明それ自体と同様に、添付の図面を参照して以下の実施形態の詳細な説明を参照することによって最もよく理解されるであろう。
本発明の発明者らによって予想される、本発明を実施するための１以上の最良の形態を説明する、本発明の特定の実施形態について、以下詳細に説明する。
【発明を実施するための最良の形態】
【００２１】
図１は、本発明の様々な態様の一以上を実行可能な、例示としてのデュアルビットメモリセル１０を示す。メモリセル１０は、既知のＯＮＯ層３０を形成する、最上部の二酸化シリコン層１４と最下部の二酸化シリコン層１８の間にサンドイッチされた窒化シリコン層１６を含む。ポリシリコン層１２はＯＮＯ層３０の上に配置され、メモリセル１０へのワード線接続を提供する。第１ビット線３２は第１領域４の下のＯＮＯ層３０の下部に配置され、第２ビット線３４は第２領域６の下のＯＮＯ層３０の下部に配置される。ビット線３２および３４は、導電材料２４から形成される。ホウ素のコアインプラント２０はビット線３２および３４それぞれの両端部において、ビット線が最下部の二酸化シリコン層１８とぶつかる箇所またはトランジスタ全体に沿って施される。ホウ素のコアインプラントはＰ型の基板９よりも高濃度にドーピングされ、メモリセル１０の閾値（ＶＴ）の制御を補助する。セル１０は、Ｎ＋ヒ素インプラントから形成されたビット線３２および３４の導電部２４を用いて、Ｐ型基板９の上に配置され、それによってチャネル８がＰ型基板９を横切るように形成される。メモリセル１０は、Ｐ型基板領域９の上に配置されたＮ＋ヒ素インプラント部２４から形成された交換可能なソースおよびドレイン要素と、ポリシリコンワード線の１２の一部分として形成されるゲートとを有する、単一トランジスタである。
【００２２】
窒化シリコン層１６は電荷捕獲層を形成する。セルのプログラムは、ドレイン端子として機能するビット線と、ゲートとに適切な電圧を加え、ソース端子として機能するソースビット線を接地する。これらの電圧はチャネルに沿って電界を生成し、電子を加速させて、基板層９から窒化物層１６にジャンプさせる。これはホットエレクトロン注入として知られている。電子はそのほとんどのエネルギーをドレインで得るので、それらの電子はドレインの近くの窒化物層１６に捕獲され、蓄積される。セル１０は一般的に均一で、ドレインおよびソースは交換可能である。窒化シリコン層１６は非導電性のため、第１電荷２６を中央領域５の第１端部近くの窒化物１６に注入することができ、第２電荷２８を中央領域５の第２端部近くの窒化シリコン層１６に注入することができる。従って、もしこの電荷が移動しなければ、１セルに１ビットではなく、１セルに利用可能な２つのビットが存在しうることになる。
【００２３】
上述のとおり、第１電荷２６は中央領域５の第１端部におけるシリコン窒化物層１６に蓄積することができ、第２電荷２８は中央領域５の他の端部に蓄積することができるので、メモリセル１０あたり２ビットを保持することができる。このデュアルビットメモリセル１０は対称的であるので、ドレインとソースとを交換することができる。従って、左ビットＣ０をプログラムするときに、第１ビット線３２をドレイン端子として機能させることができ、第２ビット線３４をソース端子として機能させることができる。同様に、右ビットＣ１をプログラムするときには、第２ビット線３４をドレイン端子として第１ビット線３２をソース端子として機能させることができる。
【００２４】
図２Ａは、セルセクタ２００の一部を示す。このセクタは、図１に示して説明したセル１０のような、ダブルビット・フラッシュメモリセルのアレイである。このセルセクタ２００の一部は、セクタ２００で実行される様々な操作（例えば、プログラミング、読み出し、検証、消去などの操作）の際に、入出力（Ｉ／Ｏ）をデコードするビット線コントローラ２０２およびワード線コントローラ２０４を含む。このビット線コントローラ２０２およびワード線コントローラ２０４は、システムコントローラ（図示せず）またはそれに類似のものからアドレスバス情報を受信する。セル１０のようなデュアルビット・フラッシュメモリセルが、ｍ行ｎ列に形成される。ワード線ＷＬ０、ＷＬ１，ＷＬ２およびＷＬｍなどの通常のワード線がある行の中の各セルのゲートに取り付けられる。ビット線ＢＬ０、ＢＬ１およびＢＬｎなどの通常のビット線がある列の中のあるセルの各ビットに取り付けられる。
【００２５】
図２Ａおよび表１は、第１ビットＣ０および第２ビットＣ１を有するデュアルビットメモリセル１０の読み出し、プログラムおよび片側消去を実行するための電圧パラメータの一特定セットを示す。
【表１】
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【００２６】
図２Ｂは、以下に説明する理由のために、論理部分２１２−２１８に分割されたメモリ装置のセクタ２１０を示す。部分２１２−２１８の境界はライン２２０，２２２，２２４，２２６および２２８によって示され、それらは隣接するセルによって共有されるビット線をも表す。このメモリ装置は、もしセクタ全体が消去されると、装置に流れる消去電流の合計が標準的な消去電圧において一般的なデバイスのチャージポンプから装置が利用可能な電流量を超えてしまうので、部分２１２−２１８に分割される。図２Ｂはこの大電流を避けるための一方法を示し、この方法ではメモリ装置のセクタが論理部分２１２−２１８に分割され、それによってセクタは一度に一つの部分の消去が可能である。一度にセクタの一部分を消去することによって、消去ルーチンの間のメモリ装置内の電流を減らすことができるものの、別の問題が存在する。その問題とは、あるビットは片側消去され、他のビットは両側消去されることである。セル列２３０はセル列２３２とライン２２２で表されるビット線を共有し、セル列２３４はセル列２３６とライン２２４で表されるビット線を共有する。従って、部分２１２が消去されるたびに、ゲート消去電圧がビット列２３８中のセルのゲートに（ワード線はセクタ内のすべてのセルに共通）印加され、ドレイン消去電圧がライン２２２で表されるビット線を含む部分２１２内のすべてのビット線に印加されるために、ビット列２３８も消去される。消去対象のビットは列２３０内のセルを含む、部分２１２内のセルにあるにも関わらず、ビット２３８も消去される。同様に、部分２１４が消去されるときに、ビット列２４０も消去される。従って、セル列２３２および２４０中のビットが片側消去されるときに、残りの列中のビットは両側消去される。当該技術分野において知られているように、片側消去されたビットと両側消去されたビットの間の特性の非均一性がメモリ装置の動作に問題を引き起こす。
【００２７】
図３は、図２Ｂに示す論理部分にメモリアレイのセクタを分割することなく、さらにメモリセクタチャージポンプから利用可能な最大電流量を超えることなく、メモリアレイのセクタ全体を消去する方法の流れ図である。予備消去ルーチンを用いるこの方法においては、階段状の予備消去電圧の一以上のセットをメモリアレイのセクタ全体に加えることにより、この予備消去電圧の一以上のセットのそれぞれにおける全体電流量がメモリセクタチャージポンプから利用可能な最大電流量よりも小さくなる。この階段状予備消去電圧のセットが段階的にセルの閾値（ＶＴ）をさげるように働き、バンド対バンド電流を減少させるのに寄与し、それによってチャージポンプから供給されることが必要な電流量を減少させることが理解できるであろう。チャージポンプはより低い出力電圧では、より多くの電流を供給できることが知られている。
【００２８】
表２は予備消去ルーチンの際に、セルに印加することができる階段状消去電圧の一部を示す。特定のメモリ装置に印加されるべき、予備消去電圧の異なったセット数およびその予備消去電圧のセットを加える順番はメモリ装置の製造時に用いられるマスクによって、またはプログラムされたＣＡＭによって予め定められる。予備消去電圧の異なったセット数およびその予備消去電圧のセットを加える順番は、予備消去電圧のセット毎の消去パルスの数とともに、コンピュータモデリング、実験的な試験または生産前サンプルの試験によって、生産前特徴付けルーチンの際に決定される。例えば、特定のデバイスに対しては、予備消去パルスを１セットだけ印加すれば十分であるかもしれない。他の例では、予備消去パルスのセット１（以下の表２から）に続いてセット２またはセット３がデバイスに加えられ、または３つのセットすべてが加えられる。別の例では、セット３のみが加えられる。さらに、予備消去パルスの数はマスクにおけるプリセットに応じて変化する。例えば、予備消去パルスの数は、表２の各セットについて、１であっても、または２以上であってもよい。
【表２】
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【００２９】
再び図３を参照して、ステップ３００から消去ルーチンが始まる。消去対象のセクタ中のすべてのセルはステップ３０２でプログラムされる。ステップ３０４で、本発明に従った予備消去ルーチンが始まり、特別のステップについては図４との関連において以下説明する。ステップ３０６に示すように、ステップ３０４において予備消去ルーチンの際に、予備消去電圧の各セットを印加した後、消去／検証ステップを実行し、もしそのセクタが合格すれば（すべてのセルが消去されている）、ステップ３０８の標準消去ルーチンを飛ばして、ルーチンはステップ３１０のソフトプログラムに直接移行する。消去／検証ステップ３０６のなにかに失格したときは（そして予備消去電圧の予備消去セットがそれ以上予定されていないならば）、バンド対バンド電流がすでに減少しているので、ルーチンは次にステップ３０８の標準消去ルーチンに移行する。ステップ３１０のソフトプログラムルーチンが完了した後、ステップ３１２で示すように消去ルーチンは完了したものと考える。
【００３０】
図４は、本発明の予備消去ルーチンの応用例の流れ図を示す。この予備消去ルーチンはステップ４００から始まる。ステップ４０２において、ある予備消去電圧のセットがセルのセクタに加えられる。上述のとおり、表３のいずれかの予備消去電圧のセットがフラッシュメモリデバイスの製造時にマスクによって、またはＣＡＭのプログラミングによって予め設定される。予備消去電圧のセットの数およびその印加順序、予備消去パルスの各セットの電圧値およびパルス数は事前特性づけ手順の際に決定され、生産前サンプルの試験により、または他のフラッシュメモリデバイスから得られたパラメータを用いたコンピュータモデリングによって実験的に実行することができ、バンド対バンド電流の減少量に依存する。印加される予備消去電圧は、セット１消去パルス、セット２消去パルス、セット３消去パルスとして説明した電圧にすることができる。ステップ４０２において予備消去電圧の初期セットを加えた後、ステップ４０４で検証消去ルーチンを実行する。もしセクタが消去されたことが検証されたならば、つまりそのセクタが合格したならば、ルーチンは以後のすべての予備消去電圧の印加および標準消去ルーチンを飛ばして、ステップ４０６のソフトプログラムルーチンに直接移行する。ステップ４０４でセクタが検証消去に合格しなければ、ステップ４０８でそのセクタに加えられた消去パルスの数がメモリ装置の製造時に予め設定された消去パルスのプリセット数を超えたかどうかを判定する。消去パルスの数がプリセット消去パルス数を超えていなければ、ルーチンはステップ４０２に戻り、初期電圧の追加予備消去パルスがそのセクタに対して加えられる。もし消去パルスの数がプリセット消去パルス数を超えていれば、ステップ４１０において、追加の予備消去パルスのセットをそのセクタに加えるべきかどうかを決定する。上述のとおり、予め定められた次の予備消去パルスのセットは表２に示されており、そしてもし予備消去パルスの最初のセットが表２に示したセット１消去パルスであるならば、次の予備消去パルスのセットは、セット２、セット３または表２の他のすべてのパルスのセットとすることができる。もし予備消去パルスの最初のセットがセット２として表に示したセットにプリセットされているならば、次のセットはセット３消去パルスまたは表３の他のすべての消去パルスから選択することができる。ステップ４１０において追加の予備消去電圧セットを加えるべきではないと判断した場合には、ルーチンはステップ４１１において標準消去ルーチンへと移行する。ステップ４１０において追加の消去パルスを加えるべきと判断した場合には、ステップ４１２において次の電圧セットが加えられる。検証消去ルーチンをステップ４１４で実行する。もしこのセクタが検証消去ルーチン４１４に合格すれば、以降の消去ルーチンをすべて飛ばして、このセクタをステップ４１６に示すソフトプログラミングの対象とする。もしセクタがステップ４１４で消去検証ルーチンに失格すると、ステップ４１８で次の電圧セットの消去パルスのプリセット数を超えたかどうかを判定する。もしステップ４１８で消去パルスのプリセット数を超えていなければ、ルーチンはステップ４１２へ戻る。もしステップ４１８で消去パルスのプリセット数を超えていれば、ルーチンはステップ４２０へ移行し、そのセクタに追加の予備消去電圧のセットを加えるべきかどうかを判断する。そのセクタに追加の予備消去電圧のセットを加えるべきであれば、ルーチンはステップ４１２へ戻る。ステップ４２０で追加の予備消去電圧のセットを加えるべきでないと判断したならば、ルーチンはステップ４１１に移行し、標準消去ルーチンがそのセクタに実行される。
【００３１】
要約すると、上述の発明は、消去速度を低下させることなく、そして標準のチャージポンプから利用可能な電流を超えることなく、フラッシュメモリデバイスのセクタ全体を均一に消去する方法を提供する。
【００３２】
上述の本発明の実施形態の記載は、説明のためのものである。この記載は網羅的ではなく、本発明を開示されているとおりの形態に制限することを意図するものではない。上述の記載に照らして、明らかな修正例または変形例を考えることが可能である。本実施形態は、これによって当業者が様々な実施形態および考え得る特定の使用に適する様々な変形例において本発明を利用できるように、本発明の原理およびその現実的な応用の最適な例を提供するように選択され、説明されている。これらを適正に、法律的に、公正に権利が与えられた範囲に従って解釈した際、このようなすべての変形例および修正例は、添付の特許請求の範囲によって定められる本発明の範囲内にある。
【図面の簡単な説明】
【００３３】
【図１】本発明の様々な態様を実装可能な例示的なデュアルビットメモリセルの横断面図。
【図２Ａ】あるアレイの一部の相互接続を示す図。
【図２Ｂ】フラッシュメモリセルのセクタの一部を消去する方法に関連する問題を示す図。
【図３】本発明の様々な態様を実行するように構成されたシステムのブロック図。
【図４】本発明に従った階段状予備消去電圧を利用する方法を示す流れ図。
【図１】
2005527061.tif 000005
【図２Ａ】
2005527061.tif 000006
【図２Ｂ】
2005527061.tif 000007
【図３】
2005527061.tif 000008
【図４】
2005527061.tif 000009
【手続補正書】
【提出日】平成16年5月21日(2004.5.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）前記セクタ内のすべてのセルをプログラムするステップ（３０２）
（ｂ）前記セクタ内のすべてのセルを予備消去するステップ（３０４）
（ｃ）前記セクタ内のすべてのセルを消去検証するステップ（３０６）
（ｄ）前記すべてのセルが消去されたことが検証できたときに、ソフトプログラムルーチンを実行するステップ（３１０）
（ｅ）前記すべてのセルが消去されたことが検証できないときに、標準消去ルーチンを開始するステップ（３１２）を含み、
前記ステップ（ｂ）は、
（ｆ）前記セクタをプリセット電圧セットの初期セットで予備消去するステップ（４０２）
（ｇ）前記セクタの消去を検証し（４０４）、前記セクタの消去を検証できたときに前記セクタをソフトプログラムし（４０６）、それ以外の場合にはステップ（ｈ）に移行するステップ
（ｈ）ステップ（ｆ）で加えられた消去パルスの数が初期プリセット電圧セットとして予め定められた消去パルスの数を超えたかどうかを判定し（４０８）、もし消去パルスの数が初期プリセット電圧セットとして予め定められた消去パルスの数を超えていないならば追加の消去パルスをさらに加え（４０２）、それ以外の場合には予備消去電圧の他のセットを与えるべきかどうかを判定するステップ（４１０）
によって実行される、フラッシュメモリデバイスのセクタ消去方法。
【請求項２】
前記初期プリセット電圧セットは前記フラッシュメモリデバイスの製造時に与えられるマスク層によって予め定められる、請求項１記載の方法。
【請求項３】
前記ステップ（ｂ）を以下のステップでさらに実行する請求項２記載の方法。
（ｉ）追加の電圧セットを前記セクタに加えるべきと判定されたときに次のプリセット電圧セットで前記セクタを予備消去するステップ（４１２）
（ｊ）前記セクタに次の電圧セットが加えられた後に前記セクタの消去を検証し（４１４）、前記セクタが消去されたことを検証できたときに前記セクタをソフトプログラムし（４１６）、それ以外の場合にはステップ（ｋ）に移行するステップ
（ｋ）ステップ（ｉ）で加えられた消去パルスの数が前記次のプリセット電圧セットとして予め定められた消去パルスの数を超えたかどうかを判定し（４１８）、もし消去パルスの数が次のプリセット電圧セットとして予め定められた消去パルスの数を超えていないならば追加の消去パルスをさらに加え、それ以外の場合には予備消去電圧の他のセットを与えるべきかどうかを判定するステップ。
【請求項４】
次のステップをさらに含む請求項３記載の方法。
（ｌ）予備消去電圧セットの別のセットを加えるべきではないと判定されるまで、ステップ（ｉ）から（ｋ）までを繰り返すステップ
（ｍ）標準消去ルーチンを実行するステップ。
【請求項５】
前記予備消去ステップは、−６ボルトから−８ボルトの間のゲート電圧を持つパルスを用いるステップを含む、請求項１記載の方法。
【請求項６】
前記予備消去ステップは、５ボルトから６ボルトの間のドレイン電圧を持つパルスを用いるステップを含む、請求項１記載の方法。
【請求項７】
前記予備消去ステップは、生産前特徴付けルーチンの際に決定される予備消去電圧を用いるステップを含む、請求項１記載の方法。
【請求項８】
前記予備消去ステップは、複数の予備消去電圧セットのなかから選択された予備消去電圧のセットを用いるステップを含む、請求項１記載の方法。
【請求項９】
前記フラッシュメモリデバイスはデュアルビットフラッシュメモリデバイスである、請求項１記載の方法。
【請求項１０】
前記フラッシュメモリデバイスは仮想接地アーキテクチャ（２１０）を含む、請求項１記載の方法。
【国際調査報告】
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