(57)【要約】【課題】レーザチップ段階での導通試験等の押圧荷重によるレーザチップの破壊や短寿命化を抑制する。【解決手段】半導体レーザ素子の製造方法は、互いに電気的に分離された複数の電極が表面に配置されたサブマウント基板上にレーザチップを固定するチップ固定工程と、上記レーザチップの両極を互いに電気的に独立に上記サブマウント基板上の各電極と接続する接続工程と、上記接続工程後に上記各電極に通電ピンを接触させ、それら通電ピンによって上記サブマウント基板を放熱板に押圧する押圧工程と、上記通電ピンと上記各電極を介して上記レーザチップに通電する通電工程と、を経る。【選択図】      図４
2018073924.tif 000002
【特許請求の範囲】
【請求項１】
互いに電気的に分離された複数の電極が表面に配置されたサブマウント基板上にレーザチップを固定するチップ固定工程と、
前記レーザチップの両極を互いに電気的に独立に前記サブマウント基板上の各電極と接続する接続工程と、
前記接続工程後に前記各電極に通電ピンを接触させ、該通電ピンによって前記サブマウント基板を放熱板に押圧する押圧工程と、
前記通電ピンと前記各電極を介して前記レーザチップに通電する通電工程と、
を経ることを特徴とする半導体レーザ素子の製造方法。
【請求項２】
前記サブマウント基板と前記レーザチップとを有して前記通電工程を経たチップオンサブマウント素子を、該レーザチップが発光に伴って発する熱を吸収する１つのヒートシンクに対して複数固定する素子固定工程を更に経ることを特徴とする請求項１記載の半導体レーザ素子の製造方法。
【請求項３】
前記サブマウント基板と前記レーザチップとを有したチップオンサブマウント素子の単体について前記レーザチップの特性を検査する検査工程を更に経ることを特徴とする請求項１または２記載の半導体レーザ素子の製造方法。
【請求項４】
前記通電工程が、前記レーザチップに対するバーンインのために通電する工程であることを特徴とする請求項１から３のいずれか１項に記載の半導体レーザ素子の製造方法。
【請求項５】
前記通電工程が、前記レーザチップに対する特性検査のための通電よりも長時間に亘って通電する工程であることを特徴とする請求項１から４のいずれか１項に記載の半導体レーザ素子の製造方法。
【請求項６】
互いに電気的に分離された複数の電極が表面に配置されたサブマウント基板と、
前記サブマウント基板上に固定され、両極が互いに電気的に独立に該サブマウント基板上の各電極と接続されたレーザチップと、
を備えたことを特徴とするチップオンサブマウント素子。
【請求項７】
前記複数の電極が、前記レーザチップに対するバーンインに用いられる電極であることを特徴とする請求項６記載のチップオンサブマウント素子。
【請求項８】
前記複数の電極が、前記レーザチップに対する特性検査のための通電よりも長時間に亘った通電に用いられる電極であることを特徴とする請求項６または７記載のチップオンサブマウント素子。
【請求項９】
前記複数の電極が、前記サブマウント基板の長手方向に並んで配置されたものであることを特徴とする請求項６から８のいずれか１項に記載のチップオンサブマウント素子。
【請求項１０】
前記複数の電極が、前記レーザチップの共振器の長さ方向に並んで配置されたものであることを特徴とする請求項６から９のいずれか１項に記載のチップオンサブマウント素子。
【請求項１１】
前記レーザチップが、前記サブマウント基板の中心から偏った位置に固定されたものであり、
前記複数の電極が、前記レーザチップを挟んだ前記サブマウント基板の両側のうち、広い方の側に配置されたものであることを特徴とする請求項６から１０のいずれか１項に記載のチップオンサブマウント素子。
【請求項１２】
互いに電気的に分離された複数の電極が表面に配置されたサブマウント基板と、
前記サブマウント基板上に固定され、両極が互いに電気的に独立に該サブマウント基板上の各電極と接続されたレーザチップと、
前記サブマウント基板が固定され、レーザチップが発光に伴って発する熱を吸収するヒートシンクと、
前記ヒートシンクによって吸収された熱を放熱する放熱体と、
を備えたことを特徴とする半導体レーザ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ素子の製造方法、チップオンサブマウント素子、および半導体レーザ装置に関する。
【背景技術】
【０００２】
従来、サブマウント基板上に半導体チップ（レーザチップ）が載置されたサブマウント素子（チップオンサブマウント素子）が、例えばステムに搭載されたキャンタイプの半導体レーザ装置が知られている。一方、さらなる高出力化のために、半導体チップが載置されたチップオンサブマウント素子が同一パッケージに複数搭載された半導体レーザ装置も検討されている（例えば特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１９１７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、半導体レーザチップの導通試験等は、通常、パッケージに組み上げられた後に実行されており、その時点でチップの不具合が確認されると、材料等が無駄になる。特に、複数のチップオンサブマウント素子が同一パッケージに組み込まれた場合、１つの素子でも初期不良を生じていると、導通試験でパッケージ全体が不良品となって材料等の無駄が大きい。
一方、レーザチップ段階で（即ちレーザチップが個々独立の状態で）導通試験等を行って不良を確認する方式が考えられるが、不良確認のためにレーザチップにピン押圧が行われると、押圧時の荷重によりレーザチップが破壊されたり、または、ダメージが加わり短寿命になったり、といった問題があった。
そこで、本発明は、レーザチップ段階での導通試験等の押圧荷重によるレーザチップの破壊や短寿命化を抑制することを課題とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明に係る半導体レーザ素子の製造方法の一態様は、互いに電気的に分離された複数の電極が表面に配置されたサブマウント基板上にレーザチップを固定するチップ固定工程と、上記レーザチップの両極を互いに電気的に独立に上記サブマウント基板上の各電極と接続する接続工程と、上記接続工程後に上記各電極に通電ピンを接触させ、それら通電ピンによって上記サブマウント基板を放熱板に押圧する押圧工程と、上記通電ピンと上記各電極を介して上記レーザチップに通電する通電工程と、を経る。
このような半導体レーザ素子の製造方法によれば、レーザチップが個々独立の状態での導通試験等が可能であるため材料の無駄が抑制されるとともに、導通試験等に際し通電ピンがサブマウント基板上の電極に押圧されるので、レーザチップの破壊や短寿命化が抑制される。
【０００６】
上記半導体レーザ素子の製造方法において、上記サブマウント基板と上記レーザチップとを有して上記通電工程を経たチップオンサブマウント素子を、そのレーザチップが発光に伴って発する熱を吸収する１つのヒートシンクに対して複数固定する素子固定工程を更に経てもよい。
このような素子固定工程を経ることで、導通試験等が済んだチップオンサブマウント素子を複数備えた高出力の半導体レーザ装置などを製造することができる。ヒートシンクに固定されるチップオンサブマウント素子は通電工程を経て動作が確認済みであるので、材料の無駄も少ない。
【０００７】
また、上記半導体レーザ素子の製造方法において、上記サブマウント基板と上記レーザチップとを有したチップオンサブマウント素子の単体について上記レーザチップの特性を検査する検査工程を更に経ることが好ましい。高い精度での不良品確認や、製品として保証される特性の確認などが検査工程で可能となる。
また、上記半導体レーザ素子の製造方法において、上記通電工程は、上記レーザチップに対するバーンインのために通電する工程であってもよい。バーンインによって初期不良品は確実に排除されて良品のみが選別される。
より具体的には、上記通電工程は、上記レーザチップに対する特性検査のための通電よりも長時間に亘って通電する工程であってもよい。このような通電はレーザチップに負荷を掛けるので、不良品は特性が劣化して排除され、良品は特性が安定化する。
【０００８】
また、上記課題を解決するために、本発明に係るチップオンサブマウント素子の一態様は、互いに電気的に分離された複数の電極が表面に配置されたサブマウント基板と、上記サブマウント基板上に固定され、両極が互いに電気的に独立にそのサブマウント基板上の各電極と接続されたレーザチップと、を備える。
このようなチップオンサブマウント素子によれば、サブマウント基板に配置された電極を介した導通試験等が個々のレーザチップに対して可能となるため材料の無駄が抑制されるとともに、導通試験等に際した通電ピンの押圧はサブマウント基板上の電極で行うことができるので、レーザチップの破壊や短寿命化が抑制される。
【０００９】
上記チップオンサブマウント素子において、上記複数の電極は、上記レーザチップに対するバーンインに用いられる電極であってもよい。バーンインによって初期不良品は確実に排除されて良品のみが選別される。
より具体的には、上記複数の電極は、上記レーザチップに対する特性検査のための通電よりも長時間に亘った通電に用いられる電極であってもよい。
また、上記複数の電極は、上記サブマウント基板の長手方向に並んで配置されたものであってもよい。このような電極配置は、サブマウント基板上の面積を有効に活用した電極配置であるので装置の小型化に寄与する。
また、上記複数の電極は、上記レーザチップの共振器の長さ方向に並んで配置されたものであってもよい。このような電極配置は、レーザチップの幅方向におけるチップオンサブマウント素子のサイズを抑制する配置であるので装置の小型化に寄与する。
【００１０】
また、上記チップオンサブマウント素子において、上記レーザチップが、上記サブマウント基板の中心から偏った位置に固定されたものであり、上記複数の電極が、上記レーザチップを挟んだ上記サブマウント基板の両側のうち、広い方の側に配置されたものであってもよい。このようなレーザチップと電極との配置も、レーザチップの幅方向におけるチップオンサブマウント素子のサイズを抑制する配置であるので装置の小型化に寄与する。
【００１１】
さらに、上記課題を解決するために、本発明に係る半導体レーザ装置の一態様は、互いに電気的に分離された複数の電極が表面に配置されたサブマウント基板と、上記サブマウント基板上に固定され、両極が互いに電気的に独立にそのサブマウント基板上の各電極と接続されたレーザチップと、上記サブマウント基板が固定され、レーザチップが発光に伴って発する熱を吸収するヒートシンクと、上記ヒートシンクによって吸収された熱を放熱する放熱体と、を備える。
このような半導体レーザ装置によれば、サブマウント基板に配置された電極を介した導通試験等が個々のレーザチップに対して可能となるため材料の無駄が抑制されるとともに、導通試験等に際した通電ピンの押圧はサブマウント基板上の電極で行うことができるので、レーザチップの破壊や短寿命化が抑制される。
【発明の効果】
【００１２】
本発明によれば、レーザチップ段階での導通試験等の押圧荷重によるレーザチップの破壊や短寿命化が抑制される。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体レーザ装置の一実施形態を示す図である。
【図２】モジュールを示す図である。
【図３】チップオンサブマウント素子の構造を示す図である。
【図４】本発明の半導体レーザ素子の製造方法の一実施形態における前段部分を示す図である。
【図５】本発明の半導体レーザ素子の製造方法の一実施形態における後段部分を示す図である。
【図６】第１の変形例で用いられるチップオンサブマウント素子を示す図である。
【図７】第２の変形例で用いられるチップオンサブマウント素子を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、本発明の半導体レーザ装置の一実施形態を示す図である。
本実施形態の半導体レーザ装置１は、金属ケース２内に例えば４個のモジュール３が組み込まれたマルチダイパッケージとなっている。金属ケース２の上面は、図示が省略されたガラス窓によって覆われているものとする。
各モジュール３は、後述するようにレーザダイオード（ＬＤ）チップを複数個備えており金属ケース２の上面へとレーザ光を射出(発光)する。このように、１つの半導体レーザ装置１内に複数のＬＤチップが組み込まれることによって高出力の装置が実現されている。
【００１５】
金属ケース２は各モジュール３が発光に伴って発する熱を放熱する役割を有し、本発明にいう放熱体の一例に相当する。なお、本発明にいう放熱体としては、金属ケース２とは別の放熱ブロックが備えられてもよく、あるいは放熱フィンが備えられてもよい。
金属ケース２にはリードピン４も備えられており、このリードピン４を介して各モジュール３に電力が供給される。
図１に示す半導体レーザ装置１は、本発明の半導体レーザ素子の製造方法で製造対象となる半導体レーザ素子の一例に相当する。また、図１に示す各モジュール３も、本発明の半導体レーザ素子の製造方法で製造対象となる半導体レーザ素子の一例に相当する。
【００１６】
図２は、モジュール３を示す図である。但し、モジュール３の向きは図１とは異なっている。
モジュール３は、例えば銅製の１つのヒートシンク５に例えば６個のチップオンサブマウント素子６が固定された構造を有している。各チップオンサブマウント素子６は、後述するようにＬＤチップを１つずつ備えていて、図２の右方向へとレーザ光を射出(発光)する。また、１つのモジュール３に備えられた複数のチップオンサブマウント素子６は、直列回路を形成しているので、いずれか１つのチップオンサブマウント素子６が不良品であるとモジュール３全体が不良品となる。
【００１７】
モジュール３に備えられた各チップオンサブマウント素子６は、発光に伴う熱をヒートシンク５に逃がす。ヒートシンク５が吸収した熱は、図１に示す金属ケース２を介して放熱される。
装置の小型化を目的として、チップオンサブマウント素子６の相互間隔は、ヒートシンク５による熱吸収に必要な間隔が残る程度に狭められている。
図３は、チップオンサブマウント素子６の構造を示す図である。
図３（Ａ）には上面図が示され、図３（Ｂ）には断面図が示されている。
【００１８】
チップオンサブマウント素子６は、いわゆるＣＯＳ（Ｃｈｉｐ  ｏｎ  Ｓｕｂｍｏｕｎｔ）であり、サブマウント基板２０上にＬＤチップ１０が例えばハンダ３０で固定された構造を有する。ＬＤチップ１０が、本発明にいうレーザチップの一例に相当し、サブマウント基板２０が、本発明にいうサブマウント基板の一例に相当する。
図３に示す例では、ＬＤチップ１０の発光層１１が、サブマウント基板２０に近い側に位置しているので、レーザ光の光束の一部がサブマウント基板２０によって遮られること（いわゆるケラレ）の回避を目的として、ＬＤチップ１０の発光端１２がサブマウント基板２０の端から突き出されている。
【００１９】
サブマウント基板２０は、絶縁性基板２３上に、相互間が絶縁された複数（ここの例では２つ）の電極２１，２２が配置された構造を有する。ここで絶縁性基板２３は、例えば、窒化アルミニウム（ＡｌＮ）、炭化ケイ素（ＳｉＣ）、ダイヤモンドなどの絶縁性材料のほか、絶縁性材料と導電性材料とを組み合わせた絶縁性を有する複層構造により構成されていてもよい。ＬＤチップ１０のＰ側とＮ側との両極は、ここに示す例ではＬＤチップ１０の上面と下面に位置しており、ＬＤチップ１０の下面側はハンダ３０を介してサブマウント基板２０上の一方の電極２２に接続されている。そして、ＬＤチップ１０の上面側は、金線４０によるいわゆるワイヤボンディングで、サブマウント基板２０上の他方の電極２１に接続されている。
【００２０】
サブマウント基板２０上の各電極２１，２２は、ハンダ３０や金線４０などから十分に離れた箇所に、φ０．３ｍｍのピン領域２１ａ，２２ａを包含して広がった通電スペースを有している。
また、図３に示す例では、サブマウント基板２０上の複数の電極２１，２２は、サブマウント基板２０の長手方向（図３（Ａ）の上下方向）に並んだ配置となっている。この電極配置により、サブマウント基板２０の面積が有効に活用されるので、充分な通電スペースが確保されつつチップオンサブマウント素子６の幅方向のサイズが抑制されている。近年、半導体レーザ装置１の高出力化に伴って、ＬＤチップ１０の共振器長が長くなり、ＬＤチップ１０を載置したチップオンサブマウント素子６の面積も大きくなってきているため、幅方向のサイズ抑制は半導体レーザ装置１の小型化に大きく寄与する。
【００２１】
また、図３に示す例では、サブマウント基板２０上の複数の電極２１，２２は、ＬＤチップ１０の共振器の長さ方向に並んだ配置にもなっている。この電極配置により、ＬＤチップ１０の幅方向におけるチップオンサブマウント素子６のサイズが抑制され、この意味でも装置の小型化に寄与している。
また、図３に示す例では、ＬＤチップ１０がサブマウント基板２０の中心から偏った位置に配備されており、複数の電極２１，２２は、ＬＤチップ１０を挟んだサブマウント基板２０の両側のうち、広い方の側に配置されている。この電極配置によってもＬＤチップ１０の幅方向におけるチップオンサブマウント素子６のサイズが抑制され、この意味でも装置の小型化に寄与している。
【００２２】
ＬＤチップ１０の幅方向におけるチップオンサブマウント素子６のサイズ抑制は、特に、１つのケース内に複数のチップオンサブマウント素子６が組み込まれる場合（例えば図１に示すような場合）に、装置の小型化に大きく寄与する。
この図３に示すチップオンサブマウント素子６も、本発明の半導体レーザ素子の製造方法で製造対象となる半導体レーザ素子の一例に相当する。
【００２３】
次に、本発明の半導体レーザ素子の製造方法の実施形態について説明する。
図４および図５は、本発明の半導体レーザ素子の製造方法の一実施形態を示す図である。図４には、製造方法の一実施形態における前段部分である工程Ａから工程Ｄまでが示され、図５には、製造方法の一実施形態における後段部分である工程Ｅから工程Ｇまでが示されている。
本実施形態では、先ず、図４に示す工程Ａで、サブマウント基板２０上にＬＤチップ１０がハンダ３０によって固定される。この工程Ａが、本発明にいうチップ固定工程の一例に相当する。また、この工程Ａでは、ハンダ３０によってＬＤチップ１０の両極のうち下面側の極がサブマウント基板２０上の電極２２に接続される。従って、この工程Ａは、本発明にいう接続工程の一部にも相当している。
次に、図４に示す工程Ｂでは、ＬＤチップ１０の両極のうち上面側の極が金線４０によってサブマウント基板２０上の電極２１に接続される。この工程Ｂが、本発明にいう接続工程の他の一部に相当している。この工程Ｂにより、図３に示すチップオンサブマウント素子６が得られる。
【００２４】
次に、図４に示す工程Ｃでは、通電ピン５０がサブマウント基板２０上のピン領域２１ａ，２２ａに押し当てられ、その通電ピン５０によってサブマウント基板２０（チップオンサブマウント素子６）が放熱板６０に押圧される。ここで通電ピン５０は、例えばバネが内蔵された伸縮するプローブピンであり、押圧の力を一定に保持しながら通電することができる。また、放熱板６０は、例えばアルミニウムからなる放熱板であり、高い放熱性を有する。この工程Ｃが、本発明にいう押圧工程の一例に相当する。
次に、図４に示す工程Ｄでは、通電ピン５０に電力が付与されることでサブマウント基板２０上の電極を介してＬＤチップ１０に対して通電が行われる。この工程Ｄが、本発明にいう通電工程の一例に相当する。
【００２５】
本実施形態における工程Ｄでは、ＬＤチップ１０に対する通電として、バーンインと称される、ＬＤチップ１０に負荷を与える通電が行われる。
具体的には、放熱板６０に対して恒温槽が接続された状態でＬＤチップ１０に対して例えば最大定格電流に近い高い電流が流され、例えば最大定格温度に近い高い温度でレーザ光Ｌの連続発光が行われる。
このように工程Ｄでは高い電流が流されるため、工程Ｃにおける押圧は十分に強い押圧であることが必要であるが、通電ピン５０はサブマウント基板２０上のピン領域２１ａ，２２ａに押し当てられるのでＬＤチップ１０には力が加わらず、ＬＤチップ１０の破壊や短寿命化が抑制される。また、ピン領域２１ａ，２２ａとして例えばφ０．３ｍｍといった十分な面積の領域が用意されているため高電流の通電が可能となっている。
このバーンインにおける通電は、例えば約１日に亘る長時間の通電であり、このような長時間で高電流の通電の結果、ＬＤチップ１０におけるキャリアが活性化してＬＤチップ１０の特性が向上するとともに安定化する。
【００２６】
また、逆に、ＬＤチップ１０に結晶欠陥が生じていた場合（即ち不良品である場合）には、長時間で高電流の通電による負荷で結晶が劣化して明確な特性劣化が生じるので容易に不良品が選別されて排除される。このため、良品のチップオンサブマウント素子６のみが半導体レーザ装置１に組み込まれることになるので、製品の信頼性が向上するとともに、部材のロスが少なくなってコスト面でも優れる。
【００２７】
本実施形態の製造方法では、図４に示す工程Ｄの後、図５に示す工程Ｅに進み、特性検査用の通電ピン７０が改めてピン領域２１ａ，２２ａに押し当てられ、チップオンサブマウント素子６は特性検査用の放熱板８０に取り付けられる。この特性検査用の放熱板８０は、図１に示す半導体レーザ装置１の金属ケース２における放熱能力と同程度の放熱能力を有しており、恒温槽などは接続されていないので、周囲に特性検査用のスペースが十分に確保されている。
【００２８】
図５に示す工程Ｆでは、チップオンサブマウント素子６（ＬＤチップ１０）の特性を検査するための通電が、通電ピン７０を介して行われる。この工程Ｆが、本発明にいう検査工程の一例に相当する。ここで検査される特性は、例えば、レーザ光Ｌの発振閾値や、発振波長や、特定の入力電力に対する光出力値や、入力電力変化に対する光出力値の変化量や、入力電流値と入力電圧値との対応カーブなどである。これらの特性が検査される場合には、測定中に特性が変化しない程度に低い電流で短時間の通電が行われるものとする。例えば、パルス動作による通電である。逆に言えば、上述したバーンインでは、特性検査のための通電よりも長時間の通電が行われるとも言えるし、特性検査のための通電よりも高電流の通電が行われるとも言える。例えば、連続動作（ＣＷ動作）による通電である。このような特性検査により、製品としての保証値が得られるとともに、図４に示す工程Ｄで排除されなかったような特性劣化の少ない不良品も確実に選別されて排除されるので、製品の信頼性が更に向上する。
【００２９】
なお、本実施形態ではスペースなどの関係で、工程Ｆが工程Ｄの後で実行されるが、本発明にいう検査工程は、本発明にいう通電工程と同時に実行される工程であってもよい。
図５に示す工程Ｇでは、１つのヒートシンク５に対して複数（例えば６つ）のチップオンサブマウント素子６が固定されて図２に示すモジュール３が形成される。この工程Ｇが、本発明にいう素子固定工程の一例に相当する。工程Ｄなどを経た後の工程Ｇによって、不良品のチップオンサブマウント素子６を含まない、高い信頼性を有するモジュール３が得られる。
本実施形態では、図５に示す工程Ｇの後に、図１に示す金属ケース２にモジュール３が組み込まれ、配線やガラス窓も組み込まれて半導体レーザ装置１が完成される工程が実行されるが図示は省略されている。
【００３０】
次に、上記説明した実施形態に対する変形例について説明する。
第１の変形例は、図３に示すチップオンサブマウント素子６に換えて、以下説明するチップオンサブマウント素子１００が用いられる点を除いて、上述した実施形態と同様であるものとする。
図６は、第１の変形例で用いられるチップオンサブマウント素子１００を示す図である。
図６（Ａ）には上面図が示され、図６（Ｂ）には断面図が示されている。
第１の変形例におけるチップオンサブマウント素子１００は、図３に示すチップオンサブマウント素子６と同様に、サブマウント基板１１０上にＬＤチップ１０が固定された構造を有するが、サブマウント基板１１０上の電極１１１，１１２は、絶縁性基板２３の縁から後退した状態で配置されている。このように電極１１１，１１２が絶縁性基板２３の縁から後退していることにより、図４の工程Ｄや図５の工程Ｆなどに際して電極１１１，１１２が放熱板６０，８０に対して確実に絶縁される。
【００３１】
次に第２の変形例について説明する。
図７は、第２の変形例で用いられるチップオンサブマウント素子２００を示す図である。
図７（Ａ）には上面図が示され、図７（Ｂ）には断面図が示されている。
第２の変形例におけるチップオンサブマウント素子２００は、低出力のＬＤチップ２１０を備えており、ＬＤチップ２１０の共振器長が短い。このチップオンサブマウント素子２００も、サブマウント基板２２０上にＬＤチップ２１０が固定された構造を有する。
【００３２】
また、サブマウント基板２２０上には、相互間が絶縁された複数の電極２２１，２２２が備えられているが、それらの電極２２１，２２２は、サブマウント基板２２０の長手方向に並んだ配置となっているが、ＬＤチップ２１０の共振器の長さ方向ではなく幅方向に並んだ配置となっている。ＬＤチップ２１０の共振器の長さが短い場合には、このような電極配置によってサブマウント基板２２０上の面積が有効活用され、装置の小型化に寄与する。なお、この第２の変形例の場合にも、高電流によるバーンインに対応したφ０．３ｍｍのピン領域２２１ａ，２２２ａが各電極２２１，２２２に確保されているものとする。
【００３３】
また、第２の変形例では、装置の高出力化は意図されておらず、図７に示すチップオンサブマウント素子２００が１つだけ組み込まれたいわゆるキャンタイプの半導体レーザ素子が形成されるものとする。
この図７に示すチップオンサブマウント素子２００も、図４および図５に示す製造方法によって（但し工程Ｇを除く。）製造される。このため、バーンインにおける通電ピンの押圧によるＬＤチップ２１０の破壊や短寿命化は抑制される。
【符号の説明】
【００３４】
１…半導体レーザ装置、３…モジュール、５…ヒートシンク、６，１００，２００…チップオンサブマウント素子、１０，２１０…ＬＤチップ、２０，１１０，２２０…サブマウント基板、２１，２２，１１１，１１２，２２１，２２２…電極、５０，７０…通電ピン、６０，８０…放熱板
【図１】
2018073924.tif 000003
【図２】
2018073924.tif 000004
【図３】
2018073924.tif 000005
【図４】
2018073924.tif 000006
【図５】
2018073924.tif 000007
【図６】
2018073924.tif 000008
【図７】
2018073924.tif 000009