(57)【要約】セル型パワーＭＯＳＦＥＴまたはその他の半導体装置において、アクティブデバイスエリア（１２０）の周囲を横切る幅の広い配線は、複数の幅の狭い導電性フィンガー（１１１）によって置き換えられる。フィンガー（１１１）は、次の通り、配線の下側に要求されるドープされたエッジ領域（５０）を設ける際に使用される。ドーパントは、フィンガー（１１１）の間でフィンガー（１１１）の近くのスペース（１１２）に注入され、フィンガー（１１１）の下で、フィンガー（１１１）の間のスペース（１１２）に広がる単一の連続領域（１５ａ）を形成するため拡散される。このドープされたエッジ領域は、例えば、パワーＭＯＳＦＥＴのエッジ終端にある深いガードリングでもよく、または、チャネル収容領域の拡張部分でもよい。ＭＯＳＦＥＴのトレンチゲート回路（１１）は、導電性フィンガー（１１１）によってゲート接合パッドおよびフィールドプレート（１１４）の少なくとも一方に接続され得る。
2005502204.tif 000002
【特許請求の範囲】
【請求項１】
装置のアクティブエリアのエッジ領域を越えて広がる導電性配線を含む半導体装置を製造する方法であって、
前記配線は電気的に並列の導電性フィンガーを含み、
前記エッジ領域が設けられるエリアの上に前記フィンガーを形成するステップ（ａ）と、
その後、前記フィンガーの間のスペースを介して前記エッジ領域のための第１導電型のドーパントを注入するステップ（ｂ）と、
前記フィンガーの下側、および、前記フィンガーの間の前記スペースの下側に延びる前記第１導電型の少なくとも実質的に連続した領域として前記エッジ領域を形成するように、前記ドーパントを拡散するステップ（ｃ）と、
を有する、方法。
【請求項２】
請求項１記載の方法において、
前記装置の前記アクティブエリアは、セル型の前記アクティブエリアにゲート回路を有する絶縁ゲート電界効果型のアクティブ装置セルを含み、
各アクティブ装置セルは、第２導電型のソース領域とドレイン領域の間にある第１導電型のチャネル収容領域に隣接した絶縁ゲートを含み、
前記フィンガーを備えた前記配線は、前記セル型のアクティブエリア内の前記ゲート回路からのゲート配線として設けられ、
その後、前記エッジ領域は、前記セル型のアクティブエリアの周囲の周りで前記チャネル収容領域を終端するため前記ステップ（ｂ）および（ｃ）において設けられる、方法。
【請求項３】
請求項２記載の方法において、
前記装置はトレンチにそのゲートを有するトレンチゲート型であり、
前記トレンチは、表面に隣接したソース領域から、前記チャネル収容領域を介して、前記ドレイン領域の下側の部分へ延び、
前記ゲートは、ゲートトレンチの側壁に絶縁層を設けることによって、前記チャネル収容領域に誘電結合され、
トレンチゲート回路は前記エッジ領域を設ける前に形成され、その後、前記エッジ領域は、前記ゲートトレンチ回路が前記セル型のアクティブエリアの周囲で終端する場所に設けられる、方法。
【請求項４】
請求項３記載の方法において、
前記ステップ（ｂ）および（ｃ）において設けられる前記エッジ領域は、前記チャネル収容領域よりも深く、高濃度でドープされる、方法。
【請求項５】
請求項４記載の方法において、
前記エッジ領域は、前記ステップ（ｂ）および（ｃ）において、前記ゲートトレンチよりも深い深さまで設けられる、方法。
【請求項６】
請求項３ないし５の何れかに記載の方法において、
前記チャネル収容領域は、前記トレンチゲートの後、および、前記エッジ領域の後に設けられる、方法。
【請求項７】
請求項３記載の方法において、
前記エッジ領域は、前記セル型のアクティブエリアの向こう側に前記チャネル収容領域の拡張部分として、前記チャネル終了領域と同じプロセスステップにおいて設けられる、方法。
【請求項８】
請求項１ないし７の何れかに記載の方法において、
前記ステップ（ｃ）の拡散は、９５０℃を超える温度で一つ以上の段階において実行される、方法。
【請求項９】
請求項１ないし８の何れかに記載の方法において、
前記導電性フィンガーは、ポリシリコンおよびシリサイドおよび超硬合金の少なくとも一つから作られる、方法。
【請求項１０】
請求項１ないし９の何れかに記載の方法において、
前記フィンガーは約０．１μｍから２μｍの範囲の幅を有する、方法。
【請求項１１】
請求項１ないし１０の何れかに記載の方法において、
前記フィンガーは、前記ステップ（ａ）において、隣接したフィンガーの間にあるスペースと共に形成され、前記スペースは、前記フィンガーの幅よりも少なくとも３倍広い幅を有する、方法。
【請求項１２】
請求項１ないし１１の何れかに記載の方法において、
前記ステップ（ａ）は、
前記フィンガーを形成する材料を堆積させるステップ（a.i）と、
前記フィンガーのパターンを画成するため、前記堆積した材料にマスクを設けるステップ（a.ii）と、
前記マスクによって画成された前記フィンガーを残すため、前記堆積した材料をエッチングするステップ（a.iii）と、
を含む、方法。
【請求項１３】
請求項１２記載の方法において、
前記装置はトレンチゲート電界効果型であり、前記トレンチゲートは、ゲートトレンチの側壁に設けられた中間のゲート誘電体層によってチャネル収容領域に誘電結合されたゲートを具備し、
前記ゲートは前記ステップ（a.i）において堆積させられ、前記ステップ（a.iii）においてエッチバックされる材料によって前記ゲートトレンチに設けられ、前記ステップ（a.ii）の前記マスクは、前記装置の前記アクティブエリア内の前記ゲートトレンチの上には無く、その後、前記ゲート誘電体層のエッチングによって破損したエリアがステップ（a.iv）において再成長させられる、方法。
【請求項１４】
請求項１ないし１３の何れかに記載の方法において、
前記装置はトレンチゲート電界効果型であり、
第１のゲート材料層は、ゲートトレンチに堆積させられ、前記ゲートトレンチに前記トレンチゲートを残すためエッチバックされ、その後、第２のゲート材料層が堆積させられ、前記トレンチゲートへの前記配線の前記フィンガーを設けるため前記ステップ（ａ）においてエッチングされる、方法。
【請求項１５】
請求項１ないし１４の何れかに記載の方法において、
前記ステップ（ｂ）の前に、前記エッジ領域のため注入された前記ドーパントを覆うため、マスクが前記装置の前記アクティブエリアの上に設けられ、
前記マスクは、前記ステップ（ｃ）を実行した後、取り除かれる、方法。
【請求項１６】
請求項１ないし１５の何れかに記載の方法において、
材料は、前記フィンガーの長さの少なくとも一部に亘って自立する前記フィンガーを残すように、前記配線の前記フィンガーの下からエッチングによって除去される、方法。
【請求項１７】
請求項１ないし１１の何れかに記載の方法において、
前記ステップ（ａ）は、
犠牲層を堆積させ、前記フィンガーの望ましいパターンのための外形を設けるため、第１マスクを用いて前記層にパターンを形成するステップ（a.i）と、
前記パターンが形成された犠牲層の上に前記フィンガー用の材料を堆積させるステップ（a.ii）と、
次に、前記パターンを形成された犠牲層に側壁スペーサーとして前記フィンガーを形成するため前記フィンガー用の材料をエッチバックするステップ（a.iii）と、
前記フィンガーを残すため前記犠牲層をエッチングで取り除くステップ（a.iv）と、
を含む、方法。
【請求項１８】
装置のアクティブエリアのエッジ領域の上に広がる導電性配線を有する半導体装置であって、
前記配線は、電気的に並列した導電性フィンガーを含み、
前記エッジ領域は、前記フィンガーの下、および、前記フィンガーの間にあるスペースの下に広がる第１導電型の少なくとも実質的に連続した領域であり、
前記エッジ領域は、前記フィンガーの下に拡散したドーパントのプロファイルがあり、前記フィンガーの下に拡散したドーパントは、前記フィンガーの間にある前記スペースの下から拡散したドーパントである、
半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
請求項２ないし１７の何れかに記載の方法からの更なる装置特徴を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に、導電性配線が装置のアクティブエリアのエッジ領域を越えて広がるエリアに関する。本発明は、特に、例えば、トレンチゲートパワーＭＯＳＦＥＴのようなＭＯＳＦＥＴ（即ち、絶縁ゲート電界効果トランジスタ）の周囲でのゲート配線の形成に関する。
【背景技術】
【０００２】
トレンチゲートパワーＭＯＳＦＥＴは、絶縁ゲートトレンチを含むアクティブデバイスセルを有する周知の半導体装置であり、絶縁ゲートトレンチは、トレンチゲートを収容し、ソース領域からチャネル収容領域を通って下にあるＭＯＳＦＥＴのドレイン領域へ延びる。トレンチゲートは、ゲートトレンチの側壁にある中間ゲート−誘電体層（典型的に、酸化物）によって、チャネル収容領域に誘電結合される。
【０００３】
トレンチゲートパワーＭＯＳＦＥＴの具体的な例は、欧州特許出願EP-A-1009035号公報に開示され、この特許出願は、特に、装置終端エリアにおける装置の破壊特性に関係している。かくして、ゲートトレンチの上側および下側の端縁（それぞれ、ＵＥおよびＢＥ）で電界を緩和する手段が講じられ、そこで、ゲート配線は、装置のアクティブセル型エリアを越えてゲートパッドおよびフィールドプレートの少なくとも一方まで延びる。欧州特許出願第EP-A-1009035号の全ての内容は参考文献としてそのまま引用される。
【０００４】
アクティブエリアの周りの周囲エリアでは、チャネル収容領域およびゲートトレンチ回路は、第１導電型のエッジ領域で終端する。この終端は、ゲートトレンチの下側端縁（ＢＥ）での破壊電圧を増大させる。エッジ領域は、チャネル収容領域の拡張部分でもよく、または、エッジ領域は、チャネル収容領域よりも深く、かつ、より高濃度のドープされた領域でもよい。各々の場合に、ゲートトレンチは、エッジ領域およびチャネル収容領域の後に設けられる。ゲート配線は、次に、このエッジ領域の上に設けられる。
【０００５】
EP-A-1009035には、トレンチの上側端縁（ＵＥ）で絶縁膜における電界の緩和および解消の少なくとも一方を行う様々なゲート配線方式が開示されている。特に、ゲート配線は、このゲートトレンチの上側端縁（ＵＥ）から遠ざけられる。本出願人は、これらの実施形態の一部において（EP-A-1009035の図４６,５７,６１および６７）、得られたゲート配線が、平行なトレンチゲートエンドの周りにこれらのスペースを設けることによって、電気的に並列の導電性フィンガーにより構成される点に注目する。
【０００６】
本発明は異なるアプローチに基づくものであり、この点に関して、図１には、これまでに公開されていない実験的なトレンチゲートＭＯＳトランジスタ構造が示されている。この図は、簡略化されたＭＯＳトランジスタの略図であり、例えば、そのソース領域１３およびソース電極２３は省かれている。この場合、絶縁トレンチゲート１１,１６は、このｎ型チャネル装置用のｐ型チャネル収容領域１５を設けるための、いわゆる「Ｐボディ注入」の前に形成される。このシーケンスは、トレンチゲートＭＯＳＦＥＴのチャネルプロファイルを最適化する際に有利であることが分る。
【０００７】
したがって、チャネルプロファイルを最適化するためには、（典型的に酸化による）ゲート誘電体１６の形成は、好ましくは、Ｐボディ注入前に実行される。これにより、チャネル収容領域１５（Ｐボディ）を形成するため使用される熱使用量の自由度が大きくなり、チャネル抵抗が小さくなる。しかし、Ｐボディ注入（および、より深いＰ注入）は、ゲート酸化物１６を形成した直後には実行できない。なぜならば、直後に実行すると、ドーパントがゲートトレンチ２０の底に注入され、望ましくないからである。したがって、注入は、ゲート１１を堆積し、パターンを形成した後に行われる。更に、トレンチゲート１１の形成後にＰボディ注入（およびより深いＰ注入）を実行することは、トレンチ２０における犠牲酸化物およびゲート酸化物の成長中にＰ型ドーパントが外へ拡散することを低減するために好適である。
【０００８】
しかし、絶縁トレンチゲート１１,１６を形成した後に注入を実行するこのシーケンスにより、図１に示されるように、ＭＯＳＦＥＴのエッジには注入がなされない。かくして、Ｐボディ（またはより深いＰ型領域）が、例えば、アクティブデバイスエリア１２０のエッジ終端にあるゲート接合パッド１１４およびフィールドプレート１１４の少なくとも一方へのゲート配線１１０の下側に封入されることは妨げられる。Ｐボディ（またはより深いｐ型領域）の不存在は、早期の電圧破壊と、ラグドネスの損失を生じさせる。
【０００９】
このように、図１では、Ｐボディ１５の最終的な縁ＲＥがトレンチゲートＭＯＳトランジスタのアクティブエリア１２０の周囲に示されている。同図から分るように、この縁ＲＥは、図１における装置の周囲で周辺トレンチ１２までは広がらない。その結果として、Ｐボディ１５を含まないこれらの周囲トレンチ１２のベースに強い電圧が加わる。これは、図１に星形のＢＤによって示されるように早期の破壊を誘発する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、一般的に半導体装置、並びに、ＭＯＳＦＥＴにおける上記の欠点を解決することである。更に、本発明の重要な実施形態の目的は、従来よりも優れた破壊電圧特性を有するトレンチゲートＭＯＳＦＥＴを提供することである。
【課題を解決するための手段】
【００１１】
本発明の第１の態様によれば、半導体装置のアクティブエリアのエッジ領域を越えて広がる導電性配線を含む半導体装置を製造する方法が提供される。配線は電気的に並列の導電性フィンガーを含む。この方法は、
エッジ領域が設けられるエリアの上にフィンガーを形成するステップ（ａ）と、
次に、前記フィンガーの間のスペースを介してエッジ領域のための第１導電型のドーパントを注入するステップ（ｂ）と、
フィンガーの下側とフィンガーの間のスペースの下側とに延びる第１導電型の少なくとも実質的に連続領域としてエッジ領域を形成するため、前記ドーパントを拡散するステップ（ｃ）と、
を有する。
【００１２】
配線フィンガー、および、関連したスペースの使用は、配線の形成後（即ち、トレンチゲート製造の際のトレンチゲート形成後）に、フィンガーの下側でドーパントを拡散することによって、エッジ領域を設けることを可能にするために有利である。
【００１３】
本発明は、ＭＯＳＦＥＴ装置のゲート配線の下に（チャネル収容領域の終端拡張部分およびガードリングおよびラグドネス領域の少なくとも一つのような）エッジ領域を設けるために使用できる点で有利である。これは、トレンチゲート型セル型パワーＭＯＳＦＥＴに非常に有利に使用することができる。具体的なトレンチゲートの特徴は、請求項３から７,１３および１４に記載されている。しかし、本発明は、他のタイプの半導体装置、例えば、バイポーラトランジスタ、或いは、場合によっては集積回路におけるエッジ領域の上に配線を設けるため使用できる点で有利である。
【００１４】
フィンガーおよびドーパント拡散の具体的なパラメータとして、本発明が使用される具体的な装置面積、装置外観寸法、および、使用される具体的な製造技術に応じて、広範囲の値が可能である。
【００１５】
ドーパント拡散ステップ（ｃ）は、ドーピングステップ（ｂ）後およびドーピングステップ（ｂ）中の少なくとも一方において、一つ以上のステージで実行してもよい。拡散は、例えば、５分から２００分の時間に亘って、典型的には、約１０分から１００分の時間に亘って行われる。拡散は、約９５０℃を超える温度で実行してもよく、好ましくは、約１０５０℃よりも高い温度で実行される。典型的には、ｐ型領域用のドーパントはボロンである。
【００１６】
フィンガー（ステップ（ａ）で画成済み）は、例えば、０．１から２０μｍの範囲、典型的には、約０．６から２μｍの範囲の幅を有する。フィンガーは、実質的に互いに平行であり、コンパクトな幅の配線を形成する。隣接したフィンガーの間のギャップ（スペース）は、１から５０μｍであり、例えば、２から１７μｍである。これらのスペースの幅は、好ましくは、フィンガーの幅の約３倍以上であり、例えば、約４から１５μｍである。フィンガーの長さ対幅の比は、２：１乃至４０：１の範囲に収まり、典型的には、１５：１乃至２０：１の範囲に収まる。
【００１７】
典型的には、導電性フィンガーは、導電的にドープされたポリシリコンから形成される。この導電性ドーピングは、ポリシリコンに対して特別のステップ、および、装置領域のため使用されるドーピングステップの少なくとも一方で実行してもよい。ポリシリコン製フィンガーの導電率は、ポリシリコンの少なくとも一部を金属シリサイドに変換することによって高められる。このシリサイド化は、エッジ領域のためのドーピングステップ（ｂ）の前または後に実行することが可能である。しかし、フィンガーのために他の材料を用いることが可能である。かくして、例えば、フィンガーは、超硬合金から、および、金属の組み合わせの少なくとも一方から製作してもよい。
【００１８】
トレンチゲート装置を製造する場合、フィンガー画成ステップ（ａ）は、好ましくは、トレンチゲート回路の形成後に実行され、好ましくは、トレンチゲート回路内のゲート酸化物の成長後に実行される。
【００１９】
一つの形態において、フィンガー画成ステップ（ａ）は、好ましくは、
フィンガーを形成する材料を堆積させるステップ（a.i）と、
マスクを用いて導電性フィンガーのパターンを画成するステップ（a.ii）と、
マスクによって画成されたフィンガーを残すため、堆積した材料をエッチングするステップ（a.iii）と、
を含む。
【００２０】
このフィンガー画成は、ゲートトレンチ内のトレンチゲートをエッチバック（平坦化）するため使用されるプロセスステップと同じプロセスステップで実行してもよい。そのため、ステップ（a.iii）は、トレンチゲートを平坦化する間に導電性フィンガーをエッチングで画成してもよい。このエッチングステップ（a.iii）がゲート誘電体の露出エリアを破損する危険性がある場合、ステップ（ａ）は、好ましくは、
平坦化ステップ（a.iii）の後に、ゲート誘電体の破損されたエリアを再成長させるステップ（a.iv）を更に含む。
【００２１】
ステップ（a.ii）においてマスクによって画成されたパターンは、フィンガーだけではなく、ポリシリコンから製作される装置の他の部品を含み得る。
【００２２】
エッジ領域は、チャネル収容領域よりも深く、かつより高濃度での少なくとも一方にてドープされる。好ましくは、その場合、ドーピングステップ（ｂ）は、ラグドネス注入によって実現される。かくして、ステップ（ｂ）は、
マスクを用いてアクティブ装置エリアにラグドネス注入用のパターンを画成するステップ（b.i）と、
マスクの窓にラグドネス領域を形成し、アクティブ装置エリアの周りにガードリングエッジ領域を形成するためラグドネス注入を実行するステップ（b.ii）と、
その後、マスクを取り除くステップ（b.iii）と、
を含む。
【００２３】
チャネル注入（チャネル収容領域を設けるためのチャネル注入）は、マスクを用いない注入でも構わない。
【００２４】
しかし、チャネル注入は、アクティブ装置チャネルが形成されないトレンチゲート回路のエッジに（好ましくはトレンチゲート回路の全周の周りに）エッジ領域を設けるために使用してもよい。
【００２５】
フィンガーはエッジ領域の上に自立してもよく、ゲートパッドやフィールドプレートのようなエンド配線とＭＯＳＦＥＴトレンチゲート回路との間に広がってもよい。自立型フィンガーは、下にあるフィンガーから材料をエッチングで取り除くことによって生成してもよい。
【００２６】
ＭＯＳＦＥＴのゲートとソースとの間の容量は、フィンガーを自立させることによって有利に低下させることができる。
【００２７】
自立型フィンガーは、トレンチゲートＭＯＳＦＥＴのゲート回路を与える第１層と接触する導電性材料の第２層を含む。そうではなく、フィンガーは、トレンチゲート回路に接続しなくてもよい。第２層は断続的でもよい。
【００２８】
代替的な形態において、フィンガー画成ステップ（ａ）は、好ましくは、輪郭に堆積した材料をエッチバックすることによって、側壁スペーサーとして導電性フィンガーを形成するステップを含む。
【００２９】
トレンチゲートＭＯＳＦＥＴ製造のためのこの代替的な形態において、ステップ（ａ）は、
犠牲層（例えば、酸化物）を堆積させ、フィンガーの形状を画成するため第１マスクを用いて前記犠牲層にパターンを形成するステップ（a.i）と、
パターンが形成された犠牲層の上にフィンガー用の材料を堆積させるステップ（a.ii）と、
次に、パターンを形成された犠牲層に側壁スペーサーとしてフィンガーを形成するため前記フィンガー材料をエッチバックするステップ（a.iii）と、
犠牲層をエッチングで取り除きフィンガーを残すステップ（a.iv）と、
を含む。
【００３０】
ループ形状のフィンガーがステップ（a.iii）にてエッチングされても良い。
【００３１】
本発明の第２の態様によれば、半導体装置のアクティブエリアのエッジ領域の上に広がる導電性配線を有する半導体装置が提供され、
配線は、電気的に並列した導電性フィンガーを含み、
エッジ領域は、第１導電型の少なくとも実質的に連続した領域であり、フィンガーの下、および、フィンガー間のスペースの下で広がり、
エッジ領域では、フィンガーの下に、フィンガー間のスペースの下から拡散したドーパントのプロファイルがある。
【００３２】
本発明の第１の態様および第２の態様の少なくとも一方によるその他の有利な特徴は従属請求項に記載されている。ここに記載されている特徴の全ては、上記のあらゆる態様における他のあらゆる特徴と任意に組み合わせることが可能である。
【発明を実施するための最良の形態】
【００３３】
以下では、例として、添付図面を参照して、本発明の特定の実施形態を説明する。
尚、図２および図１２のＳＥＭ（走査型電子顕微鏡）写真を除いて、全ての図面は線図であることに注意すべきである。そのため、これらの図面の部分の相対的な寸法および比率は、図の明瞭さおよび便宜のために、サイズが拡大または縮小されている。図１における参照番号と同じ参照符号は、変更された実施形態および様々な実施形態において対応した特徴または類似した特徴を参照するため共通に使用される。
【００３４】
（装置および方法の実施形態の概要）
最初に、一般的に、図２に示された半導体装置の特徴を参照する。概略的に説明すると、本発明は、装置エリア１２０のエッジ領域１５ａを越えて延びる導電性配線１１０を有する半導体装置を製造することができる。この配線１１０は、電気的に並列的な導電性フィンガー１１１を含む。エッジ領域１５ａは、第１導電型の少なくとも実質的に連続した領域であり、フィンガー１１１の下に広がり、フィンガー１１１の傍らでフィンガー１１１の間にあるスペース１１２の下に広がる。従来技術（例えば、EP-A-1009035）に開示されたエッジとは異なり、本発明による装置のエッジ領域１５ａはフィンガー１１１の下に拡散されたドーパントのプロファイルを有する。フィンガー１１１の下のドーパントのプロファイルは、フィンガー１１１の傍らでフィンガー１１１の間にあるスペース１１２の下から拡散されたドーパントのプロファイルである。
【００３５】
図２には、第１のタイプの製造方法が示され、フィンガー１１１のパターンはフォトリソグラフィックマスクによって画成される。この第１のタイプのプロセスの一例は、図３から図１１を参照して説明される。第２のタイプのプロセスの実施形態は図１３から図２０に示され、その場合、フィンガーのパターンは側壁スペーサーとして画成される。本発明による両方のタイプのプロセスの実施形態は、製造方法に係り、概略的にみると、
エッジ領域１５ａが設けられるエリア５０の上にフィンガー１１１を形成するステップ（ａ）（図２,８,９Ａ,９Ｂ,１８および１９を参照）と、
次に、前記フィンガー１１１の間のスペース１１２を介してエッジ領域１５ａのための第１導電型のドーパントを注入するステップ（ｂ）（図１０および図２０を参照）と、
フィンガー１１１の下に、および、フィンガーの間のスペース１１２の下に広がる第１の導電型の少なくとも実質的に連続した領域としてエッジ領域１５ａを形成するため、フィンガー１１１の下で前記ドーパントを拡散するステップ（ｃ）（図３Ａ,３Ｂ,１１および２０を参照）と、
を有する。
【００３６】
図２の特定の装置の実施形態は、パワーＭＯＳＦＥＴであり、このパワーＭＯＳＦＥＴは、装置のアクティブセル型エリア１２０にトレンチゲート回路１１を含む。（典型的にポリシリコンからなる）配線１１０は、このトレンチゲート回路を、ＭＯＳＦＥＴ周囲の周りのフィールド酸化膜６０上のフィールドプレート１１４またはゲートパッド１１４に接続する。この配線のポリシリコン製フィンガー１１１は、フィンガー１０の間のギャップにドーパントを注入し、次に、フィンガー１０の下に単一の連続した領域を形成するためドーパントを拡散することによって、ドープされた領域１５ａを配線１１０よりも下の装置基板１０に形成させることができる。
【００３７】
特定の装置実施形態の全て（図２から図２０）は、トレンチゲートパワーＭＯＳＦＥＴであり、配線１１０は、ＭＯＳＦＥＴ周囲でエッジ領域１５ａの上にあるゲート配線である。これらの装置実施形態の各々の基本的なＭＯＳＦＥＴ構造は、従来の手法により、典型的にシリコン製の半導体ボディ１０のセル型エリア１２０内に多数のアクティブ装置セルを含む。これらのセルは、ボディ１０の前方主要面のソース電極２３と後方主要面のドレイン電極２４との間で並列に接続される（例えば、図３を参照）。
【００３８】
各アクティブ装置セルは、表面隣接ソース領域１３と、下にあるドレイン領域１４との間に第１導電型（これらの特定の例ではｐ型）のチャネル収容領域１５を備え、ドレイン領域１４は第２導電型（即ち、これらの特定の例ではｎ型）である。典型的に、領域１４は、高ドープ（ｎ＋）ドレイン電極領域１４ｄ上の低ドープ（ｎ）ドレインドリフト領域である。トレンチゲート１１を収容する絶縁ゲートトレンチ２０は、ソース領域１３から、チャネル収容領域１５を介して、下にあるドレイン領域１４へ延びる。トレンチゲート１１は、ゲートトレンチ２０の側壁にある中間のゲート誘電体層１６（典型的に酸化物）によって、領域１５に誘電結合される。これにより、伝導チャネル１２が、ＭＯＳＦＥＴのオン状態で、ソース領域１３とドレイン領域１４の間の領域１５に生じる（例えば、図３を参照）。
【００３９】
これらのトレンチゲートＭＯＳＦＥＴのアクティブ装置セルは、任意の公知のレイアウト幾何学、例えば、最密六方、正方マトリックス、または、細長い縞状の構造を有する。一例として、図２,１２,１７および１９は、六方トレンチ回路構造を示し、図８は正方マトリックス構造を示す。各ＭＯＳＥＦＥＴの実施形態は、アクティブセル型エリア１２０の周囲の周りに、環状終端構造体を有し、この環状終端構造体は、フィールド絶縁体６０と、エッジ領域１５ａの形のガードリングと、を含む。（フィンガー１１１により構成される）ゲート配線１１０は、このガードリング領域１５ａを越えて、アクティブセル型エリア１２０のトレンチゲート回路１１と、装置終端のゲート接合パッドおよびフィールドプレート１１４の少なくとも一方との間に延びる。
【００４０】
本発明は、図２から２０の実施形態の各々で使用されるので、ゲート配線１１０のフィンガー構造体が形成された後に、ステップ（ｂ）および（ｃ）でガードリング領域１５ａを設けることができる。異なる形態の領域１５ａを設けるため、様々なドーパント注入が使用される。例えば、このような異なる形態のうちの二つの形態は、図３から１１の特定の実施形態、および、図１３から２０の特定の実施形態に記載されている。
【００４１】
（図３から図１１の実施形態）
パワーＭＯＳＦＥＴの実施形態では、エッジ領域１５ａは、いわゆるＡＰ注入を用いて形成される。ＡＰ注入は、チャネル収容領域１５を形成するＰボディ（チャネル）注入よりも深く高ドーズ量である。典型的に高ドーズ量（２×１０１５ｃｍ−２未満）のボロンを用いるこのＡＰ注入は、図３Ａおよび３Ｂに示されるように、アクティブ装置エリア１２０の少なくとも一部のセルにＰ＋ラグドネス領域１５ｂを設けるため使用される。ラグドネスとは、ＭＯＳＦＥＴ装置がアバランシェ条件で動作する間にエネルギーを散逸する能力である。
【００４２】
かくして、（例えば、EP-A-1009035のように）アクティブエリア１２０と装置エッジ終端との間に従来技術の境界面を形成する早期に分離したガードリング注入（ＤＰ）を避けることができる。その結果として、従来の３フォトマスクプロセスフローＤＰ／ＯＤ／ＡＰ（ガードリング注入、フィールド酸化エッチング、および、ラグドネス注入）は、ＯＤマスクとＡＰマスクだけを含むプロセスフロー（２フォトマスクプロセスフロー：フィールド酸化エッチング、ガードリングおよびラグドネス注入）によって置き換えられる。
【００４３】
この実施形態のプロセスフローは、図６から１１に関連して説明される。
【００４４】
最初に、厚い酸化膜が（例えば、約０．８から０．９マイクロメートルの厚さまで）シリコンウェハー表面１４ａ上で成長させられ、アクティブ装置エリア２０の周りにフィールド酸化膜１６を設けるため、ＯＤマスク段階におけるエッチングによってパターンを形成される。次に、相互連結されたトレンチ２０の回路を画成するため、ＴＲマスクが設けられ、トレンチは、次に、エピタキシャル領域１４へエッチングされる。得られた構造体の断面は図６に示され、ＴＲマスクは未だ存在している。ＣＰによって示されているセルピッチは、アクティブエリア１２０のマスクＴＲによって決まる。このマスクＴＲによって画成されるようなトレンチ回路は、エリア１２０の周囲の周りに周辺トレンチを更に含み（図８の平面図を参照）、そこに領域１５ａが形成される。
【００４５】
ＴＲマスクを取り除いた後、プロセスは、続いてゲート酸化膜１６を成長させる。この膜１６は、トレンチ回路２０を含む、装置アリア１２０内で露出したシリコン表面の熱酸化によって成長させられる。次に、ポリシリコンの膜２４は、ゲート１１と、ゲートバスバーおよび配線（例えば、１１０）と、ゲートパッドおよびフィールドプレート１１４と、を設けるため堆積させられる。この特定の実施形態では、一例として、装置部分１１,１１０および１１４の各々は、この段階で堆積させられたポリシリコン膜２４から形成される。ポリシリコン２４の伝導性は、ドーピングおよびアニーリングによって決まる。この特定の実施形態では、ゲートおよびその配線は、導電的にドープされたポリシリコンとして保たれる。しかし、ポリシリコンはシリサイド化してもよく、または、電気抵抗を下げるため超硬合金を使用してもよい。
【００４６】
次の段階は、図８に示されたＰＳマスクステップである。この段階では、フォトレジストマスクＰＳがポリシリコン膜２４のエリア全域に設けられ、このエリアは、ゲートバスバーおよび配線（例えば１１０）と、ゲートパッドおよびフィールドプレート１１４とを形成するため維持される。次に、膜２４は、非マスクエリアでエッチングされる。このエッチングステップは、取分け、配線１１０、即ち、フィンガー１１１およびスペース１１２のポリシリコンフィンガーパターンを定める。このエッチングステップは、更に、トレンチゲート１１を形成するためトレンチ回路２０で平坦化されたポリシリコンが残るように殆どの非マスクエリア１２０で膜２４をエッチバックする。（ポリシリコンフィンガー１１１によって被われていない）ボディ表面のゲート酸化膜は、このエッチングステップ中に露出され、エッチングによって損傷されたエリアは再成長によって修復される。
【００４７】
図９Ａおよび９Ｂは、それぞれ、ＰＳマスクが取り除かれた後の図８のＡＡ線およびＢＢ線に沿う断面図である。両方の図には、アクティブ装置トレンチ２０における平坦化されたポリシリコンゲート１１が示されている。図９Ａは、（ＰＳエッチングステップによって画成されるような）ゲートポリシリコンフィンガー１１１を示し、このゲートポリシリコンフィンガーは、周辺トレンチのポリシリコンゲート１１から延びる。図９Ｂから分るように、ポリシリコンフィンガー１１１の間にある周辺トレンチ２０の区域のポリシリコンは、平坦化される。図２の走査型電子顕微鏡写真は、プロセス中のこの段階で撮影されたものであり、このＰＳエッチングおよび平坦化の後のポリシリコンパターンを示しているが、この特定の例では、六方セルトレンチ回路が用いられている。
【００４８】
図２、図９Ａおよび図９Ｂは、最も簡単な配置構造を例示し、ポリシリコンフィンガー１１１は、アクティブエリアのエッジの近傍のトレンチゲート回路１１と、即ち、ガードリング領域１５ａが設けられるエリア５０の内側の周辺トレンチ２０を介して連結している。フィンガー１１１は、エッジ領域１５ａが形成されるべきエリア５０を越えて誘電体膜１６へ延ばすことができる。典型的に、ポリシリコンフィンガー１１１は、０．６μｍから２μｍの範囲の幅を有する。フィンガー１１１は、注入されたＡＰドーパント１５０がフィンガー１１１の下で拡散できるように、意図的に狭く作られる。
【００４９】
次のプロセス段階は、図１０に示されるように、ドーパント１５０（本例では、高ドーズ量のボロンイオン）によるマスクＡＰ（ラグドネス）注入である。典型的にフォトレジスト製であるＡＰマスクは、アクティブ装置エリア１２０内のＰ＋ラグドネス領域１５ｂ用のドーパント１５０の注入を限定し、エッジガードリング領域１５ａ用の注入エリア５０を限定する。図１０に概略的に示されるように、ガードリング領域１５ａの内周はＡＰマスクによって画成され、この領域１５ａの外周はフィールド酸化膜６０の内側エッジによって画成される。
【００５０】
フィンガー１１１は、その厚さのために、（ドーパントイオン１５０が半導体結晶格子で散乱される場合を除いて）フィンガーの直ぐ下にあるＡＰドーパント１５０の注入をマスクすることも行う。しかし、フィンガー１１１は、十分に幅が狭く（例えば、１から２μｍに）されるので、ＡＰ注入ドーパント１５０は、本発明に従って少なくとも実質的に連続した領域１５ａを形成するため、その下で拡散することができる。この拡散は、通常、約１０から１００分間、１０５０℃を超える温度で行われる高温ステップである。図４は連続した領域１５ａを示し、この連続した領域１５ａでは、隣接したスペース１１２に注入されたドーパント１５０は、フィンガー１１１の下で一つになっている。図５は、領域１５ａの隣接した拡散部分の間に非常に狭いギャップ１４ｘを有する実質的に連続した領域１５ａを示している。この非常に狭いギャップ（領域１５ａの深さよりも小さい）は、リング１５ａのガードリング動作に実質的な影響を与えない。かくして、ドレイン領域１４と実質的に連続した領域１５ａの間のｐｎ接合４５からの空乏層４０の拡張は、ギャップ１４ｘの存在による影響を受けない。
【００５１】
ＡＰ注入およびその拡散はゲート酸化膜１６の成長後に行われるので、注入されたドーパント１５０は、この酸化膜の成長とは無関係に拡散させることができる。実際には、ＡＰ注入およびその拡散は、ゲート１１とその配線１１０用のポリシリコン材料の堆積およびエッチングの後でさえ実行される。かくして、本発明によれば、絶縁トレンチゲート１１およびゲート配線１１０の用意とは無関係に、ガードリング領域１５ａを設けるため、ラグドネスＡＰの注入および拡散を使用することが可能である。
【００５２】
より詳細には、図１０および図１１に示されるように、ＡＰプロセスシーケンスは以下の通り進行する。フォトリソグラフィーレジストマスクＡＰが塗布される。次に、ＡＰ注入１５０が実行され、レジストマスクＡＰが剥ぎ取られる。この段階で、チャネル注入が実行される前に、注入されたＡＰドーパント１５０をアニール処理し、拡散させるかどうかの選択の余地がある。これは、ラグドネスと、チャネル注入熱使用量の別々の最適化を可能にさせる。
【００５３】
図１０のＡＰ注入後、図１１の左半分に示されるように、装置セルにチャネル収容領域１５を設けるため、非マスクチャネル（Ｐボディ）注入が実行される。このＰボディ注入のアニール処理（および、勿論、ＡＰ注入されたドーパント１５０の更なる拡散）がその後に続き、約１０から１００分間、実行される。
【００５４】
プロセスフローの残りの部分は、従来通りでもよい。したがって、更なるプロセスステップは、表面領域１３を形成するためにマスクされたソースを注入するステップと、ソース接触窓を形成するため、酸化膜６１および６２を堆積させ、エッチ画成するステップと、取分け、ソース電極２３を形成するため、金属を堆積させ、エッチ画成し、ドレイン電極２４を形成するため、ウェハーの裏側で金属蒸着を行い、ウェハーを個別のＭＯＳＦＥＴボディに分割するステップと、を有する。堆積した酸化膜は、トレンチゲート１１の上に絶縁キャップ６１を形成し、上にあるソース電極２３と下にある配線１１０およびフィールドプレート１１４との間に層間絶縁体６２を形成する。しかし、自己整合型技術に基づくより複雑なプロセスフローは、フィンガー配線１１０および横方向に拡散した領域１５ａをプロセスシーケンスに組み込むことによって利点が得られる。自己整合型技術の実施形態の一例は、図１３および図２０を参照して説明される。
【００５５】
（図１２の実施形態）
図１２は、上記実施形態に対する変形例が示されている。
上記実施形態において、装置部分１１，１１０および１１４の各々は、図７に示されるように同じポリシリコン層２４から形成される。図１２の実施形態では、トレンチゲート１１は、マスクを使用しないで第１のポリシリコン層２４を堆積させ、平坦化することによって形成され、その後、より上層の部分１１０および１１４が、第２のポリシリコン層１２４を堆積させ、（マスクを使用して）エッチングすることによって形成される。
【００５６】
図７の実施形態では、ポリシリコン層２４は、トレンチ回路２０の内部とトレンチ回路２０の外側のウェハー表面１４ａ上の両方で、薄い（ゲート）酸化膜１６と隣接している。図１２の変形の実施形態は、自立型ポリシリコンフィンガー１１１を形成することができる。従って、図１２の実施形態の場合、（好ましくは、薄い層１６よりも厚い）犠牲層はエリア５０の上に設けられる。次に、フィンガー１１１は、ポリシリコン層１２４をこの犠牲層に堆積させ、その後、前記の実施形態と同様に、ポリシリコンをマスクし、エッチングすることによって形成することができる。次に、ＡＰ注入の前後の何れかで、犠牲層は、フィンガー１１１の下に空隙を形成するため、フィンガー１１１の下からエッチングによって取り除かれる。この空隙（並びにフィンガー構造体１１１のスペース１１２）は、配線１１０と下にあるエッジ領域１５ａとの間の容量を低減させ得る。これは、ＭＯＳＦＥＴのＣｇｓ容量を低下させるために利用可能であり、ここで、配線１１０はゲート配線であり、ソース電極は、ソース領域１３およびチャネル収容領域１５の両方と接触する。このように、空隙は、装置のスイッチング性能を改善することが可能である。
【００５７】
更に、図１２に概略的に描かれているように、第２のポリシリコン層１２４から形成された自立型フィンガー１１１は、アクティブセル型エリア１２０を横切って自立型ゲートバスバー１２１として延長させてもよい。これらのゲートバスバーは、図１２に示されるように、トレンチゲート回路１１と断続的に接触し得る。
【００５８】
（図１３から図２０の実施形態）
図２０には、トレンチゲートＭＯＳＦＥＴの実施形態が示され、（ゲート配線１１０の下側の）エッジ領域１５ａは、セル型アクティブエリア１２０を越えて、チャネル収容領域１５の拡張部分として設けられている。かくして、本実施形態のエッジ領域１５ａは、チャネル収容領域（Ｐボディ）１５と同じプロセスステップで設けられ、深さおよびドーパントのドーズ量は同じである。このゲート配線エリア５０におけるＰボディドーパントは、少なくとも実質的に連続した領域１５ａを形成するため、フィンガー１１１の下で拡散される。領域１５ａはアクティブチャネル領域ではない。なぜならば、後で領域１５に設けられるソース領域１３が領域１５ａには設けられないからである。
【００５９】
この実施形態は、上記の実施形態よりも幅の狭いポリシリコンフィンガー１１１との配線１１０を設けるため、側壁スペーサー技術を使用する。より幅の狭いポリシリコンフィンガー１１１を使用することによって、フィンガーの下でのドーパント拡散が促進され、自己整合型トレンチゲート技術を使用して得られるより小型の装置の特徴と適合する。自己整合型トレンチゲート技術を使用することによって、ソース領域１３、および、ソース電極２３用の接触窓を、幅の狭いゲートトレンチ２０に対して自己整合させることが可能になる。種々の自己整合型技術、例えば、英国優先日が２００１年１月２３日である係属中の英国特許出願第010695.5号（出願人文書番号PHNL010060）に記載されている技術を使用することが可能であり、この英国特許出願の全ての内容は参考文献としてそのまま援用される。
【００６０】
次に、図１３から２０を参照して、本発明による新規性のあるプロセスシーケンスを説明する。
【００６１】
トレンチゲート回路２０とゲート酸化膜のエッチング後、ポリシリコン２４が堆積させられ、シリコン酸化膜６０の高さまでエッチバック処理される。次に、周囲エリアを被うマスクを用いて、ポリシリコン２４がアクティブ装置エリア１２０内のシリコンウェハー表面１４ａの高さまで更にエッチバック処理される。その結果、装置の周囲（即ち、図１３に示されたエッチエリア５０）だけで、酸化膜６０のトレンチ窓が依然としてポリシリコン２４で充たされている。
【００６２】
その後、比較的薄い窒化膜２３６が堆積させられ、続いて、第２のポリシリコン２３８が堆積させられる。このポリシリコン層２３８は、図１４に示されるように、その後窒化膜表面まで異方的に下がるようにエッチバック処理される。窒化ポリシリコン構造体２３６,２３８は、前述の実施形態の酸化膜６１の代わりに、トレンチゲート１１を覆うために使用される。
【００６３】
続いて、比較的厚いＴＥＯＳ層２４０が堆積させられ、図１６および１７に示されるように、酸化物フィンガー２４２を画成するマスクを用いてエッチングされる。酸化物フィンガー２４２の幅の大きさは重要ではない。しかし、できるだけ多数の酸化物フィンガー２４２を作成することが一般に有用である。これにより、ゲート抵抗が低下する。
【００６４】
酸化物フィンガー２４２を形成するため用いられたＴＥＯＳエッチングは、下側の窒化膜２３６で終わる。続いて、酸化膜２４０によってマスクされていない窒化膜２３６のエリアは、図１５に示されるようにエッチングによって取り除かれる。
【００６５】
次に、第３のポリシリコン層２４４が、輪郭に堆積させられ、異方的にエッチバックされ、同時に、ゲートパッドおよびフィールドプレート１１４の少なくとも一方が必要とされるエリアをマスクする。このエッチバックによって、ループ形状のポリシリコンフィンガー１１１が、図１６および１７に示されるように、酸化物フィンガー２４２の側壁にポリシリコンスペーサーとして形成される。
【００６６】
次に、ポリシリコン部分１１１および１１４によってマスクされた場所を除いて、酸化膜６０、酸化物フィンガー２４２、および、中間の窒化膜２３６は、ウェハー表面１４ａまで異方的にエッチバックされる。図１８および１９はこの段階で得られた構造体を示す。
【００６７】
次に、図２０に示されるように、アクティブエリア１２０内のチャネル収容領域用のドーパント、および、ゲート配線エリア５０内のエッジ領域拡張部分１５ａ用のドーパントを設けるため、Ｐボディ注入１５１が実行される。その後、注入されたドーパントは、ポリシリコンフィンガー１１１の下に少なくとも実質的に連続した領域１５ａを形成するため、拡散させられる。この領域１５ａの連続性は、長期の拡散時間を必要とすることなく簡単に達成される。何故ならば、図２０に示されるように、ポリシリコンスペーサーフィンガー１１１の幅は非常に狭いからである。
【００６８】
このようなポリシリコンスペーサー技術は、マスクを使用して製作されたフィンガーよりも幅が狭いフィンガーを製作するので、自己整合型のオプションの場合に有利である。しかし、このようなスペーサー技術は、従来のトレンチゲートＭＯＳＦＥＴプロセスにおけるゲート接続の場合にも有利に使用できる。これは、プロセスの後半でＰボディ注入とＡＰ注入の両方を実行する機会を与えるものであり、最適化されたＰボディのドーピングプロファイルのために望ましい。従来のトレンチゲートＭＯＳＦＥＴの例に対する適切なプロセスフローは次の通りである。
【００６９】
ドリフト領域のエピタキシャル層成長の後、ゲートトレンチはエッチングされる。次に、ゲート酸化物が成長させられ、ポリシリコンが堆積させられ、シリコン表面まで下にエッチバックされる。続いて、比較的薄い窒化膜が堆積させられ、その後に比較的厚いＴＥＯＳ層が堆積させられる。この後、ＴＥＯＳ層は、酸化物フィンガーを画成するマスクを用いてエッチバックされる。ＴＥＯＳは、下の窒化膜で終了する。窒化膜はＴＥＯＳエッチング中にゲート酸化膜を保護する。続いて、窒化膜がエッチングで除去される。次に、ポリシリコン層が堆積させられ、マスクを用いて異方的にエッチバックされ、ポリシリコンスペーサーが酸化物フィンガーの側壁に形成される。この後、全ての酸化物（酸化物フィンガーを含む）と、下側の薄い窒化膜は、シリコン表面まで下へ異方的にエッチバックされる。続いて、ＡＰ注入が実行され、拡散させられ、Ｐボディ注入が実行される。更なるプロセスステップは、上述のように、従来のプロセスフローにおけるプロセスステップ（即ち、ソース注入およびアニール処理、ＴＥＯＳ堆積、ＣＯ接触窓エッチング、など）と同様である。
【００７０】
図２から図２０の上記の実施形態は、トレンチゲート回路をフィールドプレートまたはゲートパッドへ接続するためにポリシリコンフィンガーを使用する有利な方法を開示する。フィンガーを使用することによって、フィンガーの形成後にＰボディまたはＡＰを注入し、続いて、連続したＰ型エッジ領域を形成するためフィンガーの下で拡散させることが可能になる。フィンガーの狭さがこのような拡散を可能とする。
【００７１】
本開示内容から、その他の変形例および変更例が当業者にとって明らかになるであろう。このような変形例および変更例は、半導体装置の製造者の間で既に知られている等価的な特徴およびその他の特徴を含み、これらの等価的な特徴およびその他の特徴は、ここで開示された特徴の代わりに使用され、または、ここで既に開示された特徴に加えて使用される。
【００７２】
上記の説明では、ｎチャネル装置を形成するため、ｐ型注入が言及されている。勿論、ｐチャネル装置を形成するため、ｎ型注入を使用することが可能である。このように、上述の具体的な実施例はｎチャネル装置であり、そこでは、ソース領域１３およびドレイン領域１４はｎ型導電性を持ち、領域３２,２６はｐ型であり、電子反転チャネル１２はトレンチゲートによってアクティブ領域３２に誘起される。反対の導電型ドーパントを用いることにより、ｐチャネル装置は本発明に従って製造することができる。この場合、ソース領域１３およびドレイン領域１４はｐ型導電性をもち、領域３２,２６はｎ型であり、ホール反転チャネル１２はトレンチゲートによってアクティブ領域３２に誘起される。ＰボディおよびＡＰ注入に関する上記の説明は、対応したチャネル（Ｎボディ）およびラグドネス／ガードリング（ＡＮ）注入の説明に関して参照することができる。
【００７３】
本発明は、（トレンチゲート型の代わりに）プレーナーＤＭＯＳ型の、即ち、ＭＯＳゲートが（トレンチ内ではなく）ボディ表面の誘電体層に存在するパワーＭＯＳＦＥＴにも適用できる。本発明は、（ＭＯＳＦＥＴではなく）他の半導体装置において、例えば、バイポーラトランジスタにおいて、類似した問題を解決するために適用される。このような装置のアクティブ装置エリアはセル型でも、そうでなくてもよい。このように、本発明は、一般的に、エッジ領域の向こう側のアクティブ装置エリアから（導電性フィンガーの形式の）配線を設けるために使用でき、このエッジ領域は、フィンガーの間にドーパントを注入し、注入されたドーパントをフィンガーの下に拡散させることによって、装置ボディに形成される。
【００７４】
請求項は、本願においては、特定の特徴の組み合わせに関して構成されているが、本発明の開示範囲は、明示的若しくは黙示的に開示された新規性のある特徴若しくは新規性のある特徴の組み合わせ、または、それらを一般化した事項を、現時点で何れかの請求項に記載されている発明と同一の発明に関係しているかどうかとは無関係に、かつ、本発明が解決する技術的課題と同一の技術的課題の一部または全部を解決するかどうかとは無関係に、包含するものであることに注意すべきである。
【００７５】
出願人は、本願、または、本願から派生した更なる出願の係属中に、このような任意の特徴およびこのような任意の特徴の組み合わせの少なくとも一方に関して新たな請求項が立てられる可能性のあることを告知する。
【図面の簡単な説明】
【００７６】
【図１】従来にない（かつ公開されていない）自己整合型トレンチゲートＭＯＳＦＥＴの一部の略断面図であり、そのゲート配線の下にエッジ領域は存在しない。
【図２】本発明の一実施形態の特定の例の斜視図のＳＥＭ（走査型電子顕微鏡）写真であり、導電性フィンガーを含むゲート配線の下にエッジ領域が形成されている。
【図３Ａ】本発明のトレンチゲートＭＯＳＦＥＴの実施形態の一部の、ゲート配線の導電性フィンガーに沿った線に沿う略断面図である。
【図３Ｂ】ゲート配線の導電性フィンガーの間のスペースに沿った線に沿う図３ＡのトレンチゲートＭＯＳＦＥＴの実施形態の一部の略断面図である。
【図４】導電性フィンガーの下にある連続したエッジ領域の一例を示す図３Ａおよび３Ｂの線Ｘ−Ｘによる略断面図である。
【図５】導電性フィンガーの下にある実質的に連続したエッジ領域の一例を示す図３Ａおよび３Ｂの線Ｘ−Ｘによる略断面図である。
【図６】本発明の第１の実施形態による製造の連続した２段階における図３Ａ（並びに、図３Ｂ）の装置部分の略断面図である。
【図７】本発明の第１の実施形態による製造の連続した２段階における図３Ａ（並びに、図３Ｂ）の装置部分の略断面図である。
【図８】第１の実施形態において伝導性フィンガーのパターンを画成するためマスクを使用する製造の次の段階における略平面図である。
【図９Ａ】本発明の第１の実施形態による製造の次の段階における図７の装置部分の、伝導性フィンガーに沿った線に沿う略断面図である。
【図９Ｂ】本発明の第１の実施形態による製造の次の段階における図７の装置部分の、伝導性フィンガーの間のスペースに沿った線に沿う略断面図である。
【図１０】本発明の第１の実施形態による製造の次の段階における図７の装置部分の、伝導性フィンガーの間のスペースに沿った線に沿う略断面図である。
【図１１】本発明の第１の実施形態による製造の次の段階における図７の装置部分の、伝導性フィンガーの間のスペースに沿った線に沿う略断面図である。
【図１２】本発明の別の実施形態の特定の例においてアクティブ装置エリア上の自立型フィンガーとしての導電性フィンガーの拡張部を斜視図で示すため図２のＳＥＭ（走査型電子顕微鏡）写真を修正した図である。
【図１３】導電性フィンガーが側壁スペーサーとして形成される本発明の第２の実施形態による製造の一連の段階における装置部分の略断面図である。
【図１４】導電性フィンガーが側壁スペーサーとして形成される本発明の第２の実施形態による製造の一連の段階における装置部分の略断面図である。
【図１５】導電性フィンガーが側壁スペーサーとして形成される本発明の第２の実施形態による製造の一連の段階における装置部分の略断面図である。
【図１６】導電性フィンガーが側壁スペーサーとして形成される本発明の第２の実施形態による製造の一連の段階における装置部分の略断面図である。
【図１７】図１６の段階における装置部分の略平面図であり、図１６は図１７の線Ｃ−Ｃによる断面図である。
【図１８】第２の実施形態による製造の後続の段階における、図１６に対応する断面図である。
【図１９】第２の実施形態による製造の後続の段階における、図１７に対応する平面図であり、図１８は図１９の線Ｃ−Ｃによる断面図である。
【図２０】第２の実施形態による製造における更なる段階の略断面図である。
【国際公開パンフレット】
2005502204.tif 000003
2005502204.tif 000004
2005502204.tif 000005
2005502204.tif 000006
2005502204.tif 000007
2005502204.tif 000008
2005502204.tif 000009
2005502204.tif 000010
2005502204.tif 000011
2005502204.tif 000012
2005502204.tif 000013
2005502204.tif 000014
2005502204.tif 000015
2005502204.tif 000016
2005502204.tif 000017
2005502204.tif 000018
2005502204.tif 000019
2005502204.tif 000020
2005502204.tif 000021
2005502204.tif 000022
2005502204.tif 000023
2005502204.tif 000024
2005502204.tif 000025
2005502204.tif 000026
2005502204.tif 000027
2005502204.tif 000028
2005502204.tif 000029
2005502204.tif 000030
2005502204.tif 000031
2005502204.tif 000032
2005502204.tif 000033
2005502204.tif 000034
2005502204.tif 000035
2005502204.tif 000036
2005502204.tif 000037
2005502204.tif 000038
【国際調査報告】
2005502204.tif 000039
2005502204.tif 000040
2005502204.tif 000041