(57)【要約】 【課題】フェイルメモリの実装面積を小さくし、かつ、被試験装置からのフェイルビットマップを短時間に第２記憶媒体に転送することができるメモリ検査装置を提供する。【解決手段】本実施形態によるメモリ検査装置は、被試験装置から出力されるデータに基づいて該被試験装置のメモリセルの検査結果を複数回に分割して一時的に保持する第１記憶媒体を備える。第１プロセッサは、分割された検査結果を第１記憶媒体から読み出し、該検査結果を圧縮する。第２記憶媒体は、複数の被試験装置のそれぞれに対応して設けられ、圧縮後の検査結果を第１プロセッサから受け取り保存する。【選択図】  図１
2018136145.tif 000002
【特許請求の範囲】
【請求項１】
被試験装置から出力されるデータに基づいて該被試験装置のメモリセルの検査結果を複数回に分割して一時的に保持する第１記憶媒体と、
分割された前記検査結果を前記第１記憶媒体から読み出し、該検査結果を圧縮する第１プロセッサと、
複数の前記被試験装置のそれぞれに対応して設けられ、圧縮後の前記検査結果を前記第１プロセッサから受け取り保存する第２記憶媒体とを備えた、メモリ検査装置。
【請求項２】
前記第２記憶媒体、前記第１記憶媒体および前記第１プロセッサは、複数の前記被試験装置のそれぞれに対応して設けられている、請求項１に記載のメモリ検査装置。
【請求項３】
前記第１記憶媒体は、第１メモリ部分と第２メモリ部分とを備え、
前記被試験装置から前記検査結果を前記第１メモリ部分に取り込んでいるときに、前記第１プロセッサは、前記第２記憶媒体に格納された他の検査結果を、前記第２メモリ部分を用いて解析し、
前記被試験装置から前記検査結果を前記第２メモリ部分に取り込んでいるときに、前記第１プロセッサは、前記第２記憶媒体に格納された他の検査結果を、前記第２メモリ部分を用いて解析する、請求項１または請求項２に記載のメモリ検査装置。
【請求項４】
前記第１記憶媒体は、第１メモリ部分と第２メモリ部分とを備え、
前記検査結果を前記第１メモリ部分に取り込んでいるときに、前記第１プロセッサは、前記第２メモリ部分からの検査結果を圧縮して前記第２記憶媒体に格納し、
前記検査結果を前記第２メモリ部分に取り込んでいるときに、前記第１プロセッサは、前記第１メモリ部分からの検査結果を圧縮して前記第２記憶媒体に格納する、請求項１から請求項３のいずれか一項に記載のメモリ検査装置。
【請求項５】
前記検査結果を前記第１メモリ部分に取り込む動作と、前記検査結果を前記第２メモリ部分に取り込む動作とは、交互に連続して実行される、請求項３または請求項４に記載のメモリ検査装置。
【請求項６】
前記検査結果の解析において、前記第１プロセッサは、前記検査結果を前記第１記憶媒体に展開し、該検査結果と予め設定された第１フェイルパターンとを比較し、前記検査結果に前記第１フェイルパターンがある場合に、前記検査結果のうち前記第１フェイルパターンに対応するフェイルビットのアドレスを前記第２記憶媒体に格納し、
前記第１プロセッサは、前記検査結果のうち前記第１フェイルパターンに対応するフェイルビットをマスクした後に、該検査結果と予め設定された第２フェイルパターンとを比較し、前記検査結果に前記第２フェイルパターンがある場合に、前記検査結果のうち前記第２フェイルパターンに対応するフェイルビットのアドレスを前記第２記憶媒体に格納する、請求項１から請求項５のいずれか一項に記載のメモリ検査装置。
【請求項７】
前記第１記憶媒体、前記第１プロセッサおよび前記第２記憶媒体を含む複数のフェイルメモリユニットと、
前記被試験装置と前記複数のフェイルメモリユニットとの間に設けられ、前記検査結果を前記複数のフェイルメモリユニットのいずれかへ選択的に転送するセレクタとをさらに備えた、請求項１から請求項６のいずれか一項に記載のメモリ検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、メモリ検査装置に関する。
【背景技術】
【０００２】
メモリ検査装置は、被試験装置（ＤＵＴ（Device Under Tester））のフェイルビットを解析するために、ＤＵＴからのフェイルビットマップを格納するフェイルメモリ（以下、ＦＭともいう）を有する。ＦＭは、フェイルビットマップを一時的に格納した後、フェイルビット解析のために、該フェイルビットマップを、充分大きな容量を有する外部ストレージへ転送している。しかし、フェイルビットマップをＦＭから外部ストレージへ転送する際に、長時間かかってしまう。また、不良解析時においても、ＦＭと外部ストレージとの間のデータ転送に長時間かかってしまう。従って、メモリ検査装置の内部において、フェイルビットを高速に解析することが望まれている。
【０００３】
これに対し、メモリ検査装置内のＦＭを用いてフェイルビット解析を行うことが考えられる。しかし、ＦＭは、高速インタフェースを有するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等のメモリで構成されることが多く、その容量は外部ストレージよりも小さい。この場合、ＤＵＴの容量が大きくなると、ＦＭは、ＤＵＴ全体のフェイルビットマップを一度に格納することができない。
【０００４】
また、ＦＭ内のＳＤＲＡＭの個数を増大させることが考えられるが、この場合、ＦＭの実装面積が大きくなってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１１７０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フェイルメモリの実装面積の増大を抑制しつつ、内部で被試験装置からのフェイルビットマップを短時間に解析することができるメモリ検査装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態によるメモリ検査装置は、被試験装置から出力されるデータに基づいて該被試験装置のメモリセルの検査結果を複数回に分割して一時的に保持する第１記憶媒体を備える。第１プロセッサは、分割された検査結果を第１記憶媒体から読み出し、該検査結果を圧縮する。第２記憶媒体は、複数の被試験装置のそれぞれに対応して設けられ、圧縮後の検査結果を第１プロセッサから受け取り保存する。
【図面の簡単な説明】
【０００８】
【図１】本実施形態によるメモリ検査装置１の構成の一例を示すブロック図。
【図２】１つのメモリ５１の内部構成の一例を示すブロック図。
【図３】１つのＣＰＵ５２の内部構成の一例を示すブロック図。
【図４】本実施形態によるメモリ検査装置１のＦＢＭの格納動作を示すフロー図。
【図５】ＦＢＭの格納動作を示す概念図。
【図６】フェイル解析の一例を示すフロー図。
【図７】フェイル解析の一例を示す概念図。
【図８】変形例１によるメモリ検査装置１の動作を示すフロー図。
【図９】変形例４によるメモリ検査装置１の構成の一例を示すブロック図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
図１は、本実施形態によるメモリ検査装置１の構成の一例を示すブロック図である。メモリ検査装置１は、被試験装置２（以下、ＤＵＴ（Device Under Tester）ともいう）にテストパターンを入力し、ＤＵＴ２から出力された出力信号に基づいてＤＵＴ２内のメモリセルのパス／フェイルを判定する。さらに、メモリ検査装置１は、ＤＵＴ２の面内におけるフェイルビットマップ（以下、ＦＢＭともいう）を作成し、このＦＢＭをメモリ検査装置１内のストレージに格納する。ＦＢＭは、ＤＵＴ２のフェイルビットの解析等に用いられる。
【００１１】
ＤＵＴ２は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等の半導体メモリである。ＮＡＮＤ型ＥＥＰＲＯＭは、平面型メモリ、立体型メモリのいずれでもよい。
【００１２】
近年、ＮＡＮＤ型ＥＥＰＲＯＭのメモリ容量は増加傾向にあり、ＤＵＴからのＦＢＭを格納するフェイルメモリ（以下、ＦＭともいう）もそれに伴い大容量化することが望まれている。また、メモリ検査装置１は、検査時間を低減させるために複数のＤＵＴを同時に検査する。この場合、ＦＭは１度に検査するＤＵＴの個数分の容量を必要とし、ＦＭの容量はさらに増大する。
【００１３】
一方、ＮＡＮＤ型ＥＥＰＲＯＭを検査する場合、ＮＡＮＤ型ＥＥＰＲＯＭよりも速いインタフェースを有するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory） がＦＭとして用いられることが多い。これにより、ＦＭは、ＦＢＭをスムーズに取り込み、ＦＢＭの格納時間や解析時間を短縮させることができる。しかし、ＳＤＲＡＭは、ＮＡＮＤ型ＥＥＰＲＯＭよりも容量において小さい。従って、ＤＵＴの容量が大きく増大すると、それに伴い、ＦＭに用いられるＳＤＲＡＭの個数やそれに関連する部品も増大する。この場合、ＦＭの実装面積は現実的に確保することが困難になる。
【００１４】
例えば、ＦＭが８ギガバイトのＳＯＤＩＭＭ（Small Outline Dual In-line Memory Module）で構成されているものとする。この場合、メモリ検査装置１が１テラビットのＤＵＴを１０２４個同時に検査し、そのＦＢＭ全体をＦＭに取り込もうとすると、ＦＭは、１６３８４個のＳＯＤＩＭＭで構成される必要がある。このようなＦＭの実装面積は非常に大きくなり、現実的ではない。
【００１５】
これに対し、ＦＭの容量をＤＵＴの容量よりも小さくし、ＦＭは、ＤＵＴからの出力信号を分割して取り込むことが考えられる。この場合、メモリ検査装置１は、ＦＭに一旦取り込んだＦＢＭをメモリ検査装置１の外部に設けられた外部ストレージへ転送し保存する。しかし、ＦＢＭをＦＭから外部ストレージへ転送するためには、長時間かかってしまう。また、この場合、ＦＭは、ＤＵＴ全体のＦＢＭを展開することができず、部分ごとのＦＢＭしか展開できない。従って、ＦＢＭ全体のフェイル解析にも長時間かかる。
【００１６】
このような問題に対処するために、本実施形態によるメモリ検査装置１は、ストレージをフェイルメモリの一部としてメモリ検査装置１の内部に設けている。以下、メモリ検査装置１の構成をより詳細に説明する。
【００１７】
本実施形態によるメモリ検査装置１は、図１に示すように、プローバ１０と、テストパターン発生部・フェイル判定部２０と、セレクタ３０と、フェイルメモリユニット４０ａ〜４０ｄとを備えている。
【００１８】
プローバ１０は、検査用のプローブを有し、例えば、ステージ（図示せず）上に載置された半導体ウェハのＤＵＴ２にプローブを接触させる。プローバ１０は、テストパターン発生部・フェイル判定部２０からのテストパターンに従って、ＤＵＴ２に電力を供給し、それによってＤＵＴ２から出力される信号をテストパターン発生部・フェイル判定部２０へ伝達する。プローバ１０は、１度のタッチダウンで、１チップのＤＵＴ２に接触してもよく、複数チップのＤＵＴ２に接触してもよい。また、プローバ１０は、１度のタッチダウンで、半導体ウェハ全体のチップのＤＵＴ２に接触してもよい。プローバ１０のタッチダウンは、プローバ１０がＤＵＴ２の上方からＤＵＴ２に接触するまで低下する動作である。
【００１９】
第２プロセッサとしてのテストパターン発生部・フェイル判定部２０（以下、ＣＰＵ２０ともいう）は、予め設定されたテストパターンをＤＵＴ２へ入力し、ＤＵＴ２から出力されるデータに基づいて各メモリセルのパス／フェイルを判定する。例えば、メモリセルのフェイル／パスを試験する際に、ＤＵＴ２に同一論理のデータ（例えば、“０”）を一旦書き込む。次に、ＤＵＴ２からデータを読み出す。ＤＵＴ２から読み出されたデータが逆論理のデータ（例えば、“１”）に変化している場合には、ＣＰＵ２０は、そのメモリセルをフェイルビットとして判定する。フェイルビットは、ＤＵＴ２において欠陥メモリセルとして取り扱われるメモリセルである。これにより、メモリ検査装置１は、ＤＵＴ２におけるＦＢＭ（フェイルビットマップ）を得る。ＦＢＭは、ＤＵＴ２のメモリセルの検査結果を示す情報であり、例えば、フェイルビットとその位置を示すアドレスとを含むデータである。
【００２０】
セレクタ３０は、テストパターン発生部・フェイル判定部２０とフェイルメモリユニット４０ａ〜４０ｄとの間に設けられており、ＦＢＭをフェイルメモリユニット４０ａ〜４０ｄのいずれかに選択的に送る。
【００２１】
フェイルメモリユニット４０ａ〜４０ｄは、それぞれ複数のストレージユニット５０を備えており、それぞれ同じ構成を有する。フェイルメモリユニット４０ａ〜４０ｄは、例えば、プローバ１０のダッチダウンに対応してＦＢＭを格納するように設けられている。即ち、１回目のダッチダウンで得られるＦＢＭは、フェイルメモリユニット４０ａに転送され、２回目のダッチダウンで得られるＦＢＭは、フェイルメモリユニット４０ｂに転送され、３回目のダッチダウンで得られるＦＢＭは、フェイルメモリユニット４０ｃに転送され、４回目のダッチダウンで得られるＦＢＭは、フェイルメモリユニット４０ｄに転送される。尚、図１には、４つのフェイルメモリユニット４０ａ〜４０ｄが表示されている。しかし、フェイルメモリユニットの個数は、４つに限定されない。
【００２２】
ストレージユニット５０は、例えば、ＤＵＴ２のそれぞれに対応して設けられている。従って、フェイルメモリユニット４０ａ〜４０ｄは、それぞれ、１度のタッチダウンで検査するＤＵＴ２の個数と同数のストレージユニット５０を有する。例えば、１度のタッチダウンで４個のＤＵＴ２を検査可能な場合、フェイルメモリユニット４０ａ〜４０ｄは、それぞれ、４個のストレージユニット５０を有する。１度のタッチダウンで半導体ウェハ全体を検査可能な場合、フェイルメモリユニット４０ａ〜４０ｄは、それぞれ、半導体ウェハに含まれるＤＵＴ２と同数のストレージユニット５０を有する。ただし、ＤＵＴ２、フェイルメモリユニットおよびストレージユニットの対応関係および個数は、これに限定されない。
【００２３】
ストレージユニット５０は、上述の通り、ＤＵＴ２に対応して設けられており、メモリ５１と、ＣＰＵ５２と、ストレージ５３とを備えている。
【００２４】
第１記憶媒体としてのメモリ５１は、セレクタ３０を介してＣＰＵ２０からＦＢＭを受け取り、ＦＢＭを一時的に保持する。メモリ５１には、例えば、ＳＤＲＡＭを用いている。メモリ５１の容量は、ＤＵＴ２としてのＮＡＮＤ型ＥＥＰＲＯＭのそれよりも小さく、１つのＤＵＴ２のＦＢＭを複数回に分割して保持する。これにより、メモリ５１の実装面積を比較的小さくすることができる。また、メモリ５１は、フェイル解析において、ＣＰＵ５２の一時的なキャッシュメモリとしても用いられる。メモリ５１は、高速インタフェースを有し、ＣＰＵ５２と高速にデータをやり取りすることができるが、メモリ容量がメモリ５３よりも小さい。メモリ５１は、揮発性メモリでもよい。
【００２５】
第１プロセッサとしてのＣＰＵ５２は、分割されたＦＢＭをメモリ５１から読み出し、そのＦＢＭを圧縮し、圧縮されたＦＢＭをストレージ５３へ格納する。ストレージ５３への格納処理は、メモリ５１への取込み処理よりも遅く、時間がかかる。従って、ＦＢＭを圧縮することによって、ストレージ５３への格納処理にかかる時間を短縮する。
【００２６】
また、ＣＰＵ５２は、ストレージ５３からＦＢＭを読み出して、ＦＢＭをメモリ５１に展開して、ＦＢＭのフェイル解析を実行する。フェイル解析については、後で説明する。
【００２７】
第２記憶媒体としてのストレージ５３は、圧縮後のＦＢＭをＣＰＵ５２から受け取り格納する。ストレージ５３には、例えば、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）等を用いている。ストレージ５３の容量は、ＤＵＴ２のそれよりも大きく、多くのＤＵＴ２のＦＢＭを格納することができる。ストレージ５３に格納されたＦＢＭは、フェイル解析に用いられる。メモリ５３は、インタフェースにおいてメモリ５１よりも遅いが、メモリ容量がメモリ５３よりも大きく、ＦＢＭを長期間に亘って保存可能である。メモリ５３は、不揮発性メモリであることが好ましい。
【００２８】
メモリ５１、ＣＰＵ５２、および、ストレージ５３は、それぞれＤＵＴ２に対応して設けられている。ただし、メモリ５１およびＣＰＵ５２は、複数のＤＵＴ２に対して共通に設けられていてもよい。ストレージ５３は、圧縮されたＦＢＭの格納速度を速めるためにＤＵＴ２のそれぞれに対応して設けられている。
【００２９】
図２は、１つのメモリ５１の内部構成の一例を示すブロック図である。メモリ５１は、２分割されており、第１メモリ部分Ｍａと第２メモリ部分Ｍｂとを備えている。第１メモリ部分Ｍａおよび第２メモリ部分Ｍｂは、それぞれ同じ構成でよい。
【００３０】
例えば、第１メモリ部分ＭａがＦＢＭを取り込んだ後、ＣＰＵ５２は、第１メモリ部分Ｍａに保持されたＦＢＭを読み出して圧縮し、圧縮されたＦＢＭをストレージ５３へ格納する。このとき、第１メモリ部分Ｍａは新たなＦＢＭを取り込むことができないので、第２メモリ部分ＭｂがＦＢＭを引き続き取り込む。第２メモリ部分ＭｂがＦＢＭを取り込んでいる間に、ＣＰＵ５２は第１メモリ部分Ｍａに保持されたＦＢＭを圧縮してストレージ５３へ格納する。
【００３１】
第２メモリ部分ＭｂがＦＢＭを取り込んだ後、ＣＰＵ５２は、今度は、第２メモリ部分Ｍｂに保持されたＦＢＭを読み出して圧縮し、圧縮されたＦＢＭをストレージ５３へ格納する。このとき、第２メモリ部分Ｍｂは新たなＦＢＭを取り込むことができないので、第１メモリ部分ＭａがＦＢＭを引き続き取り込む。第１メモリ部分ＭａがＦＢＭを引き続き取り込んでいる間に、ＣＰＵ５２は第２メモリ部分Ｍｂに保持されたＦＢＭを圧縮してストレージ５３へ格納する。このように、ＦＢＭを第１メモリ部分Ｍａに取り込む動作と、ＦＢＭを第２メモリ部分Ｍｂに取り込む動作とは、交互に（排他的に）連続して実行される。これにより、ストレージユニット５０は、或るＤＵＴ２のＦＢＭを連続してシームレスに取り込みかつストレージ５３へ格納することができる。即ち、メモリ５１は、ＦＢＭの取り込みに関してインターリーブ動作することができる。
【００３２】
また、ＦＢＭを第１メモリ部分Ｍａに取り込んでいるときに、ＣＰＵ５２は、ストレージ５３に格納されたＦＢＭの少なくとも一部を第２メモリ部分Ｍｂに展開してそのＦＢＭを解析してもよい。一方、ＦＢＭを第２メモリ部分Ｍｂに取り込んでいるときには、ＣＰＵ５２は、ストレージ５３に格納されたＦＢＭの少なくとも一部を第１メモリ部分Ｍａに展開してそのＦＢＭを解析してもよい。このように、ＣＰＵ５２は、ＦＢＭを第１または第２メモリ部分Ｍａ、Ｍｂの一方に取り込んでいるときに、その他方（即ち、バックサイド）をフェイルビットの解析に用いてもよい。このようにしても、ストレージユニット５０は、或るＤＵＴ２のＦＢＭをシームレスに連続的に取り込みかつ格納することができる。
【００３３】
尚、ＦＢＭの取込み時間とＦＢＭの圧縮時間あるいはフェイルビットの解析時間とが適合するように、第１または第２メモリ部分Ｍａ、Ｍｂの容量は調節される必要がある。また、本実施形態において、メモリ５１は、２分割されている。しかし、メモリ５１の分割数はこれに限定されず、３分割以上であってもよい。
【００３４】
図３は、１つのＣＰＵ５２の内部構成の一例を示すブロック図である。ＣＰＵ５２は、マルチコアの構成を有し、コアＣａ〜Ｃｄを備える。これにより、ＣＰＵ５２の圧縮動作は、複数のコアＣａ〜Ｃｄで複数のスレッドを並列動作させることによって短時間で実行することができる。ＦＢＭのデータは、シーケンシャルにＣＰＵ５２に入力され、空いているコアＣａ〜Ｃｄで連続的に圧縮処理される。コアＣａ〜Ｃｄのそれぞれは、複数スレッドを同時に並列処理可能にしてもよい。
【００３５】
コアＣａ〜Ｃｄは、それぞれ同一の処理能力（処理速度）を有する。しかし、ＦＢＭの圧縮処理にかかる時間は、フェイルビットのカウント値やフェイルパターン等によって異なる。従って、コアＣａ〜Ｃｄは、同時に圧縮処理を開始したとしても、その圧縮処理が同時に終了するとは限らない。従って、ＦＢＭのデータは、メモリ５１から転送されたときに空いているコアＣａ〜Ｃｄで圧縮処理される。これにより、ＣＰＵ５２の圧縮動作は、ＦＢＭを連続的に短時間で圧縮処理することができる。
【００３６】
本実施形態によるメモリ検査装置１は、メモリ５１だけでなく、ＦＢＭを処理するＣＰＵ５２およびＦＢＭを格納するストレージ５３も内部に備えている。これにより、ＦＢＭの格納やＦＢＭを用いたフェイル解析のために、外部ストレージへアクセスする必要が無くなる。また、ストレージユニット５０は、ＤＵＴ２ごとに設けられており、対応するＤＵＴ２のＦＢＭをストレージ５３へ格納することができる。これにより、複数のストレージユニット５０は、複数のＤＵＴ２のＦＢＭの取込み処理、圧縮処理および格納処理を同時並行して実行することができる。その結果、フェイルメモリユニット４０ａ〜４０ｄの全体の動作も高速になる。また、ストレージ５３は、対応するＤＵＴ２のＦＢＭを格納するので、各ＤＵＴ２のフェイル解析が容易になる。
【００３７】
次に、本実施形態によるメモリ検査装置１の動作を説明する。
【００３８】
図４は、本実施形態によるメモリ検査装置１のＦＢＭの格納動作を示すフロー図である。図５は、ＦＢＭの格納動作を示す概念図である。
【００３９】
まず、プローバ１０が半導体ウェハ上にタッチダウンし、プローブをＤＵＴ２に接触させる。次に、ＣＰＵ２０がプローバ１０を介してテストパターンに従った電力を供給し、テストパターンに対するＤＵＴ２からの出力信号を受け取る（Ｓ１０）。
【００４０】
次に、ＣＰＵ２０は、出力信号を期待値と比較して、出力信号が期待値に等しい論理値であるか判定し、ＦＢＭを作成する（Ｓ２０）。出力信号が期待値に等しい論理値である場合に、ＣＰＵ２０は、そのビット（メモリセル）をパスと判定し、出力信号が期待値と異なる論理値である場合に、ＣＰＵ２０は、そのビットをフェイルと判定する。
【００４１】
フェイルビットおよびそのアドレスを含む検査結果としてのＦＢＭは、セレクタ３０を介してフェイルメモリユニット４０ａ〜４０ｄのいずれかに分割しながら転送される（Ｓ３０）。例えば、セレクタ３０がフェイルメモリユニット４０ａを選択し、ＦＢＭをフェイルメモリユニット４０ａへ転送した場合、フェイルメモリユニット４０ａは、メモリ５１に分割されたＦＢＭを一時的に保持する。このとき、図５に示すように、各ストレージユニット５０のメモリ５１は、それぞれに対応するＤＵＴ２のＦＢＭを取り込む。
【００４２】
次に、ＣＰＵ５２は、メモリ５１に格納されたＦＢＭを読み出して、ＦＢＭを圧縮処理する（Ｓ４０）。このとき、図５に示すように、各ストレージユニット５０のＣＰＵ５２は、それぞれに対応するＤＵＴ２のＦＢＭを圧縮処理する。その後、ＣＰＵ５２は、圧縮されたＦＢＭをストレージ５３へ格納する（Ｓ５０）。このとき、図５に示すように、各ストレージユニット５０のＣＰＵ５２は、それぞれに対応するＤＵＴ２のＦＢＭをストレージ５３へ格納する。
【００４３】
尚、図２および図３を参照して説明したように、ＣＰＵ５２は、メモリ５１の第１および第２メモリ部分Ｍａ、Ｍｂを用いて、ＦＢＭを連続してシームレスに取り込むことができる。これにより、ＦＢＭの取込み処理は、メモリ検査装置１の内部処理によって律速されることなく、スムーズに行われる。
【００４４】
次に、ＦＢＭのフェイル解析について説明する。
【００４５】
図６は、フェイル解析の一例を示すフロー図である。図７は、フェイル解析の一例を示す概念図である。ＣＰＵ５２がフェイル解析を実行する場合、ＣＰＵ５２は、ストレージ５３に格納されたＦＢＭを用いてフェイル解析する。
【００４６】
まず、ＣＰＵ５２は、ストレージ５３から解析に必要なＦＢＭを読み出して解凍し、解凍されたＦＢＭをメモリ５１に書き込み、展開する（Ｓ６０）。
【００４７】
次に、ＣＰＵ５２は、メモリ５１に展開されたＦＢＭを、予め設定された第ｎ（ｎは正整数）フェイルパターンと比較する。当初、ｎ＝１とする。従って、ＣＰＵ５２は、メモリ５１に展開されたＦＢＭを、予め設定された第１フェイルパターンと比較する。（Ｓ７０）。
【００４８】
フェイルパターンは、半導体ウェハ面内におけるフェイルビットの位置、配列、模様等を示すフェイルビットの物理的な形状パターンである。フェイルパターンと不良原因とは互いに関連するので、不良原因は、フェイルパターンによって或る程度特定することができる。このようなフェイルパターンは、不良原因とともにデータベースとしてメモリ検査装置１の外部または内部のストレージに予め格納しておく。多数のフェイルパターンを予め準備しておくことによって、メモリ検査装置１は、種々の不良原因を自動で抽出することができる。
【００４９】
フェイルパターンとＦＢＭとの比較は、例えば、ＤＵＴ２内におけるメモリブロック、ページ、カラム等の或る単位に含まれるフェイルビットの個数を用いて実行される。例えば、ＣＰＵ５２は、ＤＵＴ２内の或る解析対象ページにあるフェイルビットをカウントする。次に、ＣＰＵ５２は、その解析対象ページのフェイルビットの個数を、データベースに予め格納されたページに関するフェイルパターンの閾値と比較する。解析対象ページのフェイルビットの個数が閾値を超える場合、ＣＰＵ５２は、その解析対象ページに不良原因があると判定する。同様に、ＣＰＵ５２は、メモリブロックやカラム等についてもフェイルビットをカウントして、その個数をメモリブロックやカラム等に関するフェイルパターンの閾値と比較する。これにより、ＣＰＵ５２は、メモリブロックやカラム等の不良原因を判定することができる。尚、フェイル解析は、メモリブロックのように２次元的なエリアについて実行されてもよく、ページやカラムのように１次元的なラインについて実行されてもよい。さらに、フェイル解析は、特定のメモリセルついてピンポイントで実行されてもよい。
【００５０】
ここで、ＦＢＭのフェイルビット数が第１フェイルパターンの閾値を超えた場合、ＣＰＵ５２は、ＦＢＭに第１フェイルパターンがあると判断する（Ｓ７０のＹＥＳ）。この場合、ＣＰＵ５２は、ＦＢＭ内にある第１フェイルパターンをマスクする（Ｓ８０）。ＣＰＵ５２が第１フェイルパターンをマスクすることによって、ＦＢＭ内にある第１フェイルパターンは、ＦＢＭ上においてフェイル状態から除かれる。即ち、ＦＢＭ内にある第１フェイルパターンは、ＦＢＭにおいてフェイル状態からパス状態に変更される。
【００５１】
次に、ＣＰＵ５２は、マスク後のＦＢＭを再度圧縮してストレージ５３へ格納する（Ｓ９０）。それとともに、ＣＰＵ５２は、第１フェイルパターンに対応するフェイルビットのアドレス等のフェイル情報も圧縮してストレージ５３に格納する。
【００５２】
ＦＢＭのフェイルビット数が第１フェイルパターンの閾値未満である場合、ＣＰＵ５２は、ＦＢＭに第１フェイルパターンがないと判断する（Ｓ７０のＮＯ）。この場合、ＣＰＵ５２は、ＦＢＭをマスクせず、ＦＢＭをそのまま圧縮してストレージ５３に再度格納する（Ｓ９５）。
【００５３】
他のフェイルパターンがある場合（Ｓ１００のＹＥＳ）、ＣＰＵ５２は、ｎを１だけ増大させて、ステップＳ７０〜Ｓ９５を繰り返す。これにより、ＣＰＵ５２は、他のフェイルパターン（第２、第３・・・フェイルパターン）についても同様にフェイル解析を実行する。これにより、ＦＢＭのフェイルの種類がフェイルパターンごとに分類される。
【００５４】
例えば、ｎ＝２の場合、ＣＰＵ５２は、ストレージ５３から解析に必要なＦＢＭを読み出して解凍し、解凍されたＦＢＭをメモリ５１に書き込み、展開する。このとき、展開されるＦＢＭは、第１フェイルパターンを除いた一次分類後のＦＢＭとなっている。
【００５５】
次に、ＣＰＵ５２は、メモリ５１に展開されたＦＢＭを、予め設定された第２フェイルパターンと比較する（Ｓ７０）。第２フェイルパターンは、第１フェイルパターンと異なる種類のフェイルパターンである。
【００５６】
ＦＢＭのフェイルビット数が第２フェイルパターンの閾値を超える場合、ＣＰＵ５２は、ＦＢＭに第２フェイルパターンがあると判断する（Ｓ７０のＹＥＳ）。この場合、ＣＰＵ５２は、ＦＢＭ内にある第２フェイルパターンをマスクする（Ｓ８０）。第２フェイルパターンをマスクすることによって、ＦＢＭ内にある第２フェイルパターンは、ＦＢＭにおいてフェイル状態から除かれる。
【００５７】
次に、ＣＰＵ５２は、マスク後のＦＢＭを再度圧縮してストレージ５３へ格納する（Ｓ９０）。それとともに、ＣＰＵ５２は、第２フェイルパターンに対応するフェイルビットのアドレスを圧縮してストレージ５３に格納する。即ち、第２フェイルパターンを除いた二次分類後のＦＢＭがストレージ５３に格納される。
【００５８】
ＦＢＭのフェイルビット数が第２フェイルパターンの閾値未満である場合、ＣＰＵ５２は、ＦＢＭに第２フェイルパターンがないと判断する（Ｓ７０のＮＯ）。この場合、ＣＰＵ５２は、ＦＢＭをマスクせず、ＦＢＭをそのまま圧縮してストレージ５３に格納する（Ｓ９５）。
【００５９】
全てのフェイルパターンについて解析が実行された場合（Ｓ１００のＮＯ）、フェイル解析が終了する。
【００６０】
このように、本実施形態によるメモリ検査装置１は、フェイルメモリユニット４０ａ〜４０ｄ内においてＦＢＭの格納だけでなく、ＦＢＭのフェイル解析も実行することができる。即ち、本実施形態によれば、外部サーバーでフェイル解析する必要がなく、メモリ検査装置１の内部でフェイル解析を実行することができる。
【００６１】
フェイル解析は、ＤＵＴ２からのＦＢＭを図２の第１または第２メモリ部分Ｍａ、Ｍｂの一方に取り込んでいるときに、第１または第２メモリ部分Ｍａ、Ｍｂの他方を用いて実行され得る。即ち、ＣＰＵ５２は、第１または第２メモリ部分Ｍａ、Ｍｂのいずれかバックサイドでフェイル解析を実行することができる。これにより、ストレージユニット５０は、或るＤＵＴ２のＦＢＭをシームレスに連続的に取り込むことができ、かつ、フェイル解析の時間を短縮することができる。
【００６２】
ＣＰＵ５２は、ＦＢＭを第１または第２メモリ部分Ｍａ、Ｍｂの一方に取り込んでいるときに、その他方に保持されたＦＢＭを読み出して圧縮してストレージ５３へ格納することもできる。この場合、ＣＰＵ５２は、ＦＢＭの圧縮処理および格納処理をフェイル解析よりも優先して実行し、ＦＢＭの圧縮処理および格納処理の完了後、フェイル解析を実行すればよい。
【００６３】
あるいは、上述のように、メモリ５１を３分割してもよい。この場合、３つのメモリ部分のうち第１メモリ部分にＦＢＭを取り込んでいるときに、ＣＰＵ５２は、第２メモリ部分においてＦＢＭの圧縮処理および格納処理を実行し、第３メモリ部分においてフェイル解析を実行してもよい。このようにしても、ストレージユニット５０は、ＤＵＴ２のＦＢＭをシームレスに連続的に取り込むことができ、かつ、フェイル解析の時間を短縮することができる。
【００６４】
本実施形態によれば、メモリ検査装置１内のストレージユニット５０が、ＤＵＴ２ごとに設けられており、対応するＤＵＴ２のＦＢＭをストレージ５３へ格納する。これにより、メモリ検査装置１は、ＮＡＮＤ型ＥＥＰＲＯＭのような大容量メモリデバイスのＦＢＭを内部に格納することができる。メモリ５１は、ＦＢＭを分割して取り込み、ＣＰＵ５２はそのＦＢＭを圧縮してストレージ５３へ格納する。従って、メモリ５１は、ＮＡＮＤ型ＥＥＰＲＯＭのような大容量にする必要はなく、高速ではあるが小容量なＳＤＲＡＭで充分に構成することができる。これにより、メモリ５１の実装面積が比較的小さくなる。また、ＣＰＵ５２がメモリ５１とストレージ５３との間でＦＢＭの受け渡し可能としているので、ＣＰＵ５２は、ＦＢＭの格納やフェイル解析を、メモリ検査装置１の内部で完結させることができる。尚、フェイル解析に用いられるフェイルパターンについては、外部のデータベースから取り込む場合もある。
【００６５】
メモリ５１は複数のメモリ部分に分割されている。これにより、メモリ５１は、ＦＢＭの取り込みに関してインターリーブ動作することができる。ＣＰＵ５２は、複数のコアを有し、あるいは、複数のスレッドを同時に処理可能である。これにより、ＣＰＵ５２の圧縮処理、格納処理およびフェイル解析は、同時並行して実行することができ、処理時間の短縮に繋がる。
【００６６】
（変形例１）
上記実施形態では、ＣＰＵ５２は、ストレージ５３に格納されているＦＢＭを展開した後、フェイルビットをカウントし、フェイルパターンの判定を行い、上記マスク処理および再圧縮処理を行っている。即ち、フェイルビットのカウントは、ＦＢＭの展開後に実行されている。
【００６７】
これに対し、変形例１によるＣＰＵ５２は、図４のステップＳ２０においてＦＢＭの作成後、ステップＳ５０においてＦＢＭをストレージ５３に格納するまでにフェイルビットを予めカウントする。即ち、ＣＰＵ５２は、ＦＢＭを取り込んで圧縮する際に、フェイルビットのカウントも実行する。そして、ＣＰＵ５２は、そのカウント値をＦＢＭとともにストレージ５３に予め格納しておく。
【００６８】
フェイル解析時には、ＣＰＵ５２は、ＦＢＭの展開前に、ストレージ５３からカウント値を読み出し、フェイルパターンの判定およびマスク情報を生成する。その後、ＣＰＵ５２は、ストレージ５３からＦＢＭを展開する際に、マスク後のＦＢＭをメモリ５１に展開する。そして、ＣＰＵ５２は、ＦＢＭを再度圧縮する際に、マスク後のＦＢＭのフェイルビットのカウントを実行し、そのカウント値をＦＢＭとともにストレージ５３に格納する。
【００６９】
尚、変形例１によるメモリ検査装置１の構成は、上記実施形態の構成と同様でよい。
【００７０】
図８（Ａ）および図８（Ｂ）は、変形例１によるメモリ検査装置１の動作の一例を示すフロー図である。図８（Ａ）は、ＦＢＭの格納動作を示し、図８（Ｂ）は、フェイル解析を示す。
【００７１】
まず、図８（Ａ）に示すように、図４のステップＳ１０〜Ｓ３０の実行後、ＣＰＵ５２は、ＦＢＭのフェイルビットをカウントする（Ｓ３１）。
【００７２】
次に、ＣＰＵ５２は、ＦＢＭを圧縮する（Ｓ３２）。
【００７３】
次に、ＣＰＵ５２は、圧縮されたＦＢＭをカウント値とともにストレージ５３に格納する（Ｓ３３）。
【００７４】
フェイル解析時には、図８（Ｂ）に示すように、ＣＰＵ５２は、ＦＢＭの展開前に、ストレージ５３からカウント値を読み出し（Ｓ３４）、第１フェイルパターンがあるか否かを判定する（Ｓ３５）。このとき、ＣＰＵ５２は、ＦＢＭと第１フェイルパターンとを比較する。比較動作は、図６のステップＳ７０を参照して説明した比較動作と同様でよい。
【００７５】
ＦＢＭのフェイルビット数が第１フェイルパターンの閾値を超える場合、ＣＰＵ５２は、ＦＢＭに第１フェイルパターンがあると判断する（Ｓ３５のＹＥＳ）。この場合、ＣＰＵ５２は、第１フェイルパターンをマスクするためにマスク情報を生成する（Ｓ３６）。
【００７６】
ＦＢＭのフェイルビット数が第１フェイルパターンの閾値未満である場合、ＣＰＵ５２は、ＦＢＭに第１フェイルパターンがないと判断する（Ｓ３５のＮＯ）。この場合、ＣＰＵ５２は、マスク情報を生成しない（Ｓ３７）。
【００７７】
次に、ＣＰＵ５２は、ストレージ５３からＦＢＭを読み出し、マスク処理を実行後、マスク後のＦＢＭをメモリ５１に展開する（Ｓ３８）。このように、メモリ５１には、マスク後のＦＢＭが展開される。マスク情報が作成されていない場合（Ｓ３７）には、マスク後のＦＢＭは、ストレージ５３に格納されていたＦＢＭと同じである。
【００７８】
次に、ＣＰＵ５２は、マスク後のＦＢＭのフェイルビットのカウントを実行し、ＦＢＭを再度圧縮する（Ｓ３９）。
【００７９】
次に、ＣＰＵ５２は、そのカウント値を圧縮されたＦＢＭとともにストレージ５３に格納する（Ｓ４１）。
【００８０】
他のフェイルパターンがある場合（Ｓ１００のＹＥＳ）、ＣＰＵ５２は、ｎを１だけ増大させて、ステップＳ３４〜Ｓ１００を繰り返す。これにより、ＣＰＵ５２は、他のフェイルパターン（第２、第３・・・フェイルパターン）についても同様にフェイル解析を実行する。これにより、ＦＢＭのフェイルの種類がフェイルパターンごとに分類される。
【００８１】
変形例１のその他の動作は、上記実施形態の動作と同様でよい。
【００８２】
変形例１によれば、ＦＢＭを圧縮してストレージ５３に格納する際に、ＣＰＵ５２は、フェイルビットをカウントしている。従って、ＣＰＵ５２は、カウント値を読み出してフェイルパターンの判定およびマスク情報の生成後に、ＦＢＭをストレージ５３から読み出せばよい。この場合、ＣＰＵ５２は、ＦＢＭをマスク処理してからメモリ５１に展開することができる。これにより、ＦＢＭをメモリ５１に展開し、マスク処理する時間が短縮される。
【００８３】
（変形例２）
変形例２では、セレクタ３０がＦＢＭを転送するフェイルメモリユニットを適宜切り替えることによって、非選択のフェイルメモリユニットは、オフライン状態で独立してフェイル解析を実行する。尚、変形例２によるメモリ検査装置１の構成は、上記実施形態の構成と同様でよい。
【００８４】
例えば、セレクタ３０は、ＦＢＭを複数のフェイルメモリユニット４０ａ〜４０ｄのいずれかへ選択的に転送する。まず、セレクタ３０は、フェイルメモリユニット４０ａ〜４０ｄのうち第１フェイルメモリユニット４０ａを選択して、第１フェイルメモリユニット４０ａにＦＢＭを格納する。その後、第１フェイルメモリユニット４０ａがＦＢＭをフェイル解析しているとき、セレクタ３０は、第２フェイルメモリユニット４０ｂを選択し、他のＦＢＭを第２フェイルメモリユニット４０ｂに転送する。
【００８５】
第２フェイルメモリユニット４０ｂにＦＢＭが格納された後、第２フェイルメモリユニット４０ｂがＦＢＭをフェイル解析しているとき、セレクタ３０は、第３フェイルメモリユニット４０ｃを選択し、さらに他のＦＢＭを第３フェイルメモリユニット４０ｃに転送する。
【００８６】
その後、第１フェイルメモリユニット４０ａにおけるフェイル解析が終了した場合、セレクタ３０は、第１フェイルメモリユニット４０ａを再度選択し、ＦＢＭを第１フェイルメモリユニット４０ａに再度転送してもよい。変形例２のその他の動作は、上記実施形態の動作と同様でよい。
【００８７】
このように、セレクタ３０によって選択されたフェイルメモリユニットは、ＦＢＭを取り込む一方、選択されていないフェイルメモリユニットは、オフライン状態で独立してフェイル解析を実行することができる。これにより、フェイルメモリユニット４０ａ〜４０ｄは、ＦＢＭの取込み処理とフェイル解析とを並行して実行することができる。
【００８８】
（変形例３）
上記実施形態では、複数のフェイルメモリユニットは、それぞれ異なるＦＢＭを格納する。一方、変形例３では、複数のフェイルメモリユニットは、同一のＦＢＭを格納し、異なるフェイルパターンについてそのＦＢＭのフェイル解析を実行する。この場合、セレクタ３０は、ディバイダとして機能する。尚、変形例３によるメモリ検査装置１の構成は、上記実施形態の構成と同様でよい。
【００８９】
例えば、セレクタ３０は、第１および第２フェイルメモリユニット４０ａ、４０ｂに同一のＦＢＭを転送する。第１フェイルメモリユニット４０ａにおいて、ＣＰＵ５２は、ＦＢＭと第１フェイルパターンとを比較し、ＦＢＭに第１フェイルパターンについてフェイル解析を実行する。ＦＢＭに第１フェイルパターンがある場合、ＣＰＵ５２は、ＦＢＭ内にある第１フェイルパターンをマスクし、マスク後のＦＢＭをストレージ５３に格納する。それとともに、ＣＰＵ５２は、第１フェイルパターンに対応するフェイルビットのアドレス等を含むフェイル情報をストレージ５３に格納する。
【００９０】
第２フェイルメモリユニット４０ｂにおいて、ＣＰＵ５２は、ＦＢＭと第２フェイルパターンとを比較し、ＦＢＭに第２フェイルパターンについてフェイル解析を実行する。ＦＢＭに第２フェイルパターンがある場合、ＣＰＵ５２は、ＦＢＭ内にある第２フェイルパターンをマスクし、マスク後のＦＢＭをストレージ５３に格納する。それとともに、ＣＰＵ５２は、第２フェイルパターンに対応するフェイルビットのアドレス等を含むフェイル情報をストレージ５３に格納する。
【００９１】
勿論、他のフェイルメモリユニット４０ｃ、４０ｄも、上記ＦＢＭと同一ＦＢＭを格納し、別々のフェイルパターン（例えば、第３、第４フェイルパターン）について、そのＦＢＭのフェイル解析を実行してもよい。
【００９２】
このように、複数のフェイルメモリユニットを用いて同一ＦＢＭのフェイル解析を分散処理することによって、フェイル解析の時間が短縮される。
【００９３】
（変形例４）
図９は、変形例４によるメモリ検査装置１の構成の一例を示すブロック図である。変形例４によるメモリ検査装置１は、複数のフェイルメモリユニット４０ａ〜４０ｄを相互に接続するデータバス６０をさらに備えている。メモリ検査装置１の他の構成は、上記実施形態の対応する構成と同様でよい。
【００９４】
データバス６０は、複数のフェイルメモリユニット４０ａ〜４０ｄの間でＦＢＭを転送することができる。例えば、データバス６０は、第１フェイルメモリユニット４０ａに格納されたＦＢＭを、第２フェイルメモリユニット４０ｂへ転送可能である。
【００９５】
第１フェイルメモリユニット４０ａがＦＢＭを取り込んだ後、そのＦＢＭは、データバス６０を介して第２フェイルメモリユニット４０ｂに転送してもよい。これにより、第１フェイルメモリユニット４０ａは、引き続きＦＢＭを取り込む（上書きする）ことができる。第１フェイルメモリユニット４０ａに次に取り込まれたＦＢＭは、データバス６０を介して第３フェイルメモリユニット４０ｃに転送される。これにより、第１フェイルメモリユニット４０ａは、さらに引き続きＦＢＭを取り込むことができる。そして、第１フェイルメモリユニット４０ａにさらに次に取り込まれたＦＢＭは、データバス６０を介して第４フェイルメモリユニット４０ｄに転送される。
【００９６】
このように、データバス６０を介してＦＢＭを転送することによって、同一の第１フェイルメモリユニット４０ａが連続してＦＢＭを取り込むことができる。この場合、セレクタ３０は、第１フェイルメモリユニット４０ａを選択し続ければよい。
【００９７】
上記実施形態および変形例において、メモリ検査装置１は、ＦＢＭを格納する。しかし、メモリ検査装置１は、メモリセルの他の電気的特性の検査結果を格納してもよい。また、上記実施形態において、メモリ検査装置１は、ＦＢＭの格納処理とフェイル解析とを並行して実行可能である。従って、ユーザがフェイル解析の結果を参照して再検査を所望する場合に、半導体ウェハがまだステージ上に載置されている場合もある。このような場合には、メモリ検査装置１は、直ちにＦＢＭの再取得や電気的特性の再検査を行うことができる。
【００９８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９９】
１  メモリ検査装置、２  ＤＵＴ、１０  プローバ、２０  テストパターン発生部・フェイル判定部、３０  セレクタ、４０ａ〜４０ｄ  フェイルメモリユニット、５０  ストレージユニット、５１  メモリ、５２  ＣＰＵ、５３  ストレージ、６０  データバス
【図１】
2018136145.tif 000003
【図２】
2018136145.tif 000004
【図３】
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【図４】
2018136145.tif 000006
【図５】
2018136145.tif 000007
【図６】
2018136145.tif 000008
【図７】
2018136145.tif 000009
【図８】
2018136145.tif 000010
【図９】
2018136145.tif 000011