(57)【要約】【課題】バイアス回路の入力過渡変動特性を改善する。【解決手段】バイアス回路３０は、Ｎ本（Ｎは整数）のバイアス電流ＩＢ１〜ＩＢＮを生成する。第１基準電流源３２は、第１基準電流ＩＲＥＦ１を生成する。第２基準電流源３４は、第２基準電流ＩＲＥＦ２を生成する。第１カレントミラー回路３６は、電源ライン６２と接続され、制御端子が共通に接続される第１入力トランジスタＭ１およびＮ個の第１出力トランジスタＭ２＿１〜Ｍ２＿Ｎを含む。第２カレントミラー回路３８は、電源ライン６２と接続され、制御端子が共通に接続される第２入力トランジスタＭ３および第２出力トランジスタＭ４を含む。補正電流源４０は、第２出力トランジスタＭ４に流れる検出電流ＩＤＥＴが減少すると、第１入力トランジスタＭ１およびＮ個の第１出力トランジスタＭ２＿１〜Ｍ２＿Ｎの制御端子から補正電流ＩＣＭＰを引き抜く。【選択図】図３
2018073251.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を受ける入力ラインと、
出力ラインと、
前記入力ラインと前記出力ラインの間に設けられるパワートランジスタと、
第１入力端子に基準電圧を受け、第２入力端子に、前記出力ラインに生ずる出力電圧に応じたフィードバック電圧を受け、出力端子が前記パワートランジスタの制御端子と接続される演算増幅器と、
前記演算増幅器にＮ本（Ｎは自然数）のバイアス電流を供給するバイアス回路と、
を備え、
前記バイアス回路は、
第１基準電流を生成する第１基準電流源と、
第２基準電流を生成する第２基準電流源と、
前記入力ラインと接続され、制御端子が共通に接続される第１入力トランジスタおよびＮ個の第１出力トランジスタを含み、前記第１入力トランジスタは前記第１基準電流の経路上に設けられ、前記Ｎ個の第１出力トランジスタに流れる電流が前記Ｎ本のバイアス電流である、第１カレントミラー回路と、
前記入力ラインと接続され、制御端子が共通に接続される第２入力トランジスタおよび第２出力トランジスタを含み、前記第２入力トランジスタは前記第２基準電流の経路上に設けられる第２カレントミラー回路と、
前記第２出力トランジスタに流れる検出電流が減少すると、前記第１入力トランジスタおよび前記Ｎ個の第１出力トランジスタの前記制御端子から補正電流を引き抜く補正電流源と、
を備えることを特徴とするレギュレータ回路。
【請求項２】
前記補正電流源は、
ゲート／ベースに所定のバイアス電圧を受け、ドレイン／コレクタが前記第１入力トランジスタおよび前記Ｎ個の第１出力トランジスタの前記制御端子と接続されるＮチャンネルまたはＮＰＮ型の補正トランジスタと、
前記補正トランジスタのソース／エミッタと接地の間に設けられたインピーダンス回路と、
を含み、
前記補正トランジスタと前記インピーダンス回路の接続ノードに、前記第２出力トランジスタに流れる前記検出電流が供給されることを特徴とする請求項１に記載のレギュレータ回路。
【請求項３】
前記インピーダンス回路は、抵抗、定電流源の少なくともひとつを含むことを特徴とする請求項２に記載のレギュレータ回路。
【請求項４】
前記第２カレントミラー回路のミラー比は、前記第１入力トランジスタのサイズと前記Ｎ個の第１出力トランジスタの合計のサイズの比と実質的に等しいことを特徴とする請求項１から３のいずれかに記載のレギュレータ回路。
【請求項５】
前記第２入力トランジスタと前記第２出力トランジスタの前記制御端子に接続されるキャパシタをさらに備えることを特徴とする請求項１から４のいずれかに記載のレギュレータ回路。
【請求項６】
前記基準電圧を生成する基準電圧源と、
前記基準電圧源と前記演算増幅器の間に設けられたローパスフィルタと、
をさらに備えることを特徴とする請求項１から５のいずれかに記載のレギュレータ回路。
【請求項７】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から６のいずれかに記載のレギュレータ回路。
【請求項８】
前記第１入力トランジスタおよび前記Ｎ個の第１出力トランジスタを構成する複数の第１トランジスタ素子は、前記半導体基板上の第１領域内に第１方向に配列され、
前記第２入力トランジスタおよび前記第２出力トランジスタを構成する複数の第２トランジスタ素子は、前記半導体基板上の前記第１領域と前記第１方向と垂直な第２方向に隣接する第２領域内に、前記第２方向に配列されることを特徴とする請求項７に記載のレギュレータ回路。
【請求項９】
前記第１入力トランジスタを構成する前記第１トランジスタ素子は、前記第１領域内の中央に配置され、
前記第２入力トランジスタを構成する前記第２トランジスタ素子は、前記第１入力トランジスタを構成する前記第１トランジスタ素子と隣接して配置されることを特徴とする請求項８に記載のレギュレータ回路。
【請求項１０】
前記出力ラインに生ずる前記出力電圧を、オーディオ回路の電源端子に供給するよう構成されることを特徴とする請求項１から９のいずれかに記載のレギュレータ回路。
【請求項１１】
Ｎ本（Ｎは整数）のバイアス電流を生成するバイアス回路であって、
第１基準電流を生成する第１基準電流源と、
第２基準電流を生成する第２基準電流源と、
電源ラインと接続され、制御端子が共通に接続される第１入力トランジスタおよびＮ個の第１出力トランジスタを含み、前記第１入力トランジスタは前記第１基準電流の経路上に設けられ、前記Ｎ個の第１出力トランジスタに流れる電流が前記Ｎ本のバイアス電流である、第１カレントミラー回路と、
前記電源ラインと接続され、制御端子が共通に接続される第２入力トランジスタおよび第２出力トランジスタを含み、前記第２入力トランジスタは前記第２基準電流の経路上に設けられる第２カレントミラー回路と、
前記第２出力トランジスタに流れる検出電流が減少すると、前記第１入力トランジスタおよび前記Ｎ個の第１出力トランジスタの前記制御端子から補正電流を引き抜く補正電流源と、
を備えることを特徴とするバイアス回路。
【請求項１２】
前記補正電流源は、
ゲート／ベースに所定のバイアス電圧を受け、ドレイン／コレクタが前記第１入力トランジスタおよび前記Ｎ個の第１出力トランジスタの前記制御端子と接続されるＮチャンネルまたはＮＰＮ型の補正トランジスタと、
前記補正トランジスタのソース／エミッタと接地の間に設けられたインピーダンス回路と、
を含み、
前記補正トランジスタと前記インピーダンス回路の接続ノードに、前記第２出力トランジスタに流れる前記検出電流が供給されることを特徴とする請求項１１に記載のバイアス回路。
【請求項１３】
前記インピーダンス回路は、抵抗、定電流源の少なくともひとつを含むことを特徴とする請求項１２に記載のバイアス回路。
【請求項１４】
前記第２カレントミラー回路のミラー比は、前記第１入力トランジスタのサイズと前記Ｎ個の第１出力トランジスタの合計のサイズの比と実質的に等しいことを特徴とする請求項１１から１３のいずれかに記載のバイアス回路。
【請求項１５】
前記第２入力トランジスタと前記第２出力トランジスタの前記制御端子には、キャパシタが接続されることを特徴とする請求項１１から１４のいずれかに記載のバイアス回路。
【請求項１６】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１１から１５のいずれかに記載のバイアス回路。
【請求項１７】
前記第１入力トランジスタおよび前記Ｎ個の第１出力トランジスタを構成する複数の第１トランジスタ素子は、前記半導体基板上の第１領域内に第１方向に配列され、
前記第２入力トランジスタおよび前記第２出力トランジスタを構成する複数の第２トランジスタ素子は、前記半導体基板上の前記第１領域と前記第１方向と垂直な第２方向に隣接する第２領域内に、前記第２方向に配列されることを特徴とする請求項１６に記載のバイアス回路。
【請求項１８】
前記第１入力トランジスタを構成する前記第１トランジスタ素子は、前記第１領域内の中央に配置され、
前記第２入力トランジスタを構成する前記第２トランジスタ素子は、前記第１入力トランジスタを構成する前記第１トランジスタ素子と隣接して配置されることを特徴とする請求項１７に記載のバイアス回路。
【請求項１９】
前記Ｎ本のバイアス電流を、演算増幅器に供給することを特徴とする請求項１１から１８のいずれかに記載のバイアス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイアス回路に関する。
【背景技術】
【０００２】
電子回路において、基準電流にもとづくバイアス電流を生成し、演算増幅器などに供給するバイアス回路が広く用いられる。バイアス回路は、基準電流をコピーし、あるいは電流を折り返すカレントミラー回路で構成されるのが一般的である。図１は、レギュレータ回路２の回路図である。レギュレータ回路２は、バイアス回路１０Ｒおよびリニアレギュレータ２０を備える。リニアレギュレータ２０は、入力ライン４（あるいは入力ピン）に供給される入力電圧ＶＩＮを受け、出力ライン６（あるいは出力ピン）に、所定の目標レベルに安定化された出力電圧ＶＯＵＴを生成する。
【０００３】
リニアレギュレータ２０は、基準電圧源２２、演算増幅器２４、パワートランジスタ２６、フィードバック回路２８を備える。基準電圧源２２は、たとえばバンドギャップリファレンス回路であり、温度や電源電圧等に依存しない基準電圧ＶＲＥＦを生成する。パワートランジスタ２６はＰＭＯＳトランジスタであり、ソースが入力ライン４と接続され、ドレインが出力ライン６と接続される。演算増幅器２４の反転入力端子（−）には基準電圧ＶＲＥＦが入力され、非反転入力端子（＋）にはフィードバック回路２８によって帰還されたフィードバック電圧ＶＦＢが入力される。
ＶＦＢ＝ＶＯＵＴ×β
【０００４】
リニアレギュレータ２０によって、出力電圧ＶＯＵＴは以下の式で表される目標レベルＶＯＵＴ（ＲＥＦ）に安定化される。
ＶＯＵＴ（ＲＥＦ）＝ＶＲＥＦ／β
【０００５】
演算増幅器２４には、安定化されたバイアス電流を必要とするものがある。この例では、演算増幅器２４は、２つのバイアス電流Ｉ２＿１，Ｉ２＿２にもとづいて動作する。なお演算増幅器２４に供給すべきバイアス電流の本数は、演算増幅器２４の構成に依存し、３本以上であってもよいし、１本であってもよい。
【０００６】
バイアス電流Ｉ２＿１、Ｉ２＿２を生成するために、バイアス回路１０Ｒが設けられている。バイアス回路１０Ｒは、基準電流源１２およびカレントミラー回路１４を備える。基準電流源１２は、基準電流ＩＲＥＦを生成する。カレントミラー回路１４は、入力トランジスタＭ１および複数の出力トランジスタＭ２＿１，Ｍ２＿２を含み、基準電流ＩＲＥＦに比例した電流Ｉ２＿１，Ｉ２＿２を生成する。なおカレントミラー回路１４は、演算増幅器２４の一部と把握することも可能であるが、理解の容易化のために、演算増幅器２４の外部の回路として示している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１７２２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者らは、図１のレギュレータ回路２Ｒの入力過渡変動について検討した結果、以下の課題を認識するに至った。図２は、図１のレギュレータ回路２Ｒの入力過渡変動時の動作波形図である。入力ライン４に供給される入力電圧ＶＩＮは過渡的に変動する場合があり、図２には、入力電圧ＶＩＮが急峻に低下したときの動作が示される。
【０００９】
時刻ｔ０より前において、入力電圧ＶＩＮは安定であり、出力電圧ＶＯＵＴも目標レベルＶＯＵＴ（ＲＥＦ）に安定化されている。時刻ｔ０に、入力電圧ＶＩＮが急峻に低下する。図１に示すように、バイアス回路１０Ｒのカレントミラー回路１４を構成するトランジスタＭ１、Ｍ２＿１，Ｍ２＿２のゲートには、寄生容量Ｃｇが存在する。このゲート容量Ｃｇの影響によって、入力電圧ＶＩＮが急速に低下したとき、ゲート電圧ＶＧは入力電圧ＶＩＮに遅れて低下する。この遅れによって、トランジスタＭ１，Ｍ２＿１，Ｍ２＿２のゲートソース間電圧ＶＧＳが、ゲートしきい値ＶＧＳ（ＴＨ）以下となると、トランジスタＭ２＿１，Ｍ２＿２がオフとなり、バイアス電流Ｉ２＿１，Ｉ２＿２が減少する。バイアス電流Ｉ２＿１，Ｉ２＿２が減少すると、演算増幅器２４が動作不能となり、パワートランジスタ２６のゲートを低下させることができなくなり、その結果、出力電圧ＶＯＵＴが目標レベルＶＯＵＴ（ＲＥＦ）より低くなる。
【００１０】
その後、基準電流源１２が生成する基準電流ＩＲＥＦによるゲート容量の放電が進むと、ゲート電圧ＶＧが低下していく。やがてゲートソース間電圧ＶＧＳがしきい値ＶＧＳ（ＴＨ）を超えると、カレントミラー回路１４が正常に動作可能となり、バイアス電流Ｉ２＿１，Ｉ２＿２が復帰し、演算増幅器２４によるフィードバックにより、パワートランジスタ２６のゲート電圧が適切な電圧レベルに調節され、出力電圧ＶＯＵＴが目標レベルＶＯＵＴ（ＲＥＦ）に戻る。
【００１１】
このように、図１のバイアス回路１０Ｒを用いたレギュレータ回路２Ｒでは、入力電圧ＶＩＮが低下したときに、バイアス電流Ｉ２＿１，Ｉ２＿２が不足し、出力電圧ＶＯＵＴが目標レベルＶＯＵＴ（ＲＥＦ）から逸脱するという問題が生ずる。
【００１２】
これはレギュレータ回路２Ｒの入力過渡変動に関連する問題と把握することもできるし、バイアス回路１０Ｒの電源電圧変動に関連する問題と把握することもできる。同様の問題は、カレントミラー回路１４をＰＮＰ型のバイポーラトランジスタで構成した場合にも生じうる。
【００１３】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、入力過渡変動特性を改善したレギュレータ回路の提供にある。また、ある態様の例示的な目的の別のひとつは、電源電圧の低下にともなう出力電流の低下を抑制したバイアス回路の提供にある。
【課題を解決するための手段】
【００１４】
本発明のある態様は、レギュレータ回路に関する。レギュレータ回路は、入力電圧を受ける入力ラインと、出力ラインと、入力ラインと出力ラインの間に設けられるパワートランジスタと、第１入力端子に基準電圧を受け、第２入力端子に、出力ラインに生ずる出力電圧に応じたフィードバック電圧を受け、出力端子がパワートランジスタの制御端子と接続される演算増幅器と、演算増幅器にＮ本（Ｎは自然数）のバイアス電流を供給するバイアス回路と、を備える。バイアス回路は、第１基準電流を生成する第１基準電流源と、第２基準電流を生成する第２基準電流源と、入力ラインと接続され、制御端子が共通に接続される第１入力トランジスタおよびＮ個の第１出力トランジスタを含み、第１入力トランジスタは第１基準電流の経路上に設けられ、Ｎ個の第１出力トランジスタに流れる電流がＮ本のバイアス電流である、第１カレントミラー回路と、入力ラインと接続され、制御端子が共通に接続される第２入力トランジスタおよび第２出力トランジスタを含み、第２入力トランジスタは第２基準電流の経路上に設けられる第２カレントミラー回路と、第２出力トランジスタに流れる検出電流が減少すると、第１入力トランジスタおよびＮ個の第１出力トランジスタの制御端子から補正電流を引き抜く補正電流源と、を備える。
【００１５】
第１カレントミラー回路のレプリカ（ダミー）である第２カレントミラー回路が設けられ、第２カレントミラー回路によって第１カレントミラー回路の状態が監視される。入力電圧の低下に起因して、第１カレントミラー回路が生成するバイアス電流の低下が検出されると、補正電流によって第１カレントミラー回路の動作点を高速に補正することで、バイアス電流の減少を抑制でき、入力過渡変動特性を改善できる。
【００１６】
補正電流源は、ゲート／ベースに所定のバイアス電圧を受け、ドレイン／コレクタが第１入力トランジスタおよびＮ個の第１出力トランジスタの制御端子と接続されるＮチャンネルまたはＮＰＮ型の補正トランジスタと、補正トランジスタのソース／エミッタと接地の間に設けられたインピーダンス回路と、を含んでもよい。補正トランジスタとインピーダンス回路の接続ノードに、第２出力トランジスタに流れる検出電流が供給されてもよい。
検出電流が大きいときには、補正電流はゼロまたは十分に小さく、検出電流が減少すると、補正トランジスタがオンとなり、大きな補正電流を生成できる。
【００１７】
インピーダンス回路は、抵抗、定電流源の少なくともひとつを含んでもよい。
【００１８】
第２カレントミラー回路のミラー比は、第１入力トランジスタのサイズとＮ個の第１出力トランジスタの合計のサイズの比と実質的に等しくてもよい。これにより、第２カレントミラー回路によって、第１カレントミラー回路の状態を正確にモニタできる。
【００１９】
レギュレータ回路は、第２入力トランジスタと第２出力トランジスタの制御端子に接続されるキャパシタをさらに備えてもよい。
キャパシタの容量を最適化することにより、第２カレントミラー回路の入力電圧変動に対する応答特性を、第１カレントミラー回路のそれに一層近づけることが可能となる。
【００２０】
レギュレータ回路は、基準電圧を生成する基準電圧源と、基準電圧源と演算増幅器の間に設けられたローパスフィルタと、をさらに備えてもよい。これにより、基準電圧のノイズを除去できるため、出力電圧に含まれるノイズを小さくできる。
【００２１】
レギュレータ回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００２２】
第１入力トランジスタおよびＮ個の第１出力トランジスタを構成する複数の第１トランジスタ素子は、半導体基板上の第１領域内に第１方向に配列され、第２入力トランジスタおよび第２出力トランジスタを構成する複数の第２トランジスタ素子は、半導体基板上の第１領域と第１方向と垂直な第２方向に隣接する第２領域内に、第２方向に配列されてもよい。
これにより、第１カレントミラー回路と第２カレントミラー回路の特性を揃えることができる。
【００２３】
第１入力トランジスタを構成する第１トランジスタ素子は、第１領域内の中央に配置され、第２入力トランジスタを構成する第２トランジスタ素子は、第１入力トランジスタを構成する第１トランジスタ素子と隣接して配置されてもよい。
【００２４】
レギュレータ回路は、出力ラインに生ずる出力電圧を、オーディオ回路の電源端子に供給してもよい。
【００２５】
本発明の別の態様は、Ｎ本（Ｎは整数）のバイアス電流を生成するバイアス回路に関する。このバイアス回路は、第１基準電流を生成する第１基準電流源と、第２基準電流を生成する第２基準電流源と、電源ラインと接続され、制御端子が共通に接続される第１入力トランジスタおよびＮ個の第１出力トランジスタを含み、第１入力トランジスタは第１基準電流の経路上に設けられ、Ｎ個の第１出力トランジスタに流れる電流がＮ本のバイアス電流である、第１カレントミラー回路と、電源ラインと接続され、制御端子が共通に接続される第２入力トランジスタおよび第２出力トランジスタを含み、第２入力トランジスタは第２基準電流の経路上に設けられる第２カレントミラー回路と、第２出力トランジスタに流れる検出電流が減少すると、第１入力トランジスタおよびＮ個の第１出力トランジスタの制御端子から補正電流を引き抜く補正電流源と、を備える。
【００２６】
第１カレントミラー回路のレプリカ（ダミー）である第２カレントミラー回路が設けられ、第２カレントミラー回路によって第１カレントミラー回路の状態が監視される。電源電圧の低下に起因して、第１カレントミラー回路が生成するバイアス電流の低下が検出されると、補正電流によって第１カレントミラー回路の動作点を高速に補正することで、バイアス電流の減少を抑制でき、電源変動特性を改善できる。
【００２７】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２８】
本発明のある態様によれば、レギュレータ回路の入力過渡変動特性を改善でき、また別の態様によれば、バイアス回路の電源電圧の低下に起因する出力電流の低下を抑制できる。
【図面の簡単な説明】
【００２９】
【図１】レギュレータ回路の回路図である。
【図２】図１のレギュレータ回路の入力過渡変動時の動作波形図である。
【図３】実施の形態に係るバイアス回路を備える半導体デバイスの回路図である。
【図４】図３のバイアス回路の動作波形図である。
【図５】図５（ａ）〜（ｄ）は、補正電流源の構成例を示す回路図である。
【図６】変形例に係るバイアス回路の一部の回路図である。
【図７】バイアス回路を備えるレギュレータ回路の回路図である。
【図８】レギュレータ回路の具体的な構成例を示す回路図である。
【図９】図９（ａ）、（ｂ）は、レギュレータＩＣのレイアウトの一例を示す図である。
【図１０】レギュレータＩＣを備えるオーディオ再生装置のアプリケーション回路図である。
【発明を実施するための形態】
【００３０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
【００３２】
図３は、実施の形態に係るバイアス回路３０を備える半導体デバイス１の回路図である。半導体デバイス１は、バイアス回路３０および被バイアス回路６０を備える。バイアス回路３０は、Ｎ本（Ｎは整数）のバイアス電流ＩＢ１〜ＩＢＮを生成し、被バイアス回路６０に供給する。被バイアス回路６０の回路構成は特に限定されない。
【００３３】
バイアス回路３０は、第１基準電流源３２、第２基準電流源３４、第１カレントミラー回路３６、第２カレントミラー回路３８、補正電流源４０を備える。第１基準電流源３２は、第１基準電流ＩＲＥＦ１を生成する。第２基準電流源３４は、第２基準電流ＩＲＥＦ２を生成する。
【００３４】
第１カレントミラー回路３６は、電源ライン６２と接続される。第１カレントミラー回路３６は、第１入力トランジスタＭ１およびＮ個の第１出力トランジスタＭ２＿１〜Ｍ２＿Ｎを含む。第１入力トランジスタＭ１およびＮ個の第１出力トランジスタＭ２＿１〜Ｍ２＿Ｎの制御端子（ゲート）は共通に接続される。
【００３５】
第１入力トランジスタＭ１は、第１基準電流ＩＲＥＦ１の経路上に設けられる。Ｎ個の第１出力トランジスタＭ２＿１〜Ｍ２＿Ｎに流れる電流が、Ｎ本のバイアス電流ＩＢ１〜ＩＢＮとして被バイアス回路６０に供給される。
【００３６】
第２カレントミラー回路３８は、一端（ソース）が電源ライン６２と接続される第２入力トランジスタＭ３および第２出力トランジスタＭ４を含む。第２入力トランジスタＭ３および第２出力トランジスタＭ４は、第１入力トランジスタＭ１および第１出力トランジスタＭ２と同型である。第２入力トランジスタＭ３および第２出力トランジスタＭ４の制御端子（ゲート）は共通に接続される。第２入力トランジスタＭ３は第２基準電流ＩＲＥＦ２の経路上に設けられる。
【００３７】
第２カレントミラー回路３８は、第１カレントミラー回路３６のレプリカであり、第２出力トランジスタＭ４に流れる電流（検出電流）ＩＤＥＴは、第１カレントミラー回路３６に流れるバイアス電流ＩＢに応じている。
【００３８】
補正電流源４０は、検出電流ＩＤＥＴを受け、検出電流ＩＤＥＴが減少するとイネーブル状態となり、第１入力トランジスタＭ１およびＮ個の第１出力トランジスタＭ２＿１〜Ｍ２＿Ｎの共通接続される制御端子（ゲート）から補正電流ＩＣＭＰを引き抜く。補正電流源４０は、検出電流ＩＤＥＴが大きいときにはディセーブル状態であり、実質的にゼロか、あるいは十分に小さい補正電流ＩＣＭＰを生成する。
【００３９】
以上が半導体デバイス１の構成である。続いてその動作を説明する。
【００４０】
図４は、図３のバイアス回路３０の動作波形図である。図４には、電源電圧ＶＤＤが急峻に低下したときの動作が示される。本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【００４１】
時刻ｔ０より前において、電源電圧ＶＤＤは安定であり、第１カレントミラー回路３６に流れるバイアス電流ＩＢ１〜ＩＢＮは、基準電流ＩＲＥＦ１の整数倍の電流量に安定化されている。また、第２カレントミラー回路３８に流れる検出電流ＩＤＥＴも、基準電流ＩＲＥＦ２の整数倍の電流量に安定化されている。このとき補正電流ＩＣＭＰはゼロであり、または十分に小さい。
【００４２】
時刻ｔ０に、電源電圧ＶＤＤが急峻に低下する。このとき第２カレントミラー回路３８のゲート電圧ＶＧ２は遅れて低下するため、第２カレントミラー回路３８を構成するトランジスタＭ３，Ｍ４のゲートソース間電圧ＶＧＳ２が小さくなり、検出電流ＩＤＥＴが減少する。これは、図１のカレントミラー回路１４におけるバイアス電流の減少と同じメカニズムで発生する。ゲート電圧ＶＧ２は、図１におけるゲート電圧ＶＧに相当するものであり、図３において補正電流ＩＣＭＰをゼロとしたときの、ゲート電圧ＶＧ１の予測波形に相当する。
【００４３】
検出電流ＩＤＥＴが減少すると直ちに補正電流ＩＣＭＰが増加し、この補正電流ＩＣＭＰが第１カレントミラー回路３６のゲートから強制的に引き抜かれることにより、ゲート電圧ＶＧ１が、電源電圧ＶＤＤに追従して低下する。その結果、第１カレントミラー回路３６のゲートソース間電圧ＶＧＳ１は、ゲートしきい値ＶＧＳ（ＴＨ）より大きい状態を維持することとなり、バイアス電流ＩＢ１〜ＩＢＮの減少を抑制することができる。なお図４には、補正電流ＩＣＭＰによる補正を行わない場合のバイアス電流が一点鎖線で示される。
【００４４】
以上がバイアス回路３０の動作である。このバイアス回路３０によれば、電源電圧ＶＤＤが過渡的に急峻に低下した場合であっても、バイアス電流ＩＢ１〜ＩＢＮの減少を抑制することができる。
【００４５】
なお電源電圧ＶＤＤの過渡変動時において、過剰な補正電流ＩＣＭＰを発生すると、第１カレントミラー回路３６の入力電流ＩＲＥＦ１が増加することとなるため、バイアス電流ＩＢ１〜ＩＢＮが点線で示すように増加することとなる。そこで、補正電流ＩＣＭＰの量は、電源電圧ＶＤＤの過渡変動時におけるバイアス電流ＩＢ１〜ＩＢＮの変動がなるべく小さくなるように定めればよい。
【００４６】
なお、被バイアス回路６０によっては、バイアス電流ＩＢ１〜ＩＢＮの低下は動作に支障をきたすが、バイアス電流ＩＢ１〜ＩＢＮの増加は問題とならない場合も多い。したがって補正電流ＩＣＭＰの量は、電源電圧ＶＤＤの過渡変動時において、バイアス電流ＩＢ１〜ＩＢＮが、被バイアス回路６０の動作保証レベルを下回らないように定めればよい。
【００４７】
本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例を説明する。
【００４８】
図５（ａ）〜（ｃ）は、補正電流源４０の構成例を示す回路図である。図５（ａ）の補正電流源４０は、補正トランジスタ４２、インピーダンス回路４４を備える。補正トランジスタ４２は、Ｎチャンネルトランジスタであり、ゲートに所定のバイアス電圧ＶＢＩＡＳを受け、ドレインが第１入力トランジスタＭ１およびＮ個の第１出力トランジスタＭ２の制御端子（ゲート）と接続される。補正トランジスタ４２はＰＮＰ型バイポーラトランジスタであってもよく、この場合、ゲートをベース、ドレインをコレクタ、ソースをエミッタと読み替えればよい。
【００４９】
インピーダンス回路４４は、補正トランジスタ４２のソース／エミッタと接地の間に設けられる。補正トランジスタ４２とインピーダンス回路４４の接続ノードに、第２出力トランジスタに流れる検出電流ＩＤＥＴが供給される。
【００５０】
インピーダンス回路４４は、図５（ａ）に示すように抵抗を含んでもよいし、図５（ｂ）に示すように定電流源を含んでもよいし、図５（ｃ）に示すように、抵抗と定電流源の直列接続であってもよい。インピーダンス回路４４は、レベルシフト用のダイオードを含んでもよい。
【００５１】
図５（ａ）を参照して補正電流源４０の動作を説明する。インピーダンス回路４４の電圧降下、すなわち補正トランジスタ４２のソース電圧ＶＳは、ＩＤＥＴ×Ｒである。Ｒは、インピーダンス回路４４のインピーダンスである。補正電流ＩＣＭＰは補正トランジスタ４２のゲートソース間電圧ＶＧＳがゲートしきい値ＶＧＳ（ＴＨ）より小さいときゼロである。
【００５２】
ＶＧＳ＝ＶＢＩＡＳ−ＶＳ＞ＶＧＳ（ＴＨ）のとき、補正電流ＩＣＭＰが流れ、ＶＢＩＡＳ−ＶＳ＜ＶＧＳ（ＴＨ）のとき、補正電流ＩＣＭＰはゼロとなる。
ＶＢＩＡＳ−ＩＤＥＴ×Ｒ＞ＶＧＳ（ＴＨ）のとき、言い換えれば、（ＶＢＩＡＳ−ＶＧＳ（ＴＨ））／Ｒ＞ＩＤＥＴのときに補正電流ＩＣＭＰが流れ、（ＶＢＩＡＳ−ＶＧＳ（ＴＨ））／Ｒ＜ＩＤＥＴのときに補正電流ＩＣＭＰがゼロになる。
【００５３】
図５（ｂ）、（ｃ）についても同様である。図５（ａ）〜（ｃ）の補正電流源４０によれば、検出電流ＩＤＥＴに応じて、適切な補正電流ＩＣＭＰを生成できる。
【００５４】
なお補正電流源４０の構成は図５（ａ）〜（ｃ）のそれらには限定されない。最も簡易には図５（ｄ）に示すように、補正電流源４０を電流源４６で構成することも可能である。電流源４６は、基準電流ＩＲＥＦ３を生成する。ＩＤＥＴ＋ＩＣＭＰ＝ＩＲＥＦ３が成り立つから、ＩＣＭＰ＝ＩＲＥＦ３−ＩＤＥＴである。したがって、ＩＤＥＴ＝０のとき、ＩＣＭＰ＝ＩＲＥＦ３となり、ＩＤＥＴ≒ＩＲＥＦ３のとき、ＩＣＭＰ≒０とすることができる。
【００５５】
図３に戻る。第２カレントミラー回路３８のミラー比（トランジスタＭ３とＭ４のサイズ比）は、第１入力トランジスタＭ１のサイズとＮ個の第１出力トランジスタＭ２＿１〜Ｍ２＿Ｎの合計のサイズの比と実質的に等しくすることが好ましい。
【００５６】
第１入力トランジスタＭ１のサイズ（ゲート幅／ゲート長比Ｗ／Ｌ）をＡ１とする。またＮ個の第１出力トランジスタＭ２＿１〜Ｍ２＿ＮそれぞれのサイズをＡ２＿１〜Ａ２＿Ｎとする。また、トランジスタＭ３とＭ４のサイズをＡ３，Ａ４とする。このとき、
Ａ１：Σ１〜ＮＡ２＿ｉ＝Ａ３：Ａ４
が成り立つことが好ましい。これにより、第２カレントミラー回路３８によって第１カレントミラー回路３６の状態を正確にモニタできる。
【００５７】
ＩＲＥＦ１＝ＩＲＥＦ２として、Ａ１＝Ａ３、Σ１〜ＮＡ２＿ｉ＝Ａ４としてもよい。この場合、第２カレントミラー回路３８が第１カレントミラー回路３６の完全なレプリカとなるため、最も高精度に第１カレントミラー回路３６の状態を検出できる。
【００５８】
ＩＲＥＦ１／Ｍ＝ＩＲＥＦ２としてもよい。この場合、Ａ１／Ｍ＝Ａ３、Σ１〜ＮＡ２＿ｉ／Ｍ＝Ａ４としてもよい。この場合、第２カレントミラー回路３８および第２基準電流源３４のサイズを小さくできる。
【００５９】
図６は、変形例に係るバイアス回路３０の一部の回路図である。第２入力トランジスタＭ３と第２出力トランジスタＭ４の制御端子（ゲート）に、キャパシタＣＸ（ＣＹ）を接続してもよい。キャパシタＣＸは、対接地間に設けてもよいし、対電源ライン６２間に設けてもよい。
【００６０】
キャパシタＣＸ（ＣＹ）の容量を最適化することにより、第２カレントミラー回路３８の電源電圧変動に対する周波数応答特性を、第１カレントミラー回路３６のそれに一層近づけることが可能となる。特に、回路面積の制約上、第２カレントミラー回路３８のサイズを、第１カレントミラー回路３６のサイズに対して理想化できない場合、キャパシタＣＸ（ＣＹ）を追加することで、補正電流ＩＣＭＰを与えない場合の第１カレントミラー回路３６の状態を精度よく予測できる。
【００６１】
続いて、バイアス回路３０の具体的用途を説明する。図７は、バイアス回路３０を備えるレギュレータ回路２の回路図である。レギュレータ回路２は、被バイアス回路６０に相当するリニアレギュレータ２０と、バイアス回路３０を備える。レギュレータ回路２は、入力ライン４に入力電圧（電源電圧）ＶＩＮを受け、所定の目標レベルに安定化された出力電圧ＶＯＵＴを生成し、出力ライン６に接続される負荷（不図示）に供給する。バイアス回路３０の電源電圧ＶＤＤは、レギュレータ回路２の入力電圧ＶＩＮである。
【００６２】
リニアレギュレータ２０の構成は図１と同様であり、基準電圧源２２、演算増幅器２４、パワートランジスタ２６、フィードバック回路２８を備える。基準電圧源２２はたとえばバンドギャップリファレンス回路であり、基準電圧ＶＲＥＦを生成する。パワートランジスタ２６は、入力ライン４と出力ライン６の間に設けられる。パワートランジスタ２６は、ＰチャンネルＭＯＳＦＥＴあるいはＰＮＰ型バイポーラトランジスタである。
【００６３】
演算増幅器２４は、第１入力端子（反転入力端子−）に基準電圧ＶＲＥＦを受け、第２入力端子（非反転入力端子＋）に、出力ライン６に生ずる出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを受ける。演算増幅器２４の出力端子は、パワートランジスタ２６の制御端子（ゲート／ベース）と接続される。フィードバック回路２８は、抵抗ＲＦＢ１，ＲＦＢ２を含み、出力電圧ＶＯＵＴを分圧して、フィードバック電圧ＶＦＢを生成する。
【００６４】
バイアス回路３０は、演算増幅器２４にバイアス電流を供給する。演算増幅器２４の構成は特に限定されず、したがってバイアス電流ＩＢの本数も限定されるものではないが、たとえば特許文献（特開２０１１−１７２２０３号公報）に記載されるオペアンプを用いることができる。
【００６５】
図７では、第１カレントミラー回路３６および第２カレントミラー回路３８がＰＮＰ型バイポーラトランジスタで構成されている。
【００６６】
図７のレギュレータ回路２によれば、入力電圧ＶＩＮが急峻に低下した場合においても、バイアス回路３０が生成するバイアス電流ＩＢ１〜ＩＢ２が維持されるため、演算増幅器２４によるフィードバックにより出力電圧ＶＯＵＴの低下を抑制できる。
【００６７】
図８は、レギュレータ回路２の具体的な構成例を示す回路図である。レギュレータ回路２は、その主要部がひとつの半導体基板（半導体チップ、ダイ）に集積化されたレギュレータＩＣ（Integrated Circuit）７０を備える。
【００６８】
レギュレータＩＣ７０には、演算増幅器２４、パワートランジスタ２６、バイアス回路３０と、基準電圧源２２の一部が内蔵される。入力電圧（ＶＩＮ）ピンには、入力電圧ＶＩＮが供給される。出力電圧（ＶＯ）ピンと電圧検出（ＶＳ）ピンの間には、フィードバック用の抵抗ＲＦＢ１が接続され、ＶＳピンと接地の間には、抵抗ＲＦＢ２が接続される。ＶＩＮピン、ＶＯピンにはそれぞれ、平滑用のキャパシタＣｉ，ＣＯが接続される。
【００６９】
イネーブル（ＥＮ）ピンには、外部からのイネーブル信号が入力される。レギュレータＩＣ７０はＥＮピンの信号がアサート（たとえばハイレベル）となると、動作状態となる。具体的にはイネーブル信号のアサートに応答して、バンドギャップリファレンス回路７２が起動し、また保護回路８４が動作開始する。
【００７０】
基準電圧源２２は、バンドギャップリファレンス回路７２、抵抗７４，７６、演算増幅器７８、抵抗ＲＢＡ１，ＲＢＡ２を含む。バンドギャップリファレンス回路７２は、基準電圧ＶＢＧを生成する。抵抗７４、７６は、基準電圧ＶＢＧを分圧する。演算増幅器７８は、分圧後の基準電圧ＶＢＧを増幅し、基準電圧ＶＲＥＦを生成する。抵抗ＲＢＡ１は２つのバイアスピンＢＡＯ，ＢＡＳの間に接続され、抵抗ＲＢＡ２はバイアスピンＢＡＳと接地の間に接続される。
【００７１】
基準電圧源２２と演算増幅器２４の間には、ローパスフィルタ８０が設けられる。ローパスフィルタ８０は、内蔵の抵抗８２と、ＢＣピンに外付けされる平滑キャパシタＣＢＣにより構成される。保護回路８４は、過電流保護（ＯＣＰ）、サーマルシャットダウン（ＴＳＤ）、低電圧ロックアウト（ＵＶＬＯ）などの保護機能を備える。
【００７２】
以上がレギュレータＩＣ７０およびレギュレータ回路２の構成である。
【００７３】
図９（ａ）、（ｂ）は、レギュレータＩＣ７０のレイアウトの一例を示す図である。図９（ａ）に示すように、パワートランジスタ２６、演算増幅器２４、バイアス回路３０、その他の回路５０は、半導体基板９０上に、第２方向（Ｙ方向）に並べて配置される。その他の回路５０は、バンドギャップリファレンス回路（ＢＧ）、過電流保護回路（ＯＣＰ）、サーマルシャットダウン回路（ＴＳＤ）、低電圧ロックアウト回路（ＵＶＬＯ）などを含む。
【００７４】
図９（ｂ）には、バイアス回路３０のレイアウトが示される。第１カレントミラー回路３６の第１入力トランジスタＭ１およびＮ個の第１出力トランジスタＭ２＿１〜Ｍ２＿２構成する複数の第１トランジスタ素子９６＿１〜９６＿５は、半導体基板９０上の第１領域９２内に、第１方向（Ｘ方向）に配列される。
【００７５】
第２カレントミラー回路３８の第２入力トランジスタＭ３および第２出力トランジスタＭ４を構成する複数の第２トランジスタ素子９８＿１〜９８＿５は、半導体基板９０上の第２領域９４内に、Ｘ方向に配列される。第２領域９４と第１領域９２は、Ｙ方向に隣接している。トランジスタ素子９６、９８は、同一サイズである。
【００７６】
第１入力トランジスタＭ１を構成する第１トランジスタ素子９６＿３は、第１領域９２内の中央に配置される。第１トランジスタ素子９６＿１，９６＿２は電気的に並列接続され、第１出力トランジスタＭ２＿１を形成し、第１トランジスタ素子９６＿４，９６＿５は電気的に並列接続され、第１出力トランジスタＭ２＿２を形成する。
【００７７】
第２入力トランジスタＭ３を構成する第２トランジスタ素子９８＿３は、第１入力トランジスタＭ１を構成する第１トランジスタ素子９６＿３と隣接して配置される。残りの第２トランジスタ素子９８＿１，９８＿２，９８＿４，９８＿５は、電気的に並列接続され、第２出力トランジスタＭ４を形成する。
【００７８】
このレイアウトによれば、第１カレントミラー回路３６のミラー比の比精度を高めることができる。また第２カレントミラー回路３８のミラー比の比精度を高めることができる。また、第１カレントミラー回路３６と第２カレントミラー回路３８それぞれの入力トランジスタＭ１，Ｍ３が隣接し、第１カレントミラー回路３６と第２カレントミラー回路３８それぞれの出力トランジスタＭ２，Ｍ４が隣接することになるため、第２カレントミラー回路３８によって第１カレントミラー回路３６の状態を正確に監視することができる。
【００７９】
図１０は、レギュレータＩＣ７０を備えるオーディオ再生装置１００のアプリケーション回路図である。直流電源であるスイッチングレギュレータ１０２は、たとえば５Ｖの電源電圧ＶＩＮを生成する。レギュレータＩＣ７０は、電源電圧ＶＩＮを受け、たとえば３．３５Ｖに安定化された直流の出力電圧ＶＯＵＴを生成し、オーディオ用ＤＳＰ（Digital Signal Processor）１０４に供給する。オーディオ用ＤＳＰ１０４は、クロック発生器１０６、Ｄ／Ａコンバータ１０８を備える。Ｄ／Ａコンバータ１０８は、デジタルオーディオ信号をアナログオーディオ信号に変換する。クロック発生器１０６は、Ｄ／Ａコンバータ１０８に供給すべきクロック信号ＣＫを生成する。
【００８０】
アンプ１１０は、Ｄ／Ａコンバータ１０８が生成したアナログオーディオ信号を増幅し、ヘッドホンやスピーカなどの電気音響変換素子１１２を駆動する。
【００８１】
クロック発生器１０６やＤ／Ａコンバータ１０８に供給される電源電圧にノイズが重畳していると、音質の劣化の原因となる。レギュレータＩＣ７０の出力電圧ＶＯＵＴは低ノイズであるため、それらの電源電圧として好適である。レギュレータＩＣ７０を複数個使用し、アンプ１１０の電源電圧を生成してもよい。
【００８２】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８３】
１…半導体デバイス、２…レギュレータ回路、４…入力ライン、６…出力ライン、２０…リニアレギュレータ、２２…基準電圧源、２４…演算増幅器、２６…パワートランジスタ、２８…フィードバック回路、３０…バイアス回路、３１…基準電圧源、３２…第１基準電流源、３４…第２基準電流源、３６…第１カレントミラー回路、３８…第２カレントミラー回路、４０…補正電流源、４２…補正トランジスタ、４４…インピーダンス回路、Ｍ１…第１入力トランジスタ、Ｍ２…第１出力トランジスタ、Ｍ３…第２入力トランジスタ、Ｍ４…第２出力トランジスタ、６０…被バイアス回路、６２…電源ライン、７０…レギュレータＩＣ、７２…バンドギャップリファレンス回路、７４，７６…抵抗、７８…演算増幅器、８０…ローパスフィルタ、８２…保護回路、９０…半導体基板、９２…第１領域、９４…第２領域、９６…第１トランジスタ素子、９８…第２トランジスタ素子、１００…オーディオ再生装置、１０２…スイッチングレギュレータ、１０４…オーディオ用ＤＳＰ、１０６…クロック発生器、１０８…Ｄ／Ａコンバータ、１１０…アンプ、１１２…電気音響変換素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2018073251.tif 000010
【図９】
2018073251.tif 000011
【図１０】
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