(57)【要約】プロダクトは電源（Ｐ２）及び処理器（Ｐ）を有する。処理器（Ｐ）は、電源（Ｐ２）の状態を表すパワーダウン信号を受けるための入力（ＰＤＤ）と他の電源に接続された他の入力（Ｑ）とを有する。プロダクトは又、処理器（Ｐ）により供給されたデータを記憶するための不揮発性メモリ（Ｍ）を有する。処理器（Ｐ）は、パワーダウン信号を繰り返してチェックすることにより電源（Ｐ２）のパワーダウン状態を検出するため、前記パワーイダウン信号が前記パワーダウン状態に対応する値（Ｓ０）を有する、検出のときに、進行している書き込み動作を終了するため及びデータの記憶を停止するためのアルゴリズムを有する。方法は、前記アルゴリズムを用いることにより不揮発性メモリにおけるデータの不正確な記憶を回避する。
2005519386.tif 000002
【特許請求の範囲】
【請求項１】
電源；
前記電源の状態を表すパワーダウン信号を受けるための入力を有し、他の電源に結合された他の入力を有する、処理器；及び
前記処理器により供給されたデータを記憶するための不揮発性メモリ；
を有するプロダクトであって、
前記処理器はアルゴリズムであって、パワーダウン信号を繰り返してチェックすることにより前記電源のパワーダウン状態を検出するための、前記パワーイダウン信号が前記パワーダウン状態に対応する値を有するような検出のときに、進行している書き込み動作を終了するための及びデータの記憶を停止するためのアルゴリズムを有する；
ことを特徴とするプロダクト。
【請求項２】
請求項１に記載のプロダクトであって、前記アルゴリズムは前記処理器のパワーダウンモードを開始する段階を有する、ことを特徴とするプロダクト。
【請求項３】
請求項２に記載のプロダクトであって、前記の他の電源を放電するための放電回路であって、前記パワーダウン信号が前記パワーダウン状態に対応する値を有するとき、導通するようにデザインされた、放電回路を更に有する、ことを特徴とするプロダクト。
【請求項４】
請求項３に記載のプロダクトであって、前記放電回路は電子スイッチを有する、ことを特徴とするプロダクト。
【請求項５】
請求項３に記載のプロダクトであって、前記放電回路は、前記パワーダウン信号は前記パワーダウン状態に対応する値を有するとき、所定の放電電流を流すように適応されている、ことを特徴とする方法。
【請求項６】
請求項１に記載のプロダクトであって、前記不揮発性メモリはデバイスコードを有し、前記アルゴリズムは、前記パワーダウン状態が検出された後、前記不揮発性メモリの前記デバイスコードからはずれたデバイスコードを選択する段階を有する、ことを特徴とする方法。
【請求項７】
請求項６に記載のプロダクトであって、前記アルゴリズムは前記処理器を無限ウェイティングループの状態にする段階を有する、ことを特徴とする方法。
【請求項８】
プロダクトにおいてデータの不正確な記憶を回避する方法であって、前記プロダクトは：
電源；
前記電源の状態を示すパワーダウン信号を受けるために入力を有する処理器；及び
前記処理器により供給されたデータを記憶するための不揮発性メモリ；
を有する方法であり、
前記パワーダウン信号を繰り返してチェックすることにより前記電源のパワーダウン状態を検出する段階； 
前記パワーダウン信号は、前記パワーダウン状態に対応する値を有する検出のときに、
進行している書き込み動作を終了する段階；及び
データの記憶を停止する段階；
を有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源と、電源の状態を示すパワーダウン信号を受信するための入力を有し且つ他の電源に結合された他の入力を有する処理器と、処理器により供給されたデータを記憶するための不揮発性メモリと、を有するプロダクトに関する。本発明は又、プロダクトにおけるデータの誤った記憶を回避する方法であって、プロダクトが、電源、電源の状態を示すパワーダウン信号を受信するための入力を有し且つ他の電源に結合された他の入力を有する処理器と、処理器により供給されたデータを記憶するための不揮発性メモリと、を有する、方法に関する。
【背景技術】
【０００２】
そのようなプロダクトの形態は、米国特許第５，８９６，３３８号明細書に記載されている。その記載されているプロダクトは、不揮発性メモリに信号を送信することによりパワーダウン信号を受信するとき、不揮発性メモリに対する書き込み動作を突然中断する回路を有する。
【０００３】
当業者に理解されるであろうように、多くの重要なデータは、処理器により高い頻度でアクセスされる不揮発性メモリの状態の今日のプロダクトに記憶される。不揮発性メモリについては、以後、ＮＶＭと呼ぶことにする。このことは、ＮＶＭ書き込みがパワーダウンフェーズの間に生じるとき、ＮＶＭ破壊のリスクの増大に繋がる。従って、パワーダウンフェーズの間のＮＶＭデータの完全性を確実にすることは、プロダクトにおいて非常に重要な問題である。タイプＳＡＡ５６ＸＸの処理器と共に用いられるような標準的ソフトウェアの解決方法は、パワーダウン信号がパワーダウンステータスに対応する値を有するとすぐ、そのソフトウェアを無限ループにおいて待機のまま保つ。その後、ＮＶＭ読み込み／書き込みのアクティビティは生じないことが見込まれる。しかしながら、単供給の供給電圧が約２．２Ｖのレベルに低下するとき、ＮＶＭ書き込みは生じないというリスクがあることが実験により示された。換言すれば、標準的なソフトウェアの解決方法は、破壊されることからＮＶＭを十分保護することができない。
【０００４】
又、プロダクトはキチンおプロダクトにおけるような回路を有することが可能である。しかしながら、処理器からＮＶＭへの進行中の書き込み動作が中断されたとき、ＮＶＭにおけるデータは破壊されることは、既知のプロダクトの欠点である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の第１の目的は、冒頭のパラグラフにおいて説明した種類のプロダクトであって、パワーダウンフェーズの間にＮＶＭデータ破壊を未然に防ぐ簡単で更に効果的な手段を有する、プロダクトを提供することである。
【０００６】
本発明の第２の目的は、冒頭のパラグラフにおいて説明したタイプの方法であって、パワーダウンフェーズの間にＮＶＭデータ破壊を未然に防ぐ方法を提供することである。
【課題を解決するための手段】
【０００７】
第１の目的は、処理器がパワーダウン信号を繰り返してチェックすることにより電源のパワーダウン状態を検出し、パワーダウン信号がパワーダウン状態に対応する値を有する検出に関して、進行している書き込み動作を終了し、データの記憶を停止する点において、実現される。このようにして、処理器は、パワーダウン状態の検出の後、進行中の書き込み動作を終了し、それ故、データ破壊をもたらす突然の中断を回避するように、適応される。その後、処理器が信頼性の内情他イデア動作する値より他の電源の供給電圧が低下する前に、ＮＶＭへの全ての書き込みは停止される。
【０００８】
第１の実施形態において、アルゴリズムは、処理器のパワーダウンモードを開始する段階を有する。このパワーダウンモードは処理器の動作を完全に停止し、それ故、パワーダウンフェーズの簡易ＮＶＭ破壊の原因となる、ランダムなソフトウェアのアクティビティが停止されることを確実にする。
【０００９】
第１の実施形態の変形においては、他の電源を放電させるための放電回路であって、パワーダウン信号がパワーダウン状態に対応する値を有するときに放電するようにデザインされた、放電回路を有する。
【００１０】
処理器の動作を完全に停止させるとき、その電源から電流はもはや流れない。結果的に、処理器の供給電圧はゆっくりであるが減少する。パワーがプロダクトに再び供給される一方、処理器の供給電圧が所定のレベル以下にまだ減少しない場合、処理器は、十分長い持続期間のパワーダウンフェーズの次のサイクルが終了するまで、再起動しない。所定のレベルは、処理器のデータシートに記録された値又は実験で決定される値とすることが可能である。この実施形態においては、放電回路は、他の電源が所定レベル以下においてすぐに放電されることを確実にする、それ故、パワーがプロダクトに再び供給される場合に処理器が再起動することを確実にする。
【００１１】
放電回路が電子スイッチであって、パワーダウンフェーズの間に導通する電子スイッチを有する場合は有利である。このスイッチは、その電源を放電させるために電流を流すように適応される。
【００１２】
パワーダウン信号がパワーダウン状態に対応する値を有するとき、放電回路が所定放電電流を流すように適応される場合は、更に有利である。それ故、高サージ電流は回避される。
【００１３】
他の変形において、放電電流は、動作中にその電源から処理器により流される電流に実質的に等しい。この変形においては、供給電圧は、処理器が継続的に動作しているときのような実質的に同じレートにおける、所定レベル以下のパワーダウンフェーズの間に低下する。
【００１４】
第１実施形態の代わりとなる第２実施形態において、不揮発性メモリはデバイスコードを有し、アルゴリズムは、パワーダウン状態が検出された後、不揮発性メモリのそのデバイスコードからはずれるデバイスコードを選択する段階を有する。結果的に、読み出し／書き込みアクティビティは、パワーダウンフェーズの間に処理器が規定されない状態に達する前に、非存在のアドレスに宛名の書き換えをされる。
【００１５】
第２実施形態の変形において、アルゴリズムが、無限ウェイティングループに処理器をする段階を有する、ことは更に有利である。第２実施形態及び第２実施形態の変形においては、付加的ソフトウェアのみが必要とされる。その電源を放電させるための付加ハードウェアのコストは、パワーダウンフェーズの間に処理器が継続して動作し、それ故、他の供給を放電するために、回避される。
【００１６】
プロダクトは、テレビ、ビデオ、オーディオ、コンピュータ又は通信プロダクトのような、不揮発性メモリを有するいずれのプロダクトとすることが可能である。
【００１７】
第２の目的は、方法が、パワーダウン信号を繰り返してチェックすることにより電源のパワーダウン状態を検出する段階、パワーダウン信号がパワーダウン状態に対応する値を有する検出に関して、進行している書き込み動作を終了する段階、データの記憶を停止する段階を有する点において、認識される。このようにして、方法は、パワーダウン状態の検出の後、進行中の書き込み動作を終了し、それ故、データ破壊をもたらす突然の中断を回避するように、適応される。その後、処理器が信頼性のない状態で動作する値より他の電源の供給電圧が低下する前に、ＮＶＭへの全ての書き込みは停止される。
【発明を実施するための最良の形態】
【００１８】
図１のプロダクトは、プロダクトの主電源である電源Ｐ２を有する。処理器Ｐは、供給電圧Ｖｓを有する他の電源に入力Ｑにより接続されている。又、処理器（Ｐ）により供給されるデータを記憶するためのＮＶＭ  Ｍは他の電源に接続される。接続Ｃにより、データ、イネーブル信号及びクロック信号は、処理器ＰとＮＶＭ  Ｍとの間で転送される。パワーダウン検出回路ＰＤＣは、電源Ｐ２の状態を検出するために電源Ｐ２に結合され、処理器Ｐのパワーダウン入力ＰＤＭにパワーダウン信号ＰＤＤを送信する。処理器は又、処理器Ｐの正確な動作を確実にする値に供給電圧Ｖｓが達するまで、起動フェーズの間に、処理器を待機のまま保つパワーオンリセット入力Ｒｅを有する。
【００１９】
ＮＶＭ  Ｍの代表的な動作範囲は２．５乃至３．６Ｖである一方、タイプＳＡＡ５６ＸＸの処理器Ｐについては、動作範囲は３．０乃至３．６Ｖである。しかしながら、パワーダウンフェーズの間に処理器Ｐのパワーオンリセット入力Ｒｅにおいてパワーオンリセット信号がない又は遅延する場合、処理器Ｐは、２．２Ｖまで、尚も動作することが実験により明らかとなった。リセット信号は、ソフトウェアアクティビティの正確な中断を可能にすることなく、動作を遅すぎて突然停止するため、パワーダウンフェーズの間に処理器Ｐの動作を停止するために用いられることはできない。
【００２０】
図２における時間ｔに対する供給電圧Ｖｓのグラフに示すように、時間ｔ１とｔ２との間の接続ＣによりＮＶＭ  Ｍに処理器からデータが書き込まれる場合、処理器Ｐは３．０Ｖ以下において確実に動作しないため、ＮＶＭ  Ｍ内のデータは破壊されることがあり得る。３．０Ｖ以下において、アルゴリズムは処理器Ｐにおいてはもはや正確に機能しない可能性があり、更に、データは破壊される可能性があり、結果的に、ＮＶＭ  Ｍへの不正確なデータの不所望の書き込みのリスクを負うこととなる。このリスクに対処するために、処理器Ｐがもはや確実に動作しない範囲に供給電圧Ｖｓが入る前に、処理器Ｐにより提供されるパワーダウンモードはソフトウェアのアクティビティを停止する。パワーダウンモードはパワーダウン信号ＰＤＤにより制御される。電源Ｐ２が動作している場合、パワーダウン信号は、電源Ｐ２がパワーダウン状態にあることを示すパワーダウン値Ｓ０を有する。ソフトウェアアクティビティの正確な停止を可能にするように、パワーオン値Ｓ１からパワーダウン値Ｓ０への遷移をパワーダウン信号が有する時間である時間ｔＰＤの後の約６０ｍｓｅｃの期間に、ＳＡＡ５６ＸＸタイプの処理器について３．３Ｖである代表的な動作電圧を供給するために他の電源は適応される。
【００２１】
アルゴリズムは処理器に組み込まれ、次のような段階を有する。
−  パワーダウン信号ＰＤＤがパワーダウン値Ｓ０を有するかどうかをチェックする段階
−  肯定する場合、所定の時間遅延、例えば、１０ｍｓｅｃの後、第２チェックがなされる段階。否定する場合、ルーチンが再開される。
−  又、第２チェックの間に、パワーダウン値Ｓ０が検出される場合、進行中の書き込み動作の終了時に、ソフトウェアを無限ウェイティングループにする手順を有する処理器Ｐによりパワーダウンモードが開始される段階。パワーダウン値Ｓ０が検出されない場合、ルーチンが再開される。
【００２２】
パワーダウンモードの副効果は、パワーダウンモードは非常に小さいパワーを消費するために、他の供給を放電することは長い時間を要することである。図３及び４は、パワーダウンモードを用いる解とパワーダウンモードを用いない解との間の時間差を示している。処理器の仕様から理解されるように、リセット入力Ｒｅは他の供給に結合される。供給電圧ＶｓがプロセッサタイプＳＡＡ５６ｘｘに対して２．４Ｖの値以下に低下する前である、図２に示す時間ｔ３の前に、電源Ｐ２が再起動する場合、パワーオンリセット入力Ｒｅにおけるリセット信号は処理器Ｐをパワーダウンモードに保つ。
【００２３】
図３及び４における波形は、上から下まで、即ち、パワーダウン信号ＰＤＤ、接続Ｃにより送信されるデータＤｃ、供給電圧Ｖｓ及び電源Ｐ２の電圧Ｖｐ２は、ｔの関数として示されている。
【００２４】
図５に示す付加放電回路Ｄは、所定のレベル以下になると、電圧Ｖｓが急激に低下することを確実にする。電子スイッチＳは、パワーダウン信号ＰＤＤにより制御される。パワーダウン信号ＰＤＤが、パワーダウン状態に対応する値Ｓ０である場合、スイッチＳは導通する。放電電流Ｉｂ２は、式Ｉｂ２＝Ｖｓ／Ｒにより値Ｒを有する抵抗Ｒｂにより決定される。つぎの関係は図５に示す電流に対して有効である。
Ｉ＝Ｉａ＋Ｉｂ
Ｉｂ＝Ｉｂ１＋Ｉｂ２、そして一般的には
Ｉｂ＞１０ｘＩａ
電源Ｐ２が動作しているとき、Ｉｂ１はＩｂに等しく、Ｉｂ２は０である。電源Ｐ２が停止しているとき、Ｉｂ１は非常に小さい値に低下する。Ｉｂ２がＩｂ１に実質的に等しいようにデザインされるとき、Ｉｂ２は流れ始め、Ｉｂ１の低下を補償する。結果的に、Ｉｂは略一定のまま保たれ、図３に示す値と実質的に同じ値まで供給電圧Ｖｓの低下がもたらされる。
【００２５】
図６の放電回路Ｄにおいて、トランジスタＱ２はスイッチＳの機能を実行する。トランジスタＱ１は、抵抗Ｒ３によりパワーダウン信号を受け取る。
【００２６】
パワーダウン信号が、実質的に０Ｖのパワーダウン値Ｓ０を有する場合、トランジスタＱ１はオフになる。結果的に、抵抗Ｒ２を流れる電流はトランジスタＱ２をオンにする。
【００２７】
パワーダウン信号がパワーオン値Ｓ１を有する場合、トランジスタＱ１はオンになり、抵抗Ｒ２からもたらされる電流を流す。従って、トランジスタＱ２はいずれのベース電流も受けない。
【００２８】
第２実施例においては、データがＮＶＭ  Ｍに書き込まれることができる前に、７ビットデバイスコードと１ビット読み出し／書き込み指示子に後継される、処理器ＰとＮＶＭ  Ｍとの間のＩＩＣ通信を開始するための開始条件を、処理器Ｐが開始する必要がある、という事実を用いる。ＮＶＭ  Ｍは、後にデバイス選択コードとも呼ばれるデバイスコードがＮＶＭ  Ｍ自体の１つと適合するときのみに、応答する。非存在デバイスに対応するコードに、パワーダウンフェーズの間に、デバイスコードが意図的に変化される場合、データはもはやＮＶＭ  Ｍにより受け入れられない。そうである場合、パワーダウンフェーズの間に、可能性のあるＮＶＭ  Ｍデータ破壊は回避されることができる。
【００２９】
処理器Ｐにおいてこの実施形態で適用するアルゴリズムは、最後の段階を除いて、上記のアルゴリズムと同様である。パワーダウンモードの開始の代わりに、ＮＶＭにアドレスされたデータのためのデバイス開始コードは、非存在デバイスのためのコードであるデバイス選択コード０に再アドレスされる。
【００３０】
第２実施形態の変形において、パワーダウンフェーズの間に不所望の書き込みアクティビティが得られる付加セキュリティを提供するために、データ再アドレッシングの後、無限ウェイティングループは開始される。
【００３１】
第２実施形態は、次の動作状態において２つのプロダクトを用いてテストした。電源Ｐ２は、３０ｓｅｃのパワーダウンフェーズにより後継される３０ｓｅｃのパワーオンフェーズを有する周期においてオンとオフを切り換えられる。その効果を明確に示すために、派ｗ−オンリセット信号は、リセット信号がパワーダウンフェーズの間に生成されないような方法で変形された。表１に示す結果は、アルゴリズムの有効性
を示している。
【００３２】
【表１】
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第２実施形態の変形と結合された第２実施形態のアルゴリズムは、ＮＶＭ  Ｍデータ破壊を得るために、非常に簡単且つ効果的な手段を提供する。付加ハードウェア回路構成は必要とされず、その結果、非常にコストパフォーマンスの良好な解決方法がもたらされる。
【００３３】
上記の実施形態は本発明を制限するのではないことと、同時提出の請求の範囲の範囲から逸脱することなく、当業者は多くの代わりの形態をデザインすることができることとに留意する必要がある。表現“を有する”及びそれから派生した表現は、請求項に記載されたもの以外の構成要素又は段階の存在を排除するものではない。構成要素の単数表現は、それら構成要素の複数の存在を排除するものではない。本発明は、幾つかの別々の構成要素を有するハードウェアの手段により、そして、適切にプログラムされたコンピュータの手段により、実施されることができる。幾つかの手段を挙げた装置請求項においては、それらの幾つかの手段を、一つのハードウェア及びハードウェアの同じアイテムにより具現化することができる。特定の手段が互いに異なる独立請求項において挙げられているという単なる事実は、それらの手段の組み合わせを有利になるように用いることができないことを示すものではない。
【図面の簡単な説明】
【００３４】
【図１】プロダクトのブロック図である。
【図２】既知のプロダクトのタイミングダイヤグラムである。
【図３】既知のプロダクトの波形を示す図である。
【図４】第１実施形態の波形を示す図である。
【図５】放電時間に影響する回路及び電流の簡略化した図である。
【図６】放電回路の実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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