(57)【要約】【課題】データの読み出しエラーを低減する。【解決手段】記憶装置のメモリセルアレイは、書き込みワード線、読み出しワード線、書き込みビット線、読み出しビット線、ソース線、およびゲインセルを有する。例えば、ゲインセルの読み出しトランジスタには、チャネル形成領域に金属酸化物を有するトランジスタを適用できる。読み出しビット線には、キャンセル回路が電気的に接続されている。キャンセル回路は、非選択のゲインセルが読み出しビット線に供給するリーク電流を相殺するための電流を、読み出しビット線に供給する機能をもつ。読み出し動作時において、キャンセル回路の電流によって、リーク電流による読み出しビット線の電位の変動が補償され、データの読み出しエラーが低減される。【選択図】図２
2018073453.tif 000002
【特許請求の範囲】
【請求項１】
ゲインセルと、
キャンセル回路と、
書き込みワード線と、読み出しワード線と、書き込みビット線と、読み出しビット線と、
を有し、
前記ゲインセルは、書き込みトランジスタ、および読み出しトランジスタを有し、
前記ゲインセルは、前記書き込みワード線、前記読み出しワード線、前記書き込みビット線、および前記読み出しビット線に電気的に接続され、
前記キャンセル回路は、非選択状態の前記ゲインセルが前記読み出しビット線に供給するリーク電流を相殺するための電流を、前記読み出しビット線に供給する機能を有する記憶装置。
【請求項２】
請求項１において、
前記キャンセル回路は第１トランジスタを有し、
前記第１トランジスタの第１端子に第１電位が入力され、
前記第１トランジスタのゲートに第２電位が入力され、
前記読み出しビット線に前記第１トランジスタの第２端子が電気的に接続されている記憶装置。
【請求項３】
請求項１において、
前記キャンセル回路は第１トランジスタおよび第２トランジスタを有し、
前記第１トランジスタの第１端子に第１電位が入力され、
前記第１トランジスタのゲート、および前記第２トランジスタのゲートに第２電位が入力され、
前記第１トランジスタの第２端子と前記第２トランジスタの第１端子とが電気的に接続され、
前記読み出しビット線に前記第２トランジスタの第２端子が電気的に接続されている記憶装置。
【請求項４】
請求項１において、
前記キャンセル回路は第１トランジスタおよびインバータ回路を有し、
前記第１トランジスタの第１端子に第１電位が入力され、
前記第１トランジスタのゲートに前記インバータ回路の出力端子が電気的に接続され、
前記読み出しビット線に、前記第１トランジスタの第２端子および前記インバータ回路の入力端子が電気的に接続されている記憶装置。
【請求項５】
請求項１において、
前記キャンセル回路は、第１トランジスタ、第２トランジスタ、およびインバータ回路を有し、
前記第１トランジスタの第１端子に第１電位が入力され、
前記第１トランジスタのゲートに第２電位が入力され、
前記第２トランジスタのゲートに前記インバータ回路の出力端子が電気的に接続され、
前記第１トランジスタの第２端子と前記第２トランジスタの第１端子とが電気的に接続され、
前記読み出しビット線に、前記第２トランジスタの第２端子および前記インバータ回路の入力端子が電気的に接続されている記憶装置。
【請求項６】
請求項１乃至５の何れか１項において、
前記ゲインセルは、選択トランジスタを有する記憶装置。
【請求項７】
請求項１乃至６の何れか１項において、
前記書き込みトランジスタのチャネル形成領域は金属酸化物を有する記憶装置。
【請求項８】
第１メモリセルアレイ、第２メモリセルアレイ、および列回路を有し、
第１メモリセルアレイは、
第１セルと、第１レプリカセルと、
第１書き込みワード線と、第１読み出しワード線と、第１ダミー読み出しワード線と、第１書き込みビット線と、第１読み出しビット線と、第１配線と、第２配線と、
を有し、
前記第１セルは、前記第１書き込みワード線、前記第１読み出しワード線、前記第１ダミー読み出しワード線、前記第１書き込みビット線、前記第１読み出しビット線、および前記第１配線に電気的に接続され、
前記第２メモリセルアレイは、
第２セルと、第２レプリカセルと、
第２書き込みワード線と、第２読み出しワード線と、第２ダミー読み出しワード線と、第２書き込みビット線と、第２読み出しビット線と、第３配線と、第４配線と、
を有し
前記第２セルは、前記第２書き込みワード線、前記第２読み出しワード線、前記第２ダミー読み出しワード線、前記第２書き込みビット線、前記第２読み出しビット線、および前記第３配線に電気的に接続され、
前記第１セルおよび前記第２セルはそれぞれ書き込みトランジスタ、および読み出しトランジスタを備えるゲインセルであり、
前記第１レプリカセルは第１トランジスタおよび第２トランジスタを有し、
前記第１トランジスタのゲートは前記第１ダミー読み出しワード線に電気的に接続され、第１端子は前記第１読み出しビット線に電気的に接続され、第２端子は前記第２トランジスタの第１端子に電気的に接続され、
前記第２トランジスタのゲートは前記第２配線に電気的に接続され、第２端子は前記第１配線に電気的に接続され、
前記第２レプリカセルは第３トランジスタおよび第４トランジスタを有し、
前記第３トランジスタのゲートは前記第２ダミー読み出しワード線に電気的に接続され、第１端子は前記第２読み出しビット線に電気的に接続され、第２端子は前記第４トランジスタの第１端子に電気的に接続され、
前記第４トランジスタのゲートは前記第４配線に電気的に接続され、第２端子は前記第３配線に電気的に接続され、
前記第１乃至第４トランジスタ、並びに、前記第１セルおよび前記第２セルの読み出しトランジスタの導電型は同じであり、
前記第１書き込みビット線、前記第１読み出しビット線、前記第１配線、前記第２書き込みビット線、前記第２読み出しビット線、および前記第３配線は、前記列回路に電気的に接続され、
前記列回路は、センスアンプ、第１キャンセル回路、第２キャンセル回路、および第１乃至第４回路を有し、
前記センスアンプは第１ノードおよび第２ノードを有し、
前記第１キャンセル回路は、非選択状態の前記第１セルが前記第１読み出しビット線に供給するリーク電流を相殺するための電流を、前記第１読み出しビット線に供給する機能を有し、
前記第２キャンセル回路は、非選択状態の前記第２セルが前記第２読み出しビット線に供給するリーク電流を相殺するための電流を、前記第２読み出しビット線に供給する機能を有し、
前記第１回路は、前記第１読み出しビット線と前記第２ノード間の導通状態を制御する機能をもち、
前記第２回路は、前記第２読み出しビット線と前記第１ノード間の導通状態を制御する機能をもち、
前記第３回路は、前記第１書き込みビット線と前記第１ノード間の導通状態を制御する機能をもち、
前記第４回路は、前記第２書き込みビット線と前記第２ノード間の導通状態を制御する機能をもつ記憶装置。
【請求項９】
請求項８において、
前記第１セルおよび前記第２セルは、それぞれ、書き込みトランジスタ、読み出しトランジスタ、選択トランジスタおよび容量素子を備えるゲインセルである記憶装置。
【請求項１０】
請求項８又は９において、
前記書き込みトランジスタのチャネル形成領域は金属酸化物を有する記憶装置。
【請求項１１】
請求項８乃至１０の何れか１項において、
前記第１キャンセル回路および第２キャンセル回路はそれぞれ第５トランジスタを有し、
前記第５トランジスタの第１端子に第１電位が入力され、
前記第５トランジスタのゲートに第２電位が入力され、  前記第１キャンセル回路において、前記第５トランジスタの第２端子は、前記第１読み出しビット線に電気的に接続され、
前記第２キャンセル回路において、前記第５トランジスタの第２端子は、前記第２読出しビット線に電気的に接続されている記憶装置。
【請求項１２】
請求項８乃至１０の何れか１項において、
前記第１キャンセル回路および第２キャンセル回路はそれぞれ第５トランジスタおよび第６トランジスタを有し、
前記第５トランジスタの第１端子に第１電位が入力され、
前記第５トランジスタのゲート、および前記第６トランジスタのゲートに第２電位が入力され、
前記第５トランジスタの第２端子と前記第６トランジスタの第１端子が電気的に接続され、
前記第１キャンセル回路において、前記第６トランジスタの第２端子は、前記第１読み出しビット線に電気的に接続され、
前記第２キャンセル回路において、前記第６トランジスタの第２端子は、前記第２読出しビット線に電気的に接続されている記憶装置。
【請求項１３】
請求項８乃至１０の何れか１項において、
前記第１キャンセル回路および第２キャンセル回路はそれぞれ第５トランジスタおよびインバータ回路を有し、
前記第５トランジスタの第１端子に第１電位が入力され、
前記第５トランジスタのゲートに前記インバータ回路の出力端子が電気的に接続され、
前記第１キャンセル回路において、前記第５トランジスタの第２端子および前記インバータ回路の入力端子は、前記第１読み出しビット線に電気的に接続され、
前記第２キャンセル回路において、前記第５トランジスタの第２端子および前記インバータ回路の入力端子は、前記第２読出しビット線に電気的に接続されている記憶装置。
【請求項１４】
請求項８乃至１０の何れか１項において、
前記第１キャンセル回路および第２キャンセル回路は、第５トランジスタ、第６トランジスタ、およびインバータ回路を有し、
前記第５トランジスタの第１端子に第１電位が入力され、
前記第５トランジスタのゲートに第２電位が入力され、
前記第６トランジスタのゲートに前記インバータ回路の出力端子が電気的に接続され、
前記第５トランジスタの第２端子と前記第６トランジスタの第１端子とが電気的に接続され、
前記第１キャンセル回路において、前記第６トランジスタの第２端子および前記インバータ回路の入力端子は、前記第１読み出しビット線に電気的に接続され、
前記第２キャンセル回路において、前記第６トランジスタの第２端子および前記インバータ回路の入力端子は、前記第２読み出しビット線に電気的に接続されている記憶装置。
【請求項１５】
プロセッサコア、メモリ部、およびバスを有する半導体装置であり、
前記メモリ部は請求項１乃至１４の何れか１項に記載の記憶装置を有し、
前記プロセッサコアと前記メモリ部間の信号およびデータの伝送は前記バスを介して行われる半導体装置。
【請求項１６】
請求項１５項において、
前記メモリ部は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、強誘電体ＲＡＭ、磁気抵抗ＲＡＭ、抵抗変化ＲＡＭ、および相変化ＲＡＭの少なくとも１を有する半導体装置。
【請求項１７】
チップおよびリードを有し、
前記リードは前記チップに電気的に接続され、
請求項１乃至１４に記載の記憶装置、並びに請求項１５及び１６に記載の半導体装置のうちの何れか１が前記チップに設けられている電子部品。
【請求項１８】
請求項１７に記載の電子部品と、
表示部、タッチセンサ、マイク、スピーカ、操作キー、および筐体の少なくとも１と、を有する電子機器。
【請求項１９】
請求項８乃至１４の何れか１項に記載の記憶装置の動作方法であって、
前記センスアンプが非活性状態である間に、前記第１回路によって前記第１読み出しビット線と前記第２ノード間を導通状態にし、かつ前記第２回路によって前記第２読み出しビット線と前記第１ノード間を導通状態にし、
前記第１読み出しワード線を選択して前記第１セルの前記書き込みトランジスタをオン状態にし、
前記第２ダミー読み出しワード線を選択して前記第２セルの書き込みトランジスタをオン状態にし、
前記センスアンプを活性化し、
活性化された前記センスアンプの前記第２ノードの電位をデータとして出力する記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本発明の一形態は、記憶装置、その動作方法、その使用方法、およびその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。
【背景技術】
【０００２】
一般的なＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、メモリセルが１個のトランジスタ（１Ｔ）と１個のキャパシタ（１Ｃ）で構成されている。１Ｔ１Ｃ型ＤＲＡＭは、キャパシタに電荷を蓄積することで、データを保持することが可能なメモリであるため、原理的に無制限に書き込みができる。また、書き込みおよび読み出しが高速で行えること、メモリセルの素子数が少ないため高集積が容易であることから、ＤＲＡＭは大容量なメモリ装置として、多くの電子機器に組み込まれている。しかしながら、１Ｔ１Ｃ型ＤＲＡＭは、キャパシタに蓄積した電荷をそのままビット線に放出し、ビット線の電位の変動を測定することでデータの読み出しを行うため、キャパシタの静電容量を一定以上とすることが求められ、メモリセルの微細化によって必要な静電容量を確保することが困難となりつつある。
【０００３】
２個のトランジスタまたは３個のトランジスタで構成されたゲインセルが知られている（例えば、特許文献１、２）。ゲインセルは、蓄積した電荷量を読み出しトランジスタで増幅して、ビット線に供給できるため、キャパシタの容量を小さくすることが可能とされる。
【０００４】
チャネル形成領域に金属酸化物を有するトランジスタ（以下、「金属酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある）が知られている。例えば、特許文献３、非特許文献１には、ゲインセルの書き込みトランジスタがＯＳトランジスタである記憶装置が記載されている。
【０００５】
本明細書等では、特許文献３のように、メモリセルにＯＳトランジスタが設けられているメモリのことを、「ＯＳメモリ」と呼ぶこととする。また、非特許文献１のように、書き込みトランジスタがＯＳトランジスタで構成されているゲインセル型ＤＲＡＭのことを、「ＮＯＳＲＡＭ（登録商標）」と呼ぶこととする。「ＮＯＳＲＡＭ（ノスラム）」とは、Ｎｏｎｖｏｌａｔｉｌｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＲＡＭの略称である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−５３１６７号公報
【特許文献２】特開２００６−１２８７８号公報
【特許文献３】特開２０１１−１１９６７５号公報
【非特許文献】
【０００７】
【非特許文献１】Ｈ．Ｉｎｏｕｅ  ｅｔ  ａｌ．，“Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｗｉｔｈ  Ｅｘｔｒｅｍｅｌｙ  Ｌｏｗ‐Ｌｅａｋａｇｅ  Ｉｎｄｉｕｍ‐Ｇａｌｌｉｕｍ‐Ｚｉｎｃ‐Ｏｘｉｄｅ  Ｔｈｉｎ‐Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，”ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ‐Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｓｅｐｔ．２０１２，ｖｏｌ．４７，ｎｏ．９，ｐｐ．２２５８―２２６５．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一形態の課題は、ノイズマージンを改善すること、およびデータの誤読み出しを低減することである。
【０００９】
なお、本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１０】
（１）  本発明の一形態係る記憶装置は、ゲインセルと、キャンセル回路と、書き込みワード線と、読み出しワード線と、書き込みビット線と、読み出しビット線とを有する。ゲインセルは、書き込みトランジスタ、および読み出しトランジスタを有し、ゲインセルは、書き込みワード線、読み出しワード線、書き込みビット線、および読み出しビット線に電気的に接続され、キャンセル回路は、非選択状態のゲインセルが読み出しビット線に供給するリーク電流を相殺するための電流を、読み出しビット線に供給する機能を有する。
【００１１】
（２）  形態（１）において、ゲインセルは、選択トランジスタを有する。
【００１２】
（３）  形態（１）または（２）において、書き込みトランジスタのチャネル形成領域は金属酸化物を有する。
【００１３】
本明細書等において、「第１」、「第２」、「第３」という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【００１４】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００１５】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００１６】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００１７】
電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００１８】
本明細書等において、場合または状況に応じて、「膜」という用語と「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合があり、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
【００１９】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合があり、又は半導体装置を有している場合がある。
【００２０】
なお、本明細書等において、金属酸化物（ｍｅｔａｌ  ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体などに分類される。例えば、トランジスタのチャネル形成領域に用いられる金属酸化物を、酸化物半導体と呼ぶ場合がある。
【００２１】
本明細書等において、特段の断りがない限り、トランジスタのチャネル形成領域に用いられる金属酸化物の範疇には、窒素を有する金属酸化物が含まれる。なお、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ  ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
【発明の効果】
【００２２】
本発明の一形態によって、ノイズマージンを改善すること、およびデータの誤読み出しを低減することが可能になる。
【００２３】
本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。複数の効果の記載は、他の効果の存在を妨げるものではない。本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００２４】
【図１】Ａ：ＮＯＳＲＡＭの構成例を示すブロック図。Ｂ、Ｃ：セルの構成例を示す回路図。
【図２】メモリセルアレイ、列回路の構成例を示す回路図。
【図３】ＮＯＳＲＡＭの動作例を示すタイミングチャート。
【図４】ビット線に読み出したデータの検知方法例を説明する図。Ａ：比較例のＮＯＳＲＡＭ。Ｂ：図１ＡのＮＯＳＲＡＭ。
【図５】Ａ―Ｃ：ビット線に読み出されたデータの検知方法例を説明する図。
【図６】Ａ―Ｇ：キャンセル回路の構成例を示す回路図。
【図７】Ａ―Ｄ：メモリセル、およびメモリセルアレイの構成例を示す回路図。
【図８】ＮＯＳＲＡＭの構成例を示すブロック図。
【図９】メモリセルアレイの構成例を示す回路図。
【図１０】列回路の構成例を示す回路図。
【図１１】ＮＯＳＲＡＭの読み出し動作例を示すタイミングチャート。
【図１２】ＮＯＳＲＡＭの書き込み動作例を示すタイミングチャート。
【図１３】Ａ、Ｂ：ＮＯＳＲＡＭの構成例を示すブロック図。
【図１４】ブロックの構成例を示す回路図。
【図１５】列回路の構成例を示す回路図。
【図１６】ＮＯＳＲＡＭの読み出し動作例を示すタイミングチャート。
【図１７】ＮＯＳＲＡＭの書き込み動作例を示すタイミングチャート。
【図１８】ビット線に読み出されたデータの検知方法例を説明する図。
【図１９】Ａ―Ｃ：レプリカセルの構成例を示す回路図。
【図２０】Ａ：ＮＯＳＲＡＭのサブアレイの構成例を示すブロック図。Ｂ、Ｃ：ＮＯＳＲＡＭの構成例を示すブロック図。
【図２１】マイクロコントローラユニットの構成例を示すブロック図。
【図２２】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す模式図。
【図２３】Ａ―Ｆ：電子機器の構成例を示す図。
【図２４】ＮＯＳＲＡＭの積層構造例を示す断面図。
【図２５】ＮＯＳＲＡＭの積層構造例を示す断面図。
【図２６】Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。
【図２７】ＯＳトランジスタの構成例を示す断面図。
【発明を実施するための形態】
【００２５】
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２６】
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態に複数の構成例（作製方法例、動作方法例等も含む）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態に記載されている１または複数の構成例と適宜組み合わせることが可能である。
【００２７】
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２８】
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、もしくは電流のばらつき、又は、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。
【００２９】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いられている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３０】
〔実施の形態１〕
本実施の形態では、ゲインセル型のメモリセルを有する記憶装置について説明する。ここでは、このような記憶装置の一例として、ＮＯＳＲＡＭについて説明する。
【００３１】
＜＜ＮＯＳＲＡＭ１００＞＞
図１ＡはＮＯＳＲＡＭの構成例を示すブロック図である。ＮＯＳＲＡＭ１００は、制御回路１１０、行回路１１２、列回路１１３、メモリセルアレイ１１５を有する。ＮＯＳＲＡＭ１００には外部から、電位ＶＤＤＤ、ＶＳＳＳ、ＶＤＨＷ、ＶＤＨＲ、ＶＣＡＮ、およびＶＲＥＦ、クロック信号、アドレス信号、チップイネーブル信号、書き込みイネーブル信号が入力される。
【００３２】
制御回路１１０は、ＮＯＳＲＡＭ１００の動作全般を制御する機能を有する。例えば、制御回路１１０は、チップイネーブル信号、および書き込みイネーブル信号を論理演算して、外部からのアクセスが書き込みアクセスであるか読み出しアクセスであるか判断する。
【００３３】
行回路１１２は、アドレス信号が指定する行のワード線を選択する機能をもつ。列回路１１３は、アドレス信号が指定する列のビット線に対して、データの書き込みおよび読み出しを行う機能をもつ。
【００３４】
メモリセルアレイ１１５は、セル（「メモリセル」とも呼べる）１０、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬを有する。ワード線ＷＷＬ、ＲＷＬは書き込みワード線、読み出しワード線である。ビット線ＷＢＬ、ＲＢＬは書き込みビット線、読み出しビット線である。ワード線ＷＷＬ、ＲＷＬは行回路１１２に電気的に接続され、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬは列回路１１３に電気的に接続されている。図１Ｂにセル１０の構成例を示す。
【００３５】
セル１０は２Ｔ１Ｃ型のゲインセルである。セル１０は、ノードＳＮ、トランジスタＭＮ１、ＭＰ２、容量素子Ｃ１を有する。トランジスタＭＮ１は書き込みトランジスタであり、トランジスタＭＰ２は読み出しトランジスタである。容量素子Ｃ１はノードＳＮの電圧を保持するための保持容量である。
【００３６】
ここでは、トランジスタＭＮ１はＯＳトランジスタである。トランジスタＭＰ２のトランジスタの種類は特段の制約はなく、代表的には、Ｓｉトランジスタが用いられる。セル１０は書き込みトランジスタＭＮ１がＯＳトランジスタで構成されるため、長時間データを保持することが可能である。したがって、Ｓｉトランジスタで構成されるゲインセル型ＤＲＡＭと比較して、ＮＯＳＲＡＭ１００の保持時間を非常に長くすることができる。従って、リフレッシュ動作の頻度が低減されるため、リフレッシュ動作に要する電力を削減できる。
【００３７】
金属酸化物半導体のバンドギャップは２．５ｅＶ以上、または３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、オフ電流が極めて小さい。チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。よって、書き込みトランジスタをＯＳトランジスタとすることで、容量素子Ｃ１から電荷がリークすることを抑えることができ、セル１０の保持時間を長くすることができる。例えば、８５℃において保持時間を１年にすることができ、あるいは１０年にすることができる。
【００３８】
ＯＳトランジスタのチャネル形成領域に適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ‐Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
【００３９】
セルの読み出しトランジスタには、バックゲートを有するＯＳトランジスタを用いることができる。図１Ｃにそのような構成のセルを示す。図１Ｃに示すセル１１はセル１０の変形例であり、トランジスタＭＮ１に代えてバックゲートを有するトランジスタＭＮ５が設けられている。トランジスタＭＮ５のバックゲートは配線ＢＧＬに電気的に接続されている。配線ＢＧＬには電位ＶＢＧが入力される。例えば、電位ＶＢＧは、トランジスタＭＮ５のしきい値電圧を正側にシフトするような電位である。
【００４０】
或いは、行回路１１２に、配線ＢＧＬを駆動する駆動回路を設け、ＮＯＳＲＡＭ１００の動作に応じて、配線ＢＧＬの電位を変更してもよい。あるいは、トランジスタＭＮ５のバックゲートを、トランジスタＭＮ５のゲート、ソースまたはドレインの何れかに電気的に接続してもよい。
【００４１】
行回路１１２は、アドレス信号が指定する行のワード線ＷＷＬ、ＲＷＬを選択する機能をもつ。列回路１１３は、アドレス信号が指定する列のビット線ＷＢＬ、ＲＢＬに対して、データの書き込みおよび読み出しを行う機能をもつ。列回路１１３は、キャンセル回路３０を有する。キャンセル回路３０は、非選択状態のセル１０が生成するリーク電流によるビット線ＲＢＬの電位の変動を補償する機能をもつ。
【００４２】
＜メモリセルアレイ、列回路＞
図２を参照して、メモリセルアレイ１１５、列回路１１３の構成例を説明する。なお、図２には、列回路１１３の一部の要素を示す。
【００４３】
セル１０は、Ｎ行Ｍ列の行列状に配列されている（Ｎ、Ｍは０よりも大きい整数）。メモリセルアレイ１１５には、セル１０の配列に応じて、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬが設けられている。
【００４４】
なお、本明細書等では、行番号、列番号の最初の番号を１ではなく、０とする。例えば、ビット線ＲＢＬ［０］は第０行目の読み出しビット線を表している。セル１０［０、１］は、第０行第１列のセル１０を表している。
【００４５】
また、本明細書において、複数のビット線ＲＢＬのうち１つを特定する必要があるときは、ビット線ＲＢＬ［０］等と表記する。また、ビット線ＲＢＬと記載した場合は、任意のビット線ＲＢＬを指している。他の要素についても同様である。
【００４６】
列回路１１３には、列ごとに、読み出し回路２０、キャンセル回路３０が設けられている。
【００４７】
読み出し回路２０には、ビット線ＲＢＬと、電位ＶＲＥＦを供給する電源線とが電気的に接続されている。電位ＶＲＥＦは読み出し判定電位である。読み出し回路２０はビット線ＲＢＬの電位と電位ＶＲＥＦとを比較し、比較結果に応じた電位を出力する。電位ＶＲＥＦには、例えばＶＤＤＤ／２が用いられる。読み出し回路２０に適用できる回路には、例えば、センスアンプ（代表的には、ラッチ型センスアンプ）、および差動アンプ等がある。
【００４８】
キャンセル回路３０は、トランジスタＭＮ１０を有する。トランジスタＭＮ１０のゲートは電位ＶＣＡＮを供給する電源線に、第１端子はビット線ＲＢＬに、第２端子は電位ＶＳＳＳを供給する電源線に、それぞれ電気的に接続されている。電位ＶＣＡＮによって、トランジスタＭＮ１０のソース―ドレイン間電流（以下、ドレイン電流と呼ぶ）の大きさが調整される。
【００４９】
＜＜動作例＞＞
図３を参照して、ＮＯＳＲＡＭ１００の動作例を説明する。図３は、ＮＯＳＲＡＭ１００の動作例を示すタイミングチャートである。電位ＶＤＤＤは高レベル電源電位であり、データ“１”を表す電位である。電位ＶＳＳＳは低レベル電源電位であり、データ“０”を表す電位である。電位ＶＤＨＷは、ワード線ＷＷＬの高レベル電位である。電位ＶＤＨＲは、ワード線ＲＷＬの高レベル電位である。
【００５０】
＜電源オフ＞
電源オフ状態では、ビット線ＷＢＬ等の配線の電位はＶＳＳＳである。
【００５１】
＜スタンバイ＞
電源オン状態であり、チップイネーブル信号が“Ｌ”（低レベル）である場合、ＮＯＳＲＡＭ１００はスタンバイ状態である。ワード線ＷＷＬは“Ｌ”であり、ワード線ＲＷＬは“Ｈ”（高レベル）である。セル１０のトランジスタＭＮ１、ＭＰ２はオフ状態である。
【００５２】
＜書き込み＞
“Ｈ”のチップイネーブル信号と、“Ｈ”の書き込みイネーブル信号とが入力されると、ＮＯＳＲＡＭ１００は書き込み動作を行う。行回路１１２によって選択された行のワード線ＷＷＬは“Ｈ”に、ワード線ＲＷＬは“Ｌ”となる。列回路１１３によって選択されたビット線ＷＢＬには、データに応じた電位が入力される。選択されたセル１０のノードＳＮの電位は、データ“１”が書き込まれた場合ＶＤＤＤとなり、データ“０”が書き込まれた場合ＶＳＳＳとなる。
【００５３】
＜読み出し＞
“Ｈ”のチップイネーブル信号と、“Ｌ”の書き込みイネーブル信号とが入力されると、ＮＯＳＲＡＭ１００は読み出し動作を行う。列回路１１３は、ビット線ＲＢＬを電位ＶＳＳＳにプリチャージし、次に、ソース線ＳＬを“Ｈ”にする。次いで、行回路１１２によって選択された行のワード線ＲＷＬは“Ｌ”となる。選択行のセル１０がデータ“０”を保持している場合、トランジスタＭＰ２のゲートには電位ＶＳＳＳが入力されているため、トランジスタＭＰ２のソースードレイン間には大きな電流が流れる。したがって、ビット線ＲＢＬは速やかに充電され、ビット線ＲＢＬの電位は上昇する。選択行のセル１０がデータ“１”を保持している場合、トランジスタＭＰ２のゲートには電位ＶＤＤＤが入力されているため、トランジスタＭＰ２はドレイン電流を殆んど流さない。そのため、ビット線ＲＢＬはプリチャージ電位（ＶＳＳＳ）を維持する。
【００５４】
ワード線ＲＷＬが選択されている期間に、読み出し回路２０を活性化する。活性化された読み出し回路２０は電位ＶＲＥＦを基準にして、ビット線ＲＢＬの電位がデータ“０”または“１”であるかを検知し、検知結果に応じた電位の信号を出力する。
【００５５】
しかしながら、ワード線ＲＷＬが選択されている期間、非選択のセル１０からビット線ＲＢＬにリーク電流が流れているため、ビット線ＲＢＬの電位は、非選択のセル１０のリーク電流による成分を含む。このため、読み出し回路２０がデータを誤検知するおそれがある。
【００５６】
本実施の形態は、非選択セルのリーク電流によるデータの読み出しエラーを低減することを課題の一つとする。そこで、ＮＯＳＲＡＭ１００の列回路１１３にキャンセル回路３０を設けることで、本課題を解決している。
【００５７】
以下、図４Ａ、図４Ｂ、図５Ａ乃至図５Ｃを参照して、キャンセル回路３０の機能、その効果等を説明する。ここでは、本実施の形態に係るＮＯＳＲＡＭ１００と、キャンセル回路３０を有さない比較例のＮＯＳＲＡＭ（以下、便宜的に「ＮＯＳＲＡＭ１００Ｒ」と呼ぶ）とを対比することで、キャンセル回路３０の機能、その効果等を説明する。
【００５８】
図４Ａ、図４Ｂは、ビット線ＲＢＬに読み出されたデータの検知方法例を説明するための図である。図４Ａは、ＮＯＳＲＡＭ１００Ｒについての説明図であり、図４ＢはＮＯＳＲＡＭ１００についての説明図である。
【００５９】
図４Ａは、１個のセル１０が選択され、他のＮ−１個のセル１０が非選択である状態を示している。選択セル１０では、保持しているデータ（“０”または“１”）に応じた電流がソース線ＳＬからビット線ＲＢＬに流れる。ここでは、データ“０”を保持している選択セル１０とビット線ＲＢＬ間を流れる電流を「Ｉ＿Ｄ０」と呼び、データ“１”を保持している選択セル１０とビット線ＲＢＬ間を流れる電流を「Ｉ＿Ｄ１」と呼ぶ。
【００６０】
Ｎ−１個の非選択セル１０では、トランジスタＭＰ２のリーク電流（以下、電流Ｉ＿Ｌｅａｋと呼ぶ）がソース線ＳＬとビット線ＲＢＬ間を流れる。そのため、１個のセル１０が選択されている間、Ｎ−１個の非選択セル１０から電流Ｉ＿Ｌｅａｋがビット線ＲＢＬに流れ込む。
【００６１】
図５Ａは、ＮＯＳＲＡＭ１００Ｒ、１００において、ワード線ＲＷＬを“Ｌ”にした時点からのビット線ＲＢＬの電位ＶＲＢＬの変化を模式的に示す図である。曲線１９０Ａ、１９１Ａは、選択セル１０の電流Ｉ＿Ｄ０、Ｉ＿Ｄ１による電位の変化を示す。曲線１９２は、Ｎ−１個の非選択セル１０から流れた電流Ｉ＿Ｌｅａｋによる電位の変化を示す。なお、図５Ａは、ビット線ＲＢＬを流れる電流別に、電位ＶＲＢＬの成分を図示しているので、曲線１９０Ａ、１９１Ａは、電流Ｉ＿Ｌｅａｋによる電位ＶＲＢＬの増加分を含まないことに、留意されたい。
【００６２】
読み出し回路２０は、電位ＶＲＥＦと、時刻ｔａでの電位ＶＲＢＬとの大小関係によって、選択セル１０から読み出したデータの０／１判定を行う。図４Ａの例では、電位ＶＲＢＬが電位ＶＲＥＦよりも大きければ、読み出し回路２０はデータ“０”を出力し、電位ＶＲＢＬが電位ＶＲＥＦよりも小さければ、読み出し回路２０はデータ“１”を出力する。
【００６３】
セル１０のトランジスタを微細化することで、電流Ｉ＿Ｌｅａｋは大きくなる。ビット線ＲＢＬあたりのセル数が多いほど、ビット線ＲＢＬに供給される電流Ｉ＿Ｌｅａｋの総量は大きくなる。ＮＯＳＲＡＭ１００のビット当たりのコストの低減のために、トランジスタの微細化、およびビット線ＲＢＬあたりのセル数を多くすることが要求される。そのため、非選択セル１０の電流Ｉ＿Ｌｅａｋが読み出し動作時の電位ＶＲＢＬに与える影響は無視できない。
【００６４】
曲線１９２が表しているように、非選択セル１０が供給する電流Ｉ＿Ｌｅａｋによって、ビット線ＲＢＬは緩やかに充電される。したがって、ワード線ＲＢＬが選択されている間、選択セル１０からの電流Ｉ＿Ｄ０（又はＩ＿Ｄ１）だけでなく、Ｎ−１個の非選択セル１０からの電流Ｉ＿Ｌｅａｋによって、ビット線ＲＢＬが充電される。ＮＯＳＲＡＭ１００Ｒのデータ“１”の読み出し動作では、電流Ｉ＿Ｌｅａｋの総量が増加することで、時刻ｔａでの電位ＶＲＢＬが電位ＶＲＥＦを超えてしまう場合がある（図５Ｂ参照）。
【００６５】
図５Ｂは、ＮＯＳＲＡＭ１００Ｒにおける、ワード線ＲＷＬが選択されている間の電位ＶＲＢＬの変化を模式的に示している。曲線１９０Ｂ、１９１Ｂは、データ“０”、“１”を読み出すときの電位ＶＲＢＬの変化を表す。
【００６６】
選択セル１０からデータ“１”を読み出している場合でも、読み出し回路２０は、ビット線ＲＢＬに読み出されたデータは“０”であると判定してしまう。これは、データの誤読み出しである。
【００６７】
そこで、ＮＯＳＲＡＭ１００では、電流Ｉ＿Ｌｅａｋによるデータの読み出しエラーを解消するため、列回路１１３にキャンセル回路３０を設けている（図４Ｂ参照）。
【００６８】
キャンセル回路３０は、非選択セル１０がビット線ＲＢＬに供給する電流Ｉ＿Ｌｅａｋを相殺するための電流Ｉｃａｎを生成する。電流Ｉｃａｎをビット線ＲＢＬに供給することで、電流Ｉ＿Ｌｅａｋによるビット線ＲＢＬの電位の変動を補償することが可能である。また、電流Ｉｃａｎによって電流Ｉ＿Ｌｅａｋを相殺することは、ビット線ＲＢＬのノイズマージンの改善につながる。
【００６９】
ここでは、ＮＯＳＲＡＭ１００のデータ読み出し方式は、選択セル１０を流れる電流によって、ビット線ＲＢＬをプリチャージ電位よりも高い電位に遷移させる方式である。そのため、キャンセル回路３０は、シンク型電流源回路として機能し、電流Ｉｃａｎは、シンク電流である。
【００７０】
ＮＯＳＲＡＭ１００はキャンセル回路３０を備えることで、電流Ｉｃａｎによって、電流Ｉ＿Ｌｅａｋによる電位ＶＲＢＬの増加分をキャンセルすることが可能になる。したがって、データ“１”の読み出し動作において、時刻ｔａでの電位ＶＲＢＬが、電位ＶＲＥＦを超えることを防ぐことができる（図５Ｃ参照）。つまり、ＮＯＳＲＡＭ１００では、非選択セル１０からのリーク電流に起因するデータの読み出しエラーが低減される。
【００７１】
図５Ｃは、ＮＯＳＲＡＭ１００における、ワード線ＲＷＬが選択されている間の電位ＶＲＢＬの変化を模式的に示している。曲線１９０Ｃ、１９１Ｃは、データ“０”、“１”を読み出すときの電位ＶＲＢＬの変化を表す。
【００７２】
＜＜キャンセル回路＞＞
（キャンセル回路３０）
トランジスタＭＮ１０のゲートに入力される電位ＶＣＡＮの大きさによって、電流Ｉｃａｎを調節することが可能である。例えば、電位ＶＣＡＮを電位ＶＤＤＤとすることで、ＮＯＳＲＡＭ１００の外部入力電位の数を増やさない。
【００７３】
トランジスタＭＮ１０は、Ｎ−１個の非選択セル１０の電流Ｉ＿Ｌｅａｋを十分にキャンセルできる電流駆動能力を備える。一方で、キャンセル回路３０は、データ“０”を選択セル１０から読み出しているときに、ビット線ＲＢＬの充電を妨げるため、トランジスタＭＮ１０の電流駆動能力は、トランジスタＭＰ２（セル１０の読み出しトランジスタ）よりも低くする。
【００７４】
チャネル幅（Ｗ幅）、チャネル長（Ｌ長）によって、トランジスタＭＮ１０の電流駆動能力を設定することができる。具体的には、トランジスタＭＮ１０のＷ幅の仕様値は、最小値とする。他方、トランジスタＭＮ１０のＬ長の仕様値は最小値よりも大きくする。また、ＮＯＳＲＡＭ１００のトランジスタのＰＶＴ（プロセス／電圧／温度）ばらつき等を考慮して、トランジスタＭＮ１０のＷ幅、Ｌ長、電位ＶＣＡＮが設定される。
【００７５】
図６Ａ乃至図６Ｆを参照して、キャンセル回路の他の構成例を説明する。
【００７６】
（キャンセル回路３１）
図６Ａに示すキャンセル回路３１は、キャンセル回路３０にトランジスタＭＮ１１を追加した回路である。トランジスタＭＮ１０、ＭＮ１１は直列に電気的に接続されている。トランジスタＭＮ１１のＷ幅の仕様値は最小であり、Ｌ長の仕様値はトランジスタＭＮ１０のＬ長よりも小さく、最小であることが好ましい。
【００７７】
キャンセル回路３０の場合、トランジスタＭＮ１０のＬ長を長くすると、トランジスタＭＮ１０の寄生容量がビット線ＲＢＬの容量に追加される。ビット線ＲＢＬの容量の増加は、ＮＯＳＲＡＭ１００の読み出し速度の低下の原因となる。
【００７８】
そこで、トランジスタＭＮ１０とビット線ＲＢＬとの間にＬ長の短いトランジスタＭＮ１１を設けることで、キャンセル回路３１を接続したことによるビット線ＲＢＬの容量の増加を抑えている。そのため、トランジスタＭＮ１１は、最小サイズ（Ｌ長およびＷ幅の仕様値が最小）のトランジスタであることが好ましい。
【００７９】
（キャンセル回路３２）
図６Ｂに示すキャンセル回路３２は、キャンセル回路３０にインバータ回路１８を追加した回路である。キャンセル回路３２において、トランジスタＭＮ１０のゲートには、ビット線ＲＢＬの電位が、インバータ回路１８を介して入力される。
【００８０】
上掲したように、キャンセル回路３０は、データ“０”の読み出し時のビット線ＲＢＬの充電を妨げる。また、キャンセル回路３０は、データ読み出し時に電流Ｉｃａｎを流し続けるため、スタティックな電力を消費し続ける。キャンセル回路３２を設けることで、データ“０”の読み出し動作の初期は、ビット線ＲＢＬの電位の遷移が妨げられるが、ビット線ＲＢＬの電位がインバータ回路１８の論理しきい値を越えれば、トランジスタＭＮ１０のゲートにデータ“０”が入力される。トランジスタＭＮ１０はオフ状態になり、キャンセル回路３２は電流Ｉｃａｎの生成を停止する。キャンセル回路３２を非活性化することで、ビット線ＲＢＬを速やかに充電でき、キャンセル回路３２のスタティックな消費電力を削減できる。
【００８１】
（キャンセル回路３３）
図６Ｃに示すキャンセル回路３３は、キャンセル回路３１にインバータ回路１９を追加した回路である。キャンセル回路３３において、トランジスタＭＮ１１のゲートには、インバータ回路１９を介して、ビット線ＲＢＬの電位が入力される。そのため、キャンセル回路３３はキャンセル回路３２と同様に動作し、同様の効果をもつ。
【００８２】
データ“０”の読み出し動作の初期は、キャンセル回路３３の電流Ｉｃａｎによってビット線ＲＢＬの電位の遷移が妨げられる。ビット線ＲＢＬの電位がインバータ回路１９の論理しきい値を越えれば、トランジスタＭＮ１１のゲートにデータ“０”が入力されるので、キャンセル回路３３はオフになり、電流Ｉｃａｎの供給を停止する。キャンセル回路３３がオフになることで、ビット線ＲＢＬを速やかに充電でき、かつ、キャンセル回路３３のスタティックな消費電力を削減できる。
【００８３】
キャンセル回路３１―３３は、キャンセル回路３０と同様に、シンク型電流源回路の機能をもつ。データ読み出し方式が、選択セルを流れる電流によって、ビット線ＲＢＬをプリチャージ電位よりも高い電位に遷移させる方式である場合、リーク電流キャンセル回路には、キャンセル回路３０―３３の何れかが適用される。
【００８４】
他方、データ読み出し方式が、選択セルを流れる電流によって、ビット線ＲＢＬをプリチャージ電位よりも低い電位に遷移させる方式である場合、電流Ｉｃａｎがソース電流になるように、リーク電流キャンセル回路には、ソース型電流源回路が適用される。このような機能をもつリーク電流キャンセル回路の構成例を図６Ｄ―図６Ｇに示す。
【００８５】
（キャンセル回路３５―３９）
キャンセル回路３５、３７（図６Ｄ、図６Ｆ）は、キャンセル回路３０、３２のｎチャネル型トランジスタＭＮ１０をｐチャネル型トランジスタＭＰ１０に変更した回路である。キャンセル回路３６、３８（図６Ｅ、図６Ｇ）は、キャンセル回路３３、３４のｎチャネル型トランジスタＭＮ１０、ＭＮ１１をｐチャネル型トランジスタＭＰ１０、ＭＰ１１に変更した回路である。
【００８６】
キャンセル回路３５―３９には、電源電位として電位ＶＤＤＤが入力されている。トランジスタＭＰ１０、ＭＰ１１のＷ幅、Ｌ長は、トランジスタＭＮ１０、ＭＮ１１と同様に設定することができる。
【００８７】
＜セル、メモリセルアレイ＞
図７Ａ―図７Ｄを参照して、セル、およびメモリセルアレイの他の構成例を説明する。
【００８８】
図７Ａに示すセル１２は３Ｔ型ゲインセルであり、セル１１にトランジスタＭＰ３を追加したメモリセルに相当する。トランジスタＭＰ３は選択トランジスタである。セル１２は、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、配線ＰＬ、ＰＬＤＤＤに電気的に接続されている。ワード線ＲＷＬにはトランジスタＭＰ３のゲートが電気的に接続され、容量素子Ｃ１は配線ＰＬに電気的に接続される。配線ＰＬには固定電位（例えば、ＶＤＤＤ）が入力される。配線ＰＬＤＤＤはソース線ＳＬに代わる配線であり、電位ＶＤＤＤ用の電源線である。トランジスタＭＰ２とトランジスタＭＰ３はビット線ＲＢＬと配線ＰＬＤＤＤ間に直列に電気的に接続されている。
【００８９】
メモリセルアレイがセル１２で構成される場合、列回路には、ビット線ＲＢＬの電位のキャンセル回路としてキャンセル回路３０―３３の何れかを設ければよい。また、この場合、列回路にはソース線ドライバ回路は設けられない。
【００９０】
図７Ｂに示すセル１３はセル１１の変形例である。セル１１の読み出しトランジスタＭＰ２はｐチャネル型トランジスタであるのに対して、セル１３の読み出しトランジスタＭＮ２はｎチャネル型トランジスタである。
【００９１】
図７Ｃに示すセル１４はセル１２の変形例である。セル１２の読み出しトランジスタＭＰ２、選択トランジスタＭＰ３はｐチャネル型トランジスタであるのに対して、セル１３の読み出しトランジスタＭＮ２、選択トランジスタＭＮ３はｎチャネル型トランジスタである。配線ＰＬＤＤＤに代えて配線ＰＬＳＳＳが、セル１４に電気的に接続されている。例えば、配線ＰＬ、ＰＬＳＳＳには外部から電位ＶＳＳＳが入力される。
【００９２】
メモリセルアレイがセル１４で構成される場合、列回路には、ビット線ＲＢＬの電位のキャンセル回路としてキャンセル回路３５―３８の何れかを設ければよい。セル１３でメモリセルアレイが構成される場合も同様である。
【００９３】
セル１４に、トランジスタＭＮ５に代えて、バックゲートのないトランジスタＭＮ１を設けてもよい。セル１２、１３も同様である。
【００９４】
メモリセルアレイは、隣接する２列、あるいは隣接する２行で配線を共有する構成とすることができる場合がある。図７Ｄにそのような構成例を示す。図７Ｄに示すメモリセルアレイ１２５はセル１３で構成され、隣接する２列でソース線ＳＬを共有している。図７Ｄにおいてｊ、ｋは０以上の整数である。
【００９５】
本実施の形態のＮＯＳＲＡＭでは、非選択セルからビット線にリークするリーク電流をキャンセルすることができる。これにより、ビット線のノイズマージンが改善できる。リーク電流のキャンセル、およびビット線のノイズマージンの改善は、データの誤読み出しの防止に非常に効果的である。
【００９６】
もちろん、本実施の形態は、ＮＯＳＲＡＭへの適用に限定されない。メモリセルの書き込みトランジスタがＳｉトランジスタでなるゲインセル型ＤＲＡＭにも適用することができる。ゲインセル型ＤＲＡＭにおいては、メモリセルの書き込みトランジスタはｎチャネル型トランジスタでも、ｐチャネル型トランジスタでもよい。
【００９７】
以下、実施の形態２、３において、ＮＯＳＲＡＭのより具体的な構成例を説明する。もちろん、実施の形態２、３はＮＯＳＲＡＭへの適用に限定されず、メモリセルの書き込みトランジスタがＳｉトランジスタでなるゲインセル型ＤＲＡＭへの適用が可能である。
【００９８】
〔実施の形態２〕
＜＜ＮＯＳＲＡＭの構成例＞＞
図８は、ＮＯＳＲＡＭの構成例を示すブロック図である。ＮＯＳＲＡＭ２００は、制御回路２０１、プレデコーダ２０２、行回路２０３、列回路２０４、メモリセルアレイ２０５を有する。メモリセルアレイ２０５は、セル４０、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬを有する。
【００９９】
ＮＯＳＲＡＭ２００には、電位ＶＤＤＤ、ＶＳＳＳ、ＶＤＨＷ、ＶＤＨＲ、ＶＣＡＮ、ＶＲＥＦ、ＶＢＧが入力される。
【０１００】
ＮＯＳＲＡＭ２００には、信号ＣＬＫ、ＣＥ、ＧＷ、ＢＷ、ＢＵＲＳＴ、ＡＤＤＲが入力される。信号ＣＬＫはクロック信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号であり、信号ＢＵＲＳＴは、バースト動作を制御するバースト信号である。信号ＡＤＤＲはアドレス信号である。データＷＤＡは外部から入力される書き込みデータであり、データＲＤＡはＮＯＳＲＡＭ２００が出力する読み出しデータである。
【０１０１】
ＮＯＳＲＡＭ２００において、各回路、各信号および各電位は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、ＮＯＳＲＡＭ２００の入力信号および出力信号の構造（例えば、ビット長）は、ＮＯＳＲＡＭ２００の動作モード、およびメモリセルアレイの構成等に基づいて設定される。ここでは、信号ＢＷのビット長は４ビットであり、データＷＤＡ、ＲＤＡのビット長はそれぞれ３２ビットである。
【０１０２】
（制御回路２０１）
制御回路２０１は、ＮＯＳＲＡＭ２００の動作全般を制御する機能を有する回路である。制御回路２０１は、信号ＣＥ、ＧＷ、ＢＷ［３：０］、ＢＵＲＳＴを論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路２０３、列回路２０４の制御信号を生成する機能を有する。表１に制御回路２０１の真理値表を示す。
【０１０３】
【表１】
2018073453.tif 000003
【０１０４】
なお、バイト０書き込み動作とは、信号ＢＷ［０］に割り当てられた１バイト（８ビット）のデータを書き込む動作である。例えば、バイト０書き込み動作では、データＷＤＡ［７：０］が書き込まれる。バイト書き込み動作において、ＢＷ［１］、ＢＷ［２］、ＢＷ［３］が“Ｈ”であるときの書き込みデータは、それぞれ、ＷＤＡ［１５：８］、ＷＤＡ［２３：１６］、ＷＤＡ［３１：２４］である。
【０１０５】
＜プレデコーダ２０２＞
プレデコーダ２０２は、例えば、メモリセルアレイ２０５が複数のブロックに分割されている場合に設ければよい。プレデコーダ２０２は、信号ＡＤＤＲをデコードして、アクセスされるブロックを決定する機能をもつ。
【０１０６】
＜行回路２０３＞
行回路２０３は、行デコーダ２１０、ワード線ドライバ２１１を有する。行デコーダは信号ＡＤＤＲをデコードし、ワード線ドライバ２１１の制御信号を生成する。ワード線ドライバ２１１はワード線ＷＷＬ、ＲＷＬを駆動する機能をもつ。ワード線ドライバ２１１は、行デコーダ２１０の制御信号に基づき、アクセス対象行のワード線ＷＷＬまたはＲＷＬを選択する。電位ＶＤＨＷ、ＶＤＨＲはワード線ドライバ２１１に入力される。電位ＶＤＨＷ、ＶＤＨＲは、ワード線ＷＷＬ、ＲＷＬの高レベル電位である。
【０１０７】
＜列回路２０４＞
列回路２０４は、データをメモリセルアレイ２０５に書き込む機能、メモリセルアレイ２０５からデータを読み出す機能、データを増幅する機能、データを一時的に格納する機能等を有する。図８の例では、列回路２０４は、列デコーダ２２０、リーク電流（Ｉ＿Ｌｅａｋ）キャンセル回路２２１、プリチャージ回路２２２、センスアンプ２２３、出力ＭＵＸ（マルチプレクサ）２２４、書き込みドライバ２２５、ソース線ドライバ２２６、出力ドライバ２２７を有する。列回路２０４の回路構成例については、後述する。
【０１０８】
＜メモリセルアレイ２０５＞
図９にメモリセルアレイ２０５の構成例を示す。メモリセルアレイ２０５の行数はＮであり、列数は２Ｍである。セル４０の回路構成はセル１１（図１Ｃ参照）と同様であり、ノードＳＮ、トランジスタＭＮ５、ＭＰ２、容量素子Ｃ１を有する。メモリセルアレイ２０５内の各トランジスタＭＮ５は、図示されない配線ＢＧＬに電気的に接続されている。配線ＢＧＬには電位ＶＢＧが入力される。
【０１０９】
メモリセルアレイ２０５の構成は、メモリセルアレイ１２５（図７Ｄ参照）と同様である。ソース配線ＳＬは隣接する２列（偶数列と奇数列）で共有されている。
【０１１０】
＜列回路２０４＞
図１０は列回路２０４の構成例を示す回路図である。列回路２０４は、列ごとに回路２４０が設けられている。回路２４０は、トランジスタＭ３１―Ｍ３６、キャンセル回路４２、センスアンプ４５、ＡＮＤ回路４６、アナログスイッチ４７、４８を有する。
【０１１１】
信号ＳＥＮ［３：０］、ＳＥＰ［３：０］、ＰＲＥ、ＲＳＥＬ［３：０］、ＷＳＥＬ、ＧＲＳＥＬ［３：０］、ＧＷＳＥＬ［１５：０］に従い、列回路２０４は動作する。なお、１の回路２４０には、４ビットの信号ＳＥＮ［３：０］のうちの何れか１ビットの信号が入力される。信号ＳＥＰ［３：０］等の他の信号についても同様である。
【０１１２】
列回路２０４によって、データＤＩ［３１：０］がメモリセルアレイ２０５に書き込まれ、データＤＯ［３１：０］がメモリセルアレイ２０５から読み出される。データＤＩ［３１：０］、ＤＯ［３１：０］は内部信号であり、それぞれ、データＷＤＡ［３１：０］、ＲＤＡ［３１：０］に対応する。
【０１１３】
（リーク電流キャンセル回路２２１）
キャンセル回路４２はリーク電流キャンセル回路２２１を構成する。キャンセル回路４２はビット線ＲＢＬに電気的に接続されている。キャンセル回路４２は、キャンセル回路３３（図６Ｃ）と同様の回路構成であり、トランジスタＭ４２、Ｍ４３、インバータ回路４３を有する。キャンセル回路４２を、キャンセル回路３０―３２の何れかの回路で構成することができる。
【０１１４】
（プリチャージ回路２２２）
トランジスタＭ３１はプリチャージ回路２２２を構成する。トランジスタＭ３１によってビット線ＲＢＬが電位ＶＳＳＳにプリチャージされる。信号ＰＲＥはプリチャージ信号であり、トランジスタＭ３１のオン、オフを制御する。
【０１１５】
（センスアンプ２２３）
センスアンプ２２３は、ビット線ＲＢＬに入力されたデータの０／１判定をする機能、書き込みドライバ２２５から入力されたデータＤＩを一時的に保持する機能をもつ。
【０１１６】
センスアンプ４５はセンスアンプ２２３構成する。ここでは、センスアンプ４５はラッチ型センスアンプである。センスアンプ４５内の２個のインバータ回路の入力ノードと出力ノードとの２つの接続部がノードＱＳ、ＱＳｂである。ノードＱＳ、ＱＳｂにおいて相補データが保持される。信号ＳＥＮ、ＳＥＰはセンスアンプ４５を活性化するためのセンスアンプイネーブル信号である。
【０１１７】
回路２４０には、センスアンプ４５と、ビット線ＷＢＬ、ＲＢＬ、並びに電位ＶＲＥＦを供給する配線（以下、「ＶＲＥＦ線」と呼ぶ）との導通状態を制御する回路が設けられている。ＡＮＤ回路４６はノードＱＳとビット線ＷＢＬ間の導通状態を制御する。アナログスイッチ４７はノードＱＳｂとビット線ＲＢＬ間の導通状態を制御する。アナログスイッチ４８はノードＱＳとＶＲＥＦ線間の導通状態を制御する。信号ＷＳＥＬは書き込み選択信号であり、ＡＮＤ回路４６を制御する。信号ＲＳＥＬ［３：０］は読み出し選択信号であり、アナログスイッチ４７、４８を制御する。
【０１１８】
センスアンプ４５は、書き込み動作時にはデータを一時的に格納するラッチ回路として機能し、読み出し動作時には、読み出し回路として機能する。電位ＶＲＥＦは読み出し判定電位である。センスアンプ４５は、電位ＶＲＥＦを基準に、活性化された時点のノードＱＳｂの電位がデータ“０”か“１”であるかを判定する。
【０１１９】
＜出力ＭＵＸ２２４、出力ドライバ２２７＞
出力ＭＵＸ２２４は、センスアンプ２２３からデータＤＯ［３１：０］を読み出し、出力ドライバ２２７に出力する。
【０１２０】
トランジスタＭ３２、Ｍ３３は出力ＭＵＸ２２４を構成する。信号ＧＲＳＥＬ［３：０］はグローバル読み出し選択信号であり、出力ＭＵＸ２２４を制御する。出力ＭＵＸ２２４は、２Ｍ入力―３２出力のマルチプレクサとして機能し、２Ｍ本のビット線ＲＢＬからデータを読み出す３２本のビット線ＲＢＬを選択する機能をもつ。
【０１２１】
４列ごとに、回路２４０はデータＤＯ［ｊ］出力用の配線に電気的に接続される（ｊは０乃至３１の整数）。例えば、回路２４０［０］―２４０［３］は、データＤＯ［０］出力用の配線に電気的に接続される。
【０１２２】
＜書き込みドライバ２２５＞
書き込みドライバ２２５は、データＤＩ［３１：０］をセンスアンプ２２３に書き込む機能をもつ。
【０１２３】
信号ＧＷＳＥＬ［１５：０］はグローバル書き込み選択信号である。書き込みドライバ２２５は、信号ＧＷＳＥＬ［１５：０］に従い、バイト単位、ハーフワード単位、またはワード単位のデータ書き込みを行う。書き込みドライバ２２５のより具体的な機能には、データＤＩ［ｊ］を書き込む列の選択機能、および選択列のセンスアンプ４５にデータＤＩ［ｊ］を書き込む機能がある。
【０１２４】
トランジスタＭ３４―Ｍ３６は書き込みドライバ２２５を構成する。４列ごとに、回路２４０は共通のデータＤＩ［ｊ］入力用の配線に電気的に接続される。例えば、回路２４０［０］―２４０［３］は、データＤＩ［０］の入力用配線に電気的に接続される。
【０１２５】
＜ソース線ドライバ２２６＞
ソース線ドライバ２２６は、ソース線ＳＬを駆動する。
【０１２６】
＜＜ＮＯＳＲＡＭ２００の動作例＞＞
図１１、図１２のタイミングチャートを参照して、ＮＯＳＲＡＭ２００の動作例を説明する。
【０１２７】
＜読み出し動作＞
図１１は読み出し動作のタイミングチャートである。１クロックごとに異なるアドレス（Ｚ）、（Ａ）が入力され、アドレス（Ｚ）、（Ａ）が指定するセル４０から、それぞれ、データ（Ｚ）、（Ａ）が読み出されている。Ｔｒａｃは、読み出しアクセス時間である。
【０１２８】
ＮＯＳＲＡＭ２００の読み出し動作は、図３に示すＮＯＳＲＡＭ１００の読み出し動作と同様である。アドレス（Ａ）に注目して、読み出し動作を説明する。
【０１２９】
信号ＣＥは“１”であり、信号ＧＷは“０”であり、信号ＢＷ［３：０］は“００００”である場合、ＮＯＳＲＡＭ２００は読み出し動作を行う（表１）。
【０１３０】
まず、ビット線ＲＢＬをプリチャージする。信号ＰＲＥが“Ｈ”である間、ビット線ＲＢＬは電位ＶＳＳＳにプリチャージされる。トランジスタＭ４３には“Ｈ”の信号が入力されているので、キャンセル回路４２はオン状態であり、電流Ｉｃａｎを生成する。
【０１３１】
次に、信号ＲＳＥＬを“Ｈ”にして、ビット線ＲＢＬとノードＱＳｂ間、およびＶＲＥＦ線とノードＱＳ間を導通状態にする。これにより、ノードＱＳｂ、ＱＳの電位は、それぞれ、ＶＳＳＳ、ＶＲＥＦとなる。信号ＰＲＥを“Ｌ”にしてビット線ＲＢＬのプリチャージを止める。プリチャージを止めるのと同時に、ソース線ＳＬを電位ＶＤＤＤに充電するのを開始する。
【０１３２】
次に、読み出し対象行のワード線ＲＷＬを“Ｌ”にする。選択されたセル４０がデータ“０”を保持している場合、選択セル４０の電流によって、ビット線ＲＢＬは充電される。ワード線ＲＷＬが“Ｌ”である期間の初期は、電流Ｉｃａｎによってビット線ＲＢＬの電位の上昇が妨げられる。ビット線ＲＢＬの電位がインバータ回路４３の論理しきい値を越えると、トランジスタＭ４３はオフ状態となり、キャンセル回路４２は電流Ｉｃａｎの供給を停止する。キャンセル回路４２がオフとなることで、ビット線ＲＢＬの電位は速やかに上昇する。
【０１３３】
選択セル４０がデータ“１”を保持している場合、選択セル４０とビット線ＲＢＬ間には殆ど電流は流れない。キャンセル回路４２はオン状態であり、電流Ｉｃａｎをビット線ＲＢＬに入力し続けている。したがって、電流Ｉｃａｎによって、非選択セル４０からビット線ＲＢＬにリークするリーク電流がキャンセルされるため、ビット線ＲＢＬはプリチャージ電位（ＶＳＳＳ）から殆ど上昇しない。
【０１３４】
信号ＲＳＥＬを“Ｌ”にして、ビット線ＲＢＬとノードＱＳｂ間、およびＶＲＥＦ線とノードＱＳ間を非導通状態にする。信号ＲＳＥＬを“Ｌ”にするのと同時に、信号ＳＥＮを“Ｈ”に、信号ＳＥＰを“Ｌ”にして、センスアンプ４５を活性化して、ノードＱＳ、ＱＳｂをフルスイングさせる。センスアンプ４５が活性化した時点で、電位ＶＲＥＦ＞ノードＱＳｂの電位であれば、ノードＱＳｂ／ＱＳの電位はＶＳＳＳ／ＶＤＤＤとなり、電位ＶＲＥＦ＜ノードＱＳｂの電位であれば、ノードＱＳｂ／ＱＳの電位はＶＤＤＤ／ＶＳＳＳとなる。
【０１３５】
選択セル４０からデータ“１”を読み出す場合に、ビット線ＲＢＬの電位の変動は、キャンセル回路４２の電流Ｉｃａｎによって補償されるので、センスアンプ４５が活性化した時点のノードＱＳｂの電位が電位ＶＲＥＦを超えることが回避できる。この結果、センスアンプ４５の０／１判定のエラーを防止できる。
【０１３６】
信号ＧＲＳＥＬを“Ｈ”にすることで、データ（Ａ）が列回路２０４から出力される。信号ＧＲＳＥＬを“Ｈ”にするのと連動して、信号ＰＲＥを“Ｈ”にして、ビット線ＲＢＬのプリチャージを開始し、かつソース線ＳＬに電位ＶＳＳＳの入力を開始する。
【０１３７】
ワード線ＲＷＬを“Ｈ”にして、セル４０を非選択状態にする。しかる後、信号ＳＥＮを“Ｌ”に、信号ＳＥＰを“Ｈ”にして、センスアンプ４５を非活性化する。次に、信号ＧＲＳＥＬを“Ｌ”にして読み出し動作を終了する。
【０１３８】
＜書き込み動作＞
図１２は書き込み動作のタイミングチャートである。１クロックごとに異なるアドレス（Ｚ）、（Ａ）、並びにデータ（Ｚ）、（Ａ）が入力され、アドレス（Ｚ）、（Ａ）が指定するセル４０に、データ（Ｚ）、（Ａ）が書き込まれている。Ｔｗａｃは、書き込みアクセス時間である。ここでは、アドレス（Ａ）に注目して、書き込み動作を説明する。
【０１３９】
信号ＣＥは“１”であり、信号ＧＷは“１”であり、信号ＢＷ［３：０］は“１１１１”であるので、ＮＯＳＲＡＭ２００は書き込み動作を行う。
【０１４０】
ＮＯＳＲＡＭ２００は部分書き込み動作をサポートしている。信号ＷＳＥＬが“Ｌ”である期間、まず、書き込み対象行のセル４０からビット線ＲＢＬにデータを読み出す。この読み出し動作は、図１１の読み出し動作と同様に行われる。
【０１４１】
次に、信号ＲＳＥＬを“Ｌ”にするのと共に、信号ＳＥＮを“Ｈ”に、信号ＳＥＰを“Ｌ”にして、センスアンプ４５を活性化する。書き込み対象行のセル４０のデータが“０”／“１”であれば、ノードＱＳｂの電位はＶＤＤＤ／ＶＳＳＳとなる。
【０１４２】
次に、信号ＧＷＳＥＬを“Ｈ”にして、データＤＩをノードＱＳに書き込む。信号ＧＷＳＥＬによって選択された列のセンスアンプ４５のデータは、データＤＩで更新される。非選択列のセンスアンプ４５のデータは更新されない。
【０１４３】
信号ＧＷＳＥＬを“Ｈ”にするのと共に、信号ＰＲＥを“Ｈ”にしてビット線ＲＢＬのプリチャージを開始し、かつソース線ＳＬの電位を電位ＶＳＳＳに遷移させる。
【０１４４】
次に、信号ＷＳＥＬを“Ｈ”にして、ノードＱＳの電位に応じたデータをビット線ＷＢＬに書き込む。次に、ワード線ＷＷＬを“Ｈ”にして、ビット線ＷＢＬのデータをセル４０に書き込む。選択列のセル４０にはデータＤＩが書き込まれる。非選択列のセル４０には保持していたデータが書き戻される。
【０１４５】
信号ＧＷＳＥＬ、ワード線ＷＷＬ、信号ＳＥＮを“Ｌ”にし、かつ信号ＳＥＰを“Ｈ”する。次に、信号ＷＳＥＬを“Ｌ”にして、書き込み動作を終了する。
【０１４６】
〔実施の形態３〕
＜＜ＮＯＳＲＡＭの構成例＞＞
図１３Ａは、ＮＯＳＲＡＭの構成例を示すブロック図である。ＮＯＳＲＡＭ３００は、メモリセルアレイ、制御回路３０１、プレデコーダ３０２、４の行回路３０３［００］―３０３［１１］、２の列回路３０４［０］、３０４［１］を有する。図１３Ａの例では、メモリセルアレイは４個に分割されている。ここでは、４個のメモリセルアレイをブロック３０５［００］―３０５［１１］と呼ぶこととする。
【０１４７】
行回路３０３［ＸＸ］は、ブロック３０５［ＸＸ］の行回路である（Ｘは０または１である）。２個のブロック３０５で１個の列回路３０４を共有している。ブロック３０５［００］、３０５［１０］は列回路３０４［０］を共有し、ブロック３０５［０１］、３０５［１１］は列回路３０４［１］を共有する。
【０１４８】
ＮＯＳＲＡＭ３００は、信号ＣＬＫ、ＣＥ、ＧＷ、ＢＷ［３：０］、ＢＵＲＳＴ、ＡＤＤＲ、データＷＤＡ［３１：０］が入力され、データＲＤＡ［３１：０］を出力する。ＮＯＳＲＡＭ３００には、電位ＶＤＤＤ、ＶＳＳＳ、ＶＤＨＷ、ＶＤＨＲ、ＶＣＡＮ、ＶＤＵＭ、ＶＢＧが入力される。
【０１４９】
ＮＯＳＲＡＭ２００と同様、ＮＯＳＲＡＭ３００において、各回路、各信号および各電位は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、ＮＯＳＲＡＭ３００の入力信号および出力信号の構造（例えば、ビット長）は、ＮＯＳＲＡＭ３００の動作モード、およびメモリセルアレイの構成等に基づいて設定される。
【０１５０】
＜制御回路３０１＞
制御回路３０１は、ＮＯＳＲＡＭ３００の動作全般を制御する機能を有する回路である。制御回路３０１は、信号ＣＥ、ＧＷ、ＢＷ［３：０］、ＢＵＲＳＴを論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路３０３［００］―３０３［１１］、列回路３０４の制御信号を生成する機能を有する。表２に制御回路３０１の真理値表を示す。制御回路３０１の真理値表は、ＮＯＳＲＡＭ２００の制御回路２０１の真理値表と同じである（実施の形態２、表１）。
【０１５１】
【表２】
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【０１５２】
＜プレデコーダ３０２＞
プレデコーダ３０２は、信号ＡＤＤＲｉをデコードして、アクセスされるブロック３０５を決定する機能をもつ。信号ＡＤＤＲｉは制御回路３０１が信号ＡＤＤＲから生成した内部アドレス信号である。なお、プレデコーダ３０２に信号ＡＤＤＲを入力する構成とすることもできる。
【０１５３】
図１３Ｂを参照して、行回路３０３、列回路３０４、ブロック３０５のより具体的な構成例を説明する。行回路３０３は行デコーダ３１０、ワード線ドライバ３１１を有する。列回路３０４は、列デコーダ３２０、リーク電流（Ｉ＿Ｌｅａｋ）キャンセル回路３２１、プリチャージ回路３２２、センスアンプ３２３、出力ＭＵＸ３２４、書き込みドライバ３２５、ソース線ドライバ３２６を有する。
【０１５４】
図１３Ｂには、ブロック３０５は１２８行×１２８列のメモリセルアレイである例を示す。ブロック３０５は、セル５０、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬ、レプリカセルアレイ３０６を有する。
【０１５５】
＜行回路３０３＞
行デコーダ３１０は行アドレスをデコードする機能を有する。ワード線ドライバ３１１は、行デコーダ３１０および制御回路３０１から送信される信号に従って、ワード線ＷＷＬ、ＲＷＬ、ＤＲＷＬを駆動する。ワード線ドライバ３１１には、電位ＶＤＨＷ、ＶＤＨＲが入力される。電位ＶＤＨＷはワード線ＷＷＬの高レベル電位であり、電位ＶＤＨＲは、ワード線ＲＷＬ、ＤＲＷＬの高レベル電位である。
【０１５６】
＜ブロック３０５＞
図１４を参照して、ブロック３０５の構成例を説明する。図１４はブロック３０５［００］、３０５［１０］の回路構成例を示す。なお、ブロック３０５［００］とブロック３０５［１０］の回路要素、信号を区別する場合は、“＿Ｔ”と“＿Ｂ”の符号が使用される。例えば、ビット線ＲＢＬ＿Ｔはブロック３０５［００］のビット線ＲＢＬであり、ビット線ＲＢＬ＿Ｂはブロック３０５［１０］のビット線ＲＢＬである。
【０１５７】
セル５０は、セル１０と同じ回路構成である。セル５０のトランジスタＭＮ５のバックゲートは、電位ＶＢＧを供給する配線ＢＧＬに電気的に接続されている。
【０１５８】
ブロック３０５［００］内のレプリカセルアレイ３０６［００］は、ブロック３０５［１０］のための読み出し判定電位の生成回路として用いられ、レプリカセルアレイ３０６［１０］は、ブロック３０５［００］のための読み出し判定電位の生成回路として用いられる。
【０１５９】
レプリカセルアレイ３０６は、レプリカセル６０、ワード線ＤＲＷＬ、配線ＰＬＤＵＭを有する。レプリカセル６０の配列は１行１２８列であり、レプリカセル６０はワード線ＤＲＷＬ、ビット線ＲＢＬ、ソース線ＳＬに電気的に接続されている。ワード線ＤＲＷＬはダミー読み出しワード線である。配線ＰＬＤＵＭは電位ＶＤＵＭをレプリカセル６０に入力するための電源線である。
【０１６０】
レプリカセル６０は、トランジスタＭＤ２、ＭＤ３を有する。トランジスタＭＤ２、ＭＤ３は、３Ｔ型ゲインセルの読み出しトランジスタ、選択トランジスタに該当する。トランジスタＭＤ２、ＭＤ３がｐチャネル型トランジスタであるのは、セル５０の読み出しトランジスタがｐチャネル型トランジスタであるからである。
【０１６１】
トランジスタＭＤ２、ＭＤ３は、ビット線ＲＥＦＢＬとソース線ＳＬ間に直列に電気的に接続されている。レプリカセル６０においては、トランジスタＭＤ２のゲートは保持ノードの代わりに、配線ＰＬＤＵＭに電気的に接続され、トランジスタＭＤ３のゲートはワード線ＤＲＷＬに電気的に接続されている。
【０１６２】
＜列回路３０４＞
図１５を参照して、列回路３０４［０］の回路構成例を説明する。列回路３０４［１］も同様の構成をもつ。
【０１６３】
列回路３０４［０］には、列ごとに回路３２９が設けられている。回路３２９は、トランジスタＭ１―Ｍ７、キャンセル回路５２Ｔ、５２Ｂ、センスアンプ５５、アナログスイッチ５６、５７、ＯＲ回路５８、５９を有する。
【０１６４】
信号ＳＥＮ［３：０］、ＳＥＰ［３：０］、ＰＲＥ、ＲＳＥＬ［３：０］、ＷＳＥＬ＿Ｔ、ＷＳＥＬ＿Ｂ、ＧＲＳＥＬ［３：０］、ＧＷＳＥＬ［１５：０］に従い、列回路３０４［０］は動作する。なお、１の回路３２９には、４ビットの信号ＳＥＮ［３：０］のうちの何れか１ビットの信号が入力される。信号ＳＥＰ［３：０］等の他の信号についても同様である。
【０１６５】
（リーク電流キャンセル回路３２１）
キャンセル回路５２Ｔ、５２Ｂはリーク電流キャンセル回路３２１を構成する。キャンセル回路５２Ｔはビット線ＲＢＬ＿Ｔに電気的に接続され、キャンセル回路５２Ｂはビット線ＲＢＬ＿Ｂに電気的に接続されている。キャンセル回路５２Ｔは、ブロック３０５［１０］のセル５０＿Ｂからリークする電流Ｉ＿Ｌｅａｋをキャンセルするための回路であり、キャンセル回路５２Ｂは、ブロック３０５［００］のセル５０＿Ｔからリークする電流Ｉ＿Ｌｅａｋをキャンセルするための回路である。
【０１６６】
キャンセル回路５２Ｔは、キャンセル回路３３（図６Ｃ）と同様の回路構成であり、トランジスタＭ５２、Ｍ５３、インバータ回路５３を有する。キャンセル回路５２Ｂはキャンセル回路５２Ｔと同じ回路構成である。キャンセル回路５２Ｔ、５２Ｂを、キャンセル回路３０―３２の何れかの回路で構成してもよい。
【０１６７】
（プリチャージ回路３２２）
トランジスタＭ１、トランジスタＭ２はプリチャージ回路３２２を構成する。トランジスタＭ１によってビット線ＲＢＬ＿Ｔが電位ＶＳＳＳにプリチャージされ、トランジスタＭ２によってビット線ＲＢＬ＿Ｂが電位ＶＳＳＳにプリチャージされる。信号ＰＲＥはプリチャージ信号であり、トランジスタＭ１、Ｍ２のオン、オフを制御する。
【０１６８】
（センスアンプ３２３）
センスアンプ３２３は、ビット線ＲＢＬに入力されたデータの０／１判定をする機能、書き込みドライバ３２５から入力されたデータＤＯを一時的に保持する機能をもつ。
【０１６９】
センスアンプ５５はセンスアンプ３２３を構成する。センスアンプ５５はラッチ型センスアンプであり、ノードＱＳ、ＱＳｂを有する。信号ＳＥＮ、ＳＥＰはセンスアンプ５５を活性化するためのセンスアンプイネーブル信号である。
【０１７０】
回路３２９には、センスアンプ５５と、ビット線ＲＢＬ＿Ｔ、ＷＢＬ＿Ｔ、ＲＢＬ＿Ｂ、ＷＢＬ＿Ｂとの導通状態を制御する回路が設けられている。
【０１７１】
アナログスイッチ５６はノードＱＳｂとビット線ＲＢＬ＿Ｔ間の導通状態を制御し、アナログスイッチ５７はノードＱＳとビット線ＲＢＬ＿Ｂ間の導通状態を制御する。信号ＲＳＥＬは読み出し選択信号であり、アナログスイッチ５６、５７を制御する。
【０１７２】
ＯＲ回路５８はノードＱＳとビット線ＷＢＬ＿Ｔ間の導通状態を制御し、ＯＲ回路５９はノードＱＳｂとビット線ＷＢＬ＿Ｂ間の導通状態を制御する。信号ＷＳＥＬ＿Ｔ、ＷＳＥＬ＿Ｂは書き込み選択信号であり、ＯＲ回路５８、５９を制御する。
【０１７３】
なお、図１５には、センスアンプ５５のノードＱＳに、ビット線ＷＢＬ＿Ｔ、ＲＢＬ＿Ｂが電気的に接続され、ノードＱＳｂに、ビット線ＷＢＬ＿Ｂ、ＲＢＬ＿Ｔが電気的に接続される回路構成例を示しているが、ノードＱＳに、ビット線ＷＢＬ＿Ｂ、ＲＢＬ＿Ｔが電気的に接続され、ノードＱＳｂに、ビット線ＷＢＬ＿Ｔ、ＲＢＬ＿Ｂが電気的に接続される回路構成でもよい。
【０１７４】
センスアンプ５５は、書き込み動作時には、データを一時的に格納するラッチ回路として機能する。
【０１７５】
センスアンプ５５は、読み出し動作時には、読み出し回路として機能する。ブロック３０５［００］からデータを読み出す場合は、センスアンプ５５は、活性化された時点のノードＱＳの電位を電位ＶＲＥＦとして用いて、ノードＱＳｂの電位がデータ“０”か“１”であるかを判定する。この場合、電位ＶＲＥＦはレプリカセル６０＿Ｂがビット線ＲＢＬ＿Ｂに供給する電流によって決められる。
【０１７６】
また、ブロック３０５［１０］からデータを読み出す場合は、電位ＶＲＥＦには、センスアンプ５５が活性化された時点のノードＱＳｂの電位が用いられる。この場合、電位ＶＲＥＦはレプリカセル６０＿Ｔがビット線ＲＢＬ＿Ｔに供給する電流によって決定される。
【０１７７】
（出力ＭＵＸ３２４）
出力ＭＵＸ３２４は、センスアンプ３２３からデータＤＯ［３１：０］を読み出す機能をもつ。信号ＧＲＳＥＬ［３：０］はグローバル読み出し選択信号であり、出力ＭＵＸ３２４を制御する。出力ＭＵＸ３２４は、１２８入力―３２出力のマルチプレクサとして機能し、１２８個のセンスアンプ５５からデータを読み出す３２個のセンスアンプを選択する機能をもつ。
【０１７８】
トランジスタＭ３、Ｍ４は出力ＭＵＸ３２４を構成する。４列ごとに、回路３２９はデータＤＯ［ｊ］出力用の配線に電気的に接続される。例えば、回路３２９［０］―３２９［３］は、データＤＯ［０］出力用の配線に電気的に接続される。
【０１７９】
（書き込みドライバ３２５）
書込みドライバ３２５は、データＤＩ［３１：０］をセンスアンプ３２３に書き込む機能をもつ。書き込みドライバ３２５は、信号ＧＷＳＥＬ［１５：０］に従い、バイト単位、ハーフワード単位、または１ワード単位のデータ書き込みを行う。信号ＧＷＳＥＬ［１５：０］はグローバル書き込み選択信号である。
【０１８０】
トランジスタＭ５―Ｍ７は書き込みドライバ３２５を構成する。４列ごとに、回路３２９は共通のデータＤＩ［ｊ］入力用の配線に電気的に接続される。例えば、回路３２９［０］―３２９［３］は、データＤＩ［０］入力用の配線に電気的に接続される。
【０１８１】
（ソース線ドライバ３２６）
ソース線ドライバ３２６は、ソース線ＳＬを駆動する。
【０１８２】
＜＜ＮＯＳＲＡＭ３００の動作例＞＞
図１６、図１７のタイミングチャートを参照して、ＮＯＳＲＡＭ３００の動作例を説明する。
【０１８３】
＜読み出し動作＞
図１６は読み出し動作のタイミングチャートであり、ブロック３０５［００］がアクセスされている。１クロックごとに異なるアドレス（Ｚ）、（Ａ）が入力され、アドレス（Ｚ）、（Ａ）が指定するセル５０＿Ｔから、それぞれ、データ（Ｚ）、（Ａ）が読み出されている。Ｔｒａｃは、読み出しアクセス時間である。ここでは、アドレス（Ａ）に注目して、読み出し動作を説明する。
【０１８４】
信号ＣＥは“１”であり、信号ＧＷは“０”であり、信号ＢＷ［３：０］は“００００”が入力されている間、ＮＯＳＲＡＭ３００は読み出し動作を行う（表２）。
【０１８５】
信号ＰＲＥが“Ｈ”であるので、ビット線ＲＢＬ＿Ｔ、ＲＢＬ＿Ｂが電位ＶＳＳＳにプリチャージされている。信号ＲＳＥＬを“Ｈ”にして、ビット線ＲＢＬ＿ＴとノードＱＳｂ間、およびビット線ＲＢＬ＿ＢとノードＱＳ間を導通状態にする。これにより、ノードＱＳ、ＱＳｂも電位ＶＳＳＳにプリチャージされる。信号ＰＲＥを“Ｌ”にしてビット線ＲＢＬ＿Ｔ、ＲＢＬ＿Ｂのプリチャージを止める。プリチャージを止めるのと同時にソース線ＳＬ＿Ｔ、ＳＬ＿Ｂを電位ＶＤＤＤに充電する。
【０１８６】
次に、ワード線ＲＷＬ＿Ｔ、ＤＲＷＬ＿Ｂを“Ｌ”にする。セル５０＿ＴのノードＳＮの電位に応じて、ビット線ＲＢＬ＿Ｔは充電される、またはプリチャージ電位（ＶＳＳＳ）を保持する。ビット線ＲＢＬ＿Ｂは、レプリカセル６０＿Ｂによって充電される。
【０１８７】
なお、読み出し動作では、信号ＷＳＥＬ＿Ｔ、ＷＳＥＬ＿Ｂは“Ｈ”が維持される。
【０１８８】
信号ＲＳＥＬを“Ｌ”にして、ビット線ＲＢＬ＿ＴとノードＱＳｂ間、およびビット線ＲＢＬ＿ＢとノードＱＳ間を非導通状態にする。信号ＲＳＥＬを“Ｌ”にするのと同時に、信号ＳＥＮを“Ｈ”に、信号ＳＥＰを“Ｌ”にして、センスアンプ５５を活性化して、ノードＱＳ、ＱＳｂをフルスイングさせる。センスアンプ５５が活性化した時点でノードＱＳの電位＞ノードＱＳｂの電位であれば、ノードＱＳｂ／ＱＳの電位はＶＳＳＳ／ＶＤＤＤとなり、ノードＱＳの電位＜ノードＱＳｂの電位であれば、ノードＱＳｂ／ＱＳの電位はＶＤＤＤ／ＶＳＳＳとなる。以下、図１８を参照して、センスアンプ５５のデータの読み出し原理を説明する。
【０１８９】
図１８は、ワード線ＲＷＬ＿Ｔ、ＤＲＷＬ＿Ｂを“Ｌ”にした時点からのビット線ＲＢＬ＿Ｔ、ＲＢＬ＿Ｂの電位の変化を模式的に示している。
【０１９０】
図１８において、時刻ｔａは、センスアンプ５５を活性化する時刻であり、Ｔａｃｔは、ワード線ＲＷＬ＿Ｔが選択されてからセンスアンプ５５が活性化されるまでの時間を表す。曲線１８０、１８１は、データ“０”、“１”を読み出すときのビット線ＲＢＬ＿Ｔの電位の変化を表し、曲線１８３は、ビット線ＲＢＬ＿Ｂの電位の変化を表す。なお、ワード線ＲＷＬ＿Ｔ、ＤＲＷＬ＿Ｂを“Ｌ”にした時点で、ビット線ＲＢＬ＿ＴとノードＱＳｂ間が導通され、ビット線ＲＢＬ＿ＢとノードＱＳ間が導通されているので、曲線１８０、１８１はノードＱＳｂの電位の変化を表し、曲線１８３はノードＱＳの電位の変化を表す。
【０１９１】
センスアンプ５５は、時刻ｔａでのビット線ＲＢＬ＿Ｔの電位と、ビット線ＲＢＬ＿Ｂの電位との大小関係によって、セル５０＿Ｔから読み出したデータの０／１判定を行う。つまり、時刻Ｔａでのビット線ＲＢＬ＿Ｂの電位が読み出し判定電位（ＶＲＥＦ）になる。図１８の例では、ビット線ＲＢＬ＿Ｔの電位がＶＲＥＦよりも大きければ、センスアンプ５５はノードＱＳｂからデータ“０”を出力し、ビット線ＲＢＬ＿Ｔの電位がＶＲＥＦよりも小さければ、センスアンプ５５はノードＱＳｂからデータ“１”を出力する。
【０１９２】
センスアンプ５５を活性化した後、信号ＧＲＳＥＬを“Ｈ”にすることで、データ（Ａ）が列回路３０４［０］から制御回路３０１に出力される。制御回路３０１は、データ（Ａ）をＲＤＡ［３１：０］として、ＮＯＳＲＡＭ３００から出力する。
【０１９３】
ワード線ＲＷＬ＿Ｔ、ＤＲＷＬ＿Ｂを“Ｈにする。しかる後、信号ＳＥＮを“Ｌ”に、信号ＳＥＰを“Ｈ”にして、センスアンプ５５を非活性化する。次に、信号ＧＲＳＥＬを“Ｌ”にして、読み出し動作を終了する。
【０１９４】
ＮＯＳＲＡＭ３００内部のレプリカセル６０において読み出し判定電位を生成することで、ＮＯＳＲＡＭ３００のＰＶＴばらつきの耐性を向上することができる。このことは、読み出し判定電位を外部入力される固定電位とした構成例と、ＮＯＳＲＡＭ３００とを対比することで理解される。
【０１９５】
ＮＯＳＲＡＭのトランジスタの特性がばらつく、または環境温度が変化すると、図１８の曲線１８０、１８１が変化する。読み出し判定電位が固定である場合、トランジスタの特性が設定よりも劣ること想定して、時間Ｔａｃｔを設定することが要求される。そのため、ビット線ＲＢＬの充電時間のマージンを考慮すると、時間Ｔａｃｔを長くとることになる。読み出し判定電位が固定電位（例えば、ＶＤＤＤ／２）であることで、信号制御は簡単であるが、読み出し速度は制約される。
【０１９６】
ＮＯＳＲＡＭ３００では、読み出し判定電位を内部で生成しているので、読み出し判定電位をトランジスタの特性のばらつき、温度変化に追随させることができる。例えば、トランジスタ特性がスロウプロセスの場合、読み出し判定電位の値を小さくできる。一方、トランジスタ特性がファストプロセスの場合、読み出し判定電位の値を大きくできる。
【０１９７】
ＮＯＳＲＡＭ３００の読み出し判定電位の最適化は、レプリカセル６０のトランジスタＭＤ２、ＭＤ３のサイズ（代表的には、Ｌ長、Ｗ幅）と、電位ＶＤＵＭの大きさとを調整することで可能である。以下に、その一例を示す。
【０１９８】
トランジスタＭＤ２のＬ長、Ｗ幅は、セル５０のトランジスタＭＰ２と同じである。トランジスタＭＤ２とトランジスタＭＰ２とを同じ仕様にすることで、設計、および製造プロセスが容易になる。
【０１９９】
電位ＶＤＵＭの値は、トランジスタＭＤ２のしきい値電圧を考慮して決定される。例えば、電位ＶＤＵＭの値は、データ“０”の電位（ＶＳＳＳ）とデータ“１”の電位（ＶＤＤＤ）の間の値とする。
【０２００】
トランジスタＭＤ３は、トランジスタＭＤ２よりも電流駆動能力が高いトランジスタである。これは、トランジスタＭＤ２の電流駆動能力によって、読み出し動作でのビット線ＲＢＬ＿Ｂ（またはＲＢＬ＿Ｔ）の充電時間が決まるようにするためである。このようにすることで、読み出し動作でのビット線ＲＢＬ＿Ｂ（またはＲＢＬ＿Ｔ）の電位の変化を、電位ＶＤＵＭの値によって容易に制御できる。トランジスタＭＤ３の電流駆動能力を高くするには、例えば、トランジスタＭＤ３のＷ幅をトランジスタＭＤ２よりも大きくする。
【０２０１】
トランジスタＭＤ２、ＭＤ３のサイズと、電位ＶＤＵＭの設定方法は上記に限定されない。読み出し動作において、データ“０”が書き込まれているときのビット線ＲＢＬ＿Ｔ（またはＲＢＬ＿Ｂ）の電位と、データ“１”が書き込まれているときのビット線ＲＢＬ＿Ｔ（またはＲＢＬ＿Ｂ）の電位との間の値をとって、ビット線ＲＢＬ＿Ｂ（またはＲＢＬ＿Ｔ）の電位が変化するように、トランジスタＭＤ２、ＭＤ３のサイズと、電位ＶＤＵＭとが設定されることが好ましい。
【０２０２】
＜書き込み動作＞
図１７は書き込み動作のタイミングチャートであり、ブロック３０５［００］がアクセスされている。１クロックごとに異なるアドレス（Ｚ）、（Ａ）、並びにデータ（Ｚ）、（Ａ）が入力され、アドレス（Ｚ）、（Ａ）が指定するセル５０に、データ（Ｚ）、（Ａ）が書き込まれている。Ｔｗａｃは、書き込みアクセス時間である。ここでは、アドレス（Ａ）に注目して、書き込み動作を説明する。
【０２０３】
信号ＣＥは“１”であり、信号ＧＷは“１”であり、信号ＢＷ［３：０］は“１１１１”であるので、ＮＯＳＲＡＭ３００は書き込み動作を行う。
【０２０４】
ＮＯＳＲＡＭ３００は部分書込み動作をサポートしている。信号ＷＳＥＬ＿Ｔ、ＷＳＥＬ＿Ｂが“Ｈ”である期間、まず、書き込み対象行のセル５０＿Ｔからセンスアンプ５５にデータを読み出す。この読み出し動作は、図１６の読み出し動作と同様に行われ、セル５０＿Ｔのデータに応じて、ノードＱＳｂは充電される、またはプリチャージ電位（ＶＳＳＳ）を保持する。ノードＱＳはレプリカセル６０＿Ｂによって充電される。
【０２０５】
次に、信号ＳＥＮを“Ｈ”に、信号ＳＥＰを“Ｌ”にして、センスアンプ５５を活性化する。次に、信号ＧＷＳＥＬを“Ｈ”にして、データＤＩをノードＱＳに書き込む。信号ＧＷＳＥＬによって選択された列のセンスアンプ５５のデータは、データＤＩで更新される。非選択列のセンスアンプ５５のデータは更新されない。
【０２０６】
次に、信号ＷＳＥＬ＿Ｔを“Ｌ”にして、ノードＱＳの電位に応じたデータをビット線ＷＢＬ＿Ｔに書き込む。次に、ワード線ＷＷＬ＿Ｔを“Ｈ”にして、ビット線ＷＢＬ＿Ｔのデータをセル５０＿Ｔに書き込む。選択列のセル５０＿ＴのデータはデータＤＩによって更新され、非選択列のセル５０＿Ｔには記憶していたデータが書き戻される。
【０２０７】
信号ＧＷＳＥＬ、ワード線ＷＷＬ＿Ｔを“Ｌ”にする。次に、信号ＳＥＮを“Ｌ”にし、かつ信号ＳＥＰ、ＷＳＥＬ＿Ｔを“Ｈ”にして、書き込み動作を終了する。
【０２０８】
＜レプリカセル＞
図１９Ａに示すレプリカセル６１は、レプリカセル６０の変形例であり、トランジスタＭＯ５が追加されている。トランジスタＭＯ５はバックゲートを有するＯＳトランジスタである。トランジスタＭＯ５のゲートおよび第１端子は、電位ＶＳＳＳを供給する電源線に電気的に接続され、第２端子はトランジスタＭＤ２のゲートに電気的に接続され、バックゲートは、電位ＶＢＧを供給する配線ＢＧＬに電気的に接続されている。トランジスタＭＯ５は、セル５０の読み出しトランジスタＭＮ５に対応するトランジスタである。そのため、トランジスタＭＯ５はトランジスタＭＮ５と同じ仕様のトランジスタで構成される。トランジスタＭＯ５を有することで、レプリカセル６１の回路構成はレプリカセル６０よりもセル５０により近くなる。
【０２０９】
図１９Ｂに示すレプリカセル６２は、レプリカセル６０の変形例であり、トランジスタＭＤ２、ＭＤ３がｎチャネル型トランジスタＭＤ５、ＭＤ６に変更されている。図１９Ｃに示すレプリカセル６３は、レプリカセル６１の変形例であり、トランジスタＭＤ２、ＭＤ３がトランジスタＭＤ５、ＭＤ６に変更されている。
【０２１０】
メモリセルアレイをセル１０―１２（図１Ｂ、図１Ｃ、図７Ａ）の何れかで構成する場合は、レプリカセルアレイはレプリカセル６０、またはレプリカセル６１で構成される。なお、セル１２が用いられる場合、レプリカセル６０、または６１は、ソース線ＳＬに代えて、配線ＰＬＤＤＤに電気的に接続される。
【０２１１】
メモリセルアレイがセル１３、１４（図７Ｂ、図７Ｃ）で構成される場合は、レプリカセルアレイをレプリカセル６２またはレプリカセル６３で構成すればよい。セル１４が用いられる場合、レプリカセル６２、または６３は、ソース線ＳＬに代えて、配線ＰＬＳＳＳに電気的に接続される。
【０２１２】
本実施の形態のＮＯＳＲＡＭは、リーク電流キャンセル回路によって、非選択セルからビット線にリークするリーク電流をキャンセルすることができるため、ビット線のノイズマージンの改善、およびデータの読み出しエラーの低減が可能である。
【０２１３】
本実施の形態のＮＯＳＲＡＭ内のレプリカセルによって電位ＶＲＥＦを生成しているため、トランジスタ特性および環境温度に追随させて、電位ＶＲＥＦを最適化することができる。その結果、読み出し速度が向上できる。
【０２１４】
本実施の形態のＮＯＳＲＡＭでは、書き込み動作と共に、メモリセルからセンスアンプへのデータの読み出し動作が行われる。よって、時間Ｔａｃｔの短縮によって、ＮＯＳＲＡＭの動作周波数、特にＰＶＴコーナーのワーストケースにおける動作周波数を改善できる。
【０２１５】
＜ＮＯＳＲＡＭの大容量化＞
図２０Ａ―図２０Ｃを参照して、ＮＯＳＲＡＭの大容量化について説明する。本実施の形態のＮＯＳＲＡＭはワード線分割回路を用いずに、部分書込みが可能である。ワード線分割回路によるチップ面積の増大がなく、消費電力の増大がないため、本実施の形態のＮＯＳＲＡＭは大容量化に非常に有利な回路構成をもつ。
【０２１６】
例えば、図２０Ａに示すサブアレイ３４０を単位に、ＮＯＳＲＡＭの容量の増大を図ることができる。サブアレイ３４０は、１個のプレデコーダ３０２、４個の行回路３０３、２個の列回路３０４、４個のブロック３０５を有する。
【０２１７】
図２０Ｂに示すＮＯＳＲＡＭ３５１は、サブアレイ３４０［０］―３４０［３］、制御回路３６０、プレデコーダ３６１、ロジック回路３６３を有する。制御回路３６０は、制御回路３０１と同様、ＮＯＳＲＡＭ３５１全体を統括的に制御する。プレデコーダ３６１は信号ＡＤＤＲをデコードし、活性化するサブアレイ３４０を決定する機能をもつ。ロジック回路３６３は、サブアレイ３４０［０］―３４０［３］に対するデータＤＩの入力およびデータＤＯの出力を制御する機能をもつ。
【０２１８】
また、サブアレイ３４０［０］―３４０［３］、ロジック回路３６３でなる機能ブロック（ここでは、「マクロ３４２」と呼ぶ）を単位にＮＯＳＲＡＭを大容量化できる。そのような例を図２０Ｃに示す。
【０２１９】
図２０Ｃに示すＮＯＳＲＡＭ３５２は、４個のマクロ３４２［０］―３４２［３］、制御回路３７０、プレデコーダ３７１を有する。制御回路３７０は制御回路３０１と同様、ＮＯＳＲＡＭ３５２全体を統括的に制御する。プレデコーダ３７１は信号ＡＤＤＲをデコードし、活性化するマクロ３４２を決定する。
【０２２０】
サブアレイ３４０の容量は８ｋバイト（１２８行×１２８列×４ブロック）であるので、ＮＯＳＲＡＭ３５１の容量は３２ｋバイトであり、ＮＯＳＲＡＭ３５２の容量は１２８ｋバイトである。
【０２２１】
〔実施の形態４〕
実施の形態１乃至３の記憶装置は、様々な電子部品や電子機器の記憶装置として用いることができる。
【０２２２】
例えば、マイクロコントローラユニット（ＭＣＵ）、ＦＰＧＡ、ＣＰＵ、ＧＰＵ、アプリケーションプロセッサ（ＡＰ）等の各種のプロセッサに、実施の形態１乃至３の記憶装置を組み込むことができる。あるいは、無線ＩＣ、表示コントローラＩＣ、ソースドライバＩＣ、映像用デコーダＩＣ、など各種のＩＣに、実施の形態１乃至３の記憶装置を組み込むことができる。
【０２２３】
ＮＯＳＲＡＭは、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリに置き換わる性能を備えることが可能である。ＮＯＳＲＡＭは、データを長時間保持できることから、実施の形態１乃至３の記憶装置がＮＯＳＲＡＭである場合、様々な電子部品や電子機器に不揮発性記憶装置として実施の形態１乃至３の記憶装置を組み込むことが可能である。
【０２２４】
ここでは、ＮＯＳＲＡＭを備える半導体装置の一例として、ＭＣＵについて説明する。
【０２２５】
＜＜ＭＣＵ４００＞＞
図２１にマイクロコントローラユニット（ＭＣＵ）の構成例を示す。図２１に示すＭＣＵ４００は、バス４０５、プロセッサコア４１０（以下、「コア４１０」と呼ぶ）、クロック生成回路４１２、電源管理装置（ＰＭＵ）４１３、周辺回路（Ｐｅｒｉｐｈｅｒａｌｓ）４１５、メモリ部４３０を有する。ＭＣＵ４００は１チップ化された半導体装置である。
【０２２６】
コア４１０は、バス４０５を介して、ＰＭＵ４１３、周辺回路４１５およびメモリ部４３０とデータのやり取りを行う。コア４１０からの制御信号はバス４０５に入力される。バス４０５は、制御対象の回路ブロックに制御信号を送信する。制御信号には、イネーブル信号、アドレス信号などがある。
【０２２７】
クロック生成回路４１２は、ＭＣＵ４００で使用されるクロック信号を生成する。
【０２２８】
周辺回路４１５の機能に特段の制約はない。周辺回路４１５には、ＭＣＵ４００の用途に応じて、様々な機能回路が設けられる。機能回路としては、例えば、電源回路、タイマー装置、割り込みコントローラ、入出力ポート、アナログ‐デジタルコンバータ、コンパレータ、およびオペアンプ等がある。
【０２２９】
メモリ部４３０は、ＮＯＳＲＡＭ４３２、記憶装置４３４を有する。メモリ部４３０は、階層化された複数のＮＯＳＲＡＭ４３２を有してもよい。例えば、高レベルのＮＯＳＲＡＭは、メモリセルの保持容量を小さくして、保持時間は短いが、書き込み時間を短縮する。低レベルのＮＯＳＲＡＭは、メモリセルの保持容量を大きくし保持期間を長くし、かつメモリ容量を大きくする。
【０２３０】
記憶装置４３４は、書き換え可能なメモリであればよく、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ（強誘電体ＲＡＭ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）、抵抗変化ＲＡＭ（ＲｅＲＡＭ）、相変化ＲＡＭ（ＰＲＡＭ）等である。
【０２３１】
メモリ部４３０には、記憶装置４３４を設けなくてもよい。あるいはメモリ部４３０に複数の記憶装置４３４を設けてもよく、例えば、ＳＲＡＭとフラッシュメモリを設けてもよい。また、メモリ部４３０に、読み出し専用メモリ（ＲＯＭ）を設けてもよい。
【０２３２】
ＰＭＵ４１３は、パワーゲーティングを制御する機能を有する。ＰＭＵ４１３は、コア４１０から送信されるスリープ（ＳＬＥＥＰ）信号、および外部から入力される割り込み信号等に基づいてパワーゲーティング制御信号を生成する。生成されたパワーゲーティング制御信号は、バス４０５、コア４１０等のＭＣＵ４００内の回路に送信される。各回路は、パワーゲーティング制御信号に従い、パワーゲーティングシーケンスを実行する。ＮＯＳＲＡＭ４３２は不揮発性ＲＡＭであるので、バックアップ動作を実行することなく、電源オフ動作を実行することができる。
【０２３３】
＜＜電子部品の作製方法例＞＞
図２２Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージとも呼ばれる。
【０２３４】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２２Ａに示す各工程を経ることで完成させることができる。まず、前工程において、半導体ウエハ（例えば、シリコンウエハ）に本発明の一形態に係る半導体装置などを作製する。
【０２３５】
後工程は、まず、半導体ウエハの裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳＴ７１）。研削により半導体ウエハを薄くすることで、電子部品の小型化を図る。ステップＳＴ７１の次に、半導体ウエハを複数のチップに分離する「ダイシング工程」を行う（ステップＳＴ７２）。ダイシング工程では、ダイシングラインに沿って半導体ウエハ切断することで、チップを半導体ウエハから切り出す。
【０２３６】
分離したチップを個々にピックアップして、リードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合、テープによる接合など、製品に応じて適した方法を選択すればよい。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
【０２３７】
次いで、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳＴ７４）。金属の細線には、銀線、金線などを用いることができる。ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。ワイヤーボンディングされたチップ７１１０は、エポキシ樹脂等で封止される「モールド工程」が施される（ステップＳＴ７５）。
【０２３８】
リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳＴ７６）。リードを切断および整形成形加工する「成形工程」を行なう（ステップＳＴ７７）。パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳＴ７８）。外観形状の良否、動作不良の有無などを調べる検査工程（ステップＳＴ７９）を経て、電子部品が完成する。
【０２３９】
図２２Ｂは完成した電子部品の斜視模式図である。電子部品は、端子取り出し方向、端子の形状に応じて、複数の規格、名称が存在する。図２２Ｂには、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を示している。
【０２４０】
図２２Ｂに示す電子部品７０００は、リード７００１及びチップ７１１０を有する。チップ７１１０には、本実施の形態に係る記憶装置、または本記憶装置を内蔵するプロセッサが設けられている。
【０２４１】
電子部品７０００はチップ７１１０を複数有していてもよい。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで、電子部品が実装された基板（実装基板７００４）が完成する。実装基板７００４は電子機器等に用いられる。
【０２４２】
電子部品７０００は低消費電力の半導体装置を内蔵しているため、電子機器に電子部品７０００を組み込むことで、電子機器の消費電力を低減することができる。次いで、上掲の電子部品を具備する電子機器について説明する。
【０２４３】
図２３Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロホン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロホン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
【０２４４】
図２３Ｂに示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
【０２４５】
図２３Ｃ示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
【０２４６】
図２３Ｄに示す表示装置２１００は、筐体２１０１、表示部２１０２、支持台２１０３を有する。表示装置２１００は、コンピュータ、遊技機器などのモニタとして用いることができる。表示装置２１００にテレビジョン（ＴＶ）放送の受信装置を組み込むことで、表示装置２１００をテレビ受像機（ＴＶ）装置として用いることができる。
【０２４７】
例えば、実施の形態１乃至３の記憶装置は、各種家庭用電化製品（家電製品）のＭＣＵに搭載される。図２３Ｅに家電製品の一例を示す。図２３Ｅに示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
【０２４８】
例えば、実施の形態１乃至３の記憶装置は、車載用ＭＣＵに搭載される。図２３Ｆに自動車の一例を示す。図２３Ｆに示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。
【０２４９】
〔実施の形態５〕
本実施の形態では、ＳｉトランジスタとＯＳトランジスタとで構成される半導体装置について説明する。ここでは、実施の形態３のＮＯＳＲＡＭ３００を例に、このような半導体装置の構造について説明する。
【０２５０】
＜＜ＮＯＳＲＡＭの積層構造＞＞
図２４を参照して、ＮＯＳＲＡＭ３００の構造について説明する。図２４には、代表的にセル５０の断面構造を示している。ＮＯＳＲＡＭ３００は、単結晶シリコンウエハ５５００と、層ＬＸ１―ＬＸ１１の積層を有する。層ＬＸ１―層ＬＸ１１には、配線、電極、プラグ等が設けられている。
【０２５１】
層ＬＸ１には、トランジスタＭＰ２等のＮＯＳＲＡＭ３００を構成するＳｉトランジスタが設けられている。Ｓｉトランジスタのチャネル形成領域は単結晶シリコンウエハ５５００に設けられている。
【０２５２】
層ＬＸ８には、トランジスタＭＮ５等のＯＳトランジスタが設けられている。ＯＳトランジスタのバックゲート電極は層ＬＸ７に設けられている。ここでは、ＯＳトランジスタの構造は後述するＯＳトランジスタ５００１（図２６Ａ参照）と同様である。
【０２５３】
層ＬＸ９には、容量素子Ｃ１が設けられている。容量素子Ｃ１を層ＬＸ７よりも下層に設けることが可能である。そのような例を図２５に示す。図２５では、容量素子Ｃ１は層ＬＸ５に設けられている。図２５では、層ＬＸ８に設けられるＯＳトランジスタの構造は、後述するＯＳトランジスタ５００２（図２６Ｂ参照）と同様である。
【０２５４】
なお、図２４、図２５はＮＯＳＲＡＭ３００の積層構造例を説明するための断面図であり、ＮＯＳＲＡＭ３００を特定の切断線で切った断面図ではない。次に、図２６Ａ乃至図２７を参照して、ＯＳトランジスタの構成例を説明する。
【０２５５】
＜＜ＯＳトランジスタの構成例１＞＞
図２６ＡにＯＳトランジスタの構成例を示す。図２６Ａに示すＯＳトランジスタ５００１は、金属酸化物トランジスタである。図２６Ａの左側の図は、ＯＳトランジスタ５００１のチャネル長方向の断面図であり、右側の図は、ＯＳトランジスタ５００１のチャネル幅方向の断面図である。
【０２５６】
ＯＳトランジスタ５００１は絶縁表面に形成される。ここでは、絶縁層５０２１上に形成されている。ＯＳトランジスタ５００１は、絶縁層５０２８、５０２９で覆われている。ＯＳトランジスタ５００１は、絶縁層５０２２―５０２７、５０３０―５０３２、金属酸化物層５０１１―５０１３、導電層５０５０―５０５４を有する。
【０２５７】
なお、図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
【０２５８】
金属酸化物層５０１１―５０１３をまとめて酸化物層５０１０と呼ぶ。図２６Ａに示すように、酸化物層５０１０は金属酸化物層５０１１、金属酸化物層５０１２、金属酸化物層５０１３の順に積層している部分を有する。ＯＳトランジスタ５００１がオン状態のとき、チャネルは酸化物層５０１０の金属酸化物層５０１２に主に形成される。
【０２５９】
ＯＳトランジスタ５００１のゲート電極は導電層５０５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５０５１、５０５２で構成される。導電層５０５０―５０５２はそれぞれバリア層として機能する絶縁層５０３０―５０３２に覆われている。バックゲート電極は導電層５０５３と導電層５０５４との積層で構成される。ＯＳトランジスタ５００１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ５００２も同様である。
【０２６０】
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５０２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５０２４―５０２６の積層で構成される。絶縁層５０２８は層間絶縁層である。絶縁層５０２９はバリア層である。
【０２６１】
金属酸化物層５０１３は、金属酸化物層５０１１、５０１２、導電層５０５１、５０５２でなる積層体を覆っている。絶縁層５０２７は金属酸化物層５０１３を覆っている。導電層５０５１、５０５２はそれぞれ、金属酸化物層５０１３、絶縁層５０２７を介して、導電層５０５０と重なる領域を有する。
【０２６２】
導電層５０５０―５０５４に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
【０２６３】
例えば、導電層５０５０は、窒化タンタル、またはタングステン単層である。あるいは、導電層５０５０が２層構造、および３層構造の場合、次のような組み合わせがある。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン）、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。先に記載した導電体が絶縁層５０２７側の層を構成する。
【０２６４】
導電層５０５１と導電層５０５２は同じ層構造をもつ。例えば、導電層５０５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金で構成すればよい。導電層５０５１が２層構造、および３層構造の場合、次のような組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）（銅‐マグネシウム‐アルミニウム合金、銅）、（チタン膜、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。先に記載した導電体が絶縁層５０２７側の層を構成する。
【０２６５】
例えば、導電層５０５３は、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５０５４は、導電層５０５３よりも導電率の高い導電層（例えばタングステン）とすることが好ましい。このような構造であることで、導電層５０５３と導電層５０５４の積層は配線としての機能と、酸化物層５０１０への水素の拡散を抑制する機能とをもつ。
【０２６６】
絶縁層５０２１―５０３２に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５０２１―５０３０はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５０２１―５０３０を構成する層は、複数の絶縁材料を含んでいてもよい。
【０２６７】
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
【０２６８】
ＯＳトランジスタ５００１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５０１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５０１０から酸素が放出されること、酸化物層５０１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５００１の信頼性、電気特性を向上できる。
【０２６９】
例えば、絶縁層５０２９をバリア層として機能させ、かつ絶縁層５０２１、５０２２、５０２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。酸化物層５０１０と導電層５０５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５０１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。
【０２７０】
絶縁層５０３０は、導電層５０５０の酸化を防ぐバリア層であることが好ましい。絶縁層５０３０が酸素に対してバリア性を有することで、絶縁層５０２８等から離脱した酸素による導電層５０５０の酸化を抑制することができる。例えば、絶縁層５０３０には、酸化アルミニウムなどの金属酸化物を用いることができる。
【０２７１】
絶縁層５０２１―５０３２の構成例を記す。この例では、絶縁層５０２１、５０２２、５０２５、５０２９―５０３２は、それぞれ、バリア層として機能する。絶縁層５０２６―５０２８は過剰酸素を含む酸化物層である。絶縁層５０２１は窒化シリコンであり、絶縁層５０２２は酸化アルミニウムであり、絶縁層５０２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５０２４―５０２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５０２７）は、酸化窒化シリコンである。層間絶縁層（５０２８）は、酸化シリコンである。絶縁層５０２９―５０３２は酸化アルミニウムである。
【０２７２】
図２６Ａは、酸化物層５０１０が３層構造の例であるが、これに限定されない。酸化物層５０１０は、例えば、金属酸化物層５０１１または金属酸化物層５０１３のない２層構造とすることができるし、金属酸化物層５０１１―５０１２の何れか１層で構成してもよい。または、酸化物層５０１０を４層以上の金属酸化物層で構成してもよい。
【０２７３】
＜＜ＯＳトランジスタの構成例２＞＞
図２６ＢにＯＳトランジスタの構成例を示す。図２６Ｂに示すＯＳトランジスタ５００２は、ＯＳトランジスタ５００１の変形例である。図２６Ｂの左側にはＯＳトランジスタ５００２のチャネル長方向の断面図を、右側にはチャネル幅方向の断面図を示す。
【０２７４】
ＯＳトランジスタ５００２では、金属酸化物層５０１１、５０１２とでなる積層の上面および側面が、金属酸化物層５０１３と絶縁層５０２７とでなる積層によって覆われている。そのため、ＯＳトランジスタ５００２においては、絶縁層５０３１、５０３２は必ずしも設けなくてもよい。
【０２７５】
＜＜ＯＳトランジスタの構成例３＞＞
図２７にＯＳトランジスタの構成例を示す。図２７に示すＯＳトランジスタ５００３は、ＯＳトランジスタ５００１の変形例であり、主に、ゲート電極の構造が異なる。図２７の左側にはＯＳトランジスタ５００３のチャネル長方向の断面図を、右側にはチャネル幅方向の断面図を示す。
【０２７６】
絶縁層５０２８に形成された開口部には、金属酸化物層５０１３、絶縁層５０２７、導電層５０５０が設けられている。つまり、絶縁層５０２８の開口部を利用して、ゲート電極が自己整合的に形成されている。よって、ＯＳトランジスタ５００２では、ゲート電極（５０５０）は、ゲート絶縁層（５０１７）を介してソース電極およびドレイン電極（５０５１、５０５２）と重なる領域を有していない。そのためゲートーソース間の寄生容量、ゲートードレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５０２８の開口部によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。
【０２７７】
ＯＳトランジスタのチャネル形成領域は、ＣＡＣ‐ＯＳ（ｃｌｏｕｄ‐ａｌｉｇｎｅｄ  ｃｏｍｐｏｓｉｔｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。
【０２７８】
ＣＡＣ‐ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ‐ＯＳを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（オン／オフさせる機能）をＣＡＣ‐ＯＳに付与することができる。ＣＡＣ‐ＯＳにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
【０２７９】
ＣＡＣ‐ＯＳは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
【０２８０】
また、ＣＡＣ‐ＯＳにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
【０２８１】
また、ＣＡＣ‐ＯＳは異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ‐ＯＳは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ‐ＯＳをトランジスタのチャネル形成領域に用いることで、ＯＳトランジスタに高い電流駆動力、および高い電界効果移動度を与えることができる。
【０２８２】
また、結晶性によって酸化物半導体を分類すると、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ‐ＯＳ（ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ‐ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ‐ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ‐ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などがある。
【０２８３】
また、ＯＳトランジスタのチャネル形成領域は、ＣＡＡＣ‐ＯＳ、ｎｃ‐ＯＳなどの結晶部を有する金属酸化物で構成されることが好ましい。
【０２８４】
ＣＡＡＣ‐ＯＳは、ｃ軸配向性を有し、かつａ‐ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
【０２８５】
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ‐ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ‐ＯＳが、ａ‐ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０２８６】
ＣＡＡＣ‐ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ、Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ、Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ、Ｍ、Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ、Ｍ）層と表すこともできる。
【０２８７】
ｎｃ‐ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ‐ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ‐ＯＳは、分析方法によっては、ａ‐ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０２８８】
ａ‐ｌｉｋｅ  ＯＳは、ｎｃ‐ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物半導体である。ａ‐ｌｉｋｅ  ＯＳは、鬆または低密度領域を有する。ａ‐ｌｉｋｅ  ＯＳは、ｎｃ‐ＯＳおよびＣＡＡＣ‐ＯＳと比べて、結晶性が低い。
【０２８９】
本明細書等において、ＣＡＣは金属酸化物半導体の機能または材料を表し、ＣＡＡＣは金属酸化物半導体の結晶構造を表している。
【符号の説明】
【０２９０】
１０、１１、１２、１３、１４、４０、５０、５０＿Ｔ、５０＿Ｂ：セル、
１８、１９、２０、３０、３１、３２、３３、３４、３５、３６、３７、３８、４２、４３、５２Ｔ、５２Ｂ、５３：キャンセル回路、
４５、５５：センスアンプ、  ４６、４７：ＡＮＤ回路、  ４７、４８、５６、５７：アナログスイッチ、  ５８、５９：ＯＲ回路、
６０、６０＿Ｔ、６０＿Ｂ、６１、６２、６３：レプリカセル、
１００、１００Ｒ：ＮＯＳＲＡＭ、  １１０：制御回路、  １１２：行回路、  １１３：列回路、  １１５、１２５：メモリセルアレイ、
１８０、１８１、１８３、１９０Ａ、１９０Ｂ、１９０Ｃ、１９１Ａ、１９１Ｂ、１９１Ｃ、１９２：曲線、
２００：ＮＯＳＲＡＭ、  ２０１：制御回路、  ２０２：プレデコーダ、  ２０３：行回路、  ２０４：列回路、  ２０５：メモリセルアレイ、  ２１０：行デコーダ、  ２１１：ワード線ドライバ、  ２２０：列デコーダ、  ２２１：リーク電流キャンセル回路、  ２２２：プリチャージ回路、  ２２３：センスアンプ、  ２２４：出力ＭＵＸ、  ２２５：書込みドライバ、  ２２６：ソース線ドライバ、  ２２７：出力ドライバ、  ２４０：回路、
３００：ＮＯＳＲＡＭ、  ３０１：制御回路、  ３０２：プレデコーダ、  ３０３：行回路、  ３０４：列回路、  ３０５：ブロック、  ３０６：レプリカセルアレイ、  ３１０：行デコーダ、  ３１１：ワード線ドライバ、  ３２０：列デコーダ、  ３２１：キャンセル回路、  ３２１：リーク電流キャンセル回路、  ３２２：プリチャージ回路、  ３２３：センスアンプ、  ３２４：出力ＭＵＸ、  ３２５：書き込みドライバ、  ３２６：ソース線ドライバ、  ３２９：回路、  ３４０：サブアレイ、  ３４２：マクロ、  ３５１、３５２：ＮＯＳＲＡＭ、  ３６０：制御回路、  ３６１：プレデコーダ、  ３６３：ロジック回路、  ３７０：制御回路、  ３７１：プレデコーダ、
４００：ＭＣＵ（マイクロコントローラユニット）、  ４０５：バス、  ４１０：プロセッサコア、  ４１２：クロック生成回路、  ４１３：ＰＭＵ（電源管理装置）、  ４１５：周辺回路、  ４３０：メモリ部、  ４３２：ＮＯＳＲＡＭ、  ４３４：記憶装置、
２０１０：情報端末、  ２０１１：筐体、  ２０１２：表示部、  ２０１３：操作ボタン、  ２０１４：外部接続ポート、  ２０１５：スピーカ、  ２０１６：マイクロホン、  ２０５１：筐体、  ２０５２：表示部、  ２０５３：キーボード、  ２０５４：ポインティングデバイス、  ２０７０：ビデオカメラ、  ２０７１：筐体、  ２０７２：表示部、
２０７３：筐体、  ２０７４：操作キー、  ２０７５：レンズ、  ２０７６：接続部、
２１００：表示装置、  ２１０１：筐体、  ２１０２：表示部、  ２１０３：支持台、
２１５０：電気冷凍冷蔵庫、  ２１５１：筐体、  ２１５２：冷蔵室用扉、  ２１５３：冷凍室用扉、  ２１７０：自動車、  ２１７１：車体、  ２１７２：車輪、  ２１７３：ダッシュボード、  ２１７４：ライト、
５００１、５００２、５００３：ＯＳトランジスタ、  ５０１０：酸化物層、  ５０１１、５０１２、５０１３：金属酸化物層、  ５０２１、５０２２、５０２３、５０２４、５０２５、５０２６、５０２７、５０２８、５０２９、５０３０、５０３１、５０３２：絶縁層、  ５０５０、５０５１、５０５２、５０５３、５０５４：導電層、  ５５００：単結晶シリコンウエハ、  ７０００：電子部品、  ７００１：リード、  ７００２：プリント基板、  ７００４：実装基板、  ７１１０：チップ、
ＬＸ１、ＬＸ２、ＬＸ３、ＬＸ４、ＬＸ５、ＬＸ６、ＬＸ７、ＬＸ８、ＬＸ９、ＬＸ１０、ＬＸ１１：層、
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、Ｍ３５、Ｍ３６、Ｍ４２、Ｍ４３、Ｍ５２、Ｍ５３、ＭＤ２、ＭＤ３、ＭＤ５、ＭＤ６、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ５、ＭＮ１０、ＭＮ１１、ＭＯ５、ＭＰ２、ＭＰ３、ＭＰ１０、ＭＰ１１：トランジスタ、
Ｃ１：容量素子、
ＳＮ、ＱＳ、ＱＳｂ：ノード、
ＷＢＬ、ＲＢＬ、ＷＢＬ＿Ｔ、ＲＢＬ＿Ｔ、ＷＢＬ＿Ｂ、ＲＢＬ＿Ｂ：ビット線、
ＷＷＬ、ＲＷＬ、ＤＲＷＬ、ＷＷＬ＿Ｔ、ＲＷＬ＿Ｔ、ＤＲＷＬ＿Ｔ、ＷＷＬ＿Ｂ、ＲＷＬ＿Ｂ、ＤＲＷＬ＿Ｂ：ワード線、
ＳＬ、ＳＬ＿Ｔ、ＳＬ＿Ｂ：ソース線、
ＢＧＬ、ＰＬ、ＰＬＤＤＤ、ＰＬＳＳＳ、ＰＬＤＵＭ、ＰＬＤＵＭ＿Ｔ、ＰＬＤＵＭ＿Ｂ：配線、
ＶＤＤＤ、ＶＳＳＳ、ＶＢＧ、ＶＣＡＮ、ＶＤＨＲ、ＶＤＨＷ、ＶＲＥＦ、ＶＲＢＬ、ＶＤＵＭ：電位、
Ｉｃａｎ、Ｉ＿Ｌｅａｋ、Ｉ＿Ｄ０、Ｉ＿Ｄ１：電流、
ＡＤＤＲ、ＡＤＤＲｉ、ＣＬＫ、ＣＥ、ＧＷ、ＢＷ、ＢＵＲＳＴ、ＰＲＥ、ＳＥＮ、ＳＥＰ、ＲＳＥＬ、ＧＲＳＥＬ、ＷＳＥＬ、ＷＳＥＬ＿Ｔ、ＷＳＥＬ＿Ｂ、ＧＷＳＥＬ：信号、
ＲＤＡ、ＷＤＡ、ＤＯ、ＤＩ：データ
【図１】
2018073453.tif 000005
【図２】
2018073453.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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