(57)【要約】ソースとドレインとゲートとを有する第一のトランジスタと、フローティングゲートと制御ゲートとを有し、フローティングゲートが第一のトランジスタのゲートに接続されているフローティングキャパシタと、セルが消去又は書き込みされたかの状態を検知する手段とを備えた消去及び書き込み可能な不揮発性セルであって、セルの状態を検知する手段はソースとドレインとゲートとを有する第二のトランジスタを備え、第二のトランジスタは第一のトランジスタと相補的であり、第二のトランジスタのゲートがフローティングゲートに接続されていることを特徴とする不揮発性セル。
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【特許請求の範囲】
【請求項１】
ソースとドレインとゲートとを有する第一のトランジスタと、
フローティングゲートと制御ゲートとを有し、前記フローティングゲートが前記第一のトランジスタの前記ゲートに接続されているフローティングキャパシタと、
セルが消去又は書き込みされたかの状態を検知する手段とを備えた消去及び書き込み可能な不揮発性セルであって、
前記セルの状態を検知する手段はソースとドレインとゲートとを有する第二のトランジスタを備え、該第二のトランジスタは前記第一のトランジスタと相補的であり、前記第二のトランジスタの前記ゲートが前記フローティングゲートに接続されていることを特徴とする不揮発性セル。
【請求項２】
前記第一のトランジスタはｎチャネルトランジスタであり、前記第二のトランジスタはｐチャネルトランジスタであることを特徴とする請求項１に記載の不揮発性セル。
【請求項３】
前記第一及び第二のトランジスタはＭＯＳＦＥＴトランジスタであることを特徴とする請求項２に記載の不揮発性セル。
【請求項４】
前記ｐチャネルトランジスタのｎウエル拡散領域は前記フローティングキャパシタの前記制御ゲートであることを特徴とする請求項１乃至３いずれかに記載の不揮発性セル。
【請求項５】
前記フローティングゲートと前記第一及び第二のトランジスタのゲートとが単一ポリマー層として形成されていることを特徴とする請求項１乃至４いずれかに記載の不揮発性セル。
【請求項６】
請求項１乃至５いずれかに記載の不揮発性セルを備えた液晶表示装置。
【請求項７】
請求項１乃至５いずれかに記載の不揮発性セルを備えた携帯電話、計算機、ポケットベル等のバッテリ駆動携帯機器。
【請求項８】
集積回路の電気的パラメータを校正するための請求項１乃至５いずれかに記載の不揮発性セルの使用。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ソースとドレインとゲートとを有する第一のトランジスタと、フローティングゲートと制御ゲートとを有し、フローティングゲートが第一のトランジスタのゲートに接続されているフローティングキャパシタと、セルが消去又は書き込みされたかの状態を検知する手段とを備えた消去及び書き込み可能な不揮発性セルに関する。
【背景技術】
【０００２】
不揮発性記憶装置は、例えば、マイクロプロセサ並びにコントローラを動作させる等幅広い電子的用途に必要なものである。すべてのフローティングゲート構造は、フローティングゲート上に蓄積された電荷が記憶トランジスタを論理“１”又は“０”に設定するという同じ基本的な考え方によっている。記憶構造がエンハンスメントトランジスタかデプレッショントランジスタかにより、フローティングゲートが中性である又は負電荷としてのエレクトロンを含む時は読み出し時に記憶セルが導通する又は導通しない。この導通又は非導通状態が適切な論理レベルとして出力される。“消去”とはフローティングゲートからの電子の転送を意味し、“書き込み”とはフローティングゲートへの電子の転送を意味する。
【０００３】
様々な消去及び書き込み可能な不揮発性セルが当技術分野で知られており、中でも、所謂、フラッシュメモリであるＥＰＲＯＭ、又は、バイト変更可能（ｂｙｔｅ  ａｌｔｅｒａｂｌｅ）Ｅ２ＰＲＯＭは、各々、通常、フローティングゲート下部の酸化物層を介してドレイン側から又はソース側からチャネルホットエレクトロンを注入することにより書き込みが行われるスタックゲートセル等のセル構造を基にしている。
【０００４】
フローティングゲートにエレクトロンを注入することによりトランジスタの閾値電圧がシフトし、これはフローティングゲートに注入された電荷に比例する。この閾値電圧の変化がセルが書き込みされたか消去されたかを規定する基準となる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
バッテリ駆動装置において低電力消費を達成するのに必要な供給電圧の継続的な低減を行うには非常に低い供給電圧で読み出すことができるセルを設計する必要がある。
【０００６】
基本的にｎチャネルＭＯＳトランジスタより成るＥＰＲＯＭセルでは、消去状態、即ち、書き込み前の閾値電圧は通常１．７乃至２．０Ｖの範囲にあり、書き込み後、閾値電圧は３乃至６Ｖに上昇する。
【０００７】
ところが、消去状態における閾値電圧の幅は非常に大きくなることがあり、特に、セルが紫外線照射のみで消去される場合に大きくなる。この照射によりフローティングゲート内にホール・エレクトロンのペアが発生し、書き込み最中に、フローティングゲートが注入されたエレクトロンを中和させる。このプロセスの効果は本質的に幅広く、これが消去状態における閾値電圧の拡大につながる。これは、メモリアレイ内のある数のセルが比較的大きな閾値電圧を示し、１．０乃至１．５Ｖの低電圧ではセルは動作しないことを示唆している。この場合、セル状態の検知も難しくなる。
【０００８】
この発明の目的はセルの状態が信頼性高く検知できる消去及び書き込み可能な不揮発性セルを提案することである。
【課題を解決するための手段】
【０００９】
この目的は、請求項１に規定された不揮発性セルにより達成される。好ましい実施形態は従属項の主題である。この創意に富んだ消去及び書き込み可能な不揮発性セルを組み込んだ特定の応用が請求項６乃至８により与えられている。
【００１０】
この発明によれば、前記セルの状態を検知する手段はソースとドレインとゲートとを有する第二のトランジスタを備え、該第二のトランジスタは前記第一のトランジスタと相補的であり、前記第二のトランジスタの前記ゲートが前記フローティングゲートに接続されている。
【００１１】
「相補的」とは、フローティングゲートに対して、第一のトランジスタとは型が異なるチャネルを有して第二のトランジスタが動作することを意味する。
【００１２】
好ましい実施形態では、書き込み素子として用いられる第一のトランジスタはｎチャネルトランジスタであり、一方、セルの状態を読み出すのに用いられる第二のトランジスタはｐチャネルトランジスタである。この場合、フローティングゲートに注入されたエレクトロンがセルの閾値電圧をさらに正の値、即ち、ｎチャネルトランジスタでは３乃至６Ｖ、ｐチャネルトランジスタでは１乃至３Ｖまでシフトさせる。何故ならば、ｐチャネルトランジスタが読み出し用に用いられ、ｎチャネルトランジスタの元来最小な閾値電圧は如何なる働きもしないからである。読み出された電圧はｐチャネルトランジスタのバルク電圧として設定することができる。
【００１３】
さらに好ましくは消去及び書き込み可能な不揮発性セルはＭＯＳトランジスタで形成される。
【００１４】
ＭＯＳトランジスタのポリマー・シリコン層もまたフローティングゲートとして用いられることがさらに提案される。
【００１５】
ｎウエル拡散領域がフローティングキャパシタの前記制御ゲートとして用いられると効果的である。
【００１６】
この解決策はＥＰＲＯＭを非常に低い読み出し電圧用として標準ＣＭＯＳプロセスに用いることを可能にする。この好ましい実施形態は単一ポリマー層を有するセル構造に関する。このセルの制御ゲートは第二のポリマー層でも金属でもなく、ｎウエル拡散である。この特徴は本質的に如何なるＣＭＯＳプロセスにも適用可能である。
【００１７】
この発明は、多大なアナログ設計を要する非常な特殊な集積回路である液晶表示装置のドライバに効果的に適用できる。液晶表示装置と相互作用する異なる電圧レベルを発生するには非常に高い精度が要求される。発振周波数も可能な限り狭いレンジで校正されなければならない。
【００１８】
この発明の不揮発性セルは、さらに、携帯電話、計算機、ポケットベル等のバッテリにより駆動される携帯機器に必要な約１．０Ｖ乃至２．５Ｖの範囲の低い供給電圧で動作する用途にも用いることができる。
【００１９】
この発明のセルは集積回路の電気的パラメータを校正するためにも用いることができる。
【発明を実施するための最良の形態】
【００２０】
この発明を添付図面を参照して説明する。
【００２１】
図１においては、単一ｎチャネルトランジスタセルのドレイン電流Ｉｄが縦軸に、一方、制御ゲートの電圧が横軸に表されている。複数セルＡ、Ｂ、Ｃの特性において各閾値電圧に幅があることが見られる。Ｖｃｇ＝１．５ＶではセルＡは“消去された”、セルＢ、Ｃは“書き込みされた”と検知される。この基本的な問題はこれらセルにとって本質的なものであり、そして、この発明により解決されるものである。
【００２２】
図２は共通のフローティングゲート３０と制御ゲート４０とを有するｎチャネルトランジスタ１０とｐチャネルトランジスタ２０とから成るこの発明のセルを概略的に示す。ｎチャネルトランジスタ１０は書き込み素子として用いられる。書き込みのメカニズムはホットエレクトロン現象を基にしており、これはトランジスタがその飽和領域で動作した時に起こる。ｐチャネルトランジスタ２０はセルの状態を読み出すのに用いられる。フローティングゲート３０に注入されたエレクトロンがセルの閾値電圧をさらに正の値、即ち、ｎチャネルトランジスタ１０では３乃至６Ｖ、ｐチャネルトランジスタ２０では１乃至３Ｖまでシフトさせる。両トランジスタはＭＯＳＦＥＴであると好ましい。この構成により、消去及び書き込み状態での各トランジスタのドレイン電流が互いに明確に区別されるように分離される。
【００２３】
この発明の第一の実施形態のセルの配置が図３に示されている。図３の線Ａ−Ａ‘、線Ｂ−Ｂ‘に関する断面が各々図４、図５に示されている。ｎチャネルトランジスタ１０、ｐチャネルトランジスタ２０は共通フローティングキャパシタＦＴを共有している。フローティングゲート３０とｎチャネル、ｐチャネルトランジスタ１０，２０とが多層に形成されている。フローティングキャパシタＦＴは、酸化物又は酸化物／窒化物層５０により分離されたフローティングゲート３０を覆う制御ゲート４０により形成されている。
【００２４】
図６がこの発明の第二の実施形態のセルの配置を示している。図７、図８には線Ａ−Ａ‘、線Ｂ−Ｂ‘に関する断面が各々示されている。図３乃至図５の実施形態と比較して、ｎ−ウエル拡散領域が拡張され、酸化物層５０によりフローティングゲート３０から分離された制御ゲート４０として用いられている。
【００２５】
従って、このセル構成の実施に際してはフローティングキャパシタを有するＣＭＯＳプロセスに限定されず、単一の多層ＣＭＯＳプロセスにも適用できるものである。処理フローに変更は全く必要ない。いかなるＣＭＯＳプロセスにも非常に低い読み出し電圧のＥＰＲＯＭセルが実施できる。
【００２６】
この発明の不揮発性セルはメモリアレイの設計においても用いることができる。ここでは、ｐチャネルトランジスタと直列接続の選択トランジスタが必要となる。
【００２７】
図９はこの発明の第一の実施形態のセルを形成する処理フローの例を示す。若干の変更によりこの処理フローをこの発明の第二の実施形態のセルを形成することに用いることができる。
【００２８】
工程（ａ）において、ｐドープされたシリコン（ｐ−Ｓｉ）で作られた基板が用意され、そして、フィールド熱酸化されて上記基板上に酸化物層を形成する。ここに活性領域が確定され、これがｎ−、ｐ−トランジスタのゲートを形成する。
【００２９】
工程（ｂ）において、ゲート酸化物層下部にＮウエルが埋め込まれ、これが後でｐチャネルトランジスタのために用いられ、約１１５０°Ｃの温度で駆動される。
【００３０】
工程（ｃ）において、酸化物層のある領域上にｎ＋ポリシリコンが堆積されてｐチャネル（ｐ−ｃｈ）トランジスタとｎチャネル（ｎ−ｃｈ）トランジスタのゲート領域と制御ゲートとを確定する。
【００３１】
その後、工程（ｄ）において、ｎ−、ｐチャネルトランジスタのソースとドレインが形成される。
【００３２】
工程（ｅ）において、多層酸化（ｐｏｌｙｏｘｉｄａｔｉｏｎ）により達成される２０ｎｍ厚みのＳｉＯ２と低圧ＣＶＤ成長により得られる３００ｎｍ厚みのＳｉＯ３Ｎ４とにより成る誘電体層がこの構造の露出面上に形成される。
【００３３】
工程（ｆ）において、１０００ｎｍ厚みの酸化物が誘電体層上に堆積され、その後、ＣＭＰ技術によりセルが平坦化される。
【００３４】
工程（ｇ）において、フォトリソグラフィによりカップリングキャパシタ領域用の開口が確定され、そして、所望領域上の酸化物がエッチングされて開口が設けられる。
【００３５】
同様な処理により、工程（ｈ）に見られるように、２トランジスタのソ−スとドレインへのコンタクトホールが設けられる。再度、フォトリソグラフィ技術と酸化物エッチングとを用いてもよい。
【００３６】
工程（ｉ）において、コンタクトホールが導電材料で充填される。
【００３７】
工程（ｊ）において、表面全体上にアルミニウム／銅（Ａｌ／Ｃｕ）をスパッタリングして相互接続を行い、フォトリソグラフィによりコンタクト領域を確定し、そして、不要な金属部分をエッチングにより除去して所望の相互接続を達成する。
【００３８】
同様にして、適切な方法でＮウエル領域を設け、そして、相互接続を再構築することにより第二の実施形態のセルが実現できる。
【００３９】
この発明の相補ＥＰＲＯＭセルの動作が以下に簡単に説明される。ｎチャネルＭＯＳトランジスタが書き込みに用いられ、そして、ｐチャネルＭＯＳトランジスタが読み出しに用いられる。書き込みはチャネルホットエレクトロン注入により行われる。これを実現するには、ドレイン電圧Ｖｄが７．０乃至１０．０Ｖの範囲そして制御ゲート電圧Ｖｃｇが７．０乃至９．０Ｖの範囲でｎチャネルＭＯＳトランジスタが動作する必要がある。書き込みの最適な状態は最大基板電流を生み出すＶｄとＶｃｇとにより得られる。低電圧用途における典型的なＶｄの読み出し電圧は１．５乃至２．５Ｖの範囲である。
【表１】
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【図面の簡単な説明】
【００４０】
【図１】セルの状態を検知する時の閾値電圧の拡大の影響を示す図である。
【図２】相補トランジスタを有する不揮発性セルを概略的に示す図である。
【図３】この発明の第一の実施形態のセルの配置を示す図である。
【図４】図３の線Ａ−Ａ‘に関する断面図である。
【図５】図３の線Ｂ−Ｂ‘に関する断面図である。
【図６】この発明の第二の実施形態のセルの配置を示す図である。
【図７】図６の線Ａ−Ａ‘に関する断面図である。
【図８】図６の線Ｂ−Ｂ‘に関する断面図である。
【図９ａ】第一の実施形態のセルを形成する処理工程を示す図である。
【図９ｂ】第一の実施形態のセルを形成する処理工程を示す図である。
【図９ｃ】第一の実施形態のセルを形成する処理工程を示す図である。
【図９ｄ】第一の実施形態のセルを形成する処理工程を示す図である。
【図９ｅ】第一の実施形態のセルを形成する処理工程を示す図である。
【図９ｆ】第一の実施形態のセルを形成する処理工程を示す図である。
【図９ｇ】第一の実施形態のセルを形成する処理工程を示す図である。
【図９ｈ】第一の実施形態のセルを形成する処理工程を示す図である。
【図９ｉ】第一の実施形態のセルを形成する処理工程を示す図である。
【図９ｊ】第一の実施形態のセルを形成する処理工程を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図９ｄ】
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【図９ｅ】
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【図９ｆ】
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【図９ｇ】
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【図９ｈ】
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【図９ｉ】
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【図９ｊ】
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【国際調査報告】
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