(57)【要約】半導体回路においてキャパシタの下部電極を形成する方法、及び該方法により形成されたキャパシタ。テクスチャライジング下層を形成し、そして次に該テクスチャライジング下層の上に導電材料を堆積させることにより下部電極を作製する。前記下部電極を形成する方法の一つに態様において、コンテナの絶縁層の上に炭化水素ブロック及びシリコン含有ブロックを含む高分子材料を堆積させることによりテクスチャライジング層を形成し、そして次に引き続いて紫外線照射及びオゾンへの暴露によりレリーフ又はポーラス・ナノ構造へ高分子フィルムを変換して、その結果、テクスチャライジングされたポーラス又はレリーフのシリコンオキシカーバイドフィルムを得る。次いで、前記テクスチャライジング層の上に導電材料を堆積させて、その結果、下部電極が上部粗面を有する。下部電極を形成する別の態様において、上に位置する第一及び第二の導電金属層を堆積させそして該金属層をアニーリングして、好ましくは、周期的ネットワークとして構造化された、表面転位を形成することによって前記テクスチャライジング下層を形成する。次いで、導電金属を気相で堆積させ、そして該導電金属は前記テクスチャライジング層の表面転位の上に凝集して、アイランドクラスタの形態のナノ構造を形成する。形成された下部電極の上に誘電層を堆積させ、そして該誘電層の上に上部キャパシタ電極を形成することによってキャパシタを完成させる。該キャパシタは、ＤＲＡＭセルを作製するのに特に有用である。
2005527103.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層の上に、実質的に均一な大きさのナノ構造の整列されたアレイを備えるテクスチャライジング層を形成する段階と、
前記テクスチャライジング層の上に導電層を形成する段階と、
を含む下部キャパシタ電極を形成する方法。
【請求項２】
絶縁層の上に、実質的に均一な高さを有する表面構造の周期的ネットワークを備えるテクスチャライジング層を形成する段階と、
前記テクスチャライジング層の上に導電層を形成する段階と、
を含む下部キャパシタ電極を形成する方法。
【請求項３】
絶縁層の上に、テクスチャ形成材料を堆積させる段階と、
実質的に均一な寸法のナノ構造の整列されたアレイ内に前記材料を形成する段階と、
前記ナノ構造の上に導電層を堆積させる段階と、
を含む下部キャパシタ電極を形成する方法。
【請求項４】
前記テクスチャライジング層又はテクスチャ形成材料が高分子材料を含む、請求項１、２又は３に記載の方法。
【請求項５】
前記高分子材料が炭化水素ブロック及びシリコン含有ブロックを含む、請求項４に記載の方法。
【請求項６】
前記高分子材料がポリイソプレン及びポリ（ペンタメチルジシリルスチレン）を含む、請求項５に記載の方法。
【請求項７】
前記テクスチャライジング層を形成する段階が、絶縁層の上に、炭化水素ブロック及びシリコン含有ブロックを含む高分子材料を堆積させることと、前記高分子材料をオゾン及び電磁照射に暴露することとを含む、請求項４に記載の方法。
【請求項８】
前記テクスチャライジング層が導電材料を含む、請求項１、２又は３に記載の方法。
【請求項９】
前記テクスチャライジング層が導電金属少なくとも２種を含む、請求項８に記載の方法。
【請求項１０】
前記テクスチャライジング層が白金と、銀及び銅の少なくとも１種とを含む、請求項９に記載の方法。
【請求項１１】
前記テクスチャライジング層を形成する段階が、
絶縁層の上に第一の導電金属を堆積させることと、
前記第一の導電金属の上に第二の導電金属を堆積させることと、
前記金属をアニーリングしてひずみレリーフパターンを形成することと、
を含む、請求項９に記載の方法。
【請求項１２】
前記テクスチャライジング層の上に導電層を形成する段階が気相の導電金属を堆積させることを含む、請求項１１に記載の方法。
【請求項１３】
前記導電層が複数の金属アイランドクラスタを含む、請求項１２に記載の方法。
【請求項１４】
前記テクスチャライジング層が複数の２次元構造を含む、請求項１１に記載の方法。
【請求項１５】
半導体デバイスの基板の上に位置する絶縁層内に形成されたコンテナ中に下部キャパシタ電極を形成する方法であって、
前記絶縁層の上に、炭化水素ブロック及びシリコン含有ブロックを含む高分子材料を堆積させ、そして前記高分子材料を紫外線照射及びオゾンに暴露することにより前記高分子材料がシリコン含有セラミックを含むナノ構造になることによってテクスチャライジング層を形成する段階と、
前記テクスチャライジング層の上に導電層を形成する段階と、
を含む方法。
【請求項１６】
拡散領域を含む基板と、該基板の上に位置する絶縁層と、該絶縁層を通って開口内に形成され及び基板内の拡散領域と電気的コンタクト状態にある導電プラグと、前記絶縁層を通って形成されて前記導電プラグの一部を露出させるコンテナ開口とを設ける段階と、
前記絶縁層及び導電プラグの上にシリコン含有炭化水素高分子材料を堆積させ、そして前記高分子材料を紫外線照射及びオゾンに暴露して、シリコンオキシカーバイドセラミックを含むナノ構造を形成することによりテクスチャライジング層を形成する段階と、
前記テクスチャライジング層の少なくとも一部を除去して導電プラグを露出させる段階と、
前記テクスチャライジング層の上に導電層を形成して下部キャパシタ電極を形成する段階と、
前記下部電極の上に誘電層を形成する段階と、
前記誘電層の上に上部キャパシタ電極を形成する段階と、
を含む、半導体デバイスにおいてキャパシタを形成する方法。
【請求項１７】
拡散領域が中に形成されている基板と、基板の上に位置する絶縁層と、該絶縁層を通って開口中に形成され及び基板内の拡散領域と電気的コンタクト状態にある導電プラグと、前記絶縁層を通って形成されて前記導電プラグの一部を露出させるコンテナ開口とを備える半導体デバイスにおいてキャパシタを形成する方法であって、
前記絶縁層及び導電プラグの上にシリコン含有炭化水素高分子材料を堆積させそして該高分子材料を紫外線照射及びオゾンに暴露することによって前記高分子材料がシリコン含有セラミックを含むナノ構造を形成することにより、前記絶縁層及び導電プラグの上にテクスチャライジング層を形成する段階と、
前記テクスチャライジング層の少なくとも一部を除去して導電プラグを露出させる段階と、
前記テクスチャライジング層の上に導電層を形成して下部キャパシタ電極を形成する段階と、
前記下部電極の上に誘電層を形成する段階と、
前記誘電層の上に上部キャパシタ電極を形成する段階と、
を含む方法。
【請求項１８】
基板と、該基板の上に位置する絶縁層と、該絶縁層中の開口内に形成され及び前記基板内のアクティブ領域と電気的コンタクト状態にある導電プラグと、前記絶縁層を通って形成されそして前記導電プラグの表面を露出させる開口とを備える半導体デバイスにおいて下部キャパシタ電極を形成する方法であって、
前記絶縁層及び導電プラグの上に、炭化水素ブロック及びシリコン含有ブロックを含む高分子材料を堆積させ、そして該高分子材料を紫外線照射及びオゾンに室温で暴露してナノ構造を形成することによって、シリコン含有セラミックを含むナノ構造を含むテクスチャライジング層を形成する段階と、
前記テクスチャライジング層の少なくとも一部を除去して導電プラグを露出させる段階と、
前記テクスチャライジング層の上に導電層を形成して下部キャパシタ電極を形成する段階と、
を含む方法。
【請求項１９】
基板と、該基板の上に位置する絶縁層と、該絶縁層中の開口内に形成され及び前記基板内のアクティブ領域と電気的コンタクト状態にある導電プラグと、前記絶縁層を通って形成されそして前記導電プラグの表面を露出させるコンテナとを備える半導体デバイスにおいてキャパシタを形成する方法であって、
前記絶縁層及び導電プラグの上に、炭化水素ブロック及びシリコン含有ブロックを含む高分子材料を堆積させ、そして前記高分子材料を紫外線照射及びオゾンに室温で暴露してナノ構造を形成することによって、シリコン含有セラミックを含むナノ構造を含むテクスチャライジング層を形成する段階と、
前記テクスチャライジング層の少なくとも一部を除去して導電プラグを露出させる段階と、
前記テクスチャライジング層の上に導電層を形成して下部キャパシタ電極を形成する段階と、
バリヤ層を形成して前記コンテナを充填する段階と、
前記絶縁層の水平表面から導電層を除去する段階と、
前記コンテナからバリヤ層を除去する段階と、
前記下部電極の上に誘電層を形成する段階と、
前記誘電層の上に上部キャパシタ電極を形成する段階と、
を含む方法。
【請求項２０】
前記テクスチャライジング層を形成する段階が、前記高分子材料を紫外線及びオゾンに室温で暴露することを含む、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項２１】
前記高分子材料が、式中の「Ａ」共重合体が炭化水素ブロックであり及び「Ｂ」共重合体がシリコン含有ブロックであるＡ1ＢＡ2型のトリブロック共重合体を含む、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項２２】
前記炭化水素ブロックがポリイソプレンを含む、請求項２１に記載の方法。
【請求項２３】
前記シリコン含有ブロックがポリ（ペンタメチルジシリルスチレン）を含む、請求項２１に記載の方法。
【請求項２４】
前記高分子材料がポリ（ジメチルシロキサン）を含む、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項２５】
前記高分子材料が、レリーフ構造を形成する、シリコン含有ブロックに対する炭化水素ブロックの容量比を含む、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項２６】
前記高分子材料が、ポーラス構造を形成する、シリコン含有ブロックに対する炭化水素ブロックの容量比を含む、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項２７】
前記高分子材料を堆積させる段階が蒸着重合を含む、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項２８】
前記高分子材料を堆積させる段階が電界増加型蒸着重合を含む、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項２９】
前記高分子材料を堆積させる段階がスピンオン堆積を含む、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項３０】
前記高分子材料を堆積させる段階がラングミュア・ブロジェット堆積を含む、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項３１】
前記ナノ構造がポーラス構造の形態である、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項３２】
前記ナノ構造がレリーフ構造の形態である、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項３３】
前記レリーフ構造がストラット及びジャイロイドからなる群より選ばれる、請求項３２に記載の方法。
【請求項３４】
前記ナノ構造がストラットの形態である、請求項３２に記載の方法。
【請求項３５】
導電層を形成する段階の後に、
前記下部電極の上に誘電層を形成する段階と、
前記誘電層の上に上部キャパシタ電極を形成する段階と、
を更に含む、請求項１５又は１８に記載の方法。
【請求項３６】
前記基板が拡散領域を含み、そして導電プラグを、前記絶縁層を通る開口に及び前記拡散領域及び前記下部キャパシタ電極と電気的コンタクト状態に形成する、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項３７】
前記キャパシタをＤＲＡＭセルに内蔵する、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項３８】
導電層を形成する段階の後に、
バリヤ層を形成して前記コンテナを充填する段階と、
前記絶縁層の水平表面から導電層を除去する段階と、
前記コンテナからバリヤ層を除去する段階と、
を更に含む、請求項１５、１６、１７又は１８に記載の方法。
【請求項３９】
前記バリヤ層がレジスト材料を含む、請求項３８に記載の方法。
【請求項４０】
前記バリヤ層を除去する段階が、硫酸および酸化剤を含むピラニアウェットエッチングによるものである、請求項３９に記載の方法。
【請求項４１】
前記バリヤ層を除去する段階が、有機溶媒を含むウェットエッチングによるものである、請求項３９に記載の方法。
【請求項４２】
前記導電層を除去する段階が、化学機械的研磨によるものである、請求項３８に記載の方法。
【請求項４３】
前記バリヤ層を除去する段階の後に、前記絶縁層及び前記導電層の露出された表面から元からある酸化物を除去する段階を更に含む、請求項３８に記載の方法。
【請求項４４】
前記元からある酸化物を除去する段階がフッ化水素酸洗浄によるものである、請求項４３に記載の方法。
【請求項４５】
前記テクスチャライジング層がシリコンオキシカーバイドセラミックを含む、請求項１５、１６、１７、１８又は１９に記載の方法。
【請求項４６】
半導体デバイスにおいて基板の上に下部キャパシタ電極を形成する方法であって、
前記基板の上に第一の導電金属のコンフォーマル層を堆積させ、
前記第一の導電金属層の上に第二の導電金属のコンフォーマル層１つ以上を堆積させ、そして
前記第一及び第二の導電金属層をアニーリングすること
によってテクスチャライジング下層を形成する段階と、
前記テクスチャライジング層の上に気相の第三の導電金属の層を堆積させる段階と、
を含む方法。
【請求項４７】
半導体デバイスにおいて下部キャパシタ電極を形成する方法であって、
基板の上に第一の導電金属の層を堆積させ、そして前記第一の誘電金属層の上に第二の導電金属の層を堆積させ、そして前記第一及び第二の導電金属層をアニーリングして金属含有ナノ構造の周期的ネットワークを形成することによってテクスチャライジング下層を形成する段階と、
前記テクスチャライジング層の上に気相の第三の導電金属の層を堆積させる段階と、
を含む方法。
【請求項４８】
半導体デバイスにおいて基板の上に位置する絶縁層内に形成されたコンテナ中に下部キャパシタ電極を形成する方法であって、
前記絶縁層の上に第一の導電金属の層を堆積させる段階と、
前記第一の導電金属層の上に第二の導電金属の層を堆積させる段階と、
前記第一及び第二の導電金属層をアニーリングして周期的に配列されるナノ構造を含むテクスチャライジング層を形成する段階と、
前記テクスチャライジング層の上に気相の第三の導電金属の層を堆積させ、ここで、堆積する前記第三の導電層が前記テクスチャライジング層の上に凝集してクラスタを形成する段階と、
を含む方法。
【請求項４９】
拡散領域を含む基板と、該基板の上に位置する絶縁層と、該絶縁層を通って開口内に形成され及び基板内の拡散領域と電気的コンタクト状態にある導電プラグと、前記絶縁層を通って形成されて前記導電プラグの一部を露出させるコンテナ開口とを設ける段階と、
前記絶縁層の上に第一の導電金属のコンフォーマル層を堆積させ、
前記第一の導電金属層の上に第二の導電金属の層を堆積させ、そして
前記第一及び第二の導電金属層をアニーリングして前記絶縁層の上に金属含有表面転位を形成すること
によりテクスチャライジング下層を形成する段階と、
前記テクスチャライジング層の上に気相の第三の導電金属の層を堆積させて下部キャパシタ電極を形成し、ここで、堆積する前記第三の導電層が前記テクスチャライジング層の表面転位の上に凝集してナノ構造を形成する段階と、
前記下部キャパシタ電極の上に誘電層を形成する段階と、
前記誘電層の上に上部キャパシタ電極を形成する段階と、
を含む、半導体デバイスにおいてキャパシタを形成する方法。
【請求項５０】
基板と、該基板の上に位置する絶縁層と、該絶縁層中の開口内に形成され及び前記基板内のアクティブ領域と電気的コンタクト状態にある導電プラグと、前記絶縁層を通って形成されそして前記導電プラグの表面を露出させるコンテナとを備える半導体デバイスにおいてキャパシタを形成する方法であって、
前記絶縁層の上に第一の導電金属の層を形成し、そして前記第一の導電金属層の上に第二の導電金属の層を形成し、そして前記第一及び第二の導電金属層をアニーリングして前記絶縁層の上に金属含有表面転位を形成することによってテクスチャライジング下層を形成する段階と、
前記テクスチャライジング層の上に気相の第三の導電金属の層を堆積させることによって前記テクスチャライジング層の上に導電層を形成して下部キャパシタ電極を形成し、ここで、堆積する前記第三の導電層が前記テクスチャライジング層の上に凝集してテクスチャライジング層の表面転位の上にアイランドクラスタを形成する段階と、
バリヤ層を形成して前記コンテナを充填する段階と、
前記絶縁層の水平表面から導電層を除去する段階と、
前記コンテナからバリヤ層を除去する段階と、
前記下部電極の上に誘電層を形成する段階と、
前記誘電層の上に上部キャパシタ電極を形成する段階と、
を含む方法。
【請求項５１】
前記堆積する第三の導電層が前記テクスチャライジング層の上にクラスタ中に凝集する、請求項４６又は４７に記載の方法。
【請求項５２】
前記第三の導電金属層を堆積させることにより前記テクスチャライジング層の上に複数のアイランドクラスタが形成される、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項５３】
前記テクスチャライジング層がひずみレリーフパターンを含む、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項５４】
前記第一の導電金属を堆積させる段階が、化学的気相成長法又は物理的気相成長法によるものである、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項５５】
前記第二の導電金属を堆積させる段階が、化学的気相成長法、蒸着法、又は物理的気相成長法によるものである、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項５６】
前記第二の導電金属を堆積させる段階が、前記第二の導電金属の複数の単層を堆積させることを含む、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項５７】
前記第三の導電金属を蒸着法によって堆積させる、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項５８】
前記第三の導電金属を蒸着法によって気体状で堆積させる、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項５９】
前記第一の導電金属が白金を含む、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項６０】
前記第二の導電金属が銀及び銅からなる群より選ばれる、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項６１】
前記第二及び第三の導電金属が銀を含む、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項６２】
前記第一及び第二の金属層を温度約８００Ｋまでアニーリングする、請求項６１に記載の方法。
【請求項６３】
前記第三の導電金属を堆積させる段階が、温度約１００Ｋ〜約１３０Ｋにおいて蒸着法によって気体状の銀を堆積させることを含む、請求項６１に記載の方法。
【請求項６４】
前記第一の導電金属が白金を含み、そして前記第二及び第三の導電金属が銀を含む、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項６５】
前記第一の導電金属が白金であり、そして前記第二の導電金属が銅であり、そして前記第三の導電金属がコバルトである、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項６６】
前記第三の導電金属の層を堆積させる段階の後に、
前記下部キャパシタ電極の上に誘電層を形成する段階と、
前記誘電層の上に上部キャパシタ電極を形成する段階と、
を更に含む、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項６７】
前記基板が拡散領域を含み、そして導電プラグを、前記絶縁層を通る開口中にそして前記拡散領域及び下部キャパシタ電極と電気的コンタクト状態に形成する、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項６８】
前記キャパシタをＤＲＡＭセルに内蔵する、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項６９】
前記第三の導電層を堆積させる段階の後に、バリヤ層を形成して前記コンテナを充填する段階と、前記絶縁層の水平表面から前記下部キャパシタ電極の導電層を除去する段階と、前記コンテナからバリヤ層を除去する段階と、を更に含む、請求項４６、４７、４８、４９又は５０に記載の方法。
【請求項７０】
前記バリヤ層がレジスト材料を含む、請求項６９に記載の方法。
【請求項７１】
前記バリヤ層を除去する段階がウェットエッチング法を含む、請求項７０に記載の方法。
【請求項７２】
前記導電層を除去する段階が化学機械的研磨によるものである、請求項６９に記載の方法。
【請求項７３】
前記バリヤ層を除去する段階の後に、前記絶縁層及び前記下部キャパシタ電極の露出された表面から元からある酸化物を除去する段階、を更に含む、請求項６９に記載の方法。
【請求項７４】
前記元からある酸化物を除去する段階が、フッ化水素酸洗浄を含む、請求項７３に記載の方法。
【請求項７５】
実質的に均一な大きさのナノ構造の整列されたアレイを備えるテクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートと、
前記下部キャパシタプレートの上に位置する誘電層と、
前記誘電層の上に位置する上部キャパシタプレートと、
を備えるキャパシタ。
【請求項７６】
実質的に均一な高さを有する表面構造の周期的ネットワークを備えるテクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートと、
前記下部キャパシタプレートの上に位置する誘電層と、
前記誘電層の上に位置する上部キャパシタプレートと、
を備えるキャパシタ。
【請求項７７】
実質的に均一な寸法のナノ構造の整列されたアレイを備えるテクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートと、
前記下部キャパシタプレートの上に位置する誘電層と、
前記誘電層の上に位置する上部キャパシタプレートと、
を備えるキャパシタ。
【請求項７８】
前記テクスチャライジング層が高分子材料を含む、請求項７５、７６又は７７に記載のキャパシタ。
【請求項７９】
前記高分子材料が炭化水素ブロック及びシリコン含有ブロックを含む、請求項７８に記載のキャパシタ。
【請求項８０】
前記高分子材料がポリイソプレン及びポリ（ペンタメチルジシリルスチレン）を含む、請求項７９に記載のキャパシタ。
【請求項８１】
前記テクスチャライジング層が導電材料を含む、請求項７５、７６又は７７に記載のキャパシタ。
【請求項８２】
前記テクスチャライジング層が導電金属少なくとも２種を含む、請求項８１に記載のキャパシタ。
【請求項８３】
前記テクスチャライジング層が白金と、銀及び銅の少なくとも１種とを含む、請求項８２に記載のキャパシタ。
【請求項８４】
前記導電層が複数の金属アイランドクラスタを含む、請求項８１に記載のキャパシタ。
【請求項８５】
前記テクスチャライジング層が複数の２次元構造を含む、請求項７５、７６又は７７に記載のキャパシタ。
【請求項８６】
シリコン含有セラミックを含むナノ構造を備えるテクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートと、
前記下部キャパシタプレートの上に位置する誘電層と、
前記誘電層の上に位置する上部キャパシタプレートと、
を備えるキャパシタ。
【請求項８７】
シリコンオキシカーバイドセラミックを含むナノ構造を備えるテクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートと、
前記下部キャパシタプレートの上に位置する誘電層と、
前記誘電層の上に位置する上部キャパシタプレートと、
を備えるキャパシタ。
【請求項８８】
炭化水素ブロック及びシリコン含有ブロックを含む高分子材料の紫外線照射及びオゾン分解によって形成された高分子シリコン含有セラミックを含むナノ構造を備えるテクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートと、
前記下部キャパシタプレートの上に位置する誘電層と、
前記誘電層の上に位置する上部キャパシタプレートと、
を備えるキャパシタ。
【請求項８９】
前記ナノ構造がシリコンオキシカーバイドセラミックを含む、請求項８６又は８８に記載のキャパシタ。
【請求項９０】
前記ナノ構造がポーラス構造の形態である、請求項８６、８７又は８８に記載のキャパシタ。
【請求項９１】
前記ナノ構造がレリーフ構造の形態である、請求項８６、８７又は８８に記載のキャパシタ。
【請求項９２】
前記ナノ構造がストラットの形態である、請求項９１に記載のキャパシタ。
【請求項９３】
前記ナノ構造が、炭化水素ブロック及びシリコン含有ブロックを含む紫外線照射され及びオゾン分解された高分子材料を含む、請求項８６、８７又は８８に記載のキャパシタ。
【請求項９４】
前記高分子材料が、レリーフ・ナノ構造を形成する、シリコン含有ブロックに対する炭化水素ブロックの容量比を含む、請求項９３に記載のキャパシタ。
【請求項９５】
前記高分子材料が、ポーラス・ナノ構造を形成する、シリコン含有ブロックに対する炭化水素ブロックの容量比を含む、請求項９３に記載のキャパシタ。
【請求項９６】
前記炭化水素ブロックがポリイソプレンを含み、及び前記シリコン含有ブロックがポリ（ペンタメチルジシリルスチレン）を含む、請求項９３に記載のキャパシタ。
【請求項９７】
前記高分子材料がポリ（ジメチルシロキサン）を含む、請求項９３に記載のキャパシタ。
【請求項９８】
前記誘電層が窒化ケイ素を含む、請求項８６、８７又は８８に記載のキャパシタ。
【請求項９９】
前記上部キャパシタ電極がドープされたポリシリコンを含む、請求項８６、８７又は８８に記載のキャパシタ。
【請求項１００】
前記上部キャパシタ電極が導電金属を含む、請求項８６、８７又は８８に記載のキャパシタ。
【請求項１０１】
前記キャパシタをＤＲＡＭセルに内蔵する、請求項８６、８７又は８８に記載のキャパシタ。
【請求項１０２】
アニーリングされた導電金属を含む表面転位を含むテクスチャライジング層の上に位置する、前記テクスチャライジング層の表面転位の上に形成された導電金属のクラスタを含む導電層を備える下部キャパシタプレートと、
前記下部キャパシタプレートの上に位置する誘電層と、
前記誘電層の上に位置する上部キャパシタプレートと、
を備えるキャパシタ。
【請求項１０３】
絶縁層の上に位置するアニーリングされた導電金属を含む表面転位の周期的ネットワークを含むテクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートであって、前記テクスチャライジング層の前記表面転位の上に形成されたナノ構造の整列されたアレイを備える前記下部キャパシタプレートと、
前記下部キャパシタプレートの上に位置する誘電層と、
前記誘電層の上に位置する上部キャパシタプレートと、
を備えるキャパシタ。
【請求項１０４】
表面転位を含む第一及び第二の導電金属のアニーリングされた層を含むテクスチャライジング層の上に位置する導電層であって、前記テクスチャライジング層の前記表面転位の上に導電金属の凝集されたアイランドクラスタを含む前記導電層を備える下部キャパシタプレートと、
前記下部キャパシタプレートの上に位置する誘電層と、
前記誘電層の上に位置する上部キャパシタプレートと、
を備えるキャパシタ。
【請求項１０５】
前記テクスチャライジング層がひずみレリーフパターンを備える、請求項１０２、１０３又は１０４に記載のキャパシタ。
【請求項１０６】
前記テクスチャライジング層が、複数のユニットセルを含む三方晶系転位ネットワークを備える、請求項１０２、１０３又は１０４に記載のキャパシタ。
【請求項１０７】
前記上に位置する導電層が、転位ネットワークの単一のユニットセル内にアイランドクラスタ１つを含む、請求項１０６に記載のキャパシタ。
【請求項１０８】
前記テクスチャライジング層が第一及び第二の導電金属のアニーリングされた層を含み、前記第一の導電金属が白金からなる群より選ばれ、そして前記第二の導電金属が銀、及び銅からなる群より選ばれる、請求項１０２、１０３又は１０４に記載のキャパシタ。
【請求項１０９】
前記テクスチャライジング層が白金及び銀のアニーリングされた層を含み、前記上に位置する導電層が銀を含む、請求項１０２、１０３又は１０４に記載のキャパシタ。
【請求項１１０】
前記テクスチャライジング層が白金及び銅のアニーリングされた層を含み、前記上に位置する導電層がコバルトを含む、請求項１０２、１０３又は１０４に記載のキャパシタ。
【請求項１１１】
前記上部キャパシタプレートがドープされたポリシリコンを含む、請求項１０２、１０３又は１０４に記載のキャパシタ。
【請求項１１２】
前記上部キャパシタプレートが導電金属を含む、請求項１０２、１０３又は１０４に記載のキャパシタ。
【請求項１１３】
前記キャパシタがＤＲＡＭセルに内蔵される、請求項１０２、１０３又は１０４に記載のキャパシタ。
【請求項１１４】
前記テクスチャライジング層が第一及び第二の導電金属のアニーリングされた層を含み、前記上に位置する導電層が第三の導電金属の気体状堆積物を含む、請求項１０２、１０３又は１０４に記載のキャパシタ。
【請求項１１５】
前記導電層が第三の導電金属の気体状堆積物を含んで凝集されたアイランドクラスタを形成する、請求項１０４に記載のキャパシタ。
【請求項１１６】
請求項７５、７６又は７７に記載のキャパシタを備える、半導体回路。
【請求項１１７】
請求項８６、８７又は８８に記載のキャパシタを備える、半導体回路。
【請求項１１８】
請求項１０２、１０３又は１０４に記載のキャパシタを備える、半導体回路。
【請求項１１９】
前記ナノ構造が周期的ネットワークを形成し、そして前記上に位置する導電層がアイランドクラスタの整列されたアレイを備える、請求項１１７に記載の半導体回路。
【請求項１２０】
前記下部キャパシタ電極の導電層が、ドープされた非晶質シリコン、擬似結晶質シリコン、又は多結晶質シリコンを含む、請求項１１７に記載の半導体回路。
【請求項１２１】
前記下部キャパシタ電極の導電層が導電金属を含む、請求項１１７に記載の半導体回路。
【請求項１２２】
メモリセルのアレイと、
内部回路と、
前記メモリセルアレイの半導体基板内のアクティブ領域と電気的コンタクト状態にあり及びコンテナ中に形成される、請求項７５、７６又は７７に記載のキャパシタ少なくとも１つと、
を備える集積回路。
【請求項１２３】
メモリセルのアレイと、
内部回路と、
前記メモリーセルアレイの半導体基板内のアクティブ領域と電気的コンタクト状態にあり及びコンテナ中に形成される、請求項８６、８７又は８８に記載のキャパシタ少なくとも１つと、
を備える集積回路。
【請求項１２４】
メモリセルのアレイと、
内部回路と、
前記メモリセルアレイの半導体基板内のアクティブ領域と電気的コンタクト状態にあり及びコンテナ中に形成される、請求項１０２、１０３又は１０４に記載のキャパシタ少なくとも１つと、
を備える集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスに関し、そしてより詳細には、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル構造及びＤＲＡＭセル構造を組み込む集積回路を形成するための用途における、半導体キャパシタ構造及び半導体キャパシタを形成する方法に関する。
【背景技術】
【０００２】
集積回路の継続する高密度化及び小型化により、半導体メモリデバイスとして使用することができる面積はより小さくなった。例えば、高密度ダイナミックランダムアクセスメモリセル（ＤＲＡＭ）の作製において、メモリセルの記憶ノード（キャパシタ）に対して使用できる面積は小さい。しかしながら、キャパシタは、メモリセルの動作を保証するために最小の記憶容量を有していなければならない。デバイスがより速い速度でより多くの機能を実行することができるようにするには、記憶の増加も必要である。
【０００３】
限られた空間内でキャパシタの記憶面積を増加させるための技術がいくつも開発されてきた。例えば、トレンチ内に又は積層構造としてキャパシタを形成することによって、表面積の増加がなされてきた。記憶ノードを形成する下部電極の表面粗さを増加させることによっても、キャパシタの表面積増加が行われてきた。
【０００４】
半球グレイン(hemispherical grain)（ＨＳＧ）ポリシリコンの層として下部電極を形成することに関し、粗い上面を形成することによって電極表面積を増加させるための一つの従来法を、図１Ａ〜１Ｄに示す。図１Ａを参照すると、ＤＲＡＭキャパシタを形成するための予備的な処理段階における半導体ウエハフラグメント１０が示されている。ウエハフラグメント１０は、半導体材料１２（例えば、単結晶シリコン）とその側面に隣接して形成された窒化物スペーサー１８を有するワード線１４、１６とを含んでいる。基板材料１２内の拡散領域２０は、ワード線１４、１６の間に配置され、そしてワード線１４、１６によって包含される(comprised)トランジスタゲートにより電気的に接続されている。絶縁層２２、例えば、ボロホスホシリケート(borophosphosilicate)ガラス（ＢＰＳＧ）は、半導体材料１２及びワード線１４、１６上に形成されている。ドープされた多結晶質プラグ２４は、絶縁層２２を通って形成され、ワード線１４、１６の間の拡散領域２０とキャパシタとの間に電気的コンタクトを与えている。コンタクト開口２６は、絶縁層２２を通ってプラグ２４まで形成されている。高濃度に(heavily)ドープされた及び実質的に非晶質又は擬似結晶質の薄いシリコン層２８が、絶縁層２２及びプラグ２４の上に堆積されている。
【０００５】
従来法に係る図１Ｂを参照すると、ドープされていない非晶質又は擬似結晶質シリコン層３０が、ドープされた非晶質又は擬似結晶質シリコン層２８の上に堆積されている。次いで、図１Ｃに示すように、ウエハフラグメント１０がシリコン供給源気体、例えば、シラン又はジシラン（矢印３２）に暴露されて、ドープされていない非晶質又は擬似結晶質シリコン層３０の表面内に導入されそして該表面上に分布されるシリコン結晶のシード(seed)層又は核形成(nucleation)中心を形成し、それに続く半球グレイン成長を促進する。次いで、ウエハフラグメント１０を熱的にアニーリングして、ドープされていない非晶質又は擬似結晶質シリコン層３０を、シード層のランダムに分布したシリコン結晶によって促進される結晶構造に変換する。前記熱処理は、多結晶質シリコンをシード結晶の周りに凝集させてＨＳＧポリシリコン３４を形成し、その結果、図１Ｄに示す記憶ノード構造３６を生じさせる。図示していないが、次いで、前記構造の上に薄いセル誘電層を形成し、続いて第二のセルプレート（すなわち、頂部電極）、典型的には、導電的に(conductively)ドープされたポリシリコン又は金属ベース層を形成することによってＤＲＡＭセルを完成させる。
【０００６】
ＨＳＧポリシリコンは下部キャパシタ電極の表面積を増加させるが、キャパシタ表面積を増加させるための現行のＨＳＧ型方法は、物理的限界に近づいている。ＨＳＧシリコンを用いてコンテナ型キャパシタ構造を形成することの欠点は、表面積を増加させるのに必要な形態が導電フィルムの不正確な物理的変換の作用であることである。次世代パーツ型に必要な表面積拡大を得るのに必要とされるＨＳＧシリコン形態は、過剰消費される(over-consumed)、構造的に不安定である球状グレイン形成に近い。現行の技術では、整列された(ordered)ＨＳＧシリコン形成を行うことができず、そしてウエハを横切る温度勾配に由来し及びガスフロー動態に由来する望ましくないパターンが表面積拡大に大きな変動性(variability)を生じさせる。変換されるグレインの不正確な配列(ordering)及び大きさは、問題となることがある。例えば、シリコンのグレインは成長し過ぎ、そして不連続で且つ孤立したアイランドを形成する。更に、ＨＳＧシリコン成長があまりに広範囲にわたりそしてコンテナの反対側まで伸びる場合、キャパシタプレートの表面積は減少する。更に、シーディング(seeding)は即時のものでなく一定の及び持続した時間を要するものであるので、シーディングの初めに形成されたグレインは、シーディング段階の最後に堆積されたシードから形成されるグレインより大きい。表面積を増加させるには、キャパシタプレートの表面の上に、より正確で且つ均一な粗さを付与することが望ましいであろう。
【発明の開示】
【０００７】
本発明は、一般的に、半導体作製技術に関し、そしてより詳細には、キャパシタ電極の形成に関する。
一つの観点において、本発明は、半導体デバイスのキャパシタにおいて下部電極構造を形成する方法を提供する。該方法の一つの態様において、セル導電層を堆積させて下部電極を形成する前に、ナノレリーフ(nanorelief)又はナノポーラス(nanoporous)フィルムの形態のテクスチャライジング(texturizing)層を形成する。該テクスチャライジング層は、実質的に均一な寸法（例えば、高さ、大きさ）を有する表面構造の周期的ネットワーク(periodic network)及び／又はナノ構造の整列されたアレイを備えていることができる。
【０００８】
前記方法の別の態様において、オゾン分解及び紫外線暴露後にレリーフ又はポーラス構造に変換される前駆体としてコンテナの絶縁層の上に高分子材料を堆積させて、その結果、絶縁性シリコンオキシカーバイドフィルムを含むテクスチャライジングされた(textured)層を生じさせる。前記高分子材料は、炭化水素ブロック及びシリコン含有ブロックを含んでいる。シリコン含有ブロックに対する炭化水素ブロックの容量比を変化させて、レリーフ構造又はポーラス構造としてナノ構造を形成することができる。前記フィルムをパンチエッチング（例えば、ＲＩＥ）して、導電材料（例えば、ポリシリコン、導電金属）の引き続く堆積のために、セルの底部において下に位置する(underlying)基板又は導電プラグに開口を開き、その結果、下部電極は上部粗面を有する。下部キャパシタ電極の形成後、前記構造を更に処理して、誘電層を堆積させそして該誘電層の上に上部キャパシタ電極を形成することによってキャパシタを完成させる。該キャパシタは、有効にＤＲＡＭセルに内蔵することができる。
【０００９】
本発明の方法の別の態様において、導電層を堆積させて下部電極を形成する前に、導電材料からテクスチャライジング下層を作製する。テクスチャライジング下層の形成において、コンテナの絶縁層の上に第一の導電金属を堆積させ、該第一の金属層の上に第二の異なる導電金属を堆積させ、そして前記２つの金属層をアニーリングして、その結果、好ましくは、ナノ構造物の周期的な及び整列されたアレイである、ひずみ(strain)レリーフパターン中に表面転位を含むテクスチャライジングされた層を生じさせる。次いで、前記テクスチャライジング層の上に気相の導電金属を堆積させ、それによって堆積金属は、アイランドクラスタを形成する表面転位上に凝集する。好ましくは、テクスチャライジング層の表面転位を周期的ネットワークとして形成し、そして上に位置する導電層は金属アイランドクラスタの整列されたアレイを含む。次いで、誘電層を堆積させそして該誘電層の上に上部キャパシタ電極を形成することによって、キャパシタを完成させることができる。該キャパシタは、ＤＲＡＭセルに内蔵することもできる。
【００１０】
別の観点において、本発明はキャパシタを提供する。キャパシタは、ＤＲＡＭセルを備える回路を含む半導体回路に組み込むことができる。一つの態様において、キャパシタは、例えば、シリコンオキシカーバイドセラミック・ナノ構造を含むテクスチャライジング層の上に位置する導電層（例えば、ポリシリコン、導電金属）を備える下部キャパシタプレートと、該下部キャパシタプレートの上に位置する誘電層と、該誘電層の上に位置する上部キャパシタプレートとを備えている。テクスチャライジング層のナノ構造は、炭化水素ブロック及びシリコン含有ブロックを含む高分子材料の紫外線照射及びオゾン分解によって形成することができる。例えば、高分子材料のシリコン含有ブロックに対する炭化水素ブロックの容量比を変化させることによって、ポアー又はレリーフ構造、例えば、ストラット(strut)として、ナノ構造を付与することができる。
【００１１】
別の態様において、キャパシタは、導電金属テクスチャライジング層の上に位置する導電金属層を備える下部キャパシタ電極と、該下部（底部）電極の上に位置する誘電層と、該誘電層の上に位置する上部電極（例えば、ポリシリコン、導電金属）とを備えている。テクスチャライジング層は、上に位置する第一及び第二の導電金属の層をアニーリングすることによって形成される、導電金属を含む表面転位を含んでいる。導電金属層は、テクスチャライジング層の表面転位の上のクラスタ内に凝集する導電金属の気体状堆積物から形成される。好ましくは、テクスチャライジング層は表面転位の周期的ネットワークを含んでおり、そして上に位置する導電層は、金属アイランド構造の整列されたアレイを含んでいる。
【００１２】
別の観点において、本発明は、前記キャパシタのいずれかを組み込む集積回路（ＩＣ）デバイスを提供する。ＩＣデバイスは、例えば、メモリセルのアレイと、内部回路と、メモリセルアレイの半導体基板内のアクティブ領域と電気的コンタクト状態にありそしてコンテナ内に形成されるキャパシタ少なくとも１つとを備えていることができる。一つの態様において、キャパシタは、炭化水素ブロック及びシリコン含有ブロックを含む高分子材料の紫外線照射及びオゾン分解によって形成される高分子シリコン含有セラミックからなるナノ構造を含むテクスチャライジング層の上に位置する導電層を備える下部キャパシタプレートを備えている。ＩＣデバイスの別の態様において、キャパシタの下部キャパシタ電極は、上に位置する２つの異なる導電金属層のアニーリングされた層から形成された表面転位を含むテクスチャライジング下層と、該テクスチャライジング層の表面転位上への導電金属の気体状堆積物から形成された導電金属の凝集したアイランドクラスタを含む、上に位置する導電層とを備えていることができる。
【００１３】
有利なことに、本発明の方法は、ＨＳＧシード層形成に関して必要とされるランダムシーディング及び熱的処理変換を必要とせず、そして下部キャパシタ電極の下層のトポグラフィー配列に対して高いレベルの制御を与える。ＨＳＧシリコン形成を用いてキャパシタを形成する従来法とは異なり、本発明の方法から得られるキャパシタのテクステャは、ランダムに創出されたものではなく、そして概して均一なパターン及び高さを有している。従って、キャパシタの大きさは、より限定的に設計し及び作製することができ、このことはメモリセルの作製を容易にする。更に、本発明の方法によれば、表面積を増加させるのに必要な形態は、ＨＳＧシリコンフィルムの場合におけるような導電フィルムの物理的変換の作用でなく、そして先在するトポグラフィー上でコンフォーマルな(conformal)導電層の容易な堆積を可能とする。更に、ＨＳＧシリコン堆積及び熱的変換に必要な温度は、いずれの配線工程(back end-of-line)材料（金属）が許容することができる温度より高く、このことは、キャパシタの形成を、前記低温材料が堆積されるより前に限定する。本発明の方法は、低温で整列された粗さを創出することができ、そして従って、処理フロー中の何れの場所においてもキャパシタを形成することができるという利点を有している。
【００１４】
以下に、説明の目的のためだけである添付図面を参照しながら、本発明の好ましい態様を記載する。図面の全体にわたり、参照符号を図面に用い、そして同じ参照符号は、いくつかの図面の全体にわたり及び本明細書中で同じ又は同様な部分を示すように用いる。
【発明を実施するための最良の形態】
【００１５】
本発明の好ましい態様を説明するためだけの目的の図面であって、本発明を限定するための目的ではない図面を参照しながら、本発明を一般的に説明する。図面は、本発明による半導体デバイスの作製に用いるための処理段階を示している。処理段階が全作製過程の一部のみであることは、容易に明白であろう。
【００１６】
本明細書において、用語「半導体ウエハフラグメント」又は「ウエハフラグメント」又は「ウエハ」は、限定的でなく、バルクの半導体材料、例えば、半導体ウエハ（単独又はウエハに他の材料を含むアセンブリーで）、及び半導体材料層（単独又は他の材料を含むアセンブリーで）を含む半導体材料を含むいずれかの構成を意味するものと理解されたい。用語「基板」は、限定的でなく、前記半導体ウエハフラグメント又はウエハを含むいずれかの支持構造を称する。
【００１７】
ＤＲＡＭセルのキャパシタ中に下部電極を形成する方法における、本発明による方法の第一の態様を、図２Ａ〜２Ｈを参照しながら記載する。
図２Ａを参照すると、キャパシタの形成の予備的処理段階におけるウエハフラグメント１０’が示されている。進行中の(in progress)ウエハフラグメント１０’は、半導体ウエハ基板又はウエハを、その上に形成される半導体層１つ以上又は他の形成物を含む種々の処理層、及び半導体デバイスのアクティブ又は動作性部分と共に備えていることができる。
【００１８】
ウエハフラグメント１０’は、基板１２’、例えば、単結晶シリコンと、ワード線１４’、１６’と、ワード線間で基板１２’に形成された拡散領域（アクティブ領域）２０’とを備えており、該拡散領域は、ソース／ドレーン領域の形態で存在している。ＢＰＳＧの層２２’又は他の適当な絶縁材料を基板１２’及びワード線１４’、１６’の上に堆積させた。キャパシタ５２’と拡散領域２０’との間の電気的コンタクトとして絶縁層２２’を通る開口中に、ドープされた多結晶を含むプラグ２４’を堆積させた。前記構造は、当業界において公知であり及び使用される常法によって形成することができる。コンテナ、又は側壁３６’及び底部部分３７’を有する開口２６’を、通常に、絶縁層２２’中にエッチングしてプラグ２４’を露出させた。
【００１９】
図２Ｂに示すように、本発明のこの態様により、絶縁層２２’の上にテクスチャライジング層３８’として、絶縁性シリコンオキシカーバイドセラミックを含む３次元セラミック・ナノ構造化されたフィルムを形成し、引き続いて堆積される導電層４０’の表面積を増加させる。前記構造は、例えば、チャン（Chan）ら,Science,286:1716-1719(1999),及びフェリー-ボビン（Phely-Bobin）ら,Adv.Mater.,12(17):1257-1261(2000)に記載されている。
【００２０】
テクスチャライジング層３８’の構造及びトポグラフィーは、テクスチャライジング層の形成に用いられる高分子材料、濃度及び処理パラメータにより変化させることができる。さらに詳細には、例えば、高分子材料、共重合体濃度、及び堆積される高分子層を硬化させるのに用いられるパラメータを変化させることによって、ポアー又はレリーフ構造、例えば、特に、ストラット、ジャイロイド(gyroid)の形態の、所望の種々のナノ構造を与えるようにテクスチャライジング層３８’を作製することができる。更に、共重合体／高分子材料の分子量を変化させることによって、或る範囲のポアーサイズ及び比表面積(specific area)を得ることができる。得られるテクスチャライジング層は、均一な高さ及びクロス寸法(cross-dimension)を通常に有する高密度のナノ構造を含んでいる。好ましくは、得られるナノ構造は、３次元における周期性を有して高度に(highly)整列されている。
【００２１】
高分子材料は、炭化水素ブロック及びシリコン含有ブロックを含んでいる。テクスチャライジング層３８’のナノ構造を形成するための高分子材料の例は、Ａ1ＢＡ2型のシリコン含有トリブロック共重合体〔ここで、「Ａ」共重合体は、炭化水素ブロック、例えば、ポリイソプレンであり、そして「Ｂ」共重合体は、シリコン含有ブロック、例えば、ポリ（ペンタメチルジシリルスチレン）（ポリ（ＰＭＤＳＳ））である〕を含んでいる。前記高分子材料は、チャン（Chan）らによる前記文献(1999)に記載されている。他の有用な高分子材料は、フェリー-ボビン（Phely-Bobin）らによる文献(2000)に記載のポリ（ジメチルシロキサン）、及びパリレン、例えば、パリレン−Ｎ（ＰＡ−Ｎ）及びＰＡ−Ｆ、ポリテトラフルオロエチレン（テフロン）、及びポリナフタレンを含んでいる。
【００２２】
テクスチャライジング層は、ブロック共重合体前駆体中のシリコン含有ブロックに対する炭化水素ブロックの容積比を変化させることにより、ポーラス又はレリーフ構造として作製することができる。例えば、２４／１００／２６（ｋｇ／モル）のトリブロック共重合体（Ａ1ＢＡ2）組成を用いて、シリコン含有ブロック（例えば、ポリ（ＰＭＤＳＳ））のマトリックス中に二重ジャイロイド(double gyroid)形態の炭化水素ブロック（例えば、ポリイソプレン）ネットワークを形成し、そして続いて硬化させナノポーラス構造を形成することができる。比較のため、４４／１６８／１１２（ｋｇ／モル）のトリブロック共重合体（Ａ1ＢＡ2）組成を用いて、ナノレリーフ構造に変換することができる、炭化水素ブロック（例えば、ポリイソプレン）のマトリックス中に逆二重ジャイロイド形態のシリコン含有ブロック（例えば、ポリ（ＰＭＤＳＳ））ネットワークを形成することができる。
【００２３】
テクスチャライジング層３８’を形成するために、コンテナ２６’の側壁３６’を含む絶縁層２２’の上に、及びプラグ２４’の上に、高分子材料を堆積させる。例えば、蒸着重合(vapor deposition polymerization)（ＶＤＰ）、スピンオン(spin-on)法、又はラングミュア・ブロジェット（Ｌ−Ｂ）法を含む当業界において公知であり及び使用される常法によって、高分子材料を堆積させることができる。次いで、高分子層を紫外線（ＵＶ）照射及びオゾン（Ｏ3）に暴露して、その結果、図示した態様（図２Ｂ）においてストラットの形態である、テクスチャライジング層３８’を形成するレリーフ又はポーラスのナノ構造を生じさせる。
【００２４】
一つの態様において、当業界において従来より知られており及び使用される蒸着重合（ＶＤＰ）によって、絶縁層２２’の上に高分子材料を堆積させることができる。簡潔に記載すると、通常のＶＤＰは、原料材料又は前駆体を加熱して分子を気化させ、高温での熱分解により蒸気を単量体に分解し、そして次いで蒸着室(deposition chamber)中で基板上に単量体を凝縮及び重合させることによって実施することができる。例えば、粉末ジ−ｐ−キシレン（二量体）を約１５０℃まで加熱して分子を気化させ、温度約６５０℃での熱分解により蒸気を単量体に分解し、そして次いで、５０ｍＴｏｒｒにおいて低分解速度約５０〜７０オングストローム／分及び室温でシリコン基板上に単量体を堆積させることによるＶＤＰによって、パリレン−Ｎ（ＰＡ−Ｎ）フィルムを堆積させることができる。
【００２５】
例えば、米国特許第６，０２２，５９５号（マクドナルド（McDonald）ら）（参考までに本文献の開示内容を本明細書に引用する）に記載の電界増加型(field enhanced) 蒸着重合（ＦＥＶＤＰ）によって、高分子フィルムを堆積させることもできる。ＦＥＶＤＰにおいて、基板上への高分子フィルムの蒸着重合の速度を高めるために電界を用いる。簡潔に記載すると、基板を電圧源に接続して平行プレートキャパシタの２つの電極のうちの１つを形成し、そしてパラメータ、例えば、圧力及び温度が予め定められたレベルに維持される真空室内にキャパシタを置く。堆積させるべき所望の高分子フィルムの気体状単量体を前記室に供給し、そしてキャパシタの電極又はプレートの間にフローさせる。本発明に有用な前記高分子の例は、パリレン、例えば、ＰＡ−Ｎ及びＰＡ−Ｆ、テフロン（すなわち、ポリテトラフルオロエチレン）、及びポリナフタレンを含んでいる。電極に十分な電圧をかけて、単量体をその化学的結合を破壊することなしに分極させるように働く電界を電極間に発生させると、分極した単量体は反応してウエハの上に高分子フィルムを形成する。ウエハを回転させて、堆積の間に厚さの均一性を高めることができる。
【００２６】
ＦＥＶＤＰによる高分子フィルムの堆積の一例において、シリコン基板上へのポリ−ｐ−キシレン（ＰＡ−Ｎ）フィルムの典型的な堆積条件は、以下のとおりである：平行プレートキャパシタを用い、前駆体温度約１２０〜１５０℃、反応温度約６５０℃、基板温度約２５℃、堆積圧力約５０ｍＴｏｒｒ、堆積時間約５０分、及び電界強度０〜６００Ｖ／ｃｍ。室がベース圧力を超えてその圧力を増加させ始めたときに、電界をかける。
【００２７】
通常の装置及び処理段階を用いて絶縁層２２’上に高分子材料の溶液をスピンコートするスピンオン法によって、高分子材料を堆積させることもできる。前記適用(application)において、自立ポスト型(free-standing post-type)キャパシタが構成されるであろう。スピンオン堆積の典型的パラメータは、ウエハ回転約５００ｒｐｍ〜５，０００ｒｐｍ、及び有機溶媒、例えば、トルエン又はクロロホルム中に高分子材料約４〜約６重量％を含む溶液を含んでいる。
【００２８】
ウエハを水中に入れ(submerge)、次いで空気／水界面を通して引き上げる垂直移動(vertical transfer)法を用いて、高分子材料を水面上に懸濁しそして絶縁層の表面上にフィルムとして移す、通常のラングミュア・ブロジェット（Ｌ−Ｂ）堆積法を用いて、高分子材料を堆積させることもできる。
【００２９】
堆積後、室温において適当な時間、例えば、約６０〜約９０分間、フローするオゾン雰囲気（２％）及び紫外（ＵＶ）線（好ましくは、２５４ｎｍ）に同時に、高分子フィルム層を暴露する。酸化環境（オゾン及び紫外線、又は酸素プラズマ）への暴露により、炭化水素ブロック部分の選択的除去及びシリコン含有ブロックのシリコンオキシカーバイドセラミック・ナノ構造への変換が生じ、その結果、テクスチャライジング層３８’が得られる。図２Ｂに示すように、テクスチャライジング層は、ストラットの形態である。シリコン含有ブロックに対する炭化水素ブロックの相対的容量比は、ナノポーラス又はナノレリーフ構造のいずれが生じるかを変えることができる。
【００３０】
図２Ｃに示すように、続いて堆積される導電フィルムがプラグ２４’を電気的コンタクト状態にあるようにするため、絶縁テクスチャライジング層３８’の一部を除去して、プラグ２４’の上に位置するコンテナ２６’の底部３７’をクリアにする。これによって、基板１２’中の拡散領域２０’から、プラグ２４’を通り、そして直後に形成される下部電極４２’までの導電経路が保証される。例えば、セル側壁３６’の上にテクスチャライジングされたフィルムを残して、セルの底部３７’及び水平ウエハ表面３９’を含む、水平表面から材料を除去する、通常のドライエッチング、例えば、反応性イオンエッチング（ＲＩＥ）又はスパッタエッチングを用いるパンチエッチングによって、テクスチャライジング層３８’を除去することができる。
【００３１】
ここで図２Ｄを参照すると、テクスチャライジング層３８’上のウエハ上に及びプラグ２４’上にコンフォーマルに(conformally)導電層４０’を堆積させて下部電極４２’を形成する。典型的な導電材料は、ドープされた非晶質、多結晶質、及び擬似結晶質シリコン、又は導電金属、例えば、タングステン、白金、チタン、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、タンタル（Ｔａ）、及び他の同様な元素及びその合金（例示の態様においてはポリシリコンである）を含んでいる。導電金属に対して、常法、例えば、化学的気相成長法（ＣＶＤ）、又は物理的気相成長法（例えば、スパッタリング）を用いて、導電金属を堆積させることができる。導電層４０’のテクスチャは、下に位置するテクスチャライジング層の構造及びトポグラフィーに基づいて一般的に予測することができる。好ましくは、導電層４０’は、一般的に規則的なパターン及び均一な高さを有するテクスチャを有している。
【００３２】
図２Ｅを参照すると、次の研磨(polishing)段階のスラリーがセル開口内に入りそしてセルに混入することを防止するために、好ましくは、バリヤ層４４’を堆積させてコンテナ２６’を充填する。典型的なバリヤ層４４’は、レジスト材料、例えば、ノボラック(novolak)高分子樹脂を含んでいる。
【００３３】
図２Ｆを参照すると、次いで、ウエハフラグメント１０’は平坦化されて絶縁層２２’の水平表面３９’から導電層４０’が除去される。前記平坦化は、例えば、通常の化学機械的研磨（ＣＭＰ）法によって達成することができる。
【００３４】
次いで、常法を用いてコンテナ２６’からバリヤ層（例えば、レジスト）４４’を除去して、その結果、図２Ｇに示す下部電極４２’を得る。非金属（シリコン）キャパシタ構成に対して典型的なレジスト除去法は、ウエハを硫酸（Ｈ2ＳＯ4）及び酸化剤、例えば、過酸化水素（Ｈ2Ｏ2）の溶液に浸漬するピラニア(piranha)ウェットエッチングである。金属キャパシタ構成に対して、レジストストリッピングとして、有機溶媒、例えば、ＳＴ２２及びＳＴ２６（ＡＴＭＩ社(ATMI,Inc.)、ダンベリー（Danbury）、コネチカット州）及びＡＬＥＧ８２０（マリンクロト・ベーカー(Mallinckrodt Baker)、ニュージャージー州）を用いることができる。
【００３５】
当業者に周知の技術を用いて、引き続きの処理段階を実施する。ウエハフラグメント１０’をフッ化水素酸（ＨＦ）洗浄に付して、例えば、当業界に公知の常法により、ＨＦ溶液中にウエハを浸漬することによって又はＨＦ蒸気処理によって、下部（底部）電極４２’上に形成されていることがある元からある(native)酸化物を除去する。
【００３６】
図２Ｈを参照すると、典型的には、ＣＶＤによって、下部電極４２’の粗面の上に、薄い誘電層４８’をコンフォーマルに堆積させる。シリコンキャパシタに対して、誘電層４８’は、典型的は、窒化ケイ素（Ｓｉ3Ｎ4）を含んでいる。金属キャパシタに対して、典型的な誘電層４８’は、五酸化タンタル（Ｔａ2Ｏ5）である。次いで、誘電層４８’の上に導電材料を堆積させて頂部（上部）キャパシタプレート電極５０’を形成する。頂部電極５０’は、導電材料、例えば、ドープされたポリシリコン又は導電金属を含んでいる。金属プレートに対して、常法、例えば、ＣＶＤ、又は物理的気相成長法（例えば、スパッタリング）によって、誘電層４８’の上に導電材料を堆積させてキャパシタ構造５２’を完成させることができる。
【００３７】
ここで、図３Ａ〜３Ｆを参照しながら、キャパシタ５２"中に下部電極４２"を形成することに関して、本発明の方法の第二の態様を記載する。図３Ａを参照すると、ウエハフラグメント１０’と同様に、予備的処理段階のウエハフラグメント１０"が示されている。ウエハフラグメント１０"は、基板１２"、ワード線１４"、１６"、拡散領域２０"、絶縁層２２"、プラグ２４"、及びコンテナ２６"を含む。
【００３８】
図３Ｂを参照すると、第一の導電金属を、絶縁層２２"の上にコンフォーマルに堆積させて下層５４"を形成する（示した例において第一の導電金属は白金（Ｐｔ）である）。常法を用いて、例えば、化学的気相成長法（ＣＶＤ）、又は物理的気相成長法（例えば、スパッタリング）によって、第一の導電金属を堆積させることができる。
【００３９】
次いで、下層５４"の上に第一の導電金属とは異なる第二の導電金属の連続的単層５６"を堆積させることによってテクスチャライジング層３８"を形成する（示した例において第二の導電金属は銀（Ａｇ）である）。図３Ｂに示した例において、２つの銀の単層５６"が示されている。常法、例えば、化学的気相成長法（ＣＶＤ）、蒸着(evaporation)（クヌーセン・セル）、又は物理的気相成長法（例えば、スパッタリング）を用いて第二の導電金属を堆積させることができる。好ましくは、銀（Ａｇ）の単層を、温度約４００Ｋで堆積させる。
【００４０】
次いで、Ａｇ及びＰｔ金属層を温度約８００Ｋまでアニーリングし、その結果、図３Ｃに示すテクスチャライジング層３８"を得る。アニーリングの間、Ａｇ原子は、下に位置するＰｔ原子と整列(align)しようとする。アニーリングは、Ｐｔ下層５４"及びＡｇ上層５６"の間に格子不整合を生じさせ、その結果、Ａｇ原子がＰｔ層５４"上で十分に対称的なひずみレリーフパターン又は格子を形成するように強いる圧縮ひずみを生じる。形成されるひずみレリーフパターンは、例えば、複数のユニットセルを含む三方晶系(trigonal)転位ネットワークであることができる。好ましくは、テクスチャライジング層３８’は、２次元構造の整列されたアレイとして表面転位の周期的ネットワークを含んでいる。前記構造は、例えば、ブロマン（Bromann）ら,Eur.Phys.J.D.,9:25-28(1999)に記載されている。
【００４１】
図３Ｄを参照すると、テクスチャライジング層３８"を形成した後、次いで、テクスチャライジング層３８"の上に、導電金属（示した例では銀である）の層４０"を気相で堆積させて下部電極４２"を形成することができる。常法により、好ましくは、蒸着法により、導電金属を気体状で堆積させる。
【００４２】
テクスチャライジング層３８"の転位（レリーフ）構造又はナノ構造の斥力は、堆積金属を凝集させそしてアイランドクラスタを形成させる。導電金属層４０"のアイランド形成は、増加容量に有効である全キャパシタ構造の表面積を増加させる。得られる導電層４０"は、導電金属を含む、概ね等しく隔置された(spaced)構造を含んでいる。気体状の銀は、低温である約１００Ｋ〜約１３０Ｋで堆積させることが好ましい。このことにより、好ましくは、一つのアイランドクラスタが、下に位置するテクスチャライジング層の各ネットワークユニットセル内で核となる(nucleate)、高密度のクラスタアイランドが達成される。
【００４３】
記載したＡｇクラスタアレイの他に、導電層４０"は、例えば、他の金属の組み合わせの中で、白金（Ｐｔ）下層上に堆積された単層の銅（Ｃｕ）をアニーリングすることによって形成されるテクスチャライジング層３８"上のコバルト（Ｃｏ）クラスタを含んでいることができる。
【００４４】
テクスチャライジング層３８"のレリーフパターンは、堆積する金属導電上層４０"に対する「シード」層として働く。しかしながら、現行のＨＳＧ形成とは異なり、「シーディング(seeding)」はランダムでなく、そして金属上層４０"のクラスタ配置は、より正確に整列される。
【００４５】
下部電極４２"を形成した後、当業者に周知の技術を用いて引き続きの処理段階を実施してキャパシタを完成させる。図３Ｅを参照すると、コンテナ２６"にバリヤ（レジスト）層４４"を充填し、そして、例えば、ＣＭＰによって絶縁層２２"の水平表面３９"から導電金属層４０"を除去する。次いで、図３Ｆに示すように、コンテナ２６"からバリヤ層４４"を除去し、そして下部（底部）電極４２"の表面から元からある酸化物を除去するように設計された洗浄処理、例えば、ＨＦ洗浄を実施する。下部電極４２"の上に薄い誘電層（例えば、Ｔａ2Ｏ5）４８"をコンフォーマルに堆積させ、そして導電材料（例えば、導電金属）を堆積させて頂部電極５０"を形成してキャパシタ構造５２"を完成させる。頂部電極は、ハイブリッド金属／絶縁体／シリコンキャパシタを生じるポリシリコンを含んでいることもできる。
【００４６】
法令に従って、構造的及び方法的特徴に関して本発明を多少なりとも明確に言語により記載してきた。しかしながら、本明細書に開示した手段は、本発明を実施する上での好ましい形態を含むものであるので、本発明は、示し及び記載した特定の特徴に限定されるものでないことが理解されよう。従って、本発明は、均等論に基づき適正に解釈される特許請求の範囲内の総ての形態又は変形を含むものである。
【図面の簡単な説明】
【００４７】
【図１Ａ】キャパシタ電極を形成する従来法による処理順序の予備的段階における半導体ウエハの横断面略図である。
【図１Ｂ】従来法によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図１Ａのウエハフラグメントの図である。
【図１Ｃ】従来法によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図１Ａのウエハフラグメントの図である。
【図１Ｄ】従来法によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図１Ａのウエハフラグメントの図である。
【図２Ａ】処理順序の予備的段階における半導体ウエハの横断面略図である。
【図２Ｂ】本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。
【図２Ｃ】本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。
【図２Ｄ】本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。
【図２Ｅ】本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。
【図２Ｆ】本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。
【図２Ｇ】本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。
【図２Ｈ】本発明の方法の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図２Ａのウエハフラグメントの図である。
【図３Ａ】処理順序の予備的段階における半導体ウエハの横断面略図である。
【図３Ｂ】本発明の方法の別の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図３Ａのウエハフラグメントの図である。
【図３Ｃ】本発明の方法の別の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図３Ａのウエハフラグメントの図である。
【図３Ｄ】本発明の方法の別の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図３Ａのウエハフラグメントの図である。
【図３Ｅ】本発明の方法の別の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図３Ａのウエハフラグメントの図である。
【図３Ｆ】本発明の方法の別の態様によるキャパシタ電極の作製を示す、続く及び順次の処理段階における図３Ａのウエハフラグメントの図である。
【符号の説明】
【００４８】
１０・・・半導体ウエハフラグメント
１２・・・半導体材料
１４，１６・・・ワード線
２０・・・拡散領域
２２・・・絶縁層
２４・・・プラグ
２６・・・開口
２８・・・ドープされた非晶質又は擬似結晶質シリコン層
３０・・・ドープされていない非晶質又は擬似結晶質シリコン層
３４・・・ＨＳＧポリシリコン
３６・・・記憶ノード構造
１０’・・・ウエハフラグメント
１２’・・・基板
１４’，１６’・・・ワード線
２０’・・・拡散領域
２２’・・・絶縁層
２４’・・・プラグ
２６’・・・開口
３６’・・・側壁
３７’・・・底部
３８’・・・テクスチャライジング層
４０’・・・導電層
４２’・・・下部電極
４４’・・・バリヤ層
４８’・・・誘電層
５０’・・・頂部電極
５２’・・・キャパシタ
１０’’・・・ウエハフラグメント
１２’’・・・基板
１４’’，１６’’・・・ワード線
２０’’・・・拡散領域
２２’’・・・絶縁層
２４’’・・・プラグ
２６’’・・・コンテナ
３８’’・・・テクスチャライジング層
３９’’・・・水平表面
４０’’・・・導電層
４２’’・・・下部電極
４４’’・・・バリヤ層
４８’’・・・誘電層
５０’’・・・頂部電極
５２’’・・・キャパシタ
５４’’・・・下層
５６’’・・・上層
【図１Ａ】
2005527103.tif 000003
【図１Ｂ】
2005527103.tif 000004
【図１Ｃ】
2005527103.tif 000005
【図１Ｄ】
2005527103.tif 000006
【図２Ａ】
2005527103.tif 000007
【図２Ｂ】
2005527103.tif 000008
【図２Ｃ】
2005527103.tif 000009
【図２Ｄ】
2005527103.tif 000010
【図２Ｅ】
2005527103.tif 000011
【図２Ｆ】
2005527103.tif 000012
【図２Ｇ】
2005527103.tif 000013
【図２Ｈ】
2005527103.tif 000014
【図３Ａ】
2005527103.tif 000015
【図３Ｂ】
2005527103.tif 000016
【図３Ｃ】
2005527103.tif 000017
【図３Ｄ】
2005527103.tif 000018
【図３Ｅ】
2005527103.tif 000019
【図３Ｆ】
2005527103.tif 000020
【国際調査報告】
2005527103.tif 000021
2005527103.tif 000022
2005527103.tif 000023
2005527103.tif 000024
2005527103.tif 000025