(57)【要約】【課題】基板上の配線面積を抑え、かつ、配線に接続されるメモリのレイアウトに関わらずシステムを動作可能にする通信制御方式を提供すること。【解決手段】複数の信号線が配線されたバスを介して通信を行う情報処理装置であって、通信を制御する通信制御手段（メモリコントローラ１１１）と、複数の信号線のうち、クロストークが生じた信号線を検出するクロストーク検出手段（クロストーク判定手段２１５および信号レベル許容範囲リスト１１７）と、クロストーク検出手段が検出した信号線に隣接する信号線の電圧を一定の電圧に制御するための制御信号を通信制御手段へ出力するクロストーク対策指示手段１１６と、を備え、通信制御手段は、クロストーク対策指示手段１１６が出力した制御信号に基づいて、クロストーク検出手段が検出した信号線に隣接する信号線の電圧を一定の電圧に制御する。【選択図】図３
2018151783.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号線が配線されたバスを介して通信を行う情報処理装置であって、
前記通信を制御する通信制御手段と、
前記複数の信号線のうち、クロストークが生じた信号線を検出するクロストーク検出手段と、
前記クロストーク検出手段が検出した信号線に隣接する信号線の電圧を一定の電圧に制御するための制御信号を前記通信制御手段へ出力するクロストーク対策指示手段と、を備え、
前記通信制御手段は、前記クロストーク対策指示手段が出力した前記制御信号に基づいて、前記クロストーク検出手段が検出した信号線に隣接する信号線の電圧を一定の電圧に制御する情報処理装置。
【請求項２】
前記バスは、任意の信号線と、前記任意の信号線に隣接する信号線とが、異なる機能の信号を伝送するように配線されることを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記バスは、ＰＣＩ  Ｅｘｐｒｅｓｓの伝送路であり、任意の信号線と、前記任意の信号線に隣接する信号線とは、異なる伝送路となるように配線されることを特徴とする請求項１または２に記載の情報処理装置。
【請求項４】
前記情報処理装置は、
前記バスを介して信号を受け取る入力手段と、
前記バスを介して信号を送る出力手段と、をさらに備え、
前記通信制御手段は、前記出力手段を介してエラーを検出する検査符号を通信先へ送り、前記入力手段を介して前記通信先から前記検査符号に基づくエラー発生通知を受け取り、受け取ったエラー発生通知の回数を計測して保持し、
前記クロストーク検出手段は、前記エラー発生通知の回数が所定数を超えた信号線を、クロストークが生じた信号線として検出することを特徴とする請求項１乃至３のいずれか一項に記載の情報処理装置。
【請求項５】
前記クロストーク対策指示手段の実行と停止とを切り替えるスイッチ手段を、さらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の情報処理装置。
【請求項６】
複数の信号線が配線されたバスを介して通信を行う情報処理装置の通信制御方法であって、
前記複数の信号線のうち、クロストークが生じた信号線を検出し、
前記クロストークが生じた信号線に隣接する信号線を特定し、
特定した信号線を一定の電圧に制御する通信制御方法。
【請求項７】
複数の信号線が配線されたバスを介して通信を行う情報処理装置に、
前記複数の信号線のうち、クロストークが生じた信号線を検出するクロストーク検出処理と、
前記クロストークが生じた信号線に隣接する信号線を特定し、クロストークを低減する対策を指示する対策指示処理と、
前記対策指示処理の指示に応じて、前記隣接する信号線を一定の電圧に制御する制御処理と、
を実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、通信制御方法およびプログラムに関する。
【背景技術】
【０００２】
近年、オフィス機器を初めとした情報機器において省スペース化が求められている。例えば、小型・薄型化が求められるユニットでは、基板上にあるメモリなどのバス配線は配線間隔を狭くすることが要請されている。
【０００３】
一方、バス配線の間隔を狭くすることによって、クロストークと呼ばれる隣接信号間の配線干渉が生じる。これを回避するため、バス信号の間隔を広げる、もしくは、高速信号線の両脇にガードアースと呼ばれるグランド、または、一定電圧の変動がない電圧の信号線を配置する対策が既に知られている。
また、特許文献１には、配線スペースを多く必要とするガードアースを使用せずに、各信号自体の同時スイッチングをなくすようにバッファの出力遅延時間を制御することにより、信頼性の高い波形を得る技術が開示されている。
【０００４】
しかし、上述した配線干渉は、レイアウトパターンと制御ＩＣ（Integrated Circuit）のドライブ制御（出力遅延時間など）にも依存する。このため、別基板型のメモリを挿した場合、高速信号線の配線負荷が変動すると、ドライブ制御が適切に行えなくなり、システムが起動できないことがあるという問題が生じる。特許文献１の技術では、この問題を解消できていない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、基板上の配線面積を抑え、かつ、配線に接続されるメモリのレイアウトに関わらずシステムを動作可能にする通信制御方式を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明は、複数の信号線が配線されたバスを介して通信を行う情報処理装置であって、前記通信を制御する通信制御手段と、前記複数の信号線のうち、クロストークが生じた信号線を検出するクロストーク検出手段と、前記クロストーク検出手段が検出した信号線に隣接する信号線の電圧を一定の電圧に制御するための制御信号を前記通信制御手段へ出力するクロストーク対策指示手段と、を備え、前記通信制御手段は、前記クロストーク対策指示手段が出力した前記制御信号に基づいて、前記クロストーク検出手段が検出した信号線に隣接する信号線の電圧を一定の電圧に制御することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、基板上の配線面積を抑え、かつ、配線に接続されるメモリのレイアウトに関わらずシステムを動作可能にする通信制御方式を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】操作ユニットの構成例を説明するブロック図である。
【図２】ＣＰＵとＲＡＭとの間のアドレスバスに発生したクロストークの低減処理を説明する図である。
【図３】実施形態１の情報処理装置が備える機能ブロックの一例を説明する図である。
【図４】実施形態１の情報処理装置の動作例を説明するフローチャートである。
【図５】ＣＰＵとＲＡＭとの間のデータバスにおいて発生したクロストークの低減処理を説明する図である。
【図６】ＣＰＵ−ＰＣＩＥデバイス間において発生したクロストークの低減処理を説明する図である。
【図７】実施形態４の動作例を説明するフローチャートを示すである。
【図８】実施形態４の情報処理装置の機能ブロックの一例を説明する図である。
【図９】実施形態５の情報処理装置の機能ブロックの一例を説明する図である。
【発明を実施するための形態】
【０００９】
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載および図面は、適宜、省略または簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明を省略する。
【００１０】
一実施形態の通信制御方式（メモリ制御方式）は、複数ビットあるメモリバス配線を用いてデバイスと通信を行う情報処理装置において、クロストークが発生していると検知された場合には、発生箇所のビット信号の両脇の信号をガードアース若しくは一定電圧で固定することを特徴とする。
以降に説明する各実施形態では、小型・薄型化が求められる操作ユニットに、本発明に係る情報処理装置を適用する場合を一例として説明する。
図１に、操作ユニットの構成例を説明するブロック図を示す。
操作ユニット１１０は、プリント基板１００を有し、プリント基板１００には、１つまたは複数のＣＰＵ（Central Processing Unit）１０１、ＲＡＭ（Random Access Memory）１０２、ＲＯＭ（Read Only Memory）１０３、ＧＰＩＯ（汎用ＩＯ）１０４、ＵＳＢ（Universal Serial Bus）デバイス１０５、ＰＣＩ  Ｅｘｐｒｅｓｓデバイス（ピーシーアイエクスプレスデバイス、以降適宜「ＰＣＩＥデバイス」または「ＰＣＩＥ」と記載する）１０６が配置されている。
ＣＰＵ１０１は、複数の信号線が配線されたバス（図１では黒色の矢印で示す）を介して、各デバイスと通信を行う。また、ＣＰＵ１０１は、各種のプログラムを実行し、演算処理や、制御プログラムに基づいて情報処理装置の全体を制御する。
以下に、各実施形態を図２乃至９を参照して説明する。
【００１１】
実施形態１．
図２に、ＣＰＵとＲＡＭとの間のアドレスバスに発生したクロストークの低減処理を説明する図を示す。
図２の上段では、ＣＰＵ１０１−ＲＡＭ１０２間のアドレスバスにおける、アドレス２の信号線上にクロスロークが発生した場合を示している。
ＣＰＵ１０１は、ＲＡＭ１０２アクセス中に信号線上のクロストークを検知すると、アドレス２に隣接する（両脇の）信号線、具体的にはアドレス５及びアドレス６の信号線をガードアース化するために、アドレス５及びアドレス６の信号線に、Ｌｏｗ及びＨｉｇｈのうちのいずれかの一定レベルの電圧を出力（印加）し、クロストーク発生を防止する。図２では、グランド（ＧＮＤ）と電源電圧とのいずれかを出力する例を示している。
【００１２】
このとき、アドレス５及びアドレス６の信号線は、アドレス２の信号線に対してガードアースとして使用する。このため、ＲＡＭ１０２に対してのアクセスには、アドレス５およびアドレス６の信号線に使用制限が発生するが、基板上の配線面積を増やすことなく、ＲＡＭ１０２に対してクロストーク発生を防止するとともに、ＣＰＵ１０１がＲＡＭ１０２に正常にアクセスすることを可能とする。
【００１３】
次に、上述した通信制御を実施する機能ブロックの構成例について説明する。
図３に、実施形態１の情報処理装置が備える機能ブロックの一例を説明する図を示す。
情報処理装置の一例として、ＣＰＵ１０１について説明する。図３のＣＰＵ１０１内に示したクロストーク対策手段１１８は、ＣＰＵ１０１がＲＯＭ等の記憶手段１１９に記憶されているプログラムを読み出すことで実現される機能ブロックであり、クロストーク対策手段１１８は、クロストーク判定手段１１５とクロストーク対策指示手段（「対策指示手段」とも称する）１１６とによって構成される。また、ＣＰＵ１０１は、メモリコントローラ１１１、出力バッファ１１２およびモニタ回路１１４を備えている。
さらに、ＲＯＭ等の記憶手段１１９に、信号レベル許容範囲リスト１１７を記憶している。
フィードバック信号線１１３は、ＣＰＵ１０１の出力バッファ１０２からＲＡＭ１０２へ伝送される信号を、フィードバック信号としてモニタ用回路１１４へ送るように配線される。
図３において、フィードバック信号線１１３およびモニタ用回路１１４、クロストーク判定手段１１５、および信号レベル許容範囲リスト１１７は、クロストークが生じた信号線を検出するクロストーク検出手段を構成する。
図３では、ＣＰＵ１０１がバスを介して通信を行うデバイスの一例としてＲＡＭ１０２を示すが、図１に示す他のデバイスである場合も同様の構成で実現できる。また、本実施形態では、ＲＡＭ１０２をデバイスの具体例として説明するが、情報処理装置が他のデバイスと通信する場合も同様の処理を行う。
【００１４】
メモリコントローラ１１１は、出力バッファ１１２からバスを介して信号をＲＡＭ１０２へ伝送する通信を制御する。メモリコントローラ１１１は、情報処理装置がバス介して行う通信を制御する通信制御手段の一例である。
モニタ用回路１１４は、ＣＰＵ１０１からＲＡＭ１０２への信号波形をフィードバック信号線１１３経由で受信する。
信号レベル許容範囲リスト１１７は、ＣＰＵ１０１と、バスを介してＣＰＵ１０１と通信するデバイスとの接続インターフェイスに関する電気的特性の許容範囲を定義する。
【００１５】
クロストーク判定手段１１５は、モニタ用回路１１４から信号波形を受け取り、信号レベル許容範囲リスト１１７を参照して、ノイズの有無を確認する。クロストーク判定手段１１５は、ＣＰＵ１０１とＲＡＭ１０２との接続インターフェイスに関する電気的特性でＮＧとなる（許容範囲を超える）ノイズを検出した場合には、ノイズを検出した信号線を特定し、クロストーク対策指示手段１１６へクロストークの発生をノイズ検出情報とともに通知する。ノイズ検出情報は、許容範囲を超えるノイズを検出した信号線を特定する情報である。
【００１６】
クロストーク対策指示手段１１６は、クロストークの発生通知をノイズ検出情報とともに受け取ると、メモリコントローラ１１１に対して“要クロストーク対策実施”の情報を通知する。また、クロストーク対策指示手段１１６は、出力レベルを固定して使用できなくなった機能の情報をユーザに通知する。
“要クロストーク対策実施”の情報は、ガードアース化する信号線をメモリコントローラ１１１へ通知する情報である。例えば、クロストーク対策指示手段１１６は、“要クロストーク対策実施”の情報として、クロストークが発生した信号線に隣接する信号線に流れるバス信号を一定の電圧にするためのバス信号制御信号（制御信号）をメモリコントローラ１１１へ出力する。
メモリコントローラ１１１は、“要クロストーク対策実施”の情報を受け取ると、出力バッファ１１２を制御し、許容範囲を超えるノイズを検出した信号線に隣接する信号線をガードアース化し、クロストークを低減させる。これにより、ＣＰＵ１０１がＲＡＭ１０２へ正常にアクセスすることを可能とする。
【００１７】
図４に、実施形態１の情報処理装置の動作例を説明するフローチャートを示す。図４を参照して、情報処理装置が基板上の配線面積を増やすことなくクロストークを防止する動作例を説明する。ここでは、図３の各機能ブロックを用いて説明する。
まず、クロストーク判定手段１１５は、記憶手段１１９に記憶されている信号レベル許容範囲リスト１１７を参照して、プリント基板配線上の“レベル許容範囲”を読み出す（Ｓ００１）。
メモリコントローラ１１１が、接続されたＲＡＭ１０２に対してアクセス開始後、モニタ用回路１１４は、出力バッファ１１２から出力された出力信号を、フィードバック信号線１１３を介してフィードバック信号として受信するまで待つ（Ｓ００２でＮＯ）。
モニタ用回路１１４がフィードバック信号の受信を検出すると（Ｓ００２でＹＥＳ）、クロストーク判定手段１１５は、モニタ用回路１１４からフィードバック信号の信号レベル（電圧レベル）の情報を収集する（Ｓ００３）。
【００１８】
クロストーク判定手段１１５は、ステップＳ００１で読み出した“レベル許容範囲”と、ステップＳ００３で収集した信号レベルとを比較し（Ｓ００４）、信号レベルが“レベル許容範囲”を超えていない場合には（Ｓ００４でＹＥＳ）、処理を終了する。
一方、信号レベルが“レベル許容範囲”を超えている場合には（Ｓ００４でＮＯ）、クロストーク判定手段１１５は、信号レベルが許容範囲を超える信号線を特定したノイズ検出情報を生成し、クロストーク対策指示手段１１６へクロストークの発生をノイズ検出情報とともに通知する。
クロストーク対策指示手段１１６は、メモリコントローラ１１１に対して“要クロストーク対策実施”の情報を通知する。メモリコントローラ１１１は、“要クロストーク対策実施”の情報を受け取ると、出力バッファ１１２を制御し、許容範囲を超えるノイズを検出した信号線に隣接する信号線の信号レベルを固定する（Ｓ００５）。
クロストーク対策指示手段１１６は、出力レベルを固定して使用できなくなった機能の情報をユーザに通知し（Ｓ００６）、処理を終了する。
【００１９】
以上説明したように、本実施形態の情報処理装置によれば、高速に通信を行うバス配線において、信号配線の面積を増やすことなく、ドライブ制御を適切に実行させることを可能とする。これにより、バス配線の面積縮小を可能にするとともに、システム起動の不具合の発生、具体的には、制御ＩＣのドライブ制御設定を変更しても高速信号の場合にはメモリ配線負荷によっては正常に動作できないという現象を回避することができる。
【００２０】
実施形態２．
本実施形態では、ＣＰＵが二つのＲＡＭと通信する際にクロストークが生じた場合の制御方法を説明する。
図５に、ＣＰＵとＲＡＭとの間のデータバスにおいて発生したクロストークの低減処理を説明する図を示す。図５では、ＲＡＭ１０２−０は、データ０からデータ７の信号線により通信を行い、ＲＡＭ１０２−１は、データ８からデータ１５の信号線により通信を行う場合を示している。
図５の上段では、ＣＰＵ−ＲＡＭ間のデータバスにおける、データ５の信号線上にクロスロークが発生した場合を示している。
ＣＰＵ１０１は、ＲＡＭ１０２−０アクセス中に信号線上にクロストークを検知すると、データ５に隣接する（両脇）の信号線、データ１２及びデータ１３の信号線をガードアース化するために、データ１２及びデータ１３の信号線に、Ｌｏｗ及びＨｉｇｈのうちののいずれかの一定レベル電圧を出力し、クロストーク低減を図る。
【００２１】
図５の下段に示すように、データ１２及びデータ１３の信号線はガードアースとして使用するため、二つのＲＡＭのうち、ＲＡＭ１０２−１に対しては正常にアクセスできないが、クロストーク発生はなくなるのでＲＡＭ１０２−０に対してはアクセス可能となる。
一方、ＲＡＭ１０２−１にアクセスする場合には、ＣＰＵ１０１は、データ１２及びデータ１３の信号線への一定レベル電圧出力を解除し、図５の上段に示す状態に制御する。その結果、データ５の信号線にクロストークが発生するため、ＲＡＭ１０２−０に対しては正常にアクセスできないが、ＲＡＭ１０２−１に対してはアクセス可能となる。
【００２２】
ＣＰＵ１０１は、ＲＡＭ１０２−１アクセスするときには、図５の上段の状態に制御し、ＲＡＭ１０２−０にアクセスにアクセスするときには、図５の下段の状態に制御して、二つのＲＡＭと排他的に通信を行うことによって、クロストークが生じた場合でも各ＲＡＭとの通信を可能とする。加えて、排他的に通信を行うために、バス配線は、任意の信号線と、この任意の信号線に隣接する信号線とが、異なる機能の信号を伝送するように配線されることが好ましい。例えば、図５に示すように、複数のデバイス（図５では二つのＲＡＭ）との通信を排他制御するために、隣り合う信号線は、異なるデバイスと通信するように配置する。
このように、本実施形態の情報処理装置によれば、クロストークが発生している機能とガードアース化している機能とを、排他制御することによって、両機能とも使用することを可能にする。
【００２３】
実施形態３．
本実施形態では、ＣＰＵがＰＣＩＥデバイスと通信する際にクロストークが生じた場合の制御方法を説明する。
図６に、ＣＰＵ−ＰＣＩＥデバイス間において発生したクロストークの低減処理を説明する図を示す。
図６の上段では、ＣＰＵ−ＰＣＩＥデバイス間の４つのレーン（伝送路）のデータ信号線の内、レーン１の信号線上にクロストークが発生した場合を示している。ＣＰＵ１０１は、ＰＣＩＥデバイス１０６アクセス中に、レーン１の信号線上にクロストークを検知すると、レーン１に隣接する信号線、具体的にはレーン２及びレーン３の信号線をガードアース化するために、レーン２及びレーン３の信号線に、Ｌｏｗ及びＨｉｇｈのうちのいずれかの一定レベルの電圧を出力し、クロストーク発生を防止する。
レーン２及びレーン３の信号線をガードアースとして使用するため、バスの転送速度は、×４（物理層速度８．０Ｇｂｐｓ）から×２（物理層速度５．０Ｇｂｐｓ）になってしまうが、実施形態２で説明した排他制御を実施することなくＰＣＩＥデバイスに対してアクセス可能となる。
このように、本実施形態によれば、転送速度は低下するものの、複数のデバイスのうちの１つと通信する排他制御することなくクロストークを低減することができる。
【００２４】
実施形態４．
本実施形態では、クロストーク発生の検出に、メモリシステムのエラー検出機能を用いる場合を説明する。
図７に、実施形態４の動作例を説明するフローチャートを示す。
ＲＡＭの中でも、ＤＤＲ３（Double-Data-Rate3）メモリのような高速メモリになると、ＣＰＵ内のメモリコントローラとＲＡＭとの間では、僅かなノイズの混入によって信号の論理値が変わりかねないため、データ信号やコマンド信号、アドレス信号を伝送するときに誤りの発生を検出する機能が標準搭載されている。
例えば、ＣＰＵからＲＡＭへのデ−タの書き込みでは、書き込みデータとともに巡回冗長検査（ＣＲＣ：Cyclic Redundancy Check）符号を送る機能（Write Data CRC）が存在する。本実施形態では、メモリシステムに標準搭載されているエラー検出機能により検出されるエラー発生回数を用いる場合を説明する。なお、ＣＲＣ符号は、エラーを検出する検査符号の一例であり、ビットエラーレートを検出する他の同様の符号を用いてもよい。
【００２５】
図７では、ステップＳ５０１に、ＲＡＭ１０２−０が書き込みデータの誤りを検出しなかった場合（ＲＡＭへのデータ書き込みが正常な場合）の動作フローを示し、ステップＳ５０２に、ＲＡＭＲＡＭ１０２−０が書き込みデータの誤りを検出した場合（ＲＡＭへのデータ書き込みに異常が発生した場合）の動作フローを示す。また、ステップＳ５０３に、エラーレートに基づいてＣＰＵ１０１がクロストークを防止する対策実施時の動作フローを示す。ここで、ＣＰＵ１０１は、内部にエラーレートをカウントするＣＲＣカウンタを設けることを前提とする。
図７を参照して、ＣＰＵ１０１がＲＡＭ１０２−０へデータを書き込む動作例を説明する。
ＣＰＵ１０１は、書き込みデータからＣＲＣ符号を生成し、書き込みデータとＣＲＣ符号とをまとめてＲＡＭ１０２−０に送る（Ｓ５０１、Ｓ５０２共通）。
ＲＡＭ１０２−０は、書き込みデータからＣＲＣ符号を生成し、ＣＰＵ１０１から送られてきたＣＲＣ符号の値と比較する（Ｓ５０１、Ｓ５０２共通）。
【００２６】
比較の結果、エラーの発生が検出されない場合には、次のデータ書き込み処理に移行する（Ｓ５０１）。
一方、ＣＰＵ１０１から送られてきたＣＲＣ符号と、ＲＡＭ１０２−０が書き込みデータから生成したＣＲＣ符号とを比較し、両者に違いがあった場合には、ＲＡＭ１０２−０は、エラー処理を実施する（Ｓ５０２）。具体的には、ＲＡＭ１０２−０は、エラー発生フラグをＣＰＵ１０１に送信する。ＣＰＵ１０１は、ＲＡＭ１０２−０からエラー発生フラグを受け取ると、ＣＰＵ１０１内に設けたＣＲＣカウンタをカウントアップする。
【００２７】
ＣＰＵ１０１は、ＣＲＣカウンタのＣＲＣエラーレートが一定値以上であれば、クロストークが発生していると認識し、クロストーク防止を行なう（Ｓ５０３）。具体的には、ＲＡＭ１０２−０のクロストークが発生したデータ線に隣接する信号線の出力レベルを固定する。
このようにして、クロストークを防止するとともに、クロストークによるＣＲＣエラー発生を回避することができる。
【００２８】
図８に、実施形態４の情報処理装置の機能ブロックの一例を説明する図を示す。
本実施形態の情報処理装置は、図３に示す機能ブロックについて、入力バッファ２１９を追加し、ＣＲＣカウンタ２２０を備えるメモリコントローラ２１１へ変更し、モニタ用回路１１４およびフィードバック信号線１１３を除いた構成である。また、クロストーク対策手段２１８において、クロストーク判定手段２１５は、ＣＲＣカウンタ２２０の値を参照できるように、または、ＣＲＣカウンタ２２０の値をメモリコントローラ２２１から受け取るように構成されている点が、図３とは異なる。
入力バッファ２１９は、バスを介して信号（ＣＲＣエラー通知を含む）を受け取る入力手段であり、出力バッファ１１２は、バスを介して信号（ＣＲＣ符号を含む）を送る出力手段である。
他の機能ブロックは同様であるため説明を省略する。
図８の構成例では、図３のモニタ用回路１１４の代替手段として、入力バッファ２１９およびＣＲＣカウンタ２２０を使用する。ここで、入力バッファ２１９およびＣＲＣカウンタ２２０は、ＣＲＣ符号を利用するメモリコントローラ２１１には搭載されている機能である。
【００２９】
ＲＡＭ１０２は、ＣＲＣエラー通知（例えば、エラー発生フラグ）を、ＣＰＵ−ＲＡＭ間の信号線を介してＣＰＵ１０１へ送信する。
ＣＲＣエラー通知は、ＣＰＵ１０１内の入力バッファ２１９で受信され、メモリコントローラ２１１内のＣＲＣカウンタ２２０で発生回数を保持する構成となる。
クロストーク判定手段２１５は、ＣＲＣカウンタ２２０が保持する値（ＣＲＣエラーレート）が一定値（閾値）以上であれば、クロストーク発生していると認識する。
ここで、クロストーク発生を検出するために、クロストーク判定手段２１５がＣＲＣエラーレートと比較する閾値は、信号レベル許容範囲リスト２１７に記憶してもよし、あるいは、信号レベル許容範囲リスト２１７を設けずに、クロストーク判定手段２１５内（あるいは参照可能な領域）に保持するように構成してもよい。図８の構成例において、信号レベル許容範囲リスト２１７を設けるか否かは設計事項である。
図８において、クロストーク判定手段２１５の機能ブロック、または、クロストーク判定手段２１５および信号レベル許容範囲リスト２１７の機能ブロックは、クロストーク検出手段を構成する。
このように、本実施形態によれば、プリント基板上の集積回路に対して、既存の機能を使用することによって、追加する機能を減らして、クロストークの発生を検出することができる。
【００３０】
実施形態５．
本実施形態では、情報処理装置の機能を外部から制御する構成例について説明する。
図９に、実施形態５の情報処理装置の機能ブロックの一例を説明する図を示す。
本実施形態の情報処理装置は、図３に示す機能ブロックにＯＮ／ＯＦＦ設定ピン３３１を追加した構成である。
ＯＮ／ＯＦＦ設定ピン３３１は、クロストーク対策指示手段３１６の実行と停止とを、外部から切り替えるスイッチ手段であり、クロストーク対策指示手段３１６は外部端子の設定によってＯＮ／ＯＦＦすることが可能な構成となっている。本機能を追加することで、情報処理装置の機能に不具合が生じ、例えば、他の機能に影響（副作用）がある場合には、クロストーク対策指示手段３１６の機能をＯＦＦにすることにより、他機能への副作用をなくすことが可能となる。
また、図９では、図３に示す構成例にＯＮ／ＯＦＦ設定ピン３３１を追加する構成例を説明したが、図８に示すクロストーク対策手段２１８に適用することも可能である。
【００３１】
その他の実施形態
上記各実施形態で説明した情報処理装置の機能ブロックの一部または全部はプログラムによって実現することができる。
プログラムは、複数の信号線が配線されたバスを介して通信を行う情報処理装置（コンピュータ）に、次の処理の一部または全部を実行させる。
・複数の信号線のうち、クロストークが生じた信号線を検出するクロストーク検出処理であり、クロストーク判定手段１１５、２１５および信号レベル許容範囲リスト１１７、２１７の機能ブロックに対応する。
・クロストークが生じた信号線に隣接する信号線を特定し、対策を指示する対策指示処理であり、クロストーク対策指示手段１１６、３１６の機能ブロックに対応する。
・対策指示処理の指示に応じて、隣接する信号線を一定レベルの電圧に制御する制御処理であり、メモリコントローラ１１１、２１１が実行する通信制御の一部分に対応する。
【００３２】
上述した情報処理装置の各機能をプログラムにより実現する場合には、図１のプリント基板１００において、記憶媒体（例えば、記憶手段１１９）に格納したプログラムをＲＡＭ１０２に読み出し、ＣＰＵ１０１はプログラムの命令群を実行する。また、ＲＡＭ１０２は、ＣＰＵ１０１がプログラムを実行する際のワークエリアとして機能する。
さらに、上記各実施形態の情報処理装置の各機能ブロックは、その一部をハードウェアにより構成してもよく、例えば、組み込みシステムのように、ハードウェアとソフトウェアとの組合せにより実現してもよい。
また、上記各実施形態では、メモリコントローラ１１１、２１１は、ハードウェアで構成することを前提として説明したが、ハードウェアとソフトウェアとの組み合わせ、もしくはソフトウェアにより実現してもよい。例えば、上述した制御処理、具体的には、対策指示処理の指示に応じて、隣接する信号線を一定レベルの電圧に制御する制御処理は、プログラムによって実現できる。
【００３３】
上記各実施形態の情報処理装置の各機能ブロックの一部または全部をプログラムで実現する場合、プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体、光磁気記録媒体を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、および電磁波を含む。一時的なコンピュータ可読媒体は、電線および光ファイバ等の有線通信路、または無線通信路を介して、プログラムをコンピュータに供給できる。
【００３４】
以上説明したように、本発明に係る好適な実施形態によれば、複数ビットあるメモリバス配線において、クロストークが発生しているビット信号に隣接する信号線をガードアース若しくは一定電圧で固定する通信制御を行うことによって、基板面積を抑えつつ、配線に接続されるメモリのレイアウトに関わらずシステムを動作可能にする。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００３５】
１１１、２１１  メモリコントローラ
１１２  出力バッファ
１１５、２１５  クロストーク判定手段
１１６、３１６  クロストーク対策指示手段
１１７、２１７信号レベル許容範囲リスト
１１８、２１８、３１８  クロストーク対策手段
１１９  記憶手段
２１９  入力バッファ
２２０  ＣＲＣカウンタ
３３１  ＯＮ／ＯＦＦ設定ピン
【先行技術文献】
【特許文献】
【００３６】
【特許文献１】特開２００４−１５７６９０号公報
【図１】
2018151783.tif 000003
【図２】
2018151783.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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