(57)【要約】プラズマ・ディスプレイ・パネル（８１５）の電極を制御する方法に、アドレッシング動作に関するサステイン電極（７１０）のセット・アップ中にサステイン電極に電圧Ｖｅを印加することが含まれ、Ｖｅ２＜Ｖｅである。他の方法に、ａ）アドレッシング中に、電極対のスキャン電極（７１４）に関連するサステイン電極にＶｅ２を印加することと、ｂ）アドレッシングの後、電極対の放電中にスキャン電極に電圧Ｖｓ１を印加することが含まれ、Ｖｅ２＜Ｖｓ１である。
2005526286.tif 000002
【特許請求の範囲】
【請求項１】
サステイン電極を用いるアドレッシング動作のための前記サステイン電極のセット・アップ中に前記サステイン電極に電圧Ｖｅを印加することと、
前記アドレッシング動作中に前記サステイン電極に電圧Ｖｅ２を印加することと
を含む（ここで、Ｖｅ２＜Ｖｅである）
プラズマ・ディスプレイ・パネルの電極を制御する方法。
【請求項２】
前記サステイン電極が、電極対のスキャン電極に関連し、
前記方法が、さらに、
前記アドレッシング動作の後に、前記電極対の放電中に前記スキャン電極に電圧Ｖｓ１を印加すること
を含む（ここで、Ｖｅ２＜Ｖｓ１である）
請求項１に記載の方法。
【請求項３】
前記サステイン電極が、電極対のスキャン電極に関連し、
前記方法が、さらに、
前記アドレッシング動作の後に、前記電極対の第１放電中に前記スキャン電極に電圧Ｖｓ１を印加することと、
前記アドレッシング動作の後に、前記電極対の第２放電中に前記サステイン電極に電圧Ｖｓを印加することと、
前記アドレッシング動作の後に、前記電極対の第３放電中に前記スキャン電極に前記電圧Ｖｓを印加することと
を含む（ここで、Ｖｓ＜Ｖｓ１である）
請求項１に記載の方法。
【請求項４】
前記サステイン電極が、電極対のスキャン電極に関連し、
前記方法が、さらに、
前記アドレッシング動作の後に、前記電極対の放電中に前記サステイン電極に電圧Ｖｓを印加すること
を含む（ここで、Ｖｅ２＝Ｖｓ±２０％である）
請求項１に記載の方法。
【請求項５】
前記サステイン電極が、第１サステイン電極であって、第２サステイン電極に隣接しており、
前記方法が、さらに、
前記アドレッシング動作中に前記第１サステイン電極に前記電圧Ｖｅ２を印加する時に前記第２サステイン電極に電圧Ｖｉｓｏを印加すること
を含む（ここで、Ｖｉｓｏ＜Ｖｅ２である）
請求項１に記載の方法。
【請求項６】
前記サステイン電極が、スキャン電極に関連し、
前記方法が、さらに、前記電圧Ｖｅの前記サステイン電極への前記印加中に、前記スキャン電極に負の傾斜の電圧を印加することを含む
請求項１に記載の方法。
【請求項７】
前記サステイン電極が、電極対の第１スキャン電極に関連し、
前記第１スキャン電極が、第２スキャン電極に隣接し、
前記方法が、さらに、
前記アドレッシング動作の後に、前記電極対の放電中に前記第１スキャン電極に電圧Ｖ
ｓ１を印加し、前記第２スキャン電極に電圧Ｖｓ２を印加すること
を含む（ここで、Ｖｓ２＜Ｖｓ１である）
請求項１に記載の方法。
【請求項８】
Ｖｓ２＜Ｖｅ２＜Ｖｓ１である、請求項７に記載の方法。
【請求項９】
前記電極対が、第１電極対であり、
前記第２スキャン電極が、第２電極対の一部であり、
前記方法が、さらに、
前記第２電極対の放電中に、前記第２スキャン電極に前記電圧Ｖｓ１を印加し、前記第１スキャン電極に前記電圧Ｖｓ２を印加すること
を含む、請求項７に記載の方法。
【請求項１０】
サステイン電極を用いるアドレッシング動作中に前記サステイン電極に電圧Ｖｅ２を印加する（ここで、前記サステイン電極は、電極対のスキャン電極に関連するものとする）ことと、
前記アドレッシング動作の後に、前記電極対の放電中に前記スキャン電極に電圧Ｖｓ１を印加することと
を含む（ここで、Ｖｅ２＜Ｖｓ１である）
プラズマ・ディスプレイ・パネルの電極を制御する方法。
【請求項１１】
前記アドレッシング動作のための前記サステイン電極のセット・アップ中に前記サステイン電極に電圧Ｖｅを印加すること
をさらに含む（ここで、Ｖｅ２＜Ｖｅである）
請求項１０に記載の方法。
【請求項１２】
前記放電が、第１放電であり、
前記方法が、さらに、
前記アドレッシング動作の後に、前記電極対の第２放電中に前記サステイン電極に電圧Ｖｓを印加することと、
前記アドレッシング動作の後に、前記電極対の第３放電中に前記スキャン電極に前記電圧Ｖｓを印加することと
を含む（ここで、Ｖｓ＜Ｖｓ１である）
請求項１０に記載の方法。
【請求項１３】
前記放電中に前記サステイン電極に電圧Ｖｓを印加すること
をさらに含む（ここで、Ｖｅ２＝Ｖｓ±２０％である）
請求項１０に記載の方法。
【請求項１４】
前記サステイン電極が、第１サステイン電極であり、第２サステイン電極に隣接し、
前記方法が、さらに、
前記アドレッシング動作中に前記第１サステイン電極に前記電圧Ｖｅ２を印加する時に、前記第２サステイン電極に電圧Ｖｉｓｏを印加すること
を含む（ここで、Ｖｉｓｏ＜Ｖｅ２である）
請求項１０に記載の方法。
【請求項１５】
前記アドレッシング動作のための前記サステイン電極のセット・アップ中に前記サステイン電極に電圧Ｖｅを印加することと
前記サステイン電極への前記電圧Ｖｅの前記印加中に前記スキャン電極に負の傾斜の電圧を印加することと
をさらに含む（ここで、Ｖｅ２＜Ｖｅである）
請求項１０に記載の方法。
【請求項１６】
前記スキャン電極が、第１スキャン電極であり、第２スキャン電極に隣接し、
前記方法が、さらに、
前記電極対の前記放電中に前記第２スキャン電極に電圧Ｖｓ２を印加すること
を含む（ここで、Ｖｓ２＜Ｖｓ１である）
請求項１０に記載の方法。
【請求項１７】
Ｖｓ２＜Ｖｅ２＜Ｖｓ１である、請求項１６に記載の方法。
【請求項１８】
前記電極対が、第１電極対であり、
前記第２スキャン電極が、第２電極対の一部であり、
前記方法が、さらに、
前記第２スキャン電極対の放電中に前記第２スキャン電極に前記電圧Ｖｓ１を印加し、前記第１スキャン電極に前記電圧Ｖｓ２を印加すること
を含む、請求項１６に記載の方法。
【請求項１９】
サステイン電極を用いるアドレッシング動作の後、電極対の放電中に第１スキャン電極に電圧Ｖｓ１を印加する（ここで、前記第１スキャン電極は、前記電極対の前記サステイン電極に関連するものとする）ことと、
前記放電中に第２スキャン電極に電圧Ｖｓ２を印加することと
を含む（ここで、前記第２スキャン電極が、前記第１スキャン電極に隣接し、Ｖｓ２＜Ｖｓ１である）
プラズマ・ディスプレイ・パネルの電極を制御する方法。
【請求項２０】
前記アドレッシング動作のセット・アップ中に前記サステイン電極に電圧Ｖｅを印加することと、
前記アドレッシング動作中に前記サステイン電極に電圧Ｖｅ２を印加することと
をさらに含む（ここで、Ｖｅ２＜Ｖｅである）
請求項１９に記載の方法。
【請求項２１】
前記アドレッシング動作中に前記サステイン電極に電圧Ｖｅ２を印加すること
をさらに含む（ここで、Ｖｓ２＜Ｖｅ２＜Ｖｓ１である）
請求項１９に記載の方法。
【請求項２２】
前記放電が、前記アドレッシング動作の後の前記電極対の第１放電であり、
前記方法が、さらに、
前記アドレッシング動作の後、前記電極対の第２放電中に前記サステイン電極に電圧Ｖｓを印加することと、
前記アドレッシング動作の後、前記電極対の第３放電中に前記スキャン電極に前記電圧Ｖｓを印加することと
を含む（ここで、Ｖｓ＜Ｖｓ１である）
請求項１９に記載の方法。
【請求項２３】
前記アドレッシング動作中に前記サステイン電極に電圧Ｖｅ２を印加することと、
前記放電中に前記サステイン電極に電圧Ｖｓを印加することと
をさらに含む（ここで、Ｖｅ２＝Ｖｓ±２０％である）
請求項１９に記載の方法。
【請求項２４】
前記サステイン電極が、第１サステイン電極であり、第２サステイン電極に隣接し、
前記方法が、さらに、
前記アドレッシング動作中に前記第１サステイン電極に電圧Ｖｅ２を印加することと、
前記アドレッシング動作中に前記第１サステイン電極に前記電圧Ｖｅ２を印加する時に前記第２サステイン電極に電圧Ｖｉｓｏを印加することと
を含む（ここで、Ｖｉｓｏ＜Ｖｅ２である）
請求項１９に記載の方法。
【請求項２５】
前記アドレッシング動作のための前記サステイン電極のセット・アップ中に前記第１スキャン電極に負の傾斜の電圧を印加すること
をさらに含む、請求項１９に記載の方法。
【請求項２６】
前記電極対が、第１電極対であり、
前記第２スキャン電極が、第２電極対の一部であり、
前記方法が、さらに、
前記第１電極対の前記放電の後、前記第２電極対の放電中に、前記第２スキャン電極に前記電圧Ｖｓ１を印加し、前記第１スキャン電極に前記電圧Ｖｓ２を印加すること
を含む、請求項１９に記載の方法。
【請求項２７】
サステイン電極を用いるアドレッシング動作のための前記サステイン電極のセット・アップ中に前記サステイン電極に電圧Ｖｅを印加する回路と、
前記アドレッシング動作中に前記サステイン電極に電圧Ｖｅ２を印加する回路と
を含む（ここで、Ｖｅ２＜Ｖｅである）
プラズマ・ディスプレイ・パネルの電極を制御する装置。
【請求項２８】
サステイン電極を用いるアドレッシング動作中に前記サステイン電極に電圧Ｖｅ２を印加する回路（ここで、前記サステイン電極は、電極対のスキャン電極に関連するものとする）と、
前記アドレッシング動作の後、前記電極対の放電中に、前記スキャン電極に電圧Ｖｓ１を印加する回路と
を含む（ここで、Ｖｅ２＜Ｖｓ１である）
プラズマ・ディスプレイ・パネルの電極を制御する装置。
【請求項２９】
サステイン電極を用いるアドレッシング動作の後、電極対の放電中に、第１スキャン電極に電圧Ｖｓ１を印加する回路（ここで、前記第１スキャン電極は、前記電極対の前記サステイン電極に関連するものとする）と、
前記放電中に第２スキャン電極に電圧Ｖｓ２を印加する回路と
を含む（ここで、前記第２スキャン電極が、前記第１スキャン電極に隣接し、Ｖｓ２＜Ｖｓ１である）
プラズマ・ディスプレイ・パネルの電極を制御する装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ・ディスプレイ・パネル（ＰＤＰ）に関し、特定的には、ＰＤＰの垂直クロストークを最小にする電子波形技法に関する。
【背景技術】
【０００２】
カラーＰＤＰは周知である。図１に、参照により本明細書に組み込まれる、Ｍａｒｃｏｔｔｅの米国特許第６１１８２１４号（以下では「Ｍａｒｃｏｔｔｅ‘２１４特許」）で開示された、カラー交流（ＡＣ）ＰＤＰの従来技術の実施形態を示す。透明電極１１が前面プレートに使用される。前面プレート（図示せず）に、透明電極１１をサステイン・バス１２に接続するサステイン電極１０の複数の水平の対が含まれる。スキャン電極１４の複数の対が、対にされたサステイン電極１０に並置され、両方の電極の組が、誘電体層（図示せず）および酸化マグネシウム（ＭｇＯ）層（図示せず）によって覆われる。バック・プレート（図示せず）が、垂直バリア・リブ１６および複数の垂直カラム電極１８（点線で図示）を支持する。個々のカラム電極１８は、場合に応じて、フル・カラー・ディスプレイを達成できるようにするために、赤、緑、および青（ＲＧＢ）蛍光体によって覆われる。前面および背面のプレートが一緒に密封され、その間の空間に放電可能な気体が満たされる。
【０００３】
電極対が、（ｂ）スキャン電極１４（およびそれに隣接する透明電極１１）と並置された（ａ）サステイン電極１０（およびそれに隣接する透明電極１１）として規定される。画素２０が、（ｉ）前面パネルのサステイン電極１０およびスキャン電極１４の電極対と、（ii）背面パネルの赤、緑、および青の３つのカラム電極１８の交差点に含まれる区域として規定される。サブ画素が、赤、緑、または青のカラム電極とサステイン電極およびスキャン電極の電極対との交差点に対応する。たとえば、サブ画素１９は、赤のカラム電極１８と、サステイン電極１０およびスキャン電極１４の電極対との交差点に対応する。
【０００４】
ＰＤＰの動作電圧および電力は、放電ギャップ１３および透明電極１１の幅によって制御される。ＰＤＰの動作電圧は、放電ギャップ１３を横切る距離によって制御される。なぜなら、この距離によって、所与の混合気体の降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）が制御されるからである。さらに、次のガス放電プラズマがスキャン電極／サステイン電極対を完全に包めるように十分な電圧を印加しなければならない。この放電によって消費される電力は、電極対の表面キャパシタンスによって影響され、この表面キャパシタンスは電極の面積に比例し、誘電体の厚さに反比例する。
【０００５】
サステイン電極１０の幅およびスキャン電極１４の幅は、狭い放電ギャップ１３および広い画素間ギャップ１５を作るように選択される。十分な電圧が放電ギャップ１３にまたがって印加される時に、気体が降伏（ｂｒｅａｋ  ｄｏｗｎ）し、放電プラズマが形成される。所与の印加電圧について、正に帯電した電極が陽極であり、負に帯電した電極が陰極である。放電プラズマは２つの別個の領域、すなわち陽光柱（ｐｏｓｉｔｉｖｅ  ｃｏｌｕｍｎ）および負グロー（ｎｅｇａｔｉｖｅ  ｇｌｏｗ）を有する。陽光柱は、主に、陽極表面の正の電荷を探してすばやく移動する電子からなる。逆に、負グローには、負に帯電した陰極に向かい、それを横切って流れるゆっくり移動するイオンが含まれる。放電の持続時間は誘電体表面の電荷の量によって制限される。電荷が転送されたならば、放電が自動的に消え、セル電圧が０になり、電極を覆う誘電体が、逆に帯電する。サステイン期間（ｓｕｓｔａｉｎ  ｔｉｍｅ  ｐｅｒｉｏｄ）内に、このプロセスが、各放電が完了した後に電圧極性を交番させることによって繰り返される。画素間ギャップ１５は、プラズマ放電のエネルギーに満ちた陽光柱が画素間ギャップをブリッジし、隣接画素のオン状態またはオフ状態を壊さないようにするために、十分に大きくしなければならない。透明電極１１の幅および電極の上の誘電ガラス（図示せず）の厚さによって、画素の放電容量が決定され、これによって、放電電力、したがって輝度が制御される。所与の放電電力／輝度について、複数の放電がサステイン期間内に選択されて、その合計がパネルの総輝度要件を満たすグレイ・スケールが提供される。
【０００６】
図２に、ＰＤＰシステム２００の通常の従来技術のブロック図を示す。アナログ・ビデオ信号がロジック２３０に入力され、このロジック２３０で信号がデジタル化され、処理され、一時的に保管される。１フレーム分のデータが保管されたならば、ロジック２３０は、Ｓｈｉｎｏｄａの米国特許第５７２４０５４号に開示されているように、通常は８から１２個の一連のサブフィールドを介してデータを表示するプロセスを開始する。
【０００７】
図３は、８つのサブフィールド（すなわちＳＦ１〜ＳＦ８）へのフレーム時間の分割を示すグラフである。各アドレッシング期間の間に、ラインＹ１からＹ４８０が、ロウ・ドライバ２１０によって順次走査され、ビデオ入力が、カラム・ドライバ２２５を介して印加されて、各サブ画素が、ビデオ入力による要求に従ってオン状態にセットされる。各後続のサステイン期間に、サステイン・パルスによって重みを付けて、各サブフィールドの重み付き光強度を達成する。
【０００８】
図４に、サブフィールドの通常の分割を示す。各サブフィールドが、セットアップ期間、アドレッシング期間、およびサステイン期間を有する。セットアップ期間では、すべてのオン画素がオフにされ、ＭｇＯ層の点火の準備をし、アドレッシングに関してすべての画素をセット・アップする。図２および図４の両方を参照すると、アドレッシング期間中に、スキャン・ジェネレータ２０５が、ロウ・ドライバ２１０と共に、アドレッシングのために各ロウを順次駆動する。所与のロウがイネーブル（ｅｎａｂｌｅ）されたならば、ロジック２３０が、カラム・ドライバ２２５に受け取られたイメージ・データに基づいて照明を必要とする個々のＲＧＢサブ画素に対応するイメージ・データをロードする。カラム・ドライバ２２５は、選択されたカラム電極に電圧Ｖｘを印加する。選択されたロウと印加されたカラム電圧の一致によって弱い放電が開始され、これが段階的に選択されたスキャン電極とそれに隣接するサステイン電極の間の放電につながる。完了したならば、放電によってアドレッシングされたサブ画素がオン状態にされている。駆動されないすべてのカラムがオフ状態のままになる。アドレッシング放電は可視の光を作るが、イメージを正しく表すのに十分な輝度ではない。その結果、サステイン期間がアドレッシング期間に最後のロウがアドレッシングされた後に続く。サステイン期間中に、スキャン・ジェネレータ２０５およびサステイン・ジェネレータ２２０が、交番するサステイン・パルスを供給し、その結果、一時的な交流プラズマ放電が各パルスの印加時に発生するようになる。各サステイン放電は紫外光を作り、これによって周囲の蛍光体が励起され、この蛍光体が可視光を作る。フレーム内の各サブフィールドに、十分な数のサステイン・パルスが含まれ、次に各サブフィールドの所望の輝度を達成するように放電する。各サブ画素を、各サブフィールドに独立にアドレッシングできるので、より大きいカラー・プレート（ｃｏｌｏｒ  ｐａｌａｔｅ）を達成できる。
【０００９】
図５中ａに、スキャン電極とサステイン電極の間の従来技術の合成波形を示す。スキャン電極とサステイン電極の容量性の関係に起因して、合成波形は単にスキャン・ジェネレータ２０５の出力（図４のスキャン波形）からサステイン・ジェネレータ２２０の出力（図４のサステイン波形）を引いたものである。印加されるデータ・パルスが図５ａに含まれないことに留意されたい。
【００１０】
図５中ｂ〜ｅに、各画素アドレッシング・シーケンスのセル電圧波形を示す。セル電圧
は、スキャン電極とサステイン電極の対の間の誘電体層の気体側に存在するＡＣ結合電圧である。セル電圧は、気体の降伏電圧Ｖｂｒおよび−Ｖｂｒによって制限された正負の電圧である。
【００１１】
いずれかの方向で降伏電圧を超える時に、２種類の放電、すなわち周知の負抵抗放電（ｎｅｇａｔｉｖｅ  ｒｅｓｉｓｔａｎｃｅ  ｄｉｓｃｈａｒｇｅ）およびより最近発見された正抵抗放電（ｐｏｓｉｔｉｖｅ  ｒｅｓｉｓｔａｎｃｅ  ｄｉｓｃｈａｒｇｅ）が起こる可能性がある。Ｗｅｂｅｒの米国特許第５７４５０８６号によれば、図４を参照すると、印加される波形がセットアップ期間ｔ１２およびｔ１５の立ち上がりランプおよび立ち下がりランプのようにゆっくり立ち上がるか立ち下がる場合に、気体が正抵抗特性を有する放電を行い、ツェナー・ダイオードのように振る舞い、気体にまたがる電圧を降伏電圧Ｖｂｒに制限する。印加される電圧が、サステイン期間ｔ２３およびｔ２４のように、降伏電圧を鋭く超える場合に、負抵抗放電またはアバランシェ放電（ａｖａｌａｎｃｈｅ  ｄｉｓｃｈａｒｇｅ）が発生し、これによってセル電圧が０に下がる。セル電圧が０に達したならば放電が自動的に消える。
【００１２】
アドレッシング放電も、Ｗｅｂｅｒの米国特許第６１８４８４８号（以下では、Ｗｅｂｅｒ‘８４８特許）に開示されているように、陽光柱放電の特性を示す負抵抗放電である。Ｗｅｂｅｒ‘８４８特許では、陽光柱放電が、トリガ・セルおよび状態セルを有するものとして定義されている。パネル・トポロジは図１に似るが、透明電極１１がなく、これによって、大きい放電ギャップが作られる。サステイン・パルスの印加とそれに続くアドレッシング動作に起因する高いセル電圧が存在するときに、弱い放電が、正に帯電した背面プレート電極と負に帯電した前面電極の間で形成される。この交差点をトリガ・セルと呼ぶ。弱い放電が、高いセル電圧と共に放電をもたらし、プラズマが、２つの明らかに別個の領域、負グローおよび陽光柱を形成する。負グローは、ゆっくり移動する正に帯電したイオンからなり、陽光柱は、ゆっくり移動するイオンおよびすばやく移動する電子からなる。電子は、正に帯電した陽極に向かって移動し、イオンは、負に帯電した陰極に向かってゆっくり流れる。弱い帯電が強くなる際に、負グローが、トリガ・セルの上に膨張し、陽光柱が、背面プレートの蛍光体層に沿って正に帯電した状態セルまで広がる。放電は、壁の電位がトリガ・セルと状態セルの間で逆転する時に完了する。
【００１３】
図１のＰＤＰのアドレッシング放電に関して、カラム電極と選択されたスキャン電極の交差点が、トリガ・セルを形成し、同一のカラム電極と交差する対応するサステイン電極が、状態セルを形成する。セットアップ期間ｔ１６の完了時に、各画素が、セットアップされ、その結果、セル電圧が、放電レベル−Ｖｂｒになる。画素がアドレッシングされる時に、弱い放電が、選択されたスキャン電極と駆動される背面プレート・カラム電極のそれぞれの交差点で形成される。放電は、陽光柱を作りながら展開し、陽光柱は、正に帯電した背面プレート電極に沿って、正に帯電したサステイン電極まで広がる。プラズマ内の電子が、陽極に向かって移動する際に、陽極は、その正の電荷を失い、負に帯電するようになる。同様に、負に帯電した陰極は、正に帯電したイオンを引き付け、正に帯電するようになる。したがって、セル電圧が０まで減る時に、サステイン電極誘電体層の壁の電荷が、逆転する。
【００１４】
図５中ｂに、前にオフであり、アドレッシングのためにセットアップされ、アドレッシングされず、後のサステイン期間にオフのままになる画素のセル電圧を示す。具体的には、セットアップ期間の立ち上がりランプｔ１２が立ち上がり、セル電圧が降伏電圧より高くなり、セル電圧がＶｂｒでクランプされる。ｔ１３に印加される電圧Ｖｅによって、図４に示されているように、アドレス放電が、第１サステイン放電を正しく発生させるのに十分に強くなることが保証される。立ち下がりランプｔ１３およびｔ１４への推移によってセル電圧が逆転し、立ち下がりランプｔ１５によってセル電圧が−Ｖｂｒにクランプされる。セットアップ期間の終りに、セル電圧は−Ｖｂｒになる。図４の時刻ｔ１７におけるロウ選択パルスは、Ｖｒｆと０Ｖの間の差に起因して、降伏電圧をわずかに超える。時刻ｔ１５中の立ち下がりランプは、０Ｖの上のＶｒｆで止まるので、ロウ選択パルスが時刻ｔ１７に印加される時に、低い負電圧が効果的に印加されて、降伏電圧−Ｖｂｒを超える。Ｖｒｆによって引き起こされるこの効果的な負の電圧は低く、ｔ１７でのロウ選択パルスの幅が狭いので、図４に示された時刻ｔ１７のロウ選択パルスと一致するデータ電極でのデータ・パルスを示すビデオ入力がない限り、放電活動は起こらない。図５中ｂでは、データ・パルスが印加されず、したがって、時刻ｔ１７に放電活動はない。アドレス放電が起こらなかったので、ｔ２１の第１サステイン・パルスによって引き起こされるセル電圧は、正の降伏電圧Ｖｂｒを超えず、サステイン放電は起こらない。
【００１５】
図５中ｃに、オフの画素をオンにするプロセスを示す。セットアップ期間は、図５中ｂと同様に発生し、データ・パルス（図示せず）が、時刻ｔ１７にカラムに印加されて、アドレス放電がトリガされ、これによって、セル電圧が０に戻される。その後、時刻ｔ２１に、残りのロウがアドレッシングされた後に、第１サステイン放電が、アドレッシングされたすべての画素で発生する。第１サステイン・パルスについて、スキャン電極は後続のサステイン・パルスと異なって、サステイン電極を下げる前にハイに駆動される。この第１放電を発生させる方法では、早すぎる放電を防ぐが、この早すぎる放電は、図４に示されているように、アドレッシング中のセットアップ期間の電圧Ｖｅの印加に起因して、サステイン電極電圧Ｖｅ、２２０Ｖが、スキャン電極電圧をサステイン電圧Ｖｓ、１８０Ｖまで上げる前に下げられる場合に形成される可能性がある。前にアドレッシングされているので、降伏電圧Ｖｂｒを超え、負抵抗放電が発生し、やはりセル電圧が０に戻る。各後続のサステイン・パルスによって、もう１つの放電が開始され、オン画素の光が作られる。
【００１６】
第１サステイン放電に続いて、スキャン電極の立ち下がりエッジによって、セル電圧が負の降伏電圧−Ｖｂｒに向かって下がる。他のサステイン電極の後続の立ち上がりによって、気体にまたがるより高い電圧が追加され、降伏電圧−Ｖｂｒを超え、次の放電が作られる。このプロセスは、サステイン期間の持続時間の間継続され、放電が両方向に交番する。
【００１７】
図５中ｄに、オン画素の再アドレッシングを示す。時刻ｔ１１のセットアップ・パルスの印加によって、前のサブフィールドのサステイン期間の最後の負抵抗放電が引き起こされる。セル電圧が放電によって０に戻されたので、ｔ１２の立ち上がりランプは立ち上がるセル電圧がＶｂｒを超えないので放電されない。図５中ｂおよびｃのように、立ち下がりランプによってセル電圧が−Ｖｂｒに制限される。時刻ｔ１７に、データ・パルスがロウ選択と共に印加され、放電が開始され、画素がオン状態に戻される。
【００１８】
図５中ｅに、図５中ｄのように立ち下がりランプｔ１５によって消去されるが、再アドレッシングされず、後のサステイン期間でオフになるオンの画素を示す。
【００１９】
Ｍａｒｃｏｔｔｅ‘２１４特許で開示されているように、図１の対にされた前面プレート電極構成は、電極間容量の減少という利益を有し、これによって、各サステイン・パルスによる電極間容量の充電および放電から生じる電力散逸が減る。しかし、垂直クロストークの可能性が高まる。垂直クロストークは、ある放電位置での放電が、垂直に隣接する放電位置に広がる時に発生する。Ｍａｒｃｏｔｔｅ‘２１４特許は、大きい画素間ギャップを使用して、垂直画素間分離を高めるのを助ける。背面プレート・バリア・リブが、水平画素分離をもたらすが、垂直分離をもたらさないことに留意されたい。クロストークの最大の可能性は、アドレッシング放電中にプラズマ放電が選択されたスキャン電極とデータ電極の間で形成され、陽光柱がサステイン電極まで広がる場合に発生する。
【００２０】
図６に、クロストーク放電を示すアドレス放電の時間シーケンス付きの放電機構を示す。この図は、図１のＰＤＰの断面図であり、前面プレート電極が上、直交する方位のアドレス電極が下に示され、アドレス電極は蛍光体層によって覆われている。Ｐ１は、図１の赤のサブ画素１９を指し、垂直に隣接する赤サブ画素Ｐ２は、Ｐ１とＰ２を分離する画素間ギャップ１５を有する。各ロウの時刻ｔ０は、アドレス電極へのデータ・パルスの印加を伴うｔ１７のロウ選択パルスの印加と共に発生する。サブ画素は、スキャン電極に印加される立ち下がりランプによってセットアップされ、Ｖｅがサステイン電極に印加された。これによって、ｔ０の前に、スキャン電極に負の電荷が置かれ、サステイン電極および背面プレート電極に正の電荷が置かれる。Ｖｒｆによって、ロウ選択パルスが降伏電圧をわずかに超えられるようになって、アドレス放電の高速化が助けられる。図４の時刻ｔ１６での電圧Ｖｓｃａｎの印加は、選択されないロウの負電圧を下げることによってロウ選択解除電圧として働き、その結果、スキャン電極のセル電圧が下がる。これによって、あるロウのアドレッシングがディスプレイ内の他のロウに影響しなくなる。完全なセル電圧が、時刻ｔ１７に、ロウが選択される時に復帰し、図５中ｂに示されているように、降伏電圧−Ｖｂｒを超える。Ｖｓｃａｎ電圧は、選択解除電圧であり、印加されたカラム電圧の存在下でのロウ同士の十分な分離を保証するのに十分に高くなければならない。
【００２１】
データ・パルスが供給される場合に、図６の時刻ｔ０に、弱い放電が、背面プレート・アドレス電極とアクティブ・スキャン電極の間で形成され、時刻ｔ１に、負抵抗プラズマ放電が形成される。時刻ｔ２に、サステイン電極での正電荷の可用性によって、陽光柱がサステイン電極をすばやく包みこめるようになり、時刻ｔ３に、画素間ギャップをまたいで隣接するサステイン電極に簡単に広がることができ、これによって、隣接画素Ｐ２の正電荷が消耗される。Ｐ２のスキャン電極が選択され、カラム電極が駆動される時に、弱い背面から前面への放電が形成される場合があるが、サステイン電極に正電荷がないのでプラズマは形成されず、スキャン電極はその負の電荷を維持し、画素Ｐ２はオフのままになる。
【００２２】
Ｖｏｓｓｅｎ他の論文「Ｓｙｍｍｅｔｒｉｃａｌｌｙ  ｄｒｉｖｅｎ  ＰＤＰ，ｗｉｔｈ  ｍｉｎｉｍｉｚｅｄ  ｃｕｒｒｅｎｔ  ｌｏｏｐｓ  ｔｏ  ｒｅｄｕｃｅ  ＥＭＩ」（以下では「Ｖｏｓｓｅｎ他論文」）に、ＰＤＰ内のクロストークを減らすためのインターレース式アドレッシングの使用が開示されている。インターレース式アドレッシングでは、奇数のロウが偶数のロウに続いてアドレッシングされる。したがって、奇数ロウのアドレッシングから生じる気体点火は、偶数ロウのアドレッシングの前に完全に消える。Ｖｏｓｓｅｎ他の論文は、垂直クロストークを減らすのを助けるものとしてＭａｒｃｏｔｔｅ‘２１４特許に記載の対にされた電極構成を使用する対称にサステインされるＰＤＰも記載されている。しかし、Ｖｏｓｓｅｎ他の論文には、本明細書に記載の垂直クロストークの形に関する記述または訂正がない。具体的に言うと、Ｖｏｓｓｅｎ他の論文には、対にされない電極として構成された電極（すなわち、スキャン、サステイン、スキャン、サステイン）を用いるアドレッシングが記載され、これは、アドレッシング中の画素間ギャップにまたがる共通の電位を有しない。対にされない場合に、クロストーク放電が実際に誤った方向に進み、不正なサステイン電極を放電させる。インターレース式アドレッシングの使用によって、このアーチファクトの可能性が減る。
【特許文献１】米国特許第６１１８２１４号
【特許文献２】米国特許第５７２４０５４号
【特許文献３】米国特許第５７４５０８６号
【特許文献４】米国特許第６１８４８４８号
【非特許文献１】Ｖｏｓｓｅｎ他、「Ｓｙｍｍｅｔｒｉｃａｌｌｙ  ｄｒｉｖｅｎ  ＰＤＰ，ｗｉｔｈ  ｍｉｎｉｍｉｚｅｄ  ｃｕｒｒｅｎｔ  ｌｏｏｐｓ  ｔｏ  ｒｅｄｕｃｅ  ＥＭＩ」
【発明の開示】
【発明が解決しようとする課題】
【００２３】
プラズマ・ディスプレイ・パネル（ＰＤＰ）内の電極を制御する方法を提供する。
【課題を解決するための手段】
【００２４】
この方法の一態様に、サステイン電極を用いるアドレッシング動作のためのサステイン電極のセット・アップ中にサステイン電極に電圧Ｖｅを印加することと、アドレッシング動作中にサステイン電極に電圧Ｖｅ２を印加することが含まれ、Ｖｅ２＜Ｖｅである。この電圧の印加によって、サブ画素のアドレス放電が弱くなる。
【００２５】
この方法の別の局面は、（ａ）サステイン電極を用いるアドレッシング動作中にサステイン電極に電圧Ｖｅ２を印加する（ここで、サステイン電極は、電極対のスキャン電極に関連する（ａｓｓｏｃｉａｎａｔｅ）ものとする）ことと、（ｂ）アドレッシング動作の後に、電極対の放電中にスキャン電極に電圧Ｖｓ１を印加することを含む（ここで、Ｖｅ２＜Ｖｓ１である）。
【００２６】
この方法のさらに別の局面は、（ａ）サステイン電極を用いるアドレッシング動作の後、電極対の放電中に第１スキャン電極に電圧Ｖｓ１を印加する（ここで、第１スキャン電極は、電極対のサステイン電極に関連するものとする）ことと、（ｂ）放電中に第２スキャン電極に電圧Ｖｓ２を印加することを含む（ここで、第２スキャン電極は、第１スキャン電極に隣接し、Ｖｓ２＜Ｖｓ１である）。
【００２７】
プラズマ・ディスプレイ・パネルの電極を制御する装置も提供される。この装置の一態様には、サステイン電極を用いるアドレッシング動作に関するサステイン電極のセット・アップ中にサステイン電極に電圧Ｖｅを印加する回路と、アドレッシング動作中にサステイン電極に電圧Ｖｅ２を印加する回路とが含まれる（ここで、Ｖｅ２＜Ｖｅである）。
【００２８】
この装置の別の局面は、（ａ）サステイン電極を用いるアドレッシング動作中にサステイン電極に電圧Ｖｅ２を印加する回路（ここで、サステイン電極は、電極対のスキャン電極に関連するものとする）と、（ｂ）アドレッシング動作の後、電極対の放電中に、スキャン電極に電圧Ｖｓ１を印加する回路とを含む（ここで、Ｖｅ２＜Ｖｓ１である）。
【００２９】
この装置のさらに別の局面は、（ａ）サステイン電極を用いるアドレッシング動作の後、電極対の放電中に、第１スキャン電極に電圧Ｖｓ１を印加する回路（ここで、第１スキャン電極は、電極対のサステイン電極に関連するものとする）と、（ｂ）放電中に第２スキャン電極に電圧Ｖｓ２を印加する回路とを含む（ここで、第２スキャン電極が、第１スキャン電極に隣接し、Ｖｓ２＜Ｖｓ１である）。
【００３０】
図７は、アドレス・クロストーク抑止を使用するカラーＰＤＰの一部を表す概略図である。このＰＤＰは、画素のロウに編成され、そのうちの３つのロウすなわち、ロウ「ｎ」の画素７２０n、ロウ「ｎ＋１」の画素７２０n+1、およびロウ「ｎ＋２］の画素７２０n+2が示されている。これらのロウは、交番するパターンの「奇数」および「偶数」とみなされ、たとえば、「ｎ」が、偶数ロウとして指定され、ロウ「ｎ＋１」が、奇数ロウとして指定される。
【００３１】
図７に示されたＰＤＰの一部に、偶数サステイン電極７１０Eのバンクに接続された偶数サステイン・バス７１２E、奇数スキャン電極７１０Oのバンクに接続された奇数サステイン・バス７１２O、スキャン電極７１４n、７１４n+1、および７１４n+2、ならびにカラム電極７１８R、７１８G、および７１８B（それぞれ赤、緑、および青）が含まれる。各
偶数サステイン電極７１０Eは、奇数サステイン電極７１０Oに隣接する。たとえば、ロウ「ｎ」の偶数サステイン電極７１０Eは、ロウ「ｎ＋１」の奇数サステイン電極７１０Oに隣接する。各サステイン電極７１０Eおよび７１０O、ならびにスキャン電極７１４n、７１４n+1、および７１４n+2に関連する透明電極７１１もある。
【００３２】
サステイン電極、スキャン電極およびカラム電極の交差点によって、サブ画素が規定される。たとえば、サブ画素７１９Rは、サステイン電極７１０E、スキャン電極７１４n、およびカラム電極７１８Rの交差点で規定される。バリア・リブ７１６によって、サブ画素が互いに分離される。各画素は、サステイン電極、スキャン電極、および３つのカラム電極の交差の領域と規定される。たとえば、画素７２０nは、サステイン電極７１０E、スキャン電極７１４n、ならびにカラム電極７１８R、７１８G、および７１８Bの交差の領域に規定される。画素間ギャップ７１５が、隣接する画素の間の領域に規定される。
【００３３】
各画素に、サステイン放電が形成される放電ギャップが含まれる。たとえば、画素７２０n内で、放電ギャップ７１３が、（ａ）スキャン電極７１４nに関連する透明電極７１１と（ｂ）偶数サステイン電極７１０Eに関連する透明電極７１１の間に配置される。
【００３４】
偶数／奇数セレクタ８２０が、奇数サステイン・ドライバ線８１７Oを介して奇数サステイン・バス７１２Oを駆動し、偶数サステイン・ドライバ線８１７Eを介して偶数サステイン・バス７１２Eを駆動する。カラム・ドライバ８３０が、それぞれカラム・ドライバ線８４０R、８４０Gおよび８４０Bを介してカラム電極７１８R、７１８Gおよび７１８Bを駆動する。ロウ・ドライバ８１０が、ロウ・ドライバ線８１２n、８１２n+1、および８１２n+2を介してスキャン電極７１４n、７１４n+1、および７１４n+2を駆動する。偶数／奇数セレクタ８２０、カラム・ドライバ８３０およびロウ・ドライバ８１０の動作を、図８と関連してさらに説明する。
【００３５】
前に述べたように、図７には、ＰＤＰの一部だけが示されている。実際には、ＰＤＰに複数のロウおよびカラムが含まれる。したがって、カラム・ドライバ８３０は、図７に示されたものより多数のカラムを駆動し、ロウ・ドライバ８１０は、図７に示されたものより多数のロウを駆動する。
【００３６】
図８は、アドレッシング期間中の垂直クロストーク抑止を使用するＰＤＰシステム８００のブロック図である。システム８００の主要構成要素に、スキャン・ジェネレータ８０５、ロウ・ドライバ８１０、ＰＤＰ８１５、偶数／奇数セレクタ８２０、サステイン・ジェネレータ８２５、カラム・ドライバ８３０およびロジック８３５が含まれる。
【００３７】
サステイン・ジェネレータ８２５は、サステイン・ジェネレータ２２０（図２）と同一の形で動作するが、アドレッシング中には、偶数／奇数セレクタ８２０に電圧Ｖｅを供給する。
【００３８】
偶数／奇数セレクタ８２０は、ＰＤＰ内のサステイン電極を制御する方法を使用する回路である。この方法には、（ａ）アドレッシング放電を作るために第１サステイン電極をイネーブルすることと、（ｂ）第１サステイン電極がアドレッシング放電を作っている時に第２サステイン電極をディスエーブル（ｄｉｓａｂｌｅ）することが含まれ、第１サステイン電極は第２サステイン電極に隣接する。
【００３９】
偶数／奇数セレクタ８２０は、偶数サステイン電極７１０Eおよび奇数サステイン電極７１０Oを制御する。偶数／奇数セレクタ８２０は、サステイン・ドライバ線８１７Eへの出力を介して偶数サステイン電極７１０Eに分離電圧（Ｖｉｓｏ）を供給し、サステイン・ドライバ線８１７Oへの出力を介して奇数サステイン電極７１０OにＶｉｓｏを供給する。Ｖｉｓｏの目的を、以下でさらに説明する。
【００４０】
図９は、時刻ｔ１７の偶数ロウのアドレッシング中の偶数および奇数のサステイン電極波形のグラフである（奇数ロウはｔ１７に分離される）。波形が、スキャン電極７１４n、偶数サステイン電極７１０E、および奇数サステイン電極７１０Oに関するものであると仮定する。Ｘデータ波形は、カラム・ドライバ線８４０R、８４０G、および８４０Bの１つへのカラム・ドライバ８３０の出力を表す。図９の波形と共に動作する図７のＰＤＰの通常の動作電圧は、４００Ｖのセットアップ電圧Ｖｓｅｔｕｐ、１８０Ｖのサステイン電圧Ｖｓ、１２０ＶのＶｓｃａｎ電圧、１０Ｖのランプ・バイアス電圧Ｖｒｆ、２２０Ｖのセットアップ／消去電圧Ｖｅ、０から１２０Ｖの分離電圧Ｖｉｓｏ（Ｖｉｓｏは、通常は電圧Ｖｅより少なくとも６０Ｖ低い）、および６５Ｖのデータ電圧Ｖｘである。
【００４１】
偶数サステイン電極７１０Eの電圧は、スキャン電極７１４nの電圧を基準とする。奇数サステイン電極７１０Oの電圧はスキャン電極７１４n+1の電圧を基準とする。これらの基準はセットアップ期間中に確立される。セットアップ期間中に、偶数／奇数セレクタ８２０が、Ｖｅを奇数サステイン電極７１０Eおよび奇数サステイン電極７１０Oの両方に供給し、したがって、この両方をイネーブルする。
【００４２】
ｔ２５に、アドレッシング期間が始まり、偶数／奇数セレクタ８２０が偶数サステイン電極７１０Eに供給される電圧をＶｉｓｏに下げ、したがって電圧の差を減らし、したがって偶数サステイン電極７１０Eとスキャン電極７１４nの間の電圧の大きさが減る。これによって、アドレッシング期間の最初の半分で、偶数バンクがディスエーブルされる。アドレッシング期間の最初の半分の間に奇数サステイン電極７１０Oがイネーブルされることに留意されたい。時刻ｔ２６に、偶数／奇数セレクタ８２０が、偶数サステイン電極７１０Eの電圧をＶｅに再提示し、奇数サステイン電極７１０Oの電圧をＶｉｓｏまで下げ、したがって、奇数サステイン電極７１０Oとスキャン電極７１４n+1の間の電圧の差の大きさを減らす。したがって、時刻ｔ２６に、偶数バンクおよび奇数バンクが、アドレッシング期間の第２の半分について役割を入れ替え、その結果、奇数バンクがディスエーブルされ、偶数バンクがイネーブルされる。時刻ｔ１７に、アドレッシング期間の第２の半分の間に、偶数サステイン電極７１０Eが、スキャン電極７１４nへのアドレッシング放電を作る。偶数サステイン電極７１０Eと奇数サステイン電極７１０Oの間のクロストークは、時刻ｔ１７の奇数サステイン電極７１０Oのより低い電位（すなわちＶｉｓｏ）によって抑止される。これは、偶数サステイン電極７１０Eのイネーブル電圧Ｖｅが、スキャン電極７１４nを基準とし、奇数サステイン電極７１０Oのディスエーブル電圧Ｖｉｓｏが、スキャン電極７１４nの電圧を基準とする時に、イネーブル電圧Ｖｅより大きさが少ないからである。同様に、ロウ選択および各々のカラム・データは、ロジック・ブロック８３５によって、まず奇数ロウ、その次に偶数ロウというシーケンスに同期化される。
【００４３】
図９では、アドレッシング期間中のスキャン電極７１４nの負のパルスが、特定の画素がアドレッシングされる時を示す。そのようなパルスは、時刻ｔ１７に発生する。時刻ｔ１７に、偶数サステイン電極７１０EもＶｅである（したがってイネーブルされる）が、奇数サステイン電極７１０Oは、Ｖｉｓｏである（したがってディスエーブルされる）ことに留意されたい。したがって、図９の波形はＰＤＰ８１５内の偶数ロウ、より具体的にはロウ「ｎ」のアドレッシングの場合に関する。
【００４４】
第１サステイン・サイクルの時刻ｔ２０に、スキャン電極７１４nでの電圧の立ち上がりエッジがあり、時刻ｔ２１に、偶数サステイン電極７１０Eの電圧の立ち下がりエッジがある。時刻ｔ１７に偶数サステイン電極７１０Eによって作られたアドレッシング放電によって、偶数サステイン電極７１０Eが、時間ｔ２２中に第１サステイン放電を作れるようになる。
【００４５】
図１０中ａは、図９のスキャン波形および偶数サステイン波形の合成波形のグラフであり、図１０中ｂは、電極の偶数バンクのオフ・サブ画素のセル電圧波形を示すグラフである。このグラフは、オフのサブ画素のグラフなので、２つのセットアップ・ランプ中にのみ降伏電圧を上回り、このセットアップ・ランプでは、セル電圧が、Ｖｂｒと−Ｖｂｒの間、約±２００Ｖに制限される。
【００４６】
合成波形は、スキャン電極電圧からサステイン電極電圧を引くことによって形成される。たとえば、偶数サステイン電極７１０Eとスキャン電極７１４nの場合を仮定する。ｔ２５にアドレッシング期間の第１の半分の間に偶数サステイン電極７１０Eの電圧をＶｅからＶｉｓｏに下げることによって、合成電圧の増加が引き起こされ、これによって、気体にまたがる電圧が減る。偶数サステイン電極７１０Eの電圧が、アドレッシング期間の第２の半分の間にＶｉｓｏからＶｅに増やされる時に、セル電圧は、降伏電圧−Ｖｂｒ近くに戻り、その結果、ｔ１７にロウ選択パルスを印加することによって、降伏電圧−Ｖｂｒをわずかに超える。
【００４７】
図１１および１２に、画素アドレッシング放電機構の断面を示す。特定的には、図１１に、奇数画素Ｐ１のアドレッシング放電機構を示し、図１２に隣接する偶数画素Ｐ２を示す。図１１で、Ｐ１のサステイン電極が、イネーブルされた奇数サステイン・バンクに結び付けられ、電圧Ｖｉｓｏであるディスエーブルされた偶数サステイン電極より高い電圧Ｖｅである。Ｐ１アドレス放電は、印加されるデータ・パルスを介して開始されるが、偶数サステイン電極の減らされた正電圧によって、陽光柱がＰ２画素空間に向かう傾向が減る。偶数電極に印加されるＶｉｓｏ電圧が低いほど、より強い分離が達成される。
【００４８】
Ｐ１でのアドレス放電によって、画素位置の誘電体表面の壁帯電が逆転し、したがって、アドレッシングの第２の半分の間の奇数バンクのディスエーブルが、Ｐ２アドレス放電からのさらに高い分離効果をもたらす。偶数サステイン電極をイネーブルすることによって、偶数サステイン電極が、フルの正電圧に戻り、その結果、Ｐ２が選択され、放電が形成される時に、Ｐ２のサステイン電極に、強いアドレス放電を形成するのに使用可能な十分な正電圧がある。
【００４９】
図１３は、セル対セル分離をもたらすためにサステイン電極の電圧がＶｉｓｏまで下げられる、ＰＤＰのスキャン電極およびサステイン電極の波形のグラフである。各ロウが、ｔ１７の負のロウ選択パルスによってスキャン側で順次選択される時に、対応するサステイン電極が、サステイン側アドレッシング電圧Ｖｅに戻され、したがって、サステイン側で正のロウ選択がもたらされる。そのような実施形態は、図７の偶数／奇数セレクタ８２０の代わりにサステイン側でロウ・ドライバを使用することによって実現することができる。
【００５０】
図１４は、サステイン電極が奇数サステイン・バスおよび偶数サステイン・バスに分離されるＰＤＰの偶数および奇数のサステイン電極波形のグラフである。ロウ・ドライバ８１０が、アドレッシング期間中に順次負になるロウ選択パルスを供給し、サステイン電極電圧が、ロウ選択パルスが各スキャン電極に印加される際にＶｉｓｏとＶｅの間で交番する。図１４では、時刻ｔ１７に、偶数サステイン電極が分離電圧Ｖｉｓｏに駆動され、一方奇数サステイン電極は、サステイン側アドレッシング電圧Ｖｅに駆動されるので奇数ロウの選択がある。
【００５１】
図１５は、通常は電圧Ｖｅより１０Ｖ高い増やされた順方向電圧Ｖｆが奇数または偶数のサステイン電極バスに印加される、ＰＤＰの偶数および奇数のサステイン電極波形のグラフである。この配置は、アドレス放電の電荷転送を増やすことによってパネルのアドレ
ッシング・マージンを増やすために、画素にまたがる追加の電圧をもたらす。順方向電圧Ｖｆの使用は、図１３および１４の波形にも適用することができる。
【００５２】
図１６は、サステイン電極に印加される電圧が、セットアップ期間とアドレッシング期間の間の推移の時に、セットアップ電圧Ｖｅからサステイン電圧Ｖｓまたはそれに近い電圧Ｖｅ２に減らされる場合の波形を示すグラフである。たとえば、Ｖｅ２＝Ｖｓ±２０％である。図１６の波形は、スキャン電圧、偶数サステイン電圧、奇数サステイン電圧およびＸデータ電圧に関する。これらの波形は、偶数サブ画素および奇数サブ画素に印加される電圧を示す。しかし、図１６のスキャン電圧は、時刻ｔ１７に下がるロウ選択パルスを有し、これは、偶数サステイン電極が電圧Ｖｓであり、奇数サステイン電極が電圧Ｖｉｓｏによってディスエーブルされることと一致する。したがって、図１６に示されたスキャン電極は、偶数サステイン電極と対にされ、偶数サブ画素のアドレッシングを示す。時刻ｔ１７のＸデータ電極でのパルスによって、偶数サブ画素のアドレス放電がトリガされる。以下で説明するように、図１６の波形の配置によって、アドレス放電を弱くするためにセットアップ電圧Ｖｅより低い電圧Ｖｅ２でアドレッシング動作が実行され、最初のサステイン放電を作り、強くするためにスキャン電極にブースト電圧Ｖｓ１が印加される。より弱いアドレス放電は、画素間ギャップをブリッジする可能性がより低く、そのようなブリッジは、そうでなければクロストークを引き起こす。第１サステイン放電中にスキャン電極に印加されるブースト電圧によって、弱いアドレス放電が補償される。
【００５３】
時刻ｔ２５の直前に、セットアップ期間中に、すべての奇数サステイン電極およびすべての偶数サステイン電極の電圧が電圧Ｖｅになる。スキャン電極では、時刻ｔ１５の立ち下がりランプの適用がサステイン電極に印加されるＶｅとあいまって、気体降伏電圧−Ｖｂｒと等しいセル電圧を有するディスプレイのすべてのサブ画素で遅いセット・アップ放電が作られる。電圧Ｖｅが減るか増える時に、より多くのまたはより少ない電荷を各誘電体層に置くことができる。図１６の時刻ｔ２５に表された偶数サステイン電極電圧を考慮すると、偶数サステイン電極は、分離電圧Ｖｉｓｏの印加によって選択解除される。図１６には示されていないが、奇数サステイン電極は、時刻ｔ２５およびｔ２６の間の、ロウ選択パルス（時刻ｔ１７に示されたパルスに似る）が、Ｘデータ・パルスと共に奇数サステイン電極の対応するスキャン電極に印加される時にアドレッシングされる。
【００５４】
時刻ｔ２６に、偶数サステイン電極が、Ｖｓまたはそれに近い電圧Ｖｅ２の印加によって、アドレッシングについてイネーブルされる。偶数サステイン電極を、ｔ２５の前のセットアップ期間中に印加されるセットアップ電圧Ｖｅより低い電圧Ｖｅ２にすることによって、偶数サステイン電極とそれに対応するスキャン電極の間に存在する電圧の差が小さくなる。すなわち、セル電圧が減り、気体降伏電圧から離れる。時刻ｔ２６に、奇数サステイン電極が分離電圧Ｖｉｓｏまで駆動され、これによって奇数サステイン電極が選択解除される。
【００５５】
前に説明したように、Ｘデータ・パルスによって、Ｘデータ電極とロウ選択パルスを受けているスキャン電極との間の放電が開始される。時刻ｔ１７に、偶数サステイン電極を用いるアドレッシング動作があり、アドレス放電は、スキャン電極から偶数サステイン電極に伝搬する。時刻ｔ１７でのアドレス放電の強さは、スキャン電極と偶数サステイン電極の間の電圧に比例する。セットアップ中にサステイン電極に印加される電圧（Ｖｅ）とアドレッシングのために印加される電圧（Ｖｅ２）の間の差が大きいほど、時刻ｔ１７に、偶数サステイン電極の電圧（Ｖｅ２）とスキャン電極の電圧（０Ｖ）の間の差が小さくなり、偶数サステイン電極とそのスキャン電極の間の放電が弱くなる。弱められたアドレス放電が、隣接する奇数サステイン電極の分離電圧Ｖｉｓｏの存在とあいまって、たとえば２００μ未満などの非常に小さい画素間ギャップの場合であっても、アドレス放電が画素間ギャップをブリッジしなくなる。
【００５６】
標準サステイン電圧Ｖｓより高いブースト電圧Ｖｓ１が、時刻ｔ２０にスキャン電極に印加される。時刻ｔ２１にサステイン電極が０Ｖに戻され、第１サステイン放電が開始される。第１サステイン・サイクル内のタイム・インターバルｔ２２中に、初期サステイン放電が、アドレッシング期間中にアドレッシングされたすべてのサブ画素で発生する。たとえば、図１６で、偶数サステイン電極の電圧がＶｅ２から０Ｖに推移するので、初期サステイン放電が時刻ｔ２１に発生する。第１サステイン・サイクル内の第１サステイン放電中にスキャン電極に印加されるより高い電圧すなわちＶｓ１によって、時刻ｔ１７のアドレス放電中に発生した減らされた壁電荷転送が補償される。というのは、偶数サステイン電極の電圧が、ＶｅからＶｅ２に下げられるからである。第１サステイン・サイクルの後のサステイン期間の残りに関して、スキャン電極が、対応するサステイン電極の放電中にＶｓ１ではなくＶｓに駆動される。
【００５７】
タイム・インターバルｔ２２中の初期サステイン放電に続いて、サステイン電圧Ｖｓが、スキャン電極からＶｓ１電圧を除去する前にサステイン電極に印加される。タイム・インターバルｔ２３および２４は、推移インターバルである。たとえば、図１６で、タイム・インターバルｔ２２中の初期サステイン放電の後に、タイム・インターバルｔ２３中に、偶数サステイン電極の電圧が０ＶからＶｓに推移する。より具体的には、タイム・インターバルｔ２３中に、偶数サステイン電極および奇数サステイン電極の電圧が０ＶからＶｓに推移し、スキャン電極の電圧が、Ｖｓ１から０Ｖに推移し、第２サステイン放電が開始される。タイム・インターバルｔ２４中に、偶数サステイン電極および奇数サステイン電極の電圧が、Ｖｓから０Ｖに推移し、スキャン電極の電圧が、０ＶからＶｓに推移する。第２サステイン放電は、タイム・インターバルｔ２３の終りの後、タイム・インターバルｔ２４の始めの前に発生する。サステイン・パルス・エッジをタイム・インターバルｔ２３中にオーバーラップする、すなわち、偶数および奇数の両方のサステイン電極を０ＶからＶｓに同時に駆動することによって、サステイン電極へのＶｓの印加の前のＶｓ１の除去に伴う早すぎる放電が発生しなくなる。オーバーラップがあると、第２放電が、タイム・インターバルｔ２３の終りのスキャン電極電圧の立ち下がりと共に発生する。しかし、タイム・インターバルｔ２３中に低いサステイン電圧Ｖｓがサステイン電極に印加されるので、タイム・インターバルｔ２４中の推移をオーバーラップさせる必要はない。
【００５８】
ブースト電圧Ｖｓ１の使用は、セットアップ中に印加される電圧Ｖｅからアドレッシング中の電圧Ｖｅ２へのサステイン電極の電圧低下を補償するためのものであるが、そのようなブースト電圧Ｖｓ１の使用は、第１サステイン放電の強さを高める努力でＶｅからＶｅ２への電圧低下を使用しないＰＤＰ装置でも適用することができる。
【００５９】
アドレス放電と同様に、放電準備の欠如を引き起こすアドレッシングからの時間遅れに起因して、アドレッシング放電自体の固有の弱さおよび変化性に似て、第１サステイン放電も進展が遅い。第１サステイン放電は、サブ画素位置のスキャン電極にまたがって広がる陽光柱を形成するからである。スキャン電極画素間ギャップにまたがる位置がアドレッシングされ、その第１サステイン放電がわずかに遅れる場合に、最初に放電した位置の陽光柱が画素間ギャップにまたがって広がり、隣接位置を放電されなくする可能性がある。したがって、第１サステイン放電は、陽光柱が隣接するスキャン電極を隔てる画素間ギャップにまたがって広がる場合のアドレッシングにおいて同様の垂直クロストーク障害機構を示し得る。したがって、アドレッシング期間中に使用される垂直クロストーク抑止技法に似た第１サステイン放電クロストーク抑止技法を使用することができる。
【００６０】
図１７は、第１サステイン放電を２つの別々の放電すなわち奇数ロウの放電および偶数ロウの放電に分離する第１サステイン・クロストーク抑止を組み込まれたＰＤＰシステム１８００のブロック図である。
【００６１】
図１８は、図１７の回路によって作られる波形のグラフである。より具体的には、図１８には、偶数スキャン電極、奇数スキャン電極、偶数サステイン電極、奇数サステイン電極、およびＸデータ電極の波形が示されている。図１８には、図１６のブースト技法に似た、時刻ｔ２０とｔ２９の間に奇数スキャン電極とその後に偶数スキャン電極に別々に適用されるブースト技法が示されている。
【００６２】
アドレッシング期間中に垂直クロストーク抑止の技法が使用されるシステム８００と同様に、システム１８００では、隣接するスキャン電極の電圧を下げることによって第１サステイン放電の陽光柱がスキャン電極対の画素間ギャップにまたがって広がらないようにするのに電圧分離が使用される。より高い電圧が、対の一方のスキャン電極に印加され、より低い分離電圧が、隣接する電極に印加される。放電が発生した後に、電圧を交番させて他方のスキャン電極を放電し、これによって第１サステイン放電を２つの放電に分割することができる。たとえば、偶数ロウの放電とその後の奇数ロウの放電または奇数ロウの放電とその後の偶数ロウの放電である。
【００６３】
システム８００に関して前に説明したように、システム１８００にＰＤＰ８１５と偶数／奇数セレクタ８２０、カラム・ドライバ８３０、およびサステイン・ジェネレータ８２５の回路が含まれる。システム１８００には、さらに、スキャン・ジェネレータ１８０５、奇数ブースト・ドライバ１８０１、偶数ブースト・ドライバ１８０２、奇数ロウ・ドライバ１８０３、偶数ロウ・ドライバ１８０４、マルチプレクサ１８０６および１８０７、ならびにロジック回路１８３５の回路が含まれる。
【００６４】
サステイン側回路は、サステイン・ジェネレータ８２５、偶数／奇数セレクタ８２０、およびマルチプレクサ１８０７で構成される。サステイン・ジェネレータ８２５には、図１８に示されたアドレッシング期間中にサステイン電極を駆動する電圧Ｖｅ２が含まれ、Ｖｅは、時刻ｔ１５中のセットアップ期間の立ち下がりランプ中にサステイン電極を駆動する。Ｖｅ２は、ＰＤＰ８１５の動作特性に応じて、Ｖｓより小さい、Ｖｓと等しい、またはＶｓより大きいものとすることができ、Ｖｅは、通常はＶｓ以上である。偶数／奇数セレクタ８２０は、サステイン・ジェネレータ８２５からの出力を偶数サステイン・バスおよび奇数サステイン・バスに分離し、その結果、分離電圧Ｖｉｓｏが、偶数サステイン・バスおよび奇数サステイン・バスのいずれかに独立に印加できるようになる。マルチプレクサ１８０７は、ＰＤＰ８１５へのサステイン接続への奇数バスおよび偶数バスの相互嵌合を表す。
【００６５】
ロジック回路１８３５は、システム１８００の動作を制御する。ロジック回路１８３５は、波形タイミング制御およびビデオ入力とディスプレイの間のビデオ・データ同期化の責任を負う。
【００６６】
スキャン・ジェネレータ１８０５は、偶数スキャン電極と奇数スキャン電極の両方を駆動するのに使用される基本波形を発生させる。スキャン・ジェネレータ１８０５は、サステイン期間中に電圧Ｖｓまでのサステイン・パルスを出力する。セットアップ期間中に、時間ｔ１２中の立ち上がりランプが、電圧Ｖｓｅｔｕｐまで駆動され、時間ｔ１５中の立ち下がりランプが、電圧Ｖｒｆまで駆動される。
【００６７】
奇数および偶数のブースト・ドライバ１８０１および１８０２は、スキャン・ジェネレータ１８０５から波形を受け取り、それぞれ奇数ロウ・ドライバ１８０３および偶数ロウ・ドライバ１８０４にルーティングする。奇数および偶数のブースト・ドライバ１８０１および１８０２が、電圧すなわちブースト電圧Ｖｂｏｏｓｔも受け取ることに留意されたい。Ｖｂｏｏｓｔの目的は以下でさらに説明する。ロジック回路１８３５は、奇数および偶数のブースト・ドライバ１８０１および１８０２を制御する。奇数ブースト・ドライバ１８０１を参照すると、ロジック回路１８３５は、（ａ）スキャン・ジェネレータ１８０５からの波形の奇数ロウ・ドライバ１８０３へのルーティング、または（ｂ）奇数ロウ・ドライバ１８０３に渡されるブースト電圧Ｖｓ１（図１８参照）の作成のいずれかを行うように奇数ブースト・ドライバ１８０１を制御する。同様に、ロジック回路１８３５は、（ａ）基本波形の偶数ロウ・ドライバ１８０４へのルーティング、または（ｂ）偶数ロウ・ドライバ１８０４のためのブースト電圧Ｖｓ１の作成のいずれかを行うように偶数ブースト・ドライバ１８０２を制御する。
【００６８】
第１サステイン・サイクル中に、スキャン・ジェネレータ１８０５が電圧Ｖｓ２を出力する。ブースト・ドライバ１８０１および１８０２は、第１サステイン・サイクル中に出力電圧Ｖｓ２またはブースト電圧Ｖｓ１を選択的に出力する。他のすべての時に、ブースト・ドライバ１８０１および１８０２は、スキャン・ジェネレータ１８０５によって作られた波形をパス・スルーする。
【００６９】
奇数ロウ・ドライバ１８０３はスキャン電極の奇数ロウを駆動し、偶数ロウ・ドライバ１８０４はスキャン電極の偶数ロウを駆動する。したがって、ロウ・ドライバは、偶数バンクおよび奇数バンクに区分される。ロウ・ドライバ１８０３および１８０４は、個々のディスプレイ・ロウを駆動し、各々の出力のそれぞれを（ａ）下側出力駆動トランジスタ（図示せず）を介する各々のブースト・ドライバ１８０１および１８０２の出力、または（ｂ）通常は１２０Ｖである、上側出力駆動トランジスタ（図示せず）を介する電圧Ｖｓｃａｎの浮動版の間で切り替えることができる。奇数ロウ・ドライバ１８０３は、奇数ブースト・ドライバ１８０１の上で浮動し、偶数ロウ・ドライバ１８０４は、偶数ブースト・ドライバ１８０２の上で浮動する。
【００７０】
図１８を参照すると、時刻ｔ２５とｔ２６の間に奇数ロウが、奇数ロウ・ドライバによって順次アドレッシングされ、所与の奇数ロウが、時刻ｔ２７に選択される。このタイム・インターバル中に、偶数サステイン電極が、分離電圧Ｖｉｓｏによって抑止され、偶数スキャン電極が、電圧Ｖｓｃａｎによって選択解除される。
【００７１】
アドレッシング期間中に、スキャン・ジェネレータ１８０５は０Ｖを出力する。またアドレッシング期間中に、ロウ・ドライバ１８０３および１８０４は、（ａ）すべての非選択ロウに電圧Ｖｓｃａｎを、（ｂ）時刻ｔ１７に選択されたロウにスキャン・ジェネレータ１８０５からの電圧０Ｖを出力する。時刻ｔ１７に、偶数スキャン電極に、ロウ選択パルスが示されており、これは、偶数ロウ・ドライバ１８０４によって発生させられる。したがって、その特定の偶数スキャン電極が、時刻ｔ１７に選択されているとみなされる。偶数ロウが、時刻ｔ２６とｔ１９の間に順次選択される。偶数ロウが選択されていない時に、それに対応する偶数スキャン電極の電圧が、Ｖｓｃａｎに駆動される。また時刻ｔ１７に、偶数サステイン電極を用いるアドレッシング動作があり、ここで、偶数サステイン電極が、Ｖｓに近い電圧Ｖｅ２まで駆動され、奇数サステイン電極は、分離電圧Ｖｉｓｏに駆動されることによって選択解除される。データ電極が、Ｘデータ電圧Ｖｘによって駆動される場合に、アドレス放電が、各交差するデータ電極および選択されたロウ電極で発生する。
【００７２】
アドレス放電は、Ｘデータ電極と選択されたスキャン電極の間の小さい放電によって開始される。開始されたならば、放電は関連するサステイン電極の上まで広がる陽光柱を形成し、電流がサステイン電極からスキャン電極に流れる。電流の大きさ、したがって放電の強さは、サステイン電極の正の電圧Ｖｅの量に関連する。その結果、サステイン電極の電圧をアドレッシングに関してＶｅからＶｅ２に減らすことによって、放電電流が減り、したがって放電の強さが弱くなる。陽光柱は、画素間ギャップをブリッジすることができるので、放電の強さを下げることによって陽光柱が画素間ギャップにまたがる可能性が減り、したがってアドレッシング中の垂直クロストークが減る。電圧Ｖｅ２は、アドレス放電の壁電荷転送の責任を負い、したがって、サステイン期間のオン状態の壁電圧を提供する。
【００７３】
各ロウの所望の画素をアドレッシングした後に、サステイン期間が始まる。各サステイン・サイクルは２つの放電からなり、第１の放電は、スキャン側に印加されるサステイン・パルスに起因してスキャン側からサステイン側に流れる電流を有し、第２の放電は、サステイン側に印加されるサステイン・パルスに起因してサステイン側からスキャン側に流れる電流を有する。第１サステイン・サイクルの第１サステイン放電は、奇数ロウ・サブ画素の放電と、その後の偶数ロウ・サブ画素放電に分離される。サステイン電極は高い電圧で、スキャン電極は低い電圧で、アドレッシングは時刻ｔ１７に実行されるが、第１サステイン放電は、サステイン電極が低くスキャン電極が高いアドレッシング放電と反対の極性を有する。
【００７４】
ｔ２０とｔ２９の間の時間に、スキャン・ジェネレータ１８０５が、電圧Ｖｓ２を出力する。システム１８００の例示的実施形態で、サステイン電圧Ｖｓが、１８５Ｖであり、電圧Ｖｓ２が、約１３５Ｖである、すなわち、サステイン電圧Ｖｓより５０Ｖ低い。時刻ｔ２０に、奇数ブースト・ドライバ１８０１が、ブースト電圧Ｖｓ１を作る。奇数ロウ・ドライバ１８０３は、前述の下側出力駆動トランジスタを介してマルチプレクサ１８０６にブースト電圧Ｖｓ１を渡し、マルチプレクサ１８０６は、ＰＤＰ８１５の奇数ロウにブースト電圧Ｖｓ１を向ける。ロジック回路１８３５が、偶数ブースト・ドライバ１８０２を制御して、電圧Ｖｓ２をスキャン・ジェネレータ１８０５から偶数ロウ・ドライバ１８０４に渡し、偶数ロウ・ドライバ１８０４は、マルチプレクサ１８０６を介してＰＤＰ８１５の偶数ロウにレベルＶｓ２を渡す。
【００７５】
時刻ｔ２２に、偶数および奇数のサステイン電極は低く、奇数スキャン電極がブースト電圧Ｖｓ１であり、奇数ロウが奇数スキャン電極とそれに関連する奇数サステイン電極の間の第１サステイン放電を作る。この放電の陽光柱は、奇数スキャン電極を包むが、偶数スキャン電極が、より低い電圧Ｖｓ２に駆動されているので、隣接する偶数スキャン電極への画素間ギャップをブリッジする可能性は低い。オンのサブ画素について、総セル電圧は、アドレッシングから生じる壁電圧Ｖｅ２に、印加される第１サステイン電圧Ｖｓ１を加えたものになる。したがって、Ｖｅ２が減少する時に、Ｖｓ１が増やされて、前にアドレッシングされたサブ画素を放電するのに十分な電圧がもたらされる。
【００７６】
時刻ｔ２８に、両方のブースト・ドライバ１８０１および１８０２が、動作モードを切り替え、その結果、奇数ブースト・ドライバ１８０１が、スキャン・ジェネレータ１８０５からの電圧Ｖｓ２を通し、偶数ブースト・ドライバ１８０２が、ブースト電圧Ｖｓ１を出力するようになる。時刻ｔ２９に、スキャン・ジェネレータ１８０５が、電圧０Ｖを作り、偶数ブースト・ドライバ１８０２が、スキャン・ジェネレータ１８０５を選択し、したがって、すべてのスキャン電極が０Ｖに戻る。電圧Ｖｓ２は、早すぎる第２サステイン放電が時刻ｔ２８とｔ２９の間に時刻ｔ２３の前に奇数ロウで形成されなくするのに十分に高い。
【００７７】
第１サステイン・サイクルで、（１）奇数ロウが、時間ｔ２１中に放電され、次に（２）偶数ロウが、時間ｔ２２中に放電され、次に（３）奇数ロウおよび偶数ロウが、時刻ｔ２３とｔ２４の間に同時に放電される。第１サステイン・サイクルの後に、サステイン期間の残りについて、奇数ロウと偶数ロウの両方が、同時に放電される。放電位置に隣接するロウにブースト電圧Ｖｓ１を印加しないという技法によって、陽光柱が画素間ギャップをブリッジするのが抑止され、この技法は、前に説明した、サステイン電極への分離電圧Ｖｉｓｏの印加に概念的に似ている。第１サステイン放電を分離し、制御することによって、すなわち、まず奇数ロウを放電し、次に偶数ロウを放電するか、その逆によって、垂直に隣接するサブ画素位置が、完全に放電され、点火が用意され、その結果、第２および後続のサステイン放電のクロストークが、ブースト電圧Ｖｓ１より低いサステイン電圧Ｖｓの通常の動作レベルに関して防がれる。したがって、第２および後続のサステイン放電中に垂直クロストークが発生する可能性が下がる。
【００７８】
前に述べたように、ロウ・ドライバ１８０３および１８０４は、ロジック回路１８３５によって制御されて、第１サステイン・サイクルおよび後続サステイン・サイクル中にロウ・ドライバ１８０３および１８０４の下側出力駆動トランジスタをアクティブ化する。ロジック回路１８３５が、奇数ロウを放電するために時刻ｔ２０とｔ２８の間に電圧Ｖｓｃａｎを印加し、その後、時刻ｔ２８とｔ２９の間に偶数ロウ・ドライバ１８０４に電圧Ｖｓｃａｎを印加させて奇数ロウ・ドライバ１８０３の上側出力駆動トランジスタをアクティブ化する場合に、図１８の同一の波形を、奇数および偶数のブースト・ドライバ１８０１および１８０２を必要とすることなく得ることができる。したがって、電圧Ｖｓ１マイナスＶｓ２がＶｓｃａｎと等しい場合に、ブースト・ドライバ１８０１および１８０２を除去することができる。
【００７９】
図１９Ａおよび１９Ｂは、ブースト電圧Ｖｓ１を作るためにブースト回路１８０１および１８０２によって使用することができる代替スイッチング配置のブロック図である。図１９Ａの配置では、ブースト電圧Ｖｓ１が、Ｖｓ２とＶｂｏｏｓｔの合計を選択することによって作られ、Ｖｂｏｏｓｔは正の電圧である。したがって、Ｖｓ１＝Ｖｓ２＋Ｖｂｏｏｓｔである。図１９Ｂの配置では、Ｖｓ１は、Ｖｂｏｏｓｔを選択することによって作られ、Ｖｂｏｏｓｔ＞Ｖｓ２である。したがって、Ｖｓ１＝Ｖｂｏｏｓｔである。結果として、図１９Ａおよび１９Ｂの両方の配置で、Ｖｓ１＞Ｖｓ２である。
【００８０】
前述の説明が、本発明の例示にすぎないことを理解されたい。当業者は、本発明から逸脱せずに、様々な代替形態および修正形態を考案することができる。たとえば、本発明は、放電が画素にまたがって延び、画素間ギャップにまたがって広がることができ、隣接サステイン電極の正電荷を探す、他のＡＣ  ＰＤＰ構成および波形構成に適用可能である。本発明は、請求項の範囲に含まれる、すべての代替形態、修正形態、および変形形態を含むことが意図されている。
【図面の簡単な説明】
【００８１】
【図１】慣用のカラーＰＤＰを示す概略図である。
【図２】慣用のＰＤＰシステムを示すブロック図である。
【図３】フレーム時間を８サブフィールドに分割したものを示すグラフである。
【図４】慣用のサブフィールド波形を示すグラフである。
【図５】ａはスキャン電極とサステイン電極の間の慣用の合成波形を示すグラフであり、ｂ〜ｅは画素アドレッシング・シーケンスの慣用のセル電圧波形を示すグラフである。
【図６】図１のＰＤＰのクロストーク放電を示す、アドレス放電の放電機構を表す概略図である。
【図７】カラーＰＤＰを表す概略図である。
【図８】垂直クロストーク抑止を提供するＰＤＰシステムを示すブロック図である。
【図９】垂直クロストーク抑止を使用するＰＤＰの偶数および奇数のサステイン電極波形を示すグラフである。
【図１０】ａは電極の偶数バンクの合成波形を示すグラフであり、ｂは電極の偶数バンクのセル電圧波形を示すグラフである。
【図１１】奇数画素放電機構の断面を示す概略図である。
【図１２】偶数画素放電機構の断面を示す概略図である。
【図１３】サステイン電極が対応するスキャン電極と共にイネーブルされる、シーケンシャル・アドレッシングを使用するシステムの波形を示すグラフである。
【図１４】サステイン電極が奇数サステイン・バスおよび偶数サステイン・バスに分離されるＰＤＰの偶数および奇数のサステイン電極波形を示すグラフである。
【図１５】増やされた電圧Ｖｆが奇数または偶数のサステイン電極バスに印加される、ＰＤＰの偶数および奇数のサステイン電極波形を示すグラフである。
【図１６】サステイン電極に印加される電圧が、セットアップ期間とアドレッシング期間の間の推移の時に、セットアップ電圧Ｖｅからサステイン電圧Ｖｓまたはそれに近い電圧Ｖｅ２に減らされ、電圧Ｖｓ１が、第１サステイン放電を強めるために導入される波形を示すグラフである。
【図１７】第１サステイン垂直クロストーク抑止を提供するのに分離電圧を使用し、したがって、第１サステイン放電中に隣接スキャン電極での電圧を下げることによって、第１サステイン放電の陽光柱がスキャン電極対画素間ギャップにまたがって広がらないようにする、ＰＤＰシステムを示すブロック図である。
【図１８】図１７の回路によって作られる波形を示すグラフである。
【図１９Ａ】図１７のシステムのブースト回路によって使用できる代替スイッチング配置を示すブロック図である。
【図１９Ｂ】図１７のシステムのブースト回路によって使用できる代替スイッチング配置を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【国際調査報告】
2005526286.tif 000023