(57)【要約】【課題】ＥＳＤ保護素子のＥＳＤ保護特性を劣化させることなく所定のフィルタ特性を確保する。【解決手段】フィルタ１０１は、第１ツェナーダイオードＺＤ１と第２ツェナーダイオードＺＤ２との直列回路、中性点ＮＰとグランドとの間に接続された、第３ツェナーダイオードＺＤ３、第３インダクタＬ３および第４インダクタＬ４、を備える。これらのツェナーダイオードとインダクタとによって、第１直列共振回路ＳＲ１、第２直列共振回路ＳＲ２、第３直列共振回路ＳＲ３および第４直列共振回路ＳＲ４が構成される。第３インダクタＬ３と第４インダクタＬ４の選定によってコモンモードノイズの帯域阻止特性とＥＳＤ保護性能を適宜定める。【選択図】図２
2018061210.tif 000002
【特許請求の範囲】
【請求項１】
第１信号線と、第２信号線とを含み、高周波信号を伝送する差動伝送線路と、
前記第１信号線に挿入された第１インダクタと、前記第２信号線に挿入され、前記第１インダクタと磁界結合する第２インダクタとを含むコモンモードチョークコイルと、
ＥＳＤ保護回路と、を備え、
前記ＥＳＤ保護回路は、
前記第１信号線と前記第２信号線との間に接続された、第１ＥＳＤ保護素子および第２ＥＳＤ保護素子の直列回路と、前記第１ＥＳＤ保護素子および前記第２ＥＳＤ保護素子の接続点とグランドとの間に接続された第３ＥＳＤ保護素子と、前記第３ＥＳＤ保護素子に対して直列に接続される、インダクタ素子または寄生インダクタンス成分による第３インダクタと、
前記第３ＥＳＤ保護素子に対して直列に接続される、インダクタ素子または寄生インダクタンス成分による第４インダクタと、を含み、
前記第１ＥＳＤ保護素子の寄生容量、前記第３ＥＳＤ保護素子の寄生容量および前記第３インダクタで第１直列共振回路が構成され、前記第２ＥＳＤ保護素子の寄生容量、前記第３ＥＳＤ保護素子の寄生容量および前記第３インダクタで第２直列共振回路が構成され、
前記第１ＥＳＤ保護素子の寄生容量、前記第３ＥＳＤ保護素子の寄生容量および前記第４インダクタで第３直列共振回路が構成され、前記第２ＥＳＤ保護素子の寄生容量、前記第３ＥＳＤ保護素子の寄生容量および前記第４インダクタで第４直列共振回路が構成され、
前記第３インダクタのインダクタンスと前記第４インダクタのインダクタンスとは異なる、
フィルタ。
【請求項２】
前記第３インダクタおよび前記第４インダクタは、前記第３ＥＳＤ保護素子に対して、選択可能状態で直列接続されるように構成されている、請求項１に記載のフィルタ。
【請求項３】
前記第３インダクタおよび前記第４インダクタは１ターン未満のコイル状または直線状の導体パターンで構成される、請求項１または２に記載のフィルタ。
【請求項４】
前記差動伝送線路、前記コモンモードチョークコイル、および前記ＥＳＤ保護回路は単一の基材に設けられている、請求項１から３のいずれかに記載のフィルタ。
【請求項５】
前記基材に形成され、前記差動伝送線路に繋がる入出力端子を備え、
前記ＥＳＤ保護回路と前記コモンモードチョークコイルとは前記基材の平面視で重なり、且つ前記ＥＳＤ保護回路は、前記コモンモードチョークコイルに比べ、前記基材の前記入出力端子寄りの位置に配置される、請求項４に記載のフィルタ。
【請求項６】
前記基材の平面視で、前記第３インダクタおよび前記第４インダクタは前記第１インダクタおよび前記第２インダクタには重ならない、請求項４または５に記載のフィルタ。
【請求項７】
前記ＥＳＤ保護回路の前段、後段、またはその両方において前記差動伝送線路に挿入された整合用インダクタを更に備える、請求項１から６のいずれかに記載のフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護素子とコモンモードチョークコイルとを備えるフィルタに関する。
【背景技術】
【０００２】
例えば高速シリアルインターフェースでは、平衡線路にて位相が１８０°異なる信号を伝送する「差動伝送方式」が用いられる。差動伝送方式では、平衡線路にて放射ノイズや外来ノイズが相殺されるため、これらノイズによる影響を受けにくい。但し、使用環境によっては、信号線路の非対称性等に起因してコモンモードのノイズ電流が発生してしまう。このようなコモンモードノイズを抑制するため、コモンモードフィルタが用いられる。
【０００３】
また、高速シリアルインターフェースにおいては、外来のＥＳＤ（Electro-Static Discharge；静電気放電）から電子回路を保護するためにＥＳＤ保護素子が用いられる。
【０００４】
例えば特許文献１には、ＥＳＤ保護素子とコモンモードチョークコイルとを備えるＥＳＤ保護回路付きコモンモードフィルタが示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１６／０８０１０８号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＥＳＤ保護回路付きコモンモードフィルタは、コモンモードフィルタとＥＳＤ保護素子とが何らかの配線で接続された回路であるので、その配線部に生じる誘導成分（寄生インダクタンス）を備える。また、ＥＳＤ保護素子は、作動電圧に達しない通常状態では、その構造上、容量成分（寄生容量）を備える。そのため、ＥＳＤ保護回路付きコモンモードフィルタはＥＳＤ保護素子の容量成分も備える。
【０００７】
上記誘導成分および容量成分は、コモンモードフィルタ本来の特性に影響を与えるので、実際の使用状態でのフィルタ特性はコモンモードフィルタ単体での特性とは異なる。また、コモンモードフィルタのフィルタ特性を考慮して、ＥＳＤ保護素子の寄生容量を小さくするためにＥＳＤ保護素子を小サイズ化すると、ＥＳＤ保護特性が劣化してしまう。また、ＥＳＤ保護特性を考慮して、ＥＳＤ電流が流れる経路のインダクタンス成分を小さくすると、望ましいコモンモードフィルタのフィルタ特性が必ずしも得られない。
【０００８】
本発明の目的は、ＥＳＤ保護素子のＥＳＤ保護特性を劣化させることなく、コモンモードフィルタの所定のフィルタ特性を確保した、フィルタを提供することにある。また、ＥＳＤ保護素子を利用してコモンモードフィルタのフィルタ特性を向上させた、フィルタを提供することにある。
【課題を解決するための手段】
【０００９】
（１）本発明のフィルタは、
第１信号線と、第２信号線とを含み、高周波信号を伝送する差動伝送線路と、
前記第１信号線に挿入された第１インダクタと、前記第２信号線に挿入され、前記第１インダクタと磁界結合する第２インダクタとを含むコモンモードチョークコイルと、
ＥＳＤ保護回路と、を備え、
前記ＥＳＤ保護回路は、
前記第１信号線と前記第２信号線との間に接続された、第１ＥＳＤ保護素子および第２ＥＳＤ保護素子の直列回路と、前記第１ＥＳＤ保護素子および前記第２ＥＳＤ保護素子の接続点とグランドとの間に接続された第３ＥＳＤ保護素子と、前記第３ＥＳＤ保護素子に対して直列に接続される、インダクタ素子または寄生インダクタンス成分による第３インダクタと、
前記第３ＥＳＤ保護素子に対して直列に接続される、インダクタ素子または寄生インダクタンス成分による第４インダクタと、を含み、
前記第１ＥＳＤ保護素子の寄生容量、前記第３ＥＳＤ保護素子の寄生容量および前記第３インダクタで第１直列共振回路が構成され、前記第２ＥＳＤ保護素子の寄生容量、前記第３ＥＳＤ保護素子の寄生容量および前記第３インダクタで第２直列共振回路が構成され、
前記第１ＥＳＤ保護素子の寄生容量、前記第３ＥＳＤ保護素子の寄生容量および前記第４インダクタで第３直列共振回路が構成され、前記第２ＥＳＤ保護素子の寄生容量、前記第３ＥＳＤ保護素子の寄生容量および前記第４インダクタで第４直列共振回路が構成され、
前記第３インダクタのインダクタンスと前記第４インダクタのインダクタンスとは異なる、ことを特徴とする。
【００１０】
上記の構成により、第１直列共振回路および第２直列共振回路の共振周波数と、第３直列共振回路および第４直列共振回路の共振周波数とは異なり、そのことによって、コモンモードフィルタの阻止帯域の特性を設定できる。また、第３インダクタと第４インダクタとのインダクタンスが異なり、そのことにより、ＥＳＤ保護特性を設定できる。したがって、コモンモードフィルタの阻止帯域の特性とＥＳＤ保護特性との適応性を備えるフィルタが得られる。
【００１１】
（２）前記第３インダクタおよび前記第４インダクタは、前記第３ＥＳＤ保護素子に対して、選択可能状態で直列接続されるように構成されていることが好ましい。これにより、第３ＥＳＤ保護素子に対する第３インダクタと第４インダクタの選択的接続によって、コモンモードフィルタの阻止帯域の特性とＥＳＤ保護特性の設定が容易となる。
【００１２】
（３）前記第３インダクタおよび前記第４インダクタは、例えば１ターン未満のコイル状または直線状の導体パターンで構成される。これにより、第３インダクタおよび第４インダクタＬ４のインダクタンスが大きくなりすぎることがなく、また、第３インダクタおよび第４インダクタＬ４の抵抗成分が抑えられるのでＥＳＤ保護性能の低下が抑制される。
【００１３】
（４）前記差動伝送線路、前記コモンモードチョークコイル、および前記ＥＳＤ保護回路は単一の基材に設けられていることが好ましい。これにより、小型のフィルタが構成される。また、各部の配線が短縮化されて、寄生成分が抑制されるので、コモンモードフィルタのフィルタ特性およびＥＤＳ保護素子のＥＳＤ保護性能が向上する。
【００１４】
（５）前記基材に形成され、前記差動伝送線路に繋がる入出力端子を備え、前記ＥＳＤ保護回路と前記コモンモードチョークコイルとは前記基材の平面視で重なり、且つ前記ＥＳＤ保護回路は、前記コモンモードチョークコイルに比べ、前記基材の前記入出力端子寄りの位置に配置されることが好ましい。この構造により、フィルタを回路基板等に実装する際の占有面積が縮小化される。また、ＥＤＳ保護素子から回路基板等に形成されているグランド導体までの経路が短縮化されるので、その経路での寄生成分が小さく、ＥＳＤ保護性能が向上する。
【００１５】
（６）前記基材の平面視で、前記第３インダクタおよび前記第４インダクタは前記第１インダクタおよび前記第２インダクタには重ならないことが好ましい。この構造により、第３インダクタまたは前記第４インダクタを介する、第１インダクタと第２インダクタとの不要結合が生じなく、また第３インダクタまたは前記第４インダクタにＥＳＤ電流が流れるときの第１インダクタおよび第２インダクタへの不要な誘導が生じない。
【００１６】
（７）前記ＥＳＤ保護回路の前段、後段、またはその両方に、前記差動伝送線路に挿入された整合用インダクタを更に備えることが好ましい。これにより、差動伝送線路に対するＥＳＤ保護回路のインピーダンス整合がなされる。
【発明の効果】
【００１７】
本発明によれば、ＥＳＤ保護素子のＥＳＤ保護特性を劣化させることなく、コモンモードフィルタの所定のフィルタ特性を示す、フィルタが得られる。また更には、ＥＳＤ保護素子を利用してコモンモードフィルタのフィルタ特性を向上させた、フィルタが得られる。
【図面の簡単な説明】
【００１８】
【図１】図１は第１の実施形態に係るフィルタの回路図である。
【図２】図２（Ａ）は、フィルタの、差動信号に対する等価回路図である。図２（Ｂ）は、フィルタの、第３インダクタＬ３の一端を接地した状態での、コモンモードノイズに対する等価回路図であり、図２（Ｃ）は、フィルタの、第４インダクタＬ４の一端を接地した状態での、コモンモードノイズに対する等価回路図である。
【図３】図３は、寄生成分も含めて表した、本実施形態のフィルタ１０１の回路図である。
【図４】図４は第１の実施形態のフィルタ１０１の周波数特性を示す図である。
【図５】図５（Ａ）は、第１の実施形態のフィルタ１０１を差動伝送線路に接続しない状態で、静電気試験器から第１信号線ＳＬ１または第２信号線ＳＬ２へ印加される電圧の波形である。図５（Ｂ）は、本実施形態のフィルタ１０１を接続した状態でのクランプ電圧波形である。
【図６】図６は第２の実施形態のフィルタ１０２の回路図である。
【図７】図７（Ａ）は、フィルタ１０２の差動信号に対する等価回路図である。図７（Ｂ）は、第１ツェナーダイオードＺＤ１、第２ツェナーダイオードＺＤ２を、さらにキャパシタで表した等価回路図である。
【図８】図８（Ａ）、図８（Ｂ）はそれぞれＥＳＤ保護回路の回路図である。
【図９】図９（Ａ）、図９（Ｂ）、図９（Ｃ）は、第３の実施形態に係る、別のＥＳＤ保護回路の回路図である。
【図１０】図１０は、第４の実施形態に係るダイオードチップの断面図である。
【図１１】図１１は、第４の実施形態に係る別のダイオードチップの断面図である。
【図１２】図１２は、第４の実施形態に係る更に別のダイオードチップの断面図である。
【図１３】図１３は、第５の実施形態に係るフィルタの各層の平面図である。
【図１４】図１４は、第５の実施形態のフィルタ１０２の、回路基板２０１への実装状態での断面図である。
【図１５】図１５はフィルタ１０２の各端子に繋がる回路を示す図である。
【図１６】図１６（Ａ）、図１６（Ｂ）、図１６（Ｃ）は、図１５に示したフィルタの実装先である回路基板上の導体パターンの例である。
【図１７】図１７は、第６の実施形態に係るフィルタの各層の平面図である。
【図１８】図１８は第７の実施形態に係るフィルタの正面図である。
【発明を実施するための形態】
【００１９】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００２０】
《第１の実施形態》
図１は第１の実施形態に係るフィルタの回路図である。
【００２１】
このフィルタ１０１は、差動伝送線路ＤＴＬ、コモンモードチョークコイルＣＭＣＣおよびＥＳＤ保護回路ＰＣを備える。本発明における「フィルタ」は、コモンモードノイズを抑制し、差動信号を通過させるフィルタである。
【００２２】
差動伝送線路ＤＴＬは、端子Ｐ１−Ｐ２間に接続された第１信号線ＳＬ１と、端子Ｐ３−Ｐ４間に接続された第２信号線ＳＬ２とを含み、例えばＵＨＦ帯やＳＨＦ帯の高周波信号を伝送する。
【００２３】
コモンモードチョークコイルＣＭＣＣは、第１信号線ＳＬ１に挿入された第１インダクタＬ１と、第２信号線ＳＬ２に挿入され、第１インダクタＬ１と磁界結合する第２インダクタＬ２とを含む。
【００２４】
ＥＳＤ保護回路ＰＣは、第１信号線ＳＬ１と第２信号線ＳＬ２との間に接続された、第１ツェナーダイオードＺＤ１および第２ツェナーダイオードＺＤ２の直列回路と、第１ツェナーダイオードＺＤ１および第２ツェナーダイオードＺＤ２の接続点ＮＰとグランド端子Ｐ５との間に接続された第３ツェナーダイオードＺＤ３と、第３インダクタＬ３と、第４インダクタＬ４を含む。第３インダクタＬ３および第４インダクタＬ４は、第３ツェナーダイオードＺＤ３とグランドとの間に挿入される。
【００２５】
第１ツェナーダイオードＺＤ１の寄生容量、第３ツェナーダイオードＺＤ３の寄生容量および第３インダクタＬ３で第１直列共振回路ＳＲ１が構成されている。また、第２ツェナーダイオードＺＤ２の寄生容量、第３ツェナーダイオードＺＤ３の寄生容量および第３インダクタＬ３で、第２直列共振回路ＳＲ２が構成されている。第１ツェナーダイオードＺＤ１の寄生容量、第３ツェナーダイオードＺＤ３の寄生容量および第４インダクタＬ４で第３直列共振回路ＳＲ１が構成されている。さらに、第２ツェナーダイオードＺＤ２の寄生容量、第３ツェナーダイオードＺＤ３の寄生容量および第４インダクタＬ４で第４直列共振回路ＳＲ４が構成されている。
【００２６】
上記第１ツェナーダイオードＺＤ１は本発明における「第１ＥＳＤ保護素子」の一例であり、上記第２ツェナーダイオードＺＤ２は本発明における「第２ＥＳＤ保護素子」の一例であり、上記第３ツェナーダイオードＺＤ３は本発明における「第３ＥＳＤ保護素子」の一例である。
【００２７】
第３インダクタＬ３のインダクタンスと第４インダクタＬ４のインダクタンスとは異なる。ここで、第３インダクタＬ３のインダクタンスをL3、第４インダクタＬ４のインダクタンスをL４、で表すと、
L3＞L4 の関係で表される。
【００２８】
例えば、L3 = 0.5nH、L4 = 0.05nHである。
【００２９】
また、第３インダクタＬ３の直流抵抗成分をR3、第４インダクタＬ４の直流抵抗成分をR４、で表すと、
R3＞R4 の関係で表される。
【００３０】
後述するように、第３インダクタＬ３の一端を接地するか、第４インダクタＬ４の一端を接地するかを選択できるように、これら第３インダクタＬ３、第４インダクタＬ４を備えている。インダクタンスの大きな第３インダクタＬ３を介して接地すると、コモンモードノイズの阻止帯域が広帯域化される。また、インダクタンスの小さな第４インダクタＬ４を介して接地すると、ＥＳＤ保護性能が向上する。
【００３１】
本実施形態では、第１ツェナーダイオードＺＤ１および第２ツェナーダイオードＺＤ２の寄生容量は実質的に等しく、第３ツェナーダイオードＺＤ３の寄生容量は、第１ツェナーダイオードＺＤ１の寄生容量および第２ツェナーダイオードＺＤ２の寄生容量よりも大きい。ここで、第１ツェナーダイオードＺＤ１の寄生容量をCzd1、第２ツェナーダイオードＺＤ２の寄生容量をCzd2、第３ツェナーダイオードＺＤ３の寄生容量をCzd3、で表すと、
Czd1≒Czd2、Czd3＞Czd1、Czd3＞Czd2、で表される。
【００３２】
第１ツェナーダイオードＺＤ１、第２ツェナーダイオードＺＤ２、第３ツェナーダイオードＺＤ３、のそれぞれの寄生容量は、主に、それぞれのツェナーダイオードの逆バイアス電圧印加時に生じる空乏層の容量である。
【００３３】
ここで、各ツェナーダイオードの寄生容量は、概ね、各ツェナーダイオードのサイズにより決まる。そして、上記の構成により、第３ツェナーダイオードＺＤ３のサイズは、第１ツェナーダイオードＺＤ１、第２ツェナーダイオードＺＤ２と比べて相対的に大きくなるので、ＥＳＤ保護回路ＰＣの抵抗値は小さく、ＥＳＤ保護性能は高くなる。
【００３４】
図２（Ａ）は、フィルタの、差動信号に対する等価回路図である。図２（Ｂ）は、フィルタの、第３インダクタＬ３の一端を接地した状態での、コモンモードノイズに対する等価回路図であり、図２（Ｃ）は、フィルタの、第４インダクタＬ４の一端を接地した状態での、コモンモードノイズに対する等価回路図である。
【００３５】
図２（Ｂ）に示すように、第３インダクタＬ３の一端が接地されている場合、ＥＳＤ保護動作時に、第１ツェナーダイオードＺＤ１または第２ツェナーダイオードＺＤ２、第３ツェナーダイオードＺＤ３、および第３インダクタＬ３を介してＥＳＤ電流が流れる。また、図２（Ｃ）に示すように、第４インダクタＬ４の一端が接地されている場合、ＥＳＤ保護動作時に、第１ツェナーダイオードＺＤ１または第２ツェナーダイオードＺＤ２、第３ツェナーダイオードＺＤ３、および第４インダクタＬ４を介してＥＳＤ電流が流れる。
【００３６】
インダクタンスおよび直流抵抗成分の小さな第４インダクタＬ４を介して接地すると、ＥＳＤ保護性能が向上する。すなわち、ＥＳＤ保護性能を重視する場合には、図２（Ｃ）に示したように、第４インダクタＬ４の一端を接地する。
【００３７】
図１に示したフィルタ１０１において、ＥＳＤ保護回路ＰＣの第１ツェナーダイオードＺＤ１の寄生容量と第２ツェナーダイオードＺＤ２の寄生容量とは実質的に等しいので、第１ツェナーダイオードＺＤ１と第２ツェナーダイオードＺＤ２との接続点（以下「中性点」）ＮＰは中性電位、すなわちグランド電位である。そのため、差動信号に対しては、中性点ＮＰからグランド端子Ｐ５，Ｐ６までの回路（第３ツェナーダイオードＺＤ３、第３インダクタＬ３および第４インダクタＬ４）は等価的に存在しない。
【００３８】
そのため、差動信号に対しては、相対的に寄生容量の大きな第３ツェナーダイオードＺＤ３、第３インダクタＬ３および第４インダクタＬ４が存在することによる影響を受けない。
【００３９】
図２（Ｂ）に示すように、第３インダクタＬ３の一端が接地されている状態では、コモンモードノイズに対して、第１直列共振回路ＳＲ１および第２直列共振回路ＳＲ２は、コモンモードノイズに対するトラップフィルタとして作用する。同様に、図２（Ｃ）に示すように、第４インダクタＬ４の一端が接地されている状態では、コモンモードノイズに対して、第３直列共振回路ＳＲ３および第４直列共振回路ＳＲ４は、コモンモードノイズに対するトラップフィルタとして作用する。
【００４０】
図３は、寄生成分も含めて表した、本実施形態のフィルタ１０１の回路図である。第１インダクタＬ１には寄生容量Ｃ１が存在し、第２インダクタＬ２には寄生容量Ｃ２が存在する。第１インダクタＬ１と寄生容量Ｃ１とはＬＣ並列共振回路を構成し、第２インダクタＬ２と寄生容量Ｃ２とはＬＣ並列共振回路を構成する。この２つのＬＣ並列共振回路はコモンモードノイズに対して帯域阻止フィルタとして作用する。
【００４１】
図４は本実施形態のフィルタ１０１の周波数特性を示す図である。図４において、曲線SCC21(1) は第３インダクタＬ３の一端を接地した状態でのコモンモードノイズの挿入損失、曲線SCC21(2) は第４インダクタＬ４の一端を接地した状態でのコモンモードノイズの挿入損失である。曲線SDD21(1) は第３インダクタＬ３の一端を接地した状態での差動信号の挿入損失、曲線SDD21(2) は第４インダクタＬ４の一端を接地した状態での差動信号の挿入損失、である。
【００４２】
ここで、
L3 = 0.5nH
L4 = 0.05nH
Czd1 = Czd2 = 0.4pF
Czd3 = 3pF
である。
【００４３】
図４に表れているように、コモンモードノイズの挿入損失SCC21(1) に、周波数ｆ１（３ＧＨｚ付近）と周波数ｆ２１（９．４ＧＨｚ付近）とにそれぞれ減衰極が生じている。周波数ｆ１の減衰極は、図３に示した、Ｌ１，Ｌ２，Ｃ１，Ｃ２で構成される２つのＬＣ並列共振回路により生じる減衰極である。コモンモードチョークコイルＣＭＣＣの第１インダクタＬ１と第２インダクタＬ２は、差動信号に対しては和動結合するので、相互インダクタンス分が付加される。このことにより、上記２つのＬＣ並列共振回路の、差動信号に対する共振周波数は使用周波数帯域外にある。
【００４４】
図４に表れる周波数ｆ２１の減衰極は、図２（Ｂ）に示した第１直列共振回路ＳＲ１および第２直列共振回路ＳＲ２により生じる減衰極である。この第１直列共振回路ＳＲ１の共振周波数は、第１ツェナーダイオードＺＤ１の寄生容量Czd1と第３ツェナーダイオードＺＤ３の寄生容量Czd3との合成容量および第３インダクタＬ３のインダクタンスで定まる。同様に、第２直列共振回路ＳＲ２の共振周波数は、第２ツェナーダイオードＺＤ２の寄生容量Czd2と第３ツェナーダイオードＺＤ３の寄生容量Czd3との合成容量および第３インダクタＬ３のインダクタンスで定まる。
【００４５】
図４に表れる周波数ｆ２２の減衰極は、図２（Ｃ）に示した第３直列共振回路ＳＲ３および第４直列共振回路ＳＲ４による減衰である。この第３直列共振回路ＳＲ３の共振周波数は、第１ツェナーダイオードＺＤ１の寄生容量Czd1と第３ツェナーダイオードＺＤ３の寄生容量Czd3との合成容量および第４インダクタＬ４のインダクタンスで定まる。同様に、第４直列共振回路ＳＲ４の共振周波数は、第２ツェナーダイオードＺＤ２の寄生容量Czd2と第３ツェナーダイオードＺＤ３の寄生容量Czd3との合成容量および第４インダクタＬ４のインダクタンスで定まる。
【００４６】
したがって、本実施形態のフィルタ１０１のコモンモードノイズに対する減衰極周波数ｆ２１はｆ２２より低い。
【００４７】
コモンモードノイズの阻止帯域を、その挿入損失が−１０ｄＢ以下となる周波数帯域と定めると、図４に表れているように、第３インダクタＬ３の一端を接地した状態では、コモンモードノイズの阻止帯域は１．５ＧＨｚ以上１２ＧＨｚ以下、と非常に広い。したがって、コモンモードノイズの阻止帯域の広帯域性を重視する場合には、図２（Ｂ）に示したように、第３インダクタＬ３の一端を接地する。
【００４８】
図５（Ａ）は、本実施形態のフィルタ１０１を差動伝送線路に接続しない状態で、静電気試験器から第１信号線ＳＬ１または第２信号線ＳＬ２へ印加される電圧の波形である。図５（Ｂ）は、本実施形態のフィルタ１０１を接続した状態でのクランプ電圧波形である。
【００４９】
図５（Ｂ）において、電圧波形ＷＦ１は第３インダクタＬ３の一端を接地した状態での特性を示し、電圧波形ＷＦ２は第４インダクタＬ４の一端を接地した状態での特性を示す。このように、インダクタンスおよび直流抵抗成分の小さな第４インダクタＬ４の一端を接地することによって、クランプ電圧のピークは低く抑えられ、より良好なＥＳＤ保護性能が得られる。したがって、ＥＳＤ保護性能を重視する場合には、図２（Ｃ）に示したように、第４インダクタＬ４の一端を接地する。
【００５０】
《第２の実施形態》
第２の実施形態では、整合回路を含むフィルタの例を示す。
【００５１】
図６は第２の実施形態のフィルタ１０２の回路図である。この例では、第１インダクタＬ１と第１ツェナーダイオードＺＤ１との間に整合用インダクタＬＭ１１、端子Ｐ２と第１ツェナーダイオードＺＤ１との間に整合用インダクタＬＭ１２、がそれぞれ設けられている。同様に、第２インダクタＬ２と第２ツェナーダイオードＺＤ２との間に整合用インダクタＬＭ２１、端子Ｐ４と第２ツェナーダイオードＺＤ２との間に整合用インダクタＬＭ２２、がそれぞれ設けられている。
【００５２】
図７（Ａ）は、フィルタ１０２の差動信号に対する等価回路図である。図７（Ｂ）は、第１ツェナーダイオードＺＤ１、第２ツェナーダイオードＺＤ２を、さらにキャパシタで表した等価回路図である。
【００５３】
このように、ＥＳＤ保護回路の前段および後段に、差動伝送線路ＤＴＬに挿入された整合用インダクタＬＭ１１，ＬＭ１２，ＬＭ２１，ＬＭ２２を備えることにより、差動伝送線路ＤＴＬに対するＥＳＤ保護回路ＰＣのインピーダンス整合が図れる。
【００５４】
なお、図６に示した例では、ＥＳＤ保護回路ＰＣの前段と後段の両方に整合用インダクタを挿入したが、ＥＳＤ保護回路の前段または後段に整合用インダクタを挿入してもよい。
【００５５】
《第３の実施形態》
第３の実施形態では、ＥＳＤ保護回路の幾つかの例を示す。図８（Ａ）、図８（Ｂ）はそれぞれＥＳＤ保護回路の回路図である。
【００５６】
図８（Ａ）に示すＥＳＤ保護回路では、第１信号線ＳＬ１と中性点ＮＰとの間に接続される第１ＥＳＤ保護素子は、第１ツェナーダイオードＺＤ１と、この第１ツェナーダイオードＺＤ１に対して、第１ツェナーダイオードＺＤ１の順バイアス電流を阻止する方向に直列接続された第１ダイオードＤ１と、第１ツェナーダイオードＺＤ１と第１ダイオードＤ１との直列回路に対して、第１ダイオードＤ１とは逆極性で並列接続された第２ダイオードＤ２とを含んで構成されている。また、第２信号線ＳＬ２と中性点ＮＰとの間に接続される第２ＥＳＤ保護素子は、第２ツェナーダイオードＺＤ２と、この第２ツェナーダイオードＺＤ２に対して、第２ツェナーダイオードＺＤ２の順バイアス電流を阻止する方向に直列接続された第３ダイオードＤ３と、第２ツェナーダイオードＺＤ２と第３ダイオードＤ３との直列回路に対して、第３ダイオードＤ３とは逆極性で並列接続された第４ダイオードＤ４とを含んで構成されている。
【００５７】
図８（Ｂ）に示すＥＳＤ保護回路では、中性点ＮＰとグランドとの間に接続される第３ＥＳＤ保護素子は、第３ツェナーダイオードＺＤ３と、この第３ツェナーダイオードＺＤ３に対して、第３ツェナーダイオードＺＤ３の順バイアス電流を阻止する方向に直列接続された第５ダイオードＤ５と、第３ツェナーダイオードＺＤ３と第５ダイオードＤ５との直列回路に対して、第５ダイオードＤ５とは逆極性で並列接続された第６ダイオードＤ６とを含んで構成されている。
【００５８】
図８（Ａ）、図８（Ｂ）に示した構成によれば、第１ツェナーダイオードＺＤ１にダイオードＤ１が直列に接続されていて、第２ツェナーダイオードＺＤ２にダイオードＤ３が直列に接続されているので、第１ＥＳＤ保護素子および第２ＥＳＤ保護素子の合成容量は小さい。そのため、第１ＥＳＤ保護素子および第２ＥＳＤ保護素子が差動信号に与える影響が小さくなって、差動信号の通過特性の劣化が抑制される。また、合成容量が小さくなる分、ツェナーダイオードＺＤ１，ＺＤ２のサイズを大きくでき、そのことでＥＳＤ保護性能を向上させることができる。
【００５９】
また、図８（Ｂ）に示した構成によれば、第３ＥＳＤ保護素子の合成容量を小さくできるので、サイズの大きな第３ツェナーダイオードＺＤ３を用いても、図１，図２（Ｂ）に示した第１直列共振回路ＳＲ１および第２直列共振回路ＳＲ２の共振周波数を所定値に設定しつつ、第３ツェナーダイオードＺＤ３のサイズを大きくできるので、ＥＳＤ保護性能をさらに向上させることができる。
【００６０】
図９（Ａ）、図９（Ｂ）、図９（Ｃ）は、第３の実施形態に係る、別のＥＳＤ保護回路の回路図である。図９（Ａ）に示すＥＳＤ保護回路は、図１に示したＥＳＤ保護回路ＰＣの各素子の極性を逆にしたものである。また、図９（Ｂ）、図９（Ｃ）に示すＥＳＤ保護回路は、図８（Ａ）、図８（Ｂ）に示したＥＳＤ保護回路ＰＣの各素子の極性を逆にしたものである。
【００６１】
このように、各ツェナーダイオード、各ダイオードの向きはそれぞれ逆転させても、同じ特性を得ることができる。
【００６２】
《第４の実施形態》
第４の実施形態では、複数のツェナーダイオード等を備えるダイオードチップの構成例を示す。
【００６３】
図１０は、例えば図１に示した、第１ツェナーダイオードＺＤ１、第２ツェナーダイオードＺＤ２、第３ツェナーダイオードＺＤ３、を１つのチップに構成したダイオードチップの断面図である。このダイオードチップは、Ｐ基板、このＰ基板に形成されたＮ型エピタキシャル層、このＮ型エピタキシャル層に形成されたＮ型拡散層Ｎ１，Ｎ２，Ｎ３、表面からＰ型基板に達する素子分離用トレンチＴを備える。上記エピタキシャル層はトレンチＴによって分離され、エピタキシャル層Ｎｅ１，Ｎｅ２，Ｎｅ３が形成されている。Ｐ型基板とエピタキシャル層Ｎｅ１との接合層で第１ツェナーダイオードＺＤ１が構成され、Ｐ型基板とエピタキシャル層Ｎｅ２との接合層で第２ツェナーダイオードＺＤ２が構成され、Ｐ型基板とエピタキシャル層Ｎｅ３との接合層で第３ツェナーダイオードＺＤ３が構成される。
【００６４】
図１１は、図８（Ａ）に示した、第１ツェナーダイオードＺＤ１、第２ツェナーダイオードＺＤ２、第３ツェナーダイオードＺＤ３、第１ダイオードＤ１、第２ダイオードＤ２、第３ダイオードＤ３、および第４ダイオードＤ４を１つのチップに構成したダイオードチップの断面図である。このダイオードチップは、Ｐ基板、このＰ基板に形成されたＮ型エピタキシャル層、このＮ型エピタキシャル層に形成されたＮ型拡散層およびＰ型拡散層、表面からＰ型基板に達する素子分離用トレンチＴを備える。図１１において、Ｐ型基板とＮ型拡散層Ｎｚ１との接合層で第１ツェナーダイオードＺＤ１が構成され、Ｐ型基板とＮ型拡散層Ｎｚ２との接合層で第２ツェナーダイオードＺＤ２が構成され、Ｐ型基板とＮ型拡散層Ｎｚ３との接合層で第３ツェナーダイオードＺＤ３が構成される。また、Ｐ型基板とエピタキシャル層Ｎｅ１２との接合層で第２ダイオードＤ２が構成され、Ｐ型基板とエピタキシャル層Ｎｅ２２との接合層で第４ダイオードＤ４が構成される。さらに、エピタキシャル層Ｎｅ１１とＰ型拡散層Ｐｄ１との接合層で第１ダイオードＤ１が構成され、エピタキシャル層Ｎｅ２１とＰ型拡散層Ｐｄ３との接合層で第３ダイオードＤ３が構成される。
【００６５】
図１２は、図８（Ｂ）に示した、第１ツェナーダイオードＺＤ１、第２ツェナーダイオードＺＤ２、第３ツェナーダイオードＺＤ３、第１ダイオードＤ１、第２ダイオードＤ２、第３ダイオードＤ３、第４ダイオードＤ４、第５ダイオードＤ５および第６ダイオードＤ６を１つのチップに構成したダイオードチップの断面図である。図１２において、Ｐ型基板とＮ型拡散層Ｎｚ３との接合層で第３ツェナーダイオードＺＤ３が構成され、エピタキシャル層Ｎｅ３１とＰ型拡散層Ｐｄ５との接合層で第５ダイオードＤ５が構成される。また、Ｐ型基板とエピタキシャル層Ｎｅ３２との接合層で第６ダイオードＤ６が構成される。その他の構成は図１１に示したものと同じである。
【００６６】
《第５の実施形態》
第５の実施形態では、単一の素子として構成したフィルタの例を示す。
【００６７】
図１３は、本実施形態のフィルタを積層体で構成する場合の各層の平面図である。このフィルタの回路構成は図６に示したとおりである。
【００６８】
図１３において第１層（１）は最下層、第１５層（１５）は最上層である。いずれも非磁性樹脂の層である。第１層（１）には外部端子Ｐ１〜Ｐ６が形成されている。第２層（２）から第１４層（１４）の各層には各導体パターンが形成されている。第５層（５）にはダイオードチップＺＤＣが載置される。第６層（６）から第８層（８）までダイオードチップＺＤＣを収納するキャビティ形成用の開口が形成されている。第２層（２）に第３インダクタＬ３および第４インダクタＬ４が導体パターンによって形成されている。
【００６９】
図１３において、導体パターンＷ１１，Ｗ１３，Ｗ１４，Ｗ２１，Ｗ２２，Ｗ２３，Ｗ２４はそれぞれ配線パターンである。また、導体パターンＬ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄ，Ｌ１ｅはそれらがビア導体を介して連続することで第１インダクタＬ１を構成する。同様に、導体パターンＬ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄ，Ｌ２ｅはそれらがビア導体を介して連続することで第２インダクタＬ２を構成する。その他の導体パターンに付した符号は、図６に示した回路要素にそれぞれ対応している。
【００７０】
図１４は、本実施形態のフィルタ１０２の、回路基板２０１への実装状態での断面図である。図１５はフィルタ１０２の各端子に繋がる回路を示す図である。
【００７１】
図１３、図１４に示す例では、ＥＳＤ保護回路とコモンモードチョークコイルとは基材の平面視で重なり、且つＥＳＤ保護回路は、コモンモードチョークコイルに比べて、基材の入出力端子寄り（最下層寄り）の位置に配置されている。
【００７２】
また、図１３、図１４に示す例では、基材の平面視で、第３インダクタＬ３および第４インダクタＬ４は上記第１インダクタＬ１および第２インダクタＬ２には殆ど重ならない。
【００７３】
図１６（Ａ）、図１６（Ｂ）、図１６（Ｃ）は、図１５に示したフィルタの実装先である回路基板上の導体パターンの例である。フィルタの端子Ｐ５，Ｐ６は回路基板上の導体パターンＧＮＤ１，ＧＮＤ２に接続される。
【００７４】
図１６（Ａ）の例では、導体パターンＧＮＤ１は回路基板のグランド導体に接続されていて、導体パターンＧＮＤ２は回路基板のグランド導体には接続されていない。図１６（Ｂ）の例では、導体パターンＧＮＤ２は回路基板のグランド導体に接続されていて、導体パターンＧＮＤ１は回路基板のグランド導体には接続されていない。図１６（Ｃ）の例では、導体パターンＧＮＤ１，ＧＮＤ共に回路基板のグランド導体に接続されている。
【００７５】
図１６（Ａ）に示す導体パターンが形成された回路基板にフィルタを実装すると、第３インダクタＬ３の一端が接地され、図１６（Ｂ）に示す導体パターンが形成された回路基板にフィルタを実装すると、第４インダクタＬ４の一端が接地されることになる。また、図１６（Ｃ）に示す導体パターンが形成された回路基板にフィルタを実装すると、第３インダクタＬ３、第４インダクタＬ４共に、それらの一端が接地されることになる。
【００７６】
このようにして、ＥＳＤ電流が流れる経路に挿入するインダクタのインダクタンスを、実装先の回路基板の導体パターンによって、３通りのうちの一つに選定できる。
【００７７】
本実施形態によれば、第３インダクタＬ３および第４インダクタＬ４は１ターン未満のコイル状または直線状の導体パターンで構成されるので、第３インダクタＬ３および第４インダクタＬ４のインダクタンスが大きくなりすぎることがなく、また、第３インダクタＬ３および第４インダクタＬ４の抵抗成分が抑えられるのでＥＳＤ保護性能の低下が抑制される。
【００７８】
また、本実施形態によれば、差動伝送線路、コモンモードチョークコイルＣＭＣＣ、およびＥＳＤ保護回路は単一の基材に設けられていることが好ましい。これにより、小型のフィルタが構成される。また、各部の配線が短縮化されて、寄生成分が抑制されるので、コモンモードフィルタのフィルタ特性およびＥＤＳ保護素子のＥＳＤ保護性能が向上する。
【００７９】
また、本実施形態によれば、ＥＳＤ保護回路とコモンモードチョークコイルとは基材の平面視で重なり、且つＥＳＤ保護回路は、コモンモードチョークコイルに比べて、基材の入出力端子寄り（最下層寄り）の位置に配置されているので、フィルタを回路基板等に実装する際の占有面積が縮小化される。また、ＥＤＳ保護素子から回路基板等に形成されているグランド導体までの経路が短く、その経路での寄生成分が小さいので、高いＥＳＤ保護性能が得られる。
【００８０】
また、本実施形態によれば、基材の平面視で、第３インダクタＬ３および第４インダクタＬ４は第１インダクタＬ１および第２インダクタＬ２には殆ど重ならないので、第３インダクタＬ３または第４インダクタＬ４を介する第１インダクタＬ１と第２インダクタＬ２との不要結合が生じない。また、第３インダクタＬ３または第４インダクタＬ４にＥＳＤ電流が流れるときの第１インダクタＬ１および第２インダクタＬ２への不要な誘導が生じない。
【００８１】
《第６の実施形態》
第６の実施形態では、単一の部品として構成されたフィルタが備える導体パターンのトリミングによって第３インダクタＬ３と第４インダクタＬ４を選択するようにした例を示す。
【００８２】
図１７は第６の実施形態に係るフィルタの各層の平面図である。第５の実施形態で図１３に示した例とは、第１層（１）、第２層（２）の構成が異なる。本実施形態では、第１層（１）に外部端子Ｐ１〜Ｐ６だけでなく、第３インダクタＬ３および第４インダクタＬ４が導体パターンによって形成されている。そのため、第２層（２）には、第３インダクタＬ３および第４インダクタＬ４の導体パターンは形成されていない。その他の構成は第５の実施形態で示したものと同じである。
【００８３】
本実施形態のフィルタは、その外部端子形成面に露出している第３インダクタＬ３および第４インダクタＬ４の導体パターンを適宜トリミングすることによって、コモンモードノイズの阻止帯域特性を切り替えることができる。したがって、積層体を構成した後に、フィルタの特性を設定できる。
【００８４】
《第７の実施形態》
第７の実施形態では、２つのチップ部品と回路基板とで構成されるフィルタについて示す。
【００８５】
図１８は第７の実施形態に係るフィルタの正面図である。回路基板２０１にコモンモードチョークコイルＣＭＣＣとダイオードチップＺＤＣをそれぞれ表面実装している。コモンモードチョークコイルＣＭＣＣは図１に示したコモンモードチョークコイルＣＭＣＣを単一のチップ部品として構成したものである。ダイオードチップＺＤＣは例えば図１２、図８（Ｂ）に示したとおり、複数のツェナーダイオードと複数のダイオードとを単一のチップ部品として構成したものである。回路基板２０１には、導体パターンＷ（Ｌ３）によって第３インダクタＬ３を構成している。また、導体パターンＷ（Ｌ４）によって第４インダクタＬ４を構成している。この第３インダクタＬ３または第４インダクタＬ４の第１端、もしくは第３インダクタＬ３と第４インダクタＬ４の両方の第１端は、ダイオードチップＺＤＣ内の第３ＥＳＤ保護素子（ツェナーダイオードＺＤ３、ダイオードＤ５，Ｄ６で構成される回路）とグランドとの間に接続される。
【００８６】
本実施形態のように、第３インダクタＬ３および第４インダクタＬ４は回路基板側に形成してもよい。
【００８７】
《その他の実施形態》
以上に示した各実施形態では、第３インダクタＬ３と第４インダクタＬ４の選択的接地によって、３通りのインダクタンスおよび３通りの抵抗値を選定するようにしたが、３つ以上のインダクタを設けておき、４通り以上のインダクタンスおよび抵抗値を選定するようにしてもよい。
【００８８】
以上に示した各実施形態では、ツェナーダイオードをＥＳＤ保護素子として、またはＥＳＤ保護素子の主要部として構成する例を示したが、高電圧の印加時に抵抗値が低下する、バリスタなどの非直線性抵抗素子を用いることもできる。また、高電圧の印加時にスパークギャップ間で放電して抵抗値が低下する放電素子を用いることもできる。
【００８９】
また、以上に示した各実施形態では、第３インダクタＬ３および第４インダクタＬ４を導体パターンで構成する例を示したが、チップ部品としてのインダクタを、コモンモードチョークコイルを構成する積層体内や積層体上に設けてもよい。また、上記チップ部品としてのインダクタを回路基板に実装してもよい。
【００９０】
また、以上に示した各実施形態では、第１インダクタＬ１とその寄生容量Ｃ１とでＬＣ回路を構成し、第２インダクタＬ２とその寄生容量Ｃ２とでＬＣ回路を構成したが、チップ部品としてのキャパシタを第１インダクタＬ１、第２インダクタＬ２にそれぞれ接続してもよい。
【００９１】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
【符号の説明】
【００９２】
Ｃ１，Ｃ２…寄生容量
ＣＭＣＣ…コモンモードチョークコイル
Czd1，Czd2，Czd3…寄生容量
Ｄ１…第１ダイオード
Ｄ２…第２ダイオード
Ｄ３…第３ダイオード
Ｄ４…第４ダイオード
Ｄ５…第５ダイオード
Ｄ６…第６ダイオード
ＤＴＬ…差動伝送線路
Ｌ１…第１インダクタ
Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄ，Ｌ１ｅ…導体パターン
Ｌ２…第２インダクタ
Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄ，Ｌ２ｅ…導体パターン
Ｌ３…第３インダクタ
Ｌ４…第４インダクタ
ＬＭ１１，ＬＭ１２，ＬＭ２１，ＬＭ２２…整合用インダクタ
Ｎ１，Ｎ２，Ｎ３…Ｎ型拡散層
Ｎｅ１，Ｎｅ２，Ｎｅ３…エピタキシャル層
Ｎｅ１１，Ｎｅ１２…エピタキシャル層
Ｎｅ２１，Ｎｅ２２…エピタキシャル層
Ｎｅ３１，Ｎｅ３２…エピタキシャル層
ＮＰ…中性点
Ｎｚ１，Ｎｚ２，Ｎｚ３…Ｎ型拡散層
Ｐ１〜Ｐ６…端子
ＰＣ…ＥＳＤ保護回路
Ｐｄ１，Ｐｄ３…Ｐ型拡散層
ＳＬ１…第１信号線
ＳＬ２…第２信号線
ＳＲ１…第１直列共振回路
ＳＲ２…第２直列共振回路
Ｔ…素子分離用トレンチ
Ｗ１１，Ｗ１３，Ｗ１４，Ｗ２１，Ｗ２２，Ｗ２３，Ｗ２４…導体パターン
ＺＤ１…第１ツェナーダイオード（第１ＥＳＤ保護素子）
ＺＤ２…第２ツェナーダイオード（第２ＥＳＤ保護素子）
ＺＤ３…第３ツェナーダイオード（第３ＥＳＤ保護素子）
ＺＤＣ…ダイオードチップ
１０１，１０２…フィルタ
２０１…回路基板
【図１】
2018061210.tif 000003
【図２】
2018061210.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2018061210.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2018061210.tif 000018
【図１７】
2018061210.tif 000019
【図１８】
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