(57)【要約】多数の積分段（１１０）を含み、積分段の大部分における誤差処理のための処理を減少するように、最終の積分段（１１８）より前で信号入力部（１０２）から信号経路へのフィードフォワード経路（１１４）を有するデルタシグマ変調器（１００）。変換器の分解能に換算した利得帯域幅積対サンプリング周波数の比を使用して、許容可能なダイナミックレンジと不完全セトリングを有するデルタシグマ変調器を、オーディオ応用のために設計することが可能である。比により規定された基準を満たすことにより、データ変換器の設計で許容できる値として従来使用されたもの以下に、利得帯域幅要件が低減する。
2005519560.tif 000002
【特許請求の範囲】
【請求項１】
単一ループ、４次のアーキテクチャを用いるデルタシグマ変調器であって、
入力信号部と、
出力信号部と、
縦続接続構成で接続され信号経路を有する４つの積分段と、
前記出力信号部からの少なくとも１つのフィードバック経路と、
微分回路を有し、前記入力信号部に接続され、かつ第４の積分段より前で前記信号経路に接続されたフィードフォワード経路と、
を有するデルタシグマ変調器。
【請求項２】
前記フィードフォワード経路は、さらに、第３の積分段より前で前記信号経路に接続されている、請求項１に記載のデルタシグマ変調器。
【請求項３】
前記デルタシグマ変調器は分解能を有し、少なくとも１つの前記積分段は、前記分解能の約０．２倍未満である利得帯域幅積対サンプリング周波数の比を有する、請求項１に記載のデルタシグマ変調器。
【請求項４】
４つの積分段を有する４次のデルタシグマ変調器において誤差処理を改善する方法であって、
入力信号フィードフォワード経路を第４の積分段より前で信号経路に接続することと、
前記フィードフォワード経路を介して入力信号を微分することと、
を有する方法。
【請求項５】
４次のデルタシグマ変調器において誤差処理を改善する回路であって、前記変調器は４つの積分段を有し、前記誤差処理を改善する回路は、第４の積分段より前で信号経路に接続された、前記デルタシグマ変調器の入力からのフィードフォワード経路を有し、前記フィードフォワード経路は微分回路を有する、誤差処理を改善する回路。
【請求項６】
前記変調器は単一ループアーキテクチャを有する請求項５に記載の回路。
【請求項７】
前記変調器は分解能を有し、少なくとも１つの前記積分段は、前記分解能の約０．２倍未満である利得帯域幅積対サンプリング周波数の比を有する、請求項５に記載の回路。
【請求項８】
アナログ−デジタル変換器で用いる４次のデルタシグマ変調器であって、
入力信号部と、
出力信号部と、
縦続接続構成で接続された複数の積分段と、
前記入力信号部に結合され、前記複数の積分段の最後のものより前で前記信号経路に接続され、微分回路を有する、フィードフォワード経路と、
を有するデルタシグマ変調器。
【請求項９】
前記変調器は単一ループアーキテクチャを有する請求項８に記載のデルタシグマ変調器。
【請求項１０】
４次のデルタシグマ変調器を有し、前記変調器は、最終の積分段より前で信号経路に接続された、入力信号部からのフィードフォワード経路を有する、補聴器。
【請求項１１】
前記フィードフォワード経路は微分回路を含む、請求項１０に記載の補聴器。
【請求項１２】
前記変調器は単一ループアーキテクチャを有する、請求項１０に記載の補聴器。
【請求項１３】
前記変調器は分解能と複数の積分段とを有し、少なくとも１つの前記積分段は、前記分解能の約０．２倍未満である利得帯域幅積対サンプリング周波数の比を有する、請求項１０に記載の補聴器。
【請求項１４】
最終の積分段より前で入力信号部から信号経路に接続されたフィードフォワード経路を有する４次のデルタシグマ変調器を有する、オーディオ回路。
【請求項１５】
前記フィードフォワード経路は微分回路を含む、請求項１４に記載のオーディオ回路。
【請求項１６】
前記変調器は単一ループアーキテクチャを有する、請求項１４に記載のオーディオ回路。
【請求項１７】
前記変調器は複数の積分器と分解能を有し、少なくとも１つの前記積分器は、前記分解能の約０．２倍未満である利得帯域幅積対サンプリング周波数の比を有する、請求項１４に記載のオーディオ回路。
【請求項１８】
入力信号部と、
出力信号部と、
それぞれ入力と出力を有し、直列に接続された４つの積分段と、
第４の積分段の出力に接続された第１の終端と、第３の積分段の入力に接続された第２の終端とを有する第１のフィードバック経路と、
前記出力信号部に接続された第１の終端と、前記入力信号部に接続された第２の終端とを有する第２のフィードバック経路と、
前記出力信号部に接続された第１の終端と、前記第４の積分段の入力に接続された第２の終端とを有する第３のフィードバック経路と、
第１の積分段の出力に接続された第１の終端と、前記第４の積分段の入力に接続された第２の終端とを有する第１のフィードフォワード経路と、
第２の積分段の出力に接続された第１の終端と、前記第４の積分段の入力に接続された第２の終端とを有する第２のフィードフォワード経路と、
前記入力信号部に接続された第１の終端と、前記第４の積分段の入力に接続された第２の終端とを有する第３のフィードフォワード経路と、
を有するデルタシグマ変調器。
【請求項１９】
前記第３のフィードフォワード経路は微分回路を含む、請求項１８に記載の変調器。
【請求項２０】
前記入力信号部に接続された第１の終端と、前記第３の積分段の入力に接続された第２の終端とを有する第４のフィードフォワード経路をさらに有する、請求項１８に記載の変調器。
【請求項２１】
入力信号部と、
出力信号部と、
縦続接続構成で接続され信号経路を有する４つの積分段であって、少なくとも１つの前記積分段は前記変調器の分解能の約０．２倍未満である利得帯域幅積対サンプリング周波数の比を有する、４つの積分段と、
前記出力信号部からの少なくとも１つのフィードバック経路と、
微分回路を有し、前記入力信号部に接続されかつ第４の積分段より前で前記信号経路に接続されたフィードフォワード経路と、
を有するデルタシグマ変調器。
【請求項２２】
前記利得帯域幅積対サンプリング周波数の比は、前記分解能の約０．０４倍を超える、請求項２１に記載のデルタシグマ変調器。
【請求項２３】
複数の積分器を備えるデルタシグマ変調器を有するオーディオ通信関連製品において消費電力を節減し、誤差処理を改善する方法であって、少なくとも１つの積分器の利得帯域幅積対サンプリング周波数の比をデータ変換器の分解能の約０．２倍未満に低下させることと、入力信号フィードフォワード経路を第４の積分段より前で信号経路に接続することと、前記フィードフォワード経路を介して入力信号を微分することと、を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ変換器に関し、特に、デルタシグマ(delta-sigma)変調器に関する。
【背景技術】
【０００２】
アナログ−デジタル変換は、多くの回路適用例において、広く使用されている。このような適用例の環境には、補聴器、携帯電話機、及び、オーディオ情報のデジタル形式への変換を必要とする他の回路を含んでいる。ＡＤ変換器（ＡＤＣ）に基づく単一ループの高次デルタシグマ変調器は、これらのようなオーディオ回路において、近年、重要な適用領域を見出している。高分解能のＡＤＣを実現するために、デルタシグマ変調器は、量子化雑音除去と、雑音整形(noise shaping)の利点を有するオーバーサンプリングＡＤＣによる条件の緩和されたアナログ回路の恩恵を組み合わせている。
【０００３】
ＡＤＣが利用される回路の性能を改善するために、ＡＤＣの精度の向上が絶え間なく追求されている。精度及び分解能の改善に加えて、デルタシグマ変換器を実装する電池駆動型の装置の消費電力が重要問題である。
【発明の開示】
【課題を解決するための手段】
【０００４】
単一ループ、４次のアーキテクチャを用いるデルタシグマ変調器は、入力信号部と、出力信号部と、縦続接続構成で接続され信号経路を有する４つの積分段と、出力信号部からの少なくとも１つのフィードバック経路と、入力信号部に接続されかつ第４の積分段より前で信号経路に接続されたフィードフォワード経路と、を有する。フィードフォワード経路は、第４の積分段より前で信号経路に接続される微分回路(differentiator)を有する。デルタシグマ変調器は、例えば、アナログ−デジタル変換器の中に実装できる。
【０００５】
１つの実施形態において、少なくとも１つの積分段は、デルタシグマ変調器の分解能(resolution)の約０．２倍未満である利得帯域幅積対サンプリング周波数の比を有する。
【０００６】
４つの積分段を有する４次のデルタシグマ変調器において誤差処理(error processing)を改善する方法は、入力信号フィードフォワード経路を第４の積分段より前で信号経路に接続することを含んでいる。本方法は、フィードフォワード経路を介して入力信号を微分することをさらに含んでいる。
【０００７】
アナログ−デジタル変換器で用いる４次のデルタシグマ変調器は、入力信号部と、出力信号部と、縦続接続構成で接続された複数の積分段と、入力信号部に結合され、複数の積分段の最後のものより前で信号経路に接続されるフィードフォワード経路と、を有する。フィードフォワード経路は微分回路を有する。
【０００８】
本発明による他の態様によれば、オーディオ回路は、最終の積分段より前で入力信号部から信号経路に接続されたフィードフォワード経路を有する４次のデルタシグマ変調器を有する。オーディオ回路の１つの実施形態において、フィードフォワード経路は微分回路を有する。変調器が複数の積分器を有する他の実施形態において、少なくとも１つの積分器は、変調器の分解能の約０．２倍未満である利得帯域幅積対サンプリング周波数の比を有する。
【発明を実施するための最良の形態】
【０００９】
添付の図面を参照して本発明に実施の形態を説明するが、添付の図面においては一貫して類似の参照番号は類似の要素を示している。ここでの説明に使用される用語は、本発明のある特定の実施形態の詳細な説明に連係して使用されているとの単純な理由で、限定されたあるいは制約された意味で解釈されるものではない。さらに、本発明による実施形態は、いくつかの新規な特徴を有することができるが、新規な特徴のうちの単に１つのみが、本発明による望ましい属性を担っているのではなく、ここで説明する本発明を実施するために不可欠なのでもない。
【００１０】
図１Ａ〜１Ｂに示す補聴器のような小型のオーディオ装置は、通常、電池電力で作動する。消費電力が大きい場合には、このような装置に電力を供給する小形の電池の交換は、費用がかさみ、ユーザーにとって煩わしいおそれがある。同様に、通常は、電池が再充電可能である、電池の電力で作動する携帯電話機においても、消費電力の大きな値は、関心事である。再充電可能な電池からの電力で作動する携帯電話機においては、大きな電力消費は、再充電周期の間の装置動作時間の短縮を招くおそれがあり、その結果、装置使用時間を制限し、利用者に迷惑をかける。
【００１１】
デジタル補聴器及びデジタル携帯電話機のようなデジタル能力を有する装置では、図２に示す回路２０のようなオーディオ回路が一般に使用されている。オーディオ回路２０は、直列に接続された、マイクロホン２２、入力増幅器２４、アナログ−デジタル変換器２６、信号処理部２８、デジタル−アナログ変換器３０、出力増幅器３２、及び出力信号部３４を有する。データ変換器２６、３０は、デジタル信号処理のためにアナログ形式からデジタル形式に、また、アナログ信号出力のためにデジタル形式からアナログ形式に、データを変換するために使用することができる。大量の電力消費は、通常、装置のデータ変換器部で発生するので、回路２０のようなオーディオ回路を使用する電池式の装置において、低電力データ変換器を実現することは、電池寿命を長くする。
【００１２】
集積回路は、近年、低電圧低電力（ＬＶ／ＬＰ）のものに移行している。したがって、デルタシグマ変調器は、これらの環境に適するように改良されており、変調器にＬＶ／ＬＰ演算増幅器（オペアンプ）を使用することが重要になっている。デルタシグマ変調器の使用は、変調器の第１段にまさに適用されるＬＶ／ＬＰ演算増幅器に対する厳しい要求を緩和することができる。したがって、変調器の演算増幅器に対する緩和された要求のために、低電力消費に貢献するパラメータを有するコンポーネントを選択することにより、電力消費を減少させることができる。さらに、より急峻な雑音整形フィルタを実現できるように、ループフィルタの次数を増加することができる。
【００１３】
低電圧変調器に対する一般的な要求は、通常、大きい入力範囲と、低い積分器出力スイングとを含んでいる。電源電圧が下がるにつれて入力範囲は小さくなるので、大きい入力範囲は重要であり、またこれは、雑音を低減するために、第１の積分器に対するコンデンササイズが大きくなることを示している。しかし、入力範囲を電源電圧に対して増加できれば、より小さい熱雑音限定サンプリングコンデンサ(thermal noise limited sampling capacitor)を第１の積分器に使用することができ、その結果、演算増幅器の電力消費を減少させることが可能である。積分器出力スイングの減少が可能なことがさらに重要であり、これは信号歪みの低減をもたらすことができる。積分器出力スイングを小さくするために、大きな利得係数の犠牲において積分器が小スイングである構成を、変調器に対して選ぶことができる。
【００１４】
回路２０の処理及び出力のためにアナログ入力信号の正確なサンプリングが用いられるようにするために、マイクロホン２２において受信されたアナログ信号を信号処理ブロック２８での信号処理のためのデジタル信号に変換する精度は、重要である。したがって、アナログ−デジタル変換の精度を向上させ、回路２０内の誤差処理を改善するために、ＡＤＣ２６は、本発明によるデルタシグマ変調器を使用して実現することができる。
【００１５】
代表的な４次の単一ループデルタシグマ変調器が、Cobanにより、その１９９６年のＩＥＥＥでの論文"A New Fourth-Order Single-Loop Delta-Sigma Modulator for Audio Application（オーディオ応用のための新しい４次の単一ループ・デルタシグマ変調器）"に開示されている。図３のブロック図に示すCobanの変調器６０は、フィードフォワード経路６２，６４とフィードバック経路６６，６７，６８とで構成され、付加的な能動加算素子は不要である。変調器６０は、直列の４つの積分段７０，７２，７４，７６と、フィードバック係数（α）７８と、２つのフィードフォワード係数（ｂ1，ｂ2）８０，８２と、３つの加算接合点(summing junction)８４，８６，８８とを有する。フィードバック経路６６は、変調器の信号帯域内にゼロを付加することにより雑音伝達関数(noise transfer function)を増強するために設けられ、ここで第４の積分段７６の出力は、フィードバック係数（α）７８を介して加算接合点８６の負の入力に加えられる。
【００１６】
第１のフィードバック経路６６は、第３の積分段７４の入力にある加算接合点８６に第４の積分段７６の出力を接続し、フィードバック係数（α）７８を有している。第２のフィードバック経路６７は、第３の積分段７４の出力にある加算接合点８８に変調器６０の出力を接続し、第３のフィードバック経路６８は、第１の積分段７０の入力にある加算接合点８４に変調器６０の出力を接続する。
【００１７】
第１のフィードフォワード経路６２は、第４の積分段７６への入力にある加算接合点８８に、第１の積分段７０の出力を接続し、第１のフィードフォワード係数（ｂ1）８０を有している。第２のフィードフォワード経路６４は、第４の積分段への入力にある加算接合点８８に第２の積分段７２の出力を接続し、第２のフィードフォワード係数（ｂ2）８２を有している。
【００１８】
変調器６０は大きな入力範囲と低い積分器出力スイングとを有し、スイング抑制(swing suppression)は、フィードフォワード経路の存在と、フィードバック経路数の最小化により実現される。しかし、Cobanの変調器の欠点は、信号処理及び誤差処理の両方に対して、積分器の状態空間(state space)の専用要求(demanding dedication)が高いことである。積分器の誤差処理は、処理されるべき入力信号を同じ積分器を介して伝達することにより制限され、その結果、変換器の分解能が低くなる。図４は、本発明によるデルタシグマ変調器１００の実施の一形態のブロック図である。この図及び図５に示す回路に関して、デルタシグマ変調器の積分段、加算素子及び他の機能ブロックの構造、機能及び一般的な動作が、当業者には公知であることは十分理解されよう。したがってそれらの詳細な説明は省略する。
【００１９】
変調器１００は、入力信号を受信するように構成された信号入力部１０２と、出力信号を出力するように構成された信号出力部１０４を有する。第１の加算接合点１０６は、正の端子において入力信号を受信し、フィードバック経路１０８を介して負の端子において出力信号を受信する。第１の加算接合点１０６の出力は、多数の積分段１１０（図４には１つの実体として示されている）に接続されており、積分段１１０の出力は、第２の加算接合点１１２の正の端子に接続されている。入力信号がフィードフォワード経路１１４上の微分回路１１６において微分され、第２の加算接合点１１２の正の端子に供給されるように、フィードフォワード経路１１４は、第１の加算接合点１０６より前で信号経路に接続されている。第２の加算接合点の出力は、最後すなわち最終の積分段１１８に接続されており、最終の積分段１１８の出力は、コンパレータ１２０に結合されている。コンパレータ１２０の出力は、出力信号が作られる信号出力部に接続されている。変調器１００には複数のフィードバック経路を実装することが可能であり、かつ積分段１１０は複数の積分器とフィードフォワード経路を有することができることは、十分理解されよう。
【００２０】
入力信号フィードフォワード経路１１４は、積分段１１０が、入力信号と誤差信号の両方の処理よりも、誤差信号の処理にその動作の大部分を専用にすることを可能にする。フィードフォワード経路１１４内に微分回路１１６を含み、最終の積分段１１８の前でフィードフォワード経路を信号経路に接続することにより、正常動作のために必要な積分段の数を制限することが可能である。
【００２１】
図５のブロック図は、４次の単一ループデルタシグマ変調器２００の実施の一形態を示す。図５に示す変調器２００は、直列に接続された４つの積分段２０２，２０４，２０６，２０８を有する。アナログ信号は、信号入力部２１０で受信され、第１のフィードフォワード経路２１２と第１の加算接合点２１４との両方に進む。第１の加算接合点２１４は、入力信号に加えて、変調器２００の出力からの第１のフィードバック経路２１６からの信号を負の入力端子に受ける。したがって、第１の加算接合点２１４の出力は、入力信号と変調器２００の出力信号の間の差である。
【００２２】
第１の加算接合点２１４からの信号経路は、利得係数“ａ１”２１８を有する第１の積分段２０２へ接続されている。第１の積分段２０２の出力は、利得係数“ａ２”２２０を有する第２の積分段２０４に接続されている。第２の積分段２０４の後で、信号は第２の加算接合点２２２に供給される。
【００２３】
第２の加算接合点２２２は、第１のフィードフォワード経路２１２からの変調器入力信号を正の端子に、第２の積分段２０４の出力からの信号を正の端子に、そして第２のフィードバック経路２２４からフィードバック係数（α）２２６を介して第４の積分段２０８の出力信号を負の端子に、受ける。第２の加算接合点２２２の出力は、利得係数ａ３  ２２８を有する第３の積分段２０６に、第３の加算接合点２３０に結合されている。
【００２４】
第３の加算接合点２３０は、第１のフィードフォワード係数ｂ１  ２３２を介して第１の積分段２０２からフィードフォワード信号を受け、第２のフィードフォワード係数ｂ２  ２３４を介して第２の積分段２０４からフィードフォワード信号を受け、また負の入力に、第３のフィードバック経路２３６を介して変調器２００の出力信号を受ける。第３の加算接合点の出力は、遅延ブロック２３８に接続されており、遅延ブロック２３８は第４の加算接合点２４０に接続されている。第４の加算接合点２４０は、利得係数（ｌ／ａ４）２４４及び微分回路２４６を有するフィードフォワード経路２１２から入力信号を受ける。第４の加算接合点２４０の出力は、第４の積分段２０８と利得係数ａ４  ２４８とに接続されており、第４の積分段２０８の出力は、コンパレータ２５０に接続されている。コンパレータ２５０は、第４の積分段２０８からの信号を基準信号２５２と比較し、コンパレータ２５０の出力は、入力信号のデジタル版を出力する出力信号部２５４に結合されている。
【００２５】
利得係数ａ１  ２１８，ａ２  ２２０，ａ３  ２２８，ａ４  ２４８，ｂ１  ２３２及びｂ２  ２３４は、変調器の安定性、ダイナミックレンジ、及び信号対量子化雑音比を変更するために、調整することが可能である。変調器２００をさらに修正するために、フィードバック経路、フィードフォワード経路及び信号経路に、補助的な利得ブロックを追加しあるいは除去することが可能であることは、十分理解されよう。さらに、第１及び第２の積分段２０２，２０４からのフィードフォワード経路のような、フィードフォワード経路及びフィードバック経路が、変調器に追加しあるいは除去することが可能である。
【００２６】
デルタシグマ変調器２００は、入力信号フィードフォワード経路を利用する改良された誤差処理の方法を実現する設計を具体化している。誤差処理素子の大部分より前で主信号経路に沿った点に入力信号を供給することにより、誤差処理素子の大部分は、入力信号と入力信号に関連する誤差信号の両方を処理するよりも信号誤差のみを計算するために、より効率的に使用することが可能である。したがって、デルタシグマ変調器とともに実装されたフィードフォワード経路は、回路の精度を改善することができる。入力信号フィードフォワード設計は、多数のデルタシグマ変調器回路と同様に、誤差処理を行う他の方式にも使用できることは十分理解されよう。
【００２７】
全体としての回路アーキテクチャは性能にとって重要であるが、積分器自体の設計も、同様に、変調器の性能に重要な影響を及ぼすことができる。複数の積分器を有する変調器において、回路の中で第１の積分器は、通常、最大の電力を消費しかつ最大の雑音を発生するので、第１の積分器は、通常、個別の設計選択の焦点となる。積分器を選択する場合に、通常考慮されるいくつかの特性には、セトリング(settling)性能、利得帯域幅積（単位利得帯域幅）、スルーレート(slew rate)及びダイナミックレンジが含まれる。
【００２８】
"Delta-Sigma Data Converters（デルタ−シグマデータ変換器）"（Steven Norsworthy, R.Schrejer and G. C. Temes編、IEEE Press, 1997）の１１．４節でBrandt, Ferguson及びRebeschiniにより論じられたデルタシグマ変調器を設計する１つの方法は、変調器の積分器、特に第１の積分器のための重要な設計仕様として、セトリングタイム(settling time)を重視している。上記の１１．４節によれば、積分器のセトリングタイムを決定する２つの要因は、ＲＣ時定数ならびに演算増幅器の応答とセトリングであり、演算増幅器のセトリングは、スルーレート、単位利得帯域幅、及び増幅器が配置される構成により決定される。この論文は、セトリングタイムは線形あるいは非線形である、と説明している。処理が線形であれば、結果として生じる誤差は積分器の利得誤差として見える。しかし、セトリング処理が非線形すなわち信号に依存するならば、結果として生じる誤差は歪みとして見える。Brandtらによれば、線形のセトリング誤差は単一ループ変調器の性能に対してほとんど影響しないが、非線形セトリング誤差は単一ループ変調器及び縦続接続変調器の両方の性能を劣化させる。
【００２９】
Brandtは、（信号依存性にかかわらずダイナミックレンジの要求が満足されていることを保証するために）回路が十分にセトリングすることを保証することにより非線形セトリングの影響を排除するための解決策を提案している。しかし、スルーイング(slewing)すなわち応答の遅延のために、不完全セトリングは、通常、非線形である。したがって、許容可能であって線形である不完全セトリングの形態は、一般的に観察される現象ではない。さらに、Brandtは、出力スイングの犠牲において単位利得帯域幅を改善可能であり、演算増幅器の最高速のセトリングタイムに対して、積分器利得を可能な限り小さくするべきであることを指摘している。
【００３０】
"Power Optimization of ΔΣ Analog-to-Digital Converters Based on Slewing and Partial Settling Consideration（スルーイング及び部分的セトリングの考慮にもとづくΔΣアナログ−デジタル変換器の電力最適化）"と題する Ravindranath Naiknaware及びTerri Fiezによる論文(IEEE Press, ISCAS, 1998)は、積分器のスルーイングと部分的セトリング動作に基づいて、低電力変調器の設計を得る技術を開示している。Naiknawareらは、スルーイング動作及び雑音歪みを減少するために必要とされる時定数の数を積分器の重要な設計仕様として、重視している。
【００３１】
Naiknawareは、最適な低電力積分器の設計を決定するために、信号対雑音及び歪み比（ＳＮＤＲ）に関する変調器性能のサーフェイスプロット(surface plot)とスライスドサーフェイスプロット(sliced surface plot)とを、セトリングのためのスルーイング及び時定数の数の関数として、使用している。最小消費電力の点において、ＳＮＤＲ曲線に沿った点が選択され、このような点におけるスルーイングと時定数の数とに対するＳＮＤＲの感度が、積分器のための設計仕様として重視されている。
【００３２】
デルタシグマ変調器の消費電力に関して、積分器は主要な関係を有している。したがって、積分器のためのコンポーネントと設計仕様は、変調器に対する特定の性能の要求によって選択されるべきである。オーディオのような特定の変調器の応用分野では、セトリング性能よりもダイナミックレンジの方が重要な積分器仕様である。したがって、Brandtにより提案された方法のような、ダイナミックレンジを犠牲にして雑音を減少するために積分器のセトリング性能を重視して変調器を設計することは、変調器の性能を損なうおそれがある。さらに、低電力変調器を設計するNaiknawareの方法では、ダイナミックレンジを適切に重視することが考慮されていない。
【００３３】
積分器の不完全セトリングのための緩和された要件は、デルタシグマ変調器の消費電力を大幅に減少させることができる。しかし消費電力の節減は変調器のダイナミックレンジを損なうことなく実現することができ、これは、変調器２００のような高次のデルタシグマ変調器にとって特別に重要であるが、１次及び２次の変調器に対しても同様に効果的である。
【００３４】
変調器の低電力性能を最適化する処理において、変調器の各積分器のスルーレートと利得帯域幅の要求とを小さくすることは、慎重に考慮することが可能である。各積分器の位置は、変調器の総合的な構造と規模(dimensioning)と同様に、積分器の特性をどの程度まで緩和できるかに直接影響する。スルーレートと利得帯域幅性能の要件とを過度に緩和した場合には、ジッタが存在する状態では、変調器の性能は、信号対雑音比（ＳＮＲ）とダイナミックレンジとに関して急激に劣化する。
【００３５】
したがって、ダイナミックレンジが損なわれない低電力変調器を設計するために、積分器特性を定めることができる。積分器設計において重視される重要な特性は、利得帯域幅積である。利得帯域幅積は、変調器に対する有利な設計特性を定めるために、変調器のサンプリング周波数と所望の分解能とに関係づけることができる。
【００３６】
完全なセトリングのために基準を緩和することは、本発明による変調器の１つの実施形態において、消費電力節減の主要な原因である。
従来は、積分器の利得帯域幅積が十分に大きいように積分器は作られており、サンプリング周期のおよそ半分以内で積分器出力は変換器の分解能の範囲内で充分に安定した。したがって、変換器分解能が高いほど、より多くの積分器時定数がサンプリング時間の間に存在していなければならない。この要件は次の数式で表現することができ、ここで、‘α’は許容可能なセトリングに対する時定数の数であり、‘ｎ’は変換器の分解能である。
【００３７】
【数１】
2005519560.tif 000003
【００３８】
時定数（α）の数を変換器分解能（ｎ）の関数として表現するために、式(1)は再配列することができる。
【００３９】
【数２】
2005519560.tif 000004
【００４０】
積分器時定数（τ）は、利得帯域幅積（ＧＢＷ）の関数として、次式のように表現できる。
【００４１】
【数３】
2005519560.tif 000005
【００４２】
さらに、サンプリング周期の２分の１以内にセトリングは起きるべきであるが、これは、多くの変調器で一般に許容可能な要件である、時定数（τ）の数（α）はサンプリング周波数（ｆs）に関連づけることができる。
【００４３】
【数４】
2005519560.tif 000006
【００４４】
式(2)，(3)及び(4)を組み合わせると、変換器分解能及びサンプリング周波数に関する利得帯域幅積に対する従来の条件は、次式のように定義される。
【００４５】
【数５】
2005519560.tif 000007
【００４６】
式(5)を再配列することにより、変換器分解能に関して、サンプリング周波数と利得帯域幅との間で比率を定義することができる。
【００４７】
【数６】
2005519560.tif 000008
【００４８】
式(7)は、（ｌｎ ２）／πに対して近似的な値を使用している。したがって、式(7)の比率は、前述の補聴器及び携帯電話機のような低消費電力が有利である音声応用のためのデータ変換器の設計に使用できる。例えば、サンプリング周波数ｆs＝１．２８ＭＨｚ及び１６ビット分解能（ｎ＝１６）を用いる変換器において、式(5)は、ＧＢＷ＞４．５１ＭＨｚである利得帯域幅積ＧＢＷを与えるであろう。したがって、この応用のための従来の変換器は、５ＭＨｚ以上のＧＢＷを有するように設計されている。しかしながら、この式で表されるもの未満の利得帯域幅積を有する変調器をオーディオ通信関連製品に組み入れることによって、消費電力と得られる性能との間のトレードオフに関して最適な特性を有する回路をもたらされることが、発見された。
【００４９】
図６は、１．２８ＭＨｚのサンプリング周波数を使用する理想的な１６ビット変換器に関する入力信号レベルの関数としてのＳＮＲのグラフであり、図７は、各積分器（Ａ１〜Ａ４）に関して３ＭＨｚのＧＢＷを有し、５００ｐｓRMSのジッタが存在する状態での１．２８ＭＨｚのサンプリング周波数を有する１６ビット変調器の実際の性能である。図６及び図７からわかるように、理想的な変調器の動作に関して約１１０ｄＢのダイナミックレンジでピークＳＮＲは１０２ｄＢであり、すべての積分器（Ａ１〜Ａ４）に関して３ＭＨｚのＧＢＷを有する変調器の実際の性能は、１０２ｄＢのピークＳＮＲと１１０ｄＢのダイナミックレンジとを有する。したがって、式(7)により与えられる４．５１ＭＨｚのしきい値以下にＧＢＷを減少させても、変調器のダイナミックレンジを損なうことなく許容可能なＳＮＲを得ることができる。
【００５０】
しかしながら、セトリング性能への要求をあまりに小さくすると、ジッタが存在する状態では、ＳＮＲ及びＤＲの両方を大きく低下がもたらされることがある。図８は、ジッタが存在する状態で１．２８ＭＨｚのサンプリング周波数を使用する１６ビット変調器に関する、入力信号レベルの関数としてのＳＮＲのグラフである。図８の図示された各線に関して、積分器（Ａ１〜Ａ４）の１つのＧＢＷは３ＭＨｚから０．５ＭＨｚに低下させ、他の３つの積分器のＧＢＷは３ＭＨｚのレベルに留めている。線３０２は積分器Ａ１が０．５ＭＨｚのＧＢＷを有する場合の変調器の性能に対応し、線３０４は積分器Ａ２が０．５ＭＨｚのＧＢＷを有する場合の変調器の性能に対応し、線３０６は積分器Ａ３が０．５ＭＨｚのＧＢＷを有する場合の変調器の性能に対応し、線３０８は積分器Ａ４が０．５ＭＨｚのＧＢＷを有する場合の変調器の性能に対応する。グラフからわかるように、変調器の性能は図６に示す理想的な性能から大幅に低下している。したがって、ＧＢＷに対して約０．５ＭＨｚの下限を定めることができ、この下限では、性能は、オーディオ応用には不適当である。
【００５１】
したがって、図３及び図５の変調器の性能を使用する積分器の仕様に関して許容可能な変換器の性能のための基準を決定することができる。したがって、分解能が「ｎ」である変調器のＧＢＷ対サンプリング周波数の比の許容範囲は、約０．０４ｎと約０．２５ｎの間であろう。数値「０．０４」及び「０．２５」は近似値であり、そのように解釈されるべきであることは十分理解されよう。
【００５２】
図７に示すように、３ＭＨｚのＧＢＷ、１．２８ＭＨｚのサンプリング周波数及び１６ビットの分解能を有する変調器は、ＧＢＷ対サンプリング周波数の比が、従来技術の基準である式(7)によって示されたもの以下である２．３４であっても、許容可能なＳＮＲとＤＲ特性を示す。したがって、本発明による実施の一形態によれば、分解能が「ｎ」である変調器のＧＢＷ対サンプリング周波数の比に関して上述に定義する特性を満足させる変調器は、許容可能なダイナミックレンジとＳＮＲを保つ一方で、消費電力が低下する。
【００５３】
以上に示した設計技術と仕様を取り入れることは、図１〜図２に示すような補聴器及びデータ変換器を有するオーディオ回路において、省電力の利点がある。このような装置において電力消費を低減することにより、その結果、電池寿命が延びる。
【００５４】
前述の説明は、本発明のいくつかの実施の形態を詳述している。しかし、前述の説明が文面上ではいかに詳細であろうとも、本発明がさまざまな方法で実施できることは、十分理解されるであろう。上に述べたと同じように、いくつかの特徴あるいは本発明による態様を説明する特定の用語の使用は、その用語が、その用語が関連する本発明による特徴あるいは態様の任意の特定の特性を含むように制限されるために、本明細書において再定義されている、ことを示唆すると解釈されるべきではないことに、注目するべきである。したがって、本発明の範囲は、添付した特許請求の範囲及びそのあらゆる均等物のとおりに解釈されるべきである。
【図面の簡単な説明】
【００５５】
【図１Ａ】補聴器の代表的な図である。
【図１Ｂ】補聴器の代表的な図である。
【図２】代表的なオーディオ回路のブロック図である。
【図３】従来技術によるデルタシグマ変調器のブロック図である。
【図４】本発明による変調器の実施の一形態のブロック図である。
【図５】本発明による変調器の実施の一形態のブロック図である。
【図６】理想的なデータ変換器に対する入力信号レベルの関数としてのＳＮＲのグラフである。
【図７】ジッタが存在する状態で３ＭＨｚの利得帯域幅積を有するデータ変換器に対する入力信号レベルの関数としてのＳＮＲのグラフである。
【図８】ジッタが存在する状態で０．５ＭＨｚの利得帯域幅積を有するデータ変換器に対する入力信号レベルの関数としてのＳＮＲのグラフである。
【図１Ａ】
2005519560.tif 000009
【図１Ｂ】
2005519560.tif 000010
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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