(57)【要約】キューシステムは、複数入力からの入力データを受信する共通バッファを使用し、入力ストリームがそれらの入力データを供給する際に共通バッファ内のメモリ素子を前記入力データストリームに割り当てる。複数入力共通バッファから個々のデータ項目を独立して制御された状態でアンロードすることを可能にするため、このシステムは、各入力ストリームにおける各データ項目に割り当てられるバッファの記憶場所のマッピングを維持する。各データ項目のマッピングを維持することに関連するメモリおよびオーバーヘッドを最小限にするため、各入力ストリームに割り当てられる記憶場所は、連続的な先入れ先出しキューにおいて維持される。後段の受信システムが特定の入力ストリームからデータ項目を受信する準備が整っていることを認識すると、割り当てられた記憶場所の識別が入力ストリームのキューから除去され、共通バッファ内の割り当てられたメモリにあるデータ項目は受信装置へ供給される。
2005519371.tif 000002
【特許請求の範囲】
【請求項１】
複数入力キューシステムであって、
複数のメモリ素子を含むバッファと、
複数の入力ストリームのうちの選択入力ストリームからのデータ項目を記憶するための前記複数のメモリ素子のうちのメモリ素子を割り当てるように構成されたアロケータと、
前記選択入力ストリームに対応する出力を求める要求を受信し、
前記選択入力ストリームを求める前記要求に基づいて、前記メモリ素子に関連したアドレスを決定し、
前記メモリ素子に関連した前記アドレスに基づいて、前記メモリ素子からの前記データ項目を出力として供給するように構成されたマッパとを具備してなる、複数入力キューシステム。
【請求項２】
前記アロケータに操作可能に結合され、前記選択入力ストリームからの前記データ項目を前記メモリ素子にルーティングするように構成された第１のスイッチをさらに含む、請求項１に記載の複数入力キューシステム。
【請求項３】
前記マッパに操作可能に結合され、前記メモリ素子からの前記データ項目を前記出力にルーティングするように構成された第２のスイッチをさらに含む、請求項２に記載の複数入力キューシステム。
【請求項４】
前記アロケータはさらに、前記選択入力ストリームからの割り当てを求める要求に基づいて前記メモリ素子を割り当てるように構成されている、請求項１に記載の複数入力キューシステム。
【請求項５】
前記アロケータはさらに、
前記複数の入力ストリームのうちの他の入力ストリームからの割り当て要求を受信し、
前記他の入力ストリームからの前記割り当て要求および前記選択入力ストリームからの前記割り当て要求の相対的な優先順位を決定し、
前記相対的優先順位に基づいて前記選択入力ストリームを識別するように構成されている、請求項４に記載の複数入力キューシステム。
【請求項６】
前記アロケータはさらに、
前記複数の入力ストリームのうちの他の入力ストリームからの割り当て要求を受信し、
前記他の入力ストリームからの他のデータ項目を記憶するための前記複数のメモリ素子のうちの他のメモリ素子を割り当てるように構成されている、請求項４に記載の複数入力キューシステム。
【請求項７】
前記アロケータは、前記選択入力ストリームからの前記データ項目を記憶するための前記メモリ素子を割り当てると同時に、前記他のメモリ素子を割り当てるように構成されている、請求項６に記載の複数入力キューシステム。
【請求項８】
前記マッパはさらに、
前記他の入力ストリームに対応する出力を求める要求を受信し、
前記他の入力ストリームを求める前記要求に基づいて、前記他のメモリ素子に関連したアドレスを決定し、
前記他のメモリ素子に関連した前記アドレスに基づいて、前記他のメモリ素子からの前記他のデータ項目を複数入力キューシステムからの出力として供給するように構成されている、請求項６に記載の複数入力キューシステム。
【請求項９】
複数の入力ストリームからデータを受信するように構成されたバファシステムであって、
複数のメモリ素子と、
複数の入力マルチプレクサであって、各入力マルチプレクサは前記複数のメモリ素子のうちのメモリ素子に結合された複数の入力マルチプレクサと、
前記複数のメモリ素子に操作可能に結合され、前記複数の入力マルチプレクサに対する割り当てコマンドによって、前記複数の入力ストリームのうちの１つ以上の入力ストリームを対応する１つ以上のメモリ素子に結合するように構成されたアロケータとを具備してなる、バファシステム。
【請求項１０】
前記アロケータに操作可能に結合されたマッパであって、
前記割り当てコマンドに対応する情報を記憶するように構成されたメモリと、
前記メモリに操作可能に結合され、前記割り当てコマンドに対応する前記情報にアクセスし、それによって前記複数の入力ストリームのうちの選択入力ストリームに対応する前記１つ以上のメモリ素子の識別を供給するように構成されたマルチプレクサとを含む、
マッパと、
前記複数のメモリ素子および前記マッパに操作可能に結合され、前記選択入力ストリームに対応する前記１つ以上のメモリ素子の前記識別に基づいて前記複数のメモリ素子のうちの選択メモリ素子をバファシステムの出力に結合するように構成された出力マルチプレクサと、
をさらに含む、請求項９に記載のバファシステム。
【請求項１１】
前記マッパの前記メモリは複数のキューを含み、前記複数のキューの各キューは前記複数の入力ストリームの各入力ストリームに対応している、請求項１０に記載のバファシステム。
【請求項１２】
複数の入力ストリームからのデータ項目をバッファリングする方法であって、
前記複数の入力ストリームのうちの１つ以上の入力ストリームから入力通知を受信することと、
複数のメモリ素子のうちの選択メモリ素子を前記１つ以上の入力ストリームのうちの選択入力ストリームに割り当てることと、
前記選択入力ストリームから前記選択メモリ素子に、受信されたデータ項目を記憶することと、
前記選択入力ストリームに対応する前記選択メモリ素子の識別を記憶することと、
前記選択入力ストリームを識別するアンロード要求を受信することと、
前記選択入力ストリームに対応する前記選択メモリ素子の識別に基づいて、前記選択メモリ素子からの受信データ項目を供給することとを含む、方法。
【請求項１３】
前記複数のメモリ素子のうちの複数の選択メモリ素子を前記１つ以上の入力ストリームのうちの複数の選択入力ストリームに割り当てることと、
前記複数の選択入力ストリームの各々から前記複数の選択メモリ素子の対応する各々に、受信されたデータ項目を記憶することと、
前記複数の選択入力ストリームの各々に対応する前記複数の選択メモリ素子の各々の識別を記憶することとをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記選択メモリ素子の前記識別を記憶することは、
前記選択入力ストリームに関連した前記先入れ先出しキュー内に前記識別を配置することを含み、
前記受信データ項目を供給することは、
前記選択入力ストリームに関連した前記先入れ先出しキューから前記識別を除去することを含む、請求項１２に記載の方法。
【請求項１５】
前記複数のメモリ素子のうちの各メモリ素子は、現在使用されているものおよび現在使用されていないものとして動的に分類可能であり、
前記選択メモリ素子を割り当てることは、
現在使用されていないものとして分類された前記複数のメモリ素子のうちの１つを前記選択メモリ素子と識別することと、
前記選択メモリ素子を現在使用されているものとして分類することとを含み、
前記受信データ項目を供給することは、
前記選択メモリ素子を現在使用されていないものとして分類することとを含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、コンピュータおよび通信システムの分野に関し、特に共通出力ポートへルーティングされる複数入力ストリームを受信するシステムに関するものである。
【背景技術】
【０００２】
複数入力共通出力システムは技術的に知られている。複数ホストが、例えば、共通サーバにデータを伝達し、複数プロセッサが共通メモリ装置へアクセスし、複数データストリームが共通伝送媒体へルーティングされるなどである。通常、複数入力システムへの入力は、１つ以上の入力ストリームからのアクティビティのバースト（動作の突発）を特徴としている。このようなアクティビティのバーストの間、入力データの到着速度は通常、後段の受信システムへのデータの許容出力速度を超過し、バッファリングを行ってデータの損失を防止しなければならない。
【０００３】
従来、設計の最優先事項を最大メモリ使用効率とするか最大性能とするかによって、２種類のシステムの一方を用いて共通出力への複数入力ストリームのルーティングを管理していた。
【０００４】
メモリ効率に関する実施の形態において、入力ストリームからのデータをキューに入れるための共通バッファを設け、入力ストリームを供給する各プロセスによって、所定の制御プロトコルに応じてこの共通バッファへのアクセスを制御する。この共通バッファからデータをアンロードして共通出力に供給する。共通バッファを使用して様々な入力ストリームからのフローを受信するので、バッファの大きさを所定の総合到着速度に対して最適化することができる。即ち、すべての入力ストリームが同時に作動する可能性は極めて低いので、共通バッファは、すべてのストリームからの最大のフローを同時に受け入れるのに必要とされる大きさよりも実質的に小さな大きさとされている。しかし、他のすべてのプロセスが共通バッファへのアクセスを待機している間に質の悪いプロセスが共通バッファを拘束してしまう可能性があるため、このような実施の形態の性能は、入力ストリームを供給する最も性能の悪いプロセスに左右される。
【０００５】
複数入力を供給するプロセス間の独立性を維持するために、図１のシステム１００で示されるように、従来の高性能複数入力システムは通常、複数入力バッファを使用している。各バッファ１１０には、その対応する入力ストリーム１０１からデータを受信するためのキューが設けられている。図１の例においては、受信システムは”Ｕｎｌｏａｄ（ｎ）”コマンドをアサートしてｎ番目のキューから次に利用可能なデータ項目を選択し、次にこの選択されたデータ項目Ｑｎは受信システムに順次伝達される。特定の入力データストリームｎの選択は通常、優先順位スキームに基づいて行われる。図示されていないが、システム１００は通常、入力ストリームからのデータが利用可能であることを受信システムに通知する手段を含み、受信システムは、ストリームに関連する優先順位に基づいて利用可能なストリームから選択を行う。例えば、システム１００における送信制御、およびそれぞれシステム１００および受信システムによる送信および受信制御の組み合わせ等を含む、複数の入力ストリームからのデータフローを制御するための他のプロトコルが、一般的に使用されている。このようにして、特定の入力ストリームの選択は、上記の優先順位スキームに加えまたはその代わりに、先入れ先出し選択やラウンドロビン選択等を含む様々なスキームのいずれかによって行うようにしてもよい。
【０００６】
複数入力システムの設計上の選択においては、入力キューの大きさＤを選択することが含まれる。予測された入力および出力速度に基づいてキューの大きさＤを決定することによって、キューがオーバーフローとなる可能性を最小限にすることができる。便宜上、システム１００の各入力ストリーム１０１に関連するキューは同様の大きさで示されている。特定の入力ストリームが他の入力ストリームとは実質的に異なる速度であることが分かっている場合、より小さなまたはより大きなキューの大きさを割り当てるようにしてもよい。図示されているように、システム１００は、後段の受信システムの予想処理速度に基づいて、入力ストリームのいずれかからのＤデータ項目の最大のバーストを許容するように構成されている。あらゆる入力ストリームでのデータ項目の到着の予想分布および後段の受信システムによるデータ項目の除去の予想分布を考慮してＤの最適値を決定するキュー理論技術は技術的に知られている。
【０００７】
キューの大きさＤは各データストリームからのデータ項目の予想到着速度に基づいているため、各キューは最悪の場合の到着予測値に対応する大きさにされている。特定の入力ストリームがそのキューを満たしてしまいそうになることは頻繁にあるが、すべての入力ストリームが同時にそれらのキューをすべて満たしてしまいそうになる可能性は通常極めて低い。他の観点からすると、所定の時刻におけるすべてのキュー間での未使用記憶場所の数は通常極めて多いため、従来の複数キュー複数入力システム１００のメモリ使用効率は極めて低い。
【発明の開示】
【０００８】
この発明の目的は、メモリ使用効率を最大限にする複数入力装置および方法を提供することである。この発明のさらなる目的は、高性能を維持しながら、メモリ使用効率を最大限にする複数入力装置および方法を提供することである。この発明のさらなる目的は、メモリ装置によって使用される領域を最小限にする高性能複数入力装置を提供することである。
【０００９】
これらの目的および他の目的は、複数入力からの入力データを受信する共通バッファを使用する複数入力キューシステムと、入力ストリームがそれらの入力データを供給する際に共通バッファ内のメモリ素子を前記入力データストリームに割り当てるローカルアービトレーションユニットとを提供することによって達成される。複数入力共通バッファから個々のデータ項目を独立して制御された状態でアンロードすることを可能にするため、このシステムは、各入力ストリームにおける各データ項目に割り当てられるバッファの記憶場所のマッピングを維持する。各データ項目のマッピングを維持することに関連するメモリおよびオーバーヘッドを最小限にするため、各入力ストリームに割り当てられる記憶場所は、連続的な先入れ先出しキューにおいて維持される。後段の受信システムが特定の入力ストリームからデータ項目を受信する準備が整っていることを認識すると、割り当てられた記憶場所の識別が入力ストリームのキューから除去され、共通バッファ内の割り当てられたメモリにあるデータ項目は受信装置へ供給される。
【発明を実施するための最良の形態】
【００１０】
本発明を添付された図面を参照して一例としてさらに詳細に説明する。
【００１１】
全図を通して、同一の参照番号により同様のまたは対応する特徴または機能を示す。
【００１２】
図２は、この発明による複数入力キューシステム２００の一例のブロック図である。このシステム２００はデュアルポートメモリ２２０を含み、このメモリ２２０への書き込みはアロケータ／アービトレータ２４０（以下、アロケータ２４０）によって制御され、メモリ２２０からの読み出しはマッパ／シーケンサ２５０（以下、マッパ２５０）によって制御される。メモリ２２０の書き込みおよび読み出しプロセスは、それぞれスイッチ２１０およびスイッチ２６０によって記号で表されている。
【００１３】
図２に示されているように、メモリ２２０はＰ個のアドレス可能メモリ素子を含み、各メモリ素子はいずれかの入力ストリーム１０１からのデータ項目を受け入れるのに十分な幅Ｗとなっている。従来のキュー理論技術を使用して、メモリ２２０のオーバーフローを回避する際に所定の信頼度を与えるために必要とされるメモリ素子の数Ｐを、図１の従来技術のシステム１００に関連して上述したように、予想入力および出力流量速度に基づいて決定することができる。システム２００のパラメータＰは少なくともシステム１００におけるパラメータＤと同じ大きさであることが好ましい。尚、システム１００は合計Ｎ×Ｄ個の幅Ｗのメモリ素子を含んでいるが、メモリ２２０は合計Ｐ個の幅Ｗのメモリ素子を含んでいる。
【００１４】
アロケータ２４０はメモリ２２０内の現在使用されていないメモリ素子の場所を供給するように構成されており、スイッチ２１０内に出力スイッチＳｂで示されているように、入力ストリーム１０１からの次のデータ項目が前記場所に向けられる。入力ストリーム１０１とアロケータ２４０との間の点線で示されているように、入力ストリーム１０１が送信されるべき新たなデータ項目を有している時、アロケータ２４０は必ず通知を受信するように構成されている。好ましい実施の形態において、２つ以上の入力ストリーム１０１が同時に送信されるべきデータを有している場合には、アロケータ２４０はアービトレーションロジックを含む。簡単な実施の形態において、例えばスイッチ２１０に対する入力ポートに連続的な順番の優先順位を割り当て、第１のポートに最も高い優先順位を与え、第２のポートにそれより低い優先順位を与え、同様に続ける。各入力ストリームＭ１、Ｍ２．．．ＭＮは、その優先順位に応じて特定のポートに物理的に接続される。このような例において、アロケータ２４０は、送信されるべきデータ項目を有する最も小さな番号の付けられたポートを、入力スイッチＳａを介して選択するだけである。各データ項目の内容に基づいた、または１つ以上の入力ストリーム２０１からの過去の送信記録に基づいた動的優先順位決定等を含む他の優先順位スキームは技術的に知られている。または、単純なラウンドロビン入力選択スキームを用いてもよく、この場合、アロケータ２４０は新たなデータのために各入力ストリーム２０１を順次サンプリングし、サンプリング順に新たなデータをメモリ２２０内の次に利用可能な未使用メモリ素子へルーティングする。当業者は、特定のスキームを使用して様々な入力ストリーム間の潜在的な衝突を解決することは、この発明の原理と無関係であることを認識するであろう。
【００１５】
尚、以下さらに説明するように、アロケータ２４０は個々のメモリ素子からデータ項目が除去されたことに注目するように構成されている。各データ項目が除去されると、このデータ項目を含んでいたメモリ素子は、現在使用されていないメモリ素子として新たなデータ項目を受け入れるために利用することができる。Ｐ個のメモリ素子のすべてがまだ除去されていないデータ項目で満たされている場合にのみ、メモリ２２０のオーバーフローが発生する。
【００１６】
あらゆる入力ストリームはメモリ２２０内の現在使用されていないあらゆるメモリ素子へアクセスすることができるため、システム１００は、背景技術の項で説明した共通バッファシステムのメモリ使用効率を示す。しかし、アロケータ２４０は必要に応じてそれぞれの利用可能なメモリ素子を割り当てるように構成されているため、システム２００は、入力ストリームを供給しているプロセスの１つ以上によるメモリ２２０の制御に依存することはない。
【００１７】
さらに、アロケータ２４０の割り当ておよび調整機能、特にアロケータのスイッチ２１０との相互作用は入力ストリーム１０１を供給するプロセスと実質的に無関係であるため、入力ストリーム１０１を供給するプロセスを変更する必要なくアロケータ２４０およびスイッチ２１０を変更することができる。例えば、性能を向上させ且つ入力ストリーム１０１間で衝突を起こす可能性を軽減するため、メモリ２２０内の複数メモリ素子に複数データ項目を同時にルーティングすることが可能となるようにスイッチ２１０を構成してもよい。即ち、入力スイッチＳａはＮ乃至１スイッチとして、また入力スイッチＳｂは１乃至Ｐスイッチとして図２に示されている。または、ｋ同時転送までをサポートするため、スイッチＳａおよびＳｂをそれぞれＮ乃至ｋおよびｋ乃至Ｐスイッチとしてもよい。しかし、このような変更は、Ｎ乃至ｋスイッチと比較してデータ項目を供給するプロセスをＮ乃至１スイッチに対応するように変更させる必要がないという点において、入力ストリームＭ１．．．ＭＮに対して“トランスペアレント”となる。
【００１８】
マッパ２５０は、データ項目が適切な順序でメモリ２２０からアンロード／除去されることを保証するように構成されている。出力データ項目Ｑｎの配列が、データ項目が受信される時と同一の配列に対応するように意図されている場合、マッパ２５０は、スイッチ２１０内の制御スイッチＳｂに適用される同一の配列を使用して動作すればよい。即ち、例えば、メモリ２２０内のメモリ素子を順次選択するようにスイッチＳｂが動作する場合、マッパ２５０も、メモリ２２０内のメモリ素子を順次選択して後段の受信システムに伝達するように構成される。しかし、通常、システム２００は、後段の受信システムがある程度独立してデータ項目を受信することが可能となるように構成されている。
【００１９】
典型的な実施の形態においては、背景技術の項で上述したように、受信システムは、データ項目が複数入力キューシステム２００で受信される配列と異なる場合がある配列のデータ項目を要求する。好ましい実施の形態において、システム２００は受信システムが入力ストリームｎを特定することができるように構成されており、その入力ストリームｎから次のデータ項目が送られる。このようにして、例えば、入力ストリームｎでのプロセスで受信システムにｍ個のデータ項目を送るための要求を開始してもよく、その後、他の入力ストリーム１０１からシステム２００に他のデータ項目が到着していることとは無関係に、受信システムはキューシステム２００にｍ個の”Ｕｎｌｏａｄ（ｎ）”コマンドを送ってこれらｍ個のデータ項目を受信する。即ち、各入力ストリームに対応してデータ項目が順次受信システムに供給されるが、受信システムは、他の入力ストリームからのデータ項目の到着の順番とは無関係に、選択入力ストリームにデータ項目を要求するようにしてもよい。
【００２０】
受信システムが選択入力ストリームに一連のデータ項目を要求することを可能とするために、アロケータ２４０は各メモリ素子場所の各入力ストリームｎに対する割り当てをストリーム−素子対（ｎ、ｐ）としてマッパ２５０に伝達する。これによってマッパ２５０は、各入力ストリームｎからの各到着データ項目へ順次割り当てられる各メモリ素子場所インジケータｐｎのリストを維持する。受信システムが特定の入力ストリームｎに”次の” データ項目を要求する時、マッパ２５０は入力ストリームｎに関連したリストから次の場所インジケータｐｎを抽出し、その場所インジケータｐｎを用いてスイッチ２６０を介してメモリ素子ｐの内容を出力Ｑｎとして供給する。この場所インジケータｐｎは入力ストリームｎに関連したリストから除去され、その後アロケータ２４０はこのメモリ素子ｐを現在使用されていない記憶場所として含む。
【００２１】
図３は、図２のシステム２００内のマッパ２５０として使用するのに適した、この発明による複数キューメモリ割り当てマップを有する複数入力キューシステム３００の一例のブロック図である。マッパ２５０の他の実施の形態については、この開示内容を考慮すれば当業者には明らかとなるであろう。
【００２２】
図３の実施例において、マッパ２５０は複数先入れ先出し（ＦＩＦＯ）キュー３５５を含んでおり、各キュー３５５は複数入力キューシステム３００に対応する入力ストリーム１０１に関連付けられている。アロケータ２４０がメモリ素子ｐを入力ストリームｎに割り当てる時、このメモリ素子ｐのアドレスは入力ストリームｎに対応するキューに記憶され、このインデックスｎは入力ストリームｎに対応するキュー３５５を選択するために用いられる。各新たなデータ項目が入力ストリームから受信されると、データ項目が記憶されているアドレスｐは順次その入力ストリームに対応するキューに記憶される。
【００２３】
図３の一例のマッパ２５０内の各キュー３５５は、図１示された従来技術のキューの長さに対応して、キュー長さＤを有して示されている。尚、図１のキュー１１０の幅はＷであるため、各キュー１１０の全体の大きさはＤ×Ｗとなる。図３の各キュー３５５はＰ個のメモリ素子へのアドレスを記憶するように構成されているため、各キュー３５５の全体の大きさはＤ×ｌｏｇ２Ｐとなる。典型的な実施の形態においては、アドレスの幅ｌｏｇ２Ｐは通常、データ項目の幅よりも実質的に小さくなっている。例えば、データ項目が３２ビット幅であり、バッファ２２０が１０２４個のデータ項目（ｌｏｇ２（１０２４）＝１０）を保持するように構成されている場合、図３のキュー３５５は図１のバッファ１１０の大きさの３分の１（１０／３２）よりも小さくなる。
【００２４】
受信システムが選択入力ストリームに次のデータ項目を要求する時、”Ｕｎｌｏａｄ（ｎ）”コマンドによって、マルチプレクサ／セレクタ３５０は選択入力ストリームｎに対応するキューを選択し、次に利用可能なインデックスｐｎは選択キュー３５５から除去される。インデックスｐｎを用いてそのスイッチ／マルチプレクサ２６０を介して対応するメモリ素子ｐを選択して、受信システムからのＵｎｌｏａｄ（ｎ）要求に対応する出力Ｑｎを供給する。メモリ素子ｐ内のデータ項目を出力用に選択した後、アロケータ２４０がメモリ素子ｐを現在使用されていないメモリ素子として含むことによって、必要に応じてこのメモリ素子ｐを新たに到着したデータ項目に割り当てることが可能となる。
【００２５】
図３にはまた、メモリ２２０内の選択されたメモリ素子ｐへ入力ストリーム１０１からの次のデータ項目をルーティングするように構成された複数入力複数出力スイッチ２１０の実施形態が示している。一例のスイッチ２１０はメモリ２２０の各メモリ素子に対応したマルチプレクサ／セレクタ３１０を含み、これはアロケータ２４０からのｓｅｌｅｃｔ（ｎｐ）コマンドによって使用可能になる。この例においては、各メモリ素子に関連した各マルチプレクサ／セレクタ３１０はｓｅｌｅｃｔ（ｎｐ）コマンドを受信するように構成されており、ｎｐはメモリ素子に割り当てられた選択入力ストリームを識別するものである。このようにして、ｎ番目の入力ストリームからのデータ項目はｐ番目のメモリ素子にルーティングされる。尚、この例では、複数同時入力ストリームからのデータ項目の記憶が可能となる。即ち、例えば、入力ストリーム１、３および７がデータ項目の送信を現在試みており、且つメモリ素子２、８および１３（他にも可能性あり）が現在使用されていない場合、好ましい実施の形態におけるアロケータ２４０が、それぞれメモリ素子２、８および１３に関連付けられたマルチプレクサ３１０へｓｅｌｅｃｔ（１）、ｓｅｌｅｃｔ（３）およびｓｅｌｅｃｔ（７）コマンドをアサートすることによって、入力ストリーム１をメモリ素子２へ、入力ストリーム３をメモリ素子８へ、および入力ストリーム７をメモリ素子１３へ同時にルーティングする。
【００２６】
割り当てられた記憶場所に複数入力ストリームからのデータ項目をルーティングする他の方法については、この開示内容を考慮すれば当業者には明らかとなるであろう。例えば、図３は、Ｎ個の入力ストリームから選択する、バッファ２２０の各メモリ素子と関連したＮ乃至１マルチプレクサ３１０を示しており、他の実施の形態においては、１乃至Ｐセレクタを各入力ストリーム１０１と関連されて、各入力ストリームをバッファ２２０の選択されたメモリ素子へルーティングするようにしてもよい。
【００２７】
以上は、単に本発明の原理を例証したものである。従って、当業者は、ここでは明確に説明および図示されてはいないが、本発明の原理を実施し、且つ請求の範囲の趣旨に含まれる様々な構成を考案することができるであろう。
【図面の簡単な説明】
【００２８】
【図１】図１は、従来技術の複数入力キューシステムの一例のブロック図である。
【図２】図２は、この発明による複数入力キューシステムの一例のブロック図である。
【図３】図３は、この発明による複数キューメモリ割り当てマップを有する複数入力キューシステムの一例のブロック図である。
【図１】
2005519371.tif 000003
【図２】
2005519371.tif 000004
【図３】
2005519371.tif 000005
【国際調査報告】
2005519371.tif 000006
2005519371.tif 000007
2005519371.tif 000008