(57)【要約】半導体デバイスのリードフレーム（２０）がパドルリング（２２）を備えており、パドルリング（２２）は、内周（２４）と、外周（２６）と、集積回路ダイ（３０）を受け入れるよう内周（２４）の内部に設置されたキャビティ（２８）とを有している。第１の端子列（３２）は外周（２６）を取り囲んでおり、第２の端子列（３４）は第１の端子列（３２）を取り囲んでいる。第１の端子列（３２）の各端子は個々にパドルリング（２２）に接続されており、第２の端子列（３４）の各端子は接続バー（７８、７９）の一側面に接続されており、接続バー（７８、７９）の一側面は第１の列の端子（３２）の１つ又はパドルリング（２２）に接続されている。
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【特許請求の範囲】
【請求項１】
内周と、外周と、集積回路ダイを受け入れるよう前記内周の内部に設置されたキャビティとを有しているパドルリングと、
一般に同パドルリング外周を取り囲んでいる第１の端子列と、
同第１の端子列を取り囲んでいる第２の端子列と、
を備えている半導体デバイスのリードフレーム。
【請求項２】
前記パドルリングの外周が間隔を空けた複数の突出を備えている請求項１のリードフレーム。
【請求項３】
前記パドルリングの内周も間隔を空けた複数の突出を備えている請求項２のリードフレーム。
【請求項４】
前記キャビティの内部に設置されたパドルフラッグ部材を更に備え、同パドルフラッグ部材が前記集積回路ダイを支持している請求項１のリードフレーム。
【請求項５】
前記フラッグ部材が前記パドルリングと一体化されている請求項４のリードフレーム。
【請求項６】
前記第１の端子列の各端子が個々に前記パドルリングに接続されている請求項１のリードフレーム。
【請求項７】
前記第２の端子列の各端子が接続バーの一側面に接続されている請求項６のリードフレーム。
【請求項８】
前記パドルリングが一般に正方形の形状であり、前記接続バーが前記第１の端子列の端子の少なくとも１つ又は前記パドルリングに前記パドルリングの角で接続されている請求項７のリードフレーム。
【請求項９】
別の端子列が前記接続バーのもう一方の側面に接続されており、同別の端子列が第２の集積回路ダイに接続するためのものである請求項８のリードフレーム。
【請求項１０】
前記リードフレームが銅で形成されている請求項１のリードフレーム。
【請求項１１】
前記リードフレームがエッチング処理によって形成されている請求項１０のリードフレーム。
【請求項１２】
内周と外周と前記内周の内部に設置されたキャビティとを有しているパドルリングと、
一般に前記パドルリング外周を取り囲んでいる第１の端子列と、
前記第１の端子列を取り囲んでいる第２の端子列と、
前記キャビティの内部に配置され前記パドルリングに取り囲まれた集積回路ダイと、を備えており、同ダイが複数のダイパッドを有しており、同複数のダイパッドが前記第１及び第２の端子列の端子のそれぞれに電気的に接続されている、半導体デバイス。
【請求項１３】
前記キャビティの内部に設置されて、前記集積回路ダイを支持しているフラッグ部材と、
同フラッグ部材に前記ダイを固定するために該フラッグ部材の上面に配置された接着材料層とを更に備えている請求項１２の半導体デバイス。
【請求項１４】
前記フラッグ部材が前記パドルリングと一体化されている請求項１３の半導体デバイス。
【請求項１５】
前記集積回路ダイと前記第１及び第２の端子列と前記パドルリングの上面は封止剤で覆われており、前記第１及び第２の端子列の少なくとも底面は露出している請求項１２の半導体デバイス。
【請求項１６】
前記パドルリングの前記内周が間隔を空けた複数の突出を備えている請求項１２の半導体デバイス。
【請求項１７】
前記パドルリングの前記外周も間隔を空けた複数の突出を備えている請求項１６の半導体デバイス。
【請求項１８】
半導体デバイスをパッケージする方法であって、
リードフレームを形成する工程であって、同リードフレームは、内周と外周と前記内周の内部に設置されたキャビティとを有しているパドルリングと、前記パドルリング外周を取り囲んでおり個々に前記パドルリングに接続されている第１の端子列と、前記第１の端子列を取り囲んでいる第２の端子列とを備えており、同第２の端子列の端子が接続バーに接続されており、前記接続バーが前記第１の端子列の端子の少なくとも１つ及び前記パドルリングに接続されており、
集積回路ダイを前記キャビティの内部に配置する工程と、
前記集積回路ダイのダイパッドを前記第１及び第２の端子列の端子に電気的に接続する工程と、
前記第１の列の端子を前記パドルリングから分離する、第１のシンギュレーション操作を実行する工程と、
前記第２の列の端子を前記接続バーから分離し、前記接続バーを前記第１の端子列の端子の少なくとも１つ及び前記パドルリングのうち接続されている一方から分離する、第２のシンギュレーション操作を実行する工程と、
からなる半導体デバイスをパッケージする方法。
【請求項１９】
前記集積回路ダイの上面にモールディング材料を形成する工程と、
前記電気的な接続が前記集積回路ダイの前記ダイパッドを前記第１及び第２の端子列の端子に接続し、前記第１及び第２の端子列の上面にモールディング材料を形成する工程と、
を更に含む請求項１８の半導体デバイスをパッケージする方法。
【請求項２０】
前記電気的に接続する工程の後で、かつ、前記第１及び第２のシンギュレーション操作の前にモールディング処理を実行する工程を更に含む請求項１９の半導体デバイスをパッケージする方法。
【請求項２１】
前記第１及び第２の端子列の底面が露出されている請求項１９の半導体デバイスをパッケージする方法。
【請求項２２】
前記電気的な接続が、ワイヤボンディング処理を実行する工程により成される請求項１９の半導体デバイスをパッケージする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路及びパッケージされた集積回路に関し、特に、パッケージされた集積回路のリードフレームに関する。
【背景技術】
【０００２】
集積回路（ＩＣ）ダイは、シリコンウェーハなどの半導体ウェーハ上に形成された小型のデバイスである。このようなダイは一般に、ウェーハから切り取られ、相互接続を再分布するために基板又はベースキャリアに取り付けられる。次に、ダイのボンドパッドがキャリアのリード線に、ワイヤボンディングを介して電気的に接続される。ダイ及びワイヤボンドは保護材料で封入され、これでパッケージが形成される。パッケージに封入されているリード線はキャリア内部の導体の回路網の中で再分布され、パッケージの外側の端点のアレイで終了する。パッケージのタイプによって、これらの端点は、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＴＳＯＰ）などでそのまま使用されたり、ボールグリッドアレイ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ（ＢＧＡ））用に球状はんだボールを取り付けるなどして更に処理されたりする。これらの端点により、ダイはプリント回路基板上などにある他の回路と電気的に接続可能になる。
【０００３】
リードフレームは金属のフレームであり、通常は銅又はニッケルの合金であり、ＩＣを支持しパッケージされたチップの外部に電気的な接続をもたらす。リードフレームは通常、ダイパドルとリードフィンガとを有する。
【０００４】
図１を参照すると、従来のパッケージデバイス１０の拡大透視図が示されている。デバイス１０には集積回路又はダイ１２があり、ダイパドル１４に接着性の材料（図示せず）で取り付けられている。ダイ１２は複数のリードフィンガ１６に電気的に接続されている。特に、各リードフィンガ１６の一端はダイ１２のボンドパッドにワイヤボンドで接続されている。各リードフィンガ１６の他端はリード線であり、このリード線により、デバイス１０が基板又は回路基板に接続可能になる。回路１２と、パドル１４と、リードフィンガ１６の一部とは、プラスチック・モールド１８を用いるなどして封入される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
パッケージデバイス１０の入出力（Ｉ／Ｏ）ピンの数はＩ／Ｏのピッチ及びパッケージ本体のサイズにより制限される。しかし、回路密度が高まるにつれて、パッケージのサイズが同等以下でも、Ｉ／Ｏピンをより多く備えることが望まれる。
【課題を解決するための手段】
【０００６】
Ｉ／Ｏピンの多い集積回路デバイスを提供するため、本発明は半導体デバイスのリードフレームである。前記リードフレームはパドルリングを備え、そのパドルリングは内周と、外周と、集積回路ダイを受け入れるよう前記内周の内部に設置されたキャビティとを有している。第１の端子列が一般に前記パドルリング外周を取り囲んでおり、第２の端子列が前記第１の端子列を取り囲んでいる。従って、前記リードフレームは多数の端子列を有する。
【０００７】
本発明は新規な半導体デバイスも提供し、前記半導体デバイスは、内周と外周と前記内周の内部に設置されたキャビティとを有するパドルリングを備えている。第１の端子列が一般に前記パドルリング外周を取り囲んでおり、第２の端子列が前記第１の端子列を取り囲んでいる。集積回路 ダイが前記キャビティの内部に配置され前記パドルリングに取り
囲まれている。前記ダイが複数のダイパッドを有しており、前記複数のダイパッドが前記第１及び第２の端子列の端子のそれぞれ１つに電気的に接続されている。
【０００８】
更に本発明は半導体デバイスをパッケージする方法を含み、前記方法は、
リードフレームを形成する工程と、前記リードフレームは、内周と外周と前記内周の内部に設置されたキャビティとを有しているパドルリングと、前記パドルリング外周を取り囲んでおり個々に前記パドルリングに接続されている第１の端子列と、前記第１の端子列を取り囲んでいる第２の端子列と、前記第２の端子列の端子が接続バーに接続されており、前記接続バーが前記第１の端子列の端子の少なくとも１つ又は前記パドルリングに接続されており、
集積回路ダイを前記キャビティの内部に配置する工程と、
前記集積回路ダイのダイパッドを前記第１及び第２の端子列の端子に電気的に接続する工程と、
第１のシンギュレーション操作を実行する工程と、その第１のシンギュレーション操作は前記第１の列の端子を前記パドルリングから分離し、
第２のシンギュレーション操作を実行する工程とを含み、その第２のシンギュレーション操作は前記第２の列の端子を前記接続バーから分離し、前記接続バーを前記第１の端子列の端子の少なくとも１つ及び前記パドルリングのうち接続されている一方から分離する。
【発明を実施するための最良の形態】
【０００９】
前述の要約は、以下の本発明の望ましい実施形態の詳細な説明と同様、添付の図面を併用して読むとよりよく理解されるであろう。本発明を説明するために、図面には現在望ましい実施形態が示されている。しかし理解されるべきは、本発明が図示の配列及び手段そのものに限定されていないことである。
【００１０】
添付の図面を併用して以下に説明される詳細な説明は、本発明の現在望ましい実施形態の説明を意図しており、本発明を実践する唯一の形式を表すことを意図してはいない。本発明の精神及び範囲に包含されるよう意図された種々の実施形態により、同一又は同等の機能が達成可能であることが理解されるであろう。当業者には理解されるように、本発明は様々なパッケージ及びパッケージのタイプに適用できる。
【００１１】
図面の特定の特徴が説明の為に拡大されており、図面及び図面の要素は必ずしも適切な比率ではない。更に、本発明はｑｕａｄ  ｆｌａｔ  ｎｏ‐ｌｅａｄ（ＱＦＮ）型のパッケージで具体化されて示されている。しかし、当業者には、本発明の詳細が容易に分かり、本発明が他のパッケージのタイプに適用できることも容易に分かる。図面では、全体を通じて同じ数字が同じ要素を示すために使用されている。
【００１２】
ここで図２及び図３を参照すると、本発明に係るリードフレーム２０が示されている。リードフレーム２０にはパドルリング２２が備えられており、パドルリング２２には、内周２４と、外周２６と、内周２４内部に設置されたキャビティ２８とがある。キャビティ２８は、集積回路ダイ３０（図４）を受け入れるサイズ及び形状に作られている。パドルリング２２は一般に正方形の形状をしているが、集積回路ダイ３０の形状に依存した他の形状を取ることも可能である。集積回路ダイ３０は、当業者には既知のタイプのもので、シリコンウェーハの上に形成され切り取られた回路などである。パドルリング２２のキャビティ２８はダイ３０を受け入れるサイズ及び形状に作られている。典型的なダイのサイズは４ｍｍ×４ｍｍ〜１２ｍｍ×１２ｍｍの範囲であろう。ダイ３０の厚さの範囲は約０．１５２４ｍｍ（６ミル）〜約０．５３３４ｍｍ（２１ミル）であろう。
【００１３】
リードフレーム２０には更に、一般にパドルリング２２の外周２６を取り囲んでいる第
１の端子列３２と、第１の端子列３２を取り囲んでいる第２の端子列３４とがある。図３では、第１と第２の端子列３２と３４の一部が破線で囲まれている。以下でより詳細に述べるように、図２及び図３は、パドルリング２２から分離された後の第１の端子列３２及び第２の端子列３４を示している。
【００１４】
現在望ましい実施形態では、パドルリング２２の内周２４には間隔を空けた複数の第１の突出３６があり、第１の突出３６はパドルリング２２から内側に延びている。同様に、パドルリング２２の外周２６には間隔を空けた複数の第２の突出３８があり、第２の突出３８は、外側即ち第１の端子列３２及び第２の端子列３４に向かって延びている。間隔を空けた突出３６及び３８はリードフレーム２０と成形材料４０（図４）との間の機械的なロックを向上させる。しかし、パドルリング２２が間隔を空けた突出３６と３８の一方や両方を備えていることは必要条件ではなく、設計によっては、パドルリング２２には間隔を空けた突出３６と３８のうち一方だけしかなくてもよい。
【００１５】
ここで図４を参照すると、チップスケールパッケージ（ＣＳＰ）型のプラスチックＩＣパッケージ４２が示されている。パッケージ４２には、パドルリング２２、ＩＣダイ３０、第１の端子列３２及び第２の端子列３４、モールディング材料４０、ボンドワイヤ４４などがある。パドルリング２２には間隔を空けた第１と第２の突出があり、これらの突出はダイ及びリードフレームのモールディング材料４０への固定を向上させる。本実施形態では、パドルリング２２は接地として使用され、第１の端子列３２及び第２の端子列３４は電力と信号のＩ／Ｏ用に使用されている。従って、図示のように、幾つかのダイパッドがパドル部材２２にワイヤボンディングされ、残りのダイパッドが第１の端子列３２及び第２の端子列３４にワイヤボンディングされている。２つの端子列を備えていることにより、パッケージ４２は類似の先行技術パッケージより高いＩ／Ｏ密度を実現する。
【００１６】
ここで図５を参照すると、ＱＦＮパッケージ４５の実施形態の底面の透視図が示されている。パッケージ４５には、２つの端子列３２及び３４、パドル部材２２、成形材料４０が備えられている。本実施形態では、パドル部材２２には、キャビティ２８の内部に設置されたフラッグ部材４６がある。ＩＣダイ３０は、接着性の材料の層又は接着テープなどによる既知の方法でフラッグ部材４６に取り付けられている。フラッグ部材４６はパドルリング２２と同じ高さ即ち平面でもよいし、図示のように、フラッグ部材は下げられている即ちくぼませられていてもよい。注意すべきは、本実施形態では、パッケージ４５のパドルリング２２が持つ間隔を空けた突出は内側に突き出ている突出のみであり、外側には間隔を空けた突出がないことである。しかし、上述の通り、パッケージ４５は、間隔を空けた突出を外側だけに持つよう設計されてもよいし、間隔を空けた突出を外側と内側の両方に持つよう設計されてもよいし、まったく突出がないよう設計されてもよい。
【００１７】
ここで図６を参照すると、図６は図４のパッケージ４２の側断面図であり、フラッグ部材４６がより容易に見える。見て分かる通り、フラッグ部材４６はパドルリング２２と一体化している。更に、第１の端子列３２及び第２の端子列３４の端子全てが、例えば、はんだフィレットの形成のために、少なくとも一側面で露出していることが望ましい。第２の端子列３４の端子はパッケージ４２の外縁で露出している。第１の端子列３２の端子を露出させるため、パッケージ４２にはパドル部材２２と第１の端子列３２との間に溝又はチャネル４８が形成されている。溝４８はシンギュレーション（ｓｉｎｇｕｌａｔｉｏｎ）処理により形成されることが望ましい。即ち、溝４８は深さを制御された切り取りによりソーで形成され、ソーはウェーハからダイを切り取るために使用されるソーなどである。シンギュレーションにより第１の端子列３２がパドルリング２２から分離され、第１の端子列３２の垂直の一側面がはんだフィレット形成のために露出させられる。
【００１８】
図６から分かるように、パッケージ４２は露出パドル型パッケージである。露出パドル
（ＥＰ）型パッケージでは、金属のダイパッド（即ち、フラッグ部材４６）の少なくとも一側面が露出している。
【００１９】
ここで図７及び図８を参照すると、本発明の第２の実施形態に係るチップスケールパッケージ（ＣＳＰ）型のＩＣパッケージ５０が示されている。パッケージ５０には、パドル部材２２、ＩＣダイ３０、第１の端子列３２及び第２の端子列３４、成形材料４０、ボンドワイヤ４４などがある。パドルリング２２には間隔を空けた第１と第２の突出があり、これらの突出はダイ及びリードフレームの成形材料４０への固定を向上させる。しかし、図７から分かるように、パッケージ５０にはフラッグ部材がなく、パドルリング２２のみがある。
【００２０】
ここで図９を参照すると、本発明に係るリードフレームパネル６０の一部の平面図が示されている。特に、図９は、各々のダイ７０〜７６にワイヤボンドで電気的に接続されている４つの独立したリードフレーム６２〜６８の交差点を示し、リードフレームとダイとが分離されパッケージされる前の状態である。リードフレーム６２〜６８はユニット間の接続バー７８及び７９により相互接続され、第２の端子列の個々の端子が接続バー７８及び７９から反対方向に延びている。即ち、１つのリードフレームの第２の端子列の端子の各々が接続バー７８及び７９の一側面に接続されている。更に、接続バー７８及び７９は第１の端子列の端子又はリードフレームの角のどちらかに接続されている。
【００２１】
例えば、図１０はリードフレーム６２及びダイ７０の拡大透視図である。リードフレーム６２には第１の端子列８０と第２の端子列８２とがある。端子列８０及び８２はそれぞれがダイ７０のパッドにワイヤ８４で接続されている。リードフレーム６２には更に、パドルリング８６が備えられている。シンギュレーションの前は、第１の端子列８０の端子は個々にパドルリング８６に接続されている。一方、第２の端子列８２の各端子は接続バーの一方に接続されている。例えば、ダイ７０の一側面の第２の端子列の端子が接続バー７８に接続されている。
【００２２】
再度図９を参照すると、接続バー７８及び７９は４つのダイ７０〜７６の間の点で交差している。第１の（内側の）端子列が図示のような方法で接続バー７８及び７９に取り付けられている。リードフレームパネル６０は、良好な熱伝導率の伝導性のある金属、例えば銅などのシートから形成されることが望ましい。リードフレームパネル６０はスタンピング法で形成されてもよいが、より複雑で密度の高いリードフレームには、化学エッチング法が望ましい。当業者には分かるように、エッチング法はアートワークマスクを使用してリードフレームの詳細なパターンを決定し、それからマスクをしていない金属の部分がエッチングで除去される。めっきしない領域がもしあればこれをマスクするためにめっきマスクが使用され、その後、マスクをしていない部分がめっき処理により金属層でめっきされる。処理の間には水洗及び洗浄工程が実施される。このようなマスキング、エッチング、めっき、水洗、洗浄処理は当業者には周知である。
【００２３】
独立したデバイスを形成するためには、ウェーハからダイを分離するために用いられる操作のようなソーのシンギュレーション操作を２回用いることが望ましい。切り取りの深さが制御される第１のシンギュレーション操作が実行され、第１の列の端子がパドルリングから分離される。その後、第２のシンギュレーション操作が実行され、第２の列の端子が接続バーから分離され、更に第２のシンギュレーション操作は隣接するデバイスを互いに分離する。更に第２のシンギュレーション操作は、２つの接続バーの交差点に接近した第１の端子列の端子から接続バーを分離する。
【００２４】
パッケージデバイスを形成する１つの方法を簡潔にまとめると、ダイ３０がキャビティ２８の中に配置され、リードフレームにフラッグ部材４６がある場合は、フラッグ部材４
６の上に配置される。次に、ダイ３０は、ワイヤボンディング処理によりリードフレーム端子３２及び３４に電気的に接続される。その後、ダイ３０及びリードフレームの上に成形材料４０が形成される。最後に、シンギュレーション操作が実行され、リードフレーム端子３２及び３４が分離され露出される。
【００２５】
本発明の望ましい実施形態の説明が例示と説明のために提示されたが、包括的とする意図又は本発明を開示された形態に限定する意図はない。当業者に認識されるのは、本発明の広い発明の概念を逸脱せずに上述の実施形態に変更を加えられることである。例えば、端子列を２列以上有するリードフレームが形成可能である。加えて、要求されたパッケージ設計に対応するべくダイ及びパドルのサイズが変えられてもよい。更に、図９に示されるリードフレームパネルが、各々個別にパドルリングに接続された第１の（内側の）端子列と、接続バーに接続された第２の（外側の）端子列とを備えているが、端子列を備えたリードフレームを作成する他の方法が作られてもよく、リードフレームは例えば接続バーに接続されパドルリングにパドルリングの角でだけ接続された第１及び第２の端子列の両方を備えている。従って理解されるのは、本発明が、開示された特定の実施形態に限定されず、添付の請求項で規定される本発明の精神及び範囲の中での修正を包含することである。
【図面の簡単な説明】
【００２６】
【図１】従来のパッケージ半導体デバイスの拡大透視図。
【図２】本発明の第１の実施形態に係るリードフレームの拡大透視図。
【図３】図２のリードフレームの拡大平面図。
【図４】図２のリードフレームを備えたパッケージ半導体デバイスの拡大透視図。
【図５】本発明の実施形態に係るパッケージ半導体デバイスの底面の拡大透視図。
【図６】図４のパッケージ半導体デバイスの線６−６に沿った拡大等角断面図。
【図７】本発明の第２の実施形態に係るパッケージ半導体デバイスの拡大等角断面図。
【図８】図７のパッケージ半導体デバイスの底面の拡大透視図。
【図９】シンギュレーション前に本発明のリードフレームパネルに接続されている４つの半導体デバイスの一部の拡大平面図。
【図１０】図９のリードフレームパネルのリードフレームに接続されている図９の半導体デバイスの１つの拡大透視図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005519485.tif 000009
【図８】
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【図９】
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【図１０】
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【国際調査報告】
2005519485.tif 000013
2005519485.tif 000014
2005519485.tif 000015