(57)【要約】【発明の要旨】アナログデマルチプレクサ（図６）は、入力増幅器（Ａ１）および出力増幅器（ＡＭＰ１〜ＡＭＰＮ）を含む。増幅器（ＡＭＰ１〜ＡＭＰＮ）の出力と反転（−）入力はそれぞれのキャパシタ（Ｃ1〜ＣN）により接続される。スイッチ（Ｓ1a、Ｓ1b、など）は、増幅器（Ａ１）の出力を（ＡＭＰ１〜ＡＭＰＮ）の1つの反転入力に接続する。スイッチ（Ｓ2a、Ｓ2b、など）は、（ＡＭＰ１〜ＡＭＰＮ）の1つの出力を増幅器（Ａ１）の非反転入力に接続する。スイッチ（Ｓ2a、Ｓ2b、など）と（Ｓ1a、Ｓ1b、など）はペアで一緒に開閉する。（ＡＭＰ１〜ＡＭＰＮ）の出力から（Ａ１）までのフィードバックにより、増幅器（ＡＭＰ１〜ＡＭＰＮ）の利得と任意のオフセットを増幅器（Ａ１）の利得で割り下げる。増幅器（Ａ１）はその入力に接続したキャパシタ（ＣＳ1およびＣＳ2）を備えている。スイッチ（Ｓ50）はその出力に増幅器（Ａ１）の反転入力を接続し、スイッチＳ40は増幅器（Ａ１）の非反転入力を、増幅器ＡＭＰ２に印加される基準電圧ＶＲＥＦに一致する基準電圧ＶＲＥＦに接続する。スイッチ（Ｓ30）と（Ｓ35）は（ＣＳ1）と（ＣＳ2）をデマルチプレクサの入力(２)に接続する。動作において、スイッチ（Ｓ40、Ｓ50、Ｓ30およびＳ35）が最初に閉じ、一方、スイッチ（Ｓ2a、Ｓ2b、など）は開いて両キャパシタ（ＣＳ1）と（ＣＳ2）及び（Ａ１）の入力と出力を（ＶREF）まで充電する。スイッチ（Ｓ50）は、（Ａ１）の利得誤差およびオフセットを割って下げるようにフィードバックを提供する。スイッチ（Ｓ30、Ｓ35、Ｓ40およびＳ50）はそれから開き、一方、スイッチ（Ｓ2a、Ｓ2b、など）の1つは出力電圧（ＶＯＵＴ１〜ＶＯＵＴＮ）の1つを駆動するために1つのスイッチ（Ｓ1a、Ｓ1b、など）と共に閉じる。増幅器（Ａ１）および接続した増幅器（ＡＭＰ１〜ＡＭＰＮ）の入力および出力は最初に（ＶＲＥＦ）であるので、整定時間を殆ど全く必要としない。
2005502255.tif 000002
【特許請求の範囲】
【請求項１】
反転（−）入力、非反転（＋）入力、及び出力を有する入力増幅器(Ａ１)、
各々が反転（−）入力、非反転（＋）入力、及び出力を有する出力増幅器（ＡＭＰ１〜ＡＭＰＮ）、
各々が出力増幅器（ＡＭＰ１〜ＡＭＰＮ）の1つの反転（−）入力をその出力に接続する帰還キャパシタ（Ｃ1〜ＣN）、
第１の端子を有し、入力増幅器(Ａ１)の非反転（＋）入力に接続された第２の端子を有する第１の入力キャパシタ(ＣＳ1)、
第１の端子を有し、入力増幅器(Ａ１)の反転（−）入力に接続された第２の端子を有する第２の入力キャパシタ(ＣＳ２)、
各々が出力増幅器（ＡＭＰ１〜ＡＭＰＮ）の1つの出力と第１の入力キャパシタ(ＣＳ1)の第１の端子とを選択的に接続する出力帰還スイッチ（Ｓ2a、Ｓ2b、など）、
各々が入力増幅器(Ａ１)の出力と出力増幅器（ＡＭＰ１〜ＡＭＰＮ）の1つの反転（−）入力とを選択的に接続する増幅器接続スイッチ(Ｓ1a、Ｓ1b、など)、
入力増幅器(Ａ１)の反転（−）入力と出力とを選択的に接続する入力増幅器帰還スイッチ（Ｓ50）、
入力増幅器(Ａ１)の非反転（＋）入力を基準電圧(ＶREF)に選択的に接続する基準接続スイッチ(Ｓ40)、
アナログデマルチプレクサの入力を第１の入力キャパシタ(ＣＳ1)の第１の端子に選択的に接続する第１の入力接続スイッチ(Ｓ30)、及び
アナログデマルチプレクサの入力を第２の入力キャパシタ(ＣＳ２)の第１の端子に選択的に接続する第２の入力接続スイッチ(Ｓ35)を含むことを特徴とするアナログデマルチプレクサ。
【請求項２】
増幅器接続スイッチ(Ｓ1a、Ｓ1b、など)の各々は、
入力増幅器(Ａ１)の出力を出力増幅器（ＡＭＰ１〜ＡＭＰＮ）の1つの反転（−）入力に接続するソース-ドレイン路を有するとともに、スイッチ制御入力信号を受信するように接続されたゲートを有するＰＭＯＳトランジスタ、及び
ＰＭＯＳトランジスタと並列接続されたソース-ドレイン路を有するとともに、スイッチ制御入力信号の反転を受信するように接続されたゲートを有するＮＭＯＳトランジスタを含むことを特徴とする請求項１記載のアナログデマルチプレクサ。
【請求項３】
増幅器接続スイッチ(Ｓ1a、Ｓ1b、など)の各々は、
入力増幅器(Ａ１)の出力に第１の端で接続されたソース-ドレイン路を有するとともに、スイッチ制御入力信号を受信するように接続されたゲートを有する第１のＰＭＯＳトランジスタ、
第１のＰＭＯＳトランジスタのソース-ドレイン路の第２の端に第１の端で接続され、出力増幅器（ＡＭＰ１〜ＡＭＰＮ）の1つの反転（−）入力に第２の端で接続されたソース-ドレイン路を有するとともに、スイッチ制御入力信号を受信するように接続されたゲートを有する第２のＰＭＯＳトランジスタ、
第１のＰＭＯＳトランジスタと並列接続されたソース-ドレイン路を有するとともに、スイッチ制御入力信号の反転を受信するゲートを有する第１のＮＭＯＳトランジスタ、及び
第２のＰＭＯＳトランジスタと並列接続されたソース-ドレイン路を有するとともに、スイッチ制御入力信号の反転を受信するゲートを有する第２のＮＭＯＳトランジスタを含むことを特徴とする請求項１記載のアナログデマルチプレクサ。
【請求項４】
第１のＰＭＯＳトランジスタのゲートサイズは第２のＰＭＯＳトランジスタのゲートサイズの約半分以下であり、
第１のＮＭＯＳトランジスタのゲートサイズは第２のＮＭＯＳトランジスタのゲートサイズの約半分以下であることを特徴とする請求項３記載のアナログデマルチプレクサ。
【請求項５】
基準電圧(ＶREF)は出力増幅器（ＡＭＰ１〜ＡＭＰＮ）の非反転（＋）入力に接続することを特徴とする請求項１記載のアナログデマルチプレクサ。
【請求項６】
入力増幅器(Ａ１)は高電圧(Vdd1)と低電圧(Vss1)間の範囲にある出力電圧を有し、基準電圧(ＶREF)は高電圧(Vdd1)と低電圧(Vss1)間にあることを特徴とする請求項１記載のアナログデマルチプレクサ。
【請求項７】
入力増幅器(Ａ１)は高電圧(Vdd1)と低電圧(Vss1)間の範囲にある出力電圧を有し、スイッチ制御入力信号として提供される電圧は高電圧(Vdd1)と低電圧(Vss1)間の範囲にあることを特徴とする請求項4記載のアナログデマルチプレクサ。
【請求項８】
出力帰還スイッチ（Ｓ2a、Ｓ2b、など）の対応する出力帰還スイッチは増幅器接続スイッチ(Ｓ1a、Ｓ1b、など)の１つと同時に閉じるが、同時に開かないことを特徴とする請求項１記載のアナログデマルチプレクサ。
【請求項９】
増幅器接続スイッチ(Ｓ1a、Ｓ1b、など)のいずれも閉じていないとき、入力増幅器(Ａ１)の出力を基準電圧(ＶREF)に接続するように閉じる基準スイッチ(Ｓ1x)を更に含むことを特徴とする請求項１記載のアナログデマルチプレクサ。
【請求項１０】
入力増幅器帰還スイッチ（Ｓ50）、基準接続スイッチ(Ｓ40)、第１の入力接続スイッチ(Ｓ30)、及び第２の入力接続スイッチ(Ｓ35)が閉じているとき、出力帰還スイッチ（Ｓ2a、Ｓ2b、など）と増幅器接続スイッチ(Ｓ1a、Ｓ1b、など)は開いたままであることを特徴とする請求項１記載のアナログデマルチプレクサ。
【請求項１１】
第１の入力接続スイッチ(Ｓ30)と第２の入力接続スイッチ(Ｓ35)が開く前に入力増幅器帰還スイッチ（Ｓ50）と基準接続スイッチ(Ｓ40)が開くことを特徴とする請求項１記載のアナログデマルチプレクサ。
【請求項１２】
第１の入力、第２の入力、及び出力を有する入力増幅器(Ａ１)、
各々が第１の入力、第２の入力、及び出力を有する出力増幅器（ＡＭＰ１〜ＡＭＰＮ）、
各々が出力増幅器（ＡＭＰ１〜ＡＭＰＮ）の1つの第１の入力をその出力に接続する帰還キャパシタ（Ｃ1〜ＣN）、
第１の端子を有し、入力増幅器(Ａ１)の第１の入力に接続された第２の端子を有する第１の入力キャパシタ(ＣＳ1)、
第１の端子を有し、入力増幅器(Ａ１)の第２の入力に接続された第２の端子を有する第２の入力キャパシタ(ＣＳ２)、
出力増幅器（ＡＭＰ１〜ＡＭＰＮ）の1つの出力と第１の入力キャパシタ(ＣＳ1)の第１の端子とを選択的に接続する少なくとも１つの出力帰還スイッチ（Ｓ2）、
入力増幅器(Ａ１)の出力と出力増幅器（ＡＭＰ１〜ＡＭＰＮ）の1つの第１の入力とを選択的に接続する少なくとも１つの増幅器接続スイッチ(Ｓ1)、
入力増幅器(Ａ１)の第１の入力を基準電圧(ＶREF)に選択的に接続する基準接続スイッチ(Ｓ40)、
アナログデマルチプレクサの入力を第１の入力キャパシタ(ＣＳ1)の第１の端子に選択的に接続する第１の入力接続スイッチ(Ｓ30)、及び
アナログデマルチプレクサの入力を第２の入力キャパシタ(ＣＳ２)の第１の端子に選択的に接続する第２の入力接続スイッチ(Ｓ35) を含むことを特徴とするアナログデマルチプレクサ。
【請求項１３】
入力増幅器(Ａ１)の第２の入力と出力を選択的に接続する入力増幅器帰還スイッチ（Ｓ50）を更に含むことを特徴とする請求項１２記載のアナログデマルチプレクサ。
【請求項１４】
基準電圧(ＶREF)は出力増幅器（ＡＭＰ１〜ＡＭＰＮ）の第２の入力に接続することを特徴とする請求項１２記載のアナログデマルチプレクサ。
【請求項１５】
基準電圧(ＶREF)が入力増幅器(Ａ１)の入力と出力に接続するようにスイッチを接続する工程、
基準電圧(ＶREF)を入力増幅器(Ａ１)の入力と出力に印加するスイッチが開いた後、基準電圧(ＶREF)の値が、所定の時間、入力増幅器(Ａ１)の入力に残留するように基準電圧(ＶREF)の値を蓄積する工程、
基準電圧(ＶREF)を入力増幅器(Ａ１)の入力と出力に接続するスイッチを開く工程、
入力増幅器(Ａ１)の出力を出力増幅器（ＡＭＰ１〜ＡＭＰＮ）のうちの与えられた1つの入力に接続する工程、ここで入力増幅器(Ａ１)の第１の入力が入力信号(ＶIN)を受信する、及び
与えられた出力増幅器の出力を入力増幅器(Ａ１)の第２の入力に接続する工程を含むことを特徴とする、入力増幅器(Ａ１)と複数の出力増幅器（ＡＭＰ１〜ＡＭＰＮ）を使用して入力信号(ＶIN)を逆多重化する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（優先権の主張）
本出願は、２００１年９月５日出願の発明の名称「アナログデマルチプレクサ」、米国仮出願番号第６０／３１７，４８２号に基づき、優先権主張を行う。
【０００２】
（関連出願の相互参照）
以下の出願は、本出願と同時に出願されている「フラットパネルディスプレイ用基準電圧の生成方法及び装置(A Method And Apparatus To Generate Reference Voltages For Flat Panel Displays)」米国出願第  号、出願日２００２年９月５日。この特許出願は本願明細書と参照される。
【０００３】
（発明の技術分野）
本発明は、単一の入力ラインから多数の出力ラインの１つへ信号を分配するためのアナログデマルチプレクサに関する。特に、本発明はビデオ入力信号を数個のビデオディスプレイ列ドライバの１つに分配するためのアナログデマルチプレクサに関するものであり、このアナログデマルチプレクサはその増幅器による最小オフセットを有し、かつ、最小増幅器整定時間を有する。
【背景技術】
【０００４】
図１は、アナログデマルチプレクサの１つの従来の構成を示す。このアナログデマルチプレクサは、入力２で受信した多重化アナログ入力電圧ＶＩＮを、スイッチＳ１を用いて逆多重化して、出力４１〜４Ｎのそれぞれの一つで出力電圧ＶＯＵＴ１〜ＶＯＵＴＮを提供することができる。スイッチＳ１を駆動する論理制御によりスイッチＳ１をトグルして、１つの特定の出力バッファＡＭＰ１〜ＡＭＰＮへ入力電圧ＶＩＮを導く。このように、入力２で提供された入力電圧ＶＩＮを多数の出力バッファＡＭＰ１〜ＡＭＰＮの１つに逆多重化できる。
【０００５】
入力２での入力電圧ＶＩＮを出力４１で出力電圧ＶＯＵＴ１としてサンプリングすると仮定すると、スイッチＳ１は増幅器Ａ１をキャパシタＣ１と増幅器ＡＭＰ１の入力に接続するように閉じる。入力２での電圧ＶＩＮはキャパシタＣ１へサンプリングされ、出力４１でバッファ電圧ＶＯＵＴ１が生じる。それからスイッチＳ１が開く。ホールドキャパシタＣ１はサンプリングした電圧を保持し、よって、出力４１での電圧ＶＯＵＴ１が所定の時間一定のままとなる。同様に、キャパシタＣ２〜ＣＮの他の１つとそれに対応した増幅器ＡＭＰ２〜ＡＭＰＮを用いて入力電圧ＶＩＮをサンプリングして保持するようにスイッチＳ１を用いて入力２での電圧ＶＩＮを接続できる。
【０００６】
図１の構成のアナログデマルチプレクサの欠点は以下の通りである。
（１）増幅器Ａ１とＡＭＰ１〜ＡＭＰＮは全て信号ＶＩＮから電圧オフセットを生成する。
（２）増幅器Ａ１とＡＭＰ１〜ＡＭＰＮは全て＋１の利得を有するように示すが、利得誤差が生じる。
（３）スイッチＳ１が開くとき、ペデスタル電圧オフセット誤差が生じる。
（４）出力増幅器ＡＭＰ１〜ＡＭＰＮは同一のものではない。即ち、同じ入力電圧ＶＩＮが各出力ＶＯＵＴ１〜ＶＯＵＴＮで異なる出力を発生する。
【０００７】
アナログデマルチプレクサの性能を改善するため、幾つかの方法が使用されている。これらの方法を以下に述べる。
【０００８】
Ａ  第１の方法
図１のアナログデマルチプレクサを改善する第１の方法を図２に示す。動作において、入力２での電圧ＶＩＮを出力４１で出力電圧ＶＯＵＴ１としてサンプリングすると仮定すると、スイッチＳ１が閉じて増幅器Ａ１の出力をキャパシタＣ１と増幅器ＡＭＰ１の非反転入力に接続する。同時に第２のスイッチＳ２が閉じ、増幅器ＡＭＰ１の出力を増幅器Ａ１の反転入力に接続する。図１と図２で部品は異なるように接続されていても、同一符号で示す。これは以下の図でも適用する。図２に対するこのスイッチ状態の等価回路を図３に示す。
【０００９】
出力増幅器ＡＭＰ１から増幅器Ａ１へのフィードバックにより、等価回路は単位利得設定を有すると仮定する。回路が安定し、両方の増幅器Ａ１と増幅器ＡＭＰ１の利得が非常に大きいと仮定して、増幅器ＡＭＰ１の任意のオフセットを増幅器Ａ１の利得で割り下げる。増幅器Ａ１のオフセットをプラスした電圧ＶＩＮをホールドキャパシタＣ１へサンプリングするので、ＶＯＵＴ１＝ＶＩＮ＋ＶＯＳ（Ａ１のオフセット）である。
【００１０】
図２の構成の利点は以下の通りである。
（１）増幅器ＡＭＰ１の電圧オフセットを増幅器Ａ１の利得で割り下げる。
（２）増幅器ＡＭＰ１の利得誤差を増幅器Ａ１の利得で割り下げる。
【００１１】
図２の構成の欠点は以下の通りである。
（１）増幅器Ａ１の電圧オフセット
（２）スイッチＳ２が開くときのスイッチＳ２の電荷注入による電圧オフセット
（３）増幅器Ａ１の利得誤差
（４）スイッチＳ２が閉じるときの長い整定時間
【００１２】
図２のスイッチＳ２が閉じる前、増幅器Ａ１は開ループ構成にある。従って、その出力は未定の電圧状態にある。増幅器Ａ１は「飽和」する。増幅器Ａ１は、整定前にその出力にグリッチ・減衰振動波が発生してその「能動」領域に戻る。（整定時間は、カスケード増幅器のバンド幅および位相マージンに依存する）。増幅器Ａ１の出力が減衰振動波を発生するとき、ＶＯＵＴ１もそうである。欠点である。
【００１３】
Ｂ  第２の方法
図１のアナログデマルチプレクサを改善する第２の方法を図４に示す。図４の回路では、ホールドキャパシタＣ１、Ｃ２などを出力増幅器ＡＭＰ１、ＡＭＰ２などの各々の反転入力と出力の間に配置する。スイッチＳ１とＳ２はペアとして動作して出力増幅器ＡＭＰ１、ＡＭＰ２、...の１つを増幅器Ａ１の出力とその非反転入力の間に接続する。スイッチＳ１とＳ２が接続されないとき、スイッチＳ３は基準電圧ＶＲＥＦに増幅器Ａ１の出力を接続する。出力増幅器ＡＭＰ１、ＡＭＰ２、...の非反転入力を同様に基準電圧ＶＲＥＦに接続する。
【００１４】
動作において、ＶＩＮをＶＯＵＴ１としてサンプリングすると最初に仮定する。スイッチＳ１はそれから閉じて増幅器Ａ１の出力をキャパシタＣ１と増幅器ＡＭＰ１の反転入力に接続する。同時に、スイッチＳ２が閉じて、増幅器ＡＭＰ１の出力を増幅器Ａ１の非反転入力に接続する。スイッチＳ１とＳ３は非オーバーラップしているか或いは同時に接続されていない。斯かる接続の等価回路は図５に示す。
【００１５】
フィードバックにより、回路は単位利得設定にある。増幅器Ａ１と増幅器ＡＭＰ１の利得が大きい場合、ＶＯＵＴ１〜ＶＩＮ＋ＶＯＳ１（増幅器Ａ１のオフセット）となる。
【００１６】
帰還路の増幅器ＡＭＰ１により、その反転入力（それは、また、増幅器Ａ１の出力である）はＶＲＥＦにほぼ等しい。速く整定するこの単位利得設定では、スイッチＳ１が閉じる前にスイッチＳ１の両側がほぼＶＲＥＦでなければならない。
そのため、スイッチＳ１が閉じる前に増幅器Ａ１の出力はほぼＶＲＥＦでなければならない。これは、スイッチＳ３をオンにすることで増幅器Ａ１の出力をＶＲＥＦにクランプすることにより行う（スイッチＳ１とＳ３は非オーバーラップしている）。これにより、増幅器Ａ１は「能動」領域にあってより速い整定時間を実現できる。
【００１７】
図４の構成の利点は以下の通りである。
（１）増幅器ＡＭＰ１の電圧オフセットを増幅器Ａ１の利得で割り下げ、無視できるほど小さくできる。
（２）整定時間を減少する（スイッチＳ１の両側の電圧はほぼ同じであり、増幅器Ａ１はスイッチＳ１が閉じるとき「能動」領域にある）。
（３）増幅器ＡＭＰ１の利得誤差を増幅器Ａ１の利得で割り下げる。
【００１８】
図４の構成の欠点は以下の通りである。
（１）増幅器Ａ１の電圧オフセットが残る。
（２）増幅器Ａ１の利得誤差が残る。
（３）出力のオフセット誤差を発生するスイッチＳ１の出力キャパシタへの電荷注入
【００１９】
本発明によれば、アナログデマルチプレクサは増幅器Ａ１とＡＭＰ１〜ＡＭＰＮの電圧オフセットと利得誤差を割り下げて最小値にする。更に、アナログデマルチプレクサは最小整定時間を有し、スイッチＳ１からの出力への電荷注入は最小のオフセット誤差を発生する。
【００２０】
本発明のアナログデマルチプレクサ（図６参照）は、図２と同様に入力増幅器Ａ１および複数の出力増幅器ＡＭＰ１〜ＡＭＰＮを含む。増幅器ＡＭＰ１〜ＡＭＰＮの出力と反転（−）入力が、図２のようにそれぞれのキャパシタＣ１〜ＣＮにより接続される。また、図２と同様にスイッチＳ１（図６では多数のスイッチＳ１ａ、Ｓ１ｂなど）は、増幅器Ａ１の出力を増幅器ＡＭＰ１〜ＡＭＰＮのそれぞれの１つの反転入力に接続する。図２と同様にスイッチＳ２（図６では多数のスイッチＳ２ａ、Ｓ２ｂなど）は、増幅器ＡＭＰ１〜ＡＭＰＮの１つの出力を増幅器Ａ１の非反転入力に接続する。図２のようにスイッチＳ２ａ、Ｓ２ｂなどは、スイッチＳ１ａ、Ｓ１ｂなどのそれぞれの１つと一緒に切替えるように機能できる。図２のように増幅器ＡＭＰ１〜ＡＭＰＮの出力から増幅器Ａ１までのフィードバックにより、何れの増幅器ＡＭＰ１〜ＡＭＰＮのオフセットと利得も増幅器Ａ１の利得で割り下げる。
【００２１】
図２の回路と異なって、増幅器Ａ１は、その非反転入力に接続しているキャパシタＣＳ１およびその反転入力に接続している他のキャパシタＣＳ２を有する。スイッチＳ５０はその出力に増幅器Ａ１の反転入力を接続する。そして、スイッチＳ４０は増幅器Ａ１の非反転入力を、増幅器ＡＭＰ２の非反転入力に印加される基準電圧ＶＲＥＦに一致する基準電圧ＶＲＥＦに接続する。スイッチＳ３０はデマルチプレクサ入力２を受信するようにキャパシタCＳ１を接続する。その一方で、スイッチＳ３５はキャパシタＣＳ２をデマルチプレクサ入力２に接続する。動作において、スイッチＳ４０,Ｓ５０、Ｓ３０及びＳ３５は最初に閉じる。その一方で、スイッチＳ２a、Ｓ２b、などは増幅器Ａ１の両方の入力およびその出力がＶＲＥＦであることを保証するために両方のキャパシタＣＳ１とＣＳ２をＶＲＥＦまで充電するように開いている。スイッチＳ５０は、増幅器Ａ１の電圧オフセットと利得誤差を割り下げることを保証するようにフィードバックを提供する。スイッチＳ３０,Ｓ３５、Ｓ４０及びＳ５０がそれから開き、一方、スイッチＳ２a 、Ｓ２ｂなどのうちの１つがスイッチＳ１a、Ｓ１bなどと通信して閉じる。増幅器Ａ１および対応する増幅器ＡＭＰ１〜ＡＭＰＮの入力および出力は最初にＶＲＥＦであるので、それぞれの出力電圧ＶOUT１〜ＶOUTNを安定させるのに整定時間を殆ど全く必要としない。
【００２２】
一実施例において、スイッチング・スピードを改善するために、スイッチＳ１a,Ｓ１bなどは、結合されたＰＭＯＳおよびＮＭＯＳ伝送ゲートから作られるＣＭＯＳスイッチとして形成される。ＮＭＯＳトランジスタは回路が高速に切り替えをすることを可能にし、一方、回路設定後、オンしているＰＭＯＳトランジスタは通常ＮＭＯＳトランジスタのみと存在して電圧オフセットを除去する。ＣＭＯＳスイッチを使用して、実施例において、能動スイッチにより生じるいかなる電荷オフセットも相殺するように半分のサイズであるＣＭＯＳスイッチと直列にダミー・スイッチを加えることが可能である。他の実施例では、スイッチＳ１ａ,Ｓ１ｂなどのトランジスタのゲートサイズは、これらのスイッチによるいかなるオフセットも制限するように減少する。
【００２３】
本発明のアナログデマルチプレクサのための方法は図6に示される。この回路およびスイッチングＳ１a、Ｓ１b...など、およびＳ２a,Ｓ２b... などを使用して、制御論理は入力電圧ＶＩＮを出力バッファＡＭＰ１〜ＡＭＰＮの特定の一つでサンプリングし保持するように導くことができる。図6が多数のスイッチＳ１a、Ｓ１b...など、およびＳ２a,Ｓ２b... などの使用を示す点に注意する。その代わりとして、１個のスイッチを、スイッチＳ１a、Ｓ１b... など、およびＳ２a,Ｓ２b...などの全てのために使えよう。しかし、多数のスイッチの使用によって、入力増幅器Ａ１が一回で出力増幅器ＡＭＰ１〜ＡＭＰＮのうちの１つ以上に接続することができる。なお、Ｓ１aおよびＳ２aのようなスイッチは従来技術設計において通常同時に一緒に開閉するが、本発明ではスイッチは同時に閉じても閉じなくても良い。
【００２４】
動作の記述のために、図６のシステムを簡略化するために、図７はＶＩＮを出力増幅器ＡＭＰ１へサンプリングすると仮定し、２つの増幅器だけを示す。更に、増幅器Ａ１の利得をＡ１、増幅器ＡＭＰ１の利得をＡ２と仮定する。以下に各段階に対し示す等価回路が続く図７のスイッチの接続により、増幅器Ａ１を増幅器ＡＭＰ１〜ＡＭＰＮの１つへ接続する前に値ＶREFを増幅器Ａ１および増幅器ＡＭＰ１〜ＡＭＰＮの入力および出力で維持できる。
【００２５】
Ａ．第１段階
最初に、スイッチＳ４０,Ｓ５０，Ｓ３０およびＳ３５は閉じると、図７に示す回路部は図８の等価回路のようになる。増幅器Ａ１は単位利得設定にある。増幅器ＡＭＰ１は、前に設定したＶＯＵＴ１を一定に保つ「保持（ホールド）」状態にある。従って、以下は適用する。
Ｖx =Ａ１(Ｖ++ＶOＳ１-Ｖ-) =Ａ１(ＶREF+ＶOＳ１-ＶX)
Ｖx(１+Ａ１) =  Ａ１(ＶREF+ＶOＳ１)
Ｖx =[Ａ１/(１+Ａ１)](Ｖref+ＶOＳ１)
キャパシタＣＳ１の電圧=ＶCＳ１ =ＶIN-ＶREF 
キャパシタＣＳ２の電圧= ＶCＳ２ = ＶIN-ＶX =ＶIN-[Ａ１(１+Ａ１)](ＶREF+ ＶoＳ１)
【００２６】
Ｂ．第２段階
次に、スイッチＳ４０およびＳ５０は開き、図９に示す回路を生成する。スイッチＳ４０およびＳ５０が開くとき、キャパシタＣＳ１ およびＣＳ２に電荷が注入する。オフセットは、もしＳ４０/ＣＳ１〜Ｓ５０/ＣＳ２であるなら共通モードになる。スイッチのサイズＳ４０=Ｓ５０およびＣＳ１=ＣＳ２を仮定すると、電荷注入によって生じる両方のキャパシタに対するオフセットは同じである。
【００２７】
Ｃ．第３の段階
次に、図９の開スイッチに加えてスイッチＳ３０およびＳ３５が開き、図１０に示す回路を生成する。この状態で更なるオプションとして、スイッチＳ１xは閉じることができ、ＶＸをＶREFに接続するので、ＶxをＶREFにクランプする。それからスイッチＳ１xを段階４の前に開く。
【００２８】
Ｄ．第４段階
次に、スイッチＳ１a,Ｓ２aおよびＳ３５を閉じ、図１１に示す回路を生成する。図１１に構成されると、本出願の付録Ｉの方程式を適用する。
【００２９】
Ｅ．第５段階
次に、増幅器ＡＭＰ１は値ＶＩＮを出力ＶＯＵＴ１でサンプリングし保持するので、スイッチＳ１aが図１２に示すように再び開く。
【００３０】
Ｆ．第６段階
増幅器ＡＭＰ１により値ＶＩＮをサンプリングし保持したので、次に、あるいは、スイッチＳ１aと協働して、Ｓ２aは再び開き、次のサンプリングに備える。制御論理は、ＶＩＮを異なる増幅器（例えばＡＭＰ２）にサンプリングし始める。ＡＭＰ２へのサンプリングでは、それから、ここで説明した全ての段階が、ＡＭＰ１をＡＭＰ２に置き換えるが、再び実行される。ＶＩＮをＡＭＰ２にサンプリングした後、制御論理はＶＩＮを他の増幅器などにサンプリングする。電圧垂下を解消するため、出力増幅器ＡＭＰ１〜ＡＭＰＮは、ＶＩＮの次のサンプリングによって繰り返しリフレッシュされる。
【００３１】
本発明の構成の効果は、次の通りである。
（１）増幅器Ａ１と増幅器ＡＭＰ１の両方のオフセットは増幅器Ａ１の利得により減少する。
（２）スイッチＳ１aが閉じる前、スイッチＳ１aの両側はほぼ同一電位にあるため、回路が速く整定する。
（３）両方の増幅器のＣＭＲＲおよび利得誤差が修正される。
【００３２】
スイッチＳ１aの電荷注入を改善するために、以下の追加のステップを実行できる。
（１）小さいスイッチを使う。そして（２）次のような電荷注入相殺技術を使う。即ちＣＭＯＳでは、ＰＭＯＳおよびＮＭＯＳ伝送ゲートを使用する。そして、ダミースイッチを使用する。
【００３３】
小さいスイッチの使用は、小さいゲートサイズを有するスイッチを構成する一つ以上のトランジスタの使用を単に意味する。スイッチが開くかまたは閉じるときに、より小さいゲートサイズは電荷蓄積および電荷注入を減らす。一般的に、高電圧伝送ゲートは、それに印加されるより高い電圧に耐えるように寸法において大きい。大きいゲートサイズのために、それが「オン」状態にあるときに、大きい電荷がゲートの下に存在している。スイッチが開くときに、電荷はホールドキャパシタに注入し、出力増幅器にオフセットを生成する。伝送ゲート・スイッチを駆動する電圧は高電圧と接地の間になる。伝送ゲート上の大きい電圧の振れは大きいスイッチのオーバーラップキャパシタンスを通ってホールドキャパシタまでフィードスルーし、他のソースオフセットを提供する。
【００３４】
ＣＭＯＳ設計の使用は、それがより少ない電荷を蓄積するＰＭＯＳトランジスタを使用するので、電荷注入の減少を可能にする。ＣＭＯＳ設計は、ＰＭＯＳトランジスタより最初に非常に高速にオンになるＮＭＯＳトランジスタをまだ含む。ＣＭＯＳ高電圧設計において、電荷注入は、まだ出力増幅器のホールドキャパシタのオフセットを生じる。オフセットは、スイッチが開くときにホールドキャパシタに注入するゲート下の電荷によって生じる。オフセットの量は、（１）スイッチの制御電圧の振れと(２)スイッチのサイズにより決まる。
【００３５】
スイッチＳ１aに使用される低電圧ＣＭＯＳスイッチ１０は、図１３に示すようにＰＭＯＳおよびＮＭＯＳトランジスタ１１および１２を含む。ＮＭＯＳトランジスタ１１およびＰＭＯＳトランジスタ１２のソース-ドレイン路は、増幅器Ａ１の出力と増幅器ＡＭＰ１の入力の間に平行に接続される。トランジスタ１１および１２のゲートは、相補的制御信号ΦおよびΦbarを受信する。
【００３６】
オフセットを回避するために、図１３に更に示すように、ダミー・スイッチの使用に加え特定の制御電圧を使用できる。図１３の方法において、２つの供給電圧（Ｖdd=高電圧、Ｖld=低電圧）が、増幅器Ａ１に使われる。増幅器Ａ１の出力は、Ｖ１dより上に行くのを防止される（増幅器Ａ１の出力は、Ｖss1とＶldの間で振れる。注：Ｖss1およびＶssは、一緒に結合できよう）。ダミースイッチ１５は、低電圧スイッチ１０を形成するトランジスタ１１と１２の伝送ゲートの半分のサイズの伝送ゲートを有する。ダミースイッチ１５の伝送ゲートは、スイッチ１０に類似して信号ΦおよびΦbarにより駆動される。信号ΦおよびΦbarはＶss1とＶldの間で振れる。増幅器Ａ１の出力はＶldより上に行くのを防止されるので、低電圧スイッチ１０およびダミースイッチ１５をスイッチＳ１aに使うことができる。
【００３７】
低電圧スイッチ（小さいゲート領域、ゲートの下の小さい電荷）を用いることにより、電荷注入およびクロックフィードスルーによって生じるオフセットを、更に最小にできる。スイッチ１０の半分のサイズであるダミー・スイッチ１５を用い、スイッチ１０によって生じる電荷を相殺できる。
【００３８】
他の改良は、ＶldとＶss間のＶREFの値を有することである。回路が単位利得設定に整定するときに、増幅器Ａ１の出力がＶREFである。選ばれたＶREF電圧は、スイッチＳ１aのＰＭＯＳおよびＮＭＯＳトランジスタのサイズに依存している。スイッチＳ１aのＰＭＯＳおよびＮＭＯＳトランジスタが同じサイズである場合、両方のトランジスタの電荷（電子と再結合する正孔）はＶREF＝（Ｖld+ Ｖss）／２であるなら相殺するだろう。
【００３９】
増幅器Ａ１の回路の実施例を図１４に示す。増幅器Ａ１は、差動接続された２つのＰＭＯＳトランジスタ２１および２２を含む。トランジスタ２１は増幅器Ａ１の反転（−）入力を形成するゲートを有し、一方、トランジスタ２２のゲートは増幅器Ａ１の非反転（＋）入力を形成する。トランジスタ２１および２２のソースは、Ｖddに接続した電流シンク２０から供給される。トランジスタ２１および２２のドレインはそれぞれのＮＭＯＳトランジスタ２４および２５を介してＶssに接続される。（注）ＶssおよびＶss1は同じ電圧である。トランジスタ２４および２５は、それからそれぞれのＮＭＯＳトランジスタ２７および２８を有する電流ミラー構成において接続される。トランジスタ２７はＶldとＶss1間にトランジスタ３０と直列に接続されたソース-ドレイン路を有し、一方、トランジスタ２８はＶldとＶss1間にトランジスタ３１と直列に接続されたソース-ドレイン路を有する。トランジスタ２８と３１のソース-ドレイン路間の接続は、増幅器Ａ１の出力を形成する。
【００４０】
本発明を特別に上述したが、これは単に当業者にどのように発明を製作し使用するべきかを教えるのみである。多くの追加の変更は、請求の範囲に記載した発明の範囲内になる。
【図面の簡単な説明】
【００４１】
【図１】図１は、アナログデマルチプレクサの１つの従来の構成を示す。
【図２】図２は、図１のアナログデマルチプレクサの第１の改良を示す。
【図３】図３は、図２のスイッチ状態の等価回路を示す、
【図４】図４は、図１のアナログデマルチプレクサの第２の改良を示す、
【図５】図５は、図４のスイッチ状態の等価回路を示す、
【図６】図６は、本発明のアナログデマルチプレクサを示す。
【図７】図７は、入力増幅器Ａ１と出力増幅器ＡＭＰ１間のみの接続を有する図６のアナログデマルチプレクサを示す。
【図８】図８は、図７のスイッチ状態の等価回路を示す。
【図９】図９は、開いた状態に変化したスイッチＳ４０とＳ５０を有する図７の等価回路を示す。
【図１０】図１０は、開いたままの図９のＳ４０およびＳ５０と追加の開いたスイッチＳ３０およびＳ３５とを有する図７の等価回路を示す。
【図１１】図１１は、開いたままのスイッチＳ３０、Ｓ４０および Ｓ５０、しかし閉じたスイッチＳ２aおよびＳ１aを有する図７の等価回路を示す。
【図１２】図１２は、開いたままのスイッチＳ３０、Ｓ４０および Ｓ５０と閉じたままのスイッチＳ２a、しかし再び開いたスイッチＳ１aとを有する図７の等価回路を示す。
【図１３】図１３は、スイッチＳ１aを生成するのに使用するトランジスタ、及び電荷注入によって生じる任意のオフセットを減少するのに印加する電圧を示す。
【図１４】図１４は、入力増幅器Ａ１の実施例の構成要素を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際公開パンフレット】
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【国際調査報告】
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