(57)【要約】本発明は、移動端末機の内部データ処理装置及び方法に関し、従来の内部データを貯蔵するためのメモリとしてのＮＯＲフラッシュメモリの代わりに、ＮＡＮＤフラッシュメモリによって具現し、モデムと前記ＮＡＮＤフラッシュメモリとの間のデータをインターフェースする装置及び方法を提供する。
2005500604.tif 000002
【特許請求の範囲】
【請求項１】
目的物の動作のために必要な情報を貯蔵し、読み出し命令及びアドレスを受信し、前記アドレスに対応する貯蔵された情報を出力する複数のデータ入出力ピンを有するＮＡＮＤフラッシュメモリを備える回路において、
前記ＮＡＮＤフラッシュメモリの容量より小さい容量を有し、前記ＮＡＮＤフラッシュメモリに貯蔵された情報の一部分をコピーし、前記ＮＡＮＤフラッシュメモリの第１アドレスと異なる第２アドレスを有する作業メモリと、
前記ＮＡＮＤフラッシュメモリに貯蔵された情報の前記一部分を前記作業メモリにコピーするために必要な基本データを有するプログラム可能メモリと、
前記プログラム可能メモリと接続され、前記作業メモリに貯蔵された前記一部分の情報を前記第２アドレスを使用してランダムに読み出すように制御する制御器と、
を含むことを特徴とする回路。
【請求項２】
前記制御器は、初期駆動の時、前記プログラム可能メモリから前記基本データを読み出し、前記ＮＡＮＤフラッシュメモリに貯蔵された情報の前記一部分を前記作業メモリにコピーすることを制御することを特徴とする請求項１記載の回路。
【請求項３】
書き込まれるか読み出されるデータのエラー訂正コードを生成して前記制御器に出力するエラー訂正コード生成部をさらに備えることを特徴とする請求項１記載の回路。
【請求項４】
前記制御器は、前記データが前記ＮＡＮＤフラッシュメモリに書き込まれる時、前記エラー訂正コード生成部がデータのエラー訂正コードを生成するように制御し、前記ＮＡＮＤフラッシュメモリが前記生成されたエラー訂正コードをデータのアドレスと異なるアドレス領域に貯蔵するように制御することを特徴とする請求項３記載の回路。
【請求項５】
前記制御器は、前記データを読み出す時、前記エラー訂正コード生成部がエラー訂正コードを生成するように制御し、前記ＮＡＮＤフラッシュメモリにおいて前記データと異なるアドレスに貯蔵された前記エラー訂正コードを読み出し、前記読み出されたエラー訂正コードを前記エラー訂正コード生成部において生成されたエラー訂正コードと比較し、その比較の結果によって前記読み出されたデータのエラーの有無を検出することを特徴とする請求項３記載の回路。
【請求項６】
前記基本コードは、ベクターテーブル、ブートコード、及びロードコードから構成されることを特徴とする請求項１記載の回路。
【請求項７】
所定のデータを貯蔵するＮＡＮＤフラッシュメモリと前記ＮＡＮＤフラッシュメモリに書き込むための所定のデータを処理するモデムとの間のデータをインターフェースする装置において、
チップ選択信号及び書き込み命令がイネーブルされる時、前記モデムから受信されるデータ及び書き込まれるエラー訂正コードを前記ＮＡＮＤフラッシュメモリに書き込むことを制御するメモリ制御部と、
前記モデムによって活性化され、前記移動端末機に初期電源が供給されると、前記モデムの読み出し命令によって初期化に要求される基本コードを出力するマスクＲＯＭと、
を含むことを特徴とする装置。
【請求項８】
前記メモリ制御部からの制御によって活性化され、前記メモリ制御部を通して前記モデムにエラー訂正コードを提供するエラー訂正コード生成部をさらに含むことを特徴とする請求項７記載の装置。
【請求項９】
前記モデムによって活性化され、速いアクセスが要求される前記ＮＡＮＤフラッシュメモリに貯蔵されたデータのうち一部を受信し、前記メモリ制御部の制御によって前記データを前記モデムに出力する作業メモリをさらに含むことを特徴とする請求項７記載の装置。
【請求項１０】
所定のデータを貯蔵するＮＡＮＤフラッシュメモリ及び前記ＮＡＮＤフラッシュメモリに書き込むための所定のデータを処理するモデムを備える移動端末機で、前記ＮＡＮＤフラッシュメモリと前記モデムとの間のデータをインターフェースする方法において、
前記モデムによって第１チップ選択信号及び書き込み命令がイネーブルされる時、前記ＮＡＮＤフラッシュメモリの活性化のための第２チップ選択信号及び命令ラッチイネーブル信号をイネーブルすることによって、書き込み命令を前記ＮＡＮＤフラッシュメモリに伝送する過程と、
前記命令ラッチイネーブル信号をディスエーブルし、アドレスラッチイネーブル信号をイネーブルすることによって書き込むアドレスを前記ＮＡＮＤフラッシュメモリに伝送し、前記モデムからのデータを前記ＮＡＮＤフラッシュメモリに書き込む過程と、
前記第２チップ選択信号をディスエーブルする過程と、
を含むことを特徴とする方法。
【請求項１１】
前記第２チップ選択信号をディスエーブルさせる前に、前記命令ラッチイネーブル信号によって確認命令を伝送し、前記ＮＡＮＤフラッシュメモリの現在状態を調査し、前記データの書き込みが成功したのか否かを検査する過程をさらに備えることを特徴とする請求項１０記載の方法。
【請求項１２】
所定のデータを貯蔵するＮＡＮＤフラッシュメモリ及び前記ＮＡＮＤフラッシュメモリに書き込むための所定のデータを処理するモデム、前記ＮＡＮＤフラッシュメモリから読み出した前記所定のデータに対応するエラー訂正コードを生成するエラー訂正コード生成部を備える移動端末機で、前記ＮＡＮＤフラッシュメモリと前記モデムとの間のデータをインターフェースする方法において、
前記モデムによって第１チップ選択信号及び読み出し命令がイネーブルされる時、前記ＮＡＮＤフラッシュメモリの活性化のための第２チップ選択信号及び命令ラッチイネーブル信号をイネーブルすることによって読み出し命令を前記ＮＡＮＤフラッシュメモリに伝送する過程と、
前記命令ラッチイネーブル信号をディスエーブルさせ、アドレスラッチイネーブル信号をイネーブルさせることによって、前記ＮＡＮＤフラッシュメモリに前記読み出しアドレスを伝送し、前記読み出しアドレスにおいてデータ及び前記データのエラー訂正コードを読み出す過程と、
前記アドレスラッチイネーブル信号及び第３チップ選択信号をディスエーブルさせることによって、前記エラー訂正コード生成部で前記読み出されたデータに対応するエラー訂正コードを生成する過程と、
前記エラー訂正コード生成部で生成されたエラー訂正コードと前記読み出されたエラー訂正コードとを比較することによって、前記読み出されたデータのエラー有無を判断する過程と、
前記読み出されたデータがエラーを有していると判断される場合、前記読み出されたデータに対してエラー訂正を遂行する過程と、
を含むことを特徴とする方法。
【請求項１３】
所定のデータを貯蔵するＮＡＮＤフラッシュメモリ、前記ＮＡＮＤフラッシュメモリから初期駆動時に読み取られる基本データを有するプログラム可能メモリ、前記ＮＡＮＤフラッシュメモリと異なるアドレスを有する作業メモリ、及び前記ＮＡＮＤフラッシュメモリから所定のデータを読み取るモデムを備える移動端末機で、前記ＮＡＮＤフラッシュメモリと前記モデムとの間のデータのインターフェース方法において、
前記プログラム可能メモリからの基本データに基づいて前記モデムを初期化する過程と、
前記プログラム可能メモリからの基本データに基づいて前記ＮＡＮＤフラッシュメモリからデータを読み出し、前記読み出されたデータを前記作業メモリに書き込む過程と、
を含むことを特徴とする方法。
【請求項１４】
前記モデムによってチップ選択信号及び書き込み命令がイネーブルされる時、前記ＮＡＮＤフラッシュメモリの活性化のためのチップ選択信号及び命令ラッチイネーブル信号をイネーブルさせ、前記書き込み命令を前記ＮＡＮＤフラッシュメモリに伝送する過程と、
前記命令ラッチイネーブル信号をディスエーブルさせ、アドレスラッチイネーブル信号をイネーブルさせることによって、前記モデムからの所定のデータを書き込むアドレスを伝送し、前記ＮＡＮＤフラッシュメモリによって前記モデムからの所定のデータを書き込む過程と、
前記ＮＡＮＤフラッシュメモリの活性化のためのチップ選択信号をディスエーブルさせる過程と、をさらに含むことを特徴とする請求項１３記載の方法。
【請求項１５】
前記モデムによってチップ選択信号及び読み出し命令がイネーブルされる時、前記ＮＡＮＤフラッシュメモリの活性化のためのチップ選択信号及び命令ラッチイネーブル信号をイネーブルさせることによって、前記読み出し命令を前記ＮＡＮＤフラッシュメモリに伝送してデータを読み出す過程をさらに含むことを特徴とする請求項１３記載の方法。
【請求項１６】
所定のデータを貯蔵するＮＡＮＤフラッシュメモリ、前記ＮＡＮＤフラッシュメモリから初期駆動時に読み取られる基本データを有するプログラム可能メモリ、前記モデムと前記ＮＡＮＤフラッシュメモリとの間に送受信されるデータのエラー訂正コードを生成するエラー訂正コード生成部、前記ＮＡＮＤフラッシュメモリと異なるアドレスを有する作業メモリ、及び前記ＮＡＮＤフラッシュメモリから所定のデータを読み出すためのモデムを備える移動端末機で、前記ＮＡＮＤフラッシュメモリと前記モデムとの間のデータのインターフェース方法において、
前記プログラム可能メモリからの基本データに基づいて前記モデムの初期化を遂行する過程と、
前記基本データに基づいて前記ＮＡＮＤフラッシュメモリからデータを読み出し、前記読み取られたデータを前記作業メモリに書き込む過程と、
を含む方法。
【請求項１７】
前記モデムによってチップ選択信号及び書き込み命令がイネーブルされる時、前記ＮＡＮＤフラッシュメモリの活性化のためのチップ選択信号及び命令ラッチイネーブル信号をイネーブルさせ、前記書き込み命令を前記ＮＡＮＤフラッシュメモリに伝送する過程と、
前記命令ラッチイネーブル信号をディスエーブルさせ、アドレスラッチイネーブル信号をイネーブルさせることによって、前記モデムからの所定のデータを書き込むアドレスを伝送し、前記ＮＡＮＤフラッシュメモリによって前記モデムからの所定のデータを書き込む過程と、
前記ＮＡＮＤフラッシュメモリの活性化のためのチップ選択信号をディスエーブルさせる過程と、をさらに含むことを特徴とする請求項１６記載の方法。
【請求項１８】
データを書き込む時、前記アドレスラッチイネーブル信号をディスエーブルさせ、所定のチップ選択信号をイネーブルさせ、前記エラー訂正コード生成部から前記モデムからの所定のデータに対応するエラー訂正コードを受信する過程と、
前記所定のチップ選択信号をディスエーブルさせ、前記ＮＡＮＤフラッシュメモリの活性化のためのチップ選択信号をイネーブルさせることによって、前記エラー訂正コードを前記ＮＡＮＤフラッシュメモリに伝送し、前記データを書き込む過程と、をさらに含むことを特徴とする請求項１７記載の方法。
【請求項１９】
前記モデムによってチップ選択信号及び読み出し命令がイネーブルされる時、前記ＮＡＮＤフラッシュメモリの活性化のためのチップ選択信号及び命令ラッチイネーブル信号をイネーブルさせ、前記読み出し命令を前記ＮＡＮＤフラッシュメモリに伝送する過程をさらに含むことを特徴とする請求項１６記載の方法。
【請求項２０】
データを読み出す時、前記命令ラッチイネーブル信号をディスエーブルさせ、アドレスラッチイネーブル信号をイネーブルさせることによって、前記読み出される所定のデータが書き込まれたアドレスを伝送し、前記ＮＡＮＤフラッシュメモリによって該当データ及び前記該当データに対応して書き込まれたエラー訂正コードを読み出す過程と、
前記アドレスラッチイネーブル信号をディスエーブルさせ、所定のチップ選択信号をイネーブルさせて、前記エラー訂正コード生成部から前記読み出されたデータに対応するエラー訂正コードを受信する過程と、
前記所定のチップ選択信号をディスエーブルさせ、前記エラー訂正コード生成部からのエラー訂正コードと前記読み出されたエラー訂正コードとを比較して、前記読み出されたデータにエラーが発生されたか否かを判断する過程と、
前記エラーが発生されたと判断される時、前記読み出されたデータに対してエラー訂正を遂行する過程と、をさらに含むことを特徴とする請求項１９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動端末機の内部データを処理する装置及び方法に関し、時に、モデムとメモリとの間のデータをインターフェースするための装置及び方法に関する。
【背景技術】
【０００２】
移動端末機は、初期に音声通話サービスのみを提供したが、使用者の要求及び通信産業の発達につれて、データサービスを含む多様なサービスを支援するようになった。代表的な例として、文字メッセージサービス、グラフィックサービス、電子メールサービス、ボイスメールサービス、ナビゲーションサービス、及び動画像サービスなどがある。
【０００３】
一方、前記移動端末機は、無線ネットワークを通して受信されるデータ及び前記無線ネットワークに送信されるデータを処理するモデムを備える。前記モデムは、一般的に、チップの形態で具現され、前記モデムチップは、移動端末機を駆動するための核心チップである。前記移動端末機は、前述したようなサービスのためのデータ及び前記移動端末機の動作のための情報を貯蔵するメモリをさらに備える。従って、前記移動端末機は、前述したようなサービスを遂行するために、前記モデムと前記メモリとの間のデータをインターフェースするための装置が要求される。
【０００４】
従来の移動端末機は、応用プログラム(Application Program)、運用コード(Operating System(OS) Code)などのデータを貯蔵するＮＯＲフラッシュメモリ(NOR Flash Memory)を使用する。
【０００５】
図１は、前記ＮＯＲフラッシュメモリを使用する移動端末機において、モデムとメモリとの間のデータをインターフェースする構成を示す。
図１を参照すると、モデム１１０とＮＯＲフラッシュメモリ１１２との間のデータをインターフェースするために、チップ選択信号(Chip Select Signal: 以下、ＲＯＭ＿ＣＳＢと称する)、読み出しイネーブル信号(Read Enable Signal: 以下、ＲＤＢと称する)、書き込みイネーブル信号(Write Enable Signal: 以下、ＷＲＢと称する)、アドレス信号(Address Signal: 以下、Ａと称する)及びデータ信号(Data Signal: 以下、Ｄと称する)が使用される。モデム１１０と作業メモリ１１４との間のデータをインターフェースするためには、追加的にチップ選択信号としてＲＡＭ＿ＣＳＢが使用される。
【０００６】
図１を参照すると、モデム１１０は、無線ネットワークを通して受信されるデータまたは前記無線ネットワークに伝送しようとするデータを処理する。前記モデム１１０は、前記無線ネットワークを通したデータの送受信によって新しく貯蔵するデータが発生する場合、前記データを前記ＮＯＲフラッシュメモリ１１２に貯蔵する。前記モデム１１０は、前記無線ネットワークを通して伝送するために要求されるデータを前記ＮＯＲフラッシュメモリ１１２から読み出す。移動端末機の電源がオンになると、前記モデム１１０は、初期設定に必要な基本コード(例: ブートコード(Boot Code)、ベクターテーブル(Vector Table)、ロードコード(Load Code)など)を前記ＮＯＲフラッシュメモリ１１２を通してアクセスする。前記ＮＯＲフラッシュメモリ１１２は、移動端末機において要求される応用プログラム及びＯＳコードを貯蔵する。作業メモリ１１４は、前記モデム１１０が所定のデータを処理するか、特定のサービスを提供するために要求される応用プログラムなどを臨時貯蔵し、必要な時にアクセスできる。前記作業メモリ１１４は、ＳＲＡＭまたはＵｔＲＡＭを使用することができる。例えば、前記移動端末機の初期設定が完了すると、前記モデム１１０は、ＯＳコード及び呼処理ソフトウェア(Call S/W)を前記ＮＯＲフラッシュメモリ１１２から読み出して前記作業メモリ１１４にコピーする。次に、前記モデム１１０は、作業メモリ１１４をアクセスする。前記モデム１１０が前記ＮＯＲフラッシュメモリ１１２から前記作業メモリ１１４にデータをコピーする理由は、前記作業メモリ１１４として使用されるＳＲＡＭのアクセスタイム(Access Time)が短いため、前記作業メモリ１１４において必要なデータを迅速にアクセスすることができるからである。さらに、前記モデム１１０は、応用データ(Application data)を直接前記ＮＯＲフラッシュメモリ１１２から読み出すか、前記ＮＯＲフラッシュメモリ１１２に書き込む。しかしながら、前記モデム１１０は、必要によって、前記作業メモリ１１４に応用データをコピーする。
【０００７】
前記モデム１１０は、前記ＮＯＲフラッシュメモリ１１２にデータを書き込むために、ＲＯＭ＿ＣＳＢによってＮＯＲフラッシュメモリ１１２をイネーブルさせ、ＷＲＢがイネーブルされる間、アドレスバス信号Ａによって所定のアドレスを指定すると同時に、データバス信号Ｄによって所定のデータを前記ＮＯＲフラッシュメモリ１１２に提供する。前記ＮＯＲフラッシュメモリ１１２は、前記ＲＯＭ＿ＣＳＢによってイネーブルされ、前記ＷＲＢがイネーブルされる周期の間にアドレスバス信号Ａ及びデータバス信号Ｄを受信すると、前記アドレスバス信号Ａによって指定されるメモリ領域に前記データバス信号Ｄによるデータを貯蔵する。
【０００８】
前記モデム１１０は、前記ＮＯＲフラッシュメモリ１１２からデータを読み出すために、前記ＲＯＭ＿ＣＳＢによって前記ＮＯＲフラッシュメモリ１１２をイネーブルさせ、ＲＤＢがイネーブルされる間にアドレスバス信号Ａによって前記ＮＯＲフラッシュメモリ１１２からデータバス信号Ｄを受信する。前記ＮＯＲフラッシュメモリ１１２は、前記ＲＯＭ＿ＣＳＢによってイネーブルされ、前記ＲＤＢがイネーブルされる間に前記モデム１１０から受信されるアドレスバス信号Ａによって指定されるメモリ領域からデータを読み出し、前記データバス信号Ｄを前記モデム１１０に伝送する。
【０００９】
前記モデム１１０は、作業メモリ１１４にデータを書き込むために、ＲＡＭ＿ＣＳＢによって作業メモリ１１４をイネーブルさせ、前記ＷＲＢがイネーブルされる間に、アドレスバス信号Ａ及びデータバス信号Ｄを受信すると、前記アドレスバス信号Ａによって指定されるメモリ領域に前記データバス信号Ｄによるデータを貯蔵する。
【００１０】
前記モデム１１０は、前記作業メモリ１１４からデータを読み出すために、前記ＲＡＭ＿ＣＳＢによって前記作業メモリ１１４をイネーブルさせ、ＲＤＢがイネーブルされる間に、アドレスバス信号Ａによって前記作業メモリ１１４からデータバス信号Ｄを受信する。前記作業メモリ１１４は、前記ＲＡＭ＿ＣＳＢによってイネーブルされ、前記ＲＤＢがイネーブルされる間に、前記アドレスバス信号Ａによって指定されるメモリ領域からデータを読み出し、前記データバス信号Ｄを前記モデム１１０に伝送する。
【００１１】
移動端末機から提供される各種サービスのためのメモリのサイズは、１６または３２Ｍｂｉｔが可能である。しかしながら、通信市場の成長、移動端末機のサービスの多様化、高機能化、高容量化、及びこれらによるデータファイル(Data File)のサイズの増加などを考慮すると、要求されるメモリのサイズは、６４／１２８Ｍｂｉｔまたはそれ以上になる。
【００１２】
従来の移動端末機に主に使用されたＮＯＲフラッシュメモリは、構造的に増加されたメモリ要求速度を有する製品を安価で供給することは不可能である。さらに、爆発的なＮＯＲフラッシュメモリの需要によってＮＯＲフラッシュメモリの生産のための部品の確保が難しい。このような問題を解決するために、安価で提供できるＮＡＮＤフラッシュメモリが移動端末機のメモリとして広く使用されるようになると思う。
【００１３】
同級の容量で、ＮＯＲフラッシュメモリとＮＡＮＤフラッシュメモリとを比較すると、 ＮＯＲフラッシュメモリは、メガバイト(Mega Byte)当りに３．５６ドルであり、ＮＡＮＤフラッシュメモリは、０．８３ドルである。さらに、２００２年には、ＮＯＲフラッシュメモリは３．０６ドル、ＮＡＮＤフラッシュメモリは０．６ドルになると予想される。密度(Density)の面で比較すると、６４ＭｂｉｔのＮＯＲフラッシュメモリに対応するＮＡＮＤフラッシュメモリの密度は５１２Ｍｂｉｔである。２００２年には、１２８ＭｂｉｔのＮＯＲフラッシュメモリに対応するＮＡＮＤフラッシュメモリの密度は、１０２４Ｍｂｉｔになると予想される。
【００１４】
つまり、 ＮＡＮＤフラッシュメモリは、ＮＯＲフラッシュメモリより費用及び密度の側面で優れていることが分かる。従って、移動端末機におけるＮＯＲフラッシュメモリの使用は限界に達している。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従って、本発明の目的は、ＮＡＮＤフラッシュメモリを使用する移動端末機を提供することにある。
【００１６】
本発明の他の目的は、移動端末機のモデムとＮＡＮＤフラッシュメモリとのの間のデータをインターフェースする装置及び方法を提供することにある。
【課題を解決するための手段】
【００１７】
このような目的を達成するための本発明の回路は、移動端末機においてモデムとＮＡＮＤフラッシュメモリとの間にデータをインターフェースする装置及び方法を提供する。モデムとＮＡＮＤフラッシュメモリとの間のインターフェース回路において、作業メモリは、前記ＮＡＮＤフラッシュメモリの容量より小さい容量を有し、前記ＮＡＮＤフラッシュメモリに貯蔵された情報の一部分をコピーし、前記ＮＡＮＤフラッシュメモリの第１アドレスと異なる第２アドレスを有する。プログラム可能メモリは、前記ＮＡＮＤフラッシュメモリに貯蔵された情報の前記一部分を前記作業メモリにコピーするために必要な基本データを有する。制御器は、前記プログラム可能メモリと接続され、前記作業メモリに貯蔵された前記一部分の情報を前記第２アドレスを使用してランダムに読み出すように制御する。
【００１８】
ＮＡＮＤフラッシュメモリにデータを書き込むために、読み出し命令は、前記モデムによって第１チップ選択信号及び読み出し命令がイネーブルされる時、前記ＮＡＮＤフラッシュメモリの活性化のための第２チップ選択信号及び命令ラッチイネーブル信号をイネーブルすることによって前記ＮＡＮＤフラッシュメモリに伝送される。読み出しアドレスは、前記命令ラッチイネーブル信号をディスエーブルさせ、アドレスラッチイネーブル信号をイネーブルさせることによって、前記ＮＡＮＤフラッシュメモリに伝送される。前記データのエラー訂正コードは、前記アドレスラッチイネーブル信号及び第３チップ選択信号をディスエーブルさせることによって、前記エラー訂正コード生成部で生成される。前記エラー訂正コードは、第３チップ選択信号をディスエーブルさせ、前記ＮＡＮＤフラッシュメモリの活性化のための第２チップ選択信号をイネーブルさせることによって、前記エラー訂正コードを前記ＮＡＮＤフラッシュメモリに伝送し、前記データを前記ＮＡＮＤフラッシュメモリに書き込まれる。次に、前記第２チップ選択信号はディスエーブルされる。
【００１９】
前記ＮＡＮＤフラッシュメモリからデータを読み出すために、読み出し命令は、前記モデムがチップ選択信号及び前記書き込み命令をイネーブする時、前記ＮＡＮＤフラッシュメモリの活性化のための第２チップ選択信号及び命令ラッチイネーブル信号をイネーブルさせることによって前記ＮＡＮＤフラッシュメモリに伝送される。読み出しアドレスは、前記命令ラッチイネーブル信号をディスエーブルさせ、アドレスラッチイネーブル信号をイネーブルさせることによって前記ＮＡＮＤフラッシュメモリに伝送され、前記読み出しアドレスにおけるデータ及び前記データに対応するエラー訂正符号が読み出される。前記データに対応するエラー訂正符号は、前記アドレスラッチイネーブル信号及び第３チップ選択信号をディスエーブルさせることによって前記エラー訂正符号生成器で生成される。前記第３チップ選択信号がディスエーブルされる時、前記エラー訂正コード生成部からのエラー訂正コードと前記読み出されたエラー訂正コードとを比較して、前記読み出されたデータにエラーが発生されたか否かが判断される。前記エラーが発生されたと判断される時、前記読み出されたデータに対してエラー訂正が遂行される。
【発明の効果】
【００２０】
本発明は、移動端末機において、コスト、容量及び供給の制限を有するＮＯＲフラッシュメモリの代わりに、高容量で低価格のＮＡＮＤフラッシュメモリを使用することができる。従って、移動端末機のコスト及び性能が改善される。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好適な一実施形態について添付図を参照しつつ詳細に説明する。下記の説明において、本発明の要旨のみを明確にする目的で、関連した公知機能又は構成に関する具体的な説明は省略する。
【００２２】
本発明の実施形態において、ＮＯＲフラッシュメモリをＮＡＮＤフラッシュメモリに置き換えて使用するために、いくつかの構成が追加されるべきである。
【００２３】
(１)移動端末機の初期電源が供給されると、モデムは、初期設定のために、基本コード(ベクターテーブル、ブートコード、ロードコード)にランダムにクセスする。従来のＮＯＲフラッシュメモリの場合は、ランダムアクセスが可能であり、前記基本コードが前記ＮＯＲフラッシュメモリに貯蔵されていても関係ない。しかしながら、本発明の実施形態によるＮＡＮＤフラッシュメモリは、ランダムアクセスが不可能であるので、前記基本コードのランダムアクセスができる別途の構成が要求される。
【００２４】
(２)モデムがＮＡＮＤフラッシュメモリをアクセスすることができるように、前記モデムからの命令によって前記ＮＡＮＤフラッシュメモリを制御し、前記ＮＡＮＤフラッシュメモリの制御状態を前記モデムに知らせる役割を有する構成が要求される。
【００２５】
図２は、前述した構成を満足する、本発明の実施形態による移動端末機におけるモデムとメモリとの間のインターフェース装置を示す。図２に示すように、前記インターフェース装置は、モデム２１０、メモリ部２３０及び前記モデム２１０と前記メモリ部２３０との間のデータをインターフェースするためのインターフェース部２２０から構成される。
【００２６】
図２を参照すると、前記インターフェース部２２０は、メモリ制御部(NAND Flash Control Block: 以下、ＮＦＣ部と称する)２２２、マスクＲＯＭ(MASK ROM(Read Only Memory))２２４、及びエラー訂正コード生成部(Error Correction Code Generator: 以下、ＥＣＣ生成部と称する)２２６から構成される。前記モデム２１０は、前記マスクＲＯＭ２２４にランダムにアクセスすることができる。従って、前記マスクＲＯＭ２２４は、初期動作のために要求される基本データ(ベクターテーブル、ブートコード、ロードコード)を貯蔵することによって、前記モデム２１０によって前記基本データがランダムアクセスされるようにする。前記マスクＲＯＭ２２４の基本データは、ＮＡＮＤフラッシュメモリ２３２から必要なデータを作業メモリにコピーするためのプログラムデータである。
【００２７】
前記ＥＣＣ生成部２２６は、前記モデム２１０と前記メモリ部２３０との間に伝送されるデータを受信し、前記入力データに対するパリティコード(ＥＣＣＤＡＴＡＬ[７：０], ＥＣＣＤＡＴＡＨ[７：０], ＥＣＣＤＡＴＡＸ[７：０])を生成する。従って、前記パリティコードは、前記モデム２１０において対応するデータに対するビットエラー検査及び訂正のために使用される。つまり、前記マスクＲＯＭ２２４は、前記モデム２１０からのイネーブル信号(ＲＯＭ１＿ＣＳＢ)によってイネーブルされ、アドレスバス信号Ａ[１３:１]によってデータＤ[１５:０]を前記モデム２１０に出力する。前記ＮＦＣ部２２２は、前記モデム２１０が前記メモリ部２３０にデータを書き込むか、前記メモリ部２３０からデータを読み出すことができるように、前記メモリ部２３０を制御する。つまり、前記ＮＦＣ部２２２は、前記モデム２１０から受信される命令(ＲＯＭ２＿ＣＳＢ、ＧＰ＿ＣＳＢ、ＷＲＢ、ＲＤＢ)によって前記メモリ部２３０を信号(ＮＦＲＯＭ＿ＣＳＢ、ＣＬＥ、ＡＬＥ、ＮＡＮＤ＿ＷＲＢ、ＮＡＮＤ＿ＲＤＢ)によって制御することによって、前記モデム２１０が要求する動作が行われるようにする。一方、前記ＮＦＣ部２２２は、前記メモリ部２３０の現在制御状態を前記モデム２１０に知らせ、前記ＥＣＣ生成部２２６から生成されたパリティコードを前記モデム２１０に伝送する。
【００２８】
前記メモリ部２３０は、ＮＡＮＤフラッシュメモリ２３２及び作業メモリ２３４から構成される。前記ＮＡＮＤフラッシュメモリ２３２は、前記ＮＦＣ２２２からの制御によってデータを書き込むか、または、読み出す。前記作業メモリ２３４は、前記モデム２１０から受信されるデータを臨時貯蔵することで、前記モデム２１０の速いデータアクセスを可能にする。
【００２９】
以下、インターフェース部２２０を基準にした信号を定義する。
【００３０】
前記インターフェース部２２０に入力される信号を定義すると、ＲＯＭ１＿ＣＳＢは、マスクＲＯＭ２２４をイネーブルさせるチップ選択信号である。ＲＯＭ２＿ＣＳＢは、ＮＦＣ部２２２によってＥＣＣ生成部２２６、ＮＡＮＤフラッシュメモリ２３２、または、作業メモリ２３４をアクセスする時にイネーブルされるチップ選択信号である。ＧＰ＿ＣＳＢは、前記ＮＦＣ部２２２によって前記ＥＣＣ生成部２２６またはＮＡＮＤフラッシュメモリ２３２をアクセスする時にイネーブルされるチップ選択信号である。Ａ[１３:１]はアドレスバス信号(Address bus Signal)である。ＲＤＢ(Read Enable signal)は、モデム２１０が前記ＮＡＮＤフラッシュメモリ２３０、作業メモリ２３４、ＥＣＣ生成部２２６、または、ＮＦＣ部２２２からデータを読み出すためにイネーブルされる信号である。ＷＲＢは、前記モデム２１０が前記ＮＡＮＤフラッシュメモリ２３０、作業メモリ２３４、ＥＣＣ生成部２２６、または、ＮＦＣ部２２２にデータを書き込むためにイネーブルされる信号である。Ｄ[１５:０]は、データバス信号(Data Bus Signal)である。
【００３１】
前記インターフェース部２２０から出力される信号を定義すると、ＡＬＥ(Address Latch Enable Signal)は、前記ＮＡＮＤフラッシュメモリ２３２をアクセスする場合、データバスにアドレスを書き込むためにイネーブルされる信号である。ＣＬＥ(Command Latch Enable Signal)は、前記ＮＡＮＤフラッシュメモリ２３２をアクセスする場合、前記データバスに命令を書き込むためにイネーブルされる信号である。前記命令は、前記ＮＡＮＤフラッシュメモリによって定義されることができる。ＮＦＲＯＭ＿ＣＳＢは、前記メモリ制御部２２２が前記ＮＡＮＤフラッシュメモリ２３２をアクセスするためにイネーブルさせるチップ選択信号である。ＮＡＮＤ＿ＷＲＢは、前記ＮＦＣ部２２２が前記ＮＡＮＤフラッシュメモリ２３２にデータを書き込む時にイネーブルされる信号である。ＮＡＮＤ＿ＲＤＢは、前記ＮＦＣ部２２２が前記ＮＡＮＤフラッシュメモリ２３２からデータを読み出す時にイネーブルされる信号である。
【００３２】
一方、前記インターフェース部２２０の内部信号に対して定義すると、ＥＣＣ＿ＳＴＡＲＴは、前記ＮＦＣ部２２２が該当データに対応してパリティコードを生成するように前記ＥＣＣ生成部２２６をイネーブルさせる信号である。ＥＣＣ＿ＲＣＥは、前記ＮＦＣ部２２２の要求によって、パリティコードを読み出すためにイネーブルさせるチップ選択信号である。ＥＣＣＤＡＴＡＬ[７:０]、ＥＣＣＤＡＴＡＨ[７:０]、及びＥＣＣＤＡＴＡＸ[７:０]は、前記ＮＦＣ部２２２の要求によって、前記ＥＣＣ生成部２２６から生成されたパリティコード(Parity Code)を表する信号である。
【００３３】
その他の信号に対して定義すると、ＲＢＢは、前記ＮＡＮＤフラッシュメモリ２３２の状態を示す信号であり、待機(Ready)状態であるか、動作(Busy)状態であるかを示す。前記モデム２１０は、前記ＮＡＮＤフラッシュメモリ２３２が動作(Busy)状態である時、データをアクセスすることができず、待機(Ready)状態である時のみにデータアクセス(Data Access)が可能である。前記モデム２１０は、ＧＰＩＯ＿ＩＮＴを通して入力される前記ＲＢＢによって前記ＮＡＮＤフラッシュメモリ２３２の現在状態を検査する。前記ＧＰＩＯ＿ＩＮＴは、前記モデム２１０の外部構成とのインターフェースのための入／出力ピン(General Purpose Input Output Pin)である。ＲＡＭ＿ＣＳＢは、前記モデム２１０が作業メモリ２３４にアクセスする時にイネーブルされるチップ選択信号である。前記ＲＡＭ＿ＣＳＢは、前記ＲＯＭ２＿ＣＳＢが前記ＮＡＮＤフラッシュメモリ２３２をアクセスしない時、前記ＲＯＭ２＿ＣＳＢを前記ＲＡＭ＿ＣＳＢに連結して使用することができる。
【００３４】
初期設定のための基本コード(Vector Table、Boot Code、Load Code)がマスクＲＯＭ(MASK ROM)２２４に貯蔵されるので、初期動作電源が供給されると、モデム２１０は、前記マスクＲＯＭから基本コードを読み出して初期化(Booting)を遂行する。一方、モデム２１０は、初期設定の後、運用コード(OS code)及び呼処理ソフトウェア(Call S/W)をＮＡＮＤフラッシュメモリ２３２から読み出して作業メモリ２３４にコピーする。次に、前記モデム２１０は、前記作業メモリ２３４をアクセスする。前記モデム２１０が前記ＮＡＮＤフラッシュメモリ２３２から前記作業メモリ２３４にデータをコピーする理由は、ＳＲＡＭまたはＵｔＲＡＭを使用する前記作業メモリ２３４のアクセスタイムが短いからである。一方、前記モデム２１０は、各種の応用データ(Application data)を前記ＮＡＮＤフラッシュメモリ２３２から直接読み出すか、記録することができるが、必要によって前記作業メモリ２３４にコピーしてアクセスすることができる。
【００３５】
図３は、図２に示すＮＦＣ部２２２の詳細構成を示す図である。
【００３６】
図３を参照すると、モデム２１０から受信されたチップ選択信号ＧＰ＿ＣＳＢ、書き込みイネーブル信号ＷＲＢをイネーブルさせ、アドレスバス信号Ａ及びデータバス信号Ｄに特定アドレス及びデータを書き込むと、第１レジスタグループのＱ０、Ｑ１、Ｑ２、Ｑ３を制御する。ＭＵＸ選択信号(Mux_Select)は、第１レジスタグループのＱ３を通して出力される。ＭＵＸ選択信号(Mux_Select)が０に設定される場合、ＮＡＮＤフラッシュメモリ２３２を制御するＣＬＥ、ＡＬＥ、ＮＦＲＯＭ＿ＣＳＢ、ＮＡＮＤ＿ＷＲＢ、ＮＡＮＤ＿ＲＤＢ、及びＥＣＣ生成部２２６を制御するためのＥＣＣ＿ＲＣＥは、第１コンビネーションロジック及び第１レジスタグループによって制御される。一方、ＭＵＸ選択信号(Mux_Select)が１に設定される場合、ＮＡＮＤフラッシュメモリ２３２を制御するＣＬＥ、ＡＬＥ、ＮＦＲＯＭ＿ＣＳＢ、ＮＡＮＤ＿ＷＲＢ、ＮＡＮＤ＿ＲＤＢ、及びＥＣＣ生成部２２６を制御するためのＥＣＣ＿ＲＣＥは、第２コンビネーションロジック及び第２レジスタグループによって制御される。つまり、前記ＮＡＮＤフラッシュメモリ２３２及び前記ＥＣＣ生成部２２６は、第１コンビネーションロジック及び第１レジスタグループによって制御されるか、または、第２コンビネーションロジック及び第２レジスタグループによって制御される。
【００３７】
以下、本発明の実施形態によるインターフェース装置の動作を説明する。本発明の実施形態による動作は、ＮＡＮＤフラッシュメモリ２３２にデータを書き込む動作と読み出す動作に区分されることができる。
【００３８】
図４は、前記ＮＡＮＤフラッシュメモリ２３２にデータを書き込むためのＮＦＣ部２２２の制御動作を示すフローチャートであり、図５は、前記ＮＡＮＤフラッシュメモリ２３２からデータを読み出すためのＮＦＣ部２２２の制御動作を示すフローチャートである。
【００３９】
図４を参照すると、前記ＮＦＣ部２２２は、段階４１０で、モデム２１０から前記ＮＡＮＤフラッシュメモリ２３２へのデータ書き込み要求を受信する。前記モデム２１０は、アドレスバス信号Ａ、データバス信号Ｄ、ＷＲＢ、及びチップ選択信号ＧＰ＿ＣＳＢまたはＲＯＭ２＿ＣＳＢを利用してデータ書き込みを要求する。
【００４０】
前記ＮＦＣ部２２２は、４１２段階で、前記ＮＡＮＤフラッシュメモリ２３２をアクセスするためのチップ選択信号ＮＦＲＯＭ＿ＣＳＢ及び前記ＮＡＮＤフラッシュメモリ２３２にデータ書き込み命令を伝送するための信号ＣＬＥをイネーブルさせる。前記ＮＡＮＤフラッシュメモリ２３２は、前記ＮＦＲＯＭ＿ＣＳＢによってイネーブルされ、前記ＣＬＥによって前記ＮＦＣ部２２２から命令を受信する準備をする。前記ＮＦＣ部２２２は、４１４段階で、書き込み命令(８０Ｈ)をデータバス信号Ｄ[７：０]によって前記ＮＡＮＤフラッシュメモリ２３２に伝送する。前記ＮＡＮＤフラッシュメモリ２３２は、データを書き込むアドレス及び書き込むデータの受信を待機する。一方、前記ＮＦＣ部２２２は、４１６段階で、前記信号ＣＬＥをディスエーブルさせ、前記ＮＡＮＤフラッシュメモリ２３２をアクセスするためのチップ選択信号ＮＦＲＯＭ＿ＣＳＢ及びアドレスを伝送するためのＡＬＥをイネーブルさせる。
【００４１】
前記ＮＦＣ部２２２は、４１８段階で、前記データバス信号Ｄ[７：０]によってデータを書き込むアドレスを伝送する。次に、前記ＮＦＣ部２２２は、４２０段階で、前記信号ＡＬＥをディスエーブルさせ、パリティコードの生成のために前記ＥＣＣ生成部２２６のＥＣＣ＿ＳＴＡＲＴをイネーブルさせる。
【００４２】
前記モデム２１０は、前記データバス信号Ｄ[１５:０]によって書き込もうとするデータを伝送する。前記伝送されたデータは、前記ＮＡＮＤフラッシュメモリ２３２に提供されて前記指定されたアドレスに書き込まれる。さらに、前記伝送されたデータは、ＥＣＣ生成部２２６に提供され、前記ＥＣＣ生成部２２６は、前記提供されたデータに対応してパリティコードＥＣＤＡＴＡＬ[７：０]、ＥＣＤＡＴＡＨ[７：０]、及びＥＣＤＡＴＡＸ[７：０]を生成する。
【００４３】
前記モデム２１０は、４２２段階で、前記ＮＦＣ部２２２を通して前記ＥＣＣ生成部２２６のＥＣＣ＿ＲＣＥをイネーブルさせ、前記ＥＣＣ生成部２２６によって生成された前記パリティコードＥＣＣＤＡＴＡＬ[７：０]、ＥＣＣＤＡＴＡＨ[７：０]、及びＥＣＣＤＡＴＡＸ[７：０]を読み出す。前記ＮＦＣ部２２２は、４２４段階で、前記ＥＣＣ＿ＳＴＡＲＴをディスエーブルさせ、前記パリティコードを前記ＮＡＮＤフラッシュメモリ２３２に書き込むために前記ＮＦＲＯＭ＿ＣＳＢをイネーブルさせる。その次に、前記モデム２１０は、４２６段階で、前記データバス信号Ｄ[７：０]によって前記パリティコードを伝送する。前記伝送されたパリティコードは、前記ＮＡＮＤフラッシュメモリ２３２の所定の領域に貯蔵される。
【００４４】
前記ＮＦＣ部２２２は、４２８段階で、前記信号ＣＬＥをイネーブルさせ、４３０段階で、前記データの書き込みが成功したのか否かを確認するためのチェック命令(１０Ｈ)を前記データバス信号Ｄ[７：０]によって伝送する。前記ＮＦＣ部２２２は、４３２段階で、前記信号ＣＬＥをディスエーブルさせる。
【００４５】
前記ＮＡＮＤフラッシュメモリ２３２は、前記チェック命令(１０Ｈ)を受信すると、自分の現在状態に関する情報をデータバス信号Ｄ[７：０]のうちＤ[６]によって伝送する。前記現在状態は、動作(Busy)状態またはアイドル(idle)状態である。一方、前記ＮＡＮＤフラッシュメモリ２３２は、前記チェック命令を受信しなくても、常に前記信号ＲＢＢによって自分の現在状態を前記モデム２１０に報告する。前記ＮＡＮＤフラッシュメモリ２３２は、前記データバス信号Ｄ[７：０]のＤ[０]によって前記データの書き込みが成功したのか否かを報告する。
【００４６】
前記モデム２１０は、４３４段階で、前記データバス信号Ｄ[６]またはＲＢＢによって前記ＮＡＮＤフラッシュメモリ２３２の状態を判断する。前記ＮＡＮＤフラッシュメモリ２３２がアイドル状態である場合、前記モデム２１０は、４３６段階で、Ｄ[０]によって前記データを書き込む間にエラーが発生されているか否かを判断する。前記データの書き込みが成功したと判断されると、前記ＮＦＣ部２２２は、前記信号ＮＦＲＯＭ＿ＣＳＢをディスエーブルさせ、前記データ書き込みの動作を終了する。しかしながら、前記データの書き込みが失敗したと判断されると、前記ＮＦＣ部２２２は、前記信号ＮＦＲＯＭ＿ＣＳＢをディスエーブルさせ、段階４１０に戻る。
【００４７】
図５を参照すると、前記ＮＦＣ部２２２は、段階５１０で、モデム２１０から前記ＮＡＮＤフラッシュメモリ２３２からのデータ読み出しの要求を受信する。前記モデム２１０は、アドレスバス信号Ａ、データバス信号Ｄ、読み出しイネーブル信号ＲＤＢ、及びチップ選択信号ＧＰ＿ＣＳＢまたはＲＯＭ２＿ＣＳＢを利用してデータ読み出しを要求する。
【００４８】
前記ＮＦＣ部２２２は、５１２段階で、前記ＮＡＮＤフラッシュメモリ２３２をアクセスするためのチップ選択信号ＮＦＲＯＭ＿ＣＳＢ及び前記ＮＡＮＤフラッシュメモリ２３２にデータ読み出し命令を伝送するための信号ＣＬＥをイネーブルさせる。前記ＮＡＮＤフラッシュメモリ２３２は、前記ＮＦＲＯＭ＿ＣＳＢによってイネーブルされ、前記ＣＬＥに応答して前記ＮＦＣ部２２２から命令を受信する準備をする。前記ＮＦＣ部２２２は、５１４段階で、データ読み出し命令(００Ｈ)をデータバス信号Ｄ[７：０]によって前記ＮＡＮＤフラッシュメモリ２３２に伝送する。前記ＮＡＮＤフラッシュメモリ２３２は、データを読み出すアドレスの受信を待機する。一方、前記ＮＦＣ部２２２は、５１６段階で、前記信号ＣＬＥをディスエーブルさせ、アドレスを伝送するための信号ＡＬＥをイネーブルさせる。
【００４９】
前記ＮＦＣ部２２２は、５１８段階で、前記データバス信号Ｄ[７：０]によってデータを読み出すアドレスを伝送する。前記ＮＦＣ部２２２は、５２０段階で、前記信号ＡＬＥをディスエーブルさせる。前記ＮＡＮＤフラッシュメモリ２３２は、前記読み出し命令及び前記アドレスを受信すると、自分の現在状態に関する情報をデータバス信号Ｄ[７：０]のうちＤ[６]または前記信号ＲＢＢによって伝送する。前記現在状態は、動作(Busy)状態またはアイドル(idle)状態である。前記ＮＡＮＤフラッシュメモリ２３２は、自分の現在状態がアイドル(idle)状態である場合、前記アドレスからデータを読み出して前記データバス信号Ｄ[７：０]によって伝送する。
【００５０】
前記モデム２１０は、５２４段階で、前記データバス信号Ｄ[６]または前記信号ＲＢＢによって前記ＮＡＮＤフラッシュメモリ２３２の状態を判断する。前記ＮＡＮＤフラッシュメモリ２３２がアイドル(idle)である場合、前記ＮＦＣ部２２２は、５２４段階で、前記読み出されたデータに対応したパリティコードの生成のための信号ＥＣＣ＿ＳＴＡＲＴをイネーブルさせる。前記ＥＣＣ生成部２２６は、前記読み出されたデータに対応してパリティコードＥＣＣＤＡＴＡＬ[７：０]、ＥＣＣＤＡＴＡＨ[７：０]、ＥＣＣＤＡＴＡＸ[７：０]を生成する。
【００５１】
前記モデム２１０は、５２６段階で、前記ＮＦＣ部２２２を通して、前記信号ＥＣＣ＿ＲＣＥをイネーブルさせることによって前記ＥＣＣ生成部２２６から前記パリティコードを読み出し、５２８段階で、前記ＮＦＣ部２２２を通して前記信号ＥＣＣ＿ＳＴＡＲＴをディスエーブルさせる。前記モデム２１０は、５３０段階で、前記読み出されたデータに対応して前記ＮＡＮＤフラッシュメモリ２３２からパリティコードを読み出す。次に、前記モデム２１０は、５３２段階で、前記信号ＮＦＲＯＭ＿ＣＳＢをディスエーブルさせる。
【００５２】
前記モデム２１０は、５３４段階で、前記生成されたパリティコードと前記読み出されたパリティコードとを比較し、５３６段階で、前記比較結果によって前記読み出されたデータにエラーが発生しているか否かを判断する。前記生成されたパリティコードと前記読み出されたパリティコードが異なる場合、前記モデム２１０は前記読み出されたデータがエラーを有していると判断する。前記２つのパリティコードが一致する場合、前記モデム２１０は、前記読み出されたデータにエラーが無いと判断する。
【００５３】
前記モデム２１０は、５３６段階で、エラーが無いと判断される場合、データの読み出し動作を終了する。しかしながら、エラーが発生したと判断される場合は、５３８段階で、エラー訂正を遂行した後、データの読み出し動作を終了する。
【００５４】
前述したように、データは、前記ＮＡＮＤフラッシュメモリ２３２のデータ領域に書き込まれる。データを書き込む時、ＥＣＣ生成部２２６は、前記データに対応したパリティコードを生成する。前記モデム２１０は、前記パリティコードを前記ＮＡＮＤフラッシュメモリ２３２に書き込む。データの読み出し動作において、前記ＮＡＮＤフラッシュメモリ２３２から読み出されたデータは、前記ＥＣＣ生成部２２６に印加される。前記ＥＣＣ生成部２２６は、前記読み出されたデータに対して新しいパリティコードを生成する。前記モデム２１０は、前記新しいパリティコードと、前記ＮＡＮＤフラッシュメモリ２３２に貯蔵されていた、前記読み出されたデータに対応するパリティコードとを比較する。前記モデム２１０は、前記比較の結果によって、前記読み出されたデータにエラーが存在するか否かを検査する。エラーが存在する場合、前記エラーが訂正される。
【００５５】
一方、前記モデム２１０は、初期電源の供給の時、マスクＲＯＭ２２４から基本コードを読み出して、初期化過程を遂行する。図２を参照して初期化動作に関して説明する。
【００５６】
前記モデム２１０は、初期電源が供給されると、マスクＲＯＭ２２４をアクセスするためにチップ選択信号ＲＯＭ１＿ＣＳＢをイネーブルさせる。前記マスクＲＯＭ２２４は、前記ＲＯＭ１＿ＣＳＢによってイネーブルされ、前記モデム２１０からの命令を待機する。前記モデム２１０は、基本データが貯蔵されたアドレスを前記アドレスバス信号Ａ[１３:１]によって前記マスクＲＯＭ２２４に提供する。前記マスクＲＯＭ２２４は、前記アドレスに対応して貯蔵された基本コードを読み出し、前記読み出された基本コードをデータバス信号Ｄ[１５:０]によって伝送する。前記モデム２１０は、前記基本コードによって初期化動作を遂行する。
【００５７】
前述したように、前記モデム２１０は、前記ＮＡＮＤフラッシュメモリ２３２から読み出したデータを速いアクセスのために作業メモリ２３４にコピーする。
【００５８】
前記モデム２１０によって前記作業メモリ２３４がアクセスされる動作を説明すると、前記モデム２１０は、ＣＥ１端を通して前記作業メモリ２３４をアクセスするためにチップ選択信号ＲＡＭ＿ＣＳＢをイネーブルさせる。前記モデム２１０が前記ＮＡＮＤフラッシュメモリをアクセスしていない場合、前記信号ＲＯＭ２＿ＣＳＢを前記信号ＲＡＭ＿ＣＳＢの代わりに使用することができる。前記作業メモリ２３４は、前記信号ＲＡＭ＿ＣＳＢによって活性化され、前記モデム２１０からの命令を待機する。前記モデム２１０は、前記ＮＡＮＤフラッシュメモリ２３２から読み出したＯＳコード及び呼処理ソフトウェアを前記作業メモリ２３４にコピーしようとする場合、読み出しイネーブル信号ＷＲＢをイネーブルさせる。しかしながら、前記ＯＳコード及び呼処理ソフトウェアを読み出すために、前記モデム２１０は、前記信号ＲＤＢをイネーブルさせる。前記信号ＷＲＢは前記作業メモリ２３４に端子ＯＤを通して提供され、前記信号ＲＤＢは前記作業メモリ２３４にＷＥ端と通して提供される。前記作業メモリ２３４は、前記ＯＥ端がイネーブルされると、前記モデム２１０からの所定のアドレス及びコピーするデータ(ＯＳコード、呼処理ソフトウェア)の受信を待機する。前記作業メモリ２３４は、アドレスバス信号[２１：１]によってアドレスを受信し、データバス信号[１５:０]によってデータを受信し、前記所定のアドレスに対応して前記データを書き込む。
【００５９】
前記作業メモリ２３４は、活性化されてから前記ＷＥ端がイネーブルされると、前記モデム２１０からのアドレスの受信を待機する。前記アドレスバス信号[２１：１]によって所定のアドレスを受信すると、前記提供されたアドレスに対応してデータを読み出して前記データバス信号Ｄ[１５:０]によって前記モデム２１０に伝送する。
【００６０】
図３を参照すると、前記モデム２１０から印加される信号(Ａ[１３：１]、Ｄ[１５：０]、ＧＰ＿ＣＳＢ、ＷＲＢ、ＲＤＢ、ＲＯＭ２＿ＣＳＢ)を入力にして、前記ＮＡＮＤフラッシュメモリ２３２にデータを書き込むか、前記ＮＡＮＤフラッシュメモリ２３２からデータを読み出すために要求される信号(ＣＬＥ、ＡＬＥ、ＥＣＣ＿ＲＣＥ、ＮＦＲＯＭ＿ＣＳＢ、ＧＰ＿ＣＳＢ＿ＯＵＴ、ＮＡＮＤ＿ＷＲＢ、ＮＡＮＤ＿ＲＤＢ)を出力する。
【００６１】
前記信号ＧＰ＿ＣＳＢ及びＷＲＢは、論理和ゲート(AND gate)を通して第１レジスタグループのクロック(ＣＫ)端に提供される。前記第１レジスタグループは、出力端Ｑ３を通してＭＵＸ選択信号(Mux_Select)を出力し、ＣＬＥ、ＡＬＥ、ＥＣＣ＿ＲＣＥ、ＮＦＲＯＭ＿ＣＳＢ、ＮＡＮＤ＿ＷＲＢ、ＮＡＮＤ＿ＲＤＢを多重化するＭＵＸ(multiplxer)のイネーブル信号として使用する。記第１レジスタグループは、第１コンビネーションロジック(Combinational Logic)を利用して前記Ａ[１３:０]及び前記Ｄ[１５:０]によって前記信号ＣＬＥ、ＡＬＥ、ＥＣＣ＿ＲＣＥ、ＮＦＲＯＭ＿ＣＳＢを制御する。Ａ[１２]、Ａ[１３]及びシップ選択信号ＧＰ＿ＣＳＢは、第２コンビネーションロジックに入力される。前記第２コンビネーションロジックは、前記ＣＬＥ、ＡＬＥ、ＥＣＣ＿ＲＣＥ、ＮＦＲＯＭ＿ＣＳＢを生成する。前記信号ＧＰ＿ＣＳＢ＿ＯＵＴは、ＮＡＮＤフラッシュメモリまたはＬＣＤモジュール(図示せず)のためのインターフェース信号として使用される。従って、前記信号ＧＰ＿ＣＳＢがイネーブルされ、信号Ａ[１０]及びＡ[１３]の両方が“１”である場合、前記信号 前記信号ＧＰ＿ＣＳＢ＿ＯＵＴはイネーブルされてチップ選択信号として使用される。
【００６２】
図６は、図３に示す第２コンビネーションロジックを示す。図６を参照すると、コンビネーションロジックは、フリップフロップ(F/F)の形態で構成される。第１反転ゲートＮＯＴ１は、アドレス信号Ａ[１２]を反転する。第１倫理和ゲート(OR gate)ＯＲ１は、前記第１反転ゲートＮＯＴ１の出力及びチップ選択信号ＧＰ＿ＣＳＢ信号を倫理和する。第３倫理和ゲートＯＲ３は、前記第１倫理和ゲートＯＲ１の出力及び書き込みイネーブル信号ＷＲＢを倫理和する。前記第３倫理和ゲートＯＲ３の出力は、レジスタグループにクロック信号(ＭＳＭ＿ＣＬＫ)として入力される。
【００６３】
第２反転ゲートＮＯＴ２は、アドレス信号Ａ[１３]を反転する。第２倫理和ゲートＯＲ２は、前記第２反転ゲートＮＯＴ２の出力及び前記チップ選択信号ＧＰ＿ＣＢＳ信号を倫理和する。第４倫理和ゲートＯＲ４は、前記第２倫理和ゲートＯＲ２の出力及び書き込みイネーブル信号ＷＲＢを倫理和する。第５倫理和ゲートＯＲ５は、前記第２倫理和ゲートＯＲ２の出力及び読み出しイネーブル信号ＷＲＢを倫理和する。前記第４倫理和ゲートＯＲ４の出力は、ＮＡＮＤフラッシュメモリの書き込み信号であるＭＳＭ＿ＮＡＮＤ＿ＷＲＢになり、前記第５倫理和ゲートＯＲ５の出力は、ＮＡＮＤフラッシュメモリの読み出し信号であるＭＳＭ＿ＮＡＮＤ＿ＲＤＢになる。
【００６４】
図７は、図３及び図６に示すコンビネーションロジックを有するＮＦＣ２２２のタイミング図である。図７を参照して読み出し及び書き込み信号のタイミングに関して説明する。
【００６５】
データの書き込みが要求されると、時点ｔ０で、チップ選択信号ＧＰ＿ＣＳＢはロー(Low)イネーブルされる。信号ＷＲＢは、時点ｔ１のフォーリングエッジ(Falling edge)から１クロックの時間だけローイネーブルされる。図４の段階４１０から段階４１２に進行する場合、または、図５の段階５１０から段階５１２に進行する場合に対応する。つまり、段階４１０または段階５１０は、ＧＰ＿ＣＳＢ及びＷＲＢがイネーブルされるので、条件を満足する。時点ｔ２で、信号ＣＬＥ(Command Latch Enable)信号はハイ(high)イネーブルされ、前記ＢＦＲＯＭ＿ＣＳＢ信号はローに遷移される。つまり、段階４１２または段階５１２が遂行される。次に、前記インターフェース(Ｉ／Ｏ)出力として時点ｔ１のフォーリングエッジと時点ｔ７のフォーリングエッジとの間に読み出し命令または書き込み命令が出力される。前記読み出し命令または書き込み命令は、段階４１４または段階５１４と対応する。前記読み出し命令または書き込み命令が出力された後、前記命令の送信を可能にする信号ＣＬＥ及びＡＬＥ信号は、時点ｔ７のフォーリングエッジで両方ともディスエーブルされる。
【００６６】
次に、読み出しアドレスまたは書き込みアドレスが出力される。前記エラー訂正コード生成部２２６は、ＮＡＮＤフラッシュメモリにデータを書き込むか、または、ＮＡＮＤフラッシュメモリからデータを読み出す時にエラーが発生する確率が高いので、データの書き込みまたは読み出しの前に活性化されるべきである。
【００６７】
前記エラー訂正コード生成部２２６に開始命令を送信するために、前記ＧＰ＿ＣＳＢ信号はｔ１８のライジングエッジ(ridging Edge)でイネーブルされ、前記信号ＷＲＢ信号はｔ１９のフォーリングエッジでイネーブルされる。前記信号ＮＦＲＯＭ＿ＣＢＳは、ローからハイに遷移され、前記信号ＥＣＣ＿ＲＣＥは、ハイからローに遷移される。従って、時点ｔ２０から時点ｔ２５まで、前記開始命令が伝達される。次に、データ読み出し命令またはデータ書き込み命令が遂行される。
【００６８】
図７から分かるように、命令信号を伝達する前の２クロック及び命令信号を伝達した以後の２クロックが損失される。これは、アドレス信号Ａ[１２]及び前記信号ＧＰ＿ＣＳＢ信号を利用して書き込みクロック信号ＭＳＭ＿ＣＬＫを生成した後、前記信号ＭＳＭ＿ＣＬＫがフリップフロップのクロック信号として作用することで、入力データによってＡＬＥ、ＣＬＥ、ＮＦＲＯＭ＿ＣＳＢ 及びＥＣＣ＿ＲＣＥを生成するからである。さらに、アドレス信号Ａ[１３]及び信号ＧＰ＿ＣＳＢは、ＮＡＮＤ＿ＷＲＢ、ＮＡＮＤ＿ＲＤＢを生成する。従って、各命令の伝達時点の前後に２クロックパルスの損失が発生する。
【００６９】
図８は、本発明の他の実施形態によるコンビネーションロジックの詳細回路構成図である。図８を参照すると、前記チップ選択信号ＧＰ＿ＣＳＢは、第１倫理和ゲートＯＲ１、第２倫理和ゲートＯＲ２及び第２反転ゲートＮＯＴ２に入力される。第２反転ゲートＮＯＴ２は、前記ＧＰ＿ＣＳＢ信号を反転する。前記第１論理積ゲートＡＮＤ１は、アドレス信号Ａ[１２]及び前記第２反転ゲートＮＯＴ２の出力を論理積し、信号ＮＡＮＤ＿ＣＬＥを出力する。前記第２論理積ゲートＡＮＤ２は、アドレス信号Ａ[１１]及び前記第２論理積ゲートＡＮＤ２の出力を論理積し、信号ＮＡＮＤ＿ＡＬＥを出力する。
【００７０】
一方、前記第１反転ゲートＮＯＴ１は、アドレス信号Ａ[１３]を反転する。前記第１倫理和ゲートＯＲ１は、前記信号ＧＰ＿ＣＳＢ及び前記第１反転ゲートＮＯＴ１の出力を倫理和し、信号ＮＡＮＤ＿ＣＳＢを出力する。第２倫理和ゲートＯＲ２は、信号ＧＰ＿ＣＳＢ及び第３反転ゲートＮＯＴ３によって反転されたアドレス信号Ａ[１０]を倫理和し、信号ＥＣＣ＿ＲＣＥを出力する。
【００７１】
図９は、図８に示すコンビネーションロジックを有するインターフェース２２０ＥＣＣ生成部２２６に入力される信号のタイミング図である。
【００７２】
図７に示すタイミング図と比較する場合、信号ＧＰ＿ＣＳＢの性質を利用して、命令信号の伝達の前後に２クロックの遅延が発生しなくなる。つまり、ＧＰ＿ＣＳＢ及びＡ[１２]、ＧＰ＿ＣＳＢ及びＡ[１１]、ＧＰ＿ＣＳＢ及びＡ[１２]、及びＧＰ＿ＣＳＢ及びＡ[１３]の信号対を利用してＥＣＣ＿ＲＣＥ、ＡＬＥ、ＣＬＥ、ＮＡＮＤ＿ＣＳＢを生成するからであり、さらに、このコンビネーションロジックがフリップフロップを利用しないからである。
【００７３】
前述の如く、本発明を具体的な一実施形態を参照して詳細に説明してきたが、本発明の範囲は前述の一実施形態によって限られるべきではなく、本発明の範囲内で様々な変形が可能であるということは、当該技術分野における通常の知識を持つ者には明らかである。
【図面の簡単な説明】
【００７４】
【図１】従来技術による移動端末機においてモデムとメモリとの間のインターフェース装置を示す図。
【図２】本発明の実施形態による移動端末機においてモデムとメモリとの間のインターフェース装置を示す図。
【図３】図２に示すメモリ制御部の詳細構成を示す図。
【図４】本発明の実施形態による移動端末機のモデムからメモリにデータを書き込むための制御フローを示す図。
【図５】本発明の実施形態による移動端末機のモデムがメモリからデータを読み出すための制御フローを示す図。
【図６】図３に示すコンビネーションロジックのうち一部の構成を示す図。
【図７】本発明の他のコンビネーションロジックが図６のように構成される場合の各信号のタイミング図。
【図８】本発明の他の実施形態によるコンビネーションロジックの詳細回路構成図。
【図９】本発明の第２実施形態によるコンビネーションロジックを有する場合にエラー訂正コード生成部に入力される信号のタイミング図。
【符号の説明】
【００７５】
２１０    モデム
２２０    インターフェース部
２２２    メモリ制御部
２２４    マスクＲＯＭ
２２６    エラー訂正コード生成部
２３０    メモリ部
２３２    ＮＡＮＤフラッシュメモリ
２３４    作業メモリ
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
2005500604.tif 000035