(57)【要約】【課題】消費電力の低減と不良箇所の高精度な検出とを両立させ得るようにする。【解決手段】画像形成装置１のプリントヘッド３３では、ドライバＩＣ５４の出力バッファ回路６４において、プルアップ側にＮＭＯＳトランジスタ８４に加えて、電流の駆動能力をより小さくしたＰＭＯＳトランジスタ８５を設けた。このためドライバＩＣ５４は、出力バッファ回路６４を高速で動作させる動作時に、出力電圧を中間電圧Ｖｍ（約３．５［Ｖ］）に抑えて、消費電力の削減やＥＭＩノイズの低減を図る。一方、ドライバＩＣ５４は、出力バッファ回路６４からハイレベルの信号を継続して出力させる静止時に、引上時間ＴＵをかけて出力電圧を電源電圧ＶＤＤ（約５［Ｖ］）にまで引き上げ、入力バッファ回路６２の貫通電流Ｉｓ２をほぼ０［Ａ］に抑えて、ＩＤＤｑ試験を精度良く実施することができる。【選択図】図７
2018061089.tif 000002
【特許請求の範囲】
【請求項１】
上段側からデータ信号が入力される入力バッファと、
前記データ信号に基づいて被駆動素子を駆動する素子駆動部と、
前記データ信号を下段側へ出力する出力バッファと
を具え、
前記出力バッファは、
電源電圧の供給を受け、前記データ信号のハイレベルをそれぞれ設定する第１スイッチング手段及び第２スイッチング手段と、
前記データ信号のローレベルを設定する第３スイッチング手段と
を具え、
前記第１スイッチング手段は、ハイレベルの出力電圧が前記電源電圧よりも低く、
前記第２スイッチング手段は、前記第１スイッチング手段よりも電流の駆動能力が小さい
ことを特徴とする駆動回路。
【請求項２】
前記第２スイッチング手段は、ＰＭＯＳトランジスタであり、
前記第２スイッチング手段におけるハイレベルの出力電圧は、前記電源電圧と同等である
ことを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記第２スイッチング手段は、ハイレベルでの出力を開始してから出力電圧を前記電源電圧と同等の電圧に到達させるまでに要する時間が、前記データ信号の周期よりも長い
ことを特徴とする請求項２に記載の駆動回路。
【請求項４】
前記第１スイッチング手段は、ＮＭＯＳトランジスタであり、
前記第１スイッチング手段におけるハイレベルの出力電圧は、前記電源電圧から前記ＮＭＯＳトランジスタの閾値電圧を減じた値である
ことを特徴とする請求項１に記載の駆動回路。
【請求項５】
前記第１スイッチング手段は、バイポーラ型のＮＰＮトランジスタであり、
前記第１スイッチング手段におけるハイレベルの出力電圧は、前記電源電圧から前記ＮＰＮトランジスタのベース・エミッタ間電圧を減じた値である
ことを特徴とする請求項１に記載の駆動回路。
【請求項６】
前記第２スイッチング手段は、所定のスタンバイ信号に従い前記素子駆動部が前記被駆動素子を駆動しないスタンバイ状態へ遷移した場合に、該スタンバイ信号に従い動作する
ことを特徴とする請求項１〜請求項５の何れかに記載の駆動回路。
【請求項７】
請求項１〜６の何れかに記載された駆動回路が複数カスケード接続されてなる駆動回路群を具え、
前記被駆動素子は、光を発射する発光素子である
ことを特徴とする光プリントヘッド。
【請求項８】
前記駆動回路の前記入力バッファは、相補型の素子により構成されたインバータ回路に前記データ信号を供給する
ことを特徴とする請求項７に記載の光プリントヘッド。
【請求項９】
請求項７又は請求項８に記載された光プリントヘッドにより感光体を露光して静電潜像を生成し、現像剤により該静電潜像に基づいた画像を形成する画像形成部と、
前記画像を所定の媒体に定着させる定着部と
を具えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は駆動回路、光プリントヘッド及び画像形成装置に関し、例えば電子写真式プリンタ（以下、これを単にプリンタとも呼ぶ）に適用して好適なものである。
【背景技術】
【０００２】
従来のプリンタとしては、露光装置において、複数のＬＥＤ（Light Emitting Diode）等の発光素子が整列配置された光プリントヘッドから、光を選択的に照射して感光体ドラムの表面に静電潜像を形成し、この静電潜像にトナーを付着させてトナー像を現像することにより、画像の印刷を行うものが広く普及している。
【０００３】
この露光装置では、例えば複数の発光素子（以下これを被駆動素子とも呼ぶ）と、各発光素子を駆動する複数の素子駆動部が設けられたドライバＩＣ（Integrated Circuit）とが、所定の回路基板上において、主走査方向に沿ってそれぞれ整列された状態で取り付けられている。
【０００４】
またプリンタのなかには、露光装置において複数のドライバＩＣをカスケード接続したものも提案されている（例えば、特許文献１参照）。このようなプリンタでは、画像の一部を表すシリアル型式のデータ信号を所定の制御回路から最上段のドライバＩＣへ供給し、上段側のドライバＩＣから下段側のドライバＩＣへ順次供給することにより、各ドライバＩＣにデータ信号を効率良く供給することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１０８４０７号公報（図１等）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般にプリンタでは、高解像度化等に伴いデータ量が増加する傾向にある一方、印刷時間の短縮が要求される。このためプリンタでは、ドライバＩＣの動作速度を高速化することにより、データ信号の転送に要する時間を短縮することが考えられる。またプリンタは、環境保護等の観点から、一般的な電気機器と同様に消費電力の低減が要求されている。
【０００７】
ドライバＩＣは、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路として構成される。一般にＣＭＯＳ回路では、消費電力が動作速度にほぼ比例し、また電源電圧の２乗に比例して消費電力が増加することが知られている。すなわちドライバＩＣは、動作速度を高速化した場合、消費電力を増加させてしまい、またこれに伴って温度の上昇も招いてしまう。そこでドライバＩＣでは、電源電圧を低下させることにより、消費電力を低減させることが考えられる。
【０００８】
一方、プリンタの光プリントヘッドは、その製造時に、回路基板に対するドライバＩＣの実装位置がずれる等の要因により、製造不良が発生する場合がある。このような製造不良が発生した場合、光プリントヘッドでは、数μ［Ａ］程度のリーク電流が発生することがある。そこで光プリントヘッドは、このリーク電流の有無を検出することにより、製造不良の有無を判断することが可能となる。
【０００９】
しかしながらドライバＩＣには、上段側からデータ信号が入力される入力バッファ等において、プッシュプル回路が組み込まれている場合がある。このプッシュプル回路は、ＭＯＳトランジスタの性質上、入力電圧が例えば５［Ｖ］のように比較的高い場合に貫通電流がほぼ生じないものの、例えば３．３［Ｖ］のように比較的低い場合、数ｍ［Ａ］程度の、すなわちリーク電流よりも十分に大きい貫通電流が流れる。この場合、ドライバＩＣでは、リーク電流が貫通電流に埋もれてしまい、該リーク電流の有無を検出することが極めて困難となる。
【００１０】
すなわちプリンタでは、仮にドライバＩＣの電源電圧を低下させた場合、消費電力を低減できる反面、リーク電流の検出を利用した製造不良の有無を判断できなくなるという新たな問題を生じる恐れがあった。
【００１１】
本発明は以上の点を考慮してなされたもので、消費電力の低減と不良箇所の高精度な検出とを両立させ得る駆動回路、光プリントヘッド及び画像形成装置を提案しようとするものである。
【課題を解決するための手段】
【００１２】
かかる課題を解決するため本発明の駆動回路においては、上段側からデータ信号が入力される入力バッファと、データ信号に基づいて被駆動素子を駆動する素子駆動部と、データ信号を下段側へ出力する出力バッファとを設け、出力バッファには、電源電圧の供給を受け、データ信号のハイレベルをそれぞれ設定する第１スイッチング手段及び第２スイッチング手段と、データ信号のローレベルを設定する第３スイッチング手段とを設け、第１スイッチング手段は、ハイレベルの出力電圧が電源電圧よりも低く、第２スイッチング手段は、第１スイッチング手段よりも電流の駆動能力が小さいようにした。
【００１３】
また本発明の光プリントヘッドにおいては、前述した駆動回路が複数カスケード接続されてなる駆動回路群を具え、被駆動素子を、光を発射する発光素子とした。
【００１４】
さらに本発明の画像形成装置においては、前述した光プリントヘッドにより感光体を露光して静電潜像を生成し、現像剤により該静電潜像に基づいた画像を形成する画像形成部と、画像を所定の媒体に定着させる定着部とを設けるようにした。
【００１５】
本発明は、駆動回路の出力バッファにおいて、入力されるデータ信号がハイレベルに切り替えられると、まず第１スイッチング手段により電源電圧よりも低い出力電圧のデータ信号を出力し、その後に十分な時間が経過すると、第２スイッチング手段によりデータ信号の出力電圧を電源電圧と同等に高めることができる。これにより本発明は、下段側において相補型の素子により構成されたインバータ回路にデータ信号が供給される場合に、該出力バッファに入力されるデータ信号が比較的短い時間でハイレベル又はローレベルに切り替わる動作時には、出力電圧を抑えて消費電力やＥＭＩノイズを低減することができる。その一方で本発明は、所定の検査時には、入力されるデータ信号をハイレベルに維持することにより出力電圧を高めて、後段の駆動回路における入力バッファに流れる貫通電流をほぼ０［Ａ］に抑え、リーク電流の有無を精度良く検出できる。
【発明の効果】
【００１６】
本発明によれば、消費電力の低減と不良箇所の高精度な検出とを両立させ得る駆動回路、光プリントヘッド及び画像形成装置を実現できる。
【図面の簡単な説明】
【００１７】
【図１】画像形成装置の全体構成を示す略線図である。
【図２】画像形成ユニットの構成を示す略線図である。
【図３】画像形成装置のブロック構成を示す略線図である。
【図４】プリントヘッドの構成を示す略線図である。
【図５】プリントヘッドの回路構成を示す略線図である。
【図６】第１の実施の形態によるドライバＩＣの回路構成を示す略線図である。
【図７】第１の実施の形態による出力バッファ回路の構成を示す略線図である。
【図８】印刷処理における各信号の波形を示す略線図である。
【図９】第１の実施の形態による出力バッファ回路における電圧及び電流の変化を示す略線図である。
【図１０】入力バッファ回路における貫通電流の発生を示す略線図である。
【図１１】一般的な出力バッファ回路の構成を示す略線図である。
【図１２】一般的な出力バッファ回路における電圧及び電流の変化を示す略線図である。
【図１３】ＰＭＯＳトランジスタの構成を示す略線図である。
【図１４】第２の実施の形態による出力バッファ回路の構成を示す略線図である。
【図１５】第３の実施の形態によるドライバＩＣの回路構成を示す略線図である。
【図１６】第３の実施の形態による出力バッファ回路の構成を示す略線図である。
【図１７】第３の実施の形態における制御電圧発生部及び素子駆動部の回路構成を示す略線図である。
【図１８】第３の実施の形態による出力バッファ回路における電圧及び電流の変化を示す略線図である。
【図１９】他の実施の形態による出力バッファ回路の構成を示す略線図である。
【発明を実施するための形態】
【００１８】
以下、発明を実施するための形態（以下実施の形態とする）について、図面を用いて説明する。
【００１９】
［１．第１の実施の形態］
［１−１．画像形成装置の構成］
図１に示すように、第１の実施の形態による画像形成装置１は、いわゆるＭＦＰ（Multi Function Peripheral）となっており、媒体としての用紙に画像を形成する（すなわち印刷する）プリンタ機能の他、画像を読み取るイメージスキャナとしての機能や通信機能を有している。このため画像形成装置１は、これらの機能を組み合わせることにより、プリンタ、複写機（コピー機）及びファクシミリ装置等として動作することができる。この画像形成装置１は、プリンタとして機能する場合、例えばＡ３サイズやＡ４サイズ等の大きさでなる用紙Ｐに対し、所望のカラー画像を印刷できる。
【００２０】
画像形成装置１は、略箱型に形成されたプリンタ筐体２の内部に種々の部品が配置されている。因みに以下では、図１における右端部分を画像形成装置１の正面とし、この正面と対峙して見た場合の上下方向、左右方向及び前後方向をそれぞれ定義した上で説明する。
【００２１】
画像形成装置１は、制御部３により全体を統括制御するようになっている。この制御部３は、コンピュータ装置等の上位装置（図示せず）と無線又は有線により接続されている。制御部３は、この上位装置から印刷対象の画像を表す画像データが与えられると共に当該画像データの印刷が指示されると、用紙Ｐの表面に印刷画像を形成する印刷処理を実行する。
【００２２】
プリンタ筐体２内の最下部には、用紙Ｐを収容する用紙収容カセット４が設けられている。用紙収容カセット４の前上方には、給紙部５が設けられている。給紙部５は、用紙収容カセット４の前上側に配置されたホッピングローラ６、用紙Ｐを搬送路Ｕに沿って上方へ案内する搬送ガイド７、搬送路Ｕを挟んで互いに対向するレジストローラ８及びピンチローラ９等により構成されている。
【００２３】
給紙部５は、制御部３の制御に基づいて各ローラを適宜回転させることにより、用紙収容カセット４に集積された状態で収容されている用紙Ｐを１枚ずつ分離しながらピックアップし、搬送ガイド７により搬送路Ｕに沿って前上方へ進行させ、やがて後上方へ折り返してレジストローラ８及びピンチローラ９に当接させる。レジストローラ８は、回転が適宜抑制されており、ピンチローラ９との間で用紙Ｐに摩擦力を作用させることにより、進行方向に対して該用紙Ｐの側辺が傾斜する、いわゆる斜行を修正し、先頭及び末尾の端辺を左右に沿わせた状態としてから、後方へ送り出す。
【００２４】
レジストローラ８及びピンチローラ９の後側には、搬送路Ｕがほぼ前後方向に沿って形成されており、その下側に中搬送部１０が配置されている。中搬送部１０は、前側に配置された前ローラ１１と、後側に配置された後ローラ１２と、下側に配置された下ローラ１３との周囲に無端ベルトでなる搬送ベルト１４が張架された構成となっている。また前ローラ１１の上側には、搬送ベルト１４を挟んで対向する位置に吸着ローラ１５が設けられている。
【００２５】
この中搬送部１０は、所定のベルト駆動モータ（図示せず）から後ローラ１２に対し駆動力が伝達されると、この後ローラ１２を矢印Ｒ２方向へ回転させることにより、搬送ベルト１４を走行させる。これにより搬送ベルト１４は、搬送路Ｕに沿った上側部分、すなわち前ローラ１１及び後ローラ１２の間に張架された部分を、後方向へ走行させる。このとき中搬送部１０は、給紙部５から用紙Ｐが引き渡されると、これを吸着ローラ１５及び前ローラ１１の間に搬送ベルト１４と共に挟持し、該搬送ベルト１４上側に用紙Ｐを載置した状態で、該搬送ベルト１４の走行に伴って該用紙Ｐを後方へ進行させる。
【００２６】
中搬送部１０の上側であり、搬送路Ｕを挟んで該中搬送部１０の反対側には、４個の画像形成ユニット１６Ｃ、１６Ｍ、１６Ｙ及び１６Ｋが後側から前側へ向かって順に配置されている。画像形成ユニット１６Ｃ、１６Ｍ、１６Ｙ及び１６Ｋ（以下これらをまとめて画像形成ユニット１６とも呼ぶ）は、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）及びブラック（Ｋ）の各色にそれぞれ対応しているものの、色のみが相違しており、何れも同様に構成されている。
【００２７】
画像形成ユニット１６は、図２に模式的な側面図を示すように、画像形成部３１、トナーカートリッジ３２、プリントヘッド３３により構成されており、その下側に配置された転写ローラ１７との間に搬送ベルト１４を挟んでいる。因みに画像形成ユニット１６及びこれを構成する各部品は、用紙Ｐにおける左右方向の長さに応じて、左右方向に十分な長さを有している。このため多くの部品は、前後方向や上下方向の長さに対して左右方向の長さが比較的長くなっており、左右方向に沿って細長い形状に形成されている。
【００２８】
トナーカートリッジ３２は、現像剤としてのトナーを収容しており、画像形成部３１の上側に配置され、当該画像形成部３１の上方に取り付けられている。このトナーカートリッジ３２は、収容しているトナーを画像形成部３１のトナー収容部３４へ供給する。画像形成部３１には、トナー収容部３４の他、供給ローラ３５、現像ローラ３６、規制ブレード３７、感光体ドラム３８及び帯電ローラ３９が組み込まれている。
【００２９】
供給ローラ３５は、中心軸を左右方向に沿わせた円柱状に形成されており、その周側面に導電性ウレタンゴム発泡体等でなる弾性層が形成されている。現像ローラ３６は、中心軸を左右方向に沿わせた円柱状に形成されており、その周側面に弾性を有する弾性層や導電性を有する表面層等が形成されている。規制ブレード３７は、例えば所定厚さのステンレス鋼板でなり、僅かに弾性変形させた状態で、その一部を現像ローラ３６の周側面に当接させている。感光体ドラム３８は、中心軸を左右方向に沿わせた円柱状に形成されており、その周側面に薄膜状の電荷発生層及び電荷輸送層が順次形成され、帯電し得るようになっている。帯電ローラ３９は、中心軸を左右方向に沿わせた円柱状に形成され、その周側面に導電性の弾性体が被覆されており、この周側面を感光体ドラム３８の周側面に当接させている。
【００３０】
また画像形成部３１の前下側であって、感光体ドラム３８及び搬送ベルト１４の当接箇所よりも上流側となる位置には、除電光源２０が設けられている。この除電光源２０は、感光体ドラム３８に所定の光を照射することにより、帯電している静電気を除去するようになっている。
【００３１】
この画像形成部３１は、図示しないモータから駆動力が供給されることにより、供給ローラ３５、現像ローラ３６及び帯電ローラ３９を矢印Ｒ２方向（図中の反時計回り）へ回転させると共に、感光体ドラム３８を矢印Ｒ１方向（図中の時計回り）へ回転させる。さらに画像形成部３１は、供給ローラ３５、現像ローラ３６、規制ブレード３７及び帯電ローラ３９にそれぞれ所定のバイアス電圧を印加することにより、それぞれ帯電させる。
【００３２】
供給ローラ３５は、帯電によりトナー収容部３４内のトナーを周側面に付着させ、回転によりこのトナーを現像ローラ３６の周側面に付着させる。現像ローラ３６は、規制ブレード３７によって周側面から余分なトナーが除去された後、この周側面を感光体ドラム３８の周側面に当接させる。このとき現像ローラ３６の周側面に付着しているトナーは、マイナス電位に帯電している。
【００３３】
一方、帯電ローラ３９は、帯電した状態で感光体ドラム３８と当接することにより、当該感光体ドラム３８の周側面を一様にマイナスに帯電させる。プリントヘッド３３には、多数のＬＥＤ（Light Emitting Diode）でなる発光素子が、主走査方向である左右方向に沿って直線状に配置されている。このプリントヘッド３３は、制御部３（図１）から供給される画像データ信号に基づいた発光パターンで発光することにより（詳しくは後述する）、感光体ドラム３８を露光し、光を照射した箇所のみ電位を上昇させる。これにより感光体ドラム３８は、その上端近傍において周側面に静電潜像が形成される。
【００３４】
続いて感光体ドラム３８は、矢印Ｒ１方向へ回転することにより、この静電潜像を形成した箇所を現像ローラ３６と当接させる。これにより感光体ドラム３８の周側面には、静電潜像に基づいてトナーが付着し、画像データに基づいたトナー画像が現像される。
【００３５】
転写ローラ１７は、感光体ドラム３８の真下に位置しており、その周側面における上端近傍と該感光体ドラム３８の下端近傍との間に、搬送ベルト１４の上側部分を挟んでいる。この転写ローラ１７は、所定のバイアス電圧が印加されると共に、図示しないモータから駆動力が供給されて矢印Ｒ２方向へ回転する。これにより画像形成ユニット１６は、搬送路Ｕに沿って用紙Ｐが搬送されていた場合、感光体ドラム３８の周側面に現像されたトナー画像をこの用紙Ｐに転写することができる。
【００３６】
このようにして各画像形成ユニット１６は、搬送路Ｕに沿って前方から搬送されて来る用紙Ｐに対し、それぞれの色によるトナー画像を順次転写して重ねながら、後方へ進行させていく。
【００３７】
中搬送部１０の後端近傍には、定着部２１が設けられている。定着部２１は、搬送路Ｕを挟んで対向するように配置された加熱ローラ２１Ａ及び加圧ローラ２１Ｂにより構成されている。加熱ローラ２１Ａは、中心軸を左右方向に向けた円筒状に形成されており、内部にヒータが設けられている。加圧ローラ２１Ｂは、加熱ローラ２１Ａと同様の円筒状に形成されており、上側の表面を加熱ローラ２１Ａにおける下側の表面に所定の押圧力で押し付けている。
【００３８】
この定着部２１は、制御部３の制御に基づき、加熱ローラ２１Ａを加熱すると共に当該加熱ローラ２１Ａ及び加圧ローラ２１Ｂをそれぞれ所定方向へ回転させる。これにより定着部２１は、中搬送部１０から受け取った用紙Ｐ、すなわち４色のトナー画像が重ねて転写された用紙Ｐに対して熱及び圧力を加えてトナーを定着させ、さらに後方へ引き渡す。
【００３９】
定着部２１の後方には、排紙部２２が配置されている。排紙部２２は、給紙部５と同様、用紙Ｐを案内するガイドや複数の搬送ローラ等の組み合わせにより構成されている。この排紙部２２は、制御部３の制御に従って各搬送ローラを適宜回転させることにより、定着部２１から引き渡される用紙Ｐを後上方へ搬送してから前方へ向けて折り返し、プリンタ筐体２の上面に形成された排出トレイ２Ｔへ排出する。
【００４０】
さらにプリンタ筐体２内における搬送路Ｕに沿った複数の箇所には、用紙Ｐを検出するための用紙センサ２５、２６、２７及び２８が適宜設けられている。この用紙センサ２５等は、搬送路Ｕ内における用紙Ｐの有無をそれぞれ検出し、得られた検出結果を制御部３へ通知する。これに応じて制御部３は、各搬送ローラの回転や中搬送部１０における搬送ベルト１４の走行等を適宜制御する。
【００４１】
次に、画像形成装置１のブロック構成について、図３を参照しながら説明する。制御部３は、コンピュータ装置等の上位装置（図示せず）から制御信号Ｓ１を受信し、この制御信号Ｓ１に含まれる印刷指示に基づいて印刷動作を開始する。
【００４２】
具体的に制御部３は、まず定着部２１（図１）の内部に設けられている定着器温度センサ２１Ｃ（図３）により、定着部２１が所定の温度範囲内であるか否かを判定する。このとき制御部３は、定着部２１の温度がこの温度範囲未満であれば、加熱ローラ２１Ａ（図１）に通電して加熱させ、該定着部２１の温度をこの温度範囲に合わせる。
【００４３】
また制御部３は、ドライバ４３を介して現像・転写プロセス用モータ４４を回転させると共に帯電用高圧電源４１を動作させ、これにより画像形成ユニット１６（図２）における帯電ローラ３９等の各ローラを回転させると共に帯電させる。
【００４４】
さらに制御部３は、ドライバ４５を介して用紙送りモータ４６を回転させることにより、給紙部５（図１）のホッピングローラ６等を回転させ、これにより用紙収容カセット４内から用紙Ｐを１枚ずつに分離しながら送り出し、搬送路Ｕに沿って搬送させる。また制御部３は、用紙センサ２５〜２８等から得られる検出結果を基に、用紙Ｐの位置や搬送の状態等を認識し、搬送速度の調整等を行う。
【００４５】
一方、画像処理部４８は、上位装置から供給される画像データに対して所定の画像処理を施すことにより、１ページ毎の画像形成用データを生成する。制御部３は、用紙センサ２６による検出結果等を基に、用紙Ｐが印刷可能な位置、例えば画像形成装置１６Ｋ（図１）の直前に到達した時点において、画像処理部４８に対しタイミング信号Ｓ３を送信する。このタイミング信号Ｓ３には、主走査同期信号及び副走査同期信号等が含まれている。
【００４６】
これに応じて画像処理部４８は、生成した画像形成用データを１ライン分ずつに分離したビデオ信号Ｓ２を生成して制御部３へ送信する。制御部３は、このビデオ信号Ｓ２を基に印刷データ信号ＨＤ−ＤＡＴＡ３、ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１及びＨＤ−ＤＡＴＡ０（以下まとめてＨＤ−ＤＡＴＡとも呼ぶ）を生成し、これらをクロック信号ＨＤ−ＣＬＫと共に画像形成ユニット１６（図２）のプリントヘッド３３へ送信する。すなわち制御部３は、４種類の印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０により、クロック信号ＨＤ−ＣＬＫに基づいた時間間隔ごとに、４画素分の印刷データを並列してプリントヘッド３３へ送信する。
【００４７】
また制御部３は、プリントヘッド３３へ印刷データ信号ＨＤ−ＤＡＴＡを送信した後、ラッチ信号ＨＤ−ＬＯＡＤを送信することにより、該印刷データ信号ＨＤ−ＤＡＴＡをプリントヘッド３３内に保持させる。さらに制御部３は、発光素子を実際に発光させるべきタイミングを表すストローブ信号ＨＤ−ＳＴＢ−Ｎをプリントヘッド３３へ供給する。因みにストローブ信号ＨＤ−ＳＴＢ−Ｎは、負論理となっており、ローレベルとなっている期間にプリントヘッド３３の発光素子を発光させることになる。
【００４８】
かくしてプリントヘッド３３は、画像データに基づいた発光パターンで各発光素子を発光させることにより、感光体ドラム３８の周側面に静電潜像を１ラインずつ形成していくことができる。
【００４９】
［１−２．プリントヘッドの構成］
次に、プリントヘッド３３の構成について、図４を参照しながら説明する。図４は、プリントヘッド３３の模式的な断面図を表している。また図４は、説明の都合上、図２におけるプリントヘッド３３を紙面上で半回転させた状態、すなわち上下方向及び前後方向を何れも反対に向けた状態で表している。以下では、図４における上方向を照射方向とも呼び、下方向を反照射方向とも呼ぶ。
【００５０】
光プリントヘッドとしてのプリントヘッド３３は、ベース部材５１を中心に構成されている。ベース部材５１は、左右方向の長さに対して前後方向の長さが短く、上下方向の長さがさらに短い、全体として扁平な直方体状ないし板状に形成されており、十分な強度を有している。ベース部材５１の照射方向側（すなわち下側）には、プリント配線板５２が設けられている。プリント配線板５２は、ベース部材５１と比較して、左右方向及び前後方向の長さが概ね同等であり、上下方向の長さがやや短く、すなわち薄くなっている。このプリント配線板５２は、例えばガラスエポキシ樹脂でなり、上下それぞれの表面に所定の回路パターンが形成されている。
【００５１】
プリント配線板５２の照射方向側には、例えば２６個のように多数の発光素子チップ５３が、左右方向（以下これを主走査方向とも呼ぶ）に沿って１列に整列された状態で、いわゆるダイボンディング技術により取り付けられている。各発光素子チップ５３には、例えば１９２個のように多数の発光素子（例えばＬＥＤ）が左右方向に沿って整列した状態で形成されている。
【００５２】
またプリント配線板５２の照射方向側には、各発光素子チップ５３の後側に、例えば２６個のように多数のドライバＩＣ（Integrated Circuit）５４が、やはり左右方向に沿って１列に整列された状態で取り付けられている。駆動回路としての各ドライバＩＣ５４には、発光素子チップ５３に設けられた１９２個の発光素子をそれぞれ駆動する１９２個の素子駆動部等が設けられている。説明の都合上、以下では２６個のドライバＩＣ５４（すなわち駆動回路）をまとめて駆動回路群とも呼び、また発光素子を被駆動素子とも呼ぶ。
【００５３】
このようにプリント配線板５２には、２６個の発光素子チップ５３が設けられ、各発光素子チップ５３に１９２個の発光素子が設けられているため、合計４９９２個の発光素子が設けられていることになる。またプリントヘッド３３（図２及び図４）は、例えば左右方向の長さがＡ４サイズにおける短辺の長さ（２１０［ｍｍ］）とほぼ同等となっており、この長さの範囲に４９９２個の発光素子が等間隔に配置されている。これによりプリントヘッド３３は、感光体ドラム３８（図２）の周側面上に６００［ｄｐｉ］の解像度でなる静電潜像を生成することができる。
【００５４】
因みに各発光素子チップ５３及び各ドライバＩＣ５４は、それぞれプリント配線板５２上に形成された回路パターンとの間で、複数本のボンディングワイヤ（図示せず）により電気的に接続されている。
【００５５】
またプリントヘッド３３（図４）は、上述したベース部材５１及びプリント配線板５２が、ホルダ５６に取り付けられている。ホルダ５６は、全体として、左右方向に沿って形成された中空の四角柱から反照射方向側の側面を取り除いたような形状となっており、その断面が英大文字の「Ｕ」を上下に反転させて反照射方向側を開放させたような形状となっている。
【００５６】
ホルダ５６における照射方向側の内側面には、プリント配線板５２を支持する支持部５６Ａが形成されている。プリントヘッド３３は、その製造時に、ホルダ５６内にプリント配線板５２及びベース部材５１が重ねられた状態で挿入され、さらにクランプ部材５７及び５８が取り付けられる。クランプ部材５７及び５８は、何れも金属製でなり、弾性力の作用により、ベース部材５１を介してプリント配線板５２の照射方向面をホルダ５６の支持部５６Ａに当接させた状態で固定する。この結果、プリント配線板５２に取り付けられた発光素子チップ５３の発光素子と、ホルダ５６との位置関係が定められる。
【００５７】
またホルダ５６における照射方向側部分の中央付近には、左右方向に沿った細長い長孔でなり上下方向に貫通する取付孔５６Ｈが形成され、この取付孔５６Ｈにロッドレンズアレイ５９が取り付けられる。ロッドレンズアレイ５９は、光軸を上下方向に沿わせた微小なレンズが左右方向に沿って複数並べられた構成となっており、各レンズの焦点を発光素子チップ５３の各発光素子に合わせるよう、その取付位置が調整された状態で固定されている。
【００５８】
次に、プリントヘッド３３の回路構成について、図５を参照しながら説明する。プリントヘッド３３では、複数のドライバＩＣ５４が、互いにカスケード接続されている。すなわちプリントヘッド３３では、最上段のドライバＩＣ５４から最下段のドライバＩＣ５４まで、直列に接続されている。またプリントヘッド３３では、１個のドライバＩＣ５４に対して１個の発光素子チップ５３が接続されている。
【００５９】
因みに図５では、プリントヘッド３３の一部として、最上段側から２個のドライバＩＣ５４と、それぞれに対応する２個の発光素子チップ５３のみを表しており、他のドライバＩＣ５４及び発光素子チップ５３を省略している。
【００６０】
各ドライバＩＣ５４は、制御部３（図１及び図３）からラッチ信号ＨＤ−ＬＯＡＤ、クロック信号ＨＤ−ＣＬＫ及びストローブ信号ＨＤ−ＳＴＢ−Ｎがそれぞれ供給され、ラッチ端子ＬＯＡＤ、クロック端子ＣＬＫ及びストローブ端子ＳＴＢにそれぞれ入力される。また各ドライバＩＣ５４は、電源電圧（ＶＤＤ）及び所定の基準電圧（ＶＲＥＦ）がそれぞれ供給されると共に、グランド端子ＧＮＤがそれぞれグランド（ＧＮＤ）に接続されている。
【００６１】
さらに各ドライバＩＣ５４は、印刷データ信号が入力される４個のデータ入力端子ＤＡＴＡＩ（ＤＡＴＡＩ３、ＤＡＴＡＩ２、ＤＡＴＡＩ１及びＤＡＴＡＩ０）と、印刷データ信号を出力する４個のデータ出力端子ＤＡＴＡＯ（ＤＡＴＡＯ３、ＤＡＴＡＯ２、ＤＡＴＡＯ１及びＤＡＴＡＯ０）とを有している。またカスケード接続された２個のドライバＩＣ５４の間では、上段側のドライバＩＣ５４における４個のデータ出力端子ＤＡＴＡＯが、下段側のドライバＩＣ５４における４個のデータ入力端子ＤＡＴＡＩとそれぞれ接続されている。
【００６２】
最上段のドライバＩＣ５４は、制御部３（図１及び図３）から４種類の印刷データ信号ＨＤ−ＤＡＴＡ（ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０）が４個のデータ入力端子ＤＡＴＡＩ（ＤＡＴＡＩ３〜ＤＡＴＡＩ０）にそれぞれ入力される。また最上段のドライバＩＣ５４は、４個のデータ出力端子ＤＡＴＡＯ（ＤＡＴＡＯ３〜ＤＡＴＡＯ０）から４種類のデータ信号をそれぞれ出力し、次段のドライバＩＣ５４へ供給する。すなわち２段目以降のドライバＩＣ５４は、上段側のドライバＩＣ５４から各印刷データ信号を取得すると共に、下段側のドライバＩＣ５４へ各印刷データ信号を供給するようになっている。
【００６３】
また各ドライバＩＣ５４は、１９２個の出力端子ＤＯ１〜ＤＯ１９２が、発光素子チップ５３に設けられた１９２個の発光素子（すなわち発光ダイオード）ＬＥにおけるアノード端子とそれぞれ接続されている。各発光素子ＬＥのカソード端子は、グランド（ＧＮＤ）にそれぞれ接続されている。
【００６４】
このようにプリントヘッド３３は、互いにカスケード接続された各ドライバＩＣ５４の間で印刷データ信号を上段側から下段側へ順次受け渡すことにより、この印刷データ信号を全てのドライバＩＣ５４に順次供給した上で、各発光素子チップ５３の各発光素子ＬＥをそれぞれ駆動する（すなわち光を発射させる）ようになっている。
【００６５】
ところでプリントヘッド３３には、上述したように、プリント配線板５２に２６個のように多数の発光素子チップ５３及びドライバＩＣ５４がそれぞれ実装される。このためプリントヘッド３３では、仮に１個のドライバＩＣ５４が製造時に不良品となっていた場合や、プリント配線板５２に対する実装位置のずれ等により実装不良が発生した場合であっても、該プリントヘッド３３全体として不良品となってしまう。
【００６６】
このためプリントヘッド３３では、プリント配線板５２に発光素子チップ５３及びドライバＩＣ５４を実装した段階で、ドライバＩＣ５４における製造不良や実装不良の有無を検査することが望ましい。例えばプリントヘッド３３では、プリント配線板５２に所定の治具を適宜接続し、所定の信号を供給した状態で、ドライバＩＣ５４に流れる電流を検出し、この電流の大きさを基に故障箇所の有無を判断する、ＩＤＤｑ試験と呼ばれる試験方法が知られている。プリントヘッド３３は、このＩＤＤｑ試験を正常に行うことができれば、比較的短い時間で故障箇所の有無を精度良く検出することが可能となる。
【００６７】
［１−３．ドライバＩＣの回路構成］
次に、ドライバＩＣ５４の回路構成について、図６を参照しながら説明する。クロックバッファ回路６１は、クロック端子ＣＬＫから供給されるクロック信号ＨＤ−ＣＬＫ（図５）を適宜整形及び増幅させた上で、フリップフロップ（ＦＦ）回路６３（６３Ａ１〜６３Ｄ４８）のクロック端子へそれぞれ供給する。
【００６８】
入力バッファ回路６２Ｄは、データ入力端子ＤＡＴＡＩ３から入力される印刷データ信号ＨＤ−ＤＡＴＡ３を適宜整形及び増幅させた上で、フリップフロップ回路６３Ｄ１の入力端子（図中に英文字「Ｄ」として表示）へ供給する。フリップフロップ回路６３Ｄ１は、クロック信号ＨＤ−ＣＬＫに合わせたタイミングで、出力端子（図中に英文字「Ｑ」として表示）から印刷データ信号ＨＤ−ＤＡＴＡ３をラッチ回路７１及び補正値記憶部７５へ供給すると共に、後段のフリップフロップ回路６３Ｄ２（図示せず）へ供給する。
【００６９】
ドライバＩＣ５４では、４８個のフリップフロップ回路６３Ｄ１〜６３Ｄ４８がカスケード接続されている。このため各フリップフロップ回路６３は、クロック信号ＨＤ−ＣＬＫに合わせた周期で、印刷データ信号ＨＤ−ＤＡＴＡ３を次段のフリップフロップ回路６３へ順次供給する。これを換言すれば、各フリップフロップ回路６３は、クロック信号ＨＤ−ＣＬＫと同期して、印刷データ信号ＨＤ−ＤＡＴＡ３を次段のフリップフロップ回路６３へシフトさせている。
【００７０】
最下段のフリップフロップ回路６３Ｄ４８は、印刷データ信号ＨＤ−ＤＡＴＡ３を出力バッファ回路６４Ｄへ供給する。出力バッファ回路６４Ｄは、供給された印刷データ信号ＨＤ−ＤＡＴＡ３を適宜整形及び増幅した上で、データ出力端子ＤＡＴＡＯ３へ供給する（詳しくは後述する）。
【００７１】
すなわちドライバＩＣ５４は、データ入力端子ＤＡＴＡＩ３から入力される印刷データ信号ＨＤ−ＤＡＴＡ３を、クロック信号ＨＤ−ＣＬＫに同期させてフリップフロップ回路６３Ｄ１〜６３Ｄ４８により後段側（すなわち下段側）へ順次シフトさせている。説明の都合上、以下では入力バッファ回路６２Ｄ、フリップフロップ回路６３Ｄ１〜６３Ｄ４８及び出力バッファ回路６４Ｄをまとめてシフトレジスタ回路６０Ｄとも呼ぶ。
【００７２】
またドライバＩＣ５４には、入力バッファ回路６２Ｄと同様に構成された入力バッファ回路６２Ｃ、６２Ｂ及び６２Ａと、フリップフロップ回路６３Ｄ１〜６３Ｄ４８と同様に構成されたフリップフロップ回路６３Ｃ１〜６３Ｃ４８、６３Ｂ１〜６３Ｂ４８及び６３Ａ１〜６３Ａ４８とが設けられている。さらにドライバＩＣ５４には、出力バッファ回路６４Ｄと同様に構成された出力バッファ回路６４Ｃ、６４Ｂ及び６４Ａが設けられている。
【００７３】
すなわちドライバＩＣ５４には、シフトレジスタ回路６０Ｄと同様に構成された４８段のシフトレジスタ回路６０Ｃ、６０Ｂ及び６０Ａがそれぞれ形成されている。シフトレジスタ回路６０Ｃ、６０Ｂ及び６０Ａは、印刷データ信号ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１及びＨＤ−ＤＡＴＡ０をそれぞれシフトさせる。
【００７４】
またドライバＩＣ５４には、各フリップフロップ回路６３（６３Ｄ１〜６３Ｄ４８、６３Ｃ１〜６３Ｃ４８、６３Ｂ１〜６３Ｂ４８及び６３Ａ１〜６３Ａ４８）とそれぞれ対応する１９２個のラッチ回路７１、１９２個の補正値記憶部７５及び１９２個の素子駆動部７７がそれぞれ設けられている。
【００７５】
ラッチバッファ回路６５は、ラッチ端子ＬＯＡＤから供給されるラッチ信号ＨＤ−ＬＯＡＤを適宜整形及び増幅させた上で、各ラッチ回路７１へそれぞれ供給すると共に、ＮＯＲ回路７３及びドライバ制御部７４へそれぞれ供給する。各ラッチ回路７１は、ラッチ信号ＨＤ−ＬＯＡＤに従い、各フリップフロップ回路６３に格納されている印刷データ信号ＨＤ−ＤＡＴＡ（ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０）をラッチし、素子駆動部７７へ供給する。
【００７６】
一方、ストローブ端子ＳＴＢは、プルアップ抵抗７２、ＮＯＲ回路７３及びドライバ制御部７４にそれぞれ接続されている。このためストローブ端子ＳＴＢに供給されたストローブ信号ＨＤ−ＳＴＢ−Ｎは、ＮＯＲ回路７３及びドライバ制御部７４にそれぞれ供給される。
【００７７】
ＮＯＲ回路７３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎ及びラッチ信号ＨＤ−ＬＯＡＤのＮＯＲ（否定論理和）を演算することにより、素子駆動制御信号ＤＲＶ  ＯＮ−Ｎを生成し、これを各素子駆動部７７へ供給する。
【００７８】
ドライバ制御部７４（図６においてＣＴＲＬと表記）は、ストローブ信号ＨＤ−ＳＴＢ−Ｎ及びラッチ信号ＨＤ−ＬＯＡＤに基づき、４種類のメモリ書込信号Ｗ３、Ｗ２、Ｗ１及びＷ０と、スタンバイ信号ＳＴＢＹ−Ｐをそれぞれ生成する。メモリ書込信号Ｗ（Ｗ３〜Ｗ０）は、補正値記憶部７５に対して、補正値（後述する）の記憶を指示する信号であり、各補正値記憶部７５にそれぞれ供給される。スタンバイ信号ＳＴＢＹ−Ｐは、各素子駆動部７７を動作させるか、或いは動作させずに消費電力を低減させたスタンバイ状態とするかを指示する信号であり、制御電圧発生部７６に供給される。
【００７９】
制御電圧発生部７６（図６においてＡＤＪと表記）は、スタンバイ信号ＳＴＢＹ−Ｐがローレベルである場合、基準電圧ＶＲＥＦを各素子駆動部７７へ供給して動作させる一方、該スタンバイ信号ＳＴＢＹ−Ｐがハイレベルであれば、基準電圧ＶＲＥＦの供給を停止して各素子駆動部７７をスタンバイ状態にさせる。
【００８０】
ところで発光素子チップ５３（図５）の各発光素子ＬＥは、所定の光量の光を出射させるために供給すべき電流の値が互いに相違する、すなわち発光特性にばらつきを有している。そこでプリントヘッド３３では、その製造後に、所定の測定装置を利用して各発光素子ＬＥの発光特性が測定された上で、一定の光量の光を発光させるために各発光素子ＬＥに供給すべき電流の値が、所定の基準電流値からの補正値として算出される。この補正値は、４ビットの補正データとして表され、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）のような不揮発性記憶部（図示せず）に記憶される。
【００８１】
この補正値は、印刷処理を行う前に、各ドライバＩＣ５４の各補正値記憶部７５に供給される。補正値記憶部７５（図６においてＭＥＭと表記）は、４ビットの補正データを記憶すると共に、この補正データを素子駆動部７７へ供給し得るようになっている。
【００８２】
例えば補正値記憶部７５は、メモリ書込信号Ｗ（Ｗ３〜Ｗ０）が供給されると、これをアドレスと見なす。またこのときフリップフロップ回路６３からは、不揮発性記憶部（図示せず）に記憶されている補正データに基づいた印刷データ信号が供給される。補正値記憶部７５は、フリップフロップ回路６３から供給される印刷データ信号を１ビット分の補正データと見なし、メモリ書込信号Ｗが表すアドレスに１ビットの補正データを記憶させる。
【００８３】
補正値記憶部７５は、メモリ書込信号Ｗが順次変更されながらこのような処理を繰り返すことにより、４ビット分の補正データを記憶することができる。補正値記憶部７５は、このようにして記憶した補正データを出力端子Ｑ３、Ｑ２、Ｑ１及びＱ０から素子駆動部７７へ供給する。
【００８４】
素子駆動部７７（図６においてＤＲＶと表記）は、ＮＯＲ回路７３から素子駆動制御信号ＤＲＶ  ＯＮ−Ｎが供給され、制御電圧発生部７６から制御電圧Ｖが供給され、ラッチ回路７１から印刷データ信号ＨＤ−ＤＡＴＡが供給され、さらに補正値記憶部７５から補正データが供給される。素子駆動部７７は、印刷データ信号ＨＤ−ＤＡＴＡがハイレベルであり、且つ素子駆動制御信号ＤＲＶ  ＯＮ−Ｎもハイレベルである場合、補正データに基づいた大きさの駆動電流を生成し、これを出力端子ＤＯから発光素子ＬＥ（図５）へ供給して発光させる。
【００８５】
［１−４．出力バッファ回路の構成及び基本動作］
次に、出力バッファ回路６４（６４Ｄ〜６４Ａ）の構成について、図７を参照しながら説明する。図７（Ａ）は、出力バッファ回路６４のシンボル（回路記号）を表しており、図６の回路図において用いられているものを表している。また図７（Ａ）では、説明の都合上、入力端子ＰＡ及び出力端子ＰＹも表している。
【００８６】
図７（Ｂ）は、出力バッファ回路６４の内部構成を表す回路図である。この出力バッファ回路６４は、インバータ８１及び８２、ＮＭＯＳ（N Metal Oxide Semiconductor）トランジスタ８３及び８４、並びにＰＭＯＳトランジスタ８５により構成されている。インバータ８１は、入力端子が出力バッファ回路６４の入力端子ＰＡと接続され、出力端子がインバータ８２の入力端子、ＮＭＯＳトランジスタ８３のゲート端子及びＰＭＯＳトランジスタ８５のゲート端子にそれぞれ接続されている。
【００８７】
インバータ８２の出力端子は、点ＰＣを介してＮＭＯＳトランジスタ８４のゲート端子と接続されている。ＮＭＯＳトランジスタ８４のドレーン端子及びＰＭＯＳトランジスタ８５のソース端子には、それぞれ電源電圧ＶＤＤが供給される。ＮＭＯＳトランジスタ８３のソース端子はグランドに接続されている。またＮＭＯＳトランジスタ８３のドレーン端子、ＮＭＯＳトランジスタ８４のソース端子及びＰＭＯＳトランジスタ８５のドレーン端子は、何れも出力バッファ回路６４の出力端子ＰＹと接続されている。
【００８８】
さらにＰＭＯＳトランジスタ８５は、ＮＭＯＳトランジスタ８４と比較して、素子面積が極めて小さくなっており、電流の駆動能力が著しく小さく、飽和電流も小さくなっている。例えば、ＮＭＯＳトランジスタ８４の飽和電流が数十［ｍＡ］であるのに対し、ＰＭＯＳトランジスタ８５の飽和電流が数十［μＡ］となっている。
【００８９】
この出力バッファ回路６４は、入力端子ＰＡにローレベルの信号（例えば印刷データ信号ＨＤ−ＤＡＴＡ）が入力されると、インバータ８１の出力をハイレベルとする。これに伴い、ＮＭＯＳトランジスタ８３はオン状態となり、ＰＭＯＳトランジスタ８５はオフ状態となる。この結果、出力バッファ回路６４は、出力端子ＰＹがグランドと同等の電位となり、該出力端子ＰＹからローレベルの信号を出力する。説明の都合上、以下では、出力端子ＰＹから出力される信号の電圧を出力電圧とも呼ぶ。
【００９０】
一方、出力バッファ回路６４は、入力端子ＰＡにハイレベルの信号が入力されると、インバータ８１の出力、すなわち点ＰＢの電位をローレベルとする。これにより出力バッファ回路６４は、インバータ８２の出力、すなわち点ＰＣの電位をハイレベルとして、電源電圧ＶＤＤとほぼ同等とする。これによりＮＭＯＳトランジスタ８４は、オン状態となるものの、ゲート・ソース間に閾値電圧Ｖｔに相当する電位差が生じる。
【００９１】
このため出力バッファ回路６４では、入力端子ＰＡにハイレベルの信号が入力された直後において、ＮＭＯＳトランジスタ８４のソース端子に接続された出力端子ＰＹの電位が、ゲート端子の電位である電源電圧ＶＤＤよりも閾値電圧Ｖｔだけ低くなる。例えば出力バッファ回路６４では、電源電圧ＶＤＤが約５［Ｖ］である場合、閾値電圧Ｖｔが約１．５［Ｖ］であるため、ハイレベルである出力端子ＰＹの電圧（すなわち出力電圧）が約３．５［Ｖ］となる。説明の都合上、以下では、電源電圧ＶＤＤよりも閾値電圧Ｖｔだけ低い電圧を中間電圧Ｖｍと呼ぶ。
【００９２】
このとき出力バッファ回路６４では、点ＰＢの電位がほぼ０［Ｖ］であるため、ＰＭＯＳトランジスタ８５がオン状態となり、出力端子ＰＹの電圧（出力電圧）を電源電圧ＶＤＤへプルアップしようとする。しかしながらＰＭＯＳトランジスタ８５は、ＮＭＯＳトランジスタ８４と比較して、電流の駆動能力が著しく小さいため、その時定数が極めて大きくなっている。すなわちＰＭＯＳトランジスタ８５は、ＮＭＯＳトランジスタ８４よりも十分に長い時間をかけて、出力電圧を電源電圧ＶＤＤへプルアップする。以下では、ＰＭＯＳトランジスタ８５により出力電圧をほぼ０［Ｖ］から電源電圧ＶＤＤと同程度にまで引き上げるのに要する時間を引上時間ＴＵとも呼ぶ。
【００９３】
すなわち出力バッファ回路６４は、入力端子ＰＡにハイレベルの信号が入力されると、出力電圧を、ＮＭＯＳトランジスタ８４により直ちに中間電圧Ｖｍ（約３．５［Ｖ］）とした後、さらにＰＭＯＳトランジスタ８５により十分に長い引上時間ＴＵをかけてほぼ電源電圧ＶＤＤ（約５［Ｖ］）にまで高めていく。
【００９４】
このように出力バッファ回路６４は、入力端子ＰＡにハイレベルの信号が入力されると、時間の経過と共に出力端子ＰＹの電圧である出力電圧を変化させるようになっている。
【００９５】
［１−５．印刷動作］
次に、画像形成装置１において印刷処理を行う場合における、各部の動作及び信号波形等について説明する。制御部３（図３）は、用紙Ｐ（図１）が搬送されて印刷可能な位置に到達したことを検出すると、図８に信号波形を示すように、画像処理部４８に対して所定のライン周期ＴＬ１ごとにタイミング信号Ｓ３を送信する（すなわち信号レベルを一時的にローレベルに立ち下げる）。これに応じて画像処理部４８は、上位装置（図示せず）から供給される画像データを基に、ページ単位に編集されたビデオ信号Ｓ２を１ライン分ずつ受信する。
【００９６】
続いて制御部３は、１ライン分の印刷データに相当するビデオ信号Ｓ２を、１ドット毎に４本の印刷データ信号ＨＤ−ＤＡＴＡ３、ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ１及びＨＤ−ＤＡＴＡ０に順次振り分け、これをプリントヘッド３３における最上段のドライバＩＣ５４（図５）へ供給する。
【００９７】
因みに制御部３は、４本の印刷データ信号ＨＤ−ＤＡＴＡを用いているため、４９９２個の発光素子ＬＥに対応する４９９２ドット分のデータを、４９９２／４＝１２４８パルス分のクロック信号ＨＤ−ＣＬＫにより送信することができる。
【００９８】
さらに制御部３は、画像処理部４８から１ライン分のビデオ信号Ｓ２を受信すると、各ドライバＩＣ５４へラッチ信号ＨＤ−ＬＯＡＤを送信する（すなわち一時的にハイレベルに立ち上げる）ことにより、印刷データ信号ＨＤ−ＤＡＴＡを各ラッチ回路７１（図６）にそれぞれ保持させる。このため制御部３は、画像処理部４８から次のラインのビデオ信号Ｓ２を受信している間も、各ラッチ回路７１に保持している印刷データ信号ＨＤ−ＤＡＴＡに基づいたパターンで各発光素子ＬＥを発光させること、すなわち印刷処理を進めることができる。
【００９９】
次に制御部３は、各ドライバＩＣ５４へストローブ信号ＨＤ−ＳＴＢ−Ｎを送信する（すなわち一時的にローレベルに立ち下げる）ことにより、供給された印刷データ信号ＨＤ−ＤＡＴＡがハイレベルである各素子駆動部７７（図６）の出力端子ＤＯから、各発光素子ＬＥ（図５）へ駆動電流を供給させる。これによりプリントヘッド３３（図２）は、感光体ドラム３８の周側面に対し、静電潜像による画像データを１ラインずつ形成していくことができる。
【０１００】
次に、出力バッファ回路６４（図７（Ｂ））における各部の動作や信号波形等について説明する。ここでは、図９に示すように、出力バッファ回路６４に供給される印刷データ信号ＨＤ−ＤＡＴＡが時点Ｔ１において値「０」から値「１」に切り替わり、入力端子ＰＡの電位がローレベルからハイレベルに立ち上げられたものとする。
【０１０１】
このとき点ＰＢの電位は、ハイレベルからローレベルへ遷移する。また点ＰＣの電位は、ローレベルからハイレベルへ遷移する。これにより出力バッファ回路６４では、ＮＭＯＳトランジスタ８４がオン状態となり、出力端子ＰＹがローレベルからハイレベルへと遷移する。このとき出力バッファ回路６４では、上述したように、出力電圧をＮＭＯＳトランジスタ８４により直ちに中間電圧Ｖｍ（約３．５［Ｖ］）とした後、ＰＭＯＳトランジスタ８５により十分に長い時間をかけて電源電圧ＶＤＤ（約５［Ｖ］）と同等にまで高めようとする。
【０１０２】
しかしながらプリントヘッド３３では、クロック信号ＨＤ−ＣＬＫ（図８）の周期であるクロック周期ＴＣ（図９）が、ＰＭＯＳトランジスタ８５により出力電圧を電源電圧ＶＤＤにまで引き上げるのに要する時間である引上時間ＴＵよりも十分に短い。このためプリントヘッド３３では、出力電圧が中間電圧Ｖｍから殆ど上昇しないうちに、クロック周期ＴＣに相当する時間が経過する。
【０１０３】
またプリントヘッド３３では、時点Ｔ１においてＮＭＯＳトランジスタ８４がオフ状態からオン状態へ遷移し、これとほぼ同時にＮＭＯＳトランジスタ８３がオン状態からオフ状態へ遷移している。このためプリントヘッド３３では、時点Ｔ１において、極めて短い時間だけ、電源電圧ＶＤＤの供給端子からグランドへ貫通電流Ｉｓ１が流れる。図９に示すように、貫通電流Ｉｓ１の最大値をピーク電流Ｉｐ１と呼ぶ。
【０１０４】
次に出力バッファ回路６４では、時点Ｔ１からクロック周期ＴＣが経過した時点Ｔ２において、供給される印刷データ信号ＨＤ−ＤＡＴＡが値「１」から値「０」に切り替わり、入力端子ＰＡの電位がハイレベルからローレベルに立ち下げられたものとする。
【０１０５】
このとき点ＰＢの電位は、ローレベルからハイレベルへ遷移する。また点ＰＣの電位は、ハイレベルからローレベルへ遷移する。これにより出力バッファ回路６４では、ＮＭＯＳトランジスタ８４がオフ状態となり、ＮＭＯＳトランジスタ８３がオン状態となるため、出力端子ＰＹがハイレベル（すなわち中間電圧Ｖｍ）からローレベル（すなわちほぼ０［Ｖ］）へと遷移する。
【０１０６】
その後、出力バッファ回路６４は、時点Ｔ３及びＴ４において、それぞれ時点Ｔ１及びＴ２と同様に入力端子ＰＡの電位がハイレベル又はローレベルに変化し、これに応じて時点Ｔ１及びＴ２と同様に出力電圧をハイレベル（すなわち中間電圧Ｖｍ）又はローレベル（すなわちほぼ０［Ｖ］）に遷移させる。
【０１０７】
このように出力バッファ回路６４では、入力端子ＰＡの電位がハイレベル又はローレベルに切り替わることに応じて、出力端子ＰＹの電位もハイレベル又はローレベルに切り替わるものの、該出力端子ＰＹから出力される信号の振幅が中間電圧Ｖｍの大きさである約３．５［Ｖ］となる。
【０１０８】
さらに出力バッファ回路６４は、時点Ｔ５において、時点Ｔ１と同様に入力端子ＰＡの電位がローレベルからハイレベルに立ち上げられた後、クロック周期ＴＣの経過後もこの状態が保持されたものとする。この場合、出力バッファ回路６４の出力電圧は、ＮＭＯＳトランジスタ８４により直ちに中間電圧Ｖｍとなった後、オン状態が継続しているＰＭＯＳトランジスタ８５により徐々に引き上げられていき、やがて引上時間ＴＵが経過すると、ほぼ電源電圧ＶＤＤとなる。
【０１０９】
［１−６．貫通電流］
次に、ドライバＩＣ５４の入力バッファ回路６２（図６）において発生する貫通電流について説明する。図１０（Ａ）は、互いにカスケード接続された２個のドライバＩＣ５４Ａ及び５４Ｂにおいて、上段側のドライバＩＣ５４Ａにおける出力バッファ回路６４Ｄと、下段側のドライバＩＣ５４Ｂにおける入力バッファ回路６２Ｄとの回路構成を表している。出力バッファ回路６４Ｄは、図７（Ｂ）と同様に構成されている。
【０１１０】
入力バッファ回路６２Ｄは、いわゆるプッシュプル構成でなるインバータ回路を２段直列に接続したような構成となっている。すなわち入力バッファ回路６２Ｄは、前段のインバータ回路９１がＰＭＯＳトランジスタ９２及びＮＭＯＳトランジスタ９３により構成され、後段のインバータ回路９４がＰＭＯＳトランジスタ９５及びＮＭＯＳトランジスタ９６により構成されている。
【０１１１】
ＰＭＯＳトランジスタ９２は、ゲート端子がドライバＩＣ５４Ｂのデータ入力端子ＤＡＴＡＩ３に接続され、ソース端子に電源電圧ＶＤＤが供給され、ドレーン端子が点ＰＪに接続されている。ＮＭＯＳトランジスタ９３は、ゲート端子がドライバＩＣ５４Ｂのデータ入力端子ＤＡＴＡＩ３に接続され、ソース端子がグランドと接続され、ドレーン端子が点ＰＪに接続されている。またＰＭＯＳトランジスタ９５及びＮＭＯＳトランジスタ９６は、それぞれゲート端子が点ＰＪと接続されている。
【０１１２】
ここで、インバータ回路９１における入出力特性、すなわち入力電位Ｖｉと出力電位Ｖｏとの関係は、図１０（Ｂ）のような曲線により模式的に表すことができる。ここで入力電位Ｖｉは、データ入力端子ＤＡＴＡＩ３における電位であり、出力電位Ｖｏは点ＰＪにおける電位である。
【０１１３】
このインバータ回路９１では、入力電位Ｖｉが０［Ｖ］である時に、出力電位Ｖｏが電源電圧ＶＤＤである５［Ｖ］となる。またインバータ回路９１では、入力電位Ｖｉが０［Ｖ］から上昇して閾値電位Ｖｔ＊（例えば１．５［Ｖ］）に近づくと、出力電位Ｖｏが下降し始める。さらにインバータ回路９１では、入力電位Ｖｉが５［Ｖ］に近づくと、出力電位Ｖｏが０［Ｖ］となる。
【０１１４】
一方、インバータ回路９１における貫通電流Ｉｓ２、すなわちＰＭＯＳトランジスタ９２のソース端子から点ＰＪを経てＮＭＯＳトランジスタ９３のソース端子へ流れる電流の大きさと、入力電位Ｖｉとの関係は、図１０（Ｃ）のような曲線により模式的に表すことができる。
【０１１５】
このインバータ回路９１では、入力電位Ｖｉが０［Ｖ］のとき、貫通電流Ｉｓ２はほぼ０［Ａ］である。またインバータ回路９１では、入力電位Ｖｉが０［Ｖ］から上昇していくに従い、貫通電流Ｉｓ２が上昇していき、入力電位Ｖｉが閾値電位Ｖｔ＊に到達したときに、貫通電流Ｉｓ２が最大のピーク電流Ｉｐ２［Ａ］となる。
【０１１６】
さらにインバータ回路９１では、入力電位Ｖｉが閾値電位Ｖｔ＊よりも上昇すると、貫通電流Ｉｓ２が減少していくものの、入力電位Ｖｉが中間電圧Ｖｍ（約３．５［Ｖ］）になった段階でも、貫通電流Ｉｓ２が数十ｍ［Ａ］程度の大きさとなる。やがてインバータ回路９１では、入力電位Ｖｉがさらに上昇して電源電圧ＶＤＤに等しい５［Ｖ］になると、貫通電流Ｉｓ２がほぼ０［Ａ］となる。
【０１１７】
この図１０（Ｃ）から分かるように、インバータ回路９１では、上段側のドライバＩＣ５４Ｂにおけるデータ入力端子ＤＡＴＡＩ３の電位、すなわち下段側のドライバＩＣ５４Ａの出力バッファ回路６４Ｄにおける出力電圧が中間電圧Ｖｍ（約３．５［Ｖ］）である場合、貫通電流Ｉｓ２が発生する。この場合、プリントヘッド３３では、製造不良がある場合に発生するリーク電流の有無を精度良く検出することができず、いわゆるＩＤＤｑ試験を正常に行うことができない恐れがある。
【０１１８】
一方、インバータ回路９１では、ドライバＩＣ５４Ｂにおけるデータ入力端子ＤＡＴＡＩ３の電位、すなわちドライバＩＣ５４Ａの出力バッファ回路６４Ｄにおける出力電圧が電源電圧ＶＤＤ（約５［Ｖ］）である場合、貫通電流Ｉｓ２をほぼ０［Ａ］とすることができる。この場合、プリントヘッド３３では、不良個所がある場合に発生するリーク電流の有無を精度良く検出でき、いわゆるＩＤＤｑ試験を正常に行うことが可能となる。
【０１１９】
［１−７．効果等］
以上の構成において、第１の実施の形態による画像形成装置１のプリントヘッド３３は、ドライバＩＣ５４の出力バッファ回路６４（図７（Ｂ））において、プルアップ側にＮＭＯＳトランジスタ８４及びＰＭＯＳトランジスタ８５を並列に接続した。このうちＰＭＯＳトランジスタ８５については、ＮＭＯＳトランジスタ８４と比較して、素子面積を極めて小さくし、電流の駆動能力を著しく小さくして飽和電流も小さくした。
【０１２０】
ここで、出力バッファ回路６４との比較用に、図１１に示すような一般的なプッシュプル構成の出力バッファ回路１６４を想定する。この出力バッファ回路１６４は、出力バッファ回路６４と比較して、インバータ８２、ＮＭＯＳトランジスタ８４及びＰＭＯＳトランジスタ８５が省略される一方、ＰＭＯＳトランジスタ１８６が設けられている。ＰＭＯＳトランジスタ１８６は、出力バッファ回路６４のＰＭＯＳトランジスタ８５と同様、ゲート端子が点ＰＢに接続され、ソース端子に電源電圧ＶＤＤが供給され、ドレーン端子が出力端子ＰＹに接続されている。
【０１２１】
この出力バッファ回路１６４は、入力端子ＰＡにローレベルの信号が入力されると、インバータ８１の出力をハイレベルとする。これに伴い、ＮＭＯＳトランジスタ８３はオン状態となり、ＰＭＯＳトランジスタ１８６はオフ状態となる。この結果、出力バッファ回路６４は、出力端子ＰＹがグランドと同等の電位となり、該出力端子ＰＹからローレベルの信号を出力する。
【０１２２】
一方、出力バッファ回路１６４は、入力端子ＰＡにハイレベルの信号が入力されると、インバータ８１の出力をローレベルとする。これに伴い、ＮＭＯＳトランジスタ８３はオフ状態となり、ＰＭＯＳトランジスタ１８６は直ちにオン状態となる。この結果、出力バッファ回路１６４は、出力端子ＰＹが電源電圧ＶＤＤと同等の電位となり、該出力端子ＰＹから約５［Ｖ］でなるハイレベルの信号を出力する。
【０１２３】
すなわち出力バッファ回路１６４では、図９と対応する図１２に波形図を示すように、出力電圧がグランドと電源電圧ＶＤＤとの間で大きく変動する、いわばフルスイングすることになる。
【０１２４】
このため出力バッファ回路１６４では、入力バッファ回路６２（図６及び図１０（Ａ））において貫通電流Ｉｓ３がほぼ０［Ａ］となり、ＩＤＤｑ試験を正常に行うことができる反面、消費電力が比較的大きくなる。また出力バッファ回路１６４では、出力バッファ回路６４の場合と同様に、一瞬だけ貫通電流Ｉｓ３が発生する。出力バッファ回路１６４では、ハイレベルの信号を出力する場合に出力電圧が約５［Ｖ］となるため、貫通電流Ｉｓ３におけるピーク電流Ｉｐ３が、この出力電圧に応じて比較的大きな値となっている。
【０１２５】
また一般に、ＣＭＯＳ出力回路における消費電力Ｐｄは、ＣＭＯＳ出力回路における動作周波数ｆ、出力端子に接続される負荷容量（等価静電容量、キャパシタンス）ＣＬ及び電源電圧Ｖｄｄを用いることにより、次の（１）式により表される。ただし負荷容量ＣＬには、ＣＭＯＳ出力回路の信号を受け取る入力バッファ回路の入力容量や、信号配線の容量、及びＣＭＯＳ出力回路の出力端子に寄生して発生するキャパシタンス等が含まれる。
【０１２６】
Ｐｄ＝ｆ×ＣＬ×Ｖｄｄ２      ……（１）
【０１２７】
この（１）式から分かるように、ＣＭＯＳ出力回路である出力バッファ回路６４を有するドライバＩＣ５４は、その消費電力が動作周波数ｆにほぼ比例し、且つ電源電圧Ｖｄｄの２乗に比例しており、これに伴い温度も上昇する。さらにドライバＩＣ５４では、データの転送に伴って、前述した負荷容量ＣＬに対する充電及び放電が行われており、これに伴いＥＭＩ（Electro Magnetic Interference）ノイズが発生してしまう。
【０１２８】
これに対して、第１の実施の形態による出力バッファ回路６４では、プルアップ側にＮＭＯＳトランジスタ８４を設けたため（図７（Ｂ））、クロック信号ＨＤ−ＣＬＫに同期した速度で比較的高速に動作する場合（以下これを動作時と呼ぶ）、出力端子ＰＹをハイレベルにする場合の出力電圧を中間電圧Ｖｍ（約３．５［Ｖ］）に抑えることができる。これは、上述した（１）式において電源電圧Ｖｄｄを約３．５［Ｖ］に低減した場合に相当する。このため出力バッファ回路６４では、出力バッファ回路１６４の場合、すなわち電源電圧Ｖｄｄを約５［Ｖ］とする場合と比較して、消費電力を約１／２に低減することができ、温度の上昇も格段に抑えることができる。
【０１２９】
また出力バッファ回路６４は、動作時において、出力電圧を中間電圧Ｖｍに抑えることにより、貫通電流Ｉｓ１におけるピーク電流Ｉｐ１（図９）の大きさを、出力バッファ回路１６４（図１１）の貫通電流Ｉｓ３におけるピーク電流Ｉｐ３（図１２）よりも小さく抑えることができる。これによりドライバＩＣ５４では、データの転送に伴って生じる負荷容量ＣＬに対する充電及び放電の電流を低減することができるので、ＥＭＩノイズを低減することもできる。
【０１３０】
さらに出力バッファ回路６４は、ハイレベルの信号を出力し続ける場合、出力電圧を中間電圧Ｖｍ（約３．５［Ｖ］）から時間の経過と共に上昇させ、引上時間ＴＵ（図９）が経過すると、ほぼ電源電圧ＶＤＤ（約５［Ｖ］）とする（以下これを静止時と呼ぶ）。このとき出力バッファ回路６４と接続される入力バッファ回路６２（図１０（Ａ））では、貫通電流Ｉｓ２をほぼ０［Ａ］とすることができる（図１０（Ｃ））。このためプリントヘッド３３では、製造不良がある場合に発生する数μ［Ａ］程度のリーク電流を精度良く検出できるので、いわゆるＩＤＤｑ試験を正常に行うことができる。
【０１３１】
これを他の観点から見ると、出力バッファ回路６４では、出力電圧について互いに相容れない２つの要望があった。すなわち、一方では消費電力の削減やＥＭＩノイズの低減を実現するために電源電圧ＶＤＤよりも低減させたい、というものであり、他方ではＩＤＤｑ試験を実現するために入力バッファ回路６２側で貫通電流Ｉｓ２を抑えるべく電源電圧ＶＤＤと同程度としたい、というものであった。
【０１３２】
このうち消費電力の削減やＥＭＩノイズの低減については、プリントヘッド３３が画像形成装置１に組み込まれた後に印刷処理を行う場合の要求であり、印刷データ信号に応じて出力バッファ回路６４における出力電圧が高速でハイレベル又はローレベルに切り替えられる場合、すなわち上述した動作時での要求と言える。
【０１３３】
一方、ＩＤＤｑ試験の実現については、プリントヘッド３３が画像形成装置１に組み込まれる前の検査等が行われる場合の要求であり、出力バッファ回路６４における出力電圧がほぼ一定のまま変化しない場合、すなわち上述した静止時での要求と言える。
【０１３４】
すなわち出力バッファ回路６４では、状況（動作時又は静止時）に応じて、要求される出力電圧が相違することになる。そこで出力バッファ回路６４では、極めて短い時間で動作するＮＭＯＳトランジスタ８４と、比較的長い時間をかけて動作するＰＭＯＳトランジスタ８５とを並列に接続した（図７（Ｂ））。これにより出力バッファ回路６４では、出力電圧について、動作時に中間電圧Ｖｍに抑えることと、静止時に電源電圧ＶＤＤにまで高めることとを、両立させることができる。このとき出力バッファ回路６４は、スイッチ等により各部の接続を変更する（すなわち切り替える）必要が無く、回路を極めて簡素に構成することができる。
【０１３５】
また出力バッファ回路６４のＰＭＯＳトランジスタ８５は、素子面積を極めて小さく抑えたことにより、電流の駆動能力を小さく抑え、飽和電流も小さく抑えている。このようなＰＭＯＳトランジスタ８５は、例えば図１３に模式図を示すように、その設計時にゲート長ＧＬがプロセスルールにより決定されるため、ゲート幅ＧＷを所望の飽和電流に合わせた大きさ（長さ）に合わせれば良い。このことを換言すれば、ＰＭＯＳトランジスタ８５は、例えば露光用のパターンにおける各部の長さを２次元の平面内で適切に設定するだけで、所望の飽和電流に合わせることができる。
【０１３６】
因みに図１３（Ａ）はＰＭＯＳトランジスタ８５の模式的な断面図であり、図１３（Ｂ）は模式的な平面図である。図１３（Ａ）及び（Ｂ）において、ＰＭＯＳトランジスタ８５は、ｎ型のシリコン層Ｙ１の上側に絶縁層Ｙ２が形成され、その上側にゲート金属層Ｙ３Ｇが設けられる。またシリコン層Ｙ１内におけるゲート金属層Ｙ３Ｇの両側に位置する部分には、それぞれ不純物がイオン注入されることにより、ドレーン領域Ｙ１Ｄ及びソース領域Ｙ１Ｓがそれぞれ形成される。
【０１３７】
ところで、入力バッファ回路６２（図６及び図１０（Ａ））では、典型的な設計において、インバータ回路９１の閾値電位Ｖｔ＊が約１．５［Ｖ］に設定される。これにより入力バッファ回路６２は、いわゆるＴＴＬ（Transistor Transistor Logic）レベルのインタフェースに合致し、例えばテキサスインスツルメンツ社の代表的なＩＣであるＳＮ７４ＬＳシリーズ等との接続が可能なっている。また入力バッファ回路６２は、制御部３（図３）のように、電源電圧が約３．３［Ｖ］であるＣＭＯＳ  ＡＳＩＣ（Application Specific Integrated Circuit）等にも直接接続することができる。
【０１３８】
すなわちドライバＩＣ５４では、動作時において、上段側の出力バッファ回路６４から出力される約３．５［Ｖ］の信号を、この出力端子ＰＹと接続される入力バッファ回路６２（図１０（Ａ））において、そのまま受け入れることができる。このためドライバＩＣ５４では、入力バッファ回路６２の構成を、一般的なインバータ回路の構成から何ら変更する必要が無い。
【０１３９】
以上の構成によれば、第１の実施の形態による画像形成装置１のプリントヘッド３３では、ドライバＩＣ５４の出力バッファ回路６４において、プルアップ側にＮＭＯＳトランジスタ８４に加えて、電流の駆動能力をより小さくしたＰＭＯＳトランジスタ８５を設けた。このためドライバＩＣ５４は、出力バッファ回路６４を高速で動作させる動作時に、出力電圧を中間電圧Ｖｍ（約３．５［Ｖ］）に抑えて、消費電力の削減やＥＭＩノイズの低減を図る。一方、ドライバＩＣ５４は、出力バッファ回路６４からハイレベルの信号を継続して出力させる静止時に、引上時間ＴＵをかけて出力電圧を電源電圧ＶＤＤ（約５［Ｖ］）にまで引き上げ、入力バッファ回路６２の貫通電流Ｉｓ２をほぼ０［Ａ］に抑えて、ＩＤＤｑ試験を精度良く実施することができる。
【０１４０】
［２．第２の実施の形態］
第２の実施の形態による画像形成装置２０１（図１）は、第１の実施の形態による画像形成装置１と比較して、プリントヘッド３３に代わるプリントヘッド２３３（図２）を有する点において相違するものの、他の点については同様に構成されている。プリントヘッド２３３（図５）は、第１の実施の形態によるプリントヘッド３３と比較して、ドライバＩＣ５４に代わるドライバＩＣ２５４を有する点において相違するものの、他の点については同様に構成されている。
【０１４１】
ドライバＩＣ２５４は、第１の実施の形態によるドライバＩＣ５４（図６）と比較して、出力バッファ回路６４に代わる出力バッファ回路２６４を有する点において相違するもの、他の点については同様に構成されている。出力バッファ回路２６４は、図７（Ａ）及び（Ｂ）と対応する図１４（Ａ）及び（Ｂ）に示すように、出力バッファ回路６４と比較して、ＮＭＯＳトランジスタ８４に代わるバイポーラ型のＮＰＮトランジスタ２８４が設けられている。ＮＰＮトランジスタ２８４は、ベース端子がインバータ８２の出力端子と接続され、コレクタ端子に電源電圧ＶＤＤが供給され、エミッタ端子が出力バッファ回路２６４の出力端子ＰＹと接続されている。
【０１４２】
出力バッファ回路２６４は、第１の実施の形態と同様、ＮＰＮトランジスタ２８４と比較して、ＰＭＯＳトランジスタ８５の素子面積が極めて小さくなっており、電流の駆動能力が著しく小さく、飽和電流も小さくなっている。例えばＮＰＮトランジスタ２８４の飽和電流は、ＮＭＯＳトランジスタ８４の場合と同様に数十［ｍＡ］となっており、ＰＭＯＳトランジスタ８５の飽和電流である数十［μＡ］よりも十分に大きくなっている。
【０１４３】
かかる構成により出力バッファ回路２６４は、入力端子ＰＡにローレベルの信号（例えば印刷データ信号ＨＤ−ＤＡＴＡ）が入力されると、第１の実施の形態と同様に、出力端子ＰＹをグランドと同等の電位とし、該出力端子ＰＹからローレベルの信号を出力する。
【０１４４】
一方、出力バッファ回路２６４は、入力端子ＰＡにハイレベルの信号が入力されると、インバータ８１の出力、すなわち点ＰＢの電位をローレベルとする。これにより出力バッファ回路２６４は、インバータ８２の出力、すなわち点ＰＣの電位をハイレベルとして、電源電圧ＶＤＤとほぼ同等とする。
【０１４５】
ＮＰＮトランジスタ２８４は、この電源電圧ＶＤＤがベース端子に印加されてオン状態となるものの、ベース・エミッタ間電圧が、シリコンのＰＮ接合における順電圧ＶＦに相当することになる。このため出力バッファ回路２６４の出力電圧は、電源電圧ＶＤＤよりも順電圧ＶＦだけ低い中間電圧Ｖｍ２となる。例えばＮＰＮトランジスタ２８４では、電源電圧ＶＤＤが約５［Ｖ］であり、順電圧ＶＦが約０．６［Ｖ］であるため、中間電圧Ｖｍ２は５［Ｖ］から０．６［Ｖ］を減じた４．４［Ｖ］となる。
【０１４６】
すなわち出力バッファ回路２６４は、入力端子ＰＡにハイレベルの信号が入力されると、出力電圧を、ＮＰＮトランジスタ２８４により直ちに中間電圧Ｖｍ２（約４．４［Ｖ］）とする。さらに出力バッファ回路２６４は、そのまま入力端子ＰＡにハイレベルの信号が入力され続けると、第１の実施の形態と同様、出力電圧を、ＰＭＯＳトランジスタ８５により十分に長い引上時間をかけてほぼ電源電圧ＶＤＤ（約５［Ｖ］）にまで高めていく。
【０１４７】
これにより出力バッファ回路２６４は、第１の実施の形態と同様、一般的なプッシュプル構成の出力バッファ回路１６４（図１１）と比較して、動作時に消費電力を削減できると共にＥＭＩノイズを低減でき、その一方で静止時に入力バッファ回路６２の貫通電流Ｉｓ２をほぼ０［Ａ］に抑えて、ＩＤＤｑ試験を精度良く実施することができる。
【０１４８】
［３．第３の実施の形態］
第３の実施の形態による画像形成装置３０１（図１）は、第１の実施の形態による画像形成装置１と比較して、プリントヘッド３３に代わるプリントヘッド３３３（図２）を有する点において相違するものの、他の点については同様に構成されている。プリントヘッド３３３（図５）は、第１の実施の形態によるプリントヘッド３３と比較して、ドライバＩＣ５４に代わるドライバＩＣ３５４を有する点において相違するものの、他の点については同様に構成されている。
【０１４９】
［３−１．ドライバＩＣ及び出力バッファ回路の構成］
ドライバＩＣ３５４は、図６と対応する図１５に示すように、ドライバＩＣ５４と比較して、出力バッファ回路６４に代わる出力バッファ回路３６４（３６４Ｄ、３６４Ｃ、３６４Ｂ及び３６４Ａ）を有する点、及び各出力バッファ回路３６４にスタンバイ信号ＳＴＢＹ−Ｐが供給される点において相違するもの、他の点については同様に構成されている。
【０１５０】
出力バッファ回路３６４は、図７（Ａ）と対応する図１６（Ａ）に示すように、出力バッファ回路６４と比較して、入力端子ＰＳが追加されている。これに加えて出力バッファ回路３６４は、図７（Ｂ）と対応する図１６（Ｂ）に示すように、入力端子ＰＡとＰＭＯＳトランジスタ８５のゲート端子との間に割り込む位置にＮＡＮＤ回路３８７が設けられている点において相違するものの、他の点については同様に構成されている。
【０１５１】
すなわちＮＡＮＤ回路３８７は、一方の入力端子が出力バッファ回路３６４の入力端子ＰＡに接続されると共に、出力端子が点ＰＤを介してＰＭＯＳトランジスタ８５のゲート端子と接続されている。さらにＮＡＮＤ回路３８７は、他方の入力端子が入力端子ＰＳと接続されている。
【０１５２】
かかる構成により出力バッファ回路３６４は、入力端子ＰＳに供給されるスタンバイ信号ＳＴＢＹ−Ｐがハイレベルである場合、ＮＡＮＤ回路３８７が入力端子ＰＡに入力される信号に対してインバータ８１と同等の機能を有することになるため、第１の実施の形態による出力バッファ回路６４と同様に動作する。
【０１５３】
この場合、出力バッファ回路３６４は、入力端子ＰＡにローレベルの信号が入力されると、ＮＭＯＳトランジスタ８３により出力電圧をグランドと同等として、該出力端子ＰＹからローレベルの信号を出力する。また出力バッファ回路３６４は、入力端子ＰＡにハイレベルの信号が入力されると、出力電圧を、ＮＭＯＳトランジスタ８４により直ちに中間電圧Ｖｍ（約３．５［Ｖ］）とした後、さらにＰＭＯＳトランジスタ８５により十分に長い引上時間ＴＵをかけてほぼ電源電圧ＶＤＤ（約５［Ｖ］）にまで高めていく。
【０１５４】
一方、出力バッファ回路３６４は、入力端子ＰＳに供給されるスタンバイ信号ＳＴＢＹ−Ｐがローレベルである場合、入力端子ＰＡに入力される信号の信号レベルに拘わらず、ＮＡＮＤ回路３８７の出力端子及び点ＰＤが常にハイレベルとなり、ＰＭＯＳトランジスタ８５が常にオフ状態となる。
【０１５５】
この場合、出力バッファ回路３６４は、入力端子ＰＡにローレベルの信号が入力されると、ＮＭＯＳトランジスタ８３により出力電圧をグランドと同等として、該出力端子ＰＹからローレベルの信号を出力する。また出力バッファ回路３６４は、入力端子ＰＡにハイレベルの信号が入力されると、ＮＭＯＳトランジスタ８４により出力電圧を直ちに中間電圧Ｖｍ（約３．５［Ｖ］）とする。このとき出力バッファ回路３６４は、ＰＭＯＳトランジスタ８５がオフ状態であるため、時間の経過に拘わらず、出力電圧を中間電圧Ｖｍのまま維持する。
【０１５６】
このように出力バッファ回路３６４は、入力端子ＰＳに供給されるスタンバイ信号がハイレベルであれば、ＰＭＯＳトランジスタ８５を第１の実施の形態と同様に機能させる一方、該スタンバイ信号がローレベルであれば、該ＰＭＯＳトランジスタ８５の動作を停止させることができる。
【０１５７】
［３−２．スタンバイ信号による動作状態の制御］
次に、ドライバＩＣ３５４においてスタンバイ信号により各部の動作状態を変化させる様子について、図１７を参照しながら説明する。図１７は、ドライバＩＣ３５４のうち制御電圧発生部７６及び１個の素子駆動部７７を抜き出し、さらに一部を省略して模式的に表したものである。
【０１５８】
制御電圧発生部７６は、主に演算増幅器４１１、ＰＭＯＳトランジスタ４１２及び４１３、並びに抵抗４１４により構成されている。演算増幅器４１１の反転入力端子は、基準電圧Ｖｒｅｆが入力されるＶＲＥＦ入力端子と接続されている。また演算増幅器４１１の非反転入力端子は、抵抗４１４を介してグランドに接続されている。
【０１５９】
制御電圧発生部７６のスタンバイ端子ＳＴＢＹは、演算増幅器４１１のスタンバイ入力端子及びＰＭＯＳトランジスタ４１３のゲート端子と接続されている。このスタンバイ端子ＳＴＢＹには、ドライバ制御部７４（図１５）から、低消費電力モード（すなわち消費電力を低減させた動作モード）への移行を指示するスタンバイ信号ＳＴＢＹ−Ｐが供給される。
【０１６０】
演算増幅器４１１の出力端子は、ＰＭＯＳトランジスタ４１２のゲート端子及び素子駆動部７７に接続されており、制御電圧Ｖｃｏｎｔｒｏｌをそれぞれに供給する。ＰＭＯＳトランジスタ４１２及び４１３は、互いに直列に接続されている。すなわちＰＭＯＳトランジスタ４１２のソース端子には、電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタ４１２のドレーン端子は、ＰＭＯＳトランジスタ４１３のソース端子と接続されている。ＰＭＯＳトランジスタ４１３のドレーン端子は、演算増幅器４１１の出力端子及び抵抗４１４と接続されている。
【０１６１】
一方、素子駆動部７７は、主にＡＮＤ回路４２１、ＰＭＯＳトランジスタ４２２、ＮＭＯＳトランジスタ４２３及びＰＭＯＳトランジスタ４２４により構成されている。ＡＮＤ回路４２１は、上述した素子駆動制御信号ＤＲＶ  ＯＮ−Ｎ（図１５）と、補正値記憶部７５から供給される補正データとが入力されており、出力端子がＰＭＯＳトランジスタ４２２及びＮＭＯＳトランジスタ４２３のゲート端子にそれぞれ接続されている。
【０１６２】
ＰＭＯＳトランジスタ４２２は、ソース端子に電源電圧ＶＤＤが供給されると共に、ドレーン端子がＮＭＯＳトランジスタ４２３のドレーン端子及びＰＭＯＳトランジスタ４２４のゲート端子にそれぞれ接続されている。ＮＭＯＳトランジスタ４２３のソース端子は、制御電圧発生部７６と接続されており、上述した制御電圧Ｖｃｏｎｔｒｏｌが供給される。すなわちＰＭＯＳトランジスタ４２２及びＮＭＯＳトランジスタ４２３は、インバータ回路を構成している。このインバータ回路の出力は、ＰＭＯＳトランジスタ４２２のゲート端子に入力されることになる。
【０１６３】
ＰＭＯＳトランジスタ４２４は、ソース端子に電源電圧ＶＤＤが供給され、ドレーン端子が発光素子チップ５３における発光素子ＬＥのアノード端子と接続されている。因みに発光素子ＬＥのカソード端子は、グランドに接続されている。
【０１６４】
ここで、制御電圧発生部７６の抵抗４１４の抵抗値をＲｒｅｆ［Ω］とし、該抵抗４１４に流れる電流値をＩｒｅｆとすると、この電流値Ｉｒｅｆは、基準電圧Ｖｒｅｆ及び抵抗値Ｒｒｅｆを用いることにより、次の（２）式のように表すことができる。
【０１６５】
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｒｅｆ      ……（２）
【０１６６】
この電流値Ｉｒｅｆの大きさは、ＰＭＯＳトランジスタ４１２のドレーン端子に流れるドレーン電流の大きさとほぼ同等である。
【０１６７】
一方、素子駆動部７７では、発光素子ＬＥを発光させる場合、ＰＭＯＳトランジスタ４２４がオン状態であり、ＮＭＯＳトランジスタ４２３もオン状態である。このためＰＭＯＳトランジスタ４２４のゲート・ソース間には、電源電圧ＶＤＤから制御電圧Ｖｃｏｎｔｒｏｌを減じた大きさの電圧が印加される。この電圧は、ＰＭＯＳトランジスタ４１２のゲート・ソース間における電圧と同等となる。またＰＭＯＳトランジスタ４２４及びＰＭＯＳトランジスタ４１２は、何れも飽和領域で動作しており、互いにカレントミラーの関係となっている。
【０１６８】
このためドライバＩＣ３５４では、ＰＭＯＳトランジスタ４１２のドレーン電流の大きさ、すなわち抵抗４１４における電流値Ｉｒｅｆを変化させることにより、この電流値Ｉｒｅｆにほぼ比例した大きさのドレーン電流をＰＭＯＳトランジスタ４２４に流すこと、すなわち発光素子ＬＥに供給することができる。これを換言すれば、ドライバＩＣ３５４では、抵抗４１４における電流値Ｉｒｅｆの大きさを調整することにより、発光素子ＬＥに供給される駆動電流の大きさを調整することができる。
【０１６９】
またドライバＩＣ３５４では、スタンバイ信号ＳＴＢＹ−Ｐが電源電圧ＶＤＤとほぼ同等のハイレベルになると、演算増幅器４１１の消費電流がほぼ０［Ａ］になると共に、ＰＭＯＳトランジスタ４１３のゲート端子における電位が電源電圧ＶＤＤとほぼ同等となり、該ＰＭＯＳトランジスタ４１３をオフ状態とする。この結果、ドライバＩＣ３５４では、抵抗４１４における電流値Ｉｒｅｆをほぼ０［Ａ］とするため、制御電圧発生部７６及び素子駆動部７７の各部に流れる電流を、何れもほぼ０［Ａ］とすることができる。
【０１７０】
またドライバＩＣ３５４は、第１の実施の形態によるドライバＩＣ５４と同様、他の各回路がＣＭＯＳ素子を用いて構成されているため、その静的消費電流がほぼ０［Ａ］となる。この結果、このドライバＩＣ３５４が設けられたプリントヘッド３３３においても、低消費電力モードにおける消費電流をほぼ０［Ａ］とすることができる。
【０１７１】
［３−３．効果等］
以上の構成において、第３の実施の形態による画像形成装置３０１のプリントヘッド３３３は、ドライバＩＣ３５４の出力バッファ回路３６４において、第１の実施の形態による出力バッファ回路６４と同様の構成に加えてＮＡＮＤ回路３８７を設け、スタンバイ信号ＳＴＢＹ−Ｐを入力させるようにした（図１６）。
【０１７２】
画像形成装置３０１では、印刷処理が行われるなどしてドライバＩＣ３５４内の各部が動作している状態において、スタンバイ信号ＳＴＢＹ−Ｐがローレベルとなっており、出力バッファ回路３６４に印刷データ信号等の信号が順次入力され、これに応じて出力端子ＰＹの信号レベルが比較的高速に変化する。
【０１７３】
このとき出力バッファ回路３６４では、スタンバイ信号ＳＴＢＹ−Ｐがローレベルであるために、入力端子ＰＡに入力される信号の信号レベルに拘わらず、ＰＭＯＳトランジスタ８５が常にオフ状態となる。このため出力バッファ回路３６４は、入力端子ＰＡにハイレベルの信号が入力されると、ＮＭＯＳトランジスタ８４により出力電圧を直ちに中間電圧Ｖｍ（約３．５［Ｖ］）とした後、時間の経過に拘わらず、この中間電圧Ｖｍを維持することができる。
【０１７４】
すなわち出力バッファ回路３６４では、例えば供給される印刷データ信号においてしばらくハイレベルが連続した場合のように、出力電圧をハイレベルに切り替えてからある程度の時間が経過した場合であっても、出力電圧を中間電圧Ｖｍに維持できるので、消費電力の増加やＥＭＩノイズの増大を招くことがない。
【０１７５】
一方、出力バッファ回路３６４では、例えば図９と対応する図１８における時点Ｔ６のように、スタンバイ信号ＳＴＢＹ−Ｐ及び入力端子ＰＡの双方がハイレベルであれば、ＰＭＯＳトランジスタ８５がオン状態となる。これにより出力バッファ回路３６４は、出力電圧を中間電圧Ｖｍ（約３．５［Ｖ］）から徐々に引き上げて、引上時間ＴＵの経過後に電源電圧ＶＤＤ（約５［Ｖ］）とほぼ同等とすることができる。
【０１７６】
このためドライバＩＣ３５４が組み込まれたプリントヘッド３３３では、製造工程においてＩＤＤｑ試験を行う場合に、スタンバイ信号ＳＴＢＹ−Ｐをハイレベルとすることにより、出力バッファ回路３６４の出力電圧を電源電圧ＶＤＤとほぼ同等とし、入力バッファ回路６２における貫通電流Ｉｓ２をほぼ０［Ａ］とすることができる。
【０１７７】
またドライバＩＣ３５４では、スタンバイ信号ＳＴＢＹ−Ｐがハイレベルとなっている場合、制御電圧発生部７６及び素子駆動部７７の各部に流れる電流が何れもほぼ０［Ａ］となり、他の各回路においても静的消費電流がほぼ０［Ａ］となる。すなわちプリントヘッド３３３は、スタンバイ信号ＳＴＢＹ−Ｐをハイレベルにするだけで、入力バッファ回路６２の貫通電流Ｉｓ２をほぼ０［Ａ］にでき、これと共にドライバＩＣ３５４内における各回路の静的消費電流もほぼ０［Ａ］にできる。この結果、プリントヘッド３３３では、ＩＤＤｑ試験において、他の電流による影響を極力排除できるので、リーク電流を極めて精度良く検出することができる。
【０１７８】
さらにプリントヘッド３３３は、画像形成装置３０１に組み込まれた後において、消費電力を低減する目的でスタンバイモードに移行する場合、スタンバイ信号ＳＴＢＹ−Ｐをハイレベルとすることにより、ドライバＩＣ３５４内の各回路における静的消費電流をほぼ０［Ａ］にできる。このときプリントヘッド３３３では、スタンバイ信号ＳＴＢＹ−Ｐがハイレベルであることにより、出力バッファ回路３６４の出力信号をハイレベルとする場合の電圧を電源電圧ＶＤＤと同等にできるので、入力バッファ回路６２において貫通電流Ｉｓ２をほぼ０［Ａ］にでき、消費電力の低減に寄与することもできる。
【０１７９】
これを他の観点から見ると、出力バッファ回路３６４では、入力端子ＰＳに入力する信号として、スタンバイ信号ＳＴＢＹ−Ｐ以外にも、ドライバＩＣ３５４内に存在する他の種々の信号、例えばラッチ信号ＨＤ−ＬＯＡＤ等を利用することや、新たに信号を生成することも考えられる。
【０１８０】
しかしながら出力バッファ回路３６４では、敢えてスタンバイ信号ＳＴＢＹ−Ｐを入力端子ＰＳに入力することにより、印刷動作等を行っている間は出力電圧を中間電圧Ｖｍに維持できる。そのうえ出力バッファ回路３６４では、ＩＤＤｑ試験を行う場合にスタンバイ信号ＳＴＢＹ−Ｐをハイレベルにするだけで、他の処理を何ら行うこと無く、入力バッファ回路６２の貫通電流Ｉｓ２をほぼ０［Ａ］にでき、さらにドライバＩＣ３５４内の各回路の静的消費電流も同時にほぼ０［Ａ］にできる。
【０１８１】
その他の点においても、ドライバＩＣ３５４は、第１の実施の形態によるドライバＩＣ５４と同様の作用効果を奏し得る。
【０１８２】
以上の構成によれば、第３の実施の形態による画像形成装置３０１のプリントヘッド３３３は、ドライバＩＣ３５４の出力バッファ回路３６４にスタンバイ信号ＳＴＢＹ−Ｐを入力させる。プリントヘッド３３３は、動作時にスタンバイ信号ＳＴＢＹ−Ｐをローレベルとすることにより、出力バッファ回路３６４のＰＭＯＳトランジスタ８５を常にオフ状態とし、出力電圧をハイレベルとしたときに中間電圧Ｖｍを維持できるので、消費電力の増加やＥＭＩノイズの増大を招くことがない。その一方でプリントヘッド３３３は、ＩＤＤｑ試験においてスタンバイ信号ＳＴＢＹ−Ｐをハイレベルとすることにより、入力バッファ回路６２の貫通電流Ｉｓ２に加えてドライバＩＣ３５４内の各回路の静的消費電流もほぼ０［Ａ］にできるので、リーク電流を極めて精度良く検出できる。
【０１８３】
［４．他の実施の形態］
なお上述した第１の実施の形態においては、出力バッファ回路６４のプルアップ側にＮＭＯＳトランジスタ８４を用いる場合について述べた（図７（Ｂ））。また第２の実施の形態においては、出力バッファ回路２６４のプルアップ側にＮＰＮトランジスタ２８４を用いる場合について述べた（図１６（Ｂ））。しかしながら本発明はこれに限らず、出力バッファ回路６４等のプルアップ側に、種々のスイッチング素子を用いても良い。この場合、該スイッチング素子の動作により出力端子ＰＹをハイレベルとする場合に、その電位を電源電圧ＶＤＤよりも低下させることにより、消費電力の削減やＥＭＩノイズの低減を図ることができれば良い。第３の実施の形態についても同様である。
【０１８４】
また上述した第１の実施の形態においては、ドライバＩＣ５４により、発光ダイオードでなる発光素子ＬＥを駆動する（すなわち発光させる）場合について述べた。しかしながら本発明はこれに限らず、例えばドライバＩＣ５４により、発光サイリスタや有機ＥＬ素子のような発光する種々の素子を駆動しても良く、或いはサーマルプリントヘッドに用いられる発熱素子のように、媒体に対して種々の手法により画像を形成するための種々の素子を駆動しても良い。第２及び第３の実施の形態についても同様である。
【０１８５】
さらに上述した第３の実施の形態においては、出力バッファ回路３６４のプルアップ側にＮＭＯＳトランジスタ８４を用いる場合について述べた（図１６（Ｂ））。しかしながら本発明はこれに限らず、例えば第２の実施の形態による出力バッファ回路２６４（図１３（Ｂ））のように、ＮＰＮトランジスタ２８４を用いても良い。すなわち図１６（Ａ）及び（Ｂ）と対応する図１９（Ａ）及び（Ｂ）に示すように、出力バッファ回路４６４において、プルアップ側にＮＭＯＳトランジスタ８４に代わるＮＰＮトランジスタ２８４を用いることができる。
【０１８６】
さらに上述した第３の実施の形態においては、出力バッファ回路３６４の入力端子ＰＳにスタンバイ信号ＳＴＢＹ−Ｐを供給する場合について述べた。しかしながら本発明はこれに限らず、入力端子ＰＳに他の種々の信号を供給しても良い。要は、少なくともＩＤＤｑ試験を行う場合に、何らかの信号を供給することにより、出力バッファ回路３６４（図１６（Ｂ））においてＰＭＯＳトランジスタ８５をオン状態とすることができれば良い。
【０１８７】
さらに上述した第１の実施の形態においては、ＭＦＰでなる画像形成装置１に本発明を適用する場合について述べた。しかしながら本発明はこれに限らず、例えば複写機やファクシミリ装置等、電子写真方式によりトナー画像を形成して用紙に定着させる機能を有する種々の電子機器に適用しても良い。また、複数色に対応する複数の画像形成ユニット１６を用いて、いわゆるカラー印刷を行う機器に限らず、１個の画像形成ユニット１６により単色（モノクロ）の印刷を行う機器に適用しても良い。第２及び第３の実施の形態についても同様である。
【０１８８】
さらに上述した第３の実施の形態においては、出力バッファ回路３６４においてＰＭＯＳトランジスタ８５の飽和電流をＮＭＯＳトランジスタ８４よりも十分に小さくすることにより、第１の実施の形態と同様に、十分に長い引上時間ＴＵをかけて出力電圧を中間電圧Ｖｍから電源電圧ＶＤＤと同等に引き上げる場合について述べた。しかしながら本発明はこれに限らず、例えばＰＭＯＳトランジスタ８５の飽和電流をＮＭＯＳトランジスタ８４と同等とすることにより、極めて短い時間で出力電圧を中間電圧Ｖｍから電源電圧ＶＤＤと同等に引き上げるようにしても良い。この場合、スタンバイ信号ＳＴＢＹ−Ｐにより、ＰＭＯＳトランジスタ８５をオン状態又はオフ状態へ、適切に切り替えることができる。
【０１８９】
さらに上述した第１の実施の形態においては、複数のドライバＩＣ５４をカスケード接続し、ＩＤＤｑ試験において上段側の出力バッファ回路６４における出力電圧を電源電圧ＶＤＤと同等に高めることにより、下段側の入力バッファ回路６２における貫通電流Ｉｓ２（図１０）をほぼ０［Ａ］とする場合について述べた。しかしながら本発明はこれに限らず、例えば出力バッファ回路６４に対し、下段側の回路として、ドライバＩＣ５４と異なる種々の回路を接続しても良い。この場合、該出力バッファ回路６４の出力端子ＰＹが、下段側の回路においてＣＭＯＳ回路のような相補型の素子により構成されたインバータ回路の入力端子と接続されていれば、入力バッファ回路６２の場合と同様に、通電流Ｉｓ２をほぼ０［Ａ］とすることができる。第２及び第３の実施の形態についても同様である。
【０１９０】
さらに本発明は、上述した各実施の形態及び他の実施の形態に限定されるものではない。すなわち本発明は、上述した各実施の形態と上述した他の実施の形態の一部又は全部を任意に組み合わせた実施の形態や、一部を抽出した実施の形態にもその適用範囲が及ぶものである。
【０１９１】
さらに上述した第１の実施の形態においては、入力バッファとしての入力バッファ回路６２と、素子駆動部としての素子駆動部７７と、出力バッファとしての出力バッファ回路６４とにより駆動回路としてのドライバＩＣ５４を構成する場合について述べた。この場合、出力バッファを、第１スイッチング手段としてのＮＭＯＳトランジスタ８４と、第２スイッチング手段としてのＰＭＯＳトランジスタ８５と、第３スイッチング手段としてのＮＭＯＳトランジスタ８３とによって構成した。しかしながら本発明はこれに限らず、その他種々の構成でなる入力バッファと、素子駆動部と、出力バッファとにより駆動回路を構成し、その他種々の構成でなる第１スイッチング手段と、第２スイッチング手段と、第３スイッチング手段とにより出力バッファを構成しても良い。
【産業上の利用可能性】
【０１９２】
本発明は、例えば電子写真方式によりトナー画像を形成して用紙に定着させることにより印刷するＭＦＰで利用できる。
【符号の説明】
【０１９３】
１、２０１、３０１……画像形成装置、１６……画像形成ユニット、３３、２３３、３３３……プリントヘッド、５２……プリント配線板、５３……発光素子チップ、５４、２５４、３５４……ドライバＩＣ、６２……入力バッファ回路、６４、２６４、３６４……出力バッファ回路、７４……ドライバ制御部、７６……制御電圧発生部、７７……素子駆動部、８１、８２……インバータ、８３、８４、９３、９６、４２３……ＮＭＯＳトランジスタ、８５、９２、９５、１８６、４１２、４１３、４２２、４２４……ＰＭＯＳトランジスタ、９１、９４……インバータ回路、２４４、４１４……抵抗、２８４……ＮＰＮトランジスタ、３８７……ＮＡＮＤ回路、４１１……演算増幅器、４２１……ＡＮＤ回路、ＤＡＴＡＩ……データ入力端子、ＤＡＴＡＯ……データ出力端子、ＤＲＶＯＮ−Ｎ……素子駆動制御信号、ＧＬ……ゲート長、ＧＷ……ゲート幅、ＨＤ−ＣＬＫ……クロック信号、ＨＤ−ＤＡＴＡ……印刷データ信号、ＨＤ−ＬＯＡＤ……ラッチ信号、Ｉｓ１、Ｉｓ２、Ｉｓ３……貫通電流、ＬＥ……発光素子、ＰＡ、ＰＳ……入力端子、ＰＹ……出力端子、ＳＴＢＹ−Ｐ……スタンバイ信号、ＴＣ……クロック周期、ＴＵ……引上時間、ＶＤＤ……電源電圧、ＶＦ……順電圧、ＶＲＥＦ……基準電圧、Ｖｍ、Ｖｍ２……中間電圧、Ｖｔ……閾値電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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