(57)【要約】回路は、デジタル・プロセッサ、アナログ処理手段、デジタル・プロセッサから出力されるデジタル値をアナログ処理手段によって処理されるアナログ値に変換するためのデジタル・アナログ変換器、および得られたアナログ値をデジタル・プロセッサに入力するためのデジタル値に変換するためのアナログ・デジタル変換器を備えている。アナログ処理手段は、１つ以上のアナログ・プロセッサを備え、当該回路は、デジタル・プロセッサの制御の下、アナログ値がアナログ処理手段により第１の機能に従って処理され、再構成の後、アナログ値がアナログ処理手段により第２の機能に従って処理されるように、動的に再構成可能である。【特許請求の範囲】
【請求項１】
デジタル・プロセッサと、
アナログ処理手段と、
前記デジタル・プロセッサから出力されるデジタル値を、前記アナログ処理手段によって処理されるアナログ値に変換するためのデジタル・アナログ変換器と、
得られたアナログ値を、前記デジタル・プロセッサに入力するためのデジタル値に変換するためのアナログ・デジタル変換器とを具備し、
前記アナログ処理手段は、１つ以上のアナログ・プロセッサを備え、
当該回路は、デジタル・プロセッサの制御の下で動的に再構成可能であり、よって前記アナログ値が前記アナログ処理手段による第１の機能に従って処理され、再構成の後、前記アナログ値が前記アナログ処理手段による第２の機能に従って処理される回路。
【請求項２】
前記デジタル・プロセッサは、前記アナログ処理手段が第２の機能に従ってアナログ値を処理するように再構成されると、前記アナログ処理手段の動作パラメータをチューニングするために動作する、請求項１に記載の回路。
【請求項３】
前記アナログ処理手段は、異なる機能に従ってアナログ値を処理するように構成された複数のアナログ・プロセッサを備え、第１のアナログ・プロセッサは前記第１の機能に従ってアナログ値を処理するように構成され、第２のアナログ・プロセッサは、前記第２の機能に従ってアナログ値を処理するように構成され、前記デジタル・プロセッサは、前記複数のアナログ・プロセッサを選択するために動作する、請求項１または２に記載の回路。
【請求項４】
任意のアナログ・プロセッサは、第１の機能に従ってアナログ値を処理するために構成され、調整可能な動作パラメータを有し、前記動作パラメータを調整することによって同一のアナログ・プロセッサが第２の機能に従ってアナログ値を処理するように再構成され、前記デジタル・プロセッサは、前記動作パラメータを選択するために動作する、請求項１ないし３のいずれかに記載の回路。
【請求項５】
当該回路は、デジタル信号処理システムであり、前記第１および第２の機能は、演算機能である、請求項１ないし４のいずれかに記載の回路。
【請求項６】
前記デジタル・プロセッサは、マイクロプロセッサである、請求項１ないし５のいずれかに記載の回路。
【請求項７】
前記デジタル・プロセッサは、専用の論理から構成されている、請求項１ないし６のいずれかに記載の回路。
【請求項８】
当該回路は、デジタル・プロセッサにより必要とされるアナログ・プロセッサを選択するように構成されたアナログ信号デマルチプレクサをさらに備え、前記アナログ信号デマルチプレクサは、前記デジタル・アナログ変換器と前記アナログ・プロセッサとの間に接続されている、請求項１ないし７のいずれかに記載の回路。
【請求項９】
前記アナログ信号デマルチプレクサは、アナログ・プロセッサからの入力を含む、請求項８に記載の回路。
【請求項１０】
前記デジタル・プロセッサは、組み合わされた機能を実現するために、２つ以上のアナログ・プロセッサの組み合わせを選択する、請求項１ないし９のいずれかに記載の回路。
【請求項１１】
当該回路は、前記アナログ・プロセッサの組み合わせを選択するように構成されたスイッチをさらに備える、請求項１０に記載の回路。
【請求項１２】
前記スイッチがクロスポイント・スイッチである、請求項１１に記載の回路。
【請求項１３】
前記アナログ・プロセッサの少なくとも１つは複数の処理チャネルを備え、当該回路は、要求された精度および速度で機能を実現するために必要とされるチャネル数を選択するように構成されたスイッチをさらに備える、請求項１ないし１２のいずれかに記載の回路。
【請求項１４】
前記スイッチがクロスポイント・スイッチである、請求項１３に記載の回路。
【請求項１５】
当該回路は、前記アナログ処理手段と前記アナログ・デジタル変換器との間に接続されたアナログ信号マルチプレクサをさらに具備する、請求項１ないし１４のいずれかに記載の回路。
【請求項１６】
前記アナログ信号マルチプレクサが、前記アナログ・デジタル変換器以外のアナログ・システムに接続する出力を備える、請求項１５に記載の回路。
【請求項１７】
前記アナログ信号マルチプレクサが、アナログ源からの入力を備える、請求項１５または１６に記載の回路。
【請求項１８】
当該回路は、１つ以上のアナログ・プロセッサの動作パラメータを決定するバイアス電流を供給するように構成されたバイアス電流発生手段をさらに備える、請求項１ないし１７のいずれかに記載の回路。
【請求項１９】
当該回路は、前記バイアス電流発生手段に接続されたバイアス・ラッチをさらに備え、前記バイアス・ラッチは、前記バイアス電流発生手段により供給されるバイアス電流を決定するデジタル値を保持するように構成されている、請求項１８に記載の回路。
【請求項２０】
前記バイアス・ラッチによって保持されるデジタル値は前記デジタル・プロセッサによって供給される、請求項１９に記載の回路。
【請求項２１】
前記デジタル・プロセッサは、複数のパラメータを個別に調整し、１つ以上のアナログ・プロセッサにテスト信号を供給し、１つ以上のアナログ・プロセッサの出力をモニタリングし、１つ以上のアナログ・プロセッサの動作が満足であると決定されるまで繰り返すことによって、１つ以上のアナログ・プロセッサの複数の動作パラメータをチューニングするように構成されている、請求項１ないし２０のいずれかに記載の回路。
【請求項２２】
前記デジタル・プロセッサは、１つ以上のアナログ・プロセッサの組み合わせの複数の動作パラメータを繰り返し調節し、１つ以上のアナログ・プロセッサのテスト信号に対する応答をモニタリングすることにより１つ以上のアナログ・プロセッサの動作に関する統計情報を得、次いで動作パラメータの最適なセットを選択することによって、１つ以上のアナログ・プロセッサの複数の動作パラメータをチューニングするように構成されている、請求項１ないし２０のいずれかに記載の回路。
【請求項２３】
前記テスト信号が前記デジタル・プロセッサによりデジタル的に合成される、請求項２１または２２に記載の回路。
【請求項２４】
前記テスト信号が外部のアナログ手段により供給される、請求項２１または２２に記載の回路。
【請求項２５】
当該回路が、前記デジタル・プロセッサ、前記デジタル・アナログ変換器および前記アナログ・デジタル変換器が接続されたバスをさらに備える、請求項１ないし２４のいずれかに記載の回路。
【請求項２６】
前記アナログ・デジタル変換器は、神経形態（neuromorphic）信号処理を用いる、請求項１ないし２５のいずれかに記載の回路。
【請求項２７】
前記アナログ・プロセッサにより実現される処理が、複数のアナログ動作を要求する１つ以上の機能を備えている、請求項１ないし２６のいずれかに記載の回路。
【請求項２８】
前記複数のアナログ処理は、並行して実行される、請求項２７に記載の回路。
【請求項２９】
前記複数のアナログ動作の結果は、アナログ・デジタル変換器への単一出力接続を介して、前記アナログ処理手段から出力される、請求項２８に記載の回路。
【請求項３０】
前記アナログ処理手段は、弱反転領域で動作するためにバイアスされた複数のトランジスタを含む、請求項１ないし２９のいずれかに記載の回路。
【請求項３１】
前記アナログ処理手段は、トランジスタ、抵抗器、コンデンサおよびインダクタを用いて構成されている、請求項１ないし３０のいずれかに記載の回路。
【請求項３２】
前記複数のアナログ・プロセッサの１つによって実現される処理は、線形アルゴリズムを含んでいる、請求項１ないし３１のいずれかに記載の回路。
【請求項３３】
前記アナログ・プロセッサの１つによって実現される処理が非線形アルゴリズムを含む、請求項１ないし３２のいずれかに記載の回路。
【請求項３４】
前記アナログ・プロセッサの１つによって提供される処理が、フーリエ処理、ビタビ復号化、隠れマルコフ処理、ＩＭＤＣ変換、ターボ復号、ログ領域処理、独立成分分析またはベクトル量子化のいずれかを含む、請求項１ないし３３のいずれかに記載の回路。
【請求項３５】
集積回路である、請求項１ないし３４のいずれかに記載の回路。
【請求項３６】
前記デジタル・プロセッサが前記集積回路上に設けられた複数のデジタル・プロセッサの１つである、請求項３５に記載の回路。
【請求項３７】
前記デジタル・プロセッサは、前記アナログ処理手段が前記第１の機能に従ってアナログ値を処理するために構成されているとき、前記アナログ処理手段の動作パラメータをチューニングするために動作する、請求項１ないし３６のいずれかに記載の回路。
【請求項３８】
実質的に添付図面を参照して明細書に開示した回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路に関する。
【背景技術】
【０００２】
現代の回路の大部分は、デジタルである。アナログ回路は、一般に、形成するのが難しく、デジタル回路より安定していないと考えられている。アナログ回路または同等のデジタル回路を用いた機能を実現するのが可能な場合、デジタル回路が常に使われる。これにもかかわらず、アナログ回路が好まれるアプリケーションが残っている。例えば、いくつかのアプリケーションでは、アナログ増幅器が好まれる。
【０００３】
一般に、アナログ機能を実行する回路は、適応性の不足という欠点を有する。
本発明は、上記欠点を解決するか、軽減する回路を提供することを目的としている。
デジタル半導体技術は多年に亘って着実に発展しており、その結果トランジスタの寸法が小さくなり、かつチップ当たりのトランジスタ搭載数が増加した。デジタル・プロセッサにより提供される演算能力の増加速度は、ムーアの法則として知られている現象に従って、１８ヶ月毎に２倍になった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
処理能力の増加に対する需要は依然として継続している。しかしながら、多くのアプリケーション、特に、携帯機器では、消費電力が重要な制限因子である。デジタル・プロセッサにおいて、消費電力は、１秒当たりのスイッチングサイクル数を乗算したトランジスタのゲート数の関数である。トランジスタ数およびスイッチングサイクル数が増加したので、プロセッサの電力消費が重要な問題となった。バッテリ寿命と処理能力とはますます両立しなくなっており、その結果多くの携帯機器の処理能力および／またはバッテリ寿命がひどく制限されている。
【０００５】
単一の大規模デジタル集積回路内に多数のトランジスタを設けることには、基本的な性能限界がある。これらの限界は、能動素子および受動素子（オンチップ接続を含む）の寸法を減少させた結果である。性能限界として生じる問題は、大量の熱の発生を含む。高性能な処理チップによって発生する熱、例えば熱放散は、既に大きな問題となっている。熱放散問題は、さらに増大する処理能力および処理性能に大きな制限をもたらし始めると考察される。大規模デジタル集積回路に関連する他の問題は、寄生容量とクロストークとを含む。
【０００６】
本発明の目的は、上記欠点の少なくとも１つを解決するか、大きく軽減する回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、デジタル・プロセッサと、アナログ処理手段と、デジタル・プロセッサから出力されるデジタル値を、アナログ処理手段により処理されるアナログ値に変換するためのデジタル・アナログ変換器と、デジタル・プロセッサに入力するために結果として得られたアナログ値をデジタル値に変換するアナログ・デジタル変換器とを備える回路であって、アナログ処理手段が、１つ以上のアナログ・プロセッサを備え、回路がデジタル・プロセッサの制御の下、動的に再構成可能であり、それによりアナログ値がアナログ処理手段による第１の機能に従って処理され、再構成の後、アナログ値がアナログ処理手段による第２の機能に従って処理される回路が提供される。
【０００８】
本発明は、アナログ処理手段を用いて、異なる機能を必要に応じて適用することを可能にする適応性を提供するので有利である。
好ましくは、デジタル・プロセッサは、一旦、アナログ処理手段が第２の機能に従ってアナログ値を処理するために再構成されると、アナログ処理手段の複数の動作パラメータをチューニングするために動作する。これは、第２の機能がアナログ処理手段によって正しく適用されることを保証するので有利である。
【発明を実施するための最良の形態】
【０００９】
アナログ処理手段は、異なる機能に従ってアナログ値を処理するように構成された複数のアナログ・プロセッサを備えており、第１のアナログ・プロセッサは第１の機能に従ってアナログ値を処理するように構成され、第２のアナログ・プロセッサは第２の機能に従ってアナログ値を処理するように構成され、デジタル・プロセッサはアナログ・プロセッサを選択するために動作する。
【００１０】
アナログ・プロセッサは、第１の機能に従ってアナログ値を処理するために構成可能であり、且つ、調整可能な動作パラメータを有し、該調整可能な動作パラメータを調節することで同じアナログ・プロセッサを第２の機能に従ってアナログ値を処理するように再構成できる。デジタル・プロセッサは動作パラメータを選択するように動作可能である。
【００１１】
当該回路は、デジタル信号処理システムであり、第１および第２の機能は、演算機能であることが好ましい。「演算機能」という用語は、従来のマイクロプロセッサによってデジタル的に実行することができる機能を意味することを意図している。本発明のこのような好ましい特徴により、従来型のデジタル処理に関連する障害を解決することができる。特に、アナログ処理は、デジタル処理を用いて演算的に非常に高価な機能を適用するのに用いられてもよい。これにより、電力消費の大幅な低下が実現される。これにより、二重の利益、すなわち、バッテリ寿命の延長と熱発生の減少がもたらされる。
【００１２】
デジタル・プロセッサは、マイクロプロセッサであることが好ましい。用語「マイクロプロセッサ」は、命令セットを実行することができるプロセッサを意味することを意図している。用語「マイクロプロセッサ」は、プロセッサが従来のマイクロプロセッサの全ての機能を含むことを意味することを意図していない。例えば、マイクロプロセッサは、マイクロプロセッサ・コアであってもよい。
あるいは、デジタル・プロセッサは、専用の論理から構成されてもよい。
【００１３】
好ましくは、当該回路は、さらに、デジタル・プロセッサにより必要とされるアナログ・プロセッサを選択するように構成されたアナログ信号デマルチプレクサを備えている。アナログ信号デマルチプレクサは、デジタル・アナログ変換器とアナログ・プロセッサの間に接続されている。
【００１４】
アナログ信号デマルチプレクサは、アナログル・プロセッサからの入力を含むことが好ましい。
デジタル・プロセッサは、組み合わされた機能を提供するために、２つ以上のアナログ・プロセッサの組み合わせを選択するように動作することが好ましい。
【００１５】
当該回路は、さらに、アナログ・プロセッサの組み合わせを選択するように構成されたスイッチを備えることが好ましい。
該スイッチは、クロスポイント・スイッチであることが好ましい。
【００１６】
好ましくは、アナログ・プロセッサの少なくとも１つは、複数の処理チャネルを備えており、当該回路は、さらに、要求される精度または速度で機能を提供するために必要とされる数のチャネルを選択するように構成されたスイッチを備えている。
該スイッチはクロスポイント・スイッチであることが好ましい。
当該回路は、アナログ信号処理手段とアナログ・デジタル変換器との間に接続されたアナログ信号マルチプレクサをさらに備えていることが好ましい。
アナログ信号マルチプレクサは、アナログ・プロセッサへの出力を備えていることが好ましい。
アナログ信号マルチプレクサは、アナログ・プロセッサからの入力を備えていることが好ましい。
当該回路は、１つ以上のアナログ・プロセッサの動作パラメータを決定するバイアス電流を供給するように構成されたバイアス電流発生手段をさらに備えていることが好ましい。
【００１７】
当該回路は、バイアス電流発生手段に接続されたバイアス・ラッチをさらに備えていることが好ましい。バイアス・ラッチは、バイアス電流発生手段によって供給されるバイアス電流を決定するデジタル値を保持するように構成されている。
バイアス・ラッチによって保持されるデジタル値は、デジタル・プロセッサによって供給されることが好ましい。
【００１８】
デジタル・プロセッサは、複数の動作パラメータを個別に調整し、１つ以上のアナログ・プロセッサへテスト信号を供給し、１つ以上のアナログ・プロセッサの出力をモニタリングし、１つ以上のアナログ・プロセッサの動作が満足であると決定されるまで繰り返すことによって、１つ以上のアナログ・プロセッサの複数の動作パラメータをチューニングするように構成できる。
【００１９】
あるいは、デジタル・プロセッサは、１つ以上のアナログ・プロセッサの組み合わせの複数の動作パラメータを繰り返し調節し、１つ以上のアナログ・プロセッサのテスト信号に対する応答をモニタリングすることにより１つ以上のアナログ・プロセッサの動作に関する統計情報を得、次いで動作パラメータの最適なセットを選択することによって、１つ以上のアナログ・プロセッサの複数の動作パラメータをチューニングするように構成できる。
【００２０】
テスト信号は、デジタル・プロセッサによりデジタル的に合成されてもよいし、あるいは外部のアナログ手段により供給されてもよい。
【００２１】
好ましくは、当該回路は、デジタル・プロセッサ、デジタル・アナログ変換器およびアナログ・デジタル変換器が接続されるバスをさらに備える。
アナログ・デジタル変換器は、神経形態の（neuromorphic）信号処理を用いてもよい。
アナログ・プロセッサにより提供される処理は、複数のアナログ動作を必要とする１つ以上の機能を備えていてもよい。
複数のアナログ処理は並行して実行されることが好ましい。
【００２２】
複数のアナログ動作の結果は、アナログ・デジタル変換器への単一出力接続を介して、アナログ処理手段から出力されることが好ましい。
アナログ処理手段は、弱反転領域で動作するためにバイアスされたトランジスタ（複数）を含むことが好ましい。
アナログ処理手段は、トランジスタ、抵抗器、コンデンサおよびインダクタを用いて構成されていることが好ましい。
【００２３】
１つのアナログ・プロセッサによって実現される処理は、線形アルゴリズムを含んでいてもよい。
あるいは、１つのアナログ・プロセッサによって実現される処理は、非線形アルゴリズムを含んでいてもよい。
【００２４】
１つのアナログ・プロセッサによって提供される処理は、フーリエ処理、ビタビ復号、隠れマルコフ処理、ＩＭＤＣ変換、ターボ復号、ログ領域処理、独立成分分析またはベクトル量子化のいずれかを含んでいてもよい。他の処理は、アナログ・プロセッサによって提供されてもよい。
【００２５】
当該回路は、集積回路であることが好ましい。
デジタル・プロセッサは、集積回路上に設けられた複数のデジタル・プロセッサの１つであることが好ましい。
アナログ処理手段が第１の機能に従ってアナログ値を処理するために構成されている場合、デジタル・プロセッサは、アナログ処理手段の複数の動作パラメータをチューニングするために動作する。
【実施例】
【００２６】
本発明の具体的な実施形態は、添付されている図を参照して一例として説明される。
本発明の図示された実施形態は、アナログ・サブルーチンを呼び出すように構成された集積化されたデジタル信号処理システムを備えている。図１に示される集積回路は、アナログ・サブルーチン・ブロック１、および組み込み型の縮小命令セット・コンピュータ（ＲＩＳＣ）マイクロプロセッサ２を備えている。マイクロプロセッサ２は、プロセッサＩ／Ｏおよび制御バス３に接続されている。また、バス３には、デジタル・アナログ変換器（ＤＡＣ）４およびアナログ・デジタル変換器（ＡＤＣ）５が接続されている。ＤＡＣは、アナログ信号デマルチプレクサ６に接続されている出力を有し、アナログ信号デマルチプレクサ６はアナログ・サブルーチン・ブロック１に接続されている。アナログ・サブルーチン・ブロック１の出力は、アナログ信号マルチプレクサ７に接続されている。信号マルチプレクサ７の出力は、ＡＤＣ５に接続されている。
【００２７】
動作制御信号は、マイクロプロセッサ２から、バス３を介して、ＤＡＣ４、ＡＤＣ５、アナログ信号デマルチプレクサ６およびアナログ信号マルチプレクサ７へ渡される。
使用中、プロセッサは、従来方法でデジタル・プログラムを実行する。図２を参照すると、マイクロプロセッサ２は、異なるデジタル信号プロセッサ８を呼び出すことによって、従来方法でプログラムを実行する。アナログ・サブルーチン・ブロック１は、デジタル・プロセッサにより、例えばフーリエ変換が実行される場合、演算的に非常に高価となるであろう動作を実行するように構成されている。システム・アプリケーションがフーリエ変換の実行を必要とする場合、ＤＡＣ４を介して、デジタル値がフーリエ変換を実行するアナログ・サブルーチン・ブロック１に渡される。アナログ出力値は、ＡＤＣ５に渡され、変換されたデジタル値は、マイクロプロセッサ２に渡される。アナログ・ブロックがフーリエ変換を実行すべく用いられるという事実は、マイクロプロセッサのユーザ（例えば、プログラマ）には見えない。
【００２８】
再度、図１を参照すると、入力値が最初にデジタル形式でマイクロプロセッサによって格納される場合、それらは、バス３に渡され、次いでＤＡＣ４によってアナログ表現に変換され、アナログ信号デマルチプレクサ６に渡される。しかしながら、入力値が最初にアナログ形式である場合には、それらは、外部入力３７からアナログ信号デマルチプレクサ６に渡される。信号デマルチプレクサ６は、アナログ値を分離し、（以下で詳細に説明する）フーリエ変換が実行されるアナログ・サブルーチン・ブロック１に渡す。
【００２９】
アナログ・サブルーチン・ブロックから出力されるアナログ値は、アナログ信号マルチプレクサ７に渡される。出力値がデジタル形式で要求される場合には、アナログ信号マルチプレクサ７は、出力値をＡＤＣ５に渡す。ＡＤＣ５は、アナログ出力値を、デジタル出力値に変換し、それはバス３を介してマイクロプロセッサ２に渡される。アナログ出力値がアナログ形式で要求される場合には、アナログ信号マルチプレクサ７は、出力値を外部出力３８に直接渡す。
【００３０】
外部入力３７は、アナログ信号マルチプレクサ７に直接接続する枝路３７ａを含む。枝路３７ａは、例えば、信号が最初にデジタル領域で処理され、その後、アナログ領域で処理されることになっている（信号はデジタル処理のためにマイクロプロセッサ２に渡され、その後、アナログ・サブルーチン・ブロック１に渡される）場合に用いられる。あるいは、サブルーチン・ブロック１による信号出力を、サブルーチン・ブロック１への信号入力と比較することが必要な場合に、枝路３７ａが用いられてもよい。
【００３１】
フーリエ変換への入力および出力の双方がデジタルである場合、マイクロプロセッサ２の観点から、効果的には、アナログ・サブルーチン・ブロック１によって実行されるフーリエ変換は、デジタル値が送受信されるサブルーチンである。
【００３２】
フーリエ変換を実行するために用いられるアナログ・サブルーチン・ブロック１は、８チャネルのフィルタバンクであり、各フィルタには、電力レベル検出器が設けられている。このフィルタと電力レベル検出器の組み合わせは、単純なフーリエ・プロセッサを形成する。フーリエ・プロセッサは、サブバンドの周波数範囲に入ってくる信号をフィルタリングし、それらの周波数バンドの各々の範囲内に含まれた平均電力を決定する。すなわち本質的にスペクトル分析を実行する。図示された例は、各々のサブバンドを選択している４次フィルタを備えた８つのサブバンドを有する。
【００３３】
図３には、フィルタバンクのチャネルが示されている。各チャネルは、カスケード接続された２つの２次バンドパス・セクション１０，１１を備え、よって各チャネルは４次バンドパス特性を実装している。各２次セクション１０，１１は中心周波数、バンド幅およびゲインを有し、それらはそれぞれ独立的に調整可能である。中心周波数、バンド幅およびゲインの値は、セクション１０，１１毎にバイアス回路１２，１３によって制御される。各バイアス回路１２，１３は、バイアス・ラッチ１４，１５に設定されたデジタル値に従って選択された、複数の切替可能な電流源からなる。デジタル値は、デジタルワードであり、ワード長（すなわちビット数）は、要求されるチューニング分解能に依存する。例えば、かなり粗いチューニングには、３または４ビットだけが要求され、一方、精細なチューニングには、８ビットのワードが要求される。各バイアス・ラッチ１４，１５のサイズは、対応するセクション１０，１１をチューニングするために要求されるビット数の合計に等しい。バイアス・ラッチに設定される各ワード値は、マイクロプロセッサ２によって制御される。マイクロプロセッサ２は、ラッチ内のワード値の全てを一度に変化させることができるか、ただ１つの特定のパラメータがチューニングされている場合には、１つのワード値を調整することができる。
【００３４】
バイアス回路１２，１３は、必ずしも電流源からなることを必要としないが、例えば、コンデンサまたは他の部品のバンクを備えていてもよいことは言うまでもない。
【００３５】
チャネル内の２つの２次フィルタ１０，１１は、名目上同一である。フィルタ１０，１１の中心周波数は、他の全てのチャネルのフィルタと異なるように設定される。音声処理アプリケーションのため、フィルタは、各チャネルが約３００Ｈｚ〜１０ｋＨｚの範囲で別々のサブバンドをカバーするように設計されている。各々のチャネルの、正確な周波数範囲、中心周波数およびチューニング範囲は、当該回路が目的としている応用に依存する。
【００３６】
電力レベル検出器１６は、フィルタカスケード接続１０，１１の特定の周波数帯内に含まれる平均的電力を決定する。電力レベル検出器の動作は、無線受信機のような用途において自動ゲイン制御を実現するために用いられる受信信号強度インジケータ（ＲＳＳＩ）機能と類似している。一般的に、入力信号Ｘは、（Ｘ２を生成するために）積算回路を通して渡され、次いでこの積算出力は、ローパスフィルタを用いて「平均化」される。ローパスフィルタのパラメータは、バイアス回路１７およびバイアス・ラッチ１８によって制御される。ローパスフィルタのバンド幅が高すぎる場合、不必要な高周波成分が電力レベル検出器１６の出力に現れる可能性がある。ローパスフィルタのバンド幅が低すぎる場合、入力電力における変化への電力レベル検出器の反応時間は非常に遅い。最適なバンド幅は、回路の用途によって異なり、それゆえに選択される。バイアス回路１７およびバイアス・ラッチ１８は、前述したバイアス回路１２，１３およびバイアス・ラッチ１４，１５と同様に動作する。
【００３７】
図３に示すフーリエ・プロセッサに加えて、またはそれに代わるものとして、アナログ・サブルーチン・ブロックによって実行されてもよい機能として、ビタビ復号、隠れマルコフ処理、ＩＭＤＣ変換、ターボ復号、ログ領域処理、独立成分分析またはベクトル量子化などがある。これらは、デジタル的な演算強度および電力欠乏機能のアナログ実施である。この一例を、図４に示す。図中、３つのアナログ・サブルーチン・ブロック２０が、バス３を介して、マイクロプロセッサ２に接続されている。アナログ・サブルーチン・ブロック２０への接続は、図１に示すアナログ信号デマルチプレクサによって制御される。
【００３８】
アナログ信号デマルチプレクサ６は、本質的に、アナログ入力信号を、1つ以上のアナログ・サブルーチン・ブロックに接続するスイッチング・ネットワークである（他の任意の適切なスイッチ装置が用いられてもよい）。アナログ信号デマルチプレクサ６が、図５に概略的に示される。電子スイッチ３１〜３６は、（図５に示されていない）マイクロプロセッサによって制御される。アナログ信号デマルチプレクサ６には、２つの入力が設けられている。第１の入力４ａには、（図５に示されていない）ＤＡＣからの信号が供給される。第２の入力３７は、アナログ信号デマルチプレクサ６への外部入力である。外部入力３７に供給される信号は、外部テスト・ピンから、あるいはオフチップ・センサやオンチップ・センサから到来してもよく、あるいはチップ上の他の場所のアナログ回路の出力であってもよい。
【００３９】
図５を参照する。スイッチ３１が閉じられると、外部アナログ入力３７からの入力信号がアナログ・サブルーチン・ブロックＦ（Ｘ）に供給される。スイッチ３５が閉じられると、マイクロプロセッサからのデジタル信号がＤＡＣ４を通って、アナログ・サブルーチン・ブロックＧ（Ｘ）に供給される。アナログ・サブルーチン・ブロックは、何らかの適切な機能に従ってアナログ値を処理してもよい。例えば、アナログ・サブルーチン・ブロックＦ（Ｘ）はフィルタであってもよいし、アナログ・サブルーチン・ブロックＧ（Ｘ）はフーリエ・プロセッサであってもよい。いくつかの事例において、アナログ・サブルーチン・ブロックＦ（Ｘ），Ｇ（Ｘ）は、異なる特性を有する類似した機能を実行してもよい。例えば、Ｆ（Ｘ）が６次バターワース応答を有するフィルタであり、Ｇ（Ｘ）が８次カウア応答を有するフィルタであってもよい。第１のフィルタ機能を実行する特定のアナログ・サブルーチン・ブロックを構成することが可能であり、次いで、サブルーチン・ブロックの複数の動作パラメータを調整することにより、同様のアナログ・サブルーチン・ブロックを第２のフィルタ機能を実行するように再構成することが可能である。
【００４０】
アナログ信号マルチプレクサ７は、アナログ信号デマルチプレクサ６と反対の動作を実行する。アナログ信号デマルチプレクサ６は、２つの入力チャネル４ａ，３７の１つを、１つ以上のアナログ・サブルーチン・ブロック入力へ割り振り、一方、アナログ信号マルチプレクサは、アナログ・サブルーチン・ブロックの出力の１つを、２つの出力チャネルの１つに割り振る。図１を参照すると、第１の出力チャネル５ａは、信号をＡＤＣに送出し、第２の出力チャネル３８は、信号を外部アナログ部へ送出する。また、マルチプレクサは、ＲＩＳＣプロセッサによって制御されているスイッチ構成を用いた、単純なスイッチング・ネットワークである。動作している間、アナログ処理部からの出力信号がＲＩＳＣプロセッサへ渡されず、その代わりオフ・チップへ（例えば、オフ・チップ変換器へ）出力されるか、あるいは、他のオンチップ部品（集積化された変換器）へ供給されてもよい。この場合、適切なアナログ・サブルーチンの出力は、アナログ信号マルチプレクサによって、外部出力チャネル３８へ割り振られる。
【００４１】
図４に示されているアナログ・サブルーチン・ブロック２０によって提供される機能は再構成可能である。アナログ・サブルーチン・ブロックの組み合せによって提供される高水準機能を変更するために様々なアナログ・サブルーチン・ブロックの間を相互接続することができる。これを行うために、様々なアナログ・サブルーチン・ブロックの間の入出力接続は、（図示しない）クロスポイント・スイッチとして知られているスイッチング・ネットワークによって形成される。クロスポイント・スイッチは、マイクロプロセッサ２によって制御される。如何なる適切な形式のスイッチが用いられてもよいことは言うまでもない。
【００４２】
再構成可能な機能の有効性は、以下の例に例示される。本発明の１つの可能な応用例では、フーリエ変換サブルーチン・ブロック１が、グラフィック・イコライザ表示を駆動するために、音声信号の処理に必要とされる。他の可能な応用例では、フーリエ変換ブロック１は、単純な音声認識システムのフロントエンドである。この第２の応用例では、マイクロプロセッサ２は、フーリエ変換ブロックからの出力が、単純な音声認識システムを実装するため、隠れマルコフモデル・サブルーチンを含むさらなるアナログ・サブルーチン・ブロックに接続されるように、クロスポイント・スイッチを構成する。
【００４３】
単一のアナログ・サブルーチン・ブロックによって提供される機能は再構成されてもよい。例えば、図１に示されるように、アナログ・サブルーチン・ブロックは、２つの２次バンドパス部のカスケード接続として実装された１組のチャンネルにおける４次バンドパスフィルタを用いて、フーリエ変換を提供する。いくつかの特定の応用例では、アナログ・サブルーチン・ブロックの各チャネル内に２次バンドパスフィルタだけを有すれば十分である。この場合、マイクロプロセッサ２は、各チャネル内の２次セクションの１つが切断されて電源を切られるように、クロスポイント・スイッチを構成する。これは、電力消費量を減少するために行われる。
【００４４】
図１に示されるアナログ・サブルーチン・ブロック１の複数のチャネルは、複数のチャネルが正常に動作していることを保証するためにチューニングされる。複数のチャネルのチューニングはマイクロプロセッサ２によって制御され、予めプログラムされたソフトウェア・アルゴリズムに従う。マイクロプロセッサ２は、一度に１つの回路ブロックについて、一回に１つ以上のチューニング・パラメータを調整しながら、複数のチャネルの各々を順番にチューニングする。マイクロプロセッサ２は、まず、標準のバイアス値を与えるために、バイアス・ラッチにビットパターンを設定する。次いで、アナログ入力が供給され、マイクロプロセッサ２は、チューニングされているアナログ・サブルーチン・ブロック（通常、各アナログ・サブルーチン・ブロックは個別にチューニングされる）にアナログ入力が割り振られるように、アナログ信号デマルチプレクサ６を構成する。マイクロプロセッサ２がそれ自体でテスト信号、例えば、デジタル的に合成された信号を発生している場合、ＤＡＣ４の出力は、テスト中のアナログ・サブルーチン・ブロックの入力に割り振られる。しかしながら場合によっては、チューニングに用いられる入力信号は、入力テストピンを介して、外部源、例えば、掃引周波数電圧源から供給されてもよい。この場合、アナログ信号デマルチプレクサ６は、外部入力信号がテスト中のサブルーチンの入力に割り振られるように設定される。この場合、ＤＡＣ４の出力は、アナログ・サブルーチンのいずれの入力にも接続されない。
【００４５】
アナログ信号マルチプレクサ７は、テスト中のサブルーチンまたはサブルーチン・チャネルからの出力信号が、ＡＤＣ５を介して、マイクロプロセッサ２に割り振られることを保証するために、マイクロプロセッサ２によって構成される。入力刺激と出力応答が判明しているので、マイクロプロセッサ２は、テスト中のサブルーチンまたはサブルーチン・チャネルの応答を決定することができる。この応答は、格納されているテンプレートと比較され、測定された応答が、格納されているテンプレートから逸脱している場合、バイアス・ラッチ１４，１５のビットパターンが調整され、処理が繰り返される。バイアス・ラッチ１４，１５に格納されたビットパターンの調整は、測定された応答と所望の応答がどれくらい乖離しているかにより、大雑把なチューニング・ステップにより実行されるか、又は精密なチューニング・ステップにより実行される。応答が要求される許容限度内で測定された場合、マイクロプロセッサ２は、次のサブルーチンまたはチューニングされるべきサブルーチン・チャネルへ移動する。
【００４６】
チューニング・プロセスは、ターンオンで実行された、その後は適切な間隔で実行される。チューニングは、同時に行われてもよい。チューニングに必要とされない場合、マイクロプロセッサ２は、電源が切られるか、あるいは、システムが従来のプログラムを必要とする場合、従来のプログラムを実行するのに用いられてもよい。同様に、ＡＤＣ、ＤＡＣおよびアナログ部品は、それらが使用中でない場合、電源が切られてもよい。このように部品の電源を切ることにより、電力消費が削減できる。
【００４７】
サブルーチン・ブロック１のチューニングを実行できる第２の方法は、統計チューニングを用いることによるものである。統計チューニングにおいては、サブルーチン・バイアス値のいくつかが変更され、回路応答が測定されて記録される。この処理は、何度も繰り返される。測定により得られた応答から、統計アルゴリズムが、回路を設計空間の「中心」に迅速にチューニングするために用いられる。
【００４８】
統計チューニングに用いられるバイアス値は、マイクロプロセッサ２のメモリに予めプログラムされ、アナログ・サブルーチン・ブロック１の機能に従って選択され、アナログ・サブルーチン・ブロック１が組み立てられた様式から生じている変化を処理する。
【００４９】
アナログ・サブルーチン・ブロック１の設計領域の中心の位置にアナログ・サブルーチン・ブロック１を持って来ることができる可能性が大きいため、統計チューニングは従来のチューニングと比較して有利である。従来のチューニングを用いた場合、全ての必要とされる仕様をパスするまで回路をチューニングすることが可能であるが、実際には、設計領域の端にあるかもしれない。これは、例えば温度が僅かでも変化した場合、アナログ・サブルーチン・ブロック１の性能が設計領域外へドリフトするかもしれないことを意味する。アナログ・サブルーチン・ブロック１が、例えば統計チューニングを使用して設計領域の中心にあるようにチューニングされていれば、動作パラメータの僅かな変化によりアナログ・サブルーチン・ブロック１が設計領域の外側へドリフトすることはない。
【００５０】
統計チューニングは、Z. Malik, H, Su, J. Nelderによる「Informative Experimental Design for Electronic Circuits」（Quality and Reliability Engineering International, Vol14, pp177-186, 1998）に記述されており、またR. Spence及びR.S. Soinによる「Tolerance Design of Electronic Circuits」（Addison-Wesley, Reading, 1998）にも記述されている。これら参考文献の双方が、製造前に設計を最適化するための統計的な方法の使用に言及している。統計チューニングは、アナログ部品とチューニング・プロセッサとの間で効率的な通信を可能にするのに接続が不十分であると考えられていたため、一般に、先行技術に使用されていない。本発明は、統計チューニングが、マイクロプロセッサ２とアナログ・サブルーチン・ブロック（全て単一の集積回路の一部）との間に多数の接続を提供するので、統計チューニング・アプローチを用いることを可能にする。バス３を介したアナログ・サブルーチン・ブロック１とマイクロプロセッサ２との間の通信は、オフ・チップ通信が含まれていないために非常に高速で、統計チューニングを迅速にすることが可能である。
【００５１】
マイクロプロセッサ２は、従来のユーザにより設定可能なＲＩＳＣアーキテクチャを用いて実装されている。コンパクトなソフトウェア・アルゴリズムによってアーキテクチャに機能性が与えられる。ソフトウェア・アルゴリズムは、１つ以上のアナログ・サブルーチン・ブロックのためのメンテナンス・コードと、ＤＡＣ、ＡＤＣ、アナログ信号デマルチプレクサおよびマルチプレクサのための制御コードからなる。メンテナンス・コードは、場合によってはアナログ・サブルーチン・ブロックの最適値からドリフトされるそのパラメータを再調整するために定期的に呼び出される。制御コードは、アナログ部品（サブルーチン、ＡＤＣなど）のアドレス指定、およびアナログ／デジタル演算の同期という重要なタスクを取り扱う。
【００５２】
ソフトウェア・アルゴリズムは、チップ上に埋め込まれ、他のアプリケーション・プログラムに対するカーネルとして機能する。アルゴリズムは、それらのコードがデジタルで実行されているか、アナログで実行されているかを知ることから、チップを用いているプログラマを遮蔽する。これは、回路、特に、アナログ・サブルーチンの使用の、重要な特徴である。
マイクロプロセッサは、必要なメモリ、バスアービタ、アドレス・デコーダ、およびマイクロプロセッサ・サブシステムの動作のために要求される他の周辺回路を含む。
【００５３】
２次フィルタを備える１６のチャネル・フィルタを有するフーリエ・プロセッサを、図１および図３に示すフーリエ・プロセッサの代わりに用いてもよい。このタイプのプロセッサは、以前に、「移植蝸牛刺激装置」（英国特許第０１１１２６７．１号「Cochlear Implant」（英国出願日２００１年５月５日））の一部として実装された。
【００５４】
アナログ・サブルーチン・ブロックが実行可能な機能の例を、以下により詳細に検討する。
【００５５】
隠れマルコフ・モデル状態復号：隠れマルコフ・モデル（ＨＭＭ）は、信号の統計的な特性に基づいてその信号の特性を特徴付けるために用いられる、すなわち確率論的なアプローチを用いるモデルである。ＨＭＭは、音声認識システムで広く用いられている。ＨＭＭ音声認識システムは、確率的状態装置、および特定の入力音声波形についての装置の状態遷移を追跡する方法からなる。ＨＭＭ復号のアナログ実装は、J. Lazzaro, J. Wawrzynek, R.P. Lippmanによる「A Micropower Analogue Circuit Implementation of Hidden Markov Model State Decoding」（IEEE Journal of Solid-State Circuits, Vol.32, No. 8, August 1997, pp1200-1209）に記述されている。
【００５６】
ビタビ復号：ビタビデコーダは、畳み込み符号の誤り訂正のためのビタビアルゴリズムを実行し、最新のデジタル通信システムで広く用いられている。アナログビタビデコーダに関する参考文献には、M.H. Shakiba, D.A. Johns, K.W. Martivによる「BiCMOS Circuits for Analogue Viterbi Decoders」（IEEE Trans. on Circuits and Systems-II, Vol.45, No. 12, December 1998, pp. 1527-1537）、H-A Loeliger, F. Tarkoy, F. Lustenberger, M. Helfensteinによる「Decoding in Analogue VLSI」（IEEE Communications Magazine, April 1999, pp.99-101）、K. He, G. Cauwenberghsによる「Performance of Analogue Viterbi Decoding」（42nd Midwest Symposium on Circuits and Systems, 2000, Volume: 1, 2000, pp. 2 -5）が含まれる。
【００５７】
独立成分分析：独立成分分析装置（ＩＣＡ）は、HeraultおよびJuttenにより提案されたＨ−Ｊネットワークに基づいた独立ソースの分離に適応したネットワーク・アーキテクチャである。ＩＣＡのアナログ実装については、M. Cohen, A. Andreouによる「Analogue CMOS Integration and Experimentation with an Autoadaptive Independent Component Analyzer」（IEEE Trans. on Circuits and Systems-II, Vol, 42, No.2, February 1995, pp.65-77）に述べられている。
【００５８】
ベクトル量子化：ベクトル量子化（ＶＱ）は、アナログデータの効果的なデジタル符号化に一般的な技術であり、パターン認識および映像、音声などにおけるデータ圧縮に用途を有する。アナログ実装は、G. CauwenberghsおよびV. Pedroniによる「A Low-Power CMOS Analogue Vector Quantizer」（IEEE Journal of Solid-State Circuits, Vol.32, No.8, August 1997, pp.1278-1283）に述べられている。
【００５９】
ＤＡＣ４およびＡＤＣ５は、いくつかの異なる方法で実装することが可能である。集積化されたＤＡＣを実装する普及している方法は、電流ステアリング・アーキテクチャ（例えば、T. Mikiらによる「An 80-MHz 8-bit CMOS D/A Converter」（IEEE Journal of Solid-State Circuits, Vol.SC-21, No.6, December 1986, pp.983-988））を用いることである。
【００６０】
ＡＤＣは、システム要件に依存するいくつかの方法で実装されてもよい。非常な高精度（多くのビット）が要求される場合、シグマ−デルタ変換器が有用な方法になる。高精度は要求されないが、電力消費とチップ面積が最小化される場合、逐次近似変換ＡＤＣまたは類似物が用いられてもよい。
【００６１】
アナログ・デジタル変換に最近提案された方法は、２つの積分発火スパイクニューロンを介した神経形態信号処理を用いる（R. Sarpeshkar, R. Herrera, H. Yangによる「A Current-Mode Spike-Based Overrange-Subrange Analog-to-Digital Converter」（Proc. IEEE Int. Symp. on Circuits and Systems (ISCAS) 2000, May 28-31 2000, Geneva, Switzerland, Vol.IV pp.397-400））。この種の変換器は、小型で、低電力の用途に適しており、本発明により用いられるＡＤＣ５を実装するのに用いられてもよい。スパイク数自体が離散的である一方、データは「スパイク」としてコード化され、ここでスパイク間の間隔はアナログである。よってスパイクは、元来、ハイブリッド計算、すなわちアナログとデジタルが混合する演算に適している。この「スパイクに基づく」アプローチは、パルス周波数変調（ＰＦＭ）としても知られている（例えば、A. Mortara, E. Vittoz, P. Vernierによる「A Communication Scheme for Analogue VLSI Perceptive Systems」（ IEEE Journal of Solid-State Circuits, Vol.30, No.6, June 1995, pp.660-669）を参照）。ＰＦＭ信号は、特にアナログ・システムが多数の並行出力を有する場合、アナログ・サブシステム間の通信、およびアナログとデジタル・サブシステムとの間の通信の、高効率手段であることが示された。ゆえに、本発明では、アナログ・サブルーチン・ブロック間でのデータ伝送、および外部部品へのデータ伝達のために、ＰＦＭコーディング・スキームを有利に使用することができる。
【００６２】
機能を実行するのに用いられるアナログ部品は、弱反転領域にバイアスされる複数のトランジスタであってよい。トランジスタは、ＣＭＯＳトランジスタであってよい。その代わりに、あるいはそれに加えて、バイポーラトランジスタまたは強反転ＣＭＯＳトランジスタを用いてもよい。
【００６３】
アナログ・サブルーチン・ブロックが超低電力ＣＭＯＳ技術で実行される場合、回路によって実現される節電はかなりなものであり、場合によっては、アナログ・サブルーチン・ブロック１により提供される機能（または他のアナログ・サブルーチン・ブロックにより実行される他の機能）の実行に利用可能なデジタル信号より、大きな規模となる。
【００６４】
例示した実施形態は、ＲＩＳＣマイクロプロセッサを備えているが、当然ＣＩＳＣマイクロプロセッサを用いてもよい。あるいは、他の形式のマイクロプロセッサを用いてもよい。用語「マイクロプロセッサ」は、命令セットを実行することができるプロセッサを意味すること意図している。用語「マイクロプロセッサ」は、プロセッサが従来のマイクロプロセッサの機能の全てを含むことを意味することを意図していない。例えば、マイクロプロセッサは、マイクロプロセッサ・コアであってよい。いくつかのマイクロプロセッサが、単一のチップ上に形成されていてもよい。
【００６５】
当該回路は、サンプリングされたデータ信号を処理するために用いることができる。
アナログ・サブルーチン・ブロックは、光学部品を用いて実装することもできる。例えば、フーリエ変換サブルーチン・ブロックは、光源および適切な焦点面におかれた検出器からなる既知の構成を用いて実装することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明による回路の略構成図である。
【図２】関連するデジタル・プロセッサとともに図１の回路を示す略構成図である。
【図３】図１，２に示す回路の単一アナログ処理手段の略構成図である。
【図４】本発明によって配された複数のアナログ処理手段の略構成図である。
【図５】図１に示すアナログ信号デマルチプレクサの略構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際公開パンフレット】
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【国際調査報告】
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