(57)【要約】      （修正有）【課題】信号の伝送速度の低速化を抑制するために、入出力端子とグランド間に配置される素子の寄生容量をできるだけ小さくできる半導体装置の製造方法を提供する。【解決手段】低濃度のエピタキシャル層を形成する工程において、高温成長工程の後に低温成長工程を行うことで、下層の埋め込み層から拡散する不純物と半導体基板から外方拡散される不純物が低温成長工程で形成されるエピタキシャル層中に取り込まれることを抑制して低濃度のエピタキシャル層を形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の不純物を含む一導電型の半導体基板上に、第２の不純物を含む逆導電型の埋め込み層を形成し、前記第１の埋め込み層上に第３の不純物を含む逆導電型のエピタキシャル層を成長させる工程を含む半導体装置の製造方法において、
前記逆導電型のエピタキシャル層を成長させる工程は、前記第１の埋め込み層が形成された前記半導体基板上にエピタキシャル層を成長させる第１のエピタキシャル成長工程と、これに続く第２のエピタキシャル成長工程とを含み、
前記第１のエピタキシャル成長工程は、少なくとも前記逆導電型の埋め込み層から前記第２の不純物が拡散し、エピタキシャル成長装置内に留まるように設定した第１の温度で行い、
前記第２のエピタキシャル成長工程は、前記第１のエピタキシャル成長工程と比較して、前記第１の不純物がエピタキシャル層に取り込まれる量が少なくなるように設定した前記第１の温度より低い第２の温度で行うことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記第１のエピタキシャル成長工程は、成長したエピタキシャル層の表面に含まれる前記第２の不純物濃度が、エピタキシャル成長工程の進行に従い低下するまで継続することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２いずれか記載の半導体装置の製造方法において、前記半導体基板と前記第１の埋め込み層とで形成されるＰＮ接合によりツェナーダイオードを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、前記第２のエピタキシャル成長工程により形成された前記逆導電型のエピタキシャル層表面に一導電型の拡散層を形成し、該一導電型の拡散層と前記逆導電型のエピタキシャル層とで形成されるＰＮ接合により第１のダイオードを形成する工程と、
前記第１のダイオードのアノードに接続する第１の端子を形成する工程と
前記第１のダイオードのカソードにカソードを接続する前記ツェナーダイオードのアノードに接続する第２の端子を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、前記一導電型の半導体基板上に一導電型の埋め込み層を形成する工程と、
該一導電型の埋め込み層と、該一導電型の埋め込み層上に成長した前記逆導電型のエピタキシャル層とで形成されるＰＮ接合により第２のダイオードを形成する工程と、
前記第２のダイオードのカソードに接続する第３の端子を形成する工程と、を含み、
前記第１の端子と前記第３の端子が共通接続され、前記第２のダイオードのアノードが前記第２の端子に接続されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＴＶＳ（Transient Voltage Suppressor）を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、半導体集積回路等の半導体装置に印加される不慮の過剰な電圧に起因するダメージから半導体装置を保護するために、ＴＶＳ（Transient Voltage Suppressor）が用いられている。例えば、静電破壊（ＥＳＤ）、電気的高速過渡、落雷などにより、予期せぬ制御不能な高電圧が半導体装置に印加された際に、半導体装置の破壊を回避するためにＴＶＳが必要となる。
【０００３】
図１にＴＶＳの回路図を示す。図１に示すようにＴＶＳは、ツェナーダイオードＺＤ、第１のダイオードＤ１および第２のダイオードＤ２で構成され、例えば、入出力端子（Ｉ／Ｏ端子）に接続される信号ラインに正の大きな静電気が印加した場合、その静電気は、順バイアス状態の第１のダイオードＤ１を経由してブレークダウン状態のツェナーダイオードＺＤを通り、グランド（ＧＮＤ）に流れる。また入出力端子に接続される信号ラインに負の大きな静電気が印加した場合、その静電気は、順バイアス状態の第２のダイオードＤ２を経由して直接グランドに流れる。このようにして、正負いずれの静電気が印加した場合でも、その静電気はＴＶＳによってグランドに流れ、半導体装置が保護される。
【０００４】
このような構成のＴＶＳを備えた半導体装置は、一般的に図２に示す製造工程により形成することができる。まず、半導体基板１中に含まれる不純物の外方拡散を防止するために裏面にＳｉＯ2膜２を成膜した高濃度のｐ型の半導体基板１を用意し、表面にｎ型エピタキシャル層３を形成する（図２ａ）。次に、ｎ型エピタキシャル層３の表面のｐ型埋め込み層形成領域にｐ型不純物を拡散させ、ｐ型埋め込み層４を形成する。一方、ｎ型エピタキシャル層３の表面のｎ型埋め込み層形成領域にｎ型不純物を拡散させ、ｎ型埋め込み層５を形成する（図２ｂ）。このｎ型埋め込み層５とｐ型の半導体基板１からなるＰＮ接合が、図１に示すツェナーダイオードＺＤとなる。次に、表面全面に低濃度ｎ型エピタキシャル層６を形成する（図２ｃ）。その後、第１のダイオードＤ１が形成される第１のダイオード形成領域７と第２のダイオードＤ２が形成される第２のダイオード形成領域８とを分離するｐ型領域からなる分離層９を形成する（図２ｄ）。次に、第１のダイオード形成領域７のｎ型エピタキシャル層６に高濃度のｐ型領域１０をイオン注入等で形成する。一方、第２のダイオード形成領域８のｎ型エピタキシャル層６に高濃度のｎ型領域１１をイオン注入等で形成する。（図２ｅ）。このｐ型領域１０と第１のダイオード形成領域７のｎ型エピタキシャル層６により形成されるＰＮ接合により、図１に示す第１のダイオードＤ１が形成される。また、第２のダイオード形成領域８のｐ型埋め込み層４とｎ型エピタキシャル層６により形成されるＰＮ接合により、図１に示す第２のダイオードＤ２が形成される。以下、通常の半導体装置の製造方法に従い、層間絶縁膜や取り出し電極を形成し、半導体装置が完成する（図２ｆ）。この種の半導体装置は、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−００４３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、従来の製造方法では、図２（ｃ）に示すｎ型エピタキシャル層６を成長させる温度を一定（例えば１１１０℃程度の高温）とするのが一般的であった。その場合、ｐ型の半導体基板１に含まれる不純物、具体的にはボロンが、外方拡散防止用のＳｉＯ2膜２が成膜されないエッジ部等から拡散し続け、成長するｎ型エピタキシャル層６に不純物として拡散する。その結果、ｎ型エピタキシャル層６に不要な不純物であるボロンが含まれてしまう。そのため、ｎ型エピタキシャル層６の不純物であるリンの量を少なくすることも難しかった。すなわち、低濃度のｎ型エピタキシャル層の形成が難しいという問題があった。
【０００７】
そこで、半導体基板１からのボロンの外方拡散を防止するため、ｎ型エピタキシャル層６の成長温度を下げる（１０５０℃）ことも考えられる。しかし、成長温度を下げた場合、ボロンの外方拡散はある程度抑制できるものの、ｎ型埋め込み層５から放出されたヒ素（あるいはアンチモン）が、高温でエピタキシャル成長した場合と比較してエピタキシャル層内に取り込まれやすくなり、その不純物濃度が増加してしまう。つまりボロンの外方拡散を抑えるため成長温度を下げると、ヒ素がエピタキシャル成長内に多く取り込まれてしまうという問題があった。
【０００８】
ツェナーダイオードＺＤが形成されている第１のダイオード形成領域７で、このような現象が生じると、ｎ型エピタキシャル層６の不純物濃度が低くできないために、ツェナーダイオードの寄生容量が大きくなり、入出力端子とグランド間の寄生容量も大きくなってしまう。その結果、信号の立ち上がりと立ち下り時間が大きくなり、信号の伝送速度が遅くなってしまうという問題点があった。本発明は、信号の伝送速度の低速化を抑制するために、入出力端子とグランド間に配置される素子（ツェナーダイオード）の寄生容量をできるだけ小さくできる半導体装置の製造方法を提案することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本願請求項１に係る発明は、第１の不純物を含む一導電型の半導体基板上に、第２の不純物を含む逆導電型の埋め込み層を形成し、前記第１の埋め込み層上に第３の不純物を含む逆導電型のエピタキシャル層を成長させる工程を含む半導体装置の製造方法において、前記逆導電型のエピタキシャル層を成長させる工程は、前記第１の埋め込み層が形成された前記半導体基板上にエピタキシャル層を成長させる第１のエピタキシャル成長工程と、これに続く第２のエピタキシャル成長工程とを含み、前記第１のエピタキシャル成長工程は、少なくとも前記逆導電型の埋め込み層から前記第２の不純物が拡散し、エピタキシャル成長装置内に留まるように設定した第１の温度で行い、前記第２のエピタキシャル成長工程は、前記第１のエピタキシャル成長工程と比較して、前記第１の不純物がエピタキシャル層に取り込まれる量が少なくなるように設定した前記第１の温度より低い第２の温度で行うことを特徴とする。
【００１０】
本願請求項２に係る発明は、請求項１記載の半導体装置の製造方法において、前記第１のエピタキシャル成長工程は、成長したエピタキシャル層の表面に含まれる前記第２の不純物濃度、エピタキシャル成長工程の進行に従い低下するまで継続することを特徴とする。
【００１１】
本願請求項３に係る発明は、請求項１又は２いずれか記載の半導体装置の製造方法において、前記半導体基板と前記第１の埋め込み層とで形成されるＰＮ接合によりツェナーダイオードを形成する工程を含むことを特徴とする。
【００１２】
本願請求項４に係る発明は、請求項３記載の半導体装置の製造方法において、前記第２のエピタキシャル成長工程により形成された前記逆導電型のエピタキシャル層表面に一導電型の拡散層を形成し、該一導電型の拡散層と前記逆導電型のエピタキシャル層とで形成されるＰＮ接合により第１のダイオードを形成する工程と、前記第１のダイオードのアノードに接続する第１の端子を形成する工程と、前記第１のダイオードのカソードにカソードを接続する前記ツェナーダイオードのアノードに接続する第２の端子を形成する工程と、を含むことを特徴とする。
【００１３】
本願請求項５に係る発明は、請求項４記載の半導体装置の製造方法において、前記一導電型の半導体基板上に一導電型の埋め込み層を形成する工程と、該一導電型の埋め込み層と、該一導電型の埋め込み層上に形成した前記逆導電型のエピタキシャル層とで形成されるＰＮ接合により第２のダイオードを形成する工程と、前記第２のダイオードのカソードに接続する第３の端子を形成する工程と、を含み、前記第１の端子と前記第３の端子が共通接続され、前記第２のダイオードのアノードが前記第２の端子に接続されることを特徴とする。
【発明の効果】
【００１４】
本発明の半導体装置の製造方法によれば、比較的面積の大きいツェナーダイオードのＰＮ接合上に形成されるエピタキシャル層を、半導体基板から外方拡散する不純物（Ｂ）の影響や埋め込み層から拡散する不純物（ＡｓあるいはＳｂ）の影響を低減し低濃度で形成することができるため、ツェナーダイオードの寄生容量を小さくすることができるという効果がある。
【００１５】
本発明の半導体装置の製造方法は、エピタキシャル成長温度を制御し、あるいは成長時間を制御することのみで実現することができるため、非常に制御性のよい製造方法である。
【００１６】
本発明により形成した半導体装置は、ツェナーダイオードの寄生容量を小さくできるため、ＴＶＳを形成すると信号の伝送速度の低速化を抑えることが可能となり好適である。
【図面の簡単な説明】
【００１７】
【図１】ＴＶＳの回路図である。
【図２】この種の半導体装置の製造工程を説明する図である。
【図３】本発明の半導体装置のエピタキシャル成長工程を説明する図である。
【図４】本発明の実施例の半導体装置の不純物濃度プロファイルを示す図である。
【図５】本発明半導体装置の製造方法により形成したツェナーダイオードのＣＶ測定結果を示す図である。
【発明を実施するための形態】
【００１８】
本発明の半導体装置の製造方法は、低濃度のエピタキシャル層を形成する工程において、高温成長工程の後に低温成長工程を行うことで、下層の埋め込み層から拡散する不純物と半導体基板から外方拡散される不純物が低温成長工程で形成されるエピタキシャル層中に取り込まれることを抑制して低濃度のエピタキシャル層を形成することで寄生容量の小さいツェナーダイオードを形成することを可能とする。特に、面積の大きいツェナーダイオードの寄生容量を小さくすることを可能とする。以下、本発明のダイオードの製造方法について詳細に説明する。
【実施例１】
【００１９】
まず、半導体基板１中に含まれる不純物のであるボロン（Ｂ）の外方拡散を防止するために裏面にＳｉＯ2膜２を成膜した高濃度のｐ型の半導体基板１を用意し、表面にｎ型エピタキシャル層３を形成する（図２ａ）。
【００２０】
次に、ｎ型エピタキシャル層３の表面のｐ型埋め込み層形成領域にボロン（Ｂ）からなるｐ型不純物を拡散させ、ｐ型埋め込み層４を形成する。一方、ｎ型エピタキシャル層３の表面のｎ型埋め込み層形成領域にヒ素（Ａｓ）またはアンチモン（Ｓｂ）からなるｎ型不純物を拡散させ、ｎ型埋め込み層５を形成する（図２ｂ）。ここで、ｎ型埋め込み層５とｐ型の半導体基板１からなるＰＮ接合が、図１に示すツェナーダイオードＺＤとなる。このツェナーダイオードは、十分な破壊耐量を得る必要があるので、比較的大きく形成する必要がある。
【００２１】
次に、表面全面に低濃度のｎ型エピタキシャル層６を成長させる(図２ｃ)。ここで本発明では、ｎ型エピタキシャル層６の成長工程を、図３に示すような温度プロファイルとする。具体的には、例えば１１１０℃で成長させる工程（高温成長工程）の後、それよりも低温の１０５０℃で成長させる工程（低温成長工程）とする。
【００２２】
一般的に高温成長工程では、ｐ型の半導体基板１からボロンが外方拡散することは避けられない。またｎ型埋め込み層５からヒ素が拡散する。しかし高温成長工程の成長温度をヒ素が蒸発する温度に設定すると、エピタキシャル成長初期において、ヒ素はエピタキシャル成長装置のチャンバー内に存在する割合が高くなり、成長したｎ型エピタキシャル層３に取り込まれる割合は、低温の成長条件に比べて低く、しかもエピタキシャル成長とともに低下していく。つまり、高温成長工程により成長したｎ型エピタキシャル層３のヒ素濃度は、表面ほど低下することになる。
【００２３】
ｎ型エピタキシャル層３表面のヒ素濃度が低くなった後、成長温度を下げる。この成長温度を下げてエピタキシャル成長を行う低温成長工程では、ｐ型の半導体基板１からボロンが外方拡散することに変わりはないが、高温成長工程の場合と比較して、成長温度が低いためにボロンの外方拡散は少なくなる。
【００２４】
また、ｎ型埋め込み層５上に成長したｎ型エピタキシャル層６は、それに含まれるヒ素濃度は下がっているため、このエピタキシャル層からチャンバー内に拡散するヒ素は、高温成長工程の際に存在した量より少ない量となる。その結果、低温成長工程で成長したｎ型エピタキシャル層６に含まれる、本来不要な不純物であるヒ素の量は大幅に低減することになる。
【００２５】
このように低温成長工程で成長させたｎ型エピタキシャル層６は、不要な不純物であるボロンとヒ素が低濃度となるので、ｎ型のエピタキシャル層を成長するために添加する不純物としてのリンの量を少なくすることができ、ｎ型エピタキシャル層６を低濃度で形成することが可能となる。
【００２６】
図４は、本発明の製造方法により形成したｎ型エピタキシャル層の含まれる不純物濃度を測定した結果を示す。高温成長工程では、外方拡散によりボロンが半導体基板から放出され、エピタキシャル層に取り込まれる。この高温成長工程で形成された部分が、図４では深さ３．５〜５μｍ付近に相当し、その不純物濃度は２×１０15（atom／cm3）となっていることがわかる。このボロンの不純物濃度を下げるため、低温成長工程に移行することになる。図４から表面の不純物濃度が下がっていることが確認でき、低温成長工程を行った効果が確認できる。
【００２７】
一方、ｎ型埋め込み層から拡散するヒ素に注目してみる。一般的にヒ素は、成長温度が低いほどエピタキシャル層に取り込まれる量が多くなる。しかし、図４に示すヒ素の濃度プロファイルを見ると、高温成長工程で徐々に不純物濃度が低下し、表面にはさらに低下していることがわかる。この高温成長工程は、ヒ素がエピタキシャル成長装置のチャンバー内に留まる温度に設定することで、ｎ型埋め込み層からエピタキシャル層に取り込まれるヒ素の量が少なくなり、高温成長工程が終了する段階ではエピタキシャル層表面に含まれるヒ素の量が少なくなる。その後低温成長工程に移行すると、その表面から取り込まれるヒ素の量が少なくなっているために、高温成長工程より取り込まれる量が多くなったとしても成長するエピタキシャル層のヒ素の不純物濃度は低く抑えられている。このように温度と成長時間を適宜設定することで、所望の低濃度のｎ型エピタキシャル層を形成することが可能となる。
【００２８】
以下、従来の製造方法と同様に、第１のダイオードＤ１が形成される第１のダイオード形成領域７と第２のダイオードＤ２が形成される第２のダイオード形成領域８とを分離するｐ型領域からなる分離層９を形成する（図２ｄ）。次に、第１のダイオード形成領域７のｎ型エピタキシャル層６に高濃度のｐ型領域１０をイオン注入等で形成する。一方、第２のダイオード形成領域８のｎ型エピタキシャル層６に高濃度のｎ型領域１１をイオン注入等で形成する（図２ｅ）。
【００２９】
このｐ型領域１０と第１のダイオード形成領域７のｎ型エピタキシャル層６により形成されるＰＮ接合により、図１に示す第１のダイオードＤ１となる。また、第２のダイオード形成領域８のｐ型埋め込み層４とｎ型エピタキシャル層６により形成されるＰＮ接合により、図１に示す第２のダイオードＤ２となる。以下、通常の半導体装置の製造方法に従い、層間絶縁膜や取り出し電極を形成し、半導体装置が完成する。
【００３０】
本発明により形成しツェナーダイオードと従来方法により形成したツェナーダイオードの容量の比較を図５に示す。本発明のツェナーダイオードの容量値が小さいことがわかる。このように形成されたツェナーダイオードを備えたＴＶＳでは、従来例に比べてＩ／Ｏ端子とＧＮＤ間の寄生容量を小さくすることができるため、信号の伝送速度の低速化を抑えることが可能となる。
【００３１】
このように本発明によれば、容量の小さいツェナーダイオードを形成することが可能となる。なお、本実施例では、上記実施例に限定されるものでないことは言うまでもなく、エピタキシャル成長温度や不純物イオンの種類は、所望の半導体装置を形成するために種々変更可能である。
【符号の説明】
【００３２】
１：半導体基板、２：ＳｉＯ2膜、３：ｎ型エピタキシャル層、４：ｐ型埋め込み層、
５：ｎ型埋め込み層、６：ｎ型エピタキシャル層、７：第１のダイオード形成領域、
８：第２のダイオード形成領域、９：分離層、１０：ｐ型領域、１１：ｎ型領域、
ＺＤ：ツェナーダイオード、Ｄ１：第１のダイオード、Ｄ２：第２のダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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