(57)【要約】本発明は、テスト可能な集積回路に関する。このような回路の一定のポイントにおいて接地およびＶＤＤに取って代わるために、前記回路は、フリップフロップ（１１）と、回路が動作モードにある時にセルの出力電圧を設定することができる手段（３１）とを含むセル（３４）を備える。出力電圧を設定するこの手段は、信号がテストモードにあるか、または動作モードにあるかを示すモード信号に依存する制御信号（１５）によって制御される。
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【特許請求の範囲】
【請求項１】
集積回路であって、前記集積回路が動作モードにある時に出力電圧が固定された出力を有するセルを備え、前記セルはフリップフロップと、前記回路が動作モードにある時に出力電圧を設定する手段とを含み、前記手段は、前記回路が動作モードにあるか、またはテストモードにあるかを示すモード信号に依存する制御信号によって制御される、集積回路。
【請求項２】
前記フリップフロップは、出力に接続された入力と、前記制御信号によって制御される非同期帰零手段または非同期１設定手段とを有するＤ型フリップフロップであり、前記フリップフロップの出力は前記セルの出力に相当することを特徴とする、請求項１に記載の集積回路。
【請求項３】
前記フリップフロップは、第１の出力に接続された入力と、第２の出力と、前記制御信号によって制御される非同期帰零手段または非同期１設定手段とを有するＤ型フリップフロップであり、前記第１の出力または前記第２の出力は前記セルの前記出力に相当することを特徴とする、請求項１に記載の集積回路。
【請求項４】
前記セルは、前記フリップフロップの前記出力に接続された第１の入力と、前記モード信号によって制御される第２の入力と、前記セルの前記出力に相当する出力とを有する論理回路をさらに含み、前記論理回路はその出力で、回路が動作モードにある時に、前記モード信号の機能としての電圧を供給することができることを特徴とする、請求項１に記載の集積回路。
【請求項５】
集積回路であって、
前記集積回路が動作モードにある時に出力電圧が固定された出力を有する第１のセルと、
フリップフロップおよび論理回路を含む第２のセルとを備え、前記論理回路は、フリップフロップの出力に接続された第１の入力と、前記第１のセルの出力に接続された第２の入力と、前記第２のセルの出力に相当する出力とを有し、且つ前記回路が動作モードにある時に前記第１のセルの出力電圧の機能としての電圧をその出力で供給することができる、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路が動作モードにある時に一定のポイントが接地または固定電圧に接続されるテスト可能な集積回路の分野に関する。
【背景技術】
【０００２】
ほとんどの集積回路において、回路が動作している時、この回路の一定のポイントは固定電圧に維持される。例えば、回路の一定のポイントはしばしば「接地に」または「ＶＤＤに」接続され、すなわちこれらのポイントがそれぞれ、例えばゼロまたは５ボルトに等しい電圧を有することを意味する。このようなポイントには、集積回路を破損する危険のある静電放電に敏感であるという欠点がある。さらに、回路がテストモードにある場合にも固定電圧を有するため、このようなポイントをテストすることは不可能である。これによって、集積回路のテストステップの間にテストカバー率が低下する欠点が生じる。
【０００３】
これらの欠点を軽減するため、これらのポイントを、集積回路が動作モードにある時に固定出力電圧を供給するセルに置き換える。これらのセルは、テストステップの間にテストチェーンと一体化されてもよいフリップフロップを含む。回路がテストモードにある時、このセルの出力電圧を変化させることが可能である。その結果、これらのセルによって、動作モードでは固定電圧を有するポイントをテストモードでテストするようにしてもよい。従ってこれによりテストカバー率が上昇する。さらに、このようなフリップフロップは静電放電にあまり敏感ではない。このため、このような放電によって集積回路が破損する危険性が減少する。
【０００４】
参考として本出願人により市場に出されたセルＣＭＯＳ１８はこのようなセルの一例である。このセルは、２つの出力を有し且つクロックによって作動されるフリップフロップを備えている。このフリップフロップは、回路がテストモードまたは動作モードのいずれにあるかを示す信号を受信する。動作モードでは、クロックが動作している場合、フリップフロップの出力の一方は固定正電圧を有し、他方はゼロ電圧を有する。その結果、このフリップフロップの２つの出力のいずれかをセルの出力として、このセルは集積回路の一定のポイントで接地または電圧ＶＤＤに取って代わることができる。
【０００５】
このようなセルの欠点は、動作モードで固定出力電圧を得るために、回路が動作モードにある間にセルが常にクロックによって作動されていることである。このため、電力消費量が非常に大きくなる。特定の応用例では、電力消費量は重要なデータである。これは、携帯電話のようなバッテリで作動する携帯型の応用例において顕著に見られる。
【発明の開示】
【０００６】
本発明の目的は、集積回路における電力消費量を低減することである。  
この目的は、集積回路が動作モードにある時に出力電圧が固定された出力を有するセルを備える集積回路に関する本発明の第１の目的によって達成され、前記セルはフリップフロップと、前記回路が動作モードにある時に出力電圧を設定する手段とを備え、前記手段は、前記回路が動作モードにあるか、またはテストモードにあるかを示すモード信号に依存する制御信号によって制御される。
【０００７】
本発明において、動作モードでは従来技術のフリップフロップは逐次的な役割を果たさないという事実による利点がある。しかし、テストモードでは、フリップフロップは特にシフトレジスタと一体化されるため逐次的な役割を果たす。その結果、回路がテストモードにある際はクロックを除去することはできないが、前記回路が動作モードにある際はクロックを除去することができ、その場合にはフリップフロップは逐次的な役割を果たさない。
【０００８】
本発明によれば、集積回路が動作モードにある時にフリップフロップのためにクロックが作動する必要はない。これは、その時出力電力は前記クロックと無関係な制御信号によって制御されるからである。この制御信号を、例えばモード信号としてもよい。これは、回路が動作モードにある時には固定される。従って、回路が動作モードにある時には出力電圧は固定される。
【０００９】
フリップフロップのためにクロックが作動することがないので、回路が動作モードにある時にセルの消費電力が低減する。その結果として、集積回路の消費電力が低減する。
【００１０】
本発明の第１の目的の第１の実施の形態において、このフリップフロップは、出力に接続された入力と、制御信号によって制御される非同期帰零手段または非同期１設定手段とを有するＤ型フリップフロップであり、このフリップフロップの出力がセルの出力に相当する。
【００１１】
この実施の形態によれば、前記制御信号は初期化信号である。この初期化信号は、フリップフロップが非同期帰零手段を含む場合、出力電圧がゼロとなることを許容する。回路が動作モードに変化する時、この初期化信号はフリップフロップへ送られる。テストモードから動作モードへの回路の変化を管理するプロセッサによって信号の送出が命令されるようにしてもよい。従って、モード信号が変化する時に初期化信号が送られる。このため、初期化信号はモード信号に依存する。その結果、「制御信号はモード信号に依存する」という表現は、制御信号がモード信号と同等であるか、または例えばプロセッサによってモード信号から得られることを意味すると理解できる。
【００１２】
フリップフロップの帰零手段が初期化信号を受信する時、フリップフロップの出力はゼロ電圧に変化する。従って、回路が動作モードにある限り、フリップフロップの出力は以下に見られるようにゼロのままとなる。これはフリップフロップが受信するクロックとは無関係である。その結果、回路が動作モードにある時、クロックの動作をフリップフロップのレベルで停止することができる。セルの出力で電圧ＶＤＤを獲得したい場合は、１設定手段を有する非同期フリップフロップを取る。
【００１３】
本発明の第１の目的の第２の実施の形態において、セルは、フリップフロップの出力に接続された第１の入力と、モード信号によって制御される第２の入力と、セルの出力に相当する出力とを有する論理回路をさらに含み、前記論理回路はその出力で、回路が動作モードにある時に、前記モード信号の機能としての電圧を供給することができる。
【００１４】
この実施の形態によれば、前記制御信号は、回路が動作モードにあるか、またはテストモードにあるかを示すモード信号である。この信号はすべてのテスト可能な回路に存在するものである。その結果、本発明のこの第２の有利な実施の形態をすべてのテスト可能な集積回路において利用することができる。モード信号は、例えば、回路がテストモードにある際はＶＤＤと同等であり、回路が動作モードにある際はゼロとなる。フリップフロップに接続された論理回路は、回路が動作モードにある時にはフリップフロップの出力に依存せずモード信号にのみ依存する電圧を供給する。その結果、回路が動作モードにある時、クロックの動作をフリップフロップのレベルで停止するようにしてもよい。
【００１５】
本発明の第２の目的は、集積回路が動作モードにある時に出力電圧が固定された出力を有する第１のセルと、フリップフロップおよび論理回路を含む第２のセルとを備える集積回路に関し、前記論理回路は、フリップフロップの出力に接続された第１の入力と、前記第１のセルの出力に接続された第２の入力と、前記第２のセルの出力に相当する出力とを有し、且つ回路が動作モードにある時に前記第１のセルの出力電圧の機能としての電圧をその出力で供給することができる。
【００１６】
このような回路は、本発明の第１の目的の第２の実施の形態によるセルを備える回路と比較して、より良くテストすることができる。実際、本発明の第１の目的の第２の実施の形態によるセルを備える回路においては、セルの論理回路の第２の入力をテストすることはできない。事実上、それらの電圧は、回路がテストモードにある時はモード信号に等しい。回路がテストモードにある時にあるポイントの電圧を変化させることができない場合、このポイントをテストすることはできない。
【００１７】
対照的に、上述のような回路においては、第２のセルの論理回路の第２の入力は、回路がテストモードにある時に変化する場合がある第１のセルの出力電圧とその電圧が同等であるため、テスト可能である。この第１のセルは、例えば本発明の第１の目的の第２の実施の形態によるセルであってもよい。この場合、集積回路において、テストすることができない唯一のポイントとしては、第１のセルの論理回路の第２の入力である。
【発明を実施するための最良の形態】
【００１８】
本発明の上述した態様および他の態様は、限定することのない一例として以下に説明される実施の形態を参照することによって明らかとなる。
【００１９】
図１は、本発明の第１の目的の第１の実施の形態による集積回路を示している。このような回路はブロック１０を備え、集積回路の不可欠な要素である第１のフリップフロップ１１および第２のフリップフロップ１２を備える。各フリップフロップは、動作入力（Ｄ１、Ｄ２）と、テスト入力（ＤＴ１、ＤＴ２）と、モード入力（Ｔ１、Ｔ２）と、クロック入力（ＣＬＫ１、ＣＬＫ２）と、前記動作入力（Ｄ１、Ｄ２）に接続された出力（Ｑ１、Ｑ２）とを有する。クロック信号１３はクロック入力（ＣＬＫ１、ＣＬＫ２）の駆動を可能とし、モード信号１５はモード入力（Ｔ１、Ｔ２）の制御を可能とする。第１のフリップフロップ１１のテスト入力ＤＴ１は第１のテスト信号１６を受信するようになっており、第２のフリップフロップ１２のテスト入力ＤＴ２は第２のテスト信号１７を受信するようになっている。第１のフリップフロップ１１は非同期帰零手段Ｒを含み、第２のフリップフロップ１２は非同期１設定手段Ｓを含む。初期化信号１４はこれらの非同期帰零手段Ｒおよび１設定手段Ｓの制御を可能とする。第１のフリップフロップ１１およびその非同期帰零手段Ｒは第１のセル１８を構成する。第２のフリップフロップ１２およびその非同期１設定手段Ｓは第２のセル１９を構成する。
【００２０】
以下の説明において、考えられる様々な信号としては論理信号がある。例えば、「論理０」はゼロ電圧に相当し、「論理１」はＶＤＤに等しい電圧に相当する。
【００２１】
ブロック１０は、論理回路と、回路がテストモードにある時にテストチェーンを形成するフリップフロップとを含む組み合わせ論理に分割される。回路がテストモードにある時、第１のフリップフロップ１１および第２のフリップフロップ１２はこのテストチェーンと一体化される。このテストは、組み合わせ論理およびフリップフロップの入力を変化させ、入力のこのような変化から生じる組み合わせ論理およびフリップフロップの出力を観察することからなる。このようなテスト技術は、例えば１９９４年１月３日に提出された米国特許第５，５７４，８５３号に記載されている。
【００２２】
特にこのテストの目的は、集積回路の製造中にデフォルトのために回路のポイントが特定の電圧に「保持」されていないかを確認することである。回路の適切なテスタビリティを得るためには、回路がテストモードにある時に回路のすべてのポイントの電圧を変化させることが可能でなければならない。従って、回路のすべてのポイントの電圧を変化させるために、組み合わせ論理およびフリップフロップの入力に対して様々なテストベクトルが印加される。あるポイントが値０を有しているが、印加されたテストベクトルのその結果として、値１を有していなければならない場合、回路のこのポイントは「０を保持している」と言える。
【００２３】
図１の集積回路がテストモードにある時、モード信号１５は値１を有する。この効果としては、フリップフロップの出力Ｑ１およびＱ２がクロック信号１３の立ち上がり時に入力ＤＴ１およびＤＴ２の値をコピーすることである。様々な第１のテスト信号１６および様々な第２のテスト信号１７をテスト入力ＤＴ１およびＤＴ２に送ることによって、フリップフロップ１１および１２の出力Ｑ１およびＱ２を変化させてこれらをテストすることができる。その結果として、集積回路がテストモードにある時、フリップフロップ１１および１２の動作が従来技術のセルＣＭＯＳ１８と同一となる。
【００２４】
図１の集積回路が動作モードにある時、モード信号１５の値は０である。この効果としては、フリップフロップの出力Ｑ１およびＱ２がクロック信号１３の立ち上がり時に動作入力Ｄ１およびＤ２の値をコピーすることである。
【００２５】
フリップフロップ１１について考察する。回路が動作モードに変化する時、初期化信号１４が非同期帰零手段Ｒに送られる。この初期化信号１４は例えばスロットであり、その効果としては非同期帰零手段Ｒがトリガされることである。従って、モード信号が変化する際にこのようなスロットが発生するため、初期化信号１４はモード信号に依存する。例えば、入力のためにモード信号を有し且つその入力が立ち下がる時にスロットを供給することができる回路によって、初期化信号１４をモード信号から得るようにしてもよい。回路が動作モードに変化する時点を記憶するメモリを備える回路によって初期化信号１４を発生させるようにしてもよい。このような時点が発生すると、回路は初期化信号１４を発生させる。モード信号が１から０へ変化するまさにこの時点では、初期化信号１４は確かにモード信号に依存している。
【００２６】
非同期帰零手段Ｒが初期化信号１４によってトリガされると、出力Ｑ１が０に変化するという効果がある。動作入力Ｄ１が出力Ｑ１に接続されると、この動作入力Ｄ１も０に変化する。その結果として、クロック信号１３が立ち上がる場合、出力Ｑ１は動作入力Ｄ１をコピーするため０のままとなる。クロック信号１３が立ち上がりを見せない場合、出力Ｑ１も０のままとなる。従って、信号が動作モードにある時、第１のフリップフロップ１１の出力Ｑ１は、常に０のままとなるため、クロック信号に依存する。このようにして、回路が動作モードにある時にクロック入力ＣＬＫ１のレベルでクロック信号１３の動作を停止することができる。これによって、第１のフリップフロップ１１の消費電力を低減させることが可能となる。
【００２７】
回路が動作モードにある時に第１のフリップフロップ１１の出力Ｑ１は０のままとなるため、この出力Ｑ１は接地に接続される回路の各ポイントで接地に取って代わることができる。従って、第１のセル１８は従来技術のセルＣＭＯＳ１８と同一の機能を有し、消費電力の低下を示す。
【００２８】
同様の推論が第２のフリップフロップ１２に当てはまる。非同期１設定手段Ｓが初期化信号１４によってトリガされると、出力Ｑ２が１に変化するという効果がある。これは回路が動作モードに変化する時に起こる。その結果として、クロック信号１３に関係なく、回路が動作モードにある限り第２のセルの出力Ｑ２は値１のままとなる。従って、回路が動作モードにある時にクロック入力ＣＬＫ２のレベルでクロック信号１３の動作を停止することができる。
【００２９】
このようにして、第２のフリップフロップ１２の出力Ｑ２はＶＤＤに接続されなければならない回路のポイントで電圧ＶＤＤに取って代わるようにしてもよい。従って、第２のセル１９は従来技術のセルＣＭＯＳ１８と同一の機能性を有しならが、消費電力の低下を示す。
【００３０】
図２は、このような回路で使用してもよい他の構成を示している。この構成において、第２のフリップフロップ１２は、第１のフリップフロップ１１と同様に、非同期帰零手段Ｒを備えている。第２のフリップフロップ１２は第１の出力Ｑ２と、前記第１のものの補完である第２の出力ＱＮ２を有しており、すなわち、第１の出力Ｑ２が値０を有する時、第２の出力ＱＮ２は値１を有し、またその逆となる。
【００３１】
図１の説明で適用されたものと同様の推論を適用することによって、回路が動作モードにある時に第２のフリップフロップ１２の第２の出力ＱＮ２が値１を有することが容易に分かる。その結果として、第２のセル１９の出力用に第２のフリップフロップ１２の出力ＱＮ２を取ることによって、第２のセル１９の出力はＶＤＤに接続されなければならない回路のポイントで電圧ＶＤＤに取って代わることができる。従って、第２のセル１９は従来技術のセルＣＭＯＳ１８と同一の機能性を有しならが、消費電力の低下を示す。
【００３２】
本発明を実施する他の構成も可能である。例えば、接地に取って代わるためには、非同期１設定手段を有するフリップフロップの出力ＱＮを取るようにしてもよい。
【００３３】
図３は、本発明の第２の有利な実施の形態による集積回路を示している。このような回路は、図１で既に説明した特定の要素に加えて、ＡＮＤゲート３１と、ＯＲゲート３２と、インバータ３３とを備えている。
【００３４】
第１のフリップフロップ１１の出力Ｑ１は、ＡＮＤゲート３１の第１の入力aに接続されている。ＡＮＤゲート３１の第２の入力ｂはモード信号１５によって制御される。第１のフリップフロップ１１の動作入力Ｄ１はＡＮＤゲート３１の出力ｃに接続されている。第１のフリップフロップ１１およびＡＮＤゲート３１は第３のセル３４を形成し、この第３のセル３４はその出力用のＡＮＤゲート３１の出力ｃを有する。
【００３５】
第２のフリップフロップ１２の出力Ｑ２は、ＯＲゲート３２の第１の入力a’に接続されている。ＯＲゲート３２の第２の入力はインバータ３３によりモード信号１５の論理逆数によって制御される。第２のフリップフロップ１２の動作入力Ｄ２はＯＲゲート３２の出力ｃ’に接続されている。第２のフリップフロップ１２、ＯＲゲート３２およびインバータ３３は第４のセル３５を形成し、この第４のセル３５はその出力用のＯＲゲート３２の出力ｃ’を有する。ＯＲゲート３２およびインバータ３３は論理回路を形成する。
【００３６】
集積回路がテストモードにある時、フリップフロップ１１および１２の動作は図１の説明で詳細に記載されたものと同一となる。尚、テストモードではこの回路の一定のポイントをテストすることはできない。実際、ＡＮＤゲート３１の第２の入力ｂおよびインバータ３３の入力ｂ’は、回路がテストモードにある時に固定されるモード信号１５によって制御されるため、テスト不可能である。従って、回路がテストモードにある時に図１の集積回路の場合と同様にモード信号１５が値１を有する場合、これら２つの入力ｂおよびｂ’が１を保持しているか否かを検出することは不可能である。
【００３７】
図３の集積回路が動作モードにある時、モード信号１５は値０を有する。その結果として、ＡＮＤゲート３１の出力ｃが値０を有し、ＯＲゲート３２の出力ｃ’が値１を有することが容易に分かる。これは第１および第２のフリップフロップ１１および１２の出力Ｑ１およびＱ２とは関係がない。その結果として、回路が動作モードにある時にクロック入力ＣＬＫ１およびＣＬＫ２のレベルでクロック信号１３の動作を停止することができる。これによって、フリップフロップ１１および１２の消費電力を低減させることが可能となる。
【００３８】
第３のセル３４の出力ｃは、接地に接続されなければならない回路のポイントで接地に取って代わってもよく、第４のセル３５の出力ｃ’は、ＶＤＤに接続されなければならない回路のポイントで電圧ＶＤＤに取って代わってもよい。従って、第３のセル３４および第４のセル３５は従来技術のセルＣＭＯＳ１８と同一の機能性を有し、消費電力の低下を示す。
【００３９】
尚、特定の集積回路においては、回路が動作モードにある時、モード信号１５は値０ではなく１を有する。
【００４０】
図４は、モード信号１５が動作モードにおいて値１を有する場合の図３の回路の実施の形態を示している。
【００４１】
この場合、モード信号１５が値１を有する時にフリップフロップの出力（Ｑ１、Ｑ２）が機能入力（Ｄ１、Ｄ２）をコピーし、モード信号１５が値０を有する時にフリップフロップの出力（Ｑ１、Ｑ２）がテスト入力（ＤＴ１、ＤＴ２）をコピーするように、使用される各フリップフロップはやや異なっている。この場合、動作モードで同等の動作を得るように図３の回路を変形させてもよい。これを実現するためには、図３の集積回路と同様に、出力がモード信号１５のみに依存する論理回路を各セルに１つ取れば十分である。図４は、モード信号１５が動作モードにおいて値１を有する時に図３の集積回路と同等の動作を得ることを可能とする回路を示している。図４の回路においては、インバータ３３はＡＮＤゲート３１の第２の入力ｂ側に見られ、ＯＲゲート３２の第２の入力ｂ’はインバータを有していない。
【００４２】
当然、本発明の範囲を逸脱しない範囲内でより複雑な他の論理回路を使用することもできる。
【００４３】
図４の回路によって、第３のセル３４の出力ｃは、接地に接続されなければならない回路のポイントで接地に取って代わることができ、第４のセル３５の出力ｃ’は、ＶＤＤに接続されるべき回路のポイントで電圧ＶＤＤに取って代わることができることは容易に分かる。従って、第３のセル３４および第４のセル３５は従来技術のセルＣＭＯＳ１８と同一の機能性を有し、消費電力の低下を示す。
【００４４】
図５は、本発明の変形例による集積回路を示している。この回路において、第３のセル３４の出力ｃはインバータ３３の入力ｂ’に接続されている。
【００４５】
回路が動作モードにある時にモード信号１５が値０を有する場合について考察する。この場合、回路が動作モードにある時にＡＮＤゲート３１の出力ｃは値０を有し、その結果として、回路が動作モードにある時にＯＲゲート３２の出力ｃ’は値１を有する。従って、第４のセル３５の出力ｃ’は、ＶＤＤに接続されなければならない回路のポイントで電圧ＶＤＤに取って代わることができる。
【００４６】
接地に取って代わることが可能なセルが望まれる場合、ＡＮＤゲートがインバータ３３およびＯＲゲート３２の代わりとなる。
【００４７】
このような回路の利点は、図３の回路と比較してテスト不可能なポイントが非常に少ないという事実に存在する。従って、インバータ３３の入力ｂ’が図３の回路においてテスト不可能であっても、図５の回路においては可能となる。実際に、図１の説明で述べたように、回路がテストモードにある時に第１のフリップフロップ１１の出力Ｑ１を変化させることができる。その結果として、回路がテストモードにある時に第３のセル３４の出力ｃを変化させることができることは容易に分かる。従って、インバータ３３の入力ｂ’をテストすることが可能となる。
【００４８】
当然、回路が動作モードにある時にゼロ電圧またはＶＤＤに等しい電圧を供給することができる、第４のセル３５の型の様々なセルを使用することが可能である。これらのセルは論理回路を含み、その入力の一方はそれらのフリップフロップの出力に接続され、他方の入力は第３のセル３４の出力に接続される。これらのセルの数がいくつであっても、集積回路はテスト不可能なポイントを１つ備えるのみであり、それは第３のセル３４のＡＮＤゲート３１の第２の入力ｂに該当する。
【００４９】
図５の第３のセル３４の代わりに他の種類のセルを使用することも可能である。このようなセルは回路が動作モードにある時には固定電圧を供給することができると共に、回路がテストモードにある時には変化させることができる出力電圧を有することができる。例えば、図１の集積回路のセルの１つを使用することができる。この場合、図１のセルのすべてのポイントがテスト可能であるため、回路のすべてのポイントがテスト可能である。
【００５０】
”ｃｏｍｐｒｉｓｅ”（備える）という動詞およびその活用は広義に解釈すべきものであり、すなわち、前記動詞の後に記載された要素以外の要素のみならず、すでに前記動詞の後に記載され且つ冠詞”ａ”または”ａｎ”（１つの）の後に置かれた複数の要素の存在を除外するものではないものと解釈すべきである。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の目的の第１の実施の形態による集積回路を示すブロック図である。
【図２】図１の集積回路の他の構成を示すブロック図である。
【図３】本発明の第１の目的の第２の実施の形態による集積回路を示すブロック図である。
【図４】図３の集積回路の変形例を示すブロック図である。
【図５】本発明の第２の目的による集積回路を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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2005526429.tif 000009