(57)【要約】２乗器（１０）などの反復累乗回路は、それぞれの入力信号（Ｚn）を第１部分（ｍｓｂ（Ｚn））と第２部分（Ｚn？ｍｓｂ（Ｚn））に分割することができるモジュール（１３、１４）を備える。この第１部分は、入力信号よりすぐ下又は入力信号に等しい２の累乗であり、第２部分は、それぞれの入力信号と第１部分の差に対応している。出力信号の第１成分は、入力バイナリ信号（Ｘ）の隣接ビット間にゼロを挿入することにより実施される２の累乗の平方の総和として求められる。シフトモジュール（１５）は、２の累乗たる数に乗算操作を行うシフト操作により出力信号の追加成分を生成する。本回路は一般的な反復スキームに従って動作し、反復スキームにおけるステップ数は、出力値（Ｙ）の計算精度を選択的に変えるべく選択的に制御できる。
2005500614.tif 000002
【特許請求の範囲】
【請求項１】
バイナリデジタル信号（Ｘ）から開始して該バイナリデジタル信号（Ｘ）のｋ乗を表す出力信号（Ｙ）を生成するための累乗回路（１０）であって、
−  ２の累乗を抽出するための抽出モジュール（１３、１４）であって、それぞれの入力信号（Ｚn）を第１部分（ｍｓｂ（Ｚn））と第２部分（Ｚn−ｍｓｂ（Ｚn））に分割でき、前記第１部分が、前記それぞれの入力信号（Ｚn）のすぐ下又は等しい２の累乗であり、前記第２部分が、前記それぞれの入力信号と前記第１部分との差に対応する前記抽出モジュール、
−  前記バイナリデジタル信号（Ｘ）を前記それぞれの入力信号として前記抽出モジュール（１３、１４）に与えることができる入力モジュール（１２）、及び
−  前記バイナリデジタル信号（Ｘ）から得られた少なくとも１つの信号に実行されるシフト操作によって前記出力信号（Ｙ）の少なくとも一部を生成すべく、前記抽出モジュール（１３、１４）と協働するシフトモジュール（１５）
を備えることを特徴とする前記累乗回路。
【請求項２】
前記シフトモジュール（１５）が、前記バイナリデジタル信号の第２部分（Ｘ−Ａ）に作用する前記シフト操作を実行することを特徴とする請求項１に記載の累乗回路。
【請求項３】
前記バイナリデジタル信号（Ｘ）の隣接ビット間にゼロを挿入することによって前記出力信号（Ｙ）の少なくともそれぞれの部を生成するための回路モジュール（１８）を備えることを特徴とする請求項１又は請求項２に記載の累乗回路。
【請求項４】
−  前記バイナリ入力信号（Ｘ）の前記第１部分（Ａ）の累乗、及び
−  前記バイナリデジタル信号（Ｘ）の第１部分（Ａ）と第２部分（Ｘ−Ａ）の積（Ａ・（Ｘ−Ａ））
にそれぞれ対応する信号（１８、１７）の一部の和として前記出力信号（Ｙ）を生成するための総和ノード（１９）を備えることを特徴とする請求項１〜３のいずれか一項に記載の累乗回路。
【請求項５】
−  前記入力モジュール（１２）は、１セットの連続ステップからなる一般的な反復スキームに従って帰還経路（１４１）を接続し、前記抽出モジュール（１３、１４）の入力に、前記反復スキームの前のステップにおいて生成された前記第２部分を、前記反復スキームのさらなるステップにおいて用いられる新たなそれぞれの入力信号（Ｚn）として戻し、そして
−  前記シフトモジュール（１５）は、累積要素（１７）に接続され、前記反復スキームの後続ステップにおいて前記シフトモジュール（１９）によって生成された前記出力信号（Ｙ）の新たな部を累積する
ことを特徴とする請求項１〜４のいずれか一項に記載の累乗回路。
【請求項６】
前記反復スキームの前記ステップの各々において、前記シフトモジュール（１５）が、前記累積要素（１７）中に累積される前記出力信号（Ｙ）の一部を生成し、前記累積される一部は、前記バイナリデジタル信号（Ｘ）から導出される信号（Ｚn）から得られることを特徴とする請求項４及び請求項５に記載の累乗回路。
【請求項７】
前記累積される出力信号（Ｙ）の一部が、前記第１バイナリデジタル信号（Ｘ）から開始して前記少なくとも１つの抽出モジュール（１３、１４）により生成された信号の第１部分（ｍｓｂ（Ｚn））と第２部分（（Ｚn−ｍｓｂ（Ｚn））の積（ｍｓｂ（Ｚn）・（（Ｚn−ｍｓｂ（Ｚn））から開始して得られることを特徴とする請求項６に記載の累乗回路。
【請求項８】
前記反復スキームのステップ数を選択的に制御するための制御回路を特徴とする請求項５〜７のいずれか一項に記載の累乗回路。
【請求項９】
前記制御回路が、前記帰還経路（１４１）上に存在する信号に反応でき、また、前記反復スキームの前のステップで生成された前記第２部分がゼロの値に達したときに反復スキームを中断できることを特徴とする請求項８に記載の累乗回路。
【請求項１０】
前記抽出モジュールが、
−  前記それぞれの入力信号（Ｚn）を受け取り、かつ、それからそれぞれの出力信号として、前記それぞれの入力信号より小又は等しい２の累乗である信号の前記第１部分を求める抽出ユニット（１３）、及び
−  反対の符号を有した前記それぞれの入力信号（Ｚn）と前記それぞれの出力信号（ｍｓｂ（Ｚn））を受け取り、かつ、それから信号の前記第２部分（Ｚn−ｍｓｂ（Ｚn））を求める総和ユニット（１４）
を備えることを特徴とする請求項１〜９のいずれか一項に記載の累乗回路。
【請求項１１】
前記累乗が、前記バイナリデジタル信号（Ｘ）の次数２の累乗であることを特徴とする請求項１〜１０のいずれか一項に記載の累乗回路。
【請求項１２】
バイナリデジタル信号（Ｘ）から開始して、該バイナリデジタル信号（Ｘ）のｋ乗を表す出力信号（Ｙ）を生成するための累乗回路（１０）であって、前記バイナリデジタル信号（Ｘ）の隣接ビット間にｋ個のゼロを挿入することによって前記出力信号（Ｙ）の少なくともそれぞれの部分を生成するための回路モジュール（１８）を備えることを特徴とする前記累乗回路。
【請求項１３】
バイナリデジタル信号（Ｘ）から開始して、該バイナリデジタル信号（Ｘ）のｋ乗を表す出力信号（Ｙ）を生成するための方法であって、
−  それぞれの入力信号（Ｚn）を表す前記バイナリデジタル信号（Ｘ）から、前記それぞれの入力信号（Ｚn）よりすぐ下又は等しい２の累乗である第１部分（ｍｓｂ（Ｚn））と、前記それぞれの入力信号と前記第１部分との差に対応する第２部分（ｃＺn−ｍｓｂ（Ｚn））とを抽出するステップ、及び
−  前記バイナリデジタル信号（Ｘ）から抽出された少なくとも１つの信号に実行されるシフト操作によって前記出力信号（Ｙ）の少なくとも一部を生成するステップ
を特徴とする前記方法。
【請求項１４】
−  前記バイナリデジタル信号の第２部分（Ｘ−Ａ）に作用するシフト操作によって前記出力信号（Ｙ）の前記少なくとも一部を生成するステップ
を特徴とする請求項１３に記載の方法。
【請求項１５】
−  前記バイナリデジタル信号（Ｘ）の隣接ビット間にゼロを挿入することにより前記出力信号（Ｙ）の前記少なくとも一部を生成するステップ
を特徴とする請求項１３又は請求項１４に記載の方法。
【請求項１６】
−  前記バイナリ入力信号（Ｘ）の前記第１部分（Ａ）の累乗、及び
−  前記バイナリデジタル信号（Ｘ）の第１部分（Ａ）と第２部分（Ｘ−Ａ）との積（Ａ・（Ｘ−Ａ））
にそれぞれ対応した信号（１８、１７）の一部の和として前記出力信号（Ｙ）を生成するステップ
を特徴とする請求項１３〜１５のいずれか一項に記載の方法。
【請求項１７】
−  前記反復スキームの前の抽出ステップで生成された前記第２部分を、前記反復スキームのさらなるステップにおいて用いられるそれぞれの新しい入力信号（Ｚn）として戻すステップ、
−  前記それぞれの新しい入力信号（Ｚn）から、前記それぞれの新しい入力信号（Ｚn）よりすぐ下又は等しい２の累乗である新しい第１部分（ｍｓｂ（Ｚn）と、前記それぞれの新しい入力信号と前記新しい第１部分との差に対応した新しい第２部分（Ｚn−ｍｓｂ（Ｚn））とを抽出するステップ、
−  前記バイナリデジタル信号（Ｘ）から抽出された前記それぞれの新しい入力信号の少なくとも１つに実行されるシフト操作によって前記出力信号（Ｙ）の一部を生成するステップ、及び
−  前記反復スキームの後続ステップにおいて前記出力信号（Ｙ）の前記一部を累積するステップ
を含んだ反復スキームを特徴とする請求項１３〜１５のいずれか一項に記載の方法。
【請求項１８】
−  前記反復スキームのステップ数を選択的に制御するステップ
を特徴とする請求項１７に記載の方法。
【請求項１９】
バイナリデジタル信号（Ｘ）から開始して、該バイナリデジタル信号（Ｘ）のｋ乗を表す出力信号（Ｙ）を生成する方法であって、
−  前記バイナリデジタル信号（Ｘ）の隣接ビット間にｋ個のゼロを挿入することによって前記出力信号（Ｙ）の少なくとも一部を生成するステップ
を特徴とする前記方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、累乗回路、すなわち所与の数を表す入力信号Ｘから開始して、入力データ項のｋ乗を表す信号Ｙ＝Ｘkを出力として生成する回路に関する
最も一般的な用途では、ｋの値は２であり、この回路は二乗器回路として構成される。
【背景技術】
【０００２】
背景技術
高速二乗器回路は、それらが集積化された半導体領域を効率的に利用でき、信号のデジタル処理用のシステムのための本質的なブロックを構成する。
【０００３】
例えば、電気通信産業では、数値の二乗をすばやく計算する必要のある多くの回路（チャンネル推定器、遅延ロックドループ又はＤＬＬ、パワー検出器など）が存在する。
【０００４】
この点に関し、Ｊ．Ｇ．Ｐｒｏａｋｉｓによる周知の本「デジタル通信(Digital Communications)」、第３版、ＭｃＧｒａｗ-Ｈｉｌｌ、１９９５年を有益に参照できる。
【０００５】
この産業では、より高次の累乗を計算する必要のある用途、例えば、マイクロ波パワーステージにより引き起こされる信号歪み現象を補償するのに用いられるいわゆるプレディストータ(pre-distorter)の場合もまた公知である。
【０００６】
上述の用途すべてにおいて、これらの回路は、単一のチップ上に多数を集積するのに十分に小さくなければならない。
【０００７】
速度とサイズ（占有面積）に加えて、考慮すべき別のファクターは、達成される結果の精度又は正確さである。累乗演算結果のゆるい精度のみを要求し、その絶対的に正確な値を求めることを要求しない異なる用途が存在する。
【０００８】
従来技術の累乗回路の解決策は、たいていアレイ乗算器スキームから導かれる。例えば、文献ＵＳ−Ａ−５  ６２９  ８８５を参照されたい。
【０００９】
他のすべての考慮に関係なく、上記解決策は、多かれ少なかれ、構成と演算の硬直さによって制約を受けている。特に、上記従来技術の解決策は、要求される精度又は正確さの点でプログラミングするのが容易ではなく、例えば、要求される精度及び／又は占有面積の程度と計算時間を「交換」することができない。
【００１０】
この点に関し、少なくともいくつかの用途では、特に高速の累乗回路（例えば二乗器）は、その相当な占有面積を考慮すると実際には広く未使用のリソースであることを示し得ることにも留意されたい。なぜなら、その機能をすばやく実行した後に、当該回路は、累乗回路が関連した他の回路によりもっと遅く実行される処理操作が完了するのを待つことを強制される（アイドル時間が生じる）からである。
【特許文献１】
ＵＳ−Ａ−５  ６２９  ８８５
【非特許文献１】
Ｊ．Ｇ．Ｐｒｏａｋｉｓ、「デジタル通信(Digital Communications)」、第３版、ＭｃＧｒａｗ−Ｈｉｌｌ、１９９５年
【発明の開示】
【発明が解決しようとする課題】
【００１１】
発明の開示
本発明の目的は、従来技術の解決策に固有の欠点を克服できる累乗回路を提供することである。
【課題を解決するための手段】
【００１２】
本発明によると、上記目的は、特許請求の範囲において特定した特徴を有する回路により達成される。
【００１３】
要するに、本発明による解決策は、単純化及び計算負荷の低減化を目的に、累乗演算の一部が２の累乗たる数に対して実行される操作から導かれ得るということを利用する。この概念自体は、既にＷＯ−Ａ−００／３３１７４において用いられており、そこでは、ある数の平方が、２の累乗に対応する２つの基準点（アンカー点）間において実行される関数ｙ＝ｘ2の線形近似によって概算される。
【００１４】
上記公知の解決策に関し、本発明による回路は、とりわけ、最終的に得られる結果の精度の点において完全にプログラミング可能であるという利点を与える。特に、精度は、その操作中に単に反復の最大数を変えることにより変更でき、このパラメータは、例えばＤＳＰ（デジタル信号プロセッサ）によって外部から制御できる。
【００１５】
この利点は、同じ出願人により同じ日に出願した産業発明分野の特許出願に記載した乗算器回路を備えた発明による解決策と共有する。
【００１６】
本発明による解決策ではまた、従来の解決策に対し、占有面積の点において相当の削減をすることができる。
【００１７】
図面の簡単な説明
以下、添付図面に関し、単に非制限的な例として本発明を説明する。
図１及び２は、本発明が基礎とする理論的な原理を幾何学的な表現にて示す。
図３は、本発明による回路構造をブロック図にて示す。
図４は、図３のブロック図中に表されたモジュールの一つを実現するために可能な基準を示す。
図５は、図３に示した回路の動作を説明するフローチャートである。
【発明を実施するための最良の形態】
【００１８】
発明を実施するためのベストモード
この説明の前に、本発明による回路動作の基礎となる（幾何学的な）原理を図１及び２を参照して説明するのが有効であろう。簡単のため、２乗について説明するが、任意の次数ｋの累乗に対しても同じ概念を適用し拡張できることは容易に明らかとなろう。
【００１９】
Ｘは、その平方Ｙ＝Ｘ2が計算される数を表すことを仮定する。
デジタル信号処理回路においては通常行われるように、この値Ｘは、バイナリ信号、すなわち「０」又は「１」の値をとるビットストリングにより表される。
【００２０】
また、生じうる符号の取り扱いを、それ自体公知の個別の回路によって容易に行うことができるように、Ｘは任意の正の数であることも仮定される。
【００２１】
図１を見ると、Ｙ＝Ｘ2の値は、図１に示された正方形の面積を表す。
【００２２】
次に、Ａは、Ｘのすぐ下又はＸに等しい２の累乗を構成する数、すなわちバイナリ数についての一般の表記法によるとＡ＝ｍｓｂ（Ｘ）（ここでｍｓｂは最上位ビットを表す）であることを仮定する。
【００２３】
図１を見ると、Ｘ2の値は、
Ｓ1＝Ａ2＋２・（Ｘ−Ａ）・Ａ
の値により近似できることが容易に明らかとなる。
【００２４】
近似値Ｓ1は、領域の第１部、第２部及び第３部の和に対応し、これらの部分はそれぞれ、
−  図１の左下に作られた正方形の面積Ａ2、
−  右下の長方形の面積Ａ・（Ｘ−Ａ）、及び
−  左上の長方形の面積Ａ・（Ｘ−Ａ）
に対応する。
【００２５】
これら２つの面積は相互に等しく、よって上記式中に係数２が存在している。
【００２６】
右上側にハッチング領域として表された正方形の面積Ｒ’は近似誤差を構成し、その値は積（Ｘ−Ａ）2に等しい（図１を見ると、上記説明の幾何学的な意味は容易に明らかである）。
【００２７】
上述した同一の基準を採用すると、上記誤差の値（すなわち、実際には図１に示された正方形Ｒ’の面積）は、次の積：
Ｓ2＝Ｂ2＋２・（Ｘ−Ａ−Ｂ）・Ｂ
の形式にて近似することができる。
【００２８】
この場合も、近似の意味は、図２の幾何学的な表現から容易に明らかである。
【００２９】
この場合、値Ｂは、（Ｘ−Ａ）以下の２の累乗として同定される、すなわちＢ＝ｍｓｂ（Ｘ−Ａ）である。
【００３０】
この場合も、図２の右上隅に表された長方形の面積Ｒ”に対応する残りの誤差が存在する。
【００３１】
しかし、上記手順をＭ回反復し〔ここで、Ｍ＝ｌｏｇ2（ｍａｘ（Ｘ）−１）であり、ｍａｘ（Ｘ）は可能な入力値Ｘの分布の最大を表す〕、次式：
Ｘ2＝Ｓ1＋Ｓ2＋・・・＋ＳM
により累乗演算の正確な値を得ることができることは、容易に理解できる。
【００３２】
必然的に、図１及び２（並びに図１及び２から概念的に導くことができるステップＭまでの後続のステップシーケンス）に示されたものは、仮定することができる最も一般的な反復基準に対応する。実際、Ｍ回の計算反復は、Ｘのいくつかの「臨界的な(critical)」値にとってのみ必要ではあるが、Ｘ2の正確な値を得る他の多くの場合では、十分少数のステップでも十分である。
【００３３】
上述のように、本発明による方法はまた、２より高次、例えばｋ＝３の累乗ファクターに適用することもできる。このｋ＝３の場合には、図１及び図２の正方形Ａ2が、立方体の形状をとり、長方形の領域（Ｘ−Ａ）・Ａが平行６面体の形状をとり、等々となる。
【００３４】
本発明は、任意の数の累乗が、
−  ２の累乗である数に対する累乗演算、及び
−  ｉ）両方とも２の累乗であるファクターの積演算、又は
ｉｉ）少なくとも一方のファクターが２の累乗である、ファクターの積演算（例えば、積Ａ・（Ｘ−Ａ）又はＢ・（Ｘ−Ａ−Ｂ））
のセットによって達成し得るということの認識に基づいている。
【００３５】
これらの操作すべては、簡単な論理及び／又はシフト操作の組合わせによって容易に達成することができる。
【００３６】
図３では、参照番号１０が、本発明による累乗回路を全体的に示す。
【００３７】
累乗すべきバイナリデジタル信号Ｘ（この例では２乗）が、１１で示された入力に与えられる。
【００３８】
符号１２は、反復的な２乗プロセスの第１ステップ中にて１で示した位置にあるスイッチを表す。次に、スイッチ１２は、最終結果を正確にするための反復プロセスにおける後続ステップ中に２で示した位置に移動する。
【００３９】
符号１３は、それに関連した総和ノード１４と共に、それぞれの入力信号Ｚnを第１部分ｍｓｂ（Ｚn）と第２部分Ｚn−ｍｓｂ（Ｚn）に分割するモジュールを示し、この第１部分は、Ｚnのすぐ下又は等しい２の累乗であり、第２部分は、それぞれの入力信号と上記第１部分との差に対応する。
【００４０】
この説明の残りにおいて、記号Ｚは、信号Ｘから導かれた信号を示し、添え字ｎは、反復的な２乗プロセスの一般的なステップを示す。
【００４１】
実際にはモジュール１３は、その入力にもたらされたバイナリストリングの最上位ビットを抽出し、後続ビットをマスキング（すなわちゼロに設定）し、上述の信号の第１部分ｍｓｂ（Ｚn）を求める。
【００４２】
図４は、可能な対応する回路図を示す。図中、符号ＩとＡは、それぞれ論理インバータとＡＮＤ型の論理ゲートを示す。記号Ｘn，Ｘn−1，Ｘn−2，・・・及びＡn，Ａn−1，Ａn−2，・・・は、最上位ビットから開始して、モジュール１３の入力信号のビット及び出力信号のビットを示す。
【００４３】
総和ノード１４は、反対符号を有するその入力にて、入力（正符号）に存在する信号とモジュール１３の出力（負符号）に存在する信号を受け取り、よって上記信号の第２部分を計算する。ｍｓｂ（Ｚn）はＺnより小さいか又は等しい２の累乗であるから、その値は、「１」の単一ビットを含んだバイナリストリングにより表される。従って、差Ｚn−ｍｓｂ（Ｚn）は、基本構造を有する結合網により求めることができる。
【００４４】
符号１５は、プログラマブル・シフト・モジュールを示し、これは、モジュール１３の出力信号と総和ノード１４の出力信号を入力として受け取り、２・（Ｚn−ｍｓｂ（Ｚn））・ｍｓｂ（Ｚn）の型の積、前に図１及び２に関して参照した幾何学的な例では２・（Ｘ−Ａ）・Ａ又は２・（Ｘ−Ａ−Ｂ）・Ｂなる積として計算する。
【００４５】
ファクターＡ、Ｂ又は一般にｍｓｂ（Ｚn）は２の累乗であるので、問題の積は、単純な左方向へのシフトにより実施できる。
【００４６】
モジュール１５の出力には別の総和ノード１６が存在し、この総和ノード１６は、帰還線１７１に接続されたレジスター１７に出力し、該帰還線は、典型的な総和及び累積構成に従ってレジスター１７の出力信号を総和ノード１６に戻す。
【００４７】
参照番号１８は、出力信号Ｙの成分を計算するモジュールを示す。この出力信号Ｙは、ｍｓｂ（Ｚn）2の項の和、すなわち最初の２つのファクターがＡ2，Ｂ2，・・・である場合には図１及び２の左下の正方形の面積を同定する項の和に対応する。
【００４８】
前記正方形を計算する項、すなわち２の累乗である項は、モジュール１３の出力から得られる。
【００４９】
しかし、ここに記載の発明の好適な実施態様は、以下の特性の認識に基づいている。
【００５０】
この場合も同様に、記号Ｘn，Ｘn−1，Ｘn−2，・・・，Ｘ0は、最上位ビットから開始して順番に入力信号Ｘのビットを示し、同様に、記号Ｑ2n，Ｑ2n−1，・・・，Ｑ0は、常に最上位ビットから開始して順番に和Ｑ＝Ａ2＋Ｂ2＋・・・のビットを示す。
【００５１】
次の関係が成り立つ。
Ｑ2i＝Ｘi    ０＝＜ｉ＝＜ｎ
Ｑ2i+1＝０    ０＝＜ｉ＜ｎ
【００５２】
これは、和Ｑの計算が単にＸの隣接ビット間へのゼロの挿入を示していることを意味する。
【００５３】
このことは、例えば７の数（バイナリ形式では０１１１として表すことができる数）より小の２の累乗（次数が４、２及び１）の平方の総和が４2＋２2＋１2、すなわち２１に等しいということに留意すれば容易に理解できる。この総和の値は、７の数を表すストリング１０００の最後の３つの数字の各々の左に０を加えることにより得られる０（０）１（０）１（０）１として、すなわちストリング００１０１０１としてバイナリ形式にて表すことができる。
【００５４】
平方の和に関して上記述べたことはまた、単に値Ｘのビット間に挿入されるゼロの数を増やすことによってより高次の累乗の和（例えば３乗の値の和Ａ3＋Ｂ3＋・・・）にも適用できることが分かる。
【００５５】
この前提に基づけば、当該技術に精通した者にとってはモジュール１８の実現は容易に明らかとなろう。
【００５６】
図３に戻って、参照番号１９は別の総和ノードを示し、その入力にて総和・累積レジスター１７の出力信号とモジュール１８の出力信号を受け取り、その出力にて結果Ｙの値（実行される反復回数に依存して近似値又は正確な値）を生成する。
【００５７】
生成された対応する信号は、２０で示した出力信号として与えれる。
【００５８】
図３の回路の動作は、図５のフローチャート、及び図３に示された信号伝達経路上の表示を参照すれば理解できる。
【００５９】
最初の操作ステップ（図５中のステップ１００）では、バイナリデータ項Ｘが、線１２上にて回路１０の入力に送られる。スイッチ１２は、１で示された位置にあるので、値Ｘはモジュール１８の入力とモジュール１３の入力の両方に与えられる。
【００６０】
上記説明した基準により、モジュール１８は和Ｑ＝Ａ2＋Ｂ2＋・・・を計算する（ステップ１０２）。
【００６１】
モジュール１３は、１０４で示したステップの最初の反復において値Ａ＝ｍｓｂ（Ｘ）を計算し、シフトモジュール１５は、１０６で示したステップの最初の反復において、総和ノード１４の出力信号をも用いて値２・（Ｘ−Ａ）・Ａを求める。次に、この値は１０８で示したステップにおいてモジュール１７中に累積される。
【００６２】
同時に、１１０で示したステップにおいて、総和ノード１４の出力に存在するファクターＸ−Ａ（残留誤差、すなわち図１の正方形Ｒ’の辺を示す）が、２で示した位置に動かされているスイッチ１３に向けて帰還線１４１を介して送り返される。
【００６３】
このように反復計算プロセスの後続ステップが開始される。
【００６４】
ｎ回目の反復にて、本プロセスはモジュール１３への入力として次の信号：
Ｚn＝Ｚn−1−ｍｓｂ（Ｚn−1）
が用いられる。
【００６５】
この点にて、ステップ１０４、１０６及び１０８が繰り返され、シフトモジュール１５に次の値：
Ｓn＝２・［Ｚn−ｍｓｂ（Ｚn）］＋ｍｓｂ（Ｚn）
を求めさせる。この値は、モジュール１８の出力信号と共に和を考慮して回路１７中に蓄積される。
【００６６】
線２０上に存在する出力信号を生成する和は、１１２で示したステップ中にてモジュール１９内で達成される。
【００６７】
上述したように、反復計算プロセスにおいて実行されるステップ数は、実行時間状態下でさえ例えばＤＳＰなどの制御装置又はユニットによって回路１０の外部から選択的に強要することができる。
【００６８】
１４１で示した帰還線上に存在する信号をモニタリングし、この信号がゼロに等しくなるとすぐに反復を停止することにより反復プロセスを停止することもでき、このことは、出力上に正確な結果が存在することを示す。この解決策は、回路によるパワー吸収の低減及び計算速度の増大の点で特に有利であるようだ。
【００６９】
最終の（正確な又は近似の）結果を得ると、回路１０は、新しい入力値Ｘを供給すること、スイッチ１２を位置１に戻すこと、及び累積レジスタ１７の内容をゼロにすることを考慮して、リセットされる。
【００７０】
上述した結果を精密にするための反復機構は、和Ｑ＝Ａ2＋Ｂ2＋・・・を伴わず、その値は、隣接ビット間にゼロを挿入するための上記機構によりモジュール１８によって求められる。
【００７１】
これは、最終結果に向かう収束のすばやさの点で特に有利である。というのは、計算プロセスのまさに第１ステップから和Ｑにより表された寄与を求めることができるからである。
【００７２】
出願人により処理された実験データは、本発明による解決策によって、入力データ項の特徴には無関係に、少ない回数の反復にて特に満足な結果を得ることができることを示している。
【００７３】
必然的に、本発明の原理を変えることなく、実現の詳細及び実施態様は、本発明の範囲を逸脱することなくここに記載のものに対して十分に変更し得る。このことはまた、データ項Ｘの特定の値を認識できる要素、例えばここに記載の方法の１以上のステップを迂回又はスキップできる要素を回路１０の入力に設ける点についても妥当する。
【図面の簡単な説明】
【００７４】
【図１】本発明が基礎とする理論的な原理を幾何学的な表現にて示す。
【図２】本発明が基礎とする理論的な原理を幾何学的な表現にて示す。
【図３】本発明による回路構造をブロック図にて示す。
【図４】図３のブロック図中に表されたモジュールの一つを実現するために可能な基準を示す。
【図５】図３に示した回路の動作を説明するフローチャートである。
【符号の説明】
【００７５】
１０    累乗回路
１３、１４    分割（抽出）モジュール
１５    シフトモジュール
１７    レジスター
【図１】
2005500614.tif 000003
【図２】
2005500614.tif 000004
【図３】
2005500614.tif 000005
【図４】
2005500614.tif 000006
【図５】
2005500614.tif 000007
【国際公開パンフレット】
2005500614.tif 000008
2005500614.tif 000009
2005500614.tif 000010
2005500614.tif 000011
2005500614.tif 000012
2005500614.tif 000013
2005500614.tif 000014
2005500614.tif 000015
2005500614.tif 000016
2005500614.tif 000017
2005500614.tif 000018
2005500614.tif 000019
2005500614.tif 000020
2005500614.tif 000021
2005500614.tif 000022
2005500614.tif 000023
2005500614.tif 000024
2005500614.tif 000025
2005500614.tif 000026
2005500614.tif 000027
2005500614.tif 000028
2005500614.tif 000029
2005500614.tif 000030
【国際公開パンフレット（コレクトバージョン）】
2005500614.tif 000031
2005500614.tif 000032
【国際調査報告】
2005500614.tif 000033
2005500614.tif 000034
2005500614.tif 000035