(57)【要約】改善された容量性フィードバック回路（２０）は、出力端子が高インピーダンスノード（Ｎ）に接続されたフィードバックキャパシタ（２３）を備える。より詳細には、改善された容量性フィードバック回路は、バイアス電流源（２５）を有する第１ブランチ（２４）と、増幅素子（２６）と、直列に接続された電流センサ（２７）と、を備え、増幅素子は、高インピーダンス制御端子（２６ｃ）を有する。フィードバックキャパシタ（２３）は、出力端子が前記制御端子（２６ｃ）に接続される。電流−電圧変換フィードバックループ（２８）は、前記フィードバックキャパシタ出力端子に接続された高インピーダンス出力端子（２８ｃ）を有する。
2005533421.tif 000002
【特許請求の範囲】
【請求項１】
電圧入力端子と、
電流出力端子と、
入力端子に接続される第１端子と、高インピーダンスノードに接続される第２端子とを有するフィードバックキャパシタと、
を備えることを特徴とする容量性フィードバック回路。
【請求項２】
前記ノードに接続される高インピーダンス制御端子を有する増幅素子と、
前記増幅素子と第１供給電圧の間に直列に接続される電流センサと、
前記増幅素子と第２供給電圧の間に直列に接続されるバイアス電流源と、
をさらに備えることを特徴とする請求項１に記載の容量性フィードバック回路。
【請求項３】
前記電流センサは、前記ノードに接続される高インピーダンス出力端子を有する電流−電圧変換フィードバックループの一部であることを特徴とする請求項２に記載の容量性フィードバック回路。
【請求項４】
前記電流センサは、電流出力信号を供給する出力を有し、
前記フィードバックループは、比較器を備え、前記比較器は、前記電流センサの前記電流出力に接続された１つの電流入力を有し、基準電流を受けるために接続された第２入力を有し、前記ノードに接続された電圧出力を有する、ことを特徴とする請求項３に記載の容量性フィードバック回路。
【請求項５】
前記出力端子は、前記増幅素子と前記バイアス電流源の間のノードに接続されていることを特徴とする請求項２乃至請求項４のいずれかに記載の容量性フィードバック回路。
【請求項６】
前記出力端子は、前記増幅素子と前記電流センサの間のノードに接続されていることを特徴とする請求項２乃至請求項４のいずれかに記載の容量性フィードバック回路。
【請求項７】
前記増幅素子は、ゲートが前記ノードに接続された、好ましくはＭＯＳＦＥＴである第１トランジスタを備えることを特徴とする請求項２乃至請求項６のいずれかに記載の容量性フィードバック回路。
【請求項８】
前記バイアス電流源は、ソースが第２供給電圧に接続され、ゲートが正確な一定バイアス電圧のソースに接続された、好ましくはＭＯＳＦＥＴである第２トランジスタを備えることを特徴とする請求項２乃至請求項７のいずれかに記載の容量性フィードバック回路。
【請求項９】
前記第２トランジスタは、前記第１トランジスタのソースに接続されているドレインを有することを特徴とする請求項７または請求項８に記載の容量性フィードバック回路。
【請求項１０】
前記電流センサは、電流ミラー構成として接続された、好ましくはＭＯＳＦＥＴである２つのトランジスタの組合せを備えることを特徴とする請求項２乃至請求項９のいずれかに記載の容量性フィードバック回路。
【請求項１１】
前記電流センサは、ソースが第１供給電圧に接続され、ドレインが前記第１トランジスタのドレインに接続された第３トランジスタを備え、ソースが第１供給電圧に接続され、ゲートが前記第３トランジスタのゲートおよびドレインに接続された第４のトランジスタをさらに備えることを特徴とする請求項７または請求項１０に記載の容量性フィードバック回路。
【請求項１２】
前記比較器は、電流ミラー構成として接続された、好ましくはＭＯＳＦＥＴである２つのトランジスタの組合せを備えることを特徴とする請求項２乃至請求項９のいずれかに記載の容量性フィードバック回路。
【請求項１３】
前記比較器は、ソースが第２供給電圧に接続され、ドレインが前記第４トランジスタのドレインに接続された第５トランジスタを備え、ソースが第２供給電圧に接続され、ゲートが前記第５トランジスタのゲートおよびドレインに接続された第６トランジスタをさらに備えることを特徴とする請求項１１または請求項１２に記載の容量性フィードバック回路。
【請求項１４】
前記比較器は、前記第６トランジスタのドレインに基準電流を供給するために結合された基準電流源をさらに備え、
前記第６トランジスタのドレインは、前記ノードに接続されている、ことを特徴とする請求項１３に記載の容量性フィードバック回路。
【請求項１５】
前記基準電流源は、ソースが第１供給電圧に接続され、ドレインが前記第６トランジスタのドレインに接続され、ゲートが正確な一定の基準電圧源に接続されている第７トランジスタを備えることを特徴とする請求項１４に記載の容量性フィードバック回路。
【請求項１６】
電圧レギュレータであって、請求項１乃至請求項１５のいずれかに記載の容量性フィードバック回路を備えることを特徴とする電圧レギュレータ。
【請求項１７】
電圧レギュレータであって、
−電圧入力端子と、
−電圧出力端子と、
−入力差動増幅器であって、
＝好ましくはＭＯＳＦＥＴである第１トランジスタと第１電流源の第１直列配置と、
＝好ましくはＭＯＳＦＥＴである第２トランジスタと第２電流源の第２直列配置と、
＝前記第１トランジスタと前記第１電流源の間の第１ノードに接続された第１端子を有し、前記第２トランジスタと前記第２電流源の間の第２ノードに接続された第２端子を有する非線形抵抗器と、を備える差動入力ステージを備え、
前記レギュレータ入力端子に接続される信号入力端子を有する、入力差動増幅器と、
−出力ドライバステージであって、
＝前記入力差動増幅器の出力に接続された電圧入力と、
＝電圧出力と、
＝ＡＣ信号の利得を増加させるために、前記電圧入力においてＡＣインピーダンスを効果的に減少させるような、前記電圧出力において供給される出力電流を表す信号、をフィードバックする電流フィードバックループと、を備える出力ドライバステージと、
−前記レギュレータ出力端子に接続された入力を有し、前記入力ステージのフィードバック入力端子に接続された出力を有する電圧フィードバック手段と、
−入力端子が前記レギュレータ出力端子に接続され、出力端子が前記出力ドライバステージの入力に接続された請求項１乃至請求項１５のいずれかに記載の容量性フィードバック回路と、
を備え、
（ａ）前記非線形抵抗器は、ソースが前記第１ノードに接続され、ドレインが前記第２ノードに接続され、ゲートが一定のバイアス電圧に接続された、好ましくはＭＯＳＦＥＴである第３トランジスタを備えていること、
（ｂ）前記第１電流源は、前記第１トランジスタと電圧基準の間に接続され、
前記第２電流源は、前記第２トランジスタのソースと前記電圧基準の間に接続され、
前記３つのトランジスタは、互いに同じ伝導性タイプのものであること、
（ｃ）前記出力ドライバステージは、
●ソースが可制御インピーダンスに接続され、ゲートが前記入力端子に接続された、好ましくはＭＯＳＦＥＴである入力トランジスタであって、前記可制御インピーダンスは、
●●好ましくはＭＯＳＦＥＴである２つのトランジスタであって、電流ミラー構成として接続され、前記トランジスタの１つめは、ソースが第１供給電圧レベルに接続され、ドレインがバイアス電流源に接続され、前記トランジスタの２つめは、ソースが第１供給電圧レベルに接続され、ドレインが前記入力トランジスタのソースに接続され、ゲートが前記第１トランジスタのゲートおよびドレインに接続された２つのトランジスタを好ましくは備えるものである、入力トランジスタと、
●ソースが第１供給電圧レベルに接続され、ドレインが前記出力端子に接続された、好ましくはＭＯＳＦＥＴである出力トランジスタと、
●前記入力トランジスタのドレインと前記出力トランジスタのゲートの間に結合された電流結合手段であって、
●●電流ミラー構成として接続された、好ましくはＭＯＳＦＥＴである２つのトランジスタであって、一方のトランジスタは、ソースが第２供給電圧レベルに接続され、ドレインが前記入力トランジスタのドレインに接続され、他方のトランジスタは、ソースが前記第２供給電圧レベルに接続され、ドレインが第１バイアス電流源および前記出力トランジスタのゲートに接続され、ゲートが前記一方のトランジスタのゲートおよびドレインに接続された２つのトランジスタを好ましくは備える電流結合手段と、
●前記出力トランジスタに関係付けられた出力電流センサであって、出力電流を表すセンサ出力電流信号を供給し、前記出力電流センサは、前記出力トランジスタと同じ伝導性タイプの、ソースおよびゲートが前記出力トランジスタのソースおよびゲートと並列に接続されたセンサトランジスタを好ましくは備える、出力電流センサと、
●前記センサ出力電流信号から導かれた信号をフィードバックして、前記可制御インピーダンスを制御する電流フィードバックループであって、
●●電流ミラー構成として接続された、好ましくはＭＯＳＦＥＴである２つのトランジスタであって、一方のトランジスタは、ドレインが前記センサ出力電流信号を受けるように接続され、他方のトランジスタは、ドレインが前記入力トランジスタのソースに接続された２つのトランジスタ、を好ましくは備える電流フィードバックループと、を備えること、
のうち１または複数の特徴をさらに有する、ことを特徴とする電圧レギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、キャパシタのように動作するが、実際のキャパシタの特定の欠点を持たないように設計された容量性フィードバック回路に関する。本発明は、特に、電力消費を低くするために設計された電子装置で用いるための線形電圧レギュレータに有用である。電子装置は、典型的には、例えば携帯電話用などのバッテリー駆動の装置である。したがって、以下では、特にそのような適用向けに本発明を説明する。しかしながら、本発明は様々な適用において使用できるものであり、この説明的な適用は、本発明の使用の限定として理解されるものではないことに留意されたい。
【背景技術】
【０００２】
一般に、線形電圧レギュレータは、ノイズおよび／または電圧変動を起こすことがある１次供給電圧を、実質的にノイズや電圧変動がない２次供給電圧に変換することができる装置である。２次電圧レベルは、負荷インピーダンスから理想的には独立しており、したがって、２次電圧を、電子装置内の集積回路（ＩＣ）などの電子構成要素向けの入力供給電圧として用いることができる。
【０００３】
図１Ａは、入力供給電圧ＶＩＮを受けるための入力端子１１と、安定化された出力電圧ＶＯＵＴを供給するための出力端子１２とを有する電圧レギュレータ１０の一般的な設計を模式的に示している。レギュレータ１０は、可制御の電流伝達手段１３を備え、これは、入力１１に接続される第１端子１３ａと、出力１２に接続される第２端子１３ｂとを有するＦＥＴとして示されており、入力電圧から必要な出力電流を供給する。前記電流伝達手段１３は、演算増幅器１４から制御信号を受ける制御端子１３ｃを有する。演算増幅器１４は、出力電圧ＶＯＵＴと安定基準電圧ＶＲＥＦとの比較、例えばバンドギャップを基にその出力信号を生成する。示された例においては、ＦＥＴをｎ型（例えばＮＭＯＳ）として実施した場合、増幅器１４は、基準電圧ＶＲＥＦに接続された非反転入力１４ａと、直列に接続された２つの抵抗器１５ａおよび１５ｂを備えたフィードバックループ１５を通じて出力端子１２に結合された反転入力１４と、を有する。出力電流消費の増加によって出力電圧が降下した場合、増幅器１４は、前記電流伝達手段１３を制御し、出力に向けて電流を増加させる。
【０００４】
安定化された出力電圧ＶＯＵＴによって駆動されるＩＣのセットを、１６で示す。これは、レギュレータ１０への負荷を表している。
【０００５】
一般に、このレギュレータは、多目的のレギュレータであり、数多くの様々な適用における使用を意図している。したがって、駆動される回路の数およびその種類は、実際の適用に依存し、事前には不明である。この場合、負荷インピーダンスは様々に変化するであろう。いずれの場合でも、動作中には、負荷により消費される電流の量は、様々に変化し得る。これは、負荷の実効インピーダンスも変化し得ることを意味する。フィードバックループを備える装置においては一般的なように、これらは、共振が起こり得るという点で、出力負荷インピーダンスに対して敏感である。したがって、レギュレータの安定性を確保するために、負荷キャパシタ１７Ａを出力１２に接続する。当業者には明確であるように、この負荷キャパシタ１７Ａは、レギュレータの周波数特性における主極を定める必要があり、よって、出力１２から見た容量値も、比較的大きなものである必要がある。
【０００６】
負荷キャパシタを実施するには、基本的に２つの選択肢がある。第１の選択肢は、図１Ａに示したように、外部キャパシタを出力１２に接続することである。この選択肢は、いくつかの不利な点を有する。レギュレータを正しく機能させるために、外部キャパシタは、レギュレータの製造業者により指定される値を有する必要がある。しかし、実際には、キャパシタを選択するのはユーザであり、また、指定された値を有するキャパシタの入手可能性も、問題となり得る。さらに、キャパシタは、その種類により様々に異なる寄生容量を有しており、レギュレータの安定性は、外部キャパシタの抵抗値に対して敏感である。
【０００７】
したがって、代わりの選択肢は、レギュレータチップ内に集積化された内部キャパシタを使用することである。この解決策を、図１Ｂに示す。これは、図１Ａと類似しているが、外部負荷キャパシタ１７Ａに換えて、出力端子１２とキャパシタ１４のフィードバック入力端子１４ｂとの間に接続された内部負荷キャパシタ１７Ｂが設けられている。
【０００８】
チップ内に集積化された内部キャパシタに関する問題は、キャパシタが、キャパシタの容量値に比例して、比較的広いチップ面積を占めるという点である。この問題は、よく知られているミラー効果（Miller-effect）によって軽減される。簡単に述べると、フィードバックキャパシタ１７Ｂが、その出力からその入力へと並列に接続されたループの利得により乗算されたその固有の容量値に等しい実効容量、すなわち、図１Ｂの例においては、伝達手段（ＦＥＴ）１３の利得と組み合わされた増幅器１４の利得を有する。
【０００９】
上述した図１Ｂの代わりの解決策は、それ自体が既知であり、例えば米国特許第６, ０８４, ４７５号により知られている。この公報は、後に続く２つの増幅器ステージと、前記２つのステージ間の中間ノードと、増幅器出力と前記中間ノードの間に結合されたフィードバックキャパシタと、を有する増幅器の設計を示している。
【００１０】
フィードバックキャパシタ１７Ｂは、出力１２に接続される入力１７ＢＩＮと、電圧レギュレータの増幅器１４内のノードに接続される出力１７ＢＯＵＴとを有する容量性装置とみなすことができる。その入力に見られる容量性動作は、フィードバックキャパシタ１７Ｂが、ＡＣ入力電圧をＡＣ出力電流に変換し、これによりＡＣ電流フィードバックを供給することを意味している。前記米国特許第６，０８４，４７５号に示された設計の不利な点は、フィードバックキャパシタの出力端子が、低インピーダンスノードに接続されている点であり、より詳細には、ＮＭＯＳＦＥＴのドレインおよびゲートが、ダイオード構成として接続されている点である。したがって、フィードバックキャパシタにより生成されたフィードバック電流の一部が、このＮＭＯＳＦＥＴを通じて多量に失われる。このように、所望の実効フィードバック電流を得るためには、フィードバックキャパシタを、さらに相対的に大きくする必要がある。前記米国特許第６，０８４，４７５号に示された設計の他の不利な点は、前記ＭＯＳＦＥＴが、第２のＮＭＯＳＦＥＴに電流ミラー構成として接続され、そのドレイン端子にバイアス電流を受けるという点に関する。ミラーの合計ゲート容量を充電するために、増加したバイアス電流が必要であり、これは、電力消費および消散の点で不利である。さらに、フィードバックキャパシタにより生成されたフィードバック電流の一部が、多量に失われる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の全体的な目的は、フィードバック電流がより効率的に使用される、改善された容量性フィードバック回路を提供することである。
【課題を解決するための手段】
【００１２】
本発明の重要な観点によると、改善された容量性フィードバック回路は、その出力端子が高インピーダンスノードに接続されたフィードバックキャパシタを備える。好ましくは、このノードにおけるインピーダンスは、少なくとも１０ＭΩである。
【００１３】
好ましい実施形態においては、改善された容量性フィードバック回路は、バイアス電流ソースを有する第１ブランチと、増幅素子と、直列に接続された電流センサと、を備え、増幅素子は、高インピーダンスの制御端子を有する。フィードバックキャパシタは、その出力端子が前記制御端子に接続されている。電流−電圧変換フィードバックループは、前記制御端子に接続された高インピーダンスの出力端子を有する。
【発明を実施するための最良の形態】
【００１４】
図２は、電圧入力端子２１と、電流出力端子２２とを有する、参照番号２０で概略的に示された本発明に係る容量性フィードバック回路を模式的に示している。この回路２０は、図１Ｂに示されるフィードバックキャパシタ１７Ｂの換わりに使用することができる。容量性フィードバック回路２０は、入力２１に接続される第１端子と、高インピーダンスノードＮに接続される第２端子とを有するフィードバックキャパシタ２３を備える。好ましくは、このノードのインピーダンスは、少なくとも１０ＭΩである。電圧入力２１における電圧レベルを上げたとすると、これは、キャパシタ２３からノードＮへの出力電流の流入を惹き起こす。ノードＮにおける高インピーダンスによって、この電流は、ノードＮにおける電圧レベルの急速な増加をもたらす。安定した状態、すなわち電圧および電流が一定のままの状態に達したとすると、このような安定状態においては、ノードＮの高インピーダンスにより、ノードＮから（ＡＣグラウンド、すなわち電圧供給のいずれかに向けて）流出する電流は非常に小さく、実質的に０となる。
【００１５】
容量性フィードバック回路２０は、第１供給電圧ＶＤと第１供給電圧ＶＤより低い電圧レベルを有する第２供給電圧ＶＳとの間に直列に接続された、バイアス電流源２５と増幅素子２６と電流センサ２７とを有する第１ブランチ２４を、さらに備える。増幅素子２６は、前記ノードＮに接続された高インピーダンス制御端子２６ｃを有する。電流センサ２７は、前記ノードＮに接続された高インピーダンス出力端子２８ｃを有する電流−電圧変換フィードバックループ２８の一部である。
【００１６】
増幅回路２６は、その制御端子２６ｃにおいて変化する電圧に応答し、これに応じて、第１ブランチ２４の電流を変化させる。これは、センサ２７によって検出され、フィードバックループ２８を通じて、電圧の変化がノードＮに印加される。フィードバックループ２８は、印加されたフィードバック電圧が、入力２１における入力電圧の変化に対応するがその反対方向の変化を有しており、フィードバックキャパシタ２３によりノードＮにて惹き起こされた電圧変化を打ち消すように設計される。
【００１７】
図２に示される好適な実施形態において、電流センサ２７は、センサ２７を通じて電流Ｉ２７を反射する電流出力信号ＩＳを供給する出力２７ｃを有する。フィードバックループ２８は、電流センサ２７の前記電流出力２７ｃに接続された反転電流入力２９ａと、基準電流ＩＲＥＦを受けるために接続された非反転入力２９ｂとを有する増幅器２９を備える。増幅器２９は、ノードＮに接続された電圧出力２９ｃ（高インピーダンス）をさらに有する。代案として、電流センサ２７を、出力電圧信号を生成する装置としてもよく、比較器２９を、入力電圧を受ける装置としてもよいが、上述した設計が、電流消費が一般的により低いため好ましい。
【００１８】
図２に示される好適な実施形態において、電流センサ２７は、増幅素子２６と前記第１供給電圧ＶＤの間に接続され、バイアス電流源２５は、増幅素子２６と前記第２電圧ＶＳの間に接続され、一方で出力端子２２は、増幅素子２６とバイアス電流源２５の間のノードに接続される。このような場合は、以下に説明するように、出力端子２２での出力電流ＩＯＵＴにおける変化は、入力２１での入力電圧ＶＩＮにおける変化の符号と反対の符号を有する。
【００１９】
再度、電圧入力２１における電圧レベルを上げたとすると、結果としてのノードＮにおける電圧レベルの増加が、電流Ｉ２７の増加を生じさせ、かつ、電流Ｉ２７と出力電流ＩＯＵＴの合計がバイアス電流源２５により決められた一定のバイアス電流ＩＢＩＡＳに等しいことから、対応する出力電流ＩＯＵＴの減少を生じさせる。増加した電流Ｉ２７は、比較器２９の反転入力２９ａにて受信されるセンサ信号ＩＳの増加を生じさせ、ノードＮにおける電圧の低下を惹き起こす。
【００２０】
代わりに、出力端子２２を、増幅素子２６と電流センサ２７の間のノードに接続することもできる。このような場合、出力端子２２における出力電流ＩＯＵＴの変化は、当業者には明らかなように、入力２１における入力電圧ＶＩＮの変化の符号に等しい符号を有する。
【００２１】
また、当業者には明らかなように、電流センサ２７を、増幅素子２６と前記第２供給電圧ＶＳの間に接続し、バイアス電流源２５を、増幅素子２６と前記第１供給電圧ＶＤの間に接続し、一方で出力端子２２を、増幅素子２６の一方の端子に接続することも可能である。
【００２２】
図３は、修正回路としての実施に適した、図２の容量性フィードバック回路２０の好適な実施形態をより詳細に示す図である。
【００２３】
図３の好適な実施形態において、増幅素子２６は、ソースが出力端子２２に接続され、ゲートが前記ノードＮに接続された第１のＮＭＯＳトランジスタ３１として実現される。増幅素子２６は、例えばバイポーラトランジスタなどの他の種類のトランジスタによって実現することもできるが、ゲートとソース／ドレインとの間の高インピーダンスを考慮すると、ＭＯＳＦＥＴが好ましいことに留意されたい。さらに、ノードＮの高インピーダンスを保つために、第１のＮＭＯＳトランジスタ３１のゲートは、そのソースまたはそのドレインには接続されないことに留意されたい。
【００２４】
図３の好適な実施形態において、バイアス電流源２５は、ソースが第２供給電圧ＶＳに接続され、ドレインが出力端子２２に接続され、ゲートが正確な一定バイアス電圧ＶＢＩＡＳのソースに接続された第２のＮＭＯＳトランジスタ３２として実現される。
【００２５】
図３の好適な実施形態においては、電流センサ２７は、電流ミラー構成として接続された２つのＰＭＯＳトランジスタ３３，３４の組合せとして実現される。より詳細には、電流センサ２７は、ソースが第１供給電圧ＶＤに接続され、ドレインが第１のＮＭＯＳトランジスタ３１のドレインに接続された第３のＰＭＯＳトランジスタ３３を備え、ソースが第１供給電圧ＶＤに接続され、ゲートが第３のＰＭＯＳトランジスタ３３のゲートおよびドレインに接続された第４のＰＭＯＳトランジスタ３４をさらに備える。第４のＰＭＯＳトランジスタ３４のドレインは、電流センサ２７の出力端子２７ｃとして動作する。第３のＰＭＯＳトランジスタ３３のソース−ドレイン経路に流れる電流Ｉ２７はいずれも、これに等しい、または比例する、第４のＰＭＯＳトランジスタ３４のソース−ドレイン経路に流れる電流ＩＳを生じさせる。
【００２６】
図３の好適な実施形態においては、増幅器２９は、電流ミラー構成として接続された２つのＮＭＯＳトランジスタ３５，３６の組合せとして実現される。より詳細には、増幅器２９は、ソースが第２供給電圧ＶＳに接続され、ドレインが第４のＰＭＯＳトランジスタ３４のドレインに接続された第５のＮＭＯＳトランジスタ３５を備え、ソースが第２供給電圧ＶＳに接続され、ゲートが第５のＮＭＯＳトランジスタ３５のゲートおよびドレインに接続された第６のＮＭＯＳトランジスタ３６をさらに備える。第６のＮＭＯＳトランジスタ３６のドレインは、比較器２９の出力端子２９ｃとして動作し、前記ノードＮに接続される。第６のＮＭＯＳトランジスタ３６のドレインは、増幅器２９の非反転入力２９ｂとしても動作し、基準電流源３７からの基準電流ＩＲＥＦを受ける。基準電流源３７は、本実施形態においては、ソースが第１供給電圧ＶＤに接続され、ドレインが第６のＮＭＯＳトランジスタ３６のドレインに接続され、ゲートが正確な一定基準電圧ＶＶＲＥＦのソースに接続された第７のＰＭＯＳトランジスタ３７として実施される。
【００２７】
本発明は、さらに、入力電圧信号を受ける図１Ａの増幅器１４のような差動増幅器または比較器の入力ステージに関する。このような入力ステージは、通常、並列に接続された２つのＭＯＳＦＥＴを備え、これらのソースは互いに結合されており、これらの各ゲートは、入力ステージの各入力端子を構成する。時には、平衡において、差動ステージの利得が比較的低いことも望ましいであろう。このために、ＭＯＳＦＥＴを、これらのソース経路に抵抗器を含めることによって劣化させることが知られている。しかしながら、このような従来技術の解決策の不利な点は、応答速度が減少することであり、これは悪いＡＣ動作、特に悪い一時的な応答をもたらす。
【００２８】
本発明によると、この問題は、２つのＭＯＳＦＥＴの２つのソースを接続する非線形抵抗器を配置することによって除去され、または少なくとも減少する。有利なことに、この非線形抵抗器は、図４Ａ〜図４Ｄを参照して以下に説明するように、一定のゲート電圧にバイアスされたＭＯＳＦＥＴとして実現することができる。
【００２９】
図４Ａは、第１電圧入力端子４１と、第２電圧入力端子４２とを有する、従来技術による差動増幅器の入力ステージ４０の一部を模式的に示している。入力ステージ４０は、第１のＮＭＯＳトランジスタ４３と、第２のＮＭＯＳトランジスタ４４とを備え、これらのソースは共にノードＸに接続され、これらのドレインは各負荷４５，４６に接続される。バイアス電流ＩＢＩＡＳを供給する共通のバイアス電流源４７が、前記ノードＸと電圧基準ＶＳの間に接続される。トランジスタ４３，４４は、ドレインが各負荷４５，４６に接続される。あるいは、当業者には明白であるように、ＰＭＯＳトランジスタを有する実施形態も可能である。
【００３０】
図４Ｂは、差動増幅器の従来技術による入力ステージ４０’の類似部分を模式的に示している。ここでは、前記ＮＭＯＳトランジスタ４３，４４と前記ノードＸの間に各抵抗器４７，４８を置いて利得を減少させることにより、ソースを劣化させている。２つの各抵抗器４８，４９は、同一の抵抗Ｒを有する。
【００３１】
図４Ｃは、差動増幅器の従来技術による入力ステージ４０”の類似部分を模式的に示している。これは、図４Ｂの従来技術入力ステージ４０’と同等の動作を有するが、ここで２つのＮＭＯＳトランジスタ４３，４４は、各電流源５１，５２に接続され、抵抗器５３が、２つのトランジスタの２つのソースを接続する。２つの電流源５１，５２は、同一のバイアス電流ＩＢＩＡＳ／２を供給する。抵抗器５３は、２倍の抵抗２Ｒを有する。
【００３２】
入力ステージ４０”が平衡している限り、ステージ機能は満足される。しかしながら、入力ステージ４０”が平衡していない場合、すなわち、比較的大きな電圧差が２つの入力４１および４２の間に存在する場合、利得の減少によってステージの応答が遅くなる。
【００３３】
図４Ｄは、差動増幅器の入力ステージ５０の類似部分を模式的に示している。これは、本発明に従って、固定の抵抗器５３に換えて非線形抵抗器５４を設けた点が改善されている。示された好適な実施形態において、この非線形抵抗器５４は、一定のゲート電圧にバイアスされた第３のＮＭＯＳＦＥＴとして実施される。より詳細には、ＮＭＯＳＦＥＴ５４は、当業者には明らかなように、ソースが第１のＮＭＯＳトランジスタ４３のソースに接続され、ドレインが第２のＮＭＯＳトランジスタ４４のソースに接続され、ゲートが、例えばバンドギャップソースによって供給される一定のバイアス電圧ＶＢＩＡＳに接続されている。
【００３４】
平衡において、本発明に係る入力ステージ５０は、図４Ｃの入力ステージ４０”のように動作する。第３のＮＭＯＳＦＥＴ５４のドレインおよびソース端子の間の電圧差が比較的小さい場合、第３のＮＭＯＳＦＥＴ５４は、電圧降下に比例する電流を生成し、換言すれば、一定の抵抗を有する抵抗器のように動作する。例えば入力の１つにおいて一過性の場合に起こり得るように、第３のＮＭＯＳＦＥＴ５４のドレインおよびソース端子の間の電圧差が比較的大きい場合、第３のＮＭＯＳＦＥＴ５４は、比例的に大きな電流よりも多くを生成し、換言すれば、減少した抵抗を有し、入力ステージ５０が、一層、増加した利得を有する図４Ａの入力ステージ４０のように動作する。よって、入力ステージは、可能な限り早く平衡状態に戻る。実験は、わずか１μｓ以内の、５％またはより良好な精度によって、出力電圧の目標値を回収することが可能であることを示している。
【００３５】
本発明は、さらに、電圧レギュレータの出力ドライバステージに関する。実際には、電圧レギュレータは、動作の間に電流消費が変化することがあるＩＣのような電力装置に用いられる。多くの場合、増加した負荷電流は、同等の負荷抵抗の減少をもたらすことがあり、これは一方で、レギュレータの周波数特性における、望ましくない主極のずれをもたらす。他の影響は、最後のステージの利得を減少させる場合があることである。本発明は、出力電流が増加する状況において出力ステージの利得を増加させることによる、これらの問題に対する解決策を提案する。これにより、出力ステージの利得が減少した場合に、ＦＥＴドライバの利得を増加させ、全体的な利得を実質的に一定のレベルに維持する。このために、本発明は、図５Ａ〜図５Ｂを参照して以下に説明するように、出力ステージに出力電流センサを設け、増幅器の利得の制御として、検出した電流を出力ステージの入力側にフィードバックし、増加した出力電流を増加した利得に一致させることを提案する。
【００３６】
図５Ａは、電圧レギュレータの出力ドライバステージ６０の従来技術による設計を模式的に示している。出力ドライバステージ６０は、電圧入力端子６１と、電圧出力端子６２とを有する。ドライバステージ６０は、ソースが第１供給電圧レベルＶＤに接続され、ゲートが入力端子６１に接続された第１のＰＭＯＳトランジスタ６３を備える。ドライバステージ６０は、電流ミラー構成として接続された２つのＮＭＯＳトランジスタをさらに備える。より詳細には、第２のＮＭＯＳトランジスタ６４は、ソースが第２供給電圧レベルＶＳに接続され、ドレインが第１のＰＭＯＳトランジスタ６３のドレインに接続されている。第３のＮＭＯＳトランジスタ６５は、ソースが前記第２供給電圧レベルＶＳに接続され、ドレインが、前記第１供給電圧レベルＶＤに結合され第１バイアス電流ＩＢＩＡＳを生成する第１バイアス電流源６６に接続され、ゲートが第２のＮＭＯＳトランジスタ６４のゲートおよびドレインに接続される。ドライバステージ６０は、ソースが前記第１供給電圧レベルＶＤに接続され、ゲートが第３のＮＭＯＳトランジスタ６５のドレインに接続され、ドレインが出力端子６２に接続された第４の、すなわち、出力ＰＭＯＳトランジスタ６７をさらに備える。出力負荷は、抵抗器Ｒとして示され、出力電流ＩＬＯＡＤを消費する。示された例においては、ドライバステージ６０は、反転ステージとして実施される。
【００３７】
入力６１における入力電圧の増加は、第１トランジスタ６３を通る電流を減少させる。これは、第３トランジスタ６５を通る電流において、類似した減少として反映される。これにより、バイアス電流ＩＢＩＡＳの大部分が、出力トランジスタ６７のゲートに向かって流れ、出力６２における出力電圧の低下をもたらす。
【００３８】
図５Ｂは、従来技術による出力ドライバ６０を簡易に表している。ここで、出力トランジスタ６７は、増幅器６８によって駆動されるものとして示されている。以下において、この増幅器６８の利得はαで示し、一方で、出力トランジスタ６７の利得はγで示す。これにより、増幅器６８は、出力トランジスタ６７のゲートにおいて、ゲート電圧αＶＩＮを供給する。出力トランジスタ６７は、出力負荷電流ＩＬＯＡＤ＝α・γ・ＶＩＮを供給する。負荷インピーダンスＲに応じて、出力電圧ＶＯＵＴは、値Ｒ・α・γ・ＶＩＮを有する。すなわち、出力ドライバ６０の電圧利得は、ＶＯＵＴ／ＶＩＮ＝Ｒ・α・γとして表すことができる。
【００３９】
レギュレータにおいては、出力電圧ＶＯＵＴは、一定である必要がある。次いで、負荷の電流消費が増加すると、Ｒ・γの積が減少する。より詳細には、このような積は、実質的に、ＬＬＯＡＤの逆平方根に比例する。このような減少は、クローズループの調整特性に影響を及ぼす。
【００４０】
図５Ｃは、例えば、“簡素なスケーラブルＣＭＯＳ線形レギュレータ構造（Simple Scalable CMOS Linear Regulator Architecture）”、ポスターセッション（poster session）ＥＳＳＣＩＲ２００１において、Ｒ．アンセユニス（Antheunis）らが説明したような、同調増幅器６８によるこの問題の解決策を提供する、従来技術による試みの第１のタイプを示している。同調増幅器６８は、直列に接続される３つのトランジスタＴ１，Ｔ２，Ｔ３、および電流源ＩＲＥＦによって実現される。２つの動作条件を説明する。出力電流ＩＬＯＡＤが低い場合、入力トランジスタＴ３は、出力トランジスタ６７ならびに第１および第２トランジスタＴ１およびＴ２により形成されたミラーによって、出力トランジスタ６７ならびに第１および第２トランジスタＴ１およびＴ２により形成されたミラーを介して、出力トランジスタ６７を通って流れる電流を駆動する。これらの第１および第２トランジスタＴ１およびＴ２を通って流れる電流は、低いものである。基準電流ＩＲＥＦは、第２トランジスタＴ２を通って流れる電流よりも大きく、第１トランジスタＴ１を挟んでいる。事実上、出力トランジスタ６７および第２トランジスタＴ２によって形成されるミラーのみが、アクティブである。
【００４１】
出力電流ＩＬＯＡＤが高い場合、第１および第２トランジスタＴ１およびＴ２を通して流れる電流は高い。基準電流ＩＲＥＦは、第１および第２トランジスタＴ１およびＴ２に吸収され、第１トランジスタＴ１は、もはや挟まれなくなる。ここで、第１および第２トランジスタＴ１およびＴ２の組合せを、１つのより小さなトランジスタとみなすことができ、このより小さなトランジスタおよび出力トランジスタ６７により構成される回路の利得は増加する。
【００４２】
この従来技術によるアプローチの１つの不利な点は、回路がフィードフォーワード回路である点である。利得は、出力電流ＩＬＯＡＤに情報を持たせることなく同調され、方法は、入力トランジスタＴ３を通って流れる電流に完全に頼っている。
【００４３】
図５Ｄは、例えば米国特許第５，９８２，２２６号に開示されるような、上述の問題の解決策を提供する従来技術による試みの第２のタイプを示している。しかしながら、実際には、前記問題は解決されておらず、出力トランジスタ６７が駆動される速度を増加することによる補償を提供しているだけである。入力トランジスタＴ４は、ソースが出力トランジスタ６７のゲートに接続され、これにより出力トランジスタ６７を駆動している。電流検出トランジスタＴ１（出力トランジスタ６７より小さい）も、ゲートがソース入力トランジスタＴ４のドレインに接続されている。第３トランジスタＴ３は、入力トランジスタＴ４のソース経路に接続され、かつ、第２トランジスタＴ２に接続されて電流ミラーを形成し、第２トランジスタＴ２は、電流検出トランジスタＴ１に直列に接続されている。電流検出トランジスタＴ１に流れる電流は、前記第２および第３トランジスタＴ２およびＴ３を介してミラーされ、入力トランジスタＴ４をバイアスする。その結果、出力電流ＩＬＯＡＤが増加した場合に、ブランチＴ３／Ｔ４の電流も増加し、出力トランジスタ６７の大きなゲート容量を、より簡単に充電または放電することができる。
【００４４】
本発明は、上述の問題の解決策を提案するドライバステージを提供する。解決策は、図５Ｃの従来技術による解決策を参照して上に述べたように、同調増幅器６８においてバイアスされるが、ここでは図５Ｃのフィードフォーワード方法の代わりに、フィードバック方法に基いている。このような発明的なドライバステージ７０を、図５Ｅに模式的に示す。本発明に係るドライバステージ７０は、従来技術によるステージ６０と同等のものであるが、負荷電流の増加に応答して入力トランジスタ６３のソース線のインピーダンスを減少させるのに効果的な電流フィードバックループ７１を備えることにより改善されている。図５Ｅにおいて、この電流フィードバックループ７１は、出力トランジスタ６７に結合される出力電流センサＴｓと、入力トランジスタ６３のソース線に組み込まれた可制御抵抗器Ｒｄとを備えて示されており、この可制御抵抗器Ｒｄは、前記出力電流センサＴｓにより供給される出力センス電流Ｉｓにより制御されている。示された実施形態において、出力電流センサＴｓは、ＰＭＯＳトランジスタとして実施され、ソースおよびゲートが出力トランジスタ６７のソースおよびゲートに並列に接続されており、これにより、このＰＭＯＳセンサトランジスタＴｓのソース−ドレイン電流は、出力電流ＩＬＯＡＤに同等または少なくとも比例する。好ましくは、出力電流センサトランジスタＴｓは、出力トランジスタ６７よりも小型であり、したがって出力センス電流Ｉｓは、出力電流ＩＬＯＡＤよりも小さい。
【００４５】
動作は、以下の通りである。出力電流ＩＬＯＡＤが小さい場合、出力センス電流Ｉｓもまた小さく、可制御抵抗器Ｒｄは、最大の抵抗値になるように制御される。よって、入力トランジスタ６３は、この抵抗器Ｒｄにより劣化され、入力トランジスタ６３の利得は小さくなる。逆に、出力電流ＩＬＯＡＤが高い場合、出力センス電流Ｉｓも高く、可制御抵抗器Ｒｄは、最小の抵抗値になるように制御される。よって、入力トランジスタ６３の劣化は減少し、入力トランジスタ６３の利得は増加する。可能な実施形態においては、出力電流ＩＬＯＡＤがその最大値に達した場合、可制御抵抗器６３の抵抗値は、ゼロまで減少する。
【００４６】
こうして、出力電流ＩＬＯＡＤが増加／減少した場合、入力トランジスタ６３の利得も増加／減少し、全体的な電圧利得ＶＯＵＴ／ＶＩＮを、実質的に一定に維持する。
【００４７】
本発明により提案される、ドライバ設計のさらなる利点は、入力トランジスタ６３を通って流れる電流が実質的に一定な点である。この結果として、入力トランジスタ６３のトランスコンダクタンスは、出力電流ＩＬＯＡＤが変化した際に実質的に一定のままとなり、利得αの同調は、可制御劣化抵抗器Ｒｄにのみ依存する。
【００４８】
図５Ｆは、電流フィードバックループ７１および可制御抵抗器Ｒｄの好適な実施形態を、より詳細に示している。可制御抵抗器Ｒｄは、電流ミラー構成におけるバイアストランジスタＴＢに接続された、入力トランジスタ６３のソース線に組み込まれた抵抗トランジスタＴＲを備えている。このバイアストランジスタＴＢは、第２バイアス電流ＩＢＩＡＳ．２を生成する第２バイアス電流源７４に結合される。
【００４９】
より詳細には、ＰＭＯＳ抵抗トランジスタＴＲは、ソースが前記第１供給電圧レベルＶＤに接続され、ドレインが入力トランジスタ６３のソースに接続される。ＰＭＯＳバイアストランジスタＴＢは、ソースが前記第１供給電圧レベルＶＤに接続され、ドレインが、前記第２電圧供給レベルＶＳに結合された前記第２バイアス電流源７４に接続される。抵抗トランジスタＴＲおよびバイアストランジスタＴＢのゲートは、互いに接続され、かつバイアストランジスタＴＢのドレインに接続される。
【００５０】
電流フィードバックループ７１は、電流ミラー構成として接続された２つのＮＭＯＳトランジスタ７７，７８を備え、入力トランジスタ６３のソースに向けてセンサ出力電流ＩＳをミラーするように配置されている。より詳細には、ＮＭＯＳトランジスタ７７は、ソースが前記第２供給電圧レベルＶＳに接続され、ドレインがＰＭＯＳセンサトランジスタＴＳのドレインに接続される。ＮＭＯＳトランジスタ７８は、ソースが前記第２供給電圧レベルＶＳに接続され、ゲートがＮＭＯＳトランジスタ７７のゲートおよびドレインに接続され、ドレインが、入力トランジスタ６３のソースと抵抗トランジスタＴＲのドレインの間のノードＰに接続される。
【００５１】
このように、ＮＭＯＳトランジスタ７８は、前記ノードＰから第２供給電圧レベルＶＳに向けて、フィードバック電流ＩＦを引き出し、このフィードバック電流ＩＦは、センサ出力電流ＩＳに比例する。望まれる場合、ＮＭＯＳトランジスタ７８を、ＮＭＯＳトランジスタ７７よりも小型にすることができ、これにより、フィードバック電流ＩＦをセンサ出力電流ＩＳよりも小さくすることができる。
【００５２】
出力電流ＩＬＯＡＤが小さい場合、出力センス電流ＩＳも、したがってフィードバック電流ＩＦも小さい。ＡＣ信号については、入力トランジスタ６３のソースは、ＮＭＯＳトランジスタ７８の抵抗（ＮＭＯＳトランジスタ７８は線形モードで動作するため、非常に高い）に並列する抵抗トランジスタＴＲ（実質的に一定）の抵抗と等しいＡＣグラウンド（すなわち供給線のいずれか）に対する抵抗を“見る”ことになる。
【００５３】
出力電流ＩＬＯＡＤが高い場合、出力センス電流ＩＳも、したがってフィードバック電流ＩＦも高い。入力トランジスタ６３を通して流れる電流は、実質的に一定である（第１バイアス電流源６６および電流ミラー６４／６５により決定される）。抵抗トランジスタＴＲの抵抗は、まだ実質的に一定である。しかしながら、ＮＭＯＳトランジスタ７８の抵抗は、フィードバック電流ＩＦ（Ｒ＝Ｖ／Ｉ、ここで、Ｖは使用される技術に応じた初期の電圧である）が増加したために、ここでかなり小さくなる。よって、入力トランジスタ６３のソースは、ＡＣグラウンドへの減少した抵抗を“見る”ことになる。
【００５４】
図６は、上述の発明的なステージが１つの回路上に集積された電圧レギュレータ１００の回路図を模式的に示している。電圧レギュレータ１００は、電圧入力端子１０１と、電圧出力端子１０２とを有する。入力差動増幅器は、参照番号１１０で概略的に示されている。入力ステージは、図４Ｄを参照して上述したように、参照番号１２０で概略的に示されている。この入力ステージ１２０の信号入力端子１２１は、レギュレータ入力端子１０１に接続され、第１入力トランジスタ４３のゲートに接続し、電圧フィードバック入力端子１２２は、第２入力トランジスタ４４のゲートに接続する。第１のＮＭＯＳ入力トランジスタ４３のドレインは、第３のＰＭＯＳ入力トランジスタ１１１のドレインに接続され、第４のＰＭＯＳ入力トランジスタ１１２と共に、電流ミラートポロジーとして接続される。第２のＮＭＯＳ入力トランジスタ４４のドレインは、第５のＰＭＯＳ入力トランジスタ１１３のドレインに接続され、第６のＰＭＯＳ入力トランジスタ１１４と共に、電流ミラートポロジーとして接続される。第４のＰＭＯＳ入力トランジスタ１１２のドレインは、第７のＮＭＯＳ入力トランジスタ１１５のドレインに接続され、第８のＮＭＯＳ入力トランジスタ１１６と共に、電流ミラートポロジーとして接続される。第６のＰＭＯＳ入力トランジスタ１１４のドレインは、第８のＮＭＯＳ入力トランジスタ１１６のドレインに接続され、このノードは、入力差動増幅器１１０の出力ノード１１９である。
【００５５】
出力ドライバステージは、図５Ｆを参照して上述したように、参照番号１３０により概略的に示されている。出力ドライバステージ１３０の入力端子６１は、入力差動増幅器１１０の出力ノード１１９に接続される。
【００５６】
電圧フィードバック回路は、抵抗電圧分割器を備え、ここでは抵抗器１４０として示され、入力端子が出力ドライバステージ１３０の出力端子１３２に接続され、出力端子が入力差動増幅器１１０の入力ステージ１２０のフィードバック入力端子１２２に接続され、電圧レギュレータ１００の入力に向けて、電圧レギュレータ１００の出力電圧ＶＯＵＴを表す電圧信号をフィードバックする。
【００５７】
容量性フィードバック回路は、図３を参照して上述したように、参照番号１５０により概略的に示されている。この容量性フィードバック回路は、入力端子１２１が出力ドライバステージ１３０の出力端子１３２に接続され、出力端子２２がドライバステージ１３０の入力端子６１に接続され、ドライバステージ１３０の入力に向けて、電圧レギュレータ１００の出力電圧を表す電流信号をフィードバックする。この観点から、電圧レギュレータ１００は、入力ステージ１１０と、出力ステージ１３０とを備える２ステージ設計を有すること、および、容量性フィードバック回路１５０により実施される電流フィードバックループは、前記２ステージの間のインターステージノード１１９／６１に結合されることに留意されたい。このような設計がより良い安定性を提供することは、証明可能である。
【００５８】
当業者には、本発明が上述の好適な実施形態に限定されないこと、しかし、様々な変形および修正が、添付の特許請求の範囲に定義される本発明の保護的な範囲内で可能であることが明白であろう。
【図面の簡単な説明】
【００５９】
本発明のこれらおよび他の観点、特性および利点を、以下の、本発明に係る容量性フィードバック回路の好適な実施形態の記述によって、図面を参照してさらに説明する。図面において、同様の参照番号は、同一または類似の部分を示す。
【図１Ａ】図１Ａは、従来技術の電圧レギュレータを模式的に示している。
【図１Ｂ】図１Ｂは、従来技術の電圧レギュレータを模式的に示している。
【図２】図２は、本発明に係る容量性フィードバック回路を模式的に示している。
【図３】図３は、図２の容量性フィードバック回路の詳細な実施を模式的に示している。
【図４Ａ】図４Ａは、差動増幅器の入力ステージを模式的に示している。
【図４Ｂ】図４Ｂは、差動増幅器の入力ステージを模式的に示している。
【図４Ｃ】図４Ｃは、差動増幅器の入力ステージを模式的に示している。
【図４Ｄ】図４Ｄは、本発明に係る差動増幅器の入力ステージを模式的に示している。
【図５Ａ】図５Ａは、従来技術の出力ドライバを模式的に示している。
【図５Ｂ】図５Ｂは、従来技術の出力ドライバを簡易に表している。
【図５Ｃ】図５Ｃは、従来技術の出力ドライバを模式的に示している。
【図５Ｄ】図５Ｄは、従来技術の出力ドライバを模式的に示している。
【図５Ｅ】図５Ｅは、本発明に係る出力ドライバを模式的に示す簡易図である。
【図５Ｆ】図５Ｆは、本発明に係る出力ドライバの好適な実施形態を示している。
【図６】図６は、本発明に係る電圧レギュレータを模式的に示す図である。
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【図２】
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【図３】
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【図６】
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【国際調査報告】
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