(57)【要約】可変閾値スライサ段を有する受信器が、オーバサンプリングされた生復調データのサンプルを非同期に供給するための復調器（１４）と、オーバサンプリングされたデータを２ビットまでの期間によって遅延させるためのシフトレジスタ（６０）とを有する。二つの連続するビット期間におけるほぼ中間点に対応する段（６２、７２）におけるサンプルが、ビットスライサ（２２）にもたらされるべき信号（ｆＸｎ）を形成するように組み合わされる。ビットスライサ（２２）からのビットストリーム信号は、二つの縦続接続されたシフトレジスタ（３０、３２）によって２ビット期間の間遅延させられ、出力信号（３４）を生成するためにビットの中心で遅延させられたスライス信号（Ｂｎ−２）をサンプリングするためにデータレートでクロック信号を生成するためのクロック再生回路（７４）に同時にもたらされる。
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【特許請求の範囲】
【請求項１】
復調周波数シフトキー信号からデータビットの値を決定する方法であって、前記復調信号から再生される生データをオーバサンプリングするステップと、前記生データのサンプルを遅延させるステップと、ビットスライスされるべきサンプルを形成するために前記生データの選択された遅延サンプルを組み合わせるステップと、ビットストリーム信号を生成するためにスライスされるべき前記サンプルをビットスライスするステップと、前記ビットストリーム信号を遅延させるステップと、クロック信号を再生するために前記ビットストリーム信号を使用するステップと、検出ビットをもたらすために前記データレートで前記遅延ビットストリーム信号をサンプリングするように前記再生クロック信号を使用するステップとを有する方法。  
【請求項２】
ほぼ１及び１／２ビット期間と１／２ビット期間との遅延の後にもたらされる前記遅延生データのサンプルが、ビットスライスされるべきサンプルを形成するように組み合わされる請求項１に記載の方法。  
【請求項３】
ほぼ１／２ビット期間の遅延の後にもたらされる前記生データの少なくとも二つの連続したサンプルが加算されると共にゲインファクタによって乗算され、その結果は、ほぼ１及び１／２ビット期間の遅延の後にもたらされる生データの少なくとも一つのサンプルに加算される請求項１に記載の方法。  
【請求項４】
前記ゲインファクタがほぼ１の値を有する請求項３に記載の方法。  
【請求項５】
ビットスライスに先行してスライスされるべき前記サンプルを正規化する請求項１乃至４の何れか一項に記載の方法。  
【請求項６】
オーバサンプリングされた生データを供給するための復調器と、前記オーバサンプリングされた生データを遅延させるための第一の遅延手段と、スライスされるべきサンプルを供給するために前記生データの選択された遅延サンプルを組み合わせるための手段と、スライスされるべき前記サンプルからビットストリーム信号を生成するためのビットスライス手段と、前記ビットストリーム信号を遅延させるための第二の遅延手段と、前記ビットスライス手段に結合されるクロック再生手段と、前記第二の遅延手段の出力部に結合されると共に、検出ビットを生成するために前記クロック再生手段によって制御され得るビットサンプリング手段とを有する、ＦＳＫ信号を伴う使用のための受信器。  
【請求項７】
前記第一の遅延手段は、Ｎが前記オーバサンプリング比に対応する段数である場合、少なくとも３Ｎ／２段を有するシフトレジスタ手段を有し、段Ｎ／２及び３Ｎ／２からの出力部又は段Ｎ／２及び３Ｎ／２に近い出力部が前記組み合わせ手段にもたらされる請求項６に記載の受信器。  
【請求項８】
前記第一の遅延手段は、Ｎが前記オーバサンプリング比に対応する段数である場合、３Ｎ／２段を有するシフトレジスタ手段を有し、前記組み合わせ手段は、段Ｎ／２の近くの二つの隣接するシフトレジスタ段の出力部に結合される第一の加算段と、前記第一の加算段の出力部に結合されるスケーリング段と、前記スケーリング段の出力部に結合される第一の入力部、段３Ｎ／２におけるシフトレジスタの出力部又は段３Ｎ／２の近くのシフトレジスタの出力部に結合される第二の入力部、及び前記ビットスライス手段に結合される出力部を有する第二の加算段とを有する請求項６に記載の受信器。  
【請求項９】
前記スケーリング段がほぼ１のスケーリングファクタを有する請求項８に記載の受信器。  
【請求項１０】
前記オーバサンプリング比は２０に等しく、段９、１０、及び２９の出力部が前記組み合わせ手段にもたらされる請求項７、８、又は９に記載の受信器。  
【請求項１１】
前記第二の遅延手段は第一及び第二の遅延段を有し、各々はほぼ１ビット期間の遅延を有し、前記ビットスライス手段は複数の閾値を記憶するための手段と、前記第一及び第二の遅延段の出力部におけるビット値に依存してスライスされるべき現在もたらされているサンプルとの比較のために閾値を選択するための手段とを有する請求項６乃至１０の何れか一項に記載の受信器。    
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は可変閾値スライサ段（ｖａｒｉａｂｌｅ  ｔｈｒｅｓｈｏｌｄ  ｓｌｉｃｅｒ  ｓｔａｇｅ）を有するＦＳＫ受信器に関する。本発明は特に（しかしながら限定することなく）、ブルートゥース規格（Ｂｌｕｅｔｏｏｔｈ  ａｔａｎｄａｒｄ）に従って使用され得るＦＳＫ受信器に対する用途を有する。
【背景技術】
【０００２】
非公開のＰＣＴ特許出願第ＩＢ０１／０２７０７号（出願人整理番号ＰＨＧＢ０１０００２）は当該受信器に関する。添付図面の図１は、従来の特許出願において開示されているような可変閾値スライサを有するＧＦＳＫ受信器の簡略化されたブロック概略図を示している。ＧＦＳＫ受信器は、アンテナ１２に結合される入力部及び受信器のアーキテクチャに依存してディジタル又はアナログであってもよい復調器（デモジュレータ（ｄｅｍｏｄｕｌａｔｏｒ））に結合される出力部を有するＲＦフロントエンド１０を有する。積分及びダンプ段（ｉｎｔｅｇｒａｔｅ  ａｎｄ  ｄｕｍｐ  ｓｔａｇｅ）１８は、データフィルタ１６の出力部及び検出されたビットのための出力部３４を有する可変閾値スライサ２０の入力部に結合される。
【０００３】
積分及びダンプ段１８は、信号に毎ビット期間（ｓｉｇｎａｌ  ｅｖｅｒｙ  ｂｉｔ  ｐｅｒｉｏｄ）をもたらし得る、二つの交互にリセットされる積分及びダンプ段１８Ａと１８Ｂとを有する。当該信号は、二つの先行するビット期間に渡るディジタル信号値に基づいている。スイッチ４０は、スライサ２２の入力部２４に段１８Ａと１８Ｂとの出力部を交互に接続するようにビット期間毎にトグルされる。
【０００４】
マスタクロック４２は、複数のビットレートとなる周波数を有するクロック信号をもたらす。復調器１４の出力部とのクロック信号のタイミング同期は同期段（ｓｙｎｃｈｒｏｎｉｓｉｎｇ  ｓｔａｇｅ）４４においてなされる。段４４は、スイッチ４０に結合される第一の出力部４８と、毎２ビットリセット段（ｒｅｓｅｔ  ｅｖｅｒｙ  ２ｂｉｔｓ  ｓｔａｇｅ）５２に結合される第二の出力部５０とを有する毎ビットトグル段（ｔｏｇｇｌｅ  ｅｖｅｒｙ  ｂｉｔ  ｓｔａｇｅ）４６に結合される。段５２は第一に積分及びダンプ段１８Ａのリセット入力部に結合され、第二に自身の出力部が積分及びダンプ段１８Ｂのリセット入力部に結合される１ビット遅延段（ｏｎｅ  ｂｉｔ  ｄｅｌａｙ  ｓｔａｇｅ）５４に結合される。遅延段５４をもたらすことにより、段１８Ａ及び１８Ｂはビット期間毎に交互にリセットされ得る。
【０００５】
可変閾値スライサ２０は、積分及びダンプ段１８からの信号Ｓｎのための第一の入力部２４と、位置Ｐ１乃至Ｐ４を有する４位置スイッチ（ｆｏｕｒ  ｐｏｓｉｔｉｏｎ  ｓｗｉｔｃｈ）として実現される閾値レベルセレクタ２８によって選択される四つの閾値レベルのうちの一つのための第二の入力部２６とを有するスライサ又はコンパレータ２２を有する。スライサ２２の出力部は、二つの直列接続された１ビット遅延段３０及び３２に結合され、後者の出力部３３は出力端子３４に接続される。スライサ２２の出力部上のビットＢｎは現在のビットを表しており、出力部３１及び３３上のそれぞれビットＢｎ−１及びＢｎ−２は、１ビット及び２ビットのインタバルによってそれぞれ遅延させられる二つのすぐ先行するビットとなる。これら二つのすぐ先行するビットＢｎ−１及びＢｎ−２の値は、スライサ２２の入力部２６にもたらされるべき特定の閾値レベルＴｎを選択するように使用される。以下の真理値表（ｔｒｕｔｈ  ｔａｂｌｅ）は、Ｂｎ−１及びＢｎ−２のバイナリ（ｂｉｎａｒｙ）値がどのようにレベルセレクタ２８の位置を決定するかを示す。
【０００６】
【表１】
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【０００７】
このように現在のビットＢｎに先行する二つのビットの値は当該閾値レベルを決定する。
【０００８】
閾値レベルの値は閾値見積り（概算）段（ｔｈｒｅｓｈｏｌｄ  ｅｓｔｉｍａｔｉｎｇ  ｓｔａｇｅ）３６によってもたらされる。段３６は、（参照の便宜のために）セレクタ２８の閾値位置に対応する位置Ｐ１乃至Ｐ４を有する４位置閾値セレクタスイッチ３８を有する。スイッチ３８に対する入力信号は積分及びダンプ段１８からの信号Ｓｎを有する。雑音（ノイズ）の影響を低減するために１０００ビット、又はそれより多くのオーダ（次数（ｏｒｄｅｒ））の時定数を有する長時定数積分器（ｌｏｎｇ  ｔｉｍｅ  ｃｏｎｓｔａｎｔ  ｉｎｔｅｇａｒａｔｏｒ）４０１、４１１、４２１、及び４３１は、四つの中間閾値レベルＬ１１、Ｌ０１、Ｌ１０、及びＬ００をそれぞれもたらすために段３６及び２８の位置Ｐ１−Ｐ１、Ｐ２−Ｐ２、Ｐ３−Ｐ３、及びＰ４−Ｐ４の間にそれぞれ接続される。スイッチ３８によって決定される位置はビットＢｎ−２及びＢｎ−１の値によっても選択される。このようにスライサ２２の入力部２６にもたらされる閾値レベルは信号Ｓｎによって更新されているレベルにもなる。
【０００９】
ＩＳＩ（Ｉｎｔｅｒｓｙｍｂｏｌ  ｉｎｔｅｒｆｅｒｅｎｃｅ）により、現在のビットＢｎは隣接するビットによって影響される。０．５のＢＴによるＧＭＳＫ変調の場合、先行するビットＢｎ−１が支配的（ｄｏｍｉｎａｎｔ）になり、Ｂｎ−２はある程度効果を有し、Ｂｎ−３はほとんど効果を有さない。各々のビット決定に対して、先行するビット列（ｐｒｅｖｉｏｕｓ  ｓｅｑｕｅｎｃｅ  ｏｆ  ｂｉｔ）によってもたらされるＩＳＩの正味の効果（ｎｅｔ  ｅｆｆｅｃｔ）が正バイアスをもたらす場合、正のスライサ閾値が選択され、負バイアスがもたらされる場合、負のスライサ閾値が選択される。図１において、十分な分解度（ｒｅｓｏｌｕｔｉｏｎ）で閾値を選択するために最後の二つの先行するビットＢｎ−１及びＢｎ−２しか必要とされない。スライサ２０は先行する二つのビットの来歴（ヒストリ（ｈｉｓｔｏｒｙ））による閾値、すなわち最後の二つの検出されたビットが１１、０１、１０、又は００であるかを選択する。このように各々のビット決定は四つの閾値のうちの一つの選択しか必要としない。
【００１０】
ディジタル復調器１４の出力部は、ＧＦＳＫ変調データを表す振幅を備える時間離散波形（ｔｉｍｅ−ｄｉｓｃｒｅｔｅ  ｗａｖｅｆｏｒｍ）となる。実際、復調信号は例えばデータレートの２０倍でサンプリングされ、各々のビットはＩＳＩのために隣接するビットに分散（ｏｖｅｒｓｐｒｅａｄ）されるであろう。この情報を分析するために、最新のビットによってもたらされる位相によって支配される位相の変化の見積りをもたらす積分機能が使用される。積分及びダンプ段１８は、積分器の出力部が二つのビットの期間の終わりで保持され、それからリセットされる保持機能を有する。
【００１１】
スライスされる信号は、最後のほんの少しのビットに渡ってしか積分されていないと共に保持されていない復調信号になる。これがなされる場合、信号の特定の部分に渡って積分が実行されなければならず、それ故に復調信号に同期されなければならない。タイミング同期が最初に達成されないと、当該可変閾値スライサを使用することは不可能となり、復調信号がまず従来のスライサでスライスされ、可変閾値スライサにおいて使用される積分器の前にタイミング同期を達成させるためのディジタル位相同期ループ（ｄｉｇｉｔａｌ  ｐｈａｓｅ  ｌｏｃｋ  ｌｏｏｐ）を駆動するために使用されるスライスデータは動作開始され得る。可変閾値スライサを動作可能（ｅｎａｂｌｅ）にするときのこの遅延を回避することは所望される。  
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、可変閾値スライサが従来の同期をとることなく自由に動作することを可能にすることにある。  
【課題を解決するための手段】
【００１３】
本発明の一つの態様によれば、復調周波数シフトキー信号からデータビットの値を決定する方法であって、前記復調信号から再生される生データをオーバサンプリングするステップと、前記生データのサンプルを遅延させるステップと、ビットスライスされるべきサンプルを形成するために前記生データの選択された遅延サンプルを組み合わせるステップと、ビットストリーム信号を生成するためにスライスされるべき前記サンプルをビットスライスするステップと、前記ビットストリーム信号を遅延させるステップと、クロック信号を再生するために前記ビットストリーム信号を使用するステップと、検出ビットをもたらすために前記データレートで前記遅延ビットストリーム信号をサンプリングするように前記再生クロック信号を使用するステップとを有する方法がもたらされる。
【００１４】
本発明の第二の態様によれば、オーバサンプリングされた生データを供給するための復調器と、前記オーバサンプリングされた生データを遅延させるための第一の遅延手段と、スライスされるべきサンプルを供給するために前記生データの選択された遅延サンプルを組み合わせるための手段と、スライスされるべき前記サンプルからビットストリーム信号を生成するためのビットスライス手段と、前記ビットストリーム信号を遅延させるための第二の遅延手段と、前記ビットスライス手段に結合されるクロック再生手段と、前記第二の遅延手段の出力部に結合されると共に、検出ビットを生成するために前記クロック再生手段によって制御され得るビットサンプリング手段とを有する、ＦＳＫ信号を伴う使用のための受信器がもたらされる。
【発明を実施するための最良の形態】
【００１５】
本発明はこの場合添付図面を参照して例示によって記載されるであろう。  
【００１６】
図面において同じ参照番号は対応する特徴を示すために使用されている。
【００１７】
この場合添付図面の図２を参照して、簡略化のために、図示された実施例と図１の知られている実施例との間の違いのみが記載されるであろう。
【００１８】
復調器１４からの信号Ｘｎは、図示された実施例においてビットレートの２０倍のファクタ（ｆａｃｔｏｒ）でオーバサンプリング（ｏｖｅｒ−ｓａｍｐｌｉｎｇ）される。２０のオーバサンプリングファクタは限定を目的とするものではなく、例えば他のサンプルを加えることによってファクタを変化させる他の方法と共に、より低い値又はより高い値を有するファクタが使用され得る。オーバサンプリングされた信号は、少なくとも２９段を有するシフトレジスタ６０を有し、２９サンプル期間（又は１．５ビット期間）によって自身の入力部にもたらされる信号を遅延させ得る遅延線にもたらされる。出力部は、ビット期間のほぼ半分の期間遅延に対応して９番目及び１０番目の段６２及び６４から引き出され、加算器６６において互いに加算される。和は、ゲインファクタ（ｇａｉｎ  ｆａｃｔｏｒ）Ｋによって乗算される増幅器６８にもたらされる。増幅器６８の出力は加算器７０の第一の入力部にもたらされる。
【００１９】
出力部は、ほぼ１及び１／２ビット（１．５ビット）期間の遅延に対応して２９番目のシフトレジスタ段７２から引き出され、加算器７０の第二の入力部にもたらされる。近似値∫Ｘｎに対応する出力が、ビットストリームを生成するためにビットスライサ２２の入力部２４にもたらされる。ビットスライサ２２の出力は、二つのカスケードシフトレジスタ（縦続接続シフトレジスタ（ｃａｓｃａｄｅｄ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ））３０及び３２にもたらされると共にクロック再生（抽出）回路（ｃｌｏｃｋ  ｒｅｃｏｖｅｒｙ  ｃｉｒｃｕｉｔ）７４にもたらされる。図示されている実施例において、シフトレジスタ３０及び３２は２０段を有するが、シフトレジスタの各々が１ビット期間の全遅延を有している場合、異なる数の段が使用され得る。ディジタル位相同期ループ（ＤＰＬＬ）を有していてもよいクロック再生回路７４は、第二のシフトレジスタ３２の出力部に結合される入力部及び検出されたビットのための出力部３４に結合される出力部を有するサンプリング回路７６を制御する。
【００２０】
動作中、二つのカスケードシフトレジスタ３０及び３２は、スライスレベルの選択のため、及び当該スライスレベルの調整のために使用される、先行する二つのビットＢｎ−１及びＢｎ−２の来歴をもたらす。これらのビットＢｎ−１及びＢｎ−２は、データレートと同期されることなく閾値回路２８にフィードバックされる。クロック再生回路７４は、データレートでビットの中間において第二のシフトレジスタ３２の出力をサンプリングすると共に出力部３４上にビット列を供給するために使用される。
【００２１】
先行するビットＢｎ−３を使用することが所望される場合、更なるシフトレジスタがシフトレジスタ３０及び３２に縦続接続されるであろう。そのとき３ビット信号が、閾値レベルＴｎを選択するために使用されるであろう。
【００２２】
生スライスデータ（ｒａｗ  ｓｌｉｃｅｄ  ｄａｔａ）Ｂｎの不正確さを低減させるために、以下の関数が実行され得る。
【００２３】
Ｂｎ’＝Ｌｉｍ（Ｂｎ＋Ｚ−１・Ｂｎ＋Ｚ−２・Ｂｎ）
ここでＺ−１及びＺ−２はシフトレジスタ３０及び３２による遅延となる。
【００２４】
これらのサンプルの加算及び再スライシング（ｒｅ−ｓｌｉｃｉｎｇ）により、信号がゼロクロス（ｚｅｒｏ  ｃｒｏｓｓｉｎｇ）の近くでスライスされるときにほとんどの場合発生する単一サンプル発振（ｓｉｎｇｌｅ−ｓａｍｐｌｅ  ｏｓｃｉｌｌａｔｉｏｎ）は排除される。当該関数を通じた平均（中間）遅延（ｍｅａｎ  ｄｅｌａｙ）が一つのサンプル期間になると、第一のビット遅延は一つのサンプルによって低減されるべきである。この平均化（平滑化）により、閾値決定プロセス及びクロック再生セッティング期間が改善されるべきである。
【００２５】
ゲインファクタＫは、二つの最も新しいサンプル（ｍｏｓｔ  ｒｅｃｅｎｔ  ｓａｍｐｌｅ）、すなわち段６２及び６４にもたらされる９番目及び１０番目のサンプルにもたらされる。これにより積分機能が変更され、先行するビットに関する最後のビットの効果がバイアスされる。この機能は、最も新しいビットからの２回のサンプルを有することによって既に２回バイアスされている。すなわちシフトレジスタ６０がクロックされると、段６２における９番目のサンプルは段６４における１０番目のサンプルになり、それによって二つの連続したサンプリング期間において、段６６で形成される和に寄与する。回路のシミュレーションは、これにより感度（ｓｅｎｓｉｔｉｖｉｔｙ）と同一チャネル阻止（ｃｏ−ｃｈａｎｎｅｌ  ｒｅｊｅｃｔｉｏｎ）との間の最良のトレードオフがもたらされることを示しているため、このことはなされている。更にこれらのシミュレーションはＫに対する最適値は１に近くなり得ることを示唆している。Ｋを１から０．８まで低減させることによって、シミュレーションは、約０．２ｄＢの感度においてわずかな改善がもたらされ得ることを示している。Ｋ＝２を選択することはあまり好ましくなく、各々のビットからの二つのサンプルを使用することと同様になリ得ることが分かっている。
【００２６】
要するに、受信器回路の動作開始段階の間、復調された出力は非同期にオーバサンプリングされ、選択された生データサンプルは、スライサ２２への入力信号を形成するように結合される。スライサ２２からの出力Ｂｎは、データレートに対して再生データ信号のサンプリングを同期させるクロック再生回路７４にもたらされる。クロック再生回路７４が一旦同期されると、フィードバックされるビットＢｎ−１及びＢｎ−２は同期データになり得る。その後可変閾値回路２２は、添付図面の図１に記載の実施例又は非公開のＰＣＴ特許出願第ＩＢ０１／０２７０７号（出願人整理番号ＰＨＧＢ０１０００２）に記載の実施例に従って機能するであろう。
【００２７】
図２に示されている可変閾値スライサは、図１に示されている回路と比較してより簡単に実現されると共に動作する。更に別個の従来型スライサはクロック再生が必要とされず、クロック再生は高速ＤＰＬＬ（ディジタル位相同期ループ（Ｄｉｇｉｔａｌ  Ｐｈａｓｅ  ｌｏｃｋｅｄ  Ｌｏｏｐ））でなされる必要がなく、回路自体は全体的により簡略化される。
【００２８】
マルチパス（ｍｕｌｔｉｐａｔｈ）による遅延拡散（ｄｅｌａｙ  ｓｐｒｅａｄ）がＦＳＫ信号の一つの偏移（偏差（ｄｅｖｉａｔｉｏｎ））で信号の損失（信号のロス（ｓｉｇｎａｌ  ｌｏｓｓ））をもたらし得る状況において可変閾値スライサの動作性能を向上させるため、この種の遅延拡散が発生するとき最適ビットエラーレート（ＢＥＲ（ｂｉｔ  ｅｒｒｏｒ  ｒａｔｅ））を達成させるために可変閾値スライサへの入力部において信号の振幅を正規化（ｎｏｒｍａｌｉｓｅ）することは有利となることが分かっている。１タップ等化器（１−ｔａｐ  ｅｑｕａｌｉｓｅｒ）に近い回路を使用して正規化がもたらされてもよい。動作中、ゲイン正規化は、参照としていわゆる同期コードワード（ｓｙｎｃ．  ｃｏｄｅ  ｗｏｒｄ）の間にもたらされる信号の最大ピーク・トゥ・ピーク（ｐｅａｋ−ｔｏ−ｐｅａｋ）振幅値を使用して実現され得る。
【００２９】
図２に示されている実施例の記載にもたらされる数値は例証的であり、限定を目的とするものではない。
【００３０】
本明細書及び請求項において構成要素に先行する冠詞“a”又は“aｎ”は、複数の構成要素の存在を排除するものではない。更に単語“有する”は、請求項に記述される構成要素以外に構成要素又はステップの存在を排除するものではない。
【００３１】
本発明の開示を読むことにより、他の変形例は当業者にとって明らかである。当該変形例は、可変閾値スライサ及びそれのためのコンポーネント部品を有する受信器の設計、製造、及び使用において既に知られている他の特徴を含んでいてもよく、ここに既に記載されている特徴の代わりに、又はここに既に記載されている特徴に加えて使用されてもよい他の特徴を含んでいてもよい。請求項は、特定の特徴の組み合わせに対して本願において明確に記載されているが、本願の開示の範囲は、本発明が軽減させる技術的課題と同じ技術的課題の何れか若しくは全てを軽減させるか否かにかかわらず、及び本発明が、ここの何れかの請求項に記載の発明と同じ発明に関連しているか否かにかかわらず、明示的又は暗示的にここに開示されているいかなる新規な特徴若しくはいかなる新規な特徴の組み合わせ、又はそれらのいかなる概念も含んでいることが理解されるべきである。従って、本出願人は、本願又はそれから引き出される何れかの他の出願の係争中、新たな請求項が当該特徴及び／又は当該特徴の組み合わせに対して明確に記載されてもよいという注意をもたらすものである。      
【図面の簡単な説明】
【００３２】
【図１】ＰＣＴ特許出願第ＩＢ０１／０２７０７号に開示されている種類のＧＭＳＫ受信器のブロック概略図を示す。
【図２】本発明によってもたらされる受信器の実施例のブロック概略図を示す。
【図１】
2005533450.tif 000004
【図２】
2005533450.tif 000005
【国際調査報告】
2005533450.tif 000006
2005533450.tif 000007