(57)【要約】薄膜トランジスタ（TFT）（９，５９）を備えた電子装置（７０）であって、ＴＦＴは多結晶半導体材料層（１０，４８）内に確定されたチャネル（１６）を有する。多結晶半導体材料は、結晶化処理を促進する金属原子を用いてアモルファス半導体材料（２）を結晶化することにより作られる。多結晶半導体材料（１０）は平均濃度が１．３ｘ１０１８乃至７．５ｘ１０１８原子／ｃｍ３の範囲である金属原子を含む。これにより、以前考えられていたより遙かに短い時間の金属誘起結晶化処理を用いたアクティブマトリクス表示装置での使用に適したリーク特性を有して多結晶半導体TFTが形成される。さらには、この処理時間短縮により金属により形成されたボトムゲートを有するpoly-Si TFTが信頼性高く形成される。
2005532685.tif 000002
【特許請求の範囲】
【請求項１】
TFTを備え、該TFTが結晶化処理を促進する金属原子を用いてアモルファス半導体材料を結晶化することにより作られた多結晶半導体材料の層内に確定されたチャネルを含み、前記半導体材料は平均濃度が１．３ｘ１０１８乃至７．５ｘ１０１８原子／ｃｍ３である前記金属原子を含むことを特徴とする電子装置。
【請求項２】
前記半導体材料内の前記金属原子の平均濃度は約２．５ｘ１０１８原子／cm３であることを特徴とする請求項１に記載の電子装置。
【請求項３】
前記TFTはボトムゲート構造を有することを特徴とする請求項１又は２に記載の電子装置。
【請求項４】
前記TFTの前記ゲート電極は金属材料を備えたことを特徴とする請求項３に記載の電子装置。
【請求項５】
前記TFTの前記ゲート電極は金属シリサイドを備えたことを特徴とする請求項１乃至４いずれかに記載の電子装置。
【請求項６】
前記ゲート電極は半導体材料と該半導体材料の結晶化を促進するのに適した金属原子とを備えたことを特徴とする請求項１乃至５いずれかに記載の電子装置。
【請求項７】
基板上にアモルファス半導体材料を堆積し、
平均濃度が１．３ｘ１０１８乃至４ｘ１０１８原子／ｃｍ３の範囲で金属原子を前記半導体材料に加え、前記金属原子はアモルファス半導体材料の結晶化を促進するのに適し、
前記アモルファス半導体材料をアニールして多結晶半導体材料を形成する工程を備える電子装置の製造方法。
【請求項８】
平均濃度が約２．５ｘ１０１８原子／ｃｍ３で前記金属原子が前記アモルファス半導体材料に加えられることを特徴とする請求項７に記載の方法。
【請求項９】
前記金属原子は注入により加えられることを特徴とする請求項７又は８に記載の方法。
【請求項１０】
前記アニール処理は温度が６００°Ｃ以下で１０時間以下行われ、ソース・ドレイン電圧が５Ｖにおいて最小リーク電流が約２．５ｘ１０−１２Ａ／μｍ以下である前記多結晶半導体材料内に確定されたチャネルを有してTFTが形成されることを特徴とする請求項７乃至９いずれかに記載の方法。
【請求項１１】
前記アニール処理は温度が５５０°Ｃ以下で８時間以下行われ、ソース・ドレイン電圧が５Ｖにおいて最小リーク電流が約２．５ｘ１０−１２Ａ／μｍ以下である前記多結晶半導体材料内に確定されたチャネルを有してTFTが形成されることを特徴とする請求項１０に記載の方法。
【請求項１２】
ボトムゲート構造を有する前記多結晶半導体材料内に確定されたチャネルを有してTFTが形成され、前記方法はバック・チャネル・エッチング工程を備えることを特徴とする請求項７乃至１１いずれかに記載の方法。
【請求項１３】
前記金属原子がニッケル原子を備えることを特徴とする請求項１乃至６いずれかに記載の電子装置又は請求項７乃至１２いずれかに記載の方法。
【請求項１４】
請求項１乃至６又は１３いずれかに記載の電子装置がアクティブマトリクス表示装置のアクティブプレートを形成することを特徴とアクティブマトリクス表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多結晶半導体材料を備えた電子装置並びにその材料とそのような装置を  製造するための方法に関する。
【背景技術】
【０００２】
多結晶シリコン（ポリシリコン又はpoly-Si）はアモルファスシリコン（a-Si）に対して高いキャリア移動度を示すので、アクティブマトリクス液晶表示装置（AMLCD）、アクティブマトリクス・ポリマーLED表示装置（AMPLED）、太陽電池、イメージセンサ等の幅広い電子装置の材料として好ましい。フラットパネル・アクティブマトリクス表示装置の例がＵＳ−Ａ―５１３０８２９に記載されており、その内容がここに引用され、開示の一部とされるものである。
【０００３】
この開示の目的として、文言「アモルファス」はその構成原子がランダムに位置している材料に関するものである。文言「多結晶」はその構成原子が通常の何重もの格子構造を有する単結晶を複数備えた材料に関するものである。これは、特に、poly-Siに関わり、これは普通アモルファスシリコンを溶融そして冷却して形成される。poly-Siの典型的な粒子サイズは０．１μｍ乃至５μｍである。ところが、ある条件下で結晶化されると、シリコンの粒子サイズは微小サイズとなり、通常、０乃至０．５μｍとなる。文言「微結晶」は微小な粒子サイズの結晶材料に関するものである。
【０００４】
従来、例えば、薄膜トランジスタ（TFT）に用いられるpoly-Si膜は固相結晶（SPC）により製造されてきた。これは、絶縁基板上にa-Si膜を堆積させ、そして、所定時間a-Si膜を高温に晒して結晶化させる工程を含み、通常、６００°Ｃを越える温度に最大２４時間晒すものである。
【０００５】
別の方法として、ＵＳ−Ａ―５１４７８２６がa-Si膜を結晶化させる低温方法を開示している。この方法は、a-Si膜上に（例えばニッケル）の金属原子の薄膜を堆積させ、そして、薄膜をアニールする工程を含む。この金属が６００°Ｃを下回る温度での結晶成長を促進させ、この金属が無ければ起こりえないような早い結晶成長を起こさせる。例えば、ＵＳ−Ａ―５１４７８２６の方法を用いた場合の典型的なアニールは約５５０°Ｃで１０時間行うものとなろう。これは少なくとも二つの理由で従来の方法を改良することを意味し、第一に、普通なら６００°Ｃ又はそれ以上でガラスが凝縮し、歪んでしまうホウケイ酸塩等の低コスト且つ低温の無アルカリガラス基板を用いることができ、第二に、アニール時間を短縮し、製造スループットを上げ、従って、これに掛かる製造コストを削減することができる。ＵＳ−Ａ―５１４７８２６の記載内容がここに引用され、開示の一部とされるものである。このようにニッケル等の金属を用いることを、以後、金属誘起結晶化（metal induced crystallisation, MIC）と呼称し、その結果としてのpoly-Si材料をMIC poly-Siと呼称する。
【０００６】
さらに最近では、レーザ・アニール処理によるpoly-Siの製造方法が発達し、産業上広く用いられている。しかし、この処理では基板の端から端まで細いレーザビームが徐々にスキャンして基板表面各部を数回照射するので比較的遅く、レーザ照射も一定ではないので、poly-Siが均一ではなくなり、さらに、レーザ装置を導入、保守するのにコストがかかる。ＵＳ−Ａ―５１４７８２６のプロセスにおけるアニール工程は炉内での比較的単純なバッチ処理として用いることができ、スループットが上がる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＵＳ−Ａ―５１４７８２６の技術を用いてTFTを製造すると、オフ状態で比較的高いリーク電流が流れるという問題があり、AMLCD等に用いるには不向きである。この電流によりAMLCDが十分に画像を保持できなくなる。
【０００８】
通常、現存するpoly-SiのAMLCDにおいて、許容されるTFT最小リーク電流値（即ち、ゲート電圧の通常動作範囲でのリーク電流最小値）は、ソース・ドレイン電圧が５Ｖの時に約１０ｐＡ又はこれ以下である。即ち、表示装置の通常動作時にTFTオフ電流がこの値を越えると、電流リークにより出力画像品質が低下し、好ましくないものとなる。この閾値はTFTの画素特性に幾分依存するもので、チャネル幅が例えば４μｍのTFTの場合、リーク電流１０ｐＡが２．５ｘ１０−１２Ａ／μｍに相当する。（本出願においてTFTにおけるＡ／μｍとはTFTのチャネル幅μｍ当たりのアンペアを意味するものである）。
【０００９】
“A High-Performance Polycrystalline Silicon  Thin-Film Transistor Using  Metal-induced Crystallisation with Ni Solution”, Jpn. J. Appl. Phys. Vol. 37 (1998) pp7193-7197 by Sooyoung Yoon et alという論文がＵＳ−Ａ―５１４７８２６の技術を発展させることについて開示している。基板上の１００ｎｍの厚みのa-Si膜をNi吸収溶液に浸し、これを５００°Ｃ、２０時間アニールすることにより結晶化させる。結果としてのpoly-SiのNi濃度は１．２ｘ１０１８原子／ｃｍ３である。このプロセスにより形成されたpoly-Siのチャネルを有するTFTのオフ状態リーク電流は、ドレイン電圧５Ｖで２．７ｘ１０−１１Ａ／μｍであった。これは上記の閾値を越える大きさである。
【００１０】
この発明の目的は、コスト的にさらに効果的に多結晶半導体材料を備えた電子装置を形成することである。
【課題を解決するための手段】
【００１１】
この発明は、結晶化処理を促進する金属原子を用いてアモルファス半導体材料を結晶化することにより作られた多結晶半導体材料の層内に確定されたチャネルを備えたTFTを提供し、前記多結晶半導体材料は平均濃度が１．３ｘ１０１８乃至７．５ｘ１０１８原子／ｃｍ３の範囲である。この金属濃度を用いて、本発明者らはリーク電流特性が向上したTFTを作ることができた。特に、このTFTではソース・ドレイン電圧が５Ｖにおいて最小リーク電流が約２．５ｘ１０−１２Ａ／μｍ以下である。この特性を有するTFTは、表示能力が許容できない程度となるオフ状態リーク電流を流さず、AMLCDのスイッチング要素として適切と思われる。
【００１２】
上記の濃度範囲で金属原子を用いると、以前考えられていたより遙かに短い時間のアニール処理により上記のリーク特性を有する多結晶半導体TFTが形成されることを本半発明者らは思いがけず発見した。温度が５５０°Ｃでアニール時間が２０時間だと好ましい特性が得られるが、さらに、ここに開示された金属濃度により、温度６００°Ｃ以下で、この時間が１０時間、８時間、さらには６時間以下にも短縮されることが分かった。これにより製造プロセスにおいて生産性並びに効率がかなり上がることになる。
【００１３】
好ましくは多結晶半導体材料中の金属原子の平均濃度は１．９ｘ１０１８原子／ｃｍ３より高く且つ又は５ｘ１０１８原子／ｃｍ３より低い。さらに好ましくは多結晶半導体材料中の金属原子の平均濃度は２乃至３ｘ１０１８原子／ｃｍ３の範囲である。
【００１４】
好ましい実施形態では金属原子の平均濃度は２．５ｘ１０１８原子／ｃｍ３である。
【００１５】
好ましくはTFTはlow-doped drain (LDD）構造を有する。これがリーク電流がほぼ最小となるゲート電圧の範囲を広げることになる。
【００１６】
この発明はさらにそのような装置の製造方法を提供し、この方法は、
基板上にアモルファス半導体材料を堆積し、
平均濃度が１．３ｘ１０１８乃至４ｘ１０１８原子／ｃｍ３の範囲で金属原子を前記半導体材料に加え、前記金属原子はアモルファス半導体材料の結晶化を促進するのに適し、
前記アモルファス半導体材料をアニールして多結晶半導体材料を形成する工程を備える。
【００１７】
さらには、アニール工程中に電界を基板に印加すると処理が促進され、処理時間が短縮されることが分かった。
【００１８】
この発明のプロセスでは様々な金属原子を用いることができる。Ni、Cr、Co、Pd、Pt、Cu、Ag、Au、In、Sn、Pb、AsそしてSbから成るグループから一つ以上の元素が選択され用いられてもよい。さらにはNi、CoそしてPdから成るグループから一つ以上の元素が用いられると好ましい。
【００１９】
金属原子を加えるにあたっては元素形態の金属又は金属の原子を含む化合物が用いられる。
【００２０】
この発明のプロセスにおいてイオン注入により金属をアモルファス半導体材料にドーズすると、ドーズ量、均一性、そして、イオン深さにおいて精密な制御が可能であり好ましい。しかし、この目的のために他の方法が用いられてもよい。例えば、典型的にはスピンコーティング処理により、溶液中で金属原子をアモルファス半導体材料に添加してもよい。他の処理としてはニッケルの層をスパッタリング又はゾル・ゲル法によるコーティングを施し、そして、アモルファス半導体材料のCVDプロセス中にニッケル先駆物質を用いることが含まれる。
【００２１】
上述のように、ここに記載されたMIC poly-Siの形成処理によりそのような処理のアニール工程時間を大幅に短縮することができる。本発明者らは、さらに、この工程におけるサーマルバジェットを低減することによりbottom gated TFT構造においてMIC poly-Siを用いることができることを認識した。既知のbottom gated TFT構造の例としてはback channel etch (BCE) TFT並びにetch top TFTがある。特に、この発明においては、bottom gated TFT構造のゲート電極が金属で形成できる。多結晶シリコンを形成するのに十分なサーマル・アニーリングにより、尚、これは適切な金属原子を添加することにより促進されても、又は、ゲート誘電体を介したゲート金属の拡散に繋がるレーザ・アニーリングによるpoly-Siの形成により、poly-Siに対する下部ゲートを短くすることができることが既に分かっている。
【００２２】
bottom gated TFT構造を信頼性高く形成できる能力は（特に、低温基板を用いた適用例において）、典型的なtop gate poly-Si TFT製造プロセスに対して製造プロセスにおけるマスク数を削減でき、産業上の価値がかなり高い。さらには、このプロセスは、bottom gated TFT構造を製造するための多くの現存するa-Si製造ラインとよく適合するので、poly-Si TFTを製造するためのラインに変更するためのコストが削減できる。さらには許容される品質のpoly-Siを製造するのにレーザ・アニーリングが不要となり、これにかかるコストが不要となる。
【００２３】
この発明のbottom gated TFT構造のゲート電極を形成するための適切な材料は、Cr、WそしてMoCr等の高融点金属、又は、低ゲート抵抗であることが重要な大きな表示装置にとってより適切なAu、Ag又はNi等の低抵抗金属が含まれる。プロセス、装置用途におけるサーマルバジェットやその他のパラメータに応じてその他のゲート材料が選択されてもよい。
【００２４】
例えば金属シリサイド材料をゲート形成に用いてもよい。シリサイド形成に適する金属にはタングステン、モリブデン、ニッケルそしてプラチナが含まれる。選ばれた金属をa-Siと反応させてそのようなシリサイドを形成するために別のアニール工程が行われてもよい。別の方法として、TFTのMIC poly-Siを形成するために行われるアニール工程により同時にシリサイドを形成してもよい。上述のように、このアニールのサーマルバジェットが比較的小さいためにゲート誘電体へ金属が拡散されるリスクが削減されるという効果がある。
【００２５】
ゲート電極形成に用いることができる他の材料にはドープされた水素添加a-Si又は微結晶シリコンがある。これらの材料を備えたゲート電極を有するbottom gated TFTは同時継続英国出願Ｎｏ．０２１００６５．９に記載されており、その内容がここに引用され開示の一部とされるものである。さらに、シリコン結晶化を促進するのに適する金属原子がa-Si又は微結晶シリコンに含まれても良く、MICアニ−ル工程中にゲート材料の結晶性が高められる。従って、ゲート電極は半導体材料とこの材料の結晶化を促進するのに適する金属原子とを備えてもよい。
【００２６】
ここに記載した電子装置の製造方法の好ましい実施形態では、ボトムゲート構造を有する多結晶半導体材料内に確定されたチャネルを有してTFTが形成され、そして、この方法はBCE工程を備える。bottom gate BCE a-Si TFTの製造に関して、この実施形態においてはBCE工程には明確な終点がある。BCEプロセスにおいてn+a-Siを除去することにより（イントリンシックなa-Siよりむしろ）poly-Siが露出され、そのため、a-Siとpoly-Siとの間で選択的なエッチャントが選ばれ、露出したn+a-Siが一度エッチング除去されるとエッチング処理が確実に終了する。
【発明を実施するための最良の形態】
【００２７】
この発明を添付図面を参照しつつ例を挙げて説明する。
【００２８】
各図面は概略的であり、実際のスケールでは描かれていないことに注意されたい。これら図面の各部の互いの寸法と比率は明瞭にするため且つ図示しやすくするために拡大又は縮小されている。
【００２９】
この発明を具体化するプロセスを図１を参照して説明する。図１はa-Si層２を示しており、これはガラス基板４上に堆積している。この層は、典型的には、４０ｎｍの厚みで、例えば、プラズマ化学気相成長法（PECVD）により形成される。
【００３０】
面積密度が約１ｘ１０１３原子／ｃｍ２のニッケルが、典型的には、２０ＫｅＶの注入エネルギでa-Si層に注入される（この工程は図１において矢印６で示されている）。３０ＫｅＶまでのエネルギがこの厚みの層に失敗無く用いられて所望のリーク特性を有するTFTが作られた。このドーズ量での４０ｎｍ厚みのa-Si層におけるニッケル原子の平均濃度は約２．５ｘ１０１８原子／ｃｍ３である。
【００３１】
異なるプロセスにおけるａ−Ｓｉ層内の典型的なニッケル・ドーズ特性が図２に概略的に示されている。この層内の深さがｘ軸に沿って増え、零が層上部表面を表している。線８が注入処理により達成された特性を示し、線１０がスピンコーティング又はスパッタリング処理による特性を示している。注入により層本体内で特性がピークとなるが、他のプロセスでは層上部表面で最高濃度となっている。これは、半導体材料の本体中央に向かってニッケル濃度が高くなっていることから、他のドーピング技術と比べて良質の結晶材料が形成できると考えられる。さらに注入によりニッケル・ドーズ量の厳密な制御が可能となる。半導体材料は、好ましくは、Ｎ２雰囲気内で約８時間５５０°Ｃのアニールで結晶化される。
【００３２】
フォトリソグラフィ、注入、堆積、そしてエッチング処理工程が既知の方法で行われて図３に示されるpoly-Si TFT構造が形成される。図３に例として示されているのはtop gate-overlapped  lightly doped drain TFTである。半導体材料がpoly-Siアイランド１０としてパターニングされ、ドープされたソース、ドレイン領域１２，１４とイントリンシックチャネル領域１６とそれらの間に軽くドープされた領域１８，２０とを備えている。絶縁材料層２２がアイランド１０上に堆積され、バイア２４，２６が内部に確定され、ソース、ドレイン端子３０，３２によりソース、ドレイン領域１２，１４とコンタクトがとられる。金属ゲート電極２８が絶縁材料層２２上に設けられている。
【００３３】
ここに述べられているＭＩＣ処理によりbottom gated TFTが低温基板上に確実に製造される。この発明のそのような装置を形成するプロセスの例が、今、図４乃至７を参照して説明される。図７に示されている完成したTFT装置はBCE TFTである。このプロセスはマスク工程が５工程のみで典型的なpoly-si TFT処理より少なく、従って、かなりコスト的に効果的である。以下のプロセスの記載において採用される各マスクが括弧内に示される。この装置を形成するための適切なフォトリソグラフィ、注入、堆積、そしてエッチング処理工程はこの分野で良く知られており、従って、詳細には説明しない。
【００３４】
最初に、例えば、Crのボトムゲート４０がガラス基板４上に設けられる（マスク１）。次のMICアニール並びに他のプロセスのサーマルバジェットに耐えられるようなゲート材料が選択される。ここに述べられるMIC処理ではサーマルバジェットが比較的小さくCrのような金属を用いることが可能となる。
【００３５】
次に、図５に示されるように、ゲート絶縁層４２とa-Si層４４とがゲート４０上に堆積される。図１との関係で説明されたように、例えば、注入によりa-Si層４４にNiが添加され、そして、基板が、通常、５５０°Ｃで８時間アニールされて、a-SiをMIC  poly-Siに変化させる。
【００３６】
ｎ＋ドープされたa-Si層がMIC  poly-Si上に堆積され、両層がパターンニングされて素子アイランド４６を形成し（図６）、これはMIC  poly-Siアイランド４８と上に重ねられるn+a-Siとを備える（マスク２）。これら二層間の電気的接触が良好になるようにするためのn+a-siを堆積する前にMIC  poly-Si表面を清浄にする必要がありうる。例えば、薄い二酸化シリコン層をMIC  poly-Si上に形成してもよい。そのような酸化物層を除去するにはフッ酸処理が適切と思われる。
【００３７】
次に金属層が堆積され、これがパターンニングされてソース、ドレイン電極５０，５２を形成する（マスク３）。ここで、ソース、ドレイン電極５０，５２をエッチング開口５８を確定するマスクとして用いてBCE工程が行われ、両者間のn+a-Si材料を除去し、下部MIC poly-Siを露出させ、そして、n+a-Siソース・コンタクト層５４、n+a-Siドレイン・コンタクト層５６を確定する。
【００３８】
知られているa-Si BCE  TFT製造プロセスにおいては、n+a-Siと下部n+a-Siとの間でエッチング処理が選択的ではないため、BCE工程の終点が明確に確定されず又は制御できない。この問題は、a-Siが部分的に除去され、不要なn+a-Siがすべて除去されるようにa-Si層を厚くしオーバエッチングするために生じている。これは、プロセス時間が延び、コストがかさみ、プロセスの生産性における信頼度が低下するという問題がある。しかし、図４乃至図７のプロセスにおいては、n+a-Siをエッチング除去してMIC poly-Si材料を露出させ、BCE工程で用いるエッチャントをn+a-Siとpoly a-Siとの間で選択的になるように選ぶことにより、エッチング工程の終点が明確に確定される。
【００３９】
以上の如く、このプロセスでは、相対的に厚いa-Si層ではなく、チャネルを形成する相対的に薄いpoly a-Si領域を有するBCE TFTの形成が可能になる。この層の厚みが薄くなることにより層の堆積に必要なプロセス時間が短くなり、そして、層内でのリークが低減される。例えば、BCE a-Si TFTのチャネル形成ａ−Ｓｉ層の厚みは典型的には約１００ｎｍであるが、この装置のpoly-Si層はこれより薄くなり、そして、この層の厚みが約４０ｎｍ又は２０ｎｍほどにもなる装置が信頼性高く製造できる。
【００４０】
装置上に表面安定化層６０を堆積させ、表面安定化層にコンタクト孔６２を開口し（マスク４）、そして、適切な材料（通常はインジウムスズ酸化物）を堆積及びパターンニングして、図７に示されるような画素電極６４を形成して（マスク５）、TFT装置（例えば、アクティブマトリクス表示装置のような）が完成される。
【００４１】
図５、図６に関連した上記記載に代わる方法として、MIC処理が行われる前にa-Si層４４上にn+a-Si層を堆積させてもよい。n+a-Siはパターンニングされてソース・コンタクト層５４、ドレイン・コンタクト層５６が確定され、これらの間にa-Siのチャネル領域が露出される。a-Siを促進又は結晶化するための金属原子がここに記載されたいずれかの方法で、例えば、注入により添加され、MICアニールが行われる。このようにして、TFTのチャネル領域のみならずn+a-Si層のソース・コンタクト層、ドレイン・コンタクト層が結晶化され、ソース・コンタクト層、ドレイン・コンタクト層の導電度が向上する。
【００４２】
アクティブマトリクス表示装置においては、表示装置の各画素をスイッチングするためのTFTのアレイをアクティブプレート上に設けるのが好ましい。図８に示されるように、液晶表示装置６８においては、アクティブプレート７０と対向パッシブプレート７２とが設けられ、これらの間に液晶材料７４が設けられている。
【００４３】
この発明のプロセスにおいて、装置製造後にプラズマ水素化を行うと性能が向上するので非常に効果的である。通常、これは約３５０°Ｃで約２時間行われる。
【００４４】
ここに記載したプロセスにより作られたチャネル幅が５０μｍのTFTは、ソース・ドレイン電圧が５Ｖでオフ状態の時に約８ｘ１０−１１Ａのリーク電流が検出され、これは１．６ｘ１０−１２Ａ／μｍ、そして、約２０ｃｍ２／Ｖｓの移動度に相当する。
【００４５】
TFTリーク特性は２，３又はそれ以上のフィンガを有するフィンガチャネル構造を採用することによりさらに向上する。
【００４６】
図４乃至図７を参照して上記説明した実施形態ではゲート電極の形成に金属が用いられる。しかし、この発明においてはゲート電極の形成に他の材料を用いてもよい。
【００４７】
他の好ましい実施形態ではゲート電極は金属シリサイドを備える。そのようなゲート電極を形成するには様々な方法を用いることができる。例えば、ゲート電極用にa-Si層を堆積し、所望の形状にパターニングしてもよい。そして、適切な金属の層を堆積し、適切な温度と時間でアニール工程を行ってこの金属をa-Siと反応させ、金属シリサイドを形成する。例えば、NiSi２の場合、アニールは３５０°Ｃで約１時間行われる。a-Siと反応しなかった金属材料ははぎ取られ、金属シリサイド材料を備えるゲート電極が残される。適切な金属とはタングステン、モリブデン、ニッケルそしてプラチナを含む。他の金属も用いることができ、同様なシリサイドが形成され、次のプロセス、特にMICアニール工程に耐えることができる。
【００４８】
a-Si層は約２０乃至１００ｎｍの厚みでも良く、そして、シリサイドを形成する金属は、所望の、a-Siと反応する原子の化学量論比を与える厚みとされてもよい（又はそれ以上で、過剰な金属ははぎ取られる）。
【００４９】
上述の金属シリサイドゲート電極形成処理の変形例としては、a-Siのパターンニングされていない層の上に金属層を堆積しても良い。そして、結果物をパターンニングしてゲート電極を形成する前にシリサイドをアニールする。
【００５０】
さらなる変形例としては、TFTのMIC poly-Siの形成において行われるアニール工程が同時にシリサイド形成を達成することもでき、シリサイド形成のための別のアニール工程が避けられる。この方法では、a-Si層とシリサイド形成金属層が順に堆積され、そして、一緒にパターニングされてゲート電極構造を確定する。従って、装置製造の後工程であるMICアニール工程までシリサイド形成のためにこれらがアニールされることはない。
【００５１】
この発明のいくつかの実施形態がシリコン材料（即ち、a-Si及びpoly-Si）に関して説明されたが、他の半導体材料又は合成半導体膜（例えば、ゲルマニウムを含むシリコン膜）もこの発明において用いることができることは明らかである。
【００５２】
上記の技術により製造された多結晶半導体膜はガラス等の高温には耐えられない基板上に電子回路を形成する等幅広い用途に適するものである。これらの膜は、それらの基板上の回路にTFT等の能動素子、又は、受動素子（例えば、抵抗素子、温度センサ、ピエゾ抵抗素子）の形成に用いてもよい。TFTは、AMLCD、AMPLED、Ｘ線センサ、指紋センサ等としてそれら装置のスイッチングマトリクス且つ又はスイッチングマトリクスと同じ基板上の集積回路に用いてもよい。
【００５３】
上記の各プロセスにより作られた多結晶半導体材料はこの材料にエネルギビームを照射することによりその結晶品質をさらに向上することができる。記述のように、基板の端から端までエネルギビームをスキャンさせるのに非常に時間がかかる。ところが、本出願人の同時係属英国特許出願Ｎｏ．０２１１７２４．０に記載されているように、表示領域周辺の表示基板上に集積された周辺回路のみを照射することによりアクティブマトリクス表示装置の製造における上記時間を短縮することができる。英国特許出願Ｎｏ．０２１１７２４．０の内容がここに引用され、開示の一部とされるものである。
【００５４】
この分野の当業者にとっては、この開示を読むことにより、さらなる変形、変更が明らかとなる。そのような変形、変更はこの分野で既に知られており、そして、ここに開示された特徴の代わりに又は追加されて用いられるような同等並びにさらなる特徴を含んでもよい。
【００５５】
この出願の特許請求の範囲は特定の特徴の組み合わせとして作成されたが、いずれの請求項に関わるものと同じ発明であるか否かにに関わらず、又、この発明が解決しようとする技術的問題のいずれか又はすべてを解決するか否かに関わらず、この開示の範囲は、ここに明瞭に又は暗黙のうちに開示されたいかなる新規な特徴又はいかなる新規な特徴の組み合わせをも含むことが理解されるべきである。
【００５６】
本出願人は、本出願又は本出願から派生するさらなる出願の審査中においていかなるそのような特徴且つ又はそのような特徴の組み合わせについて新たな請求項が作成されることがあることを明示するものである。
【図面の簡単な説明】
【００５７】
【図１】この発明の実施形態によるプロセスの金属注入工程を示す図である。
【図２】異なるドーピング処理における半導体膜内のニッケル濃度と深さとの関係を示す図である。
【図３】この発明を具体化するプロセスにより形成されたtop gate poly-Si TFTの断面図である。
【図４】この発明を具体化するさらなるプロセスにより形成されたbottom gate TFTの製造の一工程を示す断面図である。
【図５】この発明を具体化するさらなるプロセスにより形成されたbottom gate TFTの製造の一工程を示す断面図である。
【図６】この発明を具体化するさらなるプロセスにより形成されたbottom gate TFTの製造の一工程を示す断面図である。
【図７】この発明を具体化するさらなるプロセスにより形成されたbottom gate TFTの製造の一工程を示す断面図である。
【図８】アクティブマトリクス表示装置の斜視図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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