(57)【要約】最大読み出し信号を提供するＭＲＡＭメモリが提案される。これは、ＭＲＡＭビットの高速検出において有益である。互いに連結して論理的に体系付けられた行または列を形成する磁気抵抗メモリセルを有するＭＲＡＭメモリにおいて、それは、少なくとも書き込み中に、隣り合う２つの行または列の書き込みビット線同士を接続して、隣り合う２つのメモリセル内に逆のデータ値を書き込むことによって得られる。このようにすると、書き込み電流のための戻り経路が小さなループで形成され、ＥＭＣ動作が向上する。
2005526351.tif 000002
【特許請求の範囲】
【請求項１】
複数の磁気抵抗メモリセルを有し、各磁気抵抗メモリセルが磁気抵抗記憶素子を有し、磁気抵抗メモリセルが互いに連結して論理的に体系付けられた行および列を形成し、第２の行または列に隣接する少なくとも１つの第１の行または列が存在し、第１の行または列が少なくとも１つの第１の行または列書き込みラインを有し、第２の行または列が少なくとも１つの第２の行または列書き込みラインを有するマトリクスであって、
前記第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、前記第１および第２の行または列書き込みライン同士を少なくとも一時的に互いに電気的に接続するための接続手段を備え、それにより、第１の行または列書き込みラインを流れる電流は、第２の行または列書き込みラインを流れる同じ電流と反対の方向に流れる、マトリクス。
【請求項２】
互いに隣接する第１および第２の行または列はそれぞれ、１つの行または列読み出しラインを有する、請求項１に記載のマトリクス。
【請求項３】
同じ行または列における行または列読み出しラインおよび行または列書き込みラインがそれぞれ別個のラインである、請求項２に記載のマトリクス。
【請求項４】
前記接続手段は、第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、所定の電気的接続部を備える、請求項１に記載のマトリクス。
【請求項５】
同じ行または列における行または列読み出しラインおよび行または列書き込みラインがそれぞれ物理的に同じラインである、請求項２に記載のマトリクス。
【請求項６】
前記接続手段が第１のスイッチング素子を備える、請求項１に記載のマトリクス。
【請求項７】
第１および第２の列または行書き込みラインは、対応する列または行の各メモリセルの磁気抵抗素子に対して磁気的に接続可能な連続する導電ストリップである、請求項１に記載のマトリクス。
【請求項８】
列または行読み出しラインは、列または行の磁気抵抗メモリセルの磁気抵抗記憶素子の１つの電極にそれぞれ電気的に接続可能な連続する導電ストリップである、請求項２に記載のマトリクス。
【請求項９】
行または列がそれぞれディジットラインを有し、ディジットラインは、行または列の各磁気抵抗メモリセルの磁気抵抗記憶素子に対して磁気的に接続可能な連続する導電ストリップである、請求項１に記載のマトリクス。
【請求項１０】
行または列がそれぞれワード線を有し、各磁気抵抗メモリセルは、磁気抵抗記憶素子の他の電極を１つの電圧源に接続するための第２のスイッチング素子を備え、ワード線は、行または列の第２のスイッチング素子のそれぞれに対して電気的に接続された連続するストリップである、請求項１に記載のマトリクス。
【請求項１１】
磁気抵抗記憶素子がＴＭＲ効果に基づく、請求項１に記載のマトリクス。
【請求項１２】
上記請求項のいずれか一項に記載のマトリクスの、ＭＲＡＭメモリとしての使用。
【請求項１３】
１つのマトリクスと、読み出されるセルおよび／又は書き込まれるセルを選択するための選択回路とを備えたＭＲＡＭメモリであって、前記マトリクスが複数の磁気抵抗メモリセルを有し、各磁気抵抗メモリセルが磁気抵抗記憶素子を有し、磁気抵抗メモリセルが互いに連結して論理的に体系付けられた行および列を形成し、第２の行または列に隣接する少なくとも１つの第１の行または列が存在し、第１の行または列が少なくとも１つの第１の行または列書き込みラインを有し、第２の行または列が少なくとも１つの第２の行または列書き込みラインを有し、前記マトリクスは、前記第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、前記第１および第２の行または列書き込みライン同士を少なくとも一時的に互いに電気的に接続するための接続手段を備え、それにより、第１の行または列書き込みラインを流れる電流は、第２の行または列書き込みラインを流れる同じ電流と反対の方向に流れる、ＭＲＡＭメモリ。
【請求項１４】
互いに隣接する第１および第２の行または列は、それぞれ１つの行または列読み出しラインを有する、請求項１３に記載のＭＲＡＭメモリ。
【請求項１５】
同じ行または列における行または列読み出しラインおよび行または列書き込みラインがそれぞれ別個のラインである、請求項１４に記載のＭＲＡＭメモリ。
【請求項１６】
前記接続手段は、第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、所定の電気的接続部を備える、請求項１３に記載のＭＲＡＭメモリ。
【請求項１７】
同じ行または列における行または列読み出しラインおよび行または列書き込みラインがそれぞれ物理的に同じラインである、請求項１４に記載のＭＲＡＭメモリ。
【請求項１８】
前記接続手段が第１のスイッチング素子を備える、請求項１３に記載のＭＲＡＭメモリ。
【請求項１９】
第１および第２の列または行書き込みラインは、対応する列または行の各メモリセルの磁気抵抗素子に対して磁気的に接続可能な連続する導電ストリップである、請求項１３に記載のＭＲＡＭメモリ。
【請求項２０】
列または行読み出しラインは、列または行の磁気抵抗メモリセルの磁気抵抗記憶素子の１つの電極にそれぞれ電気的に接続可能な連続する導電ストリップである、請求項１４に記載のＭＲＡＭメモリ。
【請求項２１】
行または列がそれぞれディジットラインを有し、ディジットラインは、行または列の各磁気抵抗メモリセルの磁気抵抗記憶素子に対して磁気的に接続可能な連続する導電ストリップである、請求項１３に記載のＭＲＡＭメモリ。
【請求項２２】
行または列がそれぞれワード線を有し、各磁気抵抗メモリセルは、磁気抵抗記憶素子の他の電極を１つの電圧源に接続するための第２のスイッチング素子を備え、ワード線は、行または列の第２のスイッチング素子のそれぞれに対して電気的に接続された連続するストリップである、請求項１３に記載のＭＲＡＭメモリ。
【請求項２３】
前記選択回路は、行選択デコーダおよび／又は列選択デコーダを備える、請求項１３に記載のＭＲＡＭメモリ。
【請求項２４】
行電流源は、選択されたディジットラインに電気エネルギーを供給するための行選択デコーダに対して接続される、請求項２３に記載のＭＲＡＭメモリ。
【請求項２５】
１つの書き込みビット線電流源は、選択された書き込みラインに電気エネルギーを供給するための列選択デコーダに対して接続される、請求項２３に記載のＭＲＡＭメモリ。
【請求項２６】
前記選択回路は、１つの列の一方のセルを読み出すと同時に同じ列の他方のセルへの書き込みを行ない、あるいは、１つの行の一方のセルから読み出すと同時に同じ行の他方のセルへの書き込みを行なう、請求項１３に記載のＭＲＡＭメモリ。
【請求項２７】
列読み出しラインに対して接続可能なセンスアンプを更に備える、請求項１４に記載のＭＲＡＭメモリ。
【請求項２８】
第１および第２の状態を有し且つ互いに連結して論理的な列および行を形成する磁気抵抗メモリセルを有するマトリクスを動作させる方法であって、第１の行または列のメモリセル内に第１の状態を書き込むと同時に、隣接する行または列の隣り合うメモリセル内に第２の状態を書き込むステップを含む方法。
【請求項２９】
各状態が磁気抵抗メモリセルの抵抗値に関連し、また、隣接する２つの行または列の隣り合う２つのメモリセルから読み出して、隣り合う２つのメモリセルの抵抗値を得ると同時に、前記抵抗値を比較して記憶内容を得るステップを更に含む、請求項２８に記載の方法。
【請求項３０】
列または行書き込みラインと、列または行書き込みラインと同じ面内に位置し且つ列または行書き込みラインに隣接する戻り経路とを介して、電流を送ることにより、電磁妨害を低減するステップを更に含む、請求項２８に記載の方法。
【請求項３１】
１つの列内の一方のセルから読み出すと同時に同じ列内の他方のセルに書き込むこと、あるいは、１つの行内の一方のセルから読み出すと同時に同じ行内の他方のセルの書き込みを行なうことを更に含む、請求項２８に記載の方法。
【請求項３２】
行および列で論理的に配置された複数の磁気抵抗記憶素子を形成し、隣り合う第１および第２の行または列の磁気抵抗記憶素子のそれぞれに対して磁気的に接続可能となるように少なくとも１つの第１および第２の行または列書き込みラインを形成し、前記第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、前記第１および第２の行または列書き込みライン同士を少なくとも一時的に互いに電気的に接続するための接続手段を形成する、ＭＲＡＭを形成する方法。
【請求項３３】
接続手段を形成する前記ステップは、所定の電気的接続部を形成することを含む、請求項３２に記載の方法。
【請求項３４】
接続手段を形成する前記ステップは、スイッチング素子を形成することを含む、請求項３２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗メモリセルを有するマトリクスおよび不揮発性磁気メモリに関し、特に、そのようなマトリクスを備えた磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）と、そのようなマトリクスを動作させる方法および形成する方法とに関する。
【背景技術】
【０００２】
磁気または磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、現在、フラッシュメモリに代わるものとして、多くの企業により検討されている。ＭＲＡＭは、最速スタティックＲＡＭ（ＳＲＡＭ）メモリにほぼ取って代わる可能性を有する。ＭＲＡＭは不揮発性メモリ（ＮＶＭ）デバイスであり、このことは、記憶された情報を維持するために電力を必要としないことを意味する。これは、他の殆どのタイプのメモリに勝る利点であると考えられる。
【０００３】
不揮発性メモリは、多種多様な工業用および軍事用の電子デバイスや装置、例えば携帯電話、ラジオおよびデジタルカメラにおいて使用されている。これらの電子デバイスの市場では、電圧が低く、電力消費量が低く、チップサイズが小さいデバイスが求められ続けている。
【０００４】
当初、米国ハネウェル社で開発されたＭＲＡＭの概念は、情報記憶として磁気多層デバイスにおいて磁化方向を使用するとともに、結果として生じる抵抗差を情報読み出しのために使用するものである。全てのメモリデバイスと同様に、ＭＲＡＭアレイにおける各セルは、“１”または“０”のいずれかを表わす少なくとも２つの状態を記憶することができなければならない。
【０００５】
様々な種類の磁気抵抗（ＭＲ）効果が存在し、中でも、巨大磁気抵抗（ＧＭＲ）効果およびトンネル磁気抵抗（ＴＭＲ）効果は、現在、最も重要なＭＲ効果である。ＧＭＲ効果、および、ＴＭＲまたは磁気トンネル接合（ＭＴＪ）またはスピン依存トンネリング（ＳＤＴ）効果により、ａ.ｏ.不揮発性磁気メモリを実現できる可能性が生じる。これらのデバイスは複数の薄膜から成る積層体を備え、そのうちの少なくとも２つの薄膜は、強磁性体またはフェリ磁性体であり、非磁性中間層によって分離される。ＧＭＲは、導体中間層を有する構造における磁気抵抗であり、ＴＭＲは、誘電体中間層を有する構造における磁気抵抗である。非常に薄い導体が２つの強磁性膜またはフェリ磁性膜同士の間に配置される場合には、複合多層構造の有効な面内抵抗は、膜の磁化方向が平行の時に最小であり、膜の磁化方向が逆平行の時に最大となる。薄い誘電体層が２つの強磁性膜またはフェリ磁性膜同士の間に配置される場合には、膜同士の間のトンネル電流は、膜の磁化方向が平行の時に最大（したがって、抵抗が最小となる）となることが観察され、膜の磁化方向が逆平行の時に最小（したがって、抵抗が最大となる）となることが観察される。
【０００６】
磁気抵抗は、通常、平行な磁化状態から逆平行な磁化状態へと変化する前述した構造の抵抗におけるパーセンテージ増加として測定される。ＴＭＲデバイスは、ＧＭＲ構造よりも高いパーセンテージの磁気抵抗を与え、したがって、信号および速度が更に高くなる可能性を有する。最近の結果によれば、トンネリングは４０％を超える磁気抵抗を与え、それに対し、良好なＧＭＲセルでは、磁気抵抗が６〜９％である。
【０００７】
磁気トンネル接合磁気抵抗ランダムアクセスメモリ（ＭＴＪＭＲＡＭ）は、行および列の配列状態で配置された複数の磁気抵抗メモリセル１を備える。そのような従来のメモリセル１の１つを図１に示す。各メモリセル１は、磁気抵抗記憶素子２と、ディジットライン４とビット線６との第１の交点と、ビット線６とワード線８との第２の交点とを備える。メモリセル１は、ビット線６により列内で直列に接続されるとともに、ディジットライン４およびワード線８により行内で直列に接続されており、それにより、前記配列を形成している。使用される磁気抵抗記憶素子２は、磁気トンネル接合（ＭＴＪ）である。
【０００８】
ＭＴＪ記憶素子２は、一般に、下側電気接点を形成する非磁性導体と、ピン磁性層と、ピン層上に位置する絶縁バリア層と、絶縁バリア層上に位置するフリー磁性層とを有しており、フリー磁性層上には上側接点が設けられる。ピン磁性層およびフリー磁性層は両方とも、例えばＮｉＦｅから構成されていても良く、また、絶縁バリア層は、例えばＡｌＯｘから成っていても良い。
【０００９】
磁性材料から成るピン層は、常に同じ方向に向いた磁気ベクトルを有する。フリー層の磁気ベクトルは、フリーとはいえ、層の物理的なサイズによって制約され、それにより、２つの方向、すなわち、ピン層の磁化方向と平行な方向および逆平行な方向のいずれかを向く。
【００１０】
ＭＴＪ記憶素子２は、電気が磁性層の一方から他方に向かって垂直に流れることができるように、回路内に接続することにより使用される。図１に示されるように、ＭＴＪセル１は、トランジスタＴ等のスイッチング素子とレジスタＲとの直列接続によって電気的に表わすことができる。レジスタＲの抵抗の大きさは、記憶素子２のフリー磁性層およびピン磁性層の磁気ベクトルの方向によって決まる。ＭＴＪ素子２は、磁気ベクトルが反対の方向を向く時に比較的高い抵抗（ハイレス）を有し、磁気ベクトルが同じ方向を向く時に比較的低い抵抗（ローレス）を有する。
【００１１】
従来技術に係るＭＴＪセル１の断面図および平面図を図２に示す。従来のセルの２×２配列の概略立面図を図３に示す。複数のＭＲＡＭセルを有するＭＲＡＭアレイにおいて、直交する導電ライン４，６は、各ビットまたは記憶素子２の下側および上側を通っており、スイッチング磁場を形成する電流を運ぶ。各ビットは、電流が１つのラインだけに加えられる時には切り換わらないが、選択されたビットで交差する両方のラインを通じて電流が流れる時には切り換わるように設計されている（フリー層の磁気ベクトルがスイッチング磁場の方向に従わない場合にのみ、スイッチングが生じる）。
【００１２】
ＭＴＪメモリセル１の配列内には、ディジットライン４およびビット線６が設けられる。この場合、ディジットライン４は、記憶素子２の一方側で配列の行に沿って延びており、ビット線６は、記憶素子２の他方側で配列の列の下側を延びている。明確さを期すため、図３の構造は、その一部が反転されている。すなわち、実際にはディジットライン４がＭＴＪ素子２の下側（トランジスタＴが設けられている基板に向かって方向付けられたＭＴＪ素子２の側）で延びており、ビット線６がＭＴＪ素子２の上側（トランジスタＴが設けられている基板から離れるように方向付けられたＭＴＪ素子２の側）で延びている。しかし、そのように描くと、図面の多くの関連する部分である磁気抵抗素子をビット線６が覆い隠してしまう。
【００１３】
各記憶素子２は、所定の層またはピン層１０と、フリー層１２と、ピン層とフリー層との間に位置する絶縁バリア１４とを備える積層構造を成す。その間に絶縁バリア１４を有する強磁性層またはフェリ磁性層１０，１２にわたって僅かな電圧を印加すると、電子が絶縁バリア１４を貫通することができる。
【００１４】
記憶素子２は、相互接続層１６と複数のメタライゼーション層１８とビア２０とにより、トランジスタＴに接続されている。記憶素子２とアースライン２４との間には、ガルバニック接続部２２が存在する。各メモリセル１のトランジスタＴは、アースライン２４に対して接続されている。
【００１５】
図４に示される書き込みまたはプログラムモードにおいては、選択されたディジットライン４およびビット線６を通じて所要の電流が流れ、それにより、ライン同士の交点で、ＭＴＪ素子２のフリー層１２の極性を変えることができる十分なピーク磁場が形成されるため、ＭＴＪセル２の抵抗がローレス（低抵抗）状態からハイレス（高抵抗）状態へ、あるいは、その逆へと切り換わる（ビット線６を流れる電流の方向に応じて）。同時に、ワード線８の電圧を低く（０ボルト）維持することにより、選択されたメモリセル１のトランジスタＴがカットオフ状態になる。例えば、図４に示される実施形態においては、左側のセルがプログラミングされるように選択される。左側のビット線６を流れる電流は、左側のセルおよびその列における全ての他のセルに共通のものである。電流は、左側のセルおよび同じ行の他の全てのセルのディジットライン４を通じて流れるが、右側のセルのディジットライン４を通じて流れない。ディジットライン４およびビット線６の電流は、フォアグラウンド左側セルのフリー層の磁気ベクトルの方向を変えることができる磁場を協働して形成するが、一方のストリップの電流だけでは記憶状態を変えることができない。したがって、選択されたメモリセルだけが書き込まれる（この例では、左側のセル）。
【００１６】
選択されたメモリセル１（図５の例では、左側のセル）内に記憶された情報が読み出されても良い。一例として、メモリセルのハイレス状態が例えば１３ｋΩであっても良く、また、ローレス状態が１０ｋΩであっても良い。読み出しビット線上の読み出し電圧が０．３ボルトである場合、セルの記憶素子２を流れる電流はそれぞれ、２３μＡまたは３０μＡである。従来のデバイスにおいては、２６．５μＡ等の中間値で例えば電流検出点にセンスアンプが調整される。そのセンスアンプによって検出される電流が２６．５μＡよりも大きい場合には、センスアンプは、ＭＴＪ素子２がローレス状態であると判断する。ＭＴＪ素子２を流れる電流が２６．５μＡよりも小さい場合には、センスアンプは、ＭＴＪ素子２がハイレス状態であると判断する。しかし、ハイレス状態とローレス状態との間の電流差は、あまり大きくなく（この例では、わずか７μＡ）、これは、非常に信頼できる高速検出方法ではない。
【００１７】
他の従来の読み出し方法において、読み出されるセルの抵抗は、同じワード線８に沿って配置された基準メモリセルの抵抗と比較される。基準セルは、ｘ個の列毎に存在する。ここで、ｘは、通常、３２、６４あるいは１２８であるが、任意の数であっても良い。基準メモリセルのＭＴＪ素子はプログラミングされず、それらの抵抗値は、通常、例えば最小レベル（ローレス）のままである。基準セルは、選択されたセルと共に読み出される。メモリセル１は、このセルのワード線８にＶＤＤを印加して１つの行を選択するとともに全てのトランジスタＴをＯＮにすることにより、読み出し用に選択される。電流は、選択されたセルが配置される列のビット線６を通じて流れる。その列のメモリセルのうち、選択されたＭＴＪセル１に関連付けられたトランジスタだけが駆動されるため、電流は、選択されたビット線６から選択されたセル１を介してアースライン２４へと流れることしかできない。読み出し動作中、読み出されるＭＴＪ素子を流れる電流は、基準ＭＴＪを流れる電流と比較される。これらの電流が同じである場合には、センスアンプは、読み出されるＭＴＪがローレス状態であると判断する。読み出されるＭＴＪを流れる電流が基準ＭＴＪを流れる電流よりも少ない場合には、センスアンプは、読み出されるＭＴＪがハイレス状態であると判断する。読み出されるＭＴＪおよび基準ＭＴＪの両方が同じである場合、例えばローレス状態である場合、基本的に、電流差が測定されないことは言うまでもない。しかし、実際には、電流は正確に１００％同じではない。これは、従来のメモリセルからの読み出しを難しく且つ遅らせるプロセス許容誤差等に起因して、共にローレス状態であるＭＴＪが１００％同じ抵抗値を有していないからである。
【００１８】
一般に、メモリアレイの全体または一部の読み出し動作中においては、最初にビット線６が駆動され、その後、ワード線８が順次にサンプリングされ、すなわち、各行の各セル毎にサンプリングされる。読み出されるＭＲＡＭセルを流れる電流と基準メモリセルを流れる電流との比較結果は、異なる可能性があり（読み出されるＭＲＡＭセルがハイレス状態である場合）、あるいは、同一となる可能性がある（読み出されるＭＲＡＭセルがローレス状態である場合）。このことは、最大読み出し信号を常に利用できるとは限らず、読み出し動作の速度が制限されることを意味する。
【００１９】
ＴＭＲデバイスにおいては、電子がバリア層を貫通しなければならないため、層面に対して垂直に検出電流（ＣＰＰ−平面に対して垂直な電流）が加えられなければならない。
【００２０】
現時点で、抵抗値の差（ＭＲ比）が最大で５０％というのは不都合である。これは、読み出しにとっては十分であるが、超高速ＳＲＡＭキャッシュと競り合うには不十分である。
【００２１】
従来のＭＲＡＭセルにビットを書き込むために必要な大きな電流によって、深刻な電磁妨害（ＥＭＩ）の問題が引き起こされることは不都合である。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、従来のＭＲＡＭメモリの不都合を解消することである。
【００２３】
本発明の目的は、ＭＲＡＭメモリに最大読み出し信号を提供することである。本発明の更なる目的は、高速ＭＲＡＭメモリおよび高速ＭＲＡＭメモリの製造方法を提供することである。
【００２４】
本発明の更に他の目的は、磁気抵抗記憶素子を有するメモリおよびそのようなメモリを製造する方法におけるＥＭＩ問題を低減することである。
【課題を解決するための手段】
【００２５】
前述した目的は、本発明のデバイスおよび方法によって達成される。
【００２６】
本発明は、複数の磁気抵抗メモリセルを有し、各磁気抵抗メモリセルが磁気抵抗記憶素子を有し、磁気抵抗メモリセルが互いに連結して論理的に体系付けられた行および列を形成するマトリクスを提供する。第２の行または列に隣接する少なくとも１つの第１の行または列が存在する。第１の行または列が少なくとも１つの第１の行または列書き込みラインを有し、第２の行または列が少なくとも１つの第２の行または列書き込みラインを有する。マトリクスは、前記第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、前記第１および第２の行または列書き込みライン同士を少なくとも一時的に互いに電気的に接続するための接続手段を備え、それにより、第１の行または列書き込みラインを流れる電流は、第２の行または列書き込みラインを流れる同じ電流と反対の方向に流れる。互いに隣接する第１および第２の行または列は、それぞれ１つの行または列読み出しラインを有していても良い。
【００２７】
同じ行または列における行または列読み出しライン、および行または列書き込みラインがそれぞれ別個のラインであっても良い。この場合、接続手段は、第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、所定の電気的接続部を備えていても良い。あるいは、同じ行または列における行または列読み出しラインおよび行または列書き込みラインがそれぞれ物理的に同じラインであっても良い。この場合、接続手段が第１のスイッチング素子を備えていても良い。
【００２８】
第１および第２の列または行書き込みラインは、対応する列または行の各メモリセルの磁気抵抗素子に対して磁気的に接続可能な連続する導電ストリップであっても良い。列または行読み出しラインは、列または行の磁気抵抗メモリセルの磁気抵抗記憶素子の１つの電極にそれぞれ電気的に接続可能な連続する導電ストリップであっても良い。
【００２９】
行または列がさらにそれぞれディジットラインを有し、ディジットラインは、行または列の各磁気抵抗メモリセルの磁気抵抗記憶素子に対して磁気的に接続可能な連続する導電ストリップであっても良い。
【００３０】
行または列がさらにそれぞれワード線を有していても良く、各磁気抵抗メモリセルは、磁気抵抗記憶素子の他の電極を１つの電圧源に接続するための第２のスイッチング素子を備えていても良く、ワード線は、行または列の第２のスイッチング素子のそれぞれに対して電気的に接続された連続するストリップである。
【００３１】
磁気抵抗記憶素子は、ＴＭＲ効果に基づいていても良い。
【００３２】
本発明に係るマトリクスは、ＭＲＡＭメモリとして使用されても良い。
【００３３】
また、本発明は、１つのマトリクスと、読み出されるセルおよび／又は書き込まれるセルを選択するための選択回路とを備えたＭＲＡＭメモリを提供する。マトリクスが複数の磁気抵抗メモリセルを有し、各磁気抵抗メモリセルが磁気抵抗記憶素子を有し、磁気抵抗メモリセルが互いに連結して論理的に体系付けられた行および列を形成する。第２の行または列に隣接する少なくとも１つの第１の行または列が存在する。第１の行または列が少なくとも１つの第１の行または列書き込みラインを有し、第２の行または列が少なくとも１つの第２の行または列書き込みラインを有する。マトリクスは、前記第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、前記第１および第２の行または列書き込みライン同士を少なくとも一時的に互いに電気的に接続するための接続手段を備え、それにより、第１の行または列書き込みラインを流れる電流は、第２の行または列書き込みラインを流れる同じ電流と反対の方向に流れる。
【００３４】
ＭＲＡＭメモリの互いに隣接する第１および第２の行または列はそれぞれ、１つの行または列読み出しラインを有していても良い。
【００３５】
ＭＲＡＭメモリの同じ行または列における行または列読み出しラインおよび行または列書き込みラインがそれぞれ別個のラインであっても良く、あるいは、これらが物理的に同じラインであっても良い。最初のケースにおいて、接続手段は、第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、所定の電気的接続部を備えていても良い。２番目のケースにおいて、接続手段は、第１のスイッチング素子を備えていても良い。
【００３６】
ＭＲＡＭメモリの第１および第２の列または行書き込みラインは、対応する列または行の各メモリセルの磁気抵抗素子に対して磁気的に接続可能な連続する導電ストリップであっても良い。ＭＲＡＭメモリの列または行読み出しラインは、列または行の磁気抵抗メモリセルの磁気抵抗記憶素子の１つの電極にそれぞれ電気的に接続可能な連続する導電ストリップであっても良い。
【００３７】
ＭＲＡＭメモリの行または列がさらにそれぞれディジットラインを有していても良く、ディジットラインは、行または列の各磁気抵抗メモリセルの磁気抵抗記憶素子に対して磁気的に接続可能な連続する導電ストリップである。ＭＲＡＭメモリの行または列がそれぞれワード線を有していても良く、各磁気抵抗メモリセルは、磁気抵抗記憶素子の他の電極を１つの電圧源に接続するための第２のスイッチング素子を備えていても良く、ワード線は、行または列の第２のスイッチング素子のそれぞれに対して電気的に接続された連続するストリップである。
【００３８】
ＭＲＡＭメモリの選択回路は、行選択デコーダおよび／又は列選択デコーダを備えていても良い。行電流源は、選択されたディジットラインに電気エネルギーを供給するための行選択デコーダに対して接続されていても良い。選択された書き込みラインに電気エネルギーを供給するための列選択デコーダには、１つの書き込みビット線電流源が接続されていても良い。
【００３９】
ＭＲＡＭメモリの選択回路は、１つの列の一方のセルを読み出すと同時に同じ列の他方のセルへの書き込みを行ない、あるいは、１つの行の一方のセルから読み出すと同時に同じ行の他方のセルへの書き込みを行なうようになっていても良い。
【００４０】
ＭＲＡＭメモリは、列読み出しラインに対して接続可能なセンスアンプを更に備えていても良い。
【００４１】
また、本発明は、第１および第２の状態を有し且つ互いに連結して論理的な列および行を形成する磁気抵抗メモリセルを有するマトリクスを動作させる方法を提供する。この方法は、第１の行または列のメモリセル内に第１の状態を書き込むと同時に、隣接する行または列の隣り合うメモリセル内に第２の状態を書き込むステップを含んでいる。各状態は、磁気抵抗メモリセルの抵抗値に関連していても良い。また、この方法は、隣接する２つの行または列の隣り合う２つのメモリセルから読み出して、隣り合う２つのメモリセルの抵抗値を得ると同時に、前記抵抗値を比較して記憶内容を得るステップを更に含んでいる。
【００４２】
この方法は、列または行書き込みラインと、列または行書き込みラインと同じ面内に位置し且つ列または行書き込みラインと隣接する戻り経路とを介して、電流を送ることにより、電磁妨害を低減するステップを更に含んでいても良い。
【００４３】
方法は、１つの列内の一方のセルから読み出すと同時に同じ列内の他方のセルに書き込むこと、あるいは、１つの行内の一方のセルから読み出すと同時に同じ行内の他方のセルの書き込みを行なうことを更に含んでいても良い。
【００４４】
また、本発明は、ＭＲＡＭを製造する方法を提供する。方法は、行および列で論理的に配置された複数の磁気抵抗記憶素子を形成するステップと、隣り合う第１および第２の行または列の磁気抵抗記憶素子のそれぞれに対して磁気的に接続可能となるように少なくとも１つの第１および第２の行または列書き込みラインを形成するステップと、前記第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、前記第１および第２の行または列書き込みライン同士を少なくとも一時的に互いに電気的に接続するための接続手段を形成するステップとを含んでいる。接続手段を形成する前記ステップは、所定の電気的接続部を形成すること、あるいは、スイッチング素子を形成することを含んでいても良い。
【００４５】
本発明の他の特徴および利点は、一例として本発明の原理を示す添付図面とともに以下の詳細な説明から明らかになろう。
【発明を実施するための最良の形態】
【００４６】
各図面において、同一の参照符号は、同一または類似の要素を示す。
【００４７】
特定の実施形態に関し、特定の図面を参照して、本発明について説明するが、本発明はこれらの実施形態に限定されるものではなく、請求の範囲によってのみ限定される。示されている図は単に概略的なものであり、限定されるものではない。“備える”という表現は、この明細書本文および請求の範囲の中で使用される場合、他の構成要素またはステップを排除するものではない。単数名詞を示す際に“a”“an”“the”等の不定冠詞または定冠詞が使用される場合、それ以外の何かが特に述べられていなければ、その名詞が複数あることも含む。
【００４８】
本明細書の本文全体にわたって、用語“列”および“行”は、互いに連結される一連の配列要素を説明するために使用される。この連結は、行および列から成るデカルト配列の形態を成していても良いが、本発明はこれに限定されない。当業者であれば分かるように、列と行とは容易に置換可能であり、また、本開示内容においてこれらの用語を置換可能であることが意図される。また、非デカルト配列が構成されても良く、この非デカルト配列も本発明の範囲内に含まれる。したがって、用語“行”および“列”は、広範に解釈されたい。この広範な解釈を促すため、請求項は、論理的に体系付けられた行および列に言及している。これにより、一連の記憶素子が位相的に線形な交差状態で互いに結合されるが、物理的または地理的配置はそうである必要がないことを意図する。例えば、行が円であっても良く、また、列がこれらの円の半径であっても良く、この発明において、円および半径は、“論理的に体系付けられた”行および列として説明される。また、ビット線、ワード線またはディジットライン等の様々なラインの特定の名前は、説明を容易にして且つ特定の機能を示すために使用された総称的な名前であり、この特定の言葉の選択は、決して本発明を限定しようとするものではない。これらの用語の全てが、記載されている特定の構造のさらなる理解を容易にするためだけに使用され、本発明を限定するものではないことは言うまでもない。
【００４９】
本発明の第１の実施形態において、マトリクスには、互いに結合することにより論理的に体系付けられた行および列を形成する磁気抵抗メモリセルが提供される。一例として、実際の行および列を用いて、メモリについて説明する。各磁気抵抗メモリセルは、磁気抵抗記憶素子と、例えばトランジスタ等のスイッチング素子とを備える。
【００５０】
本発明の一実施形態に係るマトリクスで使用可能なそのような磁気抵抗メモリセル３０が、図６に概略的に示されており、また、その断面図および部分断平面図を図７に示す。１つの磁気抵抗メモリセル３０に関するこれらの図、特に図６および図７の平面図から分かるように、２つのビット線、すなわち、読み出しビット線３２と、書き込みビット線３４とが設けられる。書き込みビット線３４は、ＭＴＪ素子２に接続されておらず、したがって、ＭＴＪ素子２に対して電気的に接続することができない。しかし、書き込みビット線は、ここに電流が流れると、ＭＴＪ素子に対して磁気的に接続される。読み出しビット線３２は、例えば接続層３６およびビア３９を介してＭＴＪ素子２に対してガルバニックに接続されており、したがって、ＭＴＪ素子２に対して電気的に接続可能である。２つのビット線３２，３４は、平面図では、それらが平行に延びているようにしか見えない。メモリセル３０の他の全ての素子は、従来のメモリセル１に関して前述したのと同様である。
【００５１】
図８には、セルＡ〜Ｈと称される８個の磁気抵抗メモリセル３０から成るマトリクス３８（それぞれが２つの磁気抵抗記憶素子を有する４つの列Ｃ１，Ｃ２，Ｃ３，Ｃ４）が示されており、あるいは、概略ブロック線図が図９に示されている。平行な列Ｃ１，Ｃ２，Ｃ３，Ｃ４においては、マトリクス３８の磁気抵抗セル２同士が互いに連結している。各列Ｃ１，Ｃ２，Ｃ３，Ｃ４は、複数の磁気抵抗記憶素子２を備える。書き込みビット線３４は、各列Ｃ１，Ｃ２，Ｃ３，Ｃ４にわたって１つの面内に位置する。隣り合う２つの列Ｃ１，Ｃ２；Ｃ３，Ｃ４の書き込みビット３４同士は、接続手段５４によって互いに接続されている。図８および図９に示される実施形態において、接続手段５４は、両方の書き込みビット線３４間の所定の直接的な電気的接続部である。したがって、奇数の列Ｃ１，Ｃ３の書き込みビット線３４は、隣の偶数の列Ｃ２，Ｃ４の書き込みビット線３４によって形成される戻り経路を同一面内に有する。隣り合う列の書き込みビット線５２同士の間に、所定の電気的接続部５４を有する、例えばセルＡ，Ｂ，Ｅ，Ｆの概略立面図を図１０に示す。なお、図８および図９は２×４配列に関するものであるが、図１０は２×２配列だけに関するものである。実際には、メモリアレイ３８は、一般に、これよりも更に数が多い。また、図１０の構造は、明確さを期すため、一部が反転して示されている。すなわち、実際にはディジットライン４がＭＴＪ素子２の下側（トランジスタＴが設けられている基板に向かって方向付けられたＭＴＪ素子２の側）で延びており、実際には書き込みライン３４がＭＴＪ素子２の上側（トランジスタＴが設けられている基板から離れるように方向付けられたＭＴＪ素子２の側）で延びている。読み出しビット線３２は、実際には書き込みライン３４に隣接して配置される。しかし、そのように描くと、読み出しおよび書き込みビット線３２，３４が磁気抵抗素子２を覆い隠してしまう。
【００５２】
図８および図１０から分かるように、ビット線３２，３４は、メモリアレイ３８の１つの列Ｃ１，Ｃ２，Ｃ３，Ｃ４における全てのメモリセル３０に共通のものであり、また、ディジットライン４およびワード線８は、メモリアレイ３８の行Ｒ１，Ｒ２における全てのメモリセル３０に共通のものである。ワード線８は、各セルのスイッチング素子Ｔ、例えばトランジスタスイッチング素子に対して接続される。隣り合う２つの列Ｃ１，Ｃ２；Ｃ３，Ｃ４の書き込みビット線３４は、所定の電気的接続部５４によって互いに接続される。
【００５３】
列Ｃ１の書き込みビット線３４を通じて一方向に流れる電流は、列Ｃ２の書き込みビット線３４（戻り経路）を通じて反対方向に流れる。例えば列Ｃ１の記憶素子２をプログラミングする場合、列Ｃ２の対応する記憶素子２、すなわち、同じ行上にあるが列Ｃ１の書き込みビット線３４の戻り経路の下側にある記憶素子２は、後述するように、逆の値を用いてプログラミングされる。
【００５４】
読み出しビット線３２と対応する書き込みビット線３４との間の空間Ｄ１は、例えば一般的にはリソグラフィによって制限される、ＭＲＡＭセル３０が形成される製造プロセスの最小メタルピッチであることが好ましい。読み出しビット線３２の幅Ｄ２は、例えば一般的にはリソグラフィによって制限される、ＭＲＡＭセル３０が形成される製造プロセスの最小メタル幅であることが好ましい。しかし、読み出しビット線３２の幅Ｄ２は、最小メタル幅よりも若干大きい。書き込みビット線３４の幅Ｄ３は、少なくともＭＴＪ素子２を実質的に覆う幅であることが好ましい。
【００５５】
ＭＴＪ素子２と書き込みビット線３４との間の距離Ｄ４は、従来のＭＲＡＭセル１よりも若干大きい。しかし、この距離は、できる限り短く維持することが好ましい。一例として、距離Ｄ４は、直ぐ次の２つのメタライゼーション層同士の間の通常の酸化物の厚さ以下であっても良い。
【００５６】
メモリアレイ３８において、例えばセルＡ（図８参照）が書き込まれる必要がある場合、動作は、以下の通りである（図１１参照）。
【００５７】
ブロック４０，４２，４４，４６，４８は、協働して選択回路を形成する。“プレデコーダおよび論理”ブロック４０により、セルＡが書き込み用に選択される。このことは、列Ｃ１の適切な書き込みビット線３４が“ビット線または列選択”ブロック４２を介して“書き込みビット線電流源”４４に対して接続されることを意味する。“プレデコーダおよび論理”ブロック４０は、“行選択デコーダ”４６と共に、書き込み用にセルＡを選択する。このことは、行Ｒ１の適切なディジットライン４が“ディジットライン電流源”４８に接続されることを意味する。書き込まれるセルのワード線８（すなわち、行Ｒ１のワード線８）は、関連するスイッチング素子Ｔ１，Ｔ２をＯＦＦするための値、例えばトランジスタの場合には０Ｖに設定される。このようにして、電流は、選択されたセルの（列Ｃ１の）書き込みビット線３４および（行Ｒ１の）ディジットライン４の両方を通じて流れる。列Ｃ１の書き込みビット線３４が列Ｃ２の書き込みビット線３４に対して電気的に接続されると、同じ電流が列Ｃ２の書き込みビット線３４にも流れる。列Ｃ１，Ｃ２の書き込みビット線３４を流れる電流および行Ｒ１のディジットライン４を流れる電流は、協働して、セルＡ，Ｂの記憶素子２のフリー層１２の磁気ベクトルの方向を変えることができる磁場を形成するが、いずれか一方のストリップの電流だけでは、記憶状態を変えることができない。列Ｃ２の書き込みビット線３４を流れる電流が、列Ｃ１の書き込みビット線３４を流れる電流と反対の方向に流れ、且つ、セルＡ，Ｂの両方の記憶素子２において、行Ｒ１のディジットライン４を流れる電流が同じ方向に流れるため、セルＡ，Ｂの両方の記憶素子２のフリー層の磁化方向は反対となる。列Ｃ１，Ｃ２の書き込みビット線３４および行Ｒ１のディジットライン４の電流レベルは、ピン層１０の磁化を回転させるために必要な磁場よりも十分に小さくなるように設計される。このようにすれば、セルＡ，ＢのＭＴＪセル２の抵抗は、ローレス状態またはハイレス状態となる（メモリセルＡ内に記憶される内容によって決まる列Ｃ１，Ｃ２のビット線３４を流れる電流の方向に応じて）。セルＡ，ＢのＭＴＪセル２は、書き込みビット線３４における互いに反対方向の電流に起因して、反対に切り換えられる。すなわち、一方のＭＴＪセルがローレス状態となり、他方のＭＴＪセルがハイレス状態となり、あるいは、その逆にもなる。ハイレスとローレスとの間の相対抵抗変化は、書き込みビット線３４に印加される電圧によって決まる。すなわち、相対抵抗変化は、０．６Ｖのビット線電圧で約２５％、０．３Ｖのビット線電圧で約３５％、０．１Ｖのビット線電圧で約４５％である。
【００５８】
本発明に係る磁気抵抗記憶素子を有する配列は、常に反対に切り換えられる２つの磁気抵抗素子を有しているため、最大読み出し信号を提供する。これは、ＭＲＡＭビットの高速検出において有利である。また、書き込みビット線の接続により、（高電流ビット線の小さなループに起因して）良好なＥＭＣ動作を与えるループが小さくなる。
【００５９】
形成される磁場Ｈは、以下のように、書き込み電流Ｉに関連付けられる。すなわち、Ｈ＝Ｉ／６．２８Ｒとなる。式中、Ｈは、磁場の中心から半径Ｒにおける磁場である。磁場の中心は、電流Ｉが流れるメタルワイヤである。
【００６０】
書き込みビット線３４を流れる書き込み電流は、０．５ｍＡ〜５ｍＡである。本発明に係るＭＲＡＭセル３０の書き込み電流は、従来のデバイスよりも幾分高くなければならない。これは、書き込みビット線３４と記憶素子２の磁性層との間の距離が、従来の書き込みビット線６が記憶素子２に対して取り付けられた場合よりも僅かに大きいからである。使用される書き込み電流は、記憶素子２のサイズと、使用される技術とによって決まる。
【００６１】
メモリアレイ３８において、例えばセルＡ（図８参照）が読み出される必要がある場合、動作は以下の通りである（図１１参照）。
【００６２】
セルＡ（図８参照）が読み出し用に選択される。このことは、“ビット線または列選択”ブロック４２がセルＡの読み出しビット線３２を“センスアンプ”５０に接続することを意味する。また、セルＢの読み出しビット線３２もセンスアンプ５０に接続される。“行選択デコーダ”４６は、セルＡが配置される行Ｒ１のワード線８に対して、対応するスイッチング素子Ｔ１，Ｔ２をＯＮ状態にするのに適した電圧を印加する。例えば、スイッチング素子がトランジスタである場合には、印加される電圧がＶｄｄであっても良い。その時に、列Ｃ１の読み出しビット線３２が、セルＡのＭＴＪ素子２に対して電気的に接続されるとともに、列Ｃ２の読み出しビット線３２が、列Ｃ２のＭＴＪ素子２に対して電気的に接続される。書き込み電流よりも十分に小さい検出電流（一般に、μＡ程度）がセルＡの記憶素子２に対して垂直に流されると、セルＡの記憶素子２の抵抗を測定するとともに、この抵抗をセルＢの対応する記憶素子２の抵抗と比較することによって、メモリセルＡの状態が決定される。メモリセル内への情報の書き込み方法に起因してセルＡの記憶素子２がローレス状態となる場合、セルＢの記憶素子２がハイレス状態となり、また、その逆の状態になることは周知である。
【００６３】
本発明の実施形態に係るデバイスにより、好ましくは、読み出しおよび“基準”ＭＴＪが常に反対の抵抗状態を有する。このようにすれば、検出または読み出し電流における差が常に明確となり、データ検出が速くなる。
【００６４】
検出または読み出し電流の磁場は無視してもよく、記憶素子の磁気状態に影響を与えるものではない。トンネルバリア層１４を横切る電荷担体のトンネリングの可能性は、フリー層１２およびピン層１０の磁気モーメントの相対的な位置合わせに依存する。両方の層の磁気モーメントが位置合わせされる時に、電荷担体のトンネリングの可能性が最も高く、したがって、抵抗が最も小さくなる。磁気モーメントが位置合わせされない場合に、電荷担体のトンネリングの可能性が最も低く、したがって、抵抗が最も高くなる。その結果、フリー層の２つの可能な磁化方向が、メモリセルにおける２つの可能なビット状態（１または０）を一義的に規定する。
【００６５】
書き込み動作が継続中である場合、列Ｃ１の書き込みビット線３４における高電流（ｍＡ程度）（したがって、列Ｃ２の書き込みビット線３４における高電流も）は、磁場を生じさせる。書き込みビット線３４と平行な読み出しビット線３２を通じて、僅かな電流がμＡの範囲内で流れる。この電流は、基本的に、読み出しＭＴＪ素子２およびスイッチング素子Ｔ、例えばＭＲＡＭセルの選択トランジスタを流れる電流である。この僅かな電流は、ＭＴＪ素子２の記憶状態に影響を与えない僅かな磁場しか生じさせない。なお、読み出しビット線３２におけるこの僅かな磁場は、書き込みビット線３４よりもＭＴＪ素子２から遠く距離が離れており、それにより、僅かな磁場によるＭＴＪ素子２への影響が更に減少する。
【００６６】
前述した本発明の実施形態によれば、読み出しおよび書き込みを同時に行なうことができる。メモリアレイ３８において、例えば、セルＡ（図８参照）が書き込まれる必要があり、且つ、セルＥが読み出される必要がある場合、動作は以下の通りである（図１１参照）。
【００６７】
“プレデコーダおよび論理”ブロック４０により、セルＡが書き込み用に選択される。このことは、適切な書き込みビット線３４が“ビット線または列選択”ブロック４２を介して“書き込みビット線電流源”４４に対して接続されることを意味する。“プレデコーダおよび論理”ブロック４０は、“行選択デコーダ”４６と共に、書き込み用にセルＡを選択する。このことは、適切なディジットライン４が“ディジットライン電流源”４８に接続されることを意味する。書き込まれるセルＡのワード線８は、対応するスイッチング素子Ｔ１，Ｔ２をＯＦＦするための値、例えばトランジスタの場合には０Ｖに設定される。このようにして、電流は、列Ｃ１の書き込みビット線３４および列Ｃ２の書き込みビット線３４と、選択されたセルＡの行Ｒ１のディジットライン４との両方を通じて流れる。これらの電流は、協働して、行Ｒ１および列Ｃ１の選択されたセルの記憶素子２と、行Ｒ１および列Ｃ２の隣接するセルの対応する記憶素子２とにおけるフリー層１２の磁気ベクトルの方向を変えることができる磁場を形成するが、いずれか一方のストリップの電流だけでは、記憶状態を変えることができない。列Ｃ２の書き込みビット線３４を流れる電流が、列Ｃ１の書き込みビット線３４を流れる電流と反対の方向に流れ、且つ、両方の記憶素子２において、ディジットライン４を流れる電流が同じ方向に流れるため、セルＡ，Ｂの両方の記憶素子２のフリー層の磁化方向は反対となる。電流レベルは、ピン層１０の磁化を回転させるために必要な磁場よりも十分に小さくなるように設計される。このように、セルＡの記憶素子２の抵抗は、ローレス状態またはハイレス状態となる（メモリセルＡ内に記憶される内容によって決まるビット線３４を流れる電流の方向に応じて）。メモリセルＡ，ＢのＭＴＪ記憶素子２は、書き込みビット線３４における互いに反対方向の電流に起因して、反対に切り換えられる。すなわち、一方のＭＴＪセルがローレス状態となり、他方のＭＴＪセルがハイレス状態となり、あるいは、その逆にもなる。
【００６８】
セルＡに書き込むと同時に、セルＥ（図８参照）が読み出し用に選択される。このことは、“ビット線または列選択”ブロック４２が列Ｃ１の読み出しビット線３２（与えられたこの例では、セルＡの読み出しビット線３２にもなり得る）および列Ｃ２の読み出しビット線３２を“センスアンプ”５０に接続することを意味する。“行選択デコーダ”４６は、セルＥが配置される行Ｒ２のワード線８に対して、行Ｒ２のスイッチング素子ＴをＯＮ状態にするのに適した電圧を印加する。例えば、スイッチング素子Ｔがトランジスタである場合には、印加される電圧がＶｄｄであっても良い。その時に、列Ｃ１の読み出しビット線３２が、セルＥのＭＴＪ素子２に対して電気的に接続されるとともに、列Ｃ２の読み出しビット線３２が、セルＦのＭＴＪ素子２に対して電気的に接続される。書き込み電流よりも十分に小さい検出電流（一般に、μＡ程度）がこれらの記憶素子２に対して垂直に流されると、セルＥ，Ｆの記憶素子２の抵抗を測定することによって、メモリセルの状態が決定される。検出または読み出し電流の磁場は、無視できるものであり、メモリセルの磁気状態に影響を与えない。２つの抵抗が比較され、セルＥの記憶素子２がハイレス状態で且つセルＦの記憶素子がローレス状態であるか、あるいは、その逆であるか否かに応じて、セルＥの記憶状態が決定される。
【００６９】
したがって、配列の同じ列上の２つのセルであるセルＡおよびセルＥにおいて、セルＡの書き込みおよびセルＥの読み出しを同時に行なうことができる。すなわち、言い換えると、前述したマトリクスまたは配列３８を記録時再生動作で使用することができる。
【００７０】
セルＡに書き込み且つセルＣを読み出さなければならない場合には、セルＡの書き込みビット線３４（セルＢの書き込みビット線３４は、セルＡの書き込みビット線３４の戻り経路であるため、セルＢの書き込みビット線３４も）およびセルＡのディジットライン４がそれぞれの対応する電流源４４，４８に対して接続される。また、セルＡ，Ｂの読み出しビット線３２は、センスアンプ５０との接続が切られることにより、無効にされる。セルＣにおいては、無論、列Ｃ３，Ｃ４の書き込みビット線３４が無効にされるが、セルＣ，Ｄの読み出しビット線３２は、センスアンプ５０に対して接続される。また、行Ｒ１のワード線８は、セルＣ，Ｄのスイッチング素子Ｔ、例えば選択トランジスタ（セルＡのスイッチング素子Ｔも自動的にＯＮに切り換えられるが、これは影響しない）をＯＮに切り換えるのに適した電圧となる。
【００７１】
したがって、配列３８の同じ行Ｒ１上の２つのセルであるセルＡおよびセルＣにおいて、セルＡの書き込みおよびセルＣの読み出しを同時に行なうことができる。
【００７２】
このように、ＭＲＡＭメモリアレイ３８の動作速度は、１つのビット線を有する従来のＭＲＡＭメモリの速度の２倍を超えることができる。これは、書き込み動作および読み出し動作を異なるセルで同時に行なうことができるからである。例えば、０．６μｍの技術においては、１８ｎｓの書き込み又は読み出し速度に達することができる。更に進んだ技術においては、更に速い読み出しおよび書き込み速度が可能である。また、最大読み出し信号が常に得られるため、動作速度が速くなる。
【００７３】
従来のデバイスの場合と同様に、本発明の前述した実施形態に係るＭＲＡＭメモリも、一時に１つのメモリセルを選択するだけで、個々の読み出し動作および書き込み動作のために使用することができる。また、セル同士が異なる行および列に位置する場合、それらの異なるセルで読み出し動作および書き込み動作を同時に実行することもできる。
【００７４】
本発明の第２の実施形態においては、図１２に概略的に示されるように、論理的な行および列内で互いに連結された従来のメモリセルの配列が与えられる。各メモリセルは、１つの磁気抵抗記憶素子２を備える。配列の各列Ｃ１，Ｃ２は、記憶素子２からデータを読み出しあるいは記憶素子２にデータを書き込むためのビット線５２を有しており、また、配列の各行Ｒ１，Ｒ２，Ｒ３は、ワード線８およびディジットライン４を有する。２つの隣り合う列Ｃ１，Ｃ２のビット線５２は、接続手段によって互いに接続されている。本実施形態において、前記接続手段はスイッチング素子５６である。このスイッチ５６は、メモリセル２内にデータを書き込むために閉じられ、それにより、書き込み電流のための戻り経路を形成する。したがって、２つの関連するメモリセル２（すなわち、同じ行上にあるが、接続手段によって互いに接続可能な２つの隣り合う列内にあるメモリセル）内に書き込まれるデータは、互いに逆である。すなわち、一方の記憶素子２がハイレス状態となり、他方の記憶素子がローレス状態になり、あるいは、その逆の状態になる。また、スイッチ５６を閉じると、高い書き込み電流のための戻り経路が形成され、ＥＭＩ問題が低減される。メモリセル２を読み出す場合には、スイッチ５６が開かれる。このようにすると、列Ｃ１，Ｃ２における２つの関連する記憶素子２の内容を同時に読み出すことができる。記憶素子２自体（２つの関連するメモリセル２は、逆の状態を有する）を書き込みまたはプログラミングする仕方により、関連するメモリセルを流れる読み出し電流を比較すると、高速読み出しを可能にする最大読み出し信号が常に得られる。
【００７５】
第１の実施形態に対しこの第２の実施形態の欠点は、スイッチ５６が、非常に大きな電圧降下を引き起こすことなく、プログラミング電流または書き込み電流を切り換えることができる十分な大きさを有していなければならないという点である。
【００７６】
ここでは、本発明に係るデバイスに関し、特定の構成、配置および材料について説明してきたが、本発明の精神および範囲から逸脱することなく、変更を加えることができることは言うまでもない。例えば、各磁気抵抗記憶素子に対して１つのトランジスタＴを接続する代わりに、隣接する列内で互いに隣り合い且つ同時に書き込むことができる２つの記憶素子に対して１つのトランジスタが接続されても良い。これらの各記憶素子は、異なる列の１つの読み出しラインに対して接続されているため、それらの他方の電極が両方とも１つのトランジスタＴを介してアースラインに接続されている場合であっても、個別に読み出すことができる。
【図面の簡単な説明】
【００７７】
【図１】従来技術に係る配列状態で接続できるＭＴＪセルの電気的な表示図。
【図２】ライン６が部分的に除去された従来技術に係るＭＴＪセルの断面図および概略平面図。
【図３】従来技術に係る２×２配列のＭＴＪセルの概略立面図。
【図４】ＭＴＪメモリセルをプログラミングする従来のプロセスを示す図。
【図５】ＭＴＪメモリセルを読み出す従来のプロセスを示す図。
【図６】本発明の実施形態で使用できるＭＴＪセルの電気的な表示図。
【図７】図６と同様のＭＴＪセルの断面図および部分断平面図。
【図８】本発明の第１の実施形態に係る磁気抵抗メモリセルの２×２マトリクスの電気的な表示図であり、隣り合う列の書き込みビット線同士が所定の電気的接続部によって接続されている表示図。
【図９】図８のマトリクスの概略ブロック線図。
【図１０】本発明の第１の実施形態に係る１×２マトリクスの概略立面図であって、磁気抵抗記憶素子がＭＴＪ素子である概略立面図。
【図１１】本発明の一実施形態に係るＭＲＡＭメモリの概略ブロック線図。
【図１２】本発明の更なる実施形態に係るメモリアレイの概略図であり、隣り合う列のビット線同士がスイッチにより一時的に互いに接続可能な概略図。
【符号の説明】
【００７８】
２  ＭＴＪ素子
４  ディジットライン
８  ワード線
１０  ピン層
１２  フリー層
１４  絶縁バリア
１６  相互接続層
１８  メタライゼーション層
２０，３９  ビア
２４  アースライン
３２，３４  ビット線
３６  接続層
５４  接続手段
【図１】
2005526351.tif 000003
【図２】
2005526351.tif 000004
【図３】
2005526351.tif 000005
【図４】
2005526351.tif 000006
【図５】
2005526351.tif 000007
【図６】
2005526351.tif 000008
【図７】
2005526351.tif 000009
【図８】
2005526351.tif 000010
【図９】
2005526351.tif 000011
【図１０】
2005526351.tif 000012
【図１１】
2005526351.tif 000013
【図１２】
2005526351.tif 000014
【手続補正書】
【提出日】平成16年12月10日(2004.12.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の磁気抵抗メモリセルを有し、各磁気抵抗メモリセルが磁気抵抗記憶素子を有し、磁気抵抗メモリセルが互いに連結して論理的に体系付けられた行および列を形成し、第２の行または列に隣接する少なくとも１つの第１の行または列が存在し、第１の行または列が少なくとも１つの第１の行または列書き込みラインを有し、第２の行または列が少なくとも１つの第２の行または列書き込みラインを有するマトリクスであって、前記第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、前記第１および第２の行または列書き込みライン同士を少なくとも一時的に互いに電気的に接続するための接続手段を備え、それにより、第１の行または列書き込みラインを流れる電流は、第２の行または列書き込みラインを流れる同じ電流と反対の方向に流れる、マトリクス。
【請求項２】
請求項１に記載のマトリクスにおいて、
互いに隣接する第１および第２の行または列はそれぞれ、１つの行または列読み出しラインを有する、マトリクス。
【請求項３】
請求項２に記載のマトリクスにおいて、
同じ行または列における行または列読み出しラインおよび行または列書き込みラインがそれぞれ別個のラインである、マトリクス。
【請求項４】
上記請求項のいずれかに記載のマトリクスにおいて、
前記接続手段は、第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、所定の電気的接続部を備える、マトリクス。
【請求項５】
請求項２に記載のマトリクスにおいて、
同じ行または列における行または列読み出しラインおよび行または列書き込みラインがそれぞれ物理的に同じラインである、マトリクス。
【請求項６】
上記請求項の何れかに記載のマトリクスにおいて、
前記接続手段が第１のスイッチング素子を備える、マトリクス。
【請求項７】
上記請求項の何れかに記載のマトリクスにおいて、
第１および第２の列または行書き込みラインは、対応する列または行の各メモリセルの磁気抵抗素子に対して磁気的に接続可能な連続する導電ストリップである、マトリクス。
【請求項８】
請求項２ないし請求項７の何れかに記載のマトリクスにおいて、
列または行読み出しラインは、列または行の磁気抵抗メモリセルの磁気抵抗記憶素子の１つの電極にそれぞれ電気的に接続可能な連続する導電ストリップである、マトリクス。
【請求項９】
上記請求項の何れかに記載のマトリクスにおいて、
行または列がそれぞれディジットラインを有し、ディジットラインは、行または列の各磁気抵抗メモリセルの磁気抵抗記憶素子に対して磁気的に接続可能な連続する導電ストリップである、マトリクス。
【請求項１０】
上記請求項の何れかに記載のマトリクスにおいて、
行または列がそれぞれワード線を有し、各磁気抵抗メモリセルは、磁気抵抗記憶素子の他の電極を１つの電圧源に接続するための第２のスイッチング素子を備え、ワード線は、行または列の第２のスイッチング素子のそれぞれに対して電気的に接続された連続するストリップである、マトリクス。
【請求項１１】
上記請求項の何れかに記載のマトリクスにおいて、
磁気抵抗記憶素子がＴＭＲ効果に基づく、マトリクス。
【請求項１２】
上記請求項の何れかに記載のマトリクスのＭＲＡＭメモリとしての使用。
【請求項１３】
請求項１ないし請求項１１の何れかに記載の１つのマトリクスと、読み出されるセル及び／又は書き込まれるセルを選択するための選択回路とを備えたＭＲＡＭメモリ。
【請求項１４】
請求項１３記載のＭＲＡＭメモリにおいて、
前記選択回路は、行選択デコーダ及び／又は列選択デコーダを備える、ＭＲＡＭメモリ。
【請求項１５】
請求項９に従属する請求項１４または請求項９に従属する請求項記載のＭＲＡＭメモリにおいて、
行電流源は、選択されたディジットラインに電気エネルギーを供給するための行選択デコーダに対して接続される、ＭＲＡＭメモリ。
【請求項１６】
請求項１４記載のＭＲＡＭメモリにおいて、
１つの書き込みビット線電流源は、選択された書き込みラインに電気エネルギーを供給するための列選択デコーダに対して接続される、ＭＲＡＭメモリ。
【請求項１７】
請求項１３ないし請求項１８の何れかに記載のＭＲＡＭメモリにおいて、
前記選択回路は、１つの列の一方のセルを読み出すと同時に同じ列の他方のセルへの書き込みを行ない、あるいは、１つの行の一方のセルから読み出すと同時に同じ行の他方のセルへの書き込みを行なう、ＭＲＡＭメモリ。
【請求項１８】
請求項１３ないし請求項１７の何れかに記載のＭＲＡＭメモリ
列読み出しラインに対して接続可能なセンスアンプを更に備えている、請求項２ないし請求項１１の何れかに従属する、ＭＲＡＭメモリ。
【請求項１９】
第１および第２の状態を有し且つ互いに連結して論理的な列および行を形成する磁気抵抗メモリセルを有するマトリクスを動作させる方法であって、第１の行または列のメモリセル内に第１の状態を書き込むと同時に、隣接する行または列の隣り合うメモリセル内に第２の状態を書き込むステップを含む方法。
【請求項２０】
請求項１９記載の方法において、
各状態が磁気抵抗メモリセルの抵抗値に関連し、また、隣接する２つの行または列の隣り合う２つのメモリセルから読み出して、隣り合う２つのメモリセルの抵抗値を得ると同時に、前記抵抗値を比較して記憶内容を得るステップを更に含む、方法。
【請求項２１】
請求項１９または請求項２０記載の方法において、
列または行書き込みラインと、列または行書き込みラインと同じ面内に位置し且つ列または行書き込みラインと隣接する戻り経路とを介して、電流を送ることにより、電磁妨害を低減するステップを更に含む、方法。
【請求項２２】
請求項１９ないし請求項２１の何れかに記載の方法において、
１つの列内の一方のセルから読み出すと同時に同じ列内の他方のセルに書き込むこと、あるいは、１つの行内の一方のセルから読み出すと同時に同じ行内の他方のセルの書き込みを行なうことを更に含む、方法。
【請求項２３】
行および列で論理的に配置された複数の磁気抵抗記憶素子を形成し、隣り合う第１および第２の行または列の磁気抵抗記憶素子のそれぞれに対して磁気的に接続可能となるように少なくとも１つの第１および第２の行または列書き込みラインを形成し、前記第１の行または列書き込みラインと第２の行または列書き込みラインとの間に、前記第１および第２の行または列書き込みライン同士を少なくとも一時的に互いに電気的に接続するための接続手段を形成する、ＭＲＡＭメモリを形成する方法。
【請求項２４】
請求項２３記載の方法において、
接続手段を形成する前記ステップは、所定の電気的接続部を形成することを含む、方法。
【請求項２５】
請求項２３記載の方法において、
接続手段を形成する前記ステップは、スイッチング素子を形成することを含む、方法。
【国際調査報告】
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