(57)【要約】共に、直列に接続されている磁気メモリセルまたは積層体（ＭＳ０、ＭＳ１、ＭＳ２、ＭＳ３）を有するＭＲＡＭ素子（１００）およびその製造方法である。素子（Ｘ０、Ｘ１、Ｘ２、および、Ｘ３）は、各磁気メモリセル（ＭＳ０、ＭＳ１、ＭＳ２、ＭＳ３）に対して並列接続されている。活性化領域（ＡＡ）は、連続しており、接触ビア（ＶＵ１、ＶＬ１、ＶＵ２、ＶＬ２および、ＶＵ３）は、磁性積層体（ＭＳ０、ＭＳ１、ＭＳ２、ＭＳ３）によって共用されている。Ｎ＋領域（１０８、１１０、１１２、１１４、１１６、１１８）は、素子（Ｘ０、Ｘ１、Ｘ２、および、Ｘ３）によって、共に連結されている。
2005502998.tif 000002
【特許請求の範囲】
【請求項１】
抵抗性半導体素子であって、
半導体基板と、
基板に配置され、各磁気メモリセルが第１端部および第２端部を有する、複数の磁気メモリセルとを備え、
この複数のメモリセルは、１つのメモリセルの第１端部が隣接する１つのメモリセルの第２端部に接続され、相互に直列に接続されている、抵抗性半導体素子。
【請求項２】
上記セルは、磁気ランダムアクセスメモリ（ＭＲＡＭ）セルである、請求項１に記載の抵抗性半導体素子。
【請求項３】
上記磁気メモリセルは、トンネル接合部を有する磁性積層体を備え、論理状態を各磁性積層体に格納できる、請求項２に記載の抵抗性半導体素子。
【請求項４】
複数のトランジスタをさらに備えており、
各トランジスタが、各メモリセルに対してそれぞれ並列に接続され、
トランジスタ同士は相互に、直列接続され、メモリセルを制御するように適合されている、請求項３に記載の抵抗性半導体素子。
【請求項５】
各メモリセルに格納されるデータは、上記トランジスタのうちの少なくとも１つをスイッチオンすることによって、アクセスされる請求項４に記載の抵抗性半導体素子。
【請求項６】
上記トランジスタのうちの少なくとも１つは、デプレーション素子を備えている、請求項５に記載の抵抗性半導体素子。
【請求項７】
複数のワード線、ビット線、および、ディジット線をメモリセルの付近にさらに備えており、上記磁性積層体が、ワード線、ビット線、および、ディジット線と直接、接続されていない、請求項５に記載の抵抗性半導体素子。
【請求項８】
電流が、トンネル接合部を通して双方向に流れる、請求項７に記載の抵抗性半導体素子。
【請求項９】
各磁性積層体の少なくとも一方の側で、活性化領域に接続している複数のビアをさらに備えている、請求項８に記載の抵抗性半導体素子。
【請求項１０】
上記活性化領域は、連続しており、複数のトランジスタのそれぞれを有効にする、請求項９に記載の抵抗性半導体素子。
【請求項１１】
磁気ランダムアクセスメモリ（ＭＲＡＭ）半導体素子であって、
半導体基板と、
上記基板に配置されているゲート、第１ソース／ドレイン領域および第２ソース／ドレイン領域を有する第１トランジスタと、
ゲート、第１ソース／ドレイン領域および第２ソース／ドレイン領域を有する第２トランジスタと、
第１端部および第２端部を有する第１磁性積層体と、
第１端部および第２端部を有する第２磁性積層体とを備え、
第２トランジスタの第１ソース／ドレイン領域は、上記第１トランジスタの第２ソース／ドレイン領域に接続されており、
第１磁性積層体の第１端部は、第１トランジスタの第１ソース／ドレイン領域と接続され、上記第１磁性積層体の第２端部は、上記第１トランジスタの第２ソース／ドレイン領域と接続されており、
上記第２磁性積層体の第１端部は、上記第２トランジスタの第１ソース／ドレイン領域に接続され、上記第２磁性積層体の第２端部は、上記第２トランジスタの第２ソース／ドレイン領域に接続されている、磁気ランダムアクセスメモリ（ＭＲＡＭ）半導体素子。
【請求項１２】
上記第１トランジスタのゲートに接続されている第１ワード線と、
上記第２トランジスタのゲートに接続されている第２ワード線と、
上記第１トランジスタのソース／ドレイン領域に接続されているビット線とをさらに備える、請求項１１に記載のＭＲＡＭ半導体素子。
【請求項１３】
ゲート、第１ソース／ドレイン領域、および、第２ソース／ドレイン領域を有する第３トランジスタと、
ゲート、第１ソース／ドレイン領域、および、第２ソース／ドレイン領域を有する第４トランジスタと、
第１端部および第２端部を有する第３磁性積層体と、
第１端部および第２端部を有する第４磁性積層体と、
第４トランジスタの第２ソース／ドレイン領域に接続されている、接地ノードとをさらに備えており、
第３トランジスタのソース／ドレイン領域は、第２トランジスタの第２ソース／ドレイン領域に接続され、第３トランジスタのゲートは、第３ワード線に接続されており、
第４トランジスタのソース／ドレイン領域は、第３トランジスタの第２ソース／ドレイン領域に接続され、上記第４トランジスタのゲートは、第４ワード線に接続されており、
第３磁性積層体の第１端部は、第３トランジスタの第１ソース／ドレイン領域に接続され、第３磁性積層体の第２端部は、第３トランジスタの第２ソース／ドレイン領域に接続されており、
第４磁性積層体の第１端部は、第４トランジスタの第１ソース／ドレイン領域に接続され、第４磁性積層体の第２端部は、第４トランジスタの第２ソース／ドレイン領域に接続されている、請求項１２に記載のＭＲＡＭ半導体素子。
【請求項１４】
上記ビット線と上記第１トランジスタの第１ソース／ドレイン領域との間で接続されている選択スイッチをさらに備えている、請求項１３に記載のＭＲＡＭ半導体素子。
【請求項１５】
上記接地ノードと、上記第４トランジスタの第２ソース／ドレイン領域との間で接続されている選択スイッチをさらに備えている、請求項１３に記載のＭＲＡＭ半導体素子。
【請求項１６】
上記第１、第２、第３、および第４トランジスタは、デプレーション素子を備える、請求項１３に記載のＭＲＡＭ半導体素子。
【請求項１７】
各磁性積層体は、トンネル接合部を備えており、このトンネル接合部がビット線またはワード線に直接、接続されていない、請求項１６に記載のＭＲＡＭ半導体素子。
【請求項１８】
半導体基板を用意する工程と、
この基板に、各磁気メモリセルが第１端部および第２端部を有している、複数の磁気メモリセルを形成する工程とを含んでおり、
複数の磁気メモリセルを形成する工程では、メモリセル同士は、ともに、相互に直列接続され、１つのメモリセルの第１端部が、隣接する１つのメモリセルの第２端部に接続されている、磁気ランダムアクセスメモリ（ＭＲＡＭ）半導体素子の製造方法。
【請求項１９】
互いに直列に接続されているトランジスタを、各磁気メモリセルに対して、並列に接続する工程をさらに含んでいる請求項１８に記載の方法。
【請求項２０】
トランジスタを各磁気メモリセルに接続する工程は、デプレーション素子を各磁気メモリセルに接続する工程を含んでいる、請求項１９に記載の方法。
【請求項２１】
ワード線、ビット線、および、ディジット線を、上記磁気メモリセルの付近に配置する工程をさらに含み、
上記ワード線、ビット線および、ディジット線が、磁気メモリセルに直接、接続されていない、請求項１８に記載の方法。
【請求項２２】
各磁気メモリセルを、単一の活性化領域に接続する工程をさらに含む、請求項１８に記載の方法。
【発明の詳細な説明】
本特許は、米国仮特許出願番号６０／２６３、９３１（出願日：２００１年１月２４日）を引用し、その利益を主張するものであり、その出願内容を含むものである。
【０００１】
（技術分野）
本発明は、概して、半導体素子の製造に関するものであり、特に、磁気ランダムアクセスメモリ（ＭＲＡＭ）素子に関するものである。
【０００２】
（発明の背景）
半導体は、ラジオ、テレビ、携帯電話、および、パーソナルコンピュータ装置などを含む、電子アプリケーション用の集積回路に用いられている。半導体素子の１形態は、情報を格納するために電荷を用いるダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびフラッシュメモリなどの半導体メモリ素子である。
【０００３】
メモリ素子のより最近の開発では、半導体技術と磁気学とを組み合わせたスピン電子工学（ｓｐｉｎ ｅｌｅｃｔｒｏｎｉｃｓ）にも関係している。つまり、電荷ではなく、むしろ電子のスピンが、「１」または「０」の存在を示すために用いられる。また、このようなスピン電子素子（ｓｐｉｎ ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）として、磁気ランダムアクセスメモリ（ＭＲＡＭ）があり、この磁気ランダムアクセスメモリは、異なる金属層において、互いに直交するように配置されている導電線を備えている。また、この導電線の間には、磁性積層体（ｍａｇｎｅｔｉｃ ｓｔａｃｋ）が挟まれている。そして、導電線が交差する場所は、交点と呼ばれている。一方の導電線を流れる電流は、導電線の周りに磁場を発生させ、磁極性を、金属線または導電線に沿って特定の方向に方向づける。他方の導電線を流れる電流は、磁場を引き起こし、磁極性を部分的に方向転換することもできる。そして、「０」または「１」で示されるデジタル情報を、磁気モーメントの配列中に格納できる。なお、磁気成分の抵抗は、このモーメントの配列に依存する。この格納された状態は、その成分の抵抗状態を検出することによって素子から読み出される。なお、メモリセルは、行および列を有するマトリクス構造に、導電線および交差点を配置することによって構成されてもよい。
【０００４】
ＤＲＡＭなどの従来の半導体メモリ素子と比較して、ＭＲＡＭの利点は、ＭＲＡＭが不揮発性であるという点にある。例えば、ＭＲＡＭを利用しているパーソナルコンピュータ（ＰＣ）の「起動」時間は、ＤＲＡＭを利用している従来のＰＣのように長くはない。さらに、ＭＲＡＭは、エネルギー消費量を上げる必要なく、格納されたデータを「記憶しておくこと」が可能である。
【０００５】
（発明の概要）
本発明の好ましい実施形態では、共に直列に繋がれている磁気メモリセルを備えているＭＲＭ素子として、技術的な利点を実現している。
【０００６】
ある実施形態では、抵抗性半導体素子が、基板に配置されている複数の磁気メモリセルを備えている。各メモリセルは、第１端部および第２端末部を備えている。また、このメモリセル同士は、相互に直列に接続されており、１つのメモリセルの第１端部が、隣接する１つのメモリセルの第２端部に接続されている。
【０００７】
他の実施形態では、ＭＲＡＭ半導体素子が、基板に配置されているゲート、第１ソース／ドレイン領域、および、第２ソース／ドレイン領域を有する第１トランジスタを備えている。また、第２トランジスタは、ゲート、第１ソース／ドレイン領域、および、第２ソース／ドレイン領域を備えており、第２トランジスタの第１ソース／ドレイン領域は、第１トランジスタの第２ソース／ドレイン領域と接続されている。第１端部および第２端部を有する第１磁性積層体は、その第１端部によって、第１トランジスタの第１ソース／ドレイン領域と接続されている。また、第１磁性積層体の第２端部は、第１トランジスタの第２ソース／ドレイン領域と接続されている。第１端部および第２端部を有する第２磁性積層体は、その第１端部によって、２トランジスタの第１ソース／ドレイン領域と接続されている。第２磁性積層体の第２端部は、第２トランジスタの第２ソース／ドレイン領域と接続されている。
【０００８】
さらに他の実施形態において、ＭＲＡＭ半導体素子の製造方法では、基板に複数の磁気メモリセルを形成する工程を含んでいる。つまり、それぞれのメモリセルは、第１端部および第２端部を備えている。そして、このメモリセル同士は、共に、相互に直列に接続されており、１つのメモリセルの第１端部が、隣接する１つのメモリセルの第２端部と接続されている。
【０００９】
本発明の実施形態の利点は、従来技術よりも小さなセル配置領域（ｃｅｌｌ ｌａｙｏｕｔ ａｒｅａ）を有するＭＲＡＭ素子を提供することである。また、好ましい実施形態においては、デプレーション素子（ｄｅｐｌｅｔｉｏｎ ｄｅｖｉｃｅｓ）を任意に使用することにより、電力の消耗がより少なくなる。
【００１０】
（図面の簡単な説明）
本発明の上記特徴は、添付図面に関する以下の説明を考慮することによって、より明確となるであろう。その添付図面では、
図１は、従来技術のＭＲＡＭセルの概略図を示し、
図２は、図１に示す従来技術のＭＲＡＭセルの回路配置の平面図を示し、
図３は、本発明の好ましい実施形態の概略図を示し、
図４は、本発明の好ましい実施形態の断面図を示し、
図５は、図４に示す実施形態の回路配置の平面図を示し、
図６は、金属化（ｍｅｔａｌｌｉｚａｔｉｏｎ）層を考慮した平面図を示し、
図７は、本発明の他の好ましい実施形態の概略図を示し、
図８および図９は、自由磁気層（ｆｒｅｅ ｍａｇｎｅｔｉｃ ｌａｙｅｒ）に対する接続を確立する好ましい実施形態を示す。
【００１１】
なお、異なる図面における対応する番号および記号は、特記しない限り、対応する部材を示している。また、図は、好ましい実施形態の相対的な比率を明確に示すために描かれているものであり、必ずしも縮尺通りではない。
【００１２】
（好ましい実施形態の詳細な説明）
従来技術のＭＲＡＭ設計を説明し、次に、本発明のいくつかの好ましい実施形態といくつかの長所について説明する。
【００１３】
トランジスタのＭＲＡＭセル設計では、６Ｆ２〜８Ｆ２（ただし、Ｆは、最小の特徴寸法である）の範囲のセルサイズに達することもある。例えば、図１は、６Ｆ２あるいはそれ以上の最小の特徴寸法（ｆｅａｔｕｒｅ ｓｉｚｅ）を有する従来技術のＭＲＡＭセル１０設計の概略図を示す。素子Ｘは、ゲート、ソース、および、ドレインを有するトランジスタを備えている。トランジスタＸのゲートは、ワード線ＷＬに接続されている。トランジスタＸのドレインは、接地している。トランジスタＸのソースは、接触ビア（ｃｏｎｔａｃｔ ｖｉａ）ＶＸに接続されており、ビア部ＶＸは、伝導性物質ＭＸに接続されている。
【００１４】
また、伝導性物質ＭＸは、磁性積層体ＭＳに接続されており、この磁性積層体ＭＳは、磁性物質の２つの積層体の間に配置されているトンネル接合部を備えている。磁性積層体ＭＳの他方側は、ビット線ＢＬに接続されている。ディジット線（ｄｉｇｉｔｌｉｎｅ）ＤＬは、このページの面に対して垂直に延びており、ＤＬにおける点によって表されている。
【００１５】
また、論理状態は、ＴＪに格納され、ＴＪにおいて抵抗を検知することによって検出できる（例えば、低論理状態の場合１０ＫΩ、高論理状態の場合１２ＫΩなど）。ＴＪに格納されている論理状態を読み出すためには、ワード線ＷＬを活性または、スイッチオンすることにより、トランジスタＸを動作させる。ここで、トランジスタＸは接地され、またその反対側では、その素子ＸからＶＸおよびＭＸを経由し、ＴＪからビットラインＢＬに接続されている。そこで、ＴＪの抵抗状態は、ビット線ＢＬを通る電流を測定することにより特定できる。
【００１６】
磁気メモリセルＭＳのＴＪに、論理状態を書き込むためには、相互に直交して延びているＤＬおよびＢＬを通して電流を流す。ＤＬおよびＢＬの電流により生じる電磁場を重ね合わせることにより、ＴＪの抵抗状態を変化させて、論理状態をＴＪに書き込む。
【００１７】
図２は、図１に示す従来技術の磁気メモリセル回路１０を示す。なお、半導体ウエハー内の下層にある活性化領域ＡＡは、接地されている。また、ワード線ＷＬは、活性化領域ＡＡに配置されており、素子Ｘ（図示せず）のゲートを形成する。素子Ｘの一方のソース／ドレイン領域は、接地されており、他方は、トンネル接合部ＴＪに接続されている。なお、接地領域は、２つのワード線ＷＬの間にあってもよい。
【００１８】
図２の右側では、領域ＶＸは、ＶＸ接触部が、接地されている起動領域ＡＡを、金属接触領域ＭＸに接続していることを表している。また、ＭＸは、ＶＸを、ワード線ＷＬの付近に配置されているトンネル接合部ＴＪに接続する。ＴＪは、下側に配置されているＭＸに接続されている。ここで、ビット線ＢＬを示していないが、ビット線ＢＬは、活性化領域ＡＡの上部に沿って、水平な方向に延びている。
【００１９】
図１および図２に示す従来技術のＭＲＡＭセル１０では、ワード線ＷＬの幅は、Ｆであり、ワード線間の距離もＦである。また、ＶＸ接触部は、幅Ｆであり、高さＦである。ＭＸは、Ｆ×２Ｆであり、ＴＪ素子は、Ｆ×Ｆである。ＢＬピッチ（ｐｉｔｃｈ）は、２Ｆであり、ＷＬピッチは、３Ｆである。従って、この設計に基づき達成できる最小の特徴寸法は、６Ｆ２である。
【００２０】
ＭＲＡＭ素子などの半導体素子は、電子装置を小型化するという要求を満たすために、その寸法はますます縮小化されている。つまり、最小の特徴寸法がより小さくなるＭＲＡＭ半導体素子が、技術的に必要とされている。
【００２１】
本発明の実施形態では、複数の磁性メモリセル同士を共に、直列に連結することによって、より小さな特徴寸法を達成する。各磁気メモリセルに対して分離した活性化領域を有するのではなく、むしろ、連続的な活性化領域が使用される。また、接触ビア部は、直列の磁気メモリセルによって共用される。
【００２２】
本発明の好ましい実施形態１００の概略図を図３に示す。複数、例えば、２つまたはそれ以上の磁性積層体ＭＳ０、ＭＳ１、ＭＳ２、および、ＭＳ３が、ともに、直列に接続されている。図のように、素子Ｘ０、Ｘ１、Ｘ２および、Ｘ３は、各磁性積層体ＭＳ０、ＭＳ１、ＭＳ２および、ＭＳ３に対してそれぞれ並列に接続されている。素子Ｘ０、Ｘ１、Ｘ２および、Ｘ３は、強化トランジスタを含むことが好ましい、あるいはその代わりに、以下に詳しく説明するようにデプレーション素子を備えていてもよい。
【００２３】
各素子Ｘ０、Ｘ１、Ｘ２および、Ｘ３は、そのゲートによって、ワード線、具体的には、ワード線ＷＬ０、ＷＬ１、ＷＬ２および、ＷＬ３にそれぞれ接続されている。また、隣り合う素子のドレインおよびソースは、共に連結されている。例えば、素子Ｘ０のドレインは、素子Ｘ１のソースに接続されている。さらに、素子Ｘ３のドレインは、接地されている。
【００２４】
各磁性積層体ＭＳ０、ＭＳ１、ＭＳ２および、ＭＳ３は、トンネル接合部ＴＪ０、ＴＪ１、ＴＪ２および、ＴＪ３をそれぞれ備えており、このトンネル接合部ＴＪ０、ＴＪ１、ＴＪ２および、ＴＪ３は、論理状態を格納するように適合されている。ビット線ＢＬを通してセンスアンプ（図示せず）に電流を流すことにより、磁性積層体ＭＳ０、ＭＳ１、ＭＳ２およびＭＳ３にアクセスできる。
【００２５】
また、任意の選択スイッチＳ１は、ノードＡからビット線ＢＬに連結されていてもよい。選択スイッチＳ１により、磁性積層体ＭＳ０、ＭＳ１、ＭＳ２および、ＭＳ３を１つのまとまりとしてアドレスできる。ビアＶＵ１、ＶＵ２、ＶＵ３、ＶＬ１および、ＶＬ２は、素子Ｘ０、Ｘ１、Ｘ２およびＸ３を、（以下に詳しく説明するように）磁性積層体ＭＳ０、ＭＳ１、ＭＳ２およびＭＳ３に接続するビアを表している。
【００２６】
あるいは、任意の選択スイッチＳ１は、図３に点線で示すように、接地から、素子Ｘ３のソース／ドレインに接続されていてもよい。この実施形態では、スイッチＳ１の一方側が、直接接地されているので、バックバイアス効果は生じず、したがって長所となる。
【００２７】
図３は、共に直列に接続されている４つのトンネル接合部ＴＪ０、ＴＪ１、ＴＪ２およびＴＪ３を示し、各トンネル接合部ＴＪ０、ＴＪ１、ＴＪ２およびＴＪ３は、素子Ｘ０、Ｘ１、Ｘ２およびＸ３とそれぞれ並列に接続されている。しかし、本発明の好ましい実施形態では、例えば、２つあるいはそれ以上のＴＪおよび素子Ｘの、例えば、２、４、６、８またはそれ以上を利用してもよい。偶数個の磁気メモリセルＭＳ０、ＭＳ１、ＭＳ２、および、ＭＳ３が直列に連結されることが好ましいが、その代わりに、奇数個のメモリセルを利用してもよい。
【００２８】
次に、特定の磁性積層体、例えば、回路１００のセルＭＳ２（ＴＪ２に格納されている論理状態）の内容を読み出すことを説明する。素子Ｘ０、Ｘ１、および、Ｘ３をスイッチオンする。これにより、電流が、右側、つまり、接地側から、素子Ｘ３を流れる。また、素子Ｘ２はスイッチオフされているので、電流は、メモリセルＭＳ２に流れる。素子Ｘ１およびＸ０は、スイッチオンされているので、電流は、Ｘ１およびＸ０を通って、ビット線ＢＬに流れる。ただし、この電流経路を達成するために、任意のスイッチＳ１は、閉じられている。ここで、ＴＪ２に流れるこの電流を測定することにより、メモリセルＭＳ２の抵抗または論理状態を特定できる。
【００２９】
１つの素子をスイッチオフし、他の３つの素子をスイッチオンすることにより、電流は、要求に応じて、各セルＭＳ０、ＭＳ１、ＭＳ２、および、ＭＳ３を通り、ビット線に流れ、所望の磁気メモリセルの論理状態を特定する。また、論理状態を読み出すために、所望のセルＭＳ０、ＭＳ１、ＭＳ２およびＭＳ３を通って電流が流れる。
【００３０】
ただし、セルＴＪ０、ＴＪ１、ＴＪ２およびＴＪ３のグループまたは鎖は、ノードＡにおいて、ビット線ＢＬに直接接続されてもよい。つまり、各セルをビット線に直接接続するというようりは、むしろ、全ての鎖が、ノードＡにおいて、ビット線ＢＬに接続される。
【００３１】
図４は、図３の概略図に示した好ましい実施形態１００の断面図を示す。ここでは、基板１０２を有する半導体ウエハーが示されている。基板１０２は、例えば、ｐ基板である。活性化領域ＡＡは、この基板内に形成されている。また、活性化領域は、連続しており、複数の隣り合うｎ＋領域１０８、１１０、１１２、１１４、１１６、１１８を備えていることが好ましい。そして、最後のｎ＋領域１１８は、図示するように、接地されている。
【００３２】
例えば、ワード線ＷＬは、第１導電層の一部でもよく、ディジット線ＤＬ（図示せず）は、第２導電層の一部でもよく、ビット線ＢＬは、第３導電層の一部でもよい。また、導電層は、例えば、ポリシリコン伝導体（ＰＣ）を含んでいてもよい。また、ビアＶ１は、ビット線ＢＬを、ｎ＋領域１０８に接続する。
【００３３】
ｎ＋領域１０８は、スイッチＳ１のソースを備えている。ｎ＋領域１１０は、素子Ｓ１のドレインおよび素子Ｘ０のソースを備えている。同じように、ｎ＋領域１１２、１１４、１１６および１１８は、素子Ｘ０、Ｘ１、Ｘ２およびＸ３のドレインとソースとを備えている。様々な素子Ｘ０、Ｘ１、Ｘ２およびＸ３のドレインとソース領域とは、ｎ＋領域内において共用されている。また、有利なことに、活性化領域ＡＡが、連続した領域である。
【００３４】
さらにまた、上方のビアＶＵおよび下方のビアＶＬは、磁性積層体を、活性化領域に連結する。例えば、上方のビアＶＵ１は、磁性積層体ＭＳ０の一方を、ｎ＋拡散領域１１０に接続し、下方のビアＶＬ１は、他方の磁性積層体ＭＳ０を、ｎ＋拡散領域１１２に接続する。その他の磁性積層体ＭＳ１、ＭＳ２およびＭＳ３は、下層に配置されている拡散領域に、同じく、ＶＬ１、ＶＵ２、ＶＬ２およびＶＵ３によって接続されている。例えば、ビアＶＵ１、ＶＬ１、ＶＵ２、ＶＬ２およびＶＵ３を、磁性積層体ＭＳ０、ＭＳ１、ＭＳ２およびＭＳ３に、容易に電気接続するよう金属板１２０／１２２／１２４／１２６／１２８を、経由部ＶＵ１、ＶＬ１、ＶＵ２、ＶＬ２、ＶＵ３の上にそれぞれ配置させてもよい。
【００３５】
また、２つの拡散領域１１０および１１２は、素子Ｘ０のソースおよびドレインを形成する。素子Ｘ０のゲートは、ワード線ＷＬを備え、ディジット線ＤＬは、Ｍ１を備えている。同じく、その他の拡散領域１１２と１１４、１１４と１１６、および、１１６と１１８とは、素子Ｘ１、Ｘ２およびＸ３のソース／ドレイン領域をそれぞれ形成している。なお、拡散領域１１８は接地されている。
【００３６】
図３および図４に示す好ましい実施形態では、共用する拡散領域１１０／１１２／１１４および、１１６を備えている。さらに、例えば、セルＭＳ０とＭＳ１とが、下方のビアＶＬ１を共用し、ＭＳ１とＭＳ２とが、上方のビアＶＵ２を共用しているなどのように、複数の接触ビアが共用されている。図１および図２に示す従来技術のＭＲＡＭセルでは、多重（ｍｕｌｔｉｐｌｅ）ＭＲＡＭセル用の接地拡散領域のみが共用されており、各素子１０に対して、各１つの接触ビアＶＸが存在している。
【００３７】
本発明の好ましい実施形態での１つの新しい特性は、トンネル接合部または磁気メモリセルが、ビット線、ワード線、または、ディジット線に直接、接続されていないことである。むしろ、図４から分かるように、ビット線ＢＬは、磁性積層体ＭＳ０、ＭＳ１、ＭＳ２あるいは、ＭＳ３、または、ワード線ＷＬに、直接電気的に接続されていない。それにひきかえ、図１に示すＭＲＡＭセルでは、ビット線ＢＬが、磁性積層体ＭＳ、または、トンネル接合部ＴＪに直接、接続されている。
【００３８】
磁性積層体ＭＳ０、ＭＳ１、ＭＳ２およびＭＳ３を直列に接続することは、本発明の好ましい実施形態の他の新しい特性である。ここに図示する実施形態の直列構造により、磁性積層体ＭＳ０、ＭＳ１、ＭＳ２およびＭＳ３、例えば、具体的に、トンネル接合部ＴＪ０、ＴＪ１、ＴＪ２およびＴＪ３を通る双方向電流が生じる。例えば、電流は、ＭＳ３／ＴＪ３を上から下に流れ、ＭＳ２／ＴＪ２を下から上に流れる。なお、電流は、構造１００における磁性積層体／トンネル接合部の場所に応じて、どちらの方向に流れてもよい。
【００３９】
より具体的には、本発明の実施形態では、電流は、磁性積層体ＭＳ０、ＭＳ２などを通って同じ方向に流れ、同じく、電流は、磁性積層体ＭＳ１、ＭＳ３などを反対方向に流れる。従来技術のＭＲＡＭ設計では、電流は、同じ方向、例えば、単一方向に、磁性積層体／トンネル接合部を通って流れる。
【００４０】
図５は、４Ｆ２（２ＦのＢＬピッチ×２ＦのＷＬピッチ）の最小の特徴寸法を有する、図４に示した素子１００の平面図を示す。本発明の実施形態の長所は、従来技術のＭＲＡＭ設計よりもセル領域を小さくできるという点である。
【００４１】
図６は、ビット線およびワード線を備える金属化線Ｍ１およびＭ２を考慮した、本発明の実施形態の他の平面図を示す。Ｍ２は、ビット線およびプログラム線を備えていていもよい。Ｍ１は、例えば、ワード線のステッチ部（ｗｏｒｄｌｉｎｅ ｓｔｉｔｃｈ）、および、イネーブル線（ｅｎａｂｌｅ ｌｉｎｅｓ）を備えていてもよい。長方形１３０は、
（１／２Ｆ＋Ｆ＋１／２Ｆ）×（１／２Ｆ＋Ｆ＋１／２Ｆ）＝４Ｆ２
の特徴寸法であるユニットセルを表している、
図７は、素子Ｘ０、Ｘ１、Ｘ２およびＸ３が、デプレーション素子を備えている本発明の他の好ましい実施形態２００を示す。デプレーション素子Ｘ０、Ｘ１、Ｘ２およびＸ３を使用することは、電力が節約されるという点で有利である。デプレーション素子Ｘ０、Ｘ１、Ｘ２およびＸ３は、このデプレーション素子のゲートに電圧が印加されなくても、常にスイッチオンされているか、あるいは、伝導している。図３に示す実施形態１００では、読み出したくない磁性メモリセルには、例えば、１．８ボルトの電圧を、素子Ｘ０、Ｘ１、Ｘ２およびＸ３に印加させ、読み出すべき磁性メモリセルには、０ボルトを、この素子のゲートに印加させてもよい。しかし、図７に示す実施形態では、デプレーション素子Ｘ０、Ｘ１、Ｘ２およびＸ３の鎖は、常にオンのままであるので、例えば、所望のデプレーション素子Ｘ０、Ｘ１、Ｘ２およびＸ３のゲートに−１．８Ｖを印加することによって、１つのデプレーション素子をスイッチオフすると、所望のメモリセルを選択することができ、その結果、電力を節約することができる。
【００４２】
図８および図９は、自由磁気層（ｆｒｅｅ ｍａｇｎｅｔｉｃ ｌａｙｅｒ）との接触を確立するための他の方法の断面図を示す。ビア部ＶＵ２の一部は、図示するように、金属性積層体ＭＳ１およびＭＳ２に直接連結されていてもよい。図４では、金属板１２４は、特定の高さを有しており、このことは不利となる。なぜなら、ＢＬと自由層（ｆｒｅｅ ｌａｙｅｒ）との間隔が広がるからである。図８および図９に示すように、金属板１２４を取り除くことによって、ＢＬと自由層との間の間隔が短縮されるということは有利である。
【００４３】
本発明の実施形態は、共に直列に接続されている磁性メモリセルＭＳ０、ＭＳ１、ＭＳ２、ＭＳ３を有するＭＲＡＭ素子１００／２００として、技術的な利点を実現する。ＭＲＡＭメモリセルＭＳ０、ＭＳ１、ＭＳ２、ＭＳ３の直列なひとまとまりを、ノードＡにおいて、任意の選択スイッチＳ１によって１つのまとまりとしてアドレスできる。好ましい実施形態では、磁性メモリセルＭＳ０、ＭＳ１、ＭＳ２、ＭＳ３は、ビット線、ワード線、および／または、ディジット線に直接接続されていない。増強またはデプレーション素子Ｘ０、Ｘ１、Ｘ２および、Ｘ３を使用してもよく、その結果、電力が節約される。ＭＲＡＭセル１００／２００用の、（具体的には４Ｆ２サイズより小さい）セル領域は、接触ビアＶＵおよびＶＬを共用することによって、いくつかの磁性メモリセルＭＳ０、ＭＳ１、ＭＳ２、および、ＭＳ３の間で連続的な活性化領域ＡＡを共用することによって、そして、磁性積層体ＭＳ０、ＭＳ１、ＭＳ２、および、ＭＳ３と、トンネル接合部ＴＪ０、ＴＪ１、ＴＪ２、および、ＴＪ３とを直列に接続することにより達成される。
【００４４】
本発明の実施形態を、ここでは、ＭＲＡＭセルのための特定のアプリケーションを参考にして説明したが、本発明の実施形態は、他の抵抗性半導体素子にもまた応用できる。
【００４５】
本発明を、図示した実施形態を参考にして説明してきたが、この説明は、限定的な意味に解釈されることを意図するものではない。図示した実施形態の組み合わせによる様々な変更、および、本発明の他の実施形態は、この説明を参照すれば当業者には明らかである。さらに、当業者により順序の並べ替えられたプロセス工程も、なお本発明の範囲内である。従って、従属請求項は、このようは変更および実施形態のどれをも含むことを意図している。さらに、本出願の範囲は、明細書に記載されているプロセス、機械、製造、組成物、手段、方法、および、工程の特定の実施形態に限定されない。それゆえ、従属請求項は、その範囲内に、このようなプロセス、機械、製造、組成物、手段、方法、または工程を含むことを意図している。
【図面の簡単な説明】
【図１】
従来技術のＭＲＡＭセルの概略図である。
【図２】
図１に示す従来技術のＭＲＡＭセルの回路配置の平面図である。
【図３】
本発明の好ましい実施形態の概略図である。
【図４】
本発明の好ましい実施形態の断面図である。
【図５】
図４に示す実施形態の回路配置の平面図である。
【図６】
金属化層を考慮した平面図である。
【図７】
本発明の他の好ましい実施形態の概略図である。
【図８】
自由磁気層に対する接続を確立する好ましい実施形態を示す図である。
【図９】
自由磁気層に対する接続を確立する好ましい実施形態を示す図である。
【図２】
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【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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