(57)【要約】本発明は、支持層（５０１）が提供される基板（６００）に関する。絶縁層（５０２）がこの支持層（５０１）に適用される。これは、異なる厚さを有する少なくとも２つの領域を有する。ＦＤ領域（３０４）およびＰＤ領域（３０５）を有する半導体層（３０３）が絶縁層（５０２）の表面に適用される。これは、平坦面を含む。平坦面は、絶縁層（５０２）の反対の表面である。従って、本発明は、このような重要な特徴を有する基板、およびそのような特徴的な基板の製造方法に関する。
2005527111.tif 000002
【特許請求の範囲】
【請求項１】
キャリア基板（５０１）と、
キャリア基板（５０１）の上に設けられ、厚さの異なる少なくとも二つの領域を有しそれにより段差付き表面を呈する絶縁層（５０２）と、
絶縁層（５０２）の段差付き表面の上に設けられ、少なくとも部分的にエピタキシ技術によって形成された半導体層（３０３）であって、前記絶縁層（５０２）の段付き表面とは反対側の平坦表面を有する半導体層（３０３）と、
を有するＳＯＩ基板（６００）。
【請求項２】
前記半導体層（３０３）がシリコンを含む請求項１に記載の基板。
【請求項３】
前記絶縁層（５０２）が酸化シリコンから形成されている請求項１または２に記載の基板。
【請求項４】
請求項１乃至３のいずれかに記載の基板において、前記半導体層（３０３）の厚さの異なる二つの領域（３０４，３０５）が、それぞれ、電荷キャリアを部分的に除いた部分空乏領域と電荷キャリアを全部除いた完全空乏領域とであることを特徴とする基板。
【請求項５】
請求項１乃至４のいずれかに記載の基板において、互いにボンディングにより接続された第一の部分基板と第二の部分基板とを有することを特徴とする基板。
【請求項６】
基板を製造する方法において、
（６ａ）第一のキャリア層（５０１）上に二つの異なる厚さを有する絶縁層（５０２）を、この絶縁層（５０２）が段差付き表面を呈するように設ける工程と、
（６ｂ）前記絶縁層（５０２）の段差付き表面上に、少なくとも部分的にエピタキシ技術によって形成された半導体層（３０３）を、前記半導体層（３０３）が前記絶縁層（５０２）の段差付き表面とは反対側に平坦面が形成されるように設ける工程と、
を含む前記方法。
【請求項７】
請求項６に記載の方法において、
前記工程６ｂ）が薄い第一の半導体部分層（２０８）を第一の部分基板の補助キャリア層（２０６）の上に形成するサブ工程を含み、
前記工程６ａ）が前記薄い第一の半導体部分層（２０８）の少なくともひとつの領域上に絶縁材料製のマスク層（３０９）を蒸着するサブ工程を含み、
前記工程６ｂ）が、更に、前記薄い第一の半導体部分層（３０８）の前記絶縁材料製のマスク層（３０９）に覆われていない領域上に第二の半導体部分層（３１０）を形成するサブ工程を含み、
前記工程６ａ）が、更に、
基板の全面に第一の絶縁部分層（４１１）を蒸着し次いでこの第一の絶縁部分層（４１１）の平坦化を行うサブ工程と、
キャリア層（５０１）の上に第二の絶縁部分層（５１２）を備えた第二の部分基板を、前記第一の絶縁部分層（４１１）の平坦化された表面上にボンディングするサブ工程と、
補助キャリア層（２０６）を除去するサブ工程とを含む方法。
【請求項８】
請求項７に記載の方法において、前記第一の絶縁部分層の平坦化が化学的機械研磨により行われることを特徴とする方法。
【請求項９】
請求項６乃至８のいずれかに記載の方法において、前記第一の薄い半導体部分層の形成に先立って、多孔シリコン製の層が前記補助キャリア層上に形成されることを特徴とする方法。
【請求項１０】
請求項９に記載の方法において、前記補助キャリア層をエッチングにより除去するために、前記多孔シリコンがウオータージェットにより除去されることを特徴とする。
【請求項１１】
請求項６乃至１０のいずれかに記載の方法において、前記補助キャリア層の除去を行った後前記基板に水素熱処理を施す工程を更に有することを特徴とする方法。
【請求項１２】
請求項６乃至１１のいずれかに記載の方法において、前記キャリア層、前記補助キャリア層、前記薄い第一の半導体部分層、及び前記第二の半導体部分層が、必須的にシリコンを含むことを特徴とする方法。
【請求項１３】
請求項６乃至１２のいずれかに記載の方法において、前記第一の絶縁層、前記第二の絶縁層、および前記保護層が必須的に酸化シリコンを含むことを特徴とする方法。
【請求項１４】
請求項７乃至１３のいずれかに記載の方法において、前記薄い第一の半導体部分層および／もしくは第二の半導体部分層が、エピタキシ技術および／若しくは選択的エピタキシ技術により形成されることを特徴とする方法。
【請求項１５】
請求項６乃至１４のいずれかに記載の方法において、電荷キャリアを部分的に取り除いた部分空乏領域が、前記半導体層のより大きな厚さを持つ部分からのドーピングにより形成され、電荷キャリアを全部取り除いた完全空乏領域が、前記半導体層のより小さな厚さを持つ部分からのドーピングにより形成されることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は基板およびその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタはエレクトロニクスのいろいろな分野で用いられており、特に集積回路のスイッチ要素や記憶要素として用いられている。
【０００３】
大容量記憶装置に対する要求はとどまるところを知らず、その中で新しい種類のトランジスタの開発使用が進んでいる。
【０００４】
半導体メモリーの記憶密度を高めるべく、非特許文献１は２ビットの情報を記憶するいわゆるＯＮＯ電界効果トランジスタの使用を開示している。この文献に示されるものにおいては二つの酸化シリコン層の間にひとつの窒化シリコン層をはさんだＯＮＯ積層が二つのソース／ドレイン領域の間のチャンネル領域の上方に設けられている。ＯＮＯ電界効果トランジスタの電気的トランジスタ特性はＯＮＯ積層の窒化シリコン層に電荷キャリアを導入することによって特徴的に変えることができる。記憶されるべき情報をコードする量の電荷が、トンネル効果を利用して、二つのソース／ドレイン領域のそれぞれとＯＮＯ積層との間のそれぞれの境界領域に蓄積される。記憶された情報はトランジスタ特性の変化（例えば閾値電圧の変化の方向あるいは強さ）として読み出される。
【０００５】
非特許文献２は電界効果トランジスタのゲート絶縁層にゲルマニウムまたはシリコンのナノ結晶を形成し、このナノ結晶にトンネル効果を利用して永久的に電荷キャリアを導入することを開示している。これにより電界効果トランジスタのトランジスタ特性が特徴的に影響され、電界効果トランジスタに蓄積されかつナノ結晶に導入された電荷の量によってコードされた上方がトランジスタ特性の変化として読み出される。
【０００６】
シリコンを用いるマイクロエレクトロニクス技術の重要な一分野がいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）技術である。ＳＯＩ技術の原理は例えば非特許文献３に記載されている。ＳＯＩ技術はシリコン／酸化シリコン／シリコンの積層からなるＳＯＩ基板を必要とする。この場合、酸化シリコン層の両側を取り囲む二つのシリコン層は、可能であれば単結晶とすべきである。
【０００７】
従来の集積回路に関する主要な問題は、構造が細密化するのにともなってパンチスルー効果やラッチアップ効果などの効果によってＭＯＳトランジスタの電気的特性が悪くなることである。このような問題はＳＯＩ技術を用いることによって多少とも解決することができる。
【０００８】
しかしながらこの解決方法には技術的な困難がともなう。ひとつの問題は酸化シリコンの上に絶縁された単結晶を形成するのに伴う困難であり、もうひとつの問題はこの工程を集積回路の製造プロセスに組み込むことの困難性である。
【０００９】
ＳＯＩ積層を形成するための方法は例えば非特許文献４に記載されている。この文献に記載されているスマートＣｕｔＴＭ手法はＳｏｉｔｅｃ社によって開発されたものであるが、この方法によれば酸化されたシリコン基板に水素イオンが注入され、機械的に強度を減じられた埋め込みストリッピング層が形成される。ウエーハボンディング法を用いて酸化シリコン層を更に別のシリコン基板に固定することができる。これによりＳＯＩ積層が形成される。ストリッピング層上方に形成され、かつ薄いシリコン層と、酸化シリコン層と表面のシリコン基板とを含むＳＯＩ層は、適宜の熱処理工程を経てキャリアウエーハから剥離される。
【００１０】
集積回路の電界効果トランジスタの形成において重要となることのひとつがトランジスタの閾値電圧の設定である。従来のトランジスタ製法によればこれはチャンネル領域へのドーピングの設定とゲート仕事係数の設定、すなわちゲート領域の材料の選定によって行われてきた。また、チャンネル領域における特別にドープされた部分、すなわちいわゆるポケット領域、を形成することにより従来のトランジスタの閾値電圧を変化させることが可能である。
【００１１】
しかしながら、技術上の理由により、ゲート領域の材料があらかじめ決められてしまったり、自由な材料選択が制限されてしまったりするため、電界効果トランジスタの閾値電圧を設定するためのパラメータとしての材料選択は採用できないことがある。また、ＳＯＩ技術においては酸化シリコン層の上方に形成されるシリコン層の厚さは通常大変小さく、薄幕ＳＯＩ技術においてポケット領域を形成するのに十分な容積が確保できない。従って閾値電圧を設定するためにこのパラメータを利用することもＳＯＩ技術において採用することができない。
【００１２】
更にまた、チャンネル領域をドーピングすることにより閾値電圧を設定する方法には次のような不利がある。すなわち、ひとつの回路に含まれる異なる電界効果トランジスタ相互間においてチャンネル領域における電荷キャリア密度のばらつきが生じることは技術的に不可避であり、これにより閾値電圧もまたばらついてしまうという問題が存在するのである。また、チャンネル領域にドーピングを施すことにより電荷キャリアの散乱中心の数が増えてしまい、非無効抵抗が増大してしまうという問題もある。
【００１３】
それ故、技術的に興味深い薄膜ＳＯＩ技術においては、せいぜいゲート材料の仕事係数を設定することが閾値電圧を設定する方法として残されているのみである。しかしながら、ゲート領域の材料を自由に選択することに対しては技術的な理由で制限が課せられる。
【００１４】
ここで強調されるべきは、シングルゲートＳＯＩトランジスタあるいはダブルゲートトランジスタにおいては、非無効抵抗を低くして高いオン電流を実現するために、またドープ材料の濃度のばらつきによる閾値電圧のばらつきを防ぐために、チャンネル領域のドーピングを省略することがしばしばであるということである。そのため、オフ状態のトランジスタが十分高い信頼性をもって電流遮断を行うには、例えばｎ−チャンネルトランジスタの場合には、使用するゲート材料として、仕事関数が少なくともいわゆる「ミッドギャップ」仕事関数と同程度に高い材料を使用すること、また、自由電荷キャリアがチャンネル領域から望ましくは完全に消去されていることが往々にして必要になる。
【００１５】
ＭＯＳ電界効果トランジスタが構造的にますます高精細になるのにつれて、この種のトランジスタが作動する際の好ましくない効果、例えば閾値電圧の降下、パンチスルー効果、ラッチアップ効果などの増大をまねき、またソース／ドレイン領域と基板との間の寄生容量が往復トランジスタサイズに対して比例関係を上回る割合で増大するという結果となる。ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術は上述の問題に対する解決を与えるものである。この技術によれば、各コンポーネントは周囲から電気的に絶縁された薄いシリコンのアイランド中に形成される。アイランド相互間に接続関係がないということは、ラッチアップ効果がおこり得ないということを意味する。また、トランジスタの活性機能がシリコン薄膜に限定されるため、短チャンネル効果が減殺される。
【００１６】
従来はいわゆる厚膜ＳＯＩ基板が主に用いられてきた。この基板は比較的厚いシリコン層を有し、この層には形成後にドーピングが施されそれによってこの層が部分的に、電荷キャリアが存在しない部分空乏領域（ＰＤ  ｒｅｇｉｏｎ）に変換される。このＰＤ−ＳＯＩ基板は、例えばアナログ装置、フォトダイオードアレイ、高速バイポーラ集積回路（ＩＣｓ）などに用いられる。
【００１７】
薄膜ＳＯＩ基板は薄いシリコン層を有し、この層には形成後弱いドーピングが施されそれによって電荷キャリアが完全に存在しない完全空乏領域（ＦＤ  ｒｅｇｉｏｎ）に変換される。この薄膜ＳＯＩ基板は、現在ではあまり使用されていない。このＦＤ−ＳＯＩトランジスタは高い動作速度を持ちまた電流消費が少ない。
【００１８】
高い動作速度と低電流消費という特徴により、ＦＤ−ＳＯＩ基板の使用は将来にわたって増大するものと期待される。ＦＤ−ＳＯＩ基板の使用が増大すると、ＰＤ領域とＦＤ領域との両方の利点を共通の基板上で利用するために、ひとつの共通の基板に薄膜ＳＯＩ領域と厚膜ＳＯＩ領域との双方を備えた構造（混合基板）に対する需要が高まる。シリコン層の厚さあるいは電荷キャリアの空乏の度合いがトランジスタの閾値電圧を決定する。高速論理要素を実現するために例えば閾値電圧の異なる複数のトランジスタがひとつの回路中に集積される。例を挙げると、ひとつの埋め込みフラッシュ要素の中に、ほぼ６つの異なる閾値電圧を有するトランジスタが設けられる。
【００１９】
ＦＤ−ＳＯＩ基板上に設けられるトランジスタの閾値電圧は、好ましくはそのトランジスタのゲート材料の仕事関数で設定される。ＰＤ−ＳＯＩ基板上に設けられるトランジスタの場合には、閾値電圧はバルクトランジスタの場合と同様にチャンネル注入により決定することができる。ここで「バルクトランジスタ」という用語は、軽度にドーピングされた領域に相補的なドーピングを施すことによって作られるトランジスタを意味する。例えばＰ型の基板はＮＭＯＳトランジスタを作るために用いられる。この場合、ＮＭＯＳトランジスタはこの基板中に直接形成される。
【００２０】
従来、この種の混合基板はＰＤ−ＳＯＩ基板のＦＤ領域となるべき部分を、残厚がＦＤ−ＳＯＩ基板の厚さになるまで減厚することによって製造されてきた。この減厚は、ＰＤ−ＳＯＩ層のシリコンを部分的にエッチングすることによって行うことができる。ＰＤ−ＳＯＩ基板上にＦＤ層を形成する別の方法は、ＰＤ−ＳＯＩ層を局部的に酸化してその結果生じた酸化シリコンを除去することである。
【００２１】
また、混合基板を作るための更に別の方法としては、ＦＤ−ＳＯＩ層のひとつの領域上に選択的エピタキシャル成長により別のシリコン層を形成し、その結果シリコン層の厚さがＦＤ−ＳＯＩ領域におけるよりも大きい第２の領域（ＰＤ−ＳＯＩ領域）を形成する方法である。図１は従来技術に従って製造された混合基板を示している。
【００２２】
図１において、従来技術に従うＳＯＩ基板１００は、シリコンキャリア基板１０１と、その上に形成された酸化シリコン層１０２と、厚さの異なる複数のシリコン半導体層１０３の領域とを有する。シリコン半導体層１０３の第１の領域１０４は、典型的には約２０ｎｍである小さな厚さを有し、電荷キャリアが存在しない完全空乏領域として形成されている。シリコン半導体層１０３の第２の領域１０５は典型的には約１００ｎｍである大きな厚さを有し、電荷キャリアが部分的に除かれた部分空乏領域として形成されている。一般に、半導体層の二つの領域１０４，１０５は、先ず厚いシリコン半導体層を蒸着により形成し、次いでこれを後で完全空乏領域である第１の領域となるべき領域においてエッチングを施すことにより形成される。混合基板を作成するためのこの従来の方法は、領域１０４と領域１０５との間に厚さの差があるために、それ以後のプロセスにおいて問題を生じる。
【００２３】
シリコン層の厚さの差により段差が生じ、異なるＦＤ領域とＰＤ領域の境界を横切ってゲート配線を行う場合にこの段差が問題となる。
【００２４】
また次のような問題もある。すなわち、次工程であるリトグラフィック露光工程に際し、露光用のステッパーの焦点深度に限界があるため、ＰＤ領域とＦＤ領域との間の境界にまたがって露光を行う場合に問題が生じるのである。
【００２５】
さらにまた、半導体層の局所的なエッチングや酸化が行われる従来の方法は、このエッチングや酸化によって形成されるシリコン層の厚さを正確に制御することができないという問題を含んでいる。
【００２６】
特許文献１は、薄膜半導体能動領域が均一な厚さで形成され作業効果が改善された多層基板の製造について開示している。
【００２７】
特許文献２には、製造コストを下げまた品質制御を容易にするために単純な形成工程を採用した半導体装置の製造について開示がなされている。
【００２８】
本明細書においては以下の文献が引用されている。
【非特許文献１】［１］Ｅｉｔａｎ，Ｂ，Ｐａｖａｎ，Ｐ，Ｂｌｏｏｍ，Ｉ，Ａ１ｏｎｉ，Ｅ，Ｆｒｏｍｍｅｒ，Ａ，Ｆｉｎｚｉ，Ｄ（２０００）”ＮＲＯＭ：Ａ  Ｎｏｖｅｌ  Ｌｏｃａｌｉｚｅｄ  Ｔｒａｐｐｉｎｇ，２−Ｂｉｔ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ”  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ  ２１（１１）：５４３−５４５
【非特許文献２】［２］Ｈａｎａｆｉ，ＨＩ，Ｔｉｗａｒｉ，Ｓ，Ｋｈａｎ，Ｉ（１９９６）”Ｆａｓｔ  ａｎｄ  Ｌｏｎｇ  Ｒｅｔｅｎｔｉｏｎ−Ｔｉｍｅ  Ｎａｎｏ−Ｃｒｙｓｔａｌ  Ｍｅｍｏｒｙ”  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ４３（９）：１５５３−１５５８
【非特許文献３】［３］Ｗｉｄｍａｎｎ，Ｄ，Ｍａｄｅｒ，Ｈ，Ｆｒｉｅｄｒｉｃｈ，Ｈ（１９９６）”Ｔｅｃｈｎｏｌｏｇｉｃ  ｈｏｃｈｉｎｔｅｇｒｉｅｒｔｅｒ  Ｓｃｈａｌｔｕｎｇｅｎ”［”Ｔｅｃｈｎｏｌｏｇｙ  ｏｆ  ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ”］，Ｃｈａｐｔｅｒ  ８．４，Ｓｐｒｉｎｇｅｒ  Ｖｅｒｌａｇ，Ｂｅｒｌｉｎ，ＩＢＳＮ  ３−５４０−５９３５７−８
【非特許文献４】［４］Ｈｏｍｅｐａｇｅ  ｏｆ  ｔｈｅ  ｃｏｍｐａｎｙ  Ｓｏｉｔｅｃ（Ｆｅｂｒｕａｒｙ  １２，２００２）：ｈｔｔｐ：／／ｗｗｗ．ｓｏｉｔｅｃ．ｃｏｍ／ｕｎｉｂｏｎｄ．ｈｔｍ
【特許文献１】特開２０００−３０６９９３号公報
【特許文献２】特開平６−１１０４４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
この発明は、配線工程や露光工程における上に述べられたような問題を回避するような基板を提供することを課題としている。
【課題を解決するための手段】
【００３０】
この課題は、本出願の特許請求の範囲の独立項に記載された基板ならびにその基板の製造方法によって達成される。本発明の基板はキャリア層を有している。このキャリア層の上に絶縁層が設けられ、この絶縁層が厚さの異なる少なくとも二つの領域を有していてその結果絶縁層の表面に段差が形成されている。この段差つき絶縁層表面上に半導体層が形成されており、この半導体層が、絶縁層の段差つき表面と反対側の表面である平坦な表面を有している。
【００３１】
異なる厚さを持つ半導体層領域を有する基盤を製造するための本発明による方法は以下に述べる諸工程を含む。まず、絶縁層が第一のキャリア層に設けられる。この絶縁層は互いに厚さの異なる領域を有していてそれによりこの絶縁層に段差つき表面が形成されている。次の工程として、絶縁層の段差つき表面の上に半導体層が形成される。この半導体層の、絶縁層の段差つき表面と反対の側の面が平坦な表面とされる。
【発明の効果】
【００３２】
本発明による基板はひとつの半導体の複数の領域を有していてこれらの領域は互いに異なる厚さを有する。この基板はまた半導体層の平坦な表面を有している。従来の技術による混合基板における叙上の問題点は、この半導体層の平坦面が存在することにより回避される。
【００３３】
すなわち、半導体層の異なる厚さの領域缶の境界部分を横切って配線を行う際に、従来であれば段差が存在することによって生じていた問題が回避されるのである。
【００３４】
また、半導体層の異なる厚さの領域の間の境界部にまたがってリトグラフィック露光を行う際に、露光に用いるステッパーの焦点深度が大きくなくても、基板の表面が平坦にされていることによって従来の問題を回避することができる。
【発明を実施するための最良の形態】
【００３５】
本発明のその他の細かな推奨される特徴は特許請求の範囲の従属項に記載されている。
【００３６】
本発明の推奨実施例は、半導体層がシリコンでできていること、および／若しくは絶縁層が酸化シリコンでできていることを特徴とする。
【００３７】
別の実施例においては、半導体層の厚さの異なる二つの領域は、それぞれ、電荷キャリアを部分的に除去した領域と電荷キャリアを完全に除去した領域として形成される。
【００３８】
更に別の実施例においては、基板はボンディングにより互いに結合された二つの部分基板を有する。
【００３９】
基板を製造するための本発明の方法の推奨実施例は、以下のようなサブ工程を含む。半導体部分層を形成するサブ工程では、第一の部分基板の補助キャリア層の上に薄い第一の半導体部分層が形成される。絶縁層を形成する工程は、薄い第一の半導体部分層の少なくともひとつの領域に、絶縁材料でできたマスク層として作用する保護層を蒸着するサブ工程を含む。半導体層を形成する工程は、薄い第一の半導体部分層の、絶縁材料製マスク層によって覆われていない領域に第二の半導体部分層を形成するサブ工程を含む。絶縁層を形成する工程は、更に、部分基板の全面に第一の絶縁部分層を形成するサブ工程を含む。次いで第一の絶縁部分層の表面が平坦化される。次のサブ工程において、キャリア層上に設けられた第二の絶縁部分層を有する第二の部分基板が第一の部分基板の平坦な表面にボンディングされる。次いで補助キャリア層が除去される。
【００４０】
第一の絶縁部分層は好ましくは化学的機械研磨法により平坦化される。
【００４１】
別の実施例においては、薄い第一の半導体部分層を形成する前に、補助キャリア層上に多孔シリコン製の層が設けられる。補助キャリアをエッチングによって除去することを可能とする目的で、この多孔シリコンはウオータージェットにより取り除かれる。
【００４２】
本発明方法の別の実施例においては、補助キャリアを除去した後、基板に対して水素熱処理を施す工程が行われる。
【００４３】
キャリア層、補助キャリア層、薄い第一の半導体部分層、第二の半導体層が必須的にシリコンを含むこと、および／若しくは第一の絶縁部分層、第二の絶縁部分層、保護層が必須的に酸化シリコンを含むことが望ましい。
【００４４】
薄い第一の半導体部分層および／若しくは第二の半導体部分層がエピタキシ技術あるいは選択的エピタキシ技術により形成されるのが好ましい。
【００４５】
部分的に電荷キャリアを除去した部分空乏領域は、薄い第一の半導体部分層および第二の半導体部分層から形成された半導体層の、より大きな厚さを持つ領域からドーピングを行うことによって形成することが好ましい。また、電荷キャリアを完全に除去した完全空乏領域は、半導体層のより小さな厚さを持つ領域から弱いドーピングを行うことによって形成することが好ましい。
【００４６】
以上に例示的に述べた実施例によれば、本発明の基板はひとつの半導体層の厚さの異なる複数の領域を有し、その半導体層の表面が平坦面として形成される。この平坦面は、本発明の方法に従う単純なプロセス工程によって得ることができる。
【００４７】
第一の半導体部分層および第二の半導体部分層の厚さは、これらの層の形成にエピタキシ技術を用いることにより正確に設定することができる。
【００４８】
電荷キャリアを部分的に除去した部分空乏領域（ＰＤ領域）ならびに電荷キャリアを完全に除去した完全空乏領域（ＦＤ領域）がひとつの基板の上に、上に述べたような本発明の方法で本発明に従う基板の上に形成されるので、簡単かつ低価格で異なるスイッチ電圧のトランジスタを実現することができる。これにより、異なるスイッチ電圧を持つ複数のトランジスタを持つ回路、例えば論理回路を容易に製造できるようになる。
【００４９】
本発明の別の局面によれば、以下に述べるような特徴を有する電界効果トランジスタ、電界効果トランジスタ装置、電界効果トランジスタの電気的特性を調整する方法、並びに電界効果トランジスタを製造する方法が提供される。
【００５０】
これによって電界効果トランジスタの閾値電圧やその他の電気的特性を、低コストかつ柔軟な態様で十分高い精度をもって設定することができる。
【００５１】
本発明に従う電界効果トランジスタは、チャンネル領域の下にある電荷蓄積層を有する。この電荷蓄積層は、この層に電荷キャリアを導入することによって電界効果トランジスタの電気的特性の調整を可能とするような態様で設けられている。
【００５２】
本発明による電界効果トランジスタ装置は、今までに述べてきたような特徴を有する基板を共通基板として用い、この基板の中および／若しくはその上に形成された複数の電界効果トランジスタを有する。
【００５３】
チャンネル領域の下に電荷蓄積層を備えた電界効果トランジスタの電気的特性を調整するための本発明の方法によれば、電荷蓄積層へ電荷キャリアを導入することによってこの調整が行われる。
【００５４】
本発明はまた電界効果トランジスタを製造する方法を提供する。この方法によれば、チャンネル領域の下に電荷蓄積層が、この層に電荷キャリアを導入することによって電界効果トランジスタの電気的特性の調整を可能とするような態様で設けられている。
【００５５】
本発明のこの局面の基本的な特徴は、チャンネル領域の下に電荷蓄積層を設けることにある。好ましくはこの電荷蓄積層はその両側において電気的に絶縁性の層（誘電体層）によって周囲から保護される。このようにすることによって、トランジスタの電気的特性、特に閾値電圧を、電荷蓄積層に電荷キャリアを導入することによって大変精密に調整することができるようになる。その結果、電界効果トランジスタの閾値電圧をチャンネルのドーピングやゲート領域材料の選択という手法で調整することが例えば技術的な理由、あるいはチャンネル領域のインピーダンス増加を防ぐ必要から許容されなかったとしても、電界効果トランジスタの閾値電圧を設定するための更に別の可能性が提供されることになる。電荷蓄積層は、例えば導電性の層（例を挙げるとドーピングされたポリシリコン）、あるいはＯＮＯ積層、あるいはナノ結晶の層をチャンネル領域の下に設けることにより実現される。
【００５６】
以上に述べた発明の局面は、特に、ＳＯＩ電界効果トランジスタの未ドープチャンネル領域における閾値電圧を設定することを可能にするという効果をもたらす。また、特に所定のゲート作業関数と組み合わせて微細な調整が可能となるので、いろいろなゲート材料を用いることが可能となる。
【００５７】
本発明に従う電界効果トランジスタ装置によれば、電荷蓄積層は複数の区画に区画化することができ、電界効果トランジスタ装置の特定の電界効果トランジスタの下に位置する区画への電荷キャリアの導入を他の区画とは独立した態様で行うことができる。
【００５８】
この結果、異なる閾値電圧を有する複数のトランジスタを持つトランジスタ装置を構成することができる。
【００５９】
従来の単純な基板接続によっては閾値電圧の調整が不可能であったが、これに較べ、本発明によれば、上記の特長により異なるトランジスタに対して異なる閾値電圧を設定することが可能となるという利点が生じる。
【００６０】
ここで「区画化」という言葉は、特に、電荷蓄積層を複数の部分領域に区分けすることを意味し、これにおいてこれらの部分領域は電気的に相互から切り離されているかあるいは切り離し可能であり、各部分領域が電界効果トランジスタ装置の中のひとつの電界効果トランジスタに対応している。区画化された個々の部分領域に対してそれぞれ適宜決定され得る量の電荷キャリアを注入することによって個々のトランジスタの閾値電圧を独立的に設定することができる。
【００６１】
また、本発明によれば、完全空乏チャンネル領域を持つＳＯＩ材料の最小厚さを、少なくとも２倍程度増大することができる。
【００６２】
本発明のこの局面における推奨される実施の形態については特許請求の範囲の従属項に記載されている。
【００６３】
電荷蓄積層はＯＮＯ（酸化物−窒化物−酸化物）積層、あるいはナノ結晶構造、あるいは導電層（特に「フローティング」状態にある導電材料、例えばドーピングされたポリシリコンあるいは金属）であることが望ましい。
【００６４】
本発明による電界効果トランジスタは、このトランジスタに対して電子ビームを照射するか、あるいはソース／ドレイン領域と電荷蓄積層との間のファウラー−ノルドハイムトンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を用いるか、あるいは導電ターミナルを介して電化蓄積層を電化キャリア源に適宜接続するなどの方法によって電荷蓄積層へ電荷キャリアを導入することができるような態様で形成しても良い。
【００６５】
電界効果トランジスタに電子ビームを照射して電荷蓄積層に電荷キャリアを導入する方法を採用する場合には、この方法を例えば電子ビームリトグラフィー工程において実施しても良い。それにより電荷蓄積層を埋め込んだ基板に対して電子ビームを当てることができ、電子が恒久的に電荷蓄積層に蓄積される。
【００６６】
また、適当なレベルの電圧を電界効果トランジスタのターミナルへ印加し、ソース／ドレイン領域と電荷蓄積層との間にファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効果を生じさせ、非補償電荷キャリアが電荷蓄積層に残るようにし、これによって電界効果トランジスタの特性を設定することができる。
【００６７】
また、電荷蓄積層が導電層として形成される場合、この層を導電ターミナルに結合し、この導電ターミナルを介して電荷蓄積層を電荷キャリア源、特に電源、に接続し、それにより電圧源から電荷蓄積層へ荷電キャリアを注入するようにしても良い。
【００６８】
チャンネル領域にはドーピングを施さないこと、すなわちチャンネル領域には外部から導入された荷電キャリアがないほうが望ましい。そのようにすれば不純物の濃度のばらつきによる望ましくない効果を回避することができ、また移動度が増大することによってオン電流を増加させることもできる。
【００６９】
電界効果トランジスタはＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）電界効果トランジスタとして構成しても良い。
【００７０】
電界効果トランジスタにおいて調節の対象となる電気的トランジスタ特性は閾値電圧であることが望ましいが、これに限らず例えば漏れ電流特性、最大電流、および／若しくはトランジスタ特性曲線であっても良い。
【００７１】
電荷蓄積層が導電層として形成される場合、この層を電気的に絶縁性の包囲層で取り囲むことが望ましい。そのような包囲層を設けることにより同電層が周囲から絶縁されるので、電荷キャリアが電荷蓄積層から流出するのを防ぐことができる。このような層は酸化シリコン層として形成されるのが好ましいが、厚さは少なくとも１０ｎｍであることが好ましく、そうすることによって閾値電圧を確実に恒久的、望ましくは保持時間として少なくとも１０年、に調整することができるようになる。
【００７２】
導電層はポリシリコン材料から形成するのが望ましい。
【００７３】
本発明の電界効果トランジスタを複数個備える本発明の電界効果トランジスタ装置について以下に詳しく説明する。電界効果トランジスタのいろいろな細かい特徴形態は電界効果トランジスタ装置に対してもそのまま当てはまる。
【００７４】
電界効果トランジスタ装置においては、各電界効果トランジスタの電気的トランジスタ特性が他の電界効果トランジスタとは関係なく独立して設定できるような態様で、全部あるいはいくつかの電界効果トランジスタの共通電荷蓄積層が区画化されることが好ましい。
【００７５】
ここで「区画化」という言葉は、特に、電荷蓄積層を複数の部分領域に区分けすることを意味し、この場合各部分領域に対して他とは独立して個別に電荷キャリアを与えることができる。この区画化は例えば電子ビームを用いて電荷キャリアを電荷蓄積層に導入することによって行っても良い。その場合、電子ビームが照射されている期間中、基板のひとつの部分領域を保護層で覆ってその下にある電荷蓄積層部分に電子ビームが貫入しないようにしても良い。
【００７６】
電荷蓄積層を導電層として形成する場合、区画化は導電層の異なる領域が互いに電気的に切り離されるかあるいは切り離し可能な態様で、各領域が他から独立して個別的に外部ターミナルを経由して電荷キャリアを受け取ることができるように構成しても良い。
【００７７】
例えば、ＯＮＯ積層がソース／ドレイン領域と電荷蓄積層との間のファウラー−ノルドハイムトンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を用いて形成される場合には、区画化は、ひとつずつ電界効果トランジスタを選び、そのトランジスタのソース／ドレイン領域とその下にあるＯＮＯ積層の領域との間に局所的に電荷キャリアのトンネル流れが生じるように、そのトランジスタのソース／ドレイン領域に電圧を印加して行うことが好ましい。換言すれば、本発明の電界効果トランジスタ装置において、それぞれの電界効果トランジスタの下にあるＯＮＯ積層の各領域は他の電界効果トランジスタに関係なく独立的に処理され得る。なぜならば、トンネル電流は基板中の各選択された電界効果トランジスタに対応する領域のみに必然的に制限されるからである。
【００７８】
電界効果トランジスタの電気的トランジスタ特性を調整するための本発明の方法についてより詳細な説明を以下に行う。先に述べた電界効果トランジスタならびに電界効果トランジスタ装置についてのいろいろな実施形態は、この調整方法についても適用される。
【００７９】
電界効果トランジスタの電気的トランジスタ特性を調整するための本発明の方法によれば、電界効果トランジスタに対して電子ビームを照射するか、あるいはソース／ドレイン領域と電荷蓄積層との間のファウラー−ノルドハイムトンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を用いるか、あるいは導電ターミナルを介して電化蓄積層を電化キャリア源に適宜接続するなどの方法によって電荷蓄積層へ電荷キャリアを導入されるのが好ましい。
【００８０】
電界効果トランジスタを製造するための本発明の方法について以下に説明する。電界効果トランジスタならびに電界効果トランジスタ装置について先に述べたいろいろな実施形態は、この製造方法についても適用される。
【００８１】
本発明の方法によれば、酸化シリコン層（例えば酸化シリコン層）をシリコン基板の表面領域中に形成し、この酸化シリコン層中にシリコンを当該酸化シリコン層中にナノ結晶構造が形成されるように導入することによって電荷蓄積層としてのナノ結晶構造を形成することができる。
【００８２】
電荷蓄積層としてのＯＮＯ積層は、シリコン基板の表面領域中に酸化シリコン層を形成し、酸化シリコン層の表面領域中に窒化シリコン層が形成されるような態様で酸化シリコン層に窒素を導入し、窒化シリコン層の表面領域中に更なる窒化シリコン層が形成されるような態様で窒化シリコン層に酸素を導入することによって形成しても良い。
【００８３】
電荷蓄積層としての導電層は、好ましくはシリコン基板上の二つの電気絶縁層の間にポリシリコン層を形成することによって形成しても良い。
【００８４】
さらにまた上述の方法においては、電荷蓄積層の下のシリコン基板中にストリッピング層を設けても良い。これは電荷蓄積層に別のシリコン基板を固定し、ストリッピング層の下の材料を除去し、ストリッピング層と電荷蓄積層との間の層の中あるいはその上に電界効果トランジスタを形成することによって行っても良い。
【００８５】
以上を要約すると次のようなことが言える。すなわち、本発明の電界効果トランジスタのチャンネル領域の特性は、このチャンネル領域の下にある電荷蓄積層に電荷キャリアを導入することにより変化させ得ることが明らかであり、その結果として閾値電圧に影響する特性を得ることができるのである。
【００８６】
チャンネル領域の下にある電荷蓄積層への電荷キャリアの導入は、例えば、電界効果トランジスタの製造プロセスの終了後に、ＳＯＩウエーハに導電層を一時的に添着（ａｐｐｌｙ）し、その後ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を行うことによって行っても良い。ウエーハ上の異なる領域に対して異なる閾値電圧が与えられるように、例えばｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとに異なる閾値電圧が与えられるように区画化を行ってやっても良い。電荷キャリアの導入はまた電子ビームを用いて行っても良い。電荷蓄積層は電気絶縁層、例えば酸化シリコン層、で包囲することが望ましいが、この電気絶縁層の最小厚さは、導入された電荷キャリアが十分長い時間電荷蓄積層にとどまることができるためには約１０ｎｍとされる。
【実施例】
【００８７】
以下に添付図を参照しつつ本発明の実施例を例示として詳しく説明する。
【００８８】
図２は補助キャリア層２０６を備えた補助キャリア基板２１５を示す図である。多孔シリコン層２０７がシリコン製の補助キャリア層２０６上に設けられる。薄い第一の半導体部分層２０８が多孔シリコン層２０７上に設けられている。薄い第一の半導体部分層２０８は５ｎｍ乃至３０ｎｍの厚さを有しているが２０ｎｍとすることが望ましい。
【００８９】
図３は更なる工程を経たあとの補助キャリア基板２１５を示す図である。薄い第一の半導体部分層２０８の上に酸化シリコン製保護層３０９が形成されている。前記酸化シリコン製保護層３０９は、補助キャリア基板２１５の部分領域にエッチングを施すことにより変型すなわちパターニングされてマスク層を構成している。更なる工程において、エッチングのために塗布されていたレジスト層を除去した後、薄い第一の半導体部分層２０８のより大きな厚さ領域３０５（パターニングされたマスク層に覆われない領域）となるべき領域において第二の半導体部分層３１０が選択的エピタキシャル技術により形成される。例示目的で説明されるこの実施例においては、二つの半導体部分層２０８と３１０の合計厚さは８０ｎｍ乃至１２０ｎｍ、好ましくは１００ｎｍとされる。これら二つの半導体部分層２０８、３１０は半導体層３０３を構成する。
【００９０】
図４は、更なる工程において、酸化シリコンの第一の絶縁部分層４１１を補助キャリア基板２１５の全面にわたって蒸着した状態を示す。補助キャリア基板の全面に渡って蒸着を施すことにより、マスク層３０９が第一の絶縁部分層４１１の一体的な一部となる。第一の絶縁部分層４１１の表面が化学的機械研磨により平坦化される。
【００９１】
図５は、ウエーハボンディングによってキャリア基板５０１にボンドされた状態の補助キャリア基板２１５を示す。このようにするために、補助キャリア基板２１５は図４の紙面に対して垂直な仮想軸のまわりに１８０度回転され、第二の絶縁部分層５１２を上面に形成したキャリア基板５０１の上に第一の絶縁部分層４１１の平坦化された表面が載るように配置される。ついでボンディングを行うことにより第一の絶縁部分層４１１と第二の絶縁部分層５１２とからなる一体的な絶縁層５０２が形成される。
【００９２】
ウエーハボンディングのために採用し得る方法としては直接的な接着ウエーハボンディングがある。例えば実際のシリコンウエーハが用いられ補助ウエーハに対して接着的にボンドされる。ウエーハボンディングのための別の方法としては陽極（静電気的）ボンディング法がある。例えばこの方法ではボンドされるべき二つの基板を接触させた状態で高い温度に昇温させ、同時に二つの基板の間の接続層を横切って強い電界をかける。これにより二つの基板が強固にボンドされる。
【００９３】
図６は補助キャリア層２０６が取り除かれた後の基板６００を示す。本発明においてはこの除去は多孔シリコン層２０７をウォータージェットでエッチングすることにより行われる。その結果補助キャリア層２０６が取り除かれて基板６００の積層が終了する。以上に述べた工程を経た基板６００は下記のものを有する。
【００９４】
この基板６００に対して次いで水素（Ｈ２）を用いた熱処理が加えられる。電荷キャリアを完全に除いた完全空乏領域が半導体層３０３の厚さの小さい部分３０４から、第３あるいは第５主族元素、例えばホウ素、リン、ヒ素などの拡散ドーピングあるいはイオン注入によって形成される。また、電荷キャリアを部分的に除いた部分空乏領域が半導体層３０３の厚さの大きい部分３０５から、第３あるいは第５主族元素、例えばホウ素、リン、ヒ素などの拡散ドーピングあるいはイオン注入によって形成される。
【００９５】
要するに、本発明はシリコン層の表面が平坦化されたＦＤ−ＰＤ−ＳＯＩ混合基板を提供するもので、この平坦表面が設けられているために以後の処理が簡単になるのである。
【００９６】
以下に図７を参照しつつ本発明のひとつの局面に従う電界効果トランジスタ７００について説明する。
【００９７】
図７に示す電界効果トランジスタ７００はシリコン基板７０１と電荷蓄積積層７０２とを有する。電荷蓄積積層７０２は、絶縁性の第一の酸化シリコン層７０２ａと、この第一の酸化シリコン層７０２ａの上にある導電性のポリシリコン層７０２ｂと、このポリシリコン層７０２ｂの上にある絶縁性の第二の酸化シリコン層７０２ｃとから構成される。電荷蓄積積層７０２の上方に未ドープのチャンネル領域７０３が形成される。さらにまた、電界効果トランジスタ７００は、ｎ＋型にドープされた第一のソース／ドレイン領域７０４とｎ＋型にドープされた第二のソース／ドレイン領域７０５とを有する。酸化シリコンでできたゲート絶縁層７０６が二つのソース／ドレイン領域７０４と７０５との間においてチャンネル領域７０３の上方に酸化シリコン製のゲート絶縁層７０６が形成される。ゲート領域７０７がゲート絶縁層７０６の上に配置される。更に、場合によってはポリシリコン層７０２ｂがターミナル７０８を介して制御可能な電圧源７０９に接続される。
【００９８】
電界効果トランジスタ７００の閾値電圧を設定するために、ポリシリコン層７０２ｂ中に制御可能電圧源７０９、ターミナル７０８を介して電荷キャリアが注入される。ポリシリコン層７０２ｂがその両側において絶縁性の第一の酸化シリコン層７０２ａと第二の酸化シリコン層７０２ｃとの間に包囲されているので、この電荷キャリアが周囲に流出することが防がれる。絶縁性の第一の酸化シリコン層７０２ａと第二の酸化シリコン層７０２ｃとの厚さは１０ｎｍとされているが、この厚さは十分大きく設定されているので高い信頼性をもって電荷キャリアの流出が防止され、例えば１０年間という長い期間にわたって電荷キャリアが永久的にポリシリコン層７０２ｂ中に保持されることになる。電荷蓄積積層７０２のプログラミングの後、制御可能電圧源７０９は電界効果トランジスタ７００から電気的に切り離される。ポリシリコン層７０２ｂの中には電子が永久的に保持されているので、チャンネル領域７０３の内部における導電度あるいは電界分布は特性的に変化させられ、それにより所望の閾値電圧を設定できる。
【００９９】
次に図８Ａ乃至８Ｈを参照しながら、本発明のひとつの局面である電界効果トランジスタを製造する方法について説明する。
【０１００】
図８Ａに示される単結晶シリコンのシリコンウエーハ８００が出発材料として用いられる。
【０１０１】
図８Ｂに示される積層８１０を得るために、シリコンウエーハ８００の上面が熱酸化され、それにより第一の酸化シリコン層８１１が形成される（後ろ側の酸化は図示せず）。例示的に説明されているこの実施例においては、第一の酸化シリコン層８１１の厚さが約３０ｎｍとなるような態様でシリコンウエーハ８００が酸化される。
【０１０２】
図８Ｃに示される積層８１０を得るために、シリコン材料が第一の酸化シリコン層８１１中に適宜のイオン注入法により注入される。このシリコン材料は、後の工程において第一の酸化シリコン層８１１の中にナノ結晶シリコン構造を形成するために用いられる。図８Ｃに示されるＳｉ＋イオン８２１に代えてゲルマニウムイオン（Ｇｅ＋）を第一の酸化シリコン層に導入しても良い。
【０１０３】
第一の酸化シリコン層８１１へのシリコンあるいはゲルマニウムの注入量は例えば１０１５ｃｍ−２程度とすると効果的である。
【０１０４】
図８Ｄに示される積層８３０を得るために、図８Ｃ示される積層８２０をアニーリング処理して第一の酸化シリコン層８１１中のシリコンイオンからナノ結晶を生じさせる。これによりシリコンナノ結晶層８３１が第一の酸化シリコン部分層８３２と第二の酸化シリコン部分層８３３との間に形成される。
【０１０５】
ナノ結晶シリコンまたはゲルマニウム構造の長さ寸法は約１ｎｍ乃至約１０ｎｍとされる。隣り合うナノ結晶の間の距離は少なくとも５ｎｍとするのが好ましい。
【０１０６】
図８Ｅに示される積層８４０を得るために、水素イオンＨ＋８４１（例えばホウ素イオンなどをオプションとして使うことも可能）を第二の酸化シリコン部分層８３３の下のシリコンウエーハ８００に導入し、それによりストリッピング層８４２を形成する。このストリッピング層８４２は水素イオン８４１が蓄積されたシリコン材料からできており、従って機械的に不安定である。ストリッピング層８４２と第二の酸化シリコン部分層８３３との間の領域も同様に或る量の水素イオンを含んでいても良いが、その量はストリッピングに必要な下限濃度よりは少なくなければならない。
【０１０７】
図８Ｆに示される積層８５０を得るために、別のシリコンウエーハ８５１が積層８４０にウエーハボンディング法により固定される。この固定は別のシリコンウエーハ８５１の下面に接合されこれに固定されるような態様で行われる。これにより有用な積層８５２とシリコンウエーハ８００の部分領域とからなる積層８５０が形成され、これにおいて有用な積層８５２とシリコンウエーハ８００の部分領域とはストリッピング層８４２によって相互から分離されている。
【０１０８】
図８Ｇに示される積層８６０を得るために、有用な積層８５２が機械的に不安定にされたストリッピング層８４２において積層８５０から剥離される。この剥離が行われた後の積層８６０は有用な積層８５２を１８０度ひっくり返した構造となっている。特に積層８６０の表面領域に薄膜シリコン領域８６１が形成され、これがその後のＣＭＯＳ製造プロセスのための結晶出発材料となっている。
【０１０９】
図８Ｈに示される電界効果トランジスタ８７０を得るために、まず更なる酸化シリコン層を熱により成長させ、ポリシリコン層を積層８６０の表面に蒸着する。これら二つの層は、ゲート絶縁層８７１とゲート領域８７２を残すようにパターニングされる。ｎ＋型にドープされた第一のソース／ドレイン領域８７３とｎ＋型にドープされた第二のソース／ドレイン領域８７４が適宜の注入法により形成される。二つのソース／ドレイン領域８７３と８７４との間にチャンネル領域８７５が残る。これにより、トランジスタ特性を調節可能な図８Ｈに示される電界効果トランジスタ８７０が得られる。
【０１１０】
図９Ａおよび図９Ｂを参照して、本発明の別の局面に従う電界効果トランジスタを製造するための方法について説明する。
【０１１１】
出発材料はこの場合にも図９Ａに参照番号９００で示されるシリコンウエーハである。
【０１１２】
図９Ｂに示される積層９１０を得るために、図９Ａに示されるシリコンウエーハ９００の上側表面領域が熱酸化され、それにより酸化シリコン層が形成される。窒化シリコン層９１１が窒化処理によって第一の酸化シリコン部分層９１２の上方に窒化シリコン層９１１が形成される。得られた積層を熱酸化処理することにより第二の酸化シリコン部分層９１３が形成される。この結果、積層９１０の表面領域に電荷蓄積層として使用できるＯＮＯ積層９１４が形成される。
【０１１３】
図９Ｂに示される積層９１０は図８Ｄに示される積層８３０と機能的に類似している。従って積層９１０が得られた後これをもとに電界効果トランジスタを形成する方法は図８Ｅ乃至８Ｈに関連して既に説明した工程と同様の工程を辿る。このようにして得られた電界効果トランジスタと図８Ｈに示される電界効果トランジスタ８７０との違いは、積層９１０からスタートして製造した電界効果トランジスタにおいてはＯＮＯ層が電荷蓄積層として使用されるのにくらべ、電界効果トランジスタ８７０においては電荷蓄積層として二つの酸化シリコン部分層８３２，８３３の間に埋設されたシリコンナノ結晶層８３１が使用される。
【図面の簡単な説明】
【０１１４】
これらの図において、
【図１】図１は二つの厚さを持つ半導体領域を備えた従来の基板の断面図である。
【図２】図２は多孔シリコンからなる層と第一の半導体部分層とを持つ、本発明に従う補助キャリア基板の断面図である。
【図３】図３は本発明に従う補助キャリア基板の断面図であって、保護層と第二の半導体部分層とを設けた後の状態を示す図である。
【図４】図４は本発明に従う補助キャリア基板の断面図であって、第一の絶縁部分層を蒸着し次いで平坦化を行った後の状態を示す図である。
【図５】図５は本発明に従う基板の断面図であって、キャリア層と第二の絶縁部分層とを含む機やリア基板をボンディングした後の状態を示す図である。
【図６】図６は本発明に従う基板の断面図であって、補助キャリア基板を除去した後の状態を示す図である。
【図７】図７は本発明のひとつの局面である電界効果トランジスタを示す図である。
【図８】図８Ａ乃至８Ｈは、本発明のひとつの局面である電界効果トランジスタを製造する方法の異なる段階において得られる積層構造をそれぞれ示す図である。
【図９】図９Ａおよび図９Ｂは本発明の別の局面である電界効果トランジスタを製造する方法の異なる段階において得られる積層構造をそれぞれ示す図である。
【符号の説明】
【０１１５】
以下に参照番号のリストを添付する。
１００    ＳＯＩ基板
１０１    シリコンキャリア基板
１０２    酸化シリコン層
１０３    シリコン半導体層
１０４    ＦＤ領域
１０５    ＰＤ領域
２０６    補助キャリア層
２０７    多孔シリコン層
２０８    薄い第一の半導体部分層
２１５    補助キャリア基板
３０３    半導体層
３０４    ＦＤ領域
３０５    ＰＤ領域
３０９    酸化シリコン製保護層
３１０    第二の半導体部分層
４１１    第一の絶縁部分層
５０１    キャリア基板
５０２    絶縁層
５１２    第二の絶縁部分層
６００    ＳＯＩ基板
７００    電界効果トランジスタ
７０１    シリコン基板
７０２    電荷蓄積積層
７０２ａ  第一の酸化シリコン層
７０２ｂ  ポリシリコン層
７０２ｃ  第二の酸化シリコン層
７０３    チャンネル領域
７０４    第一のソース／ドレイン領域
７０５    第二のソース／ドレイン領域
７０６    ゲート絶縁層
７０７    ゲート領域
７０８    ターミナル
７０９    制御可能電圧源
８００    シリコンウエーハ
８１０    積層
８１１    第一の酸化シリコン層
８２０    積層
８２１    シリコンイオン
８３０    積層
８３１    シリコンナノ結晶層
８３２    第一の酸化シリコン部分層
８３３    第二の酸化シリコン部分層
８４０    積層
８４１    Ｈ＋イオン
８４２    ストリッピング層
８５０    積層
８５１    他のシリコンウエーハ
８５２    有用積層
８６０    積層
８６１    薄膜シリコン領域
８７０    電界効果トランジスタ
８７１    ゲート絶縁層
８７２    ゲート領域
８７３    第一のソース／ドレイン領域
８７４    第二のソース／ドレイン領域
８７５    チャンネル領域
９００    シリコンウエーハ
９１０    積層
９１１    窒化シリコン層
９１２    第一の酸化シリコン部分層
９１３    第二の酸化シリコン部分層
９１４    ＯＮＯ積層
【図１】
2005527111.tif 000003
【図２】
2005527111.tif 000004
【図３】
2005527111.tif 000005
【図４】
2005527111.tif 000006
【図５】
2005527111.tif 000007
【図６】
2005527111.tif 000008
【図７】
2005527111.tif 000009
【図８Ａ】
2005527111.tif 000010
【図８Ｂ】
2005527111.tif 000011
【図８Ｃ】
2005527111.tif 000012
【図８Ｄ】
2005527111.tif 000013
【図８Ｅ】
2005527111.tif 000014
【図８Ｆ】
2005527111.tif 000015
【図８Ｇ】
2005527111.tif 000016
【図８Ｈ】
2005527111.tif 000017
【図９Ａ】
2005527111.tif 000018
【図９Ｂ】
2005527111.tif 000019
【手続補正書】
【提出日】平成16年12月8日(2004.12.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
キャリア基板（５０１）と、
キャリア基板（５０１）の上に設けられ、厚さの異なる少なくとも二つの領域を有しそれにより段差付き表面を呈する絶縁層（５０２）と、
絶縁層（５０２）の段差付き表面の上に設けられ、少なくとも部分的にエピタキシ技術によって形成された半導体層（３０３）であって、前記絶縁層（５０２）の段付き表面とは反対側の平坦表面を有する半導体層（３０３）と、
前記半導体層（３０３）の上に形成された複数のトランジスタとを含む基板（６００）であって、
互いにボンディングにより接続された第一の部分基板と第二の部分基板とを
を有する基板。
【請求項２】
前記半導体層（３０３）がシリコンを含む請求項１に記載の基板。
【請求項３】
前記絶縁層（５０２）が酸化シリコンから形成されている請求項１または２に記載の基板。
【請求項４】
請求項１乃至３のいずれかに記載の基板において、前記半導体層（３０３）の厚さの異なる二つの領域（３０４，３０５）が、それぞれ、電荷キャリアを部分的に除いた部分空乏領域と電荷キャリアを全部除いた完全空乏領域とであることを特徴とする基板。
【請求項５】
基板を製造する方法において、
第一のキャリア層（５０１）上に二つの異なる厚さを有する絶縁層（５０２）を、この絶縁層（５０２）が段差付き表面を呈するように設ける工程と、
前記絶縁層（５０２）の段差付き表面上に、少なくとも部分的にエピタキシ技術によって形成された半導体層（３０３）を、前記半導体層（３０３）が前記絶縁層（５０２）の段差付き表面とは反対側に平坦面が形成されるように設ける工程と、
前記半導体層（３０３）の上にトランジスタを形成する皇帝と、
を含み、
前記基板が、互いにボンディングにより接続された第一の部分基板と第二の部分基板とを有する基板であることを特徴とする方法。
【請求項６】
請求項５に記載の方法において、
前記半導体層を形成するために、薄い第一の半導体部分層（２０８）を第一の部分基板の補助キャリア層（２０６）の上に形成する工程と、
絶縁材料製のマスク層（３０９）を前記薄い第一の半導体部分層（２０８）の少なくともひとつの領域上に蒸着する工程と、
前記半導体層を形成するために、前記薄い第一の半導体部分層（３０８）の前記絶縁材料製のマスク層（３０９）に覆われていない領域上に第二の半導体部分層（３１０）を形成する工程と、
前記絶縁層を形成するために、基板の全面に第一の絶縁部分層（４１１）を蒸着し次いでこの第一の絶縁部分層（４１１）の平坦化を行う工程と、
キャリア層（５０１）の上に第二の絶縁部分層（５１２）を備えた第二の部分基板を、前記第一の絶縁部分層（４１１）の平坦化された表面上にボンディングする工程と、
補助キャリア層（２０６）を除去する工程とを含む方法。
【請求項７】
請求項６に記載の方法において、前記第一の絶縁部分層の平坦化が化学的機械研磨により行われることを特徴とする方法。
【請求項８】
請求項６または７に記載の方法において、前記第一の薄い半導体部分層の形成に先立って、多孔シリコン製の層が前記補助キャリア層上に形成されることを特徴とする方法。
【請求項９】
請求項８に記載の方法において、前記補助キャリア層をエッチングにより除去するために、前記多孔シリコンがウオータージェットにより除去されることを特徴とする。
【請求項１０】
請求項６乃至９のいずれかに記載の方法において、前記補助キャリア層の除去を行った後前記基板に水素熱処理を施す工程を更に有することを特徴とする方法。
【請求項１１】
請求項６乃至１０のいずれかに記載の方法において、前記キャリア層、前記補助キャリア層、前記薄い第一の半導体部分層、及び前記第二の半導体部分層が、必須的にシリコンを含むことを特徴とする方法。
【請求項１２】
請求項６乃至１１のいずれかに記載の方法において、前記第一の絶縁層および前記第二の絶縁層が必須的に酸化シリコンを含むことを特徴とする方法。
【請求項１３】
請求項６乃至１２のいずれかに記載の方法において、前記薄い第一の半導体部分層および／もしくは第二の半導体部分層が、エピタキシ技術および／若しくは選択的エピタキシ技術により形成されることを特徴とする方法。
【請求項１４】
請求項５乃至１３のいずれかに記載の方法において、電荷キャリアを部分的に取り除いた部分空乏領域が、前記半導体層のより大きな厚さを持つ部分からのドーピングにより形成され、電荷キャリアを全部取り除いた完全空乏領域が、前記半導体層のより小さな厚さを持つ部分からのドーピングにより形成されろ事を特徴とする方法。
【国際調査報告】
2005527111.tif 000020
2005527111.tif 000021
2005527111.tif 000022
2005527111.tif 000023
2005527111.tif 000024
2005527111.tif 000025