(57)【要約】メモリ装置内のマルチビットメモリセル（１０）を適切に読むシステム及び方法が提供される。第１の基準セル（７０）及び第２の基準セル（７２）は平均ダイナミック基準値を決めるため使用される。平均ダイナミック基準値は、基準セル（７０）のプログラムされたビットを読み出し、平均ダイナミック基準値を決めるため第２の基準セル（７２）のプログラムされていないビット、又は、消去されたビットを読み出すことにより決定される。平均ダイナミック基準値はデータセルがプログラムされた状態とプログラムされていない状態の何れであるかを決めるため利用可能である。
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【特許請求の範囲】
【請求項１】
平均ダイナミック基準値を決めるため、第１のマルチビット基準セル（７０）からプログラムされたビット値を読み出し、第２のマルチビット基準セル（７２）からプログラムされていないビット値を読み出す基準コンポーネント（４６）と、
少なくとも一つのマルチビットデータセルのビットがプログラムされた状態とプログラムされていない状態の何れであるかを決定しやすくするため、平均ダイナミック基準値を利用する比較コンポーネント（１０４）と、
を含むマルチビットメモリシステム（４０）。
【請求項２】
行と列に並べられたマルチビットデータセル（１０）のセクタ（６４）をさらに含み、
関連したワードライン（１２）は一行に並んだマルチビットデータセル（１０）に取り付けられ、
関連したビットライン（３２及び３４）は一列に並んだマルチビットデータセル（１０）に取り付けられ、
第１のマルチビット基準セル（７０）及び第２のマルチビット基準セル（７２）は、プログラム及び消去サイクル中に、マルチビットデータセル（１０）と共にプログラム及び消去されるマルチビット基準ペアを形成する、
請求項１記載のシステム。
【請求項３】
少なくとも一つのマルチビット基準ペアはあるワードライン（１２）内のマルチビットデータセル（１０）と関連付けられ、基準コンポーネント（４０）は当該ワードライン（１２）内のビットの読み出し中に当該マルチビット基準ペアを利用する、
請求項２記載のシステム。
【請求項４】
マルチビット基準ペアはセクタ（６４）内のマルチビットデータセル（１０）と関連付けられ、基準コンポーネント（４０）は当該セクタ（６４）内のビットの読み出し中に当該マルチビット基準ペアを利用する、
請求項２記載のシステム。
【請求項５】
マルチビットデータセル（１０）のセクタ（６４）とマルチビット基準ペアはＯＮＯ構造のデュアルビットデータセルである、請求項２記載のシステム。
【請求項６】
基準コンポーネント（４６）は、少なくとも一つのマルチビットデータセル（１０）内のビットが平均ダイナミック基準値を上回る読み出し値を有するならば当該ビットはプログラムされたビットであると決め、当該ビットが平均ダイナミック基準値を下回る読み出し値を有するならば当該ビットはプログラムされていないビットであると決める、請求項１記載のシステム。
【請求項７】
マルチビットフラッシュメモリセルのアレイ（６２）内のビットを読み出す方法であって、
第１の基準セル（７０）のプログラムされたビットから第１の読み出し値を決め、第２の基準セル（７２）のプログラムされていないビットから第２の読み出し値を決めるステップと、
第１の読み出し値及び第２の読み出し値から平均閾値を求めるステップと、
データビット読み出し値を決めるため、データセル（１０）のビットを読み出すステップと、
データビット読み出し値を平均閾値と比較するステップと、
この比較に基づいてデータビットがプログラムされたビットとプログラムされていないビットの何れであるかを決めるステップと、
を含む方法。
【請求項８】
プログラム及び消去サイクルを実行した後に、第１の基準セル（７０）の第１ビットをプログラムし、第２の基準セル（７２）の第１ビットをプログラムするステップをさらに含む、請求項７記載の方法。
【請求項９】
ノーマルビット及びノーマルビットに関連付けられた相補ビットを有するデュアルビットフラッシュメモリセル（１０）を読むシステムであって、
デュアルビットメモリアレイ（６２）のビットをプログラムする手段と、
第１の基準セル（７０）がプログラムされたビット及びプログラムされていないビットを有し、第２の基準セル（７２）がプログラムされたビット及びプログラムされていないビットを有するように、第１の基準セル（７０）の第１ビット及び第２の基準セル（７２）の第２ビットをプログラムする手段と、
第１の基準セル（７０）のプログラムされたビット及び第２の基準セル（７２）のプログラムされていないビットに関連付けられた平均読み出し値を決める手段と、
デュアルビットメモリアレイ（６２）のビットのビット読み出し値を決める手段と、
ビットがプログラムされた状態とプログラムされていない状態の何れであるかを決めるため、ビット読み出し値を平均読み出し値と比較する手段と、
を含むシステム。
【請求項１０】
メモリアレイ（６２）のデータビット及び基準セル（７０及び７２）の基準ビットに関してプログラム及び消去サイクルを実行する手段をさらに含む、請求項９記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にメモリシステムに係わり、特にマルチビットフラッシュメモリ装置を正確に読むシステム及び方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、電力を消費することなく、書き換え可能であり、内容を保持することができる電子メモリ媒体の一種である。フラッシュメモリ装置は、一般に１０万回乃至３００万回の書き込みサイクルの寿命を有する。単一バイトを消去可能であるダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びスタティックランダムメモリ（ＳＲＡＭ）とは違って、フラッシュメモリ装置は、典型的に、一定のマルチビットブロック又はセクタで消去及び書き込みが行われる。フラッシュメモリテクノロジーは、そのままで消去可能である電気的消去可能型リードオンリーメモリ（ＥＥＰＲＯＭ）チップテクノロジーから発展した。フラッシュメモリ装置は、多数のその他のメモリ装置よりも安価であり、かつ、高密度であり、すなわち、フラッシュメモリ装置は単位面積当たりにより多くのデータを記憶することが可能である。この新しいＥＥＰＲＯＭのカテゴリーは、消去可能・書込可能型リードオンリーメモリ（ＥＰＲＯＭ）の密度の利点とＥＥＰＲＯＭの電気的消去可能性の利点とを組み合わせた重要な不揮発性メモリとして出現した。
【０００３】
従来型のフラッシュメモリ装置は、シングルビットの情報が各セルに記憶されるセル構造として構成されている。このようなシングルビットメモリアーキテクチャでは、各セルは、典型的に、基板若しくはＰ型ウェルにソース、ドレイン、及び、チャネルを有し、また、チャネルの上に重なるスタックゲート構造を有する金属酸化物半導体（ＭＯＳ）トランジスタ構造を含む。スタックゲートは、基板若しくはＰ型ウェルの表面に形成された薄いゲート誘電体層（トンネル酸化膜の層と称される場合もある）をさらに含む。スタックゲートは、また、トンネル酸化膜の上に重なるポリシリコンフローティングゲートと、フローティングゲートの上に重なるインターポリ誘電体層とを含む。インターポリ誘電体は、屡々、窒化物層を挿む二つの酸化物層を有する酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁体である。最後に、ポリシリコンのコントロールゲートがインターポリ誘電体層の上に重なる。
【０００４】
コントロールゲートは、このようなセルのセクタを典型的なＮＯＲ構造形に形成するため、このようなセルの行に関連付けられたワードラインに接続される。その上、セルのドレイン領域は導電ビットラインによって一体的に接続される。ソース領域とドレイン領域との間に形成されたセルのチャネルは、スタックゲート構造に取り付けられたワードラインを介してスタックゲート構造に印加された電圧によってチャネルに形成された電界に従って、ソースとドレインとの間で電流を伝導する。ＮＯＲ構造形では、一列に並んだトランジスタの各ドレイン端子は同じビットラインに接続される。さらに、一行に並んだ各フラッシュセルのスタックゲート構造は同じワードラインに接続される。典型的に、各セルのソース端子は共通ソース端子に接続される。動作中、個々のフラッシュセルは、セルのプログラム（書き込み）、読み出し、及び、消去を行う外部デコーダ及び制御回路を利用して、それぞれのビットライン及びワードラインを介してアドレス指定される。
【０００５】
シングルビットのスタックゲート型フラッシュメモリセルは、プログラミング電圧をコントロールゲートに印加し、ソースを接地し、ドレインをプログラミング電圧に接続することによってプログラムされる。トンネル酸化膜を横切る高電場が得られ、その結果として、「ファウラー−ノルドハイム」トンネリングであると考えられる現象が生じる。ファウラー−ノルドハイムトンネリング中に、チャネル領域内の電子は、ゲート酸化膜の中を通り、フローティングゲートへ達し、フローティングゲートでトラップされる。電子がトラップされる結果として、セルの閾値電圧は増加する。トラップされた電子によって生じるセルの閾値電圧ＶＴ（したがって、チャネルのコンダクタンス）の変化はセルをプログラムする。
【０００６】
典型的なシングルビットのスタックゲート型フラッシュメモリセルを消去するため、電圧がソースに印加され、コントロールゲートは負電位に保持され、ドレインはフローティング状態のままにされる。これらの条件下で、電界がフローティングゲートとソースとの間のトンネル酸化膜に発生される。フローティングゲートでトラップされた電子は、ソース領域の上に重なるフローティングゲートの一部へ向かって流れ、その一部に集まる。電子は、次に、トンネル酸化膜を通るファウラー−ノルドハイムトンネリングによって、フローティングゲートからソース領域へ引き出される。電子がフローティングゲートから移動したとき、セルは消去される。
【０００７】
従来型のシングルビットフラッシュメモリ装置において、消去検証は、セルのブロック又は組内の各セルが適切に消去されたかどうかを決めるため実行される。現在のシングルビット消去検証方法は、ビット又はセルの消去の検証を行い、初期検証に失敗した個別のセルに補足的な消去パルスを加える。次に、消去されたセルの状態は再度検証され、このプロセスは、セル又はビットの消去に成功するか、或いは、セルが未使用であるとしてマークされるまで継続する。
【０００８】
近年、マルチビットの情報を一つのメモリセルに記憶することができるマルチビットフラッシュメモリセルが発表された。従来型のシングルビットフラッシュメモリ装置を用いて開発された技術は、新しいマルチビットフラッシュメモリセルではうまく機能しない。例えば、ワードライン接続部を提供するためＯＮＯ層の上にポリシリコン層を利用するＯＮＯ型フラッシュメモリ装置のような、フローティングゲートを利用しないデュアルビットフラッシュメモリ構造が提案されている。デュアルビットメモリ装置では、デュアルビットメモリセルの一方側は相補ビット（ＣＢ）と呼ばれ、デュアルビットメモリのもう一方側はノーマルビット（ＮＢ）と呼ばれる。デュアルビットメモリセルは、電荷を蓄積するため、ＯＮＯ（酸化物−窒化物−酸化物）スタックに窒化物の層を使用し、窒化物は導体ではないため、プログラム動作及び消去動作の間に追加又は除去された電荷は、窒化物の層の他の領域へ再配分されない。しかし、一方のビットにおける電荷及び漏電の増強は、もう一方のビットに影響を与え、後続のサイクルでセルの読み出し、プログラム及び消去特性を変える。最終的に、残留電荷又は漏れ電荷の増強はＣＢ及びＮＢの有効なＶＴを変化させる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
デュアルビット動作に関する一つの重大な問題は、ノーマルビットがプログラムされているときに相補ビットのブランク読み出し電流がシフトし、相補ビットがプログラムされているときにノーマルビットのブランク読み出し電流がシフトすることから生じる。他方側がプログラムされているときのこのＶＴのシフトは、”ＣＢＤ”、すなわち、相補ビット障害と呼ばれる。ＣＢ領域及びＮＢ領域は、セルのドレイン／ソース接合部の近くにあり、プログラム及び消去動作中に変更される。別の問題は、セルのサイクリング後の電荷損失によって生じる。したがって、デュアルビット動作に関する主な課題は、以下の二つの条件、すなわち、（１）ＢＯＬ（寿命初期）のＣＢＤ、及び、（２）ＥＯＬ（寿命末期又はベーク以降）のサイクル実行以降の電荷損失、の二つの条件下での電荷損失と相補ビット障害の組み合わせとして現れる。試験データによれば、ＣＢＤはＢＯＬの近くの方が高く、ＶＴ分布はサイクル実行及びベーク後（ＥＯＬ）にプログラムＶＴの上に重なる。二つの分布の重なり合いは、通常の読み出しセンシング方式がデュアルビット動作の間に正しく動作することを妨げる。すなわち、ＶＴ分布が相互に接近するので、ＣＢ又はＮＢのデータは１と０のどちらであるかを決定できない。
【課題を解決するための手段】
【００１０】
次に、本発明の一部の特徴の基本的な考え方を明らかにするために本発明の簡略化された概要を記載する。この概要は本発明の広範囲に亘る概要ではない。本発明の主要又は重要な要素を確認すること、或いは、本発明の外延を明確にすることを意図するものでもない。この概要は、後述されるより詳細な説明の前置きとして簡略化された形で本発明の一部の概念を提示することだけを目的としている。
【００１１】
メモリ装置（例えば、フラッシュメモリ）内のマルチビットメモリセルを、その装置の寿命（例えば、１０万乃至３０万回のプログラム及び消去サイクル）の間、適切に読むシステム及び方法が提供される。本発明は、平均ダイナミック基準値を決めるため第１の基準セル及び第２の基準セルを利用する。平均ダイナミック基準値は、第１の基準セルのプログラムされたビットを読み出し、平均ダイナミック基準値を決めるため、第２の基準セルのプログラムされていないビット、又は、消去されたビットを読み出すことにより決定される。平均ダイナミック基準値は、データセルがプログラムされた状態（例えば、ロジック１）であるか、又は、プログラムされていない状態（例えば、ロジック０）であるかを決めるため利用可能である。第１の基準セル及び第２の基準セルからの読み出し電流は、平均ダイナミック基準値を決めるため平均化される。平均ダイナミック基準値は、プログラムされたビットをプログラムされていないビットから区別するため、データビットのＶＴと比較することができる電圧閾値（ＶＴ）へ変換可能である。
【００１２】
プログラム及び消去サイクルは、メモリ装置のデータセルと共に基準セルで実行され、「ページ」又は「ワード」がプログラムされるまでブランクのままにされる。すなわち、基準セルは、この基準セルと比較されるデータセルと同じサイクル数を経過しているので、基準セルは、「経年変化」が同じである。したがって、基準セルは、関連したデータセルの電荷損失及びＣＢＤを追跡するダイナミック基準値を与える。ダイナミック基準値は、メモリ装置の通常のサイクル実行中に生じる電圧閾値の変化と相補ビット障害が一つ以上のデータセルに与える影響とを追跡する。
【００１３】
本発明の一つの特定の態様によれば、第１の基準セルの一方のビット及び第２の基準セルの一方のビットは通常動作の前にプログラムされる。第１の基準セルのプログラムされたビットはデータセルの電荷損失を追跡するため読み出され、プログラムされていないビットは第２の基準セルのプログラムされたビットによって生じたＣＢＤを追跡するため第２の基準セルから読み出される。
【００１４】
本発明の一つの態様によれば、第１の基準セル及び第２の基準セルはメモリアレイのあるワードと関連付けられる。第１の基準セル及び第２の基準セルは、あるワードのビットがプログラムされているか（例えば、ロジック１）、又は、プログラムされていない、若しくは、消去されているか（例えば、ロジック０）を決めるため利用可能である。或いは、第１の基準セル及び第２の基準セルは、多数のワードを収容することができるあるワードライン内のビットと関連付けることが可能である。さらに、第１の基準セル及び第２の基準セルは、セクタ、又は、メモリ装置の全体と関連付けてもよい。
【００１５】
本発明の別の態様によれば、マルチビットフラッシュメモリセル、及び、関連付けられた基準アレイは、セクタ内のマルチビットフラッシュメモリセルを用いてサイクル（例えば、プログラム及び消去サイクル）が実行されるので、そのセクタ及び関連付けられた基準アレイのすべてのセルは「経年変化」が同じである。関連付けられた基準アレイは、第１のダイナミックアレイ及び第２のダイナミックアレイを含む。比較回路は、セクタ内のビットを検証するため、セルから読み出されたデータを第１のダイナミックアレイ及び第２のダイナミックアレイから取り出された平均値と比較する。マルチビットフラッシュメモリアレイは、フラッシュメモリ内のマルチビットメモリセルを用いてサイクルが実行されるデュアルダイナミック基準の使用を許可することにより、フラッシュメモリ装置のマルチビット動作を可能にさせる。
【００１６】
以下の説明及び添付図面は本発明の一部の例示的な側面を記述する。しかし、これらの側面は、本発明の原理が利用される様々な態様の僅か数例に過ぎない。本発明のその他の効果及び新規特徴は、図面と併せて考慮したときに本発明の以下の詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１７】
本発明は、メモリ装置の耐用期間に亘るマルチビットメモリセルの適切な読み出しに関係する。本発明は、マルチビットメモリ装置内のデータビットと関連付けられた電荷損失を追跡するため第１の基準セルを利用し、マルチビットメモリセル内のデータビットに対するＣＢＤの影響を決めるため第２の基準セルを利用する。プログラム及び消去サイクルはメモリセルと共に基準セルで実行されるので、データセル及び基準セルは「経年変化」が同じである。平均ダイナミック基準値は、データビットがプログラムされているか、又は、プログラムされていないかを決めるために、決められ利用される。本発明は、以下では、各セルの両方のビットがデータ記憶のため使用されるＯＮＯデュアルビットメモリセルアーキテクチャに関して例示され記述されているが、本発明はその他のタイプのアーキテクチャ及びその他のマルチビットアーキテクチャを使用する体系に適用可能であることが十分に理解されるであろう。
【００１８】
図１は本発明の様々な態様のうちの一つ以上が実現された典型的なデュアルビットメモリセル１０を例示する。メモリセル１０は、上部二酸化シリコン層１４と下部二酸化シリコン層１８との間に挿まれた窒化シリコン層１６を含み、ＯＮＯ層３０を形成する。ポリシリコン層１２は、ＯＮＯ層３０の上に位置し、メモリセル１０へのワードライン接続を行う。第１のビットライン３２は第１の領域４の下方でＯＮＯ層３０の下側を通り、第２のビットライン３４は第２の領域６の下方でＯＮＯ層３０の下側を通る。ビットライン３２及び３４は、導電性部分２４と任意的な酸化物部分２２とから作られる。ホウ素コア注入部分２０は各ビットライン３２及び３４の両側に設けられ、その部分でビットラインは下部二酸化シリコン層１８と接触するか、又は、トランジスタの全部と接する。ホウ素コア注入部分は、Ｐ型基板よりも高濃度ドープ型であり、メモリセル１０のＶＴの制御を補助する。セル１０はＰ型基板９の上に位置し、ビットライン３２及び３４の導電性部分２４はＮ+砒素注入から形成され、それにより、チャネル８がビットライン３２と３４の間にＰ型基板を横断して形成される。メモリセル１０は、Ｐ型基板領域９にあるＮ+砒素注入部分２４から形成された入替可能なソースコンポーネント及びドレインコンポーネントを有し、ポリシリコンワードライン１２の一部として形成されたゲートを備えた単一のトランジスタにより構成される。
【００１９】
第１のビットライン３２及び第２のビットライン３４は、導電性部分２４及び任意的な酸化物部分２２について例示されているが、ビットラインは導電性部分だけで形成できることが理解される。さらに、図１の図面では、窒化シリコン層１６にギャップが示されているが、窒化シリコン層１６はギャップの無い単一のストリップ又は層として製作可能であることが理解できる。
【００２０】
窒化シリコン層１６は電荷トラップ層を形成する。セルのプログラムは、ドレイン及びゲートに電圧を印加し、ソースを接地することによって行われる。この電圧は、チャネルに沿って電界を発生させ、電子を加速し基板層９から窒化物へ飛び込ませ、これはホットエレクトロン注入として公知である。電子はドレインで殆どのエネルギーを得るので、これらの電子は、ドレイン付近の窒化物層でトラップされ、窒化物層に蓄えられたままである。セル１０はほぼ一様であり、ドレインとソースは入替可能である。窒化シリコンは導電性がないので、第１の電荷２６は中央領域５の第１の端の付近で窒化物１６へ注入可能であり、第２の電荷２８は中央領域５の第２の端の付近で窒化物１６へ注入可能である。したがって、電荷が移動しないならば、１セルごとに１ビットではなく２ビットが存在し得る。
【００２１】
上述のように、第１の電荷２６は中央領域５の第１の端の付近で窒化物層１６に蓄積され、第２の電荷２８は中央領域５の第２の端の付近で蓄積され得るので、メモリセル１０ごとに２ビットが存在可能である。デュアルビットメモリセル１０は、一般に対称性があるので、ドレインとソースは入替可能である。したがって、左ビットＣ０をプログラムするとき、第１のビットライン３２はドレイン端子としての役目を果たし、第２のビットライン３４はソース端子としての役目を果たす。同様に、右ビットＣ１をプログラムする場合、第２のビットライン３４はドレイン端子としての役目を果たし、第１のビットライン３２はソース端子としての役目を果たす。表１は、第１ビットＣ０及び第２ビットＣ１を有するデュアルビットメモリセル１０の読み出し、プログラム、及び、片側消去を実行する電圧パラメータの一つの具体的な組を例示する。
【００２２】
【表１】
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デュアルビットメモリセルアーキテクチャの様々な実施形態は本発明の一つ以上の態様によって実現される。特に、本発明は、デュアルビットセルの両方のビットがデータ又は情報記憶のため利用されるメモリ装置に適用可能である。本発明の発明者は、このようなセル内の一方のビット（例えば、ビットＣ０）のプログラム及び消去は、その関連したビット（例えば、ビットＣ１）のプログラム、読み出し、及び／又は、消去を生じさせることに着目した。例えば、セル１０のビットＣ１の反復的なプログラムはビットＣ０に電荷蓄積を生じさせ、その逆もまた同じである。さらに、消去電圧パルスをビットＣ１に反復的に印加すると、ビットＣ０を過消去させ得る。関連したビットＣ０におけるこれらの現象は、次に、通常動作中のビットの動作（例えば、一方のビット又は両方のビットを効率的に読み出し、書き込み／プログラム、及び／又は、消去する能力）に関して劣化を引き起こす。
【００２３】
発明者は、デュアルビット動作の主要な課題は、（１）ＢＯＬ（寿命初期）のＣＢＤと、（２）ＥＯＬ（寿命末期又はベーク以降）のサイクル実行以降の電荷損失の二つの条件下での電荷損失と相補ビット障害の組み合わせとして現れることであることを確定した。試験データは、ＣＢＤはＢＯＬの近くの方が高く、ＶＴ分布はサイクリング及びベーク後（ＥＯＬ）にプログラムＶＴの上に重なることを示す。二つの分布の重なり合いは、通常の読み出しセンシング方式がデュアルビット動作の間に正しく動作することを妨げる。すなわち、ＣＢ又はＮＢのデータは１と０のどちらであるかを決定できない。
【００２４】
殆どのフラッシュメモリは、コマンドロジックが設けられ、複雑なプログラム及び消去動作を自動的に実行する内蔵型状態機械である。スタティックランダムアクセスメモリ（ＳＲＡＭ）モジュールコンポーネントは、コマンドロジック及びメモリシステムの動作を制御する際に使用するマイクロコントローラによって実行されるプログラムを収容可能である。これらのプログラムは、典型的に、システムが電源投入されるときにＳＲＡＭへロードされる。バスは、プロセッサからコマンドロジック装置へ制御コマンドを送り、フラッシュメモリ装置から読み出されたデータ又はフラッシュメモリ装置へ書き込まれるデータをコマンドロジック及びホストプロセッサと交換するために使用可能である。フラッシュ装置の内蔵型状態機械は、プログラム、読み出し及び消去動作を実行するために必要な様々な個別のステップのような詳細な動作のためのコマンドロジック制御情報を発生する。したがって、状態機械は、フラッシュメモリを格納するマイクロチップと共に典型的に使用されるプロセッサ（図示されず）に要するオーバーヘッドを軽減するため機能する。
【００２５】
図２は、本発明のデュアルビットメモリセルを利用するメモリアレイ６２の適切なプログラム、消去及び読み出しを実行するシステム４０を示す。本例では、メモリアレイ６２は複数の６４Ｋのセクタ６４により構成される。フラッシュメモリアレイ６４のセクタは、同じセクタアドレスを共有するワードラインによって一つにグループ化されたすべてのメモリセルで構成されたメモリアレイ６２の一部を含む。セクタアドレスは、ｎが整数を表すとき、典型的に、メモリ装置内の一つ以上のセルをアドレス指定するため使用されるアドレスビット信号の上位ｎビット（例えば、６ビット）のアドレスビットである。例えば、６４Ｋのセクタ６４は、８個のＩＯ（入出力）により構成され、一つのＩＯは、４個のセルの行、又は、４個のノーマルビット及び４個の相補ビットを有する４個のデュアルビットメモリセルである。メモリアレイ６２は、構造の種類の数はいくらでもよく、例えば、８個のセル上の８個のノーマルビットと８個の相補ビットとにより構成された１２８Ｋのセクタでもよい。さらに、アプリケーションのサイズとフラッシュメモリアレイ６２を利用する装置のサイズだけによって制限される任意の数のセクタが利用される。
【００２６】
６４Ｋのセクタ６４のそれぞれには、第１のダイナミック基準アレイ６６及び第２のダイナミック基準アレイ６８が関連付けられる。第１のダイナミック基準アレイ６６は、セクタ６４のサイクル実行に伴うデータビットの電荷損失を追跡し、第２のダイナミック基準アレイ６８は、セクタ６４のサイクル実行に伴うデータビットへのＣＢＤの影響を追跡する。第１のダイナミック基準アレイ６６及び第２のダイナミック基準アレイ６８は、対応したセクタ６４のデータビットと共にサイクルが実行されるので、基準アレイは対応したセクタ６４と同様に経年変化する。基準アレイ６６及び６８はワード、ワードライン又はセクタと関連した基準セルを収容することができる。
【００２７】
システム４０は、フラッシュメモリアレイ６２に接続され、アレイ６２上で実行される種々の動作中（例えば、プログラム、読み出し、検証、消去中）に、ＩＯをデコードするアドレスデコーダ４２を含む。アドレスデコーダ４２は、システムコントローラ（図示せず）などからアドレスバス情報を受け取る。
【００２８】
コマンドロジックコンポーネント４４は、基準ロジックコンポーネント４６、基準比較器コンポーネント４８及び内部状態機械５０を含む。コマンドロジックコンポーネント４４はアドレスメモリアレイ６２に接続される。コマンドロジック及び状態機械５０は、システムコントローラなどに接続されたデータバスからコマンド又は命令を受け取る。コマンド又は命令は、コマンドロジック４４及び状態機械５０に埋め込まれたアルゴリズムを呼び出す。このアルゴリズムは、ここに記載されているプログラム、読み出し、消去、ソフトプログラム及び検証の多様な方法を実行する。電圧発生器コンポーネント６０は、また、メモリアレイ６２とコマンドロジック４４と状態機械５０とに接続される。電圧発生器コンポーネント６０はコマンドロジック４４及び状態機械５０によって制御される。電圧発生器コンポーネント６０は、メモリアレイ６２のメモリセルのプログラム、読み出し、消去、ソフトプログラム及び検証に必要な電圧を発生するため動作可能である。
【００２９】
セクタのプログラム及び消去サイクル中に、コマンドロジック４４及び状態機械５０は、セクタ内のデータビットと、第１の基準アレイ６６及び第２の基準アレイ６８内の基準ビットとをプログラムする。コマンドロジック４４及び状態機械５０は、次に、セクタ内のデータビットと、第１の基準アレイ６６及び第２の基準アレイ６８内の基準ビットとを消去する。コマンドロジック４４及び状態機械５０は、次に、第１の基準アレイ６６内の基準セルの一方のビットをプログラムし、第２の基準アレイ６８内の基準ビットの一方のビットをプログラムする。読み出し動作中に、例えば、セクタ内の１以上のワードを読み出すことにより、データビットが読み出される。コマンドロジック４４及び状態機械５０は、第１の基準アレイ６６内のセルからプログラムされたビットを読み出し、第２の基準アレイ６８のセルから消去されたビットを読み出す。読み出された値は、平均基準値（例えば、ＶＴAVG）を決める基準ロジックコンポーネント４６へ供給される。平均基準値は基準比較コンポーネント４８へ供給される。基準比較コンポーネント４８は、ビットがプログラムされた状態であるか、プログラムされていない状態であるかを決めるため、基準値を読み出されたデータビットと比較する。
【００３０】
図３は、本発明の一つの態様による２個のデュアルビット基準セルから電圧閾値平均（ＶＴAVG）を決める回路７６を説明する図である。第１の基準セル７０（基準Ａ）は、相補ビット（ＣＢ）及びノーマルビット（ＮＢ）を含む。ＮＢはプログラムされた状態（Ｐ）であり、ＣＢはプログラムされていない状態（ＮＰ）である。第２の基準セル７２（基準Ｂ）はＣＢ及びＮＢを含む。ＣＢはプログラムされた状態（Ｐ）であり、ＮＢはプログラムされていない状態（ＮＰ）である。読み出し動作中に、加算器７６は、第１の基準セル７０のプログラムされたＮＢの読み出し電流と、第２の基準セル７２のプログラムされていないＮＢの読み出し電流を加算する。加算器７６はそれらの電流を電圧に変換し、平均化コンポーネント７８に電圧を供給する。平均化コンポーネント７８は、例えば、単純な電圧分圧器でもよい。平均化コンポーネント７８は、次に、平均基準閾値電圧ＶＴAVGを生ずる。ＶＴAVGは、データビットがプログラムされたビットであるか、又は、プログラムされていないビットであるかを決めるため使用可能である。ＶＴAVGは、第１の基準セル７０のプログラムされていないＣＢを第２の基準セル７２のプログラムされたＣＢと加算することにより決定可能であることがわかる。
【００３１】
図４は、本発明の別の態様による２個のデュアルビット基準セルから電圧閾値平均（ＶＴAVG）を決める回路８６を説明する図である。第１の基準セル８０（基準Ｃ）はＣＢ及びＮＢを含む。ＮＢはプログラムされた状態（Ｐ）であり、ＣＢはプログラムされていない状態（ＮＰ）である。第２の基準セル８２（基準Ｄ）はＣＢ及びＮＢを含む。ＣＢはプログラムされていない状態（Ｐ）であり、ＮＢはプログラムされた状態（ＮＰ）である。読み出し動作中に、加算器８６は、第１の基準セル８０のプログラムされたＮＢの読み出し電流と、第２の基準セル８２のプログラムされていないＣＢの読み出し電流を加算する。加算器８６はそれらの電流を電圧に変換し、平均化コンポーネント８８に電圧を供給する。平均化コンポーネント８８は、次に、平均基準閾値電圧ＶＴAVGを生ずる。ＶＴAVGは、データビットがプログラムされたビットであるか、又は、プログラムされていないビットであるかを決めるため使用可能である。ＶＴAVGは、第１の基準セル８０のプログラムされていないＣＢを第２の基準セル８２のプログラムされたＮＢと加算することにより決定可能であることがわかる。図３−４は、一方の基準のプログラムされたビットと、もう一方の基準のプログラムされていないビットとの適当な組み合わせがＶＴATGを決めるため利用できることを例示する。
【００３２】
図５は、データセル９２、ダイナミック基準Ａからの第１の基準セル９４、及び、ダイナミック基準Ｂからの第２の基準セル９６を有する比較回路９０を説明する概略図である。データセル９２はＣＢ及びＮＢを有する。基準セル９４及び基準セル９６もＣＢ及びＮＢを有する。関連したパスゲート９８は、セル９２、９４及び９６のＣＢ側及びＮＢ側に接続される。図５に示された例では、セル９２のＮＢ側からのデータはダイナミック基準セル９４及び９６のＮＢ側からの平均化されたデータと比較される。本例では、一方の基準セルのＮＢはプログラムされ、もう一方のセルのＮＢはプログラムされていない。
【００３３】
セル９２のＣＢ側からのデータが比較される場合、セル９４及び９６のＣＢ側を平均化すればよいことは明らかであろう。基準セルのＣＢがデータセルのＣＢを読み出すために利用でき、基準セルのＮＢがデータセルのＮＢを読み出すために利用できるならば、読み出し動作はより簡単になる。パスゲート９８の出力はそれぞれのカスコード増幅器１００へ入力される。第１の基準セル９４のＮＢと第２の基準セルのＮＢに対応するカスコード増幅器１００の出力は平均化器１０２に供給される。平均化器１０２は、プログラムされたビットとプログラムされていないビットの平均に対応する平均値を生ずる。平均化器１０２の出力は、差動センスアンプ１０４へ供給され、データセル９２のＮＢに対応するカスコードの出力と比較される。差動センスアンプ１０４は、データセル９２のＮＢがプログラムされた状態（Ｐ）であるか、又は、プログラムされていない状態（Ｕ）であるかに対応した出力を生じる。
【００３４】
図６は、６４Ｋのブロック１２０の一例の上面、すなわち、平面図からの部分的なメモリセルレイアウトを示す。本例は、１６ビットのＩ／Ｏの６４Ｋのブロックに関して説明されている。ブロックは、８ビット、３２ビット、６４ビット、又は、それ以上のビット数のＩ／Ｏでもよく、６４Ｋに限定されない（例えば、１２８Ｋ、２５６Ｋでもよい）ことが理解されるべきである。６４Ｋのブロック１２０は、セクタでもよく、或いは、セクタの一部でもよい。例えば、共通金属ビットラインを接続する接点を具備した一つ以上のブロックはセクタを形成し得る。ＯＮＯスタック型のストリップ又は層１２２は、メモリアレイの長さを延長し、ブロック１２０を収容する。ブロック１２０は、１６個のＩ／Ｏ、すなわち、列１２６のグループを含む。各「ワード」、すなわち、ＩＯの各グループは、８個のトランジスタ、又は、８個のノーマルビット及び８個の相補ビットにより構成される。各Ｉ／Ｏは、セルの行をアドレス指定するポリシリコンワードライン１２４を含む。複数のビットラインは、ＯＮＯスタック型ストリップ層１２２の下に広がり、メモリセルの個別のビットの読み出し、書き込み及び消去を可能にさせる。各ビットラインは、１６行のグループの一端で第１の接点１２８及び金属ビットライン（図示せず）に接続され、グループの他端で第２の接点１３０に接続される。図６の例では５本のビットラインが示され、ビットラインは列内の他のすべてのトランジスタの端に結合され、２個の選択トランジスタは、読み出し、書き込み及び消去のための２個のトランジスタの４個のビットの間で選択を行うため利用される。
【００３５】
図７は、ビットを読み出し、書き込み、及び、消去するための選択トランジスタ及び３本のビットラインを利用する、ある行内の最初の４個のデュアルビットメモリセルのアドレス指定を説明する概略図である。第１のデュアルビットメモリセル１４２は第１ビットＣＯ及び第２ビットＣ１を含み、第２のデュアルビットメモリセル１４４は第１ビットＣ２及び第２ビットＣ３を含み、第３のデュアルビットメモリセル１４６は第１ビットＣ４及び第２ビットＣ５を含み、第４のデュアルビットメモリセル１４８は第１ビットＣ６及び第２ビットＣ７を含む。４個のデュアルビットメモリセルは８ビットワードを形成可能である。選択ゲート１５０（Ｓｅｌ０）及び選択ゲート１５２（Ｓｅｌ１）は、デュアルビットメモリ１４２のビットＣ０及びＣ１とデュアルビットメモリ１４４のビットＣ２及びＣ３を読み出し、書き込み及び消去可能にするため設けられる。選択ゲート１５４（Ｓｅｌ２）及び選択ゲート１５６（Ｓｅｌ３）は、デュアルビットメモリ１４６のビットＣ４及びＣ５とデュアルビットメモリ１４８のビットＣ６及びＣ７を読み出し、書き込み及び消去可能にするため設けられる。第１のスイッチ１５８は第１のビットラインＢＬ０に接続され、第２のスイッチ１６０は第２のビットラインＢＬ１に接続され、第３のスイッチ１６２は第３のビットラインＢＬ２に接続される。第１、第２及び第３のスイッチは、対応したビットラインを電源（ＶＤＤ）とグラウンド（ＧＮＤ）の間につなぐ。デュアルビットメモリセルのビットはどれでも、以下の表２に記載された差電圧構造を設定することによって読み出される。図７に示された例では、デュアルビットメモリセル１４２のセルＣ０が読み出される。
【００３６】
【表２】
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図８は、本発明の一態様によるセル１７２のセクタの一部を読み出すシステム１７０の説明図である。セクタ１７２は、セル１８０のようなデュアルビットセルのアレイである。システム１７０は、セクタ１７２で実行される様々な動作（例えば、プログラム、読み出し、検証、消去）の間にＩ／Ｏをデコードするビットラインコントローラ１７４及びワードラインコントローラ１７６を含む。ビットラインコントローラ１７４及びワードラインコントローラ１７６は、システムコントローラ（図示せず）などからアドレスバス情報を受け取る。セル１８０のようなデュアルビットセルは、Ｍ行Ｎ列で形成される。共通ワードラインは、ワードラインＷＬ０、ＷＬ１、ＷＬ２からＷＬＭのように、一行に並んだ各セルのゲートに取り付けられる。共通ビットラインは、ビットラインＢＬ０、ＢＬ１からＢＬＮのように、一列に並んだ各セルに取り付けられる。各ワードラインには、第１のダイナミック基準メモリセル１８２（基準Ａ）及び第２のダイナミック基準メモリセル１８４（基準Ｂ）が関連付けられる。ワードラインは、例えば、多数のワードを形成する１０００ビットを収容可能であり、セクタは、例えば、５１２Ｋビットのメモリが得られるように５１２本のワードラインを収容可能である。あるワードラインと関連付けられた第１のダイナミック基準メモリセル１８２及び第２のダイナミック基準メモリセル１８４は、対応したワードラインのワードすなわち多数のワードに収容されたビットの読み出し中に使用される。これにより、ワードライン内のデータセルに関連付けられたプロセスの変化を対応した基準セルに反映させることが可能である。
【００３７】
図９は、本発明の一態様によるセルのセクタ１９１を読み出すシステム１９０の説明図である。セルのセクタ１９１は、データセクタ部１９２、ダイナミック基準Ａの部分１９４及びダイナミック基準Ｂの部分１９６を含み、ダイナミック基準Ａ１９４とダイナミック基準Ｂ１９６は基準アレイを構成する。ダイナミック基準Ａ１９４及びダイナミック基準Ｂは、各ワードに関連した基準が与えられるように、ワードライン内のワードに関連付けられた個別の基準を与える。基準アレイは別個の構造として示されているが、基準セルはデータセクタ部１９２内に組み入れてもよい。
【００３８】
セクタ１９２はＮ個のセルを有するものとして示されている。メモリアレイ内のセクタは様々な個数のセルを具備し得ることが理解されるべきである。ダイナミック基準Ａ１９４及びダイナミック基準Ｂは、それぞれ、Ｐ個のセルを有するものとして示されている。セクタ１９２は複数のデュアルビットデータセル２００を含み、ダイナミック基準Ａ１９４は複数のデュアルビット基準セル２０２を含み、ダイナミック基準Ｂ１９６は複数のデュアルビット基準セル２０４を含む。アレイ内のデータセル２００、ならびに、対応した基準セル２０２及び２４は、一行に並んでＷＬ０、ＷＬ１からＷＬＭのような共通ワードラインと接続され、セクタ１９２の共通ビットラインＢＬ０−ＢＬＮ、ダイナミック基準Ａ１９４の共通ビットラインＢＬ０−ＢＬＰ、及び、ダイナミック基準Ｂ１９６の共通ビットラインＢＬ０−ＢＬＰと接続される。ワードラインはセクタ１９２と基準アレイ１９４及び１９６の両方のデュアルビットセルに共通である。コントローラ／デコーダ２０６は個々のビットラインへの電圧を制御し、ワードラインコントローラ２００は個々のワードラインへの電圧を制御する。セクタ１のビットラインはＩ／Ｏ２０２で終端する。Ｉ／Ｏ２０２からのデータ及びダイナミック基準Ａ及びＢからのデータは、一連のパスゲート２０４によって制御される。
【００３９】
図１０は、本発明により製造されたメモリアレイ２１０の一部のアーキテクチャの概要図であり、関連した基準アレイ２１４を備えた第１のセクタ２１２、関連した基準アレイ２１８を備えた第２のセクタ２１６から、関連した基準アレイ２２２を備えたセクタＲまでが示されている。セクタの順序は、垂直構造のセクタと水平構造のセクタを有するメモリアレイ２１０に応じて変化し得ることが理解されるべきである。メモリアレイ２１０の一部において、基準アレイは、ワード、ワードライン又はセクタの全体と関連付けられた第１の基準及び第２の基準を含む。第１の基準のプログラムされたビットと第２の基準のプログラムされていないビットは、関連したセクタでデータビットを読み出す間に利用される平均閾値を決めるため使用される。
【００４０】
上記の構造的特徴及び機能的特徴を考慮すると、本発明の様々な態様による方法は図１１を参照することによってよりよく理解されるであろう。説明を簡略化する目的のため、図１１の方法は逐次的に実行されるものとして表され記述されるが、一部の態様は、本発明によれば、異なる順序で生じ、及び／又は、ここに表され記載された態様以外の態様と同時に生じ得るので、本発明は例示された順序によっては制限されないことが理解され認められるべきである。さらに、例示されたすべての特徴が本発明の一態様による方法を実施するために必要であるとは限らない。
【００４１】
図１１は、本発明の一態様によるマルチビットメモリセル構造の１ビット以上のデータビットの読み出し動作を実行する一つの特定の方法を説明する。この方法は、プログラム及び消去動作が実行されるステップ３００から始まる。プログラム及び消去ルーチンは、メモリの一部のデータビット及び基準ビットをプログラムする。このメモリの一部は、セクタでもよく、ブロックでもよく、又は、メモリ装置の全体でもよい。プログラム及び消去ルーチンは、次に、データビット及び基準ビットを消去する。この方法は、次に、ステップ３１０へ進む。ステップ３１０において、この方法は、基準セルペアの基準セルの第１ビットをプログラムする。これらの基準セルは、ワード、ワードライン、又は、セクタの全体に対応する第１の基準セル及び第２の基準セルを含む。第１の基準セルは、マルチビットメモリセル構造の長期に亘るプログラム及び消去サイクルの実行のために生ずるプログラムされたビットに関する電荷損失を追跡する。第２の基準セルは、マルチビットメモリセル構造の長期に亘るプログラムされていないビット又は消去されたビットへのＣＢＤの影響を追跡する。この方法は、次に、ステップ３２０へ進み、通常動作を開始する。
【００４２】
通常動作中に、書き込み動作は、マルチビットメモリセル構造のメモリセルのデータビットをプログラムされた状態又はプログラムされていない状態に設定するため実行される。例えば、書き込み動作は、指定されたプログラム機能を実行するためにセクタの全体、ブロック又は構造をプログラムするため実行可能である。さらに、一部は、プログラムルーチンに加えてデータがメモリ構造に記憶され得るように、マルチビットメモリセル構造を格納する装置の動作中にプログラム可能である。この方法は、次にステップ３３０へ進み、読み出し要求が出されたかどうかを決める。
【００４３】
読み出し要求が出されていないならば（ＮＯ）、この方法は、ステップ３２０へ戻り、通常動作を実行し続ける。読み出し要求が出されているならば（ＹＥＳ）、この方法はステップ３４０へ進む。ステップ３４０で、読み出し電流が第１の基準セルのプログラムされたビット、及び、第２の基準セルの消去されたビット又はプログラムされていないビットから読み出される。上述のように、プログラムされたビットは、長期に亘るマルチビットメモリセル構造の電荷損失を追跡し、プログラムされていないビットは、長期に亘るマルチビットメモリセル構造のプログラムされていないビットへのＣＢＤの影響を追跡する。ステップ３５０で、平均閾値は、第１の基準のプログラムされたビットの読み出し電流、及び、第２の基準のプログラムされていないビットの読み出し電流を利用して決められる。平均閾値は、平均読み出し電流でもよく、又は、平均閾値電圧に変換してもよい。
【００４４】
ステップ３６０で、１ビット以上のビットがマルチビットメモリセル構造から読み出される。例えば、ワード、複数のワード、又は、セクタが読み出される。ステップ３７０で、データセルのビットは平均閾値と比較される。この方法は、次に、ステップ３８０へ進み、ビットがプログラムされているか、プログラムされていないかを決める。例えば、平均閾値を上回る読み出し値を有するビットはプログラムされたビットであるとみなされ、平均閾値を下回る読み出し値を有するビットはプログラムされていないビットであるとみなされる。この方法は、読み出された残りのビットに対して、ステップ３７０の比較処理とステップ３８０の決定処理を繰り返す。或いは、ステップ３７０の比較処理とステップ３８０の決定処理は、ワード、ワードライン又はセクタのビットに関して並列に実行することが可能である。
【００４５】
上記の内容には本発明の実施例が含まれる。勿論、本発明を説明する目的のためにコンポーネント又は方法の考えられるすべての組み合わせを記述することは不可能であるが、当業者は本発明の多数のさらなる組み合わせ及び置換が実施可能であることを認めるであろう。したがって、本発明は、請求項に記載された事項の精神及び範囲に含まれるこのような変更、変形、及び、変化のすべてを包含することが意図されている。さらに、語「〜を含む(include)」が発明の詳細な説明の欄と特許請求の範囲で使用されている限り、この語は、語「〜からなる(comprising)」が請求項で利用されるときには前後を接続する語として解釈されるのと同じように、語「〜からなる(comprising)」と同様に包括的であることが意図されている。
【図面の簡単な説明】
【００４６】
【図１】本発明の様々な態様が実現されている典型的なデュアルビットメモリセルの側断面図である。
【図２】本発明の様々な態様を実現するために適したシステムのブロック図である。
【図３】本発明の一つの態様による二つの基準セルのノーマルビットを使用して平均閾値を決める回路の略ブロック図である。
【図４】本発明の一つの態様による第１の基準セルのノーマルビットと第２の基準セルの相補ビットを使用して平均閾値を決める回路の略ブロック図である。
【図５】本発明の一つの態様による比較回路の略ブロック図である。
【図６】本発明の一つの態様によるデュアルビットフラッシュメモリのアレイの６４Ｋセクタの部分平面図である。
【図７】本発明の一つの態様によるデュアルビットメモリセルの行の一部の概略図である。
【図８】本発明の一つの態様によるワードラインと関連付けられた基準セルペアを用いてセクタの一部を読み出すシステムの略ブロック図である。
【図９】本発明の一つの態様によるワードと関連付けられた基準セルペアを用いてセクタの一部を読み出すシステムの略ブロック図である。
【図１０】本発明の一つの態様によるメモリアレイの一部のアーキテクチャのブロック図である。
【図１１】本発明の一つの態様による読み出し動作を実行する方法のフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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