(57)【要約】【課題】効率的にレジスタに対する書込み及び読出しを行うことのできる装置を提供する。【解決手段】  本発明のメモリ制御装置は、それぞれにメモリアドレスが割り当てられた複数のレジスタに対する書込みアクセス及び／又は読出しアクセスを制御する。当該メモリ制御装置は、外部から供給される指定メモリアドレスと、指定メモリアドレスを受け取った後に外部からの書込み指示及び／又は読出し指示を受け取った回数とに応じて、書込み又は読出しを行うメモリアドレスを生成するアドレス生成部を備えることを特徴とする。【選択図】図１０
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【特許請求の範囲】
【請求項１】
それぞれにメモリアドレスが割り当てられた複数のレジスタに対する書込みアクセス及び／又は読出しアクセスを制御するメモリ制御装置であって、
外部から供給される指定メモリアドレスと、前記指定メモリアドレスを受け取った後に外部からの書込み指示及び／又は読出し指示を受け取った回数とに応じて、書込み又は読出しを行うメモリアドレスを生成するアドレス生成部を備えることを特徴とするメモリ制御装置。
【請求項２】
前記アドレス生成部は、外部からの書込み指示及び／又は読出し指示を受け取ることに応じて、新たに外部から指定メモリアドレスを受け取ることなくメモリアドレスを更新することを特徴とする、請求項１に記載のメモリ制御装置。
【請求項３】
外部から前記指定メモリアドレスを受け取るための信号線の数は、メモリアドレスのビット数より少ないことを特徴とする請求項１または２に記載のメモリ制御装置。
【請求項４】
前記アドレス生成部は、
外部から供給される指定メモリアドレスを受け取って保持する指定メモリアドレス保持部と、
前記指定メモリアドレスを受け取った後に外部からの書込み指示又は読出し指示を受け取った回数に応じた値を生成するアドレスオフセット生成部と、
前記指定メモリアドレス保持部に記憶した指定メモリアドレスと、前記アドレスオフセット生成部の出力値とを加算して、書込み又は読出しを行うレジスタを指定するメモリアドレスを出力するアドレス出力部と
を備えることを特徴とする、請求項１から３のいずれか１項に記載のメモリ制御装置。
【請求項５】
外部からの書込み指示及び読出し指示を、それぞれ１本の信号線により受け取ることを特徴とする請求項１から４のいずれか１項に記載のメモリ制御装置。
【請求項６】
外部から供給される指定メモリアドレスを取り込むタイミングを規定する信号を１本の信号線により受け取ることを特徴とする請求項１から５のいずれか１項に記載のメモリ制御装置。
【請求項７】
レジスタへの書込み及び／又は読出し制御のために同期動作用のクロック信号を受け取らないことを特徴とする請求項１から６のいずれか１項に記載のメモリ制御装置。
【請求項８】
請求項１から７のいずれか１項に記載のメモリ制御装置と、
それぞれメモリアドレスが割り当てられた複数のレジスタと
を備えるメモリ装置。
【請求項９】
前記指定メモリアドレスと、前記レジスタに書込むデータ及び／又は前記レジスタから読出すデータとを、共通の信号線を利用して送受信することを特徴とする請求項８に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ空間へのアクセスを制御するメモリ制御装置、及び当該メモリ制御装置を備えるメモリ装置に関する。
【背景技術】
【０００２】
従来、デジタル式キャリパ、デジタル式マイクロメータ、デジタル式インジケーター、リニアスケール等の計測機器のように、電子化された各種の機器においてはマイコンと信号処理ＩＣとの間での通信を行いつつ、データの送受信が行われている。この用に用いられる信号処理ＩＣは、メモリアドレスが割り当てられた複数のレジスタと、マイコンから与えられる指示に基づきレジスタに対するデータ書込みやレジスタからのデータ読出しを制御するメモリ制御回路とを備えている。
【０００３】
マイコンと信号処理ＩＣとの間の接続には、端子数の増加に伴うコスト増を抑制すべく、少ない信号線の数で効率的な通信が求められている。例えば、マイコンと信号処理ＩＣとは、レジスタに対するリード／ライトのための信号として、４ビットのアドレス・データバスＡＤ［３：０］、アドレス・ラッチ・イネーブル信号ＡＬＥ、書込み指示信号ＷＲＢ及び読出し指示信号ＲＤＢのみで接続する非同期の通信方法が提案されている。信号線の数に制約があるため、マイコンのビット数で指定可能なアドレス長がメモリ空間（読出し・書込み共に）の限界となる。例えば、４ビットマイコンを用いる場合には、最大１６アドレスが指定可能となるため、メモリ空間としては、４ビット×１６アドレスが上限となる。
【０００４】
上記のようなメモリ空間の制約を克服し、メモリ空間を増やす方法として、読み出し処理に関しては同じアドレスでも読出し指示信号のパルス入力数に応じて読み出しデータ切り替えを行う方法が利用されている。
【０００５】
例えば特許文献１には、同一のメモリアドレスが割り付けられた複数のレジスタと、プロセッサによって初期値が設定されプロセッサが上記のレジスタに割り付けられたアドレスを連続して複数回アクセスした時アクセス回数をカウントアップしてその計数地により上記複数のレジスタのうちの一つを選択する回路とを具備することを特徴とするデータ処理装置が開示されている。
【０００６】
また、メモリ空間を増やす方法として、バス幅よりもビット数の多いアドレスを、分割して複数回に分けてマイコンからメモリ制御回路に送る方法も利用されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】実開昭５８−１２９５５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、アドレスを分割して複数回に分けて送る方法では、データの書込み又は読出しの都度、複数サイクルに渡るアドレス送信が必要であり、通信時間や消費電力の観点で非効率的となる場合があった。
【０００９】
本発明は上記の課題に鑑みなされたもので、効率的にレジスタに対する書込み及び読出しを行うことのできる装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
（１）本発明のメモリ制御装置は、それぞれにメモリアドレスが割り当てられた複数のレジスタに対する書込みアクセス及び／又は読出しアクセスを制御する。当該メモリ制御装置は、外部から供給される指定メモリアドレスと、指定メモリアドレスを受け取った後に外部からの書込み指示及び／又は読出し指示を受け取った回数とに応じて、書込み又は読出しを行うメモリアドレスを生成するアドレス生成部を備えることを特徴とする。
（２）そして、アドレス生成部は、外部からの書込み指示及び／又は読出し指示を受け取ることに応じて、新たに外部から指定メモリアドレスを受け取ることなくメモリアドレスを更新することができる。このような構成により、効率的にレジスタに対する読出し及び書込みを行うことができる。
【００１１】
（３）本発明では、外部から指定メモリアドレスを受け取るための信号線の数は、メモリアドレスのビット数より少なくするとよい。このような構成により、従来と同様の入出力信号により、レジスタのメモリ空間を拡張することができる。
【００１２】
（４）本発明では、アドレス生成部は、外部から供給される指定メモリアドレスを受け取って保持する指定メモリアドレス保持部と、指定メモリアドレスを受け取った後に外部からの書込み指示又は読出し指示を受け取った回数に応じた値を生成するアドレスオフセット生成部と、指定メモリアドレス保持部に記憶した指定メモリアドレスと、アドレスオフセット生成部の出力値とを加算して、書込み又は読出しを行うレジスタを指定するメモリアドレスを出力するアドレス出力部とを備えるとよい。
【００１３】
（５）本発明では、外部からの書込み指示及び読出し指示を、それぞれ１本の信号線により受け取るとよい。
（６）また、外部から供給される指定メモリアドレスを取り込むタイミングを規定する信号を１本の信号線により受け取るとよい。
（７）また、レジスタへの書込み及び／又は読出し制御のために同期動作用のクロック信号を受け取らないように構成するとよい。
これらの構成により、メモリ制御の指示を外部から受け取るための信号数を極少化することができる。
【００１４】
（８）本発明のメモリ装置は、上記のいずれか１項に記載のメモリ制御装置と、それぞれメモリアドレスが割り当てられた複数のレジスタとを備えることを特徴とする。
（９）本発明のメモリ装置において、指定メモリアドレスと、レジスタに書込むデータ及び／又はレジスタから読出すデータとを、共通の信号線を利用して送受信するとよい。
このような構成により、レジスタに対する書込み及び読出しのために外部から受け取る信号数を極少化することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係るメモリ制御装置及びメモリ装置を適用した計測器１の一例を示す構成図である。
【図２】マイコン１００と信号処理ＩＣ２００との間の接続関係を示すブロック図である。
【図３】信号処理ＩＣ２００の構成を示す回路ブロック図である。
【図４】リード・ライトパルス出力回路２１０の構成を示す図である。
【図５】アドレス設定パルス計数回路２２０の構成を示す図である。
【図６】指定アドレス保持回路２３０の構成を示す図である。
【図７】内部アドレス出力回路２４０の構成を示す図である。
【図８】書込み用レジスタブロック２５０の構成を示す図である。
【図９】読出し用レジスタブロック２７０の構成を示す図である。
【図１０】マイコン１００が信号処理ＩＣ２００に供給する信号、及び信号処理ＩＣ２００の内部信号の時間変化を示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
図１は、本発明の実施形態に係るメモリ制御装置及びメモリ装置を適用した計測器１の一例を示す構成図である。計測器１は、マイコン１００、信号処理ＩＣ２００、及びセンサ３００を備える。マイコン１００は、ＣＰＵやメモリを集積した半導体素子であり、プログラムに従い各種の制御を実行する。本実施形態におけるマイコン１００は、４ビットのバス幅での演算及びデータ入出力をするいわゆる４ビット・マイコンである。なお、マイコンのビット数は４ビットに限定されず、８ビットや１６ビットのバス幅での演算及びデータ入出力をする８ビット・マイコン、１６ビット・マイコン等にも本発明を適用することができる。センサ３００は計測器１により測定する物理量を電気的信号に変換する素子である。信号処理ＩＣ２００は、センサ３００から出力された信号を処理するための半導体素子である。信号処理ＩＣ２００の構成については後述する。
【００１７】
図２は、マイコン１００と信号処理ＩＣ２００との間の接続関係を示すブロック図である。マイコン１００と信号処理ＩＣ２００とは、４ビットのアドレス・データバスＡＤ［３：０］、アドレス・ラッチ・イネーブル信号ＡＬＥを伝送する１本の信号線、負論理の書込み指示信号ＷＲＢ及び負論理の読出し指示信号ＲＤＢをそれぞれ伝送する各１本の信号線にて接続される。マイコン１００と信号処理ＩＣ２００との間の通信では、書込み及び／又は読出し制御のために同期動作用のクロック信号は用いられない。アドレス・データバスＡＤ［３：０］は、アドレス及びデータを入出力するための信号である。本実施形態では、信号処理ＩＣ２００は、内部にメモリアドレス（内部アドレス）が割り当てられた複数のレジスタを備えている。本実施形態では、このレジスタを指定する内部アドレスを６ビットの値とし、６４個のアドレスを指定できるように構成した場合を例に説明する。なお、内部アドレスのビット数は６ビットに限定されず任意のＮビットとし、２Ｎ個のアドレスを指定できるように構成してもよい。一方、アドレス・データバスＡＤ［３：０］は４ビットのビット幅しか有さないので、マイコン１００は、６ビットの内部アドレスを、上位２ビットと下位４ビットに分けて順次出力する。アドレス・ラッチ・イネーブル信号ＡＬＥは、アドレス・データバスＡＤ［３：０］に出力したアドレスをラッチするタイミングをパルスの立ち上がりエッジにて規定する。書込み指示信号ＷＲＢは、アドレス・データバスＡＤ［３：０］に出力したデータを書込み用レジスタに書込むことをマイコン１００から信号処理ＩＣに指示するための信号である。読出し指示信号ＲＤＢは、読出し用レジスタが保持するデータをアドレス・データバスＡＤ［３：０］に出力させることをマイコン１００から信号処理ＩＣに指示するための信号である。
【００１８】
図３は、信号処理ＩＣ２００の構成を示す回路ブロック図である。信号処理ＩＣ２００は、リード・ライトパルス出力回路２１０、アドレス設定パルス計数回路２２０、指定アドレス保持回路２３０、内部アドレス出力回路２４０、書込み用レジスタブロック２５０、信号処理回路ブロック２６０、及び読出し用レジスタブロック２７０を備える。これらの回路ブロックのうち、リード・ライトパルス出力回路２１０、アドレス設定パルス計数回路２２０、指定アドレス保持回路２３０、内部アドレス出力回路２４０が本発明のメモリ制御装置に相当し、当該メモリ制御装置にさらに書込み用レジスタブロック２５０、及び読出し用レジスタブロック２７０を備えた構成が本発明のメモリ装置に相当する。なお、本明細書では、書込み用レジスタブロック２５０及び読出し用レジスタブロック２７０に含まれている各レジスタを総称して、単に「レジスタ」と呼ぶ場合がある。
【００１９】
リード・ライトパルス出力回路２１０は、書込み指示信号ＷＲＢと読出し指示信号ＲＤＢとに基づいて、レジスタへのデータ書込み及びレジスタからのデータ読出しの指示があったことを示すリード・ライト信号ＲＷを出力する。リード・ライト信号ＲＷは、アドレス設定パルス計数回路２２０に対するリセット信号、および内部アドレス出力回路２４０のカウントアップ対象として利用される。図４は本実施形態のリード・ライトパルス出力回路２１０の構成例を示しており、リード・ライトパルス出力回路２１０は、論理積回路により構成される。リード・ライトパルス出力回路２１０は、書込み指示信号ＷＲＢ及び読出し指示信号ＲＤＢの両方がハイのときにリード・ライト信号ＲＷをハイとし、少なくともいずれか一方がローになったときにリード・ライト信号ＲＷをローにする。
【００２０】
アドレス設定パルス計数回路２２０は、アドレス・ラッチ・イネーブル信号ＡＬＥのパルス数をカウントする回路である。図５は本実施形態のアドレス設定パルス計数回路２２０の構成例を示しており、アドレス設定パルス計数回路２２０は、パルス発生回路２２２と２ビットのリセット付きのカウンタ２２４とにより構成される。パルス発生回路２２２は、入力されるリード・ライト信号ＲＷの立下りエッジのタイミングで所定幅のパルスを発生する回路であり、例えば単安定マルチバイブレータにより実現される。カウンタ２２４は、パルス発生回路２２２の出力がハイであるとき（つまり、リード・ライト信号ＲＷの立下りエッジのタイミングで）リセットされる。また、カウンタ２２４は、パルス発生回路２２２の出力がローの状態でアドレス・ラッチ・イネーブル信号ＡＬＥの立ち上がりエッジにおいてカウントアップする。このようにしてアドレス設定パルス計数回路２２０はアドレス・ラッチ・イネーブル信号ＡＬＥのパルス数をカウントし、２ビットのカウント値ＣＡ［１：０］（以下では２ビットをそれぞれ区別して個別にＣＡ０、ＣＡ１と呼ぶ場合がある）を出力する。
【００２１】
指定アドレス保持回路２３０は、内部アドレスを示す値をマイコン１００からアドレス・データバスＡＤ［３：０］を介して受け取って保持し、６ビットの指定アドレス信号ＳＡを出力する回路である。指定アドレス保持回路２３０は、本発明の指定メモリアドレス保持部に相当する。図６は、本実施形態の指定アドレス保持回路２３０の構成例を示している。指定アドレス保持回路２３０は、上位ビット用レジスタ２３２と、下位ビット用レジスタ２３４により構成される。上位ビット用レジスタ２３２は、アドレス・データバスＡＤ［３：０］の値を、アドレス設定パルス計数回路２２０のカウント値ＣＡにおける下位ビットＣＡ０の立ち上がりエッジで取り込んで、指定アドレス信号ＳＡの上位２ビットＳＡ［５：４］として出力する。なお、アドレス・データバスＡＤ［３：０］の値のうち、所定の２ビットのみを取り込み、他の２ビットは取り込まなくてよい。このとき下位ビット用レジスタ２３４は、アドレス・データバスＡＤ［３：０］の値を、カウント値ＣＡにおける上位ビットＣＡ１の立ち上がりエッジで取り込んで、指定アドレス信号ＳＡの下位４ビットＳＡ［３：０］として出力する。このような構成により、指定アドレス保持回路２３０は、４ビットのアドレス・データバスＡＤ［３：０］を介して、６ビットの内部アドレスを２回に分けて受け取る。
【００２２】
内部アドレス出力回路２４０は、データの書込みや読出しを行うレジスタのアドレスである６ビットの内部アドレス信号ＩＡ［５：０］を出力する回路である。内部アドレス出力回路２４０は、指定アドレス信号ＳＡ［５：０］と、指定アドレス信号ＳＡ［５：０］が最後に更新された以後のデータ書込み及びデータ読出しの回数に応じて、内部アドレス信号ＩＡ［５：０］を出力する。内部アドレス出力回路２４０は、指定アドレス保持回路２３０とともに本発明のアドレス生成部に相当する。図７は本実施形態の内部アドレス出力回路２４０の構成例を示しており、内部アドレス出力回路２４０は、論理積回路２４２、６ビットのリセット付きのカウンタ２４４、および加算器２４６により構成される。
【００２３】
論理積回路２４２には、リード・ライトパルス出力回路２１０が出力するリード・ライト信号ＲＷ、およびアドレス設定パルス計数回路２２０の２ビットのカウント値ＣＡを示す信号ＣＡ０及びＣＡ１のそれぞれを論理反転したものが入力される。このような構成により、論理積回路２４２は、アドレス設定パルス計数回路２２０のカウント値ＣＡが０である（つまり、ＣＡ０、ＣＡ１の両方がローである）ときに入力されたリード・ライト信号ＲＷのパルスを通過させる一方、カウント値ＣＡが０でない（つまり、ＣＡ０、ＣＡ１の少なくとも一方がハイである）ときに入力されたリード・ライト信号ＲＷのパルスを遮断する。カウンタ２４４は、アドレス・ラッチ・イネーブル信号ＡＬＥがローのときにリセットされる。本実施形態では、指定アドレス信号ＳＡ［５：０］を更新する過程でアドレス・ラッチ・イネーブル信号ＡＬＥを２回ハイに遷移させるため、必ずアドレス・ラッチ・イネーブル信号ＡＬＥが必ず１回ローになる。そこで、このアドレス・ラッチ・イネーブル信号ＡＬＥがローとなるタイミングで、リセットするようにしている。
【００２４】
カウンタ２４４は、アドレス・ラッチ・イネーブル信号ＡＬＥがハイの状態において、カウントアップ入力端子ＵＰへの入力信号の立ち上がりエッジでカウントアップし、カウント値ＣＲＷ［５：０］を出力する。このような論理積回路２４２とカウンタ２４４との接続により、カウンタ２４４は、指定アドレス信号ＳＡ［５：０］が最後に更新された以後のデータの書込み・読出しの回数に応じてカウントアップする。具体的には、１回目のリード・ライト信号ＲＷのパルスの立ち上がりエッジのタイミングでは、ＣＡ０およびＣＡ１がハイであるため、リード・ライト信号ＲＷのパルスは論理積回路２４２により遮断され、カウンタ２４４のカウントアップ入力端子ＵＰにはパルスが入力されずカウント値は０を維持する。そして２回目及び３回目のリード・ライト信号ＲＷのパルスの立ち上がりエッジのタイミングでは、ＣＡ０およびＣＡ１がいずれもローであるため、リード・ライト信号ＲＷのパルスが論理積回路２４２を通過してカウンタ２４４のカウントアップ入力端子ＵＰに入力され、カウンタ２４４のカウント値ＣＲＷは、２回目のリード・ライト信号ＲＷのパルスの立ち上がりエッジのタイミングでは１、３回目のリード・ライト信号ＲＷのパルスの立ち上がりエッジのタイミングでは２、というようにカウントアップする。カウンタ２４４は、本発明のアドレスオフセット生成部に相当する。
【００２５】
加算器２４６は、カウンタ２４４のカウント値ＣＲＷ［５：０］と、指定アドレス信号ＳＡ［５：０］とを加算して得られる６ビットのアドレスを、内部アドレス信号ＩＡとして出力する。このような構成により、内部アドレス出力回路２４０は、指定アドレス信号ＳＡ［５：０］が最後に更新された以後、最初のデータにデータの書込み・読出しを行う際には指定アドレス信号ＳＡの値をそのまま内部アドレス信号ＩＡとして出力し、以後、最後にアドレス信号ＳＡを更新したときのＡＬＥを立下げずに、ＡＬＥをハイの状態に維持したままであれば、書込み指示信号ＷＲＢや読出し指示信号ＲＤＢのパルスが入力される毎に、内部アドレス信号ＩＡを１ずつ増加させることができる。加算器２４６は、本発明のアドレス出力部に相当する。
【００２６】
図８は、書込み用レジスタブロック２５０の構成を示している。書込み用レジスタブロック２５０は、アドレスデコーダ２５２と、それぞれに内部アドレスが割り当てられた複数の書込み用レジスタ２５４とを備える。アドレスデコーダ２５２は、６ビットのバイナリデータとして与えられる内部アドレス信号ＩＡに基づき、複数の書込み用レジスタ２５４の中でデータ書込みの対象となるものを特定する選択信号を、各書込み用レジスタ２５４に出力する。各書込み用レジスタ２５４は、自らに入力される選択信号がハイの状態（すなわち書込み対象として特定された状態）で、書込み指示信号ＷＲＢの負論理のパルスが入力されると、当該パルスの立ち上がりエッジにて、アドレス・データバスＡＤ［３：０］のデータが書込まれる。
【００２７】
信号処理回路ブロック２６０は、センサ３００から出力された信号を処理する回路ブロックであり、例えばＡＤ変換器、デジタル信号処理回路等を備える。信号処理回路ブロック２６０は、書込み用レジスタブロック２５０の各レジスタＲＧに書込まれたデータによって各種の設定（例えばデジタル信号処理回路における演算の係数の設定など）が行われ、当該設定に応じた信号処理を行い、必要に応じて読出し用レジスタブロック２７０のレジスタにステータスや測定結果を示すデータを書込む。
【００２８】
読出し用レジスタブロック２７０には、信号処理回路ブロック２６０によりステータスや測定結果を示すデータが書込まれ、当該データを保持するとともに、マイコン１００による制御の下、指定されたアドレスのレジスタが保持するデータをアドレス・データバスＡＤ［３：０］に出力する。図９は、読出し用レジスタブロック２７０の構成を示している。読出し用レジスタブロック２７０は、アドレスデコーダ２７２と、それぞれに内部アドレスが割り当てられた複数の読出し用レジスタ２７４とを備え、各読出し用レジスタ２７４に対応して論理積回路２７６及び３状態バッファ２７８が設けられる。
【００２９】
各読出し用レジスタ２７４は、自らが保持する値を、常時、対応する３状態バッファ２７８に出力する。３状態バッファ２７８の出力はアドレス・データバスＡＤ［３：０］に接続され、制御入力がハイのときには、読出し用レジスタ２７４の保持する値をアドレス・データバスＡＤ［３：０］に通過させ、制御入力がローのときには読出し用レジスタ２７４の保持する値をアドレス・データバスＡＤ［３：０］に通過させず、出力をハイインピーダンス状態とする。
【００３０】
アドレスデコーダ２７２は、６ビットのバイナリデータとして与えられる内部アドレス信号ＩＡに基づき、複数の読出し用レジスタ２７４の中でデータ読出しの対象となるものを特定する選択信号を、各読出し用レジスタ２７４に対応する論理積回路２７６に出力する。なお、アドレスデコーダ２７２は、書込み用レジスタブロック２５０のアドレスデコーダ２５２と共用としてもよい。論理積回路２７６は、選択信号と読出し指示信号ＲＤＢの論理反転との論理積を、対応する３状態バッファ２７８の制御信号として出力する。すなわち、論理積回路２７６は、自らに対応する読出し用レジスタ２７４が読出し対象として特定され、かつ、読出し指示信号ＲＤＢの負論理のパルスが入力されると、自らに対応する３状態バッファ２７８に読出し用レジスタ２７４の保持する値を、アドレス・データバスＡＤ［３：０］に通過させるよう制御する。
【００３１】
以上のように構成される計測器１において、マイコン１００により信号処理ＩＣ２００の書込み用レジスタブロック２５０と読出し用レジスタブロック２７０の連続した内部アドレスに対しデータの書込みと読出しを行う際の動作を説明する。なお以下では、書込み用レジスタブロック２５０における書込み対象の２つの書込み用レジスタ２５４−１および２５４−２には、それぞれ２進数表記で内部アドレス“１１０００１”、“１１００１０”が割り当てられ、読出し対象の１つの読出し用レジスタ２７４−１には２進数表記で内部アドレス“１１００１１”が割り当てられているものとし、書込み用レジスタ２５４−１にデータ“０１０１”を書込み、書込み用レジスタ２５４−２にデータ“１０１０”を書込み、読出し用レジスタ２７４−１からデータ“１１０１”を読出す場合を例にして説明する。
【００３２】
図１０は、マイコン１００が信号処理ＩＣ２００に供給する信号、及び信号処理ＩＣ２００の内部信号の時間変化を示すタイミングチャートである。
時刻Ｔ０より、動作が開始する。時刻Ｔ０において、マイコン１００は、アドレス・データバスＡＤ［３：０］に、最初に書込みを行う書込み用レジスタ２５４−１の内部アドレスの上位２ビットを示す“００１１”を出力する。時刻Ｔ０において、アドレス・ラッチ・イネーブル信号ＡＬＥはローであり、書込み指示信号ＷＲＢと読出し指示信号ＲＤＢはハイである。書込み指示信号ＷＲＢと読出し指示信号ＲＤＢがともにハイであるため、リード・ライトパルス出力回路２１０が出力するリード・ライト信号ＲＷはローとなる。時刻Ｔ０において、指定アドレス信号ＳＡ［５：０］、カウント値ＣＲＷ［５：０］、内部アドレス信号ＩＡ［５：０］、及びカウント値ＣＡ［１：０］は如何なる値でもよいので、「任意」としている。
【００３３】
続いて、時刻Ｔ１において、マイコン１００は、アドレス・ラッチ・イネーブル信号ＡＬＥとしてパルスを出力する。このアドレス・ラッチ・イネーブル信号ＡＬＥのパルスが立ち上がるタイミングで、アドレス設定パルス計数回路２２０は、カウントアップし、カウント値ＣＡ［１：０］を１とする。つまり信号Ｃ０がハイとなる。そして信号Ｃ０がハイに遷移することに伴い、指定アドレス保持回路２３０の上位ビット用レジスタ２３２は、アドレス・データバスＡＤ［３：０］に出力されている内部アドレスの上位２ビットを示す“００１１”を取り込む。したがって、時刻Ｔ１において、指定アドレス信号ＳＡ［５：０］の上位２ビットが更新され、これに連動して内部アドレス信号ＩＡ［５：０］も更新され、“１１００００”となる。
【００３４】
時刻Ｔ２において、マイコン１００は、アドレス・ラッチ・イネーブル信号ＡＬＥをローに戻す。これに伴い、内部アドレス出力回路２４０のカウンタ２４４がリセットされ、カウント値ＣＲＷ［５：０］は０となる。
【００３５】
時刻Ｔ３において、マイコン１００は、アドレス・データバスＡＤ［３：０］に、最初に書込みを行う書込み用レジスタ２５４−１の内部アドレスの下位４ビットを示す“０００１”を出力する。続いて時刻Ｔ４において、マイコン１００は、アドレス・ラッチ・イネーブル信号ＡＬＥをハイに遷移させる。このアドレス・ラッチ・イネーブル信号ＡＬＥのパルスが立ち上がるタイミングで、アドレス設定パルス計数回路２２０は、カウントアップし、カウント値ＣＡ［１：０］を２とする。つまり信号Ｃ０はローとなり、信号Ｃ１がハイとなる。そして信号Ｃ１がハイに遷移することに伴い、指定アドレス保持回路２３０の下位ビット用レジスタ２３４は、アドレス・データバスＡＤ［３：０］に出力されている内部アドレスの下位４ビットを示す“０００１”を取り込む。したがって、時刻Ｔ３において、指定アドレス信号ＳＡ［５：０］の下位４ビットが更新され、これに連動して内部アドレス信号ＩＡ［５：０］も更新され、“１１０００１”となる。アドレス・ラッチ・イネーブル信号ＡＬＥは、次に説明する時刻Ｔ４までに、ハイに戻る。アドレス・ラッチ・イネーブル信号ＡＬＥは、書込み及び読出しを連続して行うための書込み指示信号ＷＲＢのパルス及び読出し指示信号ＲＤＢが発生されるまで（すなわち後述の時刻Ｔ１２まで）ハイを維持し、その後ローに戻る。
【００３６】
時刻Ｔ５において、マイコン１００は、アドレス・データバスＡＤ［３：０］に、書込み用レジスタ２５４−１に書込むデータである“０１０１”を出力する。続いて時刻Ｔ６において、マイコン１００は、書込み指示信号ＷＲＢの負論理のパルスを発生する。このパルスは時刻Ｔ６でハイからローに遷移し、時刻Ｔ７でローからハイに戻る。時刻Ｔ６において、書込み指示信号ＷＲＢがローに遷移したことに伴い、リード・ライト信号ＲＷはローからハイへと遷移する。リード・ライト信号ＲＷは、内部アドレス出力回路２４０に供給されるが、時刻Ｔ６においてはアドレス設定パルス計数回路２２０のカウント値ＣＡ［１：０］が０でないので、論理積回路２４２はリード・ライト信号ＲＷを通過させず、カウント値ＣＲＷ［５：０］はカウントアップされない。
【００３７】
時刻Ｔ７において、マイコン１００は、書込み指示信号ＷＲＢをローからハイへと遷移させる。このタイミングで、内部アドレス信号ＩＡ［５：０］の値“１１０００１”に対応する書込み用レジスタ２５４−１に、アドレス・データバスＡＤ［３：０］に出力されているデータ“０１０１”が書込まれる。また、時刻Ｔ７において、書込み指示信号ＷＲＢがハイに遷移するのに伴い、リード・ライト信号ＲＷはハイからローへと遷移する。リード・ライト信号ＲＷがローになることにより、アドレス設定パルス計数回路２２０内のパルス発生回路２２２がパルスを発生させる。そしてこのパルスによってカウンタ２２４がリセットされ、カウント値ＣＡ［１：０］は０（つまり、ＣＡ０、ＣＡ１ともにロー）となる。
【００３８】
時刻Ｔ８において、マイコン１００は、アドレス・データバスＡＤ［３：０］に、書込み用レジスタ２５４−２に書込むデータである“１０１０”を出力する。続いて時刻Ｔ９において、マイコン１００は、書込み指示信号ＷＲＢの負論理のパルスを発生する。このパルスは時刻Ｔ９でハイからローに遷移し、時刻Ｔ１０でローからハイに戻る。時刻Ｔ９において、書込み指示信号ＷＲＢがローに遷移したことに伴い、リード・ライト信号ＲＷはローからハイへと遷移する。リード・ライト信号ＲＷは、内部アドレス出力回路２４０に供給される。時刻Ｔ９においてアドレス設定パルス計数回路２２０のカウント値ＣＡ［１：０］は０となっているので、論理積回路２４２はリード・ライト信号ＲＷを通過させる。論理積回路２４２を通過したリード・ライト信号によりカウンタ２４４はカウントアップし、カウント値ＣＲＷ［５：０］は１となる。その結果、指定アドレス信号ＳＡ［５：０］とカウント値ＣＲＷ［５：０］とを加算して得られる内部アドレス信号ＩＡ［５：０］は、“１１００１０”となる。
【００３９】
時刻Ｔ１０において、マイコン１００は、書込み指示信号ＷＲＢをローからハイへと遷移させる。このタイミングで、内部アドレス信号ＩＡ［５：０］の値“１１００１０”に対応する書込み用レジスタ２５４−２に、アドレス・データバスＡＤ［３：０］に出力されているデータ“１０１０”が書込まれる。
【００４０】
時刻Ｔ１１において、マイコン１００は、読出し指示信号ＲＤＢの負論理のパルスを発生する。このパルスは時刻Ｔ１１でハイからローに遷移し、時刻Ｔ１３でローからハイに戻る。また、マイコン１００は、アドレス・データバスＡＤ［３：０］に対するデータ出力を止め、他からアドレス・データバスＡＤ［３：０］に出力されるデータを取り込み可能な状態へと移行する。時刻Ｔ１１において、読出し指示信号ＲＤＢがローに遷移したことに伴い、リード・ライト信号ＲＷはローからハイへと遷移する。リード・ライト信号ＲＷは、内部アドレス出力回路２４０に供給される。時刻Ｔ１１においてアドレス設定パルス計数回路２２０のカウント値ＣＡ［１：０］は０となっているので、論理積回路２４２はリード・ライト信号ＲＷを通過させる。論理積回路２４２を通過したリード・ライト信号によりカウンタ２４４はカウントアップし、カウント値ＣＲＷ［５：０］は２となる。その結果、指定アドレス信号ＳＡ［５：０］とカウント値ＣＲＷ［５：０］とを加算して得られる内部アドレス信号ＩＡ［５：０］は、“１１００１１”となる。そして、読出し指示信号ＲＤＢがローからハイへと遷移する時刻Ｔ１２までの間、内部アドレスが“１１００１１”である読出し用レジスタ２７４−１に対応する３状態バッファ２７８が読出し用レジスタ２７４−１が保持するデータ“１１０１”をアドレス・データバスＡＤ［３：０］に出力する。
【００４１】
時刻Ｔ１２において、マイコン１００は、アドレス・ラッチ・イネーブル信号ＡＬＥをハイからローへと遷移させる。アドレス・ラッチ・イネーブル信号ＡＬＥは、このように、指定アドレス信号ＳＡ［５：０］の下位４ビットを取り込むべくハイに遷移した後、連続した内部アドレスへの書込み・読出しにおける、最後のアドレスへの書込み・読出しの際にローに戻すようにするとよい。
【００４２】
時刻Ｔ１３において、マイコン１００は、読出し指示信号ＲＤＢをローからハイへと遷移させる。これにより、読出し用レジスタ２７４−１に対応する３状態バッファ２７８はハイインピーダンス状態へと移行し、読出し用レジスタ２７４−１の出力はアドレス・データバスＡＤ［３：０］から切り離される。
【００４３】
以上のような構成及び動作により、本実施形態では、入出力信号の数を増加させることなく、アドレス・データバスＡＤ［３：０］のビット数で指定できるよりも広いメモリ空間に対する書込み・読出しを行うことを可能とする。また、書込み指示及び読出し指示を受け取ることに応じて、新たに指定アドレスを受け取ることなく内部アドレスを更新するので、連続したアドレスに書込み・読出しをする場合に書込み・読出しに要する時間を抑制することができる。
【００４４】
〔実施形態の変形〕
以上、本実施形態及びその具体例を説明したが、本発明はこれらの例に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれる。例えば、具体的な回路構成、論理等は一例に過ぎない。また、バス幅やアドレスのビット数等は上記に限定されず任意であり、これらの変更に伴い動作フローも適宜変更して構わない。例えば、マイコン１００のビット数は４ビットに限定されず、８ビットの演算器を備える８ビット・マイコン、１６ビットの演算器を備える１６ビット・マイコン等にも本発明を適用することができる。また、マイコン１００と信号処理ＩＣ２００とを接続するアドレス・データバスＡＤのビット幅も任意であり、例えば８ビット、１６ビット等としてもよい。
【００４５】
また、上記の実施形態では、内部アドレスのビット数を６ビットとしたが、必要とされるメモリ空間の広さに応じて、内部アドレスを６ビット以外のビット数としてもよい。アドレス・データバスＡＤのバス幅をＭビット、内部アドレスのビット数をＮビットとした場合、内部アドレスはａ回（ただし、ａは、Ｍ×ａ≧Ｎとなる最小の整数）に分けて、アドレス・データバスＡＤを介してマイコン１００から信号処理ＩＣ２００に送られ、指定アドレス保持回路２３０に保持されるように構成するとよい。なお、上記実施形態では、Ｍ＝４、Ｎ＝６であるから、ａ＝２となり、６ビットの内部アドレスを２回に分けて送る構成となっている。
【００４６】
また、上記実施形態では、カウンタ２４４のカウント値ＣＲＷを加算器２４６により指定アドレス信号ＳＡに加算することにより、書込み指示信号ＷＲＢや読出し指示信号ＲＤＢのパルスが入力される毎に、内部アドレス信号ＩＡを１ずつ増加させるように構成したが、加算器２４６に代えて減算器を用い、カウンタ２４４のカウント値ＣＲＷを指定アドレス信号ＳＡから減算することにより、書込み指示信号ＷＲＢや読出し指示信号ＲＤＢのパルスが入力される毎に、内部アドレス信号ＩＡを１ずつ減少させるように構成してもよい。また、カウンタ２４４をダウンカウンタとし、カウント値ＣＲＷを加算器２４６により指定アドレス信号ＳＡに加算することにより、書込み指示信号ＷＲＢや読出し指示信号ＲＤＢのパルスが入力される毎に、内部アドレス信号ＩＡを１ずつ減少させるように構成してもよい。
【００４７】
また、上記実施形態で正論理として記載した信号を負論理の信号としてもよく、逆に負論理として記載した信号を正論理の信号としてもよい。例えば、上記実施形態では、書込み指示信号ＷＲＢや読出し指示信号ＲＤＢのパルスを負論理のパルスとしたが、これらを正論理のパルスとしてもよい。
【００４８】
また、上記の動作説明で示した書込み・読出しの順番や組み合わせは一例に過ぎず、書込みだけ或いは読出しだけを連続して行う、読出しの後に書込みを行う、読出しと書込みを交互に行う、等、その順番は任意である。書込み・読出しを効率的に行うためには、計測器１の制御フローに合わせた順番で、各レジスタに連続した内部アドレスを割り当てるようにするとよい。
【産業上の利用可能性】
【００４９】
以上で説明したように、本発明はマイコンを利用してレジスタへの書込みを行う計測器に好適に利用できる他、計測器以外の様々な機器においてもメモリ空間を拡張すべく適用することが可能である。
【符号の説明】
【００５０】
１                    計測器
１００                マイコン
２００                信号処理ＩＣ
３００                センサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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