(57)【要約】複数のＭＰＥＧデータストリームのエイリアシング及びルーティングを開示する。開示する装置としての実施形態は、例えば全てのソースロケーション（群）からのデータパケットを全ての宛先ロケーション（群）にルーティング可能なルータまたはクロスポイントスイッチを含む。このようなロケーションは単一処理ボード上の複数の宛先に在るか、或いはボードを相互にリンクさせるバックプレーン付きシャーシ内の複数のボードに在る。開示のエイリアシング及びルーティングは関連ＰＩＤの付されたＭＰＥＧデータストリームを処理してこれらのストリームを、通信可能に相互にリンクされたロケーション間で転送できるようにすることによって行われる。この操作は、各入力データストリームに対して複数のＰＩＤエイリアスを含むＰＩＤエイリアステーブルを生成し、少なくとも１つのＰＩＤを各入力データストリームから取り除くことによってフィルタされたデータストリームを生成し、フィルタされたデータストリームの各々に対して少なくとも１つの宛先を決定し、フィルタされたデータストリームが読み出されて、決定されたそれぞれの宛先に転送されるように、フィルタされたデータストリームをバッファすることによって行われる。
2005519490.tif 000002
【特許請求の範囲】
【請求項１】
複数のＭＰＥＧ入力データストリームを処理する方法であって、前記入力ストリームの各々は一連のデータパケット及び関連ＰＩＤを含み、各データストリームは１つ以上の宛先に転送され、
前記入力データストリームの各々に対して複数のＰＩＤエイリアスを含むＰＩＤエイリアステーブルを生成することと、
少なくとも１つのＰＩＤを各入力データストリームから取り除くことによってフィルタされたデータストリームを生成することと、
前記フィルタされたデータストリームの各々に対して宛先を決定することと、
前記フィルタされたデータストリームが読み出されて、決定されたそれぞれの宛先に転送されるように、前記フィルタされたデータストリームをバッファすることとを含む方法。
【請求項２】
前記ＰＩＤテーブルはＰＩＤの全範囲を網羅し、
１０の入力データストリームが存在し、
１２のフィルタされたデータストリームが存在する、請求項１記載の方法。
【請求項３】
Ｎ個のフィルタされたデータストリームが存在し、ワゴンホイールメモリ構造を生成すること（ｐｏｐｕｌａｔｉｎｇ）は、
２Ｎ個のタイムスロットを有するワゴンホイールメモリ構造を設けることによって前記Ｎ個のフィルタされたデータストリームの各々に対応するライトサイクル及びリードサイクルを収容することと、
前記Ｎ個のフィルタされたデータストリームの各々に対して前記ワゴンホイールメモリ構造のライトサイクルタイムスロットを連続して生成することとを含む、請求項１記載の方法。
【請求項４】
前記メモリ構造の各リードサイクルタイムスロット及び各ライトサイクルタイムスロットに対するポインタを維持することをさらに含む、請求項３記載の方法。
【請求項５】
前記フィルタされたデータストリームを前記メモリ構造から回収することと、
前記回収されたデータストリームを、バックプレーンを介して第１ボードから第２ボードにマスタークロックレートでシリアルに転送することとを含む、請求項４記載の方法。
【請求項６】
前記フィルタされたデータストリームを回収することは、前記メモリ構造から前記Ｎ個のデータストリームを回収するように、前記フィルタされたデータストリームを前記メモリ構造の各リードサイクルタイムスロットから読み出すことを含む、請求項５記載の方法。
【請求項７】
Ｍ個の宛先の内の少なくとも１つ宛のデジタルデータパケットを含むＭＰＥＧ入力データストリームを転送する方法であって、
各々が関連ＰＩＤを有する、データパケットの複数の入力ストリームを受信することと、
第１及び第２メモリモジュールを有するラウンドロビンメモリ方式に前記入力ストリームを供給することと、
複数のＰＩＤエイリアスを前記入力ストリームの各々に関連付けるために前記第１メモリモジュールを使用することと、
前記入力データストリームをバッファするために前記第２メモリモジュールを使用することと、
前記第２メモリモジュールから前記バッファしたデータストリームを読み出すことと、
前記第２メモリモジュールから読み出した前記データストリームを前記Ｍ個の宛先の内
の少なくとも１つに送信することとを含む、方法。
【請求項８】
前記入力ストリームの各々が、その固有のデータレートで供給され、前記方法は、前記入力ストリームを共通クロック周波数に同期させることをさらに含む、請求項６記載の方法。
【請求項９】
前記共通クロック周波数が２７ＭＨｚである、請求項８記載の方法。
【請求項１０】
前記入力データストリームから少なくとも１つのＰＩＤをフィルタすることと、
残りの各ＰＩＤの宛先を決定することとをさらに含み、前記宛先が１１枚のボードのいずれかに搭載されている５つのプロセッサのいずれかである、請求項８記載の方法。
【請求項１１】
回収することは、前記メモリ構造からＮ個のデータストリームを回収するように、前記メモリ構造の各リードサイクルタイムスロットから前記フィルタされたデータストリームを読み出すことを含み、
送信することは、前記Ｎ個の回収されたデータストリームを前記Ｍ個の宛先の内の少なくとも１つにシリアルに転送することを含む、請求項１０記載の方法。
【請求項１２】
前記第２メモリモジュールを使用することは、Ｎ個の転送ストリームの各ＰＩＤに対して前記宛先を決定した後に、前記フィルタされた入力データストリームをバッファリングワゴンホイールメモリ構造に供給することを含む、請求項１０記載の方法。
【請求項１３】
Ｎ個の入力データストリームが存在し、
前記第２メモリモジュールが、前記Ｎ個の入力データストリームの各々に対応するライトサイクル及びリードサイクルを収容する可能な２Ｎ個のタイムスロットを有するワゴンホイールメモリ構造であり、
前記第２メモリモジュールを使用することは、前記Ｎ個の入力データストリームの各々に対して前記ワゴンホイールメモリ構造のライトサイクルタイムスロットを生成すること（ｐｏｐｕｌａｔｉｎｇ）を含む、請求項１２記載の方法。
【請求項１４】
前記Ｎ個の入力データストリームの各リードサイクル及び各ライトサイクルに対してポインタを維持することをさらに含む、請求項１３記載の方法。
【請求項１５】
前記回収されたデータストリームを低電圧差動信号に変換することと、
前記Ｍ個の宛先に前記低電圧差動信号をシリアルに送信することとをさらに含む、請求項１４記載の方法。
【請求項１６】
通信可能に相互にリンクされた複数の宛先に、関連ＰＩＤを有する複数のＭＰＥＧ入力データストリームを転送する装置であって、
前記入力データストリームの各々に対して複数のＰＩＤエイリアスを含むＰＩＤエイリアステーブルを生成する手段と、
少なくとも１つのＰＩＤを各入力データストリームから取り除くことによってフィルタされたデータストリームを生成する手段と、
前記フィルタされたデータストリームの各々に対して宛先を決定する手段と、
前記フィルタされたデータストリームが読み出されて、決定されたそれぞれの宛先に転送されるように、前記フィルタされたデータストリームをバッファする手段と、を備える装置。
【請求項１７】
前記バッファする手段がワゴンホイールメモリ構造を有する、請求項１６記載の装置。
【請求項１８】
Ｎ個のフィルタされたデータストリームが存在し、
前記ワゴンホイールメモリ構造が、前記Ｎ個のフィルタされたデータストリームの各々に対応するライトサイクル及びリードサイクルを収容可能な２Ｎ個のタイムスロットを含む、請求項１６記載の装置。
【請求項１９】
前記ワゴンホイールメモリ構造は、前記メモリ構造の各リードサイクルタイムスロット及び各ライトサイクルタイムスロットに対するポインタをさらに有する、請求項１８記載の装置。
【請求項２０】
前記フィルタされたデータストリームを前記メモリ構造から回収する手段と、
前記回収されたデータストリームをシリアルに転送する手段と、をさらに備える、請求項１９記載の装置。
【請求項２１】
前記装置は、前記入力データストリームをシャーシ内のいずれか１つ以上の宛先にルーティングする機能を有するトランスポートマルチプレクサである、請求項１６記載の装置。
【請求項２２】
前記宛先は１つの処理ボードに在る、請求項２１記載の装置。
【請求項２３】
前記宛先は、バックプレーンを介して通信可能に相互にリンクされた異なるボードに在る、請求項２１記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は３５ＵＳＣ１１９（ｅ）に基づき、同時係属中であって、「パケット化データルーティング用の高速シリアルディファレンシャルプロトコル」と題する２００１年９月１３日出願の米国仮特許出願第６０／３２２，０７７号に対する利益を主張するものであり、この仮出願はこの明細書において、援用により本発明の開示に含まれる。
【０００２】
本発明は高速データ通信用システム、方法、プロトコル、装置、及び関連するソフトウェアを対象としている。より詳細には、本発明は複数のＭＰＥＧデータストリームのエリアシング及びルーティングに関する。したがって、本発明の一般的な目的は、このような特徴を備える新規のシステム、方法、装置及びソフトウェアを提供することにある。
【背景技術】
【０００３】
近年の情報時代の隆盛と共に、デジタル通信ハードウェアは一層高性能になり、情報の高速配布及び情報伝送に関する選択肢に対する、かつてないほどの強い要望を満たすために努力が費やされている。例えば、典型的な現在の通信システムは、１つ以上の信号受信機、デコーダ、変調器、データサーバ、ストリーミングビデオサーバ、トランザクション課金及びコンディショナルアクセスプロセッサ、通信制御装置及び／又はブロードバンドメディアルータを含む。ブロードバンドメディアルータ及び／又はトランスポートマルチプレクサ（ＴＭＸ）は特に重要であり、一般に、データストリームを多重化するか、または既に多重化済みのデータストリームを再多重化するために使用される。より詳細には、これらを使用して、ＭＰＥＧ暗号化ビデオストリーム（ＭＰＥＧはＭｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ［動画専門家会］の頭文字であり、この明細書ではプロトコルの種々の採用バージョン、例えばＭＰＥＧ１，ＭＰＥＧ２などを指す）のような複数のトランスポートストリームをグルーミング（ｇｒｏｏｍ）し、それによってデジタルテレビ、パーソナル多用途レコーダ（ＰＶＲ）などのようなビデオ電気製品用の出力ストリームを生成する。このグルーミングには、例えばトランスコーディング、広告挿入、ＩＰ依存のデータの追加、新規チャネルのラインアップを提供するための提供受信サービスの再多重化などがある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ブロードバンドメディアルータは通常、種々のハードウェア部品を備え、これらの種々の部品間で信号をやりとりする必要があるため、これらの部品が通信できるように互いにリンクさせる必要がある。これは通常、ラックまたはシャーシ内のシェルフに設置された部品を相互接続する回路基板であるバックプレーンを使用することによって行われる。これまでは、部品を特殊な方法で相互接続させて所望の機能を達成するための一般的な解決策は、カスタムバックプレーン設計であった。このようなカスタム設計では、別個のハードウェアを組み込み、バックプレーンにより接続される異なる部品（例えば回路基板）間でデータを並列的に送信する。これらのカスタム設計は、ある程度は有効であるが、高価でシングルユース用の解決策であり、このため効率が低く費用効果も低い。さらに、これらは帯域幅が低いため、それらを用いるシステムが制限される。
【０００５】
また、上記のような伝送が行われるのが、異なる処理ボード上のロケーション間であるか、同じ処理ボード上のロケーション間であるかを問わず、より高速で柔軟なデジタルデータストリーム伝送に対する要求が、かつてないほどに強まっている。さらに、より多くの入力データストリームをより多くの宛先に、より高速に伝送できるようにする要求がか
つてないほどに強まっている。
【０００６】
したがって、この技術分野においては、ＭＰＥＧデータストリームを異なる処理ボード上のロケーション間及び／又は単一処理ボード上のロケーション間でより高速かつより柔軟に伝送する革新的な方法、システム及び装置に対する要求が存在する。また、非常に多くの（例えば１０個の）ＭＰＥＧ入力データストリームを、非常に多くの選択された宛先へ転送する方式を提供することができれば有利である。さらに、例えばＴＭＸの現部品に大きなハードウェア変更を加える必要を生じることなくパケット化データをルーティングする方法及び装置を提供できれば有利である。本発明は上述の利点及び他の利点を有する解決策を提供する。
【課題を解決するための手段】
【０００７】
本発明の一形態は、複数のＭＰＥＧデータストリームをエイリアシングして、それらを１つ以上の宛先にルーティングする方法を提供することにより上述の要求を満たすと共に、上記の欠点および関連技術分野の他の欠点を克服する。例えば、１０個の入力データストリームを１２の異なるロケーションの内のいずれか１つ以上にルーティングする。このようなロケーションは、例えばシャーシ内の１つのボードの複数の宛先に在る。あるいは、ロケーションは、ボードを互いにリンクさせるバックプレーン付きのシャーシ内の複数のボードに在る。これらの実施形態においては、複数のＰＩＤエイリアスを含むＰＩＤエイリアステーブルを入力データストリームの各々に対して生成し、各入力データストリームから少なくとも１つのＰＩＤを取り除くことによりフィルタされたデータストリームを生成する。これらの方法においてはさらに、フィルタされたデータストリームの各々に対して宛先を決定し、フィルタされたデータストリームが読み出されて、決定されたそれぞれの宛先に転送されるように、前記フィルタされたデータストリームをバッファする。好適な実施形態においては、バッファは、フィルタされたデータストリームと共にワゴンホイールメモリ構造を生成する（ｐｏｐｕｌａｔｉｎｇ）ことにより行なわれ得る。Ｎ個のフィルタされたデータストリームが在る場合、ワゴンホイールメモリ構造を生成することは、好ましくは、２Ｎ個のタイムスロットを有するワゴンホイールメモリ構造を設けることによって前記Ｎ個のフィルタされたデータストリームの各々に対応するライトサイクル及びリードサイクルを収容することと、データストリームの各々に対してライトサイクルタイムスロットを連続して生成することとが行われる。バッファからデータを回収する操作を支援するために、メモリ構造のリードサイクルタイムスロット及びライトサイクルタイムスロットの各々に対するポインタを維持する。
【０００８】
本発明の別の方法に関する実施形態においては、フィルタされたデータストリームをメモリ構造から回収し、回収したデータストリームに基づいてマスタークロックレートを生成し、回収したＭＰＥＧデータストリームをマスタークロックレートで宛先にシリアルに転送する。このような実施形態においては、データの回収はフィルタされたデータストリームを各リードサイクルタイムスロットから読み出してＮ個のデータストリームをメモリ構造から回収する形態を採る。
【０００９】
本発明のさらに別の実施形態によれば、相互に通信可能にリンクされたロケーション間でＭＰＥＧデータパケットを転送する。このようなロケーションは、例えばシャーシ内の１つのボードの複数の宛先に在る。あるいは、ロケーションはボードを互いにリンクさせるバックプレーン付きシャーシ内の複数のボードに在る。このような方法においては、複数の入力ストリーム（関連ＰＩＤの付された）を受信し、入力ストリームをラウンドロビンメモリ方式に供給し、データをメモリから読み出し、データを１つ以上の宛先に送信する。ラウンドロビンメモリは第１及び第２メモリモジュールを備えることが好ましく、この場合、第１メモリモジュールを使用して複数のＰＩＤエイリアスを入力ストリームの各々に関連付け、第２メモリモジュールを使用して入力データストリームをバッファする。
このような実施形態においては、バッファされたデータストリームを第２メモリモジュールから読み出して、低電圧差動信号（ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌ）として少なくとも１つの宛先にシリアルに送信する。また、本発明は、異なるデータレートの複数の入力ストリームを収容することができる。このような入力ストリームを受信すると、これらのストリームをまず２７ＭＨｚのような共通クロック周波数に同期させる。次に、処理は上述のように進む。
【００１０】
本発明の該当する装置の形態（例えば、全てのソースからのデータパケットを全ての宛先にルーティングすることができるルータ、ＴＭＸまたはクロスポイントスイッチ）においては、関連ＰＩＤの付されたＭＰＥＧデータストリームを処理してこれらのストリームを、通信可能に相互にリンクされたロケーション間で転送できるようにする。このようなロケーションは、例えばシャーシ内の１つのボードの複数の宛先に在る。あるいは、ロケーションはボードを互いにリンクさせるバックプレーン付きのシャーシ内の複数のボードに在る。本発明の装置は、入力データストリームの各々に対して複数のＰＩＤエイリアスを含むＰＩＤエイリアステーブルを生成する手段と、少なくとも１つのＰＩＤを各入力データストリームから取り除くことによってフィルタされたデータストリームを生成する手段と、フィルタされたデータストリームの各々に対して宛先を決定する手段と、フィルタされたデータストリームが読み出されて、決定されたそれぞれの宛先に転送されるように、前記フィルタされたデータストリームをバッファするワゴンホイールメモリ構造と、を備える。Ｎ個のフィルタされたデータストリームが在る場合、ワゴンホイールメモリ構造は、Ｎ個のフィルタされたデータストリームの各々に対応するライトサイクル及びリードサイクルを収容可能な２Ｎ個のタイムスロットを含むことが好ましい。メモリ構造はさらに、リードサイクルタイムスロット及びライトサイクルタイムスロットに対するポインタを含むことによりメモリ構造からのデータの取り出しを容易にすることができる。さらに本発明の装置は、フィルタされたデータストリームをメモリ構造から回収する手段と、Ｍ個のデータパスの内のいずれか１つを宛先とする手段のいずれか１つ以上を含むことができる。本発明の好適な一形態においては、本発明の装置はＭＰＥＧクロスポイントスイッチであり、このスイッチは受信タイムスタンプ付け機能（ｉｎｃｏｍｉｎｇ  ｔｉｍｅ−ｓｔａｍｐｉｎｇ  ｃａｐａｂｉｌｉｔｙ）を有し、下流でのＰＣＲ補正が可能になる。
【００１１】
通常、本発明の上述の方法は、本発明の上述の装置と共に使用するように極めて良好に適する。同様に、本発明の装置としての実施形態は上述の本発明の方法を実行できるに極めて良好に適する。
【００１２】
本発明の多くの他の利点及び特徴は、以下に詳細に記載する好適な実施形態、請求項、及び添付の図面によりこの技術分野の当業者に明らかなものとなる。
【発明を実施するための最良の形態】
【００１３】
本発明の好適な実施形態について添付の図面を参照しながら以下に詳細に記載するが、これらの図面においては、同一の番号は同じステップ及び／又は同じ構造を示す。
図１は高レベルのシステム図であり、本発明のＴＭＸ２０用の代表的なアプリケーションを示し、この場合ＴＭＸ２０を制御システム及び種々の他の機器と組み合わせて用いている。ＴＭＸシステムは、例えばローエンド用途対応のモトローラコンピュータグループ（ＭＣＧ）シャーシであるＣＰＸ８２１６ＩＰシャーシ、またはカスタマイズされたＣＰＸ１２０５ＩＰシャーシを利用する。ＣＰＸ８２１６ＩＰが１６スロットの１２ＲＵシャーシであるのに対して、ＣＰＸ１２０５ＩＰシャーシは５スロットの３ＲＵシャーシである。ＣＰＸ８２１６ＩＰバックプレーンの望ましい特徴の１つは、それが２ドメインを有するため、完全な１対１冗長を構成するように作製できることである。ＣＰＸ８２１６ＩＰ及びＣＰＸ１２０５ＩＰはコンパクトなＰＣＩシャーシである。これらは共に奥行４５．７２ｃｍ（１８インチ）のラックに適合し、前面及び背面からカードを格納できるほか
、ＡＣ電源、ＤＣ電源モジュールのいずれをも備えることができる。
【００１４】
図２，３及び７に示すように、これらのシャーシの各々は、２つの独立した通信バスを有するバックプレーン３０（または、特にミッドプレーンとして知られる特殊タイプのバックプレーン）を備える。これらは（ｉ）６４ビット幅を有し、３３ＭＨｚで動作するコンパクトＰＣＩ（ｃＰＣＩ）（バス３２）、及び（ｉｉ）シリアルＩＰ相互接続（バス３４）である。ＩＰバス３４は単方向ＩＰバスまたは双方向ＩＰバスのいずれかであり得、このバスを介してデータを最高１ＧＨｚの速度で全てのボードとの間で送受信することができる。図５に示すように、８２１６ＩＰシャーシの４つの中央スロットは、２つのホストＣＰＵ４０及び２つのホットスワップコントローラ（ＨＳＣ）カード４６を格納することが好ましい。図７に示すような別の実施形態においては、１つのホストＣＰＵ及び１つのＨＳＣを使用してもよい。ＨＳＣカード４６は、（ｉ）２つのＰＣＩドメインをブリッジして１つの１２スロットＰＣＩバス（冗長性を持たせる場合における２つの６スロットＰＣＩバスに代わって）とする、（ｉｉ）ホットスワップ機能を提供する、の２つの主要な目的を果たす。
【００１５】
上述のように、ＣＰＸ８２１６ＩＰシャーシ及びＣＰＸ１２０５ＩＰシャーシの各々は２つの独立した通信経路を有する。すなわち、圧縮ビットストリームの構築及び制御、それにＭＵＸ６０への通過を可能にするｃＰＣＩバス３２と、受信データを典型的なトランスコーダカード（ＴＲＣ）７０’またはＭＵＸカード６０’のようなカードの全てに配信することができるようにするＩＰ相互接続バス３４である。本発明の好適な実施形態によれば、ＭＰＥＧ２パケットを全てのボード上の全てのプロセッサにルーティングするためには、ＩＰ相互接続バス３４を使用してＭＰＥＧ２パケットをルーティングすることが好ましい。この操作は、システム内の種々のロケーションに位置するデータを直列化及び非直列化するＳｅｒＤｅｓと呼ばれるデバイスファミリーを利用することにより実現することが好ましい。例えば、デシリアライザ端にクロック修復機能を組み込んだシリアライザ及びデシリアライザにより、バックプレーン３０を横断するシリアルリンクを介してボード間でデータを転送することができる。しかし、本発明は１つのボード上のロケーション間のデータ伝送をも想定している。特に好適な実施形態においては、そのシリアルリンクが低電圧差動信号（ＬＶＤＳ）であるシリアライザ／デシリアライザペアを使用する。例えば図６に示すように、システムにおいてはバックプレーン３０上に固定ポジションが定義され、これらのポジションには入力カード５０’を格納することができる。利用可能なスロットまたはロケーションの残りはＴＲＣカードまたはＭＵＸカード（それぞれ７０’及び６０’）用に確保しておくことが好ましい。入力ボード５０’にはシリアライザ５４が取り付けられ、ＴＲＣカード及びＭＵＸカード（７０’及び６０’）にはデシリアライザ（それぞれ７４及び６４）が取り付けられる。全受信パケットは、任意の宛先カード上の任意の宛先メディアアクセラレイテッドプロセッサ（ＭＡＰ）（例えば６６または７６）にルーティングされ得る。ルーティング情報のこの流れを制御するために、上述の好適なシャーシは共にＣＰＵカード４０、例えばモトローラ７５０ＰｏｗｅｒＰＣベースのＣＰＵカード（特に図４及び７を参照のこと）を取り付けることができる。この技術分野の当業者であれば、他の実施態様も可能であることが理解できるであろう。
【００１６】
図４はＣＰＸ８２１６ＩＰバックプレーンのコネクタ上でのＩＰルーティングを示す図である。図に示すように、各接続は２つの差動ペア、受信（ＲＸ）及び送信（ＴＸ）を含み、それ自体を含む形でスロット毎にポイントツーポイント接続が形成される。さらに、バックプレーン３０を横切る２つの差動ペアが共通クロック基準４７及び同期信号４８を各ボードに配信してシステム同期を維持することが好ましい。
【００１７】
８２１６ＩＰバックプレーンはイーサネット（登録商標）接続用に設計されているため、好適な実施形態においては利用可能な相互接続の内の或る部分のみ（すなわち、送信ラ
イン）を利用しなければならない。これは本発明の１つの好適な構造がデータを一方向にのみ通過させるようになっているためである。コストを下げるために、シリアルＬＶＤＳ送信機５４及び受信機６４及び７４をイーサネットリンクに代えて使用することができる。これにより、イーサネットにおける７５Ｍｂｐｓのペイロードデータレートリンクに対して、ボード間で例えば３２４Ｍｂｐｓまたは２１６Ｍｂｐｓのより高いペイロードデータレートリンクが可能となる。さらにコストを下げるために、図５に示すようにスロットＳ１〜Ｓ４を入力プロセッサ（ＩＮＰ）ボード５０’専用とすれば、残りのスロットＳ５，Ｓ６及びＳ１１〜Ｓ１６は、８２１６ＩＰシャーシにＴＲＣボードまたはＭＵＸボード７０’及び６０’を格納することができる。各ＩＮＰボード５０’が複数（例えば１１）のＬＶＤＳ送信機５４を含む一方で、各ＴＲＣボードまたはＭＵＸボード７０’及び６０’がより少ない数（例えば４）のＬＶＤＳ受信機７４または６４を有することが好ましい。ＴＲＣ７０’の構造について図１３に関連する形で以下にさらに詳細に議論する。
【００１８】
１２０５ＩＰシャーシのバックプレーンは直前に議論した８２１６ＩＰシャーシの性能の内の多くを提供する。例えば、図６の１２０５ＩＰバックプレーン３０’はイーサネット接続用に設計されているため、好適な実施形態においては利用可能な相互接続の内の或る部分のみ（すなわち送信ライン）を利用しなければならない。これは好適な構造がデータを単一方向にのみ通過させるようになっていることにも起因する。コストを下げるために、シリアルＬＶＤＳ送信機５４及び受信機６４及び７４をイーサネットリンクに代えて使用することができる。これにより、２つのボード間で例えば３２４Ｍｂｐｓまたは２１６Ｍｂｐｓのより高いペイロードデータレートリンクも可能となる。スロットＳ１’をＩＮＰボード５０’の格納専用とすれば、スロットＳ２’またはＳ３’はそれぞれ、ＩＮＰボード，ＴＲＣボードまたはＭＵＸボード（５０’，７０’または６０’）の内の１つを格納することができる。最後に、スロットＳ４’がＴＲＣボード７０’またはＭＵＸボード６０’のいずれかを格納する。
【００１９】
図７に好適なＴＭＸの高レベルのブロック図を示す。ＴＭＸは、高精細度（ＨＤ）テレビジョン及び標準精細度（ＳＤ）テレビジョン、アドドロップ多重（Ａｄｄ／Ｄｒｏｐ  ｍｕｌｔｉｐｌｅｘｉｎｇ）、アドバタイズメントスプライシング（ａｄｖｅｒｔｉｓｅｍｅｎｔ  ｓｐｌｉｃｉｎｇ）、ＩＰデータ処理及びスクランブリングのような複数のアプリケーションに対応する。ＴＭＸ２０が受信する入力信号２２は、公知の広く使用されている数多くのフォーマットであり得る。これらの入力信号フォーマットには、例えばＡＳＩ，ＤＨＥＩ及びＤＳ３が含まれる。システムが収容することのできる信号入力及び信号出力の数及び種類は単に設計上の選択の問題であるが、上述の好適なシャーシを利用する場合には、システム内で最大４０までの数のＡＳＩ入力をサポートすることができる。出力データストリームのフォーマットは，ＡＳＩ，ＤＳ３，ＳＭＰＴＥ−３１０ＭまたはＤＨＥＩの組み合わせであればどのようなものであってもよい。
【００２０】
入力プロセッサＩＮＰ５０’の代表的な実施態様を図８に示す。入力プロセッサ（ＩＮＰ）５０’の主要な機能は、複数のデータストリーム（例えば最大１０までの数のＭＰＥＧデータストリーム、好ましくはＭＰＥＧ２）を受け入れ、パケット識別子（ＰＩＤ）のフィルタリング及びエイリアシングを行い、ホストＣＰＵボードが供給するコンフィギュレーションデータに基づいて、データストリームの処理のためのルーティング先を決定することである。図８に示す実施態様においては、ＩＮＰカード５０’は、ＴＲＣまたはＭＵＸをＬＶＤＳドライバ及びシリアルバス３４を介した宛先とし、ＣＰＵをＰＣＩバスを介した宛先とする。通常の受信データパケット長は１８８バイトであるが、送信パケットは１９３バイト長及び３つの構成要素を有することが好ましく、この場合の３つの構成要素は、１バイトの宛先ＭＡＰ＋１８８バイトのコンテンツデータパケット＋４バイトのタイムスタンプである。各宛先ＭＡＰ及び／又は宛先ＭＵＸに対する代表的なサポートされるデータレートは３２４Ｍｂｐｓであり、この場合ペイロードレートは２１６Ｍｂｐｓで
ある。この技術分野の当業者であれば他の実施態様も可能であることは理解できるであろう。
【００２１】
次に図９を参照すると、本発明で使用する好適なデータパケット構成が示される。本発明に従って、受信データについて無効パケットをフィルタリングし、先入れ先出し（ｆｉｒｓｔ−ｉｎ−ｆｉｒｓｔ−ｏｕｔ：ＦＩＦＯ）で処理してＳＲＡＭに書きこむ前にレート変換する。本発明の好適な実施形態に従って、ヘッダ及びフッタをルーティング及びタイムスタンピングのために各コンテンツデータパケット（図９の場合はＭＰＥＧ２データパケット）の先頭に付ける。ヘッダは、例えば１９３バイトパケット（宛先Ｍａｐバイト）の最初のバイトとして設けられ、データパケットを受信するトランスコーダボードまたはマルチプレクサボードの上の特定のプロセッサを宛先とする。フッタは、例えばコンテンツデータパケットに続く４バイトオブジェクトからなり、タイムスタンプとして使用する。このタイムスタンプは受信ボードで処理してプログラムクロック基準（ＰＣＲ）を補正する。この技術分野の当業者であれば他の実施態様も可能であることは理解できるであろう。
【００２２】
図１０は好適な入力プロセッサ５０の構造ブロック図である。この技術分野の当業者であれば他の実施態様も可能であることは理解できるであろうが、プロセッサ５０はこの代表的な実施態様においては、ＳＲＡＭメモリを有するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）として実施される。図１０の実施形態におけるＳＲＡＭにおけるアクセスは５４ＭＨｚの好適なクロックスピードで行なわれる。すぐ下に示す表１にはサポートされる多くの入力データレートがリストアップされている。
【００２３】
【表１】
2005519490.tif 000003
好適なＦＰＧＡにおいては、全ての入力ポートが信号を受信するわけではない場合には、全入力用ワゴンホイールを介さないことで、より高速のデータレートを達成することができる。このような場合は、入力が可能なときにのみワゴンホイールを介すればよい。各ポートのバッファサイズは、例えば５１２パケットである。各メモリアクセスはそれぞれ３２ビット幅で実行されることが好ましく、ＳＲＡＭはパケット境界で動作することが好ましいため、各読出し操作または書込み動作中に１９６バイトを転送することができる。１０の入力の全てが活性状態である場合を例に挙げると、書込み動作には５４ＭＨｚ動作状態で４９サイクルを要し、読出し動作は５４ＭＨｚ動作状態で５４回サイクルを要し、
ワゴンホイールを完了させるために１０倍（１，０３０サイクル）を要することによって各ポートに対応するＳＲＡＭに１９６バイトを書き込むか、或いはＳＲＡＭから１９６バイトを読み出す。
【００２４】
データをパケットメモリＳＲＡＭから読み出す場合、ＰＩＤテーブルＳＲＡＭにアクセスして処理するパケットのＰＩＤエイリアス、宛先ボード、及び宛先ＭＡＰを判断する。ＳＲＡＭは、ＣＰＵによってＰＣＩバスを介して構成される。各アドレスロケーションの定義を図１１に示し、これについてすぐ下で議論する。実際のパケットメモリは図１２に示すように分割され得る。
【００２５】
次に図１１を参照すると、本発明による例示としての入力ボードＰＩＤテーブル１１０が示される。図示のように、ＰＩＤテーブル１１０の各項目は、ＣＰＵ、ＭＡＰ宛先、スロット宛先、及び１３ビットＭＰＥＧ２パケットＰＩＤエイリアス用の高優先度キュー及び低優先度キューからなる。動作時に、ＩＮＰ５０はこのデータを使用してパケットをブロードバンドメディアルータを介して、多くの方法の内のいずれか１つの方法によりルーティングする。例えば、データを１つのボード内のロケーション（複数のロケーション）にルーティングするか、或いは少なくとも１つの他のボードにルーティングする。また、データを（１つのボードに在るか、または複数のボードに在るかによって）１つのＭＡＰまたは複数のＭＡＰ、及び／又はＣＰＵにルーティングする。この技術分野の当業者であれば、この明細書の開示に基づき、他の実施態様及び他のルーティング方法も可能であることを理解できるであろう。
【００２６】
メモリデバイスにアクセスする代表的な方法１２０をメモリパーティションと共に図１２に示す。メモリアクセスは、ポート番号とＰＩＤ番号とを連結したもの（ｃｏｎｃａｔｅｎａｔｉｏｎ）である。ポートの上位４ビット及びＰＩＤの１３ビットによって、１７ビットのアドレスフィールドが形成される。データ構造及びデータコンテンツは図１１に示される。
【００２７】
本発明の一実施形態によるトランスコーダ（ＴＲＣ）７０を図１３に示す。そこに示すように、ＴＲＣ７０の基本機能は４つのＬＶＤＳデータストリームを受け入れることと、これらのストリームを５つのＭＡＰプロセッサ７６の内の１つに送信することである。本実施形態においては、上述のように、ＴＲＣ７０が受信するデータパケットは１９３バイト長であることが好ましく、このパケットは、１バイトの宛先ＭＡＰ識別子、１８８バイトのＭＰＥＧ２コンテンツパケット、４バイトのタイムスタンプからなる。特に好適な実施形態においては、ＴＲＣは、ＴＲＣ７０のＭＡＰプロセッサの内の１つに存在するそのような機能のために記述された特別なコードに基づいた、改良型のＭＵＸカードとして構成されており、残りの４つのＭＡＰプロセッサはトランスコーダとして機能する。コストを下げるために、ＴＲＣ７０はそれに結合されたＲＯＭを備える。これによりＴＲＣは全システムに対するマスタークロックとして機能し（したがってバックプレーンへの基準クロック（２７／４ＭＨｚ）を駆動する）、タイムスタンプ同期信号を介して終了カウント時に全ボードを同期させることもできる。ＤＨＥＩ周波数及び２７ＭＨｚは４４．７３６ＭＨｚクロックから数学的に制御される発振器（ＮＣＯ）を介して生成される。別の実施形態においては、ＴＲＣはマスタークロックジェネレータとなるようには構成されない。この別の実施形態においては、システムはバックプレーンから２７／４ＭＨｚのクロックをタイムスタンプ同期信号と共に受け入れ、そのタイムスタンプカウンタを同期信号に同期させる。
【００２８】
次に図１３を続けて参照すると、この図に示すＭＡＰプロセッサ７６はコードダウンロード、コンフィギュレーション、量子化を受け入れ、ステータス特性及びバッファ特性をＰＣＩバスを介して供給する。ＭＡＰプロセッサの各々は所定のアルゴリズムに従ってビ
デオパケットに対してトランスコーディングを実行して出て行くデータストリームを圧縮する機能を有する。図１３の好適なトランスコーダの実施態様においては、ＭＡＰバッファは関連する全てのオーディオまたはデータエレメントストリームを遅延させるため、これらはコード変換されたビデオデータと共に集められる。本発明のこの特徴に従って、ビデオをトランスコーディングした（そしてアド−インサーションのような他の処理を実行した）後に、ＰＣＩを介してＭＵＸ  ＭＡＰに再度組立てられたビットストリームを送信する。
【００２９】
図１４に示すように、時分割多重方式を利用して図１０のＳＲＡＭ９１からのデータにアクセスしてこの方式を大容量バッファとして機能させることが好ましい。これによりＳＲＡＭへのアクセスを１０の細部（各入力ポートに対して１つ）に効率的に分割することができる。
【００３０】
ここで本発明の好適な実施形態はＭＰＥＧ２パケットのようなデジタルパケットをシャーシのボード間でシリアル差動プロトコルを使用して関連する技術分野で可能であったレートよりも高いレートで転送する装置及び方法を提供することを理解されたい。本発明は、例えばＭＰＥＧ２パケットを効率的にバックプレーンを横切る全てのボード上の全ての宛先ＭＰＥＧ２処理エンジンにルーティングする問題に関して解決策を提供する。本発明の解決策により、ボード間で並列データを送信するためのカスタムバックプレーン設計がデスクリートハードウェアと共に備えるべき関連技術要件を満たす必要が無くなる。それに代えて、本発明は全てのスロットから全てのスロットへのＩＰデータトラフィック用に特別に設計されたバックプレーンアーキテクチャを好適な形で使用する。ＭＰＥＧ２パケットのような複数のデータパケット（例えば１０個のそのようなパケット）を１つ以上の全ての所望の宛先にルーティングするには大量の帯域幅及びメモリ管理を必要とするため、本発明はラウンドロビンスキームを使用するハードウェアを提供する。特に、少なくとも２つのメモリモジュールを利用する。１つのモジュールには最大Ｎ個までのＰＩＤエイリアス（ここで例えばＮ＝８１９２）を複数（例えば１０）のパケット化データ（例えばＭＰＥＧ２）トランスポートストリーム入力の各々に対して格納することができる。第２のメモリモジュールはこのデータのバッファとなる。複数の入力の各々はそれ固有の変化するレートであり得、その場合入力データストリームは共通の２７ＭＨｚクロック周波数に同期させられる。次にＰＩＤフィルタリングを適用して不要なＰＩＤを取り除き、各ＰＩＤ宛先のルックアップを設定する。
【００３１】
データをメモリ構造に（例えば１０の）入力の各々に対する専用タイムスロットを使用して供給することが好ましい。データのＰＩＤを更新し、宛先ロケーションを決定した後、データを大容量バッファとして機能するワゴンホイール型メモリ構造に転送する。受信データパスの各々に対して時間を分割（例えば１０に）し、次に２つにさらに細分して書込みサイクル、その後に読出しサイクルが続く。ポインタを（例えば１０の）データパスの読出し及び書込みの各々に対して維持する。書込みは１９６バイトパケットとして行なわれる。これは５４ＭＨｚで動作する３２ビット幅データバスの４９サイクルに対して行なわれる。
【００３２】
データストリームがメモリモジュールから回収されようとするとき、リードサイクルタイムスロットのそれぞれがアクセスされる（これも５４ＭＨｚで）。読み出される第１の４バイトは宛先スロット、及びその宛先スロット上の宛先データパケット処理デバイスを示す。次にデータを先入れ先出し（ＦＩＦＯ）レジスタに転送してデータが２７ＭＨｚレート、８ビット幅に戻るように変換することが好ましい。次に、変換したデータをＬＶＤＳ送信機に供給して、例えばＭＰＥＧ２ビットストリームとなるデータストリームをシリアルに送信する。送信パケットは１９３バイト長を有することが好ましい。
【００３３】
開示した実施形態の内の１つの実施形態において、モトローラＭＣＧ８２１６ＩＰの１６スロットシャーシを使用してボード間のデータ経路とする。この好適なハードウェア解決策により、システムにおいてパケットを入力ボードの複数の入力ポートのいずれか１つから全ての他のボード上の全てのＭＰＥＧ２処理エンジンに送信することができる。低電圧差動信号（ＬＶＤＳ）送信機を入力ボード上に設け、ＬＶＤＳ受信機を他のボード上に設ける。ヘッダ及びフッタは、ルーティング及びタイムスタンプのために各データパケットの先頭に設けることが好ましい。図１３に示すトランスコーダの実施形態においては、このヘッダは１９３バイトパケットの第１バイトに設け、このヘッダを使用して各トランスコーダボード上の５つのプロセッサの内の特定の１つを宛先とする。カスタマイズされたフッタは全１９３バイトパケットの最後の４バイトから構成されることが好ましく、タイムスタンプとなる。このタイムスタンプは２枚のカード（例えば入力プロセッサカードとトランスコーダカード）間で同期させられるフリーランカウンタから取り出すことができる。受信端では、第１バイトを使用してトランスコーダボード上の５つのプロセッサの内の１つにコンテンツをルーティングし、次に第１バイトを取り除く。受信ボード上のプロセッサは最後の４バイトのタイムスタンプを使用してプログラムクロック基準（ＰＣＲ）を補正する。このハードウェア解決策により、システムコストを最小にするのみならず、データ転送スピードを最適化することができる。これは、入力における１つのメモリルックアップによりＭＵＸ／ＴＲＣボードにおいて追加の下流方向へのルーティングがスムーズに行われるためである。シャーシは変形コンパクトＰＣＩシャーシが好ましく、このＰＣＩシャーシはＩＰ内部配線を収納し、シリアル相互接続用の専用スロットを使用しているので他の重要なタスクにＰＣＩ帯域幅を開放することができる。
【００３４】
本発明を現時点で最も実用的で好適な実施形態と考えられるものに関連する形で記載してきたが、本発明は開示した実施形態に限定されるのではなく、添付の請求項の技術思想及び技術範囲に含まれる種々の変形及び等価構成にも及ぶものと考えられるべきである。上述の記載に関して、例えばサイズ、材料、形状、形式、動作機能及び動作方法、アセンブリ及び使用の変形を含む本発明の種々の構成部分の最適な寸法上の関係がこの技術分野の当業者には容易に理解されると考えられ、さらに図に示され、本明細書に記載されたこれらの構成部分と等価関係にあるもの全てが添付の請求項に含まれるものと考えられることを理解されたい。したがって、今まで述べてきたものが本発明の原理の例示であって、全てを網羅したものではない記載と考えられるべきである。
【図面の簡単な説明】
【００３５】
【図１】ＢＭＲが種々の他の装置と関連する形で示される、本発明によるトランスポートマルチプレクサの使用を示す図である。
【図２】本発明の一実施形態によるＴＭＸバックプレーン用の代表的なデータ転送スキームを示す図である。
【図３】本発明の好適な実施形態による代表的なＴＭＸにおけるインターネットプロトコル（ＩＰ）バスの使用を示すブロック図である。
【図４】図２のＴＭＸに使用するバックプレーンのコネクタ上でのＩＰルーティングを示す図である。
【図５】図３のＴＭＸ用のＩＰバス、及び特に、大型シャーシ内の入力（ＩＮＰ）ボード、トランスコーダＴＲＣボード及び／又はマルチプレクサ（ＭＵＸ）ボード、中央処理装置（ＣＰＵ）ボード及びホットスワップ制御装置（ＨＳＣ）ボードを示す図である。
【図６】本発明の別の実施形態による、小型シャーシ用の図５に示すＩＰバスの概要を示す図である。
【図７】本発明の好適な実施形態によるＴＭＸの高レベルのブロック図である。
【図８】図７のＴＭＸに使用可能な、代表的な入力プロセッサボードのブロック図である。
【図９】ルーティングヘッダ（１バイト）、ＭＰＥＧ２パケット（１８８バイト）及び追跡タイムスタンプ（４バイト）を含む、本発明の好適な実施形態が使用するデータパケット構成を示す図である。
【図１０】入力プロセッサをフィールドプログラマブルゲートアレイ（ＦＰＧＡ）として実装した場合の機能ブロック図である（このＦＰＧＡは図１４のＴＤＭアドレス指定方法を利用）。
【図１１】本発明の好適な実施形態が使用する代表的なＰＩＤテーブルを示す図である。
【図１２】本発明の入力プロセッサにおける例示としてのメモリアクセス方法をメモリパーティションと共に示す図である。
【図１３】本発明の好適な実施形態による低電圧差動信号（ＬＶＤＳ）受信機を有するトランスコーダボードのブロック図である。
【図１４】入力プロセッサメモリのアドレスを指定するために使用可能な、本発明による時分割多重（ＴＤＭ）方法を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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