(57)【要約】金属層（２４０）、（２４２）の種類および厚みが下にあるシリコン含有領域の特性に適するように、異なる金属層（２４０）、（２４２）が、シリコン含有領域に連続してたい積される方法を開示する。その後、シリコン含有領域の導電率を上げるため、金属を金属シリサイドに変換するための熱処理が実行される。このようにして、各半導体素子のデバイス性能または複数の半導体素子の全面的な性能を著しく改善するように、それぞれ特定のシリコン含有領域に適するシリサイド部分（２４１）、（２４３）を形成することができる。さらに、異なるシリサイド部分（２４１）、（２４３）（少なくとも１つのシリサイド部分は貴金属を含む）がその中に形成される、少なくとも２つのシリコン含有領域を含んでいる半導体デバイスが開示される。
2005519468.tif 000002
【特許請求の範囲】
【請求項１】
その上に形成された第１シリコン含有領域および第２シリコン含有領域を有する基板（２０１）を提供するステップと、
前記第１シリコン含有領域上に第１金属層（２５０）を選択的に形成するステップと、
前記第２シリコン含有領域上に第２金属層（２４２）を選択的に形成するステップと、
少なくとも部分的に、前記第１金属層（２４０）を第１金属シリサイド（２４１）に変容し、前記第２金属層（２４２）を第２金属シリサイド（２４３）に変容すべく、前記基板（２０１）を熱処理するステップと、を含み、
前記第１金属シリサイド部分（２４１）および第２金属シリサイド部分（２４３）は、その構成および厚みの少なくとも１つにおいて互いに異なる、
半導体デバイスを製造する方法。
【請求項２】
前記第１金属層を選択的に形成するステップは、
前記第１シリコン含有領域および第２シリコン含有領域上に前記第１金属層（２４０）をたい積するステップと、
前記第１シリコン含有領域上にレジストマスク（２５０）を形成するステップと、
前記第２シリコン含有領域から前記第１金属層（２４０）を除去するステップとを含む、請求項１記載の方法。
【請求項３】
前記第２シリコン含有領域上に前記第２金属層を選択的に形成するステップは、
前記第２シリコン含有領域および前記レジストマスク（２５０）上に前記第２金属層（２４２）をたい積するステップと、
前記レジストマスク（２５０）を除去するステップとを含む、請求項２記載の方法。
【請求項４】
前記第２金属層（２４２）をたい積するステップは、前記レジストマスク（２５０）のステップカバレッジが最小になるように前記金属のたい積を制御するステップを含む、請求項３記載の方法。
【請求項５】
前記ステップカバレッジは、金属粒子を前記基板（２０１）に実質的に垂直に打ち込む蒸着技術を使用することによって減少する、請求項４記載の方法。
【請求項６】
前記第２金属層（２４２）のたい積中に前記基板（２０１）に打ち込まれる金属粒子の方向性は、コリメータを使用することまたは前記第２金属層（２４２）のたい積中に使用される磁場および電界を制御することの少なくとも１つによって制御される、請求項４記載の方法。
【請求項７】
前記第１金属層（２４０）と前記第２金属層（２４２）の金属の種類および層の厚み、前記熱処理の温度、および前記熱処理の所要時間の少なくとも１つは、第１シート抵抗および第２シート抵抗がそれぞれ予め定められた範囲内にあるように、前記第１シリサイド部分（２４１）および第２シリサイド部分（２４３）における前記第１シート抵抗および第２シート抵抗を得るように選択される、請求項１記載の方法。
【請求項８】
前記第１金属層（２４０）および第２金属層（２４２）の少なくとも１つは、コバルト、チタン、タンタル、ジルコニウム、ニッケル、タングステン、貴金属およびこれらの組み合わせのうち、少なくとも１つを含む、請求項１記載の方法。
【請求項９】
前記第１シリコン含有領域は、少なくとも１つのｎチャネル電界効果トランジスタ（２１０）を含んでおり、
前記第２シリコン含有領域は、少なくとも１つのｐチャネル電界効果トランジスタ（２３０）を含んでいる、請求項１記載の方法。
【請求項１０】
基板（２０１）上に提供される第１シリコン含有領域および第２シリコン含有領域上に、第１金属層（２４０）を形成するステップと、
前記第１シリコン含有領域を被覆すると共に、前記第２シリコン含有領域を露出させるべく、レジストマスク（２５０）を形成するステップと、
前記第２シリコン含有領域から、前記第１金属層（２４０）を除去するステップと、
前記第２シリコン含有領域および前記レジストマスク（２５０）上に、第２金属層（２４０）をたい積するステップと、
前記レジストマスク（２５０）を除去するステップと、
前記第１シリコン含有領域および第２シリコン含有領域中にそれぞれ第１シリサイド部分（２４１）および第２シリサイド部分（２４３）を形成すべく、前記第１金属層（２４０）および第２金属層（２４２）と、前記第１領域および第２領域中に含まれるシリコンとの間の化学反応を開始するステップと、
を含む、半導体デバイスを製造する方法。
【請求項１１】
前記第２金属層（２４２）をたい積するステップは、前記レジストマスク（２５０）のステップカバレッジが最小となるように、前記金属のたい積を制御するステップを含む、請求項１０記載の方法。
【請求項１２】
前記ステップカバレッジは、金属粒子を前記基板（２０１）に実質的に垂直に打ち込む蒸着技術を使用することによって減少される、請求項１１記載の方法。
【請求項１３】
前記第２金属層２４２のたい積中に前記基板（２０１）に打ち込まれる金属粒子の方向性は、コリメータを使用することまたは前記第２金属層（２４２）のたい積中に使用される磁場および電界を制御することの少なくとも１つによって制御される、請求項１０記載の方法。
【請求項１４】
結晶構造、寸法、ドーパント濃度およびドーパント分布のうち、少なくとも１つにおいて互いに異なる第１シリコン含有領域および第２シリコン含有領域がその中に形成された基板（２０１）を提供するステップと、
前記第１シリコン含有領域および第２シリコン含有領域上に、第１金属層（２４０）をたい積するステップと、
前記第１シリコン含有領域を露出させると共に、第２シリコン含有領域を被覆すべく、レジストマスク（２５０）を形成するステップと、
前記第１シリコン含有領域から前記第１金属層（２４０）を除去するステップと、
前記第１シリコン含有領域および前記レジストマスク（２５０）上に、第２金属層（２４２）をたい積するステップと、
前記レジストマスク（２５０）を除去するステップと、
前記第１シリコン含有領域および第２シリコン含有領域のそれぞれに、第１シリサイド部分（２４１）および第２シリサイド部分（２４３）を生成すべく、前記基板（２０１）を熱処理するステップであって、前記第１金属層（２４０）および第２金属層（２４２）中の材料の種類および前記熱処理のプロセス・パラメータは、前記第１シリサイド部分および第２シリサイド部分の深さを調整するように選択されるステップと、
を含む、半導体デバイスを形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して集積回路の製造の分野に関し、特に、半導体領域のシート抵抗を減少するために、半導体領域の上にメタルシリサイド部分を有する半導体デバイスおよびこれらの半導体デバイスを製造する方法に関する。
【背景技術】
【０００２】
現在の超高密度集積回路においては、デバイス構造（device feature）はデバイスの性能および機能性を上げるため、どんどん縮小されている。
しかしながら、加工寸法（パターン寸法）（feature size）をシュリンクすることは、縮小した加工寸法によって得られる利点を部分的に相殺し得る、ある問題を必然的に伴う。
一般に、例えばトランジスタ素子の加工寸法を縮小することは、トランジスタ素子中のチャネル抵抗を下げることとなり、より電流が流れやすくなると共に、トランジスタのスイッチング速度を上げることになる。
しかしながら、これらのトランジスタ素子の加工寸法を縮小する際には、加工寸法の縮小に伴って電気配線および接触領域の断面積が減少するので、これらの電気配線および接触領域、すなわち、トランジスタ素子の周りに電気的接触を提供する領域の電気抵抗が増加することが主要な問題になる。
しかしながら断面積は、電気配線および接触領域に含まれる物質の特性と共に、それぞれの配線または接触領域の抵抗を決定する。
【０００３】
上述した問題はこの点に関して、トランジスタのソース領域とドレイン領域の間のゲート電極の下に形成される電界効果トランジスタのチャネルの拡張部のように、クリティカルディメンジョン（ＣＤ）とも呼ばれる、典型的な加工寸法（critical feature size）について起こり得る。
一般的にチャネル長と呼ばれる、チャネルのこの拡張部を縮小することは、ゲート電極とチャネルの間のキャパシタンスがより小さくなることにより、および、より短いチャネルの抵抗の低下により、トランジスタ素子の立ち下がりおよび立ち上がり時間に関するデバイスの性能を、著しく改善し得る。
しかしながら、チャネル長をシュリンクすることは、一般にポリシリコン、およびトランジスタのドレインおよびソース領域への電気的接触を許容する接触領域から作られる電界効果トランジスタのゲート電極のような、任意の電気配線のサイズを縮小することをさらに要し、従って、電荷キャリア移動（charge carrier transportation）に利用できる断面積を減少する。
その結果、減少した断面積が、配線および接触領域を形成する物質の電気的特性を改善することにより補償されなければ、ゲート電極やドレインおよびソース接触領域のような電気配線や接触領域は、より高い抵抗を示す。
【０００４】
したがって、基本的にシリコンのような半導体材料で構成される導電性の領域の特性を改善することは、特に重要である。
例えば、現在の集積回路において、電界効果トランジスタ、コンデンサその他これに類するもののような個々の半導体デバイスは、主としてシリコンをベースとしており、個々のデバイスはシリコン配線および金属配線によって接続される。
金属配線の抵抗率は、一般に使用されているアルミニウムを例えば銅に置換することによって改善し得るが、シリコンを含む半導体配線および半導体接触領域の電気的特性の改良が必要とされる場合、プロセスエンジニアは困難な課題に直面する。
【０００５】
シリコンを含む半導体領域の電気的特性を改善することに関する問題をより詳細に説明するため、図１ａおよび図１ｂに、例えば複数個のＭＯＳトランジスタを含む集積回路を製造する典型的なプロセスを示す。
【０００６】
図１ａにおいて、半導体構造１００は、基板１０１（例えばシリコン基板）を含んでいる。この基板１０１中には、第１半導体素子１１０および第２半導体素子１３０が形成されている。
第１半導体素子１１０は、図１ａに示されるように、ｎチャネルトランジスタのような第１の導電型の電界効果トランジスタを表わすと共に、第２半導体素子１３０は、ｐチャネルトランジスタのような第２の導電型の電界効果トランジスタを表わしてもよい。
第１半導体素子１１０は、二酸化ケイ素のような絶縁材料から作られ、基板１０１中に活性領域１１２を定義するシャロー・トレンチ分離（ＳＴＩ）１１３を含む。
ゲート電極１１５は、活性領域１１２からゲート電極１１５を分離するゲート絶縁層１１８上に形成される。
例えば二酸化ケイ素または窒化ケイ素で作られたスペーサ素子１１６は、ゲート電極１１５の側壁に配置される。
活性領域１１２にはソース領域とドレイン領域１１４が形成され、ソース領域とドレイン領域１１４は、第１半導体素子１１０のオペレーションの間にドレイン領域およびソース領域間に形成される導通チャネルに接続するのに必要とされる、適切なドーパント分布（dopant profile）を示す。
【０００７】
第２半導体素子１３０は、基本的に第１半導体素子１１０と同じ部分を含んでおり、対応する部分は、１１０番代と１３０番代の相違があるものの、一桁部分については同一の符号によって表示される。
前述したように、第２半導体素子１３０は、例えば、導電型、すなわち、活性領域１１２および１３２中で提供されるドーパントの種類および濃度、ゲート長としても呼ばれるゲート電極の横方向の拡張部、断面積およびこれに類するものにおいて、第１半導体素子１１０と異なる。
さらに、図１ａおよび図１ｂ中の第１半導体素子１１０および第２半導体素子１３０はトランジスタ素子として記載されるが、第１半導体素子１１０および第２半導体素子１３０は、電荷キャリア移動に使用されるシリコン含有領域を表わし得ることは、注目されるべきである。
例えば、比較的長いポリシリコン配線は、シングルチップ領域の異なる位置上の半導体素子を接続し、これらのポリシリコン配線は、第１半導体素子１１０、第２半導体素子１３０と考えられ、これらの電気的特性は、信号の伝播遅延に関するデバイスの性能を上げるように、改善されるべきである。
【０００８】
再度図１ａを参照すると、第１半導体素子１１０および第２半導体素子１３０のゲート長は特に、これらのデバイスのチャネル長を決定する。それゆえ、既に指摘したように、第１半導体素子１１０および第２半導体素子１３０の電気的特性に著しい影響を与える。これにより、ゲート長の減少は、ゲート電極１１５、１３５の断面積の減少に起因してゲート電極１１５、１３５の抵抗を増加することになる。
【０００９】
半導体構造１００を形成するための典型的なプロセス・フローは、次のステップを含む。
周知のフォトリゾグラフィ技術によってシャロー・トレンチ分離１１３、１３３を形成した後、活性領域１１２、１３２中に必要なドーパント濃度を生成すべく、注入ステップが実行される。
続いて、設計要件に従ってゲート絶縁層１１８、１３８を形成する。
その後、ゲート電極１１５、１３５を、パターニングにより形成する。例えば、精巧なフォトリゾグラフィおよびトリム・エッチング方法によって、ポリシリコン層を形成する。
その後、いわゆるソースおよびドレイン領域１１４、１３４内にソースおよびドレイン拡張部を形成するさらなる注入ステップが実行されると共に、たい積および異方性エッチング技術によってスペーサ素子１１６、１２６を形成する。
スペーサ素子１１６、１２６は、これらの領域で必要とされる高濃度ドーパントを生成するためにソース領域およびドレイン領域１１４、１３４中にドーパント粒子を注入する後の注入ステップにおいて、注入マスクとして使用される。
ドーパント濃度は、図１ａの鉛直方向（以下、深さ方向とする。）と同様に、図１ａの水平方向、すなわちゲート電極１１５、１３５の長さ方向において、異なる。
ソース領域およびドレイン領域１１４、１３４のドーパント分布は、はっきりした境界を有する領域として記載されているが、ドーパント分布は実際には、打込原子を活性化すると共に注入ステップによって引き起こされた結晶の損傷を直すために実行される、注入プロセスおよび後のアニーリング・ステップの性質（nature）により、連続的に変化する。
通常、第１半導体素子１１０および第２半導体素子１３０の他のパラメータと一致するようにドーパント分布を選択する必要がある。
例えば、短いゲート長、および、それゆえ短いチャネル長は、いわゆる「短チャネル効果」を回避すべく、「浅い（shallow）」ドーパント分布を必要とする。
したがって、深さ方向の濃度のピークは、ドレイン領域およびソース領域１１４、１３４の表面の数百ナノメータ下に位置し得る。
さらにｐチャネルトランジスタは、ｎチャネルトランジスタ素子とは異なるドーパント分布を必要とし得る。
【００１０】
前述したように、ゲート電極１１５、１３５の断面積（ソース領域およびドレイン領域１１４、１３４上の接触領域ともポリシリコン配線ともみなされ得る）は、第１半導体素子１１０および第２半導体素子１３０の電気的特性に大きな影響を及ぼす。
一般にこれらのデバイス領域は、結晶、多結晶およびアモルファス構造中のシリコンのような半導体材料を主として含んでいるので、これらの領域は通常ドーパントを含んでいるが、例えば金属配線と比較してかなり高い抵抗値を示す。
したがってこれらの領域は、これらの領域の導電性を高めるように処理され、これによってデバイスの全面的な性能が改善される。
【００１１】
この目的のため、図１ａに示すように、金属層１４０が第１半導体素子１１０、１３０上にたい積される。
典型的に金属層１４０は、チタン、コバルトまたはその他の耐火金属を含む。
その後、例えば、急速熱アニーリング（rapid thermal annealing）のような第１熱処理が、ソース領域およびドレイン領域１１４、１３４、ゲート電極１１５、１３５中のシリコンと、金属層１４０中に含まれる金属との間の化学反応を起こす（initiate）べく、実行される。
例えば、金属層１４０が実質的にコバルトを含む場合、第１熱処理の平均温度は、比較的高い抵抗率を示す準安定の（meta-stable）コバルト・シリコン化合物を生成すべく、約４００℃に設定され得る。
スペーサ素子１１６、１３６、シャロー・トレンチ分離１１３、１３３に含まれるシリコンは、二酸化物または窒化物の形態で化学結合しているので、金属層１４０の金属は、スペーサ素子１１５、１３６およびシャロー・トレンチ分離１１３、１３３の物質と実質的に反応しない。
第１熱処理の後、下にある物質と反応していない金属層１４０の物質は、例えば選択的なウェットエッチング・プロセスによって除去される。
その後、準安定のメタルシリコン化合物をメタル・シリサイドに変換すべく、例えば、第１アニーリング・ステップよりも高い温度で実行される第２急速熱アニーリング・ステップのような第２熱処理が実行される。
上述した例においてコバルトが使用される場合、コバルト二ケイ化物（cobalt disilicide）が第２アニーリング・ステップにおいて形成される。
メタル・シリサイドは、約５から１０倍だけ、ドープされたポリシリコンのシート抵抗よりも著しく低い抵抗を示すと共に、準安定のメタルシリコン化合物よりも著しく低い抵抗を示す。
【００１２】
図１ｂは、それぞれのソース領域およびドレイン領域１１４、１３４およびゲート電極１１５、１３５上に形成された金属シリサイド領域１４１を有する、最終的に得られる第１半導体素子１１０および第２半導体素子１３０を、概略的に示す図である。
金属シリサイド領域１４１は、第１半導体素子１１０および第２半導体素子１３０の電気的特性を著しく改善するが、従来のプロセスフローでは、第１半導体素子１１０および第２半導体素子１３０の要求を満たすように金属シリサイド領域１４１を形成しなければならない。その結果、第１半導体素子１１０のシリサイド領域１４１の特性を最適化することは、第２半導体素子１３０のシリサイド領域１４１の作用に悪影響を与える（同様に、第２半導体素子１３０のシリサイド領域の特性の最適化は、第１半導体素子１１０の作用に悪影響を与える）ので、まだ改良する余地がある。
【００１３】
したがって、異なる半導体素子のため、導電性の半導体領域の特性をそれぞれ最適化できる半導体およびその製造方法が望まれている。
【発明の開示】
【００１４】
本発明は概して、半導体デバイスおよび半導体デバイスを製造する方法に関する。この半導体デバイスのシリコン含有領域は、これらの領域の電気的特性を高めるべく、金属シリサイド部分を有している。この金属シリサイド部分の材料の種類および（または）厚みは、半導体デバイスの性能をさらに最適化するためにこれらの異なる半導体領域において必要とされる電気伝導率を得るべく、異なる領域においてそれぞれ調節される。
【００１５】
本発明のある実施形態の１つによれば、半導体デバイスを製造する方法は、第１シリコン含有領域および第２シリコン含有領域がその上に形成された基板を提供するステップを含む。
この方法は、第１シリコン含有領域上に第１金属層２５０を選択的に形成するステップと、第２シリコン含有領域上に第２金属層２４２を選択的に形成するステップをさらに含む。
さらに、少なくとも部分的に、第１金属層２４０を第１金属シリサイド２４１に変容（transform）し、第２金属層２４２を第２金属シリサイド２４３に変容すべく、前記基板２０１上で熱処理が実行される。この第１金属シリサイド部分２４１および第２金属シリサイド部分２４３は、その構成および厚みの少なくとも１つにおいて互いに異なる。
【００１６】
本発明のさらなる実施形態の１つによれば、半導体デバイスを製造する方法は、基板上に提供される第１シリコン含有領域および第２シリコン含有領域上に、第１金属層２４０を形成するステップを含む。
さらに、第１シリコン含有領域を被覆すると共に、第２シリコン含有領域を露出させるべく、第１金属層が第２シリコン含有領域から選択的に除去され、レジストマスクが形成される。
加えて、この方法は、第２金属層２４０をたい積するステップと、レジストマスク２５０を除去するステップとを含む。
さらに、第１金属層および第２金属層と、前記第１領域および第２領域中に含まれるシリコンとの間の化学反応を開始するステップを含む。
【００１７】
本発明のさらに異なる実施形態の１つによれば、結晶構造、寸法、ドーパント濃度およびドーパント分布のうち、少なくとも１つにおいて互いに異なる第１シリコン含有領域および第２シリコン含有領域がその中に形成された基板２０１を提供するステップを含む。
さらにこの方法は、第１シリコン含有領域および第２シリコン含有領域上に、第１金属層２４０をたい積するステップと、第１シリコン含有領域を露出させると共に第２シリコン含有領域を被覆すべく、レジストマスク２５０を形成するステップとを含む。
さらに、この第１金属層は、第１シリコン含有領域から除去され、第２金属層がこの基板上にたい積される。
その上、本発明は、レジストマスクを除去するステップと、第１シリコン含有領域および第２シリコン含有領域のそれぞれに、第１シリサイド部分および第２シリサイド部分を生成すべく、基板２０１を熱処理するステップと、を含む。この第１金属層２４０および第２金属層２４２中の材料の種類と、熱処理のプロセス・パラメータは、第１シリサイド部分および第２シリサイド部分の深さを調整するように選択される。
【００１８】
本発明は、添付の図面と共に、詳細な説明を参照することによって理解することができる。図面中、類似する参照符号は、類似する要素を示す。
本発明は、様々な変形および代替形態をとることが可能であるが、この中の特定の実施例を図面に記載した例で示し、詳細に説明する。  
しかしながら、本図面および詳細な説明は、発明を開示された特定の形式に制限するものではない。それどころか、添付の請求項によって定義されるような本発明の趣旨およびその範囲内にある修正例、均等物および代替物に及ぶ。
【発明の実施の形態】
【００１９】
本発明の一例となる実施形態について、以下に説明する。
明確化のために、実製品のすべての特徴点が、この明細書に記述されるとは限らない。
このような実製品の開発では、開発者の特別の目的を達成するために、実施の度に変化する、システムおよびビジネスに関連するような制限に応じて、実施に特有の多数の決定を下さなければならない。
さらに、そのような開発努力は、複雑で時間を消費する可能性があるが、それにも拘わらず、この開示から利益を受ける技術分野における当業者にとってはそれが定例のことである。
【００２０】
図２ａないし図２ｆには、本発明の実施形態の一例が記載されており、既に指摘したように、２つ以上の異なる導電性のシリコン含有領域は、シリサイド部分を有する。このシリサイド部分の材料の種類および（または）厚みは、これらの領域の導電率を改善するように相応して設計されている。
例えば、２つの異なるダイ領域を接続する長いシリコン配線（一方のシリコン配線の断面積が他方のシリコン配線の断面積よりも大きい）について同様の信号の伝播遅延を得ることが必要な場合、本発明に従って、全面的な特性を改善すると共に異なる断面積を実質的に補うべく、異なるシリサイド部分がこれらのシリコン配線上に形成される。
これと同じことが、通常、ドーパント分布、およびシリサイド部分とドープされたシリコン含有領域の間の界面において電荷キャリアが生じる異なるバリア高さを有する、ｎチャネルトランジスタおよびｐチャネルトランジスタのような異なる種類のトランジスタ素子に適用される。
この場合、本発明はまた、デバイスの性能を個別に最適化すべく、対応するシリサイド部分をデバイス中に適切に形成することを可能にする。
同様に、一般に短チャネルデバイスは長チャネルデバイスと異なる種類のシリサイド部分を必要とする。これは、例えば、長チャネルデバイスでは、比較的浅い接合が必要とされる短チャネルデバイスよりも、ドーパント濃度のピークがドレインおよびソース領域の深いところに位置しているためである。
本発明は、特に金属シリサイドのバリアの高さが、トランジスタ・デバイスの活性領域に存在しているドーパントの型と対応するように選択されている場合、ドーパント濃度のピークが電荷キャリアについて最小の境界抵抗（transition resistance）を得るように配置された深さに達するように、シリサイドされた部分を個々に調節することを可能にする。
したがって、以下の詳細な説明では、第１半導体素子および第２半導体素子は、対となる相補形トランジスタを表わすものとして参照されるが、本発明は、個々の半導体領域の性能を改善するか、または半導体デバイスの全面的な性能を改善すべく、それぞれ適するシリサイド部分を得るためにシリコン含有領域に要求されることをすべて扱う。
【００２１】
図２ａにおいて、半導体構造２００は、基板２０１、例えばシリコン基板または半導体素子の構成に適する他の基板、を含む。
基板２０１においては、第１半導体素子２１０は、シャロー・トレンチ分離２１３によって定義された活性領域２１２を含む。
ゲート電極２１５は、ゲート絶縁層２１８によって活性領域２１２から分離される。
二酸化ケイ素または窒化ケイ素のような絶縁材料からなるスペーサ素子２１６は、ゲート電極２１５の側壁の隣接して形成される。
活性領域２１２においては、ソースおよびドレイン領域２１４が形成される。
【００２２】
半導体構造２００はさらに、第１半導体素子２１０と基本的に同一の構成要素を含む第２半導体素子２３０を含む。
したがって、２１０番代か２３０番代かの違いはあるが、対応する部分は一桁部分において同じ符号によって表示される。
第１半導体素子２１０および第２半導体素子２３０は全く同様のものとして記載したが、第１半導体素子２１０および第２半導体素子２３０は、互いに上記に指摘したような点で異なることを認識すべきである。
すなわち、第１半導体素子２１０および第２半導体素子２３０は、例えばチャネル導電性、チャネル長、基板２０１中の位置およびこれに類する型において異なる、異なる種類の電界効果トランジスタを示していてもよい。
さらに、第１半導体素子２１０および第２半導体素子２３０は、基板２０１中の異なる領域を接続するポリシリコン配線のような、シリコン配線を示していてもよい。または、ドーパントの種類、ドーパント濃度、寸法（すなわち、長さまたは断面積）、結晶構造（すなわち、多結晶構造、結晶構造、アモルファス構造、およびこれらに類するもの）において異なる、複数のシリコン配線を示していてもよい。
【００２３】
第１金属層２４０は、第１半導体素子２１０および第２半導体素子２３０上にたい積される。
第１金属層２４０は、第１半導体素子２１０中に形成されるべきシリサイド部分が、本質的に必要とされる電気的特性を示すように、所定の種類の材料を含み、所定の厚みでたい積される。
例えば、ある実施形態では、第１金属層は、比較的低い電気的な抵抗を有する金属シリサイドを形成するため、シリコンと反応するコバルト、チタン、ジルコニウム、タングステン、ニッケルまたはその他の耐火金属のうちの少なくとも１つを含んでいてもよい。
他の実施形態では、第１金属層は、プラチナ、パラジウムまたは金およびこれに類するもののような貴金属を１つ以上含んでいてもよい。
また他の実施形態では、第１金属層２４０は、異なる金属の化合物として提供されてもよいし、または、両層（bi-layer）として、またはマルチ層（multi-layer）として提供されてもよい。
【００２４】
半導体構造２００を形成するための典型的なプロセス・フローは、図１ａおよび図１ｂに関して記載されるようなプロセスと全く同じプロセスとすることができ、したがって、これらのプロセス・ステップの記載を省略する。
【００２５】
図２ｂは、第２半導体素子２３０上に提供される、レジストマスク２５０を備えた半導体構造２００を概略的に示す。
レジストマスク２５０は、標準的なフォトリゾグラフィ技術によって形成することができる。この技術においては、シャロー・トレンチ分離２３３上のレジストマスク２５０の位置を寸分違わないようにする必要はないので、被覆について考慮すること、すなわち、第２半導体素子２３０上にレジストマスク２５０を配置する精度は、あまり重要ではない。
【００２６】
図２ｃは、第１金属層２４０を第１半導体素子２１０から除去した後の半導体構造２００を概略的に示す。
第１半導体素子２１０での第１金属層２４０の除去は、選択的なウェットエッチング（wet chemical etch）プロセスによって行われる。
【００２７】
図２ｄは、半導体構造２００上に第２金属層２４２がたい積された半導体構造２００を概略的に示す。
第２金属層２４２は、単一の金属を含んでいてもよいし、または他の実施形態において、第２金属層２４２は、コバルト、チタン、ジルコニウム、タングステン、ニッケル、プラチナ、パラジウム、金およびこれらの任意の組み合わせのように、２つ以上の金属を含んでいてもよい。第１半導体素子２１０中に形成されるシリサイド部分が、設計基準（デザインルール）によって求められるような電気的特性を実質的に示すように、この第２金属層２４２に含まれる材料の種類、これらの材料の構成（つまり、材料は複数の別個の層として提供されるか、または化合物として提供されるか）およびその厚みは、第１金属層２４０のものと異なるようにすることができる。
【００２８】
第２金属層２４２の材料によってレジストマスク２５０の側壁部分２５２が実質的に覆われないように、第２金属層２４２のたい積を実行してもよい。
すなわち、段差被覆性（ステップカバレッジ）を最小にするたい積技術が使用されてもよい。
例えば、スパッタリング蒸着のような物理蒸着法（ＰＶＤ）技術が使用されてもよく、そのプロセス・パラメータは、ターゲットに付着する金属粒子を実質的に半導体構造２００に垂直に打ち込む（スパッタリングする）（hit）ような方式に適するものとされる。
したがって、側壁部分２５２における第２金属層２４２の材料のたい積率は、最小となる。
金属粒子が実質的に垂直に基板の表面に入るように、半導体構造２００の表面に向けられた金属粒子の軌道は、基板２０１の付近でコリメータを使用することによって調節することができる。
代替的に、またはさらに、入ってくる金属粒子に必要とされる方向性は、段差被覆性を最小にするように、第２金属層２４２がたい積される間に磁場および電界を調整することによって得ることができる。
【００２９】
図２ｅは、レジストマスク２５０およびこのレジストマスク２５０上に形成された第２金属層２４２が、第２半導体素子２３０から除去された半導体構造２００を概略的に示す。
したがって、半導体構造２００は、第１半導体素子２１０上の第２金属層２４２と、第２半導体素子２３０上の第１金属層２４０とを含む。上述したように、この第１金属層２４０および第２金属層２４２は、第１半導体素子２１０および第２半導体素子２３０中に形成される対応するシリサイド部分に必要とされる特性を得るため、材料の種類および（または）層の厚みにおいて、互いに異なる。
【００３０】
第２金属層２４２よりもレジストマスク２５０のエッチング速度が著しく速い化学剤を使用する選択的なウェットエッチング・プロセスによって、レジストマスク２５０およびその上にたい積された第２金属層２４２を除去してもよい。
第２金属層２４２の金属で側壁部分２５２を被覆する程度に基づいて、後のエッチング・プロセス中に、第１半導体素子２１０上の第２金属層２４２の厚みが、必要最小減の厚み以下に減少しないように、初めにたい積される第２金属層２４２の予め定められる厚みを、相応して選択するようにしてもよい。
レジストマスク２５０を除去する際、側壁部分２５２は、「アンダーエッチングされ」、その結果、レジストマスク２５０上の第２金属層２４２の機械的一体性（mechanical integrity）が損なわれる。また、第２金属層２４２と分離した各部分は、エッチング・プロセスの間に除去される。
側壁部分２５２における金属層の厚みは基板２０１の実質的に水平な表面部分における第２金属層２４２の厚みよりもずっと薄いので、金属がない側壁部分２５２と比較して長いエッチング時間が基本的に必要であるものの、側壁部分２５２が第２金属層２４２によって被覆された場合であっても、レジストマスク２５０は、確実に除去される。
ある実施形態においては、側壁部分２５２の第２金属層２４２の層の厚みは、水平な表面部分において層の厚みの約１０％を超えないものとされる。
この点について、この領域では、シリサイド部分が全く形成されないので、第１半導体素子２１０の他の部分におけるステップカバレッジの劣化（degraded）は重要ではない。
【００３１】
図２ｆは、第２半導体素子２３０中に形成された第１シリサイド部分２４１と、第１半導体素子２１０中に形成された第２シリサイド部分２４３とを備えた半導体構造２００を概略的に示す。
図２ｆに記載されていないが、第１シリサイド部分２４１および第２シリサイド部分２４３は、互いに、その深さまたは厚みにおいて（すなわち、領域２１４、２１５および２３４、２３５中に対する浸透深さ）、かつ（または）材料／成分の種類において異なる。
したがって、第１シリサイド部分２４１は、領域２３４および２３５内の導電率を改善するように設計されていると共に、領域２３４、２３５において提供されるドーパントの濃度のピークと実質的に重なるように、かつ（または）シリサイド部分２４１と領域２３４、２３５の間に最小限のバリア高さを生成するようにされている。
同じことが、第２シリサイド部分２４３にも当てはまる。
すなわち、第１シリサイド部分２４１と第２シリサイド部分２４３は、予め定義された範囲に対応する範囲内にある、第１半導体素子２１０および第２半導体素子２３０のそれぞれについてのシート抵抗を生成するように設計される。
【００３２】
第１シリサイド２４１と第２シリサイド２４３は、以下のプロセス／ステップによって得ることができる。
ある実施形態によれば、第１金属層２４０および第２金属層２４２の金属と、領域２１４、２３４および２１５、２３５に含まれるシリコン間の、化学反応を開始すべく、熱処理、例えば急速熱アニーリング・ステップが実行される。
第１タイム・インターバル用の第１温度で行われる第１急速熱アニーリング・ステップの後、そして、選択エッチング・プロセスの手段によって半導体構造２００の表面から余分な金属を除去した後、第２急速熱アニーリング・ステップは、比較的低い電気的抵抗を有する安定した金属シリサイドを得るべく、一般に、第１温度より高い第２温度で第２タイム・インターバルの間、実行される。
第１急速熱アニーリング・ステップおよび第２急速熱アニーリング・ステップの間に第１金属層２４０と第２金属層２４２の余分な金属を除去する際に、余分な金属が共通のエッチング・プロセスで除去されるように、エッチャント（etch agent）は、第１と金属層２４０、第２金属層２４２に関して選択的である必要はない。
【００３３】
第１急速熱アニーリング・ステップの間、領域２１４、２３４、２１５、２３５の原子および、第１金属層２４０と第２金属層２４２の原子の拡散が、シリコンおよび金属間の連続的な反応が維持されるように起こる。
その拡散の程度、すなわちその反応中に形成されたメタルシリコン化合物の量は、材料の種類、温度およびアニーリング・プロセスの所要時間による。
一般に、より高い融解温度を有する金属は、より低い拡散度（diffusion activity）を呈す傾向がある。
したがって、メタルシリコン化合物の厚みは、第１平均温度および第１タイム・インターバルを制御することによって、部分的に調節することができる。
第２温度で行われる第２急速熱アニーリング・ステップでは、反応は、メタルシリコン化合物が低抵抗相（low-oumic phase）に変換されて起こる。
典型的には、比較的低い電気的抵抗を有する安定した金属シリサイドを得るために、第２平均温度は第１温度よりも高い。
第２平均温度および第２タイム・インターバルはまた、領域２１４、２１５、２３４、２３５の各領域において必要とされるシート抵抗を得るように制御することができる。
【００３４】
第１金属層２４０および第２金属層２４２は、互いに異なるものであるが、第１半導体素子２１０および第２半導体要素２３０中のシート抵抗は、１つの共通する熱処理、例えば、上述した二段階アニーリング（第１金属層２４０および第２金属層２４２に含まれる物質の反応特性はよく知られており、所望のシート抵抗を生成するのに選択され得るので）においてそれぞれ調整することができることに注意すべきである。  
【００３５】
上述された特定の実施形態は専ら説明のためのものであり、ここに記載された教示の利益を有する当業者には、異なるが均等な方式で修正の上、実施可能であることは明らかである。例えば、上述されたプロセス・ステップは、異なる順に実行されてもよい。
更に、添付の請求項に記載されている他は、ここに示された構造または設計の詳細に本発明を制限するものではない。
したがって、上述の特定の具体例は、代替または修正をすることができ、このような全ての変形例は、発明の要旨及び範囲内のものとして考えられる。
よって、本願で要求する保護は、添付の特許請求の範囲に記載される。
【図面の簡単な説明】
【００３６】
【図１ａ】従来の方法によって製造された半導体素子を概略的に示した断面図。
【図１ｂ】従来の方法によって製造された半導体素子を概略的に示した断面図。
【図２ａ】本発明のある実施形態による、様々な製造段階における半導体素子を概略的に示した断面図。
【図２ｂ】本発明のある実施形態による、様々な製造段階における半導体素子を概略的に示した断面図。
【図２ｃ】本発明のある実施形態による、様々な製造段階における半導体素子を概略的に示した断面図。
【図２ｄ】本発明のある実施形態による、様々な製造段階における半導体素子を概略的に示した断面図。
【図２ｅ】本発明のある実施形態による、様々な製造段階における半導体素子を概略的に示した断面図。
【図２ｆ】本発明のある実施形態による、様々な製造段階における半導体素子を概略的に示した断面図。
【図１ａ】
2005519468.tif 000003
【図１ｂ】
2005519468.tif 000004
【図２ａ】
2005519468.tif 000005
【図２ｂ】
2005519468.tif 000006
【図２ｃ】
2005519468.tif 000007
【図２ｄ】
2005519468.tif 000008
【図２ｅ】
2005519468.tif 000009
【図２ｆ】
2005519468.tif 000010
【手続補正書】
【提出日】平成16年4月20日(2004.4.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
その上に形成された第１シリコン含有領域および第２シリコン含有領域を有する基板（２０１）を提供するステップと、
前記第１シリコン含有領域および第２シリコン含有領域上に第１金属層（２４０）を形成するステップと、
前記第２シリコン含有領域から前記第１金属層（２４０）を選択的に除去するステップと、
前記第２シリコン含有領域上に第２金属層（２４２）を選択的に形成するステップと、
少なくとも部分的に、前記第１金属層（２４０）を第１金属シリサイド（２４１）に変容し、前記第２金属層（２４２）を第２金属シリサイド（２４３）に変容すべく、前記基板（２０１）を熱処理するステップと、を含み、
前記第１金属シリサイド部分および第２金属シリサイド部分は、その構成および厚みの少なくとも１つにおいて互いに異なる、
半導体デバイスを製造する方法。
【請求項２】
前記第１金属層を選択的に形成するステップは、
前記第１シリコン含有領域および第２シリコン含有領域上に前記第１金属層（２４０）をたい積するステップと、
前記第１シリコン含有領域上にレジストマスク（２５０）を形成するステップとを含む、請求項１記載の方法。
【請求項３】
前記第２シリコン含有領域上に前記第２金属層を選択的に形成するステップは、
前記第２シリコン含有領域および前記レジストマスク（２５０）上に前記第２金属層（２４２）をたい積するステップと、
前記レジストマスク（２５０）を除去するステップとを含む、請求項２記載の方法。
【請求項４】
前記第２金属層（２４２）をたい積するステップは、前記レジストマスク（２５０）のステップカバレッジが最小になるように前記金属のたい積を制御するステップを含む、請求項３記載の方法。
【請求項５】
前記ステップカバレッジは、金属粒子を前記基板（２０１）に実質的に垂直に打ち込む蒸着技術を使用することによって減少する、請求項４記載の方法。
【請求項６】
前記第２金属層（２４２）のたい積中に前記基板（２０１）に打ち込まれる金属粒子の方向性は、コリメータを使用することまたは前記第２金属層（２４２）のたい積中に使用される磁場および電界を制御することの少なくとも１つによって制御される、請求項４記載の方法。
【請求項７】
前記第１金属層（２４０）と前記第２金属層（２４２）の金属の種類および層の厚み、前記熱処理の温度、および前記熱処理の所要時間の少なくとも１つは、第１シート抵抗および第２シート抵抗がそれぞれ予め定められた範囲内にあるように、前記第１シリサイド部分（２４１）および第２シリサイド部分（２４３）における前記第１シート抵抗および第２シート抵抗を得るように選択される、請求項１記載の方法。
【請求項８】
前記第１金属層（２４０）および第２金属層（２４２）の少なくとも１つは、コバルト、チタン、タンタル、ジルコニウム、ニッケル、タングステン、貴金属およびこれらの組み合わせのうち、少なくとも１つを含む、請求項１記載の方法。
【請求項９】
前記第１シリコン含有領域は、少なくとも１つのｎチャネル電界効果トランジスタ（２１０）を含んでおり、
前記第２シリコン含有領域は、少なくとも１つのｐチャネル電界効果トランジスタ（２３０）を含んでいる、請求項１記載の方法。
【請求項１０】
基板（２０１）上に提供される第１シリコン含有領域および第２シリコン含有領域上に、第１金属層（２４０）を形成するステップと、
前記第１シリコン含有領域を被覆すると共に、前記第２シリコン含有領域を露出させるべく、レジストマスク（２５０）を形成するステップと、
前記第２シリコン含有領域から、前記第１金属層（２４０）を除去するステップと、
前記第２シリコン含有領域および前記レジストマスク（２５０）上に、第２金属層（２４２）をたい積するステップと、
前記レジストマスク（２５０）を除去するステップと、
前記第１シリコン含有領域および第２シリコン含有領域中にそれぞれ第１シリサイド部分（２４１）および第２シリサイド部分（２４３）を形成すべく、前記第１金属層（２４０）および第２金属層（２４２）と、前記第１領域および第２領域中に含まれるシリコンとの間の化学反応を開始するステップと、
を含む、半導体デバイスを製造する方法。
【請求項１１】
前記第２金属層（２４２）をたい積するステップは、前記レジストマスク（２５０）のステップカバレッジが最小となるように、前記金属のたい積を制御するステップを含む、請求項１０記載の方法。
【請求項１２】
前記ステップカバレッジは、金属粒子を前記基板（２０１）に実質的に垂直に打ち込む蒸着技術を使用することによって減少される、請求項１１記載の方法。
【請求項１３】
前記第２金属層２４２のたい積中に前記基板（２０１）に打ち込まれる金属粒子の方向性は、コリメータを使用することまたは前記第２金属層（２４２）のたい積中に使用される磁場および電界を制御することの少なくとも１つによって制御される、請求項１０記載の方法。
【請求項１４】
結晶構造、寸法、ドーパント濃度およびドーパント分布のうち、少なくとも１つにおいて互いに異なる第１シリコン含有領域および第２シリコン含有領域がその中に形成された基板（２０１）を提供するステップと、
前記第１シリコン含有領域および第２シリコン含有領域上に、第１金属層（２４０）をたい積するステップと、
前記第１シリコン含有領域を露出させると共に、第２シリコン含有領域を被覆すべく、レジストマスク（２５０）を形成するステップと、
前記第１シリコン含有領域から前記第１金属層（２４０）を除去するステップと、
前記第１シリコン含有領域および前記レジストマスク（２５０）上に、第２金属層（２４２）をたい積するステップと、
前記レジストマスク（２５０）を除去するステップと、
前記第１シリコン含有領域および第２シリコン含有領域のそれぞれに、第１シリサイド部分（２４１）および第２シリサイド部分（２４３）を生成すべく、前記基板（２０１）を熱処理するステップであって、前記第１金属層（２４０）および第２金属層（２４２）中の材料の種類および前記熱処理のプロセス・パラメータは、前記第１シリサイド部分および第２シリサイド部分の深さを調整するように選択されるステップと、
を含む、半導体デバイスを形成する方法。
【国際調査報告】
2005519468.tif 000011
2005519468.tif 000012
2005519468.tif 000013