(57)【要約】反復乗算器回路（１０）は、それぞれの入力信号（Ｚn，Ｊn）を第１部分（ｍｓｂ（Ｚn），ｍｓｂ（Ｊn））と第２部分（Ｚn？ｍｓｂ（Ｚn），Ｊn？ｍｓｂ（Ｊn））に分割するモジュール（１５〜１８）を備える。この第１部分は、入力信号よりすぐ下又は入力信号に等しい２の累乗であり、第２部分は、入力信号と上記第１部分の差に対応している。シフトモジュール（１９）は、２の累乗たる数に乗算操作を行うシフト操作によりそれぞれの出力信号を生成する。本回路は一般的な反復スキームに従って動作し、各ステップにて出力信号（Ｘ，Ｙ）の３つの成分を計算し、これらは、２の累乗たる２つの数の積と、少なくとも１つのファクターが２の累乗である２つの積とに対応する。反復スキームにおけるステップ数は制御可能であるので、出力値（Ｘ，Ｙ）の計算精度を変えることができる。
2005500613.tif 000002
【特許請求の範囲】
【請求項１】
互いに乗じられるそれぞれのファクターを表す少なくとも第１バイナリデジタル信号（Ｘ）及び第２バイナリデジタル信号（Ｙ）から開始して、前記ファクターの積を表す出力信号（Ｘ・Ｙ）を生成するための乗算器回路（１０）であって、
−  それぞれの入力信号（Ｚn，Ｊn）を、前記それぞれの入力信号（Ｚn，Ｊn）のすぐ下又は等しい２の累乗である第１部分（ｍｓｂ（Ｚn），ｍｓｂ（Ｊn））と、前記それぞれの入力信号と前記第１部分との差に対応する第２部分（Ｚn−ｍｓｂ（Ｚn），Ｊn−ｍｓｂ（Ｊn））とに分割することができる少なくとも１つの２の累乗抽出モジュール（１５〜１８）、
−  前記少なくとも１つの抽出モジュール（１５〜１８）に前記それぞれの入力信号として前記第１及び第２バイナリデジタル信号の少なくとも１個（Ｘ又はＹ）を与えるための入力モジュール（１３、１４）、及び
−  前記少なくとも１つの抽出モジュール（１５〜１８）と協働し、シフト操作によって前記出力信号（Ｘ・Ｙ）の少なくとも１つの第１部を生成するシフトモジュール（１９）であって、該シスト操作は、前記抽出モジュール（１５〜１８）により生成された前記第１（Ｘ）及び第２（Ｙ）バイナリデジタル信号のうちの前記１個の第１部分により同定されたいくつかの位置だけ、前記第１及び第２バイナリデジタル信号のうちのもう一方（Ｙ又はＸ）上にて実行される前記シフトモジュール（１９）
を備えることを特徴とする前記乗算器回路。
【請求項２】
−  前記入力モジュール（１３、１４）は、前記第１（Ｘ）及び第２（Ｙ）バイナリデジタル信号の両方を入力信号として前記少なくとも１つの抽出モジュール（１５〜１８）に与える構成をなし、それにより、前記抽出モジュール（１５〜１８）は、前記少なくとも第１（Ｘ）及び第２（Ｙ）バイナリデジタル信号（Ｘ，Ｙ）に対して前記第１部分（Ａ，Ｂ）及び前記第２部分（Ｘ−Ａ，Ｙ−Ｂ）を生成でき、また
−  前記シフトモジュールは、シフト操作によって前記出力信号（Ｘ・Ｙ）の少なくとも第１部、第２部及び第３部を生成する構成をなし、これらの第１部、第２部及び第３部は、それぞれ
−  前記第１バイナリデジタル信号の第１部分（Ａ）と前記第２バイナリデジタル信号（Ｙ）の第１部分（Ｂ）との積（Ａ・Ｂ）、
−  前記第２バイナリデジタル信号（Ｙ）の第１部分（Ｂ）と前記第１バイナリデジタル信号（Ｘ）の第２部分（Ｘ−Ａ）との積、及び
−  前記第１バイナリデジタル信号（Ｘ）の第１部分（Ａ）と前記第２バイナリデジタル信号（Ｙ）の第２部分（Ｙ−Ｂ）との積
に対応することを特徴とする請求項１に記載の乗算器回路。
【請求項３】
前記入力モジュール（１３、１４）が少なくとも帰還路（１７１、１８１）に接続され、前記少なくとも１つの抽出モジュール（１５〜１８）の入力に、後続ステップのセットからなる反復スキームに従って、前記反復スキームのさらなるステップにおいて用いられる夫々の入力信号（Ｚn，Ｊn）として前記反復スキームの前のステップにおいて生成された前記第２部分を戻し、また
−  前記シフトモジュール（１９）が累積要素（２１）に接続され、前記反復スキームの後続ステップにおいて前記シフトモジュール（１９）により生成された前記出力信号の前記少なくとも１つの第１部を反復して累積する
ことを特徴とする請求項１又は請求項２に記載の乗算器回路。
【請求項４】
前記反復スキームの前記後続ステップの各々において、前記シフトモジュール（１９）が、前記累積要素（１２）中に累積された前記出力信号（Ｘ・Ｙ）の第１部、第２部及び第３部を生成し、これらの第１部、第２部及び第３部がそれぞれ
−  それぞれ前記第１バイナリデジタル信号（Ｘ）と前記第２バイナリデジタル信号（Ｙ）から開始して、前記少なくとも１つの抽出モジュール（１５〜１８）により生成された２つの夫々の第１部分の積（ｍｓｂ（Ｚn）・ｍｓｂ（Ｊn））、
−  前記第１バイナリデジタル信号（Ｘ）から開始して前記少なくとも１つの抽出モジュール（１５〜１８）により生成された信号の第１部分と、前記第２バイナリデジタル信号（Ｙ）から開始して前記少なくとも１つの抽出モジュール（１５、１６）により生成された信号の第２部分との積（ｍｓｂ（Ｚn）・（（Ｊn）−ｍｓｂ（Ｊn）））、及び
−  前記第２バイナリデジタル信号（Ｙ）から開始して前記少なくとも１つの抽出モジュール（１５〜１８）により生成された信号の第１部分と、前記第１バイナリデジタル信号（Ｘ）から開始して前記少なくとも１つの抽出モジュール（１５〜１８）により生成された信号の第２部分との積（ｍｓｂ（Ｊn）・（（Ｚn）−ｍｓｂ（Ｚn）））
に対応することを特徴とする請求項２及び請求項３に記載の乗算器回路。
【請求項５】
前記反復スキームのステップ数を選択的に制御するための制御回路を特徴とする請求項３又は請求項４に記載の乗算器回路。
【請求項６】
前記少なくとも１つの抽出モジュールが、
−  前記それぞれの入力信号（Ｚn，Ｊn）を受け取り、そこからそれぞれの出力信号（ｍｓｂ（Ｚn），ｍｓｂ（Ｊn））として、前記それぞれの入力信号より小又は等しい２の累乗である信号の前記第１部分を生成するユニット（１５、１６）、及び
−  反対の符号にて前記それぞれの入力信号（Ｚn，Ｊn）と前記それぞれの出力信号（ｍｓｂ（Ｚn），ｍｓｂ（Ｊn））を受け取り、それらから信号の前記第２部分（Ｚn−ｍｓｂ（Ｚn），Ｊn−ｍｓｂ（Ｊn））を求める総和ノード（１７、１８）
を含むことを特徴とする請求項１〜５のいずれか一項に記載の乗算器回路。
【請求項７】
互いに乗算されるそれぞれのファクターを表す少なくとも第１バイナリデジタル信号（Ｘ）及び第２バイナリデジタル信号（Ｙ）から開始して、前記ファクターの積を表す出力信号（Ｘ・Ｙ）を生成する方法であって、
−  それぞれの入力信号（Ｚn，Ｊn）を表す前記少なくとも第１又は第２バイナリデジタル信号から、前記それぞれの入力信号（Ｚn，Ｊn）のすぐ下又は等しい２の累乗である第１部分（ｍｓｂ（Ｚn），ｍｓｂ（Ｊn））と、前記それぞれの入力信号と前記第１部分との差に対応する第２部分（Ｚn−ｍｓｂ（Ｚn），Ｊn−ｍｓｂ（Ｊn））とを抽出するステップ（１５〜１８）、及び
−  シフト操作によって前記出力信号（Ｘ・Ｙ）の少なくとも第１部を生成するステップであって、該シフト操作は、前記第１バイナリデジタル信号（Ｘ）と第２バイナリデジタル信号（Ｙ）のうちの前記１つの第１部分により識別されたいくつかの位置だけ、前記第１バイナリデジタル信号と前記第２バイナリデジタル信号のうちのもう一方（Ｙ又はＸ）上にて実行される前記ステップ
を特徴とする前記方法。
【請求項８】
シフト操作により、前記出力信号（Ｘ・Ｙ）の少なくとも第１部、第２部及び第３部を生成するステップであって、これらの第１部、第２部及び第３部がそれぞれ
−  前記第１バイナリデジタル信号（Ｘ）の第１部分（Ａ）と、前記第２バイナリデジタル信号（Ｙ）の第１部分（Ｂ）との積（Ａ・Ｂ）、
−  前記第２バイナリデジタル信号（Ｙ）の第１部分（Ｂ）と、前記第１バイナリデジタル信号（Ｘ）の第２部分（Ｘ−Ａ）との積、及び
−  前記第１バイナリデジタル信号（Ｘ）の第１部分（Ａ）と、前記第２バイナリデジタル信号（Ｙ）の第２部分（Ｙ−Ｂ）との積
に対応する前記ステップを特徴とする請求項７に記載の方法。
【請求項９】
−  前記反復スキームのさらなるステップにおいて新しい入力信号として用いられる夫々の新しい入力信号（Ｚn，Ｊn）として前のステップにおいて生成された前記第２部分を戻すステップ、
−  前記それぞれの新しい入力信号（Ｚn，Ｊn）から、前記新しい入力信号（Ｚn，Ｊn）のすぐ下又は等しい２の累乗である新しい夫々の第１部分（ｍｓｂ（Ｚn），ｍｓｂ（Ｊn））と、前記新しい入力信号と前記新しい第１部分の差に対応する新しい第２部分（Ｚn−ｍｓｂ（Ｚn），Ｊn−ｍｓｂ（Ｊn））とを抽出するステップ（１５〜１８）、
−  前記それぞれの新しい入力信号（Ｚn，Ｊn）に実行されるシフト操作によって前記出力信号（Ｘ・Ｙ）の少なくとも１つの新しい第１部を生成するステップ、及び
−  前記反復スキームの後続ステップにおいて前記出力信号の前記少なくとも１つの新しい第１部を累積するステップ
を含んだ反復スキームを特徴とする請求項７又は請求項８に記載の方法。
【請求項１０】
−  前記反復スキームのステップ数を選択的に制御するステップ
を特徴とする請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、乗算器回路に関する。
【背景技術】
【０００２】
背景技術
高速乗算器回路は、それらが集積化された半導体領域を効率的に利用でき、デジタル信号処理システムのための本質的なブロックを構成する。
【０００３】
例えば、電気通信産業では、数値対の高速な乗算をする必要のある多くの回路（数値フィルター、自動周波数制御装置、イコライザー、種々の補償回路など）が存在する。
【０００４】
この点に関し、Ｊ．Ｇ．Ｐｒｏａｋｉｓによる周知の本「デジタル通信(Digital Communications)」、第３版、ＭｃＧｒａｗ−Ｈｉｌｌ、１９９５年を有益に参照できる。
【０００５】
このような用途においては、乗算器は、小さなチップ上にでさえ多数を集積すべく十分に小さくなければならない。
速度とサイズ（占有面積）に加えて、考慮すべき別のファクターは、得られる結果の精度又は正確さである。というのは、ゆるい精度のみを要求し、その積の正確な値を完全に求めることを要求しない多くの用途が存在するからである。
【０００６】
従来技術の乗算器回路の解決策は、多かれ少なかれ、構成と演算の硬直さをもっている。特に、このような従来技術の解決策は、要求される精度又は正確さの点でプログラミングするのが容易ではなく、例えば、要求される精度及び／又は占有面積の程度と計算時間を「交換」することができない。
【０００７】
この点に関し、少なくともいくつかの用途では、特に高速の乗算器回路は、その相当な占面積域を考慮すると実際には広く未使用のリソースであることを示し得ることにも留意されたい。なぜなら、その機能をすばやく実行した後に、乗算器回路は、乗算器回路に関連した他の回路によりもっと遅く実行される処理操作が完了するのを待つことを強制される（アイドル時間が生じる）からである。
【特許文献１】
ＵＳ−Ａ−５  ２２０  ５２５
【特許文献２】
ＥＰ−Ａ−０  ４９７  ６２２
【特許文献３】
ＥＰ−Ａ−０  ８２５  ５２３
【特許文献４】
ＷＯ−Ａ−００／５９１１２
【非特許文献１】
Ｊ．Ｇ．Ｐｒｏａｋｉｓ、「デジタル通信(Digital Communications)」、第３版、ＭｃＧｒａｗ−Ｈｉｌｌ、１９９５年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
発明の開示
本発明の目的は、従来技術の解決策に固有の欠点を克服できる乗算器回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明によると、上記目的は、特許請求の範囲において特定した特徴を有する乗算器回路により達成される。
【００１０】
本発明による解決策により、他の従来技術のアレイ乗算器の解決策に比べて占有面積の点で相当の削減をすることができるような反復乗算器回路を得ることが可能である。
【００１１】
従来技術では、いわゆる修正されたブース(Booth)アルゴリズムに基づいて動作する様々なタイプの反復乗算器回路が公知である。この点については、文献ＵＳ−Ａ−５  ２２０  ５２５、ＥＰ−Ａ−０  ４９７  ６２２、ＥＰ−Ａ−０  ８２５  ５２３、ＷＯ−Ａ−００／５９１１２などを有益に参照できる。
【００１２】
上記従来技術の解決策に関し、本発明による回路は、とりわけ、最終的に得られる結果の精度の点において完全にプログラミング可能であるという利点を与える。
【００１３】
特に、精度は、その操作中に単に反復の最大数を変えることにより変更でき、このパラメータは、例えばＤＳＰ（デジタル信号プロセッサ）によって外部から制御できる。
【００１４】
この利点は、同じ出願人により同じ日に出願した産業発明分野の特許出願に記載した累乗回路を備えた発明による解決策と共有する。
【００１５】
図面の簡単な説明
以下、添付図面に関し、単に非制限的な例として本発明を説明する。
図１及び２は、本発明が基礎とする理論的な原理を幾何学的な表現にて示す。
図３は、本発明による乗算器回路の構造をブロック図にて示す。
図４は、図３のブロック図中に表されたモジュールの一つを実現するために可能な基準を示す。
図５は、図３に示した回路の動作を説明するフローチャートである。
【発明を実施するための最良の形態】
【００１６】
発明を実施するためのベストモード
この説明の前に、本発明による乗算器回路の動作の基礎となる（幾何学的な）原理を図１及び２を参照して説明するのが有効であろう。
【００１７】
まず図１を参照して、ＸとＹが実行する乗算操作の２つのファクターを表すことを仮定する。
【００１８】
デジタル信号処理回路においては通常行われるように、当該２つのファクターは、それぞれのバイナリ信号、すなわち「０」又は「１」の値をとるビットストリングにより表される。
【００１９】
また、これら２つのファクターの生じうる符号の取り扱いを、それ自体公知の個別の回路によって容易に行うことができるように、ＸとＹは任意の正の数であることも仮定される。
【００２０】
よって、積Ｘ・Ｙは、図１に示された長方形の面積を表す。
【００２１】
次に、Ａ及びＢは、Ｘ及びＹのすぐ下又は等しい２の累乗を構成する２つの数、すなわちバイナリ数についての一般の表記法によるとＡ＝ｍｓｂ（Ｘ）及びＢ＝ｍｓｂ（Ｙ）（ここでｍｓｂは最上位ビットを表す）であることを仮定する。
【００２２】
図１を見ると、積Ｘ・Ｙは、
Ｓ1＝Ａ・Ｂ＋Ｂ・（Ｘ−Ａ）＋Ａ・（Ｙ−Ｂ）
の値により近似できることが容易に明らかとなる。
【００２３】
近似値Ｓ1は、領域の第１部分、第２部分及び第３部分の和に対応し、これらの部分はそれぞれ、
−  図１の左下に作られた長方形の面積Ａ・Ｂ、
−  右下の長方形の面積Ｂ・（Ｘ−Ａ）、及び
−  左上の長方形の面積Ａ・（Ｙ−Ｂ）
に対応する。
【００２４】
右上側にハッチング領域として表された長方形の面積Ｒ’は近似誤差を構成し、その値は積（Ｘ−Ａ）・（Ｙ−Ｂ）に等しい（図１を見ると、上記説明の幾何学的な意味は容易に明らかである）。
【００２５】
この誤差の値（すなわち、実際には図１に示された長方形Ｒ’の面積）は、次の積：
Ｓ2＝Ｃ・Ｄ＋Ｄ・（Ｘ−Ａ−Ｃ）＋Ｃ・（Ｙ−Ｂ−Ｄ）
の形式にて近似することができる。
【００２６】
この場合も、近似の幾何学的な意味は、図２の幾何学的な表現から容易に理解できる。
【００２７】
この場合、値Ｃ及びＤは、（Ｘ−Ａ）及び（Ｙ−Ｂ）のすぐ下の２の累乗として同定される、すなわちＣ＝ｍｓｂ（Ｘ−Ａ）及びＤ＝ｍｓｂ（Ｙ−Ｂ）である。
【００２８】
この場合も、図２の右上隅に表された長方形の面積Ｒ”に対応する残りの誤差が存在する。
【００２９】
しかし、上記手順をＭ回反復し〔ここで、Ｍ＝ｌｏｇ2（ｍａｘ（Ｘ，Ｙ）−１）であり、ｍａｘ（Ｘ，Ｙ）は可能な入力値Ｘ及びＹの分布の最大を表す〕、次式：
Ｘ・Ｙ＝Ｓ1＋Ｓ2＋・・・＋ＳM
により積の正確な値を得ることができることは、容易に理解できる。
【００３０】
必然的に、図１及び２（並びに図１及び２から明らかに概念的に導くことができるステップＭまでの後続のステップ）に示されたものは、仮定することができる最も一般的なステップに対応する。ＸとＹの値の対が存在し、その残留誤差は、幾何学的な図１及び２の場合に示すように乗算ファクターの１つのみに起因し、両方のファクターには起因しない。
【００３１】
この点につき、添付図面に表されファクターＸ及びＹの両方に適用される二分法(dichotomous method)は、実際にはそのうちの１つのみにも適用できることに留意されたい。
【００３２】
同様に、本発明による方法は、少なくとも事実上は３以上のファクターの積にも適用できる。
【００３３】
本発明は、
ｉ）両方のファクターが２の累乗であるか（例えば積ＡＢ及びＣＤ）、又は
ｉｉ）少なくとも一方のファクターが２の累乗である（例えば積Ａ・（Ｙ−Ｂ））又はＢ・（Ｘ−Ａ））
ときのファクターの積が、一方のファクター（それが２の累乗であるにせよないにせよ）に実行される単純なシフト操作によって、もう一方のファクターを２の累乗として表す指数関数として容易に実現可能なことの認識に基づいている。
【００３４】
図３では、参照番号１０が、本発明による乗算器回路を全体的に示す。
【００３５】
乗算の２つのファクターＸ及びＹは、１１及び１２で示された入力にそれぞれデジタル信号として与えられる。
【００３６】
符号１３及び１４は２つのスイッチを示し、反復乗算プロセスの最初のステップ中、１で示した位置にある。次に、スイッチ１３及び１４は、最終結果を精密にする反復プロセスにおける後続ステップ中に２で示した位置に移動する。
【００３７】
符号１５及び１６は、それぞれの総和ノード１７及び１８と協働する２つのモジュール（場合によっては時間多重スキームにより機能する単一のモジュールと置き換え可能）を示し、それぞれの入力信号Ｚn、Ｊnを第１部分ｍｓｂ（Ｚn）、ｍｓｂ（Ｊn）と第２部分に分割し、この第１部分は、それぞれＺn及びＪnのすぐ下の２の累乗であり、第２部分は、それぞれの入力信号と上記第１部分との差、すなわちそれぞれＺn−ｍｓｂ（Ｚn）、Ｊn−ｍｓｂ（Ｊn）に対応する。
【００３８】
この説明の残りにおいて、記号Ｊは、信号Ｘから導かれた信号を示し、記号Ｚは、信号Ｙから導かれた信号を示す。添え字ｎは、反復的な乗算プロセスの一般的なステップを示す。
【００３９】
モジュール１５及び１６は、その入力にもたらされたバイナリストリングの最上位ビット（ｍｓｂ）を抽出し、後続ビットをマスキング（すなわちゼロに設定）し、上述の信号の第１部分を求める回路である。
【００４０】
図４は、可能な対応する回路図を示す。図中、符号ＩとＡは、それぞれ論理インバータとＡＮＤ型の論理ゲートを示す。記号Ｘn，Ｘn−1，Ｘn−2，・・・及びＡn，Ａn−1，Ａn−2，・・・は、最上位ビットから開始して、モジュール１５又は１６の入力信号のビット及び出力信号のビットを示す。
【００４１】
２つの総和ノード１７及び１８は、それらの入力にて、入力（正符号）に存在する信号と、総和ノードがそれぞれ接続されたモジュール１５又は１６の出力（負符号）に存在する信号を受け取る。よって、総和ノード１７及び１８の出力にて、上記信号の第２部分が存在する。
【００４２】
ｍｓｂ（Ｚn）とｍｓｂ（Ｊn）は、Ｚn及びＪnのすぐ下又はそれらに等しい２の累乗であるから、それらの値は、１つのビット「１」を含んだバイナリストリングにより表される。このように、上記信号の第２部分は、基本構造の組合わせネットワークにより簡単な方法にて求めることができる。
【００４３】
符号１９は、プログラマブル・シフト・モジュールを示し、これは、モジュール１５及び１６の出力信号と総和ノード１７及び１８の出力信号を入力として受け取る。
【００４４】
モジュール１９の出力には別の総和ノード２０が存在し、この総和ノード２０は、Ｘ・Ｙの積の値（実行される反復数に依存して近似値又は正確な値）をその出力に与える総和・累積モジュール２１に供給する。生成される対応する信号は、２２で示した出力線上に与えられる。
【００４５】
図３の回路の動作は、図５のフローチャート、及び図３に示された信号伝達経路上の表示を参照すれば理解できる。
【００４６】
最初の操作ステップ（図５中のステップ１００）では、２つのファクターＸ及びＹが線１１及び１２上にて本回路の入力にもたらされる。スイッチ１３及び１４は１で示された位置にあるので、Ｘ及びＹの値は、回路１５及び１６の入力に与えられる（ステップ１０２）。回路１５及び１６は、１０４で示したステップの最初の反復にてＡ＝ｍｓｂ（Ｘ）及びＢ＝ｍｓｂ（Ｙ）の値を計算する（図１参照）。
【００４７】
１０６で示した後続ステップ中、反復乗算プロセスの最初のステップの処理でさえ、総和ノード１７及び１８とシフトモジュール１９とのセットが、Ｓ1＝Ａ・Ｂ＋Ｂ・（Ｘ−Ａ）＋Ａ・（Ｘ−Ｂ）の値を計算する。この値は、１０８で示したステップにおいてモジュール２１に累積される。
【００４８】
同時に、１１０で示したステップにおいて、総和ノード１７及び１８の出力に存在する２つの信号Ｘ−Ａ及びＹ−Ｂ（残留誤差、すなわち図１の正方形Ｒ’の面積を同定するファクター）が、２で示した位置に動かされているスイッチ１３及び１４に向けてそれぞれの帰還線１７１及び１８１を介して送り返される。
【００４９】
このように反復計算プロセスの後続ステップが開始される。
【００５０】
ｎ回目の反復にて、本プロセスはモジュール１５及び１６への入力信号として次の信号：
Ｊn＝Ｊn−1−ｍｓｂ（Ｊn−1）及び
Ｚn＝Ｚn−1−ｍｓｂ（Ｚn−1）
が用いられる。
【００５１】
同様に、総和ノード１７及び１８とシフト回路１９とノード２０とのセットが、
Ｓn＝ｍｓｂ（Ｚn）・ｍｓｂ（Ｊn）＋ｍｓｂ（Ｚn）・［Ｊn−ｍｓｂ（Ｊn）］＋ｍｓｂ（Ｊn）・［Ｚn−ｍｓｂ（Ｚn）］
の値を計算する。
【００５２】
この点、総和ノード１７及び１８にて実行される操作は、信号Ｚn及びＪnを表すストリングにおける決められたビットの削除に単に対応する一方、モジュール１９にて実行される操作は、決められた数の位置だけのビットシフトに単に対応することが分かる。
【００５３】
上述したように、反復計算プロセスにおいて実行されるステップ数は、実行時間状態下でさえ例えばＤＳＰなどの制御装置又は回路によって回路１０の外部から選択的に強要することができる。
【００５４】
最終の（正確な又は近似の）結果を得ると、回路１０は、新しい入力値Ｘ及びＹの対を供給すること、スイッチ１３及び１４を１で示した位置に戻すこと、及びモジュール２１の内容をゼロにすることを考慮して、リセットされる。
【００５５】
反復しないように回路１０に命ずることもできる。その結果、回路１０は、ファクターＳ1により与えられる積Ｘ・Ｙの近似を線２３上の出力に与えるのみである。このファクターＳ1は、スイッチ１３及び１４を２で示した位置に動かして結果を精密にする追加のステップを実行することなく、線１１及び１２上に送られた入力データＸ及びＹから直接開始して計算される。
【００５６】
これは、当業者が容易に利用できる基準に従って行われるので、ここでは詳細な説明は必要ないであろう。このことは、ファクターＸ及びＹの一方又は両方の特定の値を認識でき、かつ、例えば上記操作方法の１以上のステップを許可又は迂回又はスキップできる要素が回路１０の入力に存在し得るという点についても妥当する。
【００５７】
必然的に、本発明の原理を変えることなく、実現の詳細及び実施態様は、本発明の範囲を逸脱することなくここに記載のものに対して十分に変更し得る。
【図面の簡単な説明】
【００５８】
【図１】本発明が基礎とする理論的な原理を幾何学的な表現にて示す。
【図２】本発明が基礎とする理論的な原理を幾何学的な表現にて示す。
【図３】本発明による乗算器回路の構造をブロック図にて示す。
【図４】図３のブロック図中に表されたモジュールの一つを実現するために可能な基準を示す。
【図５】図３に示した回路の動作を説明するフローチャートである。
【符号の説明】
【００５９】
１０    乗算器回路
１９    シフトモジュール
【図１】
2005500613.tif 000003
【図２】
2005500613.tif 000004
【図３】
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【図４】
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【図５】
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【国際公開パンフレット】
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2005500613.tif 000026
2005500613.tif 000027
【国際公開パンフレット（コレクトバージョン）】
2005500613.tif 000028
2005500613.tif 000029
【国際調査報告】
2005500613.tif 000030
2005500613.tif 000031
2005500613.tif 000032