(57)【要約】絶縁層と、単結晶領域を有するシリコン半導体層と、このシリコン半導体層の単結晶領域から形成された底部電極とシリサイドを含む層とを有するキャパシタとを備え、キャパシタ誘電体が上記シリサイドを含む層上部に形成され、上部電極が上記キャパシタ誘電体上部に形成されている、ＳＯＩ基板を備えたＳＯＩ構造のモノリシック集積回路。
2005519475.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、単結晶領域を有するシリコン半導体層と、該シリコン半導体層の単結晶領域から形成された底部電極とシリサイドを含む層とを有するキャパシタとを備え、キャパシタ誘電体が前記シリサイドを含む層上部に形成され、上部電極が前記キャパシタ誘電体上部に形成されている、ＳＯＩ基板を備えたＳＯＩ構造のモノリシック集積回路。
【請求項２】
前記キャパシタ誘電体はシリコンナイトライド、シリコンオキサイド、シリコンオキシナイトライドのグループからの誘電体材料を含むことを特徴とする請求項１に記載のＳＯＩ構造のモノリシック集積回路。
【請求項３】
前記キャパシタ誘電体はシリコンナイトライド、シリコンオキサイド、シリコンオキシナイトライドのグループからの誘電体材料を含む複数層から成る層構造であることを特徴とする請求項１に記載のＳＯＩ構造のモノリシック集積回路。
【請求項４】
前記キャパシタ誘電体はＴｉＯｘ、Ｔａ２Ｏ５，ＡｌＮ、チタン酸バリウム、チタン酸鉛そしてジルコン酸チタン酸鉛ランタンのグループからの誘電体材料を含むことを特徴とする請求項１に記載のＳＯＩ構造のモノリシック集積回路。
【請求項５】
前記キャパシタ誘電体は６００°Ｃを越える温度でＬＰＣＶＤプロセスにより形成されることを特徴とする請求項１に記載のＳＯＩ構造のモノリシック集積回路。
【請求項６】
前記層はシリサイドであるＴｉＳｉ２，ＭｏＳｉ２，ＷＳｉ２，ＴａＳｉ２，ＰｔＳｉ，ＰｄＳｉ２，ＣｏＳｉＯ２，ＮｂＳｉＯ２，ＮｉＳｉ２そして希土類のシリサイドのグループからのシリサイドを含むことを特徴とする請求項１に記載のＳＯＩ構造のモノリシック集積回路。
【請求項７】
前記上部電極の材料は金属を含むことを特徴とする請求項１に記載のＳＯＩ構造のモノリシック集積回路。
【請求項８】
前記底部電極へのバイアを備えたことを特徴とする請求項１に記載のＳＯＩ構造のモノリシック集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＩ基板と、底部電極と誘電体とそして上部電極とを有するキャパシタとを備えたＳＯＩ構造のモノリシック集積回路に関する。
【背景技術】
【０００２】
従来構造の集積回路に影響を与える主な問題は、構造が微細になるにつれて能動、受動素子の電気特性が劣化することであり、これはその素子とシリコン基板との間の、そしてそれら素子間の寄生容量によるものである。
【０００３】
この問題に対しては、構造におけるＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）方法が解決策を与え、ここでは、各個々の素子が薄く全体的に絶縁されたシリコンのアイランド内に作り込まれる。アイランド間は接続されないのでラッチアップ現象が起こらず、また、薄いシリコン膜にトランジスタの能動作用が限定されるのでショートチャネル効果が軽減される。さらに、ＳＯＩ技術がキャパシタ、コイルそして抵抗等の受動素子を集積回路内に組み込むことを可能にし、その結果、回路の集積度を上げることが可能となる。
【０００４】
集積回路のための周知のキャパシタ構造は非常に多くあり、これらは回路をどのように望ましく応用するかによる。最も簡単なキャパシタ構造はダイオードであり、逆方向にバイアスされるが、そのキャパシタンスは印加される電圧に大きく依存する。
【０００５】
誘電体により二つの電極が互いに絶縁され、そして基板の厚いＳｉＯ２層上に形成されるキャパシタにより有用な特性が得られる。キャパシタの底部電極は、通常、高濃度にドープされた多結晶シリコンと、シリコンナイトライドの誘電体と、通常の金属化による上部電極とにより構成される。ＳｉＯ２ベースのために、とりわけ高温で障害となるリーク電流がｐ−ｎ接合に発生しない。
【０００６】
さらにモノリシック集積回路に集積するキャパシタの半導体技術として有用なものには、基板/ポリシリコン、基板/アルミニウム、ポリシリコン/アルミニウム、そして金属/金属構造がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
寄生容量を削減することによりＳＯＩ構造を導入することができるのであるが、基板と半導体層内の回路素子との間に依然として寄生容量が存在する。受動回路素子、特に、キャパシタ等は、サイズの点で典型的な能動回路素子よりかなり大きく、そのサイズ分だけ寄生容量効果の影響を受けやすい。能動素子の大きさが０.５μｍ以下のレンジに達するのに対し、受動素子は１００μｍ以下にはならないであろう。従って、無線通信の応用においては、この種のそしてその他の種の受動素子が必要になるが、キャパシタは通常如何なる能動回路素子より１００倍大きくなる。
【０００８】
寄生容量の望ましくない効果が受動素子のＱファクターを下げて回路の性能に影響を与え、回路の全体的な損失を大きくしてしまう。さらには、寄生容量は如何なるデザイン・インされたキャパシタにも加わり、これがまた回路の性能を悪くすることになる。今日のＲＦ通信回路やデジタル高速集積回路において通常出会う高周波数帯で集積回路が動作する場合に、これらの問題が明瞭に浮かび上がってくる。
【０００９】
従って、ＲＦや他の高周波アプリケーションで用いられるＳＯＩ構造のモノリシック集積回路において寄生容量を減らす必要がある。
【００１０】
ＷＯ００５７４８４により集積回路におけるキャパシタが知られており、このキャパシタはＳＯＩ基板と、このＳＯＩ板内に形成され，キャパシタの第一プレートとなる第一導電型のドープされたエピタキシャル層と、このドープされたエピタキシャル層上に形成され、キャパシタの誘電体層として用いられる酸化層と、そして、この酸化層上に形成され、キャパシタの第二プレートとなるポリシリコン層とにより成る。
【００１１】
上記公知例において、キャパシタの第一プレート（電極）のために用いられるエピタキシャル層をドープするとプレートの導電率が高まるが、この導電率は金属の導電率には遙かに及ばないことは事実である。何故ならば、ＳＯＩ構造の通常の集積回路におけるシリコンの底部層の厚みは１．５μｍ未満に限定され、この種のキャパシタの端子抵抗値は依然として非常に大きく、そのようなキャパシタを有するモノリシック集積回路は数百メガヘルツからギガヘルツに及ぶ高周波レンジでの用途には不向きであるからである。
【００１２】
この発明の目的は、高周波回路に適する、集積キャパシタを備えたＳＯＩ構造のモノリシック集積回路を提供することである。
【課題を解決するための手段】
【００１３】
この発明によれば、絶縁層と、単結晶領域を有するシリコン半導体層と、該シリコン半導体層の単結晶領域から形成された底部電極とシリサイドを含む層とを有するキャパシタとを備え、キャパシタ誘電体が前記シリサイドを含む層上部に形成され、上部電極が前記キャパシタ誘電体上部に形成されている、ＳＯＩ基板を備えたＳＯＩ構造のモノリシック集積回路により上記目的が達成される。
【００１４】
この発明の特徴は、キャパシタの底部電極の直列抵抗が公知のキャパシタのそれに比べて著しく小さくなることである。
【００１５】
周波数によるエネルギ損失とそして即ち高周波での応用の適合性とを表すのがＱファクター  Ｑ  ≒  ２πＣ/Ｒである。上記シリサイドを含む層は金属の導電率と同様な導電率の結晶層である。従って、シリサイド層によるエネルギ損失は公知のドープされたエピタキシャル層より小さくなる。その結果、キャパシタの端子抵抗値Ｒが小さくなり、そしてＱファクターが改善される。
【００１６】
さらに、ドープされた電極に起こりうる安定性の問題が避けられる。
【００１７】
この発明のモノリシック集積回路のキャパシタは電圧に左右されず、何故ならば、空間電荷層の幅が単結晶シリコン基板により限定されるからである。
【００１８】
このキャパシタの底部電極は温度に左右されず、従って、堆積温度が６００°Ｃを越えるＣＶＤプロセスによりキャパシタの誘電体を形成することができる。
【００１９】
この発明の好ましい実施形態では前記キャパシタ誘電体はシリコンナイトライド、シリコンオキサイド、シリコンオキシナイトライドのグループからの誘電体材料を含み、堆積温度Ｔが６００°Ｃを越えるＬＰＣＶＤプロセスにより形成される。
【００２０】
さらに、前記キャパシタ誘電体はシリコンナイトライド、シリコンオキサイド、シリコンオキシナイトライドのグループからの誘電体材料を含む複数層の層構造を備えることが好ましい。
【００２１】
さらに、前記キャパシタ誘電体はＴｉＯｘ、Ｔａ２Ｏ５，ＡｌＮ、チタン酸バリウム、チタン酸鉛そしてジルコン酸チタン酸鉛ランタンのグループからの誘電体材料を含むことが好ましい。
【００２２】
この発明のコンテキストにおいて、前記シリサイドを含む層はシリサイドであるＴｉＳｉ２，ＭｏＳｉ２，ＷＳｉ２，ＴａＳｉ２，ＰｔＳｉ，ＰｄＳｉ２，ＣｏＳｉＯ２，ＮｂＳｉＯ２，ＮｉＳｉ２そして希土類のシリサイドのグループからのシリサイドを含むことが好ましい。これらのシリサイドは電気導電率が低く、製造が簡単で滑らかな表面を簡単に形成でき、そして腐食に強い。
【００２３】
特に上部電極の材料としては金属を含むことが好ましい。アルミニウムの上部電極は特に安価に製造でき、そして適合性条件を最も満足するという長所がある。
【００２４】
ＷＯ００５７４８４に記載のキャパシタにおいては、多結晶シリコンのドープ層から上部電極が形成される。続いて行われる加熱処理のために、この多結晶シリコンのドープ層内のドーパントがキャパシタの絶縁層内に拡散し、その結果、キャパシタの絶縁層の品質が悪影響を受け、そしてキャパシタンスと絶縁破壊電圧を下げることになる。これはこの発明の解決策により回避される。
【００２５】
さらに、前記モノリシック集積回路は好ましくは底部電極にバイアを設けてもよい。上記のそしてさらなるこの発明のアスペクトが以下に説明する各実施形態により明らかになる。
【発明を実施するための最良の形態】
【００２６】
このモノリシック集積回路は能動素子と受動素子とを備える。能動回路素子のとる形態は通常のものであり、従って記載しない。
【００２７】
図１に見られるように、この発明の回路の製造はＳＯＩ基板の製造から始まり、即ち、シリコン処理の基板１００上に、モノ・シリコンの単結晶層であるシリコン層２０１と酸化物の埋め込み絶縁層１０１とを形成する。モノ・シリコンの単結晶層２０１と絶縁層とがシリコン・オン・インシュレータ（ＳＯＩ）基板を形成する。
【００２８】
ＳＯＩ基板は如何なる従来の製造プロセスでも製造できる。高品質のＳＯＩ基板を製造できるプロセスはＳＩＭＯＸプロセスである。これは、弱くドープされたｎ又はｐ型シリコンウエハ内に酸素イオンを高ドーズ量注入するとウエハ表面下にＳｉＯ２の埋め込み、電気的絶縁層が形成されることを基にしている。別の方法として、ウエハボンディングによりＳＯＩ基板を製造してもよく、二枚の熱酸化シリコンウエハが起点となり、これらウエハが圧力により互いに合わされ、陽極又は加熱ボンディングにより機械的に堅固に接続される。二枚のシリコンウエハの内の一枚をエッチングして数マイクロメータの厚みとすることによりＳｉＯ２絶縁体上に結晶シリコン層が形成される。
【００２９】
ＳＯＩ基板の製造に適する他の既知のプロセスはＦＩＰＯＳ（Ｆｕｌｌ  Ｉｓｏｌａｔｉｏｎ  ｂｙ  Ｐｏｒｏｕｓ  Ｏｘｉｄｉｚｅｄ  Ｓｉｌｉｃｏｎ）技術で、多孔性シリコンの複数層を高レートに酸化して酸化絶縁体内に単結晶シリコンの複数アイランドを形成するものである。
【００３０】
ＳＯＩ基板の製造に適するがコストのかかる他のプロセスには、シリコン基板を起点とし、シリコンウエハ上に熱成長した酸化物層を複数アイランドとし、その後のエピタキシャル・プロセスで結晶を横方向に成長させてこれらアイランドを覆うＥＬＯ（Ｅｐｉｔａｘｉａｌ  Ｌａｔｅｒａｌ  Ｏｖｅｒｇｒｏｗｔｈ）と、シリコン・エピタキシャル成長によりサファイア又はスピネル等の結晶絶縁体内に単結晶シリコンのウエハを成長させるヘテロ・エピタキシャル・プロセスであるＳＯＳプロセスとがある。
【００３１】
基本的に、ＳＯＩ基板は再結晶プロセスでも製造でき、このプロセスでは高純度のシリコンが多結晶シリコン膜である絶縁基板上に堆積されてから、高エネルギ照射による再結晶プロセスにより単結晶シリコンに変化する。しかし、どの再結晶プロセスによっても限られた品質以上にＳＯＩ基板を製造することはできず、これは単結晶領域におけるサイズが高々数平方センチメートルだからである。
【００３２】
埋め込み酸化層（絶縁層）の厚みは０．３乃至３μｍの範囲が好ましく、単結晶シリコンの厚みは０．１乃至４μｍの範囲が好ましい。
【００３３】
ここで、図２を参照する。ＳＯＩ基板を起点として集積素子の形成が始まり、マスクとして感光性レジストを用いて、キャパシタの底部電極のための単結晶シリコン層を最初に形成する。この場合にこのプロセスでは二つの変形例をとることができる。
【００３４】
ａ）ドライエッチング・プロセスにより電極のためのアイランドと他の能動及び受動回路素子との間のシリコンをすべて除去できる。
ｂ）ドライエッチング・プロセスにより単結晶シリコン膜の厚みの約５５％を除去でき、そして、ＬＯＣＯＳプロセスによりアイランド間の残りの膜を酸化物に変化させることができる。
【００３５】
これに続いて、搭載されるトランジスタにより決まるボロン又は燐により単結晶モノ・シリコンの複数アイランドをドーピングする。底部電極２０１のためのアイランドは好ましくはアンチモンによりドーピングされる。表面近傍をターゲットとし、そして中央に、又は単結晶シリコン層の背面において、制御されたイオンエネルギの基に問題の注入を行ってもよい。
【００３６】
これらの処理段階が一旦終了すると、第一の絶縁材料より成る比較的厚い第一の絶縁層３０１が素子表面に堆積される。この厚い第一の絶縁層が基板上の他の集積素子からキャパシタを区分する。そのために、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）ガス源を用いて、気相からの化学的堆積法によりシリコン酸化物層を約３０００オングストロームの厚みに堆積してもよい。次の工程は絶縁層上部に形成すべき感光性レジスト（図示されていない）のエッチングマスクと除去すべき絶縁層の部分のためのものであり、従って、絶縁層内に開口を設ける。絶縁層は、好ましくは、フッ化水素を含む酸を用いて、事実上、等方性のウエットエッチングでエッチングされる。もし絶縁層がシリコン酸化物より成るときは、ＣＦ４を原料ガスとして用いた反応性イオンエッチング（ＲＩＥ）で異方性エッチングしてもよい。
【００３７】
図３はエッチングされたトレンチ２３１においてエッチングプロセスにより単結晶層表面部分が露出されるのを示している。
【００３８】
ここで図４を参照する。エッチングされたトレンチ２３１は部分的に、再度、シリサイドを含む層２０２で満たされる。
【００３９】
シリサイドは金属/シリコン化合物で、シリコン技術において、温度に対し安定な低抵抗回路基板コンダクタ、コンタクトに用いられる。シリサイドを含む層のための金属には多くの選択枝がある。最も多く使われるシリサイドはＭｏＳｉ２，ＷＳｉ２，ＴａＳｉ２，ＴｉＳｉ２そしてＰｔＳｉ、さらにＰｄＳｉ２がある。これらに加えて、ＣｏＳｉ２，ＮｂＳｉ２，ＮｉＳｉ２，そして希土類のシリサイドも挙げることができる。この発明のコンテキストにおいてはチタン又はコバルトを用いるのが設計上好ましい。
【００４０】
以下の各プロセスが特にシリサイド層の製造に有用である。
シリサイド化
シリコン上の金属蒸着及びその後の温度上昇における反応
スパッタリング
気相からの堆積（ＣＶＤプロセス）
分子線エピタキシャル成長、そして
イオン注入
【００４１】
好ましい製造プロセスにおいてはシリサイド化によりシリサイドを含む層が形成される。この目的のために、好ましくはチタンが最初に素子全体の上部のモノ・シリコン上にスパッタリングにより形成される。シリサイド化が適切に行われる。最初の熱処理の結果、モノ・シリコン層２０１と接触する部分上のモノ・シリコンとの反応により第一段階シリサイドが形成される。ＳｉＯ２を含む絶縁層との反応は起きない。次の工程で、シリサイドに変化していない金属が選択的に除去される。第二の加熱処理で、第一段階シリサイドが完全にシリサイドとなり、この工程で抵抗値が最小となる。製造プロセスとしてシリサイド化を用いることによりさらなるそしてコストのかかるフォトリソグラフィ工程が回避される。
【００４２】
他の製造プロセスにおいてはスパッタリングによりモノ・シリコン上にシリサイドを含む層が形成されてもよい。この目的のために、金属、好ましくは、チタンの層がスパッタリングによりマスクを介してモノ・シリコン上に形成される。熱処理、例えば、窒素雰囲気内で８２０°Ｃ、３０秒間のアニールによりシリサイド化が適切に行われる。その結果、シリサイドを含む高品質の結晶層２０２がモノ・シリコン層２０１部分上に形成され、そしてシリサイドを含む層２０２がモノ・シリコンのアイランドと接触する。
【００４３】
他の製造プロセスにおいてはシリサイドを含む層のためにＣＶＤプロセスが用いられてもよい。
【００４４】
シリサイドを含む層は典型的には０．１乃至０．２μｍの厚みであり従ってシート抵抗が０．７乃至１．８Ω/□となり、この値はこの厚みの高濃度にドープされたモノ・シリコン層の値より１乃至２桁小さい。
【００４５】
この支持構造には第二、第三絶縁層３０２，３０３とキャパシタ誘電体２２０が適用される。
【００４６】
第一絶縁層上にある第二絶縁層も通常比較的厚い層である。そのために、同様に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）ガス源を用いて、気相からの化学堆積法によりシリコン酸化物層を約３０００オングストロームの厚みに堆積してもよい。
【００４７】
ここで、図５を参照する。第二絶縁層３０２上部のレジストマスクのフォトリソグラフィク構造を用いて、底部電極の表面のある部分が再度露出するように、ここで第二絶縁層３０２内に開口が形成される。
【００４８】
第二絶縁層３０２内に開口がエッチングされるときは、底部電極の表面からコンタクトをとるためのコンタクトホールのためのスペースを残すために大きなマージンが確保されるべきである。
【００４９】
図６に示されるように次にキャパシタ誘電体２２０が形成される。好ましい設計ではキャパシタ誘電体は、低圧ＣＶＤプロセスにより３００乃至４００ｍｉｌｌｉｔｏｏｒ、７００乃至８００°Ｃで例えばＳｉＨ２Ｃｌ２とＮＨ３とから形成されるシリコンナイトライドの層を備える。誘電体２２０は好ましくは薄くその厚みは約１０から１００ｎｍの範囲である。
【００５０】
適切な誘電体は例えば８００から９００°Ｃの間で反応式ＳｉＨ２Ｃｌ２  ＋  ２Ｎ２Ｏ  →  ＳｉＯ２  ＋  ガスに従うＨＴＯ（Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）プロセスから形成される酸化物層でもよい。もう一つの誘電体に用いられるものとしては、約７０オングストロ−ムのシリコンナイトライドと約２０オングストロ−ムのシリコンオキサイドとを有し、二層“ＮＯ”誘電体を形成する薄い複数の誘電体層、又は、シリコンオキサイドとシリコンナイトライドとシリコンオキサイド（“ＯＮＯ”誘電体）との非常に薄い層を有する薄い複数の誘電体層でもよい。高誘電率を有する他の膜でもよい。例えば、ＴｉＯｘ、Ｔａ２Ｏ５，ＡｌＮ又はチタン酸バリウム、チタン酸鉛そしてジルコン酸チタン酸鉛ランタン・チタン酸バリウムが、もしこれらの材料が十分に信頼性がありそして十分に均一性が高ければ用いることができる。
【００５１】
キャパシタ誘電体は開口２３１を介して下部電極の表面部分とコンタクトがとれるように表面全体上部に形成される。
【００５２】
図７に示されるようにキャパシタ誘電体はフォトリソグラフィにより所望の形にパターン化される。特に、その後底部電極とコンタクトが形成される領域内のキャパシタ誘電体が除去される。
【００５３】
図８に示されるように、次に、第三絶縁層３０３が設けられる。第三絶縁層は、通常、例えば３８０ｋＨｚ、１５ｋＷでのプラズマ励起を用いた３００乃至３５０°Ｃのプラズマ助長プロセスによりＳｉＨ４とＮ２Ｏとから形成される二酸化シリコン層である。
【００５４】
シリコンオキサイドの堆積についても他の様々なプロセスがあり、例えば、ホットウォール反応容器内でのテトラエチル・オルトシリケートからの堆積、低温でのＣＶＤプロセスによるシランと酸素とからの堆積、高温でのシランと、窒素と酸素との化合物とから堆積、又は、適切な初期化合物（スピン・オン・ガラス）からのスピン・オン・プロセスがある。ポリイミド又はＢＣＢも第三絶縁層に用いることができる。
【００５５】
他の材料の組み合わせでも三つの絶縁層３０１，３０２，３０３より成る層構造を形成することができる。しかし、拡散、密着性、上記した選択的エッチングそして機械、温度ストレスに関して満足しなければならない適合条件がある。
【００５６】
キャパシタ誘電体表面のある部分が再度複数誘電体層の構成により露出される。シリサイド化した底部電極とのコンタクトのために第二部分が領域２４１を露出する。
【００５７】
このプロセスのさらなる工程において、通常、高純度アルミニウムによるスパッタリングにより金属化が行われる。他の適切な金属は銅、タングステンそしてシリコンと銅とを共にしたアルミニウムの合金である。
【００５８】
好ましい設計では、金属例えばアルミニウムが堆積されコンタクト２４０と２３０とを形成する。最適な状態で見られるのは、最低の残存ガス圧、即ち、反応ガス無しにスパッタリングされた高品質のアルミニウム層である。このようにして１．２μｍの膜厚において０．０２５Ωを下回るシート抵抗Ｒｆが得られる。
【００５９】
形成によるスパイクを避けるために、底部電極を備えたコンタクト２４０はシリサイドを含む層と金属配線との間に拡散バリア層を有してもよい。
【００６０】
しかし上部電極を形成には多くの従来の材料を用いることができる。上部電極の別のものとして、二重ポリシリコンキャパシタ構造等に用いられる、キャパシタ誘電体とコンタクトがとられる金属層下部のポリシリコン層でもよいことは当業者には明らかであろう。
【００６１】
最後に、金属配線が通常保護層により物理的アタック、腐食そしてイオン汚染から保護される。この目的のために、ＰＥＣＶＤプロセスにより堆積されるシリコンナイトライド又はＳｉＯ２、ケイ酸リンガラス、ＢＣＢ又はポリイミドより成る層で素子が覆われる。
【００６２】
図９は完全に形成されたこの発明の好ましい実施例によるキャパシタの断面図を示す。
【００６３】
単結晶シリコンのカバー層２０１がＳＯＩ基板１００上にドープされ、キャパシタの底部電極のための底部電極層として形成される。シリサイドを含む層２０２が底部電極上に堆積される。底部電極はモノ・シリコンのドープ層とシリサイドを含む層との積層構造から成る。キャパシタ誘電体２２０を形成する誘電体分離層が底部電極を覆う。誘電体分離層上に設けられるのは上部電極２３０である。底部電極のための表面コンタクトがバイア（ｖｉａ）により形成される。これら二電極とキャパシタ誘電体のための誘電体分離層とがキャパシタを形成する。上部電極と同様に、底部電極が上部コンタクトを介して電位源に接続される。
【図面の簡単な説明】
【００６４】
【図１】この発明のキャパシタを備えた集積回路の詳細を示す側面図であり、この発明のキャパシタの製造を示す図である。
【図２】この発明のキャパシタを備えた集積回路の詳細を示す側面図であり、この発明のキャパシタの製造を示す図である。
【図３】この発明のキャパシタを備えた集積回路の詳細を示す側面図であり、この発明のキャパシタの製造を示す図である。
【図４】この発明のキャパシタを備えた集積回路の詳細を示す側面図であり、この発明のキャパシタの製造を示す図である。
【図５】この発明のキャパシタを備えた集積回路の詳細を示す側面図であり、この発明のキャパシタの製造を示す図である。
【図６】この発明のキャパシタを備えた集積回路の詳細を示す側面図であり、この発明のキャパシタの製造を示す図である。
【図７】この発明のキャパシタを備えた集積回路の詳細を示す側面図であり、この発明のキャパシタの製造を示す図である。
【図８】この発明のキャパシタを備えた集積回路の詳細を示す側面図であり、この発明のキャパシタの製造を示す図である。
【図９】この発明のキャパシタを備えた集積回路の詳細を示す側面図であり、この発明のキャパシタの製造を示す図である。
【図１０】この発明のキャパシタを備えた集積回路の詳細を示す側面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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2005519475.tif 000014
2005519475.tif 000015