(57)【要約】電子装置テスタチャネルは、電子的な被験装置（ＤＵＴ）の多数の端子に一組の分離抵抗を介して単一のテスト信号を送る。該テスタチャネルは、フィードバックを使用して、ＤＵＴ端子の何れかにおける故障の影響を補償するようテスト信号電圧を自動的に調節して、該故障がテスト信号電圧に大きく影響するのを防止する。
2005533251.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）のテスト中に該ＩＣの複数のＩＣ端子にテスト信号を同時に供給するための装置であって、制御信号が、第１の状態と第２の状態との間で繰り返し遷移する際に、前記テスト信号が、第１の論理レベルを表す第１のテスト信号電圧レベルと第２の論理レベルを表す第２のテスト信号電圧レベルとの間で繰り返し遷移し、
回路ノードと、
前記制御信号が前記第１の状態と前記第２の状態との間で遷移する際に、第１の出力信号電圧レベルと第２の出力信号電圧レベルとの間で出力信号を駆動するための第１の手段であって、該出力信号が前記回路ノードに抵抗的に結合されて該回路ノードに前記テスト信号が生成される、第１の手段と、
前記回路ノードから、前記ＩＣ端子を互いに分離させる抵抗を含む回路網を介して、複数の前記ＩＣ端子へとテスト信号を同時に分配するための第２の手段と、
前記制御信号及び前記テスト信号に応じて、前記制御信号が前記第１の状態と前記第２の状態との間で遷移した際に前記テスト信号が前記第１のテスト信号電圧レベルと前記第２のテスト信号電圧レベルとの間で遷移するように、前記第１の出力信号電圧レベル及び前記第２の出力信号電圧レベルを調節する、第３の手段と
を含む装置。
【請求項２】
前記第３の手段が、テスト中に前記制御信号及び前記テスト信号に応じて前記第１の出力信号電圧レベル及び前記第２の出力信号電圧レベルを調節する、請求項１に記載の装置。
【請求項３】
前記第３の手段が、テスト前に前記制御信号及び前記テスト信号に応じて前記第１の出力信号電圧レベル及び前記第２の出力信号電圧レベルを調節し、
前記第３の手段が、テスト中に前記第１の出力信号電圧レベル及び前記第２の出力信号電圧レベルを調節するのを差し控える、請求項１に記載の装置。
【請求項４】
前記第３の手段が、前記制御信号が前記第１の状態にある際に前記テスト信号電圧と第１の基準電圧との第１の比較に応じて前記第１の出力信号電圧レベルを調節し、
前記第３の手段が、前記制御信号が前記第２の状態にある際に前記テスト信号電圧と第２の基準電圧との第２の比較に応じて前記第２の出力信号電圧レベルを調節する、
請求項１に記載の装置。
【請求項５】
前記第２の出力信号電圧レベルが前記第１の出力信号電圧レベルよりも高く、
前記第１の状態から前記第２の状態への前記制御信号の変化に応じて、前記第１の手段が、前記出力信号を、前記第２の出力信号電圧レベルよりも十分に高く最初に駆動し、その後に該出力信号を前記第２の出力信号電圧レベルに駆動し、
前記第２の状態から前記第１の状態への前記制御信号の変化に応じて、前記第１の手段が、前記出力信号を、前記第１の出力信号電圧レベルよりも十分に低く最初に駆動し、その後に該出力信号を前記第１の出力信号電圧に駆動する、
請求項に１記載の装置。
【請求項６】
前記ＩＣが半導体ウェハ上に形成され、前記ＩＣ端子が前記半導体ウェハの表面上に存在し、前記第２の手段が、
複数の前記ＩＣ端子に１つずつ別々に接触する複数の導電性プローブと、
該プローブの各々に前記回路ノードを抵抗的に連結するための手段と
を含む、請求項１に記載の装置。
【請求項７】
前記ＩＣが半導体ウェハ上に形成され、前記ＩＣ端子が前記半導体ウェハの表面上に存在し、前記第２の手段が、
複数の前記ＩＣ端子に１つずつ別々に接触する複数の導電性プローブと、
該プローブに１つずつ別々に前記回路ノードを連結する複数の抵抗と
を含む、請求項１に記載の装置。
【請求項８】
前記第３の手段が、
前記制御信号が第１の状態にある際に前記テスト信号電圧と第１の基準電圧との間の第１の比較を実行し、該第１の比較に応じて第１のデータを変更する、第４の手段と、
前記制御信号が第２の状態にある際に前記テスト信号電圧と第２の基準電圧との間の第２の比較を実行し、該第２の比較に応じて第２のデータを変更する、第５の手段と、
前記第４及び第５の手段により変更された前記第１及び第２のデータを格納するための第６の手段と、
該第６の手段により格納された前記第１及び第２のデータに応じて前記第１及び第２の出力信号電圧レベルを調節するための第７の手段と
を含む、請求項１に記載の装置。
【請求項９】
前記第６の手段が、テスト中に前記第１及び第２の出力信号電圧レベルが一定に維持されるようにテスト前に前記第１及び第２のデータを格納する、請求項８に記載の装置。
【請求項１０】
テスト中に、前記第３の手段が、前記制御信号が前記第１の状態にある際に前記テスト信号電圧と第１の基準電圧との間の第１の比較を実行し、該第１の比較に従って前記第１の出力信号電圧レベルを調節し、
テスト中に、前記第３の手段が、前記制御信号が前記第２の状態にある際に前記テスト信号電圧と第２の基準電圧との間の第２の比較を実行し、該第２の比較に従って前記第２の出力信号電圧レベルを調節する、
請求項１に記載の装置。
【請求項１１】
前記第２の手段が、
各々が複数の前記ＩＣ端子に１つずつ別々に接触する複数の導電性プローブと、
前記回路ノードを前記プローブの各々に抵抗的に連結するための手段と
を含む、請求項１０に記載の装置。
【請求項１２】
テスト前に、前記第３の手段が、前記制御信号が前記第１の状態にある際に前記テスト信号電圧と第１の基準電圧との間の第１の比較を実行し、該第１の比較に従って前記第１の出力信号電圧レベルを調節し、
テスト前に、前記第３の手段が、前記制御信号が前記第２の状態にある際に前記テスト信号電圧と第２の基準電圧との間の第２の比較を実行し、該第２の比較に従って前記第２の出力信号電圧レベルを調節し、
テスト中に、前記第３の手段が、前記第１及び第２の出力信号電圧レベルの更なる調節を差し控える、
請求項１に記載の装置。
【請求項１３】
前記第２の出力信号電圧レベルが前記第１の出力信号電圧レベルよりも高く、
前記第１の状態から前記第２の状態への前記制御信号の変化に応じて、前記第１の手段が、前記出力信号電圧を、前記第２の出力信号電圧レベルよりも十分に高く最初に駆動し、その後に該出力信号電圧を前記第２の出力信号電圧に駆動し、
前記第２の状態から前記第１の状態への前記制御信号の変化に応じて、前記第１の手段が、前記出力信号電圧を、前記第１の出力信号電圧レベルよりも十分に低く最初に駆動し、その後に該出力信号電圧を前記第１の出力信号電圧に駆動する、
請求項１２に記載の装置。
【請求項１４】
前記第３の手段が、
前記制御信号が第１の状態にある際に前記テスト信号電圧と第１の基準電圧との間の第１の比較を実行し、該第１の比較に応じて設定された値の第１のデータを生成する、第４の手段と、
前記制御信号が第２の状態にある際に前記テスト信号電圧と第２の基準電圧との間の第２の比較を実行し、該第２の比較に従って設定された値の第２のデータを生成する、第５の手段と、
前記第４及び第５の手段により生成された前記第１及び第２のデータを格納するための第６の手段と、
該第６の手段により格納された前記第１及び第２のデータに応じて前記第１及び第２の出力信号電圧レベルを調節するための第７の手段と
を含む、請求項１２に記載の装置。
【請求項１５】
前記第６の手段が、テスト中に前記第１及び第２の出力信号電圧レベルが一定に維持されるようにテスト前に生成された第１及び第２のデータを格納する、請求項１４に記載の装置。
【請求項１６】
集積回路（ＩＣ）のテスト中に該ＩＣの複数のＩＣ端子にテスト信号を同時に送るための方法であって、制御信号が、第１の状態と第２の状態との間で繰り返し遷移する際に、前記テスト信号の電圧が、第１の論理レベルを表す第１のテスト信号電圧レベルと第２の論理レベルを表す第２のテスト信号電圧レベルとの間で繰り返し遷移し、前記複数のＩＣ端子の少なくとも１つを電位源に連結する少なくとも１つの故障が、他のＩＣ端子において前記テスト信号により表される第１及び第２の論理レベルに実質的に影響を与えず、
ａ．前記制御信号が前記第１の状態と前記第２の状態との間で遷移する際に、出力信号を第１の出力信号電圧レベルと第２の出力信号電圧レベルとの間で駆動し、
ｂ．前記出力信号を回路ノードに抵抗的に結合して該回路ノードに前記テスト信号を生成し、
ｃ．前記テスト信号を、前記回路ノードから、前記複数のＩＣ端子を互いに抵抗的に分離させる経路を介して、前記複数のＩＣ端子へと同時に分配し、
ｄ．前記制御信号が前記第１及び第２の状態間で遷移する際に前記テスト信号が前記第１及び第２のテスト信号電圧レベル間で遷移するように前記第１及び第２の出力信号電圧レベルを調節する、
という各ステップを含む方法。
【請求項１７】
前記第１及び第２のテスト信号電圧レベルがテスト中に前記ステップｄで調節される、請求項１６に記載の方法。
【請求項１８】
前記第１及び第２のテスト信号電圧レベルが、テスト前に前記ステップｄで調節され、テスト中に一定に保持される、請求項１６に記載の方法。
【請求項１９】
前記第２の出力信号電圧レベルが前記第１の出力信号電圧レベルよりも高く、
前記ステップａが、
ａ１．前記第１の状態から前記第２の状態への前記制御信号の変化に応じて、前記出力信号電圧を、前記第２の出力信号電圧レベルよりも十分に高く最初に駆動し、その後に該出力信号電圧を前記第２の出力信号電圧に駆動し、
ａ２．前記第２の状態から前記第１の状態への前記制御信号の変化に応じて、前記出力信号電圧を、前記第１の出力信号電圧レベルよりも十分に低く最初に駆動し、その後に該出力信号電圧を前記第１の出力信号電圧に駆動する、
という各サブステップを含む、請求項１８に記載の方法。
【請求項２０】
前記ステップｄが、
ｄ１．前記制御信号が第１の状態にある際に前記テスト信号電圧と第１の基準電圧との間の第１の比較を実行し、
ｄ２．前記第１の比較に応じて第１のデータを調節し、
ｄ３．前記制御信号が第２の状態にある際に前記テスト信号電圧と第２の基準電圧との間の第２の比較を実行し、
ｄ４．前記第２の比較に応じて第２のデータを調節し、
ｄ５．前記ステップｄ１及びｄ３で調節された前記第１及び第２のデータを格納し、
ｄ６．該格納された前記第１及び第２のデータに応じて前記第１及び第２の出力信号電圧レベルを制御する、
という各サブステップを含む、請求項１６に記載の方法。
【請求項２１】
テスト前に前記ステップｄ５が実行され、
テスト中に前記第１及び第２の出力信号電圧レベルが一定に維持される、
請求項２０に記載の方法。
【請求項２２】
前記ステップｄが、
ｄ１．テスト中に、前記制御信号が前記第１の状態にある際に前記テスト信号電圧と第１の基準電圧との第１の比較を実行し、該第１の比較に従って前記第１の出力信号電圧レベルを調節し、
ｄ２．テスト中に、前記制御信号が前記第２の状態にある際に前記テスト信号電圧と第２の基準電圧との第２の比較を実行し、該第２の比較に従って前記第２の出力信号電圧レベルを調節する、
という各サブステップを含む、請求項１６に記載の方法。
【請求項２３】
前記ステップｄが、
ｄ１．テスト前に、前記制御信号が第１の状態にある際に前記テスト信号電圧と第１の基準電圧との間の第１の比較を実行し、
ｄ２．テスト前に、前記第１の比較に従って前記第１の出力信号電圧レベルを調節し、
ｄ３．テスト前に、前記制御信号が第２の状態にある際に前記テスト信号電圧と第２の基準電圧との間の第２の比較を実行し、
ｄ４．テスト前に、前記第２の比較に従って前記第２の出力信号電圧レベルを調節し、
ｄ５．テスト中に、前記第１及び第２の出力信号電圧レベルの更なる調節を差し控える、
という各サブステップを含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に被験装置（ＤＵＴ）の多数の端子にテスト信号を送る電子装置テスタに関し、特にテスト信号の劣化を補償するシステムに関するものである。
【背景技術】
【０００２】
図１及び図２に示すように、従来技術の集積回路（ＩＣ）テスタ10は、半導体ウェハ16上に形成された一組をなす複数のディジタルＩＣ ＤＵＴ12をテストする。該テストの後、ＤＵＴ12は半導体ウェハ16から分離される。該テストは、相互接続システム18を使用することにより行われ、該相互接続システム18は、テスタ10を一組のプローブ20へ連結してＩＣの表面上の端子22への信号のアクセスを提供する。ＩＣテスタ10は、一組のテスタチャネル14を含み、その各々がディジタルテスト信号をＩＣ端子に送り又は該ＩＣ端子で生じたディジタル応答信号をサンプリングしてその状態を判定することが可能である。相互接続システム18は、各テスタチャネル14の入出力端子をプローブ基板アセンブリ13に連結するための一組のポゴ（pogo）ピン11又はその他のタイプのコネクタを含む。プローブ基板アセンブリ13は、ポゴピン11とプローブ20との間の信号経路を形成する導電性トレース及びバイアを含む１つ又は２つ以上の基板層を含む。
【０００３】
半導体ウェハ16が多数のＩＣを保持し得るため、及び各ＩＣが多数の端子パッドを有し得るため、各ＩＣ端子へのアクセスに別個のチャネルを用いるＩＣテスタ10は、ウェハ上の全てのＩＣを同時にテストするために極めて多数のチャネル14を必要とすることになる。それ故、ＩＣテスタ10は、通常は一度にウェハ上の一部のＩＣのみテストする。ウェハ16は、典型的には、テストすべき特定組のＩＣ12の端子22にプローブ20が接触するように該ウェハ16を位置決めするチャック15上に取り付けられる。テスタ10が該一組のＩＣ12をテストした後、チャック15がウェハ16を再位置決めして、テストすべき次の一組のＩＣの端子22にプローブ20が接触するようにする。
【０００４】
テストプロセスの速度を向上させるために、同時にテストされるＩＣ22の個数を最大限にするのが有用である。「Test Signal Distribution System for IC Tester」と題する米国特許出願第10/142,549号（2002年5月8日出願）に記載されているように、テスタが同時にテストすることができるＩＣの個数を増大させるための１つの方法は、１つのチャネルのテスト信号出力を２つ以上のＩＣ入力端子に加えることである。例えば、テストすべき各ＩＣが８ビットワードによりアドレス指定されるランダムアクセスメモリ（ＲＡＭ）である場合には、一組をなす８つのテスタチャネルの各々は複数のＲＡＭに同時にアドレスを送信することができる。これは、全てのＲＡＭがテスト中に同じアドレスシーケンスを受信することになるからである。
【０００５】
相互接続システム18は、多くのテスタチャネル14とＩＣ端子22との間で双方向に信号を伝達するための経路を提供するが、図２は、相互接続システム18によりウェハ16上のＩＣ12の複数の端子22に連結された１つのテスタチャネル14の一部しか示していない。ドライバ24は、チャネル14内の制御回路（図示せず）に応じて、電圧V1の出力信号を生成する。大きさR1の抵抗26は、前記ドライバの出力信号V1を相互接続システム18のノード30に連結して、電圧V2のノード30にテスト信号を生成する。抵抗26は、ドライバ24の出力抵抗及び該ドライバの出力とノード30との間の経路内のあらゆる抵抗を含むものである。
【０００６】
相互接続システム18は、ノード30に生じたテスト信号を、複数の分離抵抗28（それぞれ抵抗R2）からなる抵抗網を介して、一組のプローブ20へと分配する。十分に大きくすると、分離抵抗28は、端子22を互いに抵抗的に絶縁して、接地への故障32又は複数のＩＣ12のうちの１つ又は２つ以上の何れかにおける端子22における電位源への故障32が他のＩＣの端子22をドライバ24の出力における電圧V1にかかわらず故障電位へと駆動するのを防止する。分離抵抗28は、テスタ80が、端子に故障を有さないＩＣ12を、それと同じテスト信号を受信するＩＣがその端子に故障を有する場合に、テストすることを可能にする。図２は、単純な並列網を形成するものとして分離抵抗28を示しているが、既述の米国特許出願第10/142,549号に記述されているように、抵抗28は他の網トポロジーで構成することが可能である。別の制限を意味しない実施形態が米国特許出願第09/613,531号（2000年7月10日出願）に記載されている。
【０００７】
単一のテスタチャネル14が駆動することができるＩＣ端子22の数は、部分的には、１つ又は２つ以上の他のＩＣ端子22が故障している場合に故障していないＩＣ端子22における適当なテスト信号電圧を維持するドライバ24の能力によって制限される。ＩＣ端子22における入力インピーダンスは、主に容量性のものであり、通常はテスト信号の状態変化に次いでＩＣ端子の静電容量を充電又は放電するためにテスト信号が時間を要した後に小さな定常状態電流を引き込む。このため、定常状態という条件化で、故障していない各ＩＣ端子22に生じる電圧は実質的にV2に等しくなる。ドライバ24が、入力「駆動」制御信号Dの状態変化に応じてその出力電圧V1を一層高い又は低い論理レベルに変化させたとき、分離抵抗28の接合部のノード30におけるテスト信号電圧V2は、テスト信号電流がＩＣ端子22における静電容量を完全に充電し又は放電した後に、実質的にV2に等しい定常状態の高論理電圧レベルへと上昇し又は定常状態の低論理電圧レベルへと下降する。テスト信号のスルー（slew）は、ＩＣ端子の静電容量及びドライバ24と端子22との間の信号経路の抵抗との関数となる。
【０００８】
複数のＩＣ12のうちの１つの端子22を、例えば低論理電位VLの電圧源に接続する故障32が存在する場合には、ドライバ24がV1を低論理レベルVLから高論理レベルVHへと駆動する際に、ノード30及び故障していない端子22における電圧V2は下記値へと上昇する。
V2 ＝ VH - I×R1
V2 ＝ VH - (VL - VH)×R1/(R1 + R2)
ここで、Iは、故障32により引き出される定常状態の故障電流である。「最悪の場合」には、ドライバ24がN+1個のＩＣ端子22（そのN個の端子は故障により低論理レベルVLの電圧源に連結され得る）に接続される。かかる場合には、ノード30及び故障していない残りの１つの端子における定常状態のテスト信号電圧V2は次の通りである。
V2 = VH - (VL - VH)×R1/(R1 + (R2/N))   (1)
故障は、ドライバ24がV1を低論理レベルVLへとプルしている時点で、N+1個の端子22のうちのN個を高論理レベルVHの電圧源に連結させるものと仮定する。この場合、ノード30、及び故障していない１つの端子22における定常状態のテスト信号電圧V2は、次式の通りとなる。
V2 ＝ VL + (VH - VL)×R1/(R1 + (R2/N))   (2)
上記式(1),(2)は、N個のＩＣ端子22からなる何れかの組における故障が、故障していないＩＣ端子を、比 R1/(R1 + (R2/N)) に従って、低論理レベルVLを超えてプルし又は高論理レベルVH未満にプルし得ることを示している。故障が、端子22におけるテスト信号電圧をVLを大きく超えてプルし過ぎ又はVH未満に大きくプルし過ぎた場合には、端子22に故障を有さないＩＣ12がテスト信号の論理状態を認識しないことになり、よってテスト不能となる。
【０００９】
しかし、分離抵抗28の抵抗R2が十分に大きい場合には、テストシステムは、故障を許容することができる。上記式(1),(2)は、R2の大きさが増大するとテスト信号電圧V2への故障の影響が低減され、下降し又は上昇してVL又はVHに近づくことを示している。同じテスト信号により駆動されるＩＣ端子22の数N+1、及び許容すべき故障の最大数Nを増大させる場合には、分離抵抗28の大きさR2も大きくして、テストシステムに故障許容性を持たせる必要がある。
【００１０】
しかし、分離抵抗28の抵抗の増大は、テスト信号が状態変化する際にドライバ24がＩＣ端子22における静電容量を充電し又は放電することができる速度を低下させるものとなる。これは次いで、テスト信号が状態変化するために必要とする時間量を増大させるものとなり、それ故、テスト信号が動作することができる最大周波数が低下することになる。よって、単一のテスト信号により駆動できる端子22の数を増大させるためにR2を増大させる場合には、テスト信号の最大動作周波数の関数となる制限を受けることになる。それ故、故障を許容する態様で同じテスト信号により同時に駆動できるＩＣ端子の数は、テスト信号の最大周波数と逆の関係を有するものとなる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
必要とされているのは、テスト信号の最大動作周波数を低下させることなく単一のテスト信号により駆動できるＩＣ端子の数を更に増大させる方法である。
【課題を解決するための手段】
【００１２】
テスタチャネル内のドライバの出力信号は、相互接続システムの回路ノードに抵抗的に連結されて、回路にテスト信号を生成する。相互接続システムは、テストすべき一組のＩＣの端子に分離抵抗網を介してテスト信号を分配して、ＩＣ端子の全てが同じテスト信号により同時に駆動されるようにする。
【００１３】
フィードバックシステムは、テスト信号電圧を監視し、及び必要に応じてドライバ出力信号電圧を調節して、ＩＣ端子の１つ又は２つ以上における故障に起因するテスト信号電圧の変化を補償する。テスト信号がＩＣ端子を高論理レベルへと駆動することになる場合には、該テスト信号は最初に、ＩＣ端子における静電容量を迅速に充電するために高論理レベルよりも十分に高い電圧に設定される。ＩＣ端子の電圧が所望の高論理レベルに近づいた際に、テスト信号電圧は、ＩＣ端子に定常状態の高論理レベルを維持するために必要なレベルまで低下される。逆に、テスト信号がＩＣ端子を低論理レベルに駆動することになる場合には、該テスト信号は最初に、ＩＣ端子における静電容量を迅速に放電させるために所望の低論理レベルよりも十分に低く駆動され、次いでＩＣ端子電圧を所望の低論理レベルに維持するために必要な適当な定常状態レベルまで上昇される。かかる態様で形成されるテスト信号は、テスト信号が、所与の分離抵抗について、従来の矩形波テスト信号の場合に可能となる周波数よりも高い周波数で動作することを可能にする。
【００１４】
特許請求の範囲は、本発明の要旨を詳細に示し明確に請求するものである。しかし、当業者であれば、図面（同様の符号は同様の構成要素を示す）を参照して本書の残りの部分を読むことにより、本出願人が本発明のベストモードの実施であると考えるものの構成及び動作方法並びに本発明の更なる利点及び目的が最も良く理解されよう。
【発明を実施するための最良の形態】
【００１５】
本発明は、例えば集積回路（ＩＣ）等の一組の被験電子装置（ＤＵＴ）の２つ以上の端子に単一のテスト信号を同時に分配するためのシステムに関するものである。以下の説明は、本出願人が本発明のベストモードの実施であると考える本発明の１つ又は２つ以上の例示的な実施形態及び／又は適用例について解説したものである。本書で解説する実施形態は、本発明の１つ又は２つ以上の実施形態を示したものであるが、かかる例示的な実施形態又は該実施形態が動作する態様に本発明を限定する意図はない。
【００１６】
図３は、半導体ウェハ42上に形成された一組のＩＣ40の幾つかの同様の端子38に相互接続システム36を介して連結され、同じテスト信号がＩＣ端子38の各々を同時に駆動することができるようになっている、多チャネルＩＣテスタの単一のチャネル34を示している。テスタチャネル34内のドライバ54は、抵抗値R1の抵抗56により表される出力インピーダンス及び経路インピーダンスを介して相互接続システム36内のノード50へテスト信号を供給する。相互接続システム36は、類似した抵抗値R2の一組の分離抵抗44を含み、その各々がノード50を別個のプローブ48へ連結し、その各プローブが各ＩＣ端子38に別々にアクセスする。
【００１７】
１つのテストは、連続する複数のテストサイクルへと編成され、その各テストサイクル中に、ドライバ54が従来のフォーマッタ回路60により生成された駆動制御信号Dに応じてテスト信号を高論理レベルVHまたは低論理レベルVLに駆動することが可能である。各テストサイクルの前に、タイミング回路62からの信号により示された際に、フォーマッタ回路60は、次のテストサイクル中にテスト信号を高論理レベルと低論理レベルとの何れに駆動すべきかを示すデータをメモリ64から取得する。フォーマッタ回路60は次いで、その出力駆動制御信号Dを後続のテストサイクル中に適当な状態に設定し、ドライバ54は、それに従ってテスト信号を高論理レベル又は低論理レベルに駆動する。
【００１８】
相互接続システム36内の分離抵抗44は、ＩＣ端子38を接地又はその他の電位源に連結する低インピーダンス故障58が、ドライバ54の出力信号電圧V1の大きさにかかわらず、他のあらゆるＩＣ端子38を該電位に駆動するのを防止する。R2が十分に高くない場合には、１つ又は２つ以上のＩＣ40の端子38における故障が、他のＩＣのＩＣ端子38に到達するテスト信号電圧を、テスト信号の高論理レベル又は低論理レベルのための許容可能な範囲外にプルし、これにより故障していないＩＣ40について実施されたテストが無効なものとなる可能性がある。
【００１９】
テストシステムを故障許容性を有するものにするために必要となる分離抵抗の最小限の抵抗値R2は、テスト信号により同時に駆動されることになるＩＣ端子38の数の関数となる。テスト信号により駆動されるＩＣ端子38の数が増大すると、故障許容性を提供するために必要となる分離抵抗R2の大きさも大きくしなければならない。しかし、テスト信号が多数のＩＣ端子30を同時に駆動する場合に故障許容性を提供するために必要となる分離抵抗R2の値を高くすると、テスト信号が状態変化する際にＩＣ端子の静電容量を充電及び放電させるために必要となるテスト信号電流が低下する傾向となる。充電用の電流の低下は、テスト信号が状態変化することができる速度を低下させ、これによりテスト信号が動作することができる最大周波数が低下することになる。
【００２０】
分離抵抗R2の大きな値により生じるテスト信号の充電用電流の低下を補償するために、テスタチャネル34は、ノード50におけるテスト信号電圧V2と、ドライバ54へのD入力との両者を監視する、フィードバック制御回路66を含む。テスト信号電圧V2がその高論理レベルVHに駆動されるべきことをD入力が示す場合には、フィードバック制御回路66は、V2をVHレベル基準電圧と比較して、ドライバ出力V1の高論理レベルを制御するための基準としてのドライバ54に供給される出力電圧VHIGHを調節する。フィードバック制御回路66は、テスト信号電圧V2を所望の高論理レベルVHへ駆動するようにVHIGHを調節する。同様に、テスト信号電圧V2が低論理レベルVLとなるべきことをD入力が示す場合には、フィードバック制御回路66は、テスト信号電圧V2をVLレベル基準電圧と比較して、ドライバ54がその出力信号V1の電圧を設定する際に基準として使用する出力電圧VLOWを調節する。フィードバック制御回路66は、テスト信号電圧V2を所望の低論理レベルVLに駆動するようにVLOWを設定する。
【００２１】
図４は、テスト信号電圧V2が、図３のドライバ54に入力されるD制御信号入力の変化に応答する態様を示している。D信号が０論理状態へと切り替わると、V2信号電圧は定常状態の低論理レベルVLへと降下し、D信号が１論理状態へと切り替わると、V2信号は定常状態の高論理レベルVHへと上昇する。
【００２２】
図５は、ＩＣ端子38に故障が全く存在しない場合に図４のテスト信号電圧V2を生成する際にドライバ54の出力電圧V1が挙動する態様を示している。D信号が１から０へ遷移する際に、フィードバック制御回路66は、V2が所望の低論理レベルVLよりも十分に高いことを検知し、このため、ドライバ54に最初にVLOWを設定して、V1をその可能な最低の電圧レベルVMINに迅速に駆動することによりＩＣ端子の静電容量から電荷を迅速に除去してテスト信号電圧V2を下方へプルする。V2がVLに近づいた際に、フィードバック制御回路66は、基準電圧VLOWを上昇させて、V2がその定常状態の低論理レベルVLに落ち着くことができるようにする。同様に、D制御信号が０から１へ遷移する際には、フィードバック制御回路66は、V2が所望の高論理レベルVHよりも十分に低いことを検知し、このため、ドライバ54にVHIGHを設定して、V1をその最高の電圧レベルVMAXに迅速にプルしてＩＣ端子の静電容量を迅速に充電し、これによりテスト信号電圧V2を迅速にプルアップする。テスト信号電圧V2が所望の高論理レベルVHに近づいた際に、フィードバック制御回路66は、VHIGHを降下させて、V2がその所望の定常状態レベルVHに落ち着くことができるようにする。
【００２３】
図６は、ノード50をVHに向かってプルする傾向を有する高論理レベル故障がＩＣ端子38に存在する場合のドライバ出力信号V1の挙動を示している。図６に示すドライバ出力信号V1の挙動は、図５に示すV1信号の挙動に類似しているが、制御信号Dが０へ遷移する際に、フィードバック制御回路66が定常状態の値VLOWを設定して、V2を適当な低論理レベルVLに保つためにドライバ54がV1をVLよりも幾分か小さい定常状態の大きさに駆動するようになっている点で異なる。このV1の小さい大きさは、テスト信号電圧V2に対する高レベル故障の影響を補償するものとなる。
【００２４】
図７は、ノード50におけるテスト信号電圧V2をVLに向かってプルする傾向を有する故障が１つ又は２つ以上のＩＣ端子38に存在する場合のV1信号の挙動を示している。図７に示すドライバ出力信号V1の挙動は、図５に示すV1信号の挙動に類似しているが、制御信号Dが１へ駆動される際に、フィードバック制御回路66が定常状態の値VHIGHを設定して、テスト信号電圧V2を所望の高論理レベルVHに保つためにドライバ54がV1をVHよりも幾分か高い定常状態の大きさに駆動するようになっている点で異なる。このV1の増大した大きさは、テスト信号電圧V2に対する低レベル故障の影響を補償するものとなる。
【００２５】
最大限の許容可能なテスト信号周波数は、故障許容を提供するために必要となる分離抵抗R2の大きさと、ドライバ54の電圧限界VMAX,VMINの大きさとの関数となる。VMAXがVHよりも十分に高く（より正であり）、VMINがVLよりも十分に低い（より負である）場合には、テスト信号は、多数のＩＣ端子について故障許容を提供するためにR2が大きくされた場合であっても、D信号が状態変化した直後にＩＣ端子の静電容量の内外へ電荷を急速に移動させることができる。かかるフィードバックを用いた故障の補償は、テスト信号の最大の許容可能な周波数を低下させることを必要とすることなく、同じテスト信号により駆動することができるＩＣ端子38の数を増大させることを可能にする。
【００２６】
高周波数の用途によっては、図３のコントローラ66により提供されるフィードバックループの応答は、大幅に低速又は不安定なものとなる可能性があり、又はコントローラ66により提供されるフィードバックループがテスト信号に許容できないノイズを注入するものとなる可能性がある。図８は、図３のテスタチャネル34が一層高い周波数の動作に適応することが可能な態様を示している。図８に示すように、フォーマッタ回路60により制御されるサンプル・ホールド回路68が、コントローラ66とドライバ54との間のVHIGH及びVLOW基準信号経路内に挿入される。
【００２７】
図９は、ＩＣ40をテストする前にフォーマッタ回路60が実行する較正手順を示している。図８及び図９を参照すると、フォーマッタ回路60は、フィードバック制御回路66のVLOW及びVHIGH出力信号をドライバ54へ直接通過させるようサンプル・ホールド回路68を最初に設定する（ステップ90）。フォーマッタ回路60は制御信号Dを０に設定し（ステップ92）、ＩＣ端子38の１つ又は２つ以上に故障状態が存在する場合には、フィードバック制御回路66は該故障状態に打ち勝つために必要な定常状態レベルへVLOWを駆動する。次いでフォーマッタ回路60は、VLOWの値のサンプル・ホールドを行うようサンプル・ホールド回路68のうちの１つに信号を送る（ステップ94）。次いで、フォーマッタ回路60は、ＩＣ端子38における故障状態に打ち勝つのに必要な定常状態レベルへとフィードバック制御回路66がVHIGHを駆動することを可能にするのに十分な期間にわたり、制御信号Dを１に駆動する（ステップ96）。フォーマッタ回路60は次いで、他のサンプル・ホールド回路68に信号を送ってそのVHIGH電圧レベルを保持させる（ステップ98）。
【００２８】
その後、ＩＣ40のテスト中に、サンプル・ホールド回路68は、VHIGH及びVLOWを、較正手順中に設定されたレベルに保持し、フィードバック制御回路66の出力を無視する。このため、テスト中には、テスト信号電圧V2はフィードバックにより制御されないが、それにもかかわらず、ドライバ出力信号V1の定常状態値は、テスト信号電圧V2に対するＩＣ端子38における故障を補償するよう適切に調節される。
【００２９】
図１０は、図８のドライバ54のためのフィードバック制御システムの代替的な実施形態を示している。この場合、フィードバック制御回路66は、VHIGH及びVLOW信号の値を示すアナログ出力データではなくディジタル出力データを提供する。較正手順中に、フォーマッタ回路は、VHIGH及びVLOW信号を生成する一対のディジタルアナログ変換器（ＤＡＣ）55の入力へとフィードバック制御回路66のデータ出力を通過させるように最初に一対のラッチ57を設定する。しかし、較正手順中にフィードバック制御回路66のデータ出力が定常状態に達した後、フォーマッタがラッチ57に信号を送って現在のデータ値を保持させて、後続のテストプロセス中にVHIGH及びVLOWが一定値を維持するようにする。
【００３０】
図１１は、１つ又は２つ以上のＩＣ端子38における高論理レベル故障がテスト信号電圧V2をVHに向かってプルしようとする場合の、テスト中のV1信号の挙動を示している。D信号が０へ遷移する際に、ドライバ54は、その出力信号電圧V1を、サンプル・ホールド回路68のVLOW基準信号出力の大きさへと可能な限り急速に駆動する。該VLOW基準信号出力は、テスト信号電圧V2に対する故障の影響を補償するためにVLよりも十分に低く予め設定されたものである。
【００３１】
図１２は、１つ又は２つ以上のＩＣ端子38における低論理レベル故障がテスト信号電圧V2をVLに向かってプルしようとする場合の、テスト中のV1信号の挙動を示している。D信号が１へ遷移する際に、V1信号がサンプル・ホールド回路58のVHIGH基準信号出力の値へと上昇する。該VHIGH基準信号出力は、テスト信号電圧V2に対する故障の影響を補償するためにVHよりも高く予め設定されたものである。
【００３２】
図１３は、様々なＩＣ端子38における高論理レベル故障及び低論理レベル故障がテスト信号電圧V2をVHとVLとの間の値へとプルしようとする場合の、テスト中のV1信号の挙動を示している。D信号が０へ遷移する際に、V1信号は、VLよりも低く予め設定されたサンプル・ホールド回路58のVLOW基準信号出力の値へと降下する。D信号が１へ遷移する際には、V1信号は、VHよりも高く予め設定されたVHIGHの値へと上昇する。
【００３３】
図１４は、１つ又は２つ以上のＩＣ端子38における故障がノード50をVL未満にプルしようとする場合の、テスト中のV1信号の挙動を示している。D信号が０へ遷移する際に、V1信号は、VLよりも十分に高く予め設定されたサンプル・ホールド回路58のVLOW基準信号出力の値へと降下する。D信号が１へ遷移する際には、V2信号は、VHよりも十分に高く予め設定されたVHIGHの値へと上昇する。
【００３４】
テスト中にフィードバック制御システムを使用する１つの利点は、図３に示したように、状態変化の直後にV1信号をそのフルレンジのVMAX又はVMINへと一時的に駆動して、ＩＣ端子の静電容量を急速に充電し又は放電させることができることにある。これは、最大の許容可能なテスト信号周波数を増大させるのを助けるものとなる。V1のフィードバック制御は、図８のシステムではテスト中に生じないため、ドライバ54は、V1を適当な定常状態レベルに維持するのに必要なVHIGHレベル又はVLOWレベルにV1信号を駆動するのみできる。図８のシステムは、ＩＣ端子の静電容量の充電及び放電の速度を向上させるためにドライバ54のフルレンジ電圧を一時的に使用するものではない。
【００３５】
図１５は、本発明の別の例示的な実施形態を示しており、この場合には図８のドライバ54がパルス整形器70に置換されている。パルス整形器は、その入力信号における状態伝達に応じて所望の形状を有する出力信号パルスを生成し、該所望のパルス形状は、必ずしも（図８のドライバ54により生成されるような）矩形波信号である必要はない。この応用例では、パルス整形器70は、D信号入力の状態変化の直後にVMAX又はVMINでピークとなる適当なV1信号パルスを生成して、ＩＣ端子の静電容量のための十分な充電用電流を提供し、その後に適当な定常状態レベルへと落ち着く。
【００３６】
図１５のテストシステムの場合、図８のテストシステムの場合に使用されたものと類似したプリテスト較正手順が、サンプル・ホールド回路68のVHIGH及びVLOW出力を、ＩＣ端子38の故障にかかわらず定常状態のテスト信号電圧V2を適当な高論理レベル及び低論理レベルに維持するために必要なレベルに予め設定する。その後、ＩＣ40がテストされてD信号入力が０から１に遷移した際に、パルス整形器70が直ちにV1をVMAXへと駆動して、ＩＣ端子38に電荷を急速に供給し、その後にV1を下方に駆動して、所定の時間間隔にわたってVHIGHと一致する定常状態値にする。そのD信号入力が１から０に遷移した際に、パルス整形器70が直ちにV1をVMINへと駆動してＩＣ端子の静電容量から電荷を急速に除去し、その後にV1をプルアップして所定の時間間隔にわたりVLOWと一致する定常状態値にする。
【００３７】
図１６は、D信号が状態変化を受ける際のV1信号の挙動を示している。この例では、故障がＩＣ端子を低論理レベル（VL）の電圧源へと連結するため、較正手順中に、フィードバック制御回路66は、VHIGHをVHよりも高く設定するが、VLOWをVLと等しく設定する。その後、ＩＣ40がテストされて制御信号Dが０に遷移した際に、パルス整形器70は、最初にV1をVMINに駆動してＩＣ端子の静電容量から電荷を急速に除去するが、その後にV1をVLOW=VLへと上昇させて、テストサイクルの定常状態部分でV2をVLに維持するようにする。D信号が遷移して再び１に戻る際には、パルス整形器70は、直ちにV1をVMAXへと駆動してＩＣ端子の静電容量を急速に充電し、その後にV1を定常状態レベルVHIGH（ＩＣ端子の故障を補償するためにVHよりも高く予め設定されている）へと下降させる。
【００３８】
図１７は、１つ又は２つ以上の端子38が高論理レベルVHの電位源へと短絡される場合のV1信号の挙動を示しており、図１８は、端子38における故障がVLとVHとの間のレベルへとV2を駆動しようとする場合のV1信号の挙動を示している。
【００３９】
図１６ないし図１８に示すパルス形状は、例示的なものであり、パルス整形器70は、ＩＣ端子の静電容量の完全な充電又は放電を行うために必要となる総時間を最小限にすることによりテスト信号の最大の許容可能な周波数を増大させるよう様々な態様の何れかにV1信号を整形するものとすることが可能である、ということが当業者には理解されよう。例えば、図１９に示すように、パルス整形器70は、V1信号をVHIGH又はVLOWに駆動する前に、各D状態遷移後の所定時間にわたりV1信号をVMAX又はVMINに保持することが可能である。V1信号の傾斜部分は、線形又は非線形とすることが可能である。
【００４０】
図３、図８、及び図１５に示した本発明の例示的な実施形態では、フィードバック制御回路66は、テスタチャネル34内に存在するが、該チャネル34にVHIGH及びVLOW信号を伝達するために配設されたリードと共にチャネル34の外部に配設することが可能である。
【００４１】
単純化のため、図３、図８、及び図１５は、比較的単純な回路網を形成するものとして分離抵抗44を示している。しかし、本発明は、例えば、2002年5月8日出願の「Test Signal Distribution System For IC tester」と題する米国特許出願第10/142,549号といった他の分離抵抗網トポロジーを採用した相互接続システムに関連して実施することが可能である。
【００４２】
全ての分離抵抗44が同じ値を有する必要はない。例えば、図２０は、ＩＣ40の端子38が双方向である場合に有用な図８のテスタチャネル34の変形例である。ＩＣ端子38は、何らかのテストサイクル中にテスト信号を受信する一方、他のテストサイクル中にＩＣ応答信号をテスタチャネル34に送る。図２０のドライバ54はトライステートドライバであり、フォーマッタ回路60から入力されて出力V1信号を高レベル又は低レベルの何れに駆動すべきかを示す制御信号Dを受信するだけでなく、出力をトライステートにしてノード50をプルアップもプルダウンもしないようにすべきか否かを示すフォーマッタ回路60からのZ入力信号も受信する。ＩＣ40が応答信号をテスタチャネルへ送ることになるテストサイクル中に、フォーマッタ回路60は、ドライバ54に信号を送ってその出力信号V1をトライステートにさせる。データ収集回路65は、フォーマッタ回路60からの制御信号Cに応じて応答信号の電圧をサンプリングし、該応答信号の電圧から、各ＩＣ40により生成される出力信号の状態を判定する。
【００４３】
図２０の相互接続システム36は、各分離抵抗44が異なる抵抗値を有している点で図８の相互接続システム36とは異なる。詳細には、各々の連続する分離抵抗44の抵抗値は、その先行する分離抵抗の抵抗値の２倍となっている。
【００４４】
通常、全てのＩＣ40が正しく動作している場合には、それらが出力信号を生成することになるテストサイクル中に、全てのＩＣ40が、同じ高論理レベルVH又は低論理レベルVLの出力信号を同時に端子38に生成し、分離抵抗44は、ノード50に現れる応答信号を実質的に該高論理レベル又は低論理レベルへと駆動することになる。しかし、１つ又は２つ以上のＩＣ40が故障している場合には、所与の時点で、幾つかのＩＣ40が高論理レベル(VH)の出力信号を生成し、他のＩＣ40が低論理レベル(VL)の出力信号を生成する可能性がある。かかる場合、データ収集回路65から見た応答信号電圧は、VHとVLとの間の何らかのレベルになることになる。図２０に示す分離抵抗の値の構成では、データ収集回路65は、各ＩＣ40の端子38における出力信号の論理状態を、前記応答信号の電圧とは無関係に判定することができる。
【００４５】
ドライバ54がＩＣ端子38へテスト信号を送信するテストサイクル中に、図２０のテスタチャネルは、図８のテスタチャネルと同じ態様で動作して、ＩＣ端子における故障を補償する。図８のテスタチャネルのVHIGH及びVLOW基準電圧を較正するために使用した方法（図９）は、図２０におけるVHIGH及びVLOW基準電圧を較正するために使用することも可能である。トライステート出力を提供するようパルス整形器を構成する場合には、図２０のドライバ54を図１５で使用したタイプのパルス整形器に置換することも可能である。
【００４６】
プローブカードを使用して半導体ウェハ上に形成されたＩＣの端子にアクセスするタイプのＩＣテスタに関連して使用するための本発明の様々な変形例について説明してきたが、当業者には理解されるように、本発明は、ＩＣのＤＵＴ端子へのアクセスを提供する他のタイプのインタフェイス機器を採用したテスタに関連して使用することが可能であり、該ＩＣは、ウェハレベルのもの、又は該ＩＣが上部に形成されるウェハとは別個のものとすることが可能であり、テストが行われる時点でＩＣパッケージ内に組み込まれていてもいなくとも良い。かかるインタフェイス機器は、負荷基板、バーンイン基板、及び最終的なテスト基板を含む（但しそれらには限定されない）。本発明は、その広範な側面では、特定のタイプのＩＣテスタ、特定のタイプのテスタ-ＤＵＴ相互接続システム、又は特定のタイプのＩＣ ＤＵＴを伴う応用例に限定することは意図していない。また、本発明は、集積回路のテストに関連して使用されるものとして説明したが、例えばフリップチップアセンブリや回路基板などを含むあらゆる種類の電子装置をテストする場合にも使用することが可能である、ということが当業者には理解されよう。
【００４７】
上記説明及び図面は、本発明のベストモードでの実施である例示的な実施形態を示したものであり、本開示のベストモードの構成要素又はステップは、特許請求の範囲に記載の本発明の構成要素又はステップを例示したものである。しかし、特許請求の範囲は、本書及び図面に記載した本発明の例示的な実施形態の例示的な構成要素又はステップと機能的に等価な構成要素又はステップを含む、何れかの請求項に記載した構成要素又はステップの組み合わせを含む本発明のあらゆる実施態様に該当することを意図したものである。
【図面の簡単な説明】
【００４８】
【図１】相互接続システムを介してウェハ上に形成された一組のＩＣにアクセスする従リアの集積回路（ＩＣ）テスタの単純化した側面図である。
【図２】図１の相互接続システムにより提供される信号経路を介して図１のウェハ上の一組のＩＣ端子にテスト信号を送信する、図１のテスタの１つのチャネルの一部を示す概略図である。
【図３】相互接続システムにより提供される信号経路を介してウェハ上の一組のＩＣ端子にテスト信号を送信するための本発明の第１の例示的な実施形態によるテスタの１つのチャネルの一部を示す概略図である。
【図４】図３の信号V2,Dの挙動を示すタイミングチャートである。
【図５】ＩＣ端子における様々な故障条件下での図３の信号V1の挙動を示すタイミングチャートである。
【図６】ＩＣ端子における様々な故障条件下での図３の信号V1の挙動を示すタイミングチャートである。
【図７】ＩＣ端子における様々な故障条件下での図３の信号V1の挙動を示すタイミングチャートである。
【図８】相互接続システムにより提供される信号経路を介してウェハ上の一組のＩＣ端子にテスト信号を送信するための本発明の第２の例示的な実施形態によるテスタの１つのチャネルの一部を示す概略図である。
【図９】図８のサンプル・ホールド回路により生成されるVHIGH及びVLOWデータ値を較正する際の図８のフォーマッタの挙動を示すフローチャートである。
【図１０】図８のテスタチャネルのVHIGH及びVLOWの値を制御するための本発明の第３の例示的な実施形態による代替的なシステムを示す概略図である。
【図１１】ＩＣ端子における様々な故障条件下での図８の信号V1の挙動を示すタイミングチャートである。
【図１２】ＩＣ端子における様々な故障条件下での図８の信号V1の挙動を示すタイミングチャートである。
【図１３】ＩＣ端子における様々な故障条件下での図８の信号V1の挙動を示すタイミングチャートである。
【図１４】ＩＣ端子における様々な故障条件下での図８の信号V1の挙動を示すタイミングチャートである。
【図１５】相互接続システムにより提供される信号経路を介してウェハ上の一組のＩＣ端子にテスト信号を送信するための本発明の第４の例示的な実施形態によるテスタの１つのチャネルの一部を示す概略図である。
【図１６】ＩＣ端子における様々な故障条件下での図１５の信号V1の挙動を示すタイミングチャートである。
【図１７】ＩＣ端子における様々な故障条件下での図１５の信号V1の挙動を示すタイミングチャートである。
【図１８】ＩＣ端子における様々な故障条件下での図１５の信号V1の挙動を示すタイミングチャートである。
【図１９】ＩＣ端子における様々な故障条件下での図１５の信号V1の挙動を示すタイミングチャートである。
【図２０】相互接続システムにより提供される信号経路を介してウェハ上の一組のＩＣ端子へテスト信号を送信し及び該一組のＩＣ端子から応答信号を受信するための本発明の第５の例示的な実施形態によるテスタの１つのチャネルの一部を示す概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
2005533251.tif 000023
2005533251.tif 000024
2005533251.tif 000025