(57)【要約】【課題】基板の活性領域とキャパシタの上に配置される導電体レベルの間に高品質の接点を設けた集積回路を提供すること。【解決手段】基板（１）と、基板（１）の上に配置され、第１の電極（５）、第２の電極（８）、および２つの電極間に配置された誘電体（７）を備える少なくとも１つのキャパシタ（９）と、基板（１）をキャパシタ（９）の上に配置される導電体レベルと接続するための少なくとも１つのバイアと、基板（１）を覆い前記キャパシタ（９）もバイア（６）も取り囲む誘電体とを備える集積回路。バイアは、基板と第１の電極の下側のレベルの間にある第１の部分（１８）と、第１の電極の下側のレベルと第１の電極の上側のレベルの間にある第２の部分（６）と、第１の部分と接触し前記導電体レベルと面一の第３の部分（１２）とを含み、第２の部分が、キャパシタの第１の電極と同じ材料からなる。
2005500695.tif 000002
【特許請求の範囲】
【請求項１】
集積回路であって、
基板（１）と、
前記基板の上に配置され、第１の電極（５）、第２の電極（８）、および２つの前記電極間に配置された誘電体（７）を備える少なくとも１つのキャパシタ（９）と、
前記基板を前記キャパシタの上に配置される導電体レベルと接続するための少なくとも１つのバイア（６、１２）と、
前記基板を覆い前記キャパシタと前記バイアを取り囲む誘電体と、
を備え、前記バイアが、前記基板と前記第１の電極との間のレベルにある第１の部分（１８）と、前記第１の電極の下側のレベルと前記第１の電極の上側のレベルとの間にある第２の部分（６）と、前記第２の部分と接触し前記導電体レベルと面一の第３の部分（１２）とを含み、前記第２の部分が、前記キャパシタの前記第１の電極と同じ材料からなる集積回路。
【請求項２】
前記第１の電極および前記第２のバイア部分が構成される材料が、多結晶シリコンを含む請求項１に記載の集積回路。
【請求項３】
前記第１の電極および前記第２のバイア部分が構成される材料が、金属を含む請求項１に記載の集積回路。
【請求項４】
前記材料が、銅、アルミニウム、タングステン、チタン、および／または金を含む、金属または金属ベースの合金を含む請求項３に記載の集積回路。
【請求項５】
少なくとも１層の誘電体層で覆われた基板から出発して、
前記基板の上に配置された第１のキャパシタ電極と、
第２のキャパシタ電極と、
２つの前記キャパシタ電極間に配置されたキャパシタ誘電体と、
前記基板を覆う誘電体およびキャパシタの上に配置される導電体レベルと、前記基板とを接続するための少なくとも１つのバイアと、
を形成し、前記バイアは、前記基板と前記第１のキャパシタ電極の間のレベルにある第１の部分と、第１のキャパシタ電極の下側のレベルと上側のレベルとの間の第２の部分と、前記第２の部分に接触し前記導電体レベルと面一の第３の部分とを含み、前記第２の部分と前記第１のキャパシタ電極が同時に同じ材料から形成される、集積回路の製造方法。
【請求項６】
少なくとも１層の誘電体層で覆われた基板から出発し、第１の孔（１５）および第２の孔（１６）を同時に開け、第１の導電材料で充てんするステップと、
誘電体層（２）を堆積させるステップと、
前記堆積された誘電体層をエッチングし、キャパシタを形成するために充てんされた前記第１の孔の上に少なくとも１つのキャビティを作成し、バイアを形成するために充てんされた前記第２の孔の上に少なくとも１つの第３の孔を作成するステップと、
第２の導電材料層を前記堆積された誘電体層（２）の上側表面上に堆積し、第２の導電材料で前記第３の孔を充てんし、前記キャビティの壁をコーティングするステップと、
前記第２の導電材料を、前記堆積された誘電体層の上側表面から取り除くステップと、
少なくとも１層の誘電体薄層を、少なくとも前記キャビティ内の前記第２の導電体層の表面上に堆積させるステップと、
前記第２の導電材料からなる第２の層を、少なくとも前記キャビティ内および前記キャビティの近傍領域内に堆積させるステップと、
誘電体の厚い層を堆積させるステップと、
第２の導電材料で充てんされた前記第３の孔と位置が合うように、前記第２の導電材料に到達するまで、前記誘電体の厚い層に第４の孔を開けるステップと、
前記第４の孔を第３の導電材料で充てんし、前記第１、第２、および第３の導電材料で充てんされた前記第２、第３、および第４の孔を含むバイアを形成するステップと、
を含む集積回路の製造方法。
【請求項７】
前記第２および第３の導電材料が異なる請求項６に記載の集積回路の製造方法。
【請求項８】
基板の上に配置された少なくとも１つのキャパシタと、前記基板と前記キャパシタの上に配置される導電体レベルの間を接続するための少なくとも１つのバイア（６、１２、１８）とを備える集積回路の製造方法であって、
少なくとも１層の誘電体層で覆われた基板から出発し、第１の孔（１５）と第２の孔（１６）を同時にエッチングし、第１の導電材料で充てんするステップと、
誘電体層（２）を堆積させるステップと、
前記堆積された誘電体層をエッチングし、キャパシタを形成するために充てんされた前記第１の孔の上に少なくとも１つのキャビティを作成し、バイアを形成するために充てんされた前記第２の孔の上に少なくとも１つの第３の孔を作成するステップと、
前記堆積された誘電体層（２）の上側表面上に第２の導電材料層を堆積させ、第２の導電材料で前記第３の孔を充てんし前記キャビティの壁をコーティングするステップと、
前記第２の導電材料を、前記誘電体層の上側表面から取り除くステップと、
少なくとも１層の誘電体薄層を、少なくとも前記キャビティ内の前記第２の導電体層の表面上に堆積させるステップと、
前記第２の導電材料からなる第２の層を少なくとも前記キャビティ内および前記キャビティの近傍領域内に堆積させるステップと、
誘電体の厚い層を堆積させるステップと、
前記第２の導電材料で充てんされた前記第３の孔と位置が合うように、前記第２の導電材料に到達するまで、前記誘電体の厚い層に第４の孔をエッチングするステップと、
前記第４の孔を第３の導電材料で充てんし、前記第１、第２、および第３の導電材料で充てんされた前記第２、第３、および第４の孔を含むバイアを形成するステップと、
を含む集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路に関し、詳細にはメモリ・セルに関する。より詳細には、本発明は、かかるメモリ構成要素およびＣＭＯＳ構成要素を組み込んだデバイスの製造方法に適合するＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ：ダイナミック・ランダム・アクセス）型のメモリ・セルに関する。
【背景技術】
【０００２】
従来から、ＤＲＡＭメモリは、行と列の形式になっており、その行と列の交差する位置にメモリ要素、一般にキャパシタと、このメモリ要素を制御するスイッチ、一般にはＭＯＳトランジスタとからなるメモリ・セルがある。
【０００３】
ＤＲＡＭ型のメモリ・セル（図１）は、電気的アースＭとビット線ＢＬの間に直列に接続された制御ＭＯＳトランジスタＴおよび記憶キャパシタＣからなる。制御トランジスタＴのゲートはワード線ＷＬに接続されている。トランジスタＴは、キャパシタＣとビット線ＢＬの間での電荷の流れを制御する。キャパシタＣ上の電荷により、メモリ・セルの論理レベル１または０が決まる。メモリ位置を読み出すとき、キャパシタＣは，ビット線ＢＬへと放電する。記憶キャパシタＣ上の電荷の値を速やかに確実に読み出すためには、このキャパシタの静電容量は、読出し段階でビット線ＢＬによって提示される静電容量に比べて大きくなければならない。
【０００４】
このように形成された多数のＤＲＡＭセルが、行列形式で一緒にグループ化されて、数百万の基本セルを含むこともあるメモリ・プレーンが生成される。一部の用途では、メモリ・プレーンは、複雑な集積回路内に配置される。したがって、オンボード・メモリと言われる。メモリ要素は、任意の形状、例えばＵ字形の第１の電極を備えるキャパシタに基づく構造になっている。メモリ・キャパシタはまた、非常に薄い絶縁体層および第２の電極を含み、この第２の電極は、複数のキャパシタに共通であり、例えば多結晶シリコンからなる、前記絶縁体層の上に配置される連続的な導電体層からなる。
【０００５】
基板中に形成された１つまたは複数の活性領域と、キャパシタを覆う誘電体層の上に形成される導電体レベルとを接続するために、１つまたは複数のバイアを設けなければならない。
【０００６】
用語「バイア」は、本発明の文脈中では、集積回路の２以上のレベル間で電気的接続を行うことが可能な導電材料で充てんされた孔（ｈｏｌｅ）を意味するものと理解される。
【０００７】
内部にキャパシタが形成された誘電体層の組合せ層を貫通して基板に達するように孔のエッチングを行い、孔を導電材料、例えばタングステンで充てんすることにより、かかるバイアを形成することができる。かかる孔は、高さ／幅の比が非常に大きく、したがって、バイアを形成しようとする金属をうまく充てんすることが難しい。したがって、バイアを得る上でのリスクがあり、バイアの電気抵抗値は、高くなり、またバイア間で大幅な変動を示す。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、上述の欠点に対処するものである。
【０００９】
本発明の主題は、基板の活性領域とキャパシタの上に配置される導電体レベルの間に高品質の接点を設けた集積回路である。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、集積回路は、基板と、基板の上に配置され、第１の電極、第２の電極、および２つの電極間に配置される絶縁層が設けられた少なくとも１つのキャパシタと、基板をキャパシタの上に配置される導電体レベルと接続するための少なくとも１つのバイアと、基板を覆いキャパシタとバイアを取り囲む誘電体とを備える。
【００１１】
バイアは、基板と第１の電極の下側のレベルの間にある第１の部分と、第１の電極の下側のレベルと第１の電極の上側のレベルの間にある第２の部分と、第１の部分と接触し、前記導電体レベルと面一の第３の部分を含み、第２の部分は、キャパシタの第１の電極と同じ材料からなっている。
【００１２】
キャパシタを作成する連続した技術ステップをバイアを作成する際にも使用できれば、有利である。基板と下側の電極の底部の間の第１のバイア部分と、下側の電極の底部と最上部の間の第２の部分と、下側の電極の最上部と導電体レベルの間の第３の部分とは、相互に区別される。
【００１３】
キャパシタは、Ｕ字型の断面をもつキャビティ型（ｃａｖｉｔｉｅｄ  ｔｙｐｅ）とすることができる。
【００１４】
本発明の一実施形態では、キャパシタの第１の電極および第２のバイア部分が構成される材料は多結晶シリコンを含む。
【００１５】
本発明の他の実施形態では、キャパシタの第１の電極および第２のバイア部分が構成される材料は、金属、特に、銅、アルミニウム、タングステン、金、および／またはチタンを含めて金属または金属ベースの合金を含む。
【００１６】
本発明の一実施形態では、前記キャパシタは、メモリ・セルの一部を形成する。第１の電極は、基板の活性領域、例えばＭＯＳトランジスタのドレインまたはソースに接続することができる。他方の電極は、他のキャパシタの電極に接続することができる。
【００１７】
本発明の一態様によれば、製造方法は集積回路用のものである。少なくとも１層の誘電体層で覆われた基板から出発して、以下のものが形成される。すなわち、基板の上に配置された第１のキャパシタ電極と、第２のキャパシタ電極と、前記２つのキャパシタ電極間に配置されたキャパシタ誘電体と、基板を、キャパシタの上ならびに基板を覆いキャパシタとバイアを取り囲む誘電体の上に配置される導電体レベルと接続するための少なくとも１つのバイアが形成される。このバイアは、基板と第１の電極の下側のレベルの間にある第１の部分と、第１の電極の下側のレベルと上側のレベルの間の第２の部分と、第２の部分と接触し前記導電体レベルと面一の第３の部分を含み、この第２の部分と第１の電極は同時に、かつ同じ材料から形成される。
【００１８】
より詳細には、少なくとも１層の誘電体層で覆われた基板から出発して、第１の孔および第２の孔を同時にエッチングし、第１の導電材料で充てんする。誘電体層を堆積させる。誘電体層をエッチングして、キャパシタを形成するために少なくとも１つのキャビティを作成し、バイアを形成するために少なくとも１つの第３の孔を作成する。第２の導電材料層を誘電体層の上側表面上に堆積させ、前記第２の材料で前記第３の孔を充てんし、前記キャビティの底部壁をコーティングする。前記第２の導電材料を、誘電体層の上側表面から取り除き、孔の中およびキャビティ中には残す。少なくとも１層の誘電体薄層を、少なくともキャビティ内の導電体層の表面上に堆積させる。第２の導電材料からなる第２の層をキャビティ内および少なくとも前記キャビティの近傍領域内に堆積させることによって、第２の電極を形成する。誘電体の厚い層を堆積させる。第２の導電材料で充てんされた孔と位置が合うように、前記第２の導電材料に到達するまで、誘電体の厚い層に第４の孔をエッチングする。前記第４の孔を第３の導電材料で充てんして、第１、第２、および第３の導電材料で充てんされた第２、第３、および第４の孔を含むバイアを形成する。
【００１９】
第２および第３の材料は、異なるものであることが好ましい。
【００２０】
本発明の主題には、基板の上に配置された少なくとも１つのキャパシタと、基板をキャパシタの上に配置される導電体レベルと接続する少なくとも１つのバイアとを備える集積回路を製造する方法も含む。本方法では、少なくとも１層の誘電体層で覆われた基板から出発して、第１の孔および第２の孔を同時にエッチングし、第１の導電材料で充てんする。誘電体層を堆積させる。誘電体層をエッチングして、キャパシタを形成するために第１の充てんされた孔の上に少なくとも１つのキャビティを作成し、バイアを形成するために第２の充てんされた孔の上に少なくとも１つの第３の孔を作成する。第２の導電材料層を誘電体層の上側表面上に堆積させ、前記第２の材料で前記第３の孔を充てんし、前記キャビティの壁をコーティングする。前記第２の導電材料を、誘電体層の上側表面から取り除く。少なくとも１層の誘電体薄層を、少なくとも前記キャビティ内の前記導電体層の表面上に堆積させる。第２の導電材料からなる第２の層を少なくともキャビティ内およびキャビティの近傍領域内に堆積させる。誘電体の厚い層を堆積させる。第２の導電材料で充てんされた孔と位置が合うように、前記第２の導電材料に到達するまで、前記誘電体の厚い層に第４の孔をエッチングする。前記第４の孔を第２の導電材料と異なる第３の導電材料で充てんして、第１、第２、および第３の導電材料で充てんされた第２、第３、および第４の孔を含むバイアを形成する。
【００２１】
第２の導電材料層は、エッチングおよび／または化学的機械研磨により、誘電体層の上側表面から取り除くことができる。製造中、集積回路上に局所的にまたはそうでない形で第２の電極の形成用の第２の導電材料層を堆積させることができ、次いでエッチングによってそれを部分的に取り除くステップを行うことができる。
【００２２】
本発明を実施する一方法では、第３の孔を開けるときに、第２の孔の中に配置された導電材料もエッチングして取り除き、次いでこれらの孔を導電材料で充てんする。このように、バイアに特に良く適した特性の導電材料を見つけることが可能である。
【００２３】
基板の活性領域からキャパシタの第１の電極まで金属バイアが貫通する局所的な誘電体層を設けることにより、これら２つの要素間の電気抵抗を低下させることが可能になる。キャパシタが誘電体層によって基板から分離されることにより、基板中の集積密度を増大させることが可能になり、すなわち実際に、キャパシタの電極の少なくとも一部の下に活性領域を少なくとも部分的に配置することにより、基板の活性領域のある部分を前記バイアに近づけることが可能になる。
【００２４】
上部レベルに、例えばＤＲＡＭセル行列内のビット線に接続するバイアを複数のステップで作成すると、孔を充てんする際にかなりの困難をもたらす非常に長いバイアを単一ステップで作成する必要がなくなるので、製造がより易しくなる。
【００２５】
製造ステップの一部を使用して、同一ウェーハ上に他の構造を形成することもできる。
【００２６】
キャパシタは、製造中の回路の表面全体に、局所的にまたはそうでない形で、すなわち、キャビティおよび孔が形成された誘電体層の上側表面上、キャビティの底部内、およびキャビティの側壁に、導電体層、例えば多結晶シリコンからなる層を堆積させることにより形成することができる。バイアを第１の電極と同時に、かつ同一材料から形成しており、それによって、さらなる製造ステップを追加する必要がなくなり、したがって製造時間とコストのかなりの低減を達成することができる。
【００２７】
エッチング・ステップまたは化学的機械研磨ステップにより、誘電体層の上側表面の多結晶シリコンを取り除く。次に、やはり製造中の回路の表面全体に、局所的にまたはそうでなく、すなわち、キャビティ内に残る多結晶シリコンによって形成された第１の電極上、キャビティが形成される誘電体層の上側表面上、およびバイアの上側表面上に、１層または複数層の誘電体薄層を堆積させる。次いで、第２の電極を形成するためのさらなる多結晶シリコン層を、やはり集積回路の表面全体に堆積させる。
【００２８】
前記多結晶シリコン層を、選択的エッチング・ステップによって、キャビティが形成された厚い誘電体層の上側表面の一部から取り除く。後者は、すでに１層または多層の誘電体薄層で覆われている。したがって、前記厚い誘電体層上に配置された接続を残すことができる。変形として、電極は金属で作成することもできる。
【００２９】
本発明は、非限定的な一例として、添付図面によって示される一実施形態の詳細な説明を検討することにより、より明確に理解されよう。
【発明を実施するための最良の形態】
【００３０】
図２に示すように、集積回路は、活性構造がイオン注入によって形成された上側表面１ａが設けられた基板１を備える。これらの構造は、図面を分かりやすくするために図に示してはいない。
【００３１】
活性構造の後、例えば１つまたは複数のＭＯＳトランジスタが形成されており、厚さが０．０５〜０．５μｍの下部誘電体層１４が、基板１の上部表面１ａ上および前記活性構造の上部表面上に堆積される。
【００３２】
２つの孔１５および１６が、エッチングにより下部誘電体層１４中に形成され、次いで、第１の導電材料、例えば金属または多結晶シリコンで充てんされて、バイア１７および１８が形成される。
【００３３】
次に、シリコン酸化物、シリコン窒化物、ガラス状ホウ素−リン−シリコン・アロイ（ＢＰＳＧ）あるいはガラス状リン−シリコン・アロイ（ＰＳＧ）、または好適な誘電体特性を有するその他の材料からなる中間部誘電体層２が、誘電体層１４上に堆積される。
【００３４】
任意選択で、図に示してはいないが、選択的エッチングができるようにするために、中間部誘電体層２を堆積させる前に、下部誘電体層１４上に、ストップ層を配置することができる。
【００３５】
次いで、エッチング・ステップが実行され、それにより、厚さが０．５〜１μｍ、例えば約０．８μｍの中間部誘電体層２中に、比較的大きな寸法、例えば０．４μｍ×０．８μｍのキャビティ３、およびより小さな寸法の第３の孔４を開けることができる。孔４は、約０．５〜３μｍ、例えば約２μｍの幅とすることができる。
【００３６】
キャビティ３は、バイア１７の上側表面で開口するように開けられ、孔４は、バイア１８の上側表面で開口するように形成される。
【００３７】
次に、第２の導電材料、例えば金属またはより一般的には多結晶シリコンが、回路の表面全体に、主として中間部誘電体層２の上側表面２ａ上、キャビティ３の底部上および側壁上、ならびに孔４中に堆積される。このように形成される導電体層の厚みは、第３の孔４を完全に充てんするのに十分であるが、キャビティ３を完全に充てんするには不十分であり、キャビティの縁部３ａおよび底部３ｂだけが前記層でコーティングされる。
【００３８】
次に、エッチングあるいは化学的機械研磨によるステップを実行して、中間部誘電体層２の上側表面２ａから導電体層を取り除く。このステップの終わりには、上側表面２ａは露出するが、Ｕ字形断面をもつ電極５がキャビティ３中に形成され、孔４を完全に充てんするバイア６も形成されている。バイアの基部はバイア１８の上部と電気的に接触している。バイア６の上側表面は中間部誘電体層２の上側表面と面一である。バイア６の高さは、誘電体層２の厚さにほぼ等しい。
【００３９】
次に、誘電体薄層が、製造中の回路の表面全体に堆積される。この層の厚みは、図２に太線で示したものである。前記誘電体層は、上側表面２ａ、バイア６の上側表面、および電極５の自由表面を覆う。キャパシタの誘電体７が、このようにして製造時に形成される。
【００４０】
次に、第２の導電体層、例えば金属または多結晶シリコンからなる層が、製造中の回路の表面全体に、すなわち誘電体薄層上に堆積される。次いで、前記第２の誘電体層が、少なくとも中間部誘電体層２およびバイア６の一部分の上から、エッチングによって部分的に取り除かれる。第２の誘電体層は、キャビティ３中および前記キャビティ３の近傍の縁部に沿って残り、それによって、第２の電極８が形成される。このように、参照番号９で全体をまとめて示す、第１の電極５，誘電体７、および第２の電極８を備えるキャパシタが形成される。
【００４１】
次に、上部誘電体層１０が、製造中の全体回路上に堆積される。上部誘電体層１０は、キャビティ３の残りを充てんし、ほぼ平面の上側表面１０ａを有する。第４の孔１１が、エッチングにより上部誘電体層１０の上側表面１０ａから開けられる。孔１１は、バイア６と位置合わせされる。このエッチングにより、バイア６の上にある誘電体薄層を取り除くことも可能であり、これは前記バイア６に達する。次に、金属などの導電材料が、孔１１中に堆積されて、バイア１２が形成され、このバイア１２は、上部誘電体層１０の上側表面１０ａと面一である。次いで、上側表面１０ａ上に金属からなり、従来技術の方法あるいはダマシン法（damascene method）によって形成される少なくとも１本の導電体トラック１３を含む導電体レベルを形成することができる。バイア１２の高さは、誘電体層１０の厚さにほぼ等しい。
【００４２】
基板１と上部導電体レベルからなる導電体トラック１３の間では、それぞれ比較的高さの低い３つのバイア部分１８、６、１２によって電気的接続が提供され、それによって、孔１６、４、１１が正しい形状を有しておりバイア１８、６、１２を形成する導電材料で適切に充てんされ、したがって優れた電気的接点が作られることが保証されることが理解されよう。さらに、孔４およびバイア６を形成するステップは、キャビティ３およびキャパシタ９の第１の電極５を形成するステップと同時に実行され、したがって、並行して一定のコストで実行することができる。孔４および１１を単一エッチング・ステップで、また孔６および１２を単一の充てんステップで作成することが必要な状況に比べて、高さが低くなっているので、孔１１およびバイア１２を形成するステップが、それ自体、実行するのにより容易になるだけでなく、より短時間になる。
【００４３】
このタイプの回路では、キャパシタ９と基板の活性領域の間の絶縁性を高め、あるいは基板の活性領域の一部を、キャパシタ９の一部の下に少なくとも部分的に配置することによって集積密度を増大させることが可能である。基板１と導電体トラック１３の間の接点が、それぞれ比較的高さが低い３つの部分からなるバイアによって実現され、したがって孔のエッチングおよび導電材料の優れた充てんを高い精度で行うことが可能となる。
【００４４】
図３に、孔１１をエッチングする際に、前記エッチングをさらに継続してバイア６を孔４から取り除く点を除いて、図２の実施形態と同様の実施形態を示す。換言すれば、バイア１８に達するまでエッチングを継続する。これによって、キャパシタ９の第１の電極５を構成する材料と同一のバイア６を構成する材料を、より良い電気的特性を有するより適した材料で置き換えることが可能となる。
【００４５】
図４に、エッチングをバイア１８に到達するまで継続し、次いで、それによって露出した孔１１および孔４を単一の導電材料で充てんして、高さが誘電体層２および１０の厚さの和にほぼ等しいバイア１９を形成したものを示す。したがって、孔４を以前にエッチングしているおかげで、エッチング・孔の優れた形状を維持しながら、優れた電気的特性をもつ導電材料を使用することが可能である。
【００４６】
変形として、孔４の一部だけを露出し、バイア６を部分的にのみ置き換えることもできる。これに関して、例えば、バイアの第２の部分１２を構成する第２の材料を、バイアの第１の部分６を構成する第１の材料とは異なる、想定する用途にさらに適した別の材料で置き換えることも可能である。
【図面の簡単な説明】
【００４７】
【図１】メモリ・セルの概略図。
【図２】本発明の一態様による集積回路部分の概略断面図。
【図３】本発明の他の態様による集積回路部分の概略断面図。
【図４】本発明の他の態様による集積回路部分の概略断面図。
【図１】
2005500695.tif 000003
【図２】
2005500695.tif 000004
【図３】
2005500695.tif 000005
【図４】
2005500695.tif 000006
【国際公開パンフレット】
2005500695.tif 000007
2005500695.tif 000008
2005500695.tif 000009
2005500695.tif 000010
2005500695.tif 000011
2005500695.tif 000012
2005500695.tif 000013
2005500695.tif 000014
2005500695.tif 000015
2005500695.tif 000016
2005500695.tif 000017
2005500695.tif 000018
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2005500695.tif 000020
2005500695.tif 000021
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2005500695.tif 000024
2005500695.tif 000025
2005500695.tif 000026
2005500695.tif 000027
【国際公開パンフレット（コレクトバージョン）】
2005500695.tif 000028
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【国際調査報告】
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