(57)【要約】第１キャリア型のキャリア移動度が第１結晶面の方が第２結晶面より高く、第２キャリア型のキャリア移動度が第２結晶面の方が第１結晶面より高い材料の少なくとも１層を備えた電子チップのための方法（および構造）は、この材料の第１結晶面上に製作された少なくとも１つの構成部品を備える第１デバイス、およびこの材料の第２結晶面上に製作された少なくとも１つの構成部品を備える第２デバイスを含み、第１デバイスの構成部品の活性が主として第１キャリア型に関与し、第２デバイスの構成部品の活性が主として第２キャリア型に関与するものである。
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【特許請求の範囲】
【請求項１】
第１キャリア型のキャリア移動度が、第１結晶面内の方が第２結晶面内より高く、かつ第２キャリア型のキャリア移動度が、前記第２結晶面内の方が第１結晶面内より高い材料の少なくとも１層を備え、主として前記第１キャリア型の活性に関与し前記材料の前記第１結晶面を用いて製作された少なくとも１つの構成部品を備える第１デバイスを備え、前記第１結晶面が（１１１）結晶面を含み、前記第２結晶面が（１００）結晶面を含む、電子チップ。
【請求項２】
前記第１デバイスがｎチャネルＦＥＴ（電界効果トランジスタ）を含み、前記少なくとも１つの構成部品が前記ｎチャネルＦＥＴのチャネルを含む、請求項１に記載の電子チップ。
【請求項３】
前記ｎチャネルＦＥＴの前記チャネルが＜１１０＞方向に整列する、請求項２に記載の電子チップ。
【請求項４】
前記ｎチャネルＦＥＴの構造がＦｉｎＦＥＴ構造を備える、請求項２に記載の電子チップ。
【請求項５】
前記材料の少なくとも１層を備える第２デバイスであって、主として前記第２キャリア型の活性に関与し前記材料の前記第２結晶面で製作された少なくとも１つの構成部品を備える、第２デバイスをさらに備える、請求項１ないし４のいずれかに記載の電子チップ。
【請求項６】
前記第２デバイスがｐチャネルＦＥＴを備える、請求項５に記載の電子チップ。
【請求項７】
前記第１デバイスおよび前記第２デバイスの少なくとも一方の構造がＦｉｎＦＥＴ構造を備える、請求項６に記載の電子チップ。
【請求項８】
前記第１デバイスがｎチャネルＦＥＴ（電界効果トランジスタ）を備え、前記第２デバイスがｐチャネルＦＥＴを備え、前記少なくとも１つの構成部品が前記各ＦＥＴのチャネルを備える、請求項５に記載の電子チップ。
【請求項９】
前記ｎチャネルＦＥＴおよび前記ｐチャネルＦＥＴの少なくとも一方の前記チャネルが、＜１１０＞方向に整列する、請求項８に記載の電子チップ。
【請求項１０】
前記材料がゲルマニウムを含む、請求項１ないし９のいずれかに記載の電子チップ。
【請求項１１】
（１１１）結晶面内の方が（１００）結晶面上より高いキャリア移動度の第１キャリア型のキャリアを有する第１デバイスと、（１００）結晶面内の方が（１１１）結晶面上より高いキャリア移動度の第２キャリア型のキャリアを有する第２デバイスをウェハ上に製作する方法であって、
前記第１キャリア型のキャリア移動度が（１１１）結晶面内の方が（１００）結晶面内より高く、第２キャリア型のキャリア移動度が前記（１００）結晶面内の方が前記（１１１）結晶面内より高い特徴を備える材料の層を提供するステップと、
前記第１デバイスの少なくとも１つの構成部品のための（１１１）エッチャントで前記層の第１領域をエッチングするステップと、
前記第２デバイスの少なくとも１つの構成部品のための前記（１００）結晶面を提供するためのエッチャントを用いて前記層の第２領域をエッチングするステップとを含む、方法。
【請求項１２】
前記材料がゲルマニウムを含む、請求項１１に記載の方法。
【請求項１３】
前記第１デバイスがｎチャネルＦＥＴ（電界効果トランジスタ）を含み、前記第２デバイスがｐチャネルＦＥＴを含み、前記少なくとも１つの構成部品が前記各ＦＥＴのチャネルを含む、請求項１１に記載の方法。
【請求項１４】
前記第１デバイスの前記少なくとも１つの構成部品および前記第２デバイスの前記少なくとも１つの構成部品のうちの少なくとも一方のキャリア方向を＜１１０＞方向に整列させるステップをさらに含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ｎチャネル電界効果トランジスタ（ＦＥＴ）およびｐチャネルＦＥＴをそれぞれのデバイスのキャリア輸送が最適になるように同一ウェハ上に製作することに関する。
【背景技術】
【０００２】
ゲルマニウム電界効果トランジスタ（ＧｅＦＥＴ）のキャリア輸送はシリコン電界効果トランジスタに比べて強化されていることが知られている。このため、従来技術では、ゲルマニウムがシリコンに比べて優れた電子移動度をもたらすことが認識されている。さらに、従来技術では、一般に、単一ウェハ上でｎＦＥＴとｐＦＥＴを組み合わせてＣＭＯＳ回路を得る。しかし、キャリア移動度特性に基づいたこの相補型デバイスの構造および方位（orientation）の最適化は、従来技術では行なわれていない。
【非特許文献１】斉藤（Saito）他、「三角平行ワイア・チャネルＭＯＳＦＥＴ中の短チャネル効果の抑制（Suppressionof Short Channel Effect in Triangular Parallel Wire Channel MOSFETs）」、ＩＥＥＥシリコン・ナノエレクトロニクス・ワークショップ（IEEESilicon Nanoelectronics Workshop）、京都（Kyoto）、日本（Japan）、６〜７頁、２００１年６月１０、１１日
【非特許文献２】ハング（Huang）他、「サブ５０ｎｍＦｉｎＦＥＴ：ＰＭＯＳ（Sub50-nm FinFET: PMOS）」、ＩＥＥＥ国際電子デバイス会議（ＩＥＤＭ）（IEEE International Electron DevicesMeeting（ＩＥＤＭ））、６７〜７０頁、１９９９年
【非特許文献３】ラング（Lang）他、「ＩＲ勾配付けのためのＧｅのバルク微細加工（Bulkmicromachining of Ge for IR gratings）」、ジャーナル・マイクロメカニクス・マイクロエンジニアリング（J.Micromech. Microeng.）、第６巻、４６〜４８頁、１９９６年
【発明の開示】
【０００３】
本発明者らは、ゲルマニウム中のキャリア移動度がシリコンに比べて高いことだけでなくキャリア輸送の利益を最大にするには、キャリア輸送が生じる適切な結晶方位（orientation）および方向（direction）を選択する必要があることを見出した。この知見は２種のキャリア型が関与するＣＭＯＳにとってより重要となる。
【０００４】
したがって、本発明は、第１の態様によれば、第１キャリア型のキャリア移動度が第１結晶面内の方が第２結晶面内より高く、第２キャリア型のキャリア移動度が第２結晶面内の方が第１結晶面内より高い材料の少なくとも１層を有する第１デバイスを備える電子チップを提供する。前記第１デバイスは、前記材料の前記第１結晶面を使って作製されその活性が主として前記第１キャリア型に関与する少なくとも１つの構成部品を備え、かつ前記第１結晶面が（１１１）結晶面を備え、前記第２結晶面が（１００）結晶面を備える。
【０００５】
したがって、本発明は、デバイスのキャリア型に基づいて回路のそれぞれのデバイスに好ましい結晶方位および結晶軸方向があることを教示する。例示的な実施形態としては、ゲルマニウムの結晶面上に製作されたチャネルを備えるｎＦＥＴがある。
【０００６】
本発明は、第２の態様によれば、（１１１）結晶面内の方が（１００）結晶面上よりキャリア移動度が高い第１キャリア型のキャリアを有する第１デバイスと、（１００）結晶面内の方が（１１１）結晶面上よりキャリア移動度が高い第２キャリア型のキャリアを有する第２デバイスをウェハ上に製作する方法を提供する。前記方法は、前記第１キャリア型のキャリア移動度が（１１１）結晶面内の方が（１００）結晶面内より高く、前記第２キャリア型のキャリア移動度が前記（１００）結晶面内の方が前記（１１１）結晶面内より高い特徴の材料の層を提供するステップと、前記第１デバイスの少なくとも１つの構成部品のためのエッチャントで前記層の第１領域をエッチングするステップと、前記第２デバイスの少なくとも１つの構成部品用に前記結晶面を設けるためのエッチャントを用いて前記層の第２領域をエッチングするステップとを含む。
【０００７】
したがって、本発明はさらに、それぞれ適したキャリア移動度を得るための結晶面を持つ異なるキャリア型を有する２つのデバイスを同一チップ上に製作する方法を提供する。例示的な実施形態では、ｎチャネルＦＥＴおよびｐチャネルＦＥＴをどちらもゲルマニウム上に提供し、それぞれに好ましい結晶方位を用いる。
【０００８】
本発明は、第３の態様によれば、第１キャリア型のキャリア移動度が第１結晶面内の方が第２結晶面内より高く第２キャリア型のキャリア移動度が前記第２結晶面内の方が前記第１結晶面内より高い材料の少なくとも１層を備える、電子チップを提供する。前記電子チップは、前記材料の前記第１結晶面上に製作された少なくとも１つの構成部品を備える第１デバイスと、前記材料の前記第２結晶面上に製作された少なくとも１つの構成部品を備える第２デバイスとを備え、前記第１デバイスの少なくとも１つの構成部品の活性は主として前記第１キャリア型が関与し、前記第２デバイスの少なくとも１つの構成部品の活性は主として前記第２キャリア型が関与する。
【０００９】
図１に、界面の粗さによる散乱を考慮した場合としない場合での電子のシート密度の関数として計算したシリコン反転層中の電子移動度とゲルマニウム反転層中の電子移動度の比較を示す。プロット１に示すように、（１１１）面上のゲルマニウム反転層の電子移動度は、ゲルマニウムの（１００）面上の移動度（プロット２）、あるいはシリコンの（１００）面上の移動度（プロット３）よりもかなり高い。これらの３プロットで白抜き記号は、表面粗さを考慮しない場合を表し、黒の記号は、表面粗さを考慮した場合の対応するプロット４、５、６を表す。
【００１０】
具体的には、ゲルマニウム中で、ｎチャネルＦＥＴのキャリア輸送は（１１１）結晶面の＜１１０＞方向がより高く、ｐチャネルＦＥＴの電流輸送は（１００）結晶面の＜１１０＞方向がより高くなる。本発明者らは、この指針を考慮することにより、それぞれのデバイスのデバイス構造を結晶軸方向に基づいて選択しデバイスを＜１１０＞方向に向けることによって、ゲルマニウム中のｎチャネルＦＥＴおよびｐチャネルＦＥＴのキャリア輸送を最適にできることに気付いた。
【００１１】
この構造および方法では、ゲルマニウム中の（１１１）面上、＜１１０＞方向にｎチャネルＦＥＴを製作することが好ましい。
【００１２】
この構造および方法では、（１１１）結晶方位でキャリア移動度がより高い第１キャリア型の第１デバイス、および（１００）結晶方位でキャリア移動度がより高い第２キャリア型の第２デバイスを、同一ウェハ上に製作することが好ましい。
【００１３】
この構造および方法では、下地層としてゲルマニウムを用いて、ｎチャネルＦＥＴおよびｐチャネルＦＥＴを、同一ウェハ上に一緒に製作することが好ましい。
【００１４】
この方法では、ＧｅＭＯＳＦＥＴにおいても、または（１１１）面と（１００）面で輸送特性が異なるどんなＭＯＳＦＥＴにおいても、ｎＦＥＴとｐＦＥＴの両方で最高のキャリア輸送特性を得ることが好ましい。
【００１５】
本発明の第４の態様によれば、（１１１）面内の方が（１００）面内より高い第１キャリア型のキャリア移動度の材料の（１１１）結晶面上に製作された、第１キャリア型の第１デバイスを備える電子チップの製作方法および構造が、本明細書に記載される。この態様の好ましい実施形態としては、ゲルマニウム中（１１１）面上の＜１１０＞方向に製作されたｎチャネルＦＥＴがある。
【００１６】
本発明の第５の態様によれば、（１１１）面内の方が（１００）面内より高い第１キャリア型のキャリア移動度の材料の（１１１）結晶面上に製作された、第１キャリア型の第１デバイス、および（１００）面内の方が（１１１）面内より高い第２キャリア型のキャリア移動度の材料の（１００）結晶面上に製作された、第２キャリア型の第２デバイスを備える電子チップの製作方法および構造が、本明細書に記載される。この態様の好ましい実施形態は、（１１１）面上＜１１０＞方向のｎチャネルＦＥＴおよび（１００）面上＜１１０＞方向のｐチャネルＦＥＴを備え、どちらのデバイスもゲルマニウム層内に製作される。
【００１７】
本発明を、添付の図面に示すその好ましい実施形態を参照しながらここで例としてのみ説明する。
【発明を実施するための最良の形態】
【００１８】
ここで、図面、より具体的には図１を参照して、プロット１とプロット２、３、６を比較すると、（１１１）面上のＧｅ反転層の電子移動度は、（１００）面上のＳｉまたはＧｅのどちらの電子移動度よりもかなり高い。厳密なデバイスのモデリングおよび解析によって、本発明者らは本図を作成し、その結果ゲルマニウム電界効果トランジスタ（ＧｅＦＥＴ）は、ｎチャネルＦＥＴの電流輸送が（１１１）面内、＜１１０＞方向にあり、ｐチャネルＦＥＴの電流輸送が（１００）面内、＜１１０＞方向にあるときに電流駆動が高くなると判断した。
【００１９】
図２に、（１００）面上の、チャネル長２５ｎｍのＳｉバルクｎＭＯＳＦＥＴ（プロット２１）および（１１１）面上の、同様なＧｅデバイス（プロット２２）について計算したドレイン電流とドレイン・ソース電圧の関係を表すプロット２０を示す。このＧｅデバイスはかなり大きな電流および相互コンダクタンスを示す。
【００２０】
したがって、キャリア輸送の利益を最大にするには、材料だけでなく、キャリア輸送が生じる適切な結晶方位および結晶軸方向を選択することが必要である。好ましい実施形態では、キャリア輸送を最適にするために好ましい結晶方位および結晶軸方向が選択される。ウェハは、通常は単一の主結晶方位を備えるインゴットから切り出されるので、同じウェハ上に異なった結晶方位でＦＥＴを製作することは通常は難しい。したがって、好ましい実施形態では、それぞれのキャリア移動度を最適にするような結晶面および結晶軸方向を有する、異なるＦＥＴ構造を用いて、同じウェハ上にｎチャネルとｐチャネルの両方を製作する方法を使用する。
【００２１】
（１１１）構造を有するゲート・チャネルとしてシリコン（Ｓｉ）を使用するＦＥＴ構成はすでに周知である。図３に、斉藤（Saito）他、「三角平行ワイア・チャネルＭＯＳＦＥＴ中の短チャネル効果の抑制（Suppression of Short ChannelEffect in Triangular Parallel Wire Channel MOSFETs）」、ＩＥＥＥシリコン・ナノエレクトロニクス・ワークショップ（IEEESilicon Nanoelectronics Workshop）、京都（Kyoto）、日本（Japan）、６〜７頁、２００１年６月１０、１１日、に論じられているような、三角平行ワイア・チャネル３１を有するＭＯＳＦＥＴ構造３０を備え、シリコン上の埋め込み酸化膜（ＢＯＸ）３２上に製作されている一例を示す。この三角平行ワイア・チャネル３１は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を使用した異方性エッチングによって実現される。次いで、酸化膜層およびゲート電極を備えるゲート構造３２によって、得られたＳｉ（１１１）面が被覆される。ワイア・チャネル用のものと同じシリコン層が、ソース３３の形成およびドレイン３４の形成にも使用される。
【００２２】
「短チャネル効果」の抑制に関する従来技術では、ＦｉｎＦＥＴ（フィン型ＭＯＳＦＥＴ）と称するＳｉ系、自己整合二重ゲートＭＯＳＦＥＴも周知である。図４に、ハング（Huang）他によって、「サブ５０ｎｍＦｉｎＦＥＴ：ＰＭＯＳ（Sub 50-nm FinFET: PMOS）」、ＩＥＥＥ国際電子デバイス会議（ＩＥＤＭ）（IEEEInternational Electron Devices Meeting（ＩＥＤＭ））、６７〜７０頁、１９９９年、に記述されているこのＦｉｎＦＥＴ４０の縦断面図を示す。ソース４１およびドレイン４２は、埋め込み酸化膜（ＢＯＸ）層４３（シリコン・ウェハ４４上）の最上部およびシリコン酸化膜層４６によって被覆されたシリコン・フィン４５の最上部のポリＳｉＧｅを用いて製作される。窒化膜スペーサ４７およびＳｉＧｅで構築されたゲート４８を設けると、１７ｎｍまで短い短チャネル構造を可能にするＦｉｎＦＥＴ構造が完成し、シミュレーションでは、１０ｎｍという短いゲート長の可能性が期待される。
【００２３】
極薄Ｓｉフィン４５は、短チャネル効果を抑制する働きをする。窒化膜スペーサ４７の間の２つの分離領域がチャネル長を規定する。ポリＳｉＧｅで形成された、盛り上がったソース４１およびドレイン４２は寄生抵抗を低減させる。
【００２４】
図５にこのＳｉ系ＦｉｎＦＥＴのある可能な製作シーケンスを示す。ステップＡでは、５０ｎｍ厚のＳｉ層５１をＳＯＩウェハのＢＯＸ層５０の最上部に付着させ、続いて１００ｎｍ厚のＳｉＯ２層５２を付着させる。ステップＢでは、電子ビーム・リソグラフィを用いてＳｉＯ２層５２をエッチングして、シリコンをエッチングしてフィン構造を得るためのハード・マスクを形成することによって、Ｓｉ層５１をエッチングして酸化膜被覆フィン構造を形成する。ステップＣでは、３００ｎｍ厚の低温酸化膜（ＬＴＯ）層を２００ｎｍ厚のｐ＋ポリＳｉＧｅ層上に付着させ、ステップＤでは、まずこのＬＴＯ層をエッチングして、ポリＳｉＧｅ層を反応イオン・エッチングするためのマスクとすることによって、これらの２層５４、５５をエッチングし、その結果ソース５６およびドレイン５７を形成する。ステップＥでは、１００ｎｍ厚の窒化膜層を付着させ続いてエッチングすることによって、窒化膜スペーサ５８を形成する。スペーサ間の間隔は、一般的に、２０ｎｍ未満である。
【００２５】
ステップＦのゲート構造５９を形成するために、１５ｎｍの犠牲酸化膜層を成長させ、湿式エッチングして、先にフィンの側面を乾式エッチングした際に生じた損傷を取り除く。このステップではさらに、フィンの最終厚が１５ｎｍ〜３０ｎｍの範囲になるようにフィン厚を減少させる。２．５ｎｍのゲート酸化膜を７５０℃でフィンの側面上に成長させる。この「高温」ステップは、追加のアニール・ステップとあいまって、盛り上がったＳｉＧｅソース／ドレインから窒化膜スペーサの直下のフィン中にホウ素を移動させてｐ＋ソース／ドレイン拡張部を形成する。ゲート材料として、その場ドープ（６０％Ｇｅ、仕事関数：４．７５ｅＶ）されたＳｉＧｅを２００ｎｍ付着させた後で、電極をパターン形成し、エッチングする。
【００２６】
（１１１）面のような特定の結晶面がデバイスの特定の構成部品に作製される技法の実例としてこれらの従来技術の例を用い、このような従来技術の技法のうちの適切な１つと図１、図２の結論を組み合わせることにより、材料としてゲルマニウムを用い特定のデバイス構成要素としてＦＥＴチャネルを使用して、本発明の２つの例示的な好ましい実施形態を説明する。
【００２７】
第１の例示的な実施形態は、図６に要約する方法６０を含む。ステップ６１では、材料ゲルマニウム（Ｇｅ）は、（１１１）結晶面内でｎチャネルＦＥＴキャリアの最適キャリア移動度を有し、（１００）結晶面内でｐチャネルＦＥＴキャリアの最適キャリア移動度を有する材料とみなされている。キャリア移動の最適方向はどちらのキャリア型でも＜１１０＞方向に生じる。
【００２８】
したがって、本発明の第１の例示的な実施形態を例示するために、ゲルマニウムについて最適になるようにｎチャネルＦＥＴを設計する。このチャネル内でＦＥＴに重要な活性が生じるので、ｎＦＥＴは（１１１）面内でキャリア移動度が最適になる。したがって、ステップ６３、６４では、Ｇｅ  ｎＦＥＴのチャネルおよびゲートを（１１１）面上に作製する。ソース／ドレインなど、残りのＦＥＴ構成部品の製作は、簡潔であり選択したｎＦＥＴの構造に応じて変わる。したがって、ステップ６３の前に作製された特定のデバイスの構成部品およびステップ６４の後に作製された特定のデバイスの構成部品はデバイス構造に応じて変わり、可能な例としては図３に示す平行ワイア構造または図４に示すＦｉｎＦＥＴ構造がある。
【００２９】
最適なキャリア移動は＜１１０＞方向で生じ、したがって、当業者なら容易に実施するように、チャネル方位およびソース／ドレイン位置が確立される。ステップ６３と６４の間で１つまたは複数の構成部品が製作されるように、ステップ６３、６４の順序を離してもよいことも、当業者なら判るはずである。また、ゲルマニウム材料は基板、シリコン・ウェハ上に付加された層、またはシリコン・ウェハの最上部のシリコン酸化膜などの分離層に付加された層でもよく、あるいはウェハ上の層または領域としてゲルマニウムを提供するどんな他の方法を使用してもよいことも、当業者なら判るはずである。ゲルマニウム層の最小厚は、ｎＦＥＴ（１１１）面表面のチャネルのピラミッド結晶構造を実現するのに十分な厚となるはずである。
【００３０】
本発明の第２の例示的な実施形態は、図７に示す方法７０である。この実施形態では、それぞれのキャリア型を有する２つの異なるデバイスが、それぞれそのキャリア特性に基づいて最適化されるように同一チップ上に製作される。この非限定的な例は、上記の第１の実施形態で論じたように、ｐＦＥＴと組み合わせてｎＦＥＴを備え、ステップ７１で特定される材料としてやはりゲルマニウムを使用する。ｎＦＥＴチャネルは（１１１）面を使用するとき最適になり、ｐＦＥＴチャネルは（１００）面を使用するとき最適になるので、ステップ７３Ａ、７４Ａ、７３Ｂおよび７４Ｂは、ｎＦＥＴとなるゲルマニウムの第１領域用の（１１１）エッチャントおよびｐＦＥＴとなるゲルマニウムの第２領域内に（１００）面を作製するためのエッチャントを用いる作製を含む。
【００３１】
この第１、第２領域の作製をどんな順序で行ってもよく、この作製のいくつかのステップを重複させてもよいことは明らかである。さらに、上記第１の例示的実施形態について述べたのと同様に、このｎＦＥＴ／ｐＦＥＴデバイスは様々な周知の基本的構造のうちのどの構造を備えることもできる。この２つのデバイスはチャネル作製のみ異なる同一の基本構造を使用することもでき、または異なった基本構造をとることもできる。上述のように、このゲルマニウム厚は、ｎＦＥＴ（１１１）面表面のチャネルのピラミッド結晶構造を実現するのに十分な最小厚でよい。あるいは、このゲルマニウムはウェハ基板、シリコン・ウェハ上に付加されたゲルマニウム層、またはシリコン・ウェハの最上部のシリコン酸化膜などの分離層に付加されたゲルマニウム層でもよく、あるいはウェハ上の層または領域としてゲルマニウムを提供するどんな他の方法を使用したものでもよい。先に指摘したように、具体的な構成部品の製作でステップ７２Ａ、７２Ｂ、７４Ａ、７４Ｂ、７５Ａ、および７５Ｂは、デバイス構造に応じて変わる。上記のように、チャネルおよび残りの構成部品は、両キャリアにとって好ましい＜１１０＞キャリア方向に適した向きになる。
【００３２】
図８に、同一チップ８３上に搭載され、共通の埋め込み酸化膜層（ＢＯＸ）８４上に製作された、ｎＦＥＴ８１チャネルおよびｐＦＥＴ８２チャネルの例示的な断面図８０を示す。ソース／ドレインは示していないが、図３、図４に示すデバイス配置を用いると、ソース／ドレインはこの図８の断面図の背面または前面に位置していることが説明できる。チャネル８５は、二酸化ケイ素などのゲート絶縁体８６およびゲート電極８７で覆われる。ゲート絶縁体およびゲート電極の製作は、当技術分野で周知である。ｎＦＥＴ８１チャネルがｐＦＥＴ８２から分離されていることを考慮すると、この図が、上述の第２の例示的な実施形態並びに第１の実施形態を示していることは明らかになるはずである。
【００３３】
図９に、Ｇｅ層９２のｎＦＥＴ領域のための（１１１）結晶の作製９０を示す。ハード・マスク９１が、＜１１０＞方向に適合したｎＦＥＴチャネル領域の上に位置している。（１１１）面のこのプリズム構造９４を実現するために、例示的に酸性化学物質（１：１：１のＨ３ＰＯ４：Ｈ２Ｏ２：Ｃ２Ｈ５ＯＨ、または１７：１７：６６のＨＦ：Ｈ２Ｏ２：Ｈ２Ｏ（ラング（Lang）他、「ＩＲ勾配付けのためのＧｅのバルク微細加工（Bulk micromachining of Ge for IRgratings）」、ジャーナル・マイクロメカニクス・マイクロエンジニアリング（J. Micromech. Microeng.）、第６巻、４６〜４８頁、１９９６年によって教示されている））を使用して、ゲルマニウムの異方性エッチング９３を行う。クロム・ハード・マスクを使用する場合、前者が好ましい。
【００３４】
ｎＦＥＴの右に示す領域９５は、図８の右側に示すように標準の垂直エッチング法を用いて、ｐＦＥＴのＧｅ（１００）平面のような別の外観に作製することもできる。
【００３５】
図８の断面に示すように、ｎＦＥＴのチャネル構造がプリズム構造に基づき、ｐＦＥＴのチャネル構造が平面の表面に基づいている限り、どんな周知のＦＥＴ構造を使用してｎＦＥＴおよびｐＦＥＴ構造を完成させることもできる。本発明の好ましい実施形態では、ｎＦＥＴおよびｐＦＥＴのどちらにもキャリアの移動が、＜１１０＞方向に生じるように両方のチャネル構造を設置する。
【００３６】
上述の説明から明らかなように、本発明の主な利益は、（１１１）面上と（１００）面上で輸送特性が異なるＧｅＭＯＳＦＥＴ中または任意のＭＯＳＦＥＴ中のｎＦＥＴとｐＦＥＴのどちらにも最良のキャリア輸送特性が得られることである。
【図面の簡単な説明】
【００３７】
【図１】電子のシート密度の関数として計算したシリコンおよびゲルマニウム反転層中の電子移動度を比較した図である。
【図２】（１００）面上のＳｉバルクｎＭＯＳＦＥＴおよび（１１１）面上の類似のＧｅデバイスについて計算したドレイン電流とドレイン・ソース電圧の関係を示す図である。
【図３】従来技術で教示されている、ＳＯＩ基板上の三角平行ワイア・チャネルを備えるＭＯＳＦＥＴ構造を示す図である。
【図４】従来技術で教示されている、ＦｉｎＦＥＴ構造の縦断面図である。
【図５】図４に示すＦｉｎＦＥＴの例示的な製作を示す図である。
【図６】本発明の例示的な第１実施形態の例示的な方法を示す図である。
【図７】本発明の例示的な第２実施形態の例示的な方法を示す図である。
【図８】本発明により製作された例示的なｎＦＥＴおよびｐＦＥＴの横断面図である。
【図９】例示的な材料ゲルマニウムの場合の（１１１）平面を作製する例示的な方法を示す図である。
【図１】
2005526385.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005526385.tif 000008
【図７】
2005526385.tif 000009
【図８】
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【図９】
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【手続補正書】
【提出日】平成16年7月12日(2004.7.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
第１キャリア型のキャリア移動度が、第１結晶面内の方が第２結晶面内より高く、かつ第２キャリア型のキャリア移動度が、前記第２結晶面内の方が第１結晶面内より高い材料の少なくとも１層を備える、電子チップであって、
前記材料の前記第１結晶面上で製作され、活性が主として前記前記第１キャリア型に関与する少なくとも１つの構成部品を備える第１デバイスと、
前記材料の前記第２結晶面上で製作され、活性が主として前記前記第２キャリア型に関与する少なくとも１つの構成部品を備える第２デバイスとを備える、電子チップ。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
前記第１結晶面は（１１１）結晶面を含み、前記第２結晶面は（１００）結晶面を含む、補正請求項１に記載の電子チップ。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
前記第１デバイスがｎチャネルＦＥＴ（電界効果トランジスタ）を含み、前記少なくとも１つの構成部品が前記ｎチャネルＦＥＴのチャネルを含む、請求項２に記載の電子チップ。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
前記ｎチャネルＦＥＴの前記チャネルが＜１１０＞方向に整列する、請求項３に記載の電子チップ。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
前記ｎチャネルＦＥＴの構造がＦｉｎＦＥＴ構造を備える、請求項３に記載の電子チップ。
【手続補正６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
前記第２デバイスがｐチャネルＦＥＴを備える、前記請求項のいずれか一項に記載の電子チップ。
【手続補正７】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
前記第１デバイスがｎチャネルＦＥＴ（電界効果トランジスタ）を備え、前記第２デバイスがｐチャネルＦＥＴを備え、前記少なくとも１つの構成部品が前記各ＦＥＴのチャネルを備える、請求項１から５のいずれか一項に記載の電子チップ。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ｎチャネル電界効果トランジスタ（ＦＥＴ）およびｐチャネルＦＥＴをそれぞれのデバイスのキャリア輸送が最適になるように同一ウェハ上に製作することに関する。
【背景技術】
【０００２】
ゲルマニウム電界効果トランジスタ（ＧｅＦＥＴ）のキャリア輸送はシリコン電界効果トランジスタに比べて強化されていることが知られている。このため、従来技術では、ゲルマニウムがシリコンに比べて優れた電子移動度をもたらすことが認識されている。さらに、従来技術では、一般に、単一ウェハ上でｎＦＥＴとｐＦＥＴを組み合わせてＣＭＯＳ回路を得る。しかし、キャリア移動度特性に基づいたこの相補型デバイスの構造および方位（orientation）の最適化は、従来技術では行なわれていない。
【０００３】
さらに、従来技術では、キャリア移動度に対する結晶方位が論ぜられている。たとえば、当技術分野の従来技術としては、ニッサン自動車株式会社（Nissan Motor Co., Ltd.,）の米国特許第５，３１７，１７５号が含まれ、そこにはＰチャネルＭＯＳＦＥＴ上のチャネルがＮチャネルＭＯＳＦＥＴのチャネルと直交するように（０１１）方位に向いた半導体中にＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴを形成するステップが開示されている。フォーブス（Forbes）他の米国特許出願第２００１／００２６００６号には、構造を流れる電流が＜１１０＞方向に流れるように、（１１０）結晶面を有する表面の横側の表面を有する構造が開示されている。航空宇宙局の長官によって提出され、米国に授与された米国特許第４，１１９，９９６号には、非対称チャネルを有するＤＭＯＳ（double
diffused MOS）、および比較的短いチャネルを有するＶＭＯＳ（v-groove MOS）を備える単一半導体基板上に形成された高速ＣＭＯＳが開示されている。米国特許第４，２２５，８７９号には、単一トランジスタ・ダイナミック・メモリ・セルを提供するために高められたソース容量を備えるＶ−ＭＯＳ電界効果トランジスタが開示されている。米国特許第４，２３３，６１７号にはＶ−ＭＯＳ型の電界効果トランジスタが開示されており、このチャネル領域は、ソース・ゾーンに隣接し、より高濃度にドープされた部分、およびその領域を囲み、より低濃度にドープされた部分を含み、このチャネルは表面に隣接し絶縁拡散で囲まれている。しかし、従来技術に欠けているのは、キャリア移動度の特徴に基づいて、相補型デバイスの構造および方位を最適にすることである。
【特許文献１】米国特許第５，３１７，１７５号
【特許文献２】米国特許出願第２００１／００２６００６号
【特許文献３】米国特許第４，１１９，９９６号
【特許文献４】米国特許第４，２２５，８７９号
【特許文献５】米国特許第４，２３３，６１７号
【非特許文献１】斉藤（Saito）他、「三角平行ワイア・チャネルＭＯＳＦＥＴ中の短チャネル効果の抑制（Suppressionof Short Channel Effect in Triangular Parallel Wire Channel MOSFETs）」、ＩＥＥＥシリコン・ナノエレクトロニクス・ワークショップ（IEEESilicon Nanoelectronics Workshop）、京都（Kyoto）、日本（Japan）、６〜７頁、２００１年６月１０、１１日
【非特許文献２】ハング（Huang）他、「サブ５０ｎｍＦｉｎＦＥＴ：ＰＭＯＳ（Sub50-nm FinFET: PMOS）」、ＩＥＥＥ国際電子デバイス会議（ＩＥＤＭ）（IEEE International Electron DevicesMeeting（ＩＥＤＭ））、６７〜７０頁、１９９９年
【非特許文献３】ラング（Lang）他、「ＩＲ勾配付けのためのＧｅのバルク微細加工（Bulkmicromachining of Ge for IR gratings）」、ジャーナル・マイクロメカニクス・マイクロエンジニアリング（J.Micromech. Microeng.）、第６巻、４６〜４８頁、１９９６年
【発明の開示】
【０００４】
本発明者らは、ゲルマニウム中のキャリア移動度がシリコンに比べて高いことだけでなくキャリア輸送の利益を最大にするには、キャリア輸送が生じる適切な結晶方位（orientation）および（direction）方向を選択する必要があることを見出した。この知見は２種のキャリア型が関与するＣＭＯＳにとってより重要となる。
【０００５】
したがって、本発明は、第１の態様によれば、第１キャリア型のキャリア移動度が第１結晶面内の方が第２結晶面内より高く、第２キャリア型のキャリア移動度が第２結晶面内の方が第１結晶面内より高い材料の少なくとも１層を有する第１デバイスを備える電子チップを提供する。前記第１デバイスは、前記材料の前記第１結晶面を使って作製されその活性が主として前記第１キャリア型に関与する少なくとも１つの構成部品を備え、かつ前記第１結晶面が（１１１）結晶面を備え、前記第２結晶面が（１００）結晶面を備える。
【０００６】
したがって、本発明は、デバイスのキャリア型に基づいて回路のそれぞれのデバイスに好ましい結晶方位および結晶軸方向があることを教示する。例示的な実施形態としては、ゲルマニウムの結晶面上に製作されたチャネルを備えるｎＦＥＴがある。
【０００７】
本発明は、第２の態様によれば、（１１１）結晶面内の方が（１００）結晶面上よりキャリア移動度が高い第１キャリア型のキャリアを有する第１デバイスと、（１００）結晶面内の方が（１１１）結晶面上よりキャリア移動度が高い第２キャリア型のキャリアを有する第２デバイスをウェハ上に製作する方法を提供する。前記方法は、前記第１キャリア型のキャリア移動度が（１１１）結晶面内の方が（１００）結晶面内より高く、前記第２キャリア型のキャリア移動度が前記（１００）結晶面内の方が前記（１１１）結晶面内より高い特徴の材料の層を提供するステップと、前記第１デバイスの少なくとも１つの構成部品のためのエッチャントで前記層の第１領域をエッチングするステップと、前記第２デバイスの少なくとも１つの構成部品用に前記結晶面を設けるためのエッチャントを用いて前記層の第２領域をエッチングするステップとを含む。
【０００８】
したがって、本発明はさらに、それぞれ適したキャリア移動度を得るための結晶面を持つ異なるキャリア型を有する２つのデバイスを同一チップ上に製作する方法を提供する。例示的な実施形態では、ｎチャネルＦＥＴおよびｐチャネルＦＥＴをどちらもゲルマニウム上に提供し、それぞれに好ましい結晶方位を用いる。
【０００９】
本発明は、第３の態様によれば、第１キャリア型のキャリア移動度が第１結晶面内の方が第２結晶面内より高く第２キャリア型のキャリア移動度が前記第２結晶面内の方が前記第１結晶面内より高い材料の少なくとも１層を備える、電子チップを提供する。前記電子チップは、前記材料の前記第１結晶面上に製作された少なくとも１つの構成部品を備える第１デバイスと、前記材料の前記第２結晶面上に製作された少なくとも１つの構成部品を備える第２デバイスとを備え、前記第１デバイスの少なくとも１つの構成部品の活性は主として前記第１キャリア型が関与し、前記第２デバイスの少なくとも１つの構成部品の活性は主として前記第２キャリア型が関与する。
【００１０】
図１に、界面の粗さによる散乱を考慮した場合としない場合での電子のシート密度の関数として計算したシリコン反転層中の電子移動度とゲルマニウム反転層中の電子移動度の比較を示す。プロット１に示すように、（１１１）面上のゲルマニウム反転層の電子移動度は、ゲルマニウムの（１００）面上の移動度（プロット２）、あるいはシリコンの（１００）面上の移動度（プロット３）よりもかなり高い。これらの３プロットで白抜き記号は、表面粗さを考慮しない場合を表し、黒の記号は、表面粗さを考慮した場合の対応するプロット４、５、６を表す。
【００１１】
具体的には、ゲルマニウム中で、ｎチャネルＦＥＴのキャリア輸送は（１１１）結晶面の＜１１０＞方向がより高く、ｐチャネルＦＥＴの電流輸送は（１００）結晶面の＜１１０＞方向がより高くなる。本発明者らは、この指針を考慮することにより、それぞれのデバイスのデバイス構造を結晶軸方向に基づいて選択しデバイスを＜１１０＞方向に向けることによって、ゲルマニウム中のｎチャネルＦＥＴおよびｐチャネルＦＥＴのキャリア輸送を最適にできることに気付いた。
【００１２】
この構造および方法では、ゲルマニウム中の（１１１）面上、＜１１０＞方向にｎチャネルＦＥＴを製作することが好ましい。
【００１３】
この構造および方法では、（１１１）結晶方位でキャリア移動度がより高い第１キャリア型の第１デバイス、および（１００）結晶方位でキャリア移動度がより高い第２キャリア型の第２デバイスを、同一ウェハ上に製作することが好ましい。
【００１４】
この構造および方法では、下地層としてゲルマニウムを用いて、ｎチャネルＦＥＴおよびｐチャネルＦＥＴを、同一ウェハ上に一緒に製作することが好ましい。
【００１５】
この方法では、ＧｅＭＯＳＦＥＴにおいても、または（１１１）面と（１００）面で輸送特性が異なるどんなＭＯＳＦＥＴにおいても、ｎＦＥＴとｐＦＥＴの両方で最高のキャリア輸送特性を得ることが好ましい。
【００１６】
本発明の第４の態様によれば、（１１１）面内の方が（１００）面内より高い第１キャリア型のキャリア移動度の材料の（１１１）結晶面上に製作された、第１キャリア型の第１デバイスを備える電子チップの製作方法および構造が、本明細書に記載される。この態様の好ましい実施形態としては、ゲルマニウム中（１１１）面上の＜１１０＞方向に製作されたｎチャネルＦＥＴがある。
【００１７】
本発明の第５の態様によれば、（１１１）面内の方が（１００）面内より高い第１キャリア型のキャリア移動度の材料の（１１１）結晶面上に製作された、第１キャリア型の第１デバイス、および（１００）面内の方が（１１１）面内より高い第２キャリア型のキャリア移動度の材料の（１００）結晶面上に製作された、第２キャリア型の第２デバイスを備える電子チップの製作方法および構造が、本明細書に記載される。この態様の好ましい実施形態は、（１１１）面上＜１１０＞方向のｎチャネルＦＥＴおよび（１００）面上＜１１０＞方向のｐチャネルＦＥＴを備え、どちらのデバイスもゲルマニウム層内に製作される。
【００１８】
本発明を、添付の図面に示すその好ましい実施形態を参照しながらここで例としてのみ説明する。
【発明を実施するための最良の形態】
【００１９】
ここで、図面、より具体的には図１を参照して、プロット１とプロット２、３、６を比較すると、（１１１）面上のＧｅ反転層の電子移動度は、（１００）面上のＳｉまたはＧｅのどちらの電子移動度よりもかなり高い。厳密なデバイスのモデリングおよび解析によって、本発明者らは本図を作成し、その結果ゲルマニウム電界効果トランジスタ（ＧｅＦＥＴ）は、ｎチャネルＦＥＴの電流輸送が（１１１）面内、＜１１０＞方向にあり、ｐチャネルＦＥＴの電流輸送が（１００）面内、＜１１０＞方向にあるときに電流駆動が高くなると判断した。
【００２０】
図２に、（１００）面上の、チャネル長２５ｎｍのＳｉバルクｎＭＯＳＦＥＴ（プロット２１）および（１１１）面上の、同様なＧｅデバイス（プロット２２）について計算したドレイン電流とドレイン・ソース電圧の関係を表すプロット２０を示す。このＧｅデバイスはかなり大きな電流および相互コンダクタンスを示す。
【００２１】
したがって、キャリア輸送の利益を最大にするには、材料だけでなく、キャリア輸送が生じる適切な結晶方位および結晶軸方向を選択することが必要である。好ましい実施形態では、キャリア輸送を最適にするために好ましい結晶方位および結晶軸方向が選択される。ウェハは、通常は単一の主結晶方位を備えるインゴットから切り出されるので、同じウェハ上に異なった結晶方位でＦＥＴを製作することは通常は難しい。したがって、好ましい実施形態では、それぞれのキャリア移動度を最適にするような結晶面および結晶軸方向を有する、異なるＦＥＴ構造を用いて、同じウェハ上にｎチャネルとｐチャネルの両方を製作する方法を使用する。
【００２２】
（１１１）構造を有するゲート・チャネルとしてシリコン（Ｓｉ）を使用するＦＥＴ構成はすでに周知である。図３に、斉藤（Saito）他、「三角平行ワイア・チャネルＭＯＳＦＥＴ中の短チャネル効果の抑制（Suppression of Short Channel
Effect in Triangular Parallel Wire Channel MOSFETs）」、ＩＥＥＥシリコン・ナノエレクトロニクス・ワークショップ（IEEE
Silicon Nanoelectronics Workshop）、京都（Kyoto）、日本（Japan）、６〜７頁、２００１年６月１０、１１日、に論じられているような、三角平行ワイア・チャネル３１を有するＭＯＳＦＥＴ構造３０を備え、シリコン上の埋め込み酸化膜（ＢＯＸ）３２上に製作されている一例を示す。この三角平行ワイア・チャネル３１は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を使用した異方性エッチングによって実現される。次いで、酸化膜層およびゲート電極を備えるゲート構造３２によって、得られたＳｉ（１１１）面が被覆される。ワイア・チャネル用のものと同じシリコン層が、ソース３３の形成およびドレイン３４の形成にも使用される。
【００２３】
「短チャネル効果」の抑制に関する従来技術では、ＦｉｎＦＥＴ（フィン型ＭＯＳＦＥＴ）と称するＳｉ系、自己整合二重ゲートＭＯＳＦＥＴも周知である。図４に、ハング（Huang）他によって、「サブ５０ｎｍＦｉｎＦＥＴ：ＰＭＯＳ（Sub 50-nm FinFET: PMOS）」、ＩＥＥＥ国際電子デバイス会議（ＩＥＤＭ）（IEEE
International Electron Devices Meeting（ＩＥＤＭ））、６７〜７０頁、１９９９年、に記述されているこのＦｉｎＦＥＴ４０の縦断面図を示す。ソース４１およびドレイン４２は、埋め込み酸化膜（ＢＯＸ）層４３（シリコン・ウェハ４４上）の最上部およびシリコン酸化膜層４６によって被覆されたシリコン・フィン４５の最上部のポリＳｉＧｅを用いて製作される。窒化膜スペーサ４７およびＳｉＧｅで構築されたゲート４８を設けると、１７ｎｍまで短い短チャネル構造を可能にするＦｉｎＦＥＴ構造が完成し、シミュレーションでは、１０ｎｍという短いゲート長の可能性が期待される。
【００２４】
極薄Ｓｉフィン４５は、短チャネル効果を抑制する働きをする。窒化膜スペーサ４７の間の２つの分離領域がチャネル長を規定する。ポリＳｉＧｅで形成された、盛り上がったソース４１およびドレイン４２は寄生抵抗を低減させる。
【００２５】
図５にこのＳｉ系ＦｉｎＦＥＴのある可能な製作シーケンスを示す。ステップＡでは、５０ｎｍ厚のＳｉ層５１をＳＯＩウェハのＢＯＸ層５０の最上部に付着させ、続いて１００ｎｍ厚のＳｉＯ２層５２を付着させる。ステップＢでは、電子ビーム・リソグラフィを用いてＳｉＯ２層５２をエッチングして、シリコンをエッチングしてフィン構造を得るためのハード・マスクを形成することによって、Ｓｉ層５１をエッチングして酸化膜被覆フィン構造を形成する。ステップＣでは、３００ｎｍ厚の低温酸化膜（ＬＴＯ）層を２００ｎｍ厚のｐ＋ポリＳｉＧｅ層上に付着させ、ステップＤでは、まずこのＬＴＯ層をエッチングして、ポリＳｉＧｅ層を反応イオン・エッチングするためのマスクとすることによって、これらの２層５４、５５をエッチングし、その結果ソース５６およびドレイン５７を形成する。ステップＥでは、１００ｎｍ厚の窒化膜層を付着させ続いてエッチングすることによって、窒化膜スペーサ５８を形成する。スペーサ間の間隔は、一般的に、２０ｎｍ未満である。
【００２６】
ステップＦのゲート構造５９を形成するために、１５ｎｍの犠牲酸化膜層を成長させ、湿式エッチングして、先にフィンの側面を乾式エッチングした際に生じた損傷を取り除く。このステップではさらに、フィンの最終厚が１５ｎｍ〜３０ｎｍの範囲になるようにフィン厚を減少させる。２．５ｎｍのゲート酸化膜を７５０℃でフィンの側面上に成長させる。この「高温」ステップは、追加のアニール・ステップとあいまって、盛り上がったＳｉＧｅソース／ドレインから窒化膜スペーサの直下のフィン中にホウ素を移動させてｐ＋ソース／ドレイン拡張部を形成する。ゲート材料として、その場ドープ（６０％Ｇｅ、仕事関数：４．７５ｅＶ）されたＳｉＧｅを２００ｎｍ付着させた後で、電極をパターン形成し、エッチングする。
【００２７】
（１１１）面のような特定の結晶面がデバイスの特定の構成部品に作製される技法の実例としてこれらの従来技術の例を用い、このような従来技術の技法のうちの適切な１つと図１、図２の結論を組み合わせることにより、材料としてゲルマニウムを用い特定のデバイス構成要素としてＦＥＴチャネルを使用して、本発明の２つの例示的な好ましい実施形態を説明する。
【００２８】
第１の例示的な実施形態は、図６に要約する方法６０を含む。ステップ６１では、材料ゲルマニウム（Ｇｅ）は、（１１１）結晶面内でｎチャネルＦＥＴキャリアの最適キャリア移動度を有し、（１００）結晶面内でｐチャネルＦＥＴキャリアの最適キャリア移動度を有する材料とみなされている。キャリア移動の最適方向はどちらのキャリア型でも＜１１０＞方向に生じる。
【００２９】
したがって、本発明の第１の例示的な実施形態を例示するために、ゲルマニウムについて最適になるようにｎチャネルＦＥＴを設計する。このチャネル内でＦＥＴに重要な活性が生じるので、ｎＦＥＴは（１１１）面内でキャリア移動度が最適になる。したがって、ステップ６３、６４では、Ｇｅ  ｎＦＥＴのチャネルおよびゲートを（１１１）面上に作製する。ソース／ドレインなど、残りのＦＥＴ構成部品の製作は、簡潔であり選択したｎＦＥＴの構造に応じて変わる。したがって、ステップ６３の前に作製された特定のデバイスの構成部品およびステップ６４の後に作製された特定のデバイスの構成部品はデバイス構造に応じて変わり、可能な例としては図３に示す平行ワイア構造または図４に示すＦｉｎＦＥＴ構造がある。
【００３０】
最適なキャリア移動は＜１１０＞方向で生じ、したがって、当業者なら容易に実施するように、チャネル方位およびソース／ドレイン位置が確立される。ステップ６３と６４の間で１つまたは複数の構成部品が製作されるように、ステップ６３、６４の順序を離してもよいことも、当業者なら判るはずである。また、ゲルマニウム材料は基板、シリコン・ウェハ上に付加された層、またはシリコン・ウェハの最上部のシリコン酸化膜などの分離層に付加された層でもよく、あるいはウェハ上の層または領域としてゲルマニウムを提供するどんな他の方法を使用してもよいことも、当業者なら判るはずである。ゲルマニウム層の最小厚は、ｎＦＥＴ（１１１）面表面のチャネルのピラミッド結晶構造を実現するのに十分な厚となるはずである。
【００３１】
本発明の第２の例示的な実施形態は、図７に示す方法７０である。この実施形態では、それぞれのキャリア型を有する２つの異なるデバイスが、それぞれそのキャリア特性に基づいて最適化されるように同一チップ上に製作される。この非限定的な例は、上記の第１の実施形態で論じたように、ｐＦＥＴと組み合わせてｎＦＥＴを備え、ステップ７１で特定される材料としてやはりゲルマニウムを使用する。ｎＦＥＴチャネルは（１１１）面を使用するとき最適になり、ｐＦＥＴチャネルは（１００）面を使用するとき最適になるので、ステップ７３Ａ、７４Ａ、７３Ｂおよび７４Ｂは、ｎＦＥＴとなるゲルマニウムの第１領域用の（１１１）エッチャントおよびｐＦＥＴとなるゲルマニウムの第２領域内に（１００）面を作製するためのエッチャントを用いる作製を含む。
【００３２】
この第１、第２領域の作製をどんな順序で行ってもよく、この作製のいくつかのステップを重複させてもよいことは明らかである。さらに、上記第１の例示的実施形態について述べたのと同様に、このｎＦＥＴ／ｐＦＥＴデバイスは様々な周知の基本的構造のうちのどの構造を備えることもできる。この２つのデバイスはチャネル作製のみ異なる同一の基本構造を使用することもでき、または異なった基本構造をとることもできる。上述のように、このゲルマニウム厚は、ｎＦＥＴ（１１１）面表面のチャネルのピラミッド結晶構造を実現するのに十分な最小厚でよい。あるいは、このゲルマニウムはウェハ基板、シリコン・ウェハ上に付加されたゲルマニウム層、またはシリコン・ウェハの最上部のシリコン酸化膜などの分離層に付加されたゲルマニウム層でもよく、あるいはウェハ上の層または領域としてゲルマニウムを提供するどんな他の方法を使用したものでもよい。先に指摘したように、具体的な構成部品の製作でステップ７２Ａ、７２Ｂ、７４Ａ、７４Ｂ、７５Ａ、および７５Ｂは、デバイス構造に応じて変わる。上記のように、チャネルおよび残りの構成部品は、両キャリアにとって好ましい＜１１０＞キャリア方向に適した向きになる。
【００３３】
図８に、同一チップ８３上に搭載され、共通の埋め込み酸化膜層（ＢＯＸ）８４上に製作された、ｎＦＥＴ８１チャネルおよびｐＦＥＴ８２チャネルの例示的な断面図８０を示す。ソース／ドレインは示していないが、図３、図４に示すデバイス配置を用いると、ソース／ドレインはこの図８の断面図の背面または前面に位置していることが説明できる。チャネル８５は、二酸化ケイ素などのゲート絶縁体８６およびゲート電極８７で覆われる。ゲート絶縁体およびゲート電極の製作は、当技術分野で周知である。ｎＦＥＴ８１チャネルがｐＦＥＴ８２から分離されていることを考慮すると、この図が、上述の第２の例示的な実施形態並びに第１の実施形態を示していることは明らかになるはずである。
【００３４】
図９に、Ｇｅ層９２のｎＦＥＴ領域のための（１１１）結晶の作製９０を示す。ハード・マスク９１が、＜１１０＞方向に適合したｎＦＥＴチャネル領域の上に位置している。（１１１）面のこのプリズム構造９４を実現するために、例示的に酸性化学物質（１：１：１のＨ３ＰＯ４：Ｈ２Ｏ２：Ｃ２Ｈ５ＯＨ、または１７：１７：６６のＨＦ：Ｈ２Ｏ２：Ｈ２Ｏ（ラング（Lang）他、「ＩＲ勾配付けのためのＧｅのバルク微細加工（Bulk micromachining of Ge for IR
gratings）」、ジャーナル・マイクロメカニクス・マイクロエンジニアリング（J. Micromech. Microeng.）、第６巻、４６〜４８頁、１９９６年によって教示されている））を使用して、ゲルマニウムの異方性エッチング９３を行う。クロム・ハード・マスクを使用する場合、前者が好ましい。
【００３５】
ｎＦＥＴの右に示す領域９５は、図８の右側に示すように標準の垂直エッチング法を用いて、ｐＦＥＴのＧｅ（１００）平面のような別の外観に作製することもできる。
【００３６】
図８の断面に示すように、ｎＦＥＴのチャネル構造がプリズム構造に基づき、ｐＦＥＴのチャネル構造が平面の表面に基づいている限り、どんな周知のＦＥＴ構造を使用してｎＦＥＴおよびｐＦＥＴ構造を完成させることもできる。本発明の好ましい実施形態では、ｎＦＥＴおよびｐＦＥＴのどちらにもキャリアの移動が、＜１１０＞方向に生じるように両方のチャネル構造を設置する。
【００３７】
上述の説明から明らかなように、本発明の主な利益は、（１１１）面上と（１００）面上で輸送特性が異なるＧｅＭＯＳＦＥＴ中または任意のＭＯＳＦＥＴ中のｎＦＥＴとｐＦＥＴのどちらにも最良のキャリア輸送特性が得られることである。
【図面の簡単な説明】
【００３８】
【図１】電子のシート密度の関数として計算したシリコンおよびゲルマニウム反転層中の電子移動度を比較した図である。
【図２】（１００）面上のＳｉバルクｎＭＯＳＦＥＴおよび（１１１）面上の類似のＧｅデバイスについて計算したドレイン電流とドレイン・ソース電圧の関係を示す図である。
【図３】従来技術で教示されている、ＳＯＩ基板上の三角平行ワイア・チャネルを備えるＭＯＳＦＥＴ構造を示す図である。
【図４】従来技術で教示されている、ＦｉｎＦＥＴ構造の縦断面図である。
【図５】図４に示すＦｉｎＦＥＴの例示的な製作を示す図である。
【図６】本発明の例示的な第１実施形態の例示的な方法を示す図である。
【図７】本発明の例示的な第２実施形態の例示的な方法を示す図である。
【図８】本発明により製作された例示的なｎＦＥＴおよびｐＦＥＴの横断面図である。
【図９】例示的な材料ゲルマニウムの場合の（１１１）平面を作製する例示的な方法を示す図である。
【国際調査報告】
2005526385.tif 000012
2005526385.tif 000013