(57)【要約】【課題】消費電力を抑制すること。【解決手段】一実施の形態に係る半導体装置は、第1及び第２のレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２の一方を選択すると共に、第1及び第２のレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２の他方への電源電圧の供給を遮断しておき、選択された第1及び第２のレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２の一方においてエラーが検出された場合、第1及び第２のレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２の他方への電圧供給を開始して、第1及び第２のレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２の一方から他方に切り換える。【選択図】図１
2018061350.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源領域に形成された第１のレゾルバ／デジタル変換器と、
前記第１の電源領域と素子分離された第２の電源領域に形成された第２のレゾルバ／デジタル変換器と、
前記第１及び第２のレゾルバ／デジタル変換器の一方を選択し、入力されたレゾルバ信号を出力する選択回路と、
前記第１及び第２のレゾルバ／デジタル変換器の一方によって、前記レゾルバ信号から変換されたデジタル信号に基づいて、パルス制御信号を生成するパルス制御回路と、
前記選択回路を制御することにより、前記第１及び第２のレゾルバ／デジタル変換器の一方から他方へ切り換える選択制御回路と、を備え、
前記選択制御回路は、
前記第１及び第２のレゾルバ／デジタル変換器の一方を選択すると共に、前記第１及び第２のレゾルバ／デジタル変換器の他方への電源電圧の供給を遮断しておき、
選択された前記第１及び第２のレゾルバ／デジタル変換器の一方においてエラーが検出された場合、前記第１及び第２のレゾルバ／デジタル変換器の他方への電圧供給を開始して、前記第１及び第２のレゾルバ／デジタル変換器の一方から他方に切り換える、
半導体装置。
【請求項２】
前記選択制御回路は、
リセット解除毎に、前記第１のレゾルバ／デジタル変換器を選択すると共に、前記第２のレゾルバ／デジタル変換器への電源電圧の供給を遮断しておく、
請求項１に記載の半導体装置。
【請求項３】
前記選択制御回路は、
リセット解除毎に、前記第１のレゾルバ／デジタル変換器と前記第２のレゾルバ／デジタル変換器とを交互に選択する、
請求項１に記載の半導体装置。
【請求項４】
前記第１及び第２のレゾルバ／デジタル変換器のいずれを選択したのかを示す情報を格納する記憶部をさらに備える、
請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２のレゾルバ／デジタル変換器が用いるパラメータが格納されたレジスタをさらに備え、
前記選択制御回路は、
前記第１及び第２のレゾルバ／デジタル変換器の他方への電圧供給を開始した後、前記第１及び第２のレゾルバ／デジタル変換器の一方から他方に切り換える前に、
前記レジスタに対して、前記第１及び第２のレゾルバ／デジタル変換器の他方への前記パラメータの転送を命令する、
請求項１に記載の半導体装置。
【請求項６】
モータと、
前記モータの回転角を検出するレゾルバと、
前記レゾルバから出力されたレゾルバ信号に基づいて、パルス制御信号を生成する半導体装置と、
前記パルス制御信号に基づいて、前記モータを駆動する駆動回路と、を備え、
前記半導体装置は、
第１の電源領域に形成された第１のレゾルバ／デジタル変換器と、
前記第１の電源領域と素子分離された第２の電源領域に形成された第２のレゾルバ／デジタル変換器と、
前記第１及び第２のレゾルバ／デジタル変換器の一方を選択し、入力された前記レゾルバ信号を出力する選択回路と、
前記第１及び第２のレゾルバ／デジタル変換器の一方によって、前記レゾルバ信号から変換されたデジタル信号に基づいて、前記パルス制御信号を生成するパルス制御回路と、
前記選択回路を制御することにより、前記第１及び第２のレゾルバ／デジタル変換器の一方から他方へ切り換える選択制御回路と、を備え、
前記選択制御回路は、
前記第１及び第２のレゾルバ／デジタル変換器の一方を選択すると共に、前記第１及び第２のレゾルバ／デジタル変換器の他方への電源電圧の供給を遮断しておき、
選択された前記第１及び第２のレゾルバ／デジタル変換器の一方においてエラーが検出された場合、前記第１及び第２のレゾルバ／デジタル変換器の他方への電圧供給を開始して、前記第１及び第２のレゾルバ／デジタル変換器の一方から他方に切り換える、
モータ制御システム。
【請求項７】
前記選択制御回路は、
リセット解除毎に、前記第１のレゾルバ／デジタル変換器を選択すると共に、前記第２のレゾルバ／デジタル変換器への電源電圧の供給を遮断しておく、
請求項６に記載のモータ制御システム。
【請求項８】
前記選択制御回路は、
リセット解除毎に、前記第１のレゾルバ／デジタル変換器と前記第２のレゾルバ／デジタル変換器とを交互に選択する、
請求項６に記載のモータ制御システム。
【請求項９】
前記第１及び第２のレゾルバ／デジタル変換器のいずれを選択したのかを示す情報を格納する記憶部をさらに備える、
請求項８に記載のモータ制御システム。
【請求項１０】
前記第１及び第２のレゾルバ／デジタル変換器が用いるパラメータが格納されたレジスタをさらに備え、
前記選択制御回路は、
前記第１及び第２のレゾルバ／デジタル変換器の他方への電圧供給を開始した後、前記第１及び第２のレゾルバ／デジタル変換器の一方から他方に切り換える前に、
前記レジスタに対して、前記第１及び第２のレゾルバ／デジタル変換器の他方への前記パラメータの転送を命令する、
請求項６に記載のモータ制御システム。
【請求項１１】
第１の電源領域に形成された第１のレゾルバ／デジタル変換器と、前記第１の電源領域と素子分離された第２の電源領域に形成された第２のレゾルバ／デジタル変換器と、のいずれか一方を選択するステップと、
選択された前記第１及び第２のレゾルバ／デジタル変換器の一方によって、レゾルバ信号から変換されたデジタル信号に基づいて、パルス制御信号を生成するステップと、を備え、
前記第１及び第２のレゾルバ／デジタル変換器の一方を選択するステップにおいて、前記第１及び第２のレゾルバ／デジタル変換器の他方への電源電圧の供給を遮断しておき、
選択された前記第１及び第２のレゾルバ／デジタル変換器の一方においてエラーが検出された場合、前記第１及び第２のレゾルバ／デジタル変換器の他方への電圧供給を開始して、前記第１及び第２のレゾルバ／デジタル変換器の一方から他方に切り換える、
半導体装置の制御方法。
【請求項１２】
リセット解除毎に、前記第１のレゾルバ／デジタル変換器を選択すると共に、前記第２のレゾルバ／デジタル変換器への電源電圧の供給を遮断しておく、
請求項１１に記載の半導体装置の制御方法。
【請求項１３】
リセット解除毎に、前記第１のレゾルバ／デジタル変換器と前記第２のレゾルバ／デジタル変換器とを交互に選択する、
請求項１１に記載の半導体装置の制御方法。
【請求項１４】
前記第１及び第２のレゾルバ／デジタル変換器のいずれを選択したのかを示す情報を記憶部に格納する、
請求項１３に記載の半導体装置の制御方法。
【請求項１５】
前記第１及び第２のレゾルバ／デジタル変換器が用いるパラメータが格納されたレジスタをさらに備え、
前記第１及び第２のレゾルバ／デジタル変換器の他方への電圧供給を開始した後、前記第１及び第２のレゾルバ／デジタル変換器の一方から他方に切り換える前に、
前記第１及び第２のレゾルバ／デジタル変換器が用いるパラメータが格納されたレジスタから、前記第１及び第２のレゾルバ／デジタル変換器の他方へ、前記パラメータを転送する、
請求項１１に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、モータ制御システム、及び半導体装置の制御方法に関する。
【背景技術】
【０００２】
モータの回転角をレゾルバによって検出し、検出されたアナログ信号をレゾルバ／デジタル変換器（コンバータ）によりデジタル信号に変換し、モータをフィードバック制御するモータ制御システムが知られている。
【０００３】
例えば、電気自動車やハイブリッド自動車などのモータ駆動車では、上記のレゾルバ／デジタル変換器に異常が発生した場合であっても、少なくとも車両を安全に退避させるためにモータ駆動を継続させる必要がある。
【０００４】
ところで、特許文献１の図４には、現用系送信機と予備系送信機とを備えた通信装置が開示されている。特許文献１に開示された通信装置では、現用系送信機に異常が発生した場合、予備系送信機に切り換えて通信を継続することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−００６１９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された通信装置では、現用系送信機が動作している間、予備系送信機にも電源電圧が供給され、予備系送信機も動作し続けている。そのため、消費電力が大きくなってしまう問題があった。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態に係る半導体装置は、第1及び第２のレゾルバ／デジタル変換器の一方を選択すると共に、第1及び第２のレゾルバ／デジタル変換器の他方への電源電圧の供給を遮断しておき、選択された第1及び第２のレゾルバ／デジタル変換器の一方においてエラーが検出された場合、第1及び第２のレゾルバ／デジタル変換器の他方への電圧供給を開始して、第1及び第２のレゾルバ／デジタル変換器の一方から他方に切り換える。
【発明の効果】
【０００９】
前記一実施の形態によれば、消費電力を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る半導体装置１００の構成を示すブロック図である。
【図２】第１の実施の形態に係る半導体装置１００の構成を示す詳細なブロック図である。
【図３】スタンバイ制御回路ＳＴＢＣの構成の一例を示す回路図である。
【図４】スタンバイ制御回路ＳＴＢＣの動作の一例を示すタイミングチャートである。
【図５】第２の実施の形態に係る半導体装置１００におけるスタンバイ制御回路ＳＴＢＣの構成の一例を示す回路図である。
【図６】スタンバイ制御回路ＳＴＢＣの動作の一例を示すタイミングチャートである。
【図７】スタンバイ制御回路ＳＴＢＣの動作の一例を示すタイミングチャートである。
【図８】第１の実施の形態の比較例に係る半導体装置１０の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１２】
（第１の実施の形態）
＜半導体装置１００の構成＞
まず、図１を参照して、第１の実施の形態に係る半導体装置及びモータ制御システムについて説明する。図１は、第１の実施の形態に係る半導体装置１００の構成を示すブロック図である。図１に示すように、第１の実施の形態に係る半導体装置１００は、レゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２、セレクタＳＥＬ、パルス制御回路ＰＣ、選択制御回路ＳＣを備えている。
【００１３】
半導体装置１００は、レゾルバＲＥＳから出力されたレゾルバ信号ａａに基づいて、スイッチング駆動回路ＳＤを制御するパルス制御信号ｐｗｍを出力する。図１の例は、レゾルバＲＥＳがモータＭＴの回転角を検出し、半導体装置１００から出力されたパルス制御信号ｐｗｍに基づいて、スイッチング駆動回路ＳＤがモータＭＴを駆動するモータ制御システムである。すなわち、半導体装置１００は、モータ制御システムを構成するモータ制御用の半導体装置である。
【００１４】
レゾルバ／デジタル変換器（第１のレゾルバ／デジタル変換器）ＲＤＣ１は、レゾルバＲＥＳから出力されたアナログ角度信号であるレゾルバ信号ａａをデジタル角度信号ｄａ１に変換し、パルス制御回路ＰＣに出力する。レゾルバ／デジタル変換器ＲＤＣ１は、電源領域（第１の電源領域）ＰＳＲ１に形成されている。
また、レゾルバ／デジタル変換器ＲＤＣ１は、エラー信号ｅｒ１を選択制御回路ＳＣに対して出力する。本実施の形態では、レゾルバ／デジタル変換器ＲＤＣ１に異常が発生すると、エラー信号ｅｒ１が一時的に０から１に切り換わる。すなわち、パルス信号が出力される。
【００１５】
レゾルバ／デジタル変換器（第２のレゾルバ／デジタル変換器）ＲＤＣ２は、レゾルバ信号ａａをデジタル角度信号ｄａ２に変換し、パルス制御回路ＰＣに出力する。レゾルバ／デジタル変換器ＲＤＣ２は、電源領域ＰＳＲ１と素子分離された電源領域（第２の電源領域）ＰＳＲ２に形成されている。
また、レゾルバ／デジタル変換器ＲＤＣ２は、エラー信号ｅｒ２を選択制御回路ＳＣに対して出力する。本実施の形態では、レゾルバ／デジタル変換器ＲＤＣ２に異常が発生すると、エラー信号ｅｒ２が一時的に０から１に切り換わる。すなわち、パルス信号が出力される。
【００１６】
セレクタ（選択回路）ＳＥＬは、選択制御回路ＳＣから出力される選択制御信号ｓｅｌに基づいて、レゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２の一方を選択する。セレクタＳＥＬは、選択したレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２の一方に対して、入力端子Ｔｉ１を介してレゾルバＲＥＳから入力されたレゾルバ信号ａａを出力する。図１の例では、選択制御信号ｓｅｌの値が０（Ｌｏｗ）の場合、セレクタＳＥＬは、レゾルバ／デジタル変換器ＲＤＣ１を選択する。一方、選択制御信号ｓｅｌの値が１（Ｈｉｇｈ）の場合、セレクタＳＥＬは、レゾルバ／デジタル変換器ＲＤＣ２を選択する。
【００１７】
図１では、選択制御信号ｓｅｌの値が０であって、セレクタＳＥＬによってレゾルバ／デジタル変換器ＲＤＣ１が選択された場合を示している。そのため、レゾルバ／デジタル変換器ＲＤＣ１から出力されるデジタル角度信号ｄａ１とエラー信号ｅｒ１とが、実線で示されている。一方、レゾルバ／デジタル変換器ＲＤＣ２から出力されるデジタル角度信号ｄａ２とエラー信号ｅｒ２とは、破線で示されている。
【００１８】
パルス制御回路ＰＣは、レゾルバ／デジタル変換器ＲＤＣ１から出力されたデジタル角度信号ｄａ１もしくはレゾルバ／デジタル変換器ＲＤＣ２から出力されたデジタル角度信号ｄａ２に基づいて、パルス制御信号ｐｗｍを生成する。パルス制御信号ｐｗｍは、出力端子Ｔｏ１を介して外部のスイッチング駆動回路ＳＤに出力される。なお、本実施の形態では、パルス制御信号ｐｗｍはパルス幅変調（ＰＷＭ：Pulse Width Modulation）信号であるが、その他のパルス変調信号であってもよい。
【００１９】
選択制御回路ＳＣは、選択制御信号ｓｅｌを出力し、セレクタＳＥＬを制御する。すなわち、選択制御回路ＳＣは、レゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２の一方から他方へ切り換える。
また、選択制御回路ＳＣは、電源領域ＰＳＲ１への電源電圧の供給と遮断とを切り換えるスタンバイ信号ｓｔｂ１と、電源領域ＰＳＲ２への電源電圧の供給と遮断とを切り換えるスタンバイ信号ｓｔｂ２と、を出力する。本実施の形態では、スタンバイ信号ｓｔｂ１、ｓｔｂ２が１の場合に電源電圧を供給し、スタンバイ信号ｓｔｂ１、ｓｔｂ２が０の場合に電源電圧を遮断するが、逆でもよい。
【００２０】
本実施の形態では、選択制御回路ＳＣは、まず電源領域ＰＳＲ１への電源電圧の供給を開始してレゾルバ／デジタル変換器ＲＤＣ１を選択する。他方、レゾルバ／デジタル変換器ＲＤＣ２すなわち電源領域ＰＳＲ２への電源電圧の供給を遮断しておく。
選択されたレゾルバ／デジタル変換器ＲＤＣ１において異常が検出され、エラー信号ｅｒ１が１に切り換わった場合、選択制御回路ＳＣは、レゾルバ／デジタル変換器ＲＤＣ２すなわち電源領域ＰＳＲ２への電圧供給を開始する。そして、選択制御回路ＳＣは、選択制御信号ｓｅｌを０から１に切り換えて、レゾルバ／デジタル変換器ＲＤＣ１からレゾルバ／デジタル変換器ＲＤＣ２に切り換える。
【００２１】
＜効果の説明＞
本実施の形態に係る半導体装置１００では、２つのレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２を備えている。そのため、使用している一方（例えばレゾルバ／デジタル変換器ＲＤＣ１）に異常が発生しても、使用していない他方（例えばレゾルバ／デジタル変換器ＲＤＣ２）によって制御対象物の制御を継続することができる。
【００２２】
また、２つのレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２が、それぞれ互いに素子分離された異なる電源領域ＰＳＲ１、ＰＳＲ２に形成されている。そのため、例えばレゾルバ／デジタル変換器ＲＤＣ１が動作している間、予備用のレゾルバ／デジタル変換器ＲＤＣ２への電源電圧の供給を遮断しておくことができる。そのため、消費電力を抑制することができる。また、レゾルバ／デジタル変換器ＲＤＣ１が正常に動作している間、レゾルバ／デジタル変換器ＲＤＣ２は動作していない。すなわち、電気的なストレスを受けておらず、レゾルバ／デジタル変換器ＲＤＣ２における故障発生も抑制することができる。
【００２３】
＜半導体装置１００の詳細な構成＞
次に、図２を参照して、第１の実施の形態に係る半導体装置についてより詳細に説明する。図２は、第１の実施の形態に係る半導体装置１００の構成を示す詳細なブロック図である。図２に示すように、第１の実施の形態に係る半導体装置１００は、図１に示したレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２、セレクタＳＥＬ、パルス制御回路ＰＣ、選択制御回路ＳＣに加え、アナログ／デジタル変換器ＡＤＣ、レジスタＲＥＧを備えている。そして、パルス制御回路ＰＣは、処理部ＣＰＵ、ＰＷＭ信号生成回路ＰＧを備えている。また、選択制御回路ＳＣは、エラー制御部ＥＣＭ、スタンバイ制御回路ＳＴＢＣを備えている。
【００２４】
アナログ／デジタル変換器ＡＤＣは、アナログ電流信号ａｃをデジタル電流信号ｄｃに変換し、パルス制御回路ＰＣに出力する。アナログ電流信号ａｃは、スイッチング駆動回路から出力された駆動電流Ｉｄｒを検出したものであり、入力端子Ｔｉ２を介して入力される。
【００２５】
レゾルバ／デジタル変換器ＲＤＣ１は、レジスタＲＥＧから転送されたパラメータｐｒｍを用いて、レゾルバＲＥＳから出力されたレゾルバ信号ａａをデジタル角度信号ｄａ１に変換し、パルス制御回路ＰＣに出力する。レゾルバ／デジタル変換器ＲＤＣ１は、電源領域ＰＳＲ１に形成されている。
また、レゾルバ／デジタル変換器ＲＤＣ１は、エラー信号ｅｒ１をエラー制御部ＥＣＭに対して出力する。
【００２６】
レゾルバ／デジタル変換器ＲＤＣ２は、レジスタＲＥＧから転送されたパラメータｐｒｍを用いて、レゾルバ信号ａａをデジタル角度信号ｄａ２に変換し、パルス制御回路ＰＣに出力する。レゾルバ／デジタル変換器ＲＤＣ２は、電源領域ＰＳＲ１と素子分離された電源領域ＰＳＲ２に形成されている。
また、レゾルバ／デジタル変換器ＲＤＣ２は、エラー信号ｅｒ２をエラー制御部ＥＣＭに対して出力する。
【００２７】
セレクタＳＥＬは、スタンバイ制御回路ＳＴＢＣから出力される選択制御信号ｓｅｌに基づいて、レゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２の一方を選択する。セレクタＳＥＬは、選択したレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２の一方に対して、入力端子Ｔｉ１を介してレゾルバＲＥＳから入力されたレゾルバ信号ａａを出力する。図２の例では、選択制御信号ｓｅｌの値が０の場合、セレクタＳＥＬは、レゾルバ／デジタル変換器ＲＤＣ１を選択する。一方、選択制御信号ｓｅｌの値が１の場合、セレクタＳＥＬは、レゾルバ／デジタル変換器ＲＤＣ２を選択する。
【００２８】
処理部ＣＰＵは、レゾルバ／デジタル変換器ＲＤＣ１から出力されたデジタル角度信号ｄａ１又はレゾルバ／デジタル変換器ＲＤＣ２から出力されたデジタル角度信号ｄａ２と、デジタル電流信号ｄｃと、要求信号ｒｅｑに基づいて、制御信号ｃｔｒを生成する。制御信号ｃｔｒはＰＷＭ信号生成回路ＰＧに出力される。処理部ＣＰＵは、例えばＣＰＵ（Central Processing Unit）である。要求信号ｒｅｑは、例えばモータＭＴの回転数の目標値を示す信号であり、入力端子Ｔｉ３を介して入力される。
【００２９】
処理部ＣＰＵは、モータＭＴからフィードバックされるデジタル角度信号ｄａ１又はｄａ２と、デジタル電流信号ｄｃとから現状のモータＭＴの回転数を算出する。そして、算出した現状のモータＭＴの回転数と要求信号ｒｅｑとを比較して、モータＭＴの回転数を増加もしくは減少させるための制御信号ｃｔｒを出力する。
【００３０】
ＰＷＭ信号生成回路ＰＧは、処理部ＣＰＵから出力された制御信号ｃｔｒに基づいて、パルス制御信号ｐｗｍを生成し、出力端子Ｔｏ１を介して外部のスイッチング駆動回路ＳＤに出力する。
【００３１】
エラー制御部ＥＣＭは、レゾルバ／デジタル変換器ＲＤＣ１から出力されたエラー信号ｅｒ１又はレゾルバ／デジタル変換器ＲＤＣ２から出力されたエラー信号ｅｒ２に応じたエラー信号ｅｒｃをスタンバイ制御回路ＳＴＢＣ及び処理部ＣＰＵに出力する。エラー制御部ＥＣＭには、図示しないエラー信号が複数入力されており、エラー制御部ＥＣＭは、エラー信号の優先度を判断し、最も優先度の高いエラー信号から順次処理していく。すなわち、レゾルバ／デジタル変換器ＲＤＣ１から受信したエラー信号ｅｒ１又はレゾルバ／デジタル変換器ＲＤＣ２から受信したエラー信号ｅｒ２の優先度が最も高くなったら、エラー信号ｅｒｃをスタンバイ制御回路ＳＴＢＣに出力する。
【００３２】
スタンバイ制御回路ＳＴＢＣは、エラー信号ｅｒｃ及びリセット信号ｒｓｔに基づいて、選択制御信号ｓｅｌを出力し、セレクタＳＥＬを制御する。すなわち、スタンバイ制御回路ＳＴＢＣは、レゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２の一方から他方へ切り換える。なお、リセット信号ｒｓｔはリセット端子Ｔｒを介して入力される。リセット信号ｒｓｔは、他の機能ブロック、具体的にはアナログ／デジタル変換器ＡＤＣ、処理部ＣＰＵ、ＰＷＭ信号生成回路ＰＧ、エラー制御部ＥＣＭにも入力されるが、図２では省略されている。
【００３３】
また、スタンバイ制御回路ＳＴＢＣは、電源領域ＰＳＲ１への電源電圧の供給と遮断とを切り換えるスタンバイ信号ｓｔｂ１と、電源領域ＰＳＲ２への電源電圧の供給と遮断とを切り換えるスタンバイ信号ｓｔｂ２と、を出力する。
さらに、スタンバイ制御回路ＳＴＢＣは、レゾルバ／デジタル変換器ＲＤＣ１を動作させるイネーブル信号ｅｎ１と、レゾルバ／デジタル変換器ＲＤＣ２を動作させるイネーブル信号ｅｎ２と、を出力する。
また、スタンバイ制御回路ＳＴＢＣは、レジスタＲＥＧに対して転送命令ｔｉを出力する。
【００３４】
レジスタＲＥＧには、レゾルバ／デジタル変換処理用のパラメータｐｒｍが処理部ＣＰＵによって設定される。レジスタＲＥＧは、スタンバイ制御回路ＳＴＢＣからの転送命令ｔｉに応じて、レゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２にパラメータｐｒｍを転送する。そのため、レゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２の切り換えを行っても、レゾルバ／デジタル変換処理を継続することができる。
【００３５】
本実施の形態に係る半導体装置１００では、スタンバイ制御回路ＳＴＢＣは、まず電源領域ＰＳＲ１への電源電圧の供給を開始してレゾルバ／デジタル変換器ＲＤＣ１を選択する。他方、レゾルバ／デジタル変換器ＲＤＣ２すなわち電源領域ＰＳＲ２への電源電圧の供給を遮断しておく。
【００３６】
選択されたレゾルバ／デジタル変換器ＲＤＣ１において異常が検出され、エラー信号ｅｒ１が１に切り換わった場合、スタンバイ制御回路ＳＴＢＣは、レゾルバ／デジタル変換器ＲＤＣ２すなわち電源領域ＰＳＲ２への電圧供給を開始する。そして、スタンバイ制御回路ＳＴＢＣは、選択制御信号ｓｅｌを０から１に切り換えて、レゾルバ／デジタル変換器ＲＤＣ１からレゾルバ／デジタル変換器ＲＤＣ２に切り換える。
【００３７】
＜効果の説明＞
ここで、図８を参照して、本実施の形態の比較例に係る半導体装置１０について説明する。図８は、第１の実施の形態の比較例に係る半導体装置１０の構成を示すブロック図である。図８に示すように、比較例に係る半導体装置１０は、レゾルバ／デジタル変換器ＲＤＣ１しか備えていない。そのため、比較例に係る半導体装置１０は、図２に示した本実施の形態に係る半導体装置１００が備えるセレクタＳＥＬ及びスタンバイ制御回路ＳＴＢＣを備えていない。そのため、比較例に係る半導体装置１０では、レゾルバ／デジタル変換器ＲＤＣ１に異常が発生した場合、エラー制御部ＥＣＭから出力されたエラー信号ｅｒｃに基づいて、処理部ＣＰＵはモータＭＴを停止するように制御させざるを得ない。すなわち、例えば車両駆動用モータを制御するためのモータ制御システムに比較例に係る半導体装置１０を適用した場合、上記のような異常発生時に安全性を考慮してシステムを停止せざるを得ず、モータ制御を継続することができない。
【００３８】
これに対し、本実施の形態に係る半導体装置１００では、２つのレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２を備えている。そのため、使用しているレゾルバ／デジタル変換器ＲＤＣ１に異常が発生しても、使用していないレゾルバ／デジタル変換器ＲＤＣ２によって制御対象物の制御を継続することができる。そのため、例えば高い安全性が要求される車両駆動用モータを制御するためのモータ制御システムに適している。
【００３９】
また、２つのレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２が、それぞれ互いに素子分離された異なる電源領域ＰＳＲ１、ＰＳＲ２に形成されている。そのため、例えばレゾルバ／デジタル変換器ＲＤＣ１が動作している間、予備用のレゾルバ／デジタル変換器ＲＤＣ２への電源電圧の供給を遮断しておくことができる。そのため、消費電力を抑制することができる。また、レゾルバ／デジタル変換器ＲＤＣ１が正常に動作している間、レゾルバ／デジタル変換器ＲＤＣ２は動作していない。すなわち、電気的なストレスを受けておらず、レゾルバ／デジタル変換器ＲＤＣ１と同時にレゾルバ／デジタル変換器ＲＤＣ２にも異常が発生する確率を抑制することができる。
【００４０】
＜スタンバイ制御回路ＳＴＢＣの詳細な構成＞
次に、図３、図４を参照して、スタンバイ制御回路ＳＴＢＣの詳細な構成及び動作について説明する。図３は、スタンバイ制御回路ＳＴＢＣの構成の一例を示す回路図である。図４は、スタンバイ制御回路ＳＴＢＣの動作の一例を示すタイミングチャートである。
【００４１】
まず、図３を参照して、スタンバイ制御回路ＳＴＢＣの構成について説明する。図３に示すように、スタンバイ制御回路ＳＴＢＣは、ＲＳラッチ回路ＲＳ、ＡＮＤゲートＡＮ１〜ＡＮ３、ＯＲゲートＯＲ１、遅延バッファＢＦ１〜ＢＦ１０、ＢＦ１５、ＢＦ１６を備えている。ここで、図３において、遅延バッファＢＦ１を示す三角形の記号内には遅延時間ｄ１が示されている。この遅延時間ｄ１は、図４のタイミングチャートに示された遅延時間である。その他の遅延バッファについても同様である。
【００４２】
ＲＳラッチ回路ＲＳのセット入力端子Ｓには、エラー信号ｅｒｃが入力される。ＲＳラッチ回路ＲＳのリセット入力端子Ｒには、リセット信号ｒｓｔの反転信号が入力される。使用しているレゾルバ／デジタル変換器ＲＤＣ１に異常が発生し、エラー信号ｅｒｃにパルスが発生すると、ＲＳラッチ回路ＲＳの出力端子Ｑから出力される信号が、０から１に切り換わり、保持される。
【００４３】
ＲＳラッチ回路ＲＳの出力端子Ｑには、遅延時間ｄ５の遅延バッファＢＦ５が接続されている。遅延バッファＢＦ５から、電源領域ＰＳＲ２への電源電圧の供給と遮断とを切り換えるスタンバイ信号ｓｔｂ２が出力される。すなわち、エラー信号ｅｒｃの立ち上がりから遅延時間ｄ５経過後に、スタンバイ信号ｓｔｂ２が０から１に切り換わり、電源領域ＰＳＲ２への電源電圧の供給が開始される。
【００４４】
遅延バッファＢＦ５の出力には、遅延時間ｄ６の遅延バッファＢＦ６が接続され、遅延バッファＢＦ６の出力には、遅延時間ｄ７の遅延バッファＢＦ７が接続されている。遅延バッファＢＦ７から、レゾルバ／デジタル変換器ＲＤＣ２を動作させるイネーブル信号ｅｎ２が出力される。すなわち、スタンバイ信号ｓｔｂ２が０から１に切り換わってから遅延時間ｄ６＋ｄ７経過後に、イネーブル信号ｅｎ２が０から１に切り換わり、レゾルバ／デジタル変換器ＲＤＣ２が動作を開始する。
なお、図４のタイミングチャートとの対比で分かり易いように、図３において遅延バッファＢＦ６、ＢＦ７は便宜的に分けて図示されている。
【００４５】
遅延バッファＢＦ７の出力には、遅延時間ｄ８の遅延バッファＢＦ８が接続されている。遅延バッファＢＦ８から、セレクタＳＥＬを制御する選択制御信号ｓｅｌが出力される。すなわち、イネーブル信号ｅｎ２が０から１に切り換わってから遅延時間ｄ８経過後に、セレクタＳＥＬの選択がレゾルバ／デジタル変換器ＲＤＣ１からレゾルバ／デジタル変換器ＲＤＣ２に切り換わる。
【００４６】
遅延バッファＢＦ８の出力には、遅延時間ｄ９の遅延バッファＢＦ９が接続され、遅延バッファＢＦ９の出力には、遅延時間ｄ１０の遅延バッファＢＦ１０が接続されている。遅延バッファＢＦ１０の出力信号の反転信号は、ＡＮＤゲートＡＮ１に入力される。また、ＡＮＤゲートＡＮ１には、遅延時間ｄ１の遅延バッファＢＦ１によりリセット信号ｒｓｔが遅延した信号も入力される。つまり、ＡＮＤゲートＡＮ１には、遅延バッファＢＦ１０の出力信号の反転信号と遅延バッファＢＦ１の出力信号とが入力される。そして、ＡＮＤゲートＡＮ１から、電源領域ＰＳＲ１への電源電圧の供給と遮断とを切り換えるスタンバイ信号ｓｔｂ１が出力される。
【００４７】
このような回路構成により、リセット解除によるリセット信号ｒｓｔの立ち上がりから遅延時間ｄ１経過後に、スタンバイ信号ｓｔｂ１が０から１に切り換わり、電源領域ＰＳＲ１への電源電圧の供給が開始される。一方、エラー信号ｅｒｃの立ち上がりから遅延時間ｄ５＋ｄ６＋ｄ７＋ｄ８＋ｄ９＋ｄ１０経過後に、スタンバイ信号ｓｔｂ１が１から０に切り換わり、電源領域ＰＳＲ１への電源電圧の供給が遮断される。
【００４８】
他方、遅延バッファＢＦ９の出力信号の反転信号は、ＡＮＤゲートＡＮ２に入力される。
また、ＡＮＤゲートＡＮ２には、遅延時間ｄ２の遅延バッファＢＦ２と遅延時間ｄ４の遅延バッファＢＦ４とにより遅延バッファＢＦ１の出力信号が遅延した信号も入力される。つまり、ＡＮＤゲートＡＮ２には、遅延バッファＢＦ９の出力信号の反転信号と遅延バッファＢＦ４の出力信号とが入力される。そして、ＡＮＤゲートＡＮ２から、レゾルバ／デジタル変換器ＲＤＣ１を動作させるイネーブル信号ｅｎ１が出力される。
【００４９】
このような回路構成により、リセット解除によるリセット信号ｒｓｔの立ち上がりから遅延時間ｄ１＋ｄ２＋ｄ４経過後に、イネーブル信号ｅｎ１が０から１に切り換わり、レゾルバ／デジタル変換器ＲＤＣ１が動作を開始する。一方、エラー信号ｅｒｃの立ち上がりから遅延時間ｄ５＋ｄ６＋ｄ７＋ｄ８＋ｄ９経過後に、イネーブル信号ｅｎ１が１から０に切り換わり、レゾルバ／デジタル変換器ＲＤＣ１が動作を停止する。
【００５０】
他方、遅延バッファＢＦ２の出力信号は、ＡＮＤゲートＡＮ３に入力される。また、ＡＮＤゲートＡＮ３には、遅延時間ｄ３の遅延バッファＢＦ３によって遅延した遅延バッファＢＦ２の出力信号の反転信号も入力される。つまり、ＡＮＤゲートＡＮ３には、遅延バッファＢＦ２の出力信号と遅延バッファＢＦ３の出力信号の反転信号とが入力される。ＡＮＤゲートＡＮ３の出力信号は、リセット信号ｒｓｔの立ち上がりから遅延時間ｄ１＋ｄ２経過後に立ち上がる幅ｄ３のパルス信号である。
【００５１】
このＡＮＤゲートＡＮ３の出力信号は、ＯＲゲートＯＲ１に入力される。また、ＯＲゲートＯＲ１には、遅延時間ｄ５の遅延バッファＢＦ１５と遅延時間ｄ６の遅延バッファＢＦ１６とによりエラー信号ｅｒｃが遅延したパルス信号も入力される。そして、ＯＲゲートＯＲ１から、転送命令ｔｉが出力される。
このような回路構成により、リセット解除から遅延時間ｄ１＋ｄ２経過後と、エラー信号ｅｒｃの発生から遅延時間ｄ５＋ｄ６経過後とに、転送命令ｔｉが出力される。
なお、図４のタイミングチャートとの対比で分かり易いように、図３において遅延バッファＢＦ１５、ＢＦ１６は便宜的に分けて図示されている。
【００５２】
＜スタンバイ制御回路ＳＴＢＣの詳細な動作＞
次に、図４を参照して、本実施の形態に係る半導体装置の制御方法について説明する。具体的には、スタンバイ制御回路ＳＴＢＣの動作について説明する。図４には、上から順に、リセット信号ｒｓｔ、スタンバイ信号ｓｔｂ１、スタンバイ信号ｓｔｂ２、転送命令ｔｉ、イネーブル信号ｅｎ１、イネーブル信号ｅｎ２、エラー信号ｅｒｃ、選択制御信号ｓｅｌが示されている。
【００５３】
まず、時刻ｔ１において、リセットが解除され、リセット信号ｒｓｔが０から１に切り換わる。
次に、時刻ｔ１から遅延時間ｄ１経過後の時刻ｔ２に、スタンバイ信号ｓｔｂ１が０から１に切り換わり、電源領域ＰＳＲ１への電源電圧の供給が開始される。
次に、時刻ｔ２から遅延時間ｄ２経過後の時刻ｔ３に、転送命令ｔｉが０から１に切り換わり、レジスタＲＥＧからレゾルバ／デジタル変換器ＲＤＣ１にパラメータｐｒｍが転送される。
次に、時刻ｔ３から遅延時間ｄ４経過後の時刻ｔ４に、イネーブル信号ｅｎ１が０から１に切り換わり、レゾルバ／デジタル変換器ＲＤＣ１が動作を開始する。
【００５４】
時刻ｔ５において、パルス信号であるエラー信号ｅｒｃが０から１に切り換わった場合、時刻ｔ５から遅延時間ｄ５経過後の時刻ｔ６に、スタンバイ信号ｓｔｂ２が０から１に切り換わり、電源領域ＰＳＲ２への電源電圧の供給が開始される。
次に、時刻ｔ６から遅延時間ｄ６経過後の時刻ｔ７に、転送命令ｔｉが０から１に切り換わり、レジスタＲＥＧからレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２にパラメータｐｒｍが転送される。
次に、時刻ｔ７から遅延時間ｄ７経過後の時刻ｔ８に、イネーブル信号ｅｎ２が０から１に切り換わり、レゾルバ／デジタル変換器ＲＤＣ２が動作を開始する。
【００５５】
次に、時刻ｔ８から遅延時間ｄ８経過後の時刻ｔ９に、選択制御信号ｓｅｌが０から１に切り換わり、セレクタＳＥＬの選択がレゾルバ／デジタル変換器ＲＤＣ１からレゾルバ／デジタル変換器ＲＤＣ２に切り換わる。
次に、時刻ｔ９から遅延時間ｄ９経過後の時刻ｔ１０に、イネーブル信号ｅｎ１が１から０に切り換わり、レゾルバ／デジタル変換器ＲＤＣ１が動作を停止する。
最後に、時刻ｔ１０から遅延時間ｄ１０経過後の時刻ｔ１１に、スタンバイ信号ｓｔｂ１が１から０に切り換わり、電源領域ＰＳＲ１への電源電圧の供給が遮断される。
【００５６】
（第２の実施の形態）
＜スタンバイ制御回路ＳＴＢＣの詳細な構成＞
次に、図５〜図７を参照して、第２の実施の形態に係る半導体装置１００におけるスタンバイ制御回路ＳＴＢＣの詳細な構成及び動作について説明する。図５は、第２の実施の形態に係る半導体装置１００におけるスタンバイ制御回路ＳＴＢＣの構成の一例を示す回路図である。図６、図７は、スタンバイ制御回路ＳＴＢＣの動作の一例を示すタイミングチャートである。
【００５７】
図５に示すように、第２の実施の形態に係るスタンバイ制御回路ＳＴＢＣは、図３に示した第１の実施の形態に係るスタンバイ制御回路ＳＴＢＣが備えていたＲＳラッチ回路ＲＳ、ＡＮＤゲートＡＮ１〜ＡＮ３、ＯＲゲートＯＲ１、遅延バッファＢＦ１〜ＢＦ１０、ＢＦ１５、ＢＦ１６に加え、セレクタＳＬ１〜ＳＬ４、ＡＮＤゲートＡＮ４、遅延バッファＢＦ１１、ＸＯＲゲートＸＯＲ１、メモリＭＥＭをさらに備えている。
【００５８】
第２の実施の形態に係る半導体装置１００では、レゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２のいずれを前回選択したのかを示す情報をメモリ（記憶部）ＭＥＭに記憶しておく。そして、リセット解除毎に、レゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２を交互に使用する。そのため、レゾルバ／デジタル変換器ＲＤＣ１を使用し続ける第１の実施の形態に比べ、レゾルバ／デジタル変換器に故障が発生するまでの時間を確率的に約２倍に延ばすことができる。
【００５９】
例えば不揮発性メモリであるメモリＭＥＭには、前回の選択制御信号ｓｅｌ＿ｐｒｅの値が記憶されている。本実施の形態では、レゾルバ／デジタル変換器ＲＤＣ１を前回選択した場合、選択制御信号ｓｅｌ＿ｐｒｅ＝０、レゾルバ／デジタル変換器ＲＤＣ２を前回選択した場合、選択制御信号ｓｅｌ＿ｐｒｅ＝１である。なお、メモリＭＥＭは、スタンバイ制御回路ＳＴＢＣの外部に設けられていてもよい。
【００６０】
図５に示すように、第２の実施の形態に係るスタンバイ制御回路ＳＴＢＣでは、図３においてスタンバイ信号ｓｔｂ２であった遅延バッファＢＦ５の出力信号が、セレクタＳＬ１の１端子と、セレクタＳＬ３の０端子とに入力されている。また、図３においてスタンバイ信号ｓｔｂ１であったＡＮＤゲートＡＮ１の出力信号が、セレクタＳＬ１の０端子と、セレクタＳＬ３の１端子とに入力されている。そして、セレクタＳＬ１からスタンバイ信号ｓｔｂ２が出力され、セレクタＳＬ３からスタンバイ信号ｓｔｂ１が出力される。
【００６１】
レゾルバ／デジタル変換器ＲＤＣ２を前回選択した場合（選択制御信号ｓｅｌ＿ｐｒｅ＝１の場合）、レゾルバ／デジタル変換器ＲＤＣ１が使用され、レゾルバ／デジタル変換器ＲＤＣ２が予備用となる。そのため、図３と同様に、遅延バッファＢＦ５の出力信号がスタンバイ信号ｓｔｂ２となり、ＡＮＤゲートＡＮ１の出力信号がスタンバイ信号ｓｔｂ１となる。一方、レゾルバ／デジタル変換器ＲＤＣ１を前回選択した場合（選択制御信号ｓｅｌ＿ｐｒｅ＝０の場合）、レゾルバ／デジタル変換器ＲＤＣ２が使用され、レゾルバ／デジタル変換器ＲＤＣ１が予備用となる。そのため、図３の場合と反対に、遅延バッファＢＦ５の出力信号がスタンバイ信号ｓｔｂ１となり、ＡＮＤゲートＡＮ１の出力信号がスタンバイ信号ｓｔｂ２となる。
【００６２】
また、図５に示すように、第２の実施の形態に係るスタンバイ制御回路ＳＴＢＣでは、図３においてイネーブル信号ｅｎ２であった遅延バッファＢＦ７の出力信号が、セレクタＳＬ２の１端子と、セレクタＳＬ４の０端子とに入力されている。また、図３においてイネーブル信号ｅｎ１であったＡＮＤゲートＡＮ２の出力信号が、セレクタＳＬ２の０端子と、セレクタＳＬ４の１端子とに入力されている。そして、セレクタＳＬ２からイネーブル信号ｅｎ２が出力され、セレクタＳＬ４からイネーブル信号ｅｎ１が出力される。
【００６３】
レゾルバ／デジタル変換器ＲＤＣ２を前回選択した場合（選択制御信号ｓｅｌ＿ｐｒｅ＝１の場合）、レゾルバ／デジタル変換器ＲＤＣ１が使用され、レゾルバ／デジタル変換器ＲＤＣ２が予備用となる。そのため、図３と同様に、遅延バッファＢＦ７の出力信号がイネーブル信号ｅｎ２となり、ＡＮＤゲートＡＮ２の出力信号がイネーブル信号ｅｎ１となる。一方、レゾルバ／デジタル変換器ＲＤＣ１を前回選択した場合（選択制御信号ｓｅｌ＿ｐｒｅ＝０の場合）、レゾルバ／デジタル変換器ＲＤＣ２が使用され、レゾルバ／デジタル変換器ＲＤＣ１が予備用となる。そのため、図３の場合と反対に、遅延バッファＢＦ７の出力信号がイネーブル信号ｅｎ１となり、ＡＮＤゲートＡＮ２の出力信号がイネーブル信号ｅｎ２となる。
【００６４】
さらに、図５に示すように、第２の実施の形態に係るスタンバイ制御回路ＳＴＢＣでは、図３において選択制御信号ｓｅｌであった遅延バッファＢＦ８の出力信号が、反転されてＡＮＤゲートＡＮ４に入力される。また、ＡＮＤゲートＡＮ４には、遅延時間ｄ１１の遅延バッファＢＦ１１によって遅延した遅延バッファＢＦ４の出力信号も入力される。つまり、ＡＮＤゲートＡＮ４には、遅延バッファＢＦ１１の出力信号と遅延バッファＢＦ８の出力信号の反転信号とが入力される。
【００６５】
すなわち、ＡＮＤゲートＡＮ４の出力信号は、リセット解除によるリセット信号ｒｓｔの立ち上がりから遅延時間ｄ１＋ｄ２＋ｄ４＋ｄ１１経過後に０から１に切り換わり、エラー信号ｅｒｃの立ち上がりから遅延時間ｄ５＋ｄ６＋ｄ７＋ｄ８経過後に１から０に切り換わる信号である。ＡＮＤゲートＡＮ４の出力信号は、ＸＯＲゲートＸＯＲ１に入力される。また、ＸＯＲゲートＸＯＲ１には、選択制御信号ｓｅｌ＿ｐｒｅも入力される。ＸＯＲゲートＸＯＲ１の出力信号が選択制御信号ｓｅｌとなる。
【００６６】
従って、レゾルバ／デジタル変換器ＲＤＣ２を前回選択した場合（選択制御信号ｓｅｌ＿ｐｒｅ＝１の場合）、ＡＮＤゲートＡＮ４の出力信号の反転信号が、選択制御信号ｓｅｌとなる。一方、レゾルバ／デジタル変換器ＲＤＣ１を前回選択した場合（選択制御信号ｓｅｌ＿ｐｒｅ＝０の場合）、ＡＮＤゲートＡＮ４の出力信号が、選択制御信号ｓｅｌとなる。選択制御信号ｓｅｌは、前回の選択制御信号ｓｅｌ＿ｐｒｅとしてメモリＭＥＭに格納される。
【００６７】
＜スタンバイ制御回路ＳＴＢＣの詳細な動作＞
次に、図６、図７を参照して、本実施の形態に係る半導体装置の制御方法について説明する。具体的には、スタンバイ制御回路ＳＴＢＣの動作について説明する。図６は、レゾルバ／デジタル変換器ＲＤＣ１を前回選択した場合（選択制御信号ｓｅｌ＿ｐｒｅ＝０の場合）、図７は、レゾルバ／デジタル変換器ＲＤＣ２を前回選択した場合（選択制御信号ｓｅｌ＿ｐｒｅ＝１の場合）を示している。
【００６８】
図６、図７には、上から順に、リセット信号ｒｓｔ、スタンバイ信号ｓｔｂ１、スタンバイ信号ｓｔｂ２、転送命令ｔｉ、イネーブル信号ｅｎ１、イネーブル信号ｅｎ２、エラー信号ｅｒｃ、選択制御信号ｓｅｌが示されている。図６、図７において、リセット信号ｒｓｔ、転送命令ｔｉ、エラー信号ｅｒｃは図４と同じである。
【００６９】
まず、図６を参照して、レゾルバ／デジタル変換器ＲＤＣ１を前回選択した場合（選択制御信号ｓｅｌ＿ｐｒｅ＝０の場合）について説明する。第１の実施の形態に係る図４は、レゾルバ／デジタル変換器ＲＤＣ１が使用され、レゾルバ／デジタル変換器ＲＤＣ２が予備用となる場合のタイミングチャートである。これに対し、図６は、反対に、レゾルバ／デジタル変換器ＲＤＣ２が使用され、レゾルバ／デジタル変換器ＲＤＣ１が予備用となる場合のタイミングチャートである。
【００７０】
そのため、図６におけるスタンバイ信号ｓｔｂ１は、図４におけるスタンバイ信号ｓｔｂ２と、図６におけるスタンバイ信号ｓｔｂ２は、図４におけるスタンバイ信号ｓｔｂ１と同じ波形である。さらに、図６におけるイネーブル信号ｅｎ１は、図４におけるイネーブル信号ｅｎ２と、図６におけるイネーブル信号ｅｎ２は、図４におけるイネーブル信号ｅｎ１と同じ波形である。
【００７１】
図６に示すように、リセットが解除された時刻ｔ１から遅延時間ｄ１経過後の時刻ｔ２に、スタンバイ信号ｓｔｂ２が０から１に切り換わり、電源領域ＰＳＲ２への電源電圧の供給が開始される。
次に、時刻ｔ２から遅延時間ｄ２経過後の時刻ｔ３に、転送命令ｔｉが０から１に切り換わり、レジスタＲＥＧからレゾルバ／デジタル変換器ＲＤＣ２にパラメータｐｒｍが転送される。
次に、時刻ｔ３から遅延時間ｄ４経過後の時刻ｔ４に、イネーブル信号ｅｎ２が０から１に切り換わり、レゾルバ／デジタル変換器ＲＤＣ２が動作を開始する。
次に、時刻ｔ４から遅延時間ｄ１１経過後の時刻ｔ１２に、選択制御信号ｓｅｌが前回選択していた０から１に切り換わり、セレクタＳＥＬの選択がレゾルバ／デジタル変換器ＲＤＣ１からレゾルバ／デジタル変換器ＲＤＣ２に切り換わる。
【００７２】
時刻ｔ５において、パルス信号であるエラー信号ｅｒｃが０から１に切り換わった場合、時刻ｔ５から遅延時間ｄ５経過後の時刻ｔ６に、スタンバイ信号ｓｔｂ１が０から１に切り換わり、電源領域ＰＳＲ１への電源電圧の供給が開始される。
次に、時刻ｔ６から遅延時間ｄ６経過後の時刻ｔ７に、転送命令ｔｉが０から１に切り換わり、レジスタＲＥＧからレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２にパラメータｐｒｍが転送される。
次に、時刻ｔ７から遅延時間ｄ７経過後の時刻ｔ８に、イネーブル信号ｅｎ１が０から１に切り換わり、レゾルバ／デジタル変換器ＲＤＣ１が動作を開始する。
【００７３】
次に、時刻ｔ８から遅延時間ｄ８経過後の時刻ｔ９に、選択制御信号ｓｅｌが１から０に切り換わり、セレクタＳＥＬの選択がレゾルバ／デジタル変換器ＲＤＣ２からレゾルバ／デジタル変換器ＲＤＣ１に切り換わる。
次に、時刻ｔ９から遅延時間ｄ９経過後の時刻ｔ１０に、イネーブル信号ｅｎ２が１から０に切り換わり、レゾルバ／デジタル変換器ＲＤＣ２が動作を停止する。
最後に、時刻ｔ１０から遅延時間ｄ１０経過後の時刻ｔ１１に、スタンバイ信号ｓｔｂ２が１から０に切り換わり、電源領域ＰＳＲ２への電源電圧の供給が遮断される。
【００７４】
次に、図７を参照して、レゾルバ／デジタル変換器ＲＤＣ２を前回選択した場合（選択制御信号ｓｅｌ＿ｐｒｅ＝１の場合）について説明する。第１の実施の形態に係る図４は、レゾルバ／デジタル変換器ＲＤＣ１が使用され、レゾルバ／デジタル変換器ＲＤＣ２が予備用となる場合のタイミングチャートである。図７も、同様に、レゾルバ／デジタル変換器ＲＤＣ１が使用され、レゾルバ／デジタル変換器ＲＤＣ２が予備用となる場合のタイミングチャートである。
【００７５】
そのため、図７におけるスタンバイ信号ｓｔｂ１、ｓｔｂ２は、図４におけるスタンバイ信号ｓｔｂ１、ｓｔｂ２と同じである。さらに、図７におけるイネーブル信号ｅｎ１、ｅｎ２は、図４におけるイネーブル信号ｅｎ１、ｅｎ２と同じである。
【００７６】
図７に示すように、リセットが解除された時刻ｔ１から遅延時間ｄ１経過後の時刻ｔ２に、スタンバイ信号ｓｔｂ１が０から１に切り換わり、電源領域ＰＳＲ１への電源電圧の供給が開始される。
次に、時刻ｔ２から遅延時間ｄ２経過後の時刻ｔ３に、転送命令ｔｉが０から１に切り換わり、レジスタＲＥＧからレゾルバ／デジタル変換器ＲＤＣ１にパラメータｐｒｍが転送される。
次に、時刻ｔ３から遅延時間ｄ４経過後の時刻ｔ４に、イネーブル信号ｅｎ１が０から１に切り換わり、レゾルバ／デジタル変換器ＲＤＣ１が動作を開始する。
次に、時刻ｔ４から遅延時間ｄ１１経過後の時刻ｔ１２に、選択制御信号ｓｅｌが前回選択していた１から０に切り換わり、セレクタＳＥＬの選択がレゾルバ／デジタル変換器ＲＤＣ２からレゾルバ／デジタル変換器ＲＤＣ１に切り換わる。
【００７７】
時刻ｔ５において、パルス信号であるエラー信号ｅｒｃが０から１に切り換わった場合、時刻ｔ５から遅延時間ｄ５経過後の時刻ｔ６に、スタンバイ信号ｓｔｂ２が０から１に切り換わり、電源領域ＰＳＲ２への電源電圧の供給が開始される。
次に、時刻ｔ６から遅延時間ｄ６経過後の時刻ｔ７に、転送命令ｔｉが０から１に切り換わり、レジスタＲＥＧからレゾルバ／デジタル変換器ＲＤＣ１、ＲＤＣ２にパラメータｐｒｍが転送される。
次に、時刻ｔ７から遅延時間ｄ７経過後の時刻ｔ８に、イネーブル信号ｅｎ２が０から１に切り換わり、レゾルバ／デジタル変換器ＲＤＣ２が動作を開始する。
【００７８】
次に、時刻ｔ８から遅延時間ｄ８経過後の時刻ｔ９に、選択制御信号ｓｅｌが０から１に切り換わり、セレクタＳＥＬの選択がレゾルバ／デジタル変換器ＲＤＣ１からレゾルバ／デジタル変換器ＲＤＣ２に切り換わる。
次に、時刻ｔ９から遅延時間ｄ９経過後の時刻ｔ１０に、イネーブル信号ｅｎ１が１から０に切り換わり、レゾルバ／デジタル変換器ＲＤＣ１が動作を停止する。
最後に、時刻ｔ１０から遅延時間ｄ１０経過後の時刻ｔ１１に、スタンバイ信号ｓｔｂ１が１から０に切り換わり、電源領域ＰＳＲ１への電源電圧の供給が遮断される。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００８０】
１００  半導体装置
ＡＤＣ  アナログ／デジタル変換器
ＡＮ１−ＡＮ４  ＡＮＤゲート
ＢＦ１−ＢＦ１１、ＢＦ１５、ＢＦ１６  遅延バッファ
ＣＰＵ  処理部
ＥＣＭ  エラー制御部
ＭＥＭ  メモリ
ＭＴ  モータ
ＯＲ１  ＯＲゲート
ＰＣ  パルス制御回路
ＰＧ  信号生成回路
ＰＳＲ１、ＰＳＲ２  電源領域
ＲＤＣ１、ＲＤＣ２  レゾルバ／デジタル変換器
ＲＥＧ  レジスタ
ＲＥＳ  レゾルバ
ＲＳ  ＲＳラッチ回路
ＳＣ  選択制御回路
ＳＤ  スイッチング駆動回路
ＳＥＬ  セレクタ
ＳＬ１−ＳＬ４  セレクタ
ＳＴＢＣ  スタンバイ制御回路
Ｔｉ１、Ｔｉ２、Ｔｉ３  入力端子
Ｔｏ１  出力端子
Ｔｒ  リセット端子
ＸＯＲ１  ＸＯＲ１ゲート
【図１】
2018061350.tif 000003
【図２】
2018061350.tif 000004
【図３】
2018061350.tif 000005
【図４】
2018061350.tif 000006
【図５】
2018061350.tif 000007
【図６】
2018061350.tif 000008
【図７】
2018061350.tif 000009
【図８】
2018061350.tif 000010