(57)【要約】半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測を使用する方法ならびにこのためのシステムが開示される。一実施形態において、この方法は、複数のゲート・スタックで構成される格子構造の少なくとも１つの目標光学特性トレースであって、少なくとも１つの所望の電気性能特性を有する半導体デバイスに対応している目標トレースを含むライブラリを提供するステップと、複数のゲート・スタック３０で構成される少なくとも１つの格子構造５０がその上部に形成されている基板３８を提供するステップと、前記基板３８の上部に形成された前記少なくとも１つの格子構造５０に光を照射するステップと、前記基板３８の上部に形成された前記少なくとも１つの格子構造５０から反射される光を測定して、前記形成された格子構造５０の光学特性トレースを作成するステップと、前記作成された光学特性トレースと前記目標トレースとを比較するステップと、を有する。
2005519281.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲート・スタックで構成される格子構造の少なくとも１つの目標光学特性トレースであって、少なくとも１つの所望の電気性能特性を有する半導体デバイスに対応する目標トレースを含むライブラリを提供するステップと、
複数のゲート・スタック３０で構成される少なくとも１つの格子構造５０がその上部に形成されている基板３８を提供するステップと、
前記基板３８の上部に形成された前記少なくとも１つの格子構造５０に光を照射するステップと、
前記基板３８の上部に形成された前記少なくとも１つの格子構造５０から反射される光を測定して、前記形成された格子構造５０の光学特性トレースを作成するステップと、
前記作成された光学特性トレースと前記目標トレースとを比較するステップと、を有する方法。
【請求項２】
複数のゲート・スタックで構成される格子構造の少なくとも１つの目標光学特性トレースであって、少なくとも１つの所望の電気性能特性を有する半導体デバイスに対応する目標トレースを含むライブラリを提供する前記ステップは、
複数のゲート・スタック３０で構成される複数の格子構造５０の複数の光学特性トレースを作成するステップと、
少なくとも１つの半導体デバイスの電気試験データを生成するステップと、
前記複数の光学特性トレースの少なくとも１つと前記電気試験データとを相関させて、少なくとも１つの所望の電気性能特性を有する半導体デバイスに対応する目標光学特性トレースを決定するステップと、を有する請求項１に記載の方法。
【請求項３】
前記生成されたトレースと前記目標トレースとの前記比較の結果に基づいて、今後処理されるウェハに少なくとも１つのゲート・スタック３０を形成するための少なくとも１つのプロセスのパラメータの少なくとも１つを調整するステップをさらに有する請求項１に記載の方法。
【請求項４】
前記生成されたトレースと前記目標トレースとの逸脱に基づいて、前記提供された前記基板３８に対して実施しようとしている少なくとも１つのプロセス操作のパラメータの少なくとも１つを調整するステップをさらに有する請求項１に記載の方法。
【請求項５】
少なくとも１つの格子構造５０がその上部に形成されている基板３８を提供するステップは、そのスクライブ線に形成された少なくとも１つの格子構造５０を有する基板３８を提供するステップを有する請求項１に記載の方法。
【請求項６】
少なくとも１つの格子構造５０がその上部に形成されている基板３８を提供するステップは、基板３８であって、前記基板に形成されている生産ダイに形成された少なくとも１つの格子構造５０を有する基板３８を提供するステップを有する請求項１に記載の方法。
【請求項７】
少なくとも１つの格子構造５０がその上部に形成されている基板３８を提供するステップは、複数の格子構造５０がその上部に形成されている基板３８を提供するステップを有する請求項１に記載の方法。
【請求項８】
前記提供された基板３８の上部に形成されている前記格子構造５０は、約１００×１２０μｍの寸法の領域に形成されている請求項１に記載の方法。
【請求項９】
前記少なくとも１つの所望の電気性能特性は、駆動電流および動作周波数の少なくとも１つを含む請求項１に記載の方法。
【請求項１０】
基板３８の上部に形成されている少なくとも１つの格子構造５０の光学特性トレースを作成するように適合されたスキャタロメトリ装置７４を有し、前記形成された格子構造５０は複数のゲート・スタック３０で構成されたものであり、
複数のゲート・スタックで構成される格子構造の前記作成された光学特性トレースを比較するように適合された制御装置７８を有し、前記目標トレースは少なくとも１つの所望の電気性能特性を有する半導体デバイスに対応しているシステム。
【請求項１１】
前記少なくとも１つの所望の電気性能特性は、駆動電流および動作周波数の少なくとも１つを含む請求項１０に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体製造技術に関し、より詳細には、半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測（scatterometry measurements:光散乱測定）を使用する方法ならびにこのためのシステムに関する。
【背景技術】
【０００２】
半導体産業では、より高速に動作するマイクロプロセッサやメモリ装置などの集積回路デバイスの開発が絶えず進められている。この傾向は、消費者がより高速に動作するコンピュータおよび電子デバイスを求めていることにより一層拍車が掛かっている。高速化に対する需要の結果、トランジスタなどの半導体デバイスが絶えず微細化している。つまり、典型的な電界効果トランジスタ（ＦＥＴ）のチャネル長、接合深さ、ゲート絶縁部の厚さなどの多くの構成要素が微細化されている。例えば、他の条件が全て同じであれば、トランジスタのチャネル長が短かいほど、トランジスタの動作が高速になる。このように、典型的なトランジスタの各種構成要素の寸法すなわちスケールを微細化して、トランジスタやそのトランジスタを搭載した集積回路デバイスの全体的な高速化が絶えず進められている。
【０００３】
通常、集積回路デバイスは、半導体基板に形成された数千個または何百万個のトランジスタを有する。背景を説明すると、図１に示すように、例示のための電界効果トランジスタ１０が、ドープト・シリコンを含む半導体基板すなわちウェハ１１の表面１５の上部に形成され得る。基板１１は、Ｎ型またはＰ型のドーパント材料によってドープされ得る。トランジスタ１０は、ゲート絶縁層１６の上部に形成されたドープト多結晶シリコン（ポリシリコン）のゲート電極１４を有し得る。ゲート電極１４およびゲート絶縁層１６は、誘電性の側壁スペーサ２０によって、トランジスタ１０のドープされたソース領域／ドレイン領域２２から分離され得る。トランジスタ１０のソース領域／ドレイン領域２２は、イオン注入プロセスを１回以上実行して、ドーパント原子（例えばＮＭＯＳデバイスではヒ素またはリン、ＰＭＯＳデバイスではホウ素）を基板１１に注入することによって形成され得る。他のトランジスタ（図示せず）などの隣接する半導体デバイスからトランジスタ１０を電気的に分離するために、浅いトレンチ分離領域１８が提供され得る。図１に記載していないが、代表的な集積回路デバイスは、導電ラインや、導電性のコンタクトすなわちバイアなどの導電性の相互接続構造を複数有していてもよく、これらは基板１１の上部に形成された複数の絶縁材料層に配置される。
【０００４】
ゲート電極１４は、限界寸法１２、すなわちゲート電極１４の幅（ゲート長）を有しており、これは、トランジスタ１０の動作時のデバイスのチャネル長１３にほぼ相当する。当然ながら、ゲート電極１４の限界寸法１２は、現在の半導体製造処理において非常に高い精度で形成することが求められるフィーチャ（feature）の一例に過ぎない。この他の例には、導電ラインや、導電性の相互接続を後から（すなわちその内部に導電ラインまたはコンタクトを）形成できるように絶縁層に設けた開口部などがあるが、これに限定されない。
【０００５】
例示のためのトランジスタ１０を形成するための手順フローの一例を記載する。最初に、エッチングによって基板１１にトレンチ１８Ａを形成したのち、トレンチ１８Ａに適切な絶縁材料（例えば二酸化シリコン）を埋め込んで、浅いトレンチ分離領域１８を基板１１内に形成する。次に、基板１１の表面１５の、トレンチ分離領域１８同士の間にゲート絶縁層１６を形成する。このゲート絶縁層１６は各種材料で形成することができるが、通常は熱酸化により成長させた二酸化シリコンの層により形成する。次に、ゲート絶縁層１６の上部に、ゲート電極材料（通常はポリシリコン）の層を形成してトランジスタ１０のゲート電極１４を形成し、公知のフォトリトグラフィ法およびエッチング法によってゲート電極材料の層をパターニングしてゲート電極１４を画定する。側壁１４Ａのゲート電極１４は、非常に微少ながら外側に広がる傾向がある（flare outwardly a very small amount）。当然ながら、このパターニング・プロセス中には、基板１１の表面全体でこのようなゲート電極が数百万個形成される。次に、各種の公知技術を使用してソース領域／ドレイン領域２２および側壁スペーサ２０を形成する。このほか、ゲート電極１４およびソース領域／ドレイン領域１８の上部に金属シリサイド領域（図示せず）を形成してもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
集積回路デバイスを製造したのち、デバイスに対して電気試験をいくつか実施し、デバイスが正常に動作することを保証すると共にその性能を決定する。全ての集積回路製品を確実に同じプロセス工程によって製造しようと多大な努力が払われているにも関わらず、マイクロプロセッサなどの集積回路製品の性能が大きく変動することがある。例えば、マイクロプロセッサの動作周波数が、所定の範囲を越えて変動することがある。この変動の原因には、多くの要因やさまざまな要因の相互関係が考えられるが、その特定は難しいことがある。集積回路デバイスの性能レベルの変動は、さまざまな理由により問題となり得る。例えば、少なくともマイクロプロセッサの場合には、性能の高いマイクロプロセッサは市場において高い価格で販売されるが、性能の低いマイクロプロセッサは安く販売される傾向がある。このため、マイクロプロセッサ・メーカは、他の条件が全て同じであれば、高性能のマイクロプロセッサをできるだけ多く生産することを求めている。換言すれば、集積回路メーカは、製品の設計と製造装置の許す限り極めて高い性能レベルで、集積回路デバイスを一貫し、かつ信頼性高く量生産することを求めている。
【０００７】
本発明は、上記の問題の一部または全てを解決するか、少なくとも軽減させるための方法ならびにシステムを対象とするものである。
【課題を解決するための手段】
【０００８】
本発明は、一般に、半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測を使用する方法ならびにこのためのシステムを対象とするものである。例示のための一実施形態においては、この方法は複数のゲート・スタックで構成される格子構造の少なくとも１つの目標光学特性トレースであって、少なくとも１つの所望の電気性能特性を有する半導体デバイスに対応する目標トレースを含むライブラリを提供するステップと、その上部に、複数のゲート・スタックで構成される少なくとも１つの格子構造が形成された基板を提供するステップと、前記基板の上部に形成された前記少なくとも１つの格子構造に光を照射するステップと、前記基板の上部に形成された前記少なくとも１つの格子構造から反射される光を測定して、前記形成された格子構造の光学特性トレースを作成するステップと、前記作成された光学特性トレースと前記目標トレースとを比較するステップと、を有する。
【０００９】
また、本発明は、ここに記載する例示のための方法を達成するための各種システムを対象とするものである。一実施形態において、このシステムは、スキャタロメトリ装置、プロセス装置および制御装置を備える。スキャタロメトリ装置は、複数のゲート・スタックで構成される格子構造のスキャタロメトリ計測を行って、当該格子構造の光学特性トレースを作成するように適合されている。さらに、スキャタロメトリ装置は、作成された光学特性トレースと、半導体デバイスの電気試験データに基づいて求めた目標光学特性トレースとを比較するためにも使用され得る。制御装置は、生成されたトレースと目標トレースとの間に逸脱がみられる場合、欠陥のあるゲート・スタック、すなわち不良ゲート・スタックを含む基板に対して実行する１つ以上のプロセスのパラメータのうち１つ以上を制御するために使用され得る。
【発明を実施するための最良の形態】
【００１０】
添付の図面と併せて下記の説明を読めば、本発明が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
【００１１】
本発明は、種々の変形および他の形態を取り得るが、そのうち特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この詳細な説明は、本発明を特定の実施形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および代替例を含むことを理解すべきである。
【００１２】
本発明の各種実施形態の例を下記に記載する。簡潔を期すために、実際の実装の特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達するために、実装に固有の判断が数多く必要とされ、この判断は実装によって変わるということが理解される。さらに、この種の開発作業は複雑かつ時間がかかるものであるが、本開示による利益を受ける当業者にとって日常的な作業であるということが理解されよう。
【００１３】
添付の図面を参照して本発明を説明する。半導体デバイスの各種領域および構造は、非常に正確かつ鋭利な構成およびプロファイルを有するものとして図示されているが、これら領域および構造が実際には正確に図面に記載されているわけではないことは当業者であれば理解されよう。さらに、図面に記載した各種フィーチャおよびドープト領域の相対的な寸法は、製造されたデバイスでのこれらのフィーチャおよび領域のサイズよりも大きく記載されていることもあれば、小さく記載されていることもある。それにも拘わらず、本発明の例を記載および説明するために添付の図面を添付する。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義はここに明示的に記載して、その特別な定義を直接的かつ明確に示す。
【００１４】
本発明は、概して、半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測を使用する方法ならびにこのためのシステムを対象とするものである。本出願を完全に読めば、当業者は、本方法がＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳなど各種技術に適用でき、ロジック・デバイス、メモリ・デバイスなどに容易に適応できることを容易に理解できるが、本発明はこれらに限定されない。
【００１５】
図２は、ゲート・スタック３０の例の拡大図である。この図に示すように、ゲート・スタック３０は、半導体基板すなわちウェハ３８に形成されたゲート電極３２とゲート絶縁層３４とを有する。ゲート電極３２は、側壁３６と上面４０とを有する。ゲート電極３２の膜厚は膜厚４２であり、ゲート絶縁層３４の膜厚は膜厚４４である。ゲート電極３２は、限界寸法４６を規定している。ゲート電極３２のプロファイルは、通常は製造プロセス時に側壁３６にわずかにテーパが設けられるため、台形の断面形状を有するように図示されている。換言すれば、ゲート電極３２の側壁３６は、ゲート電極３２の形成に使用するエッチング・プロセスの性質上、角度４８で示すように僅かにテーパ状となっておりが設けられており、このテーパ角は、基板３８の表面３８Ａの法線に対して２〜３°程度である。側壁３６には実質的にテーパ状にならないことが理想的であるが、現行のエッチング・プロセスではこの理想的な構造を容易に、かつ再現性高く形成することができない。一部の実施形態においては、ゲート電極３２の上部に金属シリサイドの層が最終的に形成され得るが、この層は添付の図面に記載されていない。
【００１６】
ゲート電極３２およびゲート絶縁層３４はさまざまな材料から形成され得、公知の各種プロセス技術を使用して形成され得る。例示のための一実施形態においては、ゲート絶縁層３４は、膜厚４４が約１．５〜５ｎｍの熱酸化により成長させた二酸化シリコンの層から形成され、ゲート電極３２は、膜厚４２が約１５０〜４００ｎｍのドープト・ポリシリコンから形成される。
【００１７】
一般に、ゲート・スタック３０の特性の１つ以上が、得られる集積回路デバイスの性能特性に大きく影響し得る。例えば、限界寸法４６は、デバイスの性能レベルを決定する非常に重要な要因の１つである。このため、ゲート電極３２の限界寸法４６を制御することに細心の注意が払われている。しかし、ゲート・スタック３０は、数多くのプロセス工程を経て完成し、これらのプロセス工程は、ゲート・スタック３０の多くの可変要因または特性に影響を与える可能性があり、これが逆にデバイスの性能に影響を及ぼす可能性がある。例として、ゲート・スタック３０を形成するための典型的なプロセス・フローを図３Ａ〜３Ｂを参照して記載する。図に示すように、基板３８にトレンチ分離領域３１を形成する。次に、炉にて熱酸化により成長させたゲート絶縁層３４を形成し得、化学気相成長（「ＣＶＤ」）プロセスを使用してゲート絶縁層３４の上部にポリシリコン層３３を堆積し得る。適切なドーパント材料（すなわちＮＭＯＳデバイスではＮ型ドーパント、ＰＭＯＳデバイスではＰ型ドーパント）によってポリシリコン層３３をドープし得る。これは、ポリシリコン層３３を形成してからイオン注入プロセスを実行するか、ポリシリコン層３３の堆積プロセス中に適切なドーパント材料を導入することによって行われ得る。場合によっては、続いてＣＶＤプロセスなどの堆積プロセスを実施して、例えば窒化シリコンを含む反射防止コーティング層３５をポリシリコン層３３の上部に形成する。この層は、時にＡＲＣ層またはＢＡＲＣ層と呼ばれることもある。
次に、反射防止コーティング層３５（または、ＡＲＣ層３５がない場合はポリシリコン層３３）の上部に、公知のフォトリソグラフィ法およびフォトリソグラフィ装置を使用してパターニングされたフォトレジストの層３７を形成する。このフォトレジスト層３７はフォトレジスト・フィーチャ３９を有する。次に、パターニングされたフォトレジストの層３７をマスクとして使用して、エッチング・プロセスを１回以上実施し得、図３Ｂに示すように複数のゲート・スタック３０の定義（definition）を得る。例えば、最初に、時間を指定して異方性エッチング・プロセスを実施し、ポリシリコン層３３の約７５％をエッチングし得る。その後、その性質上ほぼ等方的であるエンドポイント・エッチング・プロセスを使用して、残りのポリシリコン層３３を除去し得る。２回目のエッチング・プロセスは、ゲート絶縁層３４に欠陥が生じることのないように、ゲート絶縁層３４の材料に対して非常に選択性の高いプロセスとされる。
【００１８】
上記の記載から、集積回路デバイスのゲート・スタック３０を形成する際には、各種プロセス工程が実施されることが多いことが理解できる。これらのプロセス工程は、得られるゲート・スタック３０の特性に影響を及ぼし得るという点で、ある程度相互に関係しており、このことがひいては、完成した集積回路デバイスの最終的な性能に影響を及ぼし得る。例えば、ゲート絶縁層３４の膜厚４４とゲート電極３２の膜厚４２とは、これらの形成に使用したプロセスの性質により変動することがある。ゲート電極３２内のドーパントの濃度とゲート電極３２内でのその分布とは、ゲート電極３２にドーパントを導入する方法、ならびに後続のプロセス処理でのゲート電極３２の加熱によって変動することがある。また、ＡＲＣ層３５を設ける場合、その膜厚が、ゲート・スタック３０の形成に影響することもある。例えば、ＡＲＣ層３５を形成するための堆積プロセスの温度が、実際にポリシリコン層３３内のドーパント原子の望ましくない移動を引き起こすことがある。また、パターニングされたフォトレジストの層３７の品質が、ゲート電極３２を所望の限界寸法４６およびプロファイルに形成できるかどうかに影響を与える可能性がある。最後に、エッチング・プロセスの変動により、ゲート電極の広がり（flaring）あるいはアンダーカットなどの問題を引き起こす可能性がある。
【００１９】
ゲート・スタック３０の性質および／または品質に影響を及ぼす可能性のある相互に関係する要因が数多く存在するために、ゲート３０の要因または要因の組み合わせの中から、デバイス性能特性の高い集積回路デバイスの歩留まりを向上させるという最終的な目標を達成するために制御すべきものを特定するのが困難となっている。本明細書において、「ゲート・スタック」との用語は、ゲート絶縁層３４およびゲート電極３２を少なくとも含むと解釈されるべきである。しかし、場合によっては、ゲート・スタックが、ＡＲＣ層などの追加の構造を含んでもよい。本発明によれば、スキャタロメトリ法と生産デバイスの電気試験データとから、デバイス性能特性の高いゲート・スタック３０を表す目標光学特性トレースを決定する。その後、この目標トレースをさまざまな目的に使用することができる。例えば、この目標トレースを使用して、今後処理される基板にゲート・スタック３０を形成するためのプロセスを変更または制御して、形成されたゲート・スタック３０の光学特性トレースが、目標トレースに一致するかこれと近い値となるようにする。この目標トレースを使用する別の例として、性能特性を向上させるために調整する必要があると考えられるプロセス処理（またはパラメータ）を特定する場合がある。また、この情報を使用して、目標トレースから逸脱したゲート・スタック３０の構造を検出して、適切かつ可能であれば、この問題を解消するための是正処置をとることができる。
【００２０】
本発明では、一実施形態において、図４Ａ〜４Ｂに示すように、格子構造５０を画定するために複数のゲート・スタック３０を形成する。格子構造５０を構成しているゲート・スタック３０のピッチはピッチ２６であり得、このピッチの範囲は、例示のための一実施形態では約４００〜１０００ｎｍである。格子構造５０はウェハ３８のスクライブ線（scrobe line）に形成され得、格子構造５０は、ウェハ３８上に生産デバイスを形成するためにゲート・スタック３０を形成する際に同時に形成され得る。このような格子構造５０は、ウェハ３８の表面のさまざまな場所に複数形成され得る。格子構造５０は、製造している集積回路デバイスの種類に応じて、および／または設計によって、実際の生産集積回路デバイスの一部をなすゲート・スタック３０から構成され得る。例えば、メモリ装置の場合、格子構造５０を構成しているゲート・スタック３０は、完成したメモリ装置の一部をなすゲート・スタック３０となり得る。格子構造５０がウェハ３８のスクライブ線に形成されていれば、格子構造５０は、実際の生産デバイス上に形成されるゲート・スタック３０を表していると考えられる。設計によって格子構造５０の寸法、形状および構成を変更してもよい。例えば、格子構造５０は、寸法約１００μｍ×１２０μｍの領域に形成され得、格子構造５０は約５００〜１５００個のゲート・スタック３０から構成され得る（この個数はピッチによって変わる）。
【００２１】
図４Ａには、このほか、代表的な光源７３および検出器７５を有するスキャタロメトリ装置７４の例も示されている。まず、ゲート・スタック３０を形成したのち、格子構造５０の光学特性トレースを作成する。１枚以上のウェハについて、複数の格子構造５０の各々に対するトレースを複数生成し得る。続いて、さらに処理を行って、ウェハ３８の生産ダイ領域への集積回路デバイスの形成を完了させ得る。次に、完成した集積回路デバイスに各種の電気試験を実施して、完成デバイスの各種の電気性能特性を決定し得る。例えば、完成デバイスについて、駆動電流（Ｉｄ，ｓａｔ）または動作周波数などのパラメータを決定し得る。最後に、格子構造５０の光学特性トレースと電気試験のデータとを相関させて、電気試験のデータが示す高いデバイス性能特性に対応した目標光学特性トレースを決定する。すなわち、図５に示すように、所望の高い性能特性を示す（例えば動作周波数が最も高い）完成デバイスに関連する１つ以上の光学特性トレースを決定して、例示となる目標トレース６０を定義し得る。この目標トレース６０は、波長または入射角に対する光の強度のプロットであり得る。この光学特性トレースと試験データとの相関関係は、公知の統計解析手法を用いて求めることができる。
【００２２】
目標トレース６０は、図５に示す比較的鋭いピーク６２や、上昇ピーク６２，２４の組み合せのような、容易に認識可能な特定の性質を示し得る。当然ながら、図５に示す目標トレース６０は例として示したものであり、この目標トレース６０の形状は、実際にはゲート・スタック３０の寸法または構成、製造しているデバイスの種類など、さまざまな要因によって変わり得ることを理解すべきである。電気試験データと相関付けた目標トレース６０を使用することで、ゲート・スタック３０の形成に使用する各種のプロセス工程および材料間の未知のばらつきまたは相互関係の多くを、目標トレース３０と同じ特性または近い特性を示すゲート・スタック３０を製造することによって明らかにすることができる。すなわち、焦点となっているのは、性能特性の高いデバイスの歩留まりを向上させ、この基準に反するあらゆるプロセスの変化および変更を評価するという最終的な目的である。当然ながら、目標トレース６０を生成するために光学特性トレースと相関付けられる特定の電気特性は、製造しているデバイスによって変わり得る。このように、添付の請求の範囲において限定事項を明記していない限り、本明細書に挙げた特定の電気特性を、本発明の限定事項であるとみなすべきではない。
【００２３】
別の実施形態においては、目標トレース６０を各種の技術実験に使用して、特定のプロセス・パラメータを変更すると、目標トレース６０に近いスキャタロメトリのトレースを有するゲート・スタック３０の形成にどのように影響を与えるかを求めることができる。例えば、このような技術実験が、実験対象のプロセスを変えると、目標トレース６０のピーク６２の頂点の高さが変わるかどうか、またはピーク６２，６４間の関係が消失するか弱まるかどうかを評価してもよい。簡単にいえば、目標トレース６０は、性能特性の高い完成デバイスを表しているため、全ての技術実験はこの目標トレース６０に対する評価となる。
【００２４】
さらに別の実施形態においては、本発明の目標トレース６０を使用して、集積回路デバイスの製造においてとるべき是正措置を決定してもよい。前述のように、集積回路装置の製造には、成膜装置、エッチング装置、イオン注入装置など、非常に複雑なプロセス装置を使用する多くのプロセス工程が含まれる。これらのプロセスを制御しようと最善を尽くしているにも関わらず、望ましくないプロセスのばらつきがなくなることはないものと思われる。この結果、形成されたゲート・スタック３０の特性がある程度する傾向がある。例えば、ゲート電極３２のプロファイルまたは限界寸法が変動したり、ゲート電極３２またはゲート絶縁層３４の膜厚などが変動し得る。このようなゲート・スタック３０で構成される格子構造５０の光学特性トレースを作成して、作成したトレースを目標トレース６０と比較することによって、対象のゲート・スタック３０が製造工程を経て、性能レベルの低い集積回路デバイスとなることが明白にわかり得る。場合によっては、是正措置をとることができるようになる。例えば、ゲート電極３２の限界寸法４６が所望の値よりも大きいため、対象のゲート・スタック３０について求めたトレースが対象のトレース６０に一致しないことがある。目標トレース６０の逸脱を引き起こした原因が何であっても、この逸脱を補償して不良デバイスが製造されないするため、デバイスを完成させるためソース領域／ドレイン領域の形成に使用するイオン注入プロセスの１つ以上のパラメータを変更することができる。例えば、デバイスに注入するドーズ量を増やして、性能レベルを向上させることができる。
【００２５】
図６に、本発明の一実施形態において使用され得るシステム７０の例を示す。システム７０は、スキャタロメトリ装置７４、プロセス装置７６、および制御装置７８を備える。図６に示すように、ウェハ３８は、その上部に、複数のゲート・スタック３０で構成される格子構造５０が形成された１枚以上のウェハ３８の代表例である。この代表的なウェハ３８は、プロセス装置７６内でさらに処理を受ける。プロセス装置７６は、半導体製造処理において一般的なプロセス装置であればどのようなものであってもよく、例えばイオン注入装置、エッチング装置、成膜装置、炉などである。
【００２６】
さまざまなスキャタロメトリ装置７４を本発明に使用することができ、例えばいわゆる２θタイプのシステムやレンズ・タイプのスキャタロメトリ装置を使用することができる。スキャタロメトリ装置７４は、特定の実施によって、白色光やそれ以外の波長の光を使用するものであっても、複数の波長の組合せを使用するものであってもよい。通常、スキャタロメトリ装置７４は、広範な波長成分を有する入射ビームを生成し、その際、波長の変化と比較して光の強度をゆっくりと変化させる。特定の実施によっては、光の入射角を変化させることもある。スキャタロメトリ装置７４が作成する光学特性トレースは、光の強度と波長との比較に基づくものであっても（白色光の固定角タイプのスキャタロメトリ装置の場合）、強度と入射角との比較に基づくものであっても（単一の光源を使用する角度分解システムの場合）よい。
【００２７】
スキャタロメトリ装置７４は、実施例によっては、ロット内の所定のウェハにある１つ以上の格子構造５０を測定しても、あるいはロット内の全格子構造５０の光学特性トレースを作成してもよい。さらに、格子構造５０のサンプルから得た光学特性トレースの平均値を求めても、それ以外の統計的解析を行ってもよい。スキャタロメトリ装置７４（または、製造工場にある制御装置７８などの他の制御装置）は、作成された光学特性トレースと目標トレース６０とを（個々のデータまたは平均値を）比較する。作成された光学特性トレースと目標トレース６０との比較は、平均二乗誤差などの公知の解析手法を使用して行われ得る。作成した光学特性トレースが目標トレース６０に非常に近いか近似している場合、制御装置７８は、この事実を記録し得、要求されている場合は、スーパバイザ・コンピュータまたはオペレータに確認メッセージを送る。格子構造５０について測定した光学特性トレース間に大きな逸脱がみられる場合、制御装置７８はさまざまな措置を取り得る。例えば、制御装置７８は、対象のウェハ３８またはウェハ３８のロットを、低い性能の集積回路デバイスが生産される可能性のあるウェハとして識別してもよい。また、制御装置７８は、監視コンピュータまたは操作者に、不良ウェハを識別した旨を示す通知を送ってもよい。さらに、制御装置７８は、ゲート・スタック３０の欠陥を補償するために、プロセス装置７６内の識別されたウェハ３８に対して実行するプロセス処理のパラメータを１つ以上変更するように求めるコマンドをプロセス装置７６に送ってもよく、その際のパラメータの変更は、作成された光学特性トレースと目標トレース６０とを比較して求められる。
【００２８】
ここに記載した方法により調整が必要であることが示される場合は、制御式（control equation）を使用してプロセス装置７６の処理レシピを調整してもよい。この制御式は、公知の線形手法または非線形手法を使用して、経験に基づいて作成され得る。制御装置７８は、識別された不良ウェハに対して使用する１つ以上のプロセス処理に使用する、プロセス装置７６の処理レシピを自動的に制御してもよい。
【００２９】
本実施形態においては、制御装置７８は、ここに記載した機能を実施するようにソフトウェアによってプログラムされたコンピュータである。さらに、記載した制御装置７８の機能は、システム全体で１つ以上の制御装置によって実行されてもよい。例えば、制御装置７８は、半導体製造施設の全体またはその一部にわたって制御処理操作に使用されている、工場レベルの制御装置であり得る。あるいは、制御装置７８は、製造設備の部分すなわちセルのみを制御する下位のレベルのコンピュータであってもよい。さらに、制御装置７８はスタンドアロンの装置であっても、プロセス装置７６に組み込まれていてもよい。しかし、当業者が理解しているように、特定の機能を実行するように設計されたハードウェア制御装置（図示せず）を使用してもよい。
【００３０】
本発明の一部とその詳細な説明は、ソフトウェア、すなわちコンピュータ・メモリ内部でのデータ・ビットに対する操作の記号的表記およびアルゴリズムの形で提示される。このような記述および表現は、当業者が、自身の作業の内容を他の当業者に効率的に伝えるために用いられているものである。本明細書において使用する「アルゴリズム」との用語は、通常用いられているのと同義に用いられ、所望の結果に導くための自己矛盾のないシーケンスのことを指す。ステップとは、物理量の物理的操作を必要とするステップである。この物理量は通常、記憶、転送、結合、比較などの操作が可能な光学信号、電気信号または磁気信号の形を取るが、必ずしもこれらに限定されない。主に公共の利用に供するという理由で、これらの信号を、ビット、値、要素、記号、文字、語（term）、数字などとして参照すれば、時として利便性が高いことが知られている。
【００３１】
しかし、上記の全用語ならびに類似の用語は、適切な物理量に対応しており、この物理量を表す簡便な標識に過ぎないという点を留意すべきである。特段の断りのない限り、もしくは記載内容から明らかな場合、「処理」、「演算」、「計算」、「判定」、「表示」などの用語は、コンピュータ・システムのレジスタ内およびメモリ内で物理的電子的量として表されるデータを、コンピュータ・システムのメモリ、レジスタ等の情報の記憶装置、伝送装置または表示装置内で同様に物理量として表される他のデータへと操作および変換するコンピュータ・システムないし類似の電子演算装置の動作および処理を指す。
【００３２】
記載のような制御装置７８の機能を実行するように適合可能なソフトウェア・システムの例に、ケー・エル・エー・テンコール・インコーポレイテッド（ＫＬＡ  Ｔｅｎｃｏｒ，  Ｉｎｃ）が提唱しているカタリスト（Ｃａｔａｌｙｓｔ）システムがある。カタリスト・システムは、半導体製造装置材料協会（ＳＥＭＩ）のコンピュータ統合生産（ＣＩＭ）フレームワークに準拠したシステム技術を用いており、高度プロセス制御（ＡＰＣ）フレームワークをベースとしている。ＣＩＭ（ＳＥＭＩ  Ｅ８１−０６９９−ＣＩＭフレームワーク・ドメイン・アーキテクチャ暫定仕様）およびＡＰＣ（ＳＥＭＩ  Ｅ  ９３−０９９９−ＣＩＭフレームワークプロセス制御コンポーネント暫定仕様）の仕様は、ＳＥＭＩから公的に入手可能である。
【００３３】
本発明は、一般に半導体製造プロセスの制御に高収量スペクトル・スキャタロメトリ計測を使用する方法ならびにこのためのシステムを対象とするものである。例示のための一実施形態において、この方法は、複数のゲート・スタックで構成される格子構造の少なくとも１つの目標光学特性トレースであって、少なくとも１つの所望の電気性能特性を有する半導体デバイスに対応する目標トレースを含むライブラリを提供するステップと、その上部に、複数のゲート・スタックで構成される少なくとも１つの格子構造が形成された基板を提供するステップと、前記基板の上部に形成された前記少なくとも１つの格子構造に光を照射するステップと、前記基板の上部に形成された前記少なくとも１つの格子構造から反射される光を測定して、前記形成された格子構造の光学特性トレースを作成するステップと、前記作成された光学特性トレースと前記目標トレースとを比較するステップと、を有する。
【００３４】
また、本発明は、ここに記載した例示のための方法を達成するための各種システムをも対象とするものである。一実施形態において、システム７０はスキャタロメトリ装置７４、プロセス装置７６および制御装置７８を備える。スキャタロメトリ装置７４は、複数のゲート・スタック３０で構成される格子構造５０のスキャタロメトリ計測を行って、この格子構造５０の光学特性トレースを作成するように適合されている。スキャタロメトリ装置７４は、さらに、作成された光学特性トレースと、半導体デバイスの電気試験データに基づいて求めた目標光学特性トレースとを比較するためにも使用され得る。生成されたトレースと目標トレースとの間に逸脱がみられる場合、制御装置７８は、欠陥のある、すなわち不良のゲート・スタック３０を含む基板に対して実行する１つ以上のプロセスのパラメータを１つ以上制御するために使用され得る。
【００３５】
本発明を使用することによって、現在の集積回路製造施設において、より正確にプロセスを制御できるようになる。さらに、本発明によって、集積回路デバイスに使用されるゲート・スタックをより高精度で形成して、デバイスの性能と生産の歩留まりとを向上させることができる。
【００３６】
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示から利益を得る当業者にとって自明の、同等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。
【００３７】
さらに、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、この種の変形例の全てが本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。
【図面の簡単な説明】
【００３８】
【図１】従来技術によるトランジスタの例を示す断面図である。
【図２】ゲート・スタックの例を示す断面図である。
【図３Ａ】ゲート・スタックの例を形成するための手順フローの例を示す図である。
【図３Ｂ】ゲート・スタックの例を形成するための手順フローの例を示す図である。
【図４Ａ】本発明の一態様による、複数のゲート・スタックで構成される格子構造の例、ならびにこの格子構造に光を照射するスキャタロメトリ装置を示す図である。
【図４Ｂ】本発明の一態様による、複数のゲート・スタックで構成される格子構造の例、ならびにこの格子構造に光を照射するスキャタロメトリ装置を示す図である。
【図５】本発明の一実施形態による目標光学特性トレースの例を示す図である。
【図６】本発明の一実施形態によるシステムの実施形態の例を示す図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成16年4月7日(2004.4.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のゲート・スタックで構成される格子構造の少なくとも１つの目標光学特性トレースであって、少なくとも１つの所望の電気性能特性を有する半導体デバイスに対応する目標トレースを含むライブラリを提供するステップと、
複数のゲート・スタック（３０）で構成される少なくとも１つの格子構造（５０）がその上部に形成されている基板（３８）を提供するステップと、
前記基板（３８）の上部に形成された前記少なくとも１つの格子構造（５０）に光を照射するステップと、
前記基板（３８）の上部に形成された前記少なくとも１つの格子構造（５０）から反射される光を測定して、前記形成された格子構造（５０）の光学特性トレースを作成するステップと、
前記作成された光学特性トレースと前記目標トレースとを比較するステップと、を有する方法。
【請求項２】
複数のゲート・スタックで構成される格子構造の少なくとも１つの目標光学特性トレースであって、少なくとも１つの所望の電気性能特性を有する半導体デバイスに対応する目標トレースを含むライブラリを提供する前記ステップは、
複数のゲート・スタック（３０）で構成される複数の格子構造（５０）の複数の光学特性トレースを作成するステップと、
少なくとも１つの半導体デバイスの電気試験データを生成するステップと、
前記複数の光学特性トレースの少なくとも１つと前記電気試験データとを相関させて、少なくとも１つの所望の電気性能特性を有する半導体デバイスに対応する目標光学特性トレースを決定するステップと、を有する請求項１に記載の方法。
【請求項３】
前記生成されたトレースと前記目標トレースとの前記比較の結果に基づいて、今後処理されるウェハに少なくとも１つのゲート・スタック（３０）を形成するための少なくとも１つのプロセスのパラメータの少なくとも１つを調整するステップをさらに有する請求項１または２に記載の方法。
【請求項４】
前記生成されたトレースと前記目標トレースとの逸脱に基づいて、前記提供された前記基板（３８）に対して実施しようとしている少なくとも１つのプロセス操作のパラメータの少なくとも１つを調整するステップをさらに有する請求項１または２に記載の方法。
【請求項５】
少なくとも１つの格子構造（５０）がその上部に形成されている基板（３８）を提供するステップは、基板（３８）であって、前記基板のスクライブ線に形成された少なくとも１つの格子構造（５０）を有する基板（３８）を提供するステップを有する請求項１〜４のいずれか１項に記載の方法。
【請求項６】
少なくとも１つの格子構造（５０）がその上部に形成されている基板（３８）を提供するステップは、基板（３８）であって、前記基板に形成されている生産ダイに形成された少なくとも１つの格子構造（５０）を有する基板（３８）を提供するステップを有する請求項１〜４のいずれか１項に記載の方法。
【請求項７】
少なくとも１つの格子構造（５０）がその上部に形成されている基板（３８）を提供するステップは、複数の格子構造（５０）がその上部に形成されている基板（３８）を提供するステップを有する請求項１〜４のいずれか１項に記載の方法。
【請求項８】
前記提供された基板（３８）の上部に形成されている前記格子構造（５０）は、約１００×１２０μｍの寸法の領域に形成されている請求項1〜７のいずれか１項に記載の方法。
【請求項９】
前記少なくとも１つの所望の電気性能特性は、駆動電流および動作周波数の少なくとも１つを含む請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
基板（３８）の上部に形成されている少なくとも１つの格子構造（５０）の光学特性トレースを作成するように適合されたスキャタロメトリ装置７４を有し、前記形成された格子構造（５０）は複数のゲート・スタック（３０）で構成されたものであり、
複数のゲート・スタックで構成される格子構造（５０）の前記作成された光学特性トレースを目標トレースと比較するように適合された制御装置（７８）を有し、前記目標トレースは少なくとも１つの所望の電気性能特性を有する半導体デバイスに対応しているシステム。
【請求項１１】
前記少なくとも１つの所望の電気性能特性は、駆動電流および動作周波数の少なくとも１つを含む請求項１０に記載のシステム。
【国際調査報告】
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