(57)【要約】マルチギガビットトランシーバ（ＭＧＴ）をサポートするプログラマブルロジックデバイス（ＰＬＤ）を提供する。ＰＬＤは１個以上の高品質の差分クロックを受取るための１対のまたは複数対の共有クロックパッドを含む。専用クロックトレースは共有クロックパッドの各対をＰＬＤの１つの、または複数のＭＧＴに結合する。各ＭＧＴは、高品質の差分クロック信号の１つを基準クロック信号としてＭＧＴに送ることを可能にするクロックマルチプレクサ回路を含む。クロックマルチプレクサ回路は、高品質のクロック信号に著しいジッタが付加されないよう設計される。クロックマルチプレクサ回路はさらに、ＰＬＤによって受取られた汎用クロック信号を、ＭＧＴ用の低品質の基準クロック信号として送ることもできる。クロックマルチプレクサ回路によって送られた基準クロック信号は、ＭＧＴの物理的コーディングサブレイヤに基準クロックを与えるため、降圧することができる。
2005519385.tif 000002
【特許請求の範囲】
【請求項１】
プログラマブルロジックデバイスであって、
プログラマブル入出力回路と、
プログラマブル入出力回路に結合されたプログラマブルコアロジックと、
プログラマブルコアロジックに結合されたマルチギガビットトランシーバと、
クロックパッドの第１の対と、
クロックパッドの第１の対およびマルチギガビットトランシーバを直接接続する専用ルーチング構造とを含む、プログラマブルロジックデバイス。
【請求項２】
専用ルーチング構造は、
クロックパッドの第１の対に結合された差分バッファと、
差分バッファおよびマルチギガビットトランシーバの間に直接的な接続を与える第１のクロックトレースとを含む、請求項１に記載のプログラマブルロジックデバイス。
【請求項３】
クロックパッドの第２の対と、
クロックパッドの第２の対およびマルチギガビットトランシーバを直接接続する第２の専用ルーチング構造とをさらに含む、請求項１に記載のプログラマブルロジックデバイス。
【請求項４】
第２の専用ルーチング構造は、
クロックパッドの第２の対に結合された第２の差分バッファと、
第２の差分バッファおよびマルチギガビットトランシーバの間に直接的な接続を与える第２のクロックトレースとを含む、請求項３に記載のプログラマブルロジックデバイス。
【請求項５】
第１および第２のクロックトレースに結合された第１のマルチプレクサをさらに含み、
第１のマルチプレクサは選択信号に応答して第１のクロックトレースまたは第２のクロックトレース上でクロック信号を選択的に送るよう構成される、請求項４に記載のプログラマブルロジックデバイス。
【請求項６】
プログラマブルコアロジックと第１のマルチプレクサとの間にプログラマブルな接続をさらに含み、プログラマブルコアロジックが第１のマルチプレクサに選択信号を与える、請求項５に記載のプログラマブルロジックデバイス。
【請求項７】
第１のマルチプレクサは、
選択信号に応答してイネーブルされるよう構成された第１の伝送ゲートと、
反転された選択信号に応答してイネーブルされるよう構成された第２の伝送ゲートと、
専用ルーチング構造上のクロック信号と選択信号とを受取るよう結合された入力端子および第１の伝送ゲートに接続された出力端子を有する第１のロジックゲートと、
第２のクロックトレース上のクロック信号と反転された選択信号とを受取るよう結合された入力端子と、第２の伝送ゲートに接続された出力端子とを有する第２のロジックゲートとを含む、請求項５に記載のプログラマブルロジックデバイス。
【請求項８】
マルチギガビットトランシーバは、第１のマルチプレクサによって選択されたクロック信号を受取るよう構成された位相同期ループを含む、請求項５に記載のプログラマブルロジックデバイス。
【請求項９】
マルチギガビットトランシーバは、第１のマルチプレクサによって選択されたクロック信号に応答して位相同期ループが生成した直列化クロック信号に応答して動作するよう構成された並直列変換器をさらに含む、請求項８に記載のプログラマブルロジックデバイス
。
【請求項１０】
第１の汎用クロックパッドと、
第１の汎用クロックパッドに結合された第１のダウンレベルシフタと、
ダウンレベルシフタがマルチギガビットトランシーバに結合する汎用クロックルーチング経路とをさらに含む、請求項１に記載のプログラマブルロジックデバイス。
【請求項１１】
専用ルーチング構造および汎用クロックルーチング経路に結合されたマルチプレクサをさらに含み、
マルチプレクサは、選択信号に応答して専用ルーチング構造または汎用クロックルーチング経路上でクロック信号を選択的に送るよう構成されている、請求項１０に記載のプログラマブルロジックデバイス。
【請求項１２】
選択信号を格納し与えるようプログラマブルな第１の構成メモリセルをさらに含む、請求項１１に記載のプログラマブルロジックデバイス。
【請求項１３】
マルチギガビットトランシーバは、物理的媒体アクセス（ＰＭＡ）サブレイヤと物理的コーディングサブレイヤ（ＰＣＳ）とを含む、請求項１に記載のプログラマブルロジックデバイス。
【請求項１４】
専用ルーチング構造のクロック信号をＰＭＡ基準クロック信号としてＰＭＡの位相同期ループに送るための手段をさらに含む、請求項１３に記載のプログラマブルロジックデバイス。
【請求項１５】
ＰＭＡ基準クロック信号を受取り、応答してＰＣＳ基準クロック信号をＰＣＳに与えるよう構成されたダウンレベルシフタをさらに含む、請求項１４に記載のプログラマブルロジックデバイス。
【請求項１６】
プログラマブルロジックデバイスの動作方法であって、
プログラマブルロジックデバイスのクロックパッドの第１の対に第１のクロック信号を与えるステップと、
専用ルーチング構造の第１のクロック信号をクロックパッドの第１の対からプログラマブルロジックデバイスに配置されたマルチギガビットトランシーバに送るステップと、
マルチギガビットトランシーバを制御するために第１のクロック信号を使用するステップとを含む、方法。
【請求項１７】
コア電圧供給に応答してプログラマブルロジックデバイスのコアロジックを動作するステップと、
入出力電圧供給に応答してプログラマブルロジックデバイスの入出力領域を動作するステップとを含み、入出力電圧供給はコア電圧供給より大きく、さらに、
入出力電圧供給に対応する信号レベルで第１のクロック信号を送るステップを含む、請求項１６に記載の方法。
【請求項１８】
プログラマブルロジックデバイスのクロックパッドの第２の対に第２のクロック信号を与えるステップと、
専用ルーチングリソースの第２のクロック信号を、クロックパッドの第２のペアからマルチギガビットトランシーバに送るステップと、
マルチギガビットトランシーバを制御するために第１のクロック信号または第２のクロック信号を選択するステップとをさらに含む、請求項１６に記載の方法。
【請求項１９】
プログラマブルロジックデバイスのプログラマブルコアロジックから選択値を与えるステップと、
選択値に応答して、第１のクロック信号または第２のクロック信号を選択するステップとをさらに含む、請求項１８に記載の方法。
【請求項２０】
プログラマブルロジックデバイスの汎用クロックパッドに第２のクロック信号を与えるステップと、
第２のクロック信号を、汎用クロックパッドからプログラマブルロジックデバイスのクロックルーチングリソースを介してマルチギガビットトランシーバに送るステップと、
マルチギガビットトランシーバを制御するために第１のクロック信号または第２のクロック信号を選択するステップとをさらに含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術背景
発明の分野
本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブルロジックデバイス（ＰＬＤ）に配置される、マルチギガビットトランシーバ（ＭＧＴ）に関する。より具体的には、本発明は、ＰＬＤにおけるＭＧＴ動作に使用する低ジッタクロック信号を与えるための方法と装置に関する。
【背景技術】
【０００２】
関連技術
図１は、従来のマルチギガビットトランシーバ（ＭＧＴ）１００の一部分の簡略ブロック図である。図示したＭＧＴ１００の要素は、並直列変換器１０１、直並列変換器１０２および伝送位相同期ループ（ＰＬＬ）１１１を含む。従来のＭＧＴ１００が、図１に示す要素に加えて他に多くの要素を含むことを、当業者は理解しているであろう。
【０００３】
一般に、ＭＧＴ１００は、直列チャネル１２１と並列チャネル１２２との間で、入出力（Ｉ／Ｏ）インターフェイスとして動作する。したがって、並列データ（記載の例ではＮビット幅）は第１の周波数で並直列変換器１０１に与えられる。たとえば、２０ビットのデータ値は、周波数１５６．２５ＭＨｚの基準クロック信号ＣREFに応答して、並直列変換器１０１に与えることができる。伝送ＰＬＬ１１１は、基準クロック信号ＣREFのＮ／２倍大きい周波数を有するクロック信号ＣTXを生成する。したがって、記載の例では、クロック信号ＣTXはＣREFの１０倍、すなわち１．５６２５ＧＨｚの周波数を有することになる。図１には伝送ＰＬＬに与えられるフィードバッククロック信号は示されていないことに注意されたい。並直列変換器１０１はクロック信号ＣTXに応答して、多重化タイミングを用いて２０ビット入力データ値を直列化し、それにより、直列差分出力データストリームを毎秒３．１２５ギガビット（Ｇｂｐｓ）のデータ速度で与える。直列差分出力データストリームは２つの信号からなることに注意されたい。
【０００４】
同様に、直並列変換器１０２は入力データストリームをデータ速度３．１２５Ｇｂｐｓで受取る。直並列変換器１０２はＣREF信号の周波数で直列差分入力データストリームをサンプリングし、それにより、２０ビット幅の並列出力データストリームを周波数１５６．２５ＭＨｚで与える。
【０００５】
基準クロック信号ＣREFの品質がＭＧＴ１００の動作帯域幅を決定する。基準クロック信号ＣREFにあるジッタが増加するにつれて、伝送ＰＬＬ１１１の生成するクロック信号ＣTXの精度が低下し、その結果ＭＧＴ１００の動作帯域幅が減少する。たとえば、ＭＧＴ１００がデータ速度５００Ｍｂｐｓから３．１２５Ｇｂｐｓの範囲で動作するためには、基準クロックＣREFは、ピークピークで４０ピコ秒以下のジッタを示さなければならない。より大きなジッタを示す基準クロック信号を用いる場合には、ＭＧＴ１００はより小さい周波数範囲に限定される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のようなプログラマブルロジックデバイス（ＰＬＤ）は、以前はＭＧＴを含んでいなかった。この理由の１つは、ＰＬＤで使用されるクロッククルーチングシステムが、典型的には、マルチギガビット動作をサポ
ートするのに十分低いジッタを有するクロック信号を与えないことにある。ＰＬＤの入出力回路で用いられるクロック信号は、典型的には著しいジッタを有するが、それは、これらのクロック信号が、典型的には比較的高い入出力電圧（たとえば２．５ボルトレベル）から比較的低いコア電圧（たとえば１．５ボルトレベル）に降圧され、その後比較的高い入出力電圧レベルに昇圧されるという事実に基づいている。これらの降圧および昇圧の過程で、許容し難い量のジッタがクロック信号に付加される。
【０００７】
したがって、マルチギガビットトランシーバをサポートすることができる、新規なクロッキングスキームをプログラマブルロジックデバイスに有することが望ましい。
【課題を解決するための手段】
【０００８】
要約
したがって本発明は、１つ、または複数のＭＧＴをサポートする、ＦＰＧＡなどのＰＬＤを提供する。一実施例によれば、ＰＬＤは、１個以上の高品質の差分クロック信号を受取るための、各々が入出力供給電圧（たとえば２．５ボルト）に対応したピーク電圧を有する、１対の、または複数対の共有クロックパッドを含む。ＰＬＤの１つの、または複数のＭＧＴにクロック信号を送るために、専用ルーチングリソースが設けられている。一実施例において、専用ルーチングリソースは１対の共有クロックパッドに接続された差分バッファを含み、差分バッファは受取った差分クロック信号をシングルエンドのクロック信号に変換する。専用ルーチングリソースはさらに、シングルエンドのクロック信号を差分バッファから１個以上のＭＧＴに送る専用クロックトレースを含む。各ＭＧＴは、高品質の入力差分クロック信号の１つが基準クロック信号としてＭＧＴに送られるよう、クロックマルチプレクサ回路を含む。クロックマルチプレクサ回路は、クロックマルチプレクサ回路を経由して送られる高品質のクロック信号に著しいジッタが付加されることのないよう設計される。
【０００９】
ＰＬＤはさらに、１個以上の汎用クロック信号を受取るための汎用クロックパッドを含む。これらの汎用クロック信号は、入出力供給電圧レベルからコアロジック供給電圧レベルに降圧され、ＰＬＤの標準グローバルクロックルーチング回路のＭＧＴのクロックマルチプレクサ回路に送られる。クロックマルチプレクサ回路は、汎用クロック信号をＭＧＴに基準クロック信号として送ることを可能にする。クロックマルチプレクサ回路は、汎用クロック信号をコアロジック供給電圧レベルから入出力供給電圧レベルに昇圧するためのアップレベルシフタを含む。汎用クロック信号は高品質の差分クロック信号より高いジッタを有する基準クロック信号を与えるが、汎用クロック信号の使用を可能にすることでＭＧＴの柔軟性が向上するという利点がある。すなわち、設計者はより安価なクロックソースの使用を選択する、または汎用クロックパッドを用いる際にはシングルエンドもしくは差分クロック信号のいずれかの使用を選択することができる。
【００１０】
クロックマルチプレクサ回路に加え、各ＭＧＴは物理的媒体アクセス（ＰＭＡ）サブレイヤおよび物理的コーディングサブレイヤを含む。上述のとおり、クロックマルチプレクサ回路は、高品質差分クロック信号または汎用クロック信号の一方を基準クロック信号として送る。この基準クロック信号は、ＰＭＡ内のデータの直列化および並列化を制御するために用いられる。この基準クロック信号はさらに、ダウンレベルシフタによってコアロジック供給電圧レベルに降圧され、ＰＣＳを制御するＰＣＳ基準クロック信号を与える。ダウンレベルシフタは基準クロック信号に僅かな遅延を有利に付加するため、ＰＣＳからＰＭＡへのデータの流れにおけるホールド時間の問題をＰＣＳ基準クロック信号が解消することが可能となる。
【００１１】
本発明は下記の説明と図面によってさらに完全に理解されるであろう。
【発明を実施するための最良の形態】
【００１２】
詳細な説明
図２は、本発明の一実施例によるプログラマブルロジックデバイス（ＰＬＤ）２００のブロック図である。記載の実施例では、ＰＬＤ２００は、デバイスの周囲（すなわち入出力領域）に配置された選択入出力ブロック（Ｉ／Ｏと表示）と、デジタルクロックマネージャ（ＤＣＭと表示）と、マルチギガビットトランシーバ（ＭＧＴと表示）とを含むフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。ＰＬＤ２００はさらに、記載の実施例において、設定可能ロジックブロック（ＣＬＢ）のアレイおよびプログラマブルルーチング回路を含むコアロジック２５０（すなわちコア領域）を含む。選択入出力ブロック、デジタルクロックマネージャおよびコアロジックは、当業者には周知である。ＰＬＤ２００のこれらの要素は、「バーテックス（登録商標）−ＩＩプラットフォームＦＰＧＡハンドブック（"VIRTEXTM-II Platform FPGA Handbook"）」２０００年１２月、頁３３ー７５に詳細に記載されており、カリフォルニア州  ９５１２４、サン  ホセ  ロジック  ドライブ  ２００１のザイリンクス  インコーポレイテッド（Xilinx Inc.）より入手可能である。
【００１３】
入出力領域の要素は、入出力供給電圧に応答して動作し、コア領域の要素はコア供給電圧に応答して動作する。入出力供給電圧は、コア供給電圧より大きい。記載の実施例では、入出力供給電圧は２．５ボルトの公称電圧を有し、コア供給電圧は１．５ボルトの公称電圧を有する。入出力領域のトランジスタは比較的厚みのあるゲート酸化物を有するよう製造され、コア領域のトランジスタは比較的薄い酸化物を有するよう製造される。
【００１４】
８個のクロックパッドのセット２０１は、ＰＬＤ２００の端部２４１の中央に位置する。セット２０１のうち中心に位置する４つのクロックパッド１−４は、本発明による共有クロックパッドである。すなわち、これらの共有クロックパッド１−４は高品質の差分入力パッドまたは汎用クロックパッドとして使用できる。セット２０１のうち、クロックパッド５−８を含む、残る４個のクロックパッドは従来の汎用クロックパッドであり、ＰＬＤ２００のグローバルクロックルーチングリソースと結合される。これらのグローバルクロックルーチングリソースは、当業者には既知である。８個のクロックパッド２０１すべては、ＰＬＤ全体を経由して配送されるクロック信号を受取るために結合することができる。代わりに８個のクロックパッド２０１は通常の入出力パッドとして使用できる。セット２０１は記載の例において８個のクロックパッドを含むが、別の実施例においては、違う数のクロックパッドを使用してもよい。さらに、セット２０１は４個の共有クロックパッドと４個の汎用クロックパッドとを含むが、別の実施例においては違う割当で使用してもよい。
【００１５】
共有クロックパッド１−４が汎用クロックパッド５−８と異なるのは、共有クロックパッド１−４が専用ルーチング構造に直接的に接続しているからである。より具体的には、共有クロックパッド１−２は、差分バッファ２０３と専用クロックトレース２１１とを含む専用ルーチング構造に接続している。同様に、共有クロックパッド３−４は、差分バッファ２０４と専用クロックトレース２１２とを含む専用ルーチング構造に接続している。専用クロックトレース２１１−２１２は、ＰＬＤ２００の端部２４１に沿った、各ＭＧＴに直接的に接続している。専用クロックトレース２１１−２１２は、共有クロックパッド１−４とＭＧＴとの間に、直接的で高品質な、歪みの少ない経路を提供している。記載の実施例においては、共有クロックパッド１−２（または３−４）は、ＰＬＤ２００の外部にあるソースから、高品質の２．５ボルトの差分クロック信号を受取るよう接続可能である。たとえば、周波数１５６．２５ＭＨｚかつピークピークで４０ピコ秒未満のジッタを有する２．５ボルトの差分クロック信号を、セイコーエプソン株式会社の部品番号ＥＧ２１２１ＣＡとして普通に入手できるクロック発生回路から、共有クロックパッド１−２に与えることができる。この高品質の２．５ボルト差分クロック信号は差分バッファ２０３
に送られる。差分バッファ２０３は、高品質の２．５ボルト差分クロック信号を高品質の２．５ボルトのシングルエンドのクロック信号に変換する。差分バッファ２０３は従来の要素であるが、受取ったクロック信号の電圧レベルを変更せず、また受取ったクロック信号に著しいジッタを付加しない。結果として得られた２．５ボルトのシングルエンドのクロック信号はＰＬＤ２００の端部２４１に沿ったＭＧＴに送られる。差分クロック信号と、対応するシングルエンドのクロック信号とは、同じ名称がつけられることに注意されたい。
【００１６】
記載の例では、汎用クロックパッド５および８は、グローバルクロックルーチング回路のダウンレベルシフタ２２１および２２２にそれぞれ結合される（各クロックパッド１−８は通常のクロックルーチング回路に結合しているが、それらの接続は、明確さを期するため、示していない）。記載の例においては、ダウンレベルシフタ２２１−２２２は、２．５ボルト信号を１．５ボルト信号に変換する。すなわち、ダウンレベルシフタ２２１−２２２はＩ／Ｏ供給電圧レベルの信号をコアロジック供給電圧レベルの信号に変換する。このように、ダウンレベルシフタ２２１および２２２は、受取った２．５ボルトクロック信号の電圧の振れ幅を１．５ボルトレベルに減じる。共有クロックパッド１−４または４個の汎用クロックパッド５−８のいずれも、この態様でダウンレベルシフタに接続することができると理解される。ダウンレベルシフタ２２１および２２２は、デバイスのグローバルルーチングリソースの一部をなすグローバルルーチングトレース２１３および２１４に、それぞれ結合できる。これらのグローバルルーチングトレース２１３および２１４はＰＬＤ２００の端部２４１に沿った各ＭＧＴと接続している。汎用クロックパッド５および８とＭＧＴとの間のルーチング経路の品質は、少なくとも一部は、共有クロックパッド１−４とＭＧＴとの間の専用トレース２１１−２１２の品質ほど高くない。なぜなら、ダウンレベルシフタ２２１−２２２によりジッタが入り、さらにグローバルルーチングトレース２１３−２１４のプログラマブルな性質のためである。記載の実施例においては、汎用クロックパッド５−８はシングルエンドまたは差分基準クロック信号を受取るよう結合可能であり、それによりシステムに柔軟性を与える。汎用クロックパッド５−８に結合したクロック発生回路は、共有クロックパッド１−４に結合したクロック発生回路よりも、典型的に性能が低い（かつ低価格である）。
【００１７】
上述の態様で、端部２４１に沿った各ＭＧＴは、セット２０１のクロックパッドから基準クロック信号を４個まで受取ることができる。記載の実施例では、高品質の２．５ボルト差分基準クロック信号ＲＥＦ＿ＣＬＫ＿２．５ＶとＲＥＦ＿ＣＬＫ２＿２．５Ｖとが、共有クロックパッド１−２および３−４にそれぞれ与えられ、ＭＧＴに送られる。加えて、２．５ボルト基準クロック信号ＩＮＣＬＫ＿２．５ＶとＩＮＣＬＫ２＿２．５Ｖとが、汎用クロックパッド５および８に、それぞれ与えられる。これらの基準クロック信号ＩＮＣＬＫ＿２．５ＶとＩＮＣＬＫ２＿２．５Ｖとは、それぞれダウンレベルシフタ２２１および２２２によって１．５ボルトレベルに変換され、１．５ボルトの基準クロック信号ＲＥＦ＿ＣＬＫ＿１．５ＶおよびＲＥＦ＿ＣＬＫ２＿１．５Ｖがそれぞれ生成される。これらのＲＥＦ＿ＣＬＫ＿１．５ＶおよびＲＥＦ＿ＣＬＫ２＿１．５Ｖ基準クロック信号は、ＰＬＤ２００の端部２４１に沿った各ＭＧＴに与えられる。
【００１８】
上述した、ＰＬＤ２００の端部２４１に沿った構造は、本発明の一実施例においては、反対側のＰＬＤ２００の端部２４２に沿っても繰返される。このように、８個のクロックパッドの第２のセット２０２は４個の共有クロックパッド（専用ルーチングリソースを介して直接的にＭＧＴに接続する）と４個の汎用クロックパッド（グローバルクロックルーチングリソースを介してＭＧＴに接続できる）とを含む。第２のセット２０２内の４個の共有クロックパッドも、グローバルクロックルーチングリソースに接続できることに注意されたい。
【００１９】
ＭＧＴ２１０についてより詳細に説明する。ＭＧＴ２１０について説明するが、ＰＬＤ２００の別のＭＧＴもＭＧＴ２１０と類似または同一であると理解されよう。ＭＧＴ２１０は、毎秒１ギガビット（Ｇｂｐｓ）より速い速度で動作する、外部全二重差分直列チャネル２１５に結合する。記載の例では、直列チャネル２１５はデータ速度３．１２５Ｇｂｐｓで動作する。
【００２０】
図３は、本発明の一実施例におけるＭＧＴ２１０のブロック図である。ＭＧＴ２１０は２つの部分を含む。１つは、物理的媒体アクセス（ＰＭＡ）３０１として知られる高速アナログ並直列・直並列変換器、もう１つは物理的コーディングサブレイヤ（ＰＣＳ）３０２として知られるデジタルな部分である。高速アナログ並直列器・直並列変換器ＰＭＡ３０１は、送信ＰＬＬ３５１、並直列変換器３５２、受信ＰＬＬ３６１、直並列変換器３６２およびパッドＰ１−Ｐ４を含む。記載の実施例においては、ＰＭＡ３０１はさらに、クロックマルチプレクサ回路３０３を含むが、これは、２−１マルチプレクサ３１１−３１３、構成メモリセル３２１、アップレベルシフタ３３１−３３３およびダウンレベルシフタ３４１を含む。ＭＧＴ２１０の多様な要素は、クロックマルチプレクサ３０３以外は、当業者には既知である。たとえば、ある従来のＭＧＴは、「Ｑｕａｄ３．１２５Ｇｂｐｓ直列トランシーバ」として、テキサス  インスツルメンツ（Texas Instruments）、２０００年８月発行、２００１年７月改訂の、部品番号ＴＬＫ３０１４ＳＡのデータシートに記載されている。
【００２１】
クロックマルチプレクサ回路３０３は、ＲＥＦ＿ＣＬＫ＿２．５Ｖクロック信号、ＲＥＦ＿ＣＬＫ２＿２．５Ｖクロック信号、ＲＥＦ＿ＣＬＫ＿１．５Ｖクロック信号およびＲＥＦ＿ＣＬＫ２＿１．５Ｖクロック信号を受取るよう構成される。より具体的には、マルチプレクサ３１１は、専用クロックトレース２１１および２１２からＲＥＦ＿ＣＬＫ＿２．５ＶおよびＲＥＦ＿ＣＬＫ２＿２．５Ｖクロック信号をそれぞれ受取るよう構成される。マルチプレクサ３１２は、クロックルーチング経路２１３および２１４からＲＥＦ＿ＣＬＫ＿１．５ＶおよびＲＥＦ＿ＣＬＫ２＿１．５Ｖクロック信号をそれぞれ受取るよう構成されている。
【００２２】
マルチプレクサ３１１および３１２は、コアロジックファブリック２５０からＰＭＡ３０１へ、ライン３２２で与えられる入力信号である基準クロック選択信号（ＲＥＦ＿ＣＬＫ＿ＳＥＬ）に応答して制御される。コアロジックファブリック２５０は１．５ボルトの信号形式を使用する。したがって、ＲＥＦ＿ＣＬＫ＿ＳＥＬ信号はマルチプレクサ３１２を介して１．５ボルト信号をスイッチングするのに十分である。アップレベルシフタ３３１はＲＥＦ＿ＣＬＫ＿ＳＥＬ信号を２．５ボルトレベルに変換し、それにより、この信号がマルチプレクサ３１１を介して２．５ボルト信号をスイッチングすることを可能にする。
【００２３】
もしＲＥＦ＿ＣＬＫ＿ＳＥＬ信号がロジックハイの「０」値を有する場合、マルチプレクサ３１１および３１２はＲＥＦ＿ＣＬＫ＿２．５ＶおよびＲＥＦ＿ＣＬＫ＿１．５Ｖ信号をそれぞれ通す。反対に、もしＲＥＦ＿ＣＬＫ＿ＳＥＬ信号がロジック「１」値を有する場合、マルチプレクサ３１１および３１２はＲＥＦ＿ＣＬＫ２＿２．５ＶおよびＲＥＦ＿ＣＬＫ２＿１．５Ｖ信号をそれぞれ通す。
【００２４】
マルチプレクサ３１１を通った信号はマルチプレクサ３１３の「１」入力端子に与えられる。マルチプレクサ３１２を通った信号はアップレベルシフタ３３２によって２．５ボルト信号レベルに昇圧され、マルチプレクサ３１３の「０」入力端子に与えられる。
【００２５】
マルチプレクサ３１３は、構成メモリセル３２１に格納された構成データ値（ＲＥＦ＿ＣＬＫ＿Ｖ＿ＳＥＬ）に応答して制御される。構成メモリセル３２１はＰＬＤ２００の設
定メモリアレイの一部である。構成メモリセル３２１はＰＬＤ２００の構成時にロジック「０」またはロジック「１」の設定データ値を格納するようプログラムされる。構成メモリセル３２１に格納されたＲＥＦ＿ＣＬＫ＿Ｖ＿ＳＥＬ信号は、アップレベルシフタ３３３によって２．５ボルトレベルに変換され、それによりＲＥＦ＿ＣＬＫ＿Ｖ＿ＳＥＬは、マルチプレクサ３１３に与えられる２．５ボルト信号の選択を制御することができる。
【００２６】
もしＲＥＦ＿ＣＬＫ＿Ｖ＿ＳＥＬ信号がロジック「０」値を有する場合、マルチプレクサ３１３はマルチプレクサ３１２が送ってきた基準クロック信号（すなわち、ＲＥＦ＿ＣＬＫ＿１．５ＶまたはＲＥＦ＿ＣＬＫ２＿１．５Ｖ）を送る。反対に、もしＲＥＦ＿ＣＬＫ＿Ｖ＿ＳＥＬ信号がロジック「１」値を有する場合、マルチプレクサ３１３はマルチプレクサ３１１が送ってきた基準クロック信号（すなわち、ＲＥＦ＿ＣＬＫ＿２．５ＶまたはＲＥＦ＿ＣＬＫ２＿２．５Ｖ）を送る。マルチプレクサ３１３が送ったクロック信号は、ＰＭＡ３０１を制御する基準クロック信号（ＰＭＡ＿ＲＥＦ＿ＣＬＫ）として使用される。
【００２７】
共有クロックパッド１−４に与えられた高品質の差分クロック信号の１つが選択されると（すなわちＲＥＦ＿ＣＬＫ＿２．５ＶまたはＲＥＦ＿ＣＬＫ２＿２．５Ｖ）、このクロック信号は２個のマルチプレクサ３１１および３１３を通って送られるのみとなることに注意されたい。下記にさらに詳細に記述するが、これらのマルチプレクサ３１１および３１３はこれらクロック信号に著しいジッタを付加しない。結果として、共有クロックパッド１−４に与えられた高品質の差分クロック信号の１つが選択されたときには、ＰＭＡ＿ＲＥＦ＿ＣＬＫ信号は非常に高品質で低ジッタの信号となる。こうして、ＭＧＴ２１０は比較的大きな周波数の帯域幅で動作することが可能になる。もし汎用クロックパッドで受取った汎用クロック信号の１つが選択された場合には（たとえばＩＮＣＬＫ＿２．５ＶまたはＩＮＣＬＫ１＿２．５Ｖ）、選択されたクロック信号はダウンレベルシフタ（たとえばダウンレベルシフタ２２１または２２２）、マルチプレクサ３１２−３１３、およびアップレベルシフタ３３２を介して送られる。この場合、ダウンレベルシフタおよびアップレベルシフタ３３２は、結果として得られるＰＭＡ＿ＲＥＦ＿ＣＬＫ信号にジッタを持ち込む。結果的にＭＧＴ２１０は汎用クロック信号に応答して、より僅かに小さい周波数帯域幅を示す。
【００２８】
汎用クロック信号（ＩＮＣＬＫ＿２．５ＶおよびＩＮＣＬＫ２＿２．５Ｖ）から得られたＰＭＡ＿ＲＥＦ＿ＣＬＫ信号は、クロック信号（ＲＥＦ＿ＣＬＫ＿２．５ＶおよびＲＥＦ＿ＣＬＫ２＿２．５Ｖ信号）から得られたＰＭＡ＿ＲＥＦ＿ＣＬＫ信号と同じ高品質ではないが、クロックマルチプレクサ３０３の構成により、ＰＭＡ＿ＲＥＦ＿ＣＬＫ信号を異なる数種のソースから選択する際には柔軟性が与えられるという利点がある。
【００２９】
マルチプレクサ３１３が与えるＰＭＡ＿ＲＥＦ＿ＣＬＫ信号は送信ＰＬＬ３５１、受信ＰＬＬ３６１およびダウンレベルシフタ３４１に送られる。ダウンレベルシフタ３４１は２．５ボルトのＰＭＡ＿ＲＥＦ＿ＣＬＫ信号を１．５ボルト信号レベルに変換することで、ＰＣＳ３０２を制御するための基準クロック信号（ＰＣＳ＿ＲＥＦ＿ＣＬＫ）を生成する。ＰＣＳ＿ＲＥＦ＿ＣＬＫ信号は、当業者には既知の態様でＰＣＳ３０２を動作するのに使用される。有利なことに、ダウンレベルシフタ３４１は僅かな遅延を付加するので、確実にＰＣＳ＿ＲＥＦ＿ＣＬＫ信号は僅かにＰＭＡ＿ＲＥＦ＿ＣＬＫに遅れることになる。これにより、ＰＣＳ３０２からＰＭＡ３０１へのデータの流れにおいてホールド時間の問題が有利に回避される。
【００３０】
送信ＰＬＬ３５１はＰＭＡ＿ＲＥＦ＿ＣＬＫ信号に応答して直列化クロック信号（ＰＭＡ＿ＳＥＲ＿ＣＬＫ）を生成する。送信ＰＬＬ３５１の使用するフィードバッククロック信号は、明確さを期するため図示していないことに注意されたい。送信ＰＬＬ３５１は、
ＰＭＡ＿ＲＥＦ＿ＣＬＫ信号の周波数のＮ／２倍の周波数を有するＰＭＡ＿ＳＥＲ＿ＣＬＫ信号を生成するよう構成されているが、ここでＮは、コアロジック２５０に結合される入力データバスの幅を示す。記載の実施例ではＮは２０に等しい。このように、２０ビットデータ値がコアロジック２５０からＰＣＳ３０２を介して並直列変換器３５２に与えられる。並直列変換器３５２はこの２０ビットデータ値を直列方式で（２本のライン上の差分データとして）パッドＰ１−Ｐ２に渡す。並直列変換器３５２はデータビットをＰＭＡ＿ＳＥＲ＿ＣＬＫ信号の立上がりエッジおよび立下がりエッジの双方において直列方式で多重化する。本実施例ではＰＭＡ＿ＲＥＦ＿ＣＬＫ信号は周波数１５６．２５ＭＨｚ、ＰＭＡ＿ＳＥＲ＿ＣＬＫは周波数１．５６２５ＧＨｚ（１．１５６．２５ＭＨｚの１０倍）である。したがって、２０ビット幅のデータ値は１５６．２５ＭＨｚの周波数でクロックされた並直列変換器３５２に与えられる。これに応答して、並直列変換器３５２は差分直列データをパッドＰ１−Ｐ２にデータ速度３．１２５Ｇｂｐｓで与える。パッドＰ１−Ｐ２は、ＰＬＤ２００の外部にある全二重直列チャネル２１５に結合される。
【００３１】
パッドＰ３−Ｐ４も直列チャネル２１５に結合される。パッドＰ３−Ｐ４はデータ速度３．１２５Ｇｂｐｓで直列チャネル２１５から差分直列データを受取る。この差分直列データは直並列変換器３６２に与えられる。受信ＰＬＬ３６１は並列化クロック信号（ＰＭＡ＿ＤＥＳ＿ＣＬＫ）を直並列変換器３６２に与える。ＰＭＡ＿ＤＥＳ＿ＣＬＫ信号はＰＭＡ＿ＲＥＦ＿ＣＬＫ信号と周波数が同じである。直並列変換器３６２はＰＭＡ＿ＤＥＳ＿ＣＬＫ信号の周波数で受取った直列データをサンプリングし、それにより２０ビットデータ値を生成する。より具体的には、直並列変換器３６２は３．１２５Ｇｂｐｓ直列データを１５６．２５ＭＨｚ周波数でサンプリングし、それにより２０ビット幅のデータ値のストリームを１５６．２５ＭＨｚで与える。このデータストリームは図示したようにコアロジック２５０に与えられる。
【００３２】
図４は本発明の一実施例におけるマルチプレクサ３１１の回路図である。記載の実施例では、マルチプレクサ３１２および３１３はマルチプレクサ３１１と同一である。マルチプレクサ３１１は、ＮＡＮＤゲート４０１−４０２、パスゲート４０３−４０４およびインバータ４０５を含む。インバータ４０５はＲＥＦ＿ＣＬＫ＿ＳＥＬ信号を受取るよう結合されており、応答してＲＥＦ＿ＣＬＫ＿ＳＥＬ♯信号を与える。ＮＡＮＤゲート４０１はＲＥＦ＿ＣＬＫ２＿２．５Ｖ信号およびＲＥＦ＿ＣＬＫ＿ＳＥＬ信号を受取るよう結合されている。ＮＡＮＤゲート４０２はＲＥＦ＿ＣＬＫ＿２．５Ｖ信号およびＲＥＦ＿ＣＬＫ＿ＳＥＬ♯信号を受取るよう結合されている。ＮＡＮＤゲート４０１および４０２の出力端子は、伝送ゲート４０３および４０４の入力端子にそれぞれ結合されている。伝送ゲート４０３は、ＲＥＦ＿ＣＬＫ＿ＳＥＬ♯信号を受取るよう結合されたｐチャネルトランジスタと、ＲＥＦ＿ＣＬＫ＿ＳＥＬ信号を受取るよう結合されたｎチャネルトランジスタとを含む。伝送ゲート４０４は、ＲＥＦ＿ＣＬＫ＿ＳＥＬ信号を受取るよう結合されたｐチャネルトランジスタと、ＲＥＦ＿ＣＬＫ＿ＳＥＬ♯信号を受取るよう結合されたｎチャネルトランジスタとを含む。ＲＥＦ＿ＣＬＫ＿ＳＥＬ信号は、ＮＡＮＤゲート４０１−４０２のうちのひとつと、対応する伝送ゲート４０３−４０４とをイネーブルする。たとえば、もしＲＥＦ−ＣＬＫ＿ＳＥＬ信号がロジック「０」値を有する場合、ＮＡＮＤゲート４０２および伝送ゲート４０４がイネーブルされ、それにより、ＲＥＦ＿ＣＬＫ＿２．５Ｖ信号を反転したものが出力クロック信号として送られることを可能にする。ロジック「０」のＲＥＦ＿ＣＬＫ＿ＳＥＬ信号はＮＡＮＤゲート４０１をディスエーブルし、それにより、ロジック「０」のＲＥＦ＿ＣＬＫ＿ＳＥＬ信号によって同じくディスエーブルされた伝送ゲート４０３からＲＥＦ＿ＣＬＫ２＿２．５Ｖ信号を有利に分離する。この分離は、ＲＥＦ＿ＣＬＫ２＿２．５Ｖ信号が伝送ゲート４０３を介してＯＵＴＰＵＴクロック信号にジッタを持ち込むのを防止する。結果としてマルチプレクサ３１１は、ＯＵＴＰＵＴクロック信号に著しいジッタを付加することなく、ＲＥＦ＿ＣＬＫ＿２．５Ｖ信号を反転したものを出力クロック信号として送る。マルチプレクサ３１１は、ＲＥＦ＿ＣＬＫ＿Ｓ
ＥＬ信号がロジック「１」値の場合、ＮＡＮＤゲート４０１および伝送ゲート４０３をイネーブルするため（さらにＮＡＮＤゲート４０２および伝送ゲート４０４をディスエーブルするため）、同様の態様で動作する。
【００３３】
いくつかの実施例に関連して本発明を説明したが、本発明は開示した実施例に限定されるものではなく、当業者には明らかである多様な変形が可能であることは理解されよう。したがって、本発明は添付の請求項によってのみ限定されるものである。
【図面の簡単な説明】
【００３４】
【図１】従来のマルチギガビットトランシーバの一部のブロック図である。
【図２】本発明の一実施例による、プログラマブルロジックデバイスのブロック図である。
【図３】本発明の一実施例による、マルチギガビットトランシーバのブロック図である。
【図４】本発明の一実施例による、クロックルーチングマルチプレクサの回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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