(57)【要約】【課題】メモリ回路が記憶するデータパターンに依存せずに、安定して正確にデータ値をセンスすることができる。【解決手段】半導体記憶装置は、ワード線及びビット線に接続されたメモリ素子からデータを読み出すセンスアンプと、第１の電源電圧とセンスアンプの第１の電源中間ノードとの間に接続され、センスアンプの駆動時にオンとなる第１のスイッチ素子と、第２の電源電圧とセンスアンプの第２の電源中間ノードとの間に接続され、センスアンプの駆動時にオンとなる第２のスイッチ素子と、第１及び第２の電源中間ノードを、第１の電源中間ノードの最大値と第２の電源中間ノードの最小値との間の半値レベルにイコライズするイコライザ回路と、第１及び第２の電源中間ノードにそれぞれ接続され、第１及び第２の電源中間ノードを、第１の電源中間ノードの最大値と第２の電源中間ノードの最小値との間の半値レベルに実質的に保持する電圧保持用容量を備える。【選択図】図６
2018073437.tif 000002
【特許請求の範囲】
【請求項１】
ワード線及びビット線に接続されたメモリ素子からデータを読み出すセンスアンプと、
所定の第１の電源電圧と前記センスアンプの第１の電源中間ノードとの間に接続され、前記センスアンプの駆動時にオンとなる第１のスイッチ素子と、
所定の第２の電源電圧と前記センスアンプの第２の電源中間ノードとの間に接続され、前記センスアンプの駆動時にオンとなる第２のスイッチ素子と、
前記第１及び第２の電源中間ノードを、前記第１の電源中間ノードの最大値と前記第２の電源中間ノードの最小値との間の半値レベルにイコライズするイコライザ回路とを備えた半導体記憶装置であって、
前記第１及び第２の電源中間ノードにそれぞれ接続され、前記第１及び第２の電源中間ノードを、前記第１の電源中間ノードの最大値と前記第２の電源中間ノードの最小値との間の半値レベルに実質的に保持する電圧保持用容量を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記電圧保持用容量は、キャパシタ素子で構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記電圧保持用容量は、前記第１の電源電圧と前記第１の電源中間ノードとの間の電源線の寄生容量、及び前記第２の電源電圧と前記第２の電源中間ノードとの間の電源線の寄生容量で構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記電圧保持用容量は、前記第１の電源電圧と前記第１の電源中間ノードとの間の電源線に接続されたトランジスタのゲート容量、及び前記第２の電源電圧と前記第２の電源中間ノードとの間の電源線に接続されたトランジスタのゲート容量で構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記電圧保持用容量は、前記第１及び第２のスイッチ素子を構成するトランジスタの接合容量で構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記電圧保持用容量は、前記イコライザ回路を構成するトランジスタの接合容量で構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記電圧保持用容量は、
（１）キャパシタ素子と、
（２）前記第１の電源電圧と前記第１の電源中間ノードとの間の電源線の寄生容量、及び前記第２の電源電圧と前記第２の電源中間ノードとの間の電源線の寄生容量と、
（３）前記第１の電源電圧と前記第１の電源中間ノードとの間の電源線に接続されたトランジスタのゲート容量、及び前記第２の電源電圧と前記第２の電源中間ノードとの間の電源線に接続されたトランジスタのゲート容量と、
（４）前記第１及び第２のスイッチ素子を構成するトランジスタの接合容量と、
（５）前記イコライザ回路を構成するトランジスタの接合容量と、
のうちの少なくとも２つで構成されたことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体記憶装置に関する。
【背景技術】
【０００２】
図１は従来例に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図であり、図２は図１のメモリ回路の動作を示すタイミングチャートである。図１において、従来例に係るメモリ回路は、所定のデータ値を記憶するメモリセルＭＣと、前記メモリセルＭＣに一対のビット線ＢＬＴ，ＢＬＢを介して接続され、メモリセルＭＣからデータをセンスするセンスアンプ（ＳＡ）１とを備えて構成される。
【０００３】
メモリセルＭＣは、メモリ素子を構成するメモリキャパシタＣｃｅｌｌと、選択用ＭＯＳトランジスタＱ１０とを備える。メモリキャパシタＣｃｅｌｌの一端はストレージノードＮｓを介してＭＯＳトランジスタＱ１０のソースに接続され、その他端は所定の電圧ＶＣＰに接続される。ＭＯＳトランジスタＱ１０のゲートはワード線ＷＬに接続され、そのドレインは例えばビット線ＢＬＢに接続される。ここで、ＳＤＲＡＭのメモリ回路において、複数のメモリセルＭＣがワード線ＷＬの方向、及びビット線ＢＬＴ，ＢＬＢの方向で、格子形状で配置されている。
【０００４】
センスアンプ１は、ＭＯＳトランジスタＱ１，Ｑ２からなる第１のＣＭＯＳインバータと、ＭＯＳトランジスタＱ３，Ｑ４からなる第２のＣＭＯＳインバータとが正帰還ループのフリップフロップを構成するように接続されて形成される。ＭＯＳトランジスタＱ１，Ｑ３の各ソースは電源中間ノードＰ１で接続され、電源中間ノードＰ１はセンス駆動信号Ｓ１でオン又はオフされるスイッチ素子であるＭＯＳトランジスタＱ５を介して、アレイ電圧ＶＡＲＡＹを発生する電圧発生器２に接続される。また、ＭＯＳトランジスタＱ２，Ｑ４の各ソースは電源中間ノードＰ２で接続され、電源中間ノードＰ２はセンス駆動信号Ｓ２（センス駆動信号Ｓ１の反転信号）でオン又はオフされるスイッチ素子であるＭＯＳトランジスタＱ６を介して接地電位ＶＳＳで接地される。さらに、センスアンプ１は、電源中間ノードＰ１，Ｐ２をスタンバイ時に、イコライズ信号ＶＥＱに基づいて、電源中間ノードＰ１，Ｐ２をアレイ電圧ＶＡＲＡＹの半値電圧ＶＢＬにイコライズするイコライザ回路３を備える。ここで、センスアンプ１は、センス駆動信号Ｓ１，Ｓ２に基づいてＭＯＳトランジスタＱ５，Ｑ６がオンされるときに駆動される。
【０００５】
以上のように構成されたセンスアンプ回路においては、図２に示すように、イコライズ状態が解除された時刻ｔ１，ｔ３（ＶＥＱ＝Ｌレベル）の後、ワード線電圧ＶＷＬにより選択用ＭＯＳトランジスタＱ１０をオンしてメモリセルＭＣを選択し、メモリキャパシタＣｃｅｌｌのデータ値に対応するストレージノードＮｓの電圧ＶｓをＭＯＳトランジスタＱ１０を介して例えばビット線ＢＬＢに伝搬させ、その後、時刻ｔ２，ｔ４でＭＯＳトランジスタＱ５，Ｑ６をオンさせてセンスアンプ１を活性化して、センスアンプ１がビット線ＢＬＢに伝搬したデータ値の電圧ＶＢＬＢを増幅する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−０２１１６７号公報
【特許文献２】特開２０００−０２１１７０号公報
【特許文献３】米国特許第６１６３４９３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
昨今、大容量化とコスト低減を目的としたチップサイズ縮小のため、前記従来例で紹介したセンスアンプ１のトランジスタについても微細化が進み、トランジスタ特性がインバランスな組み合わせのセンスアンプ１が目立つようになってきた。このとき、ビット線ＢＬＢ，ＢＬＴに選択用ＭＯＳトランジスタＱ１０を介して出力されるメモリセルＭＣの微小電圧ΔＶがセンスアンプ１内のＭＯＳトランジスタＱ１〜Ｑ４を介して電源中間ノードＰ１，Ｐ２に与えるノイズの影響が無視できないものとなってきている。この微小電圧ΔＶは、図２の時刻ｔ１から時刻ｔ２まで、もしくは、時刻ｔ３から時刻ｔ４までの、電源中間ノードＰ１，Ｐ２がフローティング状態である時間期間（以下、フローティング期間という。）Ｔｆにおいて発生している。
【０００８】
すなわち、微小電圧ΔＶが発生する電圧方向が大部分のビット線ＢＬＴ，ＢＬＢで一致すると、このビット線電圧ＶＢＬＴ，ＶＢＬＢの変動がセンスアンプ１のＭＯＳトランジスタＱ１〜Ｑ４を介してその電源中間ノードＰ１，Ｐ２にノイズとして伝搬して電源中間ノードのレベルを変化させてしまう。この変化した状態からデータの読み出しが開始されることで、センスマージンが悪化し、インバランスなセンスアンプ１で読み出し不良となってしまうケースがデータパターンに依存して発生するという問題点があった。
【０００９】
本発明の目的は以上の問題点を解決し、メモリ回路が記憶するデータパターンに依存せずに、従来技術に比較して安定して正確にデータ値をセンスすることができるセンスアンプを備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体記憶装置は、
ワード線及びビット線に接続されたメモリ素子からデータを読み出すセンスアンプと、
所定の第１の電源電圧と前記センスアンプの第１の電源中間ノードとの間に接続され、前記センスアンプの駆動時にオンとなる第１のスイッチ素子と、
所定の第２の電源電圧と前記センスアンプの第２の電源中間ノードとの間に接続され、前記センスアンプの駆動時にオンとなる第２のスイッチ素子と、
前記第１及び第２の電源中間ノードを、前記第１の電源中間ノードの最大値と前記第２の電源中間ノードの最小値との間の半値レベルにイコライズするイコライザ回路とを備えた半導体記憶装置であって、
前記第１及び第２の電源中間ノードにそれぞれ接続され、前記第１及び第２の電源中間ノードを、前記第１の電源中間ノードの最大値と前記第２の電源中間ノードの最小値との間の半値レベルに実質的に保持する電圧保持用容量を備えたことを特徴とする。
【００１１】
前記半導体記憶装置において、前記電圧保持用容量は、キャパシタ素子で構成されたことを特徴とする。
【００１２】
また、前記半導体記憶装置において、前記電圧保持用容量は、前記第１の電源電圧と前記第１の電源中間ノードとの間の電源線の寄生容量、及び前記第２の電源電圧と前記第２の電源中間ノードとの間の電源線の寄生容量で構成されたことを特徴とする。
【００１３】
さらに、前記半導体記憶装置において、前記電圧保持用容量は、前記第１の電源電圧と前記第１の電源中間ノードとの間の電源線に接続されたトランジスタのゲート容量、及び前記第２の電源電圧と前記第２の電源中間ノードとの間の電源線に接続されたトランジスタのゲート容量で構成されたことを特徴とする。
【００１４】
またさらに、前記半導体記憶装置において、前記電圧保持用容量は、前記第１及び第２のスイッチ素子を構成するトランジスタの接合容量で構成されたことを特徴とする。
【００１５】
またさらに、前記半導体記憶装置において、前記電圧保持用容量は、前記イコライザ回路を構成するトランジスタの接合容量で構成されたことを特徴とする。
【００１６】
また、前記半導体記憶装置において、
前記電圧保持用容量は、
（１）キャパシタ素子と、
（２）前記第１の電源電圧と前記第１の電源中間ノードとの間の電源線の寄生容量、及び前記第２の電源電圧と前記第２の電源中間ノードとの間の電源線の寄生容量と、
（３）前記第１の電源電圧と前記第１の電源中間ノードとの間の電源線に接続されたトランジスタのゲート容量、及び前記第２の電源電圧と前記第２の電源中間ノードとの間の電源線に接続されたトランジスタのゲート容量と、
（４）前記第１及び第２のスイッチ素子を構成するトランジスタの接合容量と、
（５）前記イコライザ回路を構成するトランジスタの接合容量と、
のうちの少なくとも２つで構成されたことを特徴とする。
【発明の効果】
【００１７】
従って、本発明に係る半導体記憶装置によれば、前記第１及び第２の電源中間ノードにノイズの影響を抑制できる程度の電圧保持用容量を付加することで、データパターン依存性が軽減されて歩留りを向上させることができ、しかも、テストパターンの簡略化によるテストコスト低下によりコスト削減を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】従来例に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。
【図２】図１のメモリ回路の動作を示すタイミングチャートである。
【図３Ａ】図１のメモリ回路において、互いに隣接する複数対のビット線ＢＬＴ，ＢＬＢに接続された複数のメモリセルＭＣにデータ「０」とデータ「１」とが交互に記憶されているケース１における各一対のビット線ＢＬＴ，ＢＬＢの状態を示すブロック図である。
【図３Ｂ】図３Ａのケース１においてメモリセルＭＣからデータ「１」を読み出すセンスアンプ１内のＭＯＳトランジスタＱ１，Ｑ２のカップリングを示す回路図である。
【図３Ｃ】図３Ａのケース１においてメモリセルＭＣからデータ「０」を読み出すセンスアンプ１内のＭＯＳトランジスタＱ１，Ｑ２のカップリングを示す回路図である。
【図３Ｄ】図３Ａのケース１におけるメモリ回路の動作を示すタイミングチャートである。
【図４Ａ】図１のメモリ回路において、互いに隣接する複数対のビット線ＢＬＴ，ＢＬＢに接続されたすべてのメモリセルＭＣにデータ「０」が記憶されているケース２における各一対のビット線ＢＬＴ，ＢＬＢの状態を示すブロック図である。
【図４Ｂ】図４Ａのケース２においてメモリセルＭＣからデータ「０」を読み出すセンスアンプ１内のＭＯＳトランジスタＱ１，Ｑ２のカップリングを示す回路図である。
【図４Ｃ】図４Ａのケース２におけるメモリ回路の動作を示すタイミングチャートである。
【図５Ａ】図１のメモリ回路において、互いに隣接する複数対のビット線ＢＬＴ，ＢＬＢに接続されたすべてのメモリセルＭＣにデータ「１」が記憶されているケース２における各一対のビット線ＢＬＴ，ＢＬＢの状態を示すブロック図である。
【図５Ｂ】図５Ａのケース３においてメモリセルＭＣからデータ「１」を読み出すセンスアンプ１内のＭＯＳトランジスタＱ１，Ｑ２のカップリングを示す回路図である。
【図５Ｃ】図５Ａのケース３におけるメモリ回路の動作を示すタイミングチャートである。
【図６】実施形態に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。
【図７】変形例１に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。
【図８】変形例２に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。
【図９】変形例３に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。
【図１０】変形例４に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。
【図１１】図１０のイコライザ回路３Ａの構成例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、比較例及び本発明に係る実施形態について図面を参照して説明する。なお、以下の実施形態及び変形例において、同様の構成要素については同一の符号を付している。
【００２０】
本発明に係る実施形態は、電位差を読み出すメモリ回路を有する半導体記憶装置に関し、共通化されたセンスアンプ１の電源中間ノードＰ１，Ｐ２に対するノイズ低減により、読み出しマージンを改善することを特徴としている。
【００２１】
比較例．
まず、比較例において、図３Ａ〜図５Ｃを参照して、メモリセルＭＣに記憶されるデータ値のデータパターンに依存して読み出し電圧にどのような影響があるかを３つのケース１〜３に分けて、以下に詳述する。
【００２２】
ケース１．
図３Ａは図１のメモリ回路において、互いに隣接する複数対のビット線ＢＬＴ，ＢＬＢに接続された複数のメモリセルＭＣにデータ「０」とデータ「１」とが交互に記憶されているケース１における各一対のビット線ＢＬＴ，ＢＬＢの状態を示すブロック図である。また、図３Ｂは図３Ａのケース１においてメモリセルＭＣからデータ「１」を読み出すセンスアンプ１内のＭＯＳトランジスタＱ１，Ｑ２のカップリングを示す回路図であり、図３Ｃは図３Ａのケース１においてメモリセルＭＣからデータ「０」を読み出すセンスアンプ１内のＭＯＳトランジスタＱ１，Ｑ２のカップリングを示す回路図である。さらに、図３Ｄは図３Ａのケース１におけるメモリ回路の動作を示すタイミングチャートである。なお、図３Ｄにおいて、ＶＢＬＢ＜１＞はデータ「１」のときのビット線電圧ＶＢＬＢであり、ＶＢＬＢ＜０＞はデータ「０」のときのビット線電圧ＶＢＬＢであり、以下の図面においても同様である。
【００２３】
図３Ａのケース１は、複数のメモリセルＭＣに記憶されるデータパターンのうちのデータ「０」と「１」の確率が実質的に同一の５０％の場合である。ここで、メモリセルＭＣからデータ「１」を読み出すセンスアンプ１においては、図３Ｂに示すように、ＭＯＳトランジスタＱ１のゲートからソースの方向にカップリング２１が発生し、ＭＯＳトランジスタＱ２のゲートからソースの方向にカップリング２２が発生する。これに対して、メモリセルＭＣからデータ「０」を読み出すセンスアンプ１においては、図３Ｃに示すように、ＭＯＳトランジスタＱ１のソースからゲートの方向にカップリング２３が発生し、ＭＯＳトランジスタＱ２のソースからゲートの方向にカップリング２４が発生する。従って、ケース１は、データ「０」と「１」の確率が実質的に同一の５０％の場合であり、図３Ｄに示すように、データ「０」のカップリング２３，２４の影響はデータ「１」のカップリング２１，２２の影響でキャンセルされるので、電源中間ノードＰ１，Ｐ２の電圧ＶＰ１，ＶＰ２はフローティング期間Ｔｆにおいて、電圧ＶＰ１の最大値と電圧ＶＰ２の最小値の間の半値レベルＶｈに保持される。
【００２４】
ケース２．
図４Ａは図１のメモリ回路において、互いに隣接する複数対のビット線ＢＬＴ，ＢＬＢに接続されたすべてのメモリセルＭＣにデータ「０」が記憶されているケース２における各一対のビット線ＢＬＴ，ＢＬＢの状態を示すブロック図である。また、図４Ｂは図４Ａのケース２においてメモリセルＭＣからデータ「０」を読み出すセンスアンプ１内のＭＯＳトランジスタＱ１，Ｑ２のカップリングを示す回路図であり、図４Ｃは図４Ａのケース２におけるメモリ回路の動作を示すタイミングチャートである。
【００２５】
図４Ａのケース２は、複数のメモリセルＭＣに記憶されるデータパターンのうちのデータ「０」の確率が１００％の場合である。ここで、メモリセルＭＣからデータ「０」を読み出すセンスアンプ１においては、図４Ｂに示すように、ＭＯＳトランジスタＱ１のソースからゲートの方向にカップリング２３が発生し、ＭＯＳトランジスタＱ２のソースからゲートの方向にカップリング２４が発生する。従って、ケース２では、データ「０」のカップリング２３，２４により、図４Ｃに示すように、電源中間ノードＰ１，Ｐ２の電圧ＶＰ１，ＶＰ２はフローティング期間Ｔｆにおいて半値レベルＶｈから微小電圧ΔＶｐだけ低下する。
【００２６】
ケース３．
図５Ａは図１のメモリ回路において、互いに隣接する複数対のビット線ＢＬＴ，ＢＬＢに接続されたすべてのメモリセルＭＣにデータ「１」が記憶されているケース２における各一対のビット線ＢＬＴ，ＢＬＢの状態を示すブロック図である。また、図５Ｂは図５Ａのケース３においてメモリセルＭＣからデータ「１」を読み出すセンスアンプ１内のＭＯＳトランジスタＱ１，Ｑ２のカップリングを示す回路図であり、図５Ｃは図５Ａのケース３におけるメモリ回路の動作を示すタイミングチャートである。
【００２７】
図５Ａのケース３は、複数のメモリセルＭＣに記憶されるデータパターンのうちのデータ「１」の確率が１００％の場合である。ここで、メモリセルＭＣからデータ「１」を読み出すセンスアンプ１においては、図５Ｂに示すように、ＭＯＳトランジスタＱ１のゲートからソースの方向にカップリング２１が発生し、ＭＯＳトランジスタＱ２のゲートからソースの方向にカップリング２２が発生する。従って、ケース３では、データ「１」のカップリング２１，２２により、図５Ｃに示すように、電源中間ノードＰ１，Ｐ２の電圧ＶＰ１，ＶＰ２はフローティング期間Ｔｆにおいて半値レベルＶｈから微小電圧ΔＶｐだけ上昇する。
【００２８】
以上説明したように、本発明者は、以下の知見を得た。
（１）従来例を参照して上述した微小電圧ΔＶが発生する電圧方向が大部分のビット線ＢＬＴ，ＢＬＢで一致すると、このビット線電圧ＶＢＬＴ，ＶＢＬＢの変動がセンスアンプ１のＭＯＳトランジスタＱ１〜Ｑ４を介してその電源中間ノードＰ１，Ｐ２に上記微小電圧ΔＶｐであるノイズとして伝搬して電源中間ノードＰ１，Ｐ２のレベルを変化させてしまう。
（２）この変化した状態からデータの読み出しが開始されることで、センスマージンが悪化し、インバランスなセンスアンプ１で読み出し不良となってしまうケースがデータパターンに依存して発生するという問題点があった。
【００２９】
本発明者は、前記問題点を解決するために、以下の実施形態及び変形例を考案した。
【００３０】
実施形態．
図６は実施形態に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。図６において、実施形態に係るＳＤＲＡＭのメモリ回路は、図１の従来例に係るＳＤＲＡＭのメモリ回路に比較して、電源中間ノードＰ１，Ｐ２にそれぞれ、電圧保持用キャパシタ素子Ｃ１，Ｃ２を接続したことを特徴としている。
【００３１】
図６において、実施形態に係るメモリ回路は、所定のデータ値を記憶するメモリセルＭＣと、前記メモリセルＭＣに一対のビット線ＢＬＴ，ＢＬＢを介して接続され、メモリセルＭＣからデータをセンスするセンスアンプ（ＳＡ）１とを備えて構成される。
【００３２】
メモリセルＭＣは、メモリ素子を構成するメモリキャパシタＣｃｅｌｌと、選択用ＭＯＳトランジスタＱ１０とを備える。メモリキャパシタＣｃｅｌｌの一端はストレージノードＮｓを介してＭＯＳトランジスタＱ１０のソースに接続され、その他端は所定の電圧ＶＣＰに接続される。ＭＯＳトランジスタＱ１０のゲートはワード線ＷＬに接続され、そのドレインは例えばビット線ＢＬＢに接続される。ここで、ＳＤＲＡＭのメモリ回路において、複数のメモリセルＭＣがワード線ＷＬの方法、及びビット線ＢＬＴ，ＢＬＢの方向で格子形状で配置されている。
【００３３】
センスアンプ１は、ＭＯＳトランジスタＱ１，Ｑ２からなる第１のＣＭＯＳインバータと、ＭＯＳトランジスタＱ３，Ｑ４からなる第２のＣＭＯＳインバータとが正帰還ループのフリップフロップを構成するように接続されて形成される。ＭＯＳトランジスタＱ１，Ｑ３の各ソースは電源中間ノードＰ１で接続され、電源中間ノードＰ１はセンス駆動信号Ｓ１でオン又はオフされるスイッチ素子であるＭＯＳトランジスタＱ５を介して、アレイ電圧ＶＡＲＡＹを発生する電圧発生器２に接続される。また、ＭＯＳトランジスタＱ２，Ｑ４の各ソースは電源中間ノードＰ２で接続され、電源中間ノードＰ２はセンス駆動信号Ｓ２（センス駆動信号Ｓ１の反転信号）でオン又はオフされるスイッチ素子であるＭＯＳトランジスタＱ６を介して接地電位ＶＳＳで接地される。さらに、センスアンプ１は、電源中間ノードＰ１，Ｐ２をスタンバイ時に、イコライズ信号ＶＥＱに基づいてアレイ電圧ＶＡＲＡＹの半値電圧ＶＢＬにイコライズするイコライザ回路３を備える。ここで、センスアンプ１は、センス駆動信号Ｓ１，Ｓ２に基づいてＭＯＳトランジスタＱ５，Ｑ６がオンされるときに駆動される。
【００３４】
実施形態では、電源中間ノードＰ１，Ｐ２にそれぞれ、電圧保持用キャパシタ素子Ｃ１，Ｃ２の一端を接続される。ここで、キャパシタ素子Ｃ１，Ｃ２の他端は接地される。ここで、キャパシタ素子Ｃ１，Ｃ２の他端は例えばアレイ電圧ＶＡＲＡＹ又は電圧ＶＢＬなどの固定電圧に接続してもよい。なお、電圧保持用キャパシタ素子Ｃ１，Ｃ２の容量値は、所定の過剰値以上の容量に設定した場合、センスアンプ１のセンス動作が遅くなる要因になるので、適切な容量値に設定することが好ましい。ここで、電圧保持用キャパシタ素子Ｃ１，Ｃ２の容量値は、例えば電源中間ノードＰ１，Ｐ２に接続される複数のセンスアンプ１の総ゲート容量値の１０倍程度に設定することにより、微小電圧ΔＶｐの影響を１／１０に軽減させることができる。
【００３５】
以上のように構成された実施形態に係るメモリ回路では、電源中間ノードＰ１，Ｐ２に電圧保持用キャパシタ素子Ｃ１，Ｃ２を接続することで、ワード線ＷＬの選択後にビット線ＢＬＢ，ＢＬＴに出力される微小電圧ΔＶのノイズの影響が電源中間ノードＰ１，Ｐ２に与える微小電圧ΔＶｐの影響は抑制され、微小電圧ΔＶの向きが片方に偏った場合でもインバランスなＭＯＳトランジスタＱ１〜Ｑ４の組み合わせの複数のセンスアンプ１において正常に読み出しできる状態を維持できるようになる。これにより、複数のセンスアンプ１を有するメモリ回路の半導体記憶装置の歩留りを従来例に比較して向上できる。また、テストパターンの簡略化によるテストコスト低下によりコスト削減を得ることができる。
【００３６】
変形例１．
図７は変形例１に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。図７において、変形例１に係るＳＤＲＡＭのメモリ回路は、図６の実施形態に係るＳＤＲＡＭのメモリ回路に比較して、電圧保持用キャパシタ素子Ｃ１，Ｃ２に代えてそれぞれ、電源中間ノードＰ１とＭＯＳトランジスタＱ５のドレインとの間の電源線の寄生容量Ｃ１Ｐ、及び、電源中間ノードＰ２とＭＯＳトランジスタＱ６のドレインとの間の電源線の寄生容量Ｃ２Ｐで、電圧保持用キャパシタ素子Ｃ１，Ｃ２の機能を実現したことを特徴とする。
【００３７】
以上のように構成された変形例１に係るメモリ回路では、電源中間ノードＰ１，Ｐ２に寄生容量Ｃ１Ｐ，Ｃ２Ｐを接続することで、実施形態と同様の作用効果を有する。
【００３８】
変形例２．
図８は変形例２に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。図８において、変形例２に係るＳＤＲＡＭのメモリ回路は、図６の実施形態に係るＳＤＲＡＭのメモリ回路に比較して、電圧保持用キャパシタ素子Ｃ１，Ｃ２に代えてそれぞれ、電源中間ノードＰ１とＭＯＳトランジスタＱ５のドレインとの間の電源線に接続されたＭＯＳトランジスタＱ１１のゲート・ソース間容量、及び、電源中間ノードＰ２とＭＯＳトランジスタＱ６のドレインとの間の電源線に接続されたＭＯＳトランジスタＱ１２のゲート・ソース間容量で、電圧保持用キャパシタ素子Ｃ１，Ｃ２の機能を実現したことを特徴とする。なお、ＰチャネルＭＯＳトランジスタＱ１１のドレイン及びソースは互いに接続されて、例えばアレイ電圧ＶＡＲＡＹ又は電源電圧ＶＤＤに接続される。また、ＮチャネルＭＯＳトランジスタＱ１２のドレイン及びソースは互いに接続されて、例えば接地電位ＶＳＳ又は電源電圧ＶＢＢに接続される。
【００３９】
以上のように構成された変形例２に係るメモリ回路では、電源中間ノードＰ１，Ｐ２にＭＯＳトランジスタＱ１１，Ｑ１２のゲート容量を接続することで、実施形態と同様の作用効果を有する。
【００４０】
変形例３．
図９は変形例３に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図である。図９において、変形例３に係るＳＤＲＡＭのメモリ回路は、図６の実施形態に係るＳＤＲＡＭのメモリ回路に比較して、電圧保持用キャパシタ素子Ｃ１，Ｃ２に代えてそれぞれ、センスアンプ１に接続されるＭＯＳトランジスタＱ５Ａ，Ｑ６Ａの接合容量を、例えばトランジスタサイズを大きくすることで従来例に比較して増大させて、電圧保持用キャパシタ素子Ｃ１，Ｃ２の機能を実現したことを特徴とする。
【００４１】
以上のように構成された変形例３に係るメモリ回路では、センスアンプ１に接続されるＭＯＳトランジスタＱ５Ａ，Ｑ６Ａの接合容量を従来例に比較して増大させることで、実施形態と同様の作用効果を有する。
【００４２】
変形例４．
図１０は変形例４に係るＳＤＲＡＭのメモリ回路の構成例を示す回路図であり、図１１は図１０のイコライザ回路３Ａの構成例を示す回路図である。図１０において、変形例４に係るＳＤＲＡＭのメモリ回路は、図６の実施形態に係るＳＤＲＡＭのメモリ回路に比較して、電圧保持用キャパシタ素子Ｃ１，Ｃ２に代えてそれぞれ、イコライザ回路３Ａを構成するＭＯＳトランジスタＱ２２，Ｑ２３の接合容量を、例えばトランジスタサイズを大きくすることで従来例に比較して増大させて、電圧保持用キャパシタ素子Ｃ１，Ｃ２の機能を実現したことを特徴とする。
【００４３】
図１１において、イコライザ回路３ＡはＭＯＳトランジスタＱ２１〜Ｑ２３を備えて構成される。イコライズ信号ＶＥＱはＭＯＳトランジスタＱ２１〜Ｑ２３の各ゲートに印加される。ＭＯＳトランジスタＱ２１及びＱ２２の各ドレインは電源中間ノードＰ１に接続され、ＭＯＳトランジスタＱ２１及びＱ２３の各ソースは電源中間ノードＰ２に接続され、ＭＯＳトランジスタＱ２１のソース及びＭＯＳトランジスタＱ２２のドレインは所定の電源電圧ＶＰＣに接続される。イコライザ回路３Ａはイコライズ信号ＶＥＱに基づいて、電源中間ノードＰ１，Ｐ２をアレイ電圧ＶＡＲＡＹの半値電圧ＶＢＬにイコライズする。
【００４４】
ここで、イコライザ回路３Ａを構成するＭＯＳトランジスタＱ２２，Ｑ２３の接合容量を、例えばトランジスタサイズを大きくすることで従来例に比較して増大させて、電圧保持用キャパシタ素子Ｃ１，Ｃ２の機能を実現する。
【００４５】
以上のように構成された変形例４に係るメモリ回路では、イコライザ回路３Ａを構成するＭＯＳトランジスタＱ２２，Ｑ２３の接合容量を従来例に比較して増大させることで、実施形態と同様の作用効果を有する。
【００４６】
他の変形例．
以上の実施形態又は各変形例に係る電圧保持用容量の実現方法を組み合わせてもよい。すなわち、実施形態、各変形例の各容量のうちの少なくとも２つの並列容量により、電圧保持用容量を実現してもよい。ただし、電圧保持用容量の容量値は、所定の過剰値以上の容量に設定した場合、センスアンプ１のセンス動作が遅くなる要因になるので、適切な容量値に設定することが好ましい。ここで、電圧保持用容量の容量値は、例えば電源中間ノードＰ１，Ｐ２に接続される複数のセンスアンプ１の総ゲート容量値の１０倍程度に設定することにより、微小電圧ΔＶｐの影響を１／１０に軽減させることができる。これにより、ワード線ＷＬの選択後にビット線ＢＬＢ，ＢＬＴに出力される微小電圧ΔＶのノイズの影響が電源中間ノードＰ１，Ｐ２に与える微小電圧ΔＶｐの影響は抑制され、微小電圧ΔＶの向きが片方に偏った場合でもインバランスなＭＯＳトランジスタＱ１〜Ｑ４の組み合わせの複数のセンスアンプ１において正常に読み出しできる状態を維持できるようになる。これにより、複数のセンスアンプ１を有するメモリ回路の半導体記憶装置の歩留りを従来例に比較して向上できる。また、テストパターンの簡略化によるテストコスト低下によりコスト削減を得ることができる。
【００４７】
以上の実施形態又は各変形例に係るメモリ回路において、ＭＯＳトランジスタＱ６のソースは接地電位ＶＳＳに接続されているが、本発明はこれに限らず、接地電位ＶＳＳとは異なり、アレイ電圧ＶＡＲＡＹよりも低い所定の別の電源電圧に接続されてもよい。
【００４８】
本実施形態と特許文献１〜３との間の相違点．
（１）特許文献１においては、ビット線プリチャージ電圧を安定化し、ハイレベルデータに対するセンスアンプのマージンを確保し、ハイレベルデータを正確に読み出すことのできる低消費電力の半導体記憶装置を提供する。この目的を達成するために、Ｎチャネルトランジスタを電圧レギュレータとして用いて、ＤＲＡＭコア内の複数のセンスアンプの電源電圧を供給するセンスアンプ専用の電源回路を有するＳＤＲＡＭは、複数のセンスアンプの電源電圧の上昇を防止し、電源電圧を所定値に保つリーク回路を有することを特徴としている。
【００４９】
しかしながら、本実施形態に係る、センスアンプ回路におけるセンス読み出しマージンのデータパターンの依存性を改善するために、キャパシタ素子Ｃ１，Ｃ２等を設けることは特許文献１において開示も示唆もない。
【００５０】
（２）特許文献２及び３においては、ライトドライバ、Ｇ−Ｉ／Ｏ線プリチャージ回路の動作によってセンスアンプ、周辺回路が影響を受けることのない半導体集積回路装置を提供する。この目的を達成するために、ＤＲＡＭ内部に、第１の外部電源電圧を受けて内部電源電圧Ｖｃｃ１を発生する第１の内部電源回路、および第２の外部電源電圧を受けて内部電源電圧Ｖｃｃ２を発生する第２の内部電源回路とを設ける。センスアンプは内部電源電圧Ｖｃｃ１により動作し、ライトドライバ、Ｇ−Ｉ／Ｏ線プリチャージ回路は内部電源電圧Ｖｃｃ２により動作し、周辺回路は外部電源電圧により動作することを特徴としている。
【００５１】
しかしながら、本実施形態に係る、センスアンプ回路におけるセンス読み出しマージンのデータパターンの依存性を改善するために、キャパシタ素子Ｃ１，Ｃ２等を設けることは特許文献２及び３において開示も示唆もない。
【産業上の利用可能性】
【００５２】
本発明に係る半導体記憶装置は、ＳＤＲＡＭに限らず、例えばフラッシュメモリ、ＳＲＡＭなどの他の種類の半導体記憶装置に適用できる。
【符号の説明】
【００５３】
１…センスアンプ、
２…電圧発生器、
３，３Ａ…イコライザ回路、
２１〜２４…カップリング、
ＢＬＢ，ＢＬＴ…ビット線、
Ｃ１，Ｃ２…キャパシタ素子、
Ｃ１Ｐ，Ｃ２Ｐ…寄生容量、
Ｃｃｅｌｌ…メモリキャパシタ、
ＭＣ…メモリセル、
Ｎｓ…ストレージノード、
Ｐ１，Ｐ２…ノード、
Ｑ１〜Ｑ２３，Ｑ５Ａ，Ｑ６Ａ…ＭＯＳトランジスタ、
ＷＬ…ワード線。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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