(57)【要約】本発明は、差動リング発振器段に関し、前記差動リング発振器段は、第１入力（IN+）及び反転第２入力（IN-）並びに第１出力及び反転第２出力を持つ差動遅延手段（Q1, Q2）と、前記遅延手段（Q1, Q2）の前記第１出力に接続された入力を持つ第１出力バッファ手段（34a）と、前記遅延手段の前記第２出力に接続された入力を持つ第２出力バッファ手段（34b）とを有し、更に、前記第１出力バッファ手段（34a）の出力（OUT+）に接続され、前記遅延手段（Q1, Q2）の前記第２出力からの信号によって制御される第１制御可能電流源手段（M6）と、前記第２出力バッファ手段（34b）の出力（OUT-）に接続され、前記遅延手段（Q1, Q2）の前記第１出力からの信号によって制御される第２制御可能電流源手段（M5）とを有し、前記制御可能電流源手段（M5, M6）は、動作範囲内で電流の波形が、前記遅延手段（Q1, Q2）の前記出力からの信号の波形に本質的に比例するように、前記出力バッファ手段（34a, 34b）の前記出力（OUT+, OUT-）に電流を供給する。
2005500781.tif 000002
【特許請求の範囲】
【請求項１】
第１入力及び反転第２入力並びに第１出力及び反転第２出力を持つ差動遅延手段と、
前記遅延手段の前記第１出力に接続された入力を持つ第１出力バッファ手段と、
前記遅延手段の前記第２出力に接続された入力を持つ第２出力バッファ手段と、
を有する差動リング発振器段であって、
前記差動リング発振器段が、
前記第１出力バッファ手段の出力に接続され、前記遅延手段の前記第２出力からの信号によって制御される第１制御可能電流源手段と、
前記第２出力バッファ手段の出力に接続され、前記遅延手段の前記第１出力からの信号によって制御される第２制御可能電流源手段と、
を有し、
前記制御可能電流源手段は、動作範囲内で電流の波形が、前記遅延手段の前記出力からの前記信号の波形に本質的に比例するように、前記出力バッファ手段の前記出力に電流を供給する、
ことを特徴とする差動リング発振器段。
【請求項２】
前記第１制御可能電流源は、前記遅延手段の前記第２出力に接続されたベースと、所定の電位を印加されたエミッタと、前記第１出力バッファ手段の前記出力に接続されたコレクタとを持つトランジスタ、好ましくはＭＯＳトランジスタを有することを特徴とする、請求項１に記載の差動リング発振器段。
【請求項３】
前記第２制御可能電流源は、前記遅延手段の前記第１出力に接続されたベースと、所定の電位を印加されたエミッタと、前記第２出力バッファ手段の前記出力に接続されたコレクタとを持つトランジスタ、好ましくはＭＯＳトランジスタを有することを特徴とする、請求項１又は２に記載の差動リング発振器段。
【請求項４】
前記所定の電位がゼロ（アース）である、請求項２又は３に記載の差動リング発振器段。
【請求項５】
請求項１ないし４の少なくとも何れか一項に記載の少なくとも１つの差動リング発振器段を有するリング発振器。
【請求項６】
請求項５に記載の発振器を有するクロックリカバリ回路。
【請求項７】
請求項５に記載の少なくとも１つの発振器を含み、周波数同期ループ及び位相同期ループの両方の一部である制御可能発振器手段を有する、請求項６に記載のクロックリカバリ回路。
【請求項８】
光ファイバチャネル用の受信器であって、
前記光ファイバチャネルに結合されたセンサからの入力信号を受信する入力と、
基準信号として前記入力信号を受信する前記入力に結合された請求項６又は７に記載のクロックリカバリ回路と、
前記クロックリカバリ回路及び前記入力と結合され、前記入力信号及び前記クロックリカバリ回路の出力信号に応答してデジタル出力信号を生成するデータリカバリ回路と、
前記デジタル出力信号を提供する出力と、
を有する光ファイバチャンネル用の受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１入力及び反転第２入力並びに第１出力及び反転第２出力を持つ差動遅延手段と、前記遅延手段の前記第１出力に接続された入力を持つ第１出力バッファ手段と、前記遅延手段の第２出力に接続された入力を持つ第２出力バッファ手段とを有する、差動リング発振器段に関する。
【背景技術】
【０００２】
リング発振器は、集積回路製造の分野において広く既知であり、通常、段として単純な反転論理回路を有する。各段の電流出力は、次の段の入力キャパシタンスを閾値電圧まで充電及び放電するのに特定の時間を要する。前記段は、カスケードループを形成するように直列に接続されるので、これにより特定の周波数において、１８０°位相シフトが、前記ループを順に回る信号に付与される。ループ利得が十分大きいという条件で、前記信号は、速やかに非線形になり、結果として様々な用途、特にデジタル信号処理に使用されることができる矩形波発振が得られる。
【０００３】
金属酸化物半導体（ＭＯＳ）の集積回路において、リング発振器は、一般にチャージポンプ回路を駆動するのに使用される。特に、リング発振器は、ＢｉＣＭＯＳ即ちバイポーラＣＭＯＳ及び純粋なＣＭＯＳ回路内に設けられる。リング発振器の好ましい応用は、データ及びクロックリカバリ回路又はＰＬＬ回路における提供である。
【０００４】
米国特許5,412,349 Aは、ＰＬＬに基づくスキュー除去クロックジェネレータを開示する。前記クロックジェネレータは、位相周波数検出器と、チャージポンプと、ループフィルタと、内部クロックが生成される電圧制御発振器とを有する。前記電圧制御発振器は、５段リング発振器に基づき、各段は、差動電流制御遅延セルである。各セルを通る遅延は、ｐチャネル差動ソース結合対を通るテール電流、第１出力と反転第２出力との間の差動電圧振幅、並びに前記第１及び第２出力における容量性負荷の関数である。前記遅延セルにおける電圧振幅は、遅延段における電圧制御抵抗器と、電力供給の影響を受けない電圧振幅基準生成器と、フィードバック・レプリカ・バイアス回路と、電圧電流変換器とを使用することにより一定に保たれ、供給電圧に依存しない。前記リング発振器から出力された差動信号は、差動増幅器として実行され、前記差動信号をシングルエンド形高速クロック信号に変換するバッファ増幅器にフィードされる。
【０００５】
米国特許5,691,669 Aは、信号のマルチプル利得周波数取得（multiple-gain frequency acquisition）を可能にするために設けられたデュアル調整電流制御位相同期ループを開示する。前記デュアル調整電流制御位相同期ループは、基準信号と合成信号とに応答して位相誤差信号を作成する位相検出器、前記位相誤差信号に応答して粗調整及び微調整制御信号を生成するコントローラ、並びに前記粗調整及び微調整制御信号に応答して前記合成信号の発振周波数を調整するデュアル調整電流制御発振器を含む。前記デュアル調整電流制御発振器は、一連の遅延素子を有する差動電流制御リング発振器を含む。各遅延素子は、前記粗調整制御信号に応答する高利得回路と、前記微調整制御信号に応答する低利得回路とを含む。
【０００６】
ＧＨｚ範囲における高い発振器周波数を達成するために、明白な選択は、段数を２に制限することであろう。前記発振器周波数は、段ごとの遅延を変更することにより変更されることができ、もし微同調及び粗同調機構を保証できるならば、前記発振器は、２つの同調ポートを持つであろう。１０ＧＢ／ｓより上の適用に対する光学ネットワーキング応用において、低い位相ノイズは、前記発振器が、温度及び手順変更に対して安定な発振周波数を提供すべきであるという付加的な条件と共にデータ及びクロックリカバリ回路（ＤＣＲ）におけるクロックを復旧するのに必須である。１より大きいデータレートを用いる幾つかの応用に対して、大きな同調範囲の発振器が必要とされる。前記発振器の線形性も、前記ＰＬＬのループ帯域幅を異なる同調状況に対して一定に留めるという理由により重要である。
【０００７】
差動出力バッファ手段を規定する前記第１及び第２バッファ手段は、レベルシフト操作を提供するため、及び次の段の負荷効果を最小化するために、前記差動リング発振器段に含まれる。当該信号は、デジタル信号であり、一連のパルスからなるので、このようなパルスの波形は、長方形であり、結果として、縁は垂直であるべきである。しかしながら、特定の物理的効果のため、前縁は立上がるのに特定の時間を必要とし、後縁は立下がるのに特定の時間を必要とするので、これにより現実には前記パルスの波形は、長方形ではなく、台形である。長方形波形の理想的な場合からのこのようなずれは、ゼロ交差のみに興味がある場合には基本的に問題ではない。しかしながら、特に前記出力における寄生容量の電流のために前記信号の波形は対称ではないが、しかし非対称であり、前記後縁の立下り時間は、前記前縁の立上がり時間より長い。この効果は、位相ノイズ及びジッタに帰着し、前記位相ノイズ及びジッタは、ゼロ交差の正確な検出が可能ではないので大きな不利である。特に、大きな信号振幅において、前記出力における電流は飽和し、前記波形の非常に高い非対称性の原因となる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、位相ノイズ及びジッタが減少された差動リング発振器段を提供することである。
【課題を解決するための手段】
【０００９】
この及び他の目的を達成するために、本発明によると、
第１入力及び反転第２入力並びに第１出力及び反転第２出力を持つ差動遅延手段と、
前記遅延手段の前記第１出力に接続された入力を持つ第１出力バッファ手段と、
前記遅延手段の前記第２出力に接続された入力を持つ第２出力バッファ手段と、
を有する差動リング発振器段であって、
前記差動リング発振器段が、
前記第１出力バッファ手段の出力に接続され、前記遅延手段の前記第２出力からの信号によって制御される第１制御可能電流源手段と、
前記第２出力バッファ手段の出力に接続され、前記遅延手段の前記第１出力からの信号によって制御される第２制御可能電流源手段とを有し、
前記制御可能電流源手段は、動作範囲内で、前記電流の波形が前記遅延手段の出力からの信号の波形に本質的に比例すること、
を特徴とする差動リング発振器段が設けられる。
【００１０】
本発明の構築は、前記出力バッファ手段からの出力信号の後縁の立下り時間が、短縮され、前記立下り時間が前記縁の立上がり時間と等しくなり、前記出力信号の波形が対称になるように前記立上がり時間に対して調整されるという利点となる。これは、各出力バッファ手段において、前記出力バッファからの前記出力信号の後縁の前記立下り時間を短縮するように、それぞれ前記遅延手段からの前記反転出力信号に従って前記制御可能電流源手段により、付加的な電流が生成されることにより達成される。換言すると、各出力バッファ手段において、前記出力信号の後縁の波形は、前記出力バッファ手段からの前記出力信号の後縁の波形を、前記遅延手段からの前記反転出力信号の前縁の波形、従って、それに応じて前記出力バッファ手段からの前記出力信号の前縁の波形と等しくするように、それぞれ前記遅延手段からの前記反転出力信号の前縁により制御される。前記出力バッファ手段を通って流れる電流は、飽和することができない。従来技術に優る更に他の利点は、本発明の構築によって前記出力バッファ手段が１より高い利得を持つことである。
【００１１】
つまり、本発明は、より大きな振幅と等しい立上がり立下り時間とを持つ出力信号の供給を可能にし、結果として位相ノイズの減少になる。
【００１２】
本発明の好ましい実施例において、前記第１制御可能電流源は、前記遅延手段の前記第２出力に接続されたベースと、所定の電位を印加されたエミッタと、前記第１出力バッファ手段の前記出力に接続されたコレクタとを持つトランジスタ、好ましくは、ＭＯＳトランジスタを有する。更に、前記第２制御可能電流源は、前記遅延手段の前記第１出力に接続されたベースと、所定の電位を印加されたエミッタと、前記第２出力バッファ手段の前記出力に接続されたコレクタとを持つトランジスタ、好ましくはＭＯＳトランジスタを有し、ここで前記所定の電位は、好ましくはゼロ（アース）である。これらの実施例は、単純な構造を提供し、ここでもしこのようなトランジスタが線形領域に入るならば、前記出力バッファからの前記出力信号の波形は、依然として対称である。
【００１３】
本発明の上記の及び他の目的及び特徴は、添付図面を参照する好ましい実施例を用いて以下の記述から明らかになるだろう。
【発明を実施するための最良の形態】
【００１４】
図１は、直列に接続された一連の差動リング発振器セル又は段22.1ないし22.4を有する差動リング発振器20の概略的なブロック図を示す。図１に示されるように、各段は、第１入力IN+と、相補又は反転第２入力IN-と、第１出力OUT+と、相補又は反転第２出力OUT-とを有し、ここで反転第２入力IN-は、実質的に第１入力IN+の相補形であり、反転第２出力OUT-は、実質的に第１出力OUT+の相補形である。図１に更に示されるように、前記一連の段における最後の段22.4の前記第１出力は、第１段22.1の前記反転第２入力に接続され、最後の段22.4の前記反転第２出力は、第１段22.1の前記第１入力に接続されるので、これによりリングを形成する。更に、最後の段22.4の前記第１出力は、発振器20の第１出力端子24に接続され、最後の段22.4の前記反転第２出力は、発振器20の第２出力端子26に接続される。従って、発振器20の第１出力端子24において、第１出力信号が出力され、発振器20の第２出力端子26において、反転第２出力信号が出力され、ここで前記反転第２出力信号は、実質的に前記第１出力信号の相補形である。
【００１５】
図１に示される実施例において、使用される段数は４である。これは偶数であり、この実施例の各段22.1ないし22.4の反転第２出力OUT-は第１出力OUT+において出力される前記出力信号に対して１８０°位相がずれた出力信号を生成するので、最後の段22.4の対応する第１及び第２出力信号は、既に上述されたように、それぞれ第１段22.1の前記反転第２入力信号及び第１入力信号として使用される。各段の差動的な性質のため、どんな段数でも、前記リング発振器を形成するために使用されることができる。これに対して、もし奇数の差動段が使用されれば、前記一連の段における前記最後の段からの対応する前記第１及び第２出力信号は、前記第１段のそれぞれ前記第１及び第２入力信号として使用される。
【００１６】
また、図１に示されるように、粗同調制御入力28は、粗同調信号”VCOARSE”を入力するために設けられ、微同調制御信号30は、微同調信号”VFINE”を入力するために設けられる。粗同調信号”VCOARSE”を変更することにより、発振器20の周波数は、大きな同調範囲にわたり変更され、ここで微同調信号”VFINE”の変更は、更に発振器20の周波数の微同調を可能にする。
【００１７】
通常、図１に示されるような種類の最小リング発振器は、発振周波数において遅延tDを提供する２つの段からなる。ループのまわりの位相発振条件を満たし、動作周波数が、
f0=1/(2tD)
であることは、示されることができる。
【００１８】
理論的な場合に、反転段の実行が、前記ループにおける１８０°の位相シフトを実現することは、ここで注目されるべきである。しかしながら、補正されなければならない寄生による幾らかの位相シフトが常に存在する。このような補正は、例えば伝送線における遅延を使用することにより実現されることができる。
【００１９】
図２は、本発明の好ましい実施例による差動リング発振器段の概略的なブロック図を示す。図２に示される差動リング発振器段22は、それぞれ第１入力IN+及び反転第２入力IN-に入力される前記第１及び反転第２入力信号を遅延する差動遅延素子32を有する。差動遅延素子32は、差動インバータ及び／又は差動利得増幅器からなることができる。レベルシフト操作を提供し、次の段の負荷効果を最小化するために、差動出力バッファ34が設けられる。差動出力バッファ34の第１入力及び反転第２入力は、それぞれ差動遅延素子32の前記第１出力及び前記反転第２出力に接続され、ここで差動出力バッファ34の前記第１出力及び前記反転第２出力は、それぞれ差動リング発振器段22の第１出力端子OUT+及び反転第２出力端子OUT-を規定する。
【００２０】
調整可能な正抵抗Rからなる調整可能な負荷と調整可能な負抵抗-RTUNEが更に設けられる。前記正及び負抵抗は、差動遅延素子32の第１出力及び差動出力バッファ34の対応する入力を接続する第１分岐端子と、差動遅延素子32の反転出力及び差動出力バッファ34の反転入力を接続する第２分岐端子との間に並列に結合される。
【００２１】
前記発振器における主要な時定数は、前記正及び負抵抗並びに前記負荷により並列と‘みなされる’寄生容量の並列の組み合わせの結果として生じる。負抵抗-RTUNEを同調することにより、発振器段ごとの遅延は同調され、従って、発振器周波数は変更される。しかしながら、正抵抗Rも同調する場合、二同調機構が設けられる。
【００２２】
ここに記述されたように前記発振器段からなる発振器は、好ましくはシリコンゲルマニウム技術において高い周波数動作に対して実現されることができ、これは、１０ＧＢ／ｓにおいて前方誤り訂正（ＦＥＣ）データレートをも適合するために必要とされる４ないし１４ＧＨｚの範囲において同調されることができる。
【００２３】
図３は、図２の遅延素子32と、正抵抗Rと、負抵抗-RTUNEとにより規定される利得段の実行を示し、ここで図２の遅延素子32は、トランジスタQ1及びQ2並びにＭＯＳ制御電流源Sにより本質的に規定される。更に図３に示されるように、図２の差動出力バッファ34は、第１出力バッファ34a及び反転第２出力バッファ34bからなる。前記利得段は、正抵抗R/2と負抵抗-RTUNEとの差動対を有し、その後に電流源Sを持つエミッタフォロワ（トランジスタQ1及びQ2により規定される）が続く。
【００２４】
第１出力バッファ34aは、前記利得段の第１出力に接続されたベースと、供給電圧VCCを印加されたコレクタと、第１出力OUT+に接続されたエミッタとを持つトランジスタQ6を有する。第２出力バッファ34bは、前記利得段の反転第２出力に接続されたベースと、供給電圧VCCを印加されたコレクタと、反転第２出力OUT-に接続されたエミッタとを持つトランジスタQ5を有する。
【００２５】
更に、第１出力バッファ34aは、前記利得段の反転第２出力に接続されたゲートと、第１出力OUT+に接続されたソースと、アースに接続されたドレインとを持つＭＯＳトランジスタM6を有する。ＭＯＳトランジスタM6は、前記利得段の前記反転第２出力からの信号によって制御される第１制御可能電流源を規定する。同様な態様において、第２出力バッファ34bは、前記利得段の前記第１出力に接続されたゲートと、反転第２出力OUT-に接続されたソースと、アースに接続されたドレインとを持つＭＯＳトランジスタM5を有する。よって、ＭＯＳトランジスタM5は、前記利得段の前記第１出力からの信号によって制御される第２制御可能電流源を規定する。
【００２６】
出力バッファ34a及び34bにおけるＭＯＳトランジスタM5及びM6は、第１出力OUT+及び反転第２出力OUT-におけるフィードフォワード制御を提供する。この構成により、出力バッファ34の利得は、１ｄＢより僅かに高いが、しかし主な利点は、出力バッファ34a及び34bが、出力OUT+及びOUT-におけるスルーイング効果（slewing effect）が減少されることができるように、より多くの電流を容量性負荷に供給することができるという事実にある。通常のエミッタフォロワにおいて、前記エミッタにおける一定電流源は、等しくない立上がり及び立下り時間を決定する。発振器において、これは、位相ノイズを悪化させることができる出力における非対称波に変換する。この発振器は、前記出力における正弦波状の対称波形を供給するので、位相ノイズスペクトルにおける１／ｆノイズコーナは、搬送波に向かって進まされ、前記発振器の至近距離のノイズを最小化する。アップコンバージョン機構から発生するノイズも減少される。
【００２７】
光ファイバ通信の出現は、より高い集積密度と既存のパッケージの制限された熱性能に対処するために低出力が必須になる完全に一体化された光受信器をもたらした。前記受信器側において、通常ＰＬＬに基づくデータ及びクロックリカバリユニット（ＤＣＲ）は、クロック情報を回復し、入ってくるデータを時刻変更することを必要とされる。
【００２８】
図４は、上述されたような種類の電圧制御可能発振器122を有するクロックリカバリ回路120の好ましい実施例を示す。制御可能発振器122は、制御信号生成器124を更に含む周波数同期ループの一部である。制御可能発振器122は、制御信号生成器124に結合された粗同調ポート122aを持ち、図１の粗同調制御入力28に対応する。制御信号生成器124は、クリスタルのような基準信号生成器126から基準信号Srefを受信する。制御可能発振器122は、入力信号Sinとフィードバック信号Sbとの間の位相差を示す位相差信号Sdを生成する位相検出器128を有する位相同期ループの一部をも形成する。フィードバック信号Sbは、制御可能発振器122の出力信号から分周器130により得られる。更に、図４のクロックリカバリ回路120は、チャージポンプ140を含み、チャージポンプ140は、入力において位相検出器128からの出力を受信し、出力でローパスフィルタ142に接続され、ローパスフィルタ142の出力は、図１の微同調制御入力30に対応する制御可能発振器122の微同調ポート122bに結合される。
【００２９】
図５は、光ファイバチャネル152用の受信器150の好ましい実施例を示す。受信器150は、光ファイバチャネル152に結合されたセンサ154からの入力信号Sinを受信する入力156を有する。図５の受信器150は、基準信号として入力信号Sinを受信する入力156に結合された図４のクロックリカバリ回路120を更に含む。データリカバリ回路158は、クロックリカバリ回路120及び入力156に結合され、入力信号Sinに応答してデジタル出力信号Soutを生成する出力160を有する。
【００３０】
図６は、周波数同期ループと位相同期ループとを有するデータ及びクロックリカバリユニットの更に他の好ましい実施例を示す。図６の前記データ及びクロックリカバリユニットは、整合された電圧制御可能発振器を有し、ここで一方の前記制御可能発振器は、前記周波数同期ループの一部であり、他方の前記制御可能発振器は、前記位相同期ループの一部である。更に、図６の前記データ及びクロックリカバリユニットは、２つのチャージポンプを有し、ここで一方のチャージポンプCP1は、前記周波数同期ループに含まれ、他方のチャージポンプCP2は、前記位相同期ループに含まれる。更に、図６の前記データ及びクロックリカバリユニットは、ローパスフィルタを有し、ここで一方のローパスフィルタLPF1は、前記周波数同期ループに含まれ、他方のローパスフィルタLPF2は、前記位相同期ループに含まれる。
【図面の簡単な説明】
【００３１】
【図１】差動リング発振器の概略的なブロック図である。
【図２】本発明による差動リング発振器段の好ましい実施例の概略的なブロック図である。
【図３】図２の差動リング発振器段の概略的な回路図である。
【図４】発振器を含むクロックリカバリ回路の好ましい実施例である。
【図５】図４のクロックリカバリ回路を含む光ファイバチャネル用の受信器の好ましい実施例である。
【図６】２つの発振器を含むデータ及びクロックリカバリユニットの更に他の好ましい実施例である。
【図２】
2005500781.tif 000003
【図３】
2005500781.tif 000004
【図６】
2005500781.tif 000005
【国際公開パンフレット】
2005500781.tif 000006
2005500781.tif 000007
2005500781.tif 000008
2005500781.tif 000009
2005500781.tif 000010
2005500781.tif 000011
2005500781.tif 000012
2005500781.tif 000013
2005500781.tif 000014
2005500781.tif 000015
2005500781.tif 000016
2005500781.tif 000017
2005500781.tif 000018
2005500781.tif 000019
2005500781.tif 000020
2005500781.tif 000021
【国際調査報告】
2005500781.tif 000022
2005500781.tif 000023