(57)【要約】【課題】幅広い輝度を有する被写体に対して、より高いＳ／Ｎ比を有した鮮明な画像を得ることができる、ＴＤＩ方式を利用した撮像装置、及びその駆動方法を提供する。【解決手段】光電変換により電荷を発生し発生した電荷を時間遅延積分して垂直転送する画素１を２次元配置した撮像部５１と、時間遅延積分された電荷を水平転送する水平転送部６０とを有するＴＤＩ方式のイメージセンサ５０を備えた撮像装置２００であって、撮像部は、フローティングゲートアンプを介して得られ垂直転送された信号電荷を水平方向に送出する出力部４を有し、撮像装置は、出力部が送出する信号電荷が飽和しているか否かの判定を行う飽和判定回路８０と、撮像部に含まれ、かつ飽和判定回路と電気的に接続され、時間遅延積分された信号電荷の外部への排出を制御する可変オーバーフローゲート１７を有する電荷排出部５とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
光電変換により電荷を発生し発生した電荷を時間遅延積分して垂直転送する画素を２次元配置した撮像部と、時間遅延積分された電荷を水平転送する水平転送部とを有するＴＤＩ方式のイメージセンサを備えた撮像装置であって、
上記撮像部は、フローティングゲートアンプを含みかつこのフローティングゲートアンプを介して得られ垂直転送された信号電荷を水平方向に送出する出力部を有し、
当該撮像装置は、
上記出力部が送出する信号電荷が飽和しているか否かの判定を行う飽和判定回路と、
上記撮像部に含まれ、かつ上記飽和判定回路と電気的に接続され、時間遅延積分された信号電荷のイメージセンサ外部への排出を制御する可変オーバーフローゲートを有する電荷排出部と、
を備えたことを特徴とする撮像装置。
【請求項２】
上記出力部及び上記電荷排出部は、遮光膜を有し遮光されている、請求項１に記載の撮像装置。
【請求項３】
上記出力部及び上記電荷排出部は、ＴＤＩ最終段、及びＴＤＩの任意のＮ段目に有する、請求項１又は２に記載の撮像装置。
【請求項４】
上記出力部及び上記電荷排出部は、垂直方向における複数の領域において連続した遮光膜を有する、請求項１から３のいずれか１項に記載の撮像装置。
【請求項５】
上記出力部及び上記電荷排出部は、水平方向に複数の領域を配列し垂直方向に複数の水平列で構成し、ＴＤＩ最終段、及びＴＤＩの任意のＮ段目に位置する、請求項４に記載の撮像装置。
【請求項６】
上記画素、上記出力部、及び上記電荷排出部は、オーバーフローゲート及びオーバーフロードレインを有する、請求項１から５のいずれか１項に記載の撮像装置。
【請求項７】
上記飽和判定回路は、水平方向における領域において上記信号電荷が飽和した回数を計数するカウンタ回路を有する、請求項１から６のいずれか１項に記載の撮像装置。
【請求項８】
上記出力部が送出する信号電荷をデジタル信号に変換するＡ／Ｄ変換部をさらに備える、請求項１から７のいずれか１項に記載の撮像装置。
【請求項９】
上記出力部と上記飽和判定回路との間に設けられ、上記出力部の信号電荷に含まれる暗電流雑音を除去する暗電流補正部をさらに備える、請求項１から８のいずれか１項に記載の撮像装置。
【請求項１０】
上記出力部が送出する画素電荷を格納する画像メモリと、上記画像メモリに格納した電荷量データから画像データを算出する画像データ算出部と、上記画像データにより撮影画像を表示する表示部とをさらに備えた、請求項１から９のいずれか１項に記載の撮像装置。
【請求項１１】
請求項１から１０のいずれか１項に記載の撮像装置を駆動するための駆動方法であって、
上記撮像装置に含まれる出力部が送出する信号電荷について、飽和判定回路が飽和状態を判定したとき、当該飽和判定回路は、上記出力部が送出する信号電荷を放電して記憶させず、一方、信号電荷が非飽和状態であるときには、電荷排出部における可変オーバーフローゲートの電位を制御して、上記電荷排出部に蓄積した信号電荷を外部へ排出させる、
ことを特徴とする、撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像対象を遠隔から測定するリモートセンシング等の分野で用いられる撮像装置、及びその駆動方法に関する。
【背景技術】
【０００２】
半導体基板上に多数の光検出器をアレイ状に配置し、これと同一基板上に光検出器からの信号電荷の読出回路及び出力アンプを備えたイメージセンサが多数開発されている。リモートセンシングにおいては、光検出器を１次元アレイ状に配置したリニアイメージセンサを人工衛星等に搭載して、光検出器の配列に垂直方向を人工衛星等の進行方向に一致させ、地表の２次元画像が撮影される。被撮像画像の解像度を向上させるためには、光検出器における画素ピッチをできるだけ小さくすることが望ましいが、１画素面積が縮小することで１画素あたりの入射光量が減少し、Ｓ／Ｎ比が劣化するという課題がある。
【０００３】
このＳ／Ｎ比の劣化を改善するための手段としてＴＤＩ方式（Time Delay and Integration）のイメージセンサが開発されている。ＴＤＩ方式は、２次元イメージセンサであるＦＦＴ（フル・フレーム・トランスファ）型ＣＣＤ（Charge Coupled Devices）を用い、電荷転送のタイミングを被写体像の移動タイミングに同期させることでＳ／Ｎ比を改善する、ＣＣＤイメージセンサの読出し方式である。リモートセンシングの場合、垂直方向の電荷転送を衛星の移動速度に合わせることでＴＤＩ動作が実現できる。垂直ＣＣＤでＭ段のＴＤＩ動作を行うと、蓄積時間が実効的にＭ倍となるため、感度がＭ倍向上し、Ｓ／Ｎ比は√Ｍ倍に改善される。
【０００４】
一方で、ＴＤＩ動作によって検出器感度が増大すると、高輝度の被写体を撮像する場合、信号電荷が画素の飽和容量を超えてしまい、ダイナミックレンジが不足するとう問題が生じる。飽和容量は、画素面積とともに減少するため、画像解像度向上のために画素サイズを縮小すると、この問題はますます顕著になる。これを解決する一つの方法が例えば特許文献１に提案されている。特許文献１では、選択線にカソードを接続した受光用のフォトダイオードと、ゲートを上記選択線に、ソースを出力先にそれぞれ接続した増幅用の電界効果トランジスタ（ＦＥＴ）とからなる画素を備えた、残像積分固体撮像デバイスが開示されている。特許文献１に記載の方法を用いることにより、画素の飽和容量はそのままで感度を高め、Ｓ／Ｎ比の改善を図ることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２７６４４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１が開示する残像積分固体撮像デバイスでは、低輝度から高輝度までの様々な輝度を有する被写体を撮像するときには、被写体の輝度に合わせて画素単位で蓄積時間を最適化しなければならない。よって、幅広い輝度を有する被写体に対して、高いＳ／Ｎ比を有した鮮明な画像を得ることができないという問題があった。
【０００７】
本発明は、上述の問題点を解決するためになされたものであり、幅広い輝度を有する被写体に対して、より高いＳ／Ｎ比を有した鮮明な画像を得ることができる、ＴＤＩ方式を利用した撮像装置、及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明は以下のように構成する。
即ち、本発明の第１態様における撮像装置は、光電変換により電荷を発生し発生した電荷を時間遅延積分して垂直転送する画素を２次元配置した撮像部と、時間遅延積分された電荷を水平転送する水平転送部とを有するＴＤＩ方式のイメージセンサを備えた撮像装置であって、上記撮像部は、フローティングゲートアンプを含みかつこのフローティングゲートアンプを介して得られ垂直転送された信号電荷を水平方向に送出する出力部を有し、当該撮像装置は、上記出力部が送出する信号電荷が飽和しているか否かの判定を行う飽和判定回路と、上記撮像部に含まれ、かつ上記飽和判定回路と電気的に接続され、時間遅延積分された信号電荷のイメージセンサ外部への排出を制御する可変オーバーフローゲートを有する電荷排出部とを備える。
【発明の効果】
【０００９】
本発明の第１態様における撮像装置によれば、飽和判定回路を備えたことで、出力部が送出する信号電荷が飽和しているときには信号電荷は放電される。よって、高輝度の入射光に対してブルーミング発生を抑制することができる。また、撮像部においてＴＤＩ積分段数を異らせて出力部を配置することで、低輝度の入射光に対して高いゲインを得ることができる。したがって、幅広い輝度を持つ被写体に対しても、飽和電荷量が従来のままでも高いＳ／Ｎを得ることが可能である。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１における撮像装置の概略構成を示すブロック図である。
【図２】図１に示す撮像装置に含まれる出力部の一つの画素における回路図である。
【図３】図１に示す撮像装置に含まれるイメージセンサの一部分における画素、出力部、及び電荷排出部の配置を示した概略図である。
【図４】図１に示すイメージセンサにおける画素、出力部、及び電荷排出部の詳細な配置を示した平面図である。
【図５Ａ】図３に示すＡ−Ａ’部における断面図である。
【図５Ｂ】図３に示すＢ−Ｂ’部における断面図である。
【図５Ｃ】図３に示すＣ−Ｃ’部における断面図である。
【図５Ｄ】図３に示すＤ−Ｄ’部における断面図である。
【図６】図１に示すイメージセンサにおける出力部及び電荷排出部へ入力する駆動クロックの遷移図である。
【図７Ａ】図６に示す駆動クロックを画素及び出力部へ入力したときのポテンシャル遷移図である。
【図７Ｂ】図６に示す駆動クロックを電荷排出部及び画素へ入力したときの電荷排出を説明するポテンシャル遷移図である。
【図８Ａ】図１に示すイメージセンサにおける出力部の概略構成を示すブロック図である。
【図８Ｂ】図８Ａに示す出力部より出力された信号電荷の水平方向への伝達について、駆動クロックとの関係で説明した図である。
【図９】図１に示すイメージセンサから送出された信号電荷を処理する回路部分の概略図である。
【図１０】図１に示す撮像装置における出力信号電荷の処理動作を示すフローチャート図である。
【図１１】実施の形態２における撮像装置の概略構成を示すブロック図である。
【図１２】図１１に示す撮像装置に含まれるイメージセンサの一部分における画素、出力部、及び電荷排出部の配置を示した概略図である。
【図１３】図１１に示すイメージセンサにおける画素、出力部、及び電荷排出部の詳細な配置を示した平面図である。
【図１４】実施の形態１の撮像装置の変形例を示すブロック図である。
【図１５】実施の形態２の撮像装置の変形例に示すブロック図である。
【発明を実施するための形態】
【００１１】
この開示における実施形態である、ＴＤＩ方式イメージセンサを備えた撮像装置、及び該撮像装置の駆動方法について、図を参照しながら以下に説明する。尚、各図において、同一又は同様の構成部分については同じ符号を付している。また、以下の説明が不必要に冗長になるのを避け当業者の理解を容易にするため、既によく知られた事項の詳細説明及び実質的に同一の構成に対する重複説明を省略する場合がある。また、以下の説明及び添付図面の内容は、特許請求の範囲に記載の主題を限定することを意図するものではない。
【００１２】
実施の形態１．
図１は、実施の形態１における撮像装置２００のブロック図である。図１の撮像装置は、基本的構成部分として、ＴＤＩ方式ＣＣＤイメージセンサ５０と、ＯＦＧ（オーバーフローゲート）制御部１３０を含む飽和判定回路８０とを備え、さらに、メモリ回路（記憶回路）９０、画像データ算出部１００、表示部１１０、Ａ／Ｄ変換部１２０を有することができる。
【００１３】
ＴＤＩ方式ＣＣＤイメージセンサ５０は、所定のパルス信号を発生する駆動パルス発生部４０と、画素１が２次元アレイ状に配列された撮像部５１と、時間遅延積分された信号電荷を水平方向５４に転送するための水平スキャナ回路６０と、垂直方向５３に転送された、各画素１からの信号電荷を水平方向５４に送出する出力部４と、ＯＦＧ制御部１３０の制御によって、蓄積した電荷を当該ＴＤＩ方式ＣＣＤイメージセンサ５０の外部への排出、及び蓄積する電荷量の制御が可能な電荷排出部５とを有する。ここで出力部４は、出力アンプ３を有する。また、出力部４及び電荷排出部５は、撮像部５１に含まれる。
【００１４】
このようなイメージセンサ５０では、各画素１は、時間遅延積分された信号電荷を、フローティングゲートアンプ（ＦＧＡ）を備えた出力部４に向かって垂直方向５３（例えば図１において下向き）へ転送する。さらに出力部４に備えられたフローティングゲートアンプによって信号電荷は読み出され、読み出された信号電荷は、水平スキャナ回路６０によって水平方向５４に伝達され、出力アンプ３にて読み出される。
【００１５】
また、ＴＤＩ方式ＣＣＤイメージセンサ５０では、複数Ｎ個の撮像部５１−ｎを備える。ここでｎは自然数（１≦ｎ≦Ｎ）であり、例えば「５１−１」は１番目の撮像部５１を示す。図１に示す構成では、ＴＤＩ方式ＣＣＤイメージセンサ５０は、３（Ｎ＝３）個の撮像部５１−１，５１−２，５１−３を有する。また、各撮像部５１−ｎは、既定のＴＤＩ段数Ｓｎをそれぞれ有する。例えば撮像部５１−１は５段の、撮像部５１−２は４段の、ＴＤＩ段数をそれぞれ有している。
【００１６】
また図１では、撮像部５１−１、５１−２、５１−３における出力部４について、「４−１」、「４−２」、「４−３」とそれぞれ符番し、撮像部５１−２、５１−３における電荷排出部５について、「５−１」、「５−２」とそれぞれ符番している。
図１では、各撮像部５１は、垂直方向５３に例えば４段（撮像部５１−２、５１−３について）の画素１に対して出力部４を配置しているが、上述のように画素１の段数は１以上の数である。よって１段の画素１に隣接して出力部４を配置することもできる。
尚、撮像部５１−３における出力部４−３は、ＴＤＩ方式ＣＣＤイメージセンサ５０における垂直方向５３の最終段であって、これ以降、時間遅延積分は行われない。よって、撮像部５１−３において、出力部４−３の次段には、電荷排出部５は不要である。
【００１７】
ここでＴＤＩ方式とは、ＣＣＤイメージセンサにおける信号電荷の読み出し方式であり、一定速度で移動する対象物（例えば被写体）に対して、その移動方向及び速度とＣＣＤイメージセンサの電荷転送方向及び速度とを一致させて撮像を行う方式である。また、移動する対象物を、ＣＣＤイメージセンサの垂直画素数だけ繰り返し時間遅延積分露光するときにおける垂直画素数をＴＤＩ段数（上述の「Ｓｎ」）という。移動する対象物をＣＣＤイメージセンサの垂直画素数だけ繰り返し積分露光することによって、高い感度を得ることが可能となる。
【００１８】
以下の説明では、「縦方向」とは画素１の垂直方向５３を指し、「横方向」とは画素１の水平方向５４（例えば図１において左→右向き）を指す。即ち、各撮像部５１−ｎは、２次元アレイ状に配列された複数の画素１を有し、２次元アレイ状の配列のうちの列方向が垂直方向５３であり、この列方向に直交する行方向が水平方向５４である。
【００１９】
また本実施の形態１では、ＣＣＤイメージセンサ５０の垂直方向５３において、出力部４は、それぞれの撮像部５１のＴＤＩ最終段の次の段に設け、詳細後述する電荷排出部５は、撮像部５１の出力部４の次の段に設けた場合を示している。例えば、撮像部５１−１の場合、ＴＤＩ段数は５段であり、６段目に出力部４−１を、７段目に電荷排出部５−１を配置している。尚、以下に記すように、垂直方向５３において、出力部４と電荷排出部５とを隣接して配置する必要はない。
このような構成を採ることで、撮像装置２００は、ＴＤＩ積分量の異なる、つまり垂直方向５３における蓄積電荷量の異なる複数の画素出力を得ることが可能となる。具体的には上述のように、撮像部５１には、例えば、ＴＤＩ段数の少ない撮像部５１−Ａ、及びＴＤＩ段数の多い撮像部５１−Ｂがともに設けられている。よって、強い光が入射したときには撮像部５１−Ａの出力信号を得ることで、弱い光が入射したときには撮像部５１−Ｂの出力信号を得ることで、様々な入射光に対応した画素出力を得ることができる。
【００２０】
また、撮像部５１に備わる画素１、出力部４、及び電荷排出部５の各構造については、以下で詳しく説明するが、それぞれ、受光部に相当するフォトダイオードを有する。しかしながら、出力部４及び電荷排出部５は、図５に示すように、例えばアルミニウム層で形成した遮光膜１８を有し、フォトダイオードに対して遮光した構造になっている。
【００２１】
このように、垂直方向５３において複数の画素列が連続して遮光された構造を有することで、出力部４における後述のフローティングゲートでの信号電荷の読み出しを行うとき、及び電荷排出部５における後述の可変オーバーフローティングゲートでの電荷排出を行うときに、出力部４及び電荷排出部５に対する不要な入射光を遮断することができる。
【００２２】
また、以下に詳しく説明するが、撮像装置２００における特徴的動作の一つの概要を説明すると、出力部４は、各画素１から垂直方向５３に転送された信号電荷を水平方向５４に出力し、出力された信号電荷が飽和状態か否かを飽和判定回路８０で判定し、飽和状態にあるときには、出力部４からの飽和状態の蓄積電荷は、飽和判定回路８０で排出（アース）され、メモリ回路９０には記憶されない。
このように、飽和判定回路８０を設けることで、信号電荷量が飽和していないイメージセンサ５０の出力信号電荷を選択的に得ることができる。よって、高いＳ／Ｎ比を得ることが可能となる。
【００２３】
まず出力部４について説明する。
図２は、実施の形態１によるＴＤＩ方式イメージセンサ５０の出力部４の一つの領域（画素）あたりの構成を示している。図２に示すように出力部４は、フォトダイオード４ａと、フォトダイオード４ａにおける光電変換によって得られた信号電荷を読み出すフローティングゲートアンプ（ＦＧＡ）４ｂと、フローティングゲートアンプ４ｂによって読みだされた出力を入力信号とするソースフォロワ回路３０と、ソースフォロワ回路４ｄの出力信号を容量結合によって領域（画素）外へ伝達するキャパシタ４ｅとを備える。
【００２４】
図３は、図１に「５５」で示した部分における画素１、出力部４、及び電荷排出部５について、水平方向５４にそれぞれ３領域（画素）分の配置を示した図である。出力部４は、水平方向５４に隣接して配列しており、垂直方向５３には画素１が隣接した配置である。また電荷排出部５も、水平方向５４に隣接して配置している。図１及び図３では、垂直方向５３において、排出部５には出力部４が隣接して配置されているが、垂直方向５３において出力部４と電荷排出部５とは隣接していなくてもよい。
【００２５】
図４は、ＴＤＩ方式イメージセンサ５０の４相駆動ＣＣＤにおける画素１、出力部４、及び電荷排出部５の詳細な構成を示した平面図である。
画素１は、信号電荷の垂直転送を担う第１転送ゲート１１、第２転送ゲート１２、第３転送ゲート１３、第４転送ゲート１４を有し、画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４を有する。
【００２６】
出力部４は、基本的に画素１の構成と同様の構成を有するが、画素１における第３転送ゲート１３の位置に対応して、出力制御ゲート１５と、フローティングゲート１６とを有する。また、出力部４における画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４は、水平方向５４に湾曲した構造を有し、一つの領域内の湾曲部にソースフォロワ回路３０を備える。
【００２７】
このように、画素１及び出力部４の両方において、オーバーフローゲート２３及びオーバーフロードレイン２４を有することで、撮像画像においてブルーミングによるいわゆる白飛びを防止することができる。
【００２８】
電荷排出部５は、基本的に画素１の構成と同様の構成を有するが、画素１における第３転送ゲート１３の位置に対応して、可変制御オーバーフローゲート（「可変ＯＦＧ」と記す場合もある）１７を備える。また電荷排出部５も、オーバーフロードレイン２４を有する。電荷排出部５におけるオーバーフロードレイン２４は、例えると、画素１におけるオーバーフロードレイン２４とで共有する「排水溝」に相当する。しかしながら、電荷排出部５においてオーバーフロードレイン２４に排出される電荷は、画素１の出力信号電荷に干渉しないように、次段の画素１へ転送されるのではなく、ＴＤＩ方式イメージセンサ５０の外部へ排出される。
【００２９】
このような電荷排出部５は、信号電荷が飽和した場合に電荷を外部へ排出すること、及び、この電荷排出量を可変ＯＦＧによって変更することができ、画素１に再び電荷の蓄積を可能にすること、の機能を有する。これらの機能については以下で詳しく説明する。
【００３０】
尚、図４に示した出力制御ゲート１５及びフローティングゲート１６と、第２転送ゲート１２は、互いの位置が入れ替わった配置であってもよい。
また、図４では、可変ＯＦＧ１７は、画素１における第３転送ゲート３Ｇの位置に配置されているが、第１転送ゲート１１、第２転送ゲート１２、第３転送ゲート１３、第４転送ゲート１４のいずれの位置にあってもよい。
【００３１】
図５Ａは、図３に示すＡ−Ａ’部に沿った、画素１、出力部４、及び電荷排出部５の断面構造を示している。図５Ｂは、図３に示すＢ−Ｂ’部に沿った出力部４の断面構造を示している。図５Ｃは、図３に示すＣ−Ｃ’部に沿った電荷排出部５の断面構造を示している。図５Ｄは、図３に示すＤ−Ｄ’部に沿った画素１の断面構造を示している。
【００３２】
出力部４において、フローティングゲート１６にて読み出された信号電荷は、アルミニウム配線８を介してソースフォロワ回路３０へと伝達され、出力信号配線９に伝達される。
電荷排出部５において、可変ＯＦＧ１７は、アルミニウム配線８を介してＯＦＧ制御１３０に接続される。尚、画素１におけるオーバーフローゲート２３の上面には、第３転送電極１３が配置されている。
【００３３】
図６は、図４に示した、４相駆動ＣＣＤにおける出力部４及び電荷排出部５のクロック遷移図を示す。尚、図６等に記す、φＶ１〜φＶ４、φＯＧ、φＲは、それぞれのクロック信号を示し、ＦＧはフローティングゲート１６を、ＯＦＧはオーバーフローゲート２３を、それぞれ示す。
また図７Ａは、図６に示した各クロック信号を入力したときの、出力部４及び電荷排出部５のチャネルポテンシャル遷移図である。尚、図７Ａ等に記す、１Ｇ〜４Ｇは、第１転送ゲート１１、第２転送ゲート１２、第３転送ゲート１３、第４転送ゲート１４をそれぞれ示す。
【００３４】
よって図７Ａでは、図６に示すクロック信号の入力により、時間遷移とともにポテンシャルが変動し、信号電荷が図７Ａに示すポテンシャル遷移図の１Ｇ下から、図中右へと転送される遷移状態を示している。
出力部４において、フローティングゲート（ＦＧ）１６による信号電荷の読み出しは、図７Ａに示す時刻ｔ３のタイミングにおいて、フローティングゲート（ＦＧ）１６下のポテンシャル井戸に信号電荷が完全に転送された後に実行される。
電荷排出部５において、可変ＯＦＧ１７による蓄積電荷の排出は、図７Ａの時刻ｔ８のタイミングにおいて、可変ＯＦＧ１７下のポテンシャルを深くすることによって、蓄積電荷をオーバーフロードレイン（ＯＦＤと記す場合もある）２４に排出する。
【００３５】
この動作について、比喩を用いて概略説明する。尚、飽和電荷量は、画素１のポテンシャル井戸の深さと、画素１のＯＦＧ２３のポテンシャルレベルとの差で決定される値であり、本実施の形態では一定値である。
上述の可変ＯＦＧ１７は、例えるならば、高さを変えられる「ダムの壁」であり、可変ＯＦＧ１７のポテンシャルを深くするとは、ダムの壁を低くすることと同義である。また信号電荷量が飽和した状態は、ダムが満杯まで貯水された状態に相当し、電荷排出部５の動作は、ダム壁を低くすることで貯水を排出し、飽和状態を解消することに相当する。このダム壁高さの変更は、以下で説明するように、ＯＦＧ制御部１３０のＯＦＧ入力端子１３１における電圧により変更することができる。
【００３６】
詳しく説明する。まず、時刻ｔ１のタイミングにおいて、第１転送ゲート（１Ｇ）１１下のポテンシャル井戸に信号電荷が存在しているとする。このとき、クロックφＯＧをＨ（ハイ）にすることで、フローティングゲート（ＦＧ）１６下においてもポテンシャル井戸が形成されている。一方、時刻ｔ１のタイミングにおいては、出力部４のフローティングゲート（ＦＧ）１６下のポテンシャル井戸に信号電荷の蓄積は無いため、クロックφＲの入力をＨ（ハイ）にすることで、フローティングゲート（ＦＧ）１６の電位をリセットする。
【００３７】
次に、時刻ｔ２のタイミングにおいて、第１転送ゲート（１Ｇ）１１下の信号電荷を第２転送ゲート（２Ｇ）１２下へと転送する。このとき、クロックφＯＧは、Ｈ（ハイ）を保持したままとするため、第２転送ゲート（２Ｇ）１２下から出力部４のフローティングゲート（ＦＧ）１６下にかけてポテンシャル井戸が形成され、信号電荷がこの井戸に蓄積される。
【００３８】
次に、時刻ｔ３のタイミングにおいて、クロックφＶ２の入力をＨ（ハイ）からＬ（ロー）に遷移させ、かつ、クロックφＯＧは、Ｈ（ハイ）を保持することで、ポテンシャル井戸は、出力部４のフローティングゲート（ＦＧ）１６下のみに形成される。これにより、第２転送ゲート（２Ｇ）１２下のポテンシャル井戸に蓄積された信号電荷を、出力部４のフローティングゲート（ＦＧ）１６下のポテンシャル井戸に全て転送する。続けて出力部４のフローティングゲート（ＦＧ）１６での電位変動を出力信号電荷として読み出す。
【００３９】
次に、時刻ｔ４のタイミングにおいて、クロックφＯＧをＨ（ハイ）からＬ（ロー）に遷移させ、かつ、クロックφＶ４をＬ（ロー）からＨ（ハイ）に遷移させることで、信号電荷を第４転送ゲート（４Ｇ）１４下へと転送する。
【００４０】
続けて、時刻ｔ５のタイミングにおいて、クロックφＶ４の入力をＨ（ハイ）からＬ（ロー）に遷移させ、クロックφＶ１の入力をＬ（ロー）からＨ（ハイ）に遷移させることで、第４転送ゲート（４Ｇ）１４下の信号電荷を第１転送ゲート（１Ｇ）１１下へと転送する。
【００４１】
さらに、時刻ｔ６のタイミングにおいて、クロックφＶ１の入力をＨ（ハイ）からＬ（ロー）に遷移させ、クロックφＶ２の入力をＬ（ロー）からＨ（ハイ）に遷移させることで、第１転送ゲート（１Ｇ）１１下の信号電荷を第２転送ゲート（２Ｇ）１２下へと転送する。
【００４２】
その後、時刻ｔ７のタイミングにおいて、クロックφＶ２の入力をＨ（ハイ）からＬ（ロー）に遷移させ、クロックφＶ３の入力をＬ（ロー）からＨ（ハイ）に遷移させることで、第２転送ゲート（２Ｇ）１２下の信号電荷を第３転送ゲート（３Ｇ）１３下へと転送する。
【００４３】
信号電荷が第３転送ゲート（３Ｇ）１３下へ転送された後、時刻ｔ８のタイミングにおいて、電荷排出部５の可変ＯＦＧ１７の電位をＬ（ロー）からＨ（ハイ）に遷移させ、可変ＯＦＧ１７下のポテンシャルレベルを、第３転送ゲート（３Ｇ）１３下のポテンシャル井戸より深くする。これにより、第３転送ゲート（３Ｇ）１３下のポテンシャル井戸に転送された電荷は、オーバーフロードレイン（ＯＦＤ）２４へと排出される。
【００４４】
以上の動作により、信号電荷は、フローティングゲート（ＦＧ）１６下のポテンシャルにて読み出された後、信号電荷を保持したまま垂直方向５３のＴＤＩ転送が実現され、さらに電荷排出部５の可変ＯＦＧ１７を介してオーバーフロードレイン（ＯＦＤ）２４へと信号電荷を排出することが可能となる。
【００４５】
図７Ｂは、図６に示したクロックを入力したときの、電荷排出部５及び画素１のチャネルポテンシャル遷移図である。
上述した時刻ｔ６のタイミングから時刻ｔ７のタイミングに遷移すると、埋め込みチャネル２２に信号電荷が転送される。
【００４６】
次に、時刻ｔ８のタイミングにおいて、電荷排出部５のオーバーフローゲート（ＯＦＧ）２３がＨ（ハイ）に遷移することで、オーバーフローゲート（ＯＦＧ）２３下のポテンシャルレベルを深くし、これにより信号電荷を、電荷排出部５のオーバーフロードレイン（ＯＦＤ）２４に排出することができる。
ここで、電荷排出部５のオーバーフローゲート（ＯＦＧ）２３下のポテンシャルレベルは、図１に示したＯＦＧ制御部１３０のＯＦＧ入力端子１３１より与えられる電圧によって、ポテンシャルレベルの深さを自在に変化させることができる。即ち、これが電荷排出部５における可変ＯＦＧ１７に相当することになる。また、この可変ＯＦＧ１７下のポテンシャルレベルの深さを可変とすることにより、垂直転送する信号電荷量を制御すること、換言すると、蓄積信号電荷による出力信号レベルを制御することも可能となる。このように、入射光の強度に応じて蓄積信号電荷の保持或いは排出を制御することが可能となり、低輝度から高輝度に渡る入射光に対し、さらに適切な高いゲインを得ることが可能となる。
ここで上記出力信号レベルとは、可変ＯＦＧ１７の電位により井戸の深さ（ポテンシャルレベルとオーバーフローゲートとの高低差）を変更することで蓄積量が可変である、電荷排出部５から出力される電荷量に相当する。
【００４７】
図８Ａ及び図８Ｂは、出力部４の概念図、及び出力部４における信号電荷を水平方向５４に伝達していく遷移図を示す。
出力部４における、水平方向５４に隣接した各領域（画素）４−Ｉ、４−ＩＩ、４−ＩＩＩ、４−ＩＶの出力信号電荷は、水平スキャナ回路６０から送信される水平方向５４の選択信号Ｖｓ１、Ｖｓ２、Ｖｓ３、Ｖｓ４により、水平方向５４に隣接した各領域４−Ｉ、４−ＩＩ、４−ＩＩＩ、４−ＩＶの各々に接続されているトランジスタが順番に駆動することによって、出力信号配線９に順番に出力されていく。尚、出力信号配線９の電位は、リセット信号φＲによって、リセットレベルＶＲと同電位に制御することができる。
【００４８】
図９は、図１に示すイメージセンサ５０に備わる各出力部４より出力された各撮像部５１−ｎの出力信号処理を説明するためのブロック図である。
飽和判定回路８０は、図１に示すように、各出力部４における各出力アンプ３に接続される比較器８１−ｎと、各比較器８１−ｎの出力端子に接続される判定部８２と、各出力アンプ３に接続されるスイッチ８４−ｎと、水平画素出力の判定回数をカウントするカウンタ回路８３と、電荷排出部５と電気的に接続され、電荷排出部５における信号電荷の蓄積量を制御するＯＦＧ制御部１３０とを有する。
ここで、比較器８１−ｎ及びスイッチ８４−ｎの個数は、出力部４の個数に対応する。また、本実施の形態１では、ＯＦＧ制御部１３０は、飽和判定回路８０に含めたが、飽和判定回路８０とは別個に設けてもよい。
【００４９】
このような飽和判定回路８０は、概略以下の動作を行う。即ち、各出力部４が出力する信号電荷量が飽和電荷量を超えたか否かを判定するために、各出力部４が出力する信号電荷量と、飽和しきい値レベルＶｔｈとをそれぞれ比較する。この各比較結果に基づいて、飽和判定回路８０は、ＯＦＧ制御部１３０に信号を送信するか否か、及び、信号電荷量をメモリ回路９０に出力するか否かの判定を行う。ここで、飽和しきい値レベルＶｔｈは、時間遅延積分された信号電荷量が飽和電荷量を超えたか否かを判定するためのしきい値レベルである。
【００５０】
飽和判定回路８０における上述の各構成部分について、以下に詳しく説明する。
カウンタ回路８３は、水平画素列の画素数に相当する数をカウントした後、スイッチ８４−ｎ及びＯＦＧスイッチ１３２を初期化するリセット信号ＲＳを出力する。
各比較器８１−ｎは、各出力アンプ３の出力信号を非反転入力端子に入力し、飽和しきい値レベルＶｔｈを反転入力端子に入力する。
【００５１】
比較器８１−ｎは、各出力アンプ３から入力される信号電荷量の値を飽和しきい値レベルＶｔｈと比較し、この比較結果を判定部８２に出力する。ここで、比較器８１−ｎは、信号電荷量の値が飽和しきい値レベルＶｔｈ以上であるときは、比較結果としてハイ（Ｈ）レベル信号を出力する。一方、信号電荷量の値が飽和しきい値レベルＶｔｈ未満であるときには、比較結果としてロー（Ｌ）レベル信号を出力する。
【００５２】
判定部８２は、各比較器８１−ｎからの比較結果に基づいて、スイッチ８４−ｎの切り替えを制御する切替信号ＣＳを生成してスイッチ８４−ｎに出力する。ここで、スイッチ８４−ｎは、Ａ／Ｄ変換部１２０に接続している接点ａと、接地されている接点ｂとを有し、比較器８１−ｎがハイレベル信号を送出したとき、つまり信号電荷量が飽和しているときには、判定部８２によって接点ｂに切り替えられ、比較器８１−ｎがローレベル信号を送出したとき、つまり信号電荷量が飽和していないときには、接点ａに切り替えられる。
【００５３】
即ち、判定部８２は、撮像部５０−ｎにより蓄電された信号電荷量が飽和しきい値レベルＶｔｈ以上であるときには、スイッチ８４−ｎを接点ｂに切り替えて、撮像部５０−ｎより出力部４を介して出力された信号電荷を接地し放電させる。一方、撮像部５０−ｎにより蓄電された信号電荷量が飽和しきい値レベルＶｔｈ未満であるときには、判定部８２は、スイッチ８４−ｎを接点ａに切り替えて、信号電荷をＡ／Ｄ変換部１２０を介してデジタルデータに変換してメモリ回路９０に出力させる。
【００５４】
さらにまた、判定部８２が送出する切替信号ＣＳは、ＯＦＧ制御部１３０にも出力される。ここで図９を参照してＯＦＧ制御部１３０について説明する。
ＯＦＧ制御部１３０は、判定部８２が送出する切替信号ＣＳによって切り替えが行われるＯＦＧスイッチ１３２を有する。ＯＦＧスイッチ１３２は、上述したＯＦＧ入力端子１３１に接続したａ接点と、接地したｂ接点とを有し、比較器８１−ｎがハイレベル信号を送出したとき、つまり信号電荷量が飽和しているときには、判定部８２によって接点ａに切り替えられ、比較器８１−ｎがローレベル信号を送出したとき、つまり信号電荷量が飽和していないときには、接点ｂに切り替えられる。
【００５５】
ＯＦＧ制御部１３０の出力端は、電荷排出部５における可変ＯＦＧ１７と電気的に接続されている。したがって、信号電荷量の飽和が検知されてＯＦＧスイッチ１３２が接点ａに切り替えられたときには、電荷排出部５における可変ＯＦＧ１７の電位は、ＯＦＧ制御部１３０のＯＦＧ入力端子１３１の電位に設定される。既に説明したように、信号電荷量の飽和を防止するために、ＯＦＧ入力端子１３１の電位に応じて電荷排出部５における蓄積電荷は、電荷排出部５のＯＦＤ（オーバーフロードレイン）２４（図５Ｃ）へ排出される。可変ＯＦＧ１７の電位は、ＯＦＧ制御部１３０のＯＦＧ入力端子１３１の電位で制御可能であることから、可変ＯＦＧ１７下のポテンシャルレベルの深さをＯＦＧ入力端子１３１の電位で制御でき、それにより、電荷排出部５におけるＯＦＤ２４への電荷排出量、さらには蓄積信号電荷量を制御することができる。
【００５６】
また、既に説明したように撮像部５１には、ＴＤＩ段数が異なる複数の撮像部５１−ｎを設けており、様々な入射光に対応することができる。このような構成に対して、さらに上述の、電荷排出部５による、電荷排出量を制御可能にすることを加えることにより、入射光の強度に応じて、さらに蓄積信号電荷量を最適化すること可能となる。よって、低輝度から高輝度に渡る入射光に対し、より最適な高いゲインを得ることが可能となる。
【００５７】
一方、信号電荷量の未飽和が検知されてＯＦＧスイッチ１３２が接点ｂに切り替えられたときには、電荷排出部５における可変ＯＦＧ１７の電位は、ロー（Ｌ）である。よって、電荷排出部５においてＯＦＤ２４への電荷排出は行われない。
【００５８】
カウンタ回路８３は、水平スキャナ回路６０の駆動クロックφＨＳを入力信号として、比較器８１−ｎにおいて、各出力部４が出力する信号電荷量を閾値判定するたびに、この閾値判定回数をインクリメントしていく加算回路８３ａを備える。加算回路８３ａの加算数が水平方向５４の領域（画素）数に達したとき、カウンタ回路８３は、リセット信号ＲＳを発生させる。これにより、スイッチ８４−ｎ及びスイッチＳＷ−ＯＦＧを初期化し、これにより出力部４から得た水平画素列の全信号の判定が完了する。
カウンタ回路８３を有することで、出力部４からの出力信号電荷における暗電流雑音の除去、及び出力信号電荷の増幅処理が容易になる。
【００５９】
メモリ回路９０は、図１に示すように、入力バッファ９１と、アドレスバッファ９２と、アドレスデコーダ９３と、メモリアレイ９４と、出力バッファ９５と、アドレス信号発生部９６とを備えて構成される。
アドレス信号発生部９６は、出力部４からの信号電荷を格納するための物理アドレスを示すアドレス信号ＡＳを発生して、アドレスバッファ９２に出力する。アドレスバッファ９２は、供給されたアドレス信号ＡＳをバッファリングして、バッファリングしたアドレス信号ＡＳをアドレスデコーダ９３へ出力する。アドレスデコーダ９３は、供給されたアドレス信号ＡＳを、メモリアレイ９４の物理アドレスにデコードしてメモリアレイ９４へ出力する。
【００６０】
Ａ／Ｄ変換部１２０は、判定回路８０から供給される信号電荷量をデジタルデータに変換して、入力バッファ９１へ出力する。Ａ／Ｄ変換部１２０を有することで、出力部４からの出力信号電荷における暗電流雑音の除去、及び出力信号電荷の増幅処理が容易になる。
入力バッファ９１は、Ａ／Ｄ変換部１２０からのデジタル変換された信号電荷量データを一時的に記憶し、アドレスデコーダ９３から供給される物理アドレスに従い、メモリアレイ９４の物理アドレスへ信号電荷量データを出力する。メモリアレイ９４は、この信号電荷量データを指定の物理アドレスに格納する。
出力バッファ９５は、メモリアレイ９４から読み出した信号電荷量データを一時的に記憶した後、画像データ算出部１００へ出力する。
【００６１】
画像データ算出部１００は、供給された信号電荷量データに基づいて、画像データを算出して表示部１１０へ出力する。表示部１１０は、画像データを撮影画像として表示する。
【００６２】
以上のように構成された撮像装置２００により実行される画像表示処理に関する動作について、図１０を参照して以下に説明する。
図１０において、ステップＳ１では、撮像部５１−ｎが、各画素１において蓄積された信号電荷量を時間遅延積分して垂直転送して信号電荷量として蓄積し、次のステップＳ２に移行する。
ステップＳ２では、撮像部５１−ｎは、出力部４を介して蓄積された信号電荷量を各比較器８１−ｎにそれぞれ出力する。
ステップＳ３では、各比較器８１−ｎが、信号電荷量について、飽和しきい値レベルＶｔｈと比較を行い、この比較結果を判定部８２に出力する。ここで、比較器８１−ｎは、信号電荷量が飽和しきい値レベルＶｔｈ以上であると判断すれば、ステップＳ４に移行する。
【００６３】
ステップＳ４では、信号電荷量が飽和しきい値レベルＶｔｈ以上であるので、判定部８２は、ＯＦＧ制御部１３０におけるＯＦＧスイッチ１３２を接点ａ（図９）に切り替えるように制御する。即ち、判定部８２は、撮像部５１−ｎにおける画素１では電荷が飽和して十分な感度が得られなかったと判断し、ＯＦＧ制御部１３０を介して、電荷排出部５の可変ＯＦＧ１７下のポテンシャルレベルを深くする。これにより次の撮像の際における電荷の飽和を防止あるいは抑制することができる。
次のステップＳ５では、撮像部５１−ｎにおいて蓄積された信号電荷量は、電荷排出部５におけるＯＦＤ（オーバーフロードレイン）２４（図５Ｃ）に排出される。
【００６４】
さらにステップＳ６では、信号電荷量が飽和しきい値レベルＶｔｈ以上であるので、判定部８２は、スイッチ８４−ｎを接点ｂに切り替えるように制御する。これにより、撮像部５１−ｎにおいて蓄積された、出力部４からの出力信号電荷は放電される。
【００６５】
一方、ステップＳ３において、比較器８１−ｎが、出力部４からの信号電荷量は飽和しきい値レベルＶｔｈ未満であると判断したときには、ステップＳ７に移行する。
ステップＳ７では、信号電荷量が飽和しきい値レベルＶｔｈ未満であるので、判定部８２は、ＯＦＧ制御部１３０におけるＯＦＧスイッチ１３２を接点ｂ（図９）に切り替えるように制御する。即ち、判定部８２は、撮像部５１−ｎにおける各画素１では電荷が飽和しておらず十分な感度が得られたと判断して、ＯＦＧ制御部１３０による電荷排出部５の可変ＯＦＧ１７下のポテンシャルを深く変化させない。よって、蓄積された信号電荷は、電荷排出部５のＯＦＤ２４へ排出されない。
【００６６】
さらにステップＳ８では、信号電荷量が飽和しきい値レベルＶｔｈ未満であるので、判定部８２は、スイッチ８４−ｎを接点ａに切り替えるように制御する。したがって、撮像部５１−ｎの出力部４における出力アンプ３の出力端子とメモリ回路９０の入力バッファ９１とが接続される。これにより、撮像部５１−ｎにおいて蓄積された信号電荷量は、出力部４からメモリ回路９０に出力される。
ステップＳ９において、メモリ回路９０は、撮像部５１−ｎにおいて蓄積された信号電荷量データを、メモリアレイ９４の所定のアドレスに格納し、次のステップＳ１０に移行する。
【００６７】
以上説明したように、撮像部５１−ｎにおける各画素１の、飽和電荷量未満の信号電荷量データのみがメモリアレイ９４の所定のアドレスに格納され、一方、飽和電荷量以上の信号電荷量データは、メモリアレイ９４の所定のアドレスに格納されず排出されることになる。
【００６８】
ステップＳ１０では、画像データ算出部１００は、所定のアドレスに格納された信号電荷量データに応じて画像データを算出し出力する。
【００６９】
ここで、画像データは、所定のアドレスにそれぞれ格納された信号電荷量データＤ１〜Ｄ３を積分して出力され、下記（１）式で表すことができる。つまり下記（１）式では、ＴＤＩ段数Ｓ１、Ｓ２、Ｓ３に応じた時間遅延積分量を係数として、信号電荷量データＤ１〜Ｄ３を増幅して積分する。また、各アドレスは、撮像部５１−１，５１−２，５１−３により蓄積される信号電荷量がそれぞれ格納される物理アドレスである。
【００７０】
画像データ＝ Ｄ１＋Ｄ２×（（Ｓ１＋Ｓ２）／Ｓ２）＋Ｄ３×（（Ｓ１＋Ｓ２＋Ｓ３）／Ｓ３）    （１）
【００７１】
上述した式（１）に示すように、撮像部５１−２において蓄積される信号電荷量は、（Ｓ１＋Ｓ２）／Ｓ２  倍に増幅される。したがって、撮像部５１−１〜５１−２のそれぞれのＴＤＩ段数を合算した（Ｓ１＋Ｓ２）段のＴＤＩ段数を有するＣＣＤイメージセンサ５０に相当する信号電荷量を、高感度で得ることができる。
また、撮像部５１−３において蓄積される信号電荷量は、（Ｓ１＋Ｓ２＋Ｓ３）／Ｓ３  倍に増幅される。したがって、撮像回５１−１〜５１−３のそれぞれのＴＤＩ段数を合算した（Ｓ１＋Ｓ２＋Ｓ３）段のＴＤＩ段数を有するＣＣＤイメージセンサ５０に相当する信号電荷量を、高感度で得ることができる。
【００７２】
ステップＳ１１では、カウンタ回路８３は、全ての水平画素列をカウントしたか否かを判断する。カウンタ回路８３での加算数が水平画素数に達したとき、カウンタ回路８３はリセット信号ＲＳを発生する。これにより、出力部４から出力された水平画素列の全信号の判定処理は終了する。
【００７３】
ステップＳ１２では、カウンタ回路８３のリセット信号ＲＳに従い、飽和判定回路８０のスイッチ８４−ｎ、及びＯＦＧ制御部１３０のＯＦＧスイッチ１３２は初期化される。
ステップＳ１３では、表示部１１０は、画像データ算出部１００から供給された画像データに基づいて撮影画像を表示し、この処理は終了する。
【００７４】
以上説明したように、本実施の形態１の撮像装置２００によれば、複数の撮像部５１−ｎにおいて蓄積される信号電荷量のうち、飽和電荷量未満の信号電荷量のみを用いて撮影画像を得ることができる。したがって、撮像装置２００の回路規模を増大することなく、幅広い輝度を有する被写体に対して、より高いＳ／Ｎ比を有した鮮明な画像を得ることが可能となる。
【００７５】
また撮像装置２００について、図１４に示すような変形例としての撮像装置２０１を構成することもできる。
この撮像装置２０１は、図１の撮像装置２００と比較すると、撮像部５１−ｎの出力アンプ３の後段に暗電流補正部７０−ｎをそれぞれ備えた点でのみ相違する。
暗電流補正部７０−ｎは、各撮像部５１−ｎにおける出力部４と、各比較器８１−ｎとの間に配置される。尚、暗電流補正部７０−ｎは、暗電流補正回路７０を構成する。
【００７６】
暗電流補正部７０は、出力部４からの、蓄積された信号電荷量から暗電流の成分を除去する。ここで、暗電流の成分は、各撮像部５１−ｎの製造時において決定される。
このように暗電流補正部７０を設けることで、暗電流雑音が除去された出力信号のみを増幅することができ、さらに幅広い輝度を有する被写体に対して、より高いＳ／Ｎ比を有した鮮明な画像を得ることが可能となる。
【００７７】
尚、撮像装置２０１では、撮像部５１−ｎの出力アンプ３の後段に暗電流補正部７０−ｎを設置したが、Ａ／Ｄ変換部１２０とメモリ回路９０との間に暗電流補正部７０を設けてもよい。このように構成することで、出力信号電荷における暗電流雑音の除去がさらに容易になる。
【００７８】
実施の形態２．
上述の実施の形態１における撮像装置２００では、図１に示すように、各撮像部５１−ｎに備わる出力部４は、フローティングゲートアンプ４ｂ（図２）を備えた領域における、垂直方向５３において１画素分だけ遮光された構成を有する。これに対して、図１１に示すように、実施の形態２における撮像装置２０２における出力部４Ａでは、フローティングゲートアンプ４ｂを備えた領域に加えて、垂直方向５３に隣接する上下各１画素に相当する領域、つまり垂直方向５３に隣接する３画素分の領域に対して遮光構造を施した構成を採る。その他の構成は、実施の形態１における撮像装置２００と同じである。
【００７９】
図１２は、図１１に「５６」で示した部分における画素１、出力部４Ａ、及び電荷排出部５について、水平方向５４にそれぞれ３領域（画素）分の配置を示した図である。
図１３は、図１２に示した４相駆動ＣＣＤにおける画素１、垂直方向５３に隣接する３領域分の領域に渡る出力部４Ａ、及び電荷排出部５の詳細を示した平面図である。
尚、図１２は上述の図３に、図１３は上述の図４に、それぞれ対応する。よって、垂直方向５３に隣接する３領域分の領域に渡る出力部４Ａ、及び電荷排出部５の範囲が遮光膜１８を有する。
【００８０】
図１３に示す、垂直方向５３に隣接する３領域分の領域にわたる出力部４Ａでは、これら３領域のうち、中央に位置する領域４Ａ−１では、第３転送ゲート（３Ｇ）１３に対応する位置に、出力制御ゲート１５及びフローティングゲート１６を有する。また、出力部４Ａにおける画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４は、水平方向５４に湾曲した構造を有し、領域内の湾曲部にソースフォロワ３０を備える。
【００８１】
出力部４Ａの３領域のうち、上述の中央の領域４Ａ−１の上側の領域４Ａ−２は、画素１と類似の構成を有するが、画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４を中央の領域４Ａ−１と連結させるため、画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４を領域内で湾曲させた構造を有する。
【００８２】
また、出力部４Ａの３領域のうち、上述の中央の領域４Ａ−１の下側の領域４Ａ−３も、画素１と類似の構成を有するが、画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４を中央の領域４Ａ−１と連結させるため、画素分離Ｐ＋領域２１、埋め込みチャネル２２、オーバーフローゲート２３、オーバーフロードレイン２４を領域内で湾曲させた構造を有する。
【００８３】
また、電荷排出部５は、実施の形態１で説明したように、画素１における第３転送ゲート（３Ｇ）１３に対応する位置に、可変ＯＦＧ１７を有する。
【００８４】
以上のような構造を有する撮像装置２０２は、実施の形態１の撮像装置２００と同じ動作を行うことができ、また、実施の形態１の撮像装置２００が有する効果を奏することができる。ここでの、これらの説明は省略する。
一方、撮像装置２０２では、出力部４Ａでは垂直方向５３に３画素分の領域を有することから、領域内の湾曲部に配置するソースフォロワ３０の設計に余裕を持たせることができる。したがって、ソースフォロワ回路３０の動作特性の安定化と高精度化とを図ることができる。その結果、出力部４Ａが出力する信号に対し、より高いＳ／Ｎ比を有した鮮明な画像を得ることが可能となる。
【００８５】
また、撮像装置２０２においても、図１５に示すような変形例としての撮像装置２０３を構成することもできる。撮像装置２０３は、図１４に示す変形例の撮像装置２０１と同様に、暗電流補正回路７０を追加した構成を有する。
暗電流補正部７０を設けることで、暗電流雑音が除去された出力信号のみを増幅することができ、さらに幅広い輝度を有する被写体に対して、より高いＳ／Ｎ比を有した鮮明な画像を得ることが可能となる。
【００８６】
上述した各実施の形態を組み合わせた構成を採ることも可能であり、また、異なる実施の形態に示される構成部分同士を組み合わせることも可能である。
【符号の説明】
【００８７】
１  画素、４、４Ａ  出力部、５  電荷排出部、１５  出力制御ゲート、
１６  フローティングゲート、１７  可変ＯＦＧ、１８  遮光膜、
５０  ＴＤＩ方式ＣＣＤイメージセンサ、５１  撮像部、６０  水平転送部、
７０  暗電流補正部、８０  飽和判定回路、９０  画像メモリ、
１００  画像データ算出部、１１０  表示部、１２０  Ａ／Ｄ変換部、
２００〜２０３  撮像装置。
【図１】
2018061079.tif 000003
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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