(57)【要約】ｐ−チャンネルＭＯＳＦＥＴのチャンネルからドレインへの接合内のホール衝撃イオン化によって駆動される熱電子注入は、フローティング−ゲート・メモリを書き込むための新たなメカニズムを提供する。種々のｐＦＥＴフローティング−ゲート構造は、このメカニズムと電子トンネリングの組合せを用いて、不揮発性のアナログ・メモリ、不揮発性のデジタル・メモリ、或いは、シリコンにおけるオンライン・ラーニングを実現する。素子が、電気的に隔離されたフローティング・ゲートを用いて、電気電荷を記憶するために、このメモリは不揮発性である。メモリに書き込む電子注入およびトンネリング・メカニズムが、通常の素子作動中に発生し得るので、これらの素子は、オンライン・ラーニングを可能とする。注入およびトンネリング・メカニズムが、フローティング・ゲートからそれぞれ、電子を加算し、除去するので、このメモリは更新され、ラーニングは双方向性である。このメモリ更新は、記憶されたメモリと、ｐＦＥＴｓの端子電圧の双方に依存し、それらが双方向性なので、この素子は、オンライン・ラーニング機能を実現できる。
2005533372.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型ソース領域、
ｐ型ドレイン領域、
前記ソース領域と前記ドレイン領域の間に配置されたチャンネル、
前記チャンネルに隣接して配置された絶縁体、および、
前記絶縁体に隣接して配置され、前記絶縁体によって前記チャンネルから電気的に絶縁されたフローティング・ゲート、
を備えるフローティング・ゲート半導体素子。
【請求項２】
前記ドレイン領域および前記ソース領域が、半導体基板のｎ型領域内に配置された、請求項１に記載の素子。
【請求項３】
前記ｎ型領域が、ｐ型半導体基板内に配置されたｎ井戸である、請求項２に記載の素子。
【請求項４】
前記ｐ型ソース領域および前記ｐ型ドレイン領域が、ｐ＋ドープされた、請求項３に記載の素子。
【請求項５】
前記ｐ型半導体基板がｐ−ドープされた、請求項４に記載の素子。
【請求項６】
前記ｎ井戸がｎ−ドープされた、請求項５に記載の素子。
【請求項７】
前記フローティング・ゲートがポリシリコンを備える、請求項６に記載の素子。
【請求項８】
前記ドレイン領域に電気的にカップルされた第１の電気的接点、および、
前記ソース領域に電気的にカップルされた第２の電気的接点、
を更に備える、請求項１に記載の素子。
【請求項９】
基板、
前記基板から第１の距離だけ上の平面内に配置されたｐ型ソース領域、
前記基板から第２の距離だけ上の平面内に配置されたｐ型ドレイン領域であって、当該第２の距離が前記第１の距離とは異なるものである、ｐ型ドレイン領域、
前記ソース領域と前記ドレイン領域の間に垂直に配置されたチャンネル、
前記チャンネルを取り囲む絶縁体、および、
前記絶縁体に隣接して配置され、前記絶縁体によって前記チャンネルから電気的に絶縁されたフローティング・ゲートであって、当該フローティング・ゲートが前記基板に平行な平面内に配置された、フローティング・ゲート、
を備えるフローティング・ゲート半導体素子。
【請求項１０】
前記ドレイン領域および前記ソース領域が、蒸着膜（deposited films）で形成される、請求項９に記載の素子。
【請求項１１】
前記チャンネルが、ｐ型のエピタキシャル成長したシリコンを備える、請求項１０に記載の素子。
【請求項１２】
前記ｐ型ソース領域および前記ｐ型ドレイン領域が、ｐ＋ドープされた、請求項１１に記載の素子。
【請求項１３】
前記フローティング・ゲートが、再結晶化された、蒸着されたｎ型アモルファス・シリコンの層を備える、請求項１２に記載の素子。
【請求項１４】
前記フローティング・ゲートが、再結晶化された、蒸着されたｐ型アモルファス・シリコンの層を備える、請求項１２に記載の素子。
【請求項１５】
前記ドレイン領域に、電気的にカップルされた第１の電気的接点、および、前記ソース領域に電気的にカップルされた第２の電気的接点、を更に備える、請求項９に記載の素子。
【請求項１６】
基板、
ｐ型ソース領域、
ｐ型ドレイン領域、
前記ソース領域と前記ドレイン領域の間に配置されたチャンネル、
前記チャンネルに隣接して配置された第１の絶縁体、
前記絶縁体に隣接して配置され、前記絶縁体によって前記チャンネルから電気的に絶縁されたフローティング・ゲート、および、
ｎ型トンネリング領域であって、前記フローティング・ゲートが、少なくとも当該トンネリング領域の一部分を越えて延び、第２の絶縁体によって、そこから電気的に絶縁された、ｎ型トンネリング領域、
を備える、フローティング・ゲート半導体素子。
【請求項１７】
前記ドレイン領域にカップルされた第１の電気的接点、
前記ソース領域にカップルされた第２の電気的接点、
および、
前記トンネリング領域にカップルされた第３の電気的接点、
を更に備える、請求項１６に記載の素子。
【請求項１８】
前記基板がｐ−ドープされ、前記ソース領域がｐ＋ドープされ、前記ドレイン領域がｐ＋ドープされた、請求項１６に記載の素子。
【請求項１９】
前記基板がｐ−ドープされ、前記ソース領域がｐ＋ドープされ、前記ドレイン領域がｐ＋ドープされた、請求項１６に記載の素子。
【請求項２０】
前記ソース領域および前記ドレイン領域が、前記基板の第１のｎ−ドープされた井戸領域内に配置された、請求項１８に記載の素子。
【請求項２１】
前記トンネリング領域が、前記基板の第２のｎ−ドープされた井戸領域内に配置された、請求項１９に記載の素子。
【請求項２２】
前記第１の井戸領域および前記第２の井戸領域が、チャンネル・ブロックによって互いに分離された、請求項２０に記載の素子。
【請求項２３】
前記トンネリング領域が、ｎ＋ドープされた井戸領域内に配置され、次に、このｎ＋ドープされた井戸領域が、前記基板のｎ−ドープされた井戸領域内に配置される、請求項１９に記載の素子。
【請求項２４】
前記ドレインおよびソース領域が、前記基板の第２のｎ−ドープされた井戸領域内に配置された、請求項２２に記載の素子。
【請求項２５】
前記ドレイン領域に電気的にカップルされた第１の電気的接点、
前記ソース領域に電気的にカップルされた第２の電気的接点、および、
前記トンネリング領域に電気的にカップルされた第３の電気的接点、
を更に備える、請求項２２に記載の素子。
【請求項２６】
前記チャンネル・ブロックが、蒸着されたシリコン酸化物を備える、請求項２４に記載の素子。
【請求項２７】
前記チャンネル・ブロックが、熱的に成長したシリコン酸化物を備える、請求項２５に記載の素子。
【請求項２８】
半導体基板、
前記基板に配置された第１のｎ−井戸、
前記基板に配置された第２のｎ−井戸、
前記第１のｎ−井戸に配置された第１のｐ＋領域、
前記第１のｎ−井戸に配置された第２のｐ＋領域、
前記第１のｐ＋領域と前記第２のｐ＋領域の間に配置されたチャンネル領域、
前記チャンネルの上（above）に配置された絶縁体、
前記絶縁体の上（above）に配置されたフローティング・ゲート、
前記フローティング・ゲートの上（over）に配置された絶縁体、
前記第１のｐ＋領域にカップルされた第１の接点、
前記第２のｐ＋領域にカップルされた第２の接点、
前記第２のｎ−井戸に配置されたｎ＋領域、
前記ｎ＋領域にカップルされた第３の接点、および、
前記第２のｎ−井戸の少なくとも一部の上（over）に配置された、前記フローティング・ゲートの一部分、
を備えるフローティング・ゲート素子。
【請求項２９】
電流を供給するための手段、
電流を排出するための手段、
前記供給手段と前期排出手段の間で電流をチャネリングするための手段、
制御可能に、前記チャンネリング手段から、電荷を格納するための手段に、熱電子を注入するための第１の手段、および、
制御可能に、前記電荷を格納するための手段から、電子を転送するための、第２の手段、
を備える、フローティング・ゲート素子。
【請求項３０】
前記第２の手段が、トンネリング接合を含む、請求項２９に記載のフローティング・ゲート素子。
【請求項３１】
前記第２の手段が、光子消去（photonic erasure）を含む、請求項２９に記載のフローティング・ゲート素子。
【請求項３２】
前記トンネリング接合が、ショートされた（shorted）ｎＦＥＴで実現される、請求項３０に記載のフローティング・ゲート素子。
【請求項３３】
前記トンネリング接合が、ショートされた（shorted）ｎＦＥＴで実現される、請求項３０に記載のフローティング・ゲート素子。
【請求項３４】
前記トンネリング接合が、ｎ−位井戸に配置されたｎ＋領域で（with）実現される、請求項３０に記載のフローティング・ゲート素子。
【請求項３５】
制御キャパシタを更に備える請求項２９に記載のフローティング・ゲート素子。
【請求項３６】
前記第２の制御キャパシタが、互いにショートされた（shorted together）ドレイン、ソース、および、井戸接続（well connections）を持つｐＦＥＴを備える、
請求項３５に記載のフローティング・ゲート素子。
【請求項３７】
基板、
前記基板に配置されたｎ−井戸、
前記ｎ−井戸に配置された第１のｐ＋領域、
前記ｎ−井戸に配置された第２のｐ＋領域、
多結晶シリコンで形成されたフローティング・ゲートであって、当該素子が多結晶シリコンの単一の層のみを含む、フローティング・ゲート、
前記第１のｐ＋領域にカップルされた第１の電気的接点、および、
前記第２のｐ＋領域にカップルされた第２の電気的節点、
を備えるフローティング・ゲート素子。
【請求項３８】
トンネリング接合（junction）を更に備える、請求項３７に記載のフローティング・ゲート素子。
【請求項３９】
前記トンネリング接合が、ｎ−井戸に配置されたｎ＋領域で実現される、請求項３８に記載のフローティング・ゲート素子。
【請求項４０】
ｎ＋領域が、第１のおよび第２のｐ＋領域と同じｎ−井戸内に配置される、請求項３９に記載のフローティング・ゲート素子。
【請求項４１】
ｎ＋領域が、ｎ−井戸の中に第１のおよび第２のｐ＋領域が配置される当該ｎ−井戸とは異なる（distinct from）ｎ−井戸に配置される、請求項３９に記載のフローティング・ゲート素子。
【請求項４２】
前記トンネリング接合が、ショートされた（shorted）ｎＦＥＴで実現される、
請求項３８に記載のフローティング・ゲート素子。
【請求項４３】
前記トンネリング接合が、ショートされたｐＦＥＴで実現される、
請求項３８に記載のフローティング・ゲート素子。
【請求項４４】
前記フローティング・ゲートが、ＭＯＳＣＡＰにカップルされる、請求項３８に記載のフローティング・ゲート素子。
【請求項４５】
前記トンネリング接合が、ボウル形状（bowl shaped）である、請求項４１に記載のフローティング・ゲート素子。
【請求項４６】
前記トンネリング接合が、ボウル形状（bowl shaped）である、請求項４０に記載のフローティング・ゲート素子。
【請求項４７】
基板、
前記基板に配置されたｎ−井戸、
前記ｎ−井戸内に配置された第１のｐ＋領域、
前記ｎ−井戸内に配置された第２のｐ＋領域、
多結晶シリコンで形成されたフローティング・ゲートであって、当該素子が、多結晶シリコンの２つの層を備える、フローティング・ゲート、
前記第１のｐ＋領域にカップルされた第１の電気的接点、および、
前記第２のｐ＋領域にカップルされた第２の電気的接点、
を備えるフローティング・ゲート素子。
【請求項４８】
トンネリング接合を更に備える、請求項４７に記載のフローティング・ゲート素子。
【請求項４９】
前記トンネリング接合が、ｎ−井戸内に配置されたｎ＋領域で実現される、請求項４８に記載のフローティング・ゲート素子。
【請求項５０】
前記ｎ＋領域が、前記第１のおよび第２のｐ＋領域と同じｎ−井戸内に配置される、請求項４９に記載のフローティング・ゲート素子。
【請求項５１】
前記ｎ＋領域が、ｎ−井戸の中に第１のおよび第２のｐ＋領域が配置される当該ｎ−井戸とは異なる（distinct from）ｎ−井戸内に配置される、請求項４９に記載のフローティング・ゲート素子。
【請求項５２】
前記トンネリング接合が、ショートされたｎＦＥＴで実現される、請求項４８に記載のフローティング・ゲート素子。
【請求項５３】
前記トンネリング接合が、ショートされたｐＦＥＴで実現される、請求項４８に記載のフローティング・ゲート素子。
【請求項５４】
前記フローティング・ゲートが、ＭＯＳＣＡＰにカップルされる、請求項４８に記載のフローティング・ゲート素子。
【請求項５５】
前記トンネリング接合が、ボウル形状（bowl shaped）である、請求項５１に記載のフローティング・ゲート素子。
【請求項５６】
前記トンネリング接合が、ボウル形状（bowl shaped）である、請求項５０に記載のフローティング・ゲート素子。
【請求項５７】
電子を、フローティング・ゲートの上に注入するための第１の手段であって、当該第１の手段が、ｐＦＥＴを含む第１の手段、および、
前記フローティング・ゲートから電子をトンネリングするための第２の手段、
を備える、フローティング・ゲート素子。
【請求項５８】
前記第２の手段が、ｎ−井戸内に配置されたｎ＋領域を含む、請求項５７に記載のフローティング・ゲート素子。
【請求項５９】
前記ｎ＋領域およびｐＦＥＴが、第１のｎ−井戸内に配置される、請求項５８に記載のフローティング・ゲート素子。
【請求項６０】
ｎ＋領域およびｐＦＥＴがそれぞれ、第１のｎ−井戸内と第２のｎ−井戸内に配置される、請求項５８に記載のフローティング・ゲート素子。
【請求項６１】
前記第２の手段が、ショートされたｎＦＥＴを含む、請求項５７に記載のフローティング・ゲート素子。
【請求項６２】
前記第２の手段が、ショートされたｐＦＥＴを含む、請求項５７に記載のフローティング・ゲート素子。
【請求項６３】
前記フローティング・ゲートにキャパシタンスを提供するための第３の手段を更に備える、請求項５７に記載のフローティング・ゲート素子。
【請求項６４】
前記第３の手段が、ショートされたｐＦＥＴを含む、請求項６３に記載のフローティング・ゲート素子。
【請求項６５】
ｎ−型領域、
前記ｎ−型領域内に配置された第１のｐ＋領域、
前記ｎ−型領域内に配置された第２のｐ＋領域、
前記第１のｐ＋領域と前記第２のｐ＋領域の間に配置されたチャンネル領域、
前記チャンネル領域に隣接して配置された絶縁体、
前記絶縁体が、前記フローティング・ゲートを、前記チャンネル領域から分離するように配置されたフローティング・ゲート、
前記第１のｐ＋領域にカップルされた第１の電気的接点、および、
前記第２のｐ＋領域にカップルされた第２の電気的接点、
を備えるフローティング・ゲート素子。
【請求項６６】
前記フローティング・ゲートが、金属を含む、請求項６５に記載のフローティング・ゲート素子。
【請求項６７】
前記フローティング・ゲートが、多結晶シリコンを含む、請求項６５に記載のフローティング・ゲート素子。
【請求項６８】
前記フローティング・ゲートから絶縁された電導性の層を更に備える、請求項６７に記載のフローティング・ゲート素子。
【請求項６９】
前記電導性の層が金属を含む、請求項６８に記載のフローティング・ゲート素子。
【請求項７０】
前記電導性の層が、多結晶シリコンを含む、請求項６８に記載のフローティング・ゲート素子。
【請求項７１】
トンネリング接合を更に備える、請求項６５に記載のフローティング・ゲート素子。
【請求項７２】
前記トンネリング接合が、ｎ−領域内に配置されたｎ＋領域で実現される、請求項７１に記載のフローティング・ゲート素子。
【請求項７３】
ｎ＋領域が、第１のおよび第２のｐ＋領域と同じｎ−型の領域内に配置される、
請求項７２に記載のフローティング・ゲート素子。
【請求項７４】
前記ｎ＋領域が、ｎ−型領域内に第１のおよび第２のｐ＋領域が配置される当該ｎ−型の領域とは異なる（distinct from）ｎ−型領域内に配置される、請求項７２に記載のフローティング・ゲート素子。
【請求項７５】
前記トンネリング接合が、ショートされたｎＦＥＴで実現される、請求項７１に記載のフローティング・ゲート素子。
【請求項７６】
前記トンネリング接合が、ショートされたｐＦＥＴで実現される、請求項７１に記載のフローティング・ゲート素子。
【請求項７７】
前記フローティング・ゲートが、ＭＯＳＣＡＰにカップルされる、請求項７１に記載のフローティング・ゲート素子。
【請求項７８】
前記トンネリング接合が、ボウル形状（bowl shaped）である、請求項７４に記載のフローティング・ゲート素子。
【請求項７９】
前記トンネリング接合が、ボウル形状（bowl shaped）である、請求項７３に記載のフローティング・ゲート素子。
【請求項８０】
前記フローティング・ゲートが金属を含む、請求項７６に記載のフローティング・ゲート素子。
【請求項８１】
前記フローティング・ゲートが、多結晶シリコンを含む、請求項７６に記載のフローティング・ゲート素子。
【請求項８２】
前記フローティング・ゲートから絶縁された、電導性の層を更に備える、請求項８１に記載のフローティング・ゲート素子。
【請求項８３】
前記電導性の層が金属を含む、請求項８２に記載のフローティング・ゲート素子。
【請求項８４】
前記電導性の層が多結晶シリコンを含む、請求項８２に記載のフローティング・ゲート素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティング・ゲート半導体構造の分野に向けられる。
【背景技術】
【０００２】
＜関連出願への相互参照＞
この出願は、同時に出願中の、米国特許出願番号09/699,059（Christopher J. Diorio および  Carver A. Meadの名前で2000年10月27日出願し、現在米国特許第6,452,835号（2002年9月17日に発行））の一部継続出願であり、この双方が共有されている。その出願は、更に、共に出願中の米国特許出願番号09/201,327（1998年11月30日出願（現在米国特許第6,144,581号（2000年11月７日発行）））の継続出願である。米国特許出願番号09/201,327は、米国特許出願番号08/882,717（1997年６月25日出願）（現在米国特許第5,898,613号（1999年4月27日発行））の分割である。この米国特許出願番号08/882,717は更に、（１）米国特許出願番号08/690,198（1996年７月26日出願）（現在米国特許第5,825,063号（1998年10月20日発行））；（２）米国特許出願番号08/721,261（1996年９月26日出願）（現在米国特許第5,875,126号（1999年2月23日発行））；および（３）米国特許出願番号08/845,018（1997年4月22日出願）（現在米国特許第5,990,512号（1999年11月23日発行））；の一部継続出願である。米国特許第59,905,12号は、その後代（progency）と同様に、米国仮特許出願番号60/016,464（1996年4月29日出願）の利益を請求し、（１）米国特許出願番号08/399,966（1995年3月7日出願）（現在米国特許第5,627,392号）；（２）米国特許出願番号08/721,261（1996年9月26日出願）（現在米国特許第5,875,126号）；（３）米国特許出願番号08/690,198（1996年７月26日出願）（現在米国特許第5,825,063号）；および（４）米国特許仮出願番号60/022,360（1996年７月24日出願）；の一部継続出願である。米国特許第5,875,126号およびその後代は、米国特許仮出願番号60/004,566（1995年9月29日出願）の利益を請求する。米国特許出願番号09/189,595（1998年11月10日出願）からの米国特許第5,986,927号（1999年11月16日発行）は、米国特許出願番号08/721,261の分割である。米国特許第5,898,613号およびその後代は、米国特許仮出願番号60/022,360（1996年７月24日出願）の利益を請求し、米国特許出願番号08/845,018および08/721,261の一部継続である。米国特許第5,825,063号（およびその後代）は、米国特許仮出願番号60/006,795（1995年11月15日出願）の利益を請求し、米国特許出願番号08/399,966（1995年3月7日出願）（現在米国特許第5,627,392号（1997年3月6日発行））の一部継続である。米国特許第5,914,894号は、米国特許出願番号08/088,655（1998年6月1日出願）に基づいて1999年6月22日に発行され、米国特許出願番号08/690,198の分割である。米国特許出願番号09/201,677（1998年11月30日出願）に基づいて2000年9月26日に発行された米国特許第6,125,053号は、米国特許出願番号08/882,717の分割である。
【０００３】
＜本発明における政府の権利の言明＞
本発明は、海軍の部門の海軍研究オフィスによって与えられた許可番号Ｎ00014-89-Ｊ-1675の下で、および、国防省の先進的研究プロジェクト・エージェンシーによって与えられた許可番号Ｎ00014-89-Ｊ−3083の下で、米国政府からのサポートによって為された。米国政府は、本発明について一定の権利を持ち得る。
【０００４】
＜本発明の背景＞
深いサブ・ミクロン・フィーチャーへのシリコン集積回路プロセッシングのスケーリングは、ＳＯＣ（チップ上のシステム：systems-on-a-chip）設計に対する大きな挑戦を与える。ポジティブなサイドにおいては、スケーリングは、デジタルＣＭＯＳ（相補型メタル酸化物半導体）の密度とスピードを増大させる。ネガティブなサイドにおいては、スケーリングは、低トランジスタ破壊電圧、乏しいトランジスタ・マッチング、および、制限されたダイナミック・レンジの点でアナログＣＭＯＳに重荷を負わせる。ＳＯＣアプリケーションは一般的に、デジタル回路のための深いサブミクロンＣＭＯＳを必要とするが、アナログ入力及び／又は出力を持つ。混合された信号のＳＯＣアプリケーションを可能とするために、エンジニアは、デジタルロジックを横に置いた精密なアナログ回路を、標準デジタルＣＭＯＳプロセスで設計するための単純な方法を必要とする。大きな成功を約束する一つのアプローチは、回路動作を改善するように局所的に適用させる、自己チューニング・トランジスタを使用することである。もし、エンジニアが、彼らのシリコン・チップに、局所的な平行適応を取りこむための単純な手段を持つならば、彼等は、ＳＯＣ動作およびアプリケーションを大きく進歩させることができるであろう。不幸なことに、シリコンにおける大規模な局所ラーニングは今のところ、研究者の手に届いていない。大きな理由は、ＣＭＯＳ回路における、不揮発性のアナログ・オンライン適応を可能とするための、単純な方法の欠如である。
【０００５】
２酸化シリコンのような絶縁体内に埋め込まれた、フローティング・ポリシリコン・ゲートの上に格納された電気電荷を用いる、従来技術のフローティング・ゲート・トランジスタは、適切な不揮発性のアナログ・ストレージ（storage）を提供する。そのようなフローティング・ゲートの上の電荷は、長い年月の期間、固定して残ることが知られている。メモリ要素としてのフローティング・ゲート・トランジスタの使用の利点は、既知であるが、それらのシリコン・ラーニング・ネットワークおよびアナログ・メモリ・セルへのアプリケーションは、限定されてきた。その主要な理由は、アナログ・メモリに書き込むための、適切な、双方向性で自己収束するメカニズムの欠如であった。フローティング・ゲート・トランジスタのゲートは、絶縁体内に完全に埋め込まれているので、メモリに書き込む際には、電荷キャリアを、この絶縁体を通じて移動させることとなる。電子を、絶縁体を通じて移動させる多くのメカニズムが知られている。その２つは、トンネリングと熱電子注入である。
【０００６】
電子を、シリコン／酸化物インターフェースによって与えられる障壁を横断して輸送することにおける困難性は、図１に示される。障壁１０を乗り越えるには、電子が、約3.1ｅＶのエネルギーより大きなエネルギーを保持する必要がある。室温において、半導体の電子がこのエネルギーを保持する確率は、非常に小さい。或いは、電子は、この障壁を通じてトンネルし得るが、不揮発性のストレージのために必要とされる酸化物の厚さにおいて、トンネリングの確率はやはり、非常に小さい。
【０００７】
Fowler-Nordheim (FN)トンネリングは、図２に示されるように酸化物12に亘って電圧を印加することを伴う。これは、電子が、それを通じてトンネリングする確率を高める。トンネリング電流・対・400ÅのSiO2ゲート酸化物（２ミクロンのＭＯＳ（メタル・オキサイド半導体）プロセスについて一般的）に対する酸化物電圧、が図３に示される。シリコン・ラーニング・セルにおいて必要なラーニングおよびアンラーニング機能、および、アナログメモリ・セルにおける書き込みおよび消去、を実現するために、酸化物（oxide）を通じた双方向性の電流が必要とされる。トンネリング・プロセスは、好ましい方向（preferred direction）を持たないが、双方向性のトンネリングは、２重極性（dual polarity）の高電圧か、単一極性の高電圧および電子を追加するときにフローティング・ゲートをこの電圧に引き込み（pull）、電子を除去するときに電圧を接地近傍に引き込むための手段、かのいずれかを必要とする。双方のアプローチとも、余り魅力的ではない。２重極性のソリューションは、基板ポテンシャルより非常に小さい負電圧を必要とする。そして、単一極性のソリューションは、同時メモリ読み出しおよび書き込み、或いは、自己収束メモリ書き込み（self convergent memory writes）をサポートしない。
【０００８】
デジタルＥＥＰＲＯＭｓ（電気的に消去可能なプログラマブルなリード・オンリー・メモリー）を書き込む場合に、単一極性双方向トンネリングは、しばしば使用される。メモリに書き込むことは、フローティング・ゲートを、供給電圧か接地かのいずれかに引き込むこと（pulling）を伴うので、書き込みプロセス中には、ＥＥＰＲＯＭセルからは読出しできない。この、メモリ状態フィードバックの欠如状態を補償するために、過剰な電荷が一般的に、フローティング・ゲートに加えられる。一旦、素子を完全に、その２つのバイナリ状態の一つにスイッチするために必要な（電荷の）総量を越えた場合には、電荷の正確な量が無関係な場合である、バイナリ値の「デジタル」メモリに書き込むときには、過剰な電荷は受け入れ可能であるが、アナログ・メモリ・セルに与えられた電荷の総量についての不確実性は、大きなメモリ・エラーという結果をもたらし得る。メモリ書き込みプロセスは、自己収束ではないので、アナログＥＥＰＲＯＭｓは、反復的書き込みを用いる。この必要性は、商業ｎＦＥＴ（ｎチャンネル電界効果トランジスタ）のＥＥＰＲＯＭｓによっては、適切には満足されていない。その大きな理由は、従来のＥＥＰＲＯＭトランジスタが、同時メモリ読出しおよび書き込みを許容しないためである。殆どのアナログＥＥＰＲＯＭの実装（implementation）は、反復的書き込みを必要とする。つまり、まず、メモリが書き込まれ、次に、読み出され、その書き込みと読出し値が比較され、訂正値を書き込むためにエラーが用いられる。エラーが所定の範囲内となるまで、このサイクルが反復される。
【０００９】
熱電子注入は、半導体の表面の近傍の電子が、一般的に電界内での加速によって、約3.1ｅＶのエネルギーより大きなエネルギーを捕獲し、シリコン／酸化物障壁を越えるプロセスである。一旦、２酸化シリコン伝導帯内に入ると、酸化物に亘って印加された電界は、これらの電子を、フローティング・ゲートに運ぶ。熱電子注入を実現するための多くの方法が存在する。
高電界の一つのソースは、垂直か横方向のバイポーラ接合トランジスタ（ＢＪＴ）かのいずれかの、コレクタからベースへの空乏層領域である。類似のアプリケーションで使用される横方向（lateral）ＢＪＴの例が、Anderson他に対する特許文献１に示される。この素子は、アナログ・ラーニング・アプリケーションに対しては適切であるが、各ラーニング・セルは、注入ＢＪＴ（熱電子注入を有効とするため）とＭＯＳＦＥＴ（メタル・オキサイド半導体電界効果トランジスタ）（格納された電荷を読み出すため）の双方を必要とする。セル当りのトランジスタの数の削減が、非常に望まれる。
【００１０】
高電界のための他のソースは、スプリット・ゲートのｎ−型ＭＯＳＦＥＴのチャンネル領域内にある。カミヤ他に対する特許文献２に記載されるようなスプリット・ゲート注入器は、非常に異なった（複数の）電圧における、２つの、部分的に重なるゲート領域を含む。その結果としての表面ポテンシャルは、２つのゲート間のインターフェースにおいて、急に落ち、トランジスタ・チャンネルの、この小さい領域における局所的な高電界を生成する。不幸なことに、制御ゲートは、注入率を変調（modulate）するが、注入された電荷を受け取らないので、メモリは、同時に、書き込まれた状態、読出した状態、との双方ではあり得ない。そのような素子は、デジタルＥＥＰＲＯＭｓについて受容可能であるが、アナログ・ラーニング・セル、または、アナログ・メモリ・アプリケーションに対しては不適切である。
【００１１】
高電界のための第３のソースは、上述のスレッシュホールド・サブ・ミクロンのｎ−型ＭＯＳＦＥＴのチャンネル領域に亘った、ドレインからソースへの電圧降下である。この素子の不利な点は、注入を実現するために、ドレインとゲート電圧の双方が、約2.5Ｖを越えねばならないこと（これによって、高チャンネル電流およびそれによる高電力消費をもたらす）である。
高電界のための第４のソースは、ｎ−型ＭＯＳＦＥＴ内に形成された、ドレインからチャンネルへの空乏領域である。図４-５に説明されるような、従来のＭＯＳＦＥＴにおいて、この電界は、ドレインからソースへの電圧が、2.5Ｖを越え、トランジスタが、そのサブ・スレッシュホールド状態（regime）において、或いはその近傍で作動するときのみに存在する。サブスレッシュホールドのＭＯＳＦＥＴゲート電圧は一般的に、１Ｖより小さいので、ゲート酸化物内に注入された電子は、電子の、フローティング・ゲートへの輸送に対向する、トランジスタ・ドレインに向けられる大きな電界に遭遇する。図４のトランジスタのエネルギー・バンド図（図５）に見られるように、結果としてのフローティング・ゲートへの電荷輸送は、無視できる程度に小さい。
【００１２】
従って、書き込みおよび消去可能で、同時に書き込みおよび読出し可能で、一つの素子内に実現可能な、改善されたシリコンのアナログ・メモリ・セル（デジタル値ストレージのためにも利用可能）に対する必要性が存在する。
追加的に、標準論理ＣＭＯＳプロセスのために適切な実装が好ましい。論理ＣＭＯＳプロセスは、最小の数のプロセッシング・ステップを伴う、ｐ−型およびｎ−型ＦＥＴの製造が可能な、何らかのシリコン・プロセスである。例えば、２重ポリシリコンプロセスのような追加的なステップは、そのようなメモリ素子の製造のコストを増加させる。
【００１３】
【特許文献１】米国特許第4,953,928号公報
【特許文献２】米国特許第4,622,656号公報
【発明の開示】
【課題を解決するための手段】
【００１４】
ｐ−チャンネルＭＯＳＦＥＴのチャンネルからドレインへの接合内のホール衝撃イオン化（ＩＨＥＩ）によって駆動される熱電子注入が、フローティング・ゲート・メモリに書き込むための新しいメカニズムを提供する。種々のｐＦＥＴのフローティング・ゲート基板構造が、このメカニズムおよび電子トンネリングの組合せを用いて、不揮発性のアナログ・メモリ、不揮発性のデジタル・メモリ、または、シリコンでのオンライン・ラーニング、を実現する。素子が、電荷を格納するために、電気的に隔離されたフローティング・ゲートを用いるので、メモリは不揮発性である。メモリに書き込む電子注入およびトンネリング・メカニズムが、通常の素子作動中に発生し得るので、この素子は、オンライン・ラーニングを可能とする。メモリは更新し、ラーニングは双方向性である。何故なら、注入およびトンネリング・メカニズムがそれぞれ、フローティング・ゲートに電子を加え、そこから除去するからである。格納されたメモリとｐＦＥＴｓの端子電圧との双方に依存して、メモリが更新するので、そして、それらが双方向性なので、素子は、オンライン・ラーニング機能を実現できる。
【発明を実施するための最良の形態】
【００１５】
添付の図面（これらはこの明細書に取りこまれ、明細書の一部を構成する）は、本発明の一つあるいはそれ以上の実施の形態を説明し、発明の詳細な説明とともに、本発明の原理および実装（implementation）を説明する役割を果たす。
【００１６】
＜詳細な説明＞
本発明の実施例が、フローティング・ゲート半導体構造の文脈でここに説明される。当業者は、本発明の以下の詳細な記述が、説明目的のみのものであり、いかなる意味でも限定を意図するものではない、ことを理解するであろう。本発明の他の実施例が、直に、それら自身で、この開示のベネフィットを持つ当業者に示唆するであろう。これから、詳細に、添付の図面に示されるように、本発明の実装（implementations）に対する参照が為される。同じ参照記号番号が、同じ或いは類似のパーツを示すために、図面および以下の詳細な記述を通じて使用される。
【００１７】
詳細さを確保するために、ここに記載される実装のルーチン的な特徴の全ては示されず、記述されない。勿論、いかなる、そのような実際の実装の進歩において、開発者の特有のゴール（アプリケーションとのコンプライアンスやビジネス関連の制約のような）を実現するために、膨大な実装特有の判断が為されねばならないこと、および、これらの特有のゴールが、各実装毎に、開発者毎に、変化し得ることが理解されるであろう。更に、そのような開発努力が、複雑で時間が掛かるが、それにも関わらず、当業者のエンジニアリングのルーチン的引き受けが、この開示のベネフィットを持つことが理解できるであろう。
ここに使用されるように、シンボルｎ＋は、一般的に、立方センチ・メ−トル当り１０21原子のオーダーのｎ−型のドーパントのドーピング・レベルを持つ、ｎ−ドープされた半導体材料を示す。シンボルｎ−は、立方センチ・メートル１０17原子のオーダーの一般的にドーピング・レベルを持つ、ｎ−ドープされた半導体材料を示す。シンボルｐ＋は、一般的に、立方センチメートル当り１０21原子のオーダーのｐ−型ドーパントのドーピング・レベルを持つ、ｐ−ドープされた半導体材料を示す。シンボルｐ−は、立方センチメートル当り１０17原子のオーダーの一般的にドーピング・レベルを持つ、ｐ−ドープされた半導体材料を示す。当業者は、ここに記載された素子が、従来の半導体基板の上に生成され得ること、或いは、それらが、基板上の薄膜トランジスタ（ＴＦＴ）と同様に容易に生成され得ることを理解するであろう。或いは、絶縁体の上に（ＳＯＩ）、或いは、ガラスの上に（ＳＯＧ）生成され得ることを理解するであろう。そのような当業者は、上述の数値の周りのドーピング濃度の範囲も、利用可能であることもまた理解するであろう。本質的に、ｐＦＥＴｓおよびｎＦＥＴｓの形成が可能ないかなるプロセス、も利用可能である。ドープされた領域は拡散でありうるか、或いは、それらは、注入（implanted）され得る。
【００１８】
本発明は、我々がシナプス・トランジスタ（synapse transistors）と呼ぶ、長期間の不揮発性アナログ・メモリに実装されてきた、双方向性メモリ更新を可能とし、進行位中の計算に干渉すること無しに入力信号から学び（learn）、シリコンにおける局所的な長時間の適応（adaptation）を促進する、素子のファミリーに向けられる。他のものからは区別されて、シナプス・トランジスタは、デジタルＣＭＯＳ内のアナログ回路の自己同調、自動的に学ぶシリコン回路、および、種々の様式のメモリ・ストレージ、を可能とする。
シナプス・トランジスタが、ニュートラル・シナプスの複雑な振舞いを完全にはモデル化できない一方、それらは、長期間の局所的ラーニングを実現できる。それらの出力は、現在の入力のみならず、以前の入力のヒストリーにも依存する。シナプス・トランジスタは、生物学によって使用されるものに類似するようなやり方で、自己の回路を同調（tune）するために、ローカル的に、自動的に、学んで適応するシリコン・チップの製造を可能とする。それらを用いることによって、デジタルＣＭＯＳにおいて、正確なアナログ回路と人工的ラーニング・ネットワークの双方を構築することが可能となる。
【００１９】
＜ｐＦＥＴシナプス・トランジスタ＞
シナプス・トランジスタは、以下の追加属性を持つ従来のトランジスタである。
（１）不揮発性のアナログ重み（weight）ストレージ、
（２）局所的に計算された双方向性の重み更新、および、
（３）同時メモリ読出しおよび書き込み。
フローティング・ゲートＭＯＳＦＥＴｓは、ここに、シナプス・トランジスタのための基礎として用いられる。シナプス・トランジスタは、フローティング・ゲート電荷を用いて、不揮発性のアナログ重みを表し、電子トンネリングおよび熱電子注入を用いて、双方向的にフローティング・ゲート電荷を修正し、メモリに書き込むために使用されるメカニズムの性質によって、同時のメモリ読出しおよび書き込みを可能とする。ｐＦＥＴシナプスの、標準デジタルＣＭＯＳプロセッシングとのコンパチビリティーという理由から、ｐＦＥＴシナプスの種々のバージョが、ここに、詳細に、記載されている。
ｐＦＥＴシナプスのための概念的モデルが、図６に示され、ｐＦＥＴシナプスの実施例のレイアウトとバンド図が、図７に説明される。（後に、この基礎設計を元にした多くの変形が、詳細に説明される）。図７のシナプス・トランジスタは、２つのＭＯＳＦＥＴｓを備える。第１の（左側の）ものは、読出しトランジスタであり、ショートされたドレインおよびソースを伴った第２の（右側の）ものは、トンネリング接合を形成する。制御ゲートの観点からは、フローティング・ゲートから電子を除去すること、或いは、そこへ電子を追加することは、読出しｐＦＥＴのスレッシュホールド電圧を、双方向にシフトする。シナプスは、Fowler-Nordheim（ＦＮ）トンネリングを用いて、電子を、そのフローティング・ゲートから除去し、衝撃イオン化された熱電子注入（ＩＨＨＩ）を用いて、電子をフローティング・ゲートに加える。この実施例に従って、各ＭＯＳＦＥＴは、それ自身のｐ−基板のｎ−井戸内に配置される。キャパシティ・カップルされた制御ゲートを提供する２重ポリ（double poly）のプロセスが用いられる。読出しトランジスタのソースおよびドレインのために、ｐ＋ドープされた領域が用いられる。それぞれ、上面図、側面断面図、および、電子バンド図を示すために、図７の部分Ａ，Ｂ，およびＣは、垂直に配列される。
【００２０】
このシナプスの主要な特徴は、（Ａ）読出しトランジスタが、フルに機能するｐチャンネルＭＯＳＦＥＴとして維持し続けること；（Ｂ）トンネリング接合に印加された高電圧が、電子を、フローティング・ゲートからトンネル・オフ（tunneling off）すること；（Ｃ）；大きなドレインからソース電圧が、ドレインにおけるＩＨＨＩに、電子をフローティング・ゲートの上に注入させることを引き起こすこと、である。
図７の実施例に従って、信号入力が、第２のレベルのポリシリコン（ポリ２）制御ゲートに印加される。これは次に、容量性的に、第１のレベルのポリシリコン（ポリ１）フローティング・ゲートにカップルする（図７参照）。制御ゲートの観点から、たとえ、削減されたチャンネルへのカップリングであっても、トランジスタは、従来のｐ−チャンネルＭＯＳＦＥＴを維持する。これは、介入するポリ１キャパシタのためである。
もし、ＭＯＳＦＥＴが、そのサブ・スレッシュホールド領域において作動されるならば、シナプス・トランジスタは、ニューラル・ネットワーク・アプリケーションに対して旨く適したものとなる。その理由は、サブ・スレッシュホールド・フローティング・ゲートｐＦＥＴが、以下のような逓倍（multiply）オペレーションを実行するためである。
【００２１】
【数１】
2005533372.tif 000003
【数２】
2005533372.tif 000004
ここで、Ｉｓは、ソース電流であり、Ｉ0は、事前指数電流（pre-exponential current）であり、κは、フローティング・ゲートからチャンネルへのカップリング係数であり、Ｖsfgは、ソースからフローティング・ゲートへの電圧であり、Ｑsfgは、フローティング・ゲート電荷（ソース基準（referenced））であり、ＣTは、フローティング・ゲートによって観測されるトータルのキャパシタンスであり、Ｕｔは、熱電圧ｋＴ／ｑであり、Ｃｍは、入力（ポリ１からポリ２への）カップリング・キャパシタンスであり、Ｖｍは、制御ゲート電圧であり、ＱT≡ＣTＵｔ／κ，κ’≡κＣin／ＣTであり、Ｗ≡exp（Ｑsfg／ＱT）である。シナプス重み（weight）Ｗは、学ばれた（learned）量（quantity）である。その値は、フローティング・ゲート電荷（これは、シナプスの使用とともに変化する）から導かれる。シナプス出力は、Ｗと、制御ゲート入力Ｖinおよび制御ゲートからチャンネルへののカップリング係数κ’を持つ、理想化された（idealized）ＭＯＳＦＥＴのソース電流の積（product）である。
【００２２】
ポリ２無しのＣＭＯＳプロセスに対して、入力キャパシタとしてのＭＯＳＣＡＰ（ＭＯＳ可変キャパシタ：例えば、そのソース、ドレイン、および井戸接点が一緒にカップルされたフローティング・ゲートｐＦＥＴとして実現可能）、或いは、フローティング・ゲートに接点（contact）が加えられたときに発生する（小さな）電荷リークに耐えられるアプリケーションに対して、フローティング・ゲートが、メタル絶縁体メタル（ＭＩＭ）キャパシタに接続され得る。或いは、時として、キャパシタ（即ちゲート入力）が全く必要とされない。この場合には、シナプス・トランジスタは、同調可能な電流ソース、或いは、同調可能なコンダクタンスとなる。
シナプス重みＷは、フローティング・ゲートからトンネリング接合（実施例によると、ショートされたｐＦＥＴおよびその対応するｎ−井戸）へのトンネリング電子によって削減される。トンネリング接合の上の正の高電圧は、電子トンネリングをもたらす。ＦＮトンネリング・プロセスは、図７Ｃのエネルギー・バンド図に示される。トンネリング接合とフローティング・ゲートの間のポテンシャル差は、有効酸化物厚さを削減し、フローティング・ゲートから、SiO2障壁を通じた、酸化物伝導帯内への電子トンネリングを促進する。酸化物電界は次に、これらの電子をｎ−井戸に払いのける（sweeps）。
【００２３】
図８は、２μmＣＭＯＳプロセスで形成されたシナプスに対する、トンネリング（ゲート）電流Ｉｇ・対・−１／Ｖoxを示す。Ｖoxは、トンネリング接合とフローティング・ゲートの間のポテンシャルである。ゲート電流は、トンネリング接合（ゲート酸化物）面積（area）に正規化される。図８において、２μmおよび０．３５μmプロセスで形成されたシナプスに対する、トンネリング電流（酸化物電流）・対・酸化物に亘った電圧の逆数、が示される。これらのデータは、以下の様に振舞う。
【００２４】
【数３】
2005533372.tif 000005
ここで、Ｉｇは、ゲート電流であり、Ｖoxは、酸化物電圧[（井戸電圧）−（フローティングゲート電圧）]であり、Ｖｆは、主に酸化物厚さに依存する定数であり、Ｉｍは、事前指数電流（pre-exponential current）である。Ｉｇは負である。何故なら、トンネリングが、重みＷを削減するからである。
シナプス重みＷは、電子を、フローティング・ゲートの上に注入することによって増加させられる。図７Ｃのエネルギー・バンド図に示されるように、チャンネル・ホール（トランジスタのチャンネルからドレインへの空乏領域で加速される）は、半導体格子と衝突し得、更なる電子−ホールの組を自由化（liberate）しうる。イオン化された電子（衝突によってそれらの伝導帯に持上げられた）は、同じチャンネルからドレインへの電界によってドレインから放出（expelled）される。3.1ｅＶの運動エネルギーより大きいエネルギーを持つ、放出された電子は、もし上方に、ゲート酸化物内に散乱されるならば、SiとSiO2伝導帯の間の3.1ｅＶの電子親和力（affinity）の差を乗り越え得、SiO2内に注入され得、フローティング・ゲートによって収集され得る。注入は、ｐＦＥＴのスレッシュホールド電圧Ｖｔを削減する。
【００２５】
図９において、ＩＨＨＩ効率［（ゲート電流Ｉｇ）／（ソース電流Ｉs）として定義される］が、２μmおよび0.35μmプロセスで形成されたシナプス・トランジスタのためにプロットされる。データは、効率としてプロットされる。何故なら、ゲート電流が、全サブ・スレッシュホールド範囲に亘って、ソース電流とともに線形に増大するからである。何故なら、また予想が可能なように、ゲート電流が、熱電子密度（population）から引き出され、この密度が次に線形に、ソース電流とともに増大するからである。
0.35μmシナプスに対して、読出しトランジスタのソースからドレインへの電圧Ｖsdが３Ｖより小さいときに、ＩＨＨＩゲート電流は、非常に（exceedingly）小さく、重みＷは、不揮発性に維持される。Ｖdsが、3.5Ｖを越えるときに、ゲート電流は、シナプス重みＷにおいて、測定可能な変化を引き起こす。図４のデータは、単純な指数関数
【数４】
2005533372.tif 000006
に近似される。ここで、Ｉｇは、ゲート電流であり、Ｉｓは、ソース電流であり、Ｖcdは、チャンネルからドレインへのポテンシャルであり、βとＶinjは、フィット定数（fit constant）である。Ｉｇは負である。何故なら、ＩＨＨＩは、重みＷを増加させるからである。
【００２６】
シナプス・トランジスタにおいては、「同時に」、（１）チャンネル電流を読取り；（２）トンネリング電圧を上げて、電子が、フローティング・ゲートからトンネル・オフすることを引き起こすことが；および（３）ドレイン電圧を低下させ、それによって、ＩＨＨＩをもたらすことが；できる。最終ゲート電流方程式は、式（３）と（４）を加えることによって、サブ・スレッシュホールド・ソース電流Ｉsを想定すると、
【数５】
2005533372.tif 000007
のように得られる。サブ・スレッシュホールド・ソース電流への制限は、全く、数学的扱いやすさ（tractability）の理由のためのものである。シナプスは、上述のスレッシュホールド・ソース電流において、完全に機能可能であるが、ダイナミックス（dynamics）は、より複雑である。
【００２７】
図１０は、本発明の一つの実施例による、２×２のシナプティックなアレイの電気的概略図である。列シナプスは、共通のトンネリング線を共有する。これは、この実施例において、それらが、共通のトンネリング井戸を共有することを意味する。アナログ・メモリ或いはニューラル・ネットワークのような、多数のシナプス・トランジスタを用いるアプリケーションにおいて、孤立した素子よりはむしろ、そのようなシナプスのアレイが使用され得る。アレイは、密なシナプス・パッキング（packing）と、単純なアドレス指定（addressing）を提供するが、アレイは、個々のシナプスの間のアイソレーションについて妥協できず、シナプスを容易に書き込み、消去するための手段を提供しなければならない。図１０に示されるアレイは、（１）シナプスのアイソレーションを確認し、（２）個々のシナプスを書き込むための自己収束技術をデモンストレートする、ために作成された。
アレイ・シナプスは、トンネリングとドレイン線（wires）を共有する。その結果、一つのシナプスのトンネリング或いは注入は、他のシナプスにおいて、不所望のトンネリング或いは注入をもたらし得る。シナプスのアイソレーションを測定するために、他のシステムへのクロストークを測定する間、図１０の｛１，１｝シナプスが３０の範囲（30 decade range）に亘ってトンネルおよび注入された。クロストークは、ここで、［（選択解除されたシナプスのソース電流における分数変化（fractional change））／（選択されたシナプスのソース電流における分数変化）］と定義される。
【００２８】
図１１Ａおよび１１Ｂは、２μmＣＭＯＳプロセスで形成された図１０のアレイにおけるシナプス・アイソレーションを示すデータのプロットである。図１１Ａに示されるデータを得るために、他の３つのシナプスのソース電流を測定する間、全ての４つのシナプスが、Ｉｓ＝100ｎＡに初期化された。シナプス｛１，１｝は次に、100ｐＡにトンネル・ダウンされ、次に、100ｎＡに注入バック（injected back）された。［｛１，２｝シナプスのソース電流における分数変化（fractional change）／｛１，１｝シナプスのソース電流における分数変化］として定義された｛１，２｝シナプスへのクロストークは、トンネリング中、0.004％であり、注入中、0.005％であった。図１１Ｂに示されるデータを得るために、全ての４つのシナプスが、Ｉｓ＝100ｐＡに初期化（initialized）された。シナプス｛１，１｝は次に、100ｎＡに注入アップ（injected up）され、次に、100ｐＡにトンネル・バック・ダウン（tunneled back down）された。｛１，２｝シナプスへのクロストークは、注入中に、0.016であり、トンネリング中に、0.007％であった。双方の実験において、行２シナプスへのクロストークは、ごくわずかであった。
図１１Ａおよび１１Ｂのデータは、選択されたおよび選択解除されたシナプスの間のクロストークが、トンネリング中に、0.01％より小さく、ＩＨＨＩ中に、0.02％より小さいことを示す。この、良いアイソレーションの理由は、式（５）および図８および９のデータから理解できる。トンネリングとＩＨＨＩの双方が、きつい指数関数（step exponential）である。その結果、クロストーｋに拠る大きな劣化無しに、正確なアナログ値がシナプス・アレイに格納され得る。
単一のトランジスタを必要とするアプリケーションのために、選択されたｎ−井戸行に高電圧が印加され、低電圧が、選択されたゲート列に印加される。トランジスタの列の一瞬の抹消（flash erasure）を可能とするアプリケーションのために、全体のアレイが、単一のｎ−井戸内に配置（placed）される。トランジスタの列を消去（erase）するために、高電圧が、ｎ−井戸に印加され、低電圧が、選択されたゲート列に印加される。セル消去中に、もし過剰なトンネリングが発生するならば、ドレイン電流は、小さくなるかもしれない。セルが後に書き込まれるときには、ゲート電流は小さくなり、メモリ書き込みプロセスは、遅くなるであろう。それ故、全ての素子は好ましくは、（１）最小プログラミング電流を印加すること、（２）ドレイン電流がこのプログラミング電流に等しくなるまでゲート電流を低下させること、および、（３）ゲートが、その定格電圧にランプ・バック・アップ（ramped back up）されるにつれて、このドレイン電流値を保持するために書き込みフィードバック・プロセスを用いること、によってトンネリングの後に、初期化される。
【００２９】
シナプス・トランジスタは、同時メモリ読出しおよび書き込みを可能とするので、正確なメモリ値を格納するために、ネガティブ・フィードバックが使用され得る。例として、図１２Ａおよび１２Ｂは、「自己収束」（self-convergent）メモリ書き込みを示す。図１２Ａおよび１２Ｂは、自己収束メモリ書き込みのプロセスを示す。図１２Ａは、例示回路の電気的概略図である。図１２Ｂは、書き込み中の、ｐＦＥＴｓドレイン電圧Ｖｄおよびドレイン電流Ｉｄを示す、ＳＰＩＣＥシミュレーションの出力のプロットである。第１に、Ｉｄ＜Ｉref（シミュレーションには示さず）となるように、電子は、フローティング・ゲートをトンネル・オフされる。次に、トンネリングは停止され、次に、書き込みが開始する。スイッチＳＷ１は、ｔ＝０において閉じられ、これによって、Ｖｄが落ち、電子が、フローティング・ゲートの上に注入され、Ｉｄが増える。Ｉｄが、Ｉrefに近づくにつれて、Ｖは増加し、注入をターン・オフする。Ｉｄが、140μｓにおいて、その最終値の99％に達する。メモリは、Ｖｄ＝1.7Ｖを印加し、Ｉｄを測定することによって、回路の詳細に依存する正確さ（しかし、１％より良い）で読み取られる。シミュレーション・パラメータは、Ｖｄｄ＝6Ｖ、Ｃ＝5ｆＦ、Ｉref＝10μＡであった。
メモリ値は、ドレイン電流Ｉｄとして格納される。書き込みプロセスは、以下のように動作する。最初は、Ｉｄが、プログラミング電流Ｉrefの大きさより小さいことを想定する。書き込むために、スイッチＳＷ１を用いてＩrefを印加する。ＩrefがＩｄを越える限り、シナプスのドレイン電圧は、低く抑えられ、電子が、フローティング・ゲートの上に注入されて、Ｉｄを増加させることとなる。Ｉｄが、Ｉrefに近づくにつれて、シナプスのドレイン電圧は上昇し、注入をターン・オフする。ＩＨＨＩは、ｐＦＥＴおよびＩref電流ソースによって形成される変換アンプの回りのネガティブ・フィードバックを閉じる。この固有のフィードバック・メカニズムは、プログラミングとｐＦＥＴドレイン電流を等しく（equalize）し、シナプス・トランジスタ内にＩrefを格納するために、フローティング・ゲート電荷を適応（adapt）させる。
【００３０】
図１２Ａおよび１２Ｂ（２つのｐＦＥＴｓおよびゲート・キャパシタを備える）のシナプスは、図１０のアレイ要素と同じであることを認識して欲しい。それ故、行ドレイン書き込み線にスイッチおよび電流ソースを配置すること、および、書き込みのために列を選択するために列ゲート線を用いることによって、アレイ・シナプスを書き込むために自己収束メカニズムが使用され得る。行ドレイン電圧は、センス・アンプ（sense amplifiers）を用いてモニターされ、その対応ドレインが所定の電圧に上昇するときに書き込みを停止するために各スイッチを開とする。列を読み出すために、適切な列ゲート線を低下させ、列内の全てのトランジスタのドレイン電流を読み出す。
シナプス・トランジスタは、他の不揮発性メモリ技術に類似する、技術的問題および信頼性問題を持つ。それらのうち最も重要なものは、トンネリングおよび注入によって誘引される、ゲート酸化物への損傷、および、電荷リークがフローティング・ゲートをオフすること、である。酸化物損傷は、デジタル・フラッシュ・メモリおよびＥＥＰＲＯＭｓにおける読出し／書き込みサイクルの数を制限する。シナプス・トランジスタは、同じ損傷メカニズムに曝されるが、それらのアナログ値化された重み更新は一般的に、デジタル・メモリ書き込みに比べて、より遅く、小さい。したがって、それらの酸化物電流は、大きさで３から６のオーダーだけ、フラッシュ・メモリまたは従来のＥＥＰＲＯＭｓにおけるものより小さい。従って、連続的トンネリングおよび注入を用いるシナプス・ベースの回路についてさえ、酸化物の損傷は問題点ではなかった。酸化物トラッピングは、シナプスの重み更新率（weight-update rates）を削減し、トンネリングおよび注入電圧の調整を強いる。シナプス・トランジスタ・ベースの調整（regulation）回路は、これらの電圧の正確な制御を可能とする。
【００３１】
ゲート酸化物の、約７０Å厚より薄いものへのスケーリングは、フローティング・ゲートの漏れを引き起こす。この問題は、シナプス・トランジスタに特有ではない。これは、フローティング・ゲートを用いる、全ての不揮発性のメモリ素子に影響を与える。もし存在するなら、シナプス・トランジスタは、より更に、酸化物でのリークの耐性を持つ。何故なら、殆どの場合において、それらは、進行中に（on an ongoing basis）、格納された電荷に適応する回路を用いていたからである。しかし、もし、メモリが、更新無しに何年も格納されねばならないならば、殆どの２重ゲート酸化物ＣＭＯＳプロセスで利用可能な70Åの酸化物が用いられる。
従来のＥＥＰＲＯＭｓは一般的にｎ-型ＭＯＳＦＥＴｓを採用し、メモリに書きこむために、Fowler-Nordheimトンネリングを使用する。ｎ−型フローティング・ゲートＭＯＳＦＥＴの同時のトンネリングおよび読出しは、異なるので、アナログ・メモリに書き込むことは通常、反復的プロセスである。本発明の１つの実施例にしたがって、ｐＭＯＳのＥＥＰＲＯＭセルは、同時のメモリ書き込みと読出しを可能とすることによって、正確で、単一ステップの、アナログ書き込みを可能とする。更に、セルは、単一極性の電源（supply）から作動し得、標準ｎ−井戸の、２重ポリＣＭＯＳプロセスに形成され得る。（単一ポリのバージョンもまた、本明細書に記載される）。図１３Ａ、１３Ｂ、および１３Ｃの実施例に示されるように、メモリ・セル14は、３つの顕著な特徴を持つ。それらは、（１）それが、単一のｎ−井戸内で、完全に機能可能なｐ−型フローティング・ゲートＭＯＳＦＥＴを採用すること、（２）そのポリシリコン・フローティング・ゲート16が、ｎ＋井戸接点18に接する（abuts）こと、および、（３）そのフローティング・ゲート16が、ドレイン18およびソース20注入（implants）を完全に包囲すること、である。
フローティング・ゲート構造の、多くの他の実施例もまた、ここに記載される。例えば、図１３Ａ−１３Ｃの実施例が、単一のｎ−井戸および２重のポリシリコン・プロセスを利用する一方、多くの他のバージョンもまた可能である。トンネリング機能が別個のｎ−井戸内に配置された、図１４Ａ、１４Ｂ、および１４Ｃは、類似の素子を説明する。図120-53もまた、単一のおよび２重のポリ・バージョン、水平および垂直バージョン、薄膜バージョン、および、これらのフローティング・ゲート構造の種々の要素の種々の他のアレンジメントを説明する。アナログ値が、これらの素子の上に格納されうる一方、これらのセルが、デジタル値をも記録するために共通の回路が利用可能であることもまた理解して欲しい。
【００３２】
より詳細に、図１３Ａ、１３Ｂ、および１３Ｃに戻る。ここには、本発明の一つの実施例による、単一のｎ−井戸26を持つフローティング・ゲート・シナプス・トランジスタ14が説明され、トンネリングおよび接合位置を示す。図１３Ａおよび１３Ｃは、スケールする（scale）ために描かれている。そして、図１３Ｂの垂直の寸法は、強調されている。全ての電圧は、ソース・ポテンシャルを基準にされており（referred to）、上述のスレッシュホールド・ソース電流が受け入れ可能であるが、サブ・スレッシュホールド・ソース電流（Ｉs＜100ｎＡ）が想定されている。図１３Ｃにおいて、ゲート酸化物は実際に、ページの平面に投射（projects into）されているが、明確さのために、それは、９０度回転され、チャンネル方向に描かれている。メモリは、熱電子注入によって書き込まれ、ＦＮトンネリングによって抹消される。
【００３３】
図１５は、固定されたドレイン-から-ソースへの電圧Ｖds＝１２Ｖに対する、ｐＦＥＴゲート電流・対・ソース電流のプロットである。上記で参照されている米国特許第5,990,512号に記載されるように、シリコン学習（learning）アプリケーションに対して、好ましいソース電流範囲は、１ｐＡ＜Ｉs＜100ｎＡ、である。アナログＥＥＰＲＯＭのアプリケーションに対して、好ましいソース−電流範囲は、約20ｎＡから、約20μＡまでである。20ｎＡより小さいソース電流は、避けられるべきである。何故なら、熱電子ゲート電流、および、それ故、メモリ書き込みレートが、小さいからである。ｐＦＥＴの相互コンダクタンスは、スレッシュホールド近傍ですぐに変化するので、約200ｎＡより小さいソース電流もまた避けられるべきである（図１２について議論された理由による）。20μＡ以上では、チャンネルのドレイン端部（end）におけるポテンシャルは、急速にドロップし、ゲート電流も急速にドロップする。デジタルのアプリケーションに対して、書き込みレートは、約20μＡのＩsを用いることによって最大化され得る。よりモダンなプロセスにおいて形成されたｐＦＥＴｓは、より高い最大のソース電流と、より高速のメモリ書き込みレートを可能とするであろう。
【００３４】
図１６は、１秒の書き込みパルス幅に対する、ｐＭＯＳメモリ・セルの入力−出力伝達関数と出力書き込みエラーのプロットである。ここで、64の対数的に間隔が空けられたドレイン電流値が、トランジスタ（1,1）に書き込まれた（図１０）。メモリ・セルのダイナミック・レンジを示すために、ログ・スケールの電流が、選ばれた。各書き込み前に、ドレイン電流は、100ｎＡにリセットされた。読出し中のメモリへの書きこみを避けるために、書き込みおよび読出しのために使用されるドレイン電圧は、異ならねばならない。固有のフローティング・ゲート−から−ドレインへのオーバーラップ・キャパシタンスに起因して、この電圧差は、フローティング・ゲートにカップルし、書き込み電流と読出し電流の間のオフセットを引き起こす。ｐＦＥＴ相互コンダクタンスは、非線形なので、このオフセットは、一定ではなく、ゲイン・エラーと、測定された読出し−書き込み伝達関数における非線形の双方として現れる。
【００３５】
図１７は、ｐＭＯＳメモリ・セル書き込みエラー・対・書き込み−パルス幅、のプロットである。図１６の実験は、68ｍ秒から10秒の範囲の書き込み−パルス幅を用いて実行された。ここで、オフセット・エラー（測定された電流とプログラムされた電流の間の最大偏差）、線形エラー（測定された電流と、ベスト・フィット（best fit）の線の間の最大偏差）、ゲイン・エラー（単一の傾斜（unity slope）からのベスト・フィットの線の偏差）、および、ランダム・エラー（非線形の除去後のＲＭＳエラー）が、書きこみ−パルス幅に対してプロットされる。この例では、過大サイズの（oversized）（１ｐＦ）ゲートキャパシタが採用されるので、そして、メモリに書きこむためにオフ・チップ電流ソースが用いられるので、修正時間（settling times）は長い。プログラミング・パルス幅が短くなればなる程、プログラミング電流が除去されたときにドレイン電圧がその修正値（settled value）から離れ、エラーがより大きくなる。
【００３６】
＜アプリケーション＞
上述のｐＦＥＴのＥＥＰＲＯＭは、多くのアプリケーションで利用されうる。例えば、ｐＦＥＴのＥＥＰＲＯＭは、アナログ音声またはスピーチのレコーダで利用されうる。ｐＦＥＴのＥＥＰＲＯＭは、固有的にアナログ素子で、同時読出しと書き込みを可能とするので、アナログ入力が、サンプルされた電流値に変換され得、ｐＦＥＴのＥＥＰＲＯＭセルに直接書き込みされ得る。セルに書きこむことは、１つのステップからなるプロセスなので、アナログ・メモリを、ｐＦＥＴのＥＥＰＲＯＭに格納することは、従来のアナログ音声またはスピーチ・レコーダ（そのいくつかは、現在、ｎＦＥＴのＥＥＰＲＯＭを利用しており、反復的書き込みプロセスを必要とする）におけるより、遥かに単純である。そのようなｎＦＥＴ素子は、現在、ＩＳＤ（最近、Windboundによって買収された）として知られる企業によって製造されている。
他のアプリケーションにおいて、ｐＦＥＴのＥＥＰＲＯＭは、マルチ・レベルのデジタル・メモリで使用され得る。もし、各メモリ・セルが、例えば、8-ビット・メモリ値を格納するために使用されるならば、次に、適切なデコーディングによって、１キロのセル・メモリは、8キロ・ビットのデジタル・メモリを格納でき得る。ｎＦＥＴ  ＥＥＰＲＯＭｓが、マルチ・レベル・メモリで使用されてきた（例えば、日本の三菱電機社およびカリフォルニアのサンタクララのインテル社によって製造されている素子を参照）が、正確なマルチレベル書き込みを可能とするために必要とされる追加の半導体プロセッシングは、チップコストの大きな増加に繋がる。新しいｐＦＥＴは、従来の半導体プロセスを用いるので、それは、追加のプロセッシング・コスト無しに、マルチレベルの正確さを実現できる。
他のアプリケーションにおいて、ｐＦＥＴのＥＥＰＲＯＭが、シナプス・トランジスタとして使用され得る。ｐＦＥＴシナプス素子において、ｐＦＥＴのＥＥＰＲＯＭが、他のｐＦＥＴ構造に比して、好ましい素子として立証されることになる。何故なら、レイアウトが、実質的により少ないレイアウト・エリアとすることによって、より多くの素子が、シリコン・チップ上に配置されるを可能とすることを必要とするからである。
他のアプリケーションにおいて、ｐＦＥＴのＥＥＰＲＯＭは、自動ゼロ化（autozeroing）の適応性の素子（adaptive devices）において利用され得る。そのような素子において、ｐＦＥＴのＥＥＰＲＯＭは、他のｐＦＥＴ構造に比して、好ましい素子であることが立証されるであろう。
他のアプリケーションにおいて、ｐＦＥＴのＥＥＰＲＯＭは、従来のデジタル・コンピュータにおける、オフ・チップの不揮発性のメモリ（ＮＶＭ）を除去できる。存在するコンピュータは一般的に、それらのスタートアップ・コードを。ＢＩＯＳ内に格納する。これは、通常、マイクロプロセッサと同じ印刷回路ボードの上に配置された、フラッシュＥＥＰＲＯＭでありうる。スタートアップ・コードは一般的に、マイクロプロセッサＩＣ上に格納されていない。なぜなら、ｎＦＥＴ  ＥＥＰＲＯＭセルを構築するように要求されるＭＯＳプロセッシングには、マイクロプロセッサを構築するために要求されるＭＯＳプロセッシングと比較した場合、追加された、プロセッシング・ステップが要求されるからである。これらの、追加されたプロセッシング・ステップは、チップ歩留まり（yield）を削減し、マイクロプロセッサ・コストを増大させる。ｐＦＥＴのＥＥＰＲＯＭは、標準プロセスで製造されるので、それは、追加のプロセッシング・ステップ無しに、ＢＩＯＳメモリがマイクロプロセッサＩＣに追加されることを可能とする。マイクロ・プロセッサＩＣと同じボード上のＢＩＯＳメモリの配置が、コストを削減し、スピードを上げ、歩留まりについて不利な効果を持たないので、これは有利である。
ｐＦＥＴのＥＥＰＲＯＭのための更なるアプリケーションは、現存するＡＳＩＣプロセス（processes）に不揮発性のメモリを付加することである。上述の理由により、ＡＳＩＣプロセスは一般的に、いかなる形式の不揮発性のメモリをも提供しない。ｐＦＥＴのＥＥＰＲＯＭは、標準ＭＯＳプロセッシングとコンパチブルなので、それは、ＡＳＩＣベンダーが、プロセスに対する変更無しに、彼らの現存するプロセスに、不揮発性の、混合されたアナログ−−デジタルメモリを追加することを可能とする。この変更は、ＡＳＩＣ設計者に利用可能なセルのレパートリーに、無限の新しい可能性を持つ、不揮発性のメモリ素子を加えることとなる。
ｐＦＥＴのＥＥＰＲＯＭのための、更なるアプリケーションは、上述したように、例えば、Miguel Figueeroa, John Hyde, Todd Humes, および Chris Diorioによる、Proceedings of the 2001 Nonvolatile Semiconductor Memory Workshop, Monterey, CA, pp. 46-47, 2001の「A floating-gate trimmable high-resolution DAC in standard 0.25 μm CMOS」におけるように、アナログ回路の性能を削減（trim）することである。
【００３７】
＜代替的実施例＞
特別のプロセスにおいて、ガード・リングを除去し、傾斜された（graded）ドレインおよびソース接合を使用することが可能である。傾斜した接合は、より低いＥ−フィールド（E-fields）を持つことによって、トンネリング中の、井戸−から−ドレイン（およびソース）への、ｐｎ破壊を防ぐ。したがって、このやり方で構築されたメモリは、本発明に含まれる。
他の代替例は、ｎ＋井戸（well）注入（implant）の端部（edge）においてではなくむしろ、電子が、ゲート−酸化物表面を通じてｎ−井戸へトンネルする場所で、トンネリング接合を形成することである。（図１３Ａ−１３Ｃの実施例において、電子は、フローティング・ゲート16から、ｎ＋注入18に、その端部においてトンネルする）。
トンネリング領域を、ｐＦＥＴｓのソースからアイソレートするために、図１８Ａおよび１８Ｂに示される、ガードされたｐＦＥＴシナプス40が構築された。この素子において、電子は、フローティング・ゲート42から、ゲート酸化物表面47を通じ、トンネリング接合46を通じて、ｎ−井戸44にトンネルする。
この実施例において、ｐＦＥＴ（40）のフローティング・ゲート42は、フィールド酸化物48の領域を越えて延びる。そして、アイソレートされた、４ミクロン×４ミクロンの矩形のボウル（bowl）のゲート酸化物50が、このフィールド酸化物領域内に配置される。ゲート酸化物ボウル46はその下（beneath）に、ｎ−シリコン44を持ち、その上（above）にポリシリコンのフローティング・ゲート42を持ち、全ての４つのサイドの上にフィールド酸化物52を持つ。比較的高い電圧が、ｎ−井戸44に印加され、電子を、フローティング・ゲート42から、ゲート酸化物ボウル46を通じて、ｎ−井戸に、トンネルする。バルクｎ−からＭＯＳ表面への即座のポテンシャル・ドロップによって、フローティング・ゲート42は、ｎ−シリコンを空乏化（depletes）させる。その結果、ボウル・トンネリングは、ｎ＋井戸接点（contact）においてトンネルするために必要とされる電圧より約５Ｖだけ高い井戸電圧を必要とする。しかし、トンネリングは、端部においてではなくむしろ、ゲート−酸化物表面を通じるので、酸化物トラッピングが削減される。
この型のトンネリング接合は、ｐｎ−破壊問題を除去するが、そのターン・オン遅延（高い井戸電圧を印加するのと、電子トンネリングの開始（onset）、の間の遅延）は、一般的に長い。図１９において、３つの異なった井戸−パルス電圧について、ボウル形状の酸化物を通じてトンネリングされた電荷の総量・対・井戸電圧が高パルス化されている時間の総量が示される。ターン・オン遅延は、１０秒（パルス−ベースのラーニング・システムに対しては非現実的に長い時間）を越え得る。この理由は、ボウルの下（beneath）のシリコン表面で形成される空乏（depletion）領域である。フローティング・ゲートとｎ−井戸の間の電圧差の結果として、ゲート酸化物の下（beneath）の表面領域は、空乏化され、空乏−領域深さは、フローティング・ゲートと井戸の間の電圧差とともに変化する。もし、井戸が高パルス化されるならば、この空乏領域を広げるために、ホールがシリコン表面に提供されねばならない。不幸にして、ホール・ソース（hole source）だけが熱的キャリア生成（thermal carrier generation）である。したがって、空乏領域を広げるには、多くの秒数が掛かる。システムのために井戸−トンネリング電圧が、アナログ量（analog quantity）をゆっくり変化させる、当該システムで、そのようなトンネリング接合が使用され得るが、トンネリング接合は、システム内で、シナプスがパルス−トンネリングである当該システムでは使用され得ない。例外は、重くドープされた、チャンネル注入（implants）を持つＣＭＯＳプロセス、例えば、線形キャパシタを使用するプロセス、である。ボウル形状のトンネリング接合内に、この重くドープされた注入を用ると、トンネル遅延を殆ど除去し、パルス・トンネリングのために、これらの接合が使用されることを可能とする。
【００３８】
特別のプロセスにおいて、ベンダーは、ボウル形状の酸化物の下（beneath）のバルクのｎ−ドーピングを増加できる。即ち、ベンダーは、ｎ−井戸のその部分を、ｎ＋に変換することによって、ターン・オン遅延を削減できる。遅延が常に存在することとなる一方、遅延は、この技術によってナノ秒のオーダーに削減可能であり、よって、取るに足りないこととなる。
図１４Ａ、１４Ｂ、および１４Ｃに戻る。図１４Ａは、ＥＥＰＲＯＭとして使用可能で、２重層ポリシリコン・プロセス内に実装される、本発明の一つの実施例による、ｐＦＥＴシナプス・トランジスタの上面図である。図１４Ｂは、図１４Ａの１４Ｂ−１４Ｂの線に沿って取られた、図１４ＡのｐＦＥＴ素子の側面立面断面図である。そして、図１４Ｃは、図１４Ａと１４Ｂの素子の電子伝導帯図である。この図の中の電圧は、ソース・ポテンシャルを基準とされ（referenced to）、サブ・スレッシュホールド（Ｉx＜100ｎＡ）動作が想定される。
本発明の一つの実施例によって、ｐＦＥＴシナプス・トランジスタ53は、第１のｎ−井戸56内のｐ＋ドープされた領域から形成されたソース54およびドレイン55を含む。ソース54は、接点54’を持ち、ドレイン55は、接点55’を持つ。第２のｎ−井戸56’は、接点57’を持つｎ＋ドープされた領域57を含む。第１のポリシリコン層58.1は、フローティング・ゲートとして働く。図に示されるように、第１のポリシリコン層58.1の上（above）に配置された第２のポリシリコン層58.2は、第１のポリシリコン層とともにポリ間（intrepoly）のキャパシタ58.3を形成する。第１のｎ−井戸56および第２のｎ−井戸56’は、チャンネル・ストップ58.4（これは、ＳＴＩ（浅いトレンチ分離（shallow trench isolation））またはＬＯＣＯＳ（シリコンの局所的酸化（local oxidation of silicon））でありうる）によって分離される。注入トランジスタ59のチャンネル59.1のソース54とドレイン55の間の電界は、ドレイン55の近傍のＩＨＨＩが、熱電子を、ゲート酸化物層59.2を通じて、フローティング・ゲート58.1の上に注入することを引き起こす。電子はトンネリング接合59.3、において、ＦＮトンネリングによって除去される。
図２０−５３に進む。ここで、本発明の種々の代替的実施例が、説明される。
図２０および２１はそれぞれ、本発明による素子の２層ポリシリコン・バージョンの、上部平面図および側面立面断面図である。このバージョンは、４つの端子を提供する。図２１の断面図は、図２０の線２１−２１に沿って取られた。このバージョンにしたがって、ｎ−ドープされた井戸の組60、62が、ｐ−ドープされた基板64内に形成される。第１のｎ−井戸61内に、ｐ＋ドープされた領域の組６６，６８（これらは、それぞれ、ソースおよびドレインとして動作する）が配置される。ソース66とドレイン68の間にチャンネル70が形成される。ＩＨＨＩが、ドレイン68の近傍で発生する。シリコン・ゲート酸化物層72のような絶縁体が、ポリシリコン（ポリ）１層74（これが、フローティング・ゲートとして働く）からチャンネル70を分離する。追加の絶縁材料が、ポリ２層から形成された制御ゲート76からフローティング・ゲート74を分離する。ソース66、ドレイン68および制御ゲート76は、従来的やり方で、それぞれ接点78、80および82とともに提供される。第１のｎ−井戸60と第２のｎ−井戸62は、ＳＴＩまたはＬＯＣＯＳから形成されたチャンネル・ストップ84によって分離される。フローティング・ゲート74は、第２のｎ−井戸62を越えて、比較的高い電圧の井戸接点86（これが、フローティング・ゲート74とｎ＋領域84の間のトンネリングを引き起こす）のために用いられるｎ＋領域84に延びる。図示されるように、ゲート酸化物層88のような絶縁体は、ｎ−井戸62およびｎ＋領域84からフローティング・ゲート74を分離する。
【００３９】
図２２および２３はそれぞれ、本発明による素子90の２層ポリシリコン・バージョンの上面図および側面立面断面図である。このバージョンは、４つの端子（terminals）を提供する。図２３の断面図は、図２２の線23-23に沿って取られている。このバージョンにしたがって、単一のｎ−ドープされた井戸92が、ｐ−ドープされた基板94内に形成される。ｎ−井戸92内において、ｐ＋ドープされた領域の組96、98（これらは、それぞれ、ドレインおよびソースとして動作する）が配置される。ソース96とドレイン98の間に、チャンネル100が形成される。ドレイン96の近傍にＩＨＨＩが発生する。シリコン・ゲート酸化物層102のような絶縁体が、ポリシリコン（ポリ）１層104（フローティング・ゲートとして働く）からチャンネル100を分離する。追加の絶縁材料が、ポリ２層から形成される制御ゲート106からフローティング・ゲート104を分離する。ドレイン96、ソース98、および制御ゲート106はそれぞれ、従来的なやり方で、接点108、110、および112とともに提供される。ｎ−井戸領域92内のｎ＋領域114は、フローティング・ゲート104からの電子の除去のために、トンネリング接合115のための井戸接点を提供する。ｎ＋領域114のために、接点116が提供される。ドレイン領域98およびトンネリング接合115が、ＳＴＩまたはＬＯＣＯＳで形成されたチャンネル・ストップ118によって分離される。フローティング・ゲート104は、チャンネル・ストップ118を越えて延びるが、ｎ＋領域114を越えては延びない。図示のように、ゲート酸化物層120のような絶縁体が、ｎ−井戸92からフローティング・ゲート104を分離する。
図２４および２５はそれぞれ、本発明による素子122の単一層ポリシリコン・バージョンの上面図および側面立面断面図である。この素子は幾分、２つのポリシリコン層プロセスを利用する、図20および21の素子に対応する。このバージョンは、３つの端子を提供する。図25の断面図は、図24の線25-25に沿って取られた。このバージョンにしたがって、ｎ−井戸の組124、126が、ｐ−ドープされた基板128内に形成される。第１のｎ−井戸124内に、ｐ＋ドープされた領域の組130、132（これらはそれぞれ、ソースおよびドレインとして動作する）が配置される。チャンネル134が、ソース130とドレイン132の間に形成される。ＩＨＨＩは、ドレイン132の近傍に発生する。シリコン・ゲート酸化物層136のような絶縁体が、フローティング・ゲートとして働くポリシリコン層138からチャンネル134を分離する。この実施例では、制御ゲートは必要とされず、提供されない。その結果、第２のポリシリコン層は必要とされず、それ故、製造プロセスは単純化される。ソース130およびドレイン132はそれぞれ、従来的なやり方で、接点140、142とともに提供される。ｎ−井戸領域126内のｎ＋領域144は、フローティング・ゲート138からの電子の除去のために、トンネリング接合146のための井戸接点を提供する。接点148が、ｎ＋領域144のために提供される。第１のｎ−井戸124および第２のｎ−井戸126は、ＳＴＩまたはＬＯＣＯＳによって形成されたチャンネル・ストップ150によって分離される。フローティング・ゲート138は、チャンネル・ストップ150を越えて、ｎ＋領域144を越えて、そこに接する領域に延び、場合によっては、部分的にｎ＋領域144に重なり得る。図示のように、ゲート酸化物層136のような絶縁体もまた、ｎ＋領域144から、フローティング・ゲート138を分離する。
【００４０】
図２６および２７はそれぞれ、本発明による素子122’の単一層ポリシリコン・バージョンの上面図および側面立面断面図である。トンネリング接合としてショートされたｐＦＥＴが用いられる点を除いて、この素子は図24および25の素子122に対応する。可能な場合には、この説明は、図24および25の説明で使用されるものと同じ参照番号を利用するであろう。図24および25のように、これは、単一ポリの３つの端子の素子である。図27の断面図は、図26の線27-27に沿って取られる。このバージョンにしたがって、ｎ−井戸の組124、126が、ｐ−ドープされた基板内128に形成される。第１のｎ−井戸124内に、ｐ＋ドープされた領域130、132の組（それぞれソースおよびドレインとして動作する）が配置される。チャンネル134が、ソース130とドレイン132の間に形成される。ＩＨＨＩが、ドレイン132の近傍に発生（occurs）する。シリコン・ゲート酸化物層136のような絶縁体が、ポリシリコン層138（フローティング・ゲートとして働く）からチャンネル134を分離する。本実施例では、制御ゲートは必要とされず、提供されない。その結果、第２のポリシリコン層は必要とされず、それによって、製造工程は単純化される。ソース130およびドレイン132はそれぞれ、従来的なやり方で、接点140、142とともに提供される。
この素子は、以下の様に、図24および25の素子とは異なる。電子トンネリング接合152は、そのソース、ドレイン、および井戸接点が、電導体154（金属化（metallization）層であり得、接点としても作動し得る）に一緒にショートされたｎ−井戸126内に配置された、ショートされたｐＦＥＴである。ソース156およびドレイン158は、ｎ−井戸126のｐ＋領域内に形成される。そして、井戸接点160は、ｎ−井戸126のｎ＋領域である。フローティング・ゲート138は、電導体154の下（under）に配置され、そこから、絶縁層156によって分離される。フローティング・ゲート138は、ゲート酸化物層136のような絶縁体の層によって、ｎ−井戸から分離される。第１のｎ−井戸124および第２のｎ−井戸126は、ＳＴＩまたはＬＯＣＯＳで形成されたチャンネル・ストップ150によって分離される。図示されるように、フローティング・ゲート138は、チャンネル・ストップ150を越えて、トンネリング接合152に延びる。
図28および29はそれぞれ、本発明による素子122''の単一層ポリシリコン・バージョンの上面図および側面立面断面図である。この素子は、トンネリング接合としてショートされたｎＦＥＴが用いられる点を除いて、図26および27の素子122'に対応する。可能な場合には、この説明は、図26および27の説明で使用されたものと同じ参照番号を用いることになる。図26および27のように、これは、単一のポリ、３端子素子である。図２９の断面図は、図２８の線29-29に沿って取られた。このバージョンにしたがって、ｎ−井戸の組124、126が、ｐ−ドープされた基板128内に形成される。第１のｎ−井戸124内に、ｐ＋ドープされた領域の組130、132（それぞれ、ソースおよびドレインとして動作）が配置される。ソース130とドレイン132の間にチャンネル134が形成される。ＩＨＨＩは、ドレイン132近傍で発生する。シリコン・ゲート酸化物層136のような絶縁体が、ポリシリコン層138（フローティング・ゲートとして働く）からチャンネル134を分離する。本実施例では、制御ゲートは必要とされず、提供されない。その結果、第２のポリシリコン層は、必要とされず、それによって、製造プロセスは単純化される。ソース130とドレイン132はそれぞれ、従来的なやり方で、接点140、142ともに提供される。
素子は、図26および27の素子とは、以下のように異なる。電子トンネリング接合158は、そのソースおよびドレインが一緒に電導体160（これは、金属化層であり得、また、接点として動作し得る）にショートされた、ｎ−井戸126内に配置された、ショートされたｎＦＥＴである。ソース162およびドレイン164は、ｎ−井戸126のｎ＋領域内に形成される。フローティング・ゲート138は、電導体160の下（under）に配置され、絶縁層156によって、そこから分離される。フローティング・ゲート138は、ゲート酸化物層136のような絶縁体の層によってｎ−井戸から分離される。第１のｎ−井戸124および第２のｎ−井戸126は、ＳＴＩまたはＬＯＣＯＳによって形成されるチャンネル・ストップ150によって分離される。図示のように、フローティング・ゲート138は、チャンネル・ストップ150を越えて、トンネリング接合152に延びる。
【００４１】
図30および31はそれぞれ、本発明の一つの実施例による素子170の単一層ポリシリコン・バージョンの上面図および側面立面断面図である。このバージョンは、３つの端子を提供する。図31の断面図は、図30の線31-31に沿って取られている。このバージョンにしたがって、単一のｎ−ドープされた井戸172が、ｐ−ドープされた基板174内に形成される。ｎ−井戸172内には、ｐ＋ドープされた領域の組176、178（これらは、それぞれ、ドレインおよびソースとして動作する）が配置される。チャンネル180が、ソース178とドレイン176の間に形成される。ＩＨＨＩが、ドレイン176の近傍に発生する。シリコン・ゲート酸化物層182のような絶縁体が、フローティング・ゲートとして働くポリシリコン（ポリ）層184からチャンネル180を分離する。本実施例では、制御ゲートは存在せず、第２のポリ層は使用されず、或いは、必要とされない。ソース176およびドレイン178が、それぞれ、従来的なやり方で、接点186および188とともに提供される。ｎ−領域174内のｎ＋領域190が、フローティング・ゲート184からの電子の除去のために、トンネリング接合192のための井戸接点を提供する。ｎ＋領域190のために、接点194が提供される。ドレイン領域178およびトンネリング接合192が、ＳＴＩ或いはＬＯＣＯＳによって形成されるチャンネル・ストップ196によって分離される。フローティング・ゲート184が、チャンネル・ストップ196を越えて延び、ｎ＋領域190の一部を越えて延び得る。図示のように、ゲート酸化物層182のような絶縁体が、ｎ−井戸172から、フローティング・ゲート184を分離する。
図32および33はそれぞれ、本発明の一つの実施例による素子170'の単一層ポリシリコン・バージョンの上面図および側面立面断面図である。このバージョンは、３つの端子を提供し、ボウル形状のトンネリング接合を利用する。図33の断面図は、図32の線33-33に沿って取られた。この素子は、これが、ボウル形状のトンネリング接合を利用し、関連する修正を含む点を除いて、図30および31の素子170に対応する。可能な場合には、この説明は、図30および31の説明で使用された参照番号と同じ参照番号を使用することになる。本発明にしたがって、単一のｎ−ドープされた井戸172が、ｐ−ドープされた基板174内に形成される。ｎ−井戸172内に、ｐ＋ドープされた領域の組176、178(それぞれ、ドレインおよびソースとして動作する)が配置される。チャンネル180が、ソース178およびドレイン176の間に形成される。ＩＨＨＩが、ドレイン176の近傍に発生する。シリコン・ゲート酸化物層182のような絶縁体が、フローティング・ゲートとして働くポリシリコン(ポリ)層184からチャンネル180を分離する。本実施例には制御ゲートは存在せず、第２のポリ層は使用されず、或いは、必要とされない。ソース178およびドレイン176はそれぞれ、従来的やり方で、接点186および188とともに提供される。ｎ−井戸領域174内のｎ＋領域190が、フローティング・ゲート184からの電子の除去のために、ボウル形状のトンネリング接合192のための井戸接点を提供する。ｎ＋領域190のために、接点194が提供される。ドレイン領域178およびトンネリング接合192は、ＳＴＩまたはＬＯＣＯＳによって形成されたチャンネル・ストップ196によって分離される。本実施例では、フローティング・ゲート184は、チャンネル・ストップ196を越えて延び、ｎ＋領域190のいかなる部分をも越えては延びない。図示されるように、ゲート酸化物層182のような絶縁体は、ｎ−井戸172からフローティング・ゲート184を分離する。
【００４２】
図34および35はそれぞれ、本発明の一つの実施例による、素子170''の単一層ポリシリコン・バージョンの上面図および側面立面断面図である。このバージョンは、３つの端子を提供し、トンネリング接合として、ショートされたｎＦＥＴを利用する。図35の断面図は、図34の線35-35に沿って取られた。この素子は、それが、トンネリング接合としてショートされたｎＦＥＴを用い、関連する修正を含む点を除いて、図32および33の素子170'に対応する。可能な場合には、この説明は、図32および33の説明で使用されるものと同じ参照番号を利用することになる。このバージョンにしたがって、単一のｎ−ドープされた井戸172が、ｐ−ドープされた基板174内に形成される。ｎ−井戸172内に、ｐ＋ドープされた領域の組176、177(それぞれ、ドレインおよびソースとして動作する)が配置される。チャンネル180は、ソース178とドレイン176の間に形成される。ドレイン176近傍にＩＨＨＩが発生する。シリコン・ゲート酸化物層182のような絶縁体が、フローティング・ゲートとして働く、ポリシリコン(ポリ)層184から、チャンネル180を分離する。本実施例には制御ゲートは存在せず、第２のポリ層は使用されず、或いは、必要とされない。ソース178とドレイン176がそれぞれ、従来的なやり方で、接点186および188とともに提供される。
この素子は、以下のように、図32と33の素子とは異なる。電子トンネリング接合198は、そのソースおよびドレインが一緒に電導体200(これは、金属化層であり得、必要であれば接点としても働き得る)にショートされた、ｎ−井戸172内に配置された、ショートされたｎＦＥＴである。ソース202とドレイン204は、ｎ−井戸172のｎ＋領域内に形成される。フローティング・ゲート184は、電導体200の下(under)に配置され、絶縁層(本実施例では図示されないが、図28/29の実施例に、層156として示される)によって、そこから分離される。フローティング・ゲート184は、ゲート酸化物層182のような絶縁体の層によって、ｎ−井戸172から分離される。ドレイン領域176とトンネリング接合198は、ＳＴＩ或いはＬＯＣＯＳで形成されたチャンネル・ストップ196によって分離される。図28/29の実施例に示されるように、フローティング・ゲート184は、チャンネル・ストップ196を越えて延び、電導体層200とｎ−井戸172の間で延びる。図に示されるように、ゲート酸化物層182のような絶縁体が、ｎ−井戸172から、フローティング・ゲート184を分離し、電導体200から、従来的な絶縁層(図28/29の実施例における156)で絶縁されたフローティング・ゲート184を分離する。
【００４３】
図３６および３７はそれぞれ、本発明の一つの実施例による、素子170''の２重層ポリシリコン・バージョンの上面図および側面立面断面図である。このバージョンは、４つの端子を提供し、トンネリング接合としてショートされたｐＦＥＴを利用する。これは、２重ポリ・プロセスで実現される。図37の断面図は、図36の線37-37に沿って取られた。この素子は、トンネリング接合、２重ポリ層、および、ｎ−井戸の組、として、ショートされたｐＦＥＴを採用する。可能な場合には、この説明は、図34および35の説明で使用されたものと同じ参照番号を使用することになる。本バージョンに従って、ｎ−ドープされた井戸の組172ａおよび172ｂが、ｐ−ドープされた基板174内に形成される。第１のｎ−井戸172ａ内に、ｐ＋ドープされた領域176、178の組(それぞれ、ソースおよびドレインとして働く)が配置される。ソース176とドレイン178の間に、チャンネル180が形成される。ドレイン178の近傍でＩＨＨＩが発生する。シリコン・ゲート酸化物層182のような絶縁体が、第１のポリシリコン(ポリ)層184(フローティング・ゲートとして働く)から、チャンネル180を分離する。制御ゲート206は、第２のポリ層から形成され得る。従来的やり方で、接点208とともに制御ゲート206が提供される。ソース176とドレイン178はそれぞれ、従来的なやり方で、接点186おおよび188とともに提供される。例えば、熱的に成長させること、或いは、蒸着されたシリコン酸化物によって、形成された従来のアイソレーション層156が、フローティング・ゲート184から制御ゲート206を絶縁する。
電子トンネリング接合210は、そのｐ＋ソースとｐ＋ドレインが一緒に、電導体212（金属化された層であり得、必要に応じて、接点としても働きうる）にショートされた、ｎ−井戸172ｂ内に配置された、(図26/27の実施例のように)ショートされたｐＦＥＴである。ｎ＋井戸220もまた、ソース214およびドレイン216とショートされる。ソース214およびドレイン216は、ｎ−井戸172ｂのｎ＋領域内に形成される。フローティング・ゲート184は、電導体212の下（under）に配置され、絶縁層156によって、そこから分離される。フローティング・ゲート184は、ゲート酸化物層182のような絶縁体の層によって、ｎ−井戸172ｂから分離される。井戸172ａおよび172ｂは、ＳＴＩ或いはＬＯＣＯＳで形成されたチャンネル・ストップ218によって分離される。図示されるように、フローティング・ゲート184は、チャンネル・ストップ218を越えて延び、伝導体層212とｎ−井戸172ｂの間で延びる。
図38および39はそれぞれ、本発明の一つの実施例による、素子170''''の２重層ポリシリコン・バージョンの上面図および側面立面断面図である。このバージョンは、４つの端子を提供し、トンネリング接合として、ショートされたｎＦＥＴを利用する。これは、２重ポリ・プロセス内で実現される。図39の断面図は、図38の線39-39に沿って取られた。本実施例に従って、ｎ−ドープされた井戸の組172ａおよび172ｂが、ｐ−ドープされた基板174内に形成される。第１のｎ−井戸172ａ内に、ｐ＋ドープされた領域の組176、178（これらは、それぞれ、ソースおよびドレインとして働く）が配置される。ソース176とドレイン178の間に、チャンネル180が形成される。ドレイン178の近傍にＩＨＨＩが発生する。シリコン・ゲート酸化物層182のような絶縁体が、第１のポリシリコン（ポリ）層184（フローティング・ゲートとして働く）から、チャンネル180を分離する。制御ゲート206は、第２のポリ層から形成され得る。制御ゲート206が、従来的なやり方で、接点208とともに提供される。ソース176とドレイン178はそれぞれ、従来的なやり方で、接点186および188とともに提供される。例えば熱的成長または蒸着されたシリコン酸化物によって形成された、従来のアイソレーション層156は、フローティング・ゲート184から制御ゲート206を絶縁する。
【００４４】
電子トンネリング接合221は、そのｎ＋ソース224およびｎ＋ドレイン226が一緒に、電導体222（これは、金属化された層であり得、必要であれば、接点としても働き得る）にショートされたｎ−井戸172ｂ内に配置された、（図28/29の実施例のように）ショートされたｎＦＥＴである。ソース224およびドレイン226は、ｎ−井戸172ｂのｎ＋領域内に形成される。フローティング・ゲート184は、電導体222の下（under）に配置され、絶縁体層156によって、そこから分離される。フローティング・ゲート184は、ゲート酸化物層182のような絶縁体の層によってｎ−井戸172ｂから分離される。井戸172ａおよび172ｂは、ＳＴＩまたはＬＯＣＯＳで形成されたチャンネル・ストップ218によって分離される。図示のように、フローティング・ゲート184は、チャンネル・ストップ218を越えて延び、電導体層212とｎ−井戸172ｂの間で延びる。
図40-47に移る。これらは、制御ゲート・キャパシタンスが、別個に実現された、本発明のいくつかの実施例である。
図40および41はそれぞれ、本発明の一つの実施例による素子300の単一層ポリシリコン・バージョンの上面図および側面立面断面図である。このバージョンは、４つの端子を提供し、フローティング・ゲートとｎ−井戸302ｃの間に別個の制御キャパシタを提供するために、３つのｎ−井戸のアプローチを利用する。図４１の断面図は、図40の線41-41に沿って取られた。この実施例に従って、３つのｎ−ドープされた井戸302ａ、302ｂ、および302ｃが、ｐ−ドープされた基板304内に形成される。第１のｎ−井戸302ａ内において、ｐ＋ドープされた領域の組306、308（それぞれ、ソースおよびドレインとして働く）が配置される。チャンネル310が、ソース306とドレイン308の間に形成される。ドレイン308の近傍でＩＨＨＩが発生する。シリコン・ゲート酸化物層312のような絶縁体が、ポリシリコン（ポリ）層314（フローティング・ゲートとして働く）から、チャンネルを分離する。制御ゲートが、本実施例で提供される。ソース306とドレイン308がそれぞれ、従来的なやり方で、接点316およびう318とともに提供される。従来の絶縁層320が、例えば熱成長またはシリコン酸化物の蒸着によって、フローティング・ゲート314の上（over）に形成される。
電子トンネリング接合322が、第２の井戸302ｂ内に提供され、ｎ＋領域324を含む。領域324は、層312（シリコン・ゲート酸化物）のような絶縁体によって、フローティング・ゲート314から分離され、接点326が提供される。
別個の制御キャパシタ328が、第３の井戸302ｃ内で提供され、ｎ＋領域330を含む。領域330は、接点332とともに提供される。フローティング・ゲート314は、キャパシタンスを提供するために、少なくとも井戸302ｃの一部分において重なる（overlies）。
井戸302ａ、302ｂ、および302ｃは、ＳＴＩまたはＬＯＣＯＳで形成されたチャンネル・ストップ334ａおよび334ｂによって、互いに分離される。図示されるように、フローティング・ゲート314は、チャンネル・ストップ334ａおよび334ｂを越えて延び、素子336の電子注入部分、素子322の電子トンネリング部分、および、素子328の制御キャパシタ部分、を一緒にカップルする。例えば、電子注入部分336と電子トンネリング部分322の間に配置された制御キャパシタ部分328を持たすことによって、或いは、電子注入部分336を、電子トンネリング部分322と制御キャパシタ部分328の間に配置することによって、種々の要素を、異なった形で、基板上にアレンジすることもまた可能である。
【００４５】
図42および43はそれぞれ、本発明の実施例による、素子300'の単一層のポリシリコン・バージョンの上面図および側面立面断面図である。図40と41の実施例のように、このバージョンは、４つの端子を提供し、フローティング・ゲートとｎ−井戸302ｃの間で別個の制御キャパシタを提供するために、３つのｎ−井戸のアプローチを利用する。この実施例では、一つあるいはそれ以上の電子トンネリング部分322と制御キャパシタ部分328が、ショートされたｎＦＥＴとともに実現される。図43の断面図は、図42の線43-43に沿って取られた。この実施例にしたがって、３つのｎ−ドープされた井戸302ａ、302ｂ、および302ｃが、ｐ−ドープされた基板304内に形成される。第１のｎ−井戸302ａ内に、ｐ＋ドープされた領域の組306、308(それぞれ、ソースおよびドレインとして動作する)が配置される。チャンネル310が、ソース306とドレイン308の間に形成される。ドレイン308の近傍でＩＨＨＩが発生する。シリコン・ゲート酸化物層312のような絶縁体は、ポリシリコン(ポリ)層314(フローティング・ゲートとして働く)からチャンネル310を分離する。本実施例では、制御ゲートは提供されない。ソース306とドレイン3058がそれぞれ、従来的なやり方で、接点316および318とともに提供される。従来の絶縁層320が、例えば熱成長或いは蒸着されたシリコン酸化物によって、フローティング・ゲート314の上(over)に形成される。
第２の井戸302ｂ内で、電子トンネリング注入322が提供され、ｎ＋ドレイン領域340、ｎ＋ソース領域342、および、ドレインおよびソース接続を一緒に接触およびショートするものとしても働くショーティング・ドンダクタ(shorting conductor)344を有する、ショートされたｎＦＥＴトランジスタ338を含む。フローティング・ゲート314は、フローティング・ゲート314からの電子のトンネリング・オフを可能とするために、ゲート酸化物層312によって、第２の井戸302ｂから分離されるようにアレンジされている。
別個の制御キャパシタ328が、第３の井戸302ｃ内で提供され、ｎ＋ドレイン領域348、ｎ＋ソース領域350、および、ドレインおよびソース接続を一緒に接触およびショートするものとしても働くショーティング・コンダクタ352、を有する、ショートされたｎＦＥＴトランジスタ346を含む。フローティング・ゲート314は、キャパシタ328に対して誘電体を提供するように、ゲート酸化物層312によって、第３の井戸302ｃから分離されるようにアレンジされる。フローティング・ゲート314は、キャパシタンスを提供するために、少なくとも、井戸302ｃの一部の上に重なる(overlies)。
代替的実施例において、図42/43の実施例のキャパシタ部分(section)328は、図40/41の実施例のものに交換され得、及び／又は、電子トンネリング部分322もまた、そのように交換され得る(双方ともが、ショートされたｎＦＥＴで実現されないように)。
井戸302ａ、302ｂ、および302ｃは、ＳＴＩまたはＬＯＣＯＳで形成されるチャンネル・ストップ334ａおよび334ｂによって、互いに分離される。図に示されるように、素子336の電子注入部分(portion)、素子322の電子トンネリング部分、および、素子328の制御キャパシタ部分、を一緒にカップルするために、フローティング・ゲート314は、チャンネル・ストップ334ａおよび334ｂを越えて延びる。種々の要素(components)を、例えば、制御キャパシタ部分328を、電子注入部分336と電子トンネリング部分322の間に配置することによって、或いは、電子注入部分336を、電子トンネリング部分322と制御キャパシタ部分328の間に配置することによって、基板上に異なったように、アレンジすることもまた可能である。
【００４６】
図44および45はそれぞれ、本発明の実施例による、素子300''の単一層ポリシリコン・バージョンの上面図および側面立面断面図である。図42と43の実施例のように、このバージョンは、４つの端子を提供し、３つのｎ−井戸のアプローチを利用して、フローティング・ゲートとｎ−井戸302ｃの間の、別個の制御キャパシタを提供する。この実施例において、一つあるいはそれ以上の電子トンネリング部分322および制御キャパシタ部分328が、ショートされたｐＦＥＴとともに実現される。図45の断面図は、図44の線45-45に沿って取られた。この実施例にしたがって、３つのｎ−ドープされた井戸302ａ、302ｂ、および302ｃが、ｐ−ドープされた基板304の中に形成される。第１のｎ−井戸302には、ｐ＋ドープされた領域の組306、308(これはそれぞれ、ソースおよびドレインとして動作する)が配置される。ソース306とドレイン308の間に、チャンネル310が形成される。ＩＨＨＩが、ドレイン308の近傍で発生する。シリコン・ゲート酸化物層312のような絶縁体は、ポリシリコン(ポリ)層314(フローティング・ゲートとして働く)からチャンネル310を分離する。この実施例では、制御ゲートは提供されない。ソース306とドレイン308がそれぞれ、や従来的なやり方で、接点316および318とともに、提供される。従来の絶縁層320が、例えば、熱的成長または蒸着されたシリコン酸化物によって、フローティング・ゲート314の上(over)に形成される。
電子トンネリング注入322が、第２の井戸302ｂ内に提供され、ｐ＋ドレイン領域356、ｐ＋ソース領域358、ｎ＋井戸接続360、および、ドレイン、ソース、および井戸接続を一緒に接触およびショートするものとしても働くショーティング・コンダクタ344、を有する、ショートされたｐＦＥＴトランジスタ354を含む。フローティング・ゲート314は、フローティング・ゲート314からの電子のトンネリング・オフを可能とするように、ゲート酸化物層312によって、第２の井戸302ｂから分離されるようにアレンジされる。
別個の制御キャパシタ328が、第３の井戸302ｃ内で提供され、ｐ＋ドレイン領域364、ｐ＋ソース領域366、および、ｎ＋井戸接続368、および、ドレイン、ソース、および井戸接続を一緒に接触およびショートするものとしても働くショーティング・コンダクタ352を有する、ショートされたｐＦＥＴトランジスタ362を含む。フローティング・ゲート314は、ゲート酸化物層312によって第３の井戸302ｃから分離されるようにアレンジされ、キャパシタ328のための誘電体を提供する。フローティング・ゲート314は、少なくとも井戸302ｃの部分の上に重なって、キャパシタンスを提供する。
代替的実施例において、図44/45の実施例のキャパシタ・セクション328は、図40/41及び／又は図42/43の実施例のものに交換され得るし、及び／又は、電子トンネリング・セクション322は、そのように交換され得る(双方がショートされたｐＦＥＴで実現される必要が無いように)。したがって、これらのバージョンのいくつかが、必要に応じて使用され得る。
井戸302ａ、302ｂ、および302ｃは、ＳＴＩまたはＬＯＣＯＳで形成されるチャンネル・ストップ334ａおよび334ｂによって、互いに分離される。図示のように、フローティング・ゲート314は、チャンネル・ストップ334ａおよび334ｂを越えて延び、素子336の電子注入部分、素子322の電子トンネリング部分、および、素子328の制御キャパシタ部分、を一緒にカップルする。例えば、制御キャパシタ部分328を、電子注入部分336と電子トンネリング部分322の間に配置することによって、或いは、電子注入部分336を、電子トンネリング部分322と制御キャパシタ部分328の間に配置することによって、種々の要素を、基板上に、異なった形でアレンジすることもまた可能である。
【００４７】
図46および47はそれぞれ、本発明の一つの実施例による素子300'''の単一層のポリシリコン・バージョンの上面図および側面立面断面図である。このバージョンは、図44および45の実施例におけるように、４つの端子を提供し、３つのｎ−井戸のアプローチを利用して、フローティング・ゲートとｎ−井戸302ｃの間での別個の制御キャパシタを提供する。この実施例において、電子トンネリング部分322は、ｎ−井戸内のｎ＋領域として実現され、制御キャパシタ部分328は、ショートされたｎＦＥＴとして実現される。図47の断面図は、図46の線47-47に沿って取られた。この実施例によって、３つのｎ−ドープされた井戸302ａ、302ｂ、および302ｃが、ｐ−ドープされた基板304内に形成される。第１のｎ−井戸302ａ内に、ｐ＋ドープされた領域の組306、308(それぞれ、ソースおよびドレインとして動作する)が配置される。ソース306とドレイン308の間にチャンネル310が形成される。ドレイン308近傍にＩＨＨＩが発生する。シリコン・ゲート酸化物層312のような絶縁体が、フローティング・ゲートとして働くポリシリコン(ポリ)層314からチャンネル310を分離する。この実施例では、制御ゲートは提供されない。ソース306およびドレイン308がそれぞれ、従来的なやり方で、接点316および318とともに提供される。従来の絶縁層320が、例えば、熱的成長或いは蒸着されたシリコン酸化物によって、フローティング・ゲート314の上(over)に形成される。
電子トンネリング接合322が、第３の井戸302ｃ内に提供され、ｎ＋領域324を含む。フローティング・ゲート314からの電子のトンネリング・オフを可能とするために、領域324は、層312(シリコン・ゲート酸化物)のような絶縁体によってフローティング・ゲート314から分離され、接点326が提供される。
別個の制御キャパシタ328が、第２の井戸302ｂ内に提供され、ｎ＋ドレイン領域348、ｎ＋ソース領域350、および、ドレインとソース接続を一緒に接触およびショートするものとしても動作するショーティング・コンダクタ352を持つ、ショートされたｎＦＥＴトランジスタ346を含む。キャパシタ328のための誘電体を提供するために、フローティング・ゲート314は、ゲート酸化物層312によって、第３の井戸302ｃから分離されるようにアレンジされる。フローティング・ゲート314は、少なくとも、井戸302ｃの一部分に重なって、キャパシタンスを提供する。
井戸302ａ、302ｂ、および302ｃは、ＳＴＩまたはＬＯＣＯＳで形成されたチャンネル・ストップ334と334ｂによって互いに分離される。図示されるように、フローティング・ゲート314は、チャンネル・ストップ334ａおよび334ｂを越えて延び、素子336の電子注入部分、素子322の電子トンネリング部分、および、素子328の制御キャパシタ部分、を一緒にカップルする。例えば、制御キャパシタ部分328を、電子注入部分336と電子トンネリング部分322の間に配置することによって、或いは、電子注入部分336を、電子トンネリング部分322と制御キャパシタ部分328の間に配置することによって、種々の要素を、異なった形で、基板上にアレンジすることもまた可能である。
【００４８】
図48および49はそれぞれ、本発明の一つの実施例による素子400の単一層ポリシリコン・バージョンの上面図および側面立面断面図である。このバージョンは、２つの端子を提供し、単一のｎ−井戸のアプローチを利用する。トンネリング接合は、紫外線か高温抹消(erasure)かのいずれかを用いて実現される。本実施例において、電子は、それらを加熱することによって、或いは、周知のＵＶ消去可能なプログラマブル・リード・オンリー・・メモリ(ＰＲＯＭｓ)のように、それらをＵＶ消去(erasing)することによって、ゲートから除去される。図49の断面図は、図48の線49-49に沿って取られた。本実施例によって、単一のｎ−ドープされた井戸402が、ｐ−ドープされた基板404内に形成される。ｎ−井戸402内に、ｐ＋ドープされた領域の組406、408(それぞれ、ソースおよびドレインとして動作する)が配置される。ソース406とドレイン408の間に、チャンネル410が形成される。ドレイン408の近傍にＩＨＨＩが発生する。シリコン・ゲート酸化物層412のような絶縁体が、ポリシリコン(ポリ)層414(フローティング・ゲートとして働く)からチャンネル410を分離する。本実施例では、ポリシリコンの制御ゲートは提供されない。ソース406およびドレイン408がそれぞれ、従来的なやり方で、接点416および418とともに提供される。例えば、熱成長された、或いは、蒸着されたシリコン酸化物によって、従来の絶縁層420が、フローティング・ゲート414の上(over)に形成される。フローティング・ゲート414の光子消去(photonic erasure)のために、従来的なやり方で、ウィンドウ419が絶縁層420内に提供され得る。必要であれば、この実施例を、いくつかの上記実施例の別個の制御キャパシタ要素と結合することもまた可能である。
図50および51はそれぞれ、本発明の一つの実施例による素子450の単一層ポリシリコン・バージョンの上面図および側面立面断面図である。このバージョンは、３つの端子を提供し、２つのｎ−井戸内のボウル形状のトンネリング接合452を利用する。図51の断面図は、図50の線51-51に沿って取られた。この実施例にしたがって、第１のおよび第２のｎ−井戸454、456が、ｐ−ドープされた基板458内に形成される。ｎ−井戸454内に、ｐ＋ドープされた領域の組460、462(それぞれ、ソースおよびドレインとして働く)が配置される。チャンネル464が、ソース460とドレイン462の間に形成される。ドレイン462の近傍にＩＨＨＩが発生する。２酸化シリコン・ゲート酸化物層466のような絶縁体が、ポリシリコン層468(フローティング・ゲートとして働く)からチャンネル464を分離する。本実施例では制御ゲートは提供されない。ソース460とドレイン462がそれぞれ、従来的なやり方で、接点470および472とともに提供される。例えば、熱的成長または蒸着された２酸化シリコンによって、従来の絶縁層474が、フローティング・ゲート468の上(over)に形成される。
ボウル形状のトンネリング接合452が、第２のｎ−井戸456内に提供され、ｎ＋ドープされた領域476および接点478を含む。フローティング・ゲート468から、ｎ−井戸456内への電子のトンネリング・オフを可能とするために、フローティング・ゲート468が、ゲート酸化物層466によって、第２のｎ−井戸456から分離されるようにアレンジされる。フローティング・ゲート468は、少なくとも、ｎ−井戸456の一部の上に重なるが、ｎ＋ドープされた領域476には重ならない。ここに記載されたいくつかの実施例のように、ＳＴＩまたはＬＯＣＯＳチャンネル・ストップ480によって、第１のｎ−井戸454および第２のｎ−井戸456は分離される。
図52は、ここに参照されるフローティング・ゲート素子のいくつかを形成するために使用され得る、垂直置換ゲートＭＯＳＦＥＴ素子500を示す。この素子において、トランジスタは、水平構造ではなくむしろ、垂直に形成される。この構造において、ドレイン502が、チャンネル504の下(below)に配置され、ソース5006は、チャンネル504の上(above)に配置される。ゲート長508は、リソグラフィーではなくむしろ、膜厚によって制御される。このＭＯＳ素子は、上述のようなフローティング・ゲート素子を形成するためにも使用され得る。処理ステップは、以下の様に要約される。第１に、酸化物によって分離された２つの層の燐シリケート・ガラス(ＰＳＧ：phosphosilicate glass)からなるスタック(stack)内に溝(trench)がエッチングされる。この溝は次に、ボロン(ｐ型)でドープされたエピタクシャルに成長したシリコンに充填されて、チャンネル504を形成する。２つのＰＳＧの層の間の酸化物は、犠牲層(この厚さがゲート長を決定する)である。この酸化物は次に、除去されて、２つのサイド(on two sides)(ここで、フェート酸化物510が次に、暴露されたシリコン・チャンネルの上に成長する)でチャンネルを暴露する。次に、犠牲酸化物の除去によって残された空間が、燐でドープされ、熱処理ステップで再結晶化されたアモルファス・シリコンによって置換されて、ゲート512を形成する。窒化シリコン層514、516は、ゲート512を、隣接する構造から絶縁する。
【００４９】
図53は、ここに参照されるフローティング・ゲート構造のいくつかを形成するために使用され得るFinFET素子600を示す。この素子は、ＳＯＩ(シリコン・オン・インシュレータ)のような絶縁基板602を用いて形成される。薄いシリコン膜604が、絶縁基板の上に配置され、次に、２酸化シリコン606が蒸着される。この構造は次に、エッチングされて、狭いフィン608を形成する。一旦、このステップが完了すると、シリコン・ゲルマニウム614、そして、その後のより多くの酸化物616の蒸着によって、ソース610とドレイン612が形成される。窒化物スペーサ618が次に蒸着され、フィン608の部分の上(over)でエッチングされる。最後に、残存する暴露されたフィンの上に、蒸着によって、ゲート620が形成される。このやり方で、ゲートは、チャンネルの上(over)に、フォークのような構造を形成し、２重ゲートＦＥＴを形成する。この素子は、フローティング・ゲート。アプリケーションのためにも使用され得る。
最後に、ＣＭＯＳシリコン・オン・サファイア(ＳＯＳ)およびシリコン・オン・絶縁体(ＳＯＩ)技術もまた、フローティング・ゲート素子を形成するために使用され得る。双方の技術が、個々の素子をアイソレートするための、絶縁基板材料を用いる。これらのアプローチの中で、一般的に２酸化シリコンである、絶縁材料が、基板材料(ＳＯＳのサファイアか、ＳＯＩのシリコンかのいずれか、および、この時点で、当業者に明らかなように潜在的に他の材料)の上(over)に配置される。薄いシリコン層が次に、酸化物の最頂部の上に配置される。トランジスタは次に、バルクＣＭＯＳプロセスで、同様のやり方で形成される。これらのプロセスにおいて、フローティング・ゲート素子もが使用され得る。
【００５０】
本発明の実施例およびアプリケーションが示されて、説明されてきた一方、この開示による利益を持つ当業者にとって、上述したよりも更に多くの修正が、ここにおける発明のコンセプトから離れること無しに、可能であることが明らかであろう。例えば、本発明が、単一の井戸、単一のポリ・プロセスで実現され得、低電圧ポロセス(例えば＜＝３ボルト)で作動する一方、本発明は、それ程限定されず、複数のポリシリコン層、複数の井戸、及び／又は、より高い電圧素子をサポートするプロセスで実現され得ることが理解されるべきである。更に、ここで使用されるｎ−井戸のコンセプトは、従来のｎ−井戸素子だけでなく、ＮＬＤＤ(Ｎ−型の軽くドープされたドレイン)素子、および、信頼性のある、素子のゲート−ドレインおよびドレイン−ソース電圧を増加させ、その結果、それが、この観点で、影響を与え、従来のｎ−井戸素子のように振舞うような、他の軽くドープされた、或いは、アイソレートされた構造、をも含むことを意図する。最後に、当分野の当業者は、この時点で、フローティング・ゲートが、重くドープされた多結晶シリコン以外の、多くのやり方で形成され得ることを理解するであろう。例えば、それらは、金属または他の電導体で形成され得る。本発明は、それ故、添付の請求項の精神を除く他、限定されない。
【図面の簡単な説明】
【００５１】
【図１】シリコン／酸化物インターフェースにおける伝導電子によって直面されるポテンシャル障壁を示すエネルギー・バンド図である。
【図２】Fowler-Nordheimトンネリング・ポテンシャルの存在下で、２酸化シリコン障壁を通じて通過することを試みる、シリコン内の電子によって直面されるポテンシャルを示すエネルギー・バンド図である。
【図３】ゲート酸化物トンネリング接合のための、トンネリング電流・対・酸化物電圧のセミ対数プロットを示す図である。
【図４】チャンネルからゲートに電子を注入することが不可能であることを示す、ｎ−型ＭＯＳＦＥＴの図である。
【図５】図４に説明された、従来のｎ−型ＭＯＳＦＥＴのエネルギー・バンド図である。
【図６】ｐＦＥＴのための単純化された回路モデルである。電子トンネリングおよび注入が、ゲート・オフセット電圧Ｖｑを修正する。
【図７】電子トンネリングおよび注入位置を示す、ｐＦＥＴシナプスである。３つの図面（７Ａ、７Ｂおよび７Ｃ）は、垂直に配置されている。垂直は、図７Ｂで強調されている。そして、0.35μmプロセスでの素子実装に伴って、スレッシュホールド・オペレーション（Ｉs＜100ｎＡ）が想定されている。ゲート酸化物のバンド図は、垂直に記載されるが、注入プロセスをより良く説明するために、それは、90°回転されており、チャンネル方向に描かれている。シナプス重み（synapse weight）は、トンネリング接合へのトンネリング電子によって減少されている。それは、ドレイン領域からフローティング・ゲートへの注入電子によって増大される。この実施例においては、２つの理由から、トンネリング接合は、ｎ−井戸内でのショートされたｐＦＥＴを備える。第１に、軽くドープされたｎ−井戸は、基板へのｐｎ接合破壊無しに、高い正電圧を収納（accomodate）可能である。第２に、ｎ−井戸内のショートされたｐＦＥＴは、ＣＭＯＳプロセス内での（設計ルールを満足させる）有効な構造（valid structure）である。
【図８】２μmＣＭＯＳプロセスで形成されたシナプスのための、トンネリング（ゲート）電流Ｉｇ・対・−１／Ｖoxを示す。Ｖoxは、トンネリング接合とフローティング・ゲートの間のポテンシャルである。ゲート電流は、トンネリング接合（ゲート酸化物）面積（area）に正規化（normalized）される。
【図９】２μmおよび0.35μmプロセスに形成されたシナプスに対する、ＩＨＨＩ効率（ゲート電流Ｉｇ／ソース電流Ｉｓ）・対・チャンネルからドレインへのポテンシャルＶcdのプロットである。ドレイン電圧はチャンネルへ参照される。何故なら、熱電子集団が、チャンネルからドレインへの電界から導かれる（derives from）からである。
【図１０】本発明の一つの実施例による２×２のシナプス・アレイの電気的概略図である。列シナプスは、共通のトンネリング線を共有する。これは、この実施例で、それらが共通のトンネリング井戸（well）を共有することを意味する。
【図１１】図１１Ａおよび１１Ｂは、２μmＣＭＯＳプロセスで生成された図１０のアレイにおけるシナプス隔離を表すデータのプロットである。図１１Ａに示されるデータを得るために、全ての４つのシナプスが、Ｉｓ＝100ｎＡに初期化された。他の３つのシナプスのソース電流を測定する一方、シナプス｛１，１｝は次に、100ｐＡにトンネル・ダウン（tunneled down）され、次に、注入されて100ｎＡに戻された（injected back up to）。[｛１，２｝シナプスのソース電流での分数変化（fractional change）］／[｛１，１｝シナプスのソース電流での分数変化]として定義される｛１，２｝シナプスへのクロストークは、トンネリング中に0.004％であり、注入中に0.005％であった。図１１Ｂに示されるデータを得るために、全ての４つのシナプスが、Ｉｓ＝100ｐＡに初期化された。シナプス｛１，１｝は次に、100ｎＡに注入されて増加され（injected up）、次に、100ｐＡにトンネル・バック・ダウン（tunneled back down）された。｛１，２｝シナプスへのクロストークは、注入中に0.016％であり、トンネリング中に0.007％であった。双方の実験において、行２シナプスへのクロストークは、無視できた。
【図１２】図１２Ａおよび１３は、自己収束（self-convergence）メモリ書き込みのプロセスを示す。図１２Ａは、例示回路の電気的概略図である。図１２Ｂは、書き込み中の、ｐＦＥＴのドレイン電圧Ｖｄおよびドレイン電流Ｉｄを表すＳＰＩＣＥシミュレーションの出力のプロットである。第１に電子は、フローティング・ゲートをトンネル・オフ（tunneled off）し、それ故、Ｉｄ＜Ｉref（シミュレーションには示されない）である。次に、トンネリングは停止され、次に、書き込みが開始する。スイッチＳＷ1は、ｔ＝0で閉じられ、Ｖｄがドロップし、電子がフローティング・ゲートの上に注入し、Ｉｄが増えることとなる。Ｉｄが、Ｉrefに近づくにつれて、Ｖｄが増え、注入をターン・オフする。Ｉｄは、140μｓで、その最終値の99％に達する。メモリは、Ｖｄ＝1.7Ｖを印加し、Ｉｄを測定することによって、回路の詳細に依存する精度（しかし、１％よりは良い）で読み取られる。シミュレーション・パラメータは、Ｖｄｄ＝6Ｖ，Ｃ＝5ｆＦ，Ｉref＝10μＡであった。
【図１３Ａ】本発明の一つの実施例によるｐＭＯＳアナログＥＥＰＲＯＭセルの上面図である。
【図１３Ｂ】本発明の一つの実施例によるｐＭＯＳアナログＥＥＰＲＯＭセルの図１３Ａの線１３Ｂ−１３Ｂに沿って取られた断面図である。
【図１３Ｃ】本発明の一つの実施例によるｐＭＯＳアナログＥＥＰＲＯＭセルの電子バンド図である。
【図１４Ａ】ＥＥＰＲＯＭとして利用可能で、２重層ポリシリコン・プロセスで実装可能な本発明の一つの実施例のｐＦＥＴシナプストランジスタの上面図である。
【図１４Ｂ】図１４Ａの線１４Ｂ−１４Ｂに沿って取られた図１４ＡのｐＦＥＴの側面立面断面図である。
【図１４Ｃ】図１４Ａおよび１４Ｂの素子の電子伝導バンド図である。本図における電圧は、ソース・ポテンシャルに参照され、サブスレッシュホールド（Ｉx＜100ｎＡ）作動が想定される。
【図１５】固定されたドレインからソースへの電圧Ｖds＝12Ｖに対する、ｐＦＥＴゲート電流・対・ソース電流のプロットである。
【図１６】ｐＭＯＳメモリ・セルの入力−出力伝達関数、および、１秒書き込みパルス幅に対する出力書き込みエラーのプロットである。
【図１７】ｐＭＯＳメモリ・セルの書き込みエラー・対・書き込みパルス幅、のプロットである。
【図１８Ａ】本発明の一つの実施例による、ボウル形状のトンネリング接合を取りこむ、保護された（guarded）ｐＦＥＴシナプスの上面図である。
【図１８Ｂ】図１８Ａの線１８Ｂ−１８Ｂに沿って取られた図１８Ａの素子の断面図である。
【図１９】ボウル形状のトンネリング接合のターン・オン遅延のプロットである。
【図２０】本発明の一つの実施例の素子の２層ポリシリコン・バージョンの上面図である。このバージョンは、４つの端子を提供する。
【図２１】本発明の一つの実施例の素子の２層ポリシリコン・バージョンの側面立面断面図である。このバージョンは、４つの端子を提供する。
【図２２】本発明の一つの実施例による素子の２層ポリシリコン・バージョンの上面図である。このバージョンは、４つの端子を提供する。
【図２３】本発明の一つの実施例による素子の２層ポリシリコン・バージョンの側面立面断面図である。このバージョンは、４つの端子を提供する。
【図２４】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの上面図である。この素子は、幾分、２つのポリシリコン層プロセスを利用する図２０および２１の実施例に対応する。このバージョンは、３つの端子を提供する。
【図２５】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの側面立面断面図である。この素子は、幾分、２つのポリシリコン層プロセスを利用する図２０および２１の実施例に対応する。このバージョンは、３つの端子を提供する。
【図２６】本発明の一つの実施例による素子の単一層のポリシリコン・バージョンの上面図である。この素子は、トンネリング接合としてショートされたｐＦＥＴが用いられる図２４および２５の実施例に対応する。
【図２７】本発明の一つの実施例による素子の単一層のポリシリコン・バージョンの側面立面断面図である。この素子は、トンネリング接合としてショートされたｐＦＥＴが用いられる図２４および２５の実施例に対応する。
【図２８】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの上面図である。本素子は、トンネリング接合としてショートされたｎＦＥＴが用いられることを除いて、図２６および２７の実施例に対応する。
【図２９】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの側面立面断面図である。本素子は、トンネリング接合としてショートされたｎＦＥＴが用いられることを除いて、図２６および２７の実施例に対応する。
【図３０】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの上面図である。本バージョンは、３つの端子を提供する。
【図３１】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの側面立面断面図である。本バージョンは、３つの端子を提供する。
【図３２】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの上面図である。本バージョンは、３つの端子を提供し、ボウル形状のトンネリング接合を利用する。
【図３３】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの側面立面断面図である。本バージョンは、３つの端子を提供し、ボウル形状のトンネリング接合を利用する。
【図３４】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの上面図である。本バージョンは、３つの端子を提供し、トンネリング接合としてショートされたｎＦＥＴを利用する。
【図３５】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの側面立面断面図である。本バージョンは、３つの端子を提供し、トンネリング接合としてショートされたｎＦＥＴを利用する。
【図３６】本発明の一つの実施例による素子の２重層ポリシリコン・バージョンの上面図である。本バージョンは、４つの端子を提供し、トンネリング接合としてショートされたｎＦＥＴを利用する。
【図３７】本発明の一つの実施例による素子の２重層ポリシリコン・バージョンの側面立面断面図である。本バージョンは、４つの端子を提供し、トンネリング接合としてショートされたｎＦＥＴを利用する。
【図３８】本発明の一つの実施例による素子の２重層ポリシリコン・バージョンの上面図である。このバージョンは４つの端子を提供し、トンネリング接合としてショートされたｎＦＥＴを利用する。
【図３９】本発明の一つの実施例による素子の２重層ポリシリコン・バージョンの側面立面断面図である。このバージョンは４つの端子を提供し、トンネリング接合としてショートされたｎＦＥＴを利用する。
【図４０】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの上面図である。このバージョンは４つの端末を提供し、別個の制御キャパシタを提供するために、３つのｎ−井戸アプローチを利用する。
【図４１】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの側面立面断面図である。このバージョンは４つの端末を提供し、別個の制御キャパシタを提供するために、３つのｎ−井戸アプローチを利用する。
【図４２】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの上面図である。本バージョンは４つの端子を提供し、別個の制御キャパシタを提供するために３つのｎ−井戸アプローチを利用する。
【図４３】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの側面立面断面図である。本バージョンは４つの端子を提供し、別個の制御キャパシタを提供するために３つのｎ−井戸アプローチを利用する。
【図４４】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの上面図である。本バージョンは４つの端子を提供し、別個の制御キャパシタを提供するために３つのｎ−井戸アプローチを利用する。
【図４５】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの側面立面断面図である。本バージョンは４つの端子を提供し、別個の制御キャパシタを提供するために３つのｎ−井戸アプローチを利用する。
【図４６】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの上面図である。本バージョンは４つの端子を提供し、別個の制御キャパシタを提供するために３つのｎ−井戸アプローチを利用する。
【図４７】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの側面立面断面図である。本バージョンは４つの端子を提供し、別個の制御キャパシタを提供するために３つのｎ−井戸アプローチを利用する。
【図４８】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの上面図である。本バージョンは２つの端子を提供し、１つのｎ−井戸アプローチを利用する。トンネリング接合は、紫外線か、高温抹消（erasure）かのいずれかを用いて実装される。
【図４９】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの側面立面断面図である。本バージョンは２つの端子を提供し、１つのｎ−井戸アプローチを利用する。トンネリング接合は、紫外線か、高温抹消（erasure）かのいずれかを用いて実装される。
【図５０】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの上面図である。本バージョンは３つの端子を提供し、ボウル形状のトンネリング接合を利用する。
【図５１】本発明の一つの実施例による素子の単一層ポリシリコン・バージョンの側面立面断面図である。本バージョンは３つの端子を提供し、ボウル形状のトンネリング接合を利用する。
【図５２】ここに参照されるフローティング・ゲート構造のいくつかを製造するために使用され得る、垂直置換ゲートＭＯＳＦＥＴ素子を示す。
【図５３】ここに参照されるフローティング・ゲート構造のいくつかを製造するために使用され得るＦｉｎＦＥＴ素子を示す。
【図１】
2005533372.tif 000008
【図２】
2005533372.tif 000009
【図３】
2005533372.tif 000010
【図４】
2005533372.tif 000011
【図５】
2005533372.tif 000012
【図６】
2005533372.tif 000013
【図７Ａ】
2005533372.tif 000014
【図７Ｂ】
2005533372.tif 000015
【図７Ｃ】
2005533372.tif 000016
【図８】
2005533372.tif 000017
【図９】
2005533372.tif 000018
【図１０】
2005533372.tif 000019
【図１１Ａ】
2005533372.tif 000020
【図１１Ｂ】
2005533372.tif 000021
2005533372.tif 000022
【図１２Ｂ】
2005533372.tif 000023
【図１３Ａ】
2005533372.tif 000024
【図１３Ｂ】
2005533372.tif 000025
【図１３Ｃ】
2005533372.tif 000026
【図１４Ａ】
2005533372.tif 000027
【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【手続補正書】
【提出日】平成17年3月18日(2005.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ｐ−型基板、
前記基板の第１のｎ−型井戸領域内に配置されたｐ＋型ソース領域およびｐ＋型ドレイン領域、
前記ソース領域と前記ドレイン領域の間に配置されたチャンネル、
前記チャンネルに隣接して配置された第１の絶縁体、
前記絶縁体に隣接して配置され、前記絶縁体によって前記チャンネルから電気的に絶縁されたフローティング・ゲート、および、
ｎ型トンネリング領域であって、前記フローティング・ゲートが、少なくとも当該トンネリング領域の一部分を越えて延び、第２の絶縁体によってそこから電気的に絶縁され、当該トンネリング領域が、前記基板の第２の井戸領域内に配置される、ｎ型トンネリング領域、
を備えるフローティング・ゲート半導体素子。
【請求項２】
前記第２の井戸領域が、ｎ−型井戸領域である、請求項１に記載の素子。
【請求項３】
前記第１の井戸領域および前記第２の井戸領域が、チャンネル・ブロックによって互いに分離される、請求項２に記載の素子。
【請求項４】
前記第２の井戸領域が、ｎ＋ドープされた領域であり、次に、このｎ＋ドープされた領域が、前記基板のｎ−型井戸領域内に配置される、請求項１に記載の素子。
【請求項５】
前記ドレイン領域に電気的にカップルされた第１の電気的接点、
前記ソース領域に電気的にカップルされた第２の電気的接点、および、
前記トンネリング領域に電気的にカップルされた第３の電気的接点、
を更に備える、請求項３に記載の素子。
【請求項６】
前記チャンネル・ブロックが、蒸着されたシリコン酸化物を備える、請求項５に記載の素子。
【請求項７】
前記チャンネル・ブロックが、熱的に成長したシリコン酸化物を備える、請求項５に記載の素子。
【請求項８】
前記フローティング・ゲートが、ポリシリコンを備える、請求項５に記載の素子。
【請求項９】
前記フローティング・ゲートから絶縁された電導性の層を更に備える、請求項８に記載のフローティング・ゲート素子。
【請求項１０】
前記電導性の層が金属を含む、請求項９に記載のフローティング・ゲート素子。
【請求項１１】
前記電導性の層が多結晶シリコンを含む、請求項９に記載のフローティング・ゲート。
【請求項１２】
前記フローティング・ゲートが金属を含む、請求項５に記載のフローティング・ゲート素子。
【請求項１３】
フローティング・ゲート素子であって、
基板、
前記基板に配置されたｎ−井戸、
前記ｎ−井戸に配置された第１のｐ＋領域、
前記ｎ−井戸に配置された第２のｐ＋領域、
多結晶シリコンで形成されたフローティング・ゲートであって、当該素子が、多結晶シリコンの単一層のみを含む、フローティング・ゲート、
前記第１のｐ＋領域にカップルされた第１の電気的接点、
前記第２のｐ＋領域にカップルされた第２の電気的接点、および、
ｎ−井戸に配置されたｎ＋領域で実現される（implemented with）トンネリング接合、
を備えるフローティング・ゲート素子。
【請求項１４】
前記ｎ＋領域が、第１のおよび第２のｐ＋領域と同じｎ−井戸内に配置される、請求項１３に記載のフローティング・ゲート素子。
【請求項１５】
前記ｎ＋領域が、ｎ−井戸内に前記第１の領域および前記第２のｐ＋領域が配置される当該ｎ−井戸とは種類が異なるｎ−井戸内に配置される、請求項１３に記載のフローティング・ゲート素子。
【請求項１６】
前記トンネリング接合が、ショートされたｎＦＥＴで実現される、請求項１３に記載のフローティング・ゲート素子。
【請求項１７】
前記トンネリング接合が、ショートされたｐＦＥＴで実現される、請求項１３に記載のフローティング・ゲート素子。
【請求項１８】
前記フローティング・ゲートが、ＭＯＳＣＡＰにカップルされる、請求項１３に記載のフローティング・ゲート素子。
【請求項１９】
前記トンネリング接合がボウル形状（bowl shaped）である、請求項１５に記載のフローティング・ゲート素子。
【請求項２０】
前記トンネリング接合がボウル形状（bowl shaped）である、請求項１４に記載のフローティング・ゲート素子。
【請求項２１】
前記フローティング・ゲートが金属を含む、請求項１７に記載のフローティング・ゲート素子。
【請求項２２】
前記フローティング・ゲートが多結晶シリコンを含む、請求項１７に記載のフローティング・ゲート素子。
【請求項２３】
前記フローティング・ゲートから絶縁された電導性の層を更に備える、請求項２１に記載のフローティング・ゲート素子。
【請求項２４】
前記電導性の層が金属を含む、請求項２３に記載のフローティング・ゲート素子。
【請求項２５】
前記電導性の層が多結晶シリコンを含む、請求項２３に記載のフローティング・ゲート。
【請求項２６】
半導体基板、
前記基板に配置されたｎ−領域、
前記ｎ−領域に配置された第１のｐ＋流域、
前記ｎ−領域に配置された第２のｐ＋領域、
多結晶シリコンで形成されたフローティング・ゲートであって、当該素子が、単一の層の多結晶シリコンのみを含むフローティング・ゲート、
前記第１のｐ＋領域にカップルされた第１の電気的接点、
前記第２のｐ＋領域にカップルされた第２の電気的接点、および、
ｎ−領域に配置されたｎ＋領域で実現されるトンネリング接合、
を備えるフローティング・ゲート素子。
【請求項２７】
前記ｎ＋領域が、前記第１のおよび第２のｐ＋領域と同じｎ−領域に配置される、請求項２６に記載のフローティング・ゲート素子。
【請求項２８】
前記ｎ＋領域が、ｎ−領域の中に前記第１のおよび第２のｐ＋領域が配置される当該ｎ−領域とは種類が異なるｎ−領域に配置される、請求項２６に記載のフローティング・ゲート素子。
【請求項２９】
前記トンネリング接合が、ショートされたｎＦＥＴで実現される、請求項２６に記載のフローティング・ゲート素子。
【請求項３０】
前記トンネリング接合が、ショートされたｐＦＥＴで実現される、請求項２６に記載のフローティング・ゲート素子。
【請求項３１】
前記フローティング・ゲートがＭＯＳＣＡＰにカップルされた、請求項２６に記載のフローティング・ゲート素子。
【請求項３２】
前記トンネリング接合がボウル形状（bowl shaped）である、請求項２７に記載のフローティング・ゲート素子。
【請求項３３】
前記トンネリング接合がボウル形状（bowl shaped）である、請求項２８に記載のフローティング・ゲート素子。
【請求項３４】
前記フローティング・ゲートがポリシリコンの第２の層を備える、請求項２６に記載のフローティング・ゲート素子。
【請求項３５】
基板、
第１の距離だけ前記基板より上の平面に配置されたｐ型ソース領域、
第２の距離だけ前記基板より上の平面に配置されたｐ型ドレイン領域であって、当該第２の距離が前記第１の距離とは異なる、ｐ型ドレイン領域、
前記ソース領域と前記ドレイン領域の間で垂直に配置されたチャンネル、
前記チャンネルを包囲する絶縁体、および、
前記絶縁体に隣接して配置され、前記絶縁体によって前記チャンネルから電気的に絶縁されるフローティング・ゲートであって、前記基板に平行な平面に配置されたフローティング・ゲート、
を備えるフローティング・ゲート半導体素子。
【請求項３６】
前記ドレイン領域および前記ソース領域が、蒸着膜（deposited films）で形成される、請求項３５に記載の素子。
【請求項３７】
前記チャンネルがｐ型のエピタキシャルに成長したシリコンを備える、請求項３６に記載の素子。
【請求項３８】
前記ｐ型ソース領域およびｐ型ドレイン領域がｐ＋ドープされた、請求項３７に記載の素子。
【請求項３９】
前記フローティング・ゲートが、再結晶化された、蒸着されたｎ型アモルファス・シリコンの層を備える、請求項３８に記載の素子。
【請求項４０】
前記フローティング・ゲートが、再結晶化された、蒸着されたｐ型アモルファス・シリコンの層を備える、請求項３８に記載の素子。
【請求項４１】
前記ドレイン領域に電気的にカップルされる第１の電気的接点、および、前記ソース領域に電気的にカップルされる第２の電気的接点、を更に備える、請求項３５に記載の素子。
【請求項４２】
電流を供給するための手段、
電流を排出するための手段、
前記供給手段と前期排出手段の間で電流をチャネリングするための手段、
前記チャネリング手段から、電荷を格納するための手段に、熱電子を制御可能に注入するための第１の手段、および、
前記電荷を格納するための手段から電子を制御可能に転送するための第２の手段、
を備えるフローティング・ゲート素子。
【請求項４３】
前記第２の手段がトンネリング接合を備える、請求項４２に記載のフローティング・ゲート素子。
【請求項４４】
前記第２の手段が、光子抹消（photonic erasure）を含む、請求項４２に記載のフローティング・ゲート素子。
【請求項４５】
前記トンネリング接合が、ショートされたｎＦＥＴで実現される、請求項４３に記載のフローティング・ゲート素子。
【請求項４６】
前記トンネリング接合が、ショートされたｐＦＥＴで実現される、請求項４３に記載のフローティング・ゲート素子。
【請求項４７】
前記トンネリング接合が、ｎ−井戸に配置されたｎ＋領域で実現される、請求項４３に記載のフローティング・ゲート素子。
【請求項４８】
制御キャパシタを更に備える、請求項４２に記載のフローティング・ゲート素子。
【請求項４９】
前記制御キャパシタが、一緒にショートされたドレイン、ソース、および井戸接続を有するｐＦＥＴを備える、請求項４８に記載のフローティング・ゲート素子。
【請求項５０】
電子をフローティング・ゲートの上に注入するための第１の手段であって、当該第１の手段がｐＦＥＴを含む第１の手段、および、
前記フローティング・ゲートから電子をトンネリングするための第２の手段、
を備えるフローティング・ゲート素子。
【請求項５１】
前記第２の手段が、ｎ−井戸に配置されたｎ＋領域を備える、請求項５０に記載のフローティング・ゲート素子。
【請求項５２】
前記ｎ＋領域および前記ｐＦＥＴが、第１のｎ−井戸内に配置された、請求項５１に記載のフローティング・ゲート素子。
【請求項５３】
前記ｎ＋領域および前記ｐＦＥＴがそれぞれ、第１のｎ−井戸および第２のｎ−井戸内に配置された、請求項５１に記載のフローティング・ゲート素子。
【請求項５４】
前記第２の手段が、ショートされたｎＦＥＴを備える、請求項５０に記載のフローティング・ゲート素子。
【請求項５５】
前記第２の手段が、ショートされたｐＦＥＴを備える、請求項５０に記載のフローティング・ゲート素子。
【請求項５６】
前記フローティング・ゲートにキャパシタンスを提供するための第３の手段、を更に含む、請求項５０に記載のフローティング・ゲート素子。
【国際調査報告】
2005533372.tif 000070
2005533372.tif 000071
2005533372.tif 000072