(57)【要約】ピクチャインピクチャ、高解像度のダブルウィンドウ、垂直方向に圧縮されるライブ主画像をもつとともに、ライブの長時間ピクチャインピクチャのリプレイを備えるマルチピクチャインピクチャ、及びスキャンレート変換を取り扱うことが可能な回路である。この回路は、副ビデオ信号（ＡＮ、ＳＵＢ、ＤＩＧ ＳＵＢ）を記憶するとともに処理するための第１のフィールドメモリ（ＳＵＢ１）及び第２のフィールドメモリ（ＳＵＢ２）と、これらの第１のフィールドメモリ（ＳＵＢ１）及び第２のフィールドメモリ（ＳＵＢ２）の出力を、主ビデオ信号（ＡＮ ＭＮ、ＤＩＧ ＭＮ）と組み合わせるための出力フィールドメモリ（ＭＮ）とを有する。好ましくは、スマートスイッチング（ＬＤ１、ＬＤ２）が、所要の仕様ポイントに依存して、主画像の圧縮とＰＩＰリプレイとの間においてフィールドメモリ（ＳＵＢ２）をスイッチングするために用いられる。
2005502281.tif 000002
【特許請求の範囲】
【請求項１】
副ビデオ信号を記憶するとともに処理するための第１及び第２のフィールドメモリと、
前記第１及び第２のフィールドメモリの出力を、主ビデオ信号と組み合わせるための出力フィールドメモリと、
を有する画像信号処理回路。
【請求項２】
前記主ビデオ信号、及び前記主ビデオ信号から得られる制御信号を前記出力フィールドメモリに供給するための第１のフロントエンドプロセッサと、
前記副ビデオ信号、及び前記副ビデオ信号から得られる制御信号を、前記第１及び前記第２のフィールドメモリに供給するための第２のフロントエンドプロセッサと、
をさらに有する、請求項１に記載の画像処理回路。
【請求項３】
前記主ビデオ信号又は前記副ビデオ信号を、前記第２のフィールドメモリに交互に伝送するためのスイッチング手段をさらに有する、請求項１に記載の画像信号処理回路。
【請求項４】
請求項１に記載の画像信号処理回路と、
前記出力フィールドメモリから出力信号を取り出し、前記出力信号をディスプレイに供給するための手段と、
を有する画像信号表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタルテレビジョン画像のＰＩＰ（ピクチャインピクチャ）技法を取り扱うためのフィールドメモリに関する。
【０００２】
【従来の技術】
ディジタルテレビジョンは、通常、あるフィールドをフィールドメモリに書き込むとともに、該フィールドを２倍速で２回読み出すことにより通常ディジタルドメインにおいて実行されるスキャンレート変換を含んでいる。この変換によりブロードキャスト５０Ｈｚ信号が１００Ｈｚ信号に変換される。このディジタル信号は必要に応じてアナログ信号に逆変換されることもできる。
【０００３】
ピクチャインピクチャ（ＰＩＰ）技法を含む複数の機能（ｆｅａｔｕｒｅ）がディジタルテレビジョンに期待されており、この技法は第１のビデオソース（主チャンネル）の上のウィンドウに第２のビデオソース（副チャンネル）を表示することを伴う。マルチピクチャインピクチャ（ＭＰＩＰ）表示は、主チャンネルの上に重ね合わされる複数のウィンドウを含む。ダブルウィンドウ（ＥＷ）は、（各々が画面の半分を使いながら）互いに隣接して２つのビデオソースを表示することを伴う。
【０００４】
【発明が解決しようとする課題】
ＰＩＰリプレイはＰＩＰチャンネルを再び作動させることを含む。各々の機能は一定量のフィールドメモリを必要とし、このことは一般に費用がかかり、それゆえに、必要とされるフィールドメモリの量を最小化する一方で、顧客満足度を最大に高めるために利用可能な機能を最大化することは有利になる。
【０００５】
ダブルウィンドウ表示において、主チャンネルが表示の同期化を供給する。しかし、副チャンネルは異なるソースからもたらされ、タイミングの面で異なるので、１つのフィールドまで遅延され得るならば主チャンネルとともにやっと表示されることができる。より通常には、２フィールドまでの遅延が、５０Ｈｚ及び６０Ｈｚのような異なる垂直同期化の規格、短いフィールド及び（例えばビデオレコーダからの）偏向ライン周波数を可能にするために必要とされる。フィールド遅延が増すたびに、通常、より多くのフィールドメモリを必要とする。
【０００６】
高解像度の用途に関しては、ライン飛び越し（互いに隣接して表示される誤ったインターレース位相）と、（あるソースの表示フィールドが該ソースの２つの入力フィールドから構成されるときに生じる）結合ラインエラーとを防止するために副チャンネルの４つの連続するフィールドを記憶することが普通である。副チャンネルが水平方向に２倍に圧縮される場合、２つのフィールドメモリを用いて４つのフィールドが記憶され得ることが知られている。そのときＰＩＰが必要とされるならば圧縮は２倍より大きく、圧縮が少なくとも４倍であるならば単一のフィールドメモリがあれば十分であろう。
【０００７】
その代わりに、ある特定の数のうち１つ、例えば５つのフィールドのうち１つのみが記憶されることもでき、これによりＰＩＰのいくつかのリプレイが可能になる。リプレイの容易さの性能は、メモリの深さ（ｄｅｐｔｈ）及びＰＩＰのサイズにも依存する。
【０００８】
マルチピクチャインピクチャ（ＭＰＩＰ）技法は、異なる副チャンネルが互いに隣接して表示されることを可能にするが、ただし主画像及び１つのＰＩＰのみがライブ画像になり得る（その他のＰＩＰは静止画像である）。主画像が同期化を供給し、それゆえに遅延されることはできないので、ＭＰＩＰにおける主画像の垂直方向の圧縮は不可能であることが留意されるべきである。
【０００９】
本発明の目的は、ＰＩＰのために改善された回路を提供することにある。本発明は独立請求項により定義される。従属請求項は有利な実施例を定義する。
【００１０】
【課題を解決するための手段】
一つの実施例において、追加のフィールドメモリが、主チャンネルにおいて垂直方向のシフト及び／又は垂直方向の圧縮をもたらすために必要とされる。その結果、ピクチャインピクチャ（ＰＩＰ），高解像度のダブルウィンドウ（ＤＷ）、垂直方向に圧縮されるライブ主画像をもつマルチピクチャインピクチャ（ＭＰＩＰ）及びライブＰＩＰをもつマルチピクチャインピクチャ（ＭＰＩＰ）、長時間のピクチャインピクチャのリプレイ、並びにスキャンレート変換を取り扱うことを一つの回路に可能にさせるためには、４つのフィールドメモリが必要である。
【００１１】
好ましくは、スマートスイッチングが、所要の仕様ポイントに依存して、主画像の圧縮とＰＩＰリプレイとの間でフィールドメモリを切り換えるために用いられる。これにより、フィールドメモリの１つが共用されることが可能になり、それゆえに必要とされるメモリの総数は４つではなく３つになり、付随的なコスト削減となる。好ましくは、第１のトライステート可能な制御回路、例えばトライステートラインドライバが、第１のフロントエンドビデオプロセッサＦＥ１と第２のフィールドメモリＳＵＢ２との間に接続され、第２のトライステート可能な制御回路が、第２のフロントエンドビデオプロセッサＦＥ２と第２のフィールドメモリＳＵＢ２との間に接続される。この回路は、全部で３つのフィールドメモリのみを使用し、これまで可能だったフィールドメモリよりもさらに少ないフィールドメモリを用いることから、ＭＰＩＰが圧縮される主画像をもつことを可能にする。上記回路は、ハイエンドダブルウィンドウ及び長い記録時間のリプレイも容易にする。
【００１２】
上記トライステート可能な制御回路は、好ましくは、第２のフロントエンドビデオプロセッサＦＥ２により制御され、それにより１つの回路のみが任意のある時間においてアクティブである。これらの回路は、必要なスタティックなスイッチング回路を提供するものの、等価的なスイッチが当業者にはよく知られているだろう。
【００１３】
主フィールドメモリＭＮが動作モードに従って共用される。このスイッチングはスタティックであり得、ＴＶの主プロセッサからのスイッチングを制御することが可能である。適切なディスクリート部品のスイッチは、トライステート制御を備える２つのバスドライバであるフィリップス社製の７４ＡＬＶＴ１６２８２７であるだろう。その代わりに、副プロセッサの未使用のピンが使われてもよい。
【００１４】
本発明のより良い理解のために、いかにして同様の態様が実施されてもよいのかを示すために、以下に添付の図面に関して参照がなされるだろう。
【００１５】
本発明は、スキャンレート変換及びフィールドメモリの使用に関する。本発明は、異なる種類のスキャンレート変換と組み合わされることも可能であるが、この場合、スキャンレート変換を実行する単純な態様を組み合わせて説明されている。ここで説明される方法は、単純な１００Ｈｚと呼ばれ、フィールド倍速（ダブリング）を利用している。スキャン変換の上に、ＰＩＰ、ダブルウィンドウ（Ｄｏｕｂｌｅ Ｗｉｎｄｏｗ）、リプレイ（Ｒｅｐｌａｙ）又は圧縮される主画像（＝２つの垂直方向に圧縮されるライブ画像）をもつＭＰＩＰのような異なる他のメモリベースの機能が加えられることができる。追加のフィールドメモリの必要性が生じ、説明される。最終的には、スマートな態様で機能を組み合わせてメモリを保存する本発明の好ましい実施例の目的が説明される。
【００１６】
フィールド倍速を用いる１００Ｈｚスキャン変換は、通常、ディジタルドメインにおいて実行される。この１００Ｈｚ変換は、フィールドをフィールドメモリに書き込むとともに、該フィールドを２倍速で２回読み出すことによって実行される。必要に応じて、信号はアナログドメインに逆変換され、すぐに表示され得る。このような単純な１００Ｈｚシステムは基本的には１つのフィールドメモリを伴って構築されている。
【００１７】
ビデオ信号は、フロントエンドビデオプロセッサ（ＦＥ１）へまず入力されるディジタル又はアナログ信号である。このＦＥ１は上記ビデオ信号をディジタルバスＤ１を介して主フィールドメモリ（ＭＮ）に書き込む。ライトイネーブル（ＷＥ）、インプットイネーブル（ＩＥ）、リセットライト（ＲＳＴＷ）及びインプットクロック（ＣＬＩＮ）のような追加の制御信号が、フロントエンドビデオプロセッサにより供給される。これらの追加の制御信号はディジタルビデオデータをメモリに伝送するために必要である。上記データは、その後に、バックエンドビデオプロセッサ（ＢＥ）により読み出され、また制御信号のリードイネーブル（ＲＥ）、アウトプットイネーブル（ＯＥ）、リセットリード（ＲＳＴＲ）及び上記インプットクロックの２倍の周波数を有するアウトプットクロック（ＣＬＯＵＴ）を使って読み出される。これらの読み込みの制御信号は、上記バックエンドビデオプロセッサにより生成される。このシステムの出力は、バックエンドビデオプロセッサによって供給されるとともに、アップコンバートされるディジタル又はアナログの１００Ｈｚビデオ信号である。
【００１８】
この基本的な概略図及び制御信号のタイミングは、本発明の一部ではなく、この場合、本発明の用途の一例として使われている。本発明は他のスキャンレートコンバータと組み合わされることもできる。
【００１９】
第２のフロントエンドビデオプロセッサ（ＦＥ２）及び第２のフィールドメモリ（ＳＵＢ１）を加えることにより、上記システムがダブルウィンドウ（ＤＷ）画像又はピクチャインピクチャ（ＰＩＰ）を表示することを可能にする。ＤＷは各々が画面の半分を用いる２つのビデオソースを互いに隣接して示す。ＰＩＰは、第２のビデオソースが第１のソースの上の小さなウィンドウ内に示されることを意味する。
【００２０】
１つの信号は表示同期を提供し、その信号が主チャンネルと呼ばれる。第２の信号は、主チャンネルに隣接して又は該主チャンネルの上に、フィットするように変換され、その信号が副チャンネルと呼ばれる。この副チャンネルは主チャンネルとは別のソースから生じている。したがって、副チャンネルは主チャンネルとは別のタイミングを有する。副チャンネルを主チャンネルに隣接して表示することを可能にするためには、上記システムが副チャンネルを少なくとも１つのフィールド遅延することが可能であるべきである。５０Ｈｚ及び６０Ｈｚのような異なる垂直同期の規格に対処することを可能にするため、また、短いフィールドと、ビデオレコーダから外れるライン周波数とを表示することを可能にするために、実際には２つのフィールドが必要とされることが分かっている。
【００２１】
一般的にはＤＷがこの場合に取り扱われているので、ハイエンドＤＷに関して典型的なことは、双方の画像が互いに隣接して常に同一のインターレース位相を伴って表示されることである。互いに隣接して誤ったインターレース位相を表示する場合のライン飛び越し（ジャンプ）は決して目に見えるべきではなく、１つのソースの表示フィールドが該ソースの２つの入力フィールドから構成される場合に起こる結合（ジョイント）ラインエラーが存在する（リードポインタがライトポインタとクロッシングする）べきではない。したがって、原則的には、副チャンネルの４つの連続するフィールドを記憶できることが必要である。まず副チャンネルが水平方向に２倍に圧縮される場合、２つのフィールドメモリを用いて４つのフィールドが記憶され得る。ＰＩＰが使われる場合、副チャンネルの圧縮は２倍よりもさらに大きくなる。その場合、より少ないメモリ（圧縮が４倍と同等又は４倍より大きい場合は１つのフィールドメモリのみ）が、４つの連続するフィールドを記憶するために必要とされ、２つのフィールドメモリが用いられる場合はより多くのフィールドが記憶され得る。全ての連続するフィールドを記憶させず、例えば５つのうち１つを記憶させるように決めることも可能である。
【００２２】
副サンプル周波数、メモリの深さ及びＰＩＰの大きさに依存して、ＰＩＰの多少の時間を再生することが可能になる。これがリプレイ（Ｒｅｐｌａｙ）と呼ばれている。２つのフィールドメモリが副チャンネルにおいて利用可能である場合、このリプレイ時間は、同一の副サンプル周波数又は画像レートが用いられる場合の１つのフィールドメモリによる時間の２倍である。
【００２３】
（ＤＷの場合に水平方向に圧縮される）主画像と、４つのうち１つのフィールド（又は、ＰＩＰ又はリプレイの場合にはより多くのフィールド）とが組み合わされて主フィールドメモリＭＮになり、表示されるべき完全な画像上でスキャン変換を実行することが可能になる。
【００２４】
副チャンネルに関するビデオソースが変更されるとき、異なる副チャンネルは互いに隣接して表示されることができる。これはマルチピクチャインピクチャ（ＭＰＩＰ）と呼ばれている。ただし、主画像及び１つのＰＩＰだけがライブ画像になり得る。他のＰＩＰは静止画像である。主画像がディスプレイの同期を提供しており、それゆえに遅延されることはできない（垂直方向の圧縮用に必要である）ので、主画像を垂直方向に圧縮することは不可能である。
【００２５】
この設定（セットアップ）を実現するための概略図が、フィールド倍速のスキャン変換と組み合わされて、図１に示されている。これは他のスキャンレート変換の概略図と組み合わされることもできる。副チャンネルを書き込むためのタイミングは副フロントエンドビデオプロセッサＦＥ２によって生成される。主チャンネルを書き込み、双方のチャンネルを読み出し、また、スキャンレート変換用に双方のチャンネルを主フィールドメモリに組み合わせるためのタイミングは、主フロントエンドビデオプロセッサＦＥ１によって生成される。この主フロントエンドビデオプロセッサは、ＲＳＴＷ制御信号によって副フィールドメモリ内における書き込みを見ることが可能なので、副チャンネルを主チャンネルに同期させることができる。
【００２６】
短い要約から分かるように、２つのソースを一緒に１つのディスプレイに表示するためには、増設のフロントエンドビデオプロセッサと、少なくとも１つの副フィールドメモリとが必要である。１つの増設の副フィールドメモリはより良好な仕様をもたらし得る。それゆえに、ハイエンド用途に関しては、２つの副フィールドメモリが必要である。ＭＰＩＰにおいては、主画像が圧縮されることは不可能である。
【００２７】
【発明の実施の形態】
図１においては、各々が入力アナログ信号又は入力ディジタル信号を受信する２つのフロントエンドプロセッサＦＥ１及びＦＥ２が示されている。第１のフロントエンドビデオプロセッサＦＥ１は、アナログ（ＡＮ ＭＮ）又はディジタル（ＤＩＧ ＭＮ）主信号を受信する。第２のフロントエンドビデオプロセッサＦＥ２は、アナログ（ＡＮ ＳＵＢ）又はディジタル（ＤＩＧ ＳＵＢ）副信号を受信するとともに、２つの副フィールドメモリＳＵＢ１及びＳＵＢ２に接続されている。２つの副フィールドメモリＳＵＢ１及びＳＵＢ２のデータ出力は、第１のフロントエンドプロセッサＦＥ１のデータ出力と共に、主フィールドメモリＭＮに対するデータ入力を供給し、上記ＭＮのデータ出力がバックエンドビデオプロセッサＢＥにフィードされ、上記ＢＥから出力アナログ（ＡＮ）及びディジタル（ＤＩＧ）出力信号がフィードされる。この回路は、ハイエンドダブルウィンドウ、ピクチャインピクチャ、及びフィールドメモリを用いるフィールド倍速と組み合わされるリプレイに適している。
【００２８】
主チャンネルと副チャンネルとの双方が圧縮される必要が生じる時点から、主チャンネルにおいて垂直方向のシフト及び／又は垂直方向の圧縮を実行するために、追加のフィールドメモリが必要とされる。副チャンネルにおいて、上記目的については主チャンネルに対して副チャンネルの同期をとるためのメモリを用いることが可能なので、このようなメモリは既に存在している（ＳＵＢ１及び随意にＳＵＢ２）。スキャンレート変換（ＭＮ）を実行するためのメモリは、主画像におけるシフト及び／又は圧縮を可能にするために用いられることはできない。なぜなら、そうすると、クロッシングポインタの問題が起こるであろうという理由からである。それゆえに、追加のメモリが、主フロントエンドビデオプロセッサ（ＦＥ２）と主フィールドメモリとの間にさらに必要とされる。
【００２９】
上述されたようにハイエンドダブルウィンドウ及び長い記録時間のリプレイがさらに必要とされるときは、結局は４つのフィールドメモリを用いる設定を行うことになる。その概要が図２に示されており、この制御信号は図１からの制御信号と同等の信号である。
【００３０】
図２においては、各々が入力アナログ信号又は入力ディジタル信号を受信する２つのフロントエンドプロセッサＦＥ１及びＦＥ２を備える回路が示されている。第１のフロントエンドビデオプロセッサＦＥ１は、フィールドメモリＭＮ ＣＯＭＰにフィードされる主アナログ又はディジタル信号を受信する。第２のフロントエンドビデオプロセッサＦＥ２は、副信号を受信するとともに、２つの副フィールドメモリＳＵＢ１及びＳＵＢ２に接続されている。これらの２つの副フィールドメモリＳＵＢ１及びＳＵＢ２のデータ出力は、上記フィールドメモリＭＮ ＣＯＭＰのデータ出力と共に、主フィールドメモリＭＮに対してデータ入力を供給し、上記ＭＮのデータ出力がバックエンドビデオプロセッサＢＥにフィードされ、上記ＢＥから出力アナログ及びディジタル出力信号がフィードされる。この回路は、ハイエンドダブルウィンドウ、ピクチャインピクチャ、及び長時間のリプレイに適しており、ライブ主画像の圧縮を伴うマルチピクチャインピクチャを可能にする。この機能性は、２倍速でフィールドメモリＭＮを読み出すことによってフィールド倍速と組み合わされることが可能である。他の点では、各接続は図１のものと同じである。
【００３１】
上記に説明されたように、ハイエンドＤＷが必要とされるときに、ＰＩＰ、ＤＷ、リプレイ及び圧縮される主画像をもつＭＰＩＰをもつ設定には、４つのフィールドメモリが必要である。この場合、本発明の好ましい実施例の目的は、フィールドメモリを組み合わせることによって、同一の仕様がフィールドメモリを共用することにより実現され得ることにある。この共用されるメモリは図３及び図４においてＳＵＢ２と呼ばれ、図２からのメモリＳＵＢ２とＭＡＩＮ ＣＯＭＰとの双方に取って代わる。メモリに対する制御信号及びデータは、例えば、ビデオプロセッサＦＥ２によって制御される２つのトライステートラインドライバＬＤ１及びＬＤ２によりスイッチングされ得る。１つのラインドライバのみが一度にアクティブである。ラインドライバがアクティブであるときは閉スイッチとして見なされ、非アクティブであるときは開スイッチとして見なされ得る。しかし、何の手段によりスイッチングが実現されるのかということはあまり問題ではない。
【００３２】
ある構成において、ＳＵＢ２フィールドメモリがハイエンドダブルウィンドウ又は長時間の記録リプレイに関して用いられ得ることがその手掛かりとなる。このことは、他の構成において、例えば圧縮される主画像をもつＭＰＩＰを実行したいときに圧縮される主画像を有するために用いられる。
【００３３】
上記スイッチングはスタティックに実施される。つまり、上記システムの所望の動作モードに従って、該スイッチは適切な状況に置かれなければならず、別の表示（ビュー）モードを使用したくなるまで上記の状況に置かれ続けることが可能であるということを意味する。上記スイッチの位置は図３及び以下の表から検索され得る。
【００３４】
図３においては、第２のフィールドメモリＳＵＢ２が共用されていることを例証する態様において、３つのメモリがＭＮ、ＳＵＢ１及びＳＵＢ２として示されている。上記ＳＵＢ２は、ダブルウィンドウ（ＤＷ）、ＰＩＰ及びリプレイ（ＲＥＰ）に関しては、第１の副フィールドメモリＳＵＢ１と共用され、その一方で、ＭＰＩＰ及び圧縮される主信号（ＣＯＭＰ）に関しては、主フィールドメモリＭＮと共用されている。（図４に示されている）トライステートドライバＬＤ１及びＬＤ２は、以下の表に例証される態様に従ってスイッチングされるように配されている。
【００３５】
【表１】
2005502281.tif 000003
【００３６】
図４においては、図３の好ましい実施例がより詳細に示されている。各々がアナログ又はディジタル入力信号を受信する２つのフロントエンドプロセッサＦＥ１及びＦＥ２が示されている。第１のフロントエンドビデオプロセッサＦＥ１は、主アナログ又はディジタル信号を受信するとともに、トライステートドライバＬＤ２と主フィールドメモリＭＮの入力部との双方に接続されている。第２のフロントエンドビデオプロセッサＦＥ２は、副信号を受信するとともに、第１の副フィールドメモリＳＵＢ１とトライステートドライバＬＤ１との双方に接続されている。トライステートドライバＬＤ１及びＬＤ２の各出力部は、入力フィールドメモリＳＵＢ２に接続されている。上記の態様において、各ラインドライバは、２つの入力部及び１つの出力部を備えるスイッチを形成し、当該スイッチはフロントエンドビデオプロセッサＦＥ１又はフロントエンドビデオプロセッサＦＥ２をフィールドメモリＳＵＢ２の入力部へ接続している。このスイッチングは図３に従って起こり、図２に説明された回路と同一の機能性をもつ図４の回路であるが、一方でより少ないフィールドメモリを用いる回路を提供する。
【００３７】
簡単に言えば、メモリがスキャンレート変換を実行するために機能のボックス（ｆｅａｔｕｒｅ ｂｏｘ）を共用するＰＩＰ及びダブルウィンドウ（Ｄｏｕｂｌｅ Ｗｉｎｄｏｗ）に関する設定において、１つのライブＰＩＰ及び圧縮されるライブ主画像をもつＰＩＰ、ＤＷ、リプレイ及びスキャンレート変換を可能にするためには、通常、４つのフィールドメモリが必要とされるだろう。異なるモード同士の間において１つのフィールドメモリを共用することにより、１つのフィールドメモリを節約することができる。本発明は、ハイエンド１００Ｈｚ又はプログレッシブスキャンＴＶ用のチップセットに用いられ得る。本発明は、好ましくは、上述されたような画像信号処理回路と、出力フィールドメモリ（ＭＮ）から出力信号を取り出して、この出力信号をディスプレイに供給するバックエンドプロセッサ（ＢＥ）とを有する画像信号表示装置に適用される。
【００３８】
上述された実施例は、本発明を限定するものというよりむしろ例証するものであり、当業者であれば添付の特許請求の範囲から逸脱することなく多数の代替の実施例を設計することが可能であろうことが留意されるべきである。これらの特許請求の範囲において、括弧内に付されるいずれの参照符号も特許請求の範囲を限定するものとして解釈されるべきではない。動詞「有する（ｃｏｍｐｒｉｓｉｎｇ）」が請求項に列記されたもの以外の他の構成要素又はステップの存在を除外するものではない。構成要素に先行する冠詞「ａ」又は「ａｎ」はこのような構成要素が複数存在することを除外するものではない。本発明は、複数の別個のエレメントを有するハードウェアによって、さらに適切にプログラムされたコンピュータによって実現されることができる。複数の手段を列挙する装置の請求項において、これらの手段のうち複数が、１つの同じハードウェアのアイテムによって具現化され得る。ある特定の方策が互いに異なる従属請求項に記載されているという単なる事実が、これらの方策の組み合わせが有利に用いられ得ないことを示すものではない。
【図面の簡単な説明】
【図１】本発明の１つの実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の好ましい実施例を例証する概略図である。
【図４】本発明の好ましい実施例の回路図である。
【国際公開パンフレット】
2005502281.tif 000004
2005502281.tif 000005
2005502281.tif 000006
2005502281.tif 000007
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2005502281.tif 000009
2005502281.tif 000010
2005502281.tif 000011
2005502281.tif 000012
2005502281.tif 000013
2005502281.tif 000014
2005502281.tif 000015
2005502281.tif 000016
【国際調査報告】
2005502281.tif 000017
2005502281.tif 000018