(57)【要約】本発明は、入力信号（ｖｉｎ）を入力するための入力部（ＩＮ）と、前記入力信号を、二つの基本的に直交する第一の信号及び第二の信号（ｉ１，ｉ２）に分離するための分離手段（１０）と、前記第一の信号及び前記第二の信号（ｉ１，ｉ２）を加算するための加算手段（６）と、前記第一の信号及び前記第二の信号（ｉ１，ｉ２）を減算するための減算手段（７）と、前記加算手段（６）からの出力信号に基づいて第一の出力信号（ｖｏ１）を出力するための第一の出力部（ＯＵＴ＋）と、前記減算手段（７）からの出力信号に基づいて第二の出力信号（ｖｏ２）を出力するための第二の出力部（ＯＵＴ−）とを有し、前記分離手段（１０）がオールパス回路としてもたらされる、同調可能な直交位相シフタに関する。
2005500780.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を入力するための入力手段と、
前記入力信号を、二つの基本的に直交する第一の信号及び第二の信号に分離するための分離手段と、
前記第一の信号及び前記第二の信号を加算するための加算手段と、
前記第一の信号及び前記第二の信号を減算するための減算手段と、
前記加算手段からの出力信号に基づいて第一の出力信号を出力するための第一の出力部と、
前記減算手段からの出力信号に基づいて第二の出力信号を出力するための第二の出力部と
を有する同調可能な直交位相シフタにおいて、
前記分離手段がオールパス回路としてもたらされることを特徴とする同調可能な直交位相シフタ。
【請求項２】
前記第一の出力信号をバッファリングするための第一の出力バッファ手段と、前記第二の出力信号をバッファリングするための第二の出力バッファ手段とによって特徴付けられる請求項１に記載の位相シフタ。
【請求項３】
前記入力手段に接続される入力部を有する第一のトランスインピダンス変換器によって特徴付けられる請求項１又は２に記載の位相シフタ。
【請求項４】
前記第一の出力部に接続される出力部を有する第二のトランスインピダンス変換器と、前記第二の出力部に接続される出力部を有する第三のトランスインピダンス変換器とによって特徴付けられる請求項１乃至３の少なくとも何れか一項に記載の位相シフタ。
【請求項５】
前記トランスインピダンス変換器がトランスインピダンスアンプであることを特徴とする請求項３及び／又は４に記載の位相シフタ。
【請求項６】
前記第一及び第二の出力バッファ手段が、各々前記第二及び第三のトランスインピダンス変換器であることを特徴とする請求項２及び４に記載の位相シフタ。
【請求項７】
少なくとも
自身のベースに接続されるコレクタ、及び所定の電位に結合されるエミッタを備える第一のトランジスタと、
前記第一のトランジスタの前記ベースに接続されるベース、及び前記所定の固定電位に結合されるエミッタを備える第二のトランジスタと、
前記第一及び第二のトランジスタの前記ベースの接合部と前記所定の電位との間に結合されるコンデンサと
によって特徴付けられる請求項１乃至６の少なくとも何れか一項に記載の位相シフタ。
【請求項８】
入力信号を入力するための第一の入力部と、
反転入力信号を入力するための第二の入力部と
を有する差動位相シフタとしてもたらされる位相シフタにおいて、
少なくとも
自身のベースに接続されるコレクタ、及び所定の電位に結合されるエミッタを備える第一のトランジスタと、
前記第一のトランジスタの前記ベースに接続されるベース、及び前記所定の電位に結合されるエミッタを備える第二のトランジスタと、
自身のベースに接続されるコレクタ、及び前記所定の電位に結合されるエミッタを備える第三のトランジスタと、
前記第三のトランジスタの前記ベースに接続されるベース、及び前記所定の電位に結合されるコレクタを備える第四のトランジスタと、
前記第一及び第二のトランジスタの前記ベースの第一の接合部と前記第三及び第四のトランジスタの前記ベースの第二の接合部との間に結合されるコンデンサと
によって特徴付けられる請求項１乃至６の少なくとも何れか一項に記載の位相シフタ。
【請求項９】
前記トランジスタがｎｐｎトランジスタであることを特徴とする請求項７又は８に記載の位相シフタ。
【請求項１０】
前記所定の電位がゼロ（グランド）であることを特徴とする請求項７乃至９の少なくとも何れか一項に記載の位相シフタ。
【請求項１１】
請求項１乃至１０の少なくとも何れか一項に記載の位相シフタを含む位相検出器を有するデータ・クロック再生ユニット。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号を入力するための入力手段と、前記入力信号を、二つの基本的に直交する第一の信号及び第二の信号に分離するための分離手段と、前記第一の信号及び前記第二の信号を加算するための加算手段と、前記第一の信号及び前記第二の信号を減算するための減算手段と、前記加算手段からの出力信号に基づいて第一の出力信号を出力するための第一の出力部と、前記減算手段からの出力信号に基づいて第二の出力信号を出力するための第二の出力部とを有する同調可能な直交位相シフタに関する。
【０００２】
【従来の技術】
二つの直交出力信号をもたらす当該位相シフタは例えば、送信器において十分なイメージリジェクション（ｉｍａｇｅ  ｒｅｊｅｃｔｉｏｎ）を実現すると共に、受信器においてＩ（同相（Ｉｎ−ｐｈａｓｅ））ベースバンド位相ベクトル信号（ｂａｓｅ  ｂａｎｄ  ｐｈａｓｅ  ｖｅｃｔｏｒ  ｓｉｇｎａｌ）とＱ（直交位相（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ））ベースバンド位相ベクトル信号との間で正確な９０度位相差を構成するために正確な９０度位相シフトが必要とされるモバイル通信システム並びに他の無線送信器及び受信器システムにおいて使用されている。特に可能な用途としては、広い同調範囲（ｔｕｎｉｎｇ  ｒａｎｇｅ）を有するＲＣ／ＬＣ発振器に対するＩ／Ｑ生成（“Ｓｏｎｅｔ”／“ＳＤＨ”用途）がある。更に当該位相シフタは、データ・クロック再生（Ｄａｔａ  ａｎｄ  Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ（ＤＣＲ））及び位相同期ループ（Ｐｈａｓｅ−Ｌｏｏｋｅｄ−Ｌｏｏｐ（ＰＬＬ））回路ばかりでなく、多相フィルタ（ｐｏｌｙｐｈａｓｅ  ｆｉｌｔｅｒ）、ＱＵＡＭ、及び低ＩＦ／ゼロＩＦ受信器（Ｌｏｗ  ＩＦ／Ｚｅｒｏ  ＩＦ  ｒｅｃｅｉｖｅｒ）においても使用されている。
【０００３】
直交信号生成に対する第一の知られている技術は、図１に示されているＲＣ−ＣＲ技術である。この場合、入力信号ｖｉｎは、−π／４シフトされて第一の出力信号ｖｏ１を形成し、＋π／４シフトされて第二の出力信号ｖｏ２を形成する。出力信号ｖｏ１とｖｏ２との間の位相差は常にπ／２となるが、出力信号ｖｏ１及びｖｏ２の振幅は、一つの周波数ｆ０＝１／（２πＲＣ）においてのみ等しくなる。
【０００４】
シフトの後、リミット段（図１において図示略）が使用され得るが、数段がカスケード接続されない場合、振幅リミットはＧＨｚ帯において困難となる。前記信号のゼロクロス（ｚｅｒｏ  ｃｒｏｓｓｉｎｇ）が適切な場合にのみ、当該動作が可能となる。それでも二つの並列パスにおいて出力信号ｖｏ１とｖｏ２との両方の間で、利得及び振幅におけるミスマッチ（ｍｉｓｍａｔｃｈ）が常に存在する。更に非線形な効果の影響で、ＡＭ・ＰＭ変換（ＡＭ  ｔｏ  ＰＭ  ｃｏｎｖｅｒｓｉｏｎ）のようにスルーレート（ｓｌｅｗ−ｒａｔｅ）（ｄｖｉｎ／ｄｔ）が発生する。ＲＣ時定数がプロセス及び温度に伴って変動する場合、出力信号ｖｏ１とｖｏ２との両方の振幅が等しくなるカットオフ周波数も変動する。更に受動コンポーネントの間のミスマッチも位相ミスマッチをもたらす。
【０００５】
直交生成のための他の従来方法として、図２に記載のヘイベンス（Ｈａｖｅｎｓ）の技術がある。前記入力信号は、ほぼ直交する出力をもつ直交回路２を使用して二つの分岐（ｂｒａｎｃｈ）に分離される。当該回路の精度は必ずしも要求されない。当該二つの信号は以下のようになる。
【数１】
2005500780.tif 000003
【０００６】
当該二つの信号ｖｏ１及びｖｏ２の各々が、リミッタ４及び５の各々によって振幅リミットされた後、当該二つの信号は加算器（ａｄｄｅｒ）６によって加算され、また減算器（ｓｕｂｔｒａｃｔｏｒ）７によって減算される。加算器６及び減算器７の出力部からの信号の各々は、ここでもリミッタ８及び９によってそれぞれ振幅リミットされて、出力信号ｖｏ１及びｖｏ２を形成する。興味深いことに、π／２からの位相の不均衡（ｉｍｂａｌａｎｃｅ）はその後、前記リミット動作によってキャンセルされる二つの信号ｖ１とｖ２との間に振幅ミスマッチをもたらす。当該動作は以下で説明される。
【数２】
2005500780.tif 000004
【０００７】
前記位相シフタが二つの直交出力（θ＝π／２）を有する場合、和信号と差信号との振幅Ａは等しい。第二の信号ｖ２において大きさεの振幅ミスマッチがあると仮定すると、第二の信号ｖ２に対する式は以下のように理解される。
【数３】
2005500780.tif 000005
【０００８】
当該エラーの影響は、ｖ１＋ｖ２がΦ１によって反時計回りに回転し、ｖ１−ｖ２がΦ２によって時計回りに回転することにある。図３において、前記信号のフェーザ（ｐｈａｓｏｒ）図が示されている。示されている二つの状態は、振幅エラーがない状態（図３ａ）と、振幅エラーがある状態（図３ｂ）とに対応している。図３から、振幅Ａと比較する場合、振幅エラーεが小さい（すなわちε＜＜Ａ）という仮定のもとで位相エラーΦ１及びΦ２とローカル位相エラー（ｌｏｃａｌ  ｐｈａｓｅ  ｅｒｒｏｒ）Φ１＋Φ２とが理解され得る。
【０００９】
位相エラーΦ１及びΦ２に対する式は以下のようになる。
【数４】
2005500780.tif 000006
ε＜＜Ａの場合、結果的に以下のようになる。
【数５】
2005500780.tif 000007
【００１０】
振幅ミスマッチεは位相ミスマッチをもたらす。１％の振幅ミスマッチは、位相０．６度を生じさせる。当該方法はエラーに対するロバスト性の点でより好ましいが、振幅変調を位相変調に変換する四つのリミッタ４、５、８、及び９を使用することに不利点がある。他のクリティカルな不利点として、たとえ複数の振幅エラーが許容されても、入力直交ジェネレータ（ｉｎｐｕｔ  ｑｕａｄｒａｔｕｒｅ  ｇｅｎｅｒａｔｏｒ）は異なる周波数に対して等しくない振幅を生成する。従って上記直交生成回路（ｑｕａｄｒａｔｕｒｅ  ｇｅｎｅｒａｔｉｏｎ  ｃｉｒｃｕｉｔ）が、例えば１オクターブの範囲内で同調することによってＩ／Ｑ処理するための発振器に結合されているとき、前記二つのパスの振幅は劇的に変化する。
【００１１】
図２は、本発明に先行する、最も近い従来技術を示している。
【００１２】
欧州特許第ＥＰ０７０７３７９Ａ１号は、フィルタ、増幅器、及び和回路（ｓｕｍｍｉｎｇ  ｃｉｒｃｕｉｔ）のカスケード接続（ｃａｓｃａｄｅ  ｃｏｎｎｅｃｔｉｏｎ）によって各々構成される二つの分岐と、一方の分岐の前記フィルタを反対の分岐の前記和回路に相互接続する増幅器によって構成される二つのクロスコネクションとを含む同調可能な直交位相シフタを開示している。前記二つの出力信号の間の正確な９０度位相シフトは、前記四つの増幅器のテール電流（ｔａｉｌ  ｃｕｒｒｅｎｔ）を制御することによって実現される。
【００１３】
国際特許出願第ＷＯ９２／１１７０４Ａ１号には、電圧制御位相シフトネットワーク（ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌ  ｐｈａｓｅ−ｓｈｉｆｔ  ｎｅｔｗｏｒｋ）、リミッタ、排他的論理和位相検出器（ｅｘｃｌｕｓｉｖｅ−ＯＲ  ｐｈａｓｅ  ｄｅｔｅｃｔｏｒ）、ローパスフィルタ、差動電圧電流変換器、及びループフィルタを有する位相同期ループ構成を含む直交信号ジェネレータが記載されている。前記電圧制御位相シフトネットワークは、差動直交信号のために位相シフトをもたらす。前記排他的論理和位相検出器は、前記差動直交信号の間の位相エラーを特定する。前記位相エラーは、前記差動直交信号の間の正確な９０度の位相関係を保持するために前記電圧制御位相シフトネットワークに結合し戻される電圧制御信号に関連している。
【００１４】
前記制御のメカニズムのため、欧州特許第ＥＰ０７０７３７９Ａ１号と国際特許出願第ＷＯ９２／１１７０４Ａ１号とに記載のデバイスの両方は、複雑かつ高価な回路構成を必要とする。
【００１５】
【発明が解決しようとする課題】
従って本発明の目的は、前記振幅ミスマッチを防止すると共に、１オクターブより広い周波数同調手段を備える発振器のために使用され得る簡単な回路構成を提供することにある。
【００１６】
【課題を解決するための手段】
上記及び他の目的を実現するために、本発明によれば、入力信号を入力するための入力手段と、前記入力信号を、二つの基本的に直交する第一の信号及び第二の信号に分離するための分離手段と、前記第一の信号及び前記第二の信号を加算するための加算手段と、前記第一の信号及び前記第二の信号を減算するための減算手段と、前記加算手段からの出力信号に基づいて第一の出力信号を出力するための第一の出力部と、前記減算手段からの出力信号に基づいて第二の出力信号を出力するための第二の出力部とを有する同調可能な直交位相シフタにおいて、前記分離手段がオールパス回路としてもたらされることを特徴とする同調可能な直交位相シフタがもたらされる。
【００１７】
オールパス回路が同じ振幅を有する二つの直交信号を生成し、オールパス回路のｇｍ／Ｃ時定数（ｇｍ／Ｃ  ｔｉｍｅ  ｃｏｎｓｔａｎｔ）が、前記発振器によって出力される前記入力信号の前記発振周波数に（同じ同調メカニズムを使用して）追従（ｔｒａｃｋ）するので、前記振幅ミスマッチは非常によく低減される。これにより、前記入力部、及び更に出力部においてリミッタの使用が回避され得る。従って本発明は、固有のＩ／Ｑマッチング手段を備えるｇｍ／Ｃ同調方式（ｇｍ／Ｃ  ｔｕｎｉｎｇ  ｓｃｈｅｍｅ）を使用している。
【００１８】
好ましくは、前記第一の出力信号をバッファリングするための第一の出力バッファ手段と、前記第二の出力信号をバッファリングするための第二の出力バッファ手段とがもたらされる。
【００１９】
本発明の更なる好ましい実施例は、前記入力手段に接続されている入力部を有する第一のトランスインピダンス変換器を有している。当該実施例の変形例は、前記第一の出力部に接続されている出力部を有する第二のトランスインピダンス変換器と、前記第二の出力部に接続されている出力部を有する第三のトランスインピダンス変換器とを有している。前記入力及び出力信号が電圧信号として供給される場合、トランスインピダンス変換器を設けることが推奨される。通常、前記トランスインピダンス変換器はトランスインピダンスアンプ（ｔｒａｎｓｉｍｐｅｄａｎｃｅ  ａｍｐｌｉｆｉｅｒ）である。
【００２０】
本発明の更なる好ましい実施例によれば、トランスインピダンス変換器はバッファリング機能も有するので、前記第一及び第二のトランスインピダンス変換器としてそれぞれ第一及び第二の出力バッファ手段がもたらされる。
【００２１】
本発明の更なる好ましい実施例は少なくとも、自身のベースに接続されるコレクタ、及び所定の電位に結合されるエミッタを備える第一のトランジスタと、前記第一のトランジスタの前記ベースに接続されるベース、及び所定の固定電位に結合されるエミッタを備える第二のトランジスタと、前記第一及び第二のトランジスタの前記ベースの接合部と前記所定の電位との間に結合されるコンデンサとによって特徴付けられる。
【００２２】
前記調節可能な位相シフタが差動位相シフタとしてもたらされる場合、更なる好ましい実施例は少なくとも、自身のベースに接続されるコレクタ、及び所定の電位に結合されるエミッタを備える第一のトランジスタと、前記第一のトランジスタの前記ベースに接続されるベース、及び前記所定の電位に結合されるエミッタを備える第二のトランジスタと、自身のベースに接続されるコレクタ、及び所定の電位に結合されるエミッタを備える第三のトランジスタと、前記第三のトランジスタの前記ベースに接続されるベース、及び前記所定の電位に結合されるコレクタを備える第四のトランジスタと、前記第一及び第二のトランジスタの前記ベースの第一の接合部と前記第三及び第四のトランジスタの前記ベースの第二の接合部との間に結合されるコンデンサとによって特徴付けられる。
【００２３】
上記実施例の両方において、トランジスタはｎｐｎトランジスタとなり得ると共に／又は、前記所定の電位はゼロ（グランド）となる。
【００２４】
本発明の、上記及び他の目的と特徴とは、添付図面を参照して好ましい実施例と共に記載されている以下の説明から明らかになるであろう。
【００２５】
【発明の実施の形態】
本発明の好ましい実施例が図４に示されている。
【００２６】
図４に示されているアーキテクチャは、主に直交回路２の代わりに、同じ振幅を有する二つの直交信号を生成するオールパス回路（ａｌｌ−ｐａｓｓ  ｃｉｒｃｕｉｔ）１０が設けられている点で図２の従来のアーキテクチャと異なっている。
【００２７】
図４の好ましい実施例において、入力端子ＩＮにおいて入力される入力信号ｖｉｎが、入力トランスインピダンスアンプ１２に供給される。入力トランスインピダンスアンプ１２において、入力信号ｖｉｎはバッファリングされ、図４に示されている好ましい実施例において入力信号ｖｉｎは電圧信号なので電圧電流変換が行われる。しかしながら、入力信号ｖｉｎが電圧信号でなく電流信号である場合、入力トランスインピダンスアンプ１２は必要でない。
【００２８】
入力トランスインピダンスアンプ１２から出力される電流信号ｉｉｎは、二つの出力部を有すると共に同じ振幅を有する二つの直交信号を生成するオールパス回路１０に入力される。オールパス回路１０のｇｍ／Ｃ時定数は、発振器（図４において図示略）によって生成される、入力信号ｖｉｎの発振周波数に（同じ同調（ｔｕｎｉｎｇ）メカニズムを使用して）追従するので、振幅ミスマッチが非常に低減され、オールパス回路１０から出力される信号ｉ１及びｉ２は常に直交している。
【００２９】
オールパス回路１０によって出力される直交信号ｉ１及びｉ２は、図２の従来のアーキテクチャと同じ態様で加算器６によって加算され、更に減算器７によって減算される。
【００３０】
加算器６から出力される和信号（ｓｕｍ  ｓｉｇｎａｌ）及び減算器７から出力される差信号（ｄｉｆｆｅｒｅｎｃｅ  ｓｉｇｎａｌ）は、当該信号をバッファリングすると共にここでも電圧信号ｖｏ１及びｖｏ２に変換する第一及び第二の出力トランスインピダンスアンプ１４及び１５の入力部に入力される。当該電圧信号ｖｏ１及びｖｏ２は、出力部ＯＵＴ＋及びＯＵＴ−において出力される出力信号となる。しかしながら、前記出力信号が電流信号の状態を保持されるべき場合、当該出力トランスインピダンスアンプ１４及び１５は必要でない。オールパス回路１０の出力が電流である場合、二つの信号ｉ１＋ｉ２及びｉ１−ｉ２は差動装置において容易に生成され得る。このことは、出力トランスインピダンスアンプ１４及び１５の入力部において実現される。
【００３１】
オールパス伝達関数は、以下のように示される。
【数６】
2005500780.tif 000008
【００３２】
ここでＣ／ｇｍは、トランスコンダクタンスｇｍを調整することによって同調され得るオールパス回路１０の時定数である。オールパス回路１０の位相シフトは、以下のように周波数に依存している。
【数７】
2005500780.tif 000009
【００３３】
ω＝ｇｍ／Ｃの場合、前記ネットワークの位相シフトはπ／２となる。前記時定数は同調されるので、当該状態は常に満足されている。この場合、二つの信号ｉ１＋ｉ２及びｉ１−ｉ２は、以下のように生成され得る。
【数８】
2005500780.tif 000010
【００３４】
前記回路の理解の簡単化のために、図５が参照される。この場合、入力電流Ｉｉは、位相シフタの入力部及びその出力部においてカレントミラーを構成する。
【００３５】
Ｃが、図５のうち、同じノードにおいて示される寄生素子（ｐａｒａｓｉｔｉｃ）、及び二つのｎｐｎトランジスタＴ１とＴ２との間の電流ゲインファクタ（ｃｕｒｒｅｎｔ  ｇａｉｎ  ｆａｃｔｏｒ）よりも支配的になると仮定すると、前記回路の伝達関数は以下のように簡単に示される。
【数９】
2005500780.tif 000011
【００３６】
全電流がＤＣ電流ＩＢＩＡＳでバイアスされる場合、前記ネットワークの時定数Ｃ／ｇｍは、トランスコンダクタンスｇｍを変化させるようにＩＢＩＡＳを変化させることによって同調される。
【００３７】
しかしながら差動アプローチにおいて、ｐｎｐトランジスタは必ずしも必要とされず、それ故にｐｎｐトランジスタを要しないで二つの信号ｉ１＋ｉ２及びｉ１−ｉ２を生成することが問題解決の手掛かりとなる。すなわちｐｎｐトランジスタの周波数特性はよくないことが分かっている。前記直交生成の差動装置（ｄｉｆｆｅｒｅｎｔｉａｌ  ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）のための回路の好ましい実施例が図６に示されている。
【００３８】
ＩＮ＋及びＩＮ−における入力電圧は、エミッタ負帰還差動対（ｅｍｉｔｔｅｒ  ｄｅｇｅｎｅｒａｔｅｄ  ｄｉｆｆｅｒｎｔｉａｌ  ｐａｉｒ）を使用することによって電流に変換される。負帰還（ｄｅｇｅｎｅｒａｔｉｏｎ）がない場合の状態と比較すると電流間のマッチングは改善され、リニアリティも改善される。前記トランスインピダンスアンプの和ノード（ｓｕｍｍａｔｉｏｎ  ｎｏｄｅ）Ａにおいて、正味の電流の流れ（ｎｅｔｔｏ  ｃｕｒｒｅｎｔ  ｆｌｏｗｉｎｇ）は以下に示される。
【数１０】
2005500780.tif 000012
当該式は、式８から差動電流ｉ１＋ｉ２の負出力となっていることが分かる。差ノードＢにおいて、正味の電流の流れは以下に示される。
【数１１】
2005500780.tif 000013
【００３９】
当該式は、式８からｉ１−ｉ２となっていることが分かる。ＤＣ電流は前記出力部において流れておらず、信号電流しか前記出力部に通っていないことが式１０及び１１において仮定されている。
【００４０】
ｂａｎｇ−ｂａｎｇ型位相検出器（ｂａｎｇ−ｂａｎｇ  ｐｈａｓｅ  ｄｅｔｅｃｔｏｒ）２０での直交位相シフタの実現例が図７ａに示されている。ここで前記直交位相シフタはブロック２２として示されている。直交位相シフタ２２は、図１、２、及び４に示されているような出力信号ｖｏ１及びｖｏ２に対応する二つの信号ＣＫＩ及びＣＫＱを出力する。図７ａにおいて更に示されているように、直交位相シフタ２２の入力部は、電圧制御発振器（ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ（ＶＣＯ））２４の出力部に接続されている。同調信号ｖｔｕｎｅはＶＣＯ２４に入力されている。ＶＣＯ２４の出力信号は、直交位相シフタ２２の入力信号であり、図１、２、及び４のｖｉｎに対応している。
【００４１】
ｂａｎｇ−ｂａｎｇ型検出器２０は複数のＤフリップフロップＤＦＦ１乃至ＤＦＦ４とＤＦＦ１’乃至ＤＦＦ４’とを更に有している。直交位相シフタ２２の二つの出力信号ＣＫＩ及びＣＫＱは、Ｄフリップフロップにクロックを供給するために使用されている。更にｂａｎｇ−ｂａｎｇ型検出器２０は、Ｄフリップフロップによって制御される位相検出器の論理部２６を有している。
【００４２】
直交位相シフタ２２の前記入力信号及び出力信号の波形が図７ｂに示されている。
【００４３】
図７ａのｂａｎｇ−ｂａｎｇ型検出器は、直交電圧制御発振器に基づくＡｌｅｘａｎｄｅｒ  ｂａｎｇ−ｂａｎｇ型位相検出器のインタリーブバージョンである。ＶＣＯ２４は直交出力部を有さないＬＣ−ＶＣＯであり、ＶＣＯ２４の外部において直交位相シフタ２２によって前記直交生成がなされる。ＶＣＯ２４の外部において前記直交生成がなされるため、前記発振器の位相雑音は劣化しない。
【００４４】
図８は、図７のｂａｎｇ−ｂａｎｇ型検出器を含むデータ・クロック再生ユニット（ｄａｔａ  ａｎｄ  ｃｌｏｃｋ  ｒｅｃｏｖｅｒｙ  ｕｎｉｔ）を示している。
【００４５】
光ファイバ通信の出現により、フルに集積された光受信器がもたらされた。当該受信器においては、より高い集積度と、現状のパッケージの限定された熱容量とに対処するために低消費電力化が必須となる。前記受信器側において、クロック情報を再生すると共に入力データをリタイミングするために、ＰＬＬに基づくデータ・クロック再生ユニット（ＤＣＲ）が必要とされる。図８のデータ・クロック再生ユニットはマスタ・スレーブ（Ｍａｓｔｅｒ−Ｓｌａｖｅ）手法に基づいている。周波数及び位相をそれぞれ達成するために、当該原理はマッチングされた発振器（ｍａｔｃｈｅｄ  ｏｓｃｉｌｌａｔｏｒ）と二つの制御ループとによっている。送信器側において、クロック変換回路（ｃｌｏｃｋ  ｃｏｎｖｅｒｓｉｏｎ  ｃｉｒｃｕｉｔ）は、ファイバ上で送信されるデータの遷移を制御するために、ピュアなクロック（波形の綺麗なクロック（ｐｕｒｅ  ｃｌｏｃｋ））を供給しなければならない。
【００４６】
クロック変換回路において、前記ＶＣＯの位相雑音を低減（ｃｌｅａｎｉｎｇ−ｕｐ）させることによってピュアなクロックを生成するためにＰＬＬシンセサイザ（ＰＬＬ  ｓｙｎｔｈｅｓｉｚｅｒ）が使用される。ＬＣ発振器は、ＲＣ発振器よりも本来的に良好な位相雑音特性を有しており、ＰＬＬループ帯域に関する要求仕様を軽減する。実際ＬＣ−ＶＣＯは、優れたジッタトランスファ（ｊｉｔｔｅｒ  ｔｒａｎｓｆｅｒ）及び低ジッタジェネレーション（ｊｉｔｔｅｒ  ｇｅｎｅｒａｔｉｏｎ）を有する狭帯域ループの使用を可能にする。ＬＣ発振器の他の利点は、周波数安定性と、温度及びプロセスばらつきに対するロバスト性とにある。組み込まれたバリキャップ（ｖａｒｉｃａｐ）が電圧で容量変化を制限しているため、通常払われる犠牲はより狭い同調範囲（ｔｕｎｉｎｇ−ｒａｎｇｅ）である。当該設計において、基本的なトレードオフは同調性と位相雑音との間にある。位相雑音がタンク回路（ｔａｎｋ  ｃｉｒｃｕｉｔ）のクオリティファクタ（ｑｕａｌｉｔｙ  ｆａｃｔｏｒ）の２乗に逆比例しており、ＬＣタンクの位相の導関数（ｄｅｒｉｖａｔｉｖｅ）がＱに直接比例しているので、広い同調範囲で非常に良好な位相雑音特性を得られえないことは明らかである。完全なＬＣタンクをＶＣＯに組み込むことによって外界からの雑音（ｉｎｔｅｒｆｅｒｅｎｃｅ）はより良好に制御され得ると共にピン数が更に削減され得る。当該明細書の目的は、温度及びプロセス変動補償技術を利用することによって低位相雑音のＬＣ発振器で１ＧＨｚの同調範囲が実現され得ることを示すことにある。当該設計は、ｆＴが３０ＧＨｚのＢｉＣＭＯＳプロセスで実現される。当該プロセスにおいては、ＶＣＯコア部にＭＯＳトランジスタのみが使用され、Ｉ／Ｑインタフェイス部に対して高速バイポーラバッファが使用されている。
【図面の簡単な説明】
【図１】簡単なＲＣ−ＣＲ技術を使用して第一の従来の直交位相シフタを示している。
【図２】ヘイブンス技術を使用して第二の従来の直交位相シフタを示している。
【図３ａ】第二の従来の位相シフタにおいて使用されるヘイブンス技術に対するフェーザ図を示している。
【図３ｂ】第二の従来の位相シフタにおいて使用されるヘイブンス技術に対する他のフェーザ図を示している。
【図４】本方法の好ましい実施例による、直交位相シフタを示している。
【図５】ｐｎｐ及びｎｐｎトランジスタを有するオールパスネットワークの回路図を示している。
【図６】トランジスタレベルで示される直交生成のためのオールパスネットワークの回路図を示している。
【図７ａ】直交位相シフタを含むｂａｎｇ−ｂａｎｇ型位相検出器の実施例を示している。
【図７ｂ】直交位相シフタの入力及び出力信号の波形を示している。
【図８】図７のｂａｎｇ−ｂａｎｇ型位相検出器を含むデータ・クロック再生ユニットの実施例を示している。
【図７ａ】
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【図７ｂ】
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【図８】
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【国際公開パンフレット】
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【国際調査報告】
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