(57)【要約】回路は、複素除算とデュアル複素乗算を行う。回路は複数の乗算器２０、２２、２４、２６、３８、４４、５６、５８を有する。これら複数の乗算器は、複素除算とデュアル複素乗算との両方で使用される。この回路は加算および減算ができる複数のコンポーネント３０、３２も有する。これら加算および減算コンポーネントは、複素除算とデュアル複素乗算のいずれか行い、複素除算とデュアル複素乗算のいずれかを行い、加算器または減算器のいずれかとして動作する。この回路の好ましい使用例としては、ＵＥまたはＢＳのレシーバがある。この回路は、ＦＦＴベースのチャネル推定か、またはＦＦＴベースのデータ検出において使用される。
2005527907.tif 000002
【特許請求の範囲】
【請求項１】
複素除算とデュアル複素乗算とが可能な回路において、
複素除算とデュアル複素乗算の両方で使用される複数の乗算器を備えたことを特徴とする回路。
【請求項２】
請求項１において、加算と減算の両方が可能な複数の加算減算コンポーネントであって、前記複素除算又は前記デュアル複素乗算のいずれかにおいて使用される加算減算コンポーネントを備えたことを特徴とする回路。
【請求項３】
請求項２において、前記加算減算コンポーネントは、それぞれ、前記複素除算又は前記デュアル複素乗算のいずれかを行い、加算器又は減算器のいずれかとして動作することを特徴とする回路。
【請求項４】
複数の通信を含む信号のサンプルを受信するように構成された入力を有するチャネル推定デバイスであって、ＦＦＴベースのアプローチを使用して、当該通信のチャネル推定値を生成するチャネル推定デバイスであって、前記ＦＦＴベースのアプローチにおいて複素除算とデュアル複素乗算とが可能な回路を利用するチャネル推定デバイスと、
前記複素除算と前記デュアル複素乗算との両方で使用される複数の乗算器と
を備えたことを特徴とするＵＥ。
【請求項５】
請求項４において、前記回路は、加算と減算の両方が可能な複数の加算減算コンポーネントであって、前記複素除算と前記デュアル複素乗算とにおいて使用される加算減算コンポーネントをさらに備えたことを特徴とするＵＥ。
【請求項６】
請求項５において、前記加算減算コンポーネントは、それぞれ、前記複素除算又は前記デュアル複素乗算のいずれかを行い、加算器又は減算器のいずれかとして動作することを特徴とするＵＥ。
【請求項７】
複数の通信を含む信号のサンプルを受信するように構成された入力を有するチャネル推定デバイスであって、ＦＦＴベースのアプローチを使用して、当該通信のチャネル推定値を生成するチャネル推定デバイスであって、前記ＦＦＴベースのアプローチにおいて複素除算とデュアル複素乗算とが可能な回路を利用するチャネル推定デバイスを備え、
前記回路は、前記複素除算と前記デュアル複素乗算との両方で使用される複数の乗算器を備えたことを特徴とするＢＳ。
【請求項８】
請求項７において、前記回路は、加算と減算の両方が可能な複数の加算減算コンポーネントであって、前記複素除算と前記デュアル複素乗算とにおいて使用される加算減算コンポーネントをさらに備えたことを特徴とするＢＳ。
【請求項９】
請求項８において、前記加算減算コンポーネントは、前記複素除算又は前記デュアル複素乗算のいずれかを行い、加算器又は減算器のいずれかとして動作することを特徴とするＢＳ。
【請求項１０】
複数の通信と、コードベクトルと、該複数の通信のチャネル推定値とを含む信号のサンプルを受信するように構成された入力を有するデータ検出デバイスであって、ＦＦＴベースのアプローチを使用して通信のデータを推定するデータ検出デバイスであり、前記ＦＦＴベースのアプローチにおいて複素除算とデュアル複素乗算とが可能な回路を利用するデータ検出デバイスを備え、
前記回路は、前記複素除算と前記デュアル複素乗算との両方で使用される複数の乗算器を備えた
ことを特徴とするＵＥ。
【請求項１１】
請求項１０において、前記回路は、加算と減算の両方が可能な複数の加算減算コンポーネントであって、前記複素除算と前記デュアル複素乗算とのいずれかにおいて使用される加算減算コンポーネントを備えたことを特徴とするＵＥ。
【請求項１２】
請求項１１において、前記加算減算コンポーネントは、それぞれ、前記複素除算又は前記デュアル複素乗算のいずれか行い、加算器又は減算器のいずれかとして動作することを特徴とするＵＥ。
【請求項１３】
複数の通信と、コードベクトルと、該複数の通信のチャネル推定値を含む信号のサンプルを受信するように構成された入力を有するデータ検出デバイスであって、ＦＦＴベースのアプローチを使用して通信のデータを推定し、前記ＦＦＴベースのアプローチにおいて複素除算とデュアル複素乗算とが可能な回路を利用するデータ検出デバイスを備え、
前記回路は、前記複素除算と前記デュアル複素乗算の両方において使用される複数の乗算器を備えたことを特徴とするＢＳ。
【請求項１４】
請求項１３において、前記回路は、加算と減算の両方が可能な複数の加算減算コンポーネントであって、前記複素除算と前記デュアル複素乗算のいずれかで使用される加算減算コンポーネントを備えたことを特徴とするＢＳ。
【請求項１５】
請求項１４において、前記加算減算コンポーネントは、前記複素除算又は前記デュアル複素乗算のいずれかを行い、加算器又は減算器のいずれかとして動作することを特徴とするＢＳ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関する。特に、本発明は、共通の回路を使用して、複素乗算をデュアルに行うとともに複素除算を行うことに関する。
【背景技術】
【０００２】
複数の電子回路においては、多くの異なるタイプの演算を行う必要がある。必要な２つの演算としては、複素除算と複素乗算とがある。複素除算においては、ａ＋ｊｂのような複素数がｃ＋ｊｄのような複素数により除算される。この例は次の式のように表される。
【０００３】
【数１】
2005527907.tif 000003
【０００４】
複素乗算においては、ａ＋ｊｂのような複素数がｃ＋ｊｄのような複素数と乗算される。この例は次の式のように表される。
（ａ＋ｊｂ）＊（ｃ＋ｊｄ）＝（ａｃ−ｂｄ）＊ｊ（ａｄ＋ｂｃ）      式２
【０００５】
複素除算と複素乗算は、多くのアプリケーションにおいて必要になる。一般的なアプリケーションとしては、通信アプリケーションがある。これらのシステムにおいては、処理される情報は、多くの場合、複素除算および複素乗算を必要とする複素形式である。この例としては、データを、一般に、同相（in-phase）及び直交位相（quadrature）の搬送波で複素データシンボルとして伝送する例がある。
【０００６】
複素除算と複素乗算を異なる回路において行うことができるが、多くの場合、２つの回路を使用するのは望ましくない。集積回路環境においては、高価なシリコン空間が２つの回路によって使い果たされる。回路基板環境においては、２つの回路は、より多くのコンポーネントを必要とし、同様に、より多くの回路基板空間を必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、複素除算および複素乗算を行うことができる回路を有することが望ましい。
【課題を解決するための手段】
【０００８】
回路は、複素除算とデュアル複素乗算を行う。この回路は、複数の乗算器を有する。これら複数の乗算器は、それぞれ、複素除算とデュアル複素乗算の両方において使用される。
【発明を実施するための最良の形態】
【０００９】
図１は、複素除算とデュアル複素乗算の両方を行う回路の好ましい実施形態を示す図である。この好ましい回路には、値ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈが入力される。複素除算においては、当該回路は、値ａ、ｂ、ｃ、ｄに対して式１による複素除算を行う。
【００１０】
【数２】
2005527907.tif 000004
【００１１】
当該回路の出力値ｘ２およびｙ２は、式３および式４による複素除算の結果である。
【００１２】
【数３】
2005527907.tif 000005
【００１３】
【数４】
2005527907.tif 000006
【００１４】
したがって、複素除算の結果は、ｘ２＋ｊｙ２である。
【００１５】
デュアル複素乗算において、当該回路は、式２および式５によって、（ａ＋ｊｂ）と（ｃ＋ｊｄ）との複素乗算を行うとともに、（ｅ＋ｊｆ）と（ｇ＋ｊｄ）との複素乗算を行う。
（ａ＋ｊｂ）＊（ｃ＋ｊｄ）＝（ａｃ−ｂｄ）＊ｊ（ａｄ＋ｂｃ）      式２
（ｅ＋ｊｆ）＊（ｇ＋ｊｈ）＝（ｅｇ−ｆｈ）＊ｊ（ｅｈ＋ｆｇ）      式５
【００１６】
当該回路の出力ｘ１および出力ｙ１は、（ａ＋ｊｂ）と（ｃ＋ｊｄ）とを複素乗算した結果であるｘ１＋ｊｙ１であり、式６および式７で表される。
ｘ１＝（ａｃ−ｂｄ）                                              式６
ｙ１＝（ａｄ＋ｂｃ）                                              式７
【００１７】
当該回路の出力ｘ２および出力ｙ２は、（ｅ＋ｊｆ）と（ｇ＋ｊｈ）とを複素乗算した結果であるｘ２＋ｊｙ２であり、式８および式９で表される。
ｘ２＝（ｅｇ−ｆｈ）                                              式８
ｙ２＝（ｅｈ＋ｆｇ）                                              式９
【００１８】
この好ましい回路を複素除算器又はデュアル複素乗算器のいずれかとして動作させるため、２つの加算／減算コンポーネント３０、３２と、１０個の乗算器（ＭＵＸ）３４、３６、４０、４２、５０、５２、６０、６２、６４、６６とが使用される。
【００１９】
図２は複素除算器として好ましい回路の動作を説明するための図である。複素除算器として動作する場合においては、当該回路は、入力値として、ａ、ｂ、ｃ、ｄのみを必要とする。ｅ、ｆ、ｈ、ｇの値は、重要ではない。４つのＭＵＸ６０、６２、６４、６６の入力値は、図において左から右に順に、ｃ、ｅ、ｃ、ｈ、ｄ、ｆ、ｄ、ｇである。各ＭＵＸの図において左側の入力がＭＵＸの出力として選択される（この選択を、入力と出力とを矢線で接続して示す）。たとえばＭＵＸ６０においては、入力値ｃが出力として選択される。出力として選択されたｃ、ｃ、ｄ、ｄが、２つの乗算器５６、５８に渡される。ＭＵＸ６０、６２、６４、６６の入力値であるｅ、ｈ、ｆ、ｇは、無視される。
【００２０】
２つの乗算器５６、５８に渡された入力値は、乗算器５６、５８において乗算され、乗算結果であるｃ２およびｄ２が加算器５４に出力される。加算器５４において、ｃ２＋ｄ２が生成される。逆数デバイス４８において、加算器５４の加算結果の逆数である１／（ｃ２＋ｄ２）が生成される。２つのＭＵＸ４０、４２は、それぞれ、出力として、一方の入力であるｇおよびｆを無視し、他方の入力である逆数デバイス４８からの入力である１／（ｃ２＋ｄ２）を選択しそれぞれ乗算器３８、４４に渡す。
【００２１】
乗算器３８と関係する図２の左上部分を説明する。入力値ａ、ｃ、ｂ、ｄが２つの乗算器２０、２２に入力される。乗算器２０、２２において、ａｃおよびｂｄが生成される。加算／減算コンポーネント３０は、加算器（図において＋を丸で囲んで示す）として動作し、ａｃ＋ｂｄを生成する。当該複素除算器においては、演算結果であるｘ２およびｙ２のみが使用され、値ｘ１は使用されない。ＭＵＸ３４は、加算結果であるａｃ＋ｂｄを出力として選択し、乗算器３８に渡す。乗算器３８においては、ＭＵＸ３８の出力であるａｃ＋ｂｄと、ＭＵＸ４０の出力である１／（ｃ２＋ｄ２）と、を乗算し、（ａｃ＋ｂｄ）／（ｃ２＋ｄ２）を生成する。ＭＵＸ５０は、当該複素除算器の実部出力であるｘ２として、乗算器３８からの（ａｃ＋ｂｄ）／（ｃ２＋ｄ２）を選択する。
【００２２】
乗算器４４と関係する図２の右上部分を説明する。入力値ｂ、ｃ、ａ、ｄが２つの乗算器２４、２６に入力される。乗算器２４、２６において、ｂｃおよびａｄが生成される。加算／減算コンポーネント３０は、減算器（図において−を丸で囲んで示す）として動作し、ｂｃ−ａｄを生成する。当該複素除算器においては、演算結果であるｘ２およびｙ２のみが使用され、値ｙ１は使用されない。ＭＵＸ３６は、出力として、減算結果であるｂｃ−ａｄを選択し、乗算器４４に渡す。乗算器４４においては、ＭＵＸ３６の出力であるｂｃ−ａｄと、ＭＵＸ４２の出力である１／（ｃ２＋ｄ２）と、を乗算し、（ｂｃ−ａｄ）／（ｃ２＋ｄ２）を生成する。ＭＵＸ５２は、当該複素除算器の虚部出力ｙ２として、乗算器４４からの（ｂｃ−ａｄ）／（ｃ２＋ｄ２）を選択する。
【００２３】
したがって、当該複素除算器による演算結果であるｘ２およびｙ２が決定される。当該複素除算器においては、当該好ましい回路のコンポーネントが良好に用いられる。使用されないコンポーネントは、減算器４６のみである。
【００２４】
図３はデュアル複素乗算器として好ましい回路の動作を説明するための図である。デュアル複素乗算器として動作させるため、この好ましい回路は、値ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈの８つの入力値をすべて使用する。図３の左上部分を説明する。値ａ、ｃ、ｂ、ｄが、２つの乗算器２０、２２に入力され、乗算器２０、２２において、ａｃおよびｂｄが生成される。加算／減算コンポーネント３０は、減算器として動作し、ａｃ−ｂｄを生成する。得られたａｃ−ｂｄは、式６の実部出力であるｘ１として、出力される。
【００２５】
図３の右上部分を説明する。値ｂ、ｃ、ａ、ｄが２つの乗算器２４、２６に入力され、乗算器２４、２６において、ｂｃおよびａｄが生成される。加算／減算コンポーネント３２は、加算器として動作し、ｂｃ＋ａｄが生成される。得られたｂｃ＋ａｄは、式７の虚部出力ｙ１として、出力される。
【００２６】
ＭＵＸ３６は、出力として値ｈを選択する。ＭＵＸ４２は、値ｆを出力として選択する。乗算器４４においては、ＭＵＸ３６の出力である値ｈと、ＭＵＸ４２の出力である値ｆとを乗算してｆｈを生成する。得られたｆｈは減算器４６に入力される。ＭＵＸ３４は出力として値ｅを選択する。ＭＵＸ４０は出力として値ｇを選択する。乗算器３８は、ＭＵＸ３４からの値ｅと、ＭＵＸ４０からの値ｇと、を乗算して、ｅｇを生成する。得られたｅｇは、減算器４６に入力される。減算器においては、ｅｇからｆｈが減算され、ｅｇ−ｆｈが生成される。ＭＵＸ５０は、式８の実部出力ｘ２として、ｅｇ−ｆｈを選択する。
【００２７】
４つのＭＵＸ６０、６２、６４、６６には、図３において左から右に順に、値ｃ、ｅ、ｃ、ｈ、ｄ、ｆ、ｄ、ｇが入力される。各ＭＵＸの右側の入力が、出力として選択される（この選択を、入力と出力とを矢線で接続して示す）。たとえばＭＵＸ６０においては、値ｅが出力として選択される。そして、選択された値ｅ、ｈ、ｆ、ｇは、２つの乗算器５６、５８に渡される。ＭＵＸに入力される値ｃ、ｃ、ｄ、ｄは、無視される。
【００２８】
２つの乗算器５６、５８においては、それぞれ乗算が行われ、ｅｈおよびｆｇが生成される。得られたｅｈおよびｆｇは、加算器５４において加算されｅｈ＋ｆｇが生成される。ＭＵＸ５２はｅｈ＋ｆｇを選択し、式９の虚部出力ｙ２として、出力する。
【００２９】
したがって、デュアル複素乗算器は、ｘ１、ｙ１、ｘ２、およびｙ２を決定する。デュアル複素乗算器は、好ましい回路のコンポーネントを良好に使用する。使用されないコンポーネントは、逆数デバイス４８のみである。
【００３０】
このデュアル乗算器が２つの複素乗算を同時に処理するのに使用されるのが、好ましい。このデュアル乗算器は、値ａ、ｂ、ｃ、ｄのみを入力し、出力としてｘ１およびｙ１のみを取得するか、あるいは、値ｅ、ｆ、ｇ、ｈのみを入力し、出力としてｘ２およびｙ２のみを取得するので、１つの複素乗算を処理するのに使用することができる。
【００３１】
この好ましい実施形態は、一例としては、ＵＥ（user equipment）またはＢＳ（base station）のレシーバ、例えば、時分割多重／ＣＤＭＡ（code division multiple access）か、周波数分割多重／ＣＤＭＡか、または時分割同期ＣＤＭＡ通信システムにおいて、インプリメントされている。
【００３２】
図４はこのようなレシーバの簡略図である。このレシーバにおいては、信号はアンテナ８０またはアンテナアレイによって受信される。この信号は、シェアドスペクトル（shared spectrum）においてＣＤＭＡフォーマットで伝送される１つ以上の通信を有する。受信された信号は、復調器８２によってベースバンドに復調される。受信ベクトル（received vector）ｒを生成するため、ベースバンド信号は、受信された信号のチップレートまたはチップレートの倍数で、サンプリングデバイス８４によってサンプリングされる。得られたサンプルは、ＦＦＴ（fast Fourier transform）ベースのチャネル推定デバイス８６において、受信された各通信のチャネル推定値をチャネル応答マトリクス（channel response matrix）Ｈとして生成するため、処理される。ＦＦＴベースのチャネル推定デバイス８６は、このチャネル推定値の生成において、デュアル乗算回路と除算回路をデュアルに使用する。
【００３３】
ＦＦＴベースのチャネル推定デバイスは、データベクトルｄとして受信シンボルを推定するため、受信ベクトルｒと、符号マトリクスＣと、チャネル推定マトリクスＨとを使用する。データベクトルｄを推定するためのマルチユーザ検出アプローチにおいては、式１０が使用される。
ｒ＝Ａｄ＋ｎ                                                    式１０
Ａは、チャネル応答マトリクスである。Ａは、チャネル推定マトリクスＨからの１つのラインを、符号マトリクスＣからの１つ以上のラインで畳み込んで得られたものである。
【００３４】
式１０を解くための２つのアプローチは、式１１によるゼロフォーシング解法（zero forcing solution）か、又は式１２による最小自乗平均誤差解法（minimum mean square error solution）である。
ｄ＝（ＡＨＡ）−１ＡＨｒ  、又は
ｄ＝Ｒ−１ＡＨｒ  ここで、Ｒ＝ＡＨＡ                              式１１
ｄ＝（ＡＨＡ＋σ２Ｉ）−１ＡＨｒ  、又は
ｄ＝Ｒ−１ＡＨｒ  ここで、Ｒ＝ＡＨＡ＋σ２Ｉ                      式１２
σ２はノイズｎの分散（variance）である。Ｉは恒等マトリクス（identity matrix）であり、（）Ｈは共役転置演算を示す。
【００３５】
データベクトルｄを推定するためのシングルユーザ検出アプローチにあっては、式１３が使用される。
ｒ＝Ｈｓ＋ｎ                                                    式１３
ｓは、式１４による拡散シンボルベクトルである。
ｓ＝Ｃ・ｄ                                                      式１４
【００３６】
式１３を解くための２つのアプローチが、式１５によるゼロフォーシング解法か、又は式１６による最小自乗平均誤差解法である。
ｓ＝（ＨＨＨ）−１ＨＨｒ  又は
ｓ＝Ｒ−１ＨＨｒ  ここで、Ｒ＝ＨＨＨ                              式１５
ｄ＝（ＨＨＨ＋σ２Ｉ）−１＋ＨＨｒ  又は
ｄ＝Ｒ−１＋ＨＨｒ  ここで、Ｒ＝ＨＨＨ＋σ２Ｉ                    式１６
【００３７】
Ｒをcirculant近似すれば、このデータ検出は、マルチユーザ検出またはシングルユーザ検出のいずれかにおいて、ＦＦＴを使用して、行うことができる。ＦＦＴベースの解法において、デュアル乗算器と除算器とをデュアルに使用することは、データベクトルｄを推定するために利用されている。
【図面の簡単な説明】
【００３８】
【図１】複素除算とデュアル複素乗算とが可能な回路の実施形態を示す図である。
【図２】図１の回路における複素除算処理を説明するための図である。
【図３】図１の回路におけるデュアル複素乗算を説明するための図である。
【図４】デュアル複素乗算と複素除算とをデュアルに使用したレシーバの簡略なブロック図である。
【図１】
2005527907.tif 000007
【図２】
2005527907.tif 000008
【図３】
2005527907.tif 000009
【図４】
2005527907.tif 000010
【国際調査報告】
2005527907.tif 000011
2005527907.tif 000012