(57)【要約】半導体チップ（１０２）であって、半導体チップに設けられた複数のリージョンクロック分配ノード（１０６）を有し、複数のクロックバッファ（Ｌ）を有し、各バッファは、遅延ロックループ機能を与える遅延ロックループ（DLL）回路を備えるとともに、そのDLL機能によって、それぞれ関連付けられた入力クロック信号から出力信号の生成が可能であり、複数のクロックバッファのＮ番目のレベルのサブセットの出力は、複数のリージョンクロック分配ノードにそれぞれ結合されている。また、複数の位相検出器（１１２）を有し、これらの位相検出器は、リージョンクロック分配ノード（１０６）の少なくとも二つの出力クロック信号間の位相差を示すエラー信号をそれぞれ生成可能であり、N番目のサブセットのクロックバッファにおけるDLL回路は、それぞれのエラー信号に従って、リージョンクロック分配ノード（１０６）の出力クロック信号が実質的に一致するように、それぞれ出力クロックを調整する。
2005502230.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップであって、
前記半導体チップに設けられた複数のリージョンクロック分配ノードを有し、
複数のクロックバッファを有し、各バッファは、遅延ロックループ機能を与える遅延ロックループ（DLL）回路を備えるとともに、そのDLL機能によって、それぞれ関連付けられた入力クロック信号から出力信号の生成が可能であり、前記クロックバッファの複数のサブセットの前記出力は、前記複数のリージョンクロック分配ノードにそれぞれ結合されており、
複数の位相検出器を有し、これらの位相検出器は、前記リージョンクロック分配ノードの少なくとも二つの出力クロック信号間の位相差を示すエラー信号をそれぞれ生成可能であり、
前記N番目のサブセットのクロックバッファにおける前記DLL回路は、それぞれのエラー信号に従って、前記リージョンクロック分配ノードの前記出力クロック信号が実質的に一致するように、それぞれ出力クロックを調整するものである、半導体チップ。
【請求項２】
前記クロックバッファは、互いに結合されて、グローバルクロックソースからリージョンクロック分配ノードに至るクロック分配ツリーを形成する、請求項１記載の半導体チップ。
【請求項３】
前記クロック分配ツリーは、H型ツリーである、請求項２記載の半導体チップ。
【請求項４】
クロックバッファの第１レベルから第Nレベルのサブセットによって前記分配ツリーの分配レベルが形成される、請求項２記載の半導体チップ。
【請求項５】
前記第１レベルサブセットにおける前記それぞれのクロックバッファは、そのDLL機能と前記エラー信号の一つとによって、前記グローバルクロックソースのグローバルクロック信号から、それぞれの第１レベル出力クロック信号を生成するよう動作可能である、請求項４記載の半導体チップ。
【請求項６】
前記エラー信号は、前記リージョンクロック分配ノードの二つの出力クロック信号間における位相差を監視する複数の位相検出器のうちの一つにより供給される、請求項５記載の半導体チップ。
【請求項７】
第２レベルサブセットのクロックバッファのそれぞれのグループが、それぞれ第２レベル出力信号を、そのDLL機能及びそれぞれのエラー信号に基づいて、それぞれ第１レベルクロック信号から生成可能である、請求項５記載の半導体チップ。
【請求項８】
前記それぞれのエラー信号は、前記リージョンクロック分配ノードのそれぞれのペアの出力クロック信号間における位相差を監視するそれぞれの位相検出器から生成される、請求項７記載の半導体チップ。
【請求項９】
第３レベルサブセットのクロックバッファの各グループが、それぞれ第３レベル出力信号を、そのDLL機能及びそれぞれのエラー信号に基づいて、それぞれ第２レベルクロック信号から生成可能である、請求項７記載の半導体チップ。
【請求項１０】
前記それぞれのエラー信号は、前記リージョンクロック分配ノードのそれぞれのペアの出力クロック信号間における位相差を監視するそれぞれの位相検出器から生成される、請求項９記載の半導体チップ。
【請求項１１】
第４レベルサブセットのクロックバッファの各グループが、それぞれリージョンクロック分配ノードの出力信号を、そのDLL機能及びそれぞれのエラー信号に基づいて、それぞれ第３レベルクロック信号から生成可能である、請求項９記載の半導体チップ。
【請求項１２】
前記それぞれのエラー信号は、前記リージョンクロック分配ノードのそれぞれのペアの出力クロック信号間における位相差を監視するそれぞれの位相検出器から生成される、請求項１１記載の半導体チップ。
【請求項１３】
前記半導体チップは、複数のリージョンエリアによって形成されるグローバル動作エリアと、各リージョンエリア内に形成された少なくとも一つのサブリージョンエリアと、各サブリージョンエリア内に形成された少なくとも一つのローカルエリアと、を有し、
前記各リージョンエリアには、前記クロックバッファのサブセットのそれぞれの出力によって前記各リージョンエリアにリージョンクロックが供給されるように、前記リージョンクロック分配ノードの少なくとも一つが配置されている、請求項１記載の半導体チップ。
【請求項１４】
複数のサブリージョンクロック分配ノードを有し、各サブリージョンエリアには当該サブリージョンクロック分配ノードが少なくとも一つ配置され、
各リージョンクロック分配ノードから各リージョンエリアのそれぞれのサブリージョンクロック分配ノードに結合されて、それぞれのサブリージョンクロック信号が各サブリージョンクロック分配ノードにおいて供給されるようにされた複数のRC-バランスクロック信号パスを有する、請求項１３記載の半導体チップ。
【請求項１５】
それぞれ分配グリッドに配置された複数のローカルクロック分配ノードを有し、各ローカルエリアには前記分配グリッドが少なくとも一つ配置され、
複数のローカルクロックバッファを有し、各ローカルクロックバッファは、前記サブリージョンクロック分配ノードの一つから、サブリージョンクロック信号のうち関連付けられたものを受信して、ローカルクロック信号を生成して前記分配グリッドのうち対応する一つに供給し、各ローカルクロックバッファは、アクティブフィードバック機能の少なくともを一部を含み、このアクティブフィードバック機能は、前記ローカルクロック信号を、それぞれの分配グリッドのローカルクロック分配ノードの一つにおいて、前記関連付けられたサブリージョンクロック信号と一致させるものである、請求項１４記載の半導体チップ。
【請求項１６】
各ローカルクロックバッファは、遅延ロックループ（ＤＬＬ）回路を有し、当該ＤＬＬ回路は、ＤＤＬ機能を提供するとともに、関連付けられたサブリージョンクロック信号から、そのＤＬＬ機能及び関連付けられたエラー信号に従って、それぞれローカルクロック信号の一つを生成するよう動作可能であり、
前記半導体チップは、更に複数のローカル位相検出器を有し、各位相検出器は、前記ローカルクロック分配ノードの一つにおける前記ローカルクロック信号と前記関連付けられたサブリージョンクロック信号との位相差に基づいて、それぞれエラー信号を生成するよう動作可能である、請求項１５記載の半導体チップ。
【請求項１７】
システムクロック信号とローカルクロック信号の一つとの位相差が最小化されるように、グローバルソースクロックの位相を調整するよう動作可能である位相ロックループを更に備える、請求項１５記載の半導体チップ。
【請求項１８】
前記ローカルクロック信号の一つは、関連付けられたローカルクロックバッファから実質的に離間した前記ローカルクロック分配ノードの一つから取得される、請求項１７記載の半導体チップ。
【請求項１９】
半導体チップ上に設けられた複数のリージョンチップ分配ノードを有し、
i番目のレベル（i＝１，２，…N）までグループ化された複数のクロックバッファを有し、各クロックバッファは、関連付けられた(i-1)番目のレベルのクロック信号から遅延ロックループ（DLL)機能によってそれぞれi番目のレベルのクロック信号を出力可能であり、前記各N番目のレベルのクロック信号は、リージョンクロック分配ノードに結合されており、
複数の位相検出器を有し、各位相検出器は、前記リージョンクロック分配ノードの各ペアにおけるi番目のレベルのクロック信号間の位相差を示すエラー信号をそれぞれ生成する動作が可能であり、
前記i番目のレベルのクロックバッファは、そのDLL機能及びそれぞれの前記エラー信号に従って、対応するi番目のレベルのクロック信号のトランジションを調整する、半導体チップ。
【請求項２０】
前記半導体チップは、複数のリージョンエリアにより形成されるグローバル動作エリアと、各リージョンエリア内の少なくとも一つのサブリージョンエリアと、各サブリージョンエリア内の少なくとも一つのローカルエリアと、を有し、
前記リージョンクロック分配ノードの少なくとも一つは、各N番目のクロック信号がリージョンエリアの一つにそれぞれリージョンクロック信号を供給するように、各リージョンエリアに配置されている、請求項１９記載の半導体チップ。
【請求項２１】
複数のサブリージョンクロック分配ノードを有し、各サブリージョンエリアには当該サブリージョンクロック分配ノードが少なくとも一つ配置され、
各リージョンクロック分配ノードから各リージョンエリアのそれぞれのサブリージョンクロック分配ノードに結合されて、それぞれのサブリージョンクロック信号が各サブリージョンクロック分配ノードにおいて供給されるようにされた複数のRC-バランスクロック信号パスを有する、請求項２０記載の半導体チップ。
【請求項２２】
それぞれ分配グリッドに配置された複数のローカルクロック分配ノードを有し、各ローカルエリアには前記分配グリッドが少なくとも一つ配置され、
複数のローカルクロックバッファを有し、各ローカルクロックバッファは、前記サブリージョンクロック分配ノードの一つから、サブリージョンクロック信号のうち関連付けられたものを受信して、ローカルクロック信号を生成して前記分配グリッドのうち対応する一つに供給し、各ローカルクロックバッファは、アクティブフィードバック機能の少なくともを一部を含み、このアクティブフィードバック機能は、前記ローカルクロック信号を、それぞれの分配グリッドのローカルクロック分配ノードの一つにおいて、前記関連付けられたサブリージョンクロック信号と一致させるものである、請求項２１記載の半導体チップ。
【請求項２３】
各ローカルクロックバッファは、遅延ロックループ（ＤＬＬ）回路を有し、当該ＤＬＬ回路は、ＤＤＬ機能を提供するとともに、関連付けられたサブリージョンクロック信号から、そのＤＬＬ機能及び関連付けられたエラー信号に従って、それぞれローカルクロック信号の一つを生成するよう動作可能であり、
前記半導体チップは、更に複数のローカル位相検出器を有し、各位相検出器は、前記ローカルクロック分配ノードの一つにおける前記ローカルクロック信号と前記関連付けられたサブリージョンクロック信号との位相差に基づいて、それぞれエラー信号を生成するよう動作可能である、請求項２２記載の半導体チップ。
【請求項２４】
システムクロック信号とローカルクロック信号の一つとの位相差が最小化されるように、グローバルソースクロックの位相を調整するよう動作可能である位相ロックループを更に備える、請求項２２記載の半導体チップ。
【請求項２５】
前記ローカルクロック信号の一つは、関連付けられたローカルクロックバッファから実質的に離間した前記ローカルクロック分配ノードの一つから取得される、請求項２４記載の半導体チップ。
【請求項２６】
半導体チップの複数のエリアにクロック信号を分配する方法であって、
クロックソース信号を受信し、当該クロックソース信号は、０番目のレベルのクロック信号であり、
それぞれi番目（i＝１，２，…N）のレベルのクロック信号を関連付けられた(i-1)番目のレベルのクロック信号から生成し、
N番目のレベルのクロック信号を、前記半導体チップのリージョンエリアに位置するリージョンクロック分配ノードに分配し、
前記リージョンクロック分配ノードの前記Ｎ番目のレベルのクロック信号の各ペアにおける位相差を示すエラー信号をそれぞれ生成し、
前記リージョンクロック分配ノードの前記Ｎレベルクロック信号が実質的に一致するように、前記各エラー信号に従って、前記i番目のレベルのクロック信号トランジションが生じるインスタンスを調整する、方法。
【請求項２７】
前記電気リージョンクロック分配ノードのグローバルクロックソースシグナルからN番目のレベルの出力クロック信号への電気回路が、クロック分配ツリーを形成する、請求項２６記載の方法。
【請求項２８】
前記クロック分配ツリーは、H型ツリーである、請求項２７記載の方法。
【請求項２９】
前記半導体チップを、複数のリージョンエリアにより形成されるグローバル動作エリアに分割し、各リージョンエリア内にサブリージョンエリアが少なくとも一つあり、各サブリージョンエリア内にローカルエリアが少なくとも一つあり、各リージョンエリアにリージョンクロック信号が供給されるように、前記リージョンクロック分配ノードの少なくとも一つが前記リージョンエリアのそれぞれに配置される、請求項２６記載の方法。
【請求項３０】
前記リージョンクロック信号を、各リージョンクロック分配ノードからそれぞれのサブリージョンクロック分配ノードに結合された複数のRCバランスクロック信号パスに分配し、各サブリージョンクロック信号が各サブリージョンクロック分配ノードで分配されるように、各サブリージョンエリアには少なくとも一つのサブリージョンクロック分配ノードが配置される、請求項２６記載の方法。
【請求項３１】
それぞれのローカルクロック信号が複数のローカルクロック分配ノードのそれぞれにおいて供給されるように、前記それぞれのサブリージョンクロック信号を、複数のローカルクロック分配ノードにそれぞれに結合されてかつ各ローカルエリアに少なくとも一つが配置された分配グリッドにそれぞれ分配し、
各分配グリッドのローカルクロック分配ノードの一つにおけるローカルクロック信号が実質的に各サブリージョンクロック信号と一致となるように、各分配グリッドへの分配を行う前にそれぞれのサブリージョンクロック信号のトランジションが生じるインスタンスをそれぞれのローカルDLL機能に従って調整する、請求項３０記載の方法。
【請求項３２】
ローカルクロック信号の一つとシステムクロック信号との位相差が最小となるようにグローバルソースクロック信号の位相を調整する、請求項３１記載の方法。
【請求項３３】
半導体チップ上に設けられた複数のリージョンクロック分配ノードに、複数のクロックバッファと複数の位相検出器とを用いてクロック信号を分配する方法であって、
前記クロックバッファは、i番目のレベル（i＝１，２，…N）までグループ化されており、各クロックバッファは、関連付けられた(i-1)番目のレベルのクロック信号から遅延ロックループ(DLL)機能によってそれぞれi番目のレベルのクロック信号を出力可能で、前記各N番目のレベルのクロック信号は、リージョンクロック分配ノードに結合されており、更に、前記位相検出器は、前記リージョンクロック分配ノードの各ペアにおけるクロック信号間の位相差を示すエラー信号をそれぞれ生成する動作が可能であり、前記i番目のレベルのクロックバッファは、そのDLL機能及びそれぞれの前記エラー信号に従って、対応するi番目のレベルのクロック信号のトランジションを調整するものである方法において、
それぞれi番目のレベルのクロックバッファにより、前記各i番目のレベルのクロック信号のトランジションに実質的に進みも遅れも生じないようにさせ、
（N-j）番目（j＝０，１，２，…N-1）のレベルのクロックバッファによる各（N-i）番目のレベルのクロック信号のトランジションの調整ができるようにし、
リージョンクロック分配ノードのN番目のレベルのクロック信号同士及び０番目のレベルのクロック信号が実質的に一致するように、前記ステップを各レベルで繰り返す、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模集積回路（Large Scale Integrated circuit:LSI）のような半導体デバイスの様々なポイントにクロック信号を供給する技術に関し、主に、グローバルレベルでのクロックスキューのアクティブフィードバック及び補正を使用した技術に関する。
【背景技術】
【０００２】
大規模集積回路が実装された回路要素等のデジタル回路において、ロジック機能を同期的に実行するためにシステムクロックシグナルがよく用いられている。例えば、ウルトラディープサブミクロン（ultra deep sub-micron:UDSM）マイクロプロセッサにおいては、ロジック機能を同期的に実行するためにシステムクロック信号を用いたデジタル回路が使用されている。これらのマイクロプロセッサは、１GHzもしくはそれ以上の周波数のシステムクロックで動作する。与えられた大規模集積回路におけるシステムクロック信号は、多くの場合、デジタル回路における相異なるそれぞれの箇所に供給されるよう、多くのパスに分けられている。
【０００３】
理想的には、デジタル回路のシステムクロック信号は、これらの箇所においてデジタル回路が正確に同期するよう、正確に同じタイミング特性を有する。しかし、実際には、デジタル回路全体におけるこれらの箇所でのシステムクロック信号は、そのタイミング特性が異なり、例えば立ち上がりや立ち下がりエッジ（即ち、トランジション時）、デューティサイクル、及び又は周波数が異なるものとなってしまう。これらの理想に反する特性は、多くの場合、クロックジッタやクロックスキューと記載される。
【０００４】
クロックジッタは、システムクロック信号の生成時に本質的に生じる不正確さに関連する。このようなクロックジッタに起因するシステムクロック信号の理想に反する特性は、システムクロック信号がどのように回路のこれらの箇所に供給されているかに拘わらず、大規模集積回路のすべての箇所に同様に出現する。クロックスキューは、クロック信号を多数のパスに分配してデジタル回路の相異なる箇所に供給するために用いられる分配技術によって生じる不正確さに関連している。
【０００５】
クロックスキューの原因は、静的に生じるものと動的に生じるものとに分類される。クロックスキューにおける静的原因としては、大規模集積回路の設計又は製造プロセスに起因し、大規模集積回路の動作条件には依存しない。クロックスキューの動的原因は、大規模集積回路の動作条件に起因し、更に、大規模集積回路の設計又は製造プロセスにも依存する場合がある。
【０００６】
クロックスキューの静的原因としては、(i)トランジスタの負荷容量（例えばゲート負荷容量）の変化やばらつき、(ii)回路配線のRC遅延（例えば、配線長や幅が非対称になっていること）、(iii)配線間のクロスカップリング容量のばらつき及び／又は非対称性（例えば、配線間容量）、及び(iv)半導体プロセスのバリエーション（例えば、トランジスタのしきい値電圧、トランジスタON抵抗、配線、配線の向き、接触ＲＣ抵抗等における変化やばらつき）が挙げられる。
【０００７】
クロックスキューの動的原因としては、(i)配線間容量による、配線間のクロスカップリング、(ii)誘導結合による配線間のクロスカップリング、(iii)帰還路電流によるクロスカップリング、(iv)温度変動、及び(v)VDDとVSSとの変動（例えばDC作動電圧変動）が挙げられる。
【０００８】
残念なことに、クロックスキューによるシステムクロック信号のタイミング特性における変動は、LSI回路のデジタル回路の動作において望ましからざるエラーを生じる。この問題は、サイズ（即ち、論理ゲートの数及び対応する回路領域の数）が大きくなるにつれて、及び／又はクロック信号周波数が増加するにつれて酷くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
クロックスキューの悪影響を緩和するために、種々の技術が用いられている。これらの技術としては、(i)クロックバーの使用（即ち、LSI回路の各箇所においてシステムクロックを運ぶ、比較的ワイドなバー）(ii)RC遅延バランシング（即ち、RC遅延特性がマッチングするような配線ジオメトリあるいは配線パターンを行うための配線技術）、(iii)システムクロック信号を分配するためのグリッド構造の使用、(iv)LSI回路にパーテイションを切って複数の領域に分割する際に階層構造とする、(v)システムクロック信号の補償においてアクティブフィードバックを用いる、(vi)LSI回路の様々な領域においてローカルオッシレータを用い、かつLSI回路に対してオーバーオールレゾナンス（overall resonance)を用いる、(vii)配線ループのレゾナンスを用いる、等が挙げられる。しかし、種々の原因により、これらの技術においては、クロックスキューに起因する望ましからざる問題を適切に解決することは困難である。
【課題を解決するための手段】
【００１０】
本発明の一形態によれば、半導体チップは、半導体チップ上に配置された複数の局所クロック分配ノードと、複数のリージョンクロック分配ノードの各々に接続されている複数のクロックバッファのサブセットの出力それぞれがDLL機能によって関連する入力クロック信号から出力クロック信号を生成することができ、またそれぞれが遅延ロックループ（DLL）機能を提供するDLL回路を含む複数クロックバッファと、およびそれぞれが少なくとも２つのリージョンクロック分配ノードの出力クロック信号の間に位相角を示す各エラー信号を生成することができる複数の位相検波器と、を含み、リージョンクロック分配ノードの前述出力クロック信号が実質的に一致するようなエラー信号の各々によってクロックバッファのN番目のサブセットのDDL回路が各々出力クロック信号を調整する。
【００１１】
好適には、前述クロックバッファはクロックソースから前述クロック分配ノードへと互いのクロック分配ツリーを形成するために接続される。このクロック分配ツリーはＨツリーでもよい。
【００１２】
好適には、複数のクロックバッファの第１番目からN番目レベルまでのサブセットが前述分配ツリーの分配レベルを定義する。この第１番目レベルのクロックバッファの各々は、それぞれのDLL機能およびエラー信号の１つによってソースクロック信号からそれぞれ第１番目レベルの出力クロック信号の生成を実行することができる。第２番目レベルのサブセットのクロックバッファグループの各々は、それぞれDLL機能およびエラー信号によって第１番目レベルの各々から第２番目レベルの各々の出力クロック信号の生成を実行できる。第３番目レベルのサブセットのクロックバッファのグループの各々は、それぞれDLL機能およびエラー信号によって第２番目レベルのクロック信号の各々から第３番目レベルの各々の出力クロック信号の生成を実行できる。第N番目レベルのサブセットのクロックバッファグループの各々は、それぞれDLL機能およびエラー信号によって第３番目レベルのクロック信号の各々からクロック分配ノードの各々の出力クロック信号の生成を実行することができる。
【００１３】
本発明のさらなる一形態によれば、前述半導体チップは複数のリージョンエリア、各リージョンエリア内の少なくとも１つのサブリージョンエリア、および各サブリージョンエリア内の少なくとも１つのローカルエリアにより定義されたグローバル動作領域を含み、少なくとも１つのリージョンクロック分配ノードが、クロックバッファの第N番目レベルのサブセットの出力の各々がそれぞれリージョンにリージョンクロック信号を提供するようにそれぞれのリージョンエリアに配置される。
【００１４】
前述の半導体チップは、好適には、さらに各サブリージョンエリアの各々に配置された複数のサブリージョンクロック分配ノードと、およびそれぞれサブリージョンクロック信号がリージョンクロック分配ノードの各々において提供されるようにリージョンクロック分配ノードの各々からサブリージョンクロック分配ノードの各々へ結合された複数のRCバランスのとれた（RC-balanced）クロック信号パスと、を含む。
【００１５】
本発明のさらなる一形態によれば、前述半導体チップは、さらに各分配グリッドに配置された複数のローカルクロック分配ノードと、各ローカル領域内に配置された少なくとも１つ以上の分配グリッドとを含み、および複数ローカルクロックバッファのそれぞれがサブリージョンクロック分配ノードの１つから関連するサブ領域クロック信号の１つを受信して、各分配グリッド上にローカルクロック信号を生成し、各ローカルクロックバッファは少なくともアクティブフィードバック機能の部分を含み、ローカルクロック信号に各分配グリッドのローカルクロック分配ノードの１つで関連するサブリージョンクロック信号と実質的に一致するように動作可能である。
【００１６】
前述の半導体チップは好適には、さらにシステムクロック信号とローカルクロック信号の１つの間の位相角が最小化されるようにグローバルソース信号の位相を調整の実行が可能である位相ロックループを含む。
【００１７】
本発明の一形態によれば、半導体チップは、この半導体チップ上に配置されている複数のリージョンクロック分配ノードと、i＝1，2，・・・Nで遅延ロックループ（DLL）機能に従い、関連する（i-1）番目レベルのクロック信号からi番目レベルクロック信号の各々の出力の実行が可能であり、N番目レベルクロック信号各々は前述のリージョンクロック分配ノードに結合されるi番目レベル内にグループ化された複数のクロックバッファと、およびそれぞれがリージョンクロック分配ノードの各ペアのi番目レベルクロック信号の間の位相角を示すエラー信号の各々の生成の実行が可能であり、iレベルクロックバッファは前述DLL機能およびエラー信号の各々に従い、iレベルクロック信号の各々のトランジションを調整する複数の位相検波器と、を含む。
【００１８】
本発明の一形態によれば、半導体チップ領域にクロック信号を分配する方法は、０番目レベルクロック信号であるクロックソース信号を受信する過程と、i＝1，2，・・・Nで関連する（i-1）番目レベルクロック信号からi番目レベルクロック信号の各々を生成する過程と、N番目レベルクロック信号を半導体チップ上に配置されているリージョンクロック分配ノードの各々に分配する過程と、前述リージョンクロック分配ノードのN番目レベルクロック信号の各ペアの位相角を示すエラー信号の各々を生成する過程と、リージョンクロック分配ノードのN番目レベルクロック信号が実質的に一致するように、エラー信号の各々に従い、i番目レベルクロック信号のトランジションにおいてインスタンスを調整する過程と、を含む。
【００１９】
前述の方法では、好適には、さらに半導体チップを分割して、複数のリージョンエリアにより形成されるグローバル動作エリアを得て、各リージョンエリア内にはサブリージョンエリアが少なくとも一つあり、各サブリージョンエリア内にはローカルエリアが少なくとも一つあり、リージョンクロック信号が各リージョンエリアに提供されるように前記リージョンクロック分配ノードの少なくとも一つが各リージョンエリアに配置されている。
【００２０】
この方法では、各リージョンクロック分配ノードからそれぞれのサブリージョンクロック分配ノードに結合された複数のR-Cバランスドクロック信号パスを通じて、リージョンクロック信号を分配し、各サブリージョンクロック信号が各サブリージョンクロック分配ノードで供給されるように、各サブリージョンエリアには、サブリージョンクロック分配ノードが少なくとも一つ設けられているようにしてもよい。
【００２１】
前述の方法では、好適には、それぞれのローカルクロック信号が複数のローカルクロック分配ノードのそれぞれにおいて供給されるように、前記それぞれのサブリージョンクロック信号を、複数のローカルクロック分配ノードにそれぞれに結合されてかつ各ローカルエリアに少なくとも一つが配置された分配グリッドにそれぞれ分配し、各分配グリッドのローカルクロック分配ノードの一つにおけるローカルクロック信号が実質的に各サブリージョンクロック信号と一致となるように、各分配グリッドへの分配を行う前にそれぞれのサブリージョンクロック信号のトランジションが生じるインスタンスをそれぞれのローカルDLL機能に従って調整してもよい。
【００２２】
前述の方法では、またローカルクロック信号の一つとシステムクロック信号との間の位相角が最小化されるようにグローバルソースクロック信号の位相を調整してもよい。
【００２３】
本発明の一形態によれば、半導体チップ上に設けられた複数のリージョンクロック分配ノードに、複数のクロックバッファと複数の位相検出器とを用いてクロック信号を、分配する方法であって、前記クロックバッファは、i番目のレベル（i＝１，２，…N）までグループ化されており、各クロックバッファは、関連付けられた(i-1)番目のレベルのクロック信号から遅延ロックループ(DLL)機能によってそれぞれi番目のレベルのクロック信号を出力可能で、前記各N番目のレベルのクロック信号は、リージョンクロック分配ノードに結合されており、更に、前記位相検出器は、前記リージョンクロック分配ノードの各ペアにおけるクロック信号間の位相差を示すエラー信号をそれぞれ生成する動作が可能であり、前記i番目のレベルのクロックバッファは、そのDLL機能及びそれぞれの前記エラー信号に従って、対応するi番目のレベルのクロック信号のトランジションを調整するものである方法が提供される。
【００２４】
この方法では、それぞれi番目のレベルのクロックバッファにより、前記各i番目のレベルのクロック信号のトランジションに実質的に進みも遅れも生じないようにさせ、（N-j）番目（j＝０，１，２，…N-1）のレベルのクロックバッファによる各（N-i）番目のレベルのクロック信号のトランジションの調整ができるようにし、リージョンクロック分配ノードのN番目のレベルのクロック信号同士及び０番目のレベルのクロック信号が実質的に一致するように、前記ステップを各レベルで繰り返すようにしてもよい。
【００２５】
本発明の他の特徴および効果は、添付する図面を参照して、以下記述により明らかにされる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を説明するため、現時点での好適な形態による図面を示すが、本発明は、図示した形態に限られるものではない。
図面において、同一要素には同一の符号を付して説明する。図１は、本発明の実施形態に係る半導体デバイス１００，例えばLSI回路、の説明図である。
【００２７】
半導体デバイス１００は、好適には、複数のリージョンエリア１０４により形成されるグローバルオペラティブ領域を有した半導体チップ１０２が設けられている。図には、１６個のリージョンエリア１０４が示されている。半導体チップ１０２は、好適には、複数のクロック分配ノード１０６を有し、各リージョンエリア１０４には、このクロック分配ノード１０６が一つ以上配置されている。好適には、各リージョンエリア１０４にそれぞれクロック分配ノード１０６を一つずつ配置する。好適には、クロック分配ノード１０６は、互いに結合されて、クロックソース（clock source:CS）からクロック分配ノード１０６へとクロック分配ツリーが形成される。また、クロック分配ツリーは、H型ツリーであることが好ましい。
【００２８】
図２に、図１に示される分配ツリーを達成するために用いることができるクロック分配回路１１０を示す。このクロック分配回路１１０は、好適には、Ｌ１−Ｌ４で示される複数のクロックバッファ、及び複数の位相検出器１１２を含む。複数のクロックバッファＬ１−Ｌ４は、それぞれ、好適には遅延ロックループ（delay lock loop:DLL）回路を有し、このＤＬＬ回路は、周知のＤＬＬ機能を提供する。各クロックバッファＬ１−Ｌ４は、好適には、そのＤＬＬ機能により、それぞれの出力クロック信号を、それに関連付けられた入力信号から生成するよう動作する。Ｌ４バッファのそれぞれからの出力は、複数のクロック分配ノード１０６のうち対応するものに結合される。
【００２９】
各位相検出器１１２は、好適には、クロック分配ノード１０６のうち少なくとも２つの出力信号間の位相差を示すそれぞれのエラー信号（error signal:ES)を生成するよう動作する。例えば、クロックバッファＬ４Ａがクロック分配ノード１０６Ａに対して出力クロック信号を供給し、クロックバッファＬ４Ｂが出力クロック信号をクロック分配ノード１０６Ｂに供給するようにしてもよい。位相検出器１１２ＡＢは、好適には、クロック分配ノード１０６Ａ、１０６Ｂへのそれぞれの出力クロック信号を検出ライン１１４を通じて監視し、クロック分配ノード１０６Ａ、１０６Ｂへのそれぞれの出力信号間の位相差を示す位相差エラー信号ＥＳＡＢを生成する。本発明における位相検出器１１２として、従来のいずれの位相検出技術を用いてもよい。
【００３０】
上記例において、クロックバッファＬ４Ａ、Ｌ４ＢのそれぞれのそれぞれのＤＬＬ回路は、好適には、エラー信号ＥＳＡＢに従って、クロック分配ノード１０６Ａ、１０６Ｂの出力信号が実質的に一致するようにそれぞれの出力クロック信号を調整する。本発明におけるＤＬＬ回路には、従来のＤＬＬ回路技術のいずれを用いてもよい。例えば、ＤＬＬ回路に、出力信号における遅延トランジション（入力信号に比較して）をエラー信号ＥＳ（ＥＳＡＢ）の関数とすることができるプログラマブル遅延ラインを設けてもよい。
【００３１】
好適には、クロック分配ツリー内に分配レベルを定義するために、複数クロックバッファが第１レベルから第Ｎレベルまでのサブセットにグループ化される。
例えば、クロックバッファＬ１は、好適には第１レベルのサブセットを形成し、クロックバッファＬ２は、好適には第２レベルのサブセットを形成し、クロックバッファＬ３は好適には第３レベルのサブセットを形成し、およびクロックバッファＬ４は好適には第４レベル（もしくは第Ｎレベル）のサブセットを形成する。このことはクロックバッファに４レベルがあることを示し、実際、４レベルであることが好ましいが、本発明の範囲から逸脱することなく、クロック分配回路１１０に任意のレベルのクロックバッファを用いてもよい。クロックバッファＬ１からＬ４の４つのレベルにより、１６のクロック分配ノード１０６を使用することができるという利点がある。
【００３２】
第１レベルのサブセットの各クロックバッファＬ１は、好適には、そのＤＬＬ機能およびエラー信号ＥＳ１の最初のものに従い、クロックソースＣＳからそれぞれの第１レベルの出力クロック信号の生成が可能である。第２レベルサブセットのクロックバッファＬ２は、好適には、それぞれ２つのグループに分割される。第２レベルサブセットのクロックバッファＬ２のグループの一方は、好適には、そのＤＬＬ機能および第２エラー信号ＥＳ２に従い、それぞれの第１レベルクロック信号の一方からそれぞれ第２レベル出力信号の生成が可能である。
第２レベルサブセットのクロックバッファＬ２の他のグループは、好適には、そのＤＬＬ機能および第３エラー信号ＥＳ３に従い、第１レベルクロック信号の他方から、それぞれ第２レベル出力クロック信号を生成できる。第３レベルのサブセットのクロックバッファＬ３のそれぞれのグループは、好適には、ＤＬＬ機能および関連付けられたエラー信号ＥＳに従い、それぞれの第２レベルのクロック信号からそれぞれ第３レベルの出力クロック信号を生成できる。この実装／プロセスは、好適には、クロック分配ノード１０６を使用するために所望される数のレベルに達するまで、それぞれのレベルで繰り返される。図２に示す実施例では、クロックバッファＬ４の第４レベルのサブセットが、そのＤＬＬ機能および関連付けられたエラー信号ＥＳに従い、それぞれの第３レベルのクロック信号からクロック分配ノード１０６で出力クロック信号を生成する。
【００３３】
図２のクロック分配回路１１０のブロック図は、一般用語を用いて、半導体チップ１０２に配置された複数のリージョンクロック分配ノード１０６と、i＝1,2,…Nとしてi番目のレベルにまでグループ化された複数のクロックバッファＬと、を含む。それぞれのクロックバッファＬは、好適には、遅延ロックループ（delay lock loop:ＤＬＬ）機能に従い、関連する（i-1）番目のレベルのクロック信号からそれぞれi番目レベルクロック信号を出力できる。それぞれのN番目レベルクロック信号は、好適には、リージョンクロック分配ノード１０６に結合される。クロック分配回路１１０は、好適には、複数の位相検出器を有する。これらの位相検出器のそれぞれは、リージョンクロック分配ノード１０６それぞれのペアのi番目レベルのクロック信号間の位相差を示すそれぞれエラー信号を生成できるものである。i番目レベルクロックバッファＬは、好適には、ＤＬＬ機能およびそれぞれエラー信号に従い、それぞれiレベルクロック信号のトランジション（トランジション）を調整する。
【００３４】
所望のＤＬＬ機能（例えば適切な位相ロック）を達成するためにそれぞれのレベルでクロックバッファＬ１からＬ４を適切に初期化することによって、クロック分配ノード１０６の各出力クロック信号を実質的に一致させることができる。例えば、初期位相（もしくはリセット位相）でクロックバッファＬ１からＬ４のＤＬＬ回路は、好適には、０もしくはセンターモードに初期化される（すなわち関連付けられた入力クロック信号に係わる出力クロック信号に対して進行も遅延もしない）。次にNレベルサブセット（例えば、クロックバッファＬ４のＤＬＬ回路）のＤＬＬ回路は、クロック分配ノード１０６の各出力クロック信号が実質的に一致するように各々のエラー信号ＥＳに対応応答可能とされるである。次に、その後、次に低いレベルのＤＬＬ回路（例えば；クロックバッファＬ３のＤＬＬ回路）がは、そのレベルに関して関連付けられたする位相検出器検波器１１２のエラー信号に応答対応可能とされる。である。このプロセスはそれぞれのレベルにおいて位相ロックが得られるまで繰り返される。
【００３５】
図３に、本発明の一形態にかかるクロック分配システムの概略構成図を示す。クロック分配システム２００は、半導体デバイス１００（図１）の所定の領域に関連付けられた多くのステージ（又はレベル）を有する。特に、半導体チップ１０２は、好適には、複数のリージョンエリア２０４（図１において１０４で示される）により形成されるグローバル動作エリア２０２と、各リージョンエリア２０４内にある少なくとも一つのサブリージョンエリア２０６と、各サブリージョンエリア２０６内にある少なくとも一つのローカルエリア２０８とを有する。
例えばＨ型ツリー等の、図１及び２に示した分配ツリーは、好適には、半導体チップ１０２内に、クロック分配ノード１０６(以下、リージョンクロック分配ノードと称する)の少なくとも一つががリージョンエリア２０４のそれぞれに配置されるように設けられる。そして、クフォックバッファＬ４のＮレベルサブセットのそれぞれの出力は、各リージョンエリア２０４のそれぞれにクロック信号を供給する。
【００３６】
システム２００は、また、好適には複数のサブリージョンクロック分配ノード２１０を有し、各サブリージョンエリア２０６には、サブリージョンクロック分配ノード少なくとも一つが配置される。更に、システム２００は、好適には、各リージョンクロック分配ノード１０６からそれぞれのサブリージョンエリアのそれぞれのサブリージョンクロック分配ノード２１０に結合された、複数のＲＣ−バランスクロック信号バス２１２を有する。このようにして、それぞれのサブリージョンクロック信号は、各サブリージョンクロック分配ノード２１０に供給される。公知のいずれのＲＣ−バランス技術を用いても良く、実質的に長さが等しくパスや、実質的にインピーダンスが等しい(例えば実質的に単位長さあたりのキャパシタンスが等しく、実質的に単位長さあたりのインピーダンスが等しく、及び／又は実施討つ敵に単位長さ当たりの抵抗値が等しい)等のパスが用いられる。いずれの場合においても、ＲＣ−バランスクロック信号パス２１２によって、それぞれのリージョンクロック分配ノード１０６と、関連づけられたサブリージョンクロック分配ノード２１０との間における信号の一致性が確実とされることが望ましい。
【００３７】
システム２００は、また、好適には、それぞれの分配グリッドに関して設けられた複数のローカルクロック分配ノードを有し、分配グリッド２２０の少なくとも一つが各ローカルエリア２０８に設けられる。好適には、サブリージョンクロック分配ノード２１０の一つからのサブリージョンクロック信号のうちの関連づけられた一つを受信するように、複数のローカルクロックバッファ２２２が用いられ、ローカルクロック信号を分配グリッド２２０のそれぞれに対してローカルクロック信号を供給するようになっている。
各クロックバッファ２２２は、好適には、アクティブフィードバック機能の少なくとも一部を含んでおり、この機能によって、それぞれの分配グリッドのローカルクロック分配ノードの一つにおけるローカルクロック信号を、関連付けられたサブリージョンクロックノード２１０の関連付けられたサブリージョンクロック信号に実質的に一致させることができる。上記機能の達成のため、公知のいずれのアクティブフィードバック技術を用いることができ、例えばDLL技術を用いることができる。例えば、図４に示されるように、各ローカルクロックバッファ２２２は、遅延ライン２３０，制御ロジック２３２，及び位相検出器を備えたＤＬＬ回路を有している。
【００３８】
ローカルクロックバッファ２２２は、サブリージョンクロック信号をサブリージョンクロック分配ノード２１０から受信して、クロック信号を生成してライン２４０に送り、生成されたクロック信号は、バッファのそれぞれのセット２４２，２４４を通じてグリッド２２０へと分配される。好適には、ローカルクロック信号は、グリッドのいずれのポイントからも得ることができ、例えば、図３のデジタル回路２５０に用いるためにグリッドの２４６のポイントから得ることができる。位相検出器２３４は、好適には、エラー信号ＥＳの生成が可能である。このエラー信号ＥＳは、ローカルクロック分配ノードのうちの一つ、例えば２４６のポイント、におけるローカルクロック信号と、サブリージョンクロック分配ノード２１０からの関連付けられたサブリージョンクロック信号と、の位相差に基づいて位相検出器２３４により生成される。エラー信号ＥＳは、遅延ライン２３０（制御ロジック２３２を通じて）において、ライン２４０上のクロック信号のトランジション時間の調整に用いられ、その後、グリッド２２０のローカルクロック信号のトランジション時間調整にも用いられる。
【００３９】
図３において、システム２００は、好適には、ライン２６２におけるグローバルソースクロック信号の位相を調整動作が可能な位相ロックループ（phase lock loop:PLL）２６０を有する。この調整動作は、ライン２６４におけるシステムクロック信号と、例えばポイント２４６における信号のようなローカルクロック信号の一つと、の位相差が最小となるように行われる。最も好適には、ローカルクロック信号は、関連付けられたローカルクロックバッファ２２２から実質的に隔てられているローカルクロック分配ノードの一つから得ることが好ましい。
本発明の他の形態によれば、クロック信号を半導体チップ、例えば図１の半導体チップ１０２における複数の領域に分配する方法が得られる。この方法は、好適なハードウェア、例えば図１〜４に示されるようなハードウェア及び／又は現在知られている又は将来的に入手可能なハードウェアを用いて達成することができる。
【００４０】
この方法では、
(i)クロックソース信号（例えば、０レベルクロック信号）を受信し、
(ii)i＝１，２，…Nとして、それぞれのi番目のレベルのクロック信号、即ちiレベルクロック信号を、そのiレベルクロック信号に関連する(i-1)番目のレベルのクロック信号、即ち(i-1)レベルクロック信号から生成し、
(iii)N番目のレベルのクロック信号、即ちNレベルクロック信号を、半導体チップのリージョンエリアに位置するそれぞれのリージョンクロック分配ノードに対して分配し、
(iv)リージョンクロック分配ノードのNレベルクロック信号同士のそれぞれのペアにおける位相差を示すそれぞれのエラー信号を生成し、
(v)iレベルクロック信号のトランジションが生じるインスタンスを、それぞれのエラー信号に従って、リージョンクロック分配ノードのNレベルクロック信号が実質的に一致するように調整する、
ことが行われる。
【００４１】
好適には、本発明に係る方法では、半導体チップの領域を分割して、複数のリージョンエリアにより形成されるグローバル動作領域を形成し、各リージョンエリアに少なくとも一つのサブリージョンエリアを形成し、更に、各サブリージョンエリアに少なくとも一つのローカルエリアを形成し、各リージョンエリアにリージョンクロック信号が供給されるように、リージョンクロック分配ノードの少なくとも一つをリージョンエリアに配置する。この方法では、リージョンクロック信号を、各リージョンクロック分配ノードからそれぞれのサブリージョンクロック分配ノードに結合された複数のRCバランスクロック信号（RC-balanced clock signal)パスに対して分配し、それぞれのサブリージョンクロック信号が各サブリージョンクロック分配ノードに配置されるように、サブリージョンクロック分配ノードの少なくとも一つが各サブリージョンエリアに配置されている。
【００４２】
上述の方法では、好適には、更に、それぞれのサブリージョンクロック信号を、それぞれが複数の対応するローカルクロック分配ノードに結合された各分配グリッドに分配して、各ローカルエリアには分配グリッドの少なくとも一つが配置されて、対応する複数のローカルクロック分配ノードにおいて、それぞれのローカルクロック信号が供給されるようになっており、それぞれの分配グリッドに分配されるのに先だって、それぞれのローカルDLL機能に従ってそれぞれのサブリージョンクロック信号トランジションにおいてインスタンスが調整されており、それぞれの分配グリッドにおけるローカルクロック信号の一つにおけるローカルクロック信号が、実質的に、それぞれのサブリージョンクロック信号と一致するようになっている。
この方法においては、グローバルソースクロック信号を、システムクロック信号とローカル信号のうちの一つとの間の位相差が最小化されるように調整してもよい。
【００４３】
本発明の更に他の形態によれば、クロック信号を、半導体チップ上に設けられた複数のリージョンクロック分配ノードから、半導体チップ上に設けられた複数のリージョンクロック分配ノードに対して、i番目のレベルまでグループ化された複数のクロックバッファを用いてクロック信号を分配し、それぞれのクロックバッファは、遅延ロッックループ（DLL)機能に従って、それぞれi番目（i＝１，２，…N）のレベルのクロック信号を、関連付けられた(i-1)番目のレベルのクロック信号を出力する動作が可能であり、それぞれのN番目のレベルのクロック信号は、リージョンクロック分配ノードに結合されている。この方法では、それぞれがリージョンクロック分配ノードのそれぞれのペアにおけるクロック信号間の位相差を示すエラー信号をそれぞれ生成可能である複数の位相検出器を用い、i番目のレベルのクロックバッファが、それぞれのi番目のレベルのクロック信号を、そのDLL機能及びそれぞれのエラー信号に従って調整する。
【００４４】
また、この方法では、それぞれのi番目のレベルのクロックバッファによって、それぞれのi番目のレベルのクロック信号のトランジションを実質的に遅延も進みも生じさせないようにし、（N-j）番目（ｊ＝０，１，２，…N-1)のレベルのクロックバッファが（N-i）番目のレベルのクロック信号のそれぞれのトランジションを調整できるようにし、更に、上記リージョンクロック分配ノードのN番目のレベルのクロック信号のそれぞれ及び０番目のレベルのクロック信号が互いに一致するように、上記ステップを各レベルで繰り返す。
以上、本発明を特定の実施形態に関して説明したが、これらの実施形態は単に本発明の原理及び応用を例示するにすぎない。従って、添付したクレームに規定される本発明の趣旨及び範囲を逸脱することなく、これらの例示された形態に関して種々の変形や変更が可能である。
【産業上の利用可能性】
【００４５】
本発明は、例えば、一つもしくは複数のデジタルシステムで用いられる大規模集積回路に対してのクロック信号の分配等に、幅広く適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の１つ以上の特徴を有する半導体デバイスの概略図。
【図２】本発明の１つ以上の特徴によるクロック信号分配システムの詳細なブロック図。
【図３】本発明の１つ以上の特徴によるクロック分配システムの概略図。
【図４】図３内におけるクロック分配システムのブロック図。
【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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【国際調査報告】
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