(57)【要約】【課題】  ＣＭＯＳ設計者らが必要とする最新の論理ＣＭＯＳにおけるＮＶＭ（不揮発性メモリを提供する。【解決手段】  本発明の差動不揮発性浮遊ゲートメモリは、第１の浮遊ゲートを有する第１のｐＦＥＴ浮遊ゲートトランジスタと、第２の浮遊ゲートを有する第２のｐＦＥＴ浮遊ゲートトランジスタと、前記第１のｐＦＥＴ浮遊ゲートトランジスタ及び前記第２のｐＦＥＴ浮遊ゲートトランジスタから電流を受け取るように結合された差動感知増幅器とを備える。【特許請求の範囲】
【請求項１】
第１の浮遊ゲートを有する第１のｐＦＥＴ浮遊ゲートトランジスタと、
第２の浮遊ゲートを有する第２のｐＦＥＴ浮遊ゲートトランジスタと、
前記第１のｐＦＥＴ浮遊ゲートトランジスタ及び前記第２のｐＦＥＴ浮遊ゲートトランジスタから電流を受け取るように結合された差動感知増幅器と、
を備えた差動不揮発性浮遊ゲートメモリ。
【請求項２】
前記第１の浮遊ゲートから電子を除去するために結合された第１のトンネル接合と、
前記第２の浮遊ゲートから電子を除去するために結合された第２のトンネル接合と、
をさらに備えることを特徴とする請求項１に記載のメモリ。
【請求項３】
前記第１の浮遊ゲートから電子を除去するための手段と、
前記第２の浮遊ゲートから電子を除去するための手段と、
をさらに備えることを特徴とする請求項１に記載のメモリ。
【請求項４】
前記第１及び第２の浮遊ゲートに光を結合するためのウィンドウをさらに備えることを特徴とする請求項１に記載のメモリ。
【請求項５】
電荷を蓄積するための第１の手段と、
電荷を蓄積するための第２の手段と、
前記第１の手段に電荷を加えるための第３の手段と、
前記第２の手段に電荷を加えるための第４の手段と、
前記第１の手段から電荷を除去するための第５の手段と、
前記第２の手段から電荷を除去するための第６の手段と、
前記第１の手段と前記第２の手段とのどちらがより多くの電荷を蓄積しているかを感知するために前記第１及び第２の手段に結合された第７の手段と、
を備えた差動浮遊ゲート不揮発性メモリ。
【請求項６】
前記第１のｐＦＥＴ浮遊ゲートトランジスタに直列に結合された第１の選択スイッチと、
前記第２のｐＦＥＴ浮遊ゲートトランジスタに直列に結合された第２の選択スイッチと、
をさらに備え、前記第１及び第２の選択スイッチは、前記第１の浮遊ゲートと前記第２の浮遊ゲートとのどちらが所与の時に電子注入を受けるかを決定するために、それらに加えられた信号によって制御されることを特徴とする請求項１に記載のメモリ。
【請求項７】
前記第１のｐＦＥＴ浮遊ゲートトランジスタに直列に結合された第１の選択スイッチと、
前記第２のｐＦＥＴ浮遊ゲートトランジスタに直列に結合された第２の選択スイッチと、
をさらに備え、前記第１及び第２の選択スイッチは、前記第１の浮遊ゲートと前記第２の浮遊ゲートとのどちらが所与の時に電子注入を受けるかを決定するために、それらに加えられた信号によって制御されることを特徴とする請求項２に記載のメモリ。
【請求項８】
前記第３の手段の動作を制御するために前記第３の手段に直列に結合された第８の手段と、
前記第４の手段の動作を制御するために前記第４の手段に直列に結合された第９の手段と、
をさらに備えることを特徴とする請求項５に記載のメモリ。
【請求項９】
前記第１の浮遊ゲートに結合された第１のトランジスタの第１のゲートと、
前記第２の浮遊ゲートに結合された第２のトランジスタの第２のゲートと、
電流を単一ノードから並行して前記第１のトランジスタ及び前記第２のトランジスタを通って差動感知デバイスに流すように結合されたバイアス電流源と、
をさらに備え、前記第１の浮遊ゲート及び第２の浮遊ゲートの電荷によって、前記第１及び第２のトランジスタのそれぞれを通る電流の流れが制御されることを特徴とする請求項１に記載のメモリ。
【請求項１０】
前記第１及び第２のトランジスタがｐＦＥＴであることを特徴とする請求項９に記載のメモリ。
【請求項１１】
前記第１の浮遊ゲートから電子を除去するために結合された第１のトンネル接合と、前記第２の浮遊ゲートから電子を除去するために結合された第２のトンネル接合とをさらに備えることを特徴とする請求項９に記載のメモリ。
【請求項１２】
前記第１及び第２のトランジスタがｎＦＥＴであることを特徴とする請求項９に記載のメモリ。
【請求項１３】
前記第１のｐＦＥＴ浮遊ゲートトランジスタに直列に結合された第１の選択スイッチと、前記第２のｐＦＥＴ浮遊ゲートトランジスタに直列に結合された第２の選択スイッチと、をさらに備えることを特徴とする請求項９に記載のメモリ。
【請求項１４】
前記第１の選択スイッチ及び前記第２の選択スイッチがｐＦＥＴトランジスタであることを特徴とする請求項１３に記載のメモリ。
【請求項１５】
前記第１のトランジスタに直列に結合された第１のイネーブルスイッチと、前記第２のトランジスタに直列に結合された第２のイネーブルスイッチとをさらに備え、前記イネーブルスイッチは、前記差動感知デバイスへの電流の流れを制御することを特徴とする請求項９に記載のメモリ。
【請求項１６】
前記第１の浮遊ゲートに容量的に結合された第１の制御入力ノードと、
前記第２の浮遊ゲートに容量的に結合された第２の制御入力ノードと、
をさらに備えることを特徴とする請求項１に記載のメモリ。
【請求項１７】
前記第１の浮遊ゲートから電子を除去するために結合された第１のトンネル接合と、
前記第２の浮遊ゲートから電子を除去するために結合された第２のトンネル接合と、
をさらに備えることを特徴とする請求項１６に記載のメモリ。
【請求項１８】
前記第１の浮遊ゲートに容量的に結合された第１の制御入力ノードと、
前記第２の浮遊ゲートに容量的に結合された第２の制御入力ノードと、
をさらに備えることを特徴とする請求項９に記載のメモリ。
【請求項１９】
前記第１の浮遊ゲートから電子を除去するために結合された第１のトンネル接合と、
前記第２の浮遊ゲートから電子を除去するために結合された第２のトンネル接合と、
をさらに備えることを特徴とする請求項１８に記載のメモリ。
【請求項２０】
第１の浮遊ゲートｐＦＥＴ及び浮遊ゲートｐＦＥＴを有する半導体デバイスに情報を格納する方法であって、
前記第１の浮遊ゲートｐＦＥＴの浮遊ゲートを帯電させ、
前記第２の浮遊ゲートｐＦＥＴの浮遊ゲートを帯電させ、
前記第１の浮遊ゲートｐＦＥＴの浮遊ゲートから電荷を除去し、
前記第２の浮遊ゲートｐＦＥＴの浮遊ゲートから電荷を除去し、
前記第１及び第２の浮遊ゲートｐＦＥＴの浮遊ゲート上の電荷を計測する、
ことを含む方法。
【請求項２１】
前記計測が、前記第１の浮遊ゲート及び前記第２の浮遊ゲート上の電荷を同時に計測することによって行われることを特徴とする請求項２０に記載の方法。
【請求項２２】
前記計測が、前記第２のゲート上の電荷を計測する前に前記第２のゲート上の電荷を計測することによって行われることを特徴とする請求項２０に記載の方法。
【請求項２３】
前記計測が、差動感知増幅器によって行われることを特徴とする請求項２０に記載の方法。
【請求項２４】
第１の浮遊ゲート及び第２の浮遊ゲートを有し、前記浮遊ゲートの各々がそれらに対応する第１及び第２の浮遊ゲートｐＦＥＴのゲートに結合された半導体デバイスに、マルチビットの情報を格納する方法であって、
複数のレベルのうち１つを有する第１の電荷を前記第１の浮遊ゲート上に帯電させ、
複数のレベルのうち１つを有する第２の電荷を前記第２の浮遊ゲート上に帯電させ、
前記第１の浮遊ゲート上の前記第１の電荷を計測して、どのレベルの電荷が蓄積されているかを判断し、
前記第２の浮遊ゲート上の前記第２の電荷を計測して、どのレベルの電荷が蓄積されているかを判断し、
前記第１の電荷の計測と前記前記第２の電荷の計測に基づいてマルチビット出力を決定する、
ことを含む方法。
【請求項２５】
前記第１の電荷が基準電荷であることを特徴とする請求項２４に記載の方法。
【請求項２６】
第１の浮遊ゲートを有する第１のｐＦＥＴ浮遊ゲートトランジスタと、
各々が対応する別個の浮遊ゲートを有し、かつ１つのトランジスタにつき少なくとも１つの選択スイッチを通じて同相に結合されたそれらのドレーン及びソースを有する複数の第２のｐＦＥＴ浮遊ゲートトランジスタと、
前記第１のｐＦＥＴ浮遊ゲートトランジスタ、及び前記第２のｐＦＥＴ浮遊ゲートトランジスタの選択された１つからドレーン電流を受け取るために結合された差動感知増幅器と、
を備えた差動不揮発性浮遊ゲートメモリ。
【請求項２７】
第１の浮遊ゲートを有し、かつバイアスノードに結合された第１のｐＦＥＴ浮遊ゲートトランジスタと、
各々が対応する別個の浮遊ゲートと少なくとも１つの直列選択スイッチとを有し、かつ前記バイアスノードと同相に結合されたそれらのソースを有し、なおかつ互いに及びドレーンノードに結合されたそれらのドレーンを有する複数の第２のｐＦＥＴ浮遊ゲートトランジスタと、
前記ドレーンノードに、かつ前記第１のｐＦＥＴ浮遊ゲートトランジスタのドレーンに結合された差動感知増幅器と、
を備え、選択信号は、前記複数の第２のｐＦＥＴ浮遊ゲートトランジスタの１つを選択するものであることを特徴とする差動浮遊ゲート不揮発性メモリ。
【請求項２８】
第１のノードと前記第１のｐＦＥＴ浮遊ゲートトランジスタのソースとの間を選択的に伝導するために結合された第１の選択トランジスタと、
前記第１のノードと前記第２のｐＦＥＴ浮遊ゲートトランジスタのソースとの間を選択的に伝導するために結合された第２の選択トランジスタと、
をさらに備えることを特徴とする請求項１に記載のメモリ。
【請求項２９】
電流源と前記第１のノードとの間を選択的に伝導するために結合された列選択トランジスタをさらに備えることを特徴とする請求項２８に記載のメモリ。
【請求項３０】
前記第１の浮遊ゲートから電子を除去するために結合された第１のトンネル接合と、
前記第２の浮遊ゲートから電子を除去するために結合された第２のトンネル接合と、
をさらに備えることを特徴とする請求項２８に記載のメモリ。
【請求項３１】
前記第１のｐＦＥＴ浮遊ゲートトランジスタのドレーンと第１の感知ノードとの間を選択的に伝導するために結合された第１の選択トランジスタと、
前記第２のｐＦＥＴ浮遊ゲートトランジスタのドレーンと第２の感知ノードとの間を選択的に伝導するために結合された第２の選択トランジスタと、
をさらに備えることを特徴とする請求項１に記載のメモリ。
【請求項３２】
前記第１のｐＦＥＴ浮遊ゲートトランジスタのソースに及び前記第２のｐＦＥＴ浮遊ゲートトランジスタのソースに結合された第１のノードをさらに備えることを特徴とする請求項３１に記載のメモリ。
【請求項３３】
前記第１のノードに結合された電流源をさらに備えることを特徴とする請求項３２に記載のメモリ。
【請求項３４】
前記電流源と前記第１のノードとの間を選択的に伝導するために結合された列選択トランジスタをさらに備えることを特徴とする請求項３３に記載のメモリ。
【請求項３５】
前記第１の浮遊ゲートから電子を除去するために結合された第１のトンネル接合と、
前記第２の浮遊ゲートから電子を除去するために結合された第２のトンネル接合と、
をさらに備えることを特徴とする請求項３４に記載のメモリ。
【請求項３６】
前記第１のｐＦＥＴ浮遊ゲートトランジスタのソースに及び前記第２のｐＦＥＴ浮遊ゲートトランジスタのソースに結合された第１のノードと、
前記第１のｐＦＥＴ浮遊ゲートトランジスタのドレーンに結合された第２のノードと、
前記第２のｐＦＥＴ浮遊ゲートトランジスタのドレーンに結合された第３のノードと、
第４のノードと前記第２のノードとの間に結合された第１のバイアストランジスタと、
第５のノードと前記第３のノードとの間に結合された第２のバイアストランジスタと、
をさらに備えることを特徴とする請求項１に記載のメモリ。
【請求項３７】
前記第１及び第２のバイアストランジスタがｎＦＥＴであることを特徴とする請求項３６に記載のメモリ。
【請求項３８】
第１のｐＦＥＴ読み取りトランジスタと、
第２のｐＦＥＴ読み取りトランジスタと、
共通ノードに結合された前記第１のｐＦＥＴ読み取りトランジスタのソース及び前記第２のｐＦＥＴ読み取りトランジスタのソースと、
前記第１の浮遊ゲートに結合された前記第１のｐＦＥＴ読み取りトランジスタのゲートと、
前記第２の浮遊ゲートに結合された前記第２のｐＦＥＴ読み取りトランジスタのゲートと、
前記第１のｐＦＥＴ読み取りトランジスタ及び前記第２のｐＦＥＴ読み取りトランジスタから電流を受け取るように結合された差動感知増幅器と、
をさらに備えることを特徴とする請求項６に記載のメモリ。
【請求項３９】
前記第１の浮遊ゲートから電子を除去するために結合された第１のトンネル接合と、
前記第２の浮遊ゲートから電子を除去するために結合された第２のトンネル接合と、
をさらに備えることを特徴とする請求項３８に記載のメモリ。
【請求項４０】
前記第１のｐＦＥＴ読み取りトランジスタのドレーンと前記差動感知増幅器との間の伝導を選択的に可能にするために配置された第３の選択トランジスタと、
前記第２のｐＦＥＴ読み取りトランジスタのドレーンと前記差動感知増幅器との間の伝導を選択的に可能にするために配置された第４の選択トランジスタと、
をさらに備えることを特徴とする請求項３８に記載のメモリ。
【請求項４１】
前記第１の浮遊ゲートから電子を除去するために結合された第１のトンネル接合と、
前記第２の浮遊ゲートから電子を除去するために結合された第２のトンネル接合と、
をさらに備えることを特徴とする請求項４０に記載のメモリ。
【請求項４２】
ソース、ドレーン及び浮遊ゲートを有する第１のｐＦＥＴ浮遊ゲートトランジスタと、
ソース、ドレーン及び浮遊ゲートを有する第２のｐＦＥＴ浮遊ゲートトランジスタと、
ソース、ドレーン及びゲートを有し、前記第１のｐＦＥＴ浮遊ゲートトランジスタにおけるソース−ドレーン電流を選択的に遮断するために、前記第１のｐＦＥＴ浮遊ゲートトランジスタに直列に結合された第１の選択トランジスタと、
ソース、ドレーン及びゲートを有し、前記第２のｐＦＥＴ浮遊ゲートトランジスタにおけるソース−ドレーン電流を選択的に遮断するために、前記第２のｐＦＥＴ浮遊ゲートトランジスタに直列に結合された第２の選択トランジスタと、
前記第１及び第２の選択トランジスタのゲートに結合された列選択信号のソースと、
を備えた差動不揮発性浮遊ゲートメモリ。
【請求項４３】
前記列選択信号のソースが、第１のノードを通じて前記第１及び第２のトランジスタのゲートに結合されることを特徴とする請求項４２に記載のメモリ。
【請求項４４】
前記第１のｐＦＥＴ浮遊ゲートトランジスタの前記浮遊ゲートから電子を除去するために結合された第１のトンネル接合と、
前記第２のｐＦＥＴ浮遊ゲートトランジスタの前記浮遊ゲートから電子を除去するために結合された第２のトンネル接合と、
をさらに備えることを特徴とする請求項４３に記載のメモリ。
【請求項４５】
前記第１のｐＦＥＴ浮遊ゲートトランジスタの前記浮遊ゲートに情報を書き込むために結合された第１の書き込み回路をさらに備えることを特徴とする請求項４４に記載のメモリ。
【請求項４６】
前記第２のｐＦＥＴ浮遊ゲートトランジスタの前記浮遊ゲートに情報を書き込むために結合された第２の書き込み回路をさらに備えることを特徴とする請求項４５に記載のメモリ。
【請求項４７】
前記第１及び第２のｐＦＥＴ浮遊ゲートトランジスタの浮遊ゲートに格納された情報の値を読み取るために結合された差動感知回路をさらに備えることを特徴とする請求項４５に記載のメモリ。
【請求項４８】
前記第１及び第２のｐＦＥＴ浮遊ゲートトランジスタの浮遊ゲートに格納された情報の値を読み取るために結合された差動感知回路をさらに備えることを特徴とする請求項４６に記載のメモリ。
【請求項４９】
前記第１及び第２の選択トランジスタの前記ソースに結合された電流源をさらに備えることを特徴とする請求項４８に記載のメモリ。
【請求項５０】
前記第１及び第２の選択トランジスタの前記ソースにスイッチを通じて結合された電流源をさらに備えることを特徴とする請求項４８に記載のメモリ。
【請求項５１】
前記スイッチが、前記列選択信号によって制御されることを特徴とする請求項５０に記載のメモリ。
【請求項５２】
前記第１のｐＦＥＴ浮遊ゲートトランジスタに電流を与えるために結合された第１の電流源と、
前記第２のｐＦＥＴ浮遊ゲートトランジスタに電流を与えるために結合された第２の電流源と、
をさらに備えることを特徴とする請求項４２に記載のメモリ。
【請求項５３】
前記第１及び第２の電流源の出力を互いに選択的に結合するために結合された選択スイッチをさらに備えることを特徴とする請求項５２に記載のメモリ。
【請求項５４】
前記第１のｐＦＥＴ浮遊ゲートトランジスタに電流を与えるために結合された第１の電流源ノードと、
前記第２のｐＦＥＴ浮遊ゲートトランジスタに電流を与えるために結合された第２の電流源ノードと、
をさらに備えることを特徴とする請求項４２に記載のメモリ。
【請求項５５】
前記第１のｐＦＥＴ浮遊ゲートトランジスタに関連する、第１の容量的に結合された制御ノードと、
前記第２のｐＦＥＴ浮遊ゲートトランジスタに関連する、第２のの容量的に結合された制御ノードと、
をさらに備え、前記第１の制御ノードが前記第１の電流源ノードに結合され、前記第２の制御ノードが前記第２の電流源ノードに結合されることを特徴とする請求項５４に記載のメモリ。
【請求項５６】
各々がソース、ドレーン、浮遊ゲート、及び前記浮遊ゲートに容量的に結合された制御ノードを有する第１及び第２のｐＦＥＴ浮遊ゲートトランジスタを備えた差動不揮発性浮遊ゲートメモリに格納された値のマージンをチェックする方法であって、
第１のｐＦＥＴ浮遊ゲートトランジスタの浮遊ゲートに第１の量の電荷を蓄積させ、第２のｐＦＥＴ浮遊ゲートトランジスタの浮遊ゲートに第２の量の電荷を蓄積させることによって、前記差動メモリに値を格納し、
２つのｐＦＥＴ浮遊ゲートトランジスタの少なくとも１つの制御ノードに所定の電圧を印加し、
前記メモリを読み取り、
前記読み取りの結果を既知の格納された値と比較する、
ことを含む方法。
【請求項５７】
前記所定の電圧を印加する前の第１の時刻に前記メモリを読み取り、
前記所定の電圧を印加した後の第２のの時刻に前記メモリを読み取り、
前記第１の読み取り結果と前記第２のの読み取り結果とを比較する、
ことをさらに含む、請求項５６に記載の方法。
【請求項５８】
前記読み取り結果と前記既知の格納された値が同一である場合、メモリが適合していると判断することをさらに含む、請求項５６に記載の方法。
【請求項５９】
前記第１の読み取り結果と前記第２の読み取り結果が同一である場合、メモリが適合していると判断することをさらに含む、請求項５７に記載の方法。
【請求項６０】
前記読み取り結果と前記既知の格納された値が異なっている場合、メモリが不適合であると判断することをさらに含む、請求項５６に記載の方法。
【請求項６１】
前記第１の読み取り結果と前記第２の読み取り結果が異なっている場合、メモリが不適合であると判断することをさらに含む、請求項５７に記載の方法。
【請求項６２】
複数の列に分けられるメモリ素子アレイのように配置された差動不揮発性浮遊ゲートメモリにおける書き込み外乱を減少させる方法であって、前記各々のメモリは、各々がソース、ドレーン、浮遊ゲート、及び前記浮遊ゲートに容量的に結合された制御ゲートを有する第１及び第２のｐＦＥＴ浮遊ゲートトランジスタを有し、
メモリに書き込むための列を選択し、
前記選択された列ではない列の素子の制御ゲートに比較的低電圧の信号を印加し、
前記選択された列の前記素子の制御ゲートに比較的高電圧の信号を印加し、
前記選択された列のメモリ素子に値を書き込む、
ことを含む方法。
【請求項６３】
差動浮遊ゲートメモリの浮遊ゲート上への電子移動を選択的に誘発させるための回路であって、
第１の電圧に保たれる第１の浮遊ゲート、第１のドレーン及び第１のソースを有する第１のｐＦＥＴと、
第２の浮遊ゲート、第２のドレーン及び第２のソースを有する第２のｐＦＥＴと、
前記第１の電圧に対して負である外部注入信号を搬送する第１のノードと、
前記第１のノードと前記第１のドレーンとの間を選択的に伝導するために結合された第１のスイッチと、
前記第１のノードと前記第２のドレーンとの間を選択的に伝導するために結合された第２のスイッチと、
をさらに備えた回路。
【請求項６４】
前記第１のスイッチが、第３のゲート、第３のドレーン、第３のソース及び第１のウェル接続を有するｐＦＥＴであり、
前記第２のスイッチが、第４のゲート、第４のドレーン、第４のソース及び第２のウェル接続を有するｐＦＥＴであり、
前記第３のゲート及び前記第４のゲートに結合され、外部注入選択信号を搬送する第２のノードをさらに備えることを特徴とする請求項６３に記載の回路。
【請求項６５】
前記第１のウェル接続及び前記第２のウェル接続に結合され、前記外部注入信号と同相の信号を搬送する第３のノードをさらに備えることを特徴とする請求項６４に記載の回路。
【請求項６６】
前記最初の比較が、前記第１の浮遊ゲートｐＦＥＴのソース−ドレーン電流を前記第２の浮遊ゲートｐＦＥＴのソースドレーン電流と比較することによって行われ、
前記最初の比較が、前記第１の浮遊ゲートｐＦＥＴの前記ソース−ドレーン電流と前記第２の浮遊ゲートｐＦＥＴのソースドレーン電流との少なくとも１つを、第１の定電流と組み合わせることを含むことを特徴とする請求項２５に記載の方法。
【請求項６７】
ソース、ドレーン及び第１の浮遊ゲートを有する第１のｐＦＥＴ浮遊ゲートトランジスタと、
ソース、ドレーン及び第２の浮遊ゲートを有する第２のｐＦＥＴ浮遊ゲートトランジスタと、
前記第１のｐＦＥＴ浮遊ゲートトランジスタに電流を与えるために結合された第１の電流源と、
前記第２のｐＦＥＴ浮遊ゲートトランジスタに電流を与えるために結合された第２の電流源と、
前記第１及び前記第２の電流源の出力を互いに選択的に結合するために結合された選択スイッチと、
を備えた差動不揮発性浮遊ゲートメモリ。
【請求項６８】
前記第１の電流源と前記第２の電流源がｐＦＥＴであることを特徴とする請求項６７に記載のメモリ。
【請求項６９】
前記第１のｐＦＥＴ浮遊ゲートトランジスタに関連する、第１の容量的に結合された制御ノードと、
前記第２のｐＦＥＴ浮遊ゲートトランジスタに関連する、第２のの容量的に結合された制御ノードと、
をさらに備えることを特徴とする請求項６８に記載のメモリ。
【請求項７０】
前記第１の制御ノードが前記第１の電流源のソースに結合され、前記第２の制御ノードが前記第２の電流源のソースに結合されることを特徴とする請求項６９に記載のメモリ。
【請求項７１】
前記第１の浮遊ゲートから電子を除去するために結合された第１のトンネル接合と、
前記第２の浮遊ゲートから電子を除去するために結合された第２のトンネル接合と、
をさらに備えることを特徴とする請求項７０に記載のメモリ。
【請求項７２】
前記第１の制御ノードが前記第１の電流源のドレーンに結合され、前記第２の制御ノードが前記第２の電流源のドレーンに結合されることを特徴とする請求項６９に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、２００２年７月５日に出願され、Ｓｈａｉｌ  Ｓｒｉｎｉｖａｓ、Ｃｈａｄ  Ａ．Ｌｉｎｄｈｏｒｓｔ、Ｙａｎｊｕｎ  Ｍａ、Ｔｅｒｒｙ  Ｈａａｓ、Ｋａｍｂｉｚ  Ｒａｈｉｍｉ、及びＣｈｒｉｓｔｏｐｈｅｒ  Ｊ．Ｄｉｏｒｉｏを発明者とし、同一人を出願人とする、出願継続中の米国特許出願第１０／１９０，３３７号の一部継続出願である。
【０００２】
本発明は、不揮発性メモリ（ＮＶＭ）の分野に関する。より具体的には、本発明は、ｐＦＥＴ（ｐチャネル電界効果トランジスタ）浮遊ゲートデバイスを差動構成として得られるＮＶＭに向けられている。
【背景技術】
【０００３】
多くのＣＭＯＳ（相補型金属酸化膜半導体）集積回路は、少量のオンチップ不揮発性メモリ（ＮＶＭ）を要求する。典型的な用途には、セキュリティ設定、ＲＦＩＤ（無線周波数認証）データ、システム構成、シリアルナンバー、キャリブレーション及びトリム設定などを保存することがある。コスト及び歩留まりのために、理想的なＮＶＭは、付加的なプロセスマスクのない最新式の論理ＣＭＯＳとなるべきである。残念なことに、主要なメモリ製造業者は、絶えず増加するメモリ密度（例えば２５６Ｍｂフラッシュ）を産み出すようにカスタマイズされたＮＶＭプロセスを開発することに主眼を置いているので、比較的少量のＮＶＭ（数百ワード）を要求する用途は、彼らによってほとんど無視されている。その結果、少量の不揮発性記憶装置を必要とするＣＭＯＳ設計者は、（１）オンチップヒューズのような技術を用いるか、（２）高密度に組み込まれたＮＶＭを用いることに関連するコストを支払い、歩留まり低下を受け入れるか、（３）オフチップ記憶装置を用いるか、又は（４）バッテリ・バックアップによって電力供給されるＳＲＡＭ（静的ランダムアクセスメモリ）記憶装置を使用しなければならない。
【０００４】
高集積化されたＣＭＯＳアプリケーションにおいて少量のＮＶＭを必要とする設計者らは、或る不本意な妥協に直面する。明らかな手法は、ＣＭＯＳプロセスを、組み込みＮＶＭと共に用いることである。残念なことに、組み込みＮＶＭプロセスは、より高いウエーハコストを伴うだけでなく、旧世代の技術となる傾向にあるので、悩ましいものである。より高いコストは、ＮＶＭプロセスが、通常は付加的なマスク及び製造段階を必要とする（例えば、第２のポリシリコン層を得るために）という事実によるものである。ＮＶＭを論理プロセスに加えること及び試験することに時間がかかり、そのためＮＶＭプロセスが典型的には最新技術に１年ほど立ち遅れているので、旧世代の技術が浮上している。結局、ほんのわずかのＮＶＭバイトのために、ＣＭＯＳチップ全体のコストが高くなり、性能が低下する。
【０００５】
組み込みＮＶＭプロセスに代わる方法は、レーザか又は電気によってプログラムされたヒューズ（又はアンチヒューズ）を用いることである。ワンタイム・プログラミングを要求する用途においては、この別の方法は魅力的であるが、ヒューズ「癒着」といった多くの技術が出てきており、プログラミングコストは問題のあるままである。さらに、ヒューズ及びアンチヒューズは、最新式のＣＭＯＳプロセスでは利用可能でない場合が多い。
別の選択肢は、別個のＮＶＭチップか又はオンチップＳＲＡＭ用のバッテリ・バックアップのようなオフチップ解決策を用いることである。残念なことに、この解決策は、付加的なデバイスを要求し、オフチップＮＶＭの場合には、データを起こり得るハッキングにさらすことになる。もちろん、その利点は、先端技術においてＮＶＭプロセスのオーバーヘッドを招かずに設計者がチップの残りを実装できることである。欠点は、ＰＣＢ（プリント回路基板）面積及び部品数の両方において、コストが高くなることである。
ＣＭＯＳ設計者らが必要としているのは、最新式の論理ＣＭＯＳにおけるＮＶＭ性能である。
【発明の開示】
【０００６】
差動浮遊ゲート不揮発性メモリ及びメモリアレイの多くの設計は、情報を格納するために、差動ｐＦＥＴ浮遊ゲートトランジスタを用いるものである。こうしたメモリ及びメモリアレイを実装する方法と共に、こうしたメモリ及びメモリアレイに関連する作動方法及び試験方法が提示される。
本明細書に組み入れられ、その一部を構成する付属の図面は、本発明の原理及び実施を説明する役目を果たす詳細な説明と共に、本発明の１つ又はそれ以上の実施形態を説明するものである。
【発明を実施するための最良の形態】
【０００７】
本発明の実施形態は、ここでは、差動浮遊ゲート不揮発性メモリに関連して説明される。当業者であれば、以下の本発明の詳細な説明は、単なる例示であって、多少なりとも制限するように意図されるものではないことを理解されるであろう。当業者であれば、この開示の利点を有する本発明の他の実施形態が直ちに想起されるであろう。ここで、付属の図面に示された本発明の実施を詳細に参照する。同一又は同様の部分を言及するために、図面及び以下の詳細な説明を通して同じ参照番号が用いられる。
明瞭にするために、ここで説明された実施の所定の特徴が図示され説明される。もちろん、こうした実際の実施の開発においては、アプリケーション及びビジネス関連の制約に準拠することといった開発者の特有の目的を達成するために多くの実施特有の決定を下さなければならず、これらの特有の目的は、１つの実施から別の実施へと、及び開発者から他の者へと変化することを理解されたい。さらに、こうした開発努力は、複雑で時間がかかるものとなるが、それにもかかわらず、この開示の恩恵を受ける当業者の定型的な下請け技術となることを認識されたい。
【０００８】
本発明は、一般に、不揮発性メモリに適用され、組み込みＣＭＯＳ用途において見られるような低密度に組み込まれた不揮発性メモリにおける特定の用途を有する。こうした組み込みＣＭＯＳ用途には、（この限りではないが）、（１）チップシリアルナンバー（すなわち、チップタグ）、（２）ＡＳＩＣ（特定用途向け集積回路）における構成情報、（３）無線周波数識別（ＲＦＩＤ）集積回路における製品、パッケージ及び／又は資産データ、（４）組み込みマイクロコントローラにおけるコード又はデータ、（５）アナログトリム情報、（６）ＦＰＧＡ構成情報、及び（７）当業者には明白な他のアプリケーションのホスト、を格納することがある。ｐＦＥＴを用いる従来のｎＦＥＴベースの不揮発性メモリと比較すると、少なくとも、チャージポンプパワーの減少、プログラム／消去サイクルの耐久性の増加（酸化物摩損の減少による）、及び論理ＣＭＯＳプロセスにおける可用性（メモリ漏れの減少と、メモリがｎＦＥＴ及びｐＦＥＴのみを用いることによる）の利点がある。
再プログラミング可能なＮＶＭ技術のいずれも、（１）耐久性と、（２）保存との２つの主要な要求を満たすものでなければならない。耐久性は、消去／書き込みサイクルの数のことをいう（ＮＶＭは、理想的には、無制限の数の読み取りサイクルを有する）。保存は、メモリの記憶時間のことをいう。過去２０年間にわたるフラッシュ及びＥＥＰＲＯＭ技術の進化の結果として、ＮＶＭの商業的に受け入れられる一組の設計基準がもたらされている。標準的ＣＭＯＳプロセスにおけるどんな設計も、これらの同じ基準に適合するべきである。２つの基準とは、１０年間の保存と、１０，０００（最小）消去／書き込みサイクルである。
【０００９】
ＮＶＭデバイスは、トランジスタ又は他の回路素子の物理的属性を変化させることによって情報を格納する。浮遊ゲートメモリ（例えばフラッシュ又はＥＥＰＲＯＭ）の場合には、物理的属性は、シリコンＭＯＳＦＥＴ（金属酸化物膜半導体電界効果トランジスタ）の電気的に隔離された（浮遊）ゲートに蓄積された電子の量である。全てのＮＶＭデバイスは摩損するものであり、それは、或る数の書き込み／消去サイクルの後では、メモリはもはや１０年保存要件を満たさなくなることを意味する。浮遊ゲートメモリの場合は、電子が電気的に隔離されたゲートを囲む酸化物絶縁体を通って移動して、この絶縁性酸化物に常に損傷を与えるために摩損が起こる。
【００１０】
浮遊ゲートメモリ技術は、情報を、電子としてシリコンＭＯＳＦＥＴの浮遊ゲートに格納するものである。浮遊ゲートとの間で電子を加え又は除去することにより、ＭＯＳＦＥＴの閾値電圧が変化する。図１Ａは、図１Ｂの浮遊ゲートＭＯＳＦＥＴについてのドレーン電流ｖｓ．制御ゲート−ソース電圧のプロットである。メモリを読み取るために、１つは浮遊ゲートＭＯＳＦＥＴのチャネル電流を計測する。図１Ａの左の曲線が観測されるときには、格納されたメモリは論理「１」であり、図１Ａの右の曲線が観測されるときには、格納されたメモリは論理「０」であるか、又は逆もまた同様である。制御ゲートが存在しない場合には、浮遊ゲートの電圧によって、関連するトランジスタの状態が決まる。ｐＦＥＴにおいては、低い浮遊ゲート電圧は、トランジスタがより「オン」である（すなわちソース−ドレーン電流がより高い）ことを意味し、一方、高い浮遊ゲート電圧は、トランジスタがより「オフ」である（すなわちソース−ドレーン電流がより低い）ことを意味する。論理「１」又は論理「０」は、浮遊ゲートトランジスタの相対的オン／オフ状態に基づく読み取りとすることができる。
【００１１】
ＮＶＭ設計者らは、メモリトランジスタとしてｎ−チャネル又はｐ−チャネル浮遊ゲートＭＯＳＦＥＴのいずれかを用いることができる。１９８０年代前半から、小さいサイズ及びｎＦＥＴのチャネル電子を浮遊ゲート上に注入するための直接的方法が存在するので、彼らはｎ−チャネルＭＯＳＦＥＴを使用している。この選択は、高度に修正されたＣＭＯＳプロセスにおける高密度フラッシュ及びＥＥＰＲＯＭを可能にする。しかしながら、論理ＣＭＯＳにおいては、状況は逆である、すなわち、ｐＦＥＴ  ＮＶＭはｎＦＥＴ  ＮＶＭより良好に保存でき、ｐＦＥＴ  ＮＶＭはｎＦＥＴ  ＮＶＭより多くの消去／書き込みサイクルが可能なので、ｐＦＥＴがｎＦＥＴよりはるかに優れている。
もちろん、ｐＦＥＴ  ＮＶＭを用いることには欠点がある。ｐＦＥＴ  ＮＶＭは、カスタマイズされたプロセスにおいて見られるｎＦＥＴ  ＮＶＭよりサイズが大きく、書き込み時間がより長くなる傾向がある。小さなメモリ（すなわち約６４ｋｂｉｔより小さいか又はそれに等しいもの）においては、これらの欠点は、保存及び耐久性の利点、及びゼロプロセス−マスク増加に大きく勝る。
【００１２】
図２Ａは、本発明の実施形態に係るデバイスの断面立面図である。図２Ｂは、図２ＡのデバイスのＭＯＳエネルギーバンド図である。図２Ａ及び図２Ｂは、なぜｐＦＥＴ  ＮＶＭがｎＦＥＴ  ＮＶＭより良好な保存を有するかを示す。デバイスの物理学は、ｐＦＥＴからの電子の漏れに対するエネルギー障壁が４．１６ｅＶであり、一方、ｎＦＥＴについてはたったの３．０４ｅＶであることを示す。この差は、同じ酸化物厚さにおいて、より高いエネルギー障壁を有するｐＦＥＴメモリが、ｎＦＥＴメモリよりもゲート酸化物を通る電子トンネル効果が著しく小さいものとなることを意味する。カスタムＣＭＯＳプロセスにおいては、プロセスエンジニアは、メモリが１０年保存を有するまでゲート酸化物をただ厚くするので、この差は実際の結果のものではない。全ての現在市販されているｎＦＥＴベースのＮＶＭは、８０Å又はそれより厚い酸化物を使用している。残念なことに、現代の論理ＣＭＯＳ（０．３５μｍ及びより小さいプロセスライン幅）においては、８０Å酸化物は存在しない。その結果、７０Å又はそれより薄いゲート酸化物と共に構成された論理ＣＭＯＳにおけるｎＦＥＴ  ＮＶＭは、単純に、普通の処理変動及び温度変動にわたる１０年保存要件を満たすことができない。解決策は、ｐＦＥＴ  ＮＶＭを用いることである。現代の２ゲート酸化物ＣＭＯＳプロセスにおいて利用可能な７０ÅｐＦＥＴは、カスタマイズされたプロセスにおける８２ÅｎＦＥＴと同じデータ保存を有する。要するに、保存がＮＶＭの鍵となり、ｐＦＥＴは、現在技術の論理ＣＭＯＳにおける１０年保存を有する一方、ｎＦＥＴはそうではない。
【００１３】
Ｄｉｏｒｉｏ他の「Ｈｏｌｅ  Ｉｍｐａｃｔ  Ｉｏｎｉｚａｔｉｏｎ  Ｍｅｃｈａｎｉｓｍ  ｏｆ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ  ａｎｄ  Ｆｏｕｒ  Ｔｅｒｍｉｎａｌ  ｐＦＥＴ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｌｏｎｇ  Ｔｅｒｍ  Ｌｅａｒｎｉｎｇ」と題する米国特許第５，９９０，５１２号は、電荷を浮遊ゲートｐＦＥＴのゲートとの間で移動させる方法を説明している。本発明の幾つかの実施形態は、メモリを書き込むのに用いられる第５，９９０，５１２号特許において説明される衝撃イオン化熱電子注入（ＩＨＥＩ）及びトンネリング方法と共に、メモリ記憶トランジスタとして浮遊ゲートｐＦＥＴを使用するものである。本発明の他の実施形態は、ＩＨＥＩの代わりに直接トンネリングを用いるものである。ＩＨＥＩ及びトンネリングは、特別なデバイス処理を要求しないので、標準的なデジタル論理トランジスタを製造するのに用いられるのと同じＩＣ処理を用いて浮遊ゲートデバイスを構築することができる。
【００１４】
（差動メモリ技術）
標準的なシングルエンド型メモリの代わりに差動メモリを用いることによって、本発明に従って製造されたメモリは、読み取り速度の増大、読み取り電流及び電力消費の減少、トンネリング及び注入効率の変動に対する敏感さの減少、精密なオンチップ電流及び電圧基準の要件の緩和、並びに温度及び供給電圧の敏感さの減少を呈する。その結果、差動型のｐＦＥＴベースのメモリを用いる組み合わされた手法は、論理ＣＭＯＳにおけるＮＶＭを可能にする。
図３は、本発明の一実施形態に係るメモリの電気的概略図を示す。ｐＦＥＴ  Ｍ２は、信号「バイアス」を有する差動対バイアス電流Ｉｂを設定するのに用いられ、浮遊ゲートｐＦＥＴ  Ｍ０及びＭ１は記憶装置として働く。短絡されたｐＦＥＴ  Ｔ０及びＴ１は、浮遊ゲートから電子を除去し、及び／又は制御ゲートとして働くために用いられる。或いは、Ｔ０及びＴ１は、当業者には明らかであろう短絡されたｎＦＥＴ、すなわちＭＯＳＣＡＰを用いて実装することができる。（制御ゲートは、浮遊ゲートに容量的に結合されたキャパシタ又はノードのいずれかである。本発明によれば、こうした制御ゲートは、半導体ウェーハに別の層を加える必要なしに、キャパシタ又は短絡されたｐＦＥＴ等として実装することができる。）差動メモリの論理状態は、ｎＦＥＴベースのＮＶＭにおいては一般的な単一メモリ素子のオン・オフ状態にではなく、２つの浮遊ゲート、ＦＧ０及びＦＧ１に蓄積された電荷の差によって決まる。メモリ素子が論理０又は論理１のいずれに格納されるかに関係なしに、両方のトランジスタは逆のチャネルを有する。従来の差動感知増幅器回路Ｄ１は、それぞれＭ０及びＭ１のドレーン電流Ｉ０及びＩ１を読み取って、メモリの状態を決める。
【００１５】
基本メモリ素子の消去サイクルは、以下のように働く。差動メモリは、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングを用いて両方の浮遊ゲートから電子を除去することによって消去される。これは、本発明の一実施形態に従って、両方のトンネル接合（Ｔ０及びＴ１）を約１０Ｖにもっていくことによってなされる。ｐＦＥＴ浮遊ゲートトランジスタが完全にオフ状態にトンネルする前に消去プロセスを停止するために、消去プロセスの間に従来の方法でドレーン電流（Ｉ０及びＩ１）が監視される。特定のメモリ素子のドレーン電流が所定の最小値（例えば、本発明の一実施形態においては約１０ｎＡ）に到達すると、トンネリング完了（ＴｕｎＤｏｎｅ）信号が従来の方法で生成される。この信号は、その浮遊ゲート又は浮遊ゲートブロックにおいてトンネリング・プロセスを停止するのに用いることができる。この帰還プロセスは、消去されたときに完全にオフになる浮遊ゲートトランジスタが存在しないことを保証するものである。
【００１６】
基本メモリ素子のプログラムサイクルは、以下のように作用する。論理１をメモリ域にプログラムするために、トランジスタＭ２を用いてメモリ素子にバイアス電流が印加され、一方、（低い又は負の電圧をＭ１のドレーンに印加することによって）トランジスタＭ１にわたって比較的大きいドレーン−ソース電圧が印加される。０．１８μｍＣＭＯＳプロセスにおける典型的な値は、Ｖｄｄ＝１．８Ｖ及びＶ-Ｍ１ドレーン＝−３．３Ｖである。トランジスタＭ２及びＭ１が実装され、米国特許第５，９９０，５１２号に記載されたＩＨＥＩプロセスを用いて電子が浮遊ゲートＦＧ１に注入される。トランジスタＭ１ではなくＭ０に注入されることを除いて、論理０を書き込んだ後は同じ手順に従う。
【００１７】
注入プロセスは自己制御式であり、それは、電子が浮遊ゲートに注入されるのに伴って、トランジスタ自体が注入プロセスを停止することを意味する。ｎＦＥＴとは異なり、ｐＦＥＴは、注入によってその浮遊ゲート電圧が低下するので、そのＩＨＥＩ電流を自ら制限する。ゲート電圧が低下するのに伴って、注入トランジスタのドレーン−ゲート電圧も低下する。ドレーン−ゲート電圧（図４に示されるようなゲート電流／ソース電流ｖｓ．ゲート−ドレーン電圧）が減少するのに伴ってＩＨＥＩが指数関数的に減少するので、トランジスタ自体がＩＨＥＩプロセスを停止する。
或いは、当業者であれば、例えば、注入トランジスタの浮遊ゲートが所定の電圧に達したときにトランジスタＭ２を通る電流を止めることによって、注入プロセスを終えるために使用可能なシグナリング回路を作り出すこともできることが分かるであろう。
【００１８】
基本差動メモリ素子の読み取りサイクルは、以下のように作用する。差動メモリ素子のコンテンツを読み取るために、トランジスタＭ２を用いてメモリ素子にバイアス電流が最初に印加される。読み取りは、２つの半分ずつの差動メモリ素子間のより多くの導電性パスを区別する原理において動作する。ＦＧ０がＦＧ１より低電圧である場合には、Ｍ０はより導電性となり、バイアス電流の大部分がＩ０として通過する。ＦＧ１がＦＧ０より低電圧である場合には、相補的なケースが適用される。従来の差動感知増幅器は、Ｉ０及びＩ１を比較することによって、メモリ素子が論理１又は論理０のいずれを保持するかを決める。メモリが差動型であるので、メモリを読み取っている間、トランジスタＭ２に任意に小さいバイアス電流を用いることができる。その結果、メモリは、読み取り動作の間、任意に低い電力を用いることができる。
【００１９】
（トンネル接合）
図５Ａは、浮遊ゲートＦＧ０及びＦＧ１から電子を除去するためのトンネル接合のない差動メモリを含む本発明の別の実施形態の電気的概略図である。パッケージＰのチップＣ上の浮遊ゲートＦＧ０及びＦＧ１（図４６に示されるような）は、図示されたＵＶ光といった電磁放射を用いて、チップＣ上のデバイスを封じ込めるパッケージＰの適切な窓Ｗを通して浮遊ゲート上を照射すること、又は当業者には周知の他の技術を用いることによって、この実施形態に従って消去され、メモリは、電流源、抵抗器、ＦＥＴ又は電圧源（ここでは通常、電流源と呼ぶ）によって作動される注入を用いてワンタイム・プログラミングすることができる。このように、トンネル接合に関連する配置面積が節約される。トンネル接合を除去するための選択肢は、トンネル接合を基板の同じ又は別のｎ−ウェルのいずれかにおくための選択肢と同様に、本発明の全ての実施形態に適用される。トンネル接合が別のｎ−ウェルに形成される場合には、メモリの単一ノード（すなわち片側）を消去のために選択することができる。トンネル接合が同じｎ−ウェルに形成される場合には、死に面積が保存され、同時に差動メモリの両側が消去される。特定の実施に用いるための正確な構成は、設計者次第である。図５Ｂは、それぞれ選択ラインＳｅｌ-０、Ｓｅｌ-１によって制御された選択トランジスタＳ０、Ｓ１を含む図５Ａのメモリの別の実施形態を示す。このバージョンにおいては、トンネル接合は設けられない。
【００２０】
ここで説明されるデバイスは、消去可能又はワンタイムプログラム可能とすることができる。ワンタイムプログラム可能なデバイスにおいては、トンネル接合は要求されない（しかしそれは設計上の選択として含めることができる）。消去を要求する本発明のこれらの実施形態は、浮遊ゲートの電子をトンネルしてなくすためのトンネル接合を実装することができる。トンネル接合は、多くの異なる方法で実装することができる。一実施形態においては、別個のｎ−ウェルが、浮遊ゲートトランジスタが配置されるｎ−ウェルから離して配置される。浮遊ゲートトランジスタは、ＩＨＥＩ、直接トンネリング、又は絶縁体を横切って浮遊ゲートに電子を移動させる他の同様のプロセスのために用いることができるｐＦＥＴである。この実施形態によれば、浮遊ゲートは、２つのｎ−ウェル間に配置される。トンネル接合は、（１）ｎ−ウェルに配置されたｎ＋領域として実装される図２４に素子１２４として示されたもののようなＭＯＳＣＡＰ、（２）短絡されたｎＦＥＴ（互いに接続されたドレーン及びソースを備える）、（３）短絡されたｐＦＥＴ（互いに接続されたドレーン、ソース及びウェルコンタクトを備える）、又は当業者には明白となるであろう他の配置とすることができる。本発明の一実施形態に係るメモリの全体的な配置については図２Ａを参照されたい。
【００２１】
ここで図２１及び２２を参照すると、ｐＦＥＴトンネル接合が図示されている。図２１は、ｐＦＥＴトンネル接合の配置（上面）図であり、図２２は、図２１の線２２−２２に沿ってとられたその断面図である。見られるように、デバイスは、ｐ−基板１０２に配置されたｎ−ウェル１００に配置される。ｐＦＥＴトンネル接合デバイス１０４は、ｎ＋ウェルコンタクト領域１０６、ソースｐ＋領域１０８、及びドレーンｐ＋領域１１０を含み、これら全ては、ページ内のメモリ素子からメモリ素子にわたって可能な場所で共有することができる。浮遊ゲート１１２は、ソースとドレーンとの間に形成されたチャネルの上におかれ、二酸化ケイ素といった誘電体層１１４によってチャネルから分離される。ウェルコンタクト、ソース、及びドレーンは、どんな適切な導電性材料からも形成することができる導体１１６によって互いに短絡される。
ここで図２３を参照すると、ｎＦＥＴトンネル接合デバイス１１８が断面図で示されている。この実施形態においては、ｎ−ウェル１００は、ｐ−基板１０２に配置される。ｎ−ウェル１００内には、一対のｎ＋領域１２０及び１２２があり、これらがトランジスタのソース及びドレーンを形成する。これらは、上述のように導体１１６によって相互に短絡される。前述のように、浮遊ゲート１１２は、ソースとドレーンとの間に形成されたチャネルの上におかれ、二酸化ケイ素といった誘電体層１１４によってチャネルから分離される。
ここで図２４を参照すると、ＭＯＳＣＡＰトンネル接合デバイス１２４が断面図で示されている。この実施形態においては、ｎ−ウェル１００がｐ−基板１０２に配置される。ｎ−ウェル１００内には、導体１１６に結合されたｎ＋領域１２６がある。デバイスの残りの部分の詳細は前述のとおりである。
【００２２】
（差動メモリの片側への制限された注入）
図６Ａは、本発明の実施形態に従ってメモリのどの側が注入を受けるかを決めるための選択トランジスタを備えた差動メモリの電気的概略図である。図３のメモリを上回る図６Ａのメモリの利点は、両方の注入トランジスタＭ０、Ｍ１のドレーンを、注入の間に低くできることであり、その対応する選択ラインＳｅｌ-０、Ｓｅｌ-１に選択信号を加えることよってその対応する選択トランジスタＳ０、Ｓ１を使用可能にすることにより、片側を書き込みのために選択することができる。この差動対の入力ノードＸは、図３におけるようなバイアストランジスタか、又は別の形式の選択可能な電流源回路のいずれかに接続することができる。ここで示された実施形態の各々におけるように、入力ノードＸは、実メモリ内に配置される電流源か、又は他の場所に配置される別の電流源に通じる導体とすることができる。アレイカラムにおけるメモリ素子間で電流源を共有することにより、例えば、配置面積が節約されるが、共有されたノードにおける静電容量が増大されることにより速度が遅くなることがある。設計に適していれば、読み取り／書き込み動作の１つのための素子内電流源、及び適切な選択トランジスタを用いて電流を適宜ノードＸに流す他の動作のための素子外電流源を用いることも可能である。請求項における「電流源」という用語は、そこから電流が引き出されるノードの概念を伝えることを意図するものであり、それにより、例えば、メモリ素子に電流を供給するノードが存在する場合には、メモリ素子自体の外部のトランジスタによって電流が供給される場合であっても、そのノードは電流源となる。
【００２３】
（列の選択）
ここで図６Ｂに移ると、列選択トランジスタＭ２が、図６Ａの基本構成に加えられている。Ｒｏｗ-Ｓｅｌラインは、電流源Ｃ１がノードＸに結合されるかどうかに関係なしに、Ｍ２制御のゲートに結合される。このように、外部（カラム）電流源によって見られる静電容量は、トランジスタのもつソース及びドレーンの半分がそれに接続されるので、減らされる。この手法は、減少された静電容量に起因する、より速い読み取り及び書き込みを与える。
図７は、本発明の実施形態に従ってｎＦＥＴが実装され、ｐＦＥＴ電流源及び選択トランジスタ（Ｓ０、Ｓ１）に結合された差動メモリの電気的概略図である。メモリは、Ｖｄｄを高く（約５Ｖまで）引き上げ、ゲート電圧をＶｄｄに設定することによって選択トランジスタ（Ｓ０、Ｓ１）の一方をオンにし、そのゲート電圧を大地電圧に設定することによって他の選択トランジスタをオフにすることによってプログラムされる。「オン」側の浮遊ゲートトランジスタ（Ｍ０、Ｍ１）は、ＩＨＥＩを受け、そのゲート電圧が低下される。「オフ」側の浮遊ゲートトランジスタ（Ｍ１、Ｍ０）は、どんなチャネル電流ももたず、その注入を無視できるほどのレベルに減少させ、そのゲート電圧を本質的に不変のままにする。
別の実施形態においては、図７の選択トランジスタは、ｐＦＥＴに実装することができる。図７の選択トランジスタはまた、アレイにおける多数のメモリ素子を単一感知増幅器Ｄ１から分離するために用いることができる。
【００２４】
図８は、本発明の実施形態に従って、電流が浮遊ゲート注入トランジスタのドレーンにおいて制御される差動メモリの電気的概略図である。２つの別個の電流制御が存在するので、ＩＨＥＩは、Ｍ０及びＭ１において別々に制御することができる。電流「ソース」Ｃ０及びＣ１は、この実施形態においては電流シンクとすることができる。電流「シンク」は、電流源が電流を確保している間、電流をシンクする。
図９は、本発明の実施形態に係る、図８の回路の１つのバージョンの電気的概略図である。このバージョンにおいては、バイアス０又はバイアス１のいずれかにバイアス電圧を印加し、他の信号に０Ｖを印加することによってメモリに書き込む。バイアス０がバイアス電圧に設定され、バイアス１が０Ｖに設定される場合には、電流がＭ２及びＭ０を通って流れ、Ｍ０においてＩＨＥＩが生じ、ＦＧ０における電圧が低下する。この場合、Ｍ３及びＭ１を通って流れる電流はなく、Ｍ１における注入速度は、Ｍ０における速度よりかなり小さくなる。バイアス１がバイアス電圧に設定され、バイアス０が０Ｖに設定されるときには、相補的なケースが成り立つ。バイアス０及びバイアス１の両方は、読み取りの間に０Ｖに設定して、電流が感知増幅器をバイパスするのを防止することができる。
【００２５】
図６Ａ、図６Ｂ、図７、図８及び図９のメモリの読み取り動作は、図３について説明されたものと同様である。
プログラム及び読み取り機能は、図１０の回路におけるように、ｐＦＥＴ読み取りトランジスタ（Ｍ２、Ｍ３）を各々の浮遊ゲートに付加することによって分離することができる。図１０は、各々の浮遊ゲートに関連するｐＦＥＴ読み取りトランジスタを含む、本発明の実施形態の電気的概略図である。これの修正点は、注入トランジスタのドレーン電圧（Ｖinj）を大地電圧より低くして、書き込みの間のＩＨＥＩプロセスを加速させることを可能にする。それはまた、差動感知増幅器の設計に融通性を付加する。
図１１は、図１０と同様であるが、差動感知増幅器からメモリ素子を隔離するための列選択トランジスタ（「ＥＮ」信号によって選択的に作動されるＳ２、Ｓ３）を含む、本発明の実施形態の電気的概略図である。この修正は、多数のメモリ素子が単一の差動感知増幅器Ｄ１を共用することを可能にする。選択トランジスタ（Ｓ２、Ｓ３）は、必要に応じて、ｎＦＥＴ（図面に示されるように）又はｐＦＥＴのいずれかとすることができる。
図１２は、本発明の一実施形態に係る図１１のボックス１２に収容された回路の別の部分の電気的概略図である。この別の実施形態においては、選択トランジスタ（Ｓ２、Ｓ３）はｐＦＥＴであり、それらはｐＦＥＴ読み取りトランジスタＭ２、Ｍ３を備えた異なる配置をとる。その効果は同じである。
【００２６】
図１３は、二方向トンネリングを実施する本発明の実施形態の電気的概略図である。この実施形態においては、プログラム／消去のために、ＦＮトンネリング及びＩＨＥＩではなく、二方向Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリングが用いられる。単一ウェルＣＭＯＳプロセスにおける二方向トンネリングを可能にするために、制御ゲートＣＧ０、ＣＧ１（この場合、浮遊ゲートに容量的に結合され短絡されたソース、ドレーン及びウェルをもつｐＦＥＴ（これもまたＭＯＳＣＡＰの一種である））が付加されて、浮遊ゲート電圧を変化させることができるようにする。メモリをプログラムするために、ＭＯＳＣＡＰ制御ゲートの１つが高電圧に設定され（Ｖｃｇは約１０Ｖ）、トンネル接合は大地電圧に設定される。トンネル接合の静電容量及び寄生容量に対して大きい制御ゲートＭＯＳキャパシタを用いることによって、容量的結合により浮遊ゲート電圧がＶｃｇの近くにされ、電子がトンネル接合から浮遊ゲートにトンネルされる。メモリを消去するために、トンネル接合が高くされ（約１０Ｖまで）、制御ゲートが大地電圧に引き下げられる。電子が浮遊ゲートからトンネル接合にトンネルして抜ける。図１３の制御ゲートはまた、それらは浮遊ゲートをバイアスして書き込み効率を最大化することができるので、図３に示されるようなメモリにおいて有用なものとすることができる。一実施形態においては、図１３に示されたＭＯＳＣＡＰは、別のｎ−ウェルに配置することができる。或いは、これらの２つのＭＯＳＣＡＰはまた、面積を節約するために単一のｎ−ウェルを共有することができる。さらに多くの面積を節約するために、ＭＯＳＣＡＰ静電容量の減少を犠牲にして、それらは、メモリにおける他のｐＦＥＴ（Ｍ０及びＭ１）と同じｎ−ウェルに配置することができる。或いは、十分な静電容量を与えるＭ０及びＭ１は、ＣＧ０及びＣＧ１の機能を引き受けることができ、それらを省略することができる。
【００２７】
図１４は、図１３のものに基づく、本発明の別の実施形態の電気的概略図である。このバージョンにおいては、図１３のメモリに感知増幅器が付加され、該メモリは、二方向トンネリングによってではなく注入によって書き込まれる。ｐＦＥＴが最初にオフにされる場合には、注入プロセスの開始を容易にするために、浮遊ゲート電圧を、容量的結合を通じて引き下げることができる。また、制御ゲートは、トンネリングが起こったときに浮遊ゲートを高く引き上げることによってトンネリング・プロセスを終了させて、酸化物電圧（すなわち、トンネリング電圧と浮遊ゲート電圧との間の差を減少させ）、それに付随するトンネリング電流を減少させるために用いることができる。この後者の例は、現在当業者によって容易に設計されるようになった感知・帰還回路を要求する。ここで用いられる制御ゲートトランジスタは、図１３における制御ゲートトランジスタと同じ、それらのｎ−ウェル接続に関連するのと同じ選択肢をもつ。
【００２８】
図１５は、差動メモリの半分が、メモリ列における全てのメモリ素子によって共有される、本発明の一実施形態の電気的概略図である。図１５に示された実施形態においては、各々のメモリ素子における差動対の右側は、それらのゲートとしてＳｅｌ０及びＦＧ０を備えたトランジスタを含む単一の共有された右側と置き換えられる。この実施形態においては、共有されたメモリ素子は、論理０状態と論理１状態との間の中間まで書き込まれ、共用されていないメモリ素子の各々（図面の左側）が、格納された値に応じて０状態又は１状態にされる。読出しの間に、１つを除く全てのｘについてＳｅｌ１-ｘがＶｄｄに設定される。（これはビット選択として用いられる。）右側をニュートラル基準として用いて、差動感知増幅器は、図面の左側の選択された浮遊ゲートトランジスタが、０状態又は１状態のどちらに書き込まれるかを決める。このメモリへの１つの可能な修正点は、図面の上部に示された電流源を除去したことである。この場合、全ての選択トランジスタのソースがＶｄｄに接続される。回路はもはや真の差動対のようには働かないが、差動感知増幅器は、依然として基準電流（回路のＦＧ０レッグからの）をデータ電流（回路のＦＧxレッグから）と比較する。或いは、２つの共有されたメモリ素子（図面におけるＳｅｌ０及びＦＧ０デバイスを置き換える）を存在させることができ、その一方が論理０状態に書き込まれ、他方が論理１状態に書き込まれ、それにより論理０及び論理１電流が読み取り動作の間に平均されて、論理０と論理１との半分の値が生成される。或いは、同じ列内の多数のメモリ素子を一度に読み取れるようにするあらゆる数（Ｎまで）の感知増幅器を存在させることができる。読出しの間に、複数のＳｅｌ１-ｘラインが同時に低電圧にされて、それらのメモリ素子のみが使用可能にされて、マルチビットの読み取りが可能にされる。各ビットのための基準電流の二重のコピーを作成するために、バイアストランジスタなしの構成において電流ミラーが要求されることがある。
【００２９】
図１６は、トンネリング・プロセスの終了を監視するために一対の浮遊ゲートトランジスタ（Ｍ２、Ｍ３）を付加することによって図１４のバージョンが修正された、本発明の実施形態の電気的な概略図である。適切なＴｕｎ-ｄｏｎｅ-Ｖｄｄを付加することによって、回路によって生成されたＴｕｎＤｏｎｅ０及びＴｕｎＤｏｎｅ１信号を用いて、トンネリング・プロセスを使用可能にし、及び／又は使用不可にすることができることが当業者には認識されるであろう。この設計は、トンネリングが、メモリにおけるｐＦＥＴ浮遊ゲートトランジスタのいずれをも完全にオフにしないことを保証するために特に有用である。
図１７は、トンネリング中に少量のＩＨＥＩをメモリに適切に適用して、メモリのオーバー・トンネリングを防止するために、どのように帰還を用いるかを示す、本発明の一実施形態の電気的な概略図である。浮遊ゲート（ＦＧ０又はＦＧ１）の電圧が増加するのに伴って、注入トランジスタ（Ｍ２、Ｍ３）を通って流れる電流の量が増加する。最終的な結果は、浮遊ゲートが高電圧にトンネルされたときに、ＩＨＥＩによって浮遊ゲートに付加される電子の数が、トンネリングによって除去された電子の数に等しくなり、対照的となる。この状態においては、浮遊ゲート電圧は安定である。調整回路の注意深い設計は、最終的な浮遊ゲート電圧が設計者によって定められることを可能にする。（図面に示されたＶｔｒｉｐ（Ｖｔｒｉｐ０、Ｖｔｒｉｐ１）の電圧に大きく依存する。この方法は、メモリが決して完全にオフにならないことを保証し、トンネリング速度の不適合、ＩＨＥＩの不適合、デバイスの不適合、その他の作動条件とは全く無関係な消去を可能にする。
【００３０】
図１８は、図１７のメモリの簡素化を提示する本発明の実施形態の電気的な概略図である。読み取り対書き込み／消去モードのためにメモリを構成するのにＲｅａｄ-ｎｏｔ信号が用いられる。書き込み／消去の間に、Ｒｅａｄ-ｎｏｔトランジスタＭ４がオフにされ、メモリ素子が２つの半分の素子に分離され、書き込み／消去が簡単化される。読み取りの間に、Ｒｅａｄ-ｎｏｔトランジスタＭ４がオンにされ、２つの電流源Ｍ２及びＭ３が組み合わされて、図１７におけるＩｂｉａｓ-ｒｅａｄの均等物に供給される単一の電流源が形成される。Ｓ０及びＳ１は、注入の間に選択トランジスタとして用いられ、トンネリングの間に電流コントローラとして用いられる。（それらは、図１７におけるＭ３及びＭ４と同じ役割を果たす。）
図１９及び図２０は、電流を注入トランジスタのドレーン側で制御できることを示す、本発明の実施形態の電気的な概略図である。図２０の実施形態は、書き込み及び読み取り電流を制御する明示的ｎＦＥＴ電流シンクＭ２を有する。ＳＥＬ-０及びＳＥＬ-１は、図６Ａのメモリにおける同じ信号と同様の機能を有する。このメモリの差動感知増幅器は、前述のメモリの増幅器に比べて逆極性の電流を受け入れなければならない。この電流制御の形態はまた、図１０におけるように読み取り及び書き込み機能が分かれているときに適用することもできることに留意されたい。
【００３１】
（例メモリ）
ここで図２５を参照すると、新規なメモリ１２８が示されている。メモリ１２８には、ノード１３０においてオフメモリ素子バイアス電流が与えられ、それはメモリ１２８の電流源として働く。メモリの左側１３２及び右側１３４の各々は、電源ノード１３０を浮遊ゲート電荷注入トランジスタＭ０、Ｍ１（ここではｐＦＥＴとして示される）のソースにそれぞれ結合する選択トランジスタ（ここではｐＦＥＴ）Ｓ０、Ｓ１を含む。トンネル接合回路Ｔ０、Ｔ１（それらは随意的なものであり、前述のように構成することができる）は、それぞれ浮遊ゲートＦＧ-０及びＦＧ-１から電子を除去するために与えられる。Ｍ０、Ｍ１のドレーンは、それぞれノード１３６、１３８に結合され、これらの各々は、それぞれ書き込み回路Ｗ０、Ｗ１に、及び差動感知増幅器回路１４３の差動入力１４０、１４２に結合される。このメモリ素子を読み取るために、ノード１４４においてＲｏｗ-Ｓｅｌ信号をアサートし、例えば図示されるようなバイアス電流回路１４６を備えたノード１３０にバイアス電流を印加することによって、メモリ素子を含む列（一般に、メモリ素子の２次元アレイの列）を選択する。次いで、選択されたメモリ素子のコンテンツを読み取るために、差動感知増幅器回路１４３を用いる。書き込みは、ノード１４４において列を選択するＲｏｗ-Ｓｅｌ信号をアサートし、ノード１３０にバイアス電流を印加することによって達成される。それぞれの浮遊ゲート（ＦＧ-０又はＦＧ-１）に電子を注入することによってメモリ１２８にそれぞれ０又は１（構成に応じて逆もまた同様）を書き込むために、左側の書き込み回路Ｗ０か又は右側の書き込み回路Ｗ１のいずれかがオンにされる。このように、読み取り及び書き込みの両方のために同じトランジスタが用いられ、書き込み回路、差動感知増幅器回路、及び電源回路は、必要であれば、メモリ素子の外側に配置することができ、当業者には十分認識されるであろう密度の増加のための多くの異なるメモリ素子によって共有される。
【００３２】
ここで図２６を参照すると、Ｒｏｗ-Ｓｅｌ信号を電源ノード１３０及びノード１３１の間に配置し、それを選択トランジスタＳ０、Ｓ１のソースに結合することによって、列選択トランジスタが制御されるという点で図２５のメモリ１２８とは異なるメモリ１４８が示されている。この改良は、Ｒｏｗ-Ｓｅｌがアサートされないメモリ素子の電源回路１４６によって見られる静電容量を減少させる。減少された静電容量は、１つのメモリ素子につき単一の付加的なトランジスタを犠牲にして、性能を向上させる。メモリの動作は、図２５のメモリと本質的に同一である。
【００３３】
ここで図２７を参照すると、電源回路１５２がメモリ１５０内に配置され、電源ノード１３０に結合されるという点で、図２５のメモリ１２８とは異なるメモリ１５０が示されている。メモリを読み取るために、前述のようにＲｏｗ-Ｓｅｌを備えた列が選択され、バイアストランジスタ（ここではｐＦＥＴ）１５６のゲートにおいてノード１５４にバイアス電圧が印加され、差動感知増幅器回路１４３において出力が計測される。書き込みは、Ｒｏｗ-Ｓｅｌを備えた列を選択し、ノード１５４にバイアス電圧を印加して、２つの書き込み回路Ｗ０、Ｗ１の１つをオンにすることによって行われる。このバージョンによれば、ノード１５４に印加されたバイアス信号は、メモリアレイ全体のためのグローバルネットとすることができる。電源トランジスタ１５６をメモリ素子自体に配置することにより、読み取り及び書き込みが達成されるまで充電される必要がある静電容量が減少され、それにより性能の改善が実現される。メモリの種々の用途に難しさを課す又は課さないこの実施形態に関連する犠牲が存在する。メモリ素子からメモリ素子へと適合する電源は、各々のメモリ素子が独自の電源トランジスタ１５６をもつことになるので、乏しいものとなり、それらは小面積デバイスとなる傾向があり、結果としてデバイスからデバイスへのより多くの変動がもたらされる。これは、特定の用途において必要であれば、回路の複雑さ及び／又は面積の増加を犠牲にして、公知の適合する技術を用いることによって克服することができる。
【００３４】
ここで図２８を参照すると、電流源ノード１３０が省略され、その代わりに一対の独立した電流源１６２、１６４（これはトランジスタ又は他の適切な電流源装置或いは他の電流源に結合された導体）が設けられた点で、図２５のメモリ１２８とは異なるメモリ１６０が示されている。選択トランジスタＳ２（ここではｐＦＥＴ）が、ノード１６６及び１６８を結合し及び結合解除するために、ノード１６６及び１６８間に結合されたそのソース及びドレーンに設けられる。これは、選択トランジスタＳ２のゲートに適用される信号Ｄｉｆｆ-Ｓｅｌ-ｂの状態に応じて、メモリ素子が両方の電流源１６２及び１６４に同時に結合されるか、又はメモリの右側及びメモリの左側がそれらのそれぞれの電流源１６２、１６４にのみ結合されることを可能にする。このような手法で、側部にＤｉｆｆ-Ｓｅｌ-ｂ信号をデカップリングすることによって、メモリ素子の両側が別個に（それによりシングルエンド的に）同時に書き込まれる。読み取りは、前述のようにＲｏｗ-Ｓｅｌ信号を有する列を選択し、電流源１６２及び１６４を使用可能にし、（メモリ素子の右側及び左側を結合するために）選択トランジスタＳ２のゲートにＤｉｆｆ-Ｓｅｌ-ｂ信号をアサートし、差動感知増幅器１４３を備えたメモリを読み取ることによって達成される。書き込みは、Ｒｏｗ-Ｓｅｌを有する列を選択し、電流源１６２及び１６４を使用可能にし、選択トランジスタＳ２のゲートにＤｉｆｆ-Ｓｅｌ-ｂ信号をデアサートし、書き込み回路Ｗ０及びＷ１の一方又は両方を用いて情報をメモリ１６０に書き込むことによって達成される。
【００３５】
この用途におけるスイッチＳ２は、それが差動メモリ素子を２つのシングルエンド・メモリ素子に変更可能にするという点で重要である。スイッチＳ２が閉じられると、メモリは差動となる。この用途には、浮遊ゲート電圧に基づいて、電流をメモリ素子の１つの側からメモリ素子の他方の側に向けることができる差動読み出しがある。このモードにおいては、回路は、電流源が２つ存在している場合（例えばこのバージョンにおいては１６２、１６４）であっても単一の電流源が存在するかのように動作する。スイッチＳ２が開かれると、メモリ素子が２つの別個の半分の素子に分割される。ここで、ある時にメモリ素子の１つの側に、また別の時に他方の側に書き込むことができ、或いはメモリ素子の両方の側に、他の側に全く影響を及ぼすことなく同時に別々に書き込むことができる。浮遊ゲート電圧の各々を求めるために、デバッギングモードにおいてメモリの１つの側から一度に電流を読み出すことも可能となる。
【００３６】
ここで図２９を参照すると、メモリ１７２及び支持回路が示されている。このメモリは、図２８に示されたものとは以下のように異なっている。電流源１６２、１６４が選択トランジスタＳ０及びＳ１（ノード１７６及び１７８）のソースに結合される。同じくこれらのノードには、差動感知増幅器回路１７４が結合される。注入トランジスタＭ０、Ｍ１のドレーンは、ノード１８０に、並びに電流源１８２及び書き込み回路１８４に結合される。メモリアサートＲｏｗ-Ｓｅｌを読み取って列を選択するために、電流源１８２からバイアス電流を印加し、電流源１６２及び１６４を使用不可にし、差動感知増幅器１７４を備えたメモリの状態を読み取る。メモリを書き込むために、前述のようにＲｏｗ-Ｓｅｌ信号を備えた列を選択し、電流源１８２からのバイアス電流を使用不可にし、電流源１６２及び１６４の一方にバイアス電流を印加し、書き込み回路１８４を使用可能にしてメモリに書き込む。このメモリは、右側及び左側の両方を同時に書き込む（両方の電流源をオンにする）ことができ、ここで提示された他の設計において用いられる２つとは対照的に、１つのみの書き込み回路を要求する。
【００３７】
ここで図３０に移ると、図２９のものと同様であるが僅かに異なる支持回路をもつメモリ１８６が示されている。このバージョンにおいては、単一の書き込み回路１８４がノード１８０に結合され、図２９の実施形態におけるようにそのノードに結合された付加的な電流源はない。メモリを読み取るために電圧入力差動感知増幅器回路１７４’が用いられる。メモリ素子を読み取るために、Ｒｏｗ-Ｓｅｌ信号が前述のようにアサートされ、メモリ素子の両側にバイアス電流が印加され、メモリの各側は、独立ソースフォロワーとして作用する。電圧が差動感知増幅器１７４’によって読み取られる。メモリを書き込むために、Ｒｏｗ-Ｓｅｌ信号がアサートされ、一方又は両方の電流源１６２、１６４がオンにされ、書き込み回路１８４が使用可能にされる。
【００３８】
ここで図３１に移ると、本発明に係るメモリ１９０の別の実施形態が示されている。このメモリは、一対の浮遊ゲート注入トランジスタＭ０、Ｍ１を有し、それらの浮遊ゲートが（必要であれば）前述のようにトンネル接合Ｔ０、Ｔ１に結合される。書き込み回路Ｗ０、Ｗ１は、それぞれＭ０、Ｍ１のドレーンに結合され、これらのドレーンはまた、差動感知増幅器１７４の入力を備える。ソーストランジスタ（ｐＦＥＴ）Ｓ０及びＳ１は、Ｖ-バイアスに結合されたそれらのゲートと、ＶＳ-０及びＶＳ-１に結合されたそれらのソースとをそれぞれ有する。Ｓ０及びＳ１のドレーンは、Ｍ０及びＭ１のソースに結合され、選択トランジスタＳ２（ここではｐＦＥＴ）によってクロス結合され、そのゲートは、Ｄｉｆｆ-Ｓｅｌ-ｂ信号によって制御される。ＶＳ-０、ＶＳ-１、Ｄｉｆｆ-Ｓｅｌ-ｂ及びＶ-ｂｉａｓは、ライン上で搬送される信号であり、それらの全ては、メモリ素子の二次元アレイにおける列のメモリ素子の間で共有される。読み取りは、ＶＳ-０及びＶＳ-１をＶｄｄに設定し、Ｖ-ｂｉａｓを有するバイアス電圧をソーストランジスタＳ０、Ｓ１に印加し、Ｄｉｆｆ-Ｓｅｌ-ｂをアサートしてメモリ１９０の左側及び右側を結合し、差動感知増幅器１７４を用いてメモリを読み取る。メモリを書き込むために、ＶＳ-０及びＶＳ-１をＶｄｄに設定し、Ｖ-ｂｉａｓを有するバイアス電圧を印加し、Ｄｉｆｆ-Ｓｅｌ-ｂをデアサートしてメモリ１９０の左側及び右側を分離し、一方又は両方の書き込み回路Ｗ０、Ｗ１を使用可能にしてメモリのコンテンツを書き込む。この実施形態は、より速い動作のためにメモリ（Ｓ０、Ｓ１）内の電流源を用いて、メモリの両側（すなわち両方の浮遊ゲートＦＧ-０及びＦＧ-１）に同時に書き込むことができ、図３０の実施形態に対し、１つのみの付加的なトランジスタ（Ｓ２）を用いる。
【００３９】
図３１の実施形態の変形が、図３２に示されている。図３２の実施形態においては、浮遊ゲート注入トランジスタは制御ゲートを含む（これはそれらを明示的に示していない実施形態においては要求されないが、常にあらゆるメモリに対する選択肢である）。制御ゲート端子Ｃ０、Ｃ１は、それぞれソーストランジスタＳ０、Ｓ１のソースに結合され、それぞれキャパシタ１９４、１９６として概略的に示される。このように、制御ゲートをＶＳ-ｘ信号ラインに接続することにより、ＶＳ-ｘが制御ゲート入力（Ｃxに）と電流源（Ｓx）用の電源装置との両方として働くときの有効なルーティングに役立つ（「ｘ」は適宜０又は１を表わす）。ＶＳ-ｘを低く設定することにより、メモリにおける電流源をシャットオフするだけでなく、浮遊ゲートＦＧ-ｘを低電圧に引き下げて、書き込み外乱を減少させる。制御ゲート信号がＶＳ-ｘ信号と組み合わされる必要性はなく、この特徴を用いるためにここで説明されるメモリの他のバージョンを修正することができることに留意されたい。他の点においては、メモリ１９２は、図３１のメモリ１９０と同じ方法で動作する。
図３１の実施形態の別の変形が図３３に示されている。図３３の実施形態においては、ＶＳ-ｘ信号は別個のものではなく、ソーストランジスタＳ０、Ｓ１の両方のソースに結合されたノード２００に供給される示されたＶＳではない信号が存在する。この実施形態は、第２ＶＳラインのルーティングをセーブするが、図３２の技術を図３４の技術と組み合わせて用いることを妨げる。これは、図３３のようにＶＳ-０及びＶＳ-１が１つの信号ＶＳに融合されると、図３４の２つの制御キャパシタを別々に制御できないためである。他の点では、メモリ１９８は、図３１のメモリ１９０と同じ方法で動作する。
【００４０】
（マルチビット記憶装置）
１ビットより多い情報を、ここで説明されるような差動メモリ構造に格納する１つの方法は、メモリの一方の側に基準を書き込み、他方の側に多くのレベルの１つを格納することである。読出しシステムに種々のオフセットを加え、読出しの状態を変化させるためにどのくらいのオフセットが要求されるかを判断することにより、格納されたマルチビット値を検索することができる。これは、２ビットシステムの例である。
１．値０．５を側Ａに書き込む。
２．次のもののいずれか１つを側Ｂに書き込む｛１，０．７５，０．２５，０｝。
３．読出しの間に、側Ａを、オフセット｛０，±３／８｝をもつ側Ｂに対して比較する。
４．第１の比較の結果に応じて、格納された値が｛１，０．７５｝の１つであるのか又は｛０．２５，０｝の１つであるのかが求められる。第２の比較のオフセットは、リストをこの２ビットケースの１つの値に狭める。一般に、値が求められるまで異なるオフセットをもつ比較を行い続ける。各々の比較は、１ビットの情報を生み出す。
【００４１】
オフセットを適用するために、メモリか又は容量的に結合された制御入力ノードのいずれかに印加することができる電流を用いて、浮遊ゲートの電圧を直接的に動かすことができる。
別の例においては、メモリ構造の両側に異なる値を書き込み、それらにおいて或る操作（減算のような）を行い、次いでその結果をとり、それを或る固定の基準の組に対して比較する。
【００４２】
（マージン読み取り）
最終的に顧客に発送する前の品質制御プロセスは、普通は、メモリが所望の値を適切に格納し、確実に検索できることを要求する。したがって、それによりメモリが格納された値を読み取ることができるマージン検証方法は、有用である。この開示で説明されたメモリ素子は、こうした検証を設計し、実行するための関心ある挑戦をもちかける。問題は、ここで提示されるほとんどのメモリによって用いられる差動読み出し機構は、非常に頑強であるので、非常に小さい差動浮遊ゲート電圧であっても、結果として正しい動作となることである。目標は、良好な保存及び真に頑強な設計のための比較的大きい差動浮遊ゲート電圧を保証することである。第１の基本的な手法によれば、図３４にメモリ１２８’が示されている。メモリ１２８’は、制御ゲートが明示的に要求されることを除き、ほとんどの点で図２５のメモリ１２８と同じである。マージンをチェックするために、以下の手順が用いられる。
【００４３】
メモリに０が格納される。
１．メモリに０が格納される場合には、ＦＧ-０電圧は、ＦＧ-１電圧より小さいべきである。
２．ｃｏｎｔｒｏｌ-ｇａｔｅ-１のノードＣ１に印加された電圧より高い、或る所望の小さい量の電圧を、ｃｏｎｔｒｏｌ-ｇａｔｅ-０のノードＣ０に印加する。
３．容量的結合の結果として、ＦＧ-１電圧に対してＦＧ-０電圧が増大し、メモリのコンテンツを正確に読み出すのを困難にする。
４．これらの条件下でメモリが依然として正確に読み出す場合には、ＦＧ-０とＦＧ-１との間の電圧マージンは所望のとおりである。
【００４４】
メモリに１が格納される。
１．メモリに１が格納される場合には、ＦＧ-０電圧は、ＦＧ-１電圧より大きいべきである。
２．ｃｏｎｔｒｏｌ-ｇａｔｅ-１のノードＣ１に印加された電圧より小さい、或る所望の小さい量の電圧を、ｃｏｎｔｒｏｌ-ｇａｔｅ-０のノードＣ０に印加する。
３．容量的結合の結果として、ＦＧ-１電圧に対してＦＧ-０電圧が増大し、メモリのコンテンツを正確に読み出すのを困難にする。
４．これらの条件下でメモリが依然として正確に読み出す場合には、ＦＧ-０とＦＧ-１との間の電圧マージンは所望のとおりである。
【００４５】
この技術は、ここで説明された他のメモリのバージョンと共に用いることができる。さらに、この技術は、その全てに制御ゲートを設けるのではなく、チップ上の又はアレイにおける幾つかのメモリ素子に制御ゲートを設けて、前述の試験を行うことができる特定の試験プロトコルのために受諾可能とすることができ、幾つか又は全ての制御ゲートが設けられたメモリ素子の試験は、チップ上の全てのメモリ素子を個々に試験しないときに、特定のチップを妥当性検査するのに十分であると考えられる。また、「制御ゲート」は、本質的に要求されるものではなく、浮遊ゲートに結合された（又は浮遊ゲートである）１つの端子を各々が有する低漏電キャパシタである。キャパシタは互いに独立しており、それにより浮遊ゲートを別個に操作できることが要求される。
【００４６】
ここで図３５を参照すると、別のマージン読み取り方法が示されている。メモリ１２８’’は、ほとんどの点で図２５のメモリ１２８と似ている。違いは、感知増幅器入力（ノード１３６、１３８）にオフセット電流を加え／減じる機構が与えられたことである。図３５に示された実施形態によれば、マージン電流源（又はシンク）回路２０２が設けられる。スイッチ２０４及び２０６は、回路２０２をノード１３６又はノード１３８に結合するために別個に制御可能である（ここでは、それらが差動感知増幅器１４３の入力に結合されるので、時に「感知ノード」とも呼ばれる）。回路２０２によって与えられた電流は、メモリ素子の適切な電流マージンとなるように設定され又は設計される。メモリが、入力から感知増幅器回路１４３に加えられ／減じられた電流を依然として正確に読み出す場合には、適切なマージンが存在する。そうではない場合、すなわちメモリ素子の出力が状態を変化させる場合には、不適切なマージンが存在し、欠陥が生じた可能性がある。これは、例えば、以下の手順によって行うことができる。
【００４７】
１．メモリ１２８’’に０が格納され、Ｖ（ＦＧ-０）はＶ（ＦＧ-１）より小さい。これは、ソース−ドレーン電流Ｉ０からＭ０が、ソース−ドレーン電流Ｉ１からＭ１より大きいことを意味する。メモリ素子が適切な電流マージンをもつようにするために、Ｉ０はＩ１より所定のマージンだけ大きいべきである。
２．スイッチ２０４を閉じて、ノード１３６から所定量の電流を「スチール」する。これは、ノード１３６から差動感知増幅器１４３に流れる電流を減少させる。
３．感知増幅器の状態が変化しない場合には、適切な電流マージンが存在する。状態が変化する場合には、マージンは不適切であり、欠陥が生じた可能性がある。
【００４８】
別法
１．メモリ１２８’’に１が格納され、Ｖ（ＶＧ-０）はＶ（ＦＧ-１）より大きい。これは、ソース−ドレーン電流Ｉ０からＭ０が、ソース−ドレーン電流Ｉ１からＭ１より小さいことを意味する。メモリ素子が適切な電流マージンをもつようにするために、Ｉ０はＩ１より所定のマージンだけ小さいべきである。
２．スイッチ２０６を閉じて、ノード１３８から所定量の電流を「スチール」する。これは、ノード１３８から差動感知増幅器１４３に流れる電流を減少させる。
３．感知増幅器の状態が変化しない場合には、適切な電流マージンが存在する。状態が変化する場合には、マージンは不適切であり、欠陥が生じた可能性がある。
【００４９】
（書き込み外乱の減少）
ここで図３６に移ると、０．２５ミクロン処理デバイスの書き込み外乱ｖｓ．ゲート−ドレーン電圧のプロットが示されている。ゲートが比較的高電圧であり、かつドレーンが比較的低電圧である時に、書き込み外乱が生じる。「Ａ」と付されたデータセットは、横軸に示されたゲート−ドレーン電圧の範囲における、縦軸上のアンペア単位の熱電子ゲート電流（書き込み電流）を表わす。「Ｂ」と付されたデータセットは、バンド間トンネリング誘起ゲート電流（書き込み外乱）を表わす。書き込み外乱は、他のメモリ素子への書き込み動作の間の、オフ状態のメモリ素子のドレーンにおけるバンド間トンネリング電流に関連する。書き込み外乱は、結果としてデータ破壊を生じ、そのため最小にされる必要がある。見られるように、低いゲート−ドレーン電圧は、結果として低い書き込み外乱電流を生じ、書き込み電流と書き込み外乱電流との間の差は、電圧の減少に伴って著しく増加する。データセットＡは、ウェル電圧Ｖｗｅｌｌが３．３ボルトであり、ゲート電圧Ｖｇが２．２ボルトであり、ソース電圧Ｖｓが３．３ボルトであるデータを表わす。データセットＢは、Ｖｗｅｌｌ＝３．３Ｖ、Ｖｇ＝２．２Ｖ、及びＶｓ＝１．５Ｖであるデータを表わす。図３６から分かるように、書き込み電流は、０．２５ミクロンプロセスにおいて、５．２５Ｖでの書き込み外乱電流より大きい６オーダーの大きさである。プロセスのディメンションが縮小しつづけるので、このマージンは、０．１３ミクロンプロセスにおいておよそ４オーダーの大きさに縮小することが推定される。ゲート−ドレーン電圧を減少させることにより、その作用が図面の左側にシフトし、それにより書き込み外乱電流が極めて小さい書き込み電流にまで減少する。
【００５０】
ここで図３７を参照すると、図２５のメモリ１２８と非常に似ているメモリ２０８が示されている。このメモリは、それぞれノードＣ０及びＣ１を含むＦＧ０及びＦＧ１にそれぞれ結合されたキャパシタ２１０、２１２を含む。これらは、例えば制御ゲートとすることができる。
【００５１】
ゲート−ドレーン電圧を減少させるために、以下の手順が用いられる。（ｃｏｎｔｒｏｌ-ｇａｔｅ-ｘは、ｃｏｎｔｒｏｌ-ｇａｔｅ-０及びｃｏｎｔｒｏｌ-ｇａｔｅ-１のことをいい、ＣｘはＣ０及びＣ１のことをいう。）
１．選択された列（書き込まれている列）について、ノードＣｘにおけるｃｏｎｔｒｏｌ-ｇａｔｅ-０を高に設定する。
２．選択されない列（書き込まれていない列）について、ノードＣｘにおけるｃｏｎｔｒｏｌ-ｇａｔｅ-ｘを低に設定する。
３．キャパシタは、選択されない列において浮遊ゲートをより低い電圧に結合し、それによりそれらのゲート−ドレーン電圧を減少させ、それらのバンド間トンネリング電流を減少させ、それにより書き込み外乱を減少させる。
この概念は、ここでは、ここで説明されたメモリの種々の構成に適用することができ、図３７のような特定のメモリにおける使用に限定されない。
【００５２】
（ＮＶＭアレイ）
図３８、図３９及び図４０は、本発明の実施形態に従って構築可能なＮＶＭアレイの例を示す電気的概略図である。図３８に移ると、図３２に描かれたメモリアレイが示されている。この例においては、ＶＳ-０及びＶＳ-１導体はキャパシタ入力として働き、トンネル接合は、図２１及び図２２の設計に従ってｐＦＥＴに実装され、特定の列内の全てのトンネル接合は、導体（例えばＶ-ｔｕｎｎｅｌ＜１＞）によって互いに結合される。ページは、共通の消去信号を共有し、それにより同時に消去されるメモリ素子の群として定められる。この例は２つのページを有する。ページ０は、アレイの底部において４ビットを有し、ページ１は、アレイの上部において２ビットを有する。こうしたページの数及びサイズは、異なる数の列のトンネル接合を互いに結合することによって構成することができる。
【００５３】
ここで図３９に移ると、図２５に描かれていたメモリアレイが示されている。この実施形態においては、１つのカラム当り１つのみの電流源が要求されるので、より少ない導体ルーティングが与えられて、図３８の回路に対して回路の複雑さが著しく減少されなければならない。この設計の欠点は、共通の電流源導体の静電容量が比較的大きいことにより、読み取り時間が遅くなることである。しかしながら、全てのメモリカラムにおいて単一電流源を共有することは、より良好な固有のマッチングのためにアレイ中においてより大きくすることができ、及びより少なくすることができるので、利点を与える。
【００５４】
次に図４０に移ると、図３４に描かれたメモリアレイが示されている。本発明のこの実施形態によれば、１つのカラム当り１つの電流源が存在し、前述のようにマージン読み取り能力を与え、かつ書き込み外乱を減少させるために、キャパシタ（制御ゲート又はその他のもの）が用いられる。
図３８、図３９及び図４０に示された例は、ここで提示されるメモリのアレイ構成の包括的な組を含まないことに留意するのは重要である。例は、当業者であれば、ここで提示されるメモリから、事実上どんなサイズの機能的なメモリアレイを設計することもできることを明白にする。
【００５５】
ここで図４４に移ると、種々の図面に「Ｗ０」及び「Ｗ１」と付されたようなサンプル負電荷ポンプ書き込み回路が示されている。出力は、感知ノードの１つに結合される。ダイオードＤ１は、必要であれば、ダイオード接続ｐＦＥＴとすることができる。キャパシタＣ１は、ＭＯＳＣＡＰ又はその他の適切なキャパシタとすることができる。この実施形態におけるゲートＧ１はＡＮＤゲートであり、ＥＮＡＢＬＥ及びＣＬＯＣＫの両方とも回路をアサートするときには、メモリに書き込まれることになる。当業者であれば、あらゆる数の異なる回路を用いて、同じ基本的機能を達成できることを認識するであろう。
ここで図４５に移ると、サンプル従来型感知増幅器回路が示されている。この実施形態は、ｎＦＥＴ  Ｔ１、Ｔ２、Ｔ３及びＴ４を使用するものである。感知入力Ｓ＋及びＳ−は、差動メモリのそれぞれの感知ノードから電流Ｉ＋及びＩ−を受け取る。増幅器の出力は、ノードＶ＋及びＶ−におけるものである。Ｉ＋＞Ｉ−であるならば、Ｖ＋＞Ｖ−であり、Ｉ＋＜Ｉ−であるならば、Ｖ＋＜Ｖ−である。当業者であれば、どんな数の代替回路も（ｎＦＥＴではなくｐＦＥＴと共に構築されたものを含む）、同じ基本的機能を達成するために構成することができることを認識するであろう。
【００５６】
（外部注入）
いつもではないが、本発明に従って構築されたＮＶＭは、或るレベルの電荷が浮遊ゲート（及びそれに対応して高いゲート電圧）に配置される製造から戻すことができる。この考えは、それらにＩＨＥＩを受けさせ及び／又はバンド間トンネリングを起こさせるために、何とかして外部的に印加された電圧をメモリのドレーン及び／又はソースに接続することである。これは、メモリが製造プロセスから戻り、注入デバイスにおいてドレーン−ソース電流が存在しないため、そのゲートが「オフ」にされて内部電荷ポンプが十分な量のＩＨＥＩを生じさせることができない場合には有用である。
【００５７】
ここで図４１に移ると、１つの手法は、負電圧においてメモリのドレーンにスイッチを切り換えることである。スイッチは、ピン（Ｖ-Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔと呼ばれる）を通してドレーン電圧を選択的に設定するのに用いることができる。電圧が外部的に印加されると、ドレーンは、非常に低い電圧（０．１８μｍプロセスにおいて約−５から約−４ボルト）に設定することができ、それはバンド間トンネリングをもたらすことになる。
図４１に従って、各カラムの感知増幅器・書き込み回路２２０はまた、一対のスイッチ２２２、２２４を通じて、Ｖ-Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔと付された外部電圧源に結合され、それは、ドレーンから浮遊ゲートに浮遊ゲート誘起バンド間トンネリングさせてメモリを「引き離す」ことに対し、注入トランジスタのドレーンの電圧を下げる。これは、以下の手順において実施される。
【００５８】
１．Ｖ-Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔラインに比較的低い電圧を印加する。
２．スイッチ２２２、２２４を閉じて、Ｖ-Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔを、メモリの浮遊ゲートｐＦＥＴのドレーンに結合する（これは、必要であれば、カラム毎に、又はアレイ幅において同時に行うことができる）。
３．ビットが「引き離す」間、待つ。
４．スイッチ２２２、２２４を開き、プロセスを終了させる。
５．差動感知増幅器によってビット電流を計測して、適正な動作を確認する。
【００５９】
図４２に示された実施形態によれば、ｐＦＥＴは、スイッチ２２２、２２４として用いることができる。この場合には、スイッチ２２２及び２２４は、メモリ感知ライン２２６、２２８に結合されたそれらのソースを有するｐＦＥＴとして実装される。別の外部的に印加された信号、すなわちＥｘｔｅｒｎａｌ-Ｉｎｊｅｃｔ-Ｇａｔｅが要求される。この信号は、Ｖ-Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔより少なくともＶｔだけ小さくされなければならず、そのウェル電圧がそのソース電圧に適合しないので、同じくｐＦＥＴの本体の影響を考慮に入れなければならない。これは、スイッチ２２２、２２４をオンにすることを要求する。ウェル自体（Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔ-ｅｎ-ｂによって駆動される）は、０Ｖ（使用可能にされた外部注入モード）からＶｄｄ（使用不可にされた外部注入モード）にスイッチが切り替えられるべきである。このスイッチングは、ｐＦＥＴのｐｎジャンクションの電圧を減少させることを要求する。そうでなければ機能停止が起こることになる。本発明の一実施形態によれば、Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔ-Ｇａｔｅが約−５ボルトに設定され、Ｖ-Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔが約−３ボルトに設定され、Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔ-ｅｎ-ｂが約０ボルトに設定される。
【００６０】
当業者であれば分かるであろう同じことを行う別の方法が利用可能である。例えば、「ＩＨＥＩトランジスタの「ソース」電圧を非常に高く設定する一方、そのドレーンを低く保つ（大地電圧又はそれより低く）ことは、同じ正味の効果をもつが、実施するのがより難しいビットである。ここでの「ソース」側は、実際には通常動作の間、トランジスタの「ドレーン」側とすることができる。
ここで図４５に移ると、図４４に示された考えのより具体的な実施が図示されている。このバージョンにおいては、スイッチ２２２及び２２４が、メモリ感知ライン２２６、２２８に結合されたそれらのソースを有するｐＦＥＴとして実施される。それらのウェルは、Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔ-ｅｎ-ｂと付されたラインに結合され、それらのゲートは、Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔ-Ｇａｔｅと付されたラインに結合され、それらのドレーンは、Ｖ-ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔと付されたラインに結合される。１つの例においては、Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔ-Ｇａｔｅラインは、約−５ボルトに設定され、Ｖ-ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔラインは、約−３ボルトに設定され、Ｅｘｔｅｒｎａｌ-Ｉｎｊｅｃｔ-ｅｎ-ｂラインは、約０ボルトに設定される。
【００６１】
（トンネル接合の配置）
本発明において考慮されるほとんどのアレイは、多くのメモリ素子の間でトンネル接合を共有する。或るトンネル接合は、メモリの残りを支持するｎ−ウェルから離れたそれらの独自のｎ−ウェルを要求する。ｎ−ウェルとｎ−ウェルとの間隔は、製造上の制約のために比較的大きくなる傾向があるので、トンネル接合を交互配置することにより、ｎ−ウェルは有効な配置を与える。この方法を用いたときには、メモリページサイズは、２列のメモリ素子の倍数である。本発明の一実施形態に係るメモリアレイにおけるトンネル接合の配置の例が、図４３に示されている。この例は、４カラム、３列、２ページメモリアレイのときのｎ−ウェルを示す。ライン２３０−２７６は、図示されるように、メインメモリｎ−ウェル２７８、２８０を対応するトンネル接合ｎ−ウェル２８２、２８４と結合する浮遊ゲートである。
【００６２】
（まとめ）
ＮＶＭ用途においては、ｐＦＥＴ浮遊ゲートトランジスタは、ｎＦＥＴを上回る幾つかの利点を有する。
１．ｐ−チャネル浮遊ゲートＭＯＳＦＥＴは、典型的なｎ−チャネル浮遊ゲートＭＯＳＦＥＴより小さい電流で電子をその浮遊ゲート上に注入することができる。従って、ｐＦＥＴベースのメモリの電荷ポンプ（消去及び書き込み動作のために用いられるＶｄｄを超える電圧を与えるために、オンチップに通常要求される回路）は、典型的には、ｎＦＥＴメモリのために設計されたものより電力消費量が少ない。
２．ｐＦＥＴにおけるＩＨＥＩは、主にチャネル熱電子を生成し、一方、ｎＦＥＴにおける等価な機構（チャネル熱電子注入又はＣＨＥＩ）は、チャネル熱正孔を生成する。熱電子は熱正孔よりゲート酸化物に与える損傷が少ないので、ｐＦＥＴは、酸化物摩損の減少と、ｎＦＥＴより良好なプログラム／消去サイクルの耐久性をもつ。
３．ｐ＋ドープゲートを備えた浮遊ゲートｐＦＥＴをトンネル抜けする電子の障壁高さは、約４．２ｅＶ（図２参照）であり、それに比べてｎ＋ドープゲートを備えたｎＦＥＴについては約３．０４ｅＶである。したがって、ｐＦＥＴにおける漏れ電流は、ｎＦＥＴにおけるものより小さく、そのためｐＦＥＴ浮遊ゲートメモリのデータ保存特性は、同じ酸化物厚さをもつｎＦＥＴ浮遊ゲートメモリより良好である。その結果、ｐＦＥＴメモリは、標準的な２ゲート酸化物ＣＭＯＳプロセス（３．３ＶのＩ／Ｏデバイスにおける）において見出される７０Å酸化物のような、より薄いゲート酸化物を用いることができ。比較により、ｎＦＥＴ浮遊ゲートトランジスタに基づくメモリは、より厚いゲート酸化物（典型的には８０Åの最小厚さ）を製造するために、付加的な処理段階を必要とする。
【００６３】
ＮＶＭ用途においては、差動メモリは、シングルエンドメモリを上回る幾つかの利点をもつ。
１．差動メモリの論理状態は、２つの浮遊ゲート上の電荷の違いによって決まる。「０」浮遊ゲート上の電子より多くの電子が「１」浮遊ゲート上に存在するときには、読み取り電流は、主に「１」ゲートをもつトランジスタを通って流れ、逆もまた同様である。したがって、論理１状態と論理０状態とを区別することができ、一方、両方の浮遊ゲートは、ｎ−ウェル電圧に対して負電荷を帯びる。この特性は、いずれの側も、その後オンにして注入することができないような高いゲート電圧をもたないことを示す。
２．電荷漏れ機構は、「１」及び「０」の両方の浮遊ゲート上に帯電させて、同じ方向に（すなわち、両方の側の漏れ電荷を、それらのゲート上に又はそれらのゲートの外に、同じ方向に）漏出させる傾向がある。差動メモリは同相分除去を有し、それは、それらの絶対電圧ではなく浮遊ゲート間の電圧差に対して敏感であることを意味する。結局、同相電荷漏れは、格納された論理状態に影響を及ぼさない。したがって、差動メモリの保存は、シングルエンドメモリより優れている。
【００６４】
３．読み取り動作は、２つの半分の差動メモリ間のより多くの導電性パスを区別する原理を使用する。メモリを読み取るときに、感知増幅器が、メモリのどのパスを通って電流が流れるかを判断するのに適切な感度をもつ限り、任意に小さいテール電流を用いることができる。したがって、ここで説明されたメモリは、より低電力のメモリ回路を可能にする。
４．２つの半分の差動メモリは、普通はチップ上で近接しているので、それらは、普通はトランジスタ特性において良好に適合する。例えば、２つの隣接する浮遊ゲートトランジスタのゲート酸化物厚さは、かなり離して配置された２つのトランジスタよりも緊密に適合する。したがって、差動メモリ設計は、シングルエンドメモリの読み取り精度に影響を及ぼすトランジスタ変動に対してあまり敏感ではない。
【００６５】
５．差動メモリは、自己参照式であり、メモリの１つの側が他方の側の参照であることを意味する。したがって、差動メモリは、シングルエンドメモリにおいては典型的な精密なオン又はオフチップ電流又は電圧参照回路に対する必要性をなくす。この自己参照特性は、図３のようにメモリにおける各素子が差動型であるかどうか、又は図１５のように多数のメモリ素子がシングルハーフメモリ素子を共有するかどうかを保持する。
６．差動メモリは自己参照式であるので、優れた同相分除去を有する。同相分除去は、シングルエンドメモリよりも、電源供給装置及び温度変動への良好な耐性をもつ差動メモリを与える。
７．差動ＮＶＭ素子は、ＣＭＯＳ設計においては周知であるＳＲＡＭ素子と同様の差動出力である。したがって、差動ＮＶＭ素子は、ＳＲＡＭ設計においては一般的な超高速感知増幅器及びビットライン事前帯電技術（及び当業者には周知であり、この開示の重複を避けるためにここではさらには説明されない）を用いることができる。その結果は、差動ＮＶＭ素子が、シングルエンドメモリ素子より低い電力消費でより高速の読み取りを可能にすることである。
【００６６】
まとめると、ｐＦＥＴ浮遊ゲートトランジスタに基づく差動メモリは、シングルエンドメモリ、ｎＦＥＴメモリ、及び差動ｎＦＥＴメモリを上回る多くの利点を有する。それらは、論理ＣＭＯＳにおける低電力、高速、及び高信頼度のＮＶＭを可能にする。
本発明の実施形態及び用途が示され説明されてきたが、ここでの発明概念から逸脱することなく、本開示の利点をもつ前述したよりかなり多くの修正が可能であることが当業者には明らかであろう。
例えば、本発明の態様は、単一ウェル単一ポリプロセスにおいて実施することができるが、低電圧プロセス（例えば＜＝３ボルト）にて良好に機能し、本発明は、それに限定されるものではなく、多数のポリシリコン層、多数のウェルをサポートするプロセス及び／又はより高電圧（又は低電圧）のデバイスにおいて実施することができることに留意されたい。
【００６７】
さらに、ここで用いられるｎ−ウェルの概念は、従来のｎ−ウェルデバイスだけでなく、ＮＬＤＤ（Ｎ型の軽くドープされたドレーン）デバイスその他の軽くドープされたデバイス、又は信頼できるデバイスのゲート−ドレーン及びドレーン−ソース電圧を増加させて、事実上この点において従来のｎ−ウェルデバイスと同様に振舞う分離された構造体を包含するように意図されている。基板の上の薄膜に、等価な薄膜構造体を実装することもできる。
本発明の一実施形態においては、電流シンクデバイスを、前述の電流源デバイスの代用として全体的に又は部分的に用いることができる。
本発明の別の実施形態においては、前述の選択トランジスタＳ０、Ｓ１、Ｓ２等を、一般に、必要であればｐＦＥＴではなくｎＦＥＴに実装することができる。
【００６８】
最後に、浮遊ゲート上の電荷は、注意深くかつ正確に書き込まれるので、当該技術分野では公知のより高分解能の読出し回路に結合されて、１つのメモリ素子当り１より多いデジタルビットを格納する構造体を用いることができる。ここで開示されたメモリにおいては、例えば、図１５のメモリを用いて、４つの異なるレベルの電荷を格納するのが簡単であろう。電荷値１／２を格納する単一参照ハーフ対ＦＧ０の代わりに、３つの参照ハーフ対ＦＧ０-Ａ、ＦＧ０-Ｂ、及びＦＧ０-Ｃが存在し、それぞれ値１／４、１／２及び３／４を格納する。読出しの間に、感知増幅器は、１つの浮遊ゲートに格納された値、例えばＦＧ１を、ＦＧ０-Ａ、ＦＧ０-Ｂ、及びＦＧ０-Ｃと比較する。ＦＧ１に格納された値がＦＧ０-Ａに格納された値より小さい場合には、ＦＧ１はゼロを格納する。ＦＧ１の値がＦＧ０-Ａより大きいがＦＧ０-Ｂより小さい場合には、ＦＧ１は１を格納する。ＦＧ１の値がＦＧ０-Ｂより大きいがＦＧ０-Ｃより小さい場合には、ＦＧ１は２を格納する。ＦＧ１の値がＦＧ０-Ｃより大きい場合には、ＦＧ１は３を格納する。４つの識別可能な電荷値を格納することによって、各々のハーフ素子は２ビットの情報を保持する。この手法は、書き込み、保存及び読み取りプロセスの正確さによってのみ制限される１つのメモリ素子当り３又はそれ以上のビットを格納することへと明らかに広げることができる。したがって、本発明は、特許請求の範囲の請求項の精神以外に制約されるものではない。
【図面の簡単な説明】
【００６９】
【図１Ａ】図１Ｂの浮遊ゲートＭＯＳＦＥＴのドレーン電流ｖｓ．制御ゲート−ソース電圧のプロットである。
【図２Ａ】本発明の実施形態に係るデバイスの断面立面図である。
【図２Ｂ】図２ＡのデバイスのＭＯＳエネルギーバンド図である。
【図３】本発明の一実施形態に係るメモリの電気的概略図である。ｐＦＥＴ  Ｍ２は、信号「バイアス」により差動対バイアス電流を設定するために用いられ、浮遊ゲートｐＦＥＴ  Ｍ０及びＭ１は、記憶装置として働く。短絡されたｐＦＥＴ  Ｔ０及びＴ１は、浮遊ゲートから電荷を除去するために用いられ、及び／又は制御ゲートとして働く。或いは、Ｔ０及びＴ１は、当業者には明らかであるように、短絡されたｎＦＥＴに実装することができる。
【図４】注入効率ｖｓ．ゲート−ドレーン電圧のプロットであり、注入効率は、ゲート電流をソース電流で割ったものとして定められる。
【図５Ａ】トンネル接合なしの差動メモリからなる、本発明の別の実施形態に係るメモリの電気的概略図である。浮遊ゲートは、当業者には周知のＵＶ光又は他の技術を用いて消去することができ、メモリは、注入を用いてワンタイムプログラムすることができる。
【図５Ｂ】図５Ａの回路の別の実施形態に係るメモリの電気的概略図である。
【図６Ａ】メモリのどの側が本発明の実施形態に係る注入を受けるかを決めるための選択トランジスタを有する差動メモリの電気的概略図である。
【図６Ｂ】図６Ａのメモリの別の実施形態に係るメモリであって、本発明の実施形態に係る列選択スイッチを含むメモリの電気的概略図である。
【図７】この場合は本発明の実施形態に係るｎＦＥＴに実装された選択トランジスタ（Ｓ０、Ｓ１）（ここでは時に「直列選択スイッチ」とも呼ばれる）を有する、ｐＦＥＴ電流源に結合された差動メモリ回路の電気的概略図である。
【図８】電流が、本発明の実施形態に係る浮遊ゲート注入トランジスタのドレーンにおいて制御される、差動メモリ回路の電気的概略図である。２つの別個の電流制御が存在するので、注入は、Ｍ０及びＭ１において別々に制御することができる。
【図９】図８の差動メモリ回路の本発明の別の実施形態に係るバージョンの電気的概略図である。このバージョンにおいては、ノードバイアス０か又はノードバイアス１のいずれかに正のバイアス電圧を印加し、他方のノードに０Ｖを印加することによって、メモリに書き込まれることになる。
【図１０】各浮遊ゲートに関連するｐＦＥＴ読み取りトランジスタを含む本発明の実施形態に係るメモリ回路の電気的概略図である。
【図１１】図１０と同様であるが、差動感知増幅器から個々のメモリ域を選択的に分離するために列選択トランジスタ（Ｍ０、Ｍ１）を含む、本発明の実施形態に係るメモリ回路の電気的概略図である。
【図１２】本発明の一実施形態に係る図１１のボックス１２に収容された回路の別の部分の電気的概略図である。
【図１３】二方向トンネリングを実装する本発明の実施形態の電気的概略図である。
【図１４】図１３の回路に基づく本発明の別の実施形態の電気的概略図である。このバージョンにおいては、メモリは、電子注入によって書き込まれ、ｐＦＥＴ読み取りトランジスタは、各浮遊ゲートに関連する。容量的に結合された制御ゲート入力ノードは、ここで提示されるマージン読み取り及び書き込み外乱緩和処理を容易にする。
【図１５】差動メモリ域の半分が、メモリアレイ列の全てのメモリ域によって共有される、本発明の実施形態の電気的概略図である。この実施形態は、差動メモリのメモリバンクに特に有用である。
【図１６】一対の浮遊ゲートトランジスタ（Ｍ２、Ｍ３）を付加してトンネリング・プロセスの終了を監視することによって図１４のバージョンを修正した本発明の実施形態の電気的概略図である。
【図１７】トンネリングの間にメモリに少量の注入を思慮深く適用して、メモリの浮遊ゲートのオーバー・トンネリングを防止するために帰還を用いる、本発明の実施形態の電気的概略図である。
【図１８】図１７のメモリの簡素化を示す、本発明の実施形態の電気的概略図である。Ｒｅａｄ-ｎｏｔ信号は、読み取りモードのためにメモリを構成するのに用いられる。
【図１９】メモリ電流を注入トランジスタのドレーン側で制御できることを示す、本発明の実施形態の電気的概略図である。
【図２０】メモリ電流を注入トランジスタのドレーン側で制御できることを示す、本発明の実施形態の電気的概略図である。この実施形態は、書き込み及び読み取り電流を制御する明示的ｎＦＥＴ電流シンクＭ０を有する。
【図２１】本発明の一実施形態に係るｐＦＥＴトンネル接合デバイスの配置図である。
【図２２】図２１の線２２−２２に沿って見た断面図である。
【図２３】本発明の一実施形態に係るｎ−ウェルバルクｎＦＥＴトンネル接合デバイスの配置図である。
【図２４】本発明の一実施形態に係るＭＯＳＣＡＰ型トンネル接合デバイスの断面図である。
【図２５】本発明の一実施形態に係る差動メモリの電気的概略図である。
【図２６】本発明の別の実施形態に係る別の差動メモリの電気的概略図である。
【図２７】さらに別の差動メモリの電気的概略図である。
【図２８】異なる側に別個に書き込むことができる差動メモリの電気的概略図である。
【図２９】別の代替的な差動メモリの電気的概略図である。
【図３０】別の代替的な差動メモリの電気的概略図である。
【図３１】別の代替的な差動メモリの電気的概略図である。
【図３２】別の代替的な差動メモリの電気的概略図である。
【図３３】別の代替的な差動メモリの電気的概略図である。
【図３４】マージン読み取りの第１の方法を示すために用いられる別の代替的な差動メモリの電気的概略図である。
【図３５】マージン読み取りの第２の方法を示すために用いられる別の代替的な差動メモリの電気的概略図である。
【図３６】本発明によって検討されるのと同様のメモリの書き込み電流及び書き込み外乱電流ｖｓ．書き込み電圧のプロットである。
【図３７】書き込み外乱を減少させるように設計された修正されたメモリの電気的概略図である。
【図３８】種々の形式の差動メモリを備えた差動メモリアレイの別の実装である。
【図３９】種々の形式の差動メモリを備えた差動メモリアレイの別の実装である。
【図４０】種々の形式の差動メモリを備えた差動メモリアレイの別の実装である。
【図４１】そうでなければ浮遊ゲート上への電子の注入を妨げる、比較的高い浮遊ゲート電圧をもつように製造された、引き離されたメモリに用いられる外部注入回路の別の実施である。
【図４２】そうでなければ浮遊ゲート上への電子の注入を防止する、比較的高い浮遊ゲート電圧で製造された、引き離されたメモリに用いられる外部注入回路の別の実施である。
【図４３】本発明の一実施形態に係るメモリアレイの配置の概略図である。
【図４４】本発明の実施形態に係る書き込み回路例の電気的概略図である。
【図４５】従来技術に係る差動感知増幅器回路例の電気的概略図である。
【図４６】従来技術に係るＵＶ消去可能なウィンドウ付きメモリデバイスの断面立面図である。
【図１Ａ】
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【図２Ａ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８Ａ】
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【図３８Ｂ】
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【図３９Ａ】
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【図３９Ｂ】
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【図４０Ａ】
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【図４０Ｂ】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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