(57)【要約】オフセットＭＲＡＭ装置（１１０）の製造方法は、オフセット導電路（１５８）および磁気メモリセル（１６０）を形成するために磁性スタック層をパターニングすることのために、あるいは磁気メモリセルおよび導電路のためのトレンチ（１７０）を露出するためのビア（１６８）を形成するために絶縁層をパターニングすることのために、あるいはその両者をパターニングすることのために、シングル・エッチングプロセスを使用して、２つのレジスト層を利用することを含む。
2005526389.tif 000002
【特許請求の範囲】
【請求項１】
抵抗型半導体記憶装置の製造方法であって、
複数の第１の導電路を形成する工程と、
該複数の第１の導電路の上に第１の絶縁層を堆積する工程と、
少なくとも該複数の第１の導電路の一部を露出するために、ビアを伴って該第１の絶縁層をパターニングする工程と、
該第１の絶縁層および露出された第１の導電路の上に磁性スタック層を堆積する工程と、
磁気メモリセル、および該露出された第１の導電路を該磁気メモリセルに結合させるために適合したオフセット導電路を形成するために、該磁性スタック層をパターニングする工程と、
該磁気メモリセルおよびオフセット導電路の上に第２の絶縁層を堆積する工程と、
該第２の絶縁層内に、少なくとも磁気メモリセルの一部を露出するためのビアを形成し、かつ該導電路のためのトレンチを形成する工程と、
該第２の絶縁層内の該ビアおよび該トレンチを導電性材料によって埋め込む工程と、を含有し、
ここで、磁気メモリセルおよびオフセット導電路を形成するために該磁性スタック層をパターニングする工程、ならびに該第２の絶縁層内に、少なくとも磁気メモリセルの一部を露出するためのビアを形成し、かつ導電路のためのトレンチを形成する工程のうちの少なくとも１つは、シングル・エッチングプロセスを含む、抵抗型半導体記憶装置の製造方法。
【請求項２】
磁気メモリセルおよびオフセット導電路を形成するために、前記磁性スタック層をパターニングする工程は、
前記磁性スタック層の上に第１のレジストを堆積する工程と、
該第１のレジストをパターニングおよび現像する工程と、
該第１のレジストの一部を除去する工程と、
該磁性スタック層および第１のレジストの上に第２のレジストを堆積する工程と、
該第２のレジストをパターニングする工程と、
該磁性スタック層をシングル・エッチングプロセスにおいてエッチングする工程とを含む、請求項１に記載の方法。
【請求項３】
前記第１のレジストはネガティブレジストを構成し、前記第２のレジストはポジティブレジストを構成する、請求項２に記載の方法。
【請求項４】
前記第２の絶縁層内に、少なくとも前記磁気メモリセルの一部を露出するためのビアを形成し、かつ導電路のためのトレンチを形成する工程は、
該第２の絶縁層の上に第３のレジストを堆積する工程と、
該第３のレジストをパターニングおよび現像する工程と、
該第３のレジストの一部を除去する工程と、
該第２の絶縁層および該第３のレジストの上に第４のレジストを堆積する工程と、
該第４のレジストをパターニングする工程と、
該第２の絶縁層をシングル・エッチングプロセスにおいてエッチングする工程とを含む、請求項２に記載の方法。
【請求項５】
前記第３のレジストはネガティブレジストを構成し、前記第４のレジストはポジティブレジストを構成する、請求項４に記載の方法。
【請求項６】
第３の絶縁層をエッチングする工程は、反応性イオンエッチング（ＲＩＥ）プロセス使用することを含む、請求項４に記載の方法。
【請求項７】
前記複数の第１の導電路を形成する工程は、第３の絶縁層の内部に該第１の導電路を形成することを含む、請求項１に記載の方法。
【請求項８】
ビアを伴って前記第１の絶縁層をパターニングする工程は、反応性イオンエッチング（ＲＩＥ）プロセスを含む、請求項１に記載の方法。
【請求項９】
ビアを伴って前記第１の絶縁層をパターニングする工程は、
前記第１の絶縁層の上にハードマスクを堆積する工程と、
該ハードマスクの表面を研磨する工程と、
該ハードマスクの表面をパターニングする工程と、
該パターンを該ハードマスクから該第１の絶縁層に転写する工程とを含む、請求項１に記載の方法。
【請求項１０】
前記抵抗型半導体記憶装置は、オフセット磁気ランダムアクセスメモリ（ＭＲＡＭ）装置を含む、請求項１に記載の方法。
【請求項１１】
前記第２の絶縁層内に、少なくとも前記磁気メモリセルの一部と結合するためのビアと、および導電路のためのトレンチとを形成する工程は、
前記第２の絶縁層の上に第１のレジストを堆積する工程と、
該第１のレジストをパターニングおよび現像する工程と、
該第１のレジストの一部を除去する工程と、
該第２の絶縁層および該第１のレジストの上に第２のレジストを堆積する工程と、
該第２のレジストをパターニングする工程と、
該第２の絶縁層をシングル・エッチングプロセスにおいてエッチングする工程とを含む、請求項１に記載の方法。
【請求項１２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）装置の製造方法であって、
ワークピースを提供する工程と、
該ワークピースの上に第１の絶縁層を堆積する工程と、
複数の第１の導電路を該第１の絶縁層内に形成する工程と、
該複数の第１の導電路の上に第２の絶縁層を堆積する工程と、
少なくとも該複数の第１の導電路の一部を露出するために、ビアを伴って該第２の絶縁層をパターニングする工程と、
該第２の絶縁層および露出された第１の導電路の上に磁性スタック層を堆積する工程と、
該磁性スタック層の上に第１のレジストを堆積する工程と、
該第１のレジストをパターニングおよび現像する工程と、
該第１のレジストの一部を除去する工程と、
該磁性スタック層および該第１のレジストの上に第２のレジストを堆積する工程と、
該第２のレジストをパターニングする工程と、
磁気メモリセルと、および該露出された第１の導電路を該磁気メモリセルに結合させるために適合したオフセット導電路とを形成するために、該磁性スタック層をシングル・エッチングプロセスにおいて、エッチングする工程と
該磁気メモリセルおよびオフセット導電路の上に第３の絶縁層を堆積する工程と、
該第３の絶縁層内に、少なくとも該磁気メモリセルの一部を露出するためのビアを形成し、かつ導電路のためのトレンチを形成する工程と、
該第３の絶縁層内の該ビアおよび該トレンチを導電性材料によって埋め込む工程と、を含有する、磁気ランダムアクセスメモリ（ＭＲＡＭ）装置の製造方法。
【請求項１３】
前記第１のレジストはネガティブレジストを含み、前記第２のレジストはポジティブレジストを含む、請求項１２に記載の方法。
【請求項１４】
前記第２の絶縁層内に、少なくとも前記磁気メモリセルの一部を露出するためのビアを形成し、かつ導電路のためのトレンチを形成する工程は、
前記第３の絶縁層の上に第３のレジストを堆積する工程と、
該第３のレジストをパターニングおよび現像する工程と、
該第３のレジストの一部を除去する工程と、
該第３の絶縁層および該第３のレジストの上に第４のレジストを堆積する工程と、
該第４のレジストをパターニングする工程と、
該第３の絶縁層をシングル・エッチングプロセスにおいてエッチングする工程とを含む、請求項１２に記載の方法。
【請求項１５】
前記第３のレジストはネガティブレジストを含み、前記第４のレジストはポジティブレジストを含む、請求項１４に記載の方法。
【請求項１６】
前記第３の絶縁層をエッチングする工程は、反応性イオンエッチング（ＲＩＥ）プロセスを使用することを含む、請求項１４に記載の方法。
【請求項１７】
磁気ランダムアクセスメモリ（ＭＲＡＭ）装置の製造方法であって、
ワークピースを提供する工程と、
該ワークピースの上に第１の絶縁層を堆積する工程と、
複数の第１の導電路を該第１の絶縁層内に形成する工程と、
該複数の第１の導電路の上に第２の絶縁層を堆積する工程と、
少なくとも該複数の第１の導電路の一部を露出するために、ビアを伴って該第２の絶縁層をパターニングする工程と、
第２の絶縁層および露出された第１の導電路の上に磁性スタック層を堆積する工程と、
磁気メモリセルと、および該露出された第１の導電路を該磁気メモリセルに結合させるために適合したオフセット導電路とを形成するために、該磁性スタック層をパターニングする工程と、
該磁気メモリセルおよびオフセット導電路の上に第３の絶縁層を堆積する工程と、
該第３の絶縁層の上に第１のレジストを堆積する工程と、
該第１のレジストをパターニングおよび現像する工程と、
該第１のレジストの一部を除去する工程と、
該第３の絶縁層および該第１のレジストの上に第２のレジストを堆積する工程と、
該第２のレジストをパターニングする工程と、
少なくとも該磁気メモリセルの一部を露出するためのビアを形成するために、該第３の絶縁層をシングル・エッチングプロセスにおいてエッチングし、かつ該第３の絶縁層内に導電路のためのトレンチを形成する工程と、
該第３の絶縁層内の該ビアおよびトレンチを導電性材料によって埋め込む工程と、
を含有する、磁気ランダムアクセスメモリ（ＭＲＡＭ）装置の製造方法。
【請求項１８】
前記第１のレジストはネガティブレジストを含み、前記第２のレジストはポジティブレジストを含む、請求項１７に記載の方法。
【請求項１９】
前記第３の絶縁層をエッチングする工程は、反応性イオンエッチング（ＲＩＥ）プロセスを使用することを含む、請求項１８に記載の方法。
【請求項２０】
磁気メモリセルおよびオフセット導電路を形成するために前記磁性スタック層をパターニングする工程は、
該磁性スタック層の上に第３のレジストを堆積する工程と、
該第３のレジストをパターニングおよび現像する工程と、
該第３のレジストの一部を除去する工程と、
該磁性スタック層および該第３のレジストの上に第４のレジストを堆積する工程と、
該第４のレジストをパターニングする工程と、
該磁性スタック層を、シングル・エッチングプロセスにおいてエッチングする工程とを含む、請求項１７に記載の方法。
【請求項２１】
前記第３のレジストはネガティブレジストを含み、前記第４のレジストはポジティブレジストを含む、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体装置の製造に関し、より詳しくは磁気ランダムアクセスメモリ（ＭＲＡＭ）の製造に関する。
【背景技術】
【０００２】
半導体は、例えばラジオ、テレビ、携帯電話、およびパーソナルコンピュータ等の電子応用機器用の集積回路内において使用されている。半導体装置の１つのタイプは、情報を貯蔵するために電荷を使用するダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびフラッシュメモリのような半導体記憶装置である。
【０００３】
記憶装置の最近の開発は、半導体技術と磁気学とを結合するスピン電子工学を含む。電荷に代えて電子のスピンが、「１」あるいは「０」の存在を示すために使用される。そのようなスピン電子装置の１つは、磁気ランダムアクセスメモリ（ＭＲＡＭ）である。ＭＲＡＭは、互いに直角を成すように異なる金属層において配置され、その間に磁性スタック（ｍａｇｎｅｔｉｃ  ｓｔａｃｋ）を挟む導電路を含む。導電路が交差する位置は交差点（ｃｒｏｓｓ−ｐｏｉｎｔ）と呼ばれる。導電路の１つを流れる電流はその導電路の周囲に磁界を生成し、磁気極性を電線あるいは導電路に沿った所定の方向に方向付ける。他の導電路に流れる電流は磁界を誘導し、また部分的に磁気極性を回転することができる。「０」あるいは「１」として表現されるデジタル情報は、磁気モーメントの配列に貯蔵可能である。磁性部分の抵抗は、磁気モーメントの配列に依存する。貯蔵状態は、素子の抵抗状態の検出によって該素子から読み出される。メモリセルは、導電路とクロスポイントとを行および列を有するマトリックス構造内に配置することによって構成される。
【０００４】
ＤＲＡＭのような従来の半導体記憶装置と比較したＭＲＡＭの利点は、ＭＲＡＭが不揮発性であることにある。例えば、ＭＲＡＭを利用するパーソナルコンピュータ（ＰＣ）は、ＤＲＡＭを使用する従来のＰＣのような長い「立ち上げ」時間を有しないであろう。また、ＭＲＡＭは電力供給の必要がなく、また格納されたデータを「記憶（ｒｅｍｅｍｂｅｒｉｎｇ）」する能力を有する。
【０００５】
クロスポイントＭＲＡＭ装置内において、磁気メモリセルは２層の金属配線層間に配置される。磁性スタックの底部は下位の書き込み層と電気的に接続し、一方、磁性スタックの上端部は上位の書き込み層と電気的に接続する。他のＭＲＡＭ設計は、オフセットＭＲＡＭ装置を構成する。
【０００６】
オフセットＭＲＡＭにおいては、読出し線および書き込み線を含む導電路は、同一のメタライズ層内に配置される。読出し線は各磁気メモリセルに接続される。書き込み線は磁気メモリセルと直接に接続されず、代って、磁気メモリセルのための磁界が書き込み線を流れる電流によって誘導される。書き込み線は、磁気メモリセルの磁気スピンの方向に影響を与えるために、磁気メモリセルの近くに配置され、そのようにしてセルへの書き込みが行われる。
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明の好ましい実施形態は、磁気スタック層あるいは絶縁層、あるいはその両者をパターニングするためにダブルレジスト層を使用してプロセス工程を低減することによって、ＭＲＡＭオフセット磁気メモリセルの製造方法としての技術的な有利性を達成する。
【０００８】
１つの実施形態においては、抵抗型半導体記憶装置の製造方法が開示される。該方法は、複数の第１の導電路を形成する工程と、複数の第１の導電路の上に第１の絶縁層を堆積する工程と、少なくとも複数の第１の導電路の一部を露出するために、ビアを伴って第１の絶縁層をパターニングする工程と、第１の絶縁層および露出された第１の導電路の上に磁性スタック層を堆積する工程とを含む。磁性スタック層は、磁気メモリセル、および露出された第１の導電路を磁気メモリセルに結合させるために適合したオフセット導電路を形成するために、パターニングされる。第２の絶縁層が、磁気メモリセルおよびオフセット導電路の上に堆積される。第２の絶縁層内に、ビアが少なくとも磁気メモリセルの一部を露出するために形成され、また導電路のためのトレンチが形成される。該方法は、第２の絶縁層内の該ビアおよび該トレンチを導電性材料によって埋め込む工程を含む。磁気メモリセルおよびオフセット導電路を形成するために磁性スタック層をパターニングする工程、ならびに第２の絶縁層内に、少なくとも磁気メモリセルの一部を露出するためのビアを形成し、かつ導電路のためのトレンチを形成する工程のうちの少なくとも１つは、シングル・エッチングプロセスを含む。
【０００９】
他の実施形態においては、磁気ランダムアクセスメモリ（ＭＲＡＭ）装置の製造方法は、ワークピースを提供する工程と、ワークピースの上に第１の絶縁層を堆積する工程と、複数の第１の導電路を第１の絶縁層内に形成する工程と、複数の第１の導電路の上に第２の絶縁層を堆積する工程とを含む。該方法は、少なくとも複数の第１の導電路の一部を露出するために、ビアを伴って第２の絶縁層をパターニングする工程と、第２の絶縁層および露出された第１の導電路の上に磁性スタック層を堆積する工程と、磁性スタック層の上に第１のレジストを堆積する工程と、第１のレジストをパターニングおよび現像する工程とを含む。第１のレジストの一部は除去され、第２のレジストが磁性スタック層および第１のレジストの上に堆積される。第２のレジストはパターニングされ、磁性スタック層は、磁気メモリセルと、および露出された第１の導電路を該磁気メモリセルに結合させるために適合したオフセット導電路とを形成するために、シングル・エッチングプロセスにおいて、エッチングされる。該方法は、磁気メモリセルおよびオフセット導電路の上に第３の絶縁層を堆積する工程と、第３の絶縁層内に、少なくとも磁気メモリセルの一部を露出するためのビアを形成し、かつ導電路のためのトレンチを形成する工程と、第３の絶縁層内のビアおよびトレンチを導電性材料によって埋め込む工程とを含む。
【００１０】
他の実施形態においては、磁気ランダムアクセスメモリ（ＭＲＡＭ）装置の製造方法は、ワークピースを提供する工程と、ワークピースの上に第１の絶縁層を堆積する工程と、複数の第１の導電路を第１の絶縁層内に形成する工程と、複数の第１の導電路の上に第２の絶縁層を堆積する工程とを含む。該方法は、少なくとも該複数の第１の導電路の一部を露出するために、ビアを伴って第２の絶縁層をパターニングする工程と、第２の絶縁層および露出された第１の導電路の上に磁性スタック層を堆積する工程とを含む。磁性スタック層は、磁気メモリセルと、および露出された第１の導電路を該磁気メモリセルに結合させるために適合したオフセット導電路とを形成するために、パターニングされる。第３の絶縁層が、磁気メモリセルおよびオフセット導電路の上に堆積され、第１のレジストが第３の絶縁層の上に堆積され、そして、第１のレジストはパターニングおよび現像される。該方法は、第１のレジストの一部を除去する工程と、第３の絶縁層および該第１のレジストの上に第２のレジストを堆積する工程と、第２のレジストをパターニングする工程とを含む。第３の絶縁層は、少なくとも磁気メモリセルの一部を露出するためのビアを形成するために、かつ第３の絶縁層内に導電路のためのトレンチを形成するために、シングル・エッチングプロセスにおいてエッチングされる。第３の絶縁層内のビアおよびトレンチは、導電性材料によって埋め込まれる。
【００１１】
本発明の実施形態の利点は、オフセットＭＲＡＭ装置を製造するために要求されるプロセス工程数を低減することを含む。
【００１２】
本発明の上記特徴は、添付図面を参照した以下の記載によって、より明確に理解されよう。
【００１３】
指示がない限り、異なる図面における同一の数字および記号は同一の部材を表す。図面は関連する局面を明確に示すために描かれたものであり、必ずしも一定の尺度で描かれたものではない。
【発明を実施するための最良の形態】
【００１４】
本発明の好ましい実施形態が記載され、続いてその利点が論じられる。
【００１５】
図１〜図１１は、本発明の実施形態に従う様々な製造工程におけるオフセットＭＲＡＭ装置の断面図を示す。図１は、ワークピース１３０を含む半導体ウエーハ１１０を示す。ワークピース１３０は、例えば、絶縁層によって被覆されたシリコンあるいは他の半導体材料からなる半導体基板を含み得る。ワークピース１３０は、また、前工程（ＦＥＯＬ）において形成された図示されない他の能動部品あるいは回路を含み得る。ワークピース１３０は、例えば単結晶シリコン上の酸化シリコンを含み得る。ワークピース１３０は、他の導電層、あるいは例えばトランジスタ、ダイオード等の半導体素子を含み得る。例えば、ＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、あるいはＳｉＣ等の化合物半導体が、シリコンに代えて使用され得る。
【００１６】
図示されない任意の薄いキャップ層がワークピース１３０の上に形成され得る。キャップ層は、第１の導電路１４０に使用される金属がワークピース１３０内に拡散することを防止するために適する薄い保護材料層を含み得る。例えば、第１の導電路１４０材料に銅を使用する際に、キャップ層を使用しない場合、銅は上下に位置する誘電体に拡散する傾向を有する。銅は酸化しやすいため、第１の導電路１４０が銅を含む場合、キャップ層は、第１の導電路１４０の酸化を避けるために、好ましくは酸化物以外の材料を含む。キャップ層は、例えば、ＳｉｘＮｙのような窒化物を含み得る。ここでｘおよびｙは、例えば１以上の整数である。
【００１７】
第１の絶縁層１３４が、ワークピースの上、あるいはキャップ層の上に堆積される。第１の絶縁層１３４は、好ましくは層間絶縁膜（ＩＬＤ）であり、例えばウエーハ第１層間絶縁膜である。第１の絶縁層１３４は、好ましくは酸化シリコン（ＳｉＯ２）を含み、あるいは例えば低誘電率材料のような他の誘電体を含み得る。
【００１８】
第１の絶縁層１３４は、例えば、好ましくはダマシンプロセスにおいて第１の導電路１４０を形成するためにパターニングされ、エッチングされ、かつ導電材料によって埋め込まれる。例えば、パターニングおよび埋め込みプロセスは、好ましくはシングルダマシンを含む。第１の導電路１４０が形成される場所にトレンチを形成するために、第１の絶縁層１３４はリソグラフィ的にパターニングされ、反応性イオンエッチング（ＲＩＥ）によってエッチングされ得る。トレンチは、例えば、０．２  ｍの幅、および０．６  ｍの深さであり得る。
【００１９】
使用される導電材料に応じて、導電路１４０は任意のライナー（図示されず）を含み得る。例えば、第１の導電路１４０が銅を含む場合、ライナーは、好ましくは、トレンチの側壁を含めトレンチ内のウエーハ表面上に堆積される銅ライナー、および銅ライナー上に形成され、導電材料の堆積の改善に適するシード層を含み得る。好ましくは、例えば銅を含む導電材料が、ウエーハ１１０上およびトレンチ内部に堆積される。第１の導電路１４０は、最少ピッチ線（例えば、最少特徴寸法を有する）、あるいはより大きいピッチ線を含み得る。
【００２０】
第１の導電路１４０は、銅のような金属を含み得る。第１の導電路１４０は、他に、例えば物理気相成長（ＰＶＤ）あるいは化学気相成長（ＣＶＤ）によって堆積される、Ａｌ、ＴｉＮ、Ｔｉ、Ｗ、これらの組み合わせのような他の導電材料、あるいはその他の導電材料を含み得る。ＭＲＡＭ内の導電路１４０は、好ましくは銅を含む。銅は、その改善された導電性の理由により、優れた導電性および微細導電路への使用性にとって望ましい。銅のエッチングは困難であるため、銅を含む導電路１４０の形成のために、好ましくはダマシンプロセスが使用される。第１の導電路１４０は、例えばＭ１あるいはＭ２メタライズ層の一部であり得る。
【００２１】
図１に示されるように、ウエーハ１１０は、ウエーハ１１０の上端から余分の導電材料を除去して第１の導電路１４０を形成するために、化学機械的研磨（ＣＭＰ）によって研磨される。第１の導電路１４０は、オフセットＭＲＡＭ導電路１４０のパターンと一致した読出し線１４０ａおよび書き込み線１４０ｂを含む。図示されるように、各読出し線１４０ａは、書き込み線１４０ｂによって隣の読出し線１４０から分離され得る。
【００２２】
図２に示されるように、第２の絶縁層１３６が、第１の絶縁層１３４および第１の導電路１４０の上に堆積される。第２の絶縁層１３６は、好ましくは第１の絶縁層１３４より薄く、例えば３０ｎｍ〜２００ｎｍの間の厚さを有し得る。第２の絶縁層１３６は、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）によって堆積される窒化シリコンのような絶縁物を含み得る。あるいは、他の絶縁材料も第２の絶縁層１３６の材料に使用され得る。
【００２３】
図３に示されるように、第２の絶縁層１３６は、下位の読出し線１４０ａに接続するためのビアおよび開口を形成するために、リソグラフィプロセスを用いてパターニングされる。パターンを第２の絶縁層１３６に転写するために、例えば反応性イオンエッチング（ＲＩＥ）が使用され得る。
【００２４】
あるいは、下位の読出し線１４０ａに接続するためのビアおよび開口を形成するために、リソグラフィプロセスの前に、金属ハードマスク（図示されず）が第２の絶縁層１３６の上に堆積され得る。ＣＰＭ研磨がハードマスクの研磨に使用され得、次にハードマスクの表面がリソグラフィを用いてパターニングされ得る。ハードマスクは、例えば、物理気相成長（ＰＶＤ）によって堆積されるＴａＮ、Ｔａ、ＴｉＮ、あるいはＷを含み得る。パターンはＲＩＥによってハードマスクに転写され得、レジストは除去される。次に、ハードマスクパターンは、例えばＲＩＥを用いて第２の絶縁層１３６に転写され、そしてハードマスクは除去される。
【００２５】
次に、図４に示されるように、磁気スタック材料１４２層が読出し線１４０ａおよび第２の絶縁層１３６の上に堆積あるいは形成される。磁気スタック材料１４２は第１の磁気層を含み、第１の磁気層は、例えば、ＰｔＭｎ、ＣｏＦｅ、Ｒｕ、ＮｉＦｅ、Ｎｉ、Ｃｏ、および/またはこれらの化学元素の様々な比率を用いたこれらの組み合わせのような材料からなる複数の層を含む。磁気スタック材料１４２は、例えば、第１の磁気層の上に堆積された酸化アルミニウム（Ａｌ２Ｏ３）を含む誘電体層を有する。磁気スタック材料１４２は、また、誘電体層の上に堆積された第２の磁気層を含む。第２の磁気層は、第１の磁気層と同様な材料を用いた同様な多層構造を有する。磁気スタックの様々な材料の層は、例えばＰＶＤによって堆積され得る。
【００２６】
次に、本発明の実施形態に従って、ネガティブおよびポジティブのフォトレジストを用いた２つのレベルのリソグラフィが、磁気スタック材料のパターニングのために使用され、同時に、オフセット導電路１５８および磁気メモリセル１６０を形成するための磁気スタック材料１４２のエッチングのために使用される（図６参照）。図５に示されるように、第１のレジスト１５０が磁気スタック材料層１４２の上に堆積される。第１のレジスト１５０は、好ましくは、例えば有機ポリマーを含む。第１のレジスト１５０は、好ましくはネガティブレジスト含み、後にＭＲＡＭ装置の磁気メモリセル２を形成する磁気スタック材料層１４２の領域を分離するために使用される。特に、第１のレジスト１５０のパターンは、読出し線１４０ａに通じるオフセット導電路１５８の形状を形成する。
【００２７】
第１のレジスト１５０は現像され、第１のレジスト１５０の現像されなかった部分は除去される。好ましくはポジティブレジストを含む第２のレジスト１５２が、ウエーハ１００の上に堆積される。第２のレジスト１５２は、例えばトンネル接合マスクを用いて、リソグラフィ的にパターニングされる。第２のレジスト１５２のパターンは、磁気メモリセル１６０の形状を形成する。
【００２８】
図６に示されるように、例えばＲＩＥあるいはイオンミリングのようなシングル金属エッチングプロセスは、磁気メモリセル１６０と、読出し線１４０ａに通じるオフセット導電路１５８とを形成するために、第１および第２のレジスト１５０／１５２の両パターンを磁気スタック材料層１４２に同時に転写するために使用される。例えば、金属エッチングプロセスは磁気スタック材料層１４２を貫通してエッチングし、一方、トンネル接合パターンは磁気スタック材料層１４２の一部をエッチングし、かつ磁気スタック材料層１４２の下方の第２の絶縁層１３６上で止まる。
【００２９】
本発明の実施形態による、磁気スタック層１４２をパターニングするための、一方のレジスト１５０はネガティブレジストであり他方のレジスト１５２はポジティブレジストであるダブルレジスト１５０／１５２の使用は、有利である。なぜなら、２回のリソグラフィ工程が要求されるものの、磁気スタック層１４２をパターニングするために１回のエッチング、除去、およびクリーニング工程しか要求されないからである。
【００３０】
あるいは、ポジティブレジストを使用したメタライゼーションマスクリソグラフィプロセスが、エッチングプロセスを用いて、パターニングのためにおよび磁気スタック材料層１４２へのパターンの転写のために使用され得る。その場合、エッチングプロセスの際のポジティブレジストを使用し、かつパターンを転写するトンネル接合マスクリソグラフィが後続する。しかしながら、これは、２回のリソグラフィ、２回のエッチング、除去、およびクリーニング工程を要求する。したがって、１回のエッチング、除去、およびクリーニング工程しか要求されないため、シングル金属エッチングプロセスが好ましい。
【００３１】
ウエーハ１１０の表面がクリーニングされる。図７に示されるように、例えば、残存する第１のレジスト１５０が除去され、第３の絶縁層１６２が堆積される。第３の絶縁層１６２は、好ましくはＩＬＤを構成し、例えばＰＥＣＶＤによって堆積され得る。第３の絶縁層１６２は、例えば、ほぼ１５０ｎｍ〜９５０ｎｍの厚さの範囲にあり得る。
【００３２】
図８に示されるように、第３のレジスト１６４は、ウエーハ１１０上の第３の絶縁層１６２の上に堆積される。第３のレジスト１６４は、好ましくはネガティブレジストを含む。第３のレジスト１６４は、磁気メモリセル１６０の上端を上位の導電路層内に形成されるメタライズ層に接続するビア１６８を形成するために、パターニングされ、かつ現像される。
【００３３】
第３のレジスト１６４が現像された後に、現像されなかった第３のレジスト１６４が除去され、そして、図示されるように、第４のレジスト１６６が第３のレジスト１６４の上に堆積される。第４のレジスト１６６は、マスクおよびリソグラフィを用いて、次の導電メタライズ層のパターンによってパターニングされる。図９に示されるように、下位の磁気メモリセル１６０に通じるビア１６８および導電路のような次の導電メタライズ層１７０を形成するために、第３および第４のレジスト１６４／１６６の両パターンは、例えばシングルＲＩＥを用いて、第３の絶縁層１６２に同時に転写される。シングルＲＩＥは、２回のリソグラフィ工程が要求されるものの、第３の絶縁層１６２をビア１６８および導電路１７０のためのパターニングを用いてパターニングするために、１回のシングルＲＩＥしか要求されない点において、有利である。
【００３４】
代替の実施形態においては、第３の絶縁層１６２は２回の異なるＲＩＥ工程においてパターニングされ得る（図示されず）。例えば、ポジティブレジストが堆積され、ビア１６８のパターンを用いてパターニングされ得る。この場合、ビア１６８パターンを第３の絶縁層１６２に転写するためにＲＩＥプロセスが後続される。次に、メタライズ層１７０のリソグラフィが、例えば、ポジティブレジストを堆積し、ポジティブレジストをメタライズ層１７０のパターンによってパターニングし、そして、ＲＩＥを用いてメタライズ層のパターン１７０を第３の絶縁層１６２に転写することによって、行われる。しかしながら、好ましくは、シングルＲＩＥおよびダブルレジスト１６４／１６６が第３の絶縁層１６２のパターニングのために使用される。
【００３５】
図１０に示されるように、第２の導電性材料１７２が第３の絶縁層１６２の上に堆積される。第２の導電性材料１７２はビア１６８用のトレンチを埋め込み、また導電路を形成するためのメタライゼーショントレンチ１７０を埋め込む。第２の導電性材料１７２として銅が使用される場合、堆積は、ＰＶＤ  ＴａＮ、ＣＶＤ  ＴｉＮ、およびＰＶＤ  Ｔａを含み得る銅ライナーの堆積を含み得る。第２の導電性材料１７２の堆積プロセスは、また、例えばＰＶＤ  ＣｕあるいはＣＶＤ  Ｃｕを含み得るシード層（図示されず）の堆積をも含み得る。第２の導電性材料１７２は、例えば、銅電気めっきを使用して埋め込まれ得る。その他、本発明の実施形態によれば、他の材料も第２の導電性材料１７２のために使用され得る。
【００３６】
図１１に示されるように、上位メタライズ路１７０を形成する第２の導電性材料１７２をウエーハ１１０の上端から除去するために、ウエーハは、化学機械的研磨プロセスによって研磨される。
【００３７】
本発明の実施形態によれば、ダブルレジスト（より詳しくは、ネガティブレジストおよびポジティブレジスト）が、磁気スタック層１４２、あるいは第３の絶縁層１６２、あるいは磁気スタック層１４２および第３の絶縁層１６２のパターニングのために使用され得る。
【００３８】
本発明の実施形態は、磁気スタック層１４２、あるいは第３の絶縁層１６２、あるいはその両者を形成するためのより少ないプロセス工程を有するＭＲＡＭ装置として、技術的な有利性を達成する。磁気スタック層１４２をパターニングするための第１および第２のレジスト１５０／１５２の使用は、２回のリソグラフィ工程、ならびに１回のエッチング、除去、およびクリーニング工程を要求する。第３の絶縁層１６２をパターニングするための第３および第４のレジスト１６４／１６６の使用は、２回のリソグラフィ工程、ならびに１回のＲＩＥ工程を要求する。
【００３９】
本発明の実施形態の利点は、銅使用の後工程（ＢＥＯＬ）におけるオフセット磁気メモリセルの製造のための簡易化されたプロセスを提供することを含む。ポジティブレジストおよびネガティブレジストのシリーズは、様々な層構造のパターニングに使用される。
【００４０】
本発明の実施形態は、ここではＭＲＡＭセルのための特定の適用を参照して記載されたが、本発明の実施形態は、また、他の抵抗半導体装置への適用も有する。
【００４１】
ここでは、レジストおよび絶縁層は、それらの記載順に番号付けられ、また言及された。同様のことが、請求項においても当てはまる。例えば、第３および第４のレジスト（１６４および１６６）は、請求項においては、それぞれ第１および第２のレジストとして言及される。
【００４２】
本発明は実証的な実施形態を参照して記載されたが、本記載は、限定的な意味に解釈されることを意図されるものでない。本発明の他の実施形態と同様に、実証的な実施形態による様々な変形は、本記載に関連する当業者にとって明白であろう。さらに、プロセス工程の順序は、当業者によって、本発明の範囲内において再配置され得る。そのため、添付の特許請求の範囲は、そのようないかなる変形あるいは実施形態を含むことが意図される。さらに、本出願の範囲は、明細書に記載されたプロセス、機械、製造、構成、方法、および工程の特定な実施形態に限定されることを意図されるものではない。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、構成、方法を含むことを意図する。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態に従う様々な製造工程におけるオフセットＭＲＡＭ装置の断面図を示す。
【図２】本発明の実施形態に従う様々な製造工程におけるオフセットＭＲＡＭ装置の断面図を示す。
【図３】本発明の実施形態に従う様々な製造工程におけるオフセットＭＲＡＭ装置の断面図を示す。
【図４】本発明の実施形態に従う様々な製造工程におけるオフセットＭＲＡＭ装置の断面図を示す。
【図５】本発明の実施形態に従う様々な製造工程におけるオフセットＭＲＡＭ装置の断面図を示す。
【図６】本発明の実施形態に従う様々な製造工程におけるオフセットＭＲＡＭ装置の断面図を示す。
【図７】本発明の実施形態に従う様々な製造工程におけるオフセットＭＲＡＭ装置の断面図を示す。
【図８】本発明の実施形態に従う様々な製造工程におけるオフセットＭＲＡＭ装置の断面図を示す。
【図９】本発明の実施形態に従う様々な製造工程におけるオフセットＭＲＡＭ装置の断面図を示す。
【図１０】本発明の実施形態に従う様々な製造工程におけるオフセットＭＲＡＭ装置の断面図を示す。
【図１１】本発明の実施形態に従う様々な製造工程におけるオフセットＭＲＡＭ装置の断面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成16年7月13日(2004.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
抵抗型半導体記憶装置の製造方法であって、
複数の第１の導電路（１４０）を形成する工程と、
該複数の第１の導電路（１４０）の上に第１の絶縁層（１３６）を堆積する工程と、
少なくとも該複数の第１の導電路（１４０）の一部を露出するために、ビアを伴って該第１の絶縁層（１３６）をパターニングする工程と、
該第１の絶縁層（１３６）および露出された第１の導電路（１４０）の上に磁性スタック層（１４２）を堆積する工程と、
磁気メモリセル（１６０）と、および該露出された第１の導電路（１４０）を該磁気メモリセル（１６０）に結合させるために適合したオフセット導電路（１５８）とを形成するために、該磁性スタック層（１４２）をパターニングする工程と、
該磁気メモリセル（１６０）およびオフセット導電路（１５８）の上に第２の絶縁層（１６２）を堆積する工程と、
該第２の絶縁層（１６２）内に、少なくとも磁気メモリセル（１６０）の一部を露出するためのビア（１６８）を形成し、かつ該導電路のためのトレンチ（１７０）を形成する工程と、
該第２の絶縁層（１６２）内の該ビア（１６８）および該トレンチ（１７０）を導電性材料（１７２）によって埋め込む工程と、を含有し、
ここで、磁気メモリセル（１６０）およびオフセット導電路（１５８）を形成するために該磁性スタック層（１４２）をパターニングする工程、ならびに該第２の絶縁層（１６２）内に、少なくとも磁気メモリセルの一部を露出するためのビア（１６８）を形成し、かつ導電路のためのトレンチ（１７０）を形成する工程のうちの少なくとも１つは、シングル・エッチングプロセスを含む、抵抗型半導体記憶装置の製造方法は、
（ａ）  該磁気メモリセル（１６０）および該オフセット導電路（１５８）を形成するために、該磁性スタック層（１４２）をパターニングする工程は、
該磁性スタック層（１４２）の上に第１のレジスト（１５０）を堆積する工程と、
該第１のレジスト（１５０）をパターニングおよび現像する工程と、
該第１のレジスト（１５０）の一部を除去する工程と、
該磁性スタック層（１４２）および第１のレジスト（１５０）の上に第２のレジスト（１５２）を堆積する工程と、
該第２のレジスト（１５２）をパターニングする工程と、
反応性イオンエッチング（ＲＩＥ）プロセスを使用して、該磁性スタック層（１４２）をシングル・エッチングプロセスにおいてエッチングする工程と、を含み、
（ｂ）  該第２の絶縁層（１６２）内に、少なくとも該磁気メモリセル（１６０）の一部と結合するためのビア（１６８）と、および導電路のためのトレンチ（１７０）とを形成する工程は、
該第２の絶縁層（１６２）の上に第３のレジスト（１６４）を堆積する工程と、
該第３のレジスト（１６４）をパターニングおよび現像する工程と、
該第３のレジスト（１６４）の一部を除去する工程と、
該第２の絶縁層（１６２）および該第３のレジスト（１６４）の上に第４のレジスト（１６６）を堆積する工程と、
該第４のレジスト（１６６）をパターニングする工程と、
該第２の絶縁層（１６２）をシングル・エッチングプロセスにおいてエッチングする工程と、
を含むことを特徴とする、抵抗型半導体記憶装置の製造方法。
【請求項２】
前記第１のレジスト（１５０）はネガティブレジストを含み、前記第２のレジスト（１５２）はポジティブレジストを含む、請求項１に記載の方法。
【請求項３】
前記第３のレジスト（１６４）はネガティブレジストを含み、前記第４のレジスト（１６６）はポジティブレジストを含む、請求項１または２に記載の方法。
【請求項４】
前記複数の第１の導電路（１４０）を形成する工程は、第３の絶縁層（１３４）の内部に該第１の導電路（１４０）を形成することを含む、請求項１から３のいずれか１項に記載の方法。
【請求項５】
ビアを伴って前記第１の絶縁層（１３６）をパターニングする工程は、
前記第１の絶縁層の上にハードマスクを堆積する工程と、
該ハードマスクの表面を研磨する工程と、
該ハードマスクの表面をパターニングする工程と、
該パターンを該ハードマスクから該第１の絶縁層（１３６）に転写する工程とを含む、請求項１から４のいずれか１項に記載の方法。
【請求項６】
前記抵抗型半導体記憶装置は、オフセット磁気ランダムアクセスメモリ（ＭＲＡＭ）装置を含む、請求項１から５のいずれか１項に記載の方法。
【請求項７】
ワークピース（１３０）を提供する工程と、
該ワークピース（１３０）の上に前記第１の絶縁層（１３６）を堆積する工程と、
前記複数の第１の導電路（１４０）を該第１の絶縁層（１３６）内に形成する工程と、
を含有する、請求項１から６のいずれか１項に記載の方法。
【国際調査報告】
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