(57)【要約】マルチフォーマットカメラが、複数の素子ライン（２１，２２，．．．）内に設けられている感光素子（２１１，２１２，．．．，２２１，２２２，．．．）を備えた光センサアレイ（１）と、連続する複数の素子ラインの素子によって受光された光の量を表す信号を出力するために前述の光センサアレイ（１）と接続されている素子読み出し手段（４，９）とを有する。読み出し手段（４，９）は素子ラインの数を５・ｎまたは６・ｎ（ここでｎは整数である）に選択的に設定する。
2005529555.tif 000002
【特許請求の範囲】
【請求項１】
カメラヘッドであって、
−複数の素子ライン（２１，２２，．．．）内に設けられている感光素子（２１１，２１２，．．．，２２１，２２２．．．）を備えた光センサアレイ（１）と、
−複数の隣接する素子ラインの素子によって受光された光の量を表す信号を出力するために前記光センサアレイ（１）と接続されている素子読み出し手段（４，９）とを有するカメラヘッドにおいて、
前記読み出し手段（４，９）は素子ラインの数を５・ｎまたは６・ｎ（ここでｎは整数である）に選択的に設定することを特徴とする、カメラヘッド。
【請求項２】
前記素子ラインの数は１４４０または１４４０の整数倍である、請求項１記載のカメラヘッド。
【請求項３】
前記光センサアレイ（１）は電荷結合デバイスである、請求項１または２記載のカメラヘッド。
【請求項４】
前記光センサアレイ（１）はさらに非感光素子を形成する素子ラインを有する、請求項３記載のカメラヘッド。
【請求項５】
前記感光素子はさらに複数の列（２−１，２−２．．．）内に設けられており、前記読み出し手段（４，９）は、前記列の感光素子内に蓄積されている光電荷を受け取るために該列の各々と接続されているレジスタセルを備えた少なくとも１つのシフトレジスタと、前記光電荷を前記列に沿って前記シフトレジスタに向かって変位させる駆動回路とを有する、請求項３または４記載のカメラヘッド。
【請求項６】
前記駆動回路は複数の感光素子からの光電荷を１つのレジスタセルに蓄積させる、請求項５記載のカメラヘッド。
【請求項７】
前記素子読み出し手段は各素子ラインと接続されている少なくとも１つの電極と、素子ラインから該素子ラインに隣接する素子ラインへおよび前記素子ラインのうちの最後の素子ラインから前記少なくとも１つのシフトレジスタのレジスタセルへと電荷を変位させるには有効な電位を前記電極に周期的に印加するクロック発生器と、前記シフトレジスタセルの各々に含まれている電荷を連続的に出力するシフトレジスタ駆動手段とを有し、前記シフトレジスタ駆動手段は前記クロック発生器の複数の周期のうちの選択された周期に一度前記電荷を出力する、請求項６記載のカメラヘッド。
【請求項８】
前記クロック発生器はさらに、第１の素子ラインから隣接する第２の素子ラインへと電荷を変位させるために電位を印加し、該電位の印加中に前記第２の素子ラインに存在する電荷を該第２の素子ライン内に保つ、請求項７記載のカメラヘッド。
【請求項９】
前記非感光素子ラインは一方で、感光素子ラインを有するブロック間のブロックとして設けられており、前記第１の素子ラインは感光素子ラインであり、前記第２の素子ラインは非感光素子ラインである、請求項８記載のカメラヘッド。
【請求項１０】
同一の列における複数の感光素子のうちの選択された感光素子から出力された電荷を加算するために少なくとも１つの前記シフトレジスタの出力側と接続されている加算回路をさらに有する、請求項５記載のカメラヘッド。
【請求項１１】
シフトレジスタの数は６である、請求項１０記載のカメラヘッド。
【請求項１２】
前記複数の数は５または６である、請求項６または７記載のカメラヘッド。
【請求項１３】
前記光センサアレイ（１）はＣＭＯＳデバイスである、請求項１記載のカメラヘッド。
【請求項１４】
複数の素子ライン（２１，２２，．．．）内に設けられている感光素子（２１１，２１２，．．．，２２１，２２２，．．．）を備えた光センサアレイからＮＴＳＣ画像信号を取得する方法であって、
隣接する複数の素子ラインの素子によって受光された光の量を表す画像ライン信号を生成し、ＮＴＳＣ画像信号を前記画像ライン信号から導出する、光センサアレイからＮＴＳＣ画像信号を取得する方法において、
前記複数の素子ラインの数は６・ｎ（ここでｎは整数である）であることを特徴とする、光センサアレイからＮＴＳＣ画像信号を取得する方法。
【請求項１５】
複数の素子ライン（２１，２２，．．．）内に設けられている感光素子（２１１，２１２，．．．，２２１，２２２，．．．）を備えた光センサアレイからＰＡＬまたはＳＥＣＡＭ画像信号を取得する方法であって、
隣接する複数の素子ラインの素子によって受光された光の量を表す画像ライン信号を生成し、ＰＡＬまたはＳＥＣＡＭ画像信号を前記画像ライン信号から導出する、光センサアレイからＰＡＬまたはＳＥＣＡＭ画像信号を取得する方法において、
前記複数の素子ラインの数は５・ｎ（ここでｎは整数である）であることを特徴とする、光センサアレイからＰＡＬまたはＳＥＣＡＭ画像信号を取得する方法。
【請求項１６】
複数の素子ライン（２１，２２，．．．）内に設けられている感光素子（２１１，２１２，．．．，２２１，２２２，．．．）を備えた光センサアレイからＮＴＳＣ画像信号を取得する方法であって、
隣接する複数の素子ラインの素子によって受光された光の量を表す画像ライン信号を生成し、ＮＴＳＣ信号を前記画像ライン信号から導出する、光センサアレイからＮＴＳＣ画像信号を取得する方法において、
前記複数の素子ラインの数は３・ｎ（ここでｎは整数である）であることを特徴とする、光センサアレイからＮＴＳＣ画像信号を取得する方法。
【請求項１７】
カメラヘッドにおいて、
−１４４０．ｉ．ｊ（ここでｉおよびｊは整数である）の素子ライン（２１，２２，．．．）を備えたマトリクスとして設けられてる感光素子（２１１，２１２，．．．，２２１，２２２，．．．）を有する光センサアレイ（１）と、
−各ラインが６．ｊの隣接する素子ラインの感光素子から形成されている、２４０．ｉの信号ラインを有する第１のビデオ信号を生成する第１のモード、および各ラインが５．ｊの隣接する素子ラインの感光素子から形成されている、２８８．ｉの信号ラインを有する第２のビデオ信号を生成する第２のモードで動作する読み出し手段（４，９）とを有することを特徴とする、カメラヘッド。
【請求項１８】
制御手段が第１および第２のモードを含むモードリストにおける１つのモードでの前記読み出し手段の動作を選択する、請求項１７記載のカメラヘッド。
【請求項１９】
カメラヘッドにおいて、
−１４４０．ｉ．ｊから１４５８．ｉ．ｊ（ここでｉおよびｊは整数である）の複数の素子ライン（２１，２２，．．．）を備えたマトリクスとして設けられている感光素子（２１１，２１２，．．．，２２１，２２２，．．．）を有する光センサアレイ（１）と、
−各ラインが６．ｊの隣接する素子ラインの感光素子から形成されている、２４０．ｉか２４１．ｉか２４２．ｉか２４３．ｉの信号ラインを有する第１のビデオ信号を生成する第１のモード、および各ラインが５．ｊの隣接する素子ラインの感光素子から形成されている、２８８．ｉの信号ラインを有する第２のビデオ信号を生成する第２のモードで動作する読み出し手段（４，９）とを有することを特徴とする、カメラヘッド。
【請求項２０】
制御手段が第１および第２のモードを含むモードリストにおける１つのモードでの前記読み出し手段の動作を選択する、請求項１９記載のカメラヘッド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマルチフォーマット・カメラヘッド、すなわち多数の規格にしたがいＴＶ画像信号を生成するためのカメラヘッドに関する。
【０００２】
幾つかの異なるカラーＴＶ規格が今日使用されており、これらの規格における相違の主たる観点は、これらの規格が使用する画像毎のラインの数が異なるということである。これらの規格の中で最も古いものはアメリカのＮＴＳＣ規格であり、この規格は４８０または４８３ラインの垂直解像度を有する。幾分最近の規格はヨーロッパのＰＡＬおよびＳＥＣＡＭ規格であり、これら２つの規格は５７５ラインを有する。最も新しいディジタル規格（ＨＤＴＶ）はこれらの数よりもさらに多いライン数例えば１０８０ラインを有する。
【０００３】
これらの規格のうちの１つを使用してＴＶ画像が記録される場合、後に他の規格に変換すると画像品質の劣化、エイリアシング効果などが生じる。したがって最初から必要とされるフォーマットで画像を記録することが望ましい。問題はＴＶカメラの画像センサのハードウェア構造が１つのＴＶ規格の垂直解像度に適合されており、この規格について画像センサは設計されているので、単一のカメラにおいてある規格から別の規格へと容易に切換えることができないということである。
【０００４】
この問題はＵＳ−Ａ  ４  ４２６  ６６４において扱われている。この刊行物はＣＣＤ（電荷結合デバイス）画像センサを記述しており、この画像センサはＮＴＳＣ、ＰＡＬまたはＳＥＣＡＭ規格にしたがいテレビジョン画像信号を生成する。ＣＣＤは電子正孔の組が入射光によって生成される表面を有する半導体装置である。表面は一般的に、ある列において発生した光電子が隣接する列に移動できないようにして複数の列に構造化されている。列に垂直に複数の電極が表面にわたって延在しており、これらの電極によってポテンシャル井戸が光電子を引きつけるよう適用することができる、もしくはバリヤポテンシャルがあるポテンシャル井戸から列に沿った次のポテンシャル井戸への電子の移動を阻止するよう適用することができる。これらの電極は列に沿った井戸とバリヤの周期的なパターンを形成する。ＣＣＤの動作は２つの段階、すなわち積分段階および読み出し段階を含む。積分段階では個々の電極における電位は一定に保たれるので、ポテンシャル井戸は移動せずに光電子を蓄積することができる。したがって各ポテンシャル井戸および電位の周りのバリヤは１ピクセルに対応する。読み出し段階では、ポテンシャル井戸およびバリヤポテンシャルのパターンは列に沿ってシフトするので、蓄積された電荷は検出表面の縁に変位されて、その縁において抽出される。電子の変位の方向を制御できるようにするために、１つのピクセルは少なくとも３つの電極幅を有していなければならない。
【０００５】
ＵＳ−Ａ  ４  ４２６  ６６４のセンサの検出表面はＰＡＬおよびＳＥＣＡＭ規格の垂直解像度および複数の列にしたがい約５７０ラインに分割されており、ラインはそれぞれこれらの規格のアスペクト比に適合する長さを有する。このセンサがＮＴＳＣ信号を生成するために使用される場合、読み出しはセンサの最後の４８０ライン（すなわちライン転送レジスタに近いライン）に限定されており、また正確なアスペクト比を達成するためにその列の一部にのみ限定されている。
【０００６】
この解決手段は完全に十分なものではない。先ず、センサのアクティブな表面はＮＴＳＣ信号を生成する場合は低減されている。さらには、画像の中心が一方でＮＴＳＣ画像を生成する場合と、他方でＰＡＬまたはＳＥＣＡＭ画像を生成する場合とでは異なっている。一方の画像のみがその画像の中心をカメラレンズの光学軸上に有することができ、したがって良好な撮像品質を有しているが、他方の画像は歪みを被る可能性がある。
【０００７】
ＵＳ−Ａ  ４  ４２６  ６６４の読み出し回路を、ＮＴＳＣモードにおいては読み出されないセンサの表面領域が全ての側から読み出し領域を包囲するようにして、両方の画像がその画像の中心を光学軸上に有するよう修正することも考慮できるであろうが、このような修正は読み出し回路の複雑度を相当に高めることになり、さらにはある規格から別の規格への切換えは実質上カメラレンズのズーム係数を修正することになり、この修正は望ましいものでもない。
【０００８】
ＮＴＳＣ規格およびＨＤＴＶ規格に関するこの問題の実行可能な解決手段は１４２ｄ  ＳＭＰＴＥ会議、２０００年１０月でのP. Centenらによる論文、表題「A Multi-Format Camera Head」に提示されている。著者は生成すべきフォーマットのライン数の最小公倍数によって、マルチフォーマット撮像のためのＣＣＤデバイスのライン数を決定することを提案している。この論文におけるカメラヘッドでは、４３２０ラインを有するＣＣＤデバイスが画像信号の１つのラインを３、４または６のＣＣＤラインからそれぞれ導出することによって１０８０、７２０または４８０ラインを有する順次画像またはインタレースされた画像を形成するために使用される。
【０００９】
４８０と５７５の最小公倍数は５５２００である。前述の解決手段をＮＴＳＣおよびＰＡＬ（またはＳＥＣＡＭ）画像を生成するためのカメラヘッドに応用することは極度に多い５５２００のライン数を有する画像センサを要求することになる。
【００１０】
この観点において本発明は殊に、２つのタイプの画像フォーマットを生成するために使用される感光表面が顕著に異ならない、ＮＴＳＣおよびＰＡＬ（またはＳＥＣＡＭ）画像を生成するための簡単かつ経済的なカメラを提供するよう努める。
【００１１】
本発明は、複数の素子ライン内に設けられている感光素子を備えた光センサアレイを有するカメラヘッドを提案し、素子読み出し手段は隣接する複数の素子ラインの素子が受光した光の量を表す信号を出力するために前述の光センサアレイと接続されており、この際前述の読み出し手段は、素子ラインの数を選択的に５・ｎまたは６・ｎに設定し、ここでｎは整数である。
【００１２】
本発明は、４８０と５７６の最小公倍数が僅か２８８０である、すなわち５５２００の１／２０よりも僅かに大きく、また４８０対５７６の比率が正確に５対６であるという発見に依存する。したがって、所定数の素子ラインを有する光センサアレイからは、ＮＴＳＣ画像は６・ｎの隣接する素子ラインの感光素子の検出結果を、ＮＴＳＣ画像の１つの水平ラインを表す１つのライン画像信号に結合することによって導出することができ、ここで前述のｎは整数、有利には１であり、これに対しＰＡＬまたはＳＥＣＡＭ画像を生成するためには、結合すべき素子ラインの数は５・ｎである。
【００１３】
インタレースされた画像を形成するためには、最小公倍数の二分の一すなわち１４４０の素子ラインで十分である。
【００１４】
カメラヘッドの検出アレイはＣＣＤデバイスまたはＣＭＯＳデバイスでよい。
【００１５】
ＣＣＤ設計の当業者には公知のように、ＣＣＤ光センサアレイは、感光素子に蓄積された電荷を一時的に蓄えるための非感光素子ラインを有することができる。そのようなアレイはフレーム転送型かインターライン型でよい。
【００１６】
そのようなＣＣＤデバイスにおいては、感光素子が一般的に複数の列に設けられており、前述の読み出し手段が少なくとも１つのシフトレジスタを有し、このシフトレジスタは前述の列の感光素子に蓄積された光電荷を受け取るためにこれらの列各々と接続されているレジスタセルを有し、また光センサアレイをわたりシフトレジスタに向かって光電荷を変位させるための駆動回路が存在する。
【００１７】
５つまたは６つの素子ラインの検出結果を結合するための種々の可能性が存在する。その１つは複数の感光素子からの光電荷を１つのレジスタセルに蓄積することである。これは５つまたは６つの素子ラインからの電荷を連続してシフトレジスタへと伝播させることによって行うことができ、その結果最終的にはこのシフトレジスタの各セルは１つの列の５つまたは６つの感光素子からの電荷を保持し、その後このシフトレジスタに蓄積された電荷を出力する。これを終了するために、素子読み出し手段は有利には各素子ラインと接続されている少なくとも１つの電極と、電荷をある素子ラインから隣接する素子ライン、またこれらの素子ラインの最後の素子ラインから前述のシフトレジスタのレジスタセルへと電荷を変位させるには有効である電位を前述の電極へと周期的に印加するためのクロック発生器と、前述のシフトレジスタの各セルに含まれている電荷を連続して出力するためのシフトレジスタ駆動手段とを有し、シフトレジスタ駆動手段は前述のクロック発生器の複数の周期のうちの選択された周期に一度前述の電荷を出力する。
【００１８】
光電荷の蓄積をこの光電荷が感光素子からシフトレジスタセルへと伝播している間にも実行することができる。このために、さらにクロック発生器は有利には第１の素子ラインの素子から隣接する第２の素子ラインの素子へと電荷を変位させるための電位を印加するが、その間前述の第２の素子ラインの素子内に存在する電荷はその素子内にとどまる。
【００１９】
ＣＣＤデバイスがフレーム転送型である場合には、前述の第１の素子ラインは感光素子ラインであり、第２の素子ラインは非感光素子ラインであることは有利である。このことは非感光素子ラインを感光素子ラインよりも少なく設けることができるという利点を有し、これによってＣＣＤデバイスのコストを低減することができる。
【００２０】
本発明は換言すれば、１４４０．ｉ．ｊから１４５８．ｉ．ｊ（ｉおよびｊは整数）、有利には１４４０．ｉ．ｊ．の複数の素子ラインを有するマトリクスとして設けられている感光素子と、６．ｊの隣接する素子ラインの感光素子から各ラインが形成されている、２４０．ｉか２４１．ｉか２４２．ｉか２４３．ｉの信号ライン（有利には２４０．ｉ）を有する第１のビデオ信号を生成するための第１のモードと、５．ｊの隣接する素子ラインの感光素子から各ラインが形成されている、２８８．ｉの信号ラインを有する第２のビデオ信号を生成するための第２のモードとにおいて使用可能な読み出し手段とを備えた光センサアレイを有するカメラヘッドを提供する。
【００２１】
有利には、制御手段は第１および第２のモードを含むモードリストにおける１つのモードでの読み出し手段の動作を選択することができる。
【００２２】
本発明のさらなる特徴および利点は付属の図面を参照する本発明のいくつかの実施形態の以下の説明より明らかになる。ここで、
図１は本発明の第１の実施形態によるフレーム転送型ＣＣＤデバイスのブロック図であり、
図２は図１の装置を拡大化した断面図であり、
図３は図１の装置の読み出し手段のタイミング図であり、
図４ａは本発明の第２の実施形態による図２の断面図に類似する断面図であり、
図４ｂ、４ｃはそれぞれＮＴＳＣおよびＰＡＬ／ＳＥＣＡＭモードで動作するときの図４ａの断面図での電位分布を示し、
図５ａから５ｄは第２の実施形態におけるインタレースされた画像の生成の経過を表し、
図６は本発明の第４の実施形態によるフレーム転送型ＣＣＤデバイスのブロック図であり、
図７は本発明の第５の実施形態によるインターラインＣＣＤまたはフレームインターラインＣＣＤのブロック図である。
【００２３】
図１において参照番号１は本発明によるカメラヘッドに関するフレーム転送型のＣＣＤデバイスを表す。ＣＣＤデバイス１は感光表面部２を有し、この感光表面部２に記録すべき画像が投影され、またこの感光表面部２にはｍ＝１４４０の平行な素子ライン２１、２２が形成されている。実施例の装置は３相装置である。すなわち、各素子ラインは表面部２にわたって延在している図示していない３つの電極を包含するので全部で４３２０の電極が存在する。全ての素子ライン２１，２２．．．はこれらの電極に沿って、カメラヘッドによる画像信号出力に寄与する１９２０の素子２１１，２１２，．．．，２２２、それに加え結果的には画像信号には寄与しないが、画像信号の輪郭処理においてフィルタの馴らし（run-in）に要求される幾つかの付加的な素子へと分割される。素子ラインの素子は電気的に相互に絶縁されている。同様に、非感光表面部３も１４４０の素子ライン３１，３２，．．．に構造化されており、感光部２の素子ラインと同じ数の素子３１１，３１２，．．．を有する。
【００２４】
感光素子２１１，２１２，．．．は列２−１，２−２，．．．内に設けられており、また非感光素子３１１，３１２，．．．は列３−１，３−２，．．．内に設けられている。各列は各素子ラインにおける１つの素子を含み、また各列においては隣接するラインの素子が導電的に結合されているので、適切なバイアス電圧がこれらのラインの電極に印加されると、電荷はあるラインの素子から他のラインの素子へと、部分２の最後のライン２ｍから部分３の最初のライン３１へと、また部分３の最後のライン３ｍからシフトレジスタのセル９１，９２，．．．へと移動することができる。
【００２５】
制御回路４はこれらのバイアス電圧を共通して参照番号６で示されているバイアス供給線によって電極に供給する。
【００２６】
図２は電極に対して垂直な方向でのＣＣＤ１の部分断面図およびこの断面図に沿った電位分布のグラフである。これらの電極のうちの５つの電極が５ａ，５ｂ，５ｃ，５ａ，５ｂで表され、図２に示されている。３つのバイアス供給線６ａ，６ｂ，６ｃが設けられており、それぞれが電極５ａ，５ｂまたは５ｃと制御回路４によって接続されている。図示している時点では、これらの電極は電極５ａおよび５ｃに関して正のバイアス電圧が印加されており、したがって電子７を引きつけるポテンシャル井戸Ｗを形成し、他方電極５ｂは電子７に対するバリヤＢを形成するので、光電子７は電極５ａおよび５ｃの上方に示されている。したがって３つの隣接する電極のセットが１つの素子ラインを規定する。
【００２７】
動作時には、ＣＣＤ１の積分段階と読み出し段階が交番する。積分段階においては、表面部分２への光の入射が光電子７を生じさせ、この光電子７は最も近いポテンシャル井戸Ｗに蓄積される。
【００２８】
読み出し段階の第１部においては、制御回路４が図３に示されているように、表面部２および３の電極５に急速に変化するバイアス電位を印加する。ｔ０からｔ１の第１段階においては、ポテンシャル井戸Ｗが電極５ａおよび５ｃに印加されており、バリヤポテンシャルＢが電極５ｂに印加されている。ｔ１からｔ２の第１の中間段階においては、バリヤポテンシャルが電極５ａに印加される。ｔ２からｔ３の第２段階においては、ポテンシャル井戸Ｗが電極５ｂに印加される。それぞれの電極における電荷は１つの電極だけ、すなわち１つの素子ラインの３分の１だけ変位される。ｔ３からｔ４の第２の中間段階においては、バリヤポテンシャルが電極５ｃに印加される。ｔ４からｔ５の第３段階においては、電極５ｃには依然としてバリヤポテンシャルＢが印加されているが、電極５ａおよび５ｂにはポテンシャル井戸Ｗが印加されている。電荷は素子ラインのさらに３分の１移動する。ｔ５においては電極電位は再びｔ０と同じ状態になる。電荷は全体として１つの素子ラインずつ変位され、電荷の変位周期が完了する。そのような周期を１４４０回実行することによって、積分段階中に部分２の感光素子に蓄積された電荷分布が非感光部３の素子に転送される。この転送が完了すると即座に、新たな積分段階を感光部２において開始することができる。
新たな積分段階と同時に行われる読み出し段階の第２部においては、部分３の素子に貯められた電荷分布がシリアル信号に変換される。上述したような電荷変位サイクルを部分３の電極のみに適用する場合、部分３の最後の素子ライン３ｍからの電荷がシフトレジスタ９に転送される。
【００２９】
慣例的に、制御回路４は読み出し段階の第２部における各電荷変位周期が終了する度に一度、シフトレジスタが受け取った電荷を連続してオンチップ増幅器１０に出力するためにこのシフトレジスタを制御する。しかしながら本発明によれば、制御回路がＮＴＳＣ画像信号を生成するよう設定されている場合には、制御回路４はシフトレジスタ９の読み出しの前にそのような電荷変位周期を６度実行し、生成すべき信号がＰＡＬおよびＳＥＣＡＭ信号である場合には電荷変位周期の数は５である。したがって、隣接する素子ラインの６つまたは５つの画像素子からの電荷はそれぞれ、シフトレジスタ９の各セル９１，９２．．．に蓄積され、１つの値として増幅器１０に出力される。
【００３０】
図１から３の実施形態によれば、３つのバイアス供給線６が設けられており、これらのバイアス供給線のバイアス電位は別個に制御回路４によって制御される。素子ライン毎の電極の数は４である、これらの実施形態の修正形態では、インタレースされた画像は電極を２つのそれぞれ隣接する電極のセットに分割することによって生成でき、第１の積分段階においてはバリヤポテンシャルＢを１番目、３番目、５番目...のセットにそれぞれ印加し、ポテンシャル井戸Ｗを２番目、４番目．．．のセットに印加し、後続の積分段階においてはバリヤポテンシャルＢを２番目、４番目．．．のセットに印加し、ポテンシャル井戸Ｗを１番目、３番目、５番目．．．のセットに印加することが容易に分かる。しかしながらインタレースされた画像を欧州特許出願第０  ５２８  ７８１号に記載されている処理に基づき、上述したような３つの電極素子を使用して生成することも可能であることを言及しておく。この公開された欧州特許出願には３相電荷結合撮像デバイスが記載されており、この装置では連続して検出される２つのラスタは、電荷が積分期間において往復的にシフトされているという点において、１つのピクセルの半分の距離にわたって相互にシフトされるので、ピクセルの重心の位置は電荷がシフトされる方向によって、また中心位置における電荷の記憶時間によって求められる。一方のラスタにおける電荷を他方のラスタと比較して異なる方向に変位することによって、計算が示すように、特定のピクセルの重心を１つのピクセルの半分の距離にわたって、すなわち１．５の電極の距離にわたって他の半分のラスタに相対的にシフトすることが可能である。
【００３１】
図４ａにおいて断面図で示されている他の有利な実施形態によれば、３０の供給線６−１，６−２，．．．，６−３０が設けられており、また素子ラインごとに電極が１つだけ設けられている。電極に連続的な番号５−１，５−２，．．．を付すならば、第１の供給線６−１は電極５−１，５−３１，５−６１，．．．、第２の供給線６−２は電極５−２，５−３２，．．．，５−６２．．．以下省略、と接続されている。この実施形態においては、ＮＴＳＣ信号を生成する場合、３０の供給線６−１，６−２，．．．は１グループが６本の供給線である５つのグループに分割されており、これらの線のうちの５本の供給線によって、５つの隣接する電極５−２，．．．，５−６にはポテンシャル井戸Ｗが印加されており、これに対し残りの電極５−１にはバリヤポテンシャルＢが印加される。そのような電位分布が図４ｂに示されている。ＰＡＬまたはＳＥＣＡＭに関しては、分割は５つの電極の６グループに行われ、これらの電極のうちの４つの電極（５−２，．．．，５−５）にはポテンシャル井戸Ｗが印加され、これに対し残りの１つの電極５−１にはバリヤポテンシャルＢが印加される。これは図４ｃに示されている。バリヤポテンシャルＢが印加される電極を、図３と関連させて上述したようなやり方と同様にしてＣＣＤ１の表面にわたってシフトすることにより、電荷を装置から読み出すことができる。この実施形態においては制御回路の複雑度は幾分増すことになるが、素子ライン毎の電極の数がファクタ３低減されているので、所定の解像度に対して要求される感光部の大きさは著しく縮小される。
【００３２】
図５ａから５ｄは図４ａのＣＣＤ１を使用する、インタレースされたＮＴＳＣおよびＰＡＬ／ＳＥＣＡＭ画像の生成方式を示す。ＮＴＳＣモードでは、第１の積分段階において制御回路４がバリヤポテンシャルＢを３つの電極のグループ５−１，５−２，５−３；５−７，５−８，５−９，．．．に印可し、これに対し電極５−４，５−５，５−６；５−１０，５−１１，５−１２．．．にはポテンシャル井戸Ｗが印加される。したがってポテンシャル井戸において収電された電荷は主として電極５−４から５ー６などに入射した光強度を表す。ＣＣＤが上述したように６つの電極のグループにおいて読み出される場合には、ＮＴＳＣ画像のライン２，４，６．．．に対応する第１のフレームが取得される。
【００３３】
第２の積分段階においては、電極におけるバイアス電圧が図５ｂに示されているように反転され、その結果電荷は主に電極５−１から５−３、５−７から５−９．．．以下省略に対応する表面から集電される。読み出す場合には、ＮＴＳＣ画像のライン１，３．．．に対応する第２のフレームが取得される。
【００３４】
ＰＡＬ／ＳＥＣＡＭモードでは、図５ｃに示されている第１の積分段階において、バリヤポテンシャルＢが電極５−１，５−２，５−７，５−８．．．以下省略に印加されており、ポテンシャル井戸Ｗは電極５−４，５−５，５−９，５−１０．．．以下省略に印加されている。電極５−３，５−８には積分段階の４０％から６０％の間にポテンシャル井戸とバリヤポテンシャルが印加される。５つの電極のグループにおけるＣＣＤの読み出しによりＰＡＬ／ＳＥＣＡＭ画像の偶数のラインが得られる。
【００３５】
第２の積分段階においては、バイアス電圧は図５ｄに示されているように反転され、ＰＡＬ／ＳＥＣＡＭ画像の奇数のラインが取得される。しかしながら、４０％から６０％の間にポテンシャル井戸とバリヤポテンシャルをそれぞれ印可することは維持される。積分段階の間のポテンシャル井戸とバリヤポテンシャルに関する固有の比率によって、適切なインタレースが得られる。
【００３６】
図面には示していない第３の有利な実施形態によれば、別個に制御されるバイアス供給線６の数を１２にすることができる。この場合には３つの電極が図１から３の実施形態のようにＮＴＳＣ、ＰＡＬおよびＳＥＣＡＭ撮像のための１つのライン素子を形成することになり、感光部の大きさはこの図１から図３の実施形態における大きさよりも小さくすることはできない。１２のバイアス供給線を使用することにおける重要性は、これらのバイアス供給線によってＰＡＬ、ＮＴＳＣおよびＳＥＣＡＭ信号に加え、１０８０または７２０ラインの垂直解像度でＨＤＴＶ画像を形成するために、４３２０の電極をそれぞれ４つの電極を有する１０８０のグループまたはそれぞれ６つの電極を有する７２０のグループに分割できることである。
【００３７】
上述の実施形態においては以下のことが想定される。すなわち、部分２の全ての感光素子に関して、積分段階の間に感光素子内に蓄積された電荷が読み出し段階の第１部において転送される非感光素子が部分３に設けられており、これらの素子からは電荷が素子ラインから素子ラインに転送されて、そしてシフトレジスタ９へと転送されるので、種々の素子ラインからの電荷の蓄積はシフトレジスタ９において行われる。もちろん、電荷の蓄積を感光部２からシフトレジスタ９への電荷の転送よりも早期の段階において既に行うこともできる。このことは、シフトレジスタ９への経路において全ての電荷が必ず通過する１つの素子ラインを選択することによって、またＣＣＤデバイス１の領域における選択されたラインの上り方向の転送速度を下り方向よりも早くなるように設定することによって達成することができる。この構想は図６のブロック図を参照することにより詳細に説明されている。この実施形態において図１から３にも示されている構成要素には上述したものと同一の参照番号が付されているので、再度は詳述しない。
【００３８】
図６の実施形態においては、周期期間Ｔを有する読み出し段階の第１部において制御ユニット４は感光部２の電極にバイアス電位を周期的に供給し、その結果時間Ｔにおいては感光部における電荷は１つの素子ラインだけ変位される。
【００３９】
同時に、制御ユニットは周期期間ｎＴで非感光部３の電極にバイアス電位を供給する。ここでし、ｎはＰＡＬまたはＳＥＣＡＭ信号が生成されるべき場合には５であり、ＮＴＳＣ信号が生成されるべき場合には６である。図４においては、この事実は制御ユニット４と非感光部３との間のバイアス供給線６における周波数分割器１１によって表されているが、もちろん、異なる率で２つの部分２，３に対してバイアス電圧を形成するための２つの制御回路を設けても良く、またはバイアス電圧の２つのセットを形成する１つの制御回路を設けても良い。
【００４０】
ＰＡＬ／ＳＥＣＡＭ動作モードでは、読み出し段階の第１部において部分２の５つの素子ラインからの電荷が部分３の最初のライン３１にダンプされ、このダンプはこれらの電荷が部分３における１つの素子ラインごとに下り方向に変位される前に行われる。したがって、非感光部３における素子ラインの数は感光部２における素子ラインの数ｍの５分の１に低減することができる。インタレースされた画像が生成される場合には、部分３では２８８の素子ラインで十分である。
【００４１】
ＮＴＳＣ動作モードでは、部分３の最初のライン３１が部分２の６つの素子ラインから電荷を蓄積し、この蓄積はこれらの電荷が部分３における１つの素子ラインごとに下り方向に変位される前に行われる。すなわち、非感光部３を通過する電荷の進行はＰＡＬ／ＳＥＣＡＭモードよりも緩慢であり、部分３における素子ラインの数がＰＡＬ／ＳＥＣＡＭモードにおいて丁度十分であるように設定されている場合には、非感光部３の最後の６番目の素子ラインは画像がＮＴＳＣモードでその素子ラインに転送されたときには空のままである。したがってＮＴＳＣモードにおいて制御ユニット４は、第２の部分の読み出し段階が開始したときに画像データを表す電荷が部分３の最後の素子ライン３（ｍ／５）において使用可能になることを確実にするために付加的な電荷転送周期を複数回実行する。
【００４２】
本発明はまたインターライン（ＩＴ）型またはフレームインタレース（ＦＩＴ）型のＣＣＤデバイスにも適用可能である。そのようなＣＣＤデバイス１を包含するカメラヘッドのブロック図が図７に示されている。そのような装置においては、感光素子２１１，２１２，．．．，２２１，２２２，．．．および非感光素子３１１，３１２，．．．，３２１，３２２，．．．は択一的なやり方で同一の素子ライン２１，２２，．．．内に設けられている。ＣＣＤ１は積分段階において感光素子２１１、２１２，．．．に蓄積された全ての電荷を隣接する非感光素子３１１，３１２，．．．へとシフトすることによって、また適切なバイアス電圧を非感光素子３１１，３１２，．．．の電極に印加することによって動作し、これらの電荷を素子ラインから素子ラインへと非感光素子の列３−１，３−２に沿ってシフトレジスタ９に向かって変位させる。図１から図３の第１の実施形態を参照して今まさに上述したように、５つまたは６つの隣接する素子ラインからの電荷を包含するセットを、連続する５つまたは６つの素子ラインからシフトレジスタ９へと電荷を転送することによって得ることができ、次いで蓄積された電荷がシフトレジスタ９の各セル９１，９２．．．へと出力される。
【００４３】
図示していない他の実施形態によれば、ＣＭＯＳ画像センサによる電荷の出力は種々の列増幅器に分散されており、これらの列増幅器から同時に出力される電荷の合計は加算回路を使用することにより形成される。
【００４４】
ＣＭＯＳ画像センサにおける読み出しプロシージャはＣＣＤセンサの読み出しプロシージャとは異なるけれども、ＰＡＬ／ＳＥＣＡＭまたはＮＴＳＣ画像を生成するために５つまたは６つのグループでセンサの連続するラインの感光素子を選択的に読み出すための本発明の基本的な着想はＣＭＯＳデバイスにも同様に容易に適用できることは明らかである。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態によるフレーム転送型ＣＣＤデバイスのブロック図である。
【図２】図１の装置を拡大化した断面図である。
【図３】図１の装置の読み出し手段のタイミング図である。
【図４ａ】本発明の第２の実施形態による図２の断面図に類似する断面図である。
【図４ｂ】ＮＴＳＣで動作するときの図４ａの断面図での電位分布を示す。
【図４ｃ】ＰＡＬ／ＳＥＣＡＭモードで動作するときの図４ａの断面図での電位分布を示す。
【図５ａ】第２の実施形態におけるインタレースされた画像の生成の経過を表す。
【図５ｂ】第２の実施形態におけるインタレースされた画像の生成の経過を表す。
【図５ｃ】第２の実施形態におけるインタレースされた画像の生成の経過を表す。
【図５ｄ】第２の実施形態におけるインタレースされた画像の生成の経過を表す。
【図６】本発明の第４の実施形態によるフレーム転送ＣＣＤデバイスのブロック図である。
【図７】第５の実施形態によるインターラインＣＣＤまたはフレームインターラインＣＣＤのブロック図である。
【図１】
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【図２】
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【図３】
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【図６】
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【図７】
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【国際調査報告】
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