(57)【要約】  ダイアタッチ・フィレット（３０）の高さ（Ｚ）を制御することによって、パッケージ化された半導体チップ中のクラッキングおよび層間剥離を防ぐ方法および装置である。特に本発明は、ダイアタッチ材料（２０）の高さを制御し、これにより、ダイアタッチ・フィレット（３０）の高さ（Ｚ）を制御し、その結果、ダイ（５）自体の中の応力を減少させる。本発明の利点は、既存の製品の再適格性確認をする必要なく、ワイヤ・ボンディングの信頼性およびパッケージ信頼性を高めることを含む。ダイアタッチ・フィレット（３０）の高さ（Ｚ）を制御するため、ダイアタッチのエポキシ樹脂の高さを制御する現在の技術と関連する、現在適しているモールドコンパウンドおよびダイアタッチ・エポキシ樹脂を使用することによって、全般的なアセンブリ・プロセスを管理することができる。したがって、熱的性能も電気的性能も低下させない。
2005516399.tif 000002
【特許請求の範囲】
【請求項１】
ダイ接着領域を有し、半導体チップが配置された半導体チップパッケージ・ベース（１０）と、
少なくとも一つの面を有するダイ（５）であって、前記ダイ（５）は、本質的にシリコン（Si）、ゲルマニウム（Ge）および砒化ガリウム（GaAs）を含む群から選択された半導体材料を含んでおり、前記少なくとも一つの面のそれぞれは、厚み（Ｙ）および幅（Ｘ）を有するダイと、
前記ダイ（５）および前記半導体チップパッケージ・ベース（１０）の間に配置される、制御された量のダイアタッチ材料（２０）であって、前記ダイアタッチ材料（２０）の少なくとも一部分は、前記ダイ（５）の前記少なくとも一つの面上に、少なくとも一つのメニスカスを形成しており、前記少なくとも一つのメニスカスは、前記ダイアタッチ材料（２０）を硬化させることで、少なくとも一つのダイアタッチ・フィレット（３０）を形成しており、前記少なくとも一つのダイアタッチ・フィレット（３０）は、少なくとも一つの制御された高さを有しており、前記ダイ（５）は、減少したせん断応力を有する、ダイアタッチ材料とを含む、
せん断応力を減少したパッケージ化された半導体チップ。
【請求項２】
前記ダイ（５）は、およそ４ミルからおよそ３０ミルの範囲の厚み（Ｙ）を含む、請求項１記載のパッケージ化された半導体チップ。
【請求項３】
前記ダイアタッチ材料（２０）は、エポキシ樹脂を含む、請求項１記載のパッケージ化された半導体チップ。
【請求項４】
少なくとも一つのダイアタッチ・フィレット（３０）は、前記ダイの厚み（Ｙ）のおよそ０％からおよそ７５％の範囲の標準の高さ（Ｚ）を含む、請求項１記載のパッケージ化された半導体チップ。
【請求項５】
前記半導体チップパッケージ・ベース（１０）は、ＢＧＡ（ボール・グリッド・アレイ）を含む、請求項４記載のパッケージ化された半導体チップ。
【請求項６】
前記少なくとも一つのダイアタッチ・フィレット（３０）は、前記ダイの厚み（Ｙ）のおよそ３３％よりも大きくおよそ７５％までの範囲の標準の高さ（Ｚ）を含む、請求項１記載のパッケージ化された半導体チップ。
【請求項７】
前記標準の高さ（Ｚ）は、前記ダイの幅（Ｘ）のおよそ中央の５０％の前記ダイの厚み（Ｙ）の前記およそ３３％よりも大きくおよそ７５％までの範囲に制限される、請求項６記載のパッケージ化された半導体チップ。
【請求項８】
前記ダイ（５）上、前記フィレット（３０）上、前記ダイアタッチ材料（２０）の少なくとも一部分上、および前記パッケージ・ベース（１０）の少なくとも一部分上に、モールドコンパウンドが配置される、請求項１記載のパッケージ化された半導体チップ。
【請求項９】
前記半導体チップパッケージ・ベース（１０）は、ＢＧＡ（ボール・グリッド・アレイ）を含む、請求項８記載のパッケージ化された半導体チップ。
【請求項１０】
前記半導体チップパッケージ・ベース（１０）は、ＢＧＡ（ボール・グリッド・アレイ）を含む、請求項１記載のパッケージ化された半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの組立て（assembly）およびパッケージングに関する。  より詳しくは、本発明は、半導体チップ中のワイヤボンディング接続されたダイ（wire-bonded dies）の組立て（assembly）およびパッケージングに関する。
さらに詳しくは、本発明は、半導体チップのダイ中のせん断応力の減少に関する。
【背景技術】
【０００２】
近年、半導体産業は製品信頼性を改善すべく、より良いダイアタッチ（ダイ接着剤）、より良いパッケージング、より良いワイヤボンディングおよびこれに類するものを必要としている。
各ダイは一般的に、金／シリコン（Au-Si）共晶物質層（eutectic material layer）、銀／シリコン（Ag-Si）共晶物質層またはエポキシ樹脂またはポリイミドのような有機的なダイアタッチ材料のような共晶物質層を使用して、半導体パッケージのダイアタッチ領域に接着される。
一般的にワイヤの遠位端（Distal end）は、ダイおよびリード線（lead）にそれぞれ接合される。
チップは一般的に、パッケージ内に固定される。また、ダイ接着領域は、チップとリード・システムの残りの間の電気的結合を提供することができる。
ダイ接着領域は、パッケージ中のチップを保持すべく、極めて水平であることを主に必要とする。
【０００３】
ダイ接着に関し、その基本的な目的は、特定のチップ・アプリケーションにより、チップとパッケージとを可能な限りよく接着し、最良な電気的接続経路および（または）熱による接続経路を提供し、または最良の絶縁材料をそれらの間に提供することである。
そのためダイ接着は、後の処理ステップまたは使用の間に、層間剥離（delamination）を防ぐように強固である必要がある。
最も広く使用されるダイアタッチ材料は、電気伝導および熱伝導のための金張り（gold-filled）（Au）、銀張り（silver-filled）（Ag）のポリイミド、エポキシ樹脂を含む。
絶縁目的のため、シリカを添加した（silica-loaded）重合体がダイアタッチ材料として使用されてもよい。
不都合なことに、絶縁体で充てんされた関連技術のダイアタッチ材料および導電体で充てんされた関連技術のダイアタッチ材料は双方とも、硬化後にこれらに内在する内部応力によって層間剥離し、割れる傾向がある。
さらにほとんどのモールドコンパウンド（成形材料）は、温度サイクル（temperature cycling）中に、ダイのまわりで屈曲する傾向があり、さらにクラッキングを引き起こし、または先在するクラックを広げる（propagate）傾向がある。
【０００４】
関連技術は、より応力が小さいモールドコンパウンドと、より応力が小さいダイアタッチ・エポキシ樹脂とを提供することによって、これらの問題に取り組もうとしてきた。
しかしながら、より応力が小さいモールドコンパウンドを使用するには、既存の多くの製品の再適格性確認が必要となる。
このような製品の改造は困難であると共に、途方もないことである。
さらに、より応力が小さいモールドコンパウンドの使用は、シリカ（SiO2）粒子の添加量を減少させることを必要とし、このことは熱的性能を下げることになる。
同様に、より応力が小さいダイアタッチ・エポキシ樹脂の使用は、結果的に熱的性能だけでなく電気的性能も下げることになる、AuまたはAg粒子の添加量を減少させることを必要とする。
【０００５】
別の関連技術のアプローチは、ダイ／封止材（encapsulant）の界面においてのみ、熱により引き起こされた応力を減らすため、３３．３３％未満の範囲の非常に低い高さのエポキシ樹脂のフィレット（すなわち、１５ミルの厚みのダイでは、高さが５ミル未満のフィレット）を使用する。この封止材の材料は特に、グロブトップ材料（glob-top material）を含む。
典型的にグロブトップ封止材は、大気条件下でダイの上表面を被覆するようにディスペンサから分配されるので、ダイ／グロブトップの界面において固有の不具合を有することが知られている。
このようにグロブトップ封止材はボイドだらけになる傾向があり、粘着力を下げ、それゆえ層間剥離を引き起こす。
しかしながら、この関連技術のアプローチは、フィレット中およびより厚いダイのクラッキング中のせん断応力の問題に対処していないし、またダイ上の金属回路類とバルクシリコンの間のせん断応力の問題にも対処していない。
同様にこれらの関連技術は、グロブトップ材料に関連する問題の他、パッケージング材料に関する問題に対処していない。
このように、複数の処理状況および使用状況の下で、半導体チップパッケージ中の層間剥離とクラッキングを防ぐためにダイ接着プロセスを制御する方法および装置が、長らく必要とされていた。
【発明の開示】
【０００６】
したがって本発明は、半導体チップのパッケージ、その中でも特に、それほど問題ではないが不適当なせん断応力がまだ存在するＰＱＦＰ（プラスチック・ クワッド・フラット・パック） 、ＴＱＦＰ（薄型クワッド・フラット・パック）、ＰＬＣＣ（プラスチック・リードレス・チップ・キャリア）パッケージ、ＳＯＩＣ（スモール・アウトライン集積回路 ）パッケージ、その他の標準または非標準プラスチックパッケージのような「プラスチック」パッケージ中の、クラッキングおよび層間剥離を防ぐ方法および装置を提供する。
特に、オーバーモールドしたコンパウンド（または「モールドコンパウンド」）を備えたＢＧＡ（ボール・グリッド・アレイ）（ball grid array）パッケージであり、このパッケージもまた、熱サイクル、熱衝撃または通常動作中に、クラッキングと層間剥離が起こる。
【０００７】
本発明は、ダイアタッチ・フィレットの高さを制御することによってこれらのプラスチック・パッケージングの問題を解決し、これによりダイそのもののせん断応力を減少する。
ＢＧＡと共に使用されるようなモールドコンパウンドは、トランスファーモールド金型（例えば、ＲＴＭ：レジントランスファーモールディング）中のゲートを通じてそれを分配することによって塗布することができる。
モールドコンパウンドでこの金型を満たした後、モールドコンパウンドを硬化させ、その密度を高めて、残らないように（devoiding）すべく、熱と圧力をかけることができる。
この技術をフィレットの高さを制御する本方法に使用すると、層間剥離のない半導体パッケージ（特にＢＧＡ）が生成される。
【０００８】
単なる例示として、本発明の経験的なデータは、熱サイクルおよび熱衝撃のような実験の条件下において、ＢＧＡパッケージに含まれるおよそ４ミルから３０ミルの範囲における様々なダイの厚みに比例する様々なフィレットの高さに相当する。
ダイの厚みのおよそ３３％よりも大きくおよそ７５％までの、好ましい範囲のフィレットの高さを使用することによって、本発明は、以下の二つの問題、すなわち、
（１）パッケージ化されたデバイス内の素子中の熱膨張率（ＣＴＥ）のずれ（mismatch）についての関連技術の問題。このずれは、関連技術のフィレットの高さがダイの厚みの３３％未満の範囲で起こる可能性があり、その結果、ダイアタッチ材料中のボイド、このボイドを原因とするクラッキング、低い熱伝導性につながる。
（２）ダイ自体と同様にダイアタッチ材料中のせん断応力により引き起こされるクラッキングのような、高いせん断応力により引き起こされる破損についての関連技術の問題。この破損は、関連技術のフィレットの高さがダイの厚みの７５％より上の範囲で生じる可能性がある。
の双方を回避する。
驚いたことに、本発明の実験の信頼性データは、ダイの厚みのおよそ５０％のフィレットの公称高さにおいては、より厚いシリコン・ダイ（例えば、およそ８ミルからおよそ１４ミルの範囲、好ましくは、およそ１０ミルから１４ミルの範囲）中のせん断応力が最小となることを実証する。
さらに驚いたことに、８ミル未満の範囲の厚みを有する、より薄いダイは、実際に、半導体パッケージング産業の常識（belief）に反し、逆の結果を与える。
本発明においては、例えばＥＳＥＣ２００７（登録商標）のような、ダイアタッチ・ピック・アンド・プレイス・マシンを使用してもよい。
より明確には、本発明は、ダイアタッチのエポキシ樹脂の高さを制御する方法および装置を提供し、これにより、ダイアタッチ・フィレットの高さを制御し、その結果、ダイ自体の中の応力を減少する。
【０００９】
本発明の利点は、既存の製品の再適格性確認をする必要なく、ワイヤ・ボンディングの信頼性およびパッケージ信頼性を高めることを含む。
ダイアタッチ・フィレットの高さを制御するため、ダイアタッチのエポキシ樹脂の高さを制御する現在の技術と関連する、現在適しているモールドコンパウンドおよびダイアタッチ・エポキシ樹脂を使用することによって、全般的なアセンブリ・プロセス（組み立て工程）を管理することができる。
したがって本発明はまた、熱的性能も電気的性能も低下させないという長所を有する。
さらに、塗布されるダイアタッチ材料の量の制限によってフィレットの高さを制御することによって、パッケージング・プロセスで消費されるダイアタッチ材料をより少なくする。
そのため、本発明の方法および装置は、熱サイクル、熱衝撃および通常使用中に、半導体チップパッケージ、特にボール・グリッド・アレイ（ＢＧＡ）パッケージ中のクラッキングおよび層間剥離を防ぎ、これにより、より多くの頑丈なパッケージを得ることができる。
本発明についてより良い理解のため、以下に引用した添付の図面を参照する。
関連する数字は、複数の図面の全体にわたり、本発明の同一または同等な部分を示す。
【発明の実施の形態】
【００１０】
図５ないし１２は、図１ないし図４および図１２ないし図１５に示すように本発明によって解決される問題との関係において、以下に議論される関連技術の半導体パッケージの不都合を有する構造を示す。
【００１１】
図１は、本発明の好ましい実施形態に従って、標準的な（standard）ダイアタッチ・フィレット（図示しない）を備えるダイ接着領域中の、半導体チップパッケージ・ベース１０に取り付けられたダイ５を示す、平面図である。
【００１２】
図２は、本発明の好ましい実施形態に従って、図１に示される構造（feature）、さらにダイ５の厚みのおよそ５０％の高さを有する標準的なダイアタッチ・フィレット３０を形成する、ダイアタッチ材料２０を示す断面図である。この標準的なダイアタッチ・フィレットは、ダイ５のまわりに広がる、概ね一定の高さを含んでいる。
【００１３】
図３は、本発明の好ましい実施形態に従って、図１に示される構造、さらにダイ５の厚みのおよそ５０％の高さを有する標準的なダイアタッチ・フィレット３０を形成する、ダイアタッチ材料２０を示す断面側面図である。この標準的なダイアタッチ・フィレットは、ダイ５のまわりに広がる、概ね一定の高さを含んでいる。
【００１４】
図４は、本発明の好ましい実施形態に従って、図１に示される構造、さらにダイ５の厚みのおよそ５０％の高さを有する標準的なダイアタッチ・フィレット３０を形成する、ダイアタッチ材料２０を示す、反対側の断面側面図である。この標準的なダイアタッチ・フィレットは、ダイ５のまわりに広がる、概ね一定の高さを含んでいる。
【００１５】
図５は、関連技術に従って、高い／同じ高さの（high/even）ダイアタッチ・フィレット（図示しない）を備えるダイ接着領域中の、半導体チップパッケージ・ベース１０に取り付けられたダイ５を示す、平面図である。
【００１６】
図６は、関連技術に従って、図５に示される構造、さらにダイ５の厚みのおよそ９０％の高さを有する高い／同じ高さのダイアタッチ・フィレット３０を形成する、ダイアタッチ材料２０を示す断面図である。この高い／同じ高さのダイアタッチ・フィレットは、ダイ５のまわりに広がる、概ね一定の高さを含んでいる。
【００１７】
図７は、関連技術に従って、図５に示される構造、さらにダイ５の厚みのおよそ９０％の高さを有する高い／同じ高さのダイアタッチ・フィレット３０を形成する、ダイアタッチ材料２０を示す断面側面図である。この高い／同じ高さのダイアタッチ・フィレットは、ダイ５のまわりに広がる、概ね一定の高さを含んでいる。
【００１８】
図８は、関連技術に従って、図５に示される構造、さらにダイ５の厚みのおよそ９０％の高さを有する高い／同じ高さのダイアタッチ・フィレット３０を形成する、ダイアタッチ材料２０を示す反対側の断面側面図である。この高い／同じ高さのダイアタッチ・フィレットは、ダイ５のまわりに広がる、概ね一定の高さを含んでいる。
【００１９】
図９は、関連技術に従って、高い／低い（high/low）ダイアタッチ・フィレット（図示しない）を備えるダイ接着領域中の、半導体チップパッケージ・ベース１０に取り付けられたダイ５を示す、平面図である。
【００２０】
図１０は、関連技術に従って、図９に示される構造、さらにダイ５の厚みのおよそ９０％の高さを有するダイアタッチ・フィレット３０の高い側面とダイ５の厚みのおよそ２５％の高さを有するダイアタッチ・フィレット３０の低い側面とを備える、高い／低いダイアタッチ・フィレット３０を形成する、ダイアタッチ材料２０を示す断面図である。この高い／低いダイアタッチ・フィレットは、ダイ５のまわりに広がる、均一でない高さを含んでいる。
【００２１】
図１１は、関連技術に従って、図９に示される構造、さらにダイ５の厚みのおよそ９０％の高さを有するダイアタッチ・フィレット３０の高い側面とダイ５の厚みのおよそ２５％の高さを有するダイアタッチ・フィレット３０の低い側面とを備える、高い／低いダイアタッチ・フィレット３０を形成する、ダイアタッチ材料２０を示す断面側面図である。この高い／低いダイアタッチ・フィレットは、ダイ５のまわりに広がる、均一でない高さを含んでいる。
【００２２】
図１２は、関連技術に従って、図９に示される構造、さらにダイ５の厚みのおよそ９０％の高さを有するダイアタッチ・フィレット３０の高い側面とダイ５の厚みのおよそ２５％の高さを有するダイアタッチ・フィレット３０の低い側面とを備える、高い／低いダイアタッチ・フィレット３０を形成する、ダイアタッチ材料２０を示す反対側の断面側面図である。この高い／低いダイアタッチ・フィレットは、ダイ５のまわりに広がる、均一でない高さを含んでいる。
【００２３】
図１３は、本発明に従って、ダイアタッチ・フィレット３０を備えるダイ接着領域において、半導体チップパッケージ・ベース１０に取り付けられたダイ５を示す、部分的な断面図である。この図は、ダイアタッチ・フィレットの高さＺ＝Ｂ−Ａと、ダイの厚みＢとの間のクリティカルな寸法の関係を示す。Ａは、フィレット３０によって被覆されないダイの厚みＢの部分である。
【００２４】
図１４は、本発明に従って、ダイアタッチ・フィレット３０を備えるダイ接着領域において、ＢＧＡパッケージのような半導体チップパッケージ・ベース１０に取り付けられたダイ５を示す、部分的な断面図である。この図は、ダイアタッチ・フィレット３０とダイ５のクリティカルな構造上の関係（すなわち、フィレットの高さはダイの厚みのおよそ５０％である）を示す。
【００２５】
図１５は、本発明に従って、ダイアタッチ・フィレット３０を備えるダイ接着領域において、ＢＧＡパッケージのような半導体チップパッケージ・ベース１０に取り付けられたダイ５を示す、部分的な断面図である。この図は、ダイアタッチ・フィレット３０とダイ５のクリティカルな構造上の関係（すなわち、フィレットの高さはダイの厚みのおよそ５０％である）を示す。この図は、ダイ５上、フィレット３０上、ダイアタッチ材料２０の一部分上、およびパッケージベース１０の一部分上に配置されたモールドコンパウンド６０をさらに示す。
【００２６】
図１６は、本発明の好ましい実施形態に従って、ダイアタッチ・フィレット３０を有するダイ５を示す、断面図である。この図は、クリティカルな構造上の関係（すなわち、ダイ５の所定の面（side）のダイ幅Ｘのおよそ中央５０％のフィレットの高さＺ＝Ｂ−Ａは、ダイの厚みＹ＝Ｂのおよそ０％からおよそ７５％の範囲である。）を示している。
本質的には、Ｚ−（０％から７５％の）Ｙ−（０％から７５％の）Ｂは、およそ２５％のＸ（すなわち、ダイ５の所定の面の各端部６から内側の少なくとも２５％）の位置に制限される。
好ましくは、Ｚ−（３３％から７５％未満の）Ｙ−（３３％から７５％未満の）Ｂは、およそ２５％Ｘ（すなわち、ダイ５の所定の面の各端部６から内側の少なくとも２５％）の位置に制限される。
好ましい本実施形態におけるこの制限は、パッケージ化されたデバイスにおける全体的なせん断応力を減少するのに非常に有効である。
アセンブリ・プロセスの間、その外側の領域中のフィレットの高さを制御すること（すなわち、２５％未満のＸ）は、非常に困難である。
したがって、本方法は、せん断応力から受ける潜在的な損傷が最も大きなところである内側の領域（すなわち、ダイ５の所定の面の各端部６から少なくとも２５％内側）のフィレットの高さを制限する。
そうすることで、現在の方法は、せん断応力を効果的に減少させたパッケージ化されたデバイスを得る。
【００２７】
本発明の、パッケージ化された半導体チップ中のせん断応力を減少させる方法は、概して以下のステップを含む。すなわち、そこに配置された半導体チップとダイ接着領域とを有する半導体チップパッケージ・ベースを提供するステップと、少なくとも一つの面が厚みＹ、幅Ｘを有するダイ５を提供するステップと、ダイアタッチ材料２０を提供するステップと、このダイ５と半導体チップパッケージ・ベース１０の間に配置されるダイアタッチ材料２０の量を制御するステップであって、それによってダイアタッチ材料２０の少なくとも一部分が、ダイ５の少なくとも一つの面に少なくとも一つのメニスカス（凹凸）を形成し、それによって少なくとも一つのメニスカスが、ダイアタッチ材料２０を硬化させることで少なくとも一つのダイアタッチ・フィレット３０を形成し、これにより、少なくとも一つのダイアタッチ・フィレット３０の少なくとも一つの高さＺ＝Ｂ−Ａを制御し、これにより、ダイ５のせん断応力を減少するステップと、半導体チップのパッケージングを完了するステップと、を含む。
【００２８】
本発明の、せん断応力を減少させた半導体チップは、概して以下のものを含む。すなわち、そこに配置された半導体チップと、ダイ接着エリアとを有する半導体チップパッケージ・ベース１０と、少なくとも一つの面を有するダイ５と、ダイ５と半導体チップパッケージ・ベース１０の間に配置された、制御された量のダイアタッチ材料２０と、を含み、ダイアタッチ材料２０の少なくとも一部は、ダイ５の少なくとも一つの面に少なくとも一つのメニスカスを形成し、この少なくとも一つのメニスカスは、ダイアタッチ材料２０を硬化させることで少なくとも一つのダイアタッチ・フィレット３０を形成し、少なくとも一つのダイアタッチ・フィレット３０は、少なくとも一つの制御された高さＺ＝Ｂ−Ａを有し、ダイ５はのせん断応力を減少させることができる。
【００２９】
パッケージ化された半導体チップ中のせん断応力を減少するための現在の方法および装置において、ダイ５はシリコンを含んでいてもよいし、また、多少厚めのダイは、非常に優れたひび割れ抵抗（crack resistance）を有しているため、およそ４ミルから３０ミル、好ましくは１０ミルから１４ミルの範囲の厚みを有していてもよい。
ステップカットによって作られたダイ５は、より少ない潜在する内部応力を有するものとして好ましく、またこのダイ５は、平面領域においておよそ３６７平方ミルであることが好ましい。
ダイアタッチ材料２０は、エポキシ樹脂を含んでいてもよく、また、本質的に導電体と絶縁物から成るものから選択された充てん剤を含んでいてもよい。
【００３０】
ダイアタッチ・フィレットの高さ（すなわち、「フィレットのパーセンテージ」)は、フィレット％＝１００（Ｂ−Ａ）／Ｂという単純な関係式によって計算される。Ｂはダイの厚みであり、Ａはダイアタッチ材料で覆われていないダイの面の垂直距離である。
ダイアタッチ・フィレット３０はまた、ダイの厚みＹ＝Ｂのおよそ４０％からおよそ６０％の範囲（公称的におよそ５０％）における、標準的な高さＺを含んでいてもよい。
ダイアタッチ・フィレットの高さをダイの厚みのおよそ５０％まで意図的に制限することによって、本発明はダイ中のせん断応力を減少し、さらに次にはパッケージ化された半導体チップ中の全体的な応力を減少する。
好ましい実施形態（すなわち、ダイの厚みのおよそ３３％よりも大きくおよそ７５％までの実施形態）は、図１６に関して上記に記載された。
【００３１】
ここに詳細に示され、記載された情報は、本発明の上述した目的、本発明の現在において好ましい実施形態を完全に達成でき、このように本発明によって広く期待される主題の代表例である。
本発明の範囲は、当業者に理解される他の実施形態を完全に包み添付された請求項以外によっては制限されず、単数形で示される構成要素は明示的に記載されない限り「一つまたは一つのみ」を意味する意図ではなく、「一つまたは一つ以上」の意である。
上述した好ましい実施形態の構成要素と構造的、機能的な等価物、および当業者に知られている追加の実施形態はすべて、これによって参照によって明らかに組み込まれ、現在の請求項によって包含されるように意図される。
さらに、本請求項によって包含されるそのようなもののため、本発明によって解決されると思われるそれぞれの全ての課題に対処するデバイスまたは方法については、何らの要件も存在しない。
更に、現在開示された構成要素、部品（component）または方法ステップは、こ構成要素、部品または方法ステップが請求項において明示的に列挙されるかどうかに関わらず、放棄するようには意図されない。
しかしながら、形、半導体材料および構成材料の詳細における様々な変更および修正例が、添付された請求項で記載されるような発明の趣旨および範囲から外れることなく実行できることは、当業者に容易に理解される。
ここでの請求項は、構成要素が「のための手段」というフレーズを使用して明示的に列挙されなければ、35U.S.C.112の第６パラグラフの条件の下で解釈されない。
【産業上の利用可能性】
【００３２】
本発明は産業上、半導体チップのアセンブリおよびパッケージングに使用される。より詳細には、本発明は産業上、半導体チップ中のワイヤボンディングされたダイのアセンブリおよびパッケージングに使用される。
さらにより詳細には、本発明は産業上、半導体チップパッケージ中のクラッキングおよび層間剥離を防ぐ方法および装置を提供することによって、半導体チップのダイ中のせん断応力の減少に使用される。
本発明は産業上、ダイアタッチ・フィレットの高さを制御することによって、プラスチック・パッケージングの問題を解決するのに使用され、これによって、ダイ自体の中のせん断応力を減少する。
【図面の簡単な説明】
【００３３】
【図１】本発明の好ましい実施形態に従って、標準的なダイアタッチ・フィレットを備えるダイ接着領域中の、半導体チップパッケージに取り付けられたダイの平面図。
【図２】図１に示される構造の断面図であって、さらに、本発明の好ましい実施形態に従って、ダイの厚みのおよそ５０％の高さを有する標準的なダイアタッチ・フィレットを形成するダイアタッチ材料を示す図。
【図３】図１に示される構造の断面側面図であって、さらに、本発明の好ましい実施形態に従って、ダイの厚みのおよそ５０％の高さを有する標準的なダイアタッチ・フィレットを形成するダイアタッチ材料を示す図。
【図４】図１に示される構造の反対側の断面側面図であって、さらに、本発明の好ましい実施形態に従って、ダイの厚みのおよそ５０％の高さを有する標準的なダイアタッチ・フィレットを形成するダイアタッチ材料を示す図。
【図５】関連技術に従って、高い／同じ高さの（high/even）ダイアタッチ・フィレットを備えるダイ接着領域中の、半導体チップパッケージに取り付けられたダイの平面図。
【図６】図５に示される構造の断面図であって、さらに、関連技術に従って、ダイの厚みのおよそ９０％の高さを有する高い／同じ高さのダイアタッチ・フィレットを形成するダイアタッチ材料を示す図。
【図７】図５に示される構造の断面側面図であって、さらに、関連技術に従って、ダイの厚みのおよそ９０％の高さを有する高い／同じ高さのダイアタッチ・フィレットを形成するダイアタッチ材料を示す図。
【図８】図５に示される構造の反対側の断面側面図であって、さらに、関連技術に従って、ダイの厚みのおよそ９０％の高さを有する高い／同じ高さのダイアタッチ・フィレットを形成するダイアタッチ材料を示す図。
【図９】関連技術に従って、高い／低い（high/low）ダイアタッチ・フィレットを備えるダイ接着領域中の、半導体チップパッケージに取り付けられたダイの平面図。
【図１０】図９に示される構造の断面図であって、さらに、関連技術に従って、ダイの厚みのおよそ９０％の高さを有するダイアタッチ・フィレットの高い側面とダイの厚みのおよそ２５％の高さを有するダイアタッチ・フィレットの低い側面とを備える、高い／低いダイアタッチ・フィレットを形成する、ダイアタッチ材料を示す図。
【図１１】図９に示される構造の断面側面図であって、さらに、関連技術に従って、高い／低いダイアタッチ・フィレットを形成する、ダイアタッチ材料を示す図。このダイアタッチ・フィレットの高い側面は、ダイの厚みのおよそ９０％の高さを有する。
【図１２】図９に示される構造の反対側の断面側面図であって、さらに、関連技術に従って、高い／低いダイアタッチ・フィレットを形成する、ダイアタッチ材料を示す図。このダイアタッチ・フィレットの低い側面は、ダイの厚みのおよそ２５％の高さを有する。
【図１３】本発明に従って、ダイアタッチ・フィレットを備えるダイ接着領域において半導体チップパッケージ・ベースに取り付けられたダイの部分的な断面図。この図は、ダイアタッチ・フィレットの高さＺ＝Ｂ−Ａと、ダイの厚みＢとの間のクリティカルな寸法の関係を示す。Ａは、フィレット３０によって被覆されないダイの厚みＢの部分である。
【図１４】本発明に従って、ダイアタッチ・フィレットを備えるダイ接着領域において、ＢＧＡ半導体チップパッケージに取り付けられたダイの部分的な断面図。この図は、ダイアタッチ・フィレットとダイのクリティカルな構造上の関係を示す。
【図１５】本発明に従って、ダイアタッチ・フィレットを備えるダイ接着領域において、ＢＧＡパッケージのような半導体チップパッケージ・ベースに取り付けられたダイを示す、部分的な断面図。この図は、ダイアタッチ・フィレットとダイのクリティカルな構造上の関係（すなわち、フィレットの高さはダイの厚みのおよそ５０％）を示す。この図は、ダイ上、フィレット上、ダイアタッチ材料の一部分上、およびパッケージベースの一部分上に配置されたモールドコンパウンドをさらに示す。
【図１６】本発明に従って、ダイアタッチ・フィレットを有するダイの断面図。この図は、好ましいクリティカルな構造上の関係（すなわち、ダイの所定の面のダイ幅のおよそ中央５０％に沿って、フィレットの高さは、ダイの厚みのおよそ０％からおよそ７５％の範囲である。）を示す。
【図５】
2005516399.tif 000003
【図６】
2005516399.tif 000004
【図７】
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【図８】
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【図１】
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【図２】
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【図３】
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【図４】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【手続補正書】
【提出日】平成16年5月12日(2004.5.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ダイ接着領域を有し、半導体チップが配置された半導体チップパッケージ・ベース（１０）と、
少なくとも一つの面および少なくとも一つの端部（６）を有するダイ（５）であって、前記ダイ（５）は、本質的にシリコン（Si）、ゲルマニウム（Ge）および砒化ガリウム（GaAs）を含む群から選択された半導体材料を含んでおり、前記少なくとも一つの面のそれぞれは、厚み（Ｙ）および幅（Ｘ）を有するものと、
前記ダイ（５）および前記半導体チップパッケージ・ベース（１０）の間に配置される、制御された量のダイアタッチ材料（２０）であって、前記ダイアタッチ材料（２０）の少なくとも一部分は、前記ダイ（５）の前記少なくとも一つの面上に、少なくとも一つのメニスカスを形成しており、前記少なくとも一つのメニスカスは、前記ダイアタッチ材料（２０）を硬化させることで、少なくとも一つのダイアタッチ・フィレット（３０）を形成しており、前記少なくとも一つのダイアタッチ・フィレット（３０）は、少なくとも一つの制御された高さを有しており、
前記少なくとも一つの制御された高さは、せん断応力を減少するために、前記ダイの少なくとも一つの面の、少なくとも一つの各端部から、少なくとも２５％内側に位置する、前記ダイの少なくとも一つの面の厚み（Ｙ）のおよそ０％からおよそ７５％の範囲を含む、ダイアタッチ材料とを含む、
せん断応力を減少したパッケージ化された半導体チップ。
【請求項２】
前記ダイ（５）は、およそ４ミル（１０１μｍ）からおよそ３０ミル（７６２μｍ）の範囲の厚み（Ｙ）を含む、請求項１記載のパッケージ化された半導体チップ。
【請求項３】
前記ダイアタッチ材料（２０）は、エポキシ樹脂を含む、請求項１または２記載のパッケージ化された半導体チップ。
【請求項４】
前記少なくとも一つのダイアタッチ・フィレット（３０）は、前記ダイの厚み（Ｙ）のおよそ３３％よりも大きくおよそ７５％までの範囲の制御された高さ（Ｚ）を含む、請求項１、２または３記載のパッケージ化された半導体チップ。
【請求項５】
前記制御された高さ（Ｚ）は、前記ダイの幅（Ｘ）のおよそ中央の５０％の前記ダイの厚み（Ｙ）の前記およそ３３％よりも大きくおよそ７５％までの範囲に制限される、請求項４記載のパッケージ化された半導体チップ。
【請求項６】
前記ダイ（５）上、前記フィレット（３０）上、前記ダイアタッチ材料（２０）の少なくとも一部分上、および前記パッケージ・ベース（１０）の少なくとも一部分上に配置されるモールドコンパウンドをさらに含む、請求項１ないし５のいずれかの項記載のパッケージ化された半導体チップ。
【請求項７】
前記半導体チップパッケージ・ベース（１０）は、ＢＧＡ（ボール・グリッド・アレイ）を含む、請求項１ないし６のいずれかの項記載のパッケージ化された半導体チップ。
【請求項８】
その上に配置される半導体チップとダイ接着領域とを有する半導体チップパッケージ・ベース（１０）を提供するステップと、
厚み（Ｙ）と、少なくとも一つの面が幅（Ｘ）を有するダイ（５）を提供するステップと、
ダイアタッチ材料（２０）を提供するステップと、
このダイ（５）と前記半導体チップパッケージ・ベース（１０）の間に配置される前記ダイアタッチ材料（２０）の量を制御するステップであって、これによって前記ダイアタッチ材料（２０）の少なくとも一部分が、前記ダイ（５）の少なくとも一つの面に少なくとも一つのメニスカスを形成し、それによって前記少なくとも一つのメニスカスが、前記ダイアタッチ材料（２０）を硬化させることで、前記ダイ（５）の底から高さ（Ｚ）まで広がる少なくとも一つのダイアタッチ・フィレット（３０）を形成するステップと、を含み、
前記ダイ（５）と前記半導体チップパッケージ・ベース（１０）の間に配置される前記ダイアタッチ材料（２０）の量は、前記フィレットの高さ（Ｚ）が、前記ダイ（５）の前記面のおよそ中央５０％の前記ダイの厚み（Ｙ）の０％からおよそ７５％となるように制御される、方法。
【請求項９】
前記ダイ（５）と前記半導体チップパッケージ・ベース（１０）の間に配置される前記ダイアタッチ材料（２０）の量は、前記フィレットの高さ（Ｚ）が、前記ダイ（５）の前記面のおよそ中央５０％の前記ダイの厚み（Ｙ）の、３３％よりも大きくおよそ７５％までとなるように制御される、請求項８記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
別の関連技術のアプローチは、ダイ／封止材（encapsulant）の界面においてのみ、熱により引き起こされた応力を減らすため、３３．３３％未満の範囲の非常に低い高さのエポキシ樹脂のフィレット（すなわち、１５ミル（３８１μｍ）の厚みのダイでは、高さが５ミル（１２７μｍ）未満のフィレット）を使用する。この封止材の材料は特に、グロブトップ材料（glob-top material）を含む。
典型的にグロブトップ封止材は、大気条件下でダイの上表面を被覆するようにディスペンサから分配されるので、ダイ／グロブトップの界面において固有の不具合を有することが知られている。
このようにグロブトップ封止材はボイドだらけになる傾向があり、粘着力を下げ、それゆえ層間剥離を引き起こす。
しかしながら、この関連技術のアプローチは、フィレット中およびより厚いダイのクラッキング中のせん断応力の問題を扱っていないし、またダイ上の金属回路類とバルクシリコンの間のせん断応力の問題も扱っていない。
同様にこれらの関連技術は、グロブトップ材料に関連する問題の他、パッケージング材料に関する問題を扱っていない。
このように、複数の処理状況および使用状況の下で、半導体チップパッケージ中の層間剥離とクラッキングを防ぐためにダイ接着プロセスを制御する方法および装置が、長らく必要とされていた。
米国特許第５７５６３８０号は、とりわけダイアタッチ材料とダイパッド間、およびダイアタッチ材料とダイ間の界面を、非常に清潔にすることによって、付着特性を改善できることを教示する。ダイがダイパッド上にマウントされるときの、ダイアタッチ材料のフィレットの構成を記載する。
米国特許第６２６５７８４号、５２１８２３４号および特許第０４１０１４３７号もまた、それぞれ、ダイがダイパッド上にマウントされるときの、ダイアタッチ材料のフィレットの構成を示す。
米国特許第５８９２２８９号はまた、ダイがダイパッド上にマウントされるときの、ダイアタッチ材料のフィレットの構成を示す。
この場合、全面的な応力は、ダイの角部にのみダイアタッチ材料を塗布することによって減少される。記載されたフィレットは、少なくともダイの上部まで広がる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
単なる例示として、本発明の経験的なデータは、熱サイクルおよび熱衝撃のような実験の条件下において、ＢＧＡパッケージに含まれるおよそ４ミル（１０１μｍ）から３０ミル（７６２μｍ）の範囲における様々なダイの厚みに比例する様々なフィレットの高さに相当する。
ダイの厚みのおよそ３３％よりも大きくおよそ７５％までの、好ましい範囲のフィレットの高さを使用することによって、本発明は、以下の問題、すなわち、
（１）パッケージ化されたデバイス内の素子中の熱膨張率（ＣＴＥ）のずれ（mismatch）についての関連技術の問題。このずれは、関連技術のフィレットの高さがダイの厚みの７５％の範囲で起こる可能性がある。
驚いたことに、本発明の実験の信頼性データは、ダイの厚みのおよそ５０％のフィレットの公称高さにおいては、より厚いシリコン・ダイ（例えば、およそ８ミル（２０３μｍ）からおよそ１４ミル（３５６μｍ）の範囲、好ましくは、およそ１０ミル（２５４μｍ）から１４ミル（３５６μｍ）の範囲）中のせん断応力が最小となることを実証する。
さらに驚いたことに、８ミル（２０３μｍ）未満の範囲の厚みを有する、より薄いダイは、実際に、半導体パッケージング産業の常識（belief）に反し、逆の結果を与える。
本発明においては、例えばＥＳＥＣ２００７（登録商標）のような、ダイアタッチ・ピック・アンド・プレイス・マシンを使用してもよい。
より明確には、本発明は、ダイアタッチのエポキシ樹脂の高さを制御する方法および装置を提供し、これにより、ダイアタッチ・フィレットの高さを制御し、その結果、ダイ自体の中の応力を減少する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図１６は、本発明の好ましい実施形態に従って、ダイアタッチ・フィレット３０を有するダイ５を示す、断面図である。この図は、クリティカルな構造上の関係（すなわち、ダイ５の所定の面（side）のダイ幅Ｘのおよそ中央５０％のフィレットの高さＺ＝Ｂ−Ａは、ダイの厚みＹ＝Ｂのおよそ０％からおよそ７５％の範囲である。）
本質的には、Ｚ≒（０％から７５％の）Ｙ≒（０％から７５％の）Ｂは、およそ２５％以上のＸ（すなわち、ダイ５の所定の面の各端部６から内側の少なくとも２５％）の位置に制限される。
好ましくは、Ｚ≒（３３％から７５％未満の）Ｙ≒（３３％から７５％未満の）Ｂは、およそ２５％以上のＸ（すなわち、ダイ５の所定の面の各端部６から内側の少なくとも２５％）の位置に制限される。
好ましい本実施形態におけるこの制限は、パッケージ化されたデバイスにおける全体的なせん断応力を減少するのに非常に有効である。
アセンブリ・プロセスの間、その外側の領域中のフィレットの高さを制御すること（すなわち、２５％未満のＸ）は、非常に困難である。
したがって、本方法は、せん断応力から受ける潜在的な損傷が最も大きなところである内側の領域（すなわち、ダイ５の所定の面の各端部６から少なくとも２５％内側）のフィレットの高さを制限する。
そうすることで、現在の方法は、せん断応力を効果的に減少させたパッケージ化されたデバイスを得る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
パッケージ化された半導体チップ中のせん断応力を減少するための現在の方法および装置において、ダイ５はシリコンを含んでいてもよいし、また、多少厚めのダイは、非常に優れたひび割れ抵抗（crack resistance）を有しているため、およそ４ミル（１０１μｍ）から３０ミル（７６２μｍ）、好ましくは１０ミル（２５４μｍ）から１４ミル（３５６μｍ）の範囲の厚みを有していてもよい。
ステップカットによって作られたダイ５は、より少ない先在する内部応力を有するものとして好ましく、またこのダイ５は、平面領域においておよそ３６７平方ミルであることが好ましい。
ダイアタッチ材料２０は、エポキシ樹脂を含んでいてもよく、また、本質的にコンダクタと絶縁物から成るものから選択された充てん剤を含んでいてもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
ここに詳細に示され、記載された情報は、本発明の上述した目的、本発明の現在において好ましい実施形態を完全に達成でき、このように本発明によって広く期待される主題の代表例である。
本発明の範囲は、当業者に理解される他の実施形態を完全に包み添付された請求項以外によっては制限されず、単数形で示される構成要素は明示的に記載されない限り「一つまたは一つのみ」を意味する意図ではなく、「一つまたは一つ以上」の意である。
【国際調査報告】
2005516399.tif 000019
2005516399.tif 000020
2005516399.tif 000021