(57)【要約】半導体装置はメモリセル（３１１〜３１６，３３１〜３３６）の電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）アレイ（３０）のような不揮発性メモリを含む。不揮発性メモリは行及び列（３１１〜３１６，３３１〜３３６）のセルアレイ（３０）として配列される。各列アレイ（３１１〜３１６，・・・３３１〜３３６）は、列のセルに共通であるが他の列の他のウェルから絶縁された分離ウェル（３０１〜３０３）内に位置する。アレイに対する書込みは、各列が絶縁された状態でパルス電位を各列に印加することにより行なわれる。一の実施形態においては、メモリセルは浮遊ゲート素子を持たず、非導電電荷蓄積層を使用して電荷を蓄積する。別の実施形態においては、メモリセルは電荷をナノ結晶に蓄積する。
2005514769.tif 000002
【特許請求の範囲】
【請求項１】
行及び列をなすメモリセルを含む不揮発性メモリ（ＮＶＭ）アレイを有する半導体装置（図３，１３，１４）であって、
半導体基板内にあるとともに、互いに離間して電気的に絶縁される第１ウェル領域（３０１）及び第２ウェル領域（３０２）と、
前記第１ウェル領域（３０１）内に位置する第１列メモリセル（３１１〜３１６）と、
前記第２ウェル領域（３０２）内に位置する第２列メモリセル（３２１〜３２６）と、
前記第１列メモリセルの第１メモリセルの第１トンネル誘電体（１５０２または２１００）及び前記第２列メモリセルの第２メモリセルの第２トンネル誘電体（１５０２または２１００）と、
前記第１メモリセルの第１電荷蓄積層（１５０３または２３００）であって前記第１トンネル誘電体を覆って形成される第１電荷蓄積層、及び前記第２メモリセルの第２電荷蓄積層（１５０３または２３００）であって前記第２トンネル誘電体を覆って形成される第２電荷蓄積層と、
前記第１メモリセルの第１制御ゲート（１５０５または２４００）であって前記第１電荷蓄積層を覆って形成される第１制御ゲート、及び前記第２メモリセルの第２制御ゲート（１５０５または２４００）であって前記第２電荷蓄積層を覆って形成される第２制御ゲートと、前記第１制御ゲート及び前記第２制御ゲートは同じ行にあるとともに共通ワード線を通して電気的に接続されていることと、
前記第１列メモリセルの各メモリセルのドレイン領域に電気的に接続される第１ビット線（３０９１）と、
前記第２列メモリセルの各メモリセルのドレイン領域に電気的に接続される第２ビット線（３０９２）と、
前記第１列メモリセルの各メモリセルのソース領域に電気的に接続される第１ソース線（３０５１）と、前記第１ソース線及び前記第１列メモリセルの内の少なくとも一つのメモリセルのソース領域は前記第１ウェル領域に電気的に接続されることと、
前記第２列メモリセルの各メモリセルのソース領域に電気的に接続される第２ソース線（３０５２）と、前記第２ソース線及び前記第２列メモリセルの内の少なくとも一つのメモリセルのソース領域は前記第２ウェル領域に電気的に接続されることとを備える半導体装置。
【請求項２】
前記第１及び第２メモリセルは浮遊ゲートを持たない請求項１記載の半導体装置。
【請求項３】
前記第１及び第２電荷蓄積層は窒素を含有する請求項１記載の半導体装置。
【請求項４】
前記第１メモリセルの第１遮断層（１５０４）であって前記第１電荷蓄積層を覆って前記第１制御ゲートの下に形成される第１遮断層、及び前記第２メモリセルの第２遮断層（１５０４）であって前記第２電荷蓄積層を覆って前記第１制御ゲートの下に形成される第２遮断層をさらに備える請求項１記載の半導体装置。
【請求項５】
行及び列をなすメモリセル（３１１〜３１６）を備えた不揮発性メモリ（ＮＶＭ）アレイを有する半導体装置（図３，１３，１４）であって、
半導体基板内に形成されるウェル領域（３０１）と、
列メモリセルと、各メモリセルは、
前記ウェル領域内に位置するソース領域（３１１２，３１２２，３１３２，・・・３１６２）及びドレイン領域（３１１１，３１２１，・・・３１６１）と、各ソース領域は前記ウェル領域に電気的に接続されること、
前記半導体基板を覆って形成されるトンネル誘電体層（１５０２または２１００）、
前記トンネル誘電体層を覆って形成される電荷蓄積層（１５０３または２３００）、及
び
前記電荷蓄積層を覆って形成される制御ゲート（１５０５，２４００）を備えることと、
各ワード線が前記列メモリセルの一のメモリセルの該当する制御ゲートに電気的に接続されるワード線（３０７１〜３０７６）と、
列メモリセルの各メモリセルのドレイン領域に電気的に接続される一のビット線（３０９１）とを備える半導体装置。
【請求項６】
互いに絶縁される第１ウェル領域（３０１）及び第２ウェル領域（３０２）を含む半導体基板と、
前記第１ウェル領域に形成される第１メモリセル（３１１）と、
該第１メモリセル（３１１）は、
前記第１ウェル領域内に在って、前記第１ウェル領域の極性とは異なる極性を有する第１ソース領域（３１１２）及び第１ドレイン領域（３１１１）、
前記第１ソース領域及び前記第１ドレイン領域を覆って形成される第１トンネル誘電体層（１５０２または２１００）、
前記第１トンネル誘電体層を覆って形成される第１電荷蓄積層（１５０３または２３００）、及び
前記第１電荷蓄積層を覆って形成される第１制御ゲート（１５０５または２４００）を備えることと、
前記第２ウェル領域に形成される第２メモリセル（３２１）と、
前記第２メモリセル（３１１）は、
前記第２ウェル領域内に在って、前記第２ウェル領域の極性とは異なる極性を有する第２ソース領域及び第２ドレイン領域、
前記第２ソース領域及び前記第２ドレイン領域を覆って形成される第２トンネル誘電体層（１５０２または２１００）、
前記第２トンネル誘電体層を覆って形成される第２電荷蓄積層（１５０３または２３００）、及び
前記第２電荷蓄積層を覆って形成される第２制御ゲート（１５０５または２４００）、及び
前記第２メモリセル及び前記第１メモリセルはワード線（３０７１）を通して電気的に接続されることを備えることとを備える半導体装置（図３，１３，１４）。
【請求項７】
絶縁構造により相隔てられる第１ウェル領域（３０１）及び第２ウェル領域（３０２）を半導体基板に形成する工程と、
前記第１ウェル領域内に位置する第１列メモリセル（３１１〜３１６）を形成する工程と、
前記第２ウェル領域内に位置する第２列メモリセル（３２１〜３２６）を形成する工程と、
前記第１列メモリセルの第１メモリセルの第１トンネル誘電体（１５０２または２１００）及び前記第２列メモリセルの第２メモリセルの第２トンネル誘電体（１５０２，２１００）を形成する工程と、
前記第１トンネル誘電体を覆う形に前記第１メモリセルの第１電荷蓄積層（１５０３，２３００）を、及び前記第２トンネル誘電体を覆う形に前記第２メモリセルの第２電荷蓄積層（１５０３，２３００）を形成する工程と、
前記第１電荷蓄積層を覆う形に前記第１メモリセルの第１制御ゲート（１５０５，２４００）を、及び前記第２電荷蓄積層を覆う形に前記第２メモリセルの第２制御ゲート（１５０５，２４００）を、前記第１制御ゲート及び前記第２制御ゲートは同じ行に在り、かつ共通ワード線を通して電気的に接続されるように形成する工程と、
前記第１列メモリセルの各メモリセルのドレイン領域に電気的に接続される第１ビット
線（３０９１）を形成する工程と、
前記第２列メモリセルの各メモリセルのドレイン領域に電気的に接続される第２ビット線（３０９２）を形成する工程と、
前記第１列メモリセルの各メモリセルのソース領域に電気的に接続される第１ソース線（３０５１）を、前記第１ソース線及び前記第１列メモリセルの少なくとも一つのメモリセルのソース領域は前記第１ウェル領域に電気的に接続されるように形成する工程と、
前記第２列メモリセルの各メモリセルのソース領域に電気的に接続される第２ソース線（３０５２）を、前記第２ソース線及び前記第２列メモリセルの少なくとも一つのメモリセルのソース領域は前記第２ウェル領域に電気的に接続されるように形成する工程とを備える、不揮発性メモリ（ＮＶＭ）アレイの方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、「不揮発性メモリ、製造方法及び書込み方法」と題し、本出願の譲受人に譲渡された２００２年８月２０日出願の米国特許第６，４３８，０３０号に関連する。
【０００２】
本発明は概して半導体装置に関し、特に不揮発性メモリ及び絶縁チャネル書込み及びアレイ動作に関する。
【背景技術】
【０００３】
電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）アレイのような従来のメモリアレイは複数の個別メモリセルを備える。メモリセルに対して所望の論理またはメモリ状態を書き込むことができる。アレイに対して書込みを行なうに当たり、各セルは高電圧状態または低電圧状態（すなわちオン状態またはオフ状態）のいずれかを有する必要がある。望ましい高電圧状態は、消費電力低減の観点及び物理的及び材料上の制約によって制約を受ける。望ましい低電圧状態は、低電圧状態が高電圧状態から区別されねばならず、そしてさらに狭小なメモリアレイセル分布における隣接セル間のクロスリークを招いてはならないので、高電圧状態と同様に制約を受ける。低電圧状態にアクセスするのに必要な電圧が大きくなるほど、メモリセルが消費する電力が大きくなる。
【０００４】
従来、メモリセルはアレイ状に分布する。このようなアレイを簡易化した例を図１に示す。図１に示す例としてのアレイは９つの個別メモリセルしか含まないが、通常のメモリアレイはもっと多くのメモリセルを含む。従って図１に示す例としてのアレイの少数のセルは、単に本明細書における図示及び議論のための例示に過ぎないことを理解されたい。実際、本明細書に記載する同じ原理を、ずっと大規模のメモリセルアレイを含む広い範囲の種々のサイズのメモリアレイに適用することができる。
【０００５】
図１のアレイは個別メモリセル、例えばメモリセル１０１〜１０９を含む。例えばセル１０１のようなアレイの各セルはそのゲートで、ワード線（Ｗ１）１２１のようなワード線に接続され、このワード線はセル１０１のゲートで接続される。例えば他のセル１０２，１０３もワード線１２１に接続される。図１を参照すると、セル１０１，１０２，１０３が共通の「行」のアレイ内に分布している。ワード線（Ｗ１）１２１，（Ｗ２）１２２，及び（Ｗ３）１２３のような共通のワード線は、それぞれセル１０１，１０２，１０３及び１０４，１０５，１０６及び１０７，１０８，１０９のような共通行のセルを接続する。
【０００６】
行の各セルのドレインは独立したビット線に接続され、例えばセル１０１のドレインはビット線（Ｂ１）１３１に接続される。同じビット線１３１は、アレイの例えば他のセル１０４及び１０７に接続される。例示として、セル１０１，１０４，１０７がアレイの共通「列」に分布している。ビット線１３１，１３２及び１３３のような共通ビット線は、共通列のセル１０１，１０４，１０７及び１０２，１０５，１０８及び１０３，１０６，１０９をそれぞれ接続する。
【０００７】
セル１０１のソースはソース線１２５に接続される。このソース線１２５はまた、全アレイの全ての他のセル１０１〜１０９のソースを接続する。従って図１において、平行ワード線１２１〜１２３のそれぞれが、アレイの共通行に分布するセル１０１〜１０３，１０４〜１０６または１０７〜１０９のそれぞれのゲートを接続し、他方では、平行ビット線１３１〜１３３のそれぞれが、アレイの共通列に分布するセル１０１，１０４，１０７
または１０２，１０５，１０８または１０３，１０６，１０９のそれぞれのドレインを接続する。アレイの全てのセル１０１〜１０９は共通ウェル、例えば図１のｐウェル１００に配置される。この配列において、ソース線１２５及びｐウェル１００の各々はアレイのセル１０１〜１０９の各々に共通する。
【０００８】
セル１０１〜１０９からなる前述のアレイに対して書込みを行なうに当たって、正電圧を選択メモリセルワード線及び選択メモリセルビット線に印加する。続いて選択メモリセルにホットキャリア注入（ＨＣＩ）を通して書込みが行なわれると、選択メモリセルのしきい値電圧が変化する（すなわち、メモリセルの浮遊ゲートに蓄積される電荷量が変化する）。しきい値電圧の変化は書込みイベントの間に周期的にセンスして目標しきい値電圧がアレイの全ての選択メモリセルで達成されたかどうかを検出する。
【０００９】
セル１０１〜１０９からなる前述のアレイに対して消去を行なうに当たって、負電圧を各ワード線に、そして正電圧をソース線１２５または共通ｐウェル１００に印加することにより全アレイに対する消去を行なう。このようにして、アレイの全てのメモリセルの浮遊ゲートは同時に、その消去に応答して低しきい値電圧状態に充電される。
【００１０】
図２を参照すると、プロットが、高しきい値電圧状態及び低しきい値電圧状態、すなわち「オフ」状態または「オン」状態におけるアレイのメモリセル１０１〜１０９が表わすビットのしきい値電圧を示していることがわかる。ここで、高電圧状態及び低電圧状態の各々は、実際はそれぞれ特定の目標高電圧及び目標低電圧近傍の或る範囲の電圧レベルであることに注目されたい。図２に示す電圧範囲は従来のアレイに対する書込み時に現われる分布タイプの例であり、従来のアレイでは、全てのセルがｐウェル１００のような共通ウェルを共有する。図２の分布において、高しきい値電圧は、例えば５〜６ボルトの間の比較的狭い分布に集まる。しかしながら、しきい値電圧分布は低しきい値電圧状態の場合にはずっと広く、例えば０．５ボルト〜２．５ボルトの範囲に分布する。しきい値電圧分布が低しきい値電圧状態でこのように広くなるのは主として、全てのビットセルが共通ｐウェルに配置される結果、全てのメモリセルに対する消去が同時に行なわれるからである。プロセス変動、材料欠陥、及び材料特性の劣化の全てが、低しきい値電圧状態でのＶｔ分布を高しきい値電圧状態でのＶｔ分布よりも広くしてしまう主要原因である。Ｖｔ分布が広くなると、低Ｖｔ状態のビットセルに対する読出しアクセスを確実に行なうために読出し動作中のワード線電圧を高くする必要が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ここで問題となるのは、低しきい値状態に対する読出しアクセスを確実に行なうために高いワード線電圧が必要であり、それにより大きな電力が消費されることである。さらに、高いワード線電圧を実現するために、低電圧電源からの昇圧を行なって所望のワード線電圧を達成することが必要となる。所望のワード線電圧に達するには、低電圧電源からの昇圧を行なっても低電源しか用いなければ昇圧が遅くなるので、通常、相当な時間を要する。低しきい値電圧レベルのセルアレイの電圧範囲分布を制御して読出しアクセスに必要なワード線電圧を減らすことができれば大きな利点が生じると考えられる。しかしながら、低い方の電圧範囲分布を制御すると、アレイの全てのセルが共通ｐウェルに配置される場合の隣接セル間のクロスリークの問題が生じる。
【課題を解決するための手段】
【００１２】
本発明はこの分野及び技術において大きな改良及び利点を生じさせる。何故なら、本発明は低い方のしきい値電圧分布をより狭い範囲に制限することを可能にし、そしてさらに、より低いワード線電圧を使用することにより高速アクセスを可能にするからである。
【発明を実施するための最良の形態】
【００１３】
この技術分野の当業者であれば、図の構成要素が簡易化及び明瞭化を目的として示されるものであり、必ずしも実際の寸法通りには描かれていないことが理解できるであろう。例えば、本発明の実施形態の理解に役立つように図の構成要素の幾つかの寸法は他の構成要素に対して誇張して描かれている。
【００１４】
一の実施形態によれば、電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）アレイのような不揮発性メモリ（ＮＶＭ）アレイは別個のｐウェル領域に形成される複数のメモリセル列を含むことにより、アレイの選択メモリセルの書込みしきい値電圧分布幅を小さくする。ＥＥＰＲＯＭアレイはＳＯＮＯＳ（半導体−酸化物−窒化物−酸化物−半導体），ＳＮＯＳ（半導体−窒化物−酸化物−半導体），ＭＯＮＯＳ（金属−酸化物−窒化物−酸化物−半導体）及びＭＮＯＳ（金属−窒化物−酸化物−半導体）などの浮遊ゲートを持たない、または浮遊ゲートを利用するメモリセルを有することができる。またＥＥＰＲＯＭアレイは、個別記憶素子またはナノ結晶を使用して電荷を蓄積するＮＶＭデバイスまたは他の全てのＮＶＭデバイスを含むことができる。
【００１５】
別の実施形態においては、共通ビット線を共有する複数のメモリセルをｐウェル領域のようなウェル領域の内部に形成する。一の実施形態においては、絶縁分離された各ｐウェルはアレイのメモリセル列を形成する。ｐウェルは、シャロートレンチ分離（ＳＴＩ）構造を使用して互いに電気的に絶縁される。分離ｐウェル領域内に形成されるメモリセルは、共通ビット線及び共通ソース線を共有する。メモリアレイを分離ｐウェルに絶縁分離すると、アレイのメモリセルが狭い幅のしきい値電圧分布内のしきい値電圧を有するようにメモリセルに対して書込みを行なうことができるので、書込み制御が改善される。
【００１６】
図３を参照すると、メモリセルアレイ３０はメモリセル３１１〜３１６，３２１〜３２６及び３３１〜３３６を含む。メモリセルアレイ３０を例示として描いているというのは、アレイが図示するメモリセルよりも多くの、または少ない数の個別メモリセルを含むことができ、そしてこれらのセルは非常に多くの種類の態様で配列される共通行、共通列または他の相対的位置のいずれかに分布させることができるからである。アレイにおいては、メモリセル３１１〜３１６は第１列を、メモリセル３２１〜３２６は第２列を、そしてメモリセル３３１〜３３６は第３列を構成する。
【００１７】
各列のメモリセルはそれらのそれぞれのドレイン（またはドレイン領域）で共通ビット線により接続され、例えばメモリセル３１１〜３１６はビット線３０９１により接続され、メモリセル３２１〜３２６はビット線３０９２により接続され、そしてメモリセル３３１〜３３６はビット線３０９３により接続される。メモリセル３１１，３２１，３３１のような隣接列の該当するセルはそれぞれ、それらの制御ゲートで共通ワード線に接続され、例えばワード線３０７１はメモリセル３１１，３２１，３３１の各々の制御ゲートを接続し、ワード線３０７２はメモリセル３１２，３２２，３３２の各々の制御ゲートを接続し、ワード線３０７３はメモリセル３１３，３２３，３３３の各々の制御ゲートを接続し、ワード線３０７４はメモリセル３１４，３２４，３３４の各々の制御ゲートを接続し、ワード線３０７５はメモリセル３１５，３２５，３３５の各々の制御ゲートを接続し、そしてワード線３０７６はメモリセル３１６，３２６，３３６の各々の制御ゲートを接続する。一の実施形態によれば、各列のメモリセル、例えばメモリセル３１１〜３１６はｐウェル３０１のような共通ウェルの内部に位置する。メモリセル３２１〜３２６はｐウェル３０２内に位置し、そしてメモリセル３３１〜３３６はｐウェル３０３内に位置する。各列のメモリセルは隣接する列のメモリセルからシャロートレンチ絶縁構造により電気的に絶縁される（図３には示さず）。
【００１８】
ソース線はそれぞれの列のメモリセルの各々のソース領域に電気的に接続され、例えば
第１列のセル３１１〜３１６はソース線３０５１に接続される。一の実施形態によれば、ソース線３０５１及びｐウェル領域３０１は、電気結線（またはストラップ）３０１１及び３０１２として示すように、電気的に接続されて等電位を有する。アレイ３０の他の絶縁されたｐウェル３０２，３０３は列セル３２１〜３２６または３３１〜３３６をそれぞれ含み、そしてメモリセル３２１〜３２６または３３１〜３３６のソース領域は電気的にソース線３０５２または３０５３に接続される。接続３０２１，３０２２及び３０３１，３０３２はそれぞれ電気的結合を示すので、一方ではソース線３０５２及びｐウェル３０２の電圧が、他方でソース線３０５３及びｐウェル３０３の電圧が等しいことを示す。図３において、ソース線３０５１及びｐウェル３０１の接続が４セル毎に、すなわち一連のメモリセル３１２〜３１５の一方の側の接続３０１１，３０１２で行なわれるように示されているが、これらの接続の間の連続するメモリセルの数は単に例示であり、広範囲の種類のメモリセルシーケンスの内のいずれかを接続３０１１と３０１２との間，３０２１と３０２２との間，そして３０３１と３０３２との間のそれぞれに介在させることができる。例えば、接続を所望通りに、１６セル毎に、３２セル毎に、６４セル毎に、またはアレイ、その構成、及び所望の配列に応じて行なうことができる。
【００１９】
３０１１及び３０１２のようなストラップが形成する接続は、読出し及び書込み動作の間、ｐウェル電位が確実に安定した状態を維持するように作用する。通常、ｐウェルの深さはシャロートレンチ絶縁構造の深さを超えない。従って、ｐウェル領域の層抵抗は普通、シャロートレンチ絶縁構造の深さが浅くなるにつれて大きくなる。これにより、ｐウェルにリーク電流が生じるとｐウェル電位が不安定になる。ｐウェル電位が不安定であると、それに応じて不所望な結果としてしきい値電圧が不安定になる。従って、３０１１及び３０１２のようなストラップによりソース線（及びｐウェル）に印加される電位が確実にｐウェル領域全体に渡って均等に分布するようになるので、ｐウェルのメモリセルのしきい値電圧安定性が改善される。
【００２０】
図４を参照すると、図３のアレイを備える半導体装置の断面にはディープｎウェル４０１内に形成されるｐウェル３０１が示されている。メモリセルソース領域及びドレイン領域は導電プラグ４０２を通してソース線３０５１及びビット線３０９１にそれぞれ接続される。ソース領域は拡散領域３１１２，３１２２及び３１３２，３１４２及び３１５２，３１６２を含む。ドレイン領域は拡散領域３１１１及び３１２１，３１３１及び３１４１，３１５１及び３１６１を含む。ソースからｐウェルに向かうストラップはｐ型不純物領域３０１１及び３０１２を含む。一の実施形態によれば、選択ソース領域をｐウェルストラップに電気的に短絡させるが、この短絡は選択ソース領域３１１２，３１２２，３１５２及び３１６２、及びｐウェルストラップ３０１１及び３０１２を覆う半導体基板部分をシリサイド領域３２として示すようにシリサイド化することにより行なわれる。別の実施形態においては、ｐウェル領域３０１を選択ソース領域に電気的に接続するが、この接続は、これら選択ソース領域がｐウェル領域と直接短絡する程度に選択ソース領域をシリサイド化する、または別の構成として選択ソース領域導電プラグのコンタクト開口を導電プラグが電気的に選択ソース領域とｐウェル領域とを短絡させる程度にオーバーエッチングすることにより行なわれる。
【００２１】
図４に示すように、それぞれのソース領域及びドレイン領域はメモリセル３１１，３１２，３１３，３１４，３１５及び３１６のチャネル領域により分離される。一の実施形態によれば、メモリセルはチャネル領域を覆うトンネル酸化膜、トンネル酸化膜を覆う浮遊ゲート電極、浮遊ゲート電極を覆う制御ゲート誘電体膜、及び制御ゲート誘電体膜を覆う制御ゲート電極を備える。導電プラグ４０２及び配線（図示せず）はそれぞれのソース及びドレイン領域を、ドレイン領域の場合にはビット線３０９１、またはソース領域の場合にはソース線３０５１のいずれかからの電気信号と接続する。ビット線３０９１及びソース線３０５１は電気配線として図４に模式的に示されているが、適切な半導体配線を装置
の同じ層または異なる層に設けてそれぞれのビット線３０９１及びソース線３０５１を形成することができ、そして電気配線として図示しているのは単に接続により電気的に導通していることと配線の位置関係を説明し、納得するためのものであることを理解されたい。
【００２２】
図５を参照すると、図３のアレイ３０の電気的構成を有する図４の半導体装置が、隣接するｐウェル３０１と３０２を横切る切断線３０５にほぼ沿った断面として示されている。一の実施形態によれば、ディープｎウェル領域４０１を半導体装置基板内に形成し、そしてメモリセルアレイを形成するために使用するｐウェル列をディープｎウェル領域４０１内に配置する。図５の断面に示すように、シャロートレンチ絶縁構造５０１及びディープｎウェル領域４０１がｐウェル領域３０１，３０２を電気的に絶縁する。メモリセル３１１，３２１はそれぞれｐウェル領域３０１，３０２を覆って位置する。メモリセル３１１，３２１はトンネル酸化膜５０２、浮遊ゲート電極５０３，５０４、制御ゲート誘電体層５０５、及び図３のワード線３０７１の一部として形成される制御ゲートを備える。また、ワード線３０７１はメモリセル３１１と３２１を相互接続する。
【００２３】
図５の断面から明らかなように、ｐウェル３０１はｐウェル３０２から絶縁される。絶縁しているので、ｐウェル３０１に接続されるメモリセルのバイアス電位は必ずしも、ｐウェル３０２に接続されるメモリセルのバイアス電位と同じである必要は無く、そのバイアス電位から独立したものとすることができる。換言すれば、各分離ｐウェル列はアレイ３０の他のｐウェル列から電気的に絶縁される。以下の説明からさらに完全に理解されるであろうが、これらのｐウェルが絶縁されることにより、低しきい値電圧レベルと高しきい値電圧レベルの両方でのしきい値電圧分布がより狭くなるようなアレイ書込みが可能になる。これらのｐウェルが絶縁されることによりさらに、隣接セル間のクロスリークの確率が小さくなる、といった所定の他の利点が得られ、これらの利点についても以下の説明によりさらに完全に理解されるものと考える。
【００２４】
図６〜９を参照すると、図５の装置の形成に関連する工程がより完全な形で描かれている。図６に示すのは半導体装置基板６０１である。半導体装置基板６０１は、単結晶半導体ウェハ、絶縁体上半導体（ＳＯＩ）基板とすることができる、または半導体装置を形成するために使用するのに適する他の基板であればどのような基板とすることもできる。一の特定の実施形態においては、半導体装置基板はシリコン基板である。複数の絶縁構造５０１を半導体装置基板６０１内に形成する。一の特定の実施形態においては、絶縁構造５０１はシャロートレンチ絶縁構造である。別の構成として、絶縁構造５０１はシリコン局所酸化（ＬＯＣＯＳ）構造または当業者に公知の他の絶縁構造を含むことができる。シャロートレンチ絶縁構造５０１は、後の工程で基板６０１内に形成されるｐウェル領域を絶縁するように機能する。一の実施形態においては、シャロートレンチ絶縁構造は、約０．３５〜０．６５マイクロメートル深さの範囲の深さ、または別の構成として用途に合うような深さ及びパラメータを有する。
【００２５】
図７を参照すると、シャロートレンチ絶縁構造５０１の形成後、ｐウェル注入が行なわれて不純物領域７０１，７０２を基板６０１内に形成する。一の実施形態によれば、基板６０１にボロンまたは他のｐ型不純物を使用して注入してｐ型不純物領域７０１，７０２を形成する。ｐ型不純物領域７０１，７０２を形成した後、基板６０１に再度リンまたは他のｎ型不純物を注入してディープｎ型不純物領域７０３を形成する。この技術分野の当業者であれば、ディープ不純物領域７０３を形成するために使用する注入エネルギーは不純物領域７０１，７０２を形成するための注入エネルギーよりも大きいことが理解できると考える。
【００２６】
ｐ型不純物領域７０１，７０２、及びディープｎ型不純物領域７０３を形成した後、図
８に示すように、トンネル酸化膜５０２を基板表面を覆うように形成する。（本文中で使用する場合、「基板表面」は半導体装置基板のみならず、議論中の処理工程までに半導体装置基板上に形成される全ての層を含むことに留意されたい。従って、基板表面は、基板の上に形成される全ての構造を含む基板の現時点での最上層を指す）。一の実施形態によれば、トンネル酸化膜は熱成長二酸化シリコン層である。別の構成として、トンネル酸化膜は高誘電率材料または熱成長二酸化シリコンと高誘電率（高ｋ）材料との組み合わせを含むことができる（本明細書の場合、高誘電率（高ｋ）材料は二酸化シリコンの誘電率よりも大きな誘電率を有する材料である）。
【００２７】
一の実施形態によれば、次に半導体基板を従来のアニールプロセスを使用してアニールして不純物を基板６０１に拡散させて活性化させることにより（すなわち、ｐ型領域７０１，７０２、及びディープｎ型領域７０３）、図８に示すようにｐウェル領域３０１，３０２、及びディープｎウェル領域４０１を形成する。次に第１導電層８０１が基板表面を覆うようにして形成される。一の実施形態によれば、第１導電層８０１はポリシリコン層である。この後図８に示すように、第１導電層８０１を覆ってレジスト層を塗布し、そしてパターニングする。次に図９に示すように、第１導電層８０１及びその下層のトンネル酸化膜５０２をエッチングして浮遊ゲート５０３，５０４を形成する。
【００２８】
次に図９を参照すると、浮遊ゲート電極５０３，５０４を形成した後、制御ゲート誘電体層５０５を浮遊ゲート電極５０３，５０４を覆うように形成する。一の実施形態によれば、制御ゲート誘電体層５０５は、約１０〜１５ナノメートルの酸化膜換算膜厚（ＥＯＴ）を有する酸化膜／窒化膜／酸化膜（ＯＮＯ）層である。その後、第２導電層を堆積し、パターニングし、そして所望通りにエッチングしてワード線３０７１を形成するが、このワード線３０７１はメモリセル３１１，３２１の制御ゲートも構成する。一の実施形態によれば、第２導電層はポリシリコン層である。ワード線３０７１はメモリセル３１１，３２１を共通接続する（図３にも示す）。ワード線３０７１及び他のワード線（図示せず）を形成した後、テトラエトキシシラン（ＴＥＯＳ) をソースガスとして使用して形成する化学気相成長（ＣＶＤ）シリコン酸化膜のような層間誘電体（ＩＬＤ）層９０１、または他の同様な材料を基板表面を覆うように堆積させる。図９には示さないが、半導体装置形成における後続の工程には、アレイの他の素子へのコンタクト及び配線の形成が含まれる。
【００２９】
別の実施形態においては、技術がメモリセルのサイズ縮小を追及し続けるのにつれて、図５〜９に関して開示するディープｎウェルを構成するための面積が大きくなり過ぎるので、高電圧書込み及び消去動作における充電／放電時間が長く掛かってしまう。この問題を解決するために、本願の発明者らはシャロートレンチ絶縁をディープトレンチ構造に置き換えて、各列がｐウェル及びｎウェルの両方に対して完全に絶縁されるようにする。これにより、各個別のビット線においてｎウェルがｐ型基板に対して有する接合容量を減らし、この容量減少が今度は書込み／消去動作における充電／放電時間を短くすることができる、という利点が生じる。またｐウェル深さは、トレンチ絶縁構造の深さを増大させることにより増大させることができる。ｐウェル深さを増大させると幾つかの利点が得られる。第１点として、ｐウェル深さを増大させることによりｐウェル層抵抗が小さくなり、これがｐウェル電位の不安定さを減じるように作用する（前に議論したように）。第２点として、ｐウェル深さを増大させることにより、ｐウェルのボロンドーピング分布形状を制御する必要が小さくなって半導体装置の生産性が改善されるが、この場合、ｐウェルのボロンドーピング分布形状を制御する必要が小さくなるのは、トレンチ絶縁構造が深くなると隣接ビット線間のリークパスを減らすことができるからである。第３点として、ｐウェル／トレンチ絶縁構造が深くなると、ｎ＋（ソース及びドレイン）／ｐウェル／ｎウェルが構成する寄生トランジスタのバイポーラ動作も生じ難くなる。図９の破線９０２はこのディープトレンチの一例を示している。図９に示すように、ディープトレンチ絶縁構造
の深さは、ディープｎウェル領域４０１の深さよりも深く延びる。好適には、ディープトレンチ絶縁構造は約０．６〜１．１マイクロメートルの範囲の深さを有する。さらに好適には、ディープトレンチ絶縁構造は約０．８〜１．０マイクロメートルの範囲の深さを有する。
【００３０】
次に図１０Ａ〜Ｅを参照すると、分離ｐウェル配列構造を有するメモリセルアレイに対する書込み動作の実施形態が開示されている。図１０Ａ〜Ｅの各々は左側にＸ−Ｙプロットを含み、このプロットはしきい値電圧（ＶＴ）対アレイ３０のメモリセルのビット数を示し、このアレイ３０は図３の３つのメモリセル３１１，３２１及び３３１を含み、そして右側に図３のメモリアレイ３０の簡易化模式図を含み、この模式図はメモリセルに対する書込みに使用される代表的なバイアス電位を示している。図１０Ａ〜Ｅ全体を通して見れば、本発明の実施形態（すなわち、分離ｐウェルを使用してメモリアレイの列を形成する）をどのようにして使用してアレイのメモリセルに対する書込みを行なって、セルを先行技術のメモリアレイに比べてより狭いＶＴ分布を有する低しきい値電圧状態にするのかがわかる。アレイ３０の３つのメモリセル３１１，３２１，３３１及び残りのメモリセルに対する書込み、及び特定のバイアス電位は本発明を制限するためのものではなく、単なる例示に過ぎない。この技術分野の当業者であれば、アレイのどのような数のメモリセルに対しても書込みを行なうことができ、他のバイアス電位を使用してメモリセルに対する書込みを行なうことができることを理解できるものと考えられる。
【００３１】
一の実施形態によれば、メモリセルのしきい値電圧を高しきい値電圧状態から低しきい値電圧状態に変えることによりメモリセルに対して書込みを行なう。高低のしきい値電圧状態の各々は、それぞれのしきい値電圧目標を構成する範囲を有する。例えば、本明細書に記載する実施形態においては、高しきい値電圧目標は約４．０ボルト〜約５．０ボルトの範囲であり、低しきい値電圧目標は約１．０ボルト〜約１．５ボルトの範囲であり、そして読出し電圧レベルは約３．３ボルトである。本明細書に記載する実施形態を使用する低しきい値電圧目標は、先行技術のメモリアレイにより既に得られているよりも狭い分布となっている。分離ｐウェルによって、ｐウェルの各々のメモリセルに対するバイアスを別々にすることができる。メモリセルに対するバイアスを別々に行なえる機能を備えていれば、メモリセルの所望のしきい値電圧を得た後に特定のｐウェルのメモリセルを非選択状態にする機能が得られるので、メモリセルに対して正確な書込みを行なって所望のしきい値電圧範囲内に収める機能を強化することができる。
【００３２】
図１０Ａを参照すると、Ｘ−Ｙプロットが、メモリセルに対する消去が行なわれて高しきい値電圧状態になったときの図３のメモリセルのしきい値電圧分布を示していることがわかる。また、Ｘ−Ｙプロットの横に図３のメモリアレイ３０の簡易模式図を示している。簡易模式図は、ビット線３０９１，３０９２，３０９３、ソース線３０５１，３０５２，３０５３、及びワード線３０７１〜３０７６に印加されるそれぞれの電圧を示している。分離ｐウェル３０１，３０２及び３０３（図３に示す）は、接続３０１１，３０１２及び３０２１，３０２２及び３０３１，３０３２が行なわれる結果として、それぞれのソース線３０５１，３０５２及び３０５３と同じ電位にバイアスされる。一の実施形態によれば、図１０Ａに示すように、アレイのメモリセルに対して書込みを行なう前に、例えば−８ボルトの電圧をアレイのビット線３０９１，３０９２，３０９３及びソース線３０５１，３０５２，３０５３の各々に、そして１０ボルトをワード線３０７１，３０７２，３０７３，３０７４，３０７５，３０７６の各々に印加することによりこれらのメモリセルに対してファウラーノードハイムトンネル（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）により消去を行なう。このバイアス操作の結果、アレイのメモリセルに対する消去が行なわれてメモリセルを高しきい値電圧状態の約４．０〜５．０ボルトの間の電圧にする。このしきい値電圧分布は曲線１００１で示される。図１０Ａに示すように、メモリセル３１１，３２１及び３３１に対する消去操作後のしきい値電圧は曲線１００１の分
布内に収まる。
【００３３】
図１０Ｂ〜Ｅを参照すると、アレイのメモリセルに対する消去を行なってメモリセルを高しきい値電圧状態にした後、一の特定の実施形態に従ってメモリセル３１１，３２１に対する書込みを段階的に行なってメモリセルを低しきい値電圧状態にする。この技術分野の当業者であれば、以下に記載するメモリセル３１１，３２１に対する特定の書込みシーケンスによってアレイのメモリセルが所望の特定のしきい値電圧状態になるようにメモリセルを変えることができることがわかるであろう。図１０Ａ〜Ｅの例においては、アレイのメモリセルの目標しきい値電圧状態はそれぞれ、オンまたは書込み済み（すなわち、低電圧しきい値状態）、及びオフまたは消去済み（すなわち、高電圧しきい値状態）に対応する。
【００３４】
次に図１０Ｂに示す簡易模式図を参照すると、図１０Ａに示すアレイのメモリセルに対する消去を行なった後、ワード線３０７１を約−１０Ｖにバイアスし、そしてビット線３０９１及び３０９２、及びソース線３０５１及び３０５２を、約＋４ボルトから約＋８ボルトに徐々に増える方向にバイアスする、例えば＋４ボルトから＋５ボルトに０．２ボルトずつ増やしていって電子電荷をメモリセル３１１，３２１の浮遊ゲートから除去することにより、メモリセル３１１，３２１のしきい値電圧を下げる。ワード線３０７２〜３０７６、ビット線３０９３、及びソース線３０５３を全て約０ボルトにバイアスし、アレイの他の全てのメモリセル（メモリセル３３１を含む）が消去済みの高しきい値電圧状態を維持できるようにする。図１０ＢのＸ−Ｙプロットに示すように、メモリセル３１１，３２１のしきい値電圧は分布１００１内から目標書込みＶＴ範囲にシフトし、そしてメモリセル３３１のしきい値電圧は変化せず、分布１００１内に収まっている。
【００３５】
図１０Ｃを参照すると、ビット線３０９１，３０９２及びソース線３０５１，３０５２のバイアス電圧は再び、例えば約＋５ボルトから＋６ボルトに０．２ボルトずつ増え、その間ワード線３０７１の−１０ボルトのバイアス電位が維持されることが示されている。図１０Ｂ及び１０ＣのＸ−Ｙプロットにおける電圧の位置の相対的変化が示すように、この動作により、メモリセル３１１，３２１のしきい値電圧が下がり続ける。ワード線３０７２〜３０７６、ビット線３０９３、及びソース線３０５３は全てほぼ０ボルトにバイアスされ続け、そしてその結果、メモリセル３３１を含むアレイの他のメモリセルの浮遊ゲートは高しきい値電圧状態（すなわち消去状態）に維持される。例えば図１０ＣのＸ−Ｙプロットに示されるように、バイアス動作の結果、メモリセル３１１のしきい値電圧は目標書込みＶＴ範囲に収まるまで下がり、そしてメモリセル３２１のしきい値電圧は目標書込みＶＴ範囲に近いがその範囲には収まらない或る値にまで下がる。
【００３６】
図１０Ｄを参照すると、メモリセル３１１のしきい値電圧が目標書込みＶＴ範囲に収まるまで下がった後、ビット線３０９１及びソース線３０５１（及びソース線からｐウェルに至るストラップ３０１１及び３０１２の結果、ソース線３０５１に接続される、図３に示す該当する分離ｐウェル３０１）が０ボルトにまで下がることがわかる。これにより、所望の低ＶＴ範囲内のセル３１１のＶＴ状態が変化をさらに伴うことなく維持される。メモリセル３１１に接続されるｐウェル３０１がアレイの他のｐウェル（例えば図３に示す３０２及び３０３）から絶縁されるので、ビット線３０９１、ソース線３０５１及びｐウェル３０１に対するバイアス電圧を変化させる（すなわち０ボルトを印加する）ことにより、メモリセル３１１のしきい値電圧シフトを効果的に止めることができ、そしてメモリセル３１１のしきい値電圧を目標書込みＶＴ範囲に収めることができる。この操作は、この例では隣接ｐウェル（図３に示すｐウェル３０２）のメモリセル３２１のような、アレイの他のｐウェルに接続される他のメモリセルに対する書込み機能に影響を与えずに行なうことができる。
【００３７】
次に図１０Ｅからわかるように、ビット線３０９２及びソース線３０５２に印加されるバイアス電圧が徐々に増え続ける、例えば約＋６ボルトから＋７ボルトに０．２ボルトずつ増え続け、その間、メモリセル３２１のしきい値電圧が図１０Ｅに示すように目標書込みＶＴ範囲内に下がるまで、ワード線３０７１の−１０ボルトのバイアス電位が維持される。本明細書に記載する実施形態によるそれぞれのセル３１１，３２１，３３１の分離ウェルが存在するので、該当する各分離ウェルのセルに対して書込みを行なって、他の隣接分離ウェルのセルのしきい値電圧状態に影響を与えることなく、セルを適切なしきい値電圧状態にすることができる。図１０Ｅに示すＸ−Ｙプロットは、目標書込みＶＴ範囲内のメモリセル３１１，３２１のしきい値電圧、及びアレイの他のメモリセルのしきい値電圧とともに高しきい値電圧分布範囲内のメモリセル３３１のしきい値電圧を示している。これはセル３１１，３２１及び３３１（及びメモリアレイの残りのセル）の所望の書込み状態である。今までは特に、図３のアレイのメモリセルに対して行なう書込み例について記載しているが、この技術分野の当業者であれば他の書込みステップ、バイアス電圧範囲、プロセスなどを、アレイ及び他のアレイ及び装置−−これらは全て、アレイまたは他の装置の種々のセルまたは配置構成のための分離ウェル領域というコンセプトで一貫している−−に適用可能であることを認識及び理解できるであろう。
【００３８】
本発明は先行技術に優る幾つかの利点を有する。本発明をアレイアーキテクチャに使用して、個別に各列チャネル電圧にバイアスしてチャネルファウラーノードハイムトンネル（ｃｈａｎｎｅｌ  Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を生じさせて低電圧／低電力及び高性能用途において狭いＶＴ分布を実現することによりメモリアレイを動作させることができる。ファウラーノードハイムトンネルを使用してビットセルのチャネル領域を通して書込み及び／又は消去を行なうことにより、先行技術が使用する高駆動電流（すなわちホットエレクトロン注入）及びバンド間トンネル電流（すなわちソース／ドレインエッジでの書込み／消去）を回避することができる。チャネル長は、ＶＤＳ状態を高くして接合を深くする操作を行なうことなく縮小することができる。さらに、消去を行なって高しきい値電圧状態を実現し、そして書込みを行なって低しきい値電圧状態を確認することにより、過消去により低ＶＴ状態になると生じるデプリーションビット（すなわち、ゼロボルトよりも低い、またはほぼ等しいＶＴ）を防止することができる。また本発明の実施形態は、ＶＤＤ昇圧またはチャージポンプを使用して読出し動作中にワード線電圧を上げる必要が減るという利点を有する。さらに本発明の実施形態は、既存の材料を使用し、かつ新規または複雑なプロセスを開発する必要を生じさせることなく現在のプロセスフローに容易に組み込むことができる。
【００３９】
図１１を参照すると、別の実施形態の断面が開示されており、この断面においては、分離ｐウェルのメモリセルの各々のソース領域が分離ｐウェル領域に、ソース領域の各々と分離ｐウェル領域との間の電気ストラップを通して接続される。換言すれば、半導体装置は各ソース領域に電気的に接続される導電ソース線を持たない。
【００４０】
本実施形態には、ソース配線及びメモリセルの各々のソース領域と電気的に接続されるコンタクトを形成する必要を無くすという利点があり、これによってメモリセルサイズが相当小さくなる。メモリセルソース領域のバイアスは、或る電位を分離ｐウェル領域１１０１に電気配線１１７、電気コンタクト１１８及びｐ型不純物領域１１９を通して印加することにより実現する。分離ｐウェル領域を所望の電位にバイアスすると、メモリセルの各々のソース領域はそれに応じて同様な電位に電気的結線（ｐ型不純物領域１１２０，１１２１，１１２２及びシリサイド領域１１２３，１１２４及び１１２５を含む）を通してバイアスされる。一の実施形態において、ｎ型ソース領域１１２６及び１１２７，１１２８及び１１２９，１１３０及び１１３１は、分離ｐウェル領域１１０１にｐ型不純物領域１１２０，１１２１，１１２２のそれぞれを通して電気的に接続される。一の特定の実施形態によれば、図１１に示すように、ｎ型ソース領域１１２６及び１１２７，１１２８及
び１１２９，１１３０及び１１３１は、ｐ型不純物領域１１２０，１１２１及び１１２２に、ｎ型ソース領域１１２６及び１１２７，１１２８及び１１２９，１１３０及び１１３１、及びｐ型不純物領域１１２０，１１２１及び１１２２を覆う基板のシリサイド部１１２３，１１２４及び１１２５により電気的に短絡される。一の特定の実施形態において、シリサイド部はウェルと同じ極性にドープされる。
【００４１】
一の実施形態によれば、ビット線１１３２はメモリセル１１１，１１２，１１３，１１４，１１５及び１１６のドレイン領域１１３３，１１３４，１１３５，１１３６に電気的に接続され、そしてディープｎウェル領域１１０２は分離ｐウェル領域１１０１の下に形成される。この技術分野の当業者であれば、他の方法（シリサイド化に代えて）を使用して分離ｐウェル領域１１０１をソース領域１１２６，１１２７，１１２８，１１２９，１１３０及び１１３１に電気的に接続することができることを理解できるであろう。このようにして、前に議論した分離ｐウェルコンセプトをメモリアレイ書込みに使用することができる。この装置に対する書込み及び消去は実質的に、図１０Ａ〜１０Ｅに関して前に記載した同様な方法で行なわれる。
【００４２】
上述した実施形態においては、図３，４及び１１のメモリセル１１１〜１１６，３１１〜３１６，３２１〜３２６及び３３１〜３３６は浮遊ゲートを含む。しかしながら、図３，４及び１１のメモリセル１１１〜１１６，３１１〜３１６，３２１〜３２６及び３３１〜３３６、またはそれらの一部は浮遊ゲートを持たないようにすることができる。浮遊ゲートを持たない適切なメモリセルにはＳＯＮＯＳ，ＳＮＯＳ，ＭＯＮＯＳ及びＭＮＯＳ素子などが挙げられる。ＳＯＮＯＳ素子の形成方法は図１２〜１５を参照して記載される。ＳＯＮＯＳプロセスフローを変形してＳＮＯＳ，ＭＯＮＯＳまたはＭＮＯＳを形成する方法についても記載する。
【００４３】
図１２は、半導体装置基板１６０１全体に渡って形成される隣接絶縁領域１５０１及び１５０２、ｐ型不純物領域１７０１及び１７０２、及びディープｎ型不純物領域１７０３を横切る断面である。絶縁領域１５０１及び１５０２、半導体装置基板１６０１、ｐ型不純物領域１７０１及び１７０２、及びディープｎ型不純物領域１７０３は、図７の絶縁領域５０１及び５０２、半導体装置基板６０１、ｐ型不純物領域７０１，７０２、及びディープｎ型不純物領域７０３と同じである。従って、領域１５０１，１５０２，１７０１，１７０２，１７０３及び１６０１の形成プロセス及び特性は前に開示した領域５０１，５０２，７０１，７０２，７０３及び６０１のそれと同じである。
【００４４】
ディープｎ型不純物領域１７０３を形成した後、ＳＯＮＯＳ，ＳＮＯＳ，ＭＯＮＯＳ及びＭＮＯＳ素子の形成プロセスは前に議論した浮遊ゲート素子の形成プロセスとは異なるものとなる。ＳＯＮＯＳ素子を形成するために、トンネル誘電体層１５０２、電荷蓄積層１５０３、遮断層１５０４及び制御ゲート１５０５を図１２に示すように基板表面を覆うように形成する。
【００４５】
一の実施形態によれば、トンネル誘電体層１５０２は熱成長二酸化シリコン層である。別の構成として、トラップ密度の低い誘電体のいずれかを使用することができる。ＣＶＤ、ＰＶＤ（物理的気相成長法），ＡＬＤ（原子層成長法）、これらの組み合わせなどのような他の方法を使用してトンネル誘電体層１５０２を形成することができる。好適には、トンネル誘電体層１５０２は１５〜２５オングストロームの厚さを有し、トンネル誘電体層１５０２を通しての電荷リークを防止するのに十分なレベルの厚さの層となる。
【００４６】
電荷蓄積層１５０３は非導電層であり、この非導電層は、トラップ密度が高いことに起因して電荷を蓄積することができ、そしてＣＶＤ、ＰＶＤ，ＡＬＤ、これらの組み合わせなどによりトンネル誘電体層１５０２を覆って形成される。  非導電電荷蓄積層１５０３
は、窒化物を誘電体材料に注入することにより、または適切な非導電蓄積層の形成を可能にする他のいずれかのプロセスにより形成することも可能である。ＳＯＮＯＳ，ＳＮＯＳ，ＭＯＮＯＳ及びＭＮＯＳが浮遊ゲート素子と異なる点の一つは、電荷蓄積層が異なる材料であることである。ＳＯＮＯＳ，ＳＮＯＳ，ＭＯＮＯＳ及びＭＮＯＳの場合、電荷蓄積層は非導電材料であり、そして浮遊ゲート素子の場合、電荷蓄積層は半導体材料である。一の実施形態において、浮遊ゲートを持たないメモリセルの非導電電荷蓄積層１５０３は、ＬＰＣＶＤ（低圧化学気相成長法）により形成される窒化シリコンまたは酸窒化シリコンのような窒化物である。酸窒化シリコンは窒化シリコン全体を覆うことが好ましい。何故なら、この材料は、窒化シリコンよりも少ない数のトラップしか含まないのにもかかわらず、窒化シリコンよりも深いトラップエネルギー準位を有することができるからである。従って、酸窒化シリコンのトラップ密度は窒化シリコンのトラップ密度よりも多くの利点を生む。好適には、非導電電荷蓄積層１５０３は５０〜１５０オングストロームの厚さを有する。
【００４７】
電荷蓄積層１５０３を覆う遮断層１５０４はトンネル誘電体層１５０２に関して記載した誘電体であればいずれでも良く、材料はトンネル誘電体層と同じである必要は無い。また、同じプロセスを使用して遮断層１５０４及びトンネル誘電体層１５０２を形成することができる。遮断層１５０４により電荷、好ましくは電子が、上層の制御電極から電荷蓄積層１５０３に移動するのを防止することができる。一の実施形態においては、遮断層１５０４はＬＰＣＶＤによる高温酸化膜（ＨＴＯ）である。遮断層１５０４は、電荷蓄積層１５０３にスチームによる再酸化を行なって形成することもできる。電荷蓄積層１５０３に対するスチーム再酸化により、スチーム（Ｈ２Ｏ）が電荷蓄積層１５０３と反応して電荷蓄積層１５０３の一部が酸化膜層に変換される。当業者であれば、どの程度までスチーム再酸化を使用できるかは電荷蓄積層１５０３として選択する材料に依存する。例えば、電荷蓄積層１５０３が窒化シリコンの場合、スチーム再酸化を使用して二酸化シリコンを形成して遮断層１５０４として機能させることができる。好適な実施形態においては、遮断層１５０４はトンネル誘電体層１５０２よりも厚く、３０〜１００オングストロームの厚さである。
【００４８】
トンネル誘電体層１５０２、非導電電荷蓄積層１５０３及び遮断層１５０４はＯＮＯ（酸化膜−窒化膜−酸化膜）スタック１５０６を構成する。再度繰り返すが、単に「窒化膜」という語句が慣用的にＯＮＯという頭文字に選ばれているだけの理由なので、非導電電荷蓄積層１５０３が窒化膜である必要はない。同様に、「酸化膜」層は酸化膜である必要は無く、それに代わって適切な誘電体とすることができる。トンネル誘電体層１５０２、非導電電荷蓄積層１５０３及び遮断層１５０４がＯＮＯスタックとして説明されているという理由で、電荷蓄積層１５０３が窒化膜に、またはトンネル誘電体層１５０２及び遮断層１５０４が酸化膜に限定されると考えられるべきではない。
【００４９】
ＯＮＯスタック１５０６を形成した後、このスタックをパターニングしてウェハの幾つかの領域のスタックを除去し、これらの領域には、トランジスタまたは他の周辺回路が後の工程で形成されることになる。ＯＮＯスタック１５０６の全ての層は同時にパターニングすることができる。別の構成として、効率が悪くなり、複雑さが増すが、ＯＮＯスタック１５０６の各層を、その堆積後、かつ上層の形成前にパターニングすることもできる。
【００５０】
制御ゲート１５０５を遮断層１５０４を覆うように形成する。一の実施形態においては、制御ゲート１５０５はＣＶＤ，ＰＶＤ，ＡＬＤ，これらの組み合わせ等のいずれかにより形成されるポリシリコンである。別の構成として、金属のような、どのような導電材料、または半導体材料も使用することができる。制御ゲート１５０５がポリシリコンのような半導体材料である場合、メモリセルはＳＯＮＯＳメモリセルであり、制御ゲート１５０５が金属である場合、メモリセルはＭＯＮＯＳメモリセルである。制御ゲート１５０５の
領域を除去して、トランジスタ及び他の周辺回路が半導体基板１６０１の図示しない領域に形成できるようにする。フォトレジスト及び従来のエッチングを使用して制御ゲート１５０５をパターニングすることができる。
【００５１】
一の実施形態に従って、次に半導体基板を従来のアニーリングプロセスを使用してアニールして基板６０１の不純物を拡散及び活性化させることにより、図１３に示すように、ｐウェル領域２７０１及び２７０２、及びディープｎウェル領域２７０３を形成する。
【００５２】
その後、第２導電層（図示せず）を半導体基板１６０１全面を覆うように堆積させ、所望通りにパターニング及びエッチングを施して基板１６０１の図示しない領域にワード線３０７１を形成する。ワード線３０７１は、図３に関して前に記載したように、メモリセル３１１，３２１の制御ゲートも構成し、そしてメモリセル３１１，３２１を共通接続する。
【００５３】
図１３に示すように、ワード線３０７１（図示せず）及び他のワード線（図示せず）を形成した後、例えばテトラエトキシシラン（ＴＥＯＳ) をソースガスとして、または別の適切なガスを使用してＣＶＤシリコン酸化膜のような層間誘電体（ＩＬＤ）層１９０１をＯＮＯスタック１５０６を覆うように形成する。図１４には示さないが、半導体装置形成における後続のプロセスには、アレイの他の素子へのコンタクト及び配線の形成が含まれる。
【００５４】
当業者であれば、トレンチの深さのような、図５〜７に関して記載したウェルに関連する利点、状態及び性能は図１２〜１３に関連する利点、状態及び性能と同じであることを理解できるであろう。
【００５５】
図１３の断面から明らかなように、ｐウェル２７０１はｐウェル２７０２から絶縁される。絶縁されているので、ｐウェル２７０１に接続されるメモリセルのバイアス電位は、ｐウェル２７０２に接続されるメモリセルのバイアス電位と同じである必要はなく、そのバイアス電位から独立したものとすることができる。換言すれば、各分離ｐウェル列はアレイの他のｐウェル列から電気的に絶縁される。分離ｐウェル２７０１及び２７０２により、しきい値電圧分布が低しきい値電圧レベルと高しきい値電圧レベルの両方で狭くなるようなアレイ書込みが可能になる。
【００５６】
図１２及び１３を参照して記載した、ＳＯＮＯＳまたはＭＯＮＯＳ素子を形成するための上述のプロセスを少し変形してＳＮＯＳまたはＭＮＯＳ素子を形成することができる。ＳＮＯＳまたはＭＮＯＳ素子を形成する際には、遮断層１５０４の形成工程は省略する。遮断層を省略し、そして制御ゲート１５０５を半導体または金属とすると、メモリセルはそれぞれＳＮＯＳ素子またはＭＮＯＳ素子となる。
【００５７】
別の構成として、図１４に示す量子素子またはナノ結晶素子２０００が、図３または１１の浮遊ゲート、ＳＯＮＯＳ，ＳＮＯＳ，ＭＯＮＯＳまたはＭＮＯＳメモリセルに置き換わることができる。量子素子２０００は、半導体装置基板２６０１を覆って形成される絶縁領域２５０１、ｐウェル２７０１及び２７０２を含み、これらの構成要素は図１２〜１３の該当する構造と同じであり、そしてこれらの構造用のプロセスにより形成される。ｐウェル２７０１及び２７０２内には、素子のソース及びドレイン領域２１５０が設けられる。ｐウェル２７０１及び２７０２を覆うのはトンネル誘電体２１００であり、この誘電体は二酸化シリコンのような適切な誘電体であればいずれでもよく、熱成長、ＣＶＤ，ＰＶＤ，ＡＬＤなど、またはこれらの組み合わせにより形成することができる。素子の電荷を蓄積する半導体球または半導体半球であるナノ結晶２３００の不連続記憶素子は、例えばシリコンＣＶＤによりトンネル誘電体２１００を覆って形成される。図１４には素子当
たり３個のナノ結晶２３００が示されているが、ナノ結晶２３００はどのような数のものでも使用できる。
【００５８】
制御誘電体２２００をナノ結晶２３００を覆うようにしてＣＶＤ，ＰＶＤ，ＡＬＤなど、またはこれらの組み合わせにより堆積させる。通常、制御誘電体２２００は二酸化シリコンであり、他の適切な誘電体材料ならばどれを使用してもよい。制御誘電体２２００を覆うように制御ゲート２４００を形成して、パターニングする。窒化膜及び／又は酸化膜、好適にはシリコン窒化膜及び／又は二酸化シリコン膜であるスペーサ２５００は、絶縁層をＣＶＤ，ＰＶＤ，ＡＬＤなど、またはこれらの組み合わせにより形成し、続いて絶縁層を異方性エッチングすることにより形成する。また、窒化物含有層をナノ結晶２３００を覆うように、またはナノ結晶２３００の下に形成して、制御誘電体２２００の形成中のナノ結晶２３００の酸化を防止する、またはナノ結晶２３００の形成を改善する。
【００５９】
浮遊ゲート、ＳＯＮＯＳ，ＭＯＮＯＳ，ＳＮＯＳ，またはＭＮＯＳ素子に使用するような連続層と較べると、ナノ結晶２３００を使用して電荷を蓄積する利点は、電荷を電荷蓄積層からリークさせるような欠陥が下層のトンネル誘電体２１００にあっても、その欠陥は電荷蓄積層全体ではなく選択されたナノ結晶（群）を空乏化させるだけである、ということである。
【００６０】
メモリセルが浮遊素子である実施形態に関して記載される利点は、メモリセルが浮遊素子を持たない実施形態と同じである。しかしながら、ＳＯＮＯＳ，ＳＮＯＳ，ＭＯＮＯＳ，ＭＮＯＳなどのメモリセルを使用すると、さらなる利点が得られる。必要なパターニング工程が浮遊ゲートメモリセルの形成に必要なパターニング工程よりも少ないので、処理の複雑さが減る。また、ＳＯＮＯＳ，ＳＮＯＳ，ＭＯＮＯＳ，ＭＮＯＳなどのメモリセルに対する書込み及び消去に使用する電圧によって、浮遊ゲートの場合よりもサイズ縮小が一層簡単になるので、それに比例して電圧を下げることができる。メモリセル電圧低減により周辺素子に使用する電圧を下げることができ、従って周辺素子のサイズを縮小することができる。
【００６１】
ナノ結晶素子を使用することによりさらに得られる利点には、浮遊ゲート素子及びＳＯＮＯＳ，ＳＮＯＳ，ＭＯＮＯＳまたはＭＮＯＳ素子の場合には薄いトンネル誘電体は素子リークを増大させるので問題となるトンネル誘電体を薄くできることが挙げられる。
【００６２】
メモリセル１１１〜１１６，３１１〜３１６，３２１〜３２６及び３３１〜３３６に対する書込みは、これらのセルが浮遊ゲートを持たない場合、ソース電圧、ドレイン電圧及びウェル電圧が異なることを除いて、浮遊ゲートを有する場合の書込みと同じである。一般的に、浮遊ゲートを持たないメモリセルに対する書込み及び消去に使用する電圧は浮遊ゲートを有するメモリセルに対する場合の電圧よりも小さい。ＳＯＮＯＳ，ＳＮＯＳ，ＭＯＮＯＳ及びＭＮＯＳの場合における所望の書込み電圧範囲は、ソース電圧、ドレイン電圧及びウェル電圧が＋４ボルト〜＋７ボルト、好適には＋５ボルトであり、制御ゲート電圧が−４ボルト〜−７ボルト、好適には−５ボルトである。ＳＯＮＯＳ，ＳＮＯＳ，ＭＯＮＯＳ及びＭＮＯＳの場合における所望の消去電圧範囲は、ソース電圧、ドレイン電圧及びウェル電圧が−４ボルト〜−７ボルト、好適には−５ボルトであり、制御ゲート電圧が＋４ボルト〜＋７ボルト、好適には＋５ボルトである。選択する電圧に関係なく、ソース電圧、ドレイン電圧及びウェル電圧の大きさは同じである必要がある。これにより、書込み動作中及び消去動作中のソース／ウェルとドレイン／ウェルとのバイアス差を０ボルトとすることができ、さらに強力にチャネル長縮小を推進することができる。また、この書込み及び消去方法によって、横方向電界により生じるホール注入による妨害を実質的に防ぐことができ、さらに、チャネルとウェルは同じ電位なので、基板電子注入による妨害が実質的に生じない。
【００６３】
本発明を特定の導電型または特定の電位極性について記載してきたが、当業者であれば、導電型及び電位極性を逆にし得ることを理解できるであろう。前述の明細書において、本発明を特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば以下の請求項に示す本発明の技術範囲から逸脱しない限りにおいて種々の変形及び変更を加え得ることを理解できるであろう。従って、本明細書及び図面は制限的な意味としてではなく例示として捉えられるべきであり、そしてこのような変形の全てが本発明の技術範囲に包含されるべきものである。
【００６４】
効果、他の利点、及び問題解決法が特定の実施形態に関連する形で上に記載されてきた。しかしながら、効果、利点、問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にさせるすべての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴、或いは要素であると考えられるべきではない。
【図面の簡単な説明】
【００６５】
【図１】共通ｐウェルに構成される従来のメモリセルアレイを示す断面図。
【図２】低電圧しきい値レベル及び高電圧しきい値レベルにおけるアレイのメモリセルのゲート電極の電圧分布を示しているグラフ。
【図３】本発明の実施形態による、アレイの個々のビット線及びメモリセルの分離ｐウェルを示すブロック図。
【図４】図３のアレイの分離ｐウェルの長さ方向における半導体装置の断面図。
【図５】図３のそれぞれの隣接する分離ｐウェルの隣接セルを横切る形態における半導体装置の断面図。
【図６】図５の配列を有する半導体装置の製造途中において、隣接する分離ｐウェルにトレンチを形成する様子を示す断面図。
【図７】図６の素子のｐウェル注入及びディープｎウェル絶縁注入を示す断面図。
【図８】図７の素子のディープｎウェル絶縁、及びｐウェルのｎウェルへの拡散の後に、ゲート酸化膜形成及びポリシリコン堆積及びパターニングが続く様子を示す断面図。
【図９】図８の素子のエッチングの後に第１ポリシリコンが残り、その後酸化膜−窒化膜−酸化膜（ＯＮＯ）層及び第２ポリシリコン堆積が続く様子を示す断面図。
【図１０Ａ】アレイに対する消去及び書込みの際に使用するアレイの分離ｐウェルに対する例示としての電圧ステップを示し、種々のステップ電圧でのメモリセルの代表的なゲート電圧分布を示すグラフ。
【図１０Ｂ】アレイに対する消去及び書込みの際に使用するアレイの分離ｐウェルに対する例示としての電圧ステップを示し、種々のステップ電圧でのメモリセルの代表的なゲート電圧分布を示すグラフ。
【図１０Ｃ】アレイに対する消去及び書込みの際に使用するアレイの分離ｐウェルに対する例示としての電圧ステップを示し、種々のステップ電圧でのメモリセルの代表的なゲート電圧分布を示すグラフ。
【図１０Ｄ】アレイに対する消去及び書込みの際に使用するアレイの分離ｐウェルに対する例示としての電圧ステップを示し、種々のステップ電圧でのメモリセルの代表的なゲート電圧分布を示すグラフ。
【図１０Ｅ】アレイに対する消去及び書込みの際に使用するアレイの分離ｐウェルに対する例示としての電圧ステップを示し、種々のステップ電圧でのメモリセルの代表的なゲート電圧分布を示すグラフ。
【図１１】分離ｐウェル配列を有し、コンタクトレスソースを含む半導体装置の別の実施形態を示す断面図。
【図１２】別の実施形態による異なるタイプのメモリセルの形成方法を示す断面図。
【図１３】別の実施形態による異なるタイプのメモリセルの形成方法を示す断面図。
【図１４】本発明のさらに別の実施形態によるメモリセルの断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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