(57)【要約】  ある間隔で離間した少なくとも２個の隣接した素子を含む半導体基板（３）であって、素子が基板（３）上の絶縁膜（４）と絶縁膜（４）上のポリＳｉ層（５）とを含む積層から画定されている、半導体基板（３）上に小型セルを有する半導体装置を製造する方法であって、この製造方法は、少なくとも１つの縦型絶縁膜（１０）、第１の窒化珪素層（９）および第２の窒化珪素層（１１）を含むマスク（Ｍ１；Ｍ３）を積層に堆積させ、縦型絶縁膜（１０）は、第１の窒化珪素層（９）と第２の窒化珪素層（１１）を分離し、間隔が形成されるべき場所に位置し、この製造方法は、細いスリット（Ａ）を形成するため縦型絶縁膜（１０）に第１の選択エッチングを実行し、第１のスタックエッチングプロセスのための場所および素子間の間隔を画定するため細いスリット（Ａ）を使用して、ポリＳｉ層（５）を選択的にエッチングする第１のスタックエッチングプロセスを含むスタックエッチングを実行する。
2005513800.tif 000002
【特許請求の範囲】
【請求項１】
ある間隔で隔てられた少なくとも２個の隣接した素子を含む半導体基板であって、前記少なくとも２個の素子は、前記基板上の少なくとも１つの絶縁膜と前記絶縁膜上の少なくとも１つの第１のポリＳｉ層とを含む積層から画定される、半導体基板に小型セルを有する半導体装置を製造する方法であって、
少なくとも１つの縦型絶縁膜、第１の窒化珪素層および第２の窒化珪素層を含み、リソグラフィのマスキングプロセスによって画成された第１のマスクであって、前記少なくとも１つの縦型絶縁膜は前記第１の窒化珪素層と第２の窒化珪素層を分離し、前記少なくとも１つの縦型絶縁膜は前記少なくとも２個の素子の間の前記間隔が形成されるべき場所に設けられている、第１のマスクを前記積層の最上部に堆積させるステップと、
細いスリットを形成するため前記少なくとも１つの縦型絶縁膜を選択的に除去する第１のエッチングを実行するステップと、
第１のスタックエッチングプロセス用の場所を画定し、少なくとも２個の素子の間の間隔を画定するため細いスリットを使用して、前記絶縁膜に対して選択的に前記少なくとも１つの第１のポリＳｉ層をエッチングする少なくとも第１のスタックエッチングプロセスを含むスタックエッチングを実行するステップと、
を有することを特徴とする、小型セルを有する半導体装置を製造する方法。
【請求項２】
前記第２の窒化珪素層において、第２のマスクを用いて前記少なくとも２個の素子それぞれの外側境界を画定するステップと、
更なるエッチングプロセスによって、前記外側境界で前記第２の窒化珪素層を除去するステップと、
を有することを特徴とする、請求項１に記載の小型セルを有する半導体装置を製造する方法。
【請求項３】
前記積層は、前記第１のポリＳｉ層の上にポリ間誘電体層を含み、前記ポリ間誘電体層の上に第２のポリＳｉ層を含み、
前記スタックエッチングは、第２のスタックエッチングプロセス用の場所を画定するため前記細いスリットを使用して、前記ポリ間誘電体層に対して選択的に前記第２のポリＳｉ層をエッチングする第２のスタックエッチングプロセスを含み、
前記スタックエッチングは、第３のスタックエッチングプロセス用の場所を画定するため前記細いスリットを使用して、前記第１のポリＳｉ層に対して選択的に前記ポリ間誘電体層をエッチングする第３のスタックエッチングプロセスを含む、
ことを特徴とする、請求項１または２に記載の小型セルを有する半導体装置を製造する方法。
【請求項４】
前記小型セルは不揮発性メモリセルであり、
前記少なくとも２個の素子は、第１の浮遊ゲート／制御ゲートスタック、第２の浮遊ゲート／制御ゲートスタック、および、アクセスゲートスタックを含み、
前記アクセスゲートは、前記第１の浮遊ゲート／制御ゲートスタックと前記第２の浮遊ゲート／制御ゲートスタックとの間にあり、
前記細いスリットは、前記第１の浮遊ゲート／制御ゲートスタックと前記アクセスゲートスタックとの間にあり、
前記細いスリットは、前記第２の浮遊ゲート／制御ゲートスタックと前記アクセスゲートスタックとの間にある、
ことを特徴とする、請求項１ないし３の何れかに記載の小型セルを有する半導体装置を製造する方法。
【請求項５】
前記第１のマスクの前記第２の窒化珪素層は窒化珪素側壁スペーサを含むことを特徴とする、請求項１ないし４の何れかに記載の小型セルを有する半導体装置を製造する方法。
【請求項６】
請求項１ないし５の何れかに記載の方法を使用して、半導体基板上に複数の小型セルを有する半導体装置を製造する方法。
【請求項７】
前記スタックエッチングの前に、前記第１のマスク内の少なくとも１つの所定の場所で前記窒化珪素側壁スペーサを除去することにより、少なくとも１個のトランジスタ素子を製造するため、請求項５に記載の方法を使用して、半導体基板上に複数の小型セルを有する半導体装置を製造する方法。
【請求項８】
ある間隔で隔てられた少なくとも２個の隣接した素子を含む半導体基板を有し、前記少なくとも２個の素子は、前記基板上の少なくとも１つの絶縁膜と前記絶縁膜上の少なくとも１つの第１のポリＳｉ層とを含む積層から画定され、前記少なくとも２個の素子は、少なくとも部分的に、前記第１のポリＳｉ層に画成されている、半導体装置であって、
前記間隔の幅は、７ないし４０ｎｍの範囲に収まり、好ましくは、１５ｎｍであることを特徴とする、半導体装置。
【請求項９】
前記少なくとも２個の素子は、マルチレベルの３トランジスタ構成のｎビット不揮発性メモリセルの一部であることを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
前記マルチレベルの３トランジスタ構成のｎビット不揮発性メモリセルは、３トランジスタ構成の２ビット不揮発性メモリセルであることを特徴とする、請求項９に記載の半導体装置。
【請求項１１】
複数の３トランジスタ構成のｎビット不揮発性メモリセルを有することを特徴とする、請求項８ないし１０の何れかに記載の半導体装置。
【請求項１２】
少なくとも１個のトランジスタ素子をさらに有することを特徴とする、請求項８ないし１１の何れかに記載の半導体装置。
【請求項１３】
前記少なくとも１個のトランジスタ素子はＭＯＳ装置を含むことを特徴とする、請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１の前提部に記載されているような小型セルを有する半導体装置の製造方法に関する。さらに、本発明は、請求項８の前提部に記載されているような半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造において、不揮発性メモリ（ＮＶＭ）セルを１００ｎｍゲート長の規則まで小型化することは、トンネル酸化膜の漏れ電流を低減する要求によって厳しく制限される。低い漏れ電流の要求は、トンネル酸化膜の厚さに制約を課す。実際、これにより、トンネル酸化膜の限界厚は約６ｎｍまで低下する。
【０００３】
リソグラフィによる処理の可能性が進行しているにもかかわらず、単体ＮＶＭセルの横方向寸法は、このトンネル酸化膜の厚さの限界のために殆どスケーラビリティがない。
【０００４】
この問題は、現在、いわゆる小型セルの適用によって回避されている。このような小型セルは、米国特許第５，２７８，４３９号（ならびに、関連した米国特許第５，３６４，８０６号および米国特許第５，４１４，６９３号）によって公知であり、そこには、自己整合型デュアル−ビット・スプリット・ゲート（ＤＳＧ）フラッシュＥＥＰＲＯＭセルが記載されている。これらの小型セルは、２個のトランジスタが２−Ｔセル内で非常に近接して、すなわち、リソグラフィのプロセスによって画成されるような形状サイズよりも遙かに近接して、配置されていることを特徴とする。
【０００５】
しかし、従来の小型セルは、浮遊ゲートの下側のゲート酸化膜および制御ゲートの下側のゲート酸化膜の２種類のゲート酸化膜が必要になる、ということが欠点である。この配置は、浮遊ゲートおよび制御ゲートの酸化膜の厚さを別々に調整するために理想的であるが、二つの（異なる）酸化膜の使用は、また、信頼性の問題をもたらす可能性がある。
【０００６】
さらに、ポリシリコン電極間の横方向アイソレーションは、これらの従来の小型セルに別の信頼性の問題を生じる。何故ならば、側壁酸化および側壁スペーサ形成によって通常製造されるこのようなアイソレーションの誘電特性は、技術的なプロセスの変動の影響を非常に受け易いことが分っているからである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、小型セルおよびそれらの製造に関連した信頼性の問題が大幅に軽減された、小型セルを有する半導体装置の製造方法を提供することである。さらに、本発明の目的は、小型セルの間にサブ−リソグラフィのサイズの横方向アイソレーションを具備した、小型セルを有する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記およびその他の目的を達成するため、本発明は、請求項１の前提部に記載されているような小型ＮＶＭセルを有する半導体装置の製造方法に関係し、この製造方法は、
積層の最上部に、少なくとも１つの縦型絶縁膜（１０）、第１の窒化珪素層（９）および第２の窒化珪素層（１１）を含む第１のマスク（Ｍ１；Ｍ３）であって、リソグラフィのマスキングプロセスによって画成され、少なくとも１つの縦型絶縁膜（１０）が、第１の窒化珪素層（９）と第２の窒化珪素層（１１）を分離し、少なくとも２個の素子の間の間隔が形成されるべき場所に設けられている、第１のマスク（Ｍ１；Ｍ３）を堆積させるステップと、
細いスリット（Ａ）を形成するため、少なくとも１つの縦型絶縁膜（１０）を選択的に除去する第１のエッチングを実行するステップと、
第１のスタックエッチングプロセス用の場所を画定し、少なくとも２個の素子の間の間隔を画定するため細いスリット（Ａ）を使用して、絶縁膜（４）に対して選択的に少なくとも１つの第１のポリＳｉ層（５）をエッチングする少なくとも第１のスタックエッチングプロセスを含むスタックエッチングを実行するステップと、
を有することを特徴とする。
【０００９】
有利には、小型セルの非常にコンパクトな配列は、セルの間のサブ−リソグラフィの間隔を用いて実現される。また、本発明による小型セルの製造方法において、酸化膜は、浮遊ゲートと基板との間、および、制御ゲートと浮遊ゲートとの間に塗布され、これらの層の厚さは実質的に等しい。浮遊ゲートおよび制御ゲートの誘電的品質は、したがって、従来技術により知られているような横方向側壁形成プロセスによって加えられる変動を伴うことなく定めることができる。
【００１０】
さらに、本発明は、上記の間隔の幅が、７ないし４０ｎｍの範囲に収まり、好ましくは、１５ｎｍである半導体装置に関係する。
【００１１】
本発明の方法は、３トランジスタ構成の２ビットＮＶＭセルおよび１アクセスゲートトランジスタの製造に特に適しているが、この方法は、マルチレベルの３トランジスタ構成のｎビットＮＶＭセルおよびＭＯＳ装置の（同時）製造にも適用される。
【００１２】
以下、図面を参照して本発明を説明する。図面は例示だけを目的とし、請求の範囲に記載されているような保護の範囲を制限するものではない。
【発明を実施するための最良の形態】
【００１３】
本発明は、ディープサブリソグラフィの寸法でゲートを横方向に分離するため異方性エッチングプロセスを使用する、標準的なシリコン処理技術に基づくＮＶＭセルの製造方法を提案する。ゲートに横方向アイソレーションを形成するためのこのアプローチは、２個の浮遊ゲート／制御ゲートスタックおよび１個のアクセスゲートトランジスタを具備した３トランジスタ構成のセルに特に適している。このような３トランジスタ構成のセルの概念は、ウィダーショーベン（Widdershoven）による同時係属中の特許出願、内部文書番号ＰＨ−ＩＤ  ６０５７０７に記載されている。
【００１４】
図１は、第１の好ましい実施形態による本発明の３トランジスタ構成の２ビットＮＶＭセルを製造するための半導体ウェハー上の構造体の第１段階の略断面図である。
【００１５】
本発明による３トランジスタ構成の２ビットＮＶＭセルを製造するための構造体１は、当業者によく知られた標準的なＳｉ処理技術を用いて製造される。半導体（Ｓｉ）基板３には、小さいトレンチアイソレーション領域（図示せず）が、形成されるソース／ドレイン領域の間にアイソレーションとして画成される。基板３上で、第１の酸化層４（ＳｉＯ２）が、好ましくは、技術的によく知られている熱酸化プロセス（温度：６００ないし１０００℃）を用いて、トンネル酸化膜として形成される。典型的に、酸化層４の厚さは６ないし１２ｎｍである。酸化層４の上に、第１のポリＳｉ層５が堆積させられ、その厚さは、１００ないし２００ｎｍの範囲に収まり、可能であるならば、これよりも少し薄い。ポリＳｉ層５は、前駆体としてＳｉＨ４を使用し、５５０ないし６５０℃の堆積温度を使用して、好ましくは、化学気相成長法（ＣＶＤ）プロセスによって作成される。
【００１６】
次に、ポリＳｉ層５の上に、例えば、「ＯＮＯ」の多層スタック、即ち、下側の二酸化珪素層と、窒化珪素層（ＳＩ３Ｎ４）と、上側の二酸化珪素層とで構成されているポリ間誘電体層６が形成される。典型的に、各二酸化珪素層と窒化珪素層の厚さは６ｎｍ未満である。これらの層は、技術的によく知られたプロセスによって形成され、下側の二酸化珪素層は、好ましくは、熱酸化により形成され、窒化珪素層は、ＣＶＤ  Ｓｉ３Ｎ４プロセスによって形成され、上側の二酸化珪素層は、ＣＶＤ  ＳｉＯ２プロセスによって形成される。或いは、ポリ間誘電体層６は、ＯＮスタック（二酸化珪素と窒化珪素）により構成してもよく、又は、単一の二酸化珪素層でもよい。ポリ間誘電体層６としてのＯＮＯ層の適用に関して後述される３トランジスタ構成のセルの製造プロセスは、ＯＮスタック、又は、単一の二酸化珪素層がポリ間誘電体層６として適用される状況に容易に適応できることは明らかであろう。
【００１７】
ポリ間誘電体６の上には、第２のポリＳｉ層７が堆積する。第２のポリＳｉ層７の厚さは、好ましくは、第１のポリＳｉ層の厚さ、即ち、１００ないし２００ｎｍ、若しくは、可能であればそれよりも薄い厚さと一致する。第２のポリＳｉ層７は、第１のポリＳｉ層５のために使用されたＣＶＤプロセスと同様のＣＶＤプロセスを使用して形成される。
【００１８】
最後に、横型二酸化珪素層８と、縦型二酸化珪素層１０と、第１の窒化珪素層９とにより構成された素子の第１のマスク構造Ｍ１が第２のポリＳｉ層７の上に形成される。このマスク構造は次のようにして製作される。
【００１９】
第１の窒化珪素層９は、好ましくは、技術的によく知られたＣＶＤ又はＰＥＣＶＤ（プラズマＣＶＤ）プロセスによって堆積させられる。
【００２０】
次に、第１の窒化珪素層９は、パターン付きの第１の窒化珪素層の形にパターン形成される。続いて、二酸化珪素堆積プロセス（ＣＶＤ又はＰＥＣＶＤ）が、図１に示されるように、横型二酸化窒素層８と縦型二酸化窒素層１０を形成するため使用される。
【００２１】
次に、図１に示された構造体上に、第２の窒化珪素層１１が堆積させられる。次に、平坦化ステップが、例えば、化学機械研磨（ＣＭＰ）を用いることにより、次のステップで第１の窒化珪素層９を露光するために適用される。
【００２２】
図２は、第２の窒化珪素堆積ステップおよびマスキングステップ後における、本発明による３トランジスタ構成の２ビットＮＶＭセルを製造するための、半導体ウェハー上の構造体の略断面図である。
【００２３】
注意すべきことは、この段階中に、第２のマスクＭ２が窒化珪素層１１の横方向寸法を定めるために塗布されることである。マスクＭ２は、図２の横方向に典型的な３トランジスタ構成の２ビットＮＶＭセルの外側境界を作成するためのパターンを画成する。更なる区分けは、図２の面に垂直な方向にマスクＭ２によって行われる。
【００２４】
パターン付きの第１の窒化珪素層９の幅は、技術的レベルに依存する。ここで、１００ｎｍテクノロジーは製造プロセスで使用され、パターン付きの第１の窒化珪素層９の幅は１００ｎｍであることを前提としているが、将来的にはこれらの寸法はより小さくてもよい。したがって、この構造体１において、横型および縦型の二酸化珪素層８，１０の厚さは、１０ないし４０ｎｍの範囲に入り、好ましくは、１５ｎｍである。
【００２５】
上述のように、構造体１では、３トランジスタ構成のゲートの横方向アイソレーションは、異方性エッチングプロセスによって得られる。このプロセスの第１のステップは、図３に示されている。
【００２６】
図３は、Ｓｉ３Ｎ４選択性のＳｉＯ２エッチング後の、構造体の略断面図である。縦型二酸化珪素層１０は、窒化珪素に対する選択性があるプロセスでエッチングされる。したがって、選択エッチングプロセス（技術的によく知られている反応性イオンエッチングプロセス（ＲＩＥ）、又は、ウェットエッチングプロセスでさえ）縦型二酸化珪素層１０を除去する。使用されたエッチングプロセスの選択性のため、エッチストップは第２のポリＳｉ層７との境界面に存在する。また、第１および第２の窒化珪素層９，１１は、実質的にエッチングによる影響を受けず、（先の）縦型二酸化珪素層１０の場所に、矢印「Ａ」によってしめされた垂直方向の細いスリットを形成する際にハードマスクとして作用する。垂直方向の細いスリットは、縦型二酸化珪素層１０と実質的に同じ幅、すなわち、１０ないし４０ｍ、好ましくは、１５ｎｍの幅をもつ。
【００２７】
図４は、Ｓｉ３Ｎ４選択性のＳｉエッチング後の、構造体の略断面図である。Ｓｉエッチングプロセスは異方性エッチングプロセスであり、細いスリットＡを第２のポリＳｉ層７とポリ間誘電体層６との境界面まで拡張するため、第１および第２の窒化珪素層９，１１によって形成されたハードマスクを使用する。ポリ間誘電体層６は、エッチストップとして作用する。何故ならば、エッチングプロセスは、窒化珪素に対する選択性があるからである。分離した第２レベルのポリＳｉブロック１２，１３および１４が、このエッチングプロセスによって形成される。
【００２８】
図５は、Ｓｉ選択性のＳｉＯ２／Ｓｉ３Ｎ４エッチング後の、構造体の略断面図である。図５に示されたステップでは、第１および第２の窒化珪素層９，１１は、細いスリットＡに位置するポリ間誘電体層６の部分と共に除去される。このようにして、分離したポリ間誘電体層部分１５，１６および１７が形成される。
【００２９】
このステップ中に、プロセスのエッチング速度およびエッチング時間は、横型二酸化珪素層８を保存するため、入念にチェックする必要があることに注意すべきであり、この横型二酸化珪素層は構造体の一番上のレベルになる。ＯＮＯ層がポリ間誘電体層６として使用される場合、エッチングプロセスは３ステップのプロセスである。第１のエッチングステップは、ＯＮＯスタックの上側の二酸化珪素層をエッチングするためＲＩＥプロセスを使用する。次のステップは、ＯＮＯスタックの窒化珪素層をエッチングするためＲＩＥプロセスを使用する。第３のステップは、ＯＮＯスタックの下側の二酸化珪素層をエッチングするため、ＲＩＥプロセス又はウェットエッチングプロセスの何れかによって行われる。
【００３０】
注意すべきことは、有利には、ウェットエッチングプロセスは、水平方向においてＯＮＯスタックの二酸化珪素層の一部も除去することである（第１および第２のポリＳｉ層５，７に対して、図示されないアンダーカットを作成する。）。酸化ステップが細いスリットの壁に適用される後の段階で、細いスリットへ延びる第１および第２のポリＳｉ層５，７のエッジは丸くなり、エッジでの放電の可能性が低下する。
【００３１】
このステップの後、細いスリットＡは、第１のポリＳｉ層５へさらに拡張される。
【００３２】
図６は、ＳｉＯ２選択性のＳｉエッチング後の、構造体の略断面図である。図６に示された状態よりも前のステップにおいて、Ｓｉの異方性エッチング用のＲＩＥプロセスは、細いスリットＡと、分離した第１レベルのポリＳｉブロック１８，１９および２０の形成を仕上げるため実行される。同時に、分離した第２レベルのポリＳｉブロック１３はこのステップで除去される。トンネル酸化膜４は、このプロセスのためのエッチストップとして作用する。何故ならば、適用されたＲＩＥプロセスはＳｉＯ２に対する選択性があるからである。このタイプのＲＩＥプロセスは当業者に周知である。
【００３３】
この時点で構造体は、第１の浮遊ゲート／制御ゲートスタック２５と、第２の浮遊ゲート／制御スタック２６と、アクセスゲートスタック２７と、を包含する。
【００３４】
更なる処理ステップにおいて、再酸化および誘電体堆積の少なくとも１つ方は、横方向アイソレーションブロック２２が得られるように、細いスリットＡを埋めるため使用できる。さらに、構造体の周りにスペーサ１２２を形成することにより、ソースおよびドレイン領域ＳＤと、制御ゲート１２，１４と、アクセスゲート１９との上に開放したＳｉ領域が作成される。引き続くステップで、これらの領域の自己整合型シリサイド化を同時に実行可能であり、シリサイド化した領域２１がそれぞれの領域１２，１４，１９およびＳＤの上に得られる。
【００３５】
図７は、更なる誘電体堆積、側壁形成およびシリサイド化後の構造体の略断面図である。
【００３６】
例えば、パッシベーションステップおよびパッシベーションステップのような更なる処理は、技術的に知られている適当な製造プロセスによって実行可能である。
【００３７】
有利には、本発明の方法は、浮遊ゲート／制御ゲートスタック２５，２６とアクセスゲート２７のような装置素子の間の間隔Ｓを、リソグラフィによって制約される形状サイズよりも遙かに小さくすることができる。ここで、間隔Ｓは、横方向アイソレーションブロック２２の厚さ、すなわち、（先の）縦型二酸化層１０の厚さと実質的に等しい。この間隔を狭くすることにより、３トランジスタ構成の２ビットＮＶＭセルの場合、装置をさらに高密度化することができる。これは、従来技術で知られているリソグラフィ処理によっては達成不可能である。注意すべきことは、図６および図７に示された構造体を画成するためには、２個のマスクＭ１およびＭ２だけが必要になることである。
【００３８】
以下、本発明による第２の好ましい実施形態を詳細に説明する。図８ないし１１において、同じ参照番号が付された構成要素は、図１ないし７に示されたものと同じ構成要素を表す。
【００３９】
図８は、第２の好ましい実施形態による本発明の３トランジスタ構成の２ビットＮＶＭセルを製造するための、半導体ウェハー上の構造体１０１の第１段階の略断面図である。
【００４０】
図２に示されるような、横型二酸化珪素層８と、縦型二酸化珪素層１０と、第１および第２の窒化珪素層９，１１と、を含む第１のマスク構造Ｍ１の代わりに、代替的なマスク構造Ｍ３が細いスリットＡを画成するためのハードマスクとして使用される。この代替的なマスク構造Ｍ３は、横型二酸化珪素層８と、縦型二酸化珪素層１０と、第２の横型二酸化珪素層１０２と、第１の窒化珪素ブロック１０４と、窒化シリコン側壁スペーサ１０３と、を含む。
【００４１】
代替的なマスク構造Ｍ３は、次のようにして製作される。
【００４２】
第１の窒化珪素層は、好ましくは、技術的によく知られたＣＶＤ又はＰＥＣＶＤ（プラズマＣＶＤ）プロセスによって堆積させられる。
【００４３】
次に、この窒化珪素層は、第１の窒化珪素層１０４の形にパターン形成され、この第１の窒化珪素層は、図示された断面に垂直な方向にライン状に成形される。
【００４４】
続いて、二酸化珪素堆積プロセス（ＣＶＤ又はＰＥＣＶＤ）が、横型二酸化窒素層８と縦型二酸化窒素層１０と第２の横型二酸化珪素層１０２とを形成するため使用される。
【００４５】
次に、窒化シリコン側壁スペーサ１０３が形成される。有利には、本実施形態において、全体の構造体１０１は、（第１の窒化珪素層１０４を画成する）リソグラフィステップに対し自己整合型である。スペーサ形成プロセスにおいて、窒化シリコン側壁スペーサ１０３の幅は注意する必要がある。何故ならば、この幅は、浮遊ゲート／制御ゲートスタック２５，２６の横方向サイズを決めるからである。  
さらに、代替的なマスク構造Ｍ３が使用されるとき、平坦化ステップは不要である。
【００４６】
図１１は図８に示された略断面図の平面図である。スタックは、ライン形状のスタックを形成するため、一方向へ延びる。図１１において、ライン形状のスタックの端部は、絶縁膜８，１０２と、窒化珪素側壁スペーサ１０３とによって表現されている。図１１に示されるように、ライン形状のスタックの縦方向の端部Ｅにおいて、側壁スペーサはスタックの周りに延びるので、形成される第１および第２の浮遊ゲート／制御ゲートスタック２５，２６は相互接続され、不都合である。付加的なマスキングステップおよびエッチングプロセスＭ４は、スタックの更なる処理の間にこの接続を切断すべく、これらの端部で窒化珪素側壁を除去するために必要である。この付加的なマスキングおよびエッチングプロセスＭ４は、かなり早期の段階で、代替的なマスク構造Ｍ３を画定した直後に実行可能である。
【００４７】
さらに、細いスリットＡを画成するスタックエッチングが浮遊ゲート／制御ゲートスタックの外側をエッチングするときと同時に使用可能であることが前提であることに注意すべきである。
【００４８】
図９は、マスクとして窒化珪素側壁スペーサ１０３を使用して、処理ステップの終了後に得られるような図８の構造体１０１の略断面図である。ここで、得られる３トランジスタ構成の２ビットＮＶＭセルは、図６に示された構造体１と類似している。
【００４９】
図１０は、図８の構造体におけるＳｉ３Ｎ４側壁スペーサの初期除去と、その後に続く図３ないし６に示された処理ステップの後に得ることができる図８のＭＯＳ構造体の略断面図である。
【００５０】
窒化珪素側壁スペーサ１０３の初期除去によって、単純なトランジスタ１１０が得られる。注意すべきことは、代替的なマスク構造Ｍ３（およびＭ４）を、窒化珪素側壁スペーサ１０３を除去するステップと共に用いて、又は、単独で用いることにより、ＭＯＳ装置およびＮＶＭセルのゲート画成に同じ製造ステップを使用することが可能であり、その結果として処理ステップが節約されることである。
【００５１】
第１の好ましい実施形態と全く同様に、再酸化および誘電体堆積の少なくとも１つ、スペーサの形成、シリサイド化、ならびに、例えば、メタライゼーションステップおよびパッシベーションステップのような更なる処理は、前述のように実行できる。
【００５２】
前述の例において、３トランジスタ構成の２ビット不揮発性メモリセルが記述されているが、本発明による製造方法は、このような不揮発性メモリセルに限定されるものではなく、例えば、マルチレベルの３トランジスタ構成のｎビット不揮発性メモリセル、或いは、小さい内部間隔を具備したその他の装置のためにも使用できることに注意すべきである。
【図面の簡単な説明】
【００５３】
【図１】第１の好ましい実施形態による本発明の３トランジスタ構成の２ビットＮＶＭセルを製造するための、半導体ウェハー上の構造体の第１段階の略断面図である。
【図２】第２の窒化珪素堆積ステップおよびマスキングステップ後における本発明による３トランジスタ構成の２ビットＮＶＭセルを製造するための、半導体ウェハー上の構造体の略断面図である。
【図３】Ｓｉ３Ｎ４選択性のＳｉＯ２エッチング後の、構造体の略断面図である。
【図４】Ｓｉ３Ｎ４選択性のＳｉエッチング後の、構造体の略断面図である。
【図５】Ｓｉ選択性のＳｉＯ２／Ｓｉ３Ｎ４エッチング後の構造体の略断面図である。
【図６】ＳｉＯ２選択性のＳｉエッチング後の、構造体の略断面図である。
【図７】更なる誘電体堆積、側壁形成およびシリサイド化後の構造体の略断面図である。
【図８】第２の好ましい実施形態による本発明の３トランジスタ構成の２ビットＮＶＭセルを製造するための、半導体ウェハー上の構造体の第１段階の略断面図である。
【図９】図３ないし６に示されるような処理ステップの終了後に得られた図８の構造体の略断面図である。
【図１０】Ｓｉ３Ｎ４スペーサの初期除去と、その後の図３ないし６に示されるような処理ステップ後に得られた図８の構造体の略断面図である。
【図１１】図８に示された略断面図の平面図である。
【図１】
2005513800.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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