(57)【要約】この発明は、各画素が、画素素子と、画素リフレッシュ回路と、第１のメモリ素子と、第１のスイッチ素子とを含む画素のアレイを提供する。各画素素子は、画素素子を個々に制御するための第１の画素電極と、第２の画素電極とを含み、第２の画素電極は、アレイ内の実質的にすべての画素素子をリンクし、かつ、共通の対向電極に接続される。第１の画素電極および第２の画素電極は、第１のキャパシタを形成する。画素素子は、しきい値電圧および変調電圧を有する。画素リフレッシュ回路は、画素のデータ入力から第１の画素電極に、電荷転送経路を介して、画素データ値に関連する電荷を転送するように意図される。第１のメモリ素子は画素データ入力に結合されて、画素データ値に関連する電荷を記憶する。第１のスイッチ素子は、第１のメモリ素子と第１の画素電極との間に配置され、第１のメモリ素子から第１の画素電極への、電荷転送経路を介した電荷の転送を制御するためのものである。この発明によると、第１のスイッチ素子と第１のメモリ素子とが協働して、電荷転送経路に沿って第１のキャパシタに、画素データ値に関連する電荷をパッシブな態様で転送する。この発明によると、アレイはさらに、共通の対向電極に対し、動的に変動する電圧を印加するための手段を含む。動的に変動する電圧は、第１の駆動値と第２の駆動値との間で変動し、それによって画素データ値は、０ボルトとデータ電圧値との間に含まれる信号となり、このデータ電圧値は、変調電圧よりも小さくなく、任意の画素素子の変調電圧としきい値電圧との総和よりも小さい。この発明は、画素のアレイの画素値をリフレッシュするための方法も提供する。
2005531019.tif 000002
【特許請求の範囲】
【請求項１】
画素のアレイであって、各画素は、
画素素子を備え、各画素素子は、前記画素素子を個々に制御するための第１の画素電極と、第２の画素電極とを含み、前記第２の画素電極は、前記アレイ内の実質的にすべての画素素子をリンクし、かつ、共通の対向電極に接続され、前記第１の画素電極および前記第２の画素電極は、第１のキャパシタを形成し、前記画素素子は、しきい値電圧および変調電圧を有し、各画素はさらに、
前記画素のデータ入力から前記第１の画素電極に、電荷転送経路を介して、画素データ値に関連する電荷を転送するための画素リフレッシュ回路と、
前記画素のデータ入力に結合されて前記画素データ値に関連する電荷を記憶するための第１のメモリ素子と、
前記第１のメモリ素子と前記第１の画素電極との間に配置されて、前記第１のメモリ素子から前記第１の画素電極への、前記電荷転送経路を介した電荷の転送を制御するための第１のスイッチ素子とを備え、
前記第１のスイッチ素子および前記第１のメモリ素子は協働して、前記電荷転送経路に沿って前記第１のキャパシタに、前記画素データ値に関連する電荷をパッシブな態様で転送し、前記アレイはさらに、動的に変動する電圧を前記共通の対向電極に印加するための手段を備え、前記動的に変動する電圧は、第１の駆動値と第２の駆動値との間で変動し、それによって前記画素データ値は、０ボルトとデータ電圧値との間に含まれる信号となり、前記データ電圧値は、前記変調電圧よりも小さくなく、任意の前記画素素子の前記変調電圧と前記しきい値電圧との前記総和よりも小さい、画素のアレイ。
【請求項２】
前記第１の駆動値は、前記画素素子のマイナスの前記しきい値電圧に等しく、前記第２の駆動値は、前記画素素子の前記しきい値電圧と前記変調電圧との総和に等しい、請求項１に記載のアレイ。
【請求項３】
前記第１のメモリ素子は、第１の電極および第２の電極を有し、前記第１の電極は前記画素のデータ入力に結合され、前記第２の電極は接地に結合される、請求項１または請求項２に記載のアレイ。
【請求項４】
各画素はさらに、前記画素素子を制御するために、前記画素データ値に関連する電荷の記憶された量を、或るパルス幅を有するパルスに変換するための変換手段を備え、前記パルス幅は、電荷の前記記憶された量に対応する、請求項１から請求項３のいずれかに記載のアレイ。
【請求項５】
前記変換手段はコンパレータ装置を含む、請求項４に記載のアレイ。
【請求項６】
前記コンパレータ装置は、スイッチング回路および波形整形回路を含む、請求項５に記載のアレイ。
【請求項７】
前記スイッチング回路は、抵抗負荷型インバータを含む、請求項６に記載のアレイ。
【請求項８】
前記抵抗負荷型インバータは、低い方の供給電圧および高い方の供給電圧のそれぞれに接続するための第１の供給接続および第２の供給接続を有し、前記第１の供給接続または前記第２の供給接続のいずれかは、勾配のついた電圧源に接続される、請求項７に記載のアレイ。
【請求項９】
前記波形整形回路は、少なくとも１つの相補的インバータを含む、請求項６から請求項８のいずれかに記載のアレイ。
【請求項１０】
前記コンパレータは、分流抵抗装置およびインバータを含む、請求項５に記載のアレイ。
【請求項１１】
前記分流抵抗装置は、抵抗器である、請求項１０に記載のアレイ。
【請求項１２】
前記分流抵抗装置は、デューティ比が低くかつパルス化されたゲート信号を有するトランジスタである、請求項１０に記載のアレイ。
【請求項１３】
前記分流抵抗装置は、カレントミラーを含む、請求項１０に記載のアレイ。
【請求項１４】
前記コンパレータは、少なくとも１つの限流トランジスタを含む、請求項５から請求項１４のいずれかに記載のアレイ。
【請求項１５】
前記変換手段は、１０未満のトランジスタ、好ましくは８未満のトランジスタ、より一層好ましくは５未満のトランジスタを含む、請求項４から請求項１４のいずれかに記載のアレイ。
【請求項１６】
前記画素データ値に関連する電荷は、前記第１のメモリ素子に記憶されると、前記第１のメモリ素子の全体にデータ電圧を生成し、負の電荷の転送は、前記データ電圧と実質的に同じ電圧を前記第１の画素電極に印加する、請求項１から請求項１５のいずれかに記載のアレイ。
【請求項１７】
前記画素リフレッシュ回路はさらに、前記第１のメモリ素子に記憶された前記画素データ値を、前記画素素子の前記第１の画素電極に、損失のない態様でミラーリングするためのミラーリング回路を含む、請求項１から請求項１６のいずれかに記載のアレイ。
【請求項１８】
前記ミラーリング回路は、
第１のデータ電極、第２のデータ電極、および制御電極を有する第１のスイッチ素子を含み、前記第１のスイッチ素子は、その第１のデータ電極により前記第１のメモリ素子の電極に接続され、その第２のデータ電極により前記第１の画素電極に接続され、前記ミラーリング回路はさらに、
データ値を記憶するための第２のメモリ素子を含み、前記第２のメモリ素子は、第１の電極および第２の電極を有し、前記第２のメモリ素子は、その第１の電極により前記第１のスイッチ素子の前記第２のデータ電極に接続され、その第２の電極により前記第１のスイッチ素子の前記制御電極に接続され、前記ミラーリング回路はさらに、
前記第２のメモリ素子に記憶されたデータ値をリセットするためのリセット手段を含む、請求項１７に記載のアレイ。
【請求項１９】
前記第１のメモリ素子と画素データ値を提供するためのデータ線との間に、第２のスイッチ素子をさらに備える、請求項１から請求項１８のいずれかに記載のアレイ。
【請求項２０】
前記画素素子は液晶を含む、請求項１から請求項１９のいずれかに記載のアレイ。
【請求項２１】
前記画素素子はＬＣＯＳ素子を含む、請求項２０に記載のアレイ。
【請求項２２】
１つまたは複数の前記第１のメモリ素子は、１つまたは複数の蓄積キャパシタである、請求項１から請求項２１のいずれかに記載のアレイ。
【請求項２３】
前記第２のメモリ素子は蓄積キャパシタである、請求項１８、または請求項１８に従属
する請求項のいずれかに記載のアレイ。
【請求項２４】
前記第１のスイッチ素子はトランジスタである、請求項１から請求項２３のいずれかに記載のアレイ。
【請求項２５】
前記第２のスイッチ素子はトランジスタである、請求項１９から請求項２４のいずれかに記載のアレイ。
【請求項２６】
前記アレイはアクティブマトリクスである、請求項１から請求項２５のいずれかに記載のアレイ。
【請求項２７】
画素のアレイの画素値をリフレッシュするための方法であって、各画素は画素素子を備え、前記画素素子は、前記画素素子を個々に制御するための第１の画素電極と、第２の画素電極とを含み、前記アレイ内の実質的にすべての画素素子の第２の電極は、共通の対向電極に接続され、前記画素素子は、しきい値電圧および変調電圧を有し、前記方法は、画素データに関連する電荷を前記第１の画素電極にパッシブな態様で転送するステップと、前記共通の対向電極に、動的に変動する電圧を印加するステップとを含み、前記動的に変動する電圧は、第１の駆動値と第２の駆動値との間で変動し、それによって前記画素データは０ボルトとデータ電圧値との間に含まれる信号となり、前記データ電圧値は、前記変調電圧よりも小さくなく、任意の前記画素素子の前記変調電圧と前記しきい値電圧との前記総和よりも小さい、方法。
【請求項２８】
前記第１の駆動値は、前記画素素子のマイナスの前記しきい値電圧に等しく、前記第２の駆動値は、前記画素素子の前記しきい値電圧と前記変調電圧との総和に等しい、請求項２７に記載の方法。
【請求項２９】
画素データに関連する前記電荷を記憶するステップと、前記画素素子を制御するために、記憶された電荷を、或るパルス幅を有するパルスに変換するステップとをさらに含み、前記パルス幅は、前記記憶された電荷の量に対応する、請求項２７または請求項２８に記載の方法。
【請求項３０】
画素データをパッシブな態様で転送するステップは、前記画素素子の前記第１の画素電極に、第１のメモリ素子からのデータを損失のない態様でミラーリングするステップを含む、請求項２７から請求項２９のいずれかに記載の方法。
【請求項３１】
画素データをパッシブな態様で転送するステップは、互いに排他的に駆動される複数のスイッチ素子からの１つのスイッチ素子を介して、１組のメモリ素子のいずれかからのデータを転送するステップを含む、請求項２７から請求項２９のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の技術分野
この発明は、一般にアクティブマトリクスディスプレイに関し、小さな画素を有するアクティブマトリクスディスプレイ、たとえばＬＣＯＳディスプレイに関し、より特定的には、このようなディスプレイを駆動して情報を表示する方法にも関する。
【背景技術】
【０００２】
発明の背景
図１に、従来のアクティブマトリクス（ＡＭ）を示す。このＡＭは、交差する、液晶（ＬＣ）画素Ｐ1、Ｐ2、…、Ｐnの行および列からなるマトリクスを含む。これらの行および列の交点の各々に、スイッチングトランジスタＴ1、Ｔ2、…、Ｔnが設けられる。また、各画素Ｐ1、Ｐ2、…、Ｐnは、２つのキャパシタ、すなわち、２つのリフレッシュの瞬間の間にＬＣ全体の電圧を一定に保つ蓄積キャパシタＣ11、Ｃ21、…、Ｃn1と、液晶の積み重ね（画素電極−ＬＣ−対向電極）自体により形成された固有の（寄生の）画素キャパシタンスＣ12、Ｃ22、…、Ｃn2とを含む。１つの行のスイッチングトランジスタＴiが閉じられる（＝導通する）と、その行の画素Ｐiのそれぞれの蓄積キャパシタＣi1に、それぞれの列電圧が記憶される。
【０００３】
反射型液晶（Liquid Crystal on Silicon（ＬＣＯＳ））は、反射型アクティブマトリクス（ＡＭ）液晶ディスプレイ（ＬＣＤ）の特別なタイプであり、このＡＭは、標準的なシリコンプロセスにおいて実現される。
【０００４】
図２にＬＣＯＳ１の断面を示す。ＬＣＯＳ１は、集積されたＣＭＯＳトランジスタを有する、シリコン基板等の半導体基板２を含み、第１の金属層３、第２の金属層４、および第３の金属層５等の異なる層を含む（一般に、少なくとも４つの金属層が設けられる）。ＣＭＯＳチップ上において、２つのアライメント層７と８との間にＬＣ層６が設けられる。その上において、ガラス基板９にインジウムスズ酸化物（Indium Tin Oxide（ＩＴＯ））の対向電極１０が設けられる。ＩＴＯは透明導電性材料である。
【０００５】
ＬＣは、ＤＣ電圧によって正確に作動せず、すなわち、画素電圧が正しいテンポで変化しなければならず、画素電圧の平均値（時間単位）は０である。図３に、ＲＭＳ（二乗平均平方根）電圧の関数のグラフの形で、ＬＣ画素の電気光学応答を提示する。ＬＣが（ＬＣの種類に依存して）光を伝送または反射する前に、或る一定のしきい値電圧Ｖthが印加されなければならないことが認識できる。
【０００６】
ＬＣの電気光学応答から、この曲線の限られた部分のみが実際の実現例に適することが認識できる。この部分は「変調領域」と呼ばれ、しきい値電圧Ｖthと逆電圧Ｖinvとの間に位置する。垂直配向ネマチック（Vertically Aligned Nematic（ＶＡＮ））のＬＣのタイプにおいて、しきい値電圧Ｖthは一般に約２Ｖであり、変調電圧Ｖmは一般に約１Ｖである。対向電極の電圧が一定であれば、画素電極は、２＊（２Ｖ＋１Ｖ）＝６Ｖの電圧範囲を超えなければならない。これらの電圧値は、他のタイプのＬＣとはかなり異なることが考えられる。
【０００７】
しかしながら、ＬＣＯＳが基本的にＬＣ技術で補完されたＣＭＯＳ技術であることから、ＣＭＯＳの利点はＬＣＯＳにも当てはまる。特に、より大きなウエハと、それらのウエア上にある、より小さな寸法のデバイスとに対してコストが下がる。現在、ＣＭＯＳでは、８インチのウエハに０．３５μｍのプロセスが用いられている。このＣＭＯＳプロセス
で形成されるトランジスタデバイスに対する最大ゲート電圧は、３．３〜３．５Ｖである。これは、ＬＣを制御するのに必要とされる電圧と両立性を有するとは思われない。
【０００８】
この問題は、ＵＳ−５９２０２９８に記載されているように、共通電極の電圧変調とも呼ばれる、対向電極電圧のスイッチングにより解決することができる。
【０００９】
ＳＩＤ  ０２  ダイジェスト（SID 02 Digest）、第２００〜２０３頁の、Ｓ．Ｃ．タン（Tan）およびＸ．Ｗ．サン（Sun）による論文「Ｐ−１：ＬＣＯＳマイクロディスプレイのためのシリコンバックプレーンの汎用設計（Generic design of Silicon Backplane for LCOS Microdisplays）」では、ＬＣＯＳディスプレイにおける共通電極の電圧変調の使用が記載されている。共通電極上の電圧は、それぞれ正のフレームおよび負のフレームにおいて、２つの供給レール間の０Ｖと電圧ＶＤＤとの間で切り換えられる。ＬＣセル全体の正の電位は、印加された電圧が０Ｖの共通カソードに起因するときに得られ、負の電位は、共通電極上の電圧がＶＤＤに切り換えられ、かつ、印加された電圧がＶＤＤよりも小さいときに得られる。この方法により、使用されるべきＬＣの動作電圧と同じ電圧を供給することができ、したがって低電力の実現例となる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
対向電極のスイッチングに基づいたリフレッシュ画素回路もまた、タン他により、同じ論文に記載されている。データ線からの画素データは、スイッチまたはアクセストランジスタを介して中間蓄積キャパシタに転送され、この中間蓄積キャパシタが画像データを保持する。画素内バッファは、中間蓄積キャパシタに記憶された電圧を最終蓄積キャパシタに複製するように働き、この最終蓄積キャパシタから画素データが画素電極に出力される。この論文に提示された画素内バッファは、ＰＭＯＳソースフォロアまたはＮＭＯＳソースフォロアのいずれかである。いずれの場合も、画素内回路トランジスタの全体に、少なくともしきい値電圧の損失が存在する。この損失は、最大残存電圧を下げる。さらに、ソースフォロアは電流源を必要とする。この電流源により生成される電流は、各画素のチップ全体にわたって厳密に等しくなければならない。別の問題は、総消費電力である。なぜなら、画素数が一般に１００万画素を超えるためである。このことは、電流源をパルス化することによって解決することができるが、パルス化された電流源は、次いで、各画素に対してより多くのトランジスタを必要とし、したがってチップ上でより多くの空間を必要とする。
【課題を解決するための手段】
【００１１】
発明の概要
この発明の目的は、画素の下にあるアドレス指定回路が必要とする面積を減じることである。必要とされる面積は、１５μｍ×１５μｍ未満、好ましくは１２μｍ×１２μｍ未満、より一層好ましくは約７μｍ×７μｍである。
【００１２】
この発明のさらに別の目的は、ディスプレイ装置と、このディスプレイ装置のアナログメモリデバイスから画素素子に、エネルギ損失を減じた状態で画像の画素データを転送するための方法とを提供することである。
【００１３】
この発明のさらに別の目的は、ディスプレイ装置と、このディスプレイ装置のアナログメモリデバイスから画素素子に、より少ない構成要素を用いて画像の画素データを転送するための方法とを提供することである。
【００１４】
上の目的は、この発明に従った方法および装置により達成される。
【００１５】
この発明は、画素のアレイを提供し、各画素は、画素素子と、画素リフレッシュ回路と、第１のメモリ素子と、第１のスイッチ素子とを備える。各画素素子は、画素素子を個々に制御するための第１の画素電極と、第２の画素電極とを含み、第２の画素電極は、アレイ内の実質的にすべての画素素子をリンクし、かつ、共通の対向電極に接続される。第１の画素電極および第２の画素電極が第１のキャパシタを形成する。画素素子は、画素素子が発光を開始する電圧であるしきい値電圧と、画素素子が発光する事実上有用な電圧域である変調電圧とを有する。画素リフレッシュ回路は、画素のデータ入力から第１の画素電極に、電荷転送経路を介して、画素データ値に関連する電荷を転送するように意図される。第１のメモリ素子は、画素のデータ入力に結合されて画素データ値に関連する電荷を記憶する。第１のスイッチ素子は、第１のメモリ素子と第１の画素電極との間に配置されて、第１のメモリ素子から第１の画素電極への、電荷転送経路を介した電荷の転送を制御するためのものである。この発明によると、第１のスイッチ素子および第１のメモリ素子は協働して、電荷転送経路に沿って第１のキャパシタに、画素データ値に関連する電荷をパッシブな態様で転送する。このアレイはさらに、動的に変動する電圧を共通の対向電極に印加するための手段を備える。この動的に変動する電圧は、第１の駆動値と第２の駆動値との間で変動し、それによって画素データ値は、０ボルトとデータ電圧値との間に含まれる信号となる。このデータ電圧値は、変調電圧よりも小さくなく、任意の画素素子の変調電圧としきい値電圧との総和よりも小さい。
【００１６】
第１の駆動値は、好ましくは画素素子のマイナスのしきい値電圧に等しく、第２の駆動値は、好ましくは画素素子のしきい値電圧と変調電圧との総和に等しい。このようにして、対向電極における、動的に変動する電圧は、画素素子のしきい値電圧を吸収する。
【００１７】
この発明の一実施例によると、第１のメモリ素子は、第１の電極および第２の電極を有し、第１の電極は画素のデータ入力に結合され、第２の電極は接地レベルに結合される。
【００１８】
この発明のさらに別の実施例によると、各画素はさらに、画素素子を制御するために、画素データ値に関連する電荷の記憶された量を、或るパルス幅を有するパルスに変換するための変換手段を備えることができ、このパルス幅は、電荷の記憶された量に対応する。
【００１９】
変換手段はコンパレータ装置を含み得る。
【００２０】
コンパレータ装置は、スイッチング回路および波形整形回路を含み得る。
【００２１】
スイッチング回路は、抵抗負荷型インバータを含み得る。抵抗負荷型インバータは、低い方の供給電圧および高い方の供給電圧にそれぞれ接続するための第１の供給接続および第２の供給接続を有し得、第１の供給接続または第２の供給接続のいずれかは、ランプ電圧源または勾配のついた電圧源に接続される。
【００２２】
波形整形回路は、少なくとも１つの相補的インバータを含み得る。
【００２３】
代替的な一実施例によると、コンパレータは、分流抵抗装置およびインバータを含み得る。分流抵抗装置は、たとえば、デューティ比が低くかつパルス化されたゲート信号を有するトランジスタか、もしくは抵抗器であり得、または、カレントミラーを含み得る。
【００２４】
コンパレータはさらに、少なくとも１つの限流トランジスタを含み得る。
【００２５】
この発明の好ましい実施例によると、変換手段は、１０未満のトランジスタ、好ましくは８未満のトランジスタ、より一層好ましくは５未満のトランジスタを含む。
【００２６】
さらに別の一実施例によると、画素データ値に関連する電荷は、第１のメモリ素子に記憶されると、第１のメモリ素子の全体にデータ電圧を生成し、負の電荷の転送は、このデータ電圧と実質的に同じ電圧を第１の画素電極に印加する。
【００２７】
一実施例によると、画素リフレッシュ回路はさらに、第１のメモリ素子に記憶された画素データ値を、画素素子の第１の画素電極に、損失のない態様でミラーリングするためのミラーリング回路を含み得る。ミラーリング回路は、第１のデータ電極、第２のデータ電極、および制御電極を有する第１のスイッチ素子を含み得、第１のスイッチ素子は、その第１の電極により第１のメモリ素子の電極に接続され、その第２のデータ電極により第１の画素電極に接続される。ミラーリング回路はさらに、データ値を記憶するための第２のメモリ素子を含み得、第２のメモリ素子は、第１の電極および第２の電極を有し、第２のメモリ素子は、その第１の電極により第１のスイッチ素子の第２のデータ電極に接続され、その第２の電極により第１のスイッチ素子の制御電極に接続される。ミラーリング回路はさらに、第２のメモリ素子に記憶されたデータ値をリセットするためのリセット手段を含み得る。
【００２８】
代替的に、この発明に従ったアレイにおいて、各画素の画素リフレッシュ回路は、複数の第１のメモリ素子を含み、第１のメモリ素子の各々は、画素データ値を記憶するように意図され、各メモリ素子は、複数の第１のメモリ素子と第１の画素電極との間の電荷転送経路と、複数の第１のスイッチ素子とを有し、第１のスイッチ素子の各々は、第１のメモリ素子から第１の画素電極への、それぞれの電荷転送経路を介した電荷の転送を制御するためのものであり、１つの画素の第１のスイッチ素子は、互いに排他的に閉じられるように意図される。
【００２９】
この発明に従ったアレイはさらに、第１のメモリ素子と画素データ値を提供するためのデータ線との間に、第２のスイッチ素子を含み得る。
【００３０】
画素素子は、液晶、たとえばＬＣＯＳ素子を含み得る。
【００３１】
１つまたは複数の第１のメモリ素子は、１つまたは複数の蓄積キャパシタであり得る。
【００３２】
第２のメモリ素子は蓄積キャパシタであり得る。
【００３３】
第１および第２のスイッチ素子は、トランジスタであり得る。
【００３４】
アレイはアクティブマトリクスであり得る。
【００３５】
さらに別の一実施例によると、この発明は、また、画素のアレイを提供し、各画素は、画素素子と、画素リフレッシュ回路と、第１のメモリ素子と、第１のスイッチ素子とを備える。各画素素子は、画素素子を個々に制御するための第１の画素電極と、第２の画素電極とを含み、第２の画素電極は、アレイ内の実質的にすべての画素素子をリンクし、かつ、共通の対向電極に接続される。第１の画素電極および第２の画素電極は、第１のキャパシタを形成する。画素リフレッシュ回路は、画素のデータ入力から第１の画素電極に、電荷転送経路を介して、画素データ値に関連する電荷を転送するように意図される。第１のメモリ素子は、画素データ入力に結合されて画素データ値に関連する電荷を記憶する。第１のスイッチ素子は、第１のメモリ素子と第１の画素電極との間に配置されて、第１のメモリ素子から第１の画素電極への、電荷転送経路を介した電荷の転送を制御するためのものである。この発明によると、第１のスイッチ素子および第１のメモリ素子は協働して、電荷転送経路に沿って第１のキャパシタに、画素データ値に関連する電荷をパッシブな態様で転送する。画素リフレッシュ回路は、第１のメモリ素子に記憶された画素データ値を
、画素素子の第１の画素電極に、損失のない態様でミラーリングするためのミラーリング回路を含む。ミラーリング回路は、第１のデータ電極、第２のデータ電極、および制御電極を有する第１のスイッチ素子を含み、第１のスイッチ素子は、その第１のデータ電極により第１のメモリ素子の電極に接続され、その第２のデータ電極により第１の画素電極に接続される。ミラーリング回路はさらに、データ値を記憶するための第２のメモリ素子を含み、第２のメモリ素子は、第１の電極および第２の電極を有し、第２のメモリ素子は、その第１の電極により第１のスイッチ素子の第２のデータ電極に接続され、その第２の電極により第１のスイッチ素子の制御電極に接続される。ミラーリング回路はさらに、第２のメモリ素子に記憶されたデータ値をリセットするためのリセット手段を含む。
【００３６】
この発明は、画素のアレイの画素値をリフレッシュするための方法も提供し、各画素は画素素子を備え、各画素素子は、画素素子を個々に制御するための第１の画素電極と、第２の画素電極とを含み、アレイ内の実質的にすべての画素素子の第２の電極は、共通の対向電極に接続され、画素素子は、しきい値電圧および変調電圧を有する。この方法は、画素データに関連する電荷を第１の画素電極にパッシブな態様で転送するステップと、共通の対向電極に、動的に変動す電圧を印加するステップとを含み、動的に変動する電圧は、第１の駆動値と第２の駆動値との間で変動し、それによって画素データは０ボルトとデータ電圧値との間に含まれる信号となり、データ電圧値は、変調電圧よりも小さくなく、任意の画素素子の変調電圧としきい値電圧との総和よりも小さい。
【００３７】
第１の駆動値は、好ましくは画素素子のマイナスのしきい値電圧に等しく、第２の駆動値は、好ましくは画素素子のしきい値電圧と変調電圧との総和に等しい。このようにして、対向電極における、動的に変動する電圧は、画素素子のしきい値電圧を吸収する。
【００３８】
この発明の一実施例によると、この方法はさらに、画素データに関連する電荷を記憶するステップと、画素素子を制御するために、記憶された電荷を、或るパルス幅を有するパルスに変換するステップとをさらに含み、このパルス幅は、記憶された電荷の量に対応する。
【００３９】
この発明はさらに、画素のアレイの画素値をリフレッシュするための方法を含み、各画素は、画素素子を個々に制御するための第１の画素電極と、第２の画素電極とを含み、アレイ内の実質的にすべての画素素子の第２の電極は、共通の対向電極に接続される。この方法は、画素データに関連する電荷を第１の画素電極にパッシブな態様で転送するステップと、画素データに関連する電荷を記憶するステップと、画素素子を制御するために、記憶された電荷を、或るパルス幅を有するパルスに変換するステップとを含み、このパルス幅は、記憶された電荷の量に対応する。
【００４０】
この方法の両方の実施例において、画素データをパッシブな態様で転送するステップは、第１のメモリ素子からのデータを、画素素子の第１の画素電極に、損失のない態様でミラーリングするステップを含み得る。
【００４１】
この発明の一実施例によると、画素データをパッシブな態様で転送するステップは、互いに排他的に駆動される複数のスイッチ素子から１つのスイッチ素子を介して、１組のメモリ素子のいずれかからのデータを転送するステップを含む。
【００４２】
この発明のこれらのおよび他の特徴および利点は、添付の図面とともに読まれると、以下の詳細な説明から明らかになるであろう。添付の図面は、例示としてこの発明の原理を示す。
【発明を実施するための最良の形態】
【００４３】
実施例の説明
この発明は、特定の実施例に関して、特定の図面を参照して説明されるが、この発明はそれに限定されず、請求項によってのみ限定される。記載される図面は、単に概略的なものであって限定的なものではない。図面において、要素によっては、例示のためにそのサイズが誇張されて縮尺どおりに描かれていないものがあり得る。
【００４４】
ＬＣＯＳディスプレイは、カラー画像を表示することができる。一般にカラー画像は、２つの種類のうちのいずれか、すなわち、３バルブ光学エンジンまたは１バルブ光学エンジンにより、ＬＣＯＳ画素で形成される。しかしながら、緑用の１つのＬＣＯＳバルブと赤＋青用の１つのＬＣＯＳバルブを有する２バルブ光学エンジンも、既に報告されている。
【００４５】
図４に、３バルブ光学エンジン１１の概略図を提示する。入来する光１２は、ダイクロイックミラー１３により、赤Ｒ、緑Ｇ、および青Ｂの成分に分割され、これらの成分Ｒ、Ｇ、およびＢの各々は、ＬＣＯＳセル１４上に方向付けられる。３つの反射光線１５が再び組合せられ、複合光線１６が、（投影の場合）投影されるか、または（ニアー・トゥー・ザ・アイ（ＮＴＥ）用途の場合には）網膜上に画像化される。各画素は、一色のみの光で、連続的にまたは非連続的に照明される（図５および図６）。投影の場合、投影画面上にできる限り多くの光を得ることが重要である。この場合、図１２に示すように、デューティサイクルはできるだけ大きく保たれ、好ましくは１００％保たれる。
【００４６】
図７に、１バルブ光学エンジンの概略図を示す。図８に示すように、光の可視スペクトルの赤Ｒ、緑Ｇ、および青Ｂの成分が、ＬＣＯＳマトリクス（および画像）の各画素に交互に方向付けられる。これを「一時的な多重化」と呼ぶ。２つのシステム、すなわち、パルス化された光源またはスクロールカラーを用いることができる。
【００４７】
「パルス化された光源」の場合、光源はパルス化され、光の可視スペクトルの赤Ｒ、緑Ｇ、および青Ｂの成分を交互に送出する。考えられる光源は、ＬＥＤか、レーザか、または高速シャッタ（ＬＣシャッタ等）を有する光学系が設けられた従来の光源である。すべての画素は、同色の光で同時に照明される。
【００４８】
「スクロールカラー」の場合、適切な光学系により、動くカラーバンドがＬＣＯＳマトリクス上に画像化される。このような光学系は、たとえば図７に示すカラーホイール１７であるか、または回転プリズム（図示せず）であり得る。各画素は、光の可視スペクトルの赤Ｒ、緑Ｇ、および青Ｂの成分を後で受取る。しかしながら、各瞬間において、画素の一部が赤色光で照明される一方で、画素の別の部分は緑色光で照明され、画素のさらに別の部分が青色光で照明される。一般に、１つの行上にあるすべての画素は、同色の光で照明される。
【００４９】
図２５は、対向電極（ＣＥ）のトグルが用いられない場合と、ＣＥのトグルが用いられる場合と、この発明の一実施例に従って高度なＣＥのトグルが用いられる場合とにおいて、ＡＭ内の液晶画素を駆動するのに必要とされる電圧域を示す。高度なＣＥのトグルについて以下に説明する。
【００５０】
図２５の右手側は、一般的な液晶セルの従来の伝送曲線（電気光学応答）である。しきい値電圧ＶTおよび変調電圧Ｖmが示される。ＬＣ画素を破壊する、ＤＣ成分の永続を防止するために、このような画素は通常、ＡＣモードで駆動される。このことは、印加された電圧の極性が定期的に変化すること（通常、これは１フレーム時間に一度生じる）を意味する。画素トランジスタ自体に対しては、行ドライバおよび列ドライバが用いられ、このことは、これらのドライブが、少なくとも−（ＶT＋Ｖm）〜（ＶT＋Ｖm）の電圧範囲に対
処する能力を有していなければならないことを意味し、このことは、２（ＶT＋Ｖm）（を超える）総電圧範囲を意味する。
【００５１】
図２６は、列ドライバの出力の１つにおける典型的な波形を示す。ＤＣ補償を保つために、信号の極性は、各フレーム時間ＦＴごとに変更され、正のフレームおよび負のフレームを生じる。列ドライバは、２（ＶT＋Ｖm）に対処しなければならず、対向電極の電圧（ＣＥ電圧）は、ＶT＋Ｖmに保持される。その列内の１つの画素のミラー（Ａｌ電極）上の電圧を見ると、図２６のミラー電圧様のものが観察される。画素ミラー電極上の電圧は、１フレーム時間の全体にわたって一定に保たれ、アクティブマトリクスの対応する線が選択されたときに変化する。実際の画素電圧はＶmirror−ＶCEであり、図９にも示されるように、完全に対称な方形波である。
【００５２】
対向電極のトグル（ＣＥのトグル）を用いることにより、すなわち、対向電極に対して変動する電圧を印加することにより、列ドライバが生成しなければならない必要な電圧を、（ＶT＋Ｖm）まで減じることができる。この発明の一実施例に従った、高度な対向電極のトグルを用いることにより、必要な電圧域は、有用な電圧振幅Ｖmまで、さらに減じられ得る。
【００５３】
図２７では、列ドライバ出力電圧が０ＶとＶT＋Ｖmとの間に制限され、対向電極の電圧ＣＥが正のフレームと負のフレームとの間で０ＶからＶT＋Ｖmまで「トグルする」ことが示される。ここでも、結果的に得られるミラー電圧が示される。
【００５４】
しかしながら、画素内の蓄積キャパシタＣsが配線される方法に依存して、２つの異なる場合が存在する（図２７の挿入図参照）。
【００５５】
画素内の蓄積キャパシタＣsが通常どおり接地されている場合（図２７の状況２）、Ｃs＞＞ＣLCと仮定すると、図２７に示されるミラー信号が得られる。ここでは、すべての電圧が０ＶとＶT＋Ｖmとの間に制限されており、これはＬＣＯＳと両立性を有するが、実際の画素電圧（Ｖmirror−ＶCE）は、フレーム時間のうちのわずかな時間に対してのみ正しい。このわずかな時間は、先に選択された画素（上の行）よりも、後に選択された画素（下の行）に対する方が短い。
【００５６】
Ｃsの「接地」がＣＥ電圧に接続されている場合（図２７の状況１）、点線が得られる。すなわち、ミラー電圧が、ＣＥ電圧の不連続性に追従し、効果的な画素電圧（Ｖmirror−ＶCE）が全時間にわたり正しいものとなる。しかしながら、画素トランジスタが許容しなければならない最大電圧範囲が３×（ＶT＋Ｖm）であることに注意されたい。同じことが、画素トランジスタにゲート電圧を提供する行ドライバについても当てはまる。換言すると、列ドライバに対する電圧の要件は効果的に減少するが、画素トランジスタおよび行ドライバに対する電圧の要件は増大する。この方法は、外付けのドライバを有するＴＦＴディスプレイにおいてしばしば用いられる。なぜなら、列ドライバが最も複雑なドライバＩＣであり、（より一層単純な）行ドライバおよび画素トランジスタに対する電圧の要件を犠牲にして列ドライバの電圧の要件を減じることが有用であるためである。ＬＣＯＳでは、すべてのドライバおよび画素トランジスタが同じ技術で形成され、同じ電圧限度を有する。したがって、この方法をＬＣＯＳで使用することができない。
【００５７】
図２８は、この発明の一実施例に従った、高度なＣＥのトグルの場合を示す。ＣＥは、極性の反転を補償するために使用されるだけでなく、液晶のしきい値電圧ＶTまたは少なくともその一部を吸収するためにも使用される。この一部は、２５％以上、好ましくは５０％以上、より好ましくは７５％以上、より一層好ましくは８０％以上であり得る。液晶のしきい値電圧ＶTの一部を吸収することにより、必要とされる電圧を大いに削減するこ
とができ、スイッチング速度に関し、より良好な結果が生じ得る。なぜなら、ほとんどの液晶モードにおいて、しきい値電圧への正確なスイッチングは遅く、すなわち光学応答が遅い一方で、しきい値電圧未満の電圧へのスイッチングが、通常、より速い態様で生じるためである。
【００５８】
図２８に示される例において、対向電極ＣＥは、電圧−ＶTと電圧ＶT＋Ｖmとの間をトグルする。その目的は、ＬＣＯＳ画素電極またはミラー電極の電圧を、間隔［０，Ｖm］に制限することである。
【００５９】
図２８の挿入図に、高度化されたＣＥのトグルを実現するための概略回路図を示す。蓄積キャパシタＣsの１つの電極が、接地に接続される。バッファ素子が設けられ、このバッファ素子は、蓄積キャパシタＣsの電圧を画素キャパシタＣLCに複製するように指令を受けたときに、それを行なうのに適しており、たとえば、ＣＥ電圧のトグルと同時にサンプリングを行なうサンプルホールドバッファ等である。図２８の挿入図に示す回路図において、示された画素回路は単純なＤＲＡＭ回路である。しかしながら、画素内メモリを有する他の適切な回路、たとえば以下に示すダブルＤＲＡＭまたはバケツリレー画素回路を、この高度なＣＥのトグル回路と併用することができる。
【００６０】
アクティブマトリクスの或る特定の行が選択されたときに、新規の行のデータＶdが蓄積キャパシタＣsに書込まれ、指令を受けると、このデータ値がバッファ素子によって画素ミラーに複製される。列データを画素ミラーに複製するのと同時に（またはその直後に）、相補データＶm−ＶdがメモリＣsに記憶される。ＣＥのトグルが生じるたびに、メモリの電圧がミラーに複製される。負のフレーム中に、相補データは画素ミラーに書込まれ、通常のデータはメモリに書込まれる。このようにして、実際の画素電圧（Ｖmirror−ＶCEが常に正しくなり、すべての電圧（列ドライバ、画素トランジスタ、および行ドライバ）が減じられる。
【００６１】
このことは、ＬＣＯＳ画素電極に対する電圧の要件を緩和し、または、より高電圧のＬＣ材料の使用を可能にする。
【００６２】
また、電圧のオーバードライブを用いて画素応答時間の速度を上げることも可能になり得る。
【００６３】
高度化されたＣＥのトグルが行なうこととは、利用可能なＣＭＯＳ電圧間隔をできる限り十分に用いることである。利用可能なＣＭＯＳ電圧間隔は、０ＶとＶmaxとの間の範囲であり、Ｖmaxは、利用可能な最大電圧であり、この最大電圧は技術依存性であり、たとえばＶmaxは、３Ｖまたは５Ｖに等しい。利用可能なＣＭＯＳ電圧間隔は、液晶の電気光学特性の変調部に移動させることにより、できる限り十分に用いられる（図２５参照）。上に示した例において、利用可能なＣＭＯＳ電圧間隔は、しきい値電圧と、しきい値電圧および変調電圧の総和との間の範囲にわたる間隔［ＶT，ＶT＋Ｖm］まで移動される。変調電圧が最大電圧よりも小さい場合（Ｖm＜Ｖmax）、余剰電圧Ｖmax−Ｖmを、間隔［ＶT，ＶT＋Ｖm］の上下に対称に分割することができる。この場合、−［ＶT−（Ｖmax−Ｖm）／２］と［ＶT＋Ｖm＋（Ｖmax−Ｖm）／２］との間でＣＥのトグルが実施され得る。「チップ上の」電圧は、０ＶとＶmaxとの間の電圧に制限される。Ｖm＝Ｖmaxの場合、上の結果と同じ結果が得られる。
【００６４】
以下に一例を示す。
【００６５】
Ｖmax＝５Ｖ
ＶT＝２Ｖ
Ｖm＝４Ｖ
このことは、ＶT＋Ｖm＝６Ｖであることを意味し、これはＶmaxよりも大きいため、従来のＣＥのトグルを実施することができない。しかしながら、Ｖm＜Ｖmaxであるため、この発明に従った高度なＣＥトグルは依然として実施することができる。最大電圧と変調電圧との差は、必要とされる電圧域の上下に分割することができるが、そのように分割する必要はない。このことは、ＣＥのトグルが−１．５Ｖと＋６．５Ｖとの間で実施され得ることを意味する。列ドライバ上の電圧は、０Ｖと５Ｖとの間の範囲であり、液晶は、１．５Ｖと６．５Ｖとの間の電圧を認める。
【００６６】
後続の２フレームにわたって画素の強度を一定に保つために、データおよび相補データがその画素上に（対向電極のスイッチとして）配置されなければならないことに注意されたい。それと一致する電圧の総和（Ｖdata＋Ｖcomplementary_data）は、変調電圧と、その間で切り換わる２つの対向電極の電圧の選択肢とに依存して一定である。
【００６７】
２つの構成、すなわち、一度に１行および一度に１フレームを区別することができる。
【００６８】
ディスプレイをリフレッシュする従来の方法は、一度に１行をリフレッシュする方法であり、ＡＭが照明されていない間に、リフレッシュが線ごとに実施される。すべての線に書込が行なわれると、すなわち、すべての画素電極が正しい電圧を採用し、かつ、各画素のＬＣが安定した状態に到達すると、光源が再び活性化する。わずかな瞬間の後に、光源は再び非活性化し、対向電極の極性が切り換えられ、今度は対向電極の新規の極性に一致するデータにより、ディスプレイは再び線ごとに書込まれる。少なくともディスプレイにおいてデータを書込むのに必要とされる時間を、ディスプレイを照明するために用いることはできない。このことは、小さなデューティサイクルを有するパルス化された光源を備えた、小さなデューティサイクルを有する３バルブシステムに対してのみ有用である。対向電極のスイッチングまたはトグルと組合せる場合、一度に１行は、スクロールカラーとはうまく作用しない。
【００６９】
一度に１フレームの場合、光源に対して最大のデューティサイクルが可能になる。任意の時点で（したがって、やはり対向電極のスイッチングの直後に）画素電圧の絶対値が所望のＲＭＳ電圧に等しくなった場合にのみ、このことに到達することができる。対向電極がすべての画素に対して共通であるため、このことは、一度に１フレームの解決策を必要とする。一度に１フレームは、各画素内にメモリ素子が存在することを意味する。メモリ素子の最小の機能は、WRITE（画素電極上の電圧が変化しない状態である間に、画素のメモリ素子にアナログデータが書込まれる）と、TRANSFER（メモリ素子からのアナログデータが画素電極に転送されることであるが、必ずしもそうではなく一般に、この機能はメモリセル内のデータを破壊する）とである。
【００７０】
対向電極のスイッチングと組合せたスクロールカラーの場合、画面全体の画素電極の情報の更新が行なわれるだけでなく、各線に対し、新規の色を書込む際に、この情報の更新が行なわれなければならない。
【００７１】
３バルブ光学系の場合、画素電極上の情報は、WRITEステップ中に新規のデータを書込んでいる間、維持される（図１０）。下の線が書込まれると、対向電極は極性を切り換え、すべての画素電極が（TRANSFERステップＴにより）それらの新規の電圧を受取る。したがって、図１０のタイミング図は、１つの行のすべての画素に対してのみ有効である。
【００７２】
パルス化された光源を有する１バルブ光学系の場合、画素電極上の情報は、新規のデータ（新規の色および新規の対向電極の極性が想定される）がWRITEステップ中にメモリ素子に書込まれる間、維持される（図１１）。下の線が書込まれると、光源が活性化し、対
向電極が極性を変更し、すべての画素電極が（TRANSFERのステップにより）それらの新規の電圧に到達する。その後初めて、各画素のＬＣが、その最終値に到達するときにのみ、新規の色を有する光源が活性化される。したがって、図１１のタイミング図は、１つの行のすべての画素に対してのみ有効である。図１１において、対向電極の極性は、各サブフレーム後に変化するが、たとえば各フレーム後に、または別の例として２サブフレームごとに変化することも可能である。
【００７３】
スクロールカラーを有する１バルブ光学系の場合、水平方向の３つのカラーバンドがディスプレイ画面の全体を上から下に（またはその逆に）移動する。或る特定のカラーバンドが１つの行を完全に通過すると、その行の画素電極の電圧は、その間に書き込まれた新規の色のための電圧に適合される。このことは、WRITE＋TRANSFERステップにより行なわれる。その直後に、WRITEステップにより、これらの画素のメモリセルに相補データが書込まれる（図１２）。２つのTRANSFERステップが互いの後に引き続き生じないと仮定するか、または換言すると、WRITEステップがTRANSFERステップの前に生じる必要があると仮定すると、任意の瞬間に対向電極のスイッチングが生じ得る。このことは、対向電極が、最大で１サブフレームにつき一度切り替わり得ることを意味する（このことを図１２に示す）。１サブフレームにつき一度未満、たとえば１フレームにつき一度もまた可能である。
【００７４】
図１３に、この発明の第１の実施例に従った画素のアーキテクチャを示す。この画素のアーキテクチャは、別個に駆動される直列の３つのスイッチ素子、すなわちトランジスタＭ１、Ｍ２、およびＭ３を含み、対向電極のスイッチング技術を用いる。対向電極のスイッチングの主な利点は、処理のコストが削減されることである。すなわち、低電圧域により、より安価なＩＣ技術の使用が可能になる。この回路は、基本的な１画素１記憶装置のアーキテクチャに適用される対向電極のスイッチングの大きな欠点の１つを克服し、すなわち、照明のデューティサイクルが最大化され、それによってディスプレイシステムの光スループットの全体を改善する。また、構成要素の数が少ないため、これによって小さな画素領域、すなわち１５×１５＝２２５ミクロン2未満、より好ましくは１２×１２＝１４４ミクロン2以下、および最も好ましくは、７×７＝４９ミクロン2以下に制御回路を形成することが可能になる。２つのメモリ素子、すなわち蓄積キャパシタＣS1およびＣS2が存在する。蓄積キャパシタＣS1は、第１のスイッチ素子Ｍ１と第２のスイッチ素子Ｍ２との間に接続された第１の電極と、固定電圧レベル、たとえば接地に接続された第２の電極とを有する。蓄積キャパシタＣS2は浮動しており、このことは、ＩＣ処理（ＣＡＰＡ−注入またはダブルポリ技術）に対して追加のマスクまたはステップを課す。蓄積キャパシタＣS2は、第２のスイッチ素子Ｍ２と第３のスイッチ素子Ｍ３との間に接続された第１の電極と、第２のスイッチ素子Ｍ２の駆動電極に接続された第２の電極とを有する。蓄積キャパシタＣS2は、１フレーム中に画像データを保持し、他方の蓄積キャパシタＣS1は、次のフレームのデータにより更新されている。対向電極が切り換えられた後に、電荷転送経路に沿ってＣS1からＣS2に新規の画像データが転送される。この回路の特徴は、この回路が「アナログシフトレジスタ」を実現することである。すなわち、ＣS1からＣS2への信号の転送が、信号振幅の損失なしに行なわれる。電荷転送経路に沿った、損失のない信号の転送は、さらに２つのトランジスタを必要とし、このことは、アクティブマトリクスの駆動をいくぶん複雑にする（図示していないタイミング回路により供給される、１行につきさらに２つの信号（ｆｉ２およびｆｉ３））。
【００７５】
図１３に示す画素のアーキテクチャにより制御されるＬＣＯＳ画素においてデータを表示する際に実行される動作のシーケンスは以下のとおりである。図１４は、電荷の転送のシミュレーションを示す（対向電極は、この例において切り換えられていない）。以下において、すべての駆動信号は、タイミング回路（図示せず）により提供される。
【００７６】
WRITEステップ中に、データ電圧は、列ｃｏｌから第１のメモリ素子に、すなわち蓄積キャパシタＣS1に転送される。このことは、第１のスイッチ素子の活性化、すなわちゲート信号「ｒｏｗ」を介したトランジスタＭ１の活性化を必要とする。この動作は、次のフレームの内容を記憶することに相当する。
【００７７】
次に、TRANSFERステップが続く。まずｔ1において、実際に損失のない転送の準備として、別のスイッチ素子、すなわちトランジスタＭ３の活性化が生じる。その瞬間に、第２のスイッチ素子、すなわちトランジスタＭ２のゲート上の電圧は、０Ｖ等の低い電位にある。蓄積キャパシタＣS2は、電圧がその両端で降下し、このことは、Ｖresetにより決定される。蓄積キャパシタＣS2がトランジスタＭ３によりリセットされると（ｔ2において、Ｍ３のゲートは接地電位に戻る）、別のスイッチ素子、すなわちトランジスタＭ２のｔ3における活性化により、トランジスタＭ２が容認するのと同じ量だけ、このスイッチ素子がシャットオフする前にＣS2を放電する。ｔ3においてＭ２でスイッチングが生じると、ｆｉ２がハイに、たとえばＶDDになり、ＣS2上の電荷により、Ｖmirrorが直ちに追従する。ミラー電圧は、短い期間（〜２０ｎｓ）の間に、たとえば８Ｖまでのピークに達し、このピークの高さは、Ｖ（ｆｉ２）の立上がり時間を増大させることによって下げることができる。図１４のこの例において、それは１ｎｓに設定されており、１０ｎｓの立上がり時間を有する他の例は、ちょうど６．５Ｖを超えるピーク電圧を示す。なぜなら、ＣS2には、Ｍ２のゲートが依然として立上がっている間に、放電するための時間が与えられているためである。
【００７８】
図１４のグラフの部分２０および２１から認識できるように、ＣS2上の電荷の一部が、電荷転送経路に沿ってＣS1に向けて流れる。ＣS1への正の電荷の転送に対してすべての条件が満たされる場合、ＣS1上の電圧は、ｆｉ２−Ｖthを超え得ない。ｔ4においてトランジスタＭ２をスイッチオフすることにより、ミラー電圧Ｖmirrorは、蓄積キャパシタＣS1に以前に記憶された電圧と等しくなる。この瞬間に、TRANSFERステップが生じる。なぜなら、蓄積キャパシタＣS1に以前に書込まれた値が、ここで画素電極に出力されるためである。
【００７９】
次のステップでは、ｔ5において、ＶDD等の高い電圧を「ｒｏｗ」に印加することにより、スイッチ素子トランジスタＭ１が活性化する。データ電圧は、列「ｃｏｌ」から第１のメモリ素子に、すなわち蓄積キャパシタＣS1に転送され、したがって、次のフレームに対するデータは、このWRITEステップ中に記憶される。ｔ6において、スイッチ素子トランジスタＭ１は再び非活性化し、上で説明したようにTRANSFERステップが実施され得る。
【００８０】
回路の動作は、以下のようにまとめることができる。つまり、メモリ素子、すなわち蓄積キャパシタＣS2が基準電圧Ｖref,S2にプリセットされ、スイッチ素子Ｍ２は、厳密にＶref,S2−Ｖdataに制限された量だけ、蓄積キャパシタＣS2に、さらに別のメモリ素子、すなわち蓄積キャパシタＣS1を充電させる。次に、蓄積キャパシタＣS2全体の、結果的に得られる電圧は、Ｖref,S2［プリセット］−（Ｖref,S2−Ｖdata）［ＣS1に移行した量］＝Ｖdataである。Ｖdataが、ＬＣ駆動電圧の変調部に等しいことに注意されたい。しきい値電圧の部分Ｖthicは、対向電極を切り換えることによって得られる。
【００８１】
蓄積キャパシタＣS1およびＣS2の相対的なサイズは、電圧レベルＶｒｏｗ、ｆｉ２、ｆｉ３、およびＶｒｅｓｅｔとともに、正確に選択されるべきである。動作限界を示すために、図１５に、ＣS1およびＣS2両端の電圧間の関係を示す。３つの動作領域に注目することができる。すなわち、１つが、「ミラー」ノード上のＭ２端子基板ダイオードによるクランピング、データ電圧がファクタ（ＣS2＋ＣLC）／ＣS1により増幅される第２の線形領域と、Ｍ２が決して導通し得ない第３の飽和領域である。
【００８２】
好ましくは、画素電極（ミラー）側におけるトランジスタＭ２の端子ダイオードは、負の電圧を阻害する。Ｖmirrorは、たとえばＣS1がＣS2よりも極めて大きくなり、かつ、ＣS1が極めて低い電位にあるときに負となり得る。そして、Ｍ２をターンオンすることにより、ＣS2を低い電圧レベルまで完全に放電する。端子ダイオードがそこに存在しなければ、ＣS2をターンオフすることにより、ミラー電圧は０未満に「押下げられて」しまうであろう。好ましくは、ＣS1およびＣS2の値は等しく、ＣLCはＣS2よりもはるかに小さい。
【００８３】
線形領域は、（ＣS2＋ＣLC）／ＣS1によるＶdataの増幅により特徴付けられる。
【００８４】
電荷の転送前に、ＣS2とＣLCとの有限比から生じる誤差電圧から０に、対向電極のスイッチングが行なわれる。加えて、このことが、蓄積キャパシタンスＣS2と画素キャパシタンスＣLCとの正確な比率への依存性をなくす。しかしながら、対向電極が一旦切り換えられても、トランジスタＭ３が依然としてＣS2をリセット可能でなければならない。すなわち、Ｖdata,max＋Ｖpp,counter-electrode×ＣLC/（ＣLC＋ＣS2）＜＝ｆｉ３−Ｖthである。換言すると、ｆｉ３は、対向電極のスイッチングの後でさえも、ＣS2をリセットするほど十分に大きくなければならない。
【００８５】
図１６に、この発明のさらに別の実施例を示す。この回路は、各画素に第２のまたは「シャドー」メモリ素子を提供し、すなわち、次のフレームに対する電圧を記憶する蓄積キャパシタに対し、たとえば反対の電気的極性と、第２のまたはシャドーの電荷転送経路とを提供する。「シャドー」メモリ素子がリフレッシュされている間に、「アクティブな」メモリ素子は、すべての画素のマトリクスを駆動する。対向電極の電圧とともに、画素アレイに接続されたアクティブなメモリ素子（ＡＭ）は、液晶全体にわたり、１つの極性の電界のパターンを作成する。２つの電極（対向電極および画素電極）はキャパシタＣLCを形成する。キャパシタンスは、ＬＣ層の関数であり、このキャパシタは線形でないことが多い。対向電極を別の電圧に切り換えることによって電界が変化し、適切な電圧に切り換えることにより、電界に極性を変化させることも可能である。対向電極の電圧のスイッチングは、ＬＣ全体に交流電界を生じるように意図される。電界のパターンが変化し、結果的に得られる画像がもはや正しくなくなる。したがって、シャドーメモリ素子は、対向電極の電圧を切り換えた後に正しい電界（反対の電気的極性）を得るのに必要とされる電圧を記憶する。対向電極のスイッチングが適用され得ることにより、画素電極の、必要とされる電圧域が著しく縮小される。シャドーメモリ素子が存在することにより、対向電極のスイッチングの後における、全ＡＭの走査を回避する。その結果、比較的短い時間ウインドウ内にスイッチングを行なうことができる。シャドーメモリ素子により、その間において画素電圧が正しい時間ウインドウを最大化し、すなわち、最大の照明のデューティサイクルを生じる。
【００８６】
１つの画素につき２つのメモリ素子と、１つの画素につき２つの電荷転送経路とが示されているが、この発明はそれらに限定されない。スイッチ素子、すなわちトランジスタＳＡ、ＳＢ、ＭＡおよびＭＢは、ｎ型またはｐ型のいずれであってもよいが、ｎ型は通常、より高い移動度パラメータを有するため、より高速であって好ましい。フローティングｐ型は、人体効果が最小化されることにより有利であることが考えられるが、トランジスタスイッチ回路が１つであることから１つのしきい値電圧Ｖｔの損失が常に生じ、列電圧の振幅が、最大ゲート電圧からＶｔを引いたものに常に制限される。メモリ素子、すなわち蓄積キャパシタＣｓｔａおよびＣｓｔｂは浮動し得ず、これにより、ＩＣ技術に対する要件を簡素化し、またはＩＣ技術のコストを簡素化する（たとえば、ダブルポリ技術は必要とされない）。
【００８７】
２つのスイッチ素子、すなわちトランジスタＭＡおよびＭＢのそれぞれのゲートに与えられるｒｅａｄＡおよびｒｅａｄＢ信号は、基本的に互いの逆である。これらは、画素電
極を、蓄積キャパシタＣｓｔａと蓄積キャパシタＣｓｔｂとに交互に接続する。２つの連続した蓄積キャパシタは、ダブルメモリ素子構造を形成し、これは、ダブルＤＲＡＭまたはＤ2ＲＡＭと呼ばれる。ＤＲＡＭ＿ａは、１つのフレームに対する（たとえば１つの極性の）電圧レベルを記憶するメモリ素子であり、ＤＲＡＭ＿ｂは、次のフレームまたはサブフレームに対する（たとえば反対の極性の、または他の色の）電圧データにより更新されるメモリ素子である。実際に、２つの信号ｒｅａｄＡおよびｒｅａｄＢは、２つのＤＲＡＭ間における、所望しない電荷の転送をなくすために、同時にアクティブになるべきではない。
【００８８】
ｒｅａｄＡ信号がハイまたはアクティブになると、メモリ素子ＤＲＡＭ＿ａが画素のマトリクスを駆動し（蓄積キャパシタＣｓｔａのデータが、対応する画素素子ＣLC上に出力され）、蓄積キャパシタＣｓｔａの更新が不能にされる（「ｒｏｗＡ」信号は非アクティブになる）。メモリ素子ＤＲＡＭ＿ａが対応する画素素子ＣLCを駆動する間に、ＤＲＡＭ＿ｂのマトリクスの内容が更新される。
【００８９】
WRITE＋TRANSFERステップの間に、ｒｅａｄＡはハイまたはアクティブになり、ｒｅａｄＢはローまたは非アクティブになる。ｒｏｗＢもまた、ローまたは非アクティブになる。Ｃｓｔａが所望の電圧に到達するまで、ｒｅａｄＡはハイまたはアクティブである。代替的に、WRITE＋TRANSFERステップの間に、ｒｅａｄＢはハイまたはアクティブであり、ｒｅａｄＢはローまたは非アクティブである。ｒｏｗＢもまた、ローまたは非アクティブである。Ｃｓｔａが所望の電圧に到達するまで、ｒｅａｄＡはハイまたはアクティブである。
【００９０】
WRITEステップの間に、ｒｅａｄＡがハイまたはアクティブである場合、Ｃｓｔｂがデータ線ｃｏｌ上のデータ値により与えられる所望の値に到達するまで、ｒｏｗＢがハイまたはアクティブな状態に置かれる。ｒｅａｄＢがハイまたはアクティブである場合、Ｃｓｔａがデータ線ｃｏｌ上のデータ値により与えられる所望の値に到達するまで、ｒｏｗＡはハイまたはアクティブな状態に置かれる。
【００９１】
以降のTRANSFERステップの間に、ｒｅａｄＡがハイまたはアクティブな状態にある場合、ｒｅａｄＡはローまたは非アクティブにされる。次のTRANSFERまたはWRITE＋TRANSFERステップまで、ｒｅａｄＢはハイ／アクティブにされる。ｒｅａｄＢがハイまたはアクティブな状態である場合、ｒｅａｄＢはローまたは非アクティブにされ、次のTRANSFERまたはWRITE＋TRANSFERステップまで、ｒｅａｄＡはハイ／アクティブにされる。
【００９２】
図１６の回路に対しては、４つの低電圧スイッチ素子、すなわち、トランジスタＳＡ、ＭＡ、ＳＢ、およびＭＢと、２つの低電圧メモリ素子、すなわち、蓄積キャパシタＣｓｔａおよびＣｓｔｂのみが必要とされる。蓄積キャパシタＣｓｔａおよびＣｓｔｂは、ゲートキャパシタとして実現され得る。これらのキャパシタのキャパシタンス密度は、ダブルポリよりも高く、高電圧蓄積キャパシタの中程度である。直列の２つのトランジスタにより、従来のＤＲＡＭアーキテクチャと同様のバルク効果が得られる。なぜなら、データ電圧がＶｍａｘ（ゲート）−Ｖｔを決して超えないためである。画素のスイッチは、ＣＭＯＳスイッチにより実現され得るが、このことは、トランジスタの数を倍にし、バイアスをかけたウェルおよびそれらのクリア域の存在を要する。すなわち、この解決策は、２倍を超える面積を消費する。
【００９３】
画素のマトリクスを駆動し／画素のマトリクスの下にある２つの並行回路の考えを拡張して、より多くの並行処理を提供することができる。この考え方は、（たとえば強誘電性液晶（Ferro-electric Liquid Crystal（ＦＬＣ））を駆動するための）純粋なデジタルＡＭまたはスタティックＡＭの関心事であることが考えられる。
【００９４】
リフレッシュ速度が十分に速い限り、異なるシングルパネルカラー方式と対向電極のスイッチングとの組合せを、上述のＡＭの実施例と併用することができる。リフレッシュ速度の上昇の程度は、色割れ（colour break-up）作用を抑えるのに必要とされる最小速度と、使用されるカラー方式とに依存する。上昇が最も小さいのは、フレームシーケンシャルなカラー方式を用いた場合である。
【００９５】
従来のＤＲＡＭ様のＡＭを用いると、フレームシーケンシャルなカラーを有する光出力は、パネルの照明のデューティサイクルにより減じられ、かつ、カラーフィルタにおける白色光の、６０％を超える損失により減じられる。しかしながら、Ｄ2ＲＡＭアーキテクチャとして上に記載されたこの発明の実施例により、すべての画素電圧の準同時の更新が可能になる。このことは、フレームシーケンシャルなカラー方式におけるデューティサイクルが、１００％に極めて接近し得ることを意味する。このフレーム速度は、３枚のパネルのセットアップにおけるフレーム速度の少なくとも３倍である必要がある。色割れのアーチファクトを減じるために、より高速度が望ましいことが考えられる。
【００９６】
スクロールカラー（カラーホイール）および回転プリズムの方式（フィリップス（Philips）が公知）は、従来のＤＲＡＭのフレームシーケンシャルなカラー方式を上回る方式である。なぜなら、光スループットがより大きいためである。このカラーホイールを、６０％の損失を回避するカラー回復技術と組合せることができる。回転プリズムは、カラーフィルタを使用しない代わりに「カラーセパレータ」を用い、それによって光パワーの損失が減少するか、または全くなくなる。
【００９７】
対向電極の反転を適用することにより、両方のＤＲＡＭが更新されなければならない。このようにして、対向電極の反転は任意の瞬間に行なわれ得る。しかしながら、このことは２倍のフレーム速度を必要とする。すなわち、２倍の列画素のレイアウトか、または２倍の並行性を有する列ドライバのいずれかを見越しておかなければならない。
【００９８】
図１６の回路の改良案であるさらに別の実施例によると、データおよび相補データが、メモリ素子、すなわち蓄積キャパシタＣ１およびＣ２に同時に記憶される。図１７に、この実施例に対応する回路の概略図を提示する。この実施例により、行の信号の数が、各行につき１つまで減じられ得る。その利点は、いくつかの制御方式、たとえば対向電極のスイッチングを用いるスクロールカラーの場合、WRITEが後に続くシーケンスWRITE+TRANSFERが１つの同時動作で置き換わることであり、より具体的には、スイッチ素子Ｍ１およびＭ３が同時に開き、スイッチ素子Ｍ２が開きかつスイッチ素子Ｍ４が閉じるか、またはその逆になることである。そして、TRANSFER動作は、以下のものを含む。すなわち、Ｍ２が開いている場合、Ｍ２が閉じて、その後Ｍ４が開く。Ｍ４が開いている場合、Ｍ４が閉じて、その後Ｍ２が開く。２つの動作（WRITEが後に続くWRITE＋TRANSFER）が１つの動作で置き換わることにより、列ドライバの設計に重大な影響を及ぼす。データおよび相補データがメモリ素子に、すなわち蓄積キャパシタに常に同時に出力されるため、ほぼ同じ複雑さを有する差動アナログ電子機器回路（オペアンプ）を用いることにより、列ドライバのデータストリーム（帯域幅）を、従来の方法の２分の１にまで削減することができる。
【００９９】
さらに、別の実施例によると、図１３の回路は、類似の方法で改良することができる。図１８にその結果を示す。ここでもまた、データおよび相補データが、メモリ素子、すなわち蓄積キャパシタＣ５およびＣ６にそれぞれ同時に出力される。この実施例の利点は、或る特定の制御方式、たとえば対向電極のスイッチングを用いるスクロールカラーにより、書き込みが後に続き、かつ、列ドライバが二度アクティブになるシーケンスWRITE＋TRANSFERが、シーケンスWRITEおよびTRANSFERで置き換わることである。そして、WRITEステップは、他のすべてのスイッチ素子（図面のトランジスタ）が閉じた状態に保持される間
に、２つのスイッチ素子、すなわち、トランジスタＭ９およびトランジスタＭ１０を開くステップを含む。これにより、メモリ素子、すなわち、蓄積キャパシタＣ５およびＣ６のそれぞれにデータが記憶される。次に、TRANSFERステップは、蓄積トランジスタＣ５上のデータが転送されるべき場合、スイッチ素子Ｍ１２が閉じた状態に保持される間にスイッチ素子Ｍ１１を開くステップと、蓄積トランジスタＣ６上のデータが転送されるべき場合、Ｍ１１が閉じた状態に保持される間にＭ１２を開くステップとを含む。その後、図１３を参照して上で説明した方法が追従される。２つの動作のシーケンスを１つの動作で置き換えることにより、以前の実施例と同様に、列ドライバの設計に同様の影響を及ぼす。
【０１００】
ダブルＤＲＡＭは、ＬＣ画素のアナログ駆動を伴う。ＬＣ画素では、或る中間のグレイスケールから別の中間のグレイスケールへの遷移の速度が極めて遅いことが考えられる一方で、完全な白から完全な黒（およびその逆）への遷移の速度が通常それよりも速いことが公知である。したがって、この発明のさらに別の実施例によると、パルス幅変調（ＰＷＭ）を用いた２進数アドレス指定（黒／白）が任意の上述の回路に適用されてグレイレベルを提供し、したがって最適化された画素応答速度を提供する。
【０１０１】
パルス幅変調を用いる利点は、それによってＬＣ材料およびモードの選択が楽になる点である。すなわち、黒および白の挙動のみが仕様に従うだけでよい。中間の挙動は重要ではなく、たとえばＰＷＭを用いる際に、ＬＣ画素がヒステリシスを示すことが認められる。
【０１０２】
図１９に、ＰＷＭの画素のアーキテクチャの一般的な原理を示す。画素Ｐは、列の線ＣＯＬ上に存在する電荷が蓄積キャパシタＣｓに記憶され得るようにするための、スイッチングトランジスタＴ等のスイッチング素子と、蓄積キャパシタＣｓに記憶された電荷をパルス幅変調し、それによってパルスの幅が蓄積キャパシタＣｓに蓄積された電荷の量に対応する、パルス化された信号を得るためのＰＷＭ回路とを含む。このパルス化された信号は、ＬＣデバイスの画素電極に印加される。画素電極に印加されるパルスの幅が広くなるほど、その画素は第１の状態、たとえば明るい状態または暗い状態にある時間が長くなり、画素が、より明るくまたはより暗く見える。
【０１０３】
図１９におけるＰＷＭ回路は、蓄積キャパシタＣｓに記憶された電荷に対応する信号と、ランプ信号とを比較するためのコンパレータ装置を含み、このランプ信号は、外部で生成され得る。ランプ電圧等のランプ信号が、記憶された電荷、たとえば蓄積キャパシタＣｓ上の電圧に対応する信号よりも低い限り、コンパレータ装置の供給電圧は、画素電極に印加される。ランプ信号が、記憶された電荷に対応する信号を超えるとすぐに、画素電極上の電圧は０ボルトとなる。これにより、画素電極上にパルス化された電圧信号が生じ、この信号は、記憶された電荷に線形の態様で依存するパルス幅を有する。ランプ電圧の形状を変更することにより、パルス幅と記憶された電圧との関係を、所望であれば非線形にすることができる。
【０１０４】
液晶が、基本的に極限状態間（最大電圧または０ボルト）で切り換えられるため、その応答時間は、グレイ値を得るためのアナログ電圧変調駆動を用いるよりも短い。
【０１０５】
良好なコンパレータは、多数のトランジスタを用いてのみ形成することができる。画素の下における空間の限界により、この発明に従って不完全なコンパレータ回路が用いられるが、これらの回路は依然として、適用例に対して十分に良好な結果を提供する（信号のＰＷＭ）。
【０１０６】
ＰＷＭの原理を示す上の図面において、ダブルＤＲＡＭまたはバケツリレーセル等のアナログメモリセルは、簡略化のために、１つのトランジスタおよび１つの蓄積キャパシタ
Ｃｓからなる単純なＤＲＡＭに置き換えられる。
【０１０７】
図２０（ａ）は、ＰＷＭ回路３１の第１の実施例が実現されるＤＲＡＭセル３０の一実施例を示す。以前に述べたように、ＤＲＡＭセル３０は、たとえばＤＤＲＡＭセルまたはバケツリレーセル等の任意のアナログメモリセルで置き換えることができる。ＰＷＭ回路３１は、スイッチング回路３２および波形整形回路３３を含む。
【０１０８】
図２０（ａ）に示す実施例において、スイッチング回路３２は、ソースＶ２により提供される、勾配のついた低電圧と、ソースＶ１により提供される一定の供給電圧との間に結合された抵抗負荷型インバータを含む。この抵抗負荷型インバータは、デプリーション負荷またはトランジスタＭ９により形成されるプルアップ抵抗器と、直列に結合された電圧をプルダウンするためのスイッチングトランジスタＭ１２とを含む。
【０１０９】
波形整形回路３３は、出力信号を改善するための相補的インバータを含む。この回路は、接地と供給電圧Ｖ１との間で直列に結合される１つのＮＭＯＳトランジスタＭ１３と１つのＰＭＯＳトランジスタＭ１０とを含む。両方のトランジスタＭ１０およびＭ１３のゲートは、互いに結合される。
【０１１０】
回路は以下のように機能する。電荷が蓄積キャパシタＣ１に記憶される。この電荷に対応する電圧が、スイッチング回路３２の抵抗負荷型インバータの低電圧接続に印加される、勾配のついた電圧Ｖ２と比較される。蓄積トランジスタＣ１上の電圧が、抵抗負荷型インバータの低電圧接続における、勾配のついた電圧Ｖ２と、トランジスタＭ１２のしきい値電圧との総和を超えている限り、トランジスタＭ１２は導通し、トランジスタＭ１０のゲートとトランジスタＭ１３のゲートとの間のノードにおける電圧は、第１の「ハイ」レベルを有し、これは、実質的に供給電圧Ｖ１と等しい。勾配のついた電圧Ｖ２と、トランジスタＭ１２のしきい値電圧との総和が、キャパシタＣ１に記憶された電荷に対応する電圧を超えるとすぐに、トランジスタＭ１２はスイッチオフされ、それ以上導通しない。トランジスタＭ１０のゲートとトランジスタＭ１３のゲートとの間のノードにおける電圧は、実質的に０に等しい第２の「ロー」レベルを有する。
【０１１１】
トランジスタＭ１０のゲートとトランジスタＭ１３のゲートとの間のノードにおける電圧が、第１の「ハイ」レベルを有する場合、ＮＭＯＳトランジスタＭ１３はＯＮ状態にあり、ＰＭＯＳトランジスタＭ１０はＯＦＦ状態にある。負荷キャパシタＣ２は、接地に放電する。トランジスタＭ１０のゲートとトランジスタＭ１３のゲートとの間のノードにおける電圧が、第２の「ロー」レベルを有する場合、ＰＭＯＳトランジスタＭ１０はＯＮ状態にあり、ＮＭＯＳトランジスタＭ１３はＯＦＦ状態にある。画素素子のＬＣキャパシタＣ２は、供給レベルＶ１まで充電する。
【０１１２】
上述の内容は、たとえば０およびＶ１のレベルを有する第１の安定した状態と第２の安定した状態との間で切り換えられる完全なパルス波により、画素のキャパシタンスが駆動されることを示す。パルスの幅は、キャパシタＣ１に記憶された電荷の量に依存する。
【０１１３】
図２０（ｂ）に、図２０（ａ）の回路のシミュレーションの結果を示す。このグラフは３つの部分からなり、すなわち、印加された信号を示す上部と、異なる入力データ信号に対する抵抗負荷型インバータの出力を示す中央部と、異なるデータ信号に対する画素電極の電圧、すなわち相補的インバータの出力を示す下部とからなる。印加される信号は、ランプ信号Ｖ２と、線選択信号Ｖ３と、映像データ（アナログ列データ）Ｖ４とを含む。このグラフの上部の左側のフレームに示される映像データは、０．５ボルト刻みで０．５〜３．５ボルトの範囲の複数のデータ信号を含む。第２のフレームにおいて、データ信号は常に０．５ボルトである。線選択信号Ｖ３は、５ボルトの高さであり、ランプ信号Ｖ２は
−０．５ボルトから２ボルトまで一定の割合で変化する。たとえば２ボルトの入力データ信号Ｖ４の場合、この信号に対応するグラフは、図２０（ｂ）において＊で示されており、抵抗負荷型インバータ３２の出力は良好なパルスではないものの、相補的インバータの出力が、既に実際のパルスに一層近似している。
【０１１４】
図２１（ａ）は、ＰＷＭ回路３４の第２の実施例が実現されるＤＲＡＭセル３０の一実施例を示す。以前に述べたように、ＤＲＡＭセル３０は、たとえばＤＤＲＡＭセルまたはバケツリレーセル等の任意のアナログメモリセルで置き換えることができる。ＰＷＭ回路３４は、スイッチング回路３５および波形整形回路３３を含む。
【０１１５】
波形整形回路３３は、図２０（ａ）に関して上で説明したものと同様である。
【０１１６】
図２１（ａ）に示す実施例において、スイッチング回路３５は、接地と、勾配のついた供給電圧Ｖ２との間に結合された相補的インバータを含む。相補的インバータは、接地と供給電圧Ｖ２との間に直列に結合されたＮＭＯＳトランジスタＭ１２とＰＭＯＳトランジスタＭ１４とを含み、それによってトランジスタＭ１２およびＭ１４のゲートは互いに接続され、蓄積キャパシタＣ１の電極の１つに接続される。
【０１１７】
回路は以下のように機能する。電荷が蓄積キャパシタＣ１に記憶される。この電荷に対応する電圧が、スイッチング回路３５の相補的インバータの低電圧接続に印加される、勾配のついた電圧Ｖ２と比較される。蓄積キャパシタＣ１上の電圧が、勾配のついた電圧Ｖ２を超えている限り、トランジスタＭ１４は導通する。電流が接地に伝導され、トランジスタＭ１０およびＭ１３のゲートのノードにおける電圧が、第１の「ハイ」レベルとなり、これは実質的にＶ２に等しい。勾配のついた電圧Ｖ２がキャパシタＣ１に記憶された電荷に対応する電圧を超えるとすぐに、トランジスタＭ１４はスイッチオフされ、それ以上導通しない。トランジスタＭ１０のゲートとトランジスタＭ１３のゲートとの間のノードにおける電圧は、実質的に０に等しい第２の「ロー」レベルを有する。
【０１１８】
トランジスタＭ１０のゲートとトランジスタＭ１３のゲートとの間のノードにおける電圧が、第１の「ハイ」レベルを有する場合、ＮＭＯＳトランジスタＭ１３はＯＮ状態にあり、ＰＭＯＳトランジスタＭ１０はＯＦＦ状態にある。負荷キャパシタＣ２は、接地に放電する。トランジスタＭ１０のゲートとトランジスタＭ１３のゲートとの間のノードにおける電圧が、第２の「ロー」レベルを有する場合、ＰＭＯＳトランジスタＭ１０はＯＮ状態にあり、ＮＭＯＳトランジスタＭ１３はＯＦＦ状態にある。画素素子のＬＣキャパシタＣ２は、供給レベルＶ１まで充電する。
【０１１９】
上述の内容は、たとえば０およびＶ１のレベルを有する第１の安定した状態と第２の安定した状態との間で切り換えられる完全なパルス波により、画素のキャパシタンスが駆動されることを示す。パルスの幅は、蓄積キャパシタＣ１に記憶された電荷の量に依存する。
【０１２０】
図２１（ｂ）に、図２１（ａ）の回路のシミュレーションの結果を示す。このグラフは３つの部分からなり、すなわち、印加された信号を示す上部と、異なる入力データ信号に対する抵抗負荷型インバータの出力を示す中央部と、異なるデータ信号に対する画素電極の電圧、すなわち相補的インバータの出力を示す下部とからなる。印加される信号は、ランプ信号Ｖ２と、線選択信号Ｖ３と、映像データ（アナログ列データ）Ｖ４とを含む。このグラフの上部の左側のフレームに示す映像データは、０．３ボルト刻みで０．８〜２ボルトの範囲の複数のデータ信号を含む。第２のフレームにおいて、データ信号は常に０．８ボルトである。線選択信号Ｖ３は、５ボルトの高さであるが、それよりも低くてもよい。ランプ信号Ｖ２は、１．５ボルトから３．５ボルトまで一定の割合で変化する。たとえ
ば１．４ボルトの入力データ信号Ｖ４の場合、この信号に対応するグラフは、図２１（ｂ）において＊で示されており、抵抗負荷型インバータ３５の出力は良好なパルスではないものの、相補的インバータの出力が、実際のパルスにほぼ完全に近似していることが認識できる。
【０１２１】
図２２（ａ）は、ＰＷＭ回路３６の第３の実施例が実現されるＤＲＡＭセル３０の一実施例を示す。以前に述べたように、ＤＲＡＭセル３０は、たとえばＤＤＲＡＭセルまたはバケツリレーセル等の任意のアナログメモリセルで置き換えることができる。ＰＷＭ回路３６は、分流抵抗器Ｒ１および波形整形回路３３を含む。
【０１２２】
波形整形回路３３は、図２０（ａ）を参照して以前に説明したものと同様である。
【０１２３】
回路は以下のように機能する。入力信号は、キャパシタＣ１に記憶され、極めて強力な抵抗器Ｒ１を介して接地に接続される。このようにして、ＲＣ回路が形成される。キャパシタＣ１は、抵抗器Ｒ１の抵抗値と、蓄積キャパシタＣ１のキャパシタンス値とに依存して、或る時定数で接地に放電する。蓄積キャパシタＣ１に記憶された電荷に対応する電圧が十分に高い限り、トランジスタＭ１２は導通し、キャパシタＣ２は接地に放電する。蓄積キャパシタＣ１上の電荷が十分に減衰すると、すなわち、蓄積キャパシタＣ１に残存する電荷に対応する電圧が或る一定の値よりも降下すると、トランジスタＭ１２はＯＦＦに切り換えられ、トランジスタＭ１４はＯＮに切り換えられ、画素素子のＬＣキャパシタＣ２は高電圧レベルＶ１まで充電される。
【０１２４】
上述の内容は、たとえば０およびＶ１のレベルを有する第１の安定した状態と第２の安定した状態との間で切り換わるパルス波により、画素のキャパシタンスが駆動されることを示す。パルスの幅は、蓄積キャパシタＣ１に記憶された電荷の量と、蓄積キャパシタＣ１を放電するための時定数とに依存する。
【０１２５】
パルスの十分な幅を得るために、十分に高い抵抗値が必要とされる。たとえば、３ｍｓよりもわずかに短いフレーム時間に相当する３６０Ｈｚのフレーム速度の場合、回路のＲＣ定数は、３ｍｓのオーダであるべきである。Ｃｓが２０ｆＦのオーダである場合、Ｒは１０11オームのオーダである。これは、極めて魅力的な回路である。なぜなら、ランプ信号が提供される必要がないためである。抵抗器は、デューティ比が低くかつパルス化されたゲート信号を有するトランジスタによりエミュレートされ得る。
【０１２６】
図２２（ｂ）に、図２２（ａ）の回路のシミュレーションの結果を示す。このグラフは、３つの部分からなり、すなわち、印加された信号を示す上部と、異なる入力データ信号に対する、蓄積キャパシタＣ１上の電圧を示す中央部と、異なるデータ信号に対する画素電極の電圧、すなわち相補的インバータの出力を示す下部とからなる。印加される信号は、線選択信号Ｖ３と、映像データ（アナログ列データ）Ｖ４とを含む。このグラフの上部の左側のフレームに示された映像データＶ４は、０．３ボルト刻みで２．３〜３．５ボルトの範囲の複数のデータ信号を含む。第２のフレームにおいて、データ信号は常に２．３ボルトである。線選択信号Ｖ３は、５ボルトの高さである。たとえば、２．９ボルトの入力データ信号Ｖ４の場合、この信号に対応するグラフは、図２２（ｂ）において＊で示されており、相補的インバータ３３の出力が、パルス信号に近似していることを認識することができる。相補的インバータ３３を第２のインバータ（図面では図示せず）が追従する場合、出力信号のパルスの急峻性は、より良好なものになるであろう。
【０１２７】
図２３は、この発明のさらに別の一実施例を示す。この実施例は、ＰＷＭ回路３８の第３の実施例が実現されるＤＲＡＭセル３０を含む。以前に述べたように、ＤＲＡＭセル３０は、たとえばＤＤＲＡＭセルまたはバケツリレーセル等の任意のアナログメモリセルで
置き換えることができる。ＰＷＭ回路３８は、図２０を参照して以前に説明した波形整形回路３３を含む。図２３の実施例は図２２の実施例に似ているが、抵抗器３７がカレントミラー３９で置き換えられている。このカレントミラーは、第１のトランジスタＭ１７、第２のトランジスタＭ１８、および電流源ｌ１を含む。第１のトランジスタＭ１７は、画素の内部に配置され、第２のトランジスタＭ１８および電流源ｌ１は、ディスプレイのすべての画素または複数の画素に共通である。
【０１２８】
この回路は、以下のように機能する。トランジスタＭ１８およびＭ１７は、カレントミラーとして働く。アレイ全体またはアレイ全体の一部（たとえば１本の行もしくは列か、または行もしくは列のグループ）に共通であり得る電流源ｌ１は、固定された電流をトランジスタＭ１８内に誘導する。Ｍ１７がＭ１８と同じゲート−ソース電圧を有することから、Ｍ１７を流れる電流は、Ｍ１８を流れる電流に比例し、したがって電流源ｌ１により提供される電流に比例する。比例係数は、トランジスタＭ１７のチャネルの幅対長さの比率と、トランジスタＭ１８のチャネルの幅対長さの比率との比である。Ｍ１７のチャネルの幅対長さの比率がＭ１８の比率よりもはるかに小さい場合、極めて小さな電流がＭ１７に誘導され得る。トランジスタＭ１８は、各画素に含まれ得るか、または、いくつかの画素、１行もしくは１列の画素、またはアレイ全体に共通であり得る。最初のものを除くすべての場合において、Ｍ１８は、各画素の内部における、制限された利用可能なシリコン領域の大きな部分を消費しない。
【０１２９】
Ｍ１７に誘導された小さな電流は、一定の速度でキャパシタＣ１を放電する。蓄積キャパシタＣ１に記憶された電荷に対応する電圧が十分に高い限り、トランジスタＭ１２は導通し、キャパシタＣ２は接地まで放電する。蓄積キャパシタＣ１上の電荷が十分に減衰すると、すなわち、蓄積キャパシタＣ１に残存する電荷に対応する電圧が或る一定の値よりも降下すると、トランジスタＭ１２はＯＦＦに切り換えられ、トランジスタＭ１４はＯＮに切り換えられ、画素素子のＬＣキャパシタＣ２は、高電圧レベルＶ１まで充電される。
【０１３０】
上述の内容は、たとえば０およびＶ１のレベルを有する第１の安定した状態と第２の安定した状態との間で切り換わるパルス波により、画素のキャパシタンスＣ２が駆動されることを示す。パルスの幅は、蓄積キャパシタＣ１に最初に記憶された電荷の量と、電流源ｌ１により誘導された電流の値と、トランジスタＭ１７およびＭ１８のチャネルの幅対長さの比率の比とに依存する。
【０１３１】
これまでの実施例と同様に、相補的インバータ３３が第２のインバータ（図面には図示せず）によって追従される場合、出力信号のパルスの急峻性は、より一層良好なものになるであろう。
【０１３２】
さらに別の一実施例によると、限流トランジスタＭ２０、Ｍ２１、およびＭ２２は、インバータ構造のいずれかに設けることができる。このことは図２４に示される。図２４は、限流トランジスタＭ２１およびＭ２２を付随する１つのこのようなインバータ構造を示す。この図面のインバータ構造は、コンパレータとして用いられているが、限流トランジスタを波形整形回路に適用することもできる。限流トランジスタＭ２１およびＭ２２を駆動するために、ストローブ信号Ｖ８およびＶ９が必要とされる。
【０１３３】
この回路の機能は、以下のようなものである。すなわち、アナログ電圧がキャパシタＣ３に記憶される。これは、一定電圧源Ｖ１として図２４に示され、この電圧源は、スイッチング素子により最初にＣ３に接続され、その後Ｃ３から切断される。Ｍ１２およびＭ１４を含むインバータは、コンパレータとして働き、インバータ自体の整流電圧と、Ｃ３に記憶された電圧とを比較する。この整流電圧は、時間の経過とともに変化する。なぜなら、インバータの供給電圧が、ランプ信号Ｖ５であるためである。インバータの出力は、イ
ンバータの整流電圧が蓄積キャパシタＣ３に記憶された電圧よりも低い限り、低いパルス信号であり、インバータの整流電圧がＣ３に記憶された電圧を超えるとすぐに高いパルス信号となる。これまでのところ、これは、図２１（ａ）に示したＰＷＭの実施例のコンパレータと全く同じである。このようなコンパレータの消費電力は極めて大きい。なぜなら、インバータがその整流地点付近でほぼ常に作動しており、電流がその最大値に位置するためである。消費電力を制限するために、２つの限流トランジスタＭ２１およびＭ２２が追加される。これらのトランジスタはスイッチとして働き、ほとんどの時間はスイッチオフされ、デューティサイクルが小さなストローブパルスにより、同時にかつ周期的に活性化する。２つの限流トランジスタＭ２１およびＭ２２が導通するたびに、インバータはコンパレータとして働き、その整流電圧と、蓄積キャパシタＣ３上の電圧とを比較する。インバータの出力は、それに応じて変化する。この出力は、たとえば波形整形回路（図２４では図示せず）として働く第２のインバータの入力として用いることができる。限流トランジスタＭ２１およびＭ２２がオフになるたびにインバータは作動しなくなるが、画素キャパシタＣ２上に記憶された出力電圧はそのままである。また、Ｍ２１およびＭ２２がスイッチオフされている限り、インバータを通って電流が流れない。これにより、このインバータ回路の消費電力を制限する。
【０１３４】
限流トランジスタＭ２１およびＭ２２を、波形整形回路として働くインバータに組込むこともできる。その場合、入力電圧は、コンパレータの出力であり、出力電圧は、画素のキャパシタンスに接続される。またその場合、インバータの供給電圧は一定に保たれる。
【０１３５】
たとえば図２４に示すように、限流トランジスタＭ２１およびＭ２２を用いる回路の利点は、消費電流が大いに減じられることである。
【０１３６】
この発明の革新的な局面は、ＰＷＭ回路に必要とされるトランジスタの数が少ないことである。すなわち、１０未満のトランジスタが用いられる。このことは、各画素の下にある制限された空間にＰＷＭ回路を配置し得るために重要なことである。
【０１３７】
好ましい実施例を参照してこの発明を示しかつ説明してきたが、この発明の範囲および精神から逸脱することなく、形態および詳細のさまざまな変更例または変形例が生じ得ることを当業者は理解するであろう。
【図面の簡単な説明】
【０１３８】
【図１】先行技術に従ったアクティブマトリクスの概略図である。
【図２】ＬＣＯＳデバイスの断面図である。
【図３】液晶の電気光学特性を示すグラフである。
【図４】ＬＣＯＳ画素によりカラー画像を投影するための３バルブ光学エンジンの概略図である。
【図５】デューティサイクルの小さな（約３３％）３つの光バルブが存在する場合の、１つの光バルブの光出力を時間の関数として表わすグラフである。
【図６】１００％のデューティサイクルを有する３つの光バルブが存在する場合の、１つの光バルブの光出力を時間の関数として表わすグラフである。
【図７】ＬＣＯＳ画素により、カラー画像を投影するための１バルブ光学エンジンの概略図である。
【図８】１つの光バルブのみが存在する場合の光の出力を、時間の関数として表わすグラフである。
【図９】時間の関数としての対向電極の変調と、この変調が、結果的に得られる画素電圧に与える影響とのグラフである。
【図１０】３バルブ光学系における対向電極のスイッチング方式における、１つの画素または行のタイミング図である。
【図１１】パルス化された光源を有する１バルブ光学系における対向電極のスイッチング方式における、１つの画素または行のタイミング図である。
【図１２】スクロールカラーを有する１バルブ光学系における対向電極のスイッチング方式における、１つの画素または行のタイミング図である。
【図１３】この発明の第１の実施例に従った画素のアーキテクチャを示す図である。
【図１４】図１２の実施例において、対向電極が切り換えられていないときの電荷の転送のシミュレーションを示す図である。
【図１５】図１２の蓄積キャパシタＣS1と蓄積キャパシタＣS2との両端の電圧間の関係を示す図である。
【図１６】この発明の第２の実施例に従った画素のアーキテクチャを示す図である。
【図１７】第２の実施例に対する高度なデータの供給を含む、この発明のさらに別の一実施例に従った画素のアーキテクチャを示す図である。
【図１８】第１の実施例への高度なデータの供給を含む、この発明のさらに別の一実施例に従った画素のアーキテクチャを示す図である。
【図１９】この発明の一実施例に従った画素におけるＰＷＭの一般的な原理を示す図である。
【図２０（ａ）】ＰＷＭがこの発明の一実施例に従って実現されるＤＲＡＭ回路の第１の構成を示す図である。
【図２０（ｂ）】異なる入力データ信号に対する、図２０（ａ）の回路のシミュレーションの結果を示す図である。
【図２１（ａ）】ＰＷＭがこの発明の一実施例に従って実現されるＤＲＡＭ回路の第２の構成を示す図である。
【図２１（ｂ）】異なる入力データ信号に対する、図２１（ａ）の回路のシミュレーションの結果を示す図である。
【図２２（ａ）】ＰＷＭがこの発明の一実施例に従って実現されるＤＲＡＭ回路の第３の構成を示す図である。
【図２２（ｂ）】異なる入力データ信号に対する、図２２（ａ）の回路のシミュレーションの結果を示す図である。
【図２３】ＰＷＭがこの発明の一実施例に従って実現されるＤＲＡＭ回路の第４の構成を示す図である。
【図２４】この発明の一実施例に従ってＤＤＲＡＭ回路と組合せられたＰＷＭ回路の第５の構成と、このＰＷＭ回路に限流トランジスタが設けられていることとを示す図である。
【図２５】対向電極のトグルを用いて、および用いずに、液晶画素を駆動するのに必要な電圧域を示す図である。
【図２６】「通常の」フレーム反転方式における列ドライバの出力とミラー電圧とのグラフである。
【図２７】画素内のメモリデバイスのトグルを用いた、および用いない、ＣＥのトグルを示す図である。
【図２８】この発明の一実施例に従った高度なＣＥのトグルを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図９】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０（ａ）】
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【図２０（ｂ）】
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【図２１（ａ）】
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【図２１（ｂ）】
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【図２２（ａ）】
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【図２２（ｂ）】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成16年12月28日(2004.12.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素のアレイであって、各画素は、
画素素子を備え、各画素素子は、前記画素素子を個々に制御するための第１の画素電極と、第２の画素電極とを含み、前記第２の画素電極は、前記アレイ内の実質的にすべての画素素子をリンクし、かつ、共通の対向電極に接続され、前記第１の画素電極および前記第２の画素電極は、第１のキャパシタを形成し、前記画素素子は、しきい値電圧および変調電圧を有し、各画素はさらに、
前記画素のデータ入力から前記第１の画素電極に、電荷転送経路を介して、画素データ値に関連する電荷を転送するための画素リフレッシュ回路と、
前記画素のデータ入力に結合されて前記画素データ値に関連する電荷を記憶するための第１のメモリ素子と、
前記第１のメモリ素子と前記第１の画素電極との間に配置されて、前記第１のメモリ素子から前記第１の画素電極への、前記電荷転送経路を介した電荷の転送を制御するための第１のスイッチ素子とを備え、
前記第１のスイッチ素子および前記第１のメモリ素子は協働して、前記電荷転送経路に沿って前記第１のキャパシタに、前記画素データ値に関連する電荷をパッシブな態様で転送し、前記アレイはさらに、動的に変動する電圧を前記共通の対向電極に印加するための手段を備え、前記動的に変動する電圧は、前記画素素子のマイナスの前記しきい値電圧と、前記画素素子の前記しきい値電圧および前記変調電圧の総和との間で変動し、それによって前記画素データ値は、０ボルトとデータ電圧値との間に含まれる信号となり、前記データ電圧値は、前記変調電圧よりも小さくなく、任意の前記画素素子の前記変調電圧と前記しきい値電圧との前記総和よりも小さい、画素のアレイ。
【請求項２】
前記第１のメモリ素子は、第１の電極および第２の電極を有し、前記第１の電極は前記画素のデータ入力に結合され、前記第２の電極は接地に結合される、請求項１に記載のアレイ。
【請求項３】
各画素はさらに、前記画素素子を制御するために、前記画素データ値に関連する電荷の記憶された量を、或るパルス幅を有するパルスに変換するための変換手段を備え、前記パ
ルス幅は、電荷の前記記憶された量に対応する、請求項１または請求項２に記載のアレイ。
【請求項４】
前記変換手段はコンパレータ装置を含む、請求項３に記載のアレイ。
【請求項５】
前記コンパレータ装置は、スイッチング回路および波形整形回路を含む、請求項４に記載のアレイ。
【請求項６】
前記スイッチング回路は、抵抗負荷型インバータを含む、請求項５に記載のアレイ。
【請求項７】
前記抵抗負荷型インバータは、低い方の供給電圧および高い方の供給電圧のそれぞれに接続するための第１の供給接続および第２の供給接続を有し、前記第１の供給接続または前記第２の供給接続のいずれかは、勾配のついた電圧源に接続される、請求項６に記載のアレイ。
【請求項８】
前記波形整形回路は、少なくとも１つの相補的インバータを含む、請求項５から請求項７のいずれかに記載のアレイ。
【請求項９】
前記コンパレータ装置は、分流抵抗装置およびインバータを含む、請求項４に記載のアレイ。
【請求項１０】
前記分流抵抗装置は、抵抗器である、請求項９に記載のアレイ。
【請求項１１】
前記分流抵抗装置は、デューティ比が低くかつパルス化されたゲート信号を有するトランジスタである、請求項９に記載のアレイ。
【請求項１２】
前記分流抵抗装置は、カレントミラーを含む、請求項９に記載のアレイ。
【請求項１３】
前記コンパレータ装置は、少なくとも１つの限流トランジスタを含む、請求項４から請求項１２のいずれかに記載のアレイ。
【請求項１４】
前記変換手段は、１０未満のトランジスタを含む、請求項３から請求項１３のいずれかに記載のアレイ。
【請求項１５】
前記画素データ値に関連する電荷は、前記第１のメモリ素子に記憶されると、前記第１のメモリ素子の全体にデータ電圧を生成し、負の電荷の転送は、前記データ電圧と実質的に同じ電圧を前記第１の画素電極に印加する、請求項１または請求項２に記載のアレイ。
【請求項１６】
前記画素リフレッシュ回路はさらに、前記第１のメモリ素子に記憶された前記画素データ値を、前記画素素子の前記第１の画素電極に、損失のない態様でミラーリングするためのミラーリング回路を含む、請求項１から請求項１５のいずれかに記載のアレイ。
【請求項１７】
前記ミラーリング回路は、
第１のデータ電極、第２のデータ電極、および制御電極を有する第１のスイッチ素子を含み、前記第１のスイッチ素子は、その第１のデータ電極により前記第１のメモリ素子の電極に接続され、その第２のデータ電極により前記第１の画素電極に接続され、前記ミラーリング回路はさらに、
データ値を記憶するための第２のメモリ素子を含み、前記第２のメモリ素子は、第１の電極および第２の電極を有し、前記第２のメモリ素子は、その第１の電極により前記第１のスイッチ素子の前記第２のデータ電極に接続され、その第２の電極により前記第１のス
イッチ素子の前記制御電極に接続され、前記ミラーリング回路はさらに、
前記第２のメモリ素子に記憶されたデータ値をリセットするためのリセット手段を含む、請求項１６に記載のアレイ。
【請求項１８】
前記第１のメモリ素子と画素データ値を提供するためのデータ線との間に、第２のスイッチ素子をさらに備える、請求項１から請求項１７のいずれかに記載のアレイ。
【請求項１９】
前記画素素子は液晶を含む、請求項１から請求項１８のいずれかに記載のアレイ。
【請求項２０】
前記画素素子はＬＣＯＳ素子を含む、請求項１９に記載のアレイ。
【請求項２１】
１つまたは複数の前記第１のメモリ素子は、１つまたは複数の蓄積キャパシタである、請求項１から請求項２０のいずれかに記載のアレイ。
【請求項２２】
前記第２のメモリ素子は蓄積キャパシタである、請求項１７、または請求項１７に従属する請求項のいずれかに記載のアレイ。
【請求項２３】
前記第１のスイッチ素子はトランジスタである、請求項１から請求項２２のいずれかに記載のアレイ。
【請求項２４】
前記第２のスイッチ素子はトランジスタである、請求項１８から請求項２３のいずれかに記載のアレイ。
【請求項２５】
前記アレイはアクティブマトリクスである、請求項１から請求項２４のいずれかに記載のアレイ。
【請求項２６】
画素のアレイの画素値をリフレッシュするための方法であって、各画素は画素素子を備え、前記画素素子は、前記画素素子を個々に制御するための第１の画素電極と、第２の画素電極とを含み、前記アレイ内の実質的にすべての画素素子の第２の電極は、共通の対向電極に接続され、前記画素素子は、しきい値電圧および変調電圧を有し、前記方法は、画素データに関連する電荷を前記第１の画素電極にパッシブな態様で転送するステップと、前記共通の対向電極に、動的に変動する電圧を印加するステップとを含み、前記動的に変動する電圧は、前記画素素子のマイナスの前記しきい値電圧と、前記画素素子の前記しきい値電圧および前記変調電圧の総和との間で変動し、それによって前記画素データは０ボルトとデータ電圧値との間に含まれる信号となり、前記データ電圧値は、前記変調電圧よりも小さくなく、任意の前記画素素子の前記変調電圧と前記しきい値電圧との前記総和よりも小さい、方法。
【請求項２７】
前記画素データに関連する電荷を転送するステップの前に、前記画素データに関連する電荷を記憶するステップをさらに含む、請求項２６に記載の方法。
【請求項２８】
前記画素データに関連する電荷をパッシブな態様で転送するステップは、アナログ画素データを転送するステップを含む、請求項２６または請求項２７に記載の方法。
【請求項２９】
前記画素素子を制御するために、記憶された電荷を、或るパルス幅を有するパルスに変換するステップをさらに含み、前記パルス幅は、記憶された電荷の量に対応する、請求項２７に記載の方法。
【請求項３０】
前記転送するステップは、前記共通の対向電極に印加された、動的に変動する電圧と同期を取られる、請求項２６から請求項２９のいずれかに記載の方法。
【請求項３１】
異なる色で光源をパルス化するステップをさらに含み、新規の色で光源をパルス化するステップは、前記転送するステップと同期を取られる、請求項２６から請求項３０のいずれかに記載の方法。
【請求項３２】
前記画素素子上における色の変化を得るために、異なる色で光源を一時的に多重化するステップをさらに含み、転送するステップは、第１の転送するステップと、第２の転送するステップとを含み、前記第１の転送するステップは、前記共通の対向電極に印加された、動的に変動する電圧の変動と同期を取られ、前記第２の転送するステップは、前記画素素子上における色の変化と同期を取られる、請求項２６から請求項３１のいずれかに記載の方法。
【請求項３３】
相補画素データに関連する電荷を記憶するステップをさらに含む、請求項３２に記載の方法。
【請求項３４】
画素データをパッシブな態様で転送するステップは、前記画素素子の前記第１の画素電極に、第１のメモリ素子からのデータを損失のない態様でミラーリングするステップを含む、請求項２６から請求項３３のいずれかに記載の方法。
【請求項３５】
画素データをパッシブな態様で転送するステップは、互いに排他的に駆動される複数のスイッチ素子からの１つのスイッチ素子を介して、１組のメモリ素子のいずれかからのデータを転送するステップを含む、請求項２６から請求項３３のいずれかに記載の方法。
【国際調査報告】
2005531019.tif 000034
2005531019.tif 000035