(57)【要約】【課題】内部に格納されたデータへの安全なアクセスを提供する。【解決手段】パワーオンまたはオンリセットのハードウェアの安全対策を持つ安全な１回だけプログラム可能な（ＯＴＰ）サリサイド化（ｓａｌｉｃｉｄｅｄ）ポリヒューズアレイ（２×８）セルを提案する。サリサイド化ポリヒューズおよびＭＯＳスイッチを含む基本構築セルに基づく安全なＯＴＰは、安全でない大きなＯＴＰアレイの構築ブロックと同様の物を利用する。これは、向上した多段トラックおよびラッチセンスアンプ、または比較器、基本メモリセル、書き込みおよび読み込みメカニズムのためのデコーダ、および同様の制御ブロックを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
安全データ値を格納する安全データ記憶装置と、
出力ポートと、
第１のモードでは安全データ記憶装置に格納されている値以外の第１の既知の値を出力ポートに提供し、第２の他のモードでは安全データ記憶装置に格納されている値を出力ポートに提供する第１のモードおよび第２の他のモードで動作可能なデータ検索回路と、
を備える安全な１回だけプログラム可能な（ＯＴＰ）ＲＯＭ。
【請求項２】
前記データ検索回路は装置に電力が与えられる直後に第１のモードに入る、請求項１に記載の安全な１回だけプログラム可能な（ＯＴＰ）ＲＯＭ。
【請求項３】
前記データ検索回路は、安全なデータ記憶装置内のデータへのデータアクセスが成功すると直ぐに前記第１のモードから前記第２のモードへ切り替えられる、請求項２に記載の安全な１回だけプログラム可能な（ＯＴＰ）ＲＯＭ。
【請求項４】
安全なポリヒューズ素子のアレイを有するアレイセンスアンプを備え、このポリヒューズ素子は前記安全データ記憶装置内にデータを格納する時に使用される、請求項３に記載の安全な１回だけプログラム可能な（ＯＴＰ）ＲＯＭ。
【請求項５】
前記安全データ記憶装置以外にデータを格納する時に使用されるテストポリヒューズ素子のアレイを有するアレイセンスアンプを備える、請求項４に記載の安全な１回だけプログラム可能な（ＯＴＰ）ＲＯＭ。
【請求項６】
各アレイはポリヒューズ素子の１×８アレイを備える、請求項５に記載の安全な１回だけプログラム可能な（ＯＴＰ）ＲＯＭ。
【請求項７】
前記データ検索回路は、オペレーションの第２の他のモードが前記安全データ記憶装置へのアクセスを提供することを可能にする制御ブロックを含む、請求項４に記載の安全な１回だけプログラム可能な（ＯＴＰ）ＲＯＭ。
【請求項８】
前記安全データ記憶装置内のデータの読み込みおよび格納を可能にするアレイセンスアンプに供給される２つのバイアス読み込み電圧および書き込み電流を調整するアナログ回路を含むプログラミング回路を備える、請求項１に記載の安全な１回だけプログラム可能な（ＯＴＰ）ＲＯＭ。
【請求項９】
オペレーションの第１のモードの既知の値およびオペレーションの第２の他のモードの前記安全データ記憶装置に格納されている値を保持する安全出力レジスタを備え、安全な１回だけプログラム可能な（ＯＴＰ）ＲＯＭから検索されたデータは前記安全出力レジスタに格納されているデータである、請求項３に記載の安全な１回だけプログラム可能な（ＯＴＰ）ＲＯＭ。
【請求項１０】
安全値を格納する１回だけプログラム可能な（ＯＴＰ）ＲＯＭ装置で安全読み込みを行う方法であって、
安全出力レジスタを供給するステップと、
装置をリセットするステップと、
安全出力レジスタ内に安全値以外の既知の値を格納するステップと、
安全読み込みオペレーションに基づいて、安全値を検索し、検索した安全値を安全出力レジスタにラッチするための安全読み込みオペレーションを行うステップと、
を備える方法。
【請求項１１】
前記安全読み込みオペレーションは、その安全読み込みオペレーションを開始するための既知の特性を有するリニアパルスを発生するステップを含む、請求項１０に記載の安全値を格納する１回だけプログラム可能な（ＯＴＰ）ＲＯＭ装置で安全読み込みを行う方法。
【請求項１２】
安全読み込みを行うステップは前記制御ブロックへの全ての入力をロックアウトするステップの後に行われ、前記安全読み込みを行うステップは前記制御ブロックへの全ての入力を開放するステップに続く、請求項１１に記載の安全値を格納する１回だけプログラム可能な（ＯＴＰ）ＲＯＭ装置で安全読み込みを行う方法。
【請求項１３】
回路のイベントの予測起動シーケンスが完成して前記記憶装置から前記安全データを検索する外部コマンドを受信しないと直ぐに安全リニアパルスを発生するステップを備える、請求項１２に記載の１回だけプログラム可能な（ＯＴＰ）ＲＯＭ装置で安全読み込みを行う方法。
【請求項１４】
回路のイベントの予測起動シーケンスが完成して記憶装置から安全データを検索する外部コマンドを受信しないと直ぐに安全リニアパルスを発生するステップを備える、請求項１１に記載の１回だけプログラム可能な（ＯＴＰ）ＲＯＭ装置で安全読み込みを行う方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概して、１回だけプログラム可能なＲＯＭ記憶素子に関し、特に安全なリードアクセスを持つ１回だけプログラム可能なＲＯＭ素子に関する。
【０００２】
【従来の技術】
集積回路を用いる多くの場合、ある種の電気的にプログラム可能な情報格納用の不揮発性メモリが必要とされる。現代の集積回路において電気的にプログラム可能なメモリへの要求が高まるのに応じるため、例えば、プログラム可能読み出し専用メモリ（ＰＲＯＭ）、消去プログラム可能読み出し専用メモリ（ＥＰＲＯＭ）、電気的に消去プログラム可能読み出し専用メモリ（ＥＰＲＯＭ）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）、およびヒューズ装置を含む、多数のよく知られたメモリ技術を利用することができる。
【０００３】
【発明が解決しようとする課題】
ヒューズ素子、または（１回だけプログラム可能な）ＯＴＰヒューズ素子は多くの場合、導電性のサリサイド化（ｓａｌｉｃｉｄｅｄ）ポリシリコン線で形成されている。切れていない且つプログラムされていない状態においては、ヒューズは低いインピーダンスで通電する。ヒューズにプログラムするためにはおよそ２０ミリアンペアの大きなプログラミング電流がサリサイド化ポリシリコン線に加えられるが、その結果サリサイド化ポリシリコン線が加熱され、高インピーダンス接続を起こし、サリサイド化ポリシリコン線が切れてしまう。当然、一度ヒューズが切れてしまえば、書き込まれたデータは消去可能でなくなる。
【０００４】
これらの装置の各々に書き込まれ、格納されたデータは、データにアクセスするためのアドレス方式を実行すれば容易にアクセスすることができる。例えば、１×８ＯＴＰＲＯＭでは、起動するとすぐに、ＲＯＭ内に格納された値が出力ポートに入ることになる。その結果、これらのどの記憶領域に書き込まれた安全なデータも安全でなくなる。
【０００５】
従って、本発明の目的は、内部に格納されたデータへの安全なアクセスを提供する制御回路並びにヒューズ素子のアレイを有するヒューズメモリ装置を提供することであり、適切な制御回路の動作および安全アクセス確認なしにヒューズメモリ装置内から安全なデータにアクセスすることができないようにすることである。
【０００６】
【課題を解決するための手段】
本発明によれば、
安全データ値を格納する安全データ記憶装置と、
出力ポートと、
第１のモードでは安全データ記憶装置に格納されている値以外の第１の既知の値を出力ポートに提供し、第２の他のモードでは安全データ記憶装置に格納されている値を出力ポートに提供する第１のモードおよび第２の他のモードで動作可能なデータ検索回路と、
を備える安全な１回だけプログラム可能な（ＯＴＰ）ＲＯＭが提供される。
【０００７】
また、本発明の他の側面によれば、
安全値を格納する１回だけプログラム可能な（ＯＴＰ）ＲＯＭ装置で安全読み込みを行う方法であって、
安全出力レジスタを供給するステップと、
装置をリセットするステップと、
安全出力レジスタ内に安全値以外の既知の値を格納するステップと、
安全読み込みオペレーションに基づいて、安全値を検索し、検索した安全値を安全出力レジスタにラッチするための安全読み込みオペレーションを行うステップと、
を備える方法が提供される。
【０００８】
【発明の実施の形態】
以下、添付図面に従って本発明を説明する。
【０００９】
リセットまたは起動の間、安全なおよびテスト出力レジスタはプログラムされた値に設定される。リセットがアサート停止される（またはチップが起動される）時、安全リニアパルス発生器が安全読み込み周期を開始し、通常の読み込み周期の制御をロックアウトする。安全読み込み周期の終了時、安全出力レジスタはＯＴＰの安全ビットの値にラッチする。通常読み込み周期は、安全な読み込み周期が完了した後いつでも開始される。
【００１０】
テストの目的で、通常読み込み周期はＯＴＰの安全またはテストの部分を読み込み、その結果をテスト出力レジスタで出力する。
【００１１】
図１は、安全な１回だけプログラム可能な（ＯＴＰ）のトップレベルの設計を示している。これは、制御ブロック（Ａ＿ｃｏｎｔｒｏｌ）１、ヒューズアレイおよびセンスアンプアレイ（Ａ＿ａｒｒａｙ＿ｓｅｎｓｅ＿ａｍｐ）２、８ビット安全出力レジスタ３、８ビットテスト出力レジスタ４、およびアナログブロック（Ａ＿ａｎａｌｏｇ＿ｂｌｏｃｋ）５を備える。アナログブロック５は、安全なＯＴＰの一部としてヒューズアレイおよびセンスアンプアレイ２に読み込みおよび書き込み電流を供給する３つのバイアスジェネレータ６を含む。起動またはリセットオペレーションの後、安全出力レジスタ３は安全読み込みオペレーション回路によって使用され、安全テストレジスタ４はテストまたは安全ビットの確認のため、通常読み込みオペレーション回路によって使用される。
【００１２】
図２は、制御ブロック１を示している。制御ブロック１は、ロウデコーダ（Ａ＿ｒｏｗ＿ｄｅｃｏｄｅｒ）２５、通常読み込みパルス発生器（Ａ＿ｎｏｒｍａｌ＿ｒｅａｄ＿ｐｕｌｓｅ＿ｇｅｎｅｒａｔｏｒ）２６、リセットパルス発生器（Ａ＿ｒｅｓｅｔ＿ｒｅａｄ＿ｐｕｌｓｅ＿ｇｅｎｅｒａｔｏｒ）２７、３つの入力レジスタ２２、２３、２４、テストレジスタストローブ（ｔｅｓｔ＿ｒｅｇｉｓｔｅｒ＿ｓｔｒｏｂｅ）２０、および安全レジスタストローブ（ｓｅｃｕｒｅ＿ｒｅｇｉｓｔｅｒ＿ｓｔｒｏｂｅ）２１出力ストローブ信号を備える。３つの入力レジスタは、安全またはテストカラムアドレス信号２２、ブロック選択信号２４、および書き込み許可信号２３をラッチするためのものである。ロウデコーダ２５は出力ポート２８を介してヒューズアレイおよびセンスアンプアレイ２にロウアドレスを供給し、ヒューズアレイおよびセンスアンプアレイ２内のカラムは出力ポート２９の信号から決定される。通常読み込みパルス発生器２６は通常読み込み周期を制御するためのものであり、リセットパルス発生器２７は安全読み込み周期を制御するためのものである。安全読み込みの結果は安全出力レジスタに供給され、一方、通常読み込みオペレーションの結果はテスト出力レジスタに供給される。カラムデコーダ出力ポート２９は読み込みまたは書き込みオペレーション周期の間に安全カラム（ｓｅｃｕｒｅ＿ｃｏｌｕｍｎ）２９ａまたはテストカラム（ｔｅｓｔ＿ｃｏｌｕｍｎ）２９ｂのいずれかを選択するためのものである。通常読み込みパルス発生器およびリセット読み込みパルス発生器の両方とも、イベントドリブンシフトレジスタである。イネイブルストローブ信号３１上でロウ（ｌｏｗ）からハイ（ｈｉｇｈ）に変化すると、レジスタ２２、２３、２４およびアドレス３０へのすべての入力がラッチされる。
【００１３】
制御ブロックは以下の３つの機能を行う。即ち、起動またはリセットのアサート停止後、安全読み込みオペレーションを行い、安全な読み込み周期が完了した後いつでも通常読み込みオペレーションを行い、いずれかのＯＴＰヒューズに対して書き込みをする。安全レジスタストローブ２１は安全出力レジスタ３に対して書き込みをし、テストレジスタストローブ２０はテスト出力レジスタ４に対して書き込みをする。
【００１４】
図３は制御ブロック１のロウデコーダコンポーネントを示し、これにおいて、ロウデコーダの機能は、書き込み周期の間のみヒューズアレイおよびセンスアンプアレイ２内のアレイのロウを選択するためのものである。
【００１５】
図４は制御ブロック１の通常読み込みパルス発生器コンポーネント２６を示している。通常読み込み周期で使用される時、読み込みリニアパルス発生器はテスト出力ストローブ信号２０によってヒューズアレイおよびセンスアンプアレイ２を制御する。作動中、テスト出力レジスタは、安全またはテストデータをラッチする。読み込み周期後、通常読み込みパルス発生器はセンスアンプの出力信号をテストレジスタにストローブする。
【００１６】
図５は制御ブロックのリセット読み込みパルス発生器のコンポーネントを示している。リセット読み込み周期で使用されるとき、リセット読み込みパルス発生器は安全出力ストローブ信号２１によってヒューズアレイおよびセンスアンプアレイ２を制御する。安全読み込みオペレーション中、安全出力レジスタは、安全データをラッチする。読み込み周期後、リセット読み込みパルス発生器はヒューズアレイおよびセンスアンプアレイ２の出力信号を安全レジスタにストローブする。
【００１７】
図６は、ヒューズアレイおよびセンスアンプアレイ２の一部としての２×８アレイ（Ａ＿２ｘ８ｂｉｔ＿ａｒｒａｙ）６１およびセンスアンプ（Ａ＿ｓｅｎｓｅ＿ａｍｐ）６０を示している。各センスアンプは安全またはテストポリヒューズの状態（切れているか切れていないか）を感知し、感知した結果を出力レジスタに提供する。各ロウには１つのトラックおよびラッチセンスアンプ、および比較器が設けられている。ＯＴＰポリヒューズ素子の２×８安全アレイには、８つのセンスアンプがある。
【００１８】
図７は、ヒューズアレイおよびセンスアンプアレイ２の一部を形成するＯＴＰポリヒューズ素子７４の２×８安全アレイを示し、これにおいて、８ビットの１つの安全カラム（ｓｅｃｕｒｅ＿ｃｏｌ）７０は安全データを格納するものであり、８ビットの他のテストカラム（ｔｅｓｔ＿ｃｏｌ）７１はテストデータを格納するものである。
【００１９】
図８は、図７の２×８安全アレイの単一ポリヒューズ素子形成部を示し、これはヒューズ素子８０およびＮ−ＭＯＳトランジスタスイッチ８１を備える。Ｎ−ＭＯＳトランジスタスイッチ８１のゲートはカラム入力８３に連結し、Ｎ−ＭＯＳトランジスタスイッチのソースはグラウンド８４に連結し、Ｎ−ＭＯＳトランジスタのドレーンは抵抗８０を介してロウ入力８２に連結している。
【００２０】
ヒューズ素子、または（１回だけプログラム可能な）ＯＴＰヒューズ素子は、多くの場合、導電性のサリサイド化ポリシリコン線から形成されている。切れていない且つプログラムされていない状態においては、ヒューズは低いインピーダンスで通電する。ヒューズにプログラムするためにはおよそ２０ミリアンペアの大きなプログラミング電流がサリサイド化ポリシリコン線に加えられるが、その結果サリサイド化ポリシリコン線が加熱され、高インピーダンス接続を起こし、サリサイド化ポリシリコン線が切れてしまう。当然、一度ヒューズが切れてしまえば、書き込まれたデータは消去可能でなくなる。
【００２１】
無論、本発明によるプログラム性を提供するため、他の１回だけプログラム可能な装置も有用である。
【００２２】
リセットモード
図９は安全読み込みオペレーションを行うためのステップを示している。安全モードまたはプログラムされたモードにおいて、図１に示されるような回路のリセットまたは起動の間、テストレジスタ４の出力ポートおよび安全レジスタ３の出力ポートの両方がデフォルト値に設定され、ここではデフォルト値は「オフ」または「低い」または「０」である。または、異なるデフォルト値が設定される。安全なＯＴＰのデフォルトモードは、安全モード、即ちプログラムされたモードである。安全モードでは、ビットがプログラムされている。無論、デフォルト値のビットは既に正しく設定されているため、デフォルト値以外のビットのみがプログラムされる必要がある。テストレジスタおよび安全レジスタを含むＯＴＰ出力ポートはデフォルト値に設定されているが、設計者はこのデフォルト値を用いて、安全なＯＴＰによって提供されるオペレーションの安全モードにおいてキーオンチップデジタル安全ブロックをロックアウトすることができる。
【００２３】
リセットのアサート停止またはチップの起動後、リセット信号が立ち上がると、安全リニアパルス発生器はＯＴＰにおいて安全カラムの安全読み込み周期を開始する。この安全読み込み周期の間、制御ブロックへのすべての入力ポートｅｓ７ａ、ｂｓ７ｂ、ｗｅ７ｃ、アドレス７ｄは、偶発的な通常読み込み周期が開始することを防止するためロックアウトされる。安全読み込みオペレーションが終了すると、安全パルス発生器はセンスアンプ値を安全出力レジスタへラッチし、今後の通常読み込み周期または書き込み周期をサポートするため、制御ブロック入力経路を開放する。
【００２４】
通常読み込み周期
図１０は安全ＯＴＰＲＯＭから通常読み込み周期を行うためのステップを示している。安全な読み込み周期が完了した後、制御ブロックへのすべての入力経路ｅｓ７ａ、ｂｓ７ｂ、ｗｅ７ｃ、アドレス７ｄが開放されて通常読み込みオペレーションを許可し、安全ＯＴＰの安全またはテストビットがテスト出力レジスタへ読み込まれることを可能にする。通常読み込みオペレーションがいったん開始されると、すべての８つのセンスアンプがポリヒューズビットの状態を解決している間偶発的な読み込みオペレーションを防止するため、通常読み込みパルス発生器は読み込み周期を持続させる制御ブロックへのすべての入力値ｅｓ７ａ、ｂｓ７ｂ、ｗｅ７ｃ、アドレス７ｄをロックアウトする。
【００２５】
安全なＯＴＰのリセットが通常読み込み周期の間いつでもアサートおよびアサート停止される場合、通常読み込み周期は中断され、安全な読み込みオペレーションが可能となる。リセット機能は、安全ＯＴＰの他のどの機能よりも優先される。
【００２６】
書き込み周期−安全またはテストポリヒューズの切断
図１１は安全ＯＴＰＲＯＭへの書き込み周期を行うためのステップを示している。安全な読み込み周期が完了した後、制御ブロックへのすべての入力経路ｅｓ７ａ、ｂｓ７ｂ、ｗｅ７ｃ、アドレス７ｄに対して、制御が開放されて安全およびテストヒューズへの書き込みが許可される。書き込み周期は、２×８安全ポリヒューズアレイから安全またはテストカラムのいずれかおよびロウのうちの１つを選択することによって開始される。選択したポリヒューズに書き込みをするためには、ヒューズを「切る」ために少なくとも所定の時間、所定の電流を上記ヒューズ８０に供給する。書き込みオペレーションのための所定の電流はアナログブロック５に基づいている。
【００２７】
書き込み周期が完了すると、書き込みオペレーションが成功したかを、通常の読み込みオペレーションを行ってテスト出力レジスタの値を確認することによってテストする。安全ビットが安全出力レジスタに書き込まれている場合、安全出力レジスタは、リセットのアサートおよびアサート停止またはチップの電源を切ってすぐに入れるまで更新されない。
【００２８】
起動またはリセットの間、安全なＯＴＰの安全出力レジスタはプログラムされた値に設定される。プログラムされた値は設計者によって用いられて、オンチップ設計の重要な機能をロックまたは無効にする。有利な点は、安全の目的で、いくつかの主要なデジタル機能が、リセットまたは起動モードの間ハッカーの妨害に対して免疫があることである。安全なＯＴＰが起動する時および／またはリセットがアサート停止する時、制御ブロックは１つの安全読み込みオペレーションのみを行い、安全なＯＴＰの安全ビットを安全出力レジスタの中に読み込む。これによって、安全なＯＴＰ内の格納された値に従っていくつかの主要なデジタル機能を１回開放することができる。
【００２９】
例えば、ＯＴＰＲＯＭを用いてプロセッサの実行のために開始アドレスを保存する場合、デフォルト値が休止プロセッサ値に設定されて、完全な起動までプロセッサを中間状態に保持する。従って、ＲＯＭの起動およびプロセス実行にための第１アドレスのロードの前にプロセッサにアクセスすることが不可能となる。このようにして、セキュリティ上の問題が重大である１つのタイムフレームが回避される。
【００３０】
本発明の精神および範囲から逸脱することなく多くの他の実施形態が想定される。
【図面の簡単な説明】
【図１】
安全なポリヒューズアレイ回路の線図である。
【図２】
安全なポリヒューズアレイ回路の制御ブロック形成部の線図である。
【図３】
安全なポリヒューズアレイ回路のロウデコーダ形成部の線図である。
【図４】
安全なポリヒューズアレイ回路の通常読み込みパルス発生器形成部の線図である。
【図５】
安全なポリヒューズアレイ回路のリセットパルス発生器形成部の線図である。
【図６】
安全なポリヒューズアレイ回路の２×８ＯＴＰＲＯＭアレイおよびセンスアンプ形成部の線図である。
【図７】
安全なポリヒューズアレイ回路の２×８安全アレイ形成部の線図である。
【図８】
安全なポリヒューズアレイ回路の単一ポリヒューズ素子形成部の線図である。
【図９】
安全なＯＴＰＲＯＭ上でリセット読み込み周期を行う方法のフローチャートである。
【図１０】
安全なＯＴＰＲＯＭ上で通常読み込み周期を行う方法のフローチャートである。
【図１１】
安全なＯＴＰＲＯＭ上で書き込み周期を行う方法のフローチャートである。
【符号の説明】
１  制御ブロック
２  ヒューズアレイおよびセンスアンプアレイ
３  ８ビット安全出力レジスタ
４  ８ビットテスト出力レジスタ
５  アナログブロック
６  バイアスジェネレータ
２０  テストレジスタストローブ
２１  安全レジスタストローブ
２２〜２４  入力レジスタ
２５  ロウデコーダ
２６  通常読み込みパルス発生器
２７  リセットパルス発生器
２８，２９  出力ポート
３０  アドレス
６０  センスアンプ
６１  ２×８アレイ
７０  安全カラム
７１  テストカラム
７４  ＯＴＰポリヒューズ素子
８０  ヒューズ素子
８１  Ｎ−ＭＯＳトランジスタスイッチ
【図９】
2005503633.tif 000003
【図１０】
2005503633.tif 000004
【図１１】
2005503633.tif 000005
【国際公開パンフレット】
2005503633.tif 000006
2005503633.tif 000007
2005503633.tif 000008
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2005503633.tif 000023
2005503633.tif 000024
2005503633.tif 000025
2005503633.tif 000026
2005503633.tif 000027
【国際公開パンフレット（コレクトバージョン）】
2005503633.tif 000028
【国際調査報告】
2005503633.tif 000029
2005503633.tif 000030