(57)【要約】  オシロスコープ上で波形データをデシメートするためのデシメーション装置及びデシメーション回路。デシメーション回路は、サンプル計数回路により発生される制御信号に基づいてサンプルを選択的に捕捉するデータバスに並列に接続された、１６個の並列１６対１マルチプレクサを用いて実施される。回路で実施されるデシメーションの強さをプログラムするために、デシメーション係数値及び位相値を入力することができる。デシメーション装置は、デシメーションの制御においてさらになお高いフレキシビリティを提供し、いくつかのデシメーション回路を対応するアナログ−デジタル変換器及びメモリセグメントと組み合わせることにより形成される。【特許請求の範囲】
【請求項１】
オシロスコープ上で波形データをデシメートするためのデシメーション回路において、
Ｎをデータバス上のデータライン数として、Ｎ個のレジスタがそれぞれのレジスタ対の間に配置されたＮ−１個の加算器の内の１つと直列に接続されたサンプル計数回路であって、デシメーション係数値及びデシメーション位相値に基づいてＮ個の出力を決定し、前記出力のそれぞれがデシメーション後に残る波形データ内のデータサンプルの位置を示し、前記レジスタの内の最初のレジスタが、その出力が示す位置として、前記デシメーション位相値に設定され、前記それぞれの加算器が前のレジスタの出力に前記デシメーション係数を加算して次のレジスタに対する、それぞれの出力が示す位置としての、前記出力をつくる、サンプル計数回路、及び
Ｎ個の並列マルチプレクサを有するマルチプレックス回路であって、それぞれのマルチプレクサがＮ個の対応する並列出力レジスタの内の１つと直列に接続され、前記マルチプレクサのそれぞれが前記データバスの前記データラインと接続されたＮ個の並列入力を有し、前記サンプル計数回路からの前記出力の内のあらかじめ定められた１つにしたがって制御されて、前記出力の内の前記あらかじめ定められた１つにより示される前記データバスの前記データラインの内の１つからデータサンプルを選択し、前記Ｎ個の出力レジスタのそれぞれが、前記対応するマルチプレクサにより選択されるデータサンプルを受け取るために、イネーブルビットにより有効にされる、マルチプレックス回路
を備えることを特徴とするデシメーション回路。
【請求項２】
Ｎ個の法演算回路及びＮ個の分割回路をさらに備え、前記Ｎ個の法演算回路のそれぞれ及びＮ個の分割回路のそれぞれが前記サンプル計数回路からの前記Ｎ個の出力の内の１つに接続され、前記Ｎ個の法演算回路のそれぞれ及びＮ個の分割回路のそれぞれが前記Ｎ個の並列マルチプレクサ及び出力レジスタの内のあらかじめ定められた１つに対応し、前記Ｎ個の法演算回路のそれぞれが前記対応するマルチプレクサによるデータサンプルの前記選択を制御するためのクロック信号を発生し、前記Ｎ個の分割回路のそれぞれが前記対応する出力レジスタに対する前記イネーブルビットの発生に用いるためのローカル信号を発生することを特徴とする請求項１に記載のデシメーション回路。
【請求項３】
Ｎ個の並列コンパレータに接続された少なくとも１つのカウンタを有するイネーブル回路をさらに備え、前記Ｎ個のコンパレータのそれぞれが、前記カウンタからの計数値を前記分割回路の内の対応する１つから受け取られる前記ローカル信号と比較して、前記対応する出力レジスタに対して前記イネーブルビットを発生することを特徴とする請求項２に記載のデシメーション回路。
【請求項４】
前記計数値が前記デシメーション係数値まで時系列的にインクリメントされ、次いで再び同じ経過をたどることを特徴とする請求項３に記載のデシメーション回路。
【請求項５】
オシロスコープ上で波形データをデシメートするためのデシメーション装置において、
入力波形から並列にデータを収集し、データサンプルを生成するための複数のアナログ−デジタル変換器、及び
それぞれが前記アナログ−デジタル変換器の内のあらかじめ定められた対応する１つに接続されている、並列に接続された複数のデシメーション回路
を備え、前記並列に接続された複数のデシメーション回路のそれぞれが、
Ｎをデータバス上のデータライン数として、Ｎ個のレジスタがそれぞれのレジスタ対の間に配置されたＮ−１個の加算器の内の１つと直列に接続されたサンプル計数回路であって、デシメーション係数値及びデシメーション位相値に基づいてＮ個の出力を決定し、前記出力のそれぞれがデシメーション後に残る波形データ内のデータサンプルの位置を示し、前記レジスタの内の最初のレジスタが、その出力が示す位置として、前記デシメーション位相値に設定され、前記それぞれの加算器が前のレジスタの出力に前記デシメーション係数を加算して次のレジスタに対する、それぞれの出力が示す位置としての、前記出力をつくる、サンプル計数回路、及び
Ｎ個の並列マルチプレクサを有するマルチプレックス回路であって、それぞれのマルチプレクサがＮ個の対応する並列出力レジスタの内の１つと直列に接続され、前記マルチプレクサのそれぞれが前記データバスの前記データラインと接続されたＮ個の並列入力を有し、前記サンプル計数回路からの前記出力の内のあらかじめ定められた１つにしたがって制御されて、前記出力の内の前記あらかじめ定められた１つにより示される前記データバスの前記データラインの内の１つからデータサンプルを選択し、前記Ｎ個の出力レジスタのそれぞれが、前記対応するマルチプレクサにより選択されるデータサンプルを受け取るために、イネーブルビットにより有効にされる、マルチプレックス回路、
それぞれが前記複数のデシメーション回路の内のあらかじめ定められた１つからのデータサンプルを格納するための、複数のメモリセグメント、及び
前記複数のメモリセグメントに格納されたデータサンプルを選択し、よって前記デシメートされた波形データを生成するためのプロセッサ
を有することを特徴とするデシメーション装置。
【請求項６】
前記複数の並列アナログ−デジタル変換器があらかじめ定められた時系列点において前記波形データをサンプリングして波形データサンプルを生成することを特徴とする請求項５に記載のデシメーション装置。
【請求項７】
前記複数のデシメーション回路が、前記サンプル計数回路からの前記Ｎ個の出力に接続され、前記Ｎ個の並列マルチプレクサ及び出力レジスタに対応する、Ｎ個の法演算回路及びＮ個の分割回路をさらに備え、前記Ｎ個の法演算回路のそれぞれが前記対応するマルチプレクサによるデータサンプルの前記選択を制御するためのクロック信号を発生し、前記Ｎ個の分割回路のそれぞれが前記対応する出力レジスタに対する前記イネーブルビットの発生に用いるためのローカル信号を発生することを特徴とする請求項５に記載のデシメーション装置。
【請求項８】
前記複数のデシメーション回路がＮ個の並列コンパレータに接続された少なくとも１つのカウンタを有するイネーブル回路をさらに備え、前記Ｎ個のコンパレータのそれぞれが、前記カウンタからの計数値を前記分割回路の内の対応する１つからの前記ローカル信号と比較して、前記対応する出力レジスタに対して前記イネーブルビットを発生することを特徴とする請求項７に記載のデシメーション装置。
【請求項９】
前記計数値が前記デシメーション係数値まで時系列的にインクリメントされ、次いで再び同じ経過をたどることを特徴とする請求項８に記載のデシメーション装置。
【請求項１０】
デシメーション回路を用いてオシロスコープ上で波形データをデシメートする方法において、
Ｎをデータバス上のデータライン数として、デシメーション係数値及びデシメーション位相値に基づいて、それぞれがデシメーション後に残る前記波形データ内のデータサンプルの位置を示す、Ｎ個の出力を決定するステップであって、前記Ｎ個の出力がＮ個のレジスタを用いて並列に決定され、前記Ｎ個のレジスタはそれぞれのレジスタ対の間に配置されたＮ−１個の加算器の内の１つと直列に接続され、前記レジスタの最初のレジスタを、その出力が示す位置として、前記デシメーション位相値に設定し、前記加算器のそれぞれを用いて前のレジスタの出力に前記デシメーション係数値が加算して次のレジスタに対する、それぞれの出力が示す位置としての、前記出力を生成する、Ｎ個の出力を決定するステップ、及び
前記データバスの前記データラインの内の１つからの前記Ｎ個の出力により示されるように前記波形データからデータサンプルを選択するステップであって、前記データサンプルが、それぞれがＮ個の対応する並列出力レジスタの内の１つに直列に接続されているＮ個の並列マルチプレクサを用いて選択され、前記マルチプレクサのそれぞれが、前記データバスの前記データラインに接続されたＮ個の並列入力を有し、前記決定するステップからの前記Ｎ個の出力の内のあらかじめ定められた１つにしたがって制御され、前記対応するマルチプレクサにより選択された前記データサンプルを受け取らせるためにイネーブルビットを用いて前記Ｎ個の出力レジスタのそれぞれを有効にする、前記波形データからデータサンプルを選択するステップ
を含むことを特徴とする方法。
【請求項１１】
前記Ｎ個の並列マルチプレクサによる前記データサンプル選択を制御するために前記決定するステップからの前記Ｎ個の出力に基づいてＮ個のクロック信号を発生するステップ、及び前記Ｎ個の出力レジスタに対する前記イネーブルビットの発生に用いるために前記Ｎ個の出力に基づいてＮ個のローカル信号を発生するステップをさらに含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記Ｎ個の出力レジスタに対して前記イネーブルビットを発生するために、カウンタからの計数値を前記Ｎ個のローカル信号のそれぞれと比較するステップをさらに含むことを特徴とする請求項１０に記載の方法。
【請求項１３】
前記比較するステップが、前記計数値を前記デシメーション係数値まで時系列的にインクリメントし、次いで再び前記計数値を前記デシメーション係数値まで時系列的にインクリメントすることを特徴とする請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は全般的にオシロスコープ上で波形データをデシメートするための並列デシメーション回路に関する。
【背景技術】
【０００２】
従来より、デジタルストレージオシロスコープ（ＤＳＯ）は、電気信号（波形）を捕捉し、捕捉した信号のトレースを使用者が時間（ｘ軸）対振幅（ｙ軸）表示で視ることを可能にする。これは波形のデジタルサンプリングによってなされ、したがって多数のサンプルが生成される。現行のＤＳＯは毎秒１０９のサンプルのレートでデータを収集できる。このレートにおいては、１秒分のデータを網羅するために１ギガバイトの記憶装置が必要となる。これだけの量のデータの格納は、最大のＤＳＯメモリであってもその能力をすぐにこえてしまう。さらに、表示スクリーンにはこれだけの量のデータを表示するだけの解像度がない。現実的に、波形の適切なトレースをつくるために表示に必要なデータ点数は、約１０００でしかない。したがって、１秒トレースを表示するためには、表示点のそれぞれの間でほぼ１０６のサンプルが棄却される。
【０００３】
上記の理由のため、ＤＳＯは通常、デシメーションと呼ばれる削減操作によりサンプル数を削減する。デシメーション操作は、波形の収集、サンプルの格納、データの処理及び／または表示の描画を行っている間に実施することができる。これらの段階のほとんどについて、デシメーション操作はソフトウエアで実施することができる。しかし、収集中のソフトウエアによるデシメーション操作の実施は遅すぎて、入りデータに追随できない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、オシロスコープによる波形の収集中にデシメーション操作を実施できる能力が必要とされている。好ましくは、この問題に対する解決策は、費用効果が高く、容易に実施され得るべきである。
【０００５】
したがって、オシロスコープにおいてデシメーション操作を実施するための回路を提供することが本発明の目的である。
【０００６】
オシロスコープにおいてデシメーション操作を実施するための複数の回路からなる装置を提供することが本発明のさらなる目的である。
【課題を解決するための手段】
【０００７】
本発明の好ましい実施形態は、オシロスコープ上で波形データをデシメートするためのデシメーション回路を提供する。本デシメーション回路は、Ｎ個のレジスタがそれぞれのレジスタ対の間に配置されたＮ−１個の加算器の内の１つと直列に接続された、サンプル計数回路を有する（Ｎはデータバス上のデータライン数である）。本サンプル計数回路はデシメーション係数値及びデシメーション位相値に基づいてＮ個の出力を決定する。それぞれの出力は、デシメーション後に残る波形データ内のデータサンプルの位置を示す。Ｎ個のレジスタの内の最初のレジスタは、その出力が示す位置として、デシメーション位相値に設定される。それぞれの加算器は、前のレジスタの出力にデシメーション係数値を加算して次のレジスタに対する、それぞれの出力が示す位置としての、出力をつくる。本デシメーション回路は、Ｎ個の並列マルチプレクサがＮ個の対応する並列出力レジスタと直列に接続されたマルチプレックス回路も有する。それぞれのマルチプレクサは、データバスのデータラインと接続されたＮ個の並列入力を有する。それぞれのマルチプレクサは、データバスのデータラインの内の１つからデータサンプルを選択するために、サンプル計数回路からの出力の内の１つに基づいて制御される。それぞれの出力レジスタは、対応するマルチプレクサにより選択されたデータサンプルを受け取るために、イネーブルビットにより有効にされる。
【０００８】
本発明の別の態様において、デシメーション回路はＮ個の法演算回路及びＮ個の分割回路をさらに備えることができる。それぞれの回路は、サンプル計数回路からのＮ個の出力の内の１つに接続され、Ｎ個の並列マルチプレクサ及び出力レジスタの内のあらかじめ定められた１つに対応する。それぞれの法演算回路は、対応するマルチプレクサによるデータサンプルの選択を制御するためのクロック信号を発生する。それぞれの分割回路は、対応する出力レジスタに対するイネーブルビットの発生に用いるためのローカル信号を発生する。
【０００９】
本発明の別の態様において、デシメーション回路は少なくとも１つのカウンタがＮ個の並列コンパレータに接続されたイネーブル回路をさらに備えることができる。それぞれのコンパレータは、対応する出力レジスタに対してイネーブルビットを発生するために、カウンタからの計数値を分割回路の内の対応する１つから受け取ったローカル信号と比較する。一般に、計数値はデシメーション係数まで時系列的にインクリメントされ、次いで再び同じ経過をたどる。
【００１０】
本発明の第２の実施形態は、オシロスコープ上で波形データをデシメートするためのデシメーション装置を提供する。本デシメーション装置は、入力波形から並列にデータを収集してデータサンプルを生成するための複数のアナログ−デジタル変換器、複数のデシメーション回路、複数のメモリセグメント、及びメモリセグメントに格納されたデータサンプルを選択するためのプロセッサを有する。それぞれのデシメーション回路は、対応するアナログ−デジタル変換器に接続され、Ｎ個のレジスタを有するサンプル計数回路を有し、Ｎ個のレジスタはレジスタ対のそれぞれの間に配置されたＮ−１個の加算器の内の１つと直列に接続される（Ｎはデータバス上のデータライン数である）。サンプル計数回路は、デシメーション係数値及びデシメーション位相値に基づいてＮ個の出力を決定する。それぞれの出力はデシメーション後に残る波形データ内のデータサンプルの位置を示す。Ｎ個のレジスタの内の最初のレジスタは、その出力が示す位置として、デシメーション位相値に設定される。それぞれの加算器は、前のレジスタの出力にデシメーション係数値を加算して次のレジスタに対する、それぞれの出力が示す位置としての、出力をつくる。デシメーション回路は、Ｎ個の並列マルチプレクサがＮ個の対応する並列出力レジスタと直列に接続されたマルチプレックス回路も有する。それぞれのマルチプレクサは、データバスのデータラインと接続されたＮ個の並列入力を有する。それぞれのマルチプレクサは、データバスのデータラインの内の１つからデータサンプルを選択するために、サンプル計数回路からの出力の内の１つに基づいて制御される。それぞれの出力レジスタは、対応するマルチプレクサにより選択されたデータサンプルを受け取るために、イネーブルビットにより有効にされる。さらに、それぞれのメモリセグメントは対応するデシメーション回路からのデータサンプルを格納する。
【００１１】
第２の実施形態において、並列アナログ−デジタル変換器は、波形データサンプルを生成するために、あらかじめ定められた時系列点において波形データをサンプリングすることができる。
【００１２】
第２の実施形態の別の態様において、デシメーション回路はＮ個の法演算回路及びＮ個の分割回路をさらに備えることができる。それぞれの回路は、サンプル計数回路からのＮ個の出力の内の１つに接続され、Ｎ個の並列マルチプレクサ及び出力レジスタの内のあらかじめ定められた１つに対応する。それぞれの法演算回路は、対応するマルチプレクサによるデータサンプルの選択を制御するためのクロック信号を発生する。それぞれの分割回路は、対応する出力レジスタに対するイネーブルビットの発生に用いるためのローカル信号を発生する。
【００１３】
第２の実施形態の別の態様において、デシメーション回路は少なくとも１つのカウンタがＮ個の並列コンパレータに接続されたイネーブル回路をさらに備えることができる。それぞれのコンパレータは、対応する出力レジスタに対してイネーブルビットを発生するために、カウンタからの計数値を分割回路の内の１つから受け取ったローカル信号と比較する。一般に、計数値はデシメーション係数まで時系列的にインクリメントされ、次いで再び同じ経過をたどる。
【００１４】
本発明の第３の実施形態は、デシメーション回路を用いる、オシロスコープ上で波形データをデシメートする方法を提供する。本方法は初めに、デシメーション係数値及びデシメーション位相値に基づいてＮ個の出力を決定する。それぞれの出力は、デシメーション後に残る波形データ内のデータサンプルの位置を示す。Ｎ個の出力はＮ個のレジスタを用いて並列に決定され、Ｎ個のレジスタはそれぞれのレジスタ対の間に配置されたＮ−１個の加算器の内の１つと直列に接続されている（ここでＮはデータバス上のデータライン数である）。本方法は次いで、Ｎ個のレジスタの内の最初のレジスタを、その出力が示す位置として、デシメーション位相値に設定し、それぞれの加算器を用いて前のレジスタの出力にデシメーション係数値を加算して次のレジスタに対する、それぞれの出力が示す位置としての、出力をつくる。本方法は、データバスのデータラインの内の１つからのＮ個の出力により示されるように、波形データのデータサンプルを選択する。データサンプルはＮ個の並列マルチプレクサを用いて選択される。それぞれのマルチプレクサはＮ個の対応する並列出力レジスタの内の１つと直列に接続され、データバスのデータラインと接続されたＮ個の並列入力を有し、Ｎ個の出力の内のあらかじめ定められた１つにしたがって制御される。次いで、Ｎ個の出力レジスタのそれぞれが、対応するマルチプレクサにより選択されたデータサンプルを受け取るためにイネーブルビットを用いて有効にされる。
【００１５】
第３の実施形態の別の態様において、本方法は、Ｎ個の並列マルチプレクサによるデータサンプルの選択を制御するためにＮ個の出力に基づいてＮ個のクロック信号を発生するステップ、及びＮ個の出力レジスタのためのイネーブルビットの発生に用いるためにＮ個の出力に基づいてＮ個のローカル信号を発生するステップをさらに含むことができる。
【００１６】
第３の実施形態の別の態様において、本方法は、カウンタからの係数値をＮ個の出力レジスタに対してイネーブルビットを発生するためのＮ個のローカル信号のそれぞれと比較するステップをさらに含むことができる。一般に、計数値はデシメーション係数まで時系列的にインクリメントされ、次いで再び同じ経過をたどる。
【００１７】
本発明のその他の目的及び利点はある程度はいうまでもないであろうし、一部は本明細書及び図面から明らかであろう。
【発明を実施するための最良の形態】
【００１８】
本発明のさらに完全な理解のため、以下の説明及び添付図面が参照される。
【００１９】
本発明にしたがう回路及び装置の好ましい実施形態を添付図面を参照して説明する。
【００２０】
本発明の好ましい実施形態はＤＳＯに用いるための並列デシメーション回路である。本並列デシメーション回路の実装形態は、より大きなＩＣ構造の一部とされた同期デジタル回路である。既述したように、ＤＳＯにおけるデシメーション操作は一般に、所望よりかなり低速であるにもかかわらず、ソフトウエアで実施される。デシメーションをソフトウエアで実施するために用いられる方法は基本的に、本発明にしたがうデシメーション回路で実施される操作とは異なるが、結果は同様である。
【００２１】
並列デシメーション回路は、ＤＳＯのいずれの段階においても、データを処理するために用いることができる。例えば、デシメーション回路は収集段階中に入力データをデシメートするために用いることができる。デシメーション係数及びデシメーションの初期位相は、以下で論じられるように、任意であり、プログラム可能である。
【００２２】
本回路は、クロックサイクル毎に複数のワードを提供するデータバス上でデシメーションを実施する。以下に与えられる例において、並列デシメーション回路は、１６サンプル幅のデータバス上に実装され、出力バス幅は入力バス幅と同じであり、１単位デシメーションが許容される。さらに、本回路からのデータは単一のメモリセグメントを通して送られるが、本発明はそのような実施形態に限定されない。
【００２３】
本回路を説明する前に、デシメーション操作を説明するため、表記法及び代数論理をここで詳説する。デシメートされるべきデータが{ｓ０,ｓ１,ｓ２,ｓ３,...}で表されるサンプル数列からなっていれば、デシメーションによりデータの周期的サンプリングが生じる。例えば、データの２単位デシメーションにより、数列{ｓ０,ｓ２,ｓ４,ｓ６,...}がつくられる。
【００２４】
２単位デシメーションに対して２つの可能な数列があることに注意されたい。数列{ｓ１,ｓ３,ｓ５,ｓ７,...}も許容される２単位デシメーションである。これらの数列は、数列{２,０}及び数列{２,１}に属すると称される。順序対の第１の数がデシメーション係数であり、第２の数が位相である。位相は、最初のサンプルがセーブされるまでにスキップされるサンプル数である。
【００２５】
Ｓが任意のデータ数列を表せば、{２,０}Ｓは数列Ｓに２単位で位相がゼロのデシメーションを施した結果である。デシメーションシーケンスは、例えば、
{５,０}{２,０}{５,０}Ｓ＝{５０,０}Ｓ
と表される。
【００２６】
オフセットがゼロの場合に、
{Ｂ,０}{Ａ,０}＝{Ｂ・Ａ,０}
であることは容易に証明される。同様に、オフセットが非ゼロの場合、
{Ｂ,ｂ}{Ａ,ａ}＝{Ｂ・Ａ,Ａ・ｂ＋ａ}
であることが容易に確かめられる。さらに、位相が非ゼロの場合のデシメーションが交換可能ではないこと、すなわち、
{Ａ,ａ}{Ｂ,ｂ}≠{Ｂ,ｂ}{Ａ,ａ}
であることに注意されたい。
【００２７】
プラス記号（＋）は２つの数列をマージすることを示すために用いられる。マージャーでは、試料の順序が必ず維持される。これにより、数列を組み合わせてデシメーションの強さがより低い数列を形成することが可能になる。以下の定理は全て、数列{ｘ,ｙ}に適切なデシメーションを施すことにより得られる：
{ｘ,ｙ}＝{２ｘ,ｙ}＋{２ｘ,ｙ＋ｘ}，
{ｘ,ｙ}＝{３ｘ,ｙ}＋{３ｘ,ｙ＋ｘ}＋{３ｘ,ｙ＋２ｘ}，
{ｘ,ｙ}＝{５ｘ,ｙ}＋{５ｘ,ｙ＋ｘ}＋{５ｘ,ｙ＋２ｘ}＋{５ｘ,ｙ＋３ｘ}
＋{５ｘ,ｙ＋４ｘ}，
{ｘ,ｙ}＝{６ｘ,ｙ}＋{６ｘ,ｙ＋ｘ}＋{６ｘ,ｙ＋２ｘ}＋{６ｘ,ｙ＋３ｘ}
＋{６ｘ,ｙ＋４ｘ}＋{６ｘ,ｙ＋５ｘ}。
【００２８】
図１〜３は、本発明にしたがって実施されたデシメーション操作の３つの例を示す。それぞれの図は、付番され、それぞれが１６サンプルからなる６つの行に配列された、９６データサンプルのブロックを示す。これは、並列デシメーション回路に到達したままのデータの構成である。それぞれの行は１クロックサイクルに対応する。本実験において、データバスは１６サンプル幅であるが、本発明はそのようなデータバス幅に限定されない。右側に０とラベルが付けられた、第１行は最初の１６サンプルからなり、１とラベルが付けられた次の行は次の１６サンプルからなり、以下同様である。
【００２９】
図１は、本発明にしたがうデシメーション回路による入力データサンプルに関する{５,２}デシメーションを示す。これは、初期位相が２の５単位デシメーション（{５,２}）である。丸で囲まれたサンプルはデシメーション後に残るべきデータサンプルである。第１クロックサイクルではサンプル２，７及び１２が出力に移される。出力とラベルがつけられた行は、デシメーション後に残るサンプルを示す。次のクロックサイクルではサンプル１７，２２及び２７が出力に移され、以下同様である。（２とラベルがつけられた）第３クロックサイクルでは４つのサンプルが出力に移される必要があることに注意されたい。６クロックサイクル後に、このブロックパターンが反復する。サンプルは慎重に付番されているから、サンプル番号は、正しく、位相２にデシメーション係数５が次々に加算された数字になる。
【００３０】
次に、試料番号は２進数で表され、下位桁４ビットが上位桁４ビットから分離される。これらの数値が図１に出力行の下の２行のように示される。下位ビットの数値は“ローカル”になり、上位ビットの数値は“クロック”になる。ローカルは入力ワードにおけるデータサンプルの位置（０〜１５）であり、クロックはデータが与えられたクロックサイクルであることに注意されたい。これにより、どのようにしてデシメーション回路において出力レジスタに対してマルチプレクサ（ＭＵＸ）を有効にするか、及び、どのクロックサイクルをデータを捕捉するために待機させるかに関する指示が得られる。
【００３１】
図２は、本発明にしたがうデシメーション回路による、（図１に示される入力データサンプルと同様に付番された）入力データサンプルに関する{１０,２}デシメーションを示す。係数が１０である結果、奇数番列からはデータが選択されていない。
【００３２】
図３は、本発明にしたがうデシメーション回路による、入力データサンプルに関する{４０,２}デシメーションを示す。ここではデシメーション係数が４０まで上げられている。入力データライン毎にはデータが選択されていないことに注意されたい。さらに、このパターンでは、出力ラインを埋めるには３７クロックサイクルが必要である。
【００３３】
次に、本発明にしたがうデシメーション回路の詳細を、回路の簡略な実施形態を示す、図４〜７を参照して説明する。デシメーションプロセスは、サンプル計数回路（図４）により発生される制御信号に基づいてサンプルを選択的に捕捉するデータバスに並列に接続された１６個の並列１６対１マルチプレクサを用いて実施される（例示的なマルチプレクサが図７に示される）。
【００３４】
図４は、図１〜３に示される出力（サンプル番号）ラインを決定するための並列デシメーション回路のサンプル計数部である。位相値及び係数値は、所望のデシメーション値にしたがう初期化において入力される。位相値及び係数値は、それぞれの（Ｄ型）レジスタ４１に前のレジスタの出力＋係数値４２である結果Ｃｉが格納されるように、入力クロックパルスにより回路を通して伝搬される。結果のＣ０,..,Ｃｗ−１は出力されるべきデータサンプルの番号に対応する。これらの結果は図１〜３に示される出力ラインと同じであることに注意されたい。Ｗは入力データバスの幅である。
【００３５】
図５は、入力バス幅Ｗを考慮するための、並列デシメーション回路の法演算及び分割部である。図４の回路からのそれぞれの出力結果Ｃｉが同形の法演算及び分割部のそれぞれを通して送られる。回路の法演算及び分割部はＷが２の累乗であれば非常に単純である。上例において、Ｗは１６であり、Ｗ法演算部５１及びＷ分割部５２の動作は単にＣｉのデータビットの再配列である。出力値Ｍｉ及びＮｉは図１〜３に示されるクロック値及びローカル値に対応する。その他のＷの値も可能であるが、回路の法演算及び分割部の結果はより複雑になる。
【００３６】
図６は、イネーブルビットＥｉを計算するための、並列デシメーション回路のイネーブルビット部である。法演算因数カウンタ６１は、デシメーション係数まで時系列的にインクリメントされるカウンタである。初期化中に、このカウンタ６１はゼロに設定される。クロック番号に対するテーブル（図示せず）も初期化時につくられる。入力バス上の有効データワードが計数される。カウンタ６１がクロック番号に等しいときに、対応する出力バイトが有効にされる。クロックカウンタが一巡すると、完全な出力が１クロックサイクルに対して有効である。それぞれの計数値に対して、イネーブルビットＥｉが演算される。
【００３７】
図７は、データサンプルを選択するための、並列デシメーション回路の例示的なマルチプレックス部である。上述したように、並列デシメーション回路は１６個のそのようなマルチプレクサ７１を並列に備える。これらのマルチプレクサは初期化時に設定され、次の設定まで変更されない。それぞれのマルチプレクサはデータバスＤ０からＤｗ−１上のそれぞれのワードを受け取るために接続される。マルチプレクサは、図５に示される回路部で演算された値Ｍｉで設定される。マルチプレクサは正しい入力ワードを出力レジスタ７２に送る。出力レジスタは、図６に示される回路部により演算されたイネーブルビットＥｉで有効にされる。イネーブルビットは出力データを捕捉するための正しい時点を決定する。カウンタ６１が一巡すると、完全な出力データセットができている。
【００３８】
本発明の別の実施形態は複数の並列デシメーション回路を有するデシメーション装置である。次に、本デシメーション装置の例を図８〜１０を参照して説明する。本デシメーション装置は、上述した並列デシメーション回路の特徴を用いる、より高レベルの装置手法である。本デシメーション装置は、物理的に別々のＩＣ内にある、複数の同形の並列デシメーション回路を用いる。さらに、デシメーション装置からの出力は別々のメモリセグメントに送られる。この手法はＤＳＯの総合スループットを高めることができる。
【００３９】
図８は、{１０,０}デシメーションを実施するための、本発明にしたがう複数の並列デシメーション回路を用いるデシメーション装置である。本装置は、３個のインターリーブされるアナログ−デジタル変換器（ＡＤＣ）８１及び３個の並列デシメーション回路８２を備え、３個のメモリセグメント８３及びＤＳＯマイクロプロセッサ８４を利用する。波形が左側で入力され、波形をサンプリングされたデジタルデータに変換する３つのＡＤＣの間で分割される。よって、ＡＤＣは３単位デシメートされた数列を発生する。データはプログラムされた通りにデシメーションをさらに実施する３個の並列デシメーション回路に入力され、それぞれの並列デシメーション回路の出力データはそれぞれのメモリセグメントに格納される。次いで、マイクロプロセッサが、メモリセグメントから所望の出力データを選択することができる。あるいは、デシメーション操作８２の内の１つまたはそれより多くを、並列デシメーション回路ではなくソフトウエアで実施することができる。
【００４０】
図８のデシメーション装置により実施される数学操作を以下に説明する。目的は、１０単位デシメートされた完全なサンプル数列である、数列{１０,０}をつくることである。入力波形は、初め、データ数列{１,０}として表される。これは入力波形の全てのサンプルを表す。しかし、サンプリングはＡＤＣで行われるから、実際にはサンプルはまだつくられていない。上で論じたように、インターリーブされるＡＤＣのそれぞれは完全な波形の３つ目のサンプル毎に測定するだけである。すなわち、ＡＤＣによって発生される数列には{３,０}，{３,１}及び{３,２}とラベルがつけられる。数列の位相は任意であるが、互いに異なっていなければならないことに注意されたい。本明細書で上に論じた定理、出力数列{１０,０}及びＡＤＣ数列を用いれば、それぞれのデシメーションブロックのそれぞれに必要な値を見いだすために、
{１０,０}＝{３０,０}＋{３０,１０}＋{３０,２０}，
{１０,０}＝{１０,０}{３,０}＋{１０,ｓ}{３,１}＋{１０,ｔ}{３,２}
にしたがって逆算することができる。上記の方程式はｓ＝３及びｔ＝６のときに満たされる。したがって、デシメーションブロックは{１０,０}，{１０,３}及び{１０,６}にプログラムされなければならない。
【００４１】
デシメーション操作は交換が可能ではないことを思い出せば、順序付けが重要である。ｓ及びｔが整数でなければ、デシメーションは不可能である。デシメーション係数（本例では１０）及びＡＤＣの個数（３）が１より大きい最大公約数を有していれば、メモリセグメントを浪費しないでデシメーションを実施することは不可能である。最大公約数が１であればデシメーションが可能である。
【００４２】
図９及び１０は、{１０,０}デシメーションを実施するための、本発明にしたがう複数のデシメーション回路９２，１０２を用いる別の装置である。これらの装置はＡＤＣの個数（６）及びデシメーション係数（１０）が最大公約数２を有する状況を示す。
【００４３】
図９に示されるように、第２，第４及び第６のＡＤＣ９１は最終数列へのデータに寄与しない。さらに、これらのＡＤＣに付帯するメモリブロック９３が浪費される、すなわち、これらのメモリブロック９３は有用なデータを格納しない。この問題を解決するために、未使用のメモリブロックへの追加のデータ経路をつくることができるであろうが、これには費用がかかる。
【００４４】
図１０では、複数のＡＤＣ１０１が同時にサンプリングできるように装置が改変されている。図示されるように、前の図９では使用できないデータを生成していたＡＤＣが、ここでは冗長データを生成している。図１０では、デシメーション回路１０２がデータをメモリセグメント１０３の全てに分配するために用いられ、よってこれらのセグメントの浪費が回避される。
【００４５】
本発明の好ましい実施形態を特定の関係を用いて説明したが、そのような記述は説明の目的のためでしかなく、添付される特許請求事項の精神及び範囲を逸脱することなく変更及び変形がなされ得ることは当然である。
【図面の簡単な説明】
【００４６】
【図１】本発明にしたがうデシメーション回路による入力データサンプルに関する{５,２}デシメーションを示す
【図２】本発明にしたがうデシメーション回路による入力データサンプルに関する{１０,２}デシメーションを示す
【図３】本発明にしたがうデシメーション回路による入力データサンプルに関する{４０,２}デシメーションを示す
【図４】図１〜３に示される出力ラインを決定するための並列デシメーション回路のサンプル計数部である
【図５】入力バス幅Ｗを考慮するための並列デシメーション回路の法演算及び分割部である
【図６】イネーブルビットＥｉを計算するための並列デシメーション回路のイネーブルビット部である
【図７】捕捉されるべきデータサンプルを選択するための並列デシメーション回路の例示的なマルチプレックス部である
【図８】{１０,０}デシメーションを実施するための本発明にしたがう複数の並列デシメーション回路を用いる装置である
【図９】{１０,０}デシメーションを実施するための本発明にしたがう複数の並列デシメーション回路を用いる別の装置である
【図１０】{１０,０}デシメーションを実施するための本発明にしたがう複数の並列デシメーション回路を用いるまた別の装置である
【符号の説明】
【００４７】
４１    レジスタ
４２    係数値
５１    Ｗ法演算部
５２    Ｗ分割部
６１    法演算因数カウンタ
７１    マルチプレクサ
７２    出力レジスタ
８１，９１，１０１    ＡＤＣ
８２，９２，１０２    デシメーション回路
８３，９３，１０３    メモリ
８４，９４，１０４    ＤＳＯマイクロプロセッサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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