(57)【要約】本発明は、フィードフォワード方式に従い構成された増幅段の増幅段出力信号における非線形の歪みを低減する装置に関する。この場合、増幅器入力信号は主分岐において増幅器に供給され、この増幅器の非線形に歪んだ出力信号は加算器へ供給され、これによって増幅段出力信号が形成される。非線形に歪んだ出力信号と増幅段入力信号は副分岐へ供給され、副分岐にはエラー信号装置が設けられている。エラー信号装置は遅延された増幅段入力信号と増幅器の非線形に歪んだ出力信号とからエラー信号を生成し、このエラー信号は増幅段出力信号における歪みを低減するため加算器へ供給される。その際、エラー信号装置には負の群遅延時間をもつ少なくとも１つの伝送装置が設けられている。
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【特許請求の範囲】
【請求項１】
増幅段（ＶＳ）は主分岐（ＨＺ）に第１の増幅器（Ｖ１）と第１の加算器（ＡＤ１）を有しており、これらの配置によって、増幅段入力信号（ｕ０）が前記第１の増幅器（Ｖ１）を介して前記第１の加算器（ＡＤ１）の第１の入力側へ非線形に歪んだ増幅器出力信号（ｕ１）として供給されて増幅段出力信号（ｕ５）が形成され、
前記増幅段（ＶＳ）は副分岐（ＮＺ）に第２の加算器（ＡＤ２）を有し、該第２の加算器（ＡＤ２）の一方の側には増幅段入力信号（ｕ０）が伝播時間遅延されて供給され、他方の側には前記第１の増幅器（Ｖ１）の非線形に歪んだ増幅器出力信号（ｕ１）が反転されて供給されて、該第２の加算器（ＡＤ２）の出力信号（ｕ３）からエラー信号装置（ＮＰ）によりエラー信号（ｆｓ）が形成され、
該エラー信号（ＮＰ）が前記第１の加算器（ＡＤ１）の第２の入力側に供給される形式の、
増幅段（ＶＳ）の増幅段出力信号（ｕ５）における非線形の歪みを低減する装置において、
前記エラー信号装置（ＮＰ）は、負の群遅延時間をもつ少なくとも１つの伝送装置（Ｈ３１，Ｈ３２，Ｈ３３）と、正の群遅延時間をもつ少なくとも１つの増幅器とを有しており、
前記エラー信号装置（ＮＰ）の群遅延時間の選定により、増幅器出力信号（ｕ５）において非線形の歪みが最小化されることを特徴とする、
増幅段（ＶＳ）の増幅段出力信号（ｕ５）における非線形の歪みを低減する装置。
【請求項２】
前記第１の増幅器（Ｖ１）の出力信号（ｕ１）は実質的に遅延なく前記第１の加算器（ＡＤ１）へ供給される、請求項１記載の装置。
【請求項３】
前記第１の増幅器（Ｖ１）の出力信号（ｕ１）は遅延装置（Ｔ１′）を介して第１の加算器（ＡＤ１）へ供給される、請求項１記載の装置。
【請求項４】
前記第１の増幅器（Ｖ１）の前段に第１の伝送装置（Ｈ１）が接続されている、請求項１から３のいずれか１項記載の装置。
【請求項５】
前記第２の加算器（ＡＤ２）の前段に、増幅段入力信号（ｕ０）を遅延させる第１の遅延素子（Ｔ２）と、前記第１の増幅器（Ｖ１）の非線形に歪んだ出力信号（ｕ１）を反転および減衰させる第２の伝送装置（Ｈ２）が接続されている、請求項１から４のいずれか１項記載の装置。
【請求項６】
前記エラー信号装置（ＮＰ）は、第３の伝送装置（Ｈ３１，Ｈ３２，Ｈ３３）と第２の増幅器（Ｖ２１，Ｖ２２，Ｖ２３）とから成る少なくとも１つの直列接続回路を有する、請求項１から５のいずれか１項記載の装置。
【請求項７】
前記第３の伝送装置（Ｈ３３）は、所望の周波数範囲内で負の群遅延時間をもつアナログフィルタとして構成されている、請求項６記載の装置。
【請求項８】
前記エラー信号装置（ＮＰ）は少なくとも２つの直列接続回路（ＳＳ１，ＳＳ２）を有しており、該直列接続回路の第３の伝送装置（Ｈ３１，Ｈ３２）は所望の周波数範囲内で負の群遅延時間をもつディジタルフィルタとして構成されている、請求項６記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅段の増幅段出力信号における非線形の歪みを低減する装置に関する。
【０００２】
非線形の歪みを補償するために、いわゆる「フィードフォワード方式」に従い増幅段が形成される。この場合、増幅段の主分岐において増幅段入力信号が非線形の増幅器を介して案内され、この増幅器の非線形に歪んだ出力信号が一方では伝播時間遅延されて加算器へ導かれ、他方では副分岐へ導かれる。
【０００３】
増幅段入力信号もやはりこの副分岐へ供給され、その際、伝播時間の遅延された増幅段入力信号と非線形に歪んだ増幅器の出力信号とからエラー信号が得られ、これが歪み補正のため加算器へ供給される。そして加算器はエラー信号と非線形に歪んだ増幅器の出力信号とから増幅段出力信号を形成し、エラー信号によって増幅器の非線形の歪みが補償される。
【０００４】
フィードフォワード方式の場合には主分岐内において、副分岐内でエラー信号を求めるのに必要とされる群遅延に従い非線形に歪んだ増幅器出力信号をそれ相応に遅延させなければならない。このような遅延は一般に、有限のＱをもつ遅延線を用いて実現される。遅延線により電気的な損失が生じ、ひいては増幅段の効率も劣化する。
【０００５】
損失低減のためにはそれ相応に複雑で高価な遅延線の実装が必要とされるし、遅延線によりさらに減衰も引き起こされる。
【０００６】
本発明の課題は、フィードフォワード方式に従って構成された増幅器段の効率を改善することである。
【０００７】
本発明によればこの課題は請求項１記載の特徴により解決される。従属請求項には本発明の有利な実施形態が示されている。
【０００８】
本発明に従って増幅段を構成すれば製造コストが格段に低減される。
【０００９】
本発明に従って構成された主分岐に基づき、適用事例に応じて増幅段をマイクロストリップ技術で簡単に実現することができ、これによればフィードフォワード増幅段の所要容積が低減される。
【００１０】
主分岐内での損失が低減されることから、増幅段の効率が改善される。
【００１１】
次に、図面を参照しながら本発明の実施例について詳しく説明する。
【００１２】
図１は、フィードフォワード方式に従い構成された従来技術による増幅段を示す基本回路図である。
図２は、本発明による増幅段を図１と対比しながら示す基本回路図である。
図３は、本発明の別の増幅段を示す基本回路図である。
図４は、図３による装置構成に設けられる伝送装置の実施例を示す図である。
図５〜図７は、図４に示したアナログフィルタの伝達特性を示す図である。
【００１３】
図１には、フィードフォワード方式に従い構成された従来技術による増幅段ＶＳ０の基本回路図が示されている。
【００１４】
増幅段入力信号ｕ０は増幅段ＶＳ０に到達し、この信号は増幅器ＶＳ０の主分岐ＨＺにも副分岐ＮＺにも入力信号として供給される。増幅段により増幅段出力信号ｕ５が形成され、この信号の非線形の歪みが副分岐ＮＺにより形成されるエラー信号ｆｓによって低減される。
【００１５】
主分岐ＨＺには、減衰ａ１および群遅延τ１をもつ直列接続された第１の伝送装置Ｈ１と、利得ｇ１をもつ非線形の第１の増幅器Ｖ１と、群遅延τ５をもつ遅延素子Ｔ１と、第１の加算器ＡＤ１とが含まれている。
【００１６】
副分岐ＮＺには、群遅延τ２をもつ遅延素子Ｔ２と、第２の加算器ＡＤ２と、減衰ａ４および群遅延時τ４−τをもつ第３の伝送装置Ｈ３とが含まれている。第３の伝送装置Ｈ３の後段には、利得ｇ４および群遅延τをもつ第２の増幅器Ｖ２が接続されている。副分岐にはさらにその横方向分岐に第２の伝送装置Ｈ２が設けられており、これは一方では第１の増幅器Ｖ１の出力側で主分岐ＨＺに接続されており、他方では第２の加算器ＡＤ２に接続されている。
【００１７】
第３の伝送装置Ｈ３と第２の増幅器Ｖ２とがまとまっていわゆるエラー信号装置ＮＰを形成しており、この装置の出力信号はエラー信号ｆｓとして第１の加算器ＡＤ１へ供給される。このためエラー信号装置ＮＰは、第３の伝送装置Ｈ３と第２の増幅器Ｖ２の群遅延とが合わさった合成群遅延τｒｅｓをもつことになる。
【００１８】
主分岐ＨＺにおいて増幅段入力信号ｕ０は第１の伝送装置Ｈ１を介して、理想的ではないとされている第１の増幅器Ｖ１へ到達し、この増幅器の非線形に歪んだ出力信号ｕ１はエラー成分ｙを有している。したがってｕ１＝ａ１*ｇ１*ｘ＋ｙが成り立ち、ここでｘ＝ｕ０である。
【００１９】
第１の増幅器Ｖ１により引き起こされる群遅延により、第１の伝送装置Ｈ１の群遅延τ１もいっしょに考慮される。
【００２０】
第１の増幅器Ｖ１の非線形に歪んだ出力信号ｕ１は、一方では遅延素子Ｔ１を介して第１の加算器ＡＤ１へ供給され、他方では第２の伝送装置Ｈ２を介して第２の加算器ＡＤ２の第２の入力側へ反転されて供給され、その際、第２の加算器の第１の入力側には遅延素子Ｔ２により遅延された増幅段入力信号ｕ０が供給される。
【００２１】
したがってエラー信号装置ＮＰへ入力信号として加わる第２の加算器ＡＤ２の出力信号ｕ３についてｕ３＝−ａ３*ｙが成り立ち、ここでτ２＝τ１でありａ１*ｇ１＝１／ａ３が成り立つ。
【００２２】
エラー信号装置ＮＰの入力信号ｕ３は第３の伝送装置Ｈ３を介して第２の増幅器Ｖ２へ供給され、この第２の増幅器の出力信号はエラー信号ｆｓである。ここでτ５＝τ４およびａ３*ａ４*ｇ４＝１が成り立ち、これによりｆｓ＝ｙとなる。
【００２３】
第１の加算器ＡＤ１の第１の入力側には非線形に歪んだ第１の増幅器Ｖ１の出力信号ｕ１が供給され、第１の加算器ＡＤ１の第２の入力側にはエラー信号ｆｓが供給される。第１の加算器ＡＤ１はそれらから増幅段出力電圧ｕ５を形成する。この場合、上述の条件によりｕ５＝ａ１*ｇ１*ｘが成り立つ。
【００２４】
ここで説明した分岐および加算器は通常、方向性結合器として実現される。電圧の移相についてはここでは詳しくは考察しない。
【００２５】
第２の増幅器Ｖ２はエラー成分ｙのみを増幅するので、この増幅器を線形に駆動させることができ、それゆえこの増幅器によれば無視できる程度の非線形の歪みしか生じない。
【００２６】
遅延素子Ｔ２はたとえば遅延線として構成されており、周波数ｆについて減衰Ａをもち、ここでＡ＝１０ｄＢ*ｌｏｇ１０（ｅ）２πｆτ５／Ｑ＝２７．３ｄＢ*ｆτ５／Ｑが成り立つ。
【００２７】
遅延素子Ｔ２の別の実施形態としてフィルタも可能であり、その際にこのフィルタは同じＱにおいてやはり上述の減衰Ａを有する。
【００２８】
図２には、本発明による増幅段ＶＳ１の基本回路図が図１と対比するかたちで示されている。
【００２９】
図１とは異なり図２では理想的なケースを前提としており、これによれば非線形に歪んだ第１の増幅器Ｖ１の出力信号ｕ１が実質的に遅延なく第１の加算器ＡＤ１に到達するよう、群遅延τ５′をもつ遅延素子Ｔ１′が主分岐内に形成されている。ここではこの理想的な前提を、結果として生じたエラー信号装置ＮＰの群遅延τｒｅｓを用いてそれ相応に考慮する必要がある。
【００３０】
図２によればエラー信号装置ＮＰには２つの直列接続回路ＳＳ１，ＳＳ２が含まれており、その際、これらの直列接続回路の各々は第３の伝送装置Ｈ３１ないしはＨ３２および個々の伝送装置の後段に接続された増幅器Ｖ２１ないしはＶ２２を有している。
【００３１】
１つの別の実施形態によれば、２つよりも多くの直列接続回路が互いに並列に配置されるように構成されている。この実施形態において、第３の伝送装置の後段に１つの共通の増幅器を接続することも可能である。
【００３２】
ただし必ずあてはまることは、結果として生じるエラー信号装置ＮＰの群遅延τｒｅｓが、第１の増幅器Ｖ１と第１の加算器ＡＤ１との間に発生する群遅延τ５′が適切に考慮されるよう形成されることである。ここで説明した「実質的に遅延のないケース」については、結果として生じるエラー信号装置ＮＰの群遅延τｒｅｓが所望の周波数範囲内で負となるよう選定すべきである。
【００３３】
この場合、エラー信号装置ＮＰはディジタルフィルタを有しており、両方の伝送装置Ｈ３１ないしはＨ３２は係数として２*ａ４およびτ４−τもしくは−ａ４および２τ４−τを有している。
【００３４】
両方の増幅器Ｖ２１およびＶ２２の出力信号は別の加算器により加算されてエラー信号ｆｓが形成され、このエラー信号ｆｓはやはり第１の加算器ＡＤ１へ到達する。
【００３５】
条件ａ３*ａ４*ｇ４＝１のもとで増幅段出力信号ｕ５について、
ｕ５＝ａ１ｇ１ｘ＋ｙ［１−２ｅｘｐ（−ｊ２πｆτ４）＋ｅｘｐ（−ｊ２πｆ２τ４）］
が成り立つ。
【００３６】
相応に僅かな群遅延τ４−τによって群遅延τ４を積ｆ０τ４が整数となるよう設定することができ、ここでｆ０は増幅器Ｖ２１もしくはＶ２２の動作範囲の中心周波数である。この場合、周波数偏移Δｆ＝ｆ−ｆ０について、
ｕ５＝ａ１ｇ１ｘ＋ｙ［１−２ｅｘｐ（−ｊ２π Δｆτ４）＋ｅｘｐ（−ｊ２π Δｆ ２τ４）］
が成り立つ。
【００３７】
級数展開
［１−２ｅｘｐ（−ｊ２π Δｆτ４）＋ｅｘｐ（−ｊ２π Δｆ ２τ４）］
＝−（−ｊ２πΔｆτ４）２ ＋２（−ｊ２πΔｆτ４）２ −１／３（−ｊ２πΔｆτ４）３ ＋４／３（−ｊ２πΔｆτ４）３ ＋．．．．
＝（−ｊ２πΔｆτ４）２ ＋（−ｊ２πΔｆτ４）３ ＋ ．．．
により、出力信号ｕ５において小さい周波数偏移Δｆτ４＜＜１のときにエラー成分Ｙの非線形の歪みが約−２０ｄＢ*ｌｏｇ１０（２πΔｆτ４）抑圧される。
【００３８】
理想のケースとは異なり現実には増幅段ＶＳ１において増幅器Ｖ１と加算器ＡＤ１との間の主分岐ＨＺに、従来技術より僅かな群遅延τ５′をもつ遅延素子Ｔ１′が配置されることになる。このケースでは第３の伝送装置において、結果として生じるエラー信号装置ＮＰの群遅延τｒｅｓにより群遅延τ５′が補償されるよう負の群遅延が選定され、つまりτｒｅｓ＝τ５′となるよう選定される。
【００３９】
図３には、本発明によるさらに別の増幅段ＶＳ２の基本回路図が示されている。図２とは異なりここではエラー信号装置ＮＰは、第３の伝送装置Ｈ３３と第２の増幅器Ｖ２３を備えたただ１つの直列接続回路から成る。第３の伝送装置Ｈ３３はたとえば、負の群遅延をもつ受動フィルタである。第２の増幅器の出力信号はやはりエラー信号ｆｓとして第１の加算器ＡＤ１へ供給される。
【００４０】
エラー信号装置ＮＰの伝達関数［１−ｅｘｐ（−ｊ２πｆτ４）］ｎ−１は、整数の大きいべき乗「ｎ」であれば良好な近似でやはり増幅器Ｖ２３だけによっても達成され、ここで前置接続されるフィルタは少なくとも小さい周波数偏移Δｆτ４＜＜１であればフィルタ伝達関数ｈ４（ｆ）＝｛［１−ｅｘｐ（−ｊ２πΔｆτ４）］ｎ−１｝*ｅｘｐ（＋ｊ２πｆτ）／ｇ４を近似する。τ４＞τであれば、このことは原則的に可能である。
【００４１】
フィルタとして構成された第３の伝送装置Ｈ３３はごく僅かな高周波電力だけしか伝達しないので、フィルタの挿入損は無視される。
【００４２】
図４には、図３に示した装置構成に設けられる第３の伝送装置Ｈ３３の実施例が示されており、この伝送装置は負の群遅延をもつアナログフィルタとして構成されている。
【００４３】
抵抗Ｒ１＝５０Ωの電圧源ｕＥは、第１の接続ポートｐｏｒｔ１の２つの参照点Ｐ１１，Ｐ１２と接続されている。参照点Ｐ１１とＰ１２との間に第１および第２の互いに並列に配置された分岐Ｚ１，Ｚ２が接続されており、ここで第１の分岐Ｚ１は、コンデンサＣ１＝６ｐＦとインダクタンスＬ１＝１ｎＨと抵抗Ｒ２＝１．５Ωとから成る直列接続回路を有している。第２の分岐Ｚ２は、コンデンサＣ２＝１５ｐＦとインダクタンスＬ１＝１．１ｎＨと抵抗Ｒ３＝１．５Ωとから成る直列接続回路を有している。第２の接続ポートｐｏｒｔ２から２つの参照点Ｐ２１，Ｐ２２を介して抵抗Ｒ４＝５０Ωのところで出力電圧を取り出すことができる。
【００４４】
図５〜図７には、図４に示したアナログフィルタの伝達特性曲線が示されている。
【００４５】
図５には周波数に依存する伝達特性曲線が示されており、この場合、ｘ軸には周波数がＧＨｚで、ｙ軸には振幅値がｄｂで書き込まれている。
【００４６】
図６には周波数に依存する伝達特性曲線が示されており、この場合、ｘ軸には周波数がＧＨｚで、ｙ軸には位相がラジアンで書き込まれている。
【００４７】
さらに図７には周波数に依存する伝達特性曲線が示されており、この場合、ｘ軸には周波数がＧＨｚで、ｙ軸には群遅延が秒で書き込まれている。
【図面の簡単な説明】
【００４８】
【図１】フィードフォワード方式に従い構成された従来技術による増幅段を示す基本回路図である。
【図２】本発明による増幅段を図１と対比しながら示す基本回路図である。
【図３】本発明の別の増幅段を示す基本回路図である。
【図４】図３による装置構成に設けられる伝送装置の実施例を示す図である。
【図５】周波数に依存する伝達特性曲線を示す図であり、ｘ軸には周波数がＧＨｚで、ｙ軸には振幅値がｄｂで書き込まれている。
【図６】周波数に依存する伝達特性曲線を示す図であり、ｘ軸には周波数がＧＨｚで、ｙ軸には位相がラジアンで書き込まれている。
【図７】周波数に依存する伝達特性曲線を示す図であり、ｘ軸には周波数がＧＨｚで、ｙ軸には群遅延が秒で書き込まれている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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