(57)【要約】本発明は、一つの処理ステップで第一及び第二の半導体領域に渡って異なる厚さの高品質の酸化物層を形成するための方法に関する。本方法は、ａ）異なるドーパント濃度で前記第一及び第二の半導体領域をドーピングするステップと、ｂ）５００℃と７００℃との間の温度、好ましくは５００℃と６５０℃との間の温度下で同じ処理ステップの間に前記第一の半導体領域と前記第二の半導体領域との両方を酸化するステップとを有する。対応するデバイスも設けられる。高ドーピングレベルとの組み合わせで低温酸化を使用することにより、予想外の酸化レート増加がもたらされる。
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【特許請求の範囲】
【請求項１】
一つの処理ステップで第一及び第二の半導体領域に渡って異なる厚さの高品質の酸化物層を形成するための方法であって、前記ステップが
−異なるドーパント濃度で前記第一及び第二の半導体領域をドーピングするステップと、
−５００℃と７００℃との間の温度、好ましくは５００℃と６５０℃との間の温度で同じ処理ステップの間に前記第一の半導体領域と前記第二の半導体領域との両方を酸化するステップと
を有する方法。
【請求項２】
前記第一の半導体領域の前記ドーパント濃度は、前記第二の半導体領域の前記ドーパント濃度よりも少なくとも１０倍高い請求項１に記載の方法。
【請求項３】
前記第一の半導体領域の前記ドーパント濃度は、少なくとも１ｅ２１ｃｍ−３となる請求項２に記載の方法。
【請求項４】
前記ドーピングステップはｎ形ドーパントで行われる請求項１乃至３の何れか一項に記載の方法。
【請求項５】
前記ドーピングステップはｐ形ドーパントで行われる請求項１乃至３の何れか一項に記載の方法。
【請求項６】
前記ドーピングステップの前に第一及び第二の半導体領域をもたらすステップを更に有する請求項１乃至５の何れか一項に記載の方法。
【請求項７】
前記第一の半導体領域をもたらす前記ステップが、ドーピングされたゲートスタックをもたらすステップを有する請求項６に記載の方法。
【請求項８】
ドーピングされたゲートスタックをもたらす前記ステップが、
−前記半導体上にトンネル酸化物を成長させるステップと、
−前記トンネル酸化物上にフローティングゲート多結晶シリコンを堆積させるステップと、
−前記フローティングゲート多結晶シリコンをドーピングし、それ故にドーピングされたフローティングゲート多結晶シリコンが形成されるステップと、
−前記ドーピングされたフローティングゲート多結晶シリコン上に内部層誘電物を堆積させるステップと、
−前記内部層誘電物上にコントロールゲート多結晶シリコンを堆積させるステップと、
−前記コントロールゲート多結晶シリコンをドーピングするステップと
を有する請求項７に記載の方法。
【請求項９】
前記ドーピングされたゲートスタックをパターニングするステップを更に有する請求項７又は８の何れか一項に記載の方法。
【請求項１０】
前記酸化ステップはウェット酸化プロセスである請求項１乃至９の何れか一項に記載の方法。  
【請求項１１】
請求項１乃至１０の何れか一項に記載の方法によって実現されるアクセスゲートから絶縁分離されるメモリゲートスタックを有する不揮発性メモリ素子。
【請求項１２】
前記素子は２−ＴフラッシュＥＥＰＲＯＭセルである請求項１１に記載の不揮発性メモリ素子。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一つ及び同じ処理ステップの間に異なる厚さの高品質酸化物層を形成するためのデバイス及び方法に関する。これは、例えば２トランジスタ（２−Ｔ）フラッシュメモリセルのような不揮発性メモリ（ＮＶＭ（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ））セルにおけるアクセスゲートからメモリゲートスタックを絶縁分離するために使用され得る。
【背景技術】
【０００２】
フラッシュメモリ又はフラッシュメモリセルは、コントロールゲートとチャネル領域との間にフローティングゲートを備えるＭＯＳＦＥＴを有している。製造技術の改善の場合、フローティングゲート寸法はナノメートルスケールにまで低減されている。これらのデバイスは基本的に、電子（又は正孔（ｈｏｌｅ））が酸化物障壁（ｏｘｉｄｅ  ｂａｒｒｉｅｒ）を通るトンネル効果によってナノフローティングゲートに注入される小型のＥＥＰＲＯＭセルである。フローティングゲートに記憶される電荷はデバイス閾値電圧を変更する。２トランジスタ（２−Ｔ）フラッシュＥＥＰＲＯＭセル１０の概略図が図１に示されている。当該セルは、記憶トランジスタ（ｓｔｒａｇｅ  ｔｒａｎｓｉｓｔｏｒ）又はメモリゲートスタック１２と、選択トランジスタ又はアクセスゲート１４とを有している。小型の２−ＴフラッシュＥＥＰＲＯＭセル１０の概略断面図が図２に記載されている。
【０００３】
このようなメモリセル１０において、アクセスゲート１４とメモリゲートスタック１２とは絶縁分離スペーサ１６によって互いに絶縁分離されている。通常の２−Ｔフラッシュメモリセルにおいて、この絶縁分離部はＴＥＯＳ（テトラエトキシシラン（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ−Ｓｉ（ＯＣ２Ｈ５）４））スペーサである。
【０００４】
ＴＥＯＳは優れた均一性、ステップカバレジ（ｓｔｅｐ  ｃｏｖｅｒａｇｅ）、及び膜特性を備える液体ソース酸化堆積物（ｌｉｑｕｉｄ  ｓｏｕｒｃｅ  ｏｘｉｄｅ  ｄｅｐｏｓｉｔｉｏｎ）である。ＴＥＯＳを使用する不利点は、自身の高い温度及び液体ソースの要求仕様を含んでいる。ＴＥＯＳスペーサがもたらされた後、それのプラズマエッチが行われる。通常、ＴＥＯＳスペーサはオーバエッチされる。このことは、シリコン基板１８が、アクセスゲート１４のゲート酸化物２０は成長させられなければならない位置において損傷を受けていることを意味している。この結果、高品質のゲート酸化物２０はアクセスゲート又は選択トランジスタ１４に対して形成されなければならないシリコンインタフェイスの劣化がもたらされる。
【０００５】
Ｘ．Ｔａｎｇ氏他による“自己整合型シリコンオンインシュレータナノフラッシュメモリデバイス（Ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ  ｎａｎｏ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）”（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ  ４４（２０００），２２５９乃至２２６４頁）から知られているように、シリコン酸化レートは例えば砒素（Ａｓ）のようなドーピング不純物の濃度に依存している。短い期間に対して、酸化物厚さ（Ｘｏ）と酸化期間（ｔ）との間の関係は、
【数１】
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によってもたらされる。ここでＡは、真性線形酸化レート定数（ｉｎｔｒｉｎｓｉｃ    
ｌｉｎｅａｒ  ｏｘｉｄａｔｉｏｎ  ｒａｔｅ  ｃｏｎｓｔａｎｔ）によって決定される線形酸化レート定数であり、部分的な圧力、自由キャリア濃度、塩素（ｃｈｌｏｒｉｎｅ）濃度、及びシリコンのドーピングレベルに依存する。ドーピングレベルを増大させることによりシリコン酸化レートは改善される。このことは同じ温度下で行わされる酸化に対して、あるドーパントのより高いドーピングレベルを備えるシリコンが、同じドーパントのより低いドーピングレベルを備えるシリコンよりも厚い酸化物層をその上にもたらすことを意味している。
【０００６】
米国特許第６，０１５，７３６号公報は、半導体上にフラッシュメモリセルをもたらすための方法及びシステムを開示している。フローティングゲート、内部層（ｉｎｔｅｒ−ｌａｙｅｒ）、及びコントロールゲートを有するゲートスタック（ｇａｔｅ  ｓｔａｃｋ）が従来の方法を使用して上にもたらされるトンネル酸化物は半導体基板上において成長させられる。ゲートスタックはそれから、下の半導体の表面の酸化と異なるレートで酸化される。酸化の異なるレートにより、ゲートスタックは、当該ゲートスタックに隣接している半導体の部分よりもずっと速く酸化され得る。このことは、好ましい実施例においてゲートスタックの側面に衝突させるために高い角度（ｈｉｇｈ  ａｎｇｌｅ）で注入をもたらすことによって実現される。注入により、ともすれば前記半導体とほぼ同じレートで酸化され得るゲートスタックはより高いレートで酸化され得る。他の実施例によれば、酸化物層がアモルファス表面上で結晶表面上よりも速く成長させられ得るため、多結晶シリコンゲート（ｐｏｌｙｓｉｌｉｃｏｎ  ｇａｔｅ）の側面の表面はアモルファスになるように処理される。
【０００７】
上記の従来技術の方法により、ドーピングされないシリコン基板上にもたらされる酸化物層よりも約３倍（ｆａｃｔｏｒ  ３）厚いゲートスタック絶縁分離層がもたらされる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、従来技術の不利点を克服することにある。更に特には、本発明の目的は一つの処理ステップにおいて異なる厚さの高品質の酸化物層を実現することにある。
【０００９】
本発明の更なる目的は、一つの処理ステップにおいて少なくとも第一及び第二の厚さの高品質の酸化物層を実現することにある。ここで第一の厚さは第二の厚さよりも少なくとも１０倍大きくなる。
【００１０】
また本発明の更なる目的は、不揮発性メモリセルにおいてアクセスゲートからメモリゲートスタックを絶縁分離するための方法を提供することにある。また本発明の更なる目的は、メモリゲートスタックがアクセスゲートから絶縁分離される不揮発性メモリセルを提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的は、本発明によるデバイス及び方法によって達成される。
【００１２】
一つの処理ステップで第一及び第二の半導体領域に渡って異なる厚さの高品質の酸化物層を形成するための本発明による方法は、
−異なるドーパント濃度で前記第一及び第二の半導体領域をドーピングするステップと、
−５００℃と７００℃との間の温度、好ましくは５００℃と６５０℃との間の温度で同じ処理ステップの間に前記第一の半導体領域と前記第二の半導体領域との両方を酸化するステップと
を有する。
【００１３】
本発明の実施例によれば、前記第一の半導体領域の前記ドーパント濃度は、前記第二の半導体領域の前記ドーパント濃度よりも少なくとも１０倍高くなる。
【００１４】
前記ドーピングステップは、n形ドーパント又はｐ形ドーパントで行われてもよい。
【００１５】
本方法は、前記ドーピングステップの前に第一及び第二の半導体領域をもたらすステップを更に有していてもよい。前記第一の半導体領域をもたらすこのステップが、ドーピングされたゲートスタックをもたらすステップを有していてもよい。ドーピングされたゲートスタックをもたらす前記ステップは、
−前記半導体上にトンネル酸化物を成長させるステップと、
−前記トンネル酸化物上にフローティングゲート多結晶シリコンを堆積させるステップと、
−前記フローティングゲート多結晶シリコンをドーピングし、それによってドーピングされたフローティングゲート多結晶シリコンを形成するステップと、
−前記ドーピングされたフローティングゲート多結晶シリコン上に内部層誘電物を堆積させるステップと、
−前記内部層誘電物上にコントロールゲート多結晶シリコンを堆積させるステップと、
−前記コントロールゲート多結晶シリコンをドーピングするステップと
を有していてもよい。
【００１６】
ドーピングされたゲートスタックがもたらされる本発明による方法は、前記ドーピングされたゲートスタックをパターニングするステップを更に有していてもよい。
【００１７】
本発明の実施例によれば、酸化ステップはウェット酸化プロセスである。
【００１８】
本発明は、本発明による方法の何れかによって実現されるアクセスゲートから絶縁分離されるメモリゲートスタックを有する不揮発性メモリ素子も提供する。前記素子は２−ＴフラッシュＥＥＰＲＯＭセルであってもよい。
【００１９】
本発明のこれら及び他の特徴及び利点は、例示によって本発明の原理を示す添付図面と共に以下に記載された詳細な説明から明らかであろう。本記載は、本発明の範囲を限定することなく例示のためにのみもたらされている。以下引用される参照番号は添付図面を参照している。
【００２０】
異なる図において、同じ参照番号は同じ又は類似の要素を参照している。
【発明を実施するための最良の形態】
【００２１】
本発明は特定の実施例及びある図面に関して記載されるが、それに本発明が限定されることはなく、請求項によってのみ限定されるであろう。記載される図面は単に概略的であり、限定するものではない。
【００２２】
例として、２−ＴフラッシュＥＥＰＲＯＭセルが本発明により製造され得る態様が説明されるであろう。
【００２３】
図３Ａに示されているように、本発明の実施例によれば、まずメモリゲートスタック１２を形成する従来のスタックゲートが形成される。これは例えばシリコン基板１８上において、例えば７ｎｍ厚の薄いトンネル酸化物層２２であるトンネル障壁を成長させることによってなされ得る。トンネル酸化物層上に、第一の多結晶シリコン層２４が堆積され得る。当該層２４は例えば２００ｎｍ厚になり得る。その後、第一の多結晶シリコン層２４は、好ましくは砒素（Ａｓ）又は燐（Ｐ）のようなｎ形ドーパント２６で高くドーピングされ、その結果、ドーピングされた第一の多結晶シリコン層２８がもたらされる。高くドーピングされるとは、少なくとも６ｅ１９／ｃｍ３のドーパント濃度、好ましくは３ｅ２０／ｃｍ３又はそれよりも高いドーパント濃度、更に好ましくは１ｅ２１／ｃｍ３又はそれよりも高いドーパント濃度を意味する。このドーピングされた第一の多結晶シリコン層２８は後でフローティングゲートを形成するであろう。図３Ｂにおいて示されているように、ドーピングされた第一の多結晶シリコン層２８上に、内部層誘電物３０が堆積され得る。このような内部層誘電物３０はＯＮＯ層とも称される。例えば２００ｎｍ厚の第二の多結晶シリコン層３２が内部層誘電物３０上に堆積されてもよく、当該層３２はここでも、好ましくは砒素（Ａｓ）又は燐（Ｐ）のようなｎ形ドーパント３４で高くドーピングされ、その結果、ドーピングされた第二の多結晶シリコン層３６がもたらされる。高くドーピングされるとは、少なくとも６ｅ１９／ｃｍ３のドーパント濃度、好ましくは３ｅ２０／ｃｍ３又はそれよりも高いドーパント濃度、更に好ましくは１ｅ２１／ｃｍ３又はそれよりも高いドーパント濃度を意味する。このドーピングされた第二の多結晶シリコン層３６は後でコントロールゲートを形成するであろう。随意的な絶縁分離層（例えば窒化物又は酸化物）がトップ（図示略）にもたらされてもよい。
【００２４】
理解の容易化のため、図における内部層誘電物３０の厚さが他の層２８及び３６とほぼ同じになるように示されることは評価され得るが、ＯＮＯ層は第一の多結晶シリコン層２４／２８及び第二の多結晶シリコン層３２／３６に比べて実際非常に薄くなっている。
【００２５】
レジストは、ドーピングされた第二の多結晶シリコン層３６の部分に渡ってリソグラフィでパターン形成される。それからドーピングされた第二の多結晶シリコン層３６はレジストによってカバーされていない部分においてエッチング除去される。更に誘電物内部層３０が従来技術を使用してほぼエッチング除去される。ドーピングされた第一の多結晶シリコン層２８が従来のエッチング技術を使用してほぼエッチング除去され、トンネル酸化物層２２がほぼエッチング除去される。このように、図３Ｃに示されているように、スタックはパターニングされ、スタックゲート３８が形成される。好ましくは前記デバイスは、スタックゲート３８がもたらされていないシリコン基板１８の表面を露出させるように洗浄（ｃｌｅａｎ）される。
【００２６】
このスタックゲート３８の形成後、自身の側壁は絶縁分離されなければならず、当該ゲートに隣接する底においてゲート酸化物２０（図２参照）が成長させられなければならない。本発明によれば、このことは全て一度で、更に具体的には低温酸化（ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄａｔｉｏｎ）ステップによってなされる。低温酸化ステップとは、７００℃又はそれより低い温度、好ましくは５００℃と７００℃との間の温度、更に好ましくは５００℃と６５０℃との間の温度で行われる酸化を意味する。酸化ステップは好ましくはウェット酸化であり、その結果物は図３Ｄに示されている。
【００２７】
低温ウェット酸化と結合されて、第一の多結晶シリコン層２８と第二の多結晶シリコン層３６との両方において高ドーピングレベルを選択したことによって、高くドーピングされたスタックゲート３８の側壁の酸化物４０の厚さは、ドーピングされないシリコン基板１８上に成長させられる酸化物の厚さのほぼ２０倍にゲート厚さの範囲でチューニングされ得る。このステップの後、メモリゲートスタック１２とアクセスゲートトランジスタ１４との間の絶縁分離部１６と、アクセスゲートトランジスタ１４のためのゲート酸化物との両方が形成されている。
【００２８】
従ってスペーサ酸化物１６は、アクセストランジスタ１４のゲート酸化物２０の熱酸化と同時に成長させられる。従来技術から知られているように、酸化レートはドーパント濃度に依存している。例えば酸化レートは、高くドーピングされたＡｓ及びＰドーピングシリコンに対して増加させられる。酸化速度がドーピングレベルに依存しているため、酸化プロセスの間、酸化物層は、シリコンの比較的強くドーピングされた領域（スタックゲート３８）上において、比較的弱くドーピングされた周辺シリコンゾーン（シリコン基板１８）上よりも速く成長させられる。
【００２９】
しかしながら本発明の態様によれば、予想外なことに酸化レートは低温酸化を使用することによって更に強く改善させられる。コントロールゲート３６及びフローティングゲート２８は高くドーピングされるため、厚い酸化物４０はそこで低温酸化下で成長させられる。この酸化物は、従来のＴＥＯＳスペーサが有する品質よりもずっと優れた品質を有している。低温酸化とは、７００℃より低い温度、好ましくは５００℃と７００℃との間の温度で行われる酸化を意味する。７００℃において、酸化レートにおける増加は１０倍となり、６５０℃において、酸化レートにおける増加は２０倍にさえ達し得る。
【００３０】
例えば上記の２−ＴフラッシュＥＥＰＲＯＭセル１０の強くドーピングされた領域２８及び３６におけるＰドーピング２６及び３４がほぼ３×１０２０ａｔ／ｃｍ２である場合、ほぼ３０ｎｍの厚さを備える更なるシリコン酸化物４０が、Ｏ２での１５分間、７００℃の熱酸化の場合に、高くドーピングされたスタックゲート３８の側壁において成長させられるであろう。それに対して、ドーピングされていないシリコン基板１８上にわずか３ｎｍのシリコン酸化物４２しか形成されない。
【００３１】
２−ＴフラッシュＥＥＰＲＯＭセルの更なる製造のために、図２における断面図で概略的に示されているデバイスが実現されるまで標準プロセスが使用され得る。
【００３２】
本発明の利点は、アクセストランジスタ１４のゲート酸化物２０が改善されることにあると共に、スペーサ酸化物１６が、従来の方法で実現される酸化物よりもずっと厚くなり、その結果、より優れた絶縁分離部がもたらされることにある。
【００３３】
実現されるデバイスは、エンベデッド不揮発性メモリにおいて使用されてもよい。
【００３４】
特定の層物質（ｌａｙｅｒｉｎｇ  ｍａｔｅｒｉａｌ）、層厚さ（ｌａｙｅｒｉｎｇ  ｔｈｉｃｋｎｅｓｓ）、ドーパント濃度、及びプロセスステップは上記好ましい実施例において識別されるが、本発明を実施するのに適している何れの物質、厚さ、ドーパント濃度、及びプロセスが使用されてもよく、請求項の範囲内であることは評価されるべきである。
【００３５】
本発明は、特定の表面処理を使用して単一のセルをもたらすことについて記載される。しかしながら、通常の当業者のうちの一人は、当該方法及びシステムが、複数の他のステップを含むと共に例えば単一プロセスにおいて複数のセルをもたらす他の方法に対して効果的に動作することを容易に理解するであろう。更に、前記方法及びシステムは、二つの異なるドーピング半導体領域の間に十分大きな差動酸化レート（ｄｉｆｆｅｒｅｎｔｉａｌ  ｏｘｉｄａｔｉｏｎ  ｒａｔｅ）を有する他の処理又はシステムに対して効果的に機能するであろう。前記技術は、一つの処理ステップにおいて異なる厚さの高い品質の酸化物層を形成する必要がある他の同様のプロセスに展開され得る。
【００３６】
図４は、７００℃における、Ｐ（燐）、Ａｓ（砒素）、Ｂ（硼素）、及びＢＦ２注入に対するシリコン表面のドーパント濃度への酸化レート依存性を示している。グラフは異なる回数及び異なるクリーンルームで行われている実験に対するデータの概要であり、黒の正方形で示されているデータはフィリップス社ＮａｔＬａｂ  ＦＡＢＷＡＧクリーンルームにおいて得られているものである一方、白丸で示されているデータはＩＭＥＣ  Ｐ−ＬＩＮＥにおいて得られているものである。ドーピングされていないシリコンの酸化は、７００℃での酸化に対して１０ｎｍと測定された。Ａｓ注入に対して、１．１８６ｅ１９ｃｍ−３のドーピングレベルは７００℃での酸化レートを増加させないことが理解され得る。１．０２９ｅ２０ｃｍ−３のＡｓドーピングレベルに対して、７００℃での酸化レートのわずかな増加がもたらされるが、９．０８９ｅ２０ｃｍ−３のドーピングレベルに対して、酸化レートは８倍増加させられている。より高いＡｓドーピングレベルに対して、酸化レートはより高い倍数で更に増加させられる。
【００３７】
ドーピングレベルに伴う酸化レートの増加は、（例えばＰ及びＡｓのような）ｎ形不純物に対して特に重要となる。
【００３８】
図５Ａは、６５０℃及び７００℃におけるウェット酸化によって得られる１０ｎｍ厚の酸化物に対して、ドーパント濃度の関数としてのＡｓドーピングされたＳｉに対する、予測される酸化レートの増加を示す。予測される酸化レートの増加の結果を見積もるために、ＡＶＡＮＴ！及びＴＳＵＰＲＥＭ４からの業界標準の半導体プロセスシミュレーションツールが使用されている。ＡｓドーピングされたＳｉに対する結果しか本特許出願においてもたらされていないが、同じ結果がＰドーピングに対してもたらされ得る。ウェット酸化によって得られる、１０ｎｍの厚さを備える、ＡｓドーピングされたＳｉ酸化物に対して、酸化レートは前記ドーピングレベルで増加させられると予想されることが図５Ａから理解され得る。この厚さ範囲において、酸化は温度の減少によって低減させられることが予想される。
【００３９】
しかしながら本発明によれば、図５Ｂ及び図５Ｃに示されているように、高ドーピングレベルと低酸化温度との組み合わせは予想よりも高い酸化レートの増加をもたらす。
【００４０】
図５Ｂは、７００℃の酸化温度において、予想された酸化レートの増加を実験で得られた値と比較している。１ｅ２１ｃｍ−３又はそれよりも高いドーピングレベルに対して、酸化レートの増加は予想の４倍又はそれよりも高くなることが理解され得る。
【００４１】
より低い温度、図５Ｃに示されているように例えば６５０℃に対して、実験で得られた酸化レートの増加と予想された値との間にずっと大きなずれがもたらされている。
【００４２】
７００℃よりも低い温度及び１ｅ２１ｃｍ−３よりも高いドーピングレベルに対して、１０又はそれよりも大きな値までの酸化レートの増加がもたらされている。このことは、当該方法が一つのプロセスステップで異なる厚さの酸化物層を形成することによって不揮発性メモリ素子を製造するために役立つことを示している。このようなメモリ素子において、３ｎｍ又はそれよりも小さな厚さの薄いゲート誘電物、及び３０ｎｍ又はそれよりも大きな厚さのコントロールゲートとアクセストランジスタとの間のゲート酸化物を有することが通常所望される。これらの酸化物が一度に製造される場合、少なくとも１０の酸化レートの差がもたらされるに違いない。
【図面の簡単な説明】
【００４３】
【図１】２−ＴフラッシュＥＥＰＲＯＭセルの概略図である。
【図２】小型２−ＴフラッシュＥＥＰＲＯＭセルの概略的な垂直断面図である。
【図３Ａ】２−ＴフラッシュＥＥＰＲＯＭセルの製造における異なるステップを示す。
【図３Ｂ】２−ＴフラッシュＥＥＰＲＯＭセルの製造における他の異なるステップを示す。
【図３Ｃ】２−ＴフラッシュＥＥＰＲＯＭセルの製造における他の異なるステップを示す。
【図３Ｄ】２−ＴフラッシュＥＥＰＲＯＭセルの製造における他の異なるステップを示す。
【図４】７００℃における、異なる注入に対するシリコン表面ドーパント濃度への酸化レート依存性を示すグラフである。
【図５Ａ】６５０℃及び７００℃におけるウェット酸化によって得られる１０ｎｍ厚の酸化物に対して、ドーパント濃度の関数としてのＡｓドーピングされたＳｉに対する、予測される酸化レートの増加を示す。
【図５Ｂ】７００℃におけるウェット酸化によって得られる１０ｎｍ厚の酸化物に対して、ドーパント濃度の関数としてのＡｓドーピングされたＳｉに対する、酸化レートの増加を示す。予測される酸化レートの増加は、実験で得られた酸化レートの増加と比較される。
【図５Ｃ】６５０℃におけるウェット酸化によって得られる２．８ｎｍ厚の酸化物に対して、ドーパント濃度の関数としてのＡｓドーピングされたＳｉに対する酸化レートの増加を示す。予測される酸化レートの増加は、実験で得られた酸化レートの増加と比較される。
【図１】
2005516416.tif 000004
【図２】
2005516416.tif 000005
【図３Ａ】
2005516416.tif 000006
【図３Ｂ】
2005516416.tif 000007
【図３Ｃ】
2005516416.tif 000008
【図３Ｄ】
2005516416.tif 000009
【図４】
2005516416.tif 000010
【図５Ａ】
2005516416.tif 000011
【図５Ｂ】
2005516416.tif 000012
【図５Ｃ】
2005516416.tif 000013
【国際調査報告】
2005516416.tif 000014
2005516416.tif 000015
2005516416.tif 000016