(57)【要約】  高速イベント型テストシステムに用いるイベントを算出するためのイベント処理装置とその方法。このイベント処理装置は、各イベントデータを格納するためのイベントメモリを有し、そのイベントデータはクロック周期の整数倍値とクロック周期の端数値とで構成するタイミングデータを各イベントについて有している。イベント処理装置は更に、そのタイミングデータを累積して、その蓄積したタイミングデータを並列形式で出力するためのイベントサミングロジックと、そのイベントサミングロジックから並列に受信した累積タイミングデータに基づくイベントデータにより特定されたイベントを発生するイベント発生器とを有する。
2005514626.tif 000002
【特許請求の範囲】
【請求項１】
被試験半導体デバイス（ＤＵＴ）を試験するイベント型テストシステムに用いるイベント処理装置において、
各イベントのイベントデータを格納するイベントメモリと、そのイベントデータはクロック周期の整数倍値とクロック周期の端数値で構成されたタイミングデータであり、
タイミングデータを累積し、その累積タイミングデータを並列形式で送出するイベントサミングロジックと、
そのイベントサミングロジックから並列で受信した累計タイミングデータに基づいてイベントを発生するためのイベント発生器と、
により構成され、イベントデータの各イベントはイベントグループとして規定され、各グループは１のベースイベントと少なくとも１のコンパニオンイベントとにより構成される、イベント処理装置。
【請求項２】
上記イベントメモリに格納されたイベントデータは、イベント発生器により形成されるべきイベントのタイプを特定するためのイベントタイプデータを有している、請求項１に記載のイベント処理装置。
【請求項３】
上記ベースイベントのタイミングデータは、イベントカウントデータとイベントバーニアデータで構成され、上記コンパニオンイベントのタイミングデータは、イベントバーニアデータのみにより構成されている、請求項１に記載のイベント処理装置。
【請求項４】
上記ベースイベントの累積タイミングデータは、以前のベースイベントと現在のイベントとの合計であり、上記コンパニオンイベントの累積タイミングデータは、そのベースイベントの累積タイミングデータとベースイベントにより規定されたコンパニオンイベントのバーニアデータの合計であり、ベースイベントとコンパニオンイベントの各グループの累積タイミングデータは、上記イベントサミングロジックより並列形式で出力される、請求項１に記載のイベント処理装置。
【請求項５】
上記累積タイミングデータは、以前のベースイベントとコンパニオンイベントおよびイベントサミングロジックにより直列処理により形成された現在イベントとの合計であり、上記ベースイベントとコンパニオンイベントの各グループの累積タイミングデータは、上記イベントサミングロジックより並列形式で出力される、請求項１に記載のイベント処理装置。
【請求項６】
上記クロック周期はイベント処理装置のハードウエアを動作させるための基準クロックであるプロセッシングクロックの１サイクルの時間長であり、上記イベントサミングロジックは、累積タイミングデータを複数の端子から並列に出力し、これによりプロセッシングクロックより高速のイベントクロックのレートでイベントを形成する、請求項１に記載のイベント処理装置。
【請求項７】
上記クロック周期はイベント処理装置のハードウエアを動作させるための基準クロックであるプロセッシングクロックの１サイクルの時間長であり、上記イベントサミングロジックは、累積タイミングデータを複数の端子から並列に出力し、これによりプロセッシングクロックより高速のイベントクロックのレートでイベントを形成し、そのイベントサミングロジックの並列出力の端子数は、上記プロセッシングクロックと上記イベントクロックとの周波数の比に対応している、請求項４に記載のイベント処理装置。
【請求項８】
上記イベントサミングロジックの並列出力の端子数は、イベントメモリに格納されたイベントデータの各グループにおけるベースイベントとコンパニオンイベントの合計数に対応する、請求項７に記載のイベント処理装置。
【請求項９】
上記クロック周期はイベント処理装置のハードウエアを動作させるための基準クロックであるプロセッシングクロックの１サイクルの時間長であり、上記イベントサミングロジックは、累積タイミングデータを複数の端子から並列に出力し、これによりプロセッシングクロックより高速のイベントクロックのレートでイベントを形成し、そのイベントサミングロジックの並列出力の端子数は、上記プロセッシングクロックと上記イベントクロックとの周波数の比に対応している、請求項５に記載のイベント処理装置。
【請求項１０】
上記イベントサミングロジックの並列出力の端子数は、イベントメモリに格納されたイベントデータの各グループにおけるベースイベントとコンパニオンイベントの合計数に対応する、請求項９に記載のイベント処理装置。
【請求項１１】
上記イベントサミングロジックは：
上記プロセッシングククロック数を計数し、その計数値が上記ベースイベントのイベントカウントにより特定された値に達したとき、ターミナルカウントパルスを発生するイベントカウントロジックと、
そのイベントカウントロジックからターミナルカウントパルスを受信したときイネーブル信号を発生するイベント処理ステートマシンと、
上記ベースイベントのバーニアデータを累積し、そのイベント処理ステートマシンから上記イネーブル信号を受信したとき、その累積バーニアデータを発生するアキュミュレータと、
上記コンパニオンイベントのバーニアデータを上記累積バーニアデータに加算する少なくとも１個の加算器と、
により構成され、そのアキュミュレータからのデータと、その加算器からのデータは、並列形式で出力される、請求項１に記載のイベント処理装置。
【請求項１２】
上記イベントサミングロジックは：
上記プロセッシングククロック数を計数し、その計数値が上記ベースイベントのイベントカウントにより特定された値に達したとき、ターミナルカウントパルスを発生するイベントカウントロジックと、
そのイベントカウントロジックからターミナルカウントパルスを受信したときイネーブル信号を発生するイベント処理ステートマシンと、
上記ベースイベントのバーニアデータと上記コンパニオンイベントのバーニアデータを累積し、そのイベント処理ステートマシンから上記イネーブル信号を受信したとき、その累積バーニアデータを発生するアキュミュレータと、
上記コンパニオンイベントのバーニアデータを上記累積バーニアデータに加算する少なくとも１個の加算器と、
により構成され、そのアキュミュレータからのデータと、その加算器からのデータは、並列形式で出力される、請求項１に記載のイベント処理装置。
【請求項１３】
被試験半導体デバイス（ＤＵＴ）を試験するイベント型テストシステムに用いるイベント処理装置において、
各イベントのイベントデータを格納するイベントメモリと、そのイベントデータはクロック周期の整数倍値とクロック周期の端数値で構成されたタイミングデータであり、そのイベントデータはそれぞれが１のベースイベントと少なくとも１のコンパニオンイベントにより構成されるグループとして規定され、
タイミングデータを累積し、その累積タイミングデータをＮ個の出力から並列形式で送出するイベントサミングロジックと、そのイベントサミングロジックはプロセッシングクにより動作し、
そのイベントサミングロジックから並列で受信したＮの累積タイミングデータに基づいてイベントを発生するためのイベント発生器と、
により構成され、上記イベント発生器は上記イベントサミングロジックからＮの累積バーニアデータを上記プロセッシングククロックのレートで並列に受信し、そのプロセッシングククロックのレートよりＮ倍高いイベントクロックのレートでそのＮの累積バーニアデータを直列形式で出力する、イベント処理装置。
【請求項１４】
上記イベントメモリに格納されたイベントデータは、イベント発生器により形成されるべきイベントのタイプを特定するためのイベントタイプデータを有している、請求項１３に記載のイベント処理装置。
【請求項１５】
上記イベントタイプデータは、一連のイベント列に非動作（ＮＯＰ）イベントを挿入するためのイベントタイプを有し、これによりイベントの状態を変更することなく上記イベント発生器により遅延時間を形成する、請求項１４に記載のイベント処理装置。
【請求項１６】
上記イベント発生器は：
上記イベントサミングロジックから上記累積バーニアデータを上記プロセッシングククロックのレートにより並列形式で受信し、その累積バーニアデータを上記イベントクロックのレートにより直列形式で出力するイベントデマルチプレックスロジックと、
累積バーニアデータに規定された遅延時間を上記直列形式で与えられた累積バーニアデータに対応するタイミングに追加するイベント遅延ロジックと、
により構成され、上記遅延時間は上記累積バーニアデータに用いるデータビット数と上記イベントクロックの周波数とに比例したタイミング分解能を有する、請求項１４に記載のイベント処理装置。
【請求項１７】
上記ベースイベントのタイミングデータは、イベントカウントデータとイベントバーニアデータで構成され、上記コンパニオンイベントのタイミングデータは、イベントバーニアデータのみにより構成されている、請求項１３に記載のイベント処理装置。
【請求項１８】
上記ベースイベントの累積タイミングデータは、以前のベースイベントと現在のイベントとの合計であり、上記コンパニオンイベントの累積タイミングデータは、そのベースイベントの累積タイミングデータとベースイベントにより規定されたコンパニオンイベントのバーニアデータの合計であり、ベースイベントとコンパニオンイベントの各グループの累積タイミングデータは、上記イベントサミングロジックより並列形式で出力される、請求項１３に記載のイベント処理装置。
【請求項１９】
上記累積タイミングデータは、以前のベースイベントとコンパニオンイベントおよびイベントサミングロジックにより直列処理により形成された現在イベントとの合計であり、上記ベースイベントとコンパニオンイベントの各グループの累積タイミングデータは、上記イベントサミングロジックより並列形式で出力される、請求項１３に記載のイベント処理装置。
【請求項２０】
上記イベントサミングロジックは：
上記プロセッシングククロック数を計数し、その計数値が上記ベースイベントのイベントカウントにより特定された値に達したとき、ターミナルカウントパルスを発生するイベントカウントロジックと、
そのイベントカウントロジックからターミナルカウントパルスを受信したときイネーブル信号を発生するイベント処理ステートマシンと、
上記ベースイベントのバーニアデータを累積し、そのイベント処理ステートマシンから上記イネーブル信号を受信したとき、その累積バーニアデータを発生するアキュミュレータと、
上記コンパニオンイベントのバーニアデータを上記累積バーニアデータに加算する少なくとも１個の加算器と、
により構成され、そのアキュミュレータからのデータと、その加算器からのデータは、並列形式で出力される、請求項１３に記載のイベント処理装置。
【請求項２１】
上記イベントサミングロジックの上記アキュミュレータは、上記ベースイベントと上記コンパニオンイベントの双方のバーニアデータを累積し、そのイベント処理ステートマシンから上記イネーブル信号を受信したとき、その累積バーニアデータを発生する、請求項２０に記載のイベント処理装置。
【請求項２２】
イベント型テストシステムに用いるイベント処理方法において、
各イベントのイベントデータを格納するステップと、そのイベントデータはクロック周期の整数倍値（イベントカウントデータ）とクロック周期の端数値（イベントバーニアデータ）で構成されたタイミングデータであり、そのイベントデータはイベントグループとして規定され、各グループは１のベースイベントと少なくとも１のコンパニオンイベントとにより構成されており、
そのタイミングデータを累積し、上記ベースイベントとコンパニオンイベントについて、その累計タイミングデータを並列に送出するステップと、
その累積タイミングデータに基づくイベントデータに特定されたイベントを発生するステップと、よりなり、
イベントデータの各イベントはイベントグループとして規定され、各グループは１のベースイベントと少なくとも１のコンパニオンイベントとにより構成されるイベント処理方法。
【請求項２３】
上記イベントメモリにイベントデータを格納するステップは、イベント発生器により形成されるべきイベントのタイプを特定するためのイベントタイプデータを格納するステップを有している、請求項２２に記載のイベント処理方法。
【請求項２４】
上記タイミングデータを累積するステップは、以前のベースイベントと現在のイベントとの合計であるベースイベント累積タイミングデータを形成するステップと、ベースイベントの累積タイミングデータとベースイベントにより規定されたコンパニオンイベントのバーニアデータの合計であるコンパニオンイベント累積タイミングデータを形成するステップとを有する、請求項２２に記載のイベント処理方法。
【請求項２５】
上記タイミングデータを累積するステップは、以前のベースイベントとコンパニオンイベントおよびイベントサミングロジックにより直列処理により形成された現在イベントとの合計である累積タイミングデータを形成するステップを有する、請求項２２に記載のイベント処理方法。
【請求項２６】
イベント型テストシステムに用いるイベント処理方法において、
各イベントのイベントデータを格納するステップと、そのイベントデータはクロック周期の整数倍値（イベントカウントデータ）とクロック周期の端数値（イベントバーニアデータ）で構成されたタイミングデータであり、そのイベントデータはイベントグループとして規定され、各グループは１のベースイベントと少なくとも１のコンパニオンイベントとにより構成されており、
そのタイミングデータを累積し、上記ベースイベントとコンパニオンイベントについて、その累積タイミングデータをプロセッシングククロックのレートでＮ個並列に送出するステップと、
その並列形式のＮ個の累積タイミングデータを上記プロセッシングククロックのレートで受信し、その累積タイミングデータをプロセッシングククロックよりＮ倍高いレートであるイベントクロックのレートで直列に形成するステップと、よりなるイベント処理方法。
【請求項２７】
累積バーニアデータにより特定された遅延時間を、対応する累積バーニアデータのタイミングに直列に加算するステップをさらに有し、その遅延時間は、その累積バーニアデータに用いるデータビット数とイベントクロックの周波数に比例したタイミング精度を有する、請求項２６に記載のイベント処理方法。
【請求項２８】
上記イベントメモリにイベントデータを格納するステップは、イベント発生器により形成されるべきイベントのタイプを特定するためのイベントタイプデータを格納するステップを有し、そのイベントタイプデータは、一連のイベントの論理状態を変更せずにそのイベントに遅延時間を挿入するための非動作（ＮＯＰ）イベントを有する、請求項２６に記載のイベント処理方法。
【請求項２９】
上記タイミングデータを累積するステップは、以前のベースイベントと現在のイベントとの合計であるベースイベント累積タイミングデータを形成するステップと、ベースイベントの累積タイミングデータとベースイベントにより規定されたコンパニオンイベントのバーニアデータの合計であるコンパニオンイベント累積タイミングデータを形成するステップとを有する、請求項２６に記載のイベント処理方法。
【請求項３０】
上記タイミングデータを累積するステップは、以前のベースイベントとコンパニオンイベントおよびイベントサミングロジックにより直列処理により形成された現在イベントとの合計である累積タイミングデータを形成するステップを有する、請求項２６に記載のイベント処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体デバイスを試験するための半導体試験システムに関する。特に本発明は、各イベントのタイミングがあらかじめ定めたベースイベントまたはコンパニオンイベントからの時間長として定義されたイベントタイミングデータを用いて、被試験半導体部品を評価するためテストパターンを生成するイベントのタイミングを算出するためのイベント処理装置と方法に関する。
【背景技術】
【０００２】
例えばＩＣテスターのような半導体試験システムによってＩＣやＬＳＩのような半導体デバイスを試験するにあたっては、被試験半導体デバイスには、該当するデバイスピンに所定のタイミングで、ＩＣテスターによって形成されたテスト信号が供給される。ＩＣテスターは、被試験デバイスからテスト信号の供給に応答して出力された信号を受信する。その応答出力信号は、被試験デバイスが正しく機能しているかを評価するために、定められたタイミングのストローブ信号によりサンプルされ、期待値と比較される。
【０００３】
本発明の譲受人はイベント型のテストシステムを開発した。このテストシステムでは、所望のテスト信号とストローブ信号が、イベントメモリからのテストデータにより、ピン毎に直接に形成される。イベント型テストシステムでは、テストデータはイベントとそのタイミングとして記述される。イベントとは被試験半導体デバイスを試験するために用いる信号のロジック状態の変化点である。たとえば、そのような変化点とは、テスト信号（ドライブイベント）やストローブ信号（ストローブイベント又はサンプリングイベント）の上昇または下降エッジである。一般に、各イベントの時間は、もっとも最近のイベント（現在イベントの直前イベント）からの時間長か、絶対時間（時間０からの時間長）として定義される。本発明は、そのようなイベント型テストシステムを対象としている。イベント型テストシステムの基本構成の例を、図１のブロック図に示す。
【０００４】
図１において、イベント型テストシステムは、システムバス１４に接続したホストコンピュータ１２とバスインターフェイス１３、内部バス１５、アドレス制御ロジック１８、不良メモリ１７、イベントカウントメモリ２０とイベントバーニアメモリ２１から成るイベントメモリ３０、イベントサミング・スケーリングロジック２２、イベント発生器２４、ピンエレクトロニクス２６とを有して構成している。イベント型テストシステムは、ピンエレクトロニクス２６に接続された被試験半導体デバイス２８（ＤＵＴ）を評価する。
ホストコンピュータ１２の例は、ＵＮＩＸ（登録商標）オペレーティングシステムを組み込んだワークステーションである。ホストコンピュータ１２は、テストの開始と終了をユーザーが指示できるようにし、テストプログラムやテストコンディションをロードし、ホストコンピュータにおいてテスト結果を評価できるようにするユーザインターフェイスとして機能する。ホストコンピュータ１２は、システムバス１４とバスインターフェイス１３を介してハードウエアテストシステムとインターフェイスする。
【０００５】
内部バス１５は、ハードウエアテストシステムのバスであり、ほとんどの機能ブロックと接続されていて、たとえばアドレス制御ロジック１８、不良メモリ１７、イベントサミング・スケーリングロジック２２、そしてイベント生成器２４に接続されている。アドレス制御ロジック１８の例は、ハードウエアテストシステムの専用プロセッサであり、ユーザーはアクセスできないテスタープロセッサーである。テスタープロセッサー（アドレス制御ロジック）１８は、ホストコンピュータ１２からのテストプログラムとテスト条件に基づいて、テストシステムの他の機能ブロックに指示を与える。不良メモリ１７は、たとえばＤＵＴ２８の不良情報のようなテスト結果を、アドレス制御ロジック１８の規定するアドレスに格納する。不良メモリ１７に格納された情報は、被試験デバイスの不良分析において使用される。
【０００６】
アドレス制御ロジック１８は、図１に示すように、イベントカウントメモリ２０とイベントバーニアメモリ２１にアドレスデータを供給する。実際のテストシステムでは、イベントカウントメモリとイベントバーニアメモリの組が複数個装備され、その各組がテストシステムのテストピンに対応している。イベントカウントメモリおよびバーニアメモリは、テスト信号とストローブ信号の各イベントのタイミングデータを格納する。イベントカウントメモリ２０は、基準クロックの整数倍値であるタイミングデータ（イベントカウントデータ）を格納する。そして、イベントバーニアメモリ２１は、基準クロックの端数値であるタイミングデータ（イベントバーニアデータ）を格納する。
【０００７】
イベントサミング・スケーリングロジック２２は、イベントカウントメモリ２０とイベントバーニアメモリ２１からのタイミングデータに基づいて、各イベントの総合タイミングを示すデータを生成するものである。基本的に、そのような総合的なタイミングデータは、以前の全てのイベントカウントデータ（整数倍データ）とイベントバーニアデータ（端数データ）を合計（累積）することによって生成される。タイミングデータを合計する過程において、端数の繰り上げ動作（整数データにオフセットする）も、タイミングカウント・オフセットロジック２２において行われる。総合タイミングの生成過程において、タイミングデータをスケール係数より変更することにより、総合タイミングデータを変更してもよい。
【０００８】
イベント発生器２４は、イベントサミング・スケーリングロジック２２からの総合タイミングデータに基づいて、該当するイベントを実際に生成するものである。そのようにして生成されたイベント（ドライブイベントまたサンプリングイベント）は、ピンエレクトロニクス２６を介してＤＵＴ２８に供給される。基本的に、ピンエレクトロニクス２６は、多数の構成要素で形成され、それらの構成要素はＤＵＴ２８との入力・出力関係を確立するための、ドライバーやコンパレータ、およびスイッチを構成している。
高精度のタイミングを生成する為に、上述のように、イベント間の時間長（遅延値）は、基準クロックサイクルの整数倍（イベントカウントデータ）と基準クロック信号の端数（イベントバーニアデータ）との組み合わせで定義される。イベントカウントとイベントバーニアの間のタイミング関係を、図２のタイミングチャートに示す。この例では、図２Ａの基準クロック（イベントクロック）は、クロックサイクル（時間周期）Ｔを有している。図２Ｃのイベント０，イベント１，そしてイベント２は、タイミングに関して図２Ｃに示すような関係になっている。イベント０を基準にしてイベント１を記述するには、図２Ｂのタイミング関係が用いられる。ここでＮＴは基準クロックピリオドＴのＮ倍であるイベントカウントを示し、ΔＴは基準クロックピリオドＴの端数であるイベントバーニアを示す。
【０００９】
各イベントは、ドライブイベントまたはサンプリングイベントとして構成される。ドライブイベントとは、テスタピンの信号が特定電圧レベルに駆動されるイベントである。一般に、被試験デバイス（ＤＵＴ）のピンを駆動するドライブイベントとして、ロジカルハイ（論理１）電圧レベル、ロジカルロー（論理０）電圧レベル、高インピーダンス電圧レベル（ドライブＺ）、が特定されている。サンプルイベントは、ＤＵＴピンの出力を、ロジカルハイ電圧レベル、ロジカルロー電圧レベル、または中間電圧レベルのいずれかとして抽出できるように定義される。
【００１０】
上述のように、イベント型テストシステムでは、イベントメモリのイベントデータは、現在現イベントと直前イベントの間の遅延時間として規定される。従って、イベントデータに基づいてイベントを生成するには、イベント型テストシステムは、現在イベントまでの以前の全てのイベントの遅延時間を合計する必要がある。このためには、テストシステムには、イベントカウントに示された全ての遅延値を計数し、イベントバーニア値を合計するためのロジックが必要となる。
そのような関係を、図３のタイミングチャートに示す。ここでは、時間ピリオドＴ＝１を有する基準信号を基準としてイベント０−７が示されている。例えば、開始点からイベント０までの時間差ΔＶ０は、０．７５（イベントカウント”０”、イベントバーニア”０．７５”）であり、イベント０からのイベント１までの時間差ΔＶ１は、１．５０（イベントカウント”１”、イベントバーニア”０．５０”）である。この場合は、イベント１の全体の遅延は２．２５であり、テストシステムのロジックが２つのイベントクロック”の合計値２．０”を計数し、残りの端数遅延としてイベントバーニア”の合計値０．２５”を算出する。この合計算出動作は、テスト信号の各イベントの間の正しいバーニア値を得るために重要である。
【００１１】
同一の譲受人が有する、米国特許番号６３６０３４３と、１９９９年４月５日に出願の米国特許出願番号０９／２８６２２６、および２０００年３月２４日に出願の米国特許出願番号０９／５３５０３１において、イベントメモリからのイベントデータを用いて現在イベントのタイミングを算出するイベントサミング・スケーリングロジックが開示されている（特許文献１−３）。これらの出願に示した方法は、イベントクロックとプロセッシングクロックが一致することを前提としている。すなわち、イベントカウントロジックは、単純にプロセッシングクロックを計数して、蓄積されたバーニア値は、プロセッシングクロックのサイクルの端数を示している。すなわち、従来の方法は、イベントクロックとプロセッシングクロックの相違を考慮していない。
【００１２】
【特許文献１】米国特許第６３６０３４３号明細書
【特許文献３】米国特許出願第０９／２８６２２６号明細書
【特許文献２】米国特許出願第０９／５３５０３１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明において、イベントクロックはイベントデータのプロセスレートであり、プロセッシングクロックはイベント処理を実行するためにハードウエアが使用するクロックである。一般に、イベントクロックはテストシステムにおける最速のクロックであり、プロセッシングクロックはハードウエアの動作速度に合うように、イベントクロックの周波数を分周して形成した、より遅いクロックである。ハードウエアが高速で作動できる高速テストシステムでは、プロセッシングクロックはイベントクロックと同一である場合もあり得る。実際の応用においては、低速度テストシステムでは、イベントクロックはプロセッシングクロックよりはるかに高速であるので、以前の出願で開示した方法はこの場合効果的に機能しない。
従って、プロセッシングクロックがイベントクロックよりはるかに低速であっても高速イベントタイミング処理を行える、高速イベント型テストシステム用のイベント処理装置と方法が必要である。
【００１４】
したがって、本発明の目的は、イベントメモリに格納したイベントデータに基づいて、動作速度の比較的遅いハードウエアを使用して、高速度でテストベクトルを生成できる、高速イベント型半導体テストシステムを提供することにある。
本発明の他の目的は、イベントクロックよりもはるかに遅いプロセッシングクロックを使用した高速イベント型テストシステムに用いるイベント処理装置と方法を提供することにある。
更に、本発明の目的は、プロセッシングクロックを用いて並列イベント処理を行うことにより、イベントクロックのレートで合計したバーニアデータを生成できるようにした高速イベント型テストシステムを提供することにある。
【００１５】
また、本発明の他の目的は、イベントクロックよりもはるかに遅いプロセッシングクロックを使用して、イベントクロックに相当する高タイミング精度でイベントを生成することができるイベント型テストシステムを提供することにある。
本発明のさらに他の目的は、プロセッシングクロックのレートで並列で受信した複数のバーニアデータ値を、イベントクロックのレートで直列にバーニアデータ値を生成するように変換することにより、高タイミング精度のイベントを生成することができるイベント型テストシステムを提供することにある。
【課題を解決するための手段】
【００１６】
本発明は、ドライブイベントをＤＵＴに供給して、サンプリングイベントのタイミングでＤＵＴの出力を評価することにより、被試験半導体デバイス（ＤＵＴ）をテストするためのイベント型テストシステムに用いるイベント処理装置および方法である。本発明のイベント処理装置は、各イベントのイベントデータを格納するイベントメモリと、そのイベントデータはクロック周期の整数倍値とクロック周期の端数値で構成されたタイミングデータであり、タイミングデータを累積し、その累積タイミングデータを並列形式で送出するイベントサミングロジックと、そのイベントサミングロジックから並列で受信した累積タイミングデータに基づいてイベントを発生するためのイベント発生器とにより構成されている。このイベントデータにおけるイベントはイベントグループとして規定され、各グループは１のベースイベントと少なくとも１のコンパニオンイベントとにより構成されている。
【００１７】
イベントメモリに格納されたイベントデータは、イベント発生器により形成されるべきイベントのタイプを特定するためのイベントタイプデータを有している。ベースイベントのタイミングデータは、イベントカウントデータとイベントバーニアデータで構成され、コンパニオンイベントのタイミングデータは、イベントバーニアデータのみにより構成されている。
１の態様において、ベースイベントの累積タイミングデータは、以前のベースイベントと現在のイベントとの合計であり、コンパニオンイベントの累積タイミングデータは、ベースイベントの累積タイミングデータとベースイベントにより規定されたコンパニオンイベントのバーニアデータの合計である。別の態様において、累積タイミングデータは、以前のベースイベントとコンパニオンイベントとイベントサミングロジックによりシリアル処理により形成された現在イベントとの合計である。ベースイベントとコンパニオンイベントの各グループの累積タイミングデータは、イベントサミングロジックにより並列形式で形成される。
【００１８】
上記クロック周期は、イベント処理装置のハードウエアを動作させるための基準クロックであるプロセッシングクロックの１サイクルの時間長である。イベントサミングロジックは、累積タイミングデータを複数の端子から並列に出力し、これによりプロセッシングクロックより高速のイベントクロックのレートでイベントを形成することができる。イベントサミングロジックの並列出力の端子数は、プロセッシングクロックとイベントクロックとの周波数の比に対応する。さらにイベントサミングロジックの並列出力の端子数は、イベントメモリに格納されたイベントデータの各グループにおけるベースイベントとコンパニオンイベントの合計数に対応する。
【００１９】
さらに別の態様において、イベント処理装置は、各イベントのイベントデータを格納するイベントメモリと、そのイベントデータはクロック周期の整数倍値（イベントカウントデータ）とクロック周期の端数値（イベントバーニアデータ）で構成されたタイミングデータであり、そのイベントデータはイベントグループとして規定され、各グループは１のベースイベントと少なくとも１のコンパニオンイベントとにより構成されており、タイミングデータを合計し、その合計タイミングデータをＮ個の出力端子から並列形式で送出するイベントサミングロジックと、そのイベントサミングロジックはプロセッシングクロックにより動作しており、そのイベントサミングロジックから並列に受信したＮ個の合計タイミングデータに基づいてイベントを発生するためのイベント発生器とにより構成されている。そのイベント発生器は、イベントサミングロジックからＮ個の累積タイミングデータをプロセッシングクロックのレートで並列に受信し、そのプロセッシングクロックよりＮ倍高速のイベントクロックのレートで累積タイミングデータを直列に出力する。
【００２０】
本発明のさらに別の態様は、イベント型テストシステムに用いるイベント処理方法である。本発明のイベント処理方法は、各イベントのイベントデータを格納するステップと、そのイベントデータはクロック周期の整数倍値（イベントカウントデータ）とクロック周期の端数値（イベントバーニアデータ）で構成されたタイミングデータであり、そのイベントデータはイベントグループとして規定され、各グループは１のベースイベントと少なくとも１のコンパニオンイベントとにより構成されており、タイミングデータを累積し、ベースイベントとコンパニオンイベントについて、その累積タイミングデータを並列に送出するステップと、その累積タイミングデータに基づくイベントデータによって特定されたイベントを発生するステップと、により構成される。
【００２１】
本発明のさらに別の態様は、イベント型テストシステムに用いるイベント処理方法である。本発明のイベント処理方法は、各イベントのイベントデータを格納するステップと、そのイベントデータはクロック周期の整数倍値（イベントカウントデータ）とクロック周期の端数値（イベントバーニアデータ）で構成されたタイミングデータであり、そのイベントデータはイベントグループとして規定され、各グループは１のベースイベントと少なくとも１のコンパニオンイベントとにより構成されており、タイミングデータを累積し、その累積タイミングデータをＮ個の出力端子からプロセッシングクロックのレートで並列に送出するステップと、そのＮ個の累積タイミングデータをプロセッシングクロックのレートで並列に受信し、そのプロセッシングクロックよりＮ倍高速のイベントクロックのレートで累積タイミングデータを直列に出力するステップと、により構成される。
【発明の効果】
【００２２】
本発明によれば、高速イベント型半導体テストシステムに用いるイベントタイミング処理により、イベントクロックよりはるかに低速なプロセッシングクロックを使用してイベントクロックのレートでバーニアデータを生成することができる。イベント処理装置は、プロセッシングクロックを使用して並列イベント処理を実行し、それにより累積バーニアデータをイベントクロックのレートで形成する。
また、本発明において、イベント型テストシステムは、プロセッシングクロックを用いて、イベントクロックに対応する高精度のタイミングで遅延時間を生成できる。イベント型テストシステムにけるイベント発生器は、プロセッシングクロックのレートで並列の複数のバーニアデータ値を受信し、イベントクロックのレートで直列にバーニアデータ値を生成し、それによりイベントクロックにマッチしたタイミング精度を実現している。
【発明を実施するための最良の形態】
【００２３】
本発明の実施例を、添付の図面を参照して説明する。本発明のイベント処理方法およびイベント処理装置は、イベントクロックよりはるかに低速のプロセッシングクロックを用いて高速テストシステム用のイベントタイミング処理を行うことができる。上述のように、本発明では、イベントクロックはイベントデータの処理レートであり、プロセッシングクロックはハードウエアがイベント処理を行うための動作に使用するクロックである。本発明においては並列処理行うので、各プロセッシングクロックサイクルについて複数のバーニアを用いることにより、高速処理を実現でき、これにより高速テストシステムを構成することができる。
【００２４】
第１に、イベントクロックとプロセッシングクロックが相互に同じである場合の、イベントタイミング算定のプロセスを検討する。このケースは、イベントテストシステムが高速テストシステムであり、ハードウエアがイベントクロックと同じ繰り返しレートのプロセッシングクロックにより動作できる場合に生じる。イベントクロックとプロセッシングクロックが直接的に一致することは、イベントカウントロジックが単にプロセッシングクロックを計数すればよいことを意味する。またバーニア累積値は、プロセッシングクロックサイクルの端数値を現している。
【００２５】
図４Ａは、イベントメモリに格納したイベントデータの一般例を示したテーブルであり、図４Ｂは図４Ａのイベントデータに基づいて形成されるイベントのシーケンスを示した波形図であり、イベントクロックの周波数がプロセッシングクロックの周波数と直接にマッチしている。この場合は、並列処理が行われないので、各イベントのタイミングデータは、イベントカウントデータ（基準クロックの整数部）とイベントバーニアデータ（基準クロックの端数部）との組により定義される。また、各イベントが同じウエイト（重要性）を持ち（例：イベント記述）、従って、並列処理に必要となるベースイベントとコンパニオンイベントの区別はない。
【００２６】
図４Ａのデータテーブルにおいて、各イベントＥ０−Ｅ８（図４Ｂ）は、直前のイベントからの時間差である。そのような時間差はΔＶ０、ΔＶ１、ΔＶ２、．．．ΔＶ８、として表４Ａの最左の欄に示されており、図４Ｂの波形チャートにも示されている。各時間差は２つの隣接イベント間の時間長であるので、この時間差は単純にイベントカウントデータとイベントバーニアデータの組み合わせで表される。イベントカウントデータＣ０−Ｃ８は「カウント」欄に示され、バーニアデータＶ０−Ｖ８は「バーニア」欄に示されている。「イベントタイプ」欄は、各イベントのタイプを定義しており、それは例えば”Drive  Logical  Low”（１から０に駆動）や”Drive  Logical  High”（０から１に駆動）などである。
【００２７】
例えば、イベントＥ２はイベントＥ１からΔＶ２だけ離れており、イベントカウントデータＣ２（整数部）とバーニアデータＶ２（端数部）で定義される。よって、イベントＥ２はΔＶ２＝Ｃ２ｘＴｐ＋Ｖ２として表される。ここでＴｐはプロセッシングクロック（イベントクロック）の１サイクル分の時間長である。同様に、イベントＥ３はイベントＥ２からΔＶ３だけ離れており、イベントデータＣ３（整数部）とバーニアデータＶ３（端数部）で定義されている。従って、イベントＥ３はΔＶ３＝Ｃ３ｘＴｐ＋Ｖ３として表される。図４Ｂは、イベントクロック（プロセッシングクロック）に対するイベント間のタイミング関係を示す。
【００２８】
図５は、図４Ａに示したイベントデータに基づいて、図４Ｂのイベント波形に示すタイミング関係を再生するために、イベントタイミングを算出するためのイベントサミングロジックの構成例を示したブロック図である。イベントサミングロジックは  加算器３２とレジスタ３４により形成したアキュムレータと、イベントカウントロジック３６と、イベント処理ステートマシン３８を有している。プロセッシングクロックは、ステートマシン３８、イベントカウントロジック３６とレジスタ３４に共通に供給されている。イベントメモリからのイベントカウントデータは、イベントカウントロジック３６に供給され、イベントメモリからのイベントバーニアデータは、加算器３２に供給される。イベントサミングロジックの回路構成と動作の詳細は、上述の米国特許出願番号０９／２８６２２６に開示されている。
【００２９】
イベントカウントロジック３６は、例えば、イベントカウントデータに示され数値によりプリセットされるダウンカウンターである。したがって、イベントカウントロジック３６は、プロセッシングクロックを計数することによりカウント結果がゼロに達したとき、ターミナルカウントパルスを発生する。イベントステートマシン３８は、イベントカウントロジック３６からのターミナルカウントパルスを受けると、データエネーブル（エネーブル信号）を発生する。そのデータエネーブルは、プロセッシングクロックに同期してアキュミュレータに送られる。アキュミレータは、バーニアデータを累積（合計）し、イベントステートマシン３８からデータエネーブルを受け取ると、アキュミレータが累積したバーニアデータを発生する。
【００３０】
したがって、累積したバーニアデータは、イベントカウントデータ（データエネーブル）によって定義したタイミングで、イベント発生器２４（図１）に供給される。イベント発生器２４は、累積したバーニアデータにより定義された遅延時間をデータエネーブルのタイミングに追加するための遅延回路を有している。イベント発生器の詳細は、本発明と同じ譲受人が所有する１９９９年９月２５日の米国特許出願番号０９／２８６２２６に開示されている。
従って、例えばイベントカウントデータがＣ２でイベントバーニアデータがＶ２であるイベントＥ２の場合は、Ｃ２回プロセッシングクロックを計数すると、ターミナルカウントパルスがイベントカウントロジック３６によって生成される。ターミナルカウントパルスを受け取ると、イベントステートマシン３８は、データエネーブル（エネーブル信号）を発生してアキュミレータに送出する。アキュミレータにおいて、バーニアデータＶ２が以前のバーニアデータに加えられ、その結果としての累積されたバーニアデータが、イベントステートマシン３８からのデータエネーブルのタイミングで発生される。イベントメモリからのイベントタイプデータ（ドライブハイ又はドライブロー）と、イベントサミングロジックからの累積したバーニアデータに基づいて、イベント発生器２４は、イベント１からΔＶ２離れたイベントＥ２を発生する。
【００３１】
図４Ａ−図４Ｂおよび図５の例では、各イベントのタイミングデータは、直前のイベントからの時間長により定義されているので、各イベントについてイベントカウントデータとイベントバーニアデータの組が特定されている。イベントサミングロジックはプロセッシングクロックを単純に計数し、バーニア累積値は、プロセッシングクロックサイクルの端数を表わしている。この例では、イベントクロック（イベントタイミング用の基準クロック）がプロセッシングクロックとは異なるときは、図４Ａのデータまたは図５の回路によりイベントを正確に形成することはできない。上述のように、典型的なテストシステムでは、イベントクロックの周波数はプロセッシングクロックの周波数とは異なり、より高い周波数となっている。
【００３２】
従って、この問題を解決するために、本発明では、イベントタイミング計算をバーニアデータの並列処理により実行する。並列イベント処理では、比較的遅い速度のプロセッシングクロックを使用して高速度のイベント発生を実現できる。このタイミング関係の例を、図６の波形図に示す。この例では、各プロセッシングクロックの時間周期が、各イベントクロックの２倍の長さである並列処理（１対２パラレルイベント処理）が行わる。イベントを必要なレートで発生するために、各プロセッシングクロックサイクルは、２つのイベントを必要とする。図６に示した１対２パラレルイベント処理を行うために、イベントメモリには、図７Ａに示したようにイベントデータを格納する。このイベントデータは、図７Ｂのイベントサミングロジック（イベント処理パイプライン）により使用される。
【００３３】
図６の波形チャートに示されているように、イベントＥ１のタイミングはイベントＥ０から時間差ΔＶ１であり、これは図４Ａの例と同じである。しかし、イベントＥ２のタイミングは、イベントＥ０からの時間差ΔＶ２であり、これはイベントＥ１を基準に定義される時間長である図４Ａの例とは異なる。同様に、図６において、イベントＥ３とイベントＥ４は、イベントＥ２からの時間差ΔＶ３とΔＶ４としてそれぞれ定義される。
【００３４】
図７Ａのデータテーブルでは、イベントＥ０，Ｅ２、Ｅ４はベースイベントとして記述され、イベントＥ１、Ｅ３、Ｅ５はコンパニオンイベントとして記述されている。コンパニオンイベントはバーニアデータにのみにより定義される。よって、コンパニオンイベントＥ１、Ｅ３とＥ５には、イベントカウントデータが付与されていない。ベースイベントのイベントカウントデータ（プロセッシングクロックの整数）は、前ベースイベント（前コンパニオンイベントではない）を基準として定義される。従って、イベントＥ２のイベントカウントデータＣ２は、イベントＥ０からのプロセッシングクロックの周期の整数値となっている。
【００３５】
このようにして、蓄積したバーニアデータの並列出力を生成するために、ベースイベントとコンパニオンイベントのグループが特定される。ベースイベントＥ０とコンパニオンイベントＥ１のグループと、ベースイベントＥ２とコンパニオンイベントＥ３のグループと、ベースイベントＥ４とコンパニオンイベントＥ５のグループとが、図７Ａのテーブルのように形成される。図７Ｂのイベントサミングロジックに示すように、各グループ用のイベントデータが並列に処理され、累積されたバーニアデータは、ベースイベントとコンパニオンイベントとして並列で発生される。
【００３６】
図６に示すように、ベースイベントの実際のタイミングは、全ての以前のベースイベントの合計である。従って、イベントＥ４（ベースイベント）のタイミングは、イベントＥ０、Ｅ２およびＥ４、すなわちΔＶ０＋ΔＶ２＋ΔＶ４の合計である。コンパニオンイベントの実際のタイミングは、以前の全てのベースイベントの合計と、現在コンパニオンイベントのバーニアデータを加えたものである。従ってイベントＥ５（コンパニオンイベント）のタイミングは、イベントＥ０、Ｅ２、Ｅ４およびＥ５、すなわちΔＶ０＋ΔＶ２＋ΔＶ４＋ΔＶ５の合計である。
【００３７】
上述のように、ベースイベントの時間差は、イベントカウントデータとイベントバーニアデータの組み合わせで定義される。従って、時間差ΔＶ０は、イベントカウントデータＣ０とバーニアデータＶ０の組み合わせで定義され、時間差ΔＶ２は、イベントカウントデータＣ２とバーニアデータＶ２の組み合わせで定義され、時間差ΔＶ４は、イベントカウントデータＣ４とバーニアデータＶ４の組み合わせで定義される。しかし、コンパニオンイベントの時間差は、バーニアデータのみによって定義される。従って、時間差ΔＶ１は、バーニアデータＶ１で定義され、時間差ΔＶ３は、バーニアデータＶ２で定義され、時間差ΔＶ５は、バーニアデータＶ５で定義される。
【００３８】
図６と図７Ａの例においてイベントタイミングを算出するには、図７Ｂに示したイベントサミングロジックが、１対２並列処理を実行する。図７Ｂの例では、イベントサミングロジックは、加算器３２とレジスタ３４により構成されるアキュムレータと、イベントカウントロジック３６と、イベント処理ステートマシン３８を有する。図７Ｂに示すように、イベントサミングロジックは、ベースイベントに関しては、図５と基本的に同じ回路構成となっているが、図７Ｂのイベントサミングロジックは更に、コンパニオンイベントを並列処理するための加算器４４（２）を有する。レジスタ４０（１）、４０（２）、４２（２）は、イベントサミングロジックの回路で処理したデータをリタイミングする為に設けられている。
【００３９】
イベントサミングロジックにおいて、累積されたイベントバーニア（以前のベースイベントと現在のベースイベントのバーニアデータの互い合計したデータ）が、加算器４４（２）に供給され、そこでコンパニオンイベントのイベントバーニアと加算される。プロセッシングクロックは、イベント処理ステートマシン３８、イベントカウントロジック３６、そしてレジスタ３４に共通に供給されている。イベント処理ステートマシン３８とイベントカウントロジック３６は、図５に示すものと同じである。
【００４０】
この構成では、ベースイベントとコンパニオンイベントは並列でプロセスされ、それにより、プロセッシングクロックではなくイベントクロックの速度のイベントタイミングを生成することができる。例えば、イベントＥ２とＥ３に関して、これらのイベントのタイミング算出は並列で実施される。この例では、イベントＥ２は、イベントカウントデータＣ２を有するベースイベントであり、イベントバーニアデータはＶ２でる。またイベントＥ３はイベントバーニアデータのみを有するコンパニオンデータである。イベントＥ３（コンパニオンイベント）のバーニアデータは、イベントＥ２（ベースイベント）の累積されたバーニアデータに加えられる。
【００４１】
イベントＥ２に関して、イベントカウントデータＣ２は、イベントカウントロジック３６に供給される。イベントカウントロジック３６は、プロセッシングクロックをＣ２回数えたとき、すなわちダウンカウント値が０に達したとき、ターミナルカウントパルスを発生する。イベント処理ステートマシン３８は、ターミナルカウントパルスを受けると、データエネーブル（エネーブル信号）を、プロセッシングクロックに同期して発生し、アキュミュレータに送出する。ベースイベントのイベントバーニアデータがアキュミュレータに供給され、以前のベースイベントのバーニアデータとイベントＥ２が累積されて、その結果レジスタ４０（１）を介してイベントＥ２の累積（合計）されたバーニアデータを生成する。従って、イベントＥ２の累積されたバーニアデータは、イベントカウントデータＣ２で定めたタイミングで出力される。
【００４２】
イベントＥ２の累積されたバーニアデータは、加算器４４（２）により、イベントＥ３のイベントバーニアデータに更に加えられ、それによりイベントＥ３の累積されたバーニアデータを、レジスタ４０（２）を介して生成する。イベントＥ３の累積されたバーニアデータは、イベントＥ２の累積されたバーニアデータが生成されると直ちに生成される。このようにして、イベントＥ２とＥ３の累積されたバーニアデータが、図７Ｂに示すように並列に形成される。そのため、蓄累積されたバーニアデータは、イベント発生期により、イベントクロックのタイミングで処理される。これを、図７Ｂのイベントクロック１とイベントクロック２として示している。
【００４３】
本発明の並列イベント処理の他の例を図８−図１０に示す。この例は、各プロセッシングクロックの時間周期が、各イベントクロックより４倍長い（１対４並列処理）場合である。図８の波形は、そのような１対４並列イベント処理の例を示す。図９のデータテーブルは、図８の波形を生成するためにイベントメモリに格納したイベントデータの例を示す。図１０の回路図は、１対Ｎ並列イベント処理のためのイベントサミングロジックを、一般化して示したものであり、Ｎ−１個の加算器がベースイベント用のアキュミレータと並列に設けられている。この例の場合、必要とするレートでイベントを発生するためには、プロセッシングクロックの各サイクルは４イベントが必要である。
【００４４】
図８の波形チャートに示すように、イベントＥ１のタイミングは、イベントＥ０からの時間差ΔＶ１であり、これは図４Ａの例に示すものと同じである。イベントＥ２とＥ３のタイミングも、それぞれイベントＥ０から定義した時間差ΔＶ２とΔＶ３である。図９において、イベントＥ０のイベントデータは、イベントカウントデータＣ０とイベントバーニアデータＶ０の組で構成されている。イベントＥ１、Ｅ２、Ｅ３は、それぞれバーニアデータＶ１、Ｖ２、Ｖ３のみで構成されている。つまり、イベントＥ０はベースイベントであり、イベントＥ１、Ｅ２、Ｅ３はコンパニオンイベントである。本発明において、１のベースイベント（イベントＥ０）と３のコンパニオンイベント（イベントＥ１−Ｅ３）のグループが、並列処理される。同様に、図８において、イベントＥ４はイベントカウントデータＣ４とイベントバーニアデータＶ４よって記述されるベースイベントであり、イベントＥ５、Ｅ６、Ｅ７はバーニアデータＶ５、Ｖ６、Ｖ７のみで記述されるコンパニオンイベントである。したがって、１のベースイベント（イベントＥ４）と３のコンパニオンイベント（イベントＥ５−Ｅ７）のグループが、並列処理される。
【００４５】
図８の例に示すように、ベースイベントの実際のタイミングは、以前の全てのベースイベントの合計である。従って、例えばイベントＥ４（ベースイベント）のタイミングは、ベースイベントＥ０とＥ４のタイミングの合計、すなわち、ΔＶ０＋ΔＶ４である。コンパニオンイベントの実際のタイミングは、全ての以前のベースイベントの合計と、現在コンパニオンイベントのバーニアデータを加えたものである。従って、例えばイベントＥ５（コンパニオンイベント）のタイミングは、ベースイベントＥ０とＥ４およびイベントＥ５のタイミングの合計、すなわち、ΔＶ０＋ΔＶ４＋ΔＶ５である。
【００４６】
前述の例におけるイベントタイミングを算出するために、図１０のイベントサミングロジックは１対Ｎ並列処理として構成している。この回路図では、加算器３２とレジスタ３４で構成したアキュミレータと、イベントカウントロジック３６と、イベント処理ステートマシン３８は、図５と図７Ｂに示したものと基本的に同じである。図１０に示すように、イベントサミングロジックは、Ｎイベント（各グループについて）を同時に並列処理するために、加算器４４（２）−４４（Ｎ）を更に有している。レジスタ４０（１）−４０（Ｎ）と４０（２）−４０（Ｎ）は、この回路構成において処理されたデータをリタイミングするために設けられている。
【００４７】
図１０のイベントサミングロジックでは、累積されたイベントバーニア（以前のベースイベントと現在ベースイベントが相互に合計されたバーニアデータ）が、加算器４４（２）−４４（Ｎ）に供給されており、そこで対応するコンパニオンイベントのイベントバーニアデータに加えられる。この構成において、ベースイベントとコンパニオンイベントは並列処理され、それによりＮイベントを有するグループのイベントタイミングが同時に形成される。従って、プロセッシングクロックが、イベントクロックより１／Ｎ遅くても、累積されたバーニアデータは、イベントサミングロジックの並列処理を介して、イベントクロックのレートで得ることができる。
【００４８】
図１１−図１５は、本発明の第２実施例を示しており、並列処理において、ベースイベントとコンパニオンイベントのグループの累積をシリアル（直列）プロセスにより行う。図１１と図１２は、プロセッシングクロックの周期が、イベントクロックの周期の２倍の長さである例である。また図１３と図１４は、プロセッシングクロックの周期が、イベントクロックの周期の４倍の長さである例である。この実施例におけるタイミング算出を行うためのイベントサミングロジックの構成を、図１５に示す。図６−図１０に示した並列処理においては、各コンパニオンイベントは、ベースイベントのみを基準として定義される。つまり、各コンパニオンイベントのバーニアデータは、図８に示すように、他のコンパニオンイベントのバーニアデータとは無関係である。従って、第１実施例においては、純粋な並列処理により、ベースイベントとコンパニオンイベントのグループについて、累積されたバーニアデータを並列に生成できる。
【００４９】
しかし、図１１−図１５に示した第２実施例では、各コンパニオンイベント用のバーニアデータは、図４Ａと図４Ｂの例に示したと同様に、直前のイベントからの時間長として定義される。図１１−図１５の例では、コンパニオンイベントは直前イベントからの時間長であるバーニアデータによってのみ記述されており、ベースイベントは、イベントカウントデータとイベントバーニアデータの組み合わせにより記述されている。従って、各グループ内のベースイベントとコンパニオンイベントについて、バーニアデータの直列処理を実施する必要がある。第２実施例においては、各コンパニオンイベントは直前イベントからの時間長として定義されるので、バーニアデータ用のデータビットの数が少なくできることが期待される。なぜなら、一般にそのような隣接する２つのイベント間の時間差は小さいからである。
【００５０】
プロセッシングクロック周期がイベントクロック周期の２倍である図１１と図１２の例では、２つの出力（累積されたバーニアデータ）は並列で生成され、各イベントデータは直列に累積される。図１１の波形チャートと図１２のデータテーブルに示すように、イベントＥ１のタイミングは、図４Ａの例に示したイベントＥ０からの時間長ΔＶ１である。イベントＥ２のタイミングは、イベントＥ１からの時間長ΔＶ２であり、イベントＥ３のタイミングは、イベントＥ２からの時間長ΔＶ３であるといった具合である。
【００５１】
このようにして、各イベントのタイミングは、直前のイベントによって定義される。しかし、図４Ａと図４Ｂの例とは異なり、ベースイベントとコンパニオンイベントが区別されている。ベースイベントとコンパニオンイベントで構成するグループが、図１５に示したイベントサミングロジックにより、累積したバーニアデータの並列出力を生成するために特定されている。
【００５２】
図１２のテーブルにおいて、イベントＥ０のイベントデータは、イベントカウントデータＣ０とイベントバーニアデータＶ０の組として構成され、イベントＥ２とイベントＥ４の各イベントデータは、イベントカウントデータとイベントバーニアデータの組、すなわち、Ｃ２とＶ２、およびＣ４とＶ４として構成される。しかし、イベントＥ１、Ｅ２、Ｅ３は、バーニアデータＶ１、Ｖ３、およびＶ５のみによってそれぞれ定義される。すなわちこの例では、イベントＥ０，Ｅ２，Ｅ４はベースイベントであり、イベントＥ１、Ｅ３、Ｅ５はコンパニオンイベントである。
【００５３】
この例では１対２の関係があるので、累積されたバーニアデータをイベントクロックのレートで生成するためには、イベントサミングロジックは、１つはベースイベント用でありもう１つはコンパニオンイベント用である２つの並列出力を形成する。１対４の関係の場合には、イベントサミングロジックは、４つの並列出力を形成し、その１つはベースイベント用であり、他の３つはコンパニオンイベント用である。従って、１対Ｎ関係を網羅するためには、図１５の回路図に示す構成において、後で詳説するようにＮ並列出力を生成する。しかし、図１１−１５の例では、純粋な並列処理のみを行う図７Ｂまたは図１０に示した実施例とは異なり、タイミング計算には直列処理も行われる。これは各イベントのイベントタイミングが、直前からの時間差として定義されているからである。
【００５４】
各プロセッシングクロック周期が各イベントクロック周期の４倍である図１３と図１４の例では、４つの出力（累積されたバーニアデータ）が並列で生成され、各イベントデータが直列に累積される。図１３の波形チャートと図１４のデータテーブルに示すように、イベントＥ１のタイミングは、図４Ａの例と同様に、イベントＥ０からの時間長ΔＶ１である。イベントＥ２のタイミングはイベントＥ１からの時間長ΔＶ２であり、イベントＥ３のタイミングはイベントＥ２からの時間長ΔＶ３といった具合である。
【００５５】
このようにして、各イベントのタイミングが、直前のイベントからの時間差として定義される。図１４において、イベントＥ０用のイベントデータはイベントカウントデータＣ０とイベントバーニアデータＶ０の組で構成され、イベントＥ４用のイベントデータも、イベントカウンタデータＣ４とイベントバーニアデータＶ４の組で構成される。しかし、イベントＥ１，Ｅ２そしてＥ３は、それぞれイベントバーニアデータＶ１，Ｖ２，Ｖ３のみにより定義される。同様にイベントＥ５，Ｅ６，Ｅ７は、それぞれイベントバーニアデータＶ５，Ｖ６，Ｖ７のみにより定義される。
つまりこの例では、イベントＥ０とＥ４はベースイベントであり、イベントＥ１−Ｅ３とＥ５−Ｅ７はコンパニオンイベントである。１つのベースイベント（イベントＥ０）と３つのコンパニオンイベント（イベントＥ１−Ｅ３）から構成するイベントの各グループは、本発明において並列に処理される。同様に、１つのベースイベント（イベントＥ４）と３つのコンパニオンイベント（イベントＥ５−Ｅ７）から構成するもうひとつのグループのイベントが、本発明において並列処理される。
【００５６】
図１５において、イベントサミングロジックは、イベントカウントロジック３６と、イベント処理ステートマシン３８と、加算器１３２とレジスタ１３４からなるアキュミレータと、加算器１４４（１）−１４４（１−Ｎ）と、レジスタ１４０（１）−１４０（Ｎ−１）とを有している。イベントカウントロジック３６とイベント処理ステートマシン３８は、図７Ｂや図１０に示したものと基本的に同じである。しかし、図７Ａと図１０に示した前述の例とは異なり、アキュミレータは、コンパニオンイベントまたはベースイベントのいずれについてもその全てのバーニアデータを累積（合計）し、Ｎ−ｔｈ累積バーニアデータを生成する。
【００５７】
加算器１４４（１）は、アキュミレータからのＮ−ｔｈ累積バーニアデータに、ベースイベントのバーニアデータを加算する。加算器１４４（２）は、アキュミレータからのＮ−ｔｈ累積バーニアデータに、ベースイベントのバーニアデータと第１コンパニオンイベントのバーニアデータを加算する。同様の加算処理を、残りのコンパニオンイベントのすべてに実施する。したがって、図１５のイベントサミングロジックは、直列処理を実行すると同時にＮ並列出力を生成する。
【００５８】
上述したように、この方法は各プロセッシングクロックサイクルについて複数のバーニアを用いることにより、より高いイベント処理レートを達成する。したがって、プロセッシングクロックが、イベントクロックより１／Ｎ遅くても、累積されたバーニアデータは、Ｎ並列出力を介してイベントクロックのレートで生成される。各グループのコンパニオンイベントの数は、プロセッシングクロックサイクルに対応するイベントクロックの数からベースイベントに関連したイベントクロック数を引いたものに等しい。この方法は、どのような速度のイベントクロックにも合わせることができる。また、この方法は、各イベントクロックサイクルに、１つのイベント（ベース又はコンパニオン）が存在することを前提としている。
【００５９】
本発明の第３実施例は、バーニアデータ値の分解能、すなわち、イベントエッジ配置分解能に関するものである。バーニア値の分解能は、イベント発生器（例えば図１に示したもの）がどのようにこれらの値を解釈するかに依存する。イベント発生器の構成例は、上述した米国特許出願番号０９／４０６３００に開示されている。例えば図１０または１５のイベントサミングロジックからのバーニア値（累積されたバーニア値）は、イベント発生器の可変遅延回路（イベント遅延ロジック）に供給される。イベント遅延ロジックは、高タイミング分解能でバーニアデータにより特定された遅延時間を生成する。周知のように、そのような遅延時間は、可変遅延回路によって生成され、これは一般に直列に接続したＣＭＯＳゲートで構成している。
【００６０】
イベント発生器は、入力された全てのバーニアデータ値を、プロセッシングクロックサイクルの端数として取り扱うことができる。これは図１６のブロック図に示すように、イベント発生器のプロセッシングクロックがイベント処理パイプライン（たとえば、上述のイベントサミングロジック）と同じ周波数である場合に相当する。図１６のブロック図は、イベント型テストシステムの基本的な構成要素を示している。このテストシステムは、上述の実施例のデータテーブルに示したようなイベントデータを格納するためのイベントメモリと、上述のイベントサミングロジックを含むイベント処理パイプライン１２２と、ドライブイベントやサンプリングイベントのようなイベントを形成するためのイベント発生器１２４を含む。
【００６１】
図１６の例では、バーニア値（累積されたバーニアデータ）が、イベント遅延ロジック（可変遅延回路）に直接送られる前に、レジスタ登録される。より高いタイミングの単位をもたらす高速度クロックが他にはないので、イベント遅延ロジックは、プロセッシングクロックピリオドの全体にまたがる遅延を発生できなければならない。これは、バーニアデータビットが、必要とされるタイミングの分解能を保ちながら、プロセッシングクロック周期の全体を網羅できなければならないことを意味する。
【００６２】
図１７のテーブルは、固定数のバーニアビットが使用された場合の、バーニア分解能（ドライブイベントおよびサンプリングイベントのタイミング精度）を示したものである。ここでは、分解能（精度）は、パイプラインクロック（プロセッシングクロック）の周期をバーニアビットの数で割ったものに等しい。例えば、１２５ＭＨｚのプロセッシングクロックの場合は、時間周期（１サイクル時間長）は８ｎｓである。この場合は、７ビット固定のバーニアデータは８ｎｓなので、タイミング分解能は６２．５ｐｓ（ピコセカンド）である。２５０ＭＨｚのプロセッシングクロックの場合は、時間周期（１サイクル時間長）は４ｎｓであり、そのためタイミング分解能は、バーニアデータが７ビット固定なので、３１．２５ｐｓとなる。
【００６３】
図１７のテーブルは、プロセッシングクロックに基づくタイミング分解能が、イベントクロックの周波数にかかわらず固定されている場合（２５０ＭＨｚのプロセッシングクロックと固定７ビットのバーニアデータ）を示している。このテーブルに示されているように、プロセッシング（パイプライン）クロック周波数が１２５ＭＨｚの場合には、固定７ビットをバーニアデータによる時間分解能は、６２．５０ｐｓ（ピコセカンド）である。プロセッシングクロックの周波数が２５０ＭＨｚの場合は、固定７ビットバーニアデータによる時間分解能は３１．２５ｐＳである。
従って、この場合は、いかにイベントクロック周波数がプロセッシングクロック周波数より高くても、例えば５００ＭＨｚから１．５ＧＨｚのようであっても、タイミング分解能は変化しない。図中の「クロック／バーニア」のコラムは、図１０と図１５に示すイベントサミングロジックでの並列出力の端子数を示している。これは、図１７に示したテーブルでは、並列処理により、バーニアデータの生成をイベントクロックのレートで使用できるように、イベントタイミングの算出を実行できるが、そのタイミング分解能はプロセッシングクロックにより制限されることを意味する。
【００６４】
テストシステムの分解能は、イベントクロック周波数が上がるに従ってバーニアビット数を増加することにより向上させることができる。図１８のテーブルは、可変バーニアビットが使用された場合の例を示している。図１８のテーブルに示すように、より多くのバーニアビットを使用することにより、分解能を向上できる。例えば、プロセッシング（パイプライン）クロック周波数が２５０ＭＨｚであり、イベントクロック周波数が５００ＭＨｚである場合には、バーニアデータが８ビットで定義されるならば、タイミング分解能は１５．６３ｐｓとなる。またプロセッシング（パイプライン）クロック周波数が２５０ＭＨｚであり、イベントクロック周波数が１．５ＧＨｚである場合には、バーニアデータが１０ビットで定義されるならば、タイミング分解能は３．９１ｐｓとなる。
【００６５】
図１８のテーブルの例では、プロセッシングクロック周波数とイベント設定精度の相違を補正するために、イベント発生器のバーニア遅延ロジックに、ビット数の追加を行う必要がある。これは、図１６のイベント発生器１２８の処理ロジックと図１０と図１５のイベントサミングロジックが、イベント周波数が増加する毎に、拡張又は修正されなくてはならないことを意味する。上記のバーニア使用方法における更なる不都合は、バーニア値がプロセッシングクロックサイクルの端数であるので、全てのロジックがより遅い速度で動作することである。これはプロセッシングクロックサイクルの周波数がイベントクロックのものよりはるかに低いからである。
【００６６】
上述の方法における問題は、イベント発生器に入力される全てのバーニア値をイベントクロックサイクルの端数として扱うことにより解決することができる。これはイベント発生器自体のプロセッシングクロックがプロセッシングクロックを乗算することで得られるイベントクロック周波数と同じ周波数とする場合がこれに相当する。この場合には、イベント処理ロジックは、イベントクロックレートより遅いクロック周波数を用いてデータ処理をするが、イベントクロックレートでイベントデータの処理をシミュレートする計算を行う。
図１９はこのタイプのシステムの例を示しており、イベントデマルチプレックスロジックは、データ入力としてプロセッシング（パイプライン）クロックを用いることにより、デマルチプレックス動作がプロセッシングクロックに同期するようにしている。具体的には、イベント発生器２２４は、イベントデマルチプレックスロジック２２６とイベント遅延ロジック２２８とを有している。イベントデマルチプレックスロジック２２６は、２以上の累積バーニア値をイベント処理パイプライン（イベントサミングロジック）１２２から並列にプロセッシングクロックのレートで受け取り、累積バーニア値をイベントクロックのレートで直列形式で出力する。すなわち、並列−直列変換が行われる。
【００６７】
回路構成に関して、イベント遅延ロジック２２８は、図１６のイベント遅延ロジック１２８と同等であり、累積バーニアデータにより規定される微細な遅延時間を生成する。しかし、イベント遅延ロジック２２８は、イベントデマルチプレックスロジック２２６の出力において直列に生成された各バーニア値によって特定される遅延時間を形成するために、イベントクロックのレートで動作する。周知のように、そのような遅延時間は、可変遅延回路によって生成され、これは一般に直列に接続したＣＭＯＳゲートで構成している。
【００６８】
図２０Ａ−図２０Ｅの例では、イベント発生器は１対２イベントデマルチプレックスを行い、それによって時間分解能を２倍にする。図２１Ａ−図２１Ｇは、イベント発生器は１対４イベントデマルチプレックスの場合を示しており、それによりタイミング分解能を４倍にしている。図２０Ａ−図２０Ｅでは、図２０Ｂのイベントクロックは、図２０Ａのプロセッシングクロックより２倍の周波数を有している。イベントデマルチプレックスロジック２２８は、図２０Ｃに示すように、並列に累積バーニアデータＶ０、Ｖ２、Ｖ４．．．をベースイベント用に受信し、また図２０Ｄに示すようにコンパニオンイベント用のバーニアデータＶ１、Ｖ３、Ｖ５．．．を受信する。
【００６９】
そのような並列の累積されたバーニアデータは、例えば１対２並列処理を行う図７Ｂのイベントサミングロジックから供給される。イベントデマルチプレックスロジック２２６は、図２０Ｅに示すようにイベントクロックの繰り返しレートで、デマルチプレックスしたバーニアデータを生成する。つまり、並列形式でプロセッシングククロックに同期して受信されたバーニアデータは、直列でイベントクロックに同期して出力される。従って、イベント発生器２２４は、イベントクロックに基づいたタイミング分解能で遅延時間を生成できる。
【００７０】
図２１Ａ−図２１Ｇにおいて、図２１Ｂのイベントクロックは、図２１Ａのプロセッシングククロックの周波数より４倍の周波数を有している。イベントデマルチプレックスロジック２２６は、ベースイベントおよびコンパニオンイベントのバーニアデータを並列に受信する。すなわち、デマルチプレックスロジック２２６には、図２１Ｃに示すようにベースイベント用の累積バーニアデータＶ０、Ｖ４、Ｖ８...が供給され、また図２０Ｄに示すように第１コンパニオンイベント用の累積バーニアデータＶ１、Ｖ５、Ｖ９...が供給される。デマルチプレックスロジック２２６には更に、図２１Ｅに示すように第２コンパニオンイベント用のバーニアデータＶ２、Ｖ６、Ｖ１０...が供給され、また図２１Ｆに示すように第３コンパニオンイベント用のバーニアデータＶ３、Ｖ７、Ｖ１１...が供給される。
【００７１】
そのような並列形式の累積バーニアデータは、１対４並列処理を行う図１０のイベントサミングロジックから供給される。イベントデマルチプレックスロジック２２６は、図２１Ｇに示すように、イベントクロックの切り返しレートで、デマルチプレックスしたバーニアデータを生成する。つまり、並列形式でプロセッシングククロックに同期して受信したバーニアデータが、直列形式でイベントクロックに同期して出力される。従って、イベント発生器２２４は、イベントクロックに基づいたタイミング分解能で延長時間を生成でき、これは元のタイミング分解能の４倍である。
【００７２】
図２２のテーブルは、本発明の第３実施例の効果をまとめたものであり、バーニアビットの分解能は、プロセッシングククロックではなくイベントクロックの速度に結合している。それにより、バーニアデータの固定ビットは、常に同じ分解能を実現する。バーニアデータはイベントクロック速度で生成されるので、各バーニア値のタイミング分解能は、テーブルに示されているように、イベントクロック速度の増加とともに増大する。例えば、プロセッシングク（パイプライン）クロック周波数が２５０ＭＨｚであり、イベントクロック周波数が５００ＭＨｚである場合は、タイミング分解能は固定７ビットバーニアデータにおいて１５．６３ｐＳである。プロセッシングク（パイプライン）クロック周波数が２５０ＭＨｚであり、イベントクロック周波数が１．５ＧＨｚである場合は、タイミング分解能は固定７ビットバーニアデータにおいて５．２１ｐＳである。
【００７３】
図１９−２２に示したこのタイプのバーニアデータの使用方法には、以下のような利点がある。すなわち（１）バーニア値がイベントクロックサイクルの端数であり、（２）イベント発生器のみがイベントクロック速度で動作すればよい。例えば、実際のシステムに本発明を実施する際には、本発明の方法では、バーニアデータを低速度のチップ間で転送し、イベント発生器チップ内の高速領域に変換して供給できる。したがって、本発明では、各イベント処理パイプラインは、イベントクロック周波数にかかわらず、固定ビット数でデータを処理すればよい。これにより、必要な数のバーニアを得るために、複数の同一のパイプラインが形成される。
【００７４】
本発明の第３実施例における処理方法は、各プロセッシングククロックサイクルにおいて、複数のバーニアイベントの使用を必要とする。実際のテストにおいて、バーニアの使用形態は、被試験デバイス（ＤＵＴ）の特定のピンのタイミングにより異なる。例えば、クロックピンは、データバスピンよりも高速なイベントレートを必要とする。これは、バーニア値のいくつかは遅延を供給するが、それ以外のときはＤＵＴのピンにてイベント（例えばドライブイベントやサンプリングイベント）を生成してはならないことを意味する。
これは、イベントメモリに格納するイベントデータに非作動（ＮＯＰ）イベントを挿入することで達成できる。一般に、そのようなＮＯＰは、イベントデータ内のイベントタイプとして特定される。このようなＮＯＰイベントは、指定したＤＵＴのピンの状態を変えることなく、現在のバーニア遅延値を使用できるようにする。図２３と図２４Ａ−２４Ｇは、そのような応用においてマルチプレックスしたイベントクロックを用いた例を示したものである。図２３のテーブルは、イベントメモリに格納したイベントデータの例を示している。図２４Ａ−図２４Ｇは、本発明に基づきＮＯＰイベントを挿入した効果を示すタイミングチャートである。
【００７５】
上述した米国特許出願番号０９／４０６３００に開示したようなイベント発生器は、出力すべきイベントのタイプを決定するためのイベントタイプデータを、イベントメモリから受信する。図２３と図２４Ａ−図２４Ｇの例では、イベント発生器が、累積されたバーニアデータによって規定された遅延時間を有する上昇エッジ（ドライブハイ）または下降エッジ（ドライブロー）を形成する。イベントタイプデータがＮＯＰの場合には、イベント発生器は、ロジックステートを変えることなく、特定された遅延のＮＯＰイベントを形成する。
【００７６】
図２４Ａ−図２４Ｇに示す波形において、図２４Ａ−図２４Ｅに示すタイミング関係は、１対２デマルチプレックスの場合を示しているので、図２０Ａ−図２０Ｅに示すものと基本的に同一である。図２４Ｆに示すように、図１９のイベント発生器のイベントデマルチプレックスロジック２２６によりデマルチプレックスされるイベントタイプデータは、イベントクロックのシーケンスでイベントタイプデータを示している。図２４Ｆのイベントタイプデータは、図２３に示したテーブルに対応しており、たとえばドライブハイ（Ｄｒｖ１）、ドライブロー（Ｄｒｖ０）そしてＮＯＰなどである。ＮＯＰイベントに換えて、ベースイベントのイベントカウント値をより大にすることにより、ＮＯＰイベントと同一の効果を得ることもできる。
【００７７】
本発明によれば、高速イベント型半導体テストシステムに用いるイベントタイミング処理により、イベントクロックよりはるかに低速なプロセッシングクロックを使用してイベントクロックのレートでバーニアデータを生成することができる。イベント処理装置は、プロセッシングクロックを使用して並列イベント処理を実行し、それにより合計バーニアデータをイベントクロックのレートで形成する。
また、本発明において、イベント型テストシステムは、プロセッシングクロックを用いて、イベントクロックに対応する高精度のタイミングで遅延時間を生成できる。イベント型テストシステムにけるイベント発生器は、プロセッシングクロックのレートで並列の複数のバーニアデータ値を受信し、イベントクロックのレートで直列にバーニアデータ値を生成し、それによりイベントクロックにマッチしたタイミング精度を実現している。
【００７８】
好ましい実施例しか明記していないが、上述した開示に基づき、添付した請求の範囲で、本発明の精神と範囲を離れることなく、本発明の様々な形態や変形が可能である。
【図面の簡単な説明】
【００７９】
【図１】図１は、本発明のイベント処理装置と方法を実施するためのイベント型テストシステムの基本構成を示す概略ブロック図である
【図２】図２は、２つの隣接するイベント間の時間差を記述するための、イベントカウントデータとイベントバーニアデータ間の基本的なタイミング関係を示したタイミングチャートである。
【図３】図３は、イベント型テストシステムにおけるイベントサミング動作の概念を示すために、イベントクロックに対する様々なイベントのタイミング関係を示したタイミングチャートである。
【図４】図４Ａは、イベントクロックとプロセッシングクロックが１対１の関係のときにイベントメモリ内に格納されるイベントデータの一般例を示したテーブルであり、図４Ｂは図４Ａのイベントデータに基づいて形成されるイベントのシーケンスを示す波形図である。
【図５】図５は、図４Ａのデータテーブルに示すイベントデータに基づいて図４Ｂの波形のイベントタイミングを処理するためのイベントサミングロジックの構成例を示したブロック図である。
【図６】図６は、各プロセッシングクロックの時間周期が各イベントクロックの時間周期の２倍の長さである場合における本発明の第１実施例における並列処理を示した波形チャートである。
【図７】図７Ａは、イベントメモリ内に格納されたイベントデータの例を示すデータテーブルであり、図７Ｂは、図６に示すタイミング関係を形成するために１対２並列イベント処理を実行するためのブロック図である。
【図８】図８は、各プロセッシングクロックの時間周期が各イベントクロックの時間周期の４倍の長さである場合における本発明の第１実施例における並列処理を示した波形チャートである。
【図９】図９は、図８に示すタイミング関係を形成するための１対４並列イベント処理を実行するために、イベントメモリに格納されたイベントデータの例を示すデータテーブルである。
【図１０】図１０は、本発明の第１実施例における１対Ｎ並列イベント処理を実行するためのイベントサミングロジックにおける構成例を示したブロック図である。
【図１１】図１１は、プロセッシングクロックの時間周期が各イベントクロックの時間周期の２倍の長さである場合の本発明の第２実施例における直列処理を示した波形チャートである。
【図１２】図１２は、図１１に示すタイミング関係を形成するための１対２直列イベント処理を実行するために、イベントメモリに格納されたイベントデータの例を示すデータテーブルである。
【図１３】図１３は、各プロセッシングクロックの時間周期が各イベントクロックの時間周期の４倍の長さである場合の本発明の第２実施例における直列イベント処理を示した波形チャートである。
【図１４】図１４は、図１３に示すタイミング関係を形成するための１対４直列イベント処理を実行するために、イベントメモリに格納されたイベントデータの例を示すデータテーブルである。
【図１５】図１５は、本発明の第２実施例における１対Ｎ直列イベント処理を実行するためのイベントサミングロジックにおける構成例を示したブロック図である。
【図１６】図１６は、イベント発生器がイベントバーニア値を、プロセッシングクロックサイクルの端数として取り扱うようにした、イベント型テストシステム構成例を示したブロック図である。
【図１７】図１７は、バーニアビットがプロセッシングクロックの端数であり、イベント発生器が図１６のように構成されたときの、固定バーニアビットによるバーニアデータのタイミング精度を示すテーブルである。
【図１８】図１８は、バーニアビットがプロセッシングクロックの端数であり、イベント発生器が図１６のように構成されたときの、可変バーニアビットによるバーニアデータのタイミング精度を示すテーブルである。
【図１９】図１９は、イベント発生器がイベントバーニア値を、イベントクロックサイクルの端数として取り扱うようにした、本発明の第３実施例の構造例を示したブロック図である。
【図２０】図２０Ａ−図２０Ｅは、図１９のイベント発生器が１対２イベントデマルチプレックスを用いた場合の、バーニアデータのタイミング関係を示したタイミングチャートである。
【図２１】図２１Ａ−図２１Ｇは、図１９のイベント生成器が１対４イベントデマルチプレックスを用いた場合のバーニアデータのタイミング関係を示したタイミングチャートである。
【図２２】図２２は、本発明の第３実施例においバーニアビットがイベントクロックの端数であり、イベント発生器が図１９のように構成されたときの、一定バーニアビットによるバーニアデータのタイミング精度を示すテーブルである。
【図２３】図２３は、図２４Ａ−図２４Ｇの波形を生成する為のイベント型データとして非動作（ＮＯＰ）イベントを含むイベントメモリに格納されたイベントタイプデータの例を示したテーブルである。
【図２４】図２４Ａ−図２４Ｇは、１対２イベントデマルチプレックスを用いた図１９のイベント発生器により、図２３のイベントデータに基づいて形成されたタイミング関係を示すタイミングチャートである。
【図１】
2005514626.tif 000003
【図２】
2005514626.tif 000004
【図３】
2005514626.tif 000005
【図４】
2005514626.tif 000006
【図５】
2005514626.tif 000007
【図６】
2005514626.tif 000008
【図７】
2005514626.tif 000009
【図８】
2005514626.tif 000010
【図９】
2005514626.tif 000011
【図１０】
2005514626.tif 000012
【図１１】
2005514626.tif 000013
【図１２】
2005514626.tif 000014
【図１３】
2005514626.tif 000015
【図１４】
2005514626.tif 000016
【図１５】
2005514626.tif 000017
【図１６】
2005514626.tif 000018
【図１７】
2005514626.tif 000019
【図１８】
2005514626.tif 000020
【図１９】
2005514626.tif 000021
【図２０】
2005514626.tif 000022
【図２１】
2005514626.tif 000023
【図２２】
2005514626.tif 000024
【図２３】
2005514626.tif 000025
【図２４】
2005514626.tif 000026
【国際調査報告】
2005514626.tif 000027