(57)【要約】本発明は、多くのメモリセルを有する半導体メモリに関し、各メモリセルが、以下を有する。すなわち、第１の導電可能にドープされた接続領域（Ｓ／Ｄ）、第２の導電可能にドープされた接続領域（Ｓ／Ｄ）、これらの接続領域（Ｓ／Ｄ）の間に設けられたチャンネル領域、メモリセルをプログラムするためのメモリ層（１８）、および少なくとも１つのゲート電極（ＷＬ１）を有し、チャンネル領域が、半導体材料からなる板状のリブ（ＦＩＮ）内に形成され、上述の順序で、リブ（ＦＩＮ）の長手方向に沿って、連続して配置され、リブ（ＦＩＮ）は、少なくともチャンネル領域において、リブ（ＦＩＮ）の長手方向に垂直に延びる断面において、ほぼ長方形形状を有し、この長方形形状は、リブ上面（１０）と互いに対向するリブ側面（１２，１４）とを有し、メモリ層（１８）は、第１の絶縁層（２０）によって隔てられ、リブ上面（１０）上に配置され、かつ、メモリ層（１８）は、リブ側面（１２）の垂直方向で、リブ側面（１２）の少なくとも１つを越えて延び、これによって、リブ側面（１２）の１つおよびリブ上面（１０）は、チャンネル領域からメモリ層（１８）へ荷電担体を注入するための注入縁部（１６）を形成し、少なくとも１つのゲート電極（ＷＬ１）は、リブ側面（１２）のうちの１つの第２の絶縁層（２２）によって、および、第３の絶縁層（２９）によって、メモリ層（１８）から隔たり、かつ、ゲート電極（ＷＬ１）は、チャンネル領域から電気的に絶縁され、かつ、チャンネル領域の導電性を制御するように設計されている。
2005538540.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有する半導体メモリであって、
各メモリセルが、
導電可能にドープされた第１の接続領域（Ｓ／Ｄ）、
導電可能にドープされた第２の接続領域（Ｓ／Ｄ）、
第１の接続領域（Ｓ／Ｄ）と第２の接続領域（Ｓ／Ｄ）との間に設けられたチャンネル領域、
メモリセルをプログラムするために設計されたメモリ層（１８）、および
少なくとも１つのゲート電極（ＷＬ１）、を有し、
上記第１の接続領域、第２の接続領域、及びチャンネル領域は、半導体材料からなる板状のリブ（ＦＩＮ）内に形成され、この順序で、リブ（ＦＩＮ）の長手方向に沿って、連続して配置されており、
上記リブ（ＦＩＮ）は、少なくとも上記チャンネル領域の、上記リブ（ＦＩＮ）の長手方向に対し垂直な断面部分において、ほぼ長方形形状を有し、この長方形形状は、リブ上面（１０）と、互いに対向するリブ側面（１２，１４）とで形成され、
上記メモリ層（１８）は、第１の絶縁層（２０）により隔てられ、リブ上面（１０）上に配置され、かつ、上記メモリ層（１８）は、上記リブにおける１つの側面（１２）とリブ上面（１０）とにより、チャンネル領域からメモリ層（１８）へ荷電担体を注入するための注入縁部（１６）が形成されるように、少なくとも１つのリブ側面（１２）から、上記１つのリブ側面（１２）の法線方向に突き出しており、
上記少なくとも１つのゲート電極（ＷＬ１）は、第２の絶縁層（２２）により上記１つのリブ側面（１２）から隔てられ、かつ、第３の絶縁層（２９）によりメモリ層（１８）から隔てられおり、上記ゲート電極（ＷＬ１）は、チャンネル領域から電気的に絶縁され、かつ、チャンネル領域の導電性を制御するように設計されている、半導体メモリ。
【請求項２】
上記第２の絶縁層（２２）の層幅は、上記第３の絶縁層（２９）の層幅よりも大きい請求項１に記載の半導体メモリ。
【請求項３】
上記第２の絶縁層（２２）は、少なくとも上記リブ側面（１２）の１つに配置されている内部酸化物層（２６）と、上記内部酸化物層（２６）に配置されている外部酸化物層（２８）とを有する、請求項１または２に記載の半導体メモリ。
【請求項４】
上記外部酸化物層（２８）は、第３の絶縁層（２９）を形成している、請求項３に記載の半導体メモリ。
【請求項５】
上記内部酸化物層（２６）は熱酸化物であり、上記外部酸化物層（２８）はＨＴ−酸化物である、請求項３または４のいずれか１項に記載の半導体メモリ。
【請求項６】
上記第１の絶縁層（２０）は、熱酸化物から形成されている、請求項１ないし５のいずれか１項に記載の半導体メモリ。
【請求項７】
上記リブ（ＦＩＮ）は、ＳＯＩ基板の上部シリコン層に配置されている、請求項１ないし６のいずれか１項に記載の半導体メモリ。
【請求項８】
互いに均等に隔てられた複数のリブ（ＦＩＮ１，ＦＩＮ２）が設けられており、
上記複数のリブ（ＦＩＮ１，ＦＩＮ２）の長手軸は互いに平行で延び、上記各リブ（ＦＩＮ１，ＦＩＮ２）内に、複数のメモリセルが形成されている、請求項１ないし７のいずれか１項に記載の半導体メモリ。
【請求項９】
上記メモリ層（１８）は、トラップ層またはフローティングゲートである、請求項１ないし８のいずれか１項に記載の半導体メモリ。
【請求項１０】
上記トラップ層は、窒化物層、豊富にシリコンを有する酸化物層、またはドープされていない多結晶シリコン層であり、
酸化物層（２０，２９）により、チャンネル領域およびゲート電極（ＷＬ）から分離されている、請求項９に記載の半導体メモリ。
【請求項１１】
上記少なくとも１つのリブ（ＦＩＮ１）に、互いに電気的に絶縁されている２つのゲート電極（ＷＬ１，ＷＬ２）が設けられ、上記ゲート電極（ＷＬ１，ＷＬ２）は、リブの長手軸の方向に延び、
上記ゲート電極は、第２の絶縁層（２２，２４）により、互いに対向するリブ側面（１２，１４）から隔てられている、請求項１０に記載の半導体メモリ。
【請求項１２】
上記ゲート電極（ＷＬ）は、高濃度でドープされた多結晶シリコンから形成されている、請求項１１に記載の半導体メモリ。
【請求項１３】
上記各リブ（ＦＩＮ１；ＦＩＮ２）に、互いに絶縁された２つのゲート電極が、半導体メモリのワード線（ＷＬ１，ＷＬ２；ＷＬ３，ＷＬ４）として設けられている、請求項１１または１２のいずれか１項および請求項８に記載の半導体メモリ。
【請求項１４】
ワード線（ＷＬ）に対し垂直に延びる複数のビット線（ＢＬ）が設けられ、
上記のビット線（ＢＬ）の各々が、各リブ（ＦＩＮ）の接続領域（Ｓ／Ｄ）と電気的に接続されている、請求項１３に記載の半導体メモリ。
【請求項１５】
上記フローティングゲートは、金属または高濃度でドープされた多結晶シリコンからなる、請求項９に記載の半導体メモリ。
【請求項１６】
複数のゲート電極（ＷＬ）を有し、
上記ゲート電極（ＷＬ）のうち１つは、上記リブ（ＦＩＮ）のうち１つのリブの各チャンネル領域に、正確に割り当てられており、
上記ゲート電極は、半導体メモリのワード線（ＷＬ）として、複数のリブ（ＦＩＮ）から上記リブ（ＦＩＮ）の長手軸に対し垂直に延びている、請求項１５および８に記載の半導体メモリ。
【請求項１７】
上記フローティングゲートは、上記第３の絶縁層（２９）を介してフローティングゲートから上記ゲート電極（ＷＬ）へ電荷担体を注入するための、少なくとも１つの消去縁部（３２）を有する、請求項１５または１６のいずれか１項に記載の半導体メモリ。
【請求項１８】
上記フローティングゲートの消去縁部（３２）は、第１の絶縁層（２０）と第３の絶縁層（２９）とにより形成された縁領域に接している、請求項１７に記載の半導体メモリ。
【請求項１９】
請求項１ないし１８のいずれか１項に記載の半導体メモリを製造する方法であって、
上部シリコン層を有するＳＯＩ基板を準備する工程と、
上記上部シリコン層に第１の絶縁層（２０）を被着させる工程と、
上記第１の絶縁層（２０）に、メモリ層（１８）を被着させる工程と、
上記第１の絶縁層（２０）が、シリコンからなるリブ（ＦＩＮ）のリブ上面（１０）上に配置され、上記メモリ層（１８）が上記第１の絶縁層（２０）上に配置されるように、上記上部シリコン層、上記第１の絶縁層（２０）、および上記メモリ層（１８）を、少なくとも１つの板状のリブにパターン化する工程と、
上記第２の絶縁層（２２，２４）の内部酸化物層（２６）を形成するために、上記リブ（ＦＩＮ）のリブ側面（１２，１４）を酸化する工程と、
上記第３の絶縁層（２９）を被着させる工程と、
少なくとも１つのゲート電極（ＷＬ）を被着させる工程と、
ドープされた接続領域（Ｓ／Ｄ）を形成するために、局地的にリブ（ＦＩＮ）をドープする工程とを有する、方法。
【請求項２０】
上記第３の絶縁層（２９）を被着させる工程は、上記メモリ層（１８）と上記内部酸化層（２６）とに配された外部酸化物層（２８）を被着させる工程を含む、請求項１９に記載の半導体メモリを製造する方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、請求項１に記載の半導体メモリ、および請求項１９に記載の半導体メモリの製造方法に関する。
【０００２】
不揮発性半導体メモリ素子については、従来より、その用途に応じて、様々な形態が存在している。例えば、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ，ＳＯＮＯＳなどが挙げられる。これらの様々な実施形態は、各々、特に、消去可能性、プログラムの可能性、プログラム時間、記憶時間(Haltezeit)、メモリの密度、およびその製造コストの面で異なる。特に、高密度で、かつ安価なフラッシュ半導体メモリが必要とされている。特に、いわゆるＮＡＮＤ半導体メモリセル、およびＥＴＯＸ半導体メモリの形態が知られている。これらは、メモリ密度として４Ｆ２以上が必要とされる。なおＦとは、工程中の半導体メモリの最小の構造寸法単位のことである。B.Eitanらによる"NROM:A novel localized trapping, 2-bit nonvolatile Memory Cell" (IEEE Electron Device Letters ２１巻、１１号、２０００年１１月)の刊行物においては、２ビットセルにより、２Ｆ２の面積単位を有するメモリセルが可能になったいわゆるＮＲＯＭメモリが記載されている。
【０００３】
しかしながら、上述の不揮発性半導体メモリすべてにおいて、メモリ層中に格納されるビットをプログラムおよび消去するために、少なくとも１０Ｖという比較的高い電圧が必要である。例えば、ＮＲＯＭメモリセルのゲート電圧は、９Ｖの範囲が必要である。通常フラッシュメモリ素子を適用する分野では、１０Ｖ以上の外部電圧（externe Spannung）は使用されない。このため、このような高い電圧は、「チップ上で」生成される必要がある。このために必要なチャージポンプは一般に知られているとはいえ、このようなチャージポンプは、メモリチップ上で著しく広い面積を必要とする。これによって、集積度は低減し、製造コストは増加するという点で不利である。
【０００４】
したがって、本発明の目的は、複数のメモリセルを有し、とりわけ必要なプログラム電圧を小さくし、高密度のメモリセルアレイ（Speicherzellenfeld）が可能な半導体メモリを提供することである。さらに、本発明の目的は、このような半導体メモリの製造方法を提供することである。
【０００５】
上述の目的は、請求項１に記載の複数のメモリセルを有する半導体メモリにより、また、請求項１９に記載された半導体の製造方法により達成される。より好適な実施形態は、従属請求項の対象となる。
【０００６】
本発明によれば、半導体メモリは、複数のメモリセルを有し、各メモリセルが、導電可能にドープされた第１の接続領域、導電可能にドープされた第２の接続領域、第１の接続領域と第２の接続領域との間に設けられたチャンネル領域、メモリセルをプログラムするために設計されたメモリ層、ならびに少なくとも１つのゲート電極を有し、
上記第１の接続領域、第２の接続領域、及びチャンネル領域は、半導体材料からなる板状のリブ内に形成され、この順序で、リブの長手方向に沿って、連続して配置されており、上記リブは、少なくとも上記チャンネル領域の、上記リブの長手方向に対し垂直な断面部分において、ほぼ長方形形状を有し、この長方形形状は、リブ上面と、互いに対向するリブ側面とで形成され、上記メモリ層は、第１の絶縁層により隔てられ、リブ上面上に配置され、かつ、上記メモリ層は、上記リブにおける１つの側面とリブ上面とにより、チャンネル領域からメモリ層へ荷電担体を注入するための注入縁部が形成されるように、少なくとも１つのリブ側面から、１つのリブ側面の法線方向に突き出しており、上記少なくとも１つのゲート電極は、第２の絶縁層により上記１つのリブ側面から隔てられ、かつ、第３の絶縁層によりメモリ層から隔てられおり、上記ゲート電極は、チャンネル領域から電気的に絶縁され、かつ、チャンネル領域の導電性を制御するように設計されている。
【０００７】
上記の半導体メモリは、不揮発性の半導体メモリであり、電気的に消去可能なもの（ＥＥＰＲＯＭ）である。とりわけ、上記の半導体メモリはフラッシュ半導体メモリである。バイナリ情報、すなわち「ビット」の情報の格納は、公知の方法で、メモリセルのプログラムのために設計されたメモリ層を用いて行なわれる。このメモリ層は、荷電担体をトランジスタのチャンネル領域に取り込み、荷電担体をチャンネル領域から放出するように設計されている。チャンネル領域は、ドープされた２つの接続領域（トランジスタのソース領域およびドレイン領域）間で、リブの長手方向に沿って延びている。つまり、トランジスタの配置は、いわゆるＦＩＮＦＥＴの配置に類似している。メモリ層は、ドープされた接続領域およびトランジスタのゲート電極から、電気的に絶縁されている。
【０００８】
メモリ層内に取り込まれた電子は、電界効果により、公知の方法でトランジスタの特性曲線、特に閾値電圧の特性曲線を変える。ゲート電圧およびソースドレイン電圧を予め決めておいて、トランジスタチャンネルの導電性によって、メモリ層中に荷電担体が取り込まれたかどうかを検出することができる。
【０００９】
メモリ層を「プログラム」するため、例えば理論値「１」を格納させるために、例えば、ＦＩＮＦＥＴのチャンネル領域からメモリ層へ電子を注入する必要がある。従来の注入プロセスでは、基礎となる物理的な注入機構に関わらず、ホットエレクトロン(チャンネル・ホット・エレクトロン  ＣＨＥ)または電界に支持された（feldunterstuetzt）トンネル工程（ファウラー・ノルトハイム・トンネル）を介して、接続領域とゲート電極との間の電圧差を大きくする必要があった。
【００１０】
本発明は、特別なチャンネル、絶縁体、およびゲートの幾何的形状を用いて、上述の問題を解決する。つまり、荷電担体を、チャンネル領域からメモリ層へと注入する注入縁部を形成する。この注入縁部の形状により、注入縁部のすぐ付近では、局地的に電界が上昇し、チャンネル領域とゲート電極との電気的な電位差がすでに比較的小さいところで、効率的に荷電担体がメモリ層に注入される。ここで、ホットエレクトロン(ＣＨＥ)または電界に支持されたトンネル（ファウラー・ノルトハイム・トンネル）を介して、注入が可能である。この角の効果により、従来の不揮発性メモリ素子と比較して、本発明の半導体メモリでは、必要なプログラム電圧を著しく低減することができる。
【００１１】
板状のリブ中の半導体メモリのチャンネル領域は、半導体材料、特にシリコンから形成される。後にトランジスタのソースおよびドレイン接続となる導電性のドープされた接続領域が、リブの長手方向で、連続して均等の間隔をおいて設置されることが好ましい。各接続領域は、あるトランジスタのソース接続および、隣接するトランジスタのドレイン接続を構成する。リブの長手軸に対して垂直の断面では、リブは、ほぼ長方形の形状を有する。リブが形成されている半導体基板と平行に、リブ上面が設置されている一方、互いに対向するリブ側面が、基板に対して垂直に配置されている。リブの各チャンネル領域のリブ上面には、第１の絶縁層、例えば酸化物層が配置されている。メモリ層は、第１の絶縁層上に被着されている。メモリ層は、リブ側面の少なくとも１つから、リブ側面の法線方向と平行に延びて、突出している。
【００１２】
荷電担体をチャンネル領域からメモリ層へ注入するための注入縁部は、リブ側面およびリブ上面により規定された縁部により形成されている。リブ側面は、第２の絶縁層により、ゲート電極から隔てられている。このゲート電極により、チャンネル領域の導電性は、電界効果を用いて制御可能である。このゲート電極は、リブ上面を超えて、半導体基板の法線方向に延び、好ましくは、メモリ層の上面にまで延びている。ゲート電極は、上述の領域では、第３の絶縁層により、メモリ層から隔てられている。
【００１３】
上述のような幾何学的形状の場合、チャンネル領域とゲート電極との間の電位差は、注入縁部領域において局地的な電界上昇を引き起こす。その結果、比較的小さい電位差で、荷電キャリアが、注入縁部で、チャンネル領域を出て、メモリ層に取り込まれることができる。
【００１４】
好ましくは、メモリ層が、両方のリブ側面に垂直な方向に対して平行な方向で、両方のリブ側面を越えて突出している。メモリ層が、リブを横切る方向で延びているので、リブの幅をメモリ層の幅より狭くすることができるので好ましい。上述のように、このリブ側面上にゲート電極が配置された場合には、リブ上面と第２のリブ側面との間のチャンネル領域が、メモリ層中の荷電担体の第２の注入縁部を構成する。
【００１５】
好ましくは、第２の絶縁層が、第３の絶縁層より層幅が広い。例えば、第３の絶縁層の層の厚さが３〜６ｎｍ、一般的には５ｎｍであり、第２の絶縁層の層の厚さは、これより約２〜５ｎｍ厚い。第１の絶縁層の層がシリコン酸化物から形成される場合、この第１の絶縁層の層の厚さは一般的には２〜５ｎｍである。
【００１６】
好ましくは、第２の絶縁層は、少なくともリブ側面に配置されている内部酸化物層と、内部酸化物層に配置されている外部酸化物層とを有する。
【００１７】
好ましくは、第３の絶縁層は、外部酸化物層により形成されている。外部酸化物層は、半導体基板に対して垂直方向で、内部酸化物層を超えて伸張し、ゲート電極をメモリ層から隔てている。好ましくは、外部酸化物層の外側に突出している表面が、特にリブ上面の領域中で、ほぼ平坦な面を有していることが好ましい。
【００１８】
好ましくは、内部酸化物層は熱酸化物であり、外部酸化物層はＨＴ−酸化物（高温酸化物、ＨＴＯ）である。内部酸化物層が、リブの半導体材料の酸化により形成される場合、この特に有用な注入縁部の幾何学的な形状が得られる。第１の絶縁層およびメモリ層がすでに被着されていた場合、このリブの半導体材料の酸化工程により、注入縁部は、リブ縦軸に対して垂直の方向の断面中で９０°未満の内角を形成する。この注入縁部の幾何学的な形状は、第１の絶縁層の領域内で、リブの半導体材料の酸化速度が変わることにより生じる。このような鋭角の注入縁部は、局地的な電界上昇を引き起こすのにとりわけ適し、これにより、メモリ層のプログラム電圧をさらに下げることができる。
【００１９】
好ましくは、第１の絶縁層は、熱酸化物から形成されている。熱酸化物の層の厚さは、例えば、２〜５ｎｍである。
【００２０】
好ましくは、リブ（ＦＩＮ）は、ＳＯＩ基板の上部シリコン層中に配置されている。リブ上面に対向するリブの面は、ＳＯＩ基板の「埋め込まれた酸化物（ＢＯＸ）」と接している。ＳＯＩ基板の上部シリコン層（ボディシリコン層とも呼ばれる）の層の厚さは、一般に、２０〜５０ｎｍである。この上部シリコン層中にパターン化されたリブ（これは、フィンとも呼ばれる）の幅は、例えば４０〜１００ｎｍの範囲である。これに代えて、リブを、高濃度のウェルを介して、リブの下側で、隣接するリブと絶縁することも可能である。リブの半導体材料のＰドープがより弱いものであれば、高濃度ドープＰ＋ウェルが、複数のリブを互いに電気的に絶縁するために用いられる。
【００２１】
好ましくは、互いに均等に隔てられた複数のリブが設けられ、複数のリブの縦軸は互いに平行で延び、の各リブ内に、複数のメモリセルが形成されている。平行に延びるリブ間の距離は、パターン化されるゲート電極および使用されるプロセス技術により限定される。
【００２２】
好ましくは、メモリ層は、いわゆるトラップ層またはフローティングゲートである。トラップ層の場合、これは、電気的に非導電性の層であり、いわゆる「トラッピング状態」が多くあり、このトラッピング状態が荷電担体を取り込む。これに対して、フローティングゲートは、電気的に導電性を有する。
【００２３】
好ましくは、トラップ層は、窒化物層、豊富にシリコンを有する酸化物層、またはドープされていない多結晶シリコン層であり、酸化物層により、チャンネル領域およびゲート電極から分離されている。トラップ層が、酸化物、特にシリコン酸化物により囲まれた窒化シリコン層である場合、メモリ層の配置は、いわゆるＯＮＯスタックである。このようなトラップ層のプログラムは、チャネル・ホット・エレクトロン（ＣＨＥ）を介して行なわれうのが好ましい。このチャネル・ホット・エレクトロンは、順方向の高電圧と正方向のゲート電圧とにより加速され、メモリ層に入る。トラップ層の消去は、冒頭に述べたＮＲＯＭメモリセルでの消去工程と類似の工程で、ホットホールをトラップ層に注入（いわゆる、「バンドからバンドへのトンネルで促進されたホットホール注入」により行なわれるのが好ましい。
【００２４】
注入縁部の鋭角であるゆえに、ゲート電圧は、５〜７Ｖで十分となる。このゲート電圧により、電界が上昇し、電子（または、Ｐチャンネルトランジスタの場合の正孔）がトラップ層に運ばれる。トラップ層の消去でも、同様に、約５Ｖの電圧で十分である。
【００２５】
好ましくは、電気的に互いに絶縁された２つのゲート電極が、少なくとも１つのリブに対して設けられ、これらのゲート電極が、リブ縦軸の方向に延び、第２の絶縁層により、対向するリブ側面から隔てられている。この場合、好ましくは、各リブの各チャンネル領域に、２つの注入縁部が設けられる、この２つの注入縁部は、対向するリブ側面とリブ上面との間の角によって形成される。ゲート電極は、リブの縦軸に対して平行な方向でリブ構造の側面に沿って延びている。このゲート電極が、半導体メモリのワード線を形成する。
【００２６】
上述のような配置では、各チャンネル領域の上部にある各トラップ層中に、最大４ビットを格納することができる。この結果、第１の接続領域付近で、かつ対向する各注入縁部付近のメモリ層中に、２ビットを格納することができる。残りの２ビットは、第２の接続領域付近で、かつ対向する注入縁部付近の領域のメモリ層中に格納可能である。この配置により、２ビットのメモリセルが形成され、この２ビットのメモリセルが、２Ｆ２の面積単位を有する。なおＦは、半導体メモリの最小の構造単位である。ビットの読み取りに関しては、ＮＲＯＭメモリ素子に関して冒頭でのべたB.Eitanらによる刊行物中で提案された読み取り方法を用いることが好ましい。これに関連して、冒頭でのべたB.Eitanらによる刊行物の開示内容および国際特許出願ＷＯ９９／０７０００（ＰＣＴ／ＩＬ９８／００３６３）全体を参照されたい。これらの中に記載されている読み取り、プログラム、消去方法は、本願の開示の必須の構成部分である。
【００２７】
好ましくは、ゲート電極は、高濃度でドープされた多結晶シリコンから形成されている。このようなゲート電極は、好ましくは、いわゆるスペーサエッチング方法により、自己整列して製造される。好ましくは、隣接するリブのゲート電極の間に、絶縁の目的で、窒化物が配される。左側の側壁トランジスタと右側の側壁トランジスタとの特性曲線に差をつけるために、各リブの２つのゲート電極のドープに差をつけることができる。
【００２８】
好ましくは、各リブに対して、２つの互いに絶縁されたゲート電極が、半導体メモリのワード線として設けられている。この半導体メモリは、互いに均等に隔てられた多くのリブを有する。
【００２９】
好ましくは、半導体メモリは、ワード線に対して垂直に延びる複数のビット線を有し、このビット線の各々が、各リブの接続領域と電気的に接続されている。ワード線およびビット線は、メモリセルアレイにおける列配置および行配置であり、リブトランジスタの各ソース接続およびドレイン接続は、選択的に制御可能である。この結果、いわゆる「仮想接地(ＶＧＡ)」が形成される。
【００３０】
トラップ層として形成されるメモリ層に代えて、メモリ層は、金属または高濃度でドープされた多結晶シリコンのフローティングゲートにすることも可能である。
【００３１】
好適な実施形態によれば、半導体メモリは、複数のゲート電極を有し、上記リブのうちの１つリブの各チャンネル領域に対して、ゲート電極のうちの精確に１つが配置され、ゲート電極は、半導体メモリのワード線として、複数のリブを介して、リブの縦軸に対して垂直に延びている。上述の実施形態とは異なり、この実施形態においては、ゲート電極、つまりワード線は、リブに対して垂直に延びている。狭義の意味での「ビット線」は、このＮＡＮＤ配置では存在しない。その代わりに、各リブに沿って、リブトランジスタの直列回路が存在する。このようなメモリセルのメモリ層のプログラムは、電界に支持されたトンネルを介して行なわれる。このトンネルはファウラー・ノルトハイム・トンネルとして知られている。この場合でも、注入縁部に沿った場所で局地的な電界が上昇することにより、必要なプログラム電圧を明らかに引き下げることができる。
【００３２】
好ましくは、フローティングゲートは、少なくとも１つの消去角を有し、フローティングゲートから、第３の絶縁層を通って、（制御）ゲート電極に対して、荷電担体が注入される。消去角は、好ましくは、注入縁部のすぐ近辺に存在する。フローティングゲートの消去角は、好ましくは、第１の絶縁層と第３の絶縁層とにより形成される角領域に接している。すなわち、消去角は、第１の絶縁層および第３の絶縁層により規定される角に隣接する半導体材料と同じ材料で形成されている。ゲート電極に対するチャンネル領域の適切な順方向電圧により、電子の電界に支持されたトンネルが、消去角から、チャンネル領域およびゲート電極領域へ放出される。
【００３３】
上述のようなＮＡＮＤ配置のメモリの厚さは、上述の「仮想接地アレイ(ＶＧＡ)の厚さよりも薄く、約４〜５Ｆ２である。従来のＮＡＮＤメモリに対して、プログラムおよび消去に必要な電圧を著しく低減することができると考えられる。これにより、充電ポンプに必要な面積を小さくし、したがって集積度が上げられ、この結果、製造コストを下げることができる。さらに読み取り速度は速くなる。これは、側壁トランジスタを通過する各メモリセルの読み取り電流を、従来のプレナー素子に比して大きくすることができるからである。
【００３４】
本発明の半導体メモリを製造する方法は以下の工程を有する。すなわち、
上部シリコン層を有するＳＯＩ基板を準備する工程と、
上部シリコン層に第１の絶縁層を被着させる工程と、
第１の絶縁層に、メモリ層を被着させる工程と、
第１の絶縁層が、シリコンからなるリブのリブ上面上に配置され、メモリ層が第１の絶縁層上に配置されるように、上記シリコン層、第１の絶縁層、およびメモリ層を、少なくとも１つの板状のリブにパターン化する工程と、
第２の絶縁層の内部酸化物層を形成するために、リブのリブ側面を酸化する工程、
第３の絶縁層を被着させる工程と、
少なくとも１つのゲート電極を被着させる工程と、
ドープされた接続領域を形成するために、局地的にリブをドープする工程とを有する。      
【００３５】
本発明の方法によれば、まず、上部シリコン層が、その上に配置される第１の絶縁層および板状のリブ形態のメモリ層と共にパターン化される。半導体材料からなるリブを横切って、第１の絶縁層およびメモリ層はこの工程では同じ幅を有する。次いで、内部酸化物層を形成するために、リブのリブ側面を酸化する工程を実施する。この内部酸化物層が、第２の絶縁層の一部を構成する。第１の絶縁層の近くの角領域において異なる酸化速度を用いることにより、リブ上面のチャンネル領域中のリブ中に、鋭角の注入縁部が作られる。この鋭角の注入縁部が、荷電担体を効果的に注入するのに有用となる。引き続き、第３の絶縁層が規定される。
【００３６】
好ましくは、第３の絶縁層を被着する工程が、メモリ層と内側酸化層とに配される外部酸化物層を被着する工程を含む。第３の絶縁層は、ゲート電極をメモリ層から分離する。第３の絶縁層は、例えばＣＶＤにより堆積された高温酸化物（ＨＴＯ）からなり、このＨＴＯは、内部酸化物層の外側面において、メモリ層の露出した面を囲むように堆積される。
【００３７】
以下に、本発明を、例として、添付の好適な実施形態の図面を用いて説明する。
【００３８】
図１は、「仮想接地アレイ」配置を有する本発明の半導体メモリの好適な実施形態のメモリセルアレイを概略的に単純化して見た図である。
【００３９】
図２は、図１をＡ−Ａの交線の方向から見た概略断面図である。
【００４０】
図３は、図１をＢ−Ｂの交線の方向から見た概略断面図である。
【００４１】
図４は、本発明の半導体メモリの別の好適な実施形態で、「ＮＡＮＤ」配置を有する実施形態でのセルアレイの概略図である。
【００４２】
図５は、図４をＡ−Ａの交線の方向から見た概略断面図である。
【００４３】
図６〜９は、図１で示した好適な半導体メモリの中間生成物をＡ−Ａの交線の方向から見た概略断面図である。
【００４４】
図１０〜１４は、図１で示した好適な半導体メモリの中間生成物をＣ−Ｃの交線の方向から見た概略断面図である。
【００４５】
図１は、本発明の半導体メモリの好適な実施形態のメモリセルアレイを著しく概略的に示した図である。ＷＬ１、ＷＬ２、ＷＬ３、およびＷＬ４は、ワード線を示し、シリコンからなる板状の（stegartig）２つのリブ（フィン）に沿って伸びている。第１の板状のリブは、ワード線ＷＬ１とワード線ＷＬ２との間で、矢印（ＦＩＮ）で示される方向で伸び、参照符号ＦＩＮ１で示される。第２のリブは、ワード線ＷＬ３とワード線ＷＬ４との間で伸び、参照符号ＦＩＮ２を有する。図１は、広いメモリセルアレイの中の小さい１部分のみを示し、互いに平行に並んだ複数のリブＦＩＮが、互いに均等の間隔を保って配置されていると理解される。
【００４６】
リブＦＩＮには、Ｆの距離で互いに離れて配置されている高濃度にドープされた接続領域Ｓ／Ｄが設けられている。この接続領域Ｓ／Ｄは、図１中、ドットパターンで強調されている。各リブＦＩＮの２つの隣接する接続領域Ｓ／Ｄの各々は、ＦＩＮＦＥＴのソース接続部およびドレイン接続部を形成する。ＦＩＮＦＥＴのリブＦＩＮ中のチャンネル領域は、接像領域Ｓ／Ｄの間に設けられている。接続領域Ｓ／Ｄは、ワード線ＷＬに対してほぼ垂直に延びるビット線ＢＬを介して接続されている。接続領域Ｓ／Ｄは、各ビット線により、リブＦＩＮ毎に、接続される。図１中、ビット線ＢＬを点線で示す。
【００４７】
図２は、図１をＡ−Ａの交線の方向から見た概略断面図である。リブＦＩＮ１、およびＦＩＮ２は、縦軸に対して垂直方向の断面において、ほぼ長方形である。リブＦＩＮは、ＳＯＩ基板の上部のシリコン層(ボディシリコン層)中に形成されている。ＳＯＩ基板の埋め込まれた酸化物層は、参照符号ＢＯＸで示す。埋め込まれた酸化物層ＢＯＸの下には、一般にシリコンウェハーがあるが、図２では、詳細に図示しない。リブＦＩＮは、埋め込まれたリブ上面１０から離れたリブ上面１０、および互いに対向する２つのリブ側面１２・１４を有する。リブ上面１０は、ＳＯＩ基板の面と、すなわち埋め込まれた酸化物層ＢＯＸとほぼ平行である。リブ側面１２・１４は、基板面とほぼ垂直である。リブ側面１２・１４間の距離は、好ましくは４０〜２００ｎｍであり、特に好ましくは４０〜６０ｎｍである。
【００４８】
図２の挿入図中には、リブＦＩＮ１のリブ側面１２とリブ上面１０との間の角領域を拡大して示す。リブ側面１２は、リブ上面１０との接点において、注入縁部１６を構成する。注入縁部の効果は、後に詳しく述べる。リブＦＩＮのリブ上面１０は、第１の絶縁層２０により、メモリ層１８から隔てられている。図２に図示した実施形態では、第１の絶縁層２０は、二酸化シリコン層からなり、好ましくは熱二酸化シリコン層からなる。メモリ層１８は、いわゆるトラップ層として設計されている。トラップ層は、電荷担体をつかむためのトラップ状態を多く有する。メモリ層１８は、例えば窒化シリコンからなる。
【００４９】
図２に示された断面では、メモリ層１８は、ほぼ直角形状の断面を有する。また、メモリ層１８の幅は、リブＦＩＮの幅（リブ側面１２・１４間の距離より少し大きい。図２に示されたリブＦＩＮのチャンネル領域は、第２の絶縁層２２・２４によって、隣接するワード線ＷＬ１およびＷＬ２、ならびに、ＷＬ３およびＷＬ４から分離されている。ワード線ＷＬは、ＦＩＮＦＥＴに類似の構造を有する「側壁トランジスタ」(Seitenwandtransistor)のゲート電極を形成する。第１の絶縁層２２は、好ましくは内部酸化物層２６および外部酸化物層２８からなる。第２の絶縁層２４も同様に構成され、この第２の絶縁層は、リブ側面１４を、ワード線ＷＬ２ないしＷＬ４から分離し、これも同様に内側および外部酸化物層からなる。リブＦＩＮがシリコンから形成される場合、酸化物層にはシリコン酸化物が使われることが好ましい。内部酸化物層２６および外部酸化物層２８は、それぞれ、約２〜５ｎｍの層の厚さを有することが好ましい。
【００５０】
外部酸化物層２８は、好ましくは埋め込まれた酸化物層ＢＯＸから、内部酸化物層２６の外側面とメモリ層１８の側面とに沿って、伸張している。これにより、メモリ層１８は、リブ側壁１２・１４に対して垂直方向に平行で、内部酸化物層２６の層幅分だけ突出している。ワード線ＷＬ（ゲート電極）は、外部酸化物層２８の外側面と接している。外部酸化物層２８の一部は、１つのＷＬと、関連するメモリ層１８との間に配置されている。この外部酸化物層２８の一部は、第３の絶縁層２９と呼ばれる。
【００５１】
ワード線は、高濃度にドープされた多結晶シリコンから形成されることが好ましい。これにより、１つのリブＦＩＮに設けられた２つのワード線ＷＬを異なるようにドープすることが可能になる。例えば、リブＦＩＮ１の「左側の」ワード線ＷＬ１をｎ＋でドープし、「右側の」ワード線ＷＬ２をｐ＋でドープすることが可能である。この結果、側壁トランジスタの閾値電圧を異なるように設定することが可能となる。メモリ層１８のこの他のすべての面は、同様に絶縁層と接するが、この絶縁層は、好ましくは酸化物層であり、その結果、メモリ層１８は、その周囲から完全に電気的に絶縁されている。
【００５２】
メモリ層１８に１「ビット」を「プログラム」するために、例えば、チャネル・ホット・エレクトロンの注入工程が用いられる。このために、トランジスタチャンネルに強度の順方向電圧がかけられる。例えば、第１の接続領域Ｓ／Ｄ（ソース接点）に、０Ｖがかけられ、第２の接力領域Ｓ／Ｄ（ドレイン接点）には、チャンネルの長さに応じて２〜５Ｖの電圧がかけられる。これに加えて、例えば、リブＦＩＮ１に対して配置されたワード線ＷＬ１には、５〜７Ｖの電位がかけられている。トランジスタが、ｎチャンネルトランジスタである場合、この電位関係では、公知のように、ドレイン接続の近くにチャネル・ホット・エレクトロンが生じる。角効果に基づき、注入縁部１６より、チャンネル領域（つまり、リブＦＩＮ１）とワード線ＷＬ１（ゲート電極）との間で、局地的な電界上昇が生じる。ここで、最大電界強度を有するチャンネルが、注入縁部１６から、メモリ層１８をとおって、ゲート電極に流れる。この結果、第２の接続領域（ドレイン領域）の近くで、ホットエレクトロンが、注入縁部１６から、注入縁部１６付近にあるメモリ層１８の領域に注入される。トラップ層として設計されたメモリ層１８では、メモリ層１８に注入された電子が、「トラップ」され、メモリ層１８に留めおかれる。
【００５３】
例えば、ＮＲＯＭとして知られているものでは、メモリ層１８中にトラップされた荷電担体が、関連する側壁トランジスタの閾値電圧の変え、これがセルの読み込みの際に検知される。ここで、読み取りが行なわれることが好ましい。この読み取り方法については、B.Eitanらによる"NROM:A novel localized trapping, 2-bit nonvolatile Memory Cell" (IEEE Electron Device Letters ２１巻、１１号、２０００年１１月)、および、ＷＯ９９／９７０００に記載されている。プログラム、消去、および読み取り方法に関しては、上述の刊行物全体を参照されたい。この上述の刊行物の開示内容が、本出願の開示全体の必須の構成部分となっている。
【００５４】
図１および図２に図示された実施形態の特徴は、「チャンネル・ホット・エレクトロン (ＣＨＥ)」を介した必要なプログラム電圧が、従来のＥＥＰＲＯＭメモリにおいて知られているプログラム電圧よりも著しく小さくなっていることである。これが可能になったのは、ドレイン付近のチャンネル領域から、メモリ層１８へ荷電担体を注入する目的で、注入縁部１６とワード線ＷＬとの間で任意に局地的に電界を上昇させたためである。この結果、メモリチップ上で、より大きいプログラム電圧のための面積をより小さくせねばならず、これにより、メモリの集積密度を上げて、かつ製造コストを低減することが可能になった。
【００５５】
リブＦＩＮの幅の寸法の設定は、例えば、メモリ層１８中でワード線ＷＬ１の近くに格納された１ビットが、リブ側壁１２に接した側壁トランジスタのチャンネル導電性にのみ影響を与え、リブ側面１４に形成される側壁トランジスタの特性曲線および閾値の変動は行なわれないように行なわれる。メモリ層１８における「左側」ビットと「右側」ビットとの間の影響が「干渉」することにより、リブＦＩＮの最小幅が限定される。
【００５６】
プログラム工程において、メモリ層１８に導かれた荷電担体（電子または正孔）を消去するために、例えば、第２の接続領域（ドレイン接続）に０Ｖがかけられ、第１の接続領域（ソース接続）に５Ｖ、ゲート電極に−５Ｖがかけられる。この電位関係により、ｎチャンネルの側壁トランジスタは、多いに蓄積を行い、いわゆるバンドからバンドへ、トンネルにより促進されたホットホール注入が行なわれる。注入縁部１６から、メモリ層１８に注入されたホットホールは、プログラム時に取り込まれたホットエレクトロンを中性化する。ｐチャンネルのトランジスタのプログラムと消去とには、逆の電圧関係が必要である。
【００５７】
リブＦＩＮの高さ（埋め込まれた酸化物層ＢＯＸと接するリブの下面と、リブ上面１０との間の距離）は、２０〜５０ｎｍであることが好ましい。左側の側壁トランジスタと右側の側壁トランジスタ（すなわち、リブ側面１２・１４に沿ったトランジスタチャンネル）とを別々に制御することにより、メモリ層１８は、その両側で電荷を格納することができる。ＮＲＯＭで知られた読み取り技術を使用して、各メモリ層１８において、その接続領域Ｓ／Ｄ付近の角領域で、全部で４ビット格納することができる。これにより、各々２ビットを有する２Ｆ２セルを備えた高密度の１Ｆ２メモリ素子を構成することができる。２Ｆ２セルは、図１に概略的に図示されている。
【００５８】
図３は、図１をＢ−Ｂの交線の方向から見た概略断面図である。断面は、ビット線ＢＬ１およびセル域の接続領域Ｓ／Ｄのうちの１つを通っている。ゲート電極ＷＬは絶縁ジャケット３０によって、互いに電気的に絶縁されている。絶縁ジャケット３０は、窒化シリコンからなることが好ましい。リブＦＩＮ１の長手方向は、図３では、参照符号ＦＩＮを有する矢印で概略的に示されている。ビット線ＢＬ１は、拡散障壁３４を介して、高度にドープされた接続領域Ｓ／Ｄと電気的に接続されている。ビット線ＢＬ１は、金属よりなるが、タングステンからなるのが好ましい。ビット線ＢＬ１は、図３で図示された断面では、スペーサ３６により、メモリ層１８およびワード線ＷＬから分離されている。スペーサ３６は、好ましくはＨＴＯ酸化物(高温酸化物)よりなる。
【００５９】
図１から図３に図示された、本発明の半導体メモリの好適な実施形態の特徴は、特に、従来のＮＲＯＭセルまたはＥＴＯＸセルと比較して、プログラム電圧が低いことである。また、必要なピーク電圧を低減することにより、充電ポンプに必要な面積を狭くすることができる。ＦＩＮＦＥＴの右側と左側と（左側の側壁トランジスタと右側の側壁トランジスタと）を別々に制御することにより、さらに、ビット毎の１Ｆ２のメモリ密度を傑出したものにすることが可能になる。
【００６０】
図４は、本発明の半導体メモリの別の実施形態にかかる概略図である。図１〜図３ですでに説明した特徴と同じまたは類似の特徴は、図４および図５において、同じ参照符号で示し、別途説明はしない。図１〜図３で説明した実施形態では、いわゆる「仮想接地アレイ（ＶＧＡ）」が用いられているが、図４および図５では、いわゆるＮＡＮＤ配置のメモリセルアレイを示す。半導体材料からなる板状のリブＦＩＮの延設方向は、ここでも、ＦＩＮの参照符号を有する矢印で示す。図１で図示された配置と異なり、ワード線ＷＬは、リブＦＩＮの長手方向（ＦＩＮ）に対してほぼ垂直な方向で延びている。狭義の意味での「ビット線」は、このようなＮＡＮＤ配置のメモリセルには存在しない。その代わりに、ＦＩＮＦＥＴの構造を有する複数のトランジスタの直列回路より構成される。
【００６１】
図５は、図４をＡ−Ａの交線の方向から見た概略断面図である。断面は、ワード線ＷＬ１に沿って、リブＦＩＮ１およびＦＩＮ２を通って延びている。上述の実施形態とは異なり、ワード線ＷＬつまりゲート電極は、リブの縦軸に対して垂直に延びている。メモリ層１８は、導電性のフローティングゲートとして構成される。これは、例えば、高度にドープされたポリシリコンからなる。トランジスタのチャンネル領域に対して、正の方向にワード線ＷＬを強度に負荷することにより、第１の絶縁層２０を通って注入縁部１６からフローティングゲート１８に、電子を、電界に支持されたトンネルを通って、注入することができる。（図５の挿入図参照）注入縁部１６の角効果により、チャンネル領域からメモリ層１８までの荷電担体のいわゆるファウラー・ノルトハイム・トンネルのための電位差には十分となる。この電位差は、明らかに従来のＮＡＮＤメモリセルにおいて知られているプログラム電圧よりも低い。
【００６２】
導電性のフローティングゲートを消すためには、消去角３２を用いることが好ましいが、この消去角３２は、フローティングゲート１８内で、第１の絶縁層２０と外部酸化物層２８との角領域中で形成される。この実施形態におけるメモリの厚さは、４〜５Ｆ２(図４に示された４Ｆ２メモリセルを参照されたい)であり、明らかに図１〜３に関連して説明した第１実施形態の場合よりも薄い。従来のＮＡＮＤメモリと比較して、先端効果（Spitzeneffekt）および角効果を用いることにより、メモリ層１８のプログラムのためおよび消去のための電圧を明らかに低減することができる。さらに読み込み速度を速くすることができる。これは、従来の平面的な構成素子と比較して、側壁トランジスタを通る各メモリセルの読み取り電流が増幅されるためである。
【００６３】
図６〜１４に、図１〜３に関連して説明した本発明の好適な半導体メモリの中間生成物を、概略断面図で示す。図６は、図１で示した半導体メモリの中間生成物を、図１のＡ−Ａの交線の方向から見た概略断面図である。ＳＯＩウェハー（絶縁体上にシリコンを設置したウェハー）上に、まず熱酸化物が形成される。この熱酸化物は、後に第１の絶縁層２０となる。酸化物層２０上に、窒化シリコン層が設けられ、この窒化シリコン層は後にメモリ層（トラップ層）１８を形成する。次に、この窒化シリコン層１８の上にＴＥＯＳからなる層が設けられる。光学的または電子ビームによるリソグラフィにより、レジスト中に、リブＦＩＮ間に窓（Fenster）が開かれ、エッチング工程により、ＴＥＯＳシリコン層、窒化シリコン層、シリコン酸化物層、および上部シリコン層が取り除かれる。この結果、板状のリブ構造（ＦＩＮ構造）が形成される。最後に、レジストおよびＴＥＯＳ層が取り除かれる。この工程の後に得られた中間生成物を、図６に示す。
【００６４】
その後、リブ側面１２・１４が熱酸化され、注入縁部１６が生成される。第１の絶縁層２０付近でのリブＦＩＮの酸化速度が遅いため、第１の絶縁層２０付近で、リブ側壁１２・１４は曲がった形状を有する。それゆえに、注入縁部１６は、図に示したような単純な直角の形状を有するのではない。リブ上面１０の領域で酸化速度が異なるので、注入縁部１６は、９０°より小さい内角を有する。このような注入縁部１６は、局地的な電界上昇にとって、したがって必要なプログラム電圧を低く抑えるのに、特に適している。内部酸化物層２６を製造するための熱酸化を行なった後に、高熱酸化物（ＨＴＯ）を外部酸化物層２８として堆積する。酸化物層２８は、いわゆる「制御ゲート酸化物」を形成し、第３の絶縁層２９となる。この製造工程後の中間生成物を図７に示す。
【００６５】
続いて、多結晶シリコンを堆積させる。多結晶シリコンは、元の位置で、ワード線を形成するために高濃度でドープされる。図８に示すように、概略断面図で示したワード線ＷＬは、スペーサエッチングにより得られる。このスペーサエッチングにより、追加的なマスク技術なしに、自己整列して、リブＦＩＮの側面に沿ったワード線ＷＬを作ることができる。この状態を、図８に概略的に示す。
【００６６】
間にある空間を窒化物で充填した後（図９を参照）、ビット線をパターン化する。図１０は、後の半導体メモリを図１のＣ−Ｃの交線の方向から見た概略断面図で、ビット線ＢＬ１に沿った断面を示す。ビット線ＢＬ１は、後に図１０〜１４の図の面に平行に延びる。ビット線ＢＬ１は、フォト工程により作られる。このフォト工程には、絶縁ジャケット３０を形成する窒化物層のエッチング工程、メモリ層１８上に配置されたＨＴＯ層のエッチング工程、メモリ層１８（窒化物層）のエッチング工程、多結晶シリコンワード線ＷＬの逆エッチング工程（Rueckaetzung）、および第１の絶縁層２０（酸化物層）のエッチング工程が含まれる(図１０参照)。次いで、逆エッチングされたワード線空間に窒化物が充填され、逆エッチングされる(図１１参照)。図１２に示された断面図では、次いでＨＴＯの堆積、および図３で示されたスペーサ層３６を製造するためのＨＴＯ酸化物のスペーサエッチングは、認識できない。ＨＴＯスペーサ層３６は、メモリ層１８（窒化物トラップ層）を、ワード線ＷＬの壁上で保護し、ワード線との短絡を防ぐ。
【００６７】
図１３は、接続領域Ｓ／Ｄにｎ＋の注入をした後の中間生成物を示す。接続領域Ｓ／Ｄ（ＦＩＮＦＥＴのソースおよびドレイン接続領域）は、ワード線ＷＬに対して垂直に延びているビット線ＢＬにより、拡散障壁３４を介して、１つの金属ビット線ＢＬと電気的に接続されている。ビット線ＢＬの表面を腐食し、平面化するために、ＣＭＰ工程（化学的機械的研磨）を用いる。この状態での半導体メモリ装置を図１４に示す。
【図面の簡単な説明】
【００６８】
【図１】「仮想接地アレイ」配置を有する本発明の半導体メモリの好適な実施形態のメモリセルアレイを概略的に単純化して見た図である。
【図２】図１をＡ−Ａの交線の方向から見た概略断面図である。
【図３】図１をＢ−Ｂの交線の方向から見た概略断面図である。
【図４】本発明の半導体メモリの別の好適な実施形態で、「ＮＡＮＤ」配置を有する実施形態でのセルアレイの概略図である。
【図５】図４をＡ−Ａの交線の方向から見た概略断面図である。
【図６】図１で示した好適な半導体メモリの中間生成物をＡ−Ａの交線の方向から見た概略断面図である。
【図７】図１で示した好適な半導体メモリの中間生成物をＡ−Ａの交線の方向から見た概略断面図である。
【図８】図１で示した好適な半導体メモリの中間生成物をＡ−Ａの交線の方向から見た概略断面図である。
【図９】図１で示した好適な半導体メモリの中間生成物をＡ−Ａの交線の方向から見た概略断面図である。
【図１０】図１で示した好適な半導体メモリの中間生成物をＣ−Ｃの交線の方向から見た概略断面図である。
【図１１】図１で示した好適な半導体メモリの中間生成物をＣ−Ｃの交線の方向から見た概略断面図である。
【図１２】図１で示した好適な半導体メモリの中間生成物をＣ−Ｃの交線の方向から見た概略断面図である。
【図１３】図１で示した好適な半導体メモリの中間生成物をＣ−Ｃの交線の方向から見た概略断面図である。
【図１４】図１で示した好適な半導体メモリの中間生成物をＣ−Ｃの交線の方向から見た概略断面図である。
【符号の説明】
【００６９】
１０    リブ上面
１２    （左側）リブ側面
１４    （右側）リブ側面
１６    注入縁部
１８    メモリ層（特に、トラップ層またはフローティングゲート）
２０    第１の絶縁層
２２    （左側）第２の絶縁層
２４    （右側）第２の絶縁層
２６    内部酸化物層
２８    外部酸化物層
２９    第３の絶縁層（コントロールゲート酸化物、好ましくは、外部酸化物層２８より形成される。）
３０    絶縁ジャケット
３２    Ｆ／Ｎトンネルを介したＮＡＮＤセル用消去角
３４    拡散障壁
３６    ＨＴＯからなるスペーサ層
ＢＬ    ビット線
ＦＩＮ    半導体材料からなるリブ
ＷＬ    ワード線
【図１】
2005538540.tif 000003
【図２】
2005538540.tif 000004
【図３】
2005538540.tif 000005
【図４】
2005538540.tif 000006
【図５】
2005538540.tif 000007
【図６】
2005538540.tif 000008
【図７】
2005538540.tif 000009
【図８】
2005538540.tif 000010
【図９】
2005538540.tif 000011
【図１０】
2005538540.tif 000012
【図１１】
2005538540.tif 000013
【図１２】
2005538540.tif 000014
【図１３】
2005538540.tif 000015
【図１４】
2005538540.tif 000016
【手続補正書】
【提出日】平成16年7月29日(2004.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルを有する半導体メモリであって、
各メモリセルが、
導電可能にドープされた第１の接続領域（Ｓ／Ｄ）、
導電可能にドープされた第２の接続領域（Ｓ／Ｄ）、
第１の接続領域（Ｓ／Ｄ）と第２の接続領域（Ｓ／Ｄ）との間に設けられたチャンネル領域、
メモリセルをプログラムするために設計されたメモリ層（１８）、および
少なくとも１つのゲート電極（ＷＬ１）、を有し、
上記第１の接続領域、第２の接続領域、及びチャンネル領域は、半導体材料からなる板状のリブ（ＦＩＮ）内に形成され、この順序で、リブ（ＦＩＮ）の長手方向に沿って、連続して配置されており、
上記リブ（ＦＩＮ）は、少なくとも上記チャンネル領域の、上記リブ（ＦＩＮ）の長手方向に対し垂直な断面部分において、ほぼ長方形形状を有し、この長方形形状は、リブ上面（１０）と、互いに対向するリブ側面（１２，１４）とで形成され、
上記メモリ層（１８）は、第１の絶縁層（２０）により隔てられ、リブ上面（１０）上に配置され、かつ、上記メモリ層（１８）は、上記リブにおける１つの側面（１２）とリブ上面（１０）とにより、チャンネル領域からメモリ層（１８）へ荷電担体を注入するための注入縁部（１６）が形成されるように、少なくとも１つのリブ側面（１２）から、上記１つのリブ側面（１２）の法線方向で延びており、
上記少なくとも１つのゲート電極（ＷＬ１）は、第２の絶縁層（２２）により上記１つのリブ側面（１２）から隔てられ、かつ、第３の絶縁層（２９）によりメモリ層（１８）から隔てられており、上記ゲート電極（ＷＬ１）は、チャンネル領域から電気的に絶縁され、かつ、チャンネル領域の導電性を制御するように設計されているとともに、
上記第２の絶縁層（２２）の層幅は、上記第３の絶縁層（２９）の層幅よりも大きいことを特徴とする半導体メモリ。
【請求項２】
上記第２の絶縁層（２２）は、少なくとも上記リブ側面（１２）の１つに配置されている内部酸化物層（２６）と、上記内部酸化物層（２６）に配置されている外部酸化物層（２８）とを有する、請求項１に記載の半導体メモリ。
【請求項３】
上記外部酸化物層（２８）は、第３の絶縁層（２９）を形成している、請求項２に記載の半導体メモリ。
【請求項４】
上記内部酸化物層（２６）は熱酸化物であり、上記外部酸化物層（２８）はＨＴ−酸化物である、請求項２または３のいずれか１項に記載の半導体メモリ。
【請求項５】
上記第１の絶縁層（２０）は、熱酸化物から形成されている、請求項１ないし４のいずれか１項に記載の半導体メモリ。
【請求項６】
上記リブ（ＦＩＮ）は、ＳＯＩ基板の上部シリコン層中に配置されている、請求項１ないし５のいずれか１項に記載の半導体メモリ。
【請求項７】
互いに均等に隔てられた多数のリブ（ＦＩＮ１，ＦＩＮ２）が設けられており、
上記複数のリブ（ＦＩＮ１，ＦＩＮ２）の長手軸は互いに平行で延び、上記各リブ（ＦＩＮ１，ＦＩＮ２）内に、複数のメモリセルが形成されている、請求項１ないし６のいずれか１項に記載の半導体メモリ。
【請求項８】
上記メモリ層（１８）は、トラップ層またはフローティングゲートである、請求項１ないし７のいずれか１項に記載の半導体メモリ。
【請求項９】
上記トラップ層は、窒化物層、豊富にシリコンを有する酸化物層、またはドープされていない多結晶シリコン層であり、
酸化物層（２０，２９）により、チャンネル領域およびゲート電極（ＷＬ）から分離されている、請求項８に記載の半導体メモリ。
【請求項１０】
上記少なくとも１つのリブ（ＦＩＮ１）、互いに電気的に絶縁されている２つのゲート電極（ＷＬ１，ＷＬ２）が設けられ、上記ゲート電極（ＷＬ１，ＷＬ２）は、リブの長手軸の方向に延び、
上記ゲート電極は、第２の絶縁層（２２，２４）により、互いに対向するリブ側面（１２，１４）から隔てられている、請求項９に記載の半導体メモリ。
【請求項１１】
上記ゲート電極（ＷＬ）は、高濃度でドープされた多結晶シリコンから形成されている、請求項１０に記載の半導体メモリ。
【請求項１２】
上記各リブ（ＦＩＮ１；ＦＩＮ２）に、互いに絶縁された２つのゲート電極が、半導体メモリのワード線（ＷＬ１，ＷＬ２；ＷＬ３，ＷＬ４）として設けられている、請求項１０または１１のいずれか１項および請求項７に記載の半導体メモリ。
【請求項１３】
ワード線（ＷＬ）に対し垂直に延びる多数のビット線（ＢＬ）が設けられ、
上記のビット線（ＢＬ）の各々が、各リブ（ＦＩＮ）の接続領域（Ｓ／Ｄ）と電気的に接続されている、請求項１２に記載の半導体メモリ。
【請求項１４】
上記フローティングゲートは、金属または高濃度でドープされた多結晶シリコンからなる、請求項８に記載の半導体メモリ。
【請求項１５】
複数のゲート電極（ＷＬ）を有し、
上記ゲート電極（ＷＬ）のうち１つは、上記リブ（ＦＩＮ）のうち１つのリブの各チャンネル領域に、正確に割り当てられており、
上記ゲート電極は、半導体メモリのワード線（ＷＬ）として、複数のリブ（ＦＩＮ）から上記リブ（ＦＩＮ）の長手軸に対し垂直に延びている、請求項１４および７に記載の半導体メモリ。
【請求項１６】
上記フローティングゲートは、上記第３の絶縁層（２９）を介してフローティングゲートから上記ゲート電極（ＷＬ）へ電荷担体を注入するための、少なくとも１つの消去縁部（３２）を有する、請求項１４または１５のいずれか１項に記載の半導体メモリ。
【請求項１７】
上記フローティングゲートの消去縁部（３２）は、第１の絶縁層（２０）と第３の絶縁層（２９）とにより形成された縁領域に接している、請求項１６に記載の半導体メモリ。
【請求項１８】
請求項１ないし１７のいずれか１項に記載の半導体メモリを製造する方法であって、
上部シリコン層を有するＳＯＩ基板を準備する工程と、
上記上部シリコン層に第１の絶縁層（２０）を被着させる工程と、
上記第１の絶縁層（２０）に、メモリ層（１８）を被着させる工程と、
上記第１の絶縁層（２０）が、シリコンからなるリブ（ＦＩＮ）のリブ上面（１０）上に配置され、上記メモリ層（１８）が上記第１の絶縁層（２０）上に配置されるように、上記上部シリコン層、上記第１の絶縁層（２０）、および上記メモリ層（１８）を、少なくとも１つの板状のリブにパターン化する工程と、
上記第２の絶縁層（２２，２４）の内部酸化物層（２６）を形成するために、上記リブ（ＦＩＮ）のリブ側面（１２，１４）を酸化する工程と、
上記第３の絶縁層（２９）を被着させる工程と、
少なくとも１つのゲート電極（ＷＬ）を被着させる工程と、
ドープされた接続領域（Ｓ／Ｄ）を形成するために、局地的にリブ（ＦＩＮ）をドープする工程とを有する、方法。
【請求項１９】
上記第３の絶縁層（２９）を被着させる工程は、上記メモリ層（１８）と上記内部酸化層（２６）とに配された外部酸化物層（２８）を被着させる工程を含む、請求項１８に記載の半導体メモリを製造する方法。
【国際調査報告】
2005538540.tif 000017
2005538540.tif 000018
2005538540.tif 000019
2005538540.tif 000020
2005538540.tif 000021
2005538540.tif 000022