(57)【要約】積分回路は、入力端子（４）および出力端子（３）を持つトランジスタ段（１）と、入力端子（４）と出力端子（３）の間に接続されるフィードバックキャパシタ（２）と、入力端子（４）に接続される抵抗（５）と、を有する演算増幅器を備え、また、積分回路に対して、互いに直列に接続されると共に、トランジスタ段（１）の出力端子（３）と、反転入力電圧を備える電圧との間に接続される第２のキャパシタ（２２）と第２の抵抗（２５）を備える追加回路分岐（２０）を有する。好ましくは、２つの追加回路分岐（３２０、３２０’）が設けられる。一方は、トランジスタ段（１）の非反転すなわち正の出力端子（３３）と、積分器の反転すなわち負の入力端子の間に接続されて良い。他方の回路は、トランジスタ段（１）の負の出力端子（３７）と積分器の正の入力の間に接続されて良い。これは、特に平衡増幅器トポロジにとって有益である。本発明は、シグマデルタアナログ‐デジタル変換回路における第１のフィルタ段（積分器）に特に適用を見出し、改良された演算増幅積分器を提供すると共に、特に右半平面の零点を補償するのを助ける。
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【特許請求の範囲】
【請求項１】
入力端子および出力端子を有するトランジスタ段と、
前記トランジスタ段の前記入力端子と前記出力端子の間に接続されるフィードバックキャパシタと、
前記トランジスタ段の前記入力端子に接続される抵抗と、を有する演算増幅器を備える積分回路であって、
互いに直列に接続された第２のキャパシタおよび第２の抵抗であって、前記トランジスタ段の前記出力端子と、当該積分回路に対する反転入力電圧を備える電圧との間に接続された第２のキャパシタおよび第２の抵抗を備える第１の追加回路分岐を備える、ことを特徴とする積分回路。
【請求項２】
第２の追加回路分岐が設けられていることを特徴とする請求項１に記載の積分回路。
【請求項３】
前記第１の追加回路分岐は、前記トランジスタ段の非反転出力と前記積分器の反転入力の間に接続され、第２の追加回路分岐は、前記トランジスタ段の反転出力端子と前記積分器の非反転入力の間に接続されること、を特徴とする請求項２に記載の積分回路。
【請求項４】
シグマデルタアナログデジタル変換回路に第１のフィルタ段を備える場合の、請求項１乃至３のいずれかに記載の積分回路。
【請求項５】
請求項１乃至請求項４のいずれかに記載の積分回路を備えるシグマデルタアナログ‐デジタル変換回路。
【請求項６】
請求項１乃至請求項５のいずれかに記載の積分回路を備える平衡増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅（オペアンプ）積分器に関する。
【背景技術】
【０００２】
抵抗をトランジスタ回路の入力に接続し、キャパシタをフィードバック素子として使用することにより、オペアンプから積分回路を構成することが知られている。理想的な積分器は、供給される信号の周波数がゼロの場合、無限の利得および１つの極のみを持つ。しかしながら、トランスコンダクタンス段に基づく実際的な積分回路は、供給される信号の周波数が、トランジスタのトランスコンダクタンスにより分割されたフィードバック容量に等しい場合、右半平面に零点を持つ。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、改良された演算増幅積分器、特に、右半平面の零点を補償する積分器を提供することである。
【課題を解決するための手段】
【０００４】
本発明によれば、トランジスタ段と、トランジスタ段の入力と出力の間に接続されたフィードバックキャパシタと、トランジスタ段の入力に接続された抵抗とを備える積分回路であって、互いに直列に接続された第２のキャパシタおよび第２の抵抗であって、前記トランジスタ段の前記出力端子と、当該積分回路に対する反転入力電圧を備える電圧との間に接続された第２のキャパシタおよび第２の抵抗を備える追加回路分岐を備える、ことを特徴とする積分回路を提供する。
【０００５】
好ましくは、２つの追加回路分岐が設けられる。１つは、トランジスタ段の正入力と出力の間に接続され、１つは、負入力と出力の間に接続される。これは、特に平衡増幅器トポロジ（topology）にとって有益である。トランジスタは、インバータであり、従って、正入力電圧は、負出力電圧を供給し、その逆も同様である。
【０００６】
本発明は、シグマデルタアナログ回路における第１のフィルタ段（積分器）に特に適用を見出す。この第１のフィルタ段は、設計が非常に難しい。
【発明を実施するための最良の形態】
【０００７】
図１において、従来のオペアンプ積分回路（トランスコンダクタ段）が、当業者にはよく知られているように、トランスコンダクタンスｇｍおよび内部電圧Ｖ＋を有するトランジスタ段１を備えて示される。値Ｃのフィードバックキャパシタ２は、トランジスタの反転出力端子３と、その非反転入力端子４の間に接続される。値Ｒの抵抗５もまた、入力電圧Ｖｉｎを緩和するために、非反転入力端子４に接続される。反転入力端子６は、グラウンドに接続される。トランジスタ段１の非反転出力３における電圧は、Ｖｏｕｔである。
【０００８】
フィードバックキャパシタ２への電流は、Ｉ２であり、これは、キャパシタ２および抵抗５によって示される総インピーダンスにより分圧される、キャパシタ２に対する電圧により与えられ、図５における等式１により表される。トランジスタ段１を通ってグラウンドへ流れる電流は、示されているようにＩ１であり、これは、トランスコンダクタンスｇｍにより増幅されたトランジスタ段１を通る電圧Ｖ＋によって与えられ、図５における等式２により表される。トランジスタ段１の内部電圧Ｖ＋は、等式３により表される。
【０００９】
総電流は、回路内で維持されなければならないため、等式４に示されているように、電流Ｉ２とＩ１の合計はゼロでなければならない。従って、等式１および２を、等式４に置き換えると、等式５になる。等式６で項を再び置き換えると、右半平面に零点が存在することを示す。これは望ましくないことである。
【００１０】
この零点は、付加回路分岐により補償できるが、これは、図１の既知の回路と図２の新しい回路との比較から明らかになるであろう。付加回路分岐２０は、電流Ｉ３を持ち、反転入力電圧−Ｖｉｎとトランジスタ段１の非反転出力ノード３の間に、直列配列される第２のキャパシタ２２および第２の抵抗２５を備える。
【００１１】
図６における等式７から１３は、付加回路分岐２０が、右半平面における零点をどのように補償するかを示したものである。
【００１２】
等式７は、図５における等式１と同一であり、キャパシタ２を備えるフィードバック分岐における電流Ｉ２の値を示す。等式８は、付加回路分岐２０における電流Ｉ３を表し、等式９は、これら２つの電流を合計する。
【００１３】
等式１０において、トランジスタ段１の内部電圧Ｖ＋のための式が提示され、これが、トランジスタ段１を通る電流Ｉ１を表す等式１１を導く。
【００１４】
等式１２は、３つの分岐の電流が釣り合う、すなわち、３つの電流の合計がゼロとならなければならないと仮定し、その後等式１３は、等式１１，７，および８によってそれぞれ表された電流Ｉ１，Ｉ２およびＩ３を有効に合計する。
【００１５】
等式１４では、入力電圧に対する出力電圧の比率を表す等式を示すために、項を簡単にしている。この比率を図２の新しい回路に対して与える等式１４と、この比率を図１の既知の回路に与える等式６との比較からわかるように、新しい回路は、右半平面における零点を補償し、この補償は、増幅器の特性に依存しない。
【００１６】
図３は、平衡増幅器トポロジ（balanced amplifier topology）を用いたオペアンプ積分器を示し、当業者には周知である。バイアス増幅器は、トランスコンダクタンスであるため、正の入力電圧は、出力におけるカレントシンク（current sink）となり、故に、出力において負の電圧となる。回路は、基本的に図２の回路と同一であるが、回路素子は、基本的に鏡像となって、トランジスタ段３１の他方の側で繰り返される。従って、第１の入力電圧Ｖｉｎは、第１の入力抵抗３５ａを介して、トランジスタ段３１の第１の入力端子３４に接続される。第１のフィードバックキャパシタ３２ａは、第１の入力端子３４と、第１の出力電圧Ｖｏｕｔが現れる第１の出力端子３３の間に接続される。
【００１７】
負の入力電圧−Ｖｉｎは、第２の入力抵抗３５ｂを介して、トランジスタ段３１の第２の入力端子３６に接続される。第２のフィードバックキャパシタ３２ｂは、第２の入力端子３６と、負の出力電圧−Ｖｏｕｔが現れる第２の出力端子３７の間に接続される。
【００１８】
２つの付加回路分岐は、それぞれキャパシタと抵抗を直列に備えて、設けられている。第１の付加回路分岐３２０ａは、キャパシタ３２２ａおよび抵抗３２５ａを備える。これは、負の入力電圧−Ｖｉｎを、正の出力電圧Ｖｏｕｔが現れる第１の出力端子３３に接続する。第２の付加回路分岐３２０ｂは、キャパシタ３２２ｂおよび抵抗３２５ｂを備える。これは、正の入力電圧Ｖｉｎを、負の出力電圧−Ｖｏｕｔが現れる出力端子３７に接続する。
【００１９】
図４において、回路図は、本発明がシグマデルタアナログデジタルコンバータの第１段に適用された状態を示す。この回路は、図３に示された且つ同一の参照記号で示された回路素子と、いくつかの追加抵抗と出力電圧ラインを備えている。追加抵抗は、先の図に示される抵抗Ｒ１に対して異なる値Ｒ２を持つ。各抵抗は、それぞれ抵抗Ｒ１と、キャパシタＣと、追加の出力電圧ラインの間に接続される。従って、抵抗４１は、抵抗３２５ａを、正のアナログ電圧ＶＤＡＣが現れるアナログ出力電圧ライン４５に接続する。抵抗４２は、トランジスタ段３１の入力端子３４を出力ライン４５（ＶＤＡＣ）に接続する。
【００２０】
同様に、抵抗４３は、抵抗３２５ｂを、負のアナログ電圧−ＶＤＡＣが現れるアナログ出力電圧ライン４６に接続する。抵抗４４は、トランジスタ段３１の入力端子３６を、反転したアナログ出力ライン４６（−ＶＤＡＣ）に接続する。
【図面の簡単な説明】
【００２１】
本発明の一層よく理解するために、また本発明がどのような効果を表すかを示すために、添付の図面を参照されたい。
【図１】図１は、従来のオペアンプ積分器の回路図である。
【図２】図２は、本発明によるオペアンプ積分器の一実施例の回路図である。
【図３】図３は、平衡増幅器トポロジを用いた本発明によるオペアンプ積分器の第２の実施例の回路図である。
【図４】図４は、本発明によるオペアンプ積分器をシグマデルタアナログ‐デジタル変換回路に適用した、第３の実施例の回路図である。
【図５】図５は、図１の既知の回路に適用される一連の等式である。
【図６】図６は、図２に示される本発明の回路に適用される一連の等式である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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