(57)【要約】  ＣＭＯＳイメージャにおいて、各々のセル（１）が、各々の積分期間の前にリセットトランジスタ（Ｔ１）を介して充電されるフォトダイオード（６）を有する。積分期間の間、リセットトランジスタのゲート（７）に印加される適切なゲート電圧によってリセットトランジスタはターンオフされる。ＦＰＮ（固定パターン雑音（ｆｉｘｅｄ  ｐａｔｔｅｒｎ  ｎｏｉｓｅ））を低減させるために、阻止電圧が、供給電圧ＶＤＤよりも低くなるように選択される。驚くべきことに、リーク電流は、可能なことに最新ＣＭＯＳプロセスでの非常に薄いゲート酸化物を介するより低いトンネル電流による、このより低い阻止電圧によってかなり低減され得ることが分かっている。特定の実施例において、イメージャのダイナミックレンジのいかなる制限もほぼもたらされることなく、前記より低い阻止電圧がもたらされ得る。
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【特許請求の範囲】
【請求項１】
アノード及びカソードを備えるフォトダイオードを各々有すると共にゲートと第一の導電形のドレインゾーン及びソースゾーンとを備えるリセットトランジスタを更に有する撮像素子が表面にもたらされる、半導体本体を有するイメージャであって、前記ゲートは、前記トランジスタをターンオン又はターンオフするための電圧を印加するための手段に接続され、前記ソース及びドレインゾーンのうちの一つが、前記フォトダイオードの前記第一の導電形の前記カソード領域及び前記アノード領域のうちの一つに接続され、前記フォトダイオードの逆の第二の導電形の他の領域は、動作中に電圧Ｖ１が印加される接合点に接続され、前記トランジスタの前記ソース及びドレインゾーンのうちの他の領域は、動作中に前記電圧Ｖ１と異なる電圧Ｖ２が印加される接合点に接続され、前記フォトダイオードは、前記ゲートに電圧が印加されることによって動作中にまずリセットされ、それによって前記トランジスタがターンオンされ、その後更なる電圧Ｖ３が、後続する積分期間の間に前記ゲートに印加され、それによって前記トランジスタがターンオフされるイメージャにおいて、前記電圧Ｖ３のレベルは｜Ｖ３−Ｖ２｜＜｜Ｖ１−Ｖ２｜となるように選択されることを特徴とするイメージャ。
【請求項２】
前記フォトダイオードの前記第一の導電形の前記領域が、ソースフォロワ回路の入力部に接続される請求項１に記載のイメージャ。
【請求項３】
前記ソースフォロワは、前記ソースフォロワの前記入力部に接続されるゲートと、動作中に直流電圧、例えばＶ２が印加されるドレインと、前記ソースフォロワの出力部に接続されるソースとを有する第一の電界効果トランジスタを有し、前記ソースフォロワは、前記出力部及び前記第一のトランジスタの前記ソースの接合点と動作中に固定電圧、例えばＶ１が印加される更なる接合点との間の負荷と、選択トランジスタの一連の構成体とを更に有する請求項２に記載のイメージャ。
【請求項４】
前記リセットトランジスタはｐ形チャネル型であると共に前記フォトダイオードの前記アノードへの導通態様で接続されるｐ形ゾーンの形態でソースを有する請求項１乃至３の何れか一項に記載のイメージャ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アノード及びカソードを備えるフォトダイオードを各々有すると共にゲートと第一の導電形のドレインゾーン及びソースゾーンとを備えるリセットトランジスタを更に有する撮像素子が表面にもたらされる、半導体本体を有するイメージャであって、前記ゲートは、前記トランジスタをターンオン又はターンオフするための電圧を印加するための手段に接続され、前記トランジスタにおいて前記ソース及びドレインゾーンのうちの一つが、前記フォトダイオードの前記第一の導電形の前記カソード領域及び前記アノード領域のうちの一つに接続され、前記フォトダイオードの逆の第二の導電形の他の領域は、動作中に電圧Ｖ１が印加される接合点に接続され、前記フォトダイオードにおいて前記トランジスタの前記ソース及びドレインゾーンのうちの他の領域は、動作中に前記電圧Ｖ１と異なる電圧Ｖ２が印加される接合点に接続され、前記フォトダイオードは、前記ゲートに電圧が印加されることによって動作中にまずリセットされ、それによって前記トランジスタがターンオンされ、その後更なる電圧Ｖ３が、後続する積分期間の間に前記ゲートに印加され、それによって前記トランジスタがターンオフされるイメージャに関する。
【背景技術】
【０００２】
この種のイメージャは通常知られており、例えば駆動及び／又は信号処理するための電子回路がチップ上に集積され得るようにＣＭＯＳプロセスで製造され得る点においてＣＣＤセンサと区別される。
【０００３】
フォトダイオードがリセットされた後、積分期間の間、供給電圧Ｖ１をゲートに印加することによってリセットトランジスタをオフ状態に保持することは通常の操作なので、入射光（ｉｎｃｉｄｅｎｔ  ｒａｄｉａｔｉｏｎ）の吸収によりダイオードが完全に放電させられるときでさえ、リセットトランジスタを介して全く又はほとんどコンダクタンス（ｃｏｎｄｕｃｔａｎｃｅ）がもたらされない。
【０００４】
イメージャの十分な動作のために、リーク電流は可能な限り小さいことが重要となる。当該リーク電流は通常イメージャマトリックス（ｉｍａｇｅｒ  ｍａｔｒｉｘ）に渡ってかなり激しく変動するため、高い値のＦＰＮ（固定パターンノイズ（ｆｉｘｅｄ  ｐａｔｔｅｒｎ  ｎｏｉｓｅ））又は高い数の“白色要素（ｗｈｉｔｅ  ｅｌｅｍｅｎｔ）”、すなわち暗部におけるイメージングにおいてさえ完全な信号をもたらす要素をもたらし得る。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
通常上記の種類のＣＭＯＳイメージャにおけるＦＰＮ及び／又は白色要素の数はかなり高いことが分かっている。それ故に本発明の目的は、この問題に対する解決策を提供することにある。
【課題を解決するための手段】
【０００６】
本発明によれば、冒頭の段落に記載の種類のイメージャは、Ｖ３のレベルが｜Ｖ３−Ｖ２｜＜｜Ｖ１−Ｖ２｜となるように選択されることを特徴とする。
【０００７】
驚くべきことに、リーク電流は、積分期間（ｉｎｔｅｇｒａｔｉｏｎ  ｐｅｒｉｏｄ）の間、（ｐ形チャネルトランジスタの場合）供給電圧Ｖ１よりもわずかに低い電圧をリセットトランジスタのゲートに印加することによって、又は（ｎ形チャネルトランジスタの場合）供給電圧Ｖ１よりもわずかに高い電圧をリセットトランジスタのゲートに印加することによってかなり低減され得ることが分かっている。図の記載から明らかとなるように、Ｖ１のずれ（ｄｅｖｉａｔｉｏｎ）は、完全な信号（白色）の低減を全くもたらさないか、又は非常にわずかな低減しかもたらさないように選択されてもよい。本発明は、なかんずく厚さが標準ＣＭＯＳプロセスのルールによって決定されるリセットトランジスタのゲート酸化物は、トンネル電流がかなりの値を有し得るほんの数ｎｍの厚さしか有さないという認識に基づいている。ダイオードのリセットの後、当該電圧は、ゲート酸化物の間に完全な電界がもたらされるようにリセットトランジスタのゲートに印加されるので、積分期間の間のフォトダイオードにおけるリーク電流として観測されるトンネル電流はゲート酸化物の間に流れる。上記で提供されている手段の場合、ゲート酸化物の間の電界、それ故に前記トンネル電流量は、簡単且つ効率的な態様で低減させられる。
【０００８】
白黒差（ｗｈｉｔｅ−ｂｌａｃｋ  ｄｉｆｆｅｒｅｎｃｅ）の低減が全くもたらされないか、又はほとんどもたらされないで上記提案の手段が使用され得る本発明によるイメージャの重要な実施例は、フォトダイオードの第一の導電形の領域がソースフォロワ回路（ｓｏｕｒｃｅ  ｆｏｌｌｏｗｅｒ  ｃｉｒｃｕｉｔ）の入力部に接続されることを特徴とする。フォトダイオードの前記領域は直接接続する態様でソースフォロワに接続されてもよい。有利なことに、スイッチ、例えばトランジスタは、フォトダイオードとソースフォロワとの間にもたらされ得る。当該トランジスタにより、フォトダイオードとソースフォロワとの間の接続は、例えば知られている“相関二重サンプリング（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｍｇ）”読み出し方法によって読み出され得るべき信号がソースフォロワの入力部にもたらされた後に遮断され得る。
【０００９】
本発明は、リセットトランジスタがｎ形チャネル型である（更にフォトダイオードのカソードがリセットトランジスタのソースに接続される）実施例における利点に対しても使用されてもよいが、逆の導電形の実施例において特別の利点が得られる。本発明によるイメージャの更なる重要な実施例はそれ故に、リセットトランジスタがｐ形チャネル型であると共にフォトダイオードのアノードへの導通態様で接続されるｐ形ゾーンの形態でソースを有することを特徴としている。
【００１０】
本発明のこれら及び他の態様は、以下に記載された実施例から明らかであり、これらの実施例を参照して説明される。
【発明を実施するための最良の形態】
【００１１】
図１に示されているイメージャは、水平行（ｈｏｒｉｚｏｎｔａｌ  ｒｏｗ）及び垂直列（ｖｅｒｔｉｃａｌ  ｃｏｌｕｍｎ）の二次元パターンでもたらされる複数のピックアップ素子（撮像素子）１を有している。セルは、読み出しメンバ（ｒｅａｄ  ｍｅｍｂｅｒ）３に読み出されるべき信号をもたらす読み出しライン（ｒｅａｄ  ｌｉｎｅ）２に垂直方向で接続されている。水平方向で、セルは選択ライン４に接続されている。当該選択ラインを介して選択信号が、アドレッシング手段５によって選択される、読み出されるべき行に送信され得る。水平方向で、セルは水平リセットライン（図示略）によっても接続され得る。
【００１２】
図２は、セル１のピックアップ素子の回路図である。測定されるべき放射は、カソードが、固定電圧Ｖ１、この場合電力供給電圧（ｐｏｗｅｒ  ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ）ＶＤＤが印加される接合ポイント（ｊｕｎｃｔｉｏｎ  ｐｏｉｎｔ）に接続されているフォトダイオード６において検出される。フォトダイオードのアノードは、ドレインが、固定電圧Ｖ２、この場合電圧ＶＳＳが印加される接合ポイントに接続されるリセットトランジスタＴ１のソースに接続されている。トランジスタＴ１をオン及びオフさせるための電圧Ｖｒが、リセットトランジスタＴ１のゲート７に印加される。検出された放射量に依存して、接合ポイント８における電圧は変化する。当該変化は、セルにおけるこの例において、ゲートが接合ポイント８に接続されるトランジスタＴ２を有するソースフォロワによって増幅され、ドレインはＶ２に接続され、ソースは、ゲートが図１に示されている図における選択ライン４のうちの一つに接続される選択トランジスタＴ３のドレインに接続され、選択トランジスタＴ３のソースは、図における電流源９によって示されているように、負荷を介して正の電圧部、例えばＶ１に接続される。Ｔ３のソースと負荷９との間の接合ポイント１０は図１における読み出しライン２のうちの一つに接続される。
【００１３】
図３は、リセットトランジスタＴ１及びダイオード６の断面図である。この例において、前記デバイスは、自身の基板１２上にｎウェル（ｎ  ｗｅｌｌ）１３を備えるｐ形シリコン基板１１を有している。この例においてトランジスタＴ２及びＴ３だけでなくｐ形チャネル型であるリセットトランジスタのソース及びドレイン領域は、ｎウェル１３にそれぞれもたらされているｐ形ゾーン１４及び１５によって構成されている。ゾーン１４と１５とは、ゲート前絶縁物（ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ）１７によってゲート７から絶縁分離されるチャネル領域１６によって相互に分離される。特定の実施例において、絶縁物１７は、７．５ｎｍの厚さを有するシリコン酸化物層によって構成される。
【００１４】
動作中、電圧Ｖ１、すなわちこの例において例えば３．３Ｖの値を有するＶｄｄがウェル１３に印加される一方、例えば１．２Ｖの値を有するＶ２（Ｖｓｓ）がドレイン１５に印加される。この例において、ｐ形ソースゾーン１４はフォトダイオード６のアノードと完全に一致する。しかしながら、これらのゾーンが、共通配線（コモンワイヤリング（ｃｏｍｍｏｎ  ｗｉｒｉｎｇ））（図示略）の一部によって電気的に相互接続されると共に互いに横方向に分離されるゾーンによって他の実施例において形成されてもよいことは明らかであろう。ダイオードは、例えば０Ｖの低電圧をゲート７に印加することによりトランジスタＴ１をターンオンすることによってまずリセットされるので、フォトダイオードのアノードは、１．２Ｖに等しいか又はほとんど等しい電圧にもたらされる。その後、トランジスタはゲートに高電圧を印加することによってターンオフされる。アノードのｐｎ接合部１８は、この場合逆バイアスされるので、図において破線によって示されている空乏ゾーン（ｄｅｐｌｅｔｉｏｎ  ｚｏｎｅ）１９がｐｎ接合部の周りに形成される。後続する積分期間（ｉｎｔｅｇｒａｔｉｏｎ  ｐｅｒｉｏｄ）の間、ダイオードは、入射光の光強度（ｌｉｇｈｔ  ｉｎｔｅｎｓｉｔｙ）に依存して全体的又は部分的に放電され得る。このときｐ形ゾーン１４の間の電圧は再度増大させられる。ゾーン１４の間の電圧は、前記電圧の更なる増大がもたらされるときＴ１は再度ターンオンされるため、リセットトランジスタＴ１の閾値よりも更には増大させられ得ない。ここで“弱反転（ｗｅａｋ  ｉｎｖｅｒｓｉｏｎ）”効果が考慮されていないので、トランジスタは、閾値電圧よりもわずかに低いゲート電圧でごくわずかに既にターンオンされていてもよいことは注意されるべきである。セルを読み出すために、低い電圧、例えば０Ｖが、関連する選択ライン４を介して選択トランジスタＴ３のゲートに印加されるので、電流はソースフォロワＴ２、Ｔ３、及び９を介して流れ得ると共に、関連するビットライン２上の出力信号が検出され得る。
【００１５】
可能な限り大きな信号を得るために、入射光のより高い強度における電荷（ｅｌｅｃｔｒｉｃ  ｃｈａｒｇｅ）の損失を防止することは重要となる。それ故に積分期間の間に電圧Ｖｄｄを（ｐ形チャネル）リセットトランジスタＴ１のゲート７に印加することは通常行われる。しかしながらこの動作モードにおいて、大きなリーク電流はマトリックスの比較的多くの数のセルにおいてもたらされることが通常分かっている。これにより、フォトダイオードは放電させられる。このようなリーク電流は、例えば全積分期間の間に各々のセルにおける暗電流を規定することによって測定され得る。図４はリセット電圧の異なる値に対する暗電流のヒストグラムを示している。暗電流は（任意の単位での）水平軸上にプロットされる。画素のパーセンテージは垂直軸上にプロットされる。曲線Ａは、積分期間の間に電圧Ｖｄｄがリセットトランジスタのゲートに印加されているときの状態を示している。曲線Ｂ及びＣは、リセットトランジスタのゲート間のより低い電圧での暗電流の分布を示している。グラフは、積分期間の間にリセットトランジスタのゲート間で暗電流がより低い電圧において減少していることを明らかに示している。
【００１６】
リセットトランジスタのゲート間の過度に低い電圧において、放射の吸収によりフォトダイオードのアノードの増大するポテンシャルの場合、リセットトランジスタは再度ターンオンされるので、アノード（リセットトランジスタのソース）間の電圧はもはや更に増大させられないであろう。それ故にセルのダイナミックレンジの過度に多くの制限を防止するように過度に大きくリセットトランジスタのゲート間の電圧を減少させないことが所望される。
【００１７】
実現された実施例において、電圧Ｖ１（Ｖｄｄ）は３．３Ｖである一方、Ｖ２は１．２Ｖである。本発明による手段が使用されない場合、リセットトランジスタのゲート間の駆動信号は、トランジスタをターンオンするために０Ｖの値を有しており、トランジスタをターンオフするために３．３Ｖの値を有している。この状態において、積分はそれ故にトランジスタのゲート酸化物の間の３．３−１．２Ｖ＝２．１Ｖの電圧で開始される。ピックアップ（撮像）されるべき画像における暗い背景（ｄａｒｋ  ｓｃｅｎｅ）に対して、フォトダイオードの間の阻止電圧（ｂｌｏｃｋｉｎｇ  ｖｏｌｔａｇｅ）は遮断されないか、又はほとんど遮断されないため当該電圧はほぼ一定に保持されるので、比較的大きなトンネル電流がゲート酸化物の間に流れ得る。当該トンネル電流は暗電流にかなり寄与し得る。積分の間にＶｒの好適な値を決定するために、出力部１０の出力信号の最大値は値Ｖｄｄを有し得ることが仮定される（図２参照）。Ｔ２のゲート間の電圧に対して最大限に使用可能な値はそのとき、（Ｔ２の）Ｖｄｄ−Ｖｇｓ＝Ｖｄｄ−Ｖｔｈ−Ｖｏｎとなる。ここでＶｔｈ及びＶｏｎは、それぞれＴ２の閾値電圧及び閾値電圧よりも高いＴ２におけるソース・ゲート間電圧である。出力部１０における最大信号の減少がもたらされない場合、Ｖｒの高レベルはこの値と等しくてもよく、又はこの値よりもわずかに低くてもよい。Ｔ１における弱反転による信号の線形性（ｌｉｎｅａｒｉｔｙ）の問題を防止するように、Ｖｒの高い値は好ましくはＶｄｄ−２Ｖｔｈ−Ｖｏｎよりもわずかに高くなるように選択される。しかしながら、それぞれ０．６ＶのＶｔｈ及び０．２ＶのＶｏｎの値において、リセット駆動電圧は、３．３−０．６−０．２＝２．５Ｖに対していかなる問題ももたらすことなく低減させられ得るので、Ｔ１のゲート酸化物間の電圧は１．３Ｖにまで低減させられる。図４における曲線Ｂ及びＣによって示されているように、リセット駆動電圧のこの値において、暗電流は多くのセルにおいて強く低減させられていることが分かる。
【００１８】
本発明が上記の実施例に限定されず、当業者によって本発明の範囲内の多くのバリエーションが理解され得ることは明らかであろう。例えば、様々なコンポーネントの導電形は反転させられてもよい。代わりに、異なる増幅器が上記の増幅器の代わりに使用されてもよい。フォトダイオードにおいて生成される信号は、セル自身において増幅される代わりに、セルに対して共通の出力増幅器において増幅されてもよい。
【図面の簡単な説明】
【００１９】
【図１】本発明に関する種類のＣＭＯＳイメージャの図である。
【図２】図１に示されているイメージャの要素の電気回路図である。
【図３】図２のピックアップ素子のフォトダイオード及びリセットトランジスタの断面図である。
【図４】リセット電圧の様々な値に対する暗電流のヒストグラムを示している。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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