(57)【要約】ノイズによって引き起こされる変動を最小にする、アナログ信号をサンプリングする方法および装置。一実施形態において、サンプルホールド回路は、サンプリングされる電源（５９）とホールドコンデンサ（４８）と間に直列接続された複数のスイッチ（３２、４０）を含んでいる。抵抗器（４６）が、第１のスイッチ（３２）と並列に配置されている。前記２つのスイッチは、ホールドコンデンサ（４８）と、サンプリングされる信号の間に３つの信号経路を形成するように制御される。第１の信号経路は、充電コンデンサ（４８）と、サンプリングされる信号の間の閉回路である。この経路は、サンプルホールド回路の動作の第１の段階中に形成される。動作の第２の段階中、第１のスイッチ（３２）が開かれ、いかなる電流ロスもコンデンサ（４８）から抵抗器（４６）を通る経路に送出する。抵抗器（４６）によってもたらされる高い抵抗値は、この電流ロスを最小にする。第３の信号経路は第２のスイッチ（４０）が開かれ、コンデンサ（４８）と、サンプリングされる信号の間に開回路が形成されると、形成される。第２の段階から第３の段階への移行時、ノイズによるいかなる電流ロスも抵抗器（４６）を通過し、これによってホールドコンデンサ（４８）の両端の電圧ロスを最小にする。サンプルホールド回路の他の実施形態は、第１と第２の段階の間で動作するだけである。
2005531096.tif 000002
【特許請求の範囲】
【請求項１】
２つの端子を有し、その一方の端子が信号入力線に接続された第１のスイッチと、
２つの端子を有し、その一方の端子が前記第１のスイッチの他方の端子に接続された第２のスイッチと、
前記第２のスイッチの他方の端子に接続された入力端子を有する演算増幅器と、
前記信号入力線と前記第１のスイッチの他方の端子の間に配置された抵抗器と、
前記演算増幅器の入力端子と定電位線路の間に配置されたホールドコンデンサと、
第１の段階中、前記ホールドコンデンサが前記信号入力線の電圧をサンプリングし、第２の段階中、前記第１のスイッチが前記抵抗器の両端に開回路を形成し、第３の段階中、前記第２のスイッチが、前記ホールドコンデンサに対して開回路を形成するように、前記第１および第２スイッチを、前記第１の段階、第２の段階、および第３の段階の間、動作させるように構成された制御装置と
を有するサンプルホールド回路。
【請求項２】
入力信号源から電気的に分離された時に、入力電圧を維持するように構成されたホールドコンデンサと、
直列に接続され、前記ホールドコンデンサと前記入力信号源の間に配置され、複数の段階の間、前記入力信号源と前記ホールドコンデンサの間のインピーダンスを変化させるように構成された複数のスイッチと
を有するサンプルホールド回路。
【請求項３】
前記ホールドコンデンサに接続され、信号バッファとして作動するように構成された演算増幅器をさらに有する、請求項２に記載のサンプルホールド回路。
【請求項４】
接地バウンスによるホールドコンデンサ両端の電圧ロスを低減するように構成された複数のスイッチを有する、サンプルホールド回路。
【請求項５】
プリント回路基板からの信号が集積回路上でサンプリングされる、前記集積回路と前記プリント回路基板の間の接地電圧の変動によって引き起こされる電圧ロスを低減する方法であって、
サンプリング処理の第１の段階中、ホールドコンデンサを充電することと、
サンプリング処理の第２の段階中、前記サンプル信号と前記ホールドコンデンサ間に電気抵抗を接続することと
を有する方法。
【請求項６】
マイクロチップ上の外部のアナログ信号をサンプリングする方法であって、
前記外部のアナログ信号を、複数のスイッチを含む電気経路を介して前記マイクロチップ上のホールドコンデンサに入力することと、
第１のサンプリング段階中、前記ホールドコンデンサを前記外部のアナログ信号で充電することと、
第２のサンプリング段階中、電気抵抗を前記電気経路に接続することと、
ホールド段階中、前記ホールドコンデンサを前記外部のアナログ信号から分離し、それによって前記ホールドコンデンサからの放電を減少させることと
を有する方法。
【請求項７】
前記ホールド段階中、前記ホールドコンデンサからの出力信号をバッファリングすることをさらに有する、請求項６に記載の方法。
【請求項８】
入力信号を保持するように構成された回路であって、
入力信号を入力するように接続された第１のスイッチと、
前記第１のスイッチと並列に配置された抵抗器と、
前記第１のスイッチと直列に接続された第２のスイッチと、
前記第２のスイッチに接続され、前記入力信号をサンプリングするように構成されたホールドコンデンサと、
周期的に、第１のサンプリング段階中、前記入力信号を前記第１および第２スイッチを介して前記ホールドコンデンサへ送り、第２のサンプリング段階中、前記入力信号を前記抵抗器と前記第２のスイッチを介して前記ホールドコンデンサへ送り、ホールド段階中、前記ホールドコンデンサを前記入力信号から分離するように構成された論理回路と
を有する回路。
【請求項９】
入力ポートと、
ホールドコンデンサと、
前記入力ポートと前記ホールドコンデンサ間に電気抵抗を接続する手段と
を有するサンプルホールド回路。
【請求項１０】
接地バウンスの影響を低減するように構成されたサンプルホールド回路であって、
抵抗器と並列に接続された第１のスイッチを有する第１段と、
第２のスイッチを有し、前記第１段と直列に接続された第２段と、
前記第１段および第２段に直列に接続されたホールドコンデンサと
を有する回路。
【請求項１１】
前記ホールドコンデンサに接続され、信号バッファとして作動するように構成された演算増幅器をさらに有する、請求項１０に記載のサンプルホールド回路。
【請求項１２】
電圧をサンプリングする多段式の方法であって、
第１の段階中、前記電圧からの電流の流れでコンデンサを充電することと、
第２の段階中、前記コンデンサからの前記電流の逆流を防止することと、
ホールド段階中、前記コンデンサを前記電圧から分離することと
を有する方法。
【請求項１３】
低速度動作用に構成されたサンプルホールド回路であって、
ホールドコンデンサと、
２つの端子を有し、一方の端子が前記ホールドコンデンサに接続された第１のスイッチと、
信号入力線と前記第１のスイッチの他方の端子の間に配置された抵抗器と、
第１の段階中、前記ホールドコンデンサが、前記抵抗器の両端の信号入力線の電圧をサンプリングし、第２の段階中、前記第１のスイッチが、前記ホールドコンデンサに対して開回路を形成するように、前記第１のスイッチを前記第１の段階と第２の段階の間、動作させるように構成された制御装置と
を有する回路。
【請求項１４】
前記ホールドコンデンサに接続され、信号バッファとして作動するように構成された演算増幅器をさらに有する、請求項１３記載のサンプルホールド回路。
【請求項１５】
マイクロチップ上の外部のアナログ信号をサンプリングする方法であって、
前記外部のアナログ信号を、スイッチと抵抗器を含む電気経路を介して前記マイクロチップ上のホールドコンデンサに入力することと、
第１のサンプリング段階中、前記電気経路内の電気抵抗を介して、前記外部のアナログ信号で前記ホールドコンデンサを充電することと、
ホールド段階中、前記ホールドコンデンサを前記外部のアナログ信号から分離し、それによって前記ホールドコンデンサからの放電を減少させることと
を有する方法。
【請求項１６】
前記ホールド段階中、前記ホールドコンデンサからの出力信号をバッファリングすることをさらに有する、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号のレベルをサンプリングし、サンプリングされた値を所定の期間一定に保持する回路および方法に関する。本発明は、特に、供給および基板ノイズが存在する場合に、サンプリング値の完全性を維持する回路および方法に関する。
【背景技術】
【０００２】
サンプルホールド回路は、通常、コンデンサをサンプリングされる入力信号に周期的に接続するスイッチ素子を用いている。コンデンサが入力信号に接続されている間、コンデンサは、入力信号の電圧レベルに対して充電または放電を行う。いったん、スイッチ素子が切られると、コンデンサは、その電圧レベルをホールドする。
【０００３】
ノイズが、サンプリングされた信号を次のアナログ／デジタル変換のために不正確にする場合がある。ノイズの発生源として、特定用途向けＩＣ（ＡＳＩＣ）のデジタル動作によって引き起こされる、ＡＳＩＣの接地線路上の変動をあげることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
サンプリングされた信号に対するノイズの影響を最小にする１つの方策は、複合型差動サンプルホールド装置を導入することである。しかし、このような装置の追加は、サンプルホールド回路のコストおよび複雑さを増す。また、このような複合型差動サンプルホールド装置は、さらに大きな面積を必要とし、それらの動作のために電流をさらに消費する。
【課題を解決するための手段】
【０００５】
本発明の装置および方法はいくつかの特徴を有するが、それらのうちの１つのみでは、その望ましい特性に対する要因とはなりえない。添付の請求項に記載の本発明の範囲を制限することなく、そのより顕著な特徴をここに簡潔に説明する。ここでの説明を考慮した後、特に、「発明を実施するための最良の形態」の欄を読んだ後で、本発明の特徴が従来のサンプルホールド回路に優るいくつかの利点を有することが理解されるであろう。
【０００６】
１つの態様は、マイクロチップ上の外部のアナログ信号をサンプリングする方法である。この方法は、複数のスイッチを含む電気経路を介して、外部のアナログ信号をマイクロチップ上のホールドコンデンサに入力することと、第１のサンプリング段階中、ホールドコンデンサを外部のアナログ信号で充電することと、第２のサンプリング段階中、電気経路内に電気抵抗を接続することと、ホールド段階中、ホールドコンデンサを外部のアナログ信号から分離し、それによってホールドコンデンサからの放電を減少させることを含む。
【０００７】
他の態様は、２つの端子を有し、その一方の端子が信号入力線に接続された第１のスイッチと、２つの端子を有し、その一方の端子が第１のスイッチの他方の端子に接続された第２のスイッチと、第２のスイッチの他方の端子に接続された入力端子を有する演算増幅器と、を有するサンプルホールド回路用の装置である。この装置は、信号入力線と第１のスイッチの他方の端子間に挿入された抵抗器と、演算増幅器の入力端子と定電位線路の間に配置されたホールドコンデンサと、第１の段階、第２の段階、および第３の段階の間、第１および第２スイッチを動作させるように構成された制御装置と、をさらに含む。第１の段階中、ホールドコンデンサは信号入力線の電圧をサンプリングし、第２の段階中、第１のスイッチは抵抗器の両端に開回路を形成し、第３の段階中、第２のスイッチはホールドコンデンサに対して開回路を形成する。
【０００８】
他の態様は、プリント回路基板からのサンプル信号が集積回路上でサンプリングされる、集積回路とプリント回路基板の間の接地電圧の変動によって引き起こされる電圧ロスを低減する方法である。この方法は、サンプリング処理の第１の段階中、ホールドコンデンサを充電すること、サンプリング処理の第２の段階中、サンプル信号とホールドコンデンサとの間に電気抵抗を接続すること、を有する。
【０００９】
他の態様は、入力信号源から電気的に分離された時に、入力電圧を維持するように構成されたホールドコンデンサと、直列に接続され、ホールドコンデンサと入力信号源との間に配置され、複数の段階の間、入力信号源とホールドコンデンサの間のインピーダンスを変化させるように構成された複数のスイッチと、を有するサンプルホールド回路用の装置である。
【００１０】
さらに他の態様は、電圧をサンプリングする多段式の方法である。この方法は、第１の段階中、電圧からの電流の流れによってコンデンサを充電することと、第２の段階中、コンデンサからの電流の逆流を防止することと、ホールド段階中、コンデンサを電圧から分離することとを有する。
【００１１】
さらに他の態様は、接地バウンスによるホールドコンデンサ両端の電圧ロスを低減するように構成された複数のスイッチを含むサンプルホールド回路である。
【００１２】
さらに他の態様は、入力信号を維持するように構成された回路である。この回路は、入力信号を入力するように接続された第１のスイッチと、第１のスイッチと並列に配置された抵抗器と、第１のスイッチと直列に接続された第２のスイッチと、第２のスイッチに接続し、入力信号をサンプリングするように構成されたホールドコンデンサと、を有する。この回路は周期的に、第１のサンプリング段階中、入力信号を第１および第２スイッチを経てホールドコンデンサへ送り、第２のサンプリング段階中、入力信号を抵抗器と第２のスイッチを経てホールドコンデンサへ送り、ホールド段階中、ホールドコンデンサを入力信号から分離するように構成された論理回路をさらに含む。
【００１３】
さらに他の態様は、入力ポートと、ホールドコンデンサと、前記入力ポートと前記ホールドコンデンサの間に電気抵抗を接続する手段と、を有するサンプルホールド回路である。
【００１４】
他の態様は、接地バウンスの影響を低減するように構成されたサンプルホールド回路である。このサンプルホールド回路は、抵抗器と並列に接続された第１のスイッチを有する第１段と、第２のスイッチを有し、第１段と直列に接続された第２段と、第１段および第２段に直列に接続されたホールドコンデンサと、を含む。
【発明を実施するための最良の形態】
【００１５】
次に、本発明の好ましい実施形態について、全体にわたって類似の参照番号は類似の構成要素を指している添付の図面を参照して説明する。ここに述べる説明において使用される用語は、本発明のある特定の好ましい実施形態の詳細な説明とともに用いるだけであるので、それは、決して限定的または制限的に解釈されることを意図してはいない。
【００１６】
従来の代表的なスイッチドキャパシタ入力構成が図１に概略的に示されている。図１のスイッチドキャパシタ入力構成において、入力電圧Ｖin１２が、トランジスタスイッチ１６を経て入力コンデンサ１４に印加される。このサンプリングは、コンデンサが、コンデンサ両端の電圧が入力電圧レベルに上昇するまで充電する、処理の「サンプリング段階」中に起こる。処理のホールド段階中、スイッチ１６は、状態を切り替えて、入力電圧Ｖin１２をコンデンサ１４から分離する。コンデンサ１４の電圧は次に、次段の回路（図示せず）で検出される。
【００１７】
図１の従来のサンプリングまたはホールド回路において、スイッチ１６は、入力コンデンサ１４上の入力電圧を取り込むために使用されている。多くの環境において、コンデンサに接続された接地基準が、スイッチ１６が開くと同時に過渡的なレベル変動を受ける。このことは、電荷を、電圧を検出する前に入力コンデンサ１４から入力源に失われ得る。この充電ロス２２、すなわちＩloss２４は、入力コンデンサ１４からＶin１２への流れとして図１に示されている。この充電ロスが発生すると、サンプリングされるコンデンサ両端の電圧１４は、波形がなまったものとなる。この波形のなまりは、次段の回路で、サンプリングされた信号を次にアナログ／デジタルに変換する際に、誤まった読み取り値を発生させる可能性がある。
【００１８】
いかなる種類のスイッチ構造も電源とホールドコンデンサの間で使用してもよいが、スイッチ１６は、通常、第１のトランジスタと第２のトランジスタを含んでいる。第１のトランジスタと第２のトランジスタはともに、クロック信号２０に応答してオン／オフするように構成されている。サンプリングクロック（不図示）が、これら２つのトランジスタにクロック信号２０を出力する。一実施形態において、一方のトランジスタはＮＭＯＳトランジスタであり、他方のトランジスタはＰＭＯＳトランジスタである。この実施形態において、ＰＭＯＳおよびＮＭＯＳのトランジスタの両方をクロック信号２０に応答して、一緒にオフ／オンさせるように、これら２つのトランジスタの１つの入力クロック信号２０を反転させるインバータが備えられている。したがって、両トランジスタは、クロック信号に応答して一緒にオン／オフする。
【００１９】
あるいは、インバータ不要であるように、これら２つのトランジスタがともにｎ型またはｐ型であってもよい。
【００２０】
典型的な構成は、集積回路上に設けられたサンプルホールド回路を含み、サンプリングされる入力信号は、集積回路が搭載されたプリント回路基板（ＰＣＢ）から出力される。この構成が図１に示されている。サンプルホールド回路は、集積回路のボディに設けられ、集積回路のボディ内に局所的に接地されているので、サンプルホールド回路は、オンチップ（チップ上）とみなされる。これに対し、ＰＣＢからの入力信号は、ＰＣＢに直接接地されており、オフチップ（チップ外）であるとみなされる。破線２５は、オンチップサンプルホールド回路とオフチップ入力信号間の遷移を示している。集積回路のローカル接地は、ＰＣＢまたはＰＣＢと共有される共通の接地に最終的に接地されるが、集積回路のローカル接地と、ＰＣＢまたは共通の接地の間の小さなインピーダンスが、このオフチップ／オンチップ配置によって生じ得る。このインピーダンスによって、サンプルホールド回路と入力信号の間に過渡的な接地変動またはノイズが発生する。接地バウンス２６は、オンチップサンプルホールド回路とオフチップ入力電圧の間の、接地電位におけるこれらの過渡的な変動を示している。
【００２１】
接地バウンス２６は、外部接地２７と内部接地２８間の時間にわたる電圧差の大きさである。図１に示すように、オフチップ外部接地２７はＶin１２と関連し、オンチップ内部接地２８は入力コンデンサＣin１４に関連している。この構成は、サンプリング段階からホールド段階への移行時に、ノイズが入力Ｃin１４からの充電ロス２２を引き起こす可能性を高め得る。ここで開示したサンプルホールド回路は、サンプルホールド回路と入力信号接地の間にインピーダンスが存在する場合に、特定の用途を有する。
【００２２】
図１に示した従来のスイッチドキャパシタ入力構成が動作を図２に示されている。図２は、図１に示した従来のスイッチドキャパシタ構成の、サンプリング段階からホールド段階への移行時の、サンプリングされた信号の劣化を示している。図２はクロック信号２０、内部接地電圧２８（外部接地２７に対する）、２７に対する入力電圧Ｖin１２、および時間関数としての、入力コンデンサＣin１４（内部接地２８に対する）の両端の測定された電圧を示している。サンプリング段階中、クロック信号２０は、入力コンデンサ１４がＶin１２をサンプリングすることを可能にするスイッチ１６を閉じている。サンプリング段階中、入力コンデンサ１４の両端の電圧は、Ｖin１２の値まで上昇する。コンデンサ電圧がＶinに達してしばらくすると、クロック信号２０はスイッチ１６を開く。開いたスイッチ１６は、コンデンサ１４に対して開回路を形成している。しかし、スイッチ１６が開いている間の、内部接地電圧２８のいかなる変動も、入力コンデンサ１４の両端の電圧を失わせる。電圧のこの喪失は、入力コンデンサ１４の両端で次に測定される信号をなまらせることがある。例えば、図２に示すように、サンプリング段階からホールド段階に移行する点の近傍の内部接地電圧２８の接地バウンス２６は、それ自体、入力コンデンサ１４の両端で測定される電圧の変動として現われる。この結果、この電圧状態はコンデンサ１４の電圧ロスを発生させ、これは次に、次段の回路（不図示）に送出される。入力コンデンサ１４の両端の電圧が検出された後、クロック信号はスイッチ１６を閉じ、これによって、コンデンサ１４をＶin１２まで再充電することが可能になる。
【００２３】
接地バウンスは、内部接地電圧と外部接地電圧の間の変動によって引き起こされることが多い。例えば、サンプリングされる信号が、オフチップ外部電源からの場合で、かつオンチップで測定される場合である。オンチップ接地電位とオフチップ接地電位の間の変動は、接地バウンスを発生させる原因になり得る。接地バウンスは、オンチップデジタル動作に応答して、ランダムにまたは周期的に発生しうる。しかし、従来のスイッチドキャパシタ入力構成に関して上記で説明した限界は、サンプリングされる信号がチップ上で生成される場合にも存在することがある。このような場合、オンチップ動作によるスプリアスノイズは、サンプリング段階からホールド段階への移行時に、充電ロスを発生させることがある。
【００２４】
図３は、図１に示した従来のスイッチドキャパシタ構成の限界を克服する、多段式サンプルホールド回路の第１の実施形態のブロック図である。図３のサンプルホールド回路は、第１のスイッチ３２を含む。第１のスイッチ３２は２つの端子３４、３６を含む。端子３４は信号入力線３８に接続されている。サンプリングされる信号は、信号入力線３８から入力する。図３のサンプルホールド回路は第２のスイッチ４０をさらに含む。第２のスイッチ４０は２つの端子４２、４４を含む。端子４２は、第１のスイッチ３２の端子３６に接続されている。抵抗器４６が、信号入力線３８と第１のスイッチ３２からの端子３６の間に接続されている。図３に示す実施形態では、抵抗器４６は、第１のスイッチ３２と並列に接続されている。この構成によって、第１のスイッチ３２をバイパスする、第２のスイッチ４０から信号入力線３８への信号経路が得られる。
【００２５】
第１と第２スイッチ３２、４０は、少なくとも１つのトランジスタを含んでいてもよい。各トランジスタは、スイッチの入力をスイッチの出力から電気的に接続し、および切断することを交互に行うように構成されている。クロック信号５２が第１のスイッチ３２をオフ／オンさせる。一方、クロック信号５４が、第２のスイッチ４０をオフ／オンさせる。
【００２６】
図３に示した実施形態では、第１および第２のスイッチ３２、４０の各々はＰＭＯＳトランジスタとＮＭＯＳトランジスタを含む。第１および第２のスイッチ３２、４０の各々に信号インバータ３５、３７が接続されている。各信号インバータ３５、３７は、ＰＭＯＳとＮＭＯＳトランジスタを共に一緒にオン／オフさせるように、２つのトランジスタの一方の入力クロック信号５２、５４を反転するように構成されている。制御装置（不図示）が、第１のスイッチ３２および第２のスイッチ４０をそれぞれ動作させるクロック信号５２およびクロック信号５４を出力する。あるいは、複数の制御装置を使用することができる。図３のサンプルホールド回路は、上に説明したようなホールドコンデンサ４８をさらに含む。
【００２７】
図３に示すサンプルホールド回路の実施形態では、演算増幅器５０が第２のスイッチ４０の端子４４に接続されている。演算増幅器５０は、信号バッファとして作動するように構成されている。演算増幅器５０は図３のサンプルホールド回路には必要ないが、それは説明のために追加されている。供給フィルタ５６と共に演算増幅器５０を追加することによって、ホールドコンデンサ４８に対してさらなる雑音耐性が与えられる。典型的な演算増幅器５０は演算相互コンダクタンス増幅器（ＯＴＡ）である。
【００２８】
図３のサンプルホールド回路では、信号入力線３８を取り込むために、少なくとも２つのスイッチが使用されている。この構成は、図１に示した従来のスイッチドキャパシタ入力構成とは対照的である。図１に示すように、たった１つのスイッチだけが入力信号とホールドコンデンサ１２の間に使用されている。次に、図３に示したサンプルホールド回路の動作を、図３および図４を参照して説明する。
【００２９】
図４は、図３に示したサンプルホールド回路の動作を示している。上記で説明したように、第１および第２のスイッチ３２、４０は、クロック信号５２、５４によって制御装置により制御される。２つのクロック信号を独立して使用することにより、制御装置は、サンプルホールド回路を３つの異なった段階で動作させる。図４に示した各段階の期間は変えることができる。
【００３０】
図４に示した第１の段階では、クロック信号５２およびクロック信号５４は、端子３４と３６間のスイッチ３２を閉じるようにアクティブにされる。同様に、アクティブにされたクロック信号５４は、端子４２と４４の間のスイッチ４０を閉じる。これら閉じられたスイッチによって、Ｖin５９は、信号入力線３８を介してホールドコンデンサ４８でサンプリングされる。
【００３１】
第２の段階では、クロック信号５２はローレベルになり、クロック信号５４はハイレベルのままでする。より具体的には、今開いたスイッチ３２によって、抵抗器４６は、ホールドコンデンサ４８およびスイッチ４０に直列に接続される。
【００３２】
図４に示すように、万一、充電ロスが第１の段階から第２の段階への移行中に発生した場合でも、ホールドコンデンサ４８は、第２の段階中再充電することができる。ホールドコンデンサ４８による再充電量は、抵抗器４６の抵抗値と、第２の段階の時間に依存する。ただし、抵抗器の存在が、スイッチング動作自体の間充電ロスを抑えるのを助けるので、本発明の利点を実現するのに、著しいコンデンサ再充電が行われる必要がないことが理解されるであろう。さらに、第２の段階の期間は、第２の段階中に起こる再充電の量を抑えるように選択できる。
【００３３】
クロック信号５４がローレベルに駆動されると、サンプルホールド回路の第３の段階が発生する。より具体的には、クロック信号５４は、端子４２と４４の間のスイッチ４０を開く。開かれたスイッチ４０は、ホールドコンデンサ４８に対して開回路を形成する。第２の段階から第３の段階への移行時の、ホールドコンデンサ４８から信号入力線３８へのいかなる充電ロスも、抵抗器４６がもたらす大きい力抵抗によって最小になる。以上説明した方法および装置は、図４に示すように、第３の段階中のコンデンサ４８の電圧ロスを最小にする。
【００３４】
図５は、図３に示したサンプルホールド回路によって実行される典型的な処理のフローチャートである。上述したように、制御装置は、サンプルホールド回路のスイッチにクロック信号を出力する。この動作は、状態６０で開始し、ホールドコンデンサ４８が、第１の段階中に充電される状態６２に進む。
【００３５】
第１の段階中、クロック信号５２およびクロック信号５４はハイレベルに設定される。より具体的には、クロック信号５２は、端子３４と３６の間のスイッチ３２を閉じる。同様に、クロック信号５４は、端子４２と４４の間のスイッチ４０を閉じる。閉じたこれらスイッチによって、Ｖin５９は、信号入力線３８を介してホールドコンデンサ４８でサンプリングされる。この構成は、２つのスイッチ３２、４０を通る低抵抗の経路を形成する。この低抵抗の経路は、ホールドコンデンサ４８の両端の電圧がＶin５９に達するまで、電荷がホールドコンデンサ４８に流入することを可能にする。動作は、抵抗器４６が入力信号源３８からの入力電圧と第２のスイッチ４０の間に接続される状態６４に進む。
【００３６】
第２の段階中、クロック信号５２は、強制的にローレベルにされる。より具体的には、クロック信号５２は、端子３４と３６間のスイッチ３２を開く。開かれたスイッチ３４は、抵抗器４６をホールドコンデンサ４８と直列に接続する。第２の段階中のホールドコンデンサ４８のいかなる充電ロスも、抵抗器４６を介して信号入力線３８に放電される。上述したように、充電ロスは例えばチップの接地ノイズによって引き起こされることがある。処理の流れは、制御装置がクロック信号５４をローレベルに駆動し、それによってホールドコンデンサ４８と入力信号源３８の間に開回路を形成させる状態６６に移る。
【００３７】
第３の段階中、ホールドコンデンサ４８は、入力信号源３８の入力電圧Ｖin５９から電気的に分離される。第３の段階は、クロック信号５４をローレベルに駆動することで開始される。より具体的には、クロック信号５４は、端子４２と４４の間のスイッチ４０を開く。ホールドコンデンサ４８は入力信号から分離されるので、抵抗器４６によってもたらされた大きい入力抵抗は、第２の段階から第３の段階への移行時に、ホールドコンデンサ４８からのいかなる充電ロスも最小にする。ホールドコンデンサ４８からの充電ロスは、抵抗器４６を通過しなければならないだろう。開かれたスイッチ４０は、ホールドコンデンサ４８に対して開回路を効率的に形成する。いったん、コンデンサ４８が、信号入力線３８の入力電圧から分離されると、コンデンサ４８の両端の電圧は、次段の回路（不図示）で測定することができる。以上説明した方法および装置は、第３の段階から第４の段階への移行時に、ホールドコンデンサ４８の電圧ロスを最小にする。
【００３８】
動作は次に、制御装置がクロック信号５２およびクロック信号５４をハイレベルに駆動して、再度ホールドコンデンサ４８を入力信号線３８の入力電圧まで充電することを可能にする状態６２に戻る。フローは、次に上述したように進む。
【００３９】
他の実施形態において、半導体チップは、複数のサンプルホールド回路を含むことができる。各サンプルホールド回路は、すべて図３に関連して説明した、第１のスイッチ、抵抗器、および第２のスイッチを含む。一実施形態では、８個のサンプルホールド回路が半導体チップに含まれる。半導体チップは、複数の入力信号を入力するように構成される。各入力信号は、半導体チップ上の複数のサンプルホールド回路の１つに送られる。各サンプルホールド回路は、ホールドコンデンサにさらに接続する。複数のサンプルホールド回路からの出力は次に、ホールドコンデンサに出力される。このように、ホールドコンデンサは、ある時間にわたり、２つ以上のサンプルホールド回路で使用される。
【００４０】
図６は、多段式サンプルホールド回路の第２の実施形態のブロック図である。図６のサンプルホールド回路は、低速の用途で特に有利である。第２の実施形態の動作を、図７を参照して説明する。図６のサンプルホールド回路は、第１のスイッチ３４が削除されたという点を除いて、図３に示したサンプルホールド回路と同じ構成要素を含む。これら構成要素はすべて、図３に参照して関して説明したように構成されている。
【００４１】
制御装置（不図示）は、第２のスイッチ４０を動作させるクロック信号５４を出力する。クロック信号５４は、端子４２と端子４４の間に開回路または閉回路を形成する第２のスイッチ４０を交互に切り替える。以下に説明するように、制御装置によって出力されたクロック信号５４は、図６のサンプルホールド回路を２つの異なる段階で動作させる。
【００４２】
図７は、図６に示した多段式サンプルホールド回路の動作を示している。上述したように、制御装置は、クロック信号５４によって第２のスイッチ４０を制御する。制御装置は、１つのクロック信号を使用することによって、サンプルホールド回路を２つの異なる段階で動作させる。図７に示した各段階の期間は変更することができる。
【００４３】
第１の段階中、クロック信号５４は、強制的にハイレベルにされる。より具体的には、クロック信号５４は、端子４２と４４の間のスイッチ４０を閉じる。閉じたスイッチ４０は、信号入力線３８と端子４４間に高抵抗の経路を形成する。この経路は、ホールドコンデンサ４８と直列に接続された抵抗器４６を含む。第１の段階中のホールドコンデンサ４８のいかなる充電ロスも、抵抗器４６を介して信号入力線３８に放電される。上述したように、充電ロスは例えばチップ接地ノイズによって引き起こされ得る。
【００４４】
図７に示すように、万一充電ロスが直前の第２の段階から第１の段階への移行時に発生した場合でも、ホールドコンデンサ４８は、第１の段階中再充電することができる。ただし、ホールドコンデンサ４８に対して信号入力線３８への開回路が形成されないので、ホールドコンデンサ４８は、第１の段階中、Ｖin５９に達するための追加の時間を必要とする。これは、図３のサンプルホールド回路とは対照的である。ホールドコンデンサ４８によって得られた再充電の量は、抵抗器４６の抵抗値と第１の段階の時間に依存する。したがって、図６のサンプルホールド回路は低速度動作に適している。抵抗器４６は、この用途ではチップ上またはチップ外に含まれていてもよい。
【００４５】
クロック信号５４がローレベルに駆動されると、図７のサンプルホールド回路の動作の第３の段階が発生する。より具体的には、クロック信号５４は、端子４２と４４の間のスイッチ４０を開く。開かれたスイッチ４０は、ホールドコンデンサ４８に対して開回路を形成する。第２の段階から第３の段階に移行時、ホールドコンデンサ４８から信号入力線３８へのいかなる充電ロスも、抵抗器４６がもたらす高い入力抵抗によって最小になる。以上説明した方法および装置は、図７に示すように、第３の段階中コンデンサ４８の電圧ロスを最小にする。当業者に明らかなように、図３に示したサンプルホールド回路の第１の実施形態は、クロック信号５２をローレベルのままにすることによって、図７に説明したように動作させることができる。第１のスイッチ３４は、クロック信号５２をローレベルにすることで開いたままとなる。
【００４６】
上記の説明は、本発明のいくつかの好ましい実施形態を詳述し、意図した最良の形態を記載した。しかし、本明細書の上記の説明がいかに詳細であろうとも、本発明が、多くの方法で実施することができることが理解されるであろう。上記で述べたように、本発明のいくつかの特徴または態様を説明する際の特定用語の使用が、その用語が関連する本発明の特徴または態様の特定の特質を含むように限定されるように用語が本明細書で再定義されていることを意味するものと解釈されるべきでないことに注意すべきである。したがって、本発明の範囲は、添付の請求項およびそのあらゆる等価物にしたがって解釈されるべきである。
【図面の簡単な説明】
【００４７】
【図１】サンプルホールド回路として使用される従来のスイッチドキャパシタ構成のブロック図である。
【図２】図１に示した従来のスイッチドキャパシタ構成の、サンプリング段階からホールド段階への切り替え時の、サンプリングされた信号の劣化を示す。
【図３】図１に示した従来のスイッチドキャパシタ構成の限界を克服する、多段式サンプルホールド回路の第１の実施形態のブロック図である。
【図４】図３に示した多段式サンプルホールド回路の動作を示す図である。
【図５】図３に示したサンプルホールド回路によって実行される典型的な処理のフローチャートである。
【図６】低速度用途用に構成された多段式サンプルホールド回路の第２の実施形態のブロック図である。
【図７】図６に示した多段式サンプルホールド回路の動作を示す図である。
【図１】
2005531096.tif 000003
【図２】
2005531096.tif 000004
【図３】
2005531096.tif 000005
【図４】
2005531096.tif 000006
【図５】
2005531096.tif 000007
【図６】
2005531096.tif 000008
【図７】
2005531096.tif 000009
【国際調査報告】
2005531096.tif 000010
2005531096.tif 000011
2005531096.tif 000012