(57)【要約】  ＭＯＮＯＳデバイスとこのデバイスを作製するための方法は、基板（３０）上に形成された、酸化膜−窒化膜−酸化膜（ＯＮＯ）層（３４、３６、３８）などの電荷捕獲誘電層（３２）をもつ。リセス（４４）は、ＯＮＯ層（３２）を貫き、しかも基板（３０）内に形成される。金属シリサイド・ビットライン（４８）はリセス（４４）内に形成され、ビットライン酸化膜（５４）は金属シリサイドの最上部に形成される。ワードライン（５６）は、ＯＮＯ層（３２）を被覆して形成され、低抵抗のシリサイド（５８）はワードライン（５６）の最上部に設けられる。シリサイド（５８）は、例えば、レーザ熱アニーリングによって形成される。
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【特許請求の範囲】
【請求項１】
ＭＯＮＯＳ（金属  酸化膜  窒化膜  酸化膜  半導体）デバイスを作製する方法であって、
基板（３０）上に電荷捕獲誘電層（３２）を形成し、
ビットライン・パターンに基づいて、前記電荷捕獲誘電層（３２）を貫くリセス（４４）をエッチングし、
前記リセス（４４）内に金属シリサイド・ビットライン（４８）を形成する、各ステップを備えている方法。
【請求項２】
前記金属シリサイド・ビットライン（４８）を形成するステップは、
前記リセス（４４）内に耐熱性金属（４６）を堆積すること、および
前記リセス（４４）内に金属シリサイド（４８）を形成するために前記リセス（４４）内部をレーザ熱アニーリングすること、を含む請求項１の方法。
【請求項３】
前記金属シリサイド・ビットライン（４８）の下にソース／ドレイン領域（５２）を形成するための、前記基板（３０）内へのドーパント（５０）の打ち込みをさらに含む、請求項２の方法。
【請求項４】
前記リセス内に、前記金属シリサイド・ビットラインを被覆する酸化膜（５４）の形成をさらに含む、請求項３の方法。
【請求項５】
前記レーザ熱アニーリングのステップは、約５０ｍＪ／ｃｍ２から約１．３Ｊ／ｃｍ２の範囲のエネルギ・フルエンスのレーザエネルギ供給を含む、請求項２の方法。
【請求項６】
前記電荷捕獲誘電層（３２）は、酸化膜−窒化膜−酸化膜層である、請求項１の方法。
【請求項７】
基板（３０）と、
前記基板（３０）上の電荷捕獲誘電層（３２）と、
前記電荷捕獲誘電層（３２）内のリセス（４４）と、
前記リセス（４４）内の金属シリサイド・ビットライン（４８）と、
を備えている金属  酸化膜  窒化膜  酸化膜  半導体（ＭＯＮＯＳ）。
【請求項８】
前記金属シリサイド・ビットライン（４８）は、埋め込みビットラインである、請求項７のＭＯＮＯＳ。
【請求項９】
前記リセス内の前記金属シリサイド・ビットラインの上の酸化膜と、前記電荷捕獲誘電層および前記酸化膜を被覆するワードラインと、をさらに備えている請求項８のＭＯＮＯＳ。
【請求項１０】
前記金属シリサイド・ビットラインの下に、ソース／ドレイン領域を含む、請求項９のＭＯＮＯＳ。
【請求項１１】
前記金属シリサイド・ビットラインは、レーザ熱アニールされた金属シリサイドを含む、請求項１０のＭＯＮＯＳ。
【請求項１２】
前記電荷捕獲誘電層は酸化膜−窒化膜−酸化膜（ＯＮＯ）層である、請求項１１のＭＯＮＯＳ。
【請求項１３】
前記リセスは前記基板内に延在しており、前記金属シリサイド・ビットラインは当該リセス内にある、請求項１２のＭＯＮＯＳ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイス製造の分野に関し、より詳細には、金属酸化膜窒化膜酸化膜半導体（ＭＯＮＯＳ）セルの製造に関する。
【背景技術】
【０００２】
図１はＭＯＮＯＳセルの典型的な先行技術を図解しており、参照のために設けられたものである。このセルは、埋め込まれたソース１２とドレイン１４、およびその表面に２つの酸化物層１８および２０の間に挟まれた窒化物１７の層を有する酸化膜−窒化膜−酸化膜（ＯＮＯ）構造１６が横たわっている基板１０を含む。ＯＮＯ構造１６の最上層には、ゲート導体層２２が横たわっている。ソース１２とドレイン１４との間は、ＯＮＯ構造１６の下方に形成されたチャネル１５である。
【０００３】
窒化物部分１７は、メモリセルのプログラミングのための記憶構造を提供する。具体的には、プログラミング電圧が、ソース１２、ドレイン１４、およびゲート導体層２２に供給されると、電子はドレイン１４に向かって流れる。ホットエレクトロン注入現象によれば、幾らかのホットエレクトロンはシリコン酸化膜１８の下部を通って貫通し、しかも特に部分１８が薄いときには、それらはその後に窒化物部分１７中に捕集される。技術的に知られているように、窒化物部分１７は、ドレイン１４に近接する集中した領域内に、２４で標示されている捕集電荷を保持する。集中した電荷２４は、電荷２４の下方にあるメモリセルのチャネルの一部分の閾値を、チャネル１５のその余の部分の閾値に比べて著しく上昇させる。
【０００４】
集中電荷２４があると（すなわち、セルがプログラムされていると）、高められたセルの閾値は、そのセルの読み込み中にセルを導電状態とすることを可能としない。仮に集中電荷２４がなければ、ゲート導電層２２上への読み出し電圧は、はるかに低い閾値に打ち勝つことができ、その結果チャネル１５は反転することとなり、従って導電性となる。
【０００５】
ドーパントは、埋め込みビットラインを形成するために基板中に打ち込まれる。そのようなビットラインは、半導体デバイスのスケーリングの観点からの制限を受け、そしてまた、ビットラインの電気抵抗の観点からも制限を受ける。ビットラインのスケーリングダウンとセルサイズの縮小化とを可能とする、ＭＯＮＯＳデバイス内の、極めて低い電気抵抗をもつ埋め込みビットラインに対する要求がある。
（発明の開示）
これとその他の要求は、基板上に電荷捕獲誘電層を形成するステップとビットライン・パターンに従って電荷捕獲誘電層を介してリセス（recess）をエッチングするステップとを含む、ＭＯＮＯＳ（金属  酸化膜  窒化膜  酸化膜  半導体）デバイスの作製の方法を提供する本発明の実施態様により達成される。そして、金属シリサイドのビットラインはこのリセスの中に形成される。
【０００６】
ビットラインへの金属シリサイドの利用は、ビットライン幅のスケーリングを低減させることを可能とする、極めて低い電気抵抗のビットラインを提供する。それは、ビットラインへのコンタクトの頻度を引き下げ、セルサイズの縮小化を可能とする。
【０００７】
この発明の幾つかの実施態様においては、基板中のリセス内の金属シリサイドの形成のために、レーザ熱アニールプロセスが用いられる。レーザ熱アニールプロセスの利用は、低い熱量と、領域をシリサイド化するためのレーザエネルギの正確な利用と、により金属シリサイドが制御された状態で形成されることを可能とする。
【０００８】
既に述べた要求はまた、基板と基板上の電荷捕獲誘電層と電荷捕獲誘電層内のリセスとを含む、金属  酸化膜  窒化膜  酸化膜  半導体（ＭＯＮＯＳ）を提供する本発明の実施態様により達成される。金属シリサイドビットラインは、リセス内に設けられる。
【０００９】
前述のおよびその他の、本発明の特徴、目的および利点は、添付の図面を参照することで、後述する本発明の詳細な説明によりさらに明らかとなるであろう。
【図面の簡単な説明】
【００１０】
図１は、ＭＯＮＯＳメモリセルの先行技術の概要の図解である。
【００１１】
図２は、基板上へのＯＮＯ層の形成後の、ＭＯＮＯＳデバイスの一部の概略断面図である。
【００１２】
図３は、本発明の実施態様に合致する、ＯＮＯ層上のビットラインマスクの形成後の、図２の構造を示している。
【００１３】
図４は、本発明の実施態様に合致する、リセスがＯＮＯ層を介して基板内にまでエッチングされた後の、図３の構造を描写している。
【００１４】
図５は、耐熱性（refractory）の金属層の堆積（deposition）の後の、図４の構造を示している。
【００１５】
図６は、本発明の実施態様に合致する、金属シリサイドの形成のためのアニーリングを行い、かつ未反応の金属が構造から除去された後の、図５の構造を描写している。
【００１６】
図７は、本発明の実施態様に合致する、マスキングとソース／ドレイン領域の打ち込みの後の、図６の構造を示している。
【００１７】
図８は、本発明の実施態様に合致する、金属シリサイド・ビットラインの上を覆うビットライン酸化膜の形成の後の、図７の構造を描写している。
【００１８】
図９は、本発明の実施態様に合致する、ＯＮＯ層とビットライン酸化膜の上を覆うポリシリコンのワードラインが堆積された後の、図８の構造を示している。
【００１９】
図１０は、本発明の実施態様に合致する、ポリシリコンのワードラインの上に低い電気抵抗のシリサイドが形成された後の、図９の構造を示している。
【００２０】
図１１は、本発明の１つの代替的な実施態様を示している。
（発明の詳細な説明）
【００２１】
本発明は、埋め込みビットラインにより、ＭＯＮＯＳデバイスに関係する問題に対処し解決する。とりわけ、本発明ではＭＯＮＯＳデバイス中の埋め込みビットラインの電気抵抗を低減させ、このビットラインは典型的には打ち込まれたイオンによって形成される。金属シリサイドのビットラインの形成を通して、本発明は極めて低い電気抵抗のビットラインを実現し、そしてビットラインへのコンタクトの頻度を低減させるのみならずビットラインの幅のスケーリング・ダウンをも可能とする。さらに、金属シリサイド・ビットラインの利用は、セルサイズの縮小化も可能とする。
【００２２】
図２は、基板３０と一体になっているＭＯＮＯＳセル構造の一部分の断面図である。図２中の基板３０はＰ−基板である。基板３０は、電荷捕獲誘電層３２によって被覆されている。後述する実施態様においては、電荷捕獲誘電層３２はＯＮＯ層３２として参照される。しかしながら、本発明の他の実施態様においては、酸化膜／シリコンオキシナイトライド膜／酸化膜の層などの、技術的に知られている電荷捕獲層の他のタイプが採用される。図解された典型的なＯＮＯ層３２の実施態様では、下側の酸化物層３４は、好ましい厚みとなるように基板３０を被覆して成長される。その後に、下側の酸化物層３４を被覆する窒化物層３６が堆積される。一番上の酸化物層３８は、この窒化物の酸化または堆積あるいはその組み合わせの何れかにより、形成される。ＯＮＯ層３２の形成は、技術的にはありふれた技術として良く知られており、かかる従来の如何なる手法もＯＮＯ層３２を形成するために適用することができるであろう。
【００２３】
次のステップは、ソースのラインとドレインのラインとを形成するビットライン・マスク４０（典型的には、良く知られた態様でフォトレジスト４２がパターン化される）の堆積を伴い、チップのメモリアレイの部分内でのそのレイアウトは、ビットラインを与えるように規定される。図３の側面図は、パターン化されたフォトレジスト４２を備えるメモリアレイ部内の、ＭＯＮＯＳの部分を図示している。ビットライン・マスク４０のフォトレジストのカラム４２は、ビットラインが設けられない領域を画定する。これらは、デバイスのチャネルの位置である。
【００２４】
図４を参照すると、ＯＮＯ層３２は、ビットライン・マスク４０に基づいて、エッチングで抜かれている。このエッチングは、ＯＮＯ層３２を貫き、そして基板３０の所定の深さにまで続けられる。反応性イオンエッチング（reactive ion etch）の異方性エッチングは、エッチング段差を形成するために用いられるであろう。このエッチング段差に続いて、ビットライン・マスク４０が、従来のフォトレジスト剥離技術によって取り去られる。
【００２５】
基板３０中にリセス４４を設けるエッチングプロセスが完了した後に、耐熱性の金属層４６が、基板３０とＯＮＯ層３２の上を覆うように堆積される。この耐熱性の金属層４６は、タングステン、コバルト、ニッケル、チタニウム、プラチナ、パラジウムなどの一群の材料の何れであっても差し支えない。そのような金属は、シリコンと反応して金属シリサイドを形成することが知られている。この耐熱性金属層４６の堆積は、従来の方法により実行することができるであろう。
【００２６】
図６は、リセス４４の内部にシリサイドを形成するために行われるアニーリングのステップ後の、図５の構造を示している。シリサイド４８は、好ましくは、形成された特定の金属シリサイドの低抵抗相（low resistance phase）である。急速熱アニーリング（ＲＴＡ）プロセスは、金属シリサイドを形成するために基板３０のシリコンと反応する耐熱性金属４６を得るために適用される。しかしながら、本発明の幾つかの実施態様では、レーザ熱アニーリング（ＬＴＡ）プロセスが、金属をシリコンと反応させるために用いられる。図６中の矢印１５は、このことを示している。シリサイドを形成するためにＬＴＡを用いる利点の幾つかは、ＬＴＡによって供給される低い熱量と、ＬＴＡによって可能となるところのレーザエネルギの付与領域の正確な制御にある。換言すれば、金属シリサイドをアニールするために、レーザエネルギが比較的正確に方向づけられ得る。
【００２７】
レーザのエネルギ・フルエンス（fluence：流量）は、技術的にありふれたスキルのひとつによって既に決定されており、そしてそれは形成されるシリサイドのタイプやシリサイドの好ましい厚みなどに依存する。レーザ熱アニーリングの典型的なパラメータは、約５０ｍＪ／ｃｍ２から約１．３Ｊ／ｃｍ２の間の、供給エネルギ・フルエンスを含む。
【００２８】
図６はまた、アニーリング・プロセスが完了してシリサイドが形成された後に残存している未反応の金属の除去後の構造をも示している。そのような未反応部を取り除く技術は、技術的にはありふれたスキルとして良く知られており、形成された金属シリサイドの特定のタイプに依存する。
【００２９】
図７では、基板３０中にソース／ドレイン領域５２を形成するためにイオン打ち込みプロセスが実行されている。ソース／ドレイン領域がビットライン４８の底部に横たわるように、金属シリサイドのビットライン４８を貫通して砒素が打ち込まれることでソース／ドレイン領域が形成される。従来のマスキングと打ち込みのプロセスは、ソース／ドレイン領域５２を形成するために適用される。技術的にありふれたスキルのひとつは、適切なドーズ量と打ち込みエネルギとを選択するであろう。それは重宝であろうが、しかし、打ち込まれるものがＯＮＯ構造に自己整合（self-aligned）される自己整合打ち込みが使われるであろうから、マスキングのステップは必要ではなかろう。
【００３０】
典型的な実施態様においてはイオン打ち込みのプロセスはシリサイド化プロセスの後に設けられるように描かれているが、本発明の他の実施態様においては、このイオン打ち込みはシリサイド化プロセスに先行して実行される。例えば、打ち込みエネルギの適切な選定の下で、ビットライン・マスク４０の形成の後にドーパントを打ち込むことができる。しかしながら、より好ましい実施態様においては、エッチングが完了した後に即座にドーパントを打ち込み、これにより、打ち込み種の好ましからざる移動を抑制する。
【００３１】
図８に見られるように、ビットライン酸化膜５４は、金属シリサイドのビットライン４８の最上部の上の、リセス４４内に形成される。ビットライン酸化膜５４は、酸化プロセス中に、ビットライン４８を被覆するように熱的に成長する。この酸化プロセスは、約８００℃の低温酸化とすることができる。あるいは、ビットライン酸化膜５４は、堆積されることもできる。ビットライン酸化膜５４の形成に続いて、ポリシリコンまたは金属のワードライン５６が、ビットライン酸化膜５４とＯＮＯ層３２を被覆するように堆積される。このポリシリコンのワードラインは、ワードライン・マスク（図９に示してある）に基づいて形成される。ビットライン酸化膜５４は、ＯＮＯ層３２の最上の酸化物層３８の一部もしくは全てを包含してもよい。
【００３２】
低抵抗のシリサイド５８は、ポリシリコンのワードライン５６の最表面に設けられる。これは、ポリシリコンのワードライン５６上への耐熱性の金属の堆積とアニーリング（例えば、ＲＴＡまたはＬＴＡ）とによって達成され得る。ポリシリコンの上にはない金属は、ＯＮＯ層３２の酸化膜またはビットライン酸化膜５４によって被覆され、それ故に、シリサイドを形成するための酸化膜とは反応しなくなる。未反応の金属は、従来の手法によって除去される。
【００３３】
図１０に、結果として得られる構造を描写したように、埋め込み金属シリサイドのビットライン４８を備えたＭＯＮＯＳデバイスは、本発明の手法により提供される。このＭＯＮＯＳデバイスは、新たな考案として、デバイスの性能を向上させ、ビットラインの幅を狭くするとともにセルサイズもまた縮小することを可能とする、極めて低い電気抵抗のビットラインをもつ。さらに、ビットラインへのコンタクトの頻度もまた、低減される。この構造のもう１つの利点は、金属シリサイドのビットラインの利用が提供するプレーナ構造である。
【００３４】
他の実施態様では、図１１に描写されているように、基板３０はエッチングされず、ＯＮＯ層３２のみが基板３０に至るまでエッチングされる。シリサイド４８は、基板３０上に形成される。
【００３５】
本発明は詳細に記載されかつ図解されてきたが、これは単に図解と例示のためのものであって様式を限定するものではなく、本発明の範囲は添付されたクレームの文言によってのみ制限されることは明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成16年2月27日(2004.2.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＭＯＮＯＳ（金属  酸化膜  窒化膜  酸化膜  半導体）デバイスを作製する方法であって、
基板（３０）上に窒化物の電荷捕獲誘電層（３２）を形成し、
ビットライン・パターンに基づいて、前記電荷捕獲誘電層（３２）を貫き前記基板内にリセス（４４）をエッチングし、
前記リセス（４４）内に金属シリサイド・ビットライン（４８）を形成し、そして
前記金属シリサイド・ビットラインが前記基板内に完全に収容されている埋め込みラインとなるように前記リセス内に酸化膜を形成する、各ステップを備えている方法。
【請求項２】
前記金属シリサイド・ビットライン（４８）を形成するステップは、
前記リセス（４４）内に耐熱性金属（４６）を堆積すること、および
前記リセス（４４）内に金属シリサイド（４８）を形成するために前記リセス（４４）内部をレーザ熱アニーリングすること、を含む請求項１の方法。
【請求項３】
前記金属シリサイド・ビットライン（４８）の下にソース／ドレイン領域（５２）を形成するための、前記基板（３０）内へのドーパント（５０）の打ち込みをさらに含む、請求項２の方法。
【請求項４】
前記リセス内に、前記金属シリサイド・ビットラインを被覆する酸化膜（５４）の形成をさらに含む、請求項３の方法。
【請求項５】
前記レーザ熱アニーリングのステップは、約５０ｍＪ／ｃｍ２から約１．３Ｊ／ｃｍ２の範囲のエネルギ・フルエンスのレーザエネルギ供給を含む、請求項２の方法。
【請求項６】
基板（３０）と、
前記基板（３０）上の電荷捕獲誘電層（３２）と、
前記電荷捕獲誘電層（３２）の中にあって前記基板の内部にまで延在しているリセス（４４）と、
前記リセス（４４）内にあって前記基板の内部に完全に収納されている金属シリサイド・ビットライン（４８）と、
を備えている金属  酸化膜  窒化膜  酸化膜  半導体（ＭＯＮＯＳ）。
【請求項７】
前記金属シリサイド・ビットライン（４８）は、埋め込みビットラインである、請求項６のＭＯＮＯＳ。
【請求項８】
前記リセス内の前記金属シリサイド・ビットラインの上の酸化膜と、前記電荷捕獲誘電層および前記酸化膜を被覆するワードラインと、をさらに備えている請求項７のＭＯＮＯＳ。
【請求項９】
前記金属シリサイド・ビットラインの下に、ソース／ドレイン領域を含む、請求項８のＭＯＮＯＳ。
【請求項１０】
前記金属シリサイド・ビットラインは、レーザ熱アニールされた金属シリサイドを含む、請求項９のＭＯＮＯＳ。
【請求項１１】
前記リセスは前記基板内に延在しており、前記金属シリサイド・ビットラインは当該リセス内にある、請求項１０のＭＯＮＯＳ。
【国際調査報告】
2005514768.tif 000014
2005514768.tif 000015