(57)【要約】ランダムアクセスメモリ（ＳＤＲＡＭ）の下流に書き込みおよび読み出しに対してそれぞれ異なる周波数を有する第２のメモリ（ＦＩＦＯ）が接続されており、書き込み中および読み出し中に同期して動作するランダムアクセスメモリを用いてビデオ信号を記憶するビデオ信号の記憶方法において、記憶すべきビデオ信号は複数のパラレルデータストリームに分割される。各データストリームは時間圧縮され、その際に圧縮データストリームがランダムアクセスメモリに対する所定の１つの書き込み‐読み出しサイクルの一部のみを占めるようにされる。ランダムアクセスメモリから読み出された各データストリームは第２のメモリを介して供給され、相互に結合されてビデオ信号を形成する。
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【特許請求の範囲】
【請求項１】
ランダムアクセスメモリ（ＳＤＲＡＭ）の下流に書き込みおよび読み出しに対してそれぞれ異なる周波数を有する第２のメモリ（ＦＩＦＯ）が接続されており、書き込み中および読み出し中に同期して動作するランダムアクセスメモリを用いてビデオ信号を記憶する
ビデオ信号の記憶方法において、
記憶すべきビデオ信号を複数のパラレルデータストリームに分割し、
各データストリームを時間圧縮して圧縮データストリームがランダムアクセスメモリに対する所定の１つの書き込み‐読み出しサイクルの一部のみを占めるようにし、
ランダムアクセスメモリから読み出された各データストリームを第２のメモリを介して供給し、相互に結合してビデオ信号を形成する
ことを特徴とするビデオ信号の記憶方法。
【請求項２】
１つの書き込み‐読み出しサイクルは１つの書き込み期間と少なくとも１つの読み出し期間とを有する、請求項１記載の方法。
【請求項３】
１つの書き込み‐読み出しサイクルは１つの書き込み期間と３つの読み出し期間とを有する、請求項２記載の方法。
【請求項４】
書き込み期間または読み出し期間はいずれの場合にも、ランダムアクセスメモリの書き込みまたは読み出しを設定する制御時間セグメントを書き込み前または読み出し前に、また書き込みまたは読み出しを終了する制御時間セグメントを書き込み後または読み出し後に含んでいる、請求項２または３記載の方法。
【請求項５】
ランダムアクセスメモリをさらに前記制御時間セグメントにおいてリフレッシュする、請求項４記載の方法。
【請求項６】
書き込み前または読み出し前の制御時間セグメントにおいてＮＯＰｓ，ＰＡＬＬ，ＮＯＰｓ，ＲＥＦ，ＡＣＴＶ，ＡＣＴＶ，ＮＯＰｓのコードシーケンスをランダムアクセスメモリへ供給する、請求項１から５までのいずれか１項記載の方法。
【請求項７】
書き込み後または読み出し後の制御時間セグメントにおいてＢＳＴ，ＰＡＬＬ，ＲＥＦ，ＮＯＰｓのコードシーケンスをランダムアクセスメモリへ供給する、請求項１から６までのいずれか１項記載の方法。
【請求項８】
ビデオ信号をピクセルごとに分割する、請求項１から７までのいずれか１項記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、ランダムアクセスメモリＳＤＲＡＭの下流に書き込みおよび読み出しに対してそれぞれ異なる周波数を有する第２のメモリＦＩＦＯが接続されており、書き込み中および読み出し中に同期して動作するランダムアクセスメモリを用いてビデオ信号を記憶するビデオ信号の記憶方法に関する。
【０００２】
発明の背景
テレビジョン機器およびシステムはビデオ信号の記憶を要求することが多く、書き込みおよび読み出しを種々のクロックで実行しなければならない。これは例えばフィルムスキャナや同期装置などの場合がそうである。書き込みのときとは異なるクロックで読み出しを行うことのできるメモリモジュールは例えばいわゆるＦＩＦＯ（First-In First-Out）メモリである。ただしこのＦＩＦＯメモリはかなり大きなコストのかかる大容量のものしか上述の目的に用いることができないという欠点を有する。しかも信号すなわちピクセルの時間シーケンスの維持が難しく、ＦＩＦＯの場合、その利用が大幅に制限される。ランダムアクセスメモリＲＡＭはこの点では有利であるが、アドレシングや書き込みと読み出しとのあいだの切換によって速度が低下してしまう。
【０００３】
本発明の概要
本発明の方法は、記憶すべきビデオ信号を複数のパラレルデータストリームに分割し、各データストリームを時間圧縮して圧縮データストリームがランダムアクセスメモリに対する所定の１つの書き込み‐読み出しサイクルの一部のみを占めるようにし、ランダムアクセスメモリから読み出された各データストリームを第２のメモリを介して供給し、相互に結合してビデオ信号を形成することを特徴とする。
【０００４】
本発明の方法により迅速な読み出しおよび書き込みが可能となり、きわめて高いビットレートを有するビデオ信号も記憶することができるようになる。さらに大容量のＳＤＲＡＭを低コストで得ることができる。本発明の方法では特に、全てのメモリ位置を個別にアドレシングする必要がないので、迅速な書き込みおよび読み出しが可能となる。唯一のバンクアドレスを１つのデータブロックに用いるのみでよい。ここに含まれる５１２個のピクセルは例えば同一のシーケンスで再度読み出される。しかも本発明の方法はきわめてフレキシブルであり、供給されたビデオ信号のクロックおよび構造（ピクセル数、走査線数、インタレース走査またはプログレッシブ走査）から独立に読み出すことができる。
【０００５】
ビデオ信号の読み出しを書き込みよりも迅速に行うために、本発明の方法の１つの実施形態では、１つの書き込み‐読み出しサイクルは１つの書き込み期間と少なくとも１つの読み出し期間とを有する。ここで、１つの書き込み‐読み出しサイクルが１つの書き込み期間と３つの読み出し期間とを有するように構成すると特に有利であることが判明している。
【０００６】
本発明の方法の別の実施形態では、書き込み期間または読み出し期間はいずれの場合にも、ランダムアクセスメモリの書き込みまたは読み出しを設定する制御時間セグメントを書き込み前または読み出し前に、また読み出しを終了する制御時間セグメントを書き込み後または読み出し後に含んでいる。制御時間セグメントにおいて、次の書き込みおよび読み出しに必要とされる全てのコマンドがランダムアクセスメモリへ供給される。
【０００７】
ここでさらにランダムアクセスメモリは制御時間セグメントにおいてリフレッシュされる。この実施形態の発展形態では、書き込み前または読み出し前の制御時間セグメントにおいてＮＯＰｓ，ＰＡＬＬ，ＮＯＰｓ，ＲＥＦ，ＡＣＴＶ，ＡＣＴＶ，ＮＯＰｓのコードシーケンスがランダムアクセスメモリへ供給される。
【０００８】
制御時間セグメントは（ビデオデータが連続的に変化するのとは対照的に）定義された信号を含むので、制御時間セグメントにおける信号はディジタル測定機器およびテスト機器の同期にただちに使用することができる。
【０００９】
本発明の方法の別の実施形態ではさらに、書き込み後または読み出し後の制御時間セグメントにおいてＢＳＴ，ＰＡＬＬ，ＲＥＦ，ＮＯＰｓのコードシーケンスがランダムアクセスメモリへ供給される。
【００１０】
これらのコードシーケンスの詳細はそれぞれのＳＤＲＡＭの形態に依存する。
【００１１】
ビデオ信号の分割（デマルチプレクス）は速度への要求、記憶すべきビデオデータ量への要求および使用されるＳＤＲＡＭに依存して種々に選択することができる。本発明の方法の別の実施形態では、ビデオ信号はピクセルごとに分割される。
【００１２】
図面の簡単な説明
本発明の実施例を複数の図を用いて図示し、以下に詳細に説明する。図１には本発明の方法を実行する装置が示されている。図２にはビデオ信号を複数のデータストリームへ分割する手法が概略的に示されている。図３には書き込みおよび読み出しとＳＤＲＡＭの制御介入とが概略的に示されている。
【００１３】
実施例の説明
ディジタルビデオ信号は入力側２を介して図１の装置に供給される。この信号は４つのパラレルデータストリームａ〜ｄへ分割されて回路３に達し、そこで各データストリームは相互にそれぞれ１ピクセル期間ぶんずつ遅延される。図１にＰＲＥＦＩＦＯとして表されているバッファメモリ３’ではピクセルが３つ置きにデータストリームａ〜ｄから取り出され、圧縮データストリームＡ〜Ｄが形成される。これが終了すると回路およびバッファメモリ３’はクロックＣＫＡによってタイミング制御される（このクロックはマスタクロックとも称される）。バッファメモリ３’は適切な制御信号ＷＲ＿ＲＮ，ＲＤ＿ＥＮを受け取り、３つ置きのピクセルの書き込みと記憶されている各ピクセルの読み出しとを行う。
【００１４】
この動作は概略的に図２に示されている。テレビジョン走査線の期間はブランキングパルスを有するＨのラインで表されている。走査線周期とピクセル期間との比が大きいため、信号およびデータストリームの全てが図２に示されているわけではないことに注意されたい。
【００１５】
走査線ａ〜ｄはそれぞれ１ピクセル期間ぶんずつ遅延されたデータストリームを表しており、図１に則して説明したものと同じである。ここではピクセルに０から始まる連続した番号が付されている。この形式でデータストリームａ〜ｄは図１のバッファメモリ３’へ供給される。データストリームａ〜ｄに含まれるピクセルは３つ置きにクロックＣＫＡで書き込みおよび読み出しされる。つまり図２からわかるように、データストリームａからピクセル３，７が書き込まれ、データストリームｂからピクセル２，６が書き込まれるといった具合である。結果としてデータストリームＡ〜Ｄが同じ“ピクセルクロック”ＣＫＡで形成される。したがって各データストリームは４番目ごとのピクセルを含むことになるので、データストリームａ〜ｄに対しては相応に時間圧縮されたものとなっている。
【００１６】
ピクセルのそれぞれの色成分は１０ｂｉｔ幅を有する１データワードによって再現される。ただし他のｂｉｔ幅も可能である。図示を簡単化するために、複数の色成分の処理についてはこの実施例では詳細には説明しない。複数のデータストリーム、例えばＲ，Ｇ，Ｂ，Ｙ，ＣＲ，ＣＢに対するデータストリームが相応に並列処理されると見なされる。同様に、供給されたビデオ信号がプログレッシブ走査のベースとなり、後にインタレース走査のビデオ信号として用いられる場合も、メモリまたはメモリ領域を偶数番号でナンバリングされた走査線と奇数番号でナンバリングされた走査線とに対して個別に形成することができる。
【００１７】
次いで図２の走査線Ａ〜Ｄで表されているデータストリームがランダムアクセスメモリ１へ書き込まれ、そこで本発明にしたがってバッファリングされる。ＳＤＲＡＭ１はアドレスＡＤＤＲおよび制御データＣＯＮＴＲをＳＤＲＡＭコントローラ８から受け取る。さらにＳＤＲＡＭ１およびＳＤＲＡＭコントローラ８はクロックＣＫＡを受け取る。このクロックはＳＤＲＡＭ１での書き込みおよび読み出しに用いられる。
【００１８】
ＳＤＲＡＭ１にはＦＩＦＯメモリ４が接続されており、ＳＤＲＡＭ１から読み出されたデータストリームはこのＦＩＦＯメモリ４へ第１のクロックＣＫＡで書き込まれる。第２のクロックＣＫＢはＦＩＦＯメモリ４からの読み出しに用いられる。この第２のクロックはスタジオ規格の一部であり、第１のクロックＣＫＡには同期しない。クロックＣＫＡ，ＣＫＢおよびリセット信号ＷＲＥＳ，ＰＲＥＳは第２のコントロールデバイス７へ供給される。ＦＩＦＯメモリ４の占有状態は２つのクロックＣＫＡ，ＣＫＢから求められる。ＦＩＦＯメモリ４にオーバフローまたはエンプティの危険があるときには相応の情報アイテムがＳＤＲＡＭコントローラ８へ供給され、ＦＩＦＯメモリ４はさらなるデータ読み出しによって充填されるか、またはさしあたりさらなるデータの読み出しを阻止される。
【００１９】
図３に示されている１書き込み‐読み出しサイクルは書き込み期間ＷＲと読み出し期間ＲＥＡＤ１〜ＲＥＡＤ３とを有している。各書き込み期間および読み出し期間には、書き込みおよび読み出しの準備設定に用いられる時間セグメントＷＰ，ＲＰと、書き込みおよび読み出しの終了に用いられる時間セグメントＷＦ，ＲＦとがそれぞれ割り当てられている。ＳＤＲＡＭのメモリ内容はこの時間セグメント内でリフレッシュされる。
【００２０】
ＳＤＲＡＭコントローラ８では、コマンドシーケンスはそれぞれ書き込みおよび読み出しの設定ＷＰ，ＲＰに対して、また書き込みおよび読み出しの終了ＷＦ，ＲＦに対してプログラミングされている。これらのコマンドシーケンスはそれぞれのＳＤＲＡＭモジュールの利用形態に適合化されている。本発明の１つの実施例では東芝のＭＢ８１Ｆ６４８４２Ｃ−１０２タイプのＳＤＲＡＭが用いられ、これについて
ＷＰ：ＮＯＰｓ，ＰＡＬＬ，ＮＯＰｓ，ＲＥＦ，ＡＣＴＶ，ＡＣＴＶ，ＮＯＰｓ
ＷＲ：ＷＲＩＴ，（ＮＯＰｓ）
ＷＦ：ＢＳＴ，ＰＡＬＬ，ＲＥＦ，ＮＯＰｓ
ＲＰ：ＮＯＰｓ，ＰＡＬＬ，ＮＯＰｓ，ＲＥＦ，ＡＣＴＶ，ＡＣＴＶ，ＮＯＰｓ
ＲＤ：ＲＥＡＤ，（ＮＯＰｓ）
ＲＦ：ＢＳＴ，ＰＡＬＬ，ＲＥＦ，ＮＯＰｓ
の各コマンドが選択されている。
【図面の簡単な説明】
【００２１】
【図１】本発明の方法を実行する装置を示す図である。
【図２】ビデオ信号を複数のデータストリームへ分割する手法の概略図である。
【図３】書き込みおよび読み出しとＳＤＲＡＭの制御介入との概略図である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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