(57)【要約】本ＭＲＡＭ構造には、メモリセル（４４乃至４７）のデータ列（４０）と、中間値発生器を含み基板上においてデータ列に隣接して配設される基準列（４１）と、が含まれる。メモリセル（５８乃至５９）及び中間値発生器は、同様な磁気抵抗メモリ素子、例えば、ＭＴＪ素子を含む。発生器のＭＴＪ素子は、各々ＲｍａｘとＲｍｉｎの内の一方に設定され、また、互いに接続して総抵抗がＲｍａｘとＲｍｉｎとの間の中間値になる。差動読出し回路をデータ列及び基準列に接続して、データ電圧を基準電圧と差異比較する。
2005501370.tif 000002
【特許請求の範囲】
【請求項１】
磁気抵抗ランダムアクセスメモリ構造において、
情報を記憶するために接続したメモリセルのデータ列であって、各メモリセルは、Ｒｍａｘ状態とＲｍｉｎ状態の内の一方にプログラム可能な不揮発性磁気抵抗効果素子を含む前記データ列と、
前記データ列に隣接して配設した中間値発生器セルを含む基準列であって、前記中間値発生器セルには、各々Ｒｍａｘ状態及びＲｍｉｎ状態を有し、また、各々ＲｍａｘとＲｍｉｎの内の一方に設定される複数の不揮発性磁気抵抗効果素子が含まれ、前記複数の不揮発性磁気抵抗効果素子は、互いに接続して、総抵抗がＲｍａｘとＲｍｉｎとの間の中間値抵抗になる前記基準列と、
を含む構造。
【請求項２】
請求項１に記載の磁気抵抗ランダムアクセスメモリ構造であって、更に、
前記データ列から生成したデータ電圧を前記中間値発生器セルから生成した基準電圧と差異比較してデータ出力信号を供給するために前記データ列と前記基準列とに接続された差動読出し回路を含む構造。
【請求項３】
請求項１に記載の磁気抵抗ランダムアクセスメモリ構造であって、前記基準列に含まれる前記中間値発生器セルが、更に、
入力端子及び出力端子と、
抵抗がＲｍｉｎに等しい第１磁気抵抗効果素子に直列に接続する抵抗がＲｍａｘに等しい第１磁気抵抗効果素子を含む第１直列回路であって、前記入力端子と出力端子との間に直列に接続する前記第１直列回路と、
抵抗がＲｍｉｎに等しい第２磁気抵抗効果素子に直列に接続する抵抗がＲｍａｘに等しい第２磁気抵抗効果素子を含む第２直列回路であって、前記第２直列回路は、前記入力端子と出力端子との間に直列に接続し、また第１直列回路とは並列に接続し、それによって、前記入力端子と出力端子との間の総抵抗が、ＲｍａｘとＲｍｉｎとの間の中間値になる前記第２直列回路と、
を含む構造。
【請求項４】
磁気抵抗ランダムアクセスメモリ構造であって、
基板と、
前記基板上に配設され、情報を記憶するために接続したメモリセルのデータ列であって、各メモリセルは、ＲｍａｘとＲｍｉｎ状態の内の一方にプログラム可能な不揮発性磁気抵抗効果素子を含む前記データ列と、
前記データ列に隣接して前記基板上に配設された中間値発生器を含む基準列であって、前記中間値発生器は、前記基準列に接続された第１端子と、第２端子と、抵抗がＲｍｉｎに等しい第１磁気抵抗効果素子に直列に接続する抵抗がＲｍａｘに等しい第１磁気抵抗効果素子を含む第１直列回路であって、前記第１端子と第２端子との間に直列に接続する前記第１直列回路と、抵抗がＲｍｉｎに等しい第２磁気抵抗効果素子に直列に接続する抵抗がＲｍａｘに等しい第２磁気抵抗効果素子を含む第２直列回路であって、前記第１端子と第２端子との間に直列に接続し、また、前記第１直列回路とは並列に接続し、それによって、前記第１端子と第２端子との間の総抵抗が、ＲｍａｘとＲｍｉｎとの間の中間値になる前記第２直列回路と、を含む前記基準列と、
前記データ列から生成したデータ電圧を前記中間値発生器セルから生成した基準電圧と差異比較してデータ出力信号を供給するために前記データ列及び前記基準列に接続された差動読出し回路と、
を含む構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗メモリに関し、特に、磁気抵抗メモリに記憶されたデータを読出すための装置と方法に関する。
【背景技術】
【０００２】
薄膜磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気トンネル効果接合（ＭＴＪ）セル等、様々なメモリセルの実施形態で製造し得る。ＭＴＪセルは、製造や使用方法が最も容易であるため、本開示全体を通して主要な例として用いるが、これらの様々な概念は、他のＭＲＡＭセルやアレイにも適用されることを理解されたい。基本的に、ＭＴＪセルは、一対の磁性層を含み、その間には絶縁層が挟持される。一方の磁性層は、固定磁気ベクトルを有し、他方の磁性層は、固定磁気ベクトルに対して、同一方向又は反対方向のいずれにもなる可変ベクトルを有する。磁気ベクトルが同一方向である場合、ＭＴＪセルの抵抗、即ち、磁性層間の電流に対する抵抗は最小であり、磁気ベクトルが反対方向又は異なる方向である場合、ＭＴＪセルの抵抗は最大である。
【０００３】
可変ベクトルを選択した方位に動かすように向けられた磁界をＭＴＪセルに印加することによって、データをＭＴＪセルに記憶させる。一般的に、同一方位は、論理「１」又は論理「０」と表すことができ、異なる方位は、この反対、即ち、論理「０」又は論理「１」である。記憶されたデータの読出しや検出は、一方の磁性層から他方の磁性層にＭＴＪセルを通して電流を流すことによって行なう。ＭＴＪセルを流れる電流の量、即ち、ＭＴＪセル両端の電圧降下は、可変ベクトルの方位によって変化する。ＭＴＪメモリセルの製造及び動作に関する追加情報は、１９９８年３月３１日出願の特許第５，７０２，８３１号、表題“多層磁気トンネル効果接合メモリセル”に記載されており、本明細書に引用参照する。
【０００４】
従来技術の回路には、負荷抵抗とＭＴＪセルとを含む直列回路に電流を流すことによって、ＭＴＪセルに記憶されたデータを読出す回路がある。ＭＴＪセルを流れる電流は、トランジスタのゲートにバイアス電圧を印加することによって制御し、出力電圧は、負荷抵抗と電流制御トランジスタとの間の接合部で得られる。また、ＭＴＪセル（及びアレイ中の他のＭＴＪセル）用のビット線及びデータ線は、このトランジスタによって所望の電圧にクランプされる。この種のデータ読出しに伴う幾つかの主な問題には、負荷抵抗が、ＭＴＪセルの抵抗よりもかなり大きくなければならないため、低電源電圧での動作が非常に困難なことが含まれる。また、回路の動作は、トランジスタが与えるクランプ電圧及びバイアス電圧に依存する。しかしながら、クランプ電圧は、ＭＴＪセルの抵抗、バイアス電圧、及び負荷抵抗の関数であり、これらの何れか又は全てが、特定の読出し処理、電源電圧の変動、温度変化、ＭＴＪセルの抵抗の変化等に伴って変動し得る。また、この従来技術の回路では、大きい負荷抵抗や他の構成要素のために、大きいチップ面積が必要であり、密度の高いメモリアレイの製造の妨げになっている。また、負荷抵抗が存在するため、入力インピーダンスが高い。
【０００５】
これらの課題には、米国特許第６，２０５，０７３号、表題“ＭＴＪメモリ読出しのための電流コンベア及び方法”において解決されたものがある。この第６，２０５，０７３号特許文献では、列がＭＴＪアレイ全体に点在即ち分散している。各基準列は、基準列を基準バイアス電圧にクランプすることによって生成された“中間値”電流を保持し、基準列を流れる電流は、対象列を流れる最小電流と最大電流との間の電流になる。基準バイアス電圧の生成作業は、２つのＭＴＪと幾つかの線形ＣＭＯＳ回路によって達成される。この手法は信頼性こそ高いが、基準バイアス発生器はチップ上の他の位置にも配置し得るため、この作業は、ＣＭＯＳ回路のばらつきや、基準バイアス発生器のＭＴＪが対象列及び基準列のＭＴＪを厳密に追跡できないことによる影響を受ける。
【０００６】
従って、これらの課題を解決し、ＭＴＪメモリセルを読出し又は検出するための中間値（例えば、抵抗、電流、及び／又は電圧）を生成する装置及び方法を提供することが強く望まれる。
【発明を実施するための最良の形態】
【０００７】
次に、図１は、概略回路図によって、本発明に基づく磁気抵抗中間値発生器を含む読出し回路・基準列を示す。この特定の実施形態では、基準列４１が、単一データブロックを形成する各々４０で示す複数のデータ列に組み込まれる。各データ列４０は、ビット線４２を含み、ビット線４２は、制御又は作動トランジスタ４８乃至５１によってビット線４２にそれぞれ接続される不揮発性磁気抵抗メモリ素子４４及び４５並びに４６及び４７の対を有する。この好適な実施形態では、素子４４乃至４７は、抵抗で表す磁気トンネル効果接合メモリセルである。各素子４４乃至４７は、情報記憶用のメモリとして動作するように、この分野では公知の方法で、Ｒｍａｘ状態とＲｍｉｎ状態の内の１つにプログラム可能である。ビット線４２は、列選択トランジスタ（即ち、スイッチ）５２を介して、読出し回路の一方の入力部に接続するが、読出し回路は、一般的に、電流コンベア回路５５を含み、その出力部は、差動増幅器に接続する。
【０００８】
電流コンベア回路５５は、好適には、非常に低い入力インピーダンスの個別構成要素であって、ビット線４２を電流源のあらゆる高出力インピーダンスから分離する構成要素を含む。この低入力インピーダンスと、ビット線４２のＶｂｉａｓへのクランプ動作と組み合わせると、ビット線４２の電圧スイングが制限され、非常に高密度のＭＴＪアレイに対して高速読出しが実現される。この好適な実施形態では、電流コンベア回路５５は、動作温度、電源電圧の変動、及び処理条件に拘らず、ビット線４２の両端に一定のバイアスを供給し維持する。また、電流コンベア回路５５がビット線４２に与える電圧スイングは小さく、高速動作が可能である。電流コンベア回路５５に利用し得る幾つかの電流コンベアの動作、構成、及び異なる実施形態についての追加情報は、米国特許第６，２０５，０７３号、表題“ＭＴＪメモリ読出しのための電流コンベア及び方法”において入手可能であり、本明細書に引用参照する。勿論、本発明の機能を実行する任意の電流コンベア回路を用い得ることを理解されたい。また、用語“電流コンベア”は、例えば、電流センサ、電流検出増幅器、前置増幅器等、上述の機能を実行する他のあらゆる装置を含むことも理解されたい。
【０００９】
基準列４１は、基準ビット線６０に接続する２つの中間値発生器セル５８及び５９を含む。基準ビット線６０は、列選択トランジスタ（即ち、スイッチ）６２を介して、電流コンベア回路５５の第２入力部に接続する。中間値発生器セル５８には、各々Ｒｍａｘ状態及びＲｍｉｎ状態を有し、また、各々ＲｍａｘとＲｍｉｎの内の一方に設定される複数の不揮発性磁気抵抗効果素子６４乃至６７が含まれる。この実施形態では、磁気抵抗効果素子６４及び６６は、Ｒｍａｘに設定され、磁気抵抗効果素子６５及び６７は、Ｒｍｉｎに設定される。更に、磁気抵抗効果素子６４及び６５は、セル５８の入力端子（ビット線６０）と出力端子（線６３）との間に第１直列回路で接続し、磁気抵抗効果素子６６及び６７は、セル５８の入力端子（ビット線６０）と出力端子（線６３）との間に第２直列回路で接続する。磁気抵抗効果素子６４乃至６７は、互いに接続し、総抵抗がＲｍａｘとＲｍｉｎとの間の中間値抵抗になる。同様に、中間値発生器セル５９は、互いに接続された複数（本実施形態では４つ）の不揮発性磁気抵抗効果素子を含み、総抵抗がＲｍａｘとＲｍｉｎとの間の中間値抵抗になる。後述するように、２つの制御トランジスタ６８と６９を接続し、セル５８を介して電流を流す。
【００１０】
更に、図２は、概略回路図によって、中間値発生器７０の動作を示す。ＲｍｉｎとＲｍａｘとの間の途中又は中間の中間値抵抗をＲｍｉｄで示す。次式は、Ｒｍｉｎ及びＲｍａｘに対するＲｍｉｄの関係を表す。
【００１１】
Ｒｍｉｄ＝（Ｒｍａｘ−Ｒｍｉｎ）／２＋Ｒｍｉｎ
Ｒｍｉｄ＝ΔＲ／２＋Ｒｍｉｎ（１）
ここで、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎである。
【００１２】
式（１）は、図２に示すように、磁気抵抗効果素子を直列／並列結合することによって実現される。磁気抵抗効果素子は、１次の線形素子であり、従って、普通の受動線形抵抗器として扱い得るため、このように結合し得る。この簡単な例では、中間値発生器７０が、入力端子７１と出力端子７２とを含む。直列回路７４には、抵抗がＲｍａｘに等しい磁気抵抗効果素子７５が含まれ、磁気抵抗効果素子７５は、抵抗がＲｍｉｎに等しい磁気抵抗効果素子７６と直列に接続し、磁気抵抗効果素子７６は、入力端子７１と出力端子７２との間に直列に接続する。他方の直列回路７７には、抵抗がＲｍａｘに等しい磁気抵抗効果素子７８が含まれ、磁気抵抗効果素子７８は、抵抗がＲｍｉｎに等しい磁気抵抗効果素子７９と直列に接続し、磁気抵抗効果素子７９は、入力端子７１と出力端子７２との間に直列に接続する。また、直列回路７４は、直列回路７７と並列に接続して、直列／並列結合を形成する。
【００１３】
発生器７０の抵抗の直列／並列結合は、以下のように合成される。
Ｒｍｉｄ＝（Ｒｍａｘ＋Ｒｍｉｎ）｜｜（Ｒｍａｘ＋Ｒｍｉｎ）＝ＲＡＢ
ここで、ＲＡＢは、入力端子７１と出力端子７２との間の総抵抗である。
【００１４】
ＲＡＢ＝（Ｒｍａｘ＋Ｒｍｉｎ）2 ／２（Ｒｍａｘ＋Ｒｍｉｎ）
＝（Ｒｍａｘ＋Ｒｍｉｎ）／２
＝（ΔＲ＋Ｒｍｉｎ＋Ｒｍｉｎ）／２
ＲＡＢ＝ΔＲ／２＋Ｒｍｉｎ（２）
式（２）は、式（１）と等しく、即ち、ＲＡＢは、Ｒｍｉｄに等しく、従って、発生器７０は、中間値Ｒｍｉｄを正常に生成することが分かる。
【００１５】
一般的に、磁気抵抗効果素子は、Ｒｍａｘ又はＲｍｉｎ状態にプログラム可能な不揮発性メモリ素子であり、ここで、Ｒｍｉｎは、磁化の平行状態に対応する最小抵抗値であり、Ｒｍａｘは、磁化の逆平行状態に対応する最大抵抗値である。更に、一般的に、磁気抵抗効果素子は、初期的にはＲｍｉｎ状態であり、Ｒｍｉｄの生成に先立ち、Ｒｍａｘ状態にプログラムしなければならない。このプログラミングは、一回の手間で行なうことができ、従って、Ｒｍａｘは再プログラムする必要なく自動的に生成されるが、このことは、磁気抵抗効果素子が、不揮発的に磁化状態を保持するためである。
【００１６】
更に、図３は、概略図によって、中間値発生器セル５８と共に用いるデータメモリセルの対（一方のセルは、磁気抵抗効果素子４４及び制御トランジスタ４８を含み、他方のセルは、磁気抵抗効果素子４５及び制御トランジスタ４９を含む）を示し、読出し動作時の電流の流れを示す。第１メモリセル（磁気抵抗効果素子４４及び制御トランジスタ４８）の読出し動作では、ワード線ＷＬ０が、論理「１」になり、ワード線ＷＬ１が、論理「０」のままである。ＷＬ０が「１」であると、制御トランジスタ４８は、導通状態になり、ビット線４２のデータ電流Ｉが、磁気抵抗効果素子４４と制御トランジスタ４８とを介して、帰線即ち接地線ＧＬに流れる。
【００１７】
同時に、中間値発生器セル５８の磁気抵抗効果素子６５と接地線ＧＬとの間に接続された制御トランジスタ６８は、ＷＬ０の論理「１」によってオンし、中間値発生器セル５８の磁気抵抗効果素子６７と接地線ＧＬとの間に接続された第２制御トランジスタ６９は、ＷＬ１が論理「０」であるため、オフのままである。基準ビット線６０を流れる基準電流（Ｉｒｅｆ）は、中間値発生器セル５８において分流し、その電流の半分が、磁気抵抗効果素子６６及び６７を流れ、他の半分が磁気抵抗効果素子６４及び６５を流れる。磁気抵抗効果素子６５と６７とは直接接続されており、磁気抵抗効果素子６６及び６７を流れる前記半分の電流は、この直接接続部を介して制御トランジスタ６８の上流端子に流れ、ここで、磁気抵抗効果素子６４及び６５を流れる前記半分の電流と合流する。こうして、全基準電流（Ｉｒｅｆ）が、制御トランジスタ６８を介して接地線ＧＬに流れる。論理「１」にして、他方のメモリセル（磁気抵抗効果素子４５及び制御トランジスタ４９）に記憶された情報を読出す場合、同じ電流が流れる（但し、直接接続を介して反対方向に流れる）ことが分かる。従って、基準電流（Ｉｒｅｆ）が、中間値発生器セル５８を流れて、あらゆる種類の検出増幅器用の基準電圧として機能する中間値電圧Ｖｄａｔａｒｅｆを生成し、例えば、電流コンベア５５に用いてＶｒｅｆを生成する。
【００１８】
更に、図４は、概略回路図によって、本発明に基づく、複数のデータブロック間に配設された基準列であって、磁気抵抗中間値発生器セルが含まれる基準列を備える読出し回路を示す。図４の回路は、データブロック８０とデータブロック８１とを含み、それらの間に基準列８２が配設される。データブロック８０及び８１は、同一であり、４ビット×４ビットのブロックとしてこのような概略形態で示すが、任意の都合の良い大きさのものを利用し得ることを理解されたい。図１の実施形態で述べたように、データブロック８０は、４本のビット線８３を含み、各々、列選択トランジスタ８４を介して、電流コンベア回路８５に接続する。同様に、データブロック８１は、４本のビット線８６を含み、各々、列選択トランジスタ８７を介して、電流コンベア回路８８に接続する。基準列８２は、図１の基準列４１と同様であり、また、同様に動作する。この実施形態の１つの相違点は、基準列８２が、それ自体の電流コンベア回路８９に基準信号を供給することである。電流コンベア回路８５及び８９の出力信号は、比較器９０で比較し、データブロック８０から出力信号を供給する。電流コンベア回路８８及び８９の出力信号は、比較器９１で比較し、データブロック８１から出力信号を供給する。従って、１つ又は複数の中間値発生器セルを組み込む単一の基準列は、複数のデータブロックと共に用いることができ、あるいは、図１で述べたように、基準列を各データブロックに組み込むことができる。
【００１９】
次に、図５は、本発明に基づく、点在する中間値発生器を組み込む磁気抵抗ランダムアクセスメモリ構造に関する他の実施形態を示す。図５に示すメモリ構造は、並列−並列メモリ構造と呼ばれ、このメモリ全体を１００で示す。メモリ１００には、複数のデータ列に組み込まれる基準列１０１が含まれ、各々１０２で示すこれらのデータ列は、１つのデータブロックを形成する。各データ列１０２は、グローバルビット線１０３及びローカルビット線１０４を含み、ローカルビット線１０４は、セグメント選択トランジスタ１０５によって、対応するグローバルビット線１０３に接続する。不揮発性磁気抵抗メモリ素子１０６、１０７、１０８、及び１０９は、各々、一方が、対応するローカルビット線１０４に接続し、他方が、制御即ち作動トランジスタ１１２乃至１１５によって、それぞれ接地線ＧＬに接続する。
【００２０】
この好適な実施形態では、素子１０６乃至１０９が、抵抗で表す磁気トンネル効果接合メモリセルである。各素子１０６乃至１０９は、情報記憶用のメモリとして動作するように、この分野では公知の方法で、Ｒｍａｘ状態とＲｍｉｎ状態の内の一方にプログラム可能である。各グローバルビット線１０２は、列選択トランジスタ（即ち、スイッチ）１１７を介して電流コンベア回路１１８の一方の入力部に接続し、これらの出力部は、差動増幅器１１９に接続する。並列−並列構造の追加情報と実施形態については、同じ譲受人に譲渡され、また本明細書中に引用参照する２０００年８月２８日に出願された同時系属出願の米国特許出願第０９／６４９，５６２号、表題“ＭＴＪ＿ＭＲＡＭ並列−並列構造”に開示されている。
【００２１】
基準列１０１は、ローカル基準ビット線１２２に接続する２つの中間値発生器セル１２０及び１２１を含む。また、ローカルビット線１２２は、セグメント選択トランジスタ１２４によって、グローバル基準ビット線１２３に接続する。グローバル基準ビット線１２３は、列選択トランジスタ（即ち、スイッチ）１２７を介して、電流コンベア回路１１８の第２入力部に接続する。この実施形態では、中間値発生器セル１２０には、各々Ｒｍａｘ状態とＲｍｉｎ状態とを有し、また、各々ＲｍａｘとＲｍｉｎの内の一方に設定される複数の不揮発性磁気抵抗効果素子１２８乃至１３１が含まれる。磁気抵抗効果素子１２８乃至１３１は、互いに接続して、図１で概略述べたように、総抵抗がＲｍａｘとＲｍｉｎとの間の中間値抵抗になる。同様に、中間値発生器セル１２１は、互いに接続する複数（この実施形態では４つ）の不揮発性磁気抵抗効果素子を含み、総抵抗がＲｍａｘとＲｍｉｎとの間の中間値抵抗になる。
【００２２】
更に、図６は、中間値発生器セル１２０を個別に示して、以下の回路の変更点について更に説明する。更に、実際の組み立てでは、一般的に、磁気抵抗効果素子１２８乃至１３１は、支持面（例えば、半導体基板等）上に配設される材料の積層即ち積み重ねた層として製造する。図６は、磁気抵抗効果素子を形成する各積層の底部をＢで示し、積層の上部をＴで示す。ここで、一対の制御トランジスタ１３２及び１３３を組み込み、読出し対象の対応するデータセルに基づき、中間値発生器セル１２０を介した電流の流れ方向を制御することに留意されたい（詳細説明は図３を参照）。通常、制御トランジスタは、半導体基板に形成するが、この実施形態では、各制御トランジスタ１３２及び１３３の一方の電流端子が、それぞれ磁気抵抗効果素子１２８及び１２９の上部層に接続する。
【００２３】
図６に示す中間値発生器セルの接続と構成要素を低減する場合、図７に示す他の実施形態を用い得る。全体的に１４０で示す中間値発生器セルは、４つの磁気抵抗効果素子１４１乃至１４４を含み、積層の上部及び底部をＢ及びＴで示す。この実施形態では、素子１４１と１４３の底部が互いに接続し、素子１４２と１４４の底部が互いに接続する。また、素子１４１と１４２の上部が互いに接続し、素子１４３と１４４の上部が互いに接続する。図８は、磁気抵抗効果素子１４１乃至１４４の物理的配置を示す概略投影図である。このように配置することによって、磁気抵抗効果素子１４１乃至１４４の相互接続及びそれに伴う製造は、大幅に簡略化されることが容易に分かる。
【００２４】
素子１４２及び１４４の底部は、接地線ＧＬに接続する。素子１４１の底部は、制御トランジスタ１４７を介してローカルビット線１４５に接続し、素子１４３の底部は、制御トランジスタ１４８を介してローカルビット線１４５に接続する。通常、制御トランジスタは、（積層の底部で）半導体基板に形成されるため、この接続は、実際の構造に極めて簡単に組込み得る。更に、制御トランジスタ１４７又は制御トランジスタ１４８のいずれかを作動する時、磁気抵抗効果素子１４１乃至１４４は、既述の並列回路を形成して、ローカルビット線１４５において所望の中間値を生成することが分かる。
【００２５】
更に、図９は、概略回路図によって、並列−並列メモリ１５０を示す。全般的に、メモリ１５０は、図５のメモリ１００と同様であるが、異なる点は、セグメント選択トランジスタ１０５が省略されており、それに伴い、別個のローカルビット線１０４、及びグローバルビット線とＭＴＪメモリセルとの間の制御トランジスタ１１２の接続が省略されることである。また、基準列１５１は、各々、図７の中間値発生器セル１４０と同じ２つの中間値発生器セル１５２及び１５３を含む。ここで、磁気抵抗効果素子及び制御トランジスタは、規則的なパターンで配設されており、この実施形態の製造が大幅に簡略化されることが分かる。更に、図１０は、概略断面図によって、セグメント選択トランジスタを省略したデータ素子列でのデータ磁気抵抗効果素子及び制御トランジスタの物理的配置を示す。この構造では、セグメント選択トランジスタが省略されているため、メモリ領域及びセグメント選択トランジスタを介した遅延の無駄が省かれる。しかしながら、全ての制御又は絶縁トランジスタの接合容量が加算され、その結果、ある程度、速度が低下する。
【００２６】
構成要素の規則的なパターンに対して、留意すべきことは、対応するグローバルビット線（ＧＢＬ０乃至ＧＢＬ３）及び対応するディジット線（ＤＬ０乃至ＤＬ３）を作動することによって、任意の特定のデータ素子を選択することである。適切なグローバルビット線及びディジット線ＤＬ０を作動することによって、４つのデータ列の何れかの上部データ素子を選択する場合、中間値発生器セル１５２の上部制御トランジスタも作動する。従って、グローバル基準ビット線ＧＢＬｒｅｆを作動することによって、適切な基準信号が、中間値発生器セル１５２で生成され、グローバル基準ビット線ＧＢＬｒｅｆに印加され、電流コンベアを介して比較器に印加される。利用する特定の中間値発生器セルは、常に、読出されるデータセルに隣接して配設されるため、読出されるデータセルと中間値発生器セルとの間では、構造及び環境因子（例えば、温度等）の違いが、最小限であるか又は全く存在しない。
【００２７】
次に、図１１は、概略回路図によって、直列−並列構造のＭＲＡＭアレイ２００の実施形態を示す。アレイ２００には、本発明に基づく、データセル２０４の複数の（この実施形態では４つの）列２０２と、中間値発生器セル２０８を含む組み込み基準列２０６とが含まれる。各データセル２０４は、制御トランジスタと並列に接続した磁気抵抗効果素子を含む。ここで、通常、制御トランジスタは、導通状態にあり、磁気抵抗効果素子を短絡又はそれを回路から除去することに留意されたい。データセルを読出す場合、制御トランジスタは、非導通状態である。各データ列２０２には、各々複数の直列接続データセル２０４を含む複数の直列セグメントが含まれる。各直列セグメントは、セグメント選択トランジスタ２１２によってグローバルビット線２１０に接続するため、列の全直列セグメントは、並列に接続する。列２０２の各グローバルビット線２１０は、列選択トランジスタ２１４を介して、電流コンベア２１５の一方の入力部に接続する。更に、図１２は、１つのデータ列２０２の直列セグメントを示す概略断面図である。直列−並列構造の追加情報と実施形態については、同じ譲受人に譲渡され、また本明細書に引用参照する２０００年８月２８日出願の同時系属出願中の米国特許出願第０９／６４９，１１７号、表題“ＭＴＪ＿ＭＲＡＭ直列−並列構造”に開示されている。
【００２８】
基準列２０６には、基準ビット線２１６に接続する中間値発生器セル２０８の複数の直列セグメントが含まれる。基準ビット線２１６は、列選択トランジスタ（即ち、スイッチ）２１７を介して、電流コンベア回路２１５の第２入力部に接続する。各中間値発生器セル２０８には、各々、Ｒｍａｘ状態及びＲｍｉｎ状態を有し、また、各々ＲｍａｘとＲｍｉｎの内の一方に設定される複数の不揮発性磁気抵抗効果素子２２０乃至２２３が含まれる。更に、図１３は、動作についての理解を深めるために、単一の中間値発生器セル２０８を示す。磁気抵抗効果素子２２０乃至２２３に加えて、各中間値発生器セル２０８には、直列接続された磁気抵抗効果素子２２１及び２２３の両端に直列に接続された一対の制御トランジスタ２２５及び２２６が含まれる。従って、各中間値発生器セル２０８には、Ｉ／Ｏ端子ＡとＢとの間に直列に接続する磁気抵抗効果素子２２０及び２２２と、Ｉ／Ｏ端子ＡとＢとの間に直列に接続する磁気抵抗効果素子２２１及び２２３と、Ｉ／Ｏ端子ＡとＢとの間に直列に接続する制御トランジスタ２２５及び２２６とが含まれる。図１３の単一中間値発生器セル２０８の概略投影図を図１４に示す。
【００２９】
各中間値発生器セル２０８のプログラミングでは、プログラミング電流が、グローバルビット線２１６によって磁気抵抗効果素子２２０及び２２２に、第２グローバルビット線２３０によって磁気抵抗効果素子２２１及び２２３に供給される。更なるプログラミング及び選択又はアドレス指定は、ディジット線ＤＬ０又はＤＬ１によって行なう。ここで、アレイ２００の各直列セグメントの各データセルは、グローバルビット線及びデジィット線ＤＬ０乃至ＤＬ３によって個々にアドレス指定し得ることに留意されたい。各中間値発生器セル２０８では、磁気抵抗効果素子２２０及び２２１が、Ｒｍａｘ状態にプログラムされ、磁気抵抗効果素子２２２及び２２３が、Ｒｍｉｎ状態にプログラムされる（即ち、状態保持される）。その結果、端子ＡとＢとの間の抵抗は、ＲＡＢ＝ΔＲ／２＋Ｒｍｉｎである。
【００３０】
動作中、制御トランジスタ２２５及び２２６は、通常、導通状態であるため、中間値発生器セル２０８（図１３参照）は、通常、切断されており、アレイに影響を及ぼさない。磁気抵抗効果素子２２０及び２２１を含むアレイ２００の行又は磁気抵抗効果素子２２２及び２２３を含む行のいずれかのデータセルを、デジィット線ＤＬ０又はデジィット線ＤＬ１のいずれかを作動して選択する場合、制御トランジスタ２２５又は２２６は、それぞれ遮断される。制御トランジスタ２２５又は２２６のいずれも非導通状態である場合、中間値発生器セル２０８（図１３参照）が回路内に存在し、電流コンベア２１５にグローバルビット線２１６で基準信号を供給する。
【００３１】
上述の全実施形態では、複数のデータ列が、１つの基準列に対応付けられている、又は、対応付け可能であること、及び基準列を、データ列アレイ全体に、点在させ、組み込み、又は分散し得ることを理解されたい。例えば、図１に示す構成では、基準列が、中間値発生器を含み、いずれかの側のデータ列は、４列、８列といったように拡張し得る。含まれる基準列の数は、限定した数の基準列が、８、１６、３２、又は６４のデータブロックから構成されるアレイ全体に分散される場合、少なくてもよい。
【００３２】
一般的に、ＭＲＡＭ構造の基準列又は列は、ｎ／２個の中間値発生器セルから形成されるが、ここで、ｎは、各データ列のメモリセルの数である。また。各基準列の中間値発生器は、各中間値発生器が、４つの磁気抵抗効果素子が占める領域を占有するように配置されている。従って、一般的に、メモリは、単一基板（例えば、半導体チップ等）上に製造され、磁気抵抗効果素子は、規則的なパターンで行及び列に配設される。更に、複数のデータ列の磁気抵抗効果素子と、複数の基準列の磁気抵抗効果素子とは、一般的に同じである。中間値発生器を含む基準列の非常に重要な側面は、隣接のデータ列に容量的に非常に近いことである。その結果、データ及び基準列の全ての経時変化信号は、非常に近接して追尾し、その結果、読出し処理が高速になる。
【００３３】
このように、磁気抵抗効果素子読出し回路の動作及び信頼性を大幅に向上させる新規な改善されたＭＲＡＭ構造について、開示・説明した。中間値発生器を備える基準列の新規な改善により、回路動作が、高速になり、また信頼性が高くなる。中間値発生器を備える基準列の新規な改善により、読出しアクセスが、超高速になり、構造は、非常に強固で信頼性が高くなり、少なくともほぼＳＲＡＭ性能のものに匹敵する。
【００３４】
本発明の特定の実施形態について例示・説明したが、更なる変更や改善が当業者に生じると思われる。従って、本発明は、例示した特定の形態に限定されるものではなく、付属の請求項において、本発明の精神及び範囲から逸脱しない変更を全て網羅することを理解されたい。
【図面の簡単な説明】
【００３５】
【図１】本発明に基づく、単一データブロックに組み込まれ磁気抵抗中間値発生器セルが含まれる基準列を備える読出し回路を示す概略回路図。
【図２】中間値発生器の動作を示す概略回路図。
【図３】読出し動作中の電流の流れを示し、中間値発生器セルと共に用いられるデータメモリセルを示す概略図。
【図４】本発明に基づく、複数データブロック間に配設され磁気抵抗中間値発生器セルが含まれる基準列を備える読出し回路を示す概略回路図。
【図５】本発明に基づく、単一データブロックに中間値発生器セルが組み込まれた並列−並列構造のＭＲＡＭアレイの実施形態を示す概略回路図。
【図６】中間値発生器セルの一実施形態を示す概略回路図。
【図７】中間値発生器セルの他の実施形態を示す概略回路図。
【図８】図７の中間値発生器セルを示す投影図。
【図９】本発明に基づく、セグメント選択トランジスタが無く中間値発生器セルが単一データブロックに組み込まれた並列−並列構造のＭＲＡＭアレイの実施形態を示す概略回路図。
【図１０】図９の構造における１列のデータセルを示す概略断面図。
【図１１】本発明に基づく、中間値発生器セルを含み、組み込み基準線を備えた直列−並列構造のＭＲＡＭアレイの実施形態を示す概略回路図。
【図１２】図１１の構造における１列のデータセルを示す概略断面図。
【図１３】中間値発生器セルの他の実施形態を示す概略回路図。
【図１４】図１３の中間値発生器セルを示す投影図。
【図１】
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【図４】
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【図５】
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【図９】
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【図１１】
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【図１４】
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【国際公開パンフレット】
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【国際調査報告】
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