(57)【要約】デジタル・ダウン・コンバータ（１００）が提供される。デジタル・ダウン・コンバータ（１００）は、入力信号（１０１）を受け取る（１０２）入力端、入力信号をダウン・コンバートするために入力端に接続されているミキサ回路（１０４）、及びミキサに接続されたデシメーション回路（１１５）を含む。デシメーション回路は、ダウン・コンバータ信号を入力信号の特徴に基づいて選択されたファクター分だけデシメートする。更に、デジタル・ダウン・コンバータは、デシメーション回路（１１５）の出力に接続されデシメートされた信号を調整する信号調整回路（１１８）、デシメーション回路に接続され調整された信号のサンプル数を増加させるインターポレータ（１２０）、及びインターポレータに接続され調整された信号で搬送波を変調する第２のミキサ回路（１２６）を含む。
2005501461.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受け取る入力端と、
前記入力信号をダウン・コンバートする前記入力端に接続されたミキサ回路と、
前記ミキサに接続されたデシメーション回路であって、前記入力信号の特徴に基づいて選択されたファクター分だけダウン・コンバートされた信号をデシメートする、デシメーション回路と、
前記デシメーション回路の出力に接続され、デシメートされた信号を調整する信号調整回路と、
前記デシメーション回路に接続され、調整された信号のサンプル数を増加させるインターポレータと、
前記インターポレータに接続された第２のミキサ回路であって、前記調整された信号で搬送波を変調する、第２のミキサ回路と、
で構成される、デジタル・ダウン・コンバータ。
【請求項２】
前記デシメーション回路は、
可変デシメータと、
前記可変デシメータと直列にバイパス可能に接続された固定デシメータであって、前記可変デシメータ及び前記固定デシメータは前記入力信号のデータを伝送するために用いられる周波数帯域に基づいて選択されたファクター分だけ前記ダウン・コンバートされた信号をデシメートするように制御される、固定デシメータと、
を含む、請求項１記載のデジタル・ダウン・コンバータ。
【請求項３】
前記信号調整回路は、低域通過フィルタで構成される、請求項１記載のデジタル・ダウン・コンバータ。
【請求項４】
前記信号調整回路は、有限インパルス応答低域通過フィルタで構成される、請求項１記載のデジタル・ダウン・コンバータ。
【請求項５】
前記デシメーション回路は、前記入力信号のデータを伝送するために用いられる周波数帯域に基づいて前記ダウン・コンバートされた信号をデシメートするデシメーション回路で構成される、請求項１記載のデジタル・ダウン・コンバータ。
【請求項６】
前記第１及び第２のミキサ回路は、各々数値制御発振器を含む、請求項１記載のデジタル・ダウン・コンバータ。
【請求項７】
前記信号をダウン・コンバートするために入力信号をミキシングすることと、
入力信号のデータを伝送するために用いられる周波数帯域に基づいて選択されたデシメーション・ファクターに基づいてダウン・コンバートされた信号をデシメートすることと、
デシメートされた信号を調整することと、
調整された信号をインターポレートすることと、
インターポレータされた信号で搬送波を変調することと、
で構成される、信号をダウン・コンバートするための方法。
【請求項８】
前記信号を調整することは、信号をフィルタすることで構成される、請求項７記載の方法。
【請求項９】
前記信号を調整することは、低域通過フィルタで信号をフィルタすることで構成される、請求項７記載の方法。
【請求項１０】
更に、前記ミキシングでダウン・コンバートするための周波数を選択することで構成される、請求項７記載の方法。
【請求項１１】
入力信号を受け取る入力端と、
前記入力信号をダウン・コンバートすべく前記入力端に接続されたミキサ回路と、
前記ミキサに接続されたデシメーション回路であって、
可変デシメータと、
前記可変デシメータと直列にバイパス可能に接続された固定デシメータであって、
前記可変デシメータ及び前記固定デシメータは前記入力信号のデータを伝送するために用いられる周波数帯域に基づいて選択されたファクター分だけダウン・コンバートされた信号をデシメートするように制御される、
固定デシメータと、
を含む、デシメーション回路と、
前記デシメーション回路の出力に接続されたフィルタであって、デシメートされた信号を調整するフィルタと、
前記デシメーション回路に接続され、調整された信号のサンプル数を増加させるインターポレータと、
前記インターポレータに接続された第２のミキサ回路であって、フィルタされた信号で搬送波を変調する、第２のミキサ回路と、
で構成される、デジタル・ダウン・コンバータ。
【請求項１２】
前記フィルタは、低域通過フィルタで構成される、請求項１１記載のデジタル・ダウン・コンバータ。
【請求項１３】
前記フィルタは、有限インパルス応答低域通過フィルタで構成される、請求項１１記載のデジタル・ダウン・コンバータ。
【請求項１４】
前記第１及び第２のミキサ回路は、各々数値制御発振器を含む、請求項１１記載のデジタル・ダウン・コンバータ。
【請求項１５】
複数のポートと、
複数のマルチプレクサであって、各マルチプレクサは複数の入力端を有し、各入力端は前記複数のポートの一つに接続されている、複数のマルチプレクサと、
複数のデジタル・ダウン・コンバータ・チャンネルであって、各チャンネルは前記複数のマルチプレクサに接続されている、複数のデジタル・ダウン・コンバータ・チャンネルと、
前記複数のマルチプレクサ及び前記複数のダウン・コンバータ・チャンネルに接続された制御回路であって、前記デジタル・コンバータ・チャンネルの各々によって処理するために前記複数のポートの一つで受け取った信号の周波数帯域を選択する、制御回路と、
で構成される、デジタル・ダウン・コンバータ。
【請求項１６】
前記複数のデジタル・ダウン・コンバータ・チャンネルの各々は、
入力信号を受け取る入力端と、
前記入力信号をダウン・コンバートすべく前記入力端に接続されたミキサ回路と、
前記ミキサに接続されたデシメーション回路であって、前記入力信号の特徴に基づいて選択されたファクター分だけダウン・コンバートされた信号をデシメートする、デシメーション回路と、
前記デシメーション回路の出力に接続され、デシメートされた信号を調整する信号調整回路と、
前記デシメーション回路に接続され、調整された信号のサンプル数を増加させるインターポレータと、
前記インターポレータに接続された第２のミキサ回路であって、前記調整された信号で搬送波を変調する、第２のミキサ回路と、
を含む、請求項１５記載のデジタル・ダウン・コンバータ。
【請求項１７】
前記デシメーション回路は、
可変デシメータと、
前記可変デシメータと直列にバイパス可能に接続された固定デシメータであって、前記可変デシメータ及び前記固定デシメータは前記入力信号のデータを伝送するために用いられる周波数帯域に基づいて選択されたファクター分だけ前記ダウン・コンバートされた信号をデシメートするように制御される、固定デシメータと、
を含む、請求項１６記載のデジタル・ダウン・コンバータ。
【請求項１８】
前記信号調整回路は、低域通過フィルタで構成される、請求項１６記載のデジタル・ダウン・コンバータ。
【請求項１９】
前記信号調整回路は、有限インパルス応答低域通過フィルタで構成される、請求項１６記載のデジタル・ダウン・コンバータ。
【請求項２０】
前記デシメーション回路は、前記入力信号のデータを伝送するために用いられる周波数帯域に基づいて前記ダウン・コンバートされた信号をデシメートするデシメーション回路で構成される、請求項１６記載のデジタル・ダウン・コンバータ。
【請求項２１】
前記第１及び第２のミキサ回路は、各々数値制御発振器を含む、請求項１６記載のデジタル・ダウン・コンバータ。
【請求項２２】
前記複数のデジタル・ダウン・コンバータ・チャンネルの各々は、
入力信号を受け取る入力端と、
前記入力信号をダウン・コンバートすべく前記入力端に接続されたミキサ回路と、
前記ミキサに接続されたデシメーション回路であって、
可変デシメータと、
前記可変デシメータと直列にバイパス可能に接続された固定デシメータであって、
前記可変デシメータ及び前記固定デシメータは前記入力信号のデータを伝送するために用いられる周波数帯域に基づいて選択されたファクター分だけダウン・コンバートされた信号をデシメートするように制御される、
固定デシメータと、
を含む、デシメーション回路と、
前記デシメーション回路の出力に接続されたフィルタであって、デシメートされた信号を調整する、フィルタと、
前記デシメーション回路に接続され、フィルタされた信号のサンプル数を増加させるインターポレータと、
前記インターポレータに接続された第２のミキサ回路であって、前記フィルタされた信号で搬送波を変調する、第２のミキサ回路と、
を含む、請求項１５記載のデジタル・ダウン・コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子工学の分野、特に信号のデジタル・ダウン・コンバージョンに関する。
【背景技術】
【０００２】
同軸ケーブル・ネットワークは、加入者に高品質ビデオ番組を配信するために数年に渡って用いられてきた。従来、これらのネットワークは、限定数のチャンネルと限定種のコンテンツが加入者に提供された一方向性放送ネットワークであった。近年、ケーブル会社は、より多様なサービスとコンテンツを加入者に提供すべく、その既存のネットワーク上で双方向性通信を与えるシステムを開発してきた。例えば、多くのケーブル会社は現在、ケーブル・モデムを用いることにより、インターネット接続を提供している。
【０００３】
ケーブル産業は、そのサービスをサポートするために必要な装置の設計及び開発に対して一定の基準を与えるべく、そのネットワーク上でデータを伝送するための多数の標準を開発してきた。例えば、ケーブル会社のコンソーシアムは、データ・オーバー・ケーブル・サービス・インターフェース規格データ（ＤＯＣＳＩＳ）標準を開発した。ＤＯＣＳＩＳ標準は、ケーブル又はハイブリッド・ファイバー／同軸ネットワークを介したケーブル中継局と顧客装置との間におけるインターネット・プロトコル（ＩＰ）・トラフィックによるトランスペアレントな双方向性の伝送を考慮に入れるために必要なインターフェースの仕様を定めている。
【０００４】
ケーブル・モデム終端システム（ＣＭＴＳ）はデータの上り及び下りの伝送を処理するためのケーブル・ネットワークの中継局に含まれている。上りにおいて、ＣＭＴＳは、データ信号をベースバンド又は低い中間周波数にコンバートし、その信号を復調する。多くのシステムにおけるＣＭＴＳの設計上の問題は、ダウン・コンバージョン回路の複雑さと経費にある。典型的には、このダウン・コンバージョンは、適切に実装し調整するために空間、経費、複雑さ、及び時間における要請を強いる多数のアナログ・コンポーネントを用いて実現される。更に、ケーブル・ネットワークを介してデータを提供するための複数の標準が存在するので、既存の製品は、単一の標準をサポートするのに限定されるか、又はアナログ回路の設計に対して付加される更に一段の複雑さを有するかのいずれかとなる。
【０００５】
上述の理由から、及び本明細書を読み理解すれば当業者には明らかとなる下記の理由から、通信システムにおけるダウン・コンバージョンの改良に対する技術の要請がある。
【発明の開示】
【０００６】
要約
通信システムにおけるデジタル・ダウン・コンバージョンに伴う上述の問題及びその他の問題は、本発明の実施形態によって対処され、以下の明細書を読み学習することによって理解されるであろう。
【０００７】
一実施形態において、デジタル・ダウン・コンバータが提供される。デジタル・ダウン・コンバータは、入力信号を受け取るようにされた入力端及び入力信号をダウン・コンバートするために入力端に接続されているミキサ回路を含む。更に、デジタル・ダウン・コンバータは、ミキサに接続されたデシメーション回路を含む。デシメーション回路は、ダウン・コンバートされた信号を入力信号の特徴に基づいて選択されたファクター分だけデシメートする。更に、デジタル・ダウン・コンバータは、デシメーション回路の出力に接続されデシメートされた信号を調整する信号調整回路、デシメーション回路に接続され調整された信号のサンプル数を増加させるインターポレータ、及びインターポレータに接続され調整された信号で搬送波を変調する第２のミキサ回路を含む。
【０００８】
別の実施形態において、信号をダウン・コンバートするための方法が提供される。その方法は、入力信号をダウン・コンバートするためにその信号をミキシングすること、入力信号のデータを伝送するために用いられる周波数帯域に基づいて選択されたデシメーション・ファクターに基づいてダウン・コンバートされた信号をデシメートすることを含む。更に、その方法は、デシメートされた信号を調整すること、調整された信号をインターポレートすること、及びインターポレートされた信号で搬送波を変調することを含む。
【０００９】
詳細な説明
以下の詳細な説明において、本明細書の一部をなす添付の図面を参照し、そこに本発明を実施し得る具体的説明的な実施形態を図によって示す。当業者が本発明を実施できるほど十分詳細に、これらの実施形態を記述する。また、別の実施形態も利用可能であり、本発明の精神と範囲から逸脱することなく論理的、機械的、及び電気的な変更をなし得ることを理解されたい。従って、以下の詳細な説明は、限定的な意味で捉えないものとする。
【００１０】
本発明の実施形態は、ケーブル中継局におけるケーブル・モデム終端システム（ＣＭＴＳ）に対してデジタル・ダウン・コンバータの利用を導入する。デジタル・ダウン・コンバータの利用は、ダウン・コンバージョン機能を実現するために必要なコンポーネントの点数低減に有利である。更に、デジタル・ダウン・コンバータを利用することにより、ダウン・コンバータは単一の特定用途向け集積回路（ＡＳＩＣ）内に実装可能となる。更に、いくつかの実施形態においては、以下でより詳細に述べるように、デジタル・ダウン・コンバータのコンポーネントに対して適切な制御信号を供給することにより、様々な標準に準拠した装置の生成する信号に対して同一のデジタル・ダウン・コンバータを利用し得る。最終的に、以下でより詳細に述べるように、一つ以上の同軸ケーブルから単一チップ上の複数のデジタル・ダウン・コンバータへの信号を選択的にルーティングすることを考慮して、サービス・プロバイダの中継局装置の配置に関しての柔軟性を可能とする。
【００１１】
Ｉ．第１の実施形態
図１は、広く１００で示す、本発明の教示によるデジタル・ダウン・コンバータの一実施形態のブロック・ダイアグラムである。デジタル・ダウン・コンバータ１００は、入力端１０１において入力信号を受け取る。ＤＯＣＳＩＳ標準、欧州ＤＯＣＳＩＳ標準、及びケーブル・ネットワークを介してデータを提供するのに適したその他の標準を含む、ただしそれらに限定されない、多数の標準に準拠する信号を入力端１０１で受け取るべく、デジタル・ダウン・コンバータ１００を設計するのが有利である。最初のダウン・コンバージョンは、ミキサ１０２及び数値制御発振器１０４を含むミキサ回路を用いて実行される。ミキサ１０２は、入力信号を数値制御発振器１０４の出力とミキシングし、受け取った入力信号からダウン・コンバートされた信号を生成する。
【００１２】
更に、デジタル・ダウン・コンバータ１００は、ダウン・コンバートされた信号を選択的にデシメートするデシメーション回路１１５を含む。デシメーション回路１１５は、更に信号を処理するために用いられる回路の負荷及び電力消費を低減すべく、入力信号のサンプル・レートを減少させる。ダウン・コンバートされた信号をデシメートするのに用いられるデシメーション・ファクターは、入力信号の特徴に基づいている。一実施形態において、デシメーション・ファクターは、入力信号のデータを伝送するために用いられる周波数帯に基づいている。デシメーション・ファクターを選択するこの機能があるからこそ、多数の異なる標準のいずれにも準拠する信号に対してデジタル・ダウン・コンバータ１００を用いることができるのである。
【００１３】
デシメーション回路１１５は、更なる処理のために入力信号を下処理する。信号調整回路１１８は、更なる処理を提供すべくデシメーション回路１１５に接続されている。一実施形態において、信号調整回路１１８は、低域通過フィルタである。別の実施形態において、信号調整回路１１８は、有限インパルス応答低域通過フィルタである。別の実施形態において、信号調整回路１１８は、デシメーション回路１１５からの信号を調整するためのあらゆるその他の適切な回路である。
【００１４】
一実施形態において、デシメーション回路１１５は、二つの主要コンポーネントを用いて入力信号の選択的デシメーションを実行する。これらのコンポーネントは、バイパス可能な固定デシメータ１０８及び可変デシメータ１１０を含む。一実施形態において、バイパス可能な固定デシメータ１０８は、２：１デシメータであり、可変デシメータ１１０は、４：１デシメータ又は５：１デシメータの間で可変である。入力信号の単位秒あたりのサンプル数と信号調整回路１１８に対する単位秒あたりの所望のサンプル数の比率に基づいて、バイパス可能な固定デシメータ１０８及び可変デシメータ１１０に対するデシメーション・ファクターを選択する。例えば、入力信号がＤＯＣＳＩＳ準拠システムからのものである場合、入力信号は典型的には、１００メガサンプル／秒のオーダーにある。一実施形態において、信号調整回路１１８に与えられる信号は、２０メガサンプル／秒のオーダーにあるのが望ましい。従って、この場合は、バイパス可能な固定デシメータ１０８は、バイパスされ、可変デシメータは、５：１のデシメーション・ファクターに設定される。欧州ＤＯＣＳＩＳの場合、入力信号は典型的には、２００メガサンプル／秒を含む。従って、信号調整回路１１８に２０メガサンプル／秒を与えるために、デシメーション回路１１５は１０：１のデシメーション・ファクターを与える。これは、バイパス可能な固定デシメーション回路１０８をバイパスせず、可変デシメータ１１０に対して５：１のデシメーション・ファクターを与えることにより、実現される。
【００１５】
信号調整回路１１８は、インターポレータ１２０に接続され、インターポレータは次に、ミキサ１２２に接続される。インターポレータ１２０は、調整された信号のサンプル数を増加させる。一実施形態において、インターポレータ１２０は、２：１インターポレータであり、調整された信号のサンプル数をファクター２だけ増加させる。次いで、インターポレートされた信号は、出力用に調整された信号で搬送波を変調すべく、ＮＣＯ１２６の出力と共にミキサ１２２が受け取る。
【００１６】
制御回路１２５は、デジタル・ダウン・コンバータ１００の様々な面の動作を制御する。ＮＣＯ１０４は、制御回路１２５からの制御信号に基づいてチャンネルが入力信号から捕捉される搬送波周波数を選択する。搬送波周波数は、所望の上り信号を取り込み、それをベースバンドに落とし込むべく、入力信号とミキシングされる。一実施形態において、ベースバンドは、０ＭＨｚである。更に、システム１００は、ＮＣＯ１０４及びデシメーション回路１１５に接続された制御回路１２５を含む。制御回路１２５は、周波数スペクトルの複数の周波数を介してＮＣＯ１０４に介入する。更に、制御回路１２５は、入力信号の周波数スペクトル上での出力を測定すべく、ミキサ１０２からのダウン・コンバートされた信号の周波数を選択的に制御する。
【００１７】
一実施形態において、１００メガサンプル／秒で受け取ったＤＯＣＳＩＳ入力信号に関する動作に対して、固定デシメータ１０８は、制御回路１２５から受け取った制御信号に基づいて選択的にバイパスされる。次いで、入力信号は、２０メガサンプル／秒にデシメートされた信号を得るために可変デシメータ１１０において５：１だけデシメートされる。この実施形態において、２０メガサンプル／秒の信号は、３．２ＭＨｚ以上の全てを遮断する低域通過フィルタ（信号調整回路１１８）によってフィルタされる。一旦、信号があらゆる望ましくない信号又は信号コンポーネントを有しないようにフィルタされると、次いで、フィルタされた信号は、搬送波上に変調すべく修正される。これは、信号をインターポレータ１２０でインターポレートし、この信号とＮＣＯ１２６からの信号をミキシングすることによって実行される。
【００１８】
別の実施形態において、入力信号は、１６０メガサンプル／秒で受け取られ、デシメータ１０８が選択され、信号を８０メガサンプル／秒に落とし込む。可変デシメータ１１０は、この信号を受け取り、４：１デシメーション用に選択されて信号を２０メガサンプル／秒にデシメートする。一実施形態において、選択可能な２：１固定デシメータ１０８と４：１又は５：１可変デシメータ１１０との組む合わせにより、１００、１６０、又は２００メガサンプル／秒の入力サンプル・レートが可能となる。１６０メガサンプル／秒の信号を用いると、デジタル・ダウン・コンバータの電力消費が低減し、それでも５〜６５ＭＨｚの欧州ＤＯＣＳＩＳの全上り帯域を捕らえるほど十分高い周波数にある。
【００１９】
動作中、デジタル・ダウン・コンバータ１００は、入力信号を受け取り、ミキサ１０２によってこの信号をＮＣＯ１０４の信号とミキシングし、その結果、デジタル的にダウン・コンバートされた信号となる。ミキサ１０２及びＮＣＯ１０４はミキサ回路を含む。このデジタル的にダウン・コンバートされた信号は、デシメーション回路１１５が受け取る。デシメーション回路１１５は、制御回路１２５から受け取った制御信号に基づいてミキサ１０２の出力信号をデシメートする。受け取る制御信号は、第２のミキサ１２２による搬送波上への変調用の出力信号を生成すべく、入力信号の周波数に基づいている。
【００２０】
図２は、広く２００で示す、本発明の教示によるデジタル・ダウン・コンバータの別の実施形態のブロック・ダイアグラムである。デジタル・ダウン・コンバータ２００は複数の入力ポート１〜Ｎを含む。デジタル・ダウン・コンバータ２００はまた、複数のＮ対１マルチプレクサ２４０−１〜２４０−Ｍも含む。各Ｎ対１マルチプレクサ２４０−１〜２４０−Ｍは、チャンネル２５０−１〜２５０−Ｍに接続される。一実施形態において、各チャンネル２５０−１〜２５０−Ｍは、図１に関して上述した型のデジタル・ダウン・コンバータ回路を含む。別の実施形態において、その他の適切なデジタル・ダウン・コンバータ回路が用いられる。各チャンネル２５０−１〜２５０−Ｍは、受信機に接続される。
【００２１】
チャンネル２５０−１〜２５０−Ｍの各々は、制御回路２７５の制御の下で入力ポート１〜Ｎの内の選択された一つから選択可能なチャンネルをダウン・コンバートする。制御回路２７５は、各マルチプレクサ２４０−１〜２４０−Ｍに与えられる制御信号を含む。更に、制御回路２７５はまた、適切な制御信号をチャンネル２５０−１〜２５０−Ｍにも与える。
【００２２】
動作中、入力ポート１〜Ｎにおいて一つ以上のケーブルを介して受け取った入力信号は、ダウン・コンバージョンのためにチャンネル２４０−１〜２４０−Ｍに選択的に与えられる。各Ｎ対１マルチプレクサ２４０−１〜２４０−Ｍは、制御回路２７５の制御の下で入力ポート１〜Ｎの内の一つから入力信号を選択する。次いで、各チャンネル２５０−１〜２５０−Ｎは、受信機に対してダウン・コンバートすべく上り帯域内の一つの周波数を選択する。例えば、一実施形態において、単一ファイバー・ノード（fiber node）が、入力ポート１〜Ｎの内の一つにおいて受け取られ、各チャンネル２５０−１〜２５０−Ｍは、上り周波数スペクトルの選択された部分に同調する。別の実施形態において、特定のファイバー・ノードからの一つのケーブルが、各ポート１〜Ｎに接続される。この実施形態においては、各チャンネル２５０−１〜２５０−Ｍは、ケーブルの任意の一つにおいて選択されたチャンネルに同調される。別の実施形態において、単一ファイバー・ノード・ケーブルのあらゆる組み合わせが、入力ポート１〜Ｎに接続され、各チャンネルは、ケーブルの任意の一つにおける周波数数スペクトルの選択された部分に同調される。
【００２３】
II．第２の実施形態
図３は、本発明の第２の実施形態のブロック・ダイアグラムである。この実施形態は、広く３００で示す、デジタル・ダウン・コンバータを提供する。一実施形態において、デジタル・ダウン・コンバータ３００は、Ｎ個の入力端３０１の５〜６５ＭＨｚにおける６個までのＲＦ接続を受け取ることのできる特定用途向け集積回路（ＡＳＩＣ）として形成される。デジタル・ダウン・コンバータ３００は、入力端３０１から上りデータの６個までのチャンネルをダウン・コンバートする。受け取ったチャンネルは、出力３０２において５．１２ＭＨｚに中心がある中間周波数信号として、例えばＢｒｏａｄｃｏｍ  Ｃｏｒｐｏｒａｔｉｏｎ  ｏｆ  Ｉｒｖｉｎｅ，  ＣＡから市販されているＢＣＭ３１３７ユニバーサル・バースト・レシーバ等の、ＰＨＹに与えられる。デジタル・ダウン・コンバータ３００は、１０２．４ＭＨｚのパラレル入力を用いて、２０４．８メガサンプル／秒までの入力データ・ストリームを受け取る。更に、この実施形態は、４０．９６メガサンプル／秒でＰＨＹに対して出力サンプルを与える。
【００２４】
デジタル・ダウン・コンバータ３００は、６個までのアナログ・デジタル・コンバータ（ＡＤＣ）３０３からサンプルを受け取ることができる。各ＡＤＣ３０３はデジタル・ダウン・コンバータ３００に対して各自のサンプル・クロックを与えることができるが、６個のクロックは、互いに５ナノ秒（ｎｓ）以内で同期していなければならない。図３におけるＣＬＫ１という符号のついたクロックは、マスター・クロックとして用いられ、オンチップＰＬＬで２倍にされてから、４０．９６ＭＨｚの出力クロックにまで分周される。デジタル・ダウン・コンバータ３００は、入力の柔軟性を与えるべく、可変クロック分周器を用いる。クロック分周器は、表１に示すように、ＤＩＶ［１：０］ピンを用いて制御される。
【００２５】
【表１】
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【００２６】
入力サンプルは、任意の入力信号３０１を任意のデジタル・ダウン・コンバータ・チャンネル３５０−１〜３５０−Ｍに接続し得るマルチプレクサ３４０−１〜３４０−Ｍとして図解されたクロスバーが受け取る。単一の入力ストリームを複数のチャンネルに向けることができ、それにより、様々な上り周波数を単一の入力から選択することが可能となる。ＡＤＣ３０３からの出力は１２ビットまでの幅とし得る。各入力ポートは、Ａ及びＢのサンプル入力を有する。２サンプル／サイクルを与えるＡＤＣ３０３は、Ａ及びＢの両入力に接続する。Ｂの入力は、Ａの入力より遅れたサンプルにする必要がある。１サンプル／サイクルを与えるＡＤＣ３０３は、Ａの入力にのみ接続される。
【００２７】
入力端３０１は、クロック調整ロジック３０４を介して受け取る。クロック調整ロジック３０４は、６個の個々のクロック・ドメインを単一のコア・クロック・ドメインに至らせる。クロック調整ロジック３０４はまた、データを無符号から２の補数にコンバートし、ＡポートとＢポートを交換し、また、デフォルトの順ではモジュール配線を困難としているピン配列を有するＡＤＣ３０３のために最上位ビットから最下位ビットへ入力バスを交換することのできる制御ビットも有する。クロック調整ブロック３０４は、パラレルのフォーマット又はインターリーブされたフォーマットのいずれかでＡＤＣ３０３から入力を受け取ることができる。
【００２８】
図４は、広く４００で示す、本発明の教示によるデジタル・ダウン・コンバータ・チャンネルの実施形態のブロック・ダイアグラムである。チャンネル４００は、入力端４０１ａ及び４０１ｂにおいて入力信号を受け取る。ＤＯＣＳＩＳ標準、欧州ＤＯＣＳＩＳ標準、及びケーブル・ネットワークを介してデータを提供するのに適したその他の標準を含む、ただしそれらに限定されない、多数の標準に準拠する信号を入力端４０１ａ及び４０１ｂで受け取るべく、チャンネル４００を設計するのが有利である。
【００２９】
デジタル・ダウン・コンバータ４００は、チャンネル制御・状態レジスタ（ＣＳＲ）４２５の制御の下で入力端４０１ａ及び４０１ｂにおける入力ストリームをコンバートする。デジタル・ダウン・コンバータ４００は、数値制御発振器（ＮＣＯ）４０４及びミキサ４０２ａ及び４０２ｂを用いて、入力ストリームをベースバンドにコンバートする。一実施形態において、ＮＣＯ４０４は、−６５から６５ＭＨｚまで周波数可変である。次いで、ダウン・コンバートされたデータは、一連のデシメーティング・フィルタ４０８及び４１０を介して送られる。一実施形態において、デシメーティング・フィルタ４０８及び４１０の出力は、２０．４８メガサンプル／秒における“Ｉ”及び“Ｑ”のサンプル・ストリームである。これらのサンプル・ストリームは、フィルタ４１８によってフィルタされる。一実施形態において、フィルタ４１８は、プログラム可能な係数を有する５３タップの低域通過ＦＩＲフィルタを含む。一実施形態において、フィルタ４１８は、１．６ＭＨｚの帯域幅を有するフィルタを含む。別の実施形態において、フィルタ４１８は、３．２ＭＨｚの帯域幅を有するフィルタを含む。別の実施形態において、必要に応じてその他の適切な帯域幅を用いる。
【００３０】
一実施形態において、フィルタ４１８のベースバンド出力は、チャンネル４００の出力を与える。別の実施形態において、フィルタ４１８の出力は、利得段４１９及びインターポレータ４２０によって更に処理される。インターポレータ４２０の出力は、ＩＦ出力を与えるべくミキサ４２２によって５．１２ＭＨｚの搬送波とミキシングされる。
【００３１】
図５は、広く５００で示す、図４のデジタル・ダウン・コンバータ・チャンネル４００のための発振器の実施形態のブロック・ダイアグラムである。例えば、発振器５００は、ミキサ４０２ａ及び４０２ｂを駆動する適切な出力信号を与えるべく動作可能である。
【００３２】
発振器５００は、数値制御発振器であり、Ａ及びＢの両チャンネルに対して正弦関数及び余弦関数の両者を生成する。クロック信号ＣＬＫのクロック・サイクル毎に、入力周波数ワード（ｆｒｅｑ）は、加算器５０４で位相累算器５０２に加算される。２で割った周波数ワードは、奇数番目のサンプルすなわちＡサンプルに対する位相を計算すべく、加算器５０６で位相累算器５０２の出力に加算される。周波数ワードは、符号付の量であり、発振器を反対方向に回転させて、実効的に正弦と余弦あるいは“Ｑ”と“Ｉ”のチャンネルを交換することを可能とする。
【００３３】
発振器５００は、複数の正弦生成器５１０−ａ２、５１０−ａ１、５１０−ｂ２、及び５１０−ｂ１と余弦生成器５１２−ａ２、５１２−ａ１、５１２−ｂ２、及び５１２−ｂ１を含む。一実施形態において、組み合わせの正弦生成器と余弦生成器の速度は、入力クロック・レートＣＬＫで実行できるほど高くはない。ロジックが高速に動作することを可能とするために、図示したように正弦生成器と余弦生成器の二つの完全な組を用いて、位相不一致に（out of phase）１クロック・サイクルを実行する。フリップフロップ・オッド（odd）５０８は、入力クロックを２分周して、各出力レジスタ５２２、５２４、５２６、及び５２８にロードすべく、各レジスタ５１４及び５１６と各レジスタ５１８及び５２０に交互にロードし、正弦生成器と余弦生成器の間で同時に選択するために用いられる。
【００３４】
図６は、広く６００で示す、図４のデジタル・ダウン・コンバータ・チャンネル４００のためのミキサの実施形態のブロック・ダイアグラムである。一実施形態において、ミキサ６００は、図４のミキサ４０２ａおよび４０２ｂのために用いられる。ミキサ６００は、各クロック・サイクルでレジスタ６２０内に入力信号を受け取り記憶する。入力データは、ブロック・レンジ６１４でチェックされ、データが信号レベルの最小値または最大値に近すぎる場合にレンジ外信号を生成する。この閾値は、最大信号レンジより下の２５、１２．５、６．２５、又は３．１２５パーセントにプログラム可能である。
【００３５】
ミキサ６００はまた、図５の発振器５００のような発振器から正弦及び余弦の入力を受け取る。ミキサ６００は、クロック・サイクル毎に正弦及び余弦の値をそれぞれレジスタ６１０及び６１２にロードする。正弦及び余弦レジスタ６１２、６１０の前段のマルチプレクサ６１６及び６１８は、それぞれ、チップ・テストのためにあり、正弦及び余弦入力又は遅延入力信号の間で切り換わる。
【００３６】
入力レジスタ６２０の内容は、正弦及び余弦レジスタ６１０及び６１２の内容と乗算器６２２及び６２４で乗算されて、Ｉ及びＱの値を生成する実際のミキサ機能を果たす。適切な丸めを得るために加算器６２６及び６２８で５１２を加えた後、積の下位１０ビットは、無視される。この時点で結果は、−４０９６〜４０９５にクリップされており、クリッパ６２７及び６２９の出力に折り返しが生じないことが確実となる。クロック・サイクル毎に切り捨てられクリップされたＩ及びＱの値は出力レジスタ６３０及び６３２に記憶される。出力データ・パスのマルチプレクサ６３４及び６３６は、チップ・テストのためにある。チップ・テストでは、入力データは、出力ピンに直接通される（フロー・スルー・モード）。
【００３７】
図７は、広く７００で示す、図４のデジタル・ダウン・コンバータ・チャンネル４００のためのデシメータの実施形態のブロック・ダイアグラムである。デシメータ７００は、４個の入力ストリーム（Ｑ及びＩの両ストリームの奇数番目及び偶数番目のサンプル）を半分のサンプル・レートの２個のストリーム（Ｑ及びＩ）に減じる２対１デシメータを含む。Ｉ及びＱのデータは、同様に処理されるので、Ｑのデータを処理する回路のみについて詳細に述べる。
【００３８】
クロック・サイクル毎に奇数番目及び偶数番目の両サンプルは、５サンプル段のシフト・レジスタ７０２内でシフトされる。５個のサンプルは、それぞれ１、４、６、４、及び１の重み因子を付けて加算器７０４によって互いに加算される。適切な丸めを保証するために、総和に更に“８”が加算器７０４によって加算される。下位４ビットは無視され（フィルタは１６という利得を持つ）、出力は出力レジスタ７０６にロードされる。
【００３９】
デシメータ７００は、単一のサンプル・ストリームを生成するアナログ・デジタル・コンバータに対しては制御信号７１０よって選択的にバイパスされる。デシメータ７００は、制御信号７１０によって制御されるマルチプレクサ７１２を含む。デシメータ７００がバイパスされる場合は、制御信号７１０によって入力レジスタは、無修正で出力レジスタに同期される。マルチプレクサ７１４は、チップ・テストのためにある。チップ・テストでは、入力データは、出力ピンに直接通される（フロー・スルー・モード）。
【００４０】
図８は、広く８００で示す、図４のデジタル・ダウン・コンバータ・チャンネルのためのデシメータの別の実施形態のブロック・ダイアグラムである。デシメータ８００は、“Ｑ”及び“Ｉ”のストリームのサンプル・レートを３と６の間のファクター分だけ減じる。入力信号ｉｎｑ及びｉｎｉの６個のサンプルは、それぞれ、入力シフト・レジスタｉｒｅｇｑ及びｉｒｅｇｉにセーブされる。次いで、３、４、５、又は６個のサンプルが同時にシフト・レジスタｄｒｅｇｑ及びｄｒｅｇｉを通してシフトされる。この時点で用いられるクロックは、３と６の間の同一のファクターで分周した入力クロックである。合計１７個のサンプルが、これらの最後の２個のシフト・レジスタに保持される。ゲートの個数を減らすために、次の段は“Ｑ”と“Ｉ”のデータ・ストリームの間で共有され、クロック・レートの２倍で動作し、“Ｑ”と“Ｉ”のサンプルの間で交互に入れ替わる。ｄｒｅｇｑ及びｄｒｅｇｉの内容は、マルチプレクサ８１０によって多重化されてレジスタｄｒｅｇにロードされる。フィルタは、１７サンプルで動作し、対称性がある。これは、９回の乗算のみを実行するだけでよいことを意味する。サンプル１と１７、２と１６〜８と１０はフィルタ係数と乗算される前にまず加算される。速度の利点の理由から、９個の部分乗算器が乗算を実行する。１８個の部分積は、パイプライン・レジスタ８２０にロードされる前に、互いに加算されて２個の部分和を生成する。レジスタ８３０へのロード以前で、データは、スケール変更され（利得である小数分だけ乗算され）、丸められ（適切な丸めを得るように数が加算され）、２のべき乗の利得で指定されるビットにクリップされる。レジスタ８３２、８３４、及び８３６は、結合された“Ｑ”及び“Ｉ”のストリームを２個の別れたデータ・ストリームに逆多重化するために用いられる。マルチプレクサ８３８及び８４０は、チップ・テストのためにある。チップ・テストでは、入力データは、出力ピンに直接通される（フロー・スルー・モード）。ブロック・“レンジ”８４２は、信号レベルをチェックし、データがレンジの最小値または最大値より小さい場合にレンジ外信号を生成する。その閾値は、２５、１２．５、６．２５、又は３．１２５パーセントにプログラム可能である。
【００４１】
図９は、広く９００で示す、図４のデジタル・ダウン・コンバータ・チャンネル４００のためのフィルタの実施形態である。フィルタ９００は、最終的な帯域形成フィルタである。フィルタ９００は、２０．４８ＭＨｚで動作する対称性のある５３タップのフィルタで、１６個の外側のタップ係数は、１０ビットの符号付整数であり、残りの１１個の内側の係数は、１２ビットの符号付数である。ゲート数を減らすために、このフィルタは、ただ１種類しかなく、“Ｑ”と“Ｉ”のサンプルを交互に入れ替えながら２倍の周波数で動作する。ｅｎａ１のクロック・サイクル毎に、ｉｎｑ又はｉｎｉのいずれかが、１０５段のシフト・レジスタ９０２にシフトされる。フィルタ９００は、シフト・レジスタの全ての奇数番目のサンプルを用いて動作する。これらは、“Ｑ”又は“Ｉ”のいずれかの最後の５３サンプルである。同じタップ係数を持つシフト・レジスタの両側のサンプルは、最初に共に加算され（２６個の加算器）、次いで、相当する係数と乗算される。中心のタップは、直接その係数と乗算される。２７個の部分乗算器の出力は、低減ツリー９０４において２個の部分和にまで低減される。パイプライン・レジスタ９０６の後段では、部分和は、加算器９０８で互いに加算される。レジスタ９１０、９１２、及び９１４は、結合したデータ・ストリームを分かれた“Ｑ”及び“Ｉ”のストリームに分割するためにある。マルチプレクサ９１６及び９１８は、チップ・テストのためにある。チップ・テストでは、入力データは、出力ピンに直接通される（フロー・スルー・モード）。
【００４２】
図１０は、広く１０００で示す、図４のデジタル・ダウン・コンバータ・チャンネル４００のための利得回路の実施形態のブロック・ダイアグラムである。ゲート数を減らすために、この利得回路はただ１種類しかなく、“Ｑ”と“Ｉ”のサンプルを交互に入れ替えながら２倍の周波数で動作する。ｅｎａ１のクロック・サイクル毎に、ｉｎｑ又はｉｎｉのいずれかが、レジスタ１００２にシフトされる。出力は、１００４で小数スケール因子と乗算され、１００６で丸められ、１００８で２のべき乗スケール因子にクリップされる。レジスタ１０１０、１０１２、及び１０１４は、結合したデータ・ストリームを分かれた“Ｑ”及び“Ｉ”のストリームに分割するためにある。マルチプレクサ１０１６及び１０１８は、チップ・テストのためにある。チップ・テストでは、入力データは、出力ピンに直接通される（フロー・スルー・モード）。ブロック・“レンジ”１０２０は、信号レベルをチェックし、データがレンジの最小値または最大値より小さい場合にレンジ外信号を生成する。その閾値は、２５、１２．５、６．２５、又は３．１２５パーセントにプログラム可能である。
【００４３】
図１１は、広く１１００で示す、図４のデジタル・ダウン・コンバータ・チャンネル４００のためのインターポレータの実施形態のブロック・ダイアグラムである。インターポレータ１１００は、サンプル・レートを２０．４８から４０．９６ＭＨｚへ２倍する。入力レートの２倍で、交互に入れ替わる“Ｑ”と“Ｉ”のサンプルは、５サンプル・シフト・レジスタ（ｉｎｒｅｇ）１１０２にシフトされる。加算器１１０４は、３連続サンプルに１、６、及び１の重み因子を付けて加算し、偶数番目のサンプルを計算する。付加的な“４”は、適切な丸めのために加算される。２連続サンプルに４及び４の重み因子を付けて、丸めのために付加的な“４”を加算すると奇数番目の出力サンプルが生成される。レジスタｏｕｔｂｒ及びｏｕｔａｒとマルチプレクサ１１０８及び１１１０は、出力レジスタｏｕｔｑｒ及びｏｕｔｉｒにロードされる前に、データを“Ｑ”及び“Ｉ”のストリームを分離する。マルチプレクサ１１１２及び１１１４は、チップ・テストのためにある。チップ・テストでは、入力データは、出力ピンに直接通される（フロー・スルー・モード）。
【００４４】
図１２は、広く１２００で示す、図４のデジタル・ダウン・コンバータ・チャンネル４００のためのミキサの別の実施形態のブロック・ダイアグラムである。ミキサ１２００は、ベースバンドの“Ｑ”及び“Ｉ”の信号を５．１２ＭＨｚの固定周波数とミキシングし、５．１２ＭＨｚ付近に中心がある信号を生成する。固定周波数発振器は、３ビットの位相累算器１２０２及び８対１マルチプレクサ１２０４からなる。マルチプレクサ１２０４の入力は、４５度毎の数値を持つ余弦のテーブルに固定配線されている。２０４５及び１４４８という数値は、丸め誤差が小さくなるように選択されている（１／２＊ｓｑｒｔ（２）＊２０４５＝１４４６）。マルチプレクサの出力は、レジスタ１２０６に記憶され、レジスタ１２１０に記憶される正弦関数を生成すべく、遅延１２０８及びレジスタ１２１０によって２クロック・サイクル（９０度）遅延される。
【００４５】
“Ｑ”及び“Ｉ”の入力は、レジスタ１２１２及び１２１４に記憶される。これらのＩ及びＱの値は、それぞれ、乗算器１２１６及び１２１８でレジスタ１２０６及び１２１０からの正弦関数及び余弦関数と乗算される。乗算器１２１６及び１２１８の出力は、加算器１２２０で互いに加算され、１２２２で丸められ、１２２４でクリップされる。この時点で信号は、ベースバンドのＩ及びＱから５．１２ＭＨｚの中間周波数（ＩＦ）における変調信号にコンバートされる。出力は、１２２６のロジックによって２の補数と符号無しの間で選択することができ、出力レジスタｏｕｔｒに記憶される。次いで、出力は、クロックの立下りエッジを用いてレジスタｏｕｔｎｅｇｒに記憶され、制御ロジックは、マルチプレクサｄを用いて、立ち上がりエッジでトリガされたフロップ（flop）からの出力又は立ち下がりエッジでトリガされたフロップからの出力の間で選択することができる。マルチプレクサａ、ｂ、ｃ、及びｄは、ｉｎｉ又はｉｎｑのいずれかを出力にバイパスするか、あるいは加算器１２２０の最上位出力ビット又は加算器１２２０の最下位ビットのいずれかを出力に選択するチップ・テストのために用いることができる。
【００４６】
結論
本明細書では特定の実施形態を図解し記述してきたが、同一の目的を得るために予想されるあらゆる機構は、示された特定の実施形態の代用とし得ることを当業者は理解するであろう。例えば、図２の実施形態において、あらゆる適切な型のダウン・コンバージョン回路をチャンネル２５０−１〜２５０−Ｍに用いることができる。更に、デシメーション回路１１５の可変デシメーション・ファクターを得るために、本発明の範囲から逸脱することなく別の回路を用いることができる。本出願は、本発明のあらゆる改造又は変形を対象とすることを意図する。従って、本発明は、請求項及びそれと等価なものによってのみ限定されることを意図するものである。
【図面の簡単な説明】
【００４７】
【図１】本発明の教示によるデジタル・ダウン・コンバータの一実施形態のブロック・ダイアグラムである。
【図２】本発明の教示によるデジタル・ダウン・コンバータの別の実施形態のブロック・ダイアグラムである。
【図３】本発明の教示によるデジタル・ダウン・コンバータの別の実施形態のブロック・ダイアグラムである。
【図４】本発明の教示によるデジタル・ダウン・コンバータ・チャンネルの別の実施形態のブロック・ダイアグラムである。
【図５】図４のデジタル・ダウン・コンバータ・チャンネルのための発振器の実施形態のブロック・ダイアグラムである。
【図６】図４のデジタル・ダウン・コンバータ・チャンネルのためのミキサの実施形態のブロック・ダイアグラムである。
【図７】図４のデジタル・ダウン・コンバータ・チャンネルのためのデシメータの実施形態のブロック・ダイアグラムである。
【図８】図４のデジタル・ダウン・コンバータ・チャンネルのためのデシメータの別の実施形態のブロック・ダイアグラムである。
【図９】図４のデジタル・ダウン・コンバータ・チャンネルのためのフィルタの実施形態のブロック・ダイアグラムである。
【図１０】図４のデジタル・ダウン・コンバータ・チャンネルのための利得回路の実施形態のブロック・ダイアグラムである。
【図１１】図４のデジタル・ダウン・コンバータ・チャンネルのためのインターポレータの実施形態のブロック・ダイアグラムである。
【図１２】図４のデジタル・ダウン・コンバータ・チャンネルのためのミキサの別の実施形態のブロック・ダイアグラムである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際公開パンフレット】
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2005501461.tif 000017
2005501461.tif 000018
2005501461.tif 000019
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【国際公開パンフレット（コレクトバージョン）】
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2005501461.tif 000049
【国際調査報告】
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