(57)【要約】  絶縁膜上シリコン（ＳＯＩ）（１０、２０、４０）を用いた集積回路（２００）において、そのほとんどのトランジスタは、それらのチャンネル（ボディ）が浮いた状態である。しかしながら、これらのトランジスタの中には、所望の動作特性を実現するために、それらのチャンネルが所定のバイアスに接続されなければならないものがある。必要なバイアスを実現するために、コンタクト経路（４２）が、ＳＯＩ基板（１０、２０、４０）の半導体層（４０）中、及びトランジスタのゲートの拡張部下に設けられる。拡張部は、絶縁体（５２）によって半導体層（４０）から分離される。絶縁体（５２）は、ほとんどのトランジスタのそれより厚いが、有利な事に、通常、高電圧用途用の厚膜ゲート絶縁体デバイスの幾つかに用いられるものと同じである。この厚膜絶縁体（５２）は、有利な事に容量を低減するが、プロセスによって既に要求された絶縁体を用いるため、プロセスの複雑性が増大しない。
2005514771.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイス（２００）を作製するための方法であって、
半導体層（４０）及び絶縁層（２０）を有する基板（１０）を提供する工程であって、該半導体層は、該絶縁層上に重なり、また、上部表面に能動領域（４０）を含む前記工程と、
同能動領域にドープして第１導電性タイプにする工程と、
前記上部表面上に第１ゲート絶縁層（５０）を形成する工程と、
第１ゲート絶縁層の一部をエッチングして、前記上部表面の第１部位を露出する工程と、
前記上部表面の第１部位上に、第１ゲート絶縁層より薄く、第２ゲート絶縁層（５５）を形成する工程と、
第１ゲート絶縁層（５２）上及び第２ゲート絶縁層（５５）上にゲート導体（７５）を形成する工程と、
同ゲート導体（７５）の第１、第２、及び第３部位を除去する工程であって、前記ゲート導体の第１部位は、第２ゲート絶縁層（５５）及び前記能動領域（４０）の第１領域上に重なり、前記ゲート導体の第２部位は、第２ゲート絶縁層（５５）及び前記能動領域（４０）の第２領域上に重なり、前記ゲート導体（７５）の第３部位は、第１ゲート絶縁層（５０）及び前記能動領域（４０）の第３領域上に重なる前記工程と、
第３領域をドープして、より高濃度の第１導電性タイプにする工程と、
第１領域及び第２領域をドープして、第２導電性タイプにする工程と、
第１、第２、及び第３領域にコンタクトを形成する工程と、
からなる方法。
【請求項２】
半導体デバイス（２００）を作製するための方法であって、
半導体層（４０）及び絶縁層（２０）を有する基板（１０）を提供する工程であって、同半導体層（４０）は、同絶縁層上に重なり、また、上部表面に能動領域を含む前記工程と、
前記能動領域（４０）にドープして、第１導電性タイプにする工程と、
第１（５６）及び第２（５２）絶縁層を互いに隣接して、前記能動領域上に形成する工程であって、第１絶縁層は、第２絶縁層より小さい単位面積当りの容量を有する前記工程と、
第１絶縁層上及び第２絶縁層上にゲート導体（７５）を形成する工程と、
前記ゲート導体の第１、第２、及び第３部位を除去する工程であって、前記ゲート導体の第１部位は、第２絶縁層及び前記能動領域の第１領域上に重なり、前記ゲート導体の第２部位は、第２絶縁層及び前記能動領域の第２領域上に重なり、前記ゲート導体の第３部位は、第１絶縁層及び前記能動領域の第３領域上に重なる前記工程と、
第３領域をドープして、より高濃度の第１導電性タイプにする工程と、
第１及び第２領域をドープして、第２導電性タイプにする工程と、
第１、第２、及び第３領域にコンタクト（１１０、１１２、１１４、１１６）を形成する工程と、
からなる方法。
【請求項３】
半導体デバイスであって、
絶縁層（２０）上に重なる半導体層（４０）を含む基板であって、同半導体層は第１能動領域（４０）を有し、同第１能動領域は上部表面を有する前記基板と、
チャネル領域（４１）上及び第１能動領域の該チャネル領域へのコンタクト経路（４２）上に重なるゲート導体（７５）であって、同チャネル領域及び該コンタクト経路は、第１導電性タイプにドープされる前記ゲート導体（７５）と、
前記ゲート導体と前記コンタクト経路との間に第１厚さの第１部位（５２）を有し、ま
た、前記ゲート導体と前記チャネル領域との間に第２厚さの第２部位（５５）を有する、前記ゲート導体下及び第１能動領域の前記上部表面上の絶縁体であって、第１厚さは、第２厚さより厚い前記絶縁体と、
が含まれる半導体デバイス。
【請求項４】
半導体デバイスを作製するための方法であって、
半導体層（４０）及び絶縁層（２０）を有する基板（１０）を提供する工程であって、前記半導体層（４０）は、前記絶縁層（２０）上に重なり、また、能動領域（４０）を含む前記工程と、
前記能動領域をドープする工程と、
前記能動領域上に第１ゲート絶縁層（５２）を形成する工程と、
前記能動領域の第１部位を露出するために、第１ゲート絶縁層の一部をエッチングする工程と、
前記能動領域の第１部位上に第２ゲート絶縁層（５５）を形成する工程であって、第２ゲート絶縁層は、第１ゲート絶縁層より薄い前記工程と、
第１ゲート絶縁層上及び第２ゲート絶縁層上にゲート電極層（７５）を形成する工程と、
前記能動領域の一部を露出するために、また、第１ゲート絶縁層の複数部位及び第２ゲート絶縁層の複数部位上にゲート電極を形成するために、前記ゲート電極層の複数部位を除去する工程と、
前記能動領域の複数露出部位の内、複数の部位をドープして、ソース及びドレイン領域（１４０）を形成する工程と、
前記ソース及びドレイン領域にコンタクト（１１４、１１６）を形成する工程と、
からなる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体デバイスに関し、特に、ボディ結合型絶縁膜上シリコン半導体デバイス構造及びその方法に関する。
【背景技術】
【０００２】
絶縁膜上シリコン（ＳＯＩ）技術は、バルク・シリコン・デバイス技術に優る数多くの利点を提供するために開発された。公知のように、ＳＯＩは、従来のバルクシリコン回路と比較して、スピードと消費電力が改善されている。ＳＯＩ技術の特長の幾つかは、半導体デバイス内の様々な接合部における静電容量の減少に基づくものがある一方で、更なる利点が浮動ボディ自体から派生する。
【０００３】
浮動ボディデバイスのスイッチング速度は、デバイスの以前の状態に影響されるため、スイッチングスピードの望ましくない変動が生じることがある。従って、浮動ボディ結合は、ＳＯＩ技術を用いて構築された回路の或る部位には利点を提供し得るが、デバイスによっては、既知のボディ電位が望まれることがある。このように、ボディ結合型ＳＯＩデバイスのボディの電位が分かると、デバイスの以前の状態に関わらず、デバイスのスイッチング特性を確実に再現し、また、予測できる。
【０００４】
ＳＯＩ回路内にボディ結合型デバイスを形成するために、個々のデバイスの能動領域を既知の電位に結合するための手段を提供する幾つかのデバイス構造が開発されている。例として、Ｔ及びＨゲートトランジスタ構造が挙げられるが、この場合、能動領域は、ゲート構造を越えて延在して、所望の電位を能動領域に供給するための手段を提供する。Ｔ及びＨゲート構造には、膨大な量の付加ゲート容量があり、また、プロセス制御の点において問題がある。付加ゲート容量の結果として、Ｔ及びＨゲート構造が用いられる場合、デバイススピードは大幅に減少することがある。
【０００５】
ＳＯＩデバイスの能動領域内の電位を制御するための他の従来の技術では、電界酸化物直下でこれらのデバイスのボディをつなぐことによって、井戸中の全デバイスに均一なバイアス電位を印加し得る。これによって、トランジスタのボディ内の電位は確実に分かるが、既知のボディ電位を有するデバイスが、浮動ボディデバイスと共存することはできない。従って、浮動ボディデバイスは、回路の幾つかの部位には望ましい一方で、ボディ結合型デバイスは回路の他の部位に望ましいため、このような手法は、望ましくない制約によって妨げられる。更に、井戸構造内のトランジスタのボディをつなぐことによって、ＳＯＩ技術によって提供される絶縁の利点の幾つかは失われる。例えば、ラッチアップや漏れの点で、幾つかの利点が減少する。
【０００６】
従って、デバイスのスイッチング特性が充分に理解されるように、能動領域電位に関して適切な保証を行いつつ、ゲート容量の増加や絶縁の完全性の減少に伴う悪影響を受けないボディ結合型ＳＯＩデバイスに対するニーズが存在する。
【発明を実施するための最良の形態】
【０００７】
本発明は、添付の図によって、一例として示され、限定されるものではない。図において、同様な参照番号は、同様な要素を示す。
当業者が認識されるように、図中の要素は、簡潔・明瞭化のために示されており、必ずしも縮尺通りに描かれていない。例えば、図中にある要素の大きさは、本発明の実施形態の理解を促進するために、他の要素と比較して誇張しているものがある。
【０００８】
一般的に、本発明は、絶縁膜上シリコン（ＳＯＩ）デバイス構造及びその方法を提供し、この場合、ＳＯＩデバイス構造は、ゲート電極の一部と半導体層の一部との間の寄生ゲート容量を低減するために、二重に酸化物を利用する。二重の酸化物の第１部分は、第１トランジスタ用のゲート酸化物の役割を果たす。二重の酸化物の第２の部分は、第１部分のそれよりも単位面積当たりの容量が小さく、ＳＯＩ基板における半導体層のコンタクト経路をゲート電極の拡張部から分離する。第２部分は、基板の異なる領域に配置される高電圧用途トランジスタ用のゲート酸化物の形成と同時に形成し得る。本発明は、図１乃至１７に示す１つの実施形態を参照して理解を深めることができる。図１乃至９は、第１半導体デバイス２００の構造を示すが、第１半導体デバイス２００は、第２半導体デバイス３００と同時に形成し得る第１トランジスタを含み、第２半導体デバイス３００は、図１２乃至１７に示す第２トランジスタを含む。
【０００９】
図１は、ＳＯＩ基板上に電界酸化物領域３０を形成した後の第１半導体デバイス２００の一部を示す断面図である。ＳＯＩ基板には、下地基板１０と、埋め込み型絶縁層２０と、半導体層４０と、が含まれる。下地基板１０は、シリコン、サファイア、又は積層絶縁層及び半導体層を適切に機械的に支持する他の材料であってよい。シリコンは、その所望の熱及び反応特性により下地基板１０用の好適な材料であり得る。埋め込み型絶縁層２０即ち埋め込み型酸化物層（ＢＯＸ）は、下地基板１０上に形成される。このことは、少なくとも１×１０１６イオン／ｃｍ２の量、通常、約１×１０１８イオン／ｃｍ２の量まで、約１００乃至２００ＫｅＶのエネルギー及び範囲で、半導体のベース材料（即ち、Ｐ型単結晶シリコンウェハ）内に酸素又は窒素イオンを注入することによって達成される。通常、結晶性を維持するために、注入時、半導体ベース材料に熱を加える。次に、約１乃至５時間の範囲内の時間、約１０００℃乃至１２００℃の範囲の温度で基板をアニールする。これらの工程により、埋め込み型絶縁層２０及び半導体層４０を形成するが、これらは、約２５００Åよりも厚みが小さく、更に通常、約３００乃至１５００Åの範囲にある単結晶層であってよい。半導体層４０には、トランジスタが形成される上部表面を有する能動領域が含まれる。
【００１０】
他の選択可能な実施形態において、図１の基板は、従来のウェハ−ウェハ接合技術によって形成され得る。更に他の選択可能な実施形態において、半導体層４０は、サファイア基板上に、又はデバイス形成が行なわれる積層シリコン層を適切に機械的に支持し得る他の絶縁材料の基板上に形成される。ウェハ−ウェハ接合技術によって、シリコンゲルマニウム及び炭化シリコン等、シリコン以外の結晶膜を用いることが可能になる。
【００１１】
図１に示したように、電界酸化物領域３０は、半導体層４０をエッチングし、高密プラズマ（ＨＤＰ）による製膜によりシリコン酸化物等の絶縁材料を製膜し、また、絶縁層が半導体層４０と実質的に同一平面になるようにそれを化学機械的研磨（ＣＭＰ）することによる浅いトレンチ絶縁によって形成し得る。このプロセスには、当業者には既知のように、最先端技術のフォトリソグラフィ、応力解放層、反射防止層、及びＣＭＰ阻止層を用いる工程が含まれる。他の実施形態において、電界酸化物領域３０は、シリコンの局部酸化（ＬＯＣＯＳ）を行うことによって形成される。
【００１２】
図は、ボディ結合型Ｎチャンネルデバイス、即ち、Ｎ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の形成に対応する。このように、ＮＭＯＳトランジスタのボディは、Ｐ型である。半導体層は、半導体材料の結晶成長より極めて低濃度でドープしてよいが、イオン注入は、半導体層４０の少なくとも複数の部分で又は能動領域で行ない、半導体層４０のドーパントを増やして、後でＰ型ボディに導通経路を提供する、より高濃度にＰ型ドープされた領域即ち能動領域４０を形成し得る。
【００１３】
図１２は、下地基板１０、埋め込み型絶縁層２０、半導体層４０、及び電界酸化物領域
３０を形成するために上記第１半導体デバイス２００と同じプロセス手順を用いて形成される第２半導体デバイス３００の一部を示す断面図である。第２半導体デバイス３００は、第１半導体デバイス又はウェハ２００と同じ基板、即ち、ウェハ上に形成し得る。本明細書中で説明するように、第１半導体デバイス２００及び第２半導体デバイス３００は、半導体ウェハの異なる領域上のデバイスであり、従って、同じ処理手順を経る。
【００１４】
図２に示すように、半導体層４０へドープした後、厚膜絶縁層５０が、半導体層４０の上部表面に、化学蒸着（ＣＶＤ）、熱成長等によって形成される。厚膜絶縁層５０用の材料には、シリコン酸化物、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、五酸化タンタル、その他の高誘電率材料、酸窒化ケイ素、窒化ケイ素、又はその他の絶縁材料が挙げられる。選択された材料は、半導体層４０、並びに引続き形成される薄膜絶縁層及びゲート電極用に選択される材料と互換性があることが望ましい。また、図１３に示すように、厚膜絶縁層５０を第２半導体デバイス３００上に成長してゲート絶縁体を形成する。
【００１５】
図３に示すように、厚膜絶縁層５０を形成した後、第１フォトレジスト層６０を第１半導体デバイス２００上に形成しパターニングして、厚膜絶縁層５０の一部を第１半導体デバイス２００上に露出する。後で更に理解されるように、厚膜絶縁層の露出部分は、後に形成されるトランジスタの幅になる。厚膜絶縁層５０の露出部分はエッチング処理によって除去されるが、エッチング処理は、好適には、半導体層４０の上部表面の一部を露出するＨＦを用いたウェット処理である。他の選択肢として、ドライエッチング処理を用いる場合もある。しかしながら、ドライエッチングは、半導体層４０に損傷を与えることがある。また第１フォトレジスト層６０は、図１４に示すように、第２半導体デバイス３００の全体構造上に形成されパターニングされる。
【００１６】
図４に示すように、厚膜絶縁層５０をエッチングした後、第１フォトレジスト層６０は、従来のプロセスを用いて除去され、その結果、第１半導体デバイス２００上に厚膜絶縁体５２が形成される。また図１５に示すように、フォトレジスト層６０は、第２半導体デバイス３００から除去され、厚膜ゲート絶縁体３５２を露出させる。厚膜絶縁体５２及び３５２を形成した後、フォトレジスト層（図示せず）が、第２半導体デバイス３００上に形成され、又、パターニングされて厚膜ゲート絶縁体３５２が保護される。しかしながら、このことは、必須ではなく、図に示した実施形態においては、行われない。
【００１７】
厚膜絶縁体５２を形成した後、薄膜絶縁体５５が、半導体層４０の第１部分上に、ＣＶＤ、原子層製膜、熱成長等によって形成される。図５は、薄膜絶縁体５５から鋭い角部になる厚膜絶縁体５２への移行を示すが、両層の薄さ及び処理の性質によって、この移行は、ほとんどの場合スムーズである。薄膜絶縁体５５は、厚膜絶縁体５２用に説明した任意の材料でよく、薄膜絶縁体５５及び厚膜絶縁体５２は、同じ材料であっても又は違う材料であってもよい。従って、１つの実施形態において、厚膜絶縁体５２及び薄膜絶縁体５５は、誘電率が異なってもよく、また、厚膜絶縁体５２が薄膜絶縁体５５のそれよりも単位面積当たりの容量が小さい場合、実質的に同じ厚さでよい。従って、本発明の全ての実施形態において、厚い及び薄いという絶縁体の記述は、材料が他方より厚い又は薄いということに限定しない。その代わり、全ての実施形態において、材料又は厚さに関係しない薄膜絶縁体５５は、材料又は厚さに関係しない厚膜絶縁体５２よりも単位面積当たりの容量が小さい。このことは、選択された材料の厚さを変更することによって、又は誘電率を変更することによって実現し得る。例えば、薄膜絶縁体５５及び厚膜絶縁体５２が同じ材料である実施形態では、薄膜絶縁体５５は、厚膜絶縁体５２よりも実質的に薄い。
【００１８】
１つの実施形態において、厚膜絶縁体５２は、薄膜絶縁体５５よりも約２倍厚い。一般的に、薄膜絶縁体５５は１０ｎｍ未満であり、また、通常は１乃至８ｎｍの範囲にある。
薄膜絶縁体５５の形成時、両第１半導体デバイス２００の厚膜絶縁体５２は厚さが厚くなる場合があるが、これは、厚膜絶縁体５２が薄膜絶縁体５５と同じ成長過程に曝されるためである。従って、厚膜絶縁体５２は２つの材料を含むことが可能である。同様に、第２半導体デバイス３００の厚膜絶縁体３５２は、薄膜絶縁体５５を形成するために用いられる処理時に露出しされた場合、厚さが厚くなったり、２つの材料を含んだりできる。
【００１９】
薄膜絶縁体５５を形成した後、フォトレジスト層（図示せず）は、従来のプロセスを用いて除去され、ゲート電極層は、電界酸化物領域３０、薄膜絶縁体５５、及び厚膜絶縁体５２上に形成される。このことは、ゲート材料層として多結晶シリコン（ポリシリコン）又はアモルファスシリコン層を製膜することによって実現し得る。ゲート材料層は、ドープされる材料が初めに製膜されるように、元の位置でドープしたり、又は、製膜の後に行なわれる別の作業中にドープしたりしてよい。通常、ゲート電極層はＣＶＤによって形成され、又、ポリシリコンである。しかしながら、シリコンゲルマニウム、窒化チタン、タングステン、窒化タンタル、又は所望の仕事関数を有する任意の材料等、他の材料を用い得る。更に、ゲート電極層は金属を含み得る。
【００２０】
図６に示すように、ゲート電極層の製膜の後、フォトレジスト層の使用を含むパターニング工程をエッチング作業と共に用いて、ゲート電極層の複数の部位を選択的に除去し、その結果ゲート電極（ゲート導体）７５が形成される。次に、図６に示すように、窒化シリコン等の絶縁材料を形成しパターニングして、側壁スペーサ７９を形成する。スペーサ７９は、酸化物や窒化物等を含む単層又は複数層を等角に製膜することによって、また、非等方にエッチングすることによって、ゲート電極７５に隣接して、また、ゲート電極７５の側壁に沿って形成される。スペーサ７９を形成する時、厚膜絶縁体５２の一部は除去してよい。その結果、ＮＭＯＳデバイスに対応する所望のゲート構造が形成される。図１６に示すように、同じ処理を行なうと、第２半導体デバイス３００のゲート電極３７５及びスペーサ３７９が形成される。
【００２１】
図７に示すように、ゲート電極７５及びスペーサ７９を形成した後、Ｐ＋注入作業を容易にするために、第２半導体デバイス３００（図示せず）及び第１半導体デバイス２００の複数の部位を保護するための第２フォトレジスト層８０の使用を含み得るパターニングを次に行なう。１つの実施形態において、３．５Ｅ１５原子／ｃｍ２の量を用いて、５ＫｅＶのエネルギーでホウ素を注入する。当業者の認識によれば、他のＰ型化学種及び条件を用い得る。
【００２２】
図８に示すように、Ｐ＋注入は、ＮＭＯＳデバイスに対する（オーミック）ボディコンタクト４２の役割を果たす半導体層４０の一部をドープする役割と、また、半導体層４０内にドープされた領域９０を形成する役割とを果たす。同注入作業は、第１半導体デバイス２００上に、また、図１乃至９に示す第１半導体デバイス２００の一部に垂直に形成される相補型ＰＭＯＳデバイス用のソース領域、ドレイン領域、及びゲート電極をドープする役割を果たす。ソース及びドレイン領域を形成すると、その間にチャンネル４１が生成され、この場合、チャンネル４１は、デバイスのボディ領域４１とも称し得る。更に、第１半導体デバイス２００及び第２半導体デバイス３００に対してそれぞれ図１１及び１６に示すように、第１半導体デバイス２００の複数の部位をマスクするフォトレジスト層を用いて、Ｎ＋注入を行ない、第１及び第２半導体デバイス２００及び３００双方のＮＭＯＳデバイス用のソース及びドレイン領域１４０又は３４０並びにゲート電極７４及び３７５をドープする。またこの注入を用いて、図示しない基板の領域上に形成される相補型（ＰＭＯＳ）デバイスのボディコンタクト領域４１をドープし得る。
【００２３】
注入後、第２フォトレジスト層８０は、従来の処理を用いて除去する。第１半導体デバイス２００のドープ領域９０上及び第２半導体デバイス３００の半導体層４０のあらゆる
ドープ領域上のあらゆる残留絶縁層を除去するために、洗浄を行なう。サリサイド（ｓａｌｉｃｉｄｅ）（図示せず）は、第１半導体デバイス２００のドープ領域９０上及び第２半導体デバイス３００の半導体層４０のあらゆるドープ領域上に形成され、シート抵抗及び接触抵抗を低減する。
【００２４】
図９は、ＮＭＯＳデバイス及び対応する内部接続の完成に関係する後続の処理工程後の図８のＳＯＩ基板を示す断面図である。層間誘電体（ＩＬＤ）層９０は、図８の構造上に重ねて形成する。後続の平坦化、パターニング、及びエッチングにより、タングステン等の金属であるコンタクト１１０及び１１２が形成されるコンタクト領域を含む所望のＩＬＤ層１００が提供される。また（図１０に示す）ＮＭＯＳデバイス用のソース及びドレインに対応する追加コンタクト用の領域の形成も、このようなパターニング及びエッチング作業時に行なわれる。
【００２５】
コンタクト１１０はゲート電極７５へのアクセスを提供し、この場合、コンタクト１１０は積層内部接続層１３０の一部に接続し得る。同様にコンタクト１１２は、ドープ領域９０を介して積層内部接続層１３０をボディ領域４０に接続するための手段を提供する。標準的メタライゼーション工程を用いて内部接続層１３０に所望の配線を形成するが、これらの配線は、第２ＩＬＤ１３５によって分離される。当業者には明らかなように、付加的内部接続層を追加して、回路に対して付加的配線能力を与え得る。これらの層並びにそれらの製膜及びパターニング手法の多くの詳細は、本明細書中に詳述されていないが、当業者が認識されるように、（例えば、ハロー及び拡張ドレイン技術、サリサイド、障壁層、キャップ層、エッチング阻止層等の）最先端技術に、これらの層の形成は依拠し得る。同じプロセスを用いて、図１８に示すように、第２半導体デバイス３００の内部接続層１３０及び第２ＩＬＤ１３５直下にあるＩＬＤ層１００内のソース及びドレインコンタクト３１４及び３１６を形成する。
【００２６】
図１０は、上記図１乃至９に関して述べた様々なステップを用いて形成される半導体デバイスの上視図である。図１乃至９は、大数字９で示した軸に沿うデバイス交差コンタクト１１０及び１１２の断面図に対応する。前図に示していない図１０の上視図に含まれる部位には、ゲート電極７５の形成後に行われるＮ＋注入作業によって好適にはドープされるソース及びドレイン領域１４０が含まれる。ソース及びドレインコンタクト１１４及び１１６は、ソース／ドレイン領域１４０に接続性を提供し、また、内部接続層部位１３０は、ソース及びドレイン領域１４０への電気信号の供給を容易にする。図１０に示すように、ゲート電極７５は、実質的にはＴ型であり、ゲート電極が、互いにほぼ垂直な２つの矩形部から構成されることを意味し、また、厚膜絶縁体５２は、デバイスのチャンネル４１に隣接し且つボディコンタクト４２上にあるゲート電極１７５の一部の下にほぼ位置する。このＴ形状は、図６及び１５の断面図で説明したように、ゲート電極層の複数の部位を除去することによって形成される。上から下に見て、ゲート電極層をパターニングする時、ゲート電極層（ゲート導体）の第１、第２、及び第３部位が除去され、この場合、ゲート導体の第１部位は、薄膜絶縁体５５及び能動領域の第１領域１０１に重なり、ゲート導体の第２部位は、薄膜絶縁体５５及び能動領域の第２領域１０２に重なり、また、ゲート導体の第３部位は、厚膜絶縁体５２及び能動領域の第３領域１０３に重なる。残ったゲート電極は、除去された第１領域と第２領域との間並びに厚膜絶縁体５５及び能動領域の領域上に存在する。第３領域１０３は、能動領域４１として、トランジスタのより高い濃度の同じ導電型にドープされ、また、第１領域１０１及び第２領域１０２は、第３領域１０３とは異なる導電型にドープされる。１つの実施形態において、ゲート電極の下の領域は、第３領域と同じ導電率である。前述のように、コンタクト１１２、１１４、及び１１６は、第１領域１０１、第２領域１０２、及び第３領域１０３まで形成される。寄生容量を最小限に抑え、また、製造上の制約に対応するために、厚膜絶縁体５２は、チャンネル領域の僅かな部位に重なってよい。
【００２７】
厚膜絶縁体５２、ゲート電極７５、及びボディコンタクト領域９０を含む構造は、フォトリソグラフィ位置合わせ不良等の製造上の変動による影響が低減されるように、チャンネルの反対側端部で繰返すことができる。本実施形態では、ゲート電極７５は、ほぼＨ型であり、ゲート電極が、３つの矩形部から構成されることを意味し、この場合、第１及び第２矩形部は、互いにほぼ平行で、また、第１及び第２矩形部にほぼ垂直な第３矩形部によって互いに接続される。
【００２８】
図１１は、異なる断面軸（図１０において数字１１で示した線）に沿う図１０のデバイスの上視図を示す。図１１に示したデバイスの断面図は、従来の浮動ボディデバイスの断面図と異ならない。図示するように、半導体層４０は、デバイスのチャンネル領域４１を含むが、ソースとドレイン領域１４０との間に配置され、埋め込み型絶縁層２０に及びゲート絶縁体５５の下に重なる。電界酸化物領域３０は、他のトランジスタを含む半導体基板の他の部位から各側面上のデバイスを絶縁する。図９に関して説明したように、コンタクト１１４及び１１６は、第１ＩＬＤ１００によって互いに絶縁され、また、第２ＩＬＤ１３５によって互いに絶縁された金属層５３０に接続する。
【００２９】
図１６は、図１２乃至１６に示す第２半導体デバイス３００の断面図を示す。図１６に示す第２トランジスタは、ゲート絶縁体の厚さに関して、図１１に示す第１トランジスタと異なる。第２ゲート絶縁体が、絶縁体５２の形成時に形成されるため、第２ゲート絶縁体３５２の厚さは、第１ゲート絶縁体５２よりも厚いことをこれまでに理解されたと考える。（もしくは、第２ゲート絶縁体３５２及び第１ゲート絶縁体５５は、第２ゲート絶縁体３５２の単位面積当たりの容量が、第１ゲート絶縁体５５のそれよりも大きくなるように、２つの異なる材料が用いられる場合、ほぼ同じ厚さである。）第２半導体層４０には、ソースとドレイン領域３４０との間、埋め込み型絶縁層２０上、また、ゲート絶縁体３５２の下に配置される第２トランジスタのチャンネル領域３４１が含まれる。電界酸化物領域３０は、各側面上でデバイスを絶縁する。第１ＩＬＤ１００によって分離されるコンタクト３１４及び３１６は、第２ＩＬＤ１３５によって互いに絶縁される金属層１３０に接続する。
【００３０】
また、上述したものに前洗浄等の他の処理を付加して、固有の酸化物を除去し得るが、これは、厚膜絶縁体５０及び薄膜絶縁体５５の形成に先立ち、且つ、犠牲酸化の前に行ない得る。更に、他の選択可能な処理手順を用い得る。例えば、露出された厚膜絶縁体５２は、ゲート電極エッチング、スペーサ形成、又はサリサイド前の洗浄処理期間中に除去し得る。
【００３１】
他の実施形態において、薄膜絶縁体５５及び厚膜絶縁体５２は、差別酸化等、他の処理手順によって形成し得る。差別酸化は、窒素又は他の適切な種で半導体層４０をドープすることにより薄膜酸化物の成長を遅らせることによって、又は、フッ素、アルゴン、若しくは他の適切な種で半導体層４０をドープすることにより厚膜酸化物の成長を加速することによって実現し得る。
【００３２】
通常のＳＯＩ回路では、限定された数のボディ結合型デバイスを含むことが結局望ましい。例えば、浮動ボディデバイスに対するボディ結合型デバイスである回路上のデバイスの割合は、約５乃至１０％である。他の実施形態では、更に少ないボディ結合型デバイスが必要な場合がある。このように、厚膜絶縁体５２を形成するための第１フォトレジスト層６０のパターニングに関係するマスクは、パターニングされた領域の密度が比較的小さいものであってよい。
【００３３】
記述した処理及び構造は、寄生容量を減少させ、既知の又は固定されたボディ電位を提
供又は使用可能にし、また、高いゲートバイアスで厚膜絶縁体５２下のボディ抵抗を減少させることをこれまでに認識されたと考える。通常、現在の技術は、様々なゲート絶縁体厚のトランジスタの同時形成を利用することから、第１半導体デバイス２００用の２つの異なる絶縁体の形成は、どの処理にも複雑性又はコストを付加しない。
【００３４】
図及び添付の文は、ＮＭＯＳトランジスタの形成について述べている。当業者には明らかなように、反対の導電性のドーパント材料（即ち、ソース／ドレインのＰ＋ドープ、導電性ボディ領域のＮ＋ドープ等）を用いる同様の手順を用いて、ゲート容量を付加せず、また、従来技術のボディ結合型デバイスに付随する他の有害な副作用がない状態で、ＳＯＩデバイスにバイアスの利点を提供するＰＭＯＳトランジスタを形成することができる。
【００３５】
前述の明細書では、本発明について、具体的な実施形態を参照して説明した。しかしながら、当業者が認識されるように、以下の請求項に記載した本発明の範囲から逸脱することなく、様々な修正及び変更を成し得る。従って、明細書及び図は、限定的というよりむしろ例示的であると見なすものとし、また、このような修正は、本発明による範囲内に全て含まれるものとする。
【００３６】
利益、他の利点、及び問題に対する解決策について、具体的な実施形態に関して上述した。しかしながら、利益、利点、問題に対する解決策、及び何らかの利益、利点、若しくは解決策を生じ得る又はより顕著にし得る如何なる要素（１つ又は複数）も、全ての請求項の、重要な、必要な、又は本質的な特徴若しくは要素と解釈すべきものではない。本明細書中に用いた用語“含む”、“含んでいる”、又はその用語の他の派生語は、非排他的な包括を網羅することを意図し、従って、列記された要素を含む処理、方法、物、若しくは装置は、これらの要素だけを含むのではなく、明記されていない又はこのような処理、方法、物、若しくは装置に固有な他の要素を含み得る。
【図面の簡単な説明】
【００３７】
【図１】本発明の特定の実施形態に基づく第１半導体デバイスの一部の構成を示す断面図。
【図２】本発明の特定の実施形態に基づく第１半導体デバイスの一部の構成を示す断面図。
【図３】本発明の特定の実施形態に基づく第１半導体デバイスの一部の構成を示す断面図。
【図４】本発明の特定の実施形態に基づく第１半導体デバイスの一部の構成を示す断面図。
【図５】本発明の特定の実施形態に基づく第１半導体デバイスの一部の構成を示す断面図。
【図６】本発明の特定の実施形態に基づく第１半導体デバイスの一部の構成を示す断面図。
【図７】本発明の特定の実施形態に基づく第１半導体デバイスの一部の構成を示す断面図。
【図８】本発明の特定の実施形態に基づく第１半導体デバイスの一部の構成を示す断面図。
【図９】本発明の特定の実施形態に基づく第１半導体デバイスの一部の構成を示す断面図。
【図１０】図１乃至９に示すプロセスに基づき形成された第１半導体デバイスの一部を示す上視透視図。
【図１１】図１０の第１半導体デバイスの一部を示す他の断面図。
【図１２】本発明の特定の実施形態に基づく第１半導体デバイスと同時に形成し得る第２半導体デバイスの一部の構成を示す断面図。
【図１３】本発明の特定の実施形態に基づく第１半導体デバイスと同時に形成し得る第２半導体デバイスの一部の構成を示す断面図。
【図１４】本発明の特定の実施形態に基づく第１半導体デバイスと同時に形成し得る第２半導体デバイスの一部の構成を示す断面図。
【図１５】本発明の特定の実施形態に基づく第１半導体デバイスと同時に形成し得る第２半導体デバイスの一部の構成を示す断面図。
【図１６】本発明の特定の実施形態に基づく第１半導体デバイスと同時に形成し得る第２半導体デバイスの一部の構成を示す断面図。
【図１７】本発明の特定の実施形態に基づく第１半導体デバイスと同時に形成し得る第２半導体デバイスの一部の構成を示す断面図。
【図１８】図１７の第２半導体デバイスの一部を示す他の断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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