(57)【要約】トレンチ・ゲート半導体装置、例えば、ＭＯＳＦＥＴ又はＩＧＢＴはドレイン・ドリフト領域とドレイン・コンタクト領域とを有する半導体本体を含む。ゲートとドレイン・コンタクト領域との間のトレンチ内に絶縁フィールド・プレートが含まれ、フィールド・プレートはゲート電位より高くそしてドレイン・ドリフト領域のバルク破壊電圧に近いバイアス電位に接続される。特に、バルク破壊電圧より高い供給電圧において、フィールド・プレートがドレイン・ドリフト領域全域に渡ってより均等に電位降下を生じさせ、これにより、装置の絶縁破壊電圧が大幅に高くなる。
2005528804.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲートを内部に有するトレンチが設けられ、前記ゲート近傍のチャネル形成領域により分離された第一導電型のソース領域とドレイン領域とを備え、該ドレイン領域はドレイン・ドリフト領域とドレイン・コンタクト領域とを備え，前記ドレイン・ドリフト領域は前記チャネル形成領域と前記ドレイン・コンタクト領域との間にあり、前記ドレイン・ドリフト領域は前記ドレイン・コンタクト領域より軽度にドーピングされた半導体本体と、
前記ゲートと前記ドレイン・コンタクト領域との間の前記トレンチ内に設けられ、前記ゲートの電位より高くそして前記ドレイン・ドリフト領域のバルク破壊電圧に近いバイアス電位に接続される絶縁フィールド・プレートとを備えたトレンチ・ゲート半導体装置。
【請求項２】
前記トレンチは実質的に前記ドレイン・ドリフト領域と前記ドレイン・コンタクト領域との間のジャンクションにまで延在していることを特徴とする請求項１に記載の装置。
【請求項３】
前記ゲートは前記トレンチ近傍の前記ドレイン・ドリフト領域の上部境界より浅く、前記フィールド・プレートが前記上部境界上に延在していることを特徴とする請求項１又は２に記載の装置。
【請求項４】
前記ドレイン・ドリフト領域のドーピングレベルは前記ドレイン・コンタクト領域に向かって高くなることを特徴とする請求項１乃至３いずれかに記載の装置。
【請求項５】
請求項１乃至４いずれかに記載の装置を備えたモジュールであって、前記フィールド・プレートが前記モジュールの中間電圧ラインに接続されていることを特徴とするモジュール。
【請求項６】
前記フィールド・プレートに電気的に接続されたさらなる外部端子が設けられていることを特徴とする請求項１乃至４いずれかに記載の装置又は請求項５に記載のモジュール。
【請求項７】
前記フィールド・プレートが前記ゲートの電位より高くそして前記ドレイン・ドリフト領域のバルク破壊電圧に近いバイアス電位に接続されていることを特徴とする請求項１乃至４いずれかに記載の装置又は請求項５又は６に記載のモジュール。
【請求項８】
前記バイアス電位は前記ドレイン・ドリフト領域のバルク破壊電圧の６０乃至１００％程度であることを特徴とする請求項５に記載のモジュール又は請求項７に記載の装置。
【請求項９】
前記バイアス電位は前記ドレイン・ドリフト領域のバルク破壊電圧の８０％程度であることを特徴とする請求項８に記載のモジュール又は装置。
【請求項１０】
請求項１乃至４いずれかに記載のトレンチ・ゲート半導体装置を動作させる方法であって、前記装置のフィールド・プレートを前記ゲートの電位より高くそして前記ドレイン・ドリフト領域のバルク破壊電圧に近いバイアス電位に接続することを特徴とした方法。
【請求項１１】
前記バイアス電位は前記ドレイン・ドリフト領域のバルク破壊電圧の６０乃至１００％程度であることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記バイアス電位は前記ドレイン・ドリフト領域のバルク破壊電圧の８０％程度であることを特徴とする請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ・ゲート半導体装置、例えば、絶縁ゲート電界効果型電力トランジスタ（通例としてＭＯＳＦＥＴと称する）又は絶縁ゲート・バイポーラトランジスタ（通例としてＩＧＢＴと称する）に関する。
【背景技術】
【０００２】
そのようなトレンチ・ゲート半導体装置は、ゲート近傍のチャネル形成領域により分離された第一導電型のソース領域とドレイン領域とを備えるものとして知られている。米国特許（ＵＳ−Ａ）５９９８８３３には、このタイプであり、ゲート電極とトレンチ底部との間にトレンチを基にしたソース電極を含む縦型装置が開示されている。このトレンチを基にしたソース電極はこの装置のソース電極に電気的に接続されている。それには、その装置のオン状態比抵抗に与える影響が非常に小さい装置の絶縁破壊と高周波数スイッチング特性を改善することが述べられている。
【０００３】
ヨーロッパ特許（ＥＰ−Ａ）１１７０８０３には米国特許（ＵＳ−Ａ）５９９８８３３との関連で引用されたものと同様な構造が開示されている。シールドゲートがトレンチ底部近傍のゲート電極下部に位置している。特に、シールドゲートがソース領域に接続されている装置が開示されている。米国特許（ＵＳ−Ａ）５９９８８３３とヨーロッパ特許（ＥＰ−Ａ）１１７０８０３との内容がここに関連技術として引用されるものである。
【０００４】
この発明の目的は、動作が改善された、そして、特に絶縁破壊特性が改善されたトレンチ・ゲート半導体装置を提供することである。
【発明の開示】
【課題を解決するための手段】
【０００５】
この発明は、絶縁ゲートを内部に有するトレンチが設けられ、前記ゲート近傍のチャネル形成領域により分離された第一導電型のソース領域とドレイン領域とを備え、該ドレイン領域はドレイン・ドリフト領域とドレイン・コンタクト領域とを備え，前記ドレイン・ドリフト領域は前記チャネル形成領域と前記ドレイン・コンタクト領域との間にあり、前記ドレイン・ドリフト領域は前記ドレイン・コンタクト領域より軽度にドーピングされた半導体本体と、前記ゲートと前記ドレイン・コンタクト領域との間の前記トレンチ内に設けられ、前記ゲートの電位より高くそして前記ドレイン・ドリフト領域のバルク破壊電圧に近いバイアス電位に接続される絶縁フィールド・プレートとを備えたトレンチ・ゲート半導体装置を提供する。
【０００６】
ここで、文言「バルク破壊電圧」は、室温において所定のドーピングレベルの半導体材料を用いて形成される一方的で急峻な１Ｄｐ−ｎジャンクションによるアバランシェ破壊を伴わずに耐えられるミクロン当たりの最大電圧であることが当業者には理解されるところである。
【０００７】
そのようなフィールド・プレートをドレイン・ドリフト領域のバルク破壊電圧に近い電位に接続すると、特に、バルク破壊電圧より高い供給電圧において、ドレイン・ドリフト領域全域に渡ってより均等に電位降下が生じ、これにより、装置の絶縁破壊電圧が大幅に高くなることを本発明者らは確認した。これにより、同じ絶縁破壊特性を有するフィールド・プレートの無い装置と比べて、ドレイン・ドリフト領域内においてより高いレベルのドーピングを行うことができ、従って、装置のオン状態比抵抗がより小さくなる。
【０００８】
さらには、フィールド・プレートの存在により装置のゲート・ドレイン容量が小さくなる。従って、そのスイッチング速度が速まり、そして、ゲートに入出する電荷量が減少し、スイッチングの間に生じる電力損失量が減少する。これは、特に、高周波スイッチングを必要とする用途に有効である。
【０００９】
好ましくは、トレンチ且つ又はフィールド・プレートが実質的にドレイン・ドリフト領域とドレイン・コンタクト領域との間のジャンクションにまで延在するとドレイン・ドリフト領域全域に渡って電界を均等にする機能が最適化される。好ましい実施形態においては、トレンチ且つ又はフィールド・プレートがドレイン・ドリフト、コンタクト領域間の転移領域まで延在する。もしトレンチ且つ又はフィールド・プレートがこの転移領域まで延在又はこれを越えるとトレンチコーナ部の電界集中が激しくなる。
【００１０】
この発明の装置は、トレンチ内でフィールド・プレートがゲートとトレンチ底部間に位置する縦型でもよい。それは、代わりに、フィールド・プレートがゲートとトレンチの横壁間に位置する横型でもよい。
【００１１】
この発明はさらに上記の構成の装置と一つ又はそれ以上の他の半導体装置とを備えたモジュールで、フィールド・プレートがモジュールの内部電圧ラインに適切に接続されたモジュールを提供する。代わりに、さらなる外部端子が装置上（ディスクリート装置の場合）、又は、フィールド・プレートに電気的に接続されたモジュール上に設けられてもよい。これによりフィールド・プレート用電圧が印加される。
【００１２】
本発明者らはドレイン・ドリフト領域のバルク破壊電圧の６０乃至１００％程度のバイアス電位をフィールド・プレートに印加するのが好ましいことを発見した。さらにはドレイン・ドリフト領域のバルク破壊電圧の８０％程度のバイアス電位が好ましく、これにより、ドレイン・ドリフト、コンタクト領域間の転移層の幅のずれに多少余裕ができ、それにより、トレンチ底部周辺のドレイン・ドリフト領域内のドーピングレベルが変化してもよくなる。
【００１３】
さらなるアスペクトにおいて、この発明は、上記のトレンチ内にフィールド・プレートを有するトレンチ・ゲート半導体装置を動作させる方法であって、前記装置のフィールド・プレートを前記ゲートの電位より高くそして前記ドレイン・ドリフト領域のバルク破壊電圧に近いバイアス電位に接続する方法を提供する。
【発明を実施するための最良の形態】
【００１４】
この発明の実施形態が添付の概略図面を参照して例を挙げて説明される。
【００１５】
各図面は概略的であり実際のスケールとは異なることに注意されたい。これら図面の各部の寸法と比率は、図面を簡単にするために、拡大又は縮小されている。変更された又は異なる実施形態において、対応する又は同様な要素には同じ参照符号が付されている。
【００１６】
図１はこの発明の電力半導体装置の実施形態を示している。各々が第一導電型（この例ではｎ型）であるソース、ドレイン領域２，４とが反対の第二導電型（即ち、この例ではｐ型）であるチャネル形成領域６により分離されている。
【００１７】
例として、図１は、領域４ａが基板上の高抵抗（低ドープ）のエピタキシャル層により形成されたドレイン・ドリフト領域であり、ドレイン・コンタクト領域４ｂが比較的高導電性を有してもよい縦型構造を示している。ドレイン・ドリフト及びコンタクト領域４ａ、４ｂが両者間にジャンクション４ｃを形成している。ドレイン・コンタクト領域４ｂは領域４ａと同じ導電型（この例ではｎ型）で縦型ＭＯＳＦＥＴを形成し、又は、それとは反対の導電型（この例ではｐ型）でＩＧＢＴを形成してもよい。
【００１８】
領域２，６を貫き、そしてドレイン・ドリフト領域４ａ下部部位まで延在するトレンチ１０内部にゲート８が存在している。この装置がオン状態時に電圧信号をゲート８に与えると、公知のように、領域６内に導電チャネル１６を誘起させ、そしてソ−ス、ドレイン領域２，４間で、この導電チャネル１６に流れる電流を制御する。
【００１９】
ＭＯＳＦＥＴの場合には、装置の半導体本体２０（通常は単結晶シリコン）の上部主面２０ａにおいてソ−ス領域２がソ−ス電極１８とコンタクトがとられる。装置の半導体本体２０の底部主面２０ｂにおいて、ドレイン・コンタクト領域４ｂが、ＭＯＳＦＥＴの場合にはドレイン電極と呼ばれる電極２２とコンタクトがとられる。ＩＧＢＴにおいては、ソ−ス、ドレイン電極１８、２２はエミッタそしてコレクタとして知られる。
【００２０】
フィールド・プレート２４が、トレンチ１０内のゲート８とトレンチ底部１０ａとの間に設けられている。このフィールド・プレートは、好ましくは、第一導電型のドープされた多結晶シリコンにより形成される。代わりに、それは、例えば、金属で形成されてもよい。フィールド・プレート２４とゲート８の両者は、絶縁材料２６により、互いに、そしてソ−ス電極２８から、さらに周囲の半導体本体２０から絶縁されている。この層は、例えば、二酸化シリコンにより形成されてもよい。
【００２１】
図１に示す実施形態においてはトレンチ１０とフィールド・プレート２４とが、ドレイン・ドリフト、コンタクト領域４ａ、４ｂとの間のジャンクション４ｃ近くの深さまで半導体本体２０内に延在している。この分野において知られているように、実際には、領域４ａ、４ｂとの間にはドーピング変移領域があり、より高濃度にドープされたドレイン・コンタクト領域からドレイン・ドリフト領域へとドーパント原子の主な拡散が行われる。通常、この外方拡散はジャンクション４ｃの１乃至１．５ミクロン上まで達する。好ましくは、トレンチ１０は変移領域の直ぐ上の深さまで延在する。
【００２２】
フィールド・プレート２４が、厚みｔ１の絶縁材料２６の層により、トレンチ底部から分離されている。同様に、それは、厚みｔ２の絶縁材料２６の層により、ゲートから分離されている。ゲートとフィールド・プレートとの横壁が、各々、厚みｔ３，ｔ４の絶縁材料２６の層により、半導体本体から絶縁されている。例えば、厚みｔ３，ｔ４は３８ｎｍ程度、ｔ１は０．２ミクロン程度でもよい。フィールド・プレートの下部（即ち、ｔ１）に、特に、ドレイン・ドリフト領域４ａのドーピング濃度を高めるために、比較的厚い層があると好ましく、これにより、トレンチのコーナ部に発生される高電界に耐えることができる。厚みｔ２は好ましくは厚みｔ３，ｔ４より厚い。使用に当たっては（以下に詳細に説明するように）、ドレイン・ドリフト領域４ａのバルク破壊電圧に近いバイアス電位がフィールド・プレート２４に与えられる。従って、比較的厚い絶縁層（例えば、０．２ミクロン程度）をフィールド・プレートとゲートとの間に設け、それらの間の電位差に耐えるようにすると効果的である。
【００２３】
低ドープのドレイン・ドリフト領域４ａが、典型的には、第一導電型のエピタキシャル層として成長されてもよい。ドリフト領域のドーピング濃度はその深さ方向にほぼ均一ででもよい。しかしながら、ドリフト領域全域でドーピング濃度が変化すると好ましい。特に、ドレイン・コンタクト領域４ｂからチャネル形成領域６への方向に濃度が（例えば直線的に）低くなるようなドーピング・プロファイルとすると装置のオン抵抗が小さくなる。
【００２４】
図２は図１の線Ａ−Ａにおける図１の装置の断面図である。それは、如何にして、ゲート、ソース電極とは無関係に、半導体本体２０の外部からフィールド・プレート２４へ接続が成されるかの例を示している。
【００２５】
ドープされた多結晶シリコン・コンタクト層３０がトレンチ１０の一端付近に設けられており、そして、フィールド・プレート２４に電気的に接続されている。それはフィールド・プレートから装置の半導体本体２０の上部主面２０ａへと延び、そこでフィールド・プレート・コンタクト電極３２とコンタクトがとられている。トレンチ１０の他端付近においてゲート８がゲート・コンタクト電極３２に電気的に接続されている。
【００２６】
ヨーロッパ特許（ＥＰ−Ａ）１１７０８０３の、図９乃至１３を参照して、記載されている処理フローが、金属層をパターンニングして半導体本体上にコンタクト電極を設ける工程を除いて、この発明の実施形態の装置を製造するのに適した例である。特に、金属層をパターンニングして、図２に示す三つの別々のコンタクト電極、即ち、ソース電極１８、フィールド・プレート・コンタクト電極３２、そして、ゲート・コンタクト電極３４を設けなければならない。
【００２７】
図３は、図１の実施形態と類似の、この発明のさらなる実施形態の断面図を示している。図３の実施形態が図１の実施形態と異なるのは、図３においては、ゲート８が、トレンチ１０近傍のドレイン・ドリフト領域４ａの上部境界１４より浅く、これに対し、図１においては、ゲート８はチャネル形成領域を越えてこの境界下部のドレイン・ドリフト領域内部まで延在している。図３の装置では、ゲート電極がドレイン・ドリフト領域内に延在しないようにしてゲート電極がドレイン・ドリフト領域に対して露わになることがさらに少なくなり、従って、装置のゲート・ドレイン容量がさらに小さくなる。図３に示されているように、フィールド・プレート２４がドレイン・ドリフト領域境界１４の上部にまで延在して、ドレイン・ドリフト領域からゲートをシールドする機能を高めてもよい。
【００２８】
図３の実施形態では、フィールド・プレートに接続されたバイアス電位はフィールド・プレート近傍にチャネルを誘起するのに充分であり、オン状態では、ゲート８の動作とフィールド・プレートにバイアスを与えることが同時になされて、装置のソース、ドレイン領域間のゲートとフィールド・プレートの近傍に導電チャネル１６が形成される。
【００２９】
図４Ａ乃至４Ｃはこの発明の実施形態である半導体本体のトランジスタセル領域の一部を示す断面図であり、ドレイン・ドリフト領域のバルク破壊電圧に近くバイアスされたフィールド・プレートが装置絶縁破壊特性に有益な影響を与えることを示している。
【００３０】
シミュレートされた同電位の線が実線で示されている。例として、３０Ｖ程度のバルク破壊電圧のシリコンを用いてシミュレーションを行った。図４Ａ乃至４Ｃは、各々フィールド・プレートを０Ｖ、２９Ｖ、３３Ｖに維持して、絶縁破壊が始まったときのフォワードブロッキング・モードにおける電位分布を示している。各場合における空乏領域の程度がダッシュ線で示されている。各図の左端に沿って、装置半導体の上部主面からの距離ｄがミクロンで示されている。
【００３１】
図４Ａ乃至４Ｃを比較すると分かるように、フィールド・プレートが２９Ｖの場合（図４Ｂ）、他の二例と比べて、実質的により等しく電位が分布されている。図４Ａ、４Ｃでは電位が非常に偏っており、非常に低い電圧で絶縁破壊が引き起こされる。
【００３２】
図５はこの発明の実施形態であるディスクリート装置のパッケージングを示す内部平面図である。ＭＯＳＦＥＴダイ４０は、ゲート・コンタクト電極に接続されたゲート・ボンド・パッド４２と、ソース・コンタクト電極に接続されたソース・ボンド・パッド４８と、フィールド・プレート・コンタクト電極に接続されたフィールド・プレート・ボンド・パッド４４とを備え、各々異なるバイアスを供給する。ＭＯＳＦＥＴがドレイン・パッド４６上に搭載され、これがＭＯＳＦＥＴダイの底部主面上のドレイン電極に２２に電気的に接続されている。ボンド・ワイヤ５０がボンド・パッド４２，４４、４８を各端子又はピン５２，５４、５８に接続している。ドレイン・パッド４６は直接ピン５６とコンタクトがとられている。パッケージングは公知の方法で行われてもよい。
【００３３】
この発明の好ましい各実施形態では、上述の半導体装置がモジュール内に収納され、その（各）フィールド・プレートがモジュールの中間電圧ライン又はレベルに接続される。この一例として、図６が、上述の形態のバイアスされたフィールド・プレートを有する二つの半導体装置を含むモジュール６０のパッケージングを示す内部平面図を示している。このモジュールは、例えば、ＰＣマザーボード内のＶＲＭとして用いられるＤＣ−ＤＣコンバータである。ある公知のＤＣ−ＤＣコンバータ回路とその動作が本出願人による米国特許（ＵＳ−Ｂ）６１７５２２５に開示されており、その内容がここに関連技術として引用されるものである。図６に示されている構成は、米国特許（ＵＳ−Ｂ）６１７５２２５の図３に示されている回路の変形例である。
【００３４】
図６のモジュールは制御ＭＯＳＦＥＴ６２と、“ｓｙｎｃ” ＭＯＳＦＥＴ６４と、そして、ドライバＩＣ６６とを含む。これらＭＯＳＦＥＴは米国特許（ＵＳ−Ｂ）６１７５２２５の図３の第一、第二のスイッチ５，６に各々対応する。それらはＤＣ入力であるＶＤＤとグラウンドであるＶＳＳとの間に直列に接続されている。ドライバＩＣ６６に入力されるスイッチング信号ＰＷＭＩＮに応答してこれらスイッチが交互に閉じられる。この種の回路のさらなる動作は米国特許（ＵＳ−Ｂ）６１７５２２５に開示されている。
【００３５】
この発明に従って、ＭＯＳＦＥＴ６２，６４の各々はフィールド・プレート・ボンド・パッド６８を含み、これが各ＭＯＳＦＥＴのフィールド・プレート・コンタクト電極に接続されている。ｓｙｎｃＭＯＳＦＥＴ６４のフィールド・プレート・ボンド・パッドはドライバＩＣを介して供給電圧Ｖｃｃに接続され、これは通常５又は１２Ｖである。米国特許（ＵＳ−Ｂ）６１７５２２５の図３に示される回路では、制御ＭＯＳＦＥＴ（第一のスイッチ５）に対するゲート駆動は、ブースト端子３３とＶｏｕｔとの間に接続されたブースト又は蓄積キャパシタ３７を介して行われる。この場合、制御ＭＯＳＦＥＴ６２のフィールド・プレート・ボンド・パッドはブースト端子３３に接続されることになるであろう。
【００３６】
Ｖｃｃが１２Ｖの例では、ＭＯＳＦＥＴ６２、６４用に選ばれるシリコンはバルク破壊電圧は例えば１５Ｖ程度又はそれ以上のものでもよい。
【００３７】
例えば、モジュールの外部ピンを介して、又は、モジュール内にさらなる回路を含むことによりＭＯＳＦＥＴのフィールド・プレート・ボンド・パッ接続用にモジュール内にさらなる電位が供給されてもよい。
【００３８】
図１乃至４を参照して縦型トレンチ・ゲート装置が開示された。しかし、この発明においては、横型トレンチ・ゲート装置をも可能であり、この実施形態の断面斜視図が図７に示されている。明瞭にするために、ソース、ドレイン電極が図から削除されている。
【００３９】
図７の装置では、フィールド・プレート２４が、以前と同様に、トレンチ１０内においてゲート８とドレイン・コンタクト領域４ｂとの間に設けられているが、この場合、それは、ゲート下部というより寧ろゲートと平行に設けられ、装置のドレイン・ドリフト領域４ａ全域に渡って分布する電界を変調する。この装置は基板７０上に作られ、反対の、第二の導電型ドーパント（ここで記載された例ではｐ型）により高濃度にドーピングされる。
【００４０】
図７では、ゲート８はドレイン・ドリフト領域４ａ内に延在しているように示されているが、他の好ましい実施形態では、ゲートはチャネル形成領域６を越えては延在せず、図３の実施形態と同様な形態となる。その代わりに、ゲートはドレイン・ドリフト領域の境界から横方向に離れる。図３の実施形態のように、これが装置のゲート・ドレイン容量をさらに減少させる。
【００４１】
この発明の範疇において多くの変形、変更が可能であることは明らかである。上述の各例はｎ型装置であり、ソース、ドレイン領域２，４はｎ導電型で、チャネル形成体領域６はｐ導電型で、ゲート８により領域６内に電子反転チャネル１６が誘起される。反対の導電型のドーパントを用いることによりｐチャネル装置ができる。この場合、ソース、ドレイン領域２，４はｐ型で、領域６と基板７０はｎ型で、ゲート８により領域６内にホール反転チャネルが誘起される。
【００４２】
さらには、この発明に従って、蓄積モード装置を製造することができる。ｐチャネル型のそのような装置はｐ型ソース、ドレイン領域２，４とｐ型チャネル形成領域６を有する。それは、さらに、各セル内深くに局部集中したｎ型領域を有してもよい。ｎ型多結晶シリコンがゲート８に用いられてもよい。動作時には、オン状態で、ゲート８により領域６内にホール蓄積チャネル１６が誘起される。絶縁ゲート８と深いｎ型領域とからの空乏層によりオフ状態において低ドープｐ型領域６が完全に欠乏状態となりうる。
【００４３】
図１，３及び７に示された実施形態ではドレイン・ドリフト領域４ａとドレイン・コンタクト領域４ｂとの間のジャンクション近傍の半導体本体内にトレンチ１０が延在する。このドレイン・コンタクト領域へのトレンチの延在の程度は縮小されてもよく、それでも依然として装置の絶縁破壊特性が改善され、そして、ゲート・ドレイン容量が小さくなるという効果がある。
【００４４】
図８に示された実施形態ではトレンチ１０が比較的浅く、ドレイン・ドリフト領域４ａからドレイン・コンタクト領域４ｂへの距離の小さな部分にのみに延在している。
【００４５】
図３の実施形態と同様に、図８の構造においてゲート８はドレイン・ドリフト領域４ａ内にまでは延在しておらず、即ち、それは、トレンチ１０近傍のドレイン・ドリフト領域の上部境界より浅い。ゲート下部のトレンチ内のフィールド・プレート又は下部電極２４がチャネル形成領域６内に延在している。
【００４６】
図８に示されたフィールド・プレート又は下部電極２４はドレイン・ドリフト領域に渡る距離の小さな部分のみに延在しており、そのため、それが装置の絶縁破壊特性に与える影響が小さくなりうるが、しかし、もし、それが適切な固定電位に接続されると、それは依然としてゲートに有効なシールド効果をもたらす。図３の実施形態では、装置がオン状態の時に、必ず、フィールド・プレート又は下部電極近傍にチャネルが誘起されるように上記固定電位はゲート閾値電圧より高くなければならない。
【００４７】
そこで、（図８に例示されるような）絶縁ゲートを内部に有するトレンチが設けられた半導体本体を含む新規なトレンチ・ゲート半導体装置が提供され、半導体本体は、ゲート近傍のチャネル形成領域により分離された第一導電型のソース領域とドレイン領域とを備え、ドレイン領域はドレイン・ドリフト領域とドレイン・コンタクト領域とを備え，ドレイン・ドリフト領域はチャネル形成領域とドレイン・コンタクト領域との間にあり、ドレイン・ドリフト領域はドレイン・コンタクト領域より軽度にドーピングされ、さらに、ゲートとドレイン・コンタクト領域との間に絶縁下部電極を備え、下部電極は、少なくともゲート電位に等しくそしてドレイン・ドリフト領域のバルク破壊電圧より低いバイアス電位に接続され、ゲートはトレンチ近傍のドレイン・ドリフト領域の上部境界より浅く、そしてこの上部境界上にフィールド・プレートが延在している。
【００４８】
図１乃至４を参照して説明された縦型ディスクリート装置は、本体２０の背面２０ｂにおいて領域４ｂとコンタクトがとられるドレイン電極２２を有する。しかし、この発明に従って、集積装置も可能となる。この場合、領域４ｂは、装置基板とエピタキシャル低ドープ・ドレイン領域４ａとの間のドープされた埋め込み層であってもよい。この埋め込み層領域４ｂは、前主面２０ａから埋め込み層の深さまで延在するドープされた周辺コンタクト領域を介して前主面２０ａにおいて、電極とコンタクトがとられてもよい。
【００４９】
この発明に従って、例えば、炭化珪素のようなシリコン以外の半導体材料が装置に用いられてもよい。
【００５０】
縦型装置のためのセル配置構成の平面図が示されていないが、これは、この発明が全く異なる公知のセル構成にも適用可能だからである。従って、例えば、セルは正方形の構成でもよく、又は、それらはびっしり詰め込まれた六角形、又は、細長いストライプ状の構成でもよい。各々の場合において、トレンチ１０（とそのゲート８）が各セルの境界周辺に延在する。図１はセル一つのみを示しているが、通常、この装置は電極１８と２２との間に数百の並列に配されたセルを備える。同様に、図７においても、図示の関係から、セル一つのみが示されている。
【００５１】
本記載を読むことにより、他の変形、変更が当業者にとって明らかとなる。そのような変形、変更はこの分野で既に知られている同等な又は別の要素を含んでも良く、また、ここに記載された要素の代わりに又はそれに加えて用いられてもよい。
【００５２】
この出願において特許請求の範囲は要素の特定の組み合わせとして規定されたが、この発明の開示の範疇は、ここに明確に又は暗に記載され、又はそれらの総括的な如何なる要素又は要素の組み合わせをも、それが特許請求の範囲のいずれかに規定された発明に関係するか否かに関わらず、また、この発明が緩和させる技術的な問題にいずれか又はすべてを緩和させるか否かに関わらず、含むものである。
【００５３】
異なる各実施形態のコンテキストにおいて記載された各要素は組み合わさって一つの実施形態に組み込まれてもよい。逆に、便宜上、一つの実施形態のコンテキストにおいて記載された各種要素が別々に又はいくつかの要素が適切に組み合わさって提供されてもよい。本出願人は、この出願の又はこれから派生するいかなる出願の審査中にそのような要素及び/又はそのような要素の組み合わせにより新しい特許請求の範囲が規定されうることをここに述べるものである。
【図面の簡単な説明】
【００５４】
【図１】この発明の実施形態である半導体本体のトランジスタセル領域を示す断面図である。
【図２】図１の線Ａ−Ａにおける図１の半導体本体を示す断面図である。
【図３】この発明のさらなる実施形態である半導体本体のトランジスタセル領域を示す断面図である。
【図４Ａ】この発明の実施形態である半導体本体のトランジスタセル領域の一部を示す断面図である。
【図４Ｂ】この発明の実施形態である半導体本体のトランジスタセル領域の一部を図４Ａと同じ電位で示す断面図である。
【図４Ｃ】この発明の実施形態である半導体本体のトランジスタセル領域の一部を図４Ａと同じ電位で示す断面図である。
【図５】この発明の実施形態であるディスクリート装置のパッケージングを示す内部平面図である。
【図６】この発明の実施形態であるモジュールのパッケージングを示す内部平面図である。
【図７】この発明の実施形態である横型装置の半導体本体のトランジスタセル領域を示す斜視図である。
【図８】この発明のさらなる実施形態である半導体本体のトランジスタセル領域を示す断面図である。
【図１】
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【図２】
2005528804.tif 000004
【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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