(57)【要約】  半導体ダイパッケージを開示する。一実施例における半導体ダイパッケージは、導通領域を有する回路サブストレートを含む。半導体ダイは回路サブストレート上にある。半導体ダイは、辺とその辺にあるくぼみを含む。「はんだ」接合はこのくぼみを介して半導体ダイと導通領域を結合する。【特許請求の範囲】
【請求項１】
（ａ）スクライブ・ラインによって決められた複数の半導体ダイを含む半導体ウェハーを形成し、
（ｂ）前記半導体ウェハーの中の前記スクライブ・ラインに近接して複数の空洞を形成し、
（ｃ）前記スクライブ・ラインに沿って前記ウェハーをサイの目に切断し、前記半導体ダイを分離し、分離された前記半導体ダイは垂直トランジスタを含むとともに、前記半導体ダイの辺に少なくとも１つのくぼみを含む、
ことを含む方法。
【請求項２】
請求項１に記載の方法において、前記複数の空洞の中の各空洞は、部分的に前記半導体ウェハーを介して延びる前記方法。
【請求項３】
請求項１に記載の方法において、前記複数の空洞は、エッチング処理を使用して形成される前記方法。
【請求項４】
請求項１に記載の方法であって、
（ｄ）回路サブストレートに前記分離されたダイを取り付け、半導体ダイごとの「はんだ」材料は、前記半導体ダイの前記辺にある少なくとも１つのくぼみを介して、前記回路サブストレートに前記半導体ダイを結合することを更に含む前記方法。
【請求項５】
請求項１に記載の方法において、各分離された半導体ダイは、前記半導体ダイの各辺に少なくとも１つのくぼみを含む前記方法。
【請求項６】
請求項１に記載の方法において、前記複数の空洞の各空洞は、前記半導体ウェハーを介して延びる前記方法。
【請求項７】
請求項１に記載の方法において前記半導体ウェハーは、表面と裏面を含み、前記複数の空洞の各空洞は、前記半導体ウェハーの前記裏面に形成される前記方法。
【請求項８】
請求項１に記載の方法であって、分離された各半導体ダイに放熱板を取り付けることを更に含む前記方法。
【請求項９】
請求項１に記載の方法であって、
（ｄ）前記分離されたダイの少なくとも１つを回路サブストレートに取り付けることにおいて、前記少なくとも１つの半導体ダイは、「はんだ」バンプのかわりに複数の「はんだ」付け可能領域を有し、前記回路サブストレートは取り付け部パッド（ｌａｎｄ  ｐａｄｓ）を有する前記方法。
【請求項１０】
（ａ）導通領域を含む回路サブストレートと、
（ｂ）辺と前記辺にあるくぼみを含むとともに、前記回路サブストレートの上に垂直トランジスタを含む半導体ダイと、
（ｃ）前記くぼみを介して、前記半導体ダイと前記導通領域を結合する「はんだ」接合と、
を含む半導体ダイパッケージ。
【請求項１１】
請求項１０に記載の半導体ダイパッケージにおいて、前記半導体ダイは、垂直ＭＯＳＦＥＴを含む前記半導体ダイパッケージ。
【請求項１２】
請求項１０に記載の半導体ダイパッケージにおいて、前記くぼみは、部分的に前記半導体ダイを貫いて延びる前記半導体ダイパッケージ。
【請求項１３】
請求項１０に記載の半導体ダイパッケージにおいて、前記半導体ダイは裏面を含み、前記裏面は金属化されている前記半導体ダイパッケージ。
【請求項１４】
請求項１０に記載の半導体ダイパッケージにおいて、前記半導体ダイは裏面を含み、前記裏面に放熱板が取り付けられている前記半導体ダイパッケージ。
【請求項１５】
請求項１０に記載の半導体ダイパッケージにおいて、前記くぼみは、半円錐形の形をしている前記半導体ダイパッケージ。
【請求項１６】
請求項１０に記載の半導体ダイパッケージにおいて、前記辺は前記半導体ダイの第１の辺であり、前記半導体ダイは、前記半導体ダイの第２の辺に在る第２のくぼみを含む前記半導体ダイパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連特許出願の相互参照）
本願は、２００１年１月２２日出願の米国仮出願、第６０／３５１，５８７号の利点を主張するものである。この米国仮出願に言及することにより、この特許出願の開示内容のすべてを本願に明確に組み入れることにする。
（発明の背景）
いくつかの半導体ダイパッケージが存在する。半導体ダイパッケージの一例における半導体ダイは、リード付きのリードフレームに搭載される。線は半導体ダイをリードに結合する。線、半導体ダイ、次に（外に向かって延びるリードを除く）リードフレームの殆どは、モールド材料のカプセルに包まれる。次にモールド材料が成形される。成形された半導体ダイパッケージは、モールドされた主要部分から側面に沿って延びるリードをもつモールドされた主要部分を含む。次に半導体ダイパッケージが回路基板（circuit board）の上に搭載される。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
このような半導体ダイパッケージは有用であるが、改良の余地がある。たとえば、家電製品（たとえば、セル電話機、ラップトップコンピュータなど）の大きさが小さくなり続けるのに伴い、デバイスの密度を増加させる一方、電子デバイスの厚さを薄くする要求はますます高まっている。それだけでなく、従来の半導体ダイパッケージの熱放散特性を改善する必要もある。チップから熱を放散することは半導体のパッケージングの分野において今も続いている課題である。対処すべき必要のある他の課題は、回路基板上の構成部品の「オン抵抗」を減らすこと（RDSon(reducing the“on resistance”））を含むとともに、回路基板上の構成部品の占有面積（footprint）を減らすことを含む。上記モールドされたパッケージの例におけるこのような構成部品の占有面積について言及すると、モールドされたボデーから外に向かって延びるリードは、パッケージの占有面積を増加させる。回路基板上により多くの構成部品を配置できるように、このような構成部品の占有面積を減らすことができれば実に望ましいことである。たとえば、ソース領域、ゲート領域およびドレイン領域のある電力用ＭＯＳＦＥＴを含む半導体ダイの場合、半導体ダイの実効ソース面積を減少させずにチップ対パッケージザイズ比（chip to package size ratio）が約１：１のチップを最終的に達成することが望ましい。
【課題を解決するための手段】
【０００３】
本発明の各種実施例は、これらの課題を個別にあるいは、一括して対処している。
【０００４】
本発明の実施例は、半導体ダイパッケージに関する。
【０００５】
本発明の一実施例は、（ａ）スクライブ・ライン（scribe lines）によって決められた複数の半導体ダイを含む半導体ウェハーを形成し、（ｂ）半導体ウェハーの中のスクライブ・ラインに近接して複数の空洞を形成し、（ｃ）スクライブ・ラインに沿ってウェハーをサイの目に切断し、分離された各半導体ダイが垂直トランジスタを含むとともに、半導体ダイの辺に少なくとも１つのくぼみ（recess）を含む半導体ダイを分離する、ことを含む方法を対象としている。
【０００６】
本発明の一実施例は、（ａ）導通領域を含む回路サブストレート、（ｂ）回路サブストレート上にあって垂直トランジスタを含むとともに、辺（edge）とその辺にあるくぼみを含む半導体ダイ、（ｃ）くぼみを介して半導体ダイと導通領域を結合する「はんだ」接合を含む半導体ダイパッケージを対象としている。
【実施例】
【０００７】
以下、本発明の各種実施例を更に詳細に説明する。
【０００８】
本発明の実施例におけるいくつかのドレインサイト接続（drain site connections）は、半導体ウェハーの裏面のスクライブ・ラインに近接して形成される。スクライブ・ラインは、半導体ウェハーの中の半導体ダイの境界線を決める。好適実施例におけるドレインサイト接続は、半導体ウェハーの裏面に形成される（たとえば、胸壁（castellations）のような）円錐状空洞である。これらの空洞は、半導体ウェハーの一部または全体を介して延びることができる。各円錐状空洞のプロファイルは、毛細管現象を介して「はんだ」接合の形成を最大にするように選択されうる。多数の異なるパッケージング構成が存在するが、これらの構成ごとの最終ドレイン接続は半導体ダイを回路サブストレートに搭載している間に発生する。また最終ドレイン接続の発生は、ソースとゲートのバンプが、回路サブストレート上の該当する場所（lands）に「はんだ」付けされる基板搭載処理中に行われる。
【０００９】
ここで使用されるように、半導体ダイパッケージは、適切なサイズの適切な回路サブストレートに搭載される適切な数の半導体ダイを含むことができる。本発明の実施例は、望ましくは「チップ・スケール・パッケージ（chip scale package）」であり、半導体ダイパッケージのサイズは、半導体ダイ自体のサイズに近い。
【００１０】
本発明の実施例にはいくつかの利点がある。第１に本発明の実施例の占有面積当たりのＲＤＳｏｎが高い。第２に本発明の実施例におけるドレイン接点（drain contact）は、円錐状ドレイン接続を介して、ダイの周辺部で最大になっているため、半導体ダイパッケージの熱的パフォーマンスが向上している。第３に、半導体ダイには背面に取り付けられた放熱板がある。放熱板は銅塊の形にすることができる。半導体ダイの背面に銅の塊があることは、（裏面の溝を含め）約４ミル（０．１０１６ミリメートル）厚の半導体ダイを使用する場合の実用的な方法である。第４に本発明の実施例における半導体ダイの中のＭＯＳＦＥＴのソース領域は、回路基板上のソース接点に直接接続されている。このためＭＯＳＦＥＴに対するソース電流が最大になり、ＭＯＳＦＥＴのオン抵抗（ＲＤＳｏｎ）が小さくなる。第５に、半導体ダイパッケージの中の「はんだ」接点の全断面積が、ゲート、ソースおよびドレインの両端で大きくなるので、本発明の実施例は大電流の用途で使用されうる。第６に本発明の実施例における半導体ダイの辺にあるくぼみのため、リフロー中に「はんだ」の毛細管流動が高まり、ほぼ自動的に「はんだ」接合を形成する。「はんだ」接合の形成は、反復実行可能性と正確さの維持を伴う。
【００１１】
本発明の実施例においては、スクライブ・ラインによって決められた複数の半導体ダイを含む半導体ウェハーが形成される。次に、半導体ウェハーの中のスクライブ・ラインに近接して複数の空洞が形成される。次にウェハーはスクライブ・ラインに沿ってサイの目に切断され、半導体ダイを分離する。サイの目に切断され分離された各半導体ダイは、半導体ダイの辺に少なくとも１つのくぼみを含む。いくつかの実施例における各辺は、１つまたは複数のくぼみを含むことができる。たとえば、いくつかの実施例における半導体ダイのすべての４つの辺は、少なくとも１つのくぼみを含む。
【００１２】
半導体ダイは、垂直電力トランジスタを含むことができる。垂直電力トランジスタは、ＶＤＭＯＳトランジスタと垂直バイポーラ電力トランジスタを含む。ＶＤＭＯＳトランジスタは、拡散によって形成された２つまたはそれ以上の半導体領域があるＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）である。ＶＤＭＯＳには、ソース領域、ドレイン領域およびゲートがある。このデバイスは、ソース領域とドレイン領域が半導体ダイの反対側表面にあるという点で垂直である。ゲートは、トレンチ型ゲート構造、または平面型ゲート構造であり、ソース領域と同じ表面に形成される。動作中、ＶＤＭＯＳのソース領域からドレイン領域への電流フローは、ダイ表面に対して実質的に垂直である。他の実施例における半導体ダイのトランジスタは、バイポーラトランジスタでありうる。このような実施例における半導体ダイの１つの面にはエミッタ領域とベース領域がある。このダイの他の面にはコレクタ領域がある。
【００１３】
図１（ａ）は、複数の半導体ダイ２４が形成された半導体ウェハー２０の裏面を示している。半導体ダイ２４は、スクライブ・ライン２２によって決められる。半導体ウェハー２０は、シリコンおよびガリウムヒ素を含む適切な半導体材料を含むことができる。半導体ウェハー２０の裏面は、半導体ダイ２４の中のＭＯＳＦＥＴのドレイン領域に対応する。
【００１４】
図１（ｂ）に示すように、複数の空洞２８は、半導体ウェハー２０の中のスクライブ・ライン２２に近接して形成される。各空洞２８は、半導体ウェハー２０の一部、あるいは、半導体ウェハー２０の全体を通じて延びることができる。また各空洞２８は、円錐状をしており、円錐状空洞の広い部分は半導体ウェハー２０の裏面に最も近く、円錐状空洞の狭い部分は半導体ウェハー２０の表面に最も近い。
【００１５】
適当な方法を使えば、いかなる数の空洞２８でも形成することができる。たとえば、光露光処理とエッチング処理によって複数の空洞２８を形成することができる。光露光処理とエッチング処理は、当業者には公知である。ウエットエッチングまたはドライエッチングを使用して空洞２８を形成することができる。他の例における複数の空洞２８は、レーザーエッチング処理またはウォータージェットエッチング処理を使用して形成されうる。
【００１６】
図１（ｃ）は、追加処理をした後の半導体ウェハー２０の裏面を模式的に示している。実行できる追加処理のステップは、半導体ウェハーの背面研磨（backgrinding）と応力除去エッチング処理（stress relief ethching process）を含む。背面の金属化処理を実行してもよい。
【００１７】
背面金属化処理における金属は、半導体ウェハーの裏面に堆積する。また、この処理中に、複数の空洞２８の中の空洞の内壁と底面に金属をコーティングすることができる。各種処理を使用して、半導体ウェハー２０の裏面に金属を堆積させることができる。模範的処理は、スパッタリング、イオン支援成長法（ion assisted deposition）、および気相成長法を含む。背面金属化処理中に堆積する金属は、望ましくは「はんだ」濡れ性のよい金属である。模範的な背面金属化用金属には、アルミニウム、銅、ニッケル、タングステンなどが含まれる。
【００１８】
半導体ウェハー２０の背面金属化の後、半導体ウェハーをサイの目に切断し、相互に個別の半導体ダイ２４に分離することができる。サイの目に切断すること（dicing）は、どんな方法を使用してもよい。たとえば、ダイシングソー（dicing saw）またはレーザーを使用して半導体ウェハー２０をサイの目に切断してもよい。
【００１９】
図１（ｄ）から図１（ｆ）は、半導体ダイ２４がサイの目に切断されバンプが付けられた後の半導体ダイ２４を示している。図１（ｄ）から図１（ｆ）は、「はんだ」づけできるバックメタル３０がスパッタされた半導体ダイ２４の裏面から見た図を示している。半導体ダイ２４の辺にはいくつかのくぼみ３４があり、そこには前に形成された空洞が存在していた。この例では、辺ごとに２つのくぼみ３４があり、半導体ダイ２４には４つの辺がある。しかし、他の実施例では、辺ごとにいくつかのくぼみがあるであろう。
【００２０】
図１（ｅ）から図１（ｆ）は、半導体ダイ２４の表面にある複数の「はんだ」バンプ３２を示している。「はんだ」バンプ３２は、半導体ダイ２４の中のＭＯＳＦＥＴのソース接続とゲート接続として機能する。「はんだ」バンプ３２は、半導体ダイ２４が他の半導体ダイ２４と別々になる前、またはなった後に半導体ダイ２４の上に堆積することができる。ピック・アンド・プレース（pick and place）、ステンシルプリント印刷、および電気メッキを含む何らかの適切な「はんだ」堆積処理を使用して、「はんだ」バンプ３２を堆積させることができる。
【００２１】
図１（ｇ）は、バンプ付きの半導体ダイ２４を拡大して示している。図１（ｇ）に示すように、半導体ダイ２４の側面にはいくつかのくぼみ３４がある。各くぼみ３４には大きい部分と小さい部分があり、大きい部分は半導体ダイ２４の裏面に最も近く、小さい部分は半導体ダイ２４の表面に最も近い。図１（ｇ）と図１（ｈ）に示すように、くぼみ３４は半導体ダイ２４の裏面で始まり、部分的に半導体ダイ２４を介して延びている。他の実施例では、くぼみ３４は半導体ダイ２４を貫通する場合もある。各くぼみ３４の深さは、半導体ダイの厚さの半分より大きくてもよい。
【００２２】
各くぼみ３４は、ドレイン接点の胸壁構造のような部分であり、半円錐の形に似ている。各くぼみ３４の深さは十分にあるので、くぼみ３４の底面に存在している「はんだ」が、「はんだ」リフローの前に回路サブストレートの導通領域の「はんだ」に接触することができるので、くぼみ３４を介して側面の電気接続を形成する。普通、くぼみ３４のベース３４（ａ）に存在する「はんだ」は、回路サブストレートの導通領域に存在する「はんだ」と電気接続を形成する。この電気接続は、半導体ダイ２４の裏面に対するドレイン接続でありうる。
【００２３】
図１（ｈ）を参照すると、くぼみ３４は、半導体ダイ２４が回路基板のような回路サブストレートに搭載される場合、「はんだ」フローと「はんだ」接触の場所を提供する。傾斜角（θ）は、バックメタル層３０の形成中に、円錐状のくぼみのベースまでバックメタルが完全かつ均等に覆っていることを保証する。傾斜角の適切な角度は、約６０度から約４５度であり得る。傾斜角が低い（たとえば、約６０度よりも少ない）と、くぼみ３４の内側に最終的かつ部分的に形成される「はんだ」接合が、ダイの辺から離れている可能性が大きくなりうる。たとえば、（以下に説明する）図４（ｈ）に示すように、「はんだ」接合６８の下の導通領域６４（ｂ）の少なくとも大半が半導体ダイ２４の周辺の外側であり、形成された「はんだ」接合がダイ２４から延びていることを保証する。特定の傾斜角は、レーザーエッチングまたは（ドライまたはウエット）化学エッチングを含む技術の公知の手法を使用して形成されうる。
【００２４】
ダイの辺にあるインタフェースと「はんだ」接合は、応力を受ける点（point of stress）でありうる。（たとえば回路基板のような）回路サブストレート上のドレイン接点と一致する導通領域のパターンは、「はんだ」接合とダイの辺との間の間隔を保証するように配置されることが望ましい。半導体ダイの中すべてではなく、ダイの中に部分的に形成されるくぼみは、形成された「はんだ」接合と半導体ダイの辺との間隔をあけることに役立つ。
【００２５】
図２（ａ）から図２（ｂ）は、個々のダイに放熱板のない半導体ダイを形成する処理を示している。図２（ａ）は、複数の半導体ダイ２４と、半導体ダイ２４上の複数の「はんだ」バンプを含むサイの目に切断する前の半導体ウェハー２０を示している。この例における半導体ダイ２４は、サイの目に切断する前に「はんだ」バンプが付けられる。他の例における半導体ダイ２４は、さいの目に切った後に「はんだ」バンプが付けられる。半導体ウェハー２０がサイの目に切断され半導体ダイ２４が相互に分離されると、図２（ｂ）に示すように、これらのダイはチップトレー４０に置かれる。次に半導体ダイ２４は電気的に試験される。試験後、半導体ダイ２４はテープに置かれた後、リールに巻かれる。
【００２６】
図３（ａ）から図３（ｋ）を参照すると、半導体ダイの裏面に放熱板がある半導体ダイを形成する処理を説明することができる。ダイパッケージは改善された熱的パフォーマンスを示すであろう。前述の諸例における放熱板は、平たい銅塊の形をしている。しかし他の実施例においては、垂直に熱を放散するフィンの付いた放熱板が使用されていてもよい。
【００２７】
図３（ａ）は、サイの目に切断する前のバンプ付き半導体ダイ２４をもつ半導体ウェハー２０を示している。さいの目に切った後は図３（ｂ）に示すように、半導体ダイ２４は、チップトレー４０の中に置かれる。しかし、図２（ｂ）とは異なり、半導体ダイ２４の「はんだ」バンプがチップトレー４０（たとえば、セラミックのチップトレー）の下方を向いて置かれるように、半導体ダイ２４はチップトレー４０の中に置かれる。図３（ｃ）に示すように、「はんだ」ペースト４６は半導体ダイ２４の裏面に堆積されうる。「はんだ」ペースト４６は鉛錫合金の「はんだ」または他の適切な「はんだ」部材を含む。次に図３（ｄ）、３（ｅ）に示すように、放熱板４８が半導体ダイ２４の裏面に取り付けられ、半導体ダイ２４を加熱して「はんだ」ペーストのリフローを行う。図３（ｃ）から図３（ｅ）のステップを実行するために１つの装置を使うことができる。
【００２８】
いくつかの実施例における放熱板４８には、半導体ダイを識別するために印を付けてもよい。半導体ダイ２４に放熱板４８を取り付けた後、半導体ダイを試験することができる。試験が終わると、半導体ダイ２４はテープに置かれリールに巻き取られる。図３（ｉ）から図３（ｈ）は、放熱板が取り付けられた半導体ダイ２４を各種方向から見た図を示している。
【００２９】
図３（ｋ）は、半導体ダイ２４のくぼみ３４の近くの一部を拡大して示している。くぼみ３４にはベース３４（ａ）がある。「はんだ」（図示されず）はベース３４（ａ）に存在する。
【００３０】
図４（ａ）から図４（ｈ）を参照して半導体ダイの搭載方法を説明することができる。
【００３１】
図４（ａ）は、複数の導通領域６４がある回路サブストレート６２を示している。回路サブストレート６２は回路基板つまり半導体ダイの運搬器（carrier）でありうる。回路サブストレート６２は、ポリマーまたはセラミック材料を含む１つまたは複数の絶縁層を含むことができる。導通領域６４は、導通部分、導通ラインなどのような「はんだ」付け可能な微量な金属の形をしている。
【００３２】
図４（ｂ）は、導通領域６４の上に形成された複数の「はんだ」バンプ６６を示している。複数の「はんだ」バンプ６６は、電気メッキ、謄写印刷、ピック・アンド・プレース、スクリーン印刷などで形成されうる。
【００３３】
図４（ｃ）に示すように、側面にくぼみ３４がある半導体ダイ２４は、回路サブストレート６２に搭載されうる。半導体ダイ２４の側面にあるくぼみ３４は、導通領域６４の上にある「はんだ」バンプ６６に接触する。ピック・アンド・プレース処理は、回路サブストレート６２の上に半導体ダイ２４を搭載するために使用されうる。この搭載後に、リフロープロセスにより、はんだ６６がリフローされる。図４（ｄ）、４（ｅ）に示すように、リフローされた「はんだ」バンプは、少なくともくぼみ３４の中に部分的に存在する「はんだ」接合６８を形成する。これらのはんだ接合６８は、半導体ダイ２４の裏面に対するドレイン接続として機能することができる。
【００３４】
搭載する前、この例における半導体ダイ２４には、半導体ダイ２４の上に「はんだ」バンプがなかった。したがって、この例における搭載前の半導体ダイ２４は、回路サブストレート６２の上に搭載される「バンプ無しの」ダイであると考えられる。これによって、バンプ付きのダイと比較して「はんだ」付けが容易になる。他の実施例におけるダイは、「はんだ」によるバンプが付いていてもよいことは勿論である。
【００３５】
図４（ｆ）から図４（ｈ）は、回路サブストレート６２に搭載されているときの半導体ダイ２４の拡大した図を示している。回路サブストレート６２は、「はんだ」バンプ６６（ａ）、６６（ｂ）付きの導通領域６４（ａ）、６４（ｂ）を含む。「はんだ」バンプ６６（ａ）は、半導体ダイ２４の上の「はんだ」バンプ３２を結合する。「はんだ」バンプ６６（ｂ）は半導体ダイ３４の側面にあるくぼみ３４に結合する。図４（ｈ）に示すように、リフローの後、「はんだ」接合６８の最上部がくぼみ３４の壁面に接触する「はんだ」接合６８が形成される。「はんだ」接合６８のベースは、印刷回路基板（ＰＣＢ）の微量金属部分でありうる導通領域６４（ｂ）の上に置かれる。
【００３６】
半導体ダイ２４とその他の構成部品の描写は、図４（ｆ）から図４（ｈ）とその他の図面で説明するために、単純化されていることは理解される。理解されることは、当業者ならば「はんだ」バンプ３２と「はんだ」接合６８を電気的に絶縁するために半導体ダイ２４の中に適切に辺の完成させた構造体を提供できることである。たとえば、感光性ＢＣＢ（ベンズシクロブタン：benzcyclobutane）またはポリイミドを使用してダイの辺または底部を被覆して、「はんだ」バンプ３２と「はんだ」接合６８を電気的に絶縁することができる。
【００３７】
図５（ａ）、５（ｂ）は、もっと大きい「はんだ」接合で形成されるときの半導体ダイのパッケージを示している。ダイは、図４（ａ）から図４（ｃ）に示す方法で回路サブストレートに搭載されうる。次に図５（ａ）に示すように、半導体ダイ２４が回路サブストレート６２に搭載された後、追加「はんだ」８６がくぼみ３４に堆積する。図５（ｂ）は、リフロー後の半導体ダイパッケージを示している。リフロー後は、より大きな「はんだ」接合８６が形成される。これらの「はんだ」接合８６は、回路サブストレート６２の導通領域にくぼみを結合する。
【００３８】
図５（ｃ）に示すように、以前に説明したように処理された「はんだ」バンプ付きの半導体ダイ２４が、導通領域６４（ａ）、６４（ｂ）により回路サブストレート６２に搭載される。導通領域６４（ａ）、６４（ｂ）には、それぞれの上に「はんだ」バンプ６６（ａ）、６６（ｂ）がある。図５（ｄ）に示すように、半導体ダイ２４の上の「はんだ」バンプ３２は導通領域６４（ａ）の上の「はんだ」バンプ６６（ａ）に接触する。「はんだ」バンプ６６（ｂ）は、半導体ダイ２４の辺にあるくぼみ３４に接触する。次に追加「はんだ」８８が「はんだ」バンプ６６（ｂ）の上に堆積され、バック・サイド・メタル３０と半導体ダイ２４の中のＭＯＳＦＥＴのドレイン領域との間の良好な電気接続になる。図５（ｅ）に示すように、リフロー後の「はんだ」６６（ｂ）、８８は、「はんだ」接合８６を形成する。
【００３９】
図５（ｃ）から図５（ｅ）に示す実施例においては、第２の「はんだ」ペーストの印刷ステップまたは分配（dispensing）ステップにより、半導体ダイ２４の中のＭＯＳＦＥＴのドレインに接続されるくぼみ３４の中の金属に、ドレインがより良く接触することが可能になる。この結果として、リフローの後には、高くかつ幅が広い「はんだ」接合が生じる。
【００４０】
図６（ａ）、６（ｂ）の半導体ダイ２４は、図５（ｃ）から図５（ｅ）の半導体ダイ２４と同様に搭載される。しかし、図６（ａ）、６（ｂ）の放熱板と「はんだ」層４６は、半導体ダイ２４の上にある。
【００４１】
半導体ダイ２４の隅部の拡大した図が図６（ｃ）に示されている。同図に示すように、絶縁層９２が半導体ダイ２４の表面に存在している。絶縁層９２は、ベンズシクロブタン：benzcyclobutane (BCB）のような材料を含む。絶縁層９２の厚さを、約８ミクロンから約１０ミクロンにすることができる。絶縁層９２の被覆範囲は、半導体ウェハーの中のスクライブ・ラインまで広げることができるので、リフロー後は「はんだ」接合と接触するであろう。この絶縁は、「はんだ」接合の信頼性をもたらしうる応力ポイントでありうるシリコンのエッジに対して接触していないことを保証する。半導体ダイ２４の平面図が図６（ｄ）に示されている。
【００４２】
本明細書の中で使用してきた用語と表現は、説明用の用語であって制限を示す用語ではなく、ここに示しかつ説明した各種特徴と等価な表現、またはその一部分を排除するために、かかる用語と表現を使用することを意図しておらず、さらに権利を主張する本発明の範囲内で各種変更、修正が可能であることは認められている。さらに本発明の範囲を逸脱することなく、本発明の１つまたは複数の実施例の１つまたは複数の特徴を、本発明の他の実施例の１つまたは複数の特徴と組み合わせることができる。
【図面の簡単な説明】
【００４３】
【図１（ａ）】半導体ウェハー裏面の模式的平面図を示す図である。
【図１（ｂ）】図１（ａ）に示す半導体ウェハー裏面に決められたドレイン接続部を示す図である。
【図１（ｃ）】更に処理が進んだ後における図１（ｂ）に示す半導体ウェハー裏面に決められたドレイン接続部を示す図である。
【図１（ｄ）】半導体ダイ裏面にスパッタされた半田付け用バックメタルを示す図である。
【図１（ｅ）】半導体ダイの側面図を示す図である。
【図１（ｆ）】半導体ダイの側面図を示す図である。
【図１（ｇ）】バンプ付き半導体ダイの正面から見た透し図を示す図である。
【図１（ｈ）】線Ａ１−Ａ１に沿って図１（ｇ）に示すバンプ付き半導体ダイの一部分を示す図である。
【図２（ａ）】半導体ウェハーの中のバンプ付き半導体ダイのアレイの平面図を示す図である。
【図２（ｂ）】さいの目に切った後のチップトレー上の複数のバンプ付き半導体ダイの透し図を示す図である。
【図３（ａ）】バンプ付き半導体ダイのアレイの平面図を示す図である。
【図３（ｂ）】さいの目に切った後のチップトレー上のバンプ付き半導体ダイのアレイの平面図を示す図である。
【図３（ｃ）】放熱板が取り付けられたときの半導体ダイのアレイを示す図である。
【図３（ｄ）】放熱板が取り付けられたときの半導体ダイのアレイを示す図である。
【図３（ｅ）】放熱板が取り付けられたときの半導体ダイのアレイを示す図である。
【図３（ｆ）】放熱板が取り付けられたときの半導体ダイのアレイを示す図である。
【図３（ｇ）】放熱板付き半導体ダイを示す図である。
【図３（ｈ）】放熱板付き半導体ダイを示す図である。
【図３（ｉ）】放熱板付き半導体ダイを示す図である。
【図３（ｊ）】放熱板付き半導体ダイを示す図である。
【図３（ｋ）】図３（ｈ）に示す半導体ダイの一部をラインＡ２−Ａ２に沿って見た断面図を示す図である。
【図４（ａ）】回路サブストレート上の半導体ダイの平面図を示す図である。
【図４（ｂ）】回路サブストレート上の半導体ダイの平面図を示す図である。
【図４（ｃ）】回路サブストレート上の半導体ダイの平面図を示す図である。
【図４（ｄ）】回路サブストレート上の半導体ダイの平面図を示す図である。
【図４（ｅ）】回路サブストレート上に搭載されているときの半導体ダイを示す図である。
【図４（ｆ）】回路サブストレート上に搭載されているときのバンプ付き半導体ダイの一部分の断面図を示す図である。
【図４（ｇ）】回路サブストレート上に搭載されているときのバンプ付き半導体ダイの一部分の断面図を示す図である。
【図４（ｈ）】回路サブストレート上に搭載されているときのバンプ付き半導体ダイの一部分の断面図を示す図である。
【図５（ａ）】搭載され、かつリフロー後の回路サブストレート上の半導体ダイの透し図を示す図である。
【図５（ｂ）】搭載され、かつリフロー後の回路サブストレート上の半導体ダイの透し図を示す図である。
【図５（ｃ）】回路サブストレート上に搭載されているときの半導体ダイの一部分の横方向断面図を示す図である。
【図５（ｄ）】回路サブストレート上に搭載されているときの半導体ダイの一部分の横方向断面図を示す図である。
【図５（ｅ）】回路サブストレート上に搭載されているときの半導体ダイの一部分の横方向断面図を示す図である。
【図６（ａ）】回路サブストレート上に搭載されているときの半導体ダイの一部分の横方向断面図を示す図である。
【図６（ｂ）】回路サブストレート上に搭載されているときの半導体ダイの一部分の横方向断面図を示す図である。
【図６（ｃ）】半導体ダイの隅部を拡大した一部分を示す図である。
【図６（ｄ）】回路サブストレート上の半導体ダイの平面図を示す図である。  図１（ａ）〜図６（ｄ）  類似の参照番号は類似の要素を示す。
【図１（ａ）】
2005516402.tif 000002
【図１（ｂ）】
2005516402.tif 000003
【図１（ｃ）】
2005516402.tif 000004
【図１（ｄ）】
2005516402.tif 000005
【図１（ｅ）】
2005516402.tif 000006
【図１（ｆ）】
2005516402.tif 000007
【図１（ｇ）】
2005516402.tif 000008
【図１（ｈ）】
2005516402.tif 000009
【図２（ａ）】
2005516402.tif 000010
【図２（ｂ）】
2005516402.tif 000011
【図３（ａ）】
2005516402.tif 000012
【図３（ｂ）】
2005516402.tif 000013
【図３（ｃ）】
2005516402.tif 000014
【図３（ｄ）】
2005516402.tif 000015
【図３（ｅ）】
2005516402.tif 000016
【図３（ｆ）】
2005516402.tif 000017
【図３（ｇ）】
2005516402.tif 000018
【図３（ｈ）】
2005516402.tif 000019
【図３（ｉ）】
2005516402.tif 000020
【図３（ｊ）】
2005516402.tif 000021
【図３（ｋ）】
2005516402.tif 000022
【図４（ａ）】
2005516402.tif 000023
【図４（ｂ）】
2005516402.tif 000024
【図４（ｃ）】
2005516402.tif 000025
【図４（ｄ）】
2005516402.tif 000026
【図４（ｅ）】
2005516402.tif 000027
【図４（ｆ）】
2005516402.tif 000028
【図４（ｇ）】
2005516402.tif 000029
【図４（ｈ）】
2005516402.tif 000030
【図５（ａ）】
2005516402.tif 000031
【図５（ｂ）】
2005516402.tif 000032
【図５（ｃ）】
2005516402.tif 000033
【図５（ｄ）】
2005516402.tif 000034
【図５（ｅ）】
2005516402.tif 000035
【図６（ａ）】
2005516402.tif 000036
【図６（ｃ）】
2005516402.tif 000037
【図６（ｄ）】
2005516402.tif 000038
【国際調査報告】
2005516402.tif 000039