(57)【要約】半導体整流器が、アノード（９）とカソード（７）との間に延在する中間半導体領域（２９）を含んでいる。絶縁された側壁（１５）とベース（１７）とを備えるトレンチゲート（１９）が、前記中間領域を空乏化し得る。しかしながら、シールド領域（２３）が、前記ゲート（１９）から前記中間領域（２９）をシールドするように作用して、アノード（９）とカソード（７）との間に印加される電圧の極性に依存して電流が流れることを可能にする。
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【特許請求の範囲】
【請求項１】
アノードコンタクト及びカソードコンタクトと、
前記アノードコンタクトと前記カソードコンタクトとの間に延在する第一の導電形の中間半導体領域と、
前記中間半導体領域の側面に位置する少なくとも一つのトレンチゲート電極と、
前記少なくとも一つのトレンチ電極と前記中間半導体領域との間にもたらされると共に、前記アノードコンタクト及び前記カソードコンタクトのうちの一つに接続される、前記第一の導電形と反対の第二の導電形のシールド半導体領域と、
前記シールド半導体領域と前記トレンチ電極との間のゲート絶縁層と、
前記中間半導体領域を空乏化するために前記ゲート電極に電圧を印加するための別個のゲートコンタクトと
を有し、
前記ゲート電極に電圧を印加すると共に前記アノードと前記カソードとの間に第一の極性の電圧を印加することによって前記中間半導体領域は空乏化されることが可能であり、前記アノードと前記カソードとの間に前記第一の極性と反対の極性の電圧が印加されるとき、前記シールド半導体領域は、前記ゲート電極に印加される前記電圧から前記中間半導体領域をシールドするように導通して、前記アノードと前記カソードとの間に前記中間半導体領域を介して導電性パスを実現する半導体整流器。
【請求項２】
前記シールド半導体領域が、前記トレンチゲート電極の側壁及びベースの全体の周りに延在する請求項１に記載の半導体整流器。
【請求項３】
前記中間半導体領域が、反対側に位置する第一及び第二の面を有する半導体本体であり、前記アノードコンタクトが一方の面上にもたらされると共に前記カソードコンタクトが反対の面上にもたらされ、
前記トレンチゲート電極若しくは各々のトレンチゲート電極が、前記本体を介して前記第一の面から前記第二の面に向かって延在する絶縁されたトレンチ内にもたらされ、前記ゲート絶縁層が、前記トレンチの絶縁されたベース及び絶縁された側壁を形成し、
前記シールド半導体領域が、前記トレンチの前記側壁の外側に沿って延在する請求項１又は２に記載の半導体整流器。
【請求項４】
前記中間層が、前記シールド半導体領域によってラテラルに囲われる、少なくとも一つのメサを前記第一の面に形成し、前記シールド半導体領域が、前記少なくとも一つのトレンチ電極によって囲われる請求項３又は４に記載の半導体デバイス。
【請求項５】
前記少なくとも一つのメサが、１μｍから５μｍまでの範囲におけるラテラルディメンションを有する請求項４に記載の半導体デバイス。
【請求項６】
並列に接続される、複数のメサがもたらされる請求項４又は５に記載の半導体デバイス。
【請求項７】
前記中間半導体領域がｎ形にドーピングされ、前記シールド半導体領域がｐ−形にドーピングされ、前記カソードコンタクトが前記半導体本体の前記第二の面上に設けられると共に前記アノードコンタクトが、前記中間半導体領域と前記シールド半導体領域とに接触して前記半導体本体の前記第一の面上に設けられる請求項２乃至６の何れか一項に記載の半導体デバイス。
【請求項８】
前記アノードコンタクトがショットキコンタクトである請求項１乃至７の何れか一項に記載の半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体整流器、及び特にトレンチ構造を使用する半導体整流器に関する。
【０００２】
【従来の技術】
多様な異なる半導体整流器が知られている。最も広く採用されているものとして、従来のバイポーラダイオード及びショットキダイオード（Ｓｃｈｏｔｔｋｙ  ｄｉｏｄｅ）がある。
【０００３】
特に望ましい整流器のパラメータは、高いブレークダウン電圧を含む、オフ状態（ｏｆｆ−ｓｔａｔｅ）における良好なブロッキング特性である。従って高度なブロッキング特性を備える整流器をもたらすことが所望されるであろう。
【０００４】
【発明が解決しようとする課題】
整流器をもたらす一つの方法は、整流器として従来のＭＯＳＦＥＴを使用することである。この場合、オン状態においてチャネルは基本的に、非常に低い順方向電圧においてさえある一定の導電性をもたらす抵抗性を示す。不利点は、整流動作をもたらすために、前記ＭＯＳＦＥＴのゲートは前記ＭＯＳＦＥＴのソース・ドレイン間電圧に同期して制御される必要があることにある。これにより、更なる制御回路が必要とされ、一般的に望ましくない。
【０００５】
このように、改善された整流器に対する要求事項が残存している。
【０００６】
【課題を解決するための手段】
本発明によれば、アノードコンタクト及びカソードコンタクトと、前記アノードコンタクトと前記カソードコンタクトとの間に延在する第一の導電形の中間半導体領域（ｉｎｔｅｒｍｅｄｉａｔｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｒｅｇｉｏｎ）と、前記中間半導体領域の側面に位置する少なくとも一つのトレンチゲート電極と、前記少なくとも一つのトレンチ電極と前記中間半導体領域との間にもたらされると共に、前記アノードコンタクト及び前記カソードコンタクトのうちの一つに接続される、前記第一の導電形と反対の第二の導電形のシールド半導体領域と、前記シールド半導体領域と前記トレンチ電極との間のゲート絶縁層と、前記中間半導体領域を空乏化するために前記ゲートに電圧を印加するための別個のゲートコンタクトとを有し、前記ゲートに電圧を印加すると共に前記アノードと前記カソードとの間に第一の極性の電圧を印加することによって前記中間半導体領域は空乏化されることが可能であり、前記アノードと前記カソードとの間に前記第一の極性と反対の極性の電圧が印加されるとき、前記シールド半導体領域は、前記ゲートに印加される前記電圧から前記中間半導体領域をシールドするように導通して、前記アノードと前記カソードとの間に前記中間半導体領域を介して導電性パスを実現する半導体整流器がもたらされる。
【０００７】
本発明は、前記中間領域を空乏化させるのに十分な一定電圧をゲートに印加することによって動作する。しかしながら、ある極性の電圧が前記アノードと前記カソードとの間に印加されると、前記シールド領域はキャリアで満たされる。例えば、前記アノードに接続されるｐ形シールド領域及びｎ形中間領域の場合、前記アノードが前記カソードに対して正となっているとき、前記ｐ形シールド領域は正孔で満たされるであろう。当該状態において、前記シールド領域は前記印加されたゲート電圧の影響の大部分から前記中間領域をシールドするであろう。そのため前記アノード及びカソードは前記中間半導体領域を介して接続される。当該構造のオン抵抗（ｏｎ−ｒｅｓｉｓｔａｎｃｅ）は非常に低くなり得る。
【０００８】
同じ例において、前記アノードが前記カソードに対して負であるとき、前記シールド領域は空乏化され、もはや前記ゲート電極に印加される電圧の影響を完全にシールドしないであろう。前記ゲート電極はそのとき前記中間領域を自在に空乏化し、従ってアノードとカソードとの間の電流の流れを阻止する。
【０００９】
好ましくは、前記中間半導体領域に対する前記アノードコンタクトはショットキコンタクトである。当該構造を使用して、ショットキコンタクトは低いアノード・カソード間電圧で整流をもたらす。より高い順方向電圧（ｆｏｒｗａｒｄ  ｖｏｌｔａｇｅ）において、前記デバイスは導通する。より高い逆方向電圧（ｒｅｖｅｒｓｅ  ｖｏｌｔａｇｅ）において、中間半導体領域のように、前記シールド半導体領域は空乏化され、前記中間領域の間で、ある程度の電圧降下がもたらされる。このように、前記中間領域のいかなる所与のドーピングに対しても、単にショットキコンタクト自体を使用する場合よりも高いブレークダウン電圧が得られ得る。好ましくは、前記ショットキコンタクトは、当該構造において電圧降下を最小限化するために低いショットキ障壁である。
【００１０】
本発明によるデバイスは、前記ゲートが、本発明にあるようにより高い負の一定電圧源（ｖｏｌｔａｇｅ  ｓｏｕｒｃｅ）に接続されるのではなく前記アノードに接続されるトレンチショットキデバイスを使用する場合よりもブレークダウン電圧において多大な改善をもたらし得ることが、予備的なモデリング結果に示されている。
【００１１】
都合のよいことに、前記中間半導体領域は、一方の面上に前記アノードコンタクトを備えると共に反対の面上に前記カソードを備える、反対側に位置する第一の面と第二の面とを有する半導体本体であってもよい。前記トレンチゲート電極はそれから第一の面から第二の面に向かって前記本体を介して延在する絶縁トレンチ内に設けられてもよい。前記トレンチの壁及びベースは前記ゲート絶縁層によって絶縁されていてもよい。
【００１２】
前記シールド半導体領域はそれから前記トレンチの側壁の外側に沿って延在していてもよい。
【００１３】
代わりの構造において、前記シールド半導体領域は前記トレンチの側壁の外側に沿って延在するばかりでなく前記トレンチのベースの下部に延在していてもよい。このように、高い電離度積算値（イオナイゼイションインテグラル（ｉｏｎｉｓａｔｉｏｎ  ｉｎｔｅｇｒａｌ））のいかなる領域の影響も、それ故にさもなくば前記中間半導体領域と前記シールド半導体領域と前記ゲート絶縁層との間の角部にもたらされ得る、高いブレークダウン発生危険度が低減され得る。従って代わりの構造が、より高いブレークダウン電圧がもたらし得る。
【００１４】
出願人が知っている最も似たデバイスとして、静電誘導サイリスタ（ＳＩＴ（ｓｔａｔｉｃ  ｉｎｄｕｃｔｉｏｎ  ｔｈｙｒｉｓｔｏｒ））がある。当該デバイスは、アノードとカソードとの間に電流の流れをもたらすと共に阻止するために、埋め込まれたｐ形領域からの広がりをもつ空乏層に依っている。従ってＳＩＴにおいてｐ形領域は、アノードとカソードとの間の電圧にかかわらず、アノードとカソードとの間のパスを空乏化するであろう。本発明の構造は似ているが異なる態様で動作する。ここでも空乏領域は、導通をピンチオフ（ｐｉｎｃｈ  ｏｆｆ）するように延在しているが、前記ｐ形領域に印加される電圧に依存して導通をピンチオフするであろう。アノードとカソードとの間に印加される電圧の極性により、前記シールド領域は導通することが可能となるか導通しないことが可能となる。それ故にアノードとカソードとの間の導通が可能となるか阻止される。
【００１５】
本発明による構造は、前記アノードバイアスにおける変化に自発的に応答して、極性に依存して導通状態又はブロッキング状態になる。従って、前記アノード及びカソードがバイアスされると、ＭＯＳＦＥＴを使用する場合に必要とされ得るように、バイアスされるアノードの複数の変化（ｃｈａｎｇｅ  ｉｎ  ａｎｏｄｅ  ｂｉａｓｅｄ  ｐｌｕｒａｌｉｔｙ）に“同期”して前記ゲートを駆動することを必要とせずに、前記導通状態及びブロッキング状態は自動的にもたらされる。
【００１６】
唯一必要とされる更なる回路は、常に前記ゲートをバイアスするための単なる負の電圧源である。当該回路は、多くの用途回路において利用可能であり、重大な欠点をもたらさない。
【００１７】
本発明が、様々な異なる物質、ドーピング、若しくは構造において、ｐ形又はｎ形回路の何れかに適用され得ることは評価されるであろう。
【００１８】
本発明の他の有利な技術的特徴は、従属請求項において記載されている。
【００１９】
本発明の特定の実施例はこの場合添付図面を参照して単に例示によってのみ記載されるであろう。
【００２０】
全ての図が概略的であり、スケールは一致していないことと、部分の相対的なディメンションは強調されていると共に簡略化及び便宜のためにサイズが低減されていることとは注意されるべきである。同じ参照番号は概して、対応する特徴又は類似する特徴を参照するために使用されている。
【００２１】
【発明の実施の形態】
図１によれば、第一の導電形の半導体本体１が、第一の面３及び反対の第二の面５を有している。低障壁ショットキコンタクト（ｌｏｗ  ｂａｒｒｉｅｒ  Ｓｃｈｔｔｋｙ  ｃｏｎｔａｃｔ）９が第一の面３上に設けられ、オーミックコンタクト（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）７が第二の面５上に設けられている。記載の実施例において、第一の面３はトップ面（ｔｏｐ  ｆａｃｅ）であるとみなされてもよく、第一の面３の第一のコンタクト９はアノードコンタクトである。第二の面５は、本例においてはボトム面（ｂｏｔｔｏｍ  ｆａｃｅ）であり、カソードコンタクト７を保持している。
【００２２】
複数のトレンチ１１は、トレンチの間に少なくとも一つの半導体メサ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｓａ）１３を規定している。メサの形状は、例えば六角形（ｈｅｘａｇｏｎａｌ）、四角形（ｓｑｕａｒｅ）、又は曲線（ｃｕｒｖｅ）であってもよい。複数のメサは、メサ１３の六角形アレイ及び対応するトレンチ１１の六角形ネットワークを示す図２に示されているように規定されてもよい。当該例において、前記トレンチは全て互いに連結（ｌｉｎｋ）されている。前記トレンチは、例えば１μｍと１０μｍとの間の深さであってもよい。モデリングによれば前記デバイスが動作するには、過度の深さのトレンチを必要とすることなく、当該深さの範囲で十分であることが示される。
【００２３】
前記トレンチは、ゲート絶縁体１５及び１７を共に形成する絶縁ベース１７と、絶縁側壁（ｉｎｓｕｌａｔｅｄ  ｓｉｄｅ  ｗａｌｌ）１５とを有し、ゲート１９を形成する導電性物質を含んでいる。側壁１５及びベース１７の材料物質は、例えば酸化物（ｏｘｉｄｅ）、窒化物（ｎｉｔｒｉｄｅ）、又はその他の簡便な絶縁物質であってもよい。前記ゲートは、いかなる好適な導体又は半導体、例えばドーピングされた多結晶シリコン（ｐｏｌｙｓｉｌｉｃｏｎ）若しくはアモルファスシリコン（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ）から形成されてもよい。
【００２４】
ゲートコンタクト２１は、導電性ゲート１９に接続するように設けられる。
【００２５】
メサ１３の中央領域２９はｎ形にドーピングされ、実際本例において半導体本体１の物質で一体的に形成される。当業者は評価するであろうが、前記メサがエピタキシャル層に形成されることも当然可能である。ポイントは、半導体中間領域２９、この場合前記ゲートに電圧印加することによって空乏化されていてもよいメサ１３の中央領域を介して第一の電極９から第二の電極７まで導電性パスがもたらされている点である。本例において、ゲート１１によって制御されている中間領域２９は本体１を介してカソードコンタクト７に接続されている。
【００２６】
メサ１３の中央領域２９とトレンチ側壁１５との間のメサ１３に半導体物質のシールド領域２３が設けられる。シールド領域２３は、中間半導体領域１及び２９と反対の導電形となるように、しかしながらより浅くドーピングされる。従って中間半導体領域１及び２９がｎ形にドーピングされてもよく、シールド領域２３がｐ−形にドーピングされてもよい。代わりに、中間半導体領域２９及び本体１がｐ−形であってもよく、シールド領域がｎ−形であってもよい。後者の場合、トップ電極９はカソードとより適切に称され、下部電極（ｌｏｗｅｒ  ｅｌｅｃｔｒｏｄｅ）７はアノードとより適切に称される。
【００２７】
シールド領域２３はアノード９に接続される。当該シールド領域はシールド領域２３と中間領域２９との両方に渡って延在し、当該両方の領域を接触させている。
【００２８】
使用において、負のゲート電圧がゲートコンタクト２１上のゲート電極１１に印加される。本記載の電圧は、下部電極７（カソード）に印加される電圧を基準とする電圧である。
【００２９】
正の電圧がアノード９に印加されるとｐ形シールド領域２３は正孔で満たされる。従ってアノード９がカソード７を基準として正になっているときｐ形シールド領域２３は導通する。当該状態において、シールド領域２３は前記印加されたゲート電圧の大きな影響から中間領域２９をシールドし得るので、アノード９及びカソード７は、導通するよう十分にドーピングされている中間半導体領域２９を介して接続される。
【００３０】
逆に負の電圧が前記アノードに印加されると、シールド領域２３は正孔が欠乏し、もはやゲート電極１１に印加された電圧の大きな影響から中間領域２９をシールドし得なくなる。従ってゲート電極１１に印加される電圧は中間領域２９を空乏化し、アノード７とカソード９との間の導通をブロックする。
【００３１】
本発明による特定の構造が例示のみによってモデリングされている。モデリングされた構造におけるシールド領域２３は、１．５×１０１７ｃｍ−３のドーピング濃度でｐ−形にドーピングされている。前記中間半導体領域における前記ドーピング濃度は４×１０１６ｃｍ−３に設定されている。ゲート酸化膜厚は０．０４μｍであり、シールド領域２３の幅は０．３μｍである。当該値は、別段記載されない限り以下の全てのモデリング結果に適用される。
【００３２】
本発明による当該例に対する結果が、図３に記載の比較例による構造と比較されている。図３においてアノードコンタクト９及びゲートコンタクト２１が単一のショットキコンタクト２５によって置換されている。残りの層及びドーピング濃度は、モデリングされた構造と同じになっている。
【００３３】
最初のモデリングは１μｍと２．５μｍとの間のトレンチ深さに対して実行されているが、前記デバイスの特性は当該範囲においてほとんど変化していない。単一のショットキコンタクトデバイス（図３）により約２５ボルトのブレークダウン電圧がもたらされている。ゲート電極１１に印加される−１８ボルトのゲート電圧により、３０ボルトのアノード・カソードブレークダウン電圧がもたらされる。類似する結果が、ゲート１１に印加される−２０ボルトによって得られる。従って、本発明によるデバイスにより、ショットキ構造で得られるブレークダウン電圧よりも良好なブレークダウン電圧がもたらされている。
【００３４】
図４に示されているように、第二の実施例による代わりの構造は、シールド領域２３が前記トレンチの側壁１５に隣接して設けられているだけでなくベース１７の下にも設けられている点で図１の構造と異なっている。前記トレンチ下部の前記シールド領域の深さは０．４μｍに固定されている。これにより、中間半導体領域１と、シールド領域２３と、前記トレンチの側壁１５及びベース１７との間の角部においてブレークダウンが発生するいかなる可能性も最小限化される。
【００３５】
結果はそれから図３の比較例及び図４の本発明によるデバイスを考慮してモデリングされており、当該結果は図５に示されている。前記モデリングは、図３の比較例（曲線５１）と共に、ゲート１１に印加される三つの異なるゲート電圧、−２２Ｖ（曲線５３）、−２４Ｖ（曲線５５）、及び−２６Ｖ（曲線５７）に対して実行されている。前記モデリングは、数個の異なるメサ１３の幅の値に対して従来と同じドーピングレベルで実行されている。
【００３６】
明らかとなるように、本発明により、図３によるショットキトレンチ構造に比べて、狭いメサ幅に対するずっと高いブレークダウン電圧がもたらされる。メサ１３における前記半導体が、前記ゲート電極に印加される電圧によって空乏化され得るようにメサ１３の幅は十分に狭くされるべきなので、狭いメサ幅に対して本発明の利点は当然もたらされるであろう。従って本発明による整流器の性能は、狭いメサ幅（特に３μｍより狭い幅）においてずっと良好になることが注意されるであろう。更に、ゲート電極１１に印加される負の電圧の高さが高いほど、もたらされる構造の前記ブレークダウン電圧はより良好となる。
【００３７】
図６は、図４に記載のデバイスが、ゲート電極１１に印加される−２４ボルトの負のゲート電圧で４０ボルトをブロッキングしている場合の等電圧線（ｖｏｌｔａｇｅ  ｃｏｎｔｏｕｒ）６１を示している。水平軸はメサ１３の中央部からの距離を示している。従って当該デバイスは２μｍのメサ幅を有している。当該図はトレンチ領域１１における等電圧線６１の存在を明らかに示している。
【００３８】
図７は、−２４ボルトの負のゲート電圧を有するアノード電圧の関数としての電離度積算値のプロット７１である。電離度積算値が１を超えるとブレークダウンは発生する。理解され得るように、前記ブレークダウンは約−４０ボルトで発生する。
【００３９】
ｎ形中間領域１におけるドーピング濃度を変化させる影響がそれから明らかにされる。複数の異なるゲート電圧に対して３×１０１６ｃｍ−３と５×１０１６ｃｍ−３との間で変化する、ｎ形中間領域における濃度に対するブレークダウン電圧のプロットが図８にもたらされている。曲線８１は−２４Ｖのゲート電圧に対応し、曲線８３は−２６Ｖのゲート電圧に対応し、曲線８５は−２８Ｖのゲート電圧に対応し、曲線８７は−３０Ｖのゲート電圧に対応し、曲線８９は−３２Ｖのゲート電圧に対応している。ショットキトレンチデバイス（図３）に対する比較曲線８０がここでも示されている。理解され得るように、本発明による前記デバイスは、ゲート電極１１に印加される−２８ボルトから−３２ボルトまでの電圧範囲を備える標準のショットキデバイスにおいてさえいくらか改善をもたらすが、最良の結果は、−２４ボルトと−２６ボルトとの電圧が印加される場合に実現される。
【００４０】
それからずっと厚いゲート酸化膜、すなわち従来の０．０４μｍではなく０．２μｍ厚を使用した結果が得られている。この場合、−３０ボルトのゲート電圧が印加されるとき、アノードとカソードとの間のブレークダウン電圧は５６ボルトとなっている。図９は等電圧線を示している。
【００４１】
前記性能の改善に対する制限なくしては前記ゲートの前記ゲート電圧は上昇され得ないと考えられるべきである。図１０は、１．５μｍのメサ幅と５×１０１６ｃｍ−３の、ｎ形中間領域におけるドーピング濃度とに対する異なるゲート電圧に対するアノード電圧の関数としての電離度積算値を示している。理解されるであろうが、前記ゲートに印加される−３０ボルトの電圧は、１．００の閾値をだいぶ下回る値において前記電離度積算値における平坦部（ｐｌａｔｅａｕ）をもたらしている。選択すべき適切なゲート電圧とは、高い値（すなわちより大きな負の値）を有するゲート電圧のことである。当該ゲート電圧はブレークダウン電圧を上昇させるためである。しかしながら、当該ゲート電圧において前記電離度積算値における平坦部が１．００よりも低い値でもたらされている。より高い大きさのゲート電圧（より大きな負の値）は、ブレークダウンが既に発生しているアノード電圧において平坦部を有しており、それ故に、より劣化したブレークダウン電圧（ｗｏｒｓｅ  ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）をもたらしている。従ってこの場合、−３０Ｖのゲート電圧は良好なブレークダウン特性をもたらしている。
【００４２】
ｐ領域におけるドーピングが前記平坦部に影響を与えるように調整されてもよい。概して、ｐ領域における前記ドーピング濃度が低減されると、前記平坦部は下方にシフトして、より高い負のゲート電圧が印加され得る。
【００４３】
図１１は、前記半導体本体のうちアノードコンタクト９からトップ面３へのショットキコンタクトの場合について、アノードとカソードとの間に印加される順方向電圧に対する電流をアンペアで示している。逆バイアスプロットと違って、当該順方向プロットは従来のショットキダイオードに対して示され得るプロットと全く同じになる。
【００４４】
本デバイスを作成する好適な方法は、本デバイス自体の記載から理解する当業者にとって容易に明らかとなるであろう。特にトレンチ１１は、従来の異方性ドライエッチング（ａｎｉｓｏｔｒｏｐｉｃ  ｄｒｙ  ｅｔｃｈｉｎｇ）によって形成されてもよく、ゲート酸化膜１５及び１７は熱酸化によって形成されてもよい。
【００４５】
示されている特定の実施例は、ｐ形シールド層を備えるｎ形の本体を有しているが、当業者はこれらが容易に反転され得ることを評価するであろう。更に、前記ドーピングレベル及びメサのサイズが所望の結果を実現するように調整されてもよい。
【００４６】
本開示から理解されることに、他のバリエーション及び変形例は当業者にとって明らかであろう。当該バリエーション及び変形例は、半導体デバイスの設計、製造、及び使用において既に知られていると共に、本願に記載の特徴に加えて、若しくは本開示に記載の特徴に代えて使用されてもよい同等の特徴及び他の特徴を含んでいる。請求項は特定の特徴の組み合わせに対して本願において示されているが、本発明と同じ技術的問題のいくらか又は全部を軽減するかしないかにかかわらず、開示の範囲が、明示的若しくは暗示的の何れかで本願において開示されているいかなる新規な特徴若しくはいかなる新規な特徴の組み合わせ又はそれらのいかなる一般態様も含んでいることは理解されるべきである。これによって本願は、本願又はそれから導き出されるいかなる更なる用途についての訴訟の間、新たな請求項がいかなる当該特徴及び／又は当該特徴の組み合わせに対しても示されてもよいことを知らしめている。
【図面の簡単な説明】
【図１】本発明による半導体整流器の第一の実施例を示している。
【図２】モデリングのために使用される図１の構造の一部を示している。
【図３】図２の構造に類似する比較例を示している。
【図４】本発明による半導体整流器の第二の実施例を示している。
【図５】複数のゲート電圧に対するメサ幅の関数としてのブレークダウン電圧を示している。
【図６】本発明の第二の実施例における等電圧線を示している。
【図７】アノード・カソード間電圧の関数としての電離度積算値を示すグラフである。
【図８】中間層におけるドーピング濃度の関数としてのブレークダウン電圧を示すグラフである。
【図９】２μｍ厚のゲート酸化物層を有する、本発明の第三の実施例によるデバイスにおける等電圧線を示すグラフである。
【図１０】複数の異なるゲート電圧に対するアノード電圧に対する電離度積算値のグラフである。
【図１１】本発明の第四の実施例によるデバイスに対する順方向バイアスに対する電流のグラフである。
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際公開パンフレット】
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【国際調査報告】
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