(57)【要約】メモリトランジスタ及び選択トランジスタを備える不揮発性メモリを有する半導体デバイスを製造する方法である。この方法において、半導体本体は、フィールド酸化物（４の３）によって相互に絶縁分離されるストリップ形状の活性領域（４）を備える。表面（２）上にそれから、活性領域と垂直に向けられると共に絶縁分離層（１２）によってカバーされる第一の系の導体１１が形成され、電荷蓄積領域（１３）が導体の下で、これらの導体と活性領域とが互いに交差する位置において形成される。これらの導体はメモリのワード線を形成し、これらの導体と活性領域とが互いに交差する位置において、それらはコントロールゲートを形成する。次に導電層（１６）が堆積されると共に平坦化される。平坦化された導電層（１６）はそれから活性領域と垂直に向けられるストリップを有するエッチマスクを備え、前記ストリップは導体（１１）の上及び導体（１１）に隣接して延在する。それから第二の系の導体（１９）が、平坦化された導電層においてエッチングされる。平坦化された導電層はこの場合、絶縁分離トップ層（１２）で完全に導体（１１）をカバーするので、第二の系の導体（１９）は第一の系の導体（１１）の上に延在する。このように非常に密なメモリは製造されることが可能であり、これにより、メモリに書き込まれるデータは非常に短い期間に読み出され得る。
2005524992.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタ及び選択トランジスタを有するメモリセルを備える不揮発性メモリを有する半導体デバイスを製造する方法であって、フィールド酸化物によって相互に絶縁分離される並列でストリップ形状の活性領域が半導体本体に当該本体の表面上で境をなすように形成され、その後前記表面に、絶縁分離層でカバーされると共に前記活性領域に対して横方向に向けられる第一の系の導体トラックがもたらされ、前記導体トラックは、前記導体トラックと前記活性領域とが互いに交差する位置においてメモリトランジスタのコントロールゲートとしての役割を果たし、前記導体トラックの下で、前記導体トラックと前記活性領域とが互いに交差する位置においてこれらのトランジスタの電荷蓄積ゾーンが形成され、その後平坦化処理が続いてもたらされる導電性物質の層が堆積され、その後このように形成される前記平坦な導電層に、前記活性領域に対して横方向に向けられていると共に前記第一の系の前記導体トラックの上及び前記第一の系の前記導体トラックに直接隣接して延在するストリップを備えるエッチマスクがもたらされ、その後前記平坦な導電層はパターンに従って異方性エッチングされ、前記活性領域に対して横方向に向けられる第二の系の導体トラックが形成され、前記第二の系の導体トラックは、前記導体トラックと前記活性領域とが互いに交差する位置において選択トランジスタの選択ゲートとしての役割を果たす方法において、前記導電層は、前記平坦化処理が、前記第一の系の導体トラックのうちの前記導体トラック上にもたらされている前記絶縁分離層を完全にカバーする平坦層をもたらすような厚さで堆積されるので、前記平坦な導電層をエッチングすることによって、前記第一の系の前記導体トラックの上に延在する第二の系の導体トラックが形成される方法。
【請求項２】
前記二つの系の導体トラックを有する、前記形成される構造体上に、前記第二の系の導体トラックのうちの前記導体トラックと並列に延在すると共に、前記絶縁分離層に形成されるコンタクト窓を介して当該導体トラックに接続されるメタルストリップを有するメタライゼーション部が形成される絶縁物質の層は堆積される請求項１に記載の方法。
【請求項３】
前記絶縁分離層上にもたらされている前記メタライゼーション部は前記第二の系の導体トラックのうちの前記導体トラックに接続される前記コンタクト窓が、フィールド絶縁分離領域上の前記絶縁分離層に形成される請求項２に記載の方法。  
【請求項４】
前記第二の系の導体トラックのうちの前記導体トラックをエッチングするために使用される前記エッチマスクの前記ストリップが、前記絶縁分離層に形成されるべき前記コンタクト窓の位置においてより広い部分を備えるので、前記第二の系の前記導体トラックは、前記位置にコンタクト面を備える請求項３に記載の方法。  
【請求項５】
前記第二の系の導体トラックが、一方の側は導体トラックの側と一致すると共に反対の側は前記第一の系の導体トラックのうちの前記隣接する導体トラックを超えて延在するコンタクト面を備える請求項４に記載の方法。  
【請求項６】
前記エッチマスクは、第一のステップにおいてドープされている多結晶シリコンの層が堆積され、第二のステップにおいてドープされていない多結晶シリコンの層がその上に堆積される二つのステップで前記導電性物質の層を堆積させ、その後前記ドープされている多結晶シリコンの層は、前記平坦化処理において露出させられ、その後酸化処理が行われ、その後前記ドープされていない多結晶シリコンの層がここでも露出させられるまで、このように形成される前記シリコン酸化物にエッチング処理がもたらされ、その後前記所望のエッチマスクが、前記ドープされている多結晶シリコンの層上にもたらされている前記シリコン酸化物層に形成されることによって形成される請求項１乃至５のうちの何れか一項に記載の方法。    
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリトランジスタ及び選択トランジスタを有するメモリセルを備える不揮発性メモリを有する半導体デバイスを製造する方法であって、フィールド酸化物によって相互に絶縁分離される並列でストリップ形状の活性領域が半導体本体にそれの表面で境をなすように形成され、その後前記表面に、絶縁分離層でカバーされると共に前記活性領域に対して横方向に向けられる第一の系の導体トラックがもたらされ、前記導体トラックは、前記導体トラックと前記活性領域とが互いに交差する位置においてメモリトランジスタのコントロールゲートとしての役割を果たし、前記導体トラックの下で、前記導体トラックと前記活性領域とが互いに交差する位置においてこれらのトランジスタの電荷蓄積ゾーンが形成され、その後平坦化処理が続いてもたらされる導電性物質の層が堆積され、その後このように形成される前記平坦な導電層に、前記活性領域に対して横方向に向けられていると共に前記第一の系の前記導体トラックの上及び前記第一の系の前記導体トラックに直接隣接して延在するストリップを備えるエッチマスクがもたらされ、その後前記平坦な導電層はパターンに従って異方性エッチングされ、前記活性領域に対して横方向に向けられる第二の系の導体トラックが形成され、前記第二の系の導体トラックは、前記導体トラックと前記活性領域とが互いに交差する位置において選択トランジスタの選択ゲートとしての役割を果たす方法に関する。  
【０００２】
前記導体トラックと活性領域とが互いに交差する位置においてメモリトランジスタのコントロールゲートを形成する第一の系（システム（ｓｙｓｔｅｍ））の導体トラックのうちの導体トラックは、更にメモリのワードラインとしての役割を果たし、前記導体トラックと活性領域とが互いに交差する位置において選択トランジスタの選択ゲートを形成する第二の系の導体トラックは、更にメモリの選択ラインとしての役割を果たす。コントロールゲート下の電荷蓄積（保存）ゾーン（ｃｈａｒｇｅ  ｓｔｏｒａｇｅ  ｚｏｎｅ）は、フローティングゲートによって形成され得るが、絶縁分離層（ｉｓｏｌａｔｉｎｇ  ｌａｙｅｒ）によっても形成されることが可能であり、電荷捕獲中心（ｃｈａｒｇｅ−ｔｒａｐｐｉｎｇ  ｃｅｎｔｅｒ）がインタフェイス層にもたらされている。
【背景技術】
【０００３】
国際特許出願第ＷＯ０１／６７５１７Ａ１号公報が、導電性物質の第一の系の導体トラックのうちの導体トラックの間、及び当該導体トラック上に堆積されている導電性物質の層上で行われる平坦化処理（ｐｌａｎａｒｉｚａｔｉｏｎ  ｔｒｅａｔｍｅｎｔ）は、第一の系の導体トラックが露出させられるまで継続させられる、冒頭の段落に記載の種類の方法を開示している。このように、第一の系の導体トラックによって境界付けられる平坦な表面、及びこれらの導体トラックの間にもたらされている導電性物質の層の部分を有する構造体が形成される。その後、第一の系の導体トラックの間にもたらされる平坦な導電層はパターンに従ってエッチングされる。このプロセスにおいて第二の系の導体トラックが形成される。これらの導体トラックはちょうど第一の系の導体トラックと同じくらいの高さになる。
【０００４】
知られている方法において平坦な導電層は、活性領域に対して横方向に向けられていると共に第一の系の導体トラックの上及び第一の系の導体トラックに直接隣接して延在するストリップを有するフォトレジストのエッチマスク（ｅｔｃｈ  ｍａｓｋ）によってパターンに従ってエッチングされる。可能な限り小さなメモリセルを製造するために、エッチマスクのストリップの幅は、可能な限り小さくされなければならない。このようなエッチマスクがもたらされると、合わせ余裕（アライメント余裕（ａｌｉｇｎｍｅｎｔ  ｔｏｌｅｒａｎｃｅ））が考慮されなければならない。その結果、エッチマスクのストリップは、第一の系の導体トラックに直接隣接するだけでなく第一の系の導体トラック上に延在する。結果として、第二の系の導体トラックのうちのエッチングされた導体トラックが、前記最小幅よりも狭くなるであろう。実際第二の系の導体トラックは、前記最小幅の半分よりもあまり広くならないであろう。それ故に、メモリにおいて選択ラインとしての役割を果たす第二の系の導体トラックは、比較的高い電気抵抗をもたらすであろう。これにより、長いＲＣ期間がもたらされるので、メモリに記憶される情報は実際比較的低速でのみ読み出され得る。より広い導体トラックは解決策をもたらし得るが、より大きなメモリセルをもたらすであろう。より低い電気抵抗は、導体トラックに適切な導電性シリサイド（ｓｉｌｉｃｉｄｅ）のトップ層をもたらすことによっても得られ得る。前記トラックの非常に狭い幅を考慮すると、これにより電気抵抗は比較的高く保持されるであろう。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、メモリに記憶される情報が比較的高速に読み出され得る、非常に密な（ｃｏｍｐａｃｔ）メモリセルを備える不揮発性メモリが得られることを可能にする方法を提供することにある。  
【課題を解決するための手段】
【０００６】
これを実現するために、本発明によれば前記方法が、前記導電層は、前記平坦化処理が、前記第一の系の導体トラックのうちの前記導体トラック上にもたらされている前記絶縁分離層を完全にカバーする平坦層をもたらすような厚さで堆積されるので、前記平坦な導電層をエッチングすることによって、前記第一の系の前記導体トラックの上に延在する第二の系の導体トラックが形成されることを特徴とする。平坦化処理は、第一の系の導体トラック上の絶縁分離層が露出させられる前に停止され得るか、又はこの絶縁分離層が露出させられるときに停止され得る。その後、導体物質の更なる層が堆積される。何れの場合においても、絶縁分離層でカバーされる第一の系の導体トラックを完全にカバーする平坦な導体層が形成される。使用されるエッチマスクは、この場合も合わせ余裕が考慮されなければならないため、前記知られている方法で使用されるマスクと同じである。この場合も、マスクのストリップは第一の系の導体トラックのうちの導体トラック上に延在するので、導体トラックの第二の系のトラックは、実際エッチマスクのストリップの幅と等しくなるそれらの上側の幅を有する。第二の系の導体トラックが第一の系の導体トラックと部分的にオーバラップすると、第一の系のトラックに隣接するそれらの幅は制限される。その結果選択ゲートの長さは非常に短くなる。メモリセルは非常に密になる。導体トラックはトップエンド（端）の近くで比較的広くなるので、それらの断面は、知られている方法によって形成される第二の系の導体トラックの断面を超えている。その結果、トラックはより小さな電気抵抗を有する。適切な導電性シリサイドのトップ層はより広い断面も有し、それ故に電気抵抗により好ましい影響を及ぼすであろう。
【０００７】
メモリの選択ラインを形成する、第二の系の導体トラックのうちの導体トラックの電気抵抗は、前記二つの系の導体トラックを有する、前記形成される構造体上に、前記第二の系の導体トラックのうちの前記導体トラックと並列に延在すると共に、前記絶縁分離層に形成されるコンタクト窓を介して当該導体トラックに接続されるメタルストリップを有するメタライゼーション部が形成される絶縁物質の層が堆積される場合、更に低減される。選択ラインはそれ故に絶縁物質の層上にもたらされるメタルストリップによって分岐（ｓｈｕｎｔ）させられる。
【０００８】
好ましくは、絶縁分離層上にもたらされているメタライゼーション部は第二の系の導体トラックのうちの導体トラックに接続されるコンタクト窓（ｃｏｎｔａｃｔ  ｗｉｎｄｏｗ）がフィールド絶縁分離領域（ｆｉｅｌｄ  ｉｓｏｌａｔｉｏｎ  ｒｅｇｉｏｎ）上の絶縁分離層に形成される。その結果コンタクトは、前記選択ゲート上ではなく、選択ゲートに隣接して形成されるであろう。本文献の後半部分において明らかとなるように、これによりコンタクト面は第二の系の導体トラックよりも広くなることが可能となり、更に選択トランジスタがコンタクトの形成中に損傷を受ける危険性が低減される。
【０００９】
絶縁分離層におけるコンタクト窓は第二の系の導体トラックの狭い導体トラックに対して位置合わせされなければならないので、選択ラインとメタルトラックとの間の電気コンタクトは位置合わせ誤差（ａｌｉｇｎｉｎｇ  ｅｒｒｏｒ）によって不利な影響を受け得る。このことは、第二の系の導体トラックのうちの導体トラックをエッチングするために使用されるエッチマスクのストリップが、絶縁分離層において形成されるべきコンタクト窓の位置においてより広い部分を備える場合に、回避されるので、第二の系の導体トラックは、これらの導体トラックの幅よりも長いと共に広いコンタクト面を備える前記位置にもたらされる。コンタクト窓はそれから、位置合わせ誤差がメタルトラックと選択ラインとの間の電気抵抗にいかなる影響ももたらさない態様でコンタクト窓に対して位置合わせされ得る。
【００１０】
第二の系の導体トラックが、一方の側は導体トラックの側と一致すると共に反対の側は第一の系の導体トラックのうちの隣接する導体トラックを超えて延在するコンタクト面を備える場合、コンタクト面を形成するために少ない領域（ｓｐａｃｅ）しか使用されない。
【００１１】
エッチマスクは、クリティカルなフォトリソグラフィック（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｉｃ）ステップを用いることなく、第一のステップにおいてドープされている多結晶シリコンの層は堆積され、第二のステップにおいてドープされていない多結晶シリコンの層はその上に堆積される二つのステップで前記導電性物質の層を堆積させることによって形成されることが可能であり、その後前記ドープされている多結晶シリコンの層は、前記平坦化処理において露出させられ、その後、ドープされていない多結晶シリコン上に形成される酸化物層よりも薄い酸化物層が前記ドープされている多結晶シリコン上に形成される酸化処理が行われる。その後、ドープされていないシリコンの層がここでも露出させられるまで、このように形成されるシリコン酸化物（ｓｉｌｉｃｏｎ  ｄｘｉｄｅ）にエッチング処理がもたらされる。その後、所望のエッチマスクが、ドープされている多結晶シリコン（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）の層上に残されるシリコン酸化物層に形成される。その結果、第一の系の導体トラックのうちの導体トラックの何れかの側に、及び第一の系の導体トラックのうちの導体トラックの何れかの側の上に延在するシリコン酸化物の層がドープ層上に残される。単純でクリティカルでないエッチマスクが、シリコン酸化物の層において所望のエッチマスクを形成するために使用され得る。所望のエッチマスクは、導電性物質の平坦層、この場合多結晶シリコンの平坦層をパターンに従ってエッチングするために使用される。
【００１２】
本発明のこれら及び他の態様は、以下に記載の実施例から明らかであり、以下に記載の実施例を参照して説明されるであろう。
【発明を実施するための最良の形態】
【００１３】
図１乃至７は、不揮発性メモリの一部の製造におけるいくつかの工程を断面図及び平面図で図示している。同じ番号を持つ図は製造プロセスにおける同じ工程を示している。付記を備えていない図の番号を持つ図は平面図を示し、付記ａ、ｂ、及びｃを備える図の番号を持つ図は、それぞれ平面図において示される線分Ａ−Ａ、B−B、及びC-Cから見た断面図を示している。
【００１４】
本方法において、図１に示されるように、フィールド酸化物３によって互いに絶縁分離されている並列ストリップ形状の活性領域４が、まず半導体本体１、この場合軽度にｐ形ドープされたシリコン本体においてそれの表面２と境をなすように従来態様で形成される。接続領域５が活性領域に対して横方向に形成される。当該接続領域は、後の工程で記載されるように、選択トランジスタのソースを相互接続するであろう。
【００１５】
その後、約２００ｎｍ厚の多結晶シリコンのｎ形ドープ層が堆積されるトンネル酸化物６の約９ｎｍ厚の層は活性領域にもたらされ、活性領域４をカバーする、図１に示されるストリップ７が形成され、明らかとなるように、メモリトランジスタのフローティングゲートが形成されるであろう。ストリップ７の形成後、中間誘電物８の層、この場合シリコン酸化物の約６ｎｍ厚の層、シリコン窒化物の約６ｎｍ厚の層、及びシリコン酸化物の約６ｎｍ厚の層を有する層が堆積される。
【００１６】
その後、図２に示されているように、ｎ形ドープ多結晶シリコン平坦層９が表面２上に形成される。実際、この層はほぼ平坦な表面を有している。層９はその後シリコン窒化物の約１００ｎｍ厚の層でカバーされる。その後、図３に示されているように、約２００ｎｍ幅の導体トラック１１が層９及び１０に形成される。当該導体は絶縁分離トップ層１２でカバーされる。このエッチングプロセスにおいて、ストリップ７もエッチングされ、その結果フローティングゲート１３の形成がもたらされる。フローティングゲート１３と導体ストリップ１１との間に中間誘電物の層８がもたらされる。導体トラック１１の側壁にその後、中間誘電物の層８及びフローティングゲート１３もカバーする絶縁分離層１４がもたらされる。導体トラック１１に隣接して、トンネル酸化物６は除去され、ゲート酸化物１５の約６ｎｍ厚の層によって置換される。
【００１７】
導体トラック１１は、絶縁分離層１２でカバーされる第一の系の導体トラックを形成する。当該導体トラックは、活性領域４に対して横方向に延在し、前記導体トラックと活性領域４とが互いに交差する位置においてメモリトランジスタのコントロールゲートとしての役割を果たし、前記導体トラックの下で、前記交差部の位置において電荷蓄積ゾーンが、この場合これらのトランジスタのフローティングゲート１３の形態で形成される。
【００１８】
次に図３及び４に示されているように、その後平坦化処理が、図４に示されるようにもたらされる導電性物質の層１６は堆積される。活性領域４に対して横方向に向けられていると共に第一の系の導体トラック１１の上及び第一の系の導体トラック１１に直接隣接して延在するストリップ１８を有するエッチマスクはもたらされる平坦層１７が形成される。次に図５に示されているように、平坦な導電層１７はパターンに従って異方性エッチングされ、それによって活性領域に対して横方向に延在する第二の系の約２００ｎｍ幅の導体トラック１９が形成される。当該導体トラックは、前記導体トラックと活性領域４とが互いに交差する位置において選択トランジスタの選択ゲートとしての役割を果たすと共に、更にメモリにおける選択ラインとしての役割も果たす。
【００１９】
導電層１６は、平坦化処理が、第一の系の導体トラックのうちの導体トラック１１上にもたらされている絶縁分離層１２を完全にカバーする平坦層１７の形成をもたらすような厚さで堆積されるので、この平坦な導電層１７をエッチングすることによって、第一の系の導体トラック１１の上に延在する第二の系の導体トラック１９が形成される。この例において、導体トラック１１上に形成されるトップ層１２上の平坦な導電層１７の厚さは約１００ｎｍとなる。
【００２０】
導体トラックの二つの系の前記導体トラック１１及び１９をマスクとして使用して、比較的軽度にドープされたソースゾーン２０及びドレインゾーン２１がイオン注入（イオンインプランテーション（ｉｏｎ  ｉｍｐｌａｎｔａｔｉｏｎ））によって半導体本体１に形成される。その後、絶縁分離スペーサ（ｉｎｓｕｌａｔｉｎｇ  ｓｐａｃｅｒ）２２が導体トラック１１及び１９の垂直壁（ｖｅｒｔｉｃａｌ  ｗａｌｌ）に従来態様で形成される。このようにマスクとして形成される構造体を使用して、比較的重度にドープされたソースゾーン２３及びドレインゾーン２４が最終的にイオン注入によって半導体本体１に形成される。
【００２１】
第二の系の導体トラック１９は第一の系の導体トラック１１と部分的にオーバラップする。そのため、第一の系のトラック１１に隣接するそれらの幅寸法（ｄｉｍｅｎｓｉｏｎ）（すなわち約１００ｎｍ）が比較的小さくなり、従って選択ゲートは非常に短い長さを有する。メモリセルは非常に密にもたらされる。しかしながら、トップエンドの近くで導体トラック１９は比較的広くなる（すなわち約２００ｎｍ）ので、比較的大きな断面を有する。その結果、トラックは比較的低い電気抵抗を有するので、メモリに記憶される情報は比較的高速に読み出され得る。電気抵抗を更に低減させるために、適切に導通するシリサイドのトップ層２５は導体トラック１９上に従来態様で形成される。更に、シリサイド層２６はソース及びドレインゾーン上に形成される。
【００２２】
図７に示されているように、両方の系の導体トラック１１及び１９を有する、このように形成される構成体上に、シリコン酸化物の絶縁分離層２７が堆積されると共に平坦化され、当該絶縁分離層上に、メタルストリップ２８を有するメタライゼーション部（ｍｅｔａｌｌｉｚａｔｉｏｎ）が形成され、当該メタルストリップは第二の系の導体トラックのうちの導体トラック１９と並列に延在すると共に、絶縁分離層２７に形成されるコンタクト窓２９を介してそれらに接続される。その結果、導体トラック１９の電気抵抗は更に低減させられ、当該トラックは、絶縁物質の層上にもたらされるメタルストリップ２８によって分岐させられる。
【００２３】
更に、絶縁分離層３０が堆積されると共に平坦化され、当該絶縁分離層上に、絶縁分離層３０及び２７に形成されるコンタクト窓３２を介してドレインゾーン２４にコンタクトするメタルストリップ３１を有するメタライゼーション部が形成される。メタルストリップ３１はメモリのビットラインを形成する。
【００２４】
図７に示されているように、コンタクト窓２９がフィールド絶縁分離領域３上に形成される。その結果コンタクト部は、前記選択ゲート上ではなく、選択ゲートに隣接して形成されるであろう。本文献の後半部分において明らかとなるように、これによりコンタクト面の幅は第二の系の導体トラック１９の幅を超えることが可能となり、更に選択トランジスタがコンタクトの形成中に損傷を受ける危険性が低減される。
【００２５】
図７は、四つのメモリセルを有する不揮発性メモリの部分の平面図を示しており、前記部分が完全メモリ（ｃｏｍｐｌｅｔｅ  ｍｅｍｏｒｙ）のビルディングブロック（ｂｕｉｌｄｉｎｇ  ｂｌｏｃｋ）を形成していることは注意される。前記完全メモリは、垂直（ｖｅｒｔｉｃａｌ）方向だけでなく水平（ｈｏｒｉｚｏｎｔａｌ）方向にも近接して並べられる多数の当該ビルディングブロックを有する。実際メタルストリップ２８は、当該導体トラックがフィールド酸化物領域３上に位置される全ての位置において導体トラック１９に接続される必要はないことも更に注意される。例えば図７は、コンタクト窓２９の左側に位置される導体トラック１９上にコンタクト窓がもたらされていないことを示している。実際、メタルストリップ２８は例えば四つのメモリセルの合間（ｉｎｔｅｒｖａｌ）において導体トラック１９に接続されている。
【００２６】
図８ｃ及び８は、不揮発性メモリの一部の製造工程を断面図及び平面図でそれぞれ図示しており、絶縁分離層２７に形成されるべきコンタクト窓２９の位置において、第二の系の導体トラックのうちの導体トラック１９をエッチングするために使用されるエッチマスクのストリップ１８は、図８に示されているように前記位置において第二の系の導体トラック１９が、当該導体トラック１９よりも長いと共に広いコンタクト面３３を備えるように、より広い部分を備えている。それによって合わせ誤差は、メタルトラック１９と選択ライン１９との間の電気抵抗に影響を及ぼし得ない。
【００２７】
コンタクト面３３の形成部は、導体トラック１９が、図７に示されているように、一方の側は導体トラック１９の側と一致すると共に反対の側は第一の系の導体トラックのうちの隣接する導体トラック１９を超えて延在するコンタクト面３３を備えている場合、半導体本体１の表面２上にあまり領域をとらない。
【００２８】
図９乃至１４は不揮発性メモリの一部の製造におけるいくつかの工程を断面図及び平面図で図示しており、ストリップ１８を備えるエッチマスクが、クリティカルなフォトリソグラフィックステップを用いることなく形成されており、導体トラック１１の絶縁分離トップ層１２上に延在する導電性物質の平坦層が容易に形成されている。導電性物質の層１６は二つのステップで形成されている。第一のステップにおいてドープされている多結晶シリコンの層３４が堆積され、第二のステップにおいてドープされていない多結晶シリコンの層３５がその上に堆積される。図１０に示されているように、平坦化処理において、ドープされている多結晶シリコンの層３４は露出させられる。この層３４の露出は、平坦化処理を停止させるための検出のポイントとして使用され得る。層３４は導体トラック１１の絶縁分離トップ層１２上に延在する。
【００２９】
その後、酸化処理（ｏｘｉｄａｔｉｏｎ  ｔｒｅａｔｍｅｎｔ）が行われ、酸化物層３６は、ドープされていない多結晶シリコン上に形成される酸化物層３７の厚さを超える厚さで、ドープされている多結晶シリコン上に形成される。次に、ドープされていないシリコンの層がここでも露出させられるまで、シリコン酸化物３６と３７との両方の層にエッチング処理がもたらされる。その後所望のエッチマスクが、ドープされている多結晶シリコンの層上に残されるシリコン酸化物の層３８に形成される。
【００３０】
それからシリコン酸化物の層３８がドープ層３４上に残され、第一の系の導体トラックのうちの導体トラック１１の何れかの側に、及び第一の系の導体トラックのうちの導体トラック１１の何れかの上に延在する。その後、クリティカルでないエッチマスク３９がもたらされ、それによってストリップ１８を備える所望のエッチマスクが形成される。当該エッチマスクは、導電性物質の平坦層、この場合多結晶シリコンの平坦層３４をパターンに従ってエッチングするために使用される。  
【図面の簡単な説明】
【００３１】
【図１】本発明による方法の第一の実施例が使用される、不揮発性メモリの一部の製造における工程を断面図及び平面図で図示している。
【図２】本発明による方法の第一の実施例が使用される、不揮発性メモリの一部の製造における他の工程を断面図で図示している。
【図３】本発明による方法の第一の実施例が使用される、不揮発性メモリの一部の製造における他の工程を断面図で図示している。
【図４】本発明による方法の第一の実施例が使用される、不揮発性メモリの一部の製造における他の工程を断面図で図示している。
【図５】本発明による方法の第一の実施例が使用される、不揮発性メモリの一部の製造における他の工程を断面図で図示している。
【図６】本発明による方法の第一の実施例が使用される、不揮発性メモリの一部の製造における他の工程を断面図で図示している。
【図７】本発明による方法の第一の実施例が使用される、不揮発性メモリの一部の製造における他の工程を断面図及び平面図で図示している。
【図８】本発明による方法の第二の実施例が使用される、不揮発性メモリの一部の製造における工程を断面図及び平面図で図示している。
【図９】本発明による方法の第三の実施例が使用される、不揮発性メモリの一部の製造における工程を断面図で図示している。
【図１０】本発明による方法の第三の実施例が使用される、不揮発性メモリの一部の製造における他の工程を断面図で図示している。
【図１１】本発明による方法の第三の実施例が使用される、不揮発性メモリの一部の製造における他の工程を断面図で図示している。
【図１２】本発明による方法の第三の実施例が使用される、不揮発性メモリの一部の製造における他の工程を断面図で図示している。
【図１３】本発明による方法の第三の実施例が使用される、不揮発性メモリの一部の製造における他の工程を断面図で図示している。
【図１４】本発明による方法の第三の実施例が使用される、不揮発性メモリの一部の製造における他の工程を断面図で図示している。
【図１】
2005524992.tif 000003
2005524992.tif 000004
2005524992.tif 000005
2005524992.tif 000006
2005524992.tif 000007
2005524992.tif 000008
2005524992.tif 000009
【図７】
2005524992.tif 000010
【図８】
2005524992.tif 000011
【図９】
2005524992.tif 000012
【図１０】
2005524992.tif 000013
【図１１】
2005524992.tif 000014
【図１２】
2005524992.tif 000015
2005524992.tif 000016
2005524992.tif 000017
【国際調査報告】
2005524992.tif 000018
2005524992.tif 000019