(57)【要約】本発明は、テレビジョン応用において垂直帰線消去期間の間に自動的にバンクを切り替えるために設計されるデュアルバンクフィルタ係数ＲＡＭを容易にする方法に関する。本発明の方法及びシステムにより、マイクロコントローラは、現在使用されていないメモリバンクにおける新たな組のフィルタ係数をプログラムし、全ての係数が書き込まれたときを自動的に検出し、次いで、テレビジョン応用における垂直帰線消去期間の間にバンクを自動的に切り替える。
2005531087.tif 000002
【特許請求の範囲】
【請求項１】
ビデオ信号処理装置でメモリを管理する方法であって、
第一のメモリと第二のメモリとをディスエーブルにするステップと、
ビデオ信号の一部に応答して該第一のメモリから該第二のメモリに出力を切り替えるステップと、
該第一のメモリと該第二のメモリとをイネーブルにするステップと、
を備えることを特徴とする方法。
【請求項２】
該ビデオ信号の一部は、ビデオ帰線消去期間である、
請求項１記載のメモリ管理方法。
【請求項３】
該ビデオ帰線消去期間は、垂直ビデオ帰線消去期間である、
請求項２記載のメモリ管理方法。
【請求項４】
該出力はビデオフィルタに接続される、
請求項１記載のメモリ管理方法。
【請求項５】
該第一のメモリと該第二のメモリは、ビデオフィルタの係数データを記憶する、
請求項４記載のメモリ管理方法。
【請求項６】
該ビデオフィルタの係数データは、ビデオフィルタの係数からなるメモリアドレスデータである、
請求項５記載のメモリ管理方法。
【請求項７】
該第一のメモリと該第二のメモリをディスエーブルにするステップは、該第一のメモリと該第二のメモリの読取り及び書き込み機能をディスエーブルにするステップを備える、
請求項１記載のメモリ管理方法。
【請求項８】
ビデオ信号処理装置でビデオフィルタ係数を変える方法であって、
ビデオ信号のビデオ表示フォーマットにおける変化を検出するステップと、
第一のメモリにビデオフィルタ係数からなるバンクの少なくとも１つのアドレスを書き込むステップと、
該第一のメモリをディスエーブルにするステップと、
ビデオ信号の一部に応答して第二のメモリの出力を該第一のメモリに切り替えるステップと、
該第一のメモリをイネーブルにするステップと、
を備えることを特徴とする方法。
【請求項９】
該ビデオ信号の一部は、ビデオ帰線消去期間である、
請求項８記載のビデオ信号処理装置でビデオフィルタ係数を変える方法。
【請求項１０】
該ビデオ帰線消去期間は、垂直ビデオ帰線消去期間である、
請求項９記載のビデオ信号処理装置でビデオフィルタ係数を変える方法。
【請求項１１】
該出力はビデオフィルタに接続される、
請求項８記載のビデオ信号処理装置でビデオフィルタ係数を変える方法。
【請求項１２】
該第一のメモリと該第二のメモリは、ビデオフィルタの係数データを記憶する、
請求項１１記載のビデオ信号処理装置でビデオフィルタ係数を変える方法。
【請求項１３】
複数のビデオフィルタの係数のうちの１つを選択するための装置であって、
第一の組のビデオフィルタデータを記憶するための第一のメモリと、
第二の組のビデオフィルタデータを記憶するための第二のメモリと、
該第一のメモリと該第二のメモリのいずれかを選択するためのスイッチと、
ビデオ信号の一部を検出して、該スイッチの状態を変えるバンク切り替え装置と、
を備えることを特徴とする装置。
【請求項１４】
該ビデオ信号の一部は、ビデオ帰線消去期間である、
請求項１３記載の装置。
【請求項１５】
該ビデオ帰線消去期間は、垂直ビデオ帰線消去期間である、
請求項１４記載の装置。
【請求項１６】
該第一の組のビデオフィルタデータと該第二の組のビデオフィルタデータは、複数のメモリアドレスロケーションのビデオフィルタ係数である、
請求項１３記載の装置。
【請求項１７】
該第一の組のビデオフィルタデータと該第二の組のビデオフィルタデータは、複数のビデオフィルタの係数である、
請求項１３記載の装置。
【請求項１８】
該スイッチはマルチプレクサである、
請求項１３記載の装置。
【請求項１９】
該装置は集積回路内に含まれる、
請求項１３記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオ処理システムにおけるデータ転送及び記憶に関する。
【０００２】
本出願は、“ＭＥＴＨＯＤ  ＡＮＤ  ＳＹＳＴＥＭ  ＦＯＲ  ＤＥＴＥＣＴＩＮＧ  ＡＮＤ  ＰＥＲＦＯＲＭＩＮＧ  ＡＵＴＯＭＡＴＩＣ  ＢＡＮＫ  ＳＷＩＴＣＨＩＮＧ  ＦＯＲ  Ａ  ＦＩＬＴＥＲ  ＣＯＥＦＦＩＣＩＥＮＴ  ＲＡＭ”と題された２００２年６月２７日に提出された米国特許仮出願６０／３９２，２９３号の利益を請求するものである。
【背景技術】
【０００３】
デジタルかつ高精細テレビの放送モデムの出現により、テレビ信号処理システムは、多数のフォーマットのテレビ放送を受信及び表示することが要求される。それぞれのフォーマットは、固有の信号品質を有しており、固有のフィルタ構成により最適に処理される。番組放送者にとって放送の過程でフォーマット間での切り替えが可能であることが望まれる。したがって、テレビ信号処理システムにとって放送フォーマットにおける変化の認識が可能であって、新たなフォーマットを最適に処理するためにフィルタ構成の変更が可能であることが望まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
放送の間にフィルタ構成を変えることにより、ビデオフラッシュ、インタレース信号におけるペアリング、画像同期の喪失、又はオーディオの乱れのような画像における望まれない乱れが生じる可能性がある。これら望まれない乱れを除去し、番組フォーマットにおける切り替えをスムーズに実行し、したがって視聴者が如何なる変化にも気付かないようにすることは利益のあることである。
【課題を解決するための手段】
【０００５】
１態様では、本発明は、ビデオ信号処理装置でメモリを管理する方法に関し、第一のメモリと第二のメモリをディスエーブルにすること、ビデオ信号の一部に応答して第一のメモリから第二のメモリへの出力を切り替えること、及び第一のメモリと第二のメモリをイネーブルにすることを備えている。
【０００６】
また、別の態様では、本発明は、複数のビデオフィルタ係数のうちの１つを選択する装置に関し、第一の組のビデオフィルタ係数を記憶する第一のメモリ、第二の組のビデオフィルタ係数を記憶する第二のメモリ、第一のメモリと第二のメモリのいずれかを選択するためのスイッチ、及びビデオ信号の一部を検出してスイッチの状態を変更するバンク切り替え装置を備えている。
【発明を実施するための最良の形態】
【０００７】
本発明の特徴及び利点は、例を通して、以下の説明から更に明らかとなるであろう。本発明の１実施の形態は、集積回路内に含まれる場合がある。本発明の別の実施の形態は、回路を形成するディスクリートなエレメントを備えている場合がある。
【０００８】
図１は、本発明に係る例示的なデジタルビデオ受信システム１０に関するブロック図である。システム１０は、オーディオ、ビデオ及び関連するデータで変調されたブロードキャストキャリアを全体で受信してデジタル化するアンテナ２０及び入力プロセッサ２２を含んでいる。また、システム１０は、入力プロセッサ２２からのデジタル出力を受けて復調する復調器２４を含んでいる。さらに、システム１０は、ユーザ入力コマンドを受けるためのリモートコントロールユニット３２を含んでいる。また、システム１０は、デジタルビデオ画像データをビジュアル表現に全体で変換する、１以上のデジタル入力−デジタル出力又はデジタル入力−アナログ出力ディスプレイドライバ４６、及びそれぞれのデジタル入力又はアナログ入力ディスプレイ３０を含んでいる。好適な実施の形態では、ディスプレイ３０は、マルチフォーマットのテレビジョンディスプレイユニットであり、したがってドライバ４６は、適切なマルチフォーマット入力−デジタル出力装置である。本発明は、ディスプレイ装置を含む図１の例示的な実施の形態に関して説明されているが、本発明はセットトップボックス、ビデオカセットレコーダ及びＤＶＤプレーヤのようなディスプレイ装置を含まないシステムにも適用することができる。
【０００９】
さらに、システム１０は、ビデオプロセッサ２６を含んでいる。一般に、ビデオプロセッサ２６は、リモートコントロールユニット３２からユーザ入力コマンドを受け、復調器２４から復調されたデータを受け、ユーザ入力コマンドに従って、該復調データをディスプレイドライバ４６のためのビデオ画像データに変換する。これに応じて、ビデオプロセッサ２６は、リモートインタフェース３６及びコントローラ３４を含んでいる。リモートインタフェース３６は、リモートコントロールユニット３２からユーザ入力コマンドを受ける。コントローラ３４は、入力コマンドを解釈し、（たとえば、チャネル選局及び／又はオンスクリーンディスプレイ（ＯＳＤ）選択）コマンドを実行するためにプロセッサ２６の各種コンポーネントのための設定を適切に制御する。ビデオプロセッサ２６は、復調器２４からの復調されたデータを受け、デジタル信号を出力するデコーダ２８を含んでおり、このデジタル信号は、トレリス復号され、バイト長データセグメントにマッピングされ、デインタリーブされ、更にリードソロモンエラー訂正される。デコーダ２８からの訂正された出力データは、ＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）規格と互換性を有するトランスポートデータストリームの形式であって、プログラムを表す多重化されたオーディオ、ビデオ及びデータコンポーネントを含んでいる。
【００１０】
プロセッサ３２は、デコードパケット識別子（“ＰＩＤ”）セレクタ３８、及びトランスポートデコーダ４０を更に含んでいる。ＰＩＤセレクタ３８は、トランスポートストリームにおいて選択されたパケットを識別し、デコーダ２８からトランスポートデコーダ４０に経路制御する。トランスポートデコーダ４０は、選択されたパケットを以下に更に詳細に説明されるように、プロセッサ２６による更なる処理のため、オーディオデータ、ビデオデータ及び他のデータにデジタル的に分離する。
【００１１】
プロセッサ２６により供給されるトランスポートストリームは、番組チャネルデータ、補助システムタイミング情報、並びに番組コンテンツレイテイング及び番組ガイド情報のような番組に特化した情報を含むデータパケットを含んでいる。番組に特化した情報を使用して、トランスポートデコーダ４２は、ユーザ選択された番組チャネルを含む個々のデータパケットを識別して組み立てる。トランスポートデコーダ４０は、補助情報パケットをコントローラ３４に向け、このコントローラは、補助情報を分析、照合して階層的に配置されたテーブルに組み立てる。
【００１２】
システムタイミング情報は、時間基準インジケータ及び関連する補正データ（たとえば、夏時間インジケータ、時間ドリフト、閏年等を調節するためのオフセット情報）を含んでいる。このタイミング情報は、番組の放送者により番組の将来の送信時刻及び日付を確立するために時間基準インジケータを時間クロック（たとえば、アメリカ合衆国の西側の標準時間及び日付）に変換するため、内部デコーダ（たとえば、以下に説明されるＭＰＥＧデコーダ４２）にとって十分である。時間クロックは、番組再生、番組記録及び番組プレイバックのようなスケジュールされた番組処理機能を始動するために使用可能である。
【００１３】
一方、番組に特化した情報は、条件付きアクセス、ネットワーク情報、及びシステム１０が所望のチャネルを選局して完全な番組を形成するためにデータパケットを組み立てることを可能にする識別及びリンクデータを含んでいる。また、番組に特化した情報は、補助番組コンテンツレイテイング情報（たとえば、年齢に基づいた適切なレイテイング）、番組ガイド情報（たとえば、電子番組ガイド（“ＥＰＧ”））、並びにこの補助情報の識別及び組み立てをサポートするデータと同様に放送番組に関連する記述テキストを含んでいる。
【００１４】
また、システム１０は、ＭＰＥＧデコーダ４４を含んでいる。トランスポートデコーダ４０は、ＭＰＥＧ規格と互換性を有するビデオ、オーディオ、及びサブピクチャストリームをＭＰＥＧデコーダ４２に供給する。ビデオ及びオーディオストリームは、選択されたチャネル番組コンテンツを表している圧縮されたビデオ及びオーディオデータを含んでいる。サブピクチャデータは、レイテイング情報、番組記述情報等のようなチャネル番組コンテンツと関連される情報を含んでいる。ＭＰＥＧデコーダ４２は、トランスポートデコーダ４０からのＭＰＥＧ規格と互換性のあるパケット化されたオーディオ及びビデオデータをデコード及び伸張し、これより伸張された番組を表すデータを導出する。
【００１５】
ＭＰＥＧデコーダ４２は、トランスポートデコーダ４０からのサブピクチャデータを組み立て、照合及び分析して、内部にＯＳＤモジュール（図示せず）への出力のためにフォーマット化された番組ガイドデータを生成する。ＯＳＤモジュールは、サブピクチャデータ及び他の情報を処理して、サブタイトル、コントロール、並びに選択可能なメニューオプション及びディスプレイ３０での表示のための他のアイテムを含む情報メニュー表示を表すピクセルマップデータを生成する。コントロール及び情報表示は、ＯＳＤモジュールにより生成されたテキスト及びグラフィックを含んでおり、コントローラ３４の指示の下で、オーバレイピクセルマップデータの形式で生成される。ＯＳＤモジュールからのオーバレイピクセルマップデータは、コントローラ３４の指示の下で結合され、デコーダ２８からの画素を表すデータと同期される。サブピクチャに全体で関連される選択されたチャネルでのビデオ番組を表す結合されたピクセルマップデータは、ＭＰＥＧデコーダ４２によりエンコードされる。
【００１６】
システム１０は、１以上のディスプレイドライバ４６を更に含んでいる。一般に、ディスプレイドライバは、ＭＰＥＧデコーダ４２からのエンコードされた番組及びサブピクチャデータをディスプレイドライバ４６と互換性のある形式に変換する。例示的な実施の形態では、ディスプレイドライバ４６は、以下に更に説明されるように本発明に係るビデオフォーマットコンバータ（“ＶＦＣ”）６０（図２参照）を含んでいる。
【００１７】
図２は、本発明に係るデジタルビデオ受信システムにおけるビデオフォーマットコンバータ（“ＶＦＣ”）６０の例示的な実現に関するブロック図である。ＶＦＣ６０は、複数のパラレルビデオラインメモリ６２、ＶＦＣコントローラ６４、ＶＦＣフィルタ６６、フィルタ係数ランダムアクセスメモリ（ＲＡＭ）７０、及びファーストイン  ファーストアウト（“ＦＩＦＯ”）データバッファ６８を含んでいる。ＶＦＣ６０は、ＭＰＥＧデコーダ４２から入力ビデオストリーム６１を受け、出力ビデオストリーム６９をディスプレイドライバ４６に送信する。一般に、ＶＦＣコントローラ６４は、到来するビデオストリーム６１からのデータを記憶するか又は待たせるため、ビデオラインメモリ６２及びＶＦＣフィルタ６６を制御する。さらに、ビデオフィルタ係数ＲＡＭ７０は、ディスプレイドライバ４６により処理されている表示フォーマットについて、最適な組のビデオフィルタ係数がＶＦＣフィルタ６６で利用可能にするため、ＶＦＣコントローラ６４に応答して動作するために構成されている。
【００１８】
到来するビデオストリームの表示フォーマットにおける変化は、最良の可能な画像を生成するため、ＶＦＣフィルタ６６により使用されているビデオフィルタ係数における変化を必要とする。しかし、ビデオフィルタ係数を変えることは、出力ビデオストリームにおける望まれない乱れとなり、続いて、ビデオフラッシュ、インタレース信号におけるペアリング、画像同期の喪失又はオーディオの乱れのような画像における望まれない乱れとなる場合がある。これらの望まれない乱れを除去して、番組フォーマットにおける切り替えをスムーズに実行し、これにより視聴者が如何なる変化にも気付かないようにすることは有益なことである。到来するビデオストリームの表示フォーマットにおける変化が起こったことをＶＦＣコントローラ６４が判定したとき、ＶＦＣコントローラ６４は、新たな表示フォーマットのビデオフィルタ係数のアドレスをビデオフィルタ係数ＲＡＭ７０に送出する。
【００１９】
新たな表示フォーマットのビデオフィルタ係数の完全な組のアドレスをＶＦＣコントローラ６４から受けた後、次いで、フィルタ係数ＲＡＭ７０は、その後の垂直帰線消去期間の間に、前の表示フォーマットのビデオフィルタ係数の組と新たな表示フォーマットのビデオフィルタ係数の組との間で遷移させる。
【００２０】
テレビジョンビデオ信号は、ディスプレイ３０の走査ビームが次の走査が始まるポイントに迅速に戻るようにビデオが割り込まれる帰線消去期間で交互するビデオ期間を含んでいる。２つのタイプのビデオ期間が存在し、水平帰線消去期間は、ビデオ画像のそれぞれのラインについて一度起こり、単一の水平同期パルスを含んでおり、垂直帰線消去期間は、ビデオ情報のそれぞれのフィールドの後に起こる。垂直帰線消去期間は、６つの比較的狭いプリイコライゼーションパルスが先行し、６つの比較的狭いポストイコライゼーションパルスにより後続される６つの比較的広い垂直同期パルスを一般に含んでいる。フィルタ係数ＲＡＭ７０が垂直同期パルスを感知した後、前の表示フォーマットのビデオフィルタ係数の組と新たな表示フォーマットのビデオフィルタ係数の組との間の遷移が始まる。この遷移は垂直帰線消去期間の間に行われるので、ビデオ出力が存在しないとき、この遷移は、画像における望まれない乱れを防止するような方式となる。
【００２１】
図３は、ビデオフィルタ係数を記憶するメモリバンクの切り替えを制御する装置を含むフィルタ係数ＲＡＭ７０の例示的な実施の形態に関するブロック図である。図３に示されるシステムは、レジスタバス３７０、係数アドレス検出器３１０、バンク切り替え状態マシン３４０、第一の入力マルチプレクサ４１０及び第二の入力マルチプレクサ４１１、第一のＲＡＭ４１８及び第二のＲＡＭ４１９、並びに出力マルチプレクサ４２２を含んでいる。レジスタバスの一部は、アドレスバス４０３，４０４，４０８，４０９を含んでいる。レジスタバス３７０は、ＶＦＣコントローラ６４（図２参照）、係数アドレス検出器３１０、ＶＦＣフィルタ６６（図２参照）、第一の入力マルチプレクサ４１０、及び第二の入力マルチプレクサ４１１によりアクセスすることができ、ＶＦＣフィルタ６６（図２参照）により使用されるフィルタ係数からなるバンクの読み出し及び書き込みを行うために使用される。
【００２２】
ＶＦＣコントローラ６４（図２参照）は、ライトモードとなるべき時間で選択されたＲＡＭ４１８，４１９にアドレスを書き込む。この選択は、バンク切り替え状態マシン３４０からバンク選択ライン３５０を介して行われる。なお、一方の入力マルチプレクサ４１０，４１１は、他方の入力マルチプレクサ４１０，４１１がバンク選択ライン３５０の逆に関して動作するため、如何なるある時間でライトモードにあるように構成することができる。したがって、バンク選択ラインがハイであるとき、たとえば、第一の入力マルチプレクサ４１０はライトモードにあり、第二の入力マルチプレクサ４１１はリードモードにある。バンク選択ライン３５０の状態が状態を変えたとき、それぞれの入力マルチプレクサ４１０，４１１の機能は、それに応答して変化し、したがって第一の入力マルチプレクサ４１０はリードモードにあり、第二の入力マルチプレクサ４１１はライトモードにある。したがって、バンク選択ライン３５０の状態に依存して、唯一のＲＡＭ４１８，４１９がある時間で書込みを行うことができ、唯一のＲＡＭ４１８，４１９が如何なる時間で読出しを行うことができる。
【００２３】
ＶＦＣフィルタ６６（図２参照）は、現在リードモードにある入力マルチプレクサ４１０，４１１のリードアドレスライン４０３，４０８を介してＲＡＭ４１８，４１９から現在要求されているビデオフィルタ係数のアドレスを要求する。次いで、要求されているアドレス情報は、ＶＦＣフィルタ６６（図２参照）に接続されているバンクデータライン４２４を介して読み出される。
【００２４】
アドレス検出器３１０は、レジスタバス３７０のデータをモニタし、ＶＦＣコントローラ６４（図２参照）によるＲＡＭへのアドレスの書き込み状態を判定する。到来するビデオストリーム６１（図２参照）のフォーマットにおける変化を示す、ＲＡＭ４１８，４１９に書き込まれているフィルタ係数のアドレスをアドレス検出器３１０が検出したとき、アドレス検出器３１０は、書き込まれたアドレスの数をカウントして、その数を既知の量に対して比較することによるか、又は代替的な方法によるかのいずれかで、フィルタ係数の最後のアドレスが何時書き込まれたかを判定し、次いでｌａｓｔ＿ａｄｄｒ＿ｗｒｉｔｔｅｎフラグをバンク切り替え回路３４０にセットする。このｌａｓｔ＿ａｄｄｒ＿ｗｒｉｔｔｅｎフラグは、係数アドレス検出器３１０とバンク切り替え回路３４０とを接続する最後のフラグ書込みライン３２０の状態を変えることでセットされる。“ｌａｓｔ＿ａｄｄｒ＿ｗｒｉｔｔｅｎ”フラグを観察した後、バンク切り替え回路３４０は、前に説明されたように入力ビデオストリームと関連される垂直同期パルスにより示される、次の垂直帰線消去期間について垂直帰線消去ライン３３０をモニタする。
【００２５】
垂直帰線消去期間が示された後、バンク切り替え回路３４０は、誤った読み出し又は書込みが生じることを防止するため、チップイネーブル／ディスエーブルライン３５１を介してＲＡＭ４１８，４１９をディスエーブルにする。誤った読み出し又は書き込みは、ＲＡＭ４１８，４１９から情報が読み取られ、同時に、ＲＡＭ４１８，４１９に情報が書き込まれるときに生じる場合がある。この例では、ＶＦＣフィルタ６６（図２参照）は、書き込まれている新たな組のビデオフィルタ係数と書き込まれている組のビデオフィルタ係数の両者から、ビデオフィルタ係数を誤って読み出し、これにより誤った組のビデオフィルタ係数となる場合がある。さらに、類似のエラーは、１つのアドレスを同時に読み出し及び書込みすることで起こる場合がある。ＲＡＭ４１８，４１９がディスエーブルにされた後、バンク切り替え回路３４０は、先に説明されたように、バンク選択ライン３５０を介して読み取られるべきＲＡＭ４１８，４１９を切り替える。バンク選択ライン３５０は、入力マルチプレクサ４１０，４１１の状態を切り替えるために同時に使用される。入力マルチプレクサ４１０，４１１の状態を切り替えることで、リードクロック４０１及びリードアドレス４０３のラインは、書き込みするために予めセットされたＲＡＭ４１８，４１９に接続され、ライトクロック及びライトアドレスのライン４１６は、読取るために予めセットされたＲＡＭ４１８，４１９に接続される。入力マルチプレクサは、導体のライン４１４，４１６を介してＲＡＭ４１８，４１９に接続される。バンク切り替え回路３４０がバンク選択ライン３５０の状態を変えた後、チップイネーブル／ディスエーブルライン３５１を介してＲＡＭ４１８，４１９をイネーブルにする。このとき、新たなビデオフォーマットのビデオフィルタ係数は、バンクデータライン４２４及び出力マルチプレクサ４２２を介して、ＶＦＣフィルタ６６（図２参照）により読み取ることが可能である。
【００２６】
図４は、本発明の例示的なメモリ管理技術に従う、番組フォーマットの変化を検出する処理、垂直帰線消去期間を検出する処理、及びビデオフィルタ係数を切り替える処理を例示するフローチャートである。
【００２７】
１．係数アドレス検出器３１０は、ＶＦＣコントローラ６４により新たなアドレスがＲＡＭ４１８，４１９に書き込まれたかを判定するためにレジスタバスをモニタする。
【００２８】
２．入力ビデオフォーマットにおける変化を示す、新たなアドレスが書き込まれたと係数アドレス検出器３１０が判定した後、係数アドレス検出器３１０は、最後のアドレスが何時書き込まれたかを判定するために、書き込まれているアドレスをモニタする。
【００２９】
３．最後のアドレスがＶＦＣコントローラにより書き込まれた後、係数アドレス検出器３１０は、ｌａｓｔ＿ａｄｄｒ＿ｗｒｉｔｔｅｎフラグ３２０をセットする。
【００３０】
４．バンク切り替え状態マシン３４０がｌａｓｔ＿ａｄｄｒ＿ｗｒｉｔｔｅｎフラグを観察したとき、次の垂直帰線消去期間の状態を判定するために、垂直帰線消去ライン３３０をモニタする。
【００３１】
５．次の垂直帰線消去期間が垂直帰線消去ライン３３０を介して示された後、バンク切り替え状態マシン３４０は、イネーブルディスエーブルライン３５１を介してＲＡＭ４１８，４１９をディスエーブルにする。
【００３２】
６．バンク切り替え状態マシン３４０は、次いで、バンク選択ライン３５０を介してＲＡＭ４１８，４１９のリード／ライト機能を切り替える。
【００３３】
７．バンク切り替え状態マシン３４０は、次いで、イネーブルディスエーブルライン３５１を介してＲＡＭ４１８，４１９をイネーブルにする。
【００３４】
８．アドレス検出器は、次いで、ＶＦＣコントローラ６４により新たなアドレスがＲＡＭ４１８，４１９に書き込まれているかを判定するため、レジスタバスをモニタする初期状態に戻る。
【００３５】
本発明は好適な実施の形態を参照して説明されたが、特許請求の範囲により定義されるように、本発明の精神及び範囲から逸脱することなしに様々な変形が実施態様でなされる場合があることが明らかである。
【図面の簡単な説明】
【００３６】
【図１】マルチフォーマットのテレビ信号処理システムのブロック図である。
【図２】デジタルビデオ受信システムにおけるビデオフォーマットコンバータの例示的な実現に関するブロック図である。
【図３】メモリバンク切り替え回路の例示的な実現に関するブロック図である。
【図４】番組フォーマット変更を検出する処理、垂直帰線消去期間を検出する処理、及びビデオフィルタ係数を切り替える処理を例示するフローチャートである。
【図１】
2005531087.tif 000003
【図２】
2005531087.tif 000004
【図３】
2005531087.tif 000005
【図４】
2005531087.tif 000006
【国際調査報告】
2005531087.tif 000007
2005531087.tif 000008
2005531087.tif 000009