(57)【要約】  周辺論理回路区域のトランジスタのＮ＋ドープ領域及びＰ＋ドープ領域にコンタクトする半導体装置の周辺論理回路区域に金属プラグを形成する方法及び装置を開示する。金属プラグは、ウェファ製造で用いられる全ての高温処理が完了した後に形成される。金属プラグは、基板のアクティブ区域に金属が拡散することなく形成される。金属プラグは、半導体装置の上から下に見たときに楕円スロットを形成する。
2005509288.tif 000002
【特許請求の範囲】
【請求項１】
記憶装置の形成方法であって、
メモリセルに対するキャパシタ構造の少なくとも一部を、前記記憶装置のメモリアレイ区域内に形成し、
前記キャパシタ構造に熱処理を行い、
前記キャパシタ構造に熱処理を行った後に基板のアクティブ区域に向かうよう下方に金属プラグを形成し、
前記アクティブ区域に向かうよう下方に形成された金属プラグの少なくとも一部を、前記メモリセルを含む前記メモリアレイ区域の外側に配置された半導体基板のＮチャネル周辺論理トランジスタとＰチャネル周辺論理トランジスタの両方に対するものとしたことを特徴とする記憶装置の形成方法。
【請求項２】
記憶装置の形成方法であって、
メモリセルキャパシタの下側電極層を形成し、
前記下側電極層に接触する誘電層を形成し、
前記下側電極及び有伝送を熱処理し、
前記熱処理後、前記誘電層に接触する上側電極層を形成し、
前記上側電極層を形成した後、周辺論理区域のＮチャネルトランジスタ及びＰチャネルトランジスタの各々のアクティブ区域に隣接する金属コンタクト部を形成することを特徴とする記憶装置の形成方法。
【請求項３】
記憶装置に金属プラグを形成する方法であって、
メモリセルアレイ区域及び周辺回路区域を有する基板を設け、これらメモリセルアレイ区域及び周辺回路区域がそれぞれ、少なくとも一つの第１導電型トランジスタを具え、前記周辺回路区域が少なくとも一つの第２導電方トランジスタを更に具え、前記メモリセルアレイ区域の少なくとも一つのトランジスタを、メモリセルに対するアクセストランジスタとするステップと、
前記アクセストランジスタに関連する少なくとも一つのキャパシタを形成するために、前記メモリセルアレイ区域を更に処理するステップと、
前記キャパシタを焼きなますために加熱を行うステップと、
基板の周辺回路区域で、前記基板上の材料層に複数のプラグ開口を規定し、前記プラグ開口のうちの少なくとも一つが、前記第１導電型トランジスタのアクティブ区域を露出し、前記プラグ開口の少なくとも一つが、前記第２導電型トランジスタのアクティブ区域を露出するステップと、
前記メモリセルアレイ区域に加熱を行った後、前記基板上及び前記アクティブ区域に接触するための前記プラグ開口に金属層を形成するステップとを具えることを特徴とする方法。
【請求項４】
前記第１導電型をＮ＋とすることを特徴とする請求項３記載の方法。
【請求項５】
前記第２導電型をＰ＋とすることを特徴とする請求項４記載の方法。
【請求項６】
記憶装置の形成方法であって、
互いに離間したワード線の対を形成し、
複数のメモリセルアクセストランジスタをメモリセルアレイ区域に規定するために、前記ワード線の両側にソース領域及びドレイン領域を形成し、
ソース／ドレイン領域を共有するアクセストランジスタの対を形成し、
前記アクセストランジスタ上に少なくとも一つの第１絶縁層を形成し、
キャパシタポリシリコンプラグの対及びビット線ポリシリコンプラグを、前記第１絶縁層を通じて前記アクセストランジスタの前記ソース領域及びドレイン領域に対して形成し、
前記ポリシリコンプラグ上に少なくとも一つの第２絶縁層を形成し、
前記第２絶縁層のアクセストランジスタの一つに関連するとともに各キャパシタポリシリコンプラグに電気的に接続するコンテナキャパシタを形成し、
前記コンテナキャパシタを熱処理し、
前記メモリセルアレイ区域の外側にＮチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタを形成し、
前記熱処理後、前記第１絶縁層及び第２絶縁層を通じて前記Ｎチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタに接触する金属プラグを形成し、
前記コンテナキャパシタ上に少なくとも一つの第３絶縁層を形成し、
前記第３絶縁層を通じて前記金属プラグに接触する金属コンタクト部を形成することを特徴とする記憶装置の方法。
【請求項７】
記憶装置の形成方法であって、
前記記憶装置のメモリセルアレイ区域にメモリセルアクセストランジスタを形成し、
前記記憶装置の周辺論理区域にＮチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタを形成し、
前記アクセストランジスタに関連したキャパシタの少なくとも一部を、前記メモリセルアレイ区域に形成し、
前記キャパシタ部分を熱処理し、
前記熱処理後、前記Ｎチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタのアクティブ区域に接触する第１金属導体を形成することを特徴とする記憶装置の形成方法。
【請求項８】
前記キャパシタと各アクセストランジスタの第１アクティブ区域との間にキャパシタ導電プラグを形成するとともに、前記アクセストランジスタの第２アクティブ区域に対するビット線導電プラグを形成し、
前記第１金属導体が形成されるのと同時に、前記ビットライン導電プラグに対する第２金属導体を形成することを特徴とする請求項７記載の記憶装置の形成方法。
【請求項９】
前記熱処理を、前記キャパシタの全ての部分が形成された後に行うことを特徴とする請求項７記載の記憶装置の形成方法。
【請求項１０】
前記第１金属導体が、楕円のトップダウン断面形状を有することを特徴とする請求項７記載の記憶装置の形成方法。
【請求項１１】
前記第１金属導体に接触する上側金属プラグを形成することを特徴とする請求項８記載の記憶装置の形成方法。
【請求項１２】
前記ビット線導電プラグに接触する上側金属プラグを形成することを特徴とする請求項１１記載の記憶装置の形成方法。
【請求項１３】
前記上側金属プラグが、前記第１金属導体より小さい径を有することを特徴とする請求項１１記載の記憶装置の形成方法。
【請求項１４】
前記上側金属プラグが、前記ビット線導電プラグ及び前記第１金属導体の各々より小さい径を有することを特徴とする請求項１２記載の記憶装置の形成方法。
【請求項１５】
前記第１金属導体が、楕円のトップダウン断面形状を有することを特徴とする請求項１３記載の記憶装置の形成方法。
【請求項１６】
前記上側金属プラグが、環状のトップダウン断面形状を有することを特徴とする請求項１５記載の記憶装置の形成方法。
【請求項１７】
前記第１導体及び前記ビット線導電プラグを、Ｎ型プラグとしたことを特徴とする請求項８記載の記憶装置の形成方法。
【請求項１８】
記憶装置を形成する方法であって、
互いに離間したワード線の対を形成し、
複数のメモリセルアクセストランジスタをメモリセルアレイ区域に規定するために、前記ワード線の両側にソース領域及びドレイン領域を形成し、
ソース／ドレイン領域を共有するアクセストランジスタの対を形成し、
前記アクセストランジスタ上に少なくとも一つの第１絶縁層を形成し、
キャパシタポリシリコンプラグの対及びビット線ポリシリコンプラグを、前記第１絶縁層を通じて前記アクセストランジスタの前記ソース領域及びドレイン領域に対して形成し、
前記ポリシリコンプラグ上に少なくとも一つの第２絶縁層を形成し、
前記第２絶縁層のアクセストランジスタの一つに関連するとともに各キャパシタポリシリコンプラグに電気的に接続するコンテナキャパシタを形成し、
前記コンテナキャパシタを熱処理し、
前記メモリセルアレイ区域の外側にＮチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタを形成し、
前記熱処理後、前記第２絶縁層を通じて前記Ｎチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタの各々に接触する周辺金属プラグを形成し、
前記コンテナキャパシタ上に少なくとも一つの第３絶縁層を形成し、
前記熱処理後、前記第２絶縁層を通じて前記ビット線ポリシリコンプラグに接触するビット線コンタクト部を形成し、
前記第３絶縁層を通じた前記周辺金属プラグへの金属コンタクト部を形成することを特徴とする記憶装置の方法。
【請求項１９】
前記ビット線コンタクト部を金属で形成したことを特徴とする請求項１８記載の方法。
【請求項２０】
周辺トランジスタに対する金属コンタクト部を形成する方法であって、
第１導電型トランジスタを形成するために、基板上にメモリアレイ区域を設け、
第１及び第２導電型トランジスタを形成するために、前記基板上に周辺アレイ区域を設け、
前記メモリアレイ区域及び前記周辺アレイ区域に第１導電型トランジスタを形成し、前記第１導電型トランジスタを、第１導電型アクティブ区域に関連させ、
前記周辺アレイ区域に第２導電型トランジスタを形成し、前記第２導電型トランジスタを、第２導電型アクティブ区域に関連させ、
前記第１導電型トランジスタ、第２導電型トランジスタ、第１導電型アクティブ区域及び第２導電型アクティブ区域上に、平坦化された絶縁材料の第１層を設け、
前記メモリアレイ区域の前記第１導電型のアクティブ区域を露出するために、前記第１絶縁層を通じた開口をエッチングし、
少なくとも三つの第１導電型プラグを形成するために、前記第１導電型を有する導電材料を前記開口に充填し、前記第１導電型プラグのうちの少なくとも一つを、ビット線プラグとし、前記第１導電型プラグのうちの少なくとも二つを、キャパシタプラグとし、
前記第１絶縁層、ビット線プラグ及びキャパシタプラグ上に、平坦化された絶縁材料の第２層を設け、
前記第２絶縁層と、前記キャパシタプラグの一部とを通じてエッチングして、キャパシタコンテナ開口を形成し、
前記キャパシタコンテナ開口内に導電層を堆積して下側層を形成するステップ、前記キャパシタコンテナの上側表面を平坦化して、前記上側表面の任意の導電層材料を除去するステップ、前記基板上に誘電層を堆積するステップ、及び前記誘電層上に上側キャパシタプレートを堆積するステップによって、前記キャパシタコンテナ開口にキャパシタ構造を形成し、
前記下側層、誘電層及びキャパシタプレートのうちの少なくとも一つを加熱することによって、前記キャパシタ構造を焼きなましし、
前記キャパシタ構造を焼きなました後に、前記ビット線プラグの表面を露出するようビットライン開口を規定するために、前記第２絶縁層を通じたエッチングを行うとともに、第１及び第２導電型のアクティブ区域を露出するよう前記周辺アレイ区域に周辺プラグ開口を規定するために、前記第２絶縁層を通じたエッチングを行い、
前記ビット線プラグの前記表面に接触するよう前記メモリアレイ区域に金属プラグを形成するとともに、前記第１及び第２導電型の各々のアクティブ区域に接触するよう前記周辺アレイ区域に金属プラグを形成するために、前記基板上に金属層を堆積することを特徴とする方法。
【請求項２１】
周辺トランジスタに対する金属コンタクト部を形成する方法であって、
第１導電型トランジスタを形成するために、基板上にメモリアレイ区域を設け、
第１及び第２導電型トランジスタを形成するために、前記基板上に周辺アレイ区域を設け、
前記メモリアレイ区域及び周辺アレイ区域に第１導電型トランジスタを形成し、前記第１導電型トランジスタを、第１導電型アクティブ区域に関連させ、
前記周辺アレイ区域に第２導電型トランジスタを形成し、前記第２導電型トランジスタを、第２導電型アクティブ区域に関連させ、
第１及び第２導電型トランジスタ並びに第１及び第２導電型アクティブ区域上に、平坦化された絶縁材料の第１層を設け、
前記メモリアレイ区域の前記第１導電型のアクティブ区域を露出するために、前記第１絶縁層を通じた開口のエッチングを行い、
少なくとも三つの第１導電型プラグを形成するために、前記第１導電型の導電材料を前記開口に充填し、前記第１導電型プラグのうちの少なくとも一つを、ビット線プラグとし、前記第１導電型プラグのうちの少なくとも二つを、キャパシタプラグとし、
前記第１絶縁層及び第１導電型プラグ上に、平坦化された絶縁材料の第２層を設け、
キャパシタコンテナ開口を形成するために、前記第２絶縁層と、前記キャパシタプラグの一部を通じたエッチングを行い、
下側層を形成するために前記キャパシタコンテナ開口内に導電層を堆積するステップ、前記上側表面の導電層材料を除去するために前記キャパシタコンテナの上側表面を平坦化するステップ、前記基板上に誘電層を堆積するステップ及び前記誘電層上に上側キャパシタプレートを堆積するステップによって、前記キャパシタコンテナ開口にキャパシタ構造を形成し、
前記下側層、誘電層及びキャパシタプレートのうちの少なくとも一つを加熱することによって、前記キャパシタ構造を焼きなましし、
前記キャパシタ構造の焼きなまし後、第１及び第２導電型のアクティブ区域を露出するよう前記周辺アレイ区域の周辺プラグ開口をk呈するために、前記第２絶縁層を通じたエッチングを行い、
前記第１導電型及び第２導電型のアクティブ区域にそれぞれ接触するよう前記周辺アレイ区域に金属プラグを形成するために、前記基板上に金属層を堆積することを特徴とする方法。
【請求項２２】
前記キャパシタプレートを露出するために前記金属層を平坦化し、
前記金属プラグ及びビット線プラグから前記キャパシタプレート及び誘電層をエッチングし、
絶縁材料の第３層を前記基板上に堆積し、
前記周辺アレイ区域の金属プラグを露出するために、前記第３絶縁層を通じたコンタクト開口のエッチングを行い、
前記メモリアレイ区域のビット線プラグを露出するために、前記第２絶縁層及び第３絶縁層を通じたコンタクト開口のエッチングを行い、
前記コンタクト開口を充填するとともに前記金属プラグ及びビット線プラグに対する導電コンタクト部を形成するために、前記基板上に導電層を堆積することを特徴とする請求項２１記載の方法。
【請求項２３】
メモリアレイ区域及び周辺回路区域を具え、そのメモリアレイ区域が、少なくとも一つの第１導電型のアクセストランジスタと、そのアクセストランジスタに関連したデータ値を格納する少なくとも一つのキャパシタとを具え、前記周辺回路区域が、少なくとも一つの第１導電型のアクセストランジスタと、少なくとも一つの第２導電型のアクセストランジスタと、前記第１導電型のトランジスタのアクティブ区域に電気的に接続した少なくとも一つの第１金属プラグと、前記第２導電型のトランジスタのアクティブ区域に電気的に接続した少なくとも一つの第２金属プラグとを具えることを特徴とする記憶装置。
【請求項２４】
前記第１金属プラグ及び第２金属プラグが、楕円のトップダウン断面形状を有することを特徴とする請求項２３記載の記憶装置。
【請求項２５】
前記第１導電型をＮ＋とすることを特徴とする請求項２４記載の記憶装置。
【請求項２６】
前記第２導電型をＰ＋とすることを特徴とする請求項２５記載の記憶装置。
【請求項２７】
互いに離間したワード線の対と、
メモリセルアレイ区域内で複数のメモリセルアクセストランジスタを規定する、前記ワード線の両側のソース領域及びドレイン領域と、
ソース／ドレイン領域を共有するアクセストランジスタの対と、
前記アクセストランジスタ上に形成された少なくとも一つの絶縁層と、
前記アクセストランジスタのソース領域及びドレイン領域に対して、前記第１絶縁層を通じて形成されたキャパシタポリシリコンプラグ及びビット線ポリシリコンプラグの対と、
前記ポリシリコンプラグ上に形成された少なくとも一つの第２絶縁層と、
前記第２絶縁層のアクセストランジスタの一つに関連するとともにキャパシタポリシリコンプラグに電気的に接続するコンテナキャパシタと、
メモリセルアレイ区域の外側にあり、コンタクト用の第１金属プラグ及びコンタクト用の第２金属プラグをそれぞれ具え、前記第１金属プラグ及び第２金属プラグを、前記第１絶縁層及び第２絶縁層を通じて形成した、Ｎチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタと、
前記ビット線ポリシリコンプラグに対し、前記第２絶縁層を通じて形成した第１ビット線コンタクト部と、
前記コンテナキャパシタ上の少なくとも一つの第３絶縁層と、
前記第１金属プラグ、第２金属プラグ及び第１ビット線コンタクト部に対して、前記第３絶縁層を通じて形成した金属コンタクト部とを具えることを特徴とする記憶装置。
【請求項２８】
前記第１金属プラグ及び第２金属プラグが、楕円のトップダウン断面形状を有することを特徴とする請求項２７記載の記憶装置。
【請求項２９】
前記金属コンタクト部が、環状のトップダウン断面形状を有することを特徴とする請求項２８記載の記憶装置。
【請求項３０】
前記金属コンタクト部が、前記第１金属プラグ及び第２金属プラグより小さい径を有することを特徴とする請求項２７記載の記憶装置。
【請求項３１】
前記第１金属プラグ及びビット線プラグがＮチャネルトランジスタ区域にあることを特徴とする請求項３０記載の記憶装置。
【請求項３２】
前記絶縁層を通じて形成したビット線コンタクト部及び金属コンタクト部が、単一構造を有することを特徴とする請求項２７記載の記憶装置。
【請求項３３】
第１導電型アクティブ区域に関連した第１導電型トランジスタを具えるメモリアレイ区域と、
前記第１導電型トランジスタと、第２導電型アクティブ区域に関連した第２導電型トランジスタとを具える周辺アレイ区域と、
前記メモリアレイ区域及び周辺アレイ区域の上に形成された第１絶縁層と、
前記第１導電型アクティブ区域に接触するよう前記メモリ区域の第１絶縁層を通じて形成されたキャパシタプラグ及びビット線プラグの対と、
前記第１絶縁層、キャパシタプラグ及びビット線プラグの上に形成された第２絶縁層と、
前記第２絶縁層に形成されるとともに前記キャパシタプラグに接触するキャパシタコンテナと、
前記ビット線プラグに接触するよう前記第２絶縁層を通じて形成された前記メモリ区域の金属プラグと、
前記第１導電型アクティブ区域及び第２導電型アクティブ区域に接触するよう前記第１絶縁層及び第２絶縁層を通じて形成された前記周辺アレイ区域の金属プラグとを具えることを特徴とする記憶装置。
【請求項３４】
第１導電型アクティブ区域に関連した第１導電型トランジスタを具えるメモリアレイ区域と、
前記第１導電型トランジスタと、第２導電型アクティブ区域に関連した第２導電型トランジスタとを具える周辺アレイ区域と、
前記メモリアレイ区域及び周辺アレイ区域の上に形成された第１絶縁層と、
前記第１導電型アクティブ区域に接触するよう前記メモリ区域の第１絶縁層を通じて形成されたキャパシタプラグ及びビット線プラグの対と、
前記第１絶縁層、キャパシタプラグ及びビット線プラグの上に形成された第２絶縁層と、
下側プレート、誘電層、及び少なくとも前記第２層絶縁層に形成された上側キャパシタプレートを具えるキャパシタコンテナと、
前記第１導電型アクティブ区域及び第２導電型アクティブ区域に接触するよう前記第１絶縁層及び第２絶縁層を通じて形成された前記周辺アレイ区域の金属プラグと、
前記キャパシタコンテナ、金属プラグ及び第２絶縁層の上に形成された第３絶縁層と、
前記ビット線プラグに対し、前記第２絶縁層及び第３絶縁層を通じて形成された金属ビット線コンタクト部と、
前記周辺アレイ区域の前記金属プラグに接触するよう前記第３絶縁層を通じて形成された金属コンタクト部とを具えることを特徴とする記憶装置。
【請求項３５】
前記金属プラグが、楕円のトップダウン断面形状を有することを特徴とする請求項３４記載の記憶装置。
【請求項３６】
前記金属コンタクト部が、環状のトップダウン断面形状を有することを特徴とする請求項３５記載の記憶装置。
【請求項３７】
前記金属コンタクト部が、前記第１金属プラグ及び第２金属プラグより小さい径を有することを特徴とする請求項３４記載の記憶装置。
【請求項３８】
前記第１導電型をＮ＋としたことを特徴とする請求項３７記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野に関し、特に、記憶装置の周辺トランジスタのドーピング領域に接触する金属プラグ構造の使用に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のような複雑な集積回路は、製造された回路の種々の部分に相互接続するシリコン基板の表面の上に複数レベルの導体を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＤＲＡＭに対して、基板に形成されたトランジスタのドーピング領域すなわちアクティブ区域は、典型的には、キャパシタ、ビットライン又は他の導体層に接続できるポリシリコン（ポリ）プラグを用いたコンタクトが行われる。金属プラグは、ポリシリコンに比べて良好な導電性を提供するが、金属プラグは、後の高温製造工程に対する金属プラグの熱感度及び基板のアクティブ区域への金属の拡散に起因するあり得るアクティブ区域の汚染を含む工程の制約のために、典型的には、基板のドーピング領域のコンタクトに使用されない。例えば、ＤＲＡＭにおいて、基板コンタクトプラグの形成後に形成されるキャパシタ構造を焼きなましするために、熱サイクルがしばしば用いられ、これによって、金属プラグが溶融し、金属が基板に拡散し、その結果、アクティブ区域が汚染されるとともに、プラグと基板との間の導電性が低下する。それにもかかわらず、良好な導電性のために、基板表面に対する導電性プラグの少なくとも一部をポリシリコンの代わりに金属で構成するのが好ましく、特に、典型的には高速動作が生じる周辺論理トランジスタに対して好ましい。
【課題を解決するための手段】
【０００４】
本発明は、周辺論理区域のトランジスタのドーピング領域に接触する金属プラグ構造を利用する集積回路例えばＤＲＡＭを提供する方法及び装置を提供する。金属プラグ構造は、ウェファ製造の際に利用される全ての高温処理工程が完了した後に形成される。特に、本発明は、キャパシタ形成及びセルポリアクティベーションに対して使用される熱サイクル工程後に金属プラグを形成することによって、Ｎチャネル及びＰチャネル周辺回路トランジスタに対する金属コンタクト部の形成方法を提供する。金属プラグを、記憶装置のキャパシタに対する上側セルプレートコンタクト部を形成する前に形成することができるが、キャパシタに対する高温処理の前に形成することもできる。
【発明を実施するための最良の形態】
【０００５】
以下の説明で用いられる用語「基板」は、露出した基板表面を有する任意の半導体に基づいた構造を含む。構造は、シリコン−オン−インシュレータ（ＳＯＩ）、シリコン−オン−サファイア（ＳＯＳ）、ドーピングした半導体及びドーピングしていない半導体、半導体基板に支持されたエピタキシャル層、並びに他の半導体構造を含むものと理解すべきである。以下の説明で基板又はウェファを参照する際、半導体基板上に領域又は接合を形成するために以前の工程ステップを用いる。
【０００６】
本発明は、特に、記憶装置の周辺論理の一部として形成されるトランジスタに対するメタライズプラグの形成に関する。本発明の実施の形態を、以下説明する。他の実施の形態を用いてもよく、本発明の範囲を逸脱することなく構造又は論理的な変更を行うことができる。
【０００７】
本発明によれば、典型的にはメモリセルアレイ区域の外側及び周辺に形成される周辺論理回路区域にＮドープアクティブ領域及びＰドープアクティブ領域に対するメタライズプラグを形成する方法を提供する。同様な構成要素に同様な参照番号を付した図面を参照すると、図１〜１６は、本発明による製造工程及び結果的に得られる構造の実施の形態を示す。
【０００８】
図１を参照すると、（一般的に参照番号１００を付した）メモリアレイ及び周辺論理回路区域２００ａ，２００ｂを、製造の初期段階において示す。周辺論理回路区域は、典型的には、Ｎチャネルトランジスタ区域２００ａとＰチャネルトランジスタ区域２００ｂとの間で分離されている。図１に示すように、メモリセルアレイ１００及び周辺論理区域２００ａのＮチャネルトランジスタと、周辺論理区域２００ｂのＰチャネルトランジスタとが形成される。メモリアレイ１００のゲートスタックは、電気的に絶縁されたワード線１１２，１１３を具える。ゲートスタック１５，１６を、Ｎチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタにそれぞれ関連させる。電界効果トランジスタ（ＦＥＴ）を形成するドーピングされたアクティブ区域２１，２２，２３，２６，２７，２５，２９のようなアクティブ区域を、ゲートスタック１２，１３，１５，１６の周りに設ける。メモリアレイは、ゲートスタック１１，１２，１３，１４を有し、周辺区域２００ａ，２００ｂはそれぞれ、ゲートスタック１５，１６を有する。ゲートスタック１２，１３は、各メモリセルに対するアクセストランジスタ５１，５３の一部である。ゲートスタックの各々は、基板に接触する二酸化窒素のような酸化物の層１２０と、酸化物上の導電ゲート層１２１と、絶縁キャップ層１２２と、絶縁側壁１２３とを有する。Ｎチャネルトランジスタを、基板のｐウェル１６０に形成し、Ｐチャネルトランジスタを、基板のｎウェル１６１に形成する。
【０００９】
図１に示すように、例えばボロフォスフォシリケートガラス(borophosphosilicate:BPSG)又は二酸化珪素の平坦化された第１絶縁層１０を、ゲートスタック及びアクティブ区域に形成する。好適には、第１絶縁層を、化学機械研磨（ＣＭＰ）又は他の手段によって平坦化する。図１は、自己位置合わせした製造工程で用いられるとともに他の断面の他のメモリセル用のゲートスタック１１，１４の対と、メモリアレイ１００のメモリセルを分離する第１フィールド酸化膜領域２４とを示す。 
【００１０】
図１に示す構造は、従来のものであるが、本発明の開始基板としての役割を果たす。本発明の工程は、第１絶縁層１０にホトレジストマスク１８を設けることによって開始する。マスクの開口１６３は、エッチ位置を規定し、ドーピングされたアクティブ区域２１，２２，２３上に配置される。
【００１１】
次いで、第１絶縁層１０の第１部分が、エッチングによって除去されて、Ｎチャネルトランジスタ５１，５３に対してＮ＋ドーピングされたアクティブ区域２１，２，２３を露出する。このようにして、図２に示すようなプラグ開口３１，３２，３３が設けられる。エッチング前にこれら区域をドーピングする代わりにエッチング工程後に区域２１，２２２，２３をドーピングすることもできる。
【００１２】
反応性イオンエッチング（ＲＩＥ）のような異方性エッチングを用いて開口３１，３２，３３をエッチングすることができる（図２）。アクティブ区域２１，２２，２３がほとんどエッチングされることなく絶縁層１０のみをエッチングするように、エッチャント状態を設定する。この際、周辺回路区域２００ａ，２００ｂはエッチングされない。
【００１３】
図３の構造で示すように、開口３１，３２，３３をエッチングした後、ホトレジスト１８が除去され、開口３１，３２，３３には、Ｎ＋ドープされたポリシリコンプラグ３０が充填される。結果的に得られる構造は、例えばＣＭＰによって平坦化される。従来既知のように、ポリシリコンプラグ３０を、プラグ堆積後又は堆積中にドーピングすることができ、プラグを、ＣＶＤ又は他の堆積技術によって堆積することができる。例えばＢＰＳＧの第２絶縁層４０を、平坦化プラグ上に堆積する。
【００１４】
図３に示すポリシリコン（ポリ）プラグ３０を、ポリプラグ４１，４３と同一にすることができ、それは、次に形成されるメモリセルキャパシタ及びポリプラグ４２に接触し、それは、次に形成されるビットラインに接触する。
【００１５】
図４を参照すると、次に、ＲＩＥのように（図示しない）ホトレジストマスクを通じた異方性エッチング工程を用いて第２ＢＰＳＧ４０及びポリシリコンプラグ４１，４３の一部をエッチングして、キャパシタコンテナ開口５１，５３を形成する。
【００１６】
図５を参照すると、キャパシタコンテナ開口５１，５３を形成した後、キャパシタ構造４５を、半導体装置１００上に形成する。一般に、キャパシタ構造４５は、導電下側層又はプレート５５と、下側プレート上の誘電層５７と、導電上側プレート５０とを具える。下側プレートとポリプラグ４１，４３との間にバリア層を設けて、下側プレートを形成する材料がポリプラグ４１，４３に混入するのを防止することもできる。開口５１，５３内に導電層を堆積し、構造の上側表面の導電層材料を序岸、開口５１，５３内のみの下側導電層を残すことによって、各キャパシタ構造の下側プレート５５を形成する。下側導電プレート５５を、ドーピングされたポリシリコン層とすることができ、ＨＳＧ層を更に有することができる。図５に示すような誘電層５７及び上側キャパシタプレート５０を、シーケンス状に堆積されたブランケットとする。上側キャパシタプレート５０を、メモリアレイの全てのキャパシタに対する共通層とする。しかしながら、下側導電プレート５５は、ポリプラグ４１，４３上に個別のキャパシタ６１，６３を形成するために堆積され、平坦化によってパターン化される。
【００１７】
キャパシタを、多量の熱エネルギーを要求するよう有効にするために焼きなましする必要がある。例えば、下側セルプレートがポリシリコンであるときには、典型的には加熱工程又は加熱サイクルを用いて、下側セルプレートを有効にし又は導電的にドープする。上側セルプレートがポリシリコンで構成されている場合には、加熱工程を用いて、有効にし又は有効にドーピングし、かつ、ピンホールを誘電層に固定することもできる。したがって、キャパシタ構造を形成するのに用いられる材料に応じて、加熱工程を、下側セルプレートのみ、下側セルプレート及び誘電層、又はキャパシタ構造全体に適用することができる。いずれの場合においても、本発明は、過熱工程を行った後に基板のアクティブ領域にメタライズ導体を形成する。
【００１８】
本発明によれば、キャパシタ６１，６３を加熱処理した後に、周辺論理区域２００ａ，２００ｂのＮチャネルトランジスタ及びＰチャネルトランジスタ並びにビットラインプラグ４２に対して金属プラグを形成する。
【００１９】
図６に示すように、異方性エッチング工程又は他の適切な工程を用いて、マスク８０及びＢＰＳＧ４０を通じたエッチングを行って、ビットライン開口５２を規定する。異方性エッチング工程又は他の適切な工程を周辺回路区域２００で行い、ホトレジストマスク８０及びＢＰＳＧ層１０を通じたエッチングを行って、周辺プラグ開口５５，５６を規定し、これによって、周辺区域２００ａ，２００ｂのＮチャネルトランジスタ及びＰチャネルトランジスタに対するアクティブ区域２５，２６を露出する。ホトレジストマスク層８０は、エッチング工程後に除去される。
【００２０】
図７に示すように、金属層７０は、メモリアレイ１００及び周辺回路領域２００上に堆積される。したがって、金属層は、金属周辺プラグ７５，７６を形成するためにＰチャネルトランジスタに対してＰ＋ドープするとともにＮチャネルトランジスタに対してＮ＋ドープされたアクティブ区域２５，２６の露出された外側表面上に形成される。金属層は、金属ビットラインプラグ７２を形成するためにビットラインポリプラグ４２上にも形成される。好適には、金属層７０は、チタン、窒化チタン、タングステン、コバルト、モリブデン又はタンタルを含むが、任意の適切な金属を用いることができる。
【００２１】
図８を参照すると、結果的に得られる構造は、例えばＣＭＰによって平坦化される。例えば、金属層７０及び上側キャパシタプレート５０を平坦化して、ＣＭＰ後に少なくとも約５００Åの厚さまで下方に金属層７０及び上側キャパシタプレート５０を除去することができる。さらに、誘電層５７及び上側セルプレート５０を、導電プラグ７２，７５，７６からエッチバックする。
【００２２】
図９に示すように、第３絶縁層６０、例えばＢＰＳＧ層６０は、上側キャパシタプレート５０上に堆積される。ホトレジスト層が設けられるとともにパターン化されて、金属プラグ７２，７５，７６上にエッチング開口を形成し、異方性エッチング又は他の適切なエッチング工程を行い、第３ＢＰＳＧ層６０を通じてエッチングして、金属プラグ７２，７５，７６のコンタクト区域を露出する。金属プラグ７２，７５，７６がほとんどエッチングされることなく絶縁層６０のみがエッチングされるように、エッチャント条件を設定する。好適には、周辺区域２００ａ，２００ｂの金属プラグ７５，７６の露出されたコンタクト区域を、金属プラグ７５，７６の径より小さい表面区域とする。
【００２３】
図９に示すように、（図示しない）レジスト層が一旦除去されると、タングステンや他の金属のように適切な導電材料から形成された導電層９０が第３ＢＰＳＧ層６０上に堆積されて、コンタクト部９２，９５，９６を形成する。コンタクト部９２，９５，９６を、アクティブ区域２２，２５，２６に対する低抵抗の縦方向及び横方向経路を設けるような適切なサイズ及び形状とすることができる。好適には、周辺区域のコンタクト部９５，９６を、周辺金属プラグ７５，７６より小さい区域とする。金属プラグ７５，７６が上から下に向かって楕円形断面を有するとしても、好適には、周辺コンタクト部９５，９６は、図１５に示すように、上から下に向かって環状断面を有する。
【００２４】
他の実施の形態を、図１０〜１５を参照して説明する。既に説明した第１の実施の形態と同様な番号に３００を付したものを使用する。図１０は、図５に示す処理工程の次に導入される処理工程を示す。図１０に示すように、異方性エッチング又は他の適切な工程を周辺回路区域２００に対して行い、ホトレジストマスク３８０及びＢＰＳＧ層を通じたエッチングを行って、周辺区域２００ａ，２００ｂのＮチャネルトランジスタ及びＰチャネルトランジスタに対する周辺プラグ開口３５５，３５６及び露出したアクティブ区域２５，２６を形成する。ホトレジストマスクそう３８０は、エッチング工程後に除去される。図６に示す処理工程とは異なり、ビット線はこのときにエッチングされない。
【００２５】
図１１を参照すると、金属層３７０を、メモリアレイ１００及び周辺回路領域２００上に堆積する。したがって、金属層は、Ｐチャネルトランジスタに対してＰ＋ドープされるとともにＮチャネルトランジスタに対してＮ＋ドープされたアクティブ区域２５，２６の露出した外側表面に形成され、金属プラグ３７５，３７６が形成される。好適には、金属層３７０は、チタン、窒化チタン、タングステン、コバルト、モリブデン又はタンタルを含むが、任意の適切な金属を用いることができる。
【００２６】
図１２に示すように、金属層は、例えばＣＭＰによって平坦化される。金属層を、例えば、ＣＭＰ後に少なくとも約５００Åの厚さまで下方に金属層３７０を除去するとともに上側キャパシタプレート５０を平坦にすることによって平坦化することができる。さらに、誘電層５７及び上側セルプレート５０は、導電プラグ３７５，３７６からエッチバックされる。
【００２７】
図１３に示すように、第３絶縁層３６０、例えばＢＰＳＧ層３６０は、キャパシタ６１，６３の周辺の開口を充填するよう基板上に堆積される。その後、ホトレジスト層３１８は、第３絶縁層上に設けられるとともにパターン化されて、ビットラインポリプラグ４２及び金属周辺プラグ３７５，３７６上にエッチング開口を形成する。
【００２８】
図１４に示すように、異方性エッチング又は他の適切なエッチング工程を行い、第３ＢＰＳＧ層３６０を通じてエッチングして、金属プラグコンタクト開口３８５，３８６を形成するとともに、第２及び第３ＢＰＳＧ層４０，３６０を通じてエッチングしてビット線開口３５２を形成し、金属プラグ３７５，３７６及びビット線ポリプラグ４２のコンタクト区域を露出する。金属プラグ３７５，３７６及びポリプラグ４２がほとんどエッチングされることなく絶縁層３６０のみをエッチングするように、エッチャント条件を設定する。好適には、金属プラグコンタクト開口３８５，３８６を、金属プラグ３７５，３７６より小さくする。
【００２９】
図１５に示すように、タングステンや他の金属のような適切な導電材料から形成された導電層９０は、金属プラグコンタクト開口３８５，３８６及びビット線開口３５２を充填するよう第３ＢＰＳＧ層３６０に堆積されて、コンタクト部３９２，３９５，３９６を形成する。コンタクト部を、アクティブ区域２２，２５，２６に対する低抵抗の縦方向及び横方向経路を設けるよう任意の適切なサイズ及び形状にする。好適には、周辺のコンタクト部３９５，３９６を、周辺金属プラグ３７５，３７６に比べて小さい断面とする。金属プラグ３７５，３７６が上から下に向かって楕円形断面を有するとしても、好適には、周辺コンタクト部９３５，３９６は、図１６に示すように、上から下に向かって環状断面を有する。
【００３０】
本発明によれば、金属周辺プラグは、キャパシタ形成後に形成される。好適には、金属周辺プラグの形成工程は、ウェファ製造の際に用いられる全ての高温工程ステップの完了後及び金属プラグ形成に悪影響を及ぼす他の任意の温度変化の後に開始される。好適には、工程は、セルポリアクティベーション及びキャパシタ形成に用いられる熱サイクル後に開始される。金属プラグを、記憶装置のキャパシタに対する上側セルプレートコンタクト部を形成する前に形成することができるが、キャパシタに対する高温処理の次に形成することもできる。さらに、本発明は、図示した層に限定されるものではない。任意の適切な数及び／又は配置の導電層及び絶縁層を、本発明の範囲を逸脱することなく用いることができる。
【００３１】
図１６は、本発明によるメモリアレイの周辺論理回路区域の一般的な上面図である。周辺回路区域２００の金属プラグを、楕円金属プラグ２２５，２２６として示し、それは、Ｐ＋又はＮ＋ドープされたアクティブ区域２５，２６に対して導電性を提供する。一般に長さ方向に延在する三つの導電性ルーティングチャネル２１４，２１６，２１８を示す。典型的には、一つ以上の絶縁層が配置されてルーティングチャネル２１４，２１６，２１８を分離する。ＢＰＳＧ層の下には、一般に幅方向に延在する他の導電性ルーティングチャネルが形成される。図示したように、金属コンタクト部９６は、ルーティングチャネル２１８とアクティブ区域２６との間に形成すべき電気的な接続を行う。金属コンタクト部９５は、ルーティングチャネル２１４とアクティブ区域２５との間に形成すべき電気的な接続を行う。
【００３２】
本発明の利点の一つは、基板のアクティブ区域まで下がる金属プラグを使用することである。これによって、ルーティングチャネルとアクティブ区域との間に接続部を形成する際に抵抗が減少する。したがって、本発明によって基板のアクティブ区域まで下がる金属プラグを設けることによって、ブリッジを用いることなく電気的な接続を行うことができ、これによって、電気的な接続のピッチを更に小さくすることができる。さらに、楕円形状の金属プラグを設けることによって、複数のルーティングチャネルに対する電気的な接続を、必要に応じて形成することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態による半導体装置の製造の初期段階の断面図である。
【図２】図１に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図３】図２に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図４】図３に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図５】図４に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図６】図５に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図７】図６に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図８】図７に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図９】図８に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図１０】本発明の他の実施の形態による図５に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図１１】本発明の他の実施の形態による図１０に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図１２】本発明の他の実施の形態による図１１に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図１３】本発明の他の実施の形態による図１２に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図１４】本発明の他の実施の形態による図１３に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図１５】本発明の他の実施の形態による図１４に示す処理工程の次の処理工程における図１の半導体装置を示す。
【図１６】本発明によるメモリアレイの周辺論理回路区域の上面図である。
【図１】
2005509288.tif 000003
【図２】
2005509288.tif 000004
【図３】
2005509288.tif 000005
【図４】
2005509288.tif 000006
【図５】
2005509288.tif 000007
【図６】
2005509288.tif 000008
【図７】
2005509288.tif 000009
【図８】
2005509288.tif 000010
【図９】
2005509288.tif 000011
【図１０】
2005509288.tif 000012
【図１１】
2005509288.tif 000013
【図１２】
2005509288.tif 000014
【図１３】
2005509288.tif 000015
【図１４】
2005509288.tif 000016
【図１５】
2005509288.tif 000017
【図１６】
2005509288.tif 000018
【手続補正書】
【提出日】平成16年7月22日(2004.7.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
記憶装置の形成方法であって、
メモリセルに対するキャパシタ構造の少なくとも一部を、前記記憶装置のメモリアレイ区域内に形成し、
前記キャパシタ構造に熱処理を行い、
前記キャパシタ構造に熱処理を行った後に基板のアクティブ区域に向かうよう下方に金属プラグを形成し、
前記アクティブ区域に向かうよう下方に形成された金属プラグの少なくとも一部を、前記メモリセルを含む前記メモリアレイ区域の外側に配置された半導体基板のＮチャネル周辺論理トランジスタとＰチャネル周辺論理トランジスタの両方に対するものとしたことを特徴とする記憶装置の形成方法。
【請求項２】
記憶装置の形成方法であって、
メモリセルキャパシタの下側電極層を形成し、
前記下側電極層に接触する誘電層を形成し、
前記下側電極及び有伝送を熱処理し、
前記熱処理後、前記誘電層に接触する上側電極層を形成し、
前記上側電極層を形成した後、周辺論理区域のＮチャネルトランジスタ及びＰチャネルトランジスタの各々のアクティブ区域に隣接する金属コンタクト部を形成することを特徴とする記憶装置の形成方法。
【請求項３】
記憶装置に金属プラグを形成する方法であって、
メモリセルアレイ区域及び周辺回路区域を有する基板を設け、これらメモリセルアレイ区域及び周辺回路区域がそれぞれ、少なくとも一つの第１導電型トランジスタを具え、前記周辺回路区域が少なくとも一つの第２導電方トランジスタを更に具え、前記メモリセルアレイ区域の少なくとも一つのトランジスタを、メモリセルに対するアクセストランジスタとするステップと、
前記アクセストランジスタに関連する少なくとも一つのキャパシタを形成するために、前記メモリセルアレイ区域を更に処理するステップと、
前記キャパシタを焼きなますために加熱を行うステップと、
基板の周辺回路区域で、前記基板上の材料層に複数のプラグ開口を規定し、前記プラグ開口のうちの少なくとも一つが、前記第１導電型トランジスタのアクティブ区域を露出し、前記プラグ開口の少なくとも一つが、前記第２導電型トランジスタのアクティブ区域を露出するステップと、
前記メモリセルアレイ区域に加熱を行った後、前記基板上及び前記アクティブ区域に接触するための前記プラグ開口に金属層を形成するステップとを具えることを特徴とする方法。
【請求項４】
前記第１導電型をＮ＋とすることを特徴とする請求項３記載の方法。
【請求項５】
前記第２導電型をＰ＋とすることを特徴とする請求項４記載の方法。
【請求項６】
記憶装置の形成方法であって、
互いに離間したワード線の対を形成し、
複数のメモリセルアクセストランジスタをメモリセルアレイ区域に規定するために、前記ワード線の両側にソース領域及びドレイン領域を形成し、
ソース／ドレイン領域を共有するアクセストランジスタの対を形成し、
前記アクセストランジスタ上に少なくとも一つの第１絶縁層を形成し、
キャパシタポリシリコンプラグの対及びビット線ポリシリコンプラグを、前記第１絶縁層を通じて前記アクセストランジスタの前記ソース領域及びドレイン領域に対して形成し、
前記ポリシリコンプラグ上に少なくとも一つの第２絶縁層を形成し、
前記第２絶縁層のアクセストランジスタの一つに関連するとともに各キャパシタポリシリコンプラグに電気的に接続するコンテナキャパシタを形成し、
前記コンテナキャパシタを熱処理し、
前記メモリセルアレイ区域の外側にＮチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタを形成し、
前記熱処理後、前記第１絶縁層及び第２絶縁層を通じて前記Ｎチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタに接触する金属プラグを形成し、
前記コンテナキャパシタ上に少なくとも一つの第３絶縁層を形成し、
前記第３絶縁層を通じて前記金属プラグに接触する金属コンタクト部を形成することを特徴とする記憶装置の方法。
【請求項７】
記憶装置の形成方法であって、
前記記憶装置のメモリセルアレイ区域にメモリセルアクセストランジスタを形成し、
前記記憶装置の周辺論理区域にＮチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタを形成し、
前記アクセストランジスタに関連したキャパシタの少なくとも一部を、前記メモリセルアレイ区域に形成し、
前記キャパシタ部分を熱処理し、
前記熱処理後、前記Ｎチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタのアクティブ区域に接触する第１金属導体を形成することを特徴とする記憶装置の形成方法。
【請求項８】
前記キャパシタと各アクセストランジスタの第１アクティブ区域との間にキャパシタ導電プラグを形成するとともに、前記アクセストランジスタの第２アクティブ区域に対するビット線導電プラグを形成し、
前記第１金属導体が形成されるのと同時に、前記ビットライン導電プラグに対する第２金属導体を形成することを特徴とする請求項７記載の記憶装置の形成方法。
【請求項９】
前記熱処理を、前記キャパシタの全ての部分が形成された後に行うことを特徴とする請求項７記載の記憶装置の形成方法。
【請求項１０】
前記第１金属導体が、楕円のトップダウン断面形状を有することを特徴とする請求項７記載の記憶装置の形成方法。
【請求項１１】
前記第１金属導体に接触する上側金属プラグを形成することを特徴とする請求項８記載の記憶装置の形成方法。
【請求項１２】
前記ビット線導電プラグに接触する上側金属プラグを形成することを特徴とする請求項１１記載の記憶装置の形成方法。
【請求項１３】
前記上側金属プラグが、前記第１金属導体より小さい径を有することを特徴とする請求項１１記載の記憶装置の形成方法。
【請求項１４】
前記上側金属プラグが、前記ビット線導電プラグ及び前記第１金属導体の各々より小さい径を有することを特徴とする請求項１２記載の記憶装置の形成方法。
【請求項１５】
前記第１金属導体が、楕円のトップダウン断面形状を有することを特徴とする請求項１３記載の記憶装置の形成方法。
【請求項１６】
前記上側金属プラグが、環状のトップダウン断面形状を有することを特徴とする請求項１５記載の記憶装置の形成方法。
【請求項１７】
前記第１導体及び前記ビット線導電プラグを、Ｎ型プラグとしたことを特徴とする請求項８記載の記憶装置の形成方法。
【請求項１８】
記憶装置を形成する方法であって、
互いに離間したワード線の対を形成し、
複数のメモリセルアクセストランジスタをメモリセルアレイ区域に規定するために、前記ワード線の両側にソース領域及びドレイン領域を形成し、
ソース／ドレイン領域を共有するアクセストランジスタの対を形成し、
前記アクセストランジスタ上に少なくとも一つの第１絶縁層を形成し、
キャパシタポリシリコンプラグの対及びビット線ポリシリコンプラグを、前記第１絶縁層を通じて前記アクセストランジスタの前記ソース領域及びドレイン領域に対して形成し、
前記ポリシリコンプラグ上に少なくとも一つの第２絶縁層を形成し、
前記第２絶縁層のアクセストランジスタの一つに関連するとともに各キャパシタポリシリコンプラグに電気的に接続するコンテナキャパシタを形成し、
前記コンテナキャパシタを熱処理し、
前記メモリセルアレイ区域の外側にＮチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタを形成し、
前記熱処理後、前記第２絶縁層を通じて前記Ｎチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタの各々に接触する周辺金属プラグを形成し、
前記コンテナキャパシタ上に少なくとも一つの第３絶縁層を形成し、
前記熱処理後、前記第２絶縁層を通じて前記ビット線ポリシリコンプラグに接触するビット線コンタクト部を形成し、
前記第３絶縁層を通じた前記周辺金属プラグへの金属コンタクト部を形成することを特徴とする記憶装置の方法。
【請求項１９】
前記ビット線コンタクト部を金属で形成したことを特徴とする請求項１８記載の方法。
【請求項２０】
周辺トランジスタに対する金属コンタクト部を形成する方法であって、
第１導電型トランジスタを形成するために、基板上にメモリアレイ区域を設け、
第１及び第２導電型トランジスタを形成するために、前記基板上に周辺アレイ区域を設け、
前記メモリアレイ区域及び前記周辺アレイ区域に第１導電型トランジスタを形成し、前記第１導電型トランジスタを、第１導電型アクティブ区域に関連させ、
前記周辺アレイ区域に第２導電型トランジスタを形成し、前記第２導電型トランジスタを、第２導電型アクティブ区域に関連させ、
前記第１導電型トランジスタ、第２導電型トランジスタ、第１導電型アクティブ区域及び第２導電型アクティブ区域上に、平坦化された絶縁材料の第１層を設け、
前記メモリアレイ区域の前記第１導電型のアクティブ区域を露出するために、前記第１絶縁層を通じた開口をエッチングし、
少なくとも三つの第１導電型プラグを形成するために、前記第１導電型を有する導電材料を前記開口に充填し、前記第１導電型プラグのうちの少なくとも一つを、ビット線プラグとし、前記第１導電型プラグのうちの少なくとも二つを、キャパシタプラグとし、
前記第１絶縁層、ビット線プラグ及びキャパシタプラグ上に、平坦化された絶縁材料の第２層を設け、
前記第２絶縁層と、前記キャパシタプラグの一部とを通じてエッチングして、キャパシタコンテナ開口を形成し、
前記キャパシタコンテナ開口内に導電層を堆積して下側層を形成するステップ、前記キャパシタコンテナの上側表面を平坦化して、前記上側表面の任意の導電層材料を除去するステップ、前記基板上に誘電層を堆積するステップ、及び前記誘電層上に上側キャパシタプレートを堆積するステップによって、前記キャパシタコンテナ開口にキャパシタ構造を形成し、
前記下側層、誘電層及びキャパシタプレートのうちの少なくとも一つを加熱することによって、前記キャパシタ構造を焼きなましし、
前記キャパシタ構造を焼きなました後に、前記ビット線プラグの表面を露出するようビットライン開口を規定するために、前記第２絶縁層を通じたエッチングを行うとともに、第１及び第２導電型のアクティブ区域を露出するよう前記周辺アレイ区域に周辺プラグ開口を規定するために、前記第２絶縁層を通じたエッチングを行い、
前記ビット線プラグの前記表面に接触するよう前記メモリアレイ区域に金属プラグを形成するとともに、前記第１及び第２導電型の各々のアクティブ区域に接触するよう前記周辺アレイ区域に金属プラグを形成するために、前記基板上に金属層を堆積することを特徴とする方法。
【請求項２１】
周辺トランジスタに対する金属コンタクト部を形成する方法であって、
第１導電型トランジスタを形成するために、基板上にメモリアレイ区域を設け、
第１及び第２導電型トランジスタを形成するために、前記基板上に周辺アレイ区域を設け、
前記メモリアレイ区域及び周辺アレイ区域に第１導電型トランジスタを形成し、前記第１導電型トランジスタを、第１導電型アクティブ区域に関連させ、
前記周辺アレイ区域に第２導電型トランジスタを形成し、前記第２導電型トランジスタを、第２導電型アクティブ区域に関連させ、
第１及び第２導電型トランジスタ並びに第１及び第２導電型アクティブ区域上に、平坦化された絶縁材料の第１層を設け、
前記メモリアレイ区域の前記第１導電型のアクティブ区域を露出するために、前記第１絶縁層を通じた開口のエッチングを行い、
少なくとも三つの第１導電型プラグを形成するために、前記第１導電型の導電材料を前記開口に充填し、前記第１導電型プラグのうちの少なくとも一つを、ビット線プラグとし、前記第１導電型プラグのうちの少なくとも二つを、キャパシタプラグとし、
前記第１絶縁層及び第１導電型プラグ上に、平坦化された絶縁材料の第２層を設け、
キャパシタコンテナ開口を形成するために、前記第２絶縁層と、前記キャパシタプラグの一部を通じたエッチングを行い、
下側層を形成するために前記キャパシタコンテナ開口内に導電層を堆積するステップ、前記上側表面の導電層材料を除去するために前記キャパシタコンテナの上側表面を平坦化するステップ、前記基板上に誘電層を堆積するステップ及び前記誘電層上に上側キャパシタプレートを堆積するステップによって、前記キャパシタコンテナ開口にキャパシタ構造を形成し、
前記下側層、誘電層及びキャパシタプレートのうちの少なくとも一つを加熱することによって、前記キャパシタ構造を焼きなましし、
前記キャパシタ構造の焼きなまし後、第１及び第２導電型のアクティブ区域を露出するよう前記周辺アレイ区域の周辺プラグ開口をk呈するために、前記第２絶縁層を通じたエッチングを行い、
前記第１導電型及び第２導電型のアクティブ区域にそれぞれ接触するよう前記周辺アレイ区域に金属プラグを形成するために、前記基板上に金属層を堆積することを特徴とする方法。
【請求項２２】
前記キャパシタプレートを露出するために前記金属層を平坦化し、
前記金属プラグ及びビット線プラグから前記キャパシタプレート及び誘電層をエッチングし、
絶縁材料の第３層を前記基板上に堆積し、
前記周辺アレイ区域の金属プラグを露出するために、前記第３絶縁層を通じたコンタクト開口のエッチングを行い、
前記メモリアレイ区域のビット線プラグを露出するために、前記第２絶縁層及び第３絶縁層を通じたコンタクト開口のエッチングを行い、
前記コンタクト開口を充填するとともに前記金属プラグ及びビット線プラグに対する導電コンタクト部を形成するために、前記基板上に導電層を堆積することを特徴とする請求項２１記載の方法。
【請求項２３】
メモリアレイ区域及び周辺回路区域を具え、そのメモリアレイ区域が、少なくとも一つの第１導電型のアクセストランジスタと、そのアクセストランジスタに関連したデータ値を格納する少なくとも一つのキャパシタとを具え、前記周辺回路区域が、少なくとも一つの第１導電型のアクセストランジスタと、少なくとも一つの第２導電型のアクセストランジスタと、前記第１導電型のトランジスタのアクティブ区域に電気的に接続した少なくとも一つの第１金属プラグと、前記第２導電型のトランジスタのアクティブ区域に電気的に接続した少なくとも一つの第２金属プラグとを具えることを特徴とする記憶装置。
【請求項２４】
前記第１金属プラグ及び第２金属プラグが、楕円のトップダウン断面形状を有することを特徴とする請求項２３記載の記憶装置。
【請求項２５】
前記第１導電型をＮ＋とすることを特徴とする請求項２４記載の記憶装置。
【請求項２６】
前記第２導電型をＰ＋とすることを特徴とする請求項２５記載の記憶装置。
【請求項２７】
互いに離間したワード線の対と、
メモリセルアレイ区域内で複数のメモリセルアクセストランジスタを規定する、前記ワード線の両側のソース領域及びドレイン領域と、
ソース／ドレイン領域を共有するアクセストランジスタの対と、
前記アクセストランジスタ上に形成された少なくとも一つの絶縁層と、
前記アクセストランジスタのソース領域及びドレイン領域に対して、前記第１絶縁層を通じて形成されたキャパシタポリシリコンプラグ及びビット線ポリシリコンプラグの対と、
前記ポリシリコンプラグ上に形成された少なくとも一つの第２絶縁層と、
前記第２絶縁層のアクセストランジスタの一つに関連するとともにキャパシタポリシリコンプラグに電気的に接続するコンテナキャパシタと、
メモリセルアレイ区域の外側にあり、コンタクト用の第１金属プラグ及びコンタクト用の第２金属プラグをそれぞれ具え、前記第１金属プラグ及び第２金属プラグを、前記第１絶縁層及び第２絶縁層を通じて形成した、Ｎチャネル周辺論理トランジスタ及びＰチャネル周辺論理トランジスタと、
前記ビット線ポリシリコンプラグに対し、前記第２絶縁層を通じて形成した第１ビット線コンタクト部と、
前記コンテナキャパシタ上の少なくとも一つの第３絶縁層と、
前記第１金属プラグ、第２金属プラグ及び第１ビット線コンタクト部に対して、前記第３絶縁層を通じて形成した金属コンタクト部とを具えることを特徴とする記憶装置。
【請求項２８】
前記第１金属プラグ及び第２金属プラグが、楕円のトップダウン断面形状を有することを特徴とする請求項２７記載の記憶装置。
【請求項２９】
前記金属コンタクト部が、環状のトップダウン断面形状を有することを特徴とする請求項２８記載の記憶装置。
【請求項３０】
前記金属コンタクト部が、前記第１金属プラグ及び第２金属プラグより小さい径を有することを特徴とする請求項２７記載の記憶装置。
【請求項３１】
前記第１金属プラグ及びビット線プラグがＮチャネルトランジスタ区域にあることを特徴とする請求項３０記載の記憶装置。
【請求項３２】
前記絶縁層を通じて形成したビット線コンタクト部及び金属コンタクト部が、単一構造を有することを特徴とする請求項２７記載の記憶装置。
【請求項３３】
第１導電型アクティブ区域に関連した第１導電型トランジスタを具えるメモリアレイ区域と、
前記第１導電型トランジスタと、第２導電型アクティブ区域に関連した第２導電型トランジスタとを具える周辺アレイ区域と、
前記メモリアレイ区域及び周辺アレイ区域の上に形成された第１絶縁層と、
前記第１導電型アクティブ区域に接触するよう前記メモリ区域の第１絶縁層を通じて形成されたキャパシタプラグ及びビット線プラグの対と、
前記第１絶縁層、キャパシタプラグ及びビット線プラグの上に形成された第２絶縁層と、
前記第２絶縁層に形成されるとともに前記キャパシタプラグに接触するキャパシタコンテナと、
前記ビット線プラグに接触するよう前記第２絶縁層を通じて形成された前記メモリ区域の金属プラグと、
前記第１導電型アクティブ区域及び第２導電型アクティブ区域に接触するよう前記第１絶縁層及び第２絶縁層を通じて形成された前記周辺アレイ区域の金属プラグとを具えることを特徴とする記憶装置。
【請求項３４】
第１導電型アクティブ区域に関連した第１導電型トランジスタを具えるメモリアレイ区域と、
前記第１導電型トランジスタと、第２導電型アクティブ区域に関連した第２導電型トランジスタとを具える周辺アレイ区域と、
前記メモリアレイ区域及び周辺アレイ区域の上に形成された第１絶縁層と、
前記第１導電型アクティブ区域に接触するよう前記メモリ区域の第１絶縁層を通じて形成されたキャパシタプラグ及びビット線プラグの対と、
前記第１絶縁層、キャパシタプラグ及びビット線プラグの上に形成された第２絶縁層と、
下側プレート、誘電層、及び少なくとも前記第２層絶縁層に形成された上側キャパシタプレートを具えるキャパシタコンテナと、
前記第１導電型アクティブ区域及び第２導電型アクティブ区域に接触するよう前記第１絶縁層及び第２絶縁層を通じて形成された前記周辺アレイ区域の金属プラグと、
前記キャパシタコンテナ、金属プラグ及び第２絶縁層の上に形成された第３絶縁層と、
前記ビット線プラグに対し、前記第２絶縁層及び第３絶縁層を通じて形成された金属ビット線コンタクト部と、
前記周辺アレイ区域の前記金属プラグに接触するよう前記第３絶縁層を通じて形成された金属コンタクト部とを具えることを特徴とする記憶装置。
【請求項３５】
前記金属プラグが、楕円のトップダウン断面形状を有することを特徴とする請求項３４記載の記憶装置。
【請求項３６】
前記金属コンタクト部が、環状のトップダウン断面形状を有することを特徴とする請求項３５記載の記憶装置。
【請求項３７】
前記金属コンタクト部が、前記第１金属プラグ及び第２金属プラグより小さい径を有することを特徴とする請求項３４記載の記憶装置。
【請求項３８】
前記第１導電型をＮ＋としたことを特徴とする請求項３７記載の記憶装置。
【請求項３９】
前記アクティブ区域が、前記第１金属プラグ及び第２金属プラグが拡散された部分をほとんど有しないことを特徴とする請求項２３記載の記憶装置。
【請求項４０】
メモリアレイ及び周辺回路区域を具え、そのメモリアレイが、少なくとも一つの第１導電型アクセストランジスタと、そのアクセストランジスタに関連したデータ値を格納する少なくとも一つのキャパシタと、少なくとも一つのアクセストランジスタのアクティブ区域に電気的に接続した少なくとも一つのポリシリコンプラグと、少なくとも一つのポリシリコンプラグに電気的に接続した少なくとも一つの金属プラグとを具え、前記周辺回路領域が、少なくとも一つの第１又は第２導電型周辺トランジスタと、その第１又は第２導電型周辺トランジスタのアクティブ区域に電気的に接続した少なくとも一つの第２の金属プラグとを具えることを特徴とする記憶装置。
【請求項４１】
前記第１及び第２金属プラグが、楕円のトップダウン断面形状を有することを特徴とする請求項４０記載の記憶装置。
【請求項４２】
前記第１及び第２金属プラグに電気的に接続した金属コンタクト部を更に具えることを特徴とする請求項４０記載の記憶装置。
【請求項４３】
前記コンタクト部が、前記第１及び第２金属プラグより小さい径を有することを特徴とする請求項４２記載の記憶装置。
【請求項４４】
前記第１導電型をｎ型としたことを特徴とする請求項４０記載の記憶装置。
【請求項４５】
前記アクティブ区域が、前記第１金属プラグ及び第２金属プラグが拡散された部分をほとんど有しないことを特徴とする請求項４０記載の記憶装置。
【国際調査報告】
2005509288.tif 000019
2005509288.tif 000020