(57)【要約】  本発明は、歪み半導体基板ならびにショットキ−バリアソースおよびドレイン電極を有する電界効果トランジスタとトランジスタを作成する方法である。ショットキバリア電界効果トランジスタのバルクチャージキャリアの輸送特性は、バリア表面散乱を最小化する。これにより、歪み基板は、従来のデバイスと比較して、デバイスの電力および速度性能を向上させることが可能になる。本発明の電流の流れを調整するためのデバイスは、歪み半導体基板と、該歪み半導体基板上のゲート電極と、該歪み半導体基板と接触するソース電極およびドレイン電極であって、該ソース電極およびドレイン電極の少なくとも１つが、該歪み半導体基板とショットキまたはショットキのような接触を形成し、該ソースおよびドレインがチャネルによって分離される。
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【特許請求の範囲】
【請求項１】
電流の流れを調整するためのデバイスであって、該デバイスは、
歪み半導体基板と、
該歪み半導体基板上のゲート電極と、
該歪み半導体基板と接触するソース電極およびドレイン電極であって、該ソース電極およびドレイン電極の少なくとも１つが、該歪み半導体基板とショットキまたはショットキのような接触を形成し、該ソースおよびドレインがチャネルによって分離される、ソース電極およびドレイン電極と
を含む、デバイス。
【請求項２】
前記ソース電極およびドレイン電極は、プラチナ、ケイ化物、ケイ化パラジウム、およびケイ化イリジウムからなる群のメンバーから形成される、請求項１に記載のデバイス。
【請求項３】
前記ソース電極およびドレイン電極は、希土類ケイ化物からなる群のメンバーから形成される、請求項１に記載のデバイス。
【請求項４】
前記ソースおよびドレイン電極の少なくとも１つが、少なくとも前記チャネルに隣接した領域において前記歪み半導体基板とショットキまたはショットキのような接触を形成する、請求項１に記載のデバイス。
【請求項５】
前記ソースおよびドレイン電極の少なくとも１つと前記歪み半導体基板との間の全体のインターフェースが、該歪み半導体基板とショットキ接触またはショットキのような領域を形成する、請求項１に記載のデバイス。
【請求項６】
前記チャネルはチャネルドーパントを有する、請求項１に記載のデバイス。
【請求項７】
チャネルドーパント濃度は、垂直方向において顕著に変化し、横方向において一様に一定である、請求項６に記載のデバイス。
【請求項８】
前記チャネルドーパントは、ヒ素、リン、アンチモン、ボロン、インジウムｍおよびガリウムからなる群から選択される、請求項６に記載のデバイス。
【請求項９】
前記チャネル長は、約１００ｎｍ以下である、請求項１または７に記載のデバイス。
【請求項１０】
前記ゲート電極は、
前記歪み半導体基板に堆積された電気的絶縁層を含むゲート絶縁体と、
該絶縁層上の導電膜と、
を含む、請求項１に記載のデバイス。
【請求項１１】
前記ゲート電極は、該ゲート電極の少なくとも１つの側壁上に少なくとも１つの側壁絶縁層を含むゲート側壁スペーサをさらに含む、請求項１０に記載のデバイス。
【請求項１２】
前記ゲート絶縁体は、４．０より大きい誘電率を有する、請求項１０に記載のデバイス。
【請求項１３】
前記ゲート絶縁体は、金属酸化物からなる群のメンバーから形成される、請求項１０に記載のデバイス。
【請求項１４】
前記チャネルはチャネルドーパントを有する、請求項１２に記載のデバイス。
【請求項１５】
前記チャネルドーパントの濃度は、垂直方向に顕著に変化し、横方向に一様に一定である、請求項１４に記載のデバイス。
【請求項１６】
前記歪み半導体基板は歪みＳＯＩ基板である、請求項１または１４に記載のデバイス。
【請求項１７】
前記デバイスはＭＯＳＦＥＴである、請求項１に記載のデバイス。
【請求項１８】
電流の流れを制御するためのデバイスを製造する方法であって、該方法は、
歪み半導体基板を提供するステップと、
該歪み半導体基板上にゲート電極を提供するステップと、
該歪み半導体基板と接触してソース電極およびドレイン電極を提供するステップであって、ソース電極およびドレイン電極の少なくとも１つが該歪み半導体基板とショットキまたはショットキのような接触を形成し、該ソースおよびドレインはチャネルによって分離される、方法。
【請求項１９】
前記ソース電極およびドレイン電極は、ケイ化プラチナ、ケイ化パラジウム、およびケイ化イリジウムからなる群のメンバーから形成される、請求項１８に記載の方法。
【請求項２０】
前記ソース電極およびドレイン電極は、希土類ケイ化物からなる群のメンバーから形成される、請求項１８に記載の方法。
【請求項２１】
前記ソースおよびドレイン電極の少なくとも１つが、少なくとも前記チャネルに隣接した領域において前記歪み半導体基板とショットキまたはショットキのような接触を形成する、請求項１８に記載のデバイス。
【請求項２２】
前記ソースおよびドレイン電極の少なくとも１つと前記歪み半導体基板との間の全体のインターフェースが、該歪み半導体基板とショットキ接触またはショットキのような領域を形成する、請求項１に記載の方法。
【請求項２３】
チャネルドーパントを提供するステップをさらに包含する、請求項１８に記載の方法。
【請求項２４】
ドーパント濃度が垂直方向に著しく変化し、横方向に一様に一定になるように、前記チャネルドーパントを提供するステップをさらに包含し、請求項２３に記載の方法。
【請求項２５】
前記チャネルドーパントは、ヒ素、リン、アンチモニ、ボロン、インジウム、およびガリウムからなる群から選択される、請求項２３に記載の方法。
【請求項２６】
前記チャネル長は約１００ｎｍ以下である、請求項１８または２４に記載の方法。
【請求項２７】
前記ゲート電極は、
電気的絶縁層を含むゲート絶縁体を、前記歪み半導体基板上に提供するステップと、
導電性膜を該絶縁層上に提供するステップと、
ゲート電極を形成するために該導電性膜をパターニングしてエッチングするステップと、
少なくとも１つの側壁の絶縁層を該ゲート電極の少なくとも１つの側壁上に提供することによってゲート側壁スペーサを形成するステップと
を包含する、請求項１８に記載の方法。
【請求項２８】
前記ゲート絶縁体は、４．０より大きい誘電率を有する、請求項２７に記載の方法。
【請求項２９】
前記ゲート絶縁体は、金属酸化物からなる群のメンバーから形成される、請求項２７に記載の方法。
【請求項３０】
チャネルドーパントを提供するステップをさらに包含する、請求項２８に記載の方法。
【請求項３１】
ドーパント濃度が垂直方向に著しく変化し、横方向に一様に一定になるように、前記チャネルドーパントを提供する、請求項３０に記載の方法。
【請求項３２】
前記歪み半導体基板は歪みＳＯＩ基板である、請求項１８または３０に記載の方法。
【請求項３３】
前記デバイスはＭＯＳＦＥＴである、請求項１８に記載の方法。
【請求項３４】
前記ゲート電極の近位に前記歪み半導体基板の少なくとも一部を露出するステップと、
該歪み半導体基板上に金属薄膜を堆積するステップと、
ショットキまたはショットキのようなソースおよびドレイン電極が該歪み半導体基板の露出された部分に形成されるように、該露出した部分と該金属を反応させるステップと
を包含する、請求項１８または２７に記載の方法。
【請求項３５】
前記ソースおよびドレイン電極は、最大温度８００℃未満のアニーリングを利用して形成される、請求項３４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本願は、２００２年1月２３日に出願された米国仮特許出願第６０／３５１，１１４号、２００２年１月２５日に出願された米国仮特許出願第６０／３１９，０９８号、２００２年５月１６日に出願された米国仮特許出願第６０／３８１，３２０号に対し、優先権を主張する。これらの全ては、本明細書中全体にわたり参考として援用される。
【背景技術】
【０００２】
（発明の背景）
本発明は、電流の流れを調節するためのデバイスに関し、集積回路（「ＩＣ」）のコンテキストにおけるこれらのデバイスの製造に対して特有の用途を有する。より詳細には、ショットキバリアソースおよび／またはドレインを有する電流の流れを調節するためのトランジスタに関係する。
【０００３】
当該分野において公知である電界効果トランジスタ（「ＦＥＴ」）のあるタイプ（金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」））が図１に示される。図示されるように、ＭＯＳＦＥＴデバイス１００は、一般に、チャネル領域１４０によって分離されたシリコン基板１１０と、不純物ドープされたソース１２０と、不純物ドープされたドレイン１３０とを含む。チャネル領域１４０上にはゲート絶縁層１５０があり、これは、一般にシリコン酸化物からなる。電気伝導性の物質から作成されるゲート電極１６０は、絶縁層１５０の上部に配置される。絶縁層１７０は、一般に、ゲート電極１６０を取り囲む。フィールド酸化物１８０は、互いに、デバイス１００を電気的に絶縁する。適切な電圧Ｖｇがゲート電極１６０に印加されると、電流は、チャネル領域１４０を介してソース１２０とドレイン１３０との間を流れる。この電流は、駆動電流、すなわちＩｄとして言及される。
【０００４】
電流調節デバイスの設計において考慮されるのは、チャージキャリアの移動度、すなわち、チャージキャリア（例えば、電子またはホール）がチャネル領域１４０において基板格子を介する移動のし易さである。従来のＭＯＳＦＥＴ理論から、駆動電流は、キャリアの移動度と共に直線的にスケーリングする。より高い電荷キャリア移動度を有するチャネル領域１４０により、電荷キャリアは、ソース１２０とドレイン１３０との間をより少ない時間で移動し、キャリア運搬プロセスにおいて散逸する電力をより少なくすることが可能になる。より速いスピードで動作し、かつより少ない電力を消費するデバイスにおいて、このことが直接的に結果として生じる。チャネル領域１４０の電荷キャリア移動度を増加するための、ある公知の技術は、歪み基板を使用することである。例えば、歪みシリコンにおける電子およびホールの移動度は、歪みのないシリコンと比較して、それぞれ、ほぼ２倍および１０倍まで高められ得る。（Ｍ．Ｖ．Ｆｉｓｃｈｅｔｔｉ、Ｓ．Ｅ．Ｌａｕｘによる、Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，ｖｏｌ．８０  ｎｏ．４、１９９６年８月１５日。）結果として、歪みシリコンチャネル領域１４０を有するＭＯＳＦＥＴデバイスは、従来の歪みのないシリコンデバイスより優れた電力およびスピード性能特性を実証することが期待される。
【０００５】
ＭＯＳＦＥＴデバイスを製造するために用いられる別の公知の基板には、絶縁体上シリコン（「ＳＯＩ」）基板がある。この半導体基板は、ソース−ドレインリーク電流および寄生容量を減少するために埋め込まれた酸化物層を含む。従来技術は、歪みＳＯＩ層を有する半導体基板上のＭＯＳＦＥＴデバイスの製造を含む。（Ｂ．Ｍｅｔｚｇｅｒ、「Ｓｉｌｉｃｏｎ  Ｔａｋｅｓ  ｔｈｅ  Ｓｔｒａｉｎ  ｆｏｒ  ＲＦ  Ａｐｐｌｉｃａｔｉｏｎｓ」、Ｃｏｍｐｏｕｎｄ  Ｓｅｍｉｃｏｎｄｅｃｔｏｒ、ｖｏｌ．７、ｎｏ．７．２００１年８月；Ｔ．Ｍｉｚｕｎｏ、「Ｄｅｓｉｇｎ  ｆｏｒ  Ｓｃａｌｅｄ  Ｔｈｉｎ  Ｆｉｌｍ  Ｓｔｒａｉｎｅｄ−ＳＯＩ  ＣＭＯＳ  Ｄｅｖｉｃｅｓ  ｗｉｔｈ  Ｈｉｇｈｅｒ  Ｃａｒｒｉｅｒ  Ｍｏｂｉｌｉｔｙ」、ＩＥＤＭ  Ｐｒｏｃｅｅｄｉｎｇｓ、２００２年１２月、ｐ．３１）。
【０００６】
しかし、不純物ドープしたソースとドレインと歪みシリコンチャネルを有するＭＯＳＦＥＴの実験結果は、デバイスがキャリア移動度における向上によって十分に有益でないことを示す。例えば、ある研究では、電子移動度における７０％の向上は、ドライブ電流では、３５％の向上につながるに過ぎない。（Ｋ．Ｒｉｍ、Ｓ．Ｋｏｅｓｔｅｒ、Ｍ．Ｈａｒｇｒｏｖｅ、Ｊ．Ｃｈｕ、Ｐ．Ｍ．Ｍｏｏｎｙ、Ｊ．Ｏｔｔ、Ｔ．Ｋａｎａｒｓｋｙ。Ｐ．Ｒｏｎｓｈｅｉｍ、Ｍ．Ｉｅｏｎｇ、Ａ．Ｇｒｉｌｌ、Ｈ．−Ｓ．Ｐ．Ｗｏｍｇ、による、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ２００１  ＩＥＥＥ  ＶＬＳＩ  Ｓｙｍｐｏｓｉｕｍ、京都、日本（２００１年））。ドライブ電流は、移動度を伴なって線形にスケーリングするので、ドライブ電流における３５％の正味の向上は、電子の有効移動度がこの例に対して３５％だけ向上されたことを意味する。
【０００７】
歪み基板を有するＦＥＴであって、有効移動度における向上を実証するＦＥＴに対して、従来技術では必要がある。従って、ドライブ電流における向上はキャリア移動度における向上により近似する。
【発明の開示】
【課題を解決するための手段】
【０００８】
ある実施形態における本発明は、ショットキバリアソースおよび／またはドレインおよび歪み半導体基板を有するＦＥＴである。この実施形態において、デバイスは、歪み半導体基板を含む。ソース電極およびドレイン電極は、歪み基板と接触し、電極の少なくとも１つは、基板とショットキまたはショットキのような接触を形成する。ソースおよびドレイン電極は、チャネルによって分離される。絶縁層は、チャネルの上にある歪み基板上に配置される。ゲート電極は、絶縁層上に配置される。
【０００９】
別の実施形態において、本発明は、歪み半導体基板上にショットキ−バリアＦＥＴを製造する方法である。この実施形態において、本方法は、歪み半導体基板を提供するステップを包含する。さらに、歪み基板と接触がある電気的絶縁層を提供する。本方法は、絶縁層上にゲート電極を提供するステップをさらに包含するので、ゲート電極に近位の1つ以上の領域上にある基板が露出される。本方法は、金属の薄膜を堆積するステップと、金属と露出された歪み基板とを反応させるステップとを包含するので、ショットキまたはショットキのようなソースおよびドレイン電極が基板上に形成される。
【００１０】
複数の実施形態が記載されるが、本発明のさらに他の実施形態が、本発明の例示的な実施形態を示し、かつ、記載する以下の詳細な記載により当業者に明白になる。現実として、本発明は、本発明の意図および範囲から逸脱することなく明白な多様な局面において変更可能である。従って、図面および詳細な説明は、限定することなく、本質の例示としてみなされるべきである。
【発明を実施するための最良の形態】
【００１１】
図２は、ショットキ−バリアＦＥＴデバイス２００を示す。デバイス２００は、半導体基板２１０を含む。半導体基板２１０においてソース２２０およびドレイン２２５が形成され、チャネル２４０によって分離される。基板２１０は歪んでいる。ある実施形態において、基板は歪みシリコンからなる。他の実施形態において、他の歪み半導体になる金属が用いられる。例えば、ある実施形態において、デバイスは、歪みＳＯＩ基板上に製造される。この実施形態は、向上したキャリア移動度の利点と、減少したソース−ドレインリークおよび寄生静電結合とを共に提供する。
【００１２】
ある実施形態において、ソース２２０またはドレイン２２５（または両方）は、金属ケイ化物から部分的または全体的に構成される。ソース２２０および／またはドレイン２２５は、一部の金属で構成され、それらは、基板２１０とショットキ接触またはショットキのような領域２３０、２３５を形成する。「ショットキ接触」は、金属と半導体との間の接触によって定義され、「ショットキのような領域」は、ぴったりと近接した半導体と金属とによって形成される領域である。ショットキ接触またはショットキのような領域２３０、２３５は、金属ケイ化物からソース２２０またはドレイン２２５を形成することによって形成され得る。本発明のある実施形態において、ソース２２０またはドレイン２２５（または両方）は、ケイ化プラチナ、ケイ化パラジウム、ケイ化イリジウム、またはケイ化希土類元素から部分的または全体的に構成される。
【００１３】
ショットキ接触またはショットキのような領域２３０、２３５は、ソース２２０とドレイン２２５との間に形成されたチャネル領域２４０に隣接した領域にある。本発明の1実施形態において、チャネル領域２４０は、例えばハロ不純物などといった従来の不均一ドーププロファイルを用いて不純物ドープされる。別の実施形態において、ドーピングプロファイルは、垂直方向では顕著に変化し、一般に横方向では一定である。これは、同一出願による、米国特許第６，３０３，４７９  Ｂ１号（「‘４７９特許」）および米国特許第６，４９５，８８２号（「‘８８２特許」）に記載され、本明細書中全体にわたって参考として援用される。デバイスに用いられる特定のドーピングプロファイルは本発明に対して重要ではない。
【００１４】
絶縁層２５０は、チャネル領域２４０の上部に位置付けられる。絶縁層２５０は、例えば、二酸化シリコン、または任意の他の電気的絶縁物質などの物質から構成される。本発明の一実施形態において、高誘電率（すなわち、高Ｋ）を有する物質は、絶縁層２５０として用いられる。高Ｋ物質の例は、二酸化シリコンの誘電率よりも大きい誘電率を有する物質であり、例えば、ＴｉＯ２といった金属酸化物を含む。ショットキバリアデバイスと結合した高Ｋゲート絶縁層の利用は、ドライブ電流においてさらなる向上という結果になる。これは、２００１年８月に共に出願された係属中の米国特許出願番号第０９／９２８，１２４号および０９／９２８，１６３号において説明され、共に、本明細書中全体にわたって参考のために援用される。別の実施形態は、歪みＳＯＩ基板上に製造されたショットキ−バリアＦＥＴであり、高Ｋゲート絶縁層を含む。本発明の別の実施形態は、歪みシリコン（ショットキ−バリアデバイス）と結合した高Ｋゲート絶縁層と全体的に一定の側方ドーピングプロファイル（「‘４７９特許に示される」）とを共に含む。またさらに別の実施形態は、歪みＳＯＩ基板上に製造されたショットキ−バリアデバイスであり、高Ｋゲート絶縁層および‘４７９特許に示されるような一般に一定の側方ドーピングプロファイルを含む。
【００１５】
ゲート電極２６０は、絶縁層２５０の上部に位置され、薄い絶縁層２７０は、ゲート電極２６０の１つ以上のゲート側壁上に提供される。ゲート電極２６０は、ポリシリコン、金属、または任意の電気的伝導性物質がドープされ得る。フィールド酸化物２８０は、デバイスと互いに電気的に絶縁される。
【００１６】
本発明の原理は、当該分野に公知の任意の様々な歪み半導体基板に構築されるデバイスに適切である。しかし例示の目的で、本発明の一実施形態によると、歪み半導体は以下のように構築される。例えば、シリコン等の第１の歪み半導体層２１０は、シリコンゲルマニウムといった第２の層２０５の上部に配置される。例えば、第１の歪み半導体層２１０と第２の層２０５との間の格子不整合により、第１の層２１０において歪みが生じる。一実施形態において、第２の層２０５は薄膜である。別の実施形態において、薄膜２０５は、例えばシリコンといった基板２１５上に配置される。本発明の他の実施形態は、他の公知の歪みシリコン基板上に構成されたショットキ−バリアデバイスを対象にする。
【００１７】
従来のＦＥＴは、必然的に、表面電導デバイスである。図１に示されるように、キャリア１６５は、ソース１２０から離れて、チャネル領域１４０を横切る。
キャリア１６５が基板１１０とゲート絶縁層１５０との間の接触面によって定義されるインターフェース１５５への強い誘引力に直面する。キャリア１６５は、典型的に、インターフェース１５５の粗さのために、多くの表面散乱現象に直面する。表面散乱現象は、実質的に、チャネル領域１４０におけるキャリア移動度を低下させ、結果としてより低い有効キャリア移動度を生じる。歪みシリコン基板を用いる従来のＦＥＴのための性能増加における顕著な不足は、インターフェース１５５におけるチャージキャリア１６５の表面散乱によって生じる。
【００１８】
一方、ショットキ−バリアＦＥＴデバイス２００において、キャリア２９０は、金属性ソース２２０の表面の法線の初期方向におけるソース２２０から放射されたフィールドである。それらは、歪み基板２１０と絶縁酸化物２５０との間の接触面によって定義されるインターフェース２５５に沿わずに、バルクシリコンにおいて大部分がチャネル２４０を横切る。従って、キャリア２９０は、インターフェース２５５における表面粗さにより生じる極めてわずかな散乱現象に直面し、結果として、電子およびホールのそれぞれに対してバルクシリコンにおいて観測される二倍および四倍の向上に近似する有効キャリア移動度を生じる。ソース２２０とドレイン２２５との間の距離は、チャネル長２４５として記載される。デバイス２００のチャネル長２４５と共に増大する有効キャリア移動度における向上は減少する。
【００１９】
図３は、本発明の一実施形態によるショットキ−バリアＦＥＴの製造方法を示す。図３に示されるように、本方法は、歪んだシリコン基板で始まる（ブロック３０２）。薄いスクリーン酸化物は、注入マスクとして機能するように成長される（一実施形態において約２００Å）（ブロック３０４）。従って、適切なチャネルドーピング種（例えば、Ｐ型およびＮ型デバイスに対してそれぞれヒ素およびボロン）は、スクリーン酸化物を介してシリコンに所定の深さでイオン注入される（ブロック３０６）。
【００２０】
従って、スクリーン酸化物は除去され、薄いゲート酸化物（一実施形態において約３５Å）が成長される（ブロック３０８）。ゲート酸化物の成長は、インサイチュドープされるシリコン膜によってすぐに続けられる（ブロック３１０）。膜は、例えば、Ｎ型デバイスに対してリン、およびＰ型デバイスに対してボロンが濃密にドープされる。酸化物に対して選択性が高いリソグラフィ技術およびシリコンエッチングを用いて、ゲート電極がパターニングされる（ブロック３１２
）。次に、薄い酸化物（一実施形態において、約１００Å）は、シリコンゲート電極の上部表面および側壁に熱的に成長される（ブロック３１４）。次に、異方性エッチングを用いて、水平方向表面上に酸化物層を除去するが（従ってシリコンを露出する）、垂直表面上の酸化物層を残す（ブロック３１６）。これらのステップに続いて、側壁の酸化物が形成され、デバイスのゲート電極およびチャネル領域の双方におけるドーパントが電気的に活性される。
【００２１】
次に、適切な金属（例えば、Ｐ型デバイスに対してプラチナ、およびＮ型デバイスに対してエルビウム）は、全ての露出された表面上にブランケット膜（一実施形態において、約４００Å）として堆積される（ブロック３１８）。次に、ウェハは、指定された温度で指定された時間、アニーリングされるので、金属がシリコンと直接接触する全ての場所で、化学反応が生じて、金属を金属ケイ化物に変化させる（ブロック３２０）。例えば、一実施形態において、ケイ化プラチナは、約４００℃〜５００℃の間の最大温度で約６０分未満の間で形成される。別の実施形態において、ケイ化エルビウムは、約４００℃〜６００℃の間の最大温度で約１分未満の間で形成される。非シリコン表面と直接接触した金属は、無影響のままである。次に、ウェット化学エッチング（プラチナに対して濃硝酸、エルビウムに対してＨＮＯ３）を用いて、ケイ化シリコンが無接触のままである無反応金属を除去する（ブロック３２２）。歪みショットキ−バリアＦＥＴデバイスは、ここで完成され、ゲート、ソース、およびドレインとの電気接触するための準備ができる。
【００２２】
従来ＦＥＴのソースおよびドレイン電極は、必然的に、８００℃を超える温度を有するプロセスによって形成される。高温製造ステップ、すなわち８００℃を超える温度を用いるステップは、ＦＥＴデバイスの性能を向上するために導入される新しい物質のプロパティを変更してもよいし、および／または低下してもよい。新しい物質の例は、歪み半導体基板および高Ｋゲート絶縁体を含む。例えば、高温で歪み半導体基板を処理するステップは、歪み層を緩和し得、それにより、歪み半導体基板におけるチャージキャリア移動度に対する向上を減少する。一方、ショットキ−バリアＦＥＴ製造プロセスの間、ソースおよびドレイン電極は、従来の不純物ドープされたソースおよびドレインＭＯＳＦＥＴデバイス製造プロセスの間に用いられる温度よりも著しく低い温度を有するケイ化物反応プロセスによって形成される。これは、２００２年５月１６日に出願された米国仮特許出願第６０／３８１，３２０号において説明される。より詳細には、本発明のショットキまたはショットキのようなソースおよびドレイン領域を形成するために用いられるケイ化物が反応するステップは、上述されるように、８００℃未満になり得る。従って、歪みシリコン基板および高Ｋゲート絶縁体は、歪みシリコンおよび／または高Ｋゲート絶縁体プロパティの低下なしでショットキバリアＦＥＴ製造プロセスと一体化され得る。
【００２３】
このプロセスは、歪みのある、金属ソース／ドレインショットキＦＥＴデバイスを達成するための１つの可能な方法に過ぎない。当業者は、多くのほかの変更および代替が存在することを理解する。例えば、記載されるプロセスの様々なステップは、当業者に公知の等価な技術によって置き換えられてもよい。同様に、１つ以上の様々なステップが、製造プロセスから削除されてもよい。本発明の一実施形態において、製造方法は、歪みシリコン基板の製造を含む。さらに上述されるように、１つの例示的な実施形態において、これは、より大きな格子構造を有する物質（例えば、シリコンゲルマニウム）の層の上部にシリコンの層を堆積することによって達成される。次に、この歪みシリコン基板は、上記の様態で処理される。歪みシリコン基板を製造するための多くの他の技術は、当該分野において公知であり、本発明の教示と共に用いられてもよい。例えば、一実施形態において、歪みシリコン基板は、酸化絶縁体上に製造され、結果としてＣｏｍｐｏｕｎｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（化合物半導体）の論文に記載されるように、歪みＳＯＩ基板を生じる。
【００２４】
本発明の教示を用いることによって、ＦＥＴなどのトランジスタの電力および速度性能は、著しく向上され得る。本発明は、好適な実施形態に関して記載されてきたが、当業者は、本発明の意図および範囲から逸脱することなく形状および細部において変更がなされ得ることを理解する。例えば、多くの実施形態がＦＥＴデバイスに関して記載されてきたが、他のトランジスタタイプのデバイスもまた、本発明の教示を使用してもよい。
【００２５】
上述の全ての引用文献は、本明細書全体にわたって参考として援用される。本は、好適な実施形態に関して記載されてきたが、当業者は、本発明の意図および範囲から逸脱することなく形状および細部において変更がなされ得ることを理解する。
【図面の簡単な説明】
【００２６】
【図１】図１は、従来技術で公知である、金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）の断面図である。
【図２】図２は、本発明の一実施形態による歪み基板を用いた、ショットキ−バリア電界効果トランジスタ（「ＦＥＴ」）の断面図である。
【図３】図３は、本発明の一実施形態による歪みショットキ−バリアＦＥＴ製造方法を示すフローチャートである。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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