(57)【要約】  相補型金属酸化膜半導体（ＣＭＯＳ）製造プロセス。このプロセスは、トランジスタゲートの第１膜厚とヒューズ領域の第２膜厚を有するポリシリコン層を製造する過程を含む。第１膜厚は、ヒューズ領域のポリシリコンの大部分が瞬時熱アニール（ＲＴＡ）プロセスの間、ポリシリサイドを形成するために金属層と反応する第２膜厚より膜厚が高くなる。
2005513764.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリサイドヒューズを形成する方法であって、
シリコン基板を用意する過程と、
前記シリコン基板を覆う絶縁体を形成する過程と、
前記絶縁体上の前記シリコン基板表面上に直接ポリシリコン層を形成する過程と、
前記ポリシリコン層を覆うとともに前記絶縁層上のポリシリコン層の一部領域を露出させるマスク層を形成する過程と、
前記ポリシリコン層の前記露出された領域を所定の深さにエッチングする過程と、
前記ポリシリコンの前記エッチングされた露光領域に金属層をデポジットする過程と、
ポリシリサイドを形成するために前記金属層をアニールする過程と、
を有する、方法。
【請求項２】
前記金属層をアニールする過程では、約１００から２００ナノメータの膜厚のポリシリコン層が残される、請求項１記載の方法。
【請求項３】
前記金属層をアニールする過程では、約１０から５０ナノメータの膜厚のポリシリコン層が残される、請求項１記載の方法。
【請求項４】
前記ポリシリサイドの少なくとも一部分は、前記絶縁層と直接接触する、請求項１記載の方法。
【請求項５】
前記金属層は、コバルトを含有する、請求項１記載の前記方法。
【請求項６】
前記金属層は、チタンを含有する、請求項１記載の前記方法。
【請求項７】
前記金属層は、ニッケルを含有する、請求項１記載の前記方法。
【請求項８】
前記デポジットされた金属層は、約１５０Åの膜厚である、請求項１記載の方法。
【請求項９】
トランジスタとポリシリサイドヒューズを形成する方法であって、
シリコン基板を形成する過程を有し、
前記シリコン基板を覆う第１絶縁体を形成する過程を有し、
前記第１絶縁体から分離するとともに前記シリコン基板を覆う第２絶縁体を形成すると共に、前記第２絶縁体は前記シリコン基板を覆う過程を有し、
前記シリコン基板表面上にポリシリコン層を形成する過程を有し、前記ポリシリコン層の第１領域は、前記第１絶縁体を直接覆い、前記ポリシリコン層の第２領域は、ゲート領域を形成するために、前記シリコン基板表面で前記第１絶縁体と前記第２絶縁体の間にあり、
前記ポリシリコン層を覆うマスク層を形成する過程を有し、前記マスク層は、前記ポリシリコン層の前記第１領域上の第１エリアと、前記ポリシリコン層の第２領域上の第２エリアを露出させる過程と、  
前記第１絶縁体上部の前記ポリシリコン層の前記露出した第１エリアを所定の深さにエッチングする過程と、
前記ポリシリコンの前記エッチングされた露出した第１エリアと前記露出した第２エリアを覆う金属層のデポジットを行う過程と、
ポリシリサイドを形成するために前記金属層をアニールする過程と、
前記シリコン基板に前記トランジスタのドレイン及びソースエリアを形成する過程と、を有する方法。
【請求項１０】
前記ポリシリサイドの一部が、前記第１絶縁層と直接接触する、請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に関し、特に、相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal oxide semiconductor）の集積回路のプロセスとデバイスに関する。
【背景技術】
【０００２】
ある種のＣＭＯＳ集積回路プロセスでは、ポリシリコン層にトランジスタ素子と、シリサイド化合ポリシリコン（ポリシリサイドとも称される）を材料とする“ポリヒューズ（poly fuse）”と称される一回限りのプログラムが可能である素子を形成している。これらのプロセスは、前述のポリヒューズをプログラムするためにシリサイド“アグロメレーション（agglomeration:凝集）”現象を利用している。十分に高いレベルの電流が、プログラムされていないポリヒューズ内に消散、又は貫通すると、ヒューズ材料（シリサイド化ポリシリコン）の温度は、シリサイド化合ポリシリコンの相が変化する所定の臨界温度を超える。
この相変化が通常、“凝集”と称される。このシリサイド化合ポリシリコンの低い固有抵抗相から高い固有抵抗相への遷移は、ヒューズを“プログラミングする”と称される。場合によっては、この相変化は、後工程の物理的解析によって究明できる最高温度点から分離しようとするシリサイド化合ポリシリコンの物理的動作に伴われる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
シリサイド凝集ヒューズのような一回限りのプログラム化が可能である素子は、集積回路の用途における幅広い範囲において、プログラム化可能な構成要素として用いられる。ある種の用途において、ムーアの法則により、供給電圧の削減が要求され、低電圧でプログラム化が可能である高性能ヒューズが求められている。
【０００４】
本発明に従うと、集積型度のある、高性能シリサイド凝集ヒューズを有するＣＭＯＳ（相補型金属酸化膜半導体）プロセスが形成される。本発明の一実施形態によるヒューズ構造は、低電圧プログラミングで最適な性能を提供する。本発明の一実施形態によるＣＭＯＳプロセスは、技術規格０．１８，０．１３（standard state-of-the-art）ＣＭＯＳプロセス又は他のＣＭＯＳプロセスの全ての特性を含むか、又は全てのプロセス条件を満たすという利点を有する。これらの条件とは、トランジスタを形成するためのシリサイド化のための瞬時熱アニール（ＲＴＡ：rapid thermal anneal）の処理、温度、時間周期を含む。本発明の提示するＣＭＯＳプロセスの一実施形態は、ポリシリサイド凝集によってプログラム可能であるポリヒューズの実行を最適化する追加のプロセスを含む。
【０００５】
高性能ポリサイド凝集ヒューズを形成するための目標は、プログラミング後（ポストプログラミング）におけるヒューズ比抵抗（“飛んだヒューズ”比抵抗）の値を、プリプログラミングのヒューズ固有抵抗又はプログラミングされていない比抵抗（新規のヒューズの比抵抗）より相当高いレベルの値にすることである。ポストプログラミングのヒューズ比抵抗率からプリプログラミングまでのヒューズ比抵抗は、ヒューズの“性能指数”と呼ばれる。本発明に従ったポリヒューズは、この性能指数を、例えば少なくとも１０〜１０００倍以上の値に増加可能である。ポリヒューズの性能指数が十分に大きいと、ポリヒューズに接続されるセンス回路は、ポストプログラミングのヒューズを正確に読み取ることができる。
【課題を解決するための手段】
【０００６】
プログラムされたヒューズの“性能指数”の値が小さい場合、センス回路によってこのヒューズを読み取ると、回路に機能不良と信頼性の問題を引き起こすおそれがある。もしセンス回路が、プログラムされたヒューズとプログラムされていないヒューズ間の小さな値の抵抗率（性能指数）を扱うように設計されている場合、この回路の機能不良と非信頼性を引き起こす確率は高い。本発明による大きな性能指数によって改善されたヒューズ設計は、回路の信頼性をかなり高いレベルに上げ、強固なセンス回路設計を形成するために設計者に対して、レベルの高い柔軟性を提供する。
【０００７】
本発明に従ったプロセスは、比較的膜厚の薄いポリシリコン層（ヒューズポリ）を形成し、ヒューズポリ層全体が、シリサイド化の間に消費されることを保証する。この比較的薄い膜厚のポリシリサイドがヒューズプログラミングの間に凝集する（agglomerated）と、このポリシリサイド下位の絶縁層（例、ＴＥＯＳ；テトラエトキシシラン又は類似の材料）が露出し、理想的なオープン回路を形成する。従って、この理想的なポリシリサイド凝集ヒューズのポストプログラミングの比抵抗は、相当高いレベルの値となり得る。
【０００８】
本発明の一態様は、トランジスタとポリシリサイドヒューズを有する集積回路を形成する方法に関する。この方法は、シリコン基板の表面上の２つの領域に形成された第１絶縁層と第２絶縁層を有するシリコン基板の表面にポリシリコン層を形成する過程と、前述の第２絶縁層を覆うポリシリコン層領域を露出させるマスク層をポリシリコン層上に形成する過程と、この露出した領域のポリシリコン層のエッチされていない部分が瞬時熱アニール処理の間に金属層と反応してポリシリサイドを形成するように所定の量をエッチングする過程を含む。
【０００９】
本発明の他の形態は、相補型金属酸化膜半導体（ＣＭＯＳ）の製造プロセスに関する。このプロセスは、ヒューズ領域のポリシリコンの大部分が瞬時熱アニール処理の間に金属層と反応してポリシリサイドを形成し、トランジスタゲート領域の第１膜厚とヒューズ領域の第２膜厚を有する、前述の第１膜厚が前述の第２膜厚より高い、ポリシリコン層を形成する過程を含む。
【００１０】
本発明の他の形態は、集積回路に関する。この回路は、シリコン基板と、このシリコン基板表面上の２つの領域に形成された第１絶縁層と第２絶縁層と、前述の第１絶縁層と第２絶縁層間のシリコン基板上に形成されたトランジスタと、第２絶縁層を覆うように形成されるポリシリサイドヒューズとを含み、このポリサイドヒューズは、トランジスタと共通のシリサイドプロセスによって形成され、絶縁層と直接にコンタクトする（directly contact）活性領域を有する。
【発明を実施するための最良の形態】
【００１１】
図１は、形成された絶縁層又は絶縁素子１０６Ａ〜１０６Ｃを含むシリコンウェハ１０４を有する構造１００の一実施形態を表す。絶縁層１０６Ａ〜１０６Ｃは、ＴＥＯＳのような、適切な絶縁材料のいずれで形成しても良く、シリコンの局所酸化（ＬＯＣＯＳ；local oxidation of silicon）又は埋め込み素子分離技術（ＳＴＩ；shallow trench isolation）のどちらかにより、これらの技術の設計ルールに従って製造することができる。図１に示す構造１００は、トランジスタとヒューズを有するＣＭＯＳ集積回路を形成するために使用される。本発明は、トランジスタとヒューズの構成や数にかかわらず適用可能である。例示として図面を参照しながら、２つのトランジスタと１つのヒューズの例を以下に記載する。さらに図示されている素子と層のサイズと膜厚は、スケールを規定するものではなく、限定を意図するのものではもない。
【００１２】
以下記載の素子を形成するために０.１８μｍ，０.１３μｍ，０.１０μｍのような最新技術、又は次世代ＣＭＯＳプロセスのどちらも用いることができる。以下記載の動作において、修正や順番の変更等を行うことも可能である。
【００１３】
図１に示すシリコン基板１０４の表面は、プリゲート酸化洗浄プロセスによって洗浄され、ゲート酸化層１０２Ａ，１０２Ｂが形成される。一実施形態によると、ゲート酸化層は、２ｎｍより薄い膜厚である。次にポリシリコン層１０８がデポジットされる。
【００１４】
一実施形態によると、前述のポリシリコン層１０８は、例えば１２０ｎｍ又は１３０ｎｍのような、約１００ｎｍから約１５０ｎｍまでの膜厚Ｔを有する。この膜厚Ｔは、具体的に（１）比較的膜厚の薄いポリによって実行が容易である、細いゲートを形成するためのゲートパターンプロセスのために、マージンを増大することへの要請と、（２）比較的膜厚の高いポリが、ソース／ドレイン領域に注入された種、具体的にはボロンのような種がチャンネルを貫通しないようブロックするトランジスタソース／ドレイン領域への高いレベルのドーズ量注入の要請と、の均衡点として決定される。トランジスタドライブの強度を上げるため、比較的小さなトランジスタゲートをパターンを小さくするという要請により、ポリ膜厚Ｔを数技術世代ごとに削減することが求められている。
【００１５】
例えば、１００ｎｍトランジスタゲート技術（例えば、０．１８ｕｍ技術）では、ポリシリコン膜厚を１５０ｎｍから２００ｎｍまでとすることで、ゲートパターンプロセスの適切なプロセス許容範囲が形成される。他の実施例として、５０ｎｍのトランジスタゲートにに対しては、求められるプロセスマージンを実現するために、１００ｎｍから１２０ｎｍまでのポリシリコン膜厚が適切である。他の実施例によると、長さ３５ｎｍトランジスタゲートに対して求められるプロセス幅を実現するためには１００ｎｍのポリ膜厚が適切である。他の実施形態によると、このポリ膜厚Ｔは、約５０ｎｍ又はそれ以下、例えば１０ｎｍである。
【００１６】
ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタを形成するため、マスク１１０（ＮＭＯＳ注入レジストと称される）がゲートのプリドーピング用に形成される。次にプリドーピングインプラントがポリシリコン層１０８の領域１１２に使用される。前述のマスク１１０は、次のプロセスのために除去される。
【００１７】
図２は、図１に示すプロセス後に起こる、別のプロセス過程において図１の構造１００を示す。ｐ型ＭＯＳ（ＰＭＯＳ）トランジスタを形成するため、図２に示すマスク（ＰＭＯＳ注入レジストと称される）２０２が、ゲートプリドーピング用に形成される。それからプリドーピングインプラントは、ポリシリコン層１０８の領域２００に使用される。前述のマスク２０２は、次のプロセスのために除去される。
【００１８】
図３は、図２のプロセス後に起こる、別のプロセス過程における図１の構造１００を示す。図３において、ＢＡＲＣ（bottom anti-reflective coating；裏面反射防止コーティング）３０４（ＢＡＲＣ膜又は反射防止“レジスト下地”膜とも呼ばれる）の形成が示される。ポリシリコン層１０８（図２参照）の表面は相当滑らかであり、ＰＥＣＶＤ；プラズマ化学気相成長法又はＬＰＣＶＤ；低圧化学蒸着のような化学蒸着（ＣＶＤ；chemical vapor deposition）によって、十分に制御された膜厚と光学的特性を有するＢＡＲＣ膜のデポジションを容易にする。
【００１９】
次に感光性樹脂のようなフォトレジスト層（図示されていない）が、それぞれのトランジスタゲート領域とヒューズ領域との両領域に形成される。このフォトレジスト層は、図３に示すようにフォトレジスト構造３０６Ａ，３０６Ｂ，３０８を形成するためにトリミングされる。ＢＡＲＣ３０４を用いない場合、フォトレジストが露光されると、フォトレジストとポリシリコン層間の界面からの反射が、現像後のレジスト断面を真っ直ぐよりむしろ、テーパ状となる結果を引き起こす。
【００２０】
図３に示すＢＡＲＣ層部分３０４とポリシリコン層１０８は、トリミングされたフォトレジスト構造３０６Ａ，３０６Ｂ，３０８を規定された限定されたパターンとして用いて、図３に示すＢＡＲＣ層部分３０４とポリシリコン層１０８は、図３と図４に示すようにポリシリコンゲート領域３１０Ａ，３１０Ｂとポリシリコンヒューズ領域３１２を形成するため、主なメインエッチプロセス、ソフトランディングプロセス、及び、所望の場合は、オーバエッチプロセスを用いてエッチされる。一態様において、図４に示すポリシリコンゲート領域３１０Ａ，３１０Ｂの幅Ｗ３，Ｗ４は、現在の技術では、大体５０ｎｍ〜１００ｎｍまでの幅、例えば６０ｎｍ又は７０ｎｍのような幅となっている。
【００２１】
一実施形態において、ゲートエッチプロセスは、ゲート酸化層１０２Ａ，１０２Ｂのどのような絶縁破壊をも破裂も回避するように設計されている。
【００２２】
一実施形態において、エッチポリマー残滓の除去、微細寸法（ＣＤ）測定、レジスト残滓の検査、短時間酸化（活性領域に約２ｎｍ，ゲート側壁に約４ｎｍ成長する）、そしてＢＡＲＣ層３０４を除去するための保護層洗浄プロセスが、ゲートエッチングの次に起こる。ＢＡＲＣ層３０４は、典型的にある種の窒化シリコン、又は酸窒化シリコンであるため、ＢＡＲＣ層３０４の除去は熱リン酸洗浄を含むが、プラズマエッチも同様に使用可能である。
【００２３】
他の実施形態において、コバルトのような材料がデポジットされるた場合、ゲート領域３１０Ａのポリシリコンと活性領域のシリコン１０４が露光されている限り、プロセス手順において、ＢＡＲＣ層３０４は、かなり後で除去される。
【００２４】
一実施形態において、酸化プロセスは、図３に示すゲート酸化層１０２Ａ，１０２Ｂの膜厚を増大させる。
【００２５】
図４は、図３に示すプロセスの後で起こる、別のプロセス過程における図１の構造１００を示す。トランジスタゲート領域３１０Ａ，３１０Ｂをパターニングした後、（インプラント領域を限定するために使用される）マスクプロセスとインプラントプロセスが、図４に示すトランジスタ４００Ａ，４００Ｂを形成するために実行される。窒化物スペーサ４０２Ａ〜４０２Ｆは、エッチされたポリコンゲート領域３１０Ａ，３１０Ｂとポリヒューズ領域３１２の側壁に形成される。更なるインプラント実行してもよい。
【００２６】
窒化物スペーサ４０２Ａ〜４０２Ｆの下位に酸化層１０２Ａ，１０２Ｂがあり、実際にゲート領域４００Ａ，４００Ｂの下位よりも膜厚が高くなっている。図３に示すスペーサ４０２Ａ〜４０２Ｆと絶縁層１０６Ａ〜１０６Ｃの間（スペーサとドープされたゲートポリシリコン領域３１０Ａ，３１０Ｂによって保護されていない）の酸化層１０２Ａ，１０２Ｂの部分は、例えば、手順における種々な点で多様な洗浄プロセス効果の組み合わせによって、最終的に除去される。個々の洗浄プロセスが、スペーサ４０２Ａ〜４０２Ｆと絶縁層１０６Ａ〜１０６Ｃ間の酸化層１０２Ａ，１０２Ｂを数オングストローム除去し、これらの酸化層部分は終局的に除去される。
【００２７】
さらに、スペーサ４０２Ａ〜４０２Ｆと絶縁層１０６Ａ〜１０６Ｃ間の酸化層部分１０２Ａ，１０２Ｂは、窒化物スペーサ４０２Ａ〜４０２Ｄが形成されてエッチされる間に、窒化エッチングの間に、除去される。スペーサ形成とコバルトデポジションの間における複数回の洗浄プロセスにより、スペーサ４０２Ａ〜４０２Ｆと絶縁層１０６Ａ〜１０６Ｃ間の酸化層１０２Ａ，１０２Ｂの残り部分が殆ど除去される。
【００２８】
スペーサ４０２Ａ〜４０２Ｆと絶縁層１０６Ａ〜１０６Ｃ間の（スペーサ４０２Ａ〜４０２Ｄとポリシリコンゲート領域３１０Ａ，３１０Ｂによって保護されていない、）酸化層部分１０２Ａ，１０２Ｂは、コバルトのような材料がデポジットされる前に、スペーサ４０２Ａ〜４０２Ｆと絶縁層１０６Ａ〜１０６Ｃ間のシリコン基板１０４（スペーサ４０２Ａ〜４０２Ｄとポリシリコンゲート領域３１０Ａ，３１０Ｂによって保護されていない）、の表面を露出するために除去される。これは、コバルトデポジション法において、イン-シツ（in-situ）スパッタ洗浄過程を含めることによって実現される。一実施形態において、コバルトデポジション法は、約３ｎｍの酸化膜を除去可能であるスパッタ洗浄過程を含み、次にコバルト（Ｃｏ）デポジション、約５ｎｍのチタン又は窒化チタン（ＴｉＮ）のキャッピング層形成過程と続く。
【００２９】
洗浄後、コバルト層４０４が図４に示すように全ての素子上にデポジットされる。一実施形態において、コバルト層４０４は、約１５０Åの膜厚があり、ポリシリコン層３１２は、約１２００Å〜１５００Åの膜厚でがある。他の実施形態において、別の膜厚を用いても良い。コバルトに代えて、チタン又はニッケルのような他の構成要素を用いてもよい。
【００３０】
１以上の瞬時熱アニールプロセスによって、コバルト層４０４の幾つかがシリコン基板１０４に接続した状態となり、ポリシリコンゲート領域３１０Ａ，３１０Ｂとポリシリコンヒューズ領域３１２がポリシリサイド領域４０６Ａ〜４０６Ｄ，４０８Ａ〜，４０８Ｂ，４１０（ケイ化ポリシリコンとも称される）となる。シリコン領域１０４又はポリシリコン領域３１０Ａ，３１０Ｂ，３１２と反応しなかった未反応コバルトは、剥離又は除去してもよい。される。
【００３１】
一実施形態において、おおよそ４３０℃〜４８０℃の温度で約１分間のフォーメーション瞬時熱アニールプロセスにより、コバルトシリコン（ＣｏＳｉ）が形成され。次に反応しなかったコバルトが剥離される。その後、おおよそ６７５℃〜７７５℃の温度で数秒間の第２フォーメーション形成瞬時熱アニールプロセスが、コバルト二酸化シリコン（ＣｏＳｉ２）を形成するために適用される。
［改善したヒューズを形成するための方法］
【００３２】
本発明の一実施形態によると、１回以上の瞬時熱アニールプロセスの間において、ポリシリコンヒューズ全体が、実質的にポリサイドに変化するように、ポリシリコンヒューズ領域は、ポリシリコントランジスタゲート領域より膜厚が薄くなっている。一実施例によると、ポリシリコンの膜厚とポリシリサイドの膜厚は、トランジスタの性能と、１００ｎｍのゲートパターンプロセスから１５０ｎｍのゲートパターンプロセスまでの容易性とを最適化することによって決定される。
【００３３】
トランジスタゲートエリアとヒューズエリアの種々のポリシリコン膜厚を、その膜厚が互いに異なるよう形成するための方法は、少なくとも２つある。図５は１つの方法を示し、図６と図７はもう一方の方法を示す。
【００３４】
［方法１］  
図５は、図２のプロセスの後に起こる、別のプロセス過程における図１に示す構造１００を表す。ヒューズ領域のフォトレジストのようなパターン化されたマスク５００が限定され、形成されることを図５に示す。その後、エッチされたヒューズ領域５０２を形成するために、ポリシリコンシニングエッチプロセスがポリシリコン層１０８に使用される。その後、図３と図４を参照しながら上述した図３，図４に示される、プロセス、レジストトリミングのような、ＢＡＲＣエッチング及びとポリシリコンエッチング（主エッチ；main etch、ソフトランディング、オーバエッチ）がトランジスタとヒューズ領域の多層ポリシリコン膜厚を形成するために改変される。
【００３５】
［方法２］
トランジスタとヒューズ領域の多層ポリシリコン膜厚を形成するために、図３と図４を参照しながら上述したプロセス、ＢＡＲＣエッチングとポリシリコンエッチング（主エッチ、ソフトランディング、オーバエッチ）を改変することが困難であれば、図５に示した上述した方法の代替として、他の方法が実行されてよい。
【００３６】
図６に図２のプロセス後に起こる、別のプロセス過程における図１の構造１００を示す。図６は、図３と同様にＢＡＲＣ層がデポジットされることを示す。その後フォトレジスト層が、図３に示す構造３０６Ａ，３１０Ｂ，３０８より幅が広いマスク層６００Ａ，６００Ｂ，６０２を形成するために形成され、トリミングされる。トランジスタポリシリコンとヒューズポリシリコン領域３１０Ａ，３１０Ｂ，３１２（図３と図４に示すように）をエッチするためにパターンを画定する代わりに、図６に示す構造６００Ａ，６００Ｂ，６０２は、後のエッチングのため、その後の（future）ポリシリコントランジスタゲートとヒューズ領域３１０Ａ，３１０Ｂ，３１２を保護する。
【００３７】
図７は、図６の次に起こるプロセスの他の段階における図１の構造１００を示す。図７Ａにおいて、第１エッチプロセスにおいてポリシリコントランジスタゲート構造３１０Ａ，３１０Ｂを形成することを示し、ポリシリコンヒューズ構造３１２を概略的に画定することが可能である。このポリシリコンヒューズ構造３１２の概略構造は、図６と図７Ａに示すように実際のポリシリコンヒューズ領域６０４を処理するために若干の余分材料を使用できるように特に大きなサイズとなっている。
【００３８】
図６に示すヒューズマスク６０２の幅を決定するために２つの基準がある。第１に、ヒューズマスク６０２は、ヒューズが実際に“ヒューズする”部分を囲むために、十分な幅を有さなければならない。即ち、ヒューズマスク６０２は、ヒューズの電気的活性部分より幅広くなければならない。第２に、ヒューズマスク６０２は、ポリエッチプロセスが活性シリコン（Ｓi）を腐食しないように、ポリヒューズ領域６０６によって囲まれなければならない。即ち、ヒューズマスク６０２はポリヒューズ領域６０６の外縁より幅が小さくなければならない。
【００３９】
図７Ａに示すヒューズエリア限定マスク７００は、ポリシリコントランジスタゲートエリア３１０Ａ，３１０Ｂを保護するために形成される。シニングエッチプロセスが、それから若干のポリシリコン材料７０２を除去し、実際のポリシリコンヒューズエリア６０４を形成するためにおおよそのポリシリコンヒューズ構造３１２に使用される。一貫性のある製造プロセスの実行を容易にするために、特定のポリシリコンの膜厚がエッチされずに残ると、前述のシニングエッチでは、エッチングを完了するように端点干渉法（ＩＥＰ;interferometric end-point）技術が用いられる。ＩＥＰは、例えば、ＬＡＭからＡＭＡＴに至る最新技術の商業用エッチ道具において、入手可能な技術である。それ故、ゲートとヒューズエリアのそれぞれにおいて個別のポリコンエッチが実行される。
【００４０】
その後、具体的にスペーサ４０２Ａ〜４０２Ｆ（図４参照）のインプラント注入、形成、追加の更なるインプラント、コバルトデポジション、コバルトシリコン（ＣｏＳｉ）形成アニール、及びコバルトシリコン（ＣｏＳｉ）形成において反応しなかった未反応コバルトの剥離のような、従来のＣＭＯＳプロセスが使用される。    
【００４１】
図７Ｂは、図５又は図６と図７Ａに示すプロセスの後に起こる、別のプロセス段階における図１に示す構造を表す。図７Ｂは、絶縁体１０６Ｃと直接接触する新規の、又はプログラムされていないヒューズ領域を表す。
【００４２】
図７Ｃは、図５又図６及び７Ａに示すプロセスの後に起こる、別のプロセス段階における図１の構造を示す。図７Ｂは、ポリシリコン７５０の許容範囲の膜厚の薄い層によって絶縁体１０６Ｃと分離している新規の、又はプログラムされていないヒューズエリアを示す。
【００４３】
［プログラミングされた後の改善されたヒューズの有利点］
図４に示す未反応のコバルトが除去された後、コバルト、チタン、ニッケルポリシリサイド（又はシリサイドポリシリコン:silicided polysilicon）ヒューズエリア４１０は、電流がヒューズ層４１０の端点から他の端点まで貫通するように、低い固有抵抗を有する。このヒューズは、新規の、又はプリプログラムされたヒューズと称される。ヒューズは、集積回路技術の当業者に理解される、アグロメレーションによって後にプログラムされる。一実施形態によると、このアグロメレーションは、約１０００℃で起こる。
【００４４】
図８は、図４に示すプロセスの後に起こり得る、別のプロセス段階における図１に示す構造１００をプログラムされたヒューズ８００を表す。図８に示すプログラミングしたヒューズ８００は、ポリシリコン層３１２上に２つのポリシリサイドエリア４１０Ａ，４１０Ｂを有する。この２つのポリシリサイドエリア４１０Ａ，４１０Ｂは、トレース又は電導体８０４Ａ，８０４Ｂに接続される。２つのポリシリサイドエリア４１０Ａ，４１０Ｂは、下位にあるポリシリコン層３１２の一部を露出する凝集された領域８０２によって分離されている。
【００４５】
図８に示すプログラムされたヒューズ８００は、凝集された領域８０２によって、プリプログラミングの固有抵抗よりレベルの高い、ポストプログラミングの固有抵抗を有する。しかし、若干の電流は、図８において矢印で示されるようにポリシリコン層３１２を通り抜ける。
【００４６】
図９Ａは、図５又は図６と図７Ａに示すプロセス後に続く、コバルトデポジション、ＣｏＳｉ形成アニール、未反応コバルトの剥離の後に起こり得る図１に示す構造１００における別のプロセス段階での、プログラミングされたヒューズ９００Ａを表す。図５と７Ａにおいて、ポリシリコンヒューズ層は、シリサイド化の間、図５と図７Ａに示すヒューズエリアのポリシリコン全てが実質的に消滅するように、図４におけるよりも膜厚が比較的薄くなっている（７Ｂ参照）。
【００４７】
図９Ｂは、図５又は図６と図７Ａに示すプロセス後に続くコバルトデポジション、ＣｏＳｉ形成アニール、未反応コバルトの剥離の後に起こる、別のプロセス段階で図１の構造１００のプログラムされたヒューズ９００Ｂを表す。図９Ｂにおいて、他のＣＭＯＳプロセス条件との関係から、シリサイド化の間（７Ｃ参照）に、ポリシリコン許容量９１０が消耗されることはない。
【００４８】
プログラミング（アグロメレーション）された後、図９Ａと図９Ｂに示すプログラムされたヒューズ９００Ａ，９００Ｂは、２つのポリシリサイドエリア９０２Ａと９０２Ｂを有する。図９Ａに示す２つのポリシリサイドエリア９０２Ａと９０２Ｂは、絶縁体１０６Ｃの表面につながる、つまり接続状態にある。図９Ｂに示す２つのポリシリサイドエリア９０２Ａと９０２Ｂは、ポリシリコン許容量９１０とつながる、つまり接続状態にある。
【００４９】
図９Ａと図９Ｂに示す２つのポリシリサイドエリア９０２Ａと９０２Ｂは、プラグ又は電導体９０６Ａ，９０６Ｂに接続される。２つのポリシリサイドエリア９０２Ａと９０２Ｂは、図９Ａに示す絶縁層の部分１０６Ｃと、図９Ｂに示すポリシリコン９１０の部分を露出するアグロメレーションした領域９０４によって分離される。
【００５０】
図９Ａ，図９Ｂに示すプログラムされたヒューズ９００Ａ，９００Ｂは、アグロメレーションした領域９０４が図９Ａに示す絶縁体１０６Ｃ又は図９Ｂに示すポリシリコン９１０の膜厚の薄い層を露出させることから、ポストプログラミング固有抵抗の値は、プリプログラミング固有抵抗の値（高い性能指数）よりも非常に高い（大きなメリットである）、相当高いレベルの値を有する。図９Ａの矢線に示されるように、絶縁体１０６Ｃを電流が流れることはない。従って、図９Ａに示すプログラムされたヒューズ９００Ａは、理想的なオープン回路（即ち、切断された回路）を形成する。同様に、図９Ｂに示す絶縁体１０６Ｃとポリシリコン層９１０を通して流れる電流は無視できる程度である。
【００５１】
図１０は、コバルトデポジション、コバルトシリコン（ＣｏＳｉ）形成、図５又は図６と図７Ａに示すプロセス後の未反応コバルトの剥離の後に起こる、別のプロセス段階におけるプログラムされていなヒューズ１０００の上面図である。ヒューズ素子１０００のヒューズの長さＬ、幅Ｗ、形状は、低いレベルのボルト数値でプログラムされるように最適化される。コンタクトパッド１００２Ａ，１００２Ｂのコンタクトプラグ１００４Ａ，１００４Ｂは、ヒューズ１０００をプログラミングするための電源供給電圧用にヒューズ素子１０００に電気的に接続されるように使用される。
【００５２】
本発明の上述した実施形態は、説明目的のためであって、これに限定されない。種々の変更又は改変が幅広い態様において、本発明の趣旨を離れることなく為される。本発明の精神と目的の範囲内でこうした変更又は改変は、係属中の請求項に包含される。
【図面の簡単な説明】
【００５３】
【図１】絶縁層と絶縁素子が形成されたシリコンウェハを有する構造の一実施例の説明図。
【図２】図１に示すプロセス後に起こる、別のプロセス段階における図１の構造の説明図。
【図３】図２に示すプロセス後に起こる、別のプロセス段階における図１の構造の説明図。
【図４】図３に示すプロセス後に起こる、別のプロセス段階における図１の構造の説明図。
【図５】図２に示すプロセス後に起こる、別のプロセス段階における図１の構造の説明図。
【図６】図２に示すプロセス後に起こる、別のプロセス段階における図１の構造の説明図。
【図７Ａ】図６に示すプロセス後に起こる、別のプロセス段階における図１の構造の説明図。
【図７Ｂ】図５又は図６と図７Ａに示すプロセス後に起こる、別のプロセス段階における図１の構造の説明図。
【図７Ｃ】図５又は図６と図７Ａに示すプロセス後に起こる、別のプロセス段階における図１の構造の説明図。
【図８】図４に示すプロセス後に起こる、別のプロセス段階における図１の構造にプログラム化されたヒューズの説明図。
【図９Ａ】図５又は図６と図７Ａのプロセス後に起こる、コバルトデポジション、コバルトシリコン（ＣｏＳｉ）形成アニール、未反応コバルトの剥離の後に続く、別のプロセス段階において、図１の構造にプログラム化されたヒューズの説明図。
【図９Ｂ】図５又は図６と図７Ａのプロセス後に起こる、コバルトデポジション、コバルトシリコン（ＣｏＳｉ）形成アニール、未反応コバルトの剥離の後に続く、別のプロセス段階において、図１の構造にプログラム化されたヒューズの説明図。
【図１０】図５又は図６と図７Ａのプロセス後に起こる、コバルトデポジション、コバルトシリコン（ＣｏＳｉ）形成アニール、未反応コバルトの剥離の後に続く、別のプロセス段階において、図１の構造にプログラム化されたヒューズの上面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【手続補正書】
【提出日】平成15年11月10日(2003.11.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ポリシリサイドヒューズを備えた集積回路の形成方法であって、
シリコン基板を用意する過程を有し、
前記シリコン基板の表面に、前記シリコン基板表面に形成された第１絶縁体を備えたポリシリコン層を形成する過程を有し、
前記ポリシリコン層を覆うとともに前記絶縁体上のポリシリコン層の一部の領域を露出させるマスク層を形成する過程を有し、
前記ポリシリコン層の前記露出された領域をエッチングして概略的ヒューズ構造を形成する過程を有し、
前記概略的なヒューズ構造上に、前記概略的なヒューズ構造の一部の領域を露出させるヒューズ形成マスクを形成する過程を有し、
前記概略的なヒューズ構造の前記露出された領域をエッチングして実際のヒューズ構造を形成する過程とを有し、前記概略的なヒューズ構造の前記露出された領域は、所定の深さにエッチングされるものであり、
前記ポリシリコンの前記エッチングされた露出された領域上に金属層を形成する過程を有し、
前記金属層をアニール処理してポリシリサイドを形成する過程と、を有する方法。
【請求項２】
前記金属層をアニールする過程では、約１００から２００ナノメータの膜厚のポリシリコン層が残される、請求項１記載の方法。
【請求項３】
前記金属層をアニールする過程では、約１０から５０ナノメータの膜厚のポリシリコン層が残される、請求項１記載の方法。
【請求項４】
前記ポリシリサイドの少なくとも一部分は、前記絶縁層と直接接触する、請求項１記載の方法。
【請求項５】
前記金属層は、コバルトを含む、請求項１記載の方法。
【請求項６】
前記金属層は、チタンを含む、請求項１記載の方法。
【請求項７】
前記金属層は、ニッケルを含む、請求項１記載の方法。
【請求項８】
前記デポジットされた金属層は、約１５０Åの膜厚である、請求項１記載の方法。
【請求項９】
前記集積回路は、更にトランジスタを有するとともに、
前記第１絶縁体から分離して前記シリコン基板を覆う第２絶縁体を形成する過程を有し、
前記ポリシリコン層の第１領域は、前記第１絶縁体を直接覆い、前記ポリシリコン層の第２領域は、ゲート領域を形成するように前記シリコン基板表面で前記第１絶縁体と前記第２絶縁体の間にあり、
前記シリコン基板に前記トランジスタのドレイン及びソース領域を形成する過程と、を有する請求項１記載の方法。
【国際調査報告】
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