(57)【要約】電子装置（10）は、複数のほぼ平行な導線（12a, 12b, 12c, 12d）から成るデータ通信バス（12）を持つ。制御回路（14）は、前記導線（12a, 12b, 12c, 12d）上に駆動される値を制御する。遷移依存性遅延素子（16a, 16b, 16c, 16d）は、前記データ通信バス（12）上の特定の遷移を遅延するために、前記制御回路（14）と前記それぞれの導線（12a, 12b, 12c, 12d）との間に結合される。特に、隣接する導線、例えば第１導線（12a）及び第２導線（12b）上の逆向きの遷移の一方が遅延され、従って前記第１導線（12a）と前記第２導線（12b）との間の相互キャパシタンスを荷電するのに必要とされる電力を減少する。結果として、減少された電力消費を持つデータ通信バス（12）が得られる。
2005503054.tif 000002
【特許請求の範囲】
【請求項１】
第１導線及び第２導線を有する複数のほぼ平行な導線を持つデータ通信バスと、
前記第１導線に第１電気信号を供給し、前記第２導線に第２電気信号を供給する制御回路と、
を有する電子装置であって、
前記第１導線に結合され、第１電気信号遷移を遅延する第１信号遷移依存性遅延回路と、
前記第２導線に結合され、第２電気信号遷移を遅延する第２信号遷移依存性遅延回路と、
を更に有することを特徴とする電子装置。
【請求項２】
前記第１信号遷移依存性遅延回路が、
第１入力遅延素子を介して前記第１信号遷移依存性遅延回路の入力に結合される第１入力と、
前記第１信号遷移依存性遅延回路の前記入力に結合される第２入力と、
前記第１導線に結合される出力と、
を持つ論理素子を有することを特徴とする、請求項１に記載の電子装置。
【請求項３】
前記論理素子が、ＡＮＤゲートを有し、
前記第１入力遅延素子が、偶数のインバータを持つインバータチェーンを有する、
ことを特徴とする、請求項２に記載の電子装置。
【請求項４】
前記論理素子が、ＮＯＲゲートを有し、
前記第１入力遅延素子が、偶数のインバータを持つインバータチェーンを有し、前記論理素子の前記第１入力及び前記第２入力が、インバータを介して前記第１信号遷移依存性遅延回路の前記入力に結合される、
ことを特徴とする、請求項２に記載の電子装置。
【請求項５】
前記第１信号遷移依存性遅延回路が、
前記制御回路に結合された入力と、
前記第１導線に結合された出力と、
第１抵抗を持つ第１トランジスタと、
第２抵抗を持つ第２トランジスタと、
を持つ非対称インバータを有することを特徴とする、請求項１に記載の電子装置。
【請求項６】
前記非対称インバータの前記出力が、キャパシタ及びバッファ回路を介して前記第１導線に結合されることを特徴とする、請求項５に記載の電子装置。
【請求項７】
前記第１信号遷移依存性遅延回路及び前記第２信号遷移依存性遅延回路が、前記制御回路内に一体化されることを特徴とする、請求項１に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、
第１導線及び第２導線を有する複数のほぼ平行な導線を持つデータ通信バスと、
前記第１導線に第１電気信号を供給し、前記第２導線に第２電気信号を供給する制御回路と、
を有する電子装置に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）設計の分野において、データ通信バス、例えば少なくとも１つのセンダを少なくとも１つのレシーバに接続する通信装置は、様々な構成要素、例えばプロセッサ、コア、メモリ及び周辺装置等の間の高速通信を確立するよく知られた装置である。半導体装置の寸法の進行中の小型化と共に、前記データ通信バスの前記導線間の距離は、より小さくなっており、様々な干渉問題を持ち込む。これは、隣接する導線の相互キャパシタンス（Cm）によって説明されることができ、前記相互キャパシタンスは、技術寸法の前述の減少と共に、より大きくなる。Cmが大きくなり、これにより前記導線の過渡的な特性を支配することが期待される。２つの主要な不所望な効果が、ここから発生する。第一に、付加的なノイズ、例えばクロストークが、増加するCmと共に導入され、より多くの時間がCmを充電するのに必要なので、シグナルインテグリティの低下及び通信待ち時間の増加を引き起こす。更に、より大きなCmの結果として、電力消費が増加する。例えば、２つの隣接した導線上の１→０遷移の隣の０→１遷移に対して、キャパシタ上の電圧の極性は反転する。まず、前記キャパシタは、再び充電されることができる前に放電されなければならなく、これは、Cmがより大きくなる場合には電力消費及び信号伝播遅延の両方を増加させる。電力消費は、半導体装置の寸法の小型化と共に増加するので、これらの電力の論点は、集積密度に対する制限的要素になるから、増加するCmと関連する電力消費における増加は、大いに不所望な効果である。
【０００３】
DATE conference 2000の議事録、”A Bus Delay Reduction Technique Considering Crosstalk” on p.446 by K. Hiroshe and H. Yasuuraにおいて、様々な導線に結合された異なる長さのインバータ・チェーンを持つデータ通信バスが、開示されている。これは、それぞれの遷移の立上がりと立下りとの間の時間的な重なりが減少されるので、反対の遷移に関連するクロストークの減少の結果となる。換言すると、括弧内の値が２つの隣接した導線上の信号値を表す、（０１）→（１０）遷移は、（１１）又は（００）の中間状態を経て進行し、前記中間状態は、どちらの遷移がより長い遅延を示すかに依存する。
【０００４】
対称的、例えば（００）→（１１）及び（１１）→（００）遷移も選択的に遅延されることは、前述の装置の不利な点である。（００）及び（１１）状態の両方において、相互キャパシタCmは放電され、前記（００）→（１１）及び（１１）→（００）遷移が同時に起こる限り、Cmの充電は必要とされない。もし、しかしながら、一方の遷移に対して他方の遷移に遅延が導入されるならば、前記（００）→（１１）遷移は、（０１）又は（１０）状態を経てCmの関連した充電及び放電と共に進行する。前述の装置は、総合的なシグナルインテグリティを改良するが、前記バス通信の電力消費が、特定の遷移に対して増加されることは不利である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
とりわけ、本発明の目的は、データ通信バスの導線上の信号遷移に関連する全体の電力消費が減少される導入部において記述されたようなデータ通信バスを提供することである。
【課題を解決するための手段】
【０００６】
ここで、この目的は、第１電気信号遷移を遅延する第１信号遷移依存性遅延回路（first signal transition dependent delay circuit）、及び第２電気信号遷移を遅延する第２信号遷移依存性遅延回路により実現される。
【０００７】
０→１又は１→０遷移の遅延は、（０１）→（１０）及び（１０）→（０１）遷移を中間の（１１）又は（００）状態を経て起こさせ、従って、直接の（０１）→（１０）及び（１０）→（０１）遷移に関連するキャパシタの極性の完全な反転は、前記キャパシタが荷電されていない前記中間の（１１）又は（００）状態により避けられるので、電力消費における減少を生じる。好ましくは、前記第１及び第２遅延回路は、ほぼ等しい遅延を導入する。結果として、前記（００）→（１１）及び（１１）→（００）遷移の各々は、この場合、ほぼ同量の時間だけ遅延され、対称的な遷移の間の不所望な前記中間の（１０）及び（０１）状態の発生を防ぎ、従って、Cmの不必要な充電を避ける。結果として、著しい電力の減少が達成される。
【０００８】
前記第１信号遷移依存性遅延回路が、第１入力遅延素子を介して前記遅延回路の入力に結合されている第１入力と、前記遅延回路の前記入力に結合されている第２入力と、第１導線に結合されている出力とを持つ論理素子を有するならば、有利である。
【０００９】
論理素子は、特定の遷移のみが論理素子の出力値を変えさせるので、遷移依存性遅延を導入するのに非常に適した素子である。加えて、標準的な論理素子の遷移特性は、通常、高い対称性を持つように設計され、即ちそれぞれ０→１及び１→０遷移の立上がり及び立下りは、非常に類似して成形され、これは、シグナルインテグリティに関して有利である。
【００１０】
前記論理回路がＡＮＤゲートを有し、前記第１入力遅延素子が、偶数のインバータを持つインバータチェーンを有することは利点である。入力の一方が他方の入力に対して遅延されるＡＮＤゲートの両方の入力を介して信号を駆動すると、 ‘０’の状態に到達する遅延の小さい方の入力が既に前記ＡＮＤゲートに論理０を出力させるであろう前記１→０遷移と対照的に、前記０→１遷移のためには前記ＡＮＤゲートの両方の入力が、‘１’の状態に到達しなければならないので、導線上の前記０→１遷移は遅延されるのに対し、前記１→０遷移は遅延されない。
【００１１】
前記論理素子がＮＯＲゲートを有し、前記第１入力遅延素子が、偶数のインバータと、１つのインバータを介して前記第１遷移依存性遅延回路の入力に結合される前記論理素子の前記第１入力及び第２入力とを持つインバータチェーンを有することは、他の利点である。
【００１２】
入力の一方が他方の入力に対して遅延されるＮＯＲゲートの両方の入力を介して信号を駆動すると、 ‘１’状態に到達する遅延がより少ない入力が既に前記ＮＯＲゲートに論理０を出力させるであろう前記１→０遷移と対照的に、前記０→１遷移のためには前記ＮＯＲゲートの両方の入力が、前記‘０’状態に到達しなければならないので、導線上の前記０→１遷移は遅延されるのに対し、前記１→０遷移は遅延されない。
【００１３】
米国特許第4,905,192号において、半導体メモリが開示されていることに注目する。この特許において、前述の遅延素子、例えば前記ＮＯＲ及びＡＮＤゲートは、それぞれ図７及び８において見つかることができる。しかしながら、この特許において、前記遷移依存性遅延回路は、第１欄１６〜６３行、第２欄１４〜１５行及び第５欄６〜１６行に明記されるように、冗長回路が使用されない場合にメモリに対する高速アクセスを提供するために、デコーダ抑制信号が生成された後のみにワード線駆動信号を生成するのにメモリ装置において排他的に使用される。第１欄５６〜６３行に明確に述べられるように、遷移依存性遅延回路を使用する動機は、前記冗長回路が使用される場合と使用されない場合との両方において最適なタイミングを設定することである。前述の先行技術が、高速通信装置、例えばデータ通信バスにおける電力消費を減少させるために、遷移依存性遅延を導入する効果について記載されていないことが強調される。加えて、バス通信における遷移依存性遅延の使用は、前記バス導線上の信号の立上がり及び立下りのタイミングの非対称性を導入し、信号の対称性が有利な特性であるとみなされる技術分野において反直感的である。結果として、電力消費を減少させるための遷移依存性遅延回路の使用は、前記遷移依存性遅延回路の新しく自明でない応用である。
【００１４】
前記第１信号遷移依存性遅延回路が、前記制御回路に結合された入力と、前記第１導線に結合された出力と、第１抵抗を持つ第１トランジスタと、第２抵抗を持つ第２トランジスタとを持つ非対称インバータを有することは、更なる利点である。
【００１５】
異なる抵抗を持つトランジスタを持つインバータの使用も、遷移依存性遅延を導入する。従来のインバータにおいて、前記トランジスタの幅対長さ（Ｗ／Ｌ）の比は、両方のトランジスタが、スイッチング特性における対称的な立上がり及び立下りを保証するために同程度の抵抗を示すように選択される。前記トランジスタの少なくとも１つの前記Ｗ／Ｌ比の調整の結果として、より小さい比を持つ前記トランジスタは、増大された抵抗のために導通性になるのにより長い時間がかかるであろうし、結果として前記トランジスタの導通性に関連した信号の遷移が、遅延されるだろう。
【００１６】
前記前の実施例に対して、前記非対称インバータの出力が、キャパシタ及びバッファ回路を介して前記第１導線に結合されることは他の利点である。前記信号の前記立上がりの形状と立下りの形状との間に導入された非対称性を補正するために、前記非対称インバータは、キャパシタ及びバッファ回路に結合され、一度前記それぞれのトランジスタが導通性に成ると、同様な縁の形状を作るだろう。
【００１７】
本発明は、より詳細に、添付図面を参照して制限的ではない例によって記述される。
【発明を実施するための最良の形態】
【００１８】
図１において、電子装置10は、データ通信バス12を持つ。電子装置10は、電子装置10の様々な構成要素、例えばメモリ、ＣＰＵ、データ記憶手段、及び周辺装置等の間の通信を可能にするためにデータ通信バス12を使用するマイクロプロセッサ、集積回路、マルチチップモジュール（multiple chip module）又はその他の半導体装置であることができる。データ通信バス12は、第１導線12a及び第２導線12bを持つ複数のほぼ平行な導線12a,12b, 12c, 12dを組み入れ、導線の厳密な数は、バス12において生じなければならないデータ通信の所要の帯域幅により決定される。制御回路14は、電気信号を導線12a-d上に駆動する。ここで、本発明によると、この装置は、制御回路14を第１導線12aに結合する第１遷移依存性遅延回路16aと、制御回路14を第２導線12bに結合する第２遷移依存性遅延回路16bとを用いて拡張される。明確さの理由から、遅延回路16aの入力は明確に示される。入力31の算入は、必ずしも第１遅延回路16aに対して付加的なハードウェアの必要性を提案するわけではなく、また第１遅延回路16aと他の遅延回路16b-dとの間の必然的な差を提案することもない。好ましくは、この装置は、データ通信バス12に存在する全ての導線12a-dに対して拡張され、即ち、遷移依存性遅延回路16c及び16dが、制御回路12とそれぞれ導線12c及び12dとの間に結合される。加えて、遅延回路16a-dは、後でより詳細に議論されるであろう理由で、ほぼ等しい遅延を導入することが好ましい。
【００１９】
この装置は、単なる例として示されることが強調され、この装置が本発明の範囲から外れることなく容易に拡張及び／又は変更されることができることは、当業者に明らかであろう。加えて、遷移依存性遅延回路16a-dは、制御回路14の外側に示されるが、遅延回路16a-dは、代案として制御回路14に組み込まれることができることは、当業者に明らかであろう。
【００２０】
以下の図は、図１の詳細な記述を後方参照して記述されるだろうし、図１に導入された参照番号は、他に記載されない限り同じ意味を持つだろう。
【００２１】
遷移依存性遅延回路16a-dの存在に関連する電力減少は、図２の助力と共により詳細に説明されるだろう。CMOS技術において、導線12a-dの特性は、２つのキャパシタンス、即ち２つの隣接した導線、例えば導線12a及び導線12b等の間の相互キャパシタンスCmと、導線12aと基板22との間のキャパシタンスであるベースキャパシタンスCbとにより支配される。明らかに、後者のキャパシタンスも導線12a-dに対して有効である。CMOS技術の小型化と共に、データ通信バス12における隣接する導線12a-dの間の距離は減少し、これはCmを増加する。Cbは、前記小型化に対して低い感受性を持ち、結果として、Cmは、深いサブミクロン領域へ進行中の小型化と共にデータ通信バス12のスイッチング特性を支配するだろう。これは、下で説明されるように、データ通信バス12の電力消費における不利益な効果を持つ。単純な例として、表１において、２つの隣接したワイヤ上の遅延無しの及び遅延された同時信号に関連する電源（ΔQsupp）によりCmに蓄電されなければならない電荷が与えられる。
【００２２】
【表１】
2005503054.tif 000003
【００２３】
項目(a)において、隣接した導線12a及び12b上の遅延無しの、又は同等に遅延された（００）→（１１）信号遷移の効果が与えられる。最初の（００）状態において、キャパシタCmは荷電されておらず、前記遷移中に導線12aと12bとの間に電位差は生じないので、キャパシタCmは、前記遷移中ずっと荷電されないままであり、この故に電源からCmに移動された電荷はゼロのままである。
【００２４】
項目(b)において、隣接する導線12a及び12bの一方の前記（００）→（１１）信号遷移における遅延の効果が与えられる。ここで、導線12a上の前記０→１遷移が遅延され、中間状態（０１）において導線12aと導線12bとの間の中間の電位差をもたらす。前記中間状態において、キャパシタCmは、極性（−／＋）を持つように荷電され、ここで、左側の符号は、導線12a側のキャパシタンス極板の極性を示し、右側の符号は、導線12b側の極板の極性を示す。結果として、キャパシタンスCmを持つキャパシタCmはおおよそCm*Vに対応して荷電されるだろう。ここでＶは電位差である。
【００２５】
項目(c)において、隣接する導線12a及び12b上の遅延無しの、又は共通に遅延された（１０）→（０１）信号遷移の効果が与えられる。ここで、キャパシタCmの極板の極性は、両方とも初期状態（＋／−）から最終状態（−／＋）に反転されなければならない。これは、前記電源により供給されなければならないおよそCm*2Vの電荷に関連する。この特定の遷移は、電源からCmへの最大電荷フラックスを引き起こし、従って、最高ピーク電流に関連することが強調される。
【００２６】
項目(d)において、隣接した導線12a及び12b上の遅延された（１０）→（０１）信号遷移の効果が与えられる。ここで、導線12a上の前記１→０遷移は遅延され、スイッチング処理における中間状態（１１）に導く。この中間状態の間に、Cmは、前記電源を介してショートされ、Cmに蓄電された電荷は等しくされる。結果として、ここでCmは、０→（−／＋）に荷電されなければならないのみであり、これは、前記電源により供給されなければならないおよそCm*Vの電荷に関連する。
【００２７】
隣接する導線12a及び12b上の様々な同時信号遷移に対するCmの荷電特性は、明らかに、対称的な、例えば（００）→（１１）遷移に対して、両方の遷移が、前記電源から相互キャパシタCmへの関連した非ゼロの電荷の流れと共に項目(b)に示される中間の（０１）状態の発生を避けるために項目(a)に示されるように等しく遅延されるべきであることを示す。これに対して、非対称な、例えば（０１）→（１０）遷移に対して、前記遷移の一方は、項目(d)に示される中間の（１１）又は（００）状態を導入するために遅延されなければならず、従って、項目(c)における前記遷移に関連するCm*2VからCm*Vに、電源から相互キャパシタCmへの電荷の流れを減少する。これは、有利な項目(a)及び有利な項目(d)の遷移特性を結合するので、本発明の電子装置10を特に有利にし、導線12a及び12b上の前記対称的な遷移は、遅延されないか、又はそれぞれの信号遷移依存性遅延回路16a及び16bにより相互に遅延されるかのどちらかであるが、導線12a及び12b上の前記非対称的な遷移の一方は、遷移依存性遅延回路16a及び6bの一方により選択的に遅延され、結果として、前記反対称的な信号遷移に関連するピーク電流は、減少される。
【００２８】
著しい電力減少は、２つより多い導線を伴う場合にも達成され、表１に示される前記遷移の鏡像が、電力消費に関して同じ特性を生じることは、当業者に明らかであろうことが強調される。
【００２９】
図３において、表１の項目(a)及び(d)のスイッチング特性を組み合わせた遷移依存性遅延回路16aの実施例が与えられる。明らかに、同じ実施例が遅延回路16b-dに適用されることもできる。第１入力32及び第２入力34を持つ１つの２入力ＡＮＤゲート30が与えられる。ＡＮＤゲート30の出力37は、導線12aに接続される。ＡＮＤゲート30の入力32及び34は、入力31を介して制御回路14に結合される。ここで、前記遷移依存性遅延は、インバータチェーン36又は当技術分野から既知であるほかの遅延素子により導入される。インバータチェーン36は、第１入力32の経路に挿入される。これは、以下の効果を持つ。１→０遷移に対して、論理‘０’は、直ちに第２入力34に沿って伝播されるだろうし、ＡＮＤゲート30は、直ちに論理‘０’にスイッチするだろう。従って、前記１→０遷移は、この遅延回路16aにより遅延されない。しかしながら、０→１遷移は、第１入力32に沿った前記０→１遷移がインバータチェーン36により遅延されるので、遅延されるだろう。この装置において、インバータチェーン36は、ＡＮＤゲート30に到達する正しい論理値を保証するために偶数のインバータを組み入れる必要があることが強調される。ＡＮＤゲート30は、論理‘１’がインバータチェーン36を通って広がるより遅く信号値を出力37において論理‘０’から論理‘１’に変え、導線12aにおける前記０→１遷移を効果的に遅延する。第２入力34の経路には遅延素子が示されていないが、その存在を除外するものではなく、図３に示される装置は、単に例として働く。
【００３０】
図４において、遷移依存性遅延回路16aの他の実施例が示される。第１入力42及び第２入力44並びに導線12aに結合された出力47を持つＮＯＲゲート40が示される。再び、前記同じ装置が、遅延回路16b-dに適用されることもできる。インバータチェーン36は、第１入力42の経路に沿って入力31を介して制御回路14から来る信号の伝播を遅延するように配置される。加えて、インバータ38は、前記信号を第１入力42及び第２入力44に供給する前に制御回路14から来る前記信号の前記論理値を反転する。再び、インバータ38により論理‘１’に反転される論理‘０’が、第２入力44を介してＮＯＲゲート40に到達するとすぐに、ＮＯＲゲート40は、導線12aに結合された出力47上に論理‘０’を出力するだろうから、１→０遷移は、インバータチェーン36により遅延されないだろう。０→１遷移に対して、しかしながら、インバータチェーン36により導入される遅延は、前記スイッチング特性を支配し、インバータ38により生成される論理‘０’は、ＮＯＲゲート40が論理‘１’にスイッチする前に第１入力42及び第２入力44の両方においてＮＯＲゲートに到達しなければならない。再び、前記インバータチェーンは、ＮＯＲゲート40に対する正しい論理値の出力を保証するために偶数のインバータを組み入れなければならない。
【００３１】
ＡＮＤゲート30及びＮＯＲゲート40は、よく知られたブーリアン論理再設計技法を適用することにより前記１→０遷移を遅延するために使用されることもできることが、強調される。例えば、図示されないインバータは、図４に示されるインバータ38を持つ装置と同様に第１入力32及び第２入力34に結合された示されないインバータと組み合わせてＡＮＤゲート30の出力と導線12aとの間に結合されることができる。本発明の範囲から外れることなく、遅延回路16a-dに対する多くの変化が可能であることは、当業者に明らかであろう。
【００３２】
図５に示される遅延回路16aの実施例は、前記遷移依存性遅延を導入するために論理ゲートを組み込まない。ここで、第１トランジスタ52及び第２トランジスタ54を有する非対称インバータ50が、遷移依存性遅延を導入するために使用される。異なる寸法、例えば２つのトランジスタに対する異なるＷ／Ｌ比の導入は、非対称インバータ50の非対称オン／オフスイッチングを引き起こす。ここで、比較的小さいｐＭＯＳトランジスタ52は、入力31を介する制御回路14により供給される入力値が低くなる場合に、非対称インバータ50の出力57における比較的遅い０→１遷移を起こす。前記比較的遅い遷移は、ｐＭＯＳトランジスタ52の比較的高い抵抗により起こされる。これに対して、比較的大きなｎＭＯＳトランジスタ54は、制御回路14により供給される入力値が高くなる場合に、非対称インバータ50の出力57における比較的速い１→０遷移を起こす。前記比較的速い遷移は、ｎＭＯＳトランジスタ54の比較的低い抵抗により起こされる。明らかに、この特性は、第１トランジスタ52及び第２トランジスタ54の寸法を交換することにより反転されることができる。出力57を介して導線12aに出力された信号の立上がり及び立下りが同様な形状であることを保証するために、遅延回路16aが、キャパシタ56及びバッファ回路58を用いて拡張される。バッファ回路58は、好ましくは、図示されない、導線12aに出力される前記論理値を制御回路14から入力される前記論理値と整合するインバータを有する。この場合に、導線12aに出力される前記０→１遷移は、前記１→０遷移と比較して遅延される。他の遅延回路、例えばシュミット・トリガ・ゲート及び同等な回路が、本発明の範囲から外れることなく使用されることもできることが明記される。
【００３３】
上述の実施例は本発明を制限するのではなく説明し、当業者は、添付請求項の範囲から外れることなく多くの代替実施例を設計することができるであろうことは、注意されるべきである。前記請求項において、括弧の間に配置されたどんな参照符号も、前記請求項を制限するように解釈されるべきではない。単語“有する”は請求項に列挙されたもの以外の要素又はステップの存在を除外しない。要素の前の単語“１つの”は、複数のこのような要素の存在を除外しない。幾つかの手段を列挙する装置請求項において、これらの手段の幾つかは、ハードウェアの全く同一の項目により実施されることができる。特定の基準が相互に異なる従属請求項に列挙されるという単なる事実は、これらの基準の組み合わせが有利に使用されることができないことを示さない。
【図面の簡単な説明】
【００３４】
【図１】本発明による電子装置を示す。
【図２】複数のデータバス導線及び付随するキャパシタンスの概略的なレイアウトを示す。
【図３】本発明の実施例による前記電子装置の遷移依存性遅延回路を示す。
【図４】本発明の他の実施例による前記電子装置の遷移依存性遅延回路を示す。
【図５】本発明の更に他の実施例による前記電子装置の遷移依存性遅延回路を示す。
【国際公開パンフレット】
2005503054.tif 000004
2005503054.tif 000005
2005503054.tif 000006
2005503054.tif 000007
2005503054.tif 000008
2005503054.tif 000009
2005503054.tif 000010
2005503054.tif 000011
2005503054.tif 000012
2005503054.tif 000013
2005503054.tif 000014
2005503054.tif 000015
2005503054.tif 000016
2005503054.tif 000017
2005503054.tif 000018
【国際調査報告】
2005503054.tif 000019
2005503054.tif 000020