(57)【要約】非常に小さな酸化物ウインドウであって、上部層（５５，５７）をエッチングして、層（４１）の上にポリ２層（５７）を残す。選択的な窒化物スペーサ（５１，５３）は、ポリ１層およびその下にある酸化物層の保護バリアとして残る。ソースおよび注入（２２，２４）は、ＯＮＯ層を自己整合ツールとして用いて製造し得る。
2005524990.tif 000002
【特許請求の範囲】
【請求項１】
特有の最小特徴寸法を有するプロセス機器を用いて非常に小さな薄いウインドウを有するＥＥＰＲＯＭ構造を製造する方法であって、
基板（１１）の活性領域（２１２，２１３）を規定するステップと、
ＥＥＰＲＯＭ構造の活性基板領域上に堆積されたゲート酸化物層（１５）の上の層に、規定された縁部を有する窒化物マスク（１９）を形成するステップと、
ソース（２１）およびドレイン（２３）の自己整合のための窒化物マスク（１９）の規定された縁部を用いて、活性基板領域に埋込型注入領域（２１，２３）を確立するステップと、
窒化物マスク（１９）の縁部に沿ってかつゲート酸化物層（１５）を通って基板（１１）に近接するまでエッチングすることによって、ソースおよびドレイン領域のうちの１つの上に床面を有するスペーサネストを形成するステップと、
スペーサネストにおける窒化物マスク（１９）の側にあり、かつネストの床面に載置するダミー窒化物スペーサ（３１）を形成するステップとを含み、窒化物スペーサ（３１）は窒化物マスク（１９）に隣接し、前記方法はさらに、
窒化物マスク（１９）およびダミー窒化物スペーサ（３１）の双方を同時に除去することにより、スペーサネストを開放するステップと、
基板の一部にわたってスペーサネストの床面を含む薄いトンネル酸化物層（４０）を堆積するステップと、
ゲート酸化物層（１５）の上に配置されたポリ１フローティングゲート層（４１）を堆積することによってＥＥＰＲＯＭ構造を完成するステップとを含み、フローティングゲート層（４１）は、薄いトンネル酸化物（４０）の上のスペーサネストを占める含浸領域（４３）を有し、絶縁層（５５）によってポリ１フローティングゲート層（４１）から間隔を置いたポリ２制御層（５７）を堆積することによって、前記ソースおよびドレイン領域（２２，２４）のうちの１つは、電荷を薄いトンネル酸化物（４０）を通ってフローティングゲート（４１）の含浸領域（４３）に伝達するステップを含む、方法。
【請求項２】
スペーサネストの長さは、前記プロセス機器の特有の特徴寸法よりも短い、請求項１に記載の方法。
【請求項３】
ソースおよびドレイン領域は、イオン注入によって確立される、請求項１に記載の方法。
【請求項４】
窒化物マスクおよびゲート酸化物層は、基板にわたる厚さを有し、窒化物マスク層の厚さは、３対１よりも大きな比でゲート酸化物層の厚さを超える、請求項１に記載の方法。
【請求項５】
フローティングゲートを形成した後で、フローティングゲート層の横方向の縁部に窒化物スペーサを堆積することによってさらに規定される、請求項１に記載の方法。
【請求項６】
特有の最小特徴寸法を有するプロセス機器を用いて非常に小さな寸法の薄いウインドウを有するＥＥＰＲＯＭ構造を製造する方法であって、
自己整合したソースおよびドレイン電極の注入に好適な基板上のゲート酸化物の上に、窒化物マスクを確立するステップと、
ソースおよびドレイン電極を注入するステップと、
窒化物マスクの横方向の縁部にダミー窒化物スペーサを確立し、スペーサのうちの１つはソースおよびドレイン電極のうちの１つに近接し、前記方法はさらに、
ソースおよびドレインの少なくとも一部を覆う窒化物マスクのまわりに酸化物層を確立するステップと、
ダミースペーサを含むすべての窒化物を除去することにより、ソースおよびドレイン電
極のうちの１つに近接したスペーサの真下に存在する酸化物の代わりにスペーサネストを生成するステップと、
少なくともスペーサネストに、非常に薄いトンネル酸化物層を堆積するステップと、
ゲート酸化物層の上に配置されたポリ１フローティングゲート層を堆積することによってＥＥＰＲＯＭ構造を完成するステップとを含み、フローティングゲート層は、薄いトンネル酸化物層の上のスペーサネストを占める含浸領域を有し、絶縁層によってポリ１フローティングゲート層から間隔を置いたポリ２層制御層を堆積することによって、前記ソースおよびドレイン電極のうちの１つは、電荷を薄いトンネル酸化物を通ってフローティングゲートの含浸領域に伝達するステップとを含む、方法。
【請求項７】
ＥＥＰＲＯＭ構造の各々のスペーサネストの長さは、前記プロセス機器の特有の特徴寸法よりも短い、請求項６に記載の方法。
【請求項８】
前記ダミースペーサは、窒化物材料から生成される、請求項６に記載の方法。
【請求項９】
フィールド酸化膜領域を有する活性領域を規定することによってさらに規定され、非常に薄いトンネル酸化物は、ポリ１層の含浸領域の側からフィールド酸化膜領域まで延在する、請求項６に記載の方法。
【請求項１０】
ＥＥＰＲＯＭ構造の形成と同時に選択トランジスタを形成することによってさらに規定され、前記選択トランジスタは、ＥＥＰＲＯＭ構造と隣接している、請求項６に記載の方法。
【請求項１１】
対となった対称的なＥＥＰＲＯＭ構造を生成する方法であって、プロセス機器を用いて非常に小さな寸法の薄い窓を有する各々の構造は、特有の最小特徴寸法を有し、
自己整合したソースおよびドレイン電極注入に好適な基板上の２つの間隔を置いたゲート酸化物層の各々の上に窒化物マスクを確立して、２つのＥＥＰＲＯＭ構造を規定するステップと、
各々のＥＥＰＲＯＭ構造にソースおよびドレイン電極を注入するステップと、
窒化物マスクの横方向の縁部にダミー窒化物スペーサを確立するステップとを含み、スペーサペアの各々のうちの１つは、ソースおよびドレイン電極のうちの１つに近接し、前記方法さらに、
ソースおよびドレインの少なくとも一部を覆う窒化物マスクのまわりで酸化物層を確立するステップと、
ダミースペーサを含むすべての窒化物を除去することにより、ソースおよびドレイン電極のうちの１つに近接したスペーサの真下に存在する酸化物の代わりにスペーサネストを生成するステップと、
少なくともスペーサネストに、非常に薄いトンネル酸化物層を堆積するステップと、
ゲート酸化物層の上に堆積されたポリ１フローティングゲート層を堆積することによってＥＥＰＲＯＭ構造を完成させるステップとを含み、フローティングゲート層の各々は、薄いトンネル酸化物層の上のスペーサネストを占める含浸領域を有し、絶縁層によってポリ１フローティングゲートから間隔を置いたポリ２制御層を堆積することによって、前記ソースおよびドレイン電極のうちの１つは、電荷を薄いトンネル酸化物を通ってＥＥＰＲＯＭ構造のフローティングゲートの含浸領域に伝達するステップを含む、方法。
【請求項１２】
ＥＥＰＲＯＭ構造の形成と同時に、向かい合った対をなす選択トランジスタを形成することによってさらに規定され、前記選択トランジスタの各々は、ＥＥＰＲＯＭ構造のうちの１つに隣接している、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、フローティングゲート、不揮発性の電気的可変メモリセルに関し、特に超小型寸法のメモリセルおよびこれを製造する方法に関するものである。
【背景技術】
【０００２】
背景技術
電気的消去再書込可能読出専用メモリであるＥＥＰＲＯＭ、または消去再書込可能読出専用メモリであるＥＰＲＯＭとして知られる、フローティングゲート半導体不揮発性メモリセルは、３０年以上前に発明された。これらは、典型的に、ＭＯＳメモリセルトランジスタにおける非常に薄い酸化物ウインドウ、すなわち誘電体を用いて、この薄いウインドウを通した、基板領域にあるドレインまたはソース電極と、基板より上にあるフローティングゲートとの間へのおよびその間からの電荷転送を可能にする。フローティングゲートがこのように名付けられているのは、それがいかなる電極にも電気的に接続されていないが、薄い酸化物ウインドウを含む誘電体材料によって囲まれているからである。この電荷転送現象は「トンネリング」と呼ばれる珍しい現象であり、これは電荷が薄い誘電体酸化物ウインドウを通過してフローティングゲートに到達する量子機械的挙動であるが、この用語の通常の意味における伝導は、考慮中である比較的低い電圧の誘電体材料では生じない。メモリセルのロジックステイトは、消去されるまで電荷を蓄積するフローティングゲート上の電荷の存在または不在によって決定される。
【０００３】
米国特許第５，１０８，９３９号では、フローティングゲート領域は、ゲート誘電体層よりも上に従来の態様で形成される。ドレイン領域は、フォトリソグラフィ技術および除去されたゲート誘電体を用いて露出される。次にトンネル誘電体の薄層が露出されたドレイン領域に形成される。多結晶シリコンの薄層が次に形成され、エッチングされて、以前に形成されたフローティングゲートの縁部に沿って多結晶シリコンの非常に狭いフローティングゲート延長部を生成する。このような態様で形成されたフローティングゲートの延長部は、薄いトンネル誘電体によってドレイン領域から分離される。次に別の誘電体層が形成されて、ドレイン領域の上に誘電体をもたらし、このドレイン領域は、フローティングゲート延長部の下にあるトンネル誘電体よりも厚い。この特許は、トンネル酸化物をフローティングゲートに自己整合させ、かつトンネル酸化物のためのサブミクロンの寸法、すなわち製造機器の特有の線幅寸法よりも小さい寸法を達成する方法を教示している。Ｐ．ロランディ（P. Rolandi）に付与された米国特許第６，１５６，６１０号は、ＥＥＰＲＯＭ構造の形成と同時に行なわれる選択トランジスタの形成について記載している。
【０００４】
Ｂ．ロジェク(B.Lojek）に付与された先行の特許出願連続番号第０９／８４７，８１０号、２００２年４月９日に承認され、本発明の譲受人に譲渡された現在の米国特許第６，３６９，４２２号において、不揮発性メモリセル構造を生成する方法が開示されており、この方法では、薄い酸化物ウインドウのサイズは有限のままであるが、電荷が転送される酸化物ウインドウの部分は、使用される製造機器の最小の形状解像度よりも小さいサイズに減じることができる。これは、固定されたサイズの酸化物ウインドウを、そのサイズが制限され、かつその位置が、それを通って転送することのできる電荷の量を制御する態様で位置付けることによって達成される。酸化物ウインドウは、その第１の部分が２つの反対側のフィールド酸化膜領域の一部のみにわたって置かれ、かつその残余の部分がＭＯＳトランジスタのチャネル領域にわたって存在するが、それを越えて延在しないように構成される。これはスリットを効果的に生成し、スリットのサイズは酸化物ウインドウの位置
を移動させることによって調整され得る。フィールド酸化膜領域にわたって構成された酸化物ウインドウの一部を、フローティングゲートへの電荷転送を可能にするために用いることはできない。酸化物ウインドウのうち、チャネル領域にわたって存在する部分のみを用いて、このような電荷転送を可能にすることができる。したがって、非常に小さい、すなわち製造機器の最小形状よりも小さい効果的な電荷転送領域を構成することができる。フィールド酸化膜と一部重複し、かつチャネルの幅全域に到達しない薄い窓が構成される。この意味で、薄い窓は非対称的である。なぜなら、対称的な薄い窓はチャネルの幅全域に完全に到達するからである。
【０００５】
小さなトランジスタのサイズがこの構成で可能であるが、薄いウインドウが小さくなると、このウインドウは、品質を損ない得る工程段階から保護されなければならない。本発明の目的は、小さなサイズの薄いウインドウ、すなわち製造機器の形状よりも小さいが、ウインドウの質を保護する態様で構成されたウィンドウを考案することであった。
【発明の開示】
【課題を解決するための手段】
【０００６】
発明の概要
上記の目的は、ＥＥＰＲＯＭ製造プロセスの初期の段階において薄いトンネリングウインドウを確立することによって達成される。現在、プロセス機器の最小の特性寸法は、フォトリソグラフィを用いることによって製造することのできる最小寸法によって制限されている。本発明は、製造プロセスのこの特性寸法よりも長さまたは幅が実際に短いまたは狭い薄いウインドウを生成する。
【０００７】
基板上のゲート酸化物層にわたる窒化物マスクを用いて、ＥＥＰＲＯＭメモリセルのための自己整合ソースおよびドレイン領域を最初に生成する。窒化物マスクは、ソースおよびドレイン電極の間に存在する将来的なチャネルを保護する。ソースおよびドレインの形成の後で、第２の窒化物層を堆積し、窒化物スペーサを窒化物マスクの両側に形成し、長さがトンネル酸化物の寸法である所望の寸法にエッチングする。ゲート酸化物を窒化物マスクの一方側で除去して、この側のダミースペーサが基板に接近することができるようにする。このダミースペーサは、将来のトンネル酸化物ウインドウの長さを規定すること以外に目的は持たない。スペーサのサイズは、リソグラフィによって製造することができるサイズ、典型的に１ミクロン分の１よりも小さい。窒化物の側の補助的な酸化物沈着は、窒化物スペーサがスロットのような内部にある状態の酸化物ネストを形成する。窒化物をエッチングプロセスによって除去するときに、ネストは空になる。狭いネストまたはスロットをエッチングする能力は、フォトリソグラフィにおける写真解像度に依存するのではなく、この空間に形成される小さな寸法の、薄いウインドウを確立する。一旦窒化物スペーサを除去すると、薄いトンネル酸化物層をセルの縁部全域にわたって塗布する。
【０００８】
２つのセルが対称関係で同時に形成される場合、薄い酸化物は、隣接するセルの縁部にわたって、および隣接するセルにおいて以前にダミースペーサが占めていた領域へと、セルの縁部を越えて延在することができる。２つのセルにわたって延在するこのような薄い酸化物ストライプは、２つのセルの残余部分の形成に干渉しない。たとえば、ポリ１を各々のセルにわたって堆積し、エッチバックしてフローティングゲートを形成する。実際の窒化物スペーサを、ポリ１フローティングゲートの縁部で選択的に形成し得る。それに続く酸化物およびポリ２の層によって、セル構造が完成する。なお、実際の窒化物スペーサは、エッチングで失われた以前のダミースペーサと同じ位置ではない。選択的な実際のスペーサは適所にとどまり、ポリ１のフローティングゲートの縁部を、横方向に移動する電子またはフローティングゲートへのもしくはフローティングゲートからのイオン移動から保護する。
【０００９】
選択トランジスタは、選択された層ならびにソースおよびドレイン形成のための埋込ステップ、窒化物除去の後に続く酸化物沈着ステップ等のステップを用いて、ＥＥＰＲＯＭ構造と同時に形成され得る。この酸化物沈着は、選択トランジスタのゲート酸化物を形成するが、ＥＥＰＲＯＭ装置のポリ間酸化物も形成する。酸化物沈着の後に、ポリ２層の堆積が続く。選択およびＥＥＰＲＯＭトランジスタはここで通常の方法において完成する。
【発明を実施するための最良の形態】
【００１０】
発明を実施するためのベストモード
図１を参照すると、基板１１はどちらか一方の導電型、たとえばｐ型であるかもしれない。基板は、素子の活性領域を規定する分離障壁を形成するフィールド酸化膜領域１３を有する。半埋込型シリコン二酸化物部分拡散ＬＯＣＯＳ構造が示されているが、注入領域を含む他の分離および技術を組合せるかまたは代用してもよい。
【００１１】
図２では、二酸化ケイ素層１５が、基板１１の表面の活性領域に、およそ３５０Åの厚さで熱成長し、ゲート酸化物層を形成している。この層は、完全に基板全域にわたって延在し、フィールド酸化膜領域１３と接触する。
【００１２】
図３では、窒化物層１７が、活性領域におけるゲート酸化物層１５の上に、典型的に１５００Åの厚さで堆積しているのがわかる。窒化物層は、化学気相成長法によって成長し得、酸化物層１５を覆い、かつフィールド酸化膜分離領域１３と接触して、素子全域にわたって延在する。
【００１３】
図４では、窒化物層１７は、エッチングされて、基板１１においてメモリトランジスタのチャネルとなる領域を保護する窒化物埋込マスク１９を残す。窒化物のエッチングは、ウェット化学エッチングによって行なうことができる。
【００１４】
図５では、埋込型注入のためのイオン注入が矢印Ｉによって示されている。窒化物マスク１９はイオンを直下のチャネル領域から阻止するが、イオンは、窒化物マスク１９のうち埋込型注入領域２１および２３をそれぞれ形成する横方向の側に沿って通過する。イオン注入の後で、素子は７００℃の温度でアニールされて、層構造における小さな結晶質の欠陥および応力を排除する。
【００１５】
図６では、抵抗層１４は酸化物層１５の左側を保護し、一方で酸化物層１５の領域２５は、フィールド酸化膜１３に向かって延在する窒化物マスク層１９の右端から除去される。領域２５は、反応性イオンエッチングによって除去され得、窒化物マスクの一方側の酸化物のみが除去される。次に抵抗層１４が除去される。
【００１６】
図７では、およそ８０Åの非常に薄い酸化物層３０が、基板１１上の除去された領域２５に堆積される。化学気相成長法によって堆積されたこの薄い酸化物層は、ウェハの他の位置に存在してもよいが、他の位置にあることは重要ではない。
【００１７】
図８では、第２の窒化物層２７が、向かい側の縁部でフィールド酸化膜領域１３を覆う素子全域にわたって堆積している。第２の窒化物層は、およそ１５００Åの厚さである。後で、窒化物層は、図９で見られるようにエッチングされて、窒化物マスク１９の両側にダミー窒化物スペーサ３１および３３を残す。スペーサ３１のサイズは、将来のトンネル酸化物領域のサイズを規定する。スペーサ３１および３３は、トランジスタのゲートの向かい側で用いられるスペーサと同様に見えるが、これらは非常に厚く、後で失われるため、「ダミー」スペーサと呼ばれる。なお、ダミースペーサ３１は、反応性イオンエッチングによって生成された空間において以前に堆積された薄い酸化物層の上に存在する。ダミースペーサ３１のフットプリントは、後に生成されるトンネル酸化物ウインドウの寸法と
一致する。
【００１８】
図１０に示されるように、熱酸化物層３７が窒化物層の外部に堆積される。熱酸化物層の厚さは、およそ３５０Åである。この層の目的は、窒化物マスクの右側の酸化物を厚くして、ダミースペーサ３１が存在する「ネスト」を形成することである。
【００１９】
図１１では、窒化物層は除去されていることがわかる。短い酸化物のエッチング、熱酸化物層３７を薄くした後に、ウェット窒化物エッチングが続き、窒化物マスク１９ならびにダミー窒化物スペーサ３１および３３が除去される。
【００２０】
図１１では、薄い酸化物層３０がドレイン２３の上の開いた領域２５に残っている。ゲート酸化物層１５はまた、窒化物を除去した後でも損なわれずに残っている。
【００２１】
図１２では、薄い酸化物層３０はウェット酸化物エッチングにおいて除去されていることがわかり、次に図１３では、トンネル酸化物層４０がおよそ７０Åの厚さまで成長している。領域２５におけるトンネル酸化物層は、注入２３の直上のトンネル酸化物ウインドウと呼ばれる。このウインドウがいかにしてフォトリソグラフィを用いずに形成されたかに注目されたい。狭い長さのウインドウは１オングストローム未満である。空のスペーサネストが、以前にスペーサ３１が占めていた空間に生成されている。
【００２２】
図１４では、第１の導電多結晶シリコン層４１が酸化物層１５の上に堆積されて、ポリ１層を形成している。この層の一部は、基板に向かって含浸し、スペーサネストを占めるドレイン２３の上の薄い酸化物ウインドウ４０と接触する。この含浸領域４３は、電子がポリ１層の上部、すなわちフローティングゲートに入る経路を形成する。
【００２３】
図１５では、ポリ１層４１および下にある酸化物層１５がエッチングされて、酸化物の一部が、注入領域２１および２３それぞれにわたって延在するようにされていることがわかる。電荷は注入領域から流れ、さらに注入した後で、ドレイン電極となり、ポリシリコンゲート４１の含浸領域４３に現われるトンネル酸化物ウインドウを通る。
【００２４】
図１６では、選択的な窒化物スペーサ５１および５３が、ポリシリコンゲート４１の両側に堆積され得る。このようなスペーサの形成は公知であり、スペーサは、移動するイオンを制限するもしくは排除するか、または電荷をその側を通ってポリ１フローティングゲートに入らないように反らすように機能する。典型な厚さが３５０ÅのＯＮＯまたはポリ間誘電体層は、ポリ１層の上に置かれる。
【００２５】
図１７では、制御ポリと呼ばれる第２の導電多結晶シリコン層、ポリ２層５７が、ポリ間誘電体層、層５５ならびに窒化物スペーサ５１および５３にわたって堆積しているのがわかる。ポリ２層５７は、ポリ１層４１と平行であり、ポリ１層から間隔をあけている。図１８では、上部層５５および５７はエッチングされて、層４１の上にポリ２層５７を残している。選択的な窒化物スペーサ５１および５３は、ポリ１層および下にある酸化物層の保護障壁として残る。ソースおよびドレイン注入２２および２４は、自己整合ツールとしてのＯＮＯ層を用いて製造され得る。ソースおよびドレイン注入２２および２４は、注入２１および２３よりもよりも高いドーパント濃度およびエネルギを有する。さらに、窒化物スペーサ５２および５４は選択的にポリ２層５７を保護する。
【００２６】
図１９では、同じ種類および導電率の対となった対照的なＣＭＯＳ素子の形成が示されている。基板は、以前の実施例において準備されている。なお、先行の実施例のいくつかのステップが単一のステップに結合されている。図１９では、酸化物層１１５はドーピングされた基板１１１上に堆積される。次に、窒化物層を酸化物層の上に堆積し、酸化物層
および窒化物層は、先行の実施例で前述したのと同じ厚さである。窒化物層をエッチングして、窒化物マスク１１８および１１９を生成し、これらのマスクは、それを自己整合のために用いて、イオン注入によってソース１２１およびドレイン１２３を形成した後で、チャネル領域を保護する機能を果たす。
【００２７】
図２０では、酸化物は、窒化物マスク１１８および１１９の外部側縁からエッチングすることによって除去される。一旦酸化物が層１１５からの除去されると、薄い酸化物層が、図７に示された成長に対応するおよそ８０Åの厚さまで再び成長する。本来の酸化物層１１５は、ドレイン１２３およびドレインの両側のチャネル領域にわたって完全な高さで存在する。次に、窒化物の第２の層を活性領域全体にわたって堆積するが、次にエッチバックして、図２１に見られるスペーサ１３１，１３２，１３４および１３５を規定する。これらは、図９を参照して先述されたダミースペーサである。図１０を参照して先述したように熱酸化物層をソースにわたって堆積し、次にエッチバックして、ソース１２１の上におよそ３５０Åの酸化物層を残す。次に、図２２に見られるようにすべての窒化物を除去して、スペーサの真下の薄い酸化物が、上記の図１１から１３の説明に対応する開口１３６および１３７におけるトンネル酸化物層に取って代わられる。
【００２８】
図２３では、第１のポリシリコン層が酸化物の上に堆積され、エッチバックされて、フローティングゲート１４１および１４２を形成する。これらのフローティングゲートは、注入領域１２１の直上の薄いトンネル酸化物と接触する含浸領域１４３および１４４を有する。これによって、さらにドーピングしてソースおよびドレインを生成した後で、ソース領域からフローティングゲートへの電子の伝達が可能になる。
【００２９】
図２４では、完成した１対の選択トランジスタ１７５および１７６が、フローティングゲート１４３および１４４のまわりで対称的であることがわかる。各々のフローティングゲートは、絶縁体層１５３、典型的にＯＮＯ（酸化物−窒化物−酸化物）によって覆われ、これは次に酸化物層１５５によって覆われ、その後に第２のポリシリコン層１５６によって覆われることにより、ポリ２層を形成する。同じ多結晶シリコン層は、酸化物層１５７の上に選択トランジスタ１７５の電極１６１を形成する。フローティングゲートトランジスタ上の導電層１５９は、１群の同様のメモリセルの消去またはプログラミングを可能にする。同様に、酸化物層１５７の上に存在する選択トランジスタ１７５のポリ２層１６１は、関連するメモリセルトランジスタの消去またはプログラミングを可能にする。ポリ２層１６１の上の金属層１７４は、１群の選択トランジスタとの伝達を与える。接触子１６３は、選択トランジスタのソースまたはドレインと伝達する選択トランジスタの電極として、トランジスタペアの縁部に置かれ得る。金属層１５９がワード線であれば、接触子１６３はビット線とすることができる。
【００３０】
図２５では、さまざまな領域が、図２４の左側のメモリトランジスタにおける同様の点線に対応する線２０１から２１１とともに上面図で示されている。対をなす線２０１および２０２は、接触領域１６３を示している。線２０３および２０４は、導電層１６１の向かい側の縁部に対応する。暗線２１２および２１３は、太線２１４および２１５と同様に活動領域の境界を規定する。線２０５は、左側のトランジスタにおけるソース１２１のほぼ始まりを示している。対をなす線２０６および２１０は、ポリ１層の範囲を示している。対をなす線２０７および２０８は、トンネル酸化物の長さを示している。線２０８および２０９は、導電電極１５９の範囲に対応する。線２１０は、ポリ１層の最も右の端部を示し、一方で線２１１は薄い酸化物の最も右の範囲を示している。
【００３１】
図２６では、選択トランジスタの構成を見ることができる。この区分では見られないソースおよびドレイン領域が、フィールド酸化膜領域３１１および３１５の間にアンチパンチスルー（ＡＴＰ）層を有する基板に形成される。これらのフィールド酸化膜領域は、選
択トランジスタの境界をなす。基板の上には、図２４でも見ることができる厚い酸化物層１５７がある。この酸化物層の上にはポリ２層１６１があり、これはトランジスタの上部全域にわたって伸び、図２５の線２０３および２０４の間に存在する。なお、ポリ１は選択トランジスタでは使用されない。
【００３２】
図２７では、メモリセルトランジスタの区分、ポリ１層１４３を、素子を囲むフィールド酸化膜領域１３の間で見ることができる。図２６における酸化物層１５７と同時に製造された酸化物層１５５は、ポリ１層１４３の上に存在する。ポリ２層１５９は、薄い酸化物層の上にあり、これは図２４で見ることができる。図２６および２７は、１対のフィールド酸化膜領域の間の素子の構成を示しているが、構成は同様であり、右および左に向かって延在し、同様の素子のアレイにおけるほかの素子を含んでいる。メモリチップは通常、セルのアレイを含み、このセルのアレイは、複数のビット幅×複数のワードの長さである。酸化物層１５１および１５７は比較的厚いため、１２ボルトといった高い電圧がポリ２制御ゲートで発生するかもしれず、一方で非常に弱い電圧が、典型的に、ポリ１の電子の電荷の蓄積と関連して用いられる。
【図面の簡単な説明】
【００３３】
【図１】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図２】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図３】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図４】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図５】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図６】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図７】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図８】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図９】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図１０】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図１１】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図１２】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図１３】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図１４】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図１５】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図１６】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図１７】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図１８】素子製造プロセスの進行するステップにおける本発明のＣＭＯＳメモリ素子の側方立面図である。
【図１９】素子製造プロセスの進行するステップにおける、図１から１８に示された素子と類似した横方向に対称的なＣＭＯＳメモリ素子の側方立面図である。
【図２０】素子製造プロセスの進行するステップにおける、図１から１８に示された素子と類似した横方向に対称的なＣＭＯＳメモリ素子の側方立面図である。
【図２１】素子製造プロセスの進行するステップにおける、図１から１８に示された素子と類似した横方向に対称的なＣＭＯＳメモリ素子の側方立面図である。
【図２２】素子製造プロセスの進行するステップにおける、図１から１８に示された素子と類似した横方向に対称的なＣＭＯＳメモリ素子の側方立面図である。
【図２３】素子製造プロセスの進行するステップにおける、図１から１８に示された素子と類似した横方向に対称的なＣＭＯＳメモリ素子の側方立面図である。
【図２４】１対のメモリセルを形成する横方向のトランジスタを有する、図２３の横方向に対称的なＣＭＯＳ素子の側方立面図である。
【図２５】図２５の線Ａ−Ａ′に沿った、図２４に示された単一のメモリセルの上部平面図である。
【図２６】線Ｂ−Ｂ′に沿った図２５のメモリセルの断面図である。
【図２７】線Ｃ−Ｃ′に沿った図２５のメモリセルの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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