(57)【要約】ラテラル半導体デバイス（１０）は、絶縁基板（１６）上に半導体層（１５）を有している。この半導体層（１５）は、それらの間にドリフト領域（１４）を備える第１導電形の第１の領域（１２）と第２導電形の第２の領域（１３）を有している。このドリフト領域（１４）には、第１導電形の第３の領域（１４”）と第２導電形の第４の領域（１４’）が設けられる。この第３の（ドリフト）領域（１４”）および第４の（ドリフト）領域（１４’）は、逆電圧バイアスがこの半導体層（１５）の第１の領域（１２）と第２の領域（１３）との間に印加されたとき、この第３の領域（１４”）が、この第１の領域（１２）の近傍において局所的に、第４の領域（１４’）に対して過剰な不純物電荷を有し、第４の領域（１４’）が、第２の領域（１３）の近傍において局所的に、第３の領域（１４”）に対して過剰な不純物電荷を有し、この第３の領域（１４”）中の総ボリューム電荷が、この第４の領域（１４’）中の総ボリューム電荷にほぼ等しいように構成される。
2005531153.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上の半導体層を備えるラテラル半導体デバイスであって、前記半導体層が、間にドリフト領域を備える、第１導電形の第１の領域および第２導電形の第２の領域を有しており、前記ドリフト領域には、第１導電形の第３の領域と第２導電形の第４の領域とが設けられており、逆電圧バイアスが前記半導体層の前記第１の領域と前記第２の領域との間に印加されたときに、前記第３の領域が、前記第１の領域の近傍において局所的に前記第４の領域に対して過剰な不純物電荷を有し、前記第４の領域が、前記第２の領域の近傍において局所的に前記第３の領域に対して過剰な不純物電荷を有し、そして、前記第３の領域中の総ボリューム電荷が前記第４の領域中の総ボリューム電荷にほぼ等しいように、前記第３の（ドリフト）領域および前記第４の（ドリフト）領域が構成されるところのラテラル半導体デバイス。
【請求項２】
絶縁基板上の半導体層を備えるラテラル半導体デバイスであって、前記半導体層が、間にドリフト領域を備える、第１導電形の第１の領域および第２導電形の第２の領域を有しており、前記ドリフト領域には、第１導電形の第３の領域と第２導電形の第４の領域とが設けられており、逆電圧バイアスが前記半導体層の前記第１の領域と前記第２の領域との間に印加されたときに、前記第３の領域中の不純物電荷が、前記デバイスに沿って前記第１の領域から前記第２の領域に向かって正の傾斜で変化し、前記第４の領域中の電荷が前記デバイスに沿って前記第１の領域から前記第２の領域に向かって負の傾斜で変化し、そして、前記第３の領域のボリューム中の総電荷が、前記第４の領域のボリューム中の総電荷にほぼ等しいように、前記第３の（ドリフト）領域および前記第４の（ドリフト）領域が構成されるところのラテラル半導体デバイス。
【請求項３】
前記第３の領域中の不純物電荷が、前記デバイスに沿って前記第１の領域から前記第２の領域に向かって正の傾斜でほぼ直線的に変化する、請求項２に記載のデバイス。
【請求項４】
前記第４の領域中の不純物電荷が、前記デバイスに沿って前記第１の領域から前記第２の領域に向かって負の傾斜でほぼ直線的に変化する、請求項２または３に記載のデバイス。
【請求項５】
前記ドリフト領域の一部分のみが絶縁基板上に配置され、前記基板の残りが、半導体材料の少なくとも１領域を備える、請求項１から４のいずれか１つに記載のデバイス。
【請求項６】
前記ドリフト領域の最大部分が絶縁基板上に配置されて、前記ドリフト領域の高電圧端がその下に半導体層を有さず、そして、前記ドリフト領域の低電圧端が、半導体材料の少なくとも１領域を含む基板上に配置される、請求項１から５のいずれか１つに記載のデバイス。
【請求項７】
前記第３の（ドリフト）領域が、前記デバイスに沿って前記第１の領域から前記第２の領域へと連続している、請求項１から６のいずれか１つに記載のデバイス。
【請求項８】
前記第４の（ドリフト）領域が、前記デバイスに沿って前記第１の領域から前記第２の領域へと連続している、請求項１から７のいずれか１つに記載のデバイス。
【請求項９】
前記第３の（ドリフト）領域が、前記第４の（ドリフト）領域中の複数の半導体アイランドによって提供され、または前記複数の半導体アイランドを含む、請求項１から８のいずれか１つに記載のデバイス。
【請求項１０】
前記アイランドが、電気的に浮遊状態にある、請求項９に記載のデバイス。
【請求項１１】
前記第４の（ドリフト）領域が、前記第３の（ドリフト）領域中の複数の半導体アイランドによって提供され、または前記複数の半導体アイランドを含む、請求項１から１０のいずれか１つに記載のデバイス。
【請求項１２】
前記アイランドが、電気的に浮遊状態にある、請求項１１に記載のデバイス。
【請求項１３】
前記第３の（ドリフト）領域が、前記複数の第３の（ドリフト）領域のうちのどれよりも低濃度のドーピングを有する共通のシリコンバックグラウンド層中の複数の半導体アイランドを含み、または前記複数の半導体アイランドによって提供される、請求項１から１２のいずれか１つに記載のデバイス。
【請求項１４】
前記第４の（ドリフト）領域が、前記複数の第４の（ドリフト）領域のうちのどれよりも低濃度のドーピングを有する共通のシリコンバックグラウンド層中の複数の半導体アイランドを含み、または前記複数の半導体アイランドによって提供される、請求項１から１３のいずれか１つに記載のデバイス。
【請求項１５】
前記バックグラウンド層が、前記複数のアイランドと同一導電形を有して、前記複数のアイランドが、前記バックグラウンド層によって互いに電気的に接続されている、請求項１３または１４に記載のデバイス。
【請求項１６】
前記絶縁基板の誘電率が大きくなるに従って、前記第３および第４のドリフト領域における電荷変化の傾斜が大きくなるように、前記第３および第４の領域における電荷変化が、前記絶縁基板の誘電率の関数である、請求項１から１５のいずれか１つに記載のデバイス。
【請求項１７】
前記デバイス構造に沿って前記第１の領域から前記第２の領域に至る、前記第３および第４の領域における電荷変化が、これらの領域の面内面積を変化させることによって達成される、請求項１から１６のいずれか１つに記載のデバイス。
【請求項１８】
前記デバイス構造に沿って前記第１の領域から前記第２の領域に至る、前記第３および第４の領域における電荷変化が、これらの領域の不純物ドーピング濃度を変化させることによって達成される、請求項１から１７のいずれか１つに記載のデバイス。
【請求項１９】
前記デバイス構造に沿って前記第１の領域から前記第２の領域に至る、前記第３の領域中の平均ドーピング濃度が、前記デバイス構造に沿って前記第１の領域から前記第２の領域に至る、前記第４の領域中の平均ドーピング濃度にほぼ等しくなるように、前記第３の領域中のドーピング濃度が、前記第１の領域から前記第２の領域に向かって正の傾斜で変化する一方、前記第４の領域中のドーピング濃度が前記第１の領域から前記第２の領域に向かって負の傾斜で変化する、請求項１８に記載のデバイス。
【請求項２０】
ドーピング濃度変化の前記傾斜が、前記基板の誘電率に比例する、請求項１９に記載のデバイス。
【請求項２１】
前記第３の領域および前記第４の領域が、第３の次元方向に相互に隣接して配置される、請求項１から２０のいずれか１つに記載のデバイス。
【請求項２２】
前記第３の領域および前記第４の領域の一方が他方の上に配置される、請求項１から２１のいずれか１つに記載のデバイス。
【請求項２３】
前記半導体層が、シリコン、炭化ケイ素、ガリウムヒ素、窒化ガリウム、およびＩＩＩ−Ｖ半導体材料のうちの少なくとも１つを含む、請求項１から２２のいずれか１つに記載のデバイス。
【請求項２４】
前記絶縁（誘電体）層が、空気、サファイア、ダイアモンド、窒化アルミニウム、二酸化ケイ素、窒化ケイ素、ＩＣパッケージ用に使用される任意のモールド材料、およびマイクロエレクトロニクスにおいて知られているパッシベーション誘電体材料のうちの少なくとも１つを含む、請求項１から２３のいずれか１つに記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に集積回路に使用するためのラテラル半導体デバイスに関する。
【背景技術】
【０００２】
本発明は、一般に絶縁基板を使用することによって製造される高電圧ラテラル半導体デバイスに関し、一般にかかるデバイス中の電界の分布に関係している。この絶縁基板は、所与の誘電率εｉｎをもつ誘電体材料から構成され、サファイア、ダイアモンドまたは他の誘電体材料から構成することができる。あるいは、この基板は、二酸化ケイ素、窒化物、窒化アルミニウムなど（異なる誘電率をもつ）異なる複数の材料の組合せによって形成することもできる。誘電体材料はまた、その全体の内容が参照によって本明細書中に組み込まれている、発明者らによるＷＯ−Ａ−０２／２５７００およびＵＳ−Ａ−２００２−００４１００３に以前に説明したメンブレン技術において使用されているように空気であってもよい。このラテラルデバイスが形成される、この誘電体基板上に配置される半導体材料は、一般にシリコンからなる。このタイプの構造は、ＳＯＤ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−Ｄｉｅｌｅｃｔｒｉｃ）とここでは呼ぶことにする。
【０００３】
図１に概略的に示すように、このＳＯＤ技術を使用して製造される（ラテラルＭＯＳＦＥＴなどの半導体デバイスの一部を形成する）典型的なラテラル高電圧ダイオード１は、導電率のより低い中央のｎ形ドリフト領域４によって分離された両端のｐ＋形領域２およびｎ＋形領域３からなる基本構造を有し、これらのすべては、誘電体層６上に形成された半導体層５内に形成されている。このｐ＋形領域２およびｎ＋形領域３は、ｎ形ドリフト領域４よりも高濃度にドープされている。このダイオードの遮断モード／オフ状態モードにおいて、高電圧の逆バイアスが、このｐ＋形領域２上に配置されたその端子（図示せず）に対してｎ＋形領域３に接続された端子（図示せず）に印加される。この逆バイアスが増加されたとき、空乏層がこのｐ＋／ｎ接合２／４の両端に生ずる。空乏層の大部分は、ｎ形領域４の内部に形成され、その結果、この印加された逆バイアスのかなりの部分がこのｎ形領域４の内部で保持される。
【０００４】
遮断モードの動作中に、この電圧はまた、絶縁基板６中にも加わる。この等電位線の概略マップが図２に示されている。
【０００５】
ダイオード１は、この半導体内部の電界がシリコン中のクリティカルな電界に到達すると降伏を起こし、移動キャリアのアバランシェが開始される。この場合には、この降伏電圧は、このデバイスの表面における線ＡＢ上で取った電界下の区域として近似的に計算することができる。この降伏は、一般にこのデバイスの表面で起きる。図３は、このデバイスが降伏を経験するときのこのデバイスの表面における典型的な電界分布を示すものである。この絶縁基板が、このデバイスの降伏特性において重要な役割を果たす。特に、本発明者らは、絶縁基板の誘電率がこの半導体層の表面における電界分布に影響を与えることを見出した。
【０００６】
理想的には、高い逆バイアスがダイオード端子間に印加され、これらの電界がこのデバイスの表面上で一様に分布しているとき、このｎ形ドリフト領域４では、完全にキャリアが空乏化している。実際には、この等電位線分布の２次元効果があるので、ＳＯＤ構造では、このデバイスの表面でそれぞれｐ＋／ｎ接合およびｎ＋／ｎ接合において発生する２箇所の電界ピークが存在する。本発明者らは、この絶縁基板の誘電率が小さくなればなるほど、半導体中のこの電界ピークが低くなり、したがってこの降伏電圧が高くなることを見出してきている。本発明者らはまた、これらの電界ピークが実際にはこの半導体層の誘電率とこの基板の誘電率の比率に依存することも見出してきている。この比率が大きくなればなるほど、このｐ＋／ｎ接合およびｎ＋／ｎ接合におけるこの電界ピークの値が低くなり、より高い降伏電圧がもたらされる。ここではこのｎ＋形領域およびｐ＋形領域よりも低濃度にドープされたｎ形ドリフト領域について議論をしてきたが、同じ議論がｐ形の低濃度ドープされたドリフト領域についても成立する。
【０００７】
図４は、この同じ逆バイアス電圧がこれらの領域ｎ＋２およびｐ＋３の上に配置された２つの端子間に印加されたときの、この基板の２種類の異なる誘電率についてのこの表面上の電界分布を示すものである。この誘電体層上に配置されるこの半導体層の誘電率はいずれの場合にも同じである。この基板の誘電率がこの半導体表面における電界分布に強い影響を及ぼし、この半導体の誘電率に対してこの基板の誘電率が小さくなればなるほど、このＳＯＤ構造降伏の観点でのデバイス中のラテラル電界分布が更に有利なものになることを理解することができる。
【０００８】
この効果が純粋に２次元的なものであり、これらの誘電率の比率に依存するが、これら２層の誘電率の絶対値には依存しないことを示すために、２層の誘電体層を互いに他の上に配置し、図５に示すようにこの第１の誘電体の上部にあるデバイスの表面に２つの電極が配置される更に簡単な状況について考えることができる。この２つの層が異なる誘電率を有するがその比率が同じである場合、この同じ電圧がこれら２つの電極間に印加されたとき、この表面における電界分布は、不変にとどまる。図６（ａ）は、この場合の電界の分布を示している。この上部層と下部層との誘電率の比率がより大きくなる場合には、この表面における電界のピークは、図６（ｂ）に示すように更に低くなる。この逆を想定する（すなわち、この上部層と下部層との誘電率の比率がより小さくなる）場合には、この電極近傍の電界のピークがより高くなる。
【０００９】
このＳＯＤが半導体接合とこのｐ＋／ｎ接合からこのドリフト層中に延びる空乏層とを伴うので、このＳＯＤの解析は、上述の例に比べて更に複雑であるが、この物理的な概念は同様である。図５は、誘電体層（酸化膜）とその下に配置された誘電体基板とを有する半導体ダイオードの断面を示すものである。したがって、この降伏電圧は、誘電体基板の誘電率とこのダイオードの表面におけるこの電界分布との関数である。この降伏特性およびこの電界分布は、標準の半導体ソフトウェアを使用した高度な数値シミュレーションを用いて得られる。絶縁基板の誘電率（例えば、空気に対してはεｒ＝１）がその上にある半導体層の誘電率（例えば、シリコンに対してはεｒ＝１１．９）に対して小さくなればなるほど、このドリフト領域の中間部分にかかる電圧が高くなり、したがってこのｐ＋／ｎ接合およびｎ＋／ｎ接合の近傍におけるこのドリフト領域の端部に対する「プレッシャー」が緩和されることが、この電界分布から分かる。図５に示すこのダイオード降伏の数値シミュレーションでは、この降伏がこの半導体層の誘電率に対する誘電体基板の誘電率によってかなり影響を受けることも示されている。
【００１０】
この半導体の誘電率に対する絶縁（誘電体）基板の誘電率が小さくなればなるほど、このＳＯＤ構造の降伏特性が高くなることをこの解析から推測することができる。この点で、この誘電体基板として（１の比誘電率をもつ）空気を有するメンブレン技術は、最も有利となる。誘電体材料の組合せをこの基板に使用する場合には、これらの材料の誘電率が小さいという利点がある。この基板の厚さもこの電界の表面分布に影響を与え、この厚みが増せば増すほどその降伏電圧は高くなる。しかし、ある厚さ以上では、この効果はもはや見られなくなる。誘電体材料の組合せを使用する場合には、小さな誘電率をもつ材料が大きな誘電率をもつ材料よりも厚いことが、更に有利になる。例えば、本発明者らのＷＯ−Ａ−０２／２５７００およびＵＳ−Ａ−２００２−００４１００３に記載されているようにメンブレンタイプの構造が高電圧ラテラルデバイスとして使用されていると想定する。（このメンブレンを形成するためのエッチング停止部として使用することができる）二酸化ケイ素層がこの空気とこの半導体との間に配置されている場合、この層をできる限り薄くしてこの半導体表面におけるこの電界ピークを低下させることがこの降伏特性の観点から有利となるはずである。これは、この二酸化ケイ素が、空気の誘電率に比べて高い比誘電率を有しているからである。
【００１１】
上述の解析では、図１に示すｎ形ドリフト領域４は、そのオフ状態中には完全にキャリアが空乏化していることを想定している。これは、このドリフト領域のドーピングを低くすべきことを意味している。しかし、このダイオード構造が、ＬＤＭＯＳＦＥＴなどのスイッチングデバイス中で使用される場合には、このｎ形ドリフト領域の低いドーピングによって、望ましくない高いオン状態抵抗がもたらされることになる。このトレードオフを打破するために、Ｆ．Ｕｄｒｅａらは、「３Ｄ  ＲＥＳＵＲＦ  Ｄｏｕｂｌｅ−Ｇａｔｅ  ＭＯＳＦＥＴ：Ａ  ｒｅｖｏｌｕｔｉｏｎａｒｙ  ｐｏｗｅｒ  ｄｅｖｉｃｅ  ｃｏｎｃｅｐｔ」、Ｅｌｅｃｔｒｏｎｉｃ  Ｌｅｔｔｅｒｓ、３４巻、ｎｏ．８、１９９８年４月の論文中で、オフ状態の遮断モード中にこの構造が依然として空乏化しながらこのドリフト領域４のドーピングを高濃度にすることが可能な構造について記載している。この論文に記載された従来技術構造を図７に示す。この３Ｄ−ＲＥＳＵＲＦの概念は、標準のダイオードで使用されるドーピングに比べて比較的高いドーピングと、長さに比べかなり小さな幅とを有する交互に並んだｎ形ストライプおよびｐ形ストライプに基づいている。逆バイアスがこの主要な端子間に印加されると、この構造はまず、このｎ／ｐストライプの境界の両端で空乏化した後、十分してからやっと、ｎ＋／ｐ接合およびｐ＋／ｎ接合の両端に発生する電界によって引き起こされるｎ形ドリフト領域およびｐ形ドリフト領域の空乏化が起こり得る。これによって、ｐ＋／ｎ／ｎ＋ダイオードに沿った１次元の完全空乏化状態によって提供されるレベルより高く、このドリフト層のドーピングを上げることができるようになる。
【００１２】
この構造は、一般に埋込み酸化膜上に配置されたシリコン層を有し、この埋込み酸化膜が半導体基板上に配置されているＳＯＩ基板上で提案されたものである。この構造は、ＳＯＤにも適用可能であるが、誘電体基板の効果については、以上で引用した論文においては論じられていない。
【００１３】
Ｒ．Ｎｇ、Ｆ．Ｕｄｒｅａ他、「Ｌａｔｅｒａｌ  Ｕｎｂａｌａｎｃｅｄ  ＳｕｐｅｒＪｕｎｃｔｉｏｎ  ｆｏｒ  ｈｉｇｈ  ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ  ｏｎ  ＳＯＩ」、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２００１  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ（ＩＳＰＳＤ’０１）、３９５〜３９８頁、２００１年６月の論文には、交互に並んだｎ／ｐドリフト領域に基づいた（埋込み絶縁層を介してそのアクティブ半導体層から分離された半導体材料によって形成されている）ＳＯＩ基板上の３Ｄ  ＲＥＳＵＲＦ構造が開示されており、この交互ｎ／ｐドリフト領域は、ｐ形ドリフト領域中のイオン電荷に比べてこのｎ形ドリフト領域中にかなり過剰なイオン電荷を有して、この半導体基板中の埋込み酸化膜の下に形成される反転／蓄積層中の負電荷を打ち消している。この論文は、埋込み絶縁層の下に配置された半導体層の状況について厳密に言及している。このｐ形ドリフト領域に比べたｎ形ドリフト領域中の過剰電荷は、この埋込み絶縁層の下の（半導体基板の表面に形成される）反転／蓄積層中の負の移動電荷を単に打ち消すために過ぎず、したがってこの構造中の電荷の全体的な補償が実現され、これによって更に高い降伏電圧がもたらされる。この移動電荷は、電子からなり、これは、高い逆電圧がこの高電圧端子に印加されたときの金属酸化膜半導体効果（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｅｆｆｅｃｔ）の結果である。本発明の好ましい実施形態中で使用されるＳＯＤ構造においては、この高電圧端子の下に配置される半導体基板がないので、この高電圧端子の下の半導体層の下に形成される移動電荷（移動電子）はなく、したがって、このｐ形ドリフト領域の電荷に比べてこのｎ形ドリフト領域の電荷を全体的に増加させる必要はないことになる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
これらの参照文献では、半導体層の下に配置された誘電体基板の寄与について論じられておらず、したがって、基板の非ゼロ誘電率によって引き起こされるこのドリフト領域の両端におけるピークを低下させるどのような手段も提案されていない。
【課題を解決するための手段】
【００１５】
本発明の第１の態様によれば、絶縁基板上の半導体層を備えるラテラル半導体デバイスであって、この半導体層が、それらの間にドリフト領域を備える第１導電形の第１の領域と第２導電形の第２の領域とを有し、このドリフト領域には、この第１導電形の第３の領域とこの第２導電形の第４の領域とが設けられ、この第３の（ドリフト）領域および第４の（ドリフト）領域は、逆電圧バイアスがこの半導体層のこの第１の領域と第２の領域との間に印加されたときに、この第３の領域がこの第１の領域の近傍に局所的にこの第４の領域に対して過剰な不純物電荷を有し、この第４の領域がこの第２の領域の近傍に局所的にこの第３の領域に対して過剰な不純物電荷を有し、この第３の領域中の総ボリューム電荷がこの第４の領域中の総ボリューム電荷にほぼ等しいように構成されるラテラル半導体デバイスが提供される。
【００１６】
本発明の第２の態様によれば、絶縁基板上の半導体層を備えるラテラル半導体デバイスであって、この半導体層が、それらの間にドリフト領域を備える第１導電形の第１の領域と第２導電形の第２の領域とを有し、このドリフト領域には、この第１導電形の第３の領域とこの第２導電形の第４の領域とが設けられ、この第３の（ドリフト）領域および第４の（ドリフト）領域は、逆電圧バイアスがこの半導体層のこの第１の領域と第２の領域との間に印加されたときに、この第３の領域中の不純物電荷がこのデバイスに沿ってこの第１の領域からこの第２の領域に向かって正の傾斜で変化し、この第４の領域中の電荷がこのデバイスに沿ってこの第１の領域からこの第２の領域に向かって負の傾斜で変化し、この第３の領域のボリューム中の総電荷がこの第４の領域のボリューム中の総電荷にほぼ等しいように構成されるラテラル半導体デバイスが提供される。
【００１７】
本発明では、絶縁基板上に配置される半導体層中に形成される、比較的高い降伏電圧を有するラテラルデバイスが提供される。
【００１８】
この第２の態様の好ましい実施形態においては、この第３の領域中の不純物電荷が、このデバイスに沿ってこの第１の領域からこの第２の領域に向かって正の傾斜を伴ってほぼ直線的に変化している。この第２の態様の別の好ましい実施形態においては、この第４の領域中の不純物電荷が、このデバイスに沿ってこの第１の領域からこの第２の領域に向かって負の傾斜を伴ってほぼ直線的に変化している。
【００１９】
いずれの態様の実施形態においても、このドリフト領域の一部分だけが絶縁基板上に配置され、この基板の残りの部分は、半導体材料の少なくとも１つの領域を含んでいる。
【００２０】
いずれの態様の実施形態においても、このドリフト領域の最大部分は、このドリフト領域の高電圧端がその下に半導体層を有さず、このドリフト領域の低電圧端が半導体材料の少なくとも１つの領域を含む基板上に配置されるように絶縁基板上に配置されている。これら複数のドリフト領域の高電圧端および低電圧端とは、このラテラル半導体デバイスが遮断モードにあり、高逆バイアスがその主要端子間に印加されたときの、このドリフト領域の空乏領域内部の電位分布のことを言及したものである。
【００２１】
いずれの態様においても、この第３の（ドリフト）領域は、このデバイスに沿ってこの第１の領域からこの第２の領域へと連続していることもある。
【００２２】
いずれの態様においても、この第４の（ドリフト）領域は、このデバイスに沿ってこの第１の領域からこの第２の領域へと連続していることもある。
【００２３】
いずれの態様においても、この第３の（ドリフト）領域は、この第４の（ドリフト）領域中の複数の半導体アイランドにより提供されていても、またこれらの複数の半導体アイランドを含んでいてもよい。これらの複数のアイランドは電気的に浮遊状態にあってもよい。
【００２４】
いずれの態様においても、この第４の（ドリフト）領域は、この第３の（ドリフト）領域中の複数の半導体アイランドにより提供されていても、またこれらの複数の半導体アイランドを含んでいてもよい。これらの複数のアイランドは電気的に浮遊状態にあってもよい。
【００２５】
いずれの態様においても、この第３の（ドリフト）領域は、これら第３の（ドリフト）領域のうちのどれよりも低いドーピングを有する共通のシリコンバックグラウンド層中の複数の半導体アイランドを含んでもよく、またこれらの複数の半導体アイランドによって提供されていてもよい。このバックグラウンド層がこれらの複数のアイランドと同じ導電形を有する場合には、これらの複数のアイランドは、このバックグラウンド層によって互いに電気的に接続されていてもよい。
【００２６】
いずれの態様においても、この第４の（ドリフト）領域は、これら第４の（ドリフト）領域のうちのどれよりも低いドーピングを有する共通のシリコンバックグラウンド層中の複数の半導体アイランドを含んでもよく、またこれらの複数の半導体アイランドによって提供されていてもよい。このバックグラウンド層がこれらの複数のアイランドと同じ導電形を有する場合には、これらの複数のアイランドは、このバックグラウンド層によって互いに電気的に接続されていてもよい。
【００２７】
いずれの態様においても、この第３の領域および第４の領域における電荷変化は、この絶縁基板の誘電率が大きくなればなるほどこの第３のドリフト領域および第４のドリフト領域における電荷変化の傾斜が大きくなるようなこの絶縁基板の誘電率の関数とすることが好ましい。
【００２８】
いずれの態様においても、このデバイス構造に沿ってこの第１の領域からこの第２の領域に至るこの第３の領域および第４の領域における電荷変化は、これらの領域の面内面積を変化させることによって達成することができる。これは、この第３の領域を伴う第１の領域と、この第４の領域を伴う第２の領域との間にそれぞれ形成される接合に対する、この第３の領域と第４の領域との間に形成される接合の角度を変更することによって達成することができる。この角度は、この絶縁基板の誘電率がゼロである理想的な場合には９０度とすることが好ましく、この基板の実際の誘電率が増加すると共に増加するようにすることが好ましい。
【００２９】
いずれの態様においても、この第３の領域および第４の領域における、このデバイス構造に沿ってこの第１の領域からこの第２の領域に至る電荷変化は、これらの領域の不純物ドーピング濃度を変化させることによって達成することができる。これは、このデバイス構造に沿ってこの第１の領域からこの第２の領域に至る、この第３の領域中の平均ドーピング濃度が、このデバイス構造に沿ってこの第１の領域からこの第２の領域に至る、この第４の領域中の平均ドーピング濃度にほぼ等しいように、この第３の領域中のドーピング濃度がこの第１の領域からこの第２領域に向かって正の傾斜を伴って変化するが、この第４の領域中のドーピング濃度はこの第１の領域からこの第２領域に向かって負の傾斜を伴って変化するように、この第３の領域および第４の領域中のドーピングプロファイルの傾斜を変化させることによって達成することができる。このドーピング濃度変化の傾斜は、この基板の誘電率に比例するようにすることが有利である。
【００３０】
いずれの態様においても、この第３の領域と第４の領域とを、第３の次元方向に互いに近接させて配置することができる。
【００３１】
いずれの態様においても、この第３の領域および第４の領域は、その一方を他方の上に配置することができる。互いに異なるドーピング形を有するこれら複数の領域は、その一方を他方の上に配置することができる。
【００３２】
いずれの態様においても、この半導体層は、シリコン、炭化ケイ素、ガリウムヒ素、窒化ガリウム、およびＩＩＩ−Ｖ半導体材料のうちの少なくとも１つを含むことができる。
【００３３】
いずれの態様においても、この絶縁（誘電体）層は、空気、サファイア、ダイアモンド、窒化アルミニウム、二酸化ケイ素、窒化ケイ素、ＩＣパッケージ用に使用される任意のモールド材料、およびマイクロエレクトロニクスで知られているパッシベーション誘電体材料のうちの少なくとも１つを含むことができる。
【００３４】
本発明の別の態様によれば、以上で説明したようなデバイスを備えるＭＯＳ電界効果トランジスタが提供される。このトランジスタは、例えばＭＯＳＦＥＴまたは２重ゲートＭＯＳＦＥＴであってもよい。
【００３５】
本発明の別の態様によれば、以上で説明したようなデバイスを備える電界効果トランジスタが提供される。このトランジスタは、例えばＪＦＥＴであってもよい。
【００３６】
本発明の別の態様によれば、以上で説明したようなデバイスを備えるバイポーラトランジスタが提供される。
【００３７】
本発明の別の態様によれば、以上で説明したようなデバイスを備えるラテラル絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）が提供される。
【００３８】
次に本発明の実施形態について、添付図面を参照して例証として説明することにする。
【発明を実施するための最良の形態】
【００３９】
次に図面を参照すると、図８は、本発明の好ましい実施形態によるダイオ−ド構造１０の一例の透視図を概略的に示すものである。このダイオード１０は、２端子のデバイスとして使用することができるが、またＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタなどの３端子デバイスの一部分とすることもできる。一般にこのダイオードの主要な役割は、（独立したものであっても、または別のパワーデバイスの一部分であっても）このデバイスが、オフ状態の遮断モードにある（すなわち、逆バイアスがその端子間に印加される）間は、電圧をささえるものであり、順バイアスがその端子間に印加されたときは電流の導通を可能にするものである。ｐ＋形領域１２およびｎ＋形領域１３は、その間にドリフト領域１４を有するデバイス１０の対向した両端に形成される。これらｐ＋形領域１２、ｎ＋形領域１３、およびドリフト領域１４は、すべて半導体層１５中に形成される。この半導体層１５は、一般にシリコンまたは他の知られている半導体からなり、それ自体が絶縁基板１６上に形成される。このドリフト領域１４は、本発明の実用的な用途において、以下で更に解説するように、ＭＯＳ制御可能デバイスのドリフト領域およびチャネル領域を形成することが可能である。
【００４０】
この例のドリフト領域１４は、それぞれ反対の導電形ｎ形、ｐ形を有する２つの部分領域１４’、１４”に更に分割される。（原理的には、このドリフト領域１４に対して更なる部分領域を提供することが可能であり、また望ましいことさえある。これらのドリフト領域１４’、１４”は、逆電圧バイアスが、ｐ＋形領域１２とｎ＋形領域１３とに接続された各端子間に印加される（例えば、この領域１３に接続された端子（図示せず）が正電圧でバイアスされ、この領域１２に接続された端子（図示せず）が、接地電位に固定される）とき、過剰なアクセプタイオン電荷が、ｐ＋形領域１２の近傍のデバイスの面内断面中のこのドリフト部分領域１４’のドナーイオン電荷に対するものとして、ドリフト部分領域１４”中に形成され、また更に、過剰なドナーイオン電荷が、ｎ＋形領域１３の近傍のデバイスの面内断面中のこのドリフト部分領域１４”中のアクセプタイオン電荷に対するものとして、ドリフト部分領域１４’中に形成されるように構成される。この部分領域１４’のボリューム中の総ドナーイオン電荷は、この部分領域１４”のボリューム中の総アクセプタイオン電荷に等しいか、または少なくとも例えば５％程度内の違いに収めることができることが有利である。この部分領域１４’中のドナーイオン電荷は、ｐ＋形領域１２からｎ＋形領域１３に向かって正の傾斜で直線的に変化するようにすることができる。対称的に、この部分領域１４”中のアクセプタイオン電荷は、ｐ＋形領域１２からｎ＋形領域１３に向かって下降する傾斜で直線的に変化するようにすることができる。これらの部分領域１４’、１４”中のイオン電荷の変化の傾斜を、この絶縁基板の誘電率に比例するようにできることが有利である。図８に示すように、これら部分領域１４’および１４”中の電荷の変化は、この場合には、このｐ＋形領域１２からｎ＋形領域１３に向かって距離と共にこれら部分領域１４’、１４”の面内断面内の面積を直線的に変化させることによって達成される。
【００４１】
このドリフト部分領域１４’と領域１２との間に形成される接合近くのドリフト部分領域１４’中の電荷の不足により、空乏層領域が逆バイアス中にこの部分領域１４’中へとより速く（すなわち、より深く）発生するようになり、したがってこの接合（すなわち、ｐ＋／ｎ接合）からその等電位線が押しのけられ、それによってこの接合におけるこの電界のピークが低下する。対称的に、この領域１３との接合近くのドリフト部分領域１４”中の電荷の不足により、空乏層領域が逆バイアス中にこの部分領域１４”中により速く（すなわち、より深く）発生するようになり、したがってこの接合（すなわち、ｎ＋／ｐ接合）からその等電位線が押しのけられ、それによってこの接合におけるこの電界のピークが低下する。これらの接合におけるこの電界のピークの低下は、より高い降伏特性をもたらす。これらｐ＋／ｎ接合およびｎ＋／ｐ接合におけるピークは、誘電体基板１６の誘電率と半導体層１５の誘電率との間の比率が高くなればなるほどより顕著になるので、このｐ＋／ｎ接合およびｎ＋／ｐ接合の近くの面内断面におけるこれら２つのドリフト部分領域１４’と１４”との間の電荷の差をより大きなものにすべきである。これは、図９に示すようなこれらドリフト部分領域１４’と１４”との間に形成される横軸方向接合によってｘ軸に対して作られる最適角度αが、半導体層の所与の誘電率に対するこの誘電体基板の誘電率の増大と共に増加すべきことを意味する。その最適値よりも大きな角度αにより、この電界のこの構造の中央へ向かっての過剰なプッシュがもたらされ、その結果、このデバイスは、これらドリフト部分領域１４’と１４”とによって形成される接合においてこのドリフト領域の中央で降伏するようになることを理解されたい。この角度がその最適値よりも小さい場合には、このデバイスは１２／１４’（ｐ＋／ｎ）接合または１３／１４”（ｎ＋／ｐ）接合のいずれかで降伏することになる。
【００４２】
図１０は、このドリフト部分領域１４’と１４”とを分ける横軸方向接合が、領域１３に近いドリフト部分領域１４”中の不純物電荷に比べて過剰な不純物電荷（すなわち、イオン電荷）がこの部分領域１４’中に存在し、対称的に領域１２に近いドリフト部分領域１４’中の不純物電荷に比べて過剰な不純物電荷（すなわち、イオン電荷）がこの部分領域１４”中に存在するように非直線的な幾何学的形状（この図にはステップ状の形状を示す）を有する、図９に示す例の一変形形態を示している。
【００４３】
図１１は、これらのドリフト部分領域における電荷の変化が、これらの領域中のドーピングプロファイルの変化を用いて達成される本発明の別の実施形態を示すものである。この部分領域１４’中のドーピングプロファイルの変化は、このｐ＋形領域１２からｎ＋形領域１３に向かって正の傾斜で直線的に変化するものでもよい。対称的に、この部分領域１４”中のドーピングプロファイルの変化は、このｐ＋形領域１２からｎ＋形領域１３に向かって負の傾斜で直線的に変化するものでもよい。これら部分領域１４’および１４”中のデバイス構造に沿ったこのドーピングプロファイルの傾斜は、この絶縁基板の誘電率に比例することが好ましい。
【００４４】
図１２は、これらのドリフト部分領域１４’および１４”中のドーピングプロファイルが、この領域１３に近接したドリフト部分領域１４”中のアクセプタ原子数に比べてこの部分領域１４’中のドナー原子数が過剰に存在し、またこの領域１２に近接した領域で逆が成立するように非直線的な分布（この図には、ステップ状の分布を示す）を有する、図１１に示す例の一変形形態である。
【００４５】
形状およびドーピングプロファイルのこれらの変化は、これら部分領域１４’、１４”のうちの少なくとも一方における電荷が、この部分領域の面内部分面積の変化によってもそのドーピングプロファイルの変化によっても引き起こされるように組み合わせることができる。
【００４６】
これら部分領域１４’、１４”中の電荷変化が、非直線的な形態を取ることもできる。これは、ｐ＋形領域１２からｎ＋形領域１３に向かって距離と共に、これらの領域中のそのドーピングプロファイルを変化させることにより、またはこれら部分領域１４’、１４”の面内部分における面積を変化させることにより、あるいはその両方を行うことによって達成することができる。しかし、ドリフト部分領域１４’中の総ドナー電荷をドリフト部分領域１４”中の総アクセプタ電荷にほぼ等しくすることが望ましい。
【００４７】
図１３は、図１２に示す構造の複数の変形形態を示すものである。図１３（ａ）において、この誘電体基板１６は、この半導体層の下に部分的にしか配置されておらず、この高電圧端子に接続された領域（すなわち、領域１３）とこれらドリフト部分領域１４’、１４”の一部分との下に配置されることが好ましい。この低電圧端子に接続された領域（すなわち、領域１２）とこれらドリフト部分領域１４’、１４”の残りの部分は、ｎ形またはｐ形にドープすることが可能な半導体基板１７上に配置することができる。図１３（ｂ）では、半導体基板１７および誘電体基板１６は、追加の埋込み絶縁層１８によってこの活性化半導体層１５から分離されている。図１３（ｂ）中の構造は、標準のＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒシリコンオンインシュレータ）を使用してその後にこのプロセス中のあるポイントで元の半導体基板１７の一部分を埋込み絶縁層１８まで裏面エッチングすることにより、また続けて誘電体基板１６を形成することによって製造することが可能である。このようにすることにより、このドリフト部分領域１４’、１４”の高電圧端の下には半導体層は存在しない。図１３（ｃ）では、この固体誘電体基板１６が、空気に置き換えられ、この構造１０は、半導体基板１７（半分のセルだけを示す）によって支えられたメンブレンの形態を取っている。
【００４８】
図１４は、このドリフト部分領域１４”が、ドリフト部分領域１４’内部にあるいくつかのアイランドから構成される、図８に示す例の一変形形態を示すものである。複数のアイランド１４”中のイオン電荷は、このデバイスに沿って領域１３から領域１２に向かって移動するときに増加していく。これは、（図１４に示すように）これら複数のアイランド中の面内面積、これら複数のアイランドのドーピング（図示せず）、またはこれら両方を変化することによって達成することができる。
【００４９】
図１５は、これら複数のアイランド１４”が、好ましくは同一導電形で、複数のアイランドの濃度よりも低ドーピング濃度のバックグラウンド層１９によって接続されている、図１４に示す例の一変形形態を示すものである。
【００５０】
図１６は、部分領域１４’中の電荷に対する部分領域１４”中の電荷変化がこれら複数のアイランド１４”間の間隔を変更することによって実現される、図１４に示す例の一変形形態を示すものである。この間隔は、領域１３に近づくと増大し、領域１２に向かうにつれますます小さくなっている。
【００５１】
図１７は、これら複数のアイランド１４”が、好ましくは同一導電形でこれら複数のアイランドの濃度よりも低ドーピング濃度のバックグラウンド層１９によって接続されている、図１６に示す例の一変形形態を示すものである。
【００５２】
図１８は、このドリフト部分領域１４’と１４”とが、ｙ軸方向に一方の上に他方が垂直に配置される、本発明の別の実施形態を示すものである。これは、これらドリフト部分領域１４’、１４”がｚ軸に沿って第３の次元方向に配置された、図８に示すデバイスとは異なる。図８に示すデバイスと同様に、これらのドリフト部分領域１４’、１４”は、逆電圧バイアスが、ｐ＋形領域１２とｎ＋形領域１３とに接続された各端子間に印加される（例えば、この領域１３に接続された端子（図示せず）が正電圧でバイアスされ、この領域１２に接続された端子（図示せず）が、接地電位に固定される）とき、過剰なアクセプタイオン電荷が、ｐ＋形領域１２の近傍のデバイスの面内断面中のこのドリフト部分領域１４’のドナーイオン電荷に対するものとして、ドリフト部分領域１４”中に形成され、また更に、過剰なドナーイオン電荷が、ｎ＋形領域１３の近傍のデバイスの面内断面中のこのドリフト部分領域１４”中のアクセプタイオン電荷に対するものとして、ドリフト部分領域１４’中に形成されるように構成される。この部分領域１４’のボリューム中の総ドナーイオン電荷は、この部分領域１４”のボリューム中の総アクセプタイオン電荷に等しくできることが有利である。
【００５３】
図１９から図２２は、それぞれ図１０から図１３に示したデバイスと類似したデバイスを示すものである。図１９から図２２に示す例においては、これらのドリフト部分領域１４’、１４”は、ｙ軸方向に一方を他方の上に垂直に配置しているのに対し、図１０から図１３においては、これらのドリフト部分領域１４’、１４”は、ｚ軸に沿って第３の次元方向に配置されている。
【００５４】
図２３は、６００Ｖの降伏電圧を達成することを目指した図１８に示すデバイスの一例を示している。この半導体層は、シリコン（εｒ＝１１．９）からなり、この誘電体基板は、比誘電率１（εｒ＝１）を有するものと考えられる。このｎ形ドリフト部分領域１４’およびｐ形ドリフト部分領域１４”は、１０１６ｃｍ−３のレンジにあり、このドリフト部分領域の長さＬは、４０マイクロメートルである。この半導体層１５の厚みは２マイクロメートルである。ｐ＋形領域１２およびｎ＋形領域１３のドーピングは、これらのドリフト部分領域のドーピングよりもかなり高く、この例では、それらは１０２０ｃｍ−３程度である。これらのドリフト部分領域１４’、１４”中の電荷変化は、軸ｘに沿って領域１３から領域１２に向かって移動するとき、この水平軸ｘに対する横軸方向接合の角度αによって、またはこの水平軸ｘに対するこのドリフト領域の端部の一方（接合ｐ＋／ｎまたはｎ＋／ｐ）におけるｙ方向の横軸方向接合の変位によって表現することができる。この変位については、「傾斜」と名づけられ、図２３に示されている。図２３の構造は、高度な数値シミュレータを使用してシミュレートされている。すなわち傾斜なし、０．１マイクロメートルの最適な傾斜、および０．４マイクロメートルの過剰傾斜の３つの状況についての降伏特性を、図２４に示す。最大の降伏電圧を得るためのこの傾斜（または角度α）の最適値が存在する。この２つのドリフト部分領域間のこの横軸方向接合が傾斜している場合にはこの降伏特性が大いに改善されるが、過剰傾斜は、図２４に示すように降伏電圧を低下させてしまうこともある。これは、降伏電圧におけるこのデバイスの断面中のドリフト領域における２次元電界分布を示す図２５を観察することによって説明することができる。傾斜が存在しない場合、このデバイスは、ｐ＋／ｎ接合およびｎ＋／ｐ接合において、２箇所の電界ピーク示す。最適な傾斜（この場合、０．１マイクロメートル）が存在する場合には、これらの接合における電界ピークは低下させられ、このデバイスは、理想的にはｎ＋／ｐ接合、ｐ＋／ｎ接合、およびｎ／ｐ横軸方向接合の中央部において同時に降伏を起こす。過剰傾斜が存在する場合には、このデバイスは、ｎ／ｐ横軸方向接合の中央部において降伏を起こす。
【００５５】
以上で説明した数値シミュレーションは、１に等しい（空気に対応する）比誘電率を考慮して実行されている。図２３に示す例の構造では、最適傾斜は、この場合に０．１マイクロメートルであった。しかし、この誘電体基板が更に高い誘電率を有する（例えば、サファイアは、εｒ＝９．５を有する）場合には、最大降伏電圧を達成する最適な傾斜は、十分に０．１マイクロメートルを超えるものと予想される。誘電体基板の誘電率と半導体層の誘電率の比が大きくなればなるほど、最大降伏電圧を達成するために必要な最適な傾斜（または、水平軸に対する横軸方向接合の角度）は大きくなる。
【００５６】
図２６（ａ）および（ｂ）は、図８および図１８に示すデバイスの組合せの例を示すものである。これらのドリフト部分領域１４’、１４”は、ラテラル構成と垂直構成の両方を有している。図２６（ａ）における電荷の変化は、これらドリフト部分領域１４’と１４”との間のラテラル横軸方向接合を傾斜させることによって達成される。図２６（ｂ）は、この横軸方向接合のラテラル傾斜と垂直傾斜との両方を示す。この横軸方向接合の垂直傾斜だけを有することも可能である（図示せず）。
【００５７】
図２７から図３０は、台形のｎ形ドリフト部分領域１４’およびｐ形ドリフト部分領域１４”を有する、本発明の実施形態によるｎチャネル単一ゲートＭＯＳＦＥＴ３０の例を概略的に示すものである。よく理解されるように、ｐチャネルデバイスをすべてのｎ形領域とｐ形領域の位置を交換することにより構築することができる。
【００５８】
ＭＯＳＦＥＴを形成するためには、ＭＯＳＦＥＴチャネルをこのデバイスの表面において形成する必要がある。これは、図８に示すデバイス１０のｐ＋形領域１２の一部分を図２７から図３０に概略的に示すようなｎ形ドリフト部分領域１４’の直前のｐ形層３４で置き換えることによって実現することができる。このｐ形層３４はまた、この通常のＭＯＳＦＥＴチャネルが形成されるｐ形ウェルとしての役割も果たす。このソース端における通常のｎ＋形ソース３５およびｐ＋形短絡域３６と、このドレイン端におけるこのｎ形ウェル３７およびｎ＋形ドレイン領域３８もまた設けられる。その順方向遮断状態においては、このｐ／ｎ接合とこの誘電体基板との間の相互作用は、図８および図１８に示すＳＯＤダイオード中の以上で説明した相互作用と類似している。そのオン状態においては、このｐ形層３４は、このＭＯＳＦＥＴゲート（Ｇ１）３３に対してしきい電圧よりも高い電位を印加することによって反転させることができる。次いで、電子は、このソース端子３２、ｎ＋形ソース３５からｐ形層３４中に形成されるそのチャネル、ｎ形ドリフト部分領域１４’を介してこのドレイン領域３７（ｎ形ウェル）、３８（ｎ＋形ドレイン）およびドレイン端子３１へと流れることになる。
【００５９】
標準のＭＯＳＦＥＴと比べて、この構造には、この部分領域１４”、１４’のドーピング濃度を、このオフ状態遮断モード中に維持される同じ電圧について標準ＭＯＳＦＥＴ中のドリフト層のドーピング濃度よりも例えば１桁または２桁の大きさ分だけ増大させることができるという利点がある。したがって、この部分領域１４”、１４’の平均ドーピングは、標準デバイスにおける１０１５ｃｍ−３に比べて１０１６ｃｍ−３の程度とすることができる。この部分領域１４”と１４’との形成される横軸方向接合を傾斜させることによって、ｐ＋／ｎ接合およびｎ＋／ｐ接合における電界のピークを、更に低下させることができ、したがってその降伏電圧を増大させることができる。この横軸方向接合の最適な角度（または、この接合の傾斜）は、この誘電体基板とこの上に配置された半導体層との誘電率の比率に依存する。
【００６０】
図２７は特に、ドリフト部分領域１４’、１４”がその面内方向においてラテラル方向に変位した図８に示すダイオード例に対応するＭＯＳＦＥＴを示すものである。図２８は、図１３（ｃ）に示すダイオード例に対応するＭＯＳＦＥＴを示すものである。図２９は、ドリフト部分領域１４’、１４”が、一方が他方の垂直方向に上に配置された、図１８に示すダイオード例に対応するＭＯＳＦＥＴを示すものである。図３０は、図２２（ｃ）に示すダイオード例に対応するＭＯＳＦＥＴを示すものである。
【００６１】
図３１から図３４は、本発明の主要な実施形態によるＬＩＧＢＴ（Ｌａｔｅｒａｌ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒラテラル絶縁ゲートバイポーラトランジスタ）の例を示すものである。図３１から図３４は、それぞれ図２７から図３０のラテラルＭＯＳＦＥＴに対応するＬＩＧＢＴを示している。図３１から図３４では、図２７から図３０に比べると、そのｎ＋形ドレイン３８が、正孔注入領域、すなわちｐ＋形アノード層３９で置き換えられている。このＬＩＧＢＴは、高注入モードで動作するバイポーラデバイスである。このｐ＋形層３９は、オン状態動作中に正孔を注入する役割を担う。オン状態中には、移動キャリアの高濃度状態、すなわち正孔と電子の平衡状態が、ドリフト部分領域１４’、１４”中で確立され、これによってこの層の抵抗が低下する。このオフ状態の動作は、ＳＯＤダイオードを有するＭＯＳＦＥＴの動作と類似しており、このゲートＧ１がオフであるとき、これらの主要端子間の電圧を阻止するように作用する。このＬＩＧＢＴの主要端子は、一般に、それぞれエミッタおよびコレクタ、あるいはカソードおよびアノードと呼ばれる。図２７から図３０におけるソースおよびドレインは、それぞれ図３１から図３４におけるカソードおよびアノードに対応している。
【００６２】
以上のようにして、サファイア、ダイアモンド、空気、窒化アルミニウム、以上の組合せなどの誘電体材料の基板を有するＳＯＤウェハ上で高降伏電圧を達成するための技法について開示してきた。この好ましい実施形態においては、３つの主要なラテラル接合を有する構造が提供され、これらラテラル接合のうちの２つは、互いに平行でありｐ＋形領域１２およびｎ＋形領域１３と接続する線で交差しており、３番目のラテラル接合は、他の２つのラテラル接合と鋭角をなして接続され、各接合は、半導体層１５中に形成されている。横軸方向接合の角度は、その誘電体基板の誘電率に依存する。この誘電体基板の誘電率がシリコンの誘電率に対して大きくなればなるほど、その角度はより大きなものになる。
【００６３】
本発明の実施形態を、例示した例に特に関連して説明してきている。しかし、説明した例に対して変形形態および変更形態を本発明の範囲内において行うことができることを理解されたい。例えば、ｎ形ドリフト部分領域１４’とｐ形ドリフト部分領域１４”との接合は、上述の例では直線的またはステップ状であるが、この接合は、例えば曲線的、フレア型、または曲がりくねったものを含めて別の構造を有するものでもよく、あるいは何らかの不規則形状を有するものでもよい。
【００６４】
本発明の実施形態を、例示した例に特に関連して説明してきている。しかし、説明した例に対して変形形態および変更形態を本発明の範囲内で行うことができることを理解されたい。
【図面の簡単な説明】
【００６５】
【図１】知られているＳＯＤ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｄｉｅｌｅｃｔｒｉｃ）構造中で使用される基本的なダイオード構造を概略的に示す図である。
【図２】ＳＯＤ基本ダイオード中の等電位線を示した図である。
【図３】アバランシェ降伏直前の、図１のデバイスのこのｐ＋形の第１の領域からｎ＋形の第２の領域へ向かう直線に沿った半導体表面における電界分布を概略的に示す図である。
【図４】ダイオードの端子間に印加された同じ逆電圧について半導体基板の２つの異なる誘電率について、図３のデバイスのＳＯＤ半導体層の表面における電界分布を概略的に示す図である。
【図５】上側の誘電体層が、その間に電圧が印加される２つの表面端子を有し、一方の層が他方の層の上に配置される、異なる誘電率と厚さとを有する２層の誘電体の一例を概略的に示す図である。
【図６】誘電体基板上の高電圧ダイオードの一例と、この誘電体基板の誘電率についての降伏特性関数と、この誘電体基板の異なる誘電率についてのこのデバイスの表面に沿った電界分布とを示す図である。
【図７】Ｆ．Ｕｄｒｅａらによる「３Ｄ  ＲＥＳＵＲＦ  Ｄｏｕｂｌｅ−Ｇａｔｅ  ＭＯＳＦＥＴ：Ａ  ｒｅｖｏｌｕｔｉｏｎａｒｙ  ｐｏｗｅｒ  ｄｅｖｉｃｅ  ｃｏｎｃｅｐｔ」、Ｅｌｅｃｔｒｏｎｉｃ  Ｌｅｔｔｅｒｓ、３４巻、ｎｏ．８、１９９８年４月の論文に記載の従来技術のデバイスを概略的に示す図である。
【図８】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図９】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図１０】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図１１】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図１２】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図１３】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図１４】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図１５】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図１６】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図１７】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図１８】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図１９】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図２０】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図２１】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図２２】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図２３】本発明の好ましい実施形態によるダイオード構造の例を概略的に示す斜視図である。
【図２４】図２３の例についての「傾斜」の３つの例についての降伏特性を概略的に示す図である。
【図２５】降伏電圧における、図２３のデバイスの断面におけるドリフト領域中の２次元電界分布を概略的に示す図である。
【図２６】本発明の実施形態によるデバイスの更なる例を概略的に示す斜視図である。
【図２７】本発明の実施形態によるデバイスの更なる例を概略的に示す斜視図である。
【図２８】本発明の実施形態によるデバイスの更なる例を概略的に示す斜視図である。
【図２９】本発明の実施形態によるデバイスの更なる例を概略的に示す斜視図である。
【図３０】本発明の実施形態によるデバイスの更なる例を概略的に示す斜視図である。
【図３１】本発明の実施形態によるデバイスの更なる例を概略的に示す斜視図である。
【図３２】本発明の実施形態によるデバイスの更なる例を概略的に示す斜視図である。
【図３３】本発明の実施形態によるデバイスの更なる例を概略的に示す斜視図である。
【図３４】本発明の実施形態によるデバイスの更なる例を概略的に示す斜視図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【国際調査報告】
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