(57)【要約】【課題】特に高集積密度に適する縦型トランジスタを提供する。【解決手段】トランジスタはトレンチ内にエッチングによって形成される半導体ピラー（２９１０）の両側上の潜在的に独立したゲート構造（３２３０）を含む。ゲート構造はトランジスタ周辺の分離材料に対して選択エッチング可能な絶縁材料（２６２０）によって取り囲まれる。絶縁材料に対し選択的な分離材料を選択的にエッチングすることによって、コンタクト（３８２０）がピラーの下部端に行われる。ピラーの上部端はキャップ（２７３０）および選択的にエッチング可能な材料の側壁によって覆われ、その結果ゲートとソースの接続開口部（３７２０、３６２０）が良好な位置あわせ許容範囲で選択エッチングによってもまた形成できる。
2005501424.tif 000002
【特許請求の範囲】
【請求項１】
a)半導体ピラー導電チャネルと、
b)前記半導体ピラーに隣接するトレンチ内のゲート電極と、
c)前記ゲート電極に隣接しかつ前記半導体ピラーに対向する絶縁層と、
d)前記トレンチ内の前記ゲート電極上の前記半導体ピラーに隣接する側壁と、
e)前記ゲート電極上でかつ前記側壁に隣接する前記トレンチ内の絶縁材料であって、前記側壁と前記半導体ピラーに対して選択的にエッチング可能である前記絶縁材料と、
を含む縦型電界効果トランジスタ。
【請求項２】
前記絶縁材料層に隣接しかつ前記縦型トランジスタを取り囲む分離材料であって、絶縁補助層に対して選択的にエッチング可能な前記分離材料とさらに含む、請求項１に記載の縦型電界効果トランジスタ。
【請求項３】
前記ピラーの端で導電領域に対して前記絶縁材料に隣接する前記分離材料の開口部内に形成されるコンタクトをさらに含む、請求項２に記載の縦型電界効果トランジスタ。
【請求項４】
前記ピラーの端まで開口部内に形成されるコンタクトと、
前記ピラーに隣接しかつ前記ピラー上を前記ゲート構造まで延長し、かつ前記ピラーから前記ピラー上の絶縁側壁によって絶縁されている開口部内に形成されるコンタクトと
をさらに含む、請求項１に記載の縦型電界効果トランジスタ。
【請求項５】
前記ゲート構造と前記トレンチ底部の間の前記トレンチ内のスペーサをさらに含む、請求項１に記載の縦型電界効果トランジスタ。
【請求項６】
a)基板内のトランジスタ位置を取り囲む分離材料と、
b)前記トランジスタ位置に形成され、かつトレンチ内に形成されるゲート電極構造を有する縦型電界効果トランジスタと、
c)前記分離材料と前記ゲート電極構造の間の前記トレンチ内の絶縁材料層であって、前記分離材料は前記絶縁層に対して選択的にエッチング可能である絶縁材料層と、
d)前記絶縁材料層と前記分離材料の境界に沿って形成されるコンタクト開口部と、
を含む集積回路デバイス。
【請求項７】
前記ゲート構造は、導電チャネルの両側の上に延長するデュアル・ゲート電極を含む、請求項６に記載のデバイス。
【請求項８】
前記絶縁材料に隣接しかつ前記ピラーの下に延長する導電領域まで延長している前記分離材料内の前記コンタクト開口部内に形成されるコンタクトをさらに含む、請求項６に記載のデバイス。
【請求項９】
前記ピラーの端まで開口部内に形成されるコンタクトと、
前記ピラーに隣接しかつ前記ピラー上を前記ゲート構造まで延長し、かつ前記ピラーから前記ピラー上の絶縁側壁によって絶縁されている開口部内に形成されるコンタクトと
をさらに含む、請求項６に記載のデバイス。
【請求項１０】
前記ゲート構造と前記トレンチ底部の間の前記トレンチ内のスペーサをさらに含む、請求項６１に記載のデバイス。
【請求項１１】
電界効果トランジスタを含む半導体デバイスの形成方法であって、
a)第１の絶縁材料のボディ内のトレンチ内に半導体ピラーを形成する工程であって、前記トレンチは半導体材料層まで延長している工程と、
b)前記トレンチの壁上に第２の絶縁材料層を形成する工程と、
c)前記第１の絶縁材料を選択的に貫通し、かつ前記第２の絶縁材料に隣接する、前記半導体材料へのコンタクト開口部をエッチングする工程と、
を含む方法。
【請求項１２】
a)前記ピラーの隣接する側にゲート構造を形成する工程と、
b)前記ゲート構造と前記ピラーを覆う選択的にエッチング可能な材料の層および／または側壁を形成する工程と、
c)前記ピラー上および前記ピラーに隣接するそれぞれの位置で、前記層の選択エッチングによって、前記ピラーと前記ゲート構造の端までコンタクト開口部を形成する工程と、
をさらに含む、請求項１１に記載の方法。
【請求項１３】
犠牲材料層の厚みによって前記ピラーの高さを画定する工程をさらに含む、請求項１１に記載の方法。
【請求項１４】
前記犠牲材料は酸化ゲルマニウムである、請求項１３に記載の方法。
【請求項１５】
前記ピラーを形成する前記工程は、トレンチ内にエピキシャル半導体成長によって実施される、請求項１１に記載の方法。
【請求項１６】
前記ピラーを形成する前記工程は、半導体材料層のエッチングによって実施される、請求項１１に記載の方法。
【請求項１７】
分離構造の間の距離によって前記ピラーの寸法を制限する工程をさらに含む、請求項１１に記載の方法。
【請求項１８】
a)基板と、
b)第１の拡散領域と、
c)前記第１の拡散領域上の第２の拡散領域と、
d)前記第１の拡散領域と前記第２の拡散領域との間に縦方向に延長するチャネルと、
e)前記チャネルの少なくとも一方の側の上に延長するゲート構造と、
f)前記ゲート構造に対して縁のない前記第１の拡散領域へのコンタクトと、
を含むトランジスタ。
【請求項１９】
前記トランジスタは縦型トランジスタであり、かつ前記第１の拡散領域は前記基板内に形成されかつ前記第２の拡散領域は前記チャネルの上に形成される、請求項１８に記載のトランジスタ。
【請求項２０】
前記ゲートは前記チャネルの２つの側面の上に延長する、請求項１８に記載のトランジスタ。
【請求項２１】
前記ゲートへのコンタクトは前記第２の拡散領域の２つの側面の上でかつ接して延長する、請求項１９に記載のトランジスタ。
【請求項２２】
前記チャネルの異なる側面上の前記ゲート構造の分離部分への分離コンタクトをさらに含む、請求項１９に記載のトランジスタ。
【請求項２３】
前記ゲート構造は前記チャネルの少なくとも３つの側面上に延長する、請求項１８に記載のトランジスタ。
【請求項２４】
前記ゲート構造に対して縁のない前記第２の拡散領域へのコンタクトをさらに含む、請求項１８に記載のトランジスタ。
【請求項２５】
前記トランジスタはエッジを有する単結晶シリコンのピラーを備えている、請求項１８に記載のトランジスタ。
【請求項２６】
前記ピラーは前記第１の拡散領域、前記チャネルおよび前記第２の拡散領域を備え、前記ゲート構造は隣接する前記ピラーに延長する、請求項２５に記載のトランジスタ。
【請求項２７】
前記ゲート構造に隣接するコンタクトを形成するために、前記第１の拡散領域は前記ピラーの真下の単結晶シリコン内部に延長し、かつ前記ゲート構造の下に延長する、請求項２６に記載のトランジスタ。
【請求項２８】
前記ゲート構造に隣接する絶縁体をさらに備え、前記第１の拡散領域への前記コンタクトは前記絶縁体に隣接する導電層を備える、請求項２６に記載のトランジスタ。
【請求項２９】
前記ゲート構造は前記第２の拡散領域に対して縁がない、請求項２６に記載のトランジスタ。
【請求項３０】
前記第２の拡散領域への前記コンタクトは前記エッジに自己整合されるスペーサを備える、請求項２６に記載のトランジスタ。
【請求項３１】
前記ピラーは前記ゲート構造の上に延長する、請求項２６に記載のトランジスタ。
【請求項３２】
分離構造をさらに備え、前記トランジスタは前記分離構造に自己整合される、請求項１８に記載のトランジスタ。
【請求項３３】
前記第１の拡散領域と別の拡散領域の間に第２のトランジスタの部分を形成するコンタクトをさらに備え、前記第１の拡散領域と前記別の拡散領域の間の前記コンタクトは前記第１のトランジスタと前記第２のトランジスタの間の絶縁体を覆って延長する、請求項１８に記載のトランジスタ。
【請求項３４】
前記絶縁体はエッチングされかつ堆積される分離構造を備える、請求項３３に記載のトランジスタ。
【請求項３５】
前記基板は埋込み酸化物分離を有するＳＯＩを備え、かつ前記絶縁体は前記埋込み酸化物分離を備える、請求項３２に記載のトランジスタ。
【請求項３６】
前記第１のトランジスタと前記第２のトランジスタはインバータを備え、かつ前記第１の拡散領域への前記コンタクトは前記インバータへコンタクトである、請求項３３に記載のトランジスタ。
【請求項３７】
前記ゲート構造は前記チャネルを完全に取り囲み、かつそこから絶縁層によってスペースを空けられる連続する内壁を備える、請求項１８に記載のトランジスタ。
【請求項３８】
前記ゲート構造は前記チャネルに自己整合される、請求項１８に記載のトランジスタ。
【請求項３９】
前記第１の拡散領域は前記第２の拡散領域から別々に与えられるドーパント種を備える、請求項１８に記載のトランジスタ。
【請求項４０】
前記チャネルはサブ・リソグラフィ幅である、請求項１８に記載のトランジスタ。
【請求項４１】
前記第１の拡散領域は、
a)絶縁材料で覆われる上面および側面と、
b)前記上面上の絶縁材料の一部を少なくとも貫通する縁のない開口部と、
c)開口部内に形成される第１の拡散領域コンタクトとを含む、請求項１８に記載のトランジスタ。
【請求項４２】
前記第２の拡散領域は、
a)絶縁材料で覆われる上面および側面と、
b)前記上表面上の絶縁材料の一部を少なくとも貫通する縁のない開口部と、
c)開口部内に形成される第２の拡散領域コンタクトとを含む、請求項１８に記載のトランジスタ。
【請求項４３】
前記ゲート構造は、
a)絶縁材料で覆われる上面、底面および側面と、
b)前記上面上の絶縁材料の一部を少なくとも貫通する縁のない開口部と、
c)開口部内に形成されるゲート・コンタクトとを含む、請求項１８に記載のトランジスタ。
【請求項４４】
前記第１の拡散領域、前記第２の拡散領域および前記ゲート構造はそれぞれ、縁のないコンタクトを含む、請求項１８に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に極めて高密度の半導体集積回路に適する高性能電界効果トランジスタに関し、さらに具体的には上下に配置されるソースとドレインを有するデュアル・ゲート電界効果トランジスタおよび縁のない（境界のない）コンタクトを有する他の半導体デバイスに関する。
【背景技術】
【０００２】
電界効果トランジスタは長年にわたり知られ、現在ではもっとも厳しい高周波数要求を除くすべての複雑な集積デジタル回路での使用で選択されるトランジスタである。一般に、電界効果トランジスタはバイポーラ・トランジスタよりはいくらか簡便に形成でき、かつより大きなプロセス・ウィンドウを有し、簡便な回路およびデバイス設計を可能とする。
【０００３】
機能性向上および製造の経済性に対する要求と同じように、より高性能なデジタル・スイッチングへの要求が増加するにつれて、トランジスタの専有面積のサイズ（従って、通電容量）への制約も増加してきた。さらに、より多くのトランジスタが所定のチップ・スペース内に配置され、かつスイッチングおよび／もしくはクロック周波数が増加するにつれて、電力消費の低減要求のために、低減した電圧での動作が要求される。低減した電圧での動作は、動作マージンおよびトランジスタのオンとオフ状態の間の抵抗差を減少させる。この効果は、低減した電圧を用いて導電チャネル内部でゲート絶縁膜からのより大きな距離で空乏を制御する能力が低下するためである。
【０００４】
従って、導電チャネルを完全にまたは部分的に取り囲む両側にゲート電極を含む、電界効果トランジスタの設計に近年の関心がある。さらに、性能、回路設計、および機能性の観点から、導電チャネルの両側の個別の（分離された）ゲート構造に異なる電圧が印加されることが極めて望ましいことがわかった。
【０００５】
しかし、導電チャネルの両側表面上の１つ以上のゲート構造、あるいは導電チャネルの異なる側の上に延長する単一のゲート構造でさえ、トランジスタの構造的複雑さが増すことを意味する。この複雑さが増すことは、通常の電界効果トランジスタと同じまたはより小さいサイズでいつも起こるわけではない。たとえば、その側面上に配置されるゲート構造を有する縦型フィンを導電チャネルとして用いた設計で最近いくつかの成功例が得られた。しかしながら、導電経路はチップ表面とほぼ平行である一方で、設計はサブ・リソグラフィック・サイズ（たとえば他の構造を形成するためにレジスト・パターン露光に用いられるリソグラフィ・ツールの解像度より小さい）で特定の構造が形成されることを可能にし、ソースとドレインはゲート構造から物理的に分離され、トランジスタの占有面積（footprint）の少なくとも１つの寸法を増加させる。
【０００６】
加えて、位相シフト・マスクのような放射エネルギー・リソグラフィ・ツールの解像度を増す特定のリソグラフィ技術は、閉じた幾何学的図形の構造体を形成できるだけである。この制約は多くの場合、たとえばトランジスタのチャネル長を規定する付加的な“トリミング”プロセスを必要とし、さらに一般にその厳格な管理を保持する能力を譲歩することとなる。
【０００７】
さらに、リソグラフィおよび半導体プロセスの基本的性質のため、電界効果トランジスタを導電チャネルがチップ表面にほぼ平行に延長するように構成することが、多くの場合広く行われている慣行である。電界効果トランジスタは理論的には導電チャネルをチップ表面にほぼ垂直に（たとえば“縦に”）延長するように構成することもでき得るが、現実問題として、少なくともトランジスタのソース、ドレイン、およびゲートへの接続の形成は、現在までに提案されている設計において、さらに難しいとされ、プロセスの複雑性が極めて増加するばかりでなく製造歩留まりの低下と実質的にチップ・スペースを消費することとなる。
【特許文献１】
米国特許第６３９２２７１号
【特許文献２】
米国特許第５２９３０５３号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
それゆえ、本発明の目的は占有面積を減らしたデュアル（２重）で潜在的に独立のゲート構造を有し、かつ縦方向に延長する導電チャネルを備えることによって、高集積密度で確実に形成できる電界効果トランジスタを提供することである。
【０００９】
本発明の別の目的は異なるリソグラフィ技術によって小さいサイズでかつ高集積密度で確実に形成できるデュアル・ゲート縦型電界効果トランジスタを提供することである。
【００１０】
本発明のさらなる目的は  該ソース、ゲートおよびドレインへのコンタクトが都合良くでき、そのために下部の拡散領域へのコンタクトがゲートに対して縁がない縦型電界効果トランジスタ設計を提供することである。
【課題を解決するための手段】
【００１１】
本発明のこれらおよび別の目的を達成するために、半導体ピラー（pillar；柱形状）導電チャネルと、半導体ピラーに隣接するトレンチ内にゲート電極と、ゲート電極に隣接しかつ半導体ピラーの反対側に絶縁層と、トレンチ内のゲート電極の上で半導体ピラーに隣接する側壁と、ゲート電極の上でかつ側壁に隣接するトレンチ内の絶縁材料とを含み、この絶縁材料は側壁および半導体ピラーに対して選択的にエッチング可能である縦型電界効果トランジスタが提供される。
【００１２】
本発明の別の側面によれば、基板内のトランジスタ位置を取り囲む分離（isolation）材料と、トランジスタ位置に形成されかつトレンチ内に形成されるゲート電極構造を有する縦型電界効果トランジスタと、分離材料とゲート電極構造間のトレンチ内の絶縁材料層とを含み、この分離材料は絶縁材料層と、絶縁層と分離材料の界面に沿って形成されるコンタクト開口部とに対して選択的にエッチング可能である集積回路デバイスが提供される。
【００１３】
本発明の更なる側面によれば、第１の絶縁材料のボディのトレンチ内に半導体ピラーを形成する工程であって、トレンチは半導体材料層に延長する工程と、トレンチの壁上に第２の絶縁材料層を形成する工程と、第１の絶縁材料を選択的に貫通しかつ第２の絶縁材料に隣接する半導体材料へのコンタクト開口部をエッチングする工程とを含む、電界効果トランジスタを含む半導体デバイスを形成する方法が提供される。
【００１４】
本発明の更に別の側面によれば、基板と、第１の拡散領域と、第１の拡散領域上の第２の拡散領域と、第１の拡散領域と第２の拡散領域の間で縦方向に延長するチャネルと、少なくともチャネルの一方の側の上に延長するゲート構造と、前記ゲート構造に対して縁のない第１の拡散領域へのコンタクトとを具備するトランジスタが提供される。
【発明を実施するための最良の形態】
【００１５】
前述および別の目的、側面および利点は、図面を参照して本発明の好適な実施形態である以下の詳細な説明からより良く理解できるであろう。
【００１６】
ここで図面、さらに具体的には図１のＡ、Ｂ、Ｃを参照すると、本発明によるトランジスタ製造の初期段階が示されている。図面は全体を通して、図１のＡ、図２のＡ等で指定される図は各製造段階でのデバイスの平面図であり、一方図１のＢ、図２のＢ等（“Ｂ”識別子）および図１のＣ、図２のＣ等（“Ｃ”識別子）は、図１のＡに示されるように断面１−１と２−２にそれぞれ沿った断面図であることに留意されたい。ただし、たとえば異なる断面位置が図１のＡに示される位置ではなくて、図２２のＡ乃至図２４のＡのようにコンタクトを貫通した位置にあるように、別の断面位置が同じ図面上で示されている場合を除く。
【００１７】
加えて、さらに、“Ｂ”と“Ｃ”の識別子を有する図は本発明によるトランジスタのｎ型とｐ型の種類を示す。一般に、これら２種類の型は同じウエハまたはチップ上の異なる位置に、本技術分野でよく理解されているように順にブロックアウト・マスクに従って形成される。従って、本発明によるトランジスタ形成に関与するウエハの領域を示す平面図で示される領域（“Ａ”識別子）と断面図（“Ｂ”と“Ｃ”識別子で示される）の縦方向寸法は、平面図で示される領域を越えてウエハの周辺領域の表示より大きくなり得ることは理解されるべきである。さもなければ、断面図で示される構造体の寸法は一般に、平面図で示される構造体の寸法に一致するが実寸法には一致しない。
【００１８】
シリコン・オン・インシュレータのウエハ１００で始め、スクリーン酸化物１１０が好ましくは熱処理で形成され、さらにレジスト１２０がウエハ全体に塗布される。このレジストはＰＭＯＳのソース領域内に初めパターン化（１４０）され、ホウ素がパターニングに従って埋込みイオン注入領域１６０を備えられるエネルギー・レベルでイオン注入される。スクリーン酸化物１１０はイオンの軌道（trajectory）と注入方向を効果的にランダム化することによってイオン注入の深さを調整するのに有用である。パターン化されたレジストは次に剥離され、さらにＮＭＯＳのソース領域内に別の同様なレジスト層１３０が塗布されパターン化（１５０）される。ヒ素が次にイオン注入され、同様の埋込み領域１７０が形成され、その結果、図１のＡ−Ｃで示される構造になる。
【００１９】
図２のＡ−Ｃで示される構造を形成するために、スクリーン酸化物１１０は剥離されかつ必要に応じて、パッド酸化物１１０'で置換される。一般に、イオン注入のダメージによる危さの可能性を避けるためにスクリーン酸化物１１０を置換することが好ましい。次に、酸化ゲルマニウム２１０の厚膜が堆積され、窒化シリコン層２２０次に続く。酸化ゲルマニウムの厚みは、以下の議論から当業者には明らかなようにチャネル長制御のキー・パラメーターである。次に、図３のＡ−Ｃに示されるように、レジスト３１０が塗布され、パターン化（３１５）され、さらに窒化物および酸化ゲルマニウム層がエッチングされ、トランジスタ領域３３０が形成され、チャネル幅およびトランジスタ電流が画定する。これらの材料は犠牲であり、トランジスタ構造の他の材料に対して達成できる差分のある選択エッチング速度により選択される。他の適当な材料は当業者には明らかであろう。
【００２０】
次に、エッチングされた領域は酸化され、酸化シリコンまたは別の望ましい浅いトレンチ分離（ＳＴＩ；shallow trench isolation）材料で充填される。表面が次に、化学／機械的研磨によって窒化物層２２０の残存部分の窒化物研磨止め表面４２０まで平坦化され、その結果図４のＡ−Ｃで示される構造となる。
【００２１】
図５のＡ−Ｃを参照すると、トランジスタの縦方向導電チャネルを形成する縦型シリコン・ピラーを形成するための型（mold）の位置は、レジスト５１０の塗布で画定される。レジストは次に、ハード位相シフト・マスクあるいは別のリソグラフィ・プロセスあるいは幅を制御するためのスペーサのような別のプロセス技術を用いて露光され、さらに現像され、非ＳＴＩ領域を横切る狭い（可能であればサブ・リソグラフィ幅）線形パターン５２０を形成する。次に、パターン化されたレジストに基づいて、窒化物、ＧｅＯ２およびパッド酸化物は充填物（fill）に対して選択的に元のシリコン・ウエハ表面６２０までエッチングされ、図６のＡ−Ｃに示すようにピラーの型６１０を形成し、さらにレジストが剥離される。シリコン・ピラー（pillar；柱形状）７１０が次に、元のシリコン・ウエハ表面６２０から選択的にエピタキシャル成長され、型６１０を充填し、さらに表面は平坦化され、その結果図７のＡ−Ｃに示す構造になる。パターン５２０がサブ・リソグラフィ幅の場合、たとえば位相シフト・マスクによって達成し得るが、ピラー／導電チャネルは対応するサブ・リソグラフィ寸法となる。
【００２２】
シリコン・ピラーを保護するために、シリコン・ピラーの上部はシリコンをエッチングすることでくぼみがつけられ、次に充填されるくぼみ（凹部）を形成するかまたはＴＥＯＳ酸化物またはＬＰＣＶＤ酸化物８１０で形成される膜を形成し、さらに表面は再度化学／機械的研磨によって平坦化され、その結果図８のＡ−Ｃの構造となる。次に、図９のＡ−Ｃに示すように、残存する表面窒化物２２０（図８のＡ−Ｃ）が好ましくはウェット・エッチングで剥離され、残存するＧｅＯ２２１０（図８のＢ−Ｃ）が水リンスで除去される。
【００２３】
窒化物の共形層（conformal layer)９１０が次に好ましくは化学気相堆積法で堆積され、シリコン・ピラー７１０を覆う窒化物の周辺領域でパターン化されるレジスト９２０で覆われる。この窒化物は後に用いられ、以下でより詳細に議論されるように、縁のないコンタクト形成を円滑にする。次に、図１０のＡ−Ｃに示すように、共形窒化物層９１０がパターン化されたレジスト９２０に基づいて等方的にエッチングされ、シリコン・ピラーに隣接するトレンチ底部に窒化物９２５に部分的な開口部（１０１０）を設け、レジストが剥離される。１０１０でピラーに隣接する窒化物の除去により、不純物が拡散する位置を制御し、不純物領域の延長部（外延）を形成する。
【００２４】
この時点で、ブロックアウト・マスク１１３０を使用してＮＭＯＳトランジスタをマスクし、一方ＰＭＯＳトランジスタが処理される。その後、同様の処理が、ＮＭＯＳトランジスタに実施され、一方ＰＭＯＳトランジスタが同様のブロックアウト・マスクでマスクされる。ＮＭＯＳとＰＭＯＳの処理の順序は本発明の実施がうまくいくかどうかには重要ではない。ここで図１１のＡ−Ｃを参照すると、ホウケイ酸ガラス（ＢＳＧ、またはアルセノシリケート・ガラス、ＡＳＧ）１１１０が好ましくはプラズマ気相堆積法によって異方的に堆積され、凹部１０１０内に層１１１０を残し、窒化物９２５の終端および他の水平表面を層１２３０で覆う。
【００２５】
このオペレーション後、同様なプロセスが続き、ＢＳＧ１１１０を覆うＳｉＯ２スペーサ１１２を堆積し、ピラーに沿ってゲートからドレイン構造を分離し、必要に応じてディップ・アウト・プロセスが後に続き、残存する側壁の堆積物を除去する。出来た構造は次に、図１２のＡ−Ｃに示すように、１１３０およびブロッキング層１１４０と１１５０と同様にレジスト１２５０のブロックアウト・マスクで覆われる。ＮＭＯＳ（またはＰＭＯＳ）トランジスタの場所が次に、リフトオフ・ガラス技術によって空けられ、溶解層１１３０とアルセノシリケート・ガラス（ＡＳＧ、またはホウケイ酸ガラス、ＢＳＧ）１２１０が好ましくは再びイオン化プラズマ気相堆積法またはＰＥＣＶＤ（優先的に水平表面上に材料を堆積する）によって堆積され、必要に応じてＳｉＯ２スペーサの堆積とディップ・アウトが続く。このプロセスは、またレジスト１１３０の表面上ばかりでなくシリコン・ピラー７１０の上部に類似の層１２３０、１２４０を備え、トランジスタの場所を取り囲む。レジスト上への堆積はリフトオフ・ガラス・プロセスによって除去され、その結果図１３のＡ−Ｃに示す構造になる。
【００２６】
次に、図１４のＡ−Ｃに示すように、犠牲酸化物１４３０が露出されたシリコン表面の上に形成され、剥離される。ゲート絶縁膜１４２０が酸化またはＣＶＤ、原子層エピタキシャルなどのどれかによってチャネルと自己整合で形成され、チャネルを完全に取り囲み得る。この時点で、熱処理が実施でき、外方拡散された（out-diffused）ドーパント領域１４１０を、ＡＳＧとＢＳＧから移動させ、トランジスタの下方部分にドレインを形成する。この外方拡散（out-diffusion）は最終的にイオン注入された領域１６０、１７０にそれぞれ到達する。トレンチ１４３０が次に、ポリシリコンのようなゲート材料（チャネルとゲート絶縁膜と自己整合して）で充填され、ゲート電極１４４０（図１５のＡ−Ｃ）を形成する。このゲート電極は初期は結合されて完全にチャネルを取り囲む内壁を形成するが、後にゲート１４４０と、１４４０のような窒化物９１０の下までまだ残存するドーパント膜を研磨することによって分離でき、図１５のＡ−Ｃに示すように、１５１０でゲート材料にくぼみ（凹部）をつけ、かつくぼみ内に窒化物１５３０を堆積する。次に、ゲート材料は１５１０でさらにくぼみをつけられ、ＴＥＯＳが堆積され、次にエッチングされ、側壁スペーサ１５２０を形成する。
【００２７】
次に、図１６のＡ−Ｃに示すように、レジストが再び塗布され、パターン化されて、シリコン・ピラー７１０、キャップ酸化物８１０および層１２３０、１２４０の上部分を覆ってマスク１６１０を形成する。次に、等方性エッチングが、シリコン・ピラー７１０に隣接しない側壁スペーサ１５２０を除去するために機能するマスク１６１０に従って実施される。マスク１６１０は次に、剥離され、図１７のＡ−Ｃの１７１０で示すように、窒化物がポリシリコンを覆ってくぼみ内に堆積され、エッチングされ、および／もしくは研磨され、窒化物層９１０の表面領域を除去しさらに平坦面を形成する。窒化物の使用はキャップ酸化物８１０と層１２３０、１２４０の選択エッチングを可能にする。レジスト１８１０が図１８のＡ−Ｃに示すように、塗布され、現像され、図１９のＡ−Ｃに示すように、開口（apertures）を有するＰＭＯＳドレイン注入マスクを形成する。１９２０で示されるイオン注入プロセスは図２０のＣで示されるドープされた領域２０１０を生成する。
【００２８】
イオン注入プロセスはたとえばトランジスタ内に非対称性を備えるために、個別にソースとドレイン特性を調整するために有利に活用され得る、上述したドレイン・ドーピングから完全に独立している。レジストは、次に剥離され、酸化物またはＴＥＯＳ２０２０（図２１）が残存するくぼみ内に堆積され、さらに表面が再び平坦化される。
【００２９】
図２１のＡ−Ｃに示すように、窒化物エッチング止め層２１１０と酸化物層間絶縁層２１２０が全デバイス表面を覆って順に堆積される。次に、図２２のＡ−Ｃ（図２２のＣは図２２のＡの３−３断面での断面図である）に示すように、ソース・コンタクト開口部２２１０がパターン化されたレジストを用いてエッチングされる。このエッチングでは最初に酸化物２１２０をエッチングし、窒化物２１１０の上で止まり、窒化物２１１０が次に選択的にエッチングされ、酸化物キャップ２０２０の上で止まり、酸化物キャップ２０２０はエッチングされ、シリコン・ピラー７１０のイオン注入された領域２０１０の上で止まる。注目すべきは、拡散された領域１４１０がこの時点で、図１５のＡ−Ｃ乃至図２２のＡ−Ｃにおけるプロセスの熱収支（heat budget）を介して、さらに付加的なアニールが実施され得るが、イオン注入されたドレイン領域１６０／１７０に到達することである。
【００３０】
図２３のＣは、図２３のＡの４−４断面でのデバイスの断面図を示す。ゲート・コンタクト開口部は、酸化物キャップ２０２０がエッチングされず、かつ開口部２３１０が酸化物キャップ２０２０または点線２３２０で示す酸化物キャップ２０２０のどちらかの側に形成される分離開口部より広いことを除いて、既に述べた段階（酸化物２１２０のエッチングを窒化物２１１０の上で止め、次に窒化物２１１０と１７１０を酸化物に対して選択的にエッチングし、それによりチャネルまたはソース領域の両側の上でゲート接続を形成する）で選択的にエッチングされる。どちらのコンタクト構造もこのようにソース拡散領域に対して縁がない。同様に、ソース・コンタクト開口部２３３０は選択エッチングによって形成されるが、酸化物キャップを介してコンタクト・イオン注入領域２０１０までエッチングされ、ゲート構造の上でエッチングを終了し、その結果ソース・コンタクトはゲート構造に対して縁がない。２つの分離コンタクトは各ゲート領域１４４０に独立して接触できる。
【００３１】
図２４のＣは、図２４のＡの５−５断面でのデバイスの断面図であり、図２２のＡの断面３−３と一致するか、あるいはしない可能性がある。再び、ドレイン・コンタクト（図２４のＢのページ面の背後に）のための開口部は、ドレイン構造の側面を開口する段階で選択的に行われる。しかしながら、この場合、窒化物エッチング止めが開口された後、選択的酸化物エッチングが、本質的に、窒化物層９１０によってガイドされ、この窒化物層はまた、コンタクトをゲート電極から絶縁する役目を果たし、ここで存在する絶縁体の内部または絶縁体に沿ってコンタクト開口部を形成することによって、隣接または下にある構造を覆って絶縁体を備えることなしに、コンタクトが構造に形成される。トランジスタは次に、金属またはポリシリコンをソース、ゲート、およびドレイン開口部内に堆積し、さらに表面を平坦化することによって完成できる。
【００３２】
従って、本発明は、占有面積の減少をもたらすために、導電チャネルの両側に位置するデュアル・ゲートと上下に位置するソースとドレインを有する縦型導電チャネル電界効果トランジスタを提供することが理解される。実際には、極小サイズの寸法にするための唯一の制限は、シリコン・ピラーのためのパターンをリソグラフィで画定する必要があることで、言い換えると、一般にリソグラフィ露光装置の解像度の制限となる。（ピラーは各種のリソグラフィの拡張または側壁のようなプロセス技術によって、より狭く形成できるが、占有面積全体は一般に解像可能なリソグラフィ構造体サイズに制限される。）まさに、この制限は本発明の好適な実施形態を参照して説明されるように、位相シフト露光技術によって部分的に避けることができる。
【００３３】
さらに、この好適な実施形態は浅いトレンチ分離構造との界面での自己トリミングでありかつ縁がなく、さらに本質的に、エッチングされかつ堆積されたＳＴＩ構造はトリム・マスクとして用いられ、選択的エッチングがトレンチ／ピラーの長さを制限する。下部拡散領域へのコンタクトはゲート電極に対して縁がなく、ゲートのコンタクトは、上部／第２／ソース拡散領域の２つの側の上方または上に接して延長し、分離ゲート・コンタクトはチャネルの２つ以上の異なる側の上に形成でき、さらに第２の拡散領域へのコンタクトはゲート構造に対して縁がない。さらに、ゲート構造に隣接するコンタクトに形成のために、下部／ドレイン拡散領域はピラーの下部に延長し、ゲート構造の下部でピラーを超えて延長する、一方、ゲート構造に隣接する絶縁体は、コンタクトがそこへ隣接する導電層によって形成されることを可能とする。さらに、本発明の第２の実施形態と関連して以下で詳細に述べるように、上部拡散領域へのコンタクトは自己整合スペーサの形体であることができ、ピラーはゲート構造の上部に延長し、第１の拡散領域はもっと遠いトランジスタの部分へのコンタクトを形成するために用いることができる。同様に当然のことながら、上述した第１の実施形態においては、導電チャネルを形成するピラーはくぼみ（凹部）内でエピタキシャル成長されるが、第２の実施形態においては、ピラーはエッチングで形成される。
【００３４】
ここで図２５のＡ−Ｃ乃至図３８のＡ−Ｃを参照すると、本発明の第２の実施形態が記述されている。詳細には、いくつかの点で明らかに上述した第１の実施形態から異なるが、またいくつかは、第１の実施形態のプロセスを置換したものであり逆もまた同様である。たとえば、上述した自己整合型ソースとドレインのプロセスは、第２の実施形態で用いることができ、その更なる記述は明快さのために省略される。本発明の第１と第２の実施形態の主な差異は、トレンチ２７２０を形成するために用いられる、プロセスの本質であり、これは図２７のＡ−Ｃに示される工程で導電チャネルのためのパターンを提供する。
【００３５】
より具体的には、トレンチ２７２０が第２の実施形態に基づいて、所定の波長の電磁エネルギーを用いてより小さい構造体サイズがリソグラフィで画定できるようにする位相シフト・マスクを用いて、トレンチ２７２０が形成される。当業者には明らかなように、付加的なリソグラフィ・プロセスを用いるトリミングなしでトレンチを形成するための該技術は、結果として閉じた幾何学的形状を有するトレンチとなり、その一部分のみが示してある。他のトランジスタはこの閉じた幾何学的形状に沿って、他の位置に同時にあるいは順番に形成される。第２の実施形態によるこの構造体は特に、本発明に基づく反対の導電型（たとえばインバータのため）でありうる一対のトランジスタ形成を促進する。
【００３６】
図２５のＡ−Ｃに示すように、第２の実施形態では、既に配置された異なる導電タイプの下部ドレイン拡散領域２５２０、２５２０'とともに能動（活性）シリコン層２５１０を有するＳＯＩウエハの使用を示している。レジストが塗布され、パターン化され、さらにＰＭＯＳソース領域２５３０がイオン注入される。レジストが次に剥離され、さらに別のレジストが塗布され、パターン化され、さらにＮＭＯＳソース領域２５４０が同様にイオン注入される。同様のプロセスが他の極性のデバイスに対して用いられる。スクリーン酸化物が用いられ、どちらの場合においても不純物イオン注入のために剥離される。ウエハ表面は次に、パッド酸化物層２５５０と窒化物層２５６０で覆われる。
【００３７】
図２６のＡ−Ｃに示すように、各々のトランジスタ領域は、リソグラフィで画定され、エッチングされ、浅いトレンチを領域２６１０に形成し、その領域は好ましくは化学的気相堆積法（ＣＶＤ）で酸化物または他の絶縁体２６２０で充填され、さらに表面は窒化物２５６０まで研磨される。図２７のＡ−Ｃに示すように、レジスト２７１０は塗布され、好ましくは位相シフト・マスクを用いてパターン化され、ピラー／導電チャネル形状の位置にあたるソース・イオン注入２５３０まで、狭トレンチ２７２０の選択エッチングを可能にする。レジストは剥離され、かつこのトレンチは図２８のＡ−Ｃで示されるように、次にＣＶＤによるＴＥＯＳ２７３０で充填され、窒化物２５６０のレベルまで研磨され、残存する表面窒化物２５６０は酸化物に対する選択的なウェット・エッチングによって除去される。パッド酸化物２５５０は次にイオン注入されたソース領域２５３０までシリコンに対して選択的な短時間のエッチングによって除去され、ほとんどのより厚いＴＥＯＳと浅いトレンチ酸化物２６２０をそのまま（たとえば高さ／厚みを減少されて）を残し、その結果図２８のＡ−Ｃに示す構造になる。
【００３８】
図２９のＡ−Ｃに示すように、シリコンは選択的に酸化物まで異方的にエッチングされ、シリコン・ピラー２９１０を形成する。これは好ましくは、時限エッチングとして実施され、下部拡散領域２５２０、２５２０'の上に位置するトレンチ２９３０の底部に配置される、元のウエハのシリコン層の部分２９２０を残す。図３０のＡ−Ｃに示すように、窒化物層３０１０は次に、堆積され、パターン化されたレジスト３０２０に基づいて等方性エッチングによってパターン化され、浅いトレンチ分離構造２６２０の端を覆い、さらに部分的に３０２０でトレンチ底部２９２０を覆って延長する。（この構造は実質的に図１０のＡ−Ｃとトレンチ外での窒化物のカバレッジの程度が違うことを除いて、同じであるとわかるであろう。このように、図２５のＡ−Ｃ乃至図３０のＡ−Ｃのプロセスは図１のＡ−Ｃ乃至図１０のＡ−Ｃの異なる窒化物のパターニングを用いる置き換えであり、その逆も同様である。）
【００３９】
図３１のＡ−Ｃに示すように、付加的な窒化物は異方的に堆積され、かつ等方的にエッチングされ、その結果堆積された窒化物はシリコン・ピラーに隣接するトレンチ側壁から剥離される。窒化物３０１０は、側壁上でほぼ元の厚みに戻るが、一方窒化物３１１０はトレンチ底部に備えられ、ドレインからゲート構造（図３２のＡ−Ｃに示すように形成されるべき）の分離を提供する。窒化物は研磨によって表面から除去される。犠牲酸化物３２１０はシリコン・ピラー表面上で成長し（酸化物が除去されたとき表面を洗浄するために）、さらに角度のあるチャネル・イオン注入３２０５を行うことができ、点線３２１５で示すように、シリコン・ピラー２９１０の側面上に表面不純物を与える。このイオン注入は、犠牲酸化物で調整され、ピラーは不純物が取り込まれうる間、成長よりもエッチングによって形成されるので、チャネルをプリ・ドープするために用いられる。同様なプロセスが第１の実施形態の対応する工程で用いられる。犠牲酸化物３２１０は次に剥離される。ゲート酸化物または他の絶縁体３２２０は次に、除去された犠牲酸化物の位置に好ましくは酸素含有の雰囲気で短時間の熱処理によって形成され、さらにトレンチは導電ゲート材料３２３０で再充填され、その結果、図３２のＡ−Ｃで示す構造になる。
【００４０】
ゲート材料が次に選択エッチングによって３３１０でくぼみをつけられ、酸化物が堆積され、エッチングされ、図３３のＡ−Ｃに示すように側壁スペーサ３３２０を形成する。ＳＴＩに隣接するスペーサは、図３４のＡ−Ｃに示すように、リソグラフィで画定されるキャップ・マスク３４１０に基づいて選択エッチングによって除去される。このプロセスは図１６のＡ−Ｃに関連して上述したプロセスと類似している。レジスト・マスク３４１０は次に剥離される。図３５のＡ−Ｃに示すように、ゲート材料３２３０の上のくぼみは窒化物３５１０で充填され、さらに研磨される。イオン注入または拡散された不純物領域２５２０、２５２０'および２５３０は次に熱処理によって、３５２０、３５３０でシリコン・ピラー２９１０の導電チャネルまで拡張され、一方ピラー内のイオン注入された不純物３２１５はピラー内部で拡散される。注目すべきは、この拡散はゲート・ポリシリコン３２３０から、下部拡散領域３５３０（２５２０、２５２０'）でゲート酸化物３２２０によって、さらに上部拡散領域３５２０（２５３０）で側壁３３２０（およびゲート酸化物３２２０）によって絶縁される。
【００４１】
ソース、ゲートおよびドレイン・コンタクト開口部３６２０、３７２０および３８２０は図３６のＡ−Ｃ、図３７のＡ−Ｃおよび図３８のＡ−Ｃに示すように、それぞれレジスト３８１０、３７１０および３８１０を用いて、図２２のＡ−Ｃ、図２３のＡ−Ｃおよび図２４のＡ−Ｃと関連させて、上記で詳細に議論した方法と同様の方法で形成される。さらに、ドレイン・コンタクト開口部は、ＳＴＩ構造の酸化物の選択エッチングによって形成され、ＳＴＩ材料との界面で窒化物の側壁３０１０に続く。また、本発明の第１の実施形態を用いて、ゲートとソースのコンタクト開口部は窒化物および／または酸化物の選択エッチングによって分離されたままであり得、さらにリソグラフィによるパターニングの位置合わせ精度は、トランジスタが位相シフト・マスク・パターニングおよび／または他のリソグラフィまたは本発明の第２の実施形態に基づき、上記で暗に指すプロセス技術によって決定される極端に小さいサイズでも重要ではない。
【００４２】
代わって、たいていの場合、２つの隣接するトランジスタまたは（たとえばインバータ回路のための出力接続として）トランジスタ・ドレインと隣接するデバイスの他のいかなるタイプの電極のドレインへの単一のコンタクトを形成することが望ましい。そのような場合、浅いトレンチ分離は、トランジスタと別のトランジスタまたは他のデバイス（いかなる場合でも窒化物の側壁３０１０で絶縁される）は必要とされず、さらにＳＴＩ構造の全幅はエッチングされ、くぼみは図３９のＡとＢに示すようにタングステンのような導体３９１０で充填される。上述した接続の全ては本発明の第１の実施形態のように縁がない。
【００４３】
前述の観点で、本発明はデュアル（２重）で潜在的に独立ゲートを有し、かつウエハの極めて小さい領域内に形成できる縦型電界効果トランジスタ構造を提供することが理解できる。ソース、ゲートおよびドレイン接続は確実に形成され、さらに比較的大きなリソグラフィ露光の位置合わせの許容範囲を有し、高い製造歩留まりを与える。
【００４４】
本発明は、部分的に置き換え可能な２つの好適な実施形態の観点から記述してきたが、当業者であれば本発明は特許請求の範囲に精神および範囲内で変形して実施できることは理解できるであろう。
【産業上の利用可能性】
【００４５】
本発明は半導体デバイスの製造、さらに具体的には、極めて高密度の半導体集積回路に適用できる。
【図面の簡単な説明】
【００４６】
【図１】本発明による電界効果トランジスタ形成の初期段階の平面図と断面図である。
【図２】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図３】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図４】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図５】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図６】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図７】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図８】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図９】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図１０】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図１１】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図１２】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図１３】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図１４】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図１５】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図１６】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図１７】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図１８】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図１９】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図２０】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図２１】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図２２】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図２３】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図２４】本発明の第１の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図２５】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図２６】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図２７】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図２８】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図２９】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図３０】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図３１】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図３２】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図３３】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図３４】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図３５】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図３６】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図３７】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図３８】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【図３９】本発明の第２の実施形態によるトランジスタ形成の中間段階での平面図と断面図である。
【符号の説明】
【００４７】
１００  ウエハ
１１０  スクリーン酸化物
１２０  レジスト
１３０  レジスト層
１６０  埋込みイオン注入領域
１７０  埋込み領域
２１０  酸化ゲルマニウム
２２０  窒化シリコン層
３１０  レジスト
３３０  トランジスタ領域
４２０  研磨止め表面
５１０  レジスト
５２０  線形パターン
６１０  ピラーの型
６２０  シリコン・ウエハ表面
７１０  シリコン・ピラー
８１０  キャップ酸化物
９１０  共形層、窒化物層
９２０  レジスト
９２５  窒化物
１０１０  開口部（凹部）
１１１０  ホウケイ酸ガラス（ＢＳＧ、またはＡＳＧ）
１１２０  スペーサ
１１３０  ブロックアウト・マスク、溶解層、レジスト
１１４０、１１５０  ブロッキング層
１２１０  アルセノシリケート・ガラス
１２３０、１２４０  層
１２５０  レジスト
１４１０  ドーパント領域
１４２０  ゲート絶縁膜
１４３０  犠牲酸化物、トレンチ
１４４０  ゲート電極
１５２０  側壁スペーサ
１５３０  窒化物
１６１０  マスク
１８１０  レジスト
１９２０  イオン注入
２０１０  ドープされた領域、イオン注入領域
２０２０  酸化物キャップ、ＴＥＯＳ
２１１０  窒化物エッチング止め層
２１２０  層間絶縁層
２３１０  開口部
２３３０  ソース・コンタクト開口部
２５１０  能動シリコン層
２５２０  下部拡散領域
２５３０  ＰＭＯＳソース領域
２５４０  ＮＭＯＳソース領域
２５５０  パッド酸化物層
２５６０  窒化物層
２６１０  浅いトレンチ領域
２６２０  絶縁体、浅いトレンチ酸化物
２７１０  レジスト
２７２０  トレンチ
２７３０  ＴＥＯＳ
２９１０  シリコン・ピラー
２９２０  トレンチ底部、シリコン層
２９３０  トレンチ
３０１０  窒化物層
３０２０  レジスト
３１１０  窒化物
３２０５  チャネル・イオン注入
３２１０  犠牲酸化物
３２１５  イオン注入された不純物
３２２０  絶縁体
３２３０  導電ゲート材料、ゲート・ポリシリコン
３３２０  側壁スペーサ
３４１０  キャップ・マスク
３５１０  窒化物
３５２０  上部拡散領域
３５３０  下部拡散領域
３６１０、３７１０、３８１０  レジスト
３６２０、３７２０、３８２０  コンタクト開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2005501424.tif 000032
【図３１】
2005501424.tif 000033
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2005501424.tif 000110
【国際調査報告】
2005501424.tif 000111
2005501424.tif 000112