(57)【要約】[請求項１]アナログ入力信号（Ｘ）をディジタル出力信号（Ｙ）に増分デルタ変換により変換する方法及び変換器である。そこにおいて、クロック間隔で、不均一量子化器（７）がディジタル量子化器信号を生成し、ディジタル／アナログ変換器（５）がディジタル量子化器信号の関数であるアナログ量子化器信号を生成し、アナログ入力信号（Ｘ）とリセット信号以降のアナログ量子化器信号の積分との差の関数であるアナログ差信号（Ｑ）がフィードバック・ループを介して量子化器（７）に印加され、ディジタル出力信号（Ｙ）がリセット以降のディジタル量子化器信号同士の和の関数として生成される。ディジタル量子化器信号は、アナログ差信号（Ｑ）の大きさがスレッショルドの大きさ（Ｖｔ）より小さい場合第１の大きさ（ｑ）を、且つアナログ差信号の大きさ（Ｑ）がスレッショルドの大きさ（Ｖｔ）より大きい場合第１の大きさ（ｑ）より実質的に大きい第２の大きさ（ｒ）を有し、当該スレッショルドの大きさ（Ｖｔ）が、第２の大きさ（ｒ）に対応するアナログ量子化器信号の大きさ（Ｖｒ）より実質的に小さい。２つの連続したクロック・サイクル間のアナログ差信号（Ｑ）の変化の大きさが、対応するアナログ量子化器信号の大きさ（Ｖｑ，Ｖｒ）より実質的に小さく、それによりディジタル／アナログ変換器（５）から量子化器（７）へのフィードバック・ループの利得（ｑ）が、実質的に１より小さい。
2005507599.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号（Ｘ）をディジタル出力信号（Ｙ）に増分デルタ変換により変換する方法であって、クロック間隔で、量子化器（７）がディジタル量子化器信号を生成し、ディジタル／アナログ変換器（５）が前記ディジタル量子化器信号の関数であるアナログ量子化器信号を生成し、前記入力信号（Ｘ）とリセット信号以降の前記アナログ量子化器信号の積分との差の関数であるアナログ差信号（Ｑ）がフィードバック・ループを介して前記量子化器（７）に印加され、前記ディジタル出力信号（Ｙ）が前記リセット以降の前記ディジタル量子化器信号同士の和の関数として生成される、方法において、
前記量子化器（７）が不均一量子化器であり、当該不均一量子化器において、
前記ディジタル量子化器信号は、前記アナログ差信号（Ｑ）の大きさがスレッショルドの大きさ（Ｖｔ）より小さい場合第１の大きさ（ｑ）を、且つ前記アナログ差信号の大きさ（Ｑ）が前記スレッショルドの大きさ（Ｖｔ）より大きい場合前記第１の大きさ（ｑ）より実質的に大きい第２の大きさ（ｒ）を有し、
前記スレッショルドの大きさ（Ｖｔ）が、前記第２の大きさ（ｒ）に対応する前記アナログ量子化器信号の大きさ（Ｖｒ）より実質的に小さく、
２つの連続したクロック・サイクル間の前記アナログ差信号（Ｑ）の変化の大きさが、対応するアナログ量子化器信号の大きさ（Ｖｑ，Ｖｒ）より実質的に小さく、それにより前記ディジタル／アナログ変換器（５）から前記量子化器（７）へのフィードバック・ループの利得（ｑ）が、実質的に１より小さい
ことを特徴とする方法。
【請求項２】
前記スレッショルドの大きさ（Ｖｔ）が、前記第２の大きさ（ｒ）に対応する前記アナログ量子化器信号の大きさ（Ｖｒ）を乗算された前記利得（ｑ）の値の半分より大きい請求項１記載の方法。
【請求項３】
前記の変換は、２つの連続したクロック周期間の前記アナログ差信号（Ｑ）の変化が符号を変えるまで継続する請求項１又は２記載の方法。
【請求項４】
前記の変換の終わりに、前記ディジタル出力信号（Ｙ）の最下位の数字が、前記の量子化器ディジタル信号（ｑ，ｒ）の残留の大きさの関数として変更される請求項３記載の方法。
【請求項５】
クロック間隔を規定するクロック手段、ディジタル量子化器信号を前記クロック間隔で生成する量子化手段（７）、前記ディジタル量子化器信号の関数であるアナログ量子化器信号を生成するディジタル／アナログ変換器手段（５）、リセット信号を生成するリセット手段（９，１０）、アナログ入力信号（Ｘ）と前記リセット信号以降の前記アナログ量子化器信号の積分との差の関数であるアナログ差信号（Ｑ）をフィードバック・ループを介して前記量子化手段（７）に印加するフィードバック手段（２，６）、及びディジタル出力信号（Ｙ）を前記リセット信号以降の前記ディジタル量子化器信号同士の和の関数として生成する出力手段（８）を備える、アナログ入力信号（Ｘ）をディジタル出力信号（Ｙ）に変換するための増分デルタ・アナログ／ディジタル変換器であって、
前記量子化手段が不均一量子化器（７）を備え、それにより
前記ディジタル量子化器信号は、前記アナログ差信号（Ｑ）の大きさがスレッショルドの大きさ（Ｖｔ）より小さい場合第１の大きさ（ｑ）を、且つ前記アナログ差信号（Ｑ）の大きさが前記スレッショルドの大きさ（Ｖｔ）より大きい場合前記第１の大きさ（ｑ）より実質的に大きい第２の大きさ（ｒ）を有し、
前記第１及び第２の大きさ（ｑ，ｒ）に比例するアナログ信号（Ｖｑ，Ｖｒ）が、積分され、且つ前記量子化器手段（７）に印加され、
前記ディジタル／アナログ変換器（５）から前記量子化器（７）へのフィードバック・ループの利得（ｑ）が実質的に１より小さく、
それにより、２つの連続したクロック・サイクル間の前記アナログ差信号（Ｑ）の変化の大きさが、対応するアナログ量子化器信号の大きさ（Ｖｑ，Ｖｒ）より実質的に小さいことを特徴とする増分デルタ・アナログ／ディジタル変換器。
【請求項６】
前記スレッショルドの大きさ（Ｖｔ）が、前記第２の大きさ（ｒ）に対応する前記アナログ量子化器信号の大きさ（Ｖｒ）を乗算された前記利得（ｑ）の値の半分より大きい請求項５記載の増分デルタ・アナログ／ディジタル変換器。
【請求項７】
前記の変換は、２つの連続したクロック周期間の前記アナログ差信号（Ｑ）の変化が符号を変えるまで継続する請求項５又は６記載の増分デルタ・アナログ／ディジタル変換器。
【請求項８】
前記の変換の終わりに、前記ディジタル出力信号（Ｙ）の最下位の数字が、前記の量子化器ディジタル信号（ｑ，ｒ）の残留の大きさの関数として変更される請求項７記載の増分デルタ・アナログ／ディジタル変換器。
【請求項９】
前記出力手段がディジタル累算器（８）を備える請求項５から８のいずれか一項に記載の増分デルタ・アナログ／ディジタル変換器。
【請求項１０】
前記フィードバック手段（２，６）及び前記量子化手段（７）が、入力電圧オフセット補償（２６，ＣＣ，Ｃｃｍｐ）を有するスイッチド・キャパシタ増幅器（Ａ，Ｃｆ，Ｃｉ；２２ａ，２３ａ，２４ａ）を備える請求項５から９のいずれか一項に記載の増分デルタ・アナログ／ディジタル変換器。
【請求項１１】
前記ディジタル／アナログ変換器手段（５）が、前記スレッショルドの大きさ（Ｖｔ）を規定するための前記第２の大きさ（ｒ）に対応する前記アナログ信号（Ｖｒ）、及び前記第１の大きさ（ｑ）に対応する前記アナログ信号（Ｖｑ）により供給される抵抗ストリング（２７から３３）を備える請求項５から１０のいずれか一項に記載の増分デルタ・アナログ／ディジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
［発明の分野］
本発明は、アナログ／ディジタル変換方法及び装置に関し、特に増分デルタ・アナログ／ディジタル変換に関する。
【０００２】
［発明の背景］
測定応用のため用いられるアナログ／ディジタル変換器は、電気通信に用いられる変調器とは、アナログ／ディジタル変換器が各変換プロセスの始めにリセットされるのに対し、変調器がリセット無しでアナログ入力信号の変動を連続的に調整する点で異なる。
【０００３】
多くの異なる種類のアナログ／ディジタル変換器が、取り分け、デルタ変換器及びシグマ変換器が、知られている。測定応用のため用いられるシグマ−デルタ・アナログ／ディジタル変換器は、高分解能を達成する能力を有することが分かった。しかしながら、増分のシグマ−デルタにおける変換時間は、Ｎビットの分解能が２Ｎ個のクロックを必要とするので非常に長い。そのため、増分シグマ−デルタ変換器は、非常に低速の応用にのみ用いられることができる。
【０００４】
変調器の分野において、デルタ変調は一般的に、音声信号を数ビットにわたり符号化するため用いられてきた。デルタ変調器は不均一量子化器を含み得る。デルタ変換器は、測定応用に対して過去には人気がなかった。
【０００５】
基本的デルタ変調器が図１に示されており、そして基本的シグマ−デルタ変調器が図２に示されている。基本的回路構成要素の機能が説明のため別々に示されているが、実際には、用いられているある一定の構成要素が事実上変調器の異なる機能のうちの２以上の機能に対して共通であり得る。
【０００６】
図１に示されるデルタ変調器は、可変（典型的には交番している）入力信号Ｘを信号源１から受け取る。入力信号Ｘは、変調器の中の減算器２に印加され、当該減算器２はまた、フィードバック信号Ｆを受け取り、そのフィードバック信号Ｆの振幅が、各クロック周期で入力信号Ｘのサンプリングされた振幅から減算される。減算器２からの出力信号は、量子化器３に印加される。なお、当該量子化器３の出力信号Ｑは、減算器出力信号の符号（正又は負）を表す２値信号である。量子化器出力信号Ｑは、デシメータ（ｄｅｃｉｍａｔｏｒ）、即ち出力信号Ｙを生成するための低域通過フィルタ及びダウンサンプラを備える出力回路４に印加される。量子化器出力信号Ｑはまたディジタル／アナログ変換器５に印加され、そのディジタル／アナログ変換器５は、その振幅が量子化器出力信号Ｑを表す信号を生成し、そしてその信号は、積分器６に印加される。積分器６は、ディジタル／アナログ変換器５の出力信号を或る有限の期間にわたり積分して、フィードバック信号Ｆを生成する。従って、減算器の出力信号は、入力信号Ｘと積分器６からのフィードバック信号Ｆとの差に対応する。
【０００７】
図２に示される基本的シグマ−デルタ変調器は、図１のデルタ変調器に類似の構成要素を備え、それら類似の構成要素は類似の参照番号により示されている。シグマ−デルタ変調器は、信号源１からの入力信号Ｘを受け取り、且つまたフィードバック信号Ｆを受け取る減算器２を備える。なお、そのフィードバック信号Ｆの振幅は、各クロック周期で入力信号Ｘのサンプリングされた振幅から減算される。減算器２からの出力信号は、積分器６に印加され、その積分器６は、減算器２の出力信号を或る有限の期間にわたり積分して、量子化器３に印加される信号を生成する。量子化器３の出力信号Ｑは、減算器出力信号の符号（正又は負）を表す２値信号である。量子化器出力信号Ｑは、デシメータ、即ち出力信号Ｙを生成するための低域通過フィルタ及びダウンサンプラを備える出力回路４に印加される。量子化器出力信号Ｑはまた、ディジタル／アナログ変換器５に印加され、そのディジタル／アナログ変換器５は、その振幅が量子化器出力信号Ｑを表す信号を生成する。従って、減算器の出力信号は、入力信号Ｘとディジタル／アナログ変換器５からのフィードバック信号との差に対応する。
【０００８】
デルタ変調器はフィードバック経路内にアナログ積分器６を含むが、一方シグマ−デルタ変調器においては、アナログ積分器６がフィードフォワード経路にあることが分かるであろう。
【０００９】
Ｒ．Ｇｒｅｇｏｒｉａｎ及びＪ．Ｇ．Ｇｏｒｄ著の文献「連続可変傾斜変調コーデック・システム（Ａ  Ｃｏｎｔｉｎｕｏｕｓｌｙ  Ｖａｒｉａｂｌｅ  Ｍｏｄｕｌａｔｉｏｎ  Ｃｏｄｅｃ  Ｓｙｓｔｅｍ）」（ＩＥＥＥ  ＪＳＳＣ  ＳＣ−１８巻６号、６９２−７００頁、１０８３年１２月）は、不均一量子化器出力信号の振幅がその入力に印加される大きな信号に対して一層大きい値を有し、且つその入力に印加される小さい信号に対して一層小さい信号を有する不均一量子化器を用いることによりデルタ変調器の応答の改善を提案している。こうして、デルタ変調器は、迅速に変化する入力信号に対して大きいステップ・サイズを応答させるが、しかしゆっくり変化する入力に対しては、より精緻な分解能に対応する一層小さいステップ・サイズを応答させて、過負荷の歪み及び粒状雑音を低減することができる。
【００１０】
本発明は、増分デルタ・アナログ／ディジタル変換に関する。
増分デルタ変換器の基本的回路は、図１に示されるデルタ変調器の基本的回路とは、出力回路がディジタル累算器（又はアップ／ダウン・カウンタ）を含み、アナログ積分器６及びディジタル累算器の両方が変換サイクルの始めでリセットされる点で異なる。ディジタル累算器はリセット以降量子化器３からのディジタル差信号を合計し、そしてアナログ積分器６はリセット以降対応のアナログ信号を積分する。
【００１１】
［発明の概要］
本発明は、添付の特許請求の範囲に記載されるように増分デルタ変換によりアナログ入力信号（Ｘ）をディジタル出力信号（Ｙ）に変換する方法及び変換器を提供する。
【００１２】
［好適な実施形態の詳細な説明］
図３は、本発明の一実施形態に従った測定応用のための増分デルタ変換器を示す。図３において、図１及び図２に示される構成要素と類似の構成要素は、類似の参照番号により示されている。
【００１３】
図３に示される増分デルタ変換器は、測定サイクルの始めにサンプリングされ従って測定サイクルにわたり実質的に一定であると想定される入力信号Ｘの信号源１を備える。サンプリングされた入力信号Ｘは、減算器２に印加される。その減算器２は、フィードバック信号Ｆを受け取る。そのフィードバック信号Ｆの振幅は、各後続のクロック周期で入力信号Ｘの振幅から減算される。減算器２からの出力信号は、量子化器７に印加される。量子化器出力信号Ｑは、累算器を備える出力回路８に印加される。量子化器出力信号Ｑはまた、ディジタル／アナログ変換器５に印加され、そのディジタル／アナログ変換器５は、その振幅が量子化器出力信号Ｑの数値に比例する信号を生成し、そして積分器６に印加され、その積分器６は、ディジタル／アナログ変換器５の出力信号を積分して、フィードバック信号Ｆを生成する。スイッチ９及び１０として象徴的に示されているリセット手段は、累算器８及び積分器６を測定サイクルの始めにリセットする。従って、減算器２の出力信号は、入力信号Ｘの初期値と、積分器６により積分された量子化器出力信号に対応するアナログ信号の連続した値の積分から成るフィードバック信号Ｆとの差に対応する。
【００１４】
本発明のこの実施形態に従って、量子化器７は、その出力信号が４つの異なる数値±ｑ，±ｒのうちの１つを取る不均一量子化器である。出力信号は、その入力Ｑがスレッショルド値Ｖｔより大きい（−Ｖｔより小さい）場合±ｒであり、そしてその入力ＱがＶｔより小さい（−Ｖｔより大きい）場合±ｑである。ディジタル／アナログ変換器５の出力は、４つの対応する値±Ｖｑ及び±Ｖｒのうちの１つを取る。ここで、ｒ及びＶｒはｑ及びＶｑより実質的に大きい。そのような不均一量子化器の利点は、測定の精度を不利にする（ｐｅｎａｌｉｓｅ）ことなしに、変換時間を短くすることができることである。それは、当該変換は、積分器６の出力が入力信号Ｘに対して±Ｖｔより接近するまで、大きなステップ|ｒ|及び|Ｖｒ|でもって漸近線値により迅速に近づき、次いで、小さいステップ|ｑ|及び|Ｖｑ|でもって、その漸近線値への接近をよりゆっくりと続け、その結果において高精度を提供するからである。アナログ／ディジタル変換器の入力電圧範囲は、±Ｖｒに制限される。
【００１５】
図４は、量子化器７の特性を示し、水平軸は減算器２からの信号Ｑを表し、垂直軸は量子化器７の出力に対応するディジタル／アナログ変換器５の出力におけるアナログ信号の値を表す。測定サイクルの始めに、信号Ｑは、入力信号Ｘに等しい値を有し、そしてＸがＶｔより大きい場合、量子化器７の出力は数値ｒを取り、そしてディジタル／アナログ変換器５の出力は電圧Ｖｒを取る。各後続のクロック周期で、フィードバック信号Ｆは、減算器２の出力Ｑの大きさがＶｔより小さくなるまでその出力の大きさを低減する。Ｘの大きさがＶｔより小さくなるとき、量子化器７の出力は数値ｑを取り、そしてディジタル／アナログ変換器５の出力がＶｑと成る。
【００１６】
動作方法が図５に示され、その動作方法は、リセット段階１１で始まり、そこにおいて、積分器６及び累算器８がゼロにリセットされ、それによりフィードバック信号Ｆがゼロとなり、そして入力信号Ｘがサンプリングされる前に、減算器２の出力Ｑはゼロである。次の段階１２において、変換器が初期化され、入力信号Ｘが減算器２によりサンプリングされ、それにより減算器出力ＱはＸに等しく、ディジタル出力Ｙはここで９段バイナリ・カウンタとして説明される累算器８の最大範囲に設定され、それによりＹは５１１に等しく、そして指標Ｅは、減算器２の出力信号Ｑの符号（正又は負）を指示するよう設定される。初期化ステップ１２は幾らかのクロック周期を取り得て、その幾らかのクロック周期の終わりに、プロセスがフィードバック・ループに入る。
【００１７】
最初のフィードバック段階１３において、減算器２からの出力信号Ｑは、前のクロック周期におけるその値から新しいフィードバック信号Ｆを差し引いたものに設定され、そして指標Ｅ２は、出力信号Ｑの新しい符号に設定される。次ぎに続く段階は、減算器２の出力信号Ｑの係数（ｍｏｄｕｌｕｓ）がスレッショルド値Ｖｔより大きいか、又はそうでないかの条件１４に依存する。大きい場合、段階１５において、フィードバック信号Ｆは、減算器２の出力信号Ｑの符号が乗算され且つ積分器フィードバックの利得が乗算された大きいステップに対応するディジタル／アナログ変換器５の出力Ｖｒだけ増大される。ディジタル出力信号Ｙは、減算器２の出力信号Ｑの符号が乗算される大きいステップに対応する数値ｒ（この例では、＝２５）だけ増大される。指標Ｅ１は指標Ｅ２の値に設定され、そして動作はフィードバック・ステップ１３に戻る。
【００１８】
条件１４が負である場合、信号Ｑの係数はＶｔより小さく、次の段階は、指標Ｅ１が指標Ｅ２と異なり且つＥ１が正であるかどうかに依存する。Ｅ１がＥ２と異なる場合、これは、アナログ／ディジタル変換器が依然入力信号Ｘに向かって変換していることを意味し、このケースにおいては、段階１７において、フィードバック信号Ｆ及び出力信号Ｙが出力信号Ｑの符号がそれぞれ乗算されたＶｑ及びｑ（この例では＝２１）のそれぞれの小さいステップだけ調整される。アナログ積分器６が入力信号Ｘの初期振幅に達し且つそれを通すとき、量子化器７の出力が符号を変え、そしてこれを用いて、変換動作の終わりを規定する。これは、条件１６に対する正の応答により表され（ｓｉｇｎｉｆｙ）、そして測定サイクルは、最下位ビット（「ＬＳＢ」）段階１８に進む。条件１６において、Ｅ２が負であるにも拘わらずＥ１が正である場合、これは、Ｘが正であったことを意味し、そしてプロセスは直接ＬＳＢ段階１８に進む。しかしながら、Ｅ２が正であるにも拘わらずＥ１が負である場合、これは、Ｘが負であったことを意味し、そして同一のＬＳＢ段階１８を保つため、プロセスは、段階１８を経て再び最初へ進んで、信号Ｑの符号を反転させる。
【００１９】
ＬＳＢ段階１８において、フィードバック信号の値が、信号Ｑの符号が乗算され且つ積分器フィードバックの利得が乗算されたＶｑ／２だけ増大され、Ｅ１がＥ２に設定され、Ｅ２が信号Ｑの符号に設定され、信号Ｑが、前のクロック周期におけるその値からフィードバック信号Ｆの値を差し引いたものに設定される。
【００２０】
最下位ビット（ＬＳＢ）の抽出は、唯１つの余分なクロック周期である。実際に、変換の終わりに、ステップ・サイズがＶｑ／２に変えられるとき、次ぎに続くステップは、指標Ｅ２が正であるかどうかという条件１９に依存する。正である場合、累算器８の計数は１だけ増大され、そして正でない場合、それは変えられないままである。次いで、変換サイクルが終了する。
【００２１】
入力電圧Ｘが変換プロセス中一定であると仮定する。上記記述は、出力信号が次のように書くことができることを示す。
ｙｄ［Ｎｃｋ］＝Ｎｌ・ｒ＋Ｎｓ・ｑ                （１）
ｙａ［Ｎｃｋ］＝Ｎｌ・ｇ・Ｖｒ＋Ｎｓ・ｇ・Ｖｑ      （２）
Ｖｒ／Ｖｑ＝ｒ／ｑ                              （３）
ここで、Ｎｃｋは現在の測定サイクルにおけるステップ又はクロックの総数を表し、ｙｄ［Ｎｃｋ］はＮｃｋステップ後のディジタル出力信号Ｙの値を表し、Ｎｌは大きいステップの数を表し、Ｎｓは小さいステップの数を表し、そしてステップ又はクロックの総数Ｎｃｋ＝Ｎｌ＋Ｎｓである。
【００２２】
最小ステップ・サイズがＡＤＣの分解能を表すことは明らかである。そこで、Ｎ−１ビットの分解能に関して、次のことが必要とされる。
ｇ・Ｖｑ＝２・ＬＳＢ＝（２・Ｖｒ）／（２Ｎ−１）      （４）
この例においては、電圧基準は、バンドギャップ基準電圧Ｖｒ＝１．２Ｖにより与えられる。ＡＤＣの目標分解能は、２．４Ｖの入力電圧範囲にわたり１０ビットであり、そこで１ＬＳＢ＝２．３４３７５ｍＶである。当該電圧は、抵抗型電圧分割器により発生されるのが好ましい。アナログ積分器はスイッチド・キャパシタ積分器（ｓｗｉｔｃｈｅｄ−ｃａｐａｃｉｔｏｒ−ｉｎｔｅｇｒａｔｏｒ）であることが好ましく、その利得はキャパシタ比により設定される。アナログ／ディジタル変換器において選定されるべき２つの最初のパラメータは、電圧及び積分器利得ｑである。量子化器入力がスレッショルド電圧Ｖｔを通すとき、次のクロックで、量子化器入力は、＋Ｖｔと−Ｖｔとの間の範囲にあることを保証するため予防措置が取られる。さもなければ、量子化器入力は、＋Ｖｔと−Ｖｔとの周りで振動するであろう。この条件は次のことを要求する。
【００２３】
２・Ｖｔ＞ｇ・Ｖｒ            （５）
次の値が、この例において用いられ、そして正確さ、変換時間、電力消費の間の良好な妥協を与えるよう見つけられる。
【００２４】
ｇ＝１／１６；  Ｖｑ＝Ｖｒ／１６；  Ｖｔ＝Ｖｒ／２４        （７）
これらの値は、９ビットの分解能に対応する。ＡＤＣの最後のビットは、変換サイクルの最後のクロックでのみ用いられた半分の値のステップ・サイズＶｑ／２から得られる。
【００２５】
ここで図６を参照すると、図５のアルゴリズムに従った図３の回路の動作が、シミュレーションにより図示され、そこにおいて出力信号Ｙは、フル・スケールでＹがＶｒに等しいように比例的な電圧により表される。このシミュレーションは、測定サイクル動作１８及び１９の終わりが使用不能にされる動作を表す。クロック周期ゼロから１９まで、入力信号Ｘはゼロであり、そして出力信号Ｙは＋Ｖｑと−Ｖｑとの間を変動する。クロック周期２０において、入力信号Ｘは、＋０．２Ｖまで増大される。クロック周期２１において、出力信号Ｙは、Ｖｒに対応する量だけ増大される。クロック周期２２において、積分器６は、フィードバック信号Ｆを同じ量Ｖｒだけ増大し、そして累算器８からの出力Ｙは、対応する量だけ増大する。積分器６の出力Ｆ及び累算器８の出力Ｙは、再び、クロック周期２３において同じ量Ｖｒだけ増大する。クロック周期２４において、減算器２の出力Ｑは、スレッショルド値Ｖｔより小さくなり、そして出力信号Ｙは、より小さい量Ｖｑだけ増大する。出力信号Ｙ及びフィードバック信号Ｆは、減算器２からの信号Ｑの符号が正から負に変わり且つ出力信号Ｙが増大する代わりにＶｑだけ減少するとき、クロック周期２８まで小さいステップＶｑだけ増大し続ける。このシミュレーションにおいては、出力信号Ｙ及びフィードバック信号Ｆは、その後、実際に測定サイクルが図５に示されるアルゴリズムに従って動作１８及び１９でもって終了するにも拘わらず、入力信号Ｘに対応する値の周りで振動する。
【００２６】
完全な変換に対する入力信号レベルの関数としてのクロック・サイクル数が、図７においてプロットされている。最小の必要クロックＮｃｋ|ｍｉｎ＝２であり、最大必要クロックＮｃｋ|ｍａｘ＝２８であり、そして平均クロックＮｃｋ|ａｖｅ＝１４．２８であることが分かる。これは、回路電力消費も入力信号レベルに依存することを意味する。従って、好適な実施形態において、回路は、各変換プロセスの終わりでオフに切り換えられ、それにより平均回路電力消費は、実効的に２で割られる。ディジタル・ブロックは完全にオフにされるが、アナログ・ブロックはそうされず、そのためいずれの回復問題が生じるのを回避する。
【００２７】
図８は、図３に示される基本的アナログ／ディジタル変換器の実際的実施形態をより詳細に示す。この実施形態においては、サンプリング、積分及び減算動作を実行する共通増幅器を備えるスイッチド・キャパシタ回路を用いて、入力信号Ｘが、最初にサンプリングされ、続いて、フィードバック信号Ｆが、それから、連続したクロック周期で減算される。
【００２８】
入力信号Ｘが端子２０に印加される。その端子２０は、サンプリング・キャパシタＣＳの左側極板に第１の初期化スイッチＳ１を介して接続されており、そのキャパシタＣＳの左側極板は、第１のサンプリング・スイッチＳ２を介して接地に接続されている。サンプリング・キャパシタＣＳの右側極板は、第２の初期化スイッチＳ１を介して接地に接続され、そして第２のサンプリング・スイッチＳ２を介して増幅器２１の負入力に接続され、さらに増幅器２１の負入力に第２のサンプリング・スイッチＳ２を介して接続されている。増幅器２１の正入力は接地に接続されている。増幅器２１の出力信号Ｑは、フィードバック・ループにより、リセット・スイッチ１０と並列の積分キャパシタＣｉを介して増幅器２１の負入力に印加される。ディジタル／アナログ変換器５の出力は、第１の積分段階スイッチφ１を介してフィードバック・キャパシタＣｆの右側極板に接続され、フィードバック・キャパシタＣｆの右側極板はまた、第２の積分段階スイッチφ２を介して接地に接続されている。フィードバック・キャパシタＣｆの左側極板は、別の第１の積分段階スイッチφ１を介して接地に接続されており、そして別の第２の積分段階スイッチφ２を介して増幅器２１の負端子に接続されている。
【００２９】
量子化器７は、３つの比較器２２、２３及び２４、及び論理回路２５を備える。比較器２２及び２３のそれぞれの正入力端子、及び比較器２４の負入力端子は、増幅器２１の出力に接続されている。比較器２２の負入力端子が電圧Ｖｔを受け取り、比較器２３の負入力端子が接地に接続され、比較器２４の正入力端子がスレッショルド電圧−Ｖｔを受け取る。比較器２２、２３及び２４のそれぞれの出力は論理回路２５に接続され、その論理回路２５は、適切な正又は負の符号を有するアップ／ダウン・カウンタ８を増分するため且つまたディジタル／アナログ変換器５の対応の出力電圧Ｖｒ、Ｖｑ又はＶｑ／２を選択するため印加されるディジタル値ｒ、ｑ又はｑ／２を選択する。
【００３０】
動作において、測定サイクルはリセット段階１１で始まり、そこにおいて第１の初期化スイッチＳ１及び第２のサンプリング・スイッチＳ２が開き、一方第２の初期化スイッチＳ１及び第１のサンプリング・スイッチＳ２が閉じられ、それによりサンプリング・キャパシタＣＳを接地に短絡する一方、それは、増幅器２１から分離される。リセット・スイッチ１０がまた閉じられて、積分キャパシタＣｉを短絡する。
【００３１】
サンプリング段階１２の間、初期化スイッチＳ１が閉じられ、そしてサンプリング・スイッチＳ２が、１つ又はそれより多い初期化クロック周期中に開けられ、それによりキャパシタＣＳの左側極板を、接地された右側極板に対して、信号Ｘの電圧まで充電する。１つ又はそれより多い後続のクロック周期において、初期化スイッチＳ１が開けられ、そしてサンプリング・スイッチＳ２が閉じられ、それによりキャパシタＣＳの左側極板を接地に接続し、そしてキャパシタＣＳの右側極板の電圧を増幅器２１の負入力端子に印加する。この時間の間、回路は、単位利得を有するスイッチド・キャパシタ増幅器として動作し、それにより積分キャパシタＣｉは、電圧Ｘに充電される。サンプリングが完了するとき、初期化スイッチＳ１及びサンプリング・スイッチＳ２が開けられて、増幅器２１をサンプリング・キャパシタＣＳから分離する。量子化器７は、スレッショルド電圧±Ｖｔを基準とした及び接地を基準とした増幅器２１の出力信号Ｑの値を、比較器２２、２３及び２４の出力の関数として登録する。
【００３２】
次のクロック周期において、増分の値±ｒ、ｑ又はｑ／２が、アップ／ダウン・カウンタ８に印加され、そしてディジタル／アナログ変換器５の出力における対応の値±Ｖｒ、Ｖｑ又はＶｑ／２が、選択され、フィードバック・ループに印加される。
【００３３】
フィードバック段階１３から１９の間に、第１のフィードバック・スイッチφ１が、最初に閉じられ、フィードバック・キャパシタＣｆを、選択されたディジタル／アナログ変換器側から選択した出力電圧に充電し、そして次のクロック周期中に、フィードバック・スイッチφ１が開けられ、且つフィードバック・スイッチφ２が閉じられて、フィードバック・キャパシタＣｆの電荷を増幅器２１の負入力を介して積分キャパシタＣｉに転送する。
【００３４】
積分器の利得は、フィードバック・キャパシタンスと積分キャパシタンスとの比により与えられる、即ち、ｇ＝Ｃｆ／Ｃｉである。増幅器２１の利得Ａに対して６０ｄＢの値は、積分器漏れに起因した誤差を０．２ＬＳＢ未満に保つのに十分であり、そして７５ｄＢの利得は、その誤差を０．０４ＬＳＢまで低減し、従って、回路は、増幅器２１の利得Ａに影響されない。
【００３５】
ここで、好適な実施形態において被積分回路の実現に適した図９を参照すると、減算器及び積分器回路２及び６、及び量子化器７は、残留誤差を低減するため完全差動構成（ｆｕｌｌ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｉｍｐｌｅｍｅｎｔａｔｉｏｎｓ）である。図９において、類似の参照番号が類似の構成要素に関して用いられている。
【００３６】
差動減算器２において、差動構成の上半分に印加された入力信号Ｘが、差動構成の下半分に印加された電圧Ｖｒｅｆと比較される。制御論理回路２５は比較器２２、２３及び２４の出力からの信号符号であって、増幅器２１からの出力信号の符号を示す当該信号符号を生成する。ディジタル／アナログ変換器５の出力は、当該信号符号の値に従って、増幅器２１の正入力か負入力かのいずれかに印加される。
【００３７】
増幅器オフセット電圧を補償するため、オフセット補償回路２６が、サンプリング・スイッチＳ２と増幅器２１の入力との間に挿入される。図１０は、オフセット補償回路を、図８の増幅器２１に関して片側形式で示す。図９におけるような完全差動構成へのその適応は、当業者に明らかであろう。オフセット補償の構成要素は、サンプリング・スイッチＳ２と増幅器２１の負入力との間に挿入されたキャパシタＣＣと、そのキャパシタＣＣの左側極板と接地との間に接続されたスイッチＤと、キャパシタＣｉの左側極板と増幅器２１の負入力との間に直列に接続されたスイッチＤと、キャパシタＣｉの左側極板とキャパシタＣＣの左側極板との間に接続されたスイッチＤとを含む。動作において、増幅器オフセットは、リセット段階１１の終わりで各変換サイクルの始めに１回サンプリングされる。クロック段階Ｄの間に、スイッチＤが閉じられ、そしてリセット・スイッチ１０がそうされる。次いで、スイッチＤが開けられる。積分キャパシタＣｉが、放電し、そして同じ時間に、補償キャパシタＣＣが、増幅器入力オフセット電圧まで充電する。後続のサンプリング段階及びフィードバック段階の間、回路の仮想接地は、補償キャパシタＣＣの左側極板となり、それによりオフセット電圧は、補償キャパシタＣＣの両端間の電圧だけ補正される。
【００３８】
再び図９を参照すると、比較器２２、２３及び２４は、それぞれの前置増幅器２２ａ、２３ａ、２４ａ、及び前置増幅器２２ａ、２３ａ及び２４ａのそれぞれの各入力に直列に接続されているそれぞれのキャパシタＣｃｍｐを含む。それぞれの前置増幅器２２ａ、２３ａ、２４ａは、これら比較器のため差動比較及びオフセット補償の両方の機能を実行する。比較器２２の前置増幅器の正入力は、それぞれのキャパシタＣｃｍｐを経て、増幅器２１の積分器正出力にスイッチφ１を介して接続され、また基準電圧Ｖｒｅｆにスイッチφ２を介して接続されている。前置増幅器の負入力は、それぞれのキャパシタＣｃｍｐを経て、増幅器２１の負出力にスイッチφ１を介して接続され、また電圧Ｖｒｅｆ−Ｖｔにスイッチφ２を介して接続されている。比較器２４は、反対の方法で接続されている。比較器２３は、その正及び負の入力が、それぞれのキャパシタＣｃｍｐを経て、増幅器２１の正及び負の出力のそれぞれにスイッチφ１を介して接続され、また基準電圧Ｖｒｅｆにスイッチφ２を介して接続されている。前置増幅器２２ａ、２３ａ及び２４ａのそれぞれの各出力は、その対応する入力にそれぞれのスイッチφ１を介して接続されている。動作において、クロック段階φ１中に、前置増幅器は、電圧フォロワとして構成され、それにより前置増幅器と直列に挿入されたキャパシタＣｃｍｐの右側極板は、最初に前置増幅器の入力オフセットまで充電され、そしてその左側極板は、積分器出力に接続される。クロック段階φ２上で、補償キャパシタＣｃｍｐの左側極板は、入力電圧Ｖｒｅｆ又はＶｒｅｆ−Ｖｔに充電される。
【００３９】
ディジタル／アナログ変換器５は、単位抵抗器（ｕｎｉｔ  ｒｅｓｉｓｔｏｒｓ）のチェインを備える。電圧Ｖｒは、４単位抵抗器２７、２単位抵抗器２８、１２単位抵抗器２９、３単位抵抗器３０及び３単位抵抗器３１の直列接続点に印加される。単一の単位抵抗器３２は、単位抵抗器２７及び２８の直列組み合わせと並列に接続され、そして単位抵抗器３３は、単位抵抗器３０及び３１の直列組み合わせと並列に接続されている。電圧Ｖｒｅｆ−Ｖｔが、抵抗器２７と２８との間の接続点から得られる。電圧Ｖｑは、抵抗器２９と３０との間の接続点から得られ、そして電圧Ｖｑ／２は、抵抗器３０と３１との間の接続点から得られる。電圧Ｖｑ及びＶｑ／２のみが抵抗器ストリングから導出され、電圧Ｖｒが基準電圧から直接導出されるので、ストリングの中の単位抵抗器の値の不正確さは、積分器に用いられる１×ＬＳＢ及び２×ＬＳＢの値に影響を及ぼすのみである。従って、その結果は、単位抵抗器の不正確さに対して感度が低い。
【００４０】
図面に示されるアナログ／ディジタル変換器は、速度、正確さ、電力消費の間で十分なトレードオフを表す。更に、特別の設計技術が、アナログ回路に対する感度の低減を可能にする。提案されたアーキテクチャは、特に、低電力、中間速度及び中間分解能の応用に有効であり、シグマ−デルタ変換器より早い。循環変換器（ｃｙｃｌｉｃ  ｃｏｎｖｅｒｔｅｒ）と比較して、図面に示される変換器は、２つの演算増幅器の代わりに唯１つの演算増幅器と、そして７つの大きなキャパシタの代わりに２つの大きなキャパシタとが必要なだけである。それはより多くの比較器を用いているとはいえ、それらは、比較的小さい半導体範囲を占めるだけであり、そしてクロック発生が実質的に単純である。図面に示される変換器は十分な正確さを有する。
【図面の簡単な説明】
【００４１】
【図１】図１は、デルタ変調器の概略図である。
【図２】図２は、シグマ−デルタ変調器の概略図である。
【図３】図３は、本発明の一実施形態に従った増分デルタ・アナログ／ディジタル変換器の概略図である。
【図４】図４は、図３の増分デルタ・アナログ／ディジタル変換器の中の量子化器の入力及び出力信号のグラフである。
【図５】図５は、図３の増分デルタ・アナログ／ディジタル変換器の動作のフロー・チャートである。
【図６】図６は、図３の増分デルタ・アナログ／ディジタル変換器の動作のシミュレーションで生じる信号のグラフである。
【図７】図７は、図３の増分デルタ・アナログ／ディジタル変換器の変換時間を入力信号の関数として示すグラフである。
【図８】図８は、本発明の実用的実施形態に従った増分デルタ・アナログ／ディジタル変換器の単純化された回路図である。
【図９】図９は、図８の増分デルタ・アナログ／ディジタル変換器の好適な実施形態のより詳細な回路図である。
【図１０】図１０は、図８の増分デルタ・アナログ／ディジタル変換器の中のオフセット補償回路の単純化された回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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