(57)【要約】フィルタバンクに基づく変調方式は、逆高速フーリエ変換モジュール（２３、３３）とフィルタリングモジュール（２４，３４）を有する送信機プロセッサ（２０，３０）を備えると共に、高速フーリエ変換モジュール（４３）を有する受信機プロセッサ（４０）を備える。上記送信機プロセッサ（２０，３０）において、フィードバックループ内に再フィルタリングモジュール（２６，３６）を有する符号化モジュール（２２，３２）を導入すると共に、上記受信機プロセッサ（４０）において復号化モジュール（４４）を導入することにより、上記フィルタリングモジュール（２４，３４）が生じる干渉が減少される。分割モジュール（２１，３１，４１）と組合せモジュール（２５，３５，４５）により、信号ストリームと並列フィルタバンクの使用が可能となる。符号化モジュール（２２又は３２）は、サブ符号化モジュール（２２−１，２２−２，...，２２−ａ、又は３２−１，３２−２，...，３２−ｂ）を備え、フィルタリングモジュール（２４又は３４）は、サブフィルタリングモジュール（２４−１，２４−２，...，２４−ａ、又は３４−１，３４−２，...，３４−ｂ）を備え、再フィルタリングモジュール（２６又は３６）は、サブ再フィルタリングモジュール（２６−１，２６−２，...，２６−ａ、又は３６−１，３６−２，...，３６−ｂ）を備え、復号化モジュール（４４）は、１信号ストリームにつき１つのサブ復号化モジュール（４４−１，４４−２，...，４４−ｃ）を備える。サブ再フィルタリングモジュールは、上記逆高速フーリエ変換モジュールの出力から入力信号を受信し、高速フーリエ変換モジュールを上記サブ符号化モジュールの入力へと加算／減算モジュールを介して出力信号を供給し、１信号ストリーム当りの（又はサブキャリア／サブバンド当りの）干渉を減少する。またサブ再フィルタリングモジュールは、上記サブ符号化モジュールの出力から入力信号を受信し、加算／減算モジュールを介して上記サブ符号化モジュールの入力へと出力信号を供給して、１信号ストリーム当りの（又はサブキャリア／サブバンド当りの）干渉ばかりでなく信号ストリーム同士の間の干渉も減少すると共に、いわゆる分数間隔のフィルタバンクに基づく変調方式を提供する。
2005538590.tif 000002
【特許請求の範囲】
【請求項１】
フィルタバンクに基づく変調方式であって、
データを処理し、処理データを受信機に送信する送信機プロセッサを有する送信機と、前記処理データを受信して処理する受信機プロセッサを有する前記受信機とを備え、
前記送信機プロセッサは逆高速フーリエ変換モジュール及びフィルタリングモジュールを備え、
前記受信機プロセッサは高速フーリエ変換モジュールを備え、
前記送信機プロセッサは、少なくとも１つのフィードバックループ内に符号化モジュールとともに再フィルタリングモジュールを備え、前記符号化モジュールは前記逆高速フーリエ変換モジュールの前に配置され、前記受信機プロセッサは前記高速フーリエ変換モジュールの後に配置される復号化モジュールを備えていることを特徴とするフィルタバンクに基づく変調方式。
【請求項２】
前記送信機プロセッサが、前記データを複数の信号ストリームに分割する分割モジュールと、複数の信号ストリームを組み合わせて前記処理データにする組合せモジュールとを備え、
前記逆高速フーリエ変換モジュールと、前記フィルタリングモジュールと、少なくとも１つのフィードバックループ内にある前記再フィルタリングモジュールおよび前記符号化モジュールとが、前記分割モジュールと前記組合せモジュールとの間に配置され、
前記受信機プロセッサは、前記処理データを複数の信号ストリームに分割する分割モジュールと、複数の信号ストリームを組み合わせて更なる処理データにする組合せモジュールとを備え、
前記高速フーリエ変換モジュールと前記復号化モジュールとが、前記分割モジュールと前記組合せモジュールとの間に配置されることを特徴とする請求項１に記載のフィルタバンクに基づく変調方式。
【請求項３】
前記符号化モジュールが１つの信号ストリームにつき１つのサブ符号化モジュールを備え、前記フィルタリングモジュールが１つの信号ストリームにつき１つのサブフィルタリングモジュールを備え、前記再フィルタリングモジュールが１つの信号ストリームにつき１つのサブ再フィルタリングモジュールを備え、前記復号化モジュールが、１つの信号ストリームにつき１つのサブ復号化モジュールを備えることを特徴とする請求項２に記載のフィルタバンクに基づく変調方式。
【請求項４】
前記サブ再フィルタリングモジュールは、前記逆高速変換モジュールの出力から入力信号を受信し、高速フーリエ変換モジュールを介して前記サブ符号化モジュールの入力部へ、加算／減算モジュールを介して出力信号を供給することを特徴とする請求項３に記載のフィルタバンクに基づく変調方式。
【請求項５】
前記サブ再フィルタリングモジュールは、前記サブ符号化モジュールの出力から入力信号を受信し、加算／減算モジュールを介して前記サブ符号化モジュールの入力へ出力信号を供給することを特徴とする請求項３に記載のフィルタバンクに基づく変調方式。
【請求項６】
フィルタバンクに基づく変調方式で用いられる送信機であって、
前記変調方式は、データを処理して処理データを受信機に送信する送信機プロセッサを有する前記送信機と、前記処理データを受信して処理する受信機プロセッサを有する前記受信機とを備え、
前記送信機プロセッサは逆高速フーリエ変換モジュール及びフィルタリングモジュールを備え、
前記受信機プロセッサは高速フーリエ変換モジュールを備え、
前記送信機プロセッサは、少なくとも１つのフィードバックループ内に符号化モジュールとともに再フィルタリングモジュールを備え、前記符号化モジュールは前記逆高速フーリエ変換モジュールの前に配置されていることを特徴とする送信機。
【請求項７】
フィルタバンクに基づく変調方式で使用される送信機において用いる送信機プロセッサであって、
前記変調方式は、データを処理して処理データを受信機に送信する送信機プロセッサを有する前記送信機と、前記処理データを受信して処理する受信機プロセッサを有する前記受信機とを備え、
前記送信機プロセッサは逆高速フーリエ変換モジュールおよびフィルタリングモジュールを備え、
前記受信機プロセッサは高速フーリエ変換モジュールを備え、
前記送信機プロセッサは、少なくとも１つのフィードバックループ内に符号化モジュールとともに再フィルタリングモジュールを備え、前記符号化モジュールは前記逆高速フーリエ変換モジュールの前に配置されることを特徴とする送信機プロセッサ。
【請求項８】
フィルタバンクに基づく変調方式で使用される送信機において用いる送信機プロセッサによって実行されるプロセッサプログラムプロダクトであって、
前記変調方式は、データを処理して処理データを受信機に送信する送信機プロセッサを有する前記送信機と、前記処理データを受信して処理する受信機プロセッサを有する前記受信機とを備え、
前記送信機プロセッサは逆高速フーリエ変換モジュールおよびフィルタリングモジュールを備え、
前記受信機プロセッサは高速フーリエ変換モジュールを備え、
前記送信機プロセッサは、少なくとも１つのフィードバックループ内に符号化モジュールとともに再フィルタリングモジュールを備え、前記符号化モジュールは前記逆高速フーリエ変換モジュールの前に配置されることを特徴とするプロセッサプログラムプロダクト。
【請求項９】
フィルタバンクに基づく変調方式で使用するための受信機であって、
前記変調方式は、データを処理して処理データを受信機に送信する送信機プロセッサを有する前記送信機と、前記処理データを受信して処理する受信機プロセッサを有する受信機とを備え、
前記送信機プロセッサは逆高速フーリエ変換モジュールおよびフィルタリングモジュールを備え、
前記受信機プロセッサは高速フーリエ変換モジュールを備え、
前記受信機プロセッサは、前記高速フーリエ変換モジュールの後に配置される復号化モジュールを備えていることを特徴とする受信機。
【請求項１０】
フィルタバンクに基づく変調方式で使用される受信機において用いる受信機プロセッサであって、
前記変調方式は、データを処理して処理データを受信機に送信する送信機プロセッサを有する送信機と、前記処理データを受信して処理する受信機プロセッサを有する前記受信機とを備え、
前記送信機プロセッサは逆高速フーリエ変換モジュールおよびフィルタリングモジュールを備え、
前記受信機プロセッサは高速フーリエ変換モジュールを備え、
前記受信機プロセッサは、前記高速フーリエ変換モジュールの後に配置される復号化モジュールを備えていることを特徴とする受信機プロセッサ。
【請求項１１】
フィルタバンクに基づく変調方式で使用される受信機において用いる受信機プロセッサによって実行されるプロセッサプログラムプロダクトであって、
前記変調方式は、データを処理して処理データを受信機に送信する送信機プロセッサを有する送信機と、前記処理データを受信して処理する受信機プロセッサを有する前記受信機と、を備え、
前記送信機プロセッサは逆高速フーリエ変換モジュールおよびフィルタリングモジュールを備え、
前記受信機プロセッサは高速フーリエ変換モジュールを備え、
前記受信機プロセッサは、前記高速フーリエ変換モジュールの後に配置される復号化モジュールを備えていることを特徴とするプロセッサプログラムプロダクト。
【請求項１２】
データを処理して処理データを受信機に送信するための送信機プロセッサを備える送信機と、前記処理データを受信して処理する受信機プロセッサを備える前記受信機とによる、フィルタバンクに基づく変調方法であって、
前記送信機において逆高速フーリエ変換を実行するステップと、
前記送信機において信号をフィルタリングするステップと、
前記受信機において高速フーリエ変換を実行するステップと、
前記送信機において前記逆高速フーリエ変換の前に信号を符号化するステップと、
前記送信機において少なくとも１つのフィードバックループで信号を更にフィルタリングするステップと、
前記受信機において前記高速フーリエ変換の後に信号を復号化するステップとを備えた変調方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフィルタバンクに基づく変調方式に関し、該変調方式は、データを処理して処理データを受信機に送信する送信機プロセッサを有する送信機と、前記処理データを受信して処理する受信機プロセッサを有する前記受信機と、を備える。前記送信機プロセッサは逆高速フーリエ変換モジュールとフィルタリングモジュールとを備え、前記受信機プロセッサは高速フーリエ変換モジュールを備える。
【０００２】
本発明はまた、フィルタバンクに基づく変調方式で使用するための前記送信機に関し、該変調方式は、データを処理して処理データを受信機に送信する送信機プロセッサを有する前記送信機と、前記処理データを受信して処理する受信機プロセッサを有する受信機とを備え、前記送信機プロセッサは逆高速フーリエ変換モジュールとフィルタリングモジュールとを備え、前記受信機プロセッサは高速フーリエ変換モジュールを備える。
【０００３】
本発明はまた、フィルタバンクに基づく変調方式で使用される送信機において用いられる送信機プロセッサに関し、該変調方式は、データを処理して処理データを受信機に送信する前記送信機プロセッサを有する前記送信機と、前記処理データを受信して処理する受信機プロセッサを有する前記受信機と、を備える。前記送信機プロセッサは逆高速フーリエ変換モジュールとフィルタリングモジュールを備え、前記受信機プロセッサは高速フーリエ変換モジュールを備える。
【０００４】
本発明はさらに、フィルタバンクに基づく変調方式で使用される送信機において用いる送信機プロセッサによって実行されるプロセッサプログラムプロダクトに関し、該変調方式は、データを処理して処理データを受信機に送信する送信機プロセッサを有する前記送信機と、前記処理データを受信して処理する受信機プロセッサを有する前記受信機と、を備える。前記送信機プロセッサは逆高速フーリエ変換モジュールとフィルタリングモジュールを備え、前記受信機プロセッサは高速フーリエ変換モジュールを備える。
【０００５】
本発明はまた、フィルタバンクに基づく変調方式で使用するための受信機に関し、該変調方式は、データを処理して処理データを受信機に送信する送信機プロセッサを有する送信機と、前記処理データを受信して処理する受信機プロセッサを有する前記受信機とを備える。前記送信機プロセッサは逆高速フーリエ変換モジュールとフィルタリングモジュールとを備え、前記受信機プロセッサは高速フーリエ変換モジュールを備える。
【０００６】
本発明はまた、フィルタバンクに基づく変調方式で使用される受信機において使用するための受信機プロセッサに関し、該変調方式は、データを処理して処理データを受信機に送信する送信機プロセッサを有する送信機と、前記処理データを受信して処理する受信機プロセッサを有する前記受信機と、を備える。前記送信機プロセッサは逆高速フーリエ変換モジュールとフィルタリングモジュールを備え、前記受信機プロセッサは高速フーリエ変換モジュールを備える。
【０００７】
本発明はさらに、フィルタバンクに基づく変調方式で使用される受信機において用いる受信機プロセッサによって実行されるプロセッサプログラムプロダクトに関し、該変調方式は、データを処理して処理データを受信機に送信する送信機プロセッサを有する送信機と、前記処理データを受信して処理する受信機プロセッサを有する前記受信機と、を備える。前記送信機プロセッサは逆高速フーリエ変換モジュールとフィルタリングモジュールを備え、前記受信機プロセッサは高速フーリエ変換モジュールを備える。
【０００８】
本発明はまた、データを処理して処理データを受信機に送信するための送信機プロセッサを備えた送信機と、前記処理データを受信して処理する受信機プロセッサを備える前記受信機とによるフィルタバンクに基づく変調方法に関し、該方法は、前記送信機において逆高速フーリエ変換を実行するステップ及び信号をフィルタリングするステップと、前記受信機において高速フーリエ変換を実行するステップと、を備える。
【０００９】
かかるフィルタバンクに基づく変調方式は、例えばデジタル加入者線モデム、即ちＤＳＬモデムや、符号分割多元接続方式、即ちＣＤＭＡ方式や、別の無線或いは有線システム等の一部を形成し、前記送信機及び前記受信機は各々送受信機の一部を形成する。
【背景技術】
【００１０】
従来の変調方式は、Saverio Cacopadi、Febrizio Frescura、Gianluca di Perugiaによる電気電子技術者協会（ＩＥＥＥ）の文献「マルチメディア無線機器のための組み合わせ型ＣＦＤＭ−ＣＤＭＡ構成（Combined OFDM-CDMA configuration for multimedia wireless applications）」（１９９６年）より公知である。この文献では、同文献の図３において、データを処理して処理データを受信機に送信する送信機（同文献の図３aの送信機）と、前記処理データを受信して処理する前記受信機（同文献の図３bの受信機）とを備える変調方式が開示されており、前記送信機は逆高速フーリエ変換モジュール（ＩＦＦＴ）を備え、前記受信機は高速フーリエ変換モジュール（ＦＦＴ）を備える。かかる変調方式をフィルタバンクに基づくものとするために、前記送信機内で前記ＩＦＦＴモジュールの後にフィルタリングモジュールが導入されている。送信機モジュールは一般に送信機プロセッサの一部を形成し（送信機プロセッサにより実行され）、受信機モジュールは一般に受信機プロセッサの一部を形成する（受信機プロセッサにより実行される）。
【００１１】
公知のフィルタバンクに基づく変調方式は、とりわけ前記フィルタリングモジュールによりもたらされる干渉により不具合が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、とりわけ、前記フィルタリングモジュールによって生じる干渉を減少させたフィルタバンクに基づく変調方式を提供することである。
【課題を解決するための手段】
【００１３】
上記目的のために、本発明によるフィルタバンクに基づく変調方式では、前記送信機プロセッサは少なくとも１つのフィードバックループにおいて再フィルタリングモジュールを備える符号化モジュールを備え、該符号化モジュールは前記逆高速フーリエ変換モジュールの前に配置され、前記受信機プロセッサは前記高速フーリエ変換モジュールの後に配置された復号化モジュールを備える。
【００１４】
前記送信機内において、少なくとも１つのフィードバックループ内に前記再フィルタリングモジュールを導入し、対応する復号化モジュールを前記受信機内に導入することにより、前記送信機内に一種の事前均等化（pre-equalisation）が導入されることとなり、前記フィルタリングモジュールによる干渉が減少する。
【００１５】
本発明はとりわけ、送信機と受信機との間の伝送チャネルが受信機内のあらゆる均等化処理を妨げるという考えと、特に、受信機内の該均等化処理の少なくとも一部を受信機から送信機へシフトすることができる、という基本的なアイデアとに基づく。
【００１６】
本発明はとりわけ、改良されたフィルタバンクに基づく変調方式の提供に関する問題を解決し、特に、フィルタバンクに基づく変調方式の信号対ノイズ比を増大させ、フィルタバンクに基づく変調方式のビット・エラー・レートを減少させるという利点をもたらす。
【００１７】
前記従来技術の文献は特に直交周波数分割多重方式即ちＯＦＤＭに関するが、本発明によるフィルタバンクに基づく変調方式は概して、前記ＯＦＤＭをも含むフィルタリングマルチトーン変調に関するものであることに注意すべきである。
【００１８】
本発明によるフィルタバンクに基づく変調方式の第１の実施形態は、前記送信機プロセッサが、前記データを信号ストリームに分割する分割モジュールと、信号ストリームを組み合わせて前記処理データにする組合せモジュールとを備え、前記逆高速フーリエ変換モジュールと、前記フィルタリングモジュールと、少なくとも１つのフィードバックループ内にある前記再フィルタリングモジュールおよび前記符号化モジュールとが、前記分割モジュールと前記組合せモジュールとの間に配置される。前記受信機プロセッサは、前記処理データを信号ストリームに分割する分割モジュールと、信号ストリームを組み合わせて更なる処理データにする組合せモジュールとを備え、前記高速フーリエ変換モジュールと前記復号化モジュールとは、前記分割モジュールと前記組合せモジュールとの間に配置される。
【００１９】
前記分割モジュールおよび前記組合せモジュールは、フィルタバンクとともに前記信号ストリームを有利に導入する（各信号ストリームはサブキャリア／サブバンドと対応する）。
【００２０】
本発明によるフィルタバンクに基づく変調方式の第２の実施形態は、前記符号化モジュールが、１つの信号ストリームにつき１つのサブ符号化モジュールを備え、前記フィルタリングモジュールが１つの信号ストリームにつき１つのサブフィルタリングモジュールを備え、前記再フィルタリングモジュールが１つの信号ストリームにつき１つのサブ再フィルタリングモジュールを備え、前記復号化モジュールが、１つの信号ストリームにつき１つのサブ復号化モジュールを備えるという点で有利である。
【００２１】
前記サブモジュールは、有利なことには、フィルタバンクに基づく変調方式を、複雑さの少ない、容易に実行できる方式にする。
【００２２】
本発明によるフィルタバンクに基づく変調方式の第３の実施形態は、前記サブ再フィルタリングモジュールが、前記逆高速変換モジュールの出力から入力信号を受信し、高速フーリエ変換モジュールを介して前記サブ符号化モジュールの入力部へ、加算／減算モジュールを介して出力信号を供給する、という点で有利である。
【００２３】
この第３の実施形態は、有利なことに、１つの信号ストリーム当り（又は１つのサブキャリア／サブバンド当り）の干渉を減少させる。
【００２４】
本発明によるフィルタバンクに基づく変調方式の第４の実施形態は、前記サブ再フィルタリングモジュールが、前記サブ符号化モジュールの出力から入力信号を受信し、加算／減算モジュールを介して前記サブ符号化モジュールの入力へ出力信号を供給する、という点で有利である。
【００２５】
この第５の実施形態は、信号ストリーム同士（又はサブキャリア／サブバンド同士、あるいはサブキャリアとサブバンドの間）の干渉ばかりでなく、１つの信号ストリーム当たりの干渉を減少させ、いわゆる分数間隔（fractionally spaced）のフィルタバンクに基づく変調方式を提供する、という点で有利である。
【００２６】
「配置する(situated)」という用語は、必ずしも「位置(location)」に限定することなく、モジュールが動作する順序も規定することに留意されたい。さらに、「信号ストリーム」という用語は必ずしも「並列信号」又は「シリアル信号」に限定したものではなく、データが幾つかの信号に分割され、これらの信号の一部は個別に、そしてその一部は組み合わされて処理され、それらは組み合わされて処理データにされることも規定する。
【００２７】
本発明による送信機の実施形態、本発明による送信機プロセッサの実施形態、該送信機プロセッサによって実行される本発明によるプロセッサプログラムプロダクトの実施形態、本発明による受信機の実施形態、本発明による受信機プロセッサの実施形態、該受信機プロセッサによって実行される本発明によるプロセッサプログラムプロダクトの実施形態、そして本発明による方法の実施形態は、本発明によるフィルタバンクに基づく変調方式の実施形態と対応するものである。
【００２８】
以下に記載する実施の形態を参照しつつ、本発明の以上の態様及び他の態様を明らかにし、それらを説明する。
【発明を実施するための最良の形態】
【００２９】
図１に示すフィルタバンクに基づく変調方式は、送信機１及び受信機２を備える。送信機１は、入力から出力へとエンコーダ１０、マッピング部１１、変調部１２及びフロントエンド１３を備える。受信機２は入力から出力へとフロントエンド１４、イコライザ１５、デマッピング部１６、及びデコーダ１７を備え、フロントエンド１４はさらにシンクロナイザ１８に結合され、イコライザ１５はさらに推定部１９に結合されている。
【００３０】
変調部１２は例えば、図２に示すような送信機プロセッサ２０を備える。この送信機プロセッサ２０は分割モジュール２１を備え、該分割モジュール２１は、マッピング部１１からデータを受信する入力部と１，２，...ａの出力部を有し、これらの出力部はそれぞれ、加算／減算モジュールを介してサブ符号化モジュール２２−１，２２−２，...２２−aの入力部に結合されている。これらのサブ符号化モジュール２２−１，２２−２，...２２−aの出力部は逆高速フーリエ変換モジュール２３の入力部に結合され、該逆高速フーリエ変換モジュール２３の出力部はサブフィルタリングモジュール２４−１，２４−２，...２４−aの入力部に結合されると共に、サブ再フィルタリングモジュール２６−１，２６−２，...２６−aの入力部に結合される。サブフィルタリングモジュール２４−１，２４−２，...２４−aの出力部は、組合せモジュール２５の入力部に結合され、組合せモジュール２５は、フロントエンド１３に供給される処理データを生成する出力部を有する。サブ再フィルタリングモジュール２６−１，２６−２，...２６−aの出力部は高速フーリエ変換モジュール２７の入力部に結合され、高速フーリエ変換モジュール２７の出力部は上記加算／減算モジュールに結合される（該加算／減算モジュールが加算を実行するか減算を実行するかどうかは、上記高速フーリエ変換モジュール２７の出力信号が反転されるか否かによる）。
【００３１】
サブ符号化モジュール２２−１，２２−２，...２２−aおよびサブ再フィルタリングモジュール２６−１，２６−２，...２６−aはともに、少なくとも１つのフィードバックループ内に符号化モジュール２２と再フィルタリングモジュール２６とを形成する。符号化モジュール２２、フィルタリングモジュール２４、及び再フィルタリングモジュール２６はそれぞれ、１つの信号ストリーム当り、１つのサブ符号化モジュール２２−１，２２−２，...２２−a、１つのサブフィルタリングモジュール２４−１，２４−２，...２４−a、及び１つのサブ再フィルタリングモジュール２６−１，２６−２，...２６−aを備え、分割モジュール２１は上記データを信号ストリームに分割し、上記組合せモジュール２５は上記信号ストリームを組み合わせて上記処理データとする。
【００３２】
代替的に、変調部１２は例えば、図３に示す送信機プロセッサ３０を備える。該送信機プロセッサ３０は分割モジュール３１を備え、該分割モジュール３１は、マッピング部１１からデータを受信する入力部と、加算／減算モジュールを介してサブ符号化モジュール３２−１，３２−２，...３２−ｂの入力部にそれぞれ結合される１，２，...ｂの出力部を有する。これらのサブ符号化モジュール３２−１，３２−２，...３２−ｂの出力部は、サブ再フィルタリングモジュール３６−１，３６−２，...３６−ｂの入力部に結合されると共に、逆高速フーリエ変換モジュール３３の入力部に結合され、該高速フーリエ変換モジュール３３の出力部は、サブフィルタリングモジュール３４−１，３４−２，...３４−ｂの入力部に結合されている。サブフィルタリングモジュール３４−１，３４−２，...３４−ｂの出力部は、フロントエンド１３に供給される処理データを生成する出力部を有する組合せモジュール３５の入力部に結合される。サブ再フィルタリングモジュール３６−１，３６−２，...３６−ｂの出力部は上記加算／減算モジュールに結合される（該加算／減算モジュールが加算を実行するか減算を実行するかは、サブ再フィルタリングモジュール３６−１，３６−２，...３６−ｂの出力信号が反転されるか否かによる）。
【００３３】
サブ符号化モジュール３２−１，３２−２，...３２−ｂおよびサブ再フィルタリングモジュール３６−１，３６−２，...３６−ｂはともに、少なくとも１つのフィードバックループ（この場合はｂ個のフィードバックループ）内に符号化モジュール３２および再フィルタリングモジュール３６を形成する。符号化モジュール３２、フィルタリングモジュール３４、及び再フィルタリングモジュール３６はそれぞれ、１つの信号ストリーム当り、１つのサブ符号化モジュール３２−１，３２−２，...３２−ｂ、１つのサブフィルタリングモジュール３４−１，３４−２，...３４−ｂ、及び１つのサブ再フィルタリングモジュール３６−１，３６−２，...３６−ｂを備え、分割モジュール３１は上記データを信号ストリームに分割し、上記組合せモジュール３５は上記信号ストリームを組み合わせて上記処理データにする。
【００３４】
イコライザ１５は例えば、図４に示す受信機プロセッサ４０を備える。該受信機プロセッサ４０は、フロントエンド１４から処理データを受信する入力部と、サブフィルタリングモジュール４２−１，４２−２，...４２−ｃの入力部にそれぞれ結合される１，２，...ｃの出力を有する分割モジュール４１を備える。サブフィルタリングモジュール４２−１，４２−２，...４２−ｃの出力部は、高速フーリエ変換モジュール４３の入力部に結合され、該高速フーリエ変換モジュール４３の出力部は、サブ復号化モジュール４４−１，４４−２，...４４−ｃの入力部に結合されている。サブ復号化モジュール４４−１，４４−２，...４４−ｃの出力部は、組合せモジュール４５の入力部に結合され、組合せモジュール４５は、デマッピング部１６に供給される処理データをさらに生成する出力部を有する。
【００３５】
フィルタリングモジュール４２と復号化モジュール４４はそれぞれ、１つの信号ストリーム当り、１つのサブフィルタリングモジュール４２−１，４２−２，...，４２−ｃおよび１つのサブ復号化モジュール４４−１，４４−２，...，４４−ｃを備え、分割モジュール４１は上記処理データを信号ストリームに分割し、上記組合せモジュール４５は上記信号ストリームを組み合わせて上記さらなる処理データとする。
【００３６】
本発明によるフィルタバンクに基づく変調方式では、フィルタリングモジュール２４、３４は、フィルタバンクであり、その中のフィルタリングモジュール２４−１，２４−２，...，２４−ａ、３４−１，３４−２，...，３４ｂは概して補間フィルタである。該補間フィルタは例えば、ｈ（ｍ）＝ｈｅｊ２πｍ／ｙ（ｙはａ（フィルタリングモジュール２４）又はｂ（フィルタリングモジュール３４）に等しい）で定義される、等間隔に離間され周波数をシフトされたプロトタイプのフィルタである。これらのフィルタバンクは、マルチキャリア伝送に基づいている。この周波数帯はサブバンドに分割され、信号ストリームが各サブバンドにおいて送信される。補間フィルタの目的は、各信号ストリームを特定のサブバンドに割り当て、それによって、その特定の信号ストリームのために用いられる周波数帯の部分を選択することである。各サブバンドは全体の利用可能な帯域幅より小さい帯域幅を有するため、変調部の入力部における高速の符号（レート１／Ｔ）は１組のｙ個の並列の低速信号ストリーム（レート１／ｙＴ）に分割され、次に、各信号ストリームは補間フィルタｈ（ｍ）によって変調される。ｙによる理想的な補間の後、信号の周波数帯は元の信号のｙ個の複製を提示する。フィルタｈ（ｍ）はその複製のうち１つのみを選択する。
【００３７】
分割モジュール２１，３１，４２はサンプルｓ（０），ｓ（１），ｓ（２）...，ｓ（ｙ−１），ｓ（ｙ），ｓ（ｙ＋１），ｓ（ｙ＋２）...ｓ（２ｙ−１），ｓ（２ｙ），ｓ（２ｙ＋１）...からなる入力シーケンスを受信し、〔ｓ（０），ｓ（１）...ｓ（ｙ−１）〕；〔ｓ（ｙ），ｓ（ｙ＋１）...ｓ（２ｙ−１）〕；〔ｓ（２ｙ），ｓ（２ｙ＋１）...ｓ（３ｙ−１）〕...からなるブロックのシーケンスを生成する。各ブロックは入力シーケンスのｙ個のサンプルを含む。組合せモジュール２５，３５，４５はブロック〔ｓ（０），Ｓ（１）...ｓ（ｙ−１）〕；〔ｓ（ｙ）、ｓ（ｙ＋１）...ｓ（２ｙ−１）〕；〔ｓ（２ｙ），ｓ（２ｙ＋１）...ｓ（３ｙ−１）〕...の入力シーケンスを受信し、サンプルシーケンスｓ（０），ｓ（１）、ｓ（２）...，ｓ（ｙ−１）、ｓ（ｙ）、ｓ（ｙ＋１），ｓ（ｙ＋２）...ｓ（２ｙ−１）...ｓ（２ｙ），ｓ（２ｙ＋１）...  を生成する。
【００３８】
符号化モジュール２２、３２はＮによるモジュロ除算を実行し、複素数（ｒ１＋ｊｒ２）を生成する。符号が複素数（ｐ＋ｊｑ）である場合、ｐ及びｑが−Ｎ，−Ｎ＋１，...０，１，...Ｎであり、入力符号ｚの実部と虚部はそれぞれｚｒｅａｌ＝ｋ１・２Ｎ＋ｒ１とｚｉｍａｇｉｎａｒｙ＝ｋ２・２Ｎ＋ｒ２で表される（式中、ｋ１及びｋ２は整数であり、−Ｎ≦ｒ１、ｒ２＜Ｎである（半開区間（half open interval））。
【００３９】
送信機プロセッサ２０内の再フィルタリングモジュール２６と受信機プロセッサ４０内のフィルタリングモジュール４２（送信機２０と組み合わせた場合）は、例えばトムリンソン−ハラシマデザインに従って設計される。
【００４０】
送信機プロセッサ３０内の再フィルタリングモジュール３６は、例えば以下に述べるように設計される。サブチャネル１つにつき、１つのフラットな伝送チャネルを仮定すると、全体のシステムはＩＦＦＴと、インパルス応答ｑｋ（ｍ）＝（ｈ（ｍ）＊ｇ（ｍ））ｋ（ｋ＝１，２...Nｑ−１）を有するフィルタバンクとＦＦＴとのカスケードである。ｄ〜ｍ（ｉ）とｄｍ（ｋ）との関係を導き出すために、平均的なサブチャネルの全体のインパルス応答はｑｋ＝１／Ｍ・Σ（ｍ＝０〜ｍ＝Ｍ−１）、ｑｋ（ｍ）＝１／Ｍ・Σ（ｍ＝０〜ｍ＝Ｍ−１）Σ（ｎ＝０〜ｎ＝Ｎｇ−１）ｇｎ（ｍ）ｈｋ−ｎ（ｍ）（ｋ＝０，１，２...Ｎｑ−１及びＮｑ＝Ｎｇ＋Ｎｈ−１）と定義される。フィルタが遅延Δを生じると過程すると、ｂｋ＝−ｑｋ＋Δ、（ｋ＝０，１...Ｎｂ−１、Ｎｂ＝Ｎｑ−Δ）である。このｂｋは再フィルタリングモジュール３６を規定する。
【００４１】
受信機プロセッサ４０内のフィルタリングモジュール４２（送信機プロセッサ３０と組み合わせた場合）は、例えば以下の式を解くことにより設計される。ΓｈΔ−ｎ（ｍ）＊＋ｇｎ（ｍ）＋Γ・Σ（ｒ＝０からｒ＝Ｍ−１まで）{ｇｒ（ｍ）・Σ（ｋ＝０〜ｋ＝Ｎｑ−１）ｈｋ−ｒ（ｍ）ｈｋ−ｒ（ｍ）＊−１／Ｍ・Σ（ｐ＝０〜ｐ＝Ｍ−１）ｇｎ（ｐ）[Σ（ｋ＝Δ〜ｋ＝Ｎｑ−１）ｈｋ−ｒ（ｐ）ｈｋ−ｎ（ｍ）＊＋ｈΔ−ｒ（ｐ）ｈΔ−ｎ（ｍ）＊]}＝０。式中、Γは平均的な信号対ノイズ比であり、ａ＊はａの複素共役である。ｇ（ｍ）はフィルタリングモジュール４２を規定する。
【００４２】
復号化モジュール４４（送信機プロセッサ２０又は３０と組み合わせた場合）は、例えばイコライジングデコーダ又はビタビデコーダの形態で設計される。
【００４３】
送信機プロセッサ２０及び３０と受信機プロセッサ４０とは例えば、デジタル信号プロセッサである。しかし、例えばゲート回路、ラッチ回路、マルチプレクサ、デマルチプレクサ、上記回路の少なくとも１つをクロッキングするクロック生成器等の、他の種類のプロセッサを除外するものではない。
【００４４】
各モジュールおよび／またはシステムの各部分は、１００％ハードウェアであっても、１００％ソフトウェアであっても、あるいはそれらが混在したものであってもよい。モジュールの１つ以上の入力および／または１つ以上の出力を、他のモジュールの１つ以上の入力および／または１つ以上の出力に結合し、並びに／あるいは、システムの他の部分に結合することは、１００％ソフトウェアの結合、１００％ハードウェアの結合、又はそれらが混在した結合と言える。
【００４５】
以上の説明より、特許請求の範囲によって定義される本発明の趣旨及び範囲内での様々な変更が可能であること、また本発明は提示した実施例に限定されないことは、当業者には明らかであろう。「備える（comprising）」という言葉は、特許請求の範囲で示したもの以外の要素や工程を除外するものではなく、先行詞として「１つ(“a” or “an”)」と示されていても複数存在する場合もあり、単一のプロセッサ又は他のユニットでも特許請求の範囲に示した複数の手段の機能を果たすことが可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明によるフィルタバンクに基づく変調方式を示すブロック図。
【図２】第３の実施形態により規定される本発明による送信機プロセッサのブロック図。
【図３】第４の実施形態により規定される本発明による送信機プロセッサのブロック図。
【図４】本発明による受信機プロセッサのブロック図。
【符号の説明】
【００４７】
２０，３０  送信機プロセッサ
２１，３１，４１  分割モジュール
２５，３５，４５  組合せモジュール
２２，３２  符号化モジュール
２３，３３  逆高速フーリエ変換モジュール
２４，３４  フィルタリングモジュール
２６，３６  再フィルタリングモジュール
４０  受信機プロセッサ
４４  復号化モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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