(57)【要約】不揮発性メモリセルは、メモリセルのチャネル領域にわたって制御ゲートと半導体基板との間に挟持される誘電材格納エレメントに格納されたデータに対応する電荷レベルを格納する。３以上のメモリ状態が、誘電材の共通領域に格納された３以上の電荷レベルのうちの１つのレベルにより得られる。２以上のこのような共通領域は個々のセル内に含まれるものであってもよい。１つの形態では、２つのこのような領域に対して隣接するソース拡散部とドレイン拡散部とが１つのセル内に設けられる。この１つのセルには上記２つの領域の間に配置された選択トランジスタも含まれる。別の形態では、メモリセルのストリングのＮＡＮＤアレイが、ワードラインと半導体基板との間に挟持された誘電体層の領域内に電荷を格納する。
2005508094.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板面の両端にわたって第１の方向に隔置され、第２の方向に延在するビットラインと接続されたソース／ドレイン領域を含む不揮発性メモリセルアレイにおいて、前記第１の方向と前記第２の方向とは互いに直交し、個々のメモリセルからなるソース／ドレイン領域間の少なくとも基板チャネル領域にわたって配置された前記基板面上の電荷トラッピング誘電体の複数の隣接領域に電荷を格納する方法であって、
前記第２の方向に延在する長さと、前記複数の電荷格納領域の第１の領域の前記電荷トラッピング誘電体と接触する前記基板チャネル領域の第１の部分にわたって延在する幅とを有する第１の制御ゲートの下の前記複数の電荷格納領域のうちの第１の電荷格納領域に電荷を格納するステップと、
前記複数の電荷格納領域の第２の領域の前記電荷トラッピング誘電体と接触する前記基板チャネル領域の第２の部分にわたって前記第１の方向に延在する長さを有する第２の制御ゲートの下の前記複数の電荷格納領域のうちの第２の電荷格納領域に電荷を格納するステップと、
を有することを特徴とする方法。
【請求項２】
前記第２の方向に延在する長さと、前記複数の電荷格納領域の第３の領域の前記電荷トラッピング誘電体と接触する前記基板チャネル領域の第３の部分にわたって延在する幅とを有する第３の制御ゲートの下の前記複数の電荷格納領域のうちの第３の電荷格納領域に電荷を格納するステップをさらに有する請求項１記載の方法。
【請求項３】
前記第１の電荷格納領域と、前記第２の電荷格納領域とのみに電荷が格納される請求項１記載の方法。
【請求項４】
前記複数の電荷格納領域の少なくとも前記第１の電荷格納領域と、前記第２の電荷格納領域とに電荷を格納するステップが、ソース側注入、熱電子注入およびホーラー−ノードハイムトンネリングから成るグループの中から選択された異なるプログラミングメカニズムに従って、前記複数の電荷格納領域の前記第１の電荷格納領域と、前記第２の電荷格納領域とをプログラムするステップを含む請求項１〜３のいずれか記載の方法。
【請求項５】
前記複数の電荷格納領域の前記第１の電荷格納領域と、前記第２の電荷格納領域とに電荷を格納するステップが、２以上のビットデータを前記電荷格納領域に格納するために、前記複数の電荷格納領域の少なくとも個々の前記第１の電荷格納領域と、前記第２の電荷格納領域の領域とに３以上のレベルの電荷を格納するステップを含む請求項１〜３のいずれか記載の方法。
【請求項６】
半導体基板上の不揮発性メモリセルアレイであって、
前記基板の両端にわたって第１の方向に隔置され、第２の方向に細長く形成されたソース／ドレイン領域であって、前記第１の方向と前記第２の方向とが互いに垂直であり、個々のメモリセルチャネルが、前記第２の方向に隔置された位置に在る隣接するソース／ドレイン領域間に形成されるソース／ドレイン領域と、
前記第２の方向に延在し、前記第１の方向に隔置された長さを有する複数の第１の導電性ゲートラインであって、前記第１の導電性ゲートラインのうちの少なくとも１つの導電性ゲートラインが、隣接するソース／ドレイン領域の間に配置される複数の第１の導電性ゲートラインと、
前記複数の第１の導電性ゲートラインおよびソース／ドレイン領域の両端にわたって前記第１の方向に延在し、前記メモリセルチャネル上に前記第２の方向に配置された長さを有する複数の第２の導電性ゲートラインと、
少なくとも前記メモリセルチャネル領域内の前記基板の表面上の電荷トラッピング誘電材であって、個々のメモリセルが、前記第１の導電性ゲートラインと前記基板面との間に挟持された前記誘電材内の少なくとも第１の電荷格納領域と、前記第２の導電性ゲートラインと前記基板面との間に挟持された前記誘電材内の第２の電荷格納領域とを含む電荷トラッピング誘電材と、
少なくとも前記アレイのメモリセルの前記第１の電荷格納領域と前記第２の電荷格納領域とに格納された電荷レベルを制御するために、少なくとも前記ソースと、前記ドレインと、前記第１の導電性ゲートラインおよび前記第２の導電性ゲートラインと接続可能な制御回路と、
を有することを特徴とする不揮発性メモリセルアレイ。
【請求項７】
前記複数の第１の導電性ゲートラインが、隣接するソース／ドレイン領域間に配置された前記第１の導電性ゲートラインのうちの正確に２つの導電性ゲートラインを含み、前記個々のメモリセルが、前記２つの第１の導電性ゲートラインの間に挟持された前記誘電材内の前記第１の電荷格納領域と前記第３の電荷格納領域とを含み、前記第２の電荷格納領域が前記第１の電荷格納領域と前記第３の電荷格納領域との間に設けられた請求項６記載のアレイ。
【請求項８】
前記制御回路が、少なくとも前記第１の電荷格納領域と、前記第２の電荷格納領域とを３以上の規定されたレベルにプログラムし、それによって、少なくとも前記第１の電荷格納領域と、前記第２の電荷格納領域との中に２以上のビットデータが格納される請求項６または７記載のアレイ。
【請求項９】
不揮発性メモリセルアレイにおいて、個々のメモリセルからなるソース／ドレイン領域間の少なくとも１つの導電制御ゲートと半導体基板面との間に挟持された電荷トラッピング誘電体からなる複数の隣接領域にデータを表す電荷レベルを格納する方法であって、ソース側注入により前記複数の誘電体領域の第１の誘電体領域に電荷を格納するステップと、熱電子注入により前記複数の誘電体領域の第２の誘電体領域に電荷を格納するステップとを有することを特徴とする方法。
【請求項１０】
前記第１の誘電体領域と前記第２の誘電体領域との個々の誘電体領域に３以上の電荷レベルを格納し、それによって、前記第１の誘電体領域と前記第２の誘電体領域の個々の誘電体領域に２以上のビットデータを格納する請求項９記載の方法。
【請求項１１】
不揮発性メモリセルアレイにおいて、前記不揮発性メモリセルアレイのソース／ドレイン領域間の半導体基板面上の複数の隣接する電荷トラッピング誘電体領域にデータを表す電荷レベルを格納する方法であって、ソース側注入、熱電子注入、ホーラー−ノードハイムトンネリングおよびバリスティック注入からなるグループの中から選択した少なくとも２つの異なるメカニズムにより、前記複数の隣接領域の第１の隣接領域と第２の隣接領域とに電荷を格納するステップを有することを特徴とする方法。
【請求項１２】
前記第１の誘電体領域と前記第２の誘電体領域との個々の誘電体領域に３以上の電荷レベルを格納し、それによって、前記第１の誘電体領域と前記第２の誘電体領域の個々の誘電体領域に２以上のビットデータを格納する請求項１１記載の方法。
【請求項１３】
データを格納する不揮発性メモリシステムであって、
メモリセルからなるアレイにおいて、前記個々のメモリセルが、
基板面内のソース／ドレイン領域間に延在する長さを有するチャネルと、
前記チャネルの長さに沿って前記チャネルのそれぞれの隣接する第１、第２および第３の部分上に配置された第１、第２および第３のゲートであって、前記第１のゲートと前記第３のゲートが前記ソース／ドレイン領域に隣接して配置され、前記第２のゲートが前記第１のゲートと前記第３のゲートとの間に配置される第１、第２および第３のゲートと、
それぞれの隣接する第１、第２および第３の電荷格納領域を前記第１、第２および第３のゲートの間に形成するために、前記第１、第２および第３のゲートと、前記基板面との間に挟持された電荷トラッピング誘電材と、を含むメモリセルアレイと、
少なくとも前記ソース／ドレイン領域と接続可能で、前記第１、第２および第３のゲートと接続可能な電圧源を含むプログラマであって、ソース側注入により前記基板から前記第１の格納領域と前記第３の格納領域の中へ電子を転送させ、プログラムされたデータに従うレベルに合わせてホーラー−ノードハイムトンネリングを行うことにより前記第２の格納領域の中へ電子を転送させるプログラマと、
少なくとも前記第１、第２および第３のゲートと接続可能な電圧源と、前記少なくとも第１、第２および第３の格納領域の個々の格納領域に格納された電荷レベルを測定するための、前記ソース領域／ドレイン領域のうちの少なくとも一方の領域と接続可能なセンス増幅器とを含む読み出し用回路と、
を有することを特徴とする不揮発性メモリシステム。
【請求項１４】
前記電圧源が、このような個々の領域に格納された２以上のビットデータに従って、３以上の規定された範囲のうちの１つの範囲へ、前記第１、第２および第３の格納領域の個々の格納領域内へ電子を転送させ、さらに、前記読み出し用回路が、前記第１、第２および第３の電荷格納領域の個々の電荷格納領域に格納された前記３以上の規定された範囲のうちの１つの範囲内で電荷レベルを特定するための少なくとも前記ソースまたは前記ドレインと接続可能なセンス増幅器を含む請求項１３記載のメモリシステム。
【請求項１５】
不揮発性メモリであって、
領域の両端にわたって第１の方向に延在し、第２の方向に隔置された長さを設けて導体基板内に形成された細長いソース／ドレイン領域であって、前記第１の方向と前記第２の方向とが互いに垂直であり、それによって、隣接するソース／ドレイン領域間の前記基板内のメモリセルチャネルが規定されるソース／ドレイン領域と、
前記第１の方向に延在し、前記第２の方向に配置された長さを有する第１の導電性制御ゲートラインであって、２本の制御ゲートラインが、前記ソース拡散部と前記ドレイン拡散部とに直接隣接して個々のセルチャネル上に配置され、前記セルチャネルの中間領域上に隔置された第１の導電性制御ゲートラインと、
前記第２の方向に延在し、前記第１の方向に隔置された長さを有する第２の導電性制御ゲートラインであって、さらに、前記第１の制御ゲート上に配置され、前記セルチャネルの前記中間領域上で前記第１の制御ゲート間に延在する第２の導電性制御ゲートラインと、
前記第１および第２の制御ゲートラインと前記基板面との間において前記メモリセルチャネル内に配置される誘電電荷トラッピング材であって、それによって、前記第１および第２の制御ゲートラインと前記基板面との間において前記個々のメモリセル内の前記誘電電荷トラッピング材内に少なくとも３つの電荷格納領域が形成される誘電電荷トラッピング材と、
格納されているデータに従って前記基板と前記３つの格納領域との間で電荷を独立に転送させるために、少なくとも前記ソース／ドレイン領域、並びに、前記第１および第２の制御ゲートラインと接続可能な電圧源を含むプログラマと、
少なくとも前記第１および第２の制御ゲートラインと接続可能な電圧源と、前記３つの電荷格納領域の個々の格納領域に格納された電荷レベルを測定するための前記ソース／ドレイン領域のうちの少なくとも一方の領域と接続可能なセンス増幅器とを含む読み出し用回路と、
を有することを特徴とする不揮発性メモリ。
【請求項１６】
前記電圧源が、このような個々の領域に格納された２以上のビットデータに従って、３以上の規定された範囲のうちの１つの範囲へ、前記３つの格納領域の個々の格納領域内へ電子を転送させ、さらに、前記読み出し用回路が、前記３つの電荷格納領域の個々の電荷格納領域に格納された前記３以上の規定された範囲のうちの１つの範囲内で電荷レベルを特定するための少なくとも前記ソースまたは前記ドレインと接続可能なセンス増幅器を含む請求項１５記載のメモリシステム。
【請求項１７】
半導体基板上に形成される不揮発性メモリシステムであって、
（ａ）メモリセルアレイにおいて、
第１の方向に前記基板の両端にわたって延在する長さを有し、第２の方向に互いに隣接する導電性ワードラインであって、前記第１の方向と前記第２の方向とが互いに直交する導電性ワードラインと、
前記導電性ワードラインと、列内の前記基板面との間に挟持された誘電電荷トラッピング材領域と、を含み、
それによって前記列の終端部間の前記個々の列内に複数の直列接続された格納トランジスタが設けられるメモリセルアレイと、
（ｂ）アレイの周辺回路において、
アドレス指定された誘電電荷トラッピング材領域内へ電荷を転送させるために、前記ワードラインと、前記格納トランジスタ列のうちの少なくとも１つの列の終端部と、前記基板とに接続可能な電圧源を含むプログラミング回路と、
前記少なくとも１つのアドレス指定された列内の前記誘電体領域のうちの１つの誘電体領域のアドレス指定された誘電体領域に格納された電荷レベルと関連するパラメータを測定するための少なくとも前記ワードラインと接続可能な電圧源を含む読み出し用回路と、少なくとも１つのアドレス指定された格納トランジスタ列の前記終端部と接続可能な少なくとも１つのセンス増幅器と、を含むアレイの周辺回路と、
を有することを特徴とする不揮発性メモリシステム。
【請求項１８】
前記アレイが、列に沿った隣接するワードライン間の前記基板に形成される複数の不連続なソース／ドレイン領域をさらに含む請求項１７記載のメモリシステム。
【請求項１９】
前記アレイの前記ワードラインが、誘電体層を前記ワードライン間に設け、前記第２の方向に互いに直接隣接して配置された請求項１７記載のメモリシステム。
【請求項２０】
前記アレイの前記ワードラインが、前記ワードライン間に基板ソース領域またはドレイン領域を設けることなく、前記第２の方向に互いに直接隣接して配置された請求項１７記載のメモリシステム。
【請求項２１】
個々の列からなる前記誘電体領域が、前記第２の方向に前記列の長さに沿って連続して延在するストリップ内で形成される誘電電荷トラッピング材層内に設けられた請求項１７記載のメモリシステム。
【請求項２２】
前記第２の方向に延在し、誘電電荷トラッピング材の前記連続するストリップ間で前記第１の方向に隔置された絶縁誘電体の長さをさらに有する請求項２１記載のメモリシステム。
【請求項２３】
前記プログラミング回路が、プログラムされているデータに対応する３以上のしきい値レベルのうちの１つのレベルにそれらのメモリセルをプログラムさせるために、アドレス指定された個々の誘電電荷トラッピング材領域内へ電荷を転送することによって特徴づけられ、さらに、前記読み出し用回路は、前記誘電体領域のうちの前記アドレス指定された誘電体領域の前記プログラムされた３以上のしきい値レベルと関連するパラメータを生成することによって特徴づけられる請求項１７記載のメモリシステム。
【請求項２４】
前記個々の列の前記複数の直列接続された格納トランジスタが８またはそれ以上の数になる請求項１７記載のメモリシステム。
【請求項２５】
ＮＡＮＤ構成を用いて半導体基板上に形成されるフラッシュ不揮発性メモリであって、個々のメモリセルからなる電荷格納エレメントが、格納トランジスタの導電性ワードラインとチャネル領域との間に挟持される誘電電荷トラッピング材から構成されることを特徴とするフラッシュ不揮発性メモリ。
【請求項２６】
半導体基板面上に形成された直列接続されたメモリセルの複数のストリングを含み、前記複数のストリングの端部でグローバルビットラインと接続可能であるタイプの不揮発性メモリセルアレイであって、前記ストリングが、前記基板の両端にわたって第１の方向に延在し、前記アレイが、８またはそれ以上のワードラインを含み、前記ストリングの両端にわたって第２の方向に細長く形成され、その間に誘電体層を設けて前記第１の方向に互いに直接隣接して配置され、前記第１の方向と前記第２の方向とが互いに垂直であり、さらに、電荷格納誘電体層が、前記ワードラインと前記基板面との間で前記ストリング内で挟持され、前記個々のストリングが、その間にソース／ドレイン領域を設けることなく前記メモリセルストリングに沿って形成される一連の８またはそれ以上の誘電電荷格納領域を有することを特徴とする不揮発性メモリセルアレイ。
【請求項２７】
不揮発性メモリセルアレイを形成する方法であって、
半導体基板面の領域上に電荷トラッピング誘電体層を形成するステップと、
前記電荷トラッピング誘電体層上に導電材からなる層を成膜するステップと、
前記導電材を分離して、使用する処理の分解可能な最小のエレメントよりも狭い幅を前記アレイの両端にわたって１つの方向に設けた細長く形成された制御ゲートに変えるステップにおいて、
前記処理の分解可能な最小のエレメントに従う前記１つの方向に幅を有する前記導電材層上に材料ストリップを形成するステップと、
その後、前記ストリップの横壁に沿ってスペーサを形成し、前記１つの方向の前記スペーサの幅が、前記処理の分解可能な最小のエレメントよりも狭くなるようにするステップと、
その後、前記スペーサを利用して、前記アレイの両端にわたって前記１つの方向となるように前記制御ゲートの幅を規定するステップと、
を有することを特徴とする方法。
【請求項２８】
前記電荷トラッピング誘電体層を分離して、前記１つの方向に延在する長さを有するストリップに変えるステップをさらに有する請求項２７記載の方法。
【請求項２９】
不揮発性メモリセルアレイを形成する方法であって、
半導体基板面の領域上に電荷トラッピング誘電体層を形成するステップと、
前記電荷トラッピング誘電体層上に第１の導電材からなる層を成膜するステップと、
導電材層の前記第１の層上に第１のタイプの誘電材ストリップを形成し、前記ストリップは、前記基板の両端にわたって１つの方向に延在し、第２の方向に隔置される長さを有し、前記第１の方向と前記第２の方向とは互いに垂直であるステップと、
前記第１のタイプの誘電材の前記ストリップの横壁に沿って第２のタイプの誘電材のスペーサを形成して、前記第２の方向に前記スペーサ間に空間を残すようにするステップと、
導電材層からなる前記第１の層のエッチングを行い、前記空間の中を通して前記第１の層を除去して、導電材層からなる前記第１の層にトレンチを形成するステップと、
その後、前記トレンチの中を通してイオンを前記基板内へ注入して、前記メモリセルアレイ用のソース／ドレイン領域を形成するステップと、
その後、前記スペーサを除去し、それによって前記第１のタイプの誘電材からなる前記ストリップを間に空隙を設けて残すステップと、
その後、前記第１のタイプの誘電材からなる前記ストリップ上に、前記トレンチと前記空隙とにフィラー誘電体を成膜するステップと、
その後、前記フィラー誘電体および前記第１のタイプの誘電材からなる前記ストリップを平坦化するステップと、
その後、前記第１のタイプの誘電材を除去し、それによって前記第２の方向の両端にわたってフィラー誘電体間に空洞を残すステップと、
その後、前記空洞の中を通る導電材層からなる前記第１の層を除去し、それによって、前記第１の方向に延在し、前記第２の方向に隔置された長さを設けて導電材層の前記第１の層のストリップを残し、これにより、前記第２の方向の導電材層の前記第１の層の前記ストリップの幅が、実質的に前記第２の方向の前記第２のタイプの誘電材の前記除去されたスペーサの幅となるステップと、
を有することを特徴とする方法。
【請求項３０】
前記第１の導電材層の前記ストリップの少なくとも露光された横壁表面領域上に絶縁層を形成するステップと、
前記絶縁層と接触する前記第１の導電材層の前記ストリップ間の前記空洞と前記空間とを充填するために、第２の導電材層を成膜するステップと、
その後、前記第２の導電材層をマスクを通じて除去して、前記第２の方向に延在し、前記第１の方向に隔置された長さを有する前記第２の導電材層のストリップを残すステップと、
をさらに有する請求項２９記載の方法。
【請求項３１】
前記電荷トラッピング誘電体層を分離して、前記第２の方向に延在し、前記第１の方向に隔置された長さを有するストリップに変えるステップをさらに有する請求項２９または３０のいずれか記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、誘電材電荷格納エレメントを用いるタイプの不揮発性フラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能なリードオンリメモリ）セルアレイに関する。
【背景技術】
【０００２】
今日使用されている商業的に成功した多くの不揮発性メモリ製品が存在し、特に、メモリセルが、一般にドープされたポリシリコン材から成る導電性フローティングゲートを備えた小形カードの形の不揮発性メモリ製品が存在する。このカードには格納されているデータ状態のレベルに合わせて電子的電荷が格納されている。このようなメモリセルの一般的な形では、ソース拡散部とドレイン拡散部との間に「分割チャネル」が設けられる。セルのフローティングゲートがチャネルの一方の部分にわたって配置され、ワードライン（制御ゲートとも呼ばれる）がチャネルの他方の部分並びにフローティングゲートにわたって配置される。この構成により、２つの直列トランジスタを持つセルが効果的に形成される。一方のトランジスタ（メモリトランジスタ）は、チャネルの当該トランジスタ部の中を流れることが可能な電流量の制御を行う、フローティングゲートにかかる電荷量と、ワードラインの電圧とを組み合わせたものであり、他方のトランジスタ（選択トランジスタ）はこのトランジスタのゲートとして使用するワードラインのみを備えたものである。上記ワードラインは、フローティングゲート列上に延在する。このようなセルと、メモリシステムにおける当該セルの利用方法および製法を示すいくつかの例が、米国特許第５，０７０，０３２号（特許文献１）、米国特許第５，０９５，３４４号（特許文献２）、米国特許第５，３１５，５４１号（特許文献３）、米国特許第５，３４３，０６３号（特許文献４）、および米国特許第５，６６１，０５３号（特許文献５）、さらに、米国特許第６，２８１，０７５号（特許文献６）に記載されている。これらの特許は、その全体が参照により本願明細書において援用されている。
【０００３】
この分割チャネルフラッシュＥＥＰＲＯＭセルの改変例として、フローティングゲートとワードラインとの間に配置されるステアリングゲートが追加される。アレイの個々のステアリングゲートはフローティングゲートの１つの列上でワードラインに対して垂直に延在する。その結果、選択したセルの読出しまたはプログラミング時に、２つの機能を同時に実行しなければならない状態からワードラインが緩和されることになる。これら２つの機能として、（１）選択トランジスタのゲートとして使用する機能（したがって、選択トランジスタのオンとオフのための適当な電圧が必要となる）と、（２）ワードラインとフローティングゲート間の電磁界（容量）結合を通じて所望のレベルまでフローティングゲートの電圧を駆動する機能とが挙げられる。単一の電圧でこれら双方の機能を最適に実行することはしばしば困難である。ステアリングゲートを追加した場合、機能（１）の実行にはワードラインだけで十分であるのに対して、上記追加されたステアリングゲートは機能（２）を実行する。さらに、このようなセルは、ソース側のプログラミングにより作動することが可能であり、より低いプログラミング電流および／または電圧で済むという利点を有している。フラッシュＥＥＰＲＯＭアレイでのステアリングゲートの利用については、米国特許第５，３１３，４２１号（特許文献７）、米国特許第５，７１２，１８０号（特許文献８）、および、米国特許第６，２２２，７６２号（特許文献９）に記載されている。これらの特許は、その全体が参照により本願明細書において援用されている。
【０００４】
上記援用された参考文献では、そのメモリセルは一般にＮＯＲ構成と呼ばれる構成で接続されている。個々のメモリセルは、１個または２個のフローティングゲート格納エレメントを有するものであり、隣接ビットライン間で接続されているが、セル行内の隣接セルも上記個々のメモリセルと接続されている。１ビットラインが、仮想接地アレイと呼ばれているアレイで、１列のセルのソース拡散部および直接隣接しているセル列のドレイン拡散部の双方の拡散部と接続される。一般にＮＡＮＤ構成と呼ばれている別のタイプのアレイ構成では、８、１６、またはそれ以上のメモリセルが相互に直列に接続され、これらのメモリセルは個々のビットラインと共通電位との間で接続されたストリング内のトランジスタを選択する。このようなアレイおよびそれらの動作を示す例については、米国特許第６，０４６，９３５号（特許文献１０）に記載されている。この特許は、その全体が参照により本願明細書において援用されている。
【０００５】
ゲート誘電体を介してフローティングゲート上へ基板から電子を注入する種々のプログラミング技法が存在する。最も通常に行われるプログラミングメカニズムが、Brown とBrewerにより編集された本「不揮発性半導体メモリ技術」（ＩＥＥＥ  Ｐｒｅｓｓ，第１節２，９〜２５ページ（１９９８年））（非特許文献１）に記載されている。この節は、その全体が参照により本願明細書において援用されている。「ホーラー−ノードハイムトンネリング」（第１節２．１）と呼ばれている１つの技法によって、制御ゲートと基板チャネル間の電圧差により確立される高い電界の影響の下で、電子が、フローティングゲート誘電体のトンネルの中を通される。別の技法、一般に「熱電子注入」（第１節２．３）と呼ばれるドレイン領域でのチャネル熱電子注入によって、セルのドレインに隣接するフローティングゲートの領域内へセルのチャネルから電子が注入される。「ソース側注入」（第１節２．４）と呼ばれているさらに別の技法では、ドレインからチャネル領域で電子注入を行う条件をつくりだすように、メモリセルチャネルの長さに沿って基板面の電位が制御される。ソース側注入については、Kamiyaらの論文「高いゲート注入効率を持つＥＰＲＯＭセル」（ＩＥＤＭ技術ダイジェスト，１９８２年，７４１〜７４４ページ）（非特許文献２）と、米国特許第４，６２２，６５６号（特許文献１１）および米国特許第５，３１３，４２１号（特許文献７）にも記載がある。これら論文と特許は、その全体が参照により本願明細書において援用されている。Ogura らによる「ＥＥＰＲＯＭ／フラッシュのためのバリスティック直接注入による低圧、低電流、高速プログラムステップ分割ゲートセル」（ＩＥＤＭ技術ダイジェスト，１９９８年，９８７〜９９０ページ）（非特許文献３）に記載されているように、「バリスティック注入」と呼ばれている別のプログラミング技法では、短いチャネル内に高い電界が生成され、電荷格納エレメント上へ直接電子が加速される。この論文は、その全体が参照により本願明細書において援用されている。
【０００６】
フローティングゲートから電荷を除去して、メモリセルを消去する２つの技法が、上述の２つのタイプのメモリセルアレイの双方で用いられている。一方の技法は、ソース、ドレイン、基板、および別のゲートへの適正な電圧の印加により基板に対する消去を行う技法である。これらのゲートによって、フローティングゲートと基板間の誘電体層の一部を貫通して電子のトンネリングが行われる。
【０００７】
もう一方の消去技法では、フローティングゲートから別のゲートへこれらゲート間に配置されたトンネル誘電体層を貫通して電子が転送される。当該目的のために、上述した第１のタイプのセルでは、第３のゲートが設けられる。ステアリングゲートの使用に起因して３つのゲートを予め備えた上述した第２のタイプのセルでは、フローティングゲートは第４のゲートを追加する必要なくワードラインのレベルに合わせて消去される。この後者の技法では、ワードラインにより実行される第２の機能が再び追加されるが、これら２つの機能は異なる時点に実行されるため、２つの機能を適合するための妥協を行う必要が避けられる。
【０００８】
所定サイズのメモリカードや別のタイプのパッケージの格納容量の増加を図るために、あるいは、容量の増加とサイズの縮小の双方を図るために、シリコン基板の所定領域に格納できるデジタルデータ量の増加を連続して行うことが望まれる。データの格納密度を上げる１つの方法として、メモリセル当たり１ビット以上のデータを格納する方法がある。これは、フローティングゲート電荷レベルの電圧範囲のウィンドウを分画して３以上の状態にすることにより達成される。このような４つの状態を用いることにより各セルが２ビットデータを格納することが可能となり、１６の状態を持つ１つのセルにより４ビットデータの格納等々が行われる。複数状態のフラッシュＥＥＰＲＯＭの構造と動作については、米国特許第５，０４３，９４０号（特許文献１２）と第５，１７２，３３８号（特許文献１３）とに記載がある。これらの特許は、その全体が参照により本願明細書において援用されている。
【０００９】
メモリセルの物理的サイズおよび／またはアレイ全体の物理的サイズの縮小により、データ記録密度の増加を達成することが可能となる。より小さい機能サイズの実現を可能にする処理技法が時と共に向上するにつれて、一般に集積回路のサイズの縮小がすべてのタイプの回路に対して実行される。しかし、単純な縮小化によりスケーリングを行うことにより所定の回路レイアウトを縮小できる程度については限度があるため、１または２以上の機能がより狭い面積を占めるようにセルを再設計する努力が行われている。
【００１０】
さらに、データ格納密度をさらに上げるための様々なメモリセル設計が実施されている。一例として、各フローティングゲートの複数の状態を格納して動作が可能なＮＯＲ構成で接続されたデュアルフローティングゲートメモリセルがある。このタイプのセルでは、２つのフローティングゲート間に選択トランジスタを備えたソース拡散部とドレイン拡散部との間の上記タイプのセルのチャネル上に２つのフローティングゲートが設けられる。フローティングゲートの各列に沿ってステアリングゲートが備えられ、さらに、ワードラインがフローティングゲートの各行に沿って設けられる。読み出しやプログラミングを行うために所定のフローティングゲートにアクセスする場合、上記フローティングゲートにどのような電荷レベルが存在しても、当該対象フローティングゲートを含むセルの別のフローティングゲート上のステアリングゲートを十分に高く上げて、もう一方のフローティングゲートの下にあるチャネルのスイッチをオンにできるようにする。こうすることにより、同じメモリセル内の当該対象フローティングゲートの読み出しやプログラミング時の或るファクタとして上記他方のフローティングゲートを効果的に除去することができる。例えば、セル状態の読み出しに利用できるセル内を流れる電流量は、この場合、当該対象フローティングゲートの電荷量の関数であって、同じセル内のもう一方のフローティングゲートの電荷量の関数ではない。このセルアレイ構成、その製法、及び、操作技法を示す一例については、米国特許第５，７１２，１８０号（図９＋）（特許文献８）に記載がある。この特許（本願明細書では以後この特許を「デュアル格納エレメントセル」と呼ぶことにする）は、その全体が参照により本願明細書において援用されている。
【００１１】
フラッシュＥＥＰＲＯＭシステムにおいて有用な別のタイプのメモリセルでは、不揮発性の態様で電荷を格納するために、導電性フローティングゲートの代わりに非導電性誘電材が利用される。このようなセルについては、Chanらの論文「真の単一トランジスタ酸化膜・窒化膜・酸化膜ＥＥＰＲＯＭ素子」（ＩＥＥＥ電子デバイス・レター，ＥＤＬ第８巻，Ｎｏ．３，１９８７年３月，９３〜９５ページ）（非特許文献４）に記載がある。シリコン酸化物、窒化シリコンおよびシリコン酸化物（「ＯＮＯ」）から形成される３層誘電体が、メモリセルチャネル上の導電性制御ゲートと半導電性基板の表面との間に挟持される。セルは、セルチャネルから窒化物の中へ電子の注入を行うことによりセルのプログラミングが行われ、そこで、電子はトラップされ、限定された領域に格納される。次いで、この格納された電荷は、セルのチャネルの一部のしきい値電圧を検出可能に変化させる。セルは窒化物の中へホットホールを注入することにより消去される。Nozakiらによる「半導体ディスクアプリケーション用ＭＯＮＯＳメモリセルを備えた１ＭｂのＥＥＰＲＯＭ」（半導体素子回路ＩＥＥＥジャーナル，第２６巻，Ｎｏ．４，１９９１年４月，４９７〜５０１ページ）（非特許文献５）も参照されたい。これには、ドープされたポリシリコンゲートがメモリセルチャネルの一部の上に延在して、別々の選択トランジスタを形成する分割ゲート構成と同様のセルが記載されている。これらの論文は、その全体が参照により本願明細書において援用されている。Brown とBrewerにより編集された本の第１節２を参照すると、上述したプログラミング技法についても、誘電電荷トラッピング素子に適用可能となるように、上記第１節２に記載されている。
【００１２】
上記援用されている米国特許第５，８５１，８８１号（特許文献１４）には、メモリセルのチャネル上に互いに隣接して配置された２つの格納エレメント（一方は上記のような誘電体ゲートであり、他方は導電性フローティングゲートである）の利用についての記載がある。２ビットデータが、一方は誘電体の形で、他方はフローティングゲートの形で格納される。２つのゲートの個々のゲートをプログラミングして、２つの異なる電荷レベル範囲のうちの一方の範囲にすることにより、上記メモリセルはプログラムされて、４つの格納状態のうちの１つ状態を表す４つの異なるしきい値レベルの組み合わせにされる。
【００１３】
個々のセル内に２ビットを格納する別のアプローチが、Eitan らの「ＮＲＯＭ：新規な局在化トラッピング、２ビット不揮発性メモリセル」（ＩＥＥＥ電子デバイス・レター、第２１巻，Ｎｏ．１１，２０００年１１月，５４３〜５４５ページ）（非特許文献６）に記載されている。ＯＮＯ誘電体層はソース拡散部とドレイン拡散部との間のチャネルの両端にわたって延在する。１データビット用の電荷がドレインに隣接する誘電体層に局在化され、別の１データビット用の電荷がソースに隣接する誘電体層内に局在化される。誘電体内で空間的に分離した電荷格納領域の２進状態を別個に読み出すことにより多状態データ格納が得られる。
【特許文献１】
米国特許第５，０７０，０３２号
【特許文献２】
米国特許第５，０９５，３４４号
【特許文献３】
米国特許第５，３１５，５４１号
【特許文献４】
米国特許第５，３４３，０６３号
【特許文献５】
米国特許第５，６６１，０５３号
【特許文献６】
米国特許第６，２８１，０７５号
【特許文献７】
米国特許第５，３１３，４２１号
【特許文献８】
米国特許第５，７１２，１８０号
【特許文献９】
米国特許第６，２２２，７６２号
【特許文献１０】
米国特許第６，０４６，９３５号
【特許文献１１】
米国特許第４，６２２，６５６号
【特許文献１２】
米国特許第５，０４３，９４０号
【特許文献１３】
米国特許第５，１７２，３３８号
【特許文献１４】
米国特許第５，８５１，８８１号
【特許文献１５】
米国特許第６，０９１，６３３号
【特許文献１６】
米国特許第６，１０３，５７３号
【特許文献１７】
米国特許第６，１５１，２４８号
【特許文献１８】
米国特許出願第０９／６６７，３４４号
【特許文献１９】
米国特許出願第０９／９２５，１３４号
【特許文献２０】
米国特許出願第０９／９２５，１０２号
【特許文献２１】
米国特許出願第０９／８９３，２７７号
【特許文献２２】
米国特許出願第０９／８７１，３３３号
【特許文献２３】
米国特許第５，８８７，１４５号
【非特許文献１】
Brown とBrewer著，本「不揮発性半導体メモリ技術」，ＩＥＥＥ  Ｐｒｅｓｓ，第１節２，９〜２５ページ（１９９８年）
【非特許文献２】
Kamiyaら著，論文「高いゲート注入効率を持つＥＰＲＯＭセル」，ＩＥＤＭ技術ダイジェスト，１９８２年，７４１〜７４４ページ
【非特許文献３】
Ogura ら著，論文「ＥＥＰＲＯＭ／フラッシュのためのバリスティック直接注入による低圧、低電流、高速プログラムステップ分割ゲートセル」，ＩＥＤＭ技術ダイジェスト，１９９８年，９８７〜９９０ページ
【非特許文献４】
Chanら著，論文「真の単一トランジスタ酸化膜・窒化膜・酸化膜ＥＥＰＲＯＭ素子」，ＩＥＥＥ電子デバイス・レター，ＥＤＬ第８巻，Ｎｏ．３，１９８７年３月，９３〜９５ページ
【非特許文献５】
Nozakiら著，論文「半導体ディスクアプリケーション用ＭＯＮＯＳメモリセルを備えた１ＭｂのＥＥＰＲＯＭ」，半導体素子回路ＩＥＥＥジャーナル，第２６巻，Ｎｏ．４，１９９１年４月，４９７〜５０１ページ
【非特許文献６】
Eitan ら著，論文「ＮＲＯＭ：新規な局在化トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイス・レター、第２１巻，Ｎｏ．１１，２０００年１１月，５４３〜５４５ページ
【非特許文献７】
DiMaria ら著，論文「ＳｉリッチＳｉ０2 注入器およびフローティング多結晶シリコン格納層を用いる電気的に変更可能なリードオンリメモリ」，日本応用物理学会誌５２（７），１９８１年７月，４８２５〜４８４２ページ
【非特許文献８】
Horiら著，論文「不揮発性メモリアプリケーションのためのＳｉ注入ゲート−Ｓｉ０2 絶縁体を設けたＭＯＳＦＥＴ」，ＩＥＤＭ９２，１９９２年４月，４６９〜４７２ページ
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、一体または独立のいずれの方法でも実現することができる２つの主要な態様を含むものである。一方の主要な態様は、導電性フローティングゲートではなく誘電電荷格納エレメントを用いる新規の不揮発性メモリセル構造を目的とするものである。他方の主要な態様は、メモリセルトランジスタのチャネル上に誘電電荷格納エレメントの両端にわたって１または２以上の限度を設けた領域に３以上の検出可能なレベルのうちの１つのレベルの形で電荷を格納することを目的とするものである。２以上のビットデータが、チャネルの一部の上に在る誘電体の１つの局部領域に格納される。チャネルの長さに沿って互いに離間して配置された２以上のこのような独立にプログラム可能な電荷格納領域をこのようなセルのアレイの個々のメモリセルに設けることができ、２以上のビットデータが個々のこのような領域に格納される。
【課題を解決するための手段】
【００１５】
本発明は、発明の背景で上述したような複数の従来のフラッシュメモリシステムにおいて実現することができる。従来のメモリセルアレイが格納エレメントとして導電性フローティングゲートを利用する場合、電荷トラッピング誘電材がフローティングゲートの代わりに用いられる。誘電体格納エレメントを備えたこのような不揮発性メモリシステムをつくり、処理する方法は、それらの導電性フローティングゲートの対の片方の場合ときわめて類似している。電荷は誘電体格納材の両端にわたって移動しないため、誘電体は、複数の行と列とからなるメモリセルの両端にわたって、メモリセルアレイのほとんど別の領域上に延在することが通常可能となる。しかし、メモリセルが選択トランジスタを含む場合、１つの実施形態では、ゲート誘電体は選択トランジスタ内で電子格納材料により代用される。
【００１６】
ゲート構造を有する個々のメモリセルの格納誘電体に２以上の電子格納エレメントを設けることが可能であり、上記ゲート構造によって、メモリセルチャネルの長さに沿ってそれぞれの２以上の部分で基板面の両端にわたって電位の独立した制御が可能となる。１または２の独立にプログラムされ、読み出された電荷格納領域は、個々の誘電体電子格納エレメント内で利用してもよい。電子が注入される注入先の誘電体領域の拡大や移動は、消去／プログラミングサイクルの回数が増加するにつれて行われるため、同じメモリセル内の隣接領域に影響を与えることはない。これによって、メモリが耐え得る消去／プログラミングサイクルの回数が増加するため、メモリの有効耐用期間が長くなる。
【００１７】
ある特定の例では、発明の背景で上述したデュアル格納エレメントセルは、メモリセルの２つのフローティングゲートの個々のフローティングゲートの代わりに用いられる電荷格納用誘電体を備えている。この誘電体は、導電性ステアリングゲートと基板との間に挟持され、当該ソースとドレインとの間のメモリセルのチャネル上に２つの機能的に別個の電荷格納エレメントが形成される。１つの電荷領域が、これら２つの格納エレメントの個々のエレメントに好適に格納され、上記２つの格納エレメントは、選択トランジスタの対向する側部にセルチャネルの長さに沿って存在する。但し、上記とは別に、２つのこのような領域を用いて電荷格納密度をさらに増加させるようにしてもよい。ある領域内の電荷レベルは当該領域の下にあるセルチャネルの長さの部分のしきい値レベルに影響を与える。２以上のこのような電荷レベル、したがって、２以上の異なるしきい値レベルが、個々のメモリセルの２つの電荷格納領域の個々の電荷格納領域の中へ行われるプログラミング用として規定される。アドレス指定されたセルの２つの電荷格納領域のうちの選択された電荷格納領域のプログラミングと読み出しとが、デュアルフローティングゲートシステムの場合と同様に選択トランジスタのスイッチをオンにし、別のチャネル部を強く導電性へ駆動することにより行われる。これによって、アドレス指定されたセルの選択された電荷格納領域がそのソース、ドレインおよびゲートにかかる電圧に反応することになる。フローティングゲートの代わりに電荷格納誘電体を用いることが可能なデュアル格納エレメントセルアレイの具体例については、米国特許第６，０９１，６３３号（特許文献１５）、米国特許第６，１０３，５７３号（特許文献１６）および米国特許第６，１５１，２４８号（特許文献１７）、並びに「連続するビットライン導体が接触する不連続なソース拡散部とドレイン拡散部とを備えた不揮発性メモリセルアレイおよび形成方法」というYuanらの係属出願中の２０００年９月２２日出願の米国特許出願第０９／６６７，３４４号（特許文献１８）、「基板トレンチを利用する不揮発性メモリセル」というHarariらの２００１年８月８日出願の米国特許出願第０９／９２５，１３４号（特許文献１９）、および「スケーラブルな自己整合されたデュアルフローティングゲートメモリセルアレイおよび前記アレイの形成方法」というYuanらの２００１年８月８日出願の米国特許出願第０９／９２５，１０２号（特許文献２０）に記載がある。これらの特許および特許出願は、その全体が参照により本願明細書において援用されている。
【００１８】
デュアル格納エレメントセルの本発明による別の態様には、電荷格納領域を利用する個々のメモリセルの選択ゲートの下で第３の誘電体格納エレメントを設ける態様が含まれる。これによって、個々の電荷格納領域が２状態（２進演算）で処理されるとき、個々のメモリセルに３ビットデータを格納することが可能となるが、電荷格納領域の若干またはすべてを３以上の状態で処理する場合、さらに多くのデータが単一のセル内に格納される。さらに、制御（ステアリング）ゲートラインの幅を規定するためにマスク内の誘電体スペーサが利用されるメモリセルアレイの製造工程をメモリセルの１つの寸法を縮小するためにオプションとして利用して、アレイのデータ格納密度を高めるように意図してもよい。
【００１９】
別の具体例では、ＮＡＮＤアレイは誘電体層の格納エレメント領域により置き換えられたＮＡＮＤアレイのメモリセルフローティングゲートを有する。この誘電体はワードラインと基板面との間に挟持される。別様に、上記アレイは、２００１年６月２７日出願の米国特許出願第０９／８９３，２７７号（特許文献２１）に記載のように処理される。この特許出願は、その全体が参照により本願明細書において援用されている。個々の格納エレメント領域は３以上の電荷レベルを格納するように処理してもよく、それによって個々のこのような領域内に２以上のビットデータが格納される。
【００２０】
ＮＡＮＤアレイの改善によってＮＡＮＤメモリセルストリングの長さに沿って、隣接するワードラインと格納エレメント間での基板内の通常の冶金によるソース／ドレイン領域が不要となる。代わりに、ワードラインと電荷格納エレメントとは、ＮＡＮＤストリングに沿った電荷格納エレメントの記録密度をほとんど２倍にするようにより近接して一体にパックされる。すなわち、追加のワードラインと電荷格納エレメントとは、メモリセルのＮＡＮＤストリング内のソース拡散部とドレイン拡散部とが現在占める空間内に配置される。この改善されたアレイは、メモリセルソース／ドレイン領域を備えたＮＡＮＤアレイの場合と同様に処理される。
【００２１】
本発明の追加の態様、利点、および特徴は、本発明の例示的な実施形態についての以下の説明に含まれるが、この説明は添付図面と共に読まれるべきである。
【発明を実施するための最良の形態】
【００２２】
図面を参照しながら、いくつかの具体的なメモリセル構成について説明する。上記メモリセル構成の個々の構成で、電荷は、導電性ゲートと基板との間に配置された電荷トラッピング誘電体の少なくとも１つの領域に格納される。これらのメモリセルの例は、１ビットデータが個々の電荷格納領域に格納される２進モード、または、２以上のビットデータが個々の電荷格納領域に格納される多状態モードのいずれかのモードで処理することができる。
【００２３】
第１のメモリセルの例（図１〜図６）
２次元セルアレイの数個のセルが、図２Ａと２Ｂに示す直断面と共に平面図で図１に示されている。細長い、並列のソース拡散部とドレイン拡散部１０３，１０４，１０５が、上記拡散部のｙ方向に延在し、かつ、ｘ方向に隔置された長さが設けられた半導体基板１００の表面１０１内に形成される。電荷格納材を含む誘電体層１０７が基板面１０１上に形成される。細長い、並列の導電性制御ゲート１０９と１１１とがｘ方向に延在し、ｙ方向に隔置された長さを有する。これらのゲートは、一般にドープされたポリシリコン材からつくることができる。
【００２４】
この単純な構造（これはその利点のうちの１つの利点である）の電荷格納エレメントは、ソース拡散部とドレイン拡散部１０３〜１０５との間の誘電体層１０７の領域であり、制御ゲート１０９〜１１１と基板面１０１との間に挟持される。これらの格納エレメント領域は、図１にクロスハッチングでマークされている。作動可能なメモリセルを形成することを目的として、電荷トラッピング材をこれらの領域だけに配置する必要があるが、この電荷トラッピング材は、メモリセルアレイ全体を含む、任意の別の都合のよい構造の一部の上にわたって延在するものであってもよい。
【００２５】
このメモリセルアレイは、標準的処理技法により、特に、フローティングゲートを利用するタイプのフラッシュＥＥＰＲＯＭアレイを製造するために開発された標準的処理技法により形成してもよい。主要な処理工程として、基板面上にイオン注入マスクを形成する工程が含まれる。次いで、この注入マスクを通してイオンがソース／ドレイン領域１０３〜１０５内へ注入される。次いで、このマスクは除去され、誘電体層１０７がアレイ全体にわたって形成される。次いで、ドープされたポリシリコンやポリサイドなどの導電材層が誘電体１０７上に成膜され、エッチマスクがこの誘導体の頂面に形成され、次いで、ポリシリコンのエッチングがマスクを通して行われ、制御ゲート１０９〜１１１があとに残される。ポリシリコンの場合、ドープされた形で最初にポリシリコンを成膜するか、ポリシリコンが細長いストリップ１０９〜１１１に分離される前にイオンを注入することにより、ポリシリコンをドープするかのいずれかの方法により、これら制御ゲートはドープされ、これらの制御ゲートに導電性をもたせることが図られる。ポリシリコンのエッチングが行われるとき、エッチングされている領域内の層１０７もメモリの動作にとって不要であるため除去され、誘電体層１０７のストリップが制御ゲート１０９〜１１１の下に残される。最後に、マスクとして制御ゲートを用いて、制御ゲートストリップ１０９〜１１１間の基板内への別の注入が行われ、隣接セル行間での電気絶縁の向上が意図される。
【００２６】
このようなアレイのプログラミングおよび電荷リテンションが図３に示されている。但し、１つのメモリセルを含む図２Ａの一部は拡大されたものである。発明の背景で上述したチャネル熱電子注入法によりプログラミングが行われる。基板１００、ソース１０４、ドレイン１０５および制御ゲート１１０に適正な電圧がかけられると、ソースからドレインへ向かってセルチャネル内で電子が十分に加速され、ドレイン１０５に隣接する誘電体層１０７内の領域１１５内へ注入されて、そこに保持される。印加される実際のプログラミング電圧はアレイ構造の細部に依存するが、基板１００：０ボルト、ソース１０４：０ボルト、ドレイン１０５：５ボルト、および制御ゲート１１０：８ボルトが典型的な例である。
【００２７】
好ましいプログラミング技法は、発明の背景で上述した参考文献に記載のような導電性フローティングゲートを用いるフラッシュＥＥＰＲＯＭの技法に従うものである。これらのプログラミング電圧の同時パルスは、同時に複数のセルに周期的に印加され、セルのプログラムされた状態がプログラミングパルス間において読み出される。個々のセルがそのプログラムされたレベルに達するとき、当該セルへのプログラミングパルスの印加は終了する。隣接列内のセル間でソース拡散部とドレイン拡散部とが共有され、フローティングゲートメモリアレイで広く利用される仮想接地モードでこれらの拡散部が処理されることに留意されたい。
【００２８】
図３のメモリセルのチャネル長は、電荷格納領域１１５の外側の長さ部分を表す「Ｌ１」と、領域１１５の下にある長さ部分を表す「Ｌ２」との２つの構成要素を有するという特徴を持っている。曲線１１７はチャネルのしきい値電圧（ＶT ）特性を示す。この曲線は、基板面１０１内で行われたかもしれない何らかのしきい値を変更する注入や、何らかの以前のチャネル消去処理のインパクト（後程説明する）に依存して、あるレベルでチャネル長セグメントＬ１に沿って平らである。領域に格納された電荷がＬ１セグメント内のしきい値特性に影響を与えることはない。しかし、Ｌ２チャネルセグメント内では、しきい値は、格納された電荷により著しい影響を受け、さらに、フローティングゲートの対の片方のシステムの場合のように、このしきい値は、セルの格納状態を確定するために測定される特性値である。
【００２９】
チャネル領域上に形成される酸化物層の中を貫通させるホーラー−ノードハイムトンネリングによるプログラミングにはその限界がある。上記プログラミングは、ＮＡＮＤ構成やＡＮＤ構成などのある特定のメモリアレイ構成だけで利用することができる。上記第１例の、あるいは本願明細書で後述する第２または第３のメモリセルアレイの例のいずれもこの技法によりこれらをプログラムすることは実際的ではない。しかし、このようにプログラムできれば、誘電体１０７内の格納領域は、領域１１５に限定される代わりにチャネル長（Ｌ１＋Ｌ２）全体の両端にわたってほぼ均一に延在することになる。
【００３０】
ＶT が１つの所定のしきい値レベル以上か未満かを検出することにより、１ビットデータを格納するように個々のセルを２進で処理することができる。しかし、本発明の１つの主要な態様によれば、３以上のレベルや、３以上の所定のしきい値レベルにより分離されるＶT の範囲を区別するようにセルの処理を行うことにより、個々のセルに２以上のビットデータを格納することも可能である。Ｌ２セグメント内のしきい値レベルのウィンドウが、一例として、セル当たり２ビットを格納する４状態０〜３に分画されて、図３に示されている。格納エレメント当たり３以上のビットを格納するためには、５以上のレベルを代わりに指定してもよい。例示の電流／電圧特性が、誘電体領域１１５に格納されている適切な電荷量の結果として、上記誘導体領域の４つの格納状態の個々の格納状態で図３のセルについて図４に示されている。図４のＸ軸に沿う量ＶCGはセルの制御ゲート１１０にかかる電圧であり、Ｙ軸上の量ＩCELLはセルのチャネルの中を通る電流である。
【００３１】
図３に示すメモリセルは実際には分割チャネルセルである。というのは、電荷格納領域１１５がチャネルの一部だけの両端にわたって延在するからである。上記セルの電気的等価回路が図５に示されている。２つのトランジスタＱ１およびＱ２が隣接するソース拡散部１０４とドレイン拡散部１０５（ビットライン）との間で直列に接続されている。トランジスタＱ１は、セルのエレメントにかかる電圧の十分な組み合わせを行うことにより、プログラミング中または読み出し中に導電性が与えられる。読み出し中、電圧源１２１（ＶCG）は制御ゲート１１０（ワードライン）と接続され、電圧源１２５（ＶS ）は拡散部１０４と接続され、電圧源１２７（ＶD ）は拡散部１０５と接続される。
【００３２】
導電性フローティングゲートを備えたセルと同様に図３のセルを読み出すことができる。２つの一般的方法がある。制御ゲート電圧ＶCGを固定して保ち、セルの格納状態の表示としてセンス増幅器回路１２９によりセル（ＩCELL）の中を通る電流を測定するようにしてもよい。印加される実際のプログラミング電圧はアレイ構造の細部に依存するが、基板１００：０ボルト、ソース１０４：０ボルト、ドレイン１０５：１ボルトおよび制御ゲート１１０：３〜５ボルトの電圧が典型的な例である。上記とは別に、制御ゲート電圧ＶCGを変えて、センス増幅器１２９によりセル電流の値がある一定のしきい値を横切ったことを検出したとき、制御ゲート電圧ＶCGの値を知らせるようにしてもよい。当該電圧値によってセルの格納状態の表示が行われる。この例は、「順方向」読み出しを利用するものである。というのは、プログラミング中のドレインは読み出し中のドレインでもあるからである。上記とは別に、「逆方向」モードで読み出しを行うこともできる。その場合、プログラミング中のドレインとソースとは読み出し中逆方向にされる。
【００３３】
図５の結線図には、プログラミング中センス増幅器１２９を通常接続しないという点を除いて、セルのプログラムに用いる構成要素も含まれる。電圧源１２１，１２５，１２７はプログラミング中図５に示すように接続されるが、供給電圧の値は異なるものとなる。適正な電圧を印加して、誘電電荷トラッピング領域から基板へ電子を移動させることにより、少なくとも１つのワードラインに沿う複数のセルを一括消去することが可能である。一組の消去電圧の例として、基板１００：０ボルト、ソース１０４：フローティング、ドレイン１０５：５ボルト、制御ゲート１１０：−８ボルトのような例がある。
【００３４】
図６は、本願明細書に記載のメモリセルの例のすべてで使用できる電荷格納誘電体層１０７用の２つの例示構造を示す。第１の構造（図６Ａ）には、一般に単に「酸化物」と呼ばれる基板面１０１上で成長したシリコン酸化物（ＳｉＯ2 ）層１３５が含まれ、その後に、層１３５上にわたって成膜される、一般に単に「窒化物」と呼ばれる窒化シリコン（Ｓｉ3 Ｎ4 ）層１３７が続く。次いで、酸化物層１３９の成長が窒化物層１３７上で行われたり、窒化物層１３７上に酸化物層１３９の成膜が行われり、あるいはこれら２つの組み合わせが行われたりする。この酸化膜／窒化膜／酸化膜の構成は、「ＯＮＯ」として知られている。電子はトラップされ、窒化物層１３７内に格納される。例示のこれらの層の厚さは、層１３５：４０〜８０オングストローム、層１３７：５０〜８０オングストローム、層１３９：５０〜１００オングストロームのようになる。次いで、制御ゲートが形成される源となる導電材層がＯＮＯ層上に成膜される。
【００３５】
図６Ｂに示す第２の構造は、電子をトラップし、格納するために、シリコン・リッチ・シリコン二酸化物からなる特製の層１４１を利用するものである。このような材料については、DiMaria らによる論文「ＳｉリッチＳｉ０2 注入器およびフローティング多結晶シリコン格納層を用いる電気的に変更可能なリードオンリメモリ」（日本応用物理学会誌５２（７），１９８１年７月，４８２５〜４８４２ページ）（非特許文献７）と、Horiらの論文「不揮発性メモリアプリケーションのためのＳｉ注入ゲート−Ｓｉ０2 絶縁体を設けたＭＯＳＦＥＴ」（ＩＥＤＭ９２，１９９２年４月，４６９〜４７２ページ）（非特許文献８）とに記載がある。これらの論文は、その全体が参照により本願明細書において援用されている。。一例として、層１４１の厚さを約５００オングストロームとすることができる。
【００３６】
第２のメモリセルの例
別の例示のメモリアレイが図７〜図９に示されている。このメモリアレイは１組の代わりに２組の直交して配置される導電性ゲートの使用により第１の例とは異なるものである。図７は、アレイの数個のセルを平面図で示し、図８Ａと図８Ｂは２つの直交方向の断面図である。基板１６３の表面１６４内に形成された並列のソース拡散部とドレイン拡散部１５１，１５２，１５３は、アレイの両端にわたってｙ方向に細長く形成され、ｘ方向に隔置される。ステアリングゲートと呼ばれる場合もある導電性制御ゲート１５５，１５６，１５７もｙ方向に細長く形成され、ｘ方向に隔置される。これらのゲートはそれぞれの拡散部１５１，１５２，１５３に沿って配置される。これらの拡散部は、メモリセルチャネルの両端にわたってこれら制御ゲートを配置できるように、第１の例の拡散部よりもさらに大きく離間して配置される。アレイのワードラインを形成する第２の組の導電性制御ゲート１５９，１６０，１６１はｘ方向に細長く形成され、ｙ方向に隔置される。導電性ゲートは、一般にドープされたポリシリコンから形成されるが、他の低い抵抗材から形成されたものであってもよい。
【００３７】
図８Ａと図８Ｂの断面図を参照すると、電荷格納用誘電体層１６５がアレイの基板面１６４上に形成される。この誘電体は、図６Ａ〜Ｂと関連して上述した２つの特定の誘電体のうちの一方であってもよい。別の誘電体層１６７が、互いを横切る２組の導電性ゲート間に形成される。２組のゲート間の電位差を維持することを目的として、この層は２５０オングストローム厚の酸化物などの比較的厚い層となるようにつくられる。
【００３８】
図８Ａおよび図９の１つのメモリセルの拡大断面図から、個々のメモリセルチャネルの長さが、２組の制御ゲートの異なる部分と、電磁界結合した２つの部分とに分画されることに留意されたい。ワードライン１６０はチャネル長の左側およそ１／２の上に在り、制御ゲート１５７が他方のチャネル長上に在る。電荷格納用誘電体１６５は基板面１６４とこれらのゲートとの間に挟持される。上記第１の例の処理とは異なるこのアレイの処理時における主要な相違点として、層１６５内の２つの隣接領域１７１と１７３に電荷を格納することが可能であるという点、さらに、これらの領域の個々の領域を個々にプログラムし、他方の領域から独立に読み出すことが可能であるという点が挙げられる。ソース側注入によるプログラミングが好ましく、このプログラミングによって、電荷格納領域１７１がゲート１６０の内部端面に隣接して配置され、電荷格納領域１７３がゲート１５７の内部端面に隣接して配置される。これに対して、チャネル熱電子注入によりプログラムされた場合、電子は領域１７１と１７３の代わりに層１６５内の領域１７２と１７４に格納される。領域１７２と１７４はセルのソース／ドレイン領域１５２と１５３のそれぞれの領域に隣接する。
【００３９】
この例のセルは、隣接するソース／ドレイン領域１５２と１５３との間に、上記セルのチャネル上に２つの電荷格納エレメントを有効に含むものであり、導電性ゲート１６０の下に一方のエレメントが在り、導電性ゲート１５７の下に他方のエレメントが在る。誘電体層１６５をこれらの領域に限定してもよく、あるいは、アレイのより多くの部分にわたって誘電体層１６５が延在する方が通常さらに好都合である。図７〜図９は、アレイ全体に延在する電荷格納層１６５を示している。
【００４０】
図９の曲線１７５は、ソース側注入により領域１７１と１７３内でプログラムされた場合の、セルのチャネルの両端にわたって変動するしきい値電圧特性（ＶT ）を示す。領域１７１に格納された電荷量は、その下にあるしきい値のＶT 値１７７を与え、領域１７３に格納された電荷量は、その下にあるしきい値のＶT 値１７９を与える。しきい値１７７と１７９の個々のしきい値は２つの格納状態のうちの一方の状態に保持してもよい。その場合、１つのブレイクポイントしきい値がこれらの状態間で設定される。これが終了した場合、２ビットデータが個々のセルに格納される。上記とは別に、第１の例のアレイ用として図３に示されているように、値１７７と１７９の個々の値を３以上のレベルで処理してもよい。図３に示すように、レベル１７７と１７９の個々のレベルが４状態で処理される場合、４ビットデータの合計が個々のメモリセルに格納される。言うまでもなく、チャネルの一部または両方の部分が５以上のレベルで処理される場合、５以上のビットデータが個々のセルに格納される。電荷格納領域１７１と１７３の分離を保証するために、それらの電荷格納領域間の誘電体層１６５の一部を除去し、熱酸化膜または別の比較的非トラッピングな誘電体によってこの一部を置き換えることができる。また、ソース側注入の代わりにチャネル熱電子注入によってセルをプログラムする場合、曲線のレベル１７８と１８０は電荷格納領域１７２と１７４のしきい値電圧効果を示す。上記とは別に、個々のメモリセルに格納されたデータ量をさらに増加させるために、ソース側注入と熱電子注入の双方を用いてプログラミングを行うことによりすべての４つの電荷格納領域１７１〜１７４を利用するようにしてもよい。
【００４１】
しきい値１７７と１７９の個々のしきい値は好適にプログラムされ、互いに独立に読み出される。セルの１つのセグメントを固くし、それによってそのプログラムされたしきい値レベルのいずれの効果も取り除かれるのに対して、他方のセグメントはプログラムされたり、読み出されたりする。アレイに印加される特定の電圧はそのアレイの特定の構造に依存するものではあるが、以下の値は、ソース側注入による図９のセルのプログラミングに利用できると考えられるおおよその電圧である。
左側セグメントをプログラムする場合、領域１７１：基板１６３：０ボルト、ソース１５３：Ｖｓ＝０ボルト、ドレイン１５２：ＶD ＝５ボルト、ワードライン１６０：ＶWL＝８ボルト、および制御ゲート１５７：ＶSG＝右側素子のしきい値ＶT １７９＋約１ボルトである。
右側セグメントをプログラムする場合、領域１７３：基板１６３：０ボルト、ソース１５２：Ｖｓ＝０ボルト、ドレイン１５３：ＶD ＝５ボルト、制御ゲート１５７：ＶSG＝８．８ボルト、およびワードライン１６０：ＶWL＝左側素子のしきい値ＶT １７７＋約１ボルトである。
チャネル熱電子注入によるプログラミング用電圧のおおよその値は、例えば、以下のようなものとすることができる。
左側セグメントをプログラムする場合、領域１７２：基板１６３：０ボルト、ソース１５３：ＶS ＝０ボルト、ドレイン１５２：ＶD ＝５ボルト、制御ゲート１５７：ＶSG＝８ボルト、およびワードライン１６０：ＶWL＝８ボルトである。
右側セグメントをプログラムする場合、領域１７４：基板１６３：０ボルト、ソース１５２：Ｖｓ＝０ボルト、ドレイン１５３：ＶD ＝５ボルト、制御ゲート１５７：ＶSG＝８ボルト、およびワードライン１６０：ＶWL＝８ボルトである。
プログラミングは、これらの電圧を同時に用いて複数のセルのパルス出力を交互に行い、それらのプログラムされた状態を読み出すことにより、また、これらの状態を検証することによってもこの例で好適に達成される。上記プログラミングは、フローティングゲート・フラッシュメモリゲートアレイの場合のように所望のレベルに達した後セル毎に終了する。
【００４２】
上述したように領域１７１と１７３だけをプログラムする場合、図９のセルに対する例示の読み出し用電圧は以下のようになる。
左側領域１７１を読み出す場合、しきい値１７７、０ボルトが基板１６３とソース１５２に印加され、ドレイン１５３は低い電圧（１ボルトなど）に保たれ、選択ゲート１５７は、領域１７３がその最高のしきい値状態までプログラムされた場合に導通することを保証できるほど十分に高い電圧に保たれる。次いで、ワードライン１６０の電圧が変更され、領域１７１のしきい値を検出するためにビットライン電流がモニタされる。
同様に、右側領域１７３を読み出す場合、しきい値１７９、０ボルトが基板１６３とソース１５３に印加され、ドレイン１５２は低い電圧に保たれ、ワードライン１６０は高い電圧に保たれる。次いで、選択ゲートの電圧が変更され、領域１７３のしきい値を検出するためにビットライン電流がモニタされる。
電荷格納領域１７２と１７４だけを上述したようにプログラムする場合、図９のセルに対する例示の読み出し用電圧は以下のように示すことができる。
左側領域１７２を読み出す場合、しきい値１７８、０ボルトが基板１６３とソース１５２に印加され、８ボルトが選択ゲート１５７に印加され、低い電圧（１ボルトなど）がドレイン１５３に印加される。次いで、ワードライン１６０の電圧が変更され、領域１７２のしきい値を検出するためにビットライン電流がモニタされる。
右側領域１７４を読み出す場合、しきい値１８０、０ボルトが基板１６３とソース１５３に印加され、８ボルトがワードライン１６０に印加され、およそ１ボルトがドレイン１５２に印加される。次いで、選択ゲート１５７の電圧が変更され、領域１７４のしきい値を検出するためにビットライン電流がモニタされる。
４つの領域１７１〜１７４のすべてが電荷を用いてプログラムされたとき、これらの領域は、以下のように同時に読み出すことができる。
電荷格納領域１７２と１７４を読み出す場合、読み出しは上述したように進行する。
領域１７１を読み出す場合、０ボルトが基板１６３とソース１５３に印加され、選択ゲート１５７は、領域１７３と１７４がその最高のしきい値状態までプログラムされたとき導通することを保証できるほど十分に高い電圧に保たれ、領域１７２を通じて空乏できるほど十分な電圧（およそ３ボルト）がドレイン１５２に印加される。次いで、ワードライン１６０の電圧が変更され、領域１７１のしきい値を検出するためにビットライン電流がモニタされる。
領域１７３を読み出す場合、０ボルトが基板１６３とソース１５２に印加され、ワードライン１６０は、領域１７１と１７２がその最高のしきい値状態までプログラムされたとき導通することを保証できるほど十分に高い電圧に保たれ、領域１７４を通じて空乏できるほど十分な電圧（およそ３ボルト）がドレイン１５３に印加される。次いで、選択ゲート１５７の電圧が変更され、領域１７３のしきい値を検出するためにビットライン電流がモニタされる。
【００４３】
さらに、４つの領域すべてのこのような読み出しを可能にするために、互いに所定の関係を持つように、個々の対の領域（左側の対１７１と１７２および右側の対１７３と１７４）内へプログラムされた状態の電荷レベルを制約することが望ましい。このような１つの関係として、個々の対の外側の電荷格納領域、すなわち左側の対用の領域１７２および右側の対用の領域１７４に電荷レベルが与えられ、上記対（例えば、ほぼ１状態レベル分高い）のそれぞれの内部領域１７１または１７３よりも十分に高いしきい値電圧（ＶT ）が結果として得られるということが挙げられる。次いで、上記により、いくつかのしきい値の組み合わせについての所定の制約を利用しないで、上述した態様で１つのゲートの下にある２つの領域の個々の領域内のしきい値を読み出すことが可能となる。これは、内部領域のしきい値が、外側の領域のしきい値に等しいか、あるいはこれを上回る値に対してプログラムされないことに起因する。
【００４４】
このことを説明するには一例を挙げて説明すると役立つであろう。低い方から０，１，２，３の順に最高を４として５つのプログラムされたしきい値レベルの範囲を指定することができる。これらのうち４つの範囲が電荷格納領域１７１〜１７４の個々の電荷格納領域で使用され、上位の組のしきい値レベル１〜４が外側領域１７２と１７４の個々の領域用として、また、内部領域１７１と１７３用として低位の組の０〜３が用いられる。この場合、個々の電荷格納領域のしきい値電圧の許される組み合わせから得られる個々の電荷格納の対用として、以下のように１０の格納状態を指定することができる。
2005508094.tif 000003
したがって、個々の領域内の５つの異なる電荷（しきい値）レベルの検出を行うことにより、合計１０の異なる状態が図９に示すメモリセルの個々の側で検出可能となり、この結果、メモリセルについて１００の異なる格納状態の組み合わせが得られることになる。言うまでもなく、より少数のしきい値レベルを用いることにより、より少数の検出可能な状態が結果として得られることになる。また、しきい値レベルの数の増加は追加の格納状態を提供することになる。
【００４５】
４つの領域の個々の領域内でしきい値レベルをプログラムする望ましい順序も存在する。すなわち、外部領域１７２と１７４のプログラミングよりも先に内部領域１７１と１７３の双方のプログラミングを行うことである。共通のワードラインを共有するこのようなセル行の個々のセルにソース側注入を行うことにより領域１７３が最初にプログラムされる。次いで、ソース側注入を可能にするために、領域１７１の下の領域１７３内へプログラムされた電荷レベルに依存する電圧ＶSGを領域１７１の個々の制御ゲート１５７に印加した状態で、領域１７１が同様に行に沿ってプログラムされる。次いで、熱電子注入によりいずれかの順序で領域１７２と１７４とがプログラムされる。
【００４６】
この例および他の２つの例では、それらの電荷トラッピング層内へのホール注入により、および／または電荷トラッピング層から電子を取り出すことによりメモリセルの消去が達成される。これらのホールによって、プログラミング処理中電荷トラッピング層内へ注入された電子の負電荷は無効になる。プログラミング中に電子を受け取り、消去中にホールを受け取るのはこの第２の例（図７〜図９）の層１６５である。２つの固有の消去技法が存在する。「チャネル消去」と呼ばれている１つの消去技法では、ホールは、基板面と接触する当該層の酸化物部分の中を貫通することによりシリコン基板から層１６５の電荷格納部分内へ注入される。同じアプローチで、層１６５の電荷格納部分に格納された電子のいくつかは、シリコン表面まで層１６５の酸化物部分を貫通するトンネリング機構により取り出すことが可能である。これをもたらすために図９のセルの場合、基板に関して、ワードライン並びに選択ゲートに負電位が印加される。この場合、ドレインおよびソースは接地されるか、フローティング状態に放置される。別の技法では、ホールはドレインまたはソースの近くの基板の領域から層１６５内へ注入され、および／または、層１６５とソース／ドレイン領域との間でトンネリングを行うことにより電子が取り出される。この第２のアプローチでは、図８と図９を参照すると、ワードライン１５９〜１６１とステアリングゲート１５５〜１５７の双方にかかる負電圧と、ドレインおよびソース１５１〜１５３にかかる正電圧との組み合わせが印加される。（上述した第１の例の図３に示すセルでは、正電圧はドレイン１０５に印加され、ソース１０４はフローティング状態に放置され、負電圧はワードライン１１０に印加される）。図９のセルの内部格納領域１７１と１７３とが使用中の場合、この第２の消去アプローチは利用されない。
【００４７】
セルがソース側注入によりプログラムされたとき、上記チャネル消去技法が用いられる。熱電子注入法によりプログラムされた格納領域だけを使用する場合、これら２つの消去技法のうちのいずれかを使用することができる。しかし、セルが熱電子注入によりプログラムされた場合、このチャネル消去には、チャネル全体の両端にわたってホールおよび／または電子のトンネリングが行われるという問題点があり、従来のプログラミングによりトラップされた電子を含まない電荷トラッピング層の一部の過消去が生じる結果となる。これが、セルチャネルの両端にわたる曲線１７５（図９）の平らな０部分を負のしきい値まで下げる原因になっていることが考えられる。
【００４８】
この第２の例ではセルブロック内で複数のセルの同時消去を行うために、基板１６３：０ボルト、ソース１５２：ＶS ＝５ボルト、ドレイン１５３：ＶD ＝５ボルト、制御ゲート１５７：ＶSG＝−８ボルト、およびワードライン１６０：ＶWL＝−８ボルトの電圧が同時に個々のセルに印加される。これらの電圧によって上述した第２の消去アプローチが実行される。
【００４９】
標準的処理技法により、特に、フローティングゲートを利用するタイプのフラッシュＥＥＰＲＯＭアレイの製造用として開発された標準的処理技法により、図７〜図９のメモリセルアレイを形成してもよい。１つの処理例では、層１６５はメモリセルアレイの基板領域全体にわたって最初に形成される。次いで、第１のポリシリコン層がこの領域上にわたって成膜され、ポリシリコンのエッチングが適切なマスクを通して行われ、制御ゲート１５５〜１５７が後に残される。１つの例では、制御ゲート１５５〜１５７間の層１６５はこのエッチング処理の一部として除去される。次いで、制御ゲートと別の一時的マスキング材料（図示せず）とにより形成されるマスクを通してソース／ドレイン領域１５１，１５２，１５３が注入され、これによって、制御ゲート１５５〜１５７の１つの端面との自己整合が行われる。層１６５が、制御ゲート１５５〜１５７間に在る基板面１６４上に形成され、同時に制御ゲート１５５〜１５７の頂部と側部とにわたって形成される。この層は、ＯＮＯ（図６Ａ）またはシリコンリッチ酸化物（図６Ｂ）からなる連続層である。図８および図９に示す層１６７は、同じ層１６５の一部または層１６５と別の誘電材との組み合わせであってもよい。このような別の誘電材は、制御ゲート１５５〜１５７の頂面上の制御ゲート１５５〜１５７および／または厚い酸化物層（図示せず）からなる垂直壁に沿って形成される酸化物スペーサ（図示せず）の形のものであってもよい。この頂面の酸化物は、分離されて、ゲート１５５〜１５７に変えられる前に、第１のポリシリコン層の頂部に酸化物を成膜することにより好適に形成される。次いで、第２のポリシリコン層がこの連続層上にわたって形成され、次いで、エッチングされて、ワードライン１５９，１６０，１６１に変えられる。
【００５０】
この第２の例のメモリセルは、追加された制御（ステアリング）ゲート１５５〜１５７に起因して、１解像要素分だけｘ方向に図１〜図３の第１の例よりも大きな寸法を有することに留意されたい。第２のポリシリコン層はこの第２の例でも必要となる。しかし、この追加された構造とサイズとによって、個々のセルに格納できるデータ量を２倍にすることが可能となる。
【００５１】
いくつかの目的のために図７〜図９のセルを有効に変更することによって、制御ゲート１５５〜１５７の下の電子格納層は、通常基板面１６４上に成長した酸化物である薄い（２００オングストローム厚などの）ゲート誘電体と置き換えられる。これによって第２の電子格納領域１７３が除去されるが、独立した選択トランジスタ機能が個々のセルに追加される。次いで、個々のセル行に消去を制限することができる。
【００５２】
第３のメモリセルの例
図１０〜図１３に示すこの例では、発明の背景で上述したデュアル格納エレメントセルのアレイに、図６Ａ〜図６Ｂと関連して上述した誘電電荷トラッピング材層の一部により置き換えられたアレイの導電性フローティングゲートが設けられる。このアレイの製造と処理は、上述した発明の背景と発明の開示の中で援用されている特許および特許出願に記載のデュアル格納エレメントセルのアレイの場合と同様である。
【００５３】
図１０〜図１２はアレイを示す。ソース拡散部とドレイン拡散部１８５，１８６，１８７は、半導体基板１８３の表面１８１内に形成され、ｙ方向に延在し、ｘ方向に隔置された上記拡散部の長さを有する。図１０の平面図から明らかなように、導電性ステアリングゲート１８９，１９０，１９１，１９２，１９３，１９４が拡散部と同じ方向に配向され、拡散部のいずれかの側部にｘ方向に配置される。導電性ワードライン１９７〜１９９はｘ方向に延在する長さを設けて配向され、ｙ方向に配向される。一般的に、これらの導電ラインはドープされたポリシリコン材からつくられる。
【００５４】
ワードライン１９７〜１９９は、余分な処理工程を避けるために、異なる処理段階で一方が他方の上に形成される２つのピースとしてではなく、１つの成膜された導電材層から好適に形成される。しかし、このような２つのピース構造は、ドープされたポリシリコンラインがワードライン用として所望したものよりも小さな導電率を有する場合、利点となり得るものである。その場合、ドープされたポリシリコンラインの頂面と接触するさらに高い導電率を持つ材料の第２のピースを追加することができる。このような材料は、２つの例としてシリサイドや金属であってもよい。
【００５５】
図１１Ａと図１１Ｂの断面図に例示のように、ステアリングゲート１８９〜１９４が図６Ａ〜図６Ｂのうちの一方の図に対応して電荷格納材の層２０１上にわたって配置される。ステアリングゲート１８９〜１９４が電荷格納層２０１上に形成された後、ｙ方向に延在する当該層のストリップはｘ方向に１つおきのステアリングゲート間で除去される。ソース／ドレイン領域１８５〜１８７が、ｘ方向に１つおきのステアリングゲート間の残りの領域間で注入される。酸化物層２０３が、ワードライン１９７〜１９９から当該ステアリングゲートを絶縁するために、ステアリングゲート１８９〜１９４の頂部と側部上に形成され、さらに、露光された基板面１８１上に同時に形成されて、ワードライン１９７〜１９９の下にゲート酸化膜が得られる。誘電体層２０３の厚さの一例は、ドープされたポリシリコンステアリングゲート１８９〜１９４上にわたって２００オングストロームであり、基板面１８１上で１５０オングストロームである。例えば、基板面１８１上の酸化物層２０３の一部分に直接形成される、図１１Ａに示すワードライン１９８の部分１９８’は当該メモリセル行で選択トランジスタゲートとして機能する。
【００５６】
復号器の複雑さを少なくするために、拡散部１８５〜１８７の側部のいずれかの側部上の隣接する複数対のステアリングゲートをステアリングゲート用の復号器で一体に電気的に接続することが望ましい。このような一対にはステアリングゲート１９１と１９２とが含まれる。前に参照したデュアル格納エレメントセルの特許および特許出願のいくつかに記載のように、このような隣接する複数対のステアリングゲートの中間拡散部上にわたってこれらのゲートを接合することにより、上記とは別に、これらのゲートを物理的に一体にマージしてもよい。
【００５７】
個々の格納エレメントを規定して、ステアリングゲート１８９〜１９４のうちの１つのステアリングゲートの下の誘電体トラッピング層２０１の領域内にこれらの格納エレメントが存在するようにすることができる。上記ステアリングゲートで、図１０の平面図の斜交平行線模様に示すように、ワードライン１９７〜１９９のうちの１つのワードラインが交差する。１つのメモリセル当たり２つのこのような格納エレメントが設けられる。格納エレメント当たり１ビットを格納するために、個々の格納エレメントで１つの電荷格納領域を２状態（２進）で処理することができる。上記とは別に、デュアル格納エレメントセルの米国特許第６，１５１，２４８号（特許文献１７）に記載の態様と類似の態様で、１領域当たり４状態のような３以上の状態を個々に格納するために電荷格納領域を処理することができる。このような誘電体格納メモリアレイの処理は、上記特許に記載されている処理の場合と同様であるが、１つの相違点として、フローティングゲートが設けられていないので、ステアリングゲートでの低い電圧の使用が挙げられる。
【００５８】
図１２を参照すると、図１１Ａのメモリセルのうちの１つのメモリセルの拡大図が示されている。このセルを処理して、ソース側注入法を用いてプログラミングを行うことにより、ワードライン１９８の一部である選択トランジスタゲート１９８’の個々の側部に隣接する２つの領域２１１と２１３内の誘電体層２０１内で電荷をトラップすることができる。一方、チャネル熱電子注入法によりプログラムされた場合、電荷格納領域２１２と２１４は、代わりにそれぞれのソース／ドレイン領域１８６と１８７に隣接して配置される。上記とは別に、ソース側注入法と熱電子注入法とを用いて、電荷格納領域２１１〜２１４の４つすべての領域を順次プログラムすることにより、これら４つの領域をすべて利用してもよい。個々の領域は、図９の例を参照して上述したしきい値関係に対してする同じ配慮により限定されるような２状態または３以上の状態のいずれかの状態となるが、書き込みの順序についての制約条件はない。選択トランジスタゲート１９８’の側部のいずれかにおける、および、ワードライン１９８の下に在るメモリセル内での誘電体２０１の部分は、前に参照したデュアル格納エレメントセルアレイおよびシステムの２つの導電性フローティングゲートを置き換えるセルの２つの格納エレメントを規定するものである。しかし、誘電体層２０１はこれらの格納エレメントを越えて延在することができる。１つの形態では、層２０１が、隣接列内のメモリセルの選択トランジスタ間でｘ方向に延在する個々の幅と、多数のメモリセル行の両端にわたってｙ方向に延在する長さとを有するストリップの形で形成される。これらのストリップ、および上記ストリップ間の選択トランジスタゲート誘電体は、図１２に示すステアリングゲート１９２と１９３の端面などのステアリングゲートの端面と自己整合することができる。
【００５９】
ソース側注入によりプログラムされた場合の誘電体２０１の領域２１１と２１３に格納された電荷の効果が、上述した他の２つの例と類似した図１２のしきい値電圧曲線２１５の部分２１７と２１９により示されている。ソース側プログラミングは、しきい値＋１ｖというバイアス条件を与える端子を移動させることによりこのセルでは図９のソース側プログラミングとは異なるものである。図１２では、この端子は、格納領域２１１と２１３の双方用の選択ゲート１９８’と接続されたワードライン１９８である。さらに、プログラムされていない格納領域の上方に在るステアリングゲートは今度は十分に高いオーバドライブ電圧レベル（例えば、８ボルト）に合わせて駆動される。例えば、格納領域２１１をプログラムする場合、ステアリングゲート１９３はオーバドライブ電圧まで駆動され、ワードライン１９８は、選択トランジスタ１９８’のしきい値電圧以上の約１ボルトまで駆動される。
【００６０】
図１２の曲線部２１７は、電荷領域２１１の下に在るメモリセルチャネルの一部のしきい値電圧ＶT の変動例を示す。同様に、チャネルに対する電荷領域２１３の効果は曲線２１５の部分２１９により示されている。他の例と関連して前述したように、これらの領域の個々の領域は、（セル当たり１ビットを格納する）２状態で処理してもよいし、（セル当たり２以上のビットを格納する）３以上の状態で処理してもよい。チャネル熱電子注入によりプログラムされた場合、電荷は領域２１２と２１４に格納される。しきい値電圧に対する効果は図１２の曲線２１５のそれぞれの部分２１６と２１８により示されている。領域２１２と２１４の個々の領域は２状態または３以上の規定された状態のいずれかの状態で処理することができる。このようなプログラミング中、すべての３つのゲート１９２，１９３，１９８’は、高いオーバドライブ電圧（例えば、すべての３つの電圧が８ボルトであると想定する）まで駆動される。データ依存電荷が４つの領域２１１〜２１４の個々の領域に格納される場合、セル格納能力は、図９のセル格納能力について記載されているセル格納能力と同じである。図１２の格納領域の消去ステップは前述したように図９の格納領域の消去ステップの後に続いて行われる。
【００６１】
図１３は、図１１Ａと図１２の断面で示されるメモリセルのオプションによる変更を示す。その相違点として、ワードライン１９８’の選択ゲート部分が、選択トランジスタゲート誘電体２０５が溝２２１の底部と壁部とに沿って底部と壁部との間に形成されて、基板１８３内の溝部すなわち凹部２２１内へ延在するという点が挙げられる。この構造によって、基板面１８１の両端にわたって追加領域をまったく設けることなく、選択トランジスタのチャネルの長さが長くなる。
【００６２】
上述した構造内のゲートはドープされたポリシリコン材からつくられることが望ましいが、説明したポリシリコン層の１つの層または２つの層の代わりに、別の好適な導電材を使用してもよい。例えば、ワードライン１９７〜１９９の形成材料である第２の層は、その導電率を上げるために頂面にタングステンなどの導電性屈折金属シリサイドを設けたポリシリコンであるポリサイド材であってもよい。ステアリングゲート１８９〜１９４の形成材料であるポリサイド材は第１の導電層用として通常好ましいものではない。というのは、ポリ間誘電体としてポリサイドから成長される酸化物は、ポリシリコンから成長するものよりも品質が低いからである。同じ配慮は上述した第２のメモリセルの例についても当てはまる。第１のメモリセルの例の場合、唯一の導電性ゲート層しか形成されないため、当該ゲートはポリサイド材であってもよい。
【００６３】
図１０の断面Ｖ−Ｖの両端にわたる図１１Ａに示す構造の変更例が図１４に示され、図１４でも同じ参照番号が用いられている。主要な相違点として、電荷トラッピング導電層２０４がワードライン１９７〜１９９の一部である選択ゲートの下に配置され、別の電荷格納領域が形成されて、その大きさを増やすことなく１つのメモリセルのデータ格納容量がさらに増加されるという点が挙げられる。すなわち、図１５の拡大図に最もよく示されているように、基板面１８１と選択ゲート１９８’との間の比較的非トラッピングな選択ゲート誘電体２０３（図１２）および２０５’（図１３）が電荷格納誘電体層２０４よって置き換えられている。これによって、誘電体層２０４内に別の電荷格納領域４０１が形成される。図１５のしきい値電圧曲線に示すように、曲線部４０３は電荷格納領域４０１のメモリセルチャネルに対する効果を示す。領域４０１は、基板１８３からの電子のホーラー−ノードハイムのトンネリングにより好適にプログラムされ、したがって、選択ゲート１９８’と実質的に同一の広がりをもつものである。領域４０１は、２状態（１つの追加ビットデータを格納する）でまたは３以上の状態（２以上の追加ビットを格納する）で処理してもよい。別々の電荷格納領域２１１と２１３と組み合わされた場合、次いで、図１５に示す単一メモリセルは多くのビットデータを格納することができる。
【００６４】
２つの追加の電荷格納領域２１２と２１４を持つ図１４と図１５の個々のメモリセルを処理し、それによって、個々のメモリセル内に５つの電荷格納領域を設けることも可能である。このことが可能である理由は、これらの異なる領域に電荷を格納するために利用できる３つの異なるプログラミングメカニズム、すなわち、領域２１１と２１３に対するソース側注入、領域２１２と２１４に対する熱電子注入、および領域４０１にするホーラー−ノードハイムトンネリングが存在するからである。これら５つの領域の個々の領域は２状態で処理（この場合、１つのセルが５ビットデータを格納する）してもよい。あるいは、３以上の状態で処理（１つのセルが６以上のビットデータを格納する）してもよい。または、５つの領域のうちの１または２以上の領域は２状態（２進）で処理し、残りの領域は、図９の対応するセルの電荷格納領域に関して説明したように、領域２１１，２１２，２１３，２１４に対する状態制限を設けて、３以上の状態（マルチ状態）で処理するようにしてもよい。
【００６５】
図１５を参照すると、消去されたメモリセルの３つの電荷格納領域２１１，２１３，４０１が順番にプログラムされる。消去されるとき、しきい値曲線２１５は０ボルト（図示せず）で格納領域すべての両端にわたって平らである。消去されたセルの領域２１１，２１２，２１３，２１４が、図１２と関連して上述したように最初にプログラムされる。ソース側注入によりプログラムされる格納領域２１１と２１３の場合、ワードライン１９８にかかる電圧は格納領域４０１の消去されたしきい値よりわずかに上の値に保たれ、ソース側注入の促進が図られる。次いで、例えば、基板１８３を約０ボルトに保つことにより、ソース／ドレイン領域１８６または１８７のいずれかを約０ボルトに置くことにより、さらに、約１０〜１２ボルトのプログラミング用電位まで選択ゲート１９８’を上げることにより、ホーラー−ノードハイムトンネリングによって中央領域４０１がプログラムされる。この０ボルトのバイアスレベルを渡すために、０ボルトの駆動ソース領域またはドレイン領域に対応するステアリングゲート１９２または１９３は、最大の可能な格納しきい値レベル（例えば、約６ボルト）より上の十分なオーバドライブ電圧までバイアスをかけられる。同時に、１９２，１９３の対からなる別のステアリングゲートにバイアスがかけられ、その関係するソースまたはドレインあるいはこの中央領域４０１（例えば、約０ボルト）の間のカットオフの保持が図られる。領域４０１が３以上の状態にプログラムされている場合、それに応じて選択ゲート１９８’の電圧が変動することがある。セル行内の１つのセルでプログラミングが終了したとき、０ボルトのプログラミング用レベルから約５ボルトの禁止レベルへそのソース領域またはドレイン領域を上げることにより、当該セルのさらなるプログラミングは禁止される。このようにして、このセルでのプログラミングは終了するが、これに対して同じ行に沿った別のセルのプログラミングは継続して行われる。
【００６６】
ワードライン１９８に約８ボルトの電圧をかけた状態で、図１２の例の対応する領域の場合と同様に、電荷格納領域２１１と２１３の電荷レベル状態が読み出される。次いで、基板１８３を約０ボルトに保ち、０ボルトのソース／ドレイン領域１８６と１８７のうちの一方の領域にある電圧をかけ、約１ボルトで他方の領域にある電圧をかけ、約８ボルトのステアリングゲート１９２と１９３にある電圧をかけることにより、中央の格納領域４０１の電荷レベルが読み出される。ワードライン１９８にかかる電圧は変動し、ビットライン電流がモニタされて電荷格納領域４０１のしきい値４０３が検出される。図１５のサブステアリングゲート格納領域２１１，２１２，２１３，２１４の消去ステップは、前に示したように、図１２の格納領域の消去ステップの後に続いて行われる。図１５の格納領域４０１の消去は、例えば、ワードライン１９８に十分に大きな負電圧を印加することにより、チャネル消去によって行われる。
【００６７】
図１５のメモリセルの中央領域４０１のプログラミング中に２つのステアリングゲートに課せられる異なるステアリングゲート電圧レベルが上記のように用いられることに起因して、図１０のアレイのエレメント１８９〜１９４により例示されているように、制御（ステアリング）ゲートの個々のゲートにかかる電圧が独立に制御可能となることが要求される。大きなアレイからなる複数のステアリングゲートの処理に必要な大きな復号器をアレイとして同じ回路チップ上に設けることは通常実行不可能であるため、１行のうちの数個のメモリセルについて図１６に概略的に示すように、これらのステアリングゲートを一体に接続することが望ましい。このような接続については、前に参照した２００１年５月３１日出願の米国特許出願第０９／８７１，３３３号の図６を参照したさらなる記載がある。この例では、行に沿った４番目のステアリングゲート毎にステアリングゲートが共通のステアリングゲートラインと接続され、これによって、行に沿う１つおきのセルの１つの電荷格納領域の同時プログラミングと読み出しとが可能となる。ステアリングゲートライン４１１は、ステアリングゲート１９１および他のステアリングゲートと、ライン４１２はゲート１９２および他のゲートと、ライン４１３はゲート１８９，１９３および他のゲートと、ライン４１４はステアリングゲート１９０，１９４および他のステアリングゲートと接続される。ワードライン１９８は、選択ゲート１９８’および１９８”を含む行内のセルの個々のセルの選択ゲートと接続される。アレイ内の他の行は別個のワードラインを同様に有する。
【００６８】
図１６を参照すると、ライン４１４と接続されたステアリングゲート１９０、１９４およびその他のステアリングゲートの下に在る電荷格納領域をプログラムしている処理中、ライン４１４に対して高いプログラミング電圧がかけられ、ライン４１１と接続されたステアリングゲート１９１およびその他のステアリングゲートの下に在るチャネル内に導電領域を与えることができるほど十分なバイパス電圧がライン４１１に対してかけられる。他の理由により非選択中間セルの中を流れることが考えられる電流を抑えるために、プログラムされていない中間セル内のステアリングゲートと接続されたライン４１２と４１３に対して十分に低い電圧（例えば、数ボルトの負電圧）がかけられる。図１５と関連して上述したように、ワードライン１９８は適正な電圧に設定される。このようにして、対応する５までの格納領域に対して、５までの別々のプログラミング処理を行うステップから成る１回の最初のパスで、ワードラインに沿ったすべての偶数番号のセルをプログラムしたり、読み出したりすることが可能となる。同様に、１回の第２のパスで、同じワードラインに沿ったすべての奇数番号のセルをプログラムしたり、読み出したりすることが可能となる。
【００６９】
図１０〜図１３を参照して上述したメモリセルアレイを形成するための処理工程であって、ｘ方向に格納密度を高めた処理工程例を図１７〜図２０の図に示す。これらの図は、アレイのｘ方向の断面に沿って切り取った図であり、一連の処理工程が示されている。
【００７０】
図１７に示されている第１の一連の処理工程には、アレイが形成される基板領域の基板４２３の表面４２１に、ＯＮＯや別の電荷トラッピング誘電体からなる層４１９を形成するステップが含まれる。次に、ドープされたポリシリコン層４２５がこの領域内の層４１９に成膜される。ポリシリコン上の窒化シリコン層４２７の成膜がこのステップに後続する。次に、ｙ方向に延在し、ｘ方向に隔置された長さを有するフォトレジストストリップ４２９を持つエッチマスクが窒化物層ストリップ４２７上にわたって形成される。ｘ方向のこれらストリップのピッチは通常フォトレジストの露光に用いるリソグラフィの解像能力と同じように小さくされる。
【００７１】
図１８を参照しながら次の一連の処理工程について説明することができる。マスクエレメント４２９（図１７）間での窒化物層４２７の等方性エッチング処理が行われ、マスクエレメントの下に窒化物の一部、すなわちｙ方向に延在するストリップ４２７が残される。図１８にはアレイのｘ方向の両端にわたってこれらのステップが示されている。この結果生じるストリップ４２７の幅は、窒化物のエッチング中のアンダーカッティング工程により、フォトレジストマスクストリップ４２９の幅よりも狭くなる。次いで、シリコン二酸化物の厚膜層がこの構造上にわたって成膜され、窒化物ストリップ４２９間で、および、窒化物ストリップ４２９上にわたって充填される。次いで、この酸化物の異方性エッチング処理が行われ、窒化物ストリップ４２７の横壁に沿って、ｘ方向に窒化物ストリップ４２７間に空間が設けられ、処理の最小リソグラフィ寸法よりも小さい寸法を有するスペーサ４３１が残される。窒化物層４２７の高さおよび成膜されたシリコン二酸化物の厚さの制御を利用して、スペーサ４３１の幅並びにスペーサ４３１間の空間が制御される。
【００７２】
次いで、酸化物スペーサ４３１間の空間を介してポリシリコン層４２５のエッチングが行われる。一般にこのエッチングには、ｙ方向にストリップ間に存在して、ｙ方向に延在する連続トレンチを結果として生じることが考えられるいずれのフィールド絶縁部のエッチング処理も含まれる。この処理によってｙ方向に連続して延在するポリシリコンストリップ４２５’が残される。セグメント４２５’間の電荷トラッピング導電層４１９をこのマスクを通して除去することも可能ではあるが、この除去を行う必要はなく、図１９ではこの電荷トラッピング導電層４１９はそのまま残る。次いで、いずれの場合にせよ、構造に対してイオンを直接照射することによりこれらトレンチを通してソース／ドレイン領域４３３が基板４２３内へ注入される。次いで、ソース／ドレイン領域はアレイの両端にわたってｙ方向に連続して延在する。次いで、選択エッチング工程により酸化物スペーサ４３１が除去される。その後、シリコン二酸化物の厚膜層が残りの窒化物ストリップ４２７上にわたってトレンチ内へ成膜される。次いで、この酸化物は、化学的機械研磨（ＣＭＰ）停止物質として窒化物を使用して窒化物ストリップ４２７の下から上へのＣＭＰ工程により除去される。ポリシリコンセグメント４２５’と窒化物ストリップ４２７との間の酸化物充填部４３５が結果として得られる。
【００７３】
図２０により示される次の一連のステップでは、酸化物充填部４３５を実質的に適切な位置に残す選択エッチング工程によって窒化物４２７が除去される。次いで、酸化物充填部４３５間に結果として生じた開口部を通してポリシリコンのさらなるエッチングが行われる。このエッチング処理によって、ｙ方向に延在する長さを有するドープされたポリシリコン制御（ステアリング）ゲート４２５”が残される。これらのゲート間で露光された電荷トラッピング誘電体４１９の領域も除去される。次に、酸化物の層４３７の成長や成膜（あるいはこの両方）が行われ、選択ゲートの下にある形成対象領域内で選択ゲート誘電体として、また、ステアリングゲートおよびワードライン間の形成対象絶縁部として機能する。アレイの領域上にわたって第２のドープされたポリシリコン層を成膜し、次いで、ｘ方向に延在し、ｙ方向に隔置された長さを持つワードラインストリップを残すマスクを通して第２のドープされたポリシリコン層を除去することにより、ライン４３９などの当該ワードラインが形成される。
【００７４】
図１１Ａの利点と比較した図２０の構造の主要な利点として、ｘ方向に沿ったコンパクト性がある。この結果、１列の所定の長さの電荷格納領域の数が２倍にまで飛躍的に増える。
【００７５】
メモリシステムの一般的運用
本発明の種々の態様を実現できるメモリシステムの一例を図２１のブロック図に一般的に示す。このシステムは、具体的には、ｙ方向に細長く形成された制御（ステアリング）ゲートを設けた上述した第２および第３の例のアレイの利用を目的とするものであるが、このシステムには、ステアリングゲートと接続する回路が不要になることによる第１の例の応用も含まれる。
【００７６】
セルの別の物理的配置構成も確かに可能ではあるが、個々にアドレス可能な多数のメモリセル１１が、行と列からなるピッチの等しいアレイ内に配設される。セルアレイ１１の列に沿って延在するように本願明細書で指定されるビットラインは、ライン１５を介してビットライン復号器およびドライバ回路１３と電気的に接続される。本願でセルアレイ１１の行に沿って延在するように指定されるワードラインは、ライン１７を介してワードライン復号器およびドライバ回路１９と電気的に接続される。アレイ１１内のメモリセルまで列に沿って延在するステアリングゲートは、ライン２３を介してステアリングゲート復号器およびドライバ回路２１と電気的に接続される。ステアリングゲートおよび／またはビットラインは、Harariらの「不揮発性メモリにおけるステアリングゲートとビットラインとのセグメンテーション」という同時継続中の２００１年５月３１日出願の米国特許出願第０９／８７１，３３３号（特許文献２２）に記載の技法によりそれらのそれぞれの復号器と接続してもよい。この特許出願は、その全体が参照により本願明細書において援用されている。復号器１３，１９，２１の個々の復号器はメモリコントローラ２７からバス２５を介してメモリセルアドレスを受け取る。復号器／ドライバ回路は、それぞれの制御信号ラインおよび状態信号ライン２９，３１，３３を介してコントローラ２７とも接続される。ステアリングゲートおよびビットラインに印加された電圧は、ステアリングゲート復号器およびビットライン復号器、並びに、ドライバ回路１３と２１を相互に接続するバス２２を介して調整される。
【００７７】
コントローラ２７は、ライン３５を介してホスト装置（図示せず）と接続可能である。このホストは、パーソナルコンピュータ、ノート形コンピュータ、デジタルカメラ、オーディオプレイヤ、種々のその他の手持形電子装置等であってもよい。図２１のメモリシステムは、ＰＣＭＣＩＡ、コンパクトフラッシュ（商標）協会、ＭＭＣ（商標）協会、その他から得られるカードなどのいくつかの既存の物理的および電気的規格のうちの１つに準拠するカード内に一般に実現される。カードフォーマットの形の場合、ライン３５は、ホスト装置の相補形コネクタとのインタフェースを行うカードとつながるコネクタで終端する。多くのカードの電気的インタフェースはＡＴＡ規格に準拠し、メモリシステムはあたかも磁気ディスク駆動装置であるかのようにホストには思われる。他のメモリカードインタフェース規格も存在する。上記とは別に、図２１に示すタイプのカードフォーマット形メモリシステムは、ホスト装置内に永久に組み込まれている。
【００７８】
復号器回路／ドライバ回路１３，１９，２１は、バス２５を介してアドレス指定されたとき、プログラミング機能、読み出し機能および消去機能を実行するために、それぞれの制御ラインおよび状態ライン２９，３１，３３内の制御信号に従って、アレイ１１のそれらの回路のそれぞれのラインで適正な電圧を発生する。同じ制御ラインおよび状態ライン２９，３１，３３を介してアレイ１１により電圧レベルおよび別のアレイパラメータを含む任意の状態信号がコントローラ２７へ出力される。回路１３内の複数のセンス増幅器は、アレイ１１内のアドレス指定されたメモリセルの状態を示す電流または電圧レベルを受け取り、読み出し動作中のライン４１上にわたって当該状態に関する情報をコントローラ２７に提供する。多数のメモリセルの状態を同時に読み出すことができるように多数のこのようなセンス増幅器が通常使用される。読み出し処理およびプログラム処理中、アドレス指定された行で、回路１３と２１が選択した複数のセルにアクセスするために回路１９を介して１行のセルが一度に一般にアドレス指定される。１つの実施形態では、消去処理中、多くの行の個々の行内のすべてのセルは同時消去のために１ブロックとして一括してアドレス指定される。
【００７９】
図２１のシステムのメモリセルアレイはセグメントに分画することが望ましい。上述した第２および第３の例から気がつくように、セグメント化されない限り、ソース、ドレインおよびステアリングゲートはｙ方向にアレイ全体の両端にわたって制限なく延在することができる。最大アレイの両端にわたって距離の一部だけ個々の誘電体アレイがｙ方向に延在するセグメントにこれらの誘電体アレイを分画することができる。セグメントの端部のソースおよびドレインは、スイッチングトランジスタを介して、一般に金属からつくられたグローバルビットラインと接続される。スイッチングトランジスタを介してステアリングゲートをグローバルステアリングラインと同様に接続することができる。上記とは別に、図１６と関連して上述した態様で、ステアリングゲートをセグメントと対応するステアリングゲートラインバスと接続することができる。プログラミング処理、読み出し処理または消去処理中に、利用されるセグメンテーションの実施形態に応じて、１つの選択されたセグメントが１組のグローバルビットラインと、並びに、１組のグローバルステアリングラインまたは対応するステアリングゲートラインバスのいずれかと通常同時に接続される。このようなセグメンテーションについては、上述した米国特許第５，７１２，１８０号８（特許文献８）の図１０Ｃと関連して、および、２００１年５月３１日出願の米国特許第０９／８７１，３３３号（特許文献２２）に記載がある。
【００８０】
図２１に示されているようなメモリシステムの処理については、前に特定した特許および係属中の特許出願、並びに、本願の譲受人であるサンディスク  コーポレイションに譲渡された別の特許および係属中の特許出願に記載がある。格納エレメントとしてフローティングゲートを利用するメモリシステムの構造、工程または処理について記載する引用された参考文献の特許および特許出願は、フローティングゲートの代わりに誘電体格納エレメントを利用するシステムの実現に関連するものとして認識されることになる。さらに、２００１年２月２６日出願の米国特許出願第０９／７９３，３７０号には、フローティングゲートシステムまたは誘電体格納エレメントシステムのいずれかのシステムに適用されるデータプログラミング法についての記載がある。この特許出願は、その全体が参照により本願明細書において援用されている。
【００８１】
第４のメモリセルの例
図２２〜図２４に示す第４の例は、ＮＡＮＤアレイに対して誘電体格納技法を適用するものである。この技法のフローティングゲートバージョンについては、上述した発明の背景で一般的に説明した。図２３Ａの横断面図で最もよくわかるように、ｘ方向に細長く形成され、ｙ方向に隔置された導電性ワードライン２４１〜２４４が、電荷格納誘電体のストリップ２４５〜２４９、並びに、半導体基板２５７のトレンチ内の誘電体から形成される中間絶縁領域２５１〜２５４の両端にわたって延在する。誘電体ストリップ２４５〜２４９はｙ方向に細長く形成され、ｘ方向に隔置され、誘電体絶縁領域２５１〜２５４のうちの１つの領域が間に配置される。典型的な浅いトレンチ絶縁（ＳＴＩ）法により誘電体領域２５１〜２５４が好適に形成される。メモリセルの隣接する列間の電気絶縁を行う別の技法を代わりに使用してもよい。
【００８２】
誘電体ストリップ２４５〜２４９が基板２５７の表面に直接形成される。誘電材および他の特性として、図６Ａおよび図６Ｂと関連して上述した２つうちの一方の誘電材および他の特性が好適にある。ワードライン２４１〜２４４が、電荷格納領域となる領域内のこれら誘電体ストリップの頂部に直接順番に配置される。電荷格納領域２６５〜２６７がワードライン２４２に沿って図２３Ａに示されている。また、領域２６９，２６５，２７１，２７２が誘電体ストリップ２４６に沿って図２３Ｂに示されている。ドープされたソース／ドレイン領域が、ワードラインと絶縁誘電体との間の基板２５７の表面領域内に形成される。例えば、ソース／ドレイン領域２６１〜２６３が、誘電体絶縁領域２５１と２５２との間に形成される列のワードライン間に配置される。図２３Ｂの断面図に示すように、また、図２４の電気的等価回路図により表されているように、この列は直列接続されたメモリセルの１つのストリングを形成する。図２３Ｂに示すように、このストリングの個々の端部に、ゲート２７５を有する一方の端部と、ゲート２７７を有する他方の端部とにスイッチング選択トランジスタがある。端子２７９と２８１は、格納トランジスタおよび選択トランジスタからなるストリングの電気的終端部を形成する。これらの端子のうちの一方の端子は、通常、個々のビットラインと接続され、他方の端子は共通電位と接続される。非常に多数のこのようなトランジスタ列のストリングが、典型的なメモリセルアレイでｙ方向に延在する列内に設けられている。
【００８３】
図２２〜図２３Ｂは、１つの特定のＮＡＮＤメモリセルアレイ構造内の誘電体電荷格納材の使用を示す。誘電体電荷格納材が、別の特定のＮＡＮＤアレイ構造内の電荷格納エレメントとして機能するものであってもよいことを認識されたい。
【００８４】
一般に、導電性フローティングゲート格納エレメントを設けた既存のＮＡＮＤメモリセルアレイでは、選択された共通の行内にあるいくつかのこのような列ストリングの個々の列ストリング内に１つのセルが在る１グループのメモリセルが、同時読み出し用またはプログラミング用として選択される。行は、ワードラインに適正な電圧をかけることにより選択される。読み出し動作中、関係するストリングの個々のストリングに沿った行内のメモリセルトランジスタを非常に導電性のあるものにするために、読み出しを所望する１行のセルを除いて、関連するＮＡＮＤストリング内の当該行のワードラインが比較的高い電圧まで昇圧される。プログラミング処理中、関連するＮＡＮＤストリング内の選択された行のワードラインの電圧は、関連するＮＡＮＤストリングの非選択行のワードラインと比較してより高い電圧まで昇圧される。同様に、選択されたセル列からなるストリングの端部の選択トランジスタに適切にバイアスがかけられ、所望の読み出し機能またはプログラミング機能を実行するために、それらの端部の端子に適正な電圧が印加される。図２２〜図２４の誘電体格納媒体のような誘電体格納媒体を持つＮＡＮＤメモリセルアレイに対して同じ処理手順を適用することができる。
【００８５】
前述した他の例の場合と同様、メモリセルの誘電体に格納された電荷は当該セルのしきい値電圧に影響を与える。例えば、誘電体ストリップ２４６の領域２６５に格納された電荷レベルは、当該領域により形成されるメモリセルトランジスタのしきい値電圧レベルと、隣接するソース／ドレイン領域２６１と２６２と、セルのチャネルを形成するソースとドレインとチャネル上に配置されたワードライン２４２の一部との間の基板の一部とを確立する。他の例に関連して上述したように、メモリセル電荷格納領域の個々の領域は２状態または３以上の状態で処理することができる。
【００８６】
図２２〜図２３Ｂに示すＮＡＮＤ構造を形成する１つの工程には、アレイが占める基板領域全体にわたってＯＮＯなどの電荷格納誘電材の層をまず形成するステップが含まれる。隣接するＮＡＮＤストリングの絶縁に用いられる基板内に並列の細長いトレンチを定めるために窒化シリコン材のマスクがＯＮＯ層の頂部に形成される。次いで、エッチング工程により誘電体層が除去され、マスクの開口部を通して基板内にトレンチが形成される。次いで、構造上にわたってシリコン酸化物が成膜され、トレンチとマスクの開口部とが充填される。余剰の酸化物が除去され、その後、窒化シリコンマスク材料の除去が行われる。この結果、図２３Ａと図２３Ｂに示すワードライン（ＷＬ）のない構造が得られる。次いで、ドープされたポリシリコン材層を少なくともアレイ領域上にわたって成膜し、次いで、別のマスクを通して材料の一部のエッチングを行って除去することにより、図２３Ａと２３Ｂに示すようにワードラインを後に残すようにワードラインが形成される。次いで、電荷格納誘電体層を通して、厚い絶縁誘電体とワードラインとの間で露光された状態のまま残る基板領域内へイオン注入を行い、それによってソース／ドレイン領域を形成することができる。
【００８７】
わずかに異なるＮＡＮＤ誘電体格納アレイを形成する別の工程が、図２５Ａ、２５Ｂおよび２５Ｃにより示されている。これらの図には、図２２の平面図の断面ＶＩＩ−ＶＩＩに沿う構造の展開が示されている。図２２〜図２３Ｂのエレメントに対応する図２５Ａ〜図２５Ｃのエレメントの参照番号には２重プライム記号（”）が付加されているが同じものである。
【００８８】
図２５Ａに示す第１の一連の処理工程では、通常、基板面２５７”上のシリコン二酸化物の薄膜層２９６を成長させた後、窒化シリコン層が基板２５７”の表面に成膜される。次いで、ｙ方向に細長く形成された開口部（図２２）を設けたマスクが窒化物層上に形成され、マスクを通して窒化物層のエッチングによる除去が行われ、ｙ方向に細長く形成され、ｘ方向に隔置された窒化物ストリップ２９１〜２９５が後に残される。次いで、マスクとして使用する窒化物ストリップ間の空間内で基板のエッチング行われ、それによって基板内に絶縁トレンチが形成される。次いで、構造上にわたって厚い酸化物層を成膜することにより当該トレンチ（図２５Ｂ）がシリコン酸化物で充填され、次いで、このシリコン酸化物を除去して、基板トレンチで充填され、わずかに基板面の上方に延在する部分２５１”，２５２”，２５３”および２５４”が後に残される。
【００８９】
次の一連のステップが図２５Ｃにより示されている。窒化物ストリップ間のトレンチ酸化物と、ほとんど影響を受けない窒化物ストリップの下の基板面とを後に残す選択エッチングにより、窒化物ストリップ２９１〜２９５は除去される。次いで、露光された基板表面領域と、基板面上方に延在する絶縁誘電体の一部とを被覆するメモリセルアレイ領域全体にわたってＯＮＯなどの電荷格納誘電体層２９７が形成される。次いで、ドープされたポリシリコン材層を成膜し、ｘ方向に細長く形成され、ｙ方向に隔置された開口部を設けたマスクをポリシリコン層の頂部に形成し、次いで、このマスク開口部を通してポリシリコンを除去することにより、領域全体にわたってワードラインが形成される。この工程によって、構造の両端にわたって延在し、図２５Ｃのワードライン２４２”を含むワードラインが後に残される。次いで、基板のソース／ドレイン領域（図２５Ａ〜図２５Ｃには図示せず）が、ワードラインと注入マスクとして使用する絶縁酸化膜との間の電荷格納誘電体層２９７を通して注入される。
【００９０】
上記の結果生じる図２５Ｃの構造が、アレイ領域全体上にわたって延在するその電荷格納誘電体層２９７を含むのに対して、図２３Ａおよび２３Ｂの構造が厚い絶縁誘電体層間内のストリップにこの誘電体層を制限することは明らかである。いずれの場合にせよ、電荷を格納する必要があるＮＡＮＤ格納トランジスタのチャネル上に電荷格納誘電体層が設けられる。
【００９１】
多少異なるＮＡＮＤアレイを形成するさらに別の処理が、図２６Ａ〜図２６Ｄに示されている。図２６Ａ〜図２６Ｃは図２２の平面図の断面ＶＩＩ−ＶＩＩに沿った構造の展開を示す一方で、図２６Ｄは直断面ＶＩＩＩ−ＶＩＩＩに沿った図２６Ｃの中間構造を示す。図２６Ａ〜図２６Ｄの処理の主要な相違点として、窒化物の代わりに、ポリシリコンからなるストリップを設けた基板エッチマスクの形成がある。次いで、メモリセルの領域内の当該ストリップ部分がワードラインの一部として保持される。また、上記の結果得られる電荷格納誘電体層はメモリセルアレイ全体にわたって連続したものではない。図２２〜図２５Ｃのエレメントに対応する図２６Ａ〜図２６Ｄのエレメントの参照番号は、３重プライム記号（''' ）が含まれているが、同じものである。
【００９２】
第１の一連の処理工程が図２６Ａに示されている。ＯＮＯなどの電荷トラッピング誘電体層４６９がシリコン基板２５７'''の表面に形成される。次いで、ドープされたポリシリコン層がメモリセルアレイの領域にわたる誘電体層４６９上に成膜される。次に、窒化シリコン層がポリシリコン上に成膜される。次いで、窒化物層とｙ方向に細長く形成されたポリシリコン層（図２２）内の開口部のエッチングを行うためにマスクが形成される。次いで、このエッチングが実行される。図２６Ａに示すように、これによって、ｙ方向に細長く形成され、ｘ方向に隔置された窒化物４７７を含む頂部を備えたポリシリコンストリップ４７１〜４７５が後に残される。
【００９３】
図２６Ｂに示すように、次のステップは、誘電体層４６９と、マスクとして使用するポリシリコン／窒化物ストリップ間の空間内の基板２５７''' とのエッチングを行うことであり、それによって基板内に絶縁トレンチを形成する。次いで、これらのトレンチは、ポリシリコン／窒化物ストリップ間の空間を介して、および、ポリシリコン／窒化物ストリップ上にわたってトレンチ内へ延在する厚い酸化物層を成膜することにより、シリコン酸化物で充填される。次いで、この酸化物は、ＣＭＰによって窒化物層４７７まで下方へ除去され、それによって基板トレンチを充填する酸化物部分２５１''' 、２５２''' 、２５３''' および２５４''' が残りの窒化物４７７の頂部まで残される。
【００９４】
次の一連のステップが図２６Ｃにより示されている。窒化物４７７が選択エッチングにより最初に除去され、この選択エッチングによって、ポリシリコンストリップ４７１〜４７５の頂部が露光されたまま残される。次いで、第２のドープされたポリシリコン層がアレイ構造上にわたって成膜され、ポリシリコンストリップ４７１〜４７５の露光された頂面およびポリシリコンストリップの上方へ上がる酸化物ストリップ２５１''' 〜２５４''' の一部と直接接触する。この結果、図２６Ｄにより最もよく示されているように、ｘ方向に細長く形成され、ｙ方向に隔置されたストリップ４８１〜４８４内へこの第２のポリシリコン層のエッチングを行うことによりワードライン２４１''' 〜２４４''' が形成される。このエッチング工程によって、ストリップ４８１〜４８４間の空間内に在るポリシリコンストリップ４７１〜４７５の一部も除去され、それによって被覆ストリップ４８１〜４８４により接続されたこれらストリップの分離された部分４７１’〜４７４’が第２のポリシリコン層から残される。次いで、領域２６１''' 〜２６３''' （図２６Ｄ）などのソース／ドレイン領域が、ワードライン２４１''' 〜２４４''' 間の空間内の電荷格納誘電体を介して基板２５７''' 内へ注入される。
【００９５】
第５のメモリセルの例
別のＮＡＮＤアレイが図２７と図２８に示されている。この第５の例の構造は、ワードライン間のＮＡＮＤメモリセル列に沿ってソース拡散部とドレイン拡散部とを除去し、当該位置の別の組のワードラインを追加することにより第４の例とは本質的に異なるものである。この結果、同じ分解可能な最小のエレメントサイズを有する工程を用いて、アレイの両端にわたってｙ方向に同じ長さのＮＡＮＤストリングに沿うほとんど２倍の数の独立してアドレス可能な誘電電荷格納領域が得られることになる。ワードラインの数、したがって、個々のＮＡＮＤストリング内の独立してプログラム可能な誘電電荷格納領域の数は３以上であり、８，１６，３２あるいはそれ以上にすることが可能であり、しかも、同数の電荷格納領域を含む従来のＮＡＮＤストリングの長さの約１／２にすることが可能である。
【００９６】
図２７は第５の例のアレイの狭い一部を示す平面図であり、図２８はこのアレイのメモリセルストリングのうちの１つのストリングと、このストリングの個々の端部における選択トランジスタとを貫通する断面を示す。上記アレイは表面３０３を持つ半導体基板３０１上に形成される。複数の電荷格納用誘電体ストリップ３０５〜３０９が、アレイの両端にわたってｙ方向に細長く形成され、やはりｙ方向に細長く形成されている深い酸化物絶縁領域３１１〜３１４の間でｘ方向に隔置されている。絶縁領域３１１〜３１４は領域２５１〜２５４（図２３Ａ）あるいは第４の例の２５１”〜２５４”（図２５Ｃ）とほぼ同じものとすることができる。電荷格納用誘電体ストリップ３０５〜３０９は、第４の例の図２３Ａに示すものの場合と同様、酸化物絶縁領域間でｘ方向に物理的に分離してもよい。あるいは、図２５Ｃに示すような酸化物絶縁領域上にわたって延在する連続した誘電体層の一部であってもよい。図２７の両端にわたる断面ＩＸ−ＩＸは、明確には示されていないとはいえ、当該２つの図のうちの一方とほぼ同じとすることができる。第４および第５の例のこれらの特徴は同じものであってもよい。
【００９７】
しかし、上記２例の間で本質的に異なるものとして、前の場合のようにｘ方向に細長く形成されているが、適切な誘電体を間に設けて互いに直接隣接してｙ方向にパックされているワードライン３１７〜３２３の構成がある。ワードラインは、上記第４の例の場合と異なり、メモリセルのソース／ドレイン領域により分離されていない。特に、ワードラインがｙ方向に互いに横に並んで配置されて設けられているため、ソース／ドレイン領域が不要となる。これらの領域は、第４の例の外部電圧とは直接接続されず、代わりに、電荷格納エレメント間の個々のＮＡＮＤストリングの当該間隔に沿って導電性経路が設けられている。上記ワードラインおよび該ワードラインの下に在る電荷格納領域は該ワードラインの下に在る基板チャネルの導通を一緒に制御する。ソース／ドレイン領域の代わりに追加のワードラインを代用するこの第５の例は、上記ワードラインおよび該ワードラインの下に在る電荷格納領域が、上記第４の例ではソース／ドレイン領域が存在する基板チャネルの導電率を制御するという結果をもたらすものとなる。さらに、図２７と図２８の１つのＮＡＮＤストリング内の電荷格納領域３２７〜３３３により示されているように、誘電体ストリップに沿った電荷格納領域の記録密度は２倍となる。
【００９８】
図２８を参照すると、メモリセルストリングの外部接続端子には、それぞれの端子３４５と３４７において、グローバルビットライン（図示せず）および接地などの共通電位とそれぞれ接続されるストリングの対向する端部に在るソース拡散部とドレイン拡散部３４１と３４３が含まれる。当該接続部は、ストリングの対向する端部でそれぞれの制御ゲート３４９と３５１に印加される電圧ＧＣ０とＧＣ１によって作動可能となる。制御ゲート３４９と３５１は、ストリングの両端部に在るワードライン３５３と３５５と直接隣接して配置されることが望ましい。
【００９９】
図２７と図２８により一般的に示される構造を形成する１つの処理技法について、図２９Ａおよび図２９Ｂの横断面図を参照しながら説明する。開始点は、図２３Ａまたは図２５Ｃに示す第４の例の代替構造とするがことができるが、ソースとドレインの注入は省かれている。その段階で、ワードライン３１７，３１９，３２１，３２３は連続する電荷格納誘電体ストリップ３０５〜３０９上にわたって適切な位置にあるが、第１の追加ステップにより、ワードライン間の基板面３０３から誘電体が除去され、それによって、新たな誘電体層３６１（好適には、ＯＮＯ）をすべての構造上に形成することができるようになる。次いで、層３６１は、形成される追加のワードラインの下で電荷格納誘電体として機能し、この層３６１によって、当該追加のワードラインと既存のワードライン３１７，３１９，３２１，３２３と間に誘電体層が設けられる。
【０１００】
次のステップは、誘電体層３６１の頂部に、アレイ領域全体にわたって誘電体層３６１と適合した形で、ドープされたポリシリコン層３６５または別の好適な導電材を成膜するステップである。次いで、ポリシリコン層３６５のエッチング用マスクが上記層の頂部に形成される。このマスクをつくる際に、ワードライン３１７，３１９，３２１，３２３の間のポリシリコン層３６５の部分を被覆するために、ｘ方向に延在し、ｙ方向に隔置された長さを設けて、酸化物または窒化物誘電体の並列ストリップ３６７を最初に形成してもよい。ポリシリコン層３６５の全体にわたって誘電体層を成膜することにより、次いで、酸化物層の頂部にフォトレジストマスクを用いて当該層のエッチングを行って、ストリップ３６７に変えることにより、誘電体ストリップ３６７が好適に形成される。次に、酸化物のスペーサ３６９が、それらの間での空間を狭めるために、ストリップ３６７の端面に沿って形成される。スペーサ３６９を形成する標準的方法として、誘電体ストリップ３６７上に別の誘電体層を成膜し、次いで、この別の層の異方性エッチングを行ってこの層を除去して、スペーサ３６９を後に残すようにする方法がある。
【０１０１】
次のステップは、図２９Ｂに示すように、マスク３６７，３６９を通してポリシリコン層３６５のエッチングを行って、ワードライン３１７，３１９，３２１，３２３間にｙ方向に配置されたワードライン３１８，３２０，３２２を後に残すステップである。次いで、図に示すように、誘電マスク３６７，３６９を除去することができるが、これは必ずしも行う必要はない。マスク用誘電体ストリップ３６７の形成に用いるフォトレジストマスクは、ワードライン３１７，３１９，３２１，３２３とｙ方向に自己整合されるものではないため、誘電体ストリップ３６７間の空間はスペーサ３６９の使用により処理する最小のリソグラフィ上の分解可能な寸法よりも狭くつくられる。しかし、時折生じることがあるフォトレジストマスクのわずかな位置ずれでも、結果として生じるワードライン３１８，３２０，３２２は、誘電体層３６１により被覆が行われるとき、ワードライン３１７，３１９，３２１，３２３の隣接するワードライン間の空間を完全に充填することになる。これは、完全な整合の保証が可能な場合に、ワードライン３１８，３２０，３２２によってワードライン３１７，３１９，３２１，３２３間の空間の充填を行うのに必要な幅以上のｙ方向の幅が個々に広くとられることに起因するものである。
【０１０２】
追加のワードラインを形成する別の技法が、図３０Ａおよび図３０Ｂに示されている。ドープされたポリシリコンの第２の層３７１を成膜する前にいくつかのステップが行われる。ポリシリコンワードライン３１７，３１９，３２１，３２３は酸化物層ストリップ３７３により個々に被覆され、次いで、酸化物層ストリップ３７３は窒化物ストリップ３７５により被覆される。ストリップ３７３と３７５は、エッチングを行って、個々のワードライン３１７，３１９，３２１，３２３に変える前に、これら２つの層で第１のポリシリコン層全体を被覆することにより好適に形成される。次いで、すべての３つの層（ポリシリコン、酸化物および窒化物）のエッチングがまとめて行われ、結果として、図３０Ａに示すマルチ・ワードラインストリップが得られる。次いで、アレイ領域にわたる露光表面に一致するようにＯＮＯのような誘電体層３７３が形成される。ドープされたポリシリコンの第２の層３７１が成膜されるのはまさにこの誘電体層３７７上である。
【０１０３】
第２のポリシリコン層３７１は、ワードライン３１７，３１９，３２１，３２３間の空間を完全に充填できるほど十分に厚くつくられる。次いで、余剰のポリシリコンが、停止物質として窒化物ストリップ３７５を使用する化学的機械研磨（ＣＭＰ）工程により除去される。この結果、図３０Ｂに示すように追加のワードライン３１８，３２１，３２２が得られることになる。ＣＭＰ工程に加えて、エッチング工程をその後に実行して、ポリシリコンストリップ３１８，３２１，３２２が相互に電気的に完全に絶縁されていることを確認するようにしてもよい。この結果、これらのストリップの厚さが若干薄くなることが生じ得る。
【０１０４】
第４または第５の例のメモリセルアレイを利用するメモリシステム
本発明の種々の態様の実現が可能な別のメモリシステムの例が、図３１のブロック図により示されている。マトリックスの形で構成される複数のメモリセルを含むメモリセルアレイ１が、列制御回路２、行制御回路３、ｃソース制御回路４およびｃ−ｐウェル制御回路５によって制御される。このシステムは、上述した第４と第５の例のＮＡＮＤ形のメモリセルアレイ１を使用するのに特に適している。
【０１０５】
制御回路２は、メモリセルに格納されたデータの読み出し用として、プログラム処理中のメモリセルの状態確立用として、および、ビットライン（ＢＬ）の電位レベルの制御用としてメモリセルアレイ１のビットライン（ＢＬ）と接続され、プログラミングの促進またはプログラミングの禁止が行われる。例えば、上述したＮＡＮＤメモリセルの個々のストリングの一方の端子をビットラインのうちの１つと接続し、ストリングの他方の端子を接地などの共通電位と接続することができる。行制御回路３は、ワードライン（ＷＬ）と接続され、ワードラインに読み出し電圧やプログラミング電圧を印加する。これらの電圧は、列制御回路２によって制御されるビットライン電位レベルと組み合わされて、ワードラインのうちの１つに沿った選択メモリセルに、読み出しやプログラミングを同時に行わせる。メモリセルが形成されるｐ型領域に対して消去電圧も回路２により印加される。ｃソース制御回路４は、メモリセルと接続された共通ソースライン（図３１に「ｃソース」とラベルされている）の制御を行う。ｃ−ｐウェル制御回路５は、ｃ−ｐウェル電圧の制御を行う。
【０１０６】
メモリセルに格納されたデータは列制御回路２により読み出され、内部Ｉ／Ｏライン５３およびデータ入出力バッファ６を介して、外部Ｉ／Ｏライン５１へ出力される。メモリセルに格納される対象プログラムデータは、外部Ｉ／Ｏライン５１を介してデータ入出力バッファ６へ入力され、列制御回路２へ転送される。外部Ｉ／Ｏライン５１はコントローラ４３と接続される。コントローラには、種々のタイプのレジスタ、並びに、揮発性ランダムアクセスメモリ（ＲＡＭ）４５を含むその他のメモリが含まれる。
【０１０７】
フラッシュメモリ素子を制御するコマンドデータは、コントローラ４３と接続された外部制御ライン５７を介する内部制御ライン５５を介してコマンド回路７へ入力される。コマンドデータはどのような処理が要求されているかについての情報をフラッシュメモリに与える。入力コマンドは、列制御回路２、行制御回路３、ｃソース制御回路４、ｃ−ｐウェル制御回路およびデータ入出力用バッファ６を制御する状態マシン８へ転送される。状態マシン８はＲＥＡＤＹ／ＢＵＳＹやＰＡＳＳ／ＦＡＩＬなどのフラッシュメモリの状態データを出力することができる。
【０１０８】
コントローラ４３は、パーソナルコンピュータ、デジタルカメラ、または個人用情報機器などのホストシステムと接続される、あるいは、これらと接続可能である。メモリアレイ１ヘまたはメモリアレイ１からデータの格納やデータの読み出しのようなコマンドを開始し、このようなデータの出力や受信をそれぞれ行うのはホストである。コントローラは、コマンド回路７が翻訳し、実行できるコマンド信号にこのようなコマンドを変換する。また、コントローラには、メモリアレイへのユーザデータの書き込みや、メモリアレイからのユーザデータの読み出し用のバッファメモリが一般に含まれる。代表的なメモリシステムには、コントローラ４３を含む１つの集積回路チップ４７と、メモリアレイ、関係する制御回路、入出力回路および状態マシン回路を個々に含む１または２以上の集積回路チップ４９とが含まれる。言うまでもなく、システムのメモリアレイと制御回路とを１または２以上の集積回路チップ上に一体化して集積化するトレンドがある。
【０１０９】
図２１または図３１のメモリシステムのいずれかをホストシステムの一部として組み込んだり、ホストシステムの接続ソケットの中へ取り外し可能に挿入できるメモリカードの中に上記メモリシステムを含むようにしたりしてもよい。このようなカードの中にメモリシステム全体を含むようにしてもよい。上記とは別に、（関連する周辺回路を備えた）コントローラとメモリアレイを別々のカード内に設けてもよい。いくつかのカードの実施構成が例えば、米国特許第５，８８７，１４５号（特許文献２３）に記載されている。この特許は、その全体が参照により本願明細書において援用されている。
【０１１０】
他のメモリセルの構成
導電性フローティングゲートを利用するメモリセルアレイの他の構成を同じ様に変更して、フローティングゲートを電荷トラッピング誘電材と置き換え、次いで、２進（２状態）または多状態（３以上の状態）のいずれかの状態でアレイの個々の電荷格納領域を処理するようにしてもよい。例えば、前に参照した特許および特許出願には、格納エレメントまたはソース／ドレイン拡散部のいずれかをトレンチ内に配置し、該トレンチが断面が矩形またはＶ字形を成すある構成が記載されている。これらの実施形態では、導電性格納エレメントを電荷トラッピング誘電材と置き換えることも可能である。
結論
【０１１１】
本発明の種々の態様についてその具体例と関連して説明してきたが、本発明は添付の特許請求の範囲の最大の範囲においてその権利が保護されるべきである。
【図面の簡単な説明】
【０１１２】
【図１】メモリセルアレイの第１の例の平面図を示す。
【図２Ａ】断面Ｉ−Ｉで切り取られた図１のアレイの断面図である。
【図２Ｂ】断面ＩＩ−ＩＩで切り取られた図１のアレイの断面図である。
【図３】１つのメモリセルおよび当該セルの両端にわたる例示のしきい値電圧特性を示す図２Ａの断面の拡大図である。
【図４】４状態で処理される図３のメモリセル用の１組の例示の電流／電圧特性曲線である。
【図５】図３に示すメモリセルの等価電気回路およびいくつかの処理用エレメントの概略表示である。
【図６Ａ】電荷のトラップ用メモリセル内で用いることができる異なる特定の誘電材の構成を示す。
【図６Ｂ】電荷のトラップ用メモリセル内で用いることができる異なる特定の誘電材の構成を示す。
【図７】メモリセルアレイの第２の例の平面図を示す。
【図８Ａ】断面ＩＩＩ−ＩＩＩで切り取られた図７のアレイの断面図である。
【図８Ｂ】断面ＩＶ−ＩＶで切り取られた図７のアレイの断面図である。
【図９】１つのメモリセルおよび当該セルの両端にわたる例示のしきい値電圧特性を示す図８Ａの断面の拡大図である。
【図１０】メモリセルアレイの第３の例の平面図を示す。
【図１１Ａ】断面Ｖ−Ｖで切り取られた図１０のアレイの断面図である。
【図１１Ｂ】断面ＶＩ−ＶＩで切り取られた図１０のアレイの断面図である。
【図１２】１つのメモリセルおよび当該セルの両端にわたる例示のしきい値電圧特性を示す図１１Ａの断面の拡大図である。
【図１３】図１１Ａに示すメモリセルの変更を示す断面である。
【図１４】図１１Ａに示されているものから修正を行った、断面Ｖ−Ｖで切り取られた図１０のアレイの断面図である。
【図１５】１つのメモリセルおよび当該セルの両端にわたる例示のしきい値電圧特性を示す図１４の断面の拡大図である。
【図１６】図１０〜図１５に示すアレイの１つのゲートの接続実施形態を示す概略図である。
【図１７】図１０〜図１５に示すメモリセルアレイを形成する１つの処理工程を示す断面図である。
【図１８】図１０〜図１５に示すメモリセルアレイを形成する１つの処理工程を示す断面図である。
【図１９】図１０〜図１５に示すメモリセルアレイを形成する１つの処理工程を示す断面図である。
【図２０】図１０〜図１５に示すメモリセルアレイを形成する１つの処理工程を示す断面図である。
【図２１】第１、第２および第３の例に従うメモリセルアレイを実現することが可能なフラッシュＥＥＰＲＯＭシステムをブロック図の形で示す。
【図２２】メモリセルアレイの第４の例の平面図である。
【図２３Ａ】断面ＶＩＩ−ＶＩＩで切り取られた図１５のアレイの断面図である。
【図２３Ｂ】断面ＶＩＩＩ−ＶＩＩＩで切り取られた図１５のアレイの断面図である。
【図２４】第４の例のメモリセルのストリングの電気的等価回路である。
【図２５Ａ】図１５〜図１７に示すタイプのメモリアレイを形成する１つの処理工程を示す。
【図２５Ｂ】図１５〜図１７に示すタイプのメモリアレイを形成する１つの処理工程を示す。
【図２５Ｃ】図１５〜図１７に示すタイプのメモリアレイを形成する１つの処理工程を示す。
【図２６Ａ】図２２〜図２４に示すタイプのメモリアレイを形成する別の処理工程を示す。
【図２６Ｂ】図２２〜図２４に示すタイプのメモリアレイを形成する別の処理工程を示す。
【図２６Ｃ】図２２〜図２４に示すタイプのメモリアレイを形成する別の処理工程を示す。
【図２６Ｄ】図２２〜図２４に示すタイプのメモリアレイを形成する別の処理工程を示す。
【図２７】メモリセルアレイの第５の例の平面図である。
【図２８】断面Ｘ−Ｘで切り取られた図２７のアレイの断面図である。
【図２９Ａ】第１の処理実施形態のステップを示す断面Ｘ−Ｘの両端にわたる図２７のアレイの図である。
【図２９Ｂ】第１の処理実施形態のステップを示す断面Ｘ−Ｘの両端にわたる図２７のアレイの図である。
【図３０Ａ】第２の処理実施形態のステップを示す断面Ｘ−Ｘの両端にわたる図２７のアレイの図である。
【図３０Ｂ】第２の処理実施形態のステップを示す断面Ｘ−Ｘの両端にわたる図２７のアレイの図である。
【図３１】第４と第５の例に従うメモリセルアレイを実現することが可能なフラッシュＥＥＰＲＯＭシステムをブロック図の形で示す。
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１４】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２３Ａ】
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【図２３Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２６Ｄ】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１】
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【国際公開パンフレット】
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【国際調査報告】
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