(57)【要約】【課題】デバッグ機能が向上した電子デバイスを提供すること。【解決手段】電子デバイス(100)は、各サブデバイス(120a、120b)がテスト・インターフェース(140a; 140b)に結合された、複数のサブデバイス(120a、120b)を有する。テスト・インターフェース(140a、140b)は、チェーン(140)内の先行のテスト・インターフェース(140a)のTDO接点(142b)を後続のテスト・インターフェース(140b)のTDI接点(141b)に結合させることにより、テスト・インターフェースのチェーン(140)内に構成されている。さらに、チェーン(140)は、その始点において、電子デバイス(100)の他の部分をテストするための境界スキャン対応のテスト・インターフェース(160)によって拡張されている。チェーン(140)内の最後のテスト・インターフェース(140b)のTDO接点(142b)と、テスト・インターフェース(160)のTDO接点(162)とが両方ともバイパス・マルチプレクサ(102)に結合されることにより、チェーン全体(140、160)を通るか、またはテスト・インターフェース(160)しか通らない、テスト・データ入力(110)からテスト・データ出力(112)への2つの可能なルートが得られる。したがって、電子デバイス(100)を、マクロ・デバイスとして、またはサブデバイスの集まり(120a、120b)として、テストまたはデバッグすることが可能となる。【選択図】図１
2005503563.tif 000002
【特許請求の範囲】
【請求項１】
複数のサブデバイスと、
第一入力、第二入力、および出力を有するバイパス・マルチプレクサと、
テスト・データ入力と、
前記バイパス・マルチプレクサの前記出力に結合されたテスト・データ出力と、
1組のテスト・インターフェースであって、前記テスト・インターフェースの組内の各テスト・インターフェースが、前記複数のサブデバイスからのサブデバイスに結合され、テスト・インターフェースの前記チェーン内の先行のテスト・インターフェースのテスト・データ出力接点が、前記チェーン内の後続のテスト・インターフェースのテスト・データ入力接点に結合されることによって、前記テスト・インターフェースの組がテスト・インターフェースのチェーンを形成する、1組のテスト・インターフェースと、
前記テスト・データ入力に結合されたさらなるテスト・データ入力接点と、前記バイパス・マルチプレクサの前記第一入力に結合されたテスト・データ出力接点とを有する、前記バイパス・マルチプレクサをコントロールするための境界スキャン対応のさらなるテスト・インターフェースと、
を有する、複数のテスト・インターフェースと、
を有する電子デバイスにおいて、
テスト・インターフェースの前記チェーン内の最後のテスト・インターフェースのテスト・データ出力接点が、前記バイパス・マルチプレクサの前記第二入力に結合され、かつ、
前記さらなるテスト・データ出力接点が、さらに、テスト・インターフェースの前記チェーン内の第一テスト・インターフェースの接点内のテスト・データに結合されることを特徴とする、電子デバイス。
【請求項２】
前記さらなるテスト・インターフェースが、前記さらなるテスト・インターフェースの命令レジスタに連結された、前記バイパス・マルチプレクサをコントロールするためのバイパス・コントローラを有することを特徴とする、請求項１に記載の電子デバイス。
【請求項３】
前記さらなるテスト・インターフェースが、前記テスト・インターフェースの組からの各テスト・インターフェースの命令情報を格納するための、前記バイパス・コントローラに連結されたレジスタを有する、請求項2に記載の電子デバイス。
【請求項４】
前記レジスタが、さらに、前記バイパス・マルチプレクサの第三入力に結合されることを特徴とする、請求項3に記載の電子デバイス。
【請求項５】
前記さらなるテスト・インターフェースの命令レジスタに結合されたビット・パターン・デコーダと、
前記さらなるテスト・インターフェースのテスト・モード選択接点に結合された第一入力と、前記ビット・パターン・デコーダに結合された第二入力と、テスト・インターフェースの前記チェーンに結合された出力と、を有するロジック回路と、
を有する、テスト・インターフェースの前記チェーン内のテスト・インターフェースのテスト・モードをコントロールするためのテスト・モード・コントロール・ユニット、
をさらに有することを特徴とする、請求項1に記載の電子デバイス。
【請求項６】
前記ロジック回路が、ANDゲートを有することを特徴とする、請求項5に記載の電子デバイス。
【請求項７】
前記複数のテスト・インターフェースからテスト・インターフェースに個別のテスト・モード選択信号を供給するためのテスト・モード・コントロール・ユニットと、
1組のマルチプレクサであって、
前記マルチプレクサの組からの各マルチプレクサが、第一入力と、第二入力と、出力と、を有し、
マルチプレクサの前記チェーン内の後続のマルチプレクサの前記第一入力が、テスト・インターフェースの前記チェーン内の前記先行のテスト・インターフェースの前記テスト・データ出力接点に結合され、
マルチプレクサの前記チェーン内の先行のマルチプレクサの前記出力が、後続のマルチプレクサの前記第二入力と、テスト・インターフェースの前記チェーン内の前記先行のテスト・インターフェースのテスト・データ入力接点と、に結合され、
マルチプレクサの前記チェーン内の前記第一マルチプレクサの前記第一入力が、前記さらなるテスト・データ出力接点に結合され、
マルチプレクサの前記チェーン内の前記第一マルチプレクサの前記第二入力が、前記テスト・データ入力に結合され、かつ、
マルチプレクサの前記チェーン内の前記最後のマルチプレクサの前記出力が、前記バイパス・マルチプレクサの前記第一入力に結合される、
ことによって、前記マルチプレクサの組がマルチプレクサのチェーンを形成し、
前記さらなるテスト・データ出力接点が、マルチプレクサの前記チェーンを介して、前記バイパス・マルチプレクサの前記第一入力に結合された、1組のマルチプレクサと、
を有することを特徴とする、請求項1に記載の電子デバイス。
【請求項８】
前記さらなるテスト・インターフェースが、マルチプレクサの前記チェーンからのマルチプレクサに個別のコントロール信号を供給するように構成されており、かつ前記バイパス・マルチプレクサにコントロール信号を供給するように構成されているデータ・レジスタを有し、かつ、
前記テスト・モード・コントロール・ユニットが、
前記データ・レジスタに結合されたビット・パターン・デコーダと、
前記さらなるテスト・インターフェースの前記テスト・モード選択接点に結合された第一入力、前記ビット・パターン・デコーダに結合された第二入力、および複数の出力を有し、前記複数の出力からの出力が、前記複数のテスト・インターフェースからの前記テスト・インターフェースに前記個別のテスト・モード選択信号を供給するように構成されている、ロジック回路と、
を有することを特徴とする、請求項7に記載の電子デバイス。
【請求項９】
マルチプレクサの前記チェーンからのマルチプレクサに個別のコントロール信号を供給し、かつ前記バイパス・マルチプレクサにコントロール信号を供給するように構成されている前記テスト・モード・コントロール・ユニットに、テスト・インターフェース選択信号を供給するためのさらなる接点を有することをさらなる特徴とする、請求項7に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、
複数のサブデバイスと、
第一入力、第二入力、および出力を有するバイパス・マルチプレクサと、
テスト・データ入力と、
前記バイパス・マルチプレクサ前記出力に結合されたテスト・データ出力と、
1組のテスト・インターフェースであって、前記テスト・インターフェースの組内の各テスト・インターフェースが、前記複数のサブデバイスからのサブデバイスに結合され、テスト・インターフェースの前記チェーン内の先行のテスト・インターフェースのテスト・データ出力接点が、テスト・インターフェースの前記チェーン内の後続のテスト・インターフェースのテスト・データ入力接点に結合されることによって、前記テスト・インターフェースの組がテスト・インターフェースのチェーンを形成する、1組のテスト・インターフェースと、
前記テスト・データ入力に結合されたさらなるテスト・データ入力接点と、前記バイパス・マルチプレクサの前記第一入力に結合されたテスト・データ出力接点とを有する、前記バイパス・マルチプレクサをコントロールするための境界スキャン対応のさらなるテスト・インターフェースと、
を有する、複数のテスト・インターフェースと、
を有する、電子デバイスに関する。
【背景技術】
【０００２】
このような電子デバイスの一実施例は、Steven F. Oaklandによる論文「システム・オン・チップ集積回路上でIEEE 1149.1を実施するための考察(Considerations for Implementing IEEE 1149.1 on System-on-a-Chip Integrated Circuits)」(the conference journal Proceedings of the international test conference (ITC)、pp.628-637、2000年)、かつ具体的には本論文の図7に開示されている。
【０００３】
IC設計の技術分野では、製品化までに要する時間を縮小化するために既存のビルディング・ブロックを再利用することが、ますます一般的になっている。現在進行中の集積化寸法の縮小化の場合、これらのビルディング・ブロックの複雑性は、例えば、複数のサブデバイスを有するプリント回路板(PCB)、システム・オン・チップ・アーキテクチャ、マルチプル・チップ・モジュール(MCM)などの電子デバイスが、例えば、IPコア、埋込み型プロセッサ、集積回路などのより小型の既に複雑な電子デバイスによって、構築される程度にまで増大する。単一の電子デバイスに組み立てられた場合、電子デバイスは、通常、それ自体のテスト・アーキテクチャ（例えば、テスト・インターフェースを介してアクセス可能な境界スキャン・テスト・アーキテクチャ）を各々が有する幾つかのサブデバイスにより構成されるであろう。このようなテスト・インターフェース（例えば、テスト・アクセス・ポート(TAP)）は、通常、テスト・インターフェースの様々な状態をコントロールするためのTAPコントローラを介して、コントロール信号を受信する。さらに、様々なサブデバイスが集積化された電子デバイスは、クロック同期ロジックのような自身のテストをすることが出来るあるロジックを有することも出来る。このことは、このようなデバイスのテストおよび／またはデバッグを複雑にする要因となる。なぜならば、これらのテスト・インターフェースの各々に、電子デバイス周辺の入出力接点を介して直接アクセスすることは、接点リソースとコストの点で実行不可能だからである。さらに、これらの様々なテスト・インターフェースの構成は、テスト中の単一のデバイスとして作用している電子デバイス全体が上限にある状態で、サブデバイスの各々を、単体で、かつサブデバイスの集まりとして、テスト／デバッグ可能なものでなければならない。
【０００４】
ITC 2000の論文は、境界スキャン・アーキテクチャを有する複数の埋込み型プロセッサを有する電子デバイスを開示している。TAPへのアクセスは、次のTAPのテスト・データ入力接点が前のTAPのテスト・データ出力接点に接続された状態になるように、埋込み型プロセッサTAPを直列接続することにより、埋込み型プロセッサTAPのチェーンを形成することによって可能となる。さらに、システム・レベルのマスターTAPの命令レジスタもチェーンに含まれ、このシステム・レベルのTAPのデータ・レジスタとバイパス・レジスタが、チェーン内のテスト・インターフェースの対応するレジスタと並列に構成されることにより、データ内の階層と、アクセス機構のバイパス部分とが作り出される。
【０００５】
この公知の構成の欠点は、この階層的なアクセス機構によって、マスター・テスト・インターフェースのデータ・レジスタを、埋込み型プロセッサのTAPのデータ・レジスタと同時に使用することが出来ないことである。特に、埋込み型プロセッサをデバッグする場合、デバッグの間における障害の適用範囲を広く取るには、埋込み型プロセッサが周辺のシステム・レベルのロジックと相互作用することが重要となり得る。このことは、公知の構成では困難である。なぜならば、埋込み型プロセッサがデバッグされているときに、マスターTAPのコントロール下にあるシステム・レベルのロジックにデバッグ・データを供給することは出来ないからである。
【０００６】
【特許文献１】
米国特許第5,673,276号
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明の目的は、とりわけ、デバッグ機能が向上した、第一段落に説明した種類の電子デバイスを提供することである。
【０００８】
本発明の目的は、テスト・インターフェースのチェーン内の最後のテスト・インターフェースのテスト・データ出力接点が、バイパス・マルチプレクサの第二入力に結合され、かつさらなるテスト・データ出力接点が、テスト・インターフェースのチェーン内の第一テスト・インターフェースのテスト・データ入力接点にさらに結合されることにより実現される。これらのさらなるテスト・インターフェースを、テスト・インターフェースのチェーンに完全に加えることは、サブデバイスのテスト・インターフェースとさらなるテスト・インターフェースとにデータを同時に供給することを可能にするので、特に有利である。例えば、サブデバイスのデバッグが可能となるのと同時に、さらなるテスト・インターフェースまたは別のテスト・インターフェースを介してサブデバイスに属さない周辺ロジックにもデバッグ・データを供給することにより、デバッグの間における障害の適用範囲を広げることが可能となる。類似の利点が他の機能テストの間に得られることは、明らかである。
【０００９】
さらなるテスト・インターフェースが、バイパス・マルチプレクサをコントロールするためのさらなるテスト・インターフェースの命令レジスタに結合されたバイパス・コントローラを有すれば、有利である。通常、境界スキャン対応のテスト・インターフェースの命令レジスタのコンテンツが、テスト・インターフェースのどのレジスタ（例えば、バイパス・レジスタ、データ・レジスタ、境界スキャン・レジスタ、または任意の識別レジスタ）を起動するかを指定する。適切な命令（例えば、境界スキャン・テスト、またはバイパス命令）が命令レジスタ内に存在する場合、バイパス・コントローラは、命令レジスタのコンテンツをモニタすることにより、強制的にバイパス・マルチプレクサをバイパス状態にスイッチすることが出来る。さらに、バイパス・マルチプレクサをバイパス状態に選択しなくても、さらなるテスト・インターフェースをバイパスさせることが出来る、追加的な専用のさらなるテスト・インターフェース命令（例えば、デバッグ命令のバイパス）を容易に検出することが、バイパス・コントローラにより可能となる。こうすることにより、テスト・インターフェースのチェーンからの他のテスト・インターフェースを、テスト中のデバイスまたはデバッグ中のデバイスとして、容易に選択することが出来る。
【００１０】
さらなるテスト・インターフェースが、テスト・インターフェースの組からの各テスト・インターフェースの命令情報を格納するための、バイパス・コントローラに結合されたレジスタを有することは、別の利点となる。テスト用またはデバッグ用のソフトウエアを用いても専用のテスト命令またはデバッグ命令の使用が容易にならない場合、例えば、テスト・インターフェースの組からの各テスト・インターフェースの命令情報（例えば、命令オペコード）を格納するためのレジスタが含まれていれば有効である。これにより、テスト・インターフェースの組からのテスト・インターフェースのテストまたはデバッグを容易にするために、さらなるテスト・インターフェースがBYPASS命令によってバイパスされる場合、このテスト・インターフェースを強制的に所望のモードにさせるこの命令が、追加的なレジスタ内のバイパス・コントローラによりさらに検出されるので、バイパス・マルチプレクサが誤ってバイパス状態にスイッチしてしまうことがなくなる。
【００１１】
レジスタが、さらにバイパス・マルチプレクサの第三入力に結合されることは、別の利点となる。レジスタがバイパス・レジスタに接続することにより、電子デバイスのテスト・データ入力とテスト・データ出力とを介してレジスタをテストすることが可能となるので、デバイスのテスト適用範囲が広がる。
【００１２】
本発明の一実施例の場合、電子デバイスは、さらに、
さらなるテスト・インターフェースの命令レジスタに結合されたビット・パターン・デコーダと、
さらなるテスト・インターフェースのテスト・モード選択接点に結合された第一入力と、ビット・パターン・デコーダに結合された第二入力と、テスト・インターフェースのチェーンに結合された出力と、を有するロジック回路と、
を有する、
テスト・インターフェースのチェーン内のテスト・インターフェースのテスト・モードをコントロールするためのテスト・モード・コントロール・ユニットを有する。指定されたビット・パターンを有する、さらなるテスト・インターフェースのコントロール下にある電子デバイス部分のテストまたはデバッグを示す命令が、命令レジスタ内に存在する場合、ビット・パターン・デコーダはこのパターンを検出し、かつロジック回路（例えば、ANDゲート）に信号を転送するであろう。テスト・インターフェースのチェーン内のすべてのテスト・インターフェースは、これらの各TMS接点を介して、ロジック回路の出力に接続される。この結果、チェーン全体をスイッチ・オフし、さらなるテスト・インターフェースのコントロール下にある電子デバイス部分を、単独でテストまたはデバッグすることが出来るテスト・モードまたはデバッグモードにすることが出来る。
【００１３】
本発明のさらなる実施例の場合、電子デバイスは、
前記複数のテスト・インターフェースからテスト・インターフェースに個別のテスト・モード選択信号を供給するためのテスト・モード・コントロール・ユニットと、
1組のマルチプレクサであって、
前記マルチプレクサの組からの各マルチプレクサが、第一入力と、第二入力と、出力と、を有し、
マルチプレクサの前記チェーン内の後続のマルチプレクサの前記第一入力が、テスト・インターフェースの前記チェーン内の前記先行のテスト・インターフェースの前記テスト・データ出力接点に結合され、
マルチプレクサの前記チェーン内の先行のマルチプレクサの前記出力が、後続のマルチプレクサの前記第二入力と、テスト・インターフェースの前記チェーン内の前記先行のテスト・インターフェースのテスト・データ入力接点と、に結合され、
マルチプレクサの前記チェーン内の前記第一マルチプレクサの前記第一入力が、前記さらなるテスト・データ出力接点に結合され、
マルチプレクサの前記チェーン内の前記第一マルチプレクサの前記第二入力が、前記テスト・データ入力に結合され、かつ、
マルチプレクサの前記チェーン内の前記最後のマルチプレクサの前記出力が、前記バイパス・マルチプレクサの前記第一入力に結合される、
ことによって、前記マルチプレクサの組がマルチプレクサのチェーンを形成し、
前記さらなるテスト・データ出力接点が、マルチプレクサの前記チェーンを介して前記バイパス・マルチプレクサの前記第一入力に結合された、1組のマルチプレクサと、
を有する。前述したように、さらなるマルチプレクサのチェーンをテスト・インターフェースのチェーンに挿入することにより、テスト・インターフェースのチェーン内の各テスト・インターフェースのための、テスト・データ入力接点からテスト・データ出力接点への直接的なバイパス・ルートが、さらなるテスト・インターフェース周辺のバイパス・ルートを含めて得られる。この結果、さらなるテスト・インターフェースさえもスイッチ・オフすることが可能となり、これによって、テスト・インターフェースのチェーンからの1つ以上のテスト・インターフェースしか選択されない、テスト状態またはデバッグ状態を作り出すことが出来る。
【００１４】
前記さらなるテスト・インターフェースが、
マルチプレクサの前記チェーンからのマルチプレクサに個別のコントロール信号を供給するように構成されており、かつ前記バイパス・マルチプレクサにコントロール信号を供給するように構成されているデータ・レジスタを有し、かつ、
前記テスト・モード・コントロール・ユニットが、
前記データ・レジスタに結合されたビット・パターン・デコーダと、
前記さらなるテスト・インターフェースの前記テスト・モード選択接点に結合された第一入力、前記ビット・パターン・デコーダに結合された第二入力、および複数の出力を有し、前記複数の出力からの出力が、前記複数のテスト・インターフェースからの前記テスト・インターフェースに前記個別のテスト・モード選択信号を供給するように構成されている、ロジック回路と、
を有する場合、本発明のさらなる実施例の利点となる。この構成の場合、複数のテスト・インターフェースと、付随するバイパス・マルチプレクサは、さらなるテスト・インターフェースのデータ・レジスタに適切なビット・パターンをシフト・インすることによりコントロールされる。この結果、テストの間、テスト構成を変更することが可能となり、テスト構成が非常に柔軟になり、1から複数のテスト・インターフェースのすべてまでの、任意数のテスト・インターフェースを含めることが可能となる、
マルチプレクサのチェーンからのマルチプレクサに個別のコントロール信号を供給し、かつバイパス・マルチプレクサにコントロール信号を供給するように構成されているテスト・モード・コントロール・ユニットに、テスト・インターフェース選択信号を供給するためのさらなる接点を、電子回路がさらに有することは、本発明のさらなる実施例の別の利点となる。電子デバイスを、テスト・インターフェースに専用のテスト・モード選択信号を提供するための専用の接点によって拡張することにより、対象とされているテスト・インターフェースを容易にスイッチ・オフすることが出来、かつ電子デバイスの外側から（例えば、外部テスタによって）付随するマルチプレクサをバイパス状態にスイッチ可能な構成が得られる。
【００１５】
米国特許第5,673,276号が、5列24〜27行目、5列35〜38行目、および請求項1の10列1〜6行目に記述されているように、バイパス回路により拡張されている境界スキャン・アーキテクチャを各チップが有するn個の半導体チップ（nは整数）を有する複数のチップ・モジュール(MCM)を開示している点に留意されたい。このようなバイパス回路のマルチプレクサ38は、外部で生成された信号BCEによってコントロールされ、これにより、MCMを単一のデバイスとして、または境界スキャン・テストの間にn個のチップの各々が起動される複数チップのアーキテクチャとして、テストすることが可能となる。米国特許第5,673,276号の発明の目的は、2列17〜25行に明記されているように、マクロ・デバイスのような境界スキャン対応の構成を作り出すことである。強調すべき点は、n個の半導体チップのTAPの各バイパス・マルチプレクサのコントロールを行うために、外部コントロール信号が用いられているので、この構成が本発明とは実質的に異なっていることである。これに対して、本発明のバイパス・コントロール手段またはさらなるテスト・インターフェースのコントロール下にあるさらなるマルチプレクサをコントロールするために、外部コントロール信号が用いられる場合、テスト・インターフェースのチェーン内のテスト・インターフェースのサブセットをテストまたはデバッグする目的のために選択することが出来る。このオプションは、米国特許第5,673,276号の場合、テスト構成内のn-1個のTAPをバイパスするか、またはn個すべてのTAPを含めるかの何れかであるグローバル・バイパス信号を用いている結果、利用することが出来ない。したがって、本発明が、米国特許第5,673,276と、非自明でかつ進歩性がある点で、相違することは、特記される。
【発明を実施するための最良の形態】
【００１６】
次に、添付の図面を参照しながら、本発明による電子デバイスを非限定的な例としてさらに詳述する。
【００１７】
図1の場合、電子デバイス100は幾つかのサブデバイス120aと120bを有している。この構成は、明らかに、本発明の範囲内で拡張可能である。電子デバイス100は、例えば、幾つかのIPコアを有する集積回路、幾つかの集積回路(IC)を有するプリント回路板、または幾つかの半導体チップを有するマルチチップ・モジュールなどにすることが出来る。サブデバイス120a、120bの各々は、各々のテスト・インターフェース140a、140b（例えば、テスト・アクセス・ポート(TAP)）により拡張され、電子デバイス100は、IEEE 1149.1規格（例えば、境界スキャン(BS)）に対応したさらなるテスト・インターフェース160によって拡張されている。さらなるテスト・インターフェース160は、通常、電子デバイス100のテスト・データ入力110に結合されたテスト・データ入力(TDI)接点161と、テスト・データ出力(TDO)接点162と、テスト・モード選択(TMS)接点163と、テスト・クロック(TCK)接点164と、テスト・リセット(TRST)接点165とを有する。さらに、さらなるテスト・インターフェース160は、電子デバイス100の幾つかのI/O接点に結合された、命令レジスタ170と、データ・レジスタ172と、バイパス・レジスタ174と、境界スキャン・レジスタ176とを有する。レジスタ170、172、174、176は、命令レジスタ170に結合されたデコード・ロジック回路（図示せず）のコントロール下にあるマルチプレクサ178を介して、TDO接点162に結合されている。オプションにより、識別レジスタ（図示せず）も存在する。
【００１８】
通常、テスト・インターフェース140aと140bは、さらなるテスト・インターフェース160と同様に、例えば、各々のTDI接点141aと141b、各々のTDO接点142aと142b、各々のTMS接点143aと143b、各々のTCK接点144aと144b、および各々のTRST接点145aと145b、並びに、各々の命令レジスタ150aと150b、各々のデータ・レジスタ152aと152b、および各々のバイパス・レジスタ154aと154bのような、類似の構成要素を有する。強調すべき点は、本発明の実施例の場合、テスト・インターフェース140a、140b、160のTMS接点、TCK接点、およびTRST接点は、適切な信号リードに接続されており、かつこれらのリードが幾つかの図中にないのは、単に図を明確にするためである。レジスタ150a、152a、154aは、命令レジスタ150aに結合されたデコード・ロジック回路（図示せず）のコントロール下にあるマルチプレクサ158aを介してTDO接点142aに結合され、かつ、レジスタ150b、152b、154bは、命令レジスタ150bに結合されたデコード・ロジック回路（図示せず）のコントロール下にあるマルチプレクサ158bを介してTDO接点142bに結合されている。図1の実施例の場合、テスト・インターフェース140aと140bには、BSレジスタがない。なぜならば、このようなレジスタは、意図されたデバッグ目的には厳密には必要でないからである。しかしながら、テスト・インターフェース140aと140bには、BSレジスタが存在することが好ましい。なぜならば、これにより、テスト・インターフェース140aと140bは、BS規格対応となるからである。
【００１９】
テスト・インターフェース140aと140bは、テスト・インターフェースのチェーン140を形成し、この中で、先行のテスト・インターフェース140aのTDO接点142aは、後続のテスト・インターフェース140bのTDI接点141bに結合される。テスト・インターフェースのチェーン140は、より多数のテスト・インターフェースが含まれるように容易に拡張可能であることが、当業者には明らかとなるであろう。さらなるテスト・インターフェース160は、そのTDO接点162を、テスト・インターフェースのチェーン140内の第一テスト・インターフェース140aのTDI接点141aに結合することにより、テスト・インターフェースのチェーン140に加えられる。TDO接点162は、さらに、電子デバイス100のテスト・データ出力112に結合された出力106を有するバイパス・マルチプレクサ102の第一入力103にも結合される。バイパス・マルチプレクサ102は、テスト・インターフェースのチェーン140内の最後のテスト・インターフェース140bのTDO接点142bに結合された第二入力104も有する。バイパス・マルチプレクサ102は、命令レジスタ170に結合されたバイパス・コントローラ168によりコントロールされる。バイパス・コントローラ168は、命令レジスタ170に結合されたデコード・ロジック回路（図示せず）の一部とすることが出来る。明記すべき点は、この構成がBSに対応していることである。すなわち、TDO接点162をバイパス・マルチプレクサ102の第一入力103に直接結合することにより、テスト・インターフェースのチェーン140がバイパスされる場合、電子デバイス100を単一デバイスとしてテストすることが出来、かつTDO接点162とバイパス・マルチプレクサ102との間にテスト・インターフェースのチェーン140を含めることにより、電子デバイス100を複数のサブデバイス120aと120bとしてテストすることが出来る点である。命令レジスタ170が特定の命令（例えば、境界スキャン・テスト命令またはバイパス命令）を有する場合、通常、テスト・インターフェースのチェーン140はバイパスされる。
【００２０】
さらに、サブデバイス120aと120bは、個別に、またはサブデバイスの集まり（例えば、サブセット）として、テストまたはデバッグすることが出来る。このために、サブデバイス120aと120bに各々関連付けられたテスト・インターフェース140aと140bに対する適切な命令以外に、専用の、テスト用バイパス(bypass-for-test)命令またはデバッグ用バイパス(bypass-for-debug)命令を命令レジスタ170にシフトして、テスト・インターフェースのチェーン140をバイパスしないようにバイパス・レジスタ174を選択しなければならない。このことは、テスト・インターフェースのチェーン140をバイパスしてしまうと、テストまたはデバッグの所望の結果がテスト・データ出力112で実測されなくなってしまうので、重要である。
【００２１】
代替の構成の場合、さらなるテスト・インターフェース160は、テスト・インターフェースの組（例えば、テスト・インターフェース140aと140b)の中の各テスト・インターフェースの命令情報を格納するための、バイパス・デコーダ168に結合されたレジスタ180も有する。命令データは、テスト・インターフェースのチェーン140にシフトされると、さらにレジスタ180に複製される。このことにより、テスト・インターフェースのチェーン140が命令レジスタ170内のバイパス命令によって自動的にバイパスされることがなくなるので、専用の、テスト用バイパス命令またはデバッグ用バイパス命令は不要となる。レジスタ180のコンテンツによる指示によって、テスト・インターフェースのチェーン140内のテスト・インターフェース140aと140bが何れもテストまたはデバッグに対して選択されない場合しか、バイパス・マルチプレクサ102は、テスト・インターフェースのチェーン140をバイパスするように設定されないであろう。これにより、テスト・データ入力110とテスト・データ出力112を介してレジスタ180を外部からテストすることが可能となる。
【００２２】
次に、図1とその詳細説明を再度参照しながら、残りの図を説明する。対応する参照番号は、注記がない限り、類似の意味を有する。サブデバイス120aと120bは、以下の図では単に図を明確にするために省略されているが、依然存在していることを強調しておく。
【００２３】
図2の場合、テスト・モード・コントロール・ユニット190が、さらなるテスト・インターフェース160に統合されている。レジスタ172、174、176は、単に図を明確にするために、さらなるテスト・インターフェース160から省略されているが、本発明による電子デバイスのこの特定の実施例に依然存在している。ここで、テスト・モード・コントロール・ユニットは、テスト・インターフェースのチェーン140内のテスト・インターフェース140aと140bのTMS接点143aと143bの各々に結合された出力を有する、ロジック回路192（例えば、ANDゲート）を有する。ANDゲート192は、その第一入力を介して、さらなるテスト・インターフェースのTMS接点163に結合されている。さらに、テスト・モード・コントロール・ユニットは、命令レジスタ172とANDゲート192の第二入力との間に結合されたビット・パターン・デコーダ194を有する。ビット・パターン・デコーダ194は、命令レジスタ170内の命令オペコードのビット・パターン部分を評価するように構成されている。強調すべき点は、評価中のビット・パターンが単一ビットから成る場合、ビット・パターン・デコーダを、命令レジスタ170の対応するデータ格納要素を、ANDゲート192の第二入力に結合させる単なるインバータまたはワイヤのような単純なものにすることが出来ることである。さらなるテスト・インターフェース160に、そのTMS接点163を介してTMS信号が供給された場合、テスト・モード・コントロール・ユニット190に命令レジスタ170内の適切なビット・パターンを送ることにより、テスト・インターフェースのチェーン140内のテスト・インターフェース140aと140bを、テスト構成に含ませたり、または、例えば、機能モードにスイッチされたテスト構成から除外することが出来る。テスト・インターフェース140aと140bをテスト構成から除外することにより、JTAG命令が、対応するテスト・インターフェースの命令レジスタに依然としてロード可能なために、後で実行されてしまい、電子デバイス100の動作に影響を及ぼしてしまう可能性がなくなる。したがって、これが有する利点は、テスト中またはデバッグ中のサブデバイスが、受動的な（例えば、バイパス）テスト・モード状態にある他のサブデバイスとの相互作用による悪影響を受けないので、電子デバイス100のテスト可能性とデバッグ機能性の向上に寄与することである。この結果、例えば、テスト・インターフェース140a、140b、160が全てテスト・モード状態にある状態か、または専用のビット・パターンを有する命令を用いることにより、テスト・インターフェース140aと140bを強制的にこれらの機能モードにすることにより、サブデバイス120a、120bがテスト構成またはデバッグ構成から除外されている状態で、電子デバイス100をマクロ・デバイスとしてテストまたはデバッグすることが可能となる。なお、明記すべき点は、本発明の範囲内でANDゲート192が同等のロジックゲートまたはその組み合せに容易に置換可能であることが、当業者に明らかとなることである。
【００２４】
図3を、図2とその詳細説明とを再度参照しながら説明する。明記すべき点は、単に図を明確にするために、テスト・インターフェース140aのレジスタ142a、144a、146a、テスト・インターフェース140bのレジスタ142b、144b、146b、並びにTCK接点144aと144b、およびTRST接点145aと145bが、図2に比較して図3から省略されていることである。同様に、命令レジスタ170がデータ・レジスタ172に置換されている事実は、命令レジスタ170が、さらなるテスト・インターフェース160にないことを意味しない。本発明のこの特定の実施例の場合、ビット・パターン・デコーダ194は、データ・レジスタ172とロジック回路192とに結合されている。さらに、テスト・インターフェースのチェーン140には、マルチプレクサのチェーン220が、以下のようにインターリーブされている。テスト・インターフェースのチェーン140内の先行のテスト・インターフェース140aのTDI接点141aは、マルチプレクサのチェーン220内の先行のマルチプレクサ220aの出力226aに結合されている。テスト・インターフェースのチェーン140内の先行のテスト・インターフェース140aのTDO接点142aは、マルチプレクサのチェーン220内の後続のマルチプレクサ220bの第一入力222bに結合されている。さらに、先行のマルチプレクサ220aの出力が、後続のマルチプレクサ220bの第二入力224bに結合されることにより、先行のテスト・インターフェース140aの周りにバイパス経路が作り出されている。また、マルチプレクサのチェーン220内の第一マルチプレクサ220aの第一入力222aが、TDO接点162に結合され、かつマルチプレクサのチェーン220内の第一マルチプレクサ220aの第二入力224aが、テスト・データ入力110に結合されることにより、さらなるテスト・インターフェース160のためのバイパス経路も設けられている。最後に、マルチプレクサのチェーン220内の最後のマルチプレクサ220bの出力226bが、バイパス・マルチプレクサ102の第一入力103に結合されている。これで、TDO接点162は、マルチプレクサのチェーン220を介して、バイパス・マルチプレクサ102の第一入力103に結合された状態になっている。再度強調すべき点は、テスト・インターフェースのチェーン140と、マルチプレクサの付随するチェーン220とが、本発明の範囲内で容易に拡張可能なことである。さらに、明示的に明記すべき点は、テスト・インターフェースのチェーン140が、例えば、付随するマルチプレクサをマルチプレクサのチェーン220内に有さない、バイパス不可能なテスト・インターフェースを有しても良いことである。したがって、このようなテスト・インターフェースを、選択されたテスト構成から除外することは出来ない。
【００２５】
マルチプレクサのチェーン220内の各マルチプレクサと、バイパス・マルチプレクサ102は、データ・レジスタ172のコンテンツによりコントロールされる。したがって、図3に示されている実施例からバイパス・デコード・ユニット168を省略しても良い。換言すれば、データ・レジスタ172は、マルチプレクサのチェーン220からのマルチプレクサ220aと220bの各々に個別のコントロール信号を供給し、さらにバイパス・マルチプレクサ102にコントロール信号を供給するように構成されている。さらに、ビット・パターン・デコーダ194は、対象とされているテスト構成から、テスト・インターフェース140a、140b、160を選択かつ除外するための複数の信号を、ロジック回路192に供給するように構成されている。ロジック回路192は、TMS接点163に結合された第一入力と、ビット・パターン・デコーダ194からの複数の信号の内の1つを受信するように構成された第二入力と、対象とされているテスト・インターフェースの1つに結合された出力と、を各々が有する複数のANDゲートを有することが出来る。テスト・モード選択ユニット190と、テスト・インターフェースのチェーン140からのテスト・インターフェースとの結合は、データ通信バスにより実現することが好ましい。ロジック回路192の他の実施例が、本発明の範囲内で容易に利用可能となることが、当業者には明らかとなるであろう。さらに、ビット・パターン・デコーダ194を、ワイヤの集まり、インバータの集まり、またはこれらの組み合せのような単純なものにしても良い。
【００２６】
この構成により、テスト設定またはデバッグ設定を非常に柔軟に行うことが可能となる。すなわち、適切なデータパターンをデータ・レジスタ172に書き込むことにより、存在する複数のテスト・インターフェースからの各テスト・インターフェース140a、140b、160を、バイパス・マルチプレクサ102を含んだマルチプレクサのチェーン220によってバイパスさせかつ機能的なモードにスイッチさせるか、または、テスト・モード選択ユニット190によってテスト設定またはデバッグ設定に個別に含ませるか、の何れかとすることが出来る。この設定は、実行時にも変更可能である。すなわち、データ・レジスタ172に新たなビット・パターンをシフト・インすることにより、テスト・インターフェースのチェーン140と、マルチプレクサのチェーン220は、これら自身の構成を相応に変更する。明記すべき点は、さらなるテスト・インターフェース160が、機能モード（例えば、実行テスト・アイドル・モード）にスイッチされた場合、さらなるテスト・インターフェース160にTRST接点165上のテスト・リセット信号を供給することでしか、電子デバイス100の動作方法を変更することが出来ないことである。
【００２７】
図4には、電子デバイス100のテストまたはデバッグを目的とした部分を選択した代替構成が表されている。図4を、図3とその詳細説明を再度参照しながら説明する。なお、単に図を明確にするために、データ・レジスタ172がさらなるテスト・インターフェース160から省略されているが、これはデータ・レジスタ172がさらなるテスト・インターフェース160に存在しないことを必ずしも示さないことを述べておく。
【００２８】
電子デバイス100は、テスト・インターフェースのチェーン140内の各テスト・インターフェース140aと140b、およびさらなるテスト・インターフェース160に、これらの各々のTMS接点143a、143b、163を介して専用のTMS信号を供給するためのテスト・モード選択ユニット190により、拡張されている。さらに、マルチプレクサ220a、220b（例えば、マルチプレクサのチェーン220内のマルチプレクサ）、およびバイパス・マルチプレクサ102も、テスト・モード選択ユニット190に反応する。換言すれば、テスト・モード・コントロール・ユニット190は、マルチプレクサのチェーン220からのマルチプレクサに、個別のコントロール信号を供給し、さらにバイパス・マルチプレクサ102にコントロール信号を供給するように構成されている。テスト・モード・コントロール・ユニット190には、電子デバイス100のTMS接点を介して、専用のTMS信号が送られる。さらに、テスト・モード・コントロール・ユニット190には、電子デバイス100の専用接点を介して、テスト・インターフェースに特化したテスト選択信号が供給される。例えば、接点114を介してテスト・モード・コントロール・ユニット190に適切なテスト・インターフェース選択信号を供給することにより、さらなるテスト・インターフェース160を選択または除外することが出来、接点116を介してテスト・モード・コントロール・ユニット190に適切なテスト・インターフェース選択信号を供給することにより、テスト・インターフェース140aを選択または除外することが出来、テスト・インターフェース140b用の専用のテスト・インターフェース選択信号が、接点118を介して受信されたりする。したがって、BSテスト・ポート（例えば、テスト・データ入力110）を介してコントロールされないテスト・インターフェースは、テスト・ロジック・リセット状態（例えば、テスト・インターフェースの機能モード）で動作を継続させることが出来るので、これらのテスト・インターフェースをバイパスするためのマルチプレクサは、テスト・モード・コントロール・ユニット190のコントロールの下、バイパス状態にスイッチされるであろう。テスト・インターフェースを、そのテスト・ロジック・リセット状態にするために用いられるテスト・インターフェース選択信号も用いて、対応するバイパス・マルチプレクサをバイパス状態にスイッチさせることも好ましい。強調すべき点は、IEEE 1149.1規格により接点114と116を追加することが出来るので、図2の構成がBS規格対応となることである。
【００２９】
上述の実施例は、本発明を制限するのではなく例示しているのであり、かつ添付の請求の範囲の範囲内において多くの代替実施例の設計が当業者には可能となることに留意すべきである。請求項においては、括弧の間に配置されているいかなる参照記号も、請求項を制限するものと解釈すべきではない。「有する」という言葉は、請求項に記載されているもの以外の要素またはステップの存在を除外しない。ある要素の前にある「1つの」という言葉は、このような要素が複数存在することを除外しない。本発明は、幾つかの個別の要素を有するハードウエア、および最適にプログラムされているコンピュータにより実施可能である。幾つかの手段を列挙しているデバイス請求項の場合、これらの手段の幾つかは、ハードウエアと全く同一の部材により実施可能である。特定の手段が相互に異なる従属請求項に詳述されているという単なる事実は、これらの手段の組み合せを有利に使用することが出来ないことを示さない。
【図面の簡単な説明】
【００３０】
【図１】本発明による電子デバイスの実施例を示す。
【図２】本発明による電子デバイスの別の実施例を示す。
【図３】本発明による電子デバイスの別の実施例を示す。
【図４】本発明による電子デバイスの別の実施例を示す。
【符号の説明】
【００３１】
100…電子デバイス
102…バイパス・マルチプレクサ
103…第一入力
104…第二入力
105…第三入力
106…出力
110…テスト・データ入力
112…テスト・データ出力
114…接点
116…接点
118…接点
120a…サブデバイス
120b…サブデバイス
140…テスト・インターフェースのチェーン
140a…テスト・インターフェース
140b…テスト・インターフェース
141a…テスト・データ入力接点
141b…TDI接点
142a…レジスタ
142b…レジスタ
143a…TMS接点
143b…TMS接点
144a…レジスタ
144b…レジスタ
145a…TRST接点
145b…TRST接点
146a…レジスタ
146b…レジスタ
150a…命令レジスタ
150b…命令レジスタ
152a…データ・レジスタ
152b…データ・レジスタ
154a…バイパス・レジスタ
154b…バイパス・レジスタ
158a…マルチプレクサ
158b…マルチプレクサ
160…テスト・インターフェース
161…テスト・データ入力接点
162…テスト・データ出力接点
163…TMS接点
164…テスト・クロック(TCK)接点
165…テスト・リセット(TRST)接点
168…バイパス・コントローラ
170…命令レジスタ
172…レジスタ
174…レジスタ
176…レジスタ
178…マルチプレクサ
180…レジスタ
190…テスト・モード・コントロール・ユニット
192…ANDゲート
194…ビット・パターン・デコーダ
220…マルチプレクサのチェーン
220a…マルチプレクサ
220b…マルチプレクサ
222a…第一入力
222b…第一入力
224a…第二入力
224b…第二入力
226a…出力
226b…出力
【図１】
2005503563.tif 000003
【図２】
2005503563.tif 000004
【図３】
2005503563.tif 000005
【図４】
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【国際公開パンフレット】
2005503563.tif 000007
2005503563.tif 000008
2005503563.tif 000009
2005503563.tif 000010
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2005503563.tif 000012
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2005503563.tif 000023
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2005503563.tif 000025
2005503563.tif 000026
【国際公開パンフレット（コレクトバージョン）】
2005503563.tif 000027
【国際調査報告】
2005503563.tif 000028
2005503563.tif 000029