(57)【要約】シリコン基板（２１）と、コンタクト（２３．１，２３．２）を備える集積デバイス（２２）と、集積デバイス（２２）のコンタクト（２３．１，２３．２）に導電性経路をもたらす導通領域（２４．１，２４．２）を有すると共に集積デバイス（２２）を少なくとも部分的に覆う絶縁分離層（２４）とを有する集積回路デバイス（２０）である。複数のコンタクト（２３．２）のうちの一つに接続されるメタル配線（２６．１，２６．２，２６．３，２６．４）を備えるメタライゼーションレベル（２５）が設けられる。メタル配線（２６．１，２６．２，２６．３，２６．４）は、絶縁分離層（２４）上に位置される。メタライゼーションレベル（２５）上に位置されるパッシベーション層（２７）が、メタル配線（２６．２，２６．４）のうちの少なくとも二つを部分的に露出させるための少なくとも二つのコンタクト領域（２８．１，２８．２）を有する。導電性低抵抗物質を有するバンプブリッジ（２９）が、パッシベーション層（２７）上に位置される。バンプブリッジ（２９）は、高いアスペクト比を有すると共に、少なくとも二つのメタル配線（２６．２，２６．４）の間に導電性接続部をもたらす。前記バンプブリッジは、メタライゼーションレベル（２５）内に位置される他のメタル配線（２６．３）を、当該メタル配線（２６．３）にコンタクトすることなく交差し、バンプブリッジ（２９）のかなりの部分は、パッシベーション層（２７）によって支持される。
2005501416.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
コンタクトを備える集積デバイスと、
前記集積デバイスの前記コンタクトに導電性経路をもたらす導通領域を有すると共に前記集積デバイスを少なくとも部分的に覆う絶縁分離層と、
前記コンタクトのうちの少なくとも一つに電気的接続部をもたらすメタル配線を備え、前記メタル配線は前記絶縁分離層上に位置されるメタライゼーションレベルと、
前記メタル配線のうちの少なくとも二つを部分的に露出させるための少なくとも二つのコンタクト領域を有する、前記メタライゼーションレベル上のパッシベーション層と
を有する集積回路デバイスであって、
導電性低抵抗物質を有するバンプブリッジが、前記パッシベーション層上に位置され、
前記バンプブリッジは、前記メタル配線のうちの少なくとも二つの間に導電性接続部をもたらし、
前記バンプブリッジは、前記メタライゼーションレベル内に位置される他のメタル配線を、前記メタル配線にコンタクトすることなく交差し、
前記バンプブリッジは、パッケージング後に前記バンプブリッジが基板に接続されることを可能にする高いアスペクト比を有し、
前記バンプブリッジのかなりの部分は、前記パッシベーション層によって支持される
集積回路デバイス。
【請求項２】
前記低抵抗物質が、金、チタニウム、チタニウムタングステン、チタニウムナイトライド、アルミニウム、銅、鉛／錫、又はアロイを有する請求項１に記載の集積回路デバイス。
【請求項３】
前記集積デバイスが、トランジスタ、好ましくはＮＭＯＳ又はＰＭＯＳトランジスタである請求項１又は２に記載の集積回路デバイス。
【請求項４】
前記絶縁分離層が、Ｓｉ３Ｎ４又はＳｉＯ２を有する請求項１、２又は３に記載の集積回路デバイス。
【請求項５】
前記パッシベーション層がガラス、好ましくはＰＳＧ、Ｓｉ３Ｎ４、又はＳｉＯ２を有する請求項１、２、３又は４に記載の集積回路デバイス。
【請求項６】
前記バンプブリッジと前記パッシベーション層の上部表面との間に位置される一つの薄い層又は一連の薄い層を有する請求項１乃至５の何れか一項に記載の集積回路デバイス。
【請求項７】
前記バンプブリッジの下、且つ前記二つのコンタクト領域において露出される前記メタル配線の上に位置される薄い層、好ましくはバリア層を有する請求項１乃至６の何れか一項に記載の集積回路デバイス。
【請求項８】
前記バンプブリッジが、１．０μｍと１０００μｍとの間の厚さ、好ましくは３μｍと３０μｍとの間の厚さを有する請求項１乃至７の何れか一項に記載の集積回路デバイス。
【請求項９】
前記バンプブリッジが、約０．１Ω乃至０．００１Ωの範囲のシート抵抗を有する請求項１乃至８の何れか一項に記載の集積回路デバイス。
【請求項１０】
前記バンプブリッジが、二つ又はそれより多くのメタル配線を相互接続する請求項１乃至９の何れか一項に記載の集積回路デバイス。
【請求項１１】
ＥＳＤ保護手段を有し、前記バンプブリッジが、前記ＥＳＤ保護手段に対して、前記集積回路のうちの少なくとも一つの端子の間に低抵抗接続部をもたらし、及び／又は前記バンプブリッジが、前記ＥＳＤ保護手段の給電線と前記集積回路デバイスの給電線との間に低抵抗接続部をもたらす請求項１乃至１０の何れか一項に記載の集積回路デバイス。
【請求項１２】
給電コンタクト及び出力コンタクトを各々有する複数の集積デバイスと、
前記集積デバイスの前記給電コンタクト及び前記出力コンタクトに電気的接続部をもたらすメタル配線を備えるメタライゼーションレベルと、
複数の前記メタル配線を部分的に露出させるためのコンタクト領域を有する、前記メタライゼーションレベル上のパッシベーション層と
を有するドライバ回路であって、
導電性低抵抗物質を有する複数のバンプブリッジが、前記パッシベーション層上に位置され、
前記バンプブリッジの各々は、前記複数のメタル配線のうちの少なくとも二つの間に導電性接続部をもたらし、
前記バンプブリッジは、前記メタライゼーションレベル内に位置されるメタル配線を、当該メタル配線にコンタクトすることなく交差し、
前記バンプブリッジは、パッケージング後に前記バンプブリッジが基板に接続されることを可能にする高いアスペクト比を有し、
前記バンプブリッジのかなりの部分は、前記パッシベーション層によって支持される
ドライバ回路。
【請求項１３】
ＥＳＤ保護手段を更に有し、少なくとも複数の前記バンプブリッジが、前記ＥＳＤ保護手段への低抵抗接続部、又は前記ＥＳＤ保護手段からの低抵抗接続部をもたらす請求項１２に記載のドライバ回路。
【請求項１４】
請求項１２又は１３によるドライバ回路を有するディスプレイドライバ回路。
【請求項１５】
バンプブリッジで集積回路デバイスを製造するための方法であって、
半導体基板に回路デバイスをもたらすステップと、
前記回路デバイスを少なくとも部分的に覆う絶縁分離層をもたらすステップと、
前記絶縁分離層にコンタクト領域をもたらすステップと、
メタル層を堆積するステップと、
メタル配線を規定するために前記メタル層をパターニングするステップと、
前記メタル配線のうちの少なくとも二つを部分的に露出させるための少なくとも二つのコンタクト領域を有するパッシベーション層をもたらすステップと、
バンプブリッジをもたらし、導電性低抵抗物質を有する前記バンプブリッジは前記パッシベーション層上に位置されるステップと、
前記メタル配線のうちの少なくとも二つの間に導電性接続部をもたらすステップと、
前記メタライゼーションレベル内に位置される他のメタル配線を、当該メタル配線にコンタクトすることなく交差するステップと、
高いアスペクト比を有するステップと、
前記パッシベーション層によって支持されるステップと
を有する方法。
【請求項１６】
前記絶縁分離層が堆積され、それから前記堆積後、前記絶縁分離層において前記コンタクト領域を形成するためにパターニングされる請求項１５に記載の方法。
【請求項１７】
前記バンプブリッジが、電気めっき又は堆積によって形成される請求項１５又は１６に記載の方法。
【請求項１８】
前記バンプブリッジが、金、チタニウム、チタニウムタングステン、チタニウムナイトライド、アルミニウム、銅、鉛／錫、又はアロイを有する請求項１５、１６又は１７に記載の方法。
【請求項１９】
前記集積回路デバイスが、基板上にフリップチップにより実装され、前記バンプブリッジは、前記基板の一部である相互接続部と前記集積回路デバイス上の構成要素との間に導電性接続部をもたらす請求項１５乃至１８の何れか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して単一のメタライゼーション層を備える集積回路デバイスに関する。特に本発明はＥＳＤ保護機能を備える集積回路デバイスに関する。
【背景技術】
【０００２】
外部への接続部をもたらすようにパターニングされると共に集積回路間に接続部をもたらすようにパターニングされるたった一つのメタライゼーション層を有する多くの集積回路デバイスがもたらされる。当該集積回路デバイスの集積密度（ｉｎｔｅｇｒａｔｉｏｎ  ｄｅｎｓｉｔｙ）が高いほど、単一のメタライゼーション層の内部の全ての必要な相互接続部のルーティングを実現することはますます困難となる。問題の一つは、第一のメタル配線が第二のメタル配線を交差する交差部（ｃｒｏｓｓｉｎｇ）が回避されなければならないことにある。
【０００３】
ルーティングが単一のメタライゼーション層で実現され得ない状況において、現在二つの選択肢がもたらされている。複数の多結晶シリコン相互接続部が必要なところに設けられるか、又は他のメタライゼーション層が追加されるかの何れかである。
【０００４】
多結晶シリコン相互接続部の不利点は、多結晶シリコンが低い導電性を有するという事実のために、多結晶シリコン相互接続部のサイズ（ｄｉｍｅｎｓｉｏｎ）は、十分に低い抵抗が実現されるように選択されなければならないことにある。従ってこのことは、多結晶シリコン相互接続部が、通常比較的大きくなるため、ともすれば集積デバイスに使用可能となり得るデバイスの表面領域の一部を占有することを意味する。
【０００５】
第二のメタライゼーション層は、当該第二のメタライゼーション層が追加の処理及びテスティングステップを必要とするため、当該デバイスを製造するためのコストは大きな影響を受けるという不利点を有する。多くの場合、このことにより集積回路デバイスはあまりに高価となり得る。
【０００６】
同時係属中の特許出願バンプオンアクティブ（ＢＯＡ（ｂｕｍｐ  ｏｎ  ａｃｔｉｖｅ））（特許出願番号第００２０４８１４．８、出願日２０００年１２月２２日）において、アクティブ回路（ａｃｔｉｖｅ  ｃｉｒｃｕｉｔ）領域上にメタルバンプを実現することを初めて可能にした新規な概念が提案されている。本発明は、当該同時係属中の特許出願に基づいている。
【０００７】
よくあることであるが、チップ上の非常に感度の高い回路（ｓｅｎｓｉｔｉｖｅ  ｃｉｒｃｕｉｔ）が、放電事象（ｄｉｓｃｈａｒｇｅ  ｅｖｅｎｔ）にさらされているときに破壊されることを防止するために、例えばＣＭＯＳデバイスのような集積回路デバイスは、静電放電デバイス保護機能（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ  ｄｅｖｉｃｅ（ＥＳＤ）  ｐｒｏｔｅｃｔｉｏｎ）を有している。このことは、例えば誰かがチップのピンに触れることによって電圧ピーク（ｖｏｌｔａｇｅ  ｐｅａｋ）を回路にもたらすときに起き得る。
【０００８】
集積回路デバイスのＥＳＤ保護機能は、ＥＳＤ保護ネットワーク内の低抵抗相互接続部（ｌｏｗ−ｏｈｍｉｃ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）に依っている。当該ＥＳＤ保護ネットワークは、保護ダイオード及び／又はトランジスタと、当該ダイオード及び／又はトランジスタを、保護されるべき集積回路デバイスの出力部及び／又は入力部に接続するためのメタル相互接続配線とを有している。よくあることであるが、各々のメタル配線は交差しなければならない。当該交差を実現するために、二つのメタライゼーション層が使用されなければならない。例えば単一メタル単一多結晶シリコンＣＭＯＳプロセスの場合、当該交差は、一方のトラックに対してメタルを使用し、他方のトラックに対して多結晶シリコン相互接続部又は拡散部（ｄｉｆｆｕｓｉｏｎ）を使用するであろう。このことは、上述のように、多結晶シリコン若しくは拡散部の高いシート抵抗（ｓｈｅｅｔ  ｒｅｓｉｓｔａｎｃｅ）のために、交差部の抵抗が非常に高くなるか、又は交差部が多くのスペースを使用するという欠点を有している。
【０００９】
多結晶シリコン相互接続部を備える従来の集積回路デバイス１の概略的な断面図が図１に示されている。デバイス１は、基板１１に集積されるデバイス２を有している。デバイス２は、ドレイン及びソース拡散領域３．１及び３．２（例えばｎ＋拡散領域）と、チャネル４と、多結晶シリコンゲート１５と、二つのスペーサ６．１及び６．２とを備えるトランジスタである。デバイス２は、集積デバイス２をカバーする、例えばＰＳＧを有する層である絶縁分離層８と、二つのコンタクト７．１及び７．２とを有している。集積デバイス２のコンタクト７．１及び７．２への導電性経路をもたらす導通領域（ｃｏｎｄｕｃｔｉｎｇ  ａｒｅａ）９．１及び９．２がもたらされている。メタル配線９．１、９．２、９．３、及び９．４を備えるメタライゼーションレベル５は、集積回路デバイス１の様々なデバイスに電気的接続部をもたらす。パッシベーション層（ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ）１０は、メタライゼーションレベル５の上に形成される。メタル配線９．２と９．４との間に低抵抗接続部をもたらすために、厚い多結晶シリコン相互接続部１２が設けられる。多結晶シリコン相互接続部１２は、二つのメタルビア（ｖｉａ）１３．１と３．２とを接続する。二つのビア１３．１と３．２とはメタル配線９．２と９．４とに各々接続される。デバイス２に隣接してフィールド酸化物（ｆｉｅｌｄ  ｏｘｉｄｅ）１４がもたらされている。
【００１０】
多結晶シリコン相互接続部１２のサイズは、必要とされる導電率（ｃｏｎｄｕｃｔｉｖｉｔｙ）によって主に決定される。多結晶シリコンは、約４０Ωの比較的高いシート抵抗（Ｒｓｑ）を有する。低オーム抵抗（ｌｏｗ−ｏｈｍｉｃ  ｒｅｓｉｓｔａｎｃｅ）をもたらすために、分厚い多結晶シリコン相互接続部（ｂｕｌｋｙ  ｐｏｌｙｓｉｌｉｃｏｎ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）を使用することが必要とされる。相互接続部の抵抗があまりに高い場合、ＥＳＤの事象の際、熱破壊が発生し得る。
【００１１】
多結晶シリコン相互接続部の幅は通常５０μｍのオーダであり、厚さは０．８μｍのオーダである。多結晶シリコン相互接続部が、３０μｍ幅のメタル配線（例えばメタル配線９．３）を交差するように設計されるとき、最小消費面積は約５０×３６μｍ２となり得る。当該相互接続部の抵抗は約２０Ωとなり得る。従来の多結晶シリコン相互接続部を使用して２Ωより低い抵抗を有する交差部を実現するために、前記面積の１０倍の面積が必要とされ得る。当該多結晶シリコン相互接続部は、約１８０００μｍ２を占有し得る。
【００１２】
第二のメタライゼーション層を追加することにより、チップはあまりに高価になり、従来の多結晶シリコン相互接続部又は拡散部に依ることは上記略述の欠点を有する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、あまりに高価になるか、又はあまりに分厚くなるかの何れかとなる、知られているアプローチの不利点を克服する方式を提供することにある。
【００１４】
本発明の他の目的は、たった一つのメタライゼーション層を有する集積回路チップにおけるメタル配線の改良された相互接続部を可能にする方式を提供することにある。
【００１５】
本発明の他の目的は、高密度にパッケージングされた集積回路デバイスにＥＳＤ保護ネットワークを追加することを可能にする方式を提供することにある。
【００１６】
本発明の他の目的は、たった一つのメタライゼーション層を有する集積回路デバイス上に低抵抗相互接続部をもたらすための方法を提供することにある。
【課題を解決するための手段】
【００１７】
当該発明は、集積回路デバイス上に低抵抗相互接続部をもたらすことを可能にする方式に関する。
【００１８】
シリコン基板と、コンタクトを備える集積デバイスと、前記集積デバイスの前記コンタクトに導電性経路（ｃｏｎｄｕｃｔｉｖｅ  ｐａｔｈ）をもたらす導通領域を有すると共に前記集積デバイスを少なくとも部分的に覆う絶縁分離層（ＰＳＧ）と、前記コンタクトのうちの少なくとも一つに電気的接続部をもたらす導通メタル配線（ｃｏｎｄｕｃｔｉｎｇ  ｍｅｔａｌ  ｌｉｎｅ）を備え、前記導通メタル配線は前記絶縁分離層上に位置されるメタライゼーションレベルと、前記メタル配線のうちの少なくとも二つを露出させるための少なくとも二つのコンタクト領域を有する、前記メタライゼーションレベル上のパッシベーション層とを有する請求項１に記載の集積回路デバイスによって当該及び他の目的は達成される。前記集積回路デバイスは、前記パッシベーション層上に位置される導電性低抵抗物質を有するバンプブリッジを更に有し、前記バンプブリッジは、前記メタル配線のうちの少なくとも二つの間に導電性接続部をもたらす。前記バンプブリッジは、前記メタライゼーションレベル内に位置される他のメタル配線を、前記メタル配線にコンタクトすることなく交差し、前記バンプブリッジのかなりの部分は、前記パッシベーション層によって支持される。前記バンプブリッジは、前記バンプブリッジが基板上の相互接続部に導電性接続部をもたらすことを可能にする高いアスペクト比を有する。
【００１９】
更なる有利な実現態様が請求項２乃至１１に記載される。
【００２０】
本発明による有利なドライバ回路が、請求項１２乃至１４に記載される。ドライバデバイスは、本発明による少なくとも一つのバンプブリッジ有するディスプレイシステムにおける使用のために開示されると共に請求項に記載される。
【００２１】
本発明による方法により、バンプブリッジを備える集積回路デバイスがもたらされ得る。当該方法は、
半導体基板に回路デバイスをもたらすステップと、
前記回路デバイスを少なくとも部分的に覆う絶縁分離層をもたらすステップと、
前記絶縁分離層にコンタクト領域をもたらすステップと、
メタル層を堆積するステップと、
メタル配線を規定するために前記メタル層をパターニングするステップと、
前記メタル配線のうちの少なくとも二つを部分的に露出させるための少なくとも二つのコンタクト領域を有するパッシベーション層をもたらすステップと、
バンプブリッジをもたらすステップと
を有する。導電性低抵抗物質を有する前記バンプブリッジは、前記パッシベーション層上に位置され、前記メタル配線のうちの少なくとも二つの間に導電性接続部をもたらす。前記バンプブリッジは、前記メタライゼーションレベル内に位置される他のメタル配線を、当該メタル配線にコンタクトすることなく交差し、前記バンプブリッジは前記パッシベーション層によって支持される。
【００２２】
様々な有利な実現態様及び前記方法のバリエーションが請求項１６乃至１９に記載される。
【００２３】
バンプブリッジは通常、既存の集積デバイス上に位置される場合、短絡をもたらすと考えられてきたため、本発明に係る請求項に記載の態様でバンプブリッジを使用する発明には、これまでに誰も想到していない。精度よく規定されたコンタクト領域を有するパッシベーション層上にバンプブリッジが位置されるとき、従来のバンプに関連する危険性は回避され得る。他の利点は、詳細な説明において説明されるか、図面及び記載から明らかとなる。
【００２４】
本発明の更に完全な記載と、その更なる目的及び利点とに対して、添付図面に関して以下の記載が参照される。
【発明を実施するための最良の形態】
【００２５】
簡略化のため、本発明は、以下ＭＯＳトランジスタを有する集積回路デバイスに基づいて記載される。しかしながら、集積回路デバイスが複数の集積デバイスを含み得ることは当業者にとって明らかであろう。当該デバイスは、ＭＯＳトランジスタ、抵抗、及びコンデンサに限定される必要はなく、バイポーラトランジスタ又はＤＭＯＳ／ＶＤＭＯＳトランジスタも含み得る。従って、概して本発明はＣＭＯＳ及びＢＩＣＭＯＳ集積回路デバイスに適用可能である。
【００２６】
本発明の第一の実施例が図２に示されている。シリコン基板２１と二つのコンタクト２３．１及び２３．２を備える少なくとも一つの集積回路２２（例えばトランジスタ）とを有する集積回路デバイス２０（本例においてＣＭＯＳデバイス）の概略的な断面図が示されている。（例えばＰＳＧを含む）絶縁分離層２４が、少なくとも部分的に集積回路２２をカバーしている。層２４は、集積デバイス２２のコンタクト２３．１及び２３．２への導通パスをもたらす導通領域（ｃｏｎｄｕｃｔｉｎｇ  ａｒｅａ）２４．１及び２４．２が設けられるようにパターニングされると共に形成される。
【００２７】
集積回路デバイス２０は、メタル層の形成及び後続するパターニングプロセスによってもたらされる一つのメタライゼーションレベル（ｍｅｔａｌｌｉｚａｔｉｏｎ  ｌｅｖｅｌ）２５を有している。当該パターニングプロセスの目的は、メタライゼーションレベル２５にもたらされるメタル配線（ｍｅｔａｌ  ｌｉｎｅ）２６．１、２６．２、２６．３、及び２６．４を設けることにある。メタル配線２６．１、２６．２、２６．３、及び２６．４は、集積回路デバイス２０に集積されるデバイス２２の間に電気的接続部をもたらしている。示されているように、メタル配線２６．１、２６．２、２６．３、及び２６．４は、絶縁分離層２４上に位置されている。メタル配線２６．１、２６．２、２６．３、及び２６．４の上にパッシベーション層２７が形成されている。パッシベーション層２７は、例えばＰＳＧ、Ｓｉ３Ｎ４、又はＳｉＯ２を有している。当該層は、少なくとも二つのメタル配線２６．２及び２６．４を部分的に露出させるための、少なくとも二つのコンタクト領域２８．１及び２８．２を有している。本例において、二つのコンタクト領域２８．１及び２８．２は、パッシベーション層２７を通って二つのメタル配線２６．２及び２６．４の上部表面に延在する。二つのコンタクト領域２８．１及び２８．２は、下のメタル配線に接触する窓（ｗｉｎｄｏｗ）として認識され得る。
【００２８】
例えば（図２には示されていない）ＥＳＤデバイスへの接続部をもたらすことを可能にするために、二つのメタル配線２６．２と２６．４との間の低抵抗相互接続部が必要とされることはこの場合仮定される。問題は、交差（ｃｒｏｓｓ）する他のメタル配線２６．３が存在することと、下に位置される能動デバイス２２が存在することとにある。メタル配線２６．３がメタライゼーションレベル２５のレイアウトを変更することによってリルート（再配線）（ｒｅｒｏｕｔｅ）され得ないと仮定される場合、メタル配線２６．２と２６．４との間の低抵抗接続部をもたらすために、分厚い多結晶シリコン相互接続部が使用されなければならないであろう。しかしながら、当該分厚い多結晶シリコン相互接続部は、能動デバイス（ａｃｔｉｖｅ  ｄｅｖｉｃｅ）のための十分な空き領域（ｓｐａｃｅ）を残さないであろう。しかしながら本発明によれば、バンプブリッジ２９が使用される。
【００２９】
バンプブリッジ２９は導電性低抵抗物質（ｃｏｎｄｕｃｔｉｖｅ  ｌｏｗ−ｒｅｓｉｓｔａｎｃｅ  ｍａｔｅｒｉａｌ）を有している。好ましくは、バンプブリッジ２９は金（ｇｏｌｄ）（Ａｕ）、チタニウム（ｔｉｔａｎｉｕｍ）（Ｔｉ）、チタニウムタングステン（ｔｉｔａｎｉｕｍ−ｔｕｎｇｓｔｅｎ）（ＴｉＷ）、チタニウムナイトライド（ｔｉｔａｎｉｕｍ  ｎｉｔｒｉｄｅ）（ＴｉＮ）、アルミニウム（Ａｌｕｍｉｎｉｕｍ）（Ａｌ）、銅（ｃｏｐｐｅｒ）（Ｃｕ）、又はアロイ（ａｌｌｏｙ）を有している。鉛／錫（Ｐｂ／Ｓｎ）バンプを使用することも考えられる。示されているように、バンプブリッジ２９は、メタル配線２６．２と２６．４との間に導電性接続部をもたらすようにパッシベーション層２７上に位置される。パッシベーション層２７の一部はバンプブリッジ２９とメタル配線２６．３との間に位置されるため、バンプブリッジ２９は、コンタクトすることなく他のメタル配線２６．３を交差する。バンプブリッジ２９の大部分は、パッシベーション層２７によって支持される。すなわち、バンプブリッジはパッシベーション層２７上に載っている。バンプブリッジは台状（ｐｅｄｅｓｔａｌ）である。当該バンプブリッジは、１：１のアスペクト比（ａｓｐｅｃｔ  ｒａｔｉｏ）（垂直の高さ対横方向の幅）を有しており、好ましくは１：５又はそれより小さい。バンプブリッジは二つのメタル配線をブリッジするだけではない。当該バンプブリッジにより、基板１６上の相互接続部への接続部ももたらされ得る（図２においてこのような相互接続部は示されていない）。集積回路デバイス２０がパッケージングされるとき、バンプブリッジは、よく知られているフリップチップ（ｆｌｉｐ−ｃｈｉｐ）技術によって基板１６上にフリップ（ｆｌｉｐ）される。相互接続部を備える基板１６は複数のバンプブリッジ上にもたらされてもよい。
【００３０】
以下、ある一つの特定の実施例のディメンションがもたらされる。拡散領域（ｄｉｆｆｕｓｉｏｎ  ｒｅｇｉｏｎ）は通常約０．５μｍの厚さを有し、ゲートは約０．３μｍの厚さを有する。絶縁分離層２４及びメタライゼーション層は各々約１μｍの厚さを有し得る。パッシベーション層は０．５μｍと２μｍとの間の厚さである。本発明によるバンプブリッジは１μｍと１０００μｍとの間の厚さを有する。通例、Ａｌバンプは約２乃至３μｍの厚さを有し、Ａｕバンプは１０μｍと２０μｍとの間の厚さを有し、半田バンプ（ｓｏｌｄｅｒ−ｂｕｍｐ）は約３００μｍの厚さを有する。
【００３１】
メタル又はアロイは比較的低いシート抵抗（Ｒｓｑ）を有するため、バンプブリッジ２９は多結晶シリコン相互接続部よりもずっと小さくなり得る。メタルのシート抵抗は通常約０．１Ω乃至０．００１Ωの範囲にある。小さなバンプブリッジ２９は低オーム抵抗をもたらすのに十分である。本発明によるバンプブリッジの大きさは、同等の多結晶シリコン相互接続部の大きさよりも少なくとも１０倍小さくなる。本発明によるバンプブリッジは１Ａよりも大きな電流を導通させ得る。
【００３２】
本発明は、静電放電デバイス保護機能（ＥＳＤ）を有する、例えばＣＭＯＳデバイスのような集積回路における使用に非常に適している。ＥＳＤ出力保護手段を備える集積回路デバイス３０の一部が、概略的な図３に示されている。集積回路デバイスのＥＳＤ保護機能は、ＥＳＤ保護ネットワーク内の低抵抗相互接続部に依っている。ＥＳＤ保護ネットワークは、トランジスタ及び／又は保護ダイオードと、当該トランジスタ及び／又は保護ダイオードを、保護されるべき集積回路デバイスの入力部及び／又は出力部に接続するためのメタル相互接続配線（ｍｅｔａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  ｌｉｎｅ）とを有している。各々のメタル配線が交差していなければならないところにおいて、メタライゼーションレベルにおけるルーティング（ｒｏｕｔｉｎｇ）は好都合な相互接続部（ｃｏｎｖｅｎｉｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）を可能としないため、本発明によればバンプブリッジが使用される。
【００３３】
第二の実施例によれば、集積回路デバイス３０は複数の集積デバイスを有している。当該デバイスの各々は、デバイスのコンタクトに接続されるメタル配線を有している。当該コンタクトは、メタル配線の下にもたらされているため、図３に現われていないことは注意される。二つの集積デバイス３１及び３２が図３に示されている。概略的な上面図（ｔｏｐ  ｖｉｅｗ）において、集積デバイス３１及び３２は四角形で示されている。デバイス３１と３２との両方はＣＭＯＳトランジスタである。メタル配線３３はトランジスタ３２の拡散領域にコンタクトされ、メタル配線３４はトランジスタ３１の拡散領域にコンタクトされる。三つのメタル配線３３は、メタル配線３５を介して電源電圧部Ｖｓｓに接続され、三つのメタル配線３４は、メタル配線３６を介して電源電圧部Ｖｄｄに接続される。トランジスタ３１は、トランジスタのドレイン電極に接続される二つのメタル配線３７を有している（ゲートは示されていない）。二つのメタル配線３７はコンタクトパッド３８をもたらす。トランジスタ３２のドレインは、二つのメタル配線３９に接続される。レイアウト制約のため、メタル配線３９の各々は自身のコンタクトパッド４０を有している。トランジスタ３１は本実施例において集積回路デバイス３０の出力段の一部となる。電圧ピークに対して出力段を保護するために、ＥＳＤ保護手段が設けられる。トランジスタ３２は当該ＥＳＤ保護手段の一部となる。電圧ピークに対処し得るために、トランジスタ３２はパワートランジスタ（ｐｏｗｅｒ  ｔｒａｎｓｉｓｔｏｒ）である。トランジスタ３１のドレインとトランジスタ３２のドレインとの間に低抵抗接続部をもたらすことは不可欠である。本実施例において、バンプブリッジ４１は、メタル配線３３、３４、３５、３６、３７、及び３９がルーティングされるメタライゼーションレベル上に位置される。図３の明瞭化のため、バンプブリッジ４１は透明な枠で示されている。パッシベーション層がメタル配線の上にもたらされる。当該パッシベーション層は、図３に示されていない。バンプブリッジ４１は、メタル配線３５（Ｖｓｓ）へのいかなる接続部ももたらさずに、コンタクトパッド４０をコンタクトパッド３８に接続するように構成されている。パッシベーション層は、ブリッジ４１を機械的に支持し、バンプブリッジ４１とメタル配線３５との間に分離部（ｓｅｐａｒａｔｉｏｎ）をもたらす。本実施例において、バンプブリッジ４１はメタル配線の交差部をもたらすと共にＥＳＤ保護手段への接続部をもたらすため、バンプブリッジ４１は二つの目的を果たしている。
【００３４】
集積回路デバイスは、出力又は入力メタル配線が給電線（電源線）（ｐｏｗｅｒ  ｓｕｐｐｌｙ  ｌｉｎｅ）を交差しなければならない領域を非常に頻繁に有する。図４に示されているように、通常の例はＬＣＤディスプレイ６０の多くのラインを駆動するように設計される集積回路ディスプレイドライバ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｉｃｕｉｔ  ｄｉｓｐｌａｙ  ｄｒｉｖｅｒ）６１又は６３である。ディスプレイドライバ６１及び６３は通常多くの並列出力部（ｐａｒａｌｌｅｌ  ｏｕｔｐｕｔ）を有している。手頃な範囲でディスプレイドライバを製造するためのコストを確保するために、現在は好んで単一メタルＣＭＯＳプロセスが用いられている。第二のメタライゼーション層を追加することにより、デバイス全体はあまりに高価となり得る。ここにもたらされるバンプブリッジ技術は、当該集積回路デバイスに特に適している。バンプブリッジにより、集積回路デバイス６１又は６２の多くの出力デバイスが、電源電圧（例えばＶｄｄ）を出力デバイスに供給する給電線を交差し得る。本発明によるディスプレイドライバ６１の概略的なブロック図が図５にもたらされている。ＥＳＤ保護手段は、ディスプレイドライバ６１に容易に集積され得る。
【００３５】
本発明によるディスプレイドライバ６１の詳細を説明する前に、図４の簡単な説明がもたらされる。この図は、制御回路を備えるＬＣＤディスプレイの概略的なブロック図を示している。ＬＣＤディスプレイは、複数のソース線６７と複数のゲート線６８とを備えるＬＣＤスクリーン６０を有している。個々のソース線６７を駆動するためにソースドライバモジュール（ｓｏｕｒｃｅ  ｄｒｉｖｅｒ  ｍｏｄｕｌｅ）６１が使用される。通常ゲート線６８全体を駆動するゲートドライバ（ｇａｔｅ  ｄｒｉｖｅｒ）６３が使用される。ＣＰＵ６２は、全てのゲート線６８及びソース線６７の走査（ｓｃａｎｎｉｎｇ）を制御する。このため、ＣＰＵ６２は、ビデオ信号（データ信号及び制御信号）、例えばＲＧＢ信号（ＲＧＢ−ｓｉｇｎａｌ）をバス６６を介してソースドライバモジュール（ｓｏｕｒｃｅ  ｄｒｉｖｅｒ  ｍｏｄｕｌｅ）６１に供給し、列タイミング信号（ｒｏｗ  ｔｉｍｉｎｇ  ｓｉｇｎａｌ）（制御信号）をバス６９を介してゲートドライバ６３に供給する。ソースドライバモジュール６１は複数のソースドライバを有していてもよい。通常、ソース線毎に一つのソースドライバがもたらされる。しかしながら、多重態様（ｍｕｌｔｉｐｌｅｘｅｄ  ｆａｓｈｏｎ）でソースドライバを使用することも可能なので、複数のソース線６７を駆動するために一つ且つ同じソースドライバが使用され得る。
【００３６】
ソースドライバモジュール６１の各々の出力デバイス７０は、例えばディジタル・アナログ変換器（ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ（Ｄ／Ａ）  ｃｏｎｖｅｒｔｅｒ）、バッファ、及び他のデバイスを有していてもよい。バッファは、ＬＣＤスクリーン６０の各々の画素（ｐｉｘｅｌ）によって必要とされる電圧でソース線６７を駆動する。図５に示されているように、ソース線６７はコンタクトパッド７２に（ボンディングによって）接続される。複数の並列出力デバイス（ｐａｒａｌｌｅｌ  ｏｕｔｐｕｔ  ｄｅｖｉｃｅ）７０（二つの出力デバイスが図５に示されている）のアレイがもたらされている。各々の出力デバイス７０の出力部７５は、コンタクトパッド７２に接続されている。接続部７４を介して出力デバイス７０に電源電圧Ｖｄｄを供給する給電線７３がもたらされている。接続部７６を介して出力デバイス７０に電源電圧Ｖｓｓを供給する少なくとも一つの第二の給電線７１がもたらされている。給電線７１及び７３は、出力デバイス７０の出力線７５と直角にもたらされている。本実施例において、デバイス７０の内部の回路を保護するために、三つのＥＳＤデバイス、ＥＳＤ１、ＥＳＤ２、及びＥＳＤ３が、各々の出力デバイス７０にもたらされている。第一のＥＳＤデバイスＥＳＤ１は、出力線７５と給電線７３との間に接続される。第二のＥＳＤデバイスＥＳＤ２は、出力線７５と給電線７１との間に接続される。第三のＥＳＤデバイスＥＳＤ３は、二つの給電線７１と７３との間に位置されている。ＥＳＤデバイスは、電圧ピークの場合に端子（例えばグランド端子（ｇｒｏｕｎｄ  ｔｅｒｍｉｎａｌ））に低抵抗パスをもたらすのに適している、ダイオード、トランジスタ、及び他の回路を有していてもよい。デバイス６１のある特定の線が、所望の端子への低抵抗接続部をもたらすことは重要である。当該線は太線で示されている。全ての他の線が低抵抗である必要はない。複数の線を交差し得るために、バンプブリッジが使用され得る。好ましくは、バンプブリッジは低抵抗接続部の一部を形成する。全ての他の接続部に対して、多結晶シリコンが使用され得る。保護メカニズムが正しく機能するために低抵抗接続部がもたらされることは重要である。パッシベーション層２７とバンプブリッジ２９との間に薄い層又は複数の当該層の組み合わせがもたらされることは注意されるべきである。この層又はこれらの層は、バンプブリッジ自体と当該バンプブリッジが上に載せられるパッシベーション層との間の粘着性を改善するために使用され得る。更に又は同様に、この層又はこれらの層は、パッシベーション層とバンプブリッジとの間に改善された熱結合（ｔｈｅｒｍａｌ  ｃｏｕｐｌｉｎｇ）をもたらすために設計され得る。これにより、温度差がより均一に分散され、あるクリティカルな領域におけるデバイス温度が低減させられる。薄い層又は複数の当該層の組み合わせは、例えばチタニウム・タングステン（ＴｉＷ）を有する。
【００３７】
バンプブリッジ２９は、露出されるメタル配線２６．２及び２６．４の上部表面のすぐ上に形成され得るか、バンプブリッジ２９は、隣接層（例えば、電気めっきされたバンプブリッジ（ｅｌｅｃｔｒｏ−ｐｌａｔｅｄ  ｂｕｍｐ  ｂｒｉｄｇｅ）のためのめっきベース（ｐｌａｔｉｎｇ  ｂａｓｅ）としての役割を果たす層）の上に形成され得るかの何れかである。バンプブリッジ２９はバリア層（ｂａｒｒｉｅｒ  ｌａｙｅｒ）の上にも形成され得る。当該バリア層は、例えばＴｉＷ又はＴｉ／Ｐｔを有していてもよく、１０ｎｍと４００ｎｍとの間の厚さを有していてもよい。
【００３８】
バンプブリッジは、電気めっきプロセス又はスパッタ堆積（ｓｐｕｔｔｅｒ  ｄｅｐｏｓｉｔｉｏｎ)を使用してもたらされ得る。その厚さは通常１．０と１０００μｍとの間である。好ましくは、バンプブリッジの厚さは３と３０μｍとの間である。
【００３９】
本発明の他の実施例において、バンプブリッジは、メタライゼーションレベル内で一つ又はそれより多くのメタル配線を交差するブリッジとして使用されるばかりでなく、出力コンタクトとしての役割も果たしている。バンプブリッジの大きさにより、当該バンプブリッジは配線（ｗｉｒｅ）又は他の手段に容易にコンタクトされ得る。従って本発明は、集積回路デバイスのパッケージングを簡略化するために使用され得る。
【００４０】
更に他の実施例において、バンプブリッジに集積されるか、又は結合されるコイル、コンデンサ、及び抵抗等のようなデバイスがもたらされている。バンプブリッジは、放射（ｒａｄｉａｔｉｏｎ）に対するシールドをもたらすためにも設計され得る。このアプローチにより、例えば光検出集積デバイス（ｌｉｇｈｔ  ｓｅｎｓｉｔｉｖｅ  ｉｎｔｅｇｒａｔｅｄ  ｄｅｖｉｃｅ）が外部の光（ｅｘｔｅｒｎａｌ  ｌｉｇｈｔ）に対して保護され得る。例えば、ある種類のトランジスタはフォトン（ｐｈｏｔｏｎ）に対して保護される必要がある。バンプブリッジはトランジスタ上にもたらされ得るので、当該バンプブリッジは少なくとも検出領域（ｓｅｎｓｉｔｉｖｅ  ａｒｅａ）をカバーする。バンプブリッジがメタルから構成されている場合、当該バンプブリッジはフォトンを阻止（ｂｌｏｃｋ）するであろう。
【００４１】
本発明は更に、バンプブリッジを備える集積回路デバイスを製造する方法に関する。当該方法は少なくとも以下のステップ、すなわち、
半導体基板２１に回路デバイス２２をもたらすステップと、
回路デバイス２２を少なくとも部分的に覆う絶縁分離層２４をもたらすステップと、
例えば堆積後に前記絶縁分離層をパターニングすることによって、絶縁分離層２４にコンタクト領域２４．１及び２４．２をもたらすステップと、
メタル層２５を堆積するステップと、
メタル配線２６．１乃至２６．４を規定するためにメタル層２５をパターニングするステップと、
メタル配線２６．２及び２６．４のうちの少なくとも二つを部分的に露出させるための少なくとも二つのコンタクト領域２８．１及び２８．２を有するパッシベーション層２７をもたらすステップと、
電気めっき又は（スパッタ）堆積によってバンプブリッジをもたらし、導電性低抵抗物質を有する前記バンプブリッジはパッシベーション層２７上に位置されるステップと、
メタル配線２６．２及び２６．４のうちの少なくとも二つの間に導電性接続部をもたらすステップと、
メタライゼーションレベル２５内に位置される他のメタル配線２６．３を、当該メタル配線２６．３にコンタクトすることなく交差するステップと、
パッシベーション層２７によって支持されるステップと
を有する。
【００４２】
本発明は、二つの又はそれより多くの電源電圧（例えばＶｄｄ、Ｖｅｅ、及びＶｓｓ）で動作する集積回路デバイスに非常に適している。この種のデバイスにおいて、本発明によるバンプブリッジによって容易に実現され得る多くの交差部に対する必要性が存在する。
【００４３】
集積回路デバイスが、例えば単一メタル単一多結晶シリコンＣＭＯＳプロセスを使用して製造され得ることは本発明の利点である。
【００４４】
今日の集積回路の多くは、外部に対するデバイスの接続部をもたらすために、半田バンプ及び金バンプ等を使用している。このことは、当該半田バンプを製造する代わりに既に非常に多くのプロセスが存在していることを意味する。従って当該デバイスに本発明のバンプブリッジを追加することにより、完全に新たな処理ステップを追加しなければならないという必要性は生じない。
【００４５】
本発明により、分厚い多結晶シリコン相互接続部を使用しなければならないこと、又は他のメタライゼーションレベルを追加しなければならないことが回避される。多結晶シリコン相互接続部を有する集積回路デバイスと比較して、本発明においてもたらされる解決策により、チップ面積が節減される。これにより、より高密度にパッケージングされた集積回路デバイス（ｄｅｎｓｅｌｙ  ｐａｃｋｅｄ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｄｅｖｉｃｅ）が実現される。
【００４６】
バンプブリッジが、同等の抵抗のいかなる多結晶シリコン相互接続部よりも小さいばかりでなく、能動デバイスが、バンプブリッジのすぐ下の基板に位置され得ることは本発明の利点である。
【００４７】
バンプブリッジが、ＥＳＤ事象の間にもたらされる電流を導通させるのに非常に適していることは本発明の他の利点である。
【００４８】
本発明によるデバイスにより、ＥＳＤ事象の間の高電流によってもたらされる熱破壊（ｔｈｅｒｍａｌ  ｄａｍａｇｅ）が防止される。
【００４９】
図面及び明細書において、本発明の好ましい実施例が示されている。専門用語が使用されているが、そのためにもたらされる記載は、一般的及び記述的な意味でのみ術語を使用しており、限定を目的とするものではない。
【図面の簡単な説明】
【００５０】
【図１】分厚い多結晶シリコン相互接続部を備える従来の集積回路デバイスである。
【図２】本発明の第一の実施例による集積回路デバイス及び基板である。
【図３】本発明の他の実施例による集積回路デバイスの一部を示している。
【図４】ディスプレイドライバを備えるディスプレイのブロック図である。
【図５】本発明の更なる他の実施例によるドライバ回路の一部を示している。
【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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2005501416.tif 000025
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