(57)【要約】仮想基板での転位集積を減少させるために、下層のＳｉ基板３４と最上の一定組成ＳｉＧｅ層３６との間に緩衝層３２を設ける。この緩衝層３２は、相互に重ねられた勾配ＳｉＧｅ層３８および勾配ＳｉＧｅ層４０を有している。各勾配ＳｉＧｅ層４０の堆積中、Ｇｅ成分ｘは、前の層のＧｅ組成比に対応する値から次の層のＧｅ組成比に対応する値まで線形的に増加させる。さらに、各均一ＳｉＧｅ層４０の堆積中には、Ｇｅ組成ｘを一定に保ち、これにより、Ｇｅ組成ｘが、段階的に緩衝層の深さにわたって変化するようにする。勾配ＳｉＧｅ層３８および均一ＳｉＧｅ層４０の各対の堆積後、層を堆積させた温度よりも高い温度でウェハを焼きなます。各勾配ＳｉＧｅ層は、転位の集積によって緩和することができるが、均一ＳｉＧｅ層４０により、転位の集積が勾配ＳｉＧｅ層３８から延びることが防止される。さらに、後続の各焼きなましステップによって、前に塗布された勾配ＳｉＧｅ層３８および均一ＳｉＧｅ層４０が、層の厚さが比較的薄いにもかかわらず、完全に緩和する。その結果、転位は、実質的に独立して層３８および４０の連続する対内に生成し、小さな表面起伏４０しか生成せずに比較的均一に分散する。さらに、貫通転位の密度は著しく低下し、ひいては、活性デバイスでの電子の散乱および電子の運動速度の低下を引き起こす原子格子の崩壊が減少することによって、仮想基板の性能が向上する。
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【特許請求の範囲】
【請求項１】
格子整合半導体基板を形成する方法であって、
（ａ）Ｓｉ表面上に、層を横切って最小値から第１のレベルまで増加するＧｅ組成比を有する、第１の勾配ＳｉＧｅ層をエピタキシャル成長させ、
（ｂ）前記第１の勾配ＳｉＧｅ層上に、層を横切って実質的に一定の前記第１のレベルのＧｅ組成比を有する、第１の均一ＳｉＧｅ層をエピタキシャル成長させ、
（ｃ）ＳｉＧｅ層内のひずみを実質的に完全に緩和するために、少なくとも第１の勾配ＳｉＧｅ層を高温で焼きなまし、
（ｄ）第１の均一ＳｉＧｅ層上に、層を横切って前記第１のレベルから該第１のレベルより大きい第２のレベルまで増加するＧｅ組成比を有する、第２の勾配ＳｉＧｅ層をエピタキシャル成長させる、
ことを含む方法。
【請求項２】
第１の均一ＳｉＧｅ層の成長後および第２の勾配ＳｉＧｅ層の成長前に、焼きなましステップ（ｃ）を行う、請求項１に記載の方法。
【請求項３】
さらに、第２の勾配ＳｉＧｅ層上に、層を横切って実質的に一定の前記第２のレベルのＧｅ組成比を有する第２の均一ＳｉＧｅ層をエピタキシャル成長させることを含む、請求項１または２に記載の方法。
【請求項４】
前記または各勾配ＳｉＧｅ層を横切って前の均一ＳｉＧｅ層のレベルから増加したレベルまで増加するＳｉＧｅ組成比を有する第１のＳｉＧｅ層および第２のＳｉＧｅ層上に、さらなる勾配ＳｉＧｅ層および均一ＳｉＧｅ層をエピタキシャル成長させる、請求項３に記載の方法。
【請求項５】
少なくとも１つの、第２のおよびさらなる均一ＳｉＧｅ層のエピタキシャル成長に、焼きなましステップ（ｃ）と同様の高温でのさらなる焼きなましステップが続く、請求項３または４に記載の方法。
【請求項６】
各エピタキシャル成長ステップを３５０〜１０００℃の範囲の温度で行う、請求項４または５に記載の方法。
【請求項７】
前記または各焼きなましステップを５００〜１２００℃の範囲の高温で行う、請求項１から６までのいずれか１項に記載の方法。
【請求項８】
エピタキシャル成長ステップを分子ビームエピタキシー（ＭＢＥ）によって行う、請求項１から７までのいずれか１項に記載の方法。
【請求項９】
エピタキシャル成長ステップを化学蒸着（ＣＶＤ）によって行う、請求項１から７までのいずれか１項に記載の方法。
【請求項１０】
少なくともいくつかの勾配ＳｉＧｅ層および均一ＳｉＧｅ層の表面粗さを、１つまたはそれ以上の界面活性剤の添加によって減少させる、請求項１から９までのいずれか１項に記載の方法。
【請求項１１】
高密度の点欠陥を含む薄い層を、少なくとも１つの勾配ＳｉＧｅ層の成長直後に成長させる、請求項１から１０までのいずれか１項に記載の方法。
【請求項１２】
さらに、勾配ＳｉＧｅ層および均一ＳｉＧｅ層上に、１つまたはそれ以上の半導体デバイスが形成される歪みＳｉ層を成長させるステップを含む、請求項１から１１までのいずれか１項に記載の方法。
【請求項１３】
請求項１から１２までのいずれか１項に記載の方法によって形成される格子整合半導体基板。
【請求項１４】
１つまたはそれ以上の半導体デバイスが形成される歪みＳｉ層を組み込んでいる、請求項１３に記載の格子整合半導体基板。
【発明の詳細な説明】
【発明の開示】
【０００１】
本発明は、格子整合半導体基板の製造に関し、特に詳細には（しかしそれだけには限らないが）、ＭＯＳＦＥＴのような活性半導体デバイスを製造することのできる、歪みシリコンまたはＳｉＧｅ活性層および非歪みＩＩＩ−Ｖ半導体活性層の成長に適した緩和ＳｉＧｅ（シリコン/ゲルマニウム）「仮想基板」に関する。
【０００２】
緩和ＳｉＧｅ緩衝層が間に介在しているＳｉウェハ上で歪みＳｉ層をエピタキシャル成長させること、および半導体デバイスの特性を向上させるためにこの歪みＳｉ層でＭＯＳＦＥＴのような半導体デバイスを製造することは公知である。緩衝層は、下層のＳｉ基板の格子間隔に対して格子間隔を増大させるために設けられており、一般に、仮想基板と呼ばれている。
【０００３】
シリコン基板上にシリコンおよびゲルマニウム（ＳｉＧｅ）の合金をエピタキシャル成長させて緩衝層を形成することが知られている。ＳｉＧｅの格子間隔は、Ｓｉの通常の格子間隔よりも大きく、緩衝層を緩和できる場合には、このような緩衝層を設けることによって、所望の格子間隔の増大が達成される。
【０００４】
緩衝層の緩和は、歪みを解放するため、緩衝層での転位の生成を必然的に伴う。この転位は通常、下層の表面から、歪み境界面での長い転位を形成するように延びるハーフループを形成する。しかし、緩衝層の深さを通して延びる貫通転位の生成は、基板の品質には有害である。それというのは、このような転位は、起伏のある表面を生成したり、能動半導体デバイス内での電子の散乱を引き起こしたりすることがあるからである。さらに、ＳｉＧｅ層で歪みを解放するために多数の転位が必要であるので、このような多数の転位が必然的に互いに相互作用を及ぼして貫通転位のピンニングを引き起こす。さらに、さらなる緩和のためにより多くの転位が必要となり、これにより、貫通転位の密度はより高くなり得る。
【０００５】
上述のような緩衝層を生成させるための公知の技術は、例えば米国特許第５４４２２０５号、米国特許第５２２１４１３号、国際公開第９８/００８５７号および特開平６−２５２０４６号公報で開示されており、この公知技術では、歪んだ境界面が勾配のある領域にわたって分散するようにＧｅ組成を線形的に勾配させる。このことは、形成される転位が、勾配のある領域にわたっても分散しており、したがって、相互作用を及ぼし合う可能性があまり高くないということを意味する。しかし、このような技術では、主な転位源が、多数の転位が同じ源から生成するという増加メカニズムにあり、このことによって、転位が通常同じ原子滑り面上で群に凝集してしまう事実が欠点となっている。これらの転位の群からの歪み領域は、仮想基板表面に、仮想基板の品質に有害でありかつ貫通転位をトラップするという付加的な効果を有する大きな起伏を生じさせる。
【０００６】
米国特許出願公開第２００２/００１７６４２（Ａ１）号には、緩衝層を、勾配ＳｉＧｅ層と均一ＳｉＧｅ層との交互の層を有する複数の積層された層から形成する技術が記載されており、勾配ＳｉＧｅ層は、その上に形成される材料のＧｅ組成比から、増加したレベルへ次第に増加するＧｅ組成比を有していて、均一ＳｉＧｅ層は、勾配ＳｉＧｅ層上にありかつ層を横切って実質的に一定の増加するレベルのＧｅ組成比を有している。このように勾配ＳｉＧｅ層と均一ＳｉＧｅ層とを設けて、緩衝層を横切ってＧｅ組成比の段階的な変化を与えることによって、境界面で側面方向に転位を増加させることが簡単になり、これによって、貫通転位が起こる可能性が低くなり、したがって、表面粗さがより少なくなる傾向となる。しかし、この技術は、満足な性能を得るために、比較的厚いかつ入念に勾配が付与された交互の層を設けることを必要としており、そうしてもなお貫通転位の集積によって性能低下が問題となり得る。
【０００７】
本発明の目的は、格子整合半導体基板を形成する方法であって、従来技術と比較して貫通転位の密度を減少させることで性能を向上させる方法を提供することである。
【０００８】
本発明によれば、
（ａ）Ｓｉウェハ表面上に、層を横切って最小値から第１のレベルまで増加するＧｅ組成比を有する、第１の勾配ＳｉＧｅ層をエピタキシャル成長させる方法、
（ｂ）前記第１の勾配ＳｉＧｅ層上に、層を横切って実質的に一定の前記第１のレベルのＧｅ組成比を有する、第１の均一ＳｉＧｅ層をエピタキシャル成長させる方法、
（ｃ）ＳｉＧｅ層で実質的に完全に歪みを緩和するために、少なくとも第１の勾配ＳｉＧｅ層を高温で焼きなます方法、
（ｄ）第１の均一ＳｉＧｅ層上に、層を横切って前記第１のレベルからこの第１のレベルよりも大きな第２のレベルまで増加するＧｅ組成比を有する、第２の勾配ＳｉＧｅ層をエピタキシャル成長させる方法、
を含む、格子整合半導体基板を形成する方法が提供される。
【０００９】
このような技術により、焼きなましのステップによって勾配ＳｉＧｅ層と均一ＳｉＧｅ層との交互の並びの少なくともより下の層が緩和されるという事実によって（異なる格子間隔を有する下層のＳｉ層上の勾配ＳｉＧｅ層の成長の結果、歪みが解放される）、実質的にｃｍ２あたり１０６より少ない転位を備えた高品質のＳｉＧｅ仮想基板を製造することが可能となる。また一方で、このような緩和は、同じ原子平面上の転位の集積の拡張を制限する傾向を有しており、特に、転位間の相互作用および貫通転位の生成を回避する傾向を有している。そうでなければ、相互に並んだ勾配ＳｉＧｅ層および均一ＳｉＧｅ層が互いに重なり合って集積されているので、この転位間の相互作用および貫通転位の生成が起こってしまう。以上の結果として、より薄い仮想基板を、貫通転位密度および表面起伏の両方が著しく減少した最終の既知のＧｅ組成に対応して製造することができる。これによって、より質が良くかつより容易にパワーの放散が可能な仮想基板が得られる。仮想基板の表面の粗さの減少によって、表面の研磨が最小化されるか、もしくは全くなしで済ますことができるので次の処理がより徹底され、表面の不均一性による鮮明さの損失が最小化される。
【００１０】
最下の勾配層の成長または最下の勾配層および均一層の成長後、もしくは各勾配層の成長または勾配層および均一層の各対の成長後に行うことの可能な焼きなましステップは、３５０〜１２００℃の範囲である高温で行い、この場合、各エピタキシャル成長ステップを３５０〜１０００℃の範囲の温度で行う。
【００１１】
エピタキシャル成長ステップは、分子線エピタキシー法（ＭＢＥ）または化学蒸着（ＣＶＤ）によって行うことができる。
【実施例】
【００１２】
本発明がより十分に理解されるように、添付の図面に基づき説明する。
【００１３】
以下の説明は、ＳｉＧｅ緩衝層が挿入された、下層のＳｉ基板上に設ける仮想格子整合Ｓｉ基板の形成について述べられている。しかし、本発明は、ＩＩＩ−Ｖがシリコンを取り込むことを可能にする純粋な完全緩和Ｇｅで終了する基板を含む、別のタイプの格子整合半導体基板の製造にも適していることが好ましい。本発明によって、エピタキシャル成長プロセスで、さらに表面エネルギーを減少させることによってより平滑な仮想基板表面および密度の小さい貫通転位を得るために、例えばアンチモンのような、１つまたはそれ以上の界面活性剤を組み込むことも可能である。
【００１４】
図１に、従来技術によって製造された仮想Ｓｉ基板１０の構造を示す。この基板では、勾配ＳｉＧｅ緩衝層１２が、下層のＳｉ基板１４および一定組成ＳｉＧｅ層１６との間に挿入されている。この場合、ＳｉＧｅ緩衝層１２は基板１４の表面上に、たいていは化学蒸着（ＣＶＤ）によってエピタキシャル成長させられており、この蒸着プロセス中に蒸気のＧｅ組成ｘを増加し、これにより、Ｇｅ組成比が、緩衝層１２にわたって、基板１４との界面での実質的にゼロの値から一定組成ＳｉＧｅ層１６との境界面での所要の値（例えば５０％）まで線形的に勾配を有するようになる。一定組成ＳｉＧｅ層１６は、必要とされる半導体デバイスの製造のために、歪みＳｉ層または別のあらゆる所要の層がその後に成長できるような表面を提供する。このような層の全深さにわたるＧｅ組成比の勾配付けによって、蒸着中に形成された転位が勾配領域にわたって分散されているようになり、その結果、高濃度領域で転位が形成される場合よりも相互作用を及ぼし合う可能性が低くなる。
【００１５】
しかし、小さい歪みに関しては、多数の転位が同じ転位源から生成される傾向があり、これにより、転位１８の群が共通原子滑り面２０上に生成し、このような転位の群からの歪み領域によって、緩衝層１２の全深さに延びる貫通転位および大きな表面起伏２２が生成し得る。
【００１６】
上記の技術によって転位積層の量を減少させるために、本発明による方法は、Ｓｉ基板３４と一定組成ＳｉＧｅ層３６との間に緩衝層３２を提供し、この緩衝層３２は、図３に示すように、交互に配置された勾配ＳｉＧｅ層３８および均一ＳｉＧｅ層４０を有している。各勾配ＳｉＧｅ層３８の堆積中、Ｇｅ組成ｘを、前の層のＧｅ組成比に対応する値から次の層のＧｅ組成比に対応する値にまで線形的に増加させる。さらに、各均一ＳｉＧｅ層４０の堆積中はＧｅ組成が一定に保たれ、これにより、図２にグラフとして示されているように、Ｇｅ組成ｘ値が、段階的に緩衝層の深さにわたって変化するようになっている。
【００１７】
勾配および均一ＳｉＧｅ層３８と４０の各対が堆積した後、ＳｉおよびＧｅの供給を停止し、前記層を堆積した温度よりも高い温度でウェハを焼きなます。これを、図２のグラフの上部に示す。右側の目盛りは、この方法で使用される成長および焼きなまし温度を表している。この図から、初期の勾配ＳｉＧｅ層および均一ＳｉＧｅ層を７００℃の温度で堆積し、それに続く焼きなましステップを９００℃の温度で行うことが分かる。続いて勾配ＳｉＧｅ層および均一ＳＩＧｅ層を低温で良好に堆積し、より低温の焼きなましステップを連続してこれに続ける。
【００１８】
この技術では、各勾配ＳｉＧｅ層を、図３の４２に示すように、転位の集積によって緩和することができるが、均一ＳｉＧｅ層４０によって、転位の集積が勾配ＳｉＧｅ層３８から延びることが防止される。さらに、インサイトゥで行われる後続の各焼きなましステップによって、前に塗布された勾配および均一ＳｉＧｅ層３８と４０が、これらの層が比較的薄いにもかかわらず完全に緩和されることが保証される。したがって、各焼きなましステップの後、これに続く勾配および均一ＳｉＧｅ層３８および４０は、前の層の転位増加メカニズムとは実質的に無関係に形成される。その結果、転位は、層３８および４０の連続的な対内で実質的に独立して生成し、比較的均一に分散されており、このような転位の結果生成した小さな表面起伏を備えているだけである。さらに、貫通転位の密度は著しく減少し、これにより、作動デバイス中の電子の散乱および電子の運動速度の低下を起こしうる原子格子の崩壊が減少することによって仮想基板の性能が向上する。
【００１９】
本発明による前記技術によって製造される仮想基板のより優れた性能は、比較的薄い、典型的には２００ｎｍのオーダーの勾配ＳｉＧｅ層および均一ＳｉＧｅ層を使用することによって得られることに注目すべきである。成長温度および焼きなまし温度は、Ｇｅ組成比の増加によって低下し、これにより、２Ｄ成長が維持されて、表面の粗さが減少する。
【００２０】
例
次に、実例を紹介するために本発明による方法の例を詳細に説明する。。本発明が、与えられた特定のパラメータの組み合わせのみに限定されないことが好ましい。
【００２１】
５０％Ｇｅ組成を有する仮想ＳｉＧｅ基板を、４インチ（約１０センチメーター）の（００１）配向させたＳｉ基板上に形成するために、VG Semicon V90固体ソース分子ビームエピタキシーシステム（ＳＳ−ＭＢＥ）を使用する。このようなシステムによる成長率は、通常、１秒あたり（０．１〜１０Åの成長率が可能であるが）０．５〜１．０Åである。基板を、まず修正ＲＣＡエッチングで洗浄し、続いて２％フッ化水素に浸漬してインサイトゥで８９０℃で２０分間脱着する。さらに、成長温度を８６０℃から７００℃に低下させながら、Ｓｉソースを利用して１００ｎｍのＳｉ層を基板上でエピタキシャル成長させ、Ｇｅソースを加えて、２００ｎｍの勾配ＳｉＧｅ層の成長中に０％から１０％に線形的に増加する組成比を有するようにする。一定に保たれた１０％のＧｅ組成比で、２００ｎｍの均一ＳｉＧｅ層を勾配ＳｉＧｅ層上に成長させる。さらに、ＳｉＧｅの成長を、ソースを断つことによって中断し、基板温度を９１０℃に上昇させて層の焼きなましを３０分間行う。
【００２２】
この焼きなましステップ後、温度を７００℃に低下させ、エピタキシャル成長をＳｉＧｅソースで再開させ、その厚さにわたって１０％から２０％に変化するＧｅ組成比を有する、２００ｎｍの線形的勾配ＳｉＧｅ層を形成させ、その際、温度は７００℃から６５０℃に線形的に低下させる。これに続いて、２０％のＧｅ組成比を有する厚さ２００ｎｍの均一ＳｉＧｅ層をさらに、６５０℃の一定温度で成長させる。この成長は同様に中断して、さらなる焼きなましステップを８６０℃で３０分間行う。
【００２３】
温度を低下させるとともに、勾配ＳｉＧｅ層でＧｅを線形的に勾配させ、さらに一定温度で均一ＳｉＧｅ層を設け、その後インサイトゥでの３０分間の焼きなましステップを行うというこの手順は、５０％のＧｅ組成比が達成されるまで繰り返される。以下の表に、図２にもグラフとして示されている完了するまでの方法のステップをまとめた。この方法が、５つの別個の勾配ＳｉＧｅ層および５つの別個の均一ＳｉＧｅ層の堆積を有していて、これに続いて、５つの別個の焼きなましステップが行われ、５０％の仮想ＳｉＧｅ基板が製造されることが好ましい。
【００２４】
成長の詳細な説明
成長のために用いられる装置は、VG Semicon V90S固体ソース分子ビームエピタキシーシステム（ＳＳ−ＭＢＥ）である。このシステムでの成長率は、通常、１秒間に０．５〜１．０Åであるが、１秒間に０．１〜１０Åの成長率も可能である。
【００２５】
（００１）配向させた４´´シリコン基板を、まず修正ＲＣＡエッチングで洗浄し、続いて２％ＨＦに浸漬し、インサイトゥで８９０℃で２０分間脱着させる（これは、かなり典型的なシリコンウェハの洗浄工程である）。Ｓｉの１００ｎｍの成長中、仮想基板の成長を中断することなく行うことができるように温度を低下させる。温度が７００℃に到達したら、ゲルマニウム組成を２００ｎｍにわたって線形的に１０％にまで増加させる。その後、１０％で組成一定の２００ｎｍの層を成長させる。そして、ＳｉＧｅの成長を中断し、この際、基板温度を３０分間で９１０℃に上昇させる。この焼きなまし後、温度を７００℃の成長温度に再び低下させる。さらに、成長を再開させ、温度を７００℃から６５０℃に線形的に低下させながら、２００ｎｍにわたって１０％から２０％へ線形的に勾配する組成で成長させる。次の層は、２００ｎｍにわたって２０％Ｇｅで６５０℃の一定の成長温度で成長させる。再び成長を中断し、温度を３０分間の焼きなましのために８６０℃に上昇させる。同時に温度を低下させながらＧｅを線形的に勾配させ、さらに一定組成層を形成し、続いてインサイトゥでの３０分間の焼きなましを行うというこの手順は、Ｇｅが５０％になるまで繰り返される。これらの特性は、次表および図にまとめた。
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【００２６】
上述の実施例では、勾配ＳｉＧｅ層および均一ＳｉＧｅ層のそれぞれは、約２００ｎｍの厚さしか有しておらず、緩衝層の全厚さは約２μｍしかない。このことは、次の２つの理由から有利である。１つの理由は、薄い層は製造するのにより経済的であるということであり、より重要なもう１つの理由は、ＳｉＧｅがＳｉのような良好な熱伝導体でないことを考慮すると、それにより仮想基板上に成長するデバイス層と下層のＳｉ基板との間の熱的結合が最適化されるということである。比較的薄い仮想基板を設けるということは、仮想基板がチップの選択された部分のみを覆っている場合、仮想基板を組み込んでいる領域と、チップの別の領域との間に比較的小さな段しかなく、これにより、例えば金属化層の塗布のようなさらなるプロセスがより簡単になるということからも有利である。このことは、存在する仮想基板にわたる著しい改良を意味する。
【００２７】
上記の方法における多数のバリエーションが、本発明の範囲内で可能となっていることが好ましいであろう。例えば、ＳｉＧｅ層の厚さは、好ましくは、勾配層および均一層の各対を前の層の対よりも薄くすることによって、下層のＳｉ基板から離れるほど層がより薄くなっているように変化させることができる。全ての層およびいくつかの層の厚さもまた、２００ｎｍより大きくまたは小さくてよく、例えば５０〜１０００ｎｍの範囲で、好ましくは１５０〜２５０ｎｍの範囲になっていてよい。勾配ＳｉＧｅ層および均一ＳｉＧｅ層の数を、例えば４〜１５対の層の範囲で変化させることもでき、層内での勾配もまた、全Ｇｅ組成範囲にわたって変化させてよい。均一層および勾配層の組成も変化させることができ、これは、例えば表面の粗さを少なくするためにアンチモンまたは原子水素のような１つまたはそれ以上の界面活性剤を含有させることによって、かつ/または線形的に変化する層を得る以外の、始めおよび終わりの所望の組成比が得られる方法によって、勾配層でのＧｅ組成比を変化させることによって行われる。さらに、緩和を促進させるために、高密度の点欠陥を有する薄い層を、いくつかのまたは全ての勾配層の成長の直前に成長させてよい。このような層は、例えば１００〜４００℃での低温でのエピタキシャル成長によってまたは勾配層の成長に先立ってのイオン注入によって製造してよい。
【００２８】
ガスソースＭＢＥプロセスまたはＣＶＤプロセスのあらゆるバリエーション（例えば低圧、プラズマ強化型ＣＶＤ、常圧ＣＶＤおよび超高圧ＣＶＤ）のような、異なるエピタキシャル成長プロセスを使用することができる。低圧ＣＶＤを用いる場合には、各焼きなましステップ中で水素雰囲気を保つことが好ましい。また、例えば第１の勾配ＳｉＧｅ層および均一ＳｉＧｅ層の成長後に焼きなましステップを１つだけ提供するためまたは下層の複数のＳｉＧｅ層のみの成長後に２つまたはそれ以上の焼きなましステップを提供するために、この方法で行われる焼きなましステップ数を制限することも可能である。このような焼きなましステップは、転位間でより多くの相互作用が起こる傾向のある下層での転位の凝集を助成するが、これは上層では必要ではない。多くの焼きなましステップを行う場合、その焼きなまし時間は、後続のステップでは前の焼きなましステップと比較して減少させてよい。さらに、仮想基板は、成長が選択された場所のみで起こるようなパターン状シリコンウェハ上でまたはパターン状酸化物層を有するウェハ上でエピタキシャル成長させることができる。したがって、この製造技術は、例えば回路の高い機能が必要とされる（システムオンアチップ集積のために必要であるような）チップのただ１つのまたはそれ以上の選択された領域にのみ仮想基板を形成させるために使用することができる。
【００２９】
本発明の方法は広い範囲の応用が可能であって、それには、バイポーラ接合トランジスタ（ＢＪＴ）、電界効果トランジスタ（ＦＥＴ）および共鳴トンネルダイオード（ＲＴＤ）のようなデバイスの製造のための歪みまたは緩和Ｓｉ、Ｇｅ、ＳｉＧｅ層の成長、ならびにＣＭＯＳ技術に対する高速デジタルインターフェースと、光ダイオード（ＬＥＤ）および半導体レーザーを含む光電子アプリケーションとのためのＩＩＩ−Ｖ半導体層の成長のための仮想基板を提供することが含まれる。
【図面の簡単な説明】
【００３０】
【図１】歪みＳｉ基板を形成するための従来技術で使用される緩衝層における、転位の積層の作用を示す説明的な図である。
【図２】本発明の方法によって設けられた、交互に重ねられた勾配ＳｉＧｅ層および均一ＳｉＧｅ層を横切るＧｅ成分の変化を示すグラフであり、このような方法で使用される典型的な成長温度および焼きなまし温度も共に示す。
【図３】図２の方法での転位の生成を示す説明的な図である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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