(57)【要約】【課題】  集積回路の入力に発生し得るＥＳＤ電圧による静電放電（ＥＳＤ）損傷から集積回路の内部の回路機構を保護すると同時に、入力に現れるあらゆる有効入力容量を最小にするＥＳＤ保護回路を提供する。【解決手段】  静電放電（ＥＳＤ）保護回路は、集積回路の入力の少なくとも１つと集積回路の内部ノードとの間に接続された、逆の導電性を有する１対のダイオードを含む。この１対のダイオードは、入力に発生したＥＳＤ電圧が当該ダイオードを順方向にバイアスすると、動作供給レールへの電流経路を提供する。入力と内部の回路ノードとの間のゼロ電圧差を維持するように、ユニティゲイン増幅器がそれらの間のフィードバックを提供し、それによって、入力に見られる有効容量がほぼゼロに低減される。
2005524232.tif 000002
【特許請求の範囲】
【請求項１】
静電放電（ＥＳＤ）保護回路の出力に接続された集積回路の内部の回路機構を、その入力において発生したＥＳＤ電圧によるＥＳＤ損傷から保護する静電放電保護回路であって、
第１および第２の電力供給レールと、
前記集積回路の前記入力と第１の回路ノードとの間に接続された第１の導電型の第１のダイオードであって、所定の正の値を超えるＥＳＤ電圧によって順方向にバイアスされると、前記第１の電力供給レールへの第１の電流経路を提供し、それによって、前記入力を前記第１の電力供給レールにクランプする第１のダイオードと、
前記集積回路の前記入力と前記第１の回路ノードとの間に接続された第２の導電型の第２のダイオードであって、所定の負の値を超える前記ＥＳＤ電圧によって順方向にバイアスされると、前記第２の電力供給レールへの第２の電流経路を前記入力に提供し、それによって、前記入力を前記第２の電力供給レールにクランプする第２のダイオードと、
前記入力と前記第１の回路ノードとの間にほぼゼロ電圧差を維持するフィードバック増幅器であって、前記入力におけるあらゆる有効容量がほぼゼロに低減される、フィードバック増幅器と、
を備える静電放電保護回路。
【請求項２】
前記静電放電保護回路の前記出力と第２の回路ノードとの間に接続された前記第１の導電型の第３のダイオードと、
前記静電放電保護回路の前記出力と前記第２の回路ノードとの間に接続された前記第２の導電型の第４のダイオードと、
をさらに備える請求項１に記載の静電放電保護回路。
【請求項３】
前記静電放電保護回路の前記入力と前記出力との間に接続された第１の抵抗器と、
前記第１の回路ノードと前記第２の回路ノードとの間に接続された第２の抵抗器と、
をさらに含む請求項２に記載の静電放電保護回路。
【請求項４】
アノードおよびカソードを有する第５のダイオードであって、前記アノードが前記静電放電保護回路の前記第１の回路ノードに接続され、前記カソードが前記第１の電力供給レールに接続される、前記第５のダイオードと、
アノードおよびカソードを有する第６のダイオードであって、前記アノードが前記第２の電力供給レールに接続され、前記カソードが前記第１の回路ノードに接続される、前記第６のダイオードと、
をさらに含む請求項３に記載の静電放電保護回路。
【請求項５】
アノードおよびカソードを有する第７のダイオードであって、前記アノードが前記静電放電保護回路の前記第１の回路ノードに接続され、前記カソードが前記第１の電力供給レールに接続される、前記第７のダイオードと、
アノードおよびカソードを有する第８のダイオードであって、前記アノードが前記第２の電力供給レールに接続され、前記カソードが前記第１の回路ノードに接続される、前記第８のダイオードと、
をさらに備える請求項４に記載の静電放電保護回路。
【請求項６】
前記第７のダイオードはアノードおよびカソードを有し、前記アノードは前記静電放電保護回路の前記第１の回路ノードに接続され、前記カソードは前記第１の電力供給レールに接続され、
前記第８のダイオードはアノードおよびカソードを有し、前記アノードは前記第２の電力供給レールに接続され、前記カソードは前記第１の回路ノードに接続される、
請求項５に記載の静電放電保護回路。
【請求項７】
前記第１のダイオードは、ベース、エミッタ、およびコレクタを有する第１のトランジスタによって実現され、前記ベースは前記第１の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記入力に接続される一方、前記コレクタは前記第１の電力供給レールに接続され、
前記第２のダイオードは、ベース、エミッタ、およびコレクタを有する第２のトランジスタによって実現され、前記ベースは前記第１の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記入力に接続される一方、前記コレクタは前記第２の電力供給レールに接続される、
請求項２に記載の静電放電保護回路。
【請求項８】
ベース、エミッタ、およびコレクタを有する第３のトランジスタによって実現された前記第３のダイオードであって、前記ベースは前記第２の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記出力に接続される一方、前記コレクタは前記第１の電力供給レールに接続される、前記第３のダイオードと、
ベース、エミッタ、およびコレクタを有する第４のトランジスタによって実現された前記第４のダイオードであって、前記ベースは前記第２の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記出力に接続される一方、前記コレクタは前記第２の電力供給レールに接続される、前記第４のダイオードと、
を含む請求項７に記載の静電放電保護回路。
【請求項９】
ユニティゲイン増幅器である前記フィードバック増幅器をさらに備える請求項８に記載の静電放電保護回路。
【請求項１０】
モノリシック集積回路の内部に形成される請求項９に記載の静電放電保護回路であって、該モノリシック集積回路は、
第１の半導体材料から成る基板領域と、
前記基板領域の上に形成された第２の半導体材料から成る第１の絶縁領域と、
前記基板領域の上に形成された前記第１の半導体材料から成る第２の絶縁領域と、
を備え、
前記第１の半導体材料から成る前記絶縁領域および前記第２の半導体材料から成る前記絶縁領域は、互いに機能的に分離されている、
静電放電保護回路。
【請求項１１】
前記第１の絶縁領域における前記２の半導体材料から成る領域によって形成された前記第１のトランジスタの前記ベースと、
前記第１の絶縁領域における前記１の半導体材料から成る領域によって形成された前記第１のトランジスタの前記エミッタと、
をさらに備える請求項１０に記載の静電放電保護回路。
【請求項１２】
前記第２の絶縁領域における前記１の半導体材料から成る領域によって形成された前記第２のトランジスタの前記ベースと、
前記第２の絶縁領域における前記２の半導体材料から成る領域によって形成された前記第２のトランジスタの前記エミッタと、
をさらに備える請求項１１に記載の静電放電保護回路。
【請求項１３】
前記第１および第２の絶縁領域の上に形成され、選択的にパターン化されて、前記第１および第２のトランジスタの前記エミッタ領域を、前記静電放電保護回路の前記入力と前記第１の抵抗器の一方の側との双方に接続する第１の金属化層と、
前記第１および第２の絶縁領域の上に形成され、選択的にパターン化されて、前記第１および第２のトランジスタの前記ベース領域を、第２の抵抗器の一方の側に接続する別の金属化層であって、前記第１の回路ノードとなる、別の金属化層と、
を含み、
前記第１および第２の絶縁領域は、静電放電保護回路の前記入力に有効に接続された入力コンデンサの一方のプレートを形成する一方、前記第１および第２の選択的にパターン化された金属化層、前記第１および第２の抵抗器、ならびに前記第１および第２のトランジスタの前記エミッタ領域は、前記フィードバック増幅器がその両端でゼロ電圧差を維持する前記コンデンサの他方のプレートを形成する、
請求項１２に記載の静電放電保護回路。
【請求項１４】
入力に印加された小さな電圧を検出し、このような電圧を示す出力を提供するために前記電圧を処理する集積回路であって、
前記入力において発生した静電放電電圧による損傷から前記集積回路を保護する静電放電保護回路であって、有効入力容量をゼロにほぼ低減するフィードバックを含む前記静電放電保護回路と、
前記集積回路の前記入力に接続されて、前記集積回路の前記出力における表示信号を供給するアナログ信号プロセッサと、
を備える集積回路。
【請求項１５】
前記静電放電保護回路は、
前記集積回路の前記入力と第１の回路ノードとの間に接続された第１の導電型の第１のダイオードであって、所定の正の値を超えるＥＳＤ電圧によって順方向にバイアスされると、第１の電流経路を提供する、前記第１のダイオードと、
前記集積回路の前記入力と前記第１の回路ノードとの間に接続された第２の導電型の第２のダイオードであって、所定の負の値を超える前記ＥＳＤ電圧によって順方向にバイアスされると、第２の電流経路を提供する、前記第２のダイオードと、
前記入力と前記第１の回路ノードとの間にほぼゼロ電圧差を維持する前記フィードバック用のフィードバック増幅器であって、前記入力におけるあらゆる有効容量がほぼゼロに低減される、前記フィードバック増幅器と、
を備える請求項１４に記載の集積回路。
【請求項１６】
前記静電放電保護回路の出力と第２の回路ノードとの間に接続された前記第１の導電型の第３のダイオードと、
前記静電放電保護回路の前記出力と前記第２の回路ノードとの間に接続された前記第２の導電型の第４のダイオードと、
をさらに備える請求項１５に記載の集積回路。
【請求項１７】
前記静電放電保護回路の前記入力と前記出力との間に接続された第１の抵抗器と、
前記第１の回路ノードと前記第２の回路ノードとの間に接続された第２の抵抗器と、
をさらに含む請求項１６に記載の集積回路。
【請求項１８】
アノードおよびカソードを有する第５のダイオードであって、前記アノードが前記静電放電保護回路の前記第１の回路ノードに接続され、前記カソードが第１の動作電位を受ける第１の端子に接続される、前記第５のダイオードと、
アノードおよびカソードを有する第６のダイオードであって、前記アノードが第２の動作電位を受ける第２の端子に接続され、前記カソードが前記第１の回路ノードに接続される、前記第６のダイオードと、
をさらに含む請求項１７に記載の集積回路。
【請求項１９】
アノードおよびカソードを有する第７のダイオードであって、前記アノードが前記静電放電保護回路の前記第１の回路ノードに接続され、前記カソードが前記第１の端子に接続される、前記第７のダイオードと、
アノードおよびカソードを有する第８のダイオードであって、前記アノードが前記第２の端子に接続され、前記カソードが前記第１の回路ノードに接続される、前記第８のダイオードと、
をさらに備える請求項１８に記載の集積回路。
【請求項２０】
前記フィードバック増幅器はユニティゲイン増幅器である請求項１９に記載の集積回路。
【請求項２１】
前記第１のダイオードは、ベース、エミッタ、およびコレクタを有する第１のトランジスタによって実現され、前記ベースは前記第１の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記入力に接続される一方、前記コレクタは前記第１の端子に接続され、
前記第２のダイオードは、ベース、エミッタ、およびコレクタを有する第２のトランジスタによって実現され、前記ベースは前記第１の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記入力に接続される一方、前記コレクタは前記第２の端子に接続される、
請求項１６に記載の集積回路。
【請求項２２】
ベース、エミッタ、およびコレクタを有する第３のトランジスタによって実現された前記第３のダイオードであって、前記ベースは前記第２の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記出力に接続される一方、前記コレクタは前記第１端子に接続される、前記第３のダイオードと、
ベース、エミッタ、およびコレクタを有する第４のトランジスタによって実現された前記第４のダイオードであって、前記ベースは前記第２の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記出力に接続される一方、前記コレクタは前記第２の端子に接続される、前記第４のダイオードと、
を含む請求項２１に記載の集積回路。
【請求項２３】
ユニティゲイン増幅器である前記フィードバック増幅器をさらに備える請求項２２に記載の集積回路。
【請求項２４】
静電放電（ＥＳＤ）保護回路の出力に接続された集積回路（ＩＣ）の内部の回路機構をＥＳＤ損傷から保護し、前記ＩＣの入力に接続された入力を有する前記静電放電保護回路であって、
共通端子を有し、所定の正および負の電圧レベルを超える、前記集積回路の前記入力において発生したＥＳＤ電圧に応答して、前記集積回路の前記入力を所定の電圧レベルにクランプし、前記集積回路に対する損傷を防止する回路と、
前記静電放電保護回路の前記出力および前記共通端子から接続されて、前記入力と前記共通端子との間にほぼゼロ電圧差を維持するフィードバック増幅器であって、前記入力におけるあらゆる有効容量がほぼゼロに低減される、前記フィードバック増幅器と、
を備える静電放電保護回路。
【請求項２５】
前記回路は、
前記集積回路の前記入力と前記共通端子との間に接続された第１の導電型の第１のダイオードであって、所定の正の値を超えるＥＳＤ電圧によって順方向にバイアスされると、前記共通端子への第１の電流経路を提供する、前記第１のダイオードと、
前記集積回路の前記入力と前記共通端子との間に接続された第２の導電型の第２のダイオードであって、所定の負の値を超える前記ＥＳＤ電圧によって順方向にバイアスされると、前記共通端子から前記集積回路の前記入力への第２の電流経路を提供する、前記第２のダイオードと、
を含む請求項２４に記載の静電放電保護回路。
【請求項２６】
前記回路は、
前記静電放電保護回路の前記出力と別の共通端子との間に接続された前記第１の導電型の第３のダイオードと、
前記静電放電保護回路の前記出力と前記別の共通端子との間に接続された前記第２の導電型の第４のダイオードと、
をさらに含む請求項２５に記載の静電放電保護回路。
【請求項２７】
前記回路は、
前記静電放電保護回路の入力と出力との間に接続された第１の抵抗器と、
前記共通端子と前記別の共通端子との間に接続された第２の抵抗器と、
をさらに含む請求項２６に記載の静電放電保護回路。
【請求項２８】
前記回路は、
アノードおよびカソードを有する第５のダイオードであって、前記アノードが前記共通端子に接続され、前記カソードが第１の電力供給レールに接続される、前記第５のダイオードと、
アノードおよびカソードを有する第６のダイオードであって、前記アノードが第２の電力供給レールに接続され、前記カソードが前記共通端子に接続される、前記第６のダイオードと、
をさらに備える請求項２７に記載の静電放電保護回路。
【請求項２９】
前記回路は、
アノードおよびカソードを有する第７のダイオードであって、前記アノードが前記別の共通端子に接続され、前記カソードが前記第１の電力供給レールに接続される、前記第７のダイオードと、
アノードおよびカソードを有する第８のダイオードであって、前記アノードが前記第２の電力供給レールに接続され、前記カソードが前記別の共通端子に接続される、前記第８のダイオードと、
をさらに備える請求項２８に記載の静電放電保護回路。
【請求項３０】
前記フィードバック増幅器はユニティゲイン増幅器である請求項２９に記載の静電放電保護回路。
【請求項３１】
前記第１のダイオードは、ベース、エミッタ、およびコレクタを有する第１のトランジスタによって実現され、前記ベースは前記共通端子に接続され、前記エミッタは該静電放電保護回路の前記入力に接続される一方、前記コレクタは前記第１の電力供給レールに接続され、
前記第２のダイオードは、ベース、エミッタ、およびコレクタを有する第２のトランジスタによって実現され、前記ベースは前記共通端子に接続され、前記エミッタは該静電放電保護回路の前記入力に接続される一方、前記コレクタは前記第２の電力供給レールに接続される、
請求項２５に記載の静電放電保護回路。
【請求項３２】
ベース、エミッタ、およびコレクタを有する第３のトランジスタによって実現された前記第３のダイオードであって、前記ベースは前記別の共通端子に接続され、前記エミッタは該静電放電保護回路の前記出力に接続される一方、前記コレクタは前記第１の電力供給レールに接続される、前記第３のダイオードと、
ベース、エミッタ、およびコレクタを有する第４のトランジスタによって実現された前記第４のダイオードであって、前記ベースは前記別の共通端子に接続され、前記エミッタは該静電放電保護回路の前記出力に接続される一方、前記コレクタは前記第２の電力供給レールに接続される、前記第４のダイオードと、
を含む請求項３１に記載の静電放電保護回路。
【請求項３３】
前記フィードバック増幅器はユニティゲイン増幅器を備える請求項３２に記載の静電放電保護回路。
【請求項３４】
モノリシック集積回路の内部に形成される請求項３３に記載の静電放電保護回路であって、前記モノリシック集積回路は、
第１の半導体材料から成る基板領域と、
該基板領域の上に形成された第２の半導体材料から成る第１の絶縁領域と、
前記基板領域の上に形成された前記第１の半導体材料から成る第２の絶縁領域と、
を備え、
前記第１の半導体材料から成る前記絶縁領域および前記第２の半導体材料から成る前記絶縁領域は、互いに機能的に分離されている、
静電放電保護回路。
【請求項３５】
前記第１の絶縁領域における前記２の半導体材料から成る領域によって形成された前記第１のトランジスタの前記ベースと、
前記第１の絶縁領域における前記１の半導体材料から成る領域によって形成された前記第１のトランジスタの前記エミッタと、
をさらに備える請求項３４に記載の静電放電保護回路。
【請求項３６】
前記第２の絶縁領域における前記１の半導体材料から成る領域によって形成された前記第２のトランジスタの前記ベースと、
前記第２の絶縁領域における前記２の半導体材料から成る領域によって形成された前記第２のトランジスタの前記エミッタと、
をさらに備える請求項３５に記載の静電放電保護回路。
【請求項３７】
前記第１および第２の絶縁領域の上に形成され、選択的にパターン化されて、前記第１および第２のトランジスタの前記エミッタ領域を、前記静電放電保護回路の前記入力と前記第１の抵抗器の一方の側との双方に接続する第１の金属化層と、
前記第１および第２の絶縁領域の上に形成され、選択的にパターン化されて、前記第１および第２のトランジスタの前記ベース領域を、第２の抵抗器の一方の側に接続する別の金属化層であって、前記第１の回路ノードとなる、前記別の金属化層と、
をさらに備え、
前記第１および第２の絶縁領域は、前記静電放電保護回路の前記入力に有効に接続された入力コンデンサの一方のプレートを形成する一方、前記第１および第２の選択的にパターン化された金属化層、前記第１および第２の抵抗器、ならびに前記第１および第２のトランジスタの前記エミッタ領域は、前記フィードバック増幅器がその両端でゼロ電圧差を維持する前記コンデンサの他方のプレートを形成する、
請求項３６に記載の静電放電保護回路。
【請求項３８】
前記回路は、
前記静電放電保護回路の前記入力と前記出力との間に接続された第１の抵抗器と、
前記入力および前記共通端子にそれぞれ接続された第１および第２の主電極、ならびに前記第１の主電極に接続された制御電極を有する第１のＭＯＳトランジスタと、
前記共通電極と電力供給レールとの間にそれぞれ接続された第１および第２の主電極、ならびに前記第１の主電極に接続された制御電極を有する第２のＭＯＳトランジスタと、
を備える請求項２４に記載の静電放電保護回路。
【請求項３９】
別の共通端子を有する前記回路と、
前記静電放電保護回路の前記出力と前記別の共通端子との間にそれぞれ接続された第１および第２の主電極、ならびに前記第１の主電極に接続された制御電極を有する第３のＭＯＳトランジスタと、
前記別の共通端子と前記電力供給レールとの間にそれぞれ接続された第１および第２の主電極、ならびに前記第１の主電極に接続された制御電極を有する第４のＭＯＳトランジスタと、
をさらに備える請求項３８に記載の静電放電保護回路。
【請求項４０】
前記共通端子と前記別の共通端子との間に接続された第２の抵抗器を含む、請求項３９に記載の静電放電保護回路。
【請求項４１】
前記フィードバック増幅器は、前記静電放電保護回路の前記出力に接続された入力と、前記別の共通端子において前記第２の抵抗器に接続された出力とを有するユニティゲイン増幅器である、請求項４０に記載の静電放電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的には、静電放電（ＥＳＤ）回路に関し、より詳細には、入力パッドにおける寄生容量を大幅に増加させることなく、入力パッドを有する集積回路と共に使用するＥＳＤ保護回路およびＥＳＤ保護方法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）は、通常、ＥＳＤ保護を必要とする。ＥＳＤ保護は、従来、ＩＣの接合パッド（bond pad）および／または入出力パッドにおいて提供される。このように、ＥＳＤ保護は、ＩＣの能動デバイスの定格を超えるＥＳＤスパイク電圧からの保護として、トランジスタ等のＩＣの内部回路機構に提供される。通常、静電放電電圧スパイクは、ＩＣのハンドリング中に入力パッドにおいて発生する。
【０００３】
従来技術は、無数のＥＳＤ集積保護回路で満たされている。通常のＥＳＤ保護回路は、入力パッドにおいて発生したＥＳＤ生成電圧をこのような保護を使用するＩＣ回路の電力レールにそらす。入力パッドは、例えば、ＥＳＤ保護ダイオードを使用することによって、ＥＳＤ電圧の極性に応じてほとんどＶＤＤまたはＶＳＳ（ＩＣに印加される動作電圧）にクランプされる。したがって、例えば、第１の極性（正）の入力パッドにおいて生成された、ＥＳＤ保護ダイオードの１つの順方向降伏電圧を超えるＥＳＤ電圧に応じて、電流は、そのパッドからＥＳＤ保護ダイオードを介して高電位の電力レール（ＶＤＤ）に向けられる。同様に、入力パッドにおいて生成されたＥＳＤ電圧が第２の極性であり、第２のＥＳＤ保護ダイオードの順方向降伏電圧を超える場合には、電流は、グラウンド（ＶＳＳ）から第２のＥＳＤ保護ダイオードを介してそのパッドに向けられる。したがって、正および負のＥＳＤの発生は共に、ＥＳＤＰダイオードの上記動作によって電力レールにクランプされる。同様に、出力パッドも、類似の１対のダイオードによってＥＳＤスパイク電圧から保護される。
【０００４】
すべてではないが、従来のほとんどのＥＳＤ保護回路は、通常、集積回路の入出力パッドにかなり大きな入力容量を生成する。この容量の増加は、集積回路に関連した金属パッドや導体パターン等の比較的大きな導体素子に加えて、抵抗器および保護回路のＥＳＤＰダイオードのベース・エミッタ接合によるものである。用途によっては、集積ＥＳＤ保護回路の入力パッドにおけるこの容量の増加を許容できないものがある。例えば、圧力センサの出力をプローブするのに、従来のＥＳＤ保護を用いた集積回路が使用される場合がある。通常、このような圧力センサは、小さなデルタ出力電圧を提供する。このセンサの出力を検出するには、プローブデバイスの入力における容量は可能な限り小さくなければならない。
【０００５】
したがって、その容量が最小値にまで低減された集積ＥＳＤ保護回路を提供する必要がある。
［発明の概要］
本発明の一態様によれば、集積回路の入力に発生し得るＥＳＤ電圧による静電放電（ＥＳＤ）損傷から集積回路の内部の回路機構を保護すると同時に、入力に現れるあらゆる有効入力容量を最小にするＥＳＤ保護回路が提供される。このＥＳＤ保護回路は、入力と内部の回路ノードとの間に接続された少なくとも１対の逆の導電型のダイオードを含む。この１対の逆の導電型のダイオードは、ＥＳＤ電圧によって順方向にバイアスされると、集積回路の入力と電力レールとの間に電流経路を提供する。ユニティゲイン増幅器が、入力と内部の回路ノードとの間のゼロ電圧差を維持するフィードバックを提供し、それによって、有効容量がほぼゼロに低減される。
【発明を実施するための最良の形態】
【０００６】
図１を参照すると、本発明のＥＳＤ保護回路１０が示されている。このＥＳＤ保護回路１０は、一部にアナログ信号プロセッサも含む従来の集積回路（ＩＣ）の一部として実装することができる。ＥＳＤ保護回路１０は、入力パッド１２に接続されて示されている。入力パッド１２は、このＩＣの入力とすることもできる。パッド１２は、金属導体素子１６、ポリ抵抗器ｒｐ１、および金属導体素子１８を介して回路１０のコア出力１４に接続される。コア出力１４は、一般に、理解されるようなＩＣの内部回路機構に接続されることになる。第１のＥＳＤ保護ダイオードＱ１および第２のＥＳＤ保護ダイオードＱ２が、従来のＥＳＤ保護回路と同様に設けられる。Ｑ１はＰＮＰトランジスタから成り、そのエミッタ電極は入力１２に接続され、そのベース電極は金属導体素子２０に接続され、そのコレクタ電極はＶＳＳの供給を受けるグラウンドレール２２に接続されている。同様に、Ｑ２はＮＰＮトランジスタから成り、そのエミッタ電極は金属導体素子１６に接続され、そのベース電極は金属導体素子２０に接続されている。Ｑ２のコレクタ電極は、ＶＤＤの供給を受ける正のレール２４に接続されている。Ｑ１およびＱ２のベース電極は、ダイオードＤ１のアノードおよびダイオードＤ２のカソードの相互接続部にそれぞれ接続されている。Ｄ１のカソードは正のレール２４に戻される一方、Ｄ２のアノードは負のレールまたはグラウンドレール２２に接続される。
【０００７】
動作中、入力１２のＥＳＤ電圧がＶＤＤを超えると、Ｑ１のベース・エミッタ接合は順方向にバイアスされ、電流はＱ１を通りＤ１を介して正のレール２４に流れる。さらに、ベース・エミッタ接合が順方向にバイアスされると、レール２２に現れる正のＥＳＤ電圧によって、Ｄ２およびＱ２のベース・エミッタを介して入力パッド１２への電流フローが引き起こされる。したがって、入力１２および出力１４の双方は、ＥＳＤの発生の極性に応じて、正または負のいずれかの電力レール電圧にほぼクランプされる。
【０００８】
同様に、Ｑ３およびＱ４のベース・エミッタ接合が順方向にバイアスされると、コア出力１４は、金属導体素子１８および２６にそれぞれ発生し得る正のＥＳＤ電圧および負のＥＳＤ電圧に応じて正のレールおよび負のレールにクランプされる。このように、金属導体素子１８に現れる正のＥＳＤ電圧は、Ｑ３およびＤ３を介してレール２４への電流フローを引き起こす一方、負のＥＳＤスパイク電圧は、負のレール２２からＤ４およびＱ４を介して金属導体素子１８への電流フローを生成する。
【０００９】
ＥＳＤ保護回路１０は、ユニティゲイン増幅器Ａ１を含む。このユニティゲイン増幅器Ａ１は、入力が出力１４に接続されている一方、その出力は導体素子２６および２０に接続されている。金属導体素子２０と２６との間には、第２のポリ抵抗器ｒｐ２が接続されている。通常、ｒｐ１およびｒｐ２の抵抗は小さい（１５０オーム以下）。
【００１０】
金属導体素子１６〜２６、抵抗器ｒｐ１、ｒｐ２、およびＱ１〜Ｑ４の比較的大きなベース・エミッタ接合は、後に詳述するような集積回路の構造により、一般に、金属導体素子１６、１８と２０、２６との間に見られる寄生容量を増加させる効果を有する。この増加した容量は、入力１２に印加された小さな電圧の検出を妨げる可能性があるので望ましくない。しかしながら、本発明のユニティゲイン増幅器Ａ１は、さらに説明するように、金属導体素子間のゼロ電圧差を維持することによって、この不要な寄生容量を最小にする。
【００１１】
図２を参照して、集積回路３０が簡略化した形で示されている。このＩＣは、本発明のＥＳＤ保護回路１０を実装している。集積回路３０は、回路１０の入力１２に接続された少なくとも１つの入力３２を含む。回路１０の出力１４は、ｒｐ１に接続され、また３４に示すアナログ信号プロセッサに接続することができる。例えば、プローブを入力３２に取り付けて、（圧力センサ等からの）小さな電圧差を検出することができる。電圧差は、信号プロセッサ３４によって処理されて、出力表示ユニット３６によって表示される所望の情報が提供される。
【００１２】
次に図３に移って、図１のダイオード接続されたトランジスタＱ１およびＱ２の構造を説明するのに役立つ、モノリシック集積回路（ＩＣ）４０の簡略化した部分断面図が示されている。ＩＣ４０は、その構造が従来のものであり、Ｐ型基板４２を含む。基板４２の上にＮ型エピタキシャル半導体材料の層を設け、このＮ型層を通ってＰ基板４２内に絶縁リング４６を拡散することによって、絶縁Ｎウェル４４を構築する。次いで、絶縁Ｎウェル４４内にＮ型ベース領域４８および５０ならびにＰ型エミッタ領域５２を拡散することによって、Ｑ１を構築する。Ｑ１のＰ＋型コレクタ領域５４は、絶縁リング４６内に形成することができる。同様に、既知の従来のフォトリソグラフィ技法を使用して、Ｐ基板４２の上に半導体材料のＰ型層を設けることによって、絶縁Ｐウェル５６を構築する。次に、Ｐ基板４２およびＰウェルの双方内に、Ｎ型半導体材料の埋め込み層５８を形成する。Ｐ型層を通って埋め込み層５８内にＮ型絶縁リング６０を拡散することによって、絶縁Ｐウェル５６を完成させる。ベース領域６２および６４ならびにエミッタ領域６６を絶縁Ｐウェル５６内に拡散することによって、Ｑ２を形成する。金属化層６８および７０を選択的にパターン化することによって、金属導体素子１６および１８（図１）を形成する。金属化層７０は出力１４と接触する。ポリ抵抗器ｒｐ１を成長させ、層６８および７０と接触させる。同様に、Ｑ１のベース領域５０およびＱ２のベース領域６２を金属化層７２によって接続させる。Ｑ３およびＱ４ならびにｒｐ２も上述したのと同様に構築されることが理解されよう。
【００１３】
上述したように、選択的にパターン化された金属化層および２つのポリ抵抗器は、絶縁ウェルを覆い、入力１２においてコンデンサの１つのプレートを形成する。絶縁ウェル４４および５６は、上記コンデンサの第２のプレートを生成する。しかしながら、増幅器Ａ１は、このコンデンサの２つのプレートの両端にユニティゲインフィードバックを提供するので、その両端はゼロ電圧に維持される。したがって、有効容量はほぼゼロである。
【００１４】
次に図４を参照して、別のＥＳＤ保護回路８０が示されている。この回路８０は、バイポーラトランジスタの代わりにＮＭＯＳトランジスタを利用して、上述した回路１０と同様に機能する。回路８０は、モノリシック集積回路の入出力パッドとすることもできる入力８２を含む。入力８２は、抵抗器Ｒ１（例えば、ポリ抵抗器）を介して出力８４に接続されている。出力８４は、既に上述したような内部ＩＣ回路機構（図示せず）に接続される。ｎチャネルＭＯＳＦＥＴデバイスＱ１は、そのソース主電極およびドレイン主電極を介して入力８２と共通端子８６との間に接続されている一方、そのゲート制御電極は、そのソース電極に接続されている。第２のｎチャネルＭＯＳＦＥＴデバイスＱ２は、共通端子８６とグラウンド基準が印加される端子８８との間に接続されている。したがって、Ｑ２のドレイン主電極およびソース主電極は、共通端子８６および端子８８に接続される一方、Ｑ２のゲート制御電極は、そのソース電極に接続される。Ｑ１およびＱ２は、図３に示すようなＰ型基板に形成されるので、寄生Ｐ／Ｎ接合が、基板とそれらのドレイン電極との間に存在する。その結果、グラウンド基準に対して高い正のＥＳＤ電圧が入力８２に発生すると、Ｑ１およびＱ２を通じた電流フローが生成される。この高電圧によって、Ｑ２は、理解されるように、逆方向降伏モードまたはスナップバックモードで動作し、それによって、入力は、スナップバック動作モードにおいて、基本的にＱ２の両端に生じた電圧にクランプされる。同様に、グラウンド基準に対して高い負のＥＳＤ電圧が入力８２に発生すると、グラウンド基準からＱ２およびＱ１を介して入力８２への電流フローが引き起こされる。Ｑ１は、逆方向降伏モードまたはスナップバックモードで動作して、入力８２は、上述したような電圧にクランプされる。
【００１５】
共通端子８６は、抵抗器Ｒ２（ポリ抵抗器とすることができる）を介して別の共通端子９０に接続されて示されている。１対のＮＭＯＳＦＥＴデバイスＱ３およびＱ４は、それらの各主電極が互いに直列に接続され、出力８４と端子８８との間に直列に接続されている。これら２つのＮＭＯＳＦＥＴデバイスのそれぞれのゲート電極は、それらの各ソース電極に接続されている。別の共通端子９０は、Ｑ３のドレイン電極とＱ４のドレイン電極との間の相互接続も形成する。図１に示すものと同じように、ユニティゲイン増幅器Ａ１は、出力８４に接続された入力と、別の共通端子９０に接続された出力とを有する。
【００１６】
Ｑ３およびＱ４は、ＥＳＤ保護回路８０のＱ１およびＱ２について上述したのと同様に機能する。したがって、出力８４は、これら２つのデバイスの各降伏電圧を超えるＥＳＤ電圧に応じて、Ｑ３およびＱ４のいずれかの各スナップバック電圧にクランプされる。
【００１７】
したがって、上述したものは、内部集積回路機構をＥＳＤ損傷から保護する新規で進歩性を有するＥＳＤ保護回路である。このＥＳＤ保護回路は、フィードバックを使用して、保護回路が形成される集積回路の構造に起因して集積回路機構の入力に形成された寄生容量を低減するか、または、大幅に制限する。一例として、ＥＳＤ保護回路は、集積回路の入力に印加された小さな入力電圧を測定する信号プロセッサ集積回路と一体化することができる。添付の特許請求の範囲に述べた本発明の精神および範囲から逸脱することなく、さまざまな変更を、例示の実施の形態に関して説明した機能および配置に行うことができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の静電放電（ＥＳＤ）保護回路の回路概略図である。
【図２】図１のＥＳＤ保護回路を利用する集積回路の簡略図である。
【図３】図１に示す回路の一部を示す集積回路の部分の簡略化した断面図（一定比例尺になっていない）である。
【図４】本発明の別の実施の形態の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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