(57)【要約】ランダムアクセス・メモリセルは、各々が入力及び出力を有する第一のインバータと第二のインバータを有する。第一のインバータの入力はショットキーダイオード・フリーなＭＯＳＦＥＴにより第二のインバータの出力に結合される。第二のインバータの入力は第一のインバータの出力に結合される。
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【特許請求の範囲】
【請求項１】
入力及び出力を有する第一のインバータと、
入力及び出力を有する第二のインバータと、
を含み、前記第一のインバータの入力は接合を有するただ一つのデバイスにより前記第二のインバータの出力に結合され、
前記第二のインバータの入力は前記第一のインバータの出力に結合されることを特徴とする、ランダムアクセス・メモリセル。
【請求項２】
前記ＭＯＳＦＥＴは、負の閾値及びＮ＋ポリシリコンゲートを有するディプレッションモードＮＭＯＳＦＥＴを含むことを特徴とする、請求項１に記載のランダムアクセス・メモリセル。
【請求項３】
前記ＭＯＳＦＥＴは、正の閾値及びＮ＋ポリシリコンゲートを有するエンハンスメントモードＮＭＯＳＦＥＴを含むことを特徴とする、請求項１に記載のランダムアクセス・メモリセル。
【請求項４】
ＮＭＯＳＦＥＴのゲートに結合されたインバートされないワード線をさらに含む、請求項２又は請求項３に記載のランダムアクセス・メモリセル。
【請求項５】
前記ＭＯＳＦＥＴは負の閾値を有するディプレッションモードＰＭＯＳＦＥＴを含むことを特徴とする、請求項１に記載のランダムアクセス・メモリセル。
【請求項６】
前記ＭＯＳＦＥＴは正の閾値及びＮ＋ポリシリコンゲートを有するエンハンスメントモードＰＭＯＳＦＥＴを含むことを特徴とする、請求項１に記載のランダムアクセス・メモリセル。
【請求項７】
ＰＭＯＳＦＥＴのゲートに結合されるインバートされたワード線をさらに含む、請求項５又は請求項６に記載のランダムアクセス・メモリセル。
【請求項８】
前記第二のインバータの入力は前記第一のインバータの出力に直接結合されることを特徴とする、請求項１に記載のランダムアクセス・メモリセル。
【請求項９】
入力及び出力を有する第一のインバータと、
入力及び出力を有する第二のインバータと、
前記第一のインバータの入力に結合された第一の伝送ゲートと、
前記第二のインバータの入力に結合された第二の伝送ゲートと、
を含み、前記第一のインバータの入力はただ一つの能動デバイスにより前記第二のインバータの出力に結合され、前記デバイスはＭＯＳＦＥＴを含み、
前記第二のインバータの入力は前記第一のインバータの出力に結合されることを特徴とする、ランダムアクセス・メモリセル。
【請求項１０】
前記ＭＯＳＦＥＴは、負の閾値及びＮ＋ポリシリコンゲートを有するディップレッションモードＮＭＯＳＦＥＴを含むことを特徴とする、請求項９に記載のランダムアクセス・メモリセル。
【請求項１１】
前記ＭＯＳＦＥＴは、正の閾値及びＮ＋ポリシリコンゲートを有するエンハンスメントモードＮＭＯＳＦＥＴを含むことを特徴とする、請求項９に記載のランダムアクセス・メモリセル。
【請求項１２】
ＮＭＯＳＦＥＴのゲート及び前記第一及び第二の伝送ゲートに結合されるインバートされないワード線をさらに含む請求項１０又は請求項１１に記載のランダムアクセス・メモリセル。
【請求項１３】
前記ＭＯＳＦＥＴは、負の閾値を有するディプレッションモードＰＭＯＳＦＥＴを含むことを特徴とする、請求項９に記載のランダムアクセスメモリ。
【請求項１４】
前記ＭＯＳＦＥＴは、正の閾値及びＮ＋ポリシリコン・ゲートを有するエンハンスメントモードＰＭＯＳＦＥＴを含むことを特徴とする、請求項９に記載のランダムアクセス・メモリセル。
【請求項１５】
ＰＭＯＳＦＥＴのゲートに結合されるインバートされるワード線及び前記第一及び第二の伝送ゲートに結合されるインバートされないワード線をさらに含む、請求項１３又は請求項１４に記載のランダムアクセス・メモリセル。
【請求項１６】
前記第二のインバータの前記入力は前記第一のインバータの出力に直接結合される、請求項８に記載のランダムアクセス・メモリセル。
【請求項１７】
各々がゲート、ソース、ドレインを有する第一、第二、第三、第四、第五、第六のＭＯＳＦＥＴと、
ゲート、ソース、ドレインを有するショットキーダイオード・フリーな第七のＭＯＳＦＥＴと、
を含み、前記第三及び第四のＭＯＳＦＥＴのゲートは共に結合され、
前記第五及び第六のＭＯＳＦＥＴのゲートは共に結合され、
前記第三及び第五のＭＯＳＦＥＴのソースは共に結合され、
前記第四及び第六のＭＯＳＦＥＴのドレインは共に結合され、
前記第三のＭＯＳＦＥＴのドレインは前記第四のＭＯＳＦＥＴのソースに結合され、
前記第五のＭＯＳＦＥＴのドレインは前記第六のＭＯＳＦＥＴのソースに結合され
前記第三及び第四のＭＯＳＦＥＴのゲートは、前記ショットキーダイオード・フリーな第七のＭＯＳＦＥＴのソース及びドレインを介して、前記第五のＭＯＳＦＥＴのドレイン及び前記第六のＭＯＳＦＥＴのソースに結合され、
前記第五及び第六のＭＯＳＦＥＴのゲートは、前記第三のＭＯＳＦＥＴのドレイン及び前記第四のＭＯＳＦＥＴのソースに結合され、
前記第一のＭＯＳＦＥＴのソース及びドレインの一つは、前記第三及び第四のＭＯＳＦＥＴのゲートに結合され、
前記第二のＭＯＳＦＥＴのソース及びドレインの一つは、前記第五及び第六のＭＯＳＦＥＴのゲートに結合され、
前記第一及び第二のＭＯＳＦＥＴのゲートは、書き込み線に結合されることを特徴とする、ランダムアクセス・メモリセル。
【請求項１８】
ショットキーダイオード・フリーな第七のＭＯＳＦＥＴは、負の閾値及びＮ＋ポリシリコン・ゲートを有するディプレッションモードＮＭＯＳＦＥＴを含むことを特徴とする、請求項１７に記載のランダムアクセス・メモリセル。
【請求項１９】
前記ショットキー・ダイオード・フリーな第七のＭＯＳＦＥＴは、正の閾値及びＮ＋ポリシリコン・ゲートを有するエンハンスメントモードＮＭＯＳＦＥＴを含むことを特徴とする、請求項１７に記載のランダムアクセス・メモリセル。
【請求項２０】
前記書き込み線はインバートされないワード線を含み、前記インバートされないワード線はＮＭＯＳＦＥＴのゲートに結合されること特徴とする、請求項１８に記載のランダムアクセス・メモリセル１８。
【請求項２１】
前記ショットキーダイオード・フリーな第七のＭＯＳＦＥＴは、負の閾値を有するディプレッションモードＰＭＯＳＦＥＴを含むことを特徴とする、請求項１７に記載のランダムアクセス・メモリセル。
【請求項２２】
前記ショットキーダイオード・フリーな第七のＭＯＳＦＥＴは、正の閾値及びＮ＋ポリシリコンゲートを有するエンハンスメントモードＰＭＯＳＦＥＴを含むことを特徴とする、請求項１７に記載のランダムアクセス・メモリセル。
【請求項２３】
前記書き込み線はインバートされないワード線を含み、前記インバートされるワード線は前記ＰＭＯＳＦＥＴのゲートに結合されることを特徴とする、請求項２１又は請求項２２に記載のランダムアクセス・メモリセル。
【請求項２４】
前記第五及び第６のＭＯＳＦＥＴのゲートは第三のＭＯＳＦＥＴのドレイン及び第四のＭＯＳＦＥＴのソースに直接結合されることを特徴とする、請求項１７に記載のランダムアクセス・メモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一事象反転（single event upset ＳＥＵ）に対して抵抗力を持つＳＲＡＭメモリセルに関する。
【背景技術】
【０００２】
静的ランダムアクセスメモリ（ＳＲＡＭ）メモリなどの、メモリは典型的には、各々が情報のビットを記録する複数のメモリセルを備えている。ＳＲＡＭにおいて一般的に使用されるメモリセル１０が図１に示されている。メモリセル１０は６個のトランジスタのセルであり、第一のインバータ１２と第二のインバータ１４を含んでいる。第一のインバータ１２はＭＯＳＦＥＴ１６、１８を含み、第二のインバータ１４はＭＯＳＦＥＴ２０、２２を含んでいる。
【０００３】
ＭＯＳＦＥＴ１６、２０のソース端子はソースＶＳＳに結合され、ＭＯＳＦＥＴ１８、２２のドレイン端子は基準ＶＤＤに結合される。第一のインバータ、第二のインバータ１２、１４はクロスに結合される。従って、ＭＯＳＦＥＴ１６、１８のゲート端子はＭＯＳＦＥＴ２０のドレイン端子及びＭＯＳＦＥＴ２２のソース端子に結合され、ＭＯＳＦＥＴ２０、２２のゲート端子はＭＯＳＦＥＴ１６のドレイン端子及びＭＯＳＦＥＴ１８のソース端子に結合される。
【０００４】
第一の伝送ゲート２４はＭＯＳＦＥＴ１６、１８のゲート端子に結合されたソース／ドレイン回路を有するＭＯＳＦＥＴを含み、そのゲート端子はワード線ＷＬに結合される。さらに、第二の伝送ゲート２６はＭＯＳＦＥＴ２０、２２のゲート端子に結合されたソース／ドレイン回路及びワード線ＷＬに結合されたゲート端子を有するＭＯＳＦＥＴを含んでいる。
【０００５】
メモリセル１０は放射の厳しい環境からの高エネルギー粒子に対し弱いため、入射放射のエネルギー及び／又は電荷の大きな範囲にわたりＳＥＵが発生するとそのプログラミング状態を失う傾向にある。
【０００６】
メモリセルのインバータクロス・カップリングにおけるポリシリコン抵抗が、ＳＥＵが発生によるこのプログラミング状態の損失に対する解決策となるものと提案されている。そのような抵抗を有するメモリセル３０が図２に示されている。メモリセル３０は同じように、６つのトランジスタセルを有し、第一のインバータ３２と第二のインバータ３４を含んでいる。第一のインバータ３２はＭＯＳＦＥＴ３６、３８を含んでおり、第二のインバータ３４はＭＯＳＦＥＴ４０、４２を含んでいる。
【０００７】
ＭＯＳＦＥＴ３６、４０のソース端子はソースＶＳＳに結合されており、ＭＯＳＦＥＴ３８、４２のドレイン端子は基準ＶＤＤに結合されている。第一のインバータと第二のインバータ３２、４２はクロスカップリングされている。従って、ＭＯＳＦＥＴ３６、３８のゲート端子は、フィードバック抵抗４４を介してＭＯＳＦＥＴ４０のドレイン端子及びＭＯＳＦＥＴ４２のソース端子に結合され、ＭＯＳＦＥＴ４０、４２のゲート端子は直接ＭＯＳＦＥＴ３６のドレイン端子、ＭＯＳＦＥＴ３８のソース端子に結合されている。
【０００８】
第一の伝送ゲート４６はＭＯＳＦＥＴ３６及び３８のゲート端子に結合されるソース／ドレイン回路及びワード線ＷＬに結合されるゲート端子を含むＭＯＳＦＥＴを含んでいる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
不幸にも、フィードバック抵抗４４の抵抗は温度に対して指数関数的に変化する。従って高温（最小抵抗）では、メモリセル３０により提供されるＳＥＵに対する免疫性は低い。低温では、抵抗は高く、従ってメモリセル３０により提供されるＳＥＵイベントに対する免疫性も高くなる。しかし、低温での高抵抗性はメモリセル３０のプログラミングのスピードを減少させる。また、フィードバック抵抗４４に対して充分な抵抗を提供するのに必要とされるポリシリコンが非常に多くの価値あるシリコンを使用する。
【００１０】
従って、第七のトランジスタに対して並列に結合された二つの背中合わせにされた（back-to-back）ショットキーダイオードがＳＥＵの発生におけるプログラミング状態の損失の問題に対する代替的な解決方法として提案されている。このタイプのメモリセル５０は図３に示されている。メモリセル５０は７つのトランジスタとショットキーダイオードセルであり、第一のインバータ５２と第二のインバータ５４を含んでいる。第一のインバータ５２はＭＯＳＦＥＴ５６、５８を含み、第二のインバータ５４はＭＯＳＦＥＴ６０、６２を含んでいる。
【００１１】
ＭＯＳＦET５６、６０のソース端子はソースＶＳＳに結合され、ＭＯＳＦＥＴ５８、６２のドレイン端子は基準ＶＤＤに結合されている。第一のインバータ５２と第二のインバータ５４はクロスカップリングされている。従ってＭＯＳＦＥＴ５６、５８のゲート端子はＭＯＳＦＥＴ６４のソース／ドレイン回路及び背中合わせにされた並列のショットキーダイオード６６を介してＭＯＳＦＥＴ６０のドレイン端子及びＭＯＳＥＦＴ６２のソース端子に結合され、ＭＯＳＦＥＴ６０及び６２のゲート端子はＭＯＳＦＥＴ５６のドレイン端子、ＭＯＳＦＥＴ５８のソース端子に直接結合される。ＭＯＳＦＥＴ６４のゲート端子はワード線ＷＬに結合される。
【００１２】
第一の伝送ゲート６８は、ＭＯＳＦＥＴ５６、５８のゲート端子に結合されたソース／ドレイン回路、ワード線ＷＬに結合されたゲート端子を有するＭＯＳＥＦＴを含んでいる。さらに、第二の伝送ゲート７０はＭＯＳＦＥＴ６０、６２のゲート端子に結合されたソース／ドレイン回路、及びワード線ＷＬに結合されたゲート端子を有するＭＯＳＦＥＴを含んでいる。
【００１３】
背中合わせにされたショットキーダイオード６６は、ＳＥＵに抵抗するために必要とされるフィードバック抵抗を提供する。ＭＯＳＦＥＴ６４は書き込み動作の間は高い導電率パスを提供するためだけに使用され、スタンバイ／プログラミング状態の間は使用されない。
【００１４】
不幸にも、メモリセル５０を製作する間ショットキーダイオード６６の製造を制御することは、処理の複雑性のため、非常に粗雑となる。この粗雑な製造制御はフィードバック抵抗を広く変化させ、よってＳＥＵの免疫力を広く変化させる。さらにメモリセル５０を通常の状態で適切に動作させるために、フィードバック抵抗の値は、第一と第二のインバータ５２、５４のクロスカップリングを維持するのに充分な導電性を提供する程度に低くされるべきである。ショットキーダイオード６６は、上述した粗雑な制御により、第一と第二のインバータ５２、５４とを分離するのに充分高いフィードバック抵抗をしばしば有し、結果として浮動ノードを生じさせる。この浮動ノードの問題は、（−５５℃などの）より低い温度ではさらに非常に厳しくなり、結果として許容しがたいスタンバイ電流を生じさせる。
【００１５】
本発明は、これら及び／又は他の問題の一つ又はそれ以上を解決する。
【課題を解決するための手段】
【００１６】
本発明の一つの側面に従うと、ランダムアクセス・メモリセルは、各々が入力と出力を有する第一及び第二のインバータを備えている。第一のインバータの入力は接合を有するただ一つのデバイスにより第二のインバータの出力に結合され、該デバイスはＭＯＳＦＥＴを含んでいる。第二のインバータの入力は第一のインバータの出力に結合される。
【００１７】
本発明の別の側面に従うと、ランダムアクセス・メモリセルは第一、第二のインバータ、第一、第二の伝送ゲートを備えている。第一のインバータは入力及び出力を有し、第二のインバータは入力及び出力を有している。第一の伝送ゲートは第一のインバータの入力に結合されている。第二の伝送ゲートは第二のインバータの入力に結合されている。第一のインバータの入力はただ一つの能動デバイスにより第二のインバータの出力に結合され、該デバイスはＭＯＳＦＥＴを備えている。第二のインバータの入力は第一のインバータの出力に結合される。
【００１８】
本発明の更なる別の側面に従うと、ランダムアクセス・メモリセルは、各々がゲート、ソース、ドレインを有する第一、第二、第三、第四、第五、第六のＭＯＳＦＥＴ及びショットキーダイオード・フリーな第七のＭＯＳＦＥＴを備えている。第三及び第四のＭＯＳＦＥＴのゲートは共に結合され、第五及び第六のＭＯＳＦＥＴのゲートは共に結合される。第三及び第五のＭＯＳＦＥＴのソースは共に結合され、第四及び第六のＭＯＳＦＥＴのドレインは共に結合される。第三のＭＯＳＦＥＴのドレインは第四のＭＯＳＦＥＴのソースに結合され、第五のＭＯＳＦＥＴのドレインは第六のＭＯＳＦＥＴのソースに結合される。第三及び第四のＭＯＳＦＥＴのゲートは、ショットキーダイオード・フリーな第七のＭＯＳＦＥＴのソース及びドレインを介して、第五のＭＯＳＦＥＴのドレイン及び第六のＭＯＳＦＥＴのソースに結合される。第五及び第六のＭＯＳＦＥＴのゲートは、第三のＭＯＳＦＥＴのドレイン及び第四のＭＯＳＦＥＴのソースに結合される。第一のＭＯＳＦＥＴのソース及びドレインの一つは第三及び第四のＭＯＳＦＥＴのゲートに結合され、第二のＭＯＳＦＥＴのソース及びドレインの一つは第五及び第六のＭＯＳＦＥＴのゲートに結合される。第一及び第二のＭＯＳＦＥＴのゲートは書き込み線に結合される。
【００１９】
これら及び他の特徴及び利点は図面と結合して本発明を詳細に考慮することによりさらに明らかになるであろう。
【発明を実施するための最良の形態】
【００２０】
本発明に従ったメモリセル１００を図３に示す。メモリセル１００は７個のトランジスタのセルであり、第一のインバータ１０２と第二のインバータ１０４を含んでいる。第一のインバータ１０２はＭＯＳＦＥＴ１０６、１０８を含み、第二のインバータ１０４はＭＯＳＦＥＴ１１０、１１２を含んでいる。
【００２１】
ＭＯＳＦＥＴ１０６、１１０のソース端子は、ソースＶＳＳに結合され、ＭＯＳＦＥＴ１０８、１１２のドレイン端子は基準ＶＤＤに結合される。第一のインバータ１０２及び第二のインバータ１０４はクロスカップリングされている。従って、ＭＯＳＦＥＴ１０６、１０８のゲート端子は、ＭＯＳＦＥＴ１１４のソース／ドレイン回路を介してＭＯＳＦＥＴ１１０のドレイン端子及びＭＯＳＦＥＴ１１２のソース端子に結合され、ＭＯＳＦＥＴ１１０、１１２のゲート端子はＭＯＳＦＥＴ１０６のドレイン端子及びＭＯＳＦＥＴ１０８のソース端子に直接結合される。ＭＯＳＦＥＴ１１４のゲート端子は以下で述べるように、インバートされないワード線又はインバートされるワード線に結合される。
【００２２】
第一の伝送ゲート１１６はＭＯＳＦＥＴ１０６、１０８のゲート端子に結合されるソース／ドレイン回路及びワード線ＷＬに結合されたゲート端子を含んでいる。さらに、第二の伝送ゲート１１８はＭＯＳＦＥＴ１１０、１１２のゲート端子に結合されたソース／ドレイ回路、ワード線ＷＬに結合されたＭＯＳＦＥＴを含む。
【００２３】
ＭＯＳＦＥＴ１１４は負の閾値電圧及びＮ＋ポリシリコンゲートを有するディプレッション・モードＮＭＯＳＦＥＴであり得る。代替的に、ＭＯＳＦＥＴ１１４は正の閾値を有し、Ｎ＋ポリシリコンゲートを有するエンハンスメント・モードＮＭＯＳＦＥであり得る。インバートされないワード線はＭＯＳＦＥＴ１１４がＮＭＯＳＦＥＴである場合にＭＯＳＦＥＴ１１４のゲート端子に結合される。さらなる代替として、ＭＯＳＦＥＴ１１４は負の閾値を有するディプレッション・モードＰＭＯＳＦＥＴであり得る。また他の代替として、ＭＯＳＦＥＴ１１４は正の閾値とＮ＋ポリシリコンゲートを有するエンハンスメントモードＰＭＯＳＦＥＴであり得る。インバートされたワード線はＭＯＳＦＥＴ１１４がＰＭＯＳＦＥＴである場合にＭＯＳＦＥＴ１１４のゲート端子に結合される。
【００２４】
第七のトランジスタすなわちＭＯＳＦＥＴ１１４は、ＳＥＵの間フィードバックトランジスタとして機能する。ＭＯＳＦＥＴ１１４の閾値電圧は、飽和（ディプレッションモードＦＥＴ）又はサブ閾値レジーム（エンハンスメントモードＦＥＴ）において必要とされるフィードバック抵抗を得るために調整され得る。スタンバイ／プログラムモードの間、ＭＯＳＦＥＴ１１４は線形レジーム（ディップレッションモードＦＥＴ）又はサブ閾値レジーム（エンハンスメントモードレジームＦＥＴ）で動作し、全ての動作温度（−５５℃から＋１２５℃）で第一のインバータ１０２と第二のインバータ１０４をクロスカップリングするのに充分な導電率を提供する。「書き込み」動作の間、ＷＬが高い場合、ＭＯＳＦＥＴ１１４は飽和状態で動作し、プログラミングのための充分な駆動電流を提供する。
【００２５】
メモリセル１００は、メモリセル５０に比べより容易に製造される。メモリセル１００におけるフィードバック抵抗の変化は、飽和又はサブ閾値レジームにおけるＭＯＳＦＥＴ１１４の駆動電流により制御され、メモリセル３０におけるフィードバック抵抗４４の抵抗の変化と比較して非常に小さい。さらにＭＯＳＦＥＴ１１４により表される抵抗の温度感度（すなわち、ＭＯＳＦＥＴ１１４の「ＯＮ」抵抗）は、ポリシリコン抵抗又はショットキーダイオードのものと比較して非常に小さい。最後に、通常動作の間、浮動モード及び／又は高いスタンバイ電流を回避するために充分な導電率がＭＯＳＦＥＴ１１４の駆動電流により提供される。
【００２６】
本発明の特定の変形は上述されている。他の変形も本発明の技術を実践するものに起き得るであろう。従って本発明の記述は説明のためのみに構築されており、当業者に本発明を実行するベストモードを教示する目的でなされている。詳細は本発明の精神から離れることなく実質的に変化させることが可能であり、添付された特許請求の範囲内の全ての変形に対する独占的な使用が留保されている。
【図面の簡単な説明】
【００２７】
【図１】従来技術に従った第一のメモリセルである。
【図２】従来技術に従った第二のメモリセルである。
【図３】従来技術に従った第三のメモリセルである。
【図４】本発明の実施形態に従ったメモリセルを示している。
【図１】
2005528719.tif 000003
【図２】
2005528719.tif 000004
【図３】
2005528719.tif 000005
【図４】
2005528719.tif 000006
【国際調査報告】
2005528719.tif 000007
2005528719.tif 000008