(57)【要約】自己整合ボディタイ（ＳＡＢＴ）法を使用して形成されたシリコンオンインシュレータ（ＳＯＩ）デバイス構造１００。このＳＡＢＴ法では、部分的に空乏化した（ＰＤ）構造のシリコンボディをバイアス端子に接続させる。さらに、このＳＡＢＴ法では、標準的トランジスタ活性区域マスクによって画定される自己整合したシリコン区域を、活性区域の端部の周囲に作り出して、面積効率のよいデバイス配置がもたらされる。全体のゲート面積を減少させることによって、デバイスの速度を増大させ、歩留まりを向上させることができる。さらに、このプロセスフローは、不整合およびクリティカルな寸法制御によって生じるクリティカルなデバイスパラメータの影響の受け易さを最小にする。このＳＡＢＴ法では、また、標準的ボディタイ技法で作り出される寄生ゲート容量を抑制する。
2005528802.tif 000002
【特許請求の範囲】
【請求項１】
部分的に空乏化したシリコンオンインシュレータデバイス構造用の自己整合ボディタイであって、
シリコンオンインシュレータ基板上の活性領域と、
前記活性領域上に形成されたＮチャネルデバイスおよびＰチャネルデバイスと、
Ｎチャネルデバイスのｐウェル領域からＰ＋ボディコンタクトに到る導通路をもたらす第１ボディタイと、
Ｐチャネルデバイスのｎウェル領域からＮ＋ボディコンタクトに到る導通路をもたらす第２ボディタイと、
を組み合わせて備える自己整合ボディタイ。
【請求項２】
ゲートが、Ｎチャネルデバイスのｐウェル領域のほぼ上およびＰチャネルデバイスのｎウェル領域のほぼ上に位置する、請求項１に記載の構造。
【請求項３】
前記ゲートが、周囲のフィールド酸化膜層上に延びてトランジスタとコンタクトの間を相互接続する、請求項２に記載の構造。
【請求項４】
前記Ｎチャネルデバイスが、Ｎ＋ドレインとＮ＋ソースとゲートとを備える、請求項１に記載の構造。
【請求項５】
前記Ｐチャネルデバイスが、Ｐ＋ドレインとＰ＋ソースとゲートとを備える、請求項１に記載の構造。
【請求項６】
ゲートスペーサが、前記ｐウェル領域および前記ｎウェル領域の両側にほぼ隣接して位置する、請求項１に記載のデバイス。
【請求項７】
Ｎ＋ドレインとＮ＋ソースが、前記ｐウェル領域の両側の前記ゲートスペーサにほぼ隣接して位置する、請求項６に記載の構造。
【請求項８】
Ｐ＋ドレインとＰ＋ソースが、前記ｎウェル領域の両側の前記ゲートスペーサにほぼ隣接して位置する、請求項６に記載の構造。
【請求項９】
前記Ｐ＋ボディコンタクトが、Ｎ＋ソースにほぼ隣接して位置する、請求項１に記載の構造。
【請求項１０】
前記Ｎ＋ボディコンタクトが、Ｐ＋ソースにほぼ隣接して位置する、請求項１に記載の構造。
【請求項１１】
ボディタイスペーサが、Ｐ＋ボディコンタクトおよびＮ＋ボディコンタクトにほぼ隣接して位置する、請求項１に記載の構造。
【請求項１２】
前記第１ボディタイおよび前記第２ボディタイが、側壁と前記ゲートスペーサのほぼ間に位置する、請求項１に記載の構造。
【請求項１３】
部分的に空乏化したシリコンオンインシュレータデバイス構造用の自己整合ボディタイであって、
シリコンオンインシュレータ基板上の活性領域と、
前記活性領域上に形成されたＮチャネルデバイスおよびＰチャネルデバイスであって、前記Ｎチャネルデバイスが、Ｎ＋ドレイン、Ｎ＋ソースおよびゲートを備え、前記Ｐチャネルデバイスが、Ｐ＋ドレイン、Ｐ＋ソースおよび前記ゲートを備え、前記ゲートが、周囲のフィールド酸化膜上に延びてトランジスタとコンタクトとの間を相互接続する、ＮチャネルデバイスおよびＰチャネルデバイスと、
Ｎチャネルデバイスのｐウェル領域からＰ＋ボディコンタクトに到る導通路をもたらす第１ボディタイであって、前記Ｐ＋ボディコンタクトが、前記Ｎ＋ソースにほぼ隣接して位置する、第１ボディタイと、
Ｐチャネルデバイスのｎウェル領域からＮ＋ボディコンタクトに到る導通路をもたらす第２ボディタイであって、前記Ｎ＋ボディコンタクトが、前記Ｐ＋ソースにほぼ隣接して位置する、第２ボディタイと、
を組み合わせて備え、
ゲートスペーサが、前記ｐウェル領域および前記ｎウェル領域の両側にほぼ隣接して位置し、前記Ｎ＋ドレインおよびＮ＋ソースが、前記ｐウェル領域の両側の前記ゲートスペーサにほぼ隣接して位置し、前記Ｐ＋ドレインおよびＰ＋ソースが、前記ｎウェル領域の両側の前記ゲートスペーサにほぼ隣接して位置し、ボディタイスペーサが、前記Ｐ＋ボディコンタクトおよびＮ＋ボディコンタクトにほぼ隣接して位置し、前記第１ボディタイスペーサおよび前記第２ボディタイスペーサが、側壁とゲートスペーサのほぼ間に位置する、自己整合ボディタイ。
【請求項１４】
シリコンオンインシュレータデバイス構造を形成する方法であって、
デバイスシリコン層上にプレゲート酸化膜層を形成するステップと、
前記デバイスシリコン層中にｐウェル領域およびｎウェル領域を作り出すステップと、
前記プレゲート酸化膜層を除去するステップと、
ゲート酸化膜層を形成するステップと、
ゲートポリシリコン層を形成するステップと、
前記ゲートポリシリコン層をドープして、ＰチャネルデバイスおよびＮチャネルデバイスを作り出すステップと、
窒化膜層を形成するステップと、
前記窒化膜層および前記ゲートポリシリコン層をエッチングするステップと、
ボディタイ注入を実施するステップと、
ボディタイスペーサを形成するステップと、
前記ボディタイスペーサ、前記ゲート酸化膜層、および前記デバイスシリコン層をエッチングするステップと、
フィールド酸化膜層を形成するステップと、
前記フィールド酸化膜層を平坦化するステップと、
前記窒化膜層を除去するステップと、
第２ポリシリコン層を形成するステップと、
前記第２ポリシリコン層および前記ゲートポリシリコン層をエッチングして、ゲートを形成するステップと、
前記デバイスシリコン層中でゲート端部プロファイル調整注入領域を作り出して、導通路を作り出すステップと、
ソース、ドレイン、およびボディコンタクトを形成するステップと、
を組み合わせて含む方法。
【請求項１５】
前記デバイスシリコン層が、シリコンオンインシュレータ構造の埋め込み酸化膜層上に形成される、請求項１４に記載の方法。
【請求項１６】
前記デバイスシリコン層が、シリコンオンサファイア構造のサファイア上に形成される、請求項１４に記載の方法。
【請求項１７】
前記プレゲート酸化膜層が、酸化によって形成される、請求項１４に記載の方法。
【請求項１８】
前記プレゲート酸化膜層が、ほぼ２００オングストロームの厚さである、請求項１４に記載の方法。
【請求項１９】
マスキングしたｐウェル注入を実施して、前記デバイスシリコン領域中に前記ｐウェル領域を作り出すステップをさらに含む、請求項１４に記載の方法。
【請求項２０】
マスキングしたｎウェル注入を実施して、前記デバイスシリコン領域中に前記ｎウェル領域を作り出すステップをさらに含む、請求項１４に記載の方法。
【請求項２１】
イオン注入を実施して、前記デバイスシリコン領域中に前記ｐウェル領域および前記ｎウェル領域を作り出すステップをさらに含む、請求項１４に記載の方法。
【請求項２２】
選択的にエッチングを実施して、前記プレゲート酸化膜層を除去するステップをさらに含む、請求項１４に記載の方法。
【請求項２３】
前記ゲート酸化膜層が、窒化ゲート酸化膜である、請求項１４に記載の方法。
【請求項２４】
前記ゲート酸化膜層が、熱成長窒化ケイ素である、請求項１４に記載の方法。  
【請求項２５】
前記ゲート酸化膜層が、ほぼ４８オングストロームの厚さである、請求項１４に記載の方法。
【請求項２６】
前記ゲートポリシリコン層が、減圧化学気相成長を使用して形成される、請求項１４に記載の方法。
【請求項２７】
前記ゲートポリシリコン層が、アモルファス状態に堆積される、請求項１４に記載の方法。
【請求項２８】
前記ゲートポリシリコン層が、ほぼ２０００オングストロームの厚さである、請求項１４に記載の方法。
【請求項２９】
イオン注入を実施して、前記ゲートポリシリコン層をドープするステップをさらに含む、請求項１４に記載の方法。
【請求項３０】
前記窒化膜層が、プラズマ化学気相成長を使用して形成される、請求項１４に記載の方法。
【請求項３１】
前記窒化膜層が、ほぼ１７５０オングストロームの厚さである、請求項１４に記載の方法。
【請求項３２】
酸化膜層を前記窒化膜層上に形成するステップをさらに含む、請求項１４に記載の方法。
【請求項３３】
前記ボディタイ注入としてイオン注入を使用する、請求項１４に記載の方法。
【請求項３４】
前記ボディタイ注入でボディタイを形成する、請求項１４に記載の方法。
【請求項３５】
前記ボディタイ注入のドープレベルは、ソースが前記ボディタイを貫通して延びるのを防ぐように選択される、請求項１４に記載の方法。
【請求項３６】
前記ボディタイスペーサが、プラズマ化学気相成長を使用して形成される、請求項１４に記載の方法。
【請求項３７】
高温ゲートドーパントドライブサイクルを実施するステップをさらに含む、請求項１４に記載の方法。
【請求項３８】
前記高温ゲートドーパントドライブサイクルが、ほぼ８５０℃、約６０分間である、請求項３７に記載の方法。
【請求項３９】
側壁を形成するステップをさらに含む、請求項１４に記載の方法。
【請求項４０】
前記側壁が、酸化によって形成される、請求項３９に記載の方法。
【請求項４１】
前記側壁が、ほぼ６５オングストロームの厚さである、請求項３９に記載の方法。
【請求項４２】
前記フィールド酸化膜が、アニールされる、請求項１４に記載の方法。
【請求項４３】
平坦化が、化学的機械平坦化を使用して実施される、請求項１４に記載の方法。
【請求項４４】
前記窒化膜層が、選択的エッチングを使用して除去される、請求項１４に記載の方法。
【請求項４５】
前記ボディタイスペーサおよび前記フィールド酸化膜を、前記ゲートポリシリコン層の上面とほぼ同一平面までエッチングするステップをさらに含む、請求項１４に記載の方法。
【請求項４６】
前記第２ポリシリコン層が、減圧化学気相成長を使用して形成される、請求項１４に記載の方法。
【請求項４７】
前記第２ポリシリコン層が、アモルファス状態に堆積される、請求項１４に記載の方法。
【請求項４８】
前記第２ポリシリコン層が、ほぼ１５００オングストロームの厚さである、請求項１４に記載の方法。
【請求項４９】
前記第２ポリシリコン層が、前記フィールド酸化膜層上に延びてトランジスタとコンタクトの間を相互接続する、請求項１４に記載の方法。
【請求項５０】
イオン注入を使用して、前記デバイスシリコン層中にゲート端部プロファイル調整注入領域を作り出し、それによって導通路を作り出す、請求項１４に記載の方法。
【請求項５１】
前記ゲート端部プロファイル調整注入パラメータが、前記シリコンオンインシュレータデバイス構造の活性区域の端部に沿って抵抗接続を作り出すように選択される、請求項１４に記載の方法。
【請求項５２】
ゲートスペーサを形成するステップをさらに含む、請求項１４に記載の方法。
【請求項５３】
イオン注入が使用されて、ソース、ドレイン、およびボディコンタクトが形成される、請求項１４に記載の方法。
【請求項５４】
Ｎ＋注入が前記デバイスシリコン層のｐウェル領域中で前記ゲートスペーサのほぼ間で実施されて、Ｎ＋ドレインおよびＮ＋ソースが形成される、請求項１４に記載の方法。
【請求項５５】
Ｐ＋注入がＮ＋ソースにほぼ隣接して実施されて、Ｐ＋ボディコンタクトが形成される、請求項５４に記載の方法。
【請求項５６】
Ｐ＋注入が前記デバイスシリコン層のｎウェル領域中で前記ゲートスペーサのほぼ間で実施されて、Ｐ＋ドレイン１０４およびＰ＋ソースが形成される、請求項１４に記載の方法。
【請求項５７】
Ｎ＋注入がＰ＋ソースにほぼ隣接して実施されて、Ｎ＋ボディコンタクトが形成される、請求項５６に記載の方法。
【請求項５８】
前記注入領域を活性化させるために熱アニールを実施するステップをさらに含む、請求項１４に記載の方法。
【請求項５９】
前記シリコンオンインシュレータデバイス構造上に自己整合シリサイドを形成するステップをさらに含む、請求項１４に記載の方法。
【請求項６０】
シリコンオンインシュレータデバイス構造を形成する方法であって、
ｐウェル領域およびｎウェル領域をデバイスシリコン層中に設け、ゲートポリシリコン層を設けるステップと、
前記デバイスシリコン層中に少なくとも１つのボディタイを設けるステップと、
ボディタイスペーサを設けるステップと、
側壁を設けるステップと、
前記ゲートポリシリコン層および第２ポリシリコン層を成形することによって、ゲートを設けるステップと、
ゲートスペーサを設けるステップと、
前記デバイスシリコン層中に少なくとも１つのソースを設けるステップと、
前記デバイスシリコン層中に少なくとも１つのドレインを設けるステップと、
前記デバイスシリコン層中に少なくとも１つのボディコンタクトを設けるステップであって、前記少なくとも１つのボディタイが、前記デバイスシリコン層の前記ｐウェル領域を前記少なくとも１つのボディコンタクトに接続する、ステップと、
を組み合わせて含む方法。
【請求項６１】
少なくとも１つのボディコンタクトを前記デバイスシリコン層中に設けるステップであって、前記少なくとも１つのボディタイが、前記デバイスシリコン層のｎウェル領域を前記少なくとも１つのボディコンタクトに接続する、ステップをさらに含む、請求項６０に記載の方法。
【請求項６２】
前記デバイスシリコン層が、シリコンオンインシュレータ構造の埋め込み酸化膜層上に形成される、請求項６０に記載の方法。
【請求項６３】
前記デバイスシリコン層が、シリコンオンサファイア構造のサファイア層上に形成される、請求項６０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（政府の権利）
米国政府は、国防脅威削減局（Ｄｅｆｅｎｓｅ  Ｔｈｒｅａｔ  Ｒｅｄｕｃｔｉｏｎ  Ａｇｅｎｃｙ）によって授与された契約書第ＤＴＲＡ０１−００−Ｃ−００１７号に従って、本発明において権利を獲得している。
【０００２】
（分野）
本発明は、一般的に、シリコンオンインシュレータ（ＳＯＩ）ウェハのデバイス処理に関し、より詳細には、部分的に空乏化したＳＯＩデバイス構造用の面積効率のよい自己整合ボディタイの形成方法に関する。
【背景技術】
【０００３】
ＳＯＩは、絶縁層（たとえば、埋め込み酸化膜層）をシリコン基板に載置するデバイス処理技法である。次いで、トランジスタを、この絶縁層の上面にあるシリコン層内に製作する。この技法によって、接合容量が低下するため、回路がより高速で動作し、電力消費がより低くなることが可能になる。これらの動作の向上により、ＳＯＩ上でのデバイス処理が、高性能デジタルシステムのための好ましい方法になる。
【０００４】
シリコン厚およびドープレベルに応じて、完全に空乏化した構造としてまたは部分的に空乏化した構造として、ＳＯＩデバイスを製作することができる。部分的に空乏化した構造（ＰＤ、ｐａｒｔｉａｌｌｙ  ｄｅｐｌｅｔｅｄ）を、デバイスがオフ状態のときチャネルが完全に空乏化しないように保証するのに十分な厚さのある半導体層内に形成する。完全に空乏化した（ＦＤ、ｆｕｌｌ  ｄｅｐｌｅｔｅｄ）構造には、製造が困難な極薄のシリコン層が必要である。部分的に空乏化したＰＤ構造は、製造がより容易なので、多くのＳＯＩデバイスはＰＤ構造である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＰＤ構造には、「浮遊ボディ」効果の故に動作上の問題があるが、それは、ＦＤ構造における問題よりはずっと軽微である。埋め込み酸化膜層は、ボディとして知られるノードを作り出すが、それは固定した電位に電気的に接続されておらず、それ故、浮遊していると言われる。この浮遊ボディ効果によって、ねじれ効果、ドレイン電流オーバーシュート、単一トランジスタラッチ、ドレイン破壊電圧低下などいくつかの問題が生じる。
【０００６】
この浮遊ボディ効果を克服するために少なくとも２つの解決策、すなわち、埋め込み酸化膜層の下の基板にバイアスをかけるか、あるいはボディに直接バイアスをかけることが提案された。これら２つの解決策のうちで、ボディに直接バイアスをかけることが、最も有望に思われる。ＨゲートまたはＴゲート配置法が、ボディに直接バイアスをかけるためにうまく使用され、その結果、この浮遊ボディ効果が抑制された。しかし、これらの方法は、デバイスに必要な配置面積を増大させるが、これは大規模集積回路には大きな不都合をもたらす。さらに、これらの方法では、デバイスに望ましくない寄生ゲート酸化膜容量をもたらし、性能を劣化させる。
【０００７】
ミン（Ｍｉｎ）らは、その全体が本明細書に組み込まれている、彼らの論文「ＳＯＩ用の部分的にトレンチ分離されたボディタイ（ＰＴＩＢＴ）付き構造（Ｐａｒｔｉａｌ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｅｄ  Ｂｏｄｙ−ｔｉｅｄ（ＰＴＩＢＴ）Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  ＳＯＩ  Ａｐｐｌｉｃａｔｉｏｎｓ）」において、寄生容量を低下させるための修正シャロートレンチ分離（ＳＴＩ）法を使用することを提案している。しかし、この方法に必要な追加のリソグラフィおよびエッチングステップに伴うクリティカルな寸法および配列が、トランジスタの電気的な幅に直接反映され、その結果、回路設計中で対処しなければならない設計変更のバジェットが大きくなる。この問題は、デバイス仕様が小さい配置を必要とするほど、よりクリティカルになる。これらの効果を最小にするために必要な処理ステップの追加的でクリティカルな制御をすることによって、製造コストが大幅に増大する。
【課題を解決するための手段】
【０００８】
したがって、ＰＤ構造に固有の浮遊ボディ効果を抑制する形でＰＤＳＯＩデバイス構造のボディにバイアスをかけ、同時にデバイスの配置面積およびプロセスの複雑さのどちらも最小にすることが望ましい。
【０００９】
以下に、現時点で好ましい実施形態を添付の諸図に関して説明する。諸図において同様な構成要素は同じ参照番号を表す。
【発明を実施するための最良の形態】
【００１０】
図１に、本明細書で記述するような自己整合ボディタイ（ＳＡＢＴ、ｓｅｌｆ−ａｌｉｇｎｅｄ  ｂｏｄｙ  ｔｉｅ）法を使用して形成されたシリコンオンインシュレータ（ＳＯＩ）デバイス構造１００の例示的な実施形態を示す。このＳＡＢＴ法では、部分的に空乏化した（ＰＤ）構造のシリコンボディに、バイアス端子を接続する。さらに、このＳＡＢＴ法では、活性区域の端部の周囲に、標準的トランジスタ活性区域マスクによって画定されるシリコンの自己整合区域を作り出して、面積効率のよいデバイス配置をもたらす。
【００１１】
ＳＯＩデバイス構造１００は、ＳＯＩ基板の活性領域上に形成してよく、Ｎ＋ドレイン１０２、Ｐ＋ドレイン１０４、ゲート１０６、Ｎ＋ソース１０８、Ｐ＋ソース１１０、ゲートスペーサ１１２、ボディタイ１１４、Ｐ＋ボディコンタクト１１６、Ｎ＋ボディコンタクト１１８、側壁１２０、およびボディタイスペーサ１２２を含む。ＳＯＩデバイス構造１００は、ＮチャネルデバイスおよびＰチャネルデバイスを含むことができる。Ｎ＋ドレイン１０２、Ｎ＋ソース１０８、およびゲート１０６は、Ｎチャネルデバイスを画定できる。Ｐ＋ドレイン１０４、Ｐ＋ソース１１０、およびゲート１０６は、Ｐチャネルデバイスを画定できる。
【００１２】
ゲート１０６は、Ｎチャネルデバイスのｐウェル領域（「ｐウェル領域」）のほぼ上でかつＰチャネルデバイスのｎウェル領域（「ｎウェル領域」）のほぼ上に位置することができる。ゲート１０６は、トランジスタとコンタクトの間を相互接続するために周囲のフィールド酸化膜層１２４上に延びることもできる。
【００１３】
ゲートスペーサ１１２は、ゲート１０６のｐウェル領域およびｎウェル領域の両側にほぼ隣接して位置することができる。Ｎ＋ドレイン１０２およびＮ＋ソース１０８は、それぞれゲート１０６のｐウェル領域の両側上のゲートスペーサ１１２にほぼ隣接して位置することができる。Ｐ＋ドレイン１０４およびＰ＋ソース１１０は、それぞれゲート１０６のｎウェル領域の両側上のゲートスペーサ１１２にほぼ隣接して位置することができる。Ｐ＋ボディコンタクト１１６は、Ｎ＋ソース１０８にほぼ隣接して位置することができる。Ｎ＋ボディコンタクト１１８は、Ｐ＋ソース１１０にほぼ隣接して位置することができる。
【００１４】
ボディタイスペーサ１２２をほぼ「Ｕ」字状に形成することができる。このボディタイスペーサ１２２は、ボディコンタクト１１６、１１８にほぼ隣接して位置することができる。ボディタイ１１４は、側壁１２０とゲートスペーサ１１２の間にほぼ位置している。ボディタイ１１４は、ｐウェル領域からほぼゲート１０６の下のＰ＋ボディコンタクト１１６までの導通路、およびｎウェル領域からほぼゲート１０６の下のＮ＋ボディコンタクト１１８までの導通路をもたらすことができる。
【００１５】
ＳＯＩデバイス構造１００を製作する方法を、以下に説明する。
図２に、例示的な実施形態による処理の初期段階中のＳＯＩデバイス構造１００を示す。埋め込み酸化膜層２０４を、シリコン基板層２０２上に形成することができる。次いで、デバイスシリコン層２０６を、埋め込み酸化膜層２０４上に形成することができる。この埋め込み酸化膜層２０４は、デバイスシリコン層２０６とシリコン基板層２０２の間を垂直に分離することができる。あるいは、埋め込み酸化膜層２０４の代わりにサファイアを使用して、シリコンオンサファイア（ＳＯＳ）デバイス構造を設けることもできる。
【００１６】
プレゲート酸化膜２０８をデバイスシリコン層２０６上に形成して保護層として働かせる。このプレゲート酸化膜層２０８は、酸化により形成することができる。他の堆積技法を使用することもできる。プレゲート酸化膜層２０８の厚さは、ほぼ２００オングストロームである。しかし、プレゲート酸化膜層２０８の実際の厚さは、２００オングストロームを越えてもよく、またはそれ未満でもよい。
【００１７】
フォトレジスト２１０を、ドープ障壁としてプレゲート酸化膜層２０８に載置することができる。マスキングされたｐウェル注入およびマスキングされたｎウェル注入をデバイスシリコン層２０６内で実施して、このデバイスシリコン層２０６内に２つの区別された区域、ｐウェル領域２１２およびｎウェル領域２１４を形成することができる。イオン注入を、両方のマスキングされた注入に使用することができる。デバイスシリコン層２０６と適合する他のドープ法を使用することもできる。注入を実施した後で、フォトレジスト２１０を除去し、ウェハを洗浄することができる。
【００１８】
図３に、例示的な実施形態による追加の処理段階におけるＳＯＩデバイス構造１００を示す。プレゲート酸化膜層２０８を選択的エッチングによって除去することができる。ゲート酸化膜層２１６をデバイスシリコン層２０６上に形成することができる。このゲート酸化膜層２１６は、ホウ素侵入を最小にする工業的標準材料として使用される窒化ゲート酸化膜でよい。このゲート酸化膜層２１６は熱成長させた窒化ケイ素でもよい。他の堆積技法を使用することもできる。ゲート酸化膜層２１６の厚さはほぼ４８オングストロームでよい。しかし、ゲート酸化膜層２１６の実際の厚さは、４８オングストロームを越えてもよく、４８オングストローム未満でもよい。
【００１９】
ゲートポリシリコンの層２１８をゲート酸化膜層２１６に堆積させることができる。このゲートポリシリコン層２１８は、減圧化学気相成長（ＬＰＣＶＤ）を使用して堆積させることができる。好ましい実施形態では、ゲートポリシリコン層２１８をアモルファス状態で堆積させることができる。他の堆積技法を使用することもできる。ゲートポリシリコン層２１８の厚さは、ほぼ２０００オングストロームでよい。しかし、ゲートポリシリコン層２１８の実際の厚さは、２０００オングストロームを越えてもよく、２０００オングストローム未満でもよい。
【００２０】
ブランケットＰ＋ゲート注入およびマスキングされたＮ＋ゲート注入をゲートポリシリコン層２１８内で実施することができる。イオン注入を両方の注入に使用することができる。ゲートポリシリコン層２１８に適合する他のドープ方法を使用することもできる。ゲートポリシリコン層２１８中に、Ｐ＋ゲート注入でＰチャネルデバイスを形成することができ、Ｎ＋ゲート注入でＮチャネルデバイスを形成することができる。
【００２１】
次いで、窒化膜層２２０をゲートポリシリコン層２１８に堆積させる。この窒化膜層２２０は、プラズマ化学気相成長（ＰＥＣＶＤ）を使用して堆積させることができる。しかし、高密度プラズマ化学気相成長（ＨＤＰＣＶＤ）などの他の堆積技法を使用することもできる。窒化膜層２２０は、ほぼ１７５０オングストロームの厚さでよい。しかし、窒化膜層２２０の実際の厚さは、１７５０オングストロームを越えてもよく、１７５０オングストローム未満でもよい。
【００２２】
さらに、酸化膜（図示せず）をこの窒化膜層２２０に堆積することもできる。ゲートポリシリコン層２１８をエッチングする前にフォトレジストを除去する場合（図４に関して以下に説明するように）、この酸化膜層はゲートポリシリコン層２１８をエッチングする際、窒化膜層２２０がエッチングされるのを防ぐ。
【００２３】
図４に例示的な実施形態による処理の追加的な段階におけるＳＯＩデバイス構造１００を示す。活性区域のマスキングカッティングおよびマスキングエッチングを実施して望ましくない窒化膜およびポリシリコン領域を除去する。エッチングすべきパターンを有するフォトレジスト２２２を窒化膜層２２０に載置することができる。窒化膜層２２０を、反応性イオンエッチング（ＲＩＥ）などの乾式法を使用してエッチングすることができる。
【００２４】
しかし、他のエッチング法を使用することもできる。窒化膜層２２０をエッチングした後で、このフォトレジストを除去し、ウェハを洗浄する。
次いで、乾式エッチング法または他の適合するエッチング方法を使用してゲートポリシリコン層２１８をエッチングすることができる。窒化膜層２２０およびゲートポリシリコン層２１８のエッチングを実施して、ゲートポリシリコン層２１８および窒化膜層２２０が、デバイスシリコン層２０６中のｐウェル領域２１２およびｎウェル領域２１４の両方のほぼ上に位置するようにすることができる。
【００２５】
図５に、例示的な実施形態に従う処理の追加の段階におけるＳＯＩデバイス構造１００を示す。ボディタイ注入マスクをゲート酸化膜層２１６に載置することができる。ｐ型ボディタイ注入２２４を、デバイスシリコン層２０６中のゲートポリシリコン２１８および窒化膜層２２０の両側で実施することができる。窒化膜層２２０およびゲートポリシリコン層２１８は、デバイスシリコン層２０６のｐウェル領域２１２のほぼ上に位置してボディタイ注入２２４からｐウェル領域２１２を遮蔽するように働くことができる。イオン注入をボディタイ注入２２４に使用することができる。デバイスシリコン層２０６に適合する他のドープ方法を使用することもできる。
【００２６】
このボディタイ注入２２４によって、デバイスシリコン層２０６中のドープレベルを上げて（図１に示すように）ボディタイ１１４を形成することができる。このドープレベルは、Ｎ＋ソース１０８がボディタイ１１４を完全に貫通して延びるのを妨げるように選択することができる。このボディタイ１１４によって、ｐウェル領域２１２をゲート１０６の下のＰ＋ボディコンタクト１１６に接続することができる。
【００２７】
ほぼ同等のｎ型ボディタイ注入を実施してＰチャネルデバイス用のボディタイドープを促進させることもできる。一般的には、マスキングされたｐ型注入量が増大してｐウェル領域２１２中でのこの追加のｎ型ドーピングを補償する限り、ｎ型ボディタイはブランケット注入として実施することができる。
【００２８】
図６に、例示的な実施形態による追加の処理段階におけるＳＯＩデバイス構造１００を示す。酸化膜層をゲート酸化膜層２１６に堆積させ、エッチングバックしてボディタイスペーサ２２６を形成することができる。このボディタイスペーサ２２６は、ＰＥＣＶＤを使用して堆積させることができるが、他の堆積方法を使用することもできる。
【００２９】
ボディタイスペーサ２２６を形成した後で、ゲート酸化膜層２１６およびデバイスシリコン層２０６を下に埋め込み酸化膜層２０４までエッチングし、それによって、ゲート酸化膜層２１６およびデバイスシリコン層２０６をデバイスシリコン層２０６のｐウェル領域２１２中およびｎウェル領域２１４中にほぼ残したままにする。ボディタイスペーサ２２６を、ゲート酸化膜層２１６のほぼ上、ゲートポリシリコン層２１８および窒化膜層２２０のそれぞれの側に隣接して位置させることができる。
【００３０】
図７に、例示的な実施形態による追加の処理段階におけるＳＯＩデバイス構造１００を示す。高温ゲートドーパントドライブサイクルを実施してドーパントを均一にすることができる。たとえば、約６０分間、ほぼ８５０℃のゲートドライブサイクルは、ゲートポリシリコン層２１８中の注入ドーププロファイルを平坦化するのに十分である。このドライブサイクルは、ゲートポリシリコン層２１８中の不均一なドーパント分布によって、ポリシリコンゲート端部がボディタイスペーサ２２６を介して不均一に酸化されるのを防ぐことができる。
【００３１】
側壁２２８を酸化によって形成することができる。この側壁２２８の厚さは、ほぼ６５オングストロームでよい。側壁２２８の厚さは６５オングストロームとは異なってもよいが、側壁２２８は、後続のフィールド酸化膜堆積の前にエッチングされたシリコン表面を不動態化させるのに十分な厚さでなければならない。
【００３２】
シャロートレンチ分離（ＳＴＩ）フィールド酸化膜層２３０を堆積しアニールすることができる。次いで平坦化を実施して、ウェハ上に平坦表面を設けることができる。例示的一実施形態では化学的機械平坦化（ＣＭＰ）が実施されるが、他の平坦化技術も使用できる。
【００３３】
平坦化の後で、フィールド酸化膜層２３０およびゲートポリシリコン層２１８に対して選択的エッチングを使用して窒化膜層２２０を除去することができる。この窒化膜層２２０を除去する前に、ボディタイスペーサ２２６およびフィールド酸化膜層２３０をエッチングして、ボディタイスペーサ２２６およびフィールド酸化膜層２３０がほぼゲートポリシリコン層２１８の上面と同一平面になるようにすることができる。
【００３４】
第２ポリシリコン層２３２を堆積させることができる。この第２ポリシリコン層２３２は、ＬＰＣＶＤを使用して堆積させることができる。好ましい実施形態では、第２ポリシリコン層２３２をアモルファス状態で堆積させることができる。他の堆積技法を使用することもできる。第２ポリシリコン層２３２は、ほぼ１５００オングストロームの厚さでよい。しかし、実際の第２ポリシリコン層２３２は１５００オングストロームを越えてもよく、１５００オングストローム未満でもよい。
【００３５】
第２ポリシリコン層２３２を切断し、ゲートポリシリコン層２１８と共にエッチングしてゲート１０６を形成することができる（図１参照）。このゲート１０６は、ゲート１０６のｐウェル領域がＮ＋ドレイン１０２とＮ＋ソース１０８の間に、ゲート１０６のｎウェル領域がＰ＋ドレイン１０４とＰ＋ソース１１０の間に位置するように形成することができる。さらに、第２ポリシリコン層２３２を周囲のフィールド酸化膜層２３０上に延長してトランジスタとコンタクトの間を相互接続することもできる。
【００３６】
図８に、例示的な実施形態による追加の処理段階におけるＳＯＩデバイス構造１００の平面図を示す。図８ａに、図８に示す線Ａ−Ａに沿った断面図を示す。図８ｂに、図８に示す線Ｂ−Ｂに沿った断面図を示す。
【００３７】
ゲート端部プロファイル調整注入２３４を、デバイスシリコン層２０６内のｐウェル領域２１２およびｎウェル領域２１４中で実施することができる。この注入２３４はイオン注入を使用して実施することができるが、他の注入技法を使用することもできる。注入２３４の量およびビーム電流は、デバイスシリコン層２０６の厚さおよび導電領域の幅に応じて変わり得る。ＳＯＩデバイス構造１００の活性区域の端部に沿って抵抗接続を作り出すことができるように注入パラメータを選択することができる。ゲート端部プロファイル調整注入２３４を使用して、デバイスチャネルからボディタイ１１４接続までの導通路を作り出すことができる。
【００３８】
ゲートスペーサ２３６を堆積させエッチングすることができる。活性区域端部に沿って位置するこのゲートスペーサ２３６は、マスキングされた選択的エッチングで除去して密度を増大させることができる。ゲートスペーサ材料として酸化膜または窒化膜を使用すると、エッチングされ易さに応じてゲートスペーサ除去を簡単にすることができる。
【００３９】
図９に、例示的な実施形態による追加の処理段階におけるＳＯＩデバイス構造１００の平面図を示す。図９ａに、図９に示す線Ａ−Ａに沿った断面図を示す。図９ｂに、図９に示す線Ｂ−Ｂに沿った断面図を示す。
【００４０】
追加のＮ＋およびＰ＋注入２３８をデバイスシリコン層２０６中で実施することもできる。この注入２３８はイオン注入を使用して実施することができるが、他の注入法を使用することもできる。Ｎ＋注入を、デバイスシリコン層２０６のｐウェル領域２１２中のゲートスペーサ２３６のほぼ間で実施して、Ｎ＋ドレイン１０２およびＮ＋ソース１０８を形成することができる。Ｐ＋注入を、デバイスシリコン層２０６のｎウェル領域２１４中のゲートスペーサ２３６のほぼ間で実施して、Ｐ＋ドレイン１０４およびＰ＋ソース１１０を形成することができる。
【００４１】
さらに、Ｐ＋注入をＮ＋ソース１０８のほぼ近傍で実施して、Ｐ＋ボディコンタクト１１６を形成する。ボディタイ１１４で、Ｐ＋ボディコンタクト１１６をデバイスシリコン層２０６のｐウェル領域１１２に接続させる。さらに、Ｎ＋注入をＰ＋ソース１１０にほぼ隣接して実施して、Ｎ＋ボディコンタクト１１８を形成することもできる。ボディタイ１１４で、デバイスシリコン層２０６のｎウェル領域１１４にＰ＋ボディコンタクト１１６に接続させる。
【００４２】
図１０に、例示的な実施形態による追加の処理段階におけるＳＯＩデバイス構造１００の平面図を示す。図１０ａに、図１０に示す線Ａ−Ａに沿った断面図を示す。図１０ｂに、図１０に示す線Ｂ−Ｂに沿った断面図を示す。
【００４３】
ソース／ドレイン領域中で高速熱アニール装置（ＲＴＡ）で熱アニールを実施して、注入領域を活性にし、かつ注入に起因するデバイス表面へのどんな損傷も修復することができる。次いで、標準的な自己整合シリサイド２４０をＳＯＩデバイス構造１００上に低抵抗層として形成することができる。
【００４４】
図１１は例示的な実施形態によりＳＯＩデバイス構造１００を形成する方法１１００を示すフロー図である。この方法１１００は、図２ないし図１０を参照して上記で説明したＳＡＢＴ法が要約されたものである。
【００４５】
このＳＡＢＴ法１１００は、自己整合ボディ電流の導通路をもたらし、その結果、従来記述されてきたものより面積効率のよい回路配置が得られる。全体のゲート面積を減少させることで、デバイスの速度および歩留まりを向上させることができる。さらに、このＳＡＢＴ法１１００は、不整合およびクリティカルな寸法制御により生じるクリティカルなデバイスパラメータの影響の受け易さを最小にすることもできる。このＳＡＢＴ法１１００は、標準的ボディタイ技法で作り出される寄生ゲート容量を抑制することもできる。
【００４６】
本明細書で例示的な実施形態を説明してきたが、本発明の意図する範疇から逸脱することなく他の変更形態を実施することもできる。たとえば、本発明自体の意図する範疇から逸脱することなく、様々なエッチングおよび堆積法を含む様々な半導体作製技法を使用することができる。諸図は、実寸に比例して描かれてはおらず、例示的な実施形態の近似である。たとえば、各隅は図示したように直線的ではなく丸くなっていてもよい。特許請求の範囲は、その趣旨のことが明言されていない限り記載した順序または構成要素に限定されるものと解釈すべきでない。したがって、以下の特許請求の範囲の範疇および精神に包含される全ての実施形態およびその均等物は本発明として請求される。
【図面の簡単な説明】
【００４７】
【図１】例示的な実施形態によるＳＯＩデバイス構造の平面図である。
【図２】例示的な実施形態による図１に示すＳＯＩデバイス構造の製造の一段階における断面図である。
【図３】例示的な実施形態による図１に示すＳＯＩデバイス構造の製造の一段階における断面図である。
【図４】例示的な実施形態による図１に示すＳＯＩデバイス構造の製造の一段階における断面図である。
【図５】例示的な実施形態による図１に示すＳＯＩデバイス構造の製造の一段階における断面図である。
【図６】例示的な実施形態による図１に示すＳＯＩデバイス構造の製造の一段階における断面図である。
【図７】例示的な実施形態による図１に示すＳＯＩデバイス構造の製造の一段階における断面図である。
【図８−１】例示的な実施形態による図１に示すＳＯＩデバイス構造の製造の一段階における断面図である。
【図８−２】例示的な実施形態による図１に示すＳＯＩデバイス構造の製造の一段階における断面図である。
【図９−１】例示的な実施形態による図１に示すＳＯＩデバイス構造の製造の一段階における断面図である。
【図９−２】例示的な実施形態による図１に示すＳＯＩデバイス構造の製造の一段階における断面図である。
【図１０−１】例示的な実施形態による図１に示すＳＯＩデバイス構造の製造の一段階における断面図である。
【図１０−２】例示的な実施形態による図１に示すＳＯＩデバイス構造の製造の一段階における断面図である。
【図１１】例示的な実施形態による図１に示すＳＯＩデバイス構造の形成方法を示すフロー図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８−１】
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【図８−２】
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【図９−１】
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【図９−２】
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【図１０−１】
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【図１０−２】
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【図１１】
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【国際調査報告】
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