(57)【要約】メモリ（１０）は、データがセンスアンプ（２４）まで伝送されるルートと、基準又は複数の基準がそのセンスアンプまで伝送されるルートとの間のインピーダンスの平衡を保つ検知方式を提供する。そのメモリの各サブアレイ（１４，１８）は、データをデータ線（３７，５１，４１，６３）に接続する列デコーダ（２０，２２）を隣接して有している。そのデータ線もまたサブアレイに隣接しており、その列デコーダの一部とみなすことができる。選択されたサブアレイのデータは、その隣接したデータ線を介して、センスアンプに伝送される。その選択されたサブアレイの一部である基準は、選択されていないサブアレイのデータ線に接続される。このように、ＭＲＡＭタイプのメモリの場合では、好ましくは、選択されたデータの位置の近傍に位置する基準は、センスアンプ（２４）に至るルートを伝送され、データが伝送されるルートに関するインピーダンスの平衡が保たれる。
2005531875.tif 000002
【特許請求の範囲】
【請求項１】
メモリであって、
データ及び第一基準を備える第一サブアレイと、
データ及び第二基準を備える第二サブアレイと、
前記第一サブアレイに隣接して配置され、かつ、前記第一サブアレイからのデータを選択的に伝送するか、若しくは前記第二サブアレイからの前記第二基準を伝送する第一データ線を有する第一列デコーダと、
前記第二サブアレイに隣接して配置され、かつ、前記第二サブアレイからのデータを選択的に伝送するか、若しくは前記第一サブアレイからの前記第一基準を伝送する第二データ線を有する第二列デコーダと、
前記第一サブアレイと前記第二サブアレイとの間に配置され、かつ前記第一データ線に接続された第一入力、前記第二データ線に接続された第二入力、及び提供されたデータに対する出力を有する第一センスアンプとを備えるメモリ。
【請求項２】
前記第一サブアレイに隣接して配置され、かつデータ及び第三基準を有する第三サブアレイと、
前記第二サブアレイに隣接して配置され、かつデータ及び第四基準を有する第四サブアレイと、
前記第三サブアレイに隣接して配置され、かつ、前記第三サブアレイからのデータを選択的に伝送するか、若しくは前記第四サブアレイからの前記第四基準を伝送する第三データ線を有する第三列デコーダと、
前記第四サブアレイに隣接して配置され、かつ、前記第四サブアレイからのデータを選択的に伝送するか、若しくは前記第三サブアレイからの前記第三基準を伝送する第四データ線を有する第四列デコーダとをさらに備え、
前記第一基準及び前記第二基準は第一のタイプの基準であり、前記第三基準及び前記第四基準は第二のタイプの基準である請求項１に記載のメモリ。
【請求項３】
前記第一データ線、前記第二データ線、前記第三データ線及び前記第四データ線にそれぞれに接続された入力と、前記第一センスアンプに接続された出力と有する多重送信機をさらに備える請求項２に記載のメモリ。
【請求項４】
前記多重送信機に接続された第二センスアンプをさらに備える請求項３に記載のメモリ。
【請求項５】
前記第一センスアンプは、前記第四データ線に接続された第三入力を備え、
前記第一データ線、前記第二データ線及び前記第三データ線に接続された入力を有する第二センスアンプと、
前記第二データ線、前記第三データ線及び前記第四データ線に接続された入力を有する第三センスアンプと、
前記第一データ線、前記第三データ線及び前記第四データ線に接続された入力を有する第四センスアンプとをさらに備える請求項２に記載のメモリ。
【請求項６】
前記第一データ線に接続された第一負荷デバイスと、
前記第二データ線に接続された第二負荷デバイスと、
前記第三データ線に接続された第三負荷デバイスと、
前記第四データ線に接続された第四負荷デバイスとをさらに備える請求項５に記載のメモリ。
【請求項７】
データ及び第一基準を備えるメモリの第一サブアレイにおけるデータの検知方法であって、そのメモリは、
データ及び第二基準を備える第二サブアレイと、
前記第一サブアレイに隣接して配置され、かつ第一データ線を有する第一列デコーダと、
前記第二サブアレイに隣接して配置され、かつ第二データ線を有する第二列デコーダと、
第一センスアンプとをさらに備え、その方法は、
前記第二サブアレイをアクティブな状態にせずに、前記第一サブアレイを有効化すること、
前記第一データ線から前記第一センスアンプにデータを伝送すること、
前記第二データ線を介して、前記第一センスアンプに前記第一基準を伝送することを含むデータの検知方法。
【請求項８】
前記第一サブアレイから前記第一データ線にデータを接続することをさらに含む請求項７に記載の方法。
【請求項９】
前記メモリは、
データ及び第三基準を備える第三サブアレイと、
データ及び第四基準を備える第四サブアレイと、
前記第三サブアレイに隣接して配置され、第三データ線を有する第三列デコーダと、
前記第四サブアレイに隣接して配置され、第四データ線を有する第四列デコーダとをさらに備え、前記方法は、
前記第四サブアレイをアクティブな状態にせずに、前記第三サブアレイを有効化すること、
前記第四データ線を介して、前記第一センスアンプに前記第三基準を伝送することをさらに含む請求項８に記載の方法。
【請求項１０】
前記メモリは第二センスアンプをさらに備え、
前記方法は、
前記第三データ線から前記第二センスアンプにデータを伝送すること、
前記第二データ線を介して、前記第二センスアンプに前記第一基準を伝送すること、
前記第四データ線を介して、前記第二センスアンプに前記第三基準を伝送することをさらに含む請求項９に記載の方法。
【請求項１１】
前記メモリは、
第三センスアンプと、
第四センスアンプとをさらに備え、前記方法は、
前記第一サブアレイをアクティブな状態にせずに、前記第二サブアレイを有効化すること、
前記第二データ線から前記第三センスアンプにデータを伝送すること、
前記第二基準を、前記第一データ線を介して、前記第三センスアンプ及び前記第四センスアンプに伝送すること、
前記第三サブアレイをアクティブな状態にせずに、前記第四サブアレイを有効化すること、
前記第四データ線から前記第四センスアンプにデータを伝送すること、
前記第四基準を、前記第三データ線を介して、前記第三センスアンプ及び前記第四センスアンプに伝送することをさらに含む請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、半導体回路に関するものであり、より詳細には、半導体メモリ回路に関するものである。
【背景技術】
【０００２】
磁性材料の進歩により、読み出し・書き込みのいずれプロセスにおいても高速動作が可能な磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスが実現した。一般的に、ＭＲＡＭデバイスには、ワード線及びビット線の交差点上に配列された複数のメモリセルが含まれている。ＭＲＡＭデバイスの各セルは、絶縁層により分離された磁性層を有する磁気トンネルジャンクション（ＭＴＪ）の一種である。ＭＴＪタイプのメモリセルに記憶されたデータは、磁性層における磁気ベクトル又は双極子の方向により表され、外部からメモリセルに印加された信号によりその磁気ベクトルの方向が変化させられるまで、記憶されたデータは保持される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般的に、ＭＲＡＭのような不揮発性メモリは、設計上、データ信号及び基準信号をセンスアンプに接続する相互接続ネットワークの間に多少の非対称性を含む。「０」又は「１」の論理状態、或いは同様な大きさの状態を有するメモリセルの状態を検知するために使用されるセンスアンプに対し、その非対称ネットワークは悪影響を与える。例えば、メモリセルをセンスアンプに接続する非対称ネットワークにノイズ源が不均一に結合し得るため、アンプに検知される信号の遅延及び／又は断絶が発生する。ダイナミックな検知システムでは、センスアンプとメモリアレイとの間の相互接続ネットワークにおける非対称性により、センスアンプの入力において負荷容量の相違が発生する。次いで、そのような負荷容量の相違により、センスアンプの「１」から「０」の論理値への、若しくは「０」から「１」の論理値へのいずれかのエラー転移が発生する。相互接続ネットワークにおける非対称性は、センスアンプの検知速度にも影響を与える。非対称相互接続ネットワークにおいて、センスアンプによる有効な状態の検知はまた、回路基板又は隣接する金属ワイヤのようなソースからのイベントと結合することによっても悪化し得る。レオール（Ｒｅｏｈｒ）他は、米国特許第６２６９０４０号において、二つの分離した基準電圧に接続されたトランジスタスイッチを使用することによって、メモリセルを二つの二入力センスアンプに接続する相互接続ネットワークを示唆している。その二つの分離した基準電圧は、トランジスタスイッチにより接続され、一つの中間レベルの基準電圧を生成する。そのトランジスタスイッチによりセンスアンプの二入力間の相互接続における非対称性が生じ、同時に、二つのセンスアンプがその補償目的のために動作可能である。
【発明を実施するための最良の形態】
【０００４】
本発明は例示の目的のために図示されるが、その添付図により制限されるものではない。複数の添付図に亘って同一の参照番号は同一の構成要素を表す。
図中の構成要素は、簡略に、かつ明快にするため、適切な縮尺で描かれている必然性はないことは当業者には理解されよう。例えば、本発明の実施形態の理解の助けとなるように、図中の特定の構成要素の大きさは、他の構成要素に対して誇張され得る。
【０００５】
図１は、平衡化された負荷構造を有するセンスアンプを利用し得るメモリアレイ構造１０を示す。メモリアレイ構造１０は行デコーダ１２を有しており、行デコーダ１２は、メモリアドレスのデコードに応答して、第一サブアレイ、即ちサブアレイ１４に関連する行を選択する。サブアレイ１４は、第一部分、即ち左側部分、及び第二部分、即ち右側部分を有している。行デコーダ１６は、第二サブアレイ、即ちサブアレイ１８に関連する行を選択するためにメモリアドレスをデコードする。サブアレイ１８はまた左側部分及び右側部分を有している。メモリアレイ構造は、サブアレイ１４及び１８の左側部分及び右側部分により提供される、第一サブアレイ、第二サブアレイ、第三サブアレイ及び第四サブアレイを有するともみなし得る。列デコーダ２０がサブアレイ１４に接続されている。列デコーダ２０はメモリアドレスをデコードし、メモリアドレスがサブアレイ１４内の列アドレスに一致するものであるならば、サブアレイ１４内のその列からのビットデータにアクセスする。列デコーダ２２がサブアレイ１８に接続されている。列デコーダ２２はメモリアドレスをデコードし、メモリアドレスがサブアレイ１８内の列アドレスに一致するものであるならば、サブアレイ１８内のその列からのビットデータにアクセスする。センスアンプ２４が列デコーダ２０及び列デコーダ２２のそれぞれに接続されている。センスアンプ２４は、サブアレイ１４内、若しくはサブアレイ１８内のいずれかにおける、選択された行及び列の交差点に対応するメモリビットの位置のデータ値が「１」であるのか、それとも「０」であるかのを判断する。センスアンプ２４は、メモリアレイ構造１０内においてアドレス指定されたビットのデータ出力値を提供するための出力端子を有している。本明細書に記載のデコード及び検知機能は、出力ビットの各データについてモジュール方式により繰り返される。
【０００６】
図２において、メモリ構造の負荷を平衡に保つ追加の回路に接続された図１の列デコーダ２０、列デコーダ２２及びセンスアンプ２４内の相互接続構造の詳細を更に示す。本メモリの相互接続構造は、Ｔ０から、例えばＴ３１までのように符号「Ｔ」を伴ってラベル付けられたビット線の上部、Ｂ０からＢ３１までのように符号「Ｂ」を伴ってラベル付けられたビット線の下部を有しており、それらは、多重送信スイッチモジュール３２の形態による多重送信により接続されている。列デコーダ２０はＮチャンネルトランジスタ３４を有しており、Ｎチャンネルトランジスタ３４は、ビット線（ＢＬ）の導線ＢＬＴ０に接続されたソース、制御電極、即ち制御信号Ａに接続されたゲート、及び第一データ線、即ち導線３７に接続されたドレインを有している。Ｎチャンネルトランジスタ３５は、ビット線の導線ＢＬＴ１に接続されたソース、制御信号Ｂに接続されたゲート、及び導線３７に接続されたドレインを有している。Ｎチャンネルトランジスタ３６は、ビット線の導線ＢＬＴ１５に接続されたソース、制御信号Ｃに接続されたゲート、及び導線３７に接続されたドレインを有している。トランジスタ３５とトランジスタ３６との中間には、点線で示すように、類似の接続が成されたトランジスタが所定の数だけ提供されている。中間に位置するトランジスタの数は特定の実施に依存しており、通常、列デコーダ２０の左側部分（ＴＬ）におけるビット線トランジスタの総数は、８、１６、３２、６４又は２で割り切れる他の特定の数である。平衡化された相互接続方式を達成するために、列デコーダ２０の左側部分におけるビット線トランジスタの総数は、列デコーダ２０の上右側部分（ＴＲ）において選択されるトランジスタ列の総数の他に、列デコーダ２２の左側及び右側部分（それぞれ、ＢＬ及びＢＲ）における総数とも一致するべきである。列デコーダ２２の左側部分（ＢＬ）は、一般に、トランジスタ３８、トランジスタ３９、トランジスタ４０及び他の中間のトランジスタ（図示略）のような複数のトランジスタを有している。Ｎチャンネルトランジスタ３８は、ＢＬＢ０によりラベル付けされたビット線に接続されたソース、Ｇによりラベル付けされた制御信号に接続されたゲート、及び列デコーダ２２の第一データ線である導線４１に接続されたドレインを有している。Ｎチャンネルトランジスタ３９は、ＢＬＢ１によりラベル付けされたビット線に接続されたソース、Ｈによりラベル付けされた制御信号に接続されたゲート、及び導線４１に接続されたドレインを有している。Ｎチャンネルトランジスタ４０は、ＢＬＢ１５によりラベル付けされたビット線に接続されたソース、Ｉによりラベル付けされた制御信号に接続されたゲート、及び導線４１に接続されたドレインを有している。トランジスタ３９とトランジスタ４０との中間には、点線で示すように、類似の接続が成されたトランジスタが（トランジスタ３５と３６との間の数に一致する）所定の数だけ提供されている。Ｎチャンネルトランジスタ４４は、第一サブアレイ１４の第一（左側）部分における第一基準線を介して、第一基準タイプの第一「高基準」電圧を受け入れるための基準電圧端子に接続されたソースを有している。トランジスタ４４のゲートは、「上部基準有効化」を意味する「ＴＲＥ」によりラベル付けされた制御信号に接続されている。トランジスタ４４は導線４１に接続されたドレインを有している。Ｎチャンネルトランジスタ４６のドレインは導線３７に接続されている。トランジスタ４６のゲートは、「下部基準有効化」を意味する「ＢＲＥ」によりラベル付けされた制御信号に接続され、トランジスタ４６のソースは、第二サブアレイ１８の第一（左側）部分における第二基準線を介して、また第一基準タイプの第二「高基準」電圧を受け入れるための基準電圧端子に接続されている。Ｎチャンネルトランジスタ４８は、ＢＬＴ１６によりラベル付けされたビット線に接続されたソース、Ｄによりラベル付けされた制御信号に接続されたゲート、及び第二データ線、即ち導線５１に接続されたドレインを有している。Ｎチャンネルトランジスタ４９は、ＢＬＴ１７によりラベル付けされたビット線に接続されたソース、Ｅによりラベル付けされた制御信号に接続されたゲート、及び導線５１に接続されたドレインを有している。Ｎチャンネルトランジスタ５０は、ＢＬＢ３１によりラベル付けされたビット線に接続されたソース、Ｆによりラベル付けされた制御信号に接続されたゲート、及び導線５１に接続されたドレインを有している。トランジスタ４８とトランジスタ４９との中間には、点線で示すように、類似の接続が成されたトランジスタが（トランジスタ３５と３６との間の数に一致する）所定の数だけ提供されている。Ｎチャンネルトランジスタ６４は、第一サブアレイ１４の第二（右側）部分における第三基準線を介して、第二基準タイプの第一「低基準」電圧を受け入れるための基準電圧端子に接続されたソースを有している。トランジスタ６４のゲートは、「上部基準有効化」を意味する「ＴＲＥ」によりラベル付けされた制御信号に接続されている。トランジスタ６４は、列デコーダ２２の第二データ線である導線６３に接続されたドレインを有している。それゆえ、導線３７、４１、５１及び６３はそれぞれ、第一データ線、第二データ線、第三データ線及び第四データ線を形成している。Ｎチャンネルトランジスタ６６のドレインは導線５１に接続されている。トランジスタ６６のゲートは、「下部基準有効化」を意味する「ＢＲＥ」によりラベル付けされた制御信号に接続され、トランジスタ６６のソースは、第二サブアレイ１８の第二（右側）部分における第四基準線を介して、また第二基準タイプの第二「低基準」電圧を受け入れるための基準電圧端子に接続されている。Ｎチャンネルトランジスタ６０は、ＢＬＢ１６によりラベル付けされたビット線に接続されたソース、Ｊによりラベル付けされた制御信号に接続されたゲート、及び導線６３に接続されたドレインを有している。Ｎチャンネルトランジスタ６１は、ＢＬＢ１７によりラベル付けされたビット線に接続されたソース、Ｋによりラベル付けされた制御信号に接続されたゲート、及び導線６３に接続されたドレインを有している。Ｎチャンネルトランジスタ６２は、ＢＬＢ３１によりラベル付けされたビット線に接続されたソース、Ｌによりラベル付けされた制御信号に接続されたゲート、及び導線６３に接続されたドレインを有している。トランジスタ６１とトランジスタ６２との中間には、点線で示すように、類似の接続が成されたトランジスタが（トランジスタ３５と３６との間の数に一致する）所定の数だけ提供されている。
【０００７】
多重送信スイッチモジュール３２は、一般に、Ｎチャンネルトランジスタ７２、７４、７６、７８、Ｎチャンネルトランジスタ８２、８４、Ｎチャンネルトランジスタ８６、８８及びＮチャンネルトランジスタ９２、９４、９６、９８から成る平衡化されたグループを有する。トランジスタ７２は、デコード論理３０の上左側（ＴＬ）のデコードされた出力に接続されたゲート、導線４１に接続されたソース、及びセンスアンプ２４の第一入力、高基準入力に接続された第一、即ち高（Ｈ）基準出力７０に接続されたドレインを有している。トランジスタ７４は、デコード論理３０の下左側（ＢＬ）のデコードされた出力に接続されたゲート、導線３７に接続されたソース、及び高基準出力７０に接続されたドレインを有している。トランジスタ７６は、デコード論理３０の上右側（ＴＲ）のデコードされた出力に接続されたゲート、導線４１に接続されたソース、及び高基準出力７０に接続されたドレインを有している。トランジスタ７８は、デコード論理３０の下右側（ＢＲ）のデコードされた出力に接続されたゲート、導線３７に接続されたソース、及び高基準出力７０に接続されたドレインを有している。トランジスタ８２は、デコード論理３０の上左側のデコードされた出力に接続されたゲート、導線３７に接続されたソース、及びビット（Ｂ）データ出力８０に接続されたドレインを有している。ビットデータ出力８０は、センスアンプ２４の第二入力、ビットデータ入力に接続されている。トランジスタ８４は、デコード論理３０の下左側のデコードされた出力に接続されたゲート、導線４１に接続されたソース、及びビットデータ出力８０に接続されたドレインを有している。トランジスタ８６は、デコード論理３０の上右側のデコードされた出力に接続されたゲート、導線５１に接続されたソース、及びビットデータ出力８０に接続されたドレインを有している。トランジスタ８８は、デコード論理３０の下右側のデコードされた出力に接続されたゲート、導線６３に接続されたソース、及びビットデータ出力８０に接続されたドレインを有している。トランジスタ９２は、デコード論理３０の上左側のデコードされた出力に接続されたゲート、導線６３に接続されたソース、及び第二、即ち低（Ｌ）基準出力９０に接続されたドレインを有している。低基準出力９０は、センスアンプ２４の第三入力、低基準入力に接続されている。トランジスタ９４は、デコード論理３０の下左側のデコードされた出力に接続されたゲート、導線５１に接続されたソース、及び低基準出力９０に接続されたドレインを有している。トランジスタ９６は、デコード論理３０の上右側のデコードされた出力に接続されたゲート、導線６３に接続されたソース、及び低基準出力９０に接続されたドレインを有している。トランジスタ９８は、デコード論理３０の下右側の出力に接続されたゲート、導線５１に接続されたソース、及び低基準出力９０に接続されたドレインを有している。
【０００８】
動作の間、各ビット線ＢＬＴ０−ＢＬＴ１５、ＢＬＴ１６−ＢＬＴ３１、ＢＬＢ０−ＢＬＢ１５及びＢＬＢ１６−ＢＬＢ３１は、所定のメモリサブアレイの列（図示略）に接続されている。メモリサブアレイの各列は、上部メモリサブアレイ又は下部メモリサブアレイのいずれかに関連する。さらに、上部メモリサブアレイは、二つの部分、上左側部分及び上右側部分を有している。同様に、下部メモリサブアレイは、二つの部分、下左側部分及び下右側部分を有している。各部分内のビット線は、共通の検知レール、例えば上左側部分の場合は導線３７を共有しており、個別のビット線は、例えばトランジスタ３５又はトランジスタ３６のような通過ゲートスイッチを介して、その検知レールに向けて接続されている。上部サブアレイの上左側部分及び上右側部分におけるビット線は、共通の高基準及び低基準ビット線のセットを共有している。上部サブアレイからの高基準及び低基準ビット線は、下部サブアレイにおける共通の検知レール、即ち導線４１及び６３と繋がるための、即ちそれらのビット線をその検知レールに接続するためのスイッチ（それぞれ、トランジスタ４４及び６４）を有している。同様に、下部アレイからの高基準及び低基準ビット線は、上半分における共通の検知レール、即ち導線３７及び５１にそれらのビット線を接続するためのスイッチ（それぞれ、トランジスタ４６及び６６）を有している。いかなる特定の読み出し動作においても、上部メモリサブアレイ、若しくは下部メモリサブアレイのいずれか一方のみがアクセスされる。上部メモリサブアレイの左側のサブアレイにおける特定の列がアクセスされると仮定する。事前のデコード動作の結果、Ａ、ＢからＣまでの制御信号のうちの一つに応答して、３４、３５から３６までのトランジスタのうちの一つのトランジスタの制御信号がアクティブとなる。例示の目的のため、トランジスタ３５のみが導電していると仮定する。それに応答して、アクセスされた列からのデータが検知レール、導線３７上に印加される。加えて、上左側サブアレイにおける高基準及び上右側サブアレイにおける低基準に対する制御信号ＴＲＥがアクティブとなる。それに応答して、高基準ビット線及び低基準ビット線からのデータが、導線４１及び導線６３の検知レール上にそれぞれ印加される。上部サブアレイ、若しくは下部サブアレイのいずれか一方のサブアレイのみがアクティブであるため、同一の導線４１を共有する３８、３９から４０までのトランジスタにより形成された他のスイッチのいずれも導電していない。また、同一の導線６３を共有する６０、６１から６２までのトランジスタにより形成されたスイッチのいずれも導電していない。導線３７、４１、５１及び６３に接続されたスイッチの数は等しいものであると仮定されているので、その相互接続構造における容量は平衡化されている。特に、導線３７に接続され、アクセスされるビット線において、導線３７上のオフの状態のスイッチ（トランジスタ３４、３６等）に起因する容量性負荷は、導線４１に接続された高基準ビット線及び導線６３に接続された低基準ビット線上における容量性負荷と完全に平衡を保つ。このように、いずれの有効化された基準ビット線においても、その容量性負荷は、オン状態にある有効化された基準ビット線を共通の検知レールとして、その検知レールに接続されているアクティブではないサブアレイの非導電状態にあるトランジスタスイッチにより提供されている。
【０００９】
多重送信スイッチモジュール３２は四つの検知レール（即ち、導線３７、４１、５１及び６３）からデータを取得し、そのデータをセンスアンプ２４の入力に供給する。その過程において、各パスにおける直列トランジスタの数、及び各パスにおける特定のノードに接続されたトランジスタのジャンクションの数について、完全な平衡が保たれている。このように、トランジスタ３５により供給されたデータは、デコード論理３０のＴＬ（上左）信号に応答してトランジスタ８２により、センスアンプ２４のビット（Ｂ）入力に供給される。そのデータは、導線８０を介して、導線３７からセンスアンプ２４のビット入力に伝達される。同様に、高基準信号は、導線７０を介して、トランジスタ７２によりセンスアンプ２４の高基準（高）入力に供給される。トランジスタ９２は、導線６３からの低基準入力データを、センスアンプ２４の低基準（低）入力に至る導線９０上に印加する。スイッチ７２、８２及び９２は、デコード論理３０の共通アドレスのデコード出力により制御される。センスアンプ２４の三つの入力及び導線７０、８０及び９０上には、等しい数の、この場合は四つのスイッチジャンクションが含まれており、それゆえに、互いの容量の平衡は保たれている。トランジスタ７２、７４、７６及び７８による負荷は、トランジスタ８２、８４、８６及び８８による負荷と平衡を保ち、トランジスタ９２、９４、９６及び９８による負荷とも平衡を保っている。列デコーダ２０及び列デコーダ２２の四つの検知レールの構造内での完全な平衡と、多重送信スイッチモジュール３２の構造内での完全な平衡とにより、任意のビット線及び対応する基準のペア（高及び低）からの三つのデータは全て、完全に平衡化されてセンスアンプ２４に搬送可能である。
【００１０】
図３は、図２のメモリの相互接続構造の別の実施形態を示している。センスアンプの三つの入力、高、低及びビットに代わり、センスアンプ２４’は、二つの入力、ビット及び中間レベル基準（基準）のみを有している。説明の目的のため、図３及び図２の相互において共通の構成要素には同一の参照番号が付与されている。対照的な点は、図３におけるメモリの相互接続構造では、二つの分離した基準導線、高基準導線７０及び低基準導線９０に代わり、一つの共通の中間レベル（Ｍ）基準導線９９が使用されていることである。図３に関連するメモリのアクセス動作の他の全ての態様は、図２において説明したものと同一である。この実施形態において、センスアンプ２４’のビット入力にかかる負荷は、その基準入力の負荷の半分であることに注意すべきである。ビット（Ｂ）入力にかかる負荷は、スイッチ８２、８４、８６及び８８による容量性の負荷から成り、一方、基準入力Ｍにかかる負荷は、スイッチ７２、７４、７６及び７８の他に、スイッチ９２、９４、９６及び９８による容量性の負荷から成る。この容量の比は、センスアンプ２４’の設計により補償され得る。センスアンプ２４’の内部において補償を行う技術の一例は、基準入力（基準）に印加される電流のバイアスをビット入力に印加される電流のバイアスに比べて二倍にすることである。
【００１１】
図４は、図２のメモリの相互接続構造の別の実施形態を示す。説明の目的のために、図４及び図２の相互において共通の構成要素には再び同一の参照番号が付与されており、僅かに変更された同種の構成要素には、同一の番号にダッシュ記号を付けて、構造又は動作において幾らかの変更があることを示してある。図４においては、二つのセンスアンプ、センスアンプ１０１及びセンスアンプ１０２が存在する。各センスアンプには三つの入力が含まれる。ビット入力、低基準入力（基準Ｌ）及び高基準入力（基準Ｈ）である。加えて、図２の構造から、トランジスタ７４、７６、９４及び９６が取り除かれている。デコード論理３０’は、二つのデコード信号、上部（Ｔ）アレイデコード信号及び下部（Ｂ）デコード信号のみを提供する。トランジスタ７２’、８２’及び９２’は、そのゲートが上部アレイデコード信号に接続されていることを除いて、図２におけるそれらと同様に接続されている。また、トランジスタ７２’のドレインは、センスアンプ１０１、１０２の各高基準入力に接続されており、トランジスタ９２’のドレインは、センスアンプ１０１及び１０２の低基準入力の両方に接続されている。また、トランジスタ８２’のドレインはセンスアンプ１０１のビット入力に接続されており、トランジスタ８６’のドレインはセンスアンプ１０２のビット入力に接続されている。トランジスタ８４’は、そのゲートが下部アレイデコード信号に接続されていること、かつそのソースがセンスアンプ１０１のビット入力に接続されていることを除いて、図２におけるそれと同様に接続されている。トランジスタ８６’のゲートは、この場合、上部アレイデコード信号に接続され、そのドレインは、この場合、センスアンプ１０２のビット入力に接続されている。トランジスタ７８’、８８’及び９８’は、そのゲートが下部アレイデコード信号に接続されていること、トランジスタ８８’のドレインがセンスアンプ１０２のビット入力に接続されていること、かつトランジスタ７８’及び９８’のドレインが、この場合、センスアンプ１０１及び１０２の基準入力の両方に接続されていることを除いて、図２におけるそれらと同様に接続されている。さらに、仮に二入力センスアンプへのインスタンス化を望む場合、その時は、図４に示した高基準入力を低基準入力に直接に接続すれば、単一の基準入力センスアンプが具体化されることに注意するべきである。
【００１２】
動作の間、左側のサブアレイ（上部又は下部）からアクセスされたデータはセンスアンプ１０１に接続され、それと同時に、右側のサブアレイ（上部又は下部）からアクセスされたデータはセンスアンプ１０２に接続される。読み出しアクセスの間、アクティブなワード線（図示略）により、上部アレイ、さもなくば下部アレイのみがアクティブになる。左側及び右側のサブアレイの両方からアクセスされたデータは、それぞれセンスアンプ１０１及び１０２により同時に検知される。図４の改良により、センスアンプ１０１及び１０２にデータ値及び中間レベルの基準値を接続するための平衡化された相互接続構造が提供される。図３の相互接続構造に比較して、デコード論理３０’の論理及びその出力信号の数は半分になる。デコード論理３０’は、上部及び下部アレイの読み出しアクセスの間を区別する必要があるのみであり、左側及び右側のサブアレイの読み出しアクセスの間の区別を追加する必要がないため、デコード論理３０’は簡略化される。
【００１３】
図５は、前述の実施形態に比べてより多くのセンスアンプを使用するが、多重送信スイッチモジュール３２又は３２’の使用は回避されるような平衡化されたデータ転送のための相互接続構造１０４を示す。図５における構成要素のうち、図２、図３及び図４において前述した構成要素と同一の構成要素には、同一の番号が付与されている。前図の導線３７は、上左側のサブアレイからのビットデータ、又は下部サブアレイからの基準データのいずれかを伝送し、分配導線１３０に接続された出力を有する負荷デバイス１１４に接続されている。センスアンプ１２２のデータ入力は分配導線１３０に接続されている。センスアンプ１２４の高基準（基準Ｈ）入力及びセンスアンプ１２８の高基準入力はそれぞれに、分配導線１３０に接続されている。前図の導線４１は、下左側のサブアレイからのビットデータ、又は上部サブアレイからの基準データのいずれかを伝送し、分配導線１３２に接続された出力を有する負荷デバイス１１６に接続されている。センスアンプ１２４のデータ入力は分配導線１３２に接続されている。センスアンプ１２６及び１２２はそれぞれに、分配導線１３２に接続された高基準入力を有している。前図の導線５１は、上右側のサブアレイからのビットデータ、又は下部サブアレイからの基準データのいずれかを伝送し、分配導線１３４に接続された出力を有する負荷デバイス１１８に接続されている。センスアンプ１２６のデータ入力は分配導線１３４に接続されている。センスアンプ１２８の低基準（基準Ｌ）入力は分配導線１３４に接続されており、センスアンプ１２４の低基準（基準Ｌ）入力は分配導線１３４に接続されている。前図の導線６３は、下右側のサブアレイからのビットデータ、又は上部サブアレイからの低基準データのいずれかを伝送し、分配導線１３６に接続された出力を有する負荷デバイスに接続されている。センスアンプ１２２のデータ入力は分配導線１３０に接続されている。センスアンプ１２２及び１２６のそれぞれの低基準（基準Ｌ）入力は分配導線１３６に接続されている。
【００１４】
読み出し動作の間、上部サブアレイ、又は下部サブアレイのいずれかがアクセスされる。それゆえ、サブアレイの左側部分及び右側部分の両方からのデータはそれぞれに、センスアンプ１２２、１２６、又はセンスアンプ１２４、１２８に伝送される。導線３７は、上左側のサブアレイからのビットデータ、又は下部サブアレイからの高基準データを含むので、分配導線１３０に至る接続によって三つの位置にデータは伝送される。そのデータは、センスアンプ１２２のビットデータ入力、センスアンプ１２４の高基準入力、及びセンスアンプ１２８の高基準入力に伝送される。同様に、導線４１、６３及び５１上のデータはそれぞれに、分配導線１３２、１３６及び１３４を介して、センスアンプ１２２、１２４、１２６及び１２８の適切な入力に伝送される。電流に基づいたデータの場合、分配導線１３０、１３２、１３４及び１３６にそれぞれに接続された負荷デバイス１１４、１１６、１１８及び１２０は、適切なセンスアンプに伝送するために、電流信号を電圧信号に変換する。例えば、そのような負荷デバイスとして、抵抗、ダイオードが接続されたトランジスタ又は一定の電流ソースとなるようにバイアスされたトランジスタが有り得よう。
【００１５】
図５の負荷デバイスの一つの実施形態の例として、負荷デバイス１１８を図６に示す。図６及び前図の相互において共通する同一の構成要素には同一の参照番号が付与されている。Ｐチャンネルトランジスタ１３８は、ＶDDによりラベル付けされている電源端子に接続されたソース、基準電圧ＶREFを受けるための端子に接続されたゲート、及び導線５１及び分配導線１３４に接続されたドレインを有している。列デコーダ２０は導線５１に接続されている。Ｐチャンネルトランジスタ１４０は、分配導線１３４に接続されたゲート、ＶDD電源端子に接続されたソース、及びセンスアンプ１２６内の他の回路に接続されたドレインを有している。センスアンプ１２６は、Ｐチャンネルトランジスタ１４２のゲートを分配導線１３４に接続することにより提供される第二入力を有している。トランジスタ１４２のソースはＶDD電源端子に接続され、トランジスタ１４２のドレインはセンスアンプ１２６内の他の回路に接続されている。Ｐチャンネルトランジスタ１４４のゲートは、分配導線１３４に接続されている。トランジスタ１４４のソースはＶDD電源端子に接続され、トランジスタ１４４のドレインはセンスアンプ１２８内の他の回路に接続されている。Ｐチャンネルトランジスタ１４６のゲートは分配導線１３４に接続されている。トランジスタ１４６のソースはＶDD電源端子に接続され、そのドレインはセンスアンプ１２４内の他の回路に接続されている。
【００１６】
動作の間、Ｐチャンネルトランジスタ１３８は、基準電圧によりバイアスされ、導電する。トランジスタ１３８は、導線５１及び列デコーダ２０を介して、アレイ中の選択されたビットに電流を供給するための一定電流のソースとして機能する。別の形態として、ゲート及びドレインが導線１３４において互いに接続するように、トランジスタ１３８のゲートにダイオードが接続され得ることは当然のことであろう。そのような形態において、トランジスタ１４０、１４２、１４４及び１４６はトランジスタ１３８とともに電流ミラーとして機能する。ビットのメモリ状態により生成された電圧信号、又は基準信号が、導線１３４を介して、センスアンプ１２６、１２８及び１２４における各Ｐチャンネルトランジスタに伝送され、検知動作が実行される。仮にセンスアンプの構造に対して追加の入力が必要であるならば、例えばトランジスタ１２４のような追加のトランジスタを導線１３４における入力に接続することにより、一つ若しくは複数の入力が提供され得る。図示した形態においては、センスアンプ１２６はトランジスタ１４０及び１４２により形成される二つの入力を有している。二つの入力がセンスアンプに提供された時、ビット入力の状態と中間レベルの基準入力の状態とが比較され、そのビットがその中間レベルより高いのか、若しくは低いのかが判断される。その結果により、そのビットは高い論理値であるのか、若しくは低い論理値であるのかが判断される。センスアンプに三つの入力が提供される時は、センスアンプは高基準入力及び低基準入力から信号を平均し、その平均値とデータビット値とを比較することにより、そのデータビットが高い状態にあるのか、若しくは低い状態にあるのかを判断する。センスアンプに四つの入力が提供される時は、その入力のうちの二つは同一のビットデータ値であり、他の二つの入力は高基準値及び低基準値である。センスアンプは、高基準値と第一ビットデータ値との間の差を、低基準値と第二ビットデータ値との間の差と比較し、そのデータビットが高い状態にあるのか、若しくは低い状態にあるのかを判断する。また、仮に、図３に関連して前述したように、センスアンプ内において相互接続の容量を平衡に保つための補償が必要とされるならば、その場合も、トランジスタ１４２のような追加のトランジスタが同様に提供され得る。
【００１７】
図５に戻ると、接続の対称的性質のために、全てのデータ線及び基準線、並びにセンスアンプに対する入力は、容量性負荷に関して平衡を保っている。各サブアレイについて一つ、即ち四つのセンスアンプを使用することにより、対称性は保ちながらも、多重送信スイッチモジュールの必要性は排除される。多重送信スイッチモジュールの削除により、追加のトランジスタを導入することもなければ、それに関連した電圧降下が途中に発生することもない。このように、ビット線は、列デコードスイッチを介して、直接にセンスアンプに接続される。図７は、図５のいずれかの負荷、例えば負荷１１８の具体化として使用され得る回路の別の実施形態の回路図を示す。その負荷は、高基準出力、低基準出力及びビット出力を提供するのに使用される。図示の便宜のため、図６に示す負荷の実施形態の構成要素と同一の構成要素には、その接続構成の説明を繰り返すことなく、同一の番号を付与されている。図７における負荷１１８の実施形態は、Ｐチャンネルトランジスタ１４７が電圧Ｖに接続されたソースを有しているという点において、図６における負荷１１８の実施形態と相違する。電圧Ｖは、電源電圧ＶDDであっても、ＶDD以下の特定の電圧であっても構わない。トランジスタ１４７のゲートは、そのドレインに接続されており、かつノード１３４に接続されている。図７における負荷１１８の他の全ての接続構成は、図６における負荷１１８のものと同一である。
【００１８】
動作の間、電圧Ｖがトランジスタ１４７のソースに印加され、電圧は導線５１に渡って生成される。トランジスタ１４７の性質及び測定されるべきビットにより、導線５１に渡る電圧は決定される。入力（図７においては図示していないが、列デコーダ２０を介して接続されている）におけるより高い抵抗は、導線５１に渡ってより高い電圧をもたらし、より低い抵抗はより低い電圧をもたらす。電圧Ｖは、導線５１上の電圧が所定の範囲内に制限されるように調整される。
【００１９】
図８は、センスアンプ１２６の回路図を示す。センスアンプ１２６は、第一電流電極、即ち第一電源端子、つまりＶDD供給電圧端子に接続されたソース、制御電極、即ち検知されるビット電圧ＶBを受け入れるための第一入力端子に接続されたゲート、及び第二電流電極、即ち電流ｉBを伝導するドレインを有するＰチャンネルトランジスタ１４０を含んでいる。トランジスタ１４０のドレインは、ノード１５６において、第一出力端子ＯＵＴを提供する出力端子に接続されている。Ｐチャンネルトランジスタ１４２は、ＶDD供給電圧端子に接続されたソース、検知されるビット電圧ＶBを受け入れるための第一入力端子に接続されたゲート、及び電流ｉBを再び伝導するドレインを有している。トランジスタ１４２のドレインはノード１６９に接続されている。Ｐチャンネルトランジスタ１５０は、ＶDD供給電圧端子に接続されたソース、高基準電圧ＶHを受け入れるための第二入力端子に接続されたゲート、及びＮチャンネルトランジスタ１５４のドレインに接続されたドレインを有している。トランジスタ１５０は電流ｉHを伝導する。トランジスタ１５４のゲートはそれ自体のドレインに接続されている。トランジスタ１５４のソースは、第二電源端子、即ちＶSS供給電圧端子に接続されている。Ｎチャンネルトランジスタ１５８は、ノード１５６に接続されたドレイン、トランジスタ１５４のドレインに接続されたゲート、及びＶSS供給電圧端子に接続されたソースを有している。Ｎチャンネルトランジスタ１６０は、ノード１５６に接続されたドレイン、第二出力端子ＯＵＴ＿Ｂを提供するノード１６４に接続されたゲート、及びＶSS供給電圧端子に接続されたソースを有している。Ｎチャンネルトランジスタ１７０は、ノード１６９に接続され、かつそのゲートにも接続されているドレインを有し、ＶSS供給電圧端子に接続されたソースを有している。Ｎチャンネルトランジスタ１６６は、ノード１６４における第二出力端子に接続されたドレイン、ノード１６９に接続されたゲート、及びＶSS供給電圧端子に接続されたソースを有している。Ｎチャンネルトランジスタ１６８は、ノード１６４における第二出力端子に接続されたドレイン、ノード１５６における第一出力端子に接続されたゲート、及びＶSS供給電圧端子に接続されたソースを有している。Ｐチャンネルトランジスタ１６２は、ＶDD供給電圧端子に接続されたソース、低基準電圧ＶLを受け入れるための入力を提供するゲート、及びノード１６４における第二出力端子に接続されたドレインを有している。トランジスタ１６２は電流ｉLを伝導する。Ｎチャンネル等価トランジスタ１７２は、ノード１５６における第一出力端子に接続されたソース、ノード１６４における第二出力端子に接続されたドレイン、及び等価電圧ＶEQに接続されたゲートを有している。
【００２０】
動作の間、ＯＵＴとＯＵＴ＿Ｂとの間の電位を等価にするための信号ＶEQが、初期にはアクティブにされ、検知動作が始動されると無効にされると最初は仮定する。等価特性の目的は検知速度の向上にある。検知動作の間、トランジスタ１５０のゲートに印加された電圧信号ＶHにより、トランジスタ１５０の中間の、若しくは飽和レベルの電流ｉHが発生する。その電流は［（ＶH―ＶDD）−Ｖt］2に比例する。ここで、ＶtはＰチャンネルトランジスタ１５０のトランジスタ閾値電圧である。同様に、Ｐチャンネルトランジスタ１６２のゲートに印加された電圧信号ＶLにより、Ｐチャンネルトランジスタ１６２の中間の、若しくは飽和レベルの電流ｉLが発生する。その電流は［（ＶL―ＶDD）−Ｖt］2に比例する。ここで、ＶtはＰチャンネルトランジスタ１６２のトランジスタ閾値電圧である。同様に、トランジスタ１４０及び１４２のゲートに印加された電圧信号ＶBにより、トランジスタ１４０及び１４２の両方について、別の中間レベルの、若しくは飽和レベルの電流ｉBが発生する。その電流は［（ＶB―ＶDD）−Ｖt］2に比例する。ここで、Ｖtは各Ｐチャンネルトランジスタ１４０及び１４２のトランジスタ閾値電圧である。このように、トランジスタ１５０、１５４、１４０及び１５８は、第一差動回路、又は減算回路として機能する。トランジスタ１５０、１５４及び１５８は、その差動回路を具体化するための第一電流ミラーとして機能する。トランジスタ１６２、１６６、１４２及び１７０は、第二差動回路、又は減算回路として機能する。図示された形態のおいて、第二差動回路は、トランジスタ１４２、１７０及び１６６が第二電流ミラーとして機能することにより具体化される。電流ｉHは、トランジスタ１５４を介してミラー化され、ｉHに等しいレベルのトランジスタ１５８における飽和電流が生成される。同様に、電流ｉBは、トランジスタ１７０を介してミラー化され、ｉBに等しいレベルのトランジスタ１６６における飽和電流が生成される。トランジスタ１５８を介して流れている電流はｉHであるが、トランジスタ１５８のドレインにおいて利用可能な電流はｉBに等しい。二つの電流間の差ｉB−ｉHがトランジスタ１６０を介して流れていることに注意されたい。同様に、ｉBに等しい電流がトランジスタ１６６を介して流れているが、トランジスタ１６６のドレインにおいて利用可能な電流はｉLに等しいために、二つの電流間の差ｉL−ｉBがトランジスタ１６８を介して流れていることに注意されたい。ノード１５６における出力電圧ＯＵＴは、トランジスタ１６０のドレイン−ソース間の電圧により決定されている。換言すれば、その電圧はトランジスタ１６０を介して流れている電流ｉB−ｉHに依存している。同様に、ノード１６４における出力電圧ＯＵＴ＿Ｂは、トランジスタ１６８のドレイン−ソース間の電圧により決定されている。換言すれば、その電圧はトランジスタ１６８を介して流れている電流ｉL−ｉBに依存している。それゆえ、出力電圧ＯＵＴ及びＯＵＴ＿Ｂの間の差は、二つの電流の差の間の差［（ｉB−ｉH）−（ｉL−ｉB）］の関数である。このように、トランジスタ１６０、１６８及び１７２は第三差動回路、又は減算回路として機能している。トランジスタ１６０及び１６８のゲ��トの交差結合によりさらに、出力電圧ＯＵＴ及びＯＵＴ＿Ｂの間の差は増幅される。明示はしていないが、出力電圧ＯＵＴ及びＯＵＴ＿Ｂは、検知されるビットＢの状態を決定するためのラッチ段階の入力に提供されてもよい。そのラッチ段階において、出力電圧ＯＵＴ及びＯＵＴ＿Ｂの間の差は増幅され、記録される。
【００２１】
一例として、メモリセルの検知されるビットＢが高抵抗状態であるとプログラムされている場合を考えると、電流の差ｉB−ｉHは殆どゼロになる。電流の差ｉL−ｉBは、高抵抗ビットと低抵抗ビットとの間の電流の完全な、若しくは最大の差に等しい電流値になる。それゆえ、電流の差［（ｉB−ｉH）−（ｉL−ｉB）］は、基準の平均を用いた従来の信号［ｉB−（ｉH＋ｉL）／２］に比べて、二倍の検知信号を提供する。このように、出力電圧ＯＵＴ及びＯＵＴ＿Ｂの間の差を検知することは極めて容易である。その結果として、検知するために基準の平均値を使用しているセンスアンプに比べ、センスアンプ１２６はより高速であり、かつよりノイズソースのエラーを排除するものである。
【００２２】
同様に、メモリセルの検知されるビットＢが低抵抗状態であるとプログラムされている場合を考えると、電流の差ｉL−ｉBは殆どゼロになる。電流の差ｉB−ｉHは、高抵抗ビットと低抵抗ビットとの間の電流の完全な、若しくは最大の差に等しい電流値になる。再び、電流の差［（ｉB−ｉH）−（ｉL−ｉB）］は、従来の基準の平均を使用した場合に比べて、二倍の検知信号を提供する。
【００２３】
これまでの所、当然のように、三つの入力を有するセンスアンプが提供された。そのセンスアンプは、ビット入力電圧、高基準電圧及び低基準電圧のそれぞれを電流値に変換し、かつ（１）ビット電流と高基準電流との間の差、（２）低基準電流とビット電流との間の差を取ることにより、ビットセルの状態を決定する。電流ステアリング回路に接続して使用されている電流ミラーは、ビット電流及び高基準電流の差を形成し、また低基準電流及びビット電流の差も形成する。加えて、センスアンプは、トランジスタ１６０及び１６８を使用することにより、二つの電流の差の値の間の差に反映した差の出力を促進するように機能する。
【００２４】
これまでの所、当然のように、（ビット線及び基準）データをセンスアンプに伝送するための平衡化されたメモリの相互接続構造が提供された。本明細書において提供されたメモリの相互接続構造は、中間レベルの基準を形成する際に、対称性を保持するように設定され得る。加えて、本明細書において提供されたメモリの相互接続構造では、データ線の対称的な負荷を得るために、アクティブではないサブアレイを用意する。追加のスイッチユニットを使用することにより、必要に応じて、単一のセンスアンプのみを使用することも可能である。追加のスイッチユニットは、一つ、二つ、三つ若しくはそれ以上のデータ信号をセンスアンプに送信するように設定し得る。
【００２５】
本発明を具体化する装置の殆どは、当業者にとっては周知の電子部品及び回路により構成されている。それゆえ、本発明の示唆を不明確に、若しくは曖昧にすることを避けるため、回路については、上記説明のように、本発明の基本的概念の理解及び認識にとって必要であると考えられる以上の詳細な説明は与えない。
【００２６】
前述の明細書においては、本発明を特定の実施形態を参照することにより記載した。しかしながら、当業者は、以下の請求項において説明される本発明の範囲からは逸脱しない様々な改良及び変更を構想するだろう。例えば、本明細書において示唆したメモリの相互接続構造において使用されているセンスアンプの回路の実施形態は変更され得るものであり、データの検知を実行する様々な方法が有効である。特定の導電型のＭＯＳＥＦＴが説明されたが、本相互接続構造を具体化するのに、導電型の変更又はトランジスタの型の変更が可能であることは十分理解されよう。容量性負荷の平衡を保ちながら、多重送信スイッチモジュール３２の回路構造を様々な方法で変形することは可能である。従って、本明細書及び図は制限を意味する訳ではなく、例示を意味するものとしてみなすべきであり、そのような全ての改良は、本発明の範囲に含まれると意図される。
【００２７】
特定の実施形態に関連して、利便、他の利点及び問題解決案を上述した。しかしながら、その利便、利点、問題解決案、及びいかなる利便、利点又は解決案を発生させる、若しくはより顕著にする任意の構成要素が、任意又は全ての請求項において、重大な、必要な、若しくは本質的な特徴又は要件を構成しているべきではない。本明細書において使用した用語、「備える」、「備えている」又はその他の任意の変形は、非排他的な付加を対象とするように意図されている。例えば、一連の構成要素を備えるプロセス、方法、製品又は装置は、それらの構成要素のみを含む訳ではなく、そのようなプロセス、方法、製品又は装置に固有ではない、若しくはリストには明示されていない他の構成要素も含み得るものである。
【図面の簡単な説明】
【００２８】
【図１】メモリアレイの構造を形成するブロック図。
【図２】本発明による平衡負荷を有するメモリのセンスアンプを形成する部分回路図。
【図３】本発明による平衡負荷を有するメモリのセンスアンプの別の形態を形成する部分回路図。
【図４】本発明による平衡負荷を有するメモリのセンスアンプのさらに別の形態を形成する部分回路図。
【図５】多重送信スイッチ及びそれに関連したデコード論理に代えて、負荷デバイスを有するような本発明による平衡化された相互接続方式を使用する別のメモリの相互接続構造を形成するブロック図。
【図６】図５の負荷のうちの一つの典型的実施形態を形成する回路図。
【図７】図５の負荷のうちの一つの共通のソースの具体化の別の典型的実施形態を形成する回路図。
【図８】図７の負荷の回路により発生する電圧を使用するセンスアンプを形成する回路図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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