(57)【要約】ＭがＮよりも小さい場合に、Ｍビットデータパスを介してＮビットデジタルデータを送る回路構成及び技術である。複数のＮビットワードは二つの部分で転送するため配列される。複数のワードの各々の第１の部分は、Ｍビットグループで転送される。少なくとも一つの他のビットグループが転送されるとき、複数のワードのうちの少なくとも２ワードの第２の部分からのビットが含まれる。転送後、第１の部分の各々は、対応した第２の部分と合わせてそれぞれのＮビットワードに再度組み立てられる。デジタルデータは、ある第１のレートでの転送用に配列され、少なくとも第１のレートよりも速い第２のレートで転送される。一実施形態において、データのＸワードは、一方の記憶素子から転送され、別のＸワードは、別の記憶素子に転送用に配列される。より詳細な実施形態では、１０ビットデータが標準的な８ビットデジタルビジュアルインタフェースを介して伝送される。
2005508592.tif 000002
【特許請求の範囲】
【請求項１】
第１の部分及び第２の部分を有するＮビットワードデータをＭビットチャネル（ＭはＮよりも小さい）によって送る方法であって、
Ｘ個（Ｘは少なくとも２以上）のワードのそれぞれの前記第１の部分をＭビットグループで転送し、
前記Ｘ個のワードのうちの少なくとも２個のワードの前記第２の部分からのビットを含む、少なくとも１個の他のビットグループを転送する方法。
【請求項２】
前記Ｘ個のワードのそれぞれに関して、前記転送された少なくとも１個の他のビットグループから抽出された前記第２の部分を、対応する前記転送された第１の部分に結合することを特徴とする請求項１に記載の方法。
【請求項３】
前記第１の部分はＭビットの符号化された情報を含み、前記第２の部分は符号化する情報を含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記第２の部分はＤＣ成分バランス化情報をさらに含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記Ｍビットチャネルはデジタルビジュアルインタフェース（ＤＶＩ）部を備えていることを特徴とする請求項１に記載の方法。
【請求項６】
前記Ｎビットワードデータを第１のレートでＸ個の場所に格納し、各場所はＮビット幅であり、
各Ｎビットワードは前記Ｘ個の場所のうちの１つに格納され、
転送には前記Ｘ個の場所から第２のレートよりも速い第２のレートで読み出すことが含まれることを特徴とする請求項１に記載の方法。
【請求項７】
前記Ｎビットワードデータを第１のレートで転送用に配列し、
転送は、前記第１のレートと同じ速さそれ以上である第２のレートで行われることを特徴とする請求項１に記載の方法。
【請求項８】
前記第２のレートは前記第１のレートよりもＮ／Ｍ倍速いことを特徴とする請求項７に記載の方法。
【請求項９】
Ｘ個のワードのそれぞれの前記第１の部分は、Ｘ個のワードのそれぞれが供給された順番に対応した順序で転送されることを特徴とする請求項７に記載の方法。
【請求項１０】
Ｘ個のＮビットワードを第１の記憶素子内に転送用に配列し、
Ｘ個のワードのそれぞれの前記第１の部分及び少なくとも１個の他のビットグループを転送する間に、他のＸ個のＮビットワードを他の記憶素子内に転送用に配列し、前記Ｘ個のワードのそれぞれに関して、前記転送された少なくとも１個の他のビットグループから抽出された前記第２の部分を、対応する前記転送された第１の部分に結合することを特徴とする請求項１に記載の方法。
【請求項１１】
各Ｎビットワードが第１の部分及び第２の部分を有するＮビットワードデータをＭビットチャネル（ＭはＮよりも小さい）によって送る装置であって、
Ｘ個のワードのそれぞれの前記第１の部分をＭビットグループで転送する手段と、
前記Ｘ個のワードのうちの少なくとも２個のワードの前記第２の部分からのビットを含む少なくとも１個の他のビットグループを転送する手段とを備えた装置。
【請求項１２】
前記Ｘ個のワードのそれぞれに関して、前記転送された少なくとも１個の他のビットグループから抽出された前記第２の部分を、対応する前記転送された第１の部分に結合する手段をさらに有することを特徴とする請求項１１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータ処理に係わり、特に、デジタルデータ通信技術に関する。
【背景技術】
【０００２】
より複雑な回路を求め続けることによって、小面積のシリコンウェハ上に超大規模集積回路を製作することによって実現される重大な成果がもたらされた。これらの複雑な回路は、一連のデータを操作し、次に、そのデータを更なる処理のために順送りする、機能的に定められたブロックとしてしばしば設計される。このような機能的に定められたブロックからの通信情報は、同じチップ内における個別の集積回路の間（または「チップ」間）、或いは、より遠く離れた場所に設置された通信回路構成とシステムとの間で、少量又は大量のデータで送られる。構成とは無関係に、通信は、典型的に、データの完全性が維持されること、及び、チップセット設計が実装空間及び使用可能な動作電力の観点で実現可能な制限に対して敏感であることを保証するために、厳密に制御されたインタフェースを必要とする。
【０００３】
マイクロプロセッサ及びデジタル信号プロセッサを含むコンピュータ装置は、広範囲のアプリケーション用に設計され、実際にあらゆる産業で使用されている。様々な理由から、これらのアプリケーションの多くは、ビデオデータの処理に用いられる。多数のデジタルビデオ処理装置は、効率的にリアルタイム又は準リアルタイムで機能させるため益々複雑化している。回路がより複雑化するのにつれて、それに応じて回路ブロック間でデータを送る速度を高めることが要求される。これらの高速通信アプリケーションの多くは、多数のデータビットが並列通信路を通じて同時に送信される並列データ相互接続伝送を用いて実施することができる。典型的なシステムは、多数のモジュール（即ち、１つまたはそれ以上の協働的に機能するチップ（cooperatively-functioning chips））を含み、この多数のモジュールが、例えば、ケーブル、その他の相互接続、および／または、チップ上の内部バスの形態でパラレルデータバスに接続し、このパラレルデータバスを介して通信する。このような「パラレルバス化」は、高データレートのデータ転送を達成するために充分に受け入れられているアプローチであるが、最近では、デジタル装置をシステムに結合するためにより直接的なモードを支援するデジタル高速シリアルインタフェース技術が出現している。
【０００４】
あるデジタルビジュアルインタフェース（ＤＶＩ）の仕様は、ディスプレイ技術から独立したビジュアルデータ型に用いられる高速デジタル接続を規定している。ＤＶＩは、デジタルフラットパネルビデオディスプレイの急増と、グラフィックスカードを介してフラットパネルディスプレイをパーソナルコンピュータ（ＰＣ）へ効率的に付加する要求とに応じて発展した。アナログビデオ・グラフィックス・アレイ（ＶＧＡ）インタフェースを通じてデジタルディスプレイを結合するためには、最初に、デジタル信号をアナログＶＧＡインタフェース用のアナログ信号へ変換し、次に、フラットパネルデジタルディスプレイによる処理用のデジタル信号へ逆変換する必要がある。この２重の変換処理は、性能及びビデオ品質に損失をもたらし、コストを増大させる。これに対して、デジタルインタフェースを介してデジタルフラットパネルディスプレイを結合する場合には、デジタル−アナログ変換は不要である。フラットパネルディスプレイやデジタルＣＲＴのようなデジタルビデオディスプレイは、徐々に普及し始めているため、ＤＶＩインタフェースのようなデジタルインタフェースも徐々に普及し始めている。
【０００５】
ＤＶＩは、グラフィックスアダプタとディスプレイの間に高速デジタルデータ接続を設けるために、トランジション・ミニマイズド・デファレンシャル・シグナリング（ＴＭＤＳ）を実装する高速シリアルインタフェースを使用する。ディスプレイ（又は画素）データは、グラフィックスコントローラから、（グラフィックスカード上のチップ又はグラフィックスチップセットに実装された）ＴＭＤＳリンクを介して、ディスプレイコントローラへ流れる。ＴＭＤＳは、「オン」状態と「オフ」状態の間で遷移することによりデータを搬送する。ブール代数の排他的論理和（ＸＯＲ）演算又は排他的否定論理和（ＸＮＯＲ）演算を使用する最新の符号化アルゴリズムは、遷移を最小化するために適用される。この遷移の最小化は、ケーブルにおける過剰な電磁妨害（ＥＭＩ）レベルを防止する。付加的な演算がＤＣ成分をバランスさせるために実行される。入力８ビットデータは、転送のために、１０ビットの遷移最小化されＤＣバランスのとれた（ＴＭＤＳ）文字に符号化される。最初の８ビットは符号化されたデータであり、９番目のビットは、データがＸＯＲロジックとＸＮＯＲロジックのどちらで符号化されたかを示し、１０番目のビットはＤＣバランス化のために使用される。
【０００６】
ＴＭＤＳ相互接続層は、（赤色、緑色、及び、青色画素データ用の）３つの８ビット高速データチャネルと、１つの低速クロックチャネルとからなる。ＤＶＩは、最大で２つのＴＭＤＳリンクを許容し、各リンクは、ＲＧＢ情報用の３つのデータチャネルからなり、１６５ＭＨｚの最大帯域幅を有する。ＤＶＩは、改良され一貫した画質を全てのディスプレイ技術にもたらす。従来型のＣＲＴモニターでさえ、デジタルリンクの利点、エラーの減少に起因するビデオ画像の鮮明化、及び、デジタルリンクの至る所でのノイズ低下を実現するためにＤＶＩインタフェースを実装する。
【０００７】
標準的なＤＶＩ接続は、８ビットのデジタルデータ入力（ＴＭＤＳ符号化を除く）を取り扱うが、一部の最新式のハードウェア及びアプリケーション（例えば、デジタルＴＶ、デジタルセットトップボックスなど）、特に、高解像度を要求する高精細ピクチャー用のハードウェア及びアプリケーションは、１０ビットデジタルデータ（ＴＭＤＳ符号化を除く）を通信する必要がある。例えば、デジタルデータ暗号化は、デジタルリンクを介して、（ＰＣ、セットトップボックス、ＤＶＤプレーヤ、又は、デジタルＶＣＲのような）ビデオソースから、（ＬＣＤモニタ、テレビジョン、プラズマパネル、又は、プロジェクタのような）デジタルディスプレイへ流れるデジタルデータを保護し、それによって、そのコンテンツは複製されないようにしている。データは、デジタルリンクのトランスミッタ入力で暗号化され、リンクのレシーバ出力で復号化される。しかし、ある暗号化技術はデータのビット幅を拡張する。高帯域幅デジタルコンテンツ保護（ＨＤＣＰ）は、２つの付加ビットを付加する。例えば、その２つのビットは、暗号化中に８ビット入力データに付加され、全部で１０ビットになる。ＨＤＣＰ暗号化は、全部で１０ビットにするため２つの付加ビットを付加する。ＨＤＣＰ暗号化を使用して転送するためのＲ、Ｇ及びＢの３つの画素成分毎にＴＭＤＳ方式で符号化された１０ビットデータは、別の２ビットを必要とし、全部で１２ビットになる。しかし、ＴＭＤＳリンクを通して１０ビットデータを伝える１０ビット（ＴＭＤＳ符号化を除く）ＤＶＩ接続規格は、現在のところ存在しない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、データ転送インタフェースの改良は、より実行可能で、かつ、より高速の通信アプリケーションを可能にし、この通信アプリケーションは、データ完全性を維持すると共に、回路を高速化する要求を直接的に満たすことができる。本発明の種々の形態は、上記の問題点を解決し、他のアプリケーションに対しても同様に有用な通信方法及び装置を提供する。
【課題を解決するための手段】
【０００９】
本発明は、上記の課題を解決し、データパスのビット幅よりも広いビット幅を有するデータを通信する方法をもたらすデジタルデータインタフェースを対象とする。本発明は多数の実施形態及び用途で例示され、そのうちの一部が以下に要約されている。本発明の一実施形態によれば、ＮビットワードデータがＭビットのチャネルで送られ、ここで、ＭはＮよりも小さい。Ｎビットワードの各々は、第１の部分及び第２の部分を有する。Ｘ個の複数のワードの各々における第１の部分はＭビットグループで転送され、Ｘ個のワードのうち少なくとも２ワードの第２の部分からのビットを含む少なくとも１個の別のビットグループも転送される。Ｘ個のワードの各々の第２の部分は、転送された少なくとも１個の他のビットグループから抽出され、Ｎビットワードデータを再度組み立てるために、対応して転送された第１の部分に結合される。
【００１０】
本発明の別の形態によれば、第１の部分のビット長はＭの整数倍である。第２の部分のビット長はＭよりも短い。第１の部分はＭビットの符号化情報を含み、第２の部分は符号化情報及びＤＣ成分バランス化情報を含む。一実施形態では、少なくとも１個の別のビットグループはＭビットを含む。
【００１１】
本発明の別の形態によれば、Ｘは整数であり、Ｍ／（Ｎ−Ｍ）の倍数である。より具体的な実施形態によれば、１０ビットのデジタルデータが８ビットチャネルで送られ、Ｘが４である場合を対象とする。更なる実施形態では、チャネルは、標準的なデジタルビジュアルインタフェース（ＤＶＩ）を含む。第１の部分は、典型的に、最上位ビット部分であり、第２の部分は最下位ビット部分である。代替的な形態では、第１の部分は最下位ビット部分であり、第２の部分は最上位ビット部分である。
【００１２】
本発明の別の態様によれば、Ｎビットワードデータは第１のレートでＸ個の場所に格納される。各格納場所はＮビット幅であり、各ＮビットワードはＸ個の格納場所のうちの１つに格納される。Ｎビットワードデータのグループは第２のレートでＸ個の格納場所から転送される。一実施形態では、第２のレートは少なくとも第１のレートと同じ速さである。更なる一実施形態では、第２のレートは第１のレートよりも速い。さらに別の実施形態では、第２のレートは第１のレートのＮ／Ｍ倍の速さである。本発明の別の態様によれば、Ｘ個のワードの各々の第１の部分は、Ｘ個のワードの各々に与えられた順番に対応した順序で転送される。
【００１３】
より具体的な実施形態によれば、本発明は、第１の個数のＸ個のワードであって、各々がＮビットを有するワードを転送のために第１の記憶素子内に配列することを対象とする。Ｘ個のワードの各々の第１の部分と、少なくとも１個の別のビットグループを転送する間に、Ｘ個のワードのうちの別の個数のワードが転送のために別の記憶素子内に配列される。Ｘ個のワードの各々について、第２の部分は転送された少なくとも１個の別のビットグループから抽出され、対応して転送された第１の部分に結合される。
【００１４】
別の実施形態によれば、本発明は、ＮビットワードデータをＭビットチャネルで送る装置を対象とする。ここで、ＭはＮよりも小さい。各Ｎビットワードは第１の部分及び第２の部分を有する。第１の回路部は、Ｘ個のワードの各々の第１の部分をＭビットグループで転送するように適合されている。第２の回路部は、Ｘ個のワードのうちの少なくとも２個のワードの第２の部分からのビットを含む少なくとも１個の別のビットグループを転送するように適合されている。受信回路部は、転送された少なくとも１個の別のビットグループから第２の部分を抽出し、第２の部分を、Ｘ個のワードの各々に対応し転送された第１の部分へ結合するように適合されている。
【００１５】
その他の形態及び利点は、本発明の具体的な実施形態を対象としている。
【００１６】
上記の本発明の概要は、本発明の例示された各実施形態、又は、本発明のあらゆる実施形態を記述することを意図していない。
【発明を実施するための最良の形態】
【００１７】
添付図面及び以下の詳細な説明はこれらの実施形態をより具体的に例示する。
【００１８】
本発明は、本発明の様々な実施形態の以下の詳細な説明を、添付図面と共に考慮することでより完全に理解されるであろう。
【００１９】
本発明は様々な変更や代替的な形態に従うが、それらの細部が一例として図面に示され、以下で詳細に記述される。しかし、本発明を、記述された具体的な実施形態に限定する意図の無いことが理解されるべきである。一方、特許請求の範囲に記載されるような本発明の精神及び保護範囲に含まれるすべての変更、均等物、及び、代替を網羅することが意図されている。
【００２０】
本発明は、多種多様なデジタル通信アプリケーションに適用可能であると考えられ、特に、かなり広い帯域幅のデータをかなり狭い帯域幅の容量を有するデータパスを用いて送る技術の恩恵を受けるデジタルビデオインタフェースアプリケーションに有用であることが分かった。より詳細には、本発明は、より広い帯域幅のデータ、例えば、より解像度が高い、若しくは、符号化された画像により豊富な情報を通信したいという要望が、デジタル通信チャネルの実施やこのようなデータを受け入れる規格よりも先行しているデジタルデータパスに適用可能であると考えられる。本発明の様々な形態は、これらのアプリケーションを使用する例を説明することによって理解されるであろう。
【００２１】
本発明の概略的な実施形態によれば、回路部は、Ｍビットデータパスを用いてＮビットデジタルデータを送り、ここで、ＭはＮよりも小さく、データパスの送信端でデジタルデータを比較的小規模のデータグループに配列するため、スイッチング、多重化、及び、クロッキングロジックを用いる。例えば、Ｎビットデータは、Ｍビットデータパスでの転送のために、Ｍビットグループにパーシングする。少なくとも１個のデータグループは、複数の入力Ｎビットワードから抽出されたビットにより構成されたグループに転送のために配列される。比較的小規模のデータグループは、その後、受信端で元のＮビットワードに再度組み立てられる。
【００２２】
クロックドメイン境界に亘って配置されたバッファ部は、データパスの各端で、それぞれ、グループ化オペレーション及び再組立てオペレーションのため使用される。転送クロックドメインは、少なくとも、データパスの送信端へ供給するクロックドメインと同じ速さである。デジタルデータは、あるレートで送信バッファ装置に供給され（例えば、「書き込み」クロックに従って書き込まれ）、送信用バッファから通信チャネルを介して、より高速な他のレートで転送される（例えば、他の「読み出しクロック」に従ってクロックアウトされる）。より詳細な構成では、入力レートと転送レートとの間のパーセント差は、入力デジタルデータワードの帯域幅とデータパス帯域幅との間のパーセント差に比例する。比較的小規模のサイズのデジタルデータグループは、データパスを通じた転送当たりのビットの減少量に起因するビットスループットの変化を補償するために、より高速なレートでデータパスを通じて転送される。一実施形態では、帯域幅の間のパーセンテージ差は、第１の（入力）レートと第２の（転送）レートとの間の速度を等価的に増加させることによって補償される。例えば、入力データストリーム帯域幅がデータパス帯域幅よりも２５％大きい場合、データパスを通る転送レート（例えば、読み出しクロック）は、データストリーム入力レート（例えば、書き込みクロック）よりも２５％高速であり、これにより、データパスに亘ってビットスループットを入力データストリームスループットと等しい状態に維持する。
【００２３】
他の形態によれば、入力デジタルデータの各Ｎビットワードは第１の部分と第２の部分に区分けされ、第１の部分のビット量はＭの倍数であり、第２の部分のビット量はＭビットよりも少ない。複数の（例えば、Ｘ個のワードの各々からの）第１の部分は、一度にＭビットで転送される。例えば、Ｍビットを有する第１の部分は、１個のＭビットグループで転送される。２Ｍビットを有する第１の部分は、２個のＭビットグループで転送される。複数の第２の部分からのビットは、配列され（即ち、一体として連結され）、少なくとも１個の他のビットグループとして転送され、このまたはこれらの各ビットグループは最大でＭビットを有する。例えば、Ｘ個の全てのワードの第２の部分が転送用のＭビットグループに一体として結合される。他の具体例では、Ｘ個の全てのワードの第２の部分は転送用のグループに一体として結合され、そのグループはＭビット未満を有する。さらに他の具体例では、Ｘ個のワードのうちの少なくとも２個の第２の部分からのビットは、グループとして配列され（即ち、連結され、又は、一体として結合され）、転送され、そのグループは最大でＭビットを有する。データパスの受信端において、転送されたデータは、分解されてＮビットワードへ戻る。配列の分解処理は、データパスの送信端でのデータ配列処理に対応する。例えば、第２の部分のビットは、転送された少なくとも１個の付加（即ち、第１の部分ではない）グループから抽出され、適切な順番でそれぞれの第１の部分に再度組み立てられ、それぞれのＮビットデータワードを再形成する。
【００２４】
本発明の他の実施形態によれば、Ｘは整数であり、入力データビット幅Ｎと、チャネルビット幅Ｍの関数である。Ｘは、一実施形態では、比Ｍ／（Ｎ−Ｍ）の倍数である。より詳細な一実施形態では、１０ビットの入力デジタルデータが８ビットチャネルを用いて送られ、そのデジタルデータは、パーシングするＸ個のワードグループを転送するために配列され、Ｘは、８／（１０−８）＝８／４＝４の倍数である。この比はそのまま整数になるので、４入力ワードのグループは、ビット幅１０ビットび入力データを、８ビットチャネルを用いて転送するために配列される。
【００２５】
より具体的な実施形態によれば、本発明の回路構成は、デジタルビジュアルインタフェース（ＤＶＩ）のインタフェース部を有するデータパスを含む。ＤＶＩインタフェース部は、ＤＶＩリンクを含み、出力データストリームの安定な平均ＤＣ値を維持するために、トランジション・ミニマイズドＴＭＤＳシグナリングプロトコルを用いるＨＤＣＰを具備する。ＴＭＤＳは、銅及び光ファイバケーブルを介したデータ伝送のための８ビットのデータを１０ビットの遷移最小化されＤＣバランス化されたキャラクタへ変換する符号化アルゴリズムによって実現される。ＤＶＩリンクによる送信はシリアル化され、銅ケーブルを通じたＥＭＩを低減させるために最適化される。レシーバ端でのクロック再生は高い歪み許容度を示し、短い低コストのケーブルと同様に、より長いケーブル長を利用することを可能とする。
【００２６】
本発明の他の形態によれば、入力デジタルデータ（例えば、複数のＮビットワード）は第１のレートで供給される。一実施形態によれば、入力Ｎビットワードデータは、メモリ又はバッファのような記憶素子のＸ個のレジスタに格納される。各格納場所はＮビットを格納するため適合している。これにより、ＮビットワードはＸ個の格納場所の各々に格納される。Ｎビットワードの部分は、第２のレートでＸ個の格納場所からグループとして転送される。一実施形態では、第２のレートは少なくとも第１のレートと同じ速さである。更なる実施形態では、第２のレートは第１のレートよりも速い。さらに他の実施形態では、第２のレートは、第１のレートよりもＮ／Ｍ倍高速である。Ｘ個の１０ビットワードの各々の第１の部分は、一実施形態では、所定の順序で、例えば、Ｘ個のワードの各々が供給された（例えば、記憶素子に書き込まれた）順番に対応した順序で転送される。
【００２７】
本発明の更なる概略的な実施形態によれば、Ｎビットワードの第１の量Ｘは、上述のようにＭビットデータパスを通して転送するために、第１の記憶素子に配列される。ここで、ＭはＮよりも小さい。転送は、上述のように、Ｍビット以下のグループで達成される。第１の記憶素子からのデータ（例えば、第１の部分、及び、Ｘ個のワードの第２の部分から得られた少なくとも１個の他のビットグループ）の転送と並行して、他の多数のＸ個のワードが転送のために他の記憶素子に配列される。入力データストリームは、一実施形態によれば、選択装置により、他の記憶素子の格納場所へ転送される。この他の多数のＸ個のワードは、続いて、第１の記憶素子からデータパスによってデータを転送するために上記の同じデータグループ化技術を用いてデータパスを介して転送される。転送待機中のデータがまだある場合、一方の記憶素子からのデータ転送オペレーションと並行して、Ｘ個のワードがもう一方の記憶素子に供給される。並行した転送／供給オペレーションは、一実施形態では、２つの記憶素子の間で交互に入れ替わる。この処理は、第２の記憶素子からデータを転送する間に転送用のデータを第１の記憶素子に供給、配列することと、第１の記憶素子からデータを転送する間に転送用のデータを第２の記憶素子に配列することを交互に行いながら、入力データストリームを処理し続ける。多数のＸ個のワード毎に、第２の部分は、転送された少なくとも１個の他のビットグループから抽出され、多数のＸ個のＮビットワードを再度組み立てるために、対応した転送された第１の部分に結合される。
【００２８】
他の実施形態によれば、本発明は、ＮビットワードデータをＭビットチャネルで送る装置を対象とする。ここで、ＭはＮよりも小さい。この装置は、各Ｎビットワードを、第１の部分及び第２の部分にパーシングするように適合されている。第１の回路構成は、Ｘ個のワードの各々の第１の部分をＭビットグループで転送するように適合されている。第２の回路構成は、Ｘ個のワードのうちの少なくとも２個のワードの第２の部分からのビットを含む少なくとも１個の他のビットグループを転送するように適合されている。受信回路構成は、転送された少なくとも１個の他のビットグループから第２の部分を抽出し、第２の部分を、Ｘ個のワードの各々について対応し転送された第１の部分へ結合するために適合され、それによって、受信端でＮビットワードを再度組み立てる。
【００２９】
図１は、１０ビット（「１０−ｂ」）デジタルデータを８ビット（「８−ｂ」）チャネルで転送するための本発明の回路構成１００の一実施形態を示す図であり、チャネルは８−ｂＤＶＩ規格を実施する部分１１０を含み、この実施形態では、Ｎ＝１０、Ｍ＝８であり、Ｍビットチャネルはデジタルビジュアルインタフェース（ＤＶＩ）部を含む。チャネル部１１０は、トランジション・ミニマイズド・デファレンシャル・シグナリング（ＴＭＤＳ）データリンク１２０を含む。データは、ＴＤＭＳトランスミッタ１２２によってＴＭＤＳリンクを介して送信され、ＴＭＤＳレシーバ１２４によって受信され、ＴＭＤＳトランスミッタとＴＭＤＳレシーバはそれぞれＴＭＤＳリンクに結合されている。高帯域幅デジタルコンテンツ保護（ＨＤＣＰ）エンコーダ１３０はＴＭＤＳトランスミッタに接続され、ＨＤＣＰデコーダ１３４はＴＭＤＳレシーバに接続され、それぞれデジタルデータを符号化し、復号化する。
【００３０】
データソース１４０（例えば、フラットパネルグラフィックスコントローラ）は、回路構成１００を通して、データリンク１５０（例えば、デジタル式フラットパネルディスプレイ又はＣＲＴ）へ転送されるべき複数の１０ビットデジタルデータストリームを供給する。赤色（Ｒ）ビデオ画像情報はデータストリーム１４２で伝送され、緑色（Ｇ）ビデオ画像はデータストリーム１４４で伝送され、青色（Ｂ）ビデオ画像はデータストリーム１４６で伝送される。別の形態では、Ｙ、Ｕ及びＶ信号情報が３つのデジタルデータストリームで、それぞれ伝送される。
【００３１】
スイッチング、多重化及びクロッキング方式が、トランスミッタ側のジャンクションボックス（ＪＢＯＸ）１６０と、それを補完するレシーバ側の逆ジャンクションボックス（ＩＪＢＯＸ）１７０とを用いて実現される。ＪＢＯＸの機能は、データパス（例えば、１４２、１４４及び１４６）を介して通信された１０ビットデータストリームの各々を、それぞれデータパス１６２、１６４及び１６６を介して通信される、対応した８ビットデータストリームに分解することであり、標準的なＤＶＩインタフェースはこれらの８ビットデータストリームを変更することなく容易に伝送できる。レシーバ側では、ＨＤＣＰデコーダを介してＴＭＤＳレシーバから送信された８ビットデータストリームは、各１０ビットデータストリームに再度組み立てられる。
【００３２】
次に、図２を参照して、一例として、図１に示された３個（Ｒ、Ｇ及びＢ、又は、Ｙ、Ｕ及びＶ）の１０ビットデジタルデータストリームのうちの１つを説明する。回路構成１００のＪＢＯＸ１６０は、複数のＸ個の連続的な１０ビットデータワードを、転送用のより小さい８ビットグループにパーシングする。一実施形態では、全部で４０ビットが５個の８ビットデータグループに配列され、最初の４個の８ビットグループの各々は、４個の１０ビットワードのうちの１個の最上位８ビット（ＭＳＢ）である。最後（５番目）の８ビットグループは、４個の１０ビットデータワードの各々からの最下位２ビット（ＬＳＢ）を具備する。
【００３３】
１０ビットワードは、データソース１４０（例えば、フラットパネルグラフィックスコントローラ）から供給され、１０ビットデータパス１４２を介して、デマルチプレクサ（「ｄｅｍｕｘ」）２８０に結合される。デマルチプレクサ２８０は、第１のバッファ（バッファ０）２９０と、第２のバッファ（バッファ１）２９５に接続される。一連の１０ビットワードが第１のバッファ２９０へ供給され、引き続き、第２のバッファ２９５へ供給される。各バッファは、Ｘ個の１０ビットレジスタ、本実施形態では、４個の１０ビットレジスタを含み、第１のバッファにはレジスタ２９１、２９２、２９３及び２９４があり、第２のバッファにはレジスタ２９６、２９７、２９８及び２９９がある。各レジスタは、１個の１０ビットデータワードを格納するように適合されている。レジスタ２９１はバッファ０のレジスタ０であり、従って、レジスタ２９１の１０ビットの格納場所は、バッファ０内のレジスタ０のビット０からビット９を意味するｒｅｇ００［９：０］のように表すことができる。同様に、ｒｅｇ１３［９：０］は、バッファ１（即ち、バッファ２９５）内のレジスタ３（即ち、レジスタ２９９）のビット０からビット９を意味する。
【００３４】
Ｘの大きさは、入力データストリームビット幅とデータパスビット幅との間の相対差に基づいて設計される。最大効率のためには、Ｘは、Ｍ／（Ｍ−Ｎ）の倍数、例えば、Ｍ／（Ｎ−Ｍ）の倍数の中で整数になる最小倍数になるように選択され、その結果として、第２の部分から抽出されたビットをＭビットグループにグループ化することが可能になる。第２の部分から抽出されたビットがＭビット未満でグループ化されるならば、データパス容量は無駄に使用され、転送効率が低下する。図２に示された実施形態では、Ｍは８であり、（Ｎ−Ｍ）は２であるので、Ｍ／（Ｎ−Ｍ）は８／２、即ち、４である。これは、最小倍数（１倍）の整数でもある。しかし、７ビットチャネルの場合、Ｍ／（Ｎ−Ｍ）は７／３、即ち、２．３３である。整数になる最小倍数は３倍、即ち、７である。したがって、７個の格納場所を有する記憶素子を実装することが最も効率的である。
【００３５】
バッファ２９０内で、レジスタ２９１が充填のためにデマルチプレクサ２８０によって選択され、次に、バッファ２９０への矢印Ａ０、Ｂ０、Ｃ０及びＤ０によって示された順番にレジスタ２９１等が選択される。バッファ２９５のレジスタを充填するためのデータパスは、続くバッファ充填を行う実施形態を示すために同様に参照される。デマルチプレクサ２８０を通して、バッファ２９０及び２９５は、単一の１０ビットデータストリームから連続的に充填される。バッファ２９０及び２９５は、オプションとして、別の固定した順に充填され得るが、データパスの受信端での再組立てオペレーションはその特定の順番に対応させることが必要となる。
【００３６】
各レジスタのデータは、例えば、第１の部分及び第２の部分と、最上位ビット（ＭＳＢ）部分２８２と、最下位ビット（ＬＳＢ）部分２８４とに区分される。この区分は、物理的に実施してもよく、或いは、ビットアドレスに従って論理的に実施してもよい。例えば、他の実施形態では、各バッファは、単一の４０ビット素子であり、第１の部分及び第２の部分は、アドレスによって、又は、その他の識別トラッキング技術（identification tracking technique）によって論理的に分離される。バッファ２９０及び２９５は、別個の素子でなくてもよく、より大規模の汎用メモリ構造内に割り付けられたアドレス格納場所を含む様々な構成で実施される。
【００３７】
データは、第１のレートで本発明の回路構成に供給される。例えば、データは、第１のクロック信号パス２０５で受信された第１のクロック信号ＣＬＫ１に従った第１のレートで、デマルチプレクサ２８０を介してバッファ２９０及び２９５へ格納又は書き込まれる。一方のバッファ、例えば、バッファ２９０が先に充填される。一方のバッファが充填されると、充填されたバッファ（例えば、バッファ２９０）からのデータ転送オペレーションは、もう一方のバッファ（例えば、バッファ２９５）への充填オペレーションと並行して実行する。バッファ２９０からのデータ転送は、バッファ２９５を充填するために必要な時間内に完了するので、バッファ２９５が充填されると、デマルチプレクサ２８０は、遅延を要することなく、充填するためのバッファ２９０を再び選択することが可能である。データはバッファ２９５から転送され、バッファ２９０は同時に再充填される。並行した充填／転送オペレーションは連続的に進行し、２つのバッファの間で充填／転送オペレーションが交互に入れ替わる。他の実施形態では、１個のバッファだけが使用され、充填／転送オペレーションの連係のために必要な遅延が充填オペレーションと転送オペレーションの間に設けられる。別の実施形態では、単一のバッファが実装され、並行した充填／転送オペレーションが単一のバッファの２つの部分の間で交互に入れ替わる。さらに別の実施形態では、データオーバーフローを防止するため、２個以上のバッファが使用され、バッファ充填オペレーションとデータ転送オペレーションは、上記の方法と同様の方法で連係されるが、交互の順番ではなく、ラウンドロビン方式の順番で連係される。
【００３８】
図２に示された実施形態では、データは、図２に矢印ａ０、ｂ０、ｃ０、ｄ０及びｅ０によって示されているように、予め決められた順番でバッファ０から転送される。図示されているように、レジスタ２９１の第１の部分はｒｅｇ００［９：２］に格納された最上位８ビットであり、第２の部分はｒｅｇ００［１：０］に格納された最下位２ビットである。ダウンストリームデータパス（即ち、ＨＤＣＰエンコーダ１３０及びその下流）のビット幅は８ビットであり、矢印ａ０−ｄ０によって示されるように、レジスタ２９１の第１の部分が最初に転送され、レジスタ２９２、２９３及び２９４のそれぞれの第１の部分がその後に続くことに注意すべきである。他のビットグループは、バッファ２９０のレジスタに格納されたデータの第２の部分２８４からのビットを用いて形成される。図２に示されるように、第２の部分は、ダウンストリーム８ビットデータパスを介した転送用の８ビットワードを形成するために一体として連結される（｛  ｝の記号は連結を意味する）。
【００３９】
当業者には明らかであるように、充填オペレーションと転送オペレーションはバッファ２９０及び２９５によって切り離されている。バッファ２９０から転送される８ビットグループの特定の順番は、パーシングオペレーション及び再組み立てオペレーションを通じて、各第１の部分と第２の部分の間の対応関係を維持することの次に重要である。例えば、本発明の他の実施形態では、転送の順番は、レジスタ２９４の第１の部分、次に、レジスタ２９３、２９２、２９１の第１の部分、最後に、第２の部分から形成された８ビットワードである。さらに他の実施形態では、第２の部分は第１の部分を転送する前に転送される。パーシングされたグループが送られる様々な順番は、データパスの受信端において、Ｎビットワードをソートし、再度組み立てを行い、そして、最初にＮビットワードを受信した順番に従ってそれらを送るために適した再組み立てルーチンと合致するに過ぎない。
【００４０】
バッファ２９０の各レジスタからのデータと、第２の部分の連結は、転送用のマルチプレクサ（「ｍｕｘ」）２８６によって順次に選択され、マルチプレクサ２８８まで送られる。同様に、バッファ２９５の各レジスタからのデータと、第２の部分の連結は、マルチプレクサ２８７によって連続的に選択され、マルチプレクサ２８８まで送られる。マルチプレクサ２８８は、データパス１６２及びＨＤＣＰエンコーダ１３０を介してビット幅が制限されたダウンストリームデータパス（例えば、ＴＭＤＳデータリンク１２０）に結合される。マルチプレクサ２８６、２８７及び２８８は、転送クロック信号パス２０８を介して受信した転送クロック信号ＣＬＫ２に従って動作する。
【００４１】
続く４個の１０ビット入力ワードのグループを処理するために用いられる「ピンポン式」のタイミング構造は、図示された実施形態では、２つの分離したクロックを利用する。このクロックは固定の周波数比を有する。４個の１０ビットデータワードは、遅い方のＣＬＫ１信号に従ってＪＢＯＸにクロック入力され、４サイクルで一方のバッファ（例えば、バッファ２９０）に集められる。しかし、４個の１０ビットデータワードに収容された全ての情報を転送するためには、５個の８ビットグループをバッファからクロック出力しなければならない。５個の８ビットグループは、速い方のクロック信号ＣＬＫ２を用いて、バッファ２９０から読み出される。これらの８ビットデータグループは、標準的なＤＶＩインタフェースへ流される。
【００４２】
バッファ充填レート（例えば、クロック信号ＣＬＫ１）の時間周期をＴ１として表し、転送レート（例えば、クロック信号ＣＬＫ２）の時間周期をＴ２として表す。転送オペレーション中にバッファの上書きを防止し、或いは、間違ったデータの転送を防止するために、バッファ充填オペレーション及び転送オペレーションは同じ持続時間を有するように設計される。従って、４×Ｔ１は、５×Ｔ２と一致する必要があり、これは、クロック時間周期比がＴ１／Ｔ２＝５／４であることを意味する。バッファ充填レートの周波数をＦ１によって表し、転送レートの周波数をＦ２によって表し、周波数は周期の逆数（即ち、Ｆ＝１／Ｔ）として表されることに注意すると、
Ｔ１／Ｔ２＝（１／Ｆ１）／（１／Ｆ２）＝Ｆ２／Ｆ１＝５／４＝１．２５
である。したがって、転送レート（例えば、クロック信号ＣＬＫ２）は、バッファ充填レート（例えば、ＣＬＫ１）よりも１．２５倍速くなければならない。この比は、フラクショナル周波数逓倍器を使用して容易に実現される。
【００４３】
図３は、一実施形態におけるデータ供給オペレーション３２０に対するクロック信号とデータ転送オペレーション３３０で使用されるクロック信号との間のタイミング関係を示す図である。位相アライメントウィンドウ３１０には、４サイクルのＣＬＫ１  ３２０と、５サイクルのＣＬＫ２とが含まれる。２個のクロック信号の位相は、１つの例示的な装置では、位相調整器を用いて位相合わせされるので、クロックエッジは、位相アライメントウィンドウ内で、Ｔ１の４サイクル毎、及び、Ｔ２の５サイクル毎に整列する。
【００４４】
バッファ２９０又は２９５のうちの一方で最初にデータを受信したとき、バッファからの転送（例えば、バッファの読み出し）は、充填されたバッファにおいて充分なデータが転送（即ち、読み出し）オペレーションを開始するために利用可能であることを、書き込みロジック制御（図示せず）が読み出しロジック制御（図示せず）に知らせた後にだけ開始される。読み出しオペレーションが始まると、読み出しオペレーションは、転送クロック信号ＣＬＫ２に従って進行し、書き込みオペレーションは、特定のバッファへ連続して供給されるクロック信号ＣＬＫ１に従って進行する。一定の時間間隔がそれらの間で保たれる。
【００４５】
バッファからの転送（例えば、読み出し）オペレーションは、転送オペレーションがバッファ充填オペレーションに追いつかないことを保証するために、データがバッファへ供給された（例えば、書き込まれた）後にある遅延期間を開始してよい。一実施形態では、転送オペレーションは、全てのバッファレジスタが満たされた後に行われる。他の実施形態では、転送オペレーションは、バッファの１個以上のレジスタにデータが収容された後に行われる。転送オペレーションは、位相アライメントウィンドウ内の４個の可能なＣＬＫ１のクロックエッジのうちの１つで始めてもよい。転送は、ＣＬＫ１クロックドメイン中の書き込みと、ＣＬＫ２クロックドメイン中の読み出しとを含む。ＣＬＫ１クロックドメインからＣＬＫ２クロックドメインへの読み出し開始信号の同期は、準安定性の機会を減らすために必要である。読み出し開始制御信号の２重のレジスタ処理によって、パルスストレッチを必要とすることなく、クロックドメインを同期させる。なぜならば、転送は相対的に遅いクロックドメインから相対的に速いクロックドメインへ行われるからである。更なる同期機構は、２重のバッファ処理、即ち、図２における２個のバッファ２９１と２９６との間の「ピンポン式」の交互入れ替えによって実現される。データが一方のバッファから転送される間（例えば、データがそのバッファから読み出される間）に、新しいデータがもう一方のバッファへ供給される。複数のバッファ構成を使用する２重のバッファ処理は、転送オペレーションがバッファ充填オペレーションと干渉することを防止し、それに含まれる保証は、転送オペレーションがデータ供給オペレーションを上回らないこと、即ち、未だ供給されていないデータの転送を試みないこと、並びに、転送オペレーションが本発明の回路構成の交互オペレーション中で遅れ過ぎることなく、これによって、例えば、あるバッファ格納場所における先行データがバッファからデータパスへ送出される前に、そのデータがそのバッファ格納場所で上書きされないことである。２重のレジスタ処理と２重のバッファ処理の組み合わせは有効に機能する。なぜならば、転送クロックドメインは、バッファ充填クロックドメインよりも相対的に速いからである。一実施形態では、２個のクロックドメイン周波数の比の間のパーセント差は、転送ビット幅の転送ビット幅に対する比に正確に一致する。２サイクルの待ち時間は、読み出し開始制御信号のクロックドメイン同期のための２重のレジスタ処理によって生じ、それにより、バッファ０の第２のレジスタ（ｒｅｇ０１）へデータが供給（例えば、書き込み）のと同時に（転送オペレーションを始動するため）読み出し開始フラグを立てると、第１のデータグループの転送（例えば、読み出し）は、バッファ０が殆ど満杯になるときとほぼ同じ時間まで延期される。
【００４６】
併せて、バッファの第２のレジスタがクロックドメインＣＬＫ１中に新しいデータを供給されるのと同時に読み出し開始信号をアサートし、読み出し動作を始動するために読み出し開始信号がクロックドメインＣＬＫ２で同期されかつ認識されるように２重レジスタ処理を約２サイクル遅延させると、転送動作はバッファ充填動作と決して干渉しないことが保証される。図４乃至８は、それぞれ、転送動作が、位相アライメントウィンドウ内の４個の可能なＣＬＫ１クロックエッジ位置の何れかで正常に開始されることを示す図である（Ｔ１／Ｔ２＝５／４であるクロックドメインが例示されている）。
【００４７】
以上の通り、本発明の様々な実施形態は、例えば、ビデオ信号処理、暗号化、及び、特に、その他のコンピュータで実施される制御アプリケーションで実行される一連の符号付き及び符号無しのバイナリ演算により、高速な加算をもたらし得る。一般的に、本発明の回路構成及び方法は、ＡＬＵが使用されるようなあらゆる場合に適用可能である。高解像度装置と、標準ＤＶＩインタフェースを具備した標準的な家電製品との間の１０ビットデータの交換に特に役立ちかつ有用であるが、ここに開示された方法は本質的に柔軟であり、Ｎ＞Ｍである場合に、ＭビットインタフェースによるＮビットデータの伝送を実現し易くする。上記の種々の実施形態は、例示のためだけに示されたものであり、発明を限定する意味で解釈されるべきではない。上記の説明及び図示に基づいて、当業者は、ここに例示され説明された典型的な実施形態及び適用に完全には沿わないような、様々な変形及び変更が本発明になされることを容易に認識するであろう。このような変形及び変更は、特許請求の範囲に記載された本発明の真の精神及び範囲から逸脱するものではない。
【図面の簡単な説明】
【００４８】
【図１】本発明による標準的なＤＶＩインタフェースを組み込むインタフェースの一例のブロック図である。
【図２】本発明によるＮビットデータストリームとＭビットデータパスの間のインタフェースの一例の概略的なブロック図である。
【図３】本発明によるＮビットデータストリームとＭビットデータパスの間のインタフェースの一例のクロック関係のタイミングチャートである。
【図４】本発明によるデータ供給オペレーションとデータ転送オペレーションの間の同期を示すインタフェースの一例のタイミングチャートである。
【図５】本発明によるデータ供給オペレーションとデータ転送オペレーションの間の同期を示すインタフェースの一例のタイミングチャートである。
【図６】本発明によるデータ供給オペレーションとデータ転送オペレーションの間の同期を示すインタフェースの一例のタイミングチャートである。
【図７】本発明によるデータ供給オペレーションとデータ転送オペレーションの間の同期を示すインタフェースの一例のタイミングチャートである。
【図１】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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2005508592.tif 000034