(57)【要約】  平行電極（ε1，ε2）を高密度に含む電極手段（Ｅ）中に高アスペクト比の電極を構築するための方法において、電極は、パターニングごとに同じ１つのフォトマスクを使用した連続する処理工程の反復実行されるシーケンスで構築され、電極はシーケンスの反復回数に従って所望のアスペクト比で形成され、また電極手段の上部表面は最終処理工程で平坦化される。
2005513784.tif 000002
【特許請求の範囲】
【請求項１】
平行な電極（ε1，ε2）を高密度で含む電極手段（Ｅ）中に高アスペクト比の電極を構築するための方法であって、本方法は次の連続した処理工程、
ａ）基板（１）上に高さｈに電極材料（ε）の第１の広域層を堆積する工程、
ｂ）前記電極材料（ε）をパターニングして、前記電極材料（Ｅ）の第１の平行電極（ε1）を形成する工程であって、前記第１電極（ε1）が幅ｗおよび高さｈを有し、また幅ｄの窪み（２）によって分離されている工程を含んでおり、
ここで本方法は、更なる連続した処理工程、
ｃ）幅ｗの一部である厚さδの障壁層で前記第１電極（ε1）を覆う工程であって、それによって窪み（２）の幅ｄが２ｗ＋２δに等しくなる工程、
ｄ）障壁層（３）を備えた前記第１電極（ε1）を覆って、電極材料（ε）の第２の広域層を堆積し、それで以て窪み（２）を埋める工程、
ｅ）電極材料（ε）の第２層をパターニングして、前記電極（ε1）と前記電極を覆う障壁層（３）との間の窪み（２’）中に電極手段（Ｅ）の第２の平行電極（ε2）を形成する工程であって、前記第２電極（ε2）は前記第１電極（ε1）よりも高く、高さＨ−ｈまで延びて、それから障壁層（３）によって絶縁されている工程を含むことを特徴とし、
この後に、必要に応じて第１および第２電極（ε1，ε2）に対してそれぞれ処理工程ｃ）−ｅ）のシーケンスを交番的に実行し、連続的な処理工程ｃ）−ｅ）のシーケンスをｎ回実行した後で、最終的な処理工程においてすべての電極について所望のアスペクト比（ｎ＋１）（Ｈ−ｈ）／ｗが得られるまで繰り返され、
最終的な処理工程であって、ほぼ等しい高さ（ｎ＋１）（Ｈ−ｈ）の電極（ε1，ε2）を得るように電極材料を取り付け、次に平坦化処理のなかで余分な電極材料（ε）を除去することを含む工程、
を含んでいる方法。
【請求項２】
請求項１に記載の方法であって、
電極材料（ε）として無機導電性材料、例えば金属が選ばれることを特徴とする方法。
【請求項３】
請求項１に記載の方法であって、
電極材料（ε）として有機導電性材料、例えば導電性ポリマーが選ばれることを特徴とする方法。
【請求項４】
請求項１に記載の方法であって、
前記基板が半導体材料、例えばシリコンであり、それによって半導体材料が処理されて電極材料に対する絶縁層を形成するか、あるいはそれの表面に取り付けられる絶縁性薄膜によって覆われることを特徴とする方法。
【請求項５】
請求項１に記載の方法であって、
障壁層として絶縁性の無機または有機材料が選ばれることを特徴とする方法。
【請求項６】
請求項５に記載の方法であって、
障壁層としてヒステリシスを示すことのできる分極性誘電体材料、例えば強誘電体またはエレクトレット材料が選ばれることを特徴とする方法。
【請求項７】
請求項６に記載の方法であって、
強誘電体またはエレクトレット材料としてポリマーまたはコポリマー材料が選ばれることを特徴とする方法。
【請求項８】
請求項１に記載の方法であって、
フォトマイクロリソグラフィおよびエッチングによって電極材料（ε）をパターニングして電極（ε1，ε2）をそれぞれ形成する工程を特徴とする方法。
【請求項９】
請求項８に記載の方法であって、
１つの同じフォトマスクをパターニング工程で使用して、電極（ε1）および電極（ε2）をそれぞれパターニングするときに、交番する処理工程シーケンスにおいて前記フォトマスクを同じ距離ｗ＋δだけ前後にずらすように移動させることを特徴とする方法。
【請求項１０】
請求項１に記載の方法であって、
最終処理工程が電極（ε1，ε2）の上部表面を広域障壁層（４）で覆うことを特徴とする方法。
【請求項１１】
請求項１に記載の方法であって、
最終処理工程が、電極手段（Ｅ）中のすべての第２電極（ε1；ε2）上部を覆って障壁層（３）を適切なものとして残すことを特徴とする方法。
【請求項１２】
請求項１に記載の方法であって、
最終処理工程が、電極手段（Ｅ）の上部表面に同じ高さに露出した障壁層（３）とともに、電極（ε1；ε2）を残すことを特徴とする方法。
【請求項１３】
請求項１に記載の方法であって、
電極層の高さＨが、第２電極層を含めて２ｈとして選ばれることを特徴とする方法。
【請求項１４】
請求項１に記載の方法であって、
電極幅ｗとして、適用されるパターニング処理のデザイン・ルールに従う最小の処理定義可能な特徴的寸法が選ばれることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度に配置された平行電極を含む電極手段中に高アスペクト比の電極を構築するための方法に関するものであって、本方法は、ａ）基板上に電極材料の第１の広域層を高さｈに堆積する工程、ｂ）前記電極材料をパターニングして、電極手段の第１の平行電極を形成する工程であって、前記第１電極は幅ｗおよび高さｈを有し、幅ｄの窪みによって分離されている工程、の連続的な処理工程を含み、また本方法は、ｃ）前記第１電極を厚さδの障壁層で覆う工程であって、δは幅ｗの一部であり、従って窪みの幅ｄが２ｗ＋２δに等しくなる工程、ｄ）障壁層を含む前記第１電極を覆って電極材料の第２の広域層を堆積し、それで以て前記窪みを埋める工程、ｅ）前記第２の電極材料層をパターニングして、前記電極とそれを覆う障壁層の間の窪みの中に電極手段の第２の平行電極を形成する工程であって、前記第２電極は前記第１電極の上に高さＨ−ｈまで延びて、それから障壁層によって絶縁されている工程、の更なる連続的な処理工程を含むことを特徴とし、この後、必要に応じて、前記第１および第２電極に対してそれぞれ処理工程ｃ）−ｅ）のシーケンスを交番的に適用し、連続的な処理工程ｃ）−ｅ）をｎ回繰り返して実行した後の最終処理工程ではすべての電極について所望のアスペクト比が得られるようにし、最終的な処理工程はほぼ等しい高さの電極を得るように電極材料を取り付け、次に平坦化処理において余分な電極材料を除去することを含んでいる。
【背景技術】
【０００２】
本発明は、同一出願人に属する同時係属国際特許出願第ＰＣＴ／ＮＯ０２／００４１４号に開示された電極手段の製造方法に関連する。この特許出願は、第１および第２の電極層中にそれぞれ平行なストリップ状電極を含む電極手段を作成し、またそれらの間に設けられる機能性媒質の広域層とコンタクトを取る方法を教える。第２層の電極は第１層の電極と直交して、機能性媒質中の機能的要素をアドレッシングできる電極マトリクスを形成し、前記要素は第１および第２の層との互いに交差する電極相互間に、立体要素として定義される。各層中の平行なストリップ状電極は非常に高密度で配置されており、与えられたデバイス領域において電極材料の非常に高い充填率を可能とする。実際、この充填率は、平行なストリップ状電極が層中で非常に薄い絶縁性障壁層のみによって互いに分離され、この障壁層の幅が平行なストリップ状電極の幅のほんの一部であることから、１に近い値にすることができる。この種の電極手段はマトリクス的にアドレッシング可能なデバイス、例えば２つの電極層に挟まれた強誘電体メモリ材料の形の機能性媒質を備えたメモリ・デバイスに使用するのに適しており、電極手段の中で第１電極層の電極がワード・ラインを、また第２電極層の電極がビット・ラインを構成するようにでき、それによって１つのメモリ・セルはそれぞれ第１および第２の電極層の電極が互いに交差する場所に定義およびアドレッシングできる。
【０００３】
この種の電極手段中の高密度な電極配置は、例えば、同時係属国際特許出願第ＰＣＴ／ＮＯ０２／００３９０号に開示された種類のメモリ・デバイスに適用できるが、ここで、メモリ材料は挟まれるだけでなく、アドレッシング電極の側面あるいはそこに設けられる窪み中にも取り付けられて、電極手段間に挟まれた強誘電体メモリ材料の場合のように縦方向だけでなく、横方向にもメモリ・セルのスイッチングが可能になっていて、多方向にスイッチング可能な強誘電体メモリ・セルが得られている。高密度に電極を配置した同様の電極手段は、同一出願人に属し、非常に短いチャネル長を有する電界効果トランジスタ構造を開示している同時係属国際特許出願第ＰＣＴ／ＮＯ０２／００３９７号にも述べられている。
【０００４】
高密度の電極を製造するための方法は、米国特許第５  ０１７  ５１５号（ジル（Ｇｉｌｌ）、テキサス・インスツルメンツ社に譲渡）に一般的に開示されている。この公開文書は、フォトリソグラフィ・プロセスで得られる最小の定義可能な特徴的寸法に対応する幅を有する平行なストリップ状電極を持つ電極手段として、高密度電極パターンをどのように形成するかを開示している。隣接する平行なストリップ状電極は、絶縁材料の薄い障壁のバリアによって互いに絶縁された障壁によって絶縁されており、この障壁の厚さは、フォトマイクロリソグラフィおよびエッチング・プロセスに適用可能なデザイン・ルールによって制約されない。２番目ごとのストリップ状電極はフォトリソグラフィ処理によって形成されるが、それらの間に設けられる従来の電極は、既に所定の位置にある平行なストリップ状電極を覆って電極材料を取り付け、それらの間の窪みを埋めることによって得られ、その後で平坦化工程を行なうことによって、低いアスペクト比を有し、絶縁材料の薄い障壁によって互いに絶縁された平行なストリップ状電極の単一電極層が残される。
【０００５】
上述の３件の同時係属ノルウェー特許出願によって開示されるすべての出願において、高アスペクト比の電極を採用すること、すなわち電極高さｈと電極幅ｗとの比は可能な限り大きいことが望ましい。強誘電体メモリ応用では、メモリ・セルが三次元的に定義され、縦スイッチング方向のみならず、横スイッチング方向も許可される幾何学的構成で使用されるときは、高アスペクト比は非常に重要である。そのような場合、メモリ・セルの高さはアドレッシング電極の高さに等しいか、ほぼ等しい。極端に短いチャネル長を有する集積されたトランジスタ／メモリ構造では、強誘電体材料が、例えば適切にドープされた領域を備えるシリコン基板上に設けられた電界効果トランジスタのソースとドレイン電極との間に取り付けられる。強誘電体メモリ材料は、それがソースとドレイン電極との間のみならず、それの上部表面を覆い、ゲート電極が前者から正しく絶縁されることを保証することから、横方向にスイッチング可能なメモリ・セルを提供し、更にはゲート絶縁体としても機能する。このような構成は更に、強誘電体メモリ材料をアドレッシングするためにトランジスタの電極を使用することが、ここで３つの別々にアドレッシング可能なビットをその中に記憶することを可能とし、またはプロトコルによって与えられれば３ビット・ワードを記憶することが可能となることから、３ビットまたはトリプル・メモリ・セルの可能性を提供する。
【０００６】
スイッチング可能あるいはアドレッシング可能な機能性材料が、高密度電極配置の電極間でスイッチングされるように提供される場合、セルの高さ寸法はもちろん重要となり、それは電極の高さに等しくなるであろう。残念ながら、電極高さは電極密度と対応しない。しかし電極高さを増大させ、それに従ってその側面で電極に接触する機能性材料のセルの高さを増大させることによって、信号対雑音比および信号強度を改善することが一般的に重要であるように、非常に高いアスペクト比を有する電極を得ることが望まれる。
【０００７】
しかし、非常に高いアスペクト比、すなわちｈ／ｗの大きい値を有する電極を構築することは、フォトマイクロリソグラフィ処理およびエッチングに依存する現時点のシリコン技術においては困難な仕事である。広がった領域でエッチングが行なわれる場合、一様で均等な側面エッジ、すなわちエッチング処理によって形成される電極の側壁を得ることは非常に困難であり、エッチング処理において側面エッジをアンダーカットする本質的な危険性が存在する。一般に、このように実現される構造の望ましい均一性を得るのには問題があり、例えば電気的な故障等につながるかもしれない欠陥を伴って終了する危険が常に存在する。現時点での技術展望内では、平坦化および異なるフォトマスクの使用を含む非常に多数の反復的な処理工程の実行を行なわずに高アスペクト比の電極をどうすれば構築できるかについて予見することは更に困難である。
【０００８】
特にシリコンベースの回路一般、および特にシリコンベースのメモリ・デバイス、例えばＤＲＡＭおよびＳＲＡＭタイプのメモリ・デバイスでは、電極の高アスペクト比は、例えばメモリ・デバイス中での改良された信号強度および信号／雑音に対応するように変換される高い容量を得る観点から重要である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
高アスペクト比が望ましいスイッチングおよびメモリ回路で使用するための高アスペクト比電極を得ることについての上述の考察および問題から見て、本発明の主要な目的は、平行電極を高密度で配置した電極手段用の高アスペクト比の電極を製造するための方法を提供することである。
【００１０】
本発明の第２の目的は、上述の種類の電極手段中に高アスペクト比電極を製造する場合に含まれるすべてのマスキングおよび平坦化工程を簡略化することである。
【００１１】
高密度の電極配置された電極が非常に短い距離だけ分離されることによってそれらの間に窪みが形成されて、アスペクト比が高い場合にそこに任意の材料を望ましい状態に充填するときに問題を起こすことを考慮するとき、本発明の第３の目的は、例えば問題を生ずる電極間の障壁およびメモリ材料を適用することなく高アスペクト比の電極手段を製造することである。
【課題を解決するための手段】
【００１２】
上述の目的は付加的な特徴や利点とともに、本発明に従う方法によって得られるが、本発明は、連続的な更に別の処理工程、ｃ）前記第１電極を厚さδの障壁層で覆う工程であって、δが幅ｗの一部であり、そのため窪みの幅ｄがｗ＋２δに等しくなる工程、ｄ）障壁層を伴う前記第１電極を覆って電極材料の第２の広域層を堆積し、それで以て窪みを埋める工程、ｅ）電極材料の第２層をパターニングして、電極とそれを覆う障壁層との間の窪み中に電極手段の第２の平行電極を形成する工程であって、前記第２電極は前記第１電極の上に高さＨ−ｈに延びており、また前記障壁層によってそれから絶縁されている工程を含むことを特徴とし、その後で、必要に応じて第１および第２電極に対してそれぞれ処理工程ｃ）−ｅ）のシーケンスを交番的に適用し、連続的な処理工程ｃ）−ｅ）のシーケンスをｎ回実行した後で、最終的な処理工程においてすべての電極について所望のアスペクト比（ｎ＋１）（Ｈ−ｈ）／ｗが得られるまで繰り返され、最終的な処理工程は、ほぼ等しい高さ（ｎ＋１）（Ｈ−ｈ）の電極を得るように電極材料を取り付け、次に平坦化処理において余分な電極材料を除去することを含んでいる。
【００１３】
本発明に従う方法では、電極材料として無機の導電性材料、例えば金属を選ぶことができるが、その代わりに電極材料として例えば導電性ポリマーのような有機導電性材料を選んでもよい。
【００１４】
本発明の好適な実施の形態では、基板は半導体基板、例えばシリコンであり、材料に対する絶縁層を形成するために、あるいはそれの表面に取り付けられる絶縁性の薄膜によって覆うために処理することができる。
【００１５】
本発明に従う方法では、障壁材料として絶縁性無機あるいは有機材料を選ぶのが有利であり、また障壁材料として、例えば強誘電体またはエレクトレット材料のようにヒステリシスを示すことのできる分極性誘電体材料を選ぶのが好ましく、それが強誘電体あるいはエレクトレット材料の場合には、それはポリマーやコポリマー材料を選ぶのが更に望ましい。
【００１６】
好ましくは、電極を形成するための電極材料のパターニングは、それぞれマイクロリソグラフィおよびエッチングによって実行されるので、パターニング工程用に１つの同じフォトマスクを使用するのが有利であることが考えられ、上記フォトマスクはそれぞれの電極および電極をパターニングするときに、交番する処理工程シーケンスのなかで、同じ距離ｗ＋δだけ前後にずらすように移動させられる。
【００１７】
本発明に従う方法の第１の好適な実施の形態では、最終的な処理工程は、電極の上部表面を広域障壁層で覆う工程を含んでおり、他方、第２の好適な実施の形態では、最終的な処理工程は電極手段の２番目ごとの電極すべての上部表面を覆う障壁層が適切なものとして後に残される。あるいは、第３の好適な実施の形態では、最終的な処理工程は、電極手段の上部表面に障壁層とともに電極が同じ高さに露出した状態で残される。
【００１８】
本発明に従う方法では、電極層の高さＨは、第２電極層を含めて２ｈに選ぶことができる。本発明に従う方法では、電極幅は、適用されるパターニング処理のデザイン・ルールに従う最小の処理定義可能な特徴的寸法を選ぶことができる。
【００１９】
本発明はここで、次に示す本方法の例示的および好適な実施の形態の説明のなかで、添付図面を参照しながら説明する。
【実施例】
【００２０】
ここで、本発明に従う方法を工程ごとに説明して、そこで実行される連続的な処理工程の好適な実施の形態について述べる。
【００２１】
図１では、適当な基板１の上に、高さｈに電極材料εの広域層が設けられているが、基板として例えばシリコンのような半導体材料でよく、電極材料εに対して絶縁性を提供するように適切に表面処理が施される。次に、エッチングを伴うフォトマイクロリソグラフィ処理が電極材料εの層に適用されて、図２に示すようなパターニングされた第１電極ε１が得られる。これは、断面図に示すように、基板１の上にほぼ長方形あるいは四角い畝を有する電極ε１を残すが、この電極ε１はマスク幅に対応する幅ｗと高さｈとを有するのはもちろんである。電極ε１間には窪み２が形成されるが、それの幅は、それのデザイン・ルールによって与えられるようなフォトマイクロリソグラフィ処理で得られる最小に処理制約される特徴的寸法よりも小さくない。この最小のプロセス制約される特徴的寸法が電極幅ｗに等しい場合は、窪み２の幅もｗに等しくできる。パターニングされた電極ε１は、ここで図３ａに示すように、例えば誘電性あるいは絶縁性の非常に薄い障壁層３によって覆われる。この障壁層２は例えば強誘電体あるいはエレクトレット材料、すなわち電界を印加したときに、分極やヒステリシス特性を示すことができる材料を含むことができる。障壁層３は例えば厚さδで設けられるので、マスク幅は電極ε１のそれと同様の幅ｗを有する窪み２Iを残すように選ぶことができ、更に同様に、電極ε１と後続の平行電極ε１との間の距離ｄはｗ＋２δとなり、その結果、いわゆるピッチは値２ｗ＋２δを得て、このピッチは図３ａに示す電極パターンの繰り返し距離に対応するであろうことは明らかである。ここで、すべての関連距離は図示した。もちろん、これらの寸法、すなわちｗ，δおよびｈの値は自由に選択することが可能であるが、適用できる任意のデザイン・ルールによって制約されることは理解されるべきである。障壁層３によって覆われた電極ε１は、図３ｂに示すように、ここでは基板の上に望ましくは高さＨ＝２ｈまで電極材料εの別の広域層を取り付けることによって覆われている。図２に示した処理工程で電極ε１をパターニングするのに使用されたのと同じフォトマスクが、ここでは横方向に、電極ε１間の元の窪み２の幅よりも障壁の厚さδだけ小さい距離ｗ＋δシフトされる。電極ε１を覆う障壁層３と一緒に広域的に取り付けられた層の電極材料εが、例えばエッチング処理によって電極ε１の上部表面まで除去されて、図３ａおよび図３ｂに示す窪み２I中に基板１の表面よりも例えばＨ＝２ｈの高さにまで延びた第２の電極ε２を作り出し、他方、電極ε２間および電極ε１上には、ここで幅ｗ＋２δの窪み２IIが形成される。同時に、障壁層３は残されて、電極ε１と電極ε２との間の絶縁を提供している。
【００２２】
ここで、図４ａに示された、図３ａと類似する処理工程が続くが、ここで、電極ε２の露出したまたは持ち上がった部分は前と同じ特性を有する障壁層３を構成する障壁材料で覆われ、その結果、電極ε２の持ち上がった部分の間の電極ε１上には障壁層３の厚さδの２倍だけ縮小した幅を有する窪み２IIが残される。図４ｂは図３ｂと類似した処理工程、すなわち、既に形成された電極ε１，ε２の上に取り付けられ、またそれらの間の窪み２IIを埋める電極材料εの別の広域層の堆積を示しているが、電極材料εのこの層は図３ｂに示したのと同じ高さ、すなわち２ｈに取り付けられるのが望ましい。図４ｃは図３ｃに示した処理工程に対応するが、前と同じフォトマスクをｗ＋δだけシフトする点が異なっており、次に、障壁層３の上と一緒に電極ε２上の電極材料がそれの上部表面まで除去され、それによって電極ε１の持ち上がった部分間に窪み２IIIが生成される。明らかなように、これによって電極ε１には別の部分ε１’が追加されて、それらのアスペクト比は図４ｃから明らかなように増大している。
【００２３】
電極ε２のアスペクト比を更に増大させるために、図３ａ−ｃあるいは図４ａ−ｃのいずれかに示したものに対応する処理工程が、ここで図５ａ−ｃに示すように適用される。図５ａに示すように、電極ε１の持ち上がった部分は再度障壁層３によって覆われ、次に図５ｂに示すように、電極ε１および障壁層３を覆って電極材料εの広域層が取り付けられ、それらの間の窪み２IIIを、既に形成されている電極ε２の上部表面まで埋める。ここで、フォトマスクは再度必要な距離だけシフトされ、電極ε１および障壁層３の上の電極材料εが除去されて、図５ｃに断面を示すような構造が出来上がる。電極ε２のアスペクト比は、ここではそれの部分ε２’を加え、それらの間に窪み２ｉｖを、既に設けられている電極ε１の上部表面まで残すことによって増えている。
【００２４】
例えば、上の図３，４および５に示されている任意の処理工程をここで繰り返すことができる。図６ａで、電極ε２の持ち上がった露出部分の上に障壁層３が設けられ、次に図６ｂに示すように、これらの電極を覆って電極材料εの別の層が取り付けられ、窪み２ｉｖを埋める。次に再びフォトマスクが前と同じようにシフトされ、電極ε２の上から余分の電極材料εが除去されて、図６ｃに示すように、電極ε１，ε２間に障壁層を残し、電極ε１間に窪み２ｖを形成し、部分ε１’の高さに相当する量へ増加した電極ε１の高さまで延びることによって、電極ε１のアスペクト比もまた増大する。すべての期間で、障壁材料３は電極ε１，ε２間にあって絶縁を提供し続け、その様子は図６ｃに示されている。次に、図３，４，５あるいは６のいずれかに示された処理工程を、電極ε１，ε２に必要とされるアスペクト比を得るために、任意の回数だけ続いて繰り返すことができる。もし図６ｃの工程の後に得られる電極ε１の高さが十分であると考えられれば、図７に示すように最終の完成のための処理工程が実行され、それによって電極ε１の持ち上がった部分を覆って障壁層３が取り付けられ、次に、電極ε１，ε２を覆って、電極ε１間の電極ε２上の窪み２ｖを埋める電極材料の広域層が取り付けられる。この電極材料εは約Δεに過剰に堆積され、それがここで、例えば図８に部分的断面図で示された実施の形態に示すように、平坦化工程において除去される。ここで、電極ε１はまだ障壁層３の平坦化された上部表面で覆われているが、他方、電極ε２の上部表面はそれらの間で露出している。しかし、図９に部分的断面図で示された別の好適な実施の形態では、この平坦化工程は、電極ε１の上部表面を覆う障壁層３および電極ε２の上部の余分な電極材料εの部分を除去することによって、電極手段中のすべての電極ε１，ε２が同じ高さとなり、障壁層３によって互いに分離されるように実行される。この段階で、電極ε１，ε２の上部表面と、電極ε１，ε２間の障壁層３は、障壁層３と同じ材料であるかあるいは異なる材料でよい別の障壁層４によって覆われよう。障壁層４は例えば、強誘電体あるいはエレクトレット材料でよいし、あるいは例えば強誘電性ポリマーでもよいが、またその他の絶縁材料でも構わない。
【００２５】
完成した電極手段の第３の実施の形態が図１０に示されているが、それはここでも電極手段の上部表面の断面図のみを示している。ここで、電極ε１およびε２と、それらの間の相互絶縁用の障壁層３とは最終工程で平坦化されており、等しい高さでそれらの上部表面において外部に露出した電極ε１，ε２を提供している。この結果、図１１ａに断面図を、また図１１ｂに平面図を示す種類の電極手段が得られるが、明らかなように、電極ε１，ε２は非常に高いアスペクト比を持ち、非常に高密度で配置されている。これは例えば電極幅ｗのほんの一部である厚さδの障壁層３を使用することによって、電極手段中の電極材料の充填率がほぼ１に接近することを保証する。
【００２６】
本発明に従う、高アスペクト比を有する電極を構築する方法は、従来技術に固有のすべての欠点および弱点を除去する。障壁層３は、処理工程の各シーケンスの後、その場で形成されるので、最終的な処理工程で非常に狭く深い窪みを埋めなければならないという問題点が完全に解消される。同時に、最終処理工程のみが平坦化を行なうため単一のフォトマスクのみがあればよく、それを処理工程の反復されるシーケンスごとに適切な距離だけ単にシフトさせて使用することができる。ｈの値を、余分な電極材料εの除去において電極ε１，ε２の側面エッジを均一で滑らかなものとするように除去あるいはエッチング処理の品質を制御できるように影響する要因よりも小さい値に正しく選ぶことによって、単一のエッチング工程、すなわち高アスペクト比の電極を得るための深いエッチングを行なう場合に固有の不利および障害を解消することができよう。
【００２７】
このように明らかなように、本発明に従う方法は、所望する高アスペクト比の電極を製造するのに用いた場合、従来技術固有の問題点を排除するのみならず、単一のフォトマスクを使用することおよび最終的な平坦化工程のみが含まれることなどのため、コストを大幅に削減することもできる。
【００２８】
非常に高密度に配置され、高いアスペクト比を有する平行電極を備える電極手段は、そのような高アスペクト比の電極が必要とされるあらゆる環境に応用することができ、それはメモリ・デバイスでも、トランジスタ・デバイスでも、あるいは集積されたトランジスタ／メモリ・デバイスでもよいが、そのような高アスペクト比の電極によって恩恵を蒙る形状を有する場である。更に、理解されるであろうが、例えば図１１ａおよび図１１ｂに示すような結果の電極手段を組み合わせることによって立体的なデバイスの積層構造を形成することができ、そのときに、例えば電極手段は、代替の電極手段を交差望ましくは互いに直交するようにし、またこの種の電極手段で達成できる任意の形状によって与えられるようにアドレッシング可能とするように機能性材料を設けることもできる。しかし、理解されることは、各種のメモリおよびスイッチング・デバイスにおいて高アスペクト比電極を使用することで有利になると考えられる特定の幾何学的構成は、多様な処理後の動作で得られるものであり、本出願の主題とはならないことである。
【図面の簡単な説明】
【００２９】
【図１】基板上に堆積された広域電極層の断面図。
【図２】図１の電極材料の層中にパターニングされた第１組の平行電極の断面図。
【図３ａ】障壁層を伴って設けられた図２の電極の断面図。
【図３ｂ】この段階では、電極材料の広域層で覆われた図３ａの実施の形態の断面図。
【図３ｃ】第１電極の間に第２電極を形成するための、図３ｂに示された電極材料の広域層のパターニング。
【図４ａ】第１電極の高さを増やすために、図３ａ−３ｃに示された処理工程をどのように繰り返すかを示す断面図。
【図４ｂ】第１電極の高さを増やすために、図３ａ−３ｃに示された処理工程をどのように繰り返すかを示す断面図。
【図４ｃ】第１電極の高さを増やすために、図３ａ−３ｃに示された処理工程をどのように繰り返すかを示す断面図。
【図５ａ】電極手段の第２電極の高さを増やすために、図３ａ−ｃに示された処理工程の第２の反復をどのように繰り返すのかを示す断面図。
【図５ｂ】電極手段の第２電極の高さを増やすために、図３ａ−ｃに示された処理工程の第２の反復をどのように繰り返すのかを示す断面図。
【図５ｃ】電極手段の第２電極の高さを増やすために、図３ａ−ｃに示された処理工程の第２の反復をどのように繰り返すのかを示す断面図。
【図６ａ】電極手段の第１電極の高さを増やすために、図３ａ−ｃに示された処理工程をどのように繰り返すのかを示す断面図。
【図６ｂ】電極手段の第１電極の高さを増やすために、図３ａ−ｃに示された処理工程をどのように繰り返すのかを示す断面図。
【図６ｃ】電極手段の第１電極の高さを増やすために、図３ａ−ｃに示された処理工程をどのように繰り返すのかを示す断面図。
【図７】平坦な電極手段を得るための最終的な処理工程の断面図。
【図８】完成した電極手段の上部表面の第１の好適な実施の形態を示す部分的断面図。
【図９】完成した電極手段の上部表面の第２の好適な実施の形態を示す部分的断面図。
【図１０】完成した電極手段の上部表面の第３の好適な実施の形態を示す部分的断面図。
【図１１ａ】図１０に実施され図示された完成した電極手段の完全断面図。
【図１１ｂ】図１１ａの電極手段の平面図。
【図１】
2005513784.tif 000003
【図２】
2005513784.tif 000004
【図７】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【手続補正書】
【提出日】平成15年11月21日(2003.11.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
平行な電極（ε１，ε２）を高密度で含む電極手段（Ｅ）中に高アスペクト比の電極を構築するための方法であって、本方法は次の連続した処理工程、
ａ）基板（１）上に高さｈに電極材料（ε）の第１の広域層を堆積する工程、
ｂ）前記電極材料（ε）をパターニングして、前記電極材料（Ｅ）の第１の平行電極（ε１）を形成する工程であって、前記第１電極（ε１）が幅ｗおよび高さｈを有し、また幅ｄの窪み（２）によって分離されている工程を含んでおり、
ここで本方法は、更なる連続した処理工程、
ｃ）幅ｗの一部である厚さδの電気的に絶縁された障壁層で前記第１電極（ε１）を覆う工程であって、それによって窪み（２）の幅ｄが減少される工程、
ｄ）基板を超え高さｈに達して障壁層（３）を備えた前記第１電極（ε１）を覆って、電極材料（ε）の第２の広域層を堆積し、それで以て窪み（２）を埋める工程、
ｅ）電極材料（ε）の前記第２の広域層をパターニングして、電極材料の上部より障壁層を除去して前記電極（ε１）と前記電極を覆う障壁層（３）との間の窪み（２’）中に電極手段（Ｅ）の第２の平行電極（ε２）を形成する工程であって、前記第２電極（ε２）は前記第１電極（ε１）よりも高く、高さＨ−ｈまで延びて、それから障壁層（３）によって絶縁されている工程を含むことを特徴とし、
この後に、必要に応じて第１および第２電極（ε１，ε２）に対してそれぞれ処理工程ｃ）−ｅ）のシーケンスを交番的に実行し、連続的な処理工程ｃ）−ｅ）のシーケンスをｎ回実行した後で、最終的な処理工程においてすべての電極について所望のアスペクト比（ｎ＋１）（Ｈ−ｈ）／ｗが得られるまで繰り返され、
最終的な処理工程であって、ほぼ等しい高さ（ｎ＋１）（Ｈ−ｈ）の電極（ε１，ε２）を得るように電極材料を取り付け、次に平坦化処理のなかで余分な電極材料（ε）を除去することを含む工程、
を含んでいる方法。
【請求項２】
請求項１に記載の方法であって、
電極材料（ε）として無機導電性材料、例えば金属が選ばれることを特徴とする方法。
【請求項３】
請求項１に記載の方法であって、
電極材料（ε）として有機導電性材料、例えば導電性ポリマーが選ばれることを特徴とする方法。
【請求項４】
請求項１に記載の方法であって、
前記基板が半導体材料、例えばシリコンであり、それによって半導体材料が処理されて電極材料に対する絶縁層を形成するか、あるいはそれの表面に取り付けられる絶縁性薄膜によって覆われることを特徴とする方法。
【請求項５】
請求項１に記載の方法であって、
障壁層として絶縁性の無機または有機材料が選ばれることを特徴とする方法。
【請求項６】
請求項５に記載の方法であって、
障壁層としてヒステリシスを示すことのできる分極性誘電体材料、例えば強誘電体またはエレクトレット材料が選ばれることを特徴とする方法。
【請求項７】
請求項６に記載の方法であって、
強誘電体またはエレクトレット材料としてポリマーまたはコポリマー材料が選ばれることを特徴とする方法。
【請求項８】
請求項１に記載の方法であって、
フォトマイクロリソグラフィおよびエッチングによって電極材料（ε）をパターニングして電極（ε１，ε２）それぞれを形成する工程を有することを特徴とする方法。
【請求項９】
請求項８に記載の方法であって、
１つの同じフォトマスクをパターニング工程で使用して、電極（ε１）および電極（ε２）をそれぞれパターニングするときに、交番する処理工程シーケンスにおいて前記フォトマスクを同じ距離ｗ＋δだけ前後にずらすように移動させることを特徴とする方法。
【請求項１０】
請求項１に記載の方法であって、
最終処理工程が電極（ε１，ε２）の上部表面を広域障壁層（４）で覆うことを特徴とする方法。
【請求項１１】
請求項１に記載の方法であって、
最終処理工程が、電極手段（Ｅ）中のすべての第２電極（ε１；ε２）上部を覆って障壁層（３）を残すことを特徴とする方法。
【請求項１２】
請求項１に記載の方法であって、
最終処理工程が、電極手段（Ｅ）の上部表面に同じ高さに露出した障壁層（３）とともに、電極（ε１；ε２）を残すことを特徴とする方法。
【請求項１３】
請求項１に記載の方法であって、
電極層の高さＨが、第２電極層を含めて２ｈとして選択することを特徴とする方法。
【請求項１４】
請求項１に記載の方法であって、
適用されるパターニング処理のデザイン・ルールに従う最小の処理定義可能な特徴的寸法が電極幅ｗとして、選ばれることを特徴とする方法。
【請求項１５】
請求項１に記載の方法であって、ｄ−２δが電極幅と等しい、すなわちｄ＝ｗ＋２δとなるように窪み（２）の幅ｄが選ばれることを特徴とする方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度に配置された平行電極を含む電極手段中に高アスペクト比の電極を構築するための方法に関するものであって、本方法は、ａ）基板上に電極材料の第１の広域層を高さｈに堆積する工程、ｂ）前記電極材料をパターニングして、電極手段の第１の平行電極を形成する工程であって、前記第１電極は幅ｗおよび高さｈを有し、幅ｄの窪みによって分離されている工程、の連続的な処理工程を含んでいる。
【０００２】
本発明は、同一出願人に属する同時係属国際特許出願第ＰＣＴ／ＮＯ０２／００４１４号に開示された電極手段の製造方法に関連する。この特許出願は、第１および第２の電極層中にそれぞれ平行なストリップ状電極を含む電極手段を作成し、またそれらの間に設けられる機能性媒質の広域層とコンタクトを取る方法を教える。第２層の電極は第１層の電極と直交して、機能性媒質中の機能的要素をアドレッシングできる電極マトリクスを形成し、前記要素は第１および第２の層との互いに交差する電極相互間に、立体要素として定義される。各層中の平行なストリップ状電極は非常に高密度で配置されており、与えられたデバイス領域において電極材料の非常に高い充填率を可能とする。実際、この充填率は、平行なストリップ状電極が層中で非常に薄い絶縁性障壁層のみによって互いに分離され、この障壁層の幅が平行なストリップ状電極の幅のほんの一部であることから、１に近い値にすることができる。この種の電極手段はマトリクス的にアドレッシング可能なデバイス、例えば２つの電極層に挟まれた強誘電体メモリ材料の形の機能性媒質を備えたメモリ・デバイスに使用するのに適しており、電極手段の中で第１電極層の電極がワード・ラインを、また第２電極層の電極がビット・ラインを構成するようにでき、それによって１つのメモリ・セルはそれぞれ第１および第２の電極層の電極が互いに交差する場所に定義およびアドレッシングできる。
【０００３】
この種の電極手段中の高密度な電極配置は、例えば、同時係属国際特許出願第ＰＣＴ／ＮＯ０２／００３９０号に開示された種類のメモリ・デバイスに適用できるが、ここで、メモリ材料は挟まれるだけでなく、アドレッシング電極の側面あるいはそこに設けられる窪み中にも取り付けられて、電極手段間に挟まれた強誘電体メモリ材料の場合のように縦方向だけでなく、横方向にもメモリ・セルのスイッチングが可能になっていて、多方向にスイッチング可能な強誘電体メモリ・セルが得られている。高密度に電極を配置した同様の電極手段は、同一出願人に属し、非常に短いチャネル長を有する電界効果トランジスタ構造を開示している同時係属国際特許出願第ＰＣＴ／ＮＯ０２／００３９７号にも述べられている。
【０００４】
高密度の電極を製造するための方法は、米国特許第５  ０１７  ５１５号（ジル（Ｇｉｌｌ）、テキサス・インスツルメンツ社に譲渡）に一般的に開示されている。この公開文書は、フォトリソグラフィ・プロセスで得られる最小の定義可能な特徴的寸法に対応する幅を有する平行なストリップ状電極を持つ電極手段として、高密度電極パターンをどのように形成するかを開示している。隣接する平行なストリップ状電極は、絶縁材料の薄い障壁によって互いに絶縁されており、この障壁の厚さは、フォトマイクロリソグラフィおよびエッチング・プロセスに適用可能なデザイン・ルールによって制約されない。２番目ごとのストリップ状電極はフォトリソグラフィ処理によって形成されるが、それらの間に設けられる追加の電極は、既に所定の位置にある平行なストリップ状電極を覆って電極材料を取り付け、それらの間の窪みを埋めることによって得られる。その後平坦化工程を行なうことによって、低いアスペクト比を有し、絶縁材料の薄い障壁によって互いに分離された平行なストリップ状電極の単一電極層が残される。
【０００５】
上述の３件の同時係属ノルウェー特許出願によって開示されるすべての出願において、高アスペクト比の電極を採用すること、すなわち電極高さｈと電極幅ｗとの比は可能な限り大きいことが望ましい。強誘電体メモリ応用では、メモリ・セルが三次元的に定義され、縦スイッチング方向のみならず、横スイッチング方向も許可される幾何学的構成で使用されるときは、高アスペクト比は非常に重要である。そのような場合、メモリ・セルの高さはアドレッシング電極の高さに等しいか、ほぼ等しい。極端に短いチャネル長を有する集積されたトランジスタ／メモリ構造では、強誘電体材料が、例えば適切にドープされた領域を備えるシリコン基板上に設けられた電界効果トランジスタのソースとドレイン電極との間に取り付けられる。強誘電体メモリ材料は、それがソースとドレイン電極との間のみならず、その上部表面を覆い、ゲート電極が前者から正しく絶縁されることを保証することから、横方向にスイッチング可能なメモリ・セルを提供し、更にはゲート絶縁体としても機能する。このような構成は更に、強誘電体メモリ材料をアドレッシングするためにトランジスタの電極を使用することが、ここで３つの別々にアドレッシング可能なビットをその中に記憶することを可能とし、またはプロトコルによって与えられれば３ビット・ワードを記憶することが可能となることから、３ビットまたはトリプル・メモリ・セルの可能性を提供する。
【０００６】
スイッチング可能あるいはアドレッシング可能な機能性材料が、高密度電極配置の電極間でスイッチングされるように提供される場合、セルの高さ寸法はもちろん重要となり、それは電極の高さに等しくなるであろう。残念ながら、電極高さは電極密度と対応しない。しかし電極高さを増大させ、それに従ってその側面で電極に接触する機能性材料のセルの高さを増大させることによって、信号対雑音比および信号強度を改善することが一般的に重要であるように、非常に高いアスペクト比を有する電極を得ることが望まれる。
【０００７】
しかし、非常に高いアスペクト比、すなわちｈ／ｗの大きい値を有する電極を構築することは、フォトマイクロリソグラフィ処理およびエッチングに依存する現時点のシリコン技術においては困難な仕事である。広がった領域でエッチングが行なわれる場合、一様で均等な側面エッジ、すなわちエッチング処理によって形成される電極の側壁を得ることは非常に困難であり、エッチング処理において側面エッジをアンダーカットする本質的な危険性が存在する。一般に、このように実現される構造の望ましい均一性を得るのには問題があり、例えば電気的な故障等につながるかもしれない欠陥を伴って終了する危険が常に存在する。現時点での技術展望内では、平坦化および異なるフォトマスクの使用を含む非常に多数の反復的な処理工程の実行を行なわずに高アスペクト比の電極をどうすれば構築できるかについて予見することは更に困難である。
【０００８】
特にシリコンベースの回路一般、および特にシリコンベースのメモリ・デバイス、例えばＤＲＡＭおよびＳＲＡＭタイプのメモリ・デバイスでは、電極の高アスペクト比は、例えばメモリ・デバイス中での改良された信号強度および信号／雑音に対応するように変換される高い容量を得る観点から重要である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
高アスペクト比が望ましいスイッチングおよびメモリ回路で使用するための高アスペクト比電極を得ることについての上述の考察および問題から見て、本発明の主要な目的は、平行電極を高密度で配置した電極手段用の高アスペクト比の電極を製造するための方法を提供することである。
【００１０】
本発明の第２の目的は、上述の種類の電極手段中に高アスペクト比電極を製造する場合に含まれるすべてのマスキングおよび平坦化工程を簡略化することである。
【００１１】
高密度の電極配置された電極が非常に短い距離だけ分離されることによってそれらの間に窪みが形成され、アスペクト比が高い場合にそこに任意の材料を望ましい状態に充填するときに問題を起こすことを考慮するとき、本発明の第３の目的は、例えば問題を生ずる電極間の障壁およびメモリ材料を適用することなく、高アスペクト比の電極手段を製造することである。
【課題を解決するための手段】
【００１２】
上述の目的は付加的な特徴や利点とともに、本発明に従う方法によって得られるが、本発明は、連続的な更に別の処理工程、ｃ）前記第１電極を厚さδの電気的に絶縁された障壁層で覆う工程であって、δが幅ｗの一部であり、そのため窪みの幅ｄが２δまで減少される工程、ｄ）基板を超え高さｈに達して障壁層を伴う前記第１電極を覆って電極材料の第２の広域層を堆積し、それで以て窪みを埋める工程、ｅ）電極材料の前記第２の広域層をパターニングして電極材料の上部より障壁層を除去して、電極とそれを覆う障壁層との間の窪み中に電極手段の第２の平行電極を形成する工程であって、前記第２電極は前記第１電極の上に高さＨ−ｈに延びており、また前記障壁層によってそれから絶縁されている工程を含むことを特徴とし、その後で、必要に応じて第１および第２電極に対してそれぞれ処理工程ｃ）−ｅ）のシーケンスを交番的に適用し、連続的な処理工程ｃ）−ｅ）のシーケンスをｎ回実行した後で、最終的な処理工程においてすべての電極について所望のアスペクト比（ｎ＋１）（Ｈ−ｈ）／ｗが得られるまで繰り返され、最終的な処理工程は、ほぼ等しい高さ（ｎ＋１）（Ｈ−ｈ）の電極を得るように電極材料を取り付け、次に平坦化処理において余分な電極材料を除去することを含んでいる。
【００１３】
本発明に従う方法では、電極材料として無機の導電性材料、例えば金属を選ぶことができるが、その代わりに電極材料として例えば導電性ポリマーのような有機導電性材料を選んでもよい。
【００１４】
本発明の好適な実施の形態では、基板は半導体材料、例えばシリコンであり、半導体材料は、電極材料に対する絶縁層を形成するために、またはその表面に取り付けられる絶縁性の薄膜によって覆うために処理される。
【００１５】
本発明に従う方法では、障壁材料として絶縁性無機あるいは有機材料を選ぶのが有利であり、また障壁材料として、例えば強誘電体またはエレクトレット材料のようにヒステリシスを示すことのできる分極性誘電体材料を選ぶのが好ましく、それが強誘電体あるいはエレクトレット材料の場合には、それはポリマーやコポリマー材料を選ぶのが更に望ましい。
【００１６】
好ましくは、電極を形成するための電極材料のパターンニングは、それぞれマイクロリソグラフィおよびエッチングによって実行されるので、パターニング工程用に１つの同じフォトマスクを使用するのが有利であることが考えられ、上記フォトマスクはそれぞれの電極をパターニングするときに、交番する処理工程シーケンスのなかで、同じ距離ｗ＋δだけ前後にずらすように移動させられる。
【００１７】
本発明に従う方法の第１の好適な実施の形態では、最終的な処理工程は、電極の上部表面を広域障壁層で覆う工程を含んでおり、他方、第２の好適な実施の形態では、最終的な処理工程は電極手段の２番目ごとの電極すべての上部表面を覆う障壁層が後に残される。あるいは、第３の好適な実施の形態では、最終的な処理工程は、電極手段の上部表面に障壁層とともに電極が同じ高さに露出した状態で残される。
【００１８】
本発明に従う方法では、電極層の高さＨは、第２電極層を含めて２ｈに選ぶことができる。本発明に従う方法では、電極幅は、適用されるパターニング処理のデザイン・ルールに従う最小の処理定義可能な特徴的寸法を選ぶことができる。また窪みの幅はｄ＝ｗ＋２δと選択することができる。
【００１９】
本発明はここで、次に示す本方法の例示的および好適な実施の形態の説明のなかで、添付図面を参照しながら説明する。
【実施例】
【００２０】
ここで、本発明に従う方法を工程ごとに説明して、そこで実行される連続的な処理工程の好適な実施の形態について述べる。
【００２１】
図１では、適当な基板１の上に、高さｈに電極材料εの広域層が設けられているが、基板として例えばシリコンのような半導体材料でよく、電極材料εに対して絶縁性を提供するように適切に表面処理が施される。次に、エッチングを伴うフォトマイクロリソグラフィ処理が電極材料εの層に適用されて、図２に示すようなパターニングされた第１電極ε１が得られる。これは、断面図に示すように、基板１の上にほぼ長方形あるいは四角い畝を有する電極ε１を残すが、この電極ε１はマスク幅に対応する幅ｗと高さｈとを有するのはもちろんである。電極ε１間には窪み２が形成されるが、それの幅は、それのデザイン・ルールによって与えられるようなフォトマイクロリソグラフィ処理で得られる最小に処理制約される特徴的寸法よりも小さくない。この最小のプロセス制約される特徴的寸法が電極幅ｗに等しい場合は、窪み２の幅もｗに等しくできる。パターニングされた電極ε１は、ここで図３ａに示すように、例えば誘電性あるいは絶縁性の非常に薄い障壁層３によって覆われる。この障壁層２は例えば強誘電体あるいはエレクトレット材料、すなわち電界を印加したときに、分極やヒステリシス特性を示すことができる材料を含むことができる。障壁層３は例えば厚さδで設けられるので、マスク幅は電極ε１のそれと同様の幅ｗを有する窪み２Iを残すように選ぶことができ、更に同様に、電極ε１と後続の平行電極ε１との間の距離ｄはｗ＋２δとなり、その結果、いわゆるピッチは値２ｗ＋２δを得て、このピッチは図３ａに示す電極パターンの繰り返し距離に対応するであろうことは明らかである。ここで、すべての関連距離は図示した。もちろん、これらの寸法、すなわちｗ，δおよびｈの値は自由に選択することが可能であるが、適用できる任意のデザイン・ルールによって制約されることは理解されるべきである。障壁層３によって覆われた電極ε１は、図３ｂに示すように、ここでは基板の上に望ましくは高さＨ＝２ｈまで電極材料εの別の広域層を取り付けることによって覆われている。図２に示した処理工程で電極ε１をパターニングするのに使用されたのと同じフォトマスクが、ここでは横方向に、電極ε１間の元の窪み２の幅よりも障壁の厚さδだけ小さい距離ｗ＋δシフトされる。電極ε１を覆う障壁層３と一緒に広域的に取り付けられた層の電極材料εが、例えばエッチング処理によって電極ε１の上部表面まで除去されて、図３ａおよび図３ｂに示す窪み２I中に基板１の表面よりも例えばＨ＝２ｈの高さにまで延びた第２の電極ε２を作り出し、他方、電極ε２間および電極ε１上には、ここで幅ｗ＋２δの窪み２IIが形成される。同時に、障壁層３は残されて、電極ε１と電極ε２との間の絶縁を提供している。
【００２２】
ここで、図４ａに示された、図３ａと類似する処理工程が続くが、ここで、電極ε２の露出したまたは持ち上がった部分は前と同じ特性を有する障壁層３を構成する障壁材料で覆われ、その結果、電極ε２の持ち上がった部分の間の電極ε１上には障壁層３の厚さδの２倍縮小した幅を有する窪み２IIが残される。図４ｂは図３ｂと類似した処理工程、すなわち、既に形成された電極ε１，ε２の上に取り付けられ、またそれらの間の窪み２IIを埋める電極材料εの別の広域層の堆積を示しているが、電極材料εのこの層は図３ｂに示したのと同じ高さ、すなわち２ｈに取り付けられるのが望ましい。図４ｃは図３ｃに示した処理工程に対応するが、前と同じフォトマスクをｗ＋δだけシフトする点が異なっており、次に、障壁層３の上と一緒に電極ε２上の電極材料がそれの上部表面まで除去され、それによって電極ε１の持ち上がった部分間に窪み２IIIが生成される。明らかなように、これによって電極ε１には別の部分ε１’が追加されて、それらのアスペクト比は図４ｃから明らかなように増大している。
【００２３】
電極ε２のアスペクト比を更に増大させるために、図３ａ−ｃあるいは図４ａ−ｃのいずれかに示したものに対応する処理工程が、ここで図５ａ−ｃに示すように適用される。図５ａに示すように、電極ε１の持ち上がった部分は再度障壁層３によって覆われ、次に図５ｂに示すように、電極ε１および障壁層３を覆って電極材料εの広域層が取り付けられ、それらの間の窪み２IIIを、既に形成されている電極ε２の上部表面まで埋める。ここで、フォトマスクは再度必要な距離だけシフトされ、電極ε１および障壁層３の上の電極材料εが除去されて、図５ｃに断面を示すような構造が出来上がる。電極ε２のアスペクト比は、ここではそれの部分ε２’を加え、それらの間に窪み２ｉｖを、既に設けられている電極ε１の上部表面まで残すことによって増えている。
【００２４】
例えば、上の図３，４および５に示されている任意の処理工程をここで繰り返すことができる。図６ａで、電極ε２の持ち上がった露出部分の上に障壁層３が設けられ、次に図６ｂに示すように、これらの電極を覆って電極材料εの別の層が取り付けられ、窪み２ｉｖを埋める。次に再びフォトマスクが前と同じようにシフトされ、電極ε２の上から余分の電極材料εが除去されて、図６ｃに示すように、電極ε１，ε２間に障壁層を残して電極ε１間に窪み２ｖを形成し、部分ε１’の高さに相当する量へ増加した電極ε１の高さまで延びることによって、電極ε１のアスペクト比も増大する。すべての期間で、障壁材料３は電極ε１，ε２間にあって絶縁を提供し続け、その様子は図６ｃに示されている。次に、図３，４，５あるいは６のいずれかに示された処理工程を、電極ε１，ε２に必要とされるアスペクト比を得るために、任意の回数だけ続いて繰り返すことができる。もし図６ｃの工程後に得られる電極ε１の高さが十分であると考えられれば、図７に示すように最終完成のための処理工程が実行され、それによって電極ε１の持ち上がった部分を覆って障壁層３が取り付けられ、次に、電極ε１，ε２を覆って電極ε１間の電極ε２上の窪み２ｖを埋める電極材料の広域層が取り付けられる。この電極材料εは約Δεに過剰に堆積され、それがここで、例えば図８に部分的断面図で示された実施の形態に示すように、平坦化工程において除去される。ここで、電極ε１はまだ障壁層３の平坦化された上部表面で覆われているが、他方、電極ε２の上部表面はそれらの間で露出している。しかし、図９に部分的断面図で示された別の好適な実施の形態では、この平坦化工程は、電極ε１の上部表面を覆う障壁層３および電極ε２の上部の余分な電極材料εの部分を除去することによって、電極手段中のすべての電極ε１，ε２が同じ高さとなり、障壁層３によって互いに分離されるように実行される。この段階で、電極ε１，ε２の上部表面と、電極ε１，ε２間の障壁層３は、障壁層３と同じ材料であるかあるいは異なる材料でよい別の障壁層４によって覆われよう。障壁層４は例えば、強誘電体あるいはエレクトレット材料でよいし、あるいは例えば強誘電性ポリマーでもよいが、またその他の絶縁材料でも構わない。
【００２５】
完成した電極手段の第３の実施の形態が図１０に示されているが、それはここでも電極手段の上部表面の断面図のみを示している。ここで、電極ε１およびε２と、それらの間の相互絶縁用の障壁層３とは最終工程で平坦化されており、等しい高さでそれらの上部表面において外部に露出した電極ε１，ε２を提供している。この結果、図１１ａに断面図を、また図１１ｂに平面図を示す種類の電極手段が得られるが、明らかなように、電極ε１，ε２は非常に高いアスペクト比を持ち、非常に高密度で配置されている。これは例えば電極幅ｗのほんの一部である厚さδの障壁層３を使用することによって、電極手段中の電極材料の充填率がほぼ１に接近することを保証する。
【００２６】
本発明に従う、高アスペクト比を有する電極を構築する方法は、従来技術に固有のすべての欠点および弱点を除去する。障壁層３は、処理工程の各シーケンスの後、その場で形成されるので、最終的な処理工程で非常に狭く深い窪みを埋めなければならないという問題点が完全に解消される。同時に、最終処理工程のみが平坦化を行なうため単一のフォトマスクのみがあればよく、それを処理工程の反復されるシーケンスごとに適切な距離だけ単にシフトさせて使用することができる。ｈの値を、余分な電極材料εの除去において電極ε１，ε２の側面エッジを均一で滑らかなものとするように除去あるいはエッチング処理の品質を制御できるように影響する要因よりも小さい値に正しく選ぶことによって、単一のエッチング工程、すなわち高アスペクト比の電極を得るための深いエッチングを行なう場合に固有の不利および障害を解消することができよう。
【００２７】
このように明らかに、本発明に従う方法は、所望する高アスペクト比の電極を製造するのに用いた場合、従来技術固有の問題点を排除するのみならず、単一のフォトマスクを使用することおよび最終的な平坦化工程のみが含まれることなどのため、コストを大幅に削減することもできる。
【００２８】
非常に高密度に配置され、高いアスペクト比を有する平行電極を備える電極手段は、そのような高アスペクト比の電極が必要とされるあらゆる環境に応用することができ、それはメモリ・デバイスでも、トランジスタ・デバイスでも、あるいは集積されたトランジスタ／メモリ・デバイスでもよいが、そのような高アスペクト比の電極によって恩恵を蒙る形状を有する場である。更に、理解されるであろうが、例えば図１１ａおよび図１１ｂに示すような結果の電極手段を組み合わせることによって立体的なデバイスの積層構造を形成することができ、そのときに、例えば電極手段は、代替の電極手段を交差望ましくは互いに直交するようにし、またこの種の電極手段で達成できる任意の形状によって与えられるようにアドレッシング可能とするように機能性材料を設けることもできる。しかし、理解されることは、各種のメモリおよびスイッチング・デバイスにおいて高アスペクト比電極を使用することで有利になると考えられる特定の幾何学的構成は、多様な処理後の動作で得られるものであり、本出願の主題とはならないことである。
【図面の簡単な説明】
【００２９】
【図１】基板上に堆積された広域電極層の断面図。
【図２】図１の電極材料の層中にパターニングされた第１組の平行電極の断面図。
【図３ａ】障壁層を伴って設けられた図２の電極の断面図。
【図３ｂ】この段階では、電極材料の広域層で覆われた図３ａの実施の形態の断面図。
【図３ｃ】第１電極の間に第２電極を形成するための、図３ｂに示された電極材料の広域層のパターニング。
【図４ａ】第１電極の高さを増やすために、図３ａ−３ｃに示された処理工程をどのように繰り返すかを示す断面図。
【図４ｂ】第１電極の高さを増やすために、図３ａ−３ｃに示された処理工程をどのように繰り返すかを示す断面図。
【図４ｃ】第１電極の高さを増やすために、図３ａ−３ｃに示された処理工程をどのように繰り返すかを示す断面図。
【図５ａ】電極手段の第２電極の高さを増やすために、図３ａ−ｃに示された処理工程の第２の反復をどのように繰り返すのかを示す断面図。
【図５ｂ】電極手段の第２電極の高さを増やすために、図３ａ−ｃに示された処理工程の第２の反復をどのように繰り返すのかを示す断面図。
【図５ｃ】電極手段の第２電極の高さを増やすために、図３ａ−ｃに示された処理工程の第２の反復をどのように繰り返すのかを示す断面図。
【図６ａ】電極手段の第１電極の高さを増やすために、図３ａ−ｃに示された処理工程をどのように繰り返すのかを示す断面図。
【図６ｂ】電極手段の第１電極の高さを増やすために、図３ａ−ｃに示された処理工程をどのように繰り返すのかを示す断面図。
【図６ｃ】電極手段の第１電極の高さを増やすために、図３ａ−ｃに示された処理工程をどのように繰り返すのかを示す断面図。
【図７】平坦な電極手段を得るための最終的な処理工程の断面図。
【図８】完成した電極手段の上部表面の第１の好適な実施の形態を示す部分的断面図。
【図９】完成した電極手段の上部表面の第２の好適な実施の形態を示す部分的断面図。
【図１０】完成した電極手段の上部表面の第３の好適な実施の形態を示す部分的断面図。
【図１１ａ】図１０に実施され図示された完成した電極手段の完全断面図。
【図１１ｂ】図１１ａの電極手段の平面図。
【国際調査報告】
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