(57)【要約】主電源は、経路インピーダンスを通して、被テスト集積回路デバイス（ＤＵＴ）の電力端子に電流を供給する。ＤＵＴの、その電力入力端子における電流要求は、テスト中のＤＵＴに印加されるクロック信号のエッジに続いて一時的に増加する。なぜなら、そのＩＣ内のトランジスタが、クロック信号エッジに応答してスイッチングするからである。電力入力端子における電圧の変動（ノイズ）を制限するために、補助電源が、電力入力端子に追加電流パルスを供給して、クロック信号の各サイクルの間の増加要求を満たす。電流パルスの大きさは、そのクロックサイクル中の電流要求における予測された増加、およびＤＵＴの電力入力端子に現れる電圧の変動（ノイズ）を制限するために設けられるフィードバック回路によって制御される適応信号の大きさの関数である。
2005516226.tif 000002
【特許請求の範囲】
【請求項１】
集積回路テスタによる半導体デバイスのテスト中に前記半導体デバイスに電流を供給し、前記集積回路テスタが、前記半導体デバイスの入力／出力（Ｉ／Ｏ）端子に、前記Ｉ／Ｏ端子と前記集積回路テスタとの間に信号経路を提供するインタフェース手段を介してアクセスし、前記半導体デバイスが、前記インタフェース手段によって提供される電力導体を介して供給電流を受けるための電力入力端子を含み、前記半導体デバイスが、前記半導体デバイスへの入力として印加されるクロック信号の一組のエッジのそれぞれに続いて、供給電流に対するその要求を一時的に増加させる装置であって、
前記テスト中に、前記電力入力端子に第１の電流を供給するための第１の手段と、
前記クロック信号の前記エッジのそれぞれに続いて、前記電力入力端子に、前記第１の電流を補足する電流パルスを供給するための第２の手段であって、前記電流パルスの大きさが、予測信号および適応信号によって表される大きさの関数である第２の手段と、
前記電力入力端子に現れる電圧に応答して、前記適応信号によって表される前記大きさを調節するための第３の手段と、
を含み、
前記予測信号によって表される前記大きさが、前記半導体デバイスが、前記クロック信号エッジのつぎのエッジに続いて、その電力入力端子において、その電流要求を増加させるであろう予測量に比例して設定される装置。
【請求項２】
前記集積回路テスタが前記予測信号を発生させる、請求項１に記載の装置。
【請求項３】
前記電流パルスの前記大きさが、前記予測信号および前記適応信号によって表される前記大きさの積に比例する、請求項１に記載の装置。
【請求項４】
前記適応信号によって表される前記大きさが、経時的に積分された、電力入力端子に現れる電圧の経時変化部分の関数である、請求項１に記載の装置。
【請求項５】
前記第３の手段が、
前記電力入力端子に現れる前記電圧をフィルタして、前記電力入力端子に現れる前記電圧の大きさの変動に比例する大きさのフィルタ電圧を生成する手段と、
前記フィルタ電圧を積分して、前記適応信号を生成する手段と、
を含む、請求項４に記載の装置。
【請求項６】
前記第２の手段が、
前記予測信号を受信し、前記予測信号が表す前記大きさに比例する大きさのアナログ信号を発生するためのデジタル／アナログ変換器と、
前記適応信号によって制御されるゲインを有する増幅器と、
前記クロック信号エッジのそれぞれに続いて、前記アナログ信号を入力として前記増幅器に一時的に印加して、前記増幅器が、前記クロック信号エッジのそれぞれに続いて、電流パルスであって、前記電流パルスの前記大きさが、前記アナログ信号の前記大きさおよび前記適応信号によって表される前記大きさの関数である電流パルスを生成するようにする手段と、
を含む、請求項１に記載の装置。
【請求項７】
前記第２の手段が、
増幅器と、
前記予測信号および前記適応信号に応答し、前記予測信号および前記適応信号によって表される前記大きさの関数である大きさを有するアナログ信号を発生するための手段と、
前記クロック信号エッジのそれぞれに続いて、前記アナログ信号を入力として前記増幅器に一時的に印加して、前記増幅器が、前記クロック信号エッジのそれぞれに続いて、電流パルスであって、前記電流パルスの前記大きさが、前記アナログ信号の前記大きさの関数である電流パルスを生成するようにする手段と、
を含む、請求項１に記載の装置。
【請求項８】
前記第２の手段が、
前記適応信号によって制御されるゲインを有する増幅器と、
コンデンサと
前記予測信号に応答し、前記クロック信号エッジのそれぞれの前に、前記予測信号が表す前記大きさの関数であるコンデンサ電圧までコンデンサを充電するための手段と、
前記クロック信号エッジのそれぞれに続いて、前記コンデンサを入力として前記増幅器に一時的に接続して、前記増幅器が、前記クロック信号エッジのそれぞれに続いて、電流パルスであって、前記電流パルスの前記大きさが、前記コンデンサ電圧の前記大きさおよび前記適応信号によって表される前記大きさの関数である電流パルスを生成するようにする手段と、
を含む、請求項１に記載の装置。
【請求項９】
前記第２の手段が、
前記予測信号によって表される前記大きさの関数である電圧出力信号を生成する電源と、
前記電源の前記出力信号によって電力を供給され、前記適応信号によって制御されるゲインを有する増幅器と、
前記クロック信号エッジのそれぞれに続いて、アナログ信号を入力として前記増幅器に一時的に印加して、前記増幅器が、前記クロック信号エッジのそれぞれに続いて、電流パルスであって、前記電流パルスの前記大きさが、前記電源の出力信号の前記電圧および前記適応信号によって表される前記大きさの関数である電流パルスを生成するようにする手段と、
を含む、請求項１に記載の装置。
【請求項１０】
前記インタフェース手段がプローブカードを含み、前記第２の手段が、前記プローブカードに搭載されている、請求項１に記載の装置。
【請求項１１】
前記インタフェース手段がプローブカードを含み、前記第３の手段が、前記プローブカードに搭載されている、請求項１に記載の装置。
【請求項１２】
前記第３の手段によって提供されるフィードバックが、前記適応信号によって表される前記大きさを調節し、前記電力入力端子に現れる前記電圧の変動を最小限にする、請求項１に記載の装置。
【請求項１３】
前記集積回路テスタが、前記予測信号を発生し、
前記電流パルスの前記大きさが、前記予測信号および前記適応信号によって表される前記大きさの積に比例し、
前記第３の手段によって提供されるフィードバックが、前記適応信号によって表される前記大きさを調節し、前記電力入力端子に現れる前記電圧の変動を最小限にする、請求項１に記載の装置。
【請求項１４】
前記インタフェース手段がプローブカードを含み、前記第２および第３の手段が、前記プローブカードに搭載されている、請求項１３に記載の装置。
【請求項１５】
集積回路テスタによる半導体デバイスのテスト中に前記半導体デバイスに電流を供給し、前記集積回路テスタが、前記半導体デバイスの入力／出力（Ｉ／Ｏ）端子に、前記Ｉ／Ｏ端子と前記集積回路テスタとの間に信号経路を提供するインタフェース手段を介してアクセスし、前記半導体デバイスが、前記インタフェース手段によって提供される電力導体を介して供給電流を受けるための電力入力端子を含み、前記半導体デバイスが、前記半導体デバイスへの入力として印加されるクロック信号の一組のエッジのそれぞれに続いて、供給電流に対するその要求を一時的に増加させる方法であって、
ａ．  前記テスト中に前記電力入力端子に第１の電流を供給するステップと、
ｂ．  前記半導体デバイスが、前記クロック信号エッジの１つに続いて、その電力入力端子において、その電流要求をつぎに増加させるであろう予測量に比例する大きさを表す予測信号を生成するステップと、
ｃ．  前記電力入力端子に現れる電圧に応答して決定される大きさを表す適応信号を生成するステップと、
ｄ．  クロック信号エッジのそれぞれに続いて、前記電力入力端子に電流パルスを供給し、前記第１の電流を補足するステップであって、前記電流パルスの大きさが、前記予測信号および前記適応信号によって表される大きさの関数であるステップと、
を含む方法。
【請求項１６】
前記集積回路テスタがステップｂを実行する、請求項１５に記載の方法。
【請求項１７】
前記電流パルスの前記大きさが、前記予測信号および前記適応信号によって表される前記大きさの積に比例する、請求項１５に記載の方法。
【請求項１８】
前記適応信号によって表される前記大きさが、経時的に積分される、前記電力入力端子に現れる電圧の経時変化部分の関数である、請求項１５に記載の方法。
【請求項１９】
ステップｃが、
ｃ１．  前記電力入力端子に現れる前記電圧をフィルタして、前記電力入力端子に現れる前記電圧の大きさの変動に比例する大きさのフィルタ電圧を生成するサブステップと、
ｃ２．  前記フィルタ電圧を積分して、前記適応信号を生成するサブステップと、
を含む、請求項１８に記載の方法。
【請求項２０】
ステップｄが、
ｄ１．  前記予測信号に応答して、前記予測信号によって表される前記大きさに比例する大きさのアナログ信号を発生するサブステップと、
ｄ２．  前記クロック信号エッジのそれぞれに続いて、前記アナログ信号を入力として増幅器に一時的に印加して、前記増幅器が、前記クロック信号エッジのそれぞれに続いて、電流パルスであって、前記電流パルスの前記大きさが、前記アナログ信号の前記大きさおよび前記適応信号によって表される前記大きさの関数である電流パルスを生成するようにするサブステップと、
を含む、請求項１５に記載の方法。
【請求項２１】
ステップｄが、
ｄ１．  前記予測信号および前記適応信号に応答して、前記予測信号および前記適応信号によって表される前記大きさの関数である大きさを有するアナログ信号を発生するサブステップと、
ｄ２．  前記クロック信号エッジのそれぞれに続いて、前記アナログ信号を入力として前記増幅器に一時的に印加して、前記増幅器が、前記クロック信号エッジのそれぞれに続いて、電流パルスであって、前記電流パルスの前記大きさが、前記アナログ信号の前記大きさの関数である電流パルスを生成するようにするサブステップと、
を含む、請求項１５に記載の方法。
【請求項２２】
ステップｄが、
ｄ１．  前記クロック信号エッジのそれぞれの前に、前記予測信号によって表される前記大きさの関数であるコンデンサ電圧までコンデンサを充電することによって、前記予測信号に応答するサブステップと、
ｄ２．  前記クロック信号エッジのそれぞれに続いて、前記コンデンサを入力として前記増幅器に一時的に接続して、前記増幅器が、前記クロック信号エッジのそれぞれに続いて、電流パルスであって、前記電流パルスの前記大きさが、前記コンデンサ電圧の前記大きさおよび前記適応信号によって表される前記大きさの関数である電流パルスを生成するようにするサブステップと、
を含む、請求項１５に記載の方法。
【請求項２３】
ステップｄが、
ｄ１．  前記予測信号によって表される前記大きさの関数である電圧の出力信号を生成することによって、前記予測信号に応答するサブステップと、
ｄ２．  ステップｄ１で生成される前記出力信号により電力を供給される増幅器のゲインを調節することによって、前記適応信号に応答するサブステップと、
ｄ３．  前記クロック信号エッジのそれぞれに続いて、信号パルスを入力として前記増幅器に一時的に印加して、前記増幅器が、各信号パルスに応答し、電流パルスであって、前記電流パルスの前記大きさが、前記出力信号電圧の前記電圧および前記適応信号によって表される前記大きさの関数である電流パルスを生成するようにするサブステップと、
を含む、請求項１５に記載の方法。
【請求項２４】
前記適応信号によって表される前記大きさがフィードバックによって調節され、前記電力入力端子に現れる前記電圧の変動を最小限にする、請求項１５に記載の方法。
【請求項２５】
プローブカードおよび補助電流源を含む半導体テストシステムで使用するための、被テスト半導体デバイスの電力入力端子に供給される電圧の変動を低減するための方法であって、
前記プローブカードを通して、前記被テスト半導体デバイスの前記電力入力端子に電力を供給することと、
前記補助電流源に入力信号を供給することであって、前記入力信号が、前記半導体デバイスの前記入力端子によって引き込まれる電流における一時的な変化に対応することと、
前記入力信号に応答して、前記補助電流源から前記入力端子に、補助電流を供給することと、
を含む方法。
【請求項２６】
前記半導体デバイスの前記入力端子によって引き込まれる電流の前記一時的な変化を引き起こす、前記半導体デバイスの状態を変えることをさらに含む、請求項２５に記載の方法。
【請求項２７】
前記半導体デバイスの前記入力端子によって引き込まれる電流の変化を検出することをさらに含む、請求項２５に記載の方法。
【請求項２８】
前記入力端子によって引き込まれる電流の変化を前記検出することが、前記電力入力端子と電気的に通じているバイパスコンデンサを通して、電流の変化を検出することを含む、請求項２７に記載の方法。
【請求項２９】
前記入力端子によって引き込まれる電流の変化を前記検出することが、前記電力入力端子と電気的に通じている前記プローブカードの導体経路を通して、電流の変化を検出することを含む、請求項２７に記載の方法。
【請求項３０】
前記補助電流の量が、前記入力端子によって引き込まれる電流の量に対応する、請求項２５に記載の方法。
【請求項３１】
前記補助電流源が増幅器を含む、請求項２５に記載の方法。
【請求項３２】
前記補助電流が、コンデンサを通して、前記入力端子に供給される、請求項２５に記載の方法。
【請求項３３】
前記補助電流源が前記プローブカードに配置されている、請求項２５に記載の方法。
【請求項３４】
前記プローブカードが複数の相互接続基板を含む、請求項２５に記載の方法。
【請求項３５】
前記複数の相互接続基板がプローブヘッドを含む、請求項３４に記載の方法。
【請求項３６】
前記補助電流源が前記プローブヘッドに配置されている、請求項３５に記載の方法。
【請求項３７】
少なくとも１つの先立つ信号を基準デバイスに供給することをさらに含む、請求項２５に記載の方法。
【請求項３８】
前記補助電流源への前記入力信号が、前記少なくとも１つの先立つ信号に応答して、前記基準デバイスによって引き込まれる電流量に対応する、請求項３７に記載の方法。
【請求項３９】
前記電力を供給することが、前記プローブカードを通して、複数の前記被テスト半導体デバイスのそれぞれの電力入力端子に電力を供給することをさらに含み、
前記補助電流源に入力信号を前記供給することが、複数の補助電流源のそれぞれに入力信号を供給することをさらに含み、各前記入力信号が、前記半導体デバイスの１つにおける入力端子によって引き込まれる電流に対応し、
補助電流を前記供給することが、前記入力信号に応答して、前記補助電流源のそれぞれから前記入力端子へ補助電流を供給することをさらに含む、請求項２５に記載の方法。
【請求項４０】
電力入力端子および信号端子を含む半導体デバイスをテストするための装置であって、
前記電力入力端子および前記信号端子に接触するための導電接続構造を含むプローブカードと、
前記電力入力端子と接触するための前記接続構造に電気的に接続されている出力部を有する補助電流源であって、前記補助電流源の入力部が、前記信号端子の１つにおける信号の変化によってもたらされる変化であって、前記電力入力端子によって引き込まれる電流の変化に対応する信号に、電気的に接続され、前記補助電流源が、前記電力入力端子によって引き込まれる電流の変化に応答して、前記電力入力端子に補助電流を供給する補助電流源と、
を含む装置。
【請求項４１】
前記電力入力端子によって引き込まれる電流の変化を検出するように配置されている電流検出デバイスであって、前記補助電流源の前記入力部へ対応する信号を供給する電流検出デバイスをさらに含む、請求項４０に記載の装置。
【請求項４２】
前記電流検出デバイスが電流検出カプラを含む、請求項４１に記載の装置。
【請求項４３】
前記電流検出デバイスが変流器を含む、請求項４１に記載の装置。
【請求項４４】
前記電流検出デバイスが、前記電力入力端子と電気的に通じているバイパスコンデンサを通る電流の変化を検出するように配置されている、請求項４１に記載の装置。
【請求項４５】
前記電流検出デバイスが、前記電力入力端子と電気的に通じている前記プローブカードの導電経路を通る電流の変化を検出するように配置されている、請求項４１に記載の装置。
【請求項４６】
前記補助電流源が増幅器を含む、請求項４０に記載の装置。
【請求項４７】
前記補助電流源の前記出力が、コンデンサを通して、前記電力入力端子に電気的に接続されている、請求項４０に記載の装置。
【請求項４８】
前記補助電流源が前記プローブカードに配置されている、請求項４０に記載の装置。
【請求項４９】
前記プローブカードが、複数の相互接続基板を含む、請求項４８に記載の装置。
【請求項５０】
前記複数の相互接続基板がプローブヘッドを含む、請求項４９に記載の装置。
【請求項５１】
前記補助電流源が前記プローブヘッドに配置されている、請求項５０に記載の装置。
【請求項５２】
基準デバイスをさらに含み、前記基準デバイスの電力入力端子が、前記補助電流源の前記入力部に電気的に接続されている、請求項４０に記載の装置。
【請求項５３】
前記プローブカードと電気的に接続されているテスタをさらに含み、前記テスタが、前記基準デバイスに供給される信号を変化させ、その後、前記半導体デバイスに供給される同様の信号を変化させるように構成されている、請求項５２に記載の装置。
【請求項５４】
複数の半導体デバイスをテストする、請求項４０に記載の装置。
【請求項５５】
前記プローブカードが、前記複数の半導体デバイスのそれぞれにおける入力端子に電力を供給する、請求項５４に記載の装置。
【請求項５６】
電力入力端子および信号端子を含む半導体デバイスをテストするための装置であって、
前記入力端子に電力を供給し、前記信号端子の少なくとも１つに信号を供給するためのプローブ手段と、
前記信号端子のうちの１つにおける信号の変化によってもたらされる変化であって、前記電力入力端子によって引き込まれる電流の変化に応答して、前記電力入力端子に補助電流を供給するための補助電流手段であって、前記補助電流手段が入力部および出力部を含み、前記入力部が、前記電力入力端子によって引き込まれる電流の前記変化に対応する信号に電気的に接続され、前記出力部が、前記電力入力端子に電気的に接続されている補助電流手段と、
を含む装置。
【請求項５７】
前記電力入力端子によって引き込まれる電流の変化を検出するための電流検出手段であって、前記補助電流手段の前記入力部に、対応する信号を供給する電流検出手段をさらに含む、請求項５６に記載の装置。
【請求項５８】
前記補助電流手段が増幅器を含む、請求項５６に記載の装置。
【請求項５９】
前記補助電流手段の前記出力部が、コンデンサを通して、前記電力入力端子に電気的に接続されている、請求項５６に記載の装置。
【請求項６０】
前記補助電流手段が前記プローブ手段に配置されている、請求項５６に記載の装置。
【請求項６１】
複数の半導体デバイスをテストする、請求項５６に記載の装置。
【請求項６２】
前記プローブ手段が、前記複数の半導体デバイスのそれぞれにおける入力端子に電力を供給する、請求項６１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
発明の分野
本発明は、一般に、集積回路をテストするためのシステムに関し、特に、被テスト集積回路が実現する論理の状態遷移に起因する、被テスト集積回路の電源ノイズを低減するための装置に関する。
【背景技術】
【０００２】
関連技術の説明
集積回路（ＩＣ）テスタは、半導体ウエハにおけるダイ形状をした一組のＩＣを同時にテストすることができる。図１は、典型的なＩＣテスタ１０を示すブロック図であり、このＩＣテスタは、半導体ウエハに形成可能な一組の同様な被テストＩＣデバイス（ＤＵＴ）１４に、プローブカード１２を通して、接続されている。テスタ１０は、ポーゴーピン１５または他の手段を用いて、様々な入力および出力端子を、プローブカード１２の一組の接点１６に接続する。プローブカード１２は、各ＤＵＴ１４表面の入力／出力（Ｉ／Ｏ）パッド１９と接触するための一組のプローブ１８を含み、接点１６をプローブ１８に連結する導電経路２０を提供する。プローブカード１２を通る経路によって、テスタ１０は、テスト信号をＤＵＴ１４に伝送し、ＤＵＴが生成する出力信号を監視することが可能となる。デジタル集積回路には、定期的なマスタクロック信号（ＣＬＯＣＫ）パルスに応答してクロック制御される同期論理ゲートが含まれることが多いので、プローブカード１２はまた、経路２２を提供し、この経路を通して、テスタ１０は、ＣＬＯＣＫ信号を各ＤＵＴ１４に供給することができる。テストシステムにはまた、テスト中のＤＵＴ１４に電力を供給するための電源２４が含まれ、プローブカード１２が、プローブ１８を通して、各ＤＵＴ１４の電力入力パッド２６に、電源２４を接続する。
【０００３】
ＤＵＴ１４内の各スイッチングトランジスタには、固有の入力キャパシタンスがあって、トランジスタをターンオンまたはターンオフするためには、トランジスタのドライバが、トランジスタの入力キャパシタンスを充電または放電しなければならない。ドライバがトランジスタの入力キャパシタンスを充電するときには、ドライバは、電源２４から充電電流を引き込む。ひとたびトランジスタの入力キャパシタンスが十分に充電されると、トランジスタがターンオンまたはターンオフのままに留まるように、ドライバは、トランジスタの入力キャパシタンスを充電したままに保つのに必要な、比較的少量のリーク電流を供給する必要があるだけである。ＤＵＴが同期論理を実行するときには、ほとんどの、トランジスタのスイッチングは、各ＣＬＯＣＫ信号パルスエッジ直後に行われる。したがって、ＤＵＴ内の様々なトランジスタのスイッチング状態を変えるのに必要な充電電流を提供するために、ＣＬＯＣＫ信号の各パルス直後に、各ＤＵＴ１４へ入力される電源電流Ｉ１における一時的な増加がある。ＣＬＯＣＫ信号サイクルのもっと後のほうで、それらのトランジスタが変化し終わった状態になった後、電流Ｉ１に対する要求は、「静止」し安定した状態レベルに落ち、つぎのＣＬＯＣＫ信号サイクルの開始までそのまま留まる。
【０００４】
プローブカード１２が電源２４を各ＤＵＴ１４に接続するための信号経路２８には、図１においてＲ１で表される固有のインピーダンスがある。電源２４の出力部とＤＵＴ１４の電力入力部２６との間には電圧降下があるので、ＤＵＴ１４への供給電圧入力ＶＢは、電源２４の出力電圧ＶＡよりもいくらか小さく、またＶＡは十分に調整可能だが、ＶＢは、電流Ｉ１の大きさとともに変化する。ＣＬＯＣＫ信号サイクルの開始後、スイッチングトランジスタの入力キャパシタンスに充電するのに必要な、Ｉ１における一時的な増加は、Ｒ１の電圧降下を増加させ、それによって、ＶＢを一時的に低減させる。各ＣＬＯＣＫ信号パルスエッジの後に発生する供給電圧ＶＢにおける低下は、ＤＵＴ１４の性能に悪い影響を与える可能性があるノイズの形状をとるので、その大きさおよび継続期間を制限するのが望ましい。電源２４とＤＵＴ１４との間の経路２８におけるリアクタンスを低減すること、たとえば、導体サイズを増加させるか、または経路２８の長さを最小限にすることによって、このノイズを制限することができる。しかしながら、リアクタンスを低減できる量には、実際的な限界がある。
【０００５】
また、各ＤＵＴ１４の電源入力部２６近く、プローブカード１２にコンデンサＣ１を配置することによって、電源ノイズを低減することができる。図２に、ＩＣ１４へのＣＬＯＣＫ信号入力パルスに応答した、ＩＣ１４の電力入力部２６における供給電圧ＶＢおよび電流Ｉ１の動きを示すが、これは、コンデンサＣ１の大きさが、不十分なときのものである。時間Ｔ１において、ＣＬＯＣＫ信号エッジに続いて、Ｉ１がその静止レベルＩＱを超えて一時的に増加することにより、Ｒ１における一時的な電圧降下がもたらされ、今度はこの電圧降下により、供給電圧ＶＣにおいて静止レベルＶＱより下の一時的な低下がもたらされることに留意されたい。
【０００６】
図３に、コンデンサＣ１が十分に大きいときの、ＶＢおよびＩ１の動きを示す。ＣＬＯＣＫ信号パルスの間でＤＵＴ１４が静止しているときには、コンデンサＣ１は、ＶＢの静止レベルＶＱまで充電している。時間Ｔ１におけるＣＬＯＣＫ信号の立ち上がり（または立ち下がり）エッジに続いて、ＤＵＴ１４がより多くの電流を一時的に要求するとき、コンデンサＣ１は、その蓄えた電荷をいくらかＤＵＴ１４に供給し、それによって、電源２４が増加した要求を満たすために供給しなければならない追加電流量を低減する。図３から分かるように、Ｃ１の存在によって、Ｒ１における一時的な電圧降下の大きさが低減され、したがって、ＤＵＴ１４への供給電圧ＶＢ入力における低下の大きさが低減される。
【０００７】
コンデンサＣ１がＶＢの変動を適切に制限するためには、コンデンサは、ＤＵＴ１４に必要な電荷を供給するに足る大きさでなければならず、かつ、Ｃ１とＤＵＴ１４との間の経路インピーダンスを非常に小さくするために、ＤＵＴ１４の近くに配置しなければならない。残念なことに、各ＤＵＴ１４の電源入力端子２６の近くで、プローブカード１２に大きなコンデンサを搭載することは、いつでも都合がよくも可能であるわけでもない。図４は、典型的なプローブカード１２の簡易平面図である。ＩＣテスタ１０は、プローブカードの上に存在し、ＤＵＴ１４を含むウエハは、プローブカード下に保持されている。図１におけるＩＣテスタ１０のＩ／Ｏ端子は、テスト中のウエハにおける表面領域に比べて比較的大きな領域に配分されているので、プローブカード１２は、テスタがアクセスする接点１６を保持するための比較的大きな上部表面２５を提供する。一方で、ウエハ上のＤＵＴ１４に接触する、プローブカード１２の下側におけるプローブ１８（図示せず）は、プローブカード１２の比較的小さな中央領域２７の下に集中されている。
【０００８】
カード１２の上部表面２５における接点１６と、領域２７下のプローブ１８との間の経路インピーダンスは、各接点１６とその対応するプローブとの間の距離の関数である。コンデンサＣ１とＤＵＴとの間の距離を最小限にするために、コンデンサは、小さな中央領域２７の近くの（または上の）プローブカード１２に搭載すべきである。しかしながら、ウエハが、テストすべき多数のＩＣ、または多数の密にパックした端子を有するＩＣを含むときには、十分なサイズで必要な数のコンデンサＣ１を搭載するに足るスペースは、中央領域２７の十分近くには存在しない。
【発明の開示】
【課題を解決するための手段】
【０００９】
発明の概要
同期論理を用いる被テスト集積回路デバイス（ＤＵＴ）のテスト中に、ＤＵＴは、ＤＵＴへのクロック信号入力の各連続的な立ち上がりまたは立ち下がりエッジの後に、その電源電流要求における一時的な増加を経験する。ＤＵＴは、トランジスタがクロック信号エッジに応答して状態遷移を経験するときに、論理デバイスを形成するトランジスタの入力キャパシタンスを充電する特別の電流を必要とする。本発明は、ＤＵＴの電力入力端子における電源電圧の変動を制限するが、この変動は、各クロック信号パルスに続いて、電源電流の過渡的な増加から生じるものである。それによって、本発明は、ＤＵＴの電力入力端子における電源ノイズを低減する。
【００１０】
本発明によると、充電電流パルスは、各クロック信号エッジの後に、ＤＵＴの電力入力端子に供給され、テスト中に主電源から連続的に供給される電流を補足する。補助電源によって適切に供給される充電電流パルスは、主電源が、ＤＵＴの増加した要求を満たすために、出力電流を増加する必要性を低減する。ＤＵＴの増加した電流要求にもかかわらず、主電源の出力電流がほぼ一定のままなので、主電源とＤＵＴとの間の経路インピーダンス全体の電圧降下は、ほぼ一定のままである。したがって、ＤＵＴの電力入力端子における供給電圧もまた、ほぼ一定のままである。
【００１１】
各クロック信号エッジの後に、ＤＵＴが必要とする追加充電電流量は、クロック信号エッジに応答してＤＵＴの内部論理デバイスが経験する状態遷移の回数と特質に依存して変化する。ＩＣのテストでは、そのＩＣが、所定の状態変化シーケンスを実行することが必要なので、テスト中のＩＣの動作は、各クロック信号エッジ中のＩＣの電流要求を含めて、予測可能である。各クロック信号エッジの後で供給される電流パルスの大きさは、したがって、各クロック信号パルスに続いてＤＵＴが必要とする追加充電電流の予測された量に合うように調節される。各クロック信号エッジに続いてＤＵＴが引き込む電流の増加に対する予測は、たとえば、同様のテスト条件下で、同様のＤＵＴが引き込む電流の測定値、または類似のテストを経験しているＤＵＴのシミュレーションに基づいてもよい。
【００１２】
特定のタイプのＩＣが任意のテストサイクルの間に引き込むであろう充電電流の量は、かなり程度の高い正確性で予測できるけれども、そのタイプの任意のＤＵＴが引き込む実際の追加充電電流量は、予測量よりもいくらか大きいかまたは小さい可能性がある。ＩＣの作製におけるランダムなプロセス変動のために、全てのＩＣは、特にＩＣのトランジスタが状態変化の間に必要とする充電電流量に関して、いくらか異なって動作するようになる。ＤＵＴ間のこのような差異を補償するために、フィードバック回路を提供してＤＵＴの電力入力端子における電圧を監視し、また電流パルスの予測された大きさを適切に調整して、その電圧の変動を最小限にする。
【００１３】
このように、各クロック信号サイクルに続いて、ＤＵＴの電力入力端子に供給される電流パルスの大きさは、そのクロック信号サイクルの間に、そのタイプのＤＵＴが引き込む追加電流の予測された大きさの関数であるが、しかし予測されたパルスの大きさを、フィードバックによって調整し、テスト中の各特定ＤＵＴのための充電電流要求の変動に対応するために、予測を適応させる。
【００１４】
本明細書の結論部分で、本発明の主題を特に指摘し、はっきりと主張している。しかしながら、当業者は、添付の図面を考慮して明細書の残りの部分を読むことによって、本発明の構成および動作方法の両方を、本発明のさらなる利点および目的とともに最もよく理解されるであろう。また図面において、同様の参照符号は、同様の要素を指している。
【発明を実施するための最良の形態】
【００１５】
好ましい実施形態の説明
システム構成
図５に、ブロック図形状で、集積回路（ＩＣ）テスタ３０を示すが、このテスタは、プローブカード３２を通して、半導体ウエハ上のダイ形状をした、一組の同様の被テストＩＣデバイス（ＤＵＴ）３４へ連結されている。プローブカード３２には、ＤＵＴ３４の表面における入力／出力端子パッド３９にアクセスするための、一組のプローブ３７が含まれ、また、テスタ３０をプローブ３７に連結する信号経路４６が含まれるが、この信号経路によって、ＩＣテスタ３０は、クロック信号（ＣＬＯＣＫ）および他のテスト信号をＤＵＴ１４に送信し、ＤＵＴ出力信号を逆にテスタ３０に伝送可能となり、テスタは、ＤＵＴの動作を監視することができる。
【００１６】
プローブカード３４はまた、プローブカードを通り、端子４１へ延伸するプローブ３７に至る導体を介して、主電源を、各ＤＵＴ３４の電力入力端子４１に連結する。電源３６は、よく調整された出力電圧ＶＡを生成し、電流Ｉ２をＤＵＴ３４に連続的に供給する。例示を目的として、図５に、主電源３６と各ＤＵＴ３４との間のプローブカード３２を通る経路４３の固有のインピーダンスを、抵抗器Ｒ１として表す。各抵抗器Ｒ１における電圧降下のために、各ＤＵＴ３４への入力供給電圧ＶＢは、ＶＡよりも、いつもいくらか小さい。
【００１７】
本発明によると、プローブカード３２に搭載された第１のトランジスタスイッチＳＷ１は、補助電源３８を、プローブカード３２に搭載された一組のコンデンサＣ２に連結する。また、プローブカード３２に搭載された一組の第２のトランジスタスイッチＳＷ２は、各コンデンサＣ２を、対応するＤＵＴ３４の電力入力端子に連結する。図５に示す抵抗器Ｒ２は、ＳＷ２が閉じられているとき、各コンデンサＣ１とＤＵＴ３４の電力入力端子４１との間における、プローブカード３２内の固有の信号経路インピーダンスを表す。ＩＣテスタ３０は、ＳＷ１のための出力制御信号ＣＮＴ１と、スイッチＳＷ２を制御するための制御信号ＣＮＴ２と、補助電源３８における出力電圧ＶＣの大きさを制御するための制御データＣＮＴ３とを供給する。以下で詳細に説明するように、補助電源３８、スイッチＳＷ１およびＳＷ２、ならびにコンデンサＣ２は、供給電流に対するＤＵＴの要求における任意の予想される増加に応じるために必要なときには、ＩＣテスタ３０の制御のもとで、各ＤＵＴの電力入力端子４１に電流パルスＩ３を注入する補助電流源として働く。
【００１８】
電源ノイズ
ＤＵＴ３４は同期論理を実行するが、この同期論理では、論理ゲートを形成するスイッチングトランジスタが、テスタ３０の提供する定期的なマスタＣＬＯＣＫ信号パルスに応答して、ターンオンおよびターンオフする。各スイッチングトランジスタには固有の入力キャパシタンスがあり、トランジスタをターンオンまたはターンオフするためには、そのドライバが、トランジスタの入力キャパシタンスを充電または放電しなければならない。ＤＵＴ３４内のドライバが、トランジスタの入力キャパシタンスを充電するときには、ドライバは、各ＤＵＴの電力入力端子４１に供給しなければならない電流Ｉ１の量を増加させる。トランジスタの入力キャパシタンスが十分に充電されたときには、トランジスタがターンオンまたはターンオフのままに留まるように、ドライバは、トランジスタの入力キャパシタンスを充電されたままに保つために必要な、比較的少量のリーク電流を供給する必要があるだけである。このように、様々なトランジスタのスイッチング状態を変化させるために必要な充電電流を提供するために、ＣＬＯＣＫ信号の各パルスの直後に、各ＤＵＴ３４への電源電流Ｉ１入力における一時的な増加がある。ＣＬＯＣＫ信号サイクルのもっと後のほうで、これらのトランジスタが、変化し終わった状態になった後、電源電流に対する要求は、「静止」し安定した状態レベルに落ち、つぎのＣＬＯＣＫ信号サイクルの開始までそのまま留まる。各ＣＬＯＣＫ信号サイクルの開始時に、ＤＵＴ３４が必要とする追加電流Ｉ１の量は、その特定のＣＬＯＣＫ信号サイクルの間にターンオンまたはターンオフするトランジスタの数および特質に依存するので、充電電流に対する要求は、サイクル毎に変化する可能性がある。
【００１９】
テスタ３０が、常時、スイッチＳＷ１およびＳＷ２を開いたままにしておく場合には、主電源３６が、各ＤＵＴ３４に電流入力Ｉ１の全てを供給することになるであろう。このようなケースでは、各ＣＬＯＣＫ信号パルスの後、各ＤＵＴ３４内におけるスイッチ活動が増大することによる供給電流Ｉ１の一時的な増加によって、主電源３６とＤＵＴ３４との間の信号経路４３の固有のインピーダンスＲ１における電圧降下の一時的な増加がもたらされるであろう。今度はこの増加によって、ＤＵＴの電力入力端子４１において、電圧ＶＢの一時的な低下がもたらされるであろう。図２は、ＳＷ２が常時開いているときの、ＶＢおよびＩ１の動きを表す。各ＣＬＯＣＫ信号パルスエッジ後に発生する供給電圧ＶＢの低下は、ＤＵＴ３４の性能に悪い影響を与える可能性のあるノイズの形状をとるので、電圧低下の大きさを制限することが望ましい。
【００２０】
予測電流補償
本発明の一実施形態によると、ＩＣテスタ３０は、補助電源３８ならびにスイッチＳＷ１およびＳＷ２の状態を制御して、コンデンサＣ２が、各テストサイクルの開始時に、追加充電電流Ｉ３を、ＤＵＴ３４に供給するようにする。充電電流Ｉ３は、各ＣＬＯＣＫ信号サイクルにおける最初の部分的期間に流れるだけだが、主電源の電流Ｉ２出力と結合し、電流入力Ｉ１をＤＵＴ３４に供給する。充電電流Ｉ３が、ＣＬＯＣＫ信号パルスに続いてＤＵＴ３４内におけるスイッチングトランジスタのキャパシタンスが取得するのとほほ同じ量の電荷を供給するときには、ＣＬＯＣＫ信号パルスに続いて主電源３６が生成する電流Ｉ２の変化は比較的小さく、したがって、供給電圧ＶＢの変動は非常に小さい。
【００２１】
このように、各ＣＬＯＣＫ信号エッジの前に、テスタ３０は、補助供給電圧ＶＣの所望の大きさを指示するデータＣＮＴ３を、補助電源３８に供給し、つぎにスイッチＳＷ１を閉じる。つぎに電源３８は、全てのコンデンサＣ２を充電する。コンデンサＣ２が蓄える電荷量は、ＶＣの大きさに比例する。コンデンサＣ２が十分に充電する時間を経たときに、テスタ３０は、スイッチＳＷ１を開く。その後、つぎのＣＬＯＣＫ信号サイクルの開始に続いて、テスタ３０は、コンデンサＣ２に蓄えられた電荷が、電流Ｉ３としてＤＵＴ３４に流れることができるように、全てのスイッチＳＷ２を閉じる。その後、過渡充電電流の必要性がなくなると、テスタ３０はスイッチＳＷ２を開き、主電源３６のみが、ＣＬＯＣＫ信号サイクルの残り部分の間、ＤＵＴ３４に電流を供給するようにする。このプロセスが、ＣＬＯＣＫ信号の各サイクルの間に繰り返され、テスタ３０が、各クロックサイクル用の制御データＣＮＴ３を介して、ＶＣの大きさを調節し、その特定のクロック信号サイクルの間に予測される充電電流要求を満足させるサイズにした電流パルスＩＣを供給する。このように、ＩＣ電流パルスの大きさは、サイクル毎に変化する可能性がある。
【００２２】
図６に、ＣＬＯＣＫ信号サイクルの最初の部分期間の、供給電圧ＶＢならびに電流Ｉ１、Ｉ２およびＩ３の動きを示す。電流Ｉ１は、ＤＵＴ３４内のキャパシタンスを充電するために、ＣＬＯＣＫパルスエッジの後、時間Ｔ１において、その静止レベルＩＱ１を超える大きな一時的増加を示す。電流Ｉ３が急速に上昇し、ほぼ全ての追加充電電流を供給する。主電源３８の出力電流Ｉ２は、Ｉ３とＩ２の過渡成分との間の小さな不一致に起因する、静止値ＩＱ２からの比較的小さな乱れのみを示す。Ｉ２の変動が小さいので、ＶＢの変動は小さい。このように、本発明は、ＤＵＴ３４におけるスイッチングの過渡現象による電源ノイズをほぼ制限する。
【００２３】
テスタプログラミング
上記のように、各ＤＵＴ３４が、ＣＬＯＣＫ信号サイクルの開始時に引き込む追加充電電流量は、ＣＬＯＣＫ信号サイクルの間にターンオンまたはターンオフするトランジスタの数に依存し、また充電電流は、サイクル毎に変化する。ＤＵＴの端子４１において、適切に電圧を調整するために、テスタ３０は、ＤＵＴ３４が、各ＣＬＯＣＫ信号エッジの後で、どれくらいの電荷を蓄えそうかを予測しなければならない。なぜなら、テスタ３０は、コンデンサＣ２が、各ＣＬＯＣＫ信号サイクルの前に適切な電荷量を蓄えるように、補助電源出力ＶＣの大きさを調節しなければならないからである。
【００２４】
図７に、テストシステム構成を示すが、これによって、テスタ３０は、各テストサイクルのためにＶＣを設定すべきレベルを試験的に決定することが可能となる。正しく動作することが分かる、テストすべきＩＣと同様の基準ＤＵＴ４０を、ＤＵＴ３４を接続するのとほぼ同じ方法で、プローブ３２を介して、テスタ３０に接続し、テスタ３０が、基準ＩＣ４０で、同じテストを実行できるようにする。しかしながら、プローブカード３２はまた、基準ＩＣ４０の電源端子をテスタ３０の入力端子に連結し、テスタ３０が、電源電圧ＶＢを監視できるようにする。つぎにテスタ３０は、テストの第１のＣＬＯＣＫサイクルのみを実行し、同時にＶＣ用の最小値を用いてＶＢを観察する。ＶＢが、ＣＬＯＣＫ信号サイクルの間に、所要の下限より下に落ち込む場合には、テスタ３８は、より高い値ＶＣを用いて、テストの第１のＣＬＯＣＫ信号サイクルを繰り返す。このプロセスを、第１のＣＬＯＣＫ信号サイクル用の妥当なＶＣ値が確立されるまで、反復して繰り返す。つぎにテスタは、テストの第１の２つのＣＬＯＣＫ信号サイクルを反復して実行し、同時に第２のＣＬＯＣＫ信号サイクル中にＶＢを監視し、それに応じてＶＣを調節する。同じ手順を用いて、テストの各連続的なＣＬＯＣＫ信号サイクル用の、妥当なＶＣ値を確立する。つぎにＤＵＴ３４をテストするときに、これらのＶＣ値を用いてもよい。
【００２５】
設計者は、典型的には、回路シミュレータを用いて、ＩＣを作製する前に、ＩＣをシミュレートする。ＩＣテスタが実際のＩＣに対して行うであろうテストと同じテストを、回路シミュレータが、シミュレートＩＣで行うときには、回路シミュレータを類似の方法で用いて、実際のＩＣのテスト中に使用すべき一連のＶＣ値を決定することができる。
【００２６】
プローブカード
図４は、典型的な、先行技術によるプローブカード１２を示すが、このプローブカードは、電圧調整コンデンサＣ１をＤＵＴの電力入力端子に接続して、電源ノイズを制限する。このようなプローブカードでは、電圧調整コンデンサとＤＵＴとの間の距離を最小限にして、コンデンサとＤＵＴとの間のインピーダンスを最小限にしなければならない。したがって、コンデンサは、ＤＵＴにアクセスするプローブ上の小さな領域２７またはその近くのプローブカードに搭載するのが好ましい。プローブ近くのプローブカードには、ほとんどスペースがないので、プローブカード１２に配置できる調整コンデンサＣ１のサイズおよび数は制限される。このコンデンサ搭載スペースの制限が、同時にテストできるＤＵＴの数を制限する可能性がある。
【００２７】
図８は、本発明による、図５のプローブカード３２の簡易平面図である。図７のＩＣテスタ３０がアクセスする接触点４５は、プローブカード３２における上部表面４３の比較的大きな領域にわたって配分され、一方で、ＤＵＴ３４に接触するプローブ３７（図示せず）は、プローブカードの比較的小さな中央領域４７の下に集中されている。電圧ＶＣは、コンデンサＣ２はこの電圧まで充電されるが、任意のスイッチＳＷ２とＤＵＴ３４の端子４１との間のかなり大きな経路インピーダンスＲ２（図５）に対応するように調節できるので、コンデンサＣ２は、図４のコンデンサＣ１よりも、ＤＵＴプローブ上の中央領域４７からかなり大きな距離をとって、プローブカード３２に搭載することができる。また、コンデンサＣ２は、コンデンサＣ１よりも高い電圧に充電されるので、コンデンサＣ１よりも小さくすることができる。図８におけるプローブカード３２のコンデンサＣ２は、図４の、先行技術によるプローブカード１２のコンデンサＣ１よりも小さく、かつプローブカードの中央からさらに離すことができるので、より多くのコンデンサＣ２をプローブカード３２に搭載することができる。かくして、本発明によるプローブカード３２を用いるテストシステムは、図４の、先行技術によるプローブカード１２を用いるテストシステムよりも、より多くのＤＵＴを同時にテストできる。
【００２８】
搭載パターン発生器を備えたプローブカード
図９に、プローブカード５０を含む、本発明の代替の実施形態を示すが、このプローブカード５０は、その上に「電力制御ＩＣ」５２を搭載していることを除いて、図７のプローブカード３２とほぼ同様である。電力制御ＩＣ５２には、パターン発生器５４が含まれるが、このパターン発生器は、スイッチＳＷ１およびＳＷ２ならびに補助電源３８を制御するための制御信号ならびにデータＣＮＴ１、ＣＮＴ２およびＣＮＴ３を生成することに関連した、図７におけるＩＣテスタ３０のパターン発生機能を実行する。電力制御ＩＣ５２には、従来のパターン発生器５４が含まれるが、このパターン発生器は、外部的に生成され、従来のコンピュータバス５６を介して提供されるプログラミングデータによって、テストの開始前にプログラムされる。パターン発生器５４は、テストの開始を表す、ＩＣテスタ５８からのＳＴＡＲＴ信号に応答して、その出力データパターンを発生し始め、またテスタ５８の動作をクロック制御するのと同じシステムクロック（ＳＹＳＣＬＫ）に応答して、出力ＣＮＴ１、ＣＮＴ２およびＣＮＴ３データパターンを生成する。
【００２９】
必要とするコンデンサＣ２がかなり小さいときには、スイッチＳＷ１およびＳＷ２ならびにコンデンサＣ２は、図９に示すように、電力制御ＩＣ５２内に実現してもよい。ＩＣ５２は、プローブカードにおいて、ＤＵＴプローブのできる限り近くに搭載すべきである。スイッチＳＷ１およびＳＷ２、コンデンサＣ２ならびにテスタ３０のパターン発生機能を単一のＩＣ５２に一体化することによって、プローブカード３２のコストおよび複雑さ、ならびにテスタ３０出力チャネルの必要数を低減する。しかしながら、必要なときには、コンデンサＣ２は、電力制御ＩＣ５２には外的な別個の要素によって実現することができる。
【００３０】
パルス幅変調充電フロー
図１０に、図５の実施形態とほぼ同様の、本発明の一実施形態を示す。しかしながら、図１０においては、スイッチＳＷ１がプローブカード６０から省略され、補助電源３８のＶＣ出力が、コンデンサＣ２に直接に接続されている。また、出力電圧ＶＣを固定し、ＩＣテスタ３０によって調節せず、Ｃ２が、各ＣＬＯＣＫ信号パルスの前に、同じ値に充電されるようにする。この構成では、ＩＣテスタ３０は、制御信号ＣＮＴ２を介してスイッチＳＷ２をパルス幅変調することによって、コンデンサＣ２が各ＣＬＯＣＫパルスの開始時にＤＵＴ３４に送る電荷量を制御する。ＣＬＯＣＫ信号パルスの立ち上がりエッジに続いて、テスタ３０がスイッチＳＷ２を閉じる時間量が、コンデンサＣ２によってＤＵＴ３４へ送られる電荷量を決定する。代替として、図６に示すＩ３電流フローの形状は、テスタ３０が、図１１に示すように、ＣＮＴ２信号のデューティサイクルを急速に増加し、つぎに減少させるときには、より近く近似させることができる。
【００３１】
アナログ変調充電フロー
図１２に、図１０の実施形態とほぼ同様の、本発明の一実施形態を示す。しかしながら、図１２では、トランジスタスイッチＳＷ２は、ＤＵＴ３４が状態変化を経て追加電流Ｉ３を必要とするときに、その活性領域において動作するトランジスタＱ２によって置き換えられている。この構成では、ＩＣテスタ３０のＣＮＴ２出力は、プローブカード６１に搭載されたアナログ／デジタル（Ａ／Ｄ）変換器６３に入力として印加されるデータシーケンスである。データシーケンスＣＮＴ２は、各ＣＬＯＣＫ信号サイクル中の、充電電流Ｉ３に対する予測された要求を表す。Ａ／Ｄ変換器６３は、図１３に示すように、各ＣＬＯＣＫ信号サイクルの間に変化する、トランジスタＱ２のベースへ入力されるアナログ信号ＣＮＴ４を生成することによって、ＣＮＴ２データシーケンスに応答する。各トランジスタＱ２によってコンデンサＣ２から流れることを可能とされる電流Ｉ３の量を、アナログ信号ＣＮＴ４は制御し、電流Ｉ３が、ＤＵＴ３４によって要求される、電流Ｉ１の予測過渡成分とほぼ一致するようにする。Ａ／Ｄ変換器６３は、プローブカード６１に搭載する代わりに、ＩＣテスタ３０内に実現してもよい。
【００３２】
基準ＤＵＴを用いた充電予測
図１４に本発明の一実施形態を示す。この実施形態では、ＩＣテスタ３０が、ＩＣテスタ３０によって基準ＤＵＴ６０に供給されるＣＬＯＣＫおよび他の入力信号を早めることによって、他のＤＵＴよりもわずかに先立って基準ＤＵＴ６０をテストするが、このことを除いて、ＤＵＴ３４に似た基準ＤＵＴ６０は、同様の方法でテストされる。主電源６２が、全てのＤＵＴ３４に電力を供給し、一方で、補助電源６４が、基準ＤＵＴ６０に電力を供給する。基準ＤＵＴ６０の近くでプローブカード６６に搭載されたコンデンサＣ４が、従来の方法により、電力入力端子６８における電圧ＶＲＥＦを調整して、ＶＲＥＦが、許容動作範囲内に留まるようにする。コンデンサＣ５が、ＶＲＥＦを一組の増幅器Ａ１に連結し、コンデンサＣ６が、各増幅器Ａ１の出力を、各ＤＵＴ３４の電力入力端子７０に連結する。
【００３３】
よく調整されているけれども、基準ＤＵＴ６０の入力端子６８における供給電圧ＶＲＥＦは、基準ＤＵＴの過渡充電電流要求のために、各ＣＬＯＣＫ信号サイクルの開始に続いて、少量だけその静止レベルの下に落ち込む。ＶＲＥＦにおける電圧の低下量は、基準ＤＵＴ６０が引き込む過渡充電電流の量に比例する。基準ＤＵＴ６０はＤＵＴ３４と似ており、またＤＵＴ３４よりわずかに先立ってテストされるので、ＶＲＥＦにおける低下によって、すぐ後の、各ＤＵＴ３４による過渡充電電流量が予測される。
【００３４】
コンデンサＣ５およびＣ６を通して作動する増幅器Ａ１は、ＶＲＥＦのＡＣ成分を増幅して出力電流Ｉ３を生成し、この電流Ｉ３が、主電源６２の電流出力Ｉ２を増加させて、電流入力Ｉ１を各ＤＵＴ３４へ供給する。テスタ３０が基準ＤＵＴ６０のテストを早める時間量は、基準電圧ＶＲＥＦの変動と、電流Ｉ３の対応する変動との間の遅延に等しくなるように設定される。各増幅器Ａ１の（ネガティブ）ゲインが外部発生信号（ＧＡＩＮ）によって調節され、電流Ｉ３は、ＤＵＴ３４が必要とする過渡充電電流とほぼ一致する。
【００３５】
非テスト環境における充電予測
集積回路をテストしているときに、電源ノイズを低減するのに役立つのに加えて、本発明の実施形態を用いて、集積回路が、予測できる一連の状態を通過する用途において、電源ノイズを低減することもまたできる。
【００３６】
図１５に、本発明の例示的な一実施形態を示す。この実施形態において、集積回路８０は、集積回路８０への入力として供給される、外的に発生されたＣＬＯＣＫ信号エッジに応答して、一連の予測可能な状態を通過する。ＩＣ８０は、主電源８２から電力を受ける。補助電源８４は、スイッチＳＷ１が閉じているとき、スイッチＳＷ１を介して、コンデンサＣ２を充電する。コンデンサＣ２は、スイッチＳＷ２が閉じているとき、その電荷を追加電流入力としてＩＣ８０に供給する。「充電予測装置」回路８６は、ＣＬＯＣＫ信号に応答するが、この応答は、ＩＣ８０が状態を変えない、各ＣＬＯＣＫ信号サイクルの一部の期間に、信号ＣＮＴ１をアサートしてスイッチＳＷ１を閉じ、制御信号ＣＮＴ２をデアサートしてスイッチＳＷ２を開くことによって行う。これによって、状態変化の間に補助電源８４がコンデンサＣ２を充電することが可能となる。充電予測装置回路８６は、ＩＣ８０が状態を変える各ＣＬＯＣＫ信号サイクルの一部の期間に、制御信号ＣＮＴ２をアサートしてスイッチＳＷ２を閉じ、制御信号ＣＮＴ１をデアサートしてスイッチＳＷ１を開き、それによって、コンデンサＣ２が、電流をＩＣ８０の電力入力部に送って、必要な過渡電流を供給するようにする。充電予測装置８６はまた、補助電源の出力電圧ＶＣを調節するために、制御データＣＮＴ２を補助電源８４に供給して、補助電源が、つぎの状態変化の間にＩＣ８０が引き込むと予想される電流量に従って決定されたレベルへ、コンデンサＣ２を充電するようにする。充電予測装置８６は、従来のパターン発生器、または任意の他の装置であって、ＩＣ８０の予想される状態シーケンスのための、ＩＣ８０の過渡電流要求に適した出力データシーケンスＣＮＴ１、ＣＮＴ２およびＣＮＴ３を生成できる装置によって適切に実現する。スイッチＳＷ１およびＳＷ２、ならびに／またはコンデンサＣ２は、図１５に示すように、ＩＣ８０の外部に実現するか、またはＩＣ８０の内部に実現してもよい。
【００３７】
充電の平均化
各ＣＬＯＣＫ信号サイクルの開始時に、ＩＣ８０が引き込むと予想される充電電流量が、比較的制限され、予測可能な範囲にある用途において使用するのに適した、本発明の簡単なバージョンを、図１６に示す。図１６に示すように、インバータ９０は、ＣＬＯＣＫ信号を反転して、主電源をコンデンサＣ２に結合するスイッチＳＷ１にＣＮＴ１制御信号入力を供給する。ＣＬＯＣＫ信号は、通常主電源８２によって駆動されるＩＣ８０の電力入力部にコンデンサＣ２を接続するスイッチＳＷ２へ、ＣＮＴ２制御信号入力を直接に供給する。図１７に示すように、ＣＬＯＣＫ信号は、各ＣＬＯＣＫ信号サイクルの前半に、ＣＮＴ２信号をハイにしてスイッチＳＷ２を閉じ、各ＣＬＯＣＫ信号サイクルの後半に、ＣＮＴ１信号をハイにしてスイッチＳＷ１を閉じる。
【００３８】
補助電源８４の出力電圧ＶＣを一定の値に設定して、各ＣＬＯＣＫ信号サイクルの開始前に、それが、コンデンサＣ２を同じレベルに充電するようにする。各ＣＬＯＣＫ信号サイクルの開始時にＩＣ８０が追加充電電流を引き込むときに、電源入力電圧ＶＢが振動する範囲を適切に定めるように、ＶＣのレベルを設定する。たとえば、ＶＢの静止値が、その範囲の中央にあって欲しいときには、ＩＣ８０が引き込むと予想される充電電流範囲の中央の充電電流量を、コンデンサＣ２が供給するように、ＶＣを調節できる。一方で、ＶＢがその静止値の下に大きく落ち込むことは防ぎたいが、ＶＢがその静止値の上に上昇することは構わない場合には、ＩＣ８０が引き込むと予想される最大の充電電流量を、コンデンサＣ２が供給するように、ＶＣを調節できる。いくつかのＣＬＯＣＫ信号サイクルの間に、コンデンサＣ２は、少なすぎる充電電流を供給する可能性があり、また他のＣＬＯＣＫ信号サイクル間では、多すぎる充電電流を供給する可能性があるが、それにもかかわらず、多くの用途において、図１６に示すシステムは、ＶＣが適切に調節されるときには、ＶＢの振動を許容できる限度内に保つことができる。制御データＣＮＴ３を、全てのＣＬＯＣＫ信号サイクルに対して同じ値に設定することによって、図５、９、１４および１５のシステムは、同じ方法で動作するようにプログラムできることに留意されたい。
【００３９】
適応電流補償
図１８に、本発明の別の例示的な実施形態を示す。図１８に示すように、電源３６は、プローブカード５０を通して、被テスト半導体デバイス（ＤＵＴ）３４の入力端子１８０６に電力を供給する。プローブカード５０における電力線１８１２の固有のインピーダンスを表示するものとして、Ｒ１が図１８に示されている。また図１８に示すように、ＩＣテスタ５８が、クロックおよび他の信号を、プローブカード５０を通してＤＵＴ３４に供給する。例示的なＤＵＴ３４のクロック入力端子は、端子１８０８として示す。ＩＣテスタ５８はまた、ＤＵＴ３４からプローブカード５０を通して信号を受信する。１つの入力／出力（Ｉ／Ｏ）端子１８１０を、図１８のＤＵＴ３４に示す。しかしながら、ＤＵＴ３４には、追加Ｉ／Ｏ端子１８１０があってもよいが、または入力のみ専用の端子および出力のみ専用の他の端子、もしくは、入力か出力のみ専用の端子と、入力および出力端子両方として機能する他の端子との組み合わせがあってもよい。プローブカード５０は、図１８に示すように、１つのＤＵＴと、または、たとえば、図１４に示すように、複数のＤＵＴと接続してもよいことは明らかなはずである。
【００４０】
図１８に示すように、電流検出デバイス１８０４（たとえば、電流検出カプラまたは変流器）が、バイパスコンデンサＣ１を通る電流を検出する。好ましくは反転増幅器（たとえば、この増幅器は、ゲインが−１である）である増幅器１８０２が、コンデンサＣ７を通して伝送線１８１２に電流を供給する。補助電源３８が、増幅器１８０２に電力を供給する。もちろん、電力は、主電源３６、ＩＣテスタ５８、プローブカード５０に位置する電源、または、主電源３６、ＩＣテスタ５８もしくはプローブカード５０とは別に位置する電源を含む他の手段によって、増幅器１８０２に供給してもよい。
【００４１】
動作において、電力端子１８０６は、上記のように、典型的にはほとんど電流を引き込まない（ＤＵＴ３４は、主に電界効果トランジスタを含むと想定する）。ある一定の状況下でのみ、電力端子１８０６は、かなりの量の電流を引き込む。上記のように、これらの状況のうち最も普通のものは、ＤＵＴ３４の少なくとも１つのトランジスタが、状態を変えるときに生じるが、典型的には、クロック端子１８０８において、クロックの立ち上がりまたは立ち下がりエッジに一致して発生する。
【００４２】
ＤＵＴ３４が状態を変えない間、電力端子１８０６で引き込まれる少量の電流の結果として典型的に生じるのは、バイパスコンデンサＣ１を通る、ほんの小さな、主として静電気の直流電流（ＤＣ）フローか、または全く電流フローが生じない。この結果として、電流検出デバイス１８０４によって検出される電流はわずかか全くなく、したがって、反転増幅器１８０２からの電流はわずかか全くない。
【００４３】
しかしながら、ＤＵＴ３４が状態を変えている間、上記のように、電力端子１８０６は、一時的にかなりの量の電流を引き込む。この結果として、上記のように、一時的に、バイパスコンデンサＣ１を通る、かなりの、変化する電流フローが生じる。この電流は、電流検出デバイス１８０４によって検出され、増幅器１８０２によって反転および増幅され、最後に絶縁コンデンサＣ７を通して電力線１８１２に供給される。上記のように、増幅器１８０２が電力線１８１２に供給するこの特別の電流によって、電力端子１８０６における電圧の変動が低減される。
【００４４】
図１９に、図１８に示す例示的な実施形態の変形を示す。図示するように、図１９は、図１８とほぼ同様であり、また、電流検出要素１８０４、およびプローブカード５０の電力線１８１２に電流を供給するように構成された反転増幅器１８０２を含む。しかしながら、図１９では、電流検出要素１８０４は、バイパスコンデンサＣ１を通してではなく、電力線１８１２を通して電流フローを検出する。
【００４５】
図１９の実施形態は、図１８の実施形態と同様に動作する。ＤＵＴ３４が状態を変えない間、線１８０４を介して電力端子１８０６で引き込まれる、典型的にはほんの小さな、主として静電気の直流電流（ＤＣ）は、電流検出デバイス１８０４によってほとんど検出されない。したがって、充電電流は、反転増幅器１８０２によって、ほとんどまたは全く供給されない。しかしながら、ＤＵＴ３４が状態を変えている間、電流検出デバイス１８０４は、電力線１８０４を通して、電力端子１８０６で引き込まれる電流に、かなりの変動を検出する。反転増幅器１８０２は、検出電流を増幅および反転して、追加充電電流を、絶縁コンデンサＣ７を通して電力線１８１２へ供給する。上記のように、追加充電電流は、電力端子１８０６における電圧の変動を低減する。
【００４６】
相互接続システム
集積回路テスタ、電源およびＤＵＴ間で信号経路を提供するための、上記の実施形態のいずれかで示したプローブカードは、例示的なものである。本発明は、様々な他の設計を有する相互接続システムと接続して実施してもよい。たとえば、図２０Ａに比較的簡単なプローブカードを示すが、このプローブカードには、ＩＣテスタ（図２０Ａには図示せず）に接続するための端子２００４を備えた基板２００２、およびＤＵＴ（図２０Ａには図示せず）に電気的に接続するためのプローブ要素２００８が含まれる。図示のように、端子２００４は、相互接続要素２００６によって、プローブ要素２００８に電気的に接続されている。
【００４７】
基板２００２は、たとえば、単一もしくは多層のプリント回路基板、またはセラミックもしくは他の材料であってもよい。基板の材料組成が、本発明にとって極めて重要というわけでないことは、明らかなはずである。プローブ要素２００８は、限定するわけではないが、ニードルプローブ、コブラ型プローブ、バンプ、スタッド、ポスト、バネ接点等を始めとして、ＤＵＴと電気的に接続できる任意のタイプのプローブであってもよい。適切なバネ接点の非限定的な例が、米国特許第５，４７６，２１１号明細書、国際公開第９７／４４６７６号パンフレットと一致する、１９９７年２月１８日出願の米国特許出願第０８／８０２，０５４号明細書、米国特許第６，２６８，０１５  Ｂ１号明細書、および国際公開第０１／０９９５２号パンフレットと一致する、１９９９年７月３０日出願の米国特許出願第０９／３６４，８５５号明細書に開示されているが、これらの特許および特許出願を、参照により、本明細書に援用している。このようなバネ接点は、米国特許第６，１５０，１８６号明細書または２００１年１２月２１日出願の米国特許出願第１０／０２７，４７６号明細書に説明されているように扱ってもよく、またこれらの特許および特許出願も、参照により、本明細書に援用している。代替として、「プローブ」は、ＤＵＴに形成されるバネ接点など、ＤＵＴの突起要素と接触するパッドまたは端子であってもよい。相互接続経路２００６の非限定的な例には、ビア、および／またはビアと、基板２００２の表面もしくは基板２００２内に位置する導電トレースとの組み合わせが含まれる。
【００４８】
図２０Ｂに、本発明と使用可能なプローブカードの別の非限定的な例を示す。図示のように、図２０Ｂに示す例示的なプローブカードには、基板２０１８、インターポーザー２０１２またはプローブヘッド２０３２が含まれる。端子２０２２は、ＩＣテスタ（図２０Ｂには図示せず）と接触し、また上記のプローブ要素２００８と同様のものでもよいプローブ要素２０３４は、ＤＵＴ（図２０Ｂには図示せず）と接触する。相互接続経路２０２０、弾性接続要素２０１６、相互接続経路２０１４、弾性接続要素２０１０および相互接続経路２０３６によって、端子２０２２からプローブ要素２０３４への導電経路が提供される。
【００４９】
基板２０１８、インターポーザー２０１２およびプローブヘッド２０３２は、２００２と関連して上記で説明した材料と同様の材料で作製してもよい。実際、基板２０１８、インターポーザー２０１２およびプローブヘッド２０３２の材料組成は、本発明にとって極めて重要というわけではなく、任意の組成を用いてもよい。相互接続経路２０２０、２０１４および２０３６は、上記の相互接続経路２００６と同様であってもよい。弾性接続要素２０１６および２０１０は、細長い弾性要素であることが好ましい。このような要素の非限定的な例が、米国特許第５，４７６，２１１号明細書、国際公開第９７／４４６７６号パンフレットと一致する、１９９７年２月１８日出願の米国特許出願第０８／８０２，０５４号明細書、米国特許第６，２６８，０１５  Ｂ１号明細書、および国際公開第０１／０９９５２号パンフレットと一致する、１９９９年７月３０日出願の米国特許出願第０９／３６４，８５５号明細書で例証されており、これらの全ての特許および特許出願を、参照により、本明細書に援用した。図２０Ｂに示す基板などの複数の基板を含む例示的なプローブカードのより詳細な説明が、米国特許第５，９７４，６６２号明細書に見いだされるが、この特許を、参照により、本明細書に援用している。図２０Ｂに示す例示的な設計の多くの変形が可能である。ただの一例として、相互接続経路２０１４は、ホールならびにホール内に固定され、ホールから延伸して基板２０１８およびプローブヘッド２０３２と接触する１つまたは複数の弾性要素２０１６および／または２０１０と取り替えてもよい。
【００５０】
しかしながら、相互接続システムの構成または設計は、本発明にとって極めて重要というわけではなく、任意の構成または設計を用いてもよいことは、明らかなはずである。本明細書で説明する実施形態に示すように、ＤＵＴの電力端子における電圧変動を低減するための回路は、プローブカードに配置するのが好ましい。図２０Ｂに示すような、複数基板のプローブカードを使用する場合には、回路は、基板のいずれか１つに位置してもよいし、２つまたはそれを超える基板に配分してもよい。したがって、たとえば、回路は、図２０Ｂに示す、プローブヘッド２０３２、インターポーザー２０１２または基板２０１８の１つに位置してもよいし、あるいは回路は、プローブヘッド、インターポーザーおよび／または基板のうちの２つまたはそれを超えるものの組み合わせに位置してもよい。回路は、相互接続した別個の回路素子から全面的に形成しても、１つの集積回路に全面的に形成しても、または一部は別個の回路素子からなり、一部は１つの集積回路に形成した素子からなるのでもよいことは、明らかなはずである。
【００５１】
予測／適応電流補償
上記のように、ＤＵＴの電力入力端子における、供給電圧の変動を制御するための予測システムは、各クロック信号サイクルの間にＤＵＴが必要とする充電電流量を予測し、つぎにこの予測に従って、そのクロック信号サイクルの間にＤＵＴの電力入力端子に印加される補助電流パルスをある大きさにする。一方、適応システムは、ＤＵＴ端子に印加される電力信号を監視し、電力信号の電圧を一定に保つために、フィードバックを用いて、補助電流パルスの大きさを調節する。
【００５２】
図２１に、本発明の一実施形態を示すが、この実施形態では、ＤＵＴ３４の電力入力端子２６において必要とされる追加充電電流量が、予測と適応の組み合わせによって決定される。主電源３６からの通常の供給電流を増加することが必要なときには、補助電源３８が、電力ＶＣを電流パルス発生器２１０４へ供給し、この電流パルス発生器が、電流パルスＩ３をＤＵＴ電力入力端子２６に供給する。各テストサイクルの開始時に、ＩＣテスタ５８は、電流パルスの予測された大きさを示す信号ＣＮＴ５を電流パルス発生器２１０２に供給し、また各テストサイクルの間に、ＩＣテスタ５８は、制御信号ＣＮＴ６をアサートして、電流パルス発生器２１０２に、いつ電流パルスを発生すべきかを伝える。
【００５３】
ＩＣテスタ５８を、特定のタイプのＤＵＴ３４をテストするようにプログラムし、また各テストサイクルの間に必要とされる電流パルスＩ３のサイズおよび期間に関連して、ＩＣテスタがする予測は、前述のように、そのタイプのＤＵＴが引き込む電流の測定値か、またはＤＵＴ動作のシミュレーションのどちらかに基づくものとしてもよい。しかしながら、ＤＵＴおよび他の要素の製造におけるプロセス変動のために、そのタイプの各ＤＵＴが、各テストサイクルの間に必要とするであろう追加充電電流の大きさは、予測された充電電流から外れる可能性がある。任意のＤＵＴにとって、予測充電電流に対する、実際に引き込まれる充電電流の割合は、サイクル毎に比較的均一になる傾向がある。たとえば、ある１つのＤＵＴは、各テストサイクルの間に、予測充電電流よりも５％多くの充電電流を一貫して引き込むかもしれないし、一方で、同じ時間の別のＤＵＴは、各テストサイクルの間に、予測充電電流よりも、一貫して５％少なく引き込むかもしれない。
【００５４】
フィードバックコントローラ２１０４が、充電電流要求における、予測値からのこのような変動を補償するが、この補償は、フィードバックコントローラが、適応ゲイン（または「適応」）信号Ｇを電流パルス発生器２１０２に供給し、この電流パルス発生器が、電流パルスＩ３の大きさを適切に増加または減少して、目下テスト中の特定のＤＵＴ３４の必要に合うように、電流パルスを適合させることによって行う。このように、予測信号ＣＮＴ５は、テストされているタイプのＤＵＴが要求する充電電流の予測された大きさを表すのに対して、ゲイン（「適応」）信号の大きさは、テスト中のＤＵＴの特定の例に対する予測エラーを表す。
【００５５】
ＤＵＴ３４をテストする前に、ＩＣテスタ５８は、予備テスト手順を実行するが、この手順は、ＤＵＴ３４がテスト中に動作するであろう方法とほぼ同じ方法でＤＵＴを動作させるテストおよびＣＬＯＣＫ信号パルスをＤＵＴに送信するという点で、実施するテストと似ていてもよい。予備テスト手順の間に、フィードバック制御回路２１０４は、ＤＵＴの電力入力端子２６におけるＶＢを監視し、ゲイン信号Ｇの大きさを調節して、Ｉ３が大きすぎるかまたは小さすぎるときに発生する、ＶＢの変動を最小限にする。予備テスト手順によって、フィードバックコントローラ２１０４は、ゲイン信号Ｇの大きさを調節して、テストすべき特定のＤＵＴ３４の充電電流要求に対応するための時間を与えられる。その後、テスト中に、フィードバックコントローラ２１０４は、引き続きＶＢを監視してゲイン信号を調節するが、その調節はわずかである。このように、各テストの間に供給される充電電流Ｉ３の大きさが、主に、ＤＵＴの予測充電電流要求の関数であるのに対して、コントローラ２１０４が提供するゲイン制御フィードバックは、電流パルスの大きさを細かく調節して、予測要求から外れる、ＤＵＴの実際の充電電流要求におけるどんな一貫した傾向にも対応する。
【００５６】
当業者は、図２１のフィードバックコントローラ２１０４が、ＶＢの変動を最小限にする出力ゲイン制御信号を生成できる様々な設計のうち任意のものでよいことを、理解されるであろう。当業者はまた、電流パルス発生器が、電流パルスＩ３を生成できる様々な設計のうち任意のものであって、Ｉ３のタイミングが、入力信号ＣＮＴ６によって制御され、Ｉ３の大きさが、制御信号ＣＮＴ５によって表される電流パルスの大きさおよび適応ゲイン信号Ｇの大きさの関数であるものでよいことを、理解されるであろう。
【００５７】
図２２に、ＶＢのＡＣ成分を積分して、ゲイン制御信号Ｇを生成するフィードバックコントローラ２１０４の、非限定的な一例を示す。ＤＣブロッキングコンデンサＣ１０は、ＶＢのＡＣ成分を積分器２０６へ通すが、この積分器は、コンデンサＣ８および抵抗器Ｒ５と並列に接続され、かつその入力部と直列の抵抗器Ｒ４を有して演算増幅器Ａ１によって形成されている。
【００５８】
図２３に、図２１の電流パルス発生器２１０６の非限定的な一例を示す。この例において、制御信号ＣＮＴ５は、必要な電流パルスＩ３の予測された大きさを表すデータを伝達する。デジタル／アナログ変換器（ＤＡＣ）２１１２が、電流テストサイクル用の予測データを、予測データに比例した大きさのアナログ信号Ｐに変換する。ＩＣテスタ５８が、電流パルスＩ３をいつ生成すべきかを示すＣＮＴ６信号をアサートするとき、スイッチ２１１０は閉じて、信号Ｐを、図２１における補助電源３８のＶＣ出力から電力を供給される可変ゲイン増幅器２１１２に印加する。図２１におけるフィードバックコントローラ２１０４のゲイン制御信号出力が、増幅器２１１２のゲインを制御する。増幅器２１１２が、ＰおよびＧの積に比例する大きさの出力電流パルスＩ３を生成する。コンデンサＣ７が、Ｉ３信号パルスを、図２１のプローブカード５０内の、ＤＵＴ３４に電力を伝達する信号経路２１１４へ通過させる。
【００５９】
図２４に、図２１における電流パルス発生器２１０６の別の非限定的な例を示す。この例では、図２１のＩＣテスタ５８が、ＣＮＴ５制御信号をアサートする時間長は、つぎのＣＬＯＣＫ信号サイクルの間に必要とされる電流パルスＩ３の予測された大きさに比例する。電流パルス発生器２１０２が、Ｉ３信号の各パルスを発生した後、ＩＣテスタ５８は、ＣＮＴ５信号をアサートして、抵抗器Ｒ５を介して補助供給出力信号ＶＣをコンデンサＣ８に結合するスイッチ２１１６を閉じる。ＩＣテスタ５８は、つぎのＩ３信号パルスの予測される大きさとともに増加する時間量の間、引き続きＣＮＴ５をアサートする。このように、図２１の補助電源３８は、つぎのＩ３信号パルスの予測される大きさに比例する電圧に、コンデンサＣ８を充電する。その後、ＩＣテスタ５８が、つぎのＩ３信号パルスを発生すべきことを示すＣＮＴ６信号をアサートするとき、スイッチ２１１７は、コンデンサＣ８を、図２１におけるフィードバックコントローラ２１０４のゲイン制御信号出力によって制御されるゲインを有する増幅器２１１８の入力部へ接続する。結合コンデンサＣ９が、結果として生じるＩ３信号を、図２１のＤＵＴ３５へ電力を送るプローブカード導体２１１４へ送る。制御信号ＣＮＴ６は、コンデンサＣ８が、ほぼ放電する時間を経た後、スイッチ２１１７を開く。Ｉ３電流パルスの大きさは急速に上昇し、つぎにコンデンサＣ８が放電するとともに低下するので、Ｉ３パルスの経時変化する動作は、ＤＵＴの経時変化する充電電流要求とよく似る傾向にある。
【００６０】
図２５に、図２１における電流パルス発生器２１０６の別の非限定的な例を示すが、この例では、ＣＮＴ５信号が伝達するデータは、Ｉ３信号パルスの予測された大きさを表す。ゲイン制御信号Ｇは、ＣＮＴ５信号が伝達するデータをアナログ信号Ｐに変換するＤＡＣ２１２０用の基準電圧として働く。ゲイン制御信号Ｇの電圧は、ＤＡＣ出力信号Ｐの範囲を調整し画定して、Ｐが、ＧおよびＣＮＴ５の積と比例するようにする。スイッチ２１２２は、制御信号ＣＮＴ６のパルスに応答して、一時的にＰ信号を増幅器２１２４へ送り、それによって、増幅器２１２５に、結合コンデンサＣ１０を介して、電力導体２１１４へＩ３信号パルスを送らせる。ＩＣ信号パルスの大きさはＧおよびＰの大きさの積に比例する。
【００６１】
図２６に、本発明による予測／適応システムの別の例示的な実施形態を示すが、この実施形態では、補助電源３８は、可変ゲイン増幅器２１２６へ電力を供給し、ＩＣテスタ５８は、ＤＵＴ３４の電力入力端子２６で追加充電電流が必要であろうと予測するときはいつでも、制御信号パルスＣＮＴ６を増幅器２１２６へ供給する。コンデンサＣ１１は、Ｉ３信号パルスを、主電源３６をＤＵＴ電力入力端子２６に連結する、プローブカード５０内の電力信号経路２１１４へ送る。フィードバック制御回路２１０４は、端子２６に現れる電圧ＶＢを監視し、増幅器２１２６のゲインを調節して、ＶＢの変動を最小限にする。ＩＣテスタ５８は、各ＣＬＯＣＫサイクルの開始時に、制御信号ＣＮＴ５を入力として補助電源３８に供給するが、これは、ＣＮＴ５制御信号が伝達するデータの大きさに従って、補助電源の出力電圧ＶＣを設定するためである。したがって、Ｉ３の大きさは、ゲイン制御信号Ｇおよび補助供給電圧ＶＣの大きさにおける積の関数である。
【００６２】
このように、ＣＬＯＣＫ信号エッジが開始するスイッチングによる、電流要求の一時的増加を満たすために、ＣＬＯＣＫ信号の各エッジの後で、追加充電電流をＤＵＴの電力入力端子２６に供給することによって、ＤＵＴ３４に印加される電力信号ＶＢの電圧を調整するための、本発明による予測／適応制御システムの様々な例示的実施形態を、図２１〜２６に示す。制御システムが「予測的」なのは、それが、各テストサイクルの間に、ＤＵＴが必要とするであろう追加電流量を予測する点においてである。制御システムがまた「適応的」なのは、フィードバックを用いて、予測に応答して制御システムが発生する電流パルスを調整し、テストすべき個別ＤＵＴが実際に引き込む電流の大きさにおける、観察された変動に対応する点においてである。
【００６３】
本明細書においては、単に単一の主電源を用いるシステムでノイズを低減するものとして本発明を示すが、本発明は、１を超える主電源がＤＵＴに電力を供給する環境において使用できることは、理解されるであろう。
【００６４】
本発明を、単一の電力入力部を有するＤＵＴと接続して動作するものとして示すが、装置は、複数の電力入力部を有するＤＵＴと接続して動作するように構成できることは、理解されるであろう。
【００６５】
本発明を、ＣＬＯＣＫ信号パルスの立ち上がりエッジに続いて追加充電電流を供給するものとして説明しているが、本発明は、立ち下がりＣＬＯＣＫ信号エッジでスイッチングするＤＵＴと使用するように、ＣＬＯＣＫ信号パルスの立ち下がりエッジに続いて追加充電電流を供給するように容易に構成できる。
【００６６】
半導体ウエハに形成したＩＣの端子にアクセスするためにプローブカードを用いるタイプのＩＣテスタと接続して使用する、本発明の様々なバージョンを説明してきたが、本発明は、ＩＣのＤＵＴ端子へのアクセスを提供する他のタイプのインタフェース装置を用いるＩＣテスタと接続して用いてもよく、またＩＣは、まだウエハレベルであっても、ＩＣが形成されたウエハから分離されていてもよく、ＩＣのテストのときに、パッケージに実装していてもいなくてもよいことを、当業者は、理解されるであろう。このようなインタフェース装置には、限定するわけではないが、負荷ボード、バーンインボードおよび最終テストボードが含まれる。本発明は、その最も広い態様において、任意の特定のタイプのＩＣテスタ、任意の特定のタイプのテスタ−ＤＵＴ相互接続システムまたは任意の特定のタイプのＩＣＤＵＴを伴う用途に限定されることを意図したものではない。本発明は、集積回路のテストと関連して使用するものとして、上記で説明しているが、本発明はまた、テスト中にデバイスの電力入力端子において、電圧の正確な調整が望ましいときにはいつでも、たとえば、フリップチップアセンブリ、回路基板等を始めとする任意の種類の電子デバイスをテストするときに使用可能であることを、当業者は理解すべきである。
【００６７】
したがって、前述の明細は、本発明の好適な実施形態を説明したが、当業者は、より広い態様において本発明から逸脱することなく、好適な実施形態に対して、多くの修正を加えることができるであろう。したがって、添付の特許請求の範囲は、本発明の真の範囲および趣旨に含まれるこのような全ての修正を包含することを意図したものである。
【図面の簡単な説明】
【００６８】
【図１】プローブカードを通して、一組の被テスト集積回路デバイス（ＤＵＴ）に接続されている集積回路テスタを含む、典型的な、先行技術によるテストシステムのブロック図である。
【図２】図１の、先行技術によるテストシステム内における信号の動きを示すタイミング図である。
【図３】図１の、先行技術によるテストシステム内における信号の動きを示すタイミング図である。
【図４】図１の、先行技術によるプローブカードの簡易平面図である。
【図５】本発明の第１の実施形態による一組のＤＵＴの電力入力部におけるノイズを低減するためのシステムを実現するテストシステムを示すブロック図である。
【図６】図５のテストシステム内における信号の動きを示すタイミング図である。
【図７】較正手順の間の、図５におけるテストシステムの動作を示すブロック図である。
【図８】図６におけるプローブカードの簡易平面図である。
【図９】本発明の第２の実施形態を実現するテストシステムを示すブロック図である。
【図１０】本発明の第３の実施形態を実現するテストシステムを示すブロック図である。
【図１１】図１０のテストシステム内における信号の動きを示すタイミング図である。
【図１２】本発明の第４の実施形態を実現するテストシステムを示ブロック図である。
【図１３】図１２のテストシステム内における信号の動きを示すタイミング図である。
【図１４】本発明の第５の実施形態を示ブロック図である。
【図１５】本発明の第６の実施形態を示ブロック図である。
【図１６】本発明の第７の実施形態を示ブロック図である。
【図１７】図１６の回路内における信号の動きを示すタイミング図である。
【図１８】本発明の第８の実施形態を示ブロック図である。
【図１９】本発明の第９の実施形態を示ブロック図である。
【図２０Ａ】例示的なプローブカードを示す。
【図２０Ｂ】別の例示的なプローブカードを示す。
【図２１】本発明の第９の実施形態を示ブロック図である。
【図２２】図２１におけるフィードバック制御回路の例示的な実施形態を示すブロック図である。
【図２３】図２１における電流パルス発生器における代替の例示的な実施形態を示すブロック図である。
【図２４】図２１における電流パルス発生器における代替の例示的な実施形態を示すブロック図である。
【図２５】図２１における電流パルス発生器における代替の例示的な実施形態を示すブロック図である。
【図２６】本発明の第１０の実施形態を示ブロック図である。
【図８】
2005516226.tif 000003
【図２０Ａ】
2005516226.tif 000004
【図２０Ｂ】
2005516226.tif 000005
【図２２】
2005516226.tif 000006
【図２３】
2005516226.tif 000007
【図２４】
2005516226.tif 000008
【図２５】
2005516226.tif 000009
【図１】
2005516226.tif 000010
【図２】
2005516226.tif 000011
【図３】
2005516226.tif 000012
【図４】
2005516226.tif 000013
【図５】
2005516226.tif 000014
【図６】
2005516226.tif 000015
【図７】
2005516226.tif 000016
【図９】
2005516226.tif 000017
【図１０】
2005516226.tif 000018
【図１１】
2005516226.tif 000019
【図１２】
2005516226.tif 000020
【図１３】
2005516226.tif 000021
【図１４】
2005516226.tif 000022
【図１５】
2005516226.tif 000023
【図１６】
2005516226.tif 000024
【図１７】
2005516226.tif 000025
【図１８】
2005516226.tif 000026
【図１９】
2005516226.tif 000027
【図２１】
2005516226.tif 000028
【図２６】
2005516226.tif 000029
【国際調査報告】
2005516226.tif 000030
2005516226.tif 000031
2005516226.tif 000032