(57)【要約】【課題】  １サンプル期間における全素子の寄与を等化してスイッチングを低減させかつ時間変動に対する感応性を低くする。【解決手段】  本発明のアナログ・デジタル変換回路またはデジタル・アナログ変換回路は少なくとも２ｎ個（ｎは要求される変換分解能）の電源を備える。これらの電源（４０−１、４０−２、４０−ｎ）は２ｎ個以上使用するのが好ましい。電源（４０−１、４０−２、４０−ｎ）の使用順序はサンプル別に変更できる。また、電源（４０−１、４０−２、４０−ｎ）の代わりに１ビット・スイッチド・コンデンサ・コンバータまたは、一組の複数の抵抗の一端に接続させた複数のインバータを使用してもよく、それらの抵抗の他端を演算増幅器の仮想グランドにあるいは相互に接続させて、出力電圧を直接生成させるようにする。本発明の一実施例は第１のアスペクトの回路を備えるシグマ・デルタ・アナログ・デジタル・コンバータである。本発明はシグマ・デルタ・アナログ変換方法も提供するものであって、この方法は、各電源をM/2n（ｎは要求される変換分解能、Mは入力ワード）のデューティ・サイクルで制御し、またそれら電源をそれぞれ時間をずらして制御することによって実行される。
2005513853.tif 000002
【特許請求の範囲】
【請求項１】
デジタル・アナログ変換方法において、２ｎ個の電源を使用し、上記複数の電源の各々を各サンプリング期間内においてオン、オフすることを特徴とするデジタル・アナログ変換方法。
【請求項２】
上記各電源をM/2n（ｎは要求される変換分解能、Mは入力ワード）のデューティ・サイクルで制御し、上記電源をそれぞれ時間をずらして制御する、請求項１に記載のデジタル・アナログ変換方法。
【請求項３】
すべての上記クロックパルスを、別々の、時間的に等間隔のクロック位相で形成する、請求項１または２に記載のデジタル・アナログ変換方法。
【請求項４】
上記複数の電源の使用順序をサンプル毎に変える、請求項１、２または３に記載のデジタル・アナログ変換方法。
【請求項５】
上記複数の電源の使用順序をサンプル毎に変える、上記請求項のいずれか１つに記載のデジタル・アナログ変換方法。
【請求項６】
上記電源が各々１ビット・スイッチド・コンデンサ・コンバータを備える、上記請求項のいずれか１つに記載のデジタル・アナログ変換方法。
【請求項７】
少なくとも２ｎ個（ｎは要求される変換分解能）の同等の電源を備えることを特徴とする信号変換回路。
【請求項８】
２ｎ個以上の電源を使用する、請求項７に記載の回路。
【請求項９】
デジタル・アナログ・コンバータを備える、請求項７または８に記載の信号変換回路。
【請求項１０】
アナログ・デジタル・コンバータを備える、請求項７乃至９のいずれか１つに記載の回路。
【請求項１１】
上記複数の電源が１ビット・スイッチド・コンデンサ・コンバータを備える、請求項７乃至１０にいずれか１つに記載の回路。
【請求項１２】
上記電源が１組の複数の抵抗の一端に接続された複数のインバータを備えており、上記複数の抵抗の他端は、演算増幅器の仮想グランドに、あるいは互いに接続されて、出力電圧を直接生成する、請求項７乃至１１のいずれか１つに記載の回路。
【請求項１３】
請求項７乃至１２のいずれか１つに記載の回路を備えるシグマ・デルタ・アナログ・デジタル・コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル・アナログ・コンバータに係る。
【背景技術】
【０００２】
デジタル・アナログ・コンバータの性能は使用する回路素子同士の違いに左右されるが、これはそれらの全ての回路素子が信号の流れのトータルに対して共通しているわけではないからである。特に、電源には許容範囲に差があり、また抵抗もすべて同等とは限らないのが実状である。
【０００３】
性能向上のための１つの従来技術はダイナミック・エレメント・マッチング（DEM）である。
【０００４】
いくつかのデジタル・アナログ・コンバータに使用しているDEM技法の１つの形として、データ荷重平均法が知られている。多数のほとんど等しい素子を、平均偏差がゼロとなるように交互とする（interchanged）。実際の偏差は、信号帯域におけるその効果が低くなるノイズ成分、例えば一次ノイズまたは二次ノイズとして現れる。この技法には、ある境界域におけるノイズが信号帯域に混入してしまうという問題がある。すべての素子を１サンプル期間において交互とすれば改善も見られるであろうが、スイッチング頻度が極めて高くなり、また多数のスイッチング・エッジが時間変動に感応（sensitive）することにつながりかねない。
【０００５】
例えば、ｎビットの分解能と入力ワードＭとを得るために、ｍ個の電流スイッチをオンにする一方で３２−ｍ個の電源をオフにする。すべての電源には同等の重みを経時的に与える。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、１サンプル期間における全素子の寄与（contribution）を等化してスイッチング頻度を低減しかつ時間変動に対する感応を低下させることにある。
【０００７】
本発明第２のアスペクトのものは、少なくとも２ｎ個（ｎは要求される変換分解能（required resolution of the conversion））の同等の（matched）電源を備えた信号変換回路を提供することにある。
【課題を解決するための手段】
【０００８】
好ましくは、電源は２ｎ個以上使用する（クロック位相数は電源個数に適合させる）。電源の使用順序は、二次エラーを低減させるためにサンプル毎に変えてもよい。
【０００９】
前記コンバータは、シグマ・デルタ・アナログ・デジタル・コンバータに使用できるデジタル・アナログ・コンバータである。電源の代わりに、１ビット・スイッチド・コンデンサ・コンバータまたは、一組の抵抗の一端に接続させたインバータを使用してもよく、この場合、その抵抗組の他端は、演算増幅器の仮想グランド（大地電位部）に、あるいは相互に接続させて、出力電圧を直接生成させるようにする。
【００１０】
本発明の第１の態様に係るシグマ・デルタ・アナログ・デジタル・コンバータ・ループは第１の範疇（アスペクト)の回路を備える。
【００１１】
本発明のあるアスペクトのデジタル・アナログ変換方法においては、２ｎ個の電源または１ビット・スイッチド・コンデンサ・コンバータを使用し、それらのコンバータの各々を各サンプリング期間内にオンにする。これは、各電源またはコンバータをM/2n（ｎは要求される変換分解能、Mは入力ワード）のデューティ・サイクルで制御し、またそれぞれの電源を時間をずらして制御することによってなし得る。この時間ずれは一般的にはサンプリング期間の１／３２である。
【００１２】
好ましくは、クロックパルスは、パルスの時間変動とノイズとの間に相関性が生じないように別々のクロックパルスで形成される。
【００１３】
さらに、電源またはコンバータの使用順序はサンプル毎に変えてよい。
【００１４】
本発明の第２のアスペクトに係るデジタル・アナログ変換回路は、少なくとも２ｎ個（ｎは要求される変換分解能）の同等の電源を備える。
【００１５】
好ましくは、電源は２ｎ個以上使用する（クロック位相数は電源個数に適合させる）。電源の使用順序は、二次エラーを低減させるためにサンプル毎に変えてもよい。
【００１６】
前記コンバータは、シグマ・デルタ・アナログ・デジタル・コンバータに使用できるデジタル・アナログ・コンバータである。電源の代わりに、１ビット・スイッチド・コンデンサ・コンバータまたは、一組の複数の抵抗の一端に接続させたインバータを使用してもよく、それらの複数の抵抗の他端は、演算増幅器の仮想グランドに、あるいは相互に接続させて、出力電圧を直接生成させるようにする。
【００１７】
本発明の一実施例によるシグマ・デルタ・アナログ・デジタル・コンバータ・ループは第１の範疇（aspect)の回路を備える。
【発明を実施するための最良の形態】
【００１８】
図１は各々を３２個のクロック位相に分割した２つのサンプル期間を示す。各クロック位相は、サンプル期間の１／３２である時間間隔に相当する。図１は７／３２のデューティ・サイクルを示している。すなわち、各電源はサンプル期間全体の７／３２の間オンにされる。各新規クロック位相において、すなわち、サンプル期間の各１／３２部分において、片方の電源がオンにされ、他方の電源はオフにされる。したがって、全電源のうち７つが終始オンにされ、また電源はすべてデューティ・サイクルが同じであるので電源全部が同じ期間全体にわたってオンにされる。サンプル期間の終わりに開始するデューティ・サイクルは次のサンプル期間において継続する。一定の出力信号を得る場合には、このデューティ・サイクルは、デューティ・サイクル発生の周期性によって、サンプル期間の始まりにおけるデューティ・サイクルと同等（equivalent）となる。
【００１９】
電源を５個、すなわちｎ＝５、２ｎ＝３２とする場合について検討する。入力ワード（５ビットで切り捨てる）をｍとすると、従来のようにｍ個の電源が「オン」になり、３２−ｍ個の電源が「オフ」となり、またこれによって全部の電源に同等の寄与を（equal probability）が経時的に与えられる。この新しい発明においては、各電源がサンプリング期間毎に「オン」（また「オフ」）となるように各電源にデューティ・サイクルｍ／３２が与えられるように制御される。電源はそれぞれ時間をずらして制御される。
【００２０】
エッジ効果を最小限とするには、好ましくは電源を追加する。０％および１００％のデューティ・サイクルにはエッジがなく、これにより、追加電源を使用して０％と１００％との間のデューティ・サイクルと同一のエッジを導入する。追加電源を導入する場合は、同じ数の追加位相も導入しなければならない。
【００２１】
好ましくは、別々のパルス同士の間に時間変動の相関性が発生しないようにパルス発生はすべて別々のクロック位相で行う。したがって、時間変動に起因するノイズは電源個数の平方根のみに従って増加する。
【００２２】
それぞれのパルスのタイミングが規則的に異なるために時間間隔同士が厳密には同一でない場合は二次エラーが発生する。このエラーは、電源の使用順序をサンプル毎に変えることによって低減させることができる。
【００２３】
その代わりに、電源を１ビット・スイッチド・コンデンサ・コンバータとしてもよい（この場合は、追加電源はどのデューティ・サイクルについても直線性を確保するには役立たない）。
【００２４】
電源の代わりに、インバータ駆動抵抗を用いてもよく、抵抗の他端を演算増幅器の仮想グランドに、あるいは互いに接続させて出力電圧を直接生成させるようにする。
【００２５】
例として、サンプリング・レートが６４＊ｆｓ＝２．８２２４ＭＨｚとなるように補間と低域フィルタリングのために６４回のオーバーサンプリングを行うことを前提としてサンプリング・レートｆｓ＝４４．１ｋＨｚのオーディオ・アナログ・デジタル・コンバータ（ADC）について検討する。
【００２６】
高次ノイズ形成を行えば、１ビット表現で信号域において十分な分解能を得ることができるが、域外量子化ノイズのレベルは極めて高くなる。したがって、１ビット・デジタル・アナログ・コンバータ（DAC）は、その電源がスイッチド電流タイプの場合、エッジにおける時間変動によって対ノイズ感応性が極めて高くなる。したがって、エッジのステップ・サイズを低減するには分解能を高くすることが考えられるが、分解能を高くすることが有用であるのは精度が信号域におけるダイナミック・レンジと同程度である場合に限られる。このことはADCについても同様である。
【００２７】
性能向上のためには、少なくとも２ｎ個の同等の電源を使用してｎビット分解能を得る。
【００２８】
したがって、５ビット分解能を得るには、３２個の同等の電源を使用する。こうしたDACの従来の動作は次の通りである。すなわち、ｍ個の電源がオンにされ、３２−ｍ個の電源がオフにされる。全電源に同一確率が経時的に与えられることになる。
【００２９】
本発明においては、電源はすべて、各電源をｍ／３２のデューティ・サイクルで制御しかつ時間ずれを導入することによってサンプリング期間毎にオンにされる。
【００３０】
本発明の回路は、新規回路に新たなエラーを持ち込むことがなく、タイミング精度が決定的なものでなくかつシンボル間干渉（ISI）をゼロとしている点で、Ｒ−２Ｒ回路網を改良したものである。
【００３１】
上記新規回路は、Ｒ−２Ｒ回路網で形成した二元重み付けDACとは差別されるいわゆる「温度計」型DACとして動作する。
【００３２】
である。
【００３３】
図２は本発明の教示を含む回路の一部を示す。この回路は５ビット分解能用となっており、したがって３２個のDAC電源を有している。これら電源のうち３個を参照番号４０−１、４０−２および４０−２９でそれぞれ示している。それらの電源はシフトレジスタ５０−１、５０−２および５０−２９の出力をそれぞれ供給される。
【００３４】
上記シフトレジスタへの入力には、参照番号８０で示す5ビット入力データが、ゲーティング・ロジック６０と、クロックド・フリップフロップ７０とを介して供給される。各データ・ビットには二進カウンタ９５の反転出力An（最上位ビット）、Bn、Cn、DnおよびEn（最下位ビット）と組み合わされ、その後にANDゲート９０において合成される。この結果得られた信号は上記フリップフロップ７０のリセット入力Rに供給される。
【００３５】
上記フリップフロップ７０のセット入力Ｓはワードクロック８６から供給される。このワードクロック８６も位相検出器８７と、ループ・フィルター８８と、上記二進カウンタ９５の最下位ビットEを出すVCO８９とを介して二進カウンタ９５に供給される。次いで、この二進カウンタ９５の最上位ビットAはループ内の位相検出器８７に供給される。
【図面の簡単な説明】
【００３６】
本発明のよりよい理解のために且つどのように実行されるかを示すため、一例として、添付図面に符号を付した。
【図１】図１は本発明を適用した回路における２サンプリング期間のタイミング・チャートである。
【００３７】
【図２】図２は本発明を適用した回路の一部の１実施例の回路図である。
【図１】
2005513853.tif 000003
【図２】
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【国際調査報告】
2005513853.tif 000005
2005513853.tif 000006