(57)【要約】【課題】基板（１）を貫通する垂直型接続部を形成する、チップ・レベルまたはウェハ・レベルの半導体デバイス集積のための方法を提供すること。【解決手段】基板（１）の上面上にメタライズ形状体（２）が形成され、ハンドリング・プレート（３５）が前記基板に接合される。次いで、基板はその底面で薄くされて、形状体の底面を露出し、導電スルー・パッド（２０）を形成する。基板は、デバイス（３０）、たとえばＤＲＡＭが作製されたチップ（４４）を有してよい。したがって、本方法により、第２チップ（５４）、たとえばＰＥチップとの垂直型集積が可能になる。プレートは、垂直型スタッド／ビア相互接続を用いて基板に接合されるウェハ（６５）であってよい。基板およびプレートにはそれぞれデバイス（３０、６０）が作製されていてよく、その結果、本方法は垂直型でウェハ・レベルのデバイス集積を実現する。
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【特許請求の範囲】
【請求項１】
上面および底面を有する基板を含む半導体構造を作製する方法であって、
基板（１）の上面に形状体（２）を形成する工程と、
前記形状体中に金属（２４）を堆積して導電経路を作製する工程と、
基板の上面に重なる層（３１）を形成する工程であって、前記層は電気導体（３２ａ、３２ｂ、３２ｃ）、および前記層上の第１導電パッド（３３）を含み、前記第１導電パッドは前記形状体に電気的に接続されている工程と、
プレート（３５）を前記層に接合する工程と、
前記基板をその底面（１ｂ）で薄くし、それにより前記形状体の底部を露出する工程と、
前記基板の底面上に第２導電パッド（３９）を形成して、前記形状体の前記底面に対する電気的接続部を形成し、その結果、前記第１導電パッドおよび第２導電パッドが前記形状体を介して電気的に接続されるようになる工程と、
を有する方法。
【請求項２】
前記基板の上面に隣接して前記基板の一領域に半導体デバイス（３０）を作製する工程をさらに有する、請求項１に記載の方法。
【請求項３】
前記堆積工程は、前記形状体にボイド（２５）を形成するように金属を堆積する工程をさらに有することを特徴とする、請求項１または２に記載の方法。
【請求項４】
前記半導体構造は、前記第１導電パッドと第２導電パッドとを接続する垂直型電気接続部を有する第１チップ（４４）を備えており、
前記垂直型電気接続部を用いて第２チップ（５４）を前記第１チップに接続し、その結果、第２チップが前記第１チップの上面上に配置され、前記第１チップと前記第２チップが垂直に集積される工程を
さらに有することを特徴とする、請求項１ないし３のいずれかに記載の方法。
【請求項５】
前記第１チップはＤＲＡＭデバイス（３０）を含み、前記第２チップはプロセッサ（５０）を含む、請求項４に記載の方法。
【請求項６】
前記薄くする工程は、前記基板の厚さを約１００μｍ未満まで薄くする工程を有することを特徴とする、請求項１ないし５のいずれかに記載の方法。
【請求項７】
前記プレート（３５）は暫定ハンドリング・プレートであり、前記プレートを取り外す工程をさらに有することを特徴とする、請求項１ないし６のいずれかに記載の方法。
【請求項８】
前記プレートはアブレーション放射に対して透明であり、前記取り外し工程は、前記プレートを介して透過するアブレーション放射（４６）を用いて前記層と前記プレートとの間の界面をアブレーション除去する工程を有することを特徴とする、請求項７に記載の方法。
【請求項９】
前記第２チップ（５４）は、別の垂直型電気接続部、および前記チップの上面上の導電パッド（３３）を含むことを特徴とする、請求項４に記載の方法。
【請求項１０】
前記プレートは半導体ウェハ（６５）であり、前記基板の上面に重なる前記層（３１）は第１層として特定され、
前記プレートを接合する前記工程は、
前記第１層上に第２層（６１）を形成する工程と、
前記第２層にビア（６２）を形成して、前記第１導電パッド（３３）を露出する工程と、
前記半導体ウェハ上にスタッド（６６）を形成する工程と、
前記スタッドを前記ビアに整合させる工程と、
前記半導体ウェハを前記第２層に接触させ、その結果、前記スタッド（６６）が前記第１導電パッド（３３）との電気接続部を形成するようになる工程と、
を有する、請求項１に記載の方法。
【請求項１１】
前記基盤の上面に隣接して前記基板の一領域に第１半導体デバイス（３０）を作製する工程と、
前記接合工程の前に、前記半導体ウェハに第２半導体デバイス（６０）を作製する工程と、
をさらに有する、請求項１０に記載の方法。
【請求項１２】
前記第１半導体デバイスは前記第１層を介して前記第１導電パッドに接続され、前記第２半導体デバイスは前記スタッドに接続され、その結果、それらの間に垂直型電気接続部が形成されるようになることを特徴とする、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路デバイスの製造に関する。より詳細には、本出願は、垂直型相互接続部が形成されるチップ・レベルおよびウェハ・レベルの集積方法に関する。
【背景技術】
【０００２】
半導体デバイスでより高い機能および性能が必要になっているのは、より大規模でより複雑なチップが開発された結果である。さらに、システム・オン・チップを得るために単一チップ上に複数の異なる機能を含むことがしばしば望まれるが、この結果、通常はチップ・サイズが増大し、かつ製造工程がより複雑になる。これらの要因は共に製造歩留まりを低下させる。概算によると、そのようなチップで４００ｍｍ２より広い面積を有するものは製造歩留りが大変低い（おそらく１０％未満）。
【０００３】
許容できる歩留りを維持する一つの方法は、複数のより小さなチップを作製し、次いで、チップまたは支持基板上の横型および垂直型接続部を用いてそれらのチップを相互接続することである。これにより、相互接続された複数のチップは、他のチップ上、基板上、またはチップ・キャリア上に搭載された単一のより大きなチップを形成する。製造歩留りが改善されることに加えて、この手法の他の大きな利点は、個々のチップが異なるサイズを有してよく、異なる機能を実行してよく、または異なるもしくは互換性がない方法で作製してよいことである。
【０００４】
この手法に従って構築したシステムを図１に概略的に示す。基板または下部チップ１１が、横方向の間隔ΔＸおよびΔＹでその上に搭載された複数のチップ１０を有している。たとえば、４個のチップ１０がプロセッサ（「プロセッサ・エンジン」またはＰＥ）である一方で下部チップ１１がＤＲＡＭチップであってよい。
【０００５】
システム・オン・チップ（ＳＯＣ）の概念が提供する利点を実現するために、様々なチップが互いに極めて接近し互いに正確な整合状態にあることが好ましい。たとえば、チップ１０間の間隔ΔＸおよびΔＹは約５０μｍ以下であることが好ましい。
【０００６】
チップ１０は、図２に概略的に示すスタッド／ビア相互接続を用いることによって極めて高い精度（約１μｍ以内）で基板または下部チップ１１上に配置できる。図２では、チップ１０はその端子面上に形成された金属スタッド１２を有しており、低融点合金材料の層１６が該スタッドの表面上に堆積されている。下部チップ１１の表面上にある誘電体層１７（しばしばポリイミド多層構造として設計され作製される）は、内部に高密度配線１８（通常、図２に概略的に示すような数層のＣｕ導体である）を有しており、層１７の表面上に電気接合パッド１５を有している。誘電体１４は配線層１７に重なっており、薄膜パッケージング工程で通常使用されるポリイミド材料で形成してよい。層１４はその内部に（反応性イオン・エッチング、フォトリソグラフィまたはエキシマ・レーザにより）ビア１３を形成して、各ビアの底部に端子金属接合パッド１５があるようにしてある。このビアは、スタッド１２がビア１３内において高精度で自己整合的に配置される案内部として傾斜壁角度を有して形成できる。チップ表面への高信頼性の結合が保証されるように、熱可塑性ポリマー接着剤からなる薄い被覆部１９を誘電体層１４の上面に堆積してよい。このスタッド／ビアの整合および接合方法の詳細は、米国特許第６４４４５６０号の「デバイス間の微細ピッチ接合を作製する方法、およびその方法で作製した構造（Process for making fine pitch connections between devices andstructure made by the process）」に示されており、この特許の開示内容は本明細書に参照として組み込まれる。自己整合型スタッド／ビア相互接合を用いることにより、現在のＣ４相互接合方式に比べてかなり高密度な配線が可能になる。
【０００７】
図１に示したＳＯＣでは、配線層はチップ１０の領域の外側へ外部に延びている。外部接続部は、下部チップ１１の上面の周縁部１１ａに作製される。したがって、ＳＯＣの全体サイズが、外部接続を形成するためのワイヤボンディングに使用可能な空間を制限する。その代わりに、外部配線がワイヤボンディング空間要件により制限されないようにチップの背面を通って作製されることが望ましい。チップの背面１０ｂに接続パッド（たとえばＣ４パッド）を形成するには、チップのデバイス側（表面１０ａ）に対してチップ体を貫通して垂直に電気接続部を形成することが必要となる。さらに、デバイス・チップを貫通して垂直型相互接続部を形成すると、チップを垂直に重ねることが容易になり、ＳＯＣ概念を三次元に効果的に拡張する。
【特許文献１】米国特許第６４４４５６０号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＳＯＣなどのマルチチップ・デバイスで垂直型相互接続部を作製する方法において、三次元チップ相互接続を可能にしかつ高い製造歩留りで実施可能な方法を提供する。
【課題を解決するための手段】
【０００９】
本発明は、チップ中のスルー・ビアを用いて垂直型接続部が形成されるチップ・レベルまたはウェハ・レベルの垂直型集積方法を提供することにより、上記の課題に対処する。
【００１０】
本発明の第１の態様によると、半導体構造を作製する方法する方法が提供される。基板の上面に形状体が形成され、前記形状体中に金属が堆積され導電経路を作製する。まず、前記形状体にライナを堆積して、半導体材料から金属を分離する。基板の上面に重なる層が形成され、前記層は電気導体、および前記層上の第１導電パッドを含み、その結果、前記第１導電パッドは前記形状体に電気的に接続されているようになる。プレートが前記層に接合され、次いで、前記基板がその底面で薄くされ、前記形状体の底部を露出する。前記基板の底面上に第２導電パッドが形成され、前記形状体の前記底面に対する電気的接続部を形成し、その結果、前記第１導電導電パッドおよび第２導電パッドが前記形状体を介して電気的に接続されるようになる。
【００１１】
前記基板は、デバイス（たとえばＤＲＡＭ）が作製されたチップを具備していてもよい。したがって、このチップのスルー・ビアに導電経路を形成することにより、第２チップ（たとえばＰＥチップ）との垂直型集積が可能になる。
【００１２】
前記基板を薄くする工程を容易にするために、前記プレートは暫定ハンドリング・プレートであってよい。前記プレートがアブレーション放射に対して透明であれば、前記層と前記プレートとの間の界面をアブレーション除去することにより、通常的な方式で前記プレートを除去できるので好都合である。
【００１３】
本発明の別の態様によると、前記プレートは前記基板から除去されない半導体ウェハであり、このウェハは垂直型スタッド／ビア相互接続を用いて前記基板に接合される。前記基板に重なる前述の層上に第２の層が形成され、前記第２層にビアが形成され、前記第１導電パッドを露出する。スタッドが前記半導体ウェハ上に形成され、前記ビアに整合され、次いで、前記半導体ウェハが前記第２層に接触させられ、その結果、前記スタッドが前記第１導電パッドとの電気接続部を形成するようになる。したがって、前記基板とプレート（半導体ウェハ）はウェハ・システムを形成し、前記基板およびプレートにそれぞれデバイスを作製できる（たとえば、それぞれＤＲＡＭおよびＰＥデバイス）。こうして、この方法により、垂直型でウェハ・レベルのデバイス集積体が実現される。
【００１４】
本発明の別の態様によると、半導体構造が提供され、この半導体構造は、基板と、前記基板の上面に重なる第１層と、前記第１層の上面上および前記基板の底面上にある導電パッドと、前記第１層上にある第２層と、前記第１層に接触するプレートとを含む。前記基板は、それを貫通して延びるビアを有し、前記ビア内には第１電気導体が形成されている。前記第１層は、前記層の上面上にある前記導電パッドに前記第１電気導体を接続する第２電気導体を含む。前記基板の底面上の前記導電パッドは、前記第１電気導体に電気的に接続され、その結果、前記第１導電パッドと前記第２導電パッドは電気的に接続されている。前記第２層には、前記第１層の上面上の導電パッドを露出するビアが形成されている。前記プレートはその上に形成されたスタッドを有し、このスタッドは前記ビアと整合し、前記導電パッドと電気的に接触する。
【発明を実施するための最良の形態】
【００１５】
本発明に従って、チップを貫通する垂直型電気接続部を含む半導体デバイスを作製する。この垂直型接続部は、高コストの深いビア・エッチングの必要なしに、メタライズされたスルー・ビアをチップに構築することによって形成される。
【００１６】
以下に説明する実施形態では、異なる２種類のチップが垂直に接続される。具体的には、下記に示す例では、ＤＲＡＭチップ（またはシリコンＤＲＡＭデバイス・ウェハ）が複数のＰＥチップ（またはシリコンＰＥデバイス・ウェハ）に垂直に接続される。これらの種類のチップは単に例示目的で説明するものであり、本発明は広範なチップやウェハ種類に対して実施できることを理解されたい。
【００１７】
Ｉ  メタライズ・ビアの形成
シリコン・ウェハなどの半導体基板中でメタライズされたスルー・ビアは、以下に示すように、トレンチ内に金属を堆積し、ウェハを薄くしてトレンチの底部を開放することによって形成できる。
【００１８】
シリコン・ウェハ１において、デバイスの作製に先立って、垂直型接続部が必要となる箇所にトレンチ２がエッチング形成される。図３に示すように、トレンチはウェハを貫通して延びることはないが、バルクＳｉ中デバイス深さの下方までは延びるべきである。酸化層２１はウェハ上かつトレンチ内で成長または堆積される。トレンチ・ライナ２２（通常はタングステン）が酸化物上に、好ましくは化学気相堆積（ＣＶＤ）により堆積される。次いで、銅層２３がライナ上に堆積される（図４）。（当業者は理解されようが、銅を用いてトレンチをメタライズする場合、ライナが必要となる。ライナを必要としない代替のメタライゼーション方式も多数ある。）層２３の堆積方法は、トレンチ内部での薄く共形的な被覆を確実にするためにイオン化物理気相堆積（ＩＰＶＤ）とする。
【００１９】
銅層２４が、層２３上にトレンチ内およびウェハ上面上に（たとえば電解メッキにより）形成される。層２４は、図５に示すようにトレンチ上部が閉じる厚さに達するまで、トレンチの側壁に形成される。この構造により、導電経路がトレンチの底部とウェハ上面との間で確立され、トレンチの底部付近にはボイド２５が残る。ボイド２５には、この形状内および周囲で各種材料の熱膨張係数（ＴＣＥ）の相違に起因する応力を緩和する重要な役割があることに留意されたい。
【００２０】
次いで、ウェハは、好ましくは化学機械研磨（ＣＭＰ）によって平坦化されて、ウェハ上面から層２１〜２４が除去される。その結果得られる構造を図６に示す。次いで、トレンチの上部の銅は（反応性スパッタリングまたは他の適切な方法により）約５μｍの深さまでエッチング除去されて、図７に示すような構造を得る。タングステン層がウェハ上に（好ましくはＣＶＤ）により堆積され、ウェハは再びＣＭＰにより平坦化されて、各トレンチの上部およびシリコン・ウェハの露出面１ｐにタングステンが残留する（図８）。これにより、トレンチ構造２０はタングステン内に封止された銅メタライゼーション部となる。
【００２１】
ここで、ウェハは、表面１ｐの近傍でデバイスを形成し、さらにチップ・レベルまたはウェハ・レベルの集積体を得るよう処理を行う準備がなされたことになる。
【００２２】
ＩＩ  チップ・レベル集積
デバイス３０は、図９に概略的に示すように、メタライズ・トレンチ構造２０の完成後、ウェハ１中に作製される。図９に示すように、ウェハの上面に隣接したウェハ１の領域に配置される。この実施形態では、デバイス３０はＤＲＡＭデバイスである。次いで、誘電体層３１（典型的にはポリイミド）がウェハ上面上に形成され、層３１に高密度配線３２ａ〜３２ｃが埋め込まれ、（たとえばＤＲＡＭチップの上面上のＰＥチップに対する）外部接続するための電気接合パッド３３が層３１の上面上に形成される。実現可能な接続の例を図９に概略的に示す。電気配線はメタライズ・ビアを接合パッドに接続するか（導体３２ａ）、デバイスを接合パッドに接続するか（導体３２ｂ）、デバイスをビアもしくは接合パッドまたはその両方に接続できる（導体３２ｃ）。層３１は導体を含め単一の層として示されているが、製造を容易にするためしばしば多層構造として設計および作製されることを理解されたい。パッド３３は典型的には、Ｔｉ−Ｗ合金、Ｎｉ、およびＡｕを含む多層構造として形成されるが、Ｃｕ、Ｃｏまたは金属の他の組合せを含んでもよい。
【００２３】
次いで、ウェハ１は研削、ＣＭＰ、または他の適切な方法で薄くされ、その結果、ビア構造２０の内側が底面１ｂすなわちウェハ１の背面で露出するようにされる（図１０）。薄くされたウェハはハンドリングが困難であり、または後続のウェハ処理で用いる装置に適合しない可能性がある。そのため、特にウェハの最終厚さが１５０ｍｍ未満の場合には、薄くする処理を行う前に暫定的なハンドリング・プレートをウェハに貼り付けることが望ましいであろう。この実施形態では、ウェハ厚は約１００μｍ以下まで低減される。図１０に示すように、ガラス・プレート３５が、接着層３６を用いて層３１の上面に貼り付けられる。
【００２４】
この時点での各ビア構造２０は、ウェハの底面１ｂに露出したタングステン層２２を備えたスルー・ビアである。絶縁層３７（たとえばポリイミド）が面１ｂ上に堆積され、開口部３８がビア２０の位置で絶縁層３７に形成される。次いで、金属層（または複数の層の組合せ）が層３７上に堆積され、開口部３８内およびその周囲に金属パッド３９が形成されるようにパターニングされる。パッド３９は典型的には、パッド３３と類似の構造、すなわち、Ｔｉ−Ｗ合金、Ｎｉ、およびＡｕを含む多層構造を有している。その結果得られる構造を図１１に示す。
【００２５】
次いで、ハンダ・バンプ４１が、当技術分野で公知の方法を用いてウェハの背面上でパッド３９上に形成される。たとえば、ハンダ・ペーストがスクリーンを通してウェハに付着され、堆積されたハンダがリフロー処理にかけられる。図１２は、ダイシングおよびキャリアに接合する準備がされたウェハ構造を示す。
【００２６】
この実施形態では、図１３に示すように、ウェハはチップ４４にダイシングされ、ガラス・ハンドリング・プレート３５は無傷に保たれる。別法として、ダイシング方法は、プレート３５のダイシングを含んでよい（したがって、接合プロセスでは個々のチップをハンドリングすることが必要となる）。チップはキャリア４５に接合され、ハンダ・バンプ４１が典型的には、金属パッド（図示せず）に対してキャリアの上面で接続される。キャリア４５は、他のチップ、セラミック基板、回路ボード、等であってよい。
【００２７】
接合工程の後、暫定ハンドリング・プレート３５はチップから除去される。これは、図１３に概略的に示すようにレーザ・アブレーション工程によって好都合に行うことができる。レーザ照射４６がガラス・プレート３５に入射して該プレートに浸透し、該プレートと接着層３６の間の界面を除去する。これにより、該プレートは層３６からはがされ、その結果プレート３５は除去される。次いで、残留した接着剤が洗浄除去され、それにより接合パッド３３が露出される。
【００２８】
図１４に示すように、ＤＲＡＭチップ４４とＰＥチップ５４との垂直型集積体は、ＰＥチップをＤＲＡＭチップの接合パッド３３に接合することにより実現される。ＰＥチップ５４では、処理デバイス５０がウェハ中に作製され、あるいはＰＥチップは上述の方法と同じ方法に従って作成されるものであり、図１４では繰り返し用いられる参照番号で類似の構造が示される。特に、チップ５４の上面上の接合パッド３３を使用して、ＤＲＡＭチップおよび複数のＰＥチップを含む垂直型集積体構造５５に対する外部接続部を作製できることに留意されたい。
【００２９】
別法として、図１５に示すように、ＰＥチップは、垂直型スルー・ビアなしに（基板５２および配線層３１中にデバイス５１を有する）通常のチップ５６であってよい。この場合、ＰＥチップ５６を（垂直型スルー・ビア接続部を有する）チップ４４に接合して、集積体構造５７を形成する。
【００３０】
ＩＩＩ  ウェハ・レベル集積体
本発明のこの実施形態では、メタライズされたスルー・ビアがウェハ中に形成され、それに対して別のウェハがスタッド／ビア相互接続部を用いて接合される。
【００３１】
図１６では、ウェハ１にはトレンチ構造２０およびデバイス３０（たとえばＤＲＡＭデバイス）が作製されており、ウェハの上面の誘電体３１が電気配線を有し、その上にパッド３３を有する（図９と比較されたい）。トレンチ構造は、図３〜８を参照して説明したように形成される。ウェハは、典型的にはポリイミドからなる誘電体層６１を有しており、層３１に重なっている。層６１にはビア開口部６２が形成されており、パッド３３を露出している。前面６５ｆ付近にデバイス６０（たとえばＰＥデバイス）を有する別のウェハ６５では、その上に誘電体層６３が形成されており、スタッド６６に対して電気接続をする高密度配線６４を備えている。図１６に示すように、デバイス６０はスタッド６６に接続され、スタッドはビア６２に対応している。
【００３２】
次いで、ウェハ１とウェハ６５は、図１７に示すように、パッド３３に対して電気接続部を形成するスタッド６６と共に互いに接合される。（この接合は、図２を参照して上述したようにスタッド上のハンダ層またはポリイミド層上の接着剤あるいはその両方を用いて容易にすることができる。）その結果できるウェハ構造７０は、こうして相互接続されたデバイスを備えることになる。ウェハ１およびウェハ６５は、種々のデバイス種類（ＤＲＡＭおよびＰＥデバイスなど）を備えており、または様々な材料（Ｓｉ、ＳｉＧｅ、ＧａＡｓ、等）から形成されており、あるいはその両方であってよいことに留意されたい。
【００３３】
次いで、ウェハ１は、トレンチ２０が先の実施形態のようにスルー・ビアになるように薄くされる（図１８；図１０と比較されたい）。ウェハ１を薄くする間ウェハ６５はハンドリング・ウェハとして機能することに留意されたい。別法として、ウェハ６５は、背面６５ｂまで延びるスルー・ビアを有するように処理されてもよい。この場合、ウェハ６５は、ウェハ６５をウェハ１に接合する前に、後で除去する暫定ハンドリング・プレート（図示せず）に対する接合が必要となろう。
【００３４】
絶縁層３７（たとえばポリイミド）が表面１ｂに堆積され、その中に開口部３８が前述の実施形態のように形成される。次いで、パッド３９が、スルー・ビアに対する接続を形成するように作製され、ハンダ・バンプ４１がパッドに付着される（図１９）。
【００３５】
次いで、ウェハ構造７０はダイシングされて組合せチップ７４（たとえばＤＲＡＭ／ＰＥ組合せチップ）を生じ、次にこれが、図２０に示すようにキャリア４５に接合される。この時点で、ウェハ６５に対して使用した暫定ハンドリング・プレートはすべて除去される。ウェハ６５が背面６５ｂへのスルー・ビアを有する場合、電気接続部はチップ７４の上面まで形成できることを理解されたい。したがって、さらなる垂直型の集積体が可能になる。
【産業上の利用可能性】
【００３６】
本発明は半導体デバイス製造に一般に適用でき、外部接続部がチップ背面でビアを介して形成されるデバイス集積方法を可能にし、その結果、外部接続はワイヤボンディングの空間的要件によっては制約されなくなる。本発明は、高コストの深いビア・エッチング工程なしに、スルー・ビアを基板に形成するという点で重要な利点をもたらす。ビア寸法は極めて高い忠実度を維持でき、これにより高密度のスルー・ビアが実現する。さらに、垂直型スタッド・ビア相互接続部の使用により、上述した横方向の高精度チップ配置と同様に、三次元での高精度なチップ配置が可能になる。
【００３７】
本発明を特定の実施形態の観点で説明したが、これまでの説明から多くの代替形態、変更形態および改変形態が当業者には明らかであることは明白である。したがって、本発明は、その範囲と精神および特許請求の範囲に適合する代替形態、変更形態および改変形態をすべて包含すると意図されるものである。
【図面の簡単な説明】
【００３８】
【図１】より小さいチップがより大きなチップ上に配置され集積され緊密に接続されたシステム・オン・チップの概略図である。
【図２】図１のチップに対する高精度で自己整合的なスタッド／ビア相互接続部を示す図である。
【図３】本発明の一実施形態による、チップ体を貫通した垂直型相互接続部を形成する方法の工程を示す図である。
【図４】本発明の一実施形態による、チップ体を貫通した垂直型相互接続部を形成する方法の工程を示す図である。
【図５】本発明の一実施形態による、チップ体を貫通した垂直型相互接続部を形成する方法の工程を示す図である。
【図６】本発明の一実施形態による、チップ体を貫通した垂直型相互接続部を形成する方法の工程を示す図である。
【図７】本発明の一実施形態による、チップ体を貫通した垂直型相互接続部を形成する方法の工程を示す図である。
【図８】本発明の一実施形態による、チップ体を貫通した垂直型相互接続部を形成する方法の工程を示す図である。
【図９】本発明の一実施形態による、垂直型相互接続部を用いてＤＲＡＭチップとプロセッサ（ＰＥ）チップのチップ・レベルの集積体を得る方法の工程を示す図である。
【図１０】本発明の一実施形態による、垂直型相互接続部を用いてＤＲＡＭチップとプロセッサ（ＰＥ）チップのチップ・レベルの集積体を得る方法の工程を示す図である。
【図１１】本発明の一実施形態による、垂直型相互接続部を用いてＤＲＡＭチップとプロセッサ（ＰＥ）チップのチップ・レベルの集積体を得る方法の工程を示す図である。
【図１２】本発明の一実施形態による、垂直型相互接続部を用いてＤＲＡＭチップとプロセッサ（ＰＥ）チップのチップ・レベルの集積体を得る方法の工程を示す図である。
【図１３】本発明の一実施形態による、垂直型相互接続部を用いてＤＲＡＭチップとプロセッサ（ＰＥ）チップのチップ・レベルの集積体を得る方法の工程を示す図である。
【図１４】本発明の一実施形態による、垂直型相互接続部を用いてＤＲＡＭチップとプロセッサ（ＰＥ）チップのチップ・レベルの集積体を得る方法の工程を示す図である。
【図１５】図１４の垂直型相互接続部を用いた代替のチップ・レベル集積体を示す図である。
【図１６】本発明の別の実施形態による、垂直型相互接続部を用いてＤＲＡＭウェハとＰＥウェハのウェハ・レベルの集積体を得る方法の工程を示す図である。
【図１７】本発明の別の実施形態による、垂直型相互接続部を用いてＤＲＡＭウェハとＰＥウェハのウェハ・レベルの集積体を得る方法の工程を示す図である。
【図１８】本発明の別の実施形態による、垂直型相互接続部を用いてＤＲＡＭウェハとＰＥウェハのウェハ・レベルの集積体を得る方法の工程を示す図である。
【図１９】本発明の別の実施形態による、垂直型相互接続部を用いてＤＲＡＭウェハとＰＥウェハのウェハ・レベルの集積体を得る方法の工程を示す図である。
【図２０】本発明の別の実施形態による、垂直型相互接続部を用いてＤＲＡＭウェハとＰＥウェハのウェハ・レベルの集積体を得る方法の工程を示す図である。
【図１】
2005514767.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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