(57)【要約】  陰極線管（ＣＲＴ）の水平偏向のための発振回路を駆動する偏向トランジスタのための駆動信号（ＨＤＲＶ）を形成するための回路構成。本発明に係る回路構成は、考えられる全ての水平位置（ｈｐｏｓ）および水平変調（ｈｍｏｄ）において、経時的に見て、偏向トランジスタのための駆動信号（ＨＤＲＶ）の方形波信号と水平帰線（ＨＦＢ）のための信号との間にある第２の水平基準信号（ＨＲＥＦ２）を形成する。第１のフェーズロックドループ（ＰＬＬ１）の出力と第２のフェーズロックドループ（ＰＬＬ２）の入力との間には、遅延ブロック（ＤＢ１）が接続されている。本発明において、第２の水平基準信号（ＨＲＥＦ２）に関する水平帰線（ＨＦＢ）の位相測定は、常に、周期の１０％に相当する時間で行なわれる。第２の水平基準信号（ＨＲＥＦ２）を位置決めするため、本発明においては、従来の回路構成に対して第１の遅延回路（ＤＢ１）が加えられる。
2005516486.tif 000002
【特許請求の範囲】
【請求項１】
２−ＰＬＬシステムを備える陰極線管の偏向トランジスタの駆動信号を生成するための回路構成において、第１のフェーズロックドループと第２のフェーズロックドループとの間に遅延ブロックが接続されていることを特徴とする回路構成。
【請求項２】
第１のフェーズロックドループの出力は、遅延ブロックの入力に接続されることを特徴とする、請求項１に記載の回路構成。
【請求項３】
第１の遅延ブロックの出力は、第２のフェーズロックドループの入力に接続されることを特徴とする、請求項１または請求項２に記載の回路構成。
【請求項４】
特に、請求項１から請求項３のいずれか１項に記載の回路構成を操作する方法において、水平変調が遅延ブロックのための制御値であることを特徴とする方法。
【請求項５】
第１のフェーズロックドループの対象位相の定数成分と、第１の遅延ブロックの定数成分とを合わせると、１００％を超えることを特徴とする、請求項４に記載の方法。
【請求項６】
第１のフェーズロックドループの定数成分が３０％であることを特徴とする、請求項４または請求項５に記載の方法。
【請求項７】
第１の遅延ブロックの定数成分が８０％であることを特徴とする、請求項４から請求項６のいずれか１項に記載の方法。
【請求項８】
特に、請求項１から請求項３のいずれか１項に記載の回路構成を操作する方法において、第２のフェーズロックドループの対象位相が一定であることを特徴とする方法。
【請求項９】
第２のフェーズロックドループの対象位相が１０％であることを特徴とする、請求項８に記載の方法。
【請求項１０】
特に、請求項１から請求項３のいずれか１項に記載の回路構成を操作する方法において、第２のフェーズロックドループの対象位相のダイナミック成分が水平変調全体の２０％未満であることを特徴とする方法。
【請求項１１】
特に、請求項１から請求項３のいずれか１項に記載の回路構成を操作する方法において、第２のフェーズロックドループの対象位相のダイナミック成分が水平変調全体の約７％であることを特徴とする方法。
【請求項１２】
特に、請求項１から請求項３のいずれか１項に記載の回路構成を操作する方法において、水平変調の調整が２つの部分で行なわれ、第１の部分が第１の遅延ブロックで実現され、第２の部分が第２のフェーズロックドループで実現されることを特徴とする方法。
【請求項１３】
第１の部分が水平変調の調整の大きな成分を実現し、第２の部分が小さな成分を実現することを特徴とする、請求項１２に記載の方法。
【請求項１４】
第１の部分が１４％であり、第２の部分が１％であることを特徴とする、請求項１３に記載の方法。
【請求項１５】
水平変調が１５％であることを特徴とする、請求項４乃至請求項１４のいずれか１項に記載の方法。
【請求項１６】
第１の遅延ブロックにおける対象位相が６６％〜９４％の範囲にあり、第２のフェーズロックドループにおける対象位相が９％〜１１％の範囲にあることを特徴とする、請求項１２乃至請求項１５のいずれか１項に記載の方法。
【請求項１７】
回路構成がデジタルで実施されることを特徴とする、請求項４乃至請求項１６のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、陰極線管（ＣＲＴ＝cathode ray tube）の水平偏向のための発振回路を駆動する偏向トランジスタのための駆動信号（ＨＤＲＶ＝水平駆動）を生成する回路構成に関する。水平同期信号（ＨＳＹＮＣ）および水平帰線（ＨＦＢ）は回路構成のための入力信号として使用される。これにより、水平帰線は発振回路電圧に比例する。この種の回路構成は、アナログまたはデジタルで実施されても良い。
【背景技術】
【０００２】
本発明は、特に、２つのフェーズロックループ（ＰＬＬ）を使用する回路構成に関する。この構成により、２つのフェーズロックループの内の第１のフェーズロックループは内部低干渉基準を生成する。２つのフェーズロックループの内の第２のフェーズロックループは、ループ“内部基準−水平駆動（ＨＤＲＶ）−偏向トランジスタ−発振回路および水平帰線（ＨＦＢ）”の位相角を制御する。第１の制御ループと比べると、この第２の制御ループは、例えば平行四辺形設定によってモニタ上で見えるダイナミック水平変調に従う。第２の制御ループは、非常に小さい時定数Ｔｌｏｏｐ２を有している。第１に水平位置（ｈｐｏｓ＝horizontal position）、第２に水平変調（ｈｍｏｄ＝horizontal modulation）がそれぞれ最大で±１５％の調整範囲を有しているのが理想的であることは、偏向トランジスタ駆動信号の生成のための前述の回路構成、もしくは他の知識から分かっている。また、第３の要件は、偏向トランジスタの水平デューティ時間が最大で６０％でなければならず、またその蓄電時間が最大で３０％でなければならないということである。例えば、約２ミリ秒の蓄電時間は、１４０ｋＨｚのスイープ周波数で周期の３０％に対応する。公知のシステムでは、これら３つの要件全てを満たすことができない。システム全体の一貫性が意味するのは、要件の内の１つの値が向上することにより、他の値の内の１つが低下することである。
【０００３】
偏向トランジスタのための駆動信号を生成する従来の回路構成は、その価値を示したが、１つの周期により第２のフェーズロックループのバックカップリングを増大させることなく、長いデューティ時間および蓄電時間を有する偏向トランジスタにおいて水平位置および水平変調のために必要な広い調整範囲を達成することができない。この反応時間の遅れは第２のフェーズロックループの制御応答の悪化を招くため、一般には許容されない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明の目的は、デューティ時間および蓄電時間が長い偏向トランジスタにおいても、第２の制御ループのバックカップリングの遅延を増大させることなく、水平位置および水平変調に必要な広い調整範囲を達成する回路構成を特定することである。
【課題を解決するための手段】
【０００５】
本発明の目的は、第１のフェーズロックループの出力と第２のフェーズロックループの入力との間に第１の遅延ブロックが接続されているという点で、本発明によって達成される。遅延ブロックの入力信号は水平基準であり、出力信号は遅延された第２の水平基準である。また、第２の水平基準は、第２のフェーズロックループの入力信号である。第１のフェーズロックループの定数成分と、第１の遅延ブロックの定数成分とを合わせると、１００％を超える。本発明に係る回路構成は、第２のフェーズロックループの位相測定に変化をもたらす。すなわち、従来の回路構成のように１つの水平基準に対してではなく、遅延された第２の水平基準に対して水平帰線の位相が測定される。
【０００６】
本発明の原理および利点は、水平位置（ｈｐｏｓ）＋水平変調（ｈｍｏｄ）の全てにおいて、すなわち、ｈｐｏｓ＋ｈｍｏｄ＝−３０％からｈｐｏｓ＋ｈｍｏｄ＝＋３０％までの範囲において、偏向トランジスタのための水平駆動信号（ＨＤＲＶ）の開始と水平帰線（ＨＦＢ）の発生との間に遅延された第２の水平基準があるという点である。このことは、水平帰線の終了後、位相測定が次の水平駆動信号（ＨＤＲＶ）の生成へと直ちに進行可能であり、したがって、制御ループの最小遅延（最小ループ待ち時間）が達成されることを意味している。６０％という所要の帯電時間および３０％というデューティ時間を用いることにより、常に残りの１０％スロット内で位相測定を行なうことができる。このため位相測定は、水平変調（ｈｍｏｄ）の調整範囲を制限しない。
【０００７】
本発明に係る回路構成の１つの更なる利点は、２つのフェーズロックループの位相検出器が、最初に水平同期信号（ＨＳＹＮＣ）および水平帰線（ＨＦＢ）の発生時間を測定し、その後、第１の水平基準および第２の水平基準の発生時間を測定し、最後に、これらの発生時間同士の間の差を生成するように、信号の位相角が常に設定されているという点である。その結果、特にデジタル実施の場合において、位相検出器が簡略化される。
【発明を実施するための最良の形態】
【０００８】
図面に示される実施形態に関して本発明を更に説明するが、本発明は、これらの実施形態に限定されない。なお、図２〜図６の信号波形は、定常状態を示す。
【０００９】
図１ａに示される２−ＰＬＬシステム１のブロック図は、第１のフェーズロックループＰＬＬ１と、第１の遅延ブロックＤＢ１と、第２のフェーズロックループＰＬＬ２と、第２の遅延ブロックＤＢ２と、ＲＳフリップフロップＦＦとを備えている。第１のフェーズロックループＰＬＬ１の出力部は第１の遅延ブロックＤＢ１の入力部に接続されている。第１の遅延ブロックＤＢ１の出力部は第２のフェーズロックループＰＬＬ２の入力部２に接続されている。第２のフェーズロックループＰＬＬ２の出力部は、分岐して、ＲＳフリップフロップＦＦの入力部Ｓと、第２の遅延ブロックＤＢ２の入力部とに導かれる。第２の遅延ブロックＤＢ２の出力部はＲＳフリップフロップＦＦの入力部Ｒに接続されている。以下に説明する２−ＰＬＬシステムは、特に、陰極線管の水平偏向のために使用される。残りのシステムに対するインタフェース信号は、水平同期ＨＳＹＮＣ、偏向トランジスタのための駆動信号ＨＤＲＶ、水平帰線ＨＦＢである。本発明に係る回路構成によって生成される駆動信号ＨＤＲＶは、偏向トランジスタのＯＮ／ＯＦＦを切換える。水平帰線ＨＦＢは、電子線の位置をモニタ上に表示する。図示のシステムの制御値は以下の通りである。
【００１０】
−第１のフェーズロックループＰＬＬ１において、
対象位相ＺＰ１として：水平位置ｈｐｏｓ＋第１のフェーズロックループで形成され、且つ本実施形態では例えば３０％である定数成分ｃｏｎｓｔ１、
システム全体によって予め設定される準静的水平位置は、ｈｐｏｓ＝±１５％であり、したがって、ＺＰ１は１５％〜４５％である。
【００１１】
−遅延ブロックＤＢ１において、
対象位相ＺＰ２として：ダイナミック水平変調ｈｍｏｄ＋第１の遅延ブロックで生成されて、本実施形態では例えば８０％である定数成分ｃｏｎｓｔ２、
システム全体によって予め設定される水平変調ｈｍｏｄは、ｈｍｏｄ＝±１５％であり、したがって、ＺＰ２は６５％〜９５％である。
【００１２】
−第２のフェーズロックループＰＬＬ２において、
対象位相ＺＰ３として：第２のフェーズロックループＰＬＬ２で生成されて、本実施形態では例えば１０％である定数成分ｃｏｎｓｔ３、したがって、ＺＰ３も１０％である。
【００１３】
−第２の遅延ブロックＤＢ２において、
対象位相ＺＰ４として：システム全体によって予め設定される準静的水平デューティ時間ｈｄｕｔｙ、したがって、ＺＰ４＝ｈｄｕｔｙ＝４０％〜６０％。
【００１４】
図１ｂに示されるブロック図１は、図１ａに示される要素と同じ要素を備えている。異なるのは、遅延ブロックＤＢ１および第２のフェーズロックループＰＬＬ２における制御値である。本実施形態において、制御値は例えば以下の通りである。
【００１５】
−遅延ブロックＤＢ１において、
対象位相ＺＰ２として：第１のダイナミック水平変調ｈｍｏｄ１＋第１の遅延ブロックで生成されて、本実施形態では例えば８０％である定数成分ｃｏｎｓｔ２、
システム全体によって予め設定される第１の水平変調ｈｍｏｄ１は、ｈｍｏｄ１＝±１４％であり、したがって、ＺＰ２は６６％〜９４％である。
【００１６】
−第２のフェーズロックループＰＬＬ２において、
対象位相ＺＰ３として：第２の水平変調ｈｍｏｄ２＋第２のフェーズロックループで生成されて、本実施形態では例えば１０％である定数成分ｃｏｎｓｔ３、
システム全体によって予め設定される第２の水平変調は、ｈｍｏｄ２＝±１％であり、したがって、ＺＰ３は９％〜１１％である。
【００１７】
図１ｂに係る本実施形態において、水平変調ｈｍｏｄの調整は、２つの部分、すなわちｈｍｏｄ１およびｈｍｏｄ２で行なわれる。この場合、ｈｍｏｄ＝ｈｍｏｄ１＋ｈｍｏｄ２である。例えば±１４％の大きい部分ｈｍｏｄ１が第１の遅延ブロックＤＢ１内で実現され、例えば±１％の小さい部分ｈｍｏｄ２が第２のフェーズロックループＰＬＬ２内で実現されることが好ましい。水平変調の分割により、デジタル実装に特に適した値が生じる。
【００１８】
図２は水平同期信号ＨＳＹＮＣの信号波形を示している。１００％として特定される周期間隔は、方形波信号の前縁で始まって終わる。パルス幅は一般に２５％未満であり、また、水平同期信号ＨＳＹＮＣの前縁または中心は一般に基準点として使用される。
【００１９】
図３は、内部低干渉水平基準ＨＲＥＦ（＝水平基準）の信号波形を示している。第１のフェーズロックループＰＬＬ１の出力信号ＨＲＥＦに対する１５％〜４５％の対象位相ＺＰ１の影響が破線で示されている。実線で示される方形波パルスは、ｈｐｏｓ＝０％の場合における定数成分ｃｏｎｓｔ１＝３０％の影響を示している。約１５％および約４５％の方形波パルスは、±１５％の要件を満たすべき水平位置ｈｐｏｓの調整範囲の境界に達したこと、すなわち、これらがプラスだけとなるように３０％シフトされることを示している。
【００２０】
図４は、遅延された第２の水平基準ＨＲＥＦ２の信号波形を示している。図示の例において、遅延ブロックＤＢ１の入力信号ＨＲＥＦから測定された成分は、進んで、ｃｏｎｓｔ２＝８０％である。このことは、１００％の周期間隔にわたって見て、ｈｐｏｓ＝０％およびｈｍｏｄ＝０％である場合に、第２の水平基準ＨＲＥＦ２の方形波信号の前縁が、水平同期信号の前縁後、周期間隔の１０％で現れることを意味している。これは、式１から得られる。
【００２１】
３０％（ＨＲＥＦ）＋８０％（ＨＲＥＦ２）−１００％（ＨＳＹＮＣ）＝１０％（ＨＦＢ）      （１）
【００２２】
基準入力変数ｈｐｏｓ＝±の１５％の最大の影響は、ｈｐｏｓ＝０％に関して実線で示される方形波パルスの左右に破線で示される方形波パルスによって示されている。基準入力変数ｈｍｏｄ＝±１５％の最大の効果は、外側の左右に破線で示された方形波パルスによって示されている。したがって、ｈｐｏｓに関する要件に加えて、ｈｍｏｄに関する要件を満たすことができる。両方の要件は±１５％である。
【００２３】
図５は偏向トランジスタのために形成された駆動信号ＨＤＲＶの信号波形を示している。実線は、６０％の最大パルス幅を示している。破線で示される部分は、（ｈｐｏｓ＋ｈｍｏｄ）＝−３０％、−１５％、＋１５％、＋３０％の場合における６０％の最大パルス幅の駆動信号ＨＤＲＶを表わしている。
【００２４】
図６は水平帰線ＨＦＢの信号波形を示している。実線で示される例において、水平帰線は、水平同期信号と同じ位相にある。水平帰線ＨＦＢは、常に、偏向トランジスタのスイッチＯＦＦ（ＨＤＲＶの後縁）後に、蓄電時間に相当する遅延をもって現れる。したがって、水平帰線ＨＦＢの位相角は、駆動信号ＨＤＲＶの位相角に基づいて変化する。
【００２５】
本発明の好ましい実施形態において、第２のフェーズロックループＰＬＬ２の対象位相ＺＰ３は一定であり、例えば１０％である。また、水平変調ｈｍｏｄは、遅延ブロックＤＢ１の対象位相ＺＰ２においてのみ実現される。
【００２６】
本発明に係る回路構成を操作するための変形例において、第１の遅延ブロックＤＢ１における対象位相ＺＰ２は、第１の部分ｈｍｏｄ１と定数成分ｃｏｎｓｔ２とを含む範囲にあり、これにより、ＺＰ２＝ｈｍｏｄ１＋８０％となる。ｈｍｏｄ１の場合には、±１４％を選択することが好ましく、これによって対象位相ＺＰ２における範囲が６６％〜９４％になる。また、本変形例においては、第２のフェーズロックループＰＬＬ２における対象位相ＺＰ３は、第２の部分と定数成分ｃｏｎｓｔ３とから形成される範囲にあり、これにより、ＺＰ３＝ｈｍｏｄ２＋１０％となる。ｈｍｏｄ２の場合には、±１％を選択することが好ましく、これにより、対象位相ＺＰ３において範囲が９％〜１１％になる。この変形例は、特にデジタルにおける実施に適している。
【００２７】
本発明に係る回路構成は、水平位置ｈｐｏｓと水平変調ｈｍｏｄの全てにおいて、すなわち、ｈｐｏｓ＋ｈｍｏｄ＝−３０％からｈｐｏｓ＋ｈｍｏｄ＝＋３０％までの範囲において、経時的に見て、偏向トランジスタのための駆動信号の方形波信号と水平帰線の方形波信号との間にある第２の水平基準信号ＨＲＥＦ２を生成する。偏向トランジスタの帯電時間が長く、例えばＴＳＴＯＲＡＧＥ＝３０％である場合であって、かつ、デューティ時間が長く、例えばｈｄｕｔｙ＝６０％である場合においては、第２のフェーズロックループＰＬＬ２のバックカップリングおよび位相測定のために、１０％の時間が残る。
【００２８】
要約すると、遅延ブロックＤＢ１を有する本発明に係る回路構成において、より広い範囲の水平変調、より多くのデューティ時間及び／又はより多くの帯電時間は、従来技術に比べて、１つの周期間隔を超えるまでフェーズロックループのバックカップリングの遅延を延ばすことなく、水平帰線ＨＦＢと形成される駆動信号ＨＤＲＶとの間で第２の水平基準信号ＨＲＥＦ２を位置決めするために許容される。
【図面の簡単な説明】
【００２９】
【図１】図１ａおよび図１ｂは、互いに制御値が異なる本発明に係る回路構成のブロック回路図を示す図。
【図２】水平同期信号１の経時的な信号波形を示す図。
【図３】水平基準の経時的な信号波形を示す図。
【図４】第２の水平基準の経時的な信号波形を示す図。
【図５】駆動信号の経時的な信号波形を示す図。
【図６】水平帰線の経時的な信号波形を示す図。
【図１ａ】
2005516486.tif 000003
【図１ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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2005516486.tif 000012
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