(57)【要約】ひずみシリコン膜（１４）を備えたシリコンオンインシュレータ（ＳＯＩ）デバイスであり、基板（１０）と、基板上に埋め込み酸化層を有する。複数のシリコン島（１８）が、埋め込み酸化層（１２）上に形成され、互いに間隙部（１６）によって分離されている。この埋め込み酸化層（１２）は、間隙部（１６）の下にリセス（２２）を有する。一材料がリセスと間隙部（１６）を充填するが、この材料（２４）は埋め込み酸化層（１２）を形成している材料とは異なる。この材料（２４）は、実質的にひずみ量をシリコン島（１８）に導入し、その際、シリコン膜（１４）におけるキャリアの電気的特性を改変し、デバイスパフォーマンスを改善する。
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【特許請求の範囲】
【請求項１】
基板（１０）、前記基板（１０）上の埋め込み酸化層（１２）、及び前記埋め込み酸化層（１２）上のシリコン層（１４）を備えたシリコンオンインシュレータ（ＳＯＩ）構造における埋め込み層（１２）にリセス部（２２）をエッチングするステップを有し、前記シリコン層（１４）はトレンチ（１６）を有し、前記埋め込み層への前記リセス部（２２）のエッチングでは、前記シリコン層（１４）に前記トレンチ（１６）を貫通してエッチングがなされ、
前記埋め込み層（１２）及び前記トレンチ（１６）の前記リセス部（２２）に、前記シリコン層（１４）に実質的にひずみ量を導入する材料（２４）を充填するステップを有する、
ひずみデバイス膜の形成方法。
【請求項２】
前記リセス部（２２）をエッチングする前記ステップは、シリコン層の下にアンダーカット（２０）エッチングする過程を含む、
請求項１記載の方法。
【請求項３】
前記リセス部（２２）をエッチングする前記ステップは、前記埋め込み酸化層（１２）を等方性エッチングする過程を含む、
請求項２記載の方法。
【請求項４】
前記材料（２４）は、窒化物である、
請求項３記載の方法。
【請求項５】
前記リセス部（２２）は、トレンチ（１６）においてのみエッチングされ、埋め込み酸化層（１２）においてはエッチングされない、
請求項１記載の方法。
【請求項６】
基板（１０）を有し、
前記基板上の埋め込み酸化層（１２）を有し、
前記埋め込み酸化層（１２）上のシリコン島（１８）を有し、このシリコン島（１８）は、互いに間隙部（１６）によって絶縁され、前記埋め込み酸化層（１２）は、前記間隙部（１６）の直下にリセス部（２２）を備えるものであり、
前記リセス部（２２）と前記間隙部（１６）を充填する材料を含み、前記材料は、前記シリコン島（１８）に実質的にひずみ量を導入するものである、
ひずみシリコン膜を備えたシリコンオンインシュレータ（ＳＯＩ）デバイス。
【請求項７】
更に、前記シリコン島（１８）上に半導体デバイス（２６）を含む、
請求項６記載のＳＯＩデバイス。
【請求項８】
前記材料（２４）は、窒化物である、
請求項６記載のＳＯＩデバイス。
【請求項９】
前記リセス部（２２）は、前記間隙部の直下の第一部分と、前記シリコン島（１８）の下方の第二部分を含む、
請求項６記載のＳＯＩデバイス。
【請求項１０】
前記リセス部（２２）は、前記シリコン島（１８）の下方に伸長している前記埋め込み酸化層（１２）にアンダーカット領域（２０）を含む、
請求項６記載のＳＯＩデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の製造に関し、より具体的には、シリコンオンインシュレータデバイス（ＳＯＩ）デバイスのひずみデバイス膜あるいはひずみデバイスフィルムの形成技術に関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ）集積回路（ＩＣｓ）のシリコンオンインシュレータ（ＳＯＩ）テクノロジーの有効性は、種々の文献に記載されている。一般的に、従来技術の他のＣＭＯＳＩＣｓと比較すると、ＳＯＩテクノロジーは、ソース／ドレインと基板の間における意に反したｐｎ接合キャパシタンスをおおよそ２５％にまで減少させる。更に、ＳＯＩテクノロジーにより製造されたＣＭＯＳＩＣｓは、バルクシリコン基板に形成された同様のデバイスに相当するデバイスパーフォーマンスを保持しながら、有効電流の電力消費は比較的少なくなっている。ＳＯＩテクノロジーの他の有効性としては、短チャンネル効果とボディ効果の抑制、深い突き抜け現象の排除、及びラッチアップ現象とソフトエラーの減少が挙げられる。電池式の機器の需要が増加するにつれて、ＳＯＩテクノロジーは、ＳＯＩデバイスの高速での低電力消費であるがゆえに益々、普及するようになってきた。
【０００３】
ＳＯＩウェーハを形成するための様々な技術は、数多くある。これらの一つとして、酸素注入技術による分離であるサイモックス（ＳＩＭＯＸ:Separation by implanted oxygen technology）が挙げられる。基板に分離層を形成するもう一つの技術としてはウェーハ接続が挙げられる。一連のエッチングステップと酸化ステップにより複数シリコン島を形成することで、水平方向での分離構造の形成が可能となる。 
【０００４】
標準的なＭＯＳＦＥＴテクノロジーにおいて、チャンネル長とゲート絶縁膜厚は、電流駆動と接続品質を改善させるために減少される。ＭＯＳＦＥＴデバイスのキャリア移動度は、出力電流と接続品質に直接影響を与えるので重要なパラメータである。従って、デバイスパフォーマンスを増加させるもう一つの方法は、チャンネル移動度を向上させることである。このような向上は、ある種のデバイスにおいては、シリコン膜をひずませることによってなされる。実質的ひずみは、シリコン膜の圧縮応力、又は引張応力によって与えられ得る。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳＯＩテクノロジーと複数のシリコン島の分離有効性を提供し、なおかつ、キャリア移動度の向上により実現されたデバイスパーフォンマンスの改善をも提供することが求められている。
【課題を解決するための手段】
【０００６】
シリコン膜におけるキャリア移動度を向上することによりデバイスパフォーマンスを増加させるために、複数のシリコン島を有するＳＯＩデバイスにひずみシリコン膜を形成することへの需要がある。
【０００７】
このような、又は、他の需要は、本発明の実施形態によって満たされ、それは、基板と、基板上に埋め込み酸化膜と、埋め込み酸化層上にシリコン層を有するシリコンオンインシュレータ（ＳＯＩ）構造の埋め込み酸化層にリセス部をエッチングするステップを含んだ、ひずみデバイス膜を形成するための方法を提供するものである。前述のシリコン層は、複数トレンチを有し、埋め込み酸化層にリセス部をエッチングするステップは、シリコン層のこれらトレンチを貫通するエッチング過程を含む。埋め込み酸化層におけるリセス部、及び前述のトレンチは、シリコン層に実質的にひずみ量を導入する材料で充填される。
【０００８】
若干の埋め込み酸化層を他の材料に替えることによって、シリコン層の実質的なひずみ量（net amount of strain）は、求める応力度と応力の形式を形成するために導入され得る。例えば、ある実施形態によると、窒化物が埋め込み酸化層のリセス部とシリコン層のトレンチにデポジットされる。この材料を変更することは、例えば引張応力度であれ、圧縮応力であれ、シリコン層に実質的なひずみ量を生じさせる応力度と応力の形式を変更することになる。それ故、本発明は、製造されたＳＯＩデバイスにおけるチャンネル移動度を向上させることによってデバイスパフォーマンスを改善する。  
【０００９】
上述した需要は、基板と基板上に埋め込み酸化層とを含み、ひずみシリコン膜を備えたシリコンオンインシュレータ（ＳＯＩ）デバイスを形成する本発明の実施形態によっても満たされる。複数のシリコン島が、埋め込み酸化層上に形成される。これらのシリコン島は、間隙部即ちギャップにより互いに分離している。埋め込み酸化層は、この間隙部の真下にリセス部を有する。一材料がリセス部と間隙部を充填し、シリコン島に実質的なひずみ量を導入する。
【００１０】
本発明の上述の特徴、又、他の特徴、態様及び有効性は、添付の図面に関連して記載された以下の説明を参照することによって明瞭となる。
【発明を実施するための最良の形態】
【００１１】
本発明は、ＳＯＩデバイスのデバイスパフォーマンスの改善に関連した問題のを解決するためのものである。本発明は、複数のシリコン島の下部及びそれらの間のアイソレーション酸化物を、部分的に異なる材料に置き換えることによって、この問題の一部を解決している本発明のある実施形態において、アンダーカット方法で埋め込み酸化層をエッチングするために、複数のシリコン島とシリコン層の間の間隙部を貫通してアンダーカットエッチングが実行される。埋め込み酸化層のエッチングの次に一材料が間隙部と埋め込み酸化層に形成されたリセス部にデポジットされる。この材料は、シリコン膜に実質的なひずみ量を導入するために引張であれ圧縮であれ、所望の応力度をシリコン島に与えるように選択されたものである。ひずみシリコンでは、キャリア移動度を向上され、これによりひずみシリコンに形成されたデバイスのデバイスパフォーマンスが改善される。
【００１２】
図１は、本発明の実施形態に従って構築された、ＳＯＩデバイスの前駆体の概略的な断面図である。この前駆体は、シリコン基板であり得る基板１０を有し、例えば、その上に埋め込み酸化層１２が形成されている。シリコン膜、又はシリコン層１４は、埋め込み酸化層１２上に形成される。前駆体は、従来の方法で形成され得る。
【００１３】
図２では、シリコン層１４においてトレンチ１６が、エッチングされた状態にあることが示される。従来のエッチング技術と及びケミストリによってシリコン層１４がエッチングされ、エッチングが埋め込み酸化層でストップするように用いられている。トレンチ１６は、ＳＯＩ層を複数のシリコン島１８に分離する。実行されたエッチングは、従来の異方性エッチングであり、例えば、シリコン島１８に垂直なサイドウォールを形成する。異方性エッチングは、シリコン層１４を指向性的にエッチングするリアクティブイオンエッチング（ＲＩＥ）でよい。シリコン島１８の幅は、従来技術に従って選択される。  
【００１４】
複数の島１８を創造するために、シリコン層にトレンチ１６をエッチングするステップの次に、埋め込み酸化層１２が、アンダーカッティングエッチプロセスでエッチングされる。図３にこのアンダーカッティングエッチの結果が描かれている。従来のエッチング技術が、埋め込み酸化層１２をエッチングするために実行され得る。アンダーカット（符号２０に示されるような）が埋め込み酸化層１２において呈示されているように、穏やかな異方性技術(moderately anisotropic technology)が実行され得る。それ故、実行されたエッチングによって陥凹部即ちリセス部２２が、埋め込み酸化層１２において創造される。このリセス部２２は、シリコン酸化層１４におけるトレンチ１６の真下の部分とシリコン島１８の下の部分を含む。エッチングは、トレンチ１６を貫通し、埋め込み酸化層１２に進行し、アンダーカット２０が埋め込み酸化層１２に形成されるまで続けられ得る。等方性プロセスを用いられることが可能であるが、これに代えて、穏やかな異方性プロセスを用いてもよい。アンダーカットする総量を、シリコン島１８におけるひずみ量の影響するようコントロールすることもできる。つまり、デポジットされるべき材料を選択することに加えて、埋め込み酸化層１２に創造されたリセス部２２のサイズは、シリコン島に導入されるひずみに影響を与えることになる。
【００１５】
埋め込み酸化層１２にリセス部２２を、又、複数シリコン島１８間にトレンチ１６を形成した後に、埋め込み酸化層１２からエッチングされた酸化物に置き換えられる新しい材料が導入される。プラズマ気相成長法（ＰＥＣＶＤ）のような従来のデポジション技術が、リセス部２２とトレンチ１６において材料２４をデポジットするために実行され得る。この材料は、シリコン島１８内に導入された実質的なひずみ量に効果を与える材料固有の特性に従って選択される。例えば、トレンチ１６によって形成されたリセス部２２と間隙部を充填するために窒化物を用いることができる。この固有特性に起因して、図４に示された構造に引張応力が与えられる。圧縮応力のような引張応力の異なる材料や、異なるタイプの応力、例えば圧縮応力を与える材料を選択してもよい。当業者にとって、求められた応力度と応力形式を生じさせるために材料の固有特性に基づき、適切な材料を選択することは可能である。
【００１６】
図４に示す構造を形成するために、材料２４は、化学的機械研磨（ＣＭＰ:chemical mechanical polishing）のような従来の平坦化技術によって平坦化される。図４に示す構造における置換材料２４によって与えられた応力は、シリコン島１８に実質的にひずみ量を導入する。この実質的なひずみ量は、シリコン島１８におけるシリコン膜のキャリアの電気的特性を改変する。それ故、次に形成されるＳＯＩデバイスのデバイスパフォーマンスは、改善される。
【００１７】
図５は、半導体デバイス２６がシリコン島１８に形成された後の図４の構造を示す。埋め込み酸化層１２、及び複数のシリコン島１８の間における代替材料２４によって導入された、シリコン島１８のひずみシリコンが起因して、デバイス２６におけるチャンネル移動度が改善され、デバイスは増加したパーフォーマンスを示す。
【００１８】
これらの材料は、実施例のみのためであり、他の材料が本発明の趣旨と範囲内で用いられ得る。
【００１９】
他の形態においては、、ゲート絶縁体の異なる膜厚によってゲート絶縁体のリークを減少するための方法が提供される。ゲート絶縁膜リークは、ドレインとソース領域に最も生じる、チャンネルの真ん中での発生率は４〜５桁程度低くなっている。トンネルは、絶縁体膜厚に指数関数的に依存するので、ゲートリークを抑制するためにソース／ドレインの縁において比較的膜厚を高くすることが求められている。チャンネル反転のゲートのコントロールを増加するために何れの場所においても薄膜絶縁体の需要がある。
【００２０】
エクステンションインプラント（extension implants）をアニーリングした後、ゲート酸化物は、フッ化水素緩衝液で側面からエッチングされる。このフッ化水素緩衝液は、エッチングレートコントロールが非常に容易なものである。伸長接合の縁における側面エッチングが実行される。次に、ゲートとシリコンの双方が低温度で酸化される（例えば、ドーパントの拡散の進行を防ぐために７５０℃より低温でなされる）。ドープされたポリシリコンとｎ＋Ｓｉは、軽くドープされたｐ型チャンネルよりかなり高速で酸化する。
【００２１】
前述の酸化の後、２５〜３０オングストロームの膜厚の絶縁体は、ｎ＋領域上に形成される。この膜厚は、大きなリークを急激に減少させ、又、ミラーキャパシタンスも減少させる。このプロセスは、次にスペーサ形成、ソース／ドレイン注入、そしてシリサイドと続く。このプロセスは、図６と図７に描かれている。
【００２２】
本発明は、詳細にわたって記載され、図示されたが、説明目的と例をあげるためのみのものであって、これに制限されるためのものではないことが明瞭に理解されなければならない。本発明の範囲は、添付した請求項の文言によってのみ限定される。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に従って構築されたシリコンオンインシュレータ（ＳＯＩ）デバイスの前駆体の概略断面図である。
【図２】シリコン島を形成するためシリコン層内にトレンチがエッチングされた後の図１の構造の説明図である。
【図３】本発明の一実施形態における、従って埋め込み酸化層がアンダーカッティングエッチングによりエッチングされた後の図２の構造の説明図である。
【図４】本発明の一実施形態における、他の材料のデポジションと平坦化の過程の後の図３の構造の説明図。
【図５】本発明の実施形態に従ったシリコン島に形成された完了したデバイスの後の図４の構造を示す。
【図６】膜厚の異なるゲート絶縁体によりゲート絶縁体リークを減少させるための方法の説明図。
【図７】膜厚の異なるゲート絶縁体によりゲート絶縁体リークを減少させるための方法の説明図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成17年5月9日(2005.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板（１０）、前記基板（１０）上の埋め込み酸化層（１２）、及び前記埋め込み酸化層（１２）上のシリコン層（１４）を備えたシリコンオンインシュレータ（ＳＯＩ）構造のみにおける埋め込み層（１２）にリセス部（２２）をエッチングするステップを有し、前記シリコン層（１４）はトレンチ（１６）を有し、前記埋め込み層への前記リセス部（２２）のエッチングでは、前記シリコン層（１４）に前記トレンチ（１６）を貫通してのエッチング及び前記シリコン層の下へのアンダーカット（２０）エッチングがなされ、
前記埋め込み層（１２）及び前記トレンチ（１６）の前記リセス部（２２）に、前記シリコン層（１４）に実質的にひずみ量を導入する材料（２４）を充填するステップを有する、
ひずみデバイス膜の形成方法。
【請求項２】
前記リセス部（２２）をエッチングする前記ステップは、前記埋め込み酸化層（１２）を等方性エッチングする過程を含む、
請求項１記載の方法。
【請求項３】
前記材料（２４）は、窒化物である、
請求項２記載の方法。
【請求項４】
基板（１０）を有し、
前記基板上の埋め込み酸化層（１２）を有し、
前記埋め込み酸化層（１２）上のシリコン島（１８）を有し、このシリコン島（１８）は、互いに間隙部（１６）によって絶縁され、前記埋め込み酸化層（１２）は、前記基板のみの上方でかつ前記間隙部（１６）の直下にリセス部（２２）を備え、かつ、前記リセス部（２２）は、前記シリコン島（１８）の下方に伸長している前記埋め込み酸化層（１２）にアンダーカット領域（２０）を含むものであり、
前記リセス部（２２）と前記間隙部（１６）を充填する材料を含み、前記材料は、前記シリコン島（１８）に実質的にひずみ量を導入するものである、
ひずみシリコン膜を備えたシリコンオンインシュレータ（ＳＯＩ）デバイス。
【請求項５】
更に、前記シリコン島（１８）上に半導体デバイス（２６）を含む、
請求項４記載のＳＯＩデバイス。
【請求項６】
前記材料（２４）は、窒化物である、
請求項４記載のＳＯＩデバイス。
【請求項７】
前記リセス部（２２）は、前記間隙部の直下の第一部分と、前記シリコン島（１８）の下方の第二部分を含む、
請求項４記載のＳＯＩデバイス。
【国際調査報告】
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