(57)【要約】【課題】ダブル・ゲートＣＭＯＳの閾値電圧の改善を実現する、ダブル・ゲートＣＭＯＳデバイスの改良されたトランジスタの構造の提供【解決手段】絶縁物（１０）およびこの絶縁物上にシリコン構造を含むトランジスタの構造を提供する。トランジスタの構造は、中心部分（１５５）およびこの中心部分の端から延びるフィン（２５０）を含む。第１のゲート（５０）はシリコン構造の中心部分の第１の側面に位置づけされる。歪み生成層（１１）が第１のゲート（５０）とシリコン構造の中心部分（１５５）の第１の側面の間にあるかもしれないし、さらに、第２のゲート（１６０）がシリコン構造の中心部分（１５５）の第２の側面にある。
2005521258.tif 000002
【特許請求の範囲】
【請求項１】
絶縁物（１０）と、
中心部分（１５５）と前記中心部分から延びる第１の端部（２５０）および第２の端部（２５０）とを含む、前記絶縁物上の半導体構造と、
前記中心部分（１５５）の第１の側面に位置づけされた第１のゲート（５０）と、
前記第１のゲート（５０）と前記中心部分（１５５）の前記第１の側面との間の歪み生成層（１１）と、
前記中心部分（１５５）の第２の側面上の第２のゲート（１６０）と、
を備えるトランジスタ。
【請求項２】
前記絶縁物（１０）が、埋込み酸化物層を備える、請求項１に記載のトランジスタ。
【請求項３】
前記中心部分（１５５）がシリコンを備える、請求項１に記載のトランジスタ。
【請求項４】
前記中心部分（１５５）がシリコンおよびシリコン・ゲルマニウムを備える、請求項１に記載のトランジスタ。
【請求項５】
前記歪み生成層（１１）が、前記トランジスタの全体的な性能を低下させるだけの十分な転移を生成することなく、キャリア移動度を高めるように前記中心部分（１５５）の内部に歪みを生成するのに十分な濃度のゲルマニウムを有する、請求項１に記載のトランジスタ。
【請求項６】
前記第１および第２の端部（２５０）がそれぞれソース領域およびドレイン領域を備える、請求項１に記載のトランジスタ。
【請求項７】
前記ゲルマニウム濃度が１０％から４０％までである、請求項５に記載のトランジスタ。
【請求項８】
前記第１のゲート（５０）および前記第２のゲート（１６０）が異なるようにドープされている、請求項１に記載のトランジスタ。
【請求項９】
前記第１のゲート（５０）および前記第２のゲート（１６０）が同様にドープされている、請求項１に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に半導体製造の分野に関し、より詳細には、ダブル・ゲート電界効果トランジスタを形成する方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造においてコストおよび性能を競争力のある状態に保つ必要から、集積回路のデバイス密度は絶えず増大している。デバイス密度の増大を容易にするために、半導体デバイスの特徴サイズを小さくすることができる新しい技術が常に必要とされている。
【０００３】
デバイス密度を絶えず増大させようとする努力は、相補金属酸化物半導体（ＣＭＯＳ）技術において、例えば電界効果トランジスタ（ＦＥＴ）の設計および製造などで特に強い。ＦＥＴは、ほとんど全ての型の集積回路設計（すなわち、マイクロプロセッサ、メモリ、その他）で使用されている。都合の悪いことには、ＣＭＯＳＦＥＴのデバイス密度の増大は、性能または信頼性あるいはその両方の低下をもたらすことが多い。
【０００４】
デバイス密度の増大を容易にするために提案されたＦＥＴの１つの型は、ダブル・ゲート電界効果トランジスタである。ダブル・ゲートＦＥＴは、２個のゲートを使用する。すなわち、許容できる性能を維持しながらＣＭＯＳ寸法のスケーリングを容易にするように、本体の両側に１つずつゲートを使用する。特に、ダブル・ゲートの使用でゲート面積が増加し、このことで、トランジスタは、デバイスのゲート長を増すことなく、より優れた電流制御を行うことができるようになる。そのようなものとして、ダブル・ゲートＦＥＴは、より大きなトランジスタの有する電流制御を行うことができるが、その大きなトランジスタのデバイス・スペースを必要としない。
【０００５】
都合の悪いことに、ダブル・ゲートＣＭＯＳトランジスタの設計および製造で、いくつかの問題が生じる。第１に、ダブル・ゲート・トランジスタの相対的な寸法は、信頼性の高い性能および最小特徴サイズを有するものを確実に製造することが困難なものである。第２に、ダブル・ゲート・トランジスタの閾値電圧は、２つのゲートに使用される材料に大きく依存する。特に、現在の製造技術では、一般に、ダブル・ゲート・トランジスタは高すぎる閾値電圧か低すぎる閾値電圧かどちらかを持つようになる。例えば、ゲートがソースと同じ極性にドープされる場合、閾値電圧は一般にほとんどゼロになる。逆に、ゲートがソースの反対極性にドープされる場合、閾値電圧はほぼ１ボルトになる。大抵のＣＭＯＳ用途では、どちらの結果も望ましくない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、製造の複雑さをあまり増すことなく、結果として得られるダブル・ゲートＣＭＯＳの閾値電圧の改善を実現する、ダブル・ゲートＣＭＯＳデバイスの改良されたデバイス構造および製造方法が必要とされている。
【課題を解決するための手段】
【０００７】
非対称歪みフィン電界効果トランジスタ（Ｆｉｎ  ＦＥＴ）は、絶縁物およびこの絶縁物上に半導体構造を有する。この構造は、中心部分およびこの中心部分から延びる第１および第２の端部を含む。第１のゲートは構造の中心部分の第１の側面に位置づけされ、歪み生成層が第１のゲートと構造の中心部分の第１の側面の間に位置づけされ、第２のゲートが構造の中心部分の第２の側面に位置づけされている。絶縁物は埋込み酸化物層であり、構造の中心部分はシリコンである。歪み生成層は、トランジスタの全体的な性能を低下させるだけの十分な転移を生成することなく、キャリア移動度を高めるように中心部分の内部に歪みを生成するのに十分な濃度のゲルマニウムを有する。第１および第２の端部は、それぞれソース領域およびドレイン領域である。ゲルマニウム濃度は、１０％から４０％までである。異なるゲートは、異なるようにドープしてＶＴを調節することができる。また、ゲートは同様にドープすることもできる。
【０００８】
対称歪みフィン電界効果トランジスタは、絶縁物およびこの絶縁物上に半導体構造を有する。この構造は、シリコンおよびシリコン・ゲルマニウムを有する中心部分とシリコンを備える端部とを有するフィン本体である。第１のゲートは、シリコン構造の中心部分の第１の側面に位置づけされ、第２のゲートは、構造の中心部分の第２の側面に位置づけされている。第１のゲートおよび第２のゲートは、再び、同様にまたは（非対称歪み状態のように）異なるようにドープすることができる。
【０００９】
トランジスタを形成する方法は、絶縁物上にシリコン層を形成すること、このシリコン層の第１の部分をエッチングして第１の開口を作ること、第１の開口に第１のゲートを堆積すること、および第１の開口の反対側に第２の開口を作るようにシリコン層の第２の部分をエッチングすることを含む。第２の部分のエッチング後、シリコン層は、絶縁物上に、中心部分およびこの中心部分の端から延びるフィンを有するシリコン構造を有する。本発明は、第２の開口に面しているシリコン構造の部分に歪み生成層を形成し、第２の開口に第２のゲートを形成し、そして、中心部分を除いてシリコン構造の全ての部分から第１のゲートおよび第２のゲートを除去する。
【００１０】
非対称歪みフィン電界効果トランジスタを形成する方法は、絶縁物上にシリコン層を形成すること、このシリコン層の第１の部分をエッチングして第１の開口を作ること、第１の開口に第１のゲートを堆積すること、および第１の開口の反対側に第２の開口を作るようにシリコン層の第２の部分をエッチングすることを含む。第２の部分のエッチング後に、シリコン層は、絶縁物上に、中心部分およびこの中心部分の端から延びるフィン（fin）を有するシリコン構造を有する。本発明は、第２の開口に面しているシリコン構造の部分にシリコン・ゲルマニウム層を形成し、第２の開口に第１のゲートに対して異なるようにまたは同様にドープされた第２のゲートを形成し、そして、中心部分を除いてシリコン構造の全ての部分から第１のゲートおよび第２のゲートを除去する。
【００１１】
歪みフィン電界効果トランジスタを形成する方法は、絶縁物上にシリコン構造を形成すること、このシリコン構造の一方または両方の側面に応力を形成すること、中心部分およびこの中心部分の端から延びるフィンを有すること、シリコン構造の側面に第１のゲートおよび第２のゲートを堆積すること、および中心部分を除いてシリコン構造の全ての部分から第１のゲートおよび第２のゲートを除去することを含む。
【００１２】
ＦＥＴのチャネル材料の物理的な歪みはキャリア移動度を改善することができる。平面ｐ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）・デバイスに誘起された歪みは、正孔移動度を３０％以上高めることが示された。この発明は、この利点を基板上に垂直に配列された薄い半導体本体に与える。そのようなものとして、本発明は、より大きなキャリア移動度とより大きなチャネル制御を組み合わせる。
【００１３】
前述および他の目的、態様および利点は、本発明の好ましい実施例についての図面に関連した以下の詳細な説明からより適切に理解されるであろう。
【発明を実施するための最良の形態】
【００１４】
本発明は高度フィンＦＥＴデバイスに関し、そのようなデバイス中に歪みを組み込む。本発明は、「フィン（Fin）」型ＦＥＴダブル・ゲート構造を使用して実施される。フィンＦＥＴ型構造では、ダブル・ゲートは本体の両側に形成され、その結果、本体はゲートの間に横に配置されている。本発明は、シリコン・ゲルマニウム層の作用によって歪んだチャネル本体を有するフィンＦＥＴを製造する。ことによるとウェーハ接合によって、下部のシリコン・バルク・ウェーハ、比較的厚い底面酸化物層、および上部の緩和ＳｉＧｅ層を含むように作られたウェーハに対して処理が始まる。それから、薄いフィンはＳｉＧｅからエッチングされ、ＢＯＸ層で終わる。次に、エピタキシャル・シリコンの薄い層をフィンの上に成長することができる。シリコンとＳｉＧｅの結晶格子定数の違いによって、エピタキシャル層は歪み条件の下で成長する。本発明は、対称または非対称なゲート仕事関数のフィンＦＥＴデバイスに含めることができる。
【００１５】
本発明は、上で非対称歪みフィンＦＥＴに関して説明したが、対称歪みフィンＦＥＴに同様に応用することができる。より具体的には、図２９〜３１に示すように、本発明の第２の実施例に従って歪んだ対称歪みフィンＦＥＴを作るために必要な処理は、上のＳｉＧｅ層３００および絶縁物１０を有するＳＯＩ構造（これを図２９に示す）から始まる。図３０に示すように、ＳｉＧｅ層３００を選択的にパターン形成する。それから、シリコン層３１５をＳｉＧｅ層３００上に成長して、歪み構造を作る。そして、シリコン層３１５に熱酸化物３２０を成長する。次に、ゲート導体（例えば、ポリシリコン）３１０を堆積し、平坦化し、さらにパターン形成して、本体構造１５５を囲繞するゲートを形成する。一実施例では、ゲート導体３１０は、同じドーピング濃度および材料構成を有する。しかし、異なる実施例では、例えばイオン打ち込みを用いてゲート電極３１０を非対称にして、歪んだ非対称ゲート仕事関数フィンＦＥＴをもたらすことができる。より具体的には、非対称ゲート配列では、ゲート導体３１０は、異なるドーピング濃度を有するかもしれないし、または異なるドーパントを使用するかもしれない。上で述べたように、図１８〜２８に示す構造を完成するように、処理は進む。
【００１６】
本発明の重要な特徴は、多くの異なる形のフィンＦＥＴの内部に歪みを設けることである。図１〜２８に示す歪みフィンＦＥＴ実施例の１つでは、対称ゲート導体か非対称ゲート導体かのどちらかを有する歪みフィンＦＥＴを形成するために、ＳＯＩ配列が使用される。もしくは、図１５に関して説明するように、酸化物１５０が省略される場合、動的閾値フィンＦＥＴが形成される。それと反対に、図２９〜３１に示す実施例は、図１〜２８に示すＳＯＩ構造の代わりにＳｉＧｅ−ＯＩ（シリコン・ゲルマニウム・オーバ・インシュレータ）を使用する。同様なやり方で、ＳｉＧｅ−ＯＩ構造は、ゲート導体のドーピングに依存して非対称ゲート構造または対称ゲート構造として形成することができる。前述の実施例は本発明を単に例示するだけであり、本発明はこれらの特定の実施例に限定されない。そうではなくて、上に示した実施例は単に例に過ぎず、当業者は、多くの異なる型のフィンＦＥＴが発明の歪み構造を含むことで有益な結果を実現することを、理解するであろう。
【００１７】
本発明の第１の実施例に従ったフィンＦＥＴの形成を図１〜２８に示す。処理は図１に示すように始まり、ここで、絶縁物上シリコン（ＳＯＩ）構造は、上にあるシリコン層１１と共に埋込み酸化物層のような絶縁物１０を含む。プレースホルダ（placeholder）層１２（窒化物、その他のような）をシリコン層１１の上に堆積する。それから、よく知られている従来パターン形成プロセスを使用してこの構造をパターン形成して、図２に示すように、プレースホルダ層１２の一部２０を除去する。続くエッチング・ステップで、図３に示すように、プレースホルダ１２で保護されていないシリコン層１１の対応する部分３０を除去する。
【００１８】
図４において、酸化プロセスで、シリコン１１にゲート酸化物層４０を成長する。次に、図５に示すように、構造全体にわたってポリシリコン５０を堆積する。ポリシリコン５０は１つのドーパント型（例えば、Ｎ＋ドープされたポリシリコン、その他）である。図６で、例えば化学機械研磨（ＣＭＰ）プロセスを使用して構造を平坦化して、平面層６０を形成する。図７は酸化プロセスを示し、この酸化プロセスで、ドープされたポリシリコン５０はプレースホルダ材料１２よりも速い速度で酸化する。したがって、ポリシリコン５０の上の酸化物層７０は、プレースホルダ層１２の上の酸化物層７１よりも厚い。
【００１９】
図８に示すように、酸化物層７０、７１を制御された速度でエッチングする。プレースホルダ層１２が露出するとすぐにエッチング・プロセスを停止する。これによって、プレースホルダ層１２の上面から全ての酸化物が除去されるが、ポリシリコン層５０の上にいくらかの酸化物７０が残る。次に、図９において、選択エッチング・プロセスを使用してプレースホルダ層１２を除去し、シリコン１１の上部９０を露出された状態にする。
【００２０】
図１０で、ハードマスク１００（ＴＥＯＳ、その他のような）を、構造の上の層全体にわたって共形的に堆積する。それから、図１１に示すように、方向異方性エッチングを使用して、全ての水平面１１０からハードマスク１００を除去するが、ハードマスク１００がポリシリコン５０および酸化物７０の垂直面に残るようにする。図１２で、シリコン１１をパターン形成して部分１２０を除去する。パターン形成プロセスの後で、ハードマスク１００の下の部分だけが残る。
【００２１】
図１３は、選択的なＳｉＧｅ１３０の成長を示す。この例ではＳｉＧｅが使用されるが、本発明はそのような材料構成に限定されない。シリコンに対して格子不整合を示すどのような物質も応力を生成し、本発明に有用である。より具体的には、Ｇｅを有する合成物中で構造を加熱し、これによって、ＳｉＧｅ１３０がシリコン１１から成長するようになる。これによって、既に形成されたシリコン・チャネル１１に歪みが組み込まれる。結果として得られたＳｉ層は、ＳｉＧｅとより小さな格子定数のシリコン層との格子不整合のために歪んでいる。ＦＥＴのチャネル材料の物理的な歪みで、キャリア移動度を大きくすることができる。平面ｐ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）・デバイスに誘起された歪みは、正孔移動度を３０％以上高めることが示された。これは、歪みで伝導帯および価電子帯が分裂し、低移動度楕円体のエネルギーを高くし、低移動度楕円体の正孔を減らすからである。
【００２２】
同時に、過剰な量のゲルマニウムは、デバイス性能を劣化させるミスフィット転位を生成する。本発明者は、含有率の最適範囲はゲルマニウム１０％から４０％までであることを発見した。
【００２３】
浅いトレンチ分離（ＳＴＩ）技術を使用することで、従来の平面デバイスに歪みが誘起される。しかし、フィンＦＥＴには、ＳＴＩに類似したプロセスが無い。それは、埋込み絶縁物層１０（ＢＯＸ）がデバイス分離を実現するからである。本発明は、この歪みをフィンＦＥＴチャネルに生成するためにシリコン・ゲルマニウム（ＳｉＧｅ）とシリコン側壁膜を使用して、この問題を克服する。
【００２４】
図１４において、ポリシリコン５０の上面１４１から酸化物７０を除去する。また、これによって、ハードマスク１００の高さ１４２が減少し、絶縁物１０に段１４０が形成される。図１５に示すように、他の熱酸化ステップで、ＳｉＧｅ１３０の表面に酸化物１５０を形成する。もしくは、動的閾値フィンＦＥＴを形成するために、酸化物１５０の形成が省略されるかもしれない。酸化物１５０の無い実施例（動的閾値（ＤＴ）フィンＦＥＴ）では、本体がゲートに結合されている状態で歪みフィンＦＥＴＤＴＣＭＯＳデバイスが形成される。シリコン１１、ゲート酸化物４０、ハードマスク１００、酸化物１５０、およびＳｉＧｅ１３０を含んだこの構造は、説明および図を簡単にするために、以下で「本体」と呼び、図面で要素１５５として示す。
【００２５】
次に、図１６で、第１のポリシリコン５０と異なるように、または同様にドープすることができる第２のポリシリコン１６０が、構造全体にわたって堆積される。この構造を再び平坦化して、図１７に示すように平らな上面１７０を形成する。第１のポリシリコン５０はＮ＋ドープ・ポリシリコンであったので、第２のポリシリコン１６０は好ましくはＰ＋ポリシリコンである。しかし、第１および第２のポリシリコンは、対称ゲート・デバイスでは同じであるかもしれない。ポリシリコンの２つの型は、互いに置き換えられかもしれないし、または現在知られているまたは将来開発されるドーピングの他の型と置き換えられるかもしれない。重要な点は、本体１５５の両側に存在するポリシリコン領域５０、１６０は、非対称構造では異なるようにドープされていることである。ポリシリコン５０、１６０は、ドープされたゲルマニウムか、または任意の他の導体であるかもしれない。異なるようにドープされたポリシリコンをシリコン・チャネル構造１１の両側に使用することで、非対称ゲート・フィンＦＥＴが作られる。
【００２６】
様々な導電性材料は、それらと関連したフェルミ・レベルとしばしば呼ばれる内部電気電位を有し、このフェルミ・レベルは、外部印加電圧と共に、電子（または正孔）に対する導体の相対的な親和力を決定する。金属では、フェルミ・レベルは材料に固有であるが、シリコンのような半導体では、このフェルミ・レベルは、過剰な正孔または電子を供給する不純物を導入して価電子帯と伝導帯の間の値に調整することができる。非対称ダブル・ゲート・フィンＦＥＴでは、２個のゲート電極５０、１６０は反対の極性にドープされ、一方のゲートはＮ型にドープされ、他方のゲートはＰ型にドープされている。このようにして、２個のゲート電極５０、１６０は異なるフェルミ・レベルを有し、したがって、一方のゲート電極（強いゲート、ｎＦＥＴの場合にはｎゲート）は反転キャリアに対してより大きな親和力を有し、一方で、他方の電極（弱いゲート、ｎＦＥＴの場合にはｐゲート）は反転キャリアに対してより小さな親和力を有する。その結果として、反転チャネルは、半導体本体中の「強い」ゲートにより近い位置に発生する。このようにして、両方のゲート電極が反転電位に寄与し、比較的低い閾値電圧（例えば、０から０．５ボルトまでの）をもたらす。
【００２７】
図示し議論している実施例では、その構造は非対称フィンＦＥＴデバイスであり、シリコン１１は一方の側３０だけがエッチングされ、残っているシリコン１１の上のプレースホルダ１２が所定の位置に残っている。本発明は、選択的な単結晶ＳｉＧｅ１３０をフィン構造の露出された半分に（ゲート酸化物の反対の側に）成長する。しかし、本発明は、後で示すように対称フィンＦＥＴに応用することができる。
【００２８】
真性シリコン層１８０を堆積または成長して、図１８に示すように、処理は進む。それから、図１９で、他の絶縁物ハードマスク１９０（ＴＥＯＳ、その他のような）を真性シリコン１８０の上に堆積し、従来パターン形成技術を使用してパターン形成して、図２０に示すように、部分２００を除去する。同じ構造を透視図で図２１に示す。図２２に（および透視図で図２３に）示すように、ハードマスク１９０を使用して、ポリシリコン電極５０、１６０および真性シリコン１８０をパターン形成する。それから、図２４に示すように、ハードマスク１９０を領域２２０から除去する。好ましくは、ゲート５０、１６０のパターン形成で、埋込み酸化物層１０まで全てのゲート・ポリシリコンが除去される。このゲート５０、１６０のパターン形成は、窒化物または酸化物に対して選択的な方向性エッチングを使用して行われる。したがって、このパターン形成で、前に形成されたハードマスク１００で保護された本体１５５の部分は除去されない。このパターン形成でポリシリコン５０およびポリシリコン１６０の部分が残り、この部分がダブル・ゲート・トランジスタの２つのゲートを画定する。バッファＨＦ洗浄を行い、それに続いて、全ての露出シリコン表面に酸化物を成長するように設計された熱酸化を行う。好ましくは、これによって、ゲートが本体と接するとき良好な界面を実現する薄い（５０オングストローム）酸化膜が形成される。
【００２９】
それから、本発明は、トランジスタ中へのよく知られている従来のソース打ち込み、ドレイン打ち込み、およびハロー打ち込み（halo implant）を行う。好ましくは、これらの打ち込みは、本体１５５の露出部分（フィン２５０）の４方向全てに行って、本体の両側に一様な打ち込みが確実に行われるようにする。特に、ソース打ち込みとドレイン打ち込みの両方は、本体１５５のフィン２５０の両側から行う。それから、異なる打ち込みエネルギーおよび角度でもう１つの打ち込みを行って、ショート・チャネル効果を改善するハロー打ち込みを本体１５５に形成する。ゲート電極５０、１６０の下にソース／ドレイン・ドーパントよりも深くハロー・ドーパントを確実に配置するために、ハロー打ち込みは、より高いエネルギーでかつフィン２５０に対してより鋭角で行われる。
【００３０】
次に、本発明は、組み合されたゲート電極５０、１６０およびハードマスク２３２の高さよりも大きな厚さの誘電体２４０を堆積し、図２５に示すように、全ゲート電極５０、１６０および露出されたフィン２５０を覆う。それから、この誘電体を平坦化し、部分的に引っ込めて（partially recessed）、図２５に示すように、ハードマスク２３２およびゲート電極５０、１６０の一部が露出されるがソース／ドレイン・フィン領域のどこも露出されないようにする。図２６に示すように、誘電体２４０をゲート５０、１６０の側面だけを覆うようにエッチングし、そして誘電体２４０の上のゲートを端部に側壁スペーサ２４２を形成する。好ましくは、これは、誘電体材料の共形堆積とそれに続く方向性エッチングを使用して行われる。側壁スペーサ２４２は、好ましくは窒化物で形成される。方向性エッチングを遮蔽するように、誘電体２４０、側壁スペーサ２４２、およびハードマスク２３２を使用し、それによって、ゲートに近接した領域を除いて酸化物４０、１５０を除去する。図２７に示すように、ハードマスク２３２、側壁スペーサ２４２、および側壁部分２４０が組み合わさって、ゲート５０、１６０をソースおよびドレイン２５０のコンタクト２８０から効果的に分離する。好ましくは、ソースおよびドレインのコンタクト２８０は、パターン形成された導電性材料を備える。次に、図２８に示すように、従来のよく知られているシリサイド・プロセスを使用して、真性シリコン層１８０をシリサイド化し、シリサイド層２３０を形成する。
【００３１】
図３２に、本発明のこの第１の実施例を要約する流れ図を示す。第１に、項目３２０で、本発明は絶縁物１０の上にシリコン層１１を形成する。それから、項目３２１で、本発明は第１の開口３０を作る。項目３２２で、本発明はシリコン層１１の上に第１の酸化物層４０を成長する。次に、項目３２３で、本発明は第１の開口に第１のゲート５０を堆積する。項目３２４で、本発明はシリコン層１１をエッチングして中心部分およびフィンを有するシリコン構造１５５を作る。項目３２５で、本発明は歪み生成層１３０を形成する。次に、項目３２６で、本発明は、歪み生成層１３０の上に第２の酸化物層１５０を成長する。項目３２７で、本発明は第２の開口１４０に第２のゲート１６０を形成する。それから、項目３２８で、本発明は、中心部分を除いてシリコン構造の全ての部分から第１のゲートおよび第２のゲートを除去する。項目３２９で、本発明は、フィン２５０がソース領域およびドレイン領域を備えるようにフィン２５０にドープする。最後に、項目３３０で、本発明は、ソース領域およびドレイン領域を覆ってソース・コンタクトおよびドレイン・コンタクト２８０を形成する。
【００３２】
動作の際に、ゲート５０、１６０内の電圧によって、ゲート５０、１６０で覆われた半導体シリコン１１の領域の導電率が変化する。この動作で、ソース・フィンとドレイン・フィン２５０の間の電気接続が閉じるかまたは開くかどちらかになる。したがって、デバイスは、論理動作を行う電気スイッチとして使用することができる。
【００３３】
上で言及したように、本発明の１つの重要な特徴は、本体１５５の永久部分として残るＳｉＧｅ層１３０である。より具体的には、そのような特徴が歪みをシリコン・チャネル１１中に組み込む。ＦＥＴのチャネル材料の物理的な歪みは、キャリア移動度を改善することができる。
【００３４】
上で非対称歪みフィンＦＥＴに関連して本発明を説明したが、本発明は対称歪みフィンＦＥＴに同様に応用することができる。より具体的には、図２９〜３１に示すように、本発明の第２の実施例に従って歪んだ対称歪みフィンＦＥＴを作るために必要な処理は、絶縁物１０の上にＳｉＧｅ層３００を有するＳＯＩ構造（これを図２９に示す）から始まる。図３０に示すように、ＳｉＧｅ層３００を選択的にパターン形成する。それから、ＳｉＧｅ層３００にシリコン層３１５を成長して歪み構造を作る。そして、シリコン層３１５に熱酸化物３２０を成長する。次に、ゲート導体（例えば、ポリシリコン）３１０を堆積し、平坦化し、さらにパターン形成して、本体構造１５５を囲繞するゲートを形成する。一実施例では、ゲート導体３１０は、同じドーピング濃度および材料構成を有する。しかし、異なる実施例では、ゲート電極３１０は、歪みによる非対称ゲート仕事関数フィンＦＥＴをもたらすように、例えばイオン打ち込みを用いて、非対称にすることができる。より具体的には、非対称ゲート配列では、ゲート導体３１０は、異なるドーピング濃度を有するかもしれないし、または異なるドーパントを使用するかもしれない。処理は、上で述べたように、図１８〜２８に示す構造を完成するように進む。
【００３５】
本発明の重要な特徴は、多くの異なる形のフィンＦＥＴの内部に歪みを実現することである。図１〜２８に示す歪みフィンＦＥＴ実施例の１つでは、対称ゲート導体か非対称ゲート導体かどちらかを有する歪みフィンＦＥＴを形成するために、ＳＯＩ配列が使用される。もしくは、図１５に関して説明したように、酸化物１５０が省略される場合、動的閾値フィンＦＥＴが形成される。反対に、図２９〜３１に示す実施例は、図１〜２８に示すＳＯＩ構造の代わりにＳｉＧｅ−ＯＩ（シリコン・ゲルマニウム・オーバ・インシュレータ）を使用する。同様なやり方で、ゲート導体のドーピングに依存して、ＳｉＧｅ−ＯＩ構造を非対称ゲート構造または対称ゲート構造として形成することができる。前述の実施例は本発明を単に例示するだけであり、本発明はこれらの特定の実施例に制限されない。そうではなくて、上で示した実施例は単なる例であり、当業者は、多くの異なる型のフィンＦＥＴが発明の歪み構造を含むことで有益な結果を実現することを理解するであろう。
【００３６】
図３３に、本発明の第２の実施例に従って、対称歪みフィン電界効果トランジスタを組み立てるための流れ図を示す。第１に、項目３３１で、本方法は絶縁物１０の上にシリコン・ゲルマニウム層３００を形成する。次に、項目３３２で、本方法は、シリコン・ゲルマニウム層をエッチングして、中心部分およびフィン２５０を有するシリコン構造を作る。項目３３３で、本方法は、シリコン構造３００に酸化物層３２０を成長する。項目３３４で、本方法は、シリコン構造の側面にゲートを堆積する。次に、項目３３６で、本方法は、中心部分を除いてシリコン構造の全ての部分から第１および第２のゲートを除去する。項目３３７で、本方法は、フィン２５０がソース領域およびドレイン領域であるようにフィン２５０にドープする。最後に、項目３３８で、本方法は、ソース領域およびドレイン領域を覆ってソース・コンタクトおよびドレイン・コンタクト２８０を形成する。
【００３７】
上で言及したように、ＳｉＧｅ層１３０が歪みを既に形成されたシリコン・チャネル１１中に組み込む。ＦＥＴのチャネル材料の物理的な歪みは、キャリア移動度を改善することができる。平面ｐ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）・デバイスに誘起される歪みは、正孔移動度を最高で３０％高めることが示された。この発明は、この利点を基板上に垂直に配列された薄い半導体本体に与える。そのようなものとして、本発明は、より大きなキャリア移動度とより大きなチャネル制御を組み合わせる。
【００３８】
本発明は好ましい実施例に関して説明したが、当業者は認めることであろうが、本発明は、添付の特許請求の範囲の精神および範囲内で修正して実施することができる。例えば、本発明は、垂直半導体本体を形成する特定の方法に関連して教示したが、基板に個別半導体本体を製造する他の方法が使用されるかもしれない（例えば、ＳＯＩ構造上のシリコン・アイランド）。さらに、ＳｉＧｅをチャネル領域に必要な歪みを誘起する主要な材料として教示したが、他の材料が使用されるかもしれない。最後に、本発明は他の半導体（例えば、ガリウム砒素のようなＩＩＩ−Ｖ族半導体）に応用することができる。
【産業上の利用可能性】
【００３９】
ＦＥＴのチャネル材料の物理的な歪みで、キャリア移動度を高めることができる。平面ｐ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）・デバイスに誘起された歪みは、正孔移動度を３０％以上高めることが示された。この発明は、この利点を基板上に垂直に配列された薄い半導体本体に与える。そのようなものとして、本発明は、より大きなキャリア移動度とより大きなチャネル制御を組み合わせる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図２】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図３】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図４】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図５】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図６】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図７】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図８】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図９】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図１０】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図１１】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図１２】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図１３】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図１４】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図１５】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図１６】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図１７】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図１８】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図１９】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図２０】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図２１】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す透視図である。
【図２２】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図２３】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す透視図である。
【図２４】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図２５】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す断面図である。
【図２６】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す透視図である。
【図２７】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す透視図である。
【図２８】本発明の第１の実施例に従った方法を使用して製造されたＦＥＴ構造の第１の実施例を示す透視図である。
【図２９】本発明の第２の実施例に従った方法を使用して製造されたＦＥＴ構造の第２の実施例を示す断面図である。
【図３０】本発明の第２の実施例に従った方法を使用して製造されたＦＥＴ構造の第２の実施例を示す断面図である。
【図３１】本発明の第２の実施例に従った方法を使用して製造されたＦＥＴ構造の第２の実施例を示す断面図である。
【図３２】本発明の第１の実施例に従ったステップの順序を示す流れ図である。
【図３３】本発明の第２の実施例に従ったステップの順序を示す流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【国際調査報告】
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