(57)【要約】  トレンチの深さは、トレンチ壁とゲート電極（４）との間の境界層（１０、１２）において配置される格納層（１１）への電子およびホールの注入の位置が同じであるように最適化される。接合部（１４）において、ソースゾーン（２）およびドレインゾーン（３）のドーピングが反対の符号（すなわち、半導体ボディ（１）の導電型の符号）に変化し、かつ、接合部（１４）の境界において、チャネル領域（５）が、トレンチの底部（７）の湾曲した領域および側面のトレンチ壁（６、８）の湾曲したより低い領域に隣接する。
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【特許請求の範囲】
【請求項１】
半導体ボディまたは半導体層の半導体材料に導入されるトレンチであって、長手方向を横切る同一の断面を少なくともセクション毎に表すトレンチ内で、該半導体ボディ（１）または該半導体層の上面にあり、ソースゾーン（２）とドレインゾーン（２）との間に堆積されるゲート電極（４）であって、
これにより、該ソースゾーン（２）および該ドレインゾーン（３）は、該上部表面から各接合部（１４）までドープすることによって、該半導体材料に形成され、
該ゲート電極は、格納媒体として構成された誘電体層（９）によって該半導体層から絶縁され、
該接合部（１４）は、ある領域のトレンチ壁に隣接し、該長手方向に垂直な状態の断面内にある該トレンチ壁は、全ての点において、該接合部（１４）の最上部における該トレンチ壁の間隔（２４）の大きくても３分の２であるカーブ半径を有することを特徴とする、メモリセル。
【請求項２】
前記トレンチは、長手方向に対して側壁（６，８）を有し、該側壁（６，８）は、半導体ボディ（１）の上面または層の平面に対して垂直な鉛直方向を向き、かつ直角方向から最大１０°それ、
該側壁（６，８）と、該上面の平面に対する該トレンチの最深点との間に領域が存在し、該長手方向に垂直な断面内の該トレンチ壁は、カーブ半径を有し、該カーブ半径は、全ての点において、該接合部（１４）の最上部における該トレンチ壁の間隔（２４）の大きくても半分であり、該接合部（１４）は、これらの領域で該トレンチ壁と隣接する、請求項１に記載のメモリセル。
【請求項３】
半導体ボディ（１）または半導体層の上部表面におけるゲート電極（４）を含む格納トランジスタを有するメモリセルであって、該ゲート電極（４）は、トレンチにおいてソースゾーン（２）とドレインゾーン（２）との間に配置され、該トレンチは、少なくとも場所によっては、該半導体ボディまたは層の半導体材料に設置され、かつ、長手方向に対して横軸の同一の断面を示し、これによって、該ソースゾーン（２）およびドレインゾーン（３）は、該上部表面からそれぞれの接合部（１４）にドーピングすることによって該半導体材料に形成され、該ゲート電極は、格納媒体として構成される誘電体層（９）によって該半導体材料から分離される、メモリセルは、
該半導体ボディ（１）または層の上部表面の平面に対して垂直な鉛直方向における該上部表面の平面に相対して該トレンチの最も深い点と接合部（１４）との間が測定されるように、該トレンチの深さ（２５）は、該接合部（１４）の高さにおける該トレンチの壁の間隔（２４）の大きくても半分の大きさであることが特徴付けられる、メモリセル。
【請求項４】
前記接合部（１４）は、ある領域において前記トレンチ壁に隣接し、前記長手方向に対して垂直な断面における該トレンチ壁は、カーブ半径を有し、該カーブ半径は、全ての点において、該接合部（１４）の高さにおける該トレンチの壁（２４）の間隔（２４）より大きくても３分の２である、請求項３に記載のメモリセル。
【請求項５】
前記トレンチの底部は半円筒または円筒セクタの外郭形状を有し、前記接合部（１４）は該底部に隣接する、請求項１〜４のいずれかに記載のメモリセル。
【請求項６】
前記接合部（１４）の高さにおける前記トレンチ壁の間隔（２４）は、１００ｎｍ〜１５０ｎｍであり、前記半導体ボディ（１）または層の上部表面の平面に相対して垂直な鉛直方向における前記トレンチの最も深い点と該接合部（１４）との間が測定されるように、該トレンチの深さ（２５）は、少なくとも３０ｎｍかつ大きくても該間隔（２４）の半分である、請求項１〜５のいずれかに記載のメモリセル。
【請求項７】
半導体ボディ（１）または半導体層の上部表面におけるゲート電極（４）を含む格納トランジスタを有するメモリセルであって、該ゲート電極（４）は、トレンチにおいてソースゾーン（２）とドレインゾーン（２）との間に配置され、該トレンチは、少なくとも場所によっては、該半導体ボディまたは層の半導体材料に設置され、かつ、長手方向に対して横軸の同一の断面を示し、これによって、該ソースゾーン（２）およびドレインゾーン（３）は、該上部表面からそれぞれの接合部（１４）にドーピングすることによって該半導体材料に形成され、該ゲート電極は、格納媒体として構成される誘電体層（９）によって該半導体材料から分離される、メモリセルは、
該接合部（１４）が、ある領域において該トレンチ壁に隣接し、ここで、該長手方向に垂直に位置される断面内のトレンチ壁が、該トレンチ壁における該カーブ半径によって想定される最も小さい値よりも大きくても１０％大きいカーブ半径を有することが特徴付けられる、メモリセル。
【請求項８】
半導体ボディ（１）または半導体層の上部表面におけるゲート電極（４）を含む格納トランジスタを有するメモリセルであって、該ゲート電極（４）は、トレンチにおいてソースゾーン（２）とドレインゾーン（２）との間に配置され、該トレンチは、少なくとも場所によっては、該半導体ボディまたは層の半導体材料に設置され、かつ、長手方向に対して横軸の同一の断面を示し、これによって、該ソースゾーン（２）およびドレインゾーン（３）は、ドーピングすることによって該半導体材料に形成され、該ゲート電極は、
境界層（１０、１２）間に格納層（１１）を含む誘電体層（９）によって該半導体材料から分離される、メモリセルであって、
該格納層（１１）の電荷キャリアが消去動作において中性にされる領域に関する該トレンチの深さは選択されるので、プログラム動作において、該電荷キャリアに影響する電場の成分は同じ領域において最大になり、該成分は、該トレンチの壁または底部において該トレンチに対して平行、かつ、長手方向に対して垂直に整列されるように特徴付けられる、メモリセル。
【請求項９】
前記大きさは選択されるので、プログラムおよび消去動作において、前記電荷キャリアは、前記ドレインゾーン（３）が反対の導電型の半導体材料に吸収する領域により、前記上部表面の方向における前記ドレインゾーン（３）に隣接される領域において境界層（１０）を貫通する、請求項８に記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ボディまたは半導体層の上部表面にゲート電極を備える格納トランジスタを有するメモリセルに関する。ゲート電極は、トレンチにおけるソースゾーンとドレインゾーンとの間に配置される。トレンチは、少なくとも場所によっては、半導体ボディまたは層の半導体材料で構成され、長手方向に対して同一断面の横軸を示す。それにより、誘電体層、好ましくはＯＮＯ層は、ゲート電極と半導体材料との間の格納媒体として設けられる。
【背景技術】
【０００２】
ＤＥ  １００  ３９  ４４１  Ａ１は、半導体ボディの上部表面に構成されるトレンチに配置されるトレンチトランジスタを有するメモリセルを教示する。トレンチに設置されるゲート電極間に配置される、横方向に隣接するソースゾーンおよびもう一方にある隣接するドレインゾーンは、ソースおよびドレインに電荷キャリアを閉じ込めるために設けられる、酸化物−窒化物−酸化物層のシーケンスである。このようなトランジスタは、ＮＶＭ（不揮発性メモリ）メモリセルアレンジメントに極めてよく適している。プログラミングおよび消去のために必要とされる電場を示す領域は、一般に、これらのトランジスタの異なる位置に配置される。結果として、一旦電荷が窒化物上にプログラムされると、電荷を完全に消去することは困難である。電子注入は、プログラミング動作に必要である。電子は、格納層として設けられる窒化物層に到達するために、酸化物境界層を貫通する必要がある。電子は、ホット電子として公知である、高い運動エネルギーを有する必要がある。このような電子は、電場強度が半導体材料の表面においてゲート電極下のチャネルにおいてとても強い場合のみ存在する。
【０００３】
添付の図５は、ゲート電極４、ゲート誘電体９（詳細には、ＯＮＯ格納層になり得る）、および左から右にチャネル領域５を有する隣接する半導体材料を表す図である。垂直方向に、矢印で示されるエネルギーがプロットされ、矢印の方向に増加する。プロットされる曲線ａおよびｂは、価電子帯の上限および伝導帯の下限をそれぞれ示す。２つのフェルミエネルギーレベルＥｆ１およびＥｆ２が存在する。これらのエネルギーレベルに至るまで、パウリの原理に従って、１つのみに占有され得る状態で、電子は満たされる。フェルミエネルギーレベルＥｆ１がより低くなると、数個の電子のみが、図５の斜線領域によって、半導体材料の境界において伝導帯に局在される。より高いフェルミエネルギーレベルＥｆ２の場合、より多くの電子、およびさらに高いエネルギーの電子が伝導帯に存在する。従って、より高いエネルギーの電子にとって、窒化物の格納層に面する酸化物層を通り抜けることは簡単になる。
【０００４】
図６は、ソースゾーン２、ドレインゾーン３、ゲート電極４、ゲート誘電体９、およびチャネル領域５を含む典型的なトランジスタ構造の断面図を示す。点線は、チャネルの発達する空間電荷ゾーンの境界を表す。このようなトランジスタをプログラミングするために必要とされる、提供される電圧の適用に関し、電子は、矢印の方向におけるチャネル領域を介して加速される。矢印の長さ（スケール通りではない）は、電子の平均運動エネルギーを示す。電子の平均運動エネルギーがドレインゾーン３の方に鋭く進む状態を増加する。これは厳密に過度に増加する。なぜなら、電場強度は、ドレインゾーンより少し前の点までドレインゾーン３の方に鋭く進む状態を増加するからである。電子がチャネル領域５の終わりに達する場合、電子のエネルギーは、電子が格納層に入り得る程十分高くなる。
【０００５】
トレンチに配置される格納トランジスタの場合において、電子がプログラミングのための適切なエネルギーを有する際の領域は、チャネル領域の終端に同様に局在される。チャネル領域の終端は、この場合、ｐ−導電性ドープされた基板からｎ＋−導電性ドープされたドレイン領域への接合直下のトレンチ底部の一面で終端する。左にあるソースゾーンおよび右にあるドレインゾーンを有する断面図において、この好ましいプログラミング領域は、ほぼ底部右側側面上のトレンチの底部に位置される。
【０００６】
消去動作のため、ホール（反対の符号を有する電荷キャリア）の接合が必要とされ、このホールがＧＩＤＬ（ゲート誘導ドレインリーク）効果によってｎ−ＭＯＳＦＥＴで得られ得る。この効果は、ドレインゾーンの近傍においてのみ生じ得る。従って、電子の接合およびホールの接合が生じる位置は、必然的に同じである。いずれの場合も、このメモリセルのタイプは、高印加電圧および／または極めて長い消去時間を伴って消去され得る。
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明の目的は、プログラミングおよび消去時間が従来のこのタイプのメモリセルよりも著しく短いトレンチトランジスタを有するメモリセルを構成することである。
【０００８】
この目的は、請求項１、３、７、および８の特徴を有するメモリセルと共に達成される。
【０００９】
本発明により、格納層の電荷キャリアが消去動作において中性にされる領域に関するトレンチの深さは選択される。それ故、プログラミング動作において、電荷キャリア上で動作する電場の成分（この成分は、壁またはトレンチの底部の接線に対して平行に、かつ、トレンチの長手方向に対して垂直に整列される）は、同じ領域で最大になる。この場合、トレンチの深さは、電子およびホール接合に対する位置が一致するように最適化される。ソースゾーンおよびドレインゾーンのドーピングが反対の符号（すなわち、基板または半導体ボディの導電型の符号）に変化する接合部は、トレンチ底部の湾曲した領域または横方向のトレンチ壁の湾曲したさらに下の領域に隣接する。
【００１０】
メモリセルのさらに実用的な記載は、図１〜６を参照して以下に続く。
【発明を実施するための最良の形態】
【００１１】
図１は、基板または基板上の半導体層として機能する半導体ボディ１において作成された２つのトレンチの断面図を示す。少なくとも場所によっては、トレンチの長手方向におけるトレンチの断面は同一になる。従って、図１の表示は、突起面の前部および突起面の後部に対して同一に見える。明細書および特許請求の範囲において長手方向は、垂直部分が変化しない方向について言及する。
【００１２】
半導体ボディ１または半導体層の当該上部表面上の領域において、ソースゾーン２およびドレインゾーン３（左側のトレンチトランジスタに対する例と同様）は、ドーパントを取り込むことによって形成される。半導体ボディ１は、ｐ−導電性がドープされる。例えば、そのとき、ソースゾーン２およびドレインゾーン３は、故に、ｎ＋−導電性が形成される。一般に明確に表される、反対のドーピングの領域間の境界は、接合部１４として以下言及され、半導体材料ににおけるそれらの位置は検出可能である（例えば、ＳＩＭＳを用いて）。ゲート電極４、例えばポリシリコン電極は、それぞれのトレンチに組み込まれる。チャネル領域５は、半導体材料の境界表面におけるゲート電極に向かい合った表面およびドレインゾーンの下に形成する。
【００１３】
トレンチの側壁６、８、および底部７は、トレンチを向く半導体材料の表面と呼ぶ。ゲート電極４と半導体材料との間に誘電体層９が位置される。誘電体層９は、ゲート誘電体として機能し、トレンチ壁および底部を覆う。この誘電体層９は、格納媒体として形成される。これを達成するために、誘電体層９は、好ましくは、多層にされ、少なくとも１つの格納層１１を含む。格納層１１は、図１の本例示において、境界層１０と１２との間に配置される。境界層１０、１２は酸化物（特に、二酸化シリコン）であるのに対して、格納層１１は窒化物（ここでＳｉ３Ｎ４）層であり得る。
【００１４】
例えば、メモリセルの動作中、プログラミングのため、ソース領域では０Ｖの電圧、ゲート電極４では９Ｖの電圧、およびドレイン領域３では６Ｖの電圧がある。消去のため、ゲート電極では−８Ｖの電圧、およびドレイン領域では５Ｖの電圧がある。図面では、トレンチの底部における誘電体層９は、左のメモリセルのトレンチから省略され、対応する点線によって示される。以下の記載を補うために、水平矢印２２および垂直矢印２３が、図面に入れられ、それぞれ、ソースからドレインへの横方向、およびトレンチの奥底への垂直方向を示す。これらに加えて、接合部１４の最上部のトレンチ壁と接合部１４の高さの下のトレンチの深さ２５（すなわち、接合部１４からトレンチの最も深い点までのトレンチの垂直の長さ全体）との間の間隔２４もまた図に含まれる。
【００１５】
電気的な電圧は、突起面の前部および後部における、そこに取り付けられるコンタクトを介して、それぞれソースゾーン２およびドレインゾーン３に印加されるのに対し、ゲート電圧は、横方向に延びるワード線１３（すなわち、突起面にある）を介して供給される。プログラミング動作中、半円筒の外郭形状である底部を有するトレンチに対する所与の電圧値は、電場強度の分散をもたらす。示される断面の、トレンチの底部または壁の接線におけるその電場強度の成分は、接合部の下の右手側において最大となる。
【００１６】
これらの関係は、図２において再現される。図２は、半円筒の底部を有するトレンチのモデル計算に対して図１に概略的に示される断面を表す。曲線は、矢印で示される電場成分Ｅｙが同じ値を有する横断面の線をそれぞれ表す。その電場成分の絶対値の大きさに関しては、これより確実に推測され得る。電場成分の絶対値は、トレンチ壁または底部における、この断面の接線内でそれぞれ延びる。
【００１７】
左手側のメモリセルにおいて、図１では、対応する電圧でのプログラミングに対して予め充電され得ることが明瞭に認められ得る。最大の電場成分は、３０°の下方回転して得られる矢印２２の方向（この矢印（ここで２２’）が底部を形成する半円筒の軸Ａを通って指し示すときに生じる）に近似して、チャネルの長手方向に延びる。この点において、効率的なメモリセルのプログラミングが生じる。これに対して、消去動作中のホール注入は、ドレインゾーン３の接合部１４の直接上の領域において生じる。
【００１８】
図３は、トレンチのカーブした底部の当該領域がドレインゾーン３と逆にドープされた半導体材料との間のｐｎ接合に隣接して配置されるような、このタイプの創作的に最適なメモリセルを示す。このように最適化されたメモリセルの正確な寸法は、当業者に対して一般的なモデル計算およびシミュレーションの助けおよび／または理想的な構造の要素の助けを借りて、基本的な困難なくそれぞれ実証する実施例に対して得られ得る。しかし、発明の範囲内に含まれる実施形態全てに対応する数的データを得ることは不可能である。従って、何が発明の原理を構成するかをここで説明する。このタイプのメモリセルを製造するために必要とされるものを照らし合わせて、技術的教示が提示される。
【００１９】
第１に重要なのは、チャネル長だけでなく、実質的に、トレンチの底部およびトレンチの側面のより下部の領域の曲率のタイプがトレンチ壁の接線に並べられる電場成分の曲線を決定することを認識することである。トレンチが半導体材料の中に十分深く組み込まれる必要があるこれまでの前提に対して、本発明のメモリセルでは、側面の曲線が、消去動作中にホールの注入が生じる領域において、実際の底部とトレンチの実質的に垂直な側面の壁との間に置かれるように提供される。従って、電荷キャリアの注入によってプログラミングおよび消去に対して提供される領域は、ｐｎ−接合上の配列に直接持ち込まれる。これを達成するために、従って、トレンチの深さが減少される。
【００２０】
これは、図３において断面で表される。このとき、参照符号は前述の図面の符号と同様の意味になる。ソースゾーン２またはドレインゾーン３と反対にドープされた半導体材料との間の接合部１４と、半導体ボディ１または半導体層の上部表面との間のソースゾーン２およびドレインゾーン３の垂直長さ（しかし、これは実際に平坦な表面を形成せず、いくらか不規則に構成され得る）は、トレンチの総垂直長さよりもメモリセルの方がわずかに小さい。ＳＩＭＳによる接合部の位置の決定では、正確な範囲上の平均が得られる。これは、トレンチにおける接合部１４のレベルから垂直方向（すなわち、半導体ボディまたは層の上部表面に関して垂直）にトレンチ底部の最も深い部分（半導体ボディまたは半導体層の上部主要な表面の平面と比較して）まで測定される。
【００２１】
好適な例示する実施形態において、この深さ２５は、接合部１４の高さにおけるトレンチ壁の間隔２４（トレンチ幅）の長さの大きくとも半分である。深さ２５は、接合部１４がある領域においてトレンチ壁とそれぞれ接触するトレンチの断面の当該の幾何学形状に依存してそのように選択される。ここで、長手方向に対する断面横軸におけるトレンチ壁の曲線は、接合部１４の最上部におけるトレンチ壁の間隔２４の長さの大きくとも３分の２であるカーブ半径を有する。
【００２２】
トレンチの底部が半径ｒを有する半円筒のシェル形状を有する場合、接合部１４の最上部におけるトレンチ壁の間隔２４は、この半径の長さの大きくとも２倍、すなわち、大きくとも２ｒである。トレンチ底部のカーブ半径は、この例示全体にわたってｒである。従って、最大深さ２５は、好ましくはいくらかより小さいが、便宜上ｒに等しい。
【００２３】
半円筒の半径ｒが５５ｎｍの場合、例えば、深さは５５ｎｍまたはいくらかさらに小さい。チャネル長は極めて小さくなるべきでないので、３０ｎｍの値は、可能な限り遠くに維持されるように深さ２５の下限として規定され得る。３０ｎｍがこの深さ２５に与えられると、接合部１４の下の断面に現れ、かつ、チャネル長を近似して表すトレンチ底部の弧は、５５ｎｍの所与の半径ｒに対して１２０．８８ｎｍ、かつ、７０ｎｍの半径ｒに対して１３４．７６ｎｍに等しくなる。接合部１４の最上部におけるトレンチ壁の間隔２４は、ｒ＝５５ｎｍに対して９７．９８ｎｍ、かつ、ｒ＝７０ｎｍに対して１１４．８９ｎｍに等しい。従って、いずれの場合にも、接合部１４がトレンチ壁に隣接する点におけるカーブ半径は、接合部１４の最上部におけるトレンチ壁の間隔２４の３分の２未満に等しい。
【００２４】
ソースゾーン２およびドレインゾーン３の垂直の長さが１５０ｎｍである場合、例えば、半導体ボディまたは層の上部表面から測定されるような最適なトレンチ深さ全体は、５５ｎｍの半径ｒに対して１８０ｎｍから２０５ｎｍの範囲であり、かつ、７０ｎｍの半径ｒに対して１８０ｎｍから２２０ｎｍの範囲である。この例において、トレンチの底部は、全体の半円筒のシェル形状を有する必要がなく、側面のトレンチ壁は、接合部上のわずかな移動に湾曲した底部にすでに接続され得る。故に、半円筒のセグメントの外郭のみが底部に存在する。すなわち、円筒セクタの外郭は、１８０°より小さい中心角を有する。
【００２５】
従って、トレンチ深さは、トレンチの底部の他のカーブ半径または他の形状に適用される必要がある。ドーパント濃度のレベルもまた役目を果たし、かつ、チャネル領域５のさらなる埋め込みを考慮する必要があり得る。チャネルの導電率を増大し、さらに鋭いトレンチの部分における電場を減少する目的のための埋め込みは、格納層への電荷キャリア注入が生じないトレンチ底部の領域において、いくらかさらに鋭い曲線を設けることも可能にさせる。従って、幾分テーパ状のトレンチ底部および底部の最も深い点の領域における基礎を成す半導体材料へのドーパントの注入を提供することは、本発明の範囲内である。接合部１４の最上部におけるトレンチ壁の間隔２４の半分より広い深さ２５を選択することによってより広いチャネル長を提供することは、本明細書中、利点があり得る。しかし、同様にこの例では、トレンチの長手方向に垂直な断面において、接合部１４がトレンチ壁に隣接する壁の曲線は、間隔２４の大きくとも３分の２の半径を有する。
【００２６】
いくつかの実施形態において、トレンチの深さ２５が接合部１４の最上部におけるトレンチ壁の間隔２４の半分よりも著しく小さい場合、詳細には、トレンチがより小さい湾曲または平坦な内部部分かつ鋭く湾曲した側面部分を有する底部を有する場合、ならびに、壁の優位な部分が少なくともほぼ垂直に伸びる場合、利点があり得る。故に、実質的な曲率は、底部のより低い側面においてのみ存在する。それにもかかわらず、これらの実施形態において、チャネル長が極めて小さい深さ２５および極めて平坦なトレンチ底部を十分に与えられ得ないこと、あるいは、発明的に意図した最適化の一部が小さいチャネル長が原因で相殺され得ることが、考慮に入れられる必要がある。
【００２７】
トレンチの側壁は、トレンチの上部領域において垂直に傾けられ得る（図１の矢印２３）。図４は、さらなる例示の実施形態の対応する断面を表す。ここで、トレンチの側壁は、トレンチの上部領域においてはっきりと傾斜し、垂直におよそ５°の傾斜角を有する。この例示の実施形態において、側壁６、８は、トレンチの長手方向に延びるトレンチ底部７のまさに上に狭い領域１５、１７を有する。この領域では、断面内の側壁の方向がわずかに曲がる。側壁のより低い領域１６、１８において、断面内の壁の接線方向は、垂直に対して１０°以下のより大きい角度領域になる。トレンチの底部７は、ここで比較的わずかに曲がる。故に、トレンチの著しく鋭い曲率の領域は、側壁のより低い領域１６、１８とトレンチの底部７との間に位置される。
【００２８】
例示の実施形態において、トレンチの深さ２５は、ソースゾーンと反対にドープされた半導体材料との間、あるいは、ドレインゾーンと反対にドープされた半導体材料との間のｐｎ−接合（接合部１４）がこの鋭い曲線の最上部またはそのちょうど上にほぼ配置されるように選択される。プログラミングは最も鋭い曲率を有する領域のちょうど上のトレンチ壁の領域において生じることも、本明細書中では、想定され得る。
【００２９】
例示の目的のため、より低い領域における誘電体層９は、図４において右手側のトレンチの断面から省略され、点線で示される。カーブ半径１９、２０、および２１が含まれ、スケールに忠実ではなく、あるいは正確に描かれていない。長さは、カーブ半径１９が実際の底部の側面に提供される領域において極めて小さくなることを例示することが単に意図される。側壁の隣接する領域１６、１８は、実質的により大きいカーブ半径２０を有する。底部７のカーブ半径２１は、おそらく比較的大きくなる。
【００３０】
トレンチの長手方向の横軸の突起面に延びるトレンチ壁の接線を見ると、側壁によって形成される壁の部分は、垂直に対し多くとも１０°の比較的小さい傾斜角によって規定され得る（矢印２３）。図４による実施形態のトレンチにおいて、図４の断面内のカーブ半径を有する底部の最も深い点（これは長手方向に対して垂直である）とトレンチの側壁との間に位置されるトレンチ壁の部分がある。この部分は、全ての点において、接合部１４の高さにおけるトレンチ壁の間隔２４の多くても半分である。接合部１４は、これらの領域において、トレンチの側壁に隣接する。
【００３１】
おそらく、ホール注入が消去動作中に生じる領域は、それぞれトレンチ壁の最も鋭い曲率を有する領域とほぼ近似して一致する。従って、カーブ半径が最も小さい値よりも多くとも１０％より大きくなる領域において、接合部１４が、横側のトレンチ壁に隣接する場合、それはトレンチ壁にあると想定する。
【００３２】
メモリセルは、好ましくは、図に示される鏡面対称の構成を有する。なぜなら、この場合、印加される電圧が逆にされる場合、プログラミングおよび消去はまた、図の左側に位置される格納層の領域において生じ得る。
【図面の簡単な説明】
【００３３】
【図１】図１は、２つの隣接するトレンチを通る概略的な断面である。
【図２】図２は、モデルの補助、下方向の電場成分の曲線を用いてシミュレートされる２つのトレンチに対する図１に示される断面である。
【図３】図３は、本発明により構成されるメモリセルの対応する断面である。
【図４】図４は、本発明により構成されるメモリセルの対応する断面である。
【図５】図５は、本明細書に序論で記載される説明である。
【図６】図６は、本明細書に序論で記載される説明である。
【図１】
2005513778.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2005513778.tif 000009
2005513778.tif 000010
2005513778.tif 000011
2005513778.tif 000012