(57)【要約】回路は、入力端子（５６）、出力端子（７０）、およびラッチ（５０）を含む。入力端子（５６）は入力信号を受信する。ラッチは値でプログラム可能である。ラッチ（５０）は、スリープ・モードでない回路に応答して、また、スリープ・モードである回路に応答して、入力信号を出力端子（７０）に伝達し、値の示す第２信号を出力端子（７０）に提供する。【特許請求の範囲】
【請求項１】
入力信号を受信する入力端子と、
出力端子と、
値でプログラム可能なラッチであって、スリープ・モードでない回路に応答して、およびスリープ・モードである前記回路に応答して、前記入力信号を前記出力端子へ伝達し、前記値の示す別の信号を前記出力端子に提供する、ラッチと、
から構成されることを特徴とする回路。
【請求項２】
前記スリープ・モードへ遷移する前記回路に応答して、前記ラッチが前記値を格納することを特徴とする請求項１記載の回路。
【請求項３】
前記回路が前記スリープ・モードへ遷移するとき、前記値が前記入力信号を示すことを特徴とする請求項１記載の回路。
【請求項４】
リセットされている前記回路に応答して、前記ラッチが予め定義された信号を前記出力端子に提供することを特徴とする請求項１記載の回路。
【請求項５】
前記回路が前記スリープ・モードであるかどうかにかかわらず、前記ラッチが前記予め定義された信号を前記出力端子に提供することを特徴とする請求項４記載の回路。
【請求項６】
スリープ・モードでないドライバ回路に応答して、前記ドライバ回路への入力信号を示す少なくとも１つの信号を生成するレベル・シフタと、
出力信号を生成する出力回路と、
値でプログラム可能なラッチであって、前記ラッチは、前記スリープ・モードでない前記ドライバ回路に応答して、前記出力回路に前記入力信号を示す第１信号を生成し、および、前記スリープ・モードである前記ドライバ回路に応答して、前記出力回路に前記値の示す第２信号を生成する、ラッチと、
から構成されることを特徴とするドライバ回路。
【請求項７】
前記ラッチが、前記第２信号を形成するために、前記スリープ・モードへ遷移する前記回路に応答して前記値を格納することを特徴とする請求項６記載のドライバ回路。
【請求項８】
前記回路が前記スリープ・モードへ遷移するときに、前記値が前記入力信号を示すことを特徴とする請求項６記載のドライバ回路。
【請求項９】
前記ラッチが、リセットされている前記回路に応答して、前記出力回路に予め定義された信号を提供させることを特徴とする請求項６記載のドライバ回路。
【請求項１０】
前記回路が前記スリープ・モードであるかどうかにかかわらず、前記ラッチが前記出力回路に前記予め定義された信号を提供させることを特徴とする請求項９記載のドライバ回路。
【請求項１１】
前記レベル・シフタが、前記スリープ・モード中は不能になることを特徴とする請求項６記載のドライバ回路。
【請求項１２】
前記スリープ・モード中に前記レベル・シフタを不能にするために、前記レベル・シフタに前記スリープ・モードの指示を与えるインバータをさらに含み、前記インバータが前記スリープ・モードの別の指示を受信し、前記スリープ・モードの開始に応答して前記ラッチに前記値をラッチさせることを特徴とする請求項６記載のドライバ回路。
【請求項１３】
第１論理１レベルに関連する入力信号に応答して、前記第１論理１レベルとは異なる第２論理１レベルに関連する出力信号を生成する第１回路と、
スリープ・モードに応答して接地から前記第１回路を分離するための第２回路と、
から構成されることを特徴とするレベル変換器。
【請求項１４】
前記第２回路が前記第１回路に結合されて、前記スリープ・モードでない前記レベル変換器に応答して接地することを特徴とする請求項１３記載のレベル変換器。
【請求項１５】
前記入力信号が、前記スリープ・モード中は予め定義されたレベルでないことを特徴とする請求項１３記載のレベル変換器。
【請求項１６】
前記第１回路は、第１のゲート厚を有する少なくとも１つのトランジスタを含み、前記第２回路は、前記第１のゲート厚よりも実質上大きい第２のゲート厚を有する少なくとも１つのトランジスタを含むことを特徴とする請求項１３記載のレベル変換器。
【請求項１７】
入力信号を受信する段階と、
スリープ・モードの出現しない状態に応答して、前記入力信号を出力端子へ伝達する段階と、
別の信号を示す値でラッチをプログラムする段階と、
前記スリープ・モードに応答して、前記別の信号を出力端子に伝達する段階と、
から構成されることを特徴とする方法。
【請求項１８】
前記プログラムする段階が、前記スリープ・モードの開始に応答して前記値を前記ラッチに格納する段階を含むことを特徴とする請求項１７記載の方法。
【請求項１９】
前記値が前記スリープ・モードの前記始めで前記入力信号を示すことを特徴とする請求項１７記載の方法。
【請求項２０】
リセット・モードに応答して予め定義された信号を前記出力端子に提供する段階をさらに含むことを特徴とする請求項１７記載の方法。
【請求項２１】
入力信号と出力信号との間の論理レベルを変換するためにレベル変換器を使用する段階と、
スリープ・モード中の漏れ電流を防止するために、前記レベル変換器と接地との間の電流を選択的に遮断する段階と、
から構成されることを特徴とする方法。
【請求項２２】
前記選択的に防止する段階が、前記スリープ・モード中に前記レベル変換器と接地との間の電流経路を遮断する段階をさらに含むことを特徴とする請求項２１記載の方法。
【請求項２３】
前記選択的に防止する動作が、前記スリープ・モードでないときに前記レベル変換器を接地に結合する段階を含むことを特徴とする請求項２１記載の方法。
【請求項２４】
前記選択的に防止する段階が、選択的に前記電流を防止するために、前記レベル変換器内で使用されるトランジスタよりも厚いゲートのトランジスタを使用する段階を含むことを特徴とする請求項２１記載の方法。
【請求項２５】
論理トランジスタと、
前記論理トランジスタの両端の電圧レベルを制限するために結合された分離トランジスタと、
前記分離トランジスタと電圧供給との間で結合されたプルアップ・トランジスタと、
から構成されることを特徴とするレベル変換器。
【請求項２６】
前記論理トランジスタの少なくとも１つのために制御信号を生成するインバータをさらに含み、前記インバータは、前記第１の電圧供給をオフにするのに先立って、別の低電圧供給によって電力を供給されることを特徴とする請求項２５記載のレベル変換器。
【請求項２７】
前記論理トランジスタが、前記第１の電圧供給をオフにするのに先立ってオフにすることができる第２の低電圧供給で動作することを特徴とする請求項２５記載のレベル変換器。
【請求項２８】
前記論理トランジスタの動作を選択的に可能にするために、前記論理トランジスタを選択的に接地に結合する制御トランジスタをさらに含むことを特徴とする請求項２５記載のレベル変換器。
【請求項２９】
論理トランジスタと、
前記論理トランジスタの動作を選択的に可能にするために、前記論理トランジスタを接地に選択的に結合する制御トランジスタと、
前記論理トランジスタの少なくとも１つのために制御信号を生成するインバータであって、前記インバータに第２の高電圧供給をオフするのに先立ってオフすることができる第１の電圧供給によって電力が供給される、インバータと、
前記論理トランジスタと前記第２の高電圧供給との間に結合されたプルアップ・トランジスタと、
から構成されることを特徴とするレベル変換器。
【請求項３０】
前記制御トランジスタの動作が、スリープ・モードを示す信号に応答して規制されることを特徴とする請求項２９記載のレベル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、スリープ・モード中の信号状態および漏れ電流の制御に関する。
【背景技術】
【０００２】
コンピュータ（例えば、パームトップ・コンピュータまたはノート型コンピュータ）は、コンピュータが目下使用されていないときに電力を節約するため、少なくとも１つのスリープ・モードを有する。このスリープ・モード中は、コンピュータの特定の半導体パッケージまたはチップへの１つ以上の電圧供給が遮断される。例えば、コンピュータのマイクロプロセッサにおいて、マイクロプロセッサの入力／出力（Ｉ／Ｏ）回路へ電力を供給するために高電圧コア供給が継続している一方で、スリープ・モード中にマイクロプロセッサの低電圧コア供給が遮断されることがある。
【０００３】
Ｉ／Ｏ回路は、マイクロプロセッサへの外部インターフェイスを使用可能な状態にしておくために、（シャット・ダウンする代わりに）スリープ・モード中は低電力状態で維持される。例えば、スリープ・モード中は、コア回路が遮断される一方で、Ｉ／Ｏ回路のいくつかの出力端子は特定の高位または低位の論理状態で保持される必要があり、かつ、Ｉ／Ｏ回路のいくつかの入力端子は、マイクロプロセッサをスリープ・モードからウェークアップさせることができる必要がある。しかしながら、このＩ／Ｏ回路のいくつかは、さらに、適切に機能するために低電圧供給が必要である。このように、低電圧コア供給が遮断されるので、マイクロプロセッサは、Ｉ／Ｏ回路のための低供給電圧を高電圧コア供給から生成するための電圧レギュレータを含むことがある。
【０００４】
より詳細な実施例として、図１は、Ｉ／Ｏ制御回路１０、レベル・シフタ１２、バッファ／リセット回路１４、および相補的な出力ドライバ１８を含むＩ／Ｏドライバ５を図示する。Ｉ／Ｏ制御回路１０は、入力端子７を経由して入力信号を受信する。非スリープ・モード中、Ｉ／Ｏ制御回路１０は、ピン７の両端の電圧を示す信号をその出力端子上に提供する。レベル・シフタ１２は、Ｉ／Ｏ制御回路１０からの信号の論理レベルを変換し、バッファ／リセット回路１４を経由して出力回路１８を駆動するための相補的な信号（ＰＵＬＬＵＰおよびＰＵＬＬＤＯＷＮと称する）を形成する。出力回路１８の出力端子１９は、入力端子７の両端に出現する論理信号を示す出力信号を提供する。
【０００５】
スリープ・モード中、Ｉ／Ｏ制御回路１０およびバッファ／リセット回路１４のようなＩ／Ｏドライバ５の回路は、ドライバ５の出力信号を予め定義された論理レベルにセットし、あるいはトライステートの出力端子１９までもセットすることができる。しかしながら、Ｉ／Ｏドライバ５は、スリープ・モード中にその低電圧回路のいくつかに電力を供給するために、スリープ・モード中に遮断される低電圧コア供給を代替する電圧レギュレータ２５を含んでもよい。
【０００６】
例えば、Ｉ／Ｏドライバ５は、それぞれの所要電力に従っておよそ３つの異なる領域、すなわち、低電圧コア供給電圧（ＶＬと称する）で電力がコンポーネントに供給される領域２０、ＶＬ供給電圧および高電圧コア供給電圧（ＶＨと称する）で電力がコンポーネントに供給される領域２２、およびＶＨ供給電圧で電力がコンポーネントに供給される領域２４を含む。図１で示されるように、例えば、Ｉ／Ｏ制御回路１０は領域２０に位置し、レベル・シフタ１２は領域２２に位置し、バッファ／リセット回路１４および出力ドライバ１８は領域２４に位置する。例えば、ＶＬ供給電圧はおよそ１ボルトであり、またＶＨ供給電圧はおよそ３．３ボルトである。図１に示されるように、Ｉ／Ｏドライバ５は、電圧レギュレータ２５を使用して領域２０，２２のためのＶＬ供給電圧を生成する。
【０００７】
上記配置の難点は、Ｉ／Ｏドライバ５によって占有されるダイ・スペースが、電圧レギュレータ２５を含むために著しく大きくなることである。更に、電圧レギュレータ２５を使用することで、スリープ・モード中に浪費される電力が増加する。電力供給が遮断されたときのこのような回路の動作に関する更なる難点は、漏れ電流によって生じる電力損失である。
【０００８】
したがって、上記問題点の１つ以上を解決できるような配置に対する継続的な要求がある。
【発明の開示】
【０００９】
図２において、本発明に従ったラッチの実施例５０が、スリープ・モード中に予め定義された論理状態を設定するために使用される。このように、ラッチ５０は、ビットまたは値でプログラム可能であり、スリープ・モード中に、ラッチ５０の出力端子７０上の電圧レベルを予め定義された状態にセットする。しかしながら、スリープ・モードでないとき、ラッチ５０は、ラッチ５０を介してその入力端子５６から出力端子７０へデータを伝達する。したがって、後述のように、ラッチ５０は、デバイスがスリープ・モードである間は、Ｉ／Ｏデバイスの特定の入力または出力端子の論理レベルをプログラムするために使用することができる。
【００１０】
より詳しくは、ラッチ５０は、その入力端子５６と出力端子７０の間の通信を制御する反転ドライバ６０を含む。このように、ラッチ５０がスリープ・モードでなく、あるいはリセットされていないとき、ドライバ６０は、入力端子５６から出力端子７０へ１ビットの入力信号（ＤＡＴＡと称する）を伝達する。しかしながら、ラッチ５０がスリープ・モードであるか、あるいはリセットされているときは、以下で述べるように、ラッチ５０がドライバ６０を不能にし、その結果、出力端子７０上に出現する信号は、入力端子５６上の信号によって提供されないが、その代わりにプログラムされた値によって提供される。
【００１１】
ドライバ６０は、ＮＯＲゲート５８の出力端子に接続されるトライステートの入力端子を含む。ＮＯＲゲート５８の一方の入力端子は、ラッチ５０がリセットされているとき、（例えば、高位に駆動されたことを）表明する信号（ＲＥＳＥＴと称する）を受信する。ＮＯＲゲート５８の他方の入力端子は、ラッチ５０がスリープ・モードであるとき、（例えば、高位に駆動されたことを）表明する信号（ＳＬＥＥＰと称する）を受信する。したがって、この配置により、ＳＬＥＥＰ信号またはＲＥＳＥＴ信号のいずれかが表明されるときは、ドライバ６０が不能になり、入力端子５６および出力端子７０間の通信を阻止する。
【００１２】
スリープ・モードを開始するためにＳＬＥＥＰ信号が非表明から表明に遷移するとき、ラッチ５０のラッチ回路６１は、出力端子７０上の信号（ＯＵＴと称する）によって示されるデータの現在のビットをラッチし、その結果、スリープ・モード中はＯＵＴ信号が保持される。たとえば、図３に関し、図３で図示される手法８６は、スリープ・モード中に出力端子７０の電圧レベルを特定の論理レベルにセットするように、ラッチ５０をプログラムするために用いることができる。
【００１３】
手法８６において、スリープ・モードが始まる前に、入力端子５６に適切な信号を提供することによって、データのビットがラッチ５０に提供される（ブロック８８）。次に、ＳＬＥＥＰ信号が表明され（ブロック９０）、一方でデータのビットを示す信号が出力端子７０に出現する。ＳＬＥＥＰ信号の表明に応答して、ラッチ回路６１が出力端子７０からの信号をラッチし（すなわち、ビットをラッチし）、その結果、ＳＬＥＥＰ状態の間はずっと同じ信号が出力端子７０上に残存する。
【００１４】
図２に関し、本発明のいくつかの実施例において、ラッチ回路６１は反転ドライバ６６、反転ドライバ６４およびインバータ６２を含む。ドライバ６６の入力端子は出力端子７０に結合され、また、ドライバ６６の出力端子はドライバ６４の入力端子に結合される。ドライバ６４の出力端子は出力端子７０に結合される。ドライバ６４のトライステートの端子はインバータ６２の出力端子に結合され、さらにそれがＮＯＲゲート５８の出力端子に結合される。
【００１５】
ＳＬＥＥＰおよびＲＥＳＥＴの信号の両方が非表明であるとき、ドライバ６４は不能になり、それによって、ラッチ回路６１を不能にし、入力端子５６と出力端子７０との間の直接通信を可能にする。ＳＬＥＥＰ信号が表明され、ＲＥＳＥＴ信号が非表明であるとき、ドライバ６４，６６の両方が可能になり、出力端子７０における信号をラッチする。
【００１６】
ＲＥＳＥＴ信号が表明されたとき（ＳＬＥＥＰ信号の状態にかかわらず）、ラッチ５０の回路７６が、出力端子７０の信号を予め定義されたリセット論理レベルにセットする。これを実行するために、例えば、回路７６は、Ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ８０）およびＰ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ７７）を含む。ＰＭＯＳＦＥＴ７７のソース端子は正の電圧供給に結合され、ＰＭＯＳＦＥＴ７７のドレイン端子はＮＭＯＳＦＥＴ８０のドレイン端子に結合される。ＮＭＯＳＦＥＴ８０のソース端子は接地に結合される。ＮＭＯＳＦＥＴ８０およびＰＭＯＳＦＥＴ７７のドレイン端子は、ドライバ６４の入力端子に結合される。
【００１７】
ＲＥＳＥＴ信号が表明されるとき、インバータ６４の入力端子上で予め定義された論理レベルを設定する方法で、ＮＭＯＳＦＥＴ８０およびＰＭＯＳＦＥＴ７７のゲート端子が接続される。例えば、ＲＥＳＥＴ信号が表明されるときにインバータ６４の入力端子上で論理１レベルを設定するため、ＰＭＯＳＦＥＴ７７のゲート端子がインバータ７２の出力端子に結合されてＲＥＳＥＴＢ信号（反転ＲＥＳＥＴ信号）を受信し、また、ＮＭＯＳＦＥＴ８０のゲート端子は小バイアス電圧に結合されるか、またはＮＭＯＳＦＥＴ８０のドレイン端子に結合されてレジスタを形成する。他の実施例として、ＲＥＳＥＴ信号が表明されるときにインバータ６４の入力端子上で論理０レベルを設定するために、ＮＭＯＳＦＥＴ８０のゲート端子が入力端子５２に結合されてＲＥＳＥＴ信号を受信し、また、ＰＭＯＳＦＥＴ７７のゲート端子は小バイアス電圧に結合されるか、またはＰＭＯＳＦＥＴ７７のドレイン端子に結合されてレジスタを形成する。
【００１８】
したがって、上記の配置により、ＲＥＳＥＴ信号が表明されるとき、ドライバ６６が不能になってラッチ回路６１が不能になり、出力端子７０に出現する電圧が回路７６によって制御される。注目すべきは、ＲＥＳＥＴ信号が非表明された後、ＳＬＥＥＰ信号が現在表明される場合には、スリープ・モードが残存している間はＲＥＳＥＴ信号の表明中に設定された電圧レベルがラッチされることである。
【００１９】
一例として、ラッチ５０は、図４に図示されるＩ／Ｏドライバ１００のような回路内で使用することができる。Ｉ／Ｏドライバ１００は、２つのラッチ５０ａ，５０ｂを含み、これらはドライバ１００のスリープ・モード中も十分にパワーアップされている高供給電圧セクション１３４（例えば３．３ボルトを供給するセクション）に位置する。しかしながら、ラッチ５０ａ，５０ｂは、Ｉ／Ｏドライバ１００内の高供給電圧と低供給電圧が結合したセクション１３２内の回路であるレベル・シフタ１０６から相補的な論理信号（ＰＵＬＬＵＰおよびＰＵＬＬＤＯＷＮと称する）を受信する。レベル・シフタ１０６は、入力ピン１０１上に出現する信号に応答してＩ／Ｏ制御回路１０２によって供給される低レベルの論理信号（すなわち低論理１レベルを有する信号）に応答して、ＰＵＬＬＵＰとＰＵＬＬＤＯＷＮの信号を提供する。Ｉ／Ｏ制御回路１０２は、低電圧セクション１３０に位置する。したがって、Ｉ／Ｏ制御回路１０２およびレベル・シフタ１０６は、スリープ・モード中に不正確な信号を提供することがあるが、その理由は、低電圧コア供給がスリープ・モード中に遮断される場合に、Ｉ／Ｏドライバ１００が、その低電圧コンポーネントに電力を供給するための電圧供給を含まないからである。
【００２０】
しかしながら、上述のように、ラッチ５０ａは、リセット時およびスリープ・モード中に、ＰＵＬＬＵＰ信号の代わりに予め定義された論理レベルが提供されることを保証する。より詳しくは、ラッチ５０ａは、ドライバ１００の通常動作中（スリープ・モードの範囲外）に、ＰＵＬＬＵＰ信号に続く信号（ＰＵＬＬＵＰ２と称する）を提供する。しかしながら、上述のように、リセットに応答して、およびスリープ・モード中に、ラッチ５０ａは、ＰＵＬＬＵＰ信号の状態にかかわらず、ＰＵＬＬＵＰ２信号をプログラムされた論理レベルにセットする。
【００２１】
同様に、上述のように、ラッチ５０ｂは、リセット時およびスリープ・モード中に、ＰＵＬＬＤＯＷＮ信号の代わりに予め定義された論理レベルが提供されることを保証する。より詳しくは、ラッチ５０ｂは、ドライバ１００の通常動作中にＰＵＬＬＤＯＷＮ信号に続いて信号（ＰＵＬＬＤＯＷＮ２と称する）を提供する。しかしながら、上述のように、ラッチ５０ｂは、リセットに応答して、およびスリープ・モード中に、ＰＵＬＬＤＯＷＮ信号の状態にかかわらず、予め定義された論理レベル（リセットのため）またはラッチされた値（スリープ・モードのため）にＰＵＬＬＤＯＷＮ２信号をセットする。
【００２２】
ＰＵＬＬＵＰ２信号は（バッファ１０８を経由して）出力ＰＭＯＳＦＥＴ１１０を駆動し、またＰＵＬＬＤＯＷＮ２信号は（バッファ１１２を経由して）出力ＮＭＯＳＦＥＴ１１４を駆動する。ＰＭＯＳＦＥＴ１１０のソース端子は電圧供給に結合され、またＮＭＯＳＦＥＴ１１４のソース端子は接地に結合される。ＮＭＯＳＦＥＴ１１４およびＰＭＯＳＦＥＴ１１０のドレイン端子は、共にＩ／Ｏドライバ１００の出力端子１２０に結合される。
【００２３】
ラッチ５０は、ラッチ５０ｃのように、Ｉ／Ｏドライバ１００に外部の他の回路内で使用することができ、ＮＡＮＤゲート１２４と共に、リセット中およびスリープ・モード中に入力バッファ（図示せず）の入力端子１２６の電圧レベルを規制する。このように、ＮＡＮＤゲート１２４の出力端子は入力端子１２６に結合され、ＮＡＮＤゲート１２４の一方の入力端子はラッチ５０ｃの出力端子からの信号（ＩＥＮと称する）を受信するために結合され、また、ＮＡＮＤゲート１２４の他の入力端子は、Ｉ／Ｏドライバ１００の出力端子１２０に結合される。通常動作中に、ラッチ５０ｃは、ラッチ５０ｃを通して論理１入力信号を通信し、ＩＥＮ信号の論理レベルを論理１レベルにセットし、レベルによってＮＡＮＤゲート１２４は、Ｉ／Ｏドライバ１００の出力端子１２０から入力バッファの入力端子１２６へ信号を伝達する。しかしながら、リセットに応答して、またはスリープ・モード中に、ラッチ５０ｃは、ＩＥＮ信号の論理レベルを予め定義された論理０レベル（リセットのため）またはラッチされた値（スリープ・モードのため）にセットし、出力端子１２０から入力端子１２６を分離する。
【００２４】
レベル・シフタ１０６は、その入力および出力端子間の論理レベルを変換するために１以上のレベル変換器を有することができる。このように、レベル変換器の入力端子は、その出力端子での信号に関する論理１レベル（例えば３．３ボルト）との比較において、より低い論理１レベル（例えば１ボルト）を使用する論理信号を受信する。図５には、従来型のレベル変換器２００が示される。変換器２００は、薄いゲートの垂直ドレインＮ型金属酸化膜半導体電界効果トランジスタ（ＶＤＮＭＯＳＦＥＴ）２０６，２０８を含む。ＶＤＮＭＯＳＦＥＴ２０６，２０８の両方のソース端子は接地に結合される。ＶＤＮＭＯＳＦＥＴ２０６のゲート端子は入力信号（ＩＮと称する）を受信し、また、ＶＤＮＭＯＳＦＥＴ２０８のゲート端子は、（低い供給電圧（例えば約１ボルト）によって電力が供給された）インバータ２０７によって提供される、ＩＮ信号の反転バージョンを受信する。ＩＮ信号は、レベル変換器の出力端子２２０に出現する論理１レベルの信号（ＯＵＴと称する）の電圧（例えば３．３ボルト）と比較して、より低い電圧（例えば１ボルト）の論理１レベルを有する。
【００２５】
ＶＤＮＭＯＳＦＥＴ２０６のドレイン端子は、厚いゲートのＰＭＯＳＦＥＴ２１４のドレイン端子および厚いゲートＰＭＯＳＦＥＴ２１６のゲート端子に結合される。ＰＭＯＳＦＥＴ２１４，２１６の両方のソース端子は、より高い論理１レベルのＯＵＴ信号に応答する供給電圧（Ｖｈｉｇｈと称する）に結合される。ＰＭＯＳＦＥＴ２１６のドレイン端子は、ＰＭＯＳＦＥＴ２１４のゲート端子、出力端子２２０、およびＶＤＮＭＯＳＦＥＴ２０８のドレイン端子に結合される。
【００２６】
上記配列により、ＩＮ信号が論理０レベルを有する場合、ＶＤＮＭＯＳＦＥＴ２０６は導電状態でなく、ＶＤＭＯＳＦＥＴ２０８は導電状態である。ＶＤＮＭＯＳＦＥＴ２０８の導電状態は、次に、出力端子２２０を接地に導き、その結果ＯＵＴ信号は論理０レベルを有する。ＯＵＴ信号の論理０レベルは、次に、ＰＭＯＳＦＥＴ２１４を導電状態にし、導電状態は、ＰＭＯＳＦＥＴ２１６が導電状態になるのを妨げるために、ＰＭＯＳＦＥＴ２１６のゲート端子をＶｈｉｇｈ電圧に導く。
【００２７】
ＩＮ信号が論理１レベルを有する場合、ＶＤＮＭＯＳＦＥＴ２０６は導電状態であり、ＶＤＭＯＳＦＥＴ２０８は導電状態でない。ＶＤＮＭＯＳＦＥＴ２０６の導電状態は、次に、ＰＭＯＳＦＥＴ２１６のゲート端子を論理０レベルに導き、これによってＰＭＯＳＦＥＴ２１６が出力端子２２０をＶｈｉｇｈ電圧に導くような導電状態にし、したがって、ＯＵＴ信号が論理１レベルを有するようにする。出力端子２２０での論理１レベルによって、ＰＭＯＳＦＥＴ２１４は導電状態になり、それによって、ＶＤＮＭＯＳＦＥＴ２０６がＰＭＯＳＦＥＴ２１６のゲート端子を接地へ導くことを可能にする。
【００２８】
上記配置の難点は、スリープ・モードに対する備えがないことである。この手法では、スリープ・モードにおいて、遮断されている低電圧の電力供給（例えばＶＣＣ）のためにＶＤＮＭＯＳＦＥＴ２０６，２０８のゲート端子がフロートする一方で、Ｖｈｉｇｈ電圧が残存する。このような状況下では、ＶＤＮＭＯＳＦＥＴ２０６，２０８のゲート端子は、それぞれのゲート端子と接地との間で生成された漏洩経路のためにスレッショルド電圧（ＶＴ）に接近する。
【００２９】
接地への漏洩経路の生成を防止するために、本発明に従ったレベル変換器の実施例２５０（図６参照）は、上記のトランジスタに加えて厚いゲートＶＤＮＭＯＳＦＥＴ２７０を含む。ＶＤＮＭＯＳＦＥＴ２０６，２０８のソース端子が接地結合される代わりに、これらのソース端子が、ＶＤＮＭＯＳＦＥＴ２７０のドレイン端子に結合される。ＶＤＮＭＯＳＦＥＴ２７０のゲート端子は、ＸＳＬＥＥＰと称する信号を受信し、ＶＤＮＭＯＳＴＦＥＴ２７０のソース端子は接地に結合される。
【００３０】
ＸＳＬＥＥＰ信号はインバータ１０７によって提供される反転ＳＬＥＥＰ信号である（図４参照）。ＸＳＬＥＥＰ信号がスリープ・モード中に非表明（例えば、低く駆動）されるとき、ここで述べられるように、レベル変換器２５０は不能になる。したがって、レベル変換器２５０がレベル・シフタ１０６（図４）内で使用されるとき、レベル・シフタ１０６も不能になり、それによって、上記ように、スリープ・モード中にＰＵＬＬＵＰおよびＰＵＬＬＤＯＷＮ信号が不正確になる。
【００３１】
レベル変換器２５０がスリープ・モードでない場合、どのトランジスタが導電状態にあるかに依存して、ＸＳＬＥＥＰ信号が表明され（例えば、高く駆動される）、ＶＤＮＭＯＳＦＥＴ２７０を導電状態にし、ＶＤＮＭＯＳＦＥＴ２０６，２０８のため電流経路を確立させる。しかしながら、スリープ・モード中は、ＸＳＬＥＥＰ信号が非表明されて（例えば、低く駆動される）、ＶＤＮＭＯＳＦＥＴ２７０が非導電状態になり、したがって接地への漏洩電流経路の形成を防止する。
【００３２】
ＶＤＮＭＯＳＦＥＴ２７０は、ＶＤＮＭＯＳＦＥＴ２０６または２０８のいずれかよりも厚いゲート酸化膜を有し、それによって、それをより破損しにくくする。さらに、比較的厚いゲート酸化膜に加えて、ＶＤＮＭＯＳＦＥＴ２７０は約０．７ボルトのスレッショルド電圧（Ｖｔ）を有してもよく、また、ＶＤＮＭＯＳＦＥＴ２０６，２０８は、それぞれ約０．３ボルトに近いスレッショルド電圧を有してもよい。
【００３３】
本発明のいくつかの実施例では、レベル変換器は、ＰＭＯＳＦＥＴ２１４およびＶＤＮＭＯＳＦＥＴ２０６のドレイン端子間に結合されたドレイン・ソース経路を有する分離した薄いゲートＶＤＭＯＳＦＥＴ２５６、および、ＰＭＯＳＦＥＴ２１６およびＶＤＮＭＯＳＦＥＴ２０８のドレイン端子間に結合されたドレイン・ソース経路を有する他の分離した薄いゲートＶＤＮＭＯＳＦＥＴ２５４を含む。ＶＤＮＭＯＳＦＥＴ２０６，２０８のゲート端子は、ＶＣＣ供給電圧に結合される。ＶＤＮＭＯＳＦＥＴ２５４，２５６は、高いドレイン電圧許容性のある薄いゲートのデバイスであり、高電圧に対してＮチャネルのＶＤＮＭＯＳＦＥＴ２０６，２０８を保護する。
【００３４】
本発明は、限られた数の実施例に関して記述されているが、この開示によって利益を受ける当業者であれば、そこから多数の修正および変更を想到するであろう。添付の請求項は、本発明の精神および範囲内である限り、このような修正および変更をすべて包含することを意図するものである。
【図面の簡単な説明】
【００３５】
【図１】先行技術のＩ／Ｏドライバの概要図である。
【図２】本発明の実施例に従ったラッチの概要図である。
【図３】本発明の実施例に従った、スリープ・モードのためのラッチをプログラムするための手法を示すフローチャートである。
【図４】本発明の実施例に従ったＩ／Ｏドライバの概要図である。
【図５】先行技術のレベル変換器の概要図である。
【図６】本発明の実施例に従ったレベル変換器の概要図である。
【図１】
2005524251.tif 000002
【図２】
2005524251.tif 000003
【図３】
2005524251.tif 000004
【図４】
2005524251.tif 000005
【図５】
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【図６】
2005524251.tif 000007
【手続補正書】
【提出日】平成16年11月11日(2004.11.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力信号を受信する入力端子と、
出力端子と、
値でプログラム可能なラッチであって、スリープ・モードでない回路に応答して前記入力信号を前記出力端子へ伝達し、および、スリープ・モードにある前記回路に応答して別の信号を前記値の示す前記出力端子に提供する、ラッチと、
から構成されることを特徴とする回路。
【請求項２】
前記スリープ・モードへ遷移する前記回路に応答して、前記ラッチが前記値を格納することを特徴とする請求項１記載の回路。
【請求項３】
前記回路が前記スリープ・モードへ遷移するとき、前記値が前記入力信号を示すことを特徴とする請求項１記載の回路。
【請求項４】
リセットされている前記回路に応答して、前記ラッチが予め定義された信号を前記出力端子に提供することを特徴とする請求項１記載の回路。
【請求項５】
前記回路が前記スリープ・モードであるかどうかにかかわらず、前記ラッチが前記予め定義された信号を前記出力端子に提供することを特徴とする請求項４記載の回路。
【請求項６】
スリープ・モードでないドライバ回路に応答して、前記ドライバ回路への入力信号を示す少なくとも１つの信号を生成するレベル・シフタと、
出力信号を生成する出力回路と、
値でプログラム可能なラッチであって、前記ラッチは、前記スリープ・モードでない前記ドライバ回路に応答して、前記出力回路に前記入力信号を示す第１信号を生成させ、および、前記スリープ・モードである前記ドライバ回路に応答して、前記出力回路に前記値を示す第２信号を生成させる、ラッチと、
から構成されることを特徴とするドライバ回路。
【請求項７】
前記ラッチは、前記第２信号を形成するために、前記スリープ・モードへ遷移する前記回路に応答して前記値を格納することを特徴とする請求項６記載のドライバ回路。
【請求項８】
前記回路が前記スリープ・モードへ遷移するときに、前記値が前記入力信号を示すことを特徴とする請求項６記載のドライバ回路。
【請求項９】
前記ラッチは、リセットされている前記回路に応答して、前記出力回路に予め定義された信号を提供させることを特徴とする請求項６記載のドライバ回路。
【請求項１０】
前記回路が前記スリープ・モードであるかどうかにかかわらず、前記ラッチは前記出力回路に前記予め定義された信号を提供させることを特徴とする請求項９記載のドライバ回路。
【請求項１１】
前記レベル・シフタは、前記スリープ・モード中は不能になることを特徴とする請求項６記載のドライバ回路。
【請求項１２】
前記スリープ・モード中に前記レベル・シフタを不能にするために、前記レベル・シフタに前記スリープ・モードの指示を与えるインバータをさらに含み、前記インバータは前記スリープ・モードの別の指示を受信し、前記スリープ・モードの開始に応答して前記ラッチに前記値をラッチさせることを特徴とする請求項６記載のドライバ回路。
【請求項１３】
第１論理１レベルに関連する入力信号に応答して、前記第１論理１レベルとは異なる第２論理１レベルに関連する出力信号を生成する第１回路と、
スリープ・モードに応答して接地から前記第１回路を分離するための第２回路と、
から構成されることを特徴とするレベル変換器。
【請求項１４】
前記第２回路は、前記スリープ・モードでない前記レベル変換器に応答して、前記第１回路を接地に結合することを特徴とする請求項１３記載のレベル変換器。
【請求項１５】
前記入力信号は、前記スリープ・モード中は予め定義されたレベルでないことを特徴とする請求項１３記載のレベル変換器。
【請求項１６】
前記第１回路は、第１のゲート厚を有する少なくとも１つのトランジスタを含み、前記第２回路は、前記第１のゲート厚よりも実質上大きい第２のゲート厚を有する少なくとも１つのトランジスタを含むことを特徴とする請求項１３記載のレベル変換器。
【請求項１７】
入力信号を受信する段階と、
スリープ・モードの出現しない状態に応答して、前記入力信号を出力端子へ伝達する段階と、
別の信号を示す値でラッチをプログラムする段階と、
前記スリープ・モードに応答して、前記別の信号を出力端子に伝達する段階と、
から構成されることを特徴とする方法。
【請求項１８】
前記プログラムする段階が、前記スリープ・モードの開始に応答して前記値を前記ラッチに格納する段階を含むことを特徴とする請求項１７記載の方法。
【請求項１９】
前記値は、前記スリープ・モードの前記開始で前記入力信号を示すことを特徴とする請求項１７記載の方法。
【請求項２０】
リセット・モードに応答して予め定義された信号を前記出力端子に提供する段階をさらに含むことを特徴とする請求項１７記載の方法。
【請求項２１】
論理レベルを入力信号と出力信号との間に変換するためのレベル変換器を使用する段階と、
スリープ・モード中の漏れ電流を防止するために、前記レベル変換器と接地との間の電流を選択的に遮断する段階と、
から構成されることを特徴とする方法。
【請求項２２】
前記選択的に防止する段階は、前記スリープ・モード中に前記レベル変換器と接地との間の電流経路を遮断する段階をさらに含むことを特徴とする請求項２１記載の方法。
【請求項２３】
前記選択的に防止する動作は、前記スリープ・モードでないときに前記レベル変換器を接地に結合する段階を含むことを特徴とする請求項２１記載の方法。
【請求項２４】
前記選択的に防止する段階が、選択的に前記電流を防止するために、前記レベル変換器内で使用されるトランジスタよりも厚いゲートのトランジスタを使用する段階を含むことを特徴とする請求項２１記載の方法。
【請求項２５】
論理トランジスタと、
前記論理トランジスタの両端の電圧レベルを制限するために結合された分離トランジスタと、
前記分離トランジスタと電圧供給との間で結合されたプルアップ・トランジスタと、
から構成されることを特徴とするレベル変換器。
【請求項２６】
前記論理トランジスタの少なくとも１つのために制御信号を生成するインバータをさらに含み、前記インバータは、前記第１の電圧供給をオフにするのに先立ってオフにすることができる別の低電圧供給によって電力が供給されることを特徴とする請求項２５記載のレベル変換器。
【請求項２７】
前記論理トランジスタが、前記第１の電圧供給をオフにするのに先立ってオフにすることができる第２の低電圧供給で動作することを特徴とする請求項２５記載のレベル変換器。
【請求項２８】
前記論理トランジスタの動作を選択的に可能にするために、前記論理トランジスタを選択的に接地に結合する制御トランジスタをさらに含むことを特徴とする請求項２５記載のレベル変換器。
【請求項２９】
論理トランジスタと、
前記論理トランジスタの動作を選択的に可能にするために、前記論理トランジスタを接地に選択的に結合する制御トランジスタと、
前記論理トランジスタの少なくとも１つのために制御信号を生成するインバータであって、前記インバータに第２の高電圧供給をオフするのに先立ってオフすることができる第１の電圧供給によって電力が供給される、インバータと、
前記論理トランジスタと前記第２の高電圧供給との間に結合されたプルアップ・トランジスタと、
から構成されることを特徴とするレベル変換器。
【請求項３０】
前記制御トランジスタの動作は、スリープ・モードを示す信号に応答して規制されることを特徴とする請求項２９記載のレベル変換器。