(57)【要約】本発明は、第１出力（ｘ）がスイッチ（ｓ，ｓｑ）の一方によって第１電位（０）にある制御装置のフットポイント（Ｖ）に接続され、かつ第２出力（ｘｑ）が他のスイッチ（ｓｑ，ｓ）によって前記制御装置のフットポイント（Ｖ）に接続できる場合に、２個の出力（ｘ，ｘｑ）とともに入力信号（ａ，ａｑ）によって駆動することのできるスイッチを備えた信号処理装置（１２）を有するデュアルレール出力信号を生成するための回路構成および方法に関する。信号処理装置は、デュアルレール信号＜ｚ，ｚｑ＞を生成するために、スイッチング装置（１３）を介して回路構成の出力に接続される。この場合、スイッチング装置（１３）の出力（Ｅ１，Ｅ２）は、それぞれ制御信号（７）の関数である入力（Ｄ１，Ｄ２）の一方または双方に接続することができる。
2005528022.tif 000002
【特許請求の範囲】
【請求項１】
−デュアルレール入力信号（ａ，ａｑ）を受信するための少なくとも２個の接続（Ａ１，Ａ２）を有する第１入力と、
−制御信号（７）を受信するための第２入力（Ｇ）と、
−それぞれが入力信号（ａ，ａｑ）の機能として駆動される第１スイッチ（ｓ）と第２スイッチ（ｓｑ）を有し、第１出力（ｘ）がスイッチ（ｓｑ，ｓ）の一方によって第１電位（０）状態にある制御装置のフットポイントに接続することができ、第２出力（ｘｑ）が他のスイッチ（ｓ，ｓｑ）によって前記制御装置（ｖ）に接続することができる２個の出力（ｘ，ｘｑ）を有する信号処理装置（１２）と、
−出力（Ｅ１，Ｅ２）はそれぞれ制御信号（７）の関数として入力（Ｄ１、Ｄ２）の一方または双方に接続することができる、信号処理装置の出力（ｘ，ｘｑ）に接続された２個の入力（Ｄ１，Ｄ２）および回路装置の２個の出力（Ｆ１，Ｆ２）に接続された２個の出力（Ｅ１，Ｅ２）を有するスイッチング装置（１３）と、
−出力（Ｆ１，Ｆ２）がスイッチング装置（１３）および信号処理（１２）を介して信号処理装置のフットポイント(ｖ)に接続されていない場合に、電位を回路構成の出力（Ｆ１，Ｆ２）に規定するための電位監視手段とを備えることを特徴とする、デュアルレール出力信号（ｚ，ｚｑ）を生成するための回路構成。
【請求項２】
スイッチング装置が、
−Ｅ１がＤ１に接続され、およびＥ２がＤ２に接続されており：
ｚ＝ｎｏｔ（ｆ（ａ））であり、
−Ｅ１がＤ２および、Ｄ１に接続されたＥ２に接続されており：
ｚ＝（ｆ（ａ））であり、
−Ｅ１がＤ１およびＤ２に接続されてＥ２が開状態：Ｚ＝０であり、
−Ｅ２がＤ１およびＤ２に接続されてＥ１が開状態：Ｚ＝１
である操作状態になるように設計されていることを特徴とする請求項１記載の回路構成。
【請求項３】
充電信号（ｐｑ；ｐ）によって駆動することができ、各送信データ項目の前に、データを搬送する出力のすべての接続（Ｆ１，Ｆ２）に対して所定の同一電位を生成することのできる充電装置（１５）を備えたことを特徴とする請求項目１または２のいずれかに記載の回路構成。
【請求項４】
信号処理装置（１２）およびスイッチング装置（１３）のスイッチを介して、第１電位（Ｖ０）と第２電位（ＶＤＤ）との間の直接接続を防止するため、充電信号（ｐｑ，ｑ）により駆動することができるスイッチが信号処理回路（１２）およびスイッチング装置（１３）に直列になるように配置されていることを特徴とする請求項１ないし３のいずれかに記載の回路構成。
【請求項５】
信号処理装置（１２）が排他的論理和関数が実行されるスイッチングネットワークを含むことを特徴とする請求項１ないし４のいずれかに記載の回路構成。
【請求項６】
２個の関連するデータ線上においてデュアル出力レール信号ｚ、ｚｑを生成する方法であって、
−信号
【数９】
2005528022.tif 000011
によって制御される第１スイッチ（ｓ）および第２信号
【数１０】
2005528022.tif 000012
によって制御される第２スイッチを提供するａｑ＝ｎｏｔ（ａ）である有効データ信号について
【数１】
2005528022.tif 000013
であり、このときａ，ａｑがデュアルレールデータ入力信号である、方法ステップと、
データ線のスイッチ（ｓ，ｓｑ）へ接続する方法ステップとを含み接続ステップは、
−第１スイッチ（ｓ）への第１データ線の接続および第２スイッチ（ｓｑ）への第２データ線の接続または、
−第２スイッチ（ｓｑ）への第１データ線の接続および第１スイッチ（ｓ）への第２データ線の接続または、
−第１および第２スイッチ（ｓ，ｓｑ）への第１データ線の接続および第１スイッチ（ｓ）および第２スイッチ（ｓｑ）への第２データ線の非接続または、
−第１スイッチ（ｓ）および第２スイッチ（ｓｑ）への第２データ線の接続と第１スイッチ（ｓ）および第２スイッチ（ｓｑ）への第１データ線の非接続、
の組み合わせを含み、スイッチ（ｓ，ｓｑ）が閉じられた場合、このスイッチ（ｓ，ｓｑ）に接続されたデータ線が第１電位へになり、第２電位がその他のデータ線に関係することができることを特徴とする方法。
【発明の詳細な説明】
【背景技術】
【０００１】
通常、スイッチングネットワークは、処理される情報の各ビットが物理的に１個の、ただ１個の電気ノードで表わされるほど、超小型電子工学的に設計される。このような構成は「単軌道」回路技術ともいわれる。しかしながら、これらのスイッチングネットワークは、不正な第３者機密情報にアクセスするときに利用する、いわゆる差動電流プロファイル分析に対して相対的に不安定である。差動電流形状プロファイル（差動電力分析ＤＰＡともいう）は、例えば、セキュリティ目的のスマートカードに対する攻撃に用いる最も重要な方法のひとつである。これは、機密情報（パスワード、暗号化キー）に対する故意の攻撃も包含する。所与のプログラム及び所与のアルゴリズムについて、多くのプログラムが実行される場合、系統的データ変化と各電荷積分との相関関係から保護されるべき情報についての結果を導き出すことが可能な場合に、統計的手法および／または１以上のクロック信号に関して計算された電荷積分によって測定されたスマートカードの電流形状が評価される。
【発明の開示】
【課題を解決するための手段】
【０００２】
データ経路または信号経路内の各ビットが１個、ただ１個の電気ノードｋで表される従来のシングルレール回路と異なり、デュアルレール回路技術を利用し実装すれば、各ビットがｋおよびｋｑの２個のノードで表され、ｋがこのビットの真論理値ｂに対応し、かつｋｑが否定値ｂｎ＝ｎｏｔ(ｂ)に対応する場合、このビットは有効論理値を有することになる。
【０００３】
このため、値ｂ＝１を送信しようとする場合、ノードｋにおける“１”を送信することによって行われる。一方、同時に値“０”がノードｋｑで送信され、結果として“１”及び“０”の両方が送信されることになる。値ｂ＝０を送信する場合は、同時に値“１”もノードｋｑにて送信される。このように、両方の場合に“１”及び“０”が送信される。ノードｋとｋｑが物理的に等しいと仮定すると、差動電流形状分析を、“１”または“０”がデータ項目として送信されているかの識別に使用することはもはや不可能である。しかしながら、このことは、送信されたデータ項目毎に信号の変化が実際に発生している場合、すなわち情報“１”と“０”が交換可能である限り、実際に生じる。多くの等しいデータ項目が順次送信されたとすると、差動電流プロファイル分析による攻撃が低下する。
【０００４】
ここで電荷積分の所望の不変化を達成するには、論理値（ｂ，ｂｎ）＝（１，０）または（０，１）または（０，１）を有する二つの状態間に、いわゆる充電状態（単に充電ともいう）をそれぞれ挿入し、ｋ、ｋｑ双方を同じ電位に充電し、論理的に無効な値（１，１）または（０，０）である論理値（ｂ，ｂｎ＝（１，０）または（０，１）をとるようにする。充電状態（１，１）の状態は以下のように現れる。（１，１）→（０，１）→（１，１）→（１，０）→（１，１）→（１，０）→（１，１）→（０，１）・・・。
【０００５】
上記の数字列がどのような場合であっても、対象となる状態ビットの論理有効値ｂにかかわらず、１個のノード、ただ１個のノードに対する電荷が（１，１）→（ｂ、ｂｎ）に移行するときはそれぞれ、“１”から“０”に変化し、１個のノード、ただ１個のノードに対する電荷が（ｂ，ｂｎ）→（１，１）へ移行する場合は、すべて“０”から“１”に変化する充電状態（０，０）の状態列でも同じことがいえる。
【０００６】
このため、ノードｋ、ｋｑが同じ電気容量を確実に持つように気をつけていれば、上記の状態列に対応する電荷積分が論理有効値の列（ｂ，ｂｎ）から独立しているという状況になる。このように実行されるデータ経路の電流プロファイルは、処理されるデータの時間変化から独立しており、差動電流プロファイル分析に対して対向する。
【０００７】
デュアルレール信号は例えば、図１で示すようにデータ処理装置において使用される。この図は、演算論理回路２（ＡＬＵ）を有するデータ処理装置３を示す図である。このようなＡＬＵは、２つの入力値を互いに結合するために設けられる。２つの入力値ａ、ｂは図のように結合されて出力値ｃを形成する。結合した２つの入力値のうちのひとつを反転させてＡＬＵに入力することにより、減算処理を実行することができる。図１の例において、信号ａの代わりに信号ｎｏｔ（ａ）が必要となる。これを行うために、データ処理回路３は、関数ｎｏｔ（ａ）を生成するのに適したデータ処理回路１を有する。
【０００８】
入力回路１は信号ｚを生成し、この信号はＡＬＵに伝送される。他の状況においては、ＡＬＵに対する入力値として値“０”または値“１”が必要であり、従って入力回路１はこれらの２個の値を供給する能力をも有することになる。入力回路１に必要な出力関数ｚは以下通りである。
【０００９】
ｚ＝ｆ（ａ），
ｚ＝ｎｏｔ（ｆ（ａ）），
ｚ＝０  および
ｚ＝１
この場合の関数ｆは、例えば、データａがスクランブルされ、ＡＬＵにおいてさらに処理させるために、最初にディスクスクランブルされることを意図した場合に、入力データａがさらに処理され得ることを示している。入力回路に供給される制御信号Ｓ０、Ｓ１は、これら４つの処理のうちどれを実行すべきかを判定する。
【００１０】
図１に太線で示した信号ａ，ｂ、ｚ、ｃ用の信号経路に加えて、信号ａｑ、ｂｑ、ｚｑ、ｃｑ用の信号経路を細線で示してある。これらの信号経路または信号は、この回路がデュアルレール信号に好適なデータ処理回路３である場合に存在するものである。実際のデータ信号に加えて相補信号もまた存在するが、これは有効なデータ項目である場合に限る。上述の充電状態においては、同じ信号が双方の信号線上を伝送され、つまりａ＝ａｑ、ｂ＝ｂｑ、ｚ＝ａｑ、ｃ＝ｃｑとなる。
【００１１】
２個の制御ビットＳ０、Ｓ１で入力回路1によって提供される関数は以下の通りとなる。
【００１２】
ｚ＝ｎｏｔ（ｓ１・ｎｏｔ（ｆ（ａ＜ｎ：１＞＝Ｓ０・ｆ（ａ＜ｎ：１＞））．
従来技術によれば、このような関数は図２に示すような回路構成によって実行される。ｎビットの長さのデータワードａ＜ｎ：１＞が第１回路部４に入力され、関数ｆ（ａ）を形成する。この信号はさらに反転され、ｆ（ａ）とｎｏｔ（ｆ（ａ））の双方が以後の処理に利用可能となる。そして、ｆ（ａ）はさらに、論理積回路の制御ビットＳ１と結合する。２個の論理積ゲートからの出力値は、出力値ｚを形成するために、論理和回路と結合される。
【００１３】
このように、複数の従来の直列ゲートが用いられる。論理システムに従ったこのような回路構成は、特にシングルレール信号よりもデュアルレール信号を用いようとする場合には、使用する必要のあるトランジスタの数に関して比較的複雑である。さらに、このような回路構成における処理時間は比較的長いものとなる。
【００１４】
図１に図示した適用例から分かるように、このような回路１はデータ処理装置に１個だけ設けるものではなく、平行して処理されるべき各ビットに個別に備えなければならないものである。従って、３２ビットのバス幅によるプロセッサ動作には、回路は２×３２＝６４回含んでいなければならない。
【００１５】
従って、本発明は、デュアルレール出力信号を生成する回路構成であって、その設計がより簡素でより少ないトランジスタを用いて実行できるものを特定することを目的とする。さらに本発明は、対応する方法を詳述することを他の目的とする。
【００１６】
この目的は、デュアルレール入力信号を受信するための少なくとも２個の接続を有する第１入力と、制御信号を受信するための第２入力と、それぞれが入力信号の関数としてそれぞれ駆動される第１スイッチおよび第２スイッチを有し、信号処理回路に接続された２個の入力を有し、第１出力がスイッチの一方によって第１電位状態にある制御装置のフットポイントに接続することができ、第２出力が他のスイッチによって前記制御装置に接続することができる２個の出力を有し、出力はそれぞれ制御信号の関数として入力の一方または双方に接続することができる、出力に接続された２個の入力および２個の出力に接続された２個の出力を有するスイッチング装置と、出力がスイッチング装置および信号処理を介して信号処理装置のフットポイントに接続されていない場合に、電位を回路構成の出力に規制するための電位監視手段とを有する、デュアルレール出力信号を生成するための回路構成によって達成できる。
【００１７】
本発明の目的は、請求項６記載の方法によっても達成することができる。
【００１８】
本発明による回路構成の利点は、出力が値ｆ（ａ）とｆｑ＝ｎｏｔ（ｆ（ａ）だけでなく、２個の値“０”と“１”をも取れることにある。この場合、回路は物理的に非常に簡素になり、トランジスタを多く有することにはならない。信号処理回路における関数ｆ（ａ，ａｑ）およびｆｑ（ａ，ａｑ）の実行を担うトランジスタの他に、電位測定装置用のトランジスタとともに、スイッチング装置に必要なトランジスタは４個だけである。好ましい変形例では、電位測定装置に必要なトランジスタは２個のみである。
【００１９】
実際上１タイプのトランジスタのみを用いて回路全体を設計できるということは特に利点がある。この場合は、電荷反転処理についてより少ない電流を引き出すだけですむため、回路によって引き出される電流について確実な効果がある。
【００２０】
回路構成の特に有利な変形例によれば、スイッチング装置の出力であるＥ１、Ｅ２および入力であるＤ１、Ｄ２により下記の操作状況がなされる：
Ｅ１が、Ｄ１およびＤ２に接続したＥ２に接続：ｚ＝ｎｏｔ（ｆ（ａ））、
Ｅ１が、Ｄ２およびＤ１に接続したＥ２に接続：ｚ＝ｆ（ａ）
Ｅ１がＤ１およびＤ２接続し、Ｅ２が開放状態：ｚ＝０、
Ｅ１がＤ１およびＤ２接続し、Ｅ１が開放状態：ｚ＝１。
【００２１】
この場合、回路構成は、図１におけるデータ処理装置の場合のように入力回路の使用に必要な正確な機能性を有する。
【００２２】
伝送された各データ項目の前に、データを搬送するすべての出力の接続において所定の同じ電位を生成することのできる追加充電装置を備えるとさらに有効である。これにより、特に、差動電流プロファイル分析に対して良好な差動電流プロファイルが提供される。
【００２３】
信号処理装置の有益な実施例のひとつにおいて、信号処理装置は、排他的論理輪回路を含む。
【００２４】
図１は、導入部で既に記述した、本発明による回路構成を使用することのできるデータ処理装置を示す。
【００２５】
図２は、従来技術による回路構成で、同様に導入部で既に記述したものを示す。
【００２６】
図３は、本発明による回路構成を略図で示す。回路構成１１は入力Ａ１、Ａ２を有し、これらにはデュアルレール信号が供給される。この場合、入力Ａ１はデータ信号ａを受信し、入力Ａ２は相補信号ａｑを受信する。両信号とも信号処理装置１２に供給される。信号処理回路１２はブールスイッチング関数の回路具体例を表し、このとき
【００２７】
【数２】
2005528022.tif 000003
はｆのいわゆる“デュアルレール”表現である。
【００２８】
【数３】
2005528022.tif 000004
およびこの場合、
【００２９】
【数４】
2005528022.tif 000005
この場合、ｓ＝０およびｓｑ＝０は、各スイッチが開状態で、信号処理回路１２のフットポイントｖと信号処理回路１２の出力ｘおよびｘｑとの間が導通していないことを意味する。これに対して、ｓ＝１およびｓｑ＝１は、フットポイントｖが信号処理回路１２の各出力ｘおよびｘｑと導通していることを意味する。
【００３０】
信号処理回路１２の各出力ｘ、ｘｑはスイッチング装置１３の入力Ｄ１、Ｄ２に接続している。出力Ｅ１、Ｅ２は全体の回路構成の出力Ｆ１、Ｆ２に接続しており、その結果、デュアルレール信号である出力信号ｚ、ｚｑが回路で生成される。このようにデータが有効な場合、信号ｚｑは信号ｚに対する相補信号となる。
【００３１】
さらに、制御信号ｚが供給されて通過することのできる制御入力信号Ｇが、スイッチング回路１３に与えられる。制御信号７は、入力信号Ｄ１、Ｄ２がどのようにスイッチング装置１３の出力Ｅ１、Ｅ２に接続されるかについて決める。
【００３２】
操作の方法について説明するため、最初に、２個の入力Ｆ１、Ｆ２が電位監視装置１４により第２電位ＶＤＤにあるものと仮定する。信号処理装置１２および信号処理装置１３の適切なスイッチを閉状態にすると、図３に示すように、第１電位Ｖ０の各出力Ｆ１、Ｆ２を信号処理装置のフットポイントｖに接続することができる。
【００３３】
ここで、有効データ信号ａ，ａｑが存在すると仮定する。これは、他の接続は開いているが、ｘ、ｖ間の接続あるいはｘｑ、ｖ間の接続が閉じていることを意味する。これは、上記説明したように、データが有効である場合はデュアルレール信号ａ、ａｑが相補的であることを意味する。これはスイッチ関数ｓ、ｓｑについてもあてはまる。ここで、スイッチング装置１３の入力Ｄ１、Ｄ２および出力Ｅ１、Ｅ２が必要に応じて互いに接続できることを、信号７により確実にすることが可能となる。信号処理回路１２のフットポイントｖがスイッチｓによりｘｑに接続され、さらにＤ１がＥ１に接続されていると最初に仮定すると、出力Ｆ１はＶに導通するため、Ｆ１は電位Ｖ０に引き出される。従って、出力信号ｚは“０”となる。
【００３４】
デュアルレール信号方式の論理に従えば、これは、他の出力が相補電圧レベルすなわちＶＤＤでなければならないということを意味する。これと対応するように、電位監視装置１４は、出力Ｆ２を今説明した第２電位ＶＤＤに接続する。
【００３５】
Ｄ２もまたＥ２に接続されると、信号ｚ、ｚｑは信号処理装置１２のスイッチ位置のみに依存している。これにより関数ｚ＝ｎｏｔ（ｆ（ａ））が与えられる。
【００３６】
関数ｚ＝ｆ（ａ）の提供を意図する場合、Ｄ１をＥ２およびＤ２をＥ１に接続することにより、これを行う。
【００３７】
与えられる第３の関数は、ｚ＝０である。これは、Ｅ２への出力を開状他にしたまま、Ｅ１をＤ１およびＤ２に接続することにより与えられる。信号処理装置１２の出力ｘまたはｘｑのひとつは常にフットポイントｖに接続されている。Ｅ１がＤ１およびＤ２の双方に接続されるということは、スイッチング装置１３の出力Ｅ１は、付加されたデータａ、ａｑおよびデータの結果として生じる上記のスイッチの位置ｓ、ｓｑとは関係なく、信号処理回路１２のスイッチｓまたはスイッチｓｑの一方を介して、常に第１電位０と接続するということである。
【００３８】
関数ｚ＝１は、開状態に維持されているスイッチング装置１３の出力Ｅ１によって提供される。追加の駆動装置がなければ、出力Ｆ１における電位は第２電位に維持される。有効なデュアルレール信号を生成するために必要なことは、信号ｚｑを出力するために出力Ｆ２を第１電位にすることである。そのためには、出力Ｅ２をスイッチング装置１３の入力Ｄ１と入力Ｄ２の双方に接続する。上述したように、このように、出力Ｆ２は、付加されたデータａ、ａｑに関係なくフットポイントｖに接続される。
【００３９】
電位監視装置の簡単な実施形態において、この装置は、これによって２個のプルアップ抵抗器を備え、出力Ｆ１、Ｆ２が第２電位ＶＤＤに接続される。このような解決策をとった場合の不利益としては、１個の出力が第１電位Ｖ０に接続されているとき、平行電流が抵抗を流れ、これにより不所望の電流が引き出されることである。この不所望の電流は、抵抗として接続されたトランジスタを使用する場合にも発生する。
【００４０】
このように、より利点のある実施例においては２個のトランジスタを備え、それぞれの場合に１個のトランジスタがドレインーソース経路を介して１個の出力を第２電位ＶＤＤに接続している。それぞれの場合のゲート接続は他の出力によって駆動される。これらがｐ型トランジスタの場合、ゲートに接続された出力における電位は０になるとすぐにトランジスタは自動的にオンされる。これにより、平行電流の発生が防止できる。
【００４１】
図４は、本発明による回路構成のより詳細な実施形態を示す。４個の個別の信号ｓ＜３＞、ｓ＜２＞、ｓ＜１＞、ｓ＜０＞により、制御信号７が生成される。既に説明した電位監視装置１４中のトランジスタの構成に加えて、２個の充電トランジスタ１５を示す。これらのトランジスタは、第２電位ＶＤＤを出力Ｆ１、Ｆ２に接続する。トランジスタ１５は、共通充電信号ｑにより駆動される。ｐｑ＝０のとき、トランジスタがオンされて２個の出力Ｆ１、Ｆ２が第２電位ＶＤＤに接続される。
【００４２】
しかしながら、これは、スイッチング装置１３が同時にオンされ、信号処理装置１２がフットポイントｖに接続されて第１電位０に直接接続されると、問題を引き起こす。この場合、ＶＤＤと電位０間で短絡が生じる。これを回避するために２つの方法が可能である。ひとつの選択肢は、フットポイントｖを追加トランジスタ１６を介して電位０に接続することであるが、このトランジスタ１６はさらに充電信号ｐｑにより駆動される。充電トランジスタ１５が閉じられると同時にフットポイントトランジスタ１６が開かれ、その結果、スイッチング装置１３と信号処理装置１２がオンされていてもＶＤＤと第１電位Ｖ０間の電流経路が遮断される。他の選択肢は、制御信号７と充電信号相互の整合を取り、充電トランジスタ１５が閉じていても、スイッチング装置１３のスイッチングトランジスタを確実に開くことである。
【００４３】
さらに、ｓ＝ｓｑ＝０およびスイッチング装置１３のスイッチのひとつが閉じたときに同時にｐｑ＝０となるように、付加データａ、ａｑを供給することはもちろん可能である。理解の一助にするため、図４に示した回路に生じた信号の時間系列を図示する信号ダイアグラムを図５に示す。例として時間間隔Ｚ１を示す。Ｚ１の開始時点ではｐｑ＝０であり、図４の充電トランジスタ１５のインピーダンスは低い。しかしながら、制御信号ｓ＜３：０＞＝（０１１０）に対応して、トランジスタＴ１、Ｔ２のインピーダンスも低い。一方、同時にｐｑが再度１となって充電トランジスタのインピーダンスが高くなるまではａ＝ａｑ＝０であり、このためｓ＝ｓｑ＝０となるため、ＶＤＤとＶ０間の短絡を防ぐことができる。２個のトランジスタを図６、７に例として示し、以下の本文でより詳細に説明する。
【００４４】
図５ではさらに、図３、４中の回路に関して既に説明した他の信号列についても図示しており、これらの回路についてさらに理解するための一助とする。
【００４５】
図３、４中のスイッチング装置１３は、４制御ビットによる所望の出力の対応を提供する。４個のトランジスタを提供しているため４個の異なる作動状況のみが選択できるが、４個の制御ビットを使用することが便利である。あるいは、２制御ビットによって駆動することも可能で、この場合は、４個のトランジスタを駆動するために追加トランジスタによって制御ビットを分割する必要がある。この結果、以下の関連性が成り立つ。
【００４６】
【表１】
2005528022.tif 000006
充電状態を別にして、上に示すようにｓの４個の値を仮定することができる。しかしながら、これは上記説明したデータ経路外部の回路によって確保することができる。
【００４７】
信号処理装置１２は所望の機能をすべて提供することができる。最も単純な場合はｆ（ａ）＝ａおよびｆｇ（ａ）＝ａｑとなる。受信データがスクランブルされたか否か、または他の機能の提供が所望されたかによって、所望の回路を信号処理装置において使用することができる。図６、７に、２つの例を示す。図７中の回路が排他的論理和を提供するのに対し、この場合の図６において、回路はマルチプレクサ、を表す。さらに、回路は当業者が熟知しているものであって、専門家の文献中に見出すことができる。
【００４８】
図６で示す回路は、関数
【００４９】
【数５】
2005528022.tif 000007
を提供し、
これは、関数
【００５０】
【数６】
2005528022.tif 000008
による。
【００５１】
図７中の回路は、関数
【００５２】
【数７】
2005528022.tif 000009
を提供し、
これは、関数
【００５３】
【数８】
2005528022.tif 000010
による。
【００５４】
図８は、図４に示した回路構成の変形を示す。図４中の回路は、ｎチャネルトランジスタを主要要素として形成されているが、図８に示す回路構成の構成は、主としてｐチャネルトランジスタを用いて形成されている。その他の設計は、図４に示した回路の構成と対称となっている。しかしながら、ｎチャネルトランジスタは充電トランジスタ２５に使用され、ｐｑの代わりに充電信号ｐによって駆動されることに留意されたい。駆動の関数として提供されるフットポイントトランジスタ１６も同様に充電信号ｐによって駆動される。
【図面の簡単な説明】
【００５５】
本発明は、具体的な実施形態を用いた以下の本文中でより詳細に説明する。図において、
【図１】図１は、本発明中による回路構成を使用したデータ処理装置を示す図である。
【図２】図２は、従来技術による回路構成を示す図である。
【図３】図３は、本発明による回路構成を示す略図である。
【図４】図４は、図２に示す回路構成の特定の一応用例を示す図である。
【図５】図５は、図４に示す回路構成のタイミング図である。
【図６】図６は、信号処理装置の第１の具体的な実施形態を示す図である。
【図７】図７は、信号処理装置の第２の実施例を示す図である。
【図８】図８は、図３に示したように、ｐチャネル型トランジスタを有する、本発明による回路構成の実施形態を示す図である。
【符号の説明】
【００５６】
（符号リスト）
ａ，ａｑ        データ入力信号
ｚ，ｚｑ        データ出力信号
ｓ，ｓｑ        スイッチ（関数）
ｐ，ｐｑ        充電信号
Ａ１，Ａ２      回路構成の入力
Ｆ１，Ｆ２      回路構成の出力
Ｄ１，Ｄ２      スイッチング装置の入力
Ｅ１，Ｅ２      スイッチング装置の出力
ｘ，ｘｑ        信号処理装置の出力
Ｇ              制御入力
Ｖ０            第１電位
ＶＤＤ          第２電位
１              入力回路
２              演算論理部
３              データ処理装置
４              回路部
５              ＡＮＤゲート
６              ＯＲゲート
７              制御信号
１１            回路構成
１２            信号処理装置
１３            スイッチング回路
１４            電位監視装置
１５            充電トランジスタ
１６            フットポイントトランジスタ
【図１】
2005528022.tif 000014
【図２】
2005528022.tif 000015
【図３】
2005528022.tif 000016
【図４】
2005528022.tif 000017
【図５】
2005528022.tif 000018
【図６】
2005528022.tif 000019
【図７】
2005528022.tif 000020
【図８】
2005528022.tif 000021
【国際調査報告】
2005528022.tif 000022
2005528022.tif 000023
2005528022.tif 000024
2005528022.tif 000025
2005528022.tif 000026
2005528022.tif 000027
2005528022.tif 000028
2005528022.tif 000029