(57)【要約】本発明は、互いに間隔を開けて配置された、半導体材料からなる複数のフィン（ＦＩＮ）であって、それぞれが複数のチャネル領域と接触領域（Ｓ／Ｄ）とを有する複数のフィン（ＦＩＮ）と、複数のワード線（ＷＬ）と、少なくとも１つが、各チャネル領域と上記チャネル領域に配置されたワード線（ＷＬ）との間に配置されている複数のメモリ層（１４）と、複数のビット線（ＢＬ）とを備え、第１ビット線部分（２２）の長軸が第１ビット線方向（（ＢＬ１））に対して平行に延びており、第２ビット線部分（２４）の長軸が第２ビット線方向（（ＢＬ２））に対して平行に延びており、第２ビット線方向（（ＢＬ２））が、第１ビット線方向（（ＢＬ１））に対して回転しており、各ビット線（ＢＬ）が複数の接触領域（Ｓ／Ｄ）に電気的に接続されており、１本のビット線（ＢＬ）に接続された、同じフィン（ＦＩＮ）に位置する２つの接触領域（Ｓ／Ｄ）の間に、このビット線（ＢＬ）に接続されていない接触領域（Ｓ／Ｄ）が配置されている半導体メモリに関するものである。
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【特許請求の範囲】
【請求項１】
互いに間隔を開けて長手方向（（ＦＩＮ））が互いに平行になるように配置された、半導体材料からなる複数のリッジ状のフィン（ＦＩＮ）であって、それぞれが複数のチャネル領域と、導電性が得られるようにドープされた複数の接触領域（Ｓ／Ｄ）とを有し、これらの領域がフィンの長手方向（（ＦＩＮ））に交互に並んで配置されている複数のフィン（ＦＩＮ）と、
フィンの長手方向（（ＦＩＮ））に対して垂直に配置された、互いに平行な複数のワード線（ＷＬ）であって、ゲート電極として、導電性を制御する対象である複数のチャネル領域上に延びており、接触領域およびチャネル領域から電気的に絶縁されている複数のワード線（ＷＬ）と、
電荷キャリアを捕獲および放出するために備えられた複数のメモリ層（１４）であって、メモリ層（１４）のうちの少なくとも１つが、各チャネル領域と上記チャネル領域に配置されたワード線（ＷＬ）との間に絶縁層（１６、１８）によって取り囲まれて配置されている複数のメモリ層（１４）と、
複数のビット線（ＢＬ）とを備え、
上記複数のビット線（ＢＬ）は、ワード線の長手方向（（ＷＬ））に対して斜めに、かつ、フィンの長手方向（（ＦＩＮ））に対して斜めに配置されており、
各ビット線（ＢＬ）が、第１ビット線部分と第２ビット線部分と（２２、２４）を少なくとも１つずつ有し、
第１ビット線部分（２２）の長軸が第１ビット線方向（（ＢＬ１））に対して平行に延びており、第２ビット線部分（２４）の長軸が第２ビット線方向（（ＢＬ２））に対して平行に延びており、第２ビット線方向（（ＢＬ２））が、第１ビット線方向（（ＢＬ１））に対して０°ではない角度だけ回転しており、
各ビット線（ＢＬ）が複数の接触領域（Ｓ／Ｄ）に電気的に接続されており、１本のビット線（ＢＬ）に接続された、同じフィン（ＦＩＮ）に位置する２つの接触領域（Ｓ／Ｄ）の間に、このビット線（ＢＬ）に接続されていない接触領域（Ｓ／Ｄ）が配置されている半導体メモリ。
【請求項２】
各ビット線（ＢＬ）が複数のビット線部分（２２、２４）からなり、これらの部分が、第１ビット線方向（（ＢＬ１））と第２ビット線方向（（ＢＬ２））とに交互に設けられていることを特徴とする、請求項１に記載の半導体メモリ。
【請求項３】
上記ビット線部分（２２、２４）の長さが同じである、請求項１または２に記載の半導体メモリ。
【請求項４】
数ＮRippen個のフィン（ＦＩＮ）が各メモリ領域に備えられており、各ビット線部分（２２、２４）が、ビット線方向（（ＢＬ１）、（ＢＬ２））に沿って隣接している異なるフィン（ＦＩＮ）の接触領域（Ｓ／Ｄ）のうちの最大ＮRippen／１０個に電気的に接続されている、請求項１〜３のいずれか１項に記載の半導体メモリ。
【請求項５】
上記各ビット線（ＢＬ）の平面構造が同じである、請求項１〜４のいずれか１項に記載の半導体メモリ。
【請求項６】
上記各ビット線（ＢＬ）が、最小Ｎｍｉｎ個、最大Ｎｍａｘ個の接触領域（Ｓ／Ｄ）に接続されていることにより、（Ｎｍａｘ−Ｎｍｉｎ）／Ｎｍａｘ＜２０％となる、請求項１〜５のいずれか１項に記載の半導体メモリ。
【請求項７】
上記のフィンの幅は、ワード線の幅と同じであり、互いに隣接しているワード線（ＷＬ）間の間隔と同じである、請求項１〜６のいずれか１項に記載の半導体メモリ。
【請求項８】
ビット線平面（Ｍ１＿Ｅ、Ｍ２＿Ｅ）が２つあり、ワード線の長手方向（（ＷＬ））に沿って隣接しているビット線（ＢＬ）が、異なるビット線平面（Ｍ１＿Ｅ、Ｍ２＿Ｅ）に配置されている、請求項１〜７のいずれか１項に記載の半導体メモリ。
【請求項９】
上記ビット線方向（（ＢＬ１）、（ＢＬ２））が、ワード線の長手方向およびフィンの長手方向に対して、約４５°だけ回転しており、第１ビット線方向（（ＢＬ１））と第２ビット線方向（（ＢＬ２））との間の角度が９０°である、請求項１〜８のいずれか１項に記載の半導体メモリ。
【請求項１０】
上記メモリ層（１４）がトラップ層であり、絶縁層（１６、１８）が酸化物層である、請求項１〜９のいずれか１項に記載の半導体メモリ。
【請求項１１】
上記半導体材料がシリコンであり、トラップ層が窒化シリコン層であり、酸化物層が二酸化シリコン層である、請求項９に記載の半導体メモリ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、請求項１に記載の半導体メモリに関するものである。
【０００２】
従来の不揮発性半導体メモリは、用途に応じて多様に実現されている（例えば、ＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、および、ＳＯＮＯＳ）。上記の様々な形態には、特に、消去方式、書き込み可能性および書き込み時間、データ保持時間、記憶密度、および、製造コストに違いがある。特に、記憶密度の高い安価なＦＬＡＳＨ半導体メモリが求められている。公知のものとしては、いわゆるＮＡＮＤメモリセルおよびＥＴＯＸメモリセルが挙げられるが、これらの記憶密度は、４Ｆ２よりも高くなければならない（Ｆは、プロセス中に生じる、半導体メモリの最小構造寸法である）。
【０００３】
B.Eitan et al. “NROM: A novel localized trapping, 2-bit non-volatile Memory Cell”（IEEE Electron Device Letters vol. 21, n.11 November 2000）には、２ビットを格納できるセルを用いて面積２Ｆ２のセルを実現した、いわゆるＮＲＯＭメモリセルについて記載されている。しかし、プレーナ構造を有するＮＲＯＭメモリセル拡張性は、トラップ層（例えば、酸化物‐窒化物‐酸化物‐トラップ層、いわゆるＯＮＯスタック）を備えた他の従来のＥＥＰＲＯＭメモリと同様に、制限されている。このような素子では、チャネルホットエレクトロン（ＣＨＥ）を公知の方法で用いてトラップ層への書き込みを行う。チャネルホットエレクトロンは、ソース、ドレイン、ゲートの各接触部に適切な電位を与えることで、トランジスタチャネルからトラップ層に注入される。
【０００４】
このような拡張性の問題は、いわゆるＦＩＮＦＥＴを備えたメモリ構造を採用することで改善される。このＦＩＮＦＥＴは、半導体材料からなるリッジ状のフィンにトランジスタチャネルが形成されたものである。このメモリ構造のさらなる利点として、メモリの読出し電流をフィンの高さによって調整できることが挙げられる。ＦＩＮＦＥＴメモリ構造では、ゲート電極がフィン状のトランジスタチャネル領域の３面を取り囲んでいるので、トランジスタのパラメータを適切に選択すれば、拡張性を制限する短チャネル効果を効果的に抑制できる。
【０００５】
特に優れたメモリ構造として、ワード線がフィンの長手方向（フィンの方向）に対して平行に延びているＦＩＮＦＥＴメモリ構造が提案されている（参照：ＤＥ  １０２  １１  ９３１．７）。セルアレイ密度が非常に高い半導体メモリでは、平行に配置したシリコンのフィン同士の間隔を５０ｎｍ未満とした（最小構造寸法Ｆが５０ｎｍよりも小さい）ＦＩＮＦＥＴメモリ構造が用いられてきた。しかし、隣接する２つのフィンの間に、フィンの長軸方向に延びるように設けたワード線は、このような寸法では簡単に短絡してしまう。
【０００６】
したがって、本発明の目的は、上記短絡を生じさせずに密度の高いセルアレイを実現する半導体メモリを提示することにある。
【０００７】
この目的を、請求項１に記載の特徴を有する半導体メモリによって解決する。好ましい実施形態については、従属請求項に記載する。
【０００８】
本発明では、半導体メモリは、互いに間隔を開けて長手方向が互いに平行になるように配置された、半導体材料からなる複数のリッジ状のフィンであって、それぞれが複数のチャネル領域と、導電性が得られるようにドープされた複数の接触領域とを有し、これらの領域がフィンの長手方向に交互に並んで配置されている複数のフィンと、
フィンの長手方向に対して垂直に配置された、互いに平行な複数のワード線であって、ゲート電極として、導電性を制御する対象である複数のチャネル領域上に延びており、接触領域およびチャネル領域から電気的に絶縁されている複数のワード線と、
電荷キャリアを捕獲および放出するために備えられた複数のメモリ層であって、メモリ層のうちの少なくとも１つが、各チャネル領域と上記チャネル領域に配置されたワード線との間に絶縁層によって取り囲まれて配置されている複数のメモリ層と、
複数のビット線とを有し、
上記複数のビット線は、ワード線の長手方向に対して斜めに、かつ、フィンの長手方向に対して斜めに配置されており、
各ビット線が、第１ビット線部分と第２ビット線部分とを少なくとも１つずつ有し、
第１ビット線部分の長軸が第１ビット線方向に対して平行に延びており、第２ビット線部分の長軸が第２ビット線方向に対して平行に延びており、第２ビット線方向が、第１ビット線方向に対して０°ではない角度だけ回転しており、
各ビット線が複数の接触領域に電気的に接続されており、１本のビット線に接続された、同じフィンに位置する２つの接触領域の間に、このビット線に接続されていない接触領域が配置されている。
【０００９】
本発明の半導体メモリは、「メモリトランジスタ」としていわゆるＦＩＮＦＥＴを使用する。ここでは、トランジスタチャネルは、フィンの長手方向に隣接しているドープされた接触領域を備えたリッジ状の半導体のフィンの中に形成されている。このトランジスタチャネル（つまり、チャネル領域）の導電性を、公知の方法を用いることで、（制御）ゲート電極を介して電界効果によって制御できる。半導体メモリのワード線のうちの１つを構成するゲート電極と、チャネル領域との間には、メモリ層が配置されている。このメモリ層は、その周辺部から、特にチャネル領域とゲート電極とから、絶縁薄膜によって電気的に分離されている。しかし、電荷キャリア（例えば、ｎチャネルＦＩＮＦＥＴの場合は電子）は、ソース、ドレイン、および、ゲートに適切な電位を与えることで、絶縁薄膜を飛び越えてメモリ層によって永続的に捕獲されることができるようなエネルギーを得ることができる（ホットエレクトロン）。このようにメモリ層に注入された電荷は、ＦＩＮＦＥＴの特性曲線（特に開始電圧（閾値電圧））に影響するので、この電荷を用いて「ビット」を不揮発性の状態で格納できる。また、これらの様々な閾値電圧は、メモリセルからの「読み出し」に用いられる。読み出しについては、特に、B.Eitan et al.の上記文献に記載された読み出し方法（同様に、国際特許出願ＷＯ９９/９７０００にも記載されている）を用いることができる。本発明の半導体メモリの書き込み方法、読み出し方法、および、消去方法については、上記各文献の全部を参照されたい。この点で、上記各文献は、本願の開示の一部を構成する。
【００１０】
冒頭で述べたように、高密度メモリセルアレイには、隣接する２つのフィンの間に位置し、フィンの長手方向に対して平行に延びるワード線が短絡してしまうという問題があった。本発明は、ワード線をフィンの長手方向に対してほぼ垂直に配置することによって、この問題を解決する。同時に、ＦＩＮＦＥＴの高ドープされた接触領域（ソース接触部およびドレイン接触部）同士をコンタクト接続するビット線は、フィンの長手方向に対して斜めに配置されており、かつ、ワード線方向に対して斜めに配置されている。したがって、ワード線とビット線との間の角度は０°ではない。同様に、フィンの長手方向とビット線の長手方向との間の角度は、０°ではない。
【００１１】
また、半導体メモリの特性を改善する本発明の他の対応策は、各ビット線が少なくとも２つのビット線部分を有するというものである。各ビット線の２つのビット線部分は、ビット線平面において、ある角度だけ互いに対して回転しているので、第１ビット線方向は第２ビット線方向と一致しない。これにより、ビット線の長さが大きく異なることを回避でき、ビット線インピーダンス、伝搬時間の影響などが異なるためにメモリセルアレイからの読み出しが困難となることを防止できる。もしも各ビット線が、ワード線の長手方向およびフィンの長軸に対して斜めに配置されている単一のまっすぐな部分から構成されているなら、極端な場合、単一の接触領域のみを電気的に接続しているビット線と、メモリセルアレイの対角線全体に沿って延びているビット線とが生じるだろう。
【００１２】
これら２つのビット線部分は、接触領域のすぐ上で互いに接続されていることが好ましい。これにより、高ドープされている接触領域では、ビット線の「方向転換」が行われる。「方向転換」と「方向転換」との間では、ビット線部分が、まっすぐな金属配線としてビット線平面に延びている。
【００１３】
本発明の半導体メモリの利点は、フィンの高さを変えることによって、「高性能」機器か「低電力」機器かに合わせて読み出し電流を様々に設定できる点にある。また、ＦＩＮＦＥＴ構造のいわゆる「二重ゲート（doublegate）」作用により、プレーナ構造のメモリ（例えば、ＮＲＯＭメモリ）よりも高い拡張性が得られる。さらに、本発明の半導体メモリでは、ビット線が金属からなるので、配線抵抗が少ない（寄生容量を伴う場合のＲＣ時間が小さい）。このため、アクセス時間が速くなる。また、ワード線とビット線とのこの新しい配置によれば、フィン同士の間隔を５０ｎｍ未満（Ｆ＜５０ｎｍ）と非常に狭くしても、非常に高い記憶密度が得られる。
【００１４】
また、各ビット線は、第１ビット線方向と第２ビット線方向とに交互に設けられている複数のビット線部分からなることが好ましい。これらのビット線は、いわゆるのこぎり歯形状（ビット線が、のこぎり歯状またはジグザグ状にビット線平面に配置されている）を有することが好ましい。この場合、互いに接続されたビット線部分のビット線方向は、ビット線に沿って、第１ビット線方向と第２ビット線方向との間で交互に入れ替えられる。
【００１５】
これらのビット線部分の長さは、同じであることが好ましい。全てのビット線は規則的なのこぎり歯パターンを形成しており、それらの歯が部分的に互いにかみ合っていることが好ましい。これにより、セルアレイを（縁領域に至るまで）完全にコンタクト接続できる。
【００１６】
また、数ＮRippen個のフィンが各メモリ領域に備えられており、各ビット線部分が、ビット線方向に沿って隣接している異なるフィンの接触領域のうちの最大ＮRippen／１０個に電気的に接続されていることが好ましい。したがって、ビット線部分は、セルアレイ全体のわずかな部分の上にのみ延びており、特に、セルアレイのフィンのうちの最大１０分の１と交差している。したがって、２５６×２５６のワード線とビット線という、通常のセルアレイの大きさでは、のこぎり歯パターンの「振幅（Amplitude）」は、例えばフィン２５個未満となり、好ましくはフィン１０個未満となる。
【００１７】
セルアレイにおいて互いに対角線上に隣接している接触領域同士を各ビット線がのこぎり歯状に電気的に接続している構造が、特に好ましい。このようなビット線構造では、「方向転換」が、ビット線に電気的に接続されている各接触領域で行われる。
【００１８】
これらのビット線の平面構造は、同じであることが好ましい。特に、これらの平面構造をワード線の長手方向に沿って平行にフィンの周期（ピッチ）だけずらすことにより、ビット平面上を移動させることができる。
【００１９】
また、各ビット線が、最小Ｎｍｉｎ個、最大Ｎｍａｘ個の接触領域に接続されていることにより、（Ｎｍａｘ−Ｎｍｉｎ）／Ｎｍａｘ＜２０％となることが好ましい。ビット線が電気的に接続されている接触領域の数の相対偏差の変動幅は、１０％よりも小さくなる。その結果、各ビット線に電気的に接続された接触領域の数は、互いにほんのわずかしか異ならない。これにより、ビット線の電気的性質（特にインピーダンス）のばらつきは非常にわずかとなり、ビット線に接続される評価電子回路をより簡単に調整できる。全てのビット線がほぼ同じ数の接触領域に接続されていることにより、ビット線が同じ「電気長」を有していることが、理想的である。
【００２０】
また、フィンの幅は、ワード線の幅と同じであり、かつ、互いに隣接しているワード線間の間隔と同じであることが好ましい。このフィンの幅（つまり、互いに向かい合って平行に延びるフィンの側面同士の間隔）を、ワード線の幅、および、２つのワード線の間隔と等しくすることにより、セルアレイの格子形状を１：１の正方形とすることが好ましい。このようなセルアレイ構造によって、最も高い記憶密度が得られる。
【００２１】
また、ビット線平面が２つあり、ワード線の長手方向に沿って隣接しているビット線が、異なるビット線平面に配置されていることが好ましい。この構成は、上記したように、フィンの幅、ビット線の幅、ワード線の幅、および、ワード線同士の間隔が半導体メモリの最小構造寸法Ｆに等しい場合に、特に有利である。この場合、のこぎり歯状のビット線によって、隣接するビット線同士の間隔は最小構造寸法Ｆよりも狭くなることになる。この問題を、隣接するビット線同士を異なるビット線平面（つまり、異なる金属面）に配置することにより、解決する。例えば、奇数番目のビット線を第１ビット線平面に備え、偶数番目のビット線を半導体基板からさらに離れた（より高くに位置する）第２ビット線平面に備える。このより高い位置のビット線平面を、深い接触孔を介して、接続先であるＦＩＮＦＥＴの接触領域に接続する。このようなビット線配置を採用すれば、２つのビットを格納できる４Ｆ２メモリセルが得られる。この場合、ＮＲＯＭメモリにおいて用いられている公知の書き込み・読み出し法を使用する。
【００２２】
また、ビット線方向が、ワード線の長手方向およびフィンの長手方向に対して、約４５°だけ回転しており、第１ビット線方向と第２ビット線方向との間の角度が９０°であることが好ましい。この構成は、セル構造が１：１の正方形となっているメモリセルアレイで特に有効であり、これにより、ビット線同士を対称的に形成できる。
【００２３】
また、メモリ層がトラップ層であり、絶縁層が酸化物層であることが好ましい。また、このトラッピング層は、窒化物層（特に、窒化シリコン層）であり、酸化物層（特に、二酸化シリコン層）によって取り囲まれていることが特に好ましい。このような、（制御）ゲート電極とチャネル領域との間の酸化物‐窒化物‐酸化物構造は、ＯＮＯスタックと呼ばれている。あるいは、他のトラップ材料として、例えば、いわゆる”silicon-rich oxide”、ドープされていないポリシリコン、または、他のhigh-k材料を用いてもよい。このようなトラップ層は欠陥の密度が高い状態にあり（いわゆる「トラップ状態」）、電荷キャリア（電子または正孔）の捕獲および放出に適している。
【００２４】
したがって、本発明は、ビット線がのこぎり歯状に第１および第２金属面（ビット線平面）に交互に位置する、セルアレイ密度が１ビットあたり２Ｆ２である“virtual ground”構造（ＶＧＡ）の不揮発性半導体メモリをに適用することが好ましい。これにより、プレーナＮＲＯＭの記憶密度を有するメモリ構造を採用しながら、読み出し電流を調整できること、ＦＩＮＦＥＴ構造による「二重ゲート」作用が得られ、これにより拡張性を改善できる可能性があること、および、金属性のビット線を用いて各メモリセルへのアクセス時間を高速化できること、という利点を得られる。１ビットにつき２Ｆ２という非常に高い記憶密度を、非常に密接して配置されているＦ＜５０ｎｍのフィンを用いて達成できる。
【００２５】
次に、好ましい実施形態の添付図面を参照しながら、本発明の一例を説明する。
【００２６】
図１は、本発明の半導体メモリに特に適した第１ＦＩＮＦＥＴ構造を示す概略断面図である。
【００２７】
図２は、本発明の半導体メモリに特に適した第２ＦＩＮＦＥＴ構造を示す概略断面図である。
【００２８】
図３は、本発明の半導体メモリに特に適した第３ＦＩＮＦＥＴ構造を示す概略断面図である。
【００２９】
図４は、のこぎり歯状のビット線が第１金属面と第２金属面とに交互に配置されている、本発明の半導体メモリの好ましい実施形態のメモリセルアレイを示す概略平面図である。
【００３０】
図５は、図４のＡ‐Ａ線に沿って切断した、非常に簡略化された断面図であり、ビット線の経路を示している。
【００３１】
図６は、のこぎり歯状の複数のビット線が同じ金属面に延びている、本発明の半導体メモリの他の好ましい実施形態のメモリセルアレイを示す概略平面図である。
【００３２】
図１は、本発明の半導体メモリに特に適したＦＩＮＦＥＴ構造の概略断面図を示す。分かりやすくするために、この断面図には、ビット線、および、上記ビット線より高い位置にある構造については示さない。
【００３３】
図１に示した断面図は、フィンＦＩＮの長手方向に対して垂直な平面における断面図である。フィンＦＩＮは、この実施形態では、フィンの上面１０と、互いに向かい合うフィンの側面１２とを備えたほぼ長方形の断面を有している。また、図１の断面は、ワード線ＷＬを、その長手方向に沿って切った断面である。ワード線の長手方向を、矢印（ＷＬ）によって示す。ワード線ＷＬとフィンＦＩＮの中に形成されたチャネル領域との間には、メモリ層（トラップ層）１４が備えられている。この、メモリ層１４は、薄い酸化物障壁１６によって取り囲まれた窒化物から形成されていることが好ましい。
【００３４】
トランジスタチャネルでは、適切な電位状態により生成されるホットエレクトロンが、いわゆる「チャネルホットエレクトロン（ＣＨＥ）」として酸化物層１８を飛び越えることができ、メモリ層１４に注入される。これらのホットエレクトロンがメモリ層１４に存在していることにより、公知のように、ＦＩＮＦＥＴの開始電圧（閾値電圧）がずれる。これにより、１「ビット」を書き込むことができる。ＦＩＮＦＥＴは、（特にフィンの側面１２からの）チャネル領域へのワード線ＷＬの「二重ゲート」作用のゆえに、プレーナ構造のメモリよりも優れた拡張性を有する。このようなＦＩＮＦＥＴ構造の製造には、特にＳＯＩ基板（シリコンオンインシュレーター）が適している。この基板では、半導体材料（好ましくはシリコン）からなるリッジ状のフィンが、シリコン基板の上に形成された埋設された酸化物層ＢＯＸの上に、形成されている。フィンＦＩＮは、上端シリコン層（本体シリコン層）の中に形成されている。
【００３５】
図１に示したフィンＦＩＮの幅（つまり、互いに向かい合うフィンの側面１２間のフィンに対して垂直方向の幅）は、１００ｎｍよりも小さいことが好ましく、５０ｎｍよりも小さいことが特に好ましい。構造全体は、絶縁層２０（特に窒化物層）によって取り囲まれている。
【００３６】
図２は、本発明の半導体メモリに特に適した、他の好ましいＦＩＮＦＥＴ構造を示している。図２における切断方向は、図１における切断方向と同一であり、同じまたは類似した特徴部分には、記述の重複を避けるために、同じ参照符号を付けている。
【００３７】
図１に示したＦＩＮＦＥＴ構造では、メモリ層１４が、酸化物層１８によって、フィンの上面１０から間隔をあけて配置されているのに対して、図２に示した変型例でのメモリ層１４は、フィンの側面１２にも沿って延びている。通常、メモリ層１４は、フィンＦＩＮの、接触領域（図示せず）とチャネル領域とから、および、ワード線（ゲート電極）から、絶縁層１６、１８によって絶縁されている。ワード線ＷＬとフィンＦＩＮとの間に位置するメモリ層構造が、２つの二酸化シリコン層の間に窒化シリコン層が埋設された、いわゆるＯＮＯスタックであることが好ましい。メモリ層１４の経路に応じて、図２に示したＦＩＮＦＥＴの変形例は、いわゆる”wrap around”メモリＦＩＮＦＥＴと呼ばれている。
【００３８】
また、図３に、同様に本発明の半導体メモリに特に適したＦＩＮＦＥＴ構造の他の変型例を示す。図３の断面は、図１および図２の断面と同じである。図３に示したＦＩＮＦＥＴ変形例が図２と異なる点は、メモリ層１４が、絶縁層１８によって絶縁されて、フィンの側面１２に沿ってのみ配置されている点にある。これに対して、フィンの上面１０にはメモリ層１４は備えられていないので、いわゆる「両面ＯＮＯ」メモリＦＩＮＦＥＴが形成される。
【００３９】
図４は、本発明の半導体メモリの第１の好ましい実施形態を示す簡単な平面図である。
【００４０】
半導体材料からなるリッジ状のフィンＦＩＮ１、ＦＩＮ２は、図面の上から下へ延びている。フィンの長手方向を、矢印（ＦＩＮ）によって示す。フィンＦＩＮ１、ＦＩＮ２のフィンの幅は、図４に示した実施形態では、半導体メモリの最小構造幅に等しいＦである。フィンの長手方向（ＦＩＮ）に、高ドープされた半導体部分および低ドープされた半導体部分が交互に備えられている。図４において斜線によって強調した高ドープされた部分は、十分な導電性が得られるようにドープされた接触領域Ｓ／Ｄ（ＦＩＮＦＥＴのソースドレイン領域）を構成している。フィンの長手方向（ＦＩＮ）に互いに隣接している接触領域Ｓ／Ｄ間には、ＦＩＮＦＥＴチャネルが形成されているチャネル領域が、配置されている。
【００４１】
また、フィンの長手方向（ＦＩＮ）に対して垂直に、ワード線ＷＬ１、ＷＬ２が延びている。ワード線の方向を、矢印（ＷＬ）によって示す。ワード線ＷＬ１、ＷＬ２は、ＦＩＮＦＥＴの（制御）ゲート電極を構成しており、フィンＦＩＮ１、ＦＩＮ２のチャネル領域の上に延びている。各ワード線ＷＬ１、ＷＬ２は、各フィンＦＩＮ１、ＦＩＮ２との交差点を正確に１つずつ有している。図４に示した実施形態では、ワード線ＷＬ１、ＷＬ２の幅、および、互いに隣接しているワード線同士の間隔は、Ｆ（つまり、半導体メモリの最小構造幅）である。ビット線ＢＬ１、ＢＬ２は、ワード線ＷＬ１、ＷＬ２とフィンＦＩＮ１、ＦＩＮ２とによって形成されるマトリックス状のセルアレイの上に、のこぎり歯状に延びている。
【００４２】
また、ビット線ＢＬ１、ＢＬ２は、互いに接続された複数のビット線部分２２、２４から構成されている。第１ビット線部分２２は、第１ビット線方向（ＢＬ１）に延びており、一方、第２ビット線部分２４は第２ビット線方向（ＢＬ２）に沿って延びている。ビット線方向（ＢＬ１）、（ＢＬ２）は、ワード線の長手方向（ＷＬ）およびフィンの長手方向（ＦＩＮ）に対して斜めに延びている。図４に示した実施形態では、ビット線方向（ＢＬ１）、（ＢＬ２）の斜角は、ワード線の長手方向（ＷＬ）およびフィンの長手方向（ＦＩＮ）に対して、それぞれ約４５°である。ビット線ＢＬ１、ＢＬ２のそれぞれが、隣接する２つのフィンＦＩＮ間にのこぎり歯状に延びていることが好ましい。例えば、ビット線ＢＬ１は、フィンＦＩＮ１とフィンＦＩＮ２との間にのこぎり歯状に延びている。ここで、各ビット線部分２２、２４は、フィンＦＩＮ１とＦＩＮ２との間において、それぞれビット線方向（ＢＬ１）および（ＢＬ２）に延びている。
【００４３】
ビット線ＢＬ１、ＢＬ２は、フィンＦＩＮ１、ＦＩＮ２に形成された接触領域Ｓ／Ｄの上に延びている。これらの金属性のビット線ＢＬは、接触孔を介して、上記ビット線の下に位置する接触領域Ｆ／Ｄに電気的に接続されている。図４に示した実施形態では、ビット線ＢＬの幅は、半導体メモリの最小構造幅Ｆに等しい。これにより、ビット線平面において隣接するビット線ＢＬ同士の最小間隔が、最小構造寸法Ｆよりも狭くなることになる。この問題を、ビット線ＢＬを交互に第１および第２金属面（第１および第２ビット線平面）に形成することにより、解決する。例えば、ビット線ＢＬ１は第１（最下端）金属面に形成されており、図４では、実線で示されている。これに対して、ビット線ＢＬ２は、次に高い第２金属面に形成されており、図４に点線で示されている。これにより、２つのビットを格納できる４Ｆ２メモリセルを備えた、高ドープされたメモリセルアレイを実現できる。この４Ｆ２メモリセルを、図４に概略的に示す。
【００４４】
また、図４に示したのこぎり歯状のビット線の経路は、本発明の半導体メモリの最も好ましい実施形態を示しているが、斜めに延びる他のビット線パターンを用いてもよい。例えば、隣接する２つのフィンＦＩＮ１、ＦＩＮ２のみを互いに接続するだけではなく、より多くの（例えば、２０個未満、好ましくは１０個未満の）フィンを接続するビット線構造が好ましい。各ビット線ＢＬが同じ平面構造を有するように、ビット線ＢＬの経路パターンが各ビット線平面において同じであることが好ましい。特に、各ビット線を、ワード線の長手方向（ＷＬ）にフィンの周期（pitch；２Ｆ）だけ平行にずらすことにより、隣接したビット線の平面構造へと移動できる。
【００４５】
図５は、図４の線Ａ‐Ａに沿って切断した非常に簡略化された断面図である。フィンＦＩＮ１、ＦＩＮ２、および、ＦＩＮ３は概略的にのみ示されている。フィンＦＩＮ１、ＦＩＮ２、ＦＩＮ３は、ＦＩＮ＿Ｅで示したＦＩＮＦＥＴ平面に形成されている。ＦＩＮＦＥＴ平面ＦＩＮ＿Ｅの上には、接触孔平面ＫＬ＿Ｅが配置されており、この平面を貫いて、接触孔ＫＬは、その上に位置する第１金属面Ｍ１＿Ｅから、ＦＩＮＦＥＴの接触領域（Ｓ／Ｄ）に延びている。第１金属面（第１ビット線平面）Ｍ１＿Ｅに形成されている２本のビット線ＢＬ１とＢＬ３との間には、ビット線ＢＬ２が位置しており、その下に位置する第２金属面Ｍ２＿Ｅに沿って延びている。この金属性のビット線ＢＬ２は、「深い」接触孔ＫＬを介してフィンＦＩＮ２の接触領域Ｓ／Ｄに接続されている。したがって、ビット線ＢＬは、第１金属面Ｍ１＿Ｅと第２金属面Ｍ２＿Ｅとに交互に延びているので、第１金属面と第２金属面との間隔は、最小構造寸法Ｆよりも小さくてもよい。
【００４６】
図６は、本発明の半導体メモリの第２の好ましい実施形態を示す概略平面図である。図４に関連してすでに説明した特徴点については、同じ参照符号をつけ、説明を省略する。図４を参照して説明した実施形態とは違って、図６のメモリセルアレイは、単一の金属面（ビット線平面）だけにビット線ＢＬを備えている。したがって、ビット線ＢＬの幅に等しい半導体メモリの最小構造幅Ｆに関して、フィンＦＩＮ１、ＦＩＮ２の幅、および、ワード線ＷＬ１、ＷＬ２の幅、および、ワード線同士の間隔を変える必要がある。ビット線ＢＬがワード線の長手方向（ＷＬ）およびフィンの長手方向（ＦＩＮ）に対して４５°の角度に延びているので、フィンの幅およびワード線の幅、および、ワード線同士の間隔は、Ｆ√２である。したがって、メモリセルは、２Ｆ√２×Ｆ√２＝８Ｆ２のメモリセルに拡大する。したがって、図６に示した“virtual ground array（ＶＧＡ）”構造のメモリセルアレイの集積密度は、図４のそれよりも低い。しかし、必要なビット線平面が１つであるので、製造プロセスはより簡単である。
【図面の簡単な説明】
【００４７】
【図１】本発明の半導体メモリに特に適した第１ＦＩＮＦＥＴ構造を示す概略断面図である。
【図２】本発明の半導体メモリに特に適した第２ＦＩＮＦＥＴ構造を示す概略断面図である。
【図３】本発明の半導体メモリに特に適した第３ＦＩＮＦＥＴ構造を示す概略断面図である。
【図４】のこぎり歯状のビット線が第１金属面と第２金属面とに交互に配置されている、本発明の半導体メモリの好ましい実施形態のメモリセルアレイを示す概略平面図である。
【図５】図４のＡ‐Ａ線に沿って切断した、非常に簡略化された断面図であり、ビット線の経路を示している。
【図６】のこぎり歯状の複数のビット線が同じ金属面に延びている、本発明の半導体メモリの他の好ましい実施形態のメモリセルアレイを示す概略平面図である。
【符号の説明】
【００４８】
１０    フィンの上面
１２    フィンの側面
１４    メモリ層（トラッピング層）、例えば窒化物
１６    絶縁層、例えば酸化物
１８    フィンの上面とメモリ層との間の絶縁層
２０    絶縁層
２２    第１ビット線部分
２４    第２ビット線部部
ＢＬ          ビット線
（ＢＬ１）    第１ビット線方向
（ＢＬ２）    第２ビット線方向
ＢＯＸ        埋設された酸化物層
ＦＩＮ        半導体材料からなるリッジ状のフィン
（ＦＩＮ）    フィンの長手方向
ＫＬ＿Ｅ      接触孔平面
Ｍ１＿Ｅ      第１金属面またはビット線平面
Ｍ２＿Ｅ      第２金属面またはビット線平面
Ｓ／Ｄ        接触領域
ＷＬ          ワード線
（ＷＬ）      ワード線方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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