(57)【要約】電子デバイス内部の漏れ電流の影響を低減するデバイス（１００）が開示される。ある形態では、高電圧ドライバ（１０４）には、高電圧トランジスタ（２０３、２０４）の少なくとも一方に結合された高電圧源（１０３）と、高電圧トランジスタ（２０３、２０４）の一方の少なくとも一部分に結合された漏れオフセットモジュール（２０６）とがある。漏れオフセットモジュール（２０６）には、オフセット電圧を生成すべく動作するダイオード接続ＭＯＳデバイス（４０８）と、ダイオード接続ＭＯＳデバイス（４０８）に並列に結合されたＭＯＳ分流デバイス（４０９）とがある。動作中、高電圧源（１０３）に関連したサブしきい漏れ電流に基づきダイオード接続ＭＯＳデバイス（４０８）がオフセット電圧を生成し、サブしきい漏れ電流が相対的に低い場合にはＭＯＳ短絡デバイス（４０９）がダイオード接続ＭＯＳデバイス（４０８）を短絡するよう動作する。
2005528732.tif 000002
【特許請求の範囲】
【請求項１】
電流漏れの影響を低減する装置であって、
高電圧レベルを出力に結合すべく動作する電子デバイスと、同電子デバイスが、高電圧源に結合される際にサブしきい漏れ電流をもたらすべく動作する少なくとも１つのトランジスタを含み、
該サブしきい漏れ電流に応答して該少なくとも１つのトランジスタにオフセット電圧を結合すべく動作する漏れオフセットモジュールとを備えた装置。
【請求項２】
前記電子デバイスがメモリ素子であり、同メモリ素子が、前記出力に結合されたワード線に前記高電圧レベルを結合すべく動作する高電圧ドライバを含む、請求項１に記載の装置。
【請求項３】
高電圧ドライバであって、
少なくとも１つの高電圧トランジスタに結合された高電圧源と、
同少なくとも１つの高電圧トランジスタの少なくとも一部に選択的に結合された漏れオフセットモジュールとを備え、同漏れオフセットモジュールは、
オフセット電圧を生成すべく動作するダイオード接続ＭＯＳデバイスと、
同ダイオード接続ＭＯＳデバイスに並列に結合されたＭＯＳ分流デバイスとを含み、漏れ電流が小さい場合には該ＭＯＳ分流デバイスが前記ダイオード接続ＭＯＳデバイスを接地すべく動作する、ドライバ。
【請求項４】
前記少なくとも１つの高電圧トランジスタに関連するサブしきい漏れ電流に応答して、前記ダイオード接続ＭＯＳデバイスが前記オフセット電圧を供給する請求項３に記載のデコーダ。
【請求項５】
サブしきい漏れデバイスを決定し前記しきい漏れデバイスの一部に前記オフセット電圧を選択的に接続すべく動作する前記漏れオフセットモジュールを更に備えた請求項４に記載のデコーダ。
【請求項６】
前記高電圧ドライバの各々とメモリアレイとの間に結合されたワード線に高電圧レベルを結合すべく動作する複数の高電圧ドライバと、
前記複数の高電圧ドライバに動作可能に結合された漏れオフセットモジュールとを備え、同漏れオフセットモジュールが前記メモリ素子の動作モードに基づいて前記高電圧ドライバ内部の少なくとも１つの構成要素にオフセット電圧を供給すべく動作する、メモリ素子。
【請求項７】
前記メモリアレイの一部の消去を起動すべく動作する第１の動作モードと、
同第１の動作モードが前記低電圧セレクタトランジスタを動作不能にし、
同第１の動作モードが前記全出力セレクタトランジスタを動作不能にし、
同第１の動作モードが前記少数出力セレクタトランジスタを動作可能にし、
前記メモリアレイの一部の読取りを起動すべく動作する第２の動作モードと、
同第２の動作モードが前記低電圧セレクタトランジスタを動作可能にし、
同第２の動作モードが前記全出力セレクタトランジスタを動作可能にし、
前記メモリアレイの全ての消去を起動すべく動作する第３の動作モードとを更に備え、
同第３の動作モードが前記低電圧セレクタトランジスタを動作不能にし、
同第３の動作モードが前記少数出力セレクタトランジスタを動作不能にし、
同第３の動作モードが前記全出力セレクタトランジスタを動作可能にする、請求項６に記載のメモリ素子。
【請求項８】
電子デバイスの漏れの影響を低減する方法であって、
高電圧レベルを出力すべく動作する高電圧ドライバの一部に関連するサブしきい漏れ電流を検出する工程と、
前記サブしきい漏れ電流の検出に応答して前記高電圧ドライバの一部にオフセット電圧を印加する工程と、を含む方法。
【請求項９】
相対的なサブしきい電流漏れが低い期間中、ダイオード接続ＭＯＳデバイスに並列に接続されたＭＯＳデバイスを動作可能にする工程と、
相対的なサブしきい電流漏れが高い期間中、前記ダイオード接続ＭＯＳデバイスに並列に接続された前記ＭＯＳデバイスを動作不能にする工程と、を更に含み、前記動作不能にする工程が前記オフセット電圧レベルの供給を起動すべく動作する請求項８に記載の方法。
【請求項１０】
相対的なサブしきい電流漏れが高い期間中、漏れオフセットモジュールを前記高電圧ドライバに結合する工程を更に含む請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般に集積回路に関し、特に電子デバイス内部の漏れ電流の影響を低減するデバイスに関する。
【背景技術】
【０００２】
従来の不揮発性メモリ（ＮＶＭ）には、ビットセルの状態を変更するためにビットセルに高電圧を印加しなくてはならないものがある。高電圧を各ビットセルに送るために大型のトランジスタが使用される。必要な駆動電流を流せる幅広のトランジスタは、一般に通常より大きくて望ましくない漏れ電流を発生する。例えば、この高電圧を扱うためにトランジスタ全体の面積が大きくなるので、回路動作中に更に漏れ電流が増加し複雑化する。更に問題を複雑にするのは、ＮＶＭは一般に、語及びページの消去モードの間じゅう高電圧を利用しており、その結果、大型のトランジスタのアレイ全体に亘り高電圧がアサートされる。このため、漏れ電流の集合が高電圧供給性能にひずみをもたらす結果になり、同時に回路効率を低下させる。
【０００３】
低電力で使用する場合は、ビットセルを消去やプログラムするために高電圧を使用する回路の内部の漏れ電流に対する感度が高い場合がある。高電圧レベルの供給は、チャージポンプまたは高電圧を生成するための低電圧電源を使用するデバイスを用いてなされる。用途によっては、チャージポンプ及び低電圧電源は、高電圧動作中に発生する電流漏れを補償するサイズになっている。しかし、漏れを克服するために付加的な電流を供給することで、消去やプログラムのモード動作電流が増加するだけでなく、高電圧生成回路をより大きく複雑にせざるを得なくなり、これにより回路の面積及び消費電力を増大させる結果になる。漏れ電流の問題は、特定の高電圧回路では例えば１５０℃までの高温で動作しなくてはならないので、更に悪化する。この高温は望ましくない漏れ電流を更に高いレベルにまで増大させる。
【０００４】
従来のＮＶＭに現在利用されている幾つかの解決策には、高電圧デバイスのしきい電圧を高めたり、固有のデバイス又は回路を作ったり、回路の基板に負の電源でバックバイアスをかけたりすることなどがある。各解決策は設計の制限をもたらす。例えば、各デバイスのしきい電圧を高めることは、各トランジスタのデバイスのサイズを増大させ関連回路全体の性能に影響するので望ましくない。しきい電圧の高いトランジスタではほとんどの場合にサイズの増大が不可欠なのは、アサートされた場合に、しきい電圧の低いトランジスタが供給できる出力電流と同量の出力電流をこれらのトランジスタが供給できないからである。同様に、漏れを回避するための複雑な回路設計を採用すると、全体の設計が複雑さを増し、製造工程の数も増える。更に、基板に負の電源でバックバイアスをかけると、別個の井戸に組み込むために集積ＮＶＭ回路の特定のデバイスが必要になる。従って、三重の井戸処理及びチャージポンプには負の電圧の供給が必要になり、その結果、回路面積が増大し複雑さが増す。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、必要とされているデバイスは、デバイスのサイズを最小化し回路の複雑さを適度に保ちながらＮＶＭの漏れ電流の影響を低減させ、しかも最少の処理工程で製造可能なデバイスである。
【課題を解決するための手段】
【０００６】
本明細書でなされている開示は、集積された電子デバイス内部の漏れ電流の低減に関す
る。集積された電子デバイス内部では幾つかのタイプの漏れ電流が生成される場合がある。低電圧デバイスで生じる漏れ電流の１つのタイプに、低電圧集積回路内部で高電圧源が使用された場合に生じるサブしきい電流がある。本開示の１形態では、低電力の電子デバイスには、高電圧源と、高電圧源の使用を可能にしたり不能にしたりするように動作するモードを有するセレクタとがある。電子デバイス内部で生じる漏れ電流に応じてオフセット電圧を供給するために漏れオフセットモジュールが高電圧源に結合されている。例えば、高電圧源を利用する場合に、高電圧源を使用した結果として生じた漏れ電流が漏れモジュールにより検出される。漏れ電流の検出に応じて、電子デバイス内部の漏れ電流の生じている素子の一部に漏れオフセットモジュールがオフセット電圧を供給する。このようにして、電子デバイス内部の漏れ電流の生じている素子に対するバイアス電圧の相対的な増加がもたらされ、これにより、選択された電流漏れの生じている素子に対する基板バイアス効果が生じる。
【０００７】
本開示の更なる態様によると、不揮発性メモリ（ＮＶＭ）と共同して使用される高電圧ドライバが開示されている。書込みや消去動作などの動作の間、高電圧ドライバがワード線及び／又はビットセルに高電圧を供給すべく動作して、ビットセルの状態を変える。高電圧ドライバには、選択されたり選択解除されたりする高電圧ドライバの動作モードの間に生じた漏れ電流に応じてオフセット電圧を供給すべく動作する漏れオフセットモジュールがある。漏れオフセットモジュールには、高電圧動作中にオフセット電圧を高電圧ドライバの一部に供給すべく動作するダイオード接続ＭＯＳデバイスがある。ＭＯＳデバイスは、関連する動作特性及び電圧レベルを持つＮＭＯＳデバイスでもＰＭＯＳデバイスでもよい。例えば、高電圧ドライバの動作モードに依存して、高電圧ドライバの漏れ電流の生じやすい部分に漏れオフセットモジュールがオフセット電圧を供給する。漏れ電流が高電圧ドライバ内部に生じるので、電流がダイオード接続ＭＯＳデバイスに結合され、ＭＯＳデバイスによりオフセット電圧が作られる。そして漏れ電流の生じている素子又はトランジスタにオフセット電圧がソースバイアスとして印加され、これにより、漏れ電流の生じている素子又はトランジスタに負の基板バイアスを印加する効果がもたらされる。このようにして、漏れ電流の生じているトランジスタのしきい電圧レベルが高まり、これにより、漏れ電流の生じているトランジスタのサブしきい漏れ電流が低減される。従って、高電圧動作中に高電圧ドライバに必要な電流量が低減され、これにより、ＮＶＭの回路全体の動作効率が改善される。
【発明を実施するための最良の形態】
【０００８】
図１は、本開示の１つの態様に係る漏れオフセットモジュールを備えた集積回路のブロック図を示す。集積回路１００には、低電圧源１０２と高電圧源１０３とに結合されたデコーダモジュール１０４がある。集積回路１００及び出力１０６を選択したりこれらの選択を取り消したりするため入力セレクタ１０１が備えられており、出力１０６はデコーダモジュール１０４の出力を供給する。漏れオフセットモジュール１０５がデコーダモジュール１０４に結合されており、漏れ電流Ｉリークに応じてノードＡ１０８でオフセット電圧を供給する。
【０００９】
動作の間、低電圧源１０２または高電圧源１０３が、集積回路１００の動作モードに基づいて電圧レベルをデコーダモジュール１０４に供給している。例えば、入力セレクタ１０１が動作可能（論理的にＨｉｇｈ）である場合、書込み又は消去の動作モードを支持すべく高電圧出力を出力１０８に供給するために高電圧源１０３が使用される。従って、デコーダモジュール１０４が電圧源の選択を決定し、高電圧を出力１０８に結合し、その結果、漏れ電流Ｉリークが生成される。漏れオフセットモジュール１０５がＩリークを検出し、Ｉリークに応じてオフセット電圧を供給する。例えば、漏れオフセットモジュールがオフセット電圧をデコーダモジュール１０４内の漏れの生じている素子に選択的に印加し、これにより、漏れの生じている素子に基板バイアス効果が生まれる。このように、漏れ
オフセットモジュール１０５により生成されたオフセット電圧を利用して電流漏れが低減される。
【００１０】
ある実施形態では、集積回路１００がＮＶＭなどのメモリ素子と共同して使用され、集積回路１００には、読取り、書込み、消去の動作モードがある。選択されたモードは、入力セレクタ１０１で与えられたり、集積回路１００に動作可能に関連している他のモード選択回路（明確には図示せず）によって与えられたりする。例えば、ある実施形態では、集積回路１００はＮＶＭに動作可能に関連して使用され異なる動作モードの間に電圧レベルを供給する。例えば、読取りモードの間は、低電圧源１０２が約１のしきい電圧の低電圧レベル（即ち、Ｖｔ〜０．７ボルト）を読取りモードの間に供給するであろう。従って、生じる漏れ電流（Ｉリーク）は最小で、ノードＡ１０８に供給される電圧オフセットは約０ボルトとなる。
【００１１】
しかし、高電圧レベルのシフトが必要なＮＶＭの動作モード（例えば、消去又は書込み）の間は、ワード線（明確には図示せず）を介して出力１０６に結合された１つ以上のビットセル内の状態を変更するために相対的に高い電圧レベルが必要である。例えば、出力１０６は、高電圧及び低電圧レベルをＮＶＭ内の５１２までかそれ以上のビットセルに供給するよう動作するワード線に結合される。消去モードの間、高電圧源１０３はデコーダモジュール１０４に結合され、続いて出力１０６に結合される。デコーダモジュール１０４に印加された高電圧レベルにより、デコーダモジュール１０４内の素子により漏れ電流（Ｉリーク）が生成されて漏れオフセットモジュール１０５に結合される。Ｉリークが漏れオフセットモジュール１０５により検出され、オフセット電圧がＩリークに応じて生成される。漏れオフセットモジュール１０５は幾つかの方法でオフセット電圧を供給し、電流及び／又は電圧に対し高感度の素子を使用する場合があり、この素子は電圧オフセットレベルをノードＡ１０８に供給するよう設定可能である。例えば、漏れオフセットモジュール１０５は、電流Ｉリークに応じて電圧レベルを生成すべく動作する１つ以上のトランジスタ素子を備えていてもよい。漏れオフセットモジュール１０５には、ダイオード接続ＭＯＳデバイスが、ダイオード接続ＭＯＳデバイスを分流するよう動作可能な第２のＭＯＳデバイスに並列に設けられていてもよい（明確には図示せず）。高電圧源１０３が漏れ電流を引き起こしている期間中は、ダイオード接続ＭＯＳデバイスが漏れ電流に結合され、漏れの生じている素子やデバイスに供給されるオフセット電圧が生成される。また、高電圧源１０３が高電圧の生成に使用されていない期間中は、低電圧源１０２が支配的であり、漏れ電流は重大ではなく、ダイオード接続ＭＯＳデバイスを接地させるために第２のＭＯＳデバイスが使用される。このようにして、漏れの大きい期間中にはオフセット電圧が選択的な素子に供給される。
【００１２】
集積回路１００により、高電圧利用期間中に常に生成される漏れ電流が漏れオフセットモジュール１０５に効率的に使用され、これにより、高電圧源１０３に供給するために必要な電流の量が低減され、集積回路１００全体の効率が上がる。集積回路１００は、幾つかの他の電子デバイスと共同して使用される場合があり、メモリ素子やフラッシュモジュールなどに限定されない。例えば、アナログデジタル変換器、検電器及び／又は比較器、電圧レベルシフタ等の他の回路や、他の装置、他のシステム、他の素子なども、選択された漏れの生じている素子へのオフセット電圧の供給を利用して選択素子のソースバイアスを高められる。このようにして、負の基準電圧を用いることなく、負の基板電圧を供給するのと同様の効果がもたらされて、電流漏れが低減され、装置、素子、及び／又はシステムの性能効率が高まる。
【００１３】
図２は、本開示の１つの態様に係る漏れオフセットモジュールとチャージポンプとを組み込んだ不揮発性メモリ素子の概要図を図示する。不揮発性メモリ（ＮＶＭ）２００には、図１に図示された要素と同様の要素があり、例えば、高電圧源１０３等の高電圧源とし
て動作可能なチャージポンプ２０７、漏れオフセットモジュール１０５と同様の漏れオフセットモジュール２０６、デコーダモジュール１０４と同様の高電圧ドライバ２０３及び２０４などである。ＮＶＭ２００には、高電圧ドライバ２０３、２０４などの高電圧ドライバを介してメモリアレイ２０５に結合されている行デコーダ２０２がある。各高電圧ドライバは関連のワード線に結合されており、関連のワード線は、特定の列に対し関連している動作モードに基づいた電圧レベルを供給するよう動作可能である。例えば、第１の高電圧ドライバ２０３が第１のワード線２０８に結合されているので、トランジスタ２０９〜２１０を備えている選択されたワード線に関連しているビットのコラムへのアクセスが提供される。例えば、メモリアレイ２０５には５１２のコラム及び２０４８の行が含まれており１メガビットメモリアレイへのアクセスが提供される場合がある。
【００１４】
ＮＶＭ２００には更に、１つ以上の動作モードの間に約８〜１６ボルトの高い相対電圧レベルを供給するよう動作可能なチャージポンプ２０７がある。ＮＶＭ２００には更に、ＮＶＭ２００内の漏れ電流に対応してオフセット電圧を供給するよう動作可能な漏れオフセットモジュール２０６がある。例えば、「読取り」動作モードの間に１つ以上のビットにアクセスすべく動作する入力２０１を介してＮＶＭ２００が入力を受信する場合がある。ある実施形態では、８ビットメモリアドレスなどの複数ビットメモリアドレスが入力２０１を介して供給され、メモリアドレスをメモリアレイ２０５内部のワード線にアクセスさせることを行デコーダが決定する。従って、識別された列、例えばワード線２０８が選択され、第１のコラム（明確には図示せず）が第１のメモリセル２０９にアクセスすべく動作する。
【００１５】
別の実施形態では、ＮＶＭ２００が、１つ以上のワード線（列）が消去される「消去」モードに置かれている場合がある。例えば、列全体が消去（即ち、「ページ」消去）されるよう選択される。消去される列を認識する入力が入力２０１で供給され、識別されたワード線にチャージポンプ２０７により高い相対電圧レベルが供給される。例えば、行デコーダ２０２が第１のワード線２０８を認識し、第１の高電圧ドライバ２０３が第１のワード線２０８に高電圧を供給する。ノードＢ２１４における高電圧レベルにより、選択されている第１のワード線２０８に漏れ電流Ｉリーク２１６が生成され、漏れオフセットモジュール２０６により検出される。従って、漏れオフセットモジュール２０６は、第１の高電圧ドライバ２０７のソースに結合されているノードＡ２１５でオフセット電圧を生成する。オフセット電圧は、負の基準電圧を用いることなく、負の基板電圧を供給するのと同様の効果をもたらし、これにより、第１の高電圧ドライバ２０３のしきい電圧が相対的に増加し、電流漏れＩリーク２１６が低減する。
【００１６】
同様にして、全てのメモリアレイ２０５が消去（即ち、「ブロック」消去）されるよう選択される場合がある。ブロック消去の間、チャージポンプ２０７が高電圧レベルを供給し、この高電圧レベルは、メモリアレイ２０５内の各ビットの内容を消去するための各ワード線に結合されている。第１のワード線２０８からｎ番目のワード線２１１まで高電圧レベルがチャージポンプ２０７を用いて結合されている。各ワード線に印加された高電圧レベルにより、Ｉリーク２１６が増加し、漏れオフセットモジュール２０６がオフセット電圧レベルを供給し、このオフセット電圧レベルは各高電圧ドライバのソースに結合されており、これにより、負の基板電圧を供給するのと同様の効果を各高電圧ドライバにもたらす。このようにして、Ｉリークの低減が行われ、ＮＶＭ２００の全体の効率が高められる。
【００１７】
図３は、本開示の１つの態様に係る漏れオフセットモジュールを用いてオフセット電圧を供給する効果を図示する。図３は、ＮＭＯＳトランジスタゲート長の長さに基づいてソースバイアスＶｓ（Ｖ）を変化させる関数としてのＮＭＯＳドレイン漏れＩｄ（Ａ／μｍ）を示す。ゲート長０．９マイクロメートル、１．０マイクロメートル、１．２マイクロ
メートル、１．４マイクロメートルの各トランジスタを試験する条件には、デバイスの電圧しきい値４５０ミリボルト、ドレイン電圧（Ｖｄ）１２ボルト、基板バイアス（Ｖｂ）０ボルト、ゲート電圧（Ｖｇ）０ボルトを規定することが含まれる。各電圧レベルは随時、０の基準電圧レベル（即ち、接地レベル）に相対的に供給されたり、各トランジスタに関連している他の動作電圧レベルに相対的に供給されたりする。
【００１８】
図示のように、低いソース電圧により、高いレベルのサブしきい電流漏れが起きる。Ｖｓが高められるにつれ、Ｉｄが減少し、これにより、ＮＭＯＳトランジスタのドレイン漏れが低減し、ＮＭＯＳトランジスタに基板バイアスを供給するのと同様の効果が生まれる。例えば、約４００ミリボルトを上回るＶｓを供給すると、ゲート長１．０μｍの場合はＩｄが約５ｎＡ／μｍから約１００ｐＡ／μｍにまで減少する結果となる。従って、約１のしきい電圧レベルの電圧オフセット（即ち、５００〜６００ミリボルト）を漏れの生じているトランジスタやデバイスに結合するよう動作可能な漏れオフセットモジュールを備えることにより、ゲート１．０μｍの場合は漏れ電流Ｉｄが約１００ｐＡ／μｍに低減され、高電圧源及び／又はチャージポンプにより供給される必要のある電流の量が減少する結果となる。
【００１９】
図４は、本開示の１つの態様に係る漏れオフセットモジュールを組み込んだ高電圧ドライバの概要図を示す。高電圧ドライバ４００には入力セレクタ４０１があり、入力セレクタ４０１はインバータ４０２と第２の入力セレクタトランジスタ４０４とに結合されている。第１の入力セレクタトランジスタ４０３が低電圧源（ＶＤＤ）４１５とノードＢ４１８とに結合されている。高電圧ドライバ４００には更に、第１の高電圧トランジスタ４０５と、第２の高電圧トランジスタ４０６と、第３の高電圧トランジスタ４０７とがある。第２のトランジスタ４０６と第３のトランジスタ４０７との間に出力４１７が結合されており、出力４１７は、高電圧ドライバ４００により決定された動作モードに応じて電圧レベルをワード線やビットなどに供給するよう動作可能である。
【００２０】
高電圧デコーダ４００には更に、高電圧ドライバ４００内の漏れ電流の影響を低減するための漏れオフセット回路がある。漏れオフセットトランジスタ４０８には、約１の電圧しきい値のオフセット電圧をノードＡ４２２で供給するよう動作可能なダイオード接続ＮＭＯＳデバイスなどがある。少数出力セレクタ４１２が、少数出力セレクタトランジスタ４１０に結合されており、メモリアレイ（明確には図示せず）の部分的な消去モード（例えば、ページ消去）の間に作動させられる場合がある。全出力セレクタ４１３が、全出力セレクタトランジスタ４１１に結合されており、完全メモリアレイ消去モード（例えば、ブロック消去）の間に作動させられる。低電圧セレクタ４１４が、高電圧ドライバ４００の低電圧運転用に設けられており、低電圧セレクタトランジスタ４０９に結合されている。
【００２１】
高電圧ドライバ４００の動作の間、入力セレクタ４０１で与えられる状態に依存してＩリークＡ４１９及び／又はＩリークＢ４２０により漏れ電流が発生する恐れがある。例えば、高電圧ドライバ４００が、出力４１７に結合されているメモリアレイ内部の記憶場所へのアクセスと共同して使用される場合がある。出力４１７はメモリアレイのワード線に結合されている場合があり、そのため、メモリアレイ内部の１つ以上のビットセルへのアクセスが供給される。従って、入力セレクタ４０１は、メモリアレイにアクセスする動作モードに基づき動作可能であったり動作不能であったりする（論理的にＨｉｇｈだったりＬｏｗだったりする）。入力セレクタが動作不能である（非選択された）場合、高電圧ドライバ４００内部にＩリークＡ４１９が発生する。入力セレクタ４０１が動作可能である（選択された）場合、高電圧ドライバ４００内部にＩリークＢ４２０が発生する。その後、高電圧ドライバ及び関連メモリアレイの動作モードに基づき電圧レベルがノードＡ４２２にもたらされる。
【００２２】
高電圧ドライバ４００は、ノードＡ４２２及びノードＢ４１８の電圧レベルを選択的に上昇させたり低下させたりすることで、ＩリークＡ４１９及びＩリークＢ４２０の影響を低減させることが可能なので有利である。図５は、図４に図示された高電圧ドライバに関する論理表の１つの実施形態を図示する。「読取り」モードの間又は復号がなされている際に、入力セレクタ４０１が作動され、第２の入力セレクタトランジスタ４０４が動作可能になる。更に、出力セレクタ４１３及び低電圧セレクタ４１４が「活動」状態に置かれ、これにより、全出力セレクタトランジスタ４１１及び低電圧セレクタトランジスタ４１４の各々が動作可能になる。全出力セレクタトランジスタ４１１が活動していると、ノードＢ４１９に接地基準が置かれ、ＩリークＡ４１９が接地される。更に、低電圧セレクタトランジスタ４１４が活動していると、ノードＡ４２２に接地が置かれ、低電圧論理レベルがもたらされる。従って、集積回路４００により生じる漏れ電流が最少になる。
【００２３】
「部分的消去（選択された）」動作モードの間は、メモリアレイの小さい部分（即ち、１つ以上のワード線）が消去される。出力４１７に結合されたワード線に消去電圧レベルを供給するために出力４１７でＶＨｉｇｈ４１６が必要とされる。入力セレクタ４０１が動作可能であることにより、高電圧動作状態を呈し、この状態は、サブしきい電流を高め、その結果、ＩリークＢ４２０を増大させる。初期アドレスの復号及びワード線の選択が入力セレクタ４０１に供給された後で、全出力セレクタ４１３を介して全出力セレクタトランジスタ４１１に低電圧が印加され、更に低電圧セレクタ４１４を介して低電圧セレクタトランジスタ４０９にも低電圧が印加され、これにより、各々のトランジスタが作動しなくなる。更に、少数出力セレクタ４１２を介して少数出力セレクタトランジスタ４１０に高電圧が印加され、少数出力セレクタトランジスタ４１０が作動するようになる。このモードはＩリークＡ４１９及びＩリークＢ４２０をノードＡ４２２に結合させ、各漏れ電流の蓄積作用が合わさりＩリークＯＳ４２１になる。ＩリークＯＳ４２１が増大するにつれ、ノードＡ４２２の電圧レベルが接地を上回る。ノードＡ４２２の電圧レベルが約１のしきい電圧レベルまで増大すると、ノードＡ４２２のオフセット電圧に応えてＩリークＢ４２０が低いレベルに低減するまでＩリークＢ４２０とＩリークＯＳ４２１との間に平衡をとる効果が生まれる。
【００２４】
「部分的消去（非選択された）」動作モードの間は、消去される予定でないワード線に高電圧ドライバ４００が取り付けられており、入力セレクタ４０１が動作不能なので、これにより、第１の入力セレクタトランジスタ４０３が作動するようになる。全出力セレクタ４１３がＬｏｗであるため全出力トランジスタ４１１が作動しなくなり、かつ低電圧セレクタ４１４がＬｏｗであり低電圧セレクタトランジスタ４０９が作動しなくなる。入力セレクタ４０１が動作不能であることにより、ＩリークＡ４１９が増大し、従って、少数入力セレクタ４１２が動作可能になり、これにより、少数出力セレクタトランジスタ４１２が作動するようになる。それからＩリークＡ４１９が第１の漏れオフセットトランジスタ４０８に結合され、ＩリークＡ４１９の増大に伴いＩリークＯＳ４２１が増大する。ＩリークＡ４１９の増大の結果、オフセット電圧がノードＡ４２２に供給され第２の入力セレクタトランジスタ４０１のソースに結合され、これにより、ＩリークＡ４１９が低減する。
【００２５】
「アレイ全体」消去動作モードの間は、高電圧ドライバ４００に関連するメモリアレイ全体又はブロックが消去される。初めのワード線選択段階の後で、低電圧セレクタ４１４及び少数出力４１２が動作不能になり、これにより、低電圧セレクタトランジスタ４０９及び少数出力トランジスタ４１０が作動しなくなる。また、全出力セレクタ４１３が動作可能であり、全出力トランジスタ４１１が作動するようになる。活動中の全出力トランジスタ４１１により、ノードＢ４１８に接地が置かれ、ＩリークＢ４２０がノードＡ４２２に結合される。漏れ電流ＩリークＢ４２０が増大するにつれ、ＩリークＯＳ４２１が増大
し、第１の漏れオフセットトランジスタ４０８のしきい電圧レベルがノードＡ４２２に置かれる。約０．５〜約０．６ボルトのノードＡ４２２により、第３の高電圧トランジスタ４０７及び第２の高電圧トランジスタ４０６のソースがノードＡ４２２のオフセット電圧に結合され、トランジスタ毎に負の基準電圧を用いることなく、負の基板電圧を供給するのと同様の効果がもたらされ、ＩリークＢ４２０が最小のレベルまで低減される。
【００２６】
図６Ａは、オンピッチ（ｏｎ−ｐｉｔｃｈ）漏れオフセットモジュールを組み込んでいる集積回路の１つの実施形態を概略的に図示する。集積回路６００には、図４の高電圧ドライバ４００に類似したドライバモジュール６０１があり、このドライバモジュール６０１は、オンピッチ漏れオフセットモジュール６０２に結合されており、このオンピッチ漏れオフセットモジュール６０２は、入力セレクタ６０３、少数出力セレクタ６０４、全出力セレクタ６０５、低電圧セレクタ６０６で供給された入力に基づいたオフセット電圧を供給するよう動作可能である。メモリ素子の一部（明確には図示せず）にアクセスするためワード線やビットセルなどに出力６０７が結合されている場合がある。使用中、集積回路６００に所望の動作モードが与えられ、オンピッチ漏れオフセットモジュール６０２が動作モードに基づいたオフセット電圧を供給する。例えば、消去モードの間は、オンピッチ漏れオフセットモジュール６０２がオフセット電圧を供給してドライバモジュール６０１の高電圧動作中に発生した漏れ電流を低減する。オンピッチ漏れオフセットモジュール６０２は、集積回路６００の一部として一体化されており、集積回路６００内部の他の全ての素子に必要な規格と同じピッチ又は高さのレベルの規格に基づいて製造されている。
【００２７】
図６Ｂは、オフピッチ（ｏｆｆ−ｐｉｔｃｈ）漏れオフセットモジュールを組み込んでいる集積回路の１つの実施形態を概略的に図示する。集積回路６２５には、第１のドライバモジュール６０９に結合されている第１の入力セレクタ６０８と、第２のドライバモジュール６１２に結合されている第２の入力セレクタ６１１と、第ｎ番目のドライバモジュール６１５に結合されている第ｎ番目の入力セレクタとがある。集積回路６２５には更にオフピッチ漏れオフセットモジュール６２０があり、オフピッチ漏れオフセットモジュール６２０には、少数出力セレクタ６１７と、全出力セレクタ６１８と、低電圧セレクタ６１９とが備えられている。オフピッチ漏れオフセットモジュール６２０は第１の結合素子６２１を介して漏れＩリークＡを検出し、第１の結合素子６２１は、第１のドライバモジュール６０９と、第２のドライバモジュール６１２と、第ｎ番目のドライバモジュール６２３とに結合するよう動作可能である。同様に、オフピッチ漏れオフセットモジュール６２０は第２の結合素子６２２を介して漏れＩリークＢも検出し、第２の結合素子６２２は、第１のドライバモジュール６０９と、第２のドライバモジュール６１２と、第ｎ番目のドライバモジュール６２０とに結合するよう動作可能である。単一の結合素子として図示されているが、理解されるべきは、結合素子６２１及び６２２が、関連の論理を持つデータバスでもよく、集積回路６２５に関連する漏れを検出するべく１つ以上のドライバモジュールをオフピッチ漏れオフセットモジュール６２０に選択的に結合するよう使用されてもよいことである。
【００２８】
オフピッチ漏れモジュール６２０は、各ドライバモジュールから分離したモジュールとして供給され、オンピッチ漏れオフセットモジュール６０２により提示される面積及び回路高さの要求事項の程度を小さくする。例えば、図６Ａに図示されている集積回路６００に備えられているオンピッチ漏れモジュール６０２には、限定されたピッチ要求事項がある。その上、集積回路６００内部で使用されているドライバモジュール６０１ごとに独立したセレクタが必要である。図６Ｂは、漏れオフセットモジュール６０２を各ドライバモジュールからオフピッチで分離させることで、オンピッチ回路を使用することにより提示される設計の制限を低減できるので有利である。これにより、漏れオフセットモジュールを使用する集積回路を設計する場合に柔軟性が与えられる。
【００２９】
前述の詳細な説明では、本明細書の一部をなす添付図面が参照され、添付図面には本開示が実践できる特定の実施形態が例として示されている。これらの実施形態及びその特定の変形は、当業者が本開示を実践できるよう十分詳細に説明された。理解されるべきは、他の適切な実施形態が利用可能であり、本開示の精神と範囲から逸脱することなく、論理的、機械的、化学的、電気的な変更がなされ得ることである。
【００３０】
例えば、本開示は不揮発性メモリ素子（ＮＶＭ）に関して説明されたが、本明細書に記載された技術、装置、最適化の方法を用いて、高い相対電圧を低電圧の用途で利用する他の集積回路を実現できることが認識されるであろう。加えて、本開示の精神と範囲から逸脱することなく、図に示されている機能ブロックが多数の方法で更に組み合わせられたり分割されたりできることも認識されるであろう。前述の詳細な説明は、従って、本明細書で説明された特定の形態に限定するよう意図されてはおらず、反対に、添付の請求項の精神と範囲に合理的に含まれ得る代案、修正、同等物を包含することを意図されている。
【図面の簡単な説明】
【００３１】
【図１】本開示の１つの態様に係る漏れオフセットモジュールを備えている集積回路のブロック図。
【図２】本開示の１つの態様に係る漏れオフセットモジュールとチャージポンプとを組み込んでいる不揮発性メモリ素子の概要図。
【図３】本開示の１つの態様に係る漏れオフセットモジュールを用いオフセット電圧を供給する効果のグラフ。
【図４】本開示の１つの態様に係るオフセット素子を組み込んでいる高電圧ドライバの概要図。
【図５】図４に図示されている高電圧ドライバについての１つの実施形態の論理表。
【図６Ａ】オンピッチ漏れオフセットモジュールを組み込んでいる集積回路の１つの実施形態の概略図。
【図６Ｂ】オフピッチ漏れオフセットモジュールを組み込んでいる集積回路の１つの実施形態の概略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【国際調査報告】
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