(57)【要約】１つのＩＣでディジタル回路（４）、アナログ回路（６）、およびＲＦ回路（８）を支援する集積回路（１２）。ディジタルＣＭＯＳ回路が、良好なラッチアップ品質を提供し、かつ高密度のＰＡＤ  Ｉ／Ｏを可能にする低抵抗層（１６）上に設けられている。基板を介した信号クロストークを最少にするために、アナログＣＭＯＳ回路が高抵抗層（１４）上の隔離されたウェル領域（２０）上に設けられている。また、寄生性キャパシタンスを最少にし、高周波素子スイッチングを可能にするために、アナログＢＪＴ素子が、自身のウェル構造（２０）内の高抵抗領域（１４）上に設けられている。特に高周波で発生する信号損失を最少にするために、インダクタおよびコンデンサなどのＲＦ受動要素が高抵抗領域（１４）上に設けられている。素子の性能を最大限に高めるために、ＲＦ能動コンポーネントが高抵抗領域上に設けられている。
2005531143.tif 000002
【特許請求の範囲】
【請求項１】
高抵抗基板と、
前記高抵抗基板上に形成された、パターニングされた低抵抗埋込み層と、前記パターニングされた低抵抗埋込み層と前記高抵抗基板との電荷種類が等しいことと、
前記パターニングされた低抵抗埋込み層の上部に形成されたディジタル回路と、
前記高抵抗基板上に形成されたアナログ回路と、
前記高抵抗基板上に形成された受動ＲＦ素子と、
前記ディジタル回路を囲むウェル領域とを有する集積回路。
【請求項２】
前記高抵抗基板上に形成された能動ＲＦ素子をさらに有する、請求項１に記載の集積回路。
【請求項３】
前記パターニングされた低抵抗埋込み層はｐ＋埋込み層である、請求項２に記載の集積回路。
【請求項４】
前記パターニングされた低抵抗埋込み層はｎ＋埋込み層である、請求項２に記載の集積回路。
【請求項５】
前記受動ＲＦ素子はｐウェルによって囲まれている、請求項３に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野に関し、より詳細には１つのマイクロチップでディジタル回路、アナログ回路および高周波（ＲＦ）回路を支援する（ｓｕｐｐｏｒｔ）集積回路に関する。
【背景技術】
【０００２】
１つの集積回路（ＩＣ）で、ディジタル回路要素、アナログ回路要素およびＲＦ回路要素を支援することが強く所望されている。上記の各回路を１つのＩＣに実装することによって、ワイヤレス通信および光通信アプリケーションの携帯式ＲＦ機器の品質を大幅に向上させ、コストを大幅に削減することが可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記の様々な種類の回路の集積には、特有の問題が幾つかある。
例えば、上記の各種素子の各々を１つのＩＣに配置すると、ＩＣ基板を介して回路間相互作用が生じることが多い。ディジタル回路要素、アナログ回路要素およびＲＦ回路要素が１枚の基板に配置された場合に、この相互作用が、期待されたＩＣの動作を大幅に低下させ妨害する可能性がある。
【０００４】
ノイズに対する感受性が回路の種類によって異なることにより、別の問題も生ずる。アナログ回路は、他の回路および素子が発生させる電気的ノイズの影響を受けやすい。アナログ回路が有効に動作するためには、電気的ノイズから隔離されている必要がある。これに対し、ディジタル回路は、ディジタルの特性により、電気的ノイズの影響をはるかに受けにくい。アナログ素子は電圧スイングが小さく、ノイズの発生が少ない。さらに、アナログ回路の電流ベースにより、ノイズレベルが低く維持される。この結果、アナログ回路が発生させるノイズレベルは低い。しかし、ディジタル回路は、素子のレイル・ツー・レイルの電圧振幅が大きいため、非常に強い電気的ノイズを発生させる。通常、アナログ回路要素とディジタル回路要素とを１つのＩＣに実装すると、ディジタル回路要素が発生させる強いノイズ部分にアナログ回路要素が晒されることとなる。アナログ回路コンポーネントとディジタル回路コンポーネントとを１つのＩＣに集積するためには、アナログ回路コンポーネントを、ディジタル回路コンポーネントが発生させる電気的ノイズから隔離および絶縁する必要がある。
【０００５】
異種の回路によって生ずる問題にはこのほか、ラッチアップがある。ラッチアップでは、ディジタルＣＭＯＳ回路が、特定の論理状態に「捕捉」される。簡単にいえば、ラッチアップは、寄生性のＰＮＰＮ様の動作に関わる内部フィードバック機構によって生ずる。ディジタル回路要素、アナログ回路要素およびＲＦ回路要素を１つのＩＣに実装する場合は、ラッチアップの排除が重要な目標となる。
【０００６】
また、信号クロストークも異種素子回路に悪影響を与える。クロストークとは、素子間または信号を伝える導体間の電磁（誘導）結合または静電（容量）結合によって、複数の信号が部分的に相互重畳することにより生ずる干渉である。ＣＭＯＳ回路においては、この素子間の干渉が、システムの他の部分に誤ったスイッチングを生じさせる。このため、アナログコンポーネント、ディジタルコンポーネントおよびＲＦコンポーネントを支援する一方で、クロストークが低く高い性能と信頼性が保証されるＩＣを開発することが望ましい。
【０００７】
また、ＲＦ回路、特に高周波数領域での信号損失も複合素子ＩＣによくみられる。ＲＦ回路の評価基準に、Ｑ（ｑｕａｌｉｔｙ  ｆａｃｔｏｒ）がある。ほとんど信号損失がない高効率のＲＦ回路ではＱが高い。通常、Ｑの低いＲＦコンポーネントでは、その結果生ずる信号およびエネルギーの損失を埋め合わせるために回路ステージ（ｃｉｒｃｕｉｔｒｙ  ｓｔａｇｅ）の追加が必要となる。この余分なステージは、貴重なチップスペースを占め、素子全体の効率を低下させる。Ｑによって評価されるこの信号およびエネルギーの損失の一因に、ＲＦ素子と基板との間の望ましくない容量結合がある。この結合はＱを低下させる。さらに、基板内の電気的渦電流もＲＦ素子のＱを低下させる。このため、高周波アプリケーション向けに、Ｑが高く、ＩＣ全体の動作を改善するＲＦ素子を有するＩＣ構造を開発して、このアプリケーションを支援するために要する回路数を低減させることが非常に望ましい。
【０００８】
上記の問題に対処する、当業界において公知の技術が、テキサツ・インスツルメンツ（Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ）に付与された米国特許第６，３４８，７１９号（７１９号特許）に開示されている。７１９号特許は、能動ＣＭＯＳコンポーネントと受動コンポーネントとを集積した、ＣＭＯＳロジックのみをベースとする高周波用の集積回路を教示するものである。上記特許によると、全ての能動ＣＭＯＳコンポーネントが、１０００Ω−ｃｍのオーダーの高比抵抗層に形成されている。半導体基板に、および能動ＣＭＯＳコンポーネントの下部に、１Ω−ｃｍのオーダーの低比抵抗の埋込み層が形成される。受動コンポーネントが、半導体基板上に設けられた絶縁材料の層の上もしくは中に形成されている。
【０００９】
全ての能動ＣＭＯＳコンポーネントを高抵抗層に設けることは、高周波アプリケーション向けに、ＩＣの効率および動作を最大限に高めるためには望ましくない。また、ＢｉＣＭＯＳ技術を使用して、ディジタル回路要素、アナログ回路要素およびＲＦ回路要素を１つの集積回路で支援可能な集積回路を開発することが望ましい。
【課題を解決するための手段】
【００１０】
本発明は、ディジタル回路、アナログ回路およびＲＦ回路を１つのＩＣに容易に実装できるようにする半導体構造を提供する。本発明は、より詳細には、１つのＩＣにあるディジタル回路、アナログ回路およびＲＦ回路の間で生ずる、基板を介した相互作用を低減させる構造を提供する。本発明は、種々のコンポーネントを、パターニングされた低抵抗層か、それ以外の高抵抗基板領域かに戦略的に配置することにより、基板を介した回路間相互作用を低減させる。ｐ型基板では、低抵抗層はパターニングされたｐ＋埋込み層である。高抵抗部は、このｐ＋埋込み層の外の領域である。同様に、ｎ型基板では、低抵抗層はパターニングされたｎ＋埋込み層であり、高抵抗部はこのｎ＋埋込み層の外の領域である。パターニングされた埋込み層は、高エネルギーイオン注入を実施するか、または高ドープ領域を形成した後に、エピタキシャルシリコンを堆積して形成する。エピタキシャル層は高抵抗であり、ｐ型でもｎ型でも真性半導体（ｉｎｔｒｉｎｓｉｃ）でもよい。
【００１１】
本発明においては、ディジタルＣＭＯＳ回路が、低抵抗層の上部に配置されており、ラッチアップの影響を受けにくくさせると共に、高密度のＰＡＤ  Ｉ／Ｏを可能にする。信号クロストークを最少にするために、アナログＣＭＯＳ回路が高抵抗基板領域にある隔離されたウェル領域内に設けられている。寄生性キャパシタンスを最少にすると共に、高周波素子スイッチングを起こりやすくさせるために、アナログＢＪＴ素子が、自身のウェル構造内の高抵抗基板領域内に設けられている。高周波で発生し得る信号損失を最少にするために、インダクタ、コンデンサなどのＲＦ受動要素が高抵抗基板領域内またはその上部に設けられている。本発明は、これらの種類の素子および回路の集積を可能にすることによって、ワイヤレス通信および光通信アプリケーション向けの携帯式ＲＦ機器の品質およびコストを改善する。
【００１２】
回路コンポーネントを戦略的に配置することにより、低抵抗部または高抵抗部が、ＩＣに存在する他の素子もしくは回路が発生させるノイズから、種々のコンポーネントを絶縁および隔離する。低抵抗領域は、ノイズの影響を受けやすい回路が存在する領域から、信号が逃げることのできる低抵抗の経路を提供することによって、ノイズを低減させる。基板内の高抵抗部は、電気信号を減衰させることによって信号クロストークを低減させる。
【発明を実施するための最良の形態】
【００１３】
参照によって図面を参照すると、図１は、本発明の好適な実施形態に従ってｐ型基板に形成された集積回路（ＩＣ）２の断面図である。ｎ型基板では、ｐ型埋込み層に代わってｎ型埋込み層が使用される。図１に示すように、ＩＣ２は、ディジタルコンポーネント４、アナログコンポーネント６、受動ＲＦコンポーネント８、および能動ＲＦコンポーネント１０を支援する。ＩＣ２は、高抵抗基板１４を介した上記の種々のコンポーネントの間の電気的相互作用を低減させる隔離構造１２を有することによって、ディジタルコンポーネント４、アナログコンポーネント６、受動ＲＦコンポーネント８、および能動ＲＦコンポーネント１０を支援することが可能である。基板１４は電気的には、基本的にＩＣ２にある全素子を接続している抵抗器である。上記の種々のコンポーネントを隔離および絶縁することにより、ディジタルコンポーネント４、アナログコンポーネント６、受動ＲＦコンポーネント８、および能動ＲＦコンポーネント１０を１つのＩＣ２に実装することが可能となる。これらのコンポーネントを低抵抗埋込み層１６または高抵抗基板１４の内部もしくは上部に戦略的に配置することにより、上記の種々のコンポーネントを１つのＩＣ２に実装する一方でその個々の性能を最大限に高めることができる。低抵抗層１６、高抵抗基板１４およびウェル構造２０を使用することにより、種々のコンポーネントを絶縁および隔離し、これらを１つのＩＣ２に実装することが可能となる。
【００１４】
ＣＭＯＳディジタル回路要素２２が低抵抗埋込み層１６上に設けられている。受動ＲＦ回路要素８、例えばインダクタ２４が、高抵抗基板１４上に設けられている。ＮＭＯＳ２６またはＮＰＮ  ＢＪＴ２８などのアナログ回路要素６が、高抵抗基板１４にある隔離されたウェル３０内に設けられている。ヘテロ接合バイポーラトランジスタ（ＨＢＴ）３２などの能動ＲＦ要素１０が、高抵抗部１４内に設けられており、ＨＢＴ３２の性能を最大限に高める。
【００１５】
ＣＭＯＳ２２は、ＰＭＯＳ３４とＮＭＯＳ素子３６とからなる。各ＭＯＳ素子２２は、ゲート３８、ソース４０およびドレイン４２を有する。低抵抗埋込み層１６にＣＭＯＳディジタル回路要素２２を配置することには利点が幾つかある。第一に、埋込み層１６は、ＣＭＯＳ素子２２間でのラッチアップの発生を低減させる。ラッチアップとは、ＣＭＯＳ２２のＮＭＯＳ３６部分とＰＭＯＳ３４部分との間に基板１４を介して大きな電流が流れ、ＣＭＯＳ２２の性能を低下させる状態である。ラッチアップによって、ＣＭＯＳ回路２２が特定の論理状態に固定されたままとなる。簡単にいえば、ラッチアップは、寄生性のＰＮＰＮ様の動作に関わる内部フィードバック機構によって生ずる。しかし、埋込み層１６は、電流が通ることができる低抵抗の経路をＣＭＯＳ２２の下部に提供することにより、ラッチアップの発生を低減させる。
【００１６】
第二に、低抵抗埋込み層１６はノイズシンクのように動作する。ＣＭＯＳディジタル回路２２は、素子２２のレイル・ツー・レイル電圧振幅が大きいため、非常に高いレベルのノイズを生じさせる。この電気的ノイズは、この素子から低抵抗埋込み層１６に向かうようになる。第三に、埋込み層１６は、ディジタルＣＭＯＳコンポーネント２２の直下に配置される。このように、埋込み層１６のノイズが、通常はディジタルＣＭＯＳコンポーネント２２に制限される。
【００１７】
アナログＣＭＯＳコンポーネント４４が高抵抗基板１４上に設けられている。高抵抗基板１４は埋込み層１６から出るノイズを減衰させ、これにより、ディジタルＣＭＯＳコンポーネント２２からアナログＣＭＯＳコンポーネント４４を隔離および絶縁する。これ以外のディジタルＣＭＯＳコンポーネント２２は埋込み層１６からのノイズに晒されるが、ディジタルの特性により、ＣＭＯＳコンポーネント２２はノイズの影響を比較的受けにくい。
【００１８】
埋込み層１６は、ディジタルＣＭＯＳ２２と結合されて記載されているが、種々のウェル構造を使用して、ＩＣ２内の、電気的ノイズを多く発生させる他の素子を隔離してもよい。電気的ノイズを多く発生させる素子の例に、チャージポンプがある。ｎウェル４６の領域とｐウェル４８の領域とに囲まれた隔離されたウェル２０内にチャージポンプを配置することによって、チャージポンプが発生させる電気的ノイズから周囲のコンポーネントを隔離することができる。さらに隔離を強化するために、ｐ＋埋込み層１６の上部にｐウェル４８が配置される。ｐウェル４８は低抵抗であるため、ＩＣ２内で発生し、ｐウェル４８によって収集された電気的ノイズを、ＩＣ２から有効に除去することができる。このように、ｐウェル４８とｐ＋埋込み層１６とを組み合わせることによって、ディジタルコンポーネント４、アナログコンポーネント６、受動ＲＦコンポーネント８および能動ＲＦコンポーネント１０を１つのＩＣ２に実装したときに、ノイズの伝搬が低減される。
【００１９】
ヘテロ接合バイポーラトランジスタ３２などの能動ＲＦ要素１０が、高抵抗基板１４上に設けられている。図１には、ｐ型基板上に設けたＮＰＮ  ＨＢＴ素子が記載されている。高抵抗基板１４上にＨＢＴ３２を配置することによって、コレクタウェル６０と基板１４との間のキャパシタンス（Ｃｃｓとして示す）が最少となる。コレクタ６０と基板１４とのキャパシタンスを最少にすることにより、ＨＢＴ３２の性能が最大限に向上する。さらに、能動ＲＦコンポーネント１０は、ｐウェル４８によって囲まれており、このｐウェル４８は、ＩＣ２の他の場所で発生した外部ノイズからＨＢＴ３２を隔離する作用を果たす。
【００２０】
ｐウェル４８によるＨＢＴ３２の隔離をさらに強化するために、ｐ＋埋込み層１６の上にｐウェル４８が設けられている。ｐ＋埋込み層１６は低抵抗であるため、ｐウェル４８によって収集されたＩＣ２内の電気的ノイズが、ここでＩＣ２から除去される。このように、ｐウェル４８は、ＩＣ２の他の場所で発生し、ＨＢＴ３２に到達するノイズの量を低減させる。また、ＩＣ２内の電気的ノイズは、低抵抗であるためｐ＋埋込み層１６によっても収集され、ここでＩＣ２から除去される。このように、ｐ＋埋込み層１６はＩＣ２の他の場所で発生し、ＨＢＴ３２に到達するノイズの量を低減させる。
【００２１】
受動ＲＦ回路要素８、例えばインダクタ７０が、高抵抗領域１６の内部もしくは上部に設けられている。受動ＲＦコンポーネント８の性能の評価基準となるのが、素子のＱである。高周波ＲＦ回路においては、Ｑが低い受動コンポーネント８は望ましくない。Ｑの低い素子では、通常、信号の損失を補償するために入力ステージ（ｉｎｐｕｔ  ｓｔａｇｅ）の追加が必要となる。このような余分の入力ステージにより、チップスペースと、デバイスのコストとが増大する。インダクタ７０のＱを低減し、これによりインダクタ７０の性能を向上させるには、ＩＣ２の他の素子が発生させる電気的ノイズからインダクタ７０を隔離することが望ましい。
【００２２】
インダクタ７０は、インダクタ７０を形成するコイルを表す一連の波線として示される。高抵抗基板１４は、ＩＣ２の他の場所で発生したノイズ信号を減衰させて、インダクタ７０などの受動ＲＦ要素８に到達するのを防止する。このように、基板１４は、インダクタ７０が受けるノイズを低減させることにより、インダクタ７０の性能を向上させＱを改善する。Ｑの改善は、高周波では最も顕著である。図面には記載されていないが、別の受
動ＲＦ要素８にコンデンサがあり、上記の原理はコンデンサにも当てはまる。さらに、基板１４は、ＩＣ２の他の場所で発生したノイズを減衰させることにより、クロストークも低減させる。
【００２３】
さらに、インダクタのＱは、インダクタを高抵抗基板１４の上部に配置することによりさらに改善される。基板１４は、高抵抗であるため、インダクタ７０の性能を低下させる電気的渦電流の発生を阻止する。
【００２４】
インダクタ７０などの受動ＲＦ要素８を隔離するその他の方法として、ｐウェル隔離構造７２とｐ＋埋込み層７４とによって高抵抗基板１４を囲む方法がある。ｐウェル７２とｐ＋埋込み層７４との併用は、インダクタ７０がＩＣ２の他の領域から受ける電気的ノイズの量を低減させる。この構造は、低抵抗であるため、これらの信号を集めてＩＣ２から除去することができる。このように、ｐウェル７２とｐ＋埋込み層７４との併用は、インダクタ７０へ到達するノイズの量を低減させる。
【００２５】
パターニングされた埋込み層１６、高抵抗基板１４、ｐウェル４６，７２およびｎウェル４８からなる隔離構造１２は、アナログコンポーネント６およびＲＦコンポーネント８，１０の動作を阻害するＩＣ２のノイズの問題とクロストークの問題とを軽減する。さらに、隔離構造１２は、ディジタルコンポーネント４、アナログコンポーネント６、受動ＲＦコンポーネント８、および能動ＲＦコンポーネント１０の全体的な性能を、これらのコンポーネントの種々の寄生性による問題に対処することによって改善させる。
【００２６】
図２に示す好適な実施形態においては、１つの埋込み層１６が、１つのディジタル回路ブロック７６にある全ディジタルＣＭＯＳコンポーネント２２の下に延在している。１つの埋込み層１６が１つのディジタル回路ブロック７６全体の下に延在していることにより、これら素子２２内でのラッチアップの発生が大幅に低減される。ブロック７６で発生する電気的ノイズは全て、埋込み層１６を介してブロック７６内の他の領域および素子２２に伝わる。しかし、ディジタルＣＭＯＳコンポーネント２２の特性により、この素子２２の性能が大きく低下することはない。埋込み層１６を１つ備えることで、素子の構成が単純なものとなり、製造プロセスが簡略化されると共に全体的なコストが削減される。ディジタルブロック７６には、ＣＭＯＳ２２、抵抗器７７、および他のディジタルコンポーネント７９が存在する。
【００２７】
図３に示す別法による実施形態においては、埋込み層１６は、一連のブロック７８に分割されており、１つのディジタル回路ブロック２２にあるディジタルＣＭＯＳコンポーネント２２の下に延在している。これらのブロック７８の間には、高抵抗領域１４が存在する。１つのディジタル回路ブロック７６内の電気的ノイズの伝搬を制限するために、埋込み層１６を一連の小ブロック７８に分割することが好ましいことがあり得る。電気的ノイズは埋込み層ブロック７８内では比較的容易に伝わるが、埋込み層ブロック７８の間に設けられている高抵抗領域１４が、埋込み層ブロック７８から別の埋込み層ブロック７８にノイズが伝わるのを阻止し、ノイズを減衰させる。このため、高抵抗領域１４によりブロック間を不連続にすること（ｄｅｌｉｎｅａｔｉｏｎ）は、１つのディジタルブロック７６内でのノイズの伝搬を制限する。
【００２８】
図４に、本発明の好適な実施形態における隔離されたアナログ回路要素６の断面を示す。本例ではｐ型基板を使用している。種々の領域が、ディジタルＣＭＯＳ２２が発生させたノイズからアナログ回路を遮蔽している。第一に、アナログ回路６が高抵抗部１４内に設けられている。基板１４は高抵抗であるため、他の素子から発生した電気信号を減衰させる。この大きな減衰によって、素子クロストークの発生が低減される。図に示すように、ＮＭＯＳ素子２６はゲート８０、ソース８２およびドレイン８４からなる。バルク領域
８８と電気的な連通を取るため、バルクコンタクト８６が設けられている。ＮＭＯＳ素子２６が、隔離されたｐウェル９０内に設けられている。隔離されたｐウェル９０の下にはｎ隔離領域９２が存在する。ｎ隔離領域９２はｎウェルリング９８およびｎウェル４６の少なくとも一方と接続されており、隔離されたｐウェル９０を本例に示すｐ型基板１４から完全に隔離している。ｎ隔離領域９２とｎウェル４６とは、ＩＣ２の他の場所で発生した電気信号を集める。次にこの電気信号は、コンタクト９４によりＩＣ２から除去される。このように、ＩＣ２の他の場所で発生した電気信号がＩＣ２から除去され、これによってアナログ回路６が遮蔽される。
【００２９】
好適な実施形態においては、ｎウェル４６およびｎウェルリング９８の全てが同じ電位レベルに維持される。ｎウェル４６とウェルリング９８とはｎ隔離領域９２を介して接続されている。コンタクト９４は、ｎウェル４６、ｎウェルリング９８、またはｎ隔離領域９２によって集められた全電気信号をＩＣ２から除去する。このように、ｎウェル４６、ｎウェルリング９８、またはｎ隔離領域９２は、ディジタルＣＭＯＳ２２もしくはノイズを多く出す電気的コンポーネント（チャージポンプなど）が発生させる電気的ノイズから、ＩＣ２の種々の回路コンポーネントを絶縁および隔離する作用を果たす。
【００３０】
図５に、本発明の好適な実施形態に従って作製した隔離されたディジタル回路ブロック７６を示す。好適な実施形態においては、ディジタルブロック７６は、ディジタルＣＭＯＳ回路２２のほか、抵抗器７７、他のディジタル電気コンポーネント７９からなる。ディジタルブロック７６は１つのｐ＋埋込み層１６上に設けられている。１つのディジタル回路ブロック７６全体の下に延在する１つのｐ＋埋込み層１６を設けることにより、素子２２内でラッチアップが発生する可能性が大幅に低減する。ディジタルＣＭＯＳ２２はレイル・ツー・レイルの電圧振幅が大きいため、回路２２は電気的ノイズを多く発生させる。ディジタルＣＭＯＳ２２が発生するこの電気的ノイズは、阻止または除去されなければ、基板１４を介してＩＣ２のアナログコンポーネント６、ＲＦコンポーネント８，１０に伝わる。
【００３１】
ノイズを多く出すディジタルＣＭＯＳ回路２２を、ＩＣ２の他の部分から隔離するために、ディジタルブロック７６の周りにｎウェルリング９８が設けられている。このｎウェルリング９８は、ディジタルＣＭＯＳ２２が発生させる電気信号を集める。ｎウェルリング９８に接続されたコンタクト９４がＩＣ２から電気信号を除去する。ｎウェルリング９８は、隔離ｐウェルリング１００によって囲まれている。隔離ｐウェルリング１００の外側にｐ＋ソースドレインリング１０２が配置されている。ウェルリング９８，１００，１０２は、協調してディジタルＣＭＯＳ２２が発生させる電気信号を収集および除去する。
【００３２】
図６に、本発明の好適な実施形態に従って作製された集積回路２内に形成されたヘテロ接合バイポーラトランジスタ（ＨＢＴ）３２を示す。ＨＢＴ３２は、エミッタ１０６、ベース１０８、およびコレクタ１１０を有する疑似自己整合型構造１０４からなる。自己整合型構造１０４は、構造を簡略化し、トポロジ（ｔｏｐｏｇｒａｐｈｙ）を単純化する。ＨＢＴ３２素子は、ＣＭＯＳコンポーネント２２と共に実装可能であるため、能動ＲＦの動作のために使用することが望ましい。
【００３３】
エミッタ１１２、ベース１１４、およびコレクタのコンタクト領域１１６が、ＨＢＴ３２の表面の上に設けられている。ビア１１８が、エミッタ１１２、ベース１１４、およびコレクタのコンタクト領域を接続している。これらのビアを絶縁しているのが、誘電電材１２２である。ＨＢＴ３２の性能低下を招く主因となるのが、コレクタウェル１２４と基板１４との間のキャパシタンスである。ＨＢＴ３２の性能を最大限に高めるためには、コレクタ１２４と基板１４との間のキャパシタンスを最少にする必要がある。高抵抗基板１４上にＨＢＴ３２を直接配置することにより、コレクタ１２４と基板１４との間のこの寄
生性のキャパシタンスが最少となる。
【００３４】
次に、ｐウェル４８とｐ＋埋込み層１６とを使用することにより、ＨＢＴ３２が、ＩＣ２の他の素子が発生させる電気的ノイズから隔離および絶縁されている。Ｐウェル４８およびｐ＋埋込み層１６は、ＩＣ２の他の場所で発生した電気信号を集めて、これらをシステムから除去し、これによりＨＢＴ３２を隔離する。このように、電気的ノイズの問題とクロストークの問題とが軽減され、この結果ＨＢＴ３２の性能が向上する。
【００３５】
図７に、本発明の好適な実施形態に従って作製された集積回路２内に形成されたバラクタ１２６を示す。「バラクタ」との用語は、バリアブル（可変）リアクトルに由来し、バイアス電圧によりリアクタンスを制御可能に変更できる素子を指す。バラクタ１２６はパラメトリック増幅、高調波発生（ｈａｒｍｏｎｉｃ  ｇｅｎｅｒａｔｉｏｎ）、ミキシング、検波、および電圧可変チューニング（ｔｕｎｎｉｎｇ）のアプリケーションに広く用いられている。図７に示すｐ型基板にある上部のバラクタ１２６は、ゲート１２８と、ｎウェル１３２上に設けられたベースコンタクト１３０とを有する。バラクタ１２６は、ｐ＋埋込み層１６の上部に設けられている。バラクタ１２６は、能動ＲＦコンポーネント１０と同様、Ｑを最大限に高めることが望ましい。ｎウェル１３２は低抵抗であり、かつｎウェル１３２により絶縁が提供されるため、バラクタ１２６をｎウェル１３２内に設けることによって、Ｑが改善される。
【００３６】
当業者は、本明細書に記載の方法および構造の一部または全てによって本発明を実施し得ることを理解するが、本発明を様々な形態で実施可能であり、本発明の趣旨並びに範囲から逸脱することなく、種々の変形、置換、並びに変更を行うことができることが当業者によって理解される。記載した実施形態は、限定的なものではなく例示的なものに過ぎず、このため、本発明の範囲は添付の特許請求の範囲によって示される。
【図面の簡単な説明】
【００３７】
【図１】本発明の好適な実施形態を示す断面図。
【図２】本発明の好適な実施形態において、低抵抗埋込み層をパターニングした好適な構造を有する半導体を示す図。
【図３】本発明の別法による実施形態において、低抵抗埋込み層をパターニングした好適な構造を有する半導体を示す図。
【図４】本発明の好適な実施形態の隔離されたアナログ回路要素の断面図。
【図５】本発明の好適な実施形態に従って作製された隔離されたディジタル回路ブロックを示す図。
【図６】本発明の好適な実施形態に従って作製された、集積回路に形成されたヘテロ接合バイポーラトランジスタを示す図。
【図７】本発明の好適な実施形態に従って作製された、集積回路に形成されたバラクタを示す図。
【図１】
2005531143.tif 000003
【図２】
2005531143.tif 000004
【図３】
2005531143.tif 000005
【図４】
2005531143.tif 000006
【図５】
2005531143.tif 000007
【図６】
2005531143.tif 000008
【図７】
2005531143.tif 000009
【国際調査報告】
2005531143.tif 000010
2005531143.tif 000011
2005531143.tif 000012
2005531143.tif 000013
2005531143.tif 000014