(57)【要約】  音声および／またはビデオ・システムなどのシステム（４００）が、多重化アナログ・ディジタル変換器（多重化ＡＤＣ）構成（５００）を備えている。この構成（５００）は、第１および第２のアナログ信号を第１および第２のディジタル信号にそれぞれ変換して、第１の時間間隔中に第１のディジタル信号を出力し、第２の時間間隔中に第２のディジタル信号を出力するためのＡＤＣ（５３０）を備えている。第１および第２のディジタル信号を濾波して第１および第２の濾波済み信号をそれぞれ生成し、第３の時間間隔中に第１および第２の濾波済み信号を時間的に整列された形式で出力するためのディジタル・フィルタ（５５０）が提供される。
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【特許請求の範囲】
【請求項１】
第１および第２のアナログ信号を第１および第２のディジタル信号にそれぞれ変換して、第１の時間間隔中に前記第１のディジタル信号を出力し、第２の時間間隔中に前記第２のディジタル信号を出力するためのアナログ・ディジタル変換器（５３０）と、
前記第１および第２のディジタル信号を濾波して第１および第２の濾波済み信号をそれぞれ生成し、第３の時間間隔中に前記第１および第２の濾波済み信号を時間軸で整合のとれた形式で出力するためのディジタル・フィルタ（５５０）とを備えるシステム（４００）。
【請求項２】
前記第１および第２のアナログ信号を前記アナログ・ディジタル変換器（５３０）に提供するためのマルチプレクサ（５２０）を更に備える、請求項１に記載のシステム（４００）。
【請求項３】
前記第１および第２のディジタル信号を前記アナログ・ディジタル変換器（５３０）から受け取り、前記第１および第２のディジタル信号を前記ディジタル・フィルタ（５５０）に提供するためのデマルチプレクサ（５４０）を更に備える、請求項１に記載のシステム（４００）。
【請求項４】
前記第１および第２の濾波済み信号に対してサブサンプリング動作を実行して第１および第２のサブサンプリング済み信号をそれぞれ生成し、第４の時間間隔中に前記第１および第２のサブサンプリング済み信号を時間軸で整合のとれた形式で出力するための、少なくとも１つのサブサンプリング・デバイス（５６０）を更に備える、請求項１に記載のシステム（４００）。
【請求項５】
前記第１、第２、第３、および第４の各時間間隔が、それぞれ単一のクロック・サイクルに対応する、請求項４に記載のシステム（４００）。
【請求項６】
前記システム（４００）が、ディジタル・ビデオ・システムであり、
前記第１および第２のディジタル信号が色差信号である、請求項１に記載のシステム（４００）。
【請求項７】
第１および第２のアナログ信号を第１および第２のディジタル信号にそれぞれ変換して、第１の時間間隔中に前記第１のディジタル信号を出力し、第２の時間間隔中に前記第２のディジタル信号を出力するためのアナログ・ディジタル変換手段（５３０）と、
前記第１および第２のディジタル信号を濾波して第１および第２の濾波済み信号をそれぞれ生成し、第３の時間間隔中に前記第１および第２の濾波済み信号を時間軸で整合のとれた形式で出力するためのディジタル濾波手段（５５０）とを備える装置（５００）。
【請求項８】
前記第１および第２のアナログ信号を前記アナログ・ディジタル変換手段（５３０）に提供するための多重化手段（５２０）を更に備える、請求項７に記載の装置（５００）。
【請求項９】
前記第１および第２のディジタル信号を前記アナログ・ディジタル変換手段（５３０）から受け取り、前記第１および第２のディジタル信号を前記濾波手段（５５０）に提供するための逆多重化手段（５４０）を更に備える、請求項７に記載の装置（５００）。
【請求項１０】
前記第１および第２の濾波済み信号に対してサブサンプリング動作を実行して第１および第２のサブサンプリング済み信号をそれぞれ生成し、第４の時間間隔中に前記第１および第２のサブサンプリング済み信号を時間軸で整合のとれた形式で出力するためのサブサンプリング手段（５６０）を更に備える、請求項７に記載の装置（５００）。
【請求項１１】
前記第１、第２、第３、および第４の各時間間隔が、それぞれ単一のクロック・サイクルに対応する、請求項１０に記載の装置（５００）。
【請求項１２】
前記装置（５００）が、ディジタル・ビデオ・システム（４００）中に含まれ、
前記第１および第２のディジタル信号が色差信号である、請求項７に記載の装置（５００）。
【請求項１３】
システム（４００）中で信号を処理する方法であって、
第１および第２のアナログ信号を第１および第２のディジタル信号にそれぞれ変換するステップと、
第１の時間間隔中に前記第１のディジタル信号を出力するステップと、
第２の時間間隔中に前記第２のディジタル信号を出力するステップと、
前記第１および第２のディジタル信号を濾波して第１および第２の濾波済み信号をそれぞれ生成するステップと、
第３の時間間隔中に前記第１および第２の濾波済み信号を時間軸で整合のとれた形式で出力するステップとを含む方法。
【請求項１４】
前記変換するステップの前に前記第１および第２のアナログ信号を多重化するステップを更に含む、請求項１３に記載の方法。
【請求項１５】
前記濾波するステップの前に前記第１および第２のディジタル信号を逆多重化するステップを更に含む、請求項１３に記載の方法。
【請求項１６】
前記第１および第２の濾波済み信号に対してサブサンプリング動作を実行して第１および第２のサブサンプリング済み信号をそれぞれ生成するステップと、
第４の時間間隔中に前記第１および第２のサブサンプリング済み信号を時間軸で整合のとれた形式で出力するステップとを更に含む、請求項１３に記載の方法。
【請求項１７】
前記第１、第２、第３、および第４の時間間隔がそれぞれ単一のクロック・サイクルに対応する、請求項１６に記載の方法。
【請求項１８】
前記システム（４００）が、ディジタル・ビデオ・システムを構成し、
前記第１および第２のディジタル信号が色差信号である、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ビデオおよび／または音声システムなどのシステムにおける信号処理に関し、より詳細には、このようなシステムでアナログ・ディジタル変換器（ＡＤＣ：Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）を時分割するための構成であって、特に出力信号間の時間軸における整合（ｔｉｍｅ−ａｌｉｇｎｍｅｎｔ）をもたらす装置構成に関する。
【背景技術】
【０００２】
複数の入力信号のためにアナログ・ディジタル変換器（ＡＤＣ）を時分割（タイム・シェアリング）して利用することは、ビデオおよび／または音声システムなどのシステムでＡＤＣの数を減らす方法として周知である。このようなシステムにおいて、アナログ・ディジタル変換器（ＡＤＣ）を共有する技法の１つは、単純な多重化（ｍｕｌｔｉｐｌｅｘｉｎｇ）を含むものである。例えば、図１に、単純な多重化を利用する多重化アナログ・ディジタル変換器（ｍｕｌｔｉｐｌｅｘｅｄ  ＡＤＣ：多重化ＡＤＣ）構成１００を示す。図１では、マルチプレクサ１２０が、アナログのＵとＶの入力信号を同時に受け取り、イネーブル（ＥＮ）信号に応答して切り換わり、受け取ったアナログのＵとＶの入力信号のうちの選択された方を交互に出力する。アナログ・ディジタル変換器（ＡＤＣ）１３０が、マルチプレクサ１２０からアナログのＵとＶの出力信号を受け取り、受け取ったＵとＶの信号をクロック（ＣＬＫ）信号に応答してディジタル化する。クロック（ＣＬＫ）信号の各間隔は、単一のクロック・サイクル、即ち時間間隔を定める。図１では、ＣＬＫ信号の周波数は、例えばＥＮ信号の周波数の２倍である。デマルチプレクサ１４０が、ＡＤＣ１３０から出力されたディジタルのＵとＶの信号を受け取り、ＥＮ信号に応答して切り換わり、ディジタルのＵとＶの信号を出力する。下表１に、多重化ＡＤＣ構成１００の例示的な動作を示す。
【０００３】
【表１】
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【０００４】
表１に示すように、デマルチプレクサ１４０からのＵとＶの出力信号（即ち、逆多重化済みＵ／逆多重化済みＶ）は、マルチプレクサ１２０への対応する入力信号（即ち、アナログＵ／アナログＶ）に対して時間軸で整合がとれておらず、時間がずれている。言い換えれば、デマルチプレクサ１４０からのＵとＶの出力信号が、マルチプレクサ１２０への対応する入力信号に対して時間軸で整合がとれているクロック・サイクルは存在しない。例示および説明のために、表１には、アナログ・ディジタル変換器（ＡＤＣ）１３０およびデマルチプレクサ１４０を介した信号遅延は、示されていないことに留意されたい。また、表１では、デマルチプレクサ１４０は、各クロック・サイクル中にＵ出力信号とＶ出力信号の両方を生成することにも留意されたい。これらのＵとＶの出力信号の一方は、現在のクロック・サイクル中にＡＤＣ１３０から提供された信号であり、これらのＵとＶの信号の他方は、前のクロック・サイクル中にＡＤＣ１３０から提供されたものである。
【０００５】
多くの適用例では、表１に表すように出力信号間に時間軸上での整合関係がないことは、問題を生じない。しかし、あるシステムにおいては、このような時間軸上での整合関係が必要となる。例えば、ピクチャ・イン・ピクチャ（ＰＩＰ：Ｐｉｃｔｕｒｅ  Ｉｎ  Ｐｉｃｔｕｒｅ）機能を提供するための集積回路（ＩＣ）を有する幾つかのディジタル・ビデオ・システムでは、出力信号間の時間軸上での整合が必要な場合がある。
【０００６】
出力信号間の時間軸上での整合をもたらす技法の１つは、信号経路中で、アナログ・ディジタル変換器（ＡＤＣ）への入力を提供するマルチプレクサの前にアナログのサンプル・ホールド回路を配置するものである。例えば、図２に、サンプル・ホールド回路（Ｓａｍｐｌｅ  ａｎｄ  Ｈｏｌｄ  ｃｉｒｃｕｉｔ：サンプル・アンド・ホールド回路）を利用する多重化ＡＤＣ構成２００を示す。図２では、サンプル・ホールド（ＳアンドＨ）回路２１０が、アナログのＵとＶの信号を受け取り、次のイネーブル（ＥＮ）信号まで保持する。マルチプレクサ２２０が、保持されたアナログのＵとＶの信号をサンプル・ホールド回路２１０から同時に受け取り、ＥＮ信号に応答して切り換わり、受け取ったアナログのＵとＶの信号のうちの選択された方を交互に出力する。ＡＤＣ２３０が、マルチプレクサ２２０からアナログのＵとＶの出力信号を受け取り、受け取ったＵとＶの信号をクロック（ＣＬＫ）信号に応答してディジタル化する。ＣＬＫ信号の各間隔は、単一のクロック・サイクルまたは時間間隔を定める。図２では、ＣＬＫ信号の周波数は、例えばＥＮ信号の周波数の２倍である。デマルチプレクサ２４０が、ＡＤＣ２３０から出力されたディジタルのＵとＶの信号を受け取り、ＥＮ信号に応答して切り換わり、ディジタルのＵとＶの信号を出力する。下表２に、多重化ＡＤＣ構成２００の例示的な動作を示す。
【０００７】
【表２】
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【０００８】
表２に示すように、デマルチプレクサ２４０からの出力信号（即ち、逆多重化済みＵ／逆多重化済みＶ）は、１クロック・サイクルおきに時間軸で整合がとれている。例えば、表２では、デマルチプレクサ２４０からの出力信号は、クロック・サイクル２およびクロック・サイクル４の間は、時間軸で整合がとれている。例示および説明のために、表２には、アナログ・ディジタル変換器（ＡＤＣ）２３０およびデマルチプレクサ２４０を介した信号遅延は、示されていないことに留意されたい。また、表２では、デマルチプレクサ２４０は各クロック・サイクル中にＵ出力信号とＶ出力信号の両方を生成することにも留意されたい。これらのＵとＶの出力信号の一方は、現在のクロック・サイクル中にＡＤＣ２３０から生成された信号であり、これらのＵとＶの信号の他方は、前のクロック・サイクル中にＡＤＣ２３０から生成されたものである。
【０００９】
図２の多重化ＡＤＣ構成２００は、ある程度の時間軸上での整合をもたらすものの、ＩＣを短期間で設計するために使用される多くの標準セル・ライブラリ中では、サンプル・ホールド回路が利用できないという点で、問題がある。この結果、サンプル・ホールド回路は、設計中の特定のＩＣ向けに設計しなければならないカスタム・アナログ・ブロックと考えられる。一般に、カスタム・アナログ・ブロックは、ＩＣ開発において追加の設計時間、費用、リスクを必要とする。
【００１０】
時間軸上での整合をもたらす別の方法は、多重化アナログ・ディジタル変換器（多重化ＡＤＣ）の前に、アナログ遅延回路網（アナログ遅延ネットワーク回路）を配置するものである。例えば、図３に、アナログ遅延回路網を利用する多重化ＡＤＣ構成３００を示す。図３では、アナログ遅延回路網３１０が、アナログのＵとＶの信号を受け取って出力するが、ＵとＶの信号の一方は、他方の信号に対して（例えば、１クロック・サイクルの間）区別して遅延される。マルチプレクサ３２０は、アナログ遅延回路網３１０からアナログのＵとＶの信号を受け取り（即ち、ＵとＶの信号の一方は遅延されている）、イネーブル（ＥＮ）信号に応答して切り換わり、受け取ったアナログのＵとＶの信号のうちの選択された方を交互に出力する。ＡＤＣ３３０が、マルチプレクサ３２０からアナログのＵとＶの出力信号を受け取り、受け取ったＵとＶの信号をクロック（ＣＬＫ）信号に応答してディジタル化する。ＣＬＫ信号の各間隔は、単一のクロック・サイクル、即ち時間間隔を定める。図３では、ＣＬＫ信号の周波数は、例えばＥＮ信号の周波数の２倍である。デマルチプレクサ３４０が、ＡＤＣ３３０から出力されたディジタルのＵとＶの信号を受け取り、ＥＮ信号に応答して切り換わり、ディジタルのＵとＶの信号を出力する。下表３に、多重化ＡＤＣ構成３００の例示的な動作を示す。
【００１１】
【表３】
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【００１２】
表３に示すように、デマルチプレクサ３４０からの出力信号（即ち、逆多重化済みＵ／逆多重化済みＶ）は、図２のデマルチプレクサ２４０から生成された出力信号と同一である。即ち、デマルチプレクサ３４０からの出力信号は、１クロック・サイクルおきに時間軸で整合がとれている。例えば、表３では、デマルチプレクサ３４０からの出力信号は、クロック・サイクル２およびクロック・サイクル４の間は、時間軸で整合がとれている。例示および説明のために、表３には、アナログ・ディジタル変換器（ＡＤＣ）３３０およびデマルチプレクサ３４０を介した信号遅延は、示されていないことに留意されたい。また、表３では、デマルチプレクサ３４０は、各クロック・サイクル中にＵ出力信号とＶ出力信号の両方を生成することにも留意されたい。これらのＵとＶの出力信号の一方は、現在のクロック・サイクル中にＡＤＣ３３０から提供された信号であり、これらのＵとＶの信号の他方は、前のクロック・サイクル中にＡＤＣ３３０から提供されたものである。
【００１３】
図３の多重化アナログ・ディジタル変換器（多重化ＡＤＣ）構成３００もある程度の時間軸上での整合をもたらすものの、２つの入力経路の振幅およびグループ遅延特性が異なるために、望ましくない周波数応答作用における差違が生じる可能性があるという点で、問題がある。この問題は、構成要素の公差によるばらつきにより更に悪化する。
【００１４】
従って、前述の問題を回避し、時間軸で整合のとれた（即ち、同位置の、位置の揃った）出力信号を生成する多重化アナログ・ディジタル変換器（多重化ＡＤＣ）構成が必要とされている。本発明は、これらおよび他の課題に対処するものである。
【発明の開示】
【００１５】
本発明によれば、音声および／またはビデオ・システムなどのシステムが、多重化アナログ・ディジタル変換器（多重化ＡＤＣ）構成を備えている。この構成は、第１および第２のアナログ信号を第１および第２のディジタル信号にそれぞれ変換して、第１の時間間隔中に第１のディジタル信号を出力し、第２の時間間隔中に第２のディジタル信号を出力するためのＡＤＣを備えている。第１および第２のディジタル信号を濾波して第１および第２の濾波済み信号をそれぞれ生成し、第３の時間間隔中に第１および第２の濾波済み信号を時間的に整列された形式で出力するためのディジタル・フィルタが提供される。
【００１６】
本発明の実施例に関する以下の説明を添付の図面と共に参照することにより、本発明に関する前述のおよび他の特徴、利点、並びにこれらを達成する方法がより明らかになり、本発明がよりよく理解されるであろう。
【発明を実施するための最良の形態】
【００１７】
本明細書に述べる例示は、本発明の好ましい実施例を示すものであり、このような例示は、本発明の範囲をどんな方法でも限定するものと考えるべきではない。
【００１８】
ここで図４を参照すると、本発明の原理による多重化アナログ・ディジタル変換器（多重化ＡＤＣ）構成５００を備える例示的なシステム４００の図が示されている。図４のシステム４００は、例えばテレビジョン信号受信機、セットトップ・ボックス（ＳＴＢ）、ビデオ・カセット・レコーダ（ＶＣＲ）、ディジタル多用途ディスク（ＤＶＤ）プレーヤ、ビデオ・ゲーム・ボックス（テレビ・ゲーム機）、パーソナル・ビデオ・レコーダ（ＰＶＲ）などの音声および／またはビデオ・システムとして、或いはその他のビデオおよび／または音声システムとして具体化する。
【００１９】
図４で、システム４００は、多重化アナログ・ディジタル変換器（多重化ＡＤＣ）構成５００を備えるが、多重化ＡＤＣ構成５００は、アナログ・ディジタル変換器（ＡＤＣ：図４には示さず）が入力信号ＵとＶの間で時分割されるようにし、更に、このような信号が出力時に時間的に整列するようにする。ＵとＶの入力信号は、例えば、高精細度テレビジョン（ＨＤＴＶ）システムなどのディジタル・ビデオ・システムにおける色差信号を表すものとする。多重化ＡＤＣ構成５００は、例えばＩＣ上に組み込むことができる。図４には示していないが、システム４００は、他のＩＣや他の電気的および非電気的構成要素など、その他の構成要素を備えることもできる。
【００２０】
次に、図５を参照すると、図４の多重化アナログ・ディジタル変換器（多重化ＡＤＣ）構成５００を更に詳細に示す図が示されている。図５に示すように、多重化ＡＤＣ構成５００は、マルチプレクサ５２０、ＡＤＣ５３０、デマルチプレクサ５４０、フィルタ５５０、サブサンプリング・デバイス５６０を備えている。後述するように、多重化ＡＤＣ構成５００は、ＡＤＣ５３０の前でアナログ遅延デバイスを使用することなく、時間軸で整合のとれた出力信号を生成する。
【００２１】
動作時、マルチプレクサ５２０は、アナログのＵとＶの入力信号を同時に受け取り、イネーブル（ＥＮ）信号に応答して切り換わり、受け取ったアナログのＵとＶの信号のうちの選択された方を交互に出力する。ＡＤＣ５３０は、マルチプレクサ５２０からアナログのＵとＶの出力信号を受け取り、受け取ったＵとＶの信号をクロック（ＣＬＫ）信号に応答してディジタル化する。ＣＬＫ信号の各間隔は、単一のクロック・サイクル、即ち時間間隔を定める。ＥＮ信号およびＣＬＫ信号は、クロック発生器またはその他のデバイス（図示せず）により生成する。一実施例によれば、図５のＣＬＫ信号の周波数は、ＥＮ信号の周波数の２倍とする。例えば、ＣＬＫ信号は、１８ＭＨｚの周波数を呈し、ＥＮ信号は、９ＭＨｚの周波数を呈するものとする。従って、ＡＤＣ５３０は、マルチプレクサ５２０に入力されたＵとＶの信号を１つおきに受け取ってディジタル化するだけである。即ち、マルチプレクサ５２０は、入力されたＵとＶの信号が１つおきに失われるように切り換わる。このようにしてＡＤＣ５３０は、あるクロック・サイクル中にディジタル化済みＵ信号を出力し、次のクロック・サイクル中にディジタル化済みＶ信号を出力する。この動作に関するこれ以上の詳細は後述する。
【００２２】
デマルチプレクサ５４０は、アナログ・ディジタル変換器（ＡＤＣ）５３０から出力されたディジタルのＵとＶの信号を受け取り、イネーブル（ＥＮ）信号に応答して切り換わり、ディジタルのＵとＶの信号を出力する。後述するように、デマルチプレクサ５４０は、各クロック・サイクル中にディジタルＵ出力信号とディジタルＶ出力信号の両方を生成する。これらのディジタルのＵとＶの出力信号の一方は、現在のクロック・サイクル中にＡＤＣ５３０から提供された信号であり、これらのディジタルのＵとＶの信号の他方は、前の（例えば、直前の）クロック・サイクル中にＡＤＣ５３０から提供されたものである。一実施例によれば、デマルチプレクサ５４０は、前のＵとＶの信号値を保持し、それにより、あるクロック・サイクル中は現在のＵ出力信号と前のＶ出力信号を生成し、次いで、次のクロック・サイクル中は前のＵ出力信号と現在のＶ出力信号を生成する。
【００２３】
フィルタ５５０は、デマルチプレクサ５４０からディジタルのＵとＶの信号を受け取り、クロック（ＣＬＫ）信号に応答して、これらに対して濾波（フィルタリング）（例えば、補間）動作を実行し、それにより時間軸で整合のとれた濾波済みＵ信号とＶ信号を生成する。具体的には、フィルタ５５０により生成された濾波済みＵ信号とＶ信号は、マルチプレクサ５２０への対応する入力信号に対して時間軸で整合がとれている。図５では、フィルタ５５０は、ＵとＶの両方の信号チャネルに作用する単一の濾波デバイスとして示されている。ただし、本発明を実施する際は、フィルタ５５０は、各信号チャネルごとの専用フィルタなど複数の濾波デバイスで構成されてもよい。従って、フィルタ５５０は少なくとも１つの濾波デバイスを含んでいる。一実施例によれば、フィルタ５５０は、各Ｕ信号値が、現在のクロック・サイクル中にデマルチプレクサ５４０から受け取ったＵ信号値の２分の１と、前の（例えば、直前の）クロック・サイクル中にデマルチプレクサ５４０から受け取ったＵ信号値の２分の１とを足した値に等しく設定されるように、濾波動作を実行する。同様に、各Ｖ信号値は、現在のクロック・サイクル中にデマルチプレクサ５４０から受け取ったＶ信号値の２分の１と、前の（例えば、直前の）クロック・サイクル中にデマルチプレクサ５４０から受け取ったＶ信号値の２分の１とを足した値に等しく設定される。この濾波動作に関する更に詳細は、後述する。
【００２４】
サブサンプリング・デバイス５６０は、時間軸で整合のとれた濾波済みＵ信号とＶ信号をフィルタ５５０から受け取り、クロック（ＣＬＫ）信号およびサブサンプル制御（ＳＣ：Ｓｕｂｓａｍｐｌｅ  Ｃｏｎｔｒｏｌ）信号に応答して、これらに対してサブサンプリング動作を実行し、サブサンプリング済みＵ信号とＶ信号を時間的に整列された形式で出力する。サブサンプル制御（ＳＣ）信号は、サブサンプリング・デバイス５６０が、サブサンプリングを実行する際の周波数を制御する。例えば、サブサンプル制御（ＳＣ）信号は、サブサンプリング・デバイス５６０が、１クロック・サイクルおきに１対の濾波済みＵ信号とＶ信号に対してサブサンプリング動作を実行するようにする。サブサンプリング・デバイス５６０からの時間軸で整合のとれたＵとＶの出力信号は、次いで、色補正、色合い補正、サンプル周波数変換、および／またはその他の処理動作など、次の処理に向けて提供される。図５では、フィルタ５５０と同様にサブサンプリング・デバイス５６０も、ＵとＶの両方の信号チャネルに作用する単一のサブサンプリング・デバイスとして示されている。ただし、本発明を実施する際は、サブサンプリング・デバイス５６０は、各信号チャネルごとの専用サブサンプリング・デバイスなど複数のサブサンプリング・デバイスで構成されてもよい。従って、サブサンプリング・デバイス５６０は、少なくとも１つのサブサンプリング・デバイスを含んでいる。
【００２５】
次に、以下の表４を参照しながら、多重化ＡＤＣ構成５００の例示的な動作に関して更に詳細に述べる。
【００２６】
【表４】
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【００２７】
表４に示すように、アナログのＵとＶの信号（即ち、アナログＵとアナログＶ）は、各クロック・サイクル中にマルチプレクサ５２０に同時に入力される。マルチプレクサ５２０の切換え位置（即ち、多重化位置）は、あるクロックから次のクロックで交互に、ＵからＶに変化する。例えば、表４で、マルチプレクサ５２０は、クロック・サイクル１の間は、値４５のアナログＵ信号を出力するように切り換わり、クロック・サイクル２の間は、値７６のアナログＶ信号を出力するように切り換わる。また、表４で、マルチプレクサ５２０への幾つかのＵとＶの入力信号は、失われることに留意されたい。例えば、クロック・サイクル１の間は、値７５のＶ信号が失われる。同様に、クロック・サイクル２の間は、値４６のＵ信号が失われる。後述するように、これらの失われた信号は、フィルタ５５０の動作により補償される。
【００２８】
アナログ・ディジタル変換器（ＡＤＣ）５３０は、マルチプレクサ５２０からアナログのＵとＶの出力信号を受け取り、受け取ったＵとＶの信号をクロック（ＣＬＫ）信号に応答してディジタル化する。マルチプレクサ５２０は、入力されたＵとＶの信号が１つおきに失われるように切り換わるので、ＡＤＣ５３０は、マルチプレクサ５２０に入力されたＵとＶの信号を１つおきに受け取ってディジタル化するだけである。例示および説明のために、表４では、ＡＤＣ５３０が入力と出力の間で待ち時間（ｌａｔｅｎｃｙ：レイテンシ）または遅延時間（ｄｅｌａｙ：ディレイ）を有さないものとして示す。即ち、表４では、ＡＤＣ５３０が、マルチプレクサ５２０から対応するアナログのＵまたはＶ入力信号を受け取るのと同じクロック・サイクル中に、ディジタルのＵまたはＶ出力信号（即ち、ＡＤＣ出力）を生成するものとして示す。ただし、本発明を実施する際は、ＡＤＣ５３０が、マルチプレクサ５２０からアナログのＵまたはＶ入力信号を受け取る時と、ＡＤＣ５３０が、対応するディジタルのＵまたはＶ出力信号を生成する時との間に、いくらかの遅延がある場合がある。例えば、このような遅延は１つまたは複数のクロック・サイクルに等しい場合がある。
【００２９】
デマルチプレクサ５４０は、ディジタル変換されたＵとＶの信号をアナログ・ディジタル変換器（ＡＤＣ）５３０から受け取り、イネーブル（ＥＮ）信号に応答して切り換わり、ディジタルのＵとＶの信号を同時に出力する。この場合も、例示および説明のために表４では、デマルチプレクサ５４０が入力と出力の間で遅延を有さないものとして示す。従って、表４では、デマルチプレクサ５４０が、ＡＤＣ５３０から現在のＵまたはＶ信号を受け取るのと同じクロック・サイクル中に、現在のＵまたはＶ出力信号（即ち、逆多重化済みＵまたは逆多重化済みＶ）を生成するものとして示す。ただし、本発明を実施する際には、デマルチプレクサ５４０がＡＤＣ５３０からＵまたはＶ入力信号を受け取る時と、デマルチプレクサ５４０がＵまたはＶ出力信号を生成する時との間に、いくらかの遅延がある場合がある。例えば、このような遅延は１つまたは複数のクロック・サイクルに等しい場合がある。
【００３０】
上述したように、デマルチプレクサ５４０は、各クロック・サイクル中にディジタルＵ出力信号とディジタルＶ出力信号の両方を生成する。具体的には、デマルチプレクサ５４０は、前のＵとＶの信号値を保持し、それにより、所定のクロック・サイクル中に現在のＵ出力信号と前のＶ出力信号を生成した後、次のクロック・サイクル中に前のＵ出力信号と現在のＶ出力信号を生成する。例えば、表４のクロック・サイクル３の間に、デマルチプレクサ５４０は、値４７の現在Ｕ出力信号と、値７６の直前クロック・サイクル（即ち、クロック・サイクル２）のＶ出力信号を生成する。次いで、クロック・サイクル４の間に、デマルチプレクサ５４０は、値７８の現在Ｖ出力信号と、値４７の直前クロック・サイクル（即ち、クロック・サイクル３）のＵ出力信号を生成する。このようにして、デマルチプレクサ５４０は、各クロック・サイクル中にディジタルＵ出力信号とディジタルＶ出力信号の両方を生成する。
【００３１】
フィルタ５５０は、デマルチプレクサ５４０からディジタルのＵとＶの信号を受け取り、これらに対して濾波動作を実行して、それにより時間軸で整合のとれた濾波済みＵ信号とＶ信号を出力する。上述したように、一実施例によれば、フィルタ５５０は、各Ｕ信号値が、現在のクロック・サイクル中にデマルチプレクサ５４０から生成されたＵ信号値の２分の１と、前の（例えば、直前の）クロック・サイクル中にデマルチプレクサ５４０から生成されたＵ信号値の２分の１とを足した値に等しく設定されるように、濾波動作を実行する。同様に、各Ｖ信号値は、現在のクロック・サイクル中にデマルチプレクサ５４０から生成されたＶ信号値の２分の１と、前の（例えば、直前の）クロック・サイクル中にデマルチプレクサ５４０から生成されたＶ信号値の２分の１とを足した値に等しく設定される。例えば、表４のクロック・サイクル３の間、フィルタ５５０は、値４６の濾波済みＵ信号（即ち、濾波済みＵ）と、値７６の濾波済みＶ信号（即ち、濾波済みＶ）を出力する。濾波済みＵ信号の値４６は、次のようにして得られる。
１／２（４７）＋１／２（４５）＝４６
即ち、表４のクロック・サイクル３では、濾波済みＵ信号は、現在のクロック・サイクル（即ち、クロック・サイクル３）中にデマルチプレクサ５４０から提供されたＵ信号値（即ち、４７）の２分の１と、直前のクロック・サイクル（即ち、クロック・サイクル２）中にデマルチプレクサ５４０から提供されたＵ信号値（即ち、４５）の２分の１を足した値に等しい。同様に、濾波済みＶ信号の値７６も次のようにして得られる。
１／２（７６）＋１／２（７６）＝７６
即ち、表４のクロック・サイクル３では、濾波済みＶ信号は、現在のクロック・サイクル（即ち、クロック・サイクル３）中にデマルチプレクサ５４０から提供されたＶ信号値（即ち、７６）の２分の１と、直前のクロック・サイクル（即ち、クロック・サイクル２）中にデマルチプレクサ５４０から提供されたＶ信号値（即ち、７６）の２分の１を足した値に等しい。当然、フィルタ５５０は、本発明の原理により他のタイプの濾波動作を実行してもよい。例えば、フィルタ５５０は、直前クロック・サイクル以外の前クロック・サイクルからの信号値を利用して、濾波済みＵ信号とＶ信号を生成してもよい。
【００３２】
サブサンプリング・デバイス５６０は、時間軸で整合のとれた濾波済みＵ信号とＶ信号をフィルタ５５０から受け取り、これらに対してサブサンプリング動作を実行して、サブサンプリング済みＵ信号とＶ信号を生成する。表４には示していないが、サブサンプリング・デバイス５６０は、クロック（ＣＬＫ）信号およびサブサンプル制御（ＳＣ）信号に応答して、後続のクロック・サイクル中にサブサンプリング済みＵ信号とＶ信号を時間的に整列された形式で出力する。上述したように、サブサンプリング済みＵ信号とＶ信号は、色補正、色合い補正、サンプル周波数変換、および／またはその他の処理動作など、次の処理に向けて提供される。
【００３３】
次に、図６を参照すると、本発明を実施するための例示的なステップを要約したフローチャート６００が示されている。例示および説明のために、図６のステップは、図５の多重化ＡＤＣ構成５００に関して述べる。
【００３４】
図６で、プロセス・フロー（流れ）は、ステップ６０１で開始し、マルチプレクサ５２０は、イネーブル（ＥＮ）信号に応答してアナログのＵとＶの入力信号を交互にアナログ・ディジタル変換器（ＡＤＣ）５３０に提供する。ステップ６０２で、ＡＤＣ５３０は、アナログのＵとＶの入力信号をディジタル・フォーマットに変換し、ＣＬＫ信号に応答してディジタルのＵとＶの信号をデマルチプレクサ５４０に出力する。ＣＬＫ信号の各間隔は、単一のクロック・サイクルまたは時間間隔を定める。ステップ６０３で、デマルチプレクサ５４０は、ＥＮ信号に応答してディジタルのＵとＶの信号をフィルタ５５０に提供する。ステップ６０４で、フィルタ５５０は、デマルチプレクサ５４０から提供されたディジタルのＵとＶの信号に対して濾波（例えば、補間）動作を実行し、ＣＬＫ信号に応答して、濾波済みＵ信号とＶ信号を時間的に整列された形式でサブサンプリング・デバイス５６０に出力する。次いで、ステップ６０５で、サブサンプリング・デバイス５６０は、フィルタ５５０から提供された濾波済みＵ信号とＶ信号に対してサブサンプリング動作を実行し、サブサンプリング済みＵ信号とＶ信号を時間的に整列された形式で出力する。次いで、サブサンプリング・デバイス５６０からの時間軸で整合のとれたＵとＶの出力信号は、色補正、色合い補正、サンプル周波数変換、および／またはその他の処理動作など、次の処理に向けて提供される。
【００３５】
本明細書に述べたように、本発明では有利にも、時間軸で整合のとれた出力サンプルを発生する多重化ＡＤＣシステム中でアナログ遅延手段の必要がない。好ましい実施例を２つの入力信号（即ち、ＵとＶ）だけに関して述べたが、３つ以上の入力信号を有するシステムに本発明の原理を適用することもできることは、当業者なら直感的に分かるであろう。従って、本発明の原理を適用して、時間軸で整合のとれた出力信号を伴う任意の数の信号チャネルを提供する。
【００３６】
本明細書に述べた本発明は、表示装置付きまたは表示装置なしの様々な音声および／またはビデオ・システムに特に適用可能である。従って、本明細書で使用した語句「音声」および／または「ビデオ」システム或いは類似の語句は、様々なタイプのシステムまたは装置を含むものとし、限定しないがこれらには、テレビジョン・セットや、表示装置を含めたモニターや、セットトップ・ボックス（ＳＴＢ）、ＶＣＲ、ＤＶＤプレーヤ、ビデオ・ゲーム・ボックス、ＰＶＲなどのシステムまたは装置や、表示装置を備えない場合のあるその他のビデオ・システムが含まれる。更に本発明は、ビデオ出力をすることも、有していないこともある音声システムなど、その他のシステムにも適用可能である。
【００３７】
本発明を好ましい設計を有するものとして述べたが、本発明は、本開示の趣旨および範囲の内で更に変更することもできる。従って本出願は、本発明の一般原理を用いる本発明のどんな変形、使用、または適合もカバーするものとする。更に本出願は、本発明が関係しており特許請求の範囲に含まれる、当技術分野における周知のまたは慣例の実施の範囲内で、本開示からの逸脱もカバーするものとする。
【図面の簡単な説明】
【００３８】
【図１】単純な多重化技法を利用する多重化ＡＤＣ構成の図である。
【図２】サンプル・ホールド回路を利用する多重化ＡＤＣ構成の図である。
【図３】アナログ遅延フィルタを利用する多重化ＡＤＣ構成の図である。
【図４】本発明の原理による多重化ＡＤＣ構成を備える例示的なシステムの図である。
【図５】図４の多重化ＡＤＣ構成を更に詳細に示す図である。
【図６】本発明を実施するための例示的なステップを要約したフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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