(57)【要約】磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）は、表示装置用の画素内メモリ回路を提供するため使用される。メモリ回路（２５）は、それぞれがフリップフロップ回路（６４）の対応した入力に接続された二つのＭＲＡＭ（６０、６２）を含む。各画素がメモリ回路（２５）と関連付けられた複数の画素（２０）を含む表示装置（１）が提供される。ビットライン（４５）は、第１の方向で第１のＭＲＡＭ（６０）を通過、接触し、第２の方向でＭＲＡＭ（６２）を通過、接触し、第１の方向と第２の方向は互いにほぼ反対向きである。これにより、二つのＭＲＡＭ（６０、６２）に反対の抵抗状態が生じる。ビットライン（４５）はワードライン（４３）を通過しないので、オーバーラップキャパシタンスの損失が回避されるか、または、軽減される。ワードライン（４３）はゲートライン（４４）と同じマスキング段階の間に形成される。ビットライン（４５）はカラムライン（５４）と同じマスキング段階の間に形成される。
2005521191.tif 000002
【特許請求の範囲】
【請求項１】
フリップフロップ回路に結合された１つまたはそれ以上の磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）を備えたメモリ回路。
【請求項２】
前記フリップフロップ回路および２つのＭＲＡＭを備え、
前記フリップフロップ回路は２つの入力を含み、
前記２つのＭＲＡＭのそれぞれは、前記フリップフロップ回路の入力のうちの対応した一の入力に結合されていることを特徴とする請求項１に記載のメモリ回路。
【請求項３】
複数の画素と、
請求項１または請求項２に記載の複数のメモリ回路とを備え、
各画素は前記メモリ回路のうちの対応した一のメモリ回路に付随することを特徴とする表示装置。
【請求項４】
１またはそれ以上のＭＲＡＭを含む画素内メモリ手段に結合された画素表示電極を備えたことを特徴とする表示装置用の画素およびメモリ組立体。
【請求項５】
前記画素内メモリ手段はフリップフロップ回路をさらに含み、
前記１またはそれ以上のＭＲＡＭは前記フリップフロップ回路に結合されていることを特徴とする請求項４に記載の画素およびメモリ組立体。
【請求項６】
前記フリップフロップ回路および２つのＭＲＡＭを備え、
前記フリップフロップ回路は２つの入力を含み、
前記２つのＭＲＡＭのそれぞれは前記フリップフロップ回路の入力のうちの対応した一の入力に結合されていることを特徴とする請求項５に記載の画素およびメモリ組立体。
【請求項７】
スイッチング装置と、
画素電極と、
第１のＭＲＡＭと、
第２のＭＲＡＭと、
前記スイッチング装置から前記画素電極へまで設けられたビットラインとを備え、
前記ビットラインは、第１の方向に前記第１のＭＲＡＭを横断し、第２の方向に前記第２のＭＲＡＭを横断し、前記第１の方向が前記第２の方向とほぼ逆向きになるように構成されていることを特徴とする表示装置用の画素および画素内メモリ。
【請求項８】
前記ビットラインは、前記第１のＭＲＡＭを通過し、次に、前記第２のＭＲＡＭを通過する前に、折り返しまたは後側へ曲がることを特徴とする請求項７に記載の表示装置用の画素および画素内メモリ。
【請求項９】
前記ビットラインは、前記第１のＭＲＡＭおよび前記第２のＭＲＡＭのそれぞれの対応した一端と接続し、
前記第１のＭＲＡＭおよび前記第２のＭＲＡＭのそれぞれの他端の下を通り、前記ＭＲＡＭをアドレス指定するワードラインと、
前記スイッチング装置に結合され、前記スイッチング装置を駆動するゲートラインとをさらに備え、
前記ワードラインは、前記ビットラインが前記ワードライン上を通過しかつ前記ゲートライン上を通過しないように、前記画素電極と前記ゲートラインとの間に配置されていることを特徴とする請求項７または８に記載の表示装置用の画素および画素内メモリ。
【請求項１０】
スイッチング装置と、
画素電極と、
１またはそれ以上のＭＲＡＭと、
前記１またはそれ以上のＭＲＡＭのそれぞれの一端を介して、前記スイッチング装置から前記画素電極まで設けられたビットラインと、
前記１またはそれ以上のＭＲＡＭのそれぞれの他端の下を通過し、前記ＭＲＡＭをアドレス指定するワードラインと、
前記スイッチング装置に結合され、前記スイッチング装置を駆動するゲートラインとを備え、
前記ワードラインは、前記ビットラインが前記ワードライン上を通過しかつ前記ゲートライン上を通過しないように、前記画素電極と前記ゲートラインとの間に配置されていることを特徴とする表示装置用の画素および画素内メモリ。
【請求項１１】
請求項７から１０のうちいずれか１項に記載の画素および画素内メモリを備えたことを特徴とする表示装置。
【請求項１２】
前記画素および画素内メモリは、前記表示装置のアクティブマトリクス素子および駆動ラインと一体化していることを特徴とする請求項１１に記載の表示装置。
【請求項１３】
スイッチング装置を形成し、
読み出し回路に結合された１またはそれ以上のＭＲＡＭを含む画素内メモリ回路を形成し、
前記画素内メモリ回路をアドレス指定するワードラインを形成し、
前記スイッチング装置を駆動するゲートラインを形成し、
前記ワードラインおよび前記ゲートラインは同じマスキング段階中に形成されることを特徴とする画素内メモリ表示装置を形成する方法。
【請求項１４】
スイッチング装置を形成し、
読み出し回路に結合された１またはそれ以上のＭＲＡＭを含む画素内メモリ回路を形成し、
前記画素内メモリ回路をアドレス指定するビットラインを形成し、
前記スイッチング装置を駆動するカラムラインを形成し、
前記ビットラインおよび前記カラムラインは同じマスキング段階中に形成されることを特徴とする画素内メモリ表示装置を形成する方法。
【請求項１５】
前記画素内メモリ回路をアドレス指定するワードラインを形成し、
前記スイッチング装置を駆動するゲートラインを形成し、
前記ワードラインおよび前記ゲートラインはさらなる同じマスキング段階中に形成されることを特徴とする請求項１４に記載の画素内メモリ表示装置を形成する方法。
【請求項１６】
前記画素内メモリ回路はフリップフロップ回路をさらに含むことを特徴とする請求項１３から請求項１５のうちいずれか１項に記載の画素内メモリ表示装置を形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素内メモリおよび画素内メモリ回路に関し、特に表示装置用のものに関する。本発明は、また、このような画素内メモリおよび画素内メモリ回路を形成する方法に関する。本発明は、特に、アクティブマトリクス方式液晶表示装置に画素内メモリ回路を設けるために適しているが、それに限定されない。
【背景技術】
【０００２】
周知の表示装置には、液晶、プラズマ、ポリマー発光ダイオード、有機発光ダイオード、および、電界放射が含まれる。このような装置は、通常、ロウおよびカラムをなす画素のアレイを含む。アクティブマトリクス方式表示装置では、各画素は、典型的に、薄膜トランジスタのような１個以上の対応したスイッチング装置を伴い、画素およびスイッチング装置のアレイを提供する。動作において、画素が表示すべき強度レベルを指定する表示データ（例えば、ビデオ）で表示されるように、各画素は、各フレームごとに規則的にリフレッシュされるアドレッシング方式に従ってアドレス指定される。通常、このアドレッシング方式は、ロウ単位で画素を選択し、カラム単位で個々の強度レベルを設定する。
【０００３】
表示装置の分野における一つの成果は、画素内メモリを設けたことであり、それぞれのメモリ装置が画素ごとに設けられ、このメモリ装置が画素アレイに対応したアレイに配置されている。静止画像はリフレッシュを必要とすることなく表示されるので、省電力になる。これは、特に、携帯電話機、コードレス電話機、携帯情報端末（ＰＤＡ）などのような携帯型装置の表示装置の場合に好ましい。
【０００４】
このような画素内メモリにスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）およびダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）回路を使用することは公知である。従来、（回路により形成された）たった１つのメモリ装置が各画素に設けられていた。ＳＲＡＭまたはＤＲＡＭ回路の別個のアレイが画素およびスイッチング装置のアレイに付加される。これは、画素およびスイッチング装置のアレイに使用された製造プロセスの他にさらなる完全な製造プロセスを必要とするか、または、多数の付加的なマスキング段階を必要とする。
【０００５】
表示装置テクノロジーから全く離れると、一つのタイプのメモリ装置は、トンネル電流が二つのいわゆる磁気電極の磁化方向に依存する磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）である。ＭＲＡＭは不揮発性メモリをもたらす。このようなメモリを（表示に関連しないアプリケーションで）使用することは、例えば、Ｍａｒｋ  Ｊｏｎｓｏｎによる「磁気電子メモリは存続し続ける．．．（Ｍａｇｎｅｔｏｅｌｅｃｔｒｏｎｉｃ  ｍｅｍｏｒｉｅｓ  ｌａｓｔ  ａｎｄ  ｌａｓｔ  ．．．）」、ＩＥＥＥ  Ｓｐｅｃｔｒｕｍ、２０００年２月、３３から４０ページに記載されている。
【０００６】
ＭＲＡＭの使用に伴う一つの問題は、動作において、ＭＲＡＭが、その出力として、（例えば、電圧変化とは対照的な）異なる抵抗状態を生じることである。さらに、抵抗状態の間の差は小さく、通常、３５％未満である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の問題点を軽減する方策で、表示装置用画素内メモリを提供するためＭＲＡＭテクノロジーを使用する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、読み出し回路に結合された一つ以上のＭＲＡＭを含むメモリ回路を提供する。読み出し回路は、好ましくは、フリップフロップ回路である。好ましくは、メモリ回路は二つのＭＲＡＭを含み、フリップフロップ回路は二つの入力を含み、二つのＭＲＡＭのそれぞれはフリップフロップ回路の入力に一つずつ接続される。
【０００９】
本発明のさらなる態様によれば、複数の画素と第１の態様による複数のメモリ回路とを含む表示装置であって、各画素がメモリ回路のうちの対応した一つに付随し、または、メモリ回路のうちの対応した一つを含むことを特徴とする表示装置を提供する。
【００１０】
本発明のさらなる態様によれば、例えばビットラインなどの駆動ラインが、第１の方向に第１のＭＲＡＭ上を通過して接触するように配置され、ならびに、第２の方向に第２のＭＲＡＭを通過して接触するように配置され、第１の方向と第２の方向は駆動ラインの面内にあり、互いにほぼ反対向きであることを特徴とする画素内メモリ用の駆動ライン配置を提供する。これは、二つのＭＲＡＭに反対の抵抗状態を提供する。好ましくは、ビットラインは、第１のＭＲＡＭの上方を通過した後、次に、第２のＭＲＡＭの上方を通過する前に、ビットライン自体の上に折り返し、または、折れ曲がる。
【００１１】
本発明のさらなる態様によれば、ビットラインがゲートラインの上方を通過しないように配置され、これにより、ゲートオーバーラップによる容量損失を回避または軽減することを特徴とする画素内メモリ用の駆動ライン配置を提供する。
【００１２】
本発明のさらなる態様によれば、画素内メモリ用のワードラインが、表示駆動ライン、例えば、ゲートラインと同じマスキング段階の間に形成されることを特徴とするアクティブマトリクス方式表示装置用の画素内メモリ構造体および画素内メモリ構造体の形成方法を提供する。
【００１３】
本発明のさらなる態様によれば、画素内メモリ用のビットラインが、表示駆動ライン、例えば、カラムアドレスラインと同じマスキング段階の間に形成されることを特徴とするアクティブマトリクス方式表示装置用の画素内メモリ構造体および画素内メモリ構造体の形成方法を提供する。
【００１４】
本発明のさらなる態様によれば、表示アプリケーション以外のアプリケーション、例えば、センサ、好ましくは、医用センサで使用するためのフリップフロップ回路および１つ以上のＭＲＡＭを含むメモリ回路または構造体を提供する。
【００１５】
さらなる態様は添付の特許請求の範囲に主張されている。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の実施形態を一例として、添付図面を参照して説明する。
【００１７】
図１は、二つの対向したガラス板２、４（または、その他の適当な透明板）を含む液晶表示装置１の（縮尺どおりではない）概略図である。ガラス板２は、その内側面に、以下に詳述されるアクティブマトリクス層６を有し、アクティブマトリクス層６の上に堆積した液晶配向膜８を有する。対向したガラス板４は、その内側面に共通電極１０を有し、共通電極１０の上に堆積した液晶配向膜１２を有する。液晶層１４は、２枚のガラス板の配向膜８と１２の間に配置される。以下に詳述されるアクティブマトリクス以外は、特に画素内メモリに関して、液晶表示装置１の構造および動作は、米国特許第５，１３０，８２９号に開示されている液晶表示装置と同じであり、これの内容を参照してここに含む。
【００１８】
アクティブマトリクス層６の特定の詳細は、本実施形態の理解に関連して、（縮尺どおりではない）図２に概略的に例示されている。アクティブマトリクス層６は画素のアレイを含む。通常、このようなアレイは、何千個もの画素を含むが、簡単にするため、本実施形態は、図２に示されるように画素２０から２３の２×２のアレイ部分のサンプルに関して説明する。
【００１９】
表示装置の分野では、しばしば、用語「画素」が対象とする範囲に、ある程度の差異がある。便宜上、本例では、各画素２０から２３は、特に当該画素に関連したアクティブマトリクス層６の素子を備えているものとする。画素２０は、特に、薄膜トランジスタ（ＴＦＴ）２４と、画素内メモリ回路２５と、駆動回路２６と、画素電極２７とを含む。ＴＦＴ２４および画素電極２７は、従来のものであり、例えば、先に言及した米国特許第５，１３０，８２９号に記載されているようなものでよい。画素内メモリ回路２５および駆動回路２６は従来型の液晶装置には見当たらず、以下に詳述される。
【００２０】
その他の画素２１から２３は、それぞれに対応してＴＦＴ２８、３２、３６と、画素内メモリ回路２９、３３、３７と、駆動回路３０、３４、３８と、画素電極３１、３５、３９とを含む。
【００２１】
また、アクティブマトリクス層６の一部として、複数のアドレッシングラインが次の通り設けられる。画素２０および２１は画素のアレイの第１のロウを形成し、画素２２および２３はアレイの第２のロウを形成する。第１のロウには、行全体に延びている極性ライン４０、リフレッシュライン４１、読み出しライン４２、ワードライン４３およびゲートライン４４が設けられる。また、ビットライン４５は画素２０に設けられ、ビットライン４６は画素２１に設けられる。同様に、第２のロウには、行全体に広がる極性ライン４７、リフレッシュライン４８、読み出しライン４９、ワードライン５０およびゲートライン５１が設けられ、画素２２に対してビットライン５２および画素２３に対してビットライン５３が設けられている。
【００２２】
画素２０および２２は画素のアレイの第１のカラムを形成し、画素２１および２３は第２のカラムを形成する。第１のカラムにはカラムライン５４が設けられている。同様に、第２のカラムにはカラムライン５５が設けられている。
【００２３】
一例として、種々の画素コンポーネントとアドレッシングラインの接続、および、画素の動作のさらなる詳細を、画素２０の場合について説明するが、以下の説明は、対応した手法で他の画素２１から２３に適用される。
【００２４】
従来型のアクティブマトリクス方式液晶装置と同様に、ＴＦＴ２４への入力はカラムライン５４に接続され、ＴＦＴのゲートはゲートライン４４に接続されている。ＴＦＴ２４の出力はビットラインに接続され、ビットラインは画素内メモリ回路２５と画素電極２７の両方に接続されている。ワードライン４３は画素内メモリ回路２５に接続されている。読み出しライン４２は画素内メモリ回路に接続されている。極性ライン４０およびリフレッシュライン４１は、それぞれ、駆動回路２６に接続されている。画素内メモリ回路は、駆動回路２６への二本の別個の接続を有する。駆動回路２６は画素電極に接続されている。
【００２５】
動作において、従来型のアクティブマトリクス方式表示装置と同様に、ロウ選択がゲートライン４４を介して行われ、強度レベルデータはカラムライン５４を介して供給される。ＴＦＴ２４の出力、すなわち、実際上の強度レベルデータは、ビットライン４５を介して画素電極へ供給される。これ自体は、従来型のアクティブマトリクス方式表示装置の動作に対応している。しかし、本例では、付加的にＴＦＴ２４からの出力もまた、ビットライン４５によって画素内メモリ回路へ供給され、駆動回路２６による画素電極２７の駆動は、以下に詳述するように、画素内メモリ回路２５の結果的なメモリ設定により制御される。駆動回路２６および画素内メモリ回路２５は、同様に以下で詳述されるように、極性ライン４０、リフレッシュライン４１および読み出しライン４２を介して供給される入力によってさらに制御される。
【００２６】
上記の特徴をさらに詳細に説明する前に、ＭＲＡＭ構造体の動作の概略的な要点を説明することが役立つであろう。図３は、簡単なＭＲＡＭスタックの概略図である。ＭＲＡＭスタックは、二つの強磁性層、すなわち、フリー層１０２およびピン層１０６を含み、これらの各層は、例えば、Ｎｉ８１Ｆｅ１９から成り、数ｎｍの厚さを有し、例えばＡｌ２Ｏ３から成る例えば１から２ｎｍの厚さの絶縁層１０４によって分離されている。フリー層１０２およびピン層１０６は、それぞれ、しばしば、磁性電極とも称される。絶縁層１０４はトンネルバリア層としての機能を果たす。電気的コンタクトがフリー層１０２およびピン層１０６に形成される。本実施例では、これらは、ビットライン４５およびコンタクト１０８である（図２に示された画素アレイの実施形態では、各ＭＲＡＭのこのようなコンタクトは、以下に詳述されるように、対応したフリップフロップ配線を介してフリップフロップ回路６４に接続されている）。さらなる電源ラインは、ＭＲＡＭスタックの下に設けられるが、ＭＲＡＭスタックから絶縁されている。このさらなる電源ラインは、ビットライン４５に対して直交しており、すなわち、図３の紙面に向かって出入りする向きに通る。本実施形態では、このさらなる電源ラインはワードライン４３である。
【００２７】
ＭＲＡＭスタックは以下の通り動作する。ピン層１０６は矢印１１０によって示された一定の磁化方向を有する。フリー層は、両方向矢印１１２によって示されるように、二つの磁化方向の間で切り替えることが可能である。書き込み電流１１４、１１６は、フリー層の磁化方向１１２を制御または設定するため、ビットライン４５およびワードライン４３に供給される。フリー層の磁化方向は、ピン層１０６の磁化方向１１０と平行に設定してもでき、逆平行に設定してもできる。これらの二つの可能性は、それぞれ、さらなる書き込み電流１１４、１１６が供給されなければ、設定されたときに安定である。
【００２８】
これらの二つの状態は区別可能であり、すなわち、以下の通り読み出すことができる。読み出し電流１１８、１２０、１２２は、電子がトンネルバリア層１０４を通ってトンネリングすることによって、ビットライン４５からコンタクト１０８へＭＲＡＭスタックを通過することができる。この電流が受ける抵抗はトンネルバリア層１０４のトンネル抵抗に依存し、トンネル抵抗自体は、フリー層１０２の磁化方向１１２が、ピン層１０６の磁化方向１１０と平行であるか、または、逆平行であるかに直接依存する。しかし、現在のＭＲＡＭスタックの最大抵抗変化率は、典型的にはほんの約３５％に過ぎない。
【００２９】
本実施形態で利用されるＭＲＡＭスタックのさらなる詳細は後述されるが、その概略的な内容は、説明される画素アレイの詳細、特に、ＭＲＡＭスタックの下を通るがそれに直接接続しなていないワードライン４３の機能、ならびに、ＭＲＡＭスタックの両端のそれぞれと直接接触しているビットライン４５および接点１０８（本実施形態ではフリップフロップ回路６４に接続されている）の機能を理解する際に役立つはずである。
【００３０】
図４は画素内メモリ回路２５の回路図である。画素内メモリ回路２５は、二つのＭＲＡＭ６０、６２とフリップフロップ回路６４とを含む。フリップフロップ回路は、ＴＦＴとして実現され、以下で第１のｐ型ＴＦＴ６６および第２のｐ型ＴＦＴ６７として称される二つのｐ型トランジスタと、ＴＦＴとして実現され、以下で第１のｎ型ＴＦＴ６８および第２のｎ型ＴＦＴ６９として称される二つのｎ型トランジスタと、を含む。ＴＦＴは、実質的に二つの入力チェーン、すなわち、本実施形態では、第１のｐ型ＴＦＴ６６および第１のｎ型ＴＦＴ６８を含み、第１のＭＲＡＭ６０に接続された第１の入力チェーンと、本実施形態では、第２のｐ型ＴＦＴ６７および第２のｎ型ＴＦＴ６９を含み、第２のＭＲＡＭ６２に接続された第２の入力チェーンとをもたらすように配置されている。フリップフロップ回路６４の各入力チェーンの残りの端は、読み出しライン４２に接続されている。第１のＭＲＡＭ６０および第２のＭＲＡＭ６２のそれぞれのもう一方の他端は、ビットライン４５に接続されている。（ＭＲＡＭの動作は、また、後述するようにワードライン４３を必要とするが、明確化のために、これは図４に示されない）。フリップフロップ回路は、以下で第１の出力配線７０および第２の出力配線７１と称される二つの出力配線を含み、この二つの出力配線は、慣例的に図４にＤおよびＤバーとして表現された二つの（相補的）フリップフロップ回路出力を与える。
【００３１】
本実施形態では、フリップフロップ回路６４のコンポーネントの詳細な接続は以下の通りである。各ＴＦＴ６６から６９は、従来通りの形式で、１個のゲート端子と２個のソース／ドレイン端子（以下では、第１および第２の端子と称される）を含む。動作において、ソース／ドレイン端子の一方はＴＦＴのソースとして機能し、ソース／ドレイン端子の他方はＴＦＴのドレインとして機能する。特定の時点で、どちらのソース／ドレイン端子がソースとして機能し、どちらがドレインとして機能するかについての問題は、その時点で印加された電圧の極性によって決まる。
【００３２】
ｐ型ＴＦＴ６６の第１の端子と第２のｐ型ＴＦＴ６７の第１の端子は相互接続され、読み出しライン４２に接続されている。第１のｐ型ＴＦＴ６６のゲートと、第１のｎ型ＴＦＴ６８のゲートと、第１のｐ型ＴＦＴの第２の端子と、第２のｎ型ＴＦＴ６９の第１の端子は相互接続され、第１の出力配線７０へ接続される。第１のｐ型ＴＦＴ６６の第２の端子と、第１のｎ型ＴＦＴ６８の第１の端子と、第２のｐ型ＴＦＴ６７のゲートと、第２のｎ型ＴＦＴ６９のゲートは相互接続され、第２の出力配線７１へ接続されている。第１のｎ型ＴＦＴ６８の第２の端子は第１のＭＲＡＭ６０へ接続される。第２のｎ型ＴＦＴ６９の第２の端子は第２のＭＲＡＭ６２へ接続されている。
【００３３】
動作において、ＭＲＡＭはビットライン４５およびワードライン４３を使用して特定の抵抗状態に設定され、これらの状態は以下の通り動作するフリップフロップ回路６４によって読み出される。最初に、ビットライン４５および読み出しライン４２は同一電位、例えば、０Ｖである。フリップフロップの二つのノード７０および７１の電圧は実質的に同じである。ＭＲＡＭの状態を読み出すため、読み出しラインは、例えば、０Ｖから３Ｖへ切り替えることによりビットラインに対して正とし、これにより、電源電圧をフリップフロップ回路に供給する。フリップフロップ回路の両方のノードの電圧は、最初に、ビットラインと読み出しラインの電圧の平均値、すなわち、１．５Ｖへ向かって充電し始める。ノードの電圧の変化率はＭＲＡＭ素子の抵抗、ＴＦＴの抵抗、および、この回路のノードの容量に依存する。一方のＭＲＡＭ素子はもう一方よりも抵抗が低い。例えば、ＭＲＡＭ素子６０の抵抗はＭＲＡＭ素子６２よりも低いとする。この場合、フリップフロップノード７０の電圧はノード７１の電圧よりも正になる。この電圧差は、次に、フリップフロップ回路内の正帰還によって増幅されるので、ノード７０は読み出しライン上の電位、すなわち、３Ｖで安定し、ノード７１はビットライン上の電圧、すなわち、０Ｖで安定する。
【００３４】
図５は画素２０の全体的な画素回路のさらなる詳細図である。既に上述した（並びに、ここまでに使用された同じ参照番号によって示された）要素に加えて、図５には、駆動回路２６のさらなる詳細およびその接続が画素電極２７までのビットライン４５のさらなる細部と共に示されている。この画素電極２７までの接続は、回路表現で従来通りに、キャパシタンスＣｓの蓄積キャパシタ８０、および、画素電極２７と対向共通電極１０との間の液晶層１４によって形成された液晶セルのキャパシタンスＣＬＣへの接続として表されている。
【００３５】
駆動回路２６は、本実施形態では、ＴＦＴとして実現された４個のトランジスタを備え、以下で第１の駆動回路ＴＦＴ７５、第２の駆動回路ＴＦＴ７６、第３の駆動回路ＴＦＴ７７および第４の駆動回路ＴＦＴ７８と称されている。第２の駆動回路ＴＦＴ７６はｐ型ＴＦＴであり、その他の３個の駆動回路ＴＦＴ７５、７７、７８はｎ型ＴＦＴである。駆動回路ＴＦＴ７５から７８は、フリップフロップ回路６４からの二つの出力ＤおよびＤバーに基づいて画素電極２７へ単一の駆動入力を供給するように構成されている。
【００３６】
本実施形態では、駆動回路ＴＦＴ７５から７８の詳細な接続は以下の通りである。第１の駆動回路ＴＦＴ７５のゲートおよび第３の駆動回路ＴＦＴ７７のゲートは相互接続され、リフレッシュライン４１に接続されている。第２の駆動回路ＴＦＴ７６のゲートおよび第４の駆動回路ＴＦＴ７８のゲートは相互接続され、極性ライン４０に接続されている。第１の駆動回路ＴＦＴ７５の第１の端子は第１のフリップフロップ出力配線７０に接続されている。第３の駆動回路ＴＦＴ７７の第１の端子は第２のフリップフロップ出力配線７１に接続されている。第１の駆動回路ＴＦＴ７５の第２の端子７５は第２の駆動回路ＴＦＴ７６の第１の端子に接続されている。第３の駆動回路ＴＦＴ７７の第２の端子は第４の駆動回路ＴＦＴ７８の第１の端子に接続されている。第２の駆動回路ＴＦＴ７６の第２の端子および第４の駆動回路ＴＦＴ７８の第２の端子は相互接続され、画素電極２７、すなわち、蓄積キャパシタ８０および液晶キャパシタンス８２に接続されている。
【００３７】
動作において、信号は、極性ライン４０、リフレッシュライン４１、読み出しライン４２、ワードライン４３、ゲートライン４４およびカラムライン５４に以下の通り供給され、その結果として、駆動回路は、以下の通り動作し、要求された入力を画素電極２７、すなわち、蓄積キャパシタ８０および液晶キャパシタンス８２へ供給する。図５の回路が適切な駆動信号を液晶キャパシタンスへ供給するために作用させる一つの方法は次のとおりである。液晶は、通常、ディスプレイの共通電極に対して極性が交互する駆動電圧波形を必要とする。これは、連続した画素リフレッシュ期間に正の駆動信号および負の駆動信号で画素を駆動することにより実現される。正の駆動信号で画素電極をリフレッシュするため、データは、最初にＭＲＡＭから読み出されなければならない。初期には、ワードラインおよび読み出しラインは、同一電位、例えば、０Ｖである。この読み出しラインは、次に、正の電圧レベル、例えば、３Ｖへ切り替えられ、フリップフロップ回路６４はＭＲＡＭの状態によって決まる状態を有する。ＭＲＡＭ６０がＭＲＡＭ６２よりも大きい抵抗を有する場合、ノード７０は０Ｖの電圧レベルで安定し、ノード７１は３Ｖの電圧レベルで安定する。画素は、リフレッシュライン上の信号を低電圧レベルから高電圧レベルへ立ち上げることにより、リフレッシュされる。これにより二つのトランジスタ７５および７７はオンになり、フリップフロップ回路によって生成されたデータ電圧を液晶キャパシタンスへ送ることができるようになる。正のリフレッシュ期間中に、極性ラインは高電圧レベルで保持される。これによりトランジスタ７８がオンになるので、液晶キャパシタンスは、本実施形態において３Ｖであるノード７１の電圧まで充電される。液晶キャパシタンスが充電された後、リフレッシュラインは低電圧レベルへ戻され、トランジスタ７５および７７をオフにし、読み出しライン上の電圧は０Ｖへ戻される。
【００３８】
画素電極を負の駆動信号でリフレッシュするために、データは再びＭＲＡＭから読み出さなければならないが、この場合には、これはワードラインを負の電圧レベル、例えば、−３Ｖにすることにより実現される。ＭＲＡＭ６０がＭＲＡＭ６２よりも大きい抵抗を有するならば、ノード７０は−３Ｖの電圧レベルで安定し、ノード７１は０Ｖの電圧で安定する。画素は、リフレッシュライン上の信号を再度低電圧レベルから高電圧レベルへ立ち上げることにより、リフレッシュされる。負のリフレッシュ期間中に、極性ラインは低電圧レベルで保持される。これによりトランジスタ７６がオンになるので、液晶キャパシタンスは、本実施形態において−３Ｖであるノード７０の電圧まで充電される。液晶キャパシタンスが充電された後、リフレッシュラインは低電圧レベルへ戻され、トランジスタ７５および７７をオフにし、読み出しライン上の電圧は０Ｖへ再び戻される。
【００３９】
ＭＲＡＭ６０の抵抗がＭＲＡＭ６２の抵抗よりも大きい場合、液晶キャパシタンスは６Ｖの振幅を有する電圧波形で駆動される。ノーマリホワイト透過型ＴＮ液晶効果が採用される場合、これにより画素は暗くなる。ＭＲＡＭの相対的な抵抗が逆転し、ＭＲＡＭ６０がＭＲＡＭ６２よりも低い抵抗を有するならば、フリップフロップの二つのノード７０および７１に生成される電圧も逆転する。その結果として、０Ｖの電圧が正と負の両方のリフレッシュ期間で液晶キャパシタンスに印加される。これにより液晶画素は明るく見えるようになる。
【００４０】
画素がカラムラインから供給されたデータではなくＭＲＡＭからのデータを使用して動作している間、ゲートラインはトランジスタ２４を非導通状態に保つため低電圧で保持される。
【００４１】
上記の駆動回路２６のバージョンでは、ある種の状況でフリップフロップの状態は初期的に完全には決定されず、或いは、それはフレーム間で完全には放電されない。このため、ＭＲＡＭからの読み出しを歪曲させる残留電荷が残る場合がある。これは、ｐ型ＴＦＴ７６およびｎ型ＴＦＴ７７が省かれた駆動回路２６の他の可能なバージョン、すなわち、その代わりにｎ型ＴＦＴ７５およびｎ型ＴＦＴ７８だけを含む駆動回路において回避若しくは緩和される。これらのＴＦＴ７５、７８は、通常は、液晶の極性を交互に変化させるが、その代わりにこれらは、フリップフロップ回路６４をリセットするために共にオンに切り替えられてもよい。
【００４２】
図６は、本実施形態において画素２０に利用される構造的なレイアウトの縮尺どおりではない概略図である。明確にするために、駆動回路２６、極性ライン４０、リフレッシュライン４１および読み出しライン４２は図示されていない。実際、後述するこの構造的なレイアウトの利点は、図示されないこれらの要素とは無関係に実現される。図６に示された、既に上述した要素は、ワードライン４３、ゲートライン４４、ＴＦＴ２４、カラムライン５４、ビットライン４５、画素電極２７およびフリップフロップ回路６４である。
【００４３】
様々なコンポーネントおよびラインは、それぞれ、従来型のアクティブマトリクス方式表示装置と同様に、従来の薄膜堆積プロセス、マスキングプロセス、および、エッチングプロセスを使用して形成される。図７は、図６に示された画素内メモリ構造体を形成するため使用されるある種のプロセスステップを説明するフローチャートである。
【００４４】
ステップＳ２において、ワードライン４３およびゲートライン４４は同じマスキング段階で形成される。したがって、有利なことには、画素内メモリの動作に関連して使用され、画素内メモリをもたない従来型のアクティブマトリクス方式表示装置には存在しないワードライン４３は、従来型の装置においても（ゲートライン４４を設けるため）必要とされたマスキング段階の間に、すなわち、さらなるマスキング段階を必要とすることなく設けられる。また、ゲート誘電体は、ＭＲＡＭとワードライン４３との間に誘電体層を形成するため使用される。
【００４５】
ステップＳ４において、第１のＭＲＡＭ６０および第２のＭＲＡＭ６２は、ハーフトーンマスクを用いて、ワードライン４３の上にそれぞれのＭＲＡＭスタックとして形成される。これは、図６に示されたさらなる特徴を付加するために本実施形態で（従来型のアクティブマトリクス方式表示装置と比べて）必要になる、ただ二つの付加的なマスクステップのうちの一方を表す。第１のＭＲＡＭ６０および第２のＭＲＡＭ６２のＭＲＡＭスタックの位置は、以上の説明からわかるように、それぞれ、要素８４および８５によって示されている。
【００４６】
ステップＳ６において、ビットライン４５およびカラムライン５４は互いに同じマスキング段階で形成される。したがって、有利なことには、画素内メモリの動作に関連して使用され、画素内メモリをもたない従来型のアクティブマトリクス方式表示装置には存在しないビットライン４５が、従来型の装置においても（カラムライン５４を設けるため）必要とされるマスキング段階の間に、すなわち、付加的なマスキング段階を必要とすることなく設けられる。
【００４７】
ステップＳ６、すなわち、このマスキング段階では、以下で第１のフリップフロップ配線８６および第２のフリップフロップ配線８７と称される２本の配線も形成される。第１のフリップフロップ配線８６は、フリップフロップ回路６４を第１のＭＲＡＭ６０の底部に接続された第１のコンタクトビアへ接続し、すなわち、フリップフロップ回路６４の第１のｎ型ＴＦＴ６８を第１のＭＲＡＭ６０へ有効に接続する。以上からわかるように、第１のコンタクトビアの位置は図６に要素８８で示されている。同様に、第２のフリップフロップ配線８７は、フリップフロップ回路６４を第２のＭＲＡＭ６２の底部に接続された第２のコンタクトビアへ接続し、すなわち、フリップフロップ回路６４の第２のｎ型ＴＦＴ６９を第２のＭＲＡＭ６２へ有効に接続する。以上からわかるように、第２のコンタクトビアの位置は図６に要素８９で示されている。（コンタクトビアの形成は、従来型のアクティブマトリクス方式表示装置と比較して、図６に示されたさらなる特徴を付加するために本実施形態において必要とされる二つの付加的なマスクステップのうちのもう一方を表す）。
【００４８】
再度ビットライン４５を考慮すると、以下の通り別の付随的であり有利な特徴が本実施形態に含まれる。ビットライン４５は、それに沿って流れる電流が、第１の方向（図６に関して、矢印９０で示されるように図の上向き方向）に第１のＭＲＡＭ６０を通過若しくは横断し、第２の方向（図６に関して、矢印９１で示されるように図の下向き方向）に第２のＭＲＡＭ６２を通過または横断する。第１の方向と第２の方向が（ビットラインの面内で）ほぼ逆向きになるように配置される。これは、差、すなわち、第１のＭＲＡＭ６０と第２のＭＲＡＭ６２との間に反対の抵抗状態を生じさせる効果があり、その理由は、一方のＭＲＡＭスタックでこの電流は紙面下向き（すなわち、それぞれのＭＲＡＭスタックの下向き）の磁場を生成し、他方のＭＲＡＭスタックでこの電流は紙面上向き（すなわち、もう一方のＭＲＡＭスタックの上向き）の磁場を生成するからである。このビットレーンの配置は、有利なことには、ＭＲＡＭのペアの全体的な抵抗状態に実現される差異を増大させる。
【００４９】
本実施形態において、ビットライン４５は、図６に示されるようにビットライン４５をレイアウトすることにより、ほぼ反対向きに二つのＭＲＡＭを通過するように配置される。すなわち、第１のＭＲＡＭの位置と第２のＭＲＡＭの位置との間の仮想的な基準線を考えた場合に、ビットライン４５は、その基準線に対してほぼ直角方向に第１のＭＲＡＭ６０を通過し、次に、その向きを変えて、基準線に対してほぼ直角方向に、しかし、最初の通過とは逆向き、すなわち、１回目の通過と異なりほぼ１８０°反対向きに第２のＭＲＡＭ６２を通過する。言い換えれば、ビットラインは、第１のＭＲＡＭ６０を通過し、次に、第２のＭＲＡＭ６２を通過する前に、折り返し、または、後側へ曲がるようにレイアウトされる。
【００５０】
さらに別の有利な特徴は、以下の通り本実施形態に含まれている。ワードライン４３はゲートライン４４と画素電極２７との間に配置されている。すなわち、ビットライン４５はゲートライン４４を通過する必要がない。これは、ゲートライン４４に重畳するビットライン４５によって生じていたオーバーラップキャパシタンスの量を低減する。
【００５１】
次に、図６に示された点Ｘ−Ｘによる断面図である図８を参照して、本実施形態の画素内メモリの構造をより詳細に説明する。ワードライン４３は断面の底部に沿って延びている。誘電体層９４はワードライン４３の上に存在し、ＭＲＡＭからワードライン４３を絶縁している（上述のように、この誘電体層９４はゲート誘電体層を用いて形成してもよい）。ＭＲＡＭコンタクト拡張部９６としての役割を果たす導体層は、誘電体層９４上に設けられている。さらなる誘電体層９５ａ、９５ｂ、９５ｃがＭＲＡＭコンタクト拡張部９６の上およびその周りに設けられる。第１のＭＲＡＭ６０のＭＲＡＭスタック９７は、ＭＲＡＭコンタクト拡張部９６の一端に形成されている。ビットライン４５はＭＲＡＭスタック９７の上端の上に設けられている。コンタクトビア９８はＭＲＡＭコンタクト拡張部９６の他端に設けられる。第１のフリップフロップ配線８６は、さらなる誘電体層９５ａに沿ってコンタクトビア９８まで延びている。このように配線は、フリップフロップ回路６４とＭＲＡＭスタック９７との間に形成され、コンタクトビア９８およびＭＲＡＭコンタクト拡張部９６を経由する。他の実施形態では、このような配線は任意の都合のよい方法で形成され得ることが理解されるであろう。
【００５２】
本発明は、任意の適切なＭＲＡＭスタック、例えば、図３に関して上述したような簡単なＭＲＡＭスタックを使用して具現化される。しかし、本実施形態では、好ましいＭＲＡＭスタック設計が採用される。
【００５３】
図９は、この好ましいＭＲＡＭスタックの（縮尺どおりでない）断面図である。この層は、ＭＲＡＭスタックの形成中に堆積させられた順番、すなわち、図９に示されるように図の下から上の順番で説明される。底部コンタクトは、本実施形態では、上述のＭＲＡＭコンタクト拡張部９６であり、上述のような接触を可能にするためＭＲＡＭスタックの残部の端を越えて延びている。ＭＲＡＭコンタクト拡張部９６は、約３．５ｎｍの厚さのＴａ層であり、ＭＲＡＭスタックの機械的特性および堆積プロセスに関してバッファ層としても機能する。
【００５４】
次の層は、約２ｎｍの厚さのＮｉ８１Ｆｅ１９の層を含む（導体）層１３２である。次の層は、約２０ｎｍ厚のＰｔ５０Ｍｎ５０の層を含む交換バイアス層１３４である。
【００５５】
次の層は、（図３と同じ参照番号を使用する）ピン層１０６、すなわち、磁気電極である。このピン層１０６は、ここでは、約３ｎｍの厚さの第１のＣｏ９０Ｆｅ１０層１３６と、約０．８ｎｍの厚さのＲｕ層１３８と、約３ｎｍの厚さの第２のＣｏ９０Ｆｅ１０層１４０の３層で形成されている。第２のＣｏ９０Ｆｅ１０層１０４は既に図３に記載された固定磁化方向１１０を有する。第１のＣｏ９０Ｆｅ１０層１３６は、第２のＣｏ９０Ｆｅ１０層１０４の固定磁化方向１１０に逆平行である固定磁化方向１４１を有する。単一の強磁性層の代わりにこのような二つの結合層を使用することは、合成フェリ磁性体とも称される人工的な反強磁性層を使用する強磁性の技術において公知である。この合成のさらなる詳細は、参照によりここに組み込まれる国際公開第９９／５８９９９４号に記載されている。
【００５６】
次の層は、（図３と同じ参照番号を使用する）トンネルバリア層１０４であり、ここでは、約０．８ｎｍの厚さの酸化アルミニウムの層を含む。
【００５７】
次の層は、（図３と同じ参照番号を使用する）フリー層１０２である。このフリー層１０２は、約４ｎｍの厚さのＣｏ９０Ｆｅ１０層と約１０ｎｍの厚さのＮｉ８０Ｆｅ２０層の二層で形成られ、両方向矢印１１２（図３と同じ参照番号を使用する）によって示される二つの切り替え可能な反対の磁化方向を有する。
【００５８】
次の層は、約１０ｎｍの厚さのＴａ層を含む保護（導体）層１４６である。
【００５９】
上部コンタクトは、上述のようにビットライン４５によって設けられている。
【００６０】
図１０および１１は、図４を参照して説明された画素内メモリ回路に対して実行されたシミュレーションの結果を表すグラフである。図１０は、二つのＭＲＡＭ６０、６２の状態の一方の結果を示す。図１１は、二つのＭＲＡＭ６０、６２の状態の他方の結果を示す。図１０および１１の両方において、ｘ軸１６２はマイクロ秒単位の時間であり、ｙ軸１６０はボルト単位の電圧であり、プロット１６４はフリップフロップ回路６４の第１の出力Ｄを表し、プロット１６６はフリップフロップ回路６４の第２の（相補的）出力Ｄバーを表し、プロット１６８は第１のＭＲＡＭ６０にかかる電圧を示し、プロット１７０は第２のＭＲＡＭ６２にかかる電圧を示す。二つのＭＲＡＭの抵抗の差は、二つのＭＲＡＭの平均抵抗が５０ｋΩである状態で２４％を示した（すなわち、このペアの一方は平均値よりも１２％高い抵抗をもち、他方は平均よりも１２％低い抵抗を有する）。このシミュレーション結果は、両ＭＲＡＭにかかる電圧が０．５７Ｖ未満であることを示し、この電圧は、典型的には約１Ｖであるトンネル接合の破壊電圧レベルよりも小さいので申し分ない。このシミュレーションで使用されたＴＦＴ６６から６９のスレッショルド電圧の値は約１Ｖであり、これは生産に使用される多くのものに比べて低いしきい値電圧の装置であることを示す。Ｄのプロット（１６４）と、Ｄバーのプロット（１６６）は、アクティブマトリクス方式表示装置を駆動することができる区別可能な論理出力の成功した供給例を表す。
【００６１】
上記の実施形態は、組み合わされた多数の有利な特徴を含む。しかし、他の実施形態では、例えば、以下の場合のように、多くの有利な特徴は単独で、または、二つ以上の任意の組み合わせとして実施される。
【００６２】
さらなる実施形態では、図２および／または図３および／または図５を参照して説明した回路構成が採用されるが、任意の適切な構成上のレイアウトを備え、任意の適切な堆積プロセスにより形成された回路構成を、上記回路構成以外の回路構成として採用してもよい。ＭＲＡＭおよびフリップフロップ構成に関する別の可能性は上述されているが、上記の駆動回路以外の任意の適当な駆動回路を用いてもよい。同様に、他のフリップフロップ回路設計、および他のＭＲＡＭスタック設計、および画素電極細部、およびスイッチングコンポーネント細部、および駆動ライン細部などの少なくとも一つを上記のものに代えて使用してもよい。
【００６３】
さらなる実施形態では、フリップフロップ回路は、画素内メモリとして機能する単一のＭＲＡＭの異なる抵抗状態を取り出すため使用してもよい。
【００６４】
さらなる実施形態では、例えば、読み出し性能を高めるため、三個以上のＭＲＡＭが各画素に設けられ、任意の適当な方法で構成されている。例えば、四個のＭＲＡＭが各画素に設けられている場合、ビットラインは、一方向にそのうちの二個のＭＲＡＭを通過し、反対方向に別の二個のＭＲＡＭを通過するように構成される。
【００６５】
さらなる実施形態では、二個（以上）のＭＲＡＭが読み出し性能を高めるため単一画素に設けられるが、フリップフロップ回路以外は任意の適当な読み出し構成を使用する。特に、二個（以上）のＭＲＡＭは、書き込み電流が逆方向にそれらのＭＲＡＭを通過し、異なる抵抗状態が直接得られるように構成してもよい。
【００６６】
他の実施形態では、二個（以上）のＭＲＡＭは異なる抵抗状態が直接得られるように、書き込み電流が逆方向に通過するように構成され、書き込み電流が逆方向に通過するようにされた構成は任意の適切な方法で実施可能である。すなわち、上記のビットラインパターンまたは上記の考え方による必要はない。
【００６７】
他の実施形態では、堆積プロセスにおいて、任意の適切なメモリ内画素設計のため、ワードラインがゲートラインと同じ段階で設けられる。
【００６８】
他の実施形態では、堆積プロセスにおいて、任意の適切なメモリ内画素設計のため、ビットラインはカラムラインと同じ段階で堆積される。
【００６９】
他の実施形態では、ビットラインは画素電極とゲートラインとの間に位置づけられ、これにより、ビットラインは、任意の適切なメモリ内画素設計のためにゲートライン上を通過しない。
【００７０】
他の実施形態では、上記の可能性が他のタイプのアクティブマトリクスに適用され得る。
【００７１】
他の実施形態では、上記の可能性は、他の液晶のタイプ、または、実際には、例えば、プラズマ、ポリマー発光ダイオード、有機発光ダイオード、および、電界放射型表示装置を含む、他の適切な任意の表示装置タイプを用いる装置に適用され得る。
【００７２】
他の実施形態では、二個以上のＭＲＡＭおよびフリップフロップ回路を含むメモリ構造体または回路は、表示装置以外のアプリケーションにも採用され得る。例えば、これらは、センサ、例えば、医用センサに用いられ得る。
【図面の簡単な説明】
【００７３】
【図１】液晶表示装置の（縮尺どおりではない）概略図である。
【図２】画素のアレイの２×２部分のサンプルの概略図である。
【図３】簡単なＭＲＡＭスタックの概略図である。
【図４】画素内メモリ回路の回路図である。
【図５】画素の全体的な画素回路のさらなる詳細図である。
【図６】画素に採用される構成的なレイアウトの（縮尺どおりではない）概略図である。
【図７】画素内メモリ構造体を形成するため用いられる特定のプロセスステップを示すフローチャートである。
【図８】図６に示された点Ｘ−Ｘの間の断面図である。
【図９】好ましいＭＲＡＭスタックの（縮尺どおりではない）断面図である。
【図１０】図４を参照して説明された画素内メモリ回路に対して実行されたシミュレーションの結果を示す。
【図１１】図４を参照して説明された画素内メモリ回路に対して実行されたシミュレーションの結果を示す。
【図１】
2005521191.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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