(57)【要約】  半記憶密度ＲＯＭ内蔵ＤＲＡＭは、ハード的にプログラムされた不揮発性セル及びプログラムされていない動的セルを用いる。一対のセルにおける第１又は第２メモリセルのいずれかをハード的にプログラムすることで、異なるデータ状態を記憶する。２本のワード線がメモリセルの対にアクセスするのに使用される。セルの１つをハード的にプログラムするため、センスアンプは割り当てられたデータ状態を認識する。ＲＯＭセルは数多くの異なる方法でプログラムすることができる。例えば、ＲＯＭセルは、セルの電極がプログラム電圧になるようにセルの誘電体を除去する、あるいはセルの電極間を電気的なプラグ（electricalplug）でつないでセルの電極をプログラム電圧にすることでハード的にプログラムすることができる。他の実施形態においては、ＲＯＭセルは、アンチヒューズ・プログラミング技術を用いて、あるいは、例えばアクティブ領域から基板に通じる高リーク経路（完全には短絡していない）を設けることによってもプログラムすることができる。
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【特許請求の範囲】
【請求項１】
第１のデータ状態にハード的にプログラムされた読出し専用メモリ（ＲＯＭ）セルと、
動的メモリセルと、
前記ＲＯＭセル及び前記動的メモリセルを差動デジット線に結合するためのアクセス回路とを備えるメモリデバイス。
【請求項２】
請求項１記載のメモリデバイスにおいて、
前記アクセス回路は、
前記ＲＯＭセルと第１のデジット線との間に結合された第１のトランジスタと、
前記動的メモリセルと第２のデジット線との間に結合された第２のトランジスタとを備え、
前記第１及び第２のトランジスタのゲート接続は、異なるワード線に結合されていることを特徴とするメモリデバイス。
【請求項３】
請求項１記載のメモリデバイスにおいて、
前記ＲＯＭセルは、Ｖｃｃにハード的にプログラムされていることを特徴とするメモリデバイス。
【請求項４】
請求項１記載のメモリデバイスにおいて、
前記ＲＯＭセルは、Ｖｓｓにハード的にプログラムされていることを特徴とするメモリデバイス。
【請求項５】
請求項１記載のメモリデバイスにおいて、
前記ＲＯＭセルは、前記ＲＯＭセルの誘電体層を短絡するように電気的ポテンシャルを用いてハード的にプログラムされたキャパシタセルであることを特徴とするメモリデバイス。
【請求項６】
請求項１記載のメモリデバイスにおいて、
前記ＲＯＭセルは、前記ＲＯＭセルのキャパシタ電極間につながれた物理的導体によりハード的にプログラムされたキャパシタセルであることを特徴とするメモリデバイス。
【請求項７】
請求項１記載のメモリデバイスにおいて、
前記ＲＯＭセルは、前記ＲＯＭセルのストレージノードから高リーク経路を設けることによりハード的にプログラムされたキャパシタセルであることを特徴とするメモリデバイス。
【請求項８】
請求項１記載のメモリデバイスにおいて、
前記ＲＯＭセルは、電圧信号を受け取るために前記ＲＯＭセルのストレージノードを物理的に短絡することでハード的にプログラムされたキャパシタセルであることを特徴とするメモリデバイス。
【請求項９】
半密度読出し専用メモリ（ＲＯＭ）が内蔵されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスであって、
第１の動的メモリセルを備えたＤＲＡＭアレイと、
ハード的にプログラムされた不揮発性メモリセルと第２の動的メモリセルを備えたＲＯＭアレイと、
前記ＲＯＭアレイの差動デジット線に結合されたセンスアンプ回路と、
前記メモリＲＯＭアレイのロウにアクセスするためのワード線と、
一対のワード線の信号に応じて、前記不揮発性メモリセルの１つと前記第２の動的メモリセルの１つを前記差動デジット線に結合するためのアクセス回路とを備えるＲＯＭ内蔵ＤＲＡＭ。
【請求項１０】
請求項９記載のＲＯＭ内蔵ＤＲＡＭにおいて、
前記アクセス回路は、
前記不揮発性メモリセルと第１のデジット線との間に結合された第１のトランジスタと、
前記第２の動的メモリセルと第２のデジット線との間に結合された第２のトランジスタとを備え、
前記第１及び第２のトランジスタのゲート接続は、第１及び第２のワード線の信号をそれぞれ受け取るようにそれぞれに結合されていることを特徴とするＲＯＭ内蔵ＤＲＡＭ。
【請求項１１】
請求項９記載のＲＯＭ内蔵ＤＲＡＭにおいて、
前記不揮発性メモリセルがＶｃｃにハード的にプログラムされ、前記第２の動的メモリセルがプログラムされていないことを特徴とするＲＯＭ内蔵ＤＲＡＭ。
【請求項１２】
請求項９記載のＲＯＭ内蔵ＤＲＡＭにおいて、
前記不揮発性メモリセルがＶｓｓにハード的にプログラムされ、前記第２の動的メモリセルがプログラムされていないことを特徴とするＲＯＭ内蔵ＤＲＡＭ。
【請求項１３】
請求項９記載のメモリデバイスにおいて、
前記ＲＯＭセルは、
前記ＲＯＭセルの誘電体層を短絡するように電気的ポテンシャルを用いて、
あるいは前記ＲＯＭセルのキャパシタ電極間につながれた物理的導体を用いて、
あるいは前記ＲＯＭセルのストレージノードからの高リーク経路を用いて、あるいは電圧信号を受け取るために前記ＲＯＭセルのストレージノードとの間の物理的短絡を用いて、
ハード的にプログラムされたキャパシタセルであることを特徴とするメモリデバイス。
【請求項１４】
半記憶密度読出し専用メモリ（ＲＯＭ）であって、
それぞれが第１及び第２のメモリセルを備え、該第１メモリセルは第１の電圧に不揮発的にプログラムされ、前記第２のメモリセルは揮発性メモリセルキャパシタであるＲＯＭセルのアレイと、
各ＲＯＭセルを読むように結合されたアクセス回路とを備え、
前記アクセス回路が、前記第１及び第２のメモリセルを差動センス回路に電気的に結合していることを特徴とする半記憶密度ＲＯＭ。
【請求項１５】
請求項１４記載の半記憶密度ＲＯＭにおいて、
前記第１の電圧は、Ｖｃｃのレベルを有していることを特徴とする半記憶密度ＲＯＭ。
【請求項１６】
請求項１４記載の半記憶密度ＲＯＭにおいて、
前記第１の電圧は、Ｖｓｓのレベルを有していることを特徴とする半記憶密度ＲＯＭ。
【請求項１７】
第１のメモリセルを不揮発的に第１のデータ状態にプログラムするステップと、
プログラムされていない揮発性メモリセルを用意するステップと、
前記第１及び第２のメモリセルのキャパシタの両方に、ワード線の各信号に応じてアクセスするステップとを有することを特徴とする読出し専用メモリの動作方法。
【請求項１８】
請求項１７記載の方法において、
前記第１のメモリセルは、共に永久的に結合された第１及び第２の電極を有することを特徴とする方法。
【請求項１９】
請求項１８記載の方法において、
前記キャパシタの第１及び第２の電極は、前記第１のメモリセルのキャパシタの介在された誘電体層を破壊するのに十分なポテンシャルを印加することで永久的に結合されていることを特徴とする方法。
【請求項２０】
請求項１８記載の方法において、
前記キャパシタの第１及び第２の電極は、前記キャパシタの第１の電極と第２の電極の間に導体をつなぐことで永久的に結合されることを特徴とする方法。
【請求項２１】
請求項１７記載の方法において、
前記第１のメモリセルは、バイアス電圧に電気的に結合された電極を備えることを特徴とする方法。
【請求項２２】
請求項２１記載の方法において、
前記電極は、Ｖｃｃ又はＶｓｓに等しいバイアス電圧に電気的に結合されていることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の技術分野
本発明は概してメモリデバイスに関し、特に本発明は、動的ランダムアクセスメモリ（ＤＲＡＭ）に内蔵された読出し専用メモリ（ＲＯＭ）に関する。
【背景技術】
【０００２】
発明の背景
半導体メモリシステムは、２つの基本的要素（メモリ記憶領域及びメモリ制御領域）を有する。例えばＤＲＡＭは、情報を記憶するメモリセル・アレイと、メモリセル・アレイの動作を制御する周辺回路とを含んでいる。
【０００３】
ＤＲＡＭアレイは、１枚の半導体ウェーハ上に同一の回路要素（ＤＲＡＭセルとして知られる）を多数複製することで製造される。ＤＲＡＭセルは、１ビット（二進数）のデータを記憶することができるアドレス可能な領域である。その最も一般的な形態では、ＤＲＡＭセルは２つの回路素子（ストレージキャパシタとアクセスのための電界効果トランジスタ）からなる。キャパシタは、各セルの値、すなわち「１」又は「０」をキャパシタの電荷として保持する。キャパシタの電荷は徐々に漏れ出すため、ＤＲＡＭのキャパシタは、定期的にリフレッシュしなければならない。ＤＲＡＭメモリを組み込んだメモリデバイスは、周期的にセルのキャパシタをリフレッシュ（再充電）するための論理回路を含んでおり、さもなければ情報は失われる。セルに記憶されたデータを読み出し、所定の電圧レベルで再びセルにデータを書き込むことによって、セルはリフレッシュされる。リフレッシュ動作が要求されることが、ＤＲＡＭメモリを静的というよりむしろ動的とするものである。
【０００４】
ＤＲＡＭセルのトランジスタは、該ＲＡＭ用の制御回路に、キャパシタの値を読み取るか、その状態を変えるかのいずれかをさせるためのスイッチである。トランジスタは、そのゲートの接続に結合されたロウ線によって制御される。読み出し動作においては、トランジスタは導通状態にされ、ビット線（カラム）に結合されたセンスアンプがメモリセルキャパシタに蓄えられた電荷の大きさを検知し、キャパシタの電荷の大きさに応じて「１」又は「０」として電荷を読み出す。書き込み動作においては、センスアンプは過電力が与えられ、メモリセルキャパシタは適切なレベルまで充電される。
【０００５】
往々にして、マイクロプロセッサ、マイクロコントローラ、及び他の特定用途向け集積回路（ＡＳＩＣ）の場合と同様に、単一の半導体ウェーハ上にＲＡＭと共に、又はそれに加えて読出し専用メモリ（ＲＯＭ）を組み込むことが望まれる。これには、通常、ＲＯＭのための独立した付加的な周辺回路及び配線の形成が必要とされる。ＲＯＭセル及び付加的な回路は、余分な半導体ウェーハのスペースと製造プロセス工程が必要になり、デバイス製造に係る全コストを増加させる。
【０００６】
読出し専用メモリ（ＲＯＭ）は、二進データ（１又は０）の配列を記憶するために相互に接続している半導体デバイス（ダイオード、バイポーラ又は電界効果トランジスタ）のアレイからなる。ＲＯＭは基本的に、プログラムされたデータのメモリアレイと、該メモリアレイ中の所望のアドレスに記憶されたデータを選択するためのデコーダとからなる。
【０００７】
ＲＯＭの３つの基本的なタイプは、マスク−プログラマブルＲＯＭ、イレーサブル・プログラマブルＲＯＭ（ＥＰＲＯＭ）及びフィールド−プログラマブルＲＯＭ（ＰＲＯＭ）である。マスク−プログラマブルＲＯＭでは、データ配列は、製造時において、メモリアレイの行と列との交点のスイッチ素子を選択的に設置いたり省いたりすることによって、永久的に記憶される。これには、集積回路の製造中に使用される特別なマスクが必要とされ、このマスクは、高価であり、多数の同一のデータ配列が必要とされるときにのみ適している。ＥＰＲＯＭは、メモリアレイ内のスイッチ素子を動作可能又は動作不能とするための特別の電荷蓄積メカニズムを用いる。この場合、メモリアレイの各位置に電荷を蓄積するための適切な各電圧パルスが供給される。このように記憶されたデータは、一般的に、紫外光を用いてそれを消去し、再びプログラムされるまで、不変である。ＰＲＯＭは、通常、アレイ内に存在する全てのスイッチ素子によって作られ、それぞれの行と列との交点の接続はヒューズ・エレメント又はアンチヒューズ・エレメントによりできている。ＰＲＯＭ内にデータを記憶するために、これらのエレメント（ヒューズ又はアンチヒューズのどちらかであって、ＰＲＯＭの設計で用いられる方）は、ＰＲＯＭプログラマにより与えられる適切な電圧パルスを用いて選択的にプログラムされる。一度エレメントがプログラムされると、データはメモリアレイ内に永久的に記憶される。
【０００８】
プログラム可能なリンクは、プログラマブル読出し専用メモリ（ＰＲＯＭ）デバイスで広く用いられてきた。プログラム可能なリンクの最も一般的な形態は、おそらくヒュージブル・リンクである。利用者がＰＲＯＭデバイスを製造者から受け取るときには、通常、それは導体又は半導体のＸ−Ｙ行列すなわち格子状になっている。格子の各交差点、すなわち、導体リンク（ヒュージブル・リンクと呼ぶ）は、トランジスタ又は他の電子的な接続点をこの格子の網に接続する。ＰＲＯＭは、選択された接続点への各ヒュージブル・リンクを飛ばし、開路を作り出すことでプログラムされる。飛ばされたリンクと飛ばされていないリンクとの組合せは、利用者がＰＲＯＭに記憶させたいと欲するところのデータである１と０とのデジタル・ビット・パターンを表す。読出し動作中に、アドレスを与えることにより、接続点に記憶されたデータを読み出すことができる。
【０００９】
近年、集積回路の応用において用いられる２つ目のタイプのプログラマブルリンク（アンチヒューズ・リンクと呼ぶ）が開発された。ヒュージブル・リンクの場合のように開路を作り出すプログラミング・メカニズムのかわりに、アンチヒューズ回路におけるプログラミング・メカニズムでは、短絡又は比較的低抵抗のリンクを作り出す。このようにアンチヒューズ・リンクは、プログラミングの前には開路を、プログラミングの後には低抵抗接続を提供する。アンチヒューズ・リンクは、導電性及び／又は半導電性の材料からなる２つの電極と、これらの間に配された誘電性又は絶縁性の材料とを有する。プログラミング中に、導電性材料の間の誘電体が、所定の印加電圧によって破壊されることによって、導電性及び／又は半導電性の材料が共に電気的に接続されることになる。
【００１０】
ＲＡＭセルのように、ＲＯＭセルもデータ１又はデータ０を記憶する必要がある。しかし、プロセスの要因によって、ＲＯＭセルがただ１つのプログラム状態に制限されることがある。上述の理由並びに下記の理由から、当業者が本明細書を読んで理解することにより、単一状態のＲＯＭセルで作製できるＲＯＭ内蔵ＤＲＡＭに対する当技術分野における必要性が明らかになるであろう。
【発明の開示】
【００１１】
発明の要旨
ＲＯＭ内蔵ＤＲＡＭに関する上記の課題及び他の課題は本発明で取り組まれており、以下の明細書を読んで研究することにより理解されるであろう。
【００１２】
１つの実施形態において、メモリデバイスは、第１のデータ状態にハード的にプログラムされた読出し専用メモリ（ＲＯＭ）セルと、動的メモリセルと、前記ＲＯＭセルと前記動的メモリセルとを差動デジット線（differential digit lines）に結合するためのアクセス回路とを備えている。
【００１３】
他の実施形態において、半記憶密度読出し専用メモリ（ＲＯＭ）内蔵のダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスは、第１の動的メモリセルを備えたＤＲＡＭアレイと、ハード的にプログラムされた不揮発性メモリセルを有するＲＯＭアレイと、第２の動的メモリセルとを備えている。センスアンプ回路は前記ＲＯＭアレイの差動デジット線と、前記メモリＲＯＭアレイのロウにアクセスするためのワード線とに結合されている。アクセス回路は、一対のワード線の信号に応じて、前記不揮発性メモリセルの１つ及び前記第２動的メモリセルの１つを前記差動デジット線に結合する。
【００１４】
読出し専用メモリ動作方法は、第１メモリセルを不揮発的に第１データ状態にプログラムすること、プログラムされていない揮発性メモリセルを用意すること、前記第１及び第２メモリセルのキャパシタの両方に、ワード線の各信号に応じてアクセスすることを含んでいる。
【発明を実施するための最良の形態】
【００１５】
発明の詳細な説明
以下の本発明の詳細な説明においては、本発明の一部を形成し、且つ、本発明が実施されうる具体的な実施形態を例示の目的で示している添付の図面を参照する。図面において、同じ参照符号は、各図面を通して実質的に同様な構成要素を示している。これらの実施形態は、当業者が本発明を実施可能とするように十分詳細に記載されている。他の実施形態も利用可能であり、本発明の範囲を逸脱しない範囲で、構造的、論理的、及び電気的な変更もなし得る。以下の説明に用いられるウェーハ及び基板の用語は、本発明の集積回路（ＩＣ）構造を形成するための露出された面を有するどのような構造をも包含する。基板という用語は、当然に半導体ウェーハを包含するものと解される。また、基板という用語は、加工中の半導体構造に言及するのにも用い、その上に作製された他の層をも包含することがある。ウェーハ及び基板の両方とも、半導体がドープされたあるいは半導体がドープされていないものや、半導体基体あるいは絶縁層によって支持されたエピタキシャル半導体層、並びに当業者にとって周知の他の半導体構造を包含している。導体という用語は、半導体を包含するものと解され、また、絶縁体という用語は、導体と称される材料よりも導電性の低いいかなる材料をも包含するものと定義される。従って、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、本発明の範囲は、添付の特許請求の範囲及びそれが権利を与えられる均等物の全ての範囲によってのみ定められる。
【００１６】
図１は、本発明のＲＯＭ内蔵ＤＲＡＭ１００の概略ブロック図を示す。このメモリデバイスは、双方向データ通信用のプロセッサ１１０に結合され得る。このメモリは、メモリセル１１２のアレイを有する。このアレイは、動的（ＤＲＡＭ）部分１２０と、読出し専用（ＲＯＭ）部分１２２とを含む。ＲＯＭアレイは、動的メモリに「内蔵」されていて、いくつかの動的セルを含んでもよい。制御回路１２４は、プロセッサからの制御信号１４０に応じてデータ記憶及びアレイからの読み出しを管理するために設けられる。アドレス回路１２６、Ｘデコーダ１２８及びＹデコーダ１３０は、アドレス信号１４２及びアレイの記憶アクセス場所を解析する。センス回路１３２は、アレイからデータを読み出すためと、出力データをＩ／Ｏ回路１３４に供給するために用いられる。Ｉ／Ｏ回路は、プロセッサ１１０からデータを受け取り、該データをアレイ１１２に送り出すように双方向方式で動作する。なお、センス回路は、いくつかの実施形態において、入力データを記憶することに用いられないこともある。
【００１７】
動的メモリは周知であり、当業者は、上記ＲＯＭ内蔵ＤＲＡＭが、ＤＲＡＭ技術の基本的理解を提供するために単純化されていることと、ＤＲＡＭの全ての特徴を記載することを意図していないことを理解するであろう。本発明はＤＲＡＭの基本的なアーキテクチャ及び製造技術を利用し、データの不揮発性記憶のための内蔵ＲＯＭアレイを提供する。このデータは、システムのための起動データ、不揮発性ルックアップテーブル、又は専用のＲＯＭメモリデバイスを必要としない他のデータを記憶するのに用いることができる。ＤＲＡＭにＲＯＭストレージを内蔵することは、ＤＲＡＭが製造中又は動作中に実質的に設計変更されることがなければ、経済的に最も有利である。すなわち、わずかな製造の変更で、この内蔵メモリを既知の技術を用いて製造することができるようになる。さらに、メモリのオペレーションが外見的に分かりやすい方式であることが望ましい。これにより、外部プロセッサやシステムは、この内蔵メモリとのインターフェースに特別なプロトコルを必要としない。
【００１８】
ＲＯＭ内蔵セルを物理的にプログラムするための１つの技術は、２０００年１０月１７日付けで発行された「ＲＯＭ内蔵ＤＲＡＭ（ROM-Embedded-DRAM）」と題された米国特許第６，１３４，１３７号に記載されており、参照のため本願明細書に援用する。米国特許第６，１３４，１３７号は、製造マスクのわずかな変更で、セルをワード線に短絡することにより、ＤＲＡＭセルをＶｃｃ又はＶｓｓにハード的にプログラムすることが可能となることを開示している。メモリは、ＤＲＡＭセルを読むのと同じ方法でＲＯＭセルを読む。本発明は、改良されたＲＯＭ内蔵ＤＲＡＭを提供するものであって、以下に詳述する。
【００１９】
上述したように、従来のＲＯＭデバイスは２つのデータ状態、論理１と０とをプログラムする。従って、メモリセルが読まれたとき、両方のデータ状態が読み出され得る。それに対して、本発明はＲＯＭ及びＤＲＡＭメモリデバイスを組み合わせたものを提供する。ＲＯＭメモリセルは、ただ１つのデータ状態にプログラムすることができる。これは、選択されたＲＯＭセルを１つの電圧に短絡し、不揮発的にプログラムを維持することで達成される。
【００２０】
図２Ａは、本発明の一実施形態を簡易的に描いた構成図を示す。メモリは、動的メモリセル１５１及び１５２を有し、これら動的メモリセル１５１及び１５２は、相補的なデジット線１６０及び１６２に選択的に結合され得る。デジット線は、デジット線間の電圧差を検出するセンスアンプ回路１７０に電気的に結合することができる。加えて、デジット線をＶｃｃ／２等の所定の電圧にバランスさせるために、プリチャージ／平衡化回路１７２を設けることができる。メモリセルはハード的にプログラムされ、下記に説明するように、不揮発性ＲＯＭセルとして動作する。
【００２１】
数多くの方法が、ＲＯＭセルをプログラムするのに利用できる。例えば、２０００年１０月１７日付けで発行された「ＲＯＭ内蔵ＤＲＡＭ（ROM-Embedded-DRAM）」と題された米国特許第６，１３４，１３７号に記載されたＲＯＭセルでは、メモリセルを該メモリセルのワード線か、隣のワード線かのどちらかに短絡することで作製される。メモリセルを該メモリセルのワード線に短絡することで、論理１（Ｖｃｃ）を示すことになる。メモリセルを隣のワード線に短絡することで、論理０（Ｖｓｓ）を示すことになる。しかし、あるセルをそれ自身のワード線に短絡する場合、製造中において、デジット線がワード線に短絡するおそれがある。そのため、製作レイアウトによっては、論理０だけがハード的にプログラム可能となる場合もある。米国特許第６，１３４，１３７号のハード的なプログラミング技術は、ＤＲＡＭ製造技術を利用してＲＯＭセルをプログラミングする技術の一例を示している。ＤＲＡＭ製造技術を利用した他のＲＯＭセルをプログラミングする技術も、本発明から逸脱しない範囲で利用することができる。例えば、ＲＯＭセルは、セルの電極がプログラム電圧になるようにセルの誘電体を除去する、あるいはセルの電極間を電気的なプラグ（electrical plug）でつないでセルの電極をプログラム電圧にすることでハード的にプログラムすることができる。また、ＲＯＭセルは、アンチヒューズ・プログラミング技術を用いてプログラムすることができる。さらに、ＲＯＭセルは、例えばアクティブ領域から基板に通じる高リーク経路（完全には短絡していない）を設けることによってもプログラムすることができる。
【００２２】
図２Ａに示す実施形態は、１ビットのデータを記憶するのに、２つのメモリセル１５１及び１５２を用いている。第１のメモリセルはハード的にプログラムされたＲＯＭセルであり、第２のセルは動的セル、例えばＲＯＭセルが１つの極性にのみプログラムされることから、やむなくスキップされた、プログラムされていないＲＯＭのビット等である。その結果、アレイのＲＯＭ部分におけるセルの半分は、「１」と「０」のデータ状態の両方を表すＲＯＭビットを記憶するように半記憶密度オプションを利用するためにスキップされる。すなわち、ＲＯＭセルは、論理１又は論理０を与えるようにプログラムできる。例えば、メモリセル１５１1及びメモリセル１５２nは、グランド（Ｖｓｓ）にハード的にプログラムされる。動作においては、メモリセル１５１1及び１５２1の両方をアクセスするために、ワード線ＷＬ１及びＷＬ２を共にアクティブにする。これによって、デジット線１６０は接地電位まで引き下げられ、デジット線１６２はプリチャージ・レベル（Ｖｃｃ／２）に維持される。センスアンプはデジット線間のこの差を検出し、論理１の出力を与える。これに対して、ワード線ＷＬ３及びＷＬ４をアクティブにすると、デジット線１６２は接地電位にまで引き下げられ、デジット線１６０はプリチャージ・レベル（Ｖｃｃ／２）に維持される。センスアンプはデジット線間のこの差を検出し、論理０の出力を与える。
【００２３】
図２Ｂに示す実施形態は、１ビットのデータを記憶するのに、２つのメモリセル１５１及び１５２を用いている。第１のメモリセルは、ハード的にプログラムされたＲＯＭセルであり、第２のセルは、ＤＲＡＭキャパシタ・セル等の動的セルである。ＲＯＭセルは、論理１又は論理０を与えるようにプログラムされ得る。例えば、メモリセル１５１1及びメモリセル１５２nをＶｃｃにハード的にプログラムする。動作においては、メモリセル１５１1及び１５２1の両方にアクセスするために、ワード線ＷＬ１及びＷＬ２を共にアクティブにする。これによって、デジット線１６０はＶｃｃにまで引き上げられ、デジット線１６２はプリチャージ・レベル（Ｖｃｃ／２）に維持される。センスアンプは、デジット線間のこの差を検出し、論理１の出力を与える。これに対して、ワード線ＷＬ３及びＷＬ４をアクティブにすると、デジット線１６２はＶｃｃにまで引き上げられ、デジット線１６０はプリチャージ・レベル（Ｖｃｃ／２）に維持される。センスアンプは、デジット線間のこの差を検出し、論理０の出力を与える。
【００２４】
結論
半記憶密度ＲＯＭ内蔵ＤＲＡＭを説明してきた。このメモリは、単一状態にプログラムすることができるＲＯＭセルを提供する。一対のセルにおいて、第１又は第２のメモリセルのいずれか一方をハード的にプログラムすることで、異なるデータ状態が記憶される。２本のワード線が、メモリセルの対にアクセスするのに使用される。セルの１つがハード的にプログラムされるので、センスアンプ回路は割り当てられたデータ状態を識別することができる。ＲＯＭセルは、数多くの異なる方法でプログラムすることができる。例えば、ＲＯＭセルは、セルの電極がプログラム電圧になるようにセルの誘電体を除去する、あるいはセルの電極間を電気的なプラグ（electrical plug）でつないでセルの電極をプログラム電圧にすることでハード的にプログラムすることができる。他の実施形態においては、ＲＯＭセルは、アンチヒューズ・プログラミング技術を用いて、あるいは、例えばアクティブ領域から基板に通じる高リーク経路（完全には短絡していない）を設けることによってもプログラムすることができる。
【００２５】
本明細書では具体的な実施形態を例示して説明してきたが、同じ目的を達成するために推定されるどのような配置も、示された具体的な実施形態の代わりになりうることが当業者によって理解されるであろう。本出願は、本発明を適応させた又は変形したいかなるものをも含むように意図されている。従って、本発明の範囲が特許請求の範囲及びその均等物によってのみ制限されるべきであるということが明白に意図されている。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る一実施形態のＲＯＭ内蔵ＤＲＡＭの概略ブロック図である。
【図２】図２Ａは、図１に示すメモリの一実施形態に係る一対の相補的デジット線を示す図であり、図２Ｂは、図１に示すメモリの他の実施形態に係る一対の相補的デジット線を示す図である。
【図１】
2005513691.tif 000003
【図２】
2005513691.tif 000004
【国際調査報告】
2005513691.tif 000005
2005513691.tif 000006
2005513691.tif 000007