(57)【要約】トレンチ・ゲート（８）下部に設けられたフィールド・プレート（２４）を有する、ＭＯＳＦＥＴ又はＩＧＢＴ等のトレンチ・ゲート半導体装置が再現性の高いプロセスにより製造される。このプロセスは、エッチングによりゲート（８）を受けるための第一の溝（２８ａ）を半導体本体（２０）内に設け、そして、エッチングにより半導体本体（２０）の上主面（２０ａ）内に第二の溝（２８ｂ）を設け、第二の溝（２８ｂ）は第一の溝（２８ａ）の底部から延在し、そして、第一の溝より狭い工程を含む。この発明は半導体本体の上主面（２０ａ）下部のゲートの垂直部分をより良く制御できる。
2005528796.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲートを内部に有するトレンチの第一の部分と、該第一のトレンチ部分の底部から延在する前記トレンチの第二の部分とを確定する半導体本体を含むトレンチ・ゲート半導体装置の製造方法であって、前記半導体本体は、前記第一のトレンチ部分近傍のチャネル形成領域により分離された第一の導電型のソース領域とドレイン領域とを備え、該ドレイン領域はドレイン・ドリフト領域とドレイン・コンタクト領域とを備え，前記ドレイン・ドリフト領域は前記チャネル形成領域と前記ドレイン・コンタクト領域との間にあり、前記ドレイン・ドリフト領域は前記ドレイン・コンタクト領域より軽度にドーピングされ、前記ゲートと前記ドレイン・コンタクト領域との間の前記トレンチの前記第二の部分内に設けられたフィールド・プレートとを備え、前記方法は、
エッチングにより前記半導体本体内に第一の溝を設け、
前記第一の溝の横壁近傍に複数のスペーサを形成し、該複数スペーサ間に開口が確定され、
前記複数スペーサ間の開口を介してエッチングにより前記半導体本体内に第二の溝を設け、該第二の溝は前記第一の溝の底部から前記ドレイン・コンタクト領域へ向かって延在し、そして、前記第二の溝は前記第一の溝より狭く、
前記第二の溝の底部と横壁を酸化させてフィールド・プレート絶縁層を形成する工程を備えたことを特徴とする方法。
【請求項２】
前記第一及び第二の溝に電極材料を充填し、そして、前記フィールド・プレート絶縁層が露出するまで前記電極材料をエッチバックして前記第二の溝内の前記フィールド・プレート絶縁層上部に前記フィールド・プレートを設け、
前記複数スペーサを除去し、
前記フィールド・プレート上部と、そして、前記第一の溝の前記底部上と前記横壁上にゲート絶縁層を形成し、
前記ゲート絶縁層上部に前記ゲートを設ける工程を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記複数スペーサを除去し、
前記第一の溝の前記底部と前記横壁との上部にゲート絶縁層を形成し、
前記第一及び第二の溝に電極材料を充填して前記ゲートと前記フィールド・プレートとを形成する工程を含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記第一のトレンチ部分の幅が前記第二のトレンチ部分の幅より大きいことを特徴とする請求項１乃至３いずれかに記載の方法により製造されたトレンチ・ゲート半導体装置。
【請求項５】
前記フィールド・プレートが前記ソース領域に接続されていることを特徴とする請求項２に記載の方法により製造されたトレンチ・ゲート半導体装置。
【請求項６】
前記フィールド・プレートがゲート電位より高く、そして、前記ドレイン・ドリフト領域のバルク破壊電圧に近いバイアス電位に接続されていることを特徴とする請求項２に記載の方法により製造されたトレンチ・ゲート半導体装置。
【請求項７】
請求項６の装置を備えたモジュールであって、前記フィールド・プレートが前記モジュールの内部電圧線に接続されていることを特徴とするモジュール。
【請求項８】
前記フィールド・プレートに電気的に接続された付加的外部端子が設けられていることを特徴とする請求項６の装置又は請求項７のモジュール。
【請求項９】
前記バイアス電位は前記ドレイン・ドリフト領域の前記バルク破壊電圧の約６０から１００％であることを特徴とする請求項６又は請求項７の装置、又は，請求項７又は請求項８のモジュール。
【請求項１０】
前記バイアス電位は前記ドレイン・ドリフト領域の前記バルク破壊電圧の約８０％であることを特徴とする請求項９の装置又はモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ・ゲート半導体装置、例えば、絶縁ゲート電界効果型電力トランジスタ（通例としてＭＯＳＦＥＴと称する）又は絶縁ゲート・バイポーラトランジスタ（通例としてＩＧＢＴと称する）に関する。
【背景技術】
【０００２】
そのようなトレンチ・ゲート半導体装置は、ゲート近傍のチャネル形成領域により分離された第一の導電型のソース領域とドレイン領域とを備えるものとして知られている。ＵＳ−Ａ−５９９８８３３には、このタイプであり、ゲート電極とトレンチ底部との間にトレンチを基にしたソース電極を含む縦型装置が開示されている。このトレンチを基にしたソース電極はこの装置のソース電極に電気的に接続されている。それには、その装置のオン状態比抵抗に与える影響が非常に小さい装置の絶縁破壊特性と高周波数スイッチング特性を改善することが述べられている。
【０００３】
ＥＰ−Ａ−１１７０８０３にはＵＳ−Ａ−５９９８８３３との関連で引用されたものと同様な構造が開示されている。“シールドゲート”がトレンチ底部近傍のゲート電極下部に位置している。特に、シールドゲートがソース領域に接続されている装置が開示されている。ＵＳ−Ａ−５９９８８３３とＥＰ−Ａ−１１７０８０３との内容が関連技術として本出願の開示の一部とされる。
【０００４】
この発明の目的は、ゲート下部にトレンチを介して設けられた電極を有するトレンチ・ゲート半導体装置の改良された製造方法を提供することである。
【発明の開示】
【課題を解決するための手段】
【０００５】
この発明は、絶縁ゲートを内部に有するトレンチの第一の部分と、該第一のトレンチ部分の底部から延在する前記トレンチの第二の部分とを確定する半導体本体を含むトレンチ・ゲート半導体装置の製造方法であって、前記半導体本体は、前記第一のトレンチ部分近傍のチャネル形成領域により分離された第一の導電型のソース領域とドレイン領域とを備え、該ドレイン領域はドレイン・ドリフト領域とドレイン・コンタクト領域とを備え，前記ドレイン・ドリフト領域は前記チャネル形成領域と前記ドレイン・コンタクト領域との間にあり、前記ドレイン・ドリフト領域は前記ドレイン・コンタクト領域より軽度にドーピングされ、前記ゲートと前記ドレイン・コンタクト領域との間の前記トレンチの前記第二の部分内に設けられたフィールド・プレートとを備え、前記方法は、
エッチングにより前記半導体本体内に第一の溝を設け、
前記第一の溝の横壁近傍に複数のスペーサを形成し、該複数スペーサ間に開口が確定され、
前記複数スペーサ間の開口を介してエッチングにより前記半導体本体内に第二の溝を設け、該第二の溝は前記第一の溝の底部から前記ドレイン・コンタクト領域へ向かって延在し、そして、前記第二の溝は前記第一の溝より狭く、
前記第二の溝の底部と横壁を酸化させてフィールド・プレート絶縁層を形成する工程を備えたことを特徴とする方法を提供する。
【０００６】
上記プロセスにおいては、複数スペーサの存在により、フィールド・プレート絶縁層の垂直部分が第一の溝の底部を用いて自己整合的に形成される。これにより、この方法における装置構造の均一性が高まる。
【０００７】
これに対し、例えば、ＵＳ−Ａ−５９９８８３３に見られるプロセスにおいては、トレンチを基にしたソース電極周りの絶縁層の垂直部分がエッチバック工程の終点において確定され、これはこの構造の他の部分を用いて自己整合的には形成されない。
【０００８】
好ましい実施形態では、この発明の方法は、
前記第一及び第二の溝に電極材料を充填し、そして、前記フィールド・プレート絶縁層が露出するまで前記電極材料をエッチバックして前記第二の溝内の前記フィールド・プレート絶縁層上部に前記フィールド・プレートを設け、
前記複数スペーサを除去し、
前記フィールド・プレート上部と、そして、前記第一の溝の前記底部上と前記横壁上にゲート絶縁層を形成し、
前記ゲート絶縁層上部に前記ゲートを設ける工程を含む。
【０００９】
従って、フィールド・プレート電極のエッチバックにより、フィールド・プレート絶縁層の上面の露出という明確に規定された終点が見られる。フィールド・プレートの上部部分は第一の溝の底部に対し、信頼性高く、そして、再現性高く配置される。フィールド・プレート絶縁層の露出はよく知られた分光分析技術を用いて検出してもよい。
【００１０】
別の好ましい実施形態によれば、この発明の方法は、
前記複数スペーサを除去し、
前記第一の溝の前記底部と前記横壁との上部にゲート絶縁層を形成し、
前記第一及び第二の溝に電極材料を充填して前記ゲートと前記フィールド・プレートとを形成する工程を含む。
【００１１】
この発明は、さらに、前記第一のトレンチ部分の幅が前記第二のトレンチ部分の幅より大きい上記の方法により製造されたトレンチ・ゲート半導体装置を提供する。
【００１２】
複数実施形態において、前記フィールド・プレートが前記ゲートから絶縁され、前記フィールド・プレートは前記ソース領域に接続されてもよい。代わりに、それはゲート電位より高く、そして、前記ドレイン・ドリフト領域のバルク破壊電圧に近いバイアス電位に接続されてもよい。このように接続されたフィールド・プレートを有する装置とこれの製造方法とは本出願人の同時継続英国出願番号０２１２５６４．９に記載されており、この内容が関連技術として本出願の開示の一部とされる。
【００１３】
そのようなフィールド・プレートをドレイン・ドリフト領域のバルク破壊電圧に近い電位に接続すると、特に、バルク破壊電圧より高い供給電圧において、ドレイン・ドリフト領域全域に渡ってより均等に電位降下が生じ、これにより、装置の絶縁破壊電圧が大幅に高くなることを本発明者らは確認した。これにより、同じ絶縁破壊特性を有するフィールド・プレートの無い装置と比べて、ドレイン・ドリフト領域内においてより高いレベルのドーピングを行うことができ、従って、装置のオン状態比抵抗がより小さくなる。
【００１４】
この発明は、さらに、一つ又はそれ以上の他の半導体装置を伴う、上記構造を有する装置を備えたモジュールであって、前記フィールド・プレートが前記モジュールの内部電圧線に接続されていることを特徴とするモジュールを提供する。これとは別に、前記装置上（ディスクリート装置の場合）、又は、前記モジュール上に付加的外部端子が設けられ、前記フィールド・プレートに電気的に接続されてもよい。これにより、前記フィールド・プレートに専用の電圧レベルが印加されることになる。
【発明を実施するための最良の形態】
【００１５】
この発明の実施形態が添付の概略図面を参照して例を挙げて説明される。
【００１６】
各図面は概略的であり実際のスケールとは異なることに注意されたい。これら図面の各部の寸法と比率は、図面を簡単にするために、拡大又は縮小されている。変更された又は異なる実施形態において、対応する又は同様な要素には同じ参照符号が付されている。
【００１７】
図６はこの発明の電力半導体装置の実施形態を示している。各々が第一の導電型（この例ではｎ型）であるソース、ドレイン領域２，４が反対の第二の導電型（即ち、この例ではｐ型）であるチャネル形成領域６により分離されている。
【００１８】
例として、図６は、領域４ａが基板上のより高抵抗（より低ドープ）のエピタキシャル層により形成されたドレイン・ドリフト領域であり、ドレイン・コンタクト領域４ｂが比較的高導電性を有してもよい縦型構造を示している。ドレイン・ドリフト及びコンタクト領域４ａ、４ｂが両者間にジャンクション４ｃを形成している。ドレイン・コンタクト領域４ｂは領域４ａと同じ導電型（この例ではｎ型）で縦型ＭＯＳＦＥＴを形成し、又は、それとは反対の導電型（この例ではｐ型）でＩＧＢＴを形成してもよい。
【００１９】
領域２，６を貫き、そしてドレイン・ドリフト領域４ａ下部部位まで延在する第一のトレンチ部分１０ａ内部にゲート８が存在している。この装置がオン状態時に電圧信号をゲート８に与えると、周知のように、領域６内に導電チャネル１６を誘起させ、そしてソ−ス、ドレイン領域２，４間で、この導電チャネル１６に流れる電流を制御する。
【００２０】
ＭＯＳＦＥＴの場合には、装置の半導体本体２０（通常は単結晶シリコン）の上部主面２０ａにおいてソ−ス領域２がソ−ス電極１８とコンタクトがとられる。装置の半導体本体２０の底部主面２０ｂにおいて、ドレイン・コンタクト領域４ｂが、ＭＯＳＦＥＴの場合にはドレイン電極と呼ばれる電極２２とコンタクトがとられる。ＩＧＢＴにおいては、ソ−ス、ドレイン電極１８、２２はエミッタそしてコレクタとして知られる。
【００２１】
フィールド・プレート２４がゲート８とドレイン・ドリフト領域４ａとの間の第二のトレンチ部分１０ｂ内に設けられている。このフィールド・プレートは、好ましくは、第一の導電型のドープされた多結晶シリコンにより形成される。代わりに、それは、例えば、金属で形成されてもよい。フィールド・プレート２４はフィールド・プレート絶縁層２６ｂにより周囲の半導体本体２０から絶縁されている。ゲート８はゲート絶縁層２６ａによりフィールド・プレート２４、半導体本体２０、そして、ソ−ス、ドレイン電極２８から絶縁されている。この層は、例えば、二酸化シリコンにより形成されてもよい。
【００２２】
図６に示す実施形態においては、第二のトレンチ部分１０ｂがドレイン・ドリフト、コンタクト領域４ａ、４ｂとの間のジャンクション４ｃ近くの深さまで半導体本体２０内に延在している。この分野において知られているように、実際には、領域４ａ、４ｂとの間にはドーピング変移領域があり、より高濃度にドープされたドレイン・コンタクト領域からドレイン・ドリフト領域へとドーパント原子の主な拡散が行われる。通常、この外方拡散はジャンクション４ｃの１から１．５ミクロン上部まで達する。好ましくは、第二のトレンチ部分１０ｂは変移領域の直ぐ上の深さまで延在する。
【００２３】
フィールド・プレート２４が厚みｔ１の絶縁材料２６ｂの層により第二のトレンチ部分１０ｂの底部並びに横壁から分離されている。ゲート８が厚みｔ２の絶縁材料の層により半導体本体並びにフィールド・プレートから分離されている。例えば、厚みｔ２は３８ｎｍ程度、これに対し、ｔ１は０．４ミクロン程度でもよい。フィールド・プレートの下部（即ち、ｔ１）に、特に、ドレイン・ドリフト領域４ａのドーピング濃度を高めるために、比較的厚い層があると好ましく、これにより、トレンチのコーナ部に発生される高電界に耐えることができる。
【００２４】
図７は図６の装置の線Ａ−Ａにおける断面図である。それは、如何にして、ゲート、ソース電極とは無関係に、半導体本体２０の外部からフィールド・プレート２４へ接続が成されるかの例を示している。
【００２５】
ドープされた多結晶シリコン・コンタクト層３９が第一のトレンチ部分１０ａの一端方向に設けられており、そして、フィールド・プレート２４に電気的に接続されている。それはフィールド・プレートから装置の半導体本体２０の上部主面２０ａへと延び、そこでフィールド・プレート・コンタクト電極４１とコンタクトがとられている。第一のトレンチ部分１０ａの他端方向にゲート８がゲート・コンタクト電極４０に電気的に接続されている。
【００２６】
図６のトランジスタセルの製造における一連の工程が図１乃至図６を参照して説明される。
【００２７】
最初に、二酸化シリコンの薄い層３０が半導体本体２０の上部主面２０ａ上に成長する（図１）。マスク３２がその上に設けられ、これはフォトリソグラフィとエッチングにより標準の方法で形成してもよい。このマスクは例えばフォトレジストで形成してもよく、開口３２ａを確定する。
【００２８】
ここで、マスク３２の開口３２ａにおいてエッチング処理が行われ、図２に示されるように、第一の溝２８ａを形成する。（例えば）シリコン窒化物の均一な層が堆積し、異方性エッチングにより第一の溝２８ａの側壁近傍にスペーサ３４が残る（図３参照）。ここで、スペーサ３４がそれらの間に開口３４ａを確定し、これは、第一の溝２８ａの底部から下方の半導体本体内部へと延在する第二の溝２８ｂを形成するためのものである。
【００２９】
次に、図４に示されるように、酸化処理が行われて第二の溝２８ｂの底部並びに横壁に酸化物層２６ｂを形成する。好ましくは熱酸化が行われる。これにより、これら表面のシリコンが無くなり、その結果としての層が、元のシリコン表面の平面から略等距離離れて延在する。例えば、各方向に酸化物が０．４ミクロン成長して０．２ミクロンの厚みの層を形成することもある。フィールド・プレート絶縁層２６ｂと半導体本体２０との境界が製造された装置の第二のトレンチ部分を確定し、一方、第一の溝２８ａが第一のより広いトレンチ部分１０ａを確定する。ドープされた多結晶シリコンが既知の方法で堆積し、そして、エッチバックされ、これは、絶縁層２６ｂにより三方が囲まれた空間内にのみに材料が残るまで行われ、フィールド・プレート２４を形成する。このエッチング工程の終点がこの点として明確にされ、第一のトレンチ部分の底部のレベルまで多結晶シリコンがエッチバックされるので絶縁層２６ｂが露出する。例えば、リフラクティブ・モニタリング（ｒｅｆｒａｃｔｉｖｅ  ｍｏｎｉｔｏｒｉｎｇ）により絶縁層２６ｂの上面の露出をモニタしてもよい。
【００３０】
図４の実施形態では、第一のトレンチ部分１０ａが第二のトレンチ部分１０ｂより広いが、第一、第二のトレンチ部分１０ａ、１０ｂの幅がほぼ等しくなるように上記プロセスが行われてもよい。
【００３１】
ここで、例えば、スプレー・エッチング処理によりスペーサ３４が除去される。続いて、第一のトレンチ部分１０ａの横壁と底部、そして、フィールド・プレート２４の露出上面に薄いゲート絶縁層２６ａが堆積する。ドープされた多結晶シリコンの堆積とエッチバックの第二のシーケンスが次に行われて、図５に示されるように、第一のトレンチ部分１０ａ内にゲート８を形成する。
【００３２】
既知の方法によりさらなる処理が行われて、埋め込みソース領域２とチャネル形成領域６と、ゲート８上に絶縁キャップ３８、そして、半導体本体の上部、底部主面２０ａ、２０ｂ上にソース、ドレイン電極１８，２２が各々形成されて図６に示すような構造を形成する。
【００３３】
ＵＳ−Ａ−５９９８８３３とＥＰ−Ａ−１１７０８０３とに記載されているように、トレンチ・ゲート装置内のソース領域に接続されたトレンチを基にしたフィールド・プレートを含むことにより装置性能が高まる。さらに、ゲート電位より高く、そして、ドレイン・ドリフト領域のバルク破壊電圧に近いバイアス電圧をフィールド・プレートに印加すると性能がさらに高まることを本発明者らは確認した。特に、バイアス電位がドレイン・ドリフト領域のバルク破壊電圧の約６０から１００％であると好ましい。さらには、バイアス電位がドレイン・ドリフト領域のバルク破壊電圧の約８０％であると好ましく、これは、トンレチ底部周囲のドレイン・ドリフト領域のドーピングレベルに変化を与えかねない、ドレイン・ドリフト領域とコンタクト領域との間の変移領域幅にいくらかの許容範囲を与えるからである。
【００３４】
図８はこの発明の実施形態であるディスクリート装置のパッケージングを示す内部平面図である。ＭＯＳＦＥＴダイ４０は、ゲート・コンタクト電極に接続されたゲート・ボンド・パッド４２と、ソース・コンタクト電極に接続されたソース・ボンド・パッド４８と、フィールド・プレート・コンタクト電極に接続されたフィールド・プレート・ボンド・パッド４４とを備え、各々の電極に異なるバイアスを供給する。ＭＯＳＦＥＴがドレイン・パッド４６上に搭載され、これがＭＯＳＦＥＴダイの底部主面上のドレイン電極２２に電気的に接続されている。ボンド・ワイヤ５０がボンド・パッド４２，４４、４８を各端子又はピン５２，５４、５８に接続している。ドレイン・パッド４６は直接ピン５６とコンタクトがとられている。パッケージングは周知の方法で行われてもよい。
【００３５】
この発明の好ましい各実施形態では、上記の半導体装置がモジュール内に収納され、その（各）フィールド・プレートがモジュールの内部電圧ライン又はレベルに接続される。この一例として、図９が、上記の形態のバイアスされたフィールド・プレートを有する二つの半導体装置を含むモジュール６０のパッケージングを示す内部平面図を示している。このモジュールは、例えば、ＰＣマザーボード内のＶＲＭとして用いられるＤＣ−ＤＣコンバータである。ある既知のＤＣ−ＤＣコンバータ回路とその動作が本出願人によるＵＳ−Ｂ−６１７５２２５に開示されており、その内容が関連技術として本出願の開示の一部とされる。図９に示されている構成はＵＳ−Ｂ−６１７５２２５の図３に示されている回路の変形例である。
【００３６】
図９のモジュールは制御ＭＯＳＦＥＴ６２と、“ｓｙｎｃ” ＭＯＳＦＥＴ６４と、そして、ドライバＩＣ６６とを含む。これらＭＯＳＦＥＴはＵＳ−Ｂ−６１７５２２５の図３の第一、第二のスイッチ５，６に各々対応する。それらはＤＣ入力であるＶＤＤとグラウンドであるＶＳＳとの間に直列に接続されている。ドライバＩＣ６６に入力されるスイッチング信号ＰＷＭＩＮに応答してこれらスイッチが交互に閉じられる。この種の回路のさらなる動作はＵＳ−Ｂ−６１７５２２５に開示されている。
【００３７】
この発明に従って、ＭＯＳＦＥＴ６２，６４の各々はフィールド・プレート・ボンド・パッド６８を含み、これが各ＭＯＳＦＥＴのフィールド・プレート・コンタクト電極に接続されている。ｓｙｎｃＭＯＳＦＥＴ６４のフィールド・プレート・ボンド・パッドはドライバＩＣを介して供給電圧Ｖｃｃに接続され、例えば、これは通常５又は１２Ｖである。ＵＳ−Ｂ−６１７５２２５の図３に示される回路では、制御ＭＯＳＦＥＴ（第一のスイッチ５）に対するゲート駆動は、ブースト端子３３とＶｏｕｔとの間に接続されたブースト又は蓄積キャパシタ３７を介して行われる。この場合、制御ＭＯＳＦＥＴ６２のフィールド・プレート・ボンド・パッドはブースト端子３３に接続されることになるであろう。
【００３８】
Ｖｃｃが１２Ｖの例では、ＭＯＳＦＥＴ６２、６４用に選ばれるシリコンはバルク破壊電圧は例えば１５Ｖ程度又はそれ以上のものでもよい。
【００３９】
例えば、モジュールの外部ピンを介して、又は、モジュール内にさらなる回路を含むことによりＭＯＳＦＥＴのフィールド・プレート・ボンド・パッ接続用にモジュール内にさらなる電位が供給されてもよい。
【００４０】
低ドープのドレイン・ドリフト領域４ａは、通常、第一の導電型のエピタキシャル層として成長させる。ドリフト領域のドーピング濃度はその深さ方向全体でほぼ均一である。しかし、ドリフト領域の横方向においては濃度が変わってもよい。特に、ドレイン・コンタクト領域４ｂからチャネル形成領域６への方向において濃度が低くなる（例えば、直線的に）ドーピング・プロファイルにより装置のオン抵抗が小さくなることがある。
【００４１】
図１乃至図６を参照して説明したプロセスはこの発明のさらなる実施形態として変えることができる。特に、図４に関係して説明されたフィールド・プレート絶縁層２６ｂの成長の後でスペーサ３４が除去されてもよく、そして、図１０に示される第一、第二のトレンチ部分１０ａ、１０ｂの両者を充填する電極材料の堆積の前にゲート絶縁層２６ａ‘が第一のトレンチ部分１０ａの横壁と底部上に堆積（又は熱成長）されてもよい。電極材料は半導体本体２０の上部主面２０ａ上の二酸化シリコン層３０のレベルに平坦化される。従って、この実施形態では、フィールド・プレート２４がゲート８と一体化される。ゲート電位のフィールド・プレートをドレイン・ドリフト領域内部に延在するように設けることにより装置の絶縁破壊特性が向上する。
【００４２】
図１乃至図６の実施形態と同様な方法で既知の方法でさらなる処理が行われて、埋め込みソース領域２とチャネル形成領域６と、ゲート８上に絶縁キャップ３８、そして、半導体本体の上部、底部主面２０ａ、２０ｂ上にソース、ドレイン電極１８，２２が各々形成されて図１１に示すような構造を形成する。
【００４３】
この発明の範疇において多くの変形、変更が可能であることは明らかである。上記の各例はｎ型装置であり、ソース、ドレイン領域２，４はｎ導電型で、チャネル形成体領域６はｐ導電型で、ゲート８により領域６内に電子反転チャネル１６が誘起される。反対の導電型のドーパントを用いることによりｐチャネル装置ができる。領域２，４はｐ型で、領域６はｎ型で、ゲート８により領域６内にホール反転チャネルが誘起される。
【００４４】
さらには、この発明に従って、ｐ型ソース、ドレイン領域２，４とｐ型チャネル形成領域６とを有するｐチャネル型の装置を製造することができる。それは、さらに、各セル内深くに局部集中したｎ型領域を有してもよい。ｎ型多結晶シリコンがゲート８に用いられてもよい。動作時には、オン状態で、ゲート８により領域６内にホール蓄積チャネル１６が誘起される。絶縁ゲート８と深いｎ型領域とからの空乏層によりオフ状態において低ドープｐ型領域６が完全に欠乏状態となりうる。
【００４５】
図１乃至図７を参照して説明された縦型ディスクリート装置は、本体２０の背面２０ｂにおいて領域４ｂとコンタクトがとられるドレイン電極２２を有する。しかし、この発明に従って、集積装置も可能となる。この場合、領域４ｂは、装置基板とエピタキシャル低ドープ・ドレイン領域４ａとの間のドープされた埋め込み層であってもよい。この埋め込み層領域４ｂは、前主面２０ａから埋め込み層の深さまで延在するドープされた周辺コンタクト領域を介して前主面２０ａにおいて、電極とコンタクトがとられてもよい。
【００４６】
この発明に従って、例えば、炭化珪素のようなシリコン以外の半導体材料が装置に用いられてもよい。
【００４７】
縦型装置のためのセル配置構成の平面図が示されていないが、これは、この発明が全く異なる従来のセル構成にも適用可能だからである。従って、例えば、セルは正方形の構成でもよく、又は、それらはびっしり詰め込まれた六角形、又は、細長いストライプ状の構成でもよい。各々の場合において、トレンチ１０（とそのゲート８）が各セルの境界周辺に延在する。図１乃至図７はセル二つのみを示しているが、通常、この装置は電極１８と２２との間に数百の並列に配されたセルを備える。同様に、図６においても、図示の関係から、セル一つのみが示されている。
【００４８】
この装置の活性セルラー領域が様々な周辺終端方法（図示されていない）により本体２０周辺に設けられてもよい。そのような方法は、通常、トランジスタセル製造工程の前に、本体表面２０ａの周辺領域に厚いフィールド酸化物層の形成を含む。さらに、活性セルラー領域と周辺終端構造との間の本体２０の領域内の装置と様々な既知の回路（例えば、ゲート制御回路）が一体化されてもよい。典型的には、それらの回路素子は、トランジスタセルで用いたのと同じマスキングとドーピング工程との数工程を用いて、その回路領域内にそれら自身のレイアウトで形成されてもよい。
【００４９】
本記載を読むことにより、他の変形、変更が当業者にとって明らかとなる。そのような変形、変更はこの分野で既に知られている同等な又は別の特徴を含んでも良く、また、ここに記載された特徴の代わりに又はそれに加えて用いられてもよい。
【００５０】
この出願において特許請求の範囲は要素の特徴の組み合わせとして規定されたが、この発明の開示の範疇は、ここに明確に又は暗に記載され、又はそれらの総括的な如何なる特徴又は特徴の組み合わせをも、それが特許請求の範囲のいずれかに規定された発明に関係するか否かに関わらず、また、この発明が緩和させる技術的な問題にいずれか又はすべてを緩和させるか否かに関わらず、含むものである。
【００５１】
本出願人は、この出願の又はこれから派生するいかなる出願の審査中にそのような特徴及び/又はそのような特徴の組み合わせにより新しい特許請求の範囲が規定されうることをここに述べるものである。
【図面の簡単な説明】
【００５２】
【図１】この発明の実施形態によるトレンチ・ゲート半導体装置の製造方法における一工程における半導体本体のトランジスタセル領域を示す断面図である。
【図２】この発明の実施形態によるトレンチ・ゲート半導体装置の製造方法における一工程における半導体本体のトランジスタセル領域を示す断面図である。
【図３】この発明の実施形態によるトレンチ・ゲート半導体装置の製造方法における一工程における半導体本体のトランジスタセル領域を示す断面図である。
【図４】この発明の実施形態によるトレンチ・ゲート半導体装置の製造方法における一工程における半導体本体のトランジスタセル領域を示す断面図である。
【図５】この発明の実施形態によるトレンチ・ゲート半導体装置の製造方法における一工程における半導体本体のトランジスタセル領域を示す断面図である。
【図６】この発明の実施形態によるトレンチ・ゲート半導体装置の製造方法における一工程における半導体本体のトランジスタセル領域を示す断面図である。
【図７】図６に示される装置の線Ａ−Ａにおける断面図である。
【図８】この発明を具現化するディスクリート装置のパッケージングを示す内部平面図である。
【図９】この発明を具現化するモジュールのパッケージングを示す内部平面図である。
【図１０】この発明のさらなる実施形態によるトレンチ・ゲート半導体装置の製造方法における一工程における半導体本体のトランジスタセル領域を示す断面図である。
【図１１】この発明のさらなる実施形態によるトレンチ・ゲート半導体装置の製造方法における一工程における半導体本体のトランジスタセル領域を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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