(57)【要約】電子回路は、複数のサブ回路（１２ａ，１２ｂ）を有する。クロックゲート回路（１４ａ，１４ｂ）は、ゲートされたクロック信号（ＧＬＣＫ１，ＧＣＬＫ２）を、サブ回路のデータ記憶素子（１２０，１２２）に供給する。クロックゲート回路は、クロック信号の通過のブロッキングを命令するゲート信号（ＳＴＯＰ）を受信するためのゲート入力（１４８）を有する。データは、２つのサブ回路の間のデータ記憶素子の間で転送することができる。検出回路（１６）は、第２のサブ回路（１２ｂ）のデータ記憶素子（１２２）内の無効なデータにフラグを立てる。検出回路は、第１のサブ回路のクロックゲートが、第１のサブ回路（１２ａ）向けのクロック信号をブロックした後に、第２のサブ回路（１２ｂ）のクロックゲート回路（１４ｂ）が、第２のサブ回路向けの信号を通過させた際に、フラグをセットするように配置されたフラグ記憶素子（３２）を有する。フラグは、クロックが停止された際の異なるサブ回路のクロック信号の相対位相を示す。フラグは、第２のサブ回路（１２ｂ）のデータ記憶素子内のデータを無効化するために使用される。
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【特許請求の範囲】
【請求項１】
クロック回路と、
複数のサブ回路であって、それぞれが、クロックドデータ記憶素子と、当該サブ回路のクロック信号のための前記クロック回路の出力と当該サブ回路の前記データ記憶素子のクロック入力との間に結合されたクロックゲート回路とを備え、前記クロックゲート回路は、前記クロック回路から前記データ記憶素子への前記クロック信号の通過のブロッキングを命令するゲート信号を受信するためのゲート入力を有し、当該サブ回路の第１の１つの前記データ記憶素子は、当該サブ回路の第２の１つの前記データ記憶素子とのデータ結合を有する、複数のサブ回路と、
前記サブ回路の前記第２の１つの前記データ記憶素子内で無効なデータにフラグを立てるための検出回路であって、前記サブ回路の前記第１の１つの前記クロックゲートが、前記サブ回路の前記第１の１つの前記クロック信号のアクティブ部分をブロックした後、前記サブ回路の前記第２の１つの前記クロックゲート回路が、前記サブ回路の前記第２の１つの前記クロック信号のアクティブ部分を通過させた場合に、フラグをセットするために配置されたフラグ記憶素子を備える検出回路と、
を備えることを特徴とする電子回路。
【請求項２】
前記検出回路は、前記サブ回路の前記第１の１つの前記クロック信号のアクティブ部分がブロックされた場合にプリフラグをセットするために配置されたプリフラグ記憶素子を備え、前記フラグ記憶素子は、前記サブ回路の前記第２の１つの前記クロックゲート回路が、前記サブ回路の前記第２の１つの前記クロック信号のアクティブ部分を通過させた場合に、前記プリフラグ記憶素子から前記プリフラグをコピーするために配置されている、ことを特徴とする請求項１に記載の電子回路。
【請求項３】
前記サブ回路の第３の１つの前記データ記憶素子が、前記サブ回路の前記第１の１つの前記データ記憶素子からデータを受信するために結合されており、前記検出回路は、前記サブ回路の前記第３の１つの前記クロックゲート回路が、前記サブ回路の前記第３の１つの前記クロック信号のアクティブ部分を通過させた場合、前記プリフラグ記憶回路から前記プリフラグをコピーするためのさらなるフラグ記憶素子を備える、ことを特徴とする請求項２に記載の電子回路。
【請求項４】
前記サブ回路の前記第２の１つの前記データ記憶素子にデータが上書きされる際に、このデータを前記サブ回路の前記第２の１つの前記データ記憶素子からコピーするための、前記サブ回路の前記第２の１つの前記データ記憶素子に結合されたパイプライン記憶素子を備えることを特徴とする請求項１に記載の電子回路。
【請求項５】
データを読み出すための出力回路を備え、前記出力回路は、前記フラグの制御下において、前記フラグがセットされていない場合とセットされている場合のそれぞれに、前記第２のデータ記憶素子からのデータ、または前記パイプライン記憶素子からのデータのいずれかを、供給するために配置されている、ことを特徴とする請求項４に記載の電子回路。
【請求項６】
前記フラグ記憶素子と前記第２のサブ回路の前記データ記憶素子に結合されたスキャンチェーンを備え、前記スキャンチェーンは、前記第２のサブ回路の前記データ記憶素子から、前記フラグおよびデータを移送するために配置されている、ことを特徴とする請求項１に記載の電子回路。
【請求項７】
複数のサブ回路を含む電子回路のテスト方法であって、前記複数のサブ回路のそれぞれが、クロックドデータ記憶素子と、クロック回路から前記データ記憶素子への前記サブ回路のクロック信号の通過をブロックするためのクロックゲート回路とを備え、前記サブ回路の第１のつの前記データ記憶素子は、前記サブ回路の第２の１つの前記データ記憶素子とのデータ結合を有している、テスト方法であって、
前記サブ回路を、それぞれのクロック信号の制御下で動作可能にし、
前記サブ回路の前記クロックゲート回路に、実質的に同時に命令して、前記クロック信号をブロックさせ、
前記サブ回路の前記第１の１つの前記クロックゲートが、前記サブ回路の前記第１の１つのの前記クロック信号をブロックした後に、前記サブ回路の前記第２の１つの前記クロックゲート回路が、前記サブ回路の前記第２の１つの前記クロック信号のアクティブ部分を通過させたかどうかを検出し、
前記検出がなされると、前記サブ回路の前記第２の１つの前記データ記憶素子からのデータを無効化する、ことを特徴とするテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の技術分野は、複数のクロックドメインを備える電子回路と、このような電子回路のテスト方法である。
【背景技術】
【０００２】
様々な理由から、集積回路は、それぞれ固有のクロック信号を有する複数のクロックドメインに、ますます分割されるようになっている（この分割は、通常、物理的でなく機能的な意味でのみ行われる）。異なるクロックドメインの使用は、異なるサブドメインで用いられるクロック信号のスキューに関する必要条件を低下させ、これを用いて、例えば回路による電力消費量を減少させることができる。複数のクロックドメインを有する回路では、異なるクロックドメインのクロック信号は、例えば、位相、周波数、またはデュティーサイクル等に関して互いに異なっている。各ドメインでは、このクロックドメイン内のサブ回路へのクロック信号の供給は、他のクロックドメインから独立してオフに切り替えることができる。
【０００３】
不都合なことに、異なるクロックドメインの使用は、電子回路のテストとデバッギングをより困難なものにする。米国特許第６，１３１，１７３号において、これらの問題を軽減する解決策が述べられている。２つのクロックドメイン間のインターフェイスに、異なるクロックドメインを、テストモードにてそれぞれ分離することができるインターフェイス回路が挿入されている。このインターフェイスは、分離されたクロックドメインへのテストデータの供給、または分離されたクロックドメインからのテストデータの抽出を可能にする。
【０００４】
しかし、この技術では、サブ回路が互いに協働している場合に、異なるクロックドメインからのサブ回路をテストまたはデバッグすることは可能となっていない。このような協働動作をデバッグするには、サブ回路を、各サブ回路に固有のクロック信号でクロックしながら協働させる必要がある。テスタ、デバッガまたはオンチップデバッグハードウェアからの停止リクエストにより各クロックが停止され、回路が協働する間に生成されたデータが検査される。しかし、このようなデバッギング方法は、信頼できる結果を常にもたらすわけではないことが分かっている。例えば、回路が正常に動作している場合でも、協働する間に生成されたデータの比較が、シミュレーションデータと一貫して一致するわけではない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特に、異なるクロックドメインからのサブ回路が互いに協働する複数のクロックドメインを含む電子回路のデバッギングおよびテスティングを容易にすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る電子回路は、請求項１で述べられている。デバッギング結果の信頼性の欠如は、異なるクロックドメインにおけるクロックを同時に停止することは不可能であるという事実の結果であると理解されている。例えば、クロックが停止できる前に、通常は、現在のクロックサイクルを完了させる必要がある。このため、異なるクロック信号間の位相および周波数の差により、第１クロックドメインのクロックが、第２クロックドメインのクロックの前に停止されるかもしれない。
【０００７】
これは、第２クロックドメイン内のデータ記憶素子が無効なデータを取り込む、という影響を及ぼすかもしれない。無効なデータとは、詳細には、取り込まれる前に更新されるはずだったデータが、この更新の前に第１クロックドメインのクロック信号が停止されたために、更新されなかったものである。これは、クロックを停止させる信号と第２クロックドメインのデータ記憶素子によりデータが取り込まれる時間との時間間隔において、第１クロックドメインのデータ記憶素子において更新データを制御するクロック信号のアクティブ部分が、抑制されることにより起こる（アクティブ部分は、エッジでトリガされるデータ記憶素子の場合のクロック信号エッジ、または、パルスでトリガされるデータ記憶素子の場合のパルスなどでよい）。従来技術では、デバッガまたはテスタは、これが起こったかどうかを確かめることができない。したがって、回路の動作に関する誤解を招く結果をもたらすかもしれない。
【０００８】
本発明によると、異なるクロックドメインからのサブ回路の第１の１つと第２の１つとの間のインターフェイスを伴う検出器が提供される。検出器は、サブ回路のクロックが停止される際に、データが取り込まれた条件を検出するように配置される。ある意味では、それは、クロック信号間の位相関係を、クロック信号が停止された時点におけるクロックドメイン間のデータ転送に関連する範囲で決定する。これは、例えば取り込まれるのが遅すぎたデータを捨てることにより、テスタまたはデバッガが、取り込んだデータを適切に評価することを可能にする。
【０００９】
本発明の実施形態において、検出器は、１対のフラグ記憶素子と共に実現される。第１フラグ記憶素子は、クロック信号がもはや第１サブ回路に通されなくなった場合に、第１サブ回路のクロック信号に応答してプリフラグをセットし、第２フラグ記憶素子は、クロック信号が第２サブ回路に通された場合に、第２サブ回路のクロック信号に応答してプリフラグをコピーする。このようにして、フラグは、第１サブ回路のクロックがブロックされた後に、第２回路のクロック信号が、データの取り込みを起こしたかどうかを表わす。
【００１０】
他の実施形態においては、パイプラインデータ記憶素子が、第２サブ回路のデータ記憶素子に追加されている。パイプラインデータ記憶素子は、データ記憶素子から、上書きされたデータを記憶する。こうして、ある１つのクロックサイクルと前のクロックサイクルの両方におけるデータが保持され、フラグがセットされているかどうかに基づいて、このうちの一方または他方をセットさせることができる。この方法では、一貫性のあるデータが保証される。
【００１１】
好ましくは、クロックが停止される際に、フラグとデータの両方を、従来のスキャンチェーンを介して読み出すことができ、または代わりに、スキャンチェーンを介してどのデータが読み出されたのかを、フラグが制御することができる。
【００１２】
本発明に係る電子回路およびこの回路のテスト方法の、これらおよび他の目的ならびに利点は、以下の図を用いてさらに詳細に説明される。
【発明を実施するための最良の形態】
【００１３】
図１は、複数のクロックドメインを有する電子回路を示している。回路は、クロック回路１０と、第１記憶素子１２０と第２記憶素子１２２とをそれぞれが有する２つのクロックドメイン１２ａ，ｂと、クロックゲーティング回路１４ａ，ｂと、検出器１６とを含む。第１記憶素子１２０は、第２記憶素子１２２のデータ入力に結合されたデータ出力を有する。直接接続が図示されているが、この接続は、組み合わせ論理回路（図示せず）を介して実行できることが理解されるであろう。クロック回路１０のクロック出力は、各クロックゲーティング回路１４ａ，ｂを介して、第１および第２データ記憶素子１２０，１２２のクロック入力に結合されている。さらなる記憶素子（図示せず）が、クロックドメイン１２ａ，ｂに存在してもよく、これらは、組み合わせ論理回路（図示せず）を介してドメイン内で互いに結合されているかもしれない。これらのさらなる記憶素子も、各クロックゲーティング回路１４ａ，ｂからのクロック信号によりクロックされている。同様に、データ記憶素子１２０，１２２について、単一の出力および入力が示されているが、この出力および入力は、単一ビットまたは複数ビットの供給が可能であることが、明白であろう。すべての回路が、好ましくは同一の集積回路に含まれているが、当然ながら、異なる集積回路に亘って分散された回路を代わりに使用してもよい。
【００１４】
例として、両方のクロックゲーティング回路１４ａ，ｂが、第１フリップフロップ１４０と、第２フリップフロップ１４２と、ＡＮＤゲート１４４とを含んだ類似の構造を有して示されている。クロック回路１０からのクロック出力は、第１および第２フリップフロップ１４０，１４２のクロック入力、およびＡＮＤゲート１４４の第１入力に結合されている。第１フリップフロップ１４０のデータ入力１４８は、クロックゲーティング回路１４ａのクロックゲートコマンド入力を形成する。第１フリップフロップ１４０のデータ出力は、第２フロップフロップ１４２のデータ入力に結合されている。第２フリップフロップ１４２のデータ出力は、ＡＮＤゲート１４４の第２入力に結合されている。ＡＮＤゲート１４４の出力は、クロックドメイン１２ａのクロック入力に結合され、ここで、第１記憶素子１２０のクロック入力に結合されている。同様に、第２サブ回路のクロックゲーティング回路１４ｂは、クロックゲートコマンド入力と、クロック回路１０に結合されたクロック入力と、第２クロックドメイン１２ｂのクロック入力に結合され、ここで第２記憶素子に結合されたクロック出力とを有している。ＡＮＤゲート１４４の第１および第２入力と、第２サブ回路のクロックゲーティング回路１４ｂのクロック出力は、検出器１６に結合されている。
【００１５】
クロックゲーティング回路の正確な構造は、例示のみを目的として示されていることが理解されるであろう。本発明から逸脱することなく、クロック信号のゲーティングが可能な他の任意の種類のクロックゲーティング回路を用いることができる。
【００１６】
動作中に、クロックゲーティング回路１４ａ，ｂは、通常、クロック回路１０からのクロック信号を、クロックドメイン１２ａ，ｂに通過させる。クロックゲーティング回路１４ａ，ｂのクロックゲートコマンド入力にて、停止信号がアサートされた場合、これらのクロックゲーティング回路１４ａ，ｂは、完全なクロックサイクルが発生した後、各々のクロックドメイン１２ａ，ｂへのクロック信号の通過をブロックする。検出器１６は、停止信号がアサートされた後に、第１データ記憶素子１２０にデータがロードされていなかったことによってデータが影響を受けた場合、データが第２データ記憶素子１２２にロードされているかどうかを検出する。
【００１７】
図２は、動作中に発生する信号を示している。第１および第２のトレースは、クロック回路１０によりクロックゲーティング回路１４ａ，ｂに出力されるクロック信号ＣＬＫ１，ＣＬＫ２を示している。第３のトレースは、クロックゲーティング回路１４ａ，ｂのクロックゲートコマンド入力に印加される停止信号ＳＴＯＰを示している。第４および第５のトレースは、クロックゲーティング回路１４ａ，ｂがクロックドメイン１２ａ，ｂに通過させる、ゲートされたクロック信号ＧＣＬＫ１，ＧＣＬＫ２を示している。第６のトレースは、検出器１６により出力される信号ＦＬＡＧを示している。
【００１８】
信号ＳＴＯＰは、ＳＴＯＰ信号がアサートされた後、クロックゲーティング回路１４ａ，ｂに、１つの正クロックパルス２０，２２のみを通過させる。続いて、クロック信号がブロックされる。ＳＴＯＰ信号がアサートされてない場合、ＡＮＤゲート１４４は、すべてのクロックパルスを通過させる。このクロックパルス２０，２２の立ち上がりエッジにて、第１フリップフロップ１４０が、クロックゲートコマンド入力１４８からＳＴＯＰ信号をコピーする。このクロックパルス２０，２２の立ち下がりエッジにて、第２フリップフロップ１４２が、ＳＴＯＰ信号をコピーする。この信号は、次に、ＡＮＤゲート１４４がさらなるクロックパルスを通過できないようにする。検出器１６は、ＡＮＤゲート１４４がさらなるクロックパルスを通過できないようにされた後、ＡＮＤゲート１４４がいずれかのクロックパルスを受信したかどうかを監視する。受信が発生し、続いて第２クロックゲーティング回路１４ｂがクロックパルスを出力すると、検出器１６は、第２データ記憶素子１２２が無効なデータを取り込んだ可能性を示す出力信号ＦＬＡＧをセットする。
【００１９】
図３は、検出器１６の１つの例を示している。この具体案は、第１フリップフロップ３０と第２フリップフロップ３２を含む。第１クロックゲーティング回路１４ａからの（第１クロックゲーティング回路１４ａ内の第２フリップフロップ１４２の出力からの）クロック抑制信号が、第１フリップフロップ３０のデータ入力３６に印加される。この第１フリップフロップ３０は、第１クロックゲーティング回路１４ａの、ゲートされていないクロック信号ＣＬＫ１を、クロック入力３４で受信する。第１フリップフロップ３０のデータ出力は、第２フリップフロップ３２のデータ入力に結合されている。第２フリップフロップ３２は、（ＧＬＣＫ２を出力する）第２クロックゲーティング回路１４ｂのゲートされたクロック出力に結合されたクロック入力３８を有する。第２フリップフロップ３２のデータ出力３９は、検出器１６の出力信号ＦＬＡＧを供給する。
【００２０】
動作中に、第１クロックゲーティング回路１４ａがクロックパルスを抑制すると、検出器１６の第１フリップフロップ３０がセットされる。この、第１フリップフロップ３０からのセットデータは、第２フリップフロップ３２がクロックパルスの後にクロックされる際に、第２フリップフロップ３２にコピーされる。第１フリップフロップ３０および第２フリップフロップ３２は、第１および第２データ記憶素子１２０，１２２を模倣し、第２データ記憶素子により無効なデータが取り込まれたかどうかを検出する。第２フリップフロップ３２により所定のフラグデータがコピーされることは、第２データ記憶素子１２２により無効なデータがコピーされたことを示している。所定のフラグデータは、フリップフロップ３０，３２とデータ記憶素子１２０，１２２の間に、第１フリップフロップ３０は、ゲートされていないクロックすなわち第２データ記憶素子１２２向けの有効なデータを生成するために存在すべきクロックを受信するという差があるためにセットアップされ、この所定のフラグデータ（ＳＴＯＰ信号）は、クロック信号が抑制された場合に、第１フリップフロップ３０にロードされる。
【００２１】
データ記憶素子１２０，１２２に印加されるクロック信号と、検出器１６に印加されるクロック信号の間に、タイミングの差があり得ることに留意されたい。これは例えば、クロック信号が各回路に達する前に受ける遅延の差によるものである。これは、検出器１６が最悪の事態を検出するように作られている場合、問題とはならない。したがって、好ましくは、検出器１６で用いられる第１ドメインクロック信号が受ける遅延は、これらの信号を第１ドメイン１２ａに印加する際の遅延よりも（または少なくとも同じくらいに）短く、一方、検出器１６で用いられる第２ドメインクロック信号が受ける遅延は、これらの信号を第２ドメイン１２ｂに印加する際の遅延よりも（または少なくとも同じくらいに）長い。
【００２２】
検出器１６の第１および第２フリップフロップ３０，３２が情報をロードするクロックエッジの選択は、第１および第２データ記憶素子１２０，１２２がデータをロードするクロックエッジに一致すると理解されるであろう。第２記憶素子が、負のクロックエッジにてデータをロードした場合、例えば、第２フリップフロップ３２が、好ましくは、負のクロックエッジにおいてもフラグをロードする。同じことが、第１データ記憶素子１２０に関連する検出器１６の第１フリップフロップ３０、およびデュアルエッジトリガリング（dual edge triggering）、パルス制御データローディング等についても言える。
【００２３】
本発明は、図３に示す検出器１６の具体案、またはこの検出器により使用される特定の信号の使用に限定されないことが理解されるであろう。第１クロックゲーティング回路１４ａからのパルスが抑制された後、クロックパルスが第２クロックドメイン１２ｂに出力されるかどうかを検出する、任意の検出器を使用することができる。同様に、クロックを停止する任意の方法を用いることができると理解されるであろう。例えば、第１クロックゲーティング回路１４ａからのアクティブなクロックエッジが抑制された後、第２クロックゲーティング回路１４ｂからアクティブなクロックエッジが生じるかどうかを、検出器１６が検出する限り、停止信号がアサートされた後、クロック信号の大きい部分または小さい部分を通過させる。
【００２４】
実際には、他のデータ記憶素子１２０内のデータが変更された時点近傍でのデータ記憶素子１２２におけるデータの変更の防止を目的として、第１クロックドメイン１２ａから第２クロックドメイン１２ｂへのデータの転送を保護するために、様々な回路を加えることができる。これは、ハンドシェイク信号（handshake signal）、セマフォ（semaphore）、記憶素子のクロック入力でのクロックアービター（clock arbiter）などの、任意の周知の手段で実施することができる。しかし、このような手段は、クロック信号間のタイミング関係に影響せず、転送されるデータのみに影響することから、図面では明確さのために省略してある。クロック信号間のタイミング関係を決定するための検出原理は、同じままである。
【００２５】
図４は、３つのクロックドメインを有する電子回路を示している。クロックドメイン１２ａ，ｂに加えて、第３クロックゲーティング回路１４ｃを有する第３クロックドメイン１２ｃが示されている。第１クロックドメイン１２ａの第１データ記憶素子１２０は、第３クロックドメイン１２ｃに結合されている。このため、第１クロックドメイン１２ａから第２および第３クロックドメイン１２ｂ，ｃの両方に、無効データの転送が起こるかもしれない。これは、第２および第３クロックドメイン１２ｂ，ｃが独立したクロックを有する場合、第２および第３クロックドメイン１２ｂ，ｃに対し別々に起こることがある。基本的には、これを検出するための別々の検出器を設けることができる。しかし、図３に示す検出器に類似のものが用いられる場合、第２フリップフロップ３２，４０のみを、異なるドメイン１２ｂ，ｃに対して別々に設け、検出器の第１フリップフロップ３０を、第２および第３ドメイン１２ｂ，ｃで共有することができる。もちろん、第１ドメイン１２ａが、２つのドメイン１２ｂ，ｃより多くのドメインとインターフェイスする場合、より多くの第２フリップフロップ３２，４０を設けることができる。
【００２６】
図示されるように、回路は、第２クロックドメイン１２ｂでの無効データのコピーの検出を可能とするが、訂正は可能としない。このため、第２データ記憶素子１２２により取り込まれたデータを検査する必要がある場合は、検出器１６が示す無効データの取り込みがなくなるまで、何度も回路を再起動しなければならないであろう。これは、望まれる場合、第２データ記憶素子１２２に、１つまたは複数のデータ記憶素子のパイプラインを追加し、現在のデータより先に第２記憶素子１２２に記憶された連続するデータ値を記憶させることによって、防ぐことができる。この場合、検出器の出力信号に基づいて、関連するデータをパイプラインから選択することができる。
【００２７】
任意の手段を用いて、データ記憶素子１２０，１２２からのデータの読み込み、および検出器１６からの検出結果の読み込みを行うことができる。例えば、この目的に、従来のスキャンチェーンを用いることができる。
【００２８】
図５は、訂正を実現する電子回路の一部の例を示している。第２クロックドメイン１２ｂ、およびこれに対応するクロックゲーティング回路１４ｂが、検出器１６と共に示されている。第２クロックドメイン１２ｂは、パイプライン記憶素子５０、マルチプレキサ５２、およびスキャンチェーン５４の一部を含んで示されている。第２データ記憶素子１２２の出力は、パイプライン記憶素子５０に結合されている。第２データ記憶素子１２２とパイプライン記憶素子５０の出力は、スキャンチェーン５４に結合された出力を持つマルチプレキサ５２の入力に結合されている。検出器１６のフラグ出力は、マルチプレキサ５２の制御入力に結合されている。
【００２９】
動作中に、各時間データ記憶素子１２２が、新たなデータをロードし、データ記憶素子１２２内の前のデータは、パイプライン記憶素子５０内にコピーされる。こうして、クロックゲーティング回路１４ｂが、第２クロックドメイン１２ｂへのクロック信号の供給を停止する際、データ記憶素子１２２は、最後のクロックサイクルにて取り込まれたデータを含み、パイプライン記憶素子は、最後のクロックサイクルの前にデータ記憶素子１２２に取り込まれたデータを含んでいる。マルチプレキサ５２は、データ記憶素子１２２が、そのクロックが停止される前の最後のクロックサイクルでデータを取り込む前に、第１クロックドメイン１２ａ内のクロックサイクルが生じたことを検出器１６が示した場合、パイプライン記憶素子に含まれるデータをスキャンチェーン５４に通過させる。そうでない場合、マルチプレキサ５２は、データ記憶素子１２２からスキャンチェーン５４にデータを通過させる。こうして、適切なテストデータがスキャンチェーン５４に通過される。
【００３０】
スキャンチェーン以外の手段を用いて、データの読み出しができること、またはデータ記憶素子１２２およびパイプライン記憶素子５０の両方からのデータを、検出器１６からの出力と共に、読み出し、回路のテストまたはデバッグを実行できることが理解されるであろう。しかし、図５の回路は、読み出す必要のある情報が最小限であるという利点を有する
【図面の簡単な説明】
【００３１】
【図１】図１は、複数のクロックドメインを有する電子回路を示している。
【図２】図２は、動作中に発生する信号を示している。
【図３】図３は、検出回路を示している。
【図４】図４は、複数のクロックドメインを有する電子回路を示している。
【図５】図５は、電子回路の詳細を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
2005516227.tif 000008
2005516227.tif 000009
2005516227.tif 000010