(57)【要約】  上側および下側スイッチング手段（Ｔ３、Ｔ４）は、直流電圧Ｕｄを、上側スイッチング手段（Ｔ３）を制御する高電圧部（ＨＴ）と下側スイッチング手段（Ｔ４）を制御する低電圧部（ＮＴ）とを具備する共振コンバータ用のクロックに同期した出力電圧Ｕａに変換し、高電圧部（ＨＴ）および低電圧部（ＮＴ）がスイッチング手段（Ｔ３、Ｔ４）のスイッチを相互に交番的に入れ、スイッチング手段（Ｔ３、Ｔ４）のスイッチオンフェーズが不感時間フェーズによって相互に分離されている、上側および下側スイッチング手段（Ｔ３、Ｔ４）を制御するドライバ回路の効率を改善するため、下側スイッチング手段（Ｔ４）のデューティサイクルＤｔｅｉｎ４に応じて上側スイッチング手段（Ｔ３）のデューティサイクルＤｔｅｉｎ３を制御し、下側スイッチング手段（Ｔ４）のデューティサイクルＤｔｅｉｎ４の期間に限り低電圧部（ＮＴ）から制御信号を受ける、第１の回路部が設けられる。
2005514896.tif 000002
【特許請求の範囲】
【請求項１】
上側および下側スイッチング手段は、直流電圧を、前記上側スイッチング手段を制御する高電圧部と前記下側スイッチング手段を制御する低電圧部とを具備する共振コンバータ用のクロックに同期した出力電圧に変換し、前記高電圧部および前記低電圧部が前記スイッチング手段のスイッチを相互に交番的に入れ、前記スイッチング手段のスイッチオンフェーズが不感時間フェーズによって相互に分離されている、前記上側および下側スイッチング手段を制御するドライバ回路であって、
前記下側スイッチング手段のデューティサイクルの作用として前記上側スイッチング手段のデューティサイクルを制御し、前記下側スイッチング手段のデューティサイクルの間に限り前記低電圧部から制御信号を受ける、第１の回路部が設けられていることを特徴とする、ドライバ回路。
【請求項２】
前記第１の回路部は、前記下側スイッチング手段のデューティサイクルの間に充電され、前記上側スイッチング手段のデューティサイクルの間に放電される、少なくとも一つの第１の積分回路構造を備えていることを特徴とする、請求項１に記載のドライバ回路。
【請求項３】
前記第１の積分回路構造は、少なくとも一つの積分キャパシタと充電回路と放電回路とを備えていることを特徴とする、請求項２に記載のドライバ回路。
【請求項４】
前記充電回路及び前記放電回路は共にそれぞれの定電流源を備えていることを特徴とする、請求項３に記載のドライバ回路。
【請求項５】
前記低電圧部にトランジスタが設けられ、前記下側スイッチング手段のスイッチオンの期間に前記高電圧部へ信号を送ることを特徴とする、請求項２から４のいずれか一項に記載のドライバ回路。
【請求項６】
前記出力電圧の電圧特性の作用として前記上側スイッチング手段のスイッチオン時点を決定する第２の回路部を特徴とする、請求項１から５のいずれか一項に記載のドライバ回路。
【請求項７】
前記第２の回路部は、少なくとも一つのキャパシタと、一つの抵抗と、一つのコンパレータ、特に、シュミットトリガと、を含む電圧増加認識回路を備えていることを特徴とする、請求項６に記載のドライバ回路。
【請求項８】
前記下側スイッチング手段のスイッチオン前の第２の不感時間フェーズの期間の作用として前記上側スイッチング手段のスイッチオン前の第１の不感時間フェーズの期間を制御する手段を含む第２の回路部、又は、前記低電圧部に接続されたタイマを特徴とする、請求項１から５のいずれか一項に記載のドライバ回路。
【請求項９】
前記第２の回路部は、前記第２の不感時間フェーズの期間又は外部の前記タイマからの信号の期間に充電され、前記第１の不感時間フェーズの期間に放電される、少なくとも一つの第２の積分回路構造を備えていることを特徴とする、請求項８に記載のドライバ回路。
【請求項１０】
前記第２の積分回路構造の構成は前記第１の積分回路構造の構成に対応することを特徴とする、請求項９に記載のドライバ回路。
【請求項１１】
少なくとも一つのキャパシタと、一つの抵抗と、一つのコンパレータ、特に、シュミットトリガと、を含み、前記下側スイッチング手段のスイッチオン時点を決定する電圧減少認識回路を特徴とする、請求項１から１０のいずれか一項に記載のドライバ回路。
【請求項１２】
上側および下側スイッチング手段は、直流電圧を、前記上側スイッチング手段を制御する高電圧部と前記下側スイッチング手段を制御する低電圧部とを具備する共振コンバータ用のクロックに同期した出力電圧に変換し、前記高電圧部および前記低電圧部が前記スイッチング手段のスイッチを相互に交番的に入れ、前記スイッチング手段のスイッチオンフェーズが不感時間フェーズによって相互に分離されている、前記上側および下側スイッチング手段を制御するドライバ回路を具備した共振コンバータであって、
前記下側スイッチング手段のデューティサイクルの作用として前記上側スイッチング手段のデューティサイクルを制御し、前記下側スイッチング手段のデューティサイクルの間に限り前記低電圧部から制御信号を受ける、第１の回路部を特徴とする、共振コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、上側および下側スイッチング手段が直流電圧Ｕｄを上側スイッチング手段を制御する高電圧部と下側スイッチング手段を制御する低電圧部とを具備した共振コンバータ用のクロックに同期した出力電圧Ｕａに変換し、高電圧部および低電圧部がスイッチング手段のスイッチを相互に交番的に入れ、スイッチング手段のスイッチオンフェーズが不感時間フェーズによって相互に分離されている、上側および下側スイッチング手段を制御するドライバ回路に関する。
【背景技術】
【０００２】
共振回路素子を含むコンバータは、共振コンバータとして公知であり、出力に接続された負荷に、直流電圧若しくは直流電流、又は、交流電圧若しくは交流電流を供給するため役に立つ。それらは、アプリケーションが多様化し、特に、ガス放電ランプ、モニタ、オーディオ家電機器を作動するため、又は、車両技術において使用される。共振コンバータは、ＤＣ／ＤＣコンバータとして、又は、ＤＣ／ＡＣコンバータとして設計される。
【０００３】
上記のタイプの共振コンバータにおいて、直流電圧Ｕｄは、スイッチを含むブリッジ回路又はハーフブリッジ回路を用いて、高電圧Ｕｄと零電圧との間で交番するクロックに同期した交流電圧Ｕａに変換される。クロックに同期した交流電圧は、共振周波数より上の動作の場合に、近似的に正弦波状の交流電流が回路を流れるような方法で、少なくとも一つの誘導性および容量性共振回路素子、すなわち、誘導性リアクタンス素子および容量性リアクタンス素子を含む回路に供給される。この交流電流は、次に、出力側で整流され平滑化され、コンバータへ接続された負荷のための電源電圧として使用される。負荷変化および入力電圧変動への適応は、スイッチのスイッチング周波数を適応させることによって行われる。
【０００４】
共振コンバータでは、スイッチングの複雑さを軽減し、スイッチング損失を回避するために、いわゆる零電圧スイッチング（ＺＶＳ）が目標とされ、トランジスタ、特に、ＭＯＳＦＥＴが一般的にスイッチとして使用されている。以下、ＺＶＳは、できる限り小さいスイッチング電圧、好ましくは、零ボルト付近のスイッチング電圧によるスイッチのスイッチオン（導通状態への遷移）を意味する。ＺＶＳを可能にするため、コンバータの全てのスイッチがオフ、すなわち、非導通状態にされている不感時間フェーズを設けることが必要である。このため、高電圧Ｕｄを伝えるブリッジ回路又はハーフブリッジ回路の部分がスイッチを入れられる前に、出力電圧ＵａはＵｄまで増加させる必要があり、同様に、出力電圧Ｕａは、零電位を伝えるブリッジ回路又はハーフブリッジ回路の部分がスイッチを入れられる前に、零ボルトまで減少させる必要がある。これは、コンバータ電流、トランジスタの容量、ならびに、並列構造内のあらゆる容量に関係して、共振コンバータのインダクタンスを適切に割り当てることにより実現される。
【０００５】
スイッチの電位をもつ信号は、ハーフブリッジの上側スイッチ（又は、フルブリッジの両方の上側スイッチ）を駆動することを要求され、この信号は、時間に関して下側スイッチの信号と正確に一致しなければならない。このスイッチの電位は、Ｕａと共に零電位とＵｄの間で変動する。無損失で電位を変換する二つの方法があるが、どちらの方法も多数の欠点がある。一方の選択肢は、ガルバニック絶縁による変圧器を使用することである。この解決策は高コストであり、スイッチング損失を最小限に抑えるための高速スイッチオフ用のスイッチングの複雑さはかなりの費用を必要とする。もう一方の選択肢は、高速オプトカプラを使用するが、高速オプトカプラも高価であり、付加的なドライバ回路を使用しなければならない。
【０００６】
現在一般的に使用される完全に一体化された方法は、クロック発生器の短いパルスを用いて、スイッチオンおよびスイッチオフ情報を、ブートストラップキャパシタによって給電されトランジスタ電位と共にスライドするハイ側ロジック回路へ転送する。電圧差が大きいため、小電流で短いパルスであるにもかかわらず、多量の電力消費が起こる。この電力はチップ内で発生し、熱として消費しなければならないので、周波数レンジは制限され、共振コンバータの効率は低下する。これは、特に、共振電源パックの低負荷動作では、周波数、したがって、レベルシフトおよび起動のために必要な電力が制御の結果として増加するので、電源パックが低電力だけを供給しなければならない場合に不利である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、効率が改善された上記のタイプのドライバ回路を提供することである。
【課題を解決するための手段】
【０００８】
この目的は、上記のタイプのドライバ回路において、下側スイッチング手段（Ｔ４）のデューティサイクルΔｔｅｉｎ４に応じて上側スイッチング手段（Ｔ３）のデューティサイクルΔｔｅｉｎ３を制御し、下側スイッチング手段（Ｔ４）のデューティサイクルΔｔｅｉｎ４の期間に限り低電圧部（ＮＴ）から制御信号を受ける、第１の回路部によって実現される。
【０００９】
本発明の基本的な着想は、上側スイッチング手段のスイッチをオンオフする信号がクロック信号を送信することを要することなく生成される、という点にある。
【００１０】
従来技術から公知であるドライバ回路において、電力消費はスイッチング周波数の増加に応じて増加するのに対し、本発明によるドライバ回路における電力消費は非常に低いレベルで一定に保たれる。したがって、ドライバ回路の高電圧部は、ドライバ回路内の熱放散が低電力消費のために著しく低下するので、ドライバ回路を動作させることができるクロック周波数に制限的な影響を与えなくなる。その結果として、ドライバ回路の効率は何倍にも高められる。これは、特に、低負荷およびスタンバイ動作に当てはまる。
【００１１】
一つのさらなる重要な効果は、放熱が減少するため、このタイプのドライバ回路が実現されるＩＣの集積化能力をより高めることができ、特に、高度に集積化された超小型電源パックを実現可能であることにある。制御は単に周波数を指定することによって行われ、パルスデューティファクタ及び不感時間フェーズは自動的に調整される。
【００１２】
本発明によるドライバ回路の簡単な好ましい一実施形態において、第１の回路部は少なくとも一つの第１の積分回路構造を具備し、この積分回路構造は下側スイッチング手段のデューティサイクルΔｔｅｉｎ４の間に充電され、上側スイッチング手段のデューティサイクルΔｔｅｉｎ３の間に放電される。この第１の積分回路構造は、特に、少なくとも一つの積分キャパシタと充電回路と放電回路とを具備し、充電回路及び放電回路は、好ましくは、それぞれの定電流源を備えていても良い。
【００１３】
定電流源を用いて積分キャパシタを充電することにより、下側スイッチング手段のスイッチが入れられていた期間の精密な測定が実現され、定電流源を介して積分キャパシタを放電することによって呼び出すことが可能であり、この定電流源の電流Ｉはキャパシタの充電中の電流と一致する。しかし、積分増幅器のような、期間の測定量を決定するために適した別の実施形態も考えられる。
【００１４】
下側スイッチング手段がスイッチを入れられている期間に関する情報は、好ましくは、下側スイッチング手段（Ｔ４）のスイッチオンの期間についての信号を高電圧部（ＨＴ）へ送る低電圧部のトランジスタを介して現れる。したがって、低電圧部から高電圧部へ送られる唯一の信号は、出力電圧Ｕａが零と等しい時点に送ることができる。その結果として、情報伝達のために必要な電力は最小限になる（例えば、１５Ｖで１ｍＡ、４０％デューティサイクル＝６ｍＷである。）。トランジスタは、原理的には、高い方の電圧がＵａに出現するとき、阻止された状態であり、この電力もまたＵｄに依存しない。
【００１５】
上側スイッチング手段のスイッチオンの時点を決定するため、第２の回路部を設けることができ、この第２の回路部は、出力電圧Ｕａの電圧特性に応じて上側スイッチング手段のスイッチオン時点ｔｅｉｎ３を決定する。このため、第２の回路部は、例えば、少なくとも一つのキャパシタ、一つの抵抗、及び、一つのコンパレータ、特に、シュミットトリガ、を含む第２の電圧増加認識回路を備えている。
【００１６】
この電圧増加認識回路は、第１のスイッチング手段のスイッチオン前の不感時間フェーズ中に出力電圧Ｕａの電圧勾配ｄＵ／ｄｔの値を決定し、その期間中に電圧は零からＵｄまで増加し、電圧増加認識回路は、Ｕａの電圧増加が終了すると直ちに上側スイッチング手段のスイッチを入れるため、信号を供給する。
【００１７】
上側スイッチング手段のスイッチオン時点は、例えば、ＵａからＵｄの値までの電圧増加が終了する時点によって決定してもよい。これは、Ｕａに現れる電圧が測定され、Ｕｄの値に達したときに上側スイッチング手段のスイッチを入れる論理信号を放出するコンパレータを用いてＵｄの値と比較されることによって実現される。
【００１８】
代案として、第２の電圧部は、下側スイッチング手段（Ｔ４）のスイッチオン前の第２の不感時間フェーズの期間Δｔｔｏｔ２に応じて、上側スイッチング手段（Ｔ３）のスイッチオン前の第１の不感時間フェーズの期間Δｔｔｏｔ１を制御する手段を設けてもよい。この場合、スイッチオン時点の制御は、下側スイッチング手段のスイッチオン前の不感時間フェーズが上側スイッチング手段のスイッチオフに続いて出力電圧ＵａがＵｄから値零まで減少するために必要な時間経過によって決定される範囲で、出力電圧の特性に依存する。第２の回路部は、また、外部タイマを用いて上側スイッチング手段（Ｔ３）のスイッチオン前の第１の不感時間フェーズの期間Δｔｔｏｔ１を制御する手段を具備してもよい。
【００１９】
このため、第２の回路部は少なくとも第２の積分回路構造を具備し、この第２の積分回路構造は、第２の不感時間フェーズの期間Δｔｔｏｔ２、又は、低電圧部に接続されたタイマからの信号であって下側スイッチング手段のスイッチオンフェーズ内で高電圧部へ送られる信号の期間に充電され、第１の不感時間フェーズの期間Δｔｔｏｔ１に放電される。この第２の積分回路構造の構成は、有利なように、第１の積分回路構造の構成と一致していてもよい。
【００２０】
さらに、下側スイッチング手段のスイッチオン前の不感時間フェーズの最後、すなわち、下側スイッチング手段のスイッチオンの時点は、少なくとも一つのキャパシタ、一つの抵抗、及び、一つのコンパレータ、特に、シュミットトリガを含む電圧減少認識回路によって決定してもよく、この電圧減少認識回路を用いて、電圧増加認識回路の場合と同様に、出力電圧ＵａがＵｄから零まで減少する間に、出力電圧Ｕａの電圧勾配ｄＵ／ｄｔが評価される。
【００２１】
その結果として、ドライバ回路の高電圧部の上側スイッチング手段をクロック発生器のクロック信号とは完全に独立に切り替えることが可能であるだけではなく、下側スイッチング手段のデューティサイクルを決定するため、クロック信号の唯一の信号エッジが必要とされるように、低電圧部を設計することが可能であり、このようにして、共振コンバータへ供給される電力を共振コンバータの負荷に適応させる。
【００２２】
積分回路構造を用いることにより、スイッチオン時間又は不感時間フェーズの期間を決定する充電サイクルおよび放電サイクルは、原理的に、逆転可能であり、その結果として、例えば、上側スイッチング手段のデューティサイクルを決定する積分キャパシタは、下側スイッチング手段のデューティサイクル中に充電状態から放電され、続いて、上側スイッチング手段は、積分キャパシタが再び十分に充電されるまで、スイッチが入れられた状態を保つ。この動作原理の逆転のため、回路ロジックに必要な変更は僅かであり、この点で、同じ効果を奏する明白な代替案であるので、特許請求の範囲に記載された事項の範囲に含まれるとみなされる。
【００２３】
本発明によるドライバ回路は、Ｕａにおける電位逆転のために必要な電力を、１０から１００の倍率で減少させることができ、この種の回路の製造コストは、既に知られている集積化されたドライバ回路と本質的に同じである。
【００２４】
以下、図面に示された実施形態に関して本発明を詳細に説明するが、本発明はそれらの実施形態に限定されるものではない。
【発明を実施するための最良の形態】
【００２５】
図１のブロック図には、共振コンバータ用のドライバ回路が示されている。ドライバ回路は、直列接続された上側ＭＯＳＦＥＴ  Ｔ３および下側ＭＯＳＦＥＴ  Ｔ４を含むハーフブリッジ回路を具備し、上側ＭＯＳＦＥＴ  Ｔ３に入力直流電圧Ｕｄが存在し、下側ＭＯＳＦＥＴ  Ｔ４に低電位が存在し、出力電圧Ｕａは、直列接続されたＭＯＳＦＥＴ  Ｔ３とＴ４の間で、接地電位を介して取り出される。キャパシタＣ６は、ｄＵａ／ｄｔｍａｘを設定するため、下側ＭＯＳＦＥＴと並列に設けられる。
【００２６】
ドライバ回路は、ＭＯＳＦＥＴ  Ｔ３のスイッチオン時間を制御する高電圧部ＨＴと、ＭＯＳＦＥＴ  Ｔ４のスイッチング時間を制御する低電圧部ＮＴと、を含み、ＭＯＳＦＥＴ  Ｔ３とＴ４のスイッチオン時間は、交互に入れ替わり、不感時間フェーズＴｔｏｔによって相互に分離される。
【００２７】
低電圧部ＮＴは、電源電圧Ｕｓ用の入力Ｓｕｐｐｌｙ（略してＳ）と、接地電位にある入力ＧＮＤと、を具備する。低電圧部ＮＴは、また、信号入力ｄＵ／ｄｔ  ｄｅｔｅｃｔ（略してＤＥＴ）を具備し、この信号入力は、キャパシタＣ４を介して、ハーフブリッジ回路の出力の電位Ｕａに接続される。低電圧部ＮＴは、出力Ｏｕｔ  Ｓｉｄｅ  Ｌｏｗ（略してＯＳＬ）を介して、ＭＯＳＦＥＴ  Ｔ４のゲート電極に接続される。さらに、低電圧部ＮＴは、出力Ｓｉｇｎａｌ  Ｏｕｔ（略してＳＯ）を介して、高電圧部２に接続される。最後に、低電圧部ＮＴは、クロック発生器３のクロック信号を伝達するクロック入力Ｔａｋｔ  Ｉｎ（略してＴＩ）を具備する。
【００２８】
高電圧部ＨＴは、電源電圧Ｕｓ用の入力Ｈｉｇｈ  Ｓｉｄｅ  Ｓｕｐｐｌｙ（略してＨＳＳ）と、出力Ｈｉｇｈ  Ｓｉｄｅ  ＧＮＤ（略してＨＳＧＮＤ）と、を具備し、出力ＨＳＧＮＤはハーフブリッジ回路の出力Ｕａに接続される。入力ＨＳＳは、ブートストラップ回路Ｃ２、Ｄ４を介して供給され、この入力は、ダイオードＤ４を介して電源電圧Ｕｓに接続され、キャパシタＣ２を介してハーフブリッジ回路のＨＳＧＮＤに接続され、ＨＳＧＮＤは電位Ｕａを示す。さらに、高電圧部ＨＴは、信号入力ｄＵ／ｄｔ  ｄｅｔｅｃｔ（略してＤＥＴ）を具備し、この信号入力は、キャパシタＣ１を介して、ハーフブリッジ回路の出力の電位Ｕｄに接続される。高電圧部ＨＴは、出力Ｏｕｔ  Ｓｉｄｅ  Ｈｉｇｈ（略してＯＳＨ）を介して、ＭＯＳＦＥＴ  Ｔ３のゲート電極に接続される。その上、高電圧部ＨＴは、出力Ｓｉｇｎａｌ  Ｉｎ（略してＳＩ）を介して、高電圧部ＨＴに接続される。
【００２９】
図２には、このドライバ回路の詳細回路図が示されている。低電圧部ＮＴは、フリップフロップＦＦ２Ａ（本例では、エッジトリガ型）を含み、このフリップフロップの入力１は電圧減少認識回路の出力に接続され、一方、リセット入力２はクロック発生器３の出力に接続される。フリップフロップＦＦ２Ａの出力Ｑは、ゲートドライバＤｒ２Ａの入力１に接続され、このゲートドライバの出力２は、ＩＣの出力ＯＳＬへ給電し、抵抗Ｒ５を介して、下側ＭＯＳＦＥＴ  Ｔ４のゲート電極へ接続される。
【００３０】
フリップフロップＦＦ２Ａの出力Ｑは、また、トランジスタＴ２のゲート電極へ接続され、このトランジスタを介して、低電圧部ＮＴの出力ＳＯを接地電位ＧＮＤへ短絡させることができる。
【００３１】
電圧減少認識回路はキャパシタＣ４により構成され、このキャパシタＣ４は、一方側で出力電位Ｕａをもち、他方側でＩＣのｄＵ／ｄｔ  ｄｅｔｅｃｔ入力を介して、シュミットトリガＧ４Ａの入力１へ接続される。このキャパシタＣ４の他方側は、また、並列接続された抵抗Ｒ３およびダイオードＤ３を介して、電源電圧入力Ｓへ接続され、ダイオードＤ３は電源電圧入力Ｓへ向かう方向を阻止する。
【００３２】
高電圧部ＨＳは同様にエッジトリガ型のフリップフロップＦＦ１Ａを備えている。その入力１は電圧増加認識回路の出力を伝え、そのリセット入力２は、ＭＯＳＦＥＴ  Ｔ３のスイッチオン時間の持続時間を決定する積分回路構造の出力を伝える。その出力Ｑは、ゲートドライバＤｒ１Ａを介して、ＩＣの出力ＯＳＨへ接続され、ゲートドライバＤｒ１Ａの出力は、抵抗Ｒ４を介して、上側ＭＯＳＦＥＴ  Ｔ３のゲート電極へ結合される。
【００３３】
電圧増加認識回路はシュミットトリガＧ１Ａを具備し、その入力１は、最初に、並列にスイッチ切替される抵抗Ｒ１およびダイオードＤ１を介して、ＩＣの入力ＨＳＳへ接続され、ダイオードＤ１は入力ＨＳＳへ向かう方向を阻止する。シュミットトリガＧ１Ａの入力１もまた、高電圧部ＨＴの出力ｄＵ／ｄｔ  ｄｅｔｅｃｔを介して、上側ＭＯＳＦＥＴ  Ｔ３に出力電圧Ｕｄを供給するキャパシタＣ１へそのまま接続される。
【００３４】
積分回路構造は、本例では、簡略化された形で示されている。積分回路構造はキャパシタＣ３を含み、キャパシタＣ３の一方側は出力電圧Ｕａの電位をもち、この出力電圧Ｕａは、ドライバ回路の高電圧部ＨＴの接地電位ＨＳＧＮＤである。キャパシタＣ３の他方側は、第１のスイッチＳ１を介して第１の定電流源Ｉ１へ接続され、第２のスイッチＳ２を介して第２の定電流源Ｉ２へ接続される。第１の定電流源Ｉ１は、第１のスイッチＳ１のスイッチが入れられたとき、ＩＣの入力ＨＳＳにより給電され、定電流でキャパシタＣ３を充電する。第２の定電流源Ｉ２は、第２のスイッチＳ２のスイッチが入れられたとき、キャパシタＣ３によって給電され、定電流でキャパシタＣ３を放電し、第２の定電流源の出力は出力電位Ｕａと共に低下する接地電位ＨＳＧＮＤを示す。スイッチＳ１は、シュミットトリガＧ２Ａの出力２の信号によって制御される。シュミットトリガＧ２Ａの入力１は、最初に、低電圧部ＮＴのトランジスタＴ２に結合され、次に、並列接続された抵抗Ｒ２およびダイオードＤ２と、抵抗Ｒ２およびダイオードＤ２に並列接続されたトランジスタＴ１とを介して、入力ＨＳＳへ接続される。トランジスタＴ１のゲート電極はシュミットトリガＧ１Ａの出力２に結合される。
【００３５】
第２のスイッチＳ２はフリップフロップＦＦ１Ａの出力Ｑによって制御される。
【００３６】
上側ＭＯＳＦＥＴ  Ｔ３のゲート電極は、抵抗Ｒ４を介して高電圧部ＨＴの出力ＯＳＨに接続される。出力ＯＳＨはゲートドライバＤｒ１Ａの出力２によって供給され、その入力はフリップフロップＦＦ１Ａの出力Ｑに現れるロジック信号を伝える。フリップフロップＦＦ１Ａの入力は、最初に、電圧増加認識回路の出力を伝え、次に、上側ＭＯＳＦＥＴ  Ｔ３のデューティサイクルを決定する第１の電圧部の入力を伝える。
【００３７】
以下のクロックサイクルのシーケンスは、図３に示された信号変化から得られる。
【００３８】
クロックサイクルの開始時に、論理レベル０（略して「０」）のクロック信号と、シュミットトリガＧ４Ａからの論理レベル１（略して「１」）の出力信号が、フリップフロップＦＦ２Ａのリセット入力に現れるので、フリップフロップＦＦ２Ａの出力Ｑは「１」であり、トランジスタＴ４はゲートドライバＤｒ２Ａを介してスイッチが入れられる。出力Ｕａの電位は接地電位に等しい。
【００３９】
トランジスタＴ２は、フリップフロップＦＦ２Ａからの出力信号を、シュミットトリガＧ２Ａの信号入力１で高電圧部２へ送る。Ｇ２Ａの出力２は「１」を示し、スイッチＳ１を介して電流源Ｉ１を作動状態にする。キャパシタＣ３は充電される。ＦＦ１Ａの出力Ｑは「０」であり、その結果、ＭＯＳＦＥＴ  Ｔ３はスイッチが切られる。
【００４０】
クロック発生器３のクロックパルスは「１」に変化する。フリップフロップＦＦ２Ａは「０」にリセットされるので、トランジスタＴ２と、ゲートドライバＤｒ２Ａを介してＭＯＳＦＥＴ  Ｔ４は、スイッチが切られる。シュミットトリガＧ２Ａの出力２は「０」を示すので、スイッチＳ１は開かれる。その結果、キャパシタＣ３は切り離され、その電圧を維持する。
【００４１】
ＭＯＳＦＥＴ  Ｔ３とＴ４の両方のスイッチが切れている不感時間中に、電位Ｕａは、共振コンバータの誘導素子に蓄積されたエネルギーによって、接地電位から電圧Ｕｄまで増加する。この電圧増加は、キャパシタＣ３と、ＭＯＳＦＥＴ  Ｔ３およびＴ４の内部容量と、によって制限される。電流の一部分がキャパシタＣ４およびＣ１を流れる。キャパシタＣ４の電流は、ダイオードＤ３を通って、キャパシタＣ５へ流れる。キャパシタＣ１の電流は抵抗Ｒ１の両端間に電圧降下を生じさせるので、シュミットトリガＧ１Ａの出力２は「０」に変化し、トランジスタＴ１はスイッチが入れられ、Ｔ２のドレイン−ソース間容量によってＧ２Ａの入力における干渉を阻止する。
【００４２】
ＵａからＵｄへの電圧増加が終了したとき、シュミットトリガＧ１Ａの出力２は「１」へ戻り、その結果、フリップフロップＦＦ１Ａはセットされ、ＭＯＳＦＥＴ  Ｔ３は、ゲートドライバＤｒ１Ａを介してスイッチが入れられる。同時に、スイッチＳ２は、「１」であるフリップフロップＦＦ１Ａの出力Ｑによってスイッチが入れられるので、キャパシタＣ３は、電流源Ｉ２に接続され、放電される。同時に、スイッチＳ２がスイッチを入れられたとき、キャパシタ電圧はシュミットトリガＧ３Ａの入力１に現れ、その出力２は「０」である。キャパシタＣ３は、存在している電圧がＧ３Ａのスイッチング閾値に達するまで放電される。この時点で、シュミットトリガＧ３Ａの出力２は「１」へ変化し、フリップフロップＦＦ１Ａをリセットするので、スイッチＳ２は開かれ、ＭＯＳＦＥＴ  Ｔ３はスイッチが切られる。スイッチＳ２が開くとき、キャパシタＣ３の放電プロセスは終了する。
【００４３】
この後にさらなる不感時間が続き、その期間中、ハーフブリッジ回路の出力の電圧Ｕａは、接地電位まで降下する。次に、電流は、再びキャパシタＣ１とＣ４を流れる。キャパシタＣ１を通る電流は、ダイオードＤ１を介してキャパシタＣ２へ流れる。キャパシタＣ４の電流は抵抗Ｒ３の両端間に電圧降下を生じさせる。その結果として、シュミットトリガＧ４Ａの出力２は「０」へ切り替わる。トランジスタＴ２のドレイン−ソース間容量を通る電流は、ダイオードＤ２を経由して、キャパシタＣ２へ流れる。
【００４４】
クロック発生器３からのクロック信号は「０」へ変化する。しかし、パルスデューティファクタは、低電圧部ＮＴのスイッチング動作に影響を与えない。なぜならば、この回路は、周波数調整のためフリップフロップＦＦ２Ａのリセット入力を介して信号の正のエッジだけを使用するからである。
【００４５】
Ｕａから接地電池への電圧降下の最後に、シュミットトリガＧ４Ａの出力２は「１」へ変化する。その結果として、フリップフロップＦＦ２Ａはセットされ、トランジスタＴ２と、ゲートドライバＤｒ２Ａを介するＭＯＳＦＥＴ  Ｔ４は、スイッチが入れられる。これは新しいクロックサイクルを開始する。
【００４６】
図４は、本発明によるドライバ回路の別のバージョンのブロック図である。このドライバ回路は、電圧増加又は電圧減少を検知するための回路部品を具備していない点で前述のバージョンと相違する。その代わりに、クロック発生器３のクロック信号は、下側ＭＯＳＦＥＴ  Ｔ４のスイッチを切る信号を指定するだけではなく、下側ＭＯＳＦＥＴ  Ｔ４のスイッチオン前の不感時間を指定する。上側ＭＯＳＦＥＴ  Ｔ３のスイッチオン前の第２の不感時間の期間、したがって、ＭＯＳＦＥＴ  Ｔ３のスイッチオンの時点を決定するため、キャパシタＣ４を含む第２の積分回路構造が設けられる。キャパシタＣ４は、第１の積分回路構造と全く同様に構成され、ＭＯＳＦＥＴ  Ｔ３のスイッチオン前の不感時間フェーズの望ましい期間中にＭＯＳＦＥＴ  Ｔ４のスイッチオン前の期間内に充電され、ＭＯＳＦＥＴ  Ｔ３のスイッチオン前の不感時間フェーズの期間内に放電され、この期間は、一般的に、ＭＯＳＦＥＴ  Ｔ４のスイッチオン前の不感時間フェーズの期間に対応する。そのため、第２の信号は、下側ＭＯＳＦＥＴ  Ｔ４のスイッチオン前の不感時間フェーズの期間中に低電圧部ＮＴから高電圧部ＨＴへ送られる。
【図面の簡単な説明】
【００４７】
【図１】好ましいドライバ回路のブロック図である。
【図２】図１のドライバ回路の詳細回路図である。
【図３】図１および図２に示されたドライバ回路の信号特性の説明図である。
【図４】さらなる好ましいドライバ回路のブロック図である。
【符号の説明】
【００４８】
ＨＴ  高電圧部
ＮＴ  低電圧部
Ｔ３、Ｔ４  ＭＯＳＦＥＴ
３  クロック発生器
Ｄ４  ダイオード
Ｃ１〜Ｃ６  キャパシタ
Ｉ１  第１の定電流源
Ｓ１  第１のスイッチ
Ｓ２  第２のスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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