(57)【要約】近年、遅延ロックループ（ＤＬＬ）およびベニア遅延線（ＶＤＬ）技術を使用して時間及びジッタの測定デバイスの特性を改善することに多くの努力が費やされている。しかし、これらの方法では異なる非線形時間エラーを減少させるために高度にマッチされたエレメントが必要とされている。エレメントのマッチングを減少させるために、測定装置がＲＴＬの記述から統合されることを可能とした不変コンポーネントＶＤＬ技術が開示されている。本発明は、完全なＶＤＬ技術の振る舞いを類似させるために使用される、単一ステージのＶＤＬ構造に基づいている。さらにテスト時間は生成テストの間考慮されるべき重要な事項であるので、さらなるハードウエアを犠牲にしてテスト時間を減少させる方法及びシステムが提供されている。
2005521059.tif 000002
【特許請求の範囲】
【請求項１】
第一のイベントと第二のイベントとの間の時間差を測定する方法であって、
前記第一のイベントを検出すると発振周期Ｔｓを有する第一の発振信号を生成するために第一の発振器回路をトリガーするステップと、
前記第二のイベントを検出すると発振周期Ｔｆを有する第二の発振信号を生成するために第二の発振器回路をトリガーするステップであって、ＴｓはＴｆより大きく、ＴｓとＴｆとの間の差ΔＴはＴｓ及びＴｆのいずれに対して小さいことを特徴とする、ステップと、
前記第二の発振器回路のサイクルの数Ｎｍをカウントするステップと、
前記第一の発振信号と前記第二の発振信号の間の位相変化を検出するステップと、
前記第一のイベントと前記第二のイベントの間の時間差をＴｓとＴｆとの間の前記差ΔＴ及び前記検出された位相変化が発生する前記第二の発振器回路のサイクルの数のカウントから決定するステップと、
を含む、方法。
【請求項２】
前記位相の変化を決定するステップは、前記第一の発振信号と第二の発振信号との間の位相差を測定するステップを含むことを特徴とする、請求項１に記載の方法。
【請求項３】
前記位相差を検出するステップは、前記第一の発振信号の相対的な位置が、前記第二の発振信号に対してリードしている関係から遅れる関係へ移行する時を決定するステップをさらに含むことを特徴とする、請求項２に記載の方法。
【請求項４】
前記第一の発振器回路は、τsの伝播遅延を有する第一のインバータを備えたリング発振器回路を含み、前記第一のインバータの出力は第一のスイッチを使用して前記第一のインバータの入力に結合され、前記第一のスイッチは前記第一のイベントを検出すると閉じられることを特徴とする、請求項１に記載の方法。
【請求項５】
前記第二の発振器は、τｆの伝播遅延を有する第二のインバータを備えたリング発振器回路を含み、前記第二のインバータの出力は第二のスイッチを使用して前記第二のインバータの入力に結合され、前記第二のスイッチは前記第二のイベントを検出すると閉じられることを特徴とする、請求項４に記載の方法。
【請求項６】
τsはτｆより大きく、τsとτｆの間の差はτsおよびτｆのいずれに対して小さいことを特徴とする、請求項５に記載の方法。
【請求項７】
前記第一のイベントと第二のイベントとの間の時間差を測定する前に較正シーケンスを実行するステップをさらに含み、前記較正シーケンスは前記第一の発振信号の発振周期Ｔｓ、前記第二の発振信号の発振周期Ｔｆの測定及び前記第一のイベント及び前記第二のイベントの間の固有の遅延差の測定を提供する、請求項１に記載の方法。
【請求項８】
前記較正シーケンスを実行するステップは、
前記第二のイベントを検出するとそれぞれ各発振周期Ｔｓ及びＴｆを有する第一及び第二の発振信号を生成するために前記第一及び第二の発振器回路の各々をトリガーするステップであって、ＴｓはＴｆより大きく、ＴｓとＴｆとの間の差ΔＴはＴｓ及びＴｆのいずれに対して小さいことを特徴とする、ステップと、
第一の位相変化が前記第一の発振信号及び第二の発振信号の間に検出されるまで前記第二の発振器回路のサイクルの数Ｎ０をカウントするステップであって、前記第一の位相変化は、前記第一の発振信号の相対的な位置が前記第二の発振信号に対してリードしている関係から遅れる関係へ移行するときの第一の発生である、ステップと、
後続する位相変化が前記第一の発振信号と第二の発振信号との間に検出されるまで前記第二の発振器回路のサイクルの数Ｎｄをカウントするステップであって、前記後続する位相変化は、前記第一の発振信号の相対的な位置が前記第二の発振信号に対してリードしている関係から遅れた関係へ移行する時における第二の発生である、ステップと、
前記第一に検出された位相変化から前記後続して検出された位相変化までの周期時間Ｔｏｄを測定するステップと、
を含む請求項７に記載の方法。
【請求項９】
前記第二の発振信号の発振周期Ｔｆは、
【数１】
2005521059.tif 000017
に従って決定されることを特徴とする、請求項８に記載の方法。
【請求項１０】
前記第一の発振信号の発振周期Ｔｓは、
【数２】
2005521059.tif 000018
に従って決定されることを特徴とする、請求項８に記載の方法。
【請求項１１】
前記第一のイベントと第二のイベントとの間の時間差Ｔｍは、
【数３】
2005521059.tif 000019
に従って決定されることを特徴とする、請求項８に記載の方法。
【請求項１２】
前記第一のイベントはデータ信号の上りエッジであり、前記第二のイベントはクロック信号の上りエッジであり、前記時間差はジッタの値であることを特徴とする、請求項１に記載の方法。
【請求項１３】
前記ジッタのヒストグラムを構築するために複数回全てのステップを繰り返すステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
第一のイベントと第二のイベントとの間の時間差を測定する方法であって、
前記第一のイベントを検出すると複数の第一の発振信号を生成するように複数の第一の発振器回路をトリガーするステップであって、前記発振器回路の各々は所定の異なる遅延の後にトリガーされ、前記複数の第一の発振信号の各々は発振周期Ｔｓを有することを特徴とする、ステップと、
前記第二のイベントを検出すると発振周期Ｔｆを有する第二の発振信号を生成する第二の発振器回路をトリガーするステップであって、ＴｓはＴｆより大きく、ＴｓとＴｆとの間の差ΔＴはＴｓ及びＴｆのいずれに対して小さいことを特徴とする、ステップと、
前記第二の発振器回路のサイクルの数Ｎｍをカウントするステップと、
前記複数の第一の発振器回路のいずれの一つが第一の位相変化を提供することに対応するかを決定するステップであって、前記第一の位相変化は前記複数第一の発振信号の相対的な位置が前記第二の発振信号に対してリードしている関係から遅れる関係へ移行する時に検出される、ステップと、
前記第一のイベントと前記第二のイベントの間の時間差をＴｓとＴｆとの間の前記差ΔＴ及び前記第一に検出される位相変化が検出される前記第二の発振器回路のサイクルの数のカウント、前記第一の検出された位相変化に対応した前記複数の第一の発振器回路の一つに対する前記所定の遅延の対応した値から決定するステップと、
を含む、方法。
【請求項１５】
前記第一のイベントと第二のイベントとの間の時間差を測定する前に較正処理を実行するステップをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記較正処理は前記第二の発振器回路に対する各前記複数の第一の発振器回路に対する複数の較正シーケンスを含むことを特徴とする、請求項１５に記載の方法。
【請求項１７】
前記第一のイベントはデータ信号の上りエッジであり、前記第二のイベントはクロック信号の上りエッジであり、時間差はジッタの値であることを特徴とする、請求項１４に記載の方法。
【請求項１８】
前記ジッタのヒストグラムを構築するために複数回全てのステップを繰り返すステップをさらに含むことを特徴とする、請求項１７に記載の方法。
【請求項１９】
第一のイベントと第二のイベントとの間の時間差を測定する装置であって、
前記第一のイベントを検出すると、発振周期Ｔｓを有する第一の発振信号を生成するように適応された第一の発振器回路と、
前記第二のイベントを検出すると、発振周期Ｔｆを有する第二の発振信号を生成するように適応された第二の発振器回路であって、ＴｓはＴｆより大きく、ＴｓとＴｆとの間の差ΔＴはＴｓ及びＴｆのいずれに対して小さいことを特徴とする、第二の発振器回路と、
前記第二の発振器回路のサイクルの数をカウントするための手段と、
前記第一の発振信号と前記第二の発振信号の間の位相の変化を検出する手段と、
前記第一のイベントと前記第二のイベントの間の時間差をＴｓとＴｆとの間の前記差ΔＴ及び前記検出される位相の変化が発生する前記第二の発振器回路のサイクルの数のカウントを使用して決定する手段と、
を含む、装置。
【請求項２０】
前記第一の発振器回路と第二の発振器回路はリング発振器回路であることを特徴とする、請求項１９に記載の装置。
【請求項２１】
前記第一の発振器回路は、伝播遅延τｓを有する第一のインバータを含み、前記第一のインバータの出力は第一のスイッチを使用して前記第一のインバータの入力に結合され、前記第一のスイッチは前記第一のイベントを検出すると閉じられることを特徴とする、請求項２０に記載の装置。
【請求項２２】
前記第二の発振器回路は、伝播遅延τｆを有する第二のインバータを
含み、前記第二のインバータの出力は第二のスイッチを使用して前記第二のインバータの入力に結合され、前記第二のスイッチは前記第二のイベントを検出すると閉じられることを特徴とする、請求項２０に記載の方法。
【請求項２３】
前記第一のイベントはデータ信号の上りエッジであり、第二のイベントはクロック信号の上りエッジであり、前記時間差はジッタの値であることを特徴とする、請求項１９に記載の装置。
【請求項２４】
前記ジッタのヒストグラムを構築するために複数の測定された時間差を累積し、処理するための積分器をさらに含む、請求項２３に記載の装置。
【請求項２５】
第一のイベントと第二のイベントの間の時間差を測定するための装置であって、
前記第一のイベントを検出すると複数の第一の発振信号を生成するように適応された複数の第一の発振器回路であって、前記複数の第一の発振器回路の各々はそれに関連した異なる所定の遅延を有することを特徴とし、前記複数の第一の発振信号は発振周期Ｔｓを有することを特徴とする、複数の第一の発振器回路と、
前記第二のイベントを検出すると、発振周期Ｔｆを有する第二の発振信号を生成するように適応された第二の発振器回路であって、ＴｓはＴｆより大きく、ＴｓとＴｆとの間の差ΔＴはＴｓ及びＴｆのいずれに対して小さいことを特徴とする、第二の発振器回路と、
前記第二の発振器回路のサイクルの数Ｎｍをカウントする少なくとも一つのカウンタと、
前記複数の第一の発振信号の各々と前記第二の発振信号との間の各位相差を検出する複数の位相検出器と、
前記複数の第一の発振器回路のいずれの一つが第一の位相変化を検出することに対応するかを決定するコントローラであって、前記第一の位相変化は前記複数の第一の発振信号のいずれかの相対的な位置が前記第二の発振信号に対してリードしている状態から遅延する状態へ移行する時に検出される、コントローラと、
前記第一のイベントと前記第二のイベントの間の時間差を、ＴｓとＴｆの間の前記差ΔＴ、前記第一の位相差が検出される前記第二の発振器回路のサイクルの数のカウント、前記検出された第一の位相変化に対応した前記複数の第一の発振器回路の一つに対する前記所定の遅延の対応した値から決定する手段と、
を含む、装置。
【請求項２６】
周期Ｔｓを有する第一の発振信号を生成するように適応された第一の発振器回路及び周期Ｔｆを有する第二の発振信号を生成するように適応された第二の発振器回路を使用して第一の信号と基準信号との間の時間差を測定する方法であって、
前記第一の発振器回路の発振周期Ｔｓ、前記第二の発振器回路の発振周期Ｔｆ、前記第一の信号と前記第二の信号の間の固有のパスの遅延差の大きさを決定するために較正シーケンスを実行するステップと、
前記第一の信号に応答して前記第一の発振信号を生成するように前記第一の発振器回路をトリガーするステップと、
前記基準信号に応答して前記第二の発振信号を生成するように前記第二の発振器回路をトリガーするステップであって、ＴｓはＴｆより大きく、ＴｓとＴｆとの間の差ΔＴはＴｓ及びＴｆのいずれに対して小さいことを特徴とする、ステップと、
前記第二の発振信号のサイクルの数Ｎｍをカウントするステップと、
前記第一の発振信号と前記第二の発振信号の間の位相の変化を検出するステップと、
前記第一の信号と前記基準信号の間の時間差を、ＴｓとＴｆの間の前記差ΔＴ及び前記検出された位相変化が発生する前記第二の発振信号のサイクルの数のカウントから決定するステップと、
を含む方法。
【請求項２７】
前記較正シーケンスを実行するステップは、
第一の較正発振信号及び第二の較正発振信号をそれぞれ生成するために前記基準信号に応答して前記第一の発振器回路及び第二の発振器回路をトリガーするステップと、
第一の位相の変化が前記第一の較正発振信号と前記第二の較正発振信号の間に検出されるまで、前記第二の較正発振信号のサイクルの数Ｎ０をカウントするステップであって、前記第一の位相変化は前記第一の較正発振信号の相対的な位置が前記第二の較正発振信号に対してリードしている関係から遅延する関係へ移行する時における第一の発生である、ステップと、
後続する位相変化が前記第一の較正発振信号及び前記第二の較正発振信号の間に検出されるまで、前記第二の較正発振信号のサイクルの数Ｎｄをカウントするステップと、
前記第一に検出される位相変化から前記後続して検出される位相変化まで周期時間Ｔｏｄを測定するステップと、
Ｎ０，Ｎｄ、及びＴｏｄを使用して前記第一の発振器回路及び第二の発振器回路の発振周期Ｔｓ及びＴｆを計算するステップと、
を含む請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高分解能タイミング測定、特に不変コンポーネント・バーニア遅延線（component-invariant Vernier Delay Line）を使用するシステム及び方法に関する。
【背景技術】
【０００２】
信号波形のジッタ特性の正確な測定又は代替的に、信号波形及び基準波形との間のタイミング変化の測定は信号波形源の特性に関する重要な情報を生成し得る。従って、タイミング特性及びジッタの特性を測定するデバイスが、信号波形源（例えばフェーズロック・ループ）の特性を正確に特徴付ける上で重要な要素である。このために、そのようなタイミング及びジッタを測定するデバイスの特性及び分解能を改善するために新たな多くの努力が捧げられている。
【０００３】
サブゲート分解能でデータ信号のジッタ測定を実行することは、図１に示すように、連続したＤラッチのクロック・ライン及びデータ・ラインへ送り込む二つの遅延チェーンを使用して達成することが出来る。そのような構造は、当業者にはバーニア遅延線（ＶＤＬ）として知られつつある。ここで、クロック信号はジッタ・フリーであると仮定する。この場合、ジッタ測定はデータ信号の上りエッジとクロック信号の上りエッジとの間の時間間隔の測定として規定され得る。記号τｆおよびτｓは、ＶＤＬの各ステージを相互接続する緩衝器の各伝播遅延を示している。クロック及びデータのパスの伝播遅延はΔτ＝（τｓ−τｆ）の量だけ相違しているので、データ信号の上りエッジとクロック信号の上りエッジの間の時間差は、ＶＤＬの各ステージの後、Δτだけそれに対応して減少するであろう。各ステージの後、これら二つの上りエッジの間の位相関係は対応するＤラッチにより検出され記録される。クロック信号がデータ信号にリードしている場合には結果として論理０となり、データ信号がクロック信号にリードしている場合には結果として論理１となる。各Ｄラッチの出力は、カウンタ回路へ渡され、ＶＤＬにおけるその位置に設定される遅延差を持つクロック信号に対しデータ信号がリードしている回数（すなわち論理１の数）が、単純にカウントされる。
【０００４】
設計上、クロック入力の後で更なる遅延を組み込むことにより（図示していない）、図１のデータ信号は、ＶＤＬの入力においてはクロック信号を常にリードするように作成されるであろう。続いて、データ信号およびクロック信号がＶＤＬの各ステージを通過して進行するにつれ、データ信号がその信号パスにおいて、余分な遅延Δτのため、クロック信号に遅延し始めるであろうポイントに到達するであろう。このポイントに後続する全てのＤラッチは論理０を記録し、このポイントより前の全てのラッチは論理１を記録するであろう。任意のイベントにおいて、ＶＤＬの各ステージの後にあるカウンタは、各対応するＤラッチの状態を記録するために使用される。
【０００５】
ＶＤＬの入力におけるデータ信号とクロック信号との間の位相がランダム変数であるので、測定が実行される毎に、異なる組のＤラッチが論理１レベルに設定され、それに対応したカウンタが異なる値を記録し始める。例えば、第一のカウンタの場合、そのカウントの値は、データ信号の上りエッジが、Δτより大きな遅延を有するクロック信号の上りエッジに先行する回数を反映している。同様に、次のステージのカウンタは、データ信号の上りエッジがΔ２τより大きな遅延を持つクロック信号の上りエッジをリードする回数に対応する。同じように、後続するステージはデータ信号がクロック信号を３Δτ、４Δτなどだけリードしている数に対応する。統計上、これらの数は、データ信号に乗るジッタの累積分布関数（Cumulative Distribution Function, CDF）を示すものと考えることが出来る。確立密度関数（ＰＤＦ）、またはヒストグラムとも呼ばれるものは、ＣＤＦの微分を取ることによっても得ることが出来る。
【０００６】
代替的に、ジッタのヒストグラムはＶＤＬにより生成されたデータから得ることも出来る。例えば、Ｔとして表示されるデータ及びクロック信号の周期が、ほぼＭτｓであるＭ−ステージのＶＤＬを通過する総伝播遅延より大きいことを想定すると、τｓ＞τｆであると仮定した場合、全てのＤラッチの出力は、論理１の総カウントがある特定の瞬間に取られるデータ信号のエッジとクロック信号のエッジとの間の実際の時間差を表す一つのビットストリームへ結合され得る。図２に示すように、この方法は、全てのＤラッチの出力を「ＯＲ」し、周期時間Ｔの間論理１の数を数えることにより容易に達成され得る。従って、Ｎ回その測定を繰り返すことにより、ジッタのヒストグラムを簡単に構築することが可能となる。
【０００７】
図１及び図２に示される従来技術のＶＤＬ構造の重要な欠点は、測定の正確性が連続したステージ間の遅延エレメントのマッチングに依存することである。遅延エレメントのミスマッチは、収集されるＣＤＦ又はヒストグラムに誤りをもたらし得る。換言すると、これらの方法では、差動非線形時間エラーを減少させるために高度にマッチされたエレメントを必要とする。注意深くレイアウトをするは、これらのミスマッチを最小限にする手助けをするが、それらを完全に除去することは出来ない。
【０００８】
一般的に、遅延ロック・ループ（ＤＬＬ）、ベニア遅延線（ＶＤＣ）及びリング発振器位相ディジタル化を使用する時間／デジタル・コンバータ（Time-to-Digital Converter ＴＤＣ）、は高分解能時間測定を提供するために使用される一般的な技術である。近年、１００ｐｓより低い分解能が必要とされる、位相ロックループ（ＰＬＬ）のジッタ特性などのオンチップ時間測定に対する需要が極めて大きくなりつつある。これらの必要性を満たすため、研究者達はオンチップ時間測定を実行するための様々なスキームについて工夫を重ねている。Ｓ．Ｓｕｎｔｅｒ及びＡ．Ｒｏｙにより、１９９９年にＩＥＥＥ国際試験会議（IEEE International Test Conference）の会報のｐ．５３２〜５４０に発表された「デジタル応用における位相ロックループのためのＢＩＳＴ」には、リング発振器及び較正回路を含むオンチップ回路が単一のゲート遅延と同程度に低い分解能で時間測定を実行出来ることがレポートされている。さらに、設計はマッチされるエレメントに依存していなかったので、回路は抵抗トランジスタ論理（ＲＴＬ）の記述（description）から充分に統合可能であった。ＶＤＬを使用するサブゲートの分解能に対する重要な改善点が最近報告された。この場合、時間分解能は二つのゲート遅延の差から得られると述べられていた。しかし、不幸にも、レポートされた設計は依然として遅延エレメントの組のマッチングに多いに依存している。従って、マッチされる遅延線に対する依存性を回避する、時間測定の方法及びシステムに対する需要が高い。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、不変コンポーネントＶＤＬ構造を提供することによって、従来技術の時間及びジッタの測定装置におけるエレメントのマッチングへの依存性を回避することである。従って、本発明は、完全なＶＤＬの振る舞いに類似させるために使用される、単一ステージのＶＤＬ構造を提供している。これは、ＶＤＬの一つのステージの出力をその入力へフィードバックすることにより達成される。実際、このことは発振の全サイクルの間一定の遅延差を提供する異なる周波数で同時に動作する二つの発振器を有するのと同じことである。回路構造を複数の発振器を含むように拡張することにより、測定時間は付加される発振器の数に等しいファクタで減少される。
【課題を解決するための手段】
【００１０】
本発明の一つの側面に従うと、第一のイベントと第二のイベントとの間の時間差を測定する方法であって、前記第一のイベントを検出すると発振周期Ｔｓを有する第一の発振信号を生成するために第一の発振器回路をトリガーするステップと、前記第二のイベントを検出すると発振周期Ｔｆを有する第二の発振信号を生成するために第二の発振器回路をトリガーするステップであって、ＴｓはＴｆより大きく、ＴｓとＴｆとの間の差ΔＴはＴｓ及びＴｆのいずれに対して小さいことを特徴とする、ステップと、前記第二の発振器回路のサイクルの数Ｎｍをカウントするステップと、前記第一の発振信号と前記第二の発振信号の間の位相変化を検出するステップと、前記第一のイベントと前記第二のイベントの間の時間差をＴｓとＴｆとの間の前記差ΔＴ及び前記検出された位相変化が発生する前記第二の発振器回路のサイクルの数のカウントから決定するステップと、を含む、方法が提供される。
【００１１】
本発明のさらなる側面に従うと、第一のイベントと第二のイベントとの間の時間差を測定する装置であって、前記第一のイベントを検出すると、発振周期Ｔｓを有する第一の発振信号を生成するように適応された第一の発振器回路と、前記第二のイベントを検出すると、発振周期Ｔｆを有する第二の発振信号を生成するように適応された第二の発振器回路であって、ＴｓはＴｆより大きく、ＴｓとＴｆとの間の差ΔＴはＴｓ及びＴｆのいずれに対して小さいことを特徴とする、第二の発振器回路と、前記第二の発振器回路のサイクルの数をカウントするための手段と、前記第一の発振信号と前記第二の発振信号の間の位相の変化を検出する手段と、前記第一のイベントと前記第二のイベントの間の時間差をＴｓとＴｆとの間の前記差ΔＴ及び前記検出される位相の変化が発生する前記第二の発振器回路のサイクルの数のカウントを使用して決定する手段と、を含む装置が提供される。
【００１２】
本発明のさらなる側面に従うと、周期Ｔｓを有する第一の発振信号を生成するように適応された第一の発振器回路及び周期Ｔｆを有する第二の発振信号を生成するように適応された第二の発振器回路を使用して第一の信号と基準信号との間の時間差を測定する方法であって、前記第一の発振器回路の発振周期Ｔｓ、前記第二の発振器回路の発振周期Ｔｆ、前記第一の信号と前記第二の信号の間の固有のパスの遅延差の大きさを決定するために較正シーケンスを実行するステップと、前記第一の信号に応答して前記第一の発振信号を生成するように前記第一の発振器回路をトリガーするステップと、前記基準信号に応答して前記第二の発振信号を生成するように前記第二の発振器回路をトリガーするステップであって、ＴｓはＴｆより大きく、ＴｓとＴｆとの間の差ΔＴはＴｓ及びＴｆのいずれに対して小さいことを特徴とする、ステップと、前記第二の発振信号のサイクルの数Ｎｍをカウントするステップと、前記第一の発振信号と前記第二の発振信号の間の位相の変化を検出するステップと、前記第一の信号と前記基準信号の間の時間差を、ＴｓとＴｆの間の前記差ΔＴ及び前記検出された位相変化が発生する前記第二の発振信号のサイクルの数のカウントから決定するステップと、を含む方法が提供される。
【００１３】
本発明の更なる特徴及び利点は、添付される図面と関連された以下の詳細な説明から明らかになるであろう。なお、添付された図面全体で、同じ特徴は同じ参照番号により識別されている。
【発明を実施するための最良の形態】
【００１４】
ＶＤＬ技術を使用する、現在の時間測定装置及びジッタ測定装置は一般的に差動非線形時間エラーを減少させるために高度にマッチされたエレメントを必要としている。エレメントのマッチングに対するこの依存性を除去するために、本発明は不変コンポーネントのＶＤＬ構造を提供する。本発明の測定装置は、完全なＶＤＬの振る舞いに類似させるために使用される、単一ステージのＶＤＬ構造に基づいている。これは、ＶＤＬの一つのステージの出力をその入力へフィードバックすることにより達成される。実際、このことは発振の全サイクルの間一定の遅延差を生成する異なる周波数で同時に動作する二つの発振器を有するのと同じことである。回路構造を複数の発振器を含むように拡張することによって、測定時間は付加される発振器の数に等しいファクタで減少され得る。
【００１５】
図３は、本発明の第一の側面に従った、不変コンポーネントＶＤＬ構造３０を描いている。単一ステージのＶＤＬ構造３０は、Ｄラッチ３８のデータ入力線へ送り込むデータトリガー発振器回路４０と、同じ各Ｄラッチ３８のクロック入力へ送り込むクロックトリガー発振器回路５０を備えている。Ｄラッチ３８の出力は、カウンタへ渡される（図示されていない）。通常の記号規約のように、データトリガー発振器４０はデータ信号３２によりトリガーされ、他方クロック発振器５０はクロック信号３４によりトリガーされる。データトリガー発振器４０はデータ信号３２に応答して周期Ｔｓを有する発振信号を生成する一方、クロックトリガー発振器は、クロック信号３４に応答して周期Ｔｆを有する発振信号を生成する。データトリガー発振器４０により生成される発振信号が常にクロックトリガー発振器５０により生成される発振信号をリードすることを確実にするために、クロック信号３４は、クロックトリガー・リング発振器５０へ到達する前に緩衝器３６により遅延されることに注目すべきである。
【００１６】
データトリガー発振器は、第一のインバータ４２と第一のスイッチ４４を備えている。同様に、クロックトリガー発振器は、第二のインバータ５２及び第二のスイッチ５４を備えている。インバータ４２及び５２は、Ｄラッチ３８へのデータ入力信号とクロック入力信号（すなわち発振信号）との間に遅延差をつくるため、（図１及び図２に示すような）緩衝器の代わりに使用される。さらに、各インバータの出力はそのフィードバック・パスにおけるスイッチの状態に依存して、その対応する入力へフィードバックされる。
【００１７】
スイッチ４４、５４が閉じられている時、インバータ４２、５２は負のフィードバックで構成されており、各インバータの伝播遅延τｓ、τｆに依存して周期２τｓ、２τｆ秒で発振するであろう。さらに重要なことは、インバータ４２、５２の結合された効果により、入力クロック信号の全サイクルの間２Δτ秒だけ、データ信号３２のリーディング・エッジがクロック信号３４のリーディング・エッジに対して遅延されることである。
【００１８】
図１の不変コンポーネントのＶＤＬ構造３０は、二つの周期信号波形の間の時間差を測定するために使用され得る。図１の場合、例えば、関心のある時間間隔は、クロック信号３４の上りエッジとデータ信号３２の上りエッジの間の時間差である。正確な時間測定を確実にするために、Ｄラッチ３８のデータ入力を制御しているインバータ４２のフィードバック・パスにおける第一のスイッチ４４は、データ信号３２の上りエッジで閉じられていなくてはならず、他方Ｄラッチ３８のクロック入力を制御しているインバータ５２のフィードバック・パスにおける第二のスイッチ５４は、クロック信号３４の上りエッジで閉じられていなくてはならない。逆に、データトリガー発振信号の上りエッジの相対的な位置がクロックトリガー発振信号に対して、リードしている関係から遅延する関係へ移行するか、もしくはその逆の移行が行われると、スイッチ４４、５４は共に開かれる。Ｄラッチ３８の出力はそれからカウンタ（図示されていない）へ渡され、どれくらいの間Ｄラッチ３８が論理１の状態に留まっていたかを単に数えて、データ及びクロック信号の上りエッジの間の時間差を計算する。従って、図３の単一ステージのＶＤＬ構造３０は、完全なＶＤＬの振る舞いを類似させるために使用され得る。各ステージに同じ遅延エレメントを利用することによって、ミスマッチは完全に除去することが出来る。そのプロセスは、データ信号に乗ったジッタのヒストグラムを得るために多くの回数繰り返される。
【００１９】
理解され得るように、図３に記述される時間測定のシステム及び方法は、標準的なＣＭＯＳ集積回路を使用して実現され得る。この点で、本発明の不変コンポーネントＶＤＬは三つの主要な回路コンポーネント、すなわちエッジ検出器、発振器及び位相検出器へ減少させることが出来る。これら三つの主要コンポーネントの基本的な構造及び機能は以下で詳細に記述されるであろう。
【００２０】
図４ａは、本発明の実践的な実施において使用され得る例示的なエッジ検出器６０を示している。図に示されるように、エッジ検出器６０は、共に結合されたＤ入力及びリセット（Ｒ）入力を有する単一のＤフリップフロップ６２を使用して実現され得る。イネーブル信号６６は、Ｄ入力へ運ばれ、他方モニターされるクロック信号３４（又はデータ信号３２）はＤフリップフロップ６２のクロック入力へ運ばれる。エッジ検出器６０の出力（Ｑ）は、出力クロックエッジ信号７０（又はデータエッジ信号）に対応するであろう。エッジ検出器６０の主な機能は、各発振器４０又は５０をトリガーするために、データ信号又はクロック信号の上りエッジを捕らえることである。好適な実施の形態では、二つのエッジ検出器、一つはデータ信号３２に対するもので、もう一つはクロック信号３４に対するものである、が必要とされる。
【００２１】
図４ｂは、図４ａに示されるエッジ検出器６０の例示的な動作を描いたタイミング図である。イネーブル信号６６が論理「０」から「１」へスイッチすると、それに続く上りクロックエッジ又は上りデータエッジ６８が、イネーブル信号６６が論理「０」（又は低）に戻るまで出力クロック／データエッジ信号７０により論理「０」から論理「１」へとスイッチさせる。このように、データ信号３２及びクロック信号３４の上りエッジは各発振器４０、５０をトリガーさせるために検出され得る。
【００２２】
本発明の不変コンポーネントＶＤＬ構造の中心には、図３に描写された二つのスイッチ発振器回路４０、５０がある。スイッチ発振器回路４０、５０の実現は、例えば、図５に示す回路形態を取りうる。ここで、クロックトリガー発振器８０は、ＸＯＲゲート８６へ送り込むＡＮＤゲート８４を備え、ＸＯＲゲート８６の出力はＡＮＤゲート８４の第一の入力へフィードバックされる。ＡＮＤゲート８４の第二の入力はクロック信号３４の上りエッジを検出するエッジ検出器（図示せず）からクロックエッジ信号８２を受信する。同様に、データトリガー発振器９０はＸＯＲゲート９６へ送り込むＡＮＤゲート８４を備え、ＸＯＲゲート９６の出力はＡＮＤゲート９４の第一の入力へフィードバックされる。ＡＮＤゲート９４の第二の入力は、データ信号３２の上りエッジを検出するエッジ検出器（図示せず）からデータエッジ信号９２を受信する。設計により、各発振器回路８０、９０は論理「１」においてイネーブルにされる。τｆとτｓは、各発振器回路８０、９０のループの回りの各伝播遅延であることに注意すべきである。
【００２３】
図５に示すように、各発振器回路８０、９０の出力は位相検出器（図示せず）へ運ばれる。発振器回路８０の出力は、クロックトリガー発振信号８８と言及され、発振器回路９０の出力は、データトリガー発振信号９８と言及され得る。検出のために予想可能な位相関係を維持するために、τｓはτｆより大きく設定される。（ここで下付「ｓ」は緩やかな発振を示し、「ｆ」は早い発振を示している）。これにより、クロックエッジ信号８２（すなわち、クロック発振信号８８）によりトリガーされる発振器回路８０が、データエッジ信号９２（すなわちデータトリガー発振信号９８）によりトリガーされる発振器回路９０より高い周波数で動作することが確立される。
【００２４】
図６ａは、本発明の実現に使用され得る典型的な位相検出器回路１００を示している。位相検出器回路１００は、第一のＤラッチ１０２、第二のＤラッチ１０４及びＡＮＤゲート１０６を使用して実現される。第一のＤラッチ１０２のＤ入力はデータトリガー発振信号９８を受信する。第一のＤラッチ１０２のＱ出力は第二のＤラッチ１０４のＤ入力へ渡され、ＱＢ（相補）出力はＡＮＤゲート１０６への第一の入力として送り込まれる。第二のＤラッチ１０４のＱ出力はＡＮＤゲート１０６への第二の入力として働く。各Ｄラッチ１０２、１０４の各々のクロック入力はクロックトリガー発振信号８８を受信する。
【００２５】
設計により、データトリガー発振信号９８のエッジは常に、測定プロセスの開始にクロックトリガー発振信号８８のエッジにリードするように設定され得る（例えば、図３の緩衝器３６のような緩衝器を使用して）。図６ａに描写されるような位相検出回路は二つの発振信号８８、９８の間の位相差の履歴を検出するために使用され、位相変化に関する情報を提供する。上述したように、位相の変化はデータトリガー発振信号９８がクロックトリガー発振信号８８に遅延し始めた瞬間として規定されるであろう。これが生じると、測定プロセスは以下で記述するように停止される。
【００２６】
図６ｂは、図６ａにおける位相検出器１００の動作を明瞭にしたタイミング図である。上述したように、データトリガー発振信号９８は、測定プロセスの開始にクロックトリガー発振信号をリードするように常に設定されている。結果として、測定プロセスの開始において、第一のＤラッチ１０２は、クロックトリガー発振信号８８の第一の上りエッジでデータトリガー発振信号９８の値が論理１であることに対応して１を登録することによって開始する。クロックトリガー発振信号８８の各サイクルの後で、クロックトリガー発振信号８８の上りエッジはΔＴ＝Ｔｓ−Ｔｆだけデータトリガー発振信号９８の上りエッジのほうへ移動するであろう。ここでＴｓはデータトリガー発振器９０の発振周期であり、Ｔｆはクロックトリガー発振器８０の発振周期である。
【００２７】
データトリガー発振信号９８は、クロックトリガー発振信号８８の上りエッジがデータトリガー発振信号９８の論理「０」に対応する時間上のポイントに到達するまでクロックトリガー発振信号８８にリードを続けるであろう。図６ｂにおいて、時間上のポイントが破線１１０で示されている。この瞬間にデータトリガー発振信号９８はクロックトリガー発振信号８８に対して遅延し始めるので、位相変化が現れる。位相検出器１００の役割は、位相検出される出力信号１０８の形でこの位相変化を検出することである。特に、「１０」の入力シーケンスが第一のＤラッチ１０２により登録される場合に、図６ａのＡＮＤゲート１０６の出力は論理「０」から「１」へスイッチし、図６ｂに示されるような位相検出される出力１０８を生成するであろう。
【００２８】
図４ａ、５及び６ａの回路は、図７に示すような本発明の実施の形態である全回路の実現を提供するために結合され得る。ここで、第一のエッジ検出器６０ａはクロック信号３４を受信し、クロックトリガー発振器８０をトリガーして対応するクロックトリガー発振信号を生成させる。同様に、第二のエッジ検出器６０ｂはデータ信号３４を受信してデータトリガー発振器９０をトリガーしてデータトリガー発振信号を生成させる。発振器回路８０、９０の出力は、図６ａに示すのと同じ方法で位相検出器１００に結合される。図７における回路ブロック６０、８０、９０及び１００は見てわかるように、図４ａ、５、６に詳細にされた回路と同一である。さらに、クロックトリガー発振器８０の出力はＮビットカウンタ１１４をクロックするために使用される。Ｎビットカウンタ１１４は、以下で述べられるように較正モードおよび測定モードの両方において位相変化を検出する前にクロックトリガー発振器のサイクルの数をカウントするために使用される。位相検出器１００の出力は、Ｎビットカウンタ１１４及び二つのＮビットレジスタ１１１、１１２のローディングを制御するために採用される出力コントローラ１１７へ送り込まれる。Ｎビットレジスタ１１１、１１２は出力コントローラ１０６の制御のもと、Ｎビットカウンタ１１４の出力値でロードされる。最後に、二つのＮビットレジスタ１１１、１１２の出力は、パラレル方式で対応するＮビットシフトレジスタ１１６、１１８へ送り込まれる。そして、各Ｎビットシフトレジスタに記憶される値は、各ジッタのヒストグラムを生成するためにプログラムされたプロセッサへラッチアウトされ得る。結果として得られたヒストグラムを処理してデータ信号３２に関連した時間ジッタのピーク・トゥ・ピーク及びｒｍｓ値を抽出することは比較的容易な事柄である。
【００２９】
当業者は、固有の遅延差は、各発振器回路８０、９０をトリガーする前のデータ信号３２の信号パスとクロック信号３４の信号パスとの間に存在するであろうことを理解するであろう。この遅延差には、例えば、クロックトリガー・リング発振器８０とクロックエッジ検出器６０ｂ（図示されていない）との間に意図的に加えられる遅延、セットアップの時間及び二つのスイッチ発振器８０，９０における「ＸＯＲ」ゲートにおける遅延差と同様に二つのエッジ検出器６０ａ、６０ｂにおけるＤラッチの間の遅延差が含まれる。これら全ての遅延はプロセス感度が高いため、測定される遅延はクロックのエッジとデータのエッジの間の実際の遅延差とは異なるであろう。
【００３０】
データトリガー発振信号とクロックトリガー発振信号との間の発振周波数の差が測定の分解能を決定し、このことによっても各発振器８０、９０における予想できないループ
遅延によりプロセス感度が高くなる。従って、設計を完全に統合するために、即ち何らのエレメントマッチングが必要とされないように、各発振信号の周波数及びデータ３２とクロック信号３４の遅延パスの間の差を決定するための較正シーケンスが必要とされる。そのような較正シーケンスの性質については以下で図８ａを参照して議論されるであろう。図８ａは、較正モードの間の、位相検出器１００、データトリガー発振器９０及びクロックトリガー発振器８０の間の時間上の関係を示す例示的な時間図である。
【００３１】
較正モードでは、二つの信号パスの間の固有の遅延差を決定するために、クロック線及びデータ線３２、３４はまず共に結合される。これは、例えば、較正が実行されるべき時にクロック信号３４（基準信号）をＤラッチ６０ｂのクロック入力に制御して結合するＣＭＯＳ技術において実現されるスイッチブロックを使用して達成され得る。較正において、同じ基準信号又は入力較正信号が各それぞれの発振器８０、９０をトリガーするために使用される。これらの二つの入力は共に結合されるので、入力較正信号におけるジッタは重要ではないであろう。二つの信号パスの間の遅延差は、位相１２０の第一の変化を検出する前にクロックトリガーされる発振器のサイクルの数、即ちＮ０カウントとして記録される。このクロックトリガーされる発振器サイクルの数Ｎ０は、カウンタにより記録され、一時的な記憶のためにレジスタへ渡される。
【００３２】
位相の変化はデータトリガー発振信号９８がクロックトリガー発振信号８８に対してリードする関係から遅延する関係へ変化する時間として規定される。上述したように、クロックトリガー発振信号８８の各発振周期Ｔｆの後で、クロックトリガー発振信号８８は
【００３３】
【数１】
2005521059.tif 000003
【００３４】
で表される遅延差だけデータトリガー発振信号９８に対して前進する。ここで、Ｔｓはデータトリガー発振信号９８の発振周期である。図８ａに見られるように、ある周期時間Ｔｏｄの後に、クロックトリガー発振信号８８が、データトリガー発振信号９８の一つの完全なサイクルの間及びその中で動作し、第二の位相変化１４０が検出されるであろう。トリガーリングから位相１４０のこの第二の変化の検出までのクロックトリガー発振信号の対応するサイクルの数は、Ｎｄカウントとして記録され、結果として
【００３５】
【数２】
2005521059.tif 000004
【００３６】
が導き出される。ここでＮｆは範囲Ｔｏｄの間のクロックトリガー発振器サイクルの数である。明らかに、位相の第二の変化を検出する前のクロックトリガー発振サイクルの数は、以前と同じカウンタにより記録され得る。この場合、カウンタにより記録されるカウンタＮ０の数は、第一の位相変化の検出で第一のレジスタへ渡され、他方カウンタは第二の位相変化が検出されるまでクロックトリガー発振器のＮｄカウントの記録を継続する。それから位相の第二の変化の時点で記録されたクロックトリガー発振器のサイクルの数Ｎｄは、一時的な記憶及び計算のために第二のレジスタへ渡され得る。
【００３７】
較正の間レジスタに記録されるカウントの値Ｎｏ、Ｎｄは、様々な計算を実行するために採用されたプログラムされたプロセッサへラッチアウトされ得る。例えば、クロックトリガー発振器の周期Ｔｆは、Ｔｏｄの時間測定及びレジスタの値から
【００３８】
【数３】
2005521059.tif 000005
【００３９】
のように決定され得る。
クロックトリガー発振器が時間間隔Ｔｏｄの間にＮｆサイクルを完了するため、データトリガー発振器は（Ｎｆ−１）サイクルを完了しなくてはならない。従って、
【００４０】
【数４】
2005521059.tif 000006
【００４１】
である。
方程式（４）を再配置することにより、データトリガー発振器の周期Ｔｓは
【００４２】
【数５】
2005521059.tif 000007
【００４３】
のように決定さ得る。Ｔｏｄの時間値は、Ｔｆと比較してつねに非常に大きい。従って、測定装置に依存して、Ｔｏｄの正確な測定は、特に大きな測定レンジ上で小さな時間ステップの場合に容易に得ることは出来ない。代替的な方法では、カウンタの出力を使用することにより間接的にＴｆを測定することである。上述したように、カウンタは測定モードにおけるのと同様に較正モードの間にクロックトリガー発振器のサイクルの数をカウントするために使用される。従って、クロックトリガー発振器が動作している時に、Ｔｆはカウンタの一ビットのサイクル時間を測定することによって得ることが出来る。この場合、Ｔｆは
【００４４】
【数６】
2005521059.tif 000008
【００４５】
のように規定され得る。ここで、ｎはカウンタの最下位のビットに対するビットの位置であり、Ｔｃはｎ番目のカウンタビットのサイクル時間である。従って、方程式（６）を方程式（３）へ代入し、再構成することによりＴｏｄに対する以下の方程式が生成される。
【００４６】
【数７】
2005521059.tif 000009
【００４７】
そして、データトリガー発振器の発振周期Ｔｓは、方程式（５）を使用して計算され得る。
測定モード及び較正モードはクロック信号パスとデータ信号パスの間に同じ遅延差を経験するので、データ信号の上りエッジとクロック信号の上りエッジとの間の時間差（すなわちジッタ）は簡単な方法で計算され得る。これに関して、図８ｂは測定モードの間に位相検出された出力信号１０８、データトリガー発振信号９８およびクロックトリガー発振信号８８の間の例示的な時間上の関係を描いた、タイミング図である。先述したように、データトリガー発振信号９８は設計によりクロックトリガー発振信号８８をリードするように設定される。第一の位相変化の発生までトリガーリングからのクロックトリガー発振信号８８のサイクルの数のカウントはカウンタによってＮｍカウントと記録される。そして、図８ｂに示すように、測定モードの間カウンタの出力がＮｍであると仮定すると、データの上りエッジとクロックの上りエッジの間の時間差は
【００４８】
【数８】
2005521059.tif 000010
【００４９】
のように計算される。ここで、ΔＴ＝Ｔｓ−Ｔｆであり、Ｎ０は較正モードにおいて記録される（及びレジスターに記録される）クロック信号とデータ信号の間の信号パスにおける遅延差に対するカウント数である。
【００５０】
当業者は、本発明のオンチップ実現に関しては、オンチップ上でのモードセレクト・ピンは較正モード及び測定モードの間でトグルするために使用し得るということが理解できるであろう。簡単な例では、モードセレクトピン上に提示される論理「１」はシステムを較正モードにさせ、論理「０」はシステムを測定モードにさせ得る。較正モードでは、クロック線及びデータ線は適切なスイッチブロックを使用して共に結合され、出力コントローラは位相変化の第一の瞬間及び第二の瞬間にカウンタにより記録されるカウンタの値Ｎｏ、Ｎｄの値で様々なレジスタのローディングを制御するために使用され得る。そして測定モードでは、ジッタ測定がなされる得るようにスイッチブロックは関心のあるデータ信号を各発振器へ渡すであろう。このモードにおいては、出力コントローラはカウンタからの適切なカウント値Ｎｍでレジスタのローディングを制御するであろう。較正モード及び測定モードの双方において、カウンタにより記録され、レジスタに記録される関心のある値は、先行した方程式により規定される必要な計算を実行するためにプログラムされたプロセッサへ渡され得る。
【００５１】
測定装置のパフォーマンスの質を向上させる場合、テスト時間が重要な基準となることはよく知られている。従って、ここで本発明の不変コンポーネントＶＤＬの必要とされるテスト時間は全ＶＤＬの時間と比較されるであろう。
【００５２】
全ＶＤＬでは、全てのＣＤＦデータを収集するのに必要とされるテスト時間Ｔｔｅｓｔは、ほぼ、
【００５３】
【数９】
2005521059.tif 000011
【００５４】
に等しくなるであろう。ここで、Ｔｃｌｋはクロック周期であり、Ｎｓａｍｐｌｅは測定されるサンプルの数であり、Δτは完全なＶＤＬの時間分解能であり、ＮｓｔａｇｅはＶＤＬにおいて使用されるステージの数である。例えば、クロック周波数Ｔｃｌｋ＝１ｎｓを使用し、収集されるサンプルの数が分解能τｓ＝１ｐｓで、０．５ｎｓ（すなわちクロック周期の半分）の測定レンジでＮｓａｍｐｌｅ＝５０００であると仮定すると、必要とされるステージの数はＮｓｔａｇｅ＝５００となるであろう。そして、方程式（９）を使用すると、必要とされるテスト時間Tｔｅｓｔは約２．５μｓとなるであろう。
【００５５】
本発明の不変コンポーネントＶＤＬ構造のために、ジッタがクロック信号と相関していないと仮定すると、平均テスト時間はサンプル毎の各最大テスト時間及び最小テスト時間の平均を測定することにより見積もることが出来る。サンプル毎のテスト時間はクロックトリガー発振信号およびデータトリガー発振信号がほぼ一つの全クロックトリガー発振サイクルＴｆだけ相違した時に最大となるであろうことは明らかである。同様に、サンプル毎のテスト時間は、データトリガー発振信号及びクロックトリガー発振信号が位相変化を得るために一つのクロックトリガー発振サイクルのみが必要とされるように整合されるときに最小となるであろう。従って、最大テスト時間は
【００５６】
【数１０】
2005521059.tif 000012
【００５７】
のように見積もることが出来る。ここでＴｔｅｓｔはテスト時間であり、Ｔｓはデータトリガー発振信号の周期であり、Ｔｆはクロックトリガー発振信号の周期であり、ΔＴは不変コンポーネントＶＤＬの時間分解能である。Ｔｆ≒Ｔｓなので、最大テスト時間は
【００５８】
【数１１】
2005521059.tif 000013
【００５９】
と単純化され得る。
従って、サンプル毎の平均テスト時間は、
【００６０】
【数１２】
2005521059.tif 000014
【００６１】
となる。
発振周期Ｔｆ＝０．５ｎｓ（すなわち０．５の測定レンジ）で収集されるサンプルの数が分解能ΔＴ＝１ｐｓでＮｓａｍｐｌｅ＝５０００である場合、かなり大きなテスト時間Ｔｔｅｓｔ＝１．２５ｍｓが必要とされる。従って、本発明の単一の不変コンポーネントＶＤＬの方法は全ＶＤＬの方法と比較した場合にテスト時間をより長くする。しかし、上述したように、本発明の不変コンポーネントＶＤＬの方法を使用してテスト時間を減少させる一つの方法は、さらなる不変コンポーネントＶＤＬステージを組み込むことである。
【００６２】
図９には本発明の更なる側面に従った不変コンポーネントＶＤＬのアレイ構造を描写している。ここで、単一のクロックトリガー発振器２１０は、複数のＤフリップフロップ２２０の各々のクロック入力を駆動することが示されている。複数のデータトリガー発振器２４０は対応するＤ入力を複数のＤフリップフロップ２２０の各々へ提供する。全てのデータトリガー発振器２４０は同じ公称発振器周波数を持つように設計されているが、全て漸進的に増加している一つのゲート遅延データ信号２０４によりトリガーされる。例えば、アレイにおける第一のデータトリガー発振器２４０ａは何ら遅延なくデータ信号２０４によりトリガーされ、他方第二のデータトリガー発振器２４０ｂはデータ信号２０４が第一のゲート遅延２０６を通過した後にデータ信号２０４によりトリガーされる。同様に、第三のデータトリガー発振器２４０ｃはデータ信号２０４が第一のゲート遅延２０６及び第二のゲート遅延２０８を通過した後にデータ信号２０４によりトリガーされ、以下同様である。各Ｄフリップフロップ２２０の出力はそれから各データトリガー発振信号とクロックトリガー発振信号との間の位相変化を検出するために必要とされるハードウエア（図示されていない）を含むコントローラ２６０へ送り込まれる。
【００６３】
データトリガー発振周波数がクロックトリガー発振周波数より低く設定せれた場合、データトリガー発振信号の時間グリッド３００は図１０に示されるような結果となる。この図では、クロックトリガー発振信号３４０は三つのトリガー発振信号に沿って示されている。ここで例えば、第一のデータトリガー発振信号３１０はデータ信号が一つの緩衝器により遅延される場合に対応し、第二のデータトリガー発振信号３２０はデータ信号が二つの緩衝器により遅延される場合に対応し、第三のデータトリガー発振信号３３０はデータ信号が三つの緩衝器により遅延される場合に対応し得る。図７の単一の不変コンポーネントＶＤＬ構造と同じ方法で、クロックトリガー発振信号３４０の上りエッジがデータトリガー発振信号３１０、３２０及び３３０の上りエッジの任意の一つを通過するとすぐに位相変化が生じ、同様に検出することができる。図１０の例では、第二のデータトリガー発振信号３２０により位相変化の第一の発生の検出をもたらすことが容易に分かる。
【００６４】
ジッタ測定の応用にとって、図９のアレイ構造は測定時間が非常に減少するという利点がある。ジッタはランダムであり、それ故サンプルが測定される時間に相関していないとことが想定されるので、データの一様でないサンプリングはジッタの統計にすぐれた見積もりをもたらすであろう。
【００６５】
較正は各不変コンポーネントＶＤＬ回路上で別々に実行出来るので、任意のデータトリガー発振器の間の位相差はマッチされる必要がない。同じ理由から、これらのデータトリガー発振器の各々に対する発振周波数は厳密に等しくある必要はない。
【００６６】
しかし、一つ以上の検出器が必要とされるので、位相変化の最も早い検出を識別するためにコントローラが必要とされるであろう。これに関し、図１１は位相変化の第一の発生を識別するために使用し得るある非常に単純な論理結合４００を描写している。図９に示されるＶＤＬのアレイ構造における各位相検出器は図６ａに示される位相検出器回路の形状を取り得る。従って、図１１では、各位相検出器に対して一つある、一連のＡＮＤゲート４１０が示されており、図６ａに描写される位相検出器のＡＮＤゲート１０６に対応している。そして、各ＡＮＤゲート出力は、ＯＲゲート４４０への入力として働き、ＯＲゲートの出力がカウンタ（図示されておらず）へ送り込まれる。図６ａにおけるように、位相変化を検出するために、特定のＡＮＤゲートへの双方の入力Ｃｎ及びＤｎは論理「１」でなくてはならない。特に、特定のＡＮＤゲートの出力は、各位相検出器回路への「１０」の入力シーケンスが検出された時に論理「０」から論理「１」へスイッチするであろう。従って、これが生じた場合、ＯＲゲート４４０の入力の一つは論理「１」になり、ＯＲゲートの出力を論理「０」から「１」へスイッチさせるであろう。ＯＲゲート４４０の出力は、測定プロセスを停止させるためにカウンタへ送りこまれる。
【００６７】
不変コンポーネントＶＤＬのアレイに対する較正プロセスは、クロックトリガー発振器に対して別々に各データトリガー発振器を較正する場合には、単一の不変コンポーネントＶＤＬ構造に対して記述されたものと極めて同一となるであろう。例えば、較正モードの間、ｉ番目のデータトリガー発振器の制御信号Ｃｉは、ｉ番目のデータトリガー発振器をイネーブルにするために論理「１」設定されるべきである。このとき、全ての他の制御信号Ｃｊ（ｉ≠ｊ）は他のデータトリガー発振器をディスエーブルにするために論理「０」に設定されるべきである。測定モードの間、全ての制御信号Ｃｉ、ｊは論理「１」に設定されるべきである。
【００６８】
テスト時間の減少の効率は時間グリッドの位置に依存しているので、Ｎ個の不変コンポーネントＶＤＬが最適な時間グリッドを提供するためにアレイに付加された場合には、サンプルあたりの平均テスト時間は
【００６９】
【数１３】
2005521059.tif 000015
【００７０】
に減少される。ここでＴｔｅｓｔはサンプルあたりのテスト時間であり、Ｔｆはクロックトリガー発振器の周期であり、ΔＴは不変コンポーネントＶＤＬの時間分解能であり、Ｎはデータトリガー発振器の数である。
【００７１】
多くの入力を持つ「ＯＲ」ゲートは、多くのデータ発振器が設計に利用されるならば必要とされるであろうことが理解されるであろう。しかし、テスト時間はＮのファクタで減少されるので、Ｎ個の発振器がアレイに付加される場合には、ごく少数のデータトリガー発振器がテスト時間を非常に減少させるのに充分優れた「時間グリッド」を生成するのに必要とされる。ＶＤＬのアレイ構造に対する回路は、どのデータトリガー発振器が位相変化の第一の発生の検出をするのかを識別できなくてはならないことにさらに注意すべきである。これは各位相検出器回路の出力を更なる最上位ビットとしてカウンタへ送り込むことにより容易に得ることができる。換言すると、カウンタの最上位ビットはどのデータトリガー発振器が位相変化の第一の検出に対応するのかを識別するのに充分な情報を含むであろう。
【００７２】
例示的な実現として、三つの発振器構造（すなわち、一つのクロックトリガー発振器及び二つのデータトリガー発振器）がＡｌｔｅｒａ  ＦＰＧＡ上に実現された。全体の設計は１２８マクロセルＦＰＧＡ上に適合する。クロックトリガー発振器の発振周波数は８１．６ｎｓの周期に対応する、１．２３ＭＨｚであると見出された。二つのデータトリガー発振器の発振周期は、８１．０３ｎｓ及び８０．３８であると見出された。これは一つの場合に０．５６６ｎｓの時間分解能を生じさせ、他の場合に１．２２ｎｓの時間分解能を生じさせた。これらの特定の結果は、ＦＰＧＡのマクロセルの物理的な位置に非常に依存していることが注目されるべきである。つまり、セルの配置により優れた制御を実行し得るのであれば、より高度な時間分解能が期待し得るであろう。
【００７３】
上述の回路をテストするために、Ｔｅｒａｄｙｎｅ  Ａ  ５６７がガウス統計を有するジッタコンポーネントを持つ２ＭＨｚで繰り返されるデータ信号を生成するために使用された。ジッタは０平均、１．０３のＲＭＳ値、８ｎｓのピーク・トゥ・ピークを有するように設計された。０．５６６ｎｓの時間分解能をもつ不変コンポーネントＶＤＬは、１５００サンプルでこの信号の特性を測定するために使用され、その結果は図１２ａに示されている。ここで、ＲＭＳ値は１．２７ｎｓであり、ピーク・トゥ・ピーク値は９．０５ｎｓであることが見出された。ＲＭＳ値の場合、実験上のエラーはＶＤＬの時間分解能即ち０．５６６ｎｓの範囲内にある、０．２４ｎｓであった。
【００７４】
第二のテストは１．２２の時間分解能を有する不変コンポーネントＶＤＬを使用して実行された。この場合、ジッタは２．０６ｎｓのＲＭＳ値を有し、１６ｎｓのピーク・トゥ・ピーク値を持つように設計された。この第二の場合に収集された結果は、同様に１５００個のサンプルを使用しており、図１２ｂに示す通りである。測定された分布においては、ＲＭＳ値は２．６４ｎｓであり、ピーク・トゥ・ピーク値は１９．８ｎｓである。ＲＭＳ値の場合、実験エラーは同様にＶＤＬの時間分解能即ち１．２２ｎｓの範囲内にある、０．５８ｎｓであった。
【００７５】
不変コンポーネントＶＤＬの構造を利用する場合に可能とされるテスト時間の減少を説明するために、以下のテーブル１は０．５４６６ｎｓ及び１．２２ｎｓの時間分解能に同調される二つのＶＤＬの各々に必要とされ、さらには同じ時間測定の間両方のＶＤＬが利用される時にも必要とされるテスト時間をまとめている。引用された場合に明らかに明白であるように、二つのＶＤＬが結合される場合に、テスト時間の減少が達成される。時間減少の効率がＶＤＬの時間グリッドの位置に依存しているので、セルの配置に対してより優れた制御を実行するのであれば、より効率的なテスト時間の減少が期待されるであろう。
【００７６】
【表１】
2005521059.tif 000016
【００７７】
本発明の不変コンポーネントＶＤＬ回路は０．１８μｍのＣＭＯＳプロセスで実現された。期待された時間分解能は１０ｐｓのオーダーであった。一つの不変コンポーネントＶＤＬは０．１２ｍｍ２の領域を占領していた。設計は比較的小さいので、多くのジッタ測定テストのコアは同じダイの上に構築され配置されうると考えられる。
【００７８】
結論として、近年、遅延ロックループ（ＤＬＬ）及びベニア遅延線（ＶＤＬ）技術を使用して時間及びジッタの測定デバイスの特性を改善することに多くの努力が費やされている。しかし、これらの方法では異なる非線形時間エラーを減少させるために高度にマッチされたエレメントが必要とされている。エレメントのマッチングを減少させるために、本発明の不変コンポーネントＶＤＬ技術は測定装置がＲＴＬの記述から統合されることを可能とした。さらに、本発明の方法はテスト時間が生成テストの間の重要な考慮すべき要素であるので、更なるハードウエアの必要性を犠牲にしてテスト時間を減少させた。
【００７９】
上述した本発明の実施の形態は例示的であることのみを意図している。従って本発明の範囲は添付された特許請求の範囲に規定される範囲によってのみ制限されることを意図している。
【図面の簡単な説明】
【００８０】
【図１】サブゲート時間分解能を持つＶＤＬの、従来技術の実施の形態である。
【図２】ＶＤＬから直接時間変化のヒストグラムを得ることが出来る回路の、従来技術の実施の形態である。
【図３】本発明に従った、不変コンポーネントＶＤＬのブロック図である。
【図４】図４ａは、本発明に従って使用され得るエッジ検出器の実施を示している。図４ｂは、図４ａのエッジ検出器の実施における時間上の振る舞いを示している。
【図５】本発明に従って使用され得るリング発振器を示している。
【図６】図６ａは、本発明に従って使用され得る位相検出器の実施を示している。図６ｂは、図６ａの位相検出器の実施における時間上の振る舞いを示している。
【図７】本発明の例示的な実施の形態に対する回路図を示している。
【図８】図８ａは、較正モードの間における、リング発振器と位相検出器の対応した応答と間の時間的な関係を示している。図８ｂは、測定モードの間の、リング発振器と位相検出器の対応した応答と間の時間的な関係を示している。
【図９】本発明に従って使用され得る、不変コンポーネントＶＤＬ構造のアレイを示している。
【図１０】図９のＶＤＬアレイ構造の個別のＶＤＬの間の、例示的な時間上の関係を示している。
【図１１】図９のＶＤＬアレイ構造と結合して使用され得るコントローラの例を示している。
【図１２ａ】０．５６６ｎｓの時間分解能を有するように構成された本発明のＶＤＬを使用して測定されたヒストグラムを示している。
【図１２ｂ】１．２２ｎｓの時間分解能を有するように構成された本発明のＶＤＬを使用して測定されたヒストグラムを示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２ａ】
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【図１２ｂ】
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【図１３】
2005521059.tif 000033
【図１４】
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【図１５】
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【手続補正書】
【提出日】平成16年11月30日(2004.11.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一のイベントと第二のイベントとの間の時間差を測定する方法であって、
前記第一のイベントを検出すると発振周期Ｔｓを有する第一の発振信号を生成する第一の発振器回路をトリガーするステップと、
前記第二のイベントを検出すると発振周期Ｔｆを有する第二の発振信号を生成する第二の発振器回路をトリガーするステップであって、ＴｓはＴｆとは等しくなく、ＴｓとＴｆとの間の差ΔＴはＴｓ及びＴｆのいずれに対して小さいことを特徴とする、ステップと、
前記第一の発振信号と前記第二の発振信号の間の位相変化を検出するステップと、
前記第一のイベントと前記第二のイベントの間の時間差を、ＴｓとＴｆとの間の前記差ΔＴ及び前記検出された位相変化が発生する前記第一の発振器回路及び前記第二の発振器回路のいずれか一つのサイクル数のカウントＮｍから決定するステップと、
を含む、方法。
【請求項２】
前記位相変化を検出するステップは、前記第一の発振信号と第二の発振信号との間の位相差を測定するステップを含むことを特徴とする、請求項１に記載の方法。
【請求項３】
前記位相変化を検出するステップは、前記第一の発振信号の相対的な位置が前記第二の発振信号に対してリードしている関係から遅れた関係へ移行する時を決定するステップをさらに含むことを特徴とする、請求項２に記載の方法。
【請求項４】
前記第一のイベントと第二のイベントの間の時間差を測定する前に較正シーケンスを実行するステップであって、前記較正シーケンスは前記第一の発振信号の前記発振周期Ｔｓ、前記第二の発振信号の発振周期Ｔｆ及び前記第一と第二のイベントとの間の固有の遅延差の測定を提供する、ステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記較正シーケンスを実行するステップは、
前記第二のイベントを検出すると各発振周期Ｔｓ及びＴｆを各々が有する第一の発振信号及び第二の発振信号を生成するために前記第一の発振器回路及び第二の発振器回路の各々をトリガーするステップであって、ＴｓはＴｆより大きく、ＴｓとＴｆとの間の差ΔＴはＴｓ及びＴｆのいずれに対して小さいことを特徴とする、ステップと、
前記第一の発振信号と第二の発振信号の間に第一の位相変化が検出されるまで前記第二の発振器回路のサイクルの数Ｎ０をカウントするステップであって、前記第一の位相変化は、前記第一の発振信号の相対的な位置が前記第二の発振信号に対してリードしている関係から遅れる関係へ移行する時における第一の発生である、ステップと
前記第一の発振信号と第二の発振信号との間に後続した位相変化が検出されるまで前記第二の発振器回路のサイクルの数Ｎｄをカウントするステップであって、前記後続した位相変化は前記第一の発振信号の相対的な位置が前記第二の発振信号に対してリードしている関係から遅れる関係へ移行する時における第二の発生である、ステップと、
前記第一に検出された位相変化から前記後続して検出された位相変化までの周期時間Ｔｏｄを測定するステップと、
を含む、請求項４に記載の方法。
【請求項６】
前記第一のイベントはデータ信号の上りエッジであり、前記第二のイベントはクロック信号の上りエッジであり、前記時間差はジッタの値であることを特徴とする、請求項１に記載の方法。
【請求項７】
第一のイベントと第二のイベントとの間の時間差を測定する装置であって、
前記第一のイベントを検出すると、発振周期Ｔｓを有する第一の発振信号を生成するように適応された第一の発振器回路と、
前記第二のイベントを検出すると、発振周期Ｔｆを有する第二の発振信号を生成するように適応された第二の発振器回路であって、ＴｓはＴｆに等しくなく、ＴｓとＴｆとの間の差ΔＴはＴｓ及びＴｆのいずれに対して小さいことを特徴とする、第二の発振器回路と、
前記第一の発振信号と前記第二の発振信号の間の位相の変化を検出する手段と、
前記第一のイベントと前記第二のイベントの間の時間差をＴｓとＴｆとの間の前記差ΔＴ、前記検出された位相の変化が発生する前記第一の発振器回路及び前記第二の発振器回路のいずれか一つのみのサイクルの数のカウントから決定する手段と、
を含む、装置。
【請求項８】
前記第一の発振器回路と第二の発振器回路はリング発振器回路であることを特徴とする、請求項７に記載の装置。
【請求項９】
前記第一のイベントはデータ信号の上りエッジであり、前記第二のイベントはクロック信号の上りエッジであり、前記時間差はジッタの値であることを特徴とする、請求項７に記載の装置。
【請求項１０】
前記ジッタのヒストグラムを構築するように複数の測定された時間差を累積し、処理するため積分器をさらに含むことを特徴とする、請求項９に記載の装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
【図１】サブゲート時間分解能を持つＶＤＬの、従来技術の実施の形態である。
【図２】ＶＤＬから直接時間変化のヒストグラムを得ることが出来る回路の、従来技術の実施の形態である。
【図３】本発明に従った、不変コンポーネントＶＤＬのブロック図である。
【図４】図４ａは本発明に従って使用され得るエッジ検出器の実施を示している。図４ｂは図４ａのエッジ検出器の実施における時間上の振る舞いを示している。
【図５】本発明に従って使用され得るリング発振器を示している。
【図６】図６ａは本発明に従って使用され得る位相検出器の実施を示している。図６ｂは図６ａの位相検出器の実施における時間上の振る舞いを示している。
【図７】本発明の例示的な実施の形態に対する回路図を示している。
【図８】図８ａは較正モードの間における、リング発振器と位相検出器の対応した応答と間の時間的な関係を示している。図８ｂは測定モードの間の、リング発振器と位相検出器の対応した応答と間の時間的な関係を示している。
【図９】本発明に従って使用され得る、不変コンポーネントＶＤＬ構造のアレイを示している。
【図１０】図９のＶＤＬアレイ構造の個別のＶＤＬの間の、例示的な時間上の関係を示している。
【図１１】図９のＶＤＬアレイ構造と結合して使用され得るコントローラの例を示している。
【図１２ａ】０．５６６ｎｓの時間分解能を有するように構成された本発明のＶＤＬを使用して測定されたヒストグラムを示している。
【図１２ｂ】１．２２ｎｓの時間分解能を有するように構成された本発明のＶＤＬを使用して測定されたヒストグラムを示している。
【図１３】本発明のタイミング測定システムのブロック図を示している。
【図１４】テスト減少特性を含む、本発明のタイミング測定システムの一つの実施の形態に従ったブロック図である。
【図１５】本発明の時間測定システムの測定始動信号、ジッタ・フリー基準信号及び測定信号の間の例示的なタイミングの関係を示すブロック図である。
【国際調査報告】
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