(57)【要約】ベースバンド整形デバイスは、入力アドレス・バス、マルチプレクサ入力及び係数値出力をそれぞれ有する複数の係数メモリを備える。デバイスは、係数値出力のそれぞれ１つに結合された入力、デジタル／アナログ・クロック入力及び出力をそれぞれ有する複数のシフトレジスタを更に備える。デバイスは、第１のシフトレジスタの出力のそれぞれ１つに結合された入力と出力とをそれぞれ有する複数の負値回路、第１のシフトレジスタの出力のそれぞれ１つに結合された第１の入力、及び、複数の負値回路の出力のそれぞれ１つに結合された第２の入力をそれぞれ有する複数のマルチプレクサを更に備える。デバイスは、複数の第２のシフトレジスタと複数の第２のシフトレジスタとに結合された複数の入力を有する加算器を更に備える。
2005524282.tif 000002
【特許請求の範囲】
【請求項１】
ベースバンド信号を整形する方法であって、
それぞれがフィルタ応答波形値を表す複数の係数値を有する複数の係数メモリを設けること、
該係数メモリそれぞれの係数メモリ・アドレスを求めること、
前記複数の係数メモリそれぞれをアドレス指定すること、
前記複数の係数メモリそれぞれからアドレス指定された係数値を検索すること、
前記複数の係数値の前記検索された係数値それぞれに負の値を提供すること、
前記ベースバンド信号に応答して、前記検索された係数値と前記負の値とのうちの一方を選択すること、及び、
各係数メモリから選択された前記値を合計して整形信号を供給すること、
を含む方法。
【請求項２】
同相ベースバンド信号及び直交ベースバンド信号を整形するために前記複数の係数メモリを共有することを更に含む、請求項１記載の方法。
【請求項３】
前記複数のメモリを共有することは、
クロック信号の第１のエッジで前記同相ベースバンド信号に対応する前記係数値の１つを検索すること、及び、
前記クロック信号の異なる第２のエッジで前記直交ベースバンド信号に対応する前記係数値の１つを検索すること、
を含む、請求項２記載の方法。
【請求項４】
前記クロック信号はデジタル／アナログ・コンバータ・クロック信号を含む、請求項３記載の方法。
【請求項５】
係数メモリ・アドレスを決定することは、
前記ベースバンド信号を構成する複数のシンボルそれぞれに所定数のサンプルを提供する増分を決定すること、及び、
各シンボルの前記所定数のサンプル及び所定の係数メモリ・サイズに応答して、アドレス・カウンタを増分すること、
を含む、請求項１記載の方法。
【請求項６】
前記ベースバンド信号は同相信号及び直交信号を含み、
前記係数値を選択することは、前記同相信号に応答して同相値を選択し、前記直交信号に応答して直交値を選択することを含み、
前記選択された値を合計することは、各係数メモリから選択された前記同相値を合計して整形された同相信号を供給すること、及び、各係数メモリから選択された前記直交値を合計して整形された直交信号を供給することを含む、請求項１記載の方法。
【請求項７】
前記負の値は、２の補数値とオフセット２進数値と符号付きの振幅値とのうちの少なくとも１つを含む、請求項１記載の方法。
【請求項８】
複数の係数メモリを設けることは、係数メモリ記憶容量が最小化されるように少なくとも２つのフィルタ係数を組み合わせて、前記複数の係数値を形成することを含む、請求項１記載の方法。
【請求項９】
複数の係数メモリを設けることは、複数のロールオフ・ファクタに対応する係数メモリを設けることを更に含む、請求項１記載の方法。
【請求項１０】
前記複数の係数メモリは、第１のフィルタ応答値と第２のフィルタ応答値との和と差のうちの１つを更に含む、請求項１記載の方法。
【請求項１１】
前記第１のフィルタ応答及び前記第２のフィルタ応答は対称である、請求項１０記載の方法。
【請求項１２】
係数値を検索することは、
前記係数メモリをアドレス指定する複数の論理出力を有するアドレス・カウンタを設けること、及び、
前記論理出力から選択された論理出力に応答して、前記和を検索するか、前記差を検索するかを決定すること、
を含む、請求項１０記載の方法。
【請求項１３】
出力、前記アドレス・カウンタの論理出力に結合された第１の入力、同相データ・シンボル・ビットに結合された第２の入力及び直交データ・シンボル・ビットに結合された第３の入力を有する論理回路を設けること、及び、
該論理回路の前記出力に応答して、前記検索された値を選択するか、前記負の値を選択するかを決定すること、
を更に含む、請求項１２記載の方法。
【請求項１４】
前記選択された値を合計することは、
パイプライン・レジスタにそれぞれ結合された複数の加算器段階を設けること、
デジタル／アナログ・コンバータ（Ｄ／Ａ）のレートで前記パイプライン・レジスタをクロック制御すること、及び、
最終加算器段の後に前記合計値をスケーリングしフォーマットすること、
を含む、請求項１０記載の方法。
【請求項１５】
係数毎の検索数がシンボル・レートで除算した前記デジタル／アナログ（Ｄ／Ａ）・レートに等しいように、前記ベースバンド信号は前記シンボル・レートでクロック制御され、前記係数の検索は前記Ｄ／Ａレートでクロック制御される、請求項１０記載の方法。
【請求項１６】
前記フィルタ波形は二乗余弦を含む、請求項１０記載の方法。
【請求項１７】
前記フィルタ波形は平方根二乗余弦を含む、請求項１０記載の方法。
【請求項１８】
ベースバンド信号を整形する方法であって、
或る瞬間での係数値をそれぞれ示す複数のデジタル・ワードを設けること、
前記ベースバンド信号に応答して、前記デジタル・ワードと該デジタル・ワードの対応する負の値とのうちの一方を選択すること、及び、
該選択されたデジタル・ワードを合計してベースバンド整形信号を供給すること、
を含む方法。
【請求項１９】
複数のデジタル・ワードを設けることは、係数メモリの記憶容量が最小化されるように少なくとも２つのフィルタ係数を組み合わせて、前記複数の係数値を形成することを含む、請求項１８記載の方法。
【請求項２０】
それぞれが入力アドレス・バスとマルチプレクサ入力と係数値出力とを有する複数の係数メモリと、
それぞれが前記係数値出力のそれぞれ１つに結合された入力とデジタル／アナログ（Ｄ／Ａ）・クロック入力と出力とを有する複数の第１のレジスタと、
それぞれが該第１のレジスタの出力のそれぞれ１つに結合された入力と出力とを有する複数の負値回路と、
それぞれが、前記第１のレジスタの出力のそれぞれ１つに結合された第１の入力と、前記複数の負値回路の前記出力のそれぞれ１つに結合された第２の入力とを有する複数の２：１マルチプレクサと、
それぞれが、該複数の２：１マルチプレクサの前記出力のそれぞれ１つに結合された入力とデジタル／アナログ（Ｄ／Ａ）・クロック入力と出力とを有する複数の第２のレジスタと、
該複数の第２のレジスタのそれぞれ１つに結合された複数の入力を有する加算器と、
を備えるデバイス。
【請求項２１】
それぞれの前記複数の負値回路は、２の補数論理素子とオフセット二進数論理素子と符号付き振幅論理素子とのうちの少なくとも１つを備える、請求項２０記載のデバイス。
【請求項２２】
係数メモリの入力アドレス・バスに結合された出力を有する係数アドレス発生器を更に備え、前記入力アドレスは複数のアドレス線を有する、請求項２０記載のデバイス。
【請求項２３】
前記係数アドレス発生器は、
複数のアドレス出力線を有する加算器と、
前記複数のアドレス出力線に結合され、クロックされたアドレス線出力とアドレス・カウンタ最上位ビット出力とを有するアドレス・レジスタと、
前記クロックされたアドレス線出力に結合されたアドレス入力と、前記アドレス・カウンタ最上位ビット出力に結合されたアドレス・カウンタ最上位ビット入力と、前記係数メモリのアドレス・バスの前記複数のアドレス線の中の対応する複数のアドレス線に結合された出力とを有する排他的論理和論理ゲート（ＸＯＲ）アレイと、
一対のベースバンド・ビット信号に結合された入力と、前記係数メモリのアドレス・バスの前記複数のアドレス線の１つに結合された出力とを有するＸＯＲマルチプレクサと、
を更に備える、請求項２２記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的にはＲＦ搬送波信号の変調に関し、より詳細には、ＱＰＳＫ変調のためにベースバンド信号を整形するシステム及び技術に関する。
発明の背景
通信の用途では、多くの場合、多相変調技術を用いて電話及び衛星データ通信でのバンド幅効率を上げ、複数ビット・シンボルとして、また、特定の直交位相変調（ＱＰＳＫ）において２値データを伝送することが望ましい。しかし、ＱＰＳＫ変調をデータ通信端末で使用する場合、無線周波数（ＲＦ）変調信号のスペクトル特性を制限して符号間干渉を低減するという要求があることが多い。当技術分野において既に知られているように、ベースバンド信号を整形するいくつかのフィルタリング技術があり、デジタル信号は直交信号とも呼ばれる２つのデータ・ストリーム、即ち、同相信号及び直交信号にＲＦ変調前に分離される。
【０００２】
フィルタを実現する従来の技術は、デジタル／アナログ・コンバータのクロック・レートに等しい周波数Ｆｄａで生成されるデータ・サンプルを有する出力を供給する平方根二乗余弦（ＳＲＲＣ）フィルタを含む。典型的なフィルタ回路としては、１／（Ｆｄａ）の時間間隔でフィルタ・タップを有するタップ付き遅延線フィルタが挙げられる。入力ビットはシンボル・レート（Ｒｓ）で到来する。典型的には、フィルタ係数は、インパルス信号に対する応答が時間領域においてＳＲＲＣ特性波形であるように選択される。無線周波数（ＲＦ）搬送波を変調するためにベースベンド信号を供給するよう、インパルス信号はシンボル毎に１つずつフィルタに入力される。
【０００３】
このインパルス信号は、（データ「０」に対する）値＋１又は（データ「１」に対する）−１とその後に続く値０の若干のサンプルからなる。典型的なフィルタにおいては、多くの乗算器はその係数に値０を乗算するため使用されていない。これにより、必ずしも必要ではないデジタル論理が追加されることになる。
【０００４】
通信の用途では、低コストでコンパクトなサイズであることが重要な考慮事項である。上に述べたようなデジタル・フィルタは、多くの場合、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）及び特定用途向け集積回路（ＡＳＩＣ）として実現される。特定のフィルタの実現に必要な回路部を低減することにより、フィルタのコスト及びサイズを削減することができる。
【０００５】
したがって、フィルタリングされたベースバンド信号を生成するための係数値の記憶専用の「回路の量を削減することを含み、ベースバンド・フィルタを実現するデジタル論理のサイズ及びコストを削減することが望ましい。
【０００６】
発明の概要
本発明によれば、デバイスは、それぞれが入力アドレス・バス、マルチプレクサ入力及び係数値出力を有する複数の係数メモリを備える。また、デバイスは、それぞれが係数値出力のそれぞれ１つに結合された入力、デジタル／アナログ（Ｄ／Ａ）クロック入力及び出力を有する複数の第１のシフトレジスタを備える。デバイスは、それぞれが第１のシフトレジスタの出力のそれぞれ１つに結合された入力と出力とを有する複数の負値回路、及び、それぞれが第１のシフトレジスタの出力のそれぞれ１つに結合された第１の入力と複数の負値回路の出力のそれぞれ１つに結合された第２の入力とを有する複数の２：１マルチプレクサを更に備える。また、デバイスは、それぞれが複数の２：１マルチプレクサの出力のそれぞれ１つに結合された入力とデジタル／アナログ（Ｄ／Ａ）・クロック入力と出力とを有する複数の第２のシフトレジスタ、及び、複数の第２のシフトレジスタのそれぞれ１つに結合された複数の入力を有する加算器を備える。このような構成により、フィルタを実現するデジタル論理と、フィルタリングされたベースバンド信号を生成する係数値の記憶専用の回路の量とが低減される。
【０００７】
本発明の更なる態様によれば、ベースバンド信号を整形する方法は、それぞれがフィルタ応答波形値を表す複数の係数値を有する複数の係数メモリを設けること、及び、それぞれの係数メモリの係数メモリ・アドレスを決定することを含む。更に、本方法は、複数の係数メモリのそれぞれをアドレス指定すること、複数の係数メモリのそれぞれからアドレス指定された係数値を検索すること、係数値の検索された係数値のそれぞれに負の値を提供すること、ベースバンド信号に応答して、検索された値と負の値とのうちの一方を選択すること、及び、各係数から選択された値を合計して整形信号を供給することを含む。この技術により、フィルタ係数に対する記憶要件が低減された平方根二乗余弦フィルタを効率的に実現することができる。
【０００８】
本発明の上記特徴並びに本発明自体は、以下の図面の説明からより完全に理解することができる。
発明の詳細な説明
本発明の詳細な説明を提供する前に、本説明において使用される用語のいくつかを定義することが有用であり得る。本明細書で使用されるように、２の補数の論理係数及び論理ブロックは、デジタル信号値の負の表現、特に、フィルタ係数の負の値を指す。既知のように、加算器に対する従来の論理構築ブロックは２の補数のアーキテクチャを用いる。２の補数の表現の代わりに、オフセット２進数や符号付きの振幅表現等の、負の係数の他の表現を対応する負値論理回路とともに使用してもよいことが当業者に理解されよう。
【０００９】
本発明の目的のために、本明細書で使用されるように、「係数」という用語は、一般的には、特定のフィルタを実現するために入力ビット・ストリームを乗算するのに使用されるファクタを指す。係数は、特定のフィルタ波形のフィルタ応答波形値を表す離散デジタル・サンプルである複数の係数値を含む。例えば、Ｃ０は特定のフィルタにおいて使用すべき第１の係数を表す。係数値Ｃ００〜Ｃ０Ｎは係数の離散サンプルを表し、これらの値は係数メモリに記憶される。係数値は係数（ここではＣ０）とサンプル番号０〜Ｎとによってアドレス指定される。Ｎはシンボル・レートとＤ／Ａコンバータのクロック・レートとの間の関係によって決まる。例えば、Ｄ／Ａクロック・レートがシンボル・レートの１６倍である場合、Ｎは１５に等しく、係数毎に１６個のサンプルがある。
【００１０】
本発明の１つの発明概念は、フィルタ係数が対称なので係数値の記憶要件を低減することができるということの認識から生じた。係数値の負の値（例えば２の補数）を取る能力により、組み合わせられた係数値を記憶することによって、係数は、ベースバンド信号整形フィルタ値の記憶に必要なメモリ量を例えば半減するよう組み合わされる。アドレス発生回路が、係数メモリをアドレス指定して、ベースバンド信号に応答して係数値を適切な順序で提供するよう設けられる。
【００１１】
ここで図１を参照すると、本発明に係る例示的なＱＰＳＫ変調器１００は、同相ベースバンド・ビット整形回路１０４Ｉ及び直交ベースバンド・ビット整形回路１０４Ｑ（まとめてベースバンド・ビット整形回路１０４と呼ぶ）に結合された送信データ・インタフェース１０２を備える。ベースバンド・ビット整形回路１０４Ｉ、１０４Ｑはそれぞれ、複数の同相データ・シンボルと直交データ・シンボルとによって提供される直列ビット・ストリームを受け取る入力を備える。ベースバンド・ビット整形回路１０４Ｉ、１０４Ｑはそれぞれ、マスタ・クロック信号、デジタル／アナログ・コンバータ（Ｄ／Ａ）・クロック信号及びシンボル（ＳＹＭ）・クロック入力を含むタイミング信号及び制御信号をタイミング・制御回路１１８から受け取る。また、各回路１０４Ｉ、１０４ＱはＤ／Ａ出力を備える。また、ＱＰＳＫ変調器１００は、それぞれがベースバンド・ビット整形回路１０４Ｉ、１０４ＱのＤ／Ａの出力に結合された一対のデジタル／アナログ・コンバータ（Ｄ／Ａ）１０６を備える。Ｄ／ＡはＲＦ変調器１０８に結合され、ＲＦ変調器１０８はアップコンバータ１１０に結合される。アップコンバータ１１０は電力増幅器１１２に結合され、電力増幅器１１２はダイプレクサ１１４に結合され、ダイプレクサ１１４は既知のようにアンテナ１１６に結合される。
【００１２】
一つの実施の形態においては、送信データ・インタフェース１０２とベースバンド・ビット整形回路１０４との部分を備えるＱＰＳＫ変調器１００は、衛星通信変調器におけるフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）において実現される。送信データ・インタフェース１０２及びベースバンドビット整形回路１０４はデータ（シンボルとしてグループ化される）を処理し、処理された信号を離散デジタル波形値として２つのＤ／Ａ１０６に供給する。
【００１３】
送信データ・インタフェース１０２は直列データをベースバンド・ビット整形回路１０４に提供し、無線周波数搬送波を変調するために同相波形及び直交波形を供給する。一つの実施の形態では、送信データ・インタフェース１０２は、データの送信のために同期直列インタフェース又は非同期並列インタフェースを選択する。同期直列インタフェースを利用する場合は、外部送信回路は、タイミング・制御回路１１８によって提供されるクロック・シンボル・クロックの各立ち上がりエッジに１ビットＩ及び１ビットＱを含む２ビットの各データ・シンボル（マルチビット２進データ）を提供する。非同期並列インタフェースを利用する場合は、送信すべきデータは、シンボルとしてバイト幅制御／状態バスを通して送信データ・インタフェース１０２に送られ、先入れ先出しレジスタ（ＦＩＦＯ）（図示せず）でバッファリングされる。ＦＩＦＯは送信データ・インタフェース１０２の一部として実現され、外部のプロセッサ（図示せず）が送信前に複数バイトのメッセージ・データを送信データ・インタフェース１０２に送ることができるようにする。次いで、ＦＩＦＯのバイト幅の出力は、クロック・シンボル・クロックの各立ち上がりエッジでＱＰＳＫ変調のための２つのビット・シンボルに並列／直列変換される。図１の例示的な実施の形態はＱＰＳＫ変調１００に可能ないくつかの構成の１つを示していることが理解されよう。
【００１４】
ベースバンドビット整形回路１０４は、図２Ａ〜図４Ｄに関連して更に説明するように、送信データ・インタフェースにより供給されたシリアル・データを整形し、フィルタリングされたベースバンド信号を表すデジタル波形をデジタル／アナログ・コンバータ１０６に供給する。デジタル／アナログ・コンバータ１０６は、ＲＦ搬送波信号を変調するためにアナログ波形をＲＦ変調器１０８に供給し、ＲＦ搬送波信号はアップコンバータ１１０によって高い周波数に変換される。電力増幅器１１２はアップコンバートされた信号を増幅し、次いでダイプレクサ１１４がこの信号を受け取る。送信モードでは、ダイプレクサ１１４はアップコンバートされて増幅された信号を送信のためにアンテナに送る。
【００１５】
ここで図２Ａ〜図２Ｄを参照すると、ベースバンド・ビット整形回路１０４Ｉ（図１）と同様の同相ベースバンド・ビット整形回路２００Ｉは、複数の遅延素子２０３及び複数のタップ２０５を有していて同相データ・ビット・ストリームに結合されるタップ付き遅延線２０２Ｉを備える。回路２００Ｉは、遅延線２０２Ｉの対応するタップ２０５にそれぞれ結合された複数の段２０４ａ〜２０４ｎ（一般に段２０４と呼ぶ）を更に備える。それぞれの段２０４は加算器２０６Ｉの対応する入力に結合された出力を有し、加算器２０６Ｉはスケーラ回路２０８Ｉの入力に結合された出力を有する。スケーラ２０８Ｉは同相Ｄ／Ａ（図示せず）に結合された出力を有する。直交ベースバンド・ビット整形回路２００Ｑも同様の構成の回路を備える。
【００１６】
ベースバンド・ビット整形回路１０４Ｑ（図１）と同様の直交ベースバンド・ビット整形回路２００Ｑは、複数の遅延素子２１３及び複数のタップ２１５を有していて直交データ・ビット・ストリームに結合されるタップ付き遅延線２０２Ｑを備える。回路２００Ｑは、遅延線２０２Ｑの対応するタップ２１５にそれぞれ結合された複数の段２１４ａ〜２１４ｎ（一般に段２１４と呼ぶ）を更に備える。それぞれの段２１４は加算器２０６Ｑの対応する入力に結合された出力を有し、加算器２０６Ｑはスケーラ回路２０８Ｑの入力に結合された出力を有する。スケーラ２０８Ｑは同相Ｄ／Ａ（図示せず）に結合された出力を有する。
【００１７】
ここで図２Ｅを参照すると、図２Ａ〜図２Ｄのベースバンド整形回路２００Ｉの各段２０４は、アドレス・バス２３０を介して係数アドレス発生器２２８に結合された係数メモリ２２０を備える。係数メモリ２２０は、係数アドレス発生器２２８に結合されたクロック入力信号２３２を備える。係数メモリ２２０は、マルチプレクサ２２６の第１の入力に結合された係数メモリ出力２２２を備える。係数メモリは負値回路２２４（ここでは２の補数回路）にも結合され、係数メモリ出力２２２の負の値をマルチプレクサ２２６の第２の入力に提供する。マルチプレクサ２２６は、遅延線２０２の対応するタップ２０５（図２Ａ〜図２Ｄ）に結合された選択入力２３４と出力２４０とを備える。同様の回路が図２Ａ〜図２Ｄの回路２００Ｑの各段２１４に使用されることを理解されたい。
【００１８】
図２Ａ〜図２Ｅを参照すると、動作において、ベースバンドビット整形回路２００は、被変調出力搬送波のスペクトル制限に必要なデジタル信号処理を提供する。係数アドレス発生器２２８はＤ／Ａクロックによってクロック制御されて、係数メモリをアドレス指定する係数アドレスを供給し、Ｄ／Ａクロック周波数で波形サンプルを提供する。ＱＰＳＫ変調を提供する一つの実施の形態では、ベースバンド・ビット整形波形は様々なロールオフ・ファクタを有する平方根二乗余弦（ＳＲＲＣ）波形である。一つの実施の形態においては、ロールオフ・ファクタは２５％、３５％、５０％及び７０％において選択可能である。ロールオフ・ファクタは、バーストと呼ばれる一連のシンボルの１回の伝送において一定に保たれる。各ロールオフ・ファクタ毎に、異なる組の係数値が係数メモリ２２０に記憶される。異なるロールオフ・ファクタが選択されたときに異なる組の係数値をメモリ２２０にロードすること、又は、各組の係数値に異なるセクションを有する１つの大きなメモリを有することを含むいくつかのメモリ構成を提供することができることが当業者に理解されよう。特定の組の係数メモリ値が特定のバーストに選択された後、係数アドレス発生器２２８は係数メモリ２２０の選択された組の係数値をアドレス指定する。特定のロールオフ・ファクタが、送信バンド幅、送信機電力増幅器１１２（図１）及び受信機の複雑性に応じて特定のバーストに対して選択される。ロールオフ・ファクタが低いほど（例えば２５％）、使用されるリンク・バンド幅は小さくなるので、低いロールオフ・ファクタほど、利用可能な限られたバンド幅を他のリンクがより多く使用することができて有利である。しかし、ロールオフ・ファクタが低ければ低いほど、平均送信電力に対するピーク送信電力の比率が高くなる。比率が高ければ高いほど、送信機電力増幅器はより高いピーク電力能力を有する必要があり、これにより送信機はより複雑になる。また、ロールオフ・ファクタが低いほど、送信波形を受け取る受信機において必要な整合フィルタは長くなる。これにより受信機は一層複雑になる。ロールオフ・ファクタが高いほど（例えば７０％）、使用されるリンク・バンド幅が大きくなるので、高いファクタほど、他のリンクが利用可能な限られたバンド幅の量が少なくなって不利である。しかし、ロールオフ・ファクタが高ければ高いほど、平均送信電力に対するピーク送信電力の比率が低くなる。比率が低いと、送信機電力増幅器は低いピーク電力能力を有することができ、これにより送信機の複雑性が低くなる。ロールオフ・ファクタが低ければ低いほど、送信波形を受け取る受信機において必要な整合フィルタは短くなる。これにより受信機の複雑性が低くなる。係数メモリ間の切り替えの柔軟性を提供するには、更なる記憶容量が必要であり得るが、全体的な記憶要件は本発明によって低減される。係数が本発明によって提供されると、既知の技術と上述のトレードオフを用いて、異なるロールオフ・ファクタに対応するメモリ・バンク又は他の係数の構成を選択することができることが当業者に理解されよう。
【００１９】
段２０４Ｉは、所望のロールオフ・ファクタに基づいて所定の組の係数を各タップに有する（ここでは８シンボル長の）タップ付き遅延線構造を有するデジタル・フィルタの１つのタップとして動作する。データは係数で乗算され、各タップからの結果が加算器２０６Ｉにおいて加算され、スケーラ回路２０８Ｉによってスケーリングされ、次いでＤ／Ａコンバータ１０６（図１）を駆動するのに使用される。この構造はＩチャネル及びＱチャネルに対して同じである。段２０４Ｉは補間フィルタ・タップであるため、フィルタにより処理されるあらゆるシンボル毎に、Ｄ／Ａコンバータ１０６に供給される波形にＮＩＮＴ個のサンプルがある。但し、ＩＮＴは補間を指し、ＮＩＮＴ＝（Ｄ／Ａクロック・レート）／（シンボル・レート）であり、ＮＩＮＴ＝Ｎ＋１であり、Ｎは上述のサンプル数を指す。
【００２０】
シンボル・ビット係数は、各シンボルの値（＋１又は−１）に従って、それぞれの符号を変更する又は変更しないことによって「乗算」される。２の補数の演算を用いる一つの実施の形態では、この演算は係数値又はその「２の補数」値を使用することに対応する。各シンボルは各係数を１度だけ乗算することに留意されたい。その効果は、フィルタが８ＮＩＮＴ長のタップ付き遅延線フィルタ（８タップ・フィルタの場合）であり、タップ付き遅延線への入力としてインパルス（＋１又は−１の後に［ＮＩＮＴ−１］個の０が続く）を有する場合と同じである。
【００２１】
フィルタをアナログで実現する際には、インパルス（＋１又は−１の後に［ＮＩＮＴ−１］個の０が続く）がタップ付き遅延線に入力される代わりに、＋１又は−１がＮＩＮＴ回繰り返される。２番目の場合（繰り返し）では、波形の送信スペクトルは［ｓｉｎｅ（ｆｘ）／（ｆｘ）］関数で乗算され、これは「ｓｉｎｃ（ｆｘ）」と定義される。ここで、ｆは搬送波からの周波数オフセットであり、ｘはシンボル・レートに依存するファクタである。これを補償するために、係数は、所望のスペクトルに［１／ｓｉｎｃ（ｆｘ）］＝［（ｆｘ）／ｓｉｎｅ（ｆｘ）］を乗算した後、係数は所望のスペクトルの逆フーリエ変換から計算される。これはいわゆる「逆ｓｉｎｃ関数補償」である。本発明はインパルスの数学的に等価なものを実現するため、この逆ｓｉｎｃ関数補償は不要である。
【００２２】
ここで図３Ａ〜図３Ｃを参照すると、本発明の更なる態様によるベースバンド整形回路３００の概略図は、図２Ａ〜図２Ｄの遅延線２０２Ｉと同様のタップ付き遅延線３０２Ｉ、及び、遅延線２０２Ｑと同様のタップ付き遅延線３０２Ｑを備える。タップ付き遅延線３０２Ｉは同相データ・ビット・ストリーム（Ｉデータ）と結合され、タップ付き遅延線３０２Ｑは直交データ・ビット・ストリーム（Ｑデータ）と結合される。回路３００は、遅延線３０２Ｉ、３０２Ｑの対応するタップにそれぞれ結合された複数の段３０４ａ〜３０４ｎを更に備える。各段３０４は、加算器／スケーラ回路３０６Ｉの対応する入力及び加算器／スケーラ回路３０６Ｑの対応する入力にそれぞれ結合された出力を有する。加算器／スケーラ３０６Ｉは同相Ｄ／Ａ（図示せず）に結合された出力を有し、加算器／スケーラ３０６Ｑは直交Ｄ／Ａ（図示せず）に結合された出力を有する。回路３００は、Ｄ／Ａサンプル・クロックに結合されたクロック入力３１０、段３０４の第１の部分の係数メモリに結合されたアップ・アドレス出力３１２、及び、段３０４の第２の部分の係数メモリに結合されたダウン・アドレス出力３１４を有する共通の係数アドレス発生器３０８を備える。第１の複数の段３０４は、Ｄ／Ａクロックによってクロック制御される係数アドレス発生器３０８に結合されたアップ・アドレス・バス３１２に結合される。係数アドレス発生器３０８は、第２の複数の段３０４に結合されたダウン・アドレス・バス３１４にも結合される。ベースバンド整形回路３００の１つの発明的な特徴は、Ｉチャネル及びＱチャネルにおいて各対応するタップに同じ係数が使用されるため、論理（例えば、アドレス発生器及びマルチプレクサ）及び係数メモリをＩチャネル及びＱチャネルで共有することができるという事実を利用する。
【００２３】
ここで図３Ｄを参照すると、図３Ａ〜図３Ｃのベースバンド整形回路３００の各段３０４は、アドレス・バス３３０によって係数アドレス発生器３０８に結合された係数メモリ３２０を備える。係数メモリ３２０は、必要に応じて、アドレス・バス３３０によってアップ・アドレス・バス３１２又はダウン・アドレス・バス３１４のうちの対応する一方に結合される。係数メモリ３２０は係数メモリ出力レジスタ３２２に結合され、係数メモリ出力レジスタ３２２はマルチプレクサ２３６Ｉの第１の入力とマルチプレクサ３２６Ｑの第１の入力とに結合される。また、係数メモリ３２０は、負値回路３２４（ここでは２の補数回路）に結合され、係数メモリの出力３２２の負の値をマルチプレクサ３２６Ｉの第２の入力とマルチプレクサ３２６Ｑの第２の入力とに提供する。マルチプレクサ３２６Ｉは、遅延線３０２Ｉ（図３Ａ〜図３Ｃ）の対応するタップに結合された選択入力３３４Ｉと出力３４０Ｉを備える。マルチプレクサ３２６Ｑは、遅延線３０２Ｑ（図３Ａ〜図３Ｃ）の対応するタップに結合された選択入力３３４Ｑと出力３４０Ｑを備える。整形回路３００のこの実施の形態では、アドレス発生器３０８は、係数の対称性を逆順序で利用して対称に整形された波形を提供することにより、増分アドレスであるアップ・アドレス出力３１２（０から始まって増大する）及び減分アドレスであるダウン・アドレス出力３１４（最大値から始まって減分する）を供給して係数メモリ３２０をアドレス指定する。
【００２４】
段３０４は（図２Ｅに関連して上述した）段２０４と同様に動作し、アドレス指定された係数値と負の係数値をＩデータストリーム及びＱデータストリームに、Ｄ／Ａクロックによってクロック制御されたレートで提供する追加の特徴を有する。
【００２５】
ここで図４Ａ〜図４Ｄを参照すると、本発明の更に別の態様による例示的なベースバンド整形回路４００は、発明的な係数記憶技術を提供する。回路４００は、アドレス・バスと、複数の係数メモリ４２０ａ〜４２０ｎ（一般に係数メモリ４２０と呼ぶ）の対応する１つのマルチプレクサ（ＭＳＢ）入力に結合された複数のマルチプレクサ最上位ビット（ＭＳＢ）出力とを提供する係数アドレス発生器４１６を備える。複数の係数メモリ４２０ａ〜４２０ｎの出力は、同相（Ｉ）出力と直交（Ｑ）出力とをそれぞれ有する対応の複数の段４１８ａ〜４１８ｎ（各段を一般に段４１８と呼ぶ）に結合される。同相（Ｉ）出力は、Ｉ  Ｄ／Ａコンバータ（図示せず）に結合された出力を有するスケール・フォーマット変換器４７０Ｉに出力が結合された加算器４５０Ｉ、４５２Ｉの対応する段に結合される。直交（Ｑ）出力は、Ｑ  Ｄ／Ａコンバータ（図示せず）に結合された出力を有するスケール・フォーマット変換器４７０Ｑに出力が結合された加算器４５０Ｑ、４５２Ｑの対応する段階に結合される。
【００２６】
係数アドレス発生器４１６は複数のマルチプレクサ４０２０７〜４０２３４（一般にマルチプレクサ４０２と呼ぶ）を備え、それぞれのマルチプレクサ４０２は、２段Ｉチャネル入力データ（シンボル）・シフトレジスタ４４０Ｉと２段Ｑチャネル入力データ（シンボル）・シフトレジスタ４４０Ｑとの対応する出力に結合されたＩ入力及びＱ入力を有する。２段シフトレジスタ４４０Ｉ、４４０Ｑは、図４Ｃに示すように、シンボル・クロック及びＤ／Ａクロックによってそれぞれクロック制御されるＩチャネル・データ及びＱチャネル・データを提供するよう、直列及び並列にそれぞれ結合されたシフトレジスタ４４２Ｉ、４４４Ｉ、４４２Ｑ、４４４Ｑを備える。回路４００の全体の動作及び信号の流れは、図４ＣのＩチャネル・シフトレジスタ４４０Ｉ及びＱチャネル・シフトレジスタ４４０Ｑからそれぞれ始まる。各チャネル毎に８個の個々のレジスタ４４２Ｉａ〜４４２Ｉｇ、４４２Ｑａ〜４４２Ｑｇはそれぞれフィルタにおける遅延線の８個のタップを表す。シンボル・データはシンボルク・ロック・レートでクロック制御されて「遅延線」に入る。各シンボル・クロック・サイクルに複数のＤ／Ａクロック・サイクルがあり、ここでは最小で２つのＤ／Ａクロック・サイクルから最大で６４まである。これらのレジスタ４４２の出力は、図４Ａ〜図４Ｂのアドレス発生器４１６中のマルチプレクサ４０２に入力を供給し、シンボル期間全体にわたって一定のままである。同じ係数メモリ４２０が、各Ｄ／Ａクロック・サイクル期間でのＩチャネル及びＱチャネルの係数の生成に使用される。Ｄ／Ａクロック・サイクルの前半でＩチャネル係数が生成され、次にＤ／Ａクロック・サイクルの後半でＱチャネル係数が生成される。また、これらのレジスタ４２２の出力は、レジスタ４４４Ｉａ〜４４４Ｉｇ、４４４Ｑａ〜４４４Ｑｇ（一般にレジスタ４４４と呼ぶ）の対応する入力への入力を供給する。レジスタ４４４の出力は、ＳＥＬＩ０７〜ＳＥＬＱ０７、ＳＥＬＩ１６、ＳＥＬＱ１６等を供給する表２に示す真理値表を実施するデジタル論理回路への入力として出力Ｉ０Ｄ〜Ｉ７Ｄ、Ｑ０Ｄ〜Ｑ７Ｄを提供する。Ｉ０Ｄ〜Ｉ７Ｄ出力信号及びＱ０Ｄ〜Ｑ７Ｄ出力信号は、係数メモリ４２０の出力に対して正しいタイミング関係を提供するよう１つのＤ／Ａクロック・サイクルだけ遅延されたＩ０〜Ｉ７信号及びＱ０〜Ｑ７信号である。
【００２７】
ここで、４つの組み合わせられた係数の組Ｃ０及びＣ７のうちの１つを参照すると、Ｄ／Ａクロック・サイクルの前半の期間に、レジスタ４４２ａ、４４２ｇのＩ０出力及びＩ７出力がＳＥＬＩ／Ｑの状態によって選択され、マルチプレクサ４０２０７を通過してＸＯＲゲート４０４０７の入力に至る。同様に、Ｄ／Ａクロック・サイクルの後半の期間にも、レジスタ４４２のＱ０出力及びＱ７出力が選択され、マルチプレクサ４０２０７を通過してＸＯＲゲート４０４０７に至る。ＸＯＲゲート４０４０７の出力は、以下の表１に記すように、係数メモリへのアドレスの最上位ビットを形成する。ここでＩチャネルを参照すると、ＸＯＲゲートは、シンボル・ビットＩ０、Ｉ７が同じ値を有するか否かを決定する。同じ値とは、正又は負の同じ符号であることを意味する。シンボル・ビットＩ０、Ｉ７が同じ値を有する場合、係数メモリ４２０ａから選択すべき係数値はＩ０＋Ｉ７係数である。シンボル・ビットＩ０及びＩ７が異なる値（逆の符号）を有する場合、Ｉ０−Ｉ７係数が選択される。次いで、係数メモリ４２０ａにおいて所望の係数がアクセスされ、Ｄ／Ａクロックの立ち上がりエッジで所望の係数がレジスタ４３０に記憶される。立ち上がりクロック・エッジ記憶と正（デジタル「１」）イネーブル（ＥＮ）とを有するレジスタ４３０を図４Ａに示す。ＳＥＬＩ／Ｑがハイ（Ｄ／Ａクロック・サイクルの前半）であり、立ち上がりクロック・エッジを提供しているときに、Ｉ係数がレジスタ４３０Ｉに記憶される。ＳＥＬＩ／Ｑがロー（Ｄ／Ａクロック・サイクルの後半）であり、立ち下がりクロック・エッジを提供しているとき（レジスタ４３０Ｑへのクロック入力及びＥＮ入力は反転される）、Ｑ係数がレジスタ４３０Ｑに記憶される。このようにして、Ｉ係数及びＱ係数は１つのＤ／Ａクロック・サイクルでアクセスされる。
【００２８】
【表１】
2005524282.tif 000003
信号４３４Ｉ  ＳＥＬＩ０７が、以下の表２に記す真理値表を実施する論理によって生成される。信号４３４Ｉに応答して、マルチプレクサ４２６はレジスタ４３０の真の出力を現在のシンボルに対するサンプルの前半に対して供給する（例えば、シンボル毎に８個のＤ／Ａサンプルがある場合、前半はサンプル０、１、２、３であり、後半は４、５、６、７である）。マルチプレクサ４２６はサンプルの後半に対してレジスタ４３０の負の（２の補数の）出力４２４を供給する。ＸＯＲゲート４０４０７の出力に依存して、係数メモリ４２０は係数値Ｉ０＋Ｉ７又はＩ０−Ｉ７を提供する。次いで、信号４３４Ｉ  ＳＥＬＩ０７が、２つの残りの係数の組み合わせ、即ち−（Ｉ０＋Ｉ７）又は（Ｉ７−Ｉ０）を選択的に提供する。アドレス・カウンタ最上位ビット（ＡＣＣＭＳＢ）信号は、シンボルの前半のサンプルから後半のサンプルに遷移するときに２値デジタル論理「１」から「０」に変化する。該出力はレジスタ４３２に記憶され、レジスタ４３２は係数値を図４Ｄの一連の加算器４６０への入力として提供する。
【００２９】
対称な係数対が係数メモリ４２０のプログラミングにおいて組み合わせられるので、８個のタップがフィルタにある場合であっても４つの入力のみが各チャネルに加算されることに留意されたい。アドレス発生器４１６について留意する更なるポイントは、アドレス発生器４１６が６ビットの計数で常に２進数で同じ「ロールオーバ」ポイントまでカウントアップされることである（６ビットは０〜６３までのカウントを提供し、それから０に戻って再び開始する）。レジスタ４０６に記憶されるカウントの増分は、シンボル毎のＤ／Ａサンプル数に基づいて変更される（例えば、シンボル毎に８個のサンプルが望まれる場合、８という数がレジスタ４０６に記憶され、シンボル毎に４つのサンプルが望まれる場合、１６という数がレジスタ４０６に記憶される）。
【００３０】
マルチプレクサ４０２のそれぞれは、排他的論理和論理（ＸＯＲ）ゲート４０４の２つの入力に結合された２つの出力を有し、論理ゲート４０４の出力は、対応する係数メモリ４２０のマルチプレクサ（ＭＳＢ）入力に結合される。係数アドレス発生器４１６は、変調器制御／状態バスに結合され且つ複数ビット加算器４０８（ここでは６ビット加算器）の入力に結合された出力を有するレジスタ４０６を更に備える。加算器４０８はレジスタ４１０に結合された出力を有し、レジスタ４１０はＤ／Ａクロックに結合されたクロック入力を有する。レジスタ４１０は加算器によって生成された和である第１の出力を有し、その下位ビット（ここでは下位５ビット）のそれぞれはＸＯＲゲートアレイ４１２の第１の入力に結合される。レジスタ４１０は、加算器４０８によって生成された最上位ビットであってＸＯＲゲート・アレイ４１２の第２の入力と加算器４０８の第２の入力とに結合される第２の出力を有する。ＸＯＲゲート・アレイ４１２は、対応する係数メモリ４２０のアドレス・バス入力に結合された複数ビット出力を有する。加算器４０８の出力における各下位ビットは、加算器４０８によって生成される最上位ビットと排他的論理和演算される。表１と同等に、ＸＯＲゲート・アレイ４１２はアドレスを対応する新しいアドレスに変換し、新しいアドレスは、例えばＸＯＲゲート４０４０７の出力と組み合わせられて、係数メモリ４２０をアドレス指定するメモリ・アドレスを提供する。
【００３１】
段３０４（図３Ａ〜図３Ｃ）と同様の各段４１８は一対のレジスタ４３０Ｉ、４３０Ｑを備え、各レジスタは、対応する係数メモリ４２０に結合された係数入力、Ｄ／Ａクロックに結合されたクロック入力、及び、ＳＥＬＩＱに結合されたイネーブル入力を有する。レジスタ４３０Ｑへのクロック入力はインバータ４２７によって反転される。一対のレジスタ４３０Ｉ、４３０Ｑのそれぞれは、マルチプレクサ４２６Ｉ及びマルチプレクサ４２６Ｑのそれぞれの第１の入力に結合された出力を有する。レジスタ４３０Ｉ、４３０Ｑの出力は、負値回路４２４（ここでは２の補数回路）にも結合され、レジスタ４３０Ｉ、４３０Ｑにおける係数の負の値を、マルチプレクサ４２６Ｉ及びマルチプレクサ４２６Ｑのそれぞれの第２の入力への出力として提供する。マルチプレクサ４２６Ｉは、ＳＥＬＩ／Ｑ  ＸＹ信号に結合された選択入力４３４Ｉを備え、またＣＯＥＦＦ  ＩＸＹ出力を有する。マルチプレクサ４２６Ｑはそれぞれ、ＳＥＬＩ／Ｑ  ＸＹ信号に結合された選択入力４３４ＱとＣＯＥＦＦ  Ｑ  ＸＹ出力とを備える。
【００３２】
係数アドレス発生器４１６のレジスタ４１４は、加算器４０８によって生成された最上位ビットに結合された入力、及び、Ｄ／Ａクロックに結合されたクロック入力を有し、信号ＡＣＣＭＳＢＤを（表２に関連してより詳細に以下述べる）真理値表を実施する論理に提供してＳＥＬＩ／Ｑ  ＸＹ信号を供給する。
【００３３】
第１の加算器段４５０Ｉは、段階４１８からの対応するＣＯＥＦＦ  Ｉ／Ｑ  ＸＹ出力対に結合された一対の入力と、パイプライン・レジスタ４６２に結合された出力とを有する複数の加算器４６０を備える。レジスタ４６２は、第２の加算器段４５２Ｉにおける加算器４６０の入力に結合された出力を有する。加算器段４５０Ｉ、４５２Ｉの数及び構成はいくつかの等価の構成で設けることができることが当業者に理解されよう。
【００３４】
同様にして第１の加算器段４５０Ｑも、段４１８からの対応するＣＯＥＦＦ  Ｉ／Ｑ  ＸＹ出力対に結合された一対の入力と、パイプライン・レジスタ４６２に結合された出力とを有する複数の加算器４６０を備える。レジスタ４６２は、第２の加算器段４５２Ｑにおける加算器４６０の入力に結合された出力を有する。加算器段４５０Ｑ、４５２Ｑの数及び構成はいくつかの等価の構成で設けることができることが当業者に理解されよう。加算器段４５０Ｉ、４５２Ｉ、４５０Ｑ、４５２Ｑがパイプライン処理された係数値を加算した後、各スケール・フォーマット変換器４７０Ｉ、４７０ＱがＤ／Ａ変換のために波形出力サンプルをスケーリングしてフォーマットする。
【００３５】
係数記憶要件を削減する際の更なる改良が、回路４００に若干の複雑性を加えることによって達成される。例えば８個のフィルタ・タップに対応する８個の係数を有する一つの実施の形態では、回路４００は係数の対称性（即ち、同じ係数の組がＣ０とＣ７、Ｃ１とＣ６、Ｃ２とＣ５、Ｃ３とＣ４に使用される）を利用する。係数によっては、フィルタ波形の後部を供給するために逆順でアクセスされることに留意されたい。個々の係数ではなく和及び差を係数メモリ４２０に記憶することによって係数対を更に組み合わせることにより、係数記憶要件を半減させ、追加の加算器段を除去することができる。表１は、８個のフィルタ・タップ係数のそれぞれに対する１６個の係数値のための、この係数記憶手法を示している。
【００３６】
動作において、係数メモリ・アドレスは、シンボル毎に所望数のＤ／Ａサンプルを（ここでは最大数６４まで。６４は係数メモリ４２０のサイズに等しい）カウントするカウンタとして動作する係数アドレス発生器４１６によって生成される。カウントの増分は、シンボル毎のサンプル数を最大数６４で割ったものに基づいて変化する。レジスタ４０６には、選択された増分がロードされる。したがって、シンボル毎に１６個のサンプルのレートでＤ／Ａサンプルを生成する所与の伝送速度の場合、カウンタは各Ｄ／Ａクロック・サイクルで４だけ増分し、それによって係数メモリ４２０において４つ毎の係数値を使用する。アドレス・カウンタは加算器／累算器として実現され、増分は入力として累算器に提供され、累算された「和」が係数メモリ４２０に対する実際のアドレスを形成する。ベースバンド整形回路４００は消費電力に関連する２つ以上の伝送速度をサポートする。伝送速度は、Ｄ／Ａクロックの選択可能な周波数とレジスタ４０６にプログラムされた増分値との組み合わせにより選択することが可能である。
【００３７】
正の係数値（真の値とも呼ぶ）及び２の補数（負）の係数値によって表される和及び差の波形値は、フィルタ・シフトレジスタ４４２（Ｄ／Ａクロックではなくシンボル・クロックでクロック制御されるレジスタ）の８個のタップにおけるデータ・シンボルの値と、Ｄ／Ａサンプル数の現在のカウント（即ち、シンボル毎に６４個のサンプルがあるならば、６４個のサンプルのうちのどれを現在選択するか）とに基づいて、マルチプレクサ４２６によって選択される。
【００３８】
動作において、ベースバンド整形回路４００は、シンボル・データ・ビットを正又は負の乗数（即ち、データ・シンボル・ビット「１」＝＋１、データ・シンボル・ビット「０」＝−１）として使用して、フィルタのそれぞれのタップ（ここでは８個のタップ）の係数の符号を変更する。所与の係数対の組（即ち、フィルタからの２つのタップ、例えばＣ０及びＣ７）の場合、シンボル・ビットによる乗算時、以下の式、即ち、Ｃ０＋Ｃ７、Ｃ０−Ｃ７、Ｃ７−Ｃ０及びＣ０−Ｃ７のうちの１つが形成される。−Ｃ０−Ｃ７＝−（Ｃ０＋Ｃ７）であり、Ｃ７−Ｃ０＝−（Ｃ０−Ｃ７）であるため、本発明による係数の負の値（ここでは２の補数）を取る能力により、２つの量（Ｃ０＋Ｃ７及びＣ０−Ｃ７）のみをメモリに記憶する必要がある。係数値をネゲートすべき時点の決定は、タップ付き遅延線（ここでは２段階Ｉ／Ｑチャネル入力データ（シンボル）・シフトレジスタ４４０）からの２データ・ビットと係数アドレス発生器４１６の最上位ビットとに基づく。これは、この最上位ビットが表１の新たなペアリングの列に示される逆順のペアリングの必要性を示すからである。
【００３９】
係数アドレス発生器４１６は、シンボル毎の６４、３２、１６、８、４、２個のＤ／Ａサンプルに対応する１、２、４、８、１６又は３２の増分で係数メモリを進む手段を提供する。アドレス・カウンタ加算器４０８の最上位ビット（ＭＳＢ）は、中央のシンボルに見られる係数の対称性を利用してＸＯＲアレイ４１２の残りのカウンタ・アドレス出力ビットを反転させるために使用される（即ち、シンボル毎に１６個のＤ／Ａサンプルを生成する必要があるなら、最初の８個の係数は、表１の新たなペアリングの列を参照して見られるように、中央のシンボルを基準として最後の８個の鏡像になる）。
【００４０】
ＸＯＲゲート４０４０７からの出力である信号ＭＳＢ０７は、所与の係数メモリに対して動作するように組み合わされたフィルタ・シフトレジスタ４４２の２つのタップ（Ｃ０とＣ７、Ｃ１とＣ６、Ｃ２とＣ５、Ｃ３とＣ４）（ここでは、例えばＣ０とＣ７）からの２つのデータ・シンボル・ビットの単なるＸＯＲである。このＸＯＲ出力はビットが同じであるか、異なるかを示す。ビットが同じである場合、これは、使用すべき係数がＣ０＋Ｃ７又は−（Ｃ０＋Ｃ７）であることを意味する。ビットが異なる場合、これは、使用すべき係数がＣ０−Ｃ７又は−（Ｃ０−Ｃ７）であることを意味する（なお、Ｃ０＋Ｃ７及びＣ０−Ｃ７のみが実際にはメモリに記憶され、これら係数値の負の形がデジタル論理を使用して作成される）。
【００４１】
表２に示し、回路４００のＦＰＧＡに実現される真理値表はＳＥＬＩ／Ｑ  ＸＹ信号を供給する。但し、Ｉ／Ｑは、いずれのレジスタ４３０Ｉ又は４３０Ｑが係数値を受け取るかを示し、ＸＹは係数対を示す。
【００４２】
【表２】
2005524282.tif 000004
真理値表である表２は、アドレス・カウンタ（加算器／累算器）の最上位ビットと２つのデータ・シンボル・ビットとの間の論理関係を含み、加算器段４５０、４５２に出力として提供されるのが係数メモリ値の正の値であるか、負の値であるか（即ち、Ｃ０＋Ｃ７又は−（Ｃ０＋Ｃ７））を求めるＳＥＬＩ／Ｑ  ＸＹ信号（例えば、ＳＥＬＩ０７、ＳＥＬＱ０７）を生成する。
【００４３】
特定の実施の形態では、ベースバンド整形回路４００の実現に使用されるデバイス・ファミリ（例えば、ＦＰＧＡデバイス又はＡＳＩＣデバイス）の速度及び所望の伝送速度に応じて、所与の入力シンボルの数学的処理を１つのシステム・クロック・サイクルで実行することができない（即ち、最初のＤ／Ａサンプルへのシンボル・データ入力がはみ出る）ため、プロセスは１つのクロック・サイクルでそれぞれ実行される複数のステップに分割される。次いで、実施は「パイプライン化」され、レジスタ４６２が各処理ステップの出力に配置されてシステム・クロックへの出力を再同期する。その結果、送信バーストの開始時に入力シンボルと最初の出力Ｄ／Ａサンプルとの間の固定遅延即ち待ち時間が生じるが、他のすべてのＤ／Ａサンプルは、同様にパイプライン化された入力データ（シンボル）・シフトレジスタ４４０Ｉ、４４０Ｑによって提供される連続的なクロック・サイクルで順に続く。
【００４４】
明確にするために、表１はＣ０及びＣ７の係数の組のペアリングのみを表す。同様のペアリングが残りの係数セットＣ１とＣ６、Ｃ２とＣ５、Ｃ３とＣ４に存在する。例えば、Ｃ０をＣ１で置き換え、Ｃ７をＣ６で置き換えることで、Ｃ１とＣ６の場合の係数の組のペアリング表が提供され、以下同様である。所与の係数対の組の場合、シンボル・ビットで乗算されると、加算器は以下の式、即ちＣ０＋Ｃ７、Ｃ０−Ｃ７、Ｃ７−Ｃ０又は−Ｃ０−Ｃ７のうちの１つを形成する。
【００４５】
更に、−Ｃ０−Ｃ７＝−（Ｃ０＋Ｃ７）であり、Ｃ７−Ｃ０＝−（Ｃ０−Ｃ７）であるため、負の値を提供する能力を有するメモリに記憶する必要があるのは２つの式、例えば（Ｃ０＋Ｃ７）及び（Ｃ０−Ｃ７）のみである。ここでは負値回路４２４を使用しての係数値をいつネゲートするべきかの決定は、タップ付き遅延線からの２つのデータ・ビットとベースアドレス発生器の最上位ビットとに基づく。これは、最上位ビットが表１の新たなペアリングの列に示す逆順のペアリングの必要性を示すためである。
【００４６】
表１に示すように、各係数、例えばＣ０は係数値のセットＣ００〜Ｃ０ｎを含み、ここでｎは、所与のシンボル期間にＤ／Ａクロック・レートで提供されるサンプル数に等しい。表１中の値は、シンボル期間毎に１６個のサンプルを提供するｎ＝１５の場合について提供されている。
【００４７】
データ・シンボルが入力データ（シンボル）・シフトレジスタ４４０Ｉ、４４０Ｑに入力されると、回路４００は最大で６４個の離散サンプルをシンボル毎に提供する。表１は、明確にするために、シンボル毎に１６個のサンプルを有する一例を提供していることに留意されたい。表１のペアリングの列は、１６個の離散出力サンプルのいずれかを生成するために２つの係数Ｃ０、Ｃ７から使用される値を表す。Ｃ１とＣ６、Ｃ２とＣ５、及びＣ３とＣ４の同様のペアリングがある。表１の対称性列は、Ｃ０及びＣ７の場合の係数の対称性を示す。同じ対称性がＣ１とＣ６、Ｃ２とＣ５、及びＣ３とＣ４にも当てはまる。表１の新たなペアリングの列はＣ７値をＣ０値で置き換えて、係数値を１６値の単一の組（この場合はＣ０値）に変換する。同じペアリングがＣ１とＣ６、Ｃ２とＣ５、及びＣ３とＣ４にも当てはまる。表１の新たなアドレスの列は、新たなペアリングの列における係数値が繰り返される（即ち、各ペアリングが２度使用される）ため、新たなペアリングに基づいて、第１の列に示される最初に必要なアドレス範囲が半減することを示す。
【００４８】
表１のメモリ・アドレスの列及びメモリ内容の列は、回路４００において実施される物理アドレス・スキーム、及び２つの係数値に可能な４つの組み合わせのうちの２つ（Ｃ０ｘ＋Ｃ０ｙ又はＣ０ｘ−Ｃ０ｙ）を提供するメモリの内容を表す。残りの２つの可能な値は、負の値、ここでは、例えば２の補数（−Ｃ０ｘ−Ｃ０ｙ又は−Ｃ０ｘ＋Ｃ０７）を取ることによって得られる。
【００４９】
表２の真理値表に示される論理は、表１のメモリ・アドレスの列及びメモリ内容の列に基づくルックアップ・テーブル及び係数値の実施態様を表す。表２においては、ＡＣＣＭＳＢＤはレジスタ４１４の出力信号を表し、Ｉ／Ｑ  ＸＤは、２段Ｉチャネル入力データ（シンボル）・シフトレジスタ４４０Ｉのシフトレジスタ４４４Ｉの対応する出力を表し、Ｉ／Ｑ  ＹＤは２段Ｉチャネル入力データ（シンボル）・シフトレジスタ４４０Ｑのシフトレジスタ４４４Ｑの対応する出力を表す。真理値表中の論理は、それぞれに１つではなく４つの係数表の単一の組におけるＩチャネルとＱチャネルのルックアップの組み合わせを含む（即ち、係数メモリが２つのチャネル間で時分割される）。係数アドレス発生器４１６が中央範囲値（表１では、中央範囲は０〜７までカウントする８である）までカウントした後、係数アドレス発生器４１６のＸＯＲアレイ４１２が最上位ビットと現在のアドレスカウントとの排他的論理和論理演算を実行し、次いでアドレスを逆にカウントする。これは各係数毎に３２個の値のみ（表１での８個の値）が必要であるためである。シンボル・ビット毎に６４個のサンプルがあるように設計された回路４００における５つのビット（表１の例での３つのビットはシンボル・ビット毎に１６個のサンプルがあるように設計された）に結合した追加のビットは、Ｉ０のデータ・シンボルがＩ７と同じであるか、異なるかに基づいて、所望の対の係数値（即ち、Ｃ０ｘ＋Ｃ０ｙ又はＣ０ｘ−Ｃ０ｙ）をメモリから選択する制御ビットを表す。Ｉ０のデータ・シンボルがＩ７と同じであるならばＣ０ｘ＋Ｃ０ｙが選択され、Ｉ０のデータ・シンボルがＩ７と異なる場合にはＣ０ｘ−Ｃ０ｙが選択される。次いで、表２の真理値表論理によって決定されるＳＥＬＩ０７又はＳＥＬＱ０７が使用されて、Ｉチャネル或いはＱチャネルに対して正或いは負の係数値が選択される。また、ベースバンド・ビット整形技術は、対称な係数を有するデジタル・ローパス・フィルタに使用することができる。
【００５０】
本明細書に引用した公報及び参照のすべては、それぞれその内容全体が参照により本明細書に明示的に援用される。本発明の好ましい実施の形態について述べたが、ここで、好ましい実施の形態の概念を組み込んだ他の実施の形態も使用し得ることが当業者には明らかであろう。したがって、これら実施の形態は開示された実施の形態に限定されるべきではなく、添付の特許請求の精神及び範囲によってのみ限定されるべきである。
【図面の簡単な説明】
【００５１】
【図１】本発明によるＱＰＳＫ変調のデータ・パス処理回路のブロック図である。
【図２Ａ】本発明によるベースバンド整形回路の概略図である。
【図２Ｂ】本発明によるベースバンド整形回路の概略図である。
【図２Ｃ】本発明によるベースバンド整形回路の概略図である。
【図２Ｄ】本発明によるベースバンド整形回路の概略図である。
【図２Ｅ】図２Ａ〜図２Ｄのベースバンド整形回路の一段の概略図である。
【図３Ａ】本発明の更なる態様によるベースバンド整形回路の概略図である。
【図３Ｂ】本発明の更なる態様によるベースバンド整形回路の概略図である。
【図３Ｃ】本発明の更なる態様によるベースバンド整形回路の概略図である。
【図３Ｄ】図３のベースバンド整形回路の一段階の概略図である。
【図４Ａ】本発明の更に別の態様によるベースバンド整形回路の概略図である。
【図４Ｂ】本発明の更に別の態様によるベースバンド整形回路の概略図である。
【図４Ｃ】本発明の更に別の態様によるベースバンド整形回路の概略図である。
【図４Ｄ】本発明の更に別の態様によるベースバンド整形回路の概略図である。
【図１】
2005524282.tif 000005
【図２Ａ】
2005524282.tif 000006
【図２Ｂ】
2005524282.tif 000007
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
2005524282.tif 000011
【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
2005524282.tif 000017
【図４Ｄ】
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【国際調査報告】
2005524282.tif 000019
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