(57)【要約】クロック信号生成回路（４０）は、電気的に接続された記憶装置（１０）にランプ発振クロック信号を維持する発振器部分（３０２）と、その発振器部分（３０２）に電気エネルギーを補充するスイッチ部分（３０４）と、クロック信号のピーク電圧またはピーク電流のレベル（ＰＣ）が所定値よりも低下した時に発振器部分（３０２）にエネルギーを補充するようにスイッチ部分（３０４）及び発振器部分（３０２）に接続されたサイクル制御器（３０６）とを含む。
2005521978.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号生成回路であって、
発振器部分に電気的に接続された少なくとも１つの記憶装置にランプ振動クロック信号を保持するように適合された前記発振器部分と、
前記発振器部分に電気エネルギーを補充するように適合されたスイッチ部分と、
前記クロック信号のピーク電圧またはピーク電流のレベルが所定値よりも低下した時に前記発振器部分に電気エネルギーを補充するように前記発振器部分及び前記スイッチ部分に接続されたサイクル制御器とを含むことを特徴とするクロック信号生成回路。
【請求項２】
前記発振器部分が、第１の端部で電源電圧に接続された、第２の端部で前記少なくとも１つの記憶装置に接続するように適合されたコイルを含むことを特徴とする請求項１に記載のクロック信号生成回路。
【請求項３】
前記スイッチ部分が前記コイルと並列のスイッチであることを特徴とする請求項２に記載のクロック信号生成回路。
【請求項４】
前記サイクル制御器が、前記発振器部分にエネルギーが加えられる時に前記スイッチをオンにするように前記スイッチに接続されていることを特徴とする請求項３に記載のクロック信号生成回路。
【請求項５】
前記スイッチ部分が更に、
電源に接続されたソース及び前記スイッチのゲートに接続されたドレーンを有する第１の代替スイッチと、
前記スイッチの前記ゲートに接続されたソース及びグランドに接続されたドレーンを有する第２の代替スイッチとを含み、
前記サイクル制御器が、前記第１の代替スイッチをオンにし前記第２の代替スイッチをオフにして、前記発振器部分にエネルギーを補充することを特徴とする請求項１に記載のクロック信号生成回路。
【請求項６】
前記第１の代替スイッチがＰＭＯＳトランジスタであり、
前記第２の代替スイッチがＮＭＯＳトランジスタであり、
前記サイクル制御器が、前記発振器部分にエネルギーを補充するために前記第１のトランジスタ及び前記第２のトランジスタのゲートに実質的に０の電位を供することを特徴とする請求項５に記載のクロック信号生成回路。
【請求項７】
更にフリップフロップを含み、前記フリップフロップが、
前記フリップフロップの論理状態を示す論理電圧を供給する入力値と、
ソースまたはドレーンが前記クロック信号生成回路に接続された少なくとも１つの第１のトランジスタと、
ソースまたはドレーンが前記クロック信号生成回路に接続された少なくとも１つの第２のトランジスタと、
前記クロック信号生成回路によって生成される、ランプまたは正弦波クロック信号と、
第１の接続点及び第２の接続点における第１のクロック電圧に基づいて、前記入力値を表わすラッチ電圧値をラッチするラッチ回路とを含み、
前記第１の接続点が、前記クロック信号生成回路の反対側の前記第１のトランジスタのソースまたはドレーンであり、
前記第２の接続点が、前記クロック信号生成回路の反対側の前記第２のトランジスタのソースまたはドレーンであることを特徴とする請求項１に記載のクロック信号生成回路。
【請求項８】
前記ラッチ回路が、セット／リセット・ラッチを形成する一対の交差結合したＮＯＲゲートであることを特徴とする請求項７に記載のクロック信号生成回路。
【請求項９】
ソースまたはドレーンが前記第１の接続点に接続された第３のトランジスタと、
ソースまたはドレーンが前記第２の接続点に接続された第４のトランジスタとを更に含み、
前記第３のトランジスタが、自身をオン／オフ状態にするための第３のゲートを含み、
前記第４のトランジスタが、自身をオン／オフ状態にするための第４のゲートを含み、
前記入力値が、前記第３のゲート及び前記第４のゲートが前記入力値を表わす互いに反対のオン／オフ状態になるように、前記第３のゲート及び前記第４のゲートに接続されていることを特徴とする請求項７に記載のクロック信号生成回路。
【請求項１０】
更に、前記入力値と前記第４のゲートとの間に配置されたインバータを含み、前記インバータが、前記第４のゲートを前記第３のゲートとは反対のオン／オフ状態にするように前記第４のゲートに供給される前記入力値を反転することを特徴とする請求項９に記載のクロック信号生成回路。
【請求項１１】
前記第１のトランジスタのソース及び前記第２のトランジスタのソースが前記クロック信号生成器部分に接続されていることを特徴とする請求項９に記載のフリップフロップ。
【請求項１２】
前記サイクル制御器が更に、
基準ＤＣレベル信号を受信するように適合された基準信号入力と、
前記クロック信号を受信するように適合されたクロック信号入力と、
前記基準信号と前記クロック信号のピーク電圧とを比較するように適合されたコンパレータ回路と、
前記発振器部分を補充するために前記スイッチ部分をオンにする出力回路とを含むことを特徴とする請求項１に記載のクロック信号生成回路。
【請求項１３】
前記コンパレータ回路が更に、
第３の遅延入力に接続されたゲートを備えた、電源電圧によって作動する少なくとも一対の第１のカスケードされた増幅トランジスタと、
前記クロック信号と通信するゲートを備えた、前記第１のカスケードされた増幅トランジスタの対と直列に配置されたクロック信号トランジスタと、
前記第３の遅延入力に接続されたゲートを備えた、電源電圧によって作動する少なくとも一対の第２のカスケードされた増幅トランジスタと、
前記基準信号入力に接続されたゲートを備えた、前記第２のカスケードされた増幅トランジスタの対と直列に配置された基準信号トランジスタと、
前記第３の遅延入力が前記第１の増幅トランジスタの対をオフにして前記第２の増幅トランジスタの対をオフにする間、前記クロック信号と前記基準信号入力との差を検出する交差結合したインバータの対と、
前記交差結合したインバータの対からのオンにする値をラッチする交差結合したラッチとを含むことを特徴とする請求項１２に記載のクロック信号生成回路。
【請求項１４】
代替遅延入力及び前記オンにする値を受け取る第１の論理ゲートを更に含み、
前記第１の論理ゲートの出力が前記スイッチ部分をオンまたはオフにするために前記スイッチ部分に接続されており、
前記第１の論理ゲートが、前記代替遅延入力及び前記オンにする値に基づいて前記スイッチ部分をオンにすることを特徴とする請求項１３に記載のクロック信号生成回路。
【請求項１５】
前記代替遅延入力が、
周期的な第２の遅延信号と、
周期的な第１の遅延信号と、
前記第１の遅延信号と前記第２の遅延信号が同時にピーク値に達すると、前記代替遅延入力を生成する論理ゲートとを含むことを特徴とする請求項１３に記載のクロック信号生成回路。
【請求項１６】
低出力フリップフロップを動作させる方法であって、
クロック信号生成器で単相のランプクロック信号を生成するステップと、
前記ランプクロック信号をフリップフロップにディスパッチするステップと、
前記フリップフロップからクロック信号エネルギーを受け取るステップと、
前記クロック信号生成器の蓄積領域に前記クロック信号エネルギーを蓄えるステップと、
前記クロック信号が所定値よりも低下した時に前記クロック信号にエネルギーを補充するステップとを含むことを特徴とする方法。
【請求項１７】
前記生成するステップが、
エネルギー蓄積装置を含む発振器部分を用意するステップと、
前記エネルギー蓄積装置を記憶装置に接続して、前記記憶装置と前記エネルギー蓄積装置を備えた発振器回路を形成するステップと、
前記エネルギーを補充するステップの際に、前記エネルギー蓄積装置に電流を流して発振させるステップとを含むことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記エネルギーを補充するステップが更に、
第３の遅延に基づいて前記クロック信号のピーク値と基準信号とを比較するステップと、
前記基準信号が前記クロック信号よりも大きい時に前記クロック信号を補充するステップとを含むことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記エネルギーを補充するステップが更に、
第１の周期的な遅延及び第２の周期的な遅延を用意するステップと、
前記第１の周期的な遅延及び前記第２の周期的な遅延が同時にピーク値に達した時に前記クロック信号を補充するステップとを含むことを特徴とする請求項１８に記載の方法。
【請求項２０】
前記エネルギー蓄積装置がコイルであって、前記フリップフロップが前記発振器部分を成す固有のキャパシタンスを有することを特徴とする請求項１７に記載の方法。
【請求項２１】
クロック信号生成回路であって、
前記発振器部分に電気的に接続された少なくとも１つの記憶装置にランプ発振クロック信号を維持するための発振器手段と、
前記発振器部分に電気エネルギーを補充するためのスイッチ手段と、
前記クロック信号のピーク電圧またはピーク電流のレベルが所定値よりも低下した時に、いつエネルギーを前記発振器部分に補充するかを決定するためのサイクル制御器手段とを含むことを特徴とするクロック信号生成回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、計算機システム用のクロック信号生成回路に関し、詳細には、ランプクロック信号（ramped clock signal）を生成するクロック信号生成回路に関する。
【０００２】
発明の背景
従来の計算機システムは、複数のフリップフロップにタイミング情報を供給するためにクロック信号生成回路を用いている。フリップフロップは、そのフリップフロップにおける電圧すなわち電荷の存在または非存在によって１または０などの２進数を記憶する。次いで、フリップフロップで読み書きされる２進数を、計算機システムの動作及び演算処理のために組合せブール論理に用いる。外部装置によってフリップフロップに論理状態が書き込まれるのが望ましい場合、振動する電圧すなわちクロック信号により、フリップフロップが、保存された状態を表わす電圧をフリップフロップのラッチング回路に書き込み、その電圧をラッチして、外部装置が読み取ることができるように保持する。クロック信号は通常、フリップフロップのトランジスタのゲートを作動させる方形波である。フリップフロップの外部のクロック信号生成回路が、計算機システムで読み取り、書き込み、及びタイミング処理を実施するために信号を生成する。方形信号すなわち階段型信号により、フリップフロップにおけるトランジスタのゲートが比較的高速でオン／オフする。
【０００３】
このような構成では、計算機システムがフリップフロップ内に保存された論理状態を効果的に読み取ることができるが、このような構成には欠点もある。具体的には、所定の読み取りのリクエストがあると、計算機システムのフリップフロップの一部のみが実際に読み取られる。しかしながら、残りの部分は継続してクロック信号を受け取る。一般に、未読フリップフロップを作動させるクロック信号のエネルギーはその内部に散逸して、エネルギー不足が起こり、熱の放散が増大する。計算機システム内の多数のフリップフロップでこのエネルギーの散逸の影響が増大すると、計算機システム全体の効率が低下してしまう。これら及び他の欠点を基に本発明を開発した。
【０００４】
発明の要約
クロック信号生成回路は、電気的に接続された記憶装置にランプ発振クロック信号を維持する発振器部分と、その発振器部分に電気エネルギーを補充するスイッチ部分と、クロック信号のピーク電圧またはピーク電流のレベルが所定値よりも低下した時に発振器部分にエネルギーを補充するようにスイッチ部分及び発振器部分に接続されたサイクル制御器とを含む。
【０００５】
当業者であれば、添付の図面を参照しながら以下の説明を読めば本発明の別の態様が明らかになるであろう。
【０００６】
実施形態の詳細な説明
例示目的で添付の図面を参照しながら本発明を説明する。本発明は、その本質的な特徴から逸脱することなく他の形態で実施できることを理解されたい。図を用いて説明する例示的な実施形態は、その全ての態様が例示目的であって限定目的ではない。従って、本発明の範囲は、以下の説明ではなく添付の特許請求の範囲によって規定される。請求項の同等物の意味及び範囲内の全ての変更は本発明の範囲内に含まれる。
【０００７】
図１を参照すると、本発明が図示されている。図１において、フリップフロップ１０は、クロック信号受信回路１２、入力値１４、読取り素子１６、及びラッチ素子１８を含む。本発明の実施形態では、クロック信号受信回路１２は、交差結合した２つのＰＭＯＳトランジスタ２０ａ及び２０ｂを含む。入力値１４は、電圧「１」または「０」の存在または非存在によりブール状態を示す２進値２２を含む。インバータ２４ｂは、フリップフロップ１０の反対側に反転した２進値２２の値を供給する。また、フリップフロップ１０の反対側に供給される２進値を再び反転するために、更なるインバータをインバータ２４ｂと２進値２２との間に追加することもできる。
【０００８】
読取り素子１６は、クロック信号に応答した２進値の読取りを可能にするために、入力値１４及びインバータ２４ｂと協働するＮＭＯＳトランジスタ２６ａ及び２６ｂを含む。最後に、ラッチ素子１８は、２進値をラッチしてその２進値の外部装置による読取りを可能にするために、交差結合したＮＯＲゲート２８ａ及び２８ｂを含む。
【０００９】
引き続き図１を参照すると、本発明の動作が図示されている。動作する場合、まずクロック信号受信回路１２が、好ましくは正弦波信号Ｐｃｌｋ、またはブリップクロック（blip clock）や他の傾斜した波形などの他のランプ信号Ｐｃｌｋによって動作する。Ｐｃｌｋは、ＰＭＯＳトランジスタ２０ａ及び２０ｂのゲートではなくソースを作動させるのが好ましい。ＰＭＯＳトランジスタ２０ａ及び２０ｂのゲートが「低」であるため、これらの素子はクロック信号を通過させる。正弦波クロック信号は、トランジスタにエネルギーが散逸しないでトランジスタを通過するのを助ける。詳細は後述するが、読取り動作中及び電荷再利用中の両方でのクロック値「高」の間、正弦波信号が、素子に散逸するエネルギーの量を制限してエネルギー損失を低減する。もちろん、鋸歯型の波形や他の傾斜した波形などの他の遅いランプ信号を正弦波クロック信号の代わりに用いることができ、本発明が正弦波に限定されるものではない。
【００１０】
２進値２２はインバータ２４ｂで反転される。この反転処理により、フリップフロップ１０の別側に反対の電荷が供給される。従って、２進値２２の状態が読み取られる時に、インバータ２４ｂにより、ＮＭＯＳトランジスタ２６ａ及び２６ｂの一方は通電し、他方は通電しない。限定目的ではないが、２進値２２が「０」電圧として保存されると、ＮＭＯＳトランジスタ２６ａのゲートが０電圧となり、一方、インバータ２４ｂが電圧を反転してＮＭＯＳトランジスタ２６ｂのゲートに電圧を供給する。従って、ＮＭＯＳトランジスタ２６ｂが通電し、ＮＭＯＳトランジスタ２６ａが通電しない。つまり、端子Ｘは接地されずＰｃｌｋ電圧であり、端子ＹはＮＭＯＳトランジスタ２６ｂを介して接地され接地電位である。
【００１１】
ラッチ素子１８は、反対の反転された電位をラッチしてこれらをそれぞれＱ＿及びＱとして出力するためにセット／リセット・ラッチとして交差結合ＮＯＲゲート２８ａ及び２８ｂを用いる。端子Ｘの高電位が、ＰＭＯＳトランジスタ２０ｂをオフ状態に維持し、端子Ｙの低電位により、ＰＭＯＳトランジスタ２０ａが通電する。従って、２進値２２がその電流論理状態を維持する一方で、端子Ｘの電荷が、外部コイルまたは他のエネルギー発振回路がエネルギー回復状態で、ＰＭＯＳトランジスタ２０ａを往復振動できる。
【００１２】
従って、限定目的ではない上記した例に基づいて、フリップフロップ１０の動作が、Ｐｃｌｋの立ち上がりの前の適当な時間に変化するデータ入力２進値２２で始まる。インバータ２４ｂが相補的な入力を導出し、その入力がＮＭＯＳトランジスタ２６ａ及び２６ｂのゲートに供給される。正弦波Ｐｃｌｋの立ち上がりに達すると、交差結合ＰＭＯＳトランジスタ２０ａ及び２０ｂが、２進値２２の適切な値を検出し、ノードＸ及びノードＹにラッチする。交差結合ＮＯＲゲート２８ａ及び２８ｂがセット／リセット・ラッチを形成する。従って、ノードＸまたはノードＹの正のパルスがそれぞれ、このラッチをセットまたはリセットにする。
【００１３】
２進値２２が変化しないで同じ状態に維持されると、ノードＸまたはノードＹの一方が「低」を維持し、他方のノードがエネルギーが回復する要領でＰｃｌｋの位相で振動する。具体的には、図１の例では、ノードＹが「低」に維持され、ノードＸが「高」状態と「低」状態の間で振動する。これは、電荷をノードＸからＰＭＯＳトランジスタ２０ａを介してフリップフロップ１０の外部の発振回路に戻すことで達成される。これは、使用しないクロック信号が熱としてフリップフロップで散逸する従来のフリップフロップとは対照的である。この特性により、フリップフロップ１０が高いエネルギー効率で動作し、それぞれのクロックサイクル中にそれぞれの端子に蓄えられた電荷を単に吸収する装置とは対照的であり、全体の効率が改善され、熱の散逸が実現される。
【００１４】
２進値２２の状態が変わると、上記した動作によりラッチ素子１８がリセットされる。具体的には、図１の例において、２進値２２の論理状態が変わると、ＮＭＯＳトランジスタ２６ａのゲートに対する反転した電荷によりＮＭＯＳトランジスタ２６ａが通電し、一方、トランジスタ２６ｂはオフに維持される。Ｐｃｌｋが「高」になると、ノードＹも「高」になり、ノードＸは「低」になる。これにより、ラッチ素子１８がＱ＿とＱの電荷をスイッチし、ラッチ素子１８がリセットされる。しかしながら、ここでも、電荷Ｙがフリップフロップで散逸するのではなく、ＰＭＯＳトランジスタ２０ｂを介して外部クロック構造に戻され、最終的に再利用される。
【００１５】
殆どの好適な実施形態では、フリップフロップの外部にある外部クロック構造が、フリップフロップ１０で最大の高率を得るためにクロック正弦波を生成する。しかしながら、ブリップクロック、鋸歯構造、または傾斜が増減する他のクロック信号などの他のランプクロック信号を用いることができることを理解されたい。また、クロック構造は外部、つまりフリップフロップの外部にあることを理解されたい。しかしながら、クロック構造は、フリップフロップのチップ上またはチップ外に設けることができる。
【００１６】
ここで図２の参照すると、複数のフリップフロップ１０を含むクロックツリー１００が示されている。ここで、クロック信号生成器４０は、クロックツリー１００に送信するクロック正弦波Ｐｃｌｋを生成する。限定目的ではない本発明の実施形態では、０．２５μｍプロセスでは、クロックツリー１００は２００〜５００ＭＨｚの範囲の周波数で動作する。２進値２２が変わらない場合、１サイクル当たりのエネルギー消費量は、２００ＭＨｚで５ｆＪ未満、５００ＭＨｚで２５ｆＪ未満であり、スイッチ動作が０．２５の場合は、１サイクル当たりのエネルギー消費量は２００ＭＨｚで４０ｆＪ未満、５００ＭＨｚで９０ｆＪ未満である。
【００１７】
図３を参照すると、本発明の第２の実施形態が図示されている。図３には、図１とは異なった構成のフリップフロップ２００が示されている。具体的には、入力値２２２のインバータ２２４ｂが読取り素子１１６のゲート２２６ａ及び２２６ｂに接続されている。Ｐｃｌｋが、クロック信号受信回路１２のＮＭＯＳトランジスタ２２０ａ及び２２０ｂを作動させる。ラッチ素子１１８は、図１のＮＯＲゲートの代わりに交差結合したＮＡＮＤゲート２２８ａ及び２２８ｂを含む。電源電圧Ｖｄｄが、ＰＭＯＳトランジスタ２２６ａ及び２２６ｂのソースに電圧を供給する。
【００１８】
引き続き図３を参照すると、本発明の動作が図示されている。図３において、読取り素子１１６が２進値２２２の論理状態を検出し、これをラッチ素子１１８の交差結合したＮＡＮＤゲート２２８ａ及び２２８ｂでラッチする。前と同様に、端子Ｘまたは端子Ｙの一方が「高」に維持され、他方が外部クロック信号生成器からの正弦波Ｐｃｌｋ信号と共に振動する。従って、前と同様に、ＸまたはＹの高い電荷が、対応するＮＭＯＳトランジスタ２２０ａまたは２２０ｂを介してクロック信号生成器回路に戻され再利用される。従って、フリップフロップの全体の効率が上がる。
【００１９】
本実施形態のフリップフロップに供給される正弦波クロック信号またはランプクロック信号がエネルギーを回復させることに留意されたい。クロック信号を用いてフリップフロップ１０及び２００の双方をソースまたはドレーンで作動させることで、エネルギーが回復する要領での回路の動作が可能となる。具体的には、フリップフロップ１０及び２００を作動させる正弦波クロック信号は、タイミング情報を提供するだけではなく、ラッチ素子１８及び１１８のそれぞれの論理状態を設定及びラッチするために必要な電圧を供給する。図１及び図３と同様にソースまたはドレーンでトランジスタを作動させることで、本発明は、タイミング情報だけではなく論理状態を読み取るための動作電圧にもクロック信号を用いる。従って、このエネルギーを対応するトランジスタを介してクロック信号生成器回路に戻して再利用することができる。
【００２０】
ここで図４を参照すると、クロック信号生成器４０が図示されている。本発明に従ったクロック信号生成器は、階段型方形波以外のクロック信号を供給して、エネルギーがトランジスタに吸収されるのではなく対応するトランジスタを通過できるようにする。加えて、クロック信号生成器４０はまた、クロック信号のリサイクルを可能にする特徴と、リサイクルシステムに更なるエネルギーをいつ追加すべきかを監視する構成要素を含むのが好ましい。
【００２１】
従って、本発明の実施形態に従ったクロック信号生成器４０は、発振器部分３０２、スイッチ部分３０４、サイクル制御器３０６、及び基準クロック４００を含む。発振器部分３０２は、フリップフロップからの読取り電圧を再利用できるようにして好適なシステムの振動回復特性を提供する。クロック信号生成器４０は、Ｐｃｌｋ出力ノード３０８及び接地接続３１０を含む。発振器部分３０２は更に、電源電圧３１２ａ及び３１２ｂ、及びコイル３１４を含む。図２を参照すると分かるように、Ｐｃｌｋ出力ノード３０８は接地接続３１０と共に、正弦波クロック信号をフリップフロップ１０に供給する。
【００２２】
基準クロック４００は、詳細を後述する遅延線ｄ１、ｄ２、及びｄ３に基準クロック信号を供給する。スイッチ部分３０４は、一次トランジスタ３２０及び二次トランジスタ３２２及び３２４を含む。スイッチ部分３０４は、発振器部分３０２のエネルギーが不足した時に必要な追加エネルギーを供給する。この機能を果たすために、ある実施形態は、サイクル制御器３０６の電源電圧を接地接続３２６に接続する一次トランジスタ３２０を含む。二次トランジスタ３２２及び３２４はそれぞれＰＭＯＳトランジスタ及びＮＭＯＳトランジスタであり、電源電圧Ｖｄｄを接地接続３２６に接続している。二次トランジスタ３２２及び３２４は、複数のインバータ３３８ａ、３３８ｂ、及び３３８ｃを介してサイクル制御器３０６に接続されている。
【００２３】
動作する場合、発振器部分３０２は、それぞれのフリップフロップ１０の寄生キャパシタンスで励振発振器回路を生成する。従って、コイル３１４は、フリップフロップ１０及びコイル３１４を前後に移動するエネルギーを蓄える。クロック信号生成器によってフリップフロップ１０に送られる読取り電荷が再利用される場合、読取り電荷はコイル３１４に戻って再利用される。サイクル制御器３０６が、Ｐｃｌｋの電圧のピークレベルを監視して、いつＰｃｌｋを補充するべきかを決定する。Ｐｃｌｋ制御器３０６がＰｃｌｋの補充をしなければならないと決定すると、サイクル制御器３０６が二次トランジスタ３２２をオンにし、二次トランジスタ３２４をオフにする。従って、一次トランジスタ３２０のゲート電圧がオンになり、電流がサイクル制御器３０６から一次トランジスタ３２０を経て接地接続３２６に流れる。従って、一次トランジスタ３２０と並列のコイル３１４が充電される。
【００２４】
ここで図５を参照すると、サイクル制御器３０６が詳細に図示されている。図５において、サイクル制御器３０６は通常、基準岐路３３０及びＰｃｌｋ岐路３３２を含む。遅延ｄ３は、遅延ｄ３によって決まる時間に、ＰＭＯＳトランジスタ３３７のゲートを作動させてトランジスタ３２９及び３２７にかかるＰｃｌｋ電圧及び基準電圧ｒｅｆを増幅する。基準クロックとは異なる基準電圧ｒｅｆは、発振器部分３０２を補充する必要があるか否かの決定の基になるサイクル制御器３０６に供給される設定ＤＣ電圧である。ピークＰｃｌｋ電圧と基準電圧との差がトランジスタ３２９及び３２７によって増幅される。交差結合インバータ１０７がピークＰｃｌｋ電圧と基準電圧を比較する。トランジスタ３３７が、比較結果を増幅トランジスタ３２９及び３２７から遮断する。交差結合ＮＡＮＤゲートを含むラッチ回路３３４が、Ｐｃｌｋ電圧と基準電圧との比較結果をラッチし、これをＮＡＮＤゲート３３６に送る。Ｐｃｌｋがｒｅｆよりも低い場合は、ラッチ比較回路３３４からのラッチされた出力により、十分なオン電圧でＮＡＮＤゲート３３６が作動する。
【００２５】
加えて、ｄ１及びｄ２が、回路のクロック周波数で適切なタイミングシーケンスで出力３３８がオンになるように必要な遅延時間を提供する。遅延信号ｄ１とｄ２における差が、スイッチ３２０のオン時間を調節する。ｄ１とｄ２と固有の遅延時間の合計がｄ３に等しい。ｄ１とｄ２を組み合わせてシステムに供給する１つの遅延を生成し、高精度の遅延を達成できる。このような遅延は、外部で設定可能であり、適用例によって調節することができる。従って、ｄ１とｄ２の合計結果がピークに達すると、ＮＡＮＤゲート３３５が電圧を出力し、その電圧がＮＡＮＤゲート３３６に入力される。この入力が、ラッチ比較回路３３４が入力を供給する時間と同じ時間に供給されると、ＮＡＮＤゲート３３６がオンになり、出力３３８がオンになる。
【００２６】
本発明は前記した好適な実施形態及び代替の実施形態を参照して説明してきたが、当業者であれば、添付の特許の範囲で規定される本発明の概念及び範囲から逸脱することなく、ここに開示した本発明の実施形態の様々な代替物を用いて本発明を実施できることを理解できよう。添付の請求項が本発明を規定し、これらの請求項の範囲内の方法及び装置、並びに同等物が本発明の範囲に含まれるものとする。本発明の記載は、ここに開示した要素の新規な組み合わせ及び明確にしていない組み合わせの全てを含むと解釈すべきであり、これらの要素のあらゆる新規な組み合わせ及び明確にしていない組み合わせを本願または後の出願で請求することができる。上記した実施形態は例示目的であって、本願または後の出願で請求できるあらゆる可能な組み合わせに必須の構造または要素ではない。「１つの」要素または「第１の」要素の記載がある請求項では、このような請求項は、２つ以上のこのような要素を必要とするでもなく排除するでもなく、１または複数の要素を含むものと解釈すべきである。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に従った記憶装置回路の模式図である。
【図２】本発明の一実施形態に従った記憶装置回路及びクロック生成器の模式図である。
【図３】本発明の一実施形態に従った記憶装置回路の模式図である。
【図４】本発明の一実施形態に従ったクロック生成器回路の模式図である。
【図５】本発明の一実施形態に従ったクロック生成器回路の模式図である。
【図１】
2005521978.tif 000003
【図２】
2005521978.tif 000004
【図３】
2005521978.tif 000005
【図４】
2005521978.tif 000006
【図５】
2005521978.tif 000007
【国際調査報告】
2005521978.tif 000008