(57)【要約】【課題】休止時の消費電力を抑え、読出し／書込み速度を高めたＮＤＲ利用のＳＲＡＭを提供する。【解決手段】負性微分抵抗（ＮＤＲ）素子を用いたＳＲＡＭなどのメモリデバイスの機能強化した読出し方法および書込み方法を開示する。この方法は、メモリセル内の能動素子のバイアス電圧の選択的制御によってメモリデバイスの読出しおよび書込みを機能強化する。例えば、書込み動作においては、メモリセルを書込み速度上昇のためにバイアス電圧を中間状態に留める。ＮＤＲ素子利用の実施例では、ＮＤＲＦＥＴへのバイアス電圧を書込み動作の期間中にＮＤＲ素子を弱める（すなわちＮＤＲ素子をディスエーブルする）ように下げることによって上記中間状態への設定を行う。逆に、読出し動作中には、上記バイアス電圧を、電流最大値（およびＮＤＲ効果）を高めそれに伴いビット線への追加の電流を供給するように、上げる。これら操作を利用した実施例は優れた電流最大値対電流最小値比（ＰＶＲ）および読出し／書込み速度などを達成する。
2005531877.tif 000002
【特許請求の範囲】
【請求項１】
負性微分抵抗（ＮＤＲ）発現可能素子を含むメモリセルを動作させる方法であって、
（ａ）前記メモリセルがデータ値を蓄積する第１の動作の期間中に、前記ＮＤＲ発現可能素子をイネーブルしてＮＤＲ特性、すなわち第１の動作の期間中に前記メモリセルへの前記データ値の蓄積を容易にするように調整したＮＤＲ特性で動作させるようにバイアス信号を前記ＮＤＲ発現可能素子に印加する過程と、
（ｂ）第２の動作の期間中に、前記メモリセルに関連した第２の動作の直前やその動作の期間中に前記ＮＤＲ特性をディスエーブルするように前記バイアス信号を調整する過程と
を含む方法。
【請求項２】
前記第２の動作が書込み動作である請求項１記載の方法。
【請求項３】
前記ＮＤＲ発現可能な素子がＮＤＲ電界効果トランジスタ（ＦＥＴ）であり、前記ＮＤＲ特性が前記ＮＤＲ
ＦＥＴのチャネル領域で発現する請求項１記載の方法。
【請求項４】
前記バイアス信号を、前記ＮＤＲ ＦＥＴでの前記ＮＤＲ特性の活性化に必要な閾値電圧よりも低い電圧まで下がるように調整する請求項３記載の方法。
【請求項５】
前記第２の動作の期間中に、前記ＮＤＲ特性を再びイネーブルするとともに、前記第２の動作の期間中に前記メモリセルに書き込まれる新たなデータ値の蓄積を容易にするように、前記バイアス信号を調整する過程をさらに含む請求項１記載の方法。
【請求項６】
負性微分抵抗（ＮＤＲ）素子を含むメモリセルを動作させる方法であって、
（ａ）前記メモリセルがデータ値を蓄積している第１の動作の期間中に、バイアス信号、すなわち前記ＮＤＲ素子が第１のＮＤＲ特性を有するように前記ＮＤＲ素子を制御するために前記第１の動作の期間中に第１の信号特性を有するバイアス信号を前記ＮＤＲ素子に印加する過程と、
（ｂ）第２の動作の期間中に、前記メモリセルの関わる書込み動作の直前やその書込み動作の期間中などに前記ＮＤＲ素子が第２のＮＤＲ特性を有するように前記ＮＤＲ素子を制御するために前記第２のバイアス信号が第２の信号特性を有するように調整する過程と
を含む方法。
【請求項７】
前記第１の信号特性が前記バイアス信号と関連した第１の信号電圧振幅レベルであり、前記第２の信号特性が前記バイアス信号と関連した第２の信号電圧振幅レベルである請求項６記載の方法。
【請求項８】
前記第１の信号電圧振幅レベルが前記第２の信号電圧振幅レベルよりも大きく、前記第１のＮＤＲ特性がＮＤＲ動作領域を含み前記第２のＮＤＲ特性がＮＤＲ動作領域を含まない請求項７記載の方法。
【請求項９】
前記第１の信号電圧振幅レベルが前記第２の信号電圧振幅レベルよりも大きく、前記第１のＮＤＲ特性が比較的高い電流最大値を含み前記第２のＮＤＲ特性が比較的低い電流最大値を含む請求項７記載の方法。
【請求項１０】
前記データ値が、前記書込み動作により前記メモリセルへの後続のデータ値の書込みが達成される前に消去される請求項６記載の方法。
【請求項１１】
前記ＮＤＲ素子が第１のＮＤＲ素子であり、前記バイアス信号が前記第１の期間および前記第２の期間の期間中でほぼ同時に前記メモリセルの第２のＮＤＲ素子にも印加される請求項６記載の方法。
【請求項１２】
負性微分抵抗（ＮＤＲ）電界効果トランジスタを含むメモリセルを動作させる方法であって、
（ａ）ＮＤＲ ＦＥＴをＮＤＲ特性で動作させるようにそのＮＤＲ ＦＥＴにバイアス信号を供給する過程と、
（ｂ）前記メモリセルに蓄積された第１のデータ値、すなわち前記メモリセルの蓄積ノードの少なくとも第１の電圧または第２の電圧を含む第１のデータ値を、書込み動作の直前に、前記ＮＤＲ特性を減衰させたりディスエーブルしたりするように前記バイアス信号を調整することによって消去する過程であって、前記蓄積ノードを第３の電圧、すなわち前記メモリセルに書き込むべき第２のデータ値と関連した電圧に関係なくセットされる第３の電圧に併せてセットする過程と、
（ｃ）書込み動作の期間中に、前記蓄積ノードを前記第３の電圧から前記第１の電圧または前記第２の電圧の少なくとも一方に調整する書込み信号による制御のもとで前記第２のデータ値を前記メモリセルに書き込む過程と
を含む方法。
【請求項１３】
前記第３の電圧が前記第１の電圧と前記第２の電圧とのほぼ中間の電圧に対応する請求項１２記載の方法。
【請求項１４】
前記第３の電圧が前記第１の電圧または前記第２の電圧に対応する請求項１２記載の方法。
【請求項１５】
前記ＮＤＲ ＦＥＴが前記メモリセルの中のプルアップ素子であり、前記バイアス信号が前記メモリセルのプルダウン素子として作用する第２のＮＤＲ
ＦＥＴにも印加される請求項１２記載の方法。
【請求項１６】
メモリセルを動作させる方法であって、
（ａ）プルアップ素子が蓄積ノードで第１のデータ値、すなわち少なくとも第１の論理レベルまたは第２の論理レベルを有する第１のデータ値を蓄積するようにそのプルアップ素子にバイアス信号を供給する過程と、
（ｂ）前記メモリセルに蓄積された第１のデータ値を、書込み動作の直前に、前記バイアス信号を調整することによって消去する過程であって、前記第１の論理レベルと前記第２の論理レベルとの間の不確定レベルである第３の論理レベルに前記メモリセルを併せてセットする過程と、
（ｃ）書込み動作の期間中に、前記メモリセルを前記第１の論理レベルまたは前記第２の論理レベルにセットする書込み信号による制御のもとで前記第２のデータ値を前記メモリセルに書き込む過程と
を含む方法。
【請求項１７】
少なくとも前記過程（ａ）および（ｂ）の期間中に前記バイアス信号を前記メモリセルのプルダウン素子に印加する過程をさらに含む請求項１６記載の方法。
【請求項１８】
前記過程（ａ）の期間中に前記バイアス信号を第１の振幅にセットし、前記過程（ｂ）の期間中に前記バイアス信号を前記第１の振幅よりも小さい第２の振幅にセットし、前記過程（ｃ）の期間に前記バイアス信号を前記第２の振幅から前記第２の振幅に調整する請求項１６記載の方法。
【請求項１９】
前記バイアス信号の振幅などの信号特性を制御するように、書込み動作の始動に応答してバイアス制御信号を発生する過程をさらに含む請求項１６記載の方法。
【請求項２０】
前記メモリセルが少なくとも一つの負性微分抵抗（ＮＤＲ）電界効果トランジスタなど前記バイアス信号を受ける一つ以上のＮＤＲ素子を含む請求項１６記載の方法。
【請求項２１】
負性微分抵抗（ＮＤＲ）発現可能素子を含むメモリセルを動作させる方法であって、
（ａ）前記メモリセルがデータ値を蓄積する第１の動作の期間中に、前記ＮＤＲ発現可能素子をイネーブルしてＮＤＲ特性、すなわち第１の動作の期間中に前記メモリセルへの前記データ値の蓄積を容易にするように調整したＮＤＲ特性で動作させるようにバイアス信号を前記ＮＤＲ発現可能素子に印加する過程と、
（ｂ）第２の動作の期間中に、前記メモリセルに関連した第２の動作の直前やその動作の期間中に前記ＮＤＲ発現可能素子の前記ＮＤＲ特性および電流駆動特性を機能強化するように前記バイアス信号を調整する過程と
を含む方法。
【請求項２２】
前記ＮＤＲ発現可能な素子がＮＤＲ電界効果トランジスタ（ＦＥＴ）である請求項２１記載の方法。
【請求項２３】
前記第２の動作が読出し動作である請求項２１記載の方法。
【請求項２４】
前記過程（ｂ）の期間中に、前記バイアス信号を前記過程（ａ）の期間中の振幅よりも大きい振幅を有するように調整する請求項２１記載の方法。
【請求項２５】
前記過程（ｂ）が終了したのち、前記バイアス信号を前記過程（ａ）で用いた振幅と同じ振幅を有するように調整する請求項２４記載の方法。
【請求項２６】
前記メモリセルの生ずる休止時電流と読出し時電流との比が、マルチメガビットメモリアレーの一部としてメモリセルが動作できるように１０，０００以上である請求項２１記載の方法。
【請求項２７】
前記読出し動作を加速するように、前記メモリセルが接続されているビット線をプリチャージする過程をさらに含む請求項２３記載の方法。
【請求項２８】
負性微分抵抗（ＮＤＲ）発現可能素子を含むメモリセルを動作させる方法であって、
（ａ）前記メモリセルがデータ値を蓄積する第１の動作の期間中に、前記ＮＤＲ発現可能素子をイネーブルして第１の最大電流特性、すなわち第１の動作の期間中に前記メモリセルへの前記データ値の蓄積を容易にするように調整した第１の最大電流特性で動作させるようにバイアス信号を前記ＮＤＲ発現可能素子に印加する過程と、
（ｂ）第２の動作の期間中に、前記メモリセルに関連した第２の動作の直前やその動作の期間中に前記第１の最大電流特性をディスエーブルするように前記バイアス信号を調整する過程と
を含む方法。
【請求項２９】
前記第２の動作が書込み動作である請求項２８記載の方法。
【請求項３０】
前記ＮＤＲ発現可能な素子がＮＤＲ電界効果トランジスタ（ＦＥＴ）である請求項２８記載の方法。
【請求項３１】
前記バイアス信号を、前記ＮＤＲ ＦＥＴでのＮＤＲ特性の活性化に必要な閾値電圧よりも低い電圧まで下がるように調整する請求項３０記載の方法。
【請求項３２】
前記第２の動作の期間中に、前記第１の最大電流特性を再びイネーブルするとともに、前記第２の動作の期間中に前記メモリセルに書き込まれる新たなデータ値の蓄積を容易にするように、前記バイアス信号を調整する過程をさらに含む請求項２８記載の方法。
【請求項３３】
負性微分抵抗（ＮＤＲ）素子を含むメモリセルを動作させる方法であって、
前記メモリセルがデータ値を蓄積している第１の動作の期間中に、バイアス信号、すなわち前記ＮＤＲ素子が第１のＮＤＲ特性を有するように前記ＮＤＲ素子を制御するために前記第１の動作の期間中に第１の信号特性を有するバイアス信号を前記ＮＤＲ素子に印加する過程と、
第２の動作の期間中に、前記メモリセルの関わる読出し動作の直前やその読出し動作の期間中などに前記ＮＤＲ素子が第２のＮＤＲ特性を有するように前記ＮＤＲ素子を制御するために前記第２のバイアス信号が第２の信号特性を有するように調整する過程と
を含む方法。
【請求項３４】
メモリセルを動作させる方法であって、
前記メモリセルがデータ値を蓄積している第１の動作の期間中に、蓄積ノードを第１の電圧に接続するプルアップ素子またはプルダウン素子の少なくとも一方にバイアス信号を印加して前記第１の電圧にしたがって前記データ値を前記蓄積ノードに維持する過程と、
第２の動作の期間中に、前記メモリセルに関連した読出し動作の直前やその動作の期間中に前記プルアップ素子やプルダウン素子の電流駆動特性を機能強化するように前記バイアス信号を調整する過程と
を含む方法。
【請求項３５】
データ値を蓄積するように動作可能な形で互いに接続されたデータ転送用電界効果トランジスタ（ＦＥＴ）、第１の負性微分抵抗（ＮＤＲ）素子および第２のＮＤＲ素子を含む三つの能動素子を有するメモリデバイスであって、
前記メモリデバイスの動作中にＮＤＲ振舞を示す電流通路を制御するように前記第１のＮＤＲ素子および前記第２のＮＤＲ素子の少なくとも一方に直接に可変バイアス信号を印加する過程を含み、
前記可変バイアス信号が前記データ値の前記メモリデバイスによる蓄積期間中は第１の電圧を有し、少なくとも前記データ値の前記メモリデバイスへの書込み時または前記メモリデバイスからの読出し時には第２の電圧を有する
メモリデバイス。
【請求項３６】
データ値を蓄積ノードに蓄積するように動作可能な形で互いに接続された転送用電界効果トランジスタ（ＦＥＴ）、プルダウン素子およびプルアップ素子を有するメモリデバイスであって、
前記蓄積ノードを第１の電圧に接続する電流通路の電流特性を制御するように前記のプルダウン素子および前記プルアップ素子の少なくとも一方に直接に可変バイアス信号を印加する過程を含み、
前記可変バイアス信号が前記データ値の前記メモリデバイスによる蓄積期間中は第１の電圧を有し、前記データ値の前記メモリデバイスへの書込み時の直前または少なくとも前記メモリデバイスからの書込み時には第２の電圧を有するようにセットされている
メモリデバイス。
【請求項３７】
蓄積ノードにデータ値を蓄積するように動作可能な形で互いに接続されたデータ転送用電界効果トランジスタ（ＦＥＴ）、プルダウン素子およびプルアップ素子を有するメモリデバイスであって、
前記蓄積ノードを第１の電圧に接続する電流通路の電流特性を制御するように前記プルダウン素子および前記プルアップ素子の少なくとも一方に直接に可変バイアス信号を印加する過程を含み、
前記可変バイアス信号が前記データ値の前記メモリデバイスによる蓄積期間中は第１の電圧を有し、前記データ値の前記メモリデバイスからへの読出し時直前または少なくとも前記メモリデバイスからの読出し時には第２の電圧を有するようにセットされている
メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、概括的には、半導体メモリデバイスを動作させる方法および技術に関し、より詳細にいうと、負性微分抵抗（ＮＤＲ）を利用したＳＲＡＭデバイスのための読出し／書込み動作に関する。
【背景技術】
【０００２】
負性微分抵抗電界効果トランジスタ（ＮＤＲ ＦＥＴ）を用いた新しい種類のＳＲＡＭが、発明者名義 T J King、本件出願と同じ出願人名義の２００１年１２月２１日提出の米国特許出願第１０／０２９，０７７号（公開日２００２年５月９日、公開番号第２００２／００５４５０２）に詳述されている。Kingほか名義で同じ出願人名義の２０００年６月２２日提出の米国特許出願第０９／６０３，１０１号にはＮＤＲ
ＦＥＴの構成、動作および製造方法が詳述されている。２００１年１２月２７日に国際出願公開第ＷＯ  ０１／９９１５３号として公開された対応のＰＣＴ出願にもその詳細が開示してある。これら関連出願の番号をここに引用してそれら出願の明細書の内容をこの出願に組み入れる。
【０００３】
この技術分野において周知のとおり、メモリデバイスが特定の用途に適合するか否かを決める重要なベンチマークとしては、休止時消費電力、読出し速度および書込み速度などがある。また、セルの動作時電流および休止時電流の最大値対最小値比（ＰＶＲ）も、特定の動作態様の実現可能性を制限する重要な要因である。多くの用途について、市販用に望ましいメモリ密度（すなわちＭＢ範囲以上）で実用的であるためにはＰＶＲは１０，０００以上にする必要があると考えられる。したがって、上述のＮＤＲ利用のＳＲＡＭ（およびそれ以外のＮＤＲ利用のメモリ）も、ＮＤＲ素子の動作性能を上述のベンチマークに適合するように上げることができればそれだけ性能向上を期待できる。
【０００４】
【特許文献１】ＵＳＰ  ６  ４７２  ２６３
【特許文献２】ＵＳＰ  ６  ４９０  １９３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、この発明の目的は、ＮＤＲ ＦＥＴ素子を用いたＳＲＡＭを組み入れたメモリデバイスの動作特性を改善する動作方法を提供することである。
【課題を解決するための手段】
【０００６】
したがって、この発明の第１の側面は、負性微分抵抗（ＮＤＲ）を示す素子を含むメモリセルを動作させる方法に関する。この方法は、概括的にいうと、次の過程を含む。すなわち、メモリセルがデータ値を蓄積する第１の動作期間中に、ＮＤＲ素子がＮＤＲ特性で動作できるようにＮＤＲ素子にバイアス信号を印加する過程をまず含む。このＮＤＲ特性を、第１の蓄積動作の期間中におけるメモリセルへのデータ値の蓄積を容易にするように調整する。第２の動作（すなわち、書込み動作など）の期間中には、その第２の動作の直前やその動作の期間中などの電流最大値を下げる（それによってＮＤＲ特性をディスエーブルする）ように上記バイアス信号を調整する。
【０００７】
好ましいアプローチでは、ＮＤＲ素子をＮＤＲ電界効果トランジスタ（ＦＥＴ）とし、ＮＤＲ特性がそのＮＤＲ ＦＥＴのチャネル領域に得られるようにする。これによって、上記バイアス信号をＮＤＲ
ＦＥＴのゲートに印加し、電流最大値を実質的に下げるようにその電流を調整する。また、好ましいアプローチでは、上記第２の動作の期間中にバイアス信号を直ちに調整して、ＮＤＲ特性を再びイネーブルし、メモリセルへの新たなデータ値の書込みを容易にするようにする。
【０００８】
この発明のもう一つの側面は、書込み動作の期間中に可変ＮＤＲの振舞を示すメモリセルを動作させる方法に関する。この動作は、メモリセルがデータ値を蓄積している第１の期間中にバイアス信号をＮＤＲ素子に印加することによって達成できる。この動作状態では、ＮＤＲ素子が第１の動作特性を発揮する（例えばＮＤＲ振舞をイネーブルする）ようにその素子を制御するために、バイアス信号は上記第１の期間中に第１の信号状態（例えばハイの電圧レベル）を有する。第２の期間中には、ＮＤＲ素子がそのメモリセルに関連する書込み動作の直前やその動作の期間中に第２の動作特性を発揮する（例えば、電流最大値を下げてＮＤＲ振舞をディスエーブルする）ようにその素子を制御するために、バイアス信号が第２の信号状態を備えるように調整する。
【０００９】
したがって、好ましいアプローチでは、上記第１の信号状態はバイアス電圧に関連づけられた第１の信号電圧振幅レベルであり、第２の信号状態はバイアス電圧に関連づけられた第２の信号電圧振幅レベルである。第１の信号電圧振幅レベルは、第１の動作特性がＮＤＲ動作領域を含む一方第２のＮＤＲ特性がより低い電流最大値を備えてＮＤＲ動作領域を含みまたは含まないように、第２の信号電圧振幅レベルよりも高くする。
【００１０】
また、好ましい実施例では、メモリセルへの後続のデータ値の書込みを書込み動作が実行する前にデータ値を消去する。
【００１１】
最後に、この発明の好ましいメモリセルは、第１のＮＤＲ素子（プルアップ素子として）と、この第１のＮＤＲ素子および蓄積ノードに直列に接続した第２のＮＤＲ素子（プルダウン素子）との両方を用いる。その場合は、バイアス信号は第１の期間中および第２の期間中のほぼ同時点でバイアス信号を第２のＮＤＲ素子および第１のＮＤＲ素子の両方に印加する。
【００１２】
この発明のさらにもう一つの側面は、書込み期間中に不確定状態を用いるようにメモリセル（ＮＤＲ変形を含む）を動作させることに関する。この手法は、ＮＤＲ
ＦＥＴ（メモリセルの中の）にバイアス信号を印加し、そのＮＤＲ ＦＥＴが特定の第１のデータ値のセルへの蓄積動作時にＮＤＲ特性で動作するようにすることによって実行する。そのあと、書込み動作の直前に、メモリセルに蓄積ずみの上記第１のデータ値を、ＮＤＲ特性をディスエーブルするようにバイアス信号を調整することによって実効的に「消去」する。換言すれば、第１のデータ値をメモリセルの蓄積ノードの第１の電圧値または第２の電圧値で代表し、消去過程ではその蓄積ノードを第３の電圧値にセットするのが好ましい。なお、この第３の電圧値はメモリセルに書き込むべき第２のデータ値と関連づけた電圧値とは無関係にセットし、ＦＥＴのＮＤＲ特性をディスエーブルすることによって設定する。これによって、蓄積ノードは、第１の電圧と第２の電圧との間で不確定の状態になる。この最後の値はこの発明のこの側面には重要ではない。実際の書込み動作の期間中には、第２のデータ値をメモリセルに書込み、蓄積ノードを第３の電圧から少なくとも第１の電圧値または第２の電圧値に（引上げまたは引下げ）調整する。
【００１３】
好ましい実施例では、第１の電圧値と第２の電圧値とのほぼ中間の値に対応する電圧値に第３の電圧値が対応するようにセルを設計し動作させる。それによって、（少なくともランダムデータについて）電流合計値を確実に減らす。
【００１４】
この発明のこの側面における好ましいアプローチでは、上記ＮＤＲ ＦＥＴはメモリセルの中のプルアップ素子であり、そのメモリセルのプルダウン素子として作用する第２のＮＤＲにもバイアス信号を印加する。
【００１５】
この発明のさらにもう一つの側面では、ＳＲＡＭなどのメモリセルの「書込み前消去」動作を、プルダウン素子およびプルアップ素子へのバイアス信号の調整によって行う。これによって蓄積ノードを不確定状態にし、それによってセルのデータを実効的に消去する。そのために、バイアス信号を消去過程の期間中第１の振幅値にセットし、次にその第１の振幅値よりも小さい第２の振幅値にセットする。新たなデータをセルに書き込んだのち、バイアス信号を第２の振幅値から第１の振幅値に戻す。セルの制御をこのように行うために、書込み動作の始動に応答してバイアス制御信号を発生し、バイアス信号の振幅などその信号の信号状態を制御する。
【００１６】
この発明の上記以外の側面は、ＮＤＲ利用のメモリセルの読出し動作の特性などメモリセルの能動素子の特性を向上させる動作に関する。
【００１７】
第１の側面では、ＮＤＲ利用のメモリセルは、データ値蓄積中の第１の動作期間中にバイアス信号をＮＤＲ素子に印加してそのＮＤＲ素子をＮＤＲ特性を発揮して動作するようにイネーブルする。ＮＤＲ特性を、第１の蓄積動作の期間中におけるメモリセルへのデータ値の蓄積を容易にするように調整する。第２の動作期間中には、そのメモリセルに関する第２の動作の直前やその動作の期間中などにおけるＮＤＲ特性およびＮＤＲ素子の電流出力特性の増強をもたらすようにバイアス信号を調整する。
【００１８】
このようにして、メモリセルの読出し速度改善のための追加の電流を供給できる。好ましいアプローチでは、ＮＤＲ素子をＮＤＲ電界効果トランジスタ（ＮＤＲ
ＦＥＴ）で構成する。読出し動作の期間中は、静的蓄積モードの期間中よりも大きい振幅値をもつようにバイアス信号を調整する。これによって、マルチメガビットアレーでもＮＤＲメモリセルを利用可能にすることができる。すなわち、このメモリセルの生ずる休止時電流の読出し動作時電流に対する比（ＰＶＲ）が１０，０００以上になり得るからである。上記以外の読出し速度改善策、例えばメモリセルへのビット線のプリチャージ手法なども併せて用いることができる。
【００１９】
この発明のさらに他の側面は、読出し動作期間中のメモリセルのＮＤＲ振舞を調整することに関する。この調整は書込み動作について上に述べてきたことと同様であり、ただ読出し動作ではＮＤＲ振舞が弱められることなく増強されることだけが異なっている。
【発明の効果】
【００２０】
休止時の消費電力を抑え、読出し／書込み速度を高めたＮＤＲ利用のＳＲＡＭを提供できる。
【発明を実施するための最良の形態】
【００２１】
この発明の上述の側面およびそれ以外の側面を添付図面を参照して次に述べる。
【００２２】
図１は双安定ラッチ１４０を形成する二つのＮＤＲ素子１２０および１３０とエンハンスメント型ＩＧＦＥＴアクセス素子１１０とから成るＳＲＡＭセル１００の好ましい実施例の回路図である。図１には３素子を用いた具体例を示したが、この発明はこの具体例に限られない。メモリセル１００の中でＮＤＲ素子１２０をいわゆるプルダウン素子、すなわちトライバ素子と考え、ＮＤＲ素子１３０をプルアップ素子、すなわち負荷素子と考えることができる。
【００２３】
図２は図１のスタティックメモリセル１００の蓄積モードも含めた電流対電圧動作特性を示す。当業者には明らかなとおり、この図はＮＤＲ素子の概括的Ｉ−Ｖ特性の全般的理解のためのものであって、この発明の任意の具体例の性能はこの発明の範囲を逸脱することなく図２に図示の性能と異なってくることもあり得る。
【００２４】
この発明のＮＤＲ素子１２０および１３０は、Kingほか発明の上記特許出願に述べてある種類のＮＤＲ
ＦＥＴで構成するのが好ましい。これら素子の詳細は例えば上記出願に述べられており、それら出願の出願番号をここに挙げて、この発明の実施できる代表的な環境の背景情報の提供のためにそれら出願の明細書の内容をこの明細書に組み入れる。上記以外の種類のシリコンＮＤＲ
ＦＥＴも明らかに好適であり、インテリジェントなバイアス印加でＰＶＲ性能が後述のとおり改善される限り、それらＮＤＲ ＦＥＴの利用もこの発明の範囲に含まれる。
【００２５】
機能強化した書込み動作
ＮＤＲ利用のＳＲＡＭへの好ましい書込み方法を次に述べる。この発明が例えばＮＤＲ特性を備える能動素子を利用したメモリデバイス（上記米国出願番号第１０／０２９，０７７号明細書記載の種類のＳＲＡＭとは別に）など他のメモリデバイスにも実施できることは当業者には理解されよう。
【００２６】
端的に言うと、書込みアクセス時間を改善するには、ＮＤＲ素子（電界効果トランジスタであって以下ＭＯＳＴと呼ぶ金属酸化膜トランジスタ）のゲートバイアス電圧をプログラミング（ワード線をハイ状態に上げる）の直前に両方のＮＤＲ
ＭＯＳＴの電流最大値を下げるように下げる。このゲートバイアス電圧はワード線の電圧が電圧状態ハイになった直後に「正常」の電圧状態ハイに戻る。
【００２７】
動作の面から見れば、メモリデバイス１００は実効的にデータ消去された状態になり、二つの可能な状態（すなわち蓄積ノードが電圧ハイにある状態および電圧ロウにある状態）の中間の第３の論理状態にセットされたと考えられる。この状態は不確定状態（この動作に充てられた時間の長さによっては最終状態が不確かで予測不可能であるという意味で）として特徴づけることもできるが、論理０または論理１の状態からの書込みでない点において、書込みは「より容易に」（また、より速く）なる。好ましいアプローチでは、蓄積ノードの電圧ＶＳＮを図１に示すとおりＶＤＤと接地電位（またはＶＳＳ）との間のほぼ半分の電圧値にセットする。これはデータ値書込みの前の蓄積ノードまたはメモリセルの直接プリチャージの一つの形式と考えることができる。したがって、この手法は、ＮＤＲ利用のセルとは別の上記以外のＳＲＡＭメモリ環境で書込み前消去の一種としての利点を備える。
【００２８】
次に、この動作を図３Ａを参照して詳細に述べる。時点ｔ０以前にはこのメモリセルは特定のデータ値を蓄積するように動作する休止状態にある。この時点で書込みバイアスディスエーブル／制御信号を発生し、入力Ｖｂｉａｓ１およびＶｂｉａｓ２の両方が時点ｔ１を始点として正常なＮＤＲ特性発現電圧状態からより低い電圧状態に変わり、時点ｔ２で最終的なロウの状態に達する。このような形でセルの書込み動作を機能強化するようにバイアス信号をこの時点で調整し、したがって、このバイアス信号は書込み動作機能強化信号と考えることができる。ＮＤＲ
ＦＥＴ１２０および１３０（図１）は電圧値の幾分高いバイアス信号を用いるので、Ｖｂｉａｓ１およびＶｂｉａｓ２をＮＤＲ
ＦＥＴの電流最大値を下げる（したがってそのＦＥＴのＮＤＲ振舞をディスエーブルする）に必要な値だけ（すなわちＶＳＳへの途中まで）下げることができる。したがって、この動作はごく短い時間内に達成できる。好ましい実施例ではＮＤＲ
ＦＥＴ１２０および１３０を共通のバイアス信号源（すなわちＶｂｉａｓ１およびＶｂｉａｓ２が同じ）に接続する。
【００２９】
時点ｔ３では書込み信号を転送ＦＥＴ１１０に供給し、新たなデータ値をこのセルの書込みモード期間中に通常の手法でビット線経由でメモリセル１１０に書き込む。二つのＮＤＲ
ＦＥＴはともにディスエーブルされているので、書込み期間ｔｗ（時点ｔ７まで継続する）におけるノードＶＳＮへの特定のデータ値の書込みの書込み速度には重大な影響は及ぼさない。時点ｔ４では書込みバイアス制御信号はロウになり、時点ｔ５では二つのＮＤＲ
ＦＥＴへのそれぞれのバイアス信号はもとの状態に戻り始めるので、時点ｔ６では二つのＮＤＲ ＦＥＴへのそれぞれのＮＤＲ特性を通じてメモリデバイスに書き込まれた（すなわち、あとの蓄積モードの期間中に）データ値の維持（ラッチ動作）に再び寄与する。
【００３０】
図３Ａに示したタイミング図が単なる例示であって多様な変形がこの発明の範囲内で可能であることは当業者には理解されよう。例えば、二つの入力バイアス信号を用いる場合はそれら信号を互いに異なる二つの時点で別々にディスエーブル値にすることができ、また互いに異なる二つの時点でイネーブル値にすることもできる。また、書込み信号の活性化の時点（ｔ３）とＮＤＲバイアス信号のロウ状態到達期間（ｔ１からｔ２まで）との間に重なりが許容される場合もある。書込みバイアス制御信号を単一の信号として図示してあるが、実際にはその信号の機能は通常の標準的設計技術によりいくつかの互いに別々の信号でも達成できる。
【００３１】
また、上図は縮尺表示を意図するものではないので、図示の信号の始動、スルーレート、振幅および持続時間はこの発明の真意を逸脱することなく変えることができる。図３Ａのタイミング、すなわち書込み開始に基づく書込みバイアス制御（バイアス）信号の発生、書込みモード期間中のＶｂｉａｓ１およびＶｂｉａｓ２の調整などのタイミングの実現に必要な種々の回路は通常の多様な回路設計技術により構成できる。それら回路の詳細はこの発明にとって重大ではないので、この発明はそれら回路の特定の具体例には限定されない。信号振幅レベルの制御に加えて、ＮＤＲ
ＦＥＴへのそれぞれのバイアス信号の上記以外の制御方法も当業者には明らかであろう。
【００３２】
したがって、上述の説明から、初め蓄積動作モードにあった二つのＮＤＲ ＦＥＴが両方ともプログラム（書込み）モードの直前に実質的に弱められ（すなわち完全にディスエーブルされ）、書込み動作への寄与を減少／解消することが理解されよう。書込み動作の終了の前にこれらＮＤＲ
ＦＥＴを再び電源オンにし、上記米国出願第１０／０２９，０７７号明細書に述べたとおりこれらＮＤＲ ＦＥＴのＮＤＲ振舞によってノードＳＮに蓄積ずみのデータを「ラッチ」するようにする。このプロセスは書込み動作のための消費電力を従来技術に比べて節減できる追加の効果を有する。
【００３３】
別の側面から見ると、この発明は書込みプロセスの一部の期間中などメモリセルの特定の動作期間中のＮＤＲ振舞を一時的にディスエーブルするものと見ることができる。上記以外の期間（電源立上げ時、リセット時、試験時など）にＮＤＲ振舞をディスエーブルしたり、上記以外の回路で正常動作期間中に同様にディスエーブルしたりするのが望ましいことも考えられる。この発明はこれらの事態も想定している。さらに、上記以外の一般のメモリセル／デバイス（ＮＤＲ素子を含まない）も、書込み動作の機能強化のためのプルアップ素子およびプルダウン素子の選択的イネーブル動作／ディスエーブル動作により作用効果が得られる。
【００３４】
少なくとも書込みプロセスについては書込み動作に先立って上記デバイスを完全にディスエーブルする必要がなく、書込み動作の一部（または全部）の期間中にＮＤＲ
ＦＥＴの寄与を弱めるか減らすだけのバイアス手法を用いても書込みプロセスが全体的に改善されることが理解されよう。
【００３５】
この発明の上述の書込み機能強化は、図１において蓄積ノード電圧ＶＳＮがロウであって書込み動作がハイで行われる場合、セル１００はＮＤＲ素子１２０のＮＤＲ振舞による回路遮断まで安定な動作点に到達することはないので、有用である。そのような場合は、ノード電圧ＶＳＮはその電圧をハイ（すなわちＶＤＤまたはその近傍の値）にセットするプルアップ素子１３０によって完全に制御される。蓄積ノード電圧ＶＳＮがハイであって書込み動作をロウ値について行う上記と反対の場合にも同様の事態が生ずる。したがって、通常のＮＤＲ
ＳＲＡＭセル１００の書込み速度はＮＤＲ ＦＥＴ１２０および１３０のＮＤＲスイッチング特性により制御される。書込み動作に先立ってＮＤＲ ＦＥＴのＮＤＲ特性をディスエーブルすることによって、セル１００への新たな書込み値を安定化するためのスイッチング時間を短縮できる。すなわち、データ書込み中はＮＤＲ素子は少なくとも部分的にオフになっているからである。
【００３６】
なお、この種の書込み「機能強化」が不要または不都合な場合もある。例えば、書込み時間合計が（図３Ａに示すように）従来技術による書込み動作の所要時間を超える場合は、上述の手法を用いない方が望ましい。ＮＤＲ素子の動作特性（安定状態に至るに要する時間）が、上述の機能強化手法によって得られる速度よりも高い速度で上記蓄積ノード電圧をプルアップまたはプルダウンできるほどに十分に高速である場合は、上記の事態が生じ得る。この制約要因によって、特定の用途のためのＮＤＲ
ＦＥＴバイアス電圧所要減衰値が定まる。
【００３７】
読出し動作機能強化
同様に、この発明の別の側面は上述の種類のＮＤＲ利用のＳＲＡＭセルの読出しの方法に関する。この発明がＮＤＲ特性を備える能動素子を用いたメモリデバイスなど上記以外の（ＳＲＡＭ以外の）メモリデバイスにも実施できることは当業者には理解されよう。
【００３８】
端的にいうと、読出しモード期間中の読出しアクセス時間の改善のために、ＮＤＲ ＦＥＴのゲートバイアス電圧をワード線をハイにする前に「正常」値よりも高い電圧にする。その結果得られるより高い電流最大値がビット線の電圧上昇を速めて読出しアクセス時間を高速化する。読出し動作の終了のあとゲートバイアス電圧をワード線の電圧ロウ状態への復帰後「正常」の電圧ハイ状態に戻し、後続の蓄積モードの期間中におけるデータ値の正しい維持を確保する。
【００３９】
別の側面からみると、上述の書込み動作機能強化の場合と対照的に、この発明の読出し動作機能強化方法におけるＮＤＲ ＦＥＴでは、読出しモード期間中に電流最大値（ＮＤＲ振舞も）を下げるのではなく実効的に上げるとみることができる。このようにして、ＮＤＲ利用のメモリセルの最大値対最小値比（ＰＶＲ）をこの手法により増強する。換言すると、メモリセルの電流最大値を電流最小値の上昇を伴うことなく上げる。すなわち、電流の「上昇」を読出し動作の一部（または全部）だけで行うからである。また、この発明のＮＤＲ
ＦＥＴは、電流最大値は印加したゲート電圧の上昇とともに（すなわち非ＮＤＲ動作領域）増加するものの電流最小値はゲート電圧の上昇速度ほどの速度では増加しないことを特徴としている。すなわち、ＰＶＲの改善は概括的にＮＤＲ
ＦＥＴ１２０および１３０へのゲート印加電圧の関数で表され、この側面をゲート電圧の動的変動を通じてＳＲＡＭに利用できる。したがって、同じ原理により、低消費電力型など任意の実施例のＰＶＲを、読出しモードで電流最大値を上げるためにＮＤＲ
ＦＥＴ１２０および１３０へのゲートバイアス信号を増加させるのと同様に、電流最小値を下げるためにＮＤＲ１２０および１３０へのゲートバイアス電流を減少させることによって、改善することができる。また、従来技術によるデバイスの場合と異なり、ＳＲＡＭセルにＮＤＲ
ＦＥＴを用いることによってＰＶＲを広い温度範囲にわたりより一定に維持することができ、この発明のもう一つの利点となっている。
【００４０】
図３Ｂを参照して好ましい読出し方法を説明する。読出しモードの前にはこのメモリセルは上述のとおり休止蓄積モード状態にある。読出し動作開始の直前、すなわち時点ｔ０で読出しバイアス制御信号（この場合は読出し機能強化信号）を発生し、電圧Ｖｂｉａｓ１およびＶｂｉａｓ２の両方の入力を通常のＮＤＲ特性発現電圧状態から時点ｔ１を始点にして高い電圧状態に変化させ、時点ｔ２で最終的な電圧ハイの状態に到達する。この形でこのセルの読出し動作を機能強化するようにバイアス信号をこの時点で調整し、読出し機能強化信号とする。好ましい実施例では、これらＮＤＲ
ＦＥＴの両方を上述のとおり共通のバイアス電流供給線に接続する。
【００４１】
ＮＤＲ ＦＥＴはゲート電圧に比例した駆動電流を生ずるので、Ｖｂｉａｓ１およびＶｂｉａｓ２を被制御値だけ上げることができ、それによってそれらＦＥＴのＮＤＲ振舞を強める。したがって、この読出し動作はごく短い時間で達成できる。時点ｔ３には読出し信号を転送ＦＥＴ１１０に加え、メモリセル１００に蓄積ずみのデータ値をビット線を通じて読み出す。
【００４２】
上述のとおり、高速動作を要する用途に向けて動作速度を改善するために、ビット線を論理０状態と論理１状態との間の値（通常はＶＤＤ／２）にプリチャージして、ハイ状態またはロウ状態対応の固定電圧値からスタートするよりも速くハイ状態またはロウ状態に引き込まれるようにしていることに注目されたい。慣用のメモリセルおよび差動増幅器と同様のやり方で検出対象のセルに対する差動検出を可能にするように基準セル（図示してない）を用いることもできる。読出し時間改善のために上記以外の手法があることは当業者には明らかであろう。
【００４３】
読出し動作の一部または全部の期間中にわたりＮＤＲ ＦＥＴは両方とも機能強化されているので、読出し動作期間ｔＲ（時点ｔ４まで継続する）にわたるノードＶＳＮの特定のデータ値の読出しの期間中追加の駆動電流の供給をこれらＦＥＴが援助する。時点ｔ５で読出しバイアス制御（ＮＤＲ機能強化）信号は再びロウに低下し、二つのＮＤＲ
ＦＥＴバイアス信号は、時点ｔ６を始点とし時点ｔ７を終点として、通常の動作レベルに戻る。その時点からあとは、ＮＤＲ特性利用のメモリデバイスの書込みデータ値の維持（ラッチ動作）にそれらバイアス信号は寄与する。
【００４４】
読出し動作期間中にはＮＤＲ振舞の機能強化からの悪影響はないので、ＮＤＲ ＦＥＴを読出し動作の終了前に通常の動作バイアス電圧値状態に戻す必要はない。しかし、必要に応じてバイアス制御信号の適切な調整によりその電圧値状態に戻すことはできる。
【００４５】
二つのＮＤＲ ＦＥＴを利用したことにより得られた結果の一つは、セル１００の総合的読出し（検出）速度がＮＤＲ素子（すなわち、ＮＤＲ領域と非ＮＤＲ領域との間）のＮＤＲスイッチング速度に限定されまたは関連づけられることはないということである。この点はスケーリング目的にも有利である。
【００４６】
図３Ａの場合と同様に、図３Ｂのタイミング図も例示にすぎず多数の変形が採用可能であることは当業者には理解されよう。例えば、二つの入力バイアス信号Ｖｂｉａｓ１およびＶｂｉａｓ２は、互いに異なる時点で機能強化値に達するようにすることもでき、同様に、互いに異なる時点で、または読出し信号がまたハイの期間中に正常値に復帰するようにすることもできる。さらに、読出し信号の活性化（時点ｔ３）とＮＤＲバイアス信号が電圧ハイの状態に近づく期間（時点ｔ１から時点ｔ２まで）との間、または逆に読出し信号の非活性化（ｔ４）とＮＤＲバイアス信号が正常電圧状態に近づく期間（時点ｔ６から時点ｔ７まで）との間で重なりを許容する場合もある。最後に、上述のとおり、読出しバイアス制御信号を単一の信号として図示したが、標準的設計技術によりこの信号で達成している機能をいくつかの別々の信号で達成できることは理解されよう。
【００４７】
さらに、図３Ｂは縮尺表示を意図するものではないので、図示の信号の始動、スルーレート、振幅および接続時間はこの発明の真意を逸脱することなく変えることができる。図３Ｂのタイミング、すなわち読出し動作の始動に応答したバイアス機能強化信号の発生、および電圧Ｖｂｉａｓ１およびＶｂｉａｓ２の上昇のタイミングの実現に必要な種々の回路は通常の多様な回路設計技術により構成できる。それら回路の詳細はこの発明にとって重大ではないので、この発明はそれら回路の特定の具体例には限定されない。
【００４８】
別の側面からみると、この発明は読出しプロセスの期間中などメモリセルの特定の動作の期間中のＮＤＲ振舞を一時的に機能強化するものと考えることができる。上記以外の期間（電源立上り時、リセット時、試験時など）にＮＤＲ振舞をさらに強化したり、上記以外の回路で正常動作期間中に同様に機能強化したりするのが望ましいことも考えられる。この発明はこれらの事態も想定している。さらに、書込み機能強化方法について上に述べたとおり、上記以外の一般のセル／デバイス（ＮＤＲ素子を含まない）も、そのセル／デバイスに含まれるプルアップ素子およびプルダウン素子の選択的イネーブル動作／ディスエーブル動作により作用効果が得られる。
【００４９】
上述のとおり、書込み動作および読出し動作の両方を、ＮＤＲ ＳＲＡＭセルのＮＤＲ ＦＥＴへのバイアス信号の適切なスケーリング／調整により制御し機能強化することができる。バイアス信号の上述の制御によりこの種のメモリデバイスへの一種の読出し制御信号および書込み制御信号を実現する。
【００５０】
この発明によって動作するメモリデバイスが、意図している用途、製造上の制約、所要の性能特性などに応じて、読出し機能強化および書込み機能強化の一方または両方を利用できることは明らかである。
【００５１】
例示のための実施例を参照してこの発明を上に述べてきたが、この説明は限定的に解釈されることを意図するものではない。上述の説明が例示のためのものであってこの発明の範囲の限定のためのものではなく、この発明が慣用のプロセス技術で製造した多種類の集積回路に利用できることは当業者には明らかに理解されよう。この発明の上述の実施例の種々の変形および組合せ、並びに上述以外の実施例が、この説明を参照することにより当業者には自明になるであろう。それら変形および組合せに、この明細書に説明したものの代替または追加として既知の上記以外の特徴的構成を用いることができるのはもちろんである。したがって、特許請求の範囲の各請求項はそれら変形および実施例をも包含することを意図している。それら請求項は上に述べた特定の実施例に基づいて記載してあるが、この明細書の記載内容の範囲は請求項記載内容との関係の有無および上述の技術的課題と同じ技術的課題の解消や軽減の達成の有無に関わりなく明示的または黙示的に開示した新規で非自明の特徴的構成にも該当する。なお、出願人は上記新規で非自明の特徴的構成を対象とする新たな請求項をこの出願（または関連出願）の出願中に訴求する権利を留保するものである。
【産業上の利用可能性】
【００５２】
機能を高め用途を広めたＳＲＡＭを提供できる。
【図面の簡単な説明】
【００５３】
【図１】双安定ラッチおよびＮチャネルエンハンスメント型ＩＧＦＥＴアクセス素子を形成する二つのＮＤＲＦＥＴ素子の組合せから成るＳＲＡＭセルの回路図。
【図２】図１に示した二つのＮＤＲ ＦＥＴの組合せで形成した双安定ラッチの電流対電圧特性図。
【図３Ａ】この発明の好ましい書込み方法を組み入れたメモリの実施例に用いる信号の相互関係を示すタイミング図。
【図３Ｂ】この発明の好ましい読出し方法を組み入れたメモリの実施例に用いる信号の相互関係を示すタイミング図。
【符号の説明】
【００５４】
１００          メモリセル
１１０          エンハンスメント型ＩＧＦＥＴアクセス素子
１２０，１３０  ＮＤＲ素子
１４０          双安定回路（ラッチ）
【図１】
2005531877.tif 000003
【図２】
2005531877.tif 000004
【図３Ａ】
2005531877.tif 000005
【図３Ｂ】
2005531877.tif 000006
【国際調査報告】
2005531877.tif 000007
2005531877.tif 000008