(57)【要約】  極薄垂直ボデイトランジスタを有するプログラマブルメモリアドレス及びデコーダ回路の構造及び作製方法。メモリアドレス及びデコーダ回路（２００）は、アレイを形成する多数のアドレスライン及び多数の出力ラインを有する。多数の垂直ピラーは、出力ラインとアドレスラインの交点で半導体ウェーハから外方に延びる。各ピラー（２０１）は、酸化物層（２０８）により分離された第１の単結晶コンタクト層（２０４）及び第２のコンタクト層（２０６）を有する。多数の極薄単結晶垂直フローティングゲートトランジスタは、多数の垂直ピラーに隣接して選択的に配設され、各単結晶垂直フローティングゲートトランジスタは、第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域（２１４）、第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域（２１６）、及び酸化物層に対向し第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域（２１２）を有する。
2005516403.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスのデコーダであって、
多数のアドレスラインと、
アドレスラインと共にアレイを形成する多数の出力ラインと、
出力ラインとアドレスラインの交点で半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する多数の垂直ピラーと、
多数の垂直ピラーに隣接して選択的に配設された多数の極薄単結晶垂直フローティングゲートトランジスタとより成り、
各極薄単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向するフローティングゲートとを有し、
さらに、単結晶半導体材料により形成され、アレイのピラーの下方に位置してアレイのピラーの第１のコンタクト層と相互接続する複数の埋め込みソースラインを有し、
多数のアドレスラインはそれぞれ、ピラーの列間に配設され、単結晶垂直フローティングゲートトランジスタのフローティングゲートと対向し、制御ゲートとして働くメモリデバイスのデコーダ。
【請求項２】
多数のアドレスラインはアレイ内で多数の相補的アドレスラインを有し、相補的アドレスラインは、それらと出力ラインとの交点のピラーの側部に沿って選択的に配設された多数の極薄単結晶垂直フローティングゲートトランジスタの制御ゲートとして働く請求項１のデコーダ。
【請求項３】
多数の極薄単結晶垂直フローティングゲートトランジスタはそれぞれ多数の垂直ピラーの一方の側に形成され、アドレスラインの１つは１列のピラーに沿う極薄単結晶垂直フローティングゲートトランジスタのフローティングゲートに隣接する制御ゲートを形成し、各出力ラインは１行のピラーに沿って第２のコンタクト層に結合される請求項１のデコーダ。
【請求項４】
極薄単結晶垂直フローティングゲートトランジスタは各ピラーの２つの対向側に形成されている請求項１のデコーダ。
【請求項５】
行が隣接するピラー対において、アドレスラインは行が隣接するピラー対間のトレンチに形成され、アドレスラインは行隣接対の一対のフローティングゲートの制御ゲートを形成し、各出力ラインは行が隣接するピラー対の第２のコンタクト層に結合される請求項１のデコーダ。
【請求項６】
少なくとも１つの出力ラインは冗長ワードラインを有する請求項１のデコーダ。
【請求項７】
半導体基板はシリコン・オン・インシュレーター基板を含む請求項１のデコーダ。
【請求項８】
メモリデバイスのデコーダであって、
多数のアドレスラインと、
アドレスラインと共にアレイを形成する多数の出力ラインと、
出力ラインとアドレスラインの交点で半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する多数の垂直ピラーと、
多数の垂直ピラーに隣接して選択的に配設された多数の極薄単結晶垂直フローティングゲートトランジスタとより成り、
各極薄単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向するフローティングゲートとを有し、
第１及び第２の極薄単結晶垂直ソース／ドレイン領域の水平方向接合深さは極薄単結晶垂直ボデイ領域の垂直方向の長さよりも格段に小さく、
さらに、単結晶半導体材料により形成され、アレイのピラーの下方に位置してアレイのピラーの第１のコンタクト層と相互接続する複数の埋め込みソースラインを有し、
多数のアドレスラインはそれぞれ、ピラーの列間に配設され、単結晶垂直フローティングゲートトランジスタのフローティングゲートと対向し、制御ゲートとして働くメモリデバイスのデコーダ。
【請求項９】
極薄単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のチャンネルを有する請求項８のデコーダ。
【請求項１０】
極薄単結晶垂直ボデイ領域の水平方向幅は１０ナノメートル未満である請求項８のデコーダ。
【請求項１１】
極薄単結晶垂直ボデイ領域は固相エピタキシャル成長により形成される請求項８のデコーダ。
【請求項１２】
複数の埋め込みソースラインは、第１のコンタクト層に比べて多量のドーピングを施され、第１のコンタクト層と一体的に形成されている請求項８のデコーダ。
【請求項１３】
半導体基板はシリコン・オン・インシュレーター基板を含む請求項８のデコーダ。
【請求項１４】
半導体メモリのプログラマブルデコーダ回路であって、
多数のアドレスラインと、
アドレスラインと共にアレイを形成する多数の出力ラインと、
出力ラインとアドレスラインの交点で半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する多数の垂直ピラーと、
各ピラーの対向する側部に形成された一対の極薄単結晶垂直フローティングゲートトランジスタとより成り、
各極薄単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートとを有し、
単結晶垂直トランジスタの表面空間電荷領域はそのトランジスタの他の寸法の縮小に応じて縮小され、
フローティングゲートは、多数のピラーの列間のトレンチに形成され、行が隣接するピラーのトレンチに隣接する各極薄単結晶垂直フローティングゲートトランジスタ間で共有され、
さらに、単結晶半導体材料により形成され、アレイのピラーの下方に位置してアレイのピラーの第１のコンタクト層と相互接続する複数の埋め込みソースラインを有し、
多数のアドレスラインはそれぞれ、ピラーの列間に配設され、単結晶垂直フローティングゲートトランジスタのフローティングゲートと対向し、制御ゲートとして働くプログラマブルデコーダ回路。
【請求項１５】
各アドレスラインは、トレンチのフローティングゲートをアドレスするための制御ゲートとして一体的に形成され、絶縁物層によりフローティングゲートから隔離されている請求項１４のプログラマブルデコーダ回路。
【請求項１６】
各極薄単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のｐ型チャンネルを有する請求項１４のプログラマブルデコーダ回路。
【請求項１７】
多数の埋め込みソースラインは、第１のコンタクト層と一体的に形成され、酸化物層により半導体基板から分離されている請求項１４のプログラマブルデコーダ回路。
【請求項１８】
各アドレスラインは、垂直な側部の長さが１００ナノメートル未満である水平な制御ラインを含む請求項１４のプログラマブルデコーダ回路。
【請求項１９】
半導体メモリのデコーダ回路であって、
多数のアドレスラインと、
アドレスラインと共にアレイを形成する多数の出力ラインと、
出力ラインとアドレスラインの交点で半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する多数の垂直ピラーと、
各ピラーの対向する側部に形成された一対の極薄単結晶垂直フローティングゲートトランジスタとより成り、
各極薄単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
トレンチの垂直ボデイ領域に対向し、トンネル酸化物によりその領域から分離されたフローティングゲートとを有し、
多数のアドレスラインはそれぞれ、ピラーの列間に配設され、行が隣接するピラーのトレンチの対向する側部上のフローティングゲートをアドレスする制御ゲートとして共有されるデコーダ回路。
【請求項２０】
多数のアドレスラインは、トレンチ内の、それぞれ行が隣接するピラーのトレンチの対向する側部上のフローティングゲート間に位置し、多数のアドレスラインはそれぞれ垂直方法長さが１００ナノメートル未満の垂直に向いたアドレスラインを有する請求項１９のデコーダ回路。
【請求項２１】
各単結晶垂直フローティングゲートトランジスタは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満である請求項１９のデコーダ回路。
【請求項２２】
列が隣接する１つおきのトレンチの多数のアドレスラインは相補アドレスラインを含む請求項１９のデコーダ回路。
【請求項２３】
多数の出力ラインはそれぞれ行が隣接するピラーの第２のコンタクト層に結合されている請求項１９のデコーダ回路。
【請求項２４】
メモリアドレスデコーダであって、
多数のアドレスラインと、
アドレスラインと共にアレイを形成する多数の出力ラインと、
出力ラインとアドレスラインの交点で半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する多数の垂直ピラーと、
各ピラーの対向側部に沿う一対の極薄単結晶垂直フローティングゲートトランジスタとより成り、
各極薄単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートとを有し、
多数のアドレスラインはそれぞれ、トレンチ内においてピラーの列間に配設され、行が隣接するピラーのトレンチの対向側部上のフローティングゲートをアドレスする制御ゲートとして共有されるメモリアドレスデコーダ。
【請求項２５】
メモリアドレスデコーダはさらに、単結晶半導体材料により形成され、アレイの行が隣接するピラーの第１のコンタクト層と相互接続するためにアレイのピラーの下方に位置する複数の埋め込みソースラインを有する請求項２４のメモリアドレスデコーダ。
【請求項２６】
多数の出力ラインはそれぞれ行が隣接するピラーの第２のコンタクト層に結合されている。請求項２４のメモリアドレスデコーダ。
【請求項２７】
多数のアドレスラインは、垂直方向長さが１００ナノメートル未満の垂直に向いたアドレスラインを含む請求項２４のメモリアドレスデコーダ。
【請求項２８】
各単結晶垂直フローティングゲートトランジスタは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満である請求項２４のメモリアドレスデコーダ。
【請求項２９】
アドレスデコーダ回路であって、
多数のアドレスラインと、
アドレスラインに選択的に結合され、アドレスラインと共にアレイを形成する多数のデータラインと、
データラインとアドレスラインの交点に選択的に配設された多数の極薄単結晶垂直フローティングゲートトランジスタとより成り、
各単結晶垂直フローティングゲートトランジスタは、
第１の極薄単結晶垂直ソース／ドレイン領域と、
第２の極薄単結晶垂直ソース／ドレイン領域と、
第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートとを有し、
多数のデータラインはそれぞれ、行が隣接するピラーの第２のソース／ドレイン領域に結合され、
多数のアドレスラインは、極薄単結晶垂直フローティングゲートトランジスタのフローティングゲートに対向する制御ラインを一体的に形成するため、極薄単結晶垂直フローティングゲートトランジスタは、アドレスラインに与えられるアドレスとフローティングゲート上に蓄えられる電荷とに応答してデータラインを選択する論理機能を実現するアドレスデコーダ回路。
【請求項３０】
各アドレスラインは、垂直方向長さが１００ナノメートル未満であり、フローティングゲート間のトレンチに形成された垂直に向いたアドレスラインを含む請求項２９のアドレスデコーダ回路。
【請求項３１】
各単結晶垂直フローティングゲートトランジスタは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満である請求項２９のアドレスデコーダ回路。
【請求項３２】
各アドレスラインは、列が隣接する単結晶垂直フローティングゲートトランジスタのフローティングゲートの下方に位置する水平に向いたアドレスラインを有する請求項２９のアドレスデコーダ回路。
【請求項３３】
メモリデバイスであって、
ワードラインと相補ビットラインの対のアレイと、
各々がワードラインと相補ビットライン対のビットラインとの交点にアドレス可能に結合された多数のメモリセルと、
多数の第１のアドレスライン上の列デコーダに与えられるアドレスに応答して１つのワードラインを選択する論理機能を実現するようにワードラインに結合された列デコーダと、
各々がビットラインの相補対に結合された多数のセンスアンプと、
多数の第２のアドレスライン上の行デコーダに与えられるアドレスに応答して相補対のビットラインの１つを選択する論理機能を実現するようにセンスアンプに結合された行デコーダとより成り、
列デコーダは、多数の第１のアドレスラインに供給されるアドレスに応じてワードラインを選択する論理機能を実現するように選択的に結合された極薄単結晶垂直フローティングゲートトランジスタのアレイより成り、
各単結晶垂直フローティングゲートトランジスタは、
第１の極薄単結晶垂直ソース／ドレイン領域と、
第２の極薄単結晶垂直ソース／ドレイン領域と、
第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートとを有するメモリデバイス。
【請求項３４】
第１のアドレスラインはそれぞれ、トレンチ内にフローティングゲートに対向して形成され、第１のアドレスラインはそれぞれ、垂直方向長さが約１００ナノメートル未満の垂直に向いたアドレスラインを含む請求項３３のメモリデバイス。
【請求項３５】
第１のアドレスラインはそれぞれ、フローティングゲートの上方に形成された水平に向いたアドレスラインを含む請求項３３のメモリデバイス。
【請求項３６】
各ワードラインは、列デコーダの単結晶垂直フローティングゲートトランジスタの第２のソース／ドレイン領域に結合されている請求項３３のメモリデバイス。
【請求項３７】
各単結晶垂直フローティングゲートトランジスタは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満である請求項３３のメモリデバイス。
【請求項３８】
行デコーダは、多数の第２のアドレスライン上において行デコーダに与えられるアドレスに応答して相補対のビットラインの１つを選択する論理機能を実現するように選択的に結合された極薄単結晶垂直フローティングゲートトランジスタのアレイを含み、
単結晶垂直フローティングゲートトランジスタは、
第１の極薄単結晶垂直ソース／ドレイン領域と、
第２の極薄単結晶垂直ソース／ドレイン領域と、
第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートとを有する請求項３３のメモリデバイス。
【請求項３９】
相補対のビットラインは、行列デコーダの単結晶垂直フローティングゲートトランジスタの第２のソース／ドレイン領域に結合されている請求項３８のメモリデバイス。
【請求項４０】
電子システムであって、
プロセッサーと、
プロセッサーに結合されたメモリデバイスとより成り、
メモリデバイスはプログラマブルデコーダを有し、
プログラマブルデコーダは、
多数のアドレスラインと、
アドレスラインと共にアレイを形成する多数の出力ラインと、
出力ラインとアドレスラインの交点で半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する多数の垂直ピラーと、
各ピラーの対向側部に沿って形成された一対の極薄単結晶垂直フローティングゲートトランジスタとより成り、
各極薄単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートとを有し、
単結晶垂直トランジスタの表面空間電荷領域はそのトランジスタの他の寸法の縮小に応じて縮小され、
フローティングゲートは、多数のピラーの列間のトレンチに形成され、行が隣接するピラーのトレンチに隣接する各極薄単結晶垂直フローティングゲートトランジスタ間で共有され、
さらに、単結晶半導体材料により形成され、アレイのピラーの下方に位置してアレイのピラーの第１のコンタクト層と相互接続する複数の埋め込みソースラインを有し、
多数のアドレスラインはそれぞれ、ピラーの列間に配設され、単結晶垂直フローティングゲートトランジスタのフローティングゲートと対向し、制御ゲートとして働くメモリデバイスの電子システム。
【請求項４１】
各アドレスラインは、トレンチのフローティングゲートをアドレスするための制御ゲートを一体的に形成し、絶縁体層によりフローティングゲートから隔離されている請求項４０の電子システム。
【請求項４２】
各極薄単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のｐ型チャンネルを有する請求項１４の電子システム。
【請求項４３】
複数の埋め込みソースラインは、第１のコンタクト層と一体的に形成され、酸化物層により半導体基板から分離されている請求項４０の電子システム。
【請求項４４】
各アドレスラインは、垂直な側部の長さが１００ナノメートル未満である水平な制御ラインを含む請求項４０の電子システム。
【請求項４５】
電子システムであって、
プロセッサーと、
プロセッサーに結合されたメモリデバイスとより成り、
メモリデバイスはプログラマブルメモリアドレスデコーダを有し、
プログラマブルメモリアドレスデコーダは、
多数のアドレスラインと、
アドレスラインと共にアレイを形成する多数の出力ラインと、
出力ラインとアドレスラインの交点で半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する多数の垂直ピラーと、
各ピラーの対向側部に形成された一対の極薄単結晶垂直フローティングゲートトランジスタとより成り、
各極薄単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
トレンチ内において極薄単結晶垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートとを有し、
多数のアドレスラインはそれぞれ、ピラーの列間に配設され、行が隣接するピラーのトレンチの対向側部上のフローティングゲートをアドレスする制御ゲートとして共有される電子システム。
【請求項４６】
多数のアドレスラインは、トレンチ内の、それぞれ行が隣接するピラーのトレンチの対向する側部上のフローティングゲート間に位置し、多数のアドレスラインはそれぞれ垂直方法長さが１００ナノメートル未満の垂直に向いたアドレスラインを有する請求項４５の電子システム。
【請求項４７】
各単結晶垂直フローティングゲートトランジスタは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満である請求項４５の電子システム。
【請求項４８】
列が隣接する１つおきのトレンチの多数のアドレスラインは相補アドレスラインを含む請求項４５の電子システム。
【請求項４９】
多数の出力ラインはそれぞれ行が隣接するピラーの第２のコンタクト層に結合されている請求項４５の電子システム。
【請求項５０】
電子システムであって、
プロセッサーと、
プロセッサーに結合されたメモリデバイスとより成り、
メモリデバイスはメモリアドレスデコーダを有し、
メモリアドレスデコーダは、
多数のアドレスラインと、
アドレスラインと共にアレイを形成する多数の出力ラインと、
出力ラインとアドレスラインの交点で半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する多数の垂直ピラーと、
各ピラーの対向側部に沿って形成された一対の極薄単結晶垂直フローティングゲートトランジスタとより成り、
各極薄単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域と、
極薄単結晶垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートとを有し、
多数のアドレスラインはそれぞれ、ピラーの列間のトレンチに形成され、行が隣接するピラーのトレンチの対向する側のフローティングゲートをアドレスする制御ゲートとして共有される電子システム。
【請求項５１】
メモリアドレスデコーダはさらに、単結晶半導体材料により形成され、アレイのピラーの下方に位置してアレイの行が隣接するピラーの第１のコンタクト層と相互接続する複数の埋め込みソースラインを有する請求項５０の電子システム。
【請求項５２】
多数の出力ラインはそれぞれ、行が隣接するピラーの第２のコンタクト層に結合される請求項５０の電子システム。
【請求項５３】
多数のアドレスラインはそれぞれ、垂直方向長さが１００ナノメートル未満の垂直に向いたアドレスラインを含む請求項５０の電子システム。
【請求項５４】
各単結晶垂直フローティングゲートトランジスタは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満である請求項５０の電子システム。
【請求項５５】
プログラマブルデコーダの論理アレイを形成する方法であって、
多数のアドレスラインを形成し、
多数の出力ラインを形成して、多数のアドレスラインと共にアレイを形成し、
出力ラインとアドレスラインの交点で半導体基板から外方に延びる多数の垂直ピラーを形成し、
この垂直ピラー形成ステップは、酸化物層により分離された第１の導電型の第１の単結晶コンタクト層及び第２のコンタクト層を形成するステップを含み、
多数の垂直ピラーに隣接して選択的に多数の極薄単結晶垂直フローティングゲートトランジスタを形成し、
フローティングゲートトランジスタの形成ステップは、
ピラー上に第２の導電型のドーピングを少量施したポリシリコン層を堆積させ、第２の導電型のポリシリコン層に方向性エッチングを施すことによりピラーの側壁上のものだけを残し、
第２の導電型のドーピングを少量施したポリシリコン層が再結晶し、横方向エピタキシャル固相再成長が垂直方向に生じて第２の導電型の垂直に向いた材料が形成されるように、ピラーにアニーリングを施し、
アニーリングを施すと、第１の導電型の第１及び第２の単結晶コンタクト層は第１の導電型の単結晶材料の成長の種として作用することにより第２の導電型のドーピングを少量施したポリシリコン層が生じるため、第２の導電型の垂直に向いた単結晶材料により分離され垂直に向いた第１の導電型の第１及び第２のソース／ドレイン領域が形成され、
垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートを形成するステップを含み、
フローティングゲートは多数のピラーの列間のトレンチに形成され、行が隣接するピラーに隣接する極薄単結晶垂直フローティングゲートトランジスタ間で共有され、
さらに、単結晶半導体材料により形成され、アレイのピラーの第１のコンタクト層と相互接続するためにアレイのピラーの下方に位置する複数の埋め込みソースラインを形成するステップを含み、
多数のアドレスラインを形成するステップは、ピラーの列間に位置し制御ゲートとして働かせるために単結晶垂直フローティングゲートトランジスタのフローティングゲートに対向するアドレスラインを形成するステップを含むプログラマブルデコーダの論理アレイ形成方法。
【請求項５６】
多数のアドレスラインを形成するステップは、多数のアドレスラインをフローティングゲートから絶縁体層により隔離するステップを含む請求項５５の方法。
【請求項５７】
多数の極薄単結晶垂直フローティングゲートトランジスタを形成するステップは、垂直方向長さが１００ナノメートル未満のｐ型チャンネルを有する極薄単結晶垂直ボデイ領域を形成するステップを含む請求項５５の方法。
【請求項５８】
多数の埋め込みソースラインを形成するステップは、多数の埋め込みソースラインを第１のコンタクト層と一体的に形成し、多数のソースラインを半導体基板から酸化物層により隔離するステップを含む請求項５５の方法。
【請求項５９】
多数のアドレスラインを形成するステップは、垂直な側部の長さが１００ナノメートル未満の水平に向いた制御ラインを形成するステップを含む請求項５５の方法。
【請求項６０】
半導体メモリのデコーダを形成する方法であって、
多数のアドレスラインを形成し、
多数の出力ラインを形成して、多数のアドレスラインと共にアレイを形成し、
出力ラインとアドレスラインの交点で半導体基板から外方に延びる多数の垂直ピラーを形成し、
垂直ピラー形成ステップは、酸化物層により分離された第１の導電型の第１の単結晶コンタクト層及び第２のコンタクト層を形成するステップを含み、
各ピラーの対向する側部上に一対の極薄単結晶垂直フローティングゲートトランジスタを形成し、
フローティングゲートトランジスタの形成ステップは、
ピラー上に第２の導電型のドーピングを少量施したポリシリコン層を堆積させ、第２の導電型のポリシリコン層に方向性エッチングを施すことによりピラーの側壁上のものだけを残し、
第２の導電型のドーピングを少量施したポリシリコン層が再結晶し、横方向エピタキシャル固相再成長が垂直方向に生じて第２の導電型の垂直に向いた材料が形成されるように、ピラーにアニーリングを施し、
アニーリングを施すと、第１の導電型の第１及び第２の単結晶コンタクト層は第１の導電型の単結晶材料の成長の種として作用することにより第２の導電型のドーピングを少量施したポリシリコン層が生じるため、第２の導電型の垂直に向いた単結晶材料により分離され垂直に向いた第１の導電型の第１及び第２のソース／ドレイン領域が形成され、
トレンチ内において垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートを形成するステップを含み、
多数のアドレスラインを形成するステップは、各アドレスラインが行が隣接するピラーのトレンチの対向する側部上のフローティングゲートをアドレスする制御ゲートとして共有されるように多数のアドレスラインをピラーの列間に形成するステップを含むデコーダの形成方法。
【請求項６１】
多数のアドレスラインを形成するステップは、トレンチ内において行が隣接するピラーのトレンチの対向する側部上のフローティングゲート間に多数のアドレスラインを形成するステップを含み、多数のアドレスラインを形成するステップは、垂直方向長さが約１００ナノメートル未満の垂直に向いたアドレスラインを形成するステップを含む請求項６０の方法。
【請求項６２】
各単結晶垂直フローティングゲートトランジスタを形成するステップは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満の各単結晶垂直フローティングゲートトランジスタを形成するステップを含む請求項６０の方法。
【請求項６３】
多数のアドレスラインを形成するステップは、多数の相補アドレスラインを隣接する１つおきのトレンチに形成するステップを含む請求項６０の方法。
【請求項６４】
多数の出力ラインを形成するステップは、多数の出力ラインを行が隣接するピラーの第２のコンタクト層に結合するステップを含む請求項６０の方法。
【請求項６５】
メモリアドレスデコーダを形成する方法であって、
多数のアドレスラインを形成し、
多数の出力ラインを形成して、多数のアドレスラインと共にアレイを形成し、
出力ラインとアドレスラインの交点で半導体基板から外方に延びる多数の垂直ピラーを形成し、
垂直ピラー形成ステップは、酸化物層により分離された第１の導電型の第１の単結晶コンタクト層及び第２のコンタクト層を形成するステップを含み、
各ピラーの対向する側部に沿って一対の極薄単結晶垂直フローティングゲートトランジスタを形成し、
フローティングゲートトランジスタの形成ステップは、
ピラー上に第２の導電型のドーピングを少量施したポリシリコン層を堆積させ、第２の導電型のポリシリコン層に方向性エッチングを施すことによりピラーの側壁上のものだけを残し、
第２の導電型のドーピングを少量施したポリシリコン層が再結晶し、横方向エピタキシャル固相再成長が垂直方向に生じて第２の導電型の垂直に向いた材料が形成されるように、ピラーにアニーリングを施し、
アニーリングを施すと、第１の導電型の第１及び第２の単結晶コンタクト層は第１の導電型の単結晶材料の成長の種として作用することにより第２の導電型のドーピングを少量施したポリシリコン層が生じるため、第２の導電型の垂直に向いた単結晶材料により分離され垂直に向いた第１の導電型の第１及び第２のソース／ドレイン領域が形成され、
垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートを形成するステップを含み、
多数のアドレスラインを形成するステップは、各アドレスラインが行が隣接するピラーのトレンチの対向する側部上のフローティングゲートをアドレスする制御ゲートとして共有されるように多数のアドレスラインをピラーの列間に形成するステップを含むメモリアドレスデコーダの形成方法。
【請求項６６】
メモリアドレスデコーダを形成するステップは、単結晶半導体材料により形成され、アレイの行が隣接するピラーの第１のコンタクト層と相互接続するためにアレイのピラーの下方に位置する複数の埋め込みソースラインを形成するステップを含む請求項６５の方法。
【請求項６７】
多数の出力ラインを形成するステップは、多数の出力ラインを行が隣接するピラーの第２のコンタクト層に結合するステップを含む請求項６５の方法。
【請求項６８】
多数のアドレスラインを形成するステップは、垂直方向長さが約１００ナノメートル未満の垂直に向いたアドレスラインを形成するステップを含む請求項６５の方法。
【請求項６９】
各単結晶垂直フローティングゲートトランジスタを形成するステップは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満の各単結晶垂直フローティングゲートトランジスタを形成するステップを含む請求項６５の方法。
【発明の詳細な説明】
【関連出願との相互関係】
【０００１】
本願は、同一出願人に譲渡され、係属中の以下の米国特許出願：出願番号第０９/７８０，１２５号（発明の名称：”Open Bit Line DRAM with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００５ＵＳ１）；出願番号第０９/７８０，１３０号（発明の名称：”Folded Bit Line DRAM with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００４ＵＳ１）；出願番号第０９/７８０，０８７号（発明の名称：”Programmable Logic Array with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００７ＵＳ１）；出願番号第０９/７８０，１４４号（発明の名称：”Memory Address and Decode Circuits with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００６ＵＳ１）；出願番号第０９/７８０，１２９号（発明の名称：”In-Service Programmable Logic Array with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００９ＵＳ１）；及び出願番号第０９/７８０，１２６号（発明の名称：”Programmable Memory Address and Decode Circuit with Ultra Thin Body Transistors”、弁護士事件番号第１３０３．００８ＵＳ１）と関連があり、これらは同日に出願され、それぞれを本願の一部として引用する。
【技術分野】
【０００２】
本発明は一般的に、集積回路に関し、さらに詳細には極薄垂直ボデイトランジスタを有するフラッシュメモリに関する。
【背景技術】
【０００３】
現代の電子システムは、一般的に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ビデオランダムアクセスメモリ（ＶＲＡＭ）、消去及び書き込み可能なリードオンリーメモリ（ＥＰＲＯＭ）、フラッシュメモリまたは他の従来型メモリデバイスを備えている。これらのシステムがますます高性能化し、それらのシステム上で走るソフトウェアのさらなる複雑化に歩調を合わせて、多量のメモリの必要性が増加している。メモリデバイス関連技術の進化により、設計者はメモリデバイスのコンポーネント密度のさらなる増加に挑戦している。例えば、エレクトロニクス業界では、メモリデバイスにデータを蓄えるメモリセルのサイズ減少への挑戦が続いている。これが成功すると、メモリデバイスの作製に用いる半導体ウェーハのサイズを実質的に増加しなくても、多数のメモリセルを作製できる。
【０００４】
メモリデバイスは、夥しい数のメモリセルアレイにデータを記憶させる。これらのセルは、本質的にワードラインとビットライン（アレイの列と行）の交点に位置する。通常、各セルは論理「１」または論理「０」として単一ビットのデータを蓄え、個々にアクセスまたはアドレスすることができる。通常、各セルには２つの多ビット数を用いてアドレスする。第１の多ビット数または列アドレスは、メモリセルが位置するメモリアレイの列を指示する。第２の多ビット数または行アドレスは、所望のメモリセルが位置するメモリアレイの行を指示する。列アドレスと行アドレスの各組み合わせが単一のメモリセルに対応する。
【０００５】
個々のメモリセルにアクセスするには、列及び行アドレスをそれぞれ列及び行デコーダの入力に加える。列及び行デコーダは通常、プログラマブル論理アレイを用いて作製される。これらのアレイは、アレイの入力に加えられるアドレス信号に応じて所望のワードライン及びビットラインを選択するように構成されている。メモリセルのアレイについては、デコーダのアレイは半導体ウェーハの表面領域の一部を使用する。従って、設計者はデコーダアレイが必要とする表面領域をできるだけ少なくしようとする。
【０００６】
当該技術分野で知られているように、メモリデバイスは、半導体及び他の材料を加工処理して集積回路の形成を可能にする光リソグラフィー法により作製する。これらの光リソグラフィー法は、本質的に、レンズ及びマスクにより光の焦点を合わせて微視的寸法のパターンを材料に画定するものである。この光リソグラフィー法の実施に用いる装置及び技術には、その材料で作製可能な回路サイズに限界がある。本質的に、リソグラフィー法は、回路素子のサイズを減少しようとしても、ある点で十分な明瞭度で精細な画像を形成することができない。換言すれば、従来の光リソグラフィー法には、実現可能な寸法の最小値が存在する。この寸法の最小値を、光リソグラフィー法の臨界寸法（ＣＤ）または最小フィーチャーサイズ（Ｆ）と呼ぶ。これらの最小フィーチャーサイズは、デコーダアレイを含むメモリデバイスのコンポーネントのサイズに１つの制約を課する。メモリデバイスのさらなる高容量化の要求に応え続けるために、設計者は、デコーダアレイを含むメモリデバイスのコンポーネントのサイズを減少する他の方途を探し求めている。
【０００７】
ギガビット及びそれ以上のサイズのＤＲＡＭの高密度化に対する要求がますます高くなるにつれて、デバイスの面積の最小化がますます重要になる。ＮＯＲアドレスデコーダ回路は、列及び行デコーダのアーキテクチャーの一例である。
【０００８】
フラッシュメモリセルは、高密度メモリの必要性に対する１つの可能な解決法である。フラッシュメモリは単一のトランジスタを含み、高密度にするとコンピューターシステムのハードディスク駆動によるデータの記憶にとって代わる能力を有する。これにより、微妙な機械系システムが堅牢小型で耐久性のあるソリッドステートメモリパッケージにとって代わるであろうから、コンピューターシステムにとって重要な利点である。従って、可能な限り密度を増加させるかセル領域を最小化したフラッシュメモリが必要とされる。
【０００９】
しかしながら、このような微細化を突き進めると、フラッシュメモリの単一トランジスタは従来のＭＯＳＦＥＴ技術と同じ設計ルールによる制約を受けるため、フラッシュメモリでも問題が生じる。即ち、微細化がチャンネル長さが０．１ミクロン、１００ｎｍまたは１０００オングストローム以下のサブミクロン領域の奥にまで進むと、従来型トランジスタ構造には有意な問題がある。図１に示すように、接合深さは１０００オングストロームのチャンネル長さよりも各段に小さくなければならないが、これは接合深さが数百オングストロームであることを意味する。このような浅い接合は、従来のインプランテーション法及び拡散法では形成が困難である。ドレインによる障壁の低下、スレショルド電圧のロールオフ及びサブスレッショルド導通のようなショートチャンネル効果を抑制するには、チャンネルのドーピングを極めて高いレベルにする必要がある。サブスレショルド導通はＭＯＳＦＥＴ技術にとって特に問題であるが、その理由は、キャパシタセル上の電荷蓄積保持時間を減少させるからである。このように極めて高いレベルでドーピングを行うと、漏洩が増加しキャリア易動度が減少する。従って、性能を改善するためのチャンネルの短縮化は、キャリア易動度の低下により否定される。
【００１０】
従って、ドレインによる障壁低下、スレッショルド電圧のロールオフ及びサブスレッショルド導通、漏洩の増加及びキャリア易動度の減少のようなショートチャンネル効果の有害な影響を回避しながら、フラッシュメモリの密度を改善することが当該技術分野において求められている。同時に、電荷記憶保持時間を維持する必要がある。
【発明の概要】
【００１１】
半導体メモリの上記問題及び他の問題は、本発明により解決されるが、以下の説明を読めばわかるであろう。表面空間電荷領域がトランジスタの他の寸法の縮小と共に縮小する極薄ボデイトランジスタを有するプログラマブルメモリアドレス及びデコーダ回路のシステム及び方法が提供される。
【００１２】
本発明の一実施例によると、プログラマブルメモリデコーダが提供される。このプログラマブルメモリデコーダは、アレイを形成する多数のアドレスライン及び多数の出力ラインを含む。多数の垂直ピラーは、出力ラインとアドレスラインの交点で半導体基板から外方に延びる。各ピラーは、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する。多数の極薄単結晶垂直フローティングゲートトランジスタは、多数の垂直ピラーに隣接して選択的に配設されている。各単結晶垂直フローティングゲートトランジスタは、第１のコンタクト層に結合された第１の極薄単結晶垂直ソース／ドレイン領域と、第２のコンタクト層に結合された第２の極薄単結晶垂直ソース／ドレイン領域と、酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する極薄単結晶垂直ボデイ領域とを含む。フローティングゲートは、極薄単結晶垂直ボデイ領域に対向する。多数のアドレスラインは、それぞれピラーの列間に位置し、単結晶垂直フローティングゲートトランジスタのフローティングゲートに対向して制御ゲートとして働く。
【００１３】
本発明の上記及び他の実施例、局面、長所及び特徴は、本発明の以下の説明及び添付図面を参照するか本発明を実施することにより当業者に部分的に明らかになるであろう。本発明の局面、長所及び特徴は、頭書の特許請求の範囲に詳述された装置、手順及びそれらの組み合わせにより実現される。
【実施例】
【００１４】
以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されており、他の実施例も可能であって、本発明の範囲から逸脱することなく変形又は設計変更を行うことができるであろう。以下の説明中の用語「ウェーハ」及び「基板」は、集積回路がその上に形成される任意の構造、また集積回路作製の種々のステップにおけるかかる構造を一般的に意味するものとして互換的に使用される。これらの用語は共に、ドーピングを施された、また施されていない半導体、支持用半導体または絶縁体上の半導体のエピタキシャル層、かかる層の組み合わせと共に当該技術分野で知られた他のかかる構造を包含する。以下の詳細な説明は限定的な意味で解釈すべきでなく、本発明の範囲は、頭書の特許請求の範囲だけによって規定される。
【００１５】
図２は、本発明に従って形成した極薄単結晶垂直トランジスタまたはアクセス用ＦＥＴ２００を示す図である。図２に示すように、アクセス用ＦＥＴ２００は、極薄垂直トランジスタ、別の言い方では極薄単結晶垂直トランジスタを含む。本発明によると、アクセス用ＦＥＴ２００の構造は、半導体基板２０２から外方に延びるピラー２０１を含んでいる。このピラーは、第１の単結晶コンタクト層２０４と、第２のコンタクト層２０６とが酸化物層２０８により垂直方向に分離されたものである。極薄単結晶垂直トランジスタ２１０はピラー２０１の側部に沿って形成されている。極薄単結晶垂直トランジスタ２１０は、極薄単結晶垂直ボデイ領域２１２により第１の極薄単結晶垂直ソース／ドレイン領域２１４と第２の極薄単結晶垂直ソース／ドレイン領域２１６とが分離されたものである。第１の極薄単結晶垂直ソース／ドレイン領域２１４は第１のコンタクト層２０４に結合され、第２の極薄単結晶垂直ソース／ドレイン領域２１６は第２のコンタクト層に結合されている。ゲート２１８は極薄単結晶垂直ボデイ領域２１２に対向し、薄いゲート酸化物層２２０によりそれから分離されている。  
【００１６】
本発明の実施例によると、極薄単結晶垂直トランジスタ２１０は、１００ナノメートル未満の垂直方向長さと、１０ナノメートル未満の水平方向幅とを有するトランジスタを包含する。かくして、１つの実施例では、極薄単結晶垂直ボデイ領域２１２は、垂直方向長さ（Ｌ）が１００ナノメートル未満のチャンネルを有する。また、極薄単結晶垂直ボデイ領域２１２の水平方向幅（Ｗ）は１０ナノメートル未満である。そして、第１の極薄単結晶垂直ソース／ドレイン領域２１４と第２の極薄単結晶垂直ソース／ドレイン領域２１６とは、１０ナノメートル未満の水平方向幅を有する。本発明によると、極薄単結晶垂直トランジスタ２１０は固相エピタキシャル成長により形成される。
【００１７】
当業者であれば本願の記載を読むとわかるように、本発明の極薄ボデイを有する極薄単結晶垂直トランジスタは、トランジスタの他の寸法の縮小につれて縮小される表面空間電荷領域を提供する。本発明のこの構造は、ドレインによる障壁の低下、スレッショルド電圧のロールオフ及びサブスレッショルド導通のようなショートチャンネル効果を抑制しながら容易に密度及び設計ルールの要求を増加できるようにする。
【００１８】
図２の実施例のトランジスタは、ｎチャンネルトランジスタである。しかしながら、当業者は、本願の開示をみれば、ドーピングタイプを変化させて導電タイプを逆にすることにより、本発明を垂直に向いた極薄の単結晶ｐチャンネル型トランジスタを有する構造に等しく利用できることがわかるであろう。
【００１９】
図３Ａ−３Ｃは、本発明に従ってプログラマブルメモリアドレス及びデコーダ回路を形成する方法の一部として、後で側部に極薄垂直ボデイトランジスタを形成するピラーを形成する最初の一連のプロセスステップを示す。提案する寸法は０．１ミクロンセル寸法（ＣＤ）技術にとって好適であり、他のＣＤサイズではそれに従って寸法を変化できる。図３Ａの実施例では、出発材料としてｐ型バルクシリコン基板３１０を使用する。イオンインプランテーション、エピタキシャル成長またはかかる技術の組み合わせのような方法により、基板３１０上に、第１の単結晶コンタクト層３１２として、ｎ＋＋及びｎ＋型シリコン複合コンタクト層を形成する。本発明によると、第１のコンタクト層３１２の導電性ドーピングを多量に施した下部はビットライン３０２として働く。第１のコンタクト層３１２のｎ＋＋型部分の厚さは所望のビットライン３０２の厚さであり、約０．１乃至０．２５ミクロンでよい。第１のコンタクト層３１２の全厚は約０．２乃至０．５ミクロンでよい。第１のコンタクト層３１２の上には、厚さが約１００ナノメートル（ｎｍ）、即ち０．１ミクロンまたはそれ以下の酸化物層３１４が形成される。１つの実施例において、この酸化物層３１４は酸化物熱成長法により形成可能である。ｎ＋型シリコンの第２のコンタクト層３１６は、酸化物層３１４上に公知の方法により、第２の多結晶コンタクト層３１６として形成される。第２のコンタクト層３１６は、１００ナノメートルまたはそれ以下の厚さに形成される。
【００２０】
次に、第２のコンタクト層３１６上に厚さ約１０ナノメートルの薄い二酸化シリコン層（ＳｉＯ2）３１８を堆積させる。この薄い二酸化シリコン層（ＳｉＯ2）３１８上に、厚さが約１００ナノメートルの厚い窒化シリコン層（Ｓｉ3Ｎ4）３２０を堆積させて、パッド層、例えば層３１８、３２０を形成する。これらのパッド層３１８、３２０は、化学的気相成長（ＣＶＤ）のような任意適当な方法により堆積することができる。
【００２１】
フォトレジストを適用し、選択的に露光して、反応性イオンエッチング（ＲＩＥ）のような方法によりトレンチ３２５の方向性エッチングを行うためのマスクを形成する。方向性エッチングの結果、窒化物層３２０、パッド酸化物層３１８、第２のコンタクト層３１６、酸化物層３１４及び第１のコンタクト層３１２を積み重ねた複数の行バー３３０が得られる。トレンチ３２５を基板３１０の表面３３２に到達するに十分な深さまでエッチングして、導電性ドーピングを施したビットライン３０２間を分離する。フォトレジストを除去する。バー３３０は、ビットライン３０２の方向、例えば行方向に向いている。１つの実施例では、バー３３０の表面ライン幅は約１ミクロンまたはそれ以下である。各トレンチ３２５の幅はバー３３０のライン幅にほぼ等しいものでよい。この構造を図３Ａに示す。
【００２２】
図３Ｂでは、ＳｉＯ2のような隔離材料３３３を堆積させてトレンチ３２５を充填する。その後、化学的機械研磨／平坦化（ＣＭＰ）のような方法で使用表面を平坦化する。第２のフォトレジストを適用し、選択的に露光して、ビットライン３０２の方向に垂直な、例えば列方向に、トレンチ３３５を方向性エッチングするためのマスクを形成する。トレンチ３３５は、反応性イオンエッチング（ＲＩＥ）のような任意適当な方法により形成可能である。トレンチ３３５のエッチングは、露出したＳｉＯ2及び露出した、窒化物層３２０、パッド酸化物層３１８、第２のコンタクト３１６及び酸化物層３１４の積層体を貫通して第１のコンタクト層３１２へ延び、ビットライン３０２が所望の厚さ、例えば残りの厚さが普通は１００ナノメートルになるような深さまで行う。この構造を、個々に形成されたピラー３４０−１、３４０−２、３４０−３及び３４０−４を有するものとして図３Ｂに示す。
【００２３】
図３Ｃは、切断線３Ｃ−３Ｃに沿う図３Ｂの構造の断面図である。図３Ｃは、任意所与の行の隣接するピラー３４０−１と３４０−２とを接続する連続ビットライン３０２を示す。トレンチ３３５は、以下に述べるように、隣接する列のピラー間に、例えばピラー３４０−１及び３４０−４により形成される列と、ピラー３４０−２及び３４０−３により形成される列との間に、後でフローティングゲート及び制御ゲートを形成するために残される。
【００２４】
図４Ａ−４Ｃは、図３Ａ−３Ｃに関連して述べた上記方法をバルクＣＭＯＳ技術の基板またはシリコン・オン・インシュレーター（ＳＯＩ）技術の基板上に使用できることを示す。図４Ａは、ドーピングを少量施したｐ型バルクシリコン基板４１０上に形成されるパッド層を除いて示す、図３Ａ−３Ｃのプロセスステップ全体である。図４Ａに示す構造は図３Ｃの断面図に似たものであり、その上にピラー積層体４４０−１及び４４０−２が形成された連続ビットライン４０２を示す。ピラー４４０−１及び４４０−２は、第１のｎ＋型コンタクト層４１２、その上に形成した酸化物層４１４及び酸化物層４１４上に形成した第２のｎ＋型コンタクト層４１６を有する。
【００２５】
図４Ｂは、ＳＩＭＯＸのような、市販のＳＯＩウェーハ上に形成されたパッド層を除いて示す、図３Ａ−３Ｃのプロセスステップ全体である。図４Ｂに示すように、基板４１０の表面上には埋め込み酸化物層４１１がある。図４Ｂに示す構造は図３Ｃの断面図に似たものであり、その上にピラー積層体４４０−１及び４４０−２が形成された連続ビットライン４０２を示すが、ここでは、連続ビットライン４０２は埋め込み酸化物４１１により基板４１０から分離されている。再び、ピラー４４０−１及び４４０−２は、第１のｎ＋型コンタクト層４１２、その上に形成された酸化物層４１４及び酸化物層４１４上に形成された第２のｎ＋型コンタクト層４１６を有する。
【００２６】
図４Ｃは、絶縁体４１３が酸化物をアンダーカットして形成されている所のＳＯＩのアイランドを形成する、パッド層を除いて示す、図３Ａ−３Ｃのプロセスステップ全体である。かかるプロセスは、１９９７年１１月２５日に発行されたLeonard Forbesの米国特許第５，６９１，２３０号（発明の名称：”Technique for Producing Small Islands of silicon on Insulator”）にさらに詳細に記載されたプロセスを含んでいるが、この特許を本願の一部として引用する。図４Ｃに示す構造は図３Ｃに示す断面図に似たものであり、その上にピラー積層体４４０−１及び４４０−２が形成された連続ビットライン４０２を示すが、ここでは、連続ビットライン４０２は、上述したプロセスによるなどして酸化物のアンダーカットにより形成された絶縁体４１３により基板４１０から分離されている。再び、ピラー４４０−１及び４４０−２は、第１のｎ＋型コンタクト層４１２、その上に形成された酸化物層４１４及び酸化物層４１４上に形成された第２のｎ＋型コンタクト層４１６を有する。従って、本発明によると、図３Ａ−図３Ｃに示すように、ピラーを形成する一連のプロセスステップに、図４Ａ−図４Ｃに示す少なくとも３つの異なるタイプの基板上にピラーを形成するステップを含めることができる。
【００２７】
図５Ａ乃至図５Ｃは、図３Ａ−図３Ｃに示すピラーを形成する実施例に続いて、図４Ａ−図４Ｃに示す任意の基板上に、図３Ｃのピラー３４０−１及び３４０−２のようなピラーの側部に沿って極薄垂直ボデイトランジスタを形成する一連のプロセスステップを示す。例示のみの目的のため、図５Ａは、ｐ型基板５１０上に形成されトレンチ５３０により分離されたピラー５４０−１及び５４０−２の実施例を示す。図５Ａ−図５Ｃに関連する説明と同様に、図５Ａは、１つの実施例において一部がｎ＋＋型ビットライン５０２と一体的に形成される第１の単結晶ｎ＋型コンタクト層５１２を示す。ピラー５４０−１及び５４０−２の第１のコンタクト層５１２上には、酸化物層領域５１４が形成されている。図示の第２のｎ＋型コンタクト層５１６は、ピラー５４０−１及び５４０−２の酸化物層領域５１４上に形成されている。また、パッド層（ＳｉＯ2）５１８及び（Ｓｉ3Ｎ4）５２０はそれぞれ、ピラー５４０−１及び５４０−２の第２のコンタクト層５１６上に形成されるものとして示す。
【００２８】
図５Ｂにおいて、ドーピングを少量施したｐ型ポリシリコン層５４５を、ピラー５４０−１及び５４０−２上に堆積させ、方向性エッチングを施して、ピラー５４０−１及び５４０−２の側壁５５０上にドーピングを少量施したｐ型材料５４５が残るようにする。本発明による一実施例によると、ドーピングを少量施したｐ型ポリシリコン層に方向性エッチングを施して、ピラー５４０−１及び５４０−２の側壁５５０上に幅（Ｗ）または水平方向の厚さが１０ナノメートルまたはそれ以下のドーピングを少量施したｐ型材料５４５が残るようにする。この構造を図５Ｂに示す。
【００２９】
次の一連のプロセスステップを図５Ｃを参照して説明する。上述したように、この点において、別のマスキングステップを用いてポリシリコン５４５を等方性エッチングを施すことにより一部の側壁５５０を除去し、或る特定の構成により必要であれば、例えばピラー５４０−１及び５４０−２の一方の側部上にだけ極薄ボデイトランジスタを形成するのであれば、ピラー５４０−１及び５４０−２の一方の側壁だけの上にポリシリコン５４５が残るようにする。
【００３０】
図５Ｃは、ピラー５４０−１及び５４０−２の一方の側だけに極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタを形成する実施例を示す。図５Ｃにおいて、ウェーハを約５５０乃至約７００℃の温度に加熱する。このステップでは、ポリシリコン５４５が再結晶し、横方向エピタキシャル固相再成長が垂直方向で生じる。図５Ｃに示すように、ピラー５４０−１及び５４０−２の底部の単結晶シリコンがこの結晶成長の種となり、極薄単結晶垂直ＭＯＳＦＥＴトランジスタのチャンネルとして使用可能な単結晶極薄膜５４６が形成される。膜がピラーの一方の側だけに残される図５Ｃの実施例では、結晶化は垂直方向に進んで、ピラー５４０−１及び５４０−２の上面上の第２のｎ＋型ポリシリコンコンタクト層５１６内へ至る。しかしながら、ピラー５４０−１及び５４０−２の両側が覆われている場合、結晶化によりピラー５４０−１及び５４０−２の上面上の中央に近い所に結晶粒界が残る。この実施例を図５Ｄに示す。
【００３１】
図５Ｃ及び５Ｄに示すように、ドレイン領域５５１及びソース領域５５２はそれぞれ、アニーリングプロセスにおいて、第１及び第２のコンタクト層５１２、５１６からのｎ＋型ドーパントの外方拡散により、ピラー５４０−１及び５４０−２の側壁５５０に沿う単結晶極薄膜５４６に形成される。アニーリングプロセスでは、ｎ＋型ドーパントを有する単結晶極薄膜５４６のこれらの部分は、横方向エピタキシャル固相再成長が垂直方向に起こるにつれて同様に再結晶して単結晶構造になる。ドレイン及びソース領域５５１、５５２は、ｐ型材料により形成される単結晶垂直ボデイ領域５５３により分離されている。本発明の一実施例では、単結晶垂直ボデイ領域の垂直方向長さは１００ナノメートル未満である。この構造を図５Ｃまたは５Ｄに示す。当業者であればこの説明からわかるように、従来型ゲート絶縁体をこの単結晶極薄膜５４６上に成長させるか堆積させることが可能である。そして、水平または垂直のゲート構造をトレンチ５３０内に形成することができる。
【００３２】
当業者であればこの説明を読むとわかるように、本発明によると、ドレイン及びソース領域５５１、５５２はそれぞれ単結晶極薄膜５４６内に形成されて、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタの一部を形成する。単結晶極薄膜５４６は、第１のコンタクト層５１２に結合された第１の極薄単結晶垂直ソース／ドレイン領域５５１と、第２のコンタクト層５１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域５５２とを有する。ｐ型極薄単結晶垂直ボデイ領域５５３は、酸化物層５１４の側部に沿ってそれに対向しており、第１のソース／ドレイン領域５５１を第２のソース／ドレイン領域５５２と結合する。このｐ型極薄単結晶垂直ボデイ領域５５３は、事実上、ドレイン領域５１１とソース領域５１２とを分離し、印加される電圧によりチャンネルが形成されると、ドレイン領域５５１とソース領域５５２とを電気的に結合することができる。ドレイン領域５５１及びソース領域５５２と、極薄ボデイ領域５５３とは、アニーリングステップで起こる横方向固相エピタキシャル再成長により単結晶材料で形成される。
【００３３】
この構造の寸法は、極薄単結晶ボデイ領域５５３の垂直方向長さが１００ナノメートル未満であり、その中に形成されるチャンネルの垂直方向長さが１００ナノメートル未満である。また、この寸法には、ドレイン領域５５１及びソース領域５５２の、単結晶極薄膜５４６の水平方向厚さにより決まる接合深さが含まれるが、それは例えば１０ナノメートル未満である。従って、本発明はデバイスのチャンネル長さより格段に小さい接合深さを与え、この深さは、設計ルールがさらに縮小されるにつれて縮小可能である。さらに、本発明は、トランジスタのボデイの表面空間電荷領域がトランジスタの他の寸法の縮小につれて縮小する極薄ボデイを備えたトランジスタ構造を提供する。事実、この表面空間電荷領域は、ＭＯＳＦＥＴのボデイ領域を物理的に極薄、例えば１０ナノメートルまたはそれ以下にすることにより最小になっている。
【００３４】
当業者は、この説明を読めば、ドーパントのタイプを変えることにより上述した導電タイプを逆にすることが可能であるため、本発明を垂直方向に向いた単結晶ｐチャンネル型トランジスタを有する構造に利用できることがわかるであろう。本発明はそれに限定されない。上記プロセスの説明からわかるように、作製プロセスは、図面を参照して以下に説明するトレンチ５３０内に多数の異なる水平方向及び垂直方向ゲート構造を形成するように継続することができる。
【００３５】
図６Ａ−６Ｆは、本発明に関連して、水平置換ゲートと呼ぶ、フローティングゲート及び制御ゲートの水平積層構造を形成する一連のプロセスステップを示す。以下のプロセスステップにおいて提案する寸法は、０．１ミクロンＣＤ技術にとって好適であり、他のＣＤサイズではそれに応じて調整可能である。図６Ａは図５Ｃに似た構造を示す。即ち、図６Ａは、トレンチ６３０内のピラー６４０−１及び６４０−２の側壁６５２に沿う単結晶極薄膜６４６を示す。単結晶極薄膜６４６は、この点で、第１のコンタクト層６１２に結合された第１の極薄単結晶垂直ソース／ドレイン領域６５１と、第２のコンタクト層６１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域６５２とを含む。ｐ型極薄単結晶垂直ボデイ領域６５３は、酸化物層６１４の側部に沿うか、それに対向した所にあり、第１のソース／ドレイン領域６５１を第２のソース／ドレイン領域６５２と結合する。図６Ａに示すプロセス実施例によると、当業者であればわかるように、ドーピングを施したｎ＋酸化物層６２１またはＰＳＧ層は、ＣＶＤ法などによりピラー６４０−１及び６４０−２の上に堆積させる。その後、ドーピングを施したｎ＋型酸化物層６２１を平坦化して、ピラー６４０−１及び６４０−２の上面から除去する。エッチングを行って、トレンチ６３０の底部の所に約５０ナノメートルだけ残す。次に、ピラー６４０−１及び６４０−２上にドーピングを施していないポリシリコン層６２２または酸化物層６２２を堆積させ、ＣＭＰ平坦化によりこの層を再びピラー６４０−１及び６４０−２の上面からを除去する。その後、ドーピングを施していないポリシリコン層６２２をＲＩＥ法などによりエッチングして、トレンチ６３０内に酸化物層６１４の側部に沿うか対向させて厚さ１００ナノメートルまたはそれ以下の層を残す。次に、当業者であればわかるように、ドーピングを施した別のｎ＋酸化物層６２３またはＰＳＧ層を、ＣＶＤ法によるなどしてピラー６４０−１及び６４０−２の上に堆積させる。この構造を図６Ａに示す。
【００３６】
図６Ｂは、次の一連の作製ステップ後の構造を示す。図６Ｂにおいて、熱処理を行ってＰＳＧ層、例えば６２１及び６２３からそれぞれ単結晶垂直極薄膜６４６内にｎ型ドーパントを拡散させることにより、ドレイン領域６５１及びソース領域６５２をさらに形成する。次に、図６Ｂに示すが、当業者であればこの説明を読むとわかるように、選択的エッチングを行って、トレンチ６３０内の上方のＰＳＧ層６２３及びドーピングを施されていないポリシリコン層６２２または酸化物層６２２を除去する。この構造を図６Ｂに示す。
【００３７】
次に、図６Ｃに示すが、当業者であればわかるように、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタの薄いゲート酸化物層６２５を、極薄単結晶垂直ボデイ領域６５３の表面上に熱酸化などにより成長させる。次に、ドーピングを施したｎ＋型ポリシリコン層６４２を堆積させて、極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタのゲート６４２を形成することができる。その後、この構造にＣＭＰプロセスを施して、ピラー６４０−１及び６４０−２の上面からドーピングを施したｎ＋型ポリシリコン層６４２を除去し、ＲＩＥエッチングを施して所望の厚さの極薄単結晶垂直トランジスタまたは極薄ボデイトランジスタのゲート６４２を形成する。一実施例において、ドーピングを施したｎ＋型ポリシリコン層６４２をＲＩＥエッチングすることにより、垂直な側部が１００ナノメートル未満である一体的に形成した水平方向のフローティングゲート６４２を極薄単結晶垂直ボデイ領域６５３に対向して形成する。次に、ＣＶＤ法などにより酸化物層６４４を堆積させ、ＣＭＰプロセスにより平坦化してトレンチ６３０を充填する。上述の方法によるなどして、エッチングを施すことにより、この構造から窒化物層６２０を除去する。これは、リン酸を用いるリン酸エッチングプロセスを含むことができる。この構造を図６Ｃに示す。
【００３８】
図６Ｄは、次の一連の作製ステップを示す。図６Ｄにおいて、水平方向のフローティングゲート６４２の上面上の酸化物層６４４をマスキングしてＲＩＥなどによりエッチングすることにより、インターポリゲート絶縁体または制御ゲート絶縁体が形成させる領域の酸化物層６４４を除去する。次に、インターポリゲート絶縁体または制御ゲート絶縁体６６０を形成する。インターポリゲート絶縁体または制御ゲート絶縁体６６０は、当業者であればわかるように、熱成長させた酸化物層６６０または堆積させた酸窒化物制御ゲート絶縁体層６６０でよい。インターポリゲート絶縁体または制御ゲート絶縁体６６０は、約２乃至４ナノメートルの厚さに形成する。次に、ポリシリコン制御ゲート６６２を形成する。ポリシリコン制御ゲートは、パターン形成した後水平のフローティングゲート６４２上にポリシリコン制御ゲートラインをＣＶＤ法などにより堆積させる従来の光リソグラフィー法により形成することができる。この構造の表面上に、ＣＶＤ法などにより別の酸化物層を堆積させて、次の作製ステップへ進む。
【００３９】
当業者であればこの説明を読むとわかるように、ピラー６４０−１及び６４０−２の上の第２のコンタクト層６１６へのコンタクトを形成して、列又は行アドレスライン６６４の形成及び標準のＢＥＯＬプロセスを継続することができる。これらの方法は、セル及び周辺回路の配線を完成するための従来のコンタクトホール、端子金属及びインターレベル絶縁体のステップを含むことができる。図６Ｅは完成した構造の斜視図である。また、この図６Ｆは切断ライン６Ｆ−６Ｆに沿うその構造の断面図である。
【００４０】
別法として、上述した一連の作製ステップを置換ゲートステップを除いて実行することが可能であったろう。この別の実施例では、そのプロセスを図５Ｃと同じ構造で開始したであろう。しかしながら、図６Ａでは、相似窒化物層を約１０ナノメートルの厚さに堆積させた後、方向性エッチングを施してピラーの側壁上の窒化物を残すようにしたであろう。酸化物を熱成長させて、ソースライン６０２またはｙアドレスラインバー６０２の露出セ部分を絶縁する。その後、この窒化物を等方性エッチング（例えば、リン酸を用いて）により除去し、露出した単結晶極薄膜６４６の壁の上に薄いトンネル効果フローティングゲート酸化物を約１乃至２ナノメートルの厚さに成長させる。ｎ型ポリシリコン層を堆積させてトレンチ（例えば、１００ナノメートル以上）を充填し、平坦化（例えば、ＣＭＰにより）した後、単結晶極薄膜６４６の上面レベルよりわずかに低い凹部を形成する。その後、このプロセスはただ、上述したようなエッチングプロセスを用いることによりこの構造から窒化物層６２０を除去する。これは、リン酸を用いるリン酸エッチングプロセスを含むことができる。上述したように、このプロセスは図６Ｃから先に進んでその構造を完成させる。
【００４１】
図７Ａ−７Ｅは、トランジスタ極薄垂直ボデイ構造の側部に沿って垂直フローティングゲート及び垂直制御ゲートを形成できる実施例のプロセスを示している。これらの構造は、集積回路作製技術の当業者がこの説明を読めば実現することができる。以下のプロセスステップにおいて提案された寸法は０．１ミクロンＣＤ技術にとって好適であり、他のＣＤサイズではそれに従って調整可能である。図７Ａは図５Ｃに似た構造を表す。即ち、図７Ａは、トレンチ７３０内のピラー７４０−１及び７４０−２の側壁に沿う単結晶極薄膜７４６を示す。単結晶極薄膜７４６は、この点で、第１のコンタクト層７１２に結合された第１の極薄単結晶垂直ソース／ドレイン領域７５１と、第２のコンタクト層７１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域７５２とを含む。ｐ型極薄単結晶垂直ボデイ領域７５３は、酸化物層７１４の側部に沿うかそれに対向し、第１のソース／ドレイン領域７５１を第２のソース／ドレイン領域７５２に結合する。図７Ａに示すプロセス実施例によると、約１０ナノメートルの相似窒化物層をＣＶＤ法などにより堆積させ、方向性エッチングを施してピラー７４０−１及び７４０−２の側壁上だけに残す。その後、酸化物層７２１を熱酸化などにより約２０ナノメートルの厚さに成長させ、露出したビットラインバー７０２を絶縁させる。ピラー７４０−１及び７４０−２の側壁上の相似窒化物層は、単結晶極薄膜７４６に沿う酸化を阻止する。当業者であればわかるように、その後、従来式除去プロセスにより窒化物層を除去する。この構造を図７Ａに示す。
【００４２】
図７Ｂに示すように、露出した単結晶極薄膜７４６の側壁上に薄いトンネル効果酸化物層７５６を熱成長させる。この薄いトンネル効果酸化物層７５６は約１乃至２ナノメートルの厚さに成長させる。ＣＶＤ法によるなどして、ドーピングを施したｎ＋型ポリシリコン材料または適当な金属層７５０を堆積させ、トレンチを約４０ナノメートルまたはそれ以下の厚さに充填する。その後、ＣＭＰ法などにより、ドーピングを施したｎ＋型ポリシリコン材料７５６を平坦化し、ＲＩＥ法などにより単結晶極薄膜７４６の上面レベルよりわずかに低い凹部を形成する。その後、スペーサー形成のためにＣＶＤ法によるなどして窒化物層７６１を約２０ナノメートルの厚さに堆積させ、方向性エッチングを施して厚い酸化物パッド層７１８及び窒化物パッド層７２０のそれぞれの側壁上に残す。この構造を図７Ｂに示す。
【００４３】
図７Ｃは、次の一連の処理ステップ後の構造を示す。図７Ｃにおいて、窒化物スペーサー７６１をマスクとして用い、ピラー行間内の露出した酸化物、例えば図３Ｂの酸化物３３３をソースライン７０２間で選択的にエッチングしてソースライン／ｙアドレスライン７０２上の酸化物７２１とほぼ同じレベルの深さにする。次に、再び窒化物スペーサー７６１をマスクとして用い、露出したｎ＋型ポリシリコン材料７５０を選択的にエッチングしてソースライン／ｙアドレスライン７０２上の酸化物層７２１上で停止することにより、トレンチ７３０内に垂直に向いた一対のフローティングゲート７６３を形成する。この構造を図７Ｃに示す。
【００４４】
図７Ｄは、この作製プロセスの実施例の次の一連のステップを示す。図７Ｄにおいて、インターポリゲート絶縁体または制御ゲート絶縁体７６０をトレンチ７３０内に形成して、垂直に向いたフローティングゲート７６３を覆うようにする。当業者であればわかるように、インターポリゲート絶縁体または制御ゲート絶縁体７６０は、熱成長させた酸化物層７６０または堆積させた酸窒化物制御ゲート絶縁体層７６０でよい。このインターポリゲート絶縁体または制御ゲート絶縁体７６０は、約７乃至１５ナノメートルの厚さに形成させる。ドーピングを施したｎ＋型ポリシリコン材料または適当なゲート材料７６２を、ＣＶＤ法によるなどして約１００ナノメートルの厚さに堆積させることにより、トレンチまたはゲート貫通溝７３０を充填する。その後、ＣＭＰ法などにより、ドーピングを施したｎ+型ポリシリコン材料７６２を、厚い窒化物パッド層７２０上で止まるように平坦化する。その後、ＲＩＥ法などにより、ドーピングを施したｎ＋型ポリシリコン材料７６２に、単結晶極薄膜７４６のほぼ上面レベルの深さの凹部を形成する。次に、窒化物パッド層７２０をピラー７４０−１及び７４０−２から除去する。窒化物パッド層の除去はリン酸エッチングまたは他の適当な方法により行うことができる。その後、ＣＶＤ法によるなどして、酸化物７７５をその構造上に堆積させて、その表面が覆われるようにする。この構造を図７Ｄに示す。
【００４５】
当業者がこの説明を読めば、ピラー７４０−１及び７４０−２の上面上の第２のコンタクト層７１６にコンタクトを形成して、データライン７６０の形成及び標準のＢＥＯＬを継続することができることがわかるであろう。これらの方法は、セル及び周辺回路の配線を完成するための従来のコンタクトホール、端子金属及びインターレベル絶縁物ステップを含むことができる。図７Ｅは完成した構造の斜視図である。図７Ｆは切断線７Ｆ−７Ｆに沿うその断面図である。
【００４６】
図８Ａ−８Ｅは、垂直のフローティングゲートをトランジスタの極薄垂直ボデイ構造の側部に沿って、また水平に向いた制御ゲートを垂直のフローティングゲートの上方に形成できる一実施例のプロセスを説明するものである。これらの構造は、当業者であればこの説明を読むと実現できるであろう。以下のプロセスステップに提案される寸法は０．１ミクロンＣＤ技術にとって好適なものであり、他のＣＤサイズではそれに応じて調節することができる。図８Ａは、図５Ｃのものに似た構造を表す。即ち、図８Ａは、トレンチ８３０のピラー８４０−１及び８４０−２の側壁に沿う単結晶極薄膜８４６を示す。単結晶極薄膜８４６は、この点において、第１のコンタクト層８１６に結合された第１の極薄単結晶垂直ソース／ドレイン領域８５１と、第２のコンタクト層８１６に結合された第２の極薄単結晶垂直ソース／ドレイン領域８５２とを有する。ｐ型極薄単結晶垂直ボデイ領域８５３は、酸化物層８１４の側部に沿うかそれと対向し、第１のソース／ドレイン領域８５１を第２のソース／ドレイン領域８５２に結合する。図８Ａに示すプロセス実施例によると、ＣＶＤ法によるなどして約１０ナノメートルの相似窒化物層を堆積させ、方向性エッチングによりピラー８４０−１及び８４０−２の側壁上のものだけを残す。その後、熱酸化によるなどして、酸化物層８２１を約２０ナノメートルの厚さに成長させて、露出したビットラインバー８０２を絶縁させる。ピラー８４０−１及び８４０−２の側壁上の相似窒化物層は、単結晶極薄膜８４６に沿う酸化を防止する。その後、当業者であればわかるように、従来式の除去プロセスにより窒化物層を除去する。この構造を図８Ａに示す。
【００４７】
図８Ｂに示すように、露出した単結晶極薄膜８４６の側壁上に薄いトンネル効果酸化物８５６を熱成長させる。薄いトンネル効果酸化物８５６は、約１乃至２ナノメートルの厚さに成長させる。ＣＶＤ法によるなどして、ドーピングを施したｎ＋型ポリシリコン材料または適当な金属８５０を堆積させ、トレンチを約４０ナノメートルまたはそれ以下の厚さで充填する。その後、ＣＭＰ法によるなどして、ドーピングを施したｎ＋型ポリシリコン材料８５０を平坦化し、ＲＩＥ法によるなどして、単結晶極薄膜８４６の上面よりわずかに低い凹部を形成する。その後、スペーサー形成のために、ＣＶＤ法によるなどして窒化物層８６１を約５０ナノメートルの厚さに堆積させ、方向性エッチングを施して、厚い酸化物パッド層８１８及び窒化物パッド層８２０のそれぞれの側壁上のものを残すようにする。この構造を図８Ｂに示す。
【００４８】
図８Ｃは、次の一連のプロセスステップ後の構造を示す。図８Ｃにおいて、窒化物スペーサー８６１をマスクとして使用し、ピラー行間の露出した酸化物、例えば図３の酸化物３３３をソースライン８０２間で選択的にエッチングして、ソースライン／ｙアドレスライン８０２上の酸化物８２０とほぼ同じレベルの深さにする。次に、再び窒化物スペーサー８６１をマスクとして用いて、ドーピングを施したｎ＋型の露出したポリシリコン材料８５０を選択的にエッチングしてソースライン／ｙアドレスライン８０２上の酸化物層８２１上で停止させることにより、トレンチ８３０内に一対の垂直なフローティングゲート８６３を形成する。この構造を図８Ｃに示す。
【００４９】
図８Ｄは、この作製プロセスの実施例における次の一連のステップを示す。図８Ｄにおいて、酸化物層８８０をトレンチ８３０内に堆積させて垂直のフローティングゲート８６３を覆うようにする。酸化物層８８０をＣＭＰ法によるなどして平坦化し、厚い窒化物パッド層８２０上で止める。その後、ＲＩＥ法によるなどして、酸化物層８８０に単結晶極薄膜８４６のほぼ上面の深さの凹部を形成する。次に、窒化物パッド層８２０をピラー８４０−１及び８４０−２から除去し、窒化物スペーサー８６１も除去する。窒化物パッド層８２０及び窒化物スペーサー８６１は、リン酸エッチングまたは他の適当な方法により除去することができる。インターポリゲート絶縁体または制御ゲート絶縁体８６０を、トレンチ８３０内の酸化物層８８０上に、また垂直のフローティングゲート８６３上に形成する。当業者であればわかるように、インターポリゲート絶縁体または制御ゲート絶縁体８６０は、熱成長させた酸化物８６０または堆積させた酸窒化物制御ゲート絶縁体８６０でよい。インターポリゲート絶縁体または制御ゲート絶縁体８６０は、垂直のフローティングゲート８６３上に約２乃至４ナノメートルの厚さに形成する。ＣＶＤ法によるなどしてドーピングを施したｎ＋型ポリシリコン材料８６２を、インターポリゲート絶縁体または制御ゲート絶縁体８６０の上に、また垂直のフローティングゲート８６３の上方に、約５０ナノメートルの厚さに堆積させる。その後、当業者であればわかるように、ドーピングを施したｎ＋型ポリシリコン材料８６２をパターン形成により水平バーまたは制御ゲートラインにする。その後、ＣＶＤ法によるなどして酸化物８７５を堆積させ、その表面を覆うようにすることができる。その構造を図８Ｄに示す。
【００５０】
当業者であればこの説明を読むとわかるように、ピラー８４０−１及び８４０−２の上面上の第２のコンタクト層８１６にコンタクトを形成して、列又は行アドレスライン８６４の形成及び標準のＢＥＯＬプロセスを継続することができる。これらの方法は、セル及び周辺回路の配線を完成するための従来のコンタクトホール、端子金属及びインターレベル絶縁物ステップを含むことができる。図８Ｅは完成した構造の斜視図である。
【００５１】
図９は、メモリ回路の従来型ＮＯＲデコーダアレイを示す。アドレスラインはＡ１乃至Ａ３であり、反転アドレスラインはＡ１乃至Ａ３である。従来型ＮＯＲデコーダアレイは、アレイのラインの交点に薄い酸化物ゲートトランジスタ（例えば、トランジスタ９０１−１、９０１−２、・・・、９０１−Ｎを作製するか、またはその交点に薄い酸化物層ゲートトランジスタを作製しないか、例えば、薄い酸化物層トランジスタ９０２−１、９０２−２、・・・、９０２−Ｎを欠落させるかにより、ゲートマスクレベルでプログラム可能である。当業者であればこの説明を読むと明らかなように、従来からこれと同じ方法を用いて他のタイプのデコーダアレイ（図示せず）を形成する。図９に示すように、負荷デバイスとして多数のデプリーションモードＮＭＯＳトランジスタ９１６を使用する。
【００５２】
この実施例において、列ライン９１４はそれぞれ、アレイの薄い酸化物ゲートトランジスタ、例えば、トランジスタ９０１−１、９０１−２、・・・、９０１−Ｎを介して列ライン９１４に接続されているアドレスラインＡ１乃至Ａ３及び反転アドレスラインＡ１乃至Ａ３のＮＯＲゲートとして働く。即ち、図９Ａに示す正論理ＮＭＯＳデコーダアレイにおいて、列ラインＲ１に結合された１またはそれ以上の薄い酸化物ゲートトランジスタ、例えば、トランジスタ９０１−１、９０１−２、・・・、９０１−ＮがアドレスラインＡ１乃至Ａ３または反転アドレスラインＡ１乃至Ａ３の１つの上の高論理レベル信号＋ＶＤＤによりオンにされない限り、列ラインＲ１は高電位＋ＶＤＤに維持される。トランジスタのゲートアドレスがアドレスラインＡ１乃至Ａ３または反転アドレスラインＡ１乃至Ａ３を介する高論理レベル信号＋ＶＤＤにより作動されると、薄い酸化物ゲートトランジスタはそれぞれ導通する。即ち「オン」になる。薄い酸化物ゲートトランジスタ、例えば、トランジスタ９０１−１、９０１−２、・・・、９０１−Ｎのこの導通により、ＮＯＲの正論理回路機能が実行され、アレイの薄い酸化物ゲートトランジスタ、例えばトランジスタ９０１−１、９０１−２、・・・、９０１−Ｎを介する列ライン９１４上のデータの反転によりＯＲ回路機能が反転して、列ライン９１４上に低論理レベル信号が出力される。従って、その列ライン９１４に結合された薄い酸化物ゲートトランジスタが何れも「オン」でない時は、特定の列ライン９１４がアドレスされる。
【００５３】
再び、デコーダアレイ９００では、各ライン上の入来アドレスが反転され、元のアドレスと反転または補数値との組み合わせによりデコーダアレイ９００のトランジスタのゲートが駆動される。アレイ９００のトランジスタ９０１−１、９０１−２、・・・、９０１−ＮはエンハンスメントモードＮＭＯＳデバイスであり、デプリーションモードＮＭＯＳトランジスタは負荷デバイス９１６として使用される。簡単なＮＭＯＳ回路では全ての電圧は正電圧である。これは正論理ＮＯＲデコーダアレイであり、論理「１」の状態は正の最大電圧＋ＶＤＤ、論理「０」のレベルは正の最小電圧またはアースである。
【００５４】
図９に用いるトランジスタは、デプリーションモードＮＭＯＳ負荷技術を用いたＮＭＯＳドライバトランジスタである。負荷デバイスまたはＮＭＯＳ負荷トランジスタは、プルアップスイッチング過渡時に定電流源として働くデプリーションモードトランジスタかまたは常態「オン」のトランジスタであり、高速スイッチングが可能である。ドライバトランジスタは、常態では０のゲートバイアスで「オフ」のエンハンスメントモードＮＭＯＳトランジスタである。
【００５５】
図１０は、本発明によるデコーダ回路またはメモリアドレスデコーダ１０００の一実施例を示す概略図である。図９と同様に、アドレスラインはＡ１乃至Ａ３であり、反転アドレスラインはＡ１乃至Ａ３である。図１０に示すように、デコーダ回路１０００は、アレイのラインの交点にドライバトランジスタまたは論理セル１００１−１、１００１−２、・・・、１００１−Ｎを作製するか、またはその交点にドライバトランジスタまたは論理セルを作製しないか、例えば、フローティングゲートドライバトランジスタ１００２−１、１００２−２、・・・、１００２−Ｎを欠落させるかにより、ゲートマスクレベルでプログラム可能である。本発明による実施例では、アレイのラインの交点におけるドライバトランジスタ、例えばトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎの作製は、図３Ａ−８Ｅに関連して詳述した実施例によるフローティングゲートドライバトランジスタの作製を含む。図１０に示す本発明の一実施例では、多数のｐチャンネル金属酸化物半導体（ＰＭＯＳ）負荷トランジスタ１０１６を、負荷デバイスとして使用し、デコーダ回路１０００の出力ラインまたは列ライン１０１４に結合する。
【００５６】
デコーダアレイ１０００では、各アドレスラインＡ１乃至Ａ３上の入来アドレスが反転され、各アドレスラインＡ１乃至Ａ３上の元のアドレス及び反転アドレスラインＡ１乃至Ａ３上の反転または補数値の組み合わせによりデコーダアレイ１０００のトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎのゲートが駆動される。デコーダアレイ１０００のフローティングゲートドライバトランジスタまたは論理セル、例えばトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、ｎチャンネルフローティングゲートドライバトランジスタである。
【００５７】
図１０において、列ライン１０１４はそれぞれ、アレイ１０００のフローティングゲートドライバトランジスタまたは論理セル、例えば、トランジスタ１００１−１、１００１−２、・・・、１００１−Ｎを介して列ライン１０１４に接続されているアドレスラインＡ１乃至Ａ３及び反転アドレスラインＡ１乃至Ａ３のＮＯＲゲートとして働く。即ち、列ラインＲ１に結合された１またはそれ以上のフローティングゲートドライバトランジスタまたは論理セル、例えばトランジスタ１００１−１、１００１−２、・・・、１００１−ＮがアドレスラインＡ１乃至Ａ３または反転アドレスラインＡ１乃至Ａ３の１つの上の高論理レベル信号ＶＤＤによりオンにされない限り、列ラインＲ１は高電位ＶＤＤ、または論理「１」に維持される。図１０に示すデコーダ回路１０００の構成では、列ラインＲ１に結合されたｎチャンネルフローティングゲートドライバトランジスタまたは論理セル、例えばトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎのうちの１つをオンにするためには、アドレスラインＡ１乃至Ａ３または反転アドレスラインＡ１乃至Ａ３のうちの１つの上に論理「１」またはＶＤＤが必要である。当業者であればこの説明を読むとわかるように、フローティングゲートドライバトランジスタまたは論理セル、例えばトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、電子が垂直なフローティングゲート上にあるか否かにより２つの異なる導電状態を有するようにプログラムすることができる。これらのフローティングゲートドライバトランジスタのうち任意の１つの垂直なフローティングゲート上に電荷があれば、フローティングゲートトランジスタは、事実上、プログラマブルメモリアドレス及びデコーダ回路１０００から切り離される。
【００５８】
図１０に示す本発明のデコーダ回路１０００では、アレイのドライバトランジスタ、例えばトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎはフローティングゲートトランジスタデバイスである。１つの実施例において、フローティングゲートドライバトランジスタは、図３Ａ−８Ｅに関連して詳説した本発明の実施例に従って形成される。このように、フローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎは、特定のデコーダ機能を実行させるために、作製時最初にプログラムすることが可能であり、また、デコーダアレイが一旦使用された後必要に応じて、例えば現場で、再プログラムすることができる。図１０のアドレスデコーダ１０００に示す負荷デバイス１０１６は、より一般的には、ｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタであり、ｎチャンネルデプリーションモードトランジスタではない。このようにして、図１０に示す本発明のデコーダ回路１０００はＣＭＯＳプロセスにより形成され、ＣＭＯＳデコーダアレイ１０００と呼ぶことができる。
【００５９】
図１０に示す１つの実施例において、本発明のデコーダ回路１０００は冗長列ラインＲＤを含む。図１０に示す実施例では、多数の別のフローティングゲートドライバトランジスタ、例えばトランジスタＴ１−Ｔ６が、アドレスラインＡ１乃至Ａ３または反転アドレスラインＡ１乃至Ａ３及び冗長列ラインＲＤに結合された状態でアレイに設けられている。本発明によると、これらの別のドライバトランジスタ、例えばトランジスタＴ１−Ｔ６は、図３Ａ−８Ｅに関連して詳説した実施例に従って形成される。本発明による上述の一実施例では、別のフローティングゲートドライバトランジスタＴ１−Ｔ６は、アドレスラインＡ１乃至Ａ３または反転アドレスラインＡ１乃至Ａ３により形成された垂直制御ゲートを有する。本発明による上述した別の実施例では、別のフローティングゲートドライバトランジスタＴ１−Ｔ６はフローティングゲートドライバトランジスタＴ１−Ｔ６のフローティングゲートの上方に位置するアドレスラインＡ１乃至Ａ３または反転アドレスラインＡ１乃至Ａ３により形成された水平の制御ゲートを有する。本発明による別の実施例では、別のドライバトランジスタＴ１−Ｔ６の第２の極薄単結晶垂直ソース／ドレイン領域は、少なくとも１つの冗長列ラインまたはワードラインＲＤに結合されている。ｐチャンネル金属酸化物半導体（ＰＭＯＳ）負荷トランジスタ１０１６に似たｐチャンネル金属酸化物半導体（ＰＭＯＳ）負荷トランジスタＴ７は、少なくとも１つの冗長列ラインＲＤにも結合されてＣＭＯＳインバータ構成を完成する。
【００６０】
図示し上述明したように、これらの不揮発性フローティングゲートドライバトランジスタ、例えばトランジスタＴ１−Ｔ６は、垂直のフローティングゲート上に電子が蓄えられているか否かに応答して２つの異なる導電状態を有するようにプログラム可能である。これらのフローティングゲートドライバトランジスタ、例えばトランジスタＴ１−Ｔ６の任意の１つの垂直なフローティングゲート上に電荷が蓄えられておれば、フローティングゲートトランジスタは本発明のプログラマブルメモリアドレス及びデコーダ回路１０００から事実上切り離される。これらのフローティングゲートドライバトランジスタ、例えば、トランジスタＴ１−Ｔ６により本発明のデコーダ回路１０００を構成すると、当業者であればこの説明を読むとわかるように、アレイの列または行を置き換えるためのエラー訂正が可能となる。
【００６１】
本発明によると、不良と判定された、または現場で故障状態にある列ライン１０１４の置換またはエラー訂正を行うために冗長列ライン、例えば冗長列ラインＲＤを利用可能な状態にすることが望ましい。本発明は、メモリデコーダ回路１０００において列または行を置換することによりかかるエラー訂正を行うことができる。
【００６２】
当業者は、この説明を読めば、多数の列のエラー訂正を可能にするために、２以上の冗長列ライン、例えば、ＲＤ２、ＲＤ３など（図示せず）を、トランジスタＴ１−Ｔ６のような同様のさらに別のフローティングゲートドライバトランジスタに結合できることがわかるであろう。さらに、当業者は、この説明を読めば、デコーダアレイ１０００の出力ライン１０１４のうちの任意の１つにとって代わる冗長列ＲＤをアクセスまたは選択するために、本発明により形成された別のフローティングゲートドライバトランジスタＴ１−Ｔ６を選択的にプログラムする方法がわかるであろう。
【００６３】
要約すると、別のフローティングゲートドライバトランジスタＴ１−Ｔ６の１つの垂直なフローティングゲート上に電子が蓄えられている場合、アドレスラインＡ１乃至Ａ３または反転アドレスラインＡ１乃至Ａ３上に高レベルの入力信号が加えられると、「プログラムされた」フローティングゲートドライバトランジスタＴ１−Ｔ６は「オフ」の状態を維持する。一方、その特定のフローティングゲートドライバトランジスタＴ１−Ｔ６の垂直なフローティングゲートに電荷が蓄えられていなければ、フローティングゲートドライバトランジスタＴ１−Ｔ６は、そのフローティングゲートドライバトランジスタに連携するアドレスラインＡ１乃至Ａ３または反転アドレスラインＡ１乃至Ａ３に高レベルの入力信号が加えられると、導通する。フローティングゲートドライバトランジスタＴ１−Ｔ６の垂直なフローティングゲート上に電荷が蓄えられていなければ、それらはデコーダ回路１０００の普通のインバータとして作用する。逆に、垂直なフローティングゲート上に電荷が蓄えられていれば、フローティングゲートドライバトランジスタＴ１−Ｔ６の導電率が十分に高くならず、ドライバトランジスタとしては機能しない。この後者の場合、本発明のデコーダ回路１０００の冗長列ラインＲＤの出力は電荷の状態を変化させない。従って、フローティングゲートドライバトランジスタＴ１−Ｔ６の垂直なフローティングゲート上に電荷が蓄えられておれば、ドライバはデコーダ回路１０００から事実上切り離される。
【００６４】
同様に、図１０に示すデコーダ回路は行デコーダ回路１０００となることができる。この場合、アドレスラインＡ１乃至Ａ３または反転アドレスラインＡ１乃至Ａ３にフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎを介して結合されたライン１０１４または冗長ラインＲＤは、当業者であればわかるように、行の復号のための相補ビットラインとなりうる。
【００６５】
当業者であればこの説明を読むとわかるように、さらに別のインバータを必要に応じて使用して、デコーダ回路１０００の新規なフローティングゲートドライバトランジスタ１００１−１、１００１−２、・・・、１００１−Ｎの有利な点を利用しながら１つの論理システム、例えば、正論理システムから負論理システムへ移行させることができる。フローティングゲートドライバトランジスタがフローティングゲート上の負の電荷でプログラムされておれば、このトランジスタはアレイでは活動状態になく、事実上アレイから切り離されている。このように、回路が最終的な状態にあるか、または現場でシステムにおいて利用されている時でもアレイの論理機能をプログラムすることができる。本明細書で説明した、現場でプログラム可能な、また使用中または回路内でプログラム可能な論理デバイスは、現在、現場でまたは使用中にプログラム可能なデコーダ回路技術に使用される普通のデバイスに比べると格段に低い電圧で働く。それらは、２．０乃至４．０の電圧でプログラム可能であり、垂直な制御ゲート上の通常の動作電圧は１．０ボルトのようなオーダーでよい。
【００６６】
フローティングゲート上における蓄えられた電荷の存否は、ｘアドレスまたは制御ゲートラインとｙ行／ソースラインとをアドレスして交点の特定のフローティングゲートを選択することにより読み出す。制御ゲートラインを例えば１．０ボルトのような正の電圧で駆動し、ｙ行／ソースラインを接地すると、フローティングゲートに電子が蓄えられていなければ、垂直側壁トランジスタはオンになって、その特定の列の列またはワードアドレスラインを低レベルに保持し、そのセルに「１」が蓄えられていることを示す。その特定のフローティングゲートに電子が蓄えられておれば、そのトランジスタはオンにならず、そのセルに「０」が蓄えられていることを示す。このようにして、特定のフローティングゲート上に蓄えられるデータを読み出すことができる。実際には、単一のフローティングゲートでなくて特定の制御ゲートアドレスラインの両側の列が隣接するピラーの両方のフローティングゲートをアドレスすることにより、データは「ビット対」として読み出される。データは、ホット電子を注入することによりセル内に蓄える。この場合、第２の極薄単結晶垂直ソース／ドレイン領域に結合された列またはワードアドレスラインを、０．１ミクロン技術では２ボルトのような高いドレイン電圧で駆動し、制御ゲートラインをこの値の２倍の範囲の公称電圧によりアドレスする。極薄単結晶垂直フローティングゲートトランジスタのチャンネルで発生するホット電子は、このアドレス方式により選択されたトランジスタのフローティングゲート上へそのゲートまたはトンネル酸化物を介して注入される。消去は、３ボルトのオーダーの合計電圧の差により電子がフローティングゲートからトンネル効果により排出されるように、制御ゲートラインを負の電圧で駆動し、そのトランジスタのソースラインを正のバイアスをかけて実行する。本発明によると、データの消去は「ビット対」で行うことができるが、その理由は、制御ゲートの両側のフローティングゲートを同時に消去できるからである。このアーキテクチャーは、アレイをセクション単位で同時に消去しリセットするブロックアドレス方式に適当である。
【００６７】
図１１は、本発明による電子システム１１０１の高レベル構成の簡単なブロック図である。図１１に示すように、電子システム１１０１は、その機能的構成要素が算術／論理ユニット（ＡＬＵ）またはプロセッサー１１２０と、制御ユニット１１３０と、メモリデバイスユニット１１４０と、入出力（Ｉ／Ｏ）デバイス１１５０とより成るシステムである。一般的に、かかる電子システム１１０１は、ＡＬＵ１１２０がデータに対して行う演算及びＡＬＵ１１２０、メモリデバイスユニット１１４０及び入出力デバイス１１５０の間の相互作用を特定する命令の固有セットを有する。メモリデバイスユニット１１４０は、データと蓄積命令のリストとを含む。
【００６８】
制御ユニット１１３０は、メモリデバイス１１４０から命令をフェッチして実行させる1組の動作を継続的に繰り返すことにより、プロセッサー１１２０、メモリデバイス１１４０及び入出力デバイス１１５０の全ての動作が協調されるようにする。メモリデバイス１１４０は、本発明の「使用中」プログラム可能な低電圧デコーダ回路を用いて構成することができる。さらに本発明のデコーダ回路は、メモリアレイの列または行を置き換えることによりエラー訂正を行うことができる。
【結論】
【００６９】
極薄ボデイフローティングゲートトランジスタを有するプログラマブルメモリアドレス及びデコーダ回路に関する構造及び作製方法について、例示的に、しかしながら非限定的に説明した。プログラマブルメモリアドレス及びデコーダ回路を形成するために３つの異なるタイプの基板上に使用可能な種々のタイプのゲート構造を図示した。
【００７０】
メモリ、従ってデコーダ回路の密度のさらなる増加に対する要望により、構造及びトランジスタの寸法の縮小がますます要求されることが示されている。従来のプレーナ型トランジスタ構造は、サブミクロンの寸法領域の奥の方に寸法を合わせることは困難である。本発明は、酸化物ピラーの側壁に沿って成長させた極薄単結晶シリコン膜に形成する垂直フローティングゲートトランジスタデバイスを提供する。極薄ボデイ領域を有するこれらのトランジスタは、小型デバイスの性能上の利点を保持しながら、さらに小さな寸法に縮小できる。高密度及び高性能を得るための寸法縮小化の利点は、フローティングゲートトランジスタアレイにおいて得られる。
【図面の簡単な説明】
【００７１】
【図１】チャンネル長さが０．１ミクロン、１００ナノメートル、即ち、１０００オングストローム未満のサブミクロン領域の奥まで微細化が進む場合の従来型ＭＯＳＦＥＴの問題点を説明するためのＭＯＳＦＥＴトランジスタを示す図である。
【図２】本発明によるピラーの側部に沿って形成された極薄垂直ボデイトランジスタを示す図である。
【図３Ａ】本発明に従って後で極薄垂直ボデイトランジスタを形成可能な側部を有するピラーを形成する最初の一連のプロセスステップを示す。
【図３Ｂ】本発明に従って後で極薄垂直ボデイトランジスタを形成可能な側部を有するピラーを形成する最初の一連のプロセスステップを示す。
【図３Ｃ】本発明に従って後で極薄垂直ボデイトランジスタを形成可能な側部を有するピラーを形成する最初の一連のプロセスステップを示す。
【図４Ａ】図３Ａ−３Ｃに関連して説明する上記技術をバルクＣＭＯＳ技術またはシリコン・オン・インシュレーター（ＳＯＩ）技術で実現可能なことを示す。
【図４Ｂ】図３Ａ−３Ｃに関連して説明する上記技術をバルクＣＭＯＳ技術またはシリコン・オン・インシュレーター（ＳＯＩ）技術で実現可能なことを示す。
【図４Ｃ】図３Ａ−３Ｃに関連して説明する上記技術をバルクＣＭＯＳ技術またはシリコン・オン・インシュレーター（ＳＯＩ）技術で実現可能なことを示す。
【図５Ａ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図４Ａ−４Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図５Ｂ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図４Ａ−４Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図５Ｃ】ピラーの側部に沿って極薄垂直ボデイトランジスタを形成するための図４Ａ−４Ｃに示すピラー形成ステップから継続する一連のプロセスステップを示す。
【図６Ａ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｂ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｃ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｄ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｅ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図６Ｆ】本発明による水平フローティングゲート及び制御ゲート積層構造を形成するための一連のプロセスステップを示す。
【図７Ａ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｂ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｃ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｄ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｅ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図７Ｆ】本発明に従って極薄垂直トランジスタボデイ構造に沿って垂直フローティングゲート及び垂直制御ゲートを形成する１つのプロセス実施例を説明する図である。
【図８Ａ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図８Ｂ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図８Ｃ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図８Ｄ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図８Ｅ】本発明に従って垂直フローティングゲートを垂直極薄ボデイトランジスタ構造の側部に形成し、水平制御ゲートを垂直フローティングゲートの上方に形成する１つのプロセス実施例の説明する図である。
【図９】従来技術による従来型ＮＯＲデコーダアレイを示す。
【図１０】本発明によりデコーダ回路またはメモリアドレスデコーダの一実施例を示す概略図である。
【図１１】本発明による電子システムの高レベル構成の単純化ブロック図である。
【図１】
2005516403.tif 000003
【図２】
2005516403.tif 000004
【図３Ａ】
2005516403.tif 000005
【図３Ｂ】
2005516403.tif 000006
【図３Ｃ】
2005516403.tif 000007
【図４Ａ】
2005516403.tif 000008
【図４Ｂ】
2005516403.tif 000009
【図４Ｃ】
2005516403.tif 000010
【図５Ａ】
2005516403.tif 000011
【図５Ｂ】
2005516403.tif 000012
【図５Ｃ】
2005516403.tif 000013
【図６Ａ】
2005516403.tif 000014
【図６Ｂ】
2005516403.tif 000015
【図６Ｃ】
2005516403.tif 000016
【図６Ｄ】
2005516403.tif 000017
【図６Ｅ】
2005516403.tif 000018
【図６Ｆ】
2005516403.tif 000019
【図７Ａ】
2005516403.tif 000020
【図７Ｂ】
2005516403.tif 000021
【図７Ｃ】
2005516403.tif 000022
【図７Ｄ】
2005516403.tif 000023
【図７Ｅ】
2005516403.tif 000024
【図７Ｆ】
2005516403.tif 000025
【図８Ａ】
2005516403.tif 000026
【図８Ｂ】
2005516403.tif 000027
【図８Ｃ】
2005516403.tif 000028
【図８Ｄ】
2005516403.tif 000029
【図８Ｅ】
2005516403.tif 000030
【図９】
2005516403.tif 000031
【図１０】
2005516403.tif 000032
【図１１】
2005516403.tif 000033
【手続補正書】
【提出日】平成17年2月4日(2005.2.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリデバイスのデコーダであって、
多数のアドレスラインと、
アドレスラインと共にアレイを形成する多数の出力ラインと、
出力ラインとアドレスラインの交点で半導体基板から外方に延び、酸化物層により分離された第１の単結晶コンタクト層及び第２のコンタクト層を有する多数の垂直ピラーと、
多数の垂直ピラーに隣接して配設された多数の単結晶垂直フローティングゲートトランジスタとより成り、
各単結晶垂直フローティングゲートトランジスタは、
第１のコンタクト層に結合された第１の単結晶垂直ソース／ドレイン領域と、
第２のコンタクト層に結合された第２の単結晶垂直ソース／ドレイン領域と、
酸化物層に対向し、第１と第２のソース／ドレイン領域を結合する単結晶垂直ボデイ領域と、
単結晶垂直ボデイ領域に対向するフローティングゲートとを有し、
多数のアドレスラインはそれぞれ、ピラーの列間に配設され、単結晶垂直フローティングゲートトランジスタのフローティングゲートと対向し、制御ゲートとして働くメモリデバイスのデコーダ。
【請求項２】
多数のアドレスラインはアレイ内で多数の相補的アドレスラインを有し、相補的アドレスラインは、それらと出力ラインとの交点のピラーの側部に沿って配設された多数の単結晶垂直フローティングゲートトランジスタの制御ゲートとして働く請求項１のデコーダ。
【請求項３】
多数の単結晶垂直フローティングゲートトランジスタはそれぞれ多数の垂直ピラーの一方の側に形成され、アドレスラインの１つは１列のピラーに沿う単結晶垂直フローティングゲートトランジスタのフローティングゲートに隣接する制御ゲートを形成し、各出力ラインは１行のピラーに沿って第２のコンタクト層に結合される請求項１のデコーダ。
【請求項４】
単結晶垂直フローティングゲートトランジスタは各ピラーの２つの対向側に形成されている請求項１のデコーダ。
【請求項５】
行が隣接するピラー対において、アドレスラインは行が隣接するピラー対間のトレンチに形成され、アドレスラインは行隣接対の一対のフローティングゲートの制御ゲートを形成し、各出力ラインは行が隣接するピラー対の第２のコンタクト層に結合される請求項１のデコーダ。
【請求項６】
少なくとも１つの出力ラインは冗長ワードラインを有する請求項１のデコーダ。
【請求項７】
半導体基板はシリコン・オン・インシュレーター基板を含む請求項１のデコーダ。
【請求項８】
第１及び第２の単結晶垂直ソース／ドレイン領域の水平方向接合深さは単結晶垂直ボデイ領域の垂直方向の長さよりも格段に小さい請求項１のデコーダ。
【請求項９】
単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のチャンネルを有する請求項１のデコーダ。
【請求項１０】
単結晶垂直ボデイ領域の水平方向幅は１０ナノメートル未満である請求項１のデコーダ。
【請求項１１】
単結晶垂直ボデイ領域は固相エピタキシャル成長により形成される請求項１のデコーダ。
【請求項１２】
単結晶半導体材料により形成され、アレイのピラーの第１のコンタクト層と相互接続するためにアレイのピラーの下方に位置する複数の埋め込みソースラインをさらに備えた請求項１のデコーダ。
【請求項１３】
単結晶垂直トランジスタの表面空間電荷領域はそのトランジスタの他の寸法の縮小に応じて縮小され、
垂直ボデイ領域に対向するフローティングゲートはゲート酸化物によりその領域から分離されており、フローティングゲートは多数のピラーの列間のトレンチに形成され、また、行が隣接するピラーのトレンチに隣接する単結晶垂直フローティングゲートトランジスタ間で共有される請求項１のデコーダ。
【請求項１４】
各単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のｐ型チャンネルを有する請求項１のデコーダ。
【請求項１５】
多数の埋め込みソースラインは、第１のコンタクト層と一体的に形成され、酸化物層により半導体基板から分離されている請求項１２のデコーダ。
【請求項１６】
各アドレスラインは、垂直な側部の長さが１００ナノメートル未満である水平な制御ラインを含む請求項１のデコーダ。
【請求項１７】
トレンチの垂直ボデイ領域に対向するフローティングゲートは、トンネル酸化物によりその領域から分離されており、
ピラーの列間に配設された多数のアドレスラインはそれぞれ、行が隣接するピラーのトレンチの対向する側部上のフローティングゲートをアドレスする制御ゲートとして共有される請求項１のデコーダ。
【請求項１８】
アドレスデコーダ回路であって、
多数のアドレスラインと、
アドレスラインに選択的に結合され、アドレスラインと共にアレイを形成する多数のデータラインと、
データラインとアドレスラインの交点に選択的に配設された多数の単結晶垂直フローティングゲートトランジスタとより成り、
各単結晶垂直フローティングゲートトランジスタは、
第１の単結晶垂直ソース／ドレイン領域と、
第２の単結晶垂直ソース／ドレイン領域と、
第１と第２のソース／ドレイン領域を結合する単結晶垂直ボデイ領域と、
垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートとを有し、
多数のデータラインはそれぞれ、行が隣接するピラーの第２のソース／ドレイン領域に結合され、
多数のアドレスラインは、単結晶垂直フローティングゲートトランジスタのフローティングゲートに対向する制御ラインを一体的に形成するため、単結晶垂直フローティングゲートトランジスタは、アドレスラインに与えられるアドレスと、フローティングゲート上に蓄えられる電荷とに応答してデータラインを選択する論理機能を実現するアドレスデコーダ回路。
【請求項１９】
各アドレスラインは、垂直方向長さが１００ナノメートル未満であり、フローティングゲート間のトレンチに形成された垂直に向いたアドレスラインを含む請求項１８のアドレスデコーダ回路。
【請求項２０】
各単結晶垂直フローティングゲートトランジスタは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満である請求項１８のアドレスデコーダ回路。
【請求項２１】
各アドレスラインは、列が隣接する単結晶垂直フローティングゲートトランジスタのフローティングゲートの下方に位置する水平に向いたアドレスラインを有する請求項１８のアドレスデコーダ回路。
【請求項２２】
列デコーダとして構成された請求項１のデコーダを有するメモリデバイス。
【請求項２３】
アドレスラインはそれぞれ、トレンチ内にフローティングゲートに対向して形成され、アドレスラインはそれぞれ、垂直方向長さが約１００ナノメートル未満の垂直に向いたアドレスラインを含む請求項２２のメモリデバイス。
【請求項２４】
アドレスラインはそれぞれ、フローティングゲートの上方に形成された水平に向いたアドレスラインを含む請求項２２のメモリデバイス。
【請求項２５】
各単結晶垂直フローティングゲートトランジスタは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満である請求項２２のメモリデバイス。
【請求項２６】
行デコーダは、出力ラインの１つを選択する論理機能を実現するように選択的に結合された単結晶垂直フローティングゲートトランジスタのアレイを含む行デコーダを備えており、
単結晶垂直フローティングゲートトランジスタは、
第１の単結晶垂直ソース／ドレイン領域と、
第２の単結晶垂直ソース／ドレイン領域と、
第１と第２のソース／ドレイン領域を結合する単結晶垂直ボデイ領域と、
垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートとを有する請求項２２のメモリデバイス。
【請求項２７】
プロセッサーと、
プロセッサーに結合されたメモリデバイスとより成り、
メモリデバイスは請求項１のデコーダを有する電子システム。
【請求項２８】
各アドレスラインは、フローティングゲートをアドレスするための制御ゲートを一体的に形成し、絶縁層によりフローティングゲートから隔離されている請求項２７の電子システム。
【請求項２９】
各単結晶垂直ボデイ領域は、垂直方向長さが１００ナノメートル未満のｐ型チャンネルを有する請求項２７の電子システム。
【請求項３０】
複数の埋め込みソースラインが、第１のコンタクト層と一体的に形成され、酸化物層により半導体基板から分離されている請求項２７の電子システム。
【請求項３１】
各アドレスラインは、垂直な側部の長さが１００ナノメートル未満である水平な制御ラインを含む請求項２７の電子システム。
【請求項３２】
各単結晶垂直フローティングゲートトランジスタは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満である請求項２７の電子システム。
【請求項３３】
多数の出力ラインはそれぞれ行が隣接するピラーの第２のコンタクト層に結合されている請求項２７の電子システム。
【請求項３４】
デコーダを形成する方法であって、
多数のアドレスラインを形成し、
多数の出力ラインを形成して、多数のアドレスラインと共にアレイを形成し、
出力ラインとアドレスラインの交点で半導体基板から外方に延びる多数の垂直ピラーを形成し、
この垂直ピラー形成ステップは、酸化物層により分離された第１の導電型の第１の単結晶コンタクト層及び第２のコンタクト層を形成するステップを含み、
多数の垂直ピラーに隣接して選択的に多数の単結晶垂直フローティングゲートトランジスタを形成するステップより成り、
フローティングゲートトランジスタの形成ステップは、
ピラー上に第２の導電型のドーピングを少量施したポリシリコン層を堆積させ、第２の導電型のポリシリコン層に方向性エッチングを施すことによりピラーの側壁上のものだけを残し、
第２の導電型のドーピングを少量施したポリシリコン層が再結晶し、横方向エピタキシャル固相再成長が垂直方向に生じて第２の導電型の垂直に向いた材料が形成されるように、ピラーにアニーリングを施し、
アニーリングを施すと、第１の導電型の第１及び第２の単結晶コンタクト層は第１の導電型の単結晶材料の成長の種として作用することにより第２の導電型のドーピングを少量施したポリシリコン層が生じるため、第２の導電型の垂直に向いた単結晶材料により分離され垂直に向いた第１の導電型の第１及び第２のソース／ドレイン領域が形成され、
垂直ボデイ領域に対向し、ゲート酸化物によりその領域から分離されたフローティングゲートを形成するステップを含み、
多数のアドレスラインを形成するステップは、ピラーの列間に位置し制御ゲートとして働かせるために単結晶垂直フローティングゲートトランジスタのフローティングゲートに対向するアドレスラインを形成するステップを含むプログラマブルデコーダの論理アレイ形成方法。
【請求項３５】
多数のアドレスラインを形成するステップは、多数のアドレスラインをフローティングゲートから絶縁体層により隔離するステップを含む請求項３４の方法。
【請求項３６】
多数の単結晶垂直フローティングゲートトランジスタを形成するステップは、垂直方向長さが１００ナノメートル未満のｐ型チャンネルを有する単結晶垂直ボデイ領域を形成するステップを含む請求項３４の方法。
【請求項３７】
単結晶半導体材料により形成され、アレイの行が隣接するピラーの第１のコンタクト層と相互接続するためにアレイのピラーの下方に位置する複数の埋め込みソースラインを形成するステップをさらに含む請求項３４の方法。
【請求項３８】
多数のアドレスラインを形成するステップは、垂直な側部の長さが１００ナノメートル未満の水平に向いた制御ラインを形成するステップを含む請求項３４の方法。
【請求項３９】
垂直ボデイ領域に対向するフローティングゲートを形成するステップは、トレンチ内においてトンネル酸化物によりその領域から分離されたフローティングゲートを形成するステップを含み、
多数のアドレスラインを形成するステップは、各アドレスラインが行が隣接するピラーのトレンチの対向する側部上のフローティングゲートをアドレスする制御ゲートとして共有されるように多数のアドレスラインを形成するステップを含む請求項３４の方法。
【請求項４０】
各単結晶垂直フローティングゲートトランジスタを形成するステップは、垂直方向長さが１００ナノメートル未満、水平方向幅が１０ナノメートル未満の各単結晶垂直フローティングゲートトランジスタを形成するステップを含む請求項３４の方法。
【請求項４１】
多数のアドレスラインを形成するステップは、多数の相補アドレスラインを隣接する１つおきのトレンチに形成するステップを含む請求項３４の方法。
【請求項４２】
多数の出力ラインを形成するステップは、多数の出力ラインを行が隣接するピラーの第２のコンタクト層に結合するステップを含む請求項３４の方法。
【請求項４３】
多数の埋め込みソースラインを形成するステップは、多数の埋め込みソースラインを第１のコンタクト層と一体的に形成し、多数のソースラインを半導体基板から酸化物層により隔離するステップを含む請求項３７の方法。
【請求項４４】
多数のアドレスラインを形成するステップは、垂直方向長さが約１００ナノメートル未満の垂直に向いたアドレスラインを形成するステップを含む請求項３４の方法。
【請求項４５】
デコーダを形成する方法であって、
アドレスライン及び出力ラインのアレイを形成し、
出力ラインとアドレスラインの交点において半導体基板から外方に延びる多数の垂直ピラーを形成し、
垂直ピラーのうち１つのピラーの側部に、該側部に垂直な方向の厚さが１０ナノメートル未満であり、垂直方向長さが１００ナノメートル未満である単結晶層を形成し、
該単結晶層にフローティングゲートトランジスタを形成するステップより成るデコーダを形成する方法。
【請求項４６】
単結晶層を形成し、該単結晶層にフローティングゲートトランジスタを形成するステップは、
酸化物層により分離された第１の単結晶コンタクト層と第２の単結晶コンタクト層とを垂直ピラーに形成し、
ピラー上にドーピングを少量施したポリシリコン層を堆積させ、ポリシリコン層に方向性エッチングを施すことによりピラーの側壁上の堆積物だけが残るようにし、
ドーピングを少量施したポリシリコン層が再結晶して単結晶層となり、第１の単結晶コンタクト層及び第２の単結晶コンタクト層がフローティングゲートトランジスタの第１及び第２のソース／ドレイン領域を成長させる種の作用をするようにピラーにアニーリングを施すステップを含む請求項４５の方法。
【国際調査報告】
2005516403.tif 000034