(57)【要約】鎖内のメモリーセルの位置に応じて異なる容量を有するメモリー鎖が記載されている。キャパシタの容量を変えることにより、鎖内の全メモリーセルの有効な容量をほぼ等しくすることができるので好ましい。
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【特許請求の範囲】
【請求項１】
トランジスタに対して並列に接続されているキャパシタを含むメモリーセルを複数備え、
上記複数のメモリーセルは、直列に接続されて、第１端部および第２端部を有する一組の鎖を形成しており、
上記一組の鎖の上記第１端部に接続されているビット線を備え、
上記メモリーセルのキャパシタが、上記一組の鎖内の他のメモリーセルと負荷が異なることを補償するために、それぞれ異なる容量を有している、ＩＣ。
【請求項２】
上記メモリーセルの容量が、鎖内のメモリーセルの位置によって異なる、請求項１に記載のＩＣ。
【請求項３】
上記第１端部から離れた位置にあるキャパシタの容量が、上記第１端部の近くに位置するキャパシタの容量よりも大きい、請求項１または２に記載のＩＣ。
【請求項４】
隣り合うメモリーセルのトランジスタが、共通の拡散領域を共有している、請求項１〜３のいずれか１項に記載のＩＣ。
【請求項５】
上記組が、２Ｘのメモリーセルを含み、ｘは整数≧１である、請求項１〜４のいずれか１項に記載のＩＣ。
【請求項６】
上記容量が、式Ｃｃｅｌｌｑ／Ｃ＝Ｃｃｅｌｌｑ／（ＣＢＬ＋Ｃｐｉの和（ｉ＝１〜ｑ））＝Ｃｋによって決定される、請求項１〜５のいずれか１項に記載のＩＣ。
【請求項７】
上記キャパシタが積層型キャパシタである、請求項１〜６のいずれか１項に記載のＩＣ。
【請求項８】
上記容量が、キャパシタの表面領域を変えることによって変化する、請求項１〜７のいずれか１項に記載のＩＣ。
【請求項９】
さらに、上記第２端部にプレート線が接続されている、請求項１〜８のいずれか１項に記載のＩＣ。
【請求項１０】
上記キャパシタが強誘電体キャパシタである、請求項１〜９のいずれか１項に記載のＩＣ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、メモリー集積回路（ＩＣ）における連鎖構造に関するものである。更に特に、本発明は、直列接続構造あるいは連鎖構造を有する強誘電体メモリーＩＣに関するものである。
【発明の背景】
【０００２】
強誘電体半導体メモリー装置に使用するための、強誘電性の金属酸化物セラミック材料（例えば、ジルコン酸チタン酸鉛（ＰＺＴ））についての研究が、なされてきた。また、他の強誘電性材料として、タンタル酸ストロンチウムビスマス（ＳＢＴ）を用いてもよい。図１は、従来の強誘電性キャパシタ１０１を示している。図示したように、このキャパシタは、第１電極１１０と第２電極１２０との間に強誘電性金属セラミック層１５０を挟んでいる。電極は、通常、プラチナなどの貴金属から形成される。また、電極の形成には、ストロンチウム酸化ルテニウム（ＳＲＯ）のような他の導体材料も有用である。強誘電体キャパシタは、情報を格納するために強誘電性材料のヒステリシス分極特性を使用する。この強誘電体キャパシタの分極によって、メモリーセルに格納された論理値が変わる。キャパシタの分極を変えるためには、スイッチング電圧（抗電圧）よりも大きな電圧を、その電極間に印加する必要がある。キャパシタの分極は、印加される電圧の極性に依存する。この強誘電体キャパシタの利点は、電源を切った後も、キャパシタの分極状態が保持され、結果として不揮発性メモリーセルが得られる点にある。
【０００３】
図２に、例としてＩＣの一部をなすメモリーセル群２０２の概略図を示す。このメモリーセル群は、複数の強誘電体メモリーセル２４０１‐２４０Ｘを含んでおり、これらの強誘電体メモリーセルは、強誘電性蓄積キャパシタ２４４と並列に接続されたトランジスタ２４２をそれぞれ備えている。また、メモリーセル群は、メモリー鎖を形成するために、直列に接続されている。連鎖メモリー構造については、例えば、Takashima他，Symposium on VLSI Circuits(1997)に開示されており、ここでは、この文献をあらゆる目的での参照に用いる。トランジスタのゲートは、例えば、メモリーアレイのワード線として機能するか、または、メモリーアレイのワード線に接続されている、ゲート導体である。また、ビット線２５０は、選択トランジスタ２２５を介して鎖の第１端部に接続されており、プレート線２６０は、鎖の第２端部に接続されている。
【０００４】
メモリー鎖の中の１つのメモリーセルからデータを読み取るために、選択されたメモリー鎖の選択トランジスタを、活性化するか、または、導電状態にする。これにより、選択されたメモリー鎖がビット線に接続される。更に、プレート線にパルスを印加し、鎖の中の選択されたメモリーセルに属するトランジスタを除く全てのトランジスタを活性化状態に保つ。選択されたメモリーセルに格納された電荷は、ビット線に移動する。この信号は、センスアンプによって基準信号と比較される。
【０００５】
しかし、選択されたキャパシタの電荷は、ビット線の容量２３０、および、選択されたキャパシタとビット線との間のメモリーセルの全寄生容量２４８の和に配分される。例えば、メモリーセル２４０３が選択された場合、キャパシタ２４４３の電荷は、ビット線の容量と、メモリーセル２４０１・２４０２の寄生容量（「負荷」）との和に配分される。メモリーセルの負荷容量は、鎖内のメモリーセルの位置に応じて変化する。これにより、負荷の不均衡が生じる。ビット線に近いセルの負荷容量は、ビット線から遠いセルのそれと比べて、小さい。このような不均衡は、選択されたメモリーセルに依存したビット線信号の変化を引き起こす。この変化は、センスアンプの感知幅を狭めるため、望ましくない。
【０００６】
上記検討から、内因性の負荷不均衡による悪影響を回避する連鎖構造を提供することが、望ましい。
【０００７】
本発明は、例えば強誘電体メモリーセルを有する連鎖メモリー構造を備えた集積回路に関するものである。本発明では、鎖内のメモリーセルのキャパシタは、他のメモリーセルが受ける内因的な負荷差を補償するために、それぞれ異なる容量を有している。これによって、鎖の全てのメモリーセルの有効な容量をほぼ同じにすることができ、その結果、感知幅が増大して歩留りおよび性能が増す。
【０００８】
図１は、従来の強誘電体キャパシタを示している。図２は、従来の連鎖構造におけるメモリーセルの鎖を示している。図３は、本発明の一実施形態に係るメモリーセルの鎖を示している。図４は、本発明の一実施形態に係るメモリー鎖の断面図を示している。
【０００９】
図３は、本発明の一実施形態に係る複数のメモリーセル３４０１‐３４０Ｘを示している。一実施形態では、メモリーセルは、強誘電体メモリーセルである。ダイナミックランダムアクセスメモリー（ＤＲＡＭ）セルなどの、他のタイプのメモリーセルも有用である。図示したような強誘電体メモリーセルは、強誘電体キャパシタと並列に接続されたトランジスタを含んでいる。このトランジスタとして、例えばｎ‐ＦＥＴが挙げられる。また、ｐ‐ＦＥＴなどの他のタイプのトランジスタも有用である。メモリーセルは、直列に接続されてメモリー鎖３０２を形成している。
【００１０】
鎖の一端部は、ｎ‐ＦＥＴなどの選択トランジスタ２２５を介して、ビット線２５０に接続されており、他端部は、プレート線２６０に接続されている。上述したように、鎖の異なる部分に位置する各メモリーセルの有効な容量は異なっている。なぜなら、連鎖構造に存在する内在的な不均衡のゆえに容量性負荷が異なっているからである。ここでは、有効な容量は、選択されたメモリーセルの容量を全容量性負荷で割った数に等しいと定義する。なお、全容量性負荷は、ビット線の容量、および、選択されたメモリーセルとビット線との間の全メモリーセルの全寄生容量の和に等しい。
【００１１】
本発明の一実施形態では、鎖内の各メモリーセルのキャパシタの容量は、それぞれ異なっている。異なるメモリーセルキャパシタの容量は、鎖の負荷の不均衡を補償するように選択されている。セルキャパシタの容量は、鎖内のセルキャパシタの位置によって異なっている。例えば、鎖のビット線端部から離れた位置にあるメモリーセルキャパシタの場合、その容量は、より近い位置にあるメモリーセルキャパシタの容量よりも、大きくなる。一実施形態では、メモリーセルの容量は、式１により以下のとおりに決定される:
【００１２】
【数１】
2005528800.tif 000003
【００１３】
Ｃｃｅｌｌｑ：鎖内のメモリーセルにおける強誘電体キャパシタの容量。ここで、ｑは鎖内のセルの位置を示す。
【００１４】
Ｃ：メモリーセルｑの容量性負荷であり、ビット線の容量（ＣＢＬ）に、メモリーセルｑの寄生容量、および、メモリーセルｑとビット線との間（例えば、セル１からセルｑ−１まで）の全メモリーセルの寄生容量の累計を加えた値に等しい。
【００１５】
ＣＫ：鎖内の全メモリーセルの所望の有効な容量。
【００１６】
また、必ずしも鎖中の全てのメモリーセルキャパシタが異なる容量を持つ必要はないことが理解できる。例えば、鎖内のメモリーセルを、一つあるいは複数のメモリーセルからなる組に分けることができる。さらに、上記異なる組が同じサイズである必要はないことが、理解できる。異なる組の異なるメモリーセルキャパシタは、異なる容量を有することができる。例えば、各組のセルキャパシタの容量を、セルの有効な容量が所望の範囲の有効容量Ｃｋ内となるように、選択できる。
【００１７】
図４は、本発明の一実施形態に係る、メモリー鎖２０１の断面図を示している。図示したように、この鎖は、半導体基板４０３上に形成されている。他のタイプの半導体基板も有用である。このメモリー鎖は、例えば、８つのメモリーセル４４０1‐４４０Ｘ（つまり、ｘ＝８）を含んでいる。また、他のサイズのメモリー鎖も有用である。鎖中のセルの数は、２ｙに等しい（ｙ＝整数≧１）。各メモリーセルは、キャパシタ４４４に接続されたトランジスタ４４２を含んでいる。一実施形態では、メモリーセルは、強誘電体メモリーセルである。他のタイプのメモリーセルも有用である。強誘電体メモリーセルは、例えば、上部電極と下部電極との間に強誘電体層を備えた積層強誘電体キャパシタに接続されたｎ‐ＦＥＴを含んでいる。他のタイプのトランジスタ（例えば、ｐ‐ＦＥＴ）またはキャパシタ（例えば、トレンチ）も、有用である。また、ワード線に接続されているか、または、ワード線として機能しているゲート導体として、トランジスタのゲートを形成できる。多数の鎖を、ワード線によってアドレス指定でき、それにより、メモリーブロックまたはメモリーアレイを形成する。
【００１８】
一実施形態では、鎖内のメモリーセルの各トランジスタは、拡散領域を共有している。拡散領域を共有するために、必要とされる表面領域を低減することが有効である。隣り合う２つのメモリーセルのキャパシタは、相互に接続されている。図示したように、隣り合う２つのキャパシタは、一対のキャパシタを形成するために、共通電極４１０を共有している。隣り合うキャパシタ対の中で隣接しているキャパシタの２つの非共通電極４２０は、スタッド４６３を介して接続配線４６７に接続されている。共通電極は下部電極であり、一方、非共通電極は上部電極であることが好ましい。メモリーセルトランジスタの第１共通拡散領域４４８は、接続スタッド４７０を介してキャパシタ対の共通電極に接続されており、接続配線は、接続スタッド４７４を介して第２共通拡散領域４４９に接続されている。
【００１９】
選択トランジスタ２２５は、鎖の第１端部に備えられている。一実施形態では、選択トランジスタは、共通拡散領域を、メモリーセル４４０１のトランジスタ４４２と共有している。選択トランジスタの非共通拡散領域は、接続部４７６を介してビット線２５０に接続されており、一方、共通拡散領域は、メモリーセル４４０１のキャパシタ４４４１の非共通電極に接続されている。プレート線２６０は、鎖の他端部に接続されている。一実施形態では、このプレート線は、接続部４７７を介して、鎖の最後のメモリーセル４４０Ｘのトランジスタの非共通拡散領域に接続されている。
【００２０】
実例として、より背の高いスタッド（例えば、４７４、４７６、および、４７７）は、２つのプロセス段階で形成される。第１段階では、下部部分（例えば、４７４ａ、４７６ａ、および、４７７ａ）を形成し、第２プロセス段階では、上部部分（例えば、４７４ｂ、４７６ｂ、および、４７７ｂ）を形成する。このようなスタッドを、単一のプロセス段階を用いて形成することもできる。さらには、接続スタッド４７０・４７４を、２つの異なるプロセスによって形成することもできる。これによって、異なる接続部を個々に最適化することが可能になる。代りに、接続スタッド４７４の下部部分４７４ａを、接続スタッド４７０とともに形成することができる。接続スタッドを形成するために他の組み上げ方法を使用してもよい。
【００２１】
本発明では、メモリーセルのキャパシタは、鎖の負荷の不均衡を補償するために、鎖内のメモリーセルの位置に応じて異なる容量を有している。一実施形態では、メモリーセルの容量は、上記した式１によって決定される。キャパシタの大きさ（例えば、表面領域）を変えることによって、容量を様々に変えることができる。キャパシタを広げるにつれて容量は大きくなり、またその逆も言える。キャパシタの容量を変えるための他の技術（様々なキャパシタのための様々な材料組成、または、異なる技術の組み合わせを使用することにより、電極同士の間隔を変える）も、有用である。
【００２２】
一実施形態では、鎖のプレート線端部に近いキャパシタの容量は、鎖のビット線端部に近いキャパシタのそれよりも、大きい。なぜなら、ビット線端部よりもプレート線端部において、負荷が大きくなるからである。キャパシタは、全てのキャパシタで同じ有効な容量を生じさせるサイズであることが好ましい。また、それに代わるものとして、セルを、１つ以上のセルに組み分けしてもよい。ここで、各組のセルキャパシタは、異なる容量を有している。各組内のセルキャパシタの容量は、セルの有効な容量がＣＫの所望の範囲内となるように選択される。このＩＣは、サポート・ロジック、保護層、および、パッケージのような、追加機能（図示せず）を含んでいてもよい。
【００２３】
本発明を、特に様々な実施形態を参照して示し、記載してきた一方で、本発明を、本発明の精神および有効範囲から外れることなく修正および変更できるということは、当業者に認識できるであろう。したがって、本発明の範囲を、上記明細書本文の参照によってではなく、添付の特許請求の範囲を等価物の全範囲とともに参照することにより決定するべきである。
【図面の簡単な説明】
【００２４】
【図１】従来の強誘電体キャパシタを示す図である。
【図２】従来の連鎖構造におけるメモリーセルの鎖を示す図である。
【図３】本発明の一実施形態に係るメモリーセルの鎖を示す図である。
【図４】本発明の一実施形態に係るメモリー鎖の断面図を示す図である。
【図１】
2005528800.tif 000004
【図２】
2005528800.tif 000005
【図３】
2005528800.tif 000006
【図４】
2005528800.tif 000007
【手続補正書】
【提出日】平成16年12月6日(2004.12.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランジスタ（２４２１‐２４２Ｘ；４４２１‐４４４Ｘ）に対して並列に接続されているキャパシタ（３４４１‐３４４Ｘ；４４４１‐４４４Ｘ）を含む複数のメモリーセル（３４０１‐３４０Ｘ；４４０１‐４４０Ｘ）を備え、
上記複数のメモリーセルは、直列に接続されて、第１端部および第２端部を有する一組の鎖（３０２；２０１）を形成しており、
上記一組の鎖の上記第１端部に接続されているビット線（２５０）を備え、
上記一組の鎖のメモリーセルのキャパシタ（３４４１‐３４４Ｘ；４４４１‐４４４Ｘ）が、上記一組の鎖内で選択される場合に他のメモリーセルと内在的に容量性の負荷が異なることを補償するために、それぞれ異なる容量を有している、集積回路。
【請求項２】
上記メモリーセル（３４０１‐３４０Ｘ；４４０１‐４４０Ｘ）の容量が、鎖（３０２；２０１）内のメモリーセルの位置によって異なる、請求項１に記載の集積回路。
【請求項３】
上記第１端部から離れた位置にあるキャパシタ（３４４１‐３４４Ｘ；４４４１‐４４４Ｘ）の容量が、上記第１端部の近くに位置するキャパシタのそれよりも大きい、請求項１または２に記載の集積回路。
【請求項４】
隣り合うメモリーセルのトランジスタ（４４２１‐４４２Ｘ）が、共通の拡散領域（４４８）を共有している、請求項１または２に記載の集積回路。
【請求項５】
上記組が、２Ｘのメモリーセルを含み、ｘは１以上の整数である、請求項１または２に記載の集積回路。
【請求項６】
上記容量が、式Ｃｃｅｌｌｑ／Ｃ＝Ｃｃｅｌｌｑ／（ＣＢＬ＋Ｃｐｉの和（ｉ＝１〜ｑ））＝Ｃｋによって決定され、Ｃｋは、所望の有効な容量に等しい、請求項１または２に記載の集積回路。
【請求項７】
上記キャパシタが積層型キャパシタである、請求項１または２に記載の集積回路。
【請求項８】
上記容量が、キャパシタの表面領域を変えることによって変化する、請求項１または２に記載の集積回路。
【請求項９】
さらに、上記第２端部にプレート線（２６０）が接続されている、請求項１または２に記載の集積回路。
【請求項１０】
上記キャパシタが強誘電体キャパシタである、請求項１または２に記載の集積回路。
【国際調査報告】
2005528800.tif 000008
2005528800.tif 000009