(57)【要約】本発明はＭＯＳトランジスタ構造（２００、２１０、４００）とその形成方法（３００、５００）に関するものであり、減少したゲートリーク電流に対し高誘電率誘電体ゲート絶縁膜（２０２、４０２）を提供し、一方で同時にリモート散乱を減少させ、その結果トランジスタのキャリア移動度を向上させるものである。
2005531136.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタであって、
半導体基板（１０２）に形成されたソースおよびドレイン領域（１０８、１１２）を有し、当該ソース及びドレイン領域は、これらの領域の間にチャネル領域（２０１）を形成するものであり、
前記チャネル領域（２０１）を覆うゲート絶縁膜（２０２）を有し、このゲート絶縁膜（２０２）は、前記チャネル領域（２０１）を覆う第一の二酸化シリコン薄層（２０４）と、前記第一の二酸化シリコン薄層（２０４）を覆う高誘電率材料層（２０８）と、前記高誘電率材料層（２０８）を覆う第二の二酸化シリコン薄層（２０６）を有するものであり、
前記ゲート絶縁膜（２０２）を覆うドープされたポリシリコンゲート（１１８、２１８）を有する、ＭＯＳトランジスタ。
【請求項２】
前記第一および第二の二酸化シリコン薄層（２０４、２０６）は単層である請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記ドープされたポリシリコンゲート（２１８）は、
前記第二の酸化シリコン薄層（２０６）を覆うインターフェース部（２１８ａ）と、
前記インターフェース部（２１８ａ）を覆うゲート電極部（２１８ｂ）を有し、かつ、
前記ドープされたポリシリコンゲートの前記インターフェース部（２１８ａ）のドーパント濃度は、前記ドープされたポリシリコンゲート（２１８）のゲート電極部（２１８ｂ）のドーパント濃度よりも小さい請求項１記載のＭＯＳトランジスタ。
【請求項４】
前記ドープされたポリシリコンゲート（２１８）の前記ゲート電極部（２１８ｂ）は、約３００オングストロームそれ以上で約１０００オングストローム以下の厚み（２２２）を有し、且つ前記ドープされたポリシリコンゲート（２１８）の前記インターフェース部（２１８ａ）は、約３０オングストローム以上で約６０オングストローム未満の厚み（２２０）を有している、請求項３記載のＭＯＳトランジスタ。
【請求項５】
ＭＯＳトランジスタであって、
半導体基板（１０２）に形成されたソースおよびドレイン領域（１０８、１１２）を有し、当該ソース及びドレイン領域は、これらの領域の間にチャネル領域（２０１）を形成するものであり、
前記半導体基板の表面上の前記チャネル領域（２０１）上に形成されたゲート絶縁膜（４０２）を有し、当該ゲート絶縁膜（４０２）は、前記チャネル領域（２０１）を覆う二酸化シリコン薄層（４０４）と、前記二酸化シリコン薄層（４０４）を覆う高誘電率誘電体材料（４０６）を有するものであり、
前記ゲート絶縁膜を覆う高誘電率メタルゲート電極（４０８）を有し、当該高誘電率メタルは、前記高誘電率誘電体材料に対応している、ＭＯＳトランジスタ。
【請求項６】
前記二酸化シリコン薄層（４０４）は単層である、請求項５記載のＭＯＳトランジスタ。
【請求項７】
前記高誘電率誘電体材料はＴiＯ2を含むとともに前記高誘電率メタルはＴiを含み、あるいは、前記高誘電率誘電体材料はＴa2Ｏ5を含むとともに前記高誘電率メタルはＴaを含み、あるいは、前記高誘電率誘電体材料はＡl2Ｏ3を含むとともに前記高誘電率メタルはＡlを含み、あるいは、前記高誘電率誘電体材料はＨfＯ2を含むとともに前記高誘電率メタルはＨfを含み、
前記高誘電率メタルゲート電極（４０８）は、前記高誘電率誘電体材料を直接覆い、これにより直接接合が形成されるとともに介在層が除外される、請求項５記載のＭＯＳトランジスタ。
【請求項８】
ＭＯＳトランジスタを形成する方法（３００）であって、
シリコン基板の表面上に第一の二酸化シリコン薄層を形成（３０４）し、
前記第一の二酸化シリコン薄層上に高誘電率誘電体層を形成（３０６）し、
前記高誘電率誘電体層上に第二の二酸化シリコン薄層を形成（３０８）し、
前記第二の二酸化シリコン薄層上にポリシリコン層を形成（３１０）し、
前記ポリシリコン層をパターンニングしてゲート電極を形成（３１２）し、更に、
前記ゲート電極をマスクとして使用して前記シリコン基板にソース及びドレイン領域を形成（３１４）有し、これにより前記ゲート電極の下のソース及びドレイン領域の間にチャネル領域を形成する、方法。
【請求項９】
前記第一および第二の二酸化シリコン薄層は単層であり、前記ポリシリコン層の形成（３１０）では、
前記第二の二酸化シリコン単層上に第一のドープされたポリシリコン層を形成し、この第一のドープされたポリシリコン層は第一の厚みと第一のドーパント濃度を有するものであり、
前記第一のドープされたポリシリコン層上に第二のドープされたポリシリコン層を形成し、この第二のドープされたポリシリコン層は第二の厚みと第二のドーパント濃度を有するものであって、且つこの第二の厚みは前記第一の厚みよりも大きく、前記第二のドーパント濃度は前記第一のドーパント濃度よりも高い、請求項８記載の方法。
【請求項１０】
ＭＯＳトランジスタを形成する方法（５００）であって、
シリコン基板の表面上に二酸化シリコン単層を形成（５０４）し、
前記二酸化シリコン薄層上に高誘電率誘電体層を形成（５０６）し、
前記高誘電率誘電体層上に高誘電率メタル層を形成（５０８）し、この高誘電率メタルは、前記高誘電率誘電体に対応するものであり、
前記高誘電率メタル層をパターンニング（５１０）してメタルゲート電極を形成し、かつ、
前記メタルゲート電極をマスクとして用いて前記シリコン基板（５１２）にソースおよびドレイン領域を形成し、これにより、前記メタルゲート電極の下のソース及びドレイン領域の間にチャネル領域を形成する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して面積の小さい電界効果トランジスタの製造に関するものであり、更に具体的には散乱を減少させることによりキャリア移動度を向上させる間に漏出量を低減させる、ゲート絶縁膜を有したトランジスタの製造プロセスに関するものである。
【背景技術】
【０００２】
モノリシック集積回路（ＩＣ）技術を常に進歩させることについて長い間認識されている重要な目的は、ICサイズの小型化である。そのようなＩＣサイズの小型化により領域キャパシタンスが減少し、集積回路が高速度パフォーマンスを達成するのを促進する。更に、ＩＣダイの領域を減少することは、半導体ウエハごとに一層多くのダイを提供することにより、多量のＩＣ製造へとつながる。このような進歩はＩＣサイズを常に小型化するための原動力である。
【０００３】
図１を参照すると、一般的なモノリシックＩＣのコンポーネントはＭＯＳトランジスタ１００であり、このＭＯＳトランジスタ１００は半導体基板１０２内あるいは上に作られている。サブミクロン大あるいはナノメータ大を有する小型ＭＯＳトランジスタ１００は半導体基板１０２の能動素子領域１２６内に形成されたドレインエクステンション領域１０４とソースエクステンション領域１０６を含む。このドレインエクステンション領域１０４とソースエクステンション領域１０６は浅い接合であり、サブミクロン大あるいはナノメータ大を有するＭＯＳトランジスタ１００における短チャネル効果を最小化する。これは集積回路製造技術の当業者には周知のことである。
【０００４】
このトランジスタデバイス１００は更にドレイン領域１０８とソース領域１１２を含む。このドレイン領域１０８とソース領域１１２はより深い接合で作られているので、比較的大きなサイズのドレインシリサイドとソースシリサイド（図示せず）がそれぞれその中に作られ、ドレインとソースにそれぞれ低抵抗接触を提供してもよい。このドレインとソースエクステンション接合１０４と１０６、及びドレインとソース領域１０８と１１２はNＭＯＳ(N-チャネルトランジスタ)用にN型ドーパントを用いて、またPＭＯＳ(P-チャネル)デバイス用にP型ドーパントを用いてドープされる。
【０００５】
このトランジスタ１００は、更にゲート誘電体１１６とゲート電極１１８を含み、このゲート電極１１８はポリシリコンであってよい。ゲートシリサイド（図示せず）は典型的にはデバイス１００のゲートに接触させるためにポリシリコンゲート電極１１８上に形成される。このトランジスタ１００は例えば浅いトレンチ絶縁構造１２１によって半導体基板１０２内でその他の集積回路デバイスから電気的に絶縁される。この浅いトレンチ絶縁構造１２１は半導体基板１０２内で能動素子領域１２６を形成し、その中にＭＯＳFET１００が作られる。
【０００６】
このデバイス１００はまたゲート電極１１８とゲート誘電体１１６の側壁上に蒸着したスペーサ１２２を含む。スペーサ１２２が窒化シリコン（Ｓｉ3Ｎ4)からなる場合、次いでスペーサライナ酸化物（図示せず）をスペーサ１２２及びゲート電極１１８とゲート誘電体１１６の側壁の間に緩衝層として蒸着してもよい。
【０００７】
このトランジスタ１００のサイズは数十ナノメータに縮小されているので、短チャネル効果はこのデバイス１００のパフォーマンスを低下させる。ドレインエクステンション領域１０４とソースエクステンション領域１０６との間にチャネルの長さが短いために生じる短チャネル効果は集積回路製造技術の当業者には周知のことである。このトランジスタ１００の電気的特性はＭＯＳデバイスのパフォーマンスを大幅に低下させる可能性のある短チャネル効果により、ゲート電極１１８上でバイアス制御が困難になることである。
【０００８】
従来、ＭＯＳFET１００用のゲート誘電体１１６は典型的に二酸化シリコン（ＳiＯ2）であり、そしてゲート電極１１８は典型的にポリシリコンからなる。トランジスタ１００のチャネルの長さと幅の寸法は高速パフォーマンスのために縮小されているので。ゲート誘電体１１６とゲート電極１１８の厚みもまた対応して縮小されている。これは集積回路製造技術の当業者にとっては周知のことである。しかしながら、デバイス１００のチャネルの長さと幅の寸法は数十ナノメータに縮小されているので、ゲート誘電体１１６が二酸化シリコン（ＳiＯ2）の場合、ゲート誘電体１１６の厚みもまた数十オングストロームに縮小される。このような薄いゲート誘電体１１６を用いて、電荷担体(charge carriers)は時にはゲート誘電体１１６の間を容易に通り抜けることがあり、このことは集積回路製造技術の当業者には周知のことである。
【０００９】
電荷担体がこのゲート誘電体１１６の間を通り抜ける場合、ゲートリーク電流は好ましくないことに増加し、その結果静止パワーの損失が増加し、回路の不具合さえも生じる。加えて、電荷担体がゲート誘電体１１６の間を通り抜けるので、トランジスタのチャネルで減少した電荷担体の蓄積がＭＯＳＦＥＴチャネル抵抗において好ましくない増加をもたらす可能性がある。更に薄いゲート誘電体１１６を用いて、ゲート電極１１８での電荷担体の蓄積はデバイスのチャネルの表面で好ましくない電荷担体の散乱を生じさせる。電荷担体の散乱の増加は次にＭＯＳＦＥＴのチャネルの中に高抵抗と減少したキャリア移動度をもたらす。
【００１０】
ゲート誘電体１１６が二酸化シリコン（ＳiＯ2）の場合、薄いゲート誘電体１１６の不利な点を鑑みると、図２を参照して、ＭＯＳトランジスタ１５０が示されており、このＭＯＳトランジスタ１５０は二酸化シリコン（ＳiＯ2）の誘電率[すなわち、高誘電率（high-k）誘電率材料]よりも高い誘電率を有した誘電体材料からなるゲート誘電体１５２を有する。図１、２で同じ参照番号を有したデバイス構造は類似の構造と機能を有した要素である。一層高い誘電率を有した誘電体材料は同様のキャパシタンスを達成するために、一層の厚みを有する。従って、ゲート誘電体１５２がhigh-k誘電率材料よりなる場合、ゲート誘電体１５２は、数十ナノメータの縮小サイズを有した電界効果トランジスタのために、ゲート誘電体が二酸化シリコン（ＳiＯ2）（数十オングストローム）よりなる場合よりも一層大きな厚みを有する（数百オングストローム）。
【００１１】
高誘電率誘電率を有したこのゲート誘電体１５２は、数十ナノメータの縮小サイズを有した電界効果トランジスタのために一層大きな厚みを有し、電荷担体がゲート誘電体１５２の間を通り抜けるのを最小限に抑える。ゲート誘電体１５２の間を通り抜ける電荷担体はゲート誘電体の厚みによって急激に最小限に抑えられる。二酸化シリコン（ＳiＯ2）の誘電率より高い誘電率を有した誘電体材料は集積回路製造技術の当業者には周知のことである。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ゲート絶縁膜として用いられる高誘電率誘電体は、ゲートリークを減少させるよう機能するが、このような材料はトランジスタの速度にマイナスの影響を与えるキャリア移動度を不利に減少させる傾向にある。従ってトランジスタの構造と製造方法を更に改善するための技術が必要である。
【課題を解決するための手段】
【００１３】
以下に本発明のいくつかの形態の基本的な理解のために本発明の簡素化した概要を示す。この概要は当該発明の外延を示すものではない。これは当該発明の重要要素あるいは重大要素を明らかにするものでも、当該発明の範囲を描くものでもない。この主要な目的は後で示される一層詳しい解説の前置きとして簡素化した形態で当該発明のいくつかの概要を示すことである。本発明は改良されたＭＯＳトランジスタに関連するものである。このＭＯＳトランジスタは進化したゲート絶縁膜デバイス構造で、減少したリモート散乱を示す。
【００１４】
本発明の一つの特徴によれば、ＭＯＳトランジスタであって、ソース及びドレイン領域がシリコン基板に存在するものが開示されている。このシリコン基板はこのソース及びドレイン領域の間にチャネル領域を有している。ゲート絶縁膜はこのチャネル領域上に存在し、そしてこのゲート絶縁膜は単層などの二つの二酸化シリコン薄層の間に介在する高誘電率誘電体層からなる。ドープされたポリシリコンゲートはゲート絶縁膜を覆う。高誘電率誘電体層の先端部と下端部を囲むこの二酸化シリコン薄層はゲート絶縁膜とシリコン基板、及びゲート絶縁膜とドープされたポリシリコンゲートの間にそれぞれ良質のインターフェースを提供する。この良質のインターフェースは高誘電率誘電体層がトランジスタキャリア移動度に悪影響を及ぼすことなくゲートリーク電流を減少させることによってトランジスタのパフォーマンスを向上させる。
【００１５】
本発明のもう一つの特徴によれば、このＭＯＳトランジスタは、ゲート絶縁膜上を直接覆うインターフェース部を有したドープされたポリシリコンゲート、およびインターフェース部を覆うゲート電極部を有する。このドープされたポリシリコンゲートのインターフェース部とゲート電極部は異なる厚みと異なるドーパント濃度を有している。具体的には、インターフェース部は実質的にゲート電極部よりも薄く、ゲート電極部のドーパント濃度より約６倍あるいはそれ以上に満たないドーパント濃度を有する。ドープされたポリシリコンゲートのインターフェース部のカスタマイズしたポリゲートドーピングはポリゲート空乏という負の影響を殆ど受けることなく、キャリア移動度が向上する。従って従来技術を超えて改善されたトランジスタパフォーマンスを提供する。
【００１６】
本発明のさらにもう一つの特徴によれば、向上したキャリア移動度を有したＭＯＳトランジスタの形成方法が提供されている。この方法はシリコン基板上にゲート絶縁膜を形成することよりなり、このゲート絶縁膜は単層などの二つの二酸化シリコン薄層間に介在する高誘電率誘電体材料を有する。この二酸化シリコン薄層は例えば分子層エピタキシー(ＭＢＥ)あるいは原子層エピタキシー(ＡＬＥ)を用いて形成される。一方で高誘電率誘電体は例えば化学気相成長法(ＣＶＤ)あるいは反応性スパッタリングによって形成される。次いでドープされたポリシリコン層が形成され、パターン形成してゲート電極が形成される。ソース及びドレイン領域はシリコン基板に、例えばポリゲートをマスクとして用いてイオン注入により形成される。
【００１７】
本発明のもう一つ別の特徴によれば、上述の方法は更にドープされたポリシリコン層を、その形成を二つの部分に分けることにより形成することを有する。第一のポリシリコン層（例えばインターフェース部）は第一のドーパント濃度でゲート絶縁膜と接して形成される。そして第二のポリシリコン層（例えばゲート電極部）はその上に第二のドーパント濃度を有して形成される。この第二のドーパント濃度は第一のドーパント濃度よりも実質的に高い。例えば、第一のポリシリコン層は第一のドーパント濃度でそのままの位置で蒸着されドープされる。続いて第二の更に高いドーパント濃度でそのままの位置で第二のポリシリコン層の蒸着がされる。代わりに単一のポリシリコン層が蒸着され、続いて、第一のエネルギーレベルで第一のドーピングがされ、そして第二のより低いエネルギーレベルで第二のドーピングがされる。上述の方法で、活性化のあとすぐにカスタムポリドーピングプロファイルがポリゲートに設けられる。これは、散乱によるキャリア移動度の低下を減少させるものである。
【００１８】
本発明の更にもう一つの特徴によれば、もう一つのＭＯＳトランジスタが開示されている。このＭＯＳトランジスタはソース及びドレイン領域をシリコン基板に有するものであり、これらの領域間にチャネル領域を有する。ゲート絶縁膜はチャネル領域上に存在し、そしてシリコン基板を覆う単層などの二酸化シリコン薄層とその上に形成される高誘電率誘電体層を有する。高誘電率メタルゲート電極は高誘電率誘電体上に存在し、この高誘電率メタル材料は高誘電率誘電体材料に対応している。例えば高誘電率誘電体は酸化ハフニウム（ＨfＯ2）を有し、一方で高誘電率メタルゲートはハフニウム（Ｈf）を有する。あるいは高誘電率誘電体は酸化タンタル(Ｔa2Ｏ5)を有し、一方で高誘電率メタルゲートはタンタル(Ｔa)をそれぞれ有する。ＳiＯ2薄層を用いることにより、良質のインターフェースが基板とゲート絶縁膜との間に存在する。この良質のインターフェースはリモート散乱を減少させるものであり、その結果キャリア移動度を向上させる。加えて高誘電率メタル材料に対応する高誘電率誘電体層材料を有することにより、良質の材料インターフェースがゲート絶縁膜／ゲート電極インターフェースに存在し、その結果キャリア移動度を更に向上させる。
【００１９】
本発明の他のもう一つの特徴によれば、向上したキャリア移動度を有する上述のＭＯＳトランジスタの形成方法が提供されている。この方法は、シリコン基板上にゲート絶縁膜を形成することを有し、このゲート絶縁膜は単層などの二酸化シリコン薄層を覆う高誘電率誘電体材料を有する。この二酸化シリコン薄層は例えば分子層エピタキシー(ＭＢＥ)あるいは原子層エピタキシー(ＡＬＥ)を用いて形成される。一方で高誘電率誘電体は例えば化学気相成長法(ＣＶＤ)あるいは反応性スパッタリングによって形成される。次いで高誘電率メタル層は高誘電率誘電体層上に形成され、高誘電率メタル材料は高誘電率誘電体材料に対応している。従ってゲート絶縁膜とメタルゲート電極との間に高良質のインターフェースを提供する。
【００２０】
本発明の典型的な一つの特徴において、高誘電率誘電体材料は反応性スパッタリングを介して形成され、続いて同じチャンバでスパッタリングプロセスにより形成される。これに関連した環境において酸素含有量は実質的に減少し、その結果ゲート絶縁膜／ゲート電極インターフェースでインターフェース層を形成しないプロセスを促進する。
【００２１】
これまでに述べてきたことを達成するため、あるいは関連した結果を達成するために、この発明は以下に完全に解説されている特徴を有する。以下の解説及び添付の図面は発明の特定の実施例を詳細に解説している。しかしながらこれらの実施例は発明の原理が用いられた数例の様々な方法を示したものである。発明の別の目的、利点、そして新たな特徴は図面と併せて検討する場合に、発明の以下の詳細な解説から明らかになるであろう。
【発明を実施するための形態】
【００２２】
本発明を図面を参照しながら解説していく。同じ参照番号は一貫して同じ要素を説明するために用いられている。本発明はＭＯＳトランジスタ構造と製造方法を提供しており、ゲート絶縁膜構造を用いている。この構造はゲートリーク電流を減少させるものである。一方でトランジスタキャリア移動度上に従来技術構造の負の影響を軽減し、その結果トランジスタ速度を高める。
【００２３】
図面に戻って、図３は本発明の一つの特徴によりＬＤＤ型ＭＯＳトランジスタ２００を例示した部分断面図であり、シリコン基板１０２にソース及びドレイン領域１０８、１１２、エクステンション領域１０４、１０６、絶縁領域１２１が存在している。ソース及びドレイン領域１０８、１１２（及びこの例においてはそれらの関連したエクステンション領域）は横方向に離され、あるいはお互いに離間されており、その結果、チャネル領域２０１がシリコン基板にこれらの領域間に形成されている。ゲート電極１１８は例えばポリシリコンゲート電極であり、ゲート絶縁膜２０２を覆い、このゲート絶縁膜２０２はチャネル領域２０１を覆っている。本発明の一つの特徴によれば、このゲート絶縁膜２０２は二つの二酸化シリコン (ＳiＯ2) 薄層２０４、２０６を有し、例示されているように、それら二つの層間に介在する高誘電率誘電体材料２０８を有している。
【００２４】
本発明者は、高誘電率誘電体材料ゲート絶縁膜が有利に絶縁膜の物理的厚みを増やし、一方で有効な電気的厚みを相対的に一定に（ゲートリーク電流の減少を促進する）保つものの、この高誘電率誘電体材料は、トランジスタキャリア移動度を減少させるという不利な面もあることを見いだした。更に具体的には、この高誘電率誘電体ゲート絶縁膜はインターフェースの質がよくないために、少なくとも部分的にトランジスタキャリア移動度を減少させる。すなわち、本発明の発明者たちは、ゲート絶縁膜／シリコン基板インターフェース及びゲート絶縁膜／ポリゲート絶縁膜の双方での不十分なインターフェースがリモート散乱効果によりトランジスタ移動度が実質的に減少する一因となることを見いだした。
【００２５】
このＳiＯ2薄層２０４はシリコン基板１０２のチャネル部分２０１に高良質のインターフェースを提供する。というのもシリコンとＳiＯ2が優れた結合を形成するからである。その一方で、シリコンと窒化物あるいは別の高誘電率型材料との結合は弱く、このような弱いインターフェースの質はトランジスタキャリア移動度を不利に減少させる散乱をもたらす。対照的に、図３に例示されているように、ＳiＯ2はシリコン基板とも窒化材料（及び別の高誘電率材料）とも優れた結合を形成し、そしてその結果ＳiＯ2は突然の移行とは対照的に、有利にスムーズな材料の移行を提供する。従って、このゲート絶縁膜２０２はキャリア移動度にマイナスの影響を与えるリモート散乱を減少させるために機能する。
【００２６】
本発明の一形態によれば、ＳiＯ2薄層２０４、２０６の厚みは極力薄くされ、そして好ましくは単層である。これまで、従来技術の絶縁膜が作られた場合、インターフェース酸化物が時折形成され、そしてそのようなインターフェース層（例えば約１０オングストロームあるいはそれ以上の厚みを有する）は好ましくなく、そしてそのような層をなくすためにかなりの試みがなされた。本発明によれば、このＳiＯ2インターフェース層２０４、２０６は薄く、そのような用語はインターフェース酸化物の厚み（例えば約１０オングストローム）に満たないＳiＯ2の厚みである、として定義され、そして好ましくは単一のＳiＯ2分子の厚み（例：約２オングストロームあるいはそれ未満）である単層である。
【００２７】
このＳiＯ2層２０４、２０６の厚みが重要な理由は、以下のとおりである。図３に示されているゲート絶縁層スタック２０２を用いて、スタック２０２の有効キャパシタンス（Ceff）は、
1/Ceff=1/Csio2(bottom)+1/Chigh-k+1/Csio2(top)
により決定される。
スタックの各層に対しC=k/dなので、厚み（d）がわかれば寄与キャパシタンスが（contributory capacitance）確定される。例えば、各ＳiＯ2層が高誘電率層２０８と同じくらい厚い場合（例えばｄ＝１０オングストローム）、そして、kＳiＯ2=4、khigh-k=30の場合、有効キャパシタンスが以下のように（単位は無視して）求められる。
1/Ceff=10/4+10/30+10/4=5.33, 即ちCeff=0.1875
有効キャパシタンスCeffとｄtotal（３０オングストローム）が分かっているので、ゲート絶縁膜に対する有効誘電率が決定され、それはkeff=5.6である。ＳiＯ2に対するｋは約４であるので、高誘電率材料は典型的なＳiＯ2ゲート酸化物上にほとんど向上をもたらさない。代わりに、ＳiＯ2層２０４、２０６が本発明と同じくらい小さく（例えば約２オングストローム）すると、上記と同様の計算（high-hの厚みは１０オングストローム）を実施した後、スタック２０２の有効誘電率はkeff=10.5であり、前述の例と比較して誘電率に略2倍の増加をもたらす。
【００２８】
質の高いシリコン基板／ゲート絶縁膜インターフェースに加えて、最上層のＳiＯ2薄層２０６もまたゲート絶縁膜とポリゲート１１８との間に高質のインターフェースを提供するように機能する。それ故、キャリア移動度を向上させるように機能する。
【００２９】
本発明の他の形態によれば、図３のゲート絶縁膜２０２は、図４のトランジスタ２１０のようなもう一つのＭＯＳトランジスタに組み込まれてよい。このトランジスタ２１０はソース／ドレイン領域１０８、１１２、エクステンション領域１０４、１０６、絶縁領域１２１、ゲート絶縁膜２０２、側壁スペーサ１２２を有した図３のトランジスタ２００といくつかの点で類似している。しかしながらトランジスタ２１０はドープされたポリシリコンゲート２１８を有しており、これは２つの部分、つまりゲート絶縁膜２０２を覆うインターフェース部２１８ａとこのインターフェース部２１８ａを覆うゲート電極部２１８ｂを有している。このゲート電極２１８はカスタマイズされ、散乱（例：クーロン散乱）を減少させるドーパントプロファイルを示し、その結果トランジスタキャリア移動度を向上させる。
【００３０】
一つの例において、ポリゲート２１８ａのインターフェース部２１８ａは厚み２２０とゲート電極部２１８ｂのドーパント濃度に実質的に満たないドーパント濃度を有している。例えば、インターフェース部２１８ａは約３０オングストロームあるいはそれ以上及び６０オングストロームあるいはそれ未満の厚みを有しており、一方でゲート電極部２１８ｂは実質的により厚く、約３００オングストロームあるいはそれ以上及び約１０００オングストロームあるいはそれ未満の厚み２２２を有している。加えてインターフェース部２１８ａのドーパント濃度はゲート電極部２１８のドーパント濃度よりも約６倍少なく、例えば約６×１０１９atoms/cm3あるいはそれ以上のドーパント濃度を有したゲート電極部と比較して約１×１０１９atoms/cm3である。
【００３１】
このカスタマイズされた図４のポリゲート２１８はゲート絶縁膜２０２に隣接したインターフェース部２１８ａに低いドーパント濃度を有しており、これがクローン散乱を減少させる。しかしながらこのインターフェース部のドーパント濃度は、ポリ空乏の大きな一因になるまでに低いわけではない。従ってポリ空乏に関連した実質的なマイナスの影響を与えることなくキャリア移動度を向上させる。加えて、このポリゲート２１８のインターフェース部２１８ａは、トランジスタ２１０のゲート抵抗に実質的に影響を及ぼすことがないよう十分薄くなっている。
【００３２】
本発明のまたもう一つの形態によれば、図３及び４に例示されているゲート絶縁膜２０２を有したＭＯＳトランジスタの形成方法は参照番号３００で例示されている図５と併せて解説される。この方法３００は、一連のアクトやイベントとして以下に例示され解説されるが、本発明はそのようなアクトやイベントの例示されている順番に限定されるものではないのは当然のことである。それは本発明によれば、中には別の順番で発生するアクトもあり、及び／あるいはこれら例示されている、及び／あるいはここに解説されているものとは別に、その他のアクトやイベントと同時に発生することがあるからである。加えて本発明によれば全ての例示されているステップが方法を実施するために必要とされるわけではない。更に本発明による方法は例示されていない関連の別のシステムに加えて、ここに例示および解説した装置や方法と関連して実施される。
【００３３】
本方法３００は、３０２から開始する。そしてまず、二酸化シリコン(ＳiＯ2)薄層が３０４でシリコン基板上に形成される。この例によれば、このＳiＯ2薄膜は約１０オングストローム未満であり、好ましくは約２オングストロームあるいはそれ未満の単層である。一つの例によれば、ＳiＯ2薄膜は分子ビームエピタキシー(MBE)あるいは原子層エピタキシーあるいは蒸着(ALE)を介して形成される。しかし、このＳiＯ2薄膜を形成するのに別の方法が用いられてもよく、またそのようないずれの形成技術も本発明の範囲内に収まるものとして考えられる。
【００３４】
例えば、MBEを用いて、シリコン基板は蒸着チャンバに、好ましくは超高真空環境で配置される。ソース材料（酸素を含む）を提供するエフュージョンセルは好ましくは数分の１秒で閉めることが出来る一つ以上のシャッターを用いてコントロールされ、約２、３オングストローム／秒の成長率が厳密に制御されるようになっている。加えて、コントロールを維持するために、MBE蒸着の前にシリコン基板がクリーニングされ（例：ウェット／ドライクリーニングあるいは脱酸素）、シリコン基板表面上のインターフェース酸化物が取除かれる。このようなクリーニングは、蒸着チャンバの内外のどちらで行ってもよい。
【００３５】
本方法３００は、３０６へ続き、高誘電率材料誘電体層が第一のＳiＯ2薄層上に形成される。例えば、高誘電率誘電体材料を、化学気相蒸着(CVD)、反応性スパッタリング、ALEあるいはMBEを用いて形成してもよい。しかしながら高誘電率膜を形成するどのような方法も用いられてよく、そしてそのような別の方法は本発明の範囲に収まるものとして考えられる。一般的に、高誘電率誘電体材料は誘電体率が約４．０であるＳiＯ2よりも大きな誘電率を有した材料である。従って、本発明においては、高誘電率材料は誘電率が約４−１０である窒化シリコン(SiNx)、誘電率が約１０−１００であるＴa2Ｏ5、酸化アルミニウム(Ａl2Ｏ3)、ＨfＯ2、酸化ジルコニウム（ZeＯ2）、および誘電率が１００以上であるPZT、BSTのような更に高誘電率材料を有してよい。このような全ての誘電体材料は、本発明の範囲内に収まるものとして考えられる。上記例では、高誘電率材料は３０６で形成され、約５オングストロームあるいはそれ以上の厚み、好ましくは１０オングストロームあるいはそれ以上の厚みに形成される。
【００３６】
図５の方法３００は、３０８へ続き、高誘電率誘電体上に第二のＳiＯ2薄膜が形成される。３０４のように、第二のＳiＯ2薄膜は同様の方法で形成され、高品質の薄層（例：約１０オングストロームあるいはそれ未満）が形成される。そして好ましくは単層（例：約２オングストロームあるいはそれ未満）である。次いでポリシリコン層が３１０で例えばCVDを用いて第二のＳiＯ2薄層上に形成される。しかしながら、どのような蒸着プロセスが用いられてもよい（MBE、スパッタリング、ALEなど）。そしてそれらは本発明の範囲内に収まるものとして考えられる。ポリシリコン層は、好ましくはドープされ、そのようなドープはそのま場（in-situ）で、あるいは蒸着に続いて、例えばイオン注入を用いて実施されてもよい。
【００３７】
本発明の一例示的形態において、３１０でのポリシリコン形成は複数のステッププロセスであり、図４に示され、それとともに解説されているものと同様の二つの部分を有したポリシリコン膜が形成される。例えば、３１０は第一のポリシリコン蒸着プロセスを有し、インターフェースポリシリコン層は第二のＳiＯ2薄層上に第一の厚み（例えば、約３０−６０オングストーム）に形成される。そしてそのままの位置で例えば約１×１０１９atom/cm3の第一のドーパント濃度でドープされる。次いで第二のポリシリコン蒸着が実施され、第二の厚み（例：約３００−１０００オングストローム）を有したゲート電極層が形成される。そして例えば６×１０１９atoms/cm3の第二のドーパント濃度でドープされる。
【００３８】
他の形態では、このインターフェース層が形成されイオン注入を介して第一のドーパント濃度にドープされてよい。続いてゲート電極層が形成され、このゲート電極層は、次いでイオン注入を介して第二のドーパント濃度へドープされる。更に他の形態では、単一のポリシリコン層が形成され、続いて二つの別のイオン注入ステップへと続き、この際、第一の注入は、少量且つ高エネルギーでドーパントをインターフェース部へ注入するようなされる。次いで第二の注入が第二の低エネルギーで行われ、それはインターフェース部を下方へ広げずにゲート電極部を通ってドーパントを流し、カスタマイズされたドーパントプロファイルをその中に形成する。カスタムドープポリゲートを形成するどのような方法が用いられてもよく、それらは本発明の範疇に収まるものとして考えられる。
【００３９】
続いて、３１２では、このポリシリコン層がパターンニングされてポリシリコンゲートが形成される。例えばこのようなパターンニングは、典型的なリトグラフィックプロセスにより実施され、続いてエッチングされる。例えば一般的には異方性反応性イオンエッチング（RIE）される。しかしながらポリゲートをパターンニングするどのような方法でも用いられてよく、そして全てのそのような別の方法は本発明の範疇に収まるものとして考えられる。
【００４０】
この方法３００は３１４へと続き、ここではソース／ドレイン領域が形成される。本発明の典型的な一つの形態においては、このソース／ドレイン領域はイオン注入を介してポリゲートの形成後に形成される。このポリゲートはマスクとして使用され、シリコン基板に自己整合のソース／ドレイン領域を形成する。代わりに、このソース／ドレイン領域は３０４、３０６、３０８、３１０、３１２でそれぞれ形成プロセスの前にイオン注入を介して形成されてもよく、そのため、上述のアクトはソース／ドレイン形成に続いて必要に応じて発生する。またもう一つの本発明の特徴においては、LDD型ＭＯＳデバイスがマスクとしてパターンニングされたポリゲートを用いてエクステンション領域インプラントを用いて形成されてよい。続いて従来の形成技術によりポリゲートの側壁上に側壁スペーサが形成される。続いてソース／ドレイン領域がポリゲートと側壁スペーサをマスクとして用いてイオン注入を介して形成される。このソース／ドレイン領域と対応のエクステンション領域はともに自己整合である。方法３００は次いで３１６で終了する。
【００４１】
本発明の更にもう一つの形態によれば、もう一つのＭＯＳ型トランジスタが図６に例示されており、参照番号４００で示されている。このＭＯＳ型トランジスタは、高誘電率誘電体材料をトランジスタのキャリア移動度に消極的な影響を与えることによってリーク電流を減少させる。このトランジスタ４００は、ソース／ドレイン領域１０８、１１２、エクステンション領域１０６、１０６、絶縁領域１２１、側壁スペーサ１２２を有した図３のトランジスタ２００といくつかの点で類似している。しかしながらこのトランジスタ４００は別のタイプのゲート絶縁膜４０２を有しており、このゲート絶縁膜４０３はシリコン基板のチャネル領域２０１を覆うＳiＯ2インターフェース薄層４０４とおよびその上に蒸着された高誘電率誘電体材料層４０６を有している。
【００４２】
このＳiＯ2インターフェース層４０４は、下にあるシリコンと上を覆う高誘電率誘電体材料層との優れた材料との適合性が高いという利点を提供する。そのような良質のインターフェースは、リモート散乱を減少させ、その結果高誘電率誘電体を用いた従来技術タイプのデバイス上にキャリア移動度を向上させる。これまで解説してきたように、ＳiＯ2インターフェース層４０４はインターフェース型酸化物層（例：約１０オングストロームあるいはそれ未満）よりも薄く、また好ましくは単層（例：約２オングストロームあるいはそれ未満）であり、その結果ゲート絶縁膜４０２（keff）の有効誘電体率を実質的に減少させることなく散乱を有利に減少させる。
【００４３】
高誘電率メタルタイプメタルゲート電極４０８は、図６に例示されているようにゲート絶縁膜４０２上に蒸着される。この高誘電率メタルゲート電極４０８は、ゲート絶縁膜４０２で用いられている高誘電率誘電体材料に対応した高誘電率メタル材料を有する。従って更なるＳiＯ2薄層を必要としないで最良質のインターフェースを提供する。これによりゲート絶縁膜４０２の誘電率が最大にされるという利点が得られる。
【００４４】
本発明によれば、ゲート絶縁膜における高誘電率誘電体材料に対応する高誘電率メタル材料とは、高誘電率誘電体材料が例えばＴa2Ｏ5の場合、対応する高誘電率メタル材料はＴaである、ということである。同様に、高誘電率誘電体材料がＴiＯ2あるいはＨfＯ2の場合、対応する高誘電率メタルゲート材料はそれぞれＴiあるいはＨfである。対応する高誘電率メタルを用いることによって、高誘電率誘電体材料層４０６と高誘電率メタルゲート層４０８との間のインターフェースは高良質のインターフェースとなり、これがリモート散乱を減少させる。上述の方法で、図６のトランジスタ４００は高誘電率ゲート絶縁膜４０２を有利に提供し、実質的な物理的厚みがゲート電流のリークを減少させることができる。一方でリモート散乱を同時に減少させ、これはトランジスタキャリア移動度を有利に向上させる。
【００４５】
図７では、図６のトランジスタ４００の形成方法が提供されており、参照番号は５００で示されている。この方法５００は一連のアクトあるいはイベントとして以下に例示され解説されているが、本発明はそのようなアクトやイベントの例示されている順番に限定されるものではないのは当然のことである。それは本発明によれば、中には別の順番で発生するアクトもあり、及び／あるいはこれら例示されている、及び／あるいはここに解説されているものとは別に、その他のアクトやイベントと同時に発生することがあるからである。加えて本発明によれば全ての例示されているステップが方法を実施するために必要とされるわけではない。更に本発明による方法は例示されていない関連の別のシステムに加えて、ここに例示および解説した装置や方法と関連して実施される。
【００４６】
本方法５００は、５０２から開始する。まず二酸化シリコン（ＳiＯ2）薄層が５０４でシリコン基板上に形成される。この例においては、このＳiＯ2薄膜は約１０オングストローム未満であり、好ましくは約２オングストロームあるいはそれ未満の単層である。一つの例においては、このＳiＯ2薄膜は分子線エピタキシー（MBE）あるいは原子層エピタキシーあるいは蒸着（ALE）を介して形成される。とはいえ、ＳiＯ2薄膜を形成する別の方法が用いられてよい。そしてそのようなどの形成技術も本発明の範囲内に収まるものとして考えられる。
【００４７】
例えば、MBEを用いて、シリコン基板は蒸着チャンバに、好ましくは超高真空環境で配置される。ソース材料（酸素を含む）を提供するエフュージョンセルは好ましくは一瞬にして閉じることが出来る一つ以上のシャッターによりコントロールされ、それによって約２、３オングストロームの成長率がしっかりとコントロールされる。加えて、コントロールを維持するために、シリコン基板がMBE蒸着の前にクリーニングされ（例：水洗い／ドライクリーニングあるいは脱酸素）、シリコン基板表面上のインターフェース酸化物が取除かれる。そしてそのようなクリーニングは蒸着チャンバの内外のどちらで行われてもよい。
【００４８】
本方法５００は５０６へと続き、高誘電率材料誘電体層は第一のＳiＯ2薄層上に形成される。例えば、この高誘電率誘電体材料は化学気相蒸着法（CVD）、反応性スパッタリング、ALE、あるいはMBEを用いて形成される。しかしながら高誘電率膜の形成にはどのような方法が用いられてもよく、そのような別の方法は本発明の範囲内に収まるものとして考えられる。一般的に、高誘電率誘電体材料は誘電率が約４．０のＳiＯ2よりも大きな誘電率を有した材料である。従って本発明において、高誘電率材料は、誘電率が約４−１０であるSiNx、約１０−１００の間に誘電率を有したＴa2Ｏ5、Ａl2Ｏ3、ＨfＯ2、ZeＯ2のような材料、および１００以上の誘電率を有したPZT、BSTのような更に高誘電率材料を有してよい。このような全ての誘電体材料は本発明の範囲内に収まるものとして考えられる。上記例においては、高誘電率材料は３０６で約１０オングストロームあるいはそれ以上の厚みに形成される。
【００４９】
図７の本方法５００は５０８へと続き、５０８で高誘電率誘電体層上に高誘電率メタルゲート電極層が例えば化学気層蒸着法（CVD）、反応性スパッタリング、ALEあるいはMBEを用いて形成される。しかしながら高誘電率膜を形成するどのような方法が用いられてもよく、そのような別の方法も本発明の範囲内に収まるものである。
【００５０】
本発明の典型的な形態においては、アクト５０６と５０８は同じプロセスチャンバにおいて実施され、そしてそれぞれ反応性スパッタリングとスパッタリングを介して形成される。例えば、高誘電率誘電体層の形成では、反応性スパッタリングプロセスが用いられ、高誘電率メタル材料の対象は酸化環境（例：少なくとも酸素が存在するところ）でイオンを用いて打ち込みが行われる。上記の方法で、高誘電率誘電体膜は高誘電率材料対象を用いて形成される。この高誘電率メタルゲート電極層は次いで酸化した環境をプロセスチャンバで減少させ、好ましくはなくすことにより形成され、そのため高誘電率メタルからなる膜が形成される。上記の方法において、きれいなインターフェースが高誘電率ゲート誘電体層と高誘電率メタルゲート電極層との間に得られる。
【００５１】
方法は５１０へと続き、高誘電率メタルゲート層はパターンニングされ、高誘電率メタルゲート電極が形成される。例えば、そのようなパターンニングは典型的なリトグラフィックプロセスによって実施され、続いてエッチング、例えば、一般的に異方性反応性イオンエッチング（RIE）される。しかしながら高誘電率メタルゲートをパターンニングするどの方法でも用いられてよい。そしてそのような全ての別の方法は本発明の範囲内に収まるものとして考えられる。
【００５２】
本方法５００は５１２へと続き、ここではソース／ドレイン領域が形成される。本発明の一つの典型的な形態によれば、このソース／ドレイン領域はイオン注入を介してポリゲートの形成後に形成される。このポリゲートはマスクとして用いられ、シリコン基板に自己整合のソース／ドレイン領域を形成する。代わりに、このソース／ドレイン領域はそれぞれ５０４、５０６、５０８、５１０での形成プロセスの前にイオン注入プロセスを介して形成されてもよく、そのようなアクトは必要に応じてソース／ドレイン形成に続いて発生する。本発明の更にもう一つの特徴によれば、LDD型ＭＯＳデバイスがマスクとしてパターンニングされたポリゲートを用いてエクステンション領域インプラントを用いることによって形成される。続いて従来の形成技術によってポリゲートの側壁上に側壁スペーサが形成される。続いて、ソース／ドレイン領域はポリゲートと側壁スペーサをマスクとして用いてイオン注入を介して形成される。このソース／ドレイン領域はそれらの対応するエクステンション領域とともに自己整合である。本方法５００は次いで５１４で終了する。
【００５３】
本発明は特定の好ましい実施例に関して明らかにされ解説されているが、等価の代替および変更が本明細書と添付の図面を読み、理解したうえで本技術の当業者になされるのは明らかである。特に上述のコンポーネント（アセンブリ、デバイス、回路など）によって実施される様々な機能について、用語（“手段”の参照を含む）それらのコンポーネントを解説するために用いられている用語は別に定めのない限りは解説されたコンポーネント（すなわち機能的に等価なもの）の具体的な機能を実行するコンポーネントと一致するものとする。ここに解説された本発明の典型的な実施例の機能を実施するが、開示された構造と構造的に等価でなくても、上述のように一致するものとする。加えて、複数の実施例のうちの一つについて本発明の具体的な形態が開示されているが、そのような特徴は必要に応じて、且つ所望のあるいは特定の用途に有利となるよう、別の実施例の一つ以上の形態と組み合わされる。
【産業上の利用可能性】
【００５４】
本構造および方法は半導体プロセス分野において用いることができ、キャリア移動度に悪影響を与えずに漏えいを低減したトランジスタを提供する。
【図面の簡単な説明】
【００５５】
【図１】典型的なゲート酸化物を用いた従来技術のLDD型ＭＯＳトランジスタを例示した部分断面図である。
【図２】高誘電率誘導体タイプのゲート絶縁膜を用いた従来技術のLDD型ＭＯＳトランジスタを例示した部分断面図である。
【図３】本発明の一つの特徴によりキャリア移動度に実質的に影響を及ぼさないリーク電流を減少させるゲート絶縁膜を用いたLDD型ＭＯＳトランジスタを例示した部分断面図である。
【図４】図３のゲート絶縁膜を用いたLDD型ＭＯＳトランジスタを例示した部分断面図であり、更に本発明のもう一つの特徴によりトランジスタ移動度を更に向上させるためにゲート絶縁膜インターフェースでカスタムインターフェース部を有したポリゲート電極を更に組み込んだものである。
【図５】本発明の更にもう一つの特徴によりトランジスタ移動度を実質的に減少させないで減少したリーク電流を有するＭＯＳトランジスタの形成方法を例示したフローチャート図である。
【図６】本発明の更にもう一つの特徴によりトランジスタ移動度に実質的に影響を及ぼさずにリークを減少させるメタルゲート構造とゲート絶縁膜を有したLDD型ＭＯＳトランジスタを例示した部分断面図である。
【図７】本発明の更にもう一つの特徴によりトランジスタ移動度に実質的に影響を及ぼさずにリーク電流を減少させるメタルゲート構造とゲート絶縁膜を有したＭＯＳトランジスタの形成方法を例示したフローチャート図である。
【図１】
2005531136.tif 000003
【図２】
2005531136.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005531136.tif 000009
【手続補正書】
【提出日】平成16年6月3日(2004.6.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタであって、
半導体基板（１０２）に形成されたソースおよびドレイン領域（１０８、１１２）を有し、当該ソース及びドレイン領域は、これらの領域の間にチャネル領域（２０１）を形成するものであり、
前記チャネル領域（２０１）を覆うゲート絶縁膜（２０２）を有し、このゲート絶縁膜（２０２）は、前記チャネル領域（２０１）を覆う第一の二酸化シリコン薄層（２０４）と、前記第一の二酸化シリコン薄層（２０４）を覆う高誘電率材料層（２０８）と、前記高誘電率材料層（２０８）を覆う第二の二酸化シリコン薄層（２０６）を有するものであり、
前記ゲート絶縁膜（２０２）を覆うドープされたポリシリコンゲート（１１８、２１８）を有し、
前記第一および第二の二酸化シリコン薄層（２０４、２０６）は単層である、ＭＯＳトランジスタ。
【請求項２】
前記ドープされたポリシリコンゲート（２１８）は、
前記第二の酸化シリコン薄層（２０６）を覆うインターフェース部（２１８ａ）と、
前記インターフェース部（２１８ａ）を覆うゲート電極部（２１８ｂ）を有し、かつ、
前記ドープされたポリシリコンゲートの前記インターフェース部（２１８ａ）のドーパント濃度は、前記ドープされたポリシリコンゲート（２１８）のゲート電極部（２１８ｂ）のドーパント濃度よりも小さい請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記ドープされたポリシリコンゲート（２１８）の前記ゲート電極部（２１８ｂ）は、約３００オングストロームそれ以上で約１０００オングストローム以下の厚み（２２２）を有し、且つ前記ドープされたポリシリコンゲート（２１８）の前記インターフェース部（２１８ａ）は、約３０オングストローム以上で約６０オングストローム以下の厚み（２２０）を有している、請求項２記載のＭＯＳトランジスタ。
【請求項４】
ＭＯＳトランジスタであって、
半導体基板（１０２）に形成されたソースおよびドレイン領域（１０８、１１２）を有し、当該ソース及びドレイン領域は、これらの領域の間にチャネル領域（２０１）を形成するものであり、
前記半導体基板の表面上の前記チャネル領域（２０１）上に形成されたゲート絶縁膜（４０２）を有し、当該ゲート絶縁膜（４０２）は、前記チャネル領域（２０１）を覆う二酸化シリコン薄層（４０４）と、前記二酸化シリコン薄層（４０４）を覆う高誘電率誘電体材料（４０６）を有するものであり、
前記ゲート絶縁膜を覆う高誘電率メタルゲート電極（４０８）を有し、当該高誘電率メタルは、前記高誘電率誘電体材料に対応している、ＭＯＳトランジスタ。
【請求項５】
前記二酸化シリコン薄層（４０４）は単層である、請求項４記載のＭＯＳトランジスタ。
【請求項６】
前記高誘電率誘電体材料はＴiＯ2を含むとともに前記高誘電率メタルはＴiを含み、あるいは、前記高誘電率誘電体材料はＴa2Ｏ5を含むとともに前記高誘電率メタルはＴaを含み、あるいは、前記高誘電率誘電体材料はＡl2Ｏ3を含むとともに前記高誘電率メタルはＡlを含み、あるいは、前記高誘電率誘電体材料はＨfＯ2を含むとともに前記高誘電率メタルはＨfを含み、
前記高誘電率メタルゲート電極（４０８）は、前記高誘電率誘電体材料を直接覆い、これにより直接接合が形成されるとともに介在層が除外される、請求項４記載のＭＯＳトランジスタ。
【請求項７】
ＭＯＳトランジスタを形成する方法（３００）であって、
シリコン基板の表面上に第一の二酸化シリコン薄層を形成（３０４）し、
前記第一の二酸化シリコン薄層上に高誘電率誘電体層を形成（３０６）し、
前記高誘電率誘電体層上に第二の二酸化シリコン薄層を形成（３０８）し、
前記第二の二酸化シリコン薄層上にポリシリコン層を形成（３１０）し、
前記ポリシリコン層をパターンニングしてゲート電極を形成（３１２）し、更に、
前記ゲート電極をマスクとして使用して前記シリコン基板にソース及びドレイン領域を形成（３１４）有し、これにより前記ゲート電極の下のソース及びドレイン領域の間にチャネル領域を形成し、前記第一および第二の二酸化シリコン薄層は単層である、方法。
【請求項８】
前記ポリシリコン層の形成（３１０）では、
前記第二の二酸化シリコン単層上に第一のドープされたポリシリコン層を形成し、この第一のドープされたポリシリコン層は第一の厚みと第一のドーパント濃度を有するものであり、
前記第一のドープされたポリシリコン層上に第二のドープされたポリシリコン層を形成し、この第二のドープされたポリシリコン層は第二の厚みと第二のドーパント濃度を有するものであって、且つこの第二の厚みは前記第一の厚みよりも大きく、前記第二のドーパント濃度は前記第一のドーパント濃度よりも高い、請求項７記載の方法。
【請求項９】
ＭＯＳトランジスタを形成する方法（５００）であって、
シリコン基板の表面上に二酸化シリコン単層を形成（５０４）し、
前記二酸化シリコン薄層上に高誘電率誘電体層を形成（５０６）し、
前記高誘電率誘電体層上に高誘電率メタル層を形成（５０８）し、この高誘電率メタルは、前記高誘電率誘電体に対応するものであり、
前記高誘電率メタル層をパターンニング（５１０）してメタルゲート電極を形成し、かつ、
前記メタルゲート電極をマスクとして用いて前記シリコン基板（５１２）にソースおよびドレイン領域を形成し、これにより、前記メタルゲート電極の下のソース及びドレイン領域の間にチャネル領域を形成する、方法。
【国際調査報告】
2005531136.tif 000010
2005531136.tif 000011
2005531136.tif 000012
2005531136.tif 000013