(57)【要約】【課題】様々なアプリケーションに簡単な方法で柔軟に適合することが出来る汎用型のコンパレータを提供すること。【解決手段】反転出力と非反転出力と共に、基準電圧入力と差分電圧入力とを有するコンパレータであって、基準電圧よりも高い閾値電圧と低い閾値電圧とによってコンパレータのスイッチング閾値を予め決定することが出来、様々なアプリケーションに簡単な方法で柔軟に適合化することが出来、高い閾値電圧（Ｖ＿ＳＯ）と低い閾値電圧（Ｖ＿ＳＵ）とを相互に独立して設定することが出来るコンパレータを提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
反転出力と非反転出力と共に、基準電圧入力と差分電圧入力とを有するコンパレータであって、前記基準電圧よりも高い閾値電圧と低い閾値電圧とによって前記コンパレータのスイッチング閾値を予め決定することが可能なコンパレータにおいて、
前記高い閾値電圧と前記低い閾値電圧（Ｖ＿ＳＵ）、相互に独立して設定可能であることを特徴とするコンパレータ。
【請求項２】
前記高い閾値電圧および／または前記低い閾値電圧が、前記基準電圧にマッチングすることを特徴とする、請求項２に記載のコンパレータ。
【請求項３】
前記コンパレータのヒステリシスが、非対称であることを特徴とする、上記請求項の何れかに記載のコンパレータ。
【請求項４】
ｐ−チャネルトランジスタが、前記反転出力と前記非反転出力との間に接続されていて、このｐ−チャネルトランジスタのチャネル幅が調節可能であることを特徴とする、上記請求項の何れかに記載のコンパレータ。
【請求項５】
前記チャネル幅が、メタルプログラマブルであることを特徴とする、請求項４に記載のコンパレータ。
【請求項６】
前記チャネル幅が、集積回路装置内において一定の方法によって実現されることを特徴とする、上記請求項の何れかに記載のコンパレータ。
【請求項７】
前記チャネル幅が、電気的にプログラミング可能であることを特徴とする、請求項４に記載のコンパレータ。
【請求項８】
前記ｐ−チャネルトランジスタが、少なくとも２つの並列接続されたｐ−チャネルトランジスタを有し、これらの内、少なくとも一つのｐ−チャネルトランジスタが、動作可能なスイッチング手段によってスイッチングオン／オフすることが出来ることを特徴とする、上記請求項の何れかに記載のコンパレータ。
【請求項９】
前記出力が、ｐ−チャネルトランジスタのベースに接続されていることを特徴とする、上記請求項の何れかに記載のコンパレータ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、反転出力と非反転出力と共に、基準電圧入力と差分電圧入力とを有するコンパレータであって、基準電圧よりも高い閾値電圧と低い閾値電圧とによって、コンパレータのスイッチング閾値を予め決定することが出来るコンパレータ、に関する。
【０００２】
【従来の技術】
汎用型のコンパレータは、公知である。これらのコンパレータは、差分電圧変圧器として作用し、かつ、アナログ電圧信号をデジタル信号に変換するために使用されるものとして知られている。コンパレータは、基準電圧に重ね合せられる入力電圧のレベルに応じて、出力を高電圧レベルまたは低電圧レベルにスイッチングする。この基準電圧は、閾値電圧を決定し、これを上回った場合、出力状態は高いと見なされ、かつ、これに達しない場合、出力状態は低いとされる。コンパレータのスイッチング精度を向上させるために、基準電圧（閾値電圧）よりも高い閾値電圧と低い閾値電圧とを設定することが知られている。高い閾値電圧と低い閾値電圧との間の差分が、コンパレータのヒステリシスとなる。高い閾値電圧と低い閾値電圧とが存在する結果、高い状態にスイッチングするためには高い閾値電圧を上回り、かつ、低い状態にスイッチングするためには、低い閾値電圧を下回ることが必要になる。高い閾値電圧と低い閾値電圧とによって決定されるこのヒステリシスによって、入力信号に重ね合せられる干渉信号が、コンパレータのスイッチング状態に影響を及ぼすことがなくなる。
【０００３】
ヒステリシスが設けられているコンパレータは、例えば、米国特許第５，６１７，０５０号、米国特許第５，７９８，６６３号、米国特許第５，６１０，５４５号、米国特許第５，５２８，１８５号、および米国特許第６，１６６，５６６号により公知である。これらの公知のコンパレータは、何れの場合にも、高い閾値電圧と低閾値電圧とが一定に設定されている。すなわち、高い閾値電圧と基準電圧との間の差分と、基準電圧と低閾値電圧間との差分は、同一である。
【０００４】
【課題を解決するための手段】
本発明の目的は、様々なアプリケーションに簡単な方法で柔軟に適合させることが出来る、汎用型のコンパレータを提供することである。
【０００５】
この目的は、請求項１の特徴を有するコンパレータによる本発明によって達成される。高い閾値電圧と低い閾値電圧とが、相互に独立して設定可能であるため、高い閾値電圧と基準電圧との間の差分と基準電圧と低い閾値電圧との間の差分とを、非対称に設定することが出来ることは、有利である。本発明の好適な発展例の場合、特に、高い閾値電圧または低い閾値電圧を基準電圧と同一になるように選択し、かつ従って、ヒステリシスを低い閾値電圧または高い閾値電圧のみに対して設計することが出来る。これによって、本発明によるコンパレータに対する多くの様々なアプリケーションオプション、特に、基準電圧を上回った場合または下回った場合にトリガを切り替えるオプションの可能性が広がると同時に、高いヒステリシス範囲または低いヒステリシス範囲の何れかにおいて、入力信号の変動を抑制することが可能になる。
【０００６】
本発明の更なる好適な発展例の場合、相互に独立して設定可能な高い閾値電圧と低い閾値電圧とを、各々の場合において、基準電圧レベルに設定することも出来る。従って、ヒステリシス（オプションで非対称のヒステリシス）を有する、または有さない、望み通りに動作するコンパレータを得ることが出来る。従って、コンパレータに対する最適特性の曲線を、アプリケーションの関数として設定することが出来る。
【０００７】
本発明の特に好適な発展例の場合、コンパレータの反転出力と非反転出力との間に接続されているｐ−チャネルトランジスタのチャネル幅を修正することによって、高い閾値電圧および／または低い閾値電圧の設定を決定することが出来る。ｐ−チャネルトランジスタのチャネル幅の比率を相互に修正することによって、コンパレータのゲインを調整し、かつ従って、コンパレータのヒステリシスを対称または非対称に調整することが容易に可能になる。
【０００８】
更に、本発明の好適な発展例の場合、「メタルプログラマブルな（ｍｅｔａｌ−ｐｒｏｇｒａｍｍａｂｌｅ）」幅または「電気的にプログラミングが可能な」幅によって、ｐ−チャネルトランジスタのチャネル幅を調整することが出来る。このように、本来知られている方法を使用することによって、高い閾値電圧および／または低い閾値電圧を、相互に独立して設定することが容易に可能になる。
【０００９】
本発明の更なる好適な発展例は、従属請求項に述べられている他の特徴によって明らかにされる。
【００１０】
図面に示されている実施例の例を参照して本発明を更に説明するが、本発明は、これに限定される訳ではない。
【００１１】
【発明を実施するための形態】
図１は、コンパレータ１００のブロック図である。基準電圧Ｖ＿ＲＥＦが、入力ＩＮＮに存在する。基準電圧Ｖ＿ＲＥＦと差動入力電圧Ｖ＿ＩＮとを重ね合わせることによって得られた電圧が、もう一つの入力ＩＮＰに印加される。基準電圧Ｖ＿ＲＥＦは一定であるため、差動入力電圧Ｖ＿ＩＮが正の場合、高電圧信号が出力ＯＵＴＰで得られ、かつ、差動入力電圧Ｖ＿ＩＮが負の場合、低電圧信号が出力ＯＵＴＰで得られる。これらの各々反転された信号は、出力ＯＵＴＮに印加される。このようなコンパレータ１００の構造と動作モードは公知であるため、これらの更なる詳細は本明細書では説明しない。
【００１２】
第一結合要素１２が、入力ＩＮＰと出力ＯＵＴＰとの間に接続されており、かつ、第二結合要素１４が、入力ＩＮＮと出力ＯＵＴＮとの間に接続されている。これらの結合要素１２と１４は、まだ説明されていない方法によって、コンパレータ１００のヒステリシスのプログラミングに役立つ。結合要素１２は、コンパレータ１００の高い閾値電圧の設定に役立ち、かつ、結合要素１４は、コンパレータ１００の低い閾値電圧の設定に役立つ。高い閾値電圧と低い閾値電圧との間の差分は、コンパレータ１００のヒステリシスに対応する。高い閾値電圧を、基準電圧Ｖ＿ＲＥＦよりも大きく、またはこれに等しくし、かつ、低い閾値電圧を、基準電圧Ｖ＿ＲＥＦよりも低く、またはこれに等しくすることが出来る。
【００１３】
コンパレータ１００の２つの実施例の動作は、図２と図３とに示されている特性曲線から明らかである。差動入力電圧Ｖ＿ＩＮが、出力ＯＵＴＰに存在する高電圧信号と低電圧信号と共に、図中の時間ｔ上に示されている。基準電圧Ｖ＿ＲＥＦは、高い閾値電圧Ｖ＿ＳＯと低い閾値電圧Ｖ＿ＳＵと共に、時間に関して一定である。Ｖ＿ＳＯ−Ｖ＿ＳＵの差分は、ヒステリシス１６に対応する。図２の特性曲線によると、ｔ０〜ｔ１の期間では、差動入力電圧Ｖ＿ＩＮが高い閾値電圧Ｖ＿ＳＯよりも小さいため、低電圧信号が出力ＯＵＴＰに存在する。時間ｔ１において、差動入力電圧Ｖ＿ＩＮが上閾値電圧Ｖ＿ＳＯの上まで上昇すると、コンパレータ１００は、出力ＯＵＴＰを高電圧信号にスイッチングする。時間ｔ２において、差動入力電圧Ｖ＿ＩＮが低い閾値電圧Ｖ＿ＳＵを下回ると、コンパレータは、出力ＯＵＴＰをＬＯＷ電圧信号にまたスイッチングする。アナログ入力電圧信号がデジタル信号に変換されていることは、明らかである。図２によると、ヒステリシス１６は対称である。すなわち、高い閾値電圧Ｖ＿ＳＯと基準電圧Ｖ＿ＲＥＦとの間の差分が、基準電圧Ｖ＿ＲＥＦと低い閾値電圧Ｖ＿ＳＵとの間の差分にマッチングしている。
【００１４】
これとは対照的に、図３に示されている特性曲線の場合、コンパレータ１００の非対称なヒステリシス１６が、プログラミングされている。ここでは、高い閾値電圧Ｖ＿ＳＯが基準電圧Ｖ＿ＲＥＦに対応しているため、ヒステリシス１６は、基準電圧Ｖ＿ＲＥＦまたは高い閾値電圧Ｖ＿ＳＯと低い閾値電圧Ｖ＿ＳＵとの差分に対応している。出力ＯＵＴＰまたはＯＵＴＮは、高い閾値電圧Ｖ＿ＳＯを上回った場合、または、低い閾値電圧Ｖ＿ＳＵを下回った場合の各々に応じて、高信号状態または低信号状態にスイッチングされる。
【００１５】
図２と図３に示されているこれらの特性曲線は、明確さのため、単に例として与えられている。従って、コンパレータ１００の他の非対称のヒステリシス１６はプログラミングすることも可能である。例えば、低い閾値電圧Ｖ＿ＳＵを、基準電圧Ｖ＿ＲＥＦに一致させると同時に、高い閾値電圧Ｖ＿ＳＯを、基準電圧Ｖ＿ＲＥＦよりも大きくすることが出来る。コンパレータ１００は、更に、高い閾値電圧Ｖ＿ＳＯと基準電圧Ｖ＿ＲＥＦとの間の電圧差分と、基準電圧Ｖ＿ＲＥＦと低い閾値電圧Ｖ＿ＳＵとの間の電圧差分とが異なるように設計することが出来る。
【００１６】
本発明の要点は、ヒステリシス１６を自由にプログラミングすること、特に、非対称にプログラミングすること、すなわち、高い閾値電圧Ｖ＿ＳＯと低い閾値電圧Ｖ＿ＳＵとを相互に独立して設定することが出来るように、コンパレータ１００とその結合要素１２と１４とを設計することである。
【００１７】
図４、図５、および図６は、コンパレータ１００のための様々な回路構成を示している。これらによって、高い閾値電圧Ｖ＿ＳＯと低い閾値電圧Ｖ＿ＳＵとを相互に独立して設定することが可能になる。
【００１８】
図４に示されている回路構成１０から明らかな点は、ｐ−チャネルトランジスタＭ３とＭ６とを更に接続することによって、ｎ−チャネルトランジスタＭ１とＭ４と、ｐ−チャネルトランジスタＭ２とＭ５とを有するコンパレータ１００の一般的に知られている標準的な構成より優れたものを得ることが可能なことである。ｐ−チャネルトランジスタＭ６が、結合要素１２を構成し、かつ、ｐ−チャネルトランジスタＭ３が結合要素１４を構成している（図１）。
【００１９】
全てのｐ−チャネルトランジスタＭ２， Ｍ３， Ｍ５， Ｍ６が、同じチャネル長ＬＰを有し、かつ、全てのｎ−チャネルトランジスタＭ１とＭ４とが、同じチャネル長ＬＮを有する。更に、ｐ−チャネルトランジスタＭ２とＭ５とは、同じチャネル幅ＷＰを有し、かつ、ｎ−チャネルトランジスタＭ１とＭ４とは、同じチャネル幅ＷＮを有する。
【００２０】
このことから明らかな点は、ｐ−チャネルトランジスタＭ６のチャネル幅Ｗ６、またはｐ−チャネルトランジスタＭ３のチャネル幅Ｗ３を選択するだけで、回路構成１０のスイッチング作用の設定が可能になることである。以下の式は、幅比率に適用される。
ｋ３ ＝ Ｗ３／ＷＰ かつ ｋ６ ＝ Ｗ６／ＷＰ
【００２１】
最初に、対称形のヒステリシス１６が想定される場合、以下の式が適用される。
ｋ３ ＝ ｋ６ ＝ ｋ
【００２２】
これから、コンパレータ１００のゲインに関して、以下の式が得られる。
2005503706.tif 000003
【００２３】
式中、βｔｓｑＰとβｓｑＮは、各々、ｐ−チャネルトランジスタとｎ−チャネルトランジスタとのＷ／Ｌ ＝ １というチャネル寸法比率（チャネル幅対チャネル長）を有する相互コンダクタンスのパラメータである。このことから、コンパレータ１００のゲインが、因数ｋによって調整可能であることが明らかである。図４の回路構成１０によると、以下が適用される。
ｋ ＜ １ − 有限ゲインを有するコンパレータ１００
ｋ ＝ １ − 最大ゲインを有するコンパレータ１００
ｋ ＞ １ − 対称のヒステリシス１６を有するコンパレータ１００
【００２４】
幅比率をｋ３またはｋ６に選択することによって、ヒステリシス１６の大きさと、高い閾値電圧Ｖ＿ＳＯまたは低い閾値電圧Ｖ＿ＳＵの位置とを各々、基準電圧Ｖ＿ＲＥＦから相互に独立して調整することが出来ることは、明らかである。
【００２５】
コンパレータ１００をヒステリシス１６によって動作させる場合、高い閾値電圧Ｖ＿ＳＯに関して以下の式が成り立つ。
2005503706.tif 000004
【００２６】
高い閾値電圧Ｖ＿ＳＯは、ｋ６ ≧ １の場合は正であり、かつ、ｋ６ ＝ １の場合はゼロであることが明らかである。
【００２７】
同様に、低い閾値電圧Ｖ＿ＳＵに関して以下の式が成り立つ。
2005503706.tif 000005
【００２８】
低い閾値電圧Ｖ＿ＳＵは、ｋ３ ≧ １の場合は負であり、かつ、ｋ３ ＝ １の場合はゼロであることが明らかである。
【００２９】
これらの関係に基づいて、ヒステリシス１６に対して差分Ｖ＿ＳＯ−Ｖ＿ＳＵと決定することが出来る。この場合、以下の式が適用される。
2005503706.tif 000006
【００３０】
これらの式は、ｋ３ ≧ １およびｋ６ ≧ １と仮定した場合に適用される。
【００３１】
上述の関係に基づくと、ヒステリシス１６を有する、または、ヒステリシス１６を有さないコンパレータ１００を、幅比率ｋ３とｋ６との関数として得ることが出来ることは、明らかである。幅比率ｋ３≧ １とｋ６ ≧ １とを相互に独立して調整することによって、高い閾値電圧Ｖ＿ＳＯと低い閾値電圧Ｖ＿ＳＵとを、相互に独立して調整することが出来る。幅比率ｋ３とｋ６とが同じ大きさの場合、対称のヒステリシス１６を有するコンパレータ１００が得られる。幅比率ｋ３とｋ６とが異なる場合、基準電圧Ｖ＿ＲＥＦに対して非対称のヒステリシス１６が得られる。
【００３２】
幅比率ｋ６ ＝ １または幅比率ｋ３ ＝ １と調整することによって、高い閾値電圧Ｖ＿ＳＯまたは低い閾値電圧Ｖ＿ＳＵを基準電圧Ｖ＿ＲＥＦに対して配置することも可能である（この点に関しては、図３も参照されたい）。
【００３３】
幅比率ｋ３および／またはｋ６を１より僅かに大きく設定することによって（例えば、ｋ３および／またはｋ６ ＝ １．０１）、コンパレータ１００を基準電圧Ｖ＿ＲＥＦに対して微調整することが出来る。
【００３４】
コンパレータ１００を、ヒステリシス１６を使用せずに（すなわち、幅比率ｋ３とｋ６をｋ（ｋ ≦ １）に等しく）設定する場合、コンパレータ１００のゲインを広範囲で簡単に調整することが可能になる。ｋ３＝ ｋ６ ＝ １の場合、可能な最大ゲインが達成される。これが、ヒステリシス１６を有するコンパレータ１００に移行することの主要点である。上述の関係（ｋ３ ＝ｋ６ ＝ １）によると、高い閾値電圧Ｖ＿ＳＯと低い閾値電圧Ｖ＿ＳＵは、結果的に０ボルトになる。すなわち、コンパレータ１００の切り替え位置は、基準電圧Ｖ＿ＲＥＦになる。従って、ヒステリシス１６はゼロになる。
【００３５】
ヒステリシス１６をプログラミングするための幅比率ｋ３とｋ６は、様々な可能な方法によって調整することが出来る。一方では、回路構成１０を集積後、直ちにトランジスタＭ３に対してチャネル幅Ｗ３を固定し、トランジスタＭ６に対してチャネル幅Ｗ６を固定することが出来る。
【００３６】
更に、トランジスタＭ３とＭ６とを回路構成１０に集積化した後、トランジスタＭ３とＭ６のメタルマスクを変えることによって、その後、回路構成１０を必要なヒステリシス１６に適合化することが可能になる。この目的のために、「メタルプログラマブルな」チャネル幅をトランジスタＭ３とＭ６に合うように設定することが出来る。
【００３７】
最終的に、集積回路構成１０を電気的にプログラミングすることによって、ヒステリシス１６をコンパレータ１００の様々なアプリケーション例にダイナミックに適合化することが可能になる。従って、この「電気的なプログラミングが可能な」チャネル幅を、トランジスタＭ３とＭ６に対して設定することが可能になる。一般的に、メタルプログラマブルなチャネル幅と電気的なプログラミングが可能なチャネル幅との両方を設定することが知られているため、本明細書においては、これ以上の詳細は説明しない。
【００３８】
図５は、図４による回路構成１０の修正された実施例を示す。図４による回路構成１０の場合、高い状態における出力ＯＵＴＰまたは反転出力ＯＵＴＮでの電圧レベルによって、供給電圧ＶＤＤの値を想定することが出来る。しかしながら、低スイッチング状態では、０ボルトの電圧電位を達成することは出来ない。これは、コンパレータ１００用の様々なアプリケーションオプション、特に、後にデジタル回路が続いている場合に望ましい。従って、図５によると、出力ＯＵＴＰを、更なる電流源Ｉ＿ＢＩＡＳ２に接続されている更なるｐ−チャネルトランジスタＭ７に接続することが、提案されている。このように、出力信号ＯＵＴＰをＯＵＴＮに論理反転させることに加えて、低電圧信号を０ボルトの値に設定することが可能になる。
【００３９】
最後に、図６は、回路構成１０の更なる実施例を示しており、ｐ−チャネルトランジスタＭ３とＭ６とが、各々、並列接続されているｐ−チャネルトランジスタＭ３１とＭ３２、および、Ｍ６１とＭ６２とに更に分割されている。ｐ−チャネルトランジスタＭ３２は、スイッチング手段Ｓ３を介して供給電圧ＶＤＤに接続することが出来、かつ、ｐ−チャネルトランジスタＭ６２は、スイッチング手段Ｓ６を介して供給電圧ＶＤＤに接続することが出来る。このようにして、スイッチング手段Ｓ３および／またはＳ６を動作させることによって、トランジスタＭ３またはＭ６の各々のチャネル幅Ｗ３またはＷ６をプログラミングすることが可能になる。このプログラミングは、ｐ−チャネルトランジスタＭ３またはＭ６を、２つ以上の並列接続されているｐ−チャネルトランジスタ（これらの内、少なくとも２つは、対応するスイッチング手段Ｓを介して、供給電圧ＶＤＤに接続されることになる）に更に分割することによって、改良することが出来る。スイッチング手段の動作次第で、ヒステリシス１６に対する様々な設定オプションをその後に得ることが出来るが、説明されているように、これを非対称にすることも出来る。
【図面の簡単な説明】
【図１】プログラミングが可能なコンパレータのブロック図である。
【図２】非対称のコンパレータに対する可能な特性曲線を示す。
【図３】非対称のコンパレータに対する可能な特性曲線を示す。
【図４】本発明によるコンパレータの実施例の第一例を示す。
【図５】本発明によるコンパレータの実施例の第二例を示す。
【図６】本発明によるコンパレータの実施例の第三例を示す。
【符号の説明】
１００  コンパレータ
１０  回路装置
１２  第一結合要素
１４  第二結合要素
１６  ヒステリシス
ＩＮＰ  入力
ＩＮＮ  入力
ＯＵＴＰ  出力
ＯＵＴＮ  出力
ＨＩＧＨ  信号状態
ＬＯＷ  信号状態
ｔ  時間
Ｖ＿ＲＥＦ  基準電圧
Ｖ＿ＩＮ  差動入力電圧
Ｖ＿ＳＵ  低い閾値電圧
Ｖ＿ＳＯ  高い閾値電圧
Ｉ＿ＢＩＡＳ  電流源
ＶＤＤ  供給電圧
ＷＰ  ｐ−チャネルトランジスタのチャネル幅
ＷＮ  ｎ−チャネルトランジスタのチャネル幅
ＬＰ  ｐ−チャネルトランジスタのチャネル長
ＬＮ  ｎ−チャネルトランジスタのチャネル長
Ｍ１  ｎ−チャネルトランジスタ
Ｍ２  ｐ−チャネルトランジスタ
Ｍ３  ｐ−チャネルトランジスタ
Ｍ４  ｎ−チャネルトランジスタ
Ｍ５  ｐ−チャネルトランジスタ
Ｍ６  ｐ−チャネルトランジスタ
Ｍ３１  ｐ−チャネルトランジスタ（分割されている）
Ｍ３２  ｐ−チャネルトランジスタ（分割されている）
Ｍ６１  ｐ−チャネルトランジスタ（分割されている）
Ｍ６２  ｐ−チャネルトランジスタ（分割されている）
【図１】
2005503706.tif 000007
【図２】
2005503706.tif 000008
【図３】
2005503706.tif 000009
【図４】
2005503706.tif 000010
【図５】
2005503706.tif 000011
【図６】
2005503706.tif 000012
【国際公開パンフレット】
2005503706.tif 000013
2005503706.tif 000014
2005503706.tif 000015
2005503706.tif 000016
2005503706.tif 000017
2005503706.tif 000018
2005503706.tif 000019
2005503706.tif 000020
2005503706.tif 000021
2005503706.tif 000022
2005503706.tif 000023
2005503706.tif 000024
2005503706.tif 000025
2005503706.tif 000026
2005503706.tif 000027
2005503706.tif 000028
【国際公開パンフレット（コレクトバージョン）】
2005503706.tif 000029
【国際調査報告】
2005503706.tif 000030
2005503706.tif 000031
2005503706.tif 000032