(57)【要約】１つ又はそれより多くのリコンフィギャラブル処理ユニットを有するリコンフィギャラブル処理装置が開示される。少なくとも、処理ユニットはｎ個の入力信号、及びｓ１個の選択信号を受け取り、ｋ個の出力信号を提供するためのプリプロセッシング・モジュールを有する計算ユニットを含む。ここで、ｋ＜ｎ＋ｓ１である。前記計算ユニットは、更に、前記プリプロセッシング・モジュールの前記ｋ個の出力信号によってアドレスされるｍ出力ルックアップ・テーブル、及び更なるｓ２選択信号の制御下で前記ルックアップ・テーブルの前記ｍ個の出力信号のうちの１つを選択するための出力マルチプレクサ、を有する。これは、複数ビット出力ＬＵＴを使用するアーキテクチャにおいてもまた、比較的大型のマルチプレクサの実現を可能とする。加えて、リコンフィギャラブル処理ユニットは、通信ネットワークからの入力信号を選択するための入力マルチプレクサであって、静的又は動的に構成可能な入力マルチプレクサを有することが示される。
2005521288.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個の入力信号及びｓ１個の選択信号を受け取り、ｋ＜ｎ＋ｓ１であるｋ個の出力信号を提供するためのプリプロセッシング・モジュールと、
前記プリプロセッシング・モジュールの前記ｋ個の出力信号によってアドレスされるｍ出力ルックアップ・テーブルと、
更なるｓ２個の選択信号の制御下で前記ルックアップ・テーブルの前記ｍ個の出力信号のうちの１つを選択するための出力マルチプレクサと、を有する計算ユニット、
を含む１つ又はそれより多くのリコンフィギャラブル処理ユニット、
を有するリコンフィギャラブル処理装置。
【請求項２】
請求項１記載のリコンフィギャラブル処理装置であって、前記ルックアップ・テーブルは、
ｋ個のアドレス信号を２ｋ個の制御信号にデコードするためのｋ：２ｋデコーダと、
それぞれが２ｋ個の記憶要素のｍ個の行を有する記憶ユニットと、
を含むことを特徴とするリコンフィギャラブル処理装置。
【請求項３】
請求項１記載のリコンフィギャラブル処理装置であって、
ｎ＝ｋであり、
前記プリプロセッシング・ユニットは第１の選択信号を受け取るための第１の入力部を有し、
動作モードにおいて、該プリプロセッシングユニットは前記入力信号の各々に応じて出力信号を生成し、
該出力信号の半分のための前記値は前記対応する入力信号と前記第１の選択信号との論理積関数であり、
前記入力信号の他の半分のための前記値は前記対応する入力信号と前記第１の選択信号の反転値との論理積関数であること、
を特徴とするリコンフィギャラブル処理装置。
【請求項４】
請求項３記載のリコンフィギャラブル処理装置であって、
前記プリプロセッシング・ユニットは更なる動作モードを選択するためのモード選択信号を有し、
該更なる動作モードにおいて、前記出力信号は該出力信号の対応する入力信号と同一であること、
を特徴とするリコンフィギャラブル処理装置。
【請求項５】
請求項１記載のリコンフィギャラブル処理装置であって、
プリプロセッシング・モジュール、ｍ出力ルックアップ・テーブル、及び出力マルチプレクサ、を各々有する第１及び第２の計算ユニットを有する拡張された計算ユニットを有し、
前記拡張された計算ユニットは、更なる選択信号に応じて、自身の出力信号として、前記第１の又は前記第２のユニットのいずれかの出力信号を選択するための更なるマルチプレクサを更に有すること、
を特徴とするリコンフィギャラブル処理装置。
【請求項６】
入力マルチプレクサを介して通信ネットワークに結合される少なくとも１つの入力端子を有する１つ又はそれより多くの計算ユニット、を有するリコンフィギャラブル処理装置であって、
前記計算ユニットの前記入力マルチプレクサのための選択信号は補助の選択ユニットによって提供され、
各補助の選択ユニットは、構成メモリからの信号又は前記通信ネットワークからの信号のいずれかを、該構成メモリによって提供される補助の選択信号に応じて、自身の入力信号として選択すること、
を特徴とするリコンフィギャラブル処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリコンフィギャラブル処理装置に関する。
【背景技術】
【０００２】
リコンフィギャラブル・ロジック（ＲＬ）は、設計時には判明していない機能を実現するために使用される。このリコンフィギャラブル・ロジック・アーキテクチャを有効にすることで、様々な論理関数が、前記リコンフィギャラブル・ロジック・アーキテクチャ上にマップされ得るということが一般的とされる。これは、ユーザに柔軟性を提供するが、同時に、例えば、標準的なＡＳＩＣ実現のために要求されるであろうロジックと比較して、多大な領域オーバヘッドを導く。このために、（フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のような）伝統的なリコンフィギャラブル・ロジック装置の基本計算素子、いわゆるロジック・セルは、制限された量のロジック資源、例えばルックアップ・テーブルしか含まない。さらに、ロジック・セルの資源は、該資源が異なるアプリケーションの共通の要求を反映するように選択される。しかしながら、より粗粒度な又はより特殊な機能がマップされる場合、通常は、より多くのロジック・セルが要求されるか、又はそのような機能は全くマップされ得ないか、のいずれかである。
【０００３】
リコンフィギャラブル・ロジック装置は、マルチプレクサ、デマルチプレクサ、ゲート、その他のようなデータフロー制御素子、及びロジックゲート、アドレス及びルックアップ・テーブルのようなデータフロー操作素子を有する。後者は、様々な機能の実現を可能とし、異なる内容を有する該様々な機能をローディングすることによって、容易に再定義され得る。リコンフィギャラブル・ロジック装置は、更に、マルチプレクサ、デマルチプレクサ、スイッチその他のようなデータフロー制御素子の設定を記憶するための構成記憶ユニット（構成メモリ）を有する。この方法において、リコンフィギャラブル処理ユニットの異なる部分間の接続が迅速に再定義され得る。前記メモリセルのための制御信号は、アドレスデコーダの入力部に提供されるアドレスに応じて、該アドレス・デコーダによって生成される。
【０００４】
特に、異なるサイズの、及び異なるオペランド幅を有するマルチプレクサは、データパス・アプリケーションと同様に、ランダム・ロジックにおいても大量に使用される。それにもかかわらず、多数の伝統的なリコンフィギャラブル・ロジック・アーキテクチャにおいて、小さなマルチプレクサの実現支援のみが存在する。この制限は２つの理由を有する。
１．マルチプレクサの実現を阻害する特殊なタイプのロジック・セル
２．ロジック・セルが、ルーティング資源から要求された数の信号を得ることをできなくなる原因となる、制限された数のロジック・セル入力部
【０００５】
大型マルチプレクサが大量に使用される（例えば、ＤＳＰデータパス、暗号化、ネットワーキング）アプリケーションにとって、これは重要な制限である。これは、特に、多数ビット出力のＬＵＴ（ｍｏＬＵＴ）を用いるアーキテクチャの論点であるが、いかなる現行のＦＰＧ、細粒度及び粗粒度の両者、も、何らかの形で、この問題に直面する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
複数ビット出力のＬＵＴを使用するアーキテクチャにおいても、比較的大型のマルチプレクサの実現を可能とするリコンフィギャラブル処理装置を提供することが、本発明の目的である。
【課題を解決するための手段】
【０００７】
この目的を達成するために、前記リコンフィギャラブル処理装置が、請求項１によって規定される。
【０００８】
本発明によるリコンフィギャラブル処理装置において、該処理モジュールは、信号の数を減らす、すなわち、ｎ個の入力信号及びｓ１個の選択信号が、より少ないｋ個の出力信号の組となる。前記プリプロセッシング・モジュールとルックアップ・テーブルとの組合せは、該ルックアップテーブル単体と比較して、比較的多数の入力信号を処理することができる。
【０００９】
望ましくは、ルックアップ・テーブルは、請求項２の規定によって実現される。これは、前記デコーダが、前記テーブルを書くこと及び読むことの両者で使用され得る、という利点を有する。前記記憶ユニットは、また、一時的に、リコンフィギャラブル処理装置において計算されたデータを記憶するために使用される。
【００１０】
応用的な実施例が請求項３に記載される。この実施例において、前記プリプロセッシング・ユニットは、比較的少数のゲートを有することができる。
【００１１】
請求項４の実施例は、前記リコンフィギャラブル装置に追加の柔軟性を導入し、該装置は、当該装置が、マルチプレクサとして、又は一般的なルックアップ・テーブルとして、のいずれかの計算ユニットを構成することを可能とする。
【００１２】
請求項５は、より大型のマルチプレクサを実現する効率的な方法を提供する。
【００１３】
請求項６は、通信ネットワークにおいて有効な信号を選択するための入力マルチプレクサを有する計算ユニットを権利請求する。このために特に、リコンフィギャラブル処理装置の、異なるリコンフィギャラブル処理ユニットの相互の結合において高い柔軟性を可能とするために、大型入力マルチプレクサが重要である。前記入力マルチプレクサは、静的又は動的のいずれかで構成され得る。静的な場合、前記入力マルチプレクサによって成される前記選択は、構成メモリに記憶された値によって決定される。動的な場合、前記入力マルチプレクサによって成される前記選択は、実行時に、前記通信ネットワークにおいて有効である信号によって決定される。複数の入力ピンを有する計算ユニットの場合、該ピンの各々又は該ピンの一部のいずれかは、以上のような態様で、マルチプレクサに結合されるであろう。
【００１４】
本発明の、これらの及び他の観点は、図面に関連して、より詳細に説明される。
【発明を実施するための最良の形態】
【００１５】
図１は、１つ又はそれより多くのリコンフィギャラブル処理ユニット１を有するリコンフィギャラブル処理装置１００を示す。ユニット１は、水平バス９０Ｈ及び垂直バス９０Ｖを有する通信ネットワークを介して、互いに通信することができる。ユニット１は、アドレスバス及びデータバスを有する構成バスＣＢ、及びユニット１の機能を制御する構成メモリに構成データがロードされることを可能とするための制御信号、に接続される。図示の実施例において、リコンフィギャラブル処理装置１００は、第１の制御線、例えば６１ａ、及び第２の制御線、例えば７１ｂ、を、それぞれ活性化する、第１のグローバル・デコーダ６０及び第２のグローバル・デコーダ７０を有する。前記リコンフィギャラブル処理ユニット、ここでは前記制御線によって選択された１ａｂ、は、構成バスＣＢからのデータによって再構成される。他の実施例においては、リコンフィギャラブル処理装置１００は、ローカル・アドレス・デコーダを有するのみでも良い。一方、他の実施例では、前記リコンフィギャラブル処理装置はデコーダを全く有せず、例えば、実施例では、前記構成記憶ユニットはチェイン状に構成さる。その場合、構成は、逐次的に、チェイン内で、構成データをシフトすることによって行われる。
【００１６】
各種用途に応じて、前記通信ネットワーク上で有効な複数の信号から、リコンフィギャラブル処理ユニット１のための入力信号を選択することが必要である。図２は、マルチプレクサ１３が、前記通信ネットワークの水平バス９０Ｈにおいて有効な前記信号から、入力信号を選択する例を示す。
【００１７】
複数ビット出力ＬＵＴ（ｍｏＬＵＴ）を有するリコンフィギャラブル・ロジック・アーキテクチャは、削減された実施コストで多機能を提供することを示した。ｍｏＬＵＴを実施する最も一般的な方法は、伝統的なＳＲＡＭに似ており、これは、幾つかの（ＬＵＴ）メモリ行をアドレスするための１つのデコーダを使用することによる。４入力ＬＵＴは、ランダム・ロジック実施のために、最もエリア効率が良いことが分かった。この理由のために、４入力ＬＵＴは、特に、ｍｏＬＵＴベース装置の実現において使用される。前記ＬＵＴタイプは、ロジック・セル入力ピンの総数を決定する。４入力ｍｏＬＵＴを有する装置は、４つのピンを有するであろう。付加的な２：１マルチプレクサがＬＵＴ出力部に配置された場合、それは、最大では、５つのピンに帰着するであろう（図３を参照されたい）。これは、６入力（４プライマリ入力及び２選択入力）を要求する４：１マルチプレクサを実現することにさえ十分でない。典型的には、非常に小さなマルチプレクサのみが、そのような装置の中に実現されるであろう。
【００１８】
図４Ａ、４Ｂ、４Ｃは、マルチプレクサの、幾つかの従来技術における実施を示す。図４Ａは、第１のアプローチを示し、前記マルチプレクサは、専用回路によって実現される。そのようなアーキテクチャにおいて、前記マルチプレクサ機能は、ロジックゲートのための正しいオペランドの前記選択（例えば定数）によることと同様に、該ロジックゲートの固定された接続形態における結合をプログラミングすることによって実現される。
【００１９】
図４Ｂに示される第２のアプローチは、Ａｃｔｅｌによって設計されたような、マルチプレクサベースの装置を特徴とする。そのような装置において、論理関数は、前記マップ機能によって要求される方法で、マルチプレクサ入力部をプログラミングすることによって実現される。前記マルチプレクサベースのリコンフィギャラブル・ロジック装置は細粒度であり、２：１マルチプレクサの小さな組（通常３）を含む。最大では、４：１マルチプレクサは、そのような構造で実現され得る。
【００２０】
図４Ｃに示されるような実施の第３の型は、ルックアップ・テーブル（ＬＵＴ）の使用を想定し、例えばＡｔｍｅｌ及びＸｉｌｉｎｘからの、多くの現行のＦＰＧＡの典型である。
【００２１】
このアプローチによれば、ロジック・セル内のルックアップ・テーブルは、制限されたサイズ（典型的には４：１マルチプレクサ）の単一のマルチプレクサを実現し、より大きなマルチプレクサは、該ルックアップテーブルの出力部にある追加的な２：１マルチプレクサを使用することによって、創生される。
【００２２】
図５は、本発明によるリコンフィギャラブル処理装置の実施例における計算ユニットを示す。計算ユニット１０は、ｎ＝４個の入力信号ｘ０、ｘ１、ｘ２、ｘ３及びｓ１＝１個の選択信号、信号ｃ１を受け取り、かつｋ＝４個の出力信号ｙ０、ｙ１、ｙ２、ｙ３を提供するためのプリプロッセッシング・モジュール１１を有する。ここで、ｋ＜ｎ+ｓ１である。それは、更に、プリプロセッシング・モジュールの前記ｋ個の出力信号によってアドレスされるｍ＝２個の出力ルックアップ・テーブル１２、１３ａ，１３ｂ、及びｓ２＝１個の更なる選択信号の制御下で該ルックアップテーブル１２、１３ａ，１３ｂのｍ＝２個の出力信号の１つを出力信号Ｆとして選択するための出力マルチプレクサ１４を有する。
【００２３】
ここで提示される方法の背後にある基本的な考え方は、マルチプレクサ機能が、少量の追加ロジックで高品質化された複数ビット出力ＬＵＴにマッピングされ得るような、該マルチプレクサ機能の分解に基づく。例として、４入力及び２出力を有する複数ビット出力ＬＵＴ（４／２−ＬＵＴ）上での、４：１マルチプレクサの実現のために、このことが示される。
【００２４】
４：１マルチプレクサは、以下の等式によって示されるような、６つの変数:マルチプレクサの入力信号であるｘ０、ｘ１、ｘ２、ｘ３、及び制御（選択）信号であるｃ０、ｃ１、の、論理関数Ｆによって示され得る。
【数１】
2005521288.tif 000003
この等式は、更に、
【数２】
2005521288.tif 000004
ここで、
【数３ａ】
2005521288.tif 000005
【数３ｂ】
2005521288.tif 000006
という形に変更され得る。等式２は、入力信号Ａ，Ｂ及び制御信号であるｃ０を有する２：１マルチプレクサを示す。このマルチプレクサは、４／２−ＬＵＴの前記出力部に存在する２：１マルチプレクサにマッピングされ得る。そのようなマッピングは、関数Ａ及びＢの両者が前記ｍｏＬＵＴの前記メモリ（メモリ行）にコード化され得る場合にのみ、可能である。関数Ａ及びＢは、前記与えられた４／２−ＬＵＴが４つの入力しか有しないのに、合計で５つの異なる論理変数を要求する。しかしながら、Ａ及びＢ関数の部分積の全ては、同一の論理変数ｃ１を共有する。これらの部分積
【数３ｃ】
2005521288.tif 000007
が、前記ＬＵＴの外部で生成されると仮定される場合、該部分積の結果ｙ０、ｙ１、ｙ２、ｙ３は、このＬＵＴの入力信号として取り扱われ得る。４／２−ＬＵＴは、等数４の関数Ａ及びＢを実現する。
（４ａ）      Ａ＝ｙ０＋ｙ２
（４ｂ）      Ｂ＝ｙ１＋ｙ３
【００２５】
標準４／２−ＬＵＴ実現に関して要求される唯一の変更が、比較的小さなプリプロセッシング・ユニット１１である。
【００２６】
上述された原理は、４：２マルチプレクサの実現に制限されない。同様に、入力信号ｘ０、．．．ｘｋから出力信号を選択するための、いかなる選択関数Ｆ：
【数５】
2005521288.tif 000008
も、式６の形式に書き換えられるであろう。
【数６】
2005521288.tif 000009
ここで、Ａは変数ｘ０，ｘ２，．．．ｘ２ｉ及びｃ１，．．．．ｃＬの関数であり、Ｂは、変数ｘ１，ｘ３，．．．ｘ２ｉ＋１及びｃ１，．．．ｃＬの関数である。前記関数Ａはまた、変数ｙ０，ｙ２，ｙ２ｉの論理和として書き換えられることができ、ここでｙｉは前記変数ｘｉ及び前記選択変数ｃ１，．．．ｃＬにのみ依存する関数である。
【００２７】
同様に、前記関数Ｂは変数ｙ１，ｙ３，ｙ２ｉ＋１の論理和として書き換えられることができ、ここでｙｉは前記変数ｘｉ及び前記選択変数ｃ１，．．．ｃＬにのみ依存する関数である。一方、結果の関数Ｆはｙｉの値及び残りの選択変数ｃ１，．．．ｃＬから計算されるが、前記関数ｙｉはプリプロセッシング・ユニットで計算され得る。
【００２８】
前記値ｙｉを生成するためのプリプロセッシング・ユニットは、入力信号ｘｉの前記数ｎが出力信号ｙｉの前記数ｋと等しく、該プリプロセッシングユニットが第１の選択信号ｃ１を受け取るための第１の入力部だけでなく、更なる選択信号ｃ２，．．．ｃＬを受け取るための更なる入力部を有すること、を特徴とする。前記プリプロセッシング・ユニットは、各前記入力信号ｘｉに応じて、出力信号ｙｉを生成する。前記出力信号ｙｉの半分のための前記値ｙｉは、対応する入力信号ｘｉと前記第１の選択信号ｃ１との論理積関数となり、前記出力信号ｙｉの他の半分のための前記値は、対応する入力信号ｘｉと前記第１の選択信号ｃ１の反転値との論理積関数となる。
【００２９】
例として、図６は、本発明の応用的な実施例におけるプリプロセッシング・ユニット１１を示す。前記プリプロセッシング・ユニットは、値ｙ０，．．．ｙ３を計算する４つの論理積ゲート１１ａ，１１ｂ，１１ｃ，１１ｄ、及びインバータ１１ｅを有する。前記値ｙ０及びｙ１は、それらに対応する入力信号ｘ０，ｘ１、及び前記第１の選択信号ｃ１の反転値の論理積関数によって得られる。前記値ｙ２及びｙ３は、それらに対応する入力信号ｘ２，ｘ３、及び前記第１の選択信号ｃ１自身の論理積関数によって得られる。
【００３０】
望ましくは、前記プリプロセッシング・モジュールは、更なる動作モードを選択するためのモード選択入力信号を有し、該更なる動作モードにおいて、前記出力信号ｙｉは、それらに対応する入力信号ｘｉと同一となる。たった４つの入力信号の論理関数が、変更された４／２−ＬＵＴにおいて実現されるべき場合、入力処理ブロックは、図７Ａをバイパスされるか、又はプライマリ論理入力信号がいかなる変更もなしに渡されるという態様で図７Ａが使用され得るか、のいずれかである。図７Ａにおいて、引用符（’）を有する参照符号によって示されている部分は、図６において、同一の参照符号を有している部分に対応する。図７Ｂにおいて、二重引用符（”）を有する参照符号によって示されている部分は、図７Ａにおいて、同一の参照符号を有している部分に対応する。
【００３１】
図７Ａにおいて示される実施例において、ＡＮＤゲート１１ａ’，．．．１１ｄ’の各々は、それぞれ、補助マルチプレクサ１５ａ’，．．．１５ｄ’を介して、出力部に結合される。前記マルチプレクサは、プリプロセッシング・ユニット１１’の制御入力１７’を介して、構成メモリ３０’の出力部に結合される。
【００３２】
図７Ｂの実施例において、インバータ１１ｅ”の信号は、更なる動作モードにおいてバイパスされる。そのために、前記補助マルチプレクサ１６ａ”及び１６ｃ”は、構成メモリ３０”に接続される制御入力部１７”に結合される。更なる動作モードにおいて、前記補助マルチプレクサは、出力信号として論理値１を選択する。この結果は、前記出力信号ｙｉの各々が、ｘｉと等しいということである。追加的な利点は、補助マルチプレクサ１６ａ”及び１６ｃ”は、信号ｙ０，．．．ｙ３を遅延させない、ということである。
【００３３】
図８は、請求項１に記載の発明によるリコンフィギャラブル処理装置の更なる実施例を示す。前記処理装置は、第１の計算ユニット１０ａ及び第２の計算ユニット１０ｂを有する拡張された計算ユニットを有する。計算ユニット１０ａ，１０ｂの各々は、プリプロセッシング・モジュール、ｍ出力ルックアップ・テーブル、及び出力マルチプレクサ、を有する。図示の実施例において計算ユニット１０ａ，１０ｂは、図５において示されたものと同一である。図８で示された前記拡張された計算ユニットは、更なる選択信号ｃ２に応じて、該計算ユニットの出力Ｆとして、第１のユニット１０ａ又は第２のユニット１０ｂのいずれかの出力信号を選択するための、更なるマルチプレクサ１８を、更に有する。
【００３４】
図９はリコンフィギャラブル処理装置を示し、計算ユニット１０はリコンフィギャラブル・ロジックユニット１のための入力マルチプレクサとして構成される。計算ユニット１０は、リコンフィギャラブル・ロジックユニット１のための入力信号を、通信ネットワーク９０Ｈ，９０Ｖにおいて有効である信号から選択する。図９の実施例において、リコンフィギャラブル・ロジックユニット１は、たった一つの入力部しか有していないけれども、該ロジックユニットが複数の入力部を有しても構わない。これらの入力部の各々又は一部は、入力マルチプレクサとして構成される計算ユニット１０と結合されても良い。
【００３５】
図９に示される実施例において、計算ユニット１０のための選択信号は、補助計算ユニット２０，２１，２２によって提供される。各補助計算ユニット２０，２１，２２は、それぞれ構成メモリＭ２，Ｍ３及びＭ４からの信号を、又は通信ネットワーク９０Ｖからの信号を、自身の入力信号として選択する。この選択は、構成メモリＭ１によって提供される補助選択信号に応じて生じる。
【００３６】
本発明の保護の範囲は、ここに示された実施例に限定されるものではない、ということに留意されたい。請求項における参照符号によっても、本発明の保護の範囲は制限されない。「有する」なる語は、請求項において言及されている要素以外の要素を排除するものではない。複数として表現されていない要素は、複数のそれらの要素を排除するものではない。本発明の手段部分は、専用ハードウェアの形態、又はプログラムされた汎用プロッセッサの形態、の両者で実現され得る。本発明は、新たな機構又は機構の組合せに属する。
【図面の簡単な説明】
【００３７】
【図１】図１は、リコンフィギャラブル処理装置を概略的に示す。
【図２】図２は、リコンフィギャラブル処理ユニットと通信ネットワークとの間の結合を、より詳細に示す。
【図３】図３は、リコンフィギャラブル処理装置において使用される従来の素子を示す。
【図４Ａ】図４Ａは、従来技術のリコンフィギャラブル装置において、マルチプレクサを実現するための従来のアプローチのうちの１つを示す。
【図４Ｂ】図４Ｂは、従来技術のリコンフィギャラブル装置において、マルチプレクサを実現するための従来のアプローチのうちの他の１つを示す。
【図４Ｃ】図４Ｃは、従来技術のリコンフィギャラブル装置において、マルチプレクサを実現するための従来のアプローチのうちの更なる１つを示す。
【図５】図５は、本発明による実施例を示す。
【図６】図６は、プリプロセッシング装置の実現を示す。
【図７Ａ】図７Ａは、プリプロセッシング装置のための代表的な実施例のうちの１つを示す。
【図７Ｂ】図７Ｂは、プリプロセッシング装置のための代表的な実施例のうちの他の１つを示す。
【図８】図８は、本発明の更なる実施例を示す。
【図９】図９は、静的又は動的に構成される入力マルチプレクサを有する計算ユニットを示す。
【図１】
2005521288.tif 000010
【図２】
2005521288.tif 000011
【図３】
2005521288.tif 000012
【図４Ａ】
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【図４Ｂ】
2005521288.tif 000014
【図４Ｃ】
2005521288.tif 000015
【図５】
2005521288.tif 000016
【図６】
2005521288.tif 000017
【図７Ａ】
2005521288.tif 000018
【図７Ｂ】
2005521288.tif 000019
【図８】
2005521288.tif 000020
【図９】
2005521288.tif 000021
【国際調査報告】
2005521288.tif 000022
2005521288.tif 000023
2005521288.tif 000024
2005521288.tif 000025
2005521288.tif 000026