(57)【要約】【課題】チャネル・ドーピングに重大な影響を及ぼすことなく、またはプロセスの複雑さを非常に増加させることなく、電界効果トランジスタの頑丈さを改良すること。【解決手段】電界効果トランジスタは、絶縁層4の上に形成されている、ソース領域12と本体領域10とドレイン領域8とを有する。p＋注入領域40は、ソース12下に注入されており、ソースマスクの開口部を介しての注入によってソース12の横に位置合わせされている。これにより、トランジスタの頑丈さは、チャネル領域19のドーピングに影響を及ぼすことなく、改良することができる。【選択図】図２
2005507563.tif 000002
【特許請求の範囲】
【請求項１】
本体領域および絶縁層の横に隣接するドレイン半導体領域を設けるステップと、
前記本体領域の一部を覆う開口部を有するソース領域マスクを規定するステップと、
前記本体領域よりも高ドープで前記本体領域の伝導型と同じ伝導型の流入領域を前記開口部を介して注入するステップと、
前記注入領域と横方向で位置合わせされる前記本体領域の表面で前記本体領域の伝導型と反対の伝導型のソース領域を前記開口部を介して注入するステップと、
前記ソース領域および前記注入領域を活性化するステップと、
を含む電界効果トランジスタの製造方法。
【請求項２】
前記注入領域を注入するステップは、前記絶縁層から前記本体領域の上方へ前記注入領域を注入するステップを含む請求項1に記載の電界効果トランジスタの製造方法。
【請求項３】
前記注入領域を注入するステップは、様々な注入エネルギーとそれらに対応する注入深さで注入するステップを含む上記請求項のいずれかに記載の電界効果トランジスタの製造方法。
【請求項４】
前記注入領域を注入するステップは、高注入エネルギーで始まって、かつ、前記注入エネルギーを減少させることを含む請求項3に記載の電界効果トランジスタの製造方法。
【請求項５】
前記活性化ステップは、前記注入領域および前記ソース領域を注入するステップの後に行なわれる上記請求項のいずれかに記載の電界効果トランジスタの製造方法。
【請求項６】
前記活性化ステップが、前記注入領域に最小の拡散しか生じさせない上記請求項のいずれかに記載の電界効果トランジスタの製造方法。
【請求項７】
さらに、それぞれが、前記ソース領域および前記本体領域に接続されているソース金属被膜と、前記ゲートに接続されているゲート金属被膜と、前記ドレイン領域に接続されているドレイン金属被膜とを設けるステップを含む上記請求項のいずれかに記載の電界効果トランジスタの製造方法。
【請求項８】
絶縁層と、
ドレイン半導体領域の横に本体半導体領域を含む前記絶縁層を覆う活性半導体層と、
前記本体領域の表面に注入される前記本体領域の伝導型と反対の伝導型のソース領域と、
前記ソース領域に実質的に横方向で位置合わせされ、かつ前記ソース領域より下に垂直方向に延在する、前記本体領域の伝導型と同じ伝導型の高ドーピング濃度でドープされた注入領域と、
を含む電界効果トランジスタ。
【請求項９】
前記注入領域は、前記絶縁層から前記ソース領域まで延在する請求項8に記載の横型電界効果トランジスタ。
【請求項１０】
前記注入領域のドーピング濃度は、垂直方向で実質的に均一である請求項8または9に記載の横型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層上に形成されるトランジスタ、とりわけ絶縁体上のシリコン（silicon oninsulator：以下「SOI」と称する）トランジスタ、および、その製造方法、特に、頑丈さ(ruggedness)を改良する製造方法に関する。
【背景技術】
【０００２】
図1には、SOI設計例が示されている。埋め込み酸化物層4は、基板2上に形成され、活性半導体層6は、埋め込み酸化物層4上に形成されている。n型ドレイン領域8、p型本体領域10、およびソース領域12は、活性半導体層6に規定されている。ドレイン領域8は、相対的に軽度にドープされたドリフト領域14と、相対的に重度にドープされた接触領域16とに分けられる。ポリシリコンゲート18は、ゲート絶縁体20によって、活性半導体層6から分離される活性層6より上に設けられている。ソース金属被覆22は、ソース領域12に接触し、かつ、ドレイン金属被覆24は、ドレイン領域8に接触している。
【０００３】
電界効果トランジスタ（FET）の問題は、ソース領域12、本体領域10、およびドレイン領域8から形成される、寄生バイポーラ・トランジスタの存在である。図1を参照する。ソース領域12、本体領域10、およびドレイン領域8は、寄生トランジスタのエミッタ、ベース、およびコレクタを形成する。ソース領域12と本体領域10とを、共に、たとえば、図示するように双方をソース金属被覆22に接続することにより、短絡させることによって、寄生トランジスタのエミッタとベースとを共に短絡させる。これにより、寄生バイポーラ・トランジスタの発生が抑えられる。
【０００４】
しかしながら、大電流が流れる場合、充分な電流が、本体領域10から、ソース領域12を通過して、金属被膜22まで流れ、これにより、ソース領域12の下の角26、28の間のソース領域12の下の本体領域10内に電圧降下が発生することがある。この電圧が十分に高い場合には、この電圧により、寄生トランジスタには、順方向バイアスが加えられることになってしまう。
【０００５】
誘導ターンオフがクランプされていない状態、または高電圧が変化する状態では、大電流が発生する場合がある。これらの状態において寄生バイポーラ・トランジスタをターンオンさせないことの抵抗は、「頑丈さ」として既知である。
【０００６】
たとえ故障に到らなくても、その後の各事象において寄生バイポーラ・トランジスタをトリガさせるために必要な電圧は、温度が高くなると、低下し、これにより、寄生トランジスタがより急速にターンオンすることになる。ホットスポットが、各事象ごとに、ますます熱くなっていくので、多数の事象の後には、デバイスが故障してしまう場合がある。
【０００７】
p型注入領域30を、ソース領域12に隣接させて本体領域10の上部に設けてもよい。これは低抵抗のパスを提供し、これにより、大電流状態における角26、28間の電圧低下を減少させ、かつ、寄生トランジスタがターンオンする傾向を減少させることが可能となる。
【０００８】
このFETの代替例として、全てのp型本体領域およびn型ソース領域が、単一のマスク・ホールにより堆積されている、インターナショナル・レクティファイヤー・コーポレーション（InternationalRectifier Corporation）によるFETが、特許文献１に記載されている。
【０００９】
残念なことに、この従来の設計では、p型注入が、ゲート領域18の直下の本体領域10のドーピングに影響を及ぼしてしまう。したがって、適切なチャネル・ドーピングを行なうことは、非常に困難である。特許文献１は、「充分な量のP＋ドーピングが、チャネル領域の表面に到達し、閾値電圧を実質的に変更させてしまうことを、拡散パラメータを正確に選択することにより、防止する」ことを述べているが、どのようにして拡散パラメータを選択するかという点については、詳細な教示を提供しているようには思えない。実際に、一回の注入および拡散によって、チャネルに沿ったドーピング濃度が極めて不均一になることがないように、高ドープされたp＋領域と低ドープされたp領域とを設けることが、どのようにすれば可能になるかということを、着想することは困難である。プロセスが変化すると、閾値電圧も変化してしまうので、どのようにすればこれらの変化を補償することができるかということを、着想することは、困難である。
【００１０】
したがって、チャネル・ドーピングに大きな影響を及ぼすことなく、またはプロセスの複雑さを大きく増加させることなく、電界効果トランジスタの頑丈さを改良することは、有益であろう。
【００１１】
【特許文献１】
国際公開第96/07200号パンフレット
【発明の開示】
【課題を解決するための手段】
【００１２】
本発明によると、本体領域および絶縁層の横に隣接するドレイン半導体領域を設けるステップと、前記本体領域の一部を覆う開口部を有するソース領域マスクを規定するステップと、前記本体領域よりも高ドープで前記本体領域の伝導型と同じ伝導型の流入領域を前記開口部を介して注入するステップと、前記注入領域と横方向で位置合わせされる前記本体領域の表面で前記本体領域の伝導型と反対の伝導型のソース領域を前記開口部を介して注入するステップと、前記ソース領域および前記注入領域を活性化するステップと、を含む電界効果トランジスタの製造方法が提供される。
【００１３】
さらに、本発明は、絶縁層と、ドレイン半導体領域の横に本体半導体領域を含む前記絶縁層を覆う活性半導体層と、前記本体領域の表面に注入される前記本体領域の伝導型と反対の伝導型のソース領域と、前記ソース領域に実質的に横方向で位置合わせされ、かつ前記ソース領域より下に垂直方向に延在する、前記本体領域の伝導型と同じ伝導型の高ドーピング濃度でドープされた注入領域と、を含む電界効果トランジスタに関する。
【００１４】
ソース領域の下の注入領域が、高ドープされているので、本体領域のソース領域の下を流れるいかなる横電流により発生する電圧低下も、減少する。したがって、ソース領域と本体領域との間のpn接合は、順方向に大きくバイアスされる確率が低くなる。これにより、トランジスタの頑丈さが改良される。
【００１５】
本発明者は、第1のステップにおいて、チャネルを含む本体領域のバルクを規定し、かつ、第2のステップにおいて、ソースマスクを用いて注入領域を規定することによって、必要以上の数のマスクとそれに対応する位置合わせとを必要とすることなく、優れた頑丈さの保護を得ることができることを認識した。
【００１６】
このプロセスは、図1に図示される従来のp型注入処理法に比較して、大きな効果がある。たとえば、チャネル領域のドーピングを乱すことなく、従って、閾値電圧を低下させることなく、ソース領域に隣接する高p型ドープされた注入領域を得ることが可能である。同一ステップ内において、高ドープされたp型領域を、正確な位置に設ける必要なしに、バルク本体領域のドーピングを選択することによって、チャネル・ドーピングを、従来のデバイスのように、選択することができる。
【００１７】
注入領域は、ソース金属被覆を形成するマスクと同じマスクを用いて注入することができる。これにより、別個のマスク・ステップを行う必要が無くなる。
【００１８】
注入領域を、ヒートアップし、かつ、活性化することが可能である。
【００１９】
さらに、本発明の処理法を用いることにより、絶縁層からソース領域まで延在する注入領域を、設けることも可能になる。これは、ソース領域の下のブレイクダウン電流（大部分は、SOIデバイスにおける横電流）の全てが、高ドーピング密度領域、従って、低抵抗の注入領域を通過することを、意味する。これによって、寄生バイポーラ・トランジスタをターンオンする可能性がある大電圧を生成する機会が、減少する。図1の従来技術を参照すると、ブレイクダウンが、注入領域30の角32で生じる可能性がある。注入領域を絶縁層からソース領域まで全面的に延在させることによって、注入領域内のこのような角32は、回避される。
【００２０】
ソース領域および注入領域は、形成後に、共に活性化させることが好ましい。このことにより、p注入領域を活性化させるための別個の活性化ステップが、不必要になり、さらに、プロセスのサーマルバジェット(thermal budget)を増加すること、すなわち、余分の加熱ステップを加えることが、不必要になる。
【００２１】
このように、この活性化ステップによって、p注入が大きく拡散してしまわないことが好ましい。しかしながら、代替実施例では、この活性化ステップを、注入領域の端を、さらにおそらくソース領域の端も丸めるために有益となり得る拡散ステップとしてもよい。
【発明を実施するための最良の形態】
【００２２】
本発明のより良い理解のために、および単なる一例として、以下に、本発明の詳細な実施例を、添付の図面を参照して説明する。
【００２３】
同様のまたは対応する素子には、異なる図において、同様の参照番号が付されている。各図は、線図的であり、かつ正しい比例関係にはない。
【００２４】
図2を参照する。埋め込み酸化物層4は、基板2に設けられ、かつ、活性層6は、埋め込み酸化物層4を覆って、横方向に延在する。活性層6は、本体領域10の上側表面に、ドレイン領域8、本体領域10、およびソース領域12を含む。ドレイン領域8およびソース領域12は、ドープされたn型領域およびn型本体領域である。ドレイン領域8は、ドリフト領域14と、高ドーピング濃度のドレイン接触領域16とに分割されている。
【００２５】
ポリシリコンゲート18は、本体領域10と、ゲート絶縁体20によって本体領域10から分離されたドレイン領域8の一部とを、覆って延在する。ソース電極22、ドレイン電極24、およびゲート電極25は、ソース領域12、ドレイン接触領域16、およびポリシリコンゲート18に接触している。ソース電極22は、本体領域10にも接触している。これにより、n型ソース領域12、p型本体領域10、およびn型ドレイン領域8によって形成される寄生バイポーラ・トランジスタの影響が、減少する。
【００２６】
チャネル領域19は、ポリシリコンゲート18の下の本体領域10の一部である。
【００２７】
高ドープされたp＋注入領域40は、ソース12と横方向で位置合わせされて設けられていて、かつ、ソース領域12と埋め込み酸化物層4との間に延在している。
【００２８】
使用される場合には、p＋注入領域40は、ドレイン領域8からソース電極22までの横電流によって、ソース領域12の外側の角26の短絡状態を保持する。換言すれば、p＋注入領域40は、高ドープされていて、したがって、低抵抗であるので、ソース領域12の下を流れる横電流は、ソース領域12の下を流れる際に、大きな電圧低下を発生させない。これにより、寄生バイポーラ・キャパシタがターンオンすることが実質的に防止され、かつ、デバイスの頑丈さが増強される。
【００２９】
つぎに、トランジスタを製造するための製造プロセスについて、図3〜図5を参照して説明する。まず、埋め込み酸化物層4を、基板2上に形成し、かつ、n型活性層6を、埋め込み酸化物層4上に形成する。
【００３０】
ゲート絶縁体20を、全表面を覆って成長させ、つづいて、ポリシリコンゲート18を成長させる。
【００３１】
その後、これらは、パターン化される。その後、本体領域10を、p型注入によって形成し、かつ、図3の構造に到達するためにそれを拡散させる。このステップでは、ポリシリコンゲート18をマスクとして用いることが、必須ではないが、可能である。これらのステップは、従来技術であるので、更なる説明はしない。
【００３２】
その後、たとえば、フォトレジストのマスク42を形成する。これは、ソース領域12を規定する開口部43を規定するためにパターン化される。つぎに、図4に示されるように、イオン注入機44を用いて、一連のp型部分領域46を開口部43を介して注入する。埋め込み酸化物層4から始まって、異なった深さで一連のp型部分領域46を注入し、各p型部分領域46が、埋め込み酸化物層4から上方向に延在するp＋注入領域40を、共同して、規定するように、注入エネルギーは、変化させる。
【００３３】
次いで、n型ソース領域12と各p型部分領域46とが、横方向で位置合わせされるように、p型部分領域46を規定するために用いられる開口部と同じ開口部43を介して、n型ソース領域12が、本体領域10の表面に注入される。この注入は、ソース領域12が、本体領域10の表面に設けられるように、低い注入エネルギーで行われる。
【００３４】
その後、p型注入領域40およびソース領域12を、実質的に拡散することなく活性化する。この活性化は、大量の拡散を発生させずに、p型注入領域40およびソース領域12を活性化させる温度まで、デバイスを加熱することによって行っても良い。一回のステップで、双方の領域40、12の活性化を実行することによって、プロセス・ステップの数を、少ないままとすることが出来、かつ、p＋注入領域40を加えることにより、製造プロセスのサーマルバジェットが、増加することもない。図5に示されるように、活性化されたp＋注入領域40は、ソース領域12から埋め込み酸化物層4まで延在する。
【００３５】
次いで、マスク42を除去し、かつ、図2に示されるデバイスに到達するために、従来技術の方法で、半導体デバイスの上部層を形成することによって、デバイスを完成させる。
【００３６】
この製造プロセスは、相対的に簡単で、かつ、p＋注入領域40に対して、ソース領域12を形成するマスクと同じマスクを用いる。これは、マスクの必要枚数を減少させ、かつ位置合わせを可能にする。
【００３７】
この方法は、p型本体領域10のチャネル領域19のドーピングに影響を及ぼすことなく、かつ、デバイスの閾値電圧に有害な影響を及ぼすことなく、トランジスタにより頑丈さを与える、p＋注入領域40の設けることを可能にする。
【００３８】
代替実施例では、p＋注入領域40を、埋め込み酸化物層4まで延在することなく、ソース領域12の下に設けるようにしてもよい。注入ステップは、埋め込み酸化物層4とp＋注入領域40と間のギャップを制御するために制御してもよい。
【００３９】
これらの例は、各種の領域に対して、特定のドーピングの型を用いているが、必要に応じてこれらを変更させてもよいことは、当業者には理解されるであろう。たとえば、p型として説明された領域は、n型にドープしてもよいし、それの逆でもよい。また、これに代えて、ドーピングの型のいくつかのみを変更させてもよい。
【００４０】
基板2は、適切ないかなる種類ものでもよく、たとえば、SOI構造の場合におけるような絶縁体、半絶縁体、または伝導するようにドープされているものでもよい。
【００４１】
ソース領域12およびドレイン領域8に接続されている金属被膜 22、24は、当業者によって理解されるように、金属、ケイ素化合物のような、任意の使用可能な材料により形成してもよい。当業者は、ポリシリコンゲート18およびゲート絶縁体20の材料に対する代替物質についても認識するであろう。
【００４２】
本開示を読めば、当業者にとって、他の変更および修正が明らかであろう。このような変更および修正には、この技術分野において、すでに周知であり、かつ本明細書においてすでに説明した特徴の代わりに、またはそれらの特徴に加えて使用することができる、同等でかつその他の特徴も含まれる。本出願においては、形状の特定の組み合わせに対し請求項が規定されているが、本発明の開示の範囲には、いずれかの請求項に現時点で記載されているものと同じ発明に関するか否かに関わらず、かつ本発明が解決するものと同じ技術的課題の一部またはすべてを解決するか否かに関わらず、本文書に明示的または暗示的に開示されている新規の形状または形状の新規の組み合わせ、またはその一般化も含まれることを理解されたい。本出願人は、本出願、または本出願から派生するさらなる出願の審査中に、そのような特徴および／またはそのような特徴の組み合わせについて新しい請求項が規定される可能性があることをここに予告する。
【図面の簡単な説明】
【００４３】
【図１】従来の電界効果トランジスタを示す。
【図２】本発明の実施例による電界効果トランジスタを示す。
【図３】図2の電界効果トランジスタを製造するためのプロセス・ステップを図示する。
【図４】図2の電界効果トランジスタを製造するためのプロセス・ステップを図示する。
【図５】図2の電界効果トランジスタを製造するためのプロセス・ステップを図示する。
【符号の説明】
【００４４】
2  基板
4  埋め込み酸化物層
6  活性層
8  ドレイン領域
10  本体領域
12  ソース領域
14  ドリフト領域
16  ドレイン接触領域
18  ポリシリコンゲート
19  チャネル領域
20  ゲート絶縁体
22  ソース電極
24  ドレイン電極
25  ゲート電極
26、28  角
30  p型注入領域
32  角
40  p＋注入領域
42  マスク
43  開口部
44  イオン注入機
46  p型部分領域
【図１】
2005507563.tif 000003
【図２】
2005507563.tif 000004
【図３】
2005507563.tif 000005
【図４】
2005507563.tif 000006
【図５】
2005507563.tif 000007
【国際公開パンフレット】
2005507563.tif 000008
2005507563.tif 000009
2005507563.tif 000010
2005507563.tif 000011
2005507563.tif 000012
2005507563.tif 000013
2005507563.tif 000014
2005507563.tif 000015
2005507563.tif 000016
2005507563.tif 000017
2005507563.tif 000018
2005507563.tif 000019
2005507563.tif 000020
2005507563.tif 000021
【国際公開パンフレット（コレクトバージョン）】
2005507563.tif 000022
2005507563.tif 000023
【国際調査報告】
2005507563.tif 000024
2005507563.tif 000025
2005507563.tif 000026