(57)【要約】本発明は、ＳＯＩ電解効果トランジスタを製造するための方法および対応するＳＯＩ電界効果トランジスタに関する。ＳＯＩ電界効果トランジスタを、規定されたトランジスタ特性をもって生成するための方法は、ゲート絶縁層およびゲート領域を含む層の層状に制限されたシーケンスを基板上に形成することによって特徴付けられる。厚さが規定されたスペーサ層は、層の層状の限定されたシーケンスの側壁の少なくとも部分において形成される。規定されたドーパント濃度プロファイルを有する２つのソース／ドレイン領域は、スペーサー層に対して連続的である基板の２つの表面領域においてドーパントを導入することによって生産される。
2005529479.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む、所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタの製造方法。
・ゲート絶縁層とゲート領域とを有する縦区分層シーケンスを基板上に形成し、
・所定の厚さを有するスペーサ層を少なくとも縦区分層シーケンスの側壁の一部に形成し、
・基板の２つの表面領域にドーパントを導入することにより、所定のドーパント濃度断面を有する２つのソース／ドレイン領域を形成し、これらの領域はスペーサ層に隣接し、層シーケンスとスペーサ層とは、２つのソース／ドレイン領域の間の基板の表面領域にドーパントを導入しないようにする遮へい構造を形成するように設けられ、
・スペーサ層の厚さを設定し、かつ、ドーパント濃度断面を設定することにより設定されたＳＯＩ電界効果トランジスタのトランジスタ特性。
【請求項２】
以下を所定のトランジスタ特性として設定する請求項１に記載の方法。
・２つのソース／ドレイン領域の間のチャネル領域の長さ、
・閾値電圧、
・漏れ電流特性、
・最大電流および／または
・トランジスタ特性曲線。
【請求項３】
以下を用いてスペーサ層を形成することにより、スペーサ層の厚さを設定する請求項１または２に記載の方法。
・化学気相成長方法または
・原子層成膜方法。
【請求項４】
以下を用いて２つのソース／ドレイン領域を形成する請求項１〜３のいずれか１つに記載の方法。
・イオン打ち込み方法または
・拡散方法、
種類、濃度および／またはドーパント原子の拡散特性を選択することにより、ドーパント濃度断面が設定される。
【請求項５】
アンドープ基板を用いる、
請求項１〜４のいずれか１つに記載の方法。
【請求項６】
以下を選択することにより、ＳＯＩ電界効果トランジスタのトランジスタ特性を設定する請求項１〜４のいずれか１つに記載の方法。
・ゲート領域の材料、
・基板のドーパント濃度および／または
・基板のドーパント断面。
【請求項７】
以下を用いて基板のドーパント断面を設定する請求項６に記載の方法。
・ポケットドープおよび／または
・レトログレードウェル。
【請求項８】
ＳＯＩ電界効果トランジスタの製造方法により、基板の上および／または内部に第二のＳＯＩ電界効果トランジスタを形成し、第二のＳＯＩ電界効果トランジスタのトランジスタ特性は、ＳＯＩ電界効果トランジスタのトランジスタ特性と異なるように設定される、
請求項１〜７のいずれか１つに記載の方法。
【請求項９】
ＳＯＩ電界効果トランジスタの異なるトランジスタ特性は、第二のＳＯＩ電界効果トランジスタの異なるトランジスタ特性と、スペーサ層の厚さが全く異なる、
請求項８に記載の方法。
【請求項１０】
ＳＯＩ電界効果トランジスタの製造方法により、基板のおよび／または内部に第三のＳＯＩ電界効果トランジスタを形成し、第三のＳＯＩ電界効果トランジスタのトランジスタ特性はＳＯＩ電界効果トランジスタのトランジスタ特性と同様に設定し、ＳＯＩ電界効果トランジスタと第三のＳＯＩ電界効果トランジスタの電導型は互いに相補する、
請求項１〜９のいずれか１つに記載の方法。
【請求項１１】
ＳＯＩ電界効果トランジスタのゲート領域および第二のＳＯＩ電界効果トランジスタのゲート領域、またはＳＯＩ電界効果トランジスタのゲート領域、第二のＳＯＩ電界効果トランジスタのゲート領域および第三のＳＯＩ電界効果トランジスタのゲート領域を同じ材料で形成する、
請求項８〜１０のいずれか１つに記載の方法。
【請求項１２】
ゲート領域の材料が、高ｐドープポリシリコンおよび高ｎドープポリシリコンの仕事関数の値の算術平均と本質的に同じ仕事関数の値を有する、
請求項１１に記載の方法。
【請求項１３】
ゲート領域の材料が以下のものである請求項１１または１２に記載の方法。
・ゲルマニウム、
・タングステン、
・タンタルおよび／または
・窒化チタン。
【請求項１４】
ゲート領域の材料は、仕事関数が４．４５電子ボルト〜４．９５電子ボルトである、
請求項１２または１３に記載の方法。
【請求項１５】
２つのＳＯＩ電界効果トランジスタのうちの１つが低い漏れ電流を、他方が低い閾値電圧を持つように最適化して、ＳＯＩ電界効果トランジスタのトランジスタ特性と第二のＳＯＩ電界効果トランジスタのトランジスタ特性とを設定する、
請求項８〜１４のいずれか１つに記載の方法。
【請求項１６】
少なくとも１つのＳＯＩ電界効果トランジスタを以下のトランジスタとして形成する請求項１〜１５のいずれか１つに記載の方法。
・縦型トランジスタ
・少なくとも２つのゲート端子を有するトランジスタ、
または
・フィンＦＥＴ。
【請求項１７】
以下を含む、請求項８〜１６のいずれか１つに記載の方法。
・ＳＯＩ電界効果トランジスタのソース／ドレイン領域を形成する間、保護層により、第二のＳＯＩ電界効果トランジスタがドープされないように保護し、および／または
・第二のＳＯＩ電界効果トランジスタのソース／ドレイン領域を形成する間、保護層により、ＳＯＩ電界効果トランジスタがドープされないように保護する。
【請求項１８】
少なくとも１つのＳＯＩ電界効果トランジスタが、スペーサ層の上にさらに少なくとも１つスペーサ層を有する、
請求項８〜１７のいずれか１つに記載の方法。
【請求項１９】
以下を備える、所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタ。
・基板上にゲート絶縁層とゲート領域とを有する縦区分層シーケンス、
・縦区分層シーケンスの側壁の少なくとも一部の上の所定の厚さのスペーサ層、
・基板の２つの表面領域内の、所定のドーパント濃度断面を有する２つのソース／ドレイン領域であって、これらの領域はスペーサ層に隣接し、層シーケンスとスペーサ層とは、ＳＯＩ電界効果トランジスタを形成する間に、２つのソース／ドレイン領域の間の基板の表面領域にドーパントが導入されないようにする遮へい構造を形成するように設けられ、
・スペーサ層の厚さを設定し、かつ、ドーパント濃度断面を設定することにより設定されたＳＯＩ電界効果トランジスタのトランジスタ特性。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ電界効果トランジスタの製造方法およびＳＯＩ電界効果トランジスタに関する。
【背景技術】
【０００２】
電界効果トランジスタには、シリコンマイクロエレクトロニクスにおける応用が数多く必要である。
【０００３】
回路技術において、現在のＣＭＯＳプロセスでは、閾値電圧がそれぞれ違う、複数の個別のｎ−ＭＯＳトランジスタと複数の個別のｐ−ＭＯＳトランジスタとが存在することが望ましい場合が多い（いわゆるマルチＶＴ技術である。ＶＴはトランジスタの閾値電圧である）。特定の応用では、特にスイッチング速度が速いトランジスタを用いることが必要であるが、他の応用では、トランジスタの漏れ電流が最小限であることが求められている。マルチＶＴ技術を集積回路で異なる電源電圧ＶＤＤと組み合わせる場合（マルチＶＤＤ／ＶＴ技術）、ゲート電圧ＶＤＤ−ＶＴの最大昇圧を得るためには、集積回路における特定のトランジスタのスイッチング動作により、最適な電圧変動を選択する。かかる要件を有するトランジスタの例は、スイッチング動作が速く、電圧変動が低く、閾値電圧が低いクロック回路内のトランジスタである。クロック回路内のトランジスタの場合、動作性が高いため、漏れ電流は比較的ほとんど関係しないが、動的電力損失（電源電圧ＶＤＤの２乗の関数）を最小限にすることが第一の目的である。対照的に、比較的動作が遅い論理回路（例えば３０％未満）は、スイッチオフ状態での電気的漏れ電流による静電気電力損失が大きく関係するので、閾値電圧がより高いトランジスタがここでは有利である。アクティブ状態でのスイッチング速度を損なわず（スイッチング時間ｔＤは、１／［ＶＤＤ−ＶＴ］に正比例する）、かつ、ゲート電圧の昇圧の望ましくない低下を避けるために、論理ブロックの電源電圧ＶＤＤをそれに応じて増やす。
【０００４】
特に従来のＣＭＯＳ技術に関するマルチＶＤＤ／ＶＴ回路技術の概略は、例えば［１］に記載されている。
【０００５】
従来の集積回路の中心的問題は、構造的な微細化、いわゆる小型化が進んだＭＯＳトランジスタ（”酸化金属半導体”）の電気的特性がますます劣化することである。このことは、例えば、突抜け現象作用、ラッチアップ作用、ドレイン／ソース領域と基板との間の寄生容量に起因する。前記寄生容量は、トランジスタの大きさに対し正比例する以上に大きくなる。突抜け現象作用という用語は、トランジスタの配置で隣接するトランジスタ間での望ましくない電流の突抜け現象をいう。ラッチアップ作用という用語が示す現象は、ｐ電導型トランジスタとｎ電導型トランジスタとの間の距離が最小距離を下回った場合、これらが寄生サイリスタを形成して高いトリガ電流が流れてしまい、集積半導体構成要素を局所的に破壊することである。
【０００６】
ＳＯＩ技術（”ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ”）の場合、集積回路を形成する基本材料として、シリコン基板上のシリコン酸化膜層の上にシリコン層を用いて、上記の問題を軽減する。特に電気的に絶縁したシリコン酸化膜層の上にシリコンの薄い層（例えば厚さ２０ｎｍ）を用いて、上記の問題を軽減することができる。
【０００７】
また、ドープ基板を用いると、技術的な影響によるドーパント濃度の局所的な変動が、集積回路の個別のトランジスタにおいて閾値電圧の変化を起こすという問題が起きることがある。この問題は、アンドープ基板を用いると避けられる。
【０００８】
しかしながら、アンドープシリコンの薄い層をベース層として用いて電界効果トランジスタを形成する場合、チャネル領域のドープを設定することにより、電界効果トランジスタの閾値電圧を変えることが不可能になってしまう。この場合、ゲート領域の材料の仕事関数を定義することにより、電界効果トランジスタの閾値電圧を定義できる。この場合、いずれの場合も、各種類のトランジスタ（低電力トランジスタまたは高性能トランジスタ、ｐ−ＭＯＳトランジスタまたはｎ−ＭＯＳトランジスタ）に対し別々のゲート材料が必要になる。ゲート材料を選択することにより、各トランジスタの閾値電圧を定義する。
【０００９】
しかしながら、集積回路における別々のトランジスタのゲート領域に対し材料を自由に選択することは、技術的理由により制限を受けることがある。また、別々のトランジスタを有する集積回路の製造方法において異なるゲート材料を用いると、複雑になって、費用がかかることになる。
【００１０】
薄膜ＳＯＩトランジスタ（”ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ”）は、特に５０ｎｍ未満の大きさのＣＭＯＳ技術の場合に関心事となる。例えば［２］に述べられているように、構成要素の多様性が高いことを考慮して、既存の１３０ｎｍ技術のプロセスにおける理論に複数の個別の種類トランジスタが必要となる。異なる閾値電圧（高い閾値電圧、中間の閾値電圧、低い閾値電圧）を有する３つの個別の種類のトランジスタの場合と２つの個別の種類電荷キャリア（ｎ−ＭＯＳトランジスタ、ｐ−ＭＯＳトランジスタ）との場合、全部で６つの別々の材料がゲート領域に用いられる。従って、対応する薄膜ＳＯＩ−ＣＭＯＳプロセスは、プロセスが非常に複雑になる。
【００１１】
現在のＣＭＯＳ技術では、この技術に用いられる電界効果トランジスタの閾値電圧は一般的に、チャネル領域をドープすることにより設定される。かかる打ち込みは、ＬＤＤ領域（”Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ”）の形成と、ポケットドープの実行（ソース／ドレイン領域の間の領域またはチャネル領域内の領域を局所的にドープすることにより、ゲート領域の長さの技術的な影響による変動に対するトランジスタの感受性を軽減する）と、レトログレードウェルの形成（ソース／ドレイン領域の間の基板内の明確に高いドープ領域）とを含む。しかしながら、これらの打ち込みは技術的な影響により変動を受けやすく、トランジスタ特性の望ましくない変動となってしまう。また、特に完全空乏薄膜ＳＯＩトランジスタの場合、主として５０ｎｍ未満の加工寸法のテクノロジーノードの場合、もはやこの方法を用いて閾値電圧を設定することはできない。ドープ依存の閾値電圧ＶＴｄｏｐの設定は、ｑ＊ＮＡ＊ｔＳｉに正比例するからである。この場合、ｔＳｉはシリコン層の厚さを示し、ＮＡはチャネル領域のドーパント濃度を示し、ｑは電気的素電荷を示す。ｔＳｉ＜２０ｎｍでＮＡ＜１０１６ｃｍ−３なので、ＶＴｄｏｐが閾値電圧に影響を与えることはほとんどない。
【００１２】
目的とするドープにより閾値電圧を設定する代わりとして、異なる閾値電圧と異なる電導型とを有するトランジスタに対し複数の別々のゲート材料を用いる。しかしながら、異なる閾値電圧を有するＭＯＳトランジスタを形成できる薄膜ＳＯＩ−ＣＭＯＳプロセスは、現在のところ存在しない。
【００１３】
ＳＯＩ技術におけるトランジスタ特性を設定する可能性の１つは、ゲート領域の長さが異なるトランジスタを用いることである。これは、ゲート領域の長さが電界効果トランジスタの閾値電圧に極めて重要な影響を与えるからである。ゲート領域の長さを設定することによりトランジスタの閾値電圧を十分正確に設定する能力Aは、マスク技術の解像度が十分よいことが前提となる。
【００１４】
図１は、Ｆ＝１５０ｎｍを達成できる最小加工寸法技術におけるＳＯＩ電界効果トランジスタ１００を示す。ＳＯＩトランジスタ１００は、シリコン基板１０１と、シリコン基板１０１の上に配置された二酸化ケイ素層１０２と、二酸化ケイ素層１０２の上に配置されたアンドープシリコン層１０３とを有する。層１０１〜１０３がＳＯＩ層を形成する。アンドープシリコン層１０３の第一の表面領域に第一のソース／ドレイン領域１０６を打ち込み、アンドープシリコン層１０３の第二の表面領域に第二のソース／ドレイン領域１０７を打ち込む。アンドープシリコン層１０３の２つのソース／ドレイン領域１０６、１０７の間の領域が、チャネル領域１０８を形成する。図１Ａでは、テクノロジーノード、Ｆ＝１５０ｎｍを達成できる最小加工寸法により、ゲート領域１０４の横幅を決定する。パターン中の誤差の典型的な値は、図１ＡのΔＦにより示す。現在既存の最も良いパターン方法（電子ビームリソグラフィ）を用いて、ΔＦ＝約±２０ｎｍの精度を達成できる。
【００１５】
図１Ｂは、Ｆ＝５０ｎｍを達成できる最小加工寸法のテクノロジーノードの電界効果トランジスタ１１０を示す。現在達成できる最も良い解像度をＡＦ＝２０ｎｍとすると、従来のマスク技術を用いて５０ｎｍ以下のテクノロジーノードを達成しようとする際に、マスクの精度の誤差が大きすぎて十分な精度でゲート領域の長さ、またはチャネル領域の長さを設定することができないことから見分けることができる。Ｆ＝５０ｎｍ、誤差ΔＦ＝±２０ｎｍのテクノロジーノードでゲート領域の長さを設定する際の相対的な精度は、４０％である。
【００１６】
従って、加工寸法がさらに小さくなると、従来のマスク技術では、ゲート領域の長さを設定することで満足のいく精度でトランジスタの閾値電圧を設定することはできない。また、マスクを用いるとコストが非常に高くなる。また、マスクが微細になればなるほどトランジスタの製造時間がますます長くなる。
【００１７】
［３］は、閾値電圧調整打ち込みを実施する、ＳＯＩ基板上の半導体装置の閾値電圧を調整する方法を記載している。
【００１８】
［４］は、ＳＯＩ構成要素およびそれらに特定の特性の概略を記載している。
【００１９】
［５］は、側壁酸化膜層の下のフィールド遮へいゲート電極の端部でフィールド遮へいゲート酸化膜層がより厚くなっている半導体装置を記載している。
【００２０】
［６］は、浮遊電位でのボディエフェクトを低減する、ＳＯＩ構成要素およびその製造方法を記載している。
【００２１】
［７］は、ＳＯＩ上のバイポーラ接合およびＭＯＳトランジスタの製造方法を記載している。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、十分な精度と維持可能な費用でＳＯＩ電界効果トランジスタのトランジスタ特性を制御する可能性を提供するという課題に基づくものである。
【課題を解決するための手段】
【００２３】
この課題は、独立請求項による特徴を持つ、所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタの製造方法と、所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタとにより解決する。
【００２４】
本発明による、所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタの製造方法では、ゲート絶縁層とゲート領域とを有する縦区分層シーケンスを基板上に形成する。また、少なくとも縦区分層シーケンスの側壁の一部に、所定の厚さを有するスペーサ層を形成する。また、基板の２つの表面領域にドーパントを導入することにより、所定のドーパント濃度断面を有する２つのソース／ドレイン領域を形成する。これらの領域はスペーサ層に隣接する。層シーケンスとスペーサ層とは、２つのソース／ドレイン領域の間の基板の表面領域にドーパントが導入されないように遮へい構造を形成するように設けられる。スペーサ層の厚さを設定し、かつ、ドーパント濃度断面を設定することにより、ＳＯＩ電界効果トランジスタのトランジスタ特性を設定する。
【００２５】
本発明による、所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタは、基板上に、ゲート絶縁層とゲート領域とを有する縦区分層シーケンスを有する。また、ＳＯＩ電界効果トランジスタは、少なくとも縦区分層シーケンスの側壁の一部の上に所定の厚さのスペーサ層を有し、また基板の２つの表面領域内に所定のドーパント濃度断面を持つ２つのソース／ドレイン領域を有する。これらの領域は、スペーサ層に隣接する。層シーケンスとスペーサ層とは、ＳＯＩ電界効果トランジスタを形成する間、２つのソース／ドレイン領域の間の基板の表面領域にドーパントが導入されないように遮へい構造を形成するように設けられる。スペーサ層の厚さを設定し、かつ、ドーパント濃度断面を設定することにより、ＳＯＩ電界効果トランジスタのトランジスタ特性を設定する。
【発明の効果】
【００２６】
本発明の基本的な考えは、側壁スペーサ層の厚さを設定し、かつ、ソース／ドレイン領域のドーパント濃度断面を調整することにより、ＳＯＩ電界効果トランジスタのトランジスタ特性（例えば、閾値電圧）をあらかじめ決定することから成る。本発明により、オングストロームの範囲の精度を有する成膜方法によりゲート領域の長さを定義することができる。先行技術に周知の問題（例えば、基板のドーパント濃度の変動、多種多様の異なるゲート材料の複雑な用法等）が避けることができる。
【００２７】
本発明により、ＳＯＩ基板上の回路配置が形成できる。ゲート領域とゲート絶縁層とを備える縦区分層シーケンス上にスペーサ層を成膜することにより、別々のトランジスタ特性（例えば、高性能用または低電力用の異なる閾値電圧）を有する別々のトランジスタを形成できる。次のドープの間、縦区分層シーケンスとスペーサ層とを備える配置は遮へい構造として働いて、ソース／ドレイン領域の間の領域がドープされないようにする。チャネル領域の長さはスペーサ層の厚さに直接依存するので、これらの形状特性と相互に関係するトランジスタ特性を正確に設定することが可能となる。
【００２８】
特に、スペーサ層を形成する成膜方法（例えば原子層堆積）を用いる際に、その厚さを数オングストロームの精度で設定できるのに対し、マスク技術の精度は約２０ｎｍの大きさであることに留意されたい。本発明により、ゲートの長さを設定する能力を非常に向上させることができる。ドープする間、スペーサ層の厚さとパラメータとを設定することにより（ドーパントの種類、ドーピング方法のパラメータの選択および設定）、アンドープチャネル領域へのドーパントの低拡散範囲を制御できる。
【００２９】
スペーサの成膜は、微細マスクを用いるよりもより費用効果が高い。
【００３０】
本発明による方法により、ゲート領域に３つ以上の個別の材料（ｐ型、ｎ型）を用いることが避けられる。任意の所望のスペーサ層の厚さを得るには、所定の閾値電圧を有する電界効果トランジスタを製造するためにもう１つだけマスクを用いる必要がある。空乏層つまり、トランジスタを集積するアンドープシリコン層を用いる際に、チャネル領域（ＬＤＤ領域、ポケットドープ、レトログレードウェル）への複雑な打ち込みが不要となる。
【発明を実施するための最良の形態】
【００３１】
本発明の好ましい成果は、独立請求項からわかる。
【００３２】
所定のトランジスタ特性とは、２つのソース／ドレイン領域の間のチャネル領域の長さ、閾値電圧、漏れ電流特性、最大電流またはトランジスタ特性曲線である。本発明により、ドーパント濃度断面を設定したり、スペーサ層の厚さを設定したりすることにより、トランジスタ特性を設定できる。
【００３３】
化学気相成長法（ＣＶＤ法）または原子層堆積法（ＡＬＤ法）を用いてスペーサ層を形成することにより、スペーサ層の厚さを設定することができる。特にＡＬＤ法の場合、１原子層の精度で、つまり数オングストロームの精度で、正確に層の厚さを設定することができる。スペーサ層の厚さを高い精度で設定することにより、トランジスタ特性を設定する際の高い精度になる。
【００３４】
２つのソース／ドレイン領域は好ましくは、イオン打ち込み法または拡散法を用いて形成する。ドーパント濃度断面は、種類、濃度および／またはドーパントの拡散特性を選択することにより設定される。
【００３５】
好ましくはアンドープ基板を用いる。これにより、統計的にドーパント濃度が変動するために従来のＣＭＯＳ技術で発生する問題を避けられる。複雑なドープ方法についても避けられる。従来のＣＭＯＳ技術で用いられる通常１０１９ｃｍ−３のドーパント濃度よりかなり低いドーパント濃度である場合には、基板は、（本質的に）アンドープであると見なされる。
【００３６】
またゲート領域の材料、基板のドーパント濃度および／または基板のドーパント断面を選択することにより、ＳＯＩ電界効果トランジスタのトランジスタ特性を設定することができる。その結果、トランジスタ特性を設定できるパラメータをさらに利用できる。
【００３７】
特に、ポケットドープおよび／またはレトログレードウェルを用いて基板のドーパント断面について設定できる。
【００３８】
また、本発明によるＳＯＩ電界効果トランジスタの製造方法により、基板の上および／または内部に、第二のＳＯＩ電界効果トランジスタを形成することができる。第二のＳＯＩ電界効果トランジスタのトランジスタ特性は、ＳＯＩ電界効果トランジスタのトランジスタ特性とは異なるように設定される。例えば半導体メモリの場合、このようなことが必要となる。メモリの論理領域におけるトランジスタとメモリのメモリ領域トランジスタとでは、要件が大幅に異なるからである。
【００３９】
別々のＳＯＩ電界効果トランジスタのトランジスタ特性と第二のＳＯＩ電界効果トランジスタのトランジスタ特性とは好ましくは、個別のスペーサ層の厚さが全く異なるようにする。すなわち、特に、異なるトランジスタ特性を有するトランジスタに同じゲート材料を用いると、処理は相当単純化する。
【００４０】
また、ＳＯＩ電界効果トランジスタの製造方法により、基板の上および／または内部に第三のＳＯＩ電界効果トランジスタを形成することができる。第三のＳＯＩ電界効果トランジスタのトランジスタ特性は、ＳＯＩ電界効果トランジスタのトランジスタ特性と同様に設定される。ＳＯＩ電界効果トランジスタの電導型と第三のＳＯＩ電界効果トランジスタの電導型は、互いに相補する。すなわち、本発明により、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタをと共に形成することができる。これは、集積回路上に両方の電導型のトランジスタを形成するというシリコンマイクロエレクトロニクスの要件を考慮に入れている。
【００４１】
ＳＯＩ電界効果トランジスタのゲート領域および第二のＳＯＩ電界効果トランジスタのゲート領域、またはＳＯＩ電界効果トランジスタのゲート領域、第二のＳＯＩ電界効果トランジスタのゲート領域および第三のＳＯＩ電界効果トランジスタのゲート領域は、同じ材料から形成することができる。これにより、プロセスを簡単に実施し、費用を減らす。
【００４２】
ゲート領域の材料は好ましくは、高ｐドープポリシリコン（ｐ＋型ポリシリコン）および高ｎドープポリシリコン（ｎ＋型ポリシリコン）の仕事関数の値の算術平均と本質的に同じ仕事関数の値を有する。これは、いわゆる”ミッドギャップ”ゲートといわれるものである。ｎ＋ポリシリコンの仕事関数は約４．１５ｅＶ（電子ボルト）であり、ｐ＋型ポリシリコンの仕事関数は約５．２７ｅＶである。従って、ここに述べた２つの値の間のバンドギャップを有するゲート材料は、ｎ型電界効果トランジスタとｐ型電界効果トランジスタとの両方に適している。例えば、タングステン、タンタル、窒化チタンまたはｐ＋ドープゲルマニウムである。
【００４３】
また、ゲート領域の材料は好ましくは、仕事関数が４．４５ｅＶ〜４．９５ｅＶである。
【００４４】
好ましくは、２つのＳＯＩ電界効果トランジスタのうちの１つが低い漏れ電流を、他方が低い閾値電圧を持つように最適化して、ＳＯＩ電界効果トランジスタのトランジスタ特性と第二のＳＯＩ電界効果トランジスタのトランジスタ特性とを設定する。これにより、スイッチング速度が高く、閾値電圧が低くなるようにクロック回路内のトランジスタを有利に最適化することができる。対照的に、記憶した情報を永続的に維持し、漏れ電流が低くなるように、メモリ領域内のトランジスタを簡単な方法で形成できる。
【００４５】
また、本発明による方法に基づいて、少なくとも１つのＳＯＩ電界効果トランジスタを、縦型トランジスタ、少なくとも２つのゲート端子を有するトランジスタ（ダブルゲートトランジスタ）またはフィンＦＥＴ（フィン電界効果トランジスタ）として形成することができる。本発明による原理は基本的に、全種類のトランジスタに応用できる。
【００４６】
また、本発明による方法に基づいて、ＳＯＩ電界効果トランジスタのソース／ドレイン領域を形成する間、保護層により、第二のＳＯＩ電界効果トランジスタをドープされないように保護することができる。代替えまたは補足として、第二のＳＯＩ電界効果トランジスタのソース／ドレイン領域を形成する間、保護層により、ＳＯＩ電界効果トランジスタがドープされないように保護することができる。
【００４７】
少なくとも１つのＳＯＩ電界効果トランジスタが、スペーサ層の上にさらに少なくとも１つスペーサ層を有することができる。すなわち、もう一方のスペーサ層の上に形成して複数のスペーサ層を形成することができる。対応するトランジスタの特性は本質的に、もう一方のスペーサ層の上に形成された、複数のスペーサ層の総厚さにより定義される。
【００４８】
本発明による方法は、ゲート端子が１つのラテラル薄膜ＳＯＩトランジスタ、ダブルゲートＭＯＳＦＥＴ、プレーナ型トランジスタ、縦型トランジスタまたはトフィンＦＥＴ型トランジスタに応用できる。
【００４９】
また、本方法は、ゲート絶縁層の厚さがそれぞれ違う技術に問題なく適用できる。この場合、構成要素の多様性は、ゲート絶縁層の厚さが異なるトランジスタ（厚さｔｏｘ）（いわゆるマルチＶＤＤ／ＶＴ／ｔＯＸ技術）にまで及ぶ。
【００５０】
本発明により、スペーサ層の厚さは、所定のソース／ドレインをドープする場合（ドーピング方法、ドーパント濃度、ドーパント等をあらかじめ決定できる）と、一定の冶金学上のゲート領域の長さとで変化する。ソース／ドレインのドープ断面が、１０毎に５ｎｍのドープ位置ｙの関数として（対数）、ドーパント濃度Ｎにおける空間減少△Ｎ／△ｙであると仮定すると、アンドープシリコン基板を有するＳＯＩ電界効果トランジスタでは、ソース／ドレインのドープ端の長さを設定することにより、アンドープシリコン領域の長さに依存するチャネル領域の実効長を設定できる。薄いスペーサ層の場合、ソース／ドレインのドープ端は、その分だけチャネル領域に突出し、よって実効チャネル長が短くなる。このため、トランジスタの電気的特性が違ってしまう。例えば漏れ電流（オフ電流）を支配するゲート誘発ドレインもれ（ＧＩＤＬ）といったサブ閾値電圧および他の短いチャネル作用が影響を受けるからである。従って、冶金学上のゲート長さが不変ならば、スペーサがより厚いトランジスタは、スペーサが薄いトランジスタよりも、閾値電圧が高く、漏れ電流（オフ電流）低く、最大電流（オン電流）が低い。
【００５１】
本発明の重要な考えは、光学マスクの質と無関係にゲート領域に対してスペーサ層の横方向を正確に定義することにより、トランジスタのパラメータを簡単に設定して最適化することから成る。ドープ特性を設定することは、閾値電圧に極めて重要な影響を与えるものである。
【００５２】
また、所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタの製造方法をさらに向上させることは、本発明によるＳＯＩ電界効果トランジスタにも適用できることに留意されたい。
【００５３】
本発明の例示の実施の形態について図示し、以下より詳細に説明する。
【実施例】
【００５４】
個別の例示の実施の形態において同一の構成要素には、以下の同じ参照番号を付す。
【００５５】
図２Ａ、図２Ｂを参照して、電界効果トランジスタのチャネル領域の長さ、ゲート領域の長さまたはゲート絶縁層の長さ、スペーサ層の厚さおよびドーパント濃度断面の関係について以下に説明する。
【００５６】
図２Ａは、低電力応用（大きい閾値電圧、小さい漏れ電流）での電界効果トランジスタについて、横軸にそって層の構成要素の配置を示し、ドーパント濃度の空間依存を縦軸にそって対数表示により示す。電界効果トランジスタのソース／ドレイン領域を打ち込むシリコン層の表面領域において、ドーパント濃度は、スペーサ層の外側からチャネル領域に向かって指数的に進行すると仮定する。この場合、ドーパント濃度は外側に向かって、いずれの場合も５ｎｍの間隔で１０の累乗で継続して減少すると仮定する。この前提では、厚さ２５ｎｍのスペーサ層は、ソース／ドレイン領域のドーパント濃度に１０２１ｃｍ−３の濃度から１０１６ｃｍ−３の濃度差を形成する必要がある（これは、およそアンドープ基板に対応する）。
【００５７】
図２Ａは、ゲート領域２０３の左側端部と右側端部とにそれぞれ、スペーサ層２０１、２０２を示す。２つのスペーサ層２０１、２０２は、いずれの場合も厚さ２５ｎｍである。図２Ａの最上層に、幅Ｇ＝１００ｎｍのゲート領域が存在する。ドーパント濃度の空間依存が設定されているので、チャネル領域の長さＬ＝１００ｎｍは、ゲート領域の長さＧ＝１００ｎｍと同じである。第一のソース／ドレイン領域２０４および第二のソース／ドレイン領域２０５はいずれの場合も、対応するスペーサ層２０１、２０２の下のシリコン層２０６の領域と、それぞれ左右に配置されたドーパント濃度が高い領域とから形成される。
【００５８】
図２Ａに示すように、第一のソース／ドレイン領域２０４および第二のソース／ドレイン領域２０５はいずれの場合も、２つの部分的な領域を有している。この場合、各外側部分は、スペーサ層２０１および２０２それぞれから覆われておらず、本質的に同じドーパント濃度を有する基板２０６の領域に対応する。対照的に、第一および第二のソース／ドレイン領域の一部はスペーサ層２０１と２０２とのいずれかに覆われ、それぞれ、（図２Ａの概略図により、指数的に空間依存である）非常に空間依存のドーパント濃度を有する。
【００５９】
図２１０、２２０、２３０、２４０に示すように、同様により短いゲート領域の長さＧを選択することにより、短いチャネル領域の長さＬを達成できる。しかしながら、チャネル領域の長さＬも、スペーサ層の厚さ２０１、２０２と、ドーパント濃度（ここでは５ｎｍ毎に１０）の空間減少とに依存している。従って、ドーパント濃度と、スペーサ層の厚さ２０１、２０２とを選択することにより、所望のチャネル領域の長さと同様に高い値の閾値電圧とを有する低電力電界効果トランジスタを特に形成できる。すなわち、厚さ２５ｎｍのスペーサ層を用いることにより、ドーパント濃度が１０毎に５ｎｍ減る場合、ゲート領域の長さがチャネル領域の長さに対応する、低電力応用の電界効果トランジスタを達成できる。
【００６０】
対照的に、図２Ｂに概略で示す高性能応用のトランジスタの場合、チャネル領域の長さが十分短いので、小さな閾値電圧と、短いスイッチング時間が達成できることが長所である。スペーサ層２０１、２０２の厚さはいずれの場合も、図２Ｂの図２５０、２６０、２７０、２８０では厚さ１０ｎｍを選択する。ドーパント濃度の低下について、図２Ａと同じ仮定をする。例えば図２５０に示すように、ゲート領域２０３の両端部領域の拡散が不十分であるため、１０１６ｃｍ−３を超えるドーパント濃度を示すゲート領域よりも、厚さが１５ｎｍ低い領域になる。従って、図２５０、２６０、２７０、２８０の場合、チャネル領域の長さＬは、ゲート領域の長さＬに比べて２＊１５ｎｍ＝３０ｎｍ短くなる。従って、所定のゲート領域の長さを仮定すると、スペーサ層２０１、２０２の幅を選択することにより、チャネル領域の長さを設定できる。
【００６１】
図２Ａ、２Ｂから、ゲート長Ｇが短くなると、低拡散がトランジスタ特性に大きく影響することが特にわかる。このことは、特に将来のテクノロジーノードにおいてトランジスタ特性を大きく左右する可能性がある。
【００６２】
図３Ａ、図３Ｂを参照して、ゲート長さが１００ｎｍでチャネル長が１００ｎｍの、低電力応用での電界効果トランジスタの特性曲線について以下に説明する。これは、例えば図２Ａの図２００の構成に対応する。
【００６３】
図３Ａの図３００では、ゲート領域とソース領域（第一のソース／ドレイン領域）との間の電気的電圧をボルトで横軸３０１に沿ってプロットしている。ドレイン領域（第二のソース／ドレイン領域）の電流ＩＤを、アンペアで対数的に縦軸３０２に沿ってプロットしている。図３Ａは、１．２Ｖの２つのソース／ドレイン領域の間の電圧ＶＤＳに対応する第一の曲線３０３を示す。また、曲線３０４は、電圧ＶＤＳ＝０．６Ｖに対応する。曲線３０３、３０４は共に単に例示のためであることに留意されたい。ソース／ドレイン領域の間に他の任意の電圧を印加できる。図３に図示の曲線は、電界効果トランジスタの入力特性曲線と呼ぶ。
【００６４】
図３Ｂの図３１０に示す第三および第四の曲線３１３、３１４は、ゲート長さが１００ｎｍ、チャネル長が１００ｎｍの、低電力応用の電界効果トランジスタの出力特性曲線である。図３Ｂでは、２つのソース／ドレイン領域の間の電気的電圧ＶＤＳをボルトで横軸３１１に沿ってプロットし、ソース／ドレイン領域（ドレイン領域）の一方の電流ＩＤをアンペアで縦軸３１２に沿ってプロットする。第三の曲線３１３は、第一のソース／ドレイン領域（ソース領域）と、１．２Ｖのゲート領域ＶＧＳとの間の電圧に対応する。対照的に、第四の曲線３１４は、電圧ＶＧＳ＝０．６Ｖに対応する。
【００６５】
図４Ａの入力特性曲線と、図４Ｂのゲート長さが１００ｎｍ、チャネル長が７０ｎｍの高性能応用の電界効果トランジスタの出力特性曲線を参照して、以下に説明する。
【００６６】
２つのソース／ドレイン領域ＶＤＳの間の個別の電気的電圧に対するトランジスタ特性曲線を、図４Ａの図４００にプロットする。ソース領域（第一のソース／ドレイン領域）とゲート領域との間の電圧をボルトで横軸４０１に沿ってプロットし、２つのソース／ドレイン領域（ドレイン領域）の一方の電流ＩＤをアンペアで対数的に図４００の縦軸４０２に沿ってプロットする。第一の曲線４０３は、２つのソース／ドレイン領域の間の電圧ＶＤＳ＝１．０Ｖに対応し、第二の曲線４０４は電圧ＶＤＳ＝０．３Ｖに対応する。
【００６７】
図４Ａの電界効果トランジスタの出力特性曲線を、図４Ｂにプロットする。２つのソース／ドレイン領域の間の電圧ＶＤＳをボルトで図４１０の横軸４１１に沿ってプロットし、２つのソース／ドレイン領域の一方の電流ＩＤをアンペアで縦軸４１２に沿ってプロットする。第三の曲線４１３は、ゲート領域と第一のソース／ドレイン領域（ソース領域）との間の電圧ＶＧＳ＝０．１Ｖに対応する特性曲線を示し、第四の曲線４１４は、電圧ＶＧＳ＝０．３Ｖに対応する。
【００６８】
図３Ａと図４Ａとの比較、図３Ｂと図４Ｂとの比較に示されるように、別々の厚さのスペーサ層に印加することにより、トランジスタ特性曲線をトランジスタ特性としてきめ細かく設定できる。まずチャネル長１００ｎｍ（スペーサの厚さ２５ｎｍ）の低電力変形例と、次にチャネル長７０ｎｍ（スペーサの厚さ１０ｎｍ）の高性能変形例のゲート長さが１００ｎｍのトランジスタに対する入力および出力特性曲線は、明らかな相違を示す。これらのトランジスタの他のパラメータは全て同じである。
【００６９】
シリコン層２０６のドーパント濃度はいずれの場合も１０１６ｃｍ−３で、ゲート絶縁層の厚さは２ｎｍ（二酸化ケイ素）、縦型シリコン層の厚さ２０６は１０ｎｍ、ゲート材料はｐ＋ドープゲルマニウムである。
【００７０】
本発明の第一の例示の実施の形態に基づいて、図５Ａ〜図５Ｄを参照して、所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタの製造方法について説明する。図５Ａ〜図５Ｄはいずれの場合も、左側に閾値電圧が低く漏れ電流が高い高性能を要件とする電界効果トランジスタを示し、右側に閾値電圧が高く漏れ電流が低い低電力応用のトランジスタを示す。
【００７１】
図５は、ＳＯＩ技術において部分的に製造したトランジスタに対応する層シーケンス５００、５１０を示す。層シーケンス５００、５１０は、シリコン基板５０２と、二酸化ケイ素層５０３と、シリコン層５０４とを備える同じＳＯＩ基板５０１上で処理する。図５Ａ左半分に示す第一の縦区分層シーケンスは、第一のゲート絶縁層５０５と、第一のゲート領域５０６とから構成される。また、第一のＴＥＯＳ保護層５０７（テトラエチルオルトシリケート）を、第一の縦区分層シーケンスの側壁に形成する。前記保護層は、第一の縦区分層シーケンスを周囲から電気的、機械的に分離する。図５Ａ右半分に示す第二の縦区分層シーケンスは、第二のゲート絶縁層５１１と、第二のゲート領域５１２と、第二のＴＥＯＳ保護層５１３とから構成される。
【００７２】
図５Ｂに示す層シーケンス５２０、５３０を得るために、図５Ｂの左側に示す層シーケンスだけ処理できるように、図５Ｂ右側の領域をフォトレジスト層５３１で覆う。次の方法ステップでは、図５Ｂ左半分に示す、閾値電圧が低いトランジスタの２つのソース／ドレイン領域５２１、５２２を得るために、イオン打ち込み法を用いて２つのシリコン層５０４の表面領域にｎ電導型のドープ原子を打ち込む。フォトレジスト５３１が覆われているので、図５Ｂ右半分に示すＳＯＩ基板５０１のこの表面領域に打ち込みイオンは進入しない。
【００７３】
図５Ｃに示す層シーケンス５４０および５５０を得るために、適当なエッチング方法を用いてまずフォトレジスト５３１を除去する。次のステップでは、ＡＬＤ方法（原子層堆積法）を用いて第一および第二の縦区分層シーケンスの側壁に、所定の厚さのスペーサ層５４１および５５１をそれぞれ形成する。ＡＬＤ方法により、スペーサ層の厚さ”ｄ”を１原子層の精度まで、つまり数オングストロームまであらかじめ設定できる。
【００７４】
図５Ｄに示す層シーケンス５６０、５７０を得るためにまず、ＳＯＩ基板の対応する表面領域を次の処理から保護するために、フォトレジスト層５６１をさらに層シーケンス５４０の上に成膜する。その後、第二のスペーサ層５５１の側壁近くの２つのシリコン層５０４の表面領域にｎ電導型のドーパント原子を導入することにより、所定のドーパント濃度断面を有する後からのフォトレジスト層５６１に覆われていないＳＯＩ層シーケンス５０１の表面領域と、第三および第四のソース／ドレイン領域５７１、５７２を形成する。第三および第四のソース／ドレイン領域５７１、５７２の間のシリコン層５０４の表面領域にｎ電導型ドーパントを導入しないための被覆構造を形成するように、第二の縦区分層シーケンスと第二のスペーサ層５５１とを設定する。第二のスペーサ層５５１の厚さ”ｄ”を設定し、かつ、第三および第四のソース／ドレイン領域５７１、５７２を形成する間にドーパント濃度断面を設定することにより、図５Ｄの右側領域に示すＳＯＩ電界効果トランジスタのトランジスタ特性を定義する。イオン打ち込み法を、第三および第四のソース／ドレイン領域５７１、５７２にドーパント原子を打ち込む方法として用いる。ドーパント原子の種類と、ドープ原子のエネルギーと、さらに方法パラメータとを設定することにより、第三および第四のソース／ドレイン領域５７１、５７２のドーパント濃度断面をあらかじめ設定できる。
【００７５】
図５Ｄ左側の部分的な領域のＳＯＩ電界効果トランジスタは、チャネル領域の長さが図５Ｄ右側の部分的な領域に示すＳＯＩ電界効果トランジスタよりも短い。左側のＳＯＩ電界効果トランジスタのチャネル領域の長さは、右側のＳＯＩ電界効果トランジスタの場合より約２ｄ短い。さらに成膜した第二のスペーサ層５５１が、図５Ｄの右側の電界効果トランジスタにドーパント原子を導入する間、被覆構造となっているからである。
【００７６】
また、ゲート絶縁層とゲート領域とを備える層スタックが十分良い絶縁効果を発揮できるように、第一のＴＥＯＳ保護層５０７と第二のＴＥＯＳ保護層５１３とは、厚さが約１０ｎｍであることに留意されたい。対照的に、低電力電界効果トランジスタとして右側のＳＯＩ電界効果トランジスタを形成するように、第二のスペーサ層５５１の厚さ”ｄ”を設定する。一方、ＴＥＯＳ保護層５０７、５１３およびスペーサ層５４１、５５１の機能性は、基本的に異なっている。
【００７７】
本発明による所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタの製造方法の第二の例示の実施の形態について、図６Ａ〜図６Ｄを参照して以下に説明する。
【００７８】
図６Ａに示す層シーケンス６００、６１０は、図５Ａに示す層シーケンス５００、５１０に対応する。
【００７９】
図６Ｂに示す層シーケンス６２０、６３０を得るために、厚さが”１”のスペーサ層６２１を、図６Ｂの層シーケンスの左側の表面領域と右側の表面領域とに成膜する。これは、ＣＶＤ法（”化学気相成長法”）を用いて行う。厚さが”１”の前記スペーサ層６２１は、図６Ｂ右側のＳＯＩ電界効果トランジスタチャネル領域の長さを設定する重要なパラメータである。スペーサ層６２１は、窒化ケイ素から形成する。
【００８０】
図６Ｃに示す図層シーケンス６４０、６５０を得るために、次の方法ステップでこの表面領域がエッチングされないように、図６Ｃ右側の表面領域をＴＥＯＳハードマスク６５１（テトラエチルオルトシリケート）で覆う。次の方法ステップでは、図６Ｃ左側の表面領域の場合、ウェットエッチング法を用いて窒化ケイ素から成るスペーサ層６２１を除去する。窒化ケイ素のエッチングに適した種類のウェットエッチング法をこのために用い、二酸化ケイ素（すなわち、ＴＥＯＳハードマスク６５１）をエッチングから保護する。その結果、左側の表面領域からスペーサ層６２１だけを除去する。
【００８１】
図６Ｄに示す層シーケンス６６０、６７０を得るためにまず、図６Ｃに示す適切なエッチング法を用いてＴＥＯＳ層６５１を除去する。左側の縦区分層スタックは、右側の層スタックより約２＊１狭くなっている。１はスペーサ層６２１の厚さである。その後、左側の層スタックおよび右側の層スタック両方にイオン打ち込み法を行い、第一のソース／ドレイン領域６６１と、第二のソース／ドレイン領域６６２と、第三のソース／ドレイン領域６６３と、第四のソース／ドレイン領域６６４とを形成する。図６Ｃ左側のＳＯＩ電界効果トランジスタソース／ドレイン領域を第一および第二のソース／ドレイン領域６６１、６６２により形成し、図６Ｃ右側のＳＯＩ電界効果トランジスタのソース／ドレイン領域をソース／ドレイン領域６６３、６６４により形成する。被覆構造の一部としてのスペーサ層６２１の機能性のため、層シーケンス６７０の場合のチャネル領域の長さを定義する２つのソース／ドレイン領域の間の距離は、層シーケンス６６０の場合より約２＊１長い。従って、ＳＯＩ電界効果トランジスタ６６０は、ＳＯＩ電界効果トランジスタ６７０より閾値電圧が低い。
【００８２】
また、ＳＯＩ電界効果トランジスタ６７０は、ＳＯＩ電界効果トランジスタ６６０より漏れ電流が低い。
【００８３】
図６Ａ〜図６Ｄを参照して説明した方法は特に、１つの共通の打ち込み方法により２つのＳＯＩ電界効果トランジスタのソース／ドレイン領域を十分形成できることに利点がある。
【００８４】
同様に、図５Ａ〜図５Ｄおよび図６Ａ〜図６Ｄを参照してそれぞれ説明した製造方法は、ｐチャネルＳＯＩ電界効果トランジスタおよびｎチャネルＳＯＩ電界効果トランジスタについてもＣＭＯＳプロセスにより製造できる。また、個別の構成要素、特にＳＯＩ電界効果トランジスタをさらに幅広く製造するために、手順をいろいろと応用することが考えられる。
【００８５】
図５Ａ〜図５Ｄおよび図６Ａ〜図６Ｄを参照して説明した方法ステップをそれぞれ実行した後、例えば、”エレベイテッド”ソース／ドレイン領域の形成、シリサイド化または従来のバックエンド領域の形成といった特に特定の薄膜ＳＯＩ技術のプロセスステップをさらに実行できる。ｐ＋ドープポリシリコンゲルマニウムゲートの代わりに金属材料から成るゲート領域を用いる場合には、後者は金属ゲート領域に置き換えられる。
【００８６】
図７は、図５Ｃ左側の領域に示す層シーケンス５４０と同じ層シーケンス７００を示す。
【００８７】
図７の層シーケンス７００と図５Ｃの層シーケンス５４０との間の重要な違いは、層シーケンス７００の場合、第一のスペーサ層５４１の代わりにスペーサ側壁７０１が備えられていることである。前記スペーサ側壁は、例えば図５Ｃのスペーサ層５４１をエッチバックすることにより得られる。スペーサ側壁７０１は、本質的にスペーサ層５４１と同じ機能性を発揮する。
【００８８】
また、図５Ａ〜図７を参照して説明した調節可能なスペーサの厚さを用いて異なる種類のトランジスタ（低電力トランジスタ、高性能トランジスタ）を製造することは、ＭＯＳＦＥＴ変形例に応用することもできる。これについての例示の実施の形態を、図８Ａ〜図８Ｃに示す。
【００８９】
図８Ａは、ダブルゲートトランジスタ８００を示す。チャネル領域８０１が、調整可能な方法で第一のゲート領域８０２と第二のゲート領域８０３との両側から縦に囲まれている。一方、第一のゲート領域８０２とチャネル領域８０１との間のゲート絶縁領域、他方では第二のゲート領域８０３とチャネル領域８０１と間のゲート絶縁領域は、図８Ａに示されていない。また、ダブルゲートトランジスタ８００は、第一のソース／ドレイン領域８０４と第二のソース／ドレイン領域８０５とを有する。また、シリコン基板８０６と二酸化ケイ素層８０７とは共に、シリコン基板８０６上に配置される。また、窒化ケイ素から成る第一のスペーサ領域８０８と第二の窒化ケイ素から成るスペーサ領域８０９とは、本発明により設定できるチャネル領域の長さにより配置される。
【００９０】
また、図８Ｂは、フィン電界効果トランジスタ（フィンＦＥＴ）を示す。フィンＦＥＴ技術により、チャネル領域を流れる電流を２つの側から制御する。”フォーク状”に設計された種類のゲート領域により、チャネル領域の漏れ電流が明らかに減少する。図８Ｂは、特に第一、第二、第三および第四のスペーサ領域８２１〜８２４を示す。スペーサ層の厚さ８２１〜８２４を設定することにより、チャネル領域の長さを設定できる。
【００９１】
図８Ｃは、バルクシリコン領域８４１を有する縦型電界効果トランジスタ８４０を示す。チャネル領域の長さをこのように設定できるように、第一のスペーサ領域８４２と第二のスペーサ領域  ８４３とを、それぞれ第一および第二のゲート領域８０２、８０３上に形成する。
【００９２】
以下は、本明細書に引用した刊行物である。
【００９３】
［１］浜田、太田黒、黒田（２００１年）
『ＩＥＥＥカスタム集積回路会報』２００１年カンファレンス
「電力低下に対する余剰タイミングの利用」
”Ｕｔｉｌｉｚｉｎｇ  Ｓｕｒｐｌｕｓ  Ｔｉｍｉｎｇ  ｆｏｒ  Ｐｏｗｅｒ  Ｒｅｄｕｃｔｉｏｎ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ    ｔｈｅ    ＩＥＥＥ    Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ    Ｃｉｒｃｕｉｔｓ
Ｃｏｎｆｅｒｅｎｃｅ  ２００１
［２］  Ｔ．シムル（Ｓｃｈｉｍｌ）、Ｓ．ビーセマン（Ｂｉｅｓｅｍａｎｓ）、Ｇ．イレース（Ｅｒａｓｅ）、Ｌ．バレル（Ｂｕｒｒｅｌｌ）、Ａ．カウリー（Ｃｏｗｌｅｙ）、ＫＣ．チェン（Ｃｈｅｎ）、Ａ．エーレンウォール（Ｅｈｒｅｎｗａｌｌ）、Ｂ．エーレンウォール（Ｅｈｒｅｎｗａｌｌ）、Ｐ．フレスナー（Ｆｅｌｓｎｅｒ）、Ｊ．ジル（Ｇｉｌｌ）、Ｆ．グレルナー（Ｇｒｅｌｌｎｅｒ）、Ｆ．グアリン（Ｇｕａｒｉｎ）、ＬＫ．ハン（Ｈａｎ）、Ｍ．ホインキス（Ｈｏｉｎｋｉｓ）、Ｅ．シュン（Ｈｓｉｕｎｇ）、Ｅ．カルタリョンルー（Ｋａｌｔａｌｉｏｇｌｕ）、Ｐ．キム（Ｋｉｍ）、Ｇ．ノブリンガー（Ｋｎｏｂｌｉｎｇｅｒ）、Ｓ．クルカルニ（Ｋｕｌｋａｒｎｉ）、Ａ．レスリー（Ｌｅｓｌｉｅ）、Ｔ．モノ（Ｍｏｎｏ）、Ｔ．シュハフバウアー（Ｓｃｈａｆｂａｕｅｒ）、Ｐ．シュレーダー（Ｓｃｈｒｏｅｄｅｒ）、Ｋ．シュルーファー（Ｓｃｈｒｕｅｆｅｒ）、Ｔ．スプーナー（Ｓｐｏｏｎｅｒ）、Ｆ．トウラー（Ｔｏｗｌｅｒ）、Ｄ．ワーナー（Ｗａｒｎｅｒ）、Ｃ．ワン（Ｗａｎｇ）、Ｒ．ウォン（Ｗｏｎｇ）、Ｅ．デム（Ｄｅｍｍ）、Ｐ．リュン（Ｌｅｕｎｇ）、Ｍ．ステッター（Ｓｔｅｔｔｅｒ）、Ｃ．ワン（Ｗａｎｎ）、ＪＫ．チェン（Ｃｈｅｎ）、Ｅ．クラブ（Ｃｒａｂｂｅ）  （２００１年）
「システムオンチップ用Ｃｕ／Ｌｏｗ−ｋ配線を用いた０．１３μｍＣＭＯＳプラットフォームの応用」、２００１年ＶＬＳＩ技術シンポジウム、テクニカルペーパーダイジェスト
”Ａ  ０．１３  ｍ  ＣＭＯＳ  Ｐｌａｔｆｏｒｍ  ｗｉｔｈ  Ｃｕ／Ｌｏｗ−ｋ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ  ｆｏｒ  Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ  Ａｐｐｌｉｃａｔｉｏｎｓ”
Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，
Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ
［３］米国特許第５，５３２，１７５号
［４］ニュールンベルク（Ｎｕｅｒｎｂｅｒｇｋ）ＤＭら。（１９９９年），
『マイクロエレクトロニクスと製造（Ｍｉｋｒｏｅｌｅｋｔｒｏｎｉｋ  ｕｎｄ  Ｆｅｒｔｉｇｕｎｇ）』の「お熱いのがお好き−シリコン・オン・インシュレータ素子とその特徴（Ｍａｃｈｅ  ｍoｇｅｎ’ｓ  ｈｅｉs−Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ  Ｂａｕｅｌｅｍｅｎｔｅ  ｕｎｄ  ｉｈｒｅ  Ｂｅｓｏｎｄｅｒｈｅｉｔｅｎ）」
６１−６４頁
［５］ドイツ特許公開公報ＤＥ  １９８  ２３  ２１２  Ａ１
［６］ドイツ特許公開公報ＤＥ  １９８  ５７  ０５９  Ａ１
［７］米国特許第５，２７３，９１５号
【図面の簡単な説明】
【００９４】
【図１Ａ】図１Ａは、マスクを設定することによりトランジスタ特性を定義する、先行技術による電界効果トランジスタを示す。
【図１Ｂ】図１Ｂは、マスクを設定することによりトランジスタ特性を定義する、別の先行技術による電界効果トランジスタを示す。
【図２Ａ】図２Ａは、低電力応用での電界効果トランジスタのゲート長さ、チャネル長さ、スペーサ層の厚さおよびドーパント断面の関係を示す概略図である。
【図２Ｂ】図２Ｂは、高性能応用での電界効果トランジスタのゲート長さ、チャネル長さ、スペーサ層の厚さおよびドーパント断面の関係を示す概略図である。
【図３Ａ】図３Ａは、低電力応用での電界効果トランジスタの入力特性曲線を示す図である。
【図３Ｂ】図３Ｂは、低電力応用での電界効果トランジスタの出力特性曲線を示す図である。
【図４Ａ】図４Ａは、高性能応用での電界効果トランジスタの入力特性曲線を示す図である。
【図４Ｂ】図４Ｂは、高性能応用でのトランジスタの出力特性曲線を示す図である。
【図５】図５Ａ〜５Ｄは、本発明の第一の例示の実施の形態による、所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタの製造方法の、別々の時点での層シーケンスを示す。
【図６】図  ６Ａ〜６Ｄは、本発明の第二の例示の実施の形態による、所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタの製造方法の、別々の時点での層シーケンスを示す。
【図７】図７は、本発明による、別のスペーサ層を形成することによる層シーケンスを示す。
【図８Ａ】図８Ａは、ダブルゲート電界効果トランジスタを示す。
【図８Ｂ】図８Ｂは、フィン電界効果トランジスタを示す。
【図８Ｃ】図８Ｃは、縦型電界効果トランジスタを示す。
【符号の説明】
【００９５】
参照記号リスト
１００  ＳＯＩ電界効果トランジスタ
１０１  シリコン基板
１０２  二酸化ケイ素層
１０３  アンドープシリコン層
１０４  ゲート領域
１０５  ゲート絶縁層
１０６  第一のソース／ドレイン領域
１０７  第二のソース／ドレイン領域
１０８  チャネル領域
１１０  ＳＯＩ電界効果トランジスタ
２００  図
２０１  左側スペーサ層
２０２  右側スペーサ層
２０３  ゲート領域
２０４  第一のソース／ドレイン領域
２０５  第二のソース／ドレイン領域
２０６  シリコン層
２１０  図
２２０  図
２３０  図
２４０  図
２５０  図
２６０  図
２７０  図
２８０  図
３００  図
３０１  横軸
３０２  縦軸
３０３  第一の曲線
３０４  第二の曲線
３１０  図
３１１  横軸
３１２  縦軸
３１３  第三の曲線
３１４  第四の曲線
４００  図
４０１  横軸
４０２  縦軸
４０３  第一の曲線
４０４  第二の曲線
４１０  図
４１１  横軸
４１２  縦軸
４１３  第三の曲線
４１４  第四の曲線
５００  層シーケンス
５０１  ＳＯＩ基板
５０２  シリコン基板
５０３  二酸化ケイ素層
５０４  シリコン層
５０５  第一のゲート絶縁層
５０６  第一のゲート領域
５０７  第一のＴＥＯＳ保護層
５１０  層シーケンス
５１１  第二のゲート絶縁層
５１２  第二のゲート領域
５１３  第二のＴＥＯＳ保護層
５２０  層シーケンス
５２１  第一のソース／ドレイン領域
５２２  第二のソース／ドレイン領域
５３０  層シーケンス
５３１  フォトレジスト
５４０  層シーケンス
５４１  第一のスペーサ層
５５０  層シーケンス
５５１  第二のスペーサ層
５６０  層シーケンス
５６１  追加のフォトレジスト
５７０  層シーケンス
５７１  第三のソース／ドレイン領域
５７２  第四のソース／ドレイン領域
６００  層シーケンス
６１０  層シーケンス
６２０  層シーケンス
６２１  スペーサ層
６３０  層シーケンス
６４０  層シーケンス
６５０  層シーケンス
６５１  ＴＥＯＳ層
６６０  層シーケンス
６６１  第一のソース／ドレイン領域
６６２  第二のソース／ドレイン領域
６６３  第三のソース／ドレイン領域
６６４  第四のソース／ドレイン領域
６７０  層シーケンス
７００  層シーケンス
７０１  スペーサ側壁
８００  ダブルゲートトランジスタ
８０１  チャネル領域
８０２  第一のゲート領域
８０３  第二のゲート領域
８０４  第一のソース／ドレイン領域
８０５  第二のソース／ドレイン領域
８０６  シリコン基板
８０７  二酸化ケイ素層
８０８  第一のスペーサ領域
８０９  第二のスペーサ領域
８２０  フィン電界効果トランジスタ
８２１  第一のスペーサ領域
８２２  第二のスペーサ領域
８２３  第三のスペーサ領域
８２４  第四のスペーサ領域
８４０  縦型電界効果トランジスタ
８４１  バルクシリコン
８４２  第一のスペーサ領域
８４３  第二のスペーサ領域
【図１Ａ】
2005529479.tif 000003
【図１Ｂ】
2005529479.tif 000004
【図２Ａ】
2005529479.tif 000005
【図２Ｂ】
2005529479.tif 000006
【図３Ａ】
2005529479.tif 000007
【図３Ｂ】
2005529479.tif 000008
【図４Ａ】
2005529479.tif 000009
【図４Ｂ】
2005529479.tif 000010
【図５Ａ】
2005529479.tif 000011
【図５Ｂ】
2005529479.tif 000012
【図５Ｃ】
2005529479.tif 000013
【図５Ｄ】
2005529479.tif 000014
【図６Ａ】
2005529479.tif 000015
【図６Ｂ】
2005529479.tif 000016
【図６Ｃ】
2005529479.tif 000017
【図６Ｄ】
2005529479.tif 000018
【図７】
2005529479.tif 000019
【図８Ａ】
2005529479.tif 000020
【図８Ｂ】
2005529479.tif 000021
【図８Ｃ】
2005529479.tif 000022
【手続補正書】
【提出日】平成16年11月22日(2004.11.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
以下を含む、所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタの製造方法。
・ゲート絶縁層とゲート領域とを有する縦区分層シーケンスを基板上に形成し、アンドープ基板を用い、
・所定の厚さを有するスペーサ層を少なくとも縦区分層シーケンスの側壁の一部に形成し、
・基板の２つの表面領域にドーパントを導入することにより、所定のドーパント濃度断面を有する２つのソース／ドレイン領域を形成し、これらの領域はスペーサ層に隣接し、層シーケンスとスペーサ層とは、２つのソース／ドレイン領域の間の基板の表面領域にドーパントを導入しないようにする被覆構造を形成するように設けられ、
・スペーサ層の厚さを設定し、かつ、ドーパント濃度断面を設定することにより設定されたＳＯＩ電界効果トランジスタのトランジスタ特性。
【請求項２】
以下を所定のトランジスタ特性として設定する請求項１に記載の方法。
・２つのソース／ドレイン領域の間のチャネル領域の長さ、
・閾値電圧、
・漏れ電流特性、
・最大電流および／または
・トランジスタ特性曲線。
【請求項３】
以下を用いてスペーサ層を形成することにより、スペーサ層の厚さを設定する請求項１または２に記載の方法。
・化学気相成長方法または
・原子層成膜方法。
【請求項４】
以下を用いて２つのソース／ドレイン領域を形成する請求項１〜３のいずれか１つに記載の方法。
・イオン打ち込み方法または
・拡散方法、
種類、濃度および／またはドーパント原子の拡散特性を選択することにより、ドーパント濃度断面が設定される。
【請求項５】
以下を選択することにより、ＳＯＩ電界効果トランジスタのトランジスタ特性を設定する請求項１〜４のいずれか１つに記載の方法。
・ゲート領域の材料、
・基板のドーパント濃度および／または
・基板のドーパント断面。
【請求項６】
以下を用いて基板のドーパント断面を設定する請求項５に記載の方法。
・ポケットドープおよび／または
・レトログレードウェル。
【請求項７】
ＳＯＩ電界効果トランジスタの製造方法により、基板の上および／または内部に第二のＳＯＩ電界効果トランジスタを形成し、第二のＳＯＩ電界効果トランジスタのトランジスタ特性は、ＳＯＩ電界効果トランジスタのトランジスタ特性と異なるように設定される、
請求項１〜６のいずれか１つに記載の方法。
【請求項８】
ＳＯＩ電界効果トランジスタの異なるトランジスタ特性は、第二のＳＯＩ電界効果トランジスタの異なるトランジスタ特性と、スペーサ層の厚さが全く異なる、
請求項７に記載の方法。
【請求項９】
ＳＯＩ電界効果トランジスタの製造方法により、基板のおよび／または内部に第三のＳＯＩ電界効果トランジスタを形成し、第三のＳＯＩ電界効果トランジスタのトランジスタ特性はＳＯＩ電界効果トランジスタのトランジスタ特性と同様に設定し、ＳＯＩ電界効果トランジスタと第三のＳＯＩ電界効果トランジスタの電導型は互いに相補する、
請求項１〜８のいずれか１つに記載の方法。
【請求項１０】
ＳＯＩ電界効果トランジスタのゲート領域および第二のＳＯＩ電界効果トランジスタのゲート領域、またはＳＯＩ電界効果トランジスタのゲート領域、第二のＳＯＩ電界効果トランジスタのゲート領域および第三のＳＯＩ電界効果トランジスタのゲート領域を同じ材料で形成する、
請求項７〜９のいずれか１つに記載の方法。
【請求項１１】
ゲート領域の材料が、高ｐドープポリシリコンおよび高ｎドープポリシリコンの仕事関数の値の算術平均と本質的に同じ仕事関数の値を有する、
請求項１０に記載の方法。
【請求項１２】
ゲート領域の材料が以下のものである請求項１０または１１に記載の方法。
・ゲルマニウム、
・タングステン、
・タンタルおよび／または
・窒化チタン。
【請求項１３】
ゲート領域の材料は、仕事関数が４．４５電子ボルト〜４．９５電子ボルトである、
請求項１１または１２に記載の方法。
【請求項１４】
２つのＳＯＩ電界効果トランジスタのうちの１つが低い漏れ電流を、他方が低い閾値電圧を持つように最適化して、ＳＯＩ電界効果トランジスタのトランジスタ特性と第二のＳＯＩ電界効果トランジスタのトランジスタ特性とを設定する、
請求項７〜１３のいずれか１つに記載の方法。
【請求項１５】
少なくとも１つのＳＯＩ電界効果トランジスタを以下のトランジスタとして形成する請求項１〜１４のいずれか１つに記載の方法。
・縦型トランジスタ
・少なくとも２つのゲート端子を有するトランジスタ、
または
・フィンＦＥＴ。
【請求項１６】
以下を含む、請求項７〜１５のいずれか１つに記載の方法。
・ＳＯＩ電界効果トランジスタのソース／ドレイン領域を形成する間、保護層により、第二のＳＯＩ電界効果トランジスタがドープされないように保護し、および／または
・第二のＳＯＩ電界効果トランジスタのソース／ドレイン領域を形成する間、保護層により、ＳＯＩ電界効果トランジスタがドープされないように保護する。
【請求項１７】
少なくとも１つのＳＯＩ電界効果トランジスタが、スペーサ層の上にさらに少なくとも１つスペーサ層を有する、
請求項７〜１６のいずれか１つに記載の方法。
【請求項１８】
以下を備える、所定のトランジスタ特性を有するＳＯＩ電界効果トランジスタ。
・基板上にゲート絶縁層とゲート領域とを有する縦区分層シーケンス、
・縦区分層シーケンスの側壁の少なくとも一部の上の所定の厚さのスペーサ層、
・基板の２つの表面領域内の、所定のドーパント濃度断面を有する２つのソース／ドレイン領域であって、これらの領域はスペーサ層に隣接し、層シーケンスとスペーサ層とは、ＳＯＩ電界効果トランジスタを形成する間に、２つのソース／ドレイン領域の間の基板の表面領域にドーパントが導入されないようにする被覆構造を形成するように設けられ、
・スペーサ層の厚さを設定し、かつ、ドーパント濃度断面を設定することにより設定されたＳＯＩ電界効果トランジスタのトランジスタ特性。
【国際調査報告】
2005529479.tif 000023
2005529479.tif 000024
2005529479.tif 000025
2005529479.tif 000026
2005529479.tif 000027
2005529479.tif 000028