(57)【要約】  チャージポンプ回路の出力に正電流を供給するための正電流出力回路、チャージポンプ回路の出力に負電流を供給するための負電流出力回路、チャージポンプ回路が、正電流と負電流のミスマッチを低減させ、電流ミスマッチがあれば、これをＰＬＬループフィルタキャパシタンスの中に統合されるように調整することを可能にするための校正ユニットを備えるチャージポンプ回路が開示される。
2005514812.tif 000002
【特許請求の範囲】
【請求項１】
チャージポンプ回路であって、
前記チャージポンプ回路の出力に正電流を供給するための正電流出力回路と、
前記チャージポンプ回路の出力に負電流を供給するための負電流出力回路と、
前記チャージポンプ回路が、正電流と負電流の間の電流差を縮小するように調整されることを可能にし、電流差があれば、これがフェーズロックループフィルタのキャパシタンスに統合されるようにする校正手段と、
を備えることを特徴とするチャージポンプ回路。
【請求項２】
請求項１に記載のチャージポンプ回路であって、
前記校正手段は、前記チャージポンプの出力電圧が基準電圧と等しくなるようにするためのプリチャージ手段を備えることを特徴とするチャージポンプ回路。
【請求項３】
請求項１に記載のチャージポンプ回路であって、
前記校正手段は、ループフィルタ電圧を基準電圧と比較するための比較手段を備えることを特徴とするチャージポンプ回路。
【請求項４】
請求項１に記載のチャージポンプ回路であって、
前記校正手段は、電流差を測定し、電流を調整し、電流差を再度測定することにより、電流差を実質的にゼロになるまで減少させるための反復的電流低減手段を備えることを特徴とするチャージポンプ回路。
【請求項５】
請求項１に記載のチャージポンプ回路であって、
前記チャージポンプ回路は、フェーズロックループ出力を備えるフェーズロックループ周波数シンセサイザの中で使用され、前記校正手段は、前記回路の動作中、前記フェーズロックループ出力が不要なときに作動することを特徴とするチャージポンプ回路。
【請求項６】
チャージポンプ回路であって、
第一のバイアストランジスタを通じて基準電流を画定し、それに関連する第一の低出力インピーダンスを有するよう動作する基準電流回路と、前記基準電流回路は、第一の出力トランジスタに接続され、前記チャージポンプ回路の出力に負電流を供給し、
ひとつの接続ノードにおいて前記基準電流回路に接続され、前記接続ノードにおける前記出力電圧を複製し、前記基準電流が第二の低インピーダンスを有する第二のバイアストランジスタ内で画定されるように動作する複製フィードバック回路と、前記複製フィードバック回路は第二の出力トランジスタに接続され、前記チャージポンプ回路の前記出力に正電流を供給し、
前記チャージポンプ回路が、前記正電流と負電流との差を低減させるよう調整されることを可能にする校正手段と、
を備えることを特徴とするチャージポンプ回路。
【請求項７】
請求項６に記載のチャージポンプ回路であって、
前記校正手段は、前記チャージポンプの出力電圧が基準電圧と等しくなるようにするプリチャージ手段を備えることを特徴とするチャージポンプ回路。
【請求項８】
請求項６に記載のチャージポンプ回路であって、
前記校正手段は、電流差がフェーズロックループフィルタのキャパシタンスの中に統合されるようにする統合手段を備えることを特徴とするチャージポンプ回路。
【請求項９】
請求項６に記載のチャージポンプ回路であって、
前記校正回路は、ループフィルタ電圧を基準電圧と比較する比較手段を備えることを特徴とするチャージポンプ回路。
【請求項１０】
請求項６に記載のチャージポンプ回路であって、
前記校正手段は、電流ミスマッチを測定し、前記回路を調整し、電流ミスマッチを再度測定することによって、電流ミスマッチを実質的にゼロの数値まで低減させる反復的電流低減手段を備えることを特徴とするチャージポンプ回路。
【請求項１１】
請求項６に記載のチャージポンプ回路であって、
前記チャージポンプ回路は、フェーズロックループ出力を備えるフェーズロックループ周波数シンセサイザにおいて使用され、前記校正手段は、前記回路の動作中に前記フェーズロック出力が不要なときに動作することを特徴とするチャージポンプ回路。
【請求項１２】
チャージポンプ回路であって、
正の入力ポートと負の入力ポートを有する第一の演算増幅器を含む基準電流回路と、前記基準電流回路は、第一のバイアストランジスタを通じて基準電流を確定し、それに関連する第一の低出力インピーダンスを有するよう動作し、第一の出力トランジスタに接続され、前記チャージポンプ回路の出力に負電流を供給し、
正の入力ポートと負の入力ポートを有する第二の演算増幅器を含むレプリケーションフィードバック回路と、前記レプリケーションフィードバック回路は接続ノードにおいて前記基準電流回路に接続され、前記基準電流が第二のバイアストランジスタの中で確定されるように前記接続ノードでの前記出力電圧を複製し、第二の低インピーダンスを有するように動作し、第二の出力トランジスタに接続され、前記チャージポンプ回路の出力に正電流を供給し、
前記チャージポンプ回路が、前記第一と第二の演算増幅器の前記正の入力ポートを前記チャージポンプの前記出力電圧に接続し、前記第一と第二の演算増幅器の負の入力ポートを基準電圧に接続するよう構成変更することができるようにする、構成変更手段と、
を備えることを特徴とするチャージポンプ回路。
【請求項１３】
請求項１２に記載のチャージポンプ回路であって、
前記チャージポンプ回路はさらに、前記チャージポンプ回路が、前記チャージポンプ回路の出力への前記正電流と負電流の差があればこれを実質的にゼロに減少させるよう調整可能にする校正手段を備えることを特徴とするチャージポンプ回路。
【請求項１４】
請求項１２に記載のチャージポンプ回路であって、
前記構成変更手段は、前記第一と第二の演算増幅器への前記正と負の入力信号を制御するための複数のスイッチを備えることを特徴とするチャージポンプ回路。
【請求項１５】
請求項１２に記載のチャージポンプ回路であって、
前記チャージポンプ回路はさらに、前記電流差がフェーズロックループフィルタのキャパシタンスの中に統合されるようにするための統合手段を備えることを特徴とするチャージポンプ回路。
【請求項１６】
請求項１３に記載のチャージポンプ回路であって、
前記チャージポンプ回路は、フェーズロックループ出力を備えるフェーズロックループ周波数シンセサイザの中で使用され、前記校正手段は、前記回路の動作中、前記フェーズロックループ出力が不要なときに動作することを特徴とするチャージポンプ回路。
【請求項１７】
フェーズロックループ内のチャージポンプ回路の校正方法であって、
ＰＬＬループフィルタコンデンサの電圧が基準電圧と等しくなるようにするステップと、
電流差をフェーズロックループフィルタのキャパシタンスの中に統合するステップと、
ＰＬＬループフィルタ電圧を基準電圧と比較するステップと、
を含むことを特徴とする方法。
【請求項１８】
請求項１７に記載の方法であって、
さらに、前記チャージポンプ回路の電流差を低減させるように前記チャージポンプ回路を調整するステップを含むことを特徴とする方法。
【請求項１９】
請求項１８に記載の方法であって、
さらに、前記校正変更、統合、比較、調整ステップを、電流差が実質的にゼロに近づくまで繰り返すステップを含むことを特徴とする方法。
【請求項２０】
請求項１７に記載のチャージポンプ回路の校正方法であって、
前記方法は、前記回路の動作中、前記フェーズロックループ出力が不要なときに実行されることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザに関し、特にフェーズロックループ周波数シンセサイザで用いられるチャージポンプ回路に関する。
【背景技術】
【０００２】
周波数シンセサイザは、たとえば、無線周波数通信システムにおいて使用することができる。フェーズロックループ（ＰＬＬ）は、周波数シンセサイザのほか、今後の通信システムにおけるデータ回復、クロック回復をはじめとするさまざまなアプリケーションに使用することができる。
【０００３】
一般に、チャージポンプを有するＰＬＬ（タイプIIＰＬＬ）は、位相検出器、チャージポンプ回路、ループフィルタおよび電圧制御発振回路（ＶＣＯ）を備える。位相検出器は、入力基準信号とＶＣＯからのフィードバック信号との位相の差を検出する。チャージポンプ回路は、ループフィルタに電荷を加える、たとえば固定値ＩＵＰの正電流源または、位相検出器によって出力されるエラー信号に応答して、ループフィルタから電荷を取り除く、たとえば固定値ＩＤＯＷＮの負電流源を発生する。ＶＣＯは、ループフィルタを通る制御電圧を使い、ＰＬＬフィードバック信号と入力基準信号の周波数差を最小限にする。
【０００４】
ＰＬＬ周波数シンセサイザの性能は、チャージポンプ回路の性能に左右される。あるアプリケーションにおいては、チャージポンプ回路が、よいバランスのために非常によくマッチする上昇（ＩＵＰ）または下降（ＩＤＯＷＮ）固定電流を供給する。ＰＬＬチャージポンプ回路においてマッチした電流を供給するためのひとつの方法は、基準回路とレプリケーションフィードバック回路を別々に提供することである。たとえば、米国特許第６，１０７，８８９号は、トランジスタ２０８を流れるバイアス電流を生成する基準電流ループ２０２と、出力トランジスタ２３０に、トランジスタ２２８と同じバイアス状態を強制的に持たせる２つのフィードバックループを有するレプリケーションループ２０４を備える、周波数シンセサイザ用チャージポンプ回路２００を開示している。回路２００は、基準電流ループ２０２のほかに第二のフィードバックレプリケーションループ２０４を利用し、トランジスタ２０８上に、出力トランジスタ２１４とまったく同じバイアス状態を作る。回路２００の電流源は、特にコンポーネントがマッチしていれば、十分に一致する。しかしながら、よくマッチしていないコンポーネントがあると（たとえば、トランジスタ２０８と２１４が十分にマッチしていない、あるいはトランジスタ２２８と２３０が十分にマッチしていないと）、回路２００が供給する電流源が十分にマッチしたものとならない場合がある。
【０００５】
そこで、回路のコンポーネントがマッチしていない場合に、マッチした電源電流を供給するチャージポンプ回路が必要である。
【０００６】
また、効率的かつ経済的に製造できるチャージポンプ回路も必要である。
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明はチャージポンプ回路を提供するものであり、このチャージポンプ回路は、チャージポンプ回路の出力に正電流を供給するための正電流出力回路と、チャージポンプ回路の出力に負電流を供給する負電流出力回路と、正電流と負電流の電流ミスマッチを低減させ、電流不一致がフェーズロックループフィルタのキャパシタンスの中に統合されるようにチャージポンプ回路が調整されることを可能にする校正ユニットとを備える。
【０００８】
ひとつの実施形態において、回路は、基準電流回路とレプリケーションフィードバック回路でなる。基準電流回路は、第一のバイアストランジスタを通じて基準電流を画定し、これに関連する第一の低出力インピーダンスを持つように動作する。基準電流回路は、第一の出力トランジスタに接続され、チャージポンプ回路の出力に負電流を供給する。レプリケーションフィードバック回路は、接続ノードにおいて基準電流回路に接続され、接続ノードでの出力電圧を複製し、基準電流が第二のバイアストランジスタの中で画定され、第二の低インピーダンスを持つように動作する。レプリケーションフィードバック回路は、第二の出力トランジスタに接続され、チャージポンプ回路の出力に正電流を供給する。
【発明を実施するための最良の形態】
【０００９】
以下の説明は、添付の図面を参照しながらさらによく理解することができる。なお、各図面は一例を説明するためのものである。
【００１０】
図２において、本発明の一実施形態によるチャージポンプ回路１０は、基準部１２とレプリケーション部１４を備える。基準部１２は演算増幅器１６を備え、その出力は、ｎ型ＭＯＳＦＥＴトランジスタ１８のゲートに接続される。トランジスタ１８のソースは、ノード２０に接続され、ノード２０は、値Ｒ１を有する抵抗器２２を介して、低電圧供給源ＶＥＥに接続されている。ノード２０はまた、通常の動作中にスイッチ２４が第一の位置にあるとき、このスイッチ２４を通じて、演算増幅器１６の負の入力に接続される。演算増幅器１６の負の入力は、スイッチ２４が第二の構成変更位置にあるとき、基準電圧ＶＲＥＦに接続される。トランジスタ１８のドレインはノード２６に接続され、ノード２６は回路１０の基準部１２とレプリケーション部１４を相互に接続する。トランジスタ１８のゲートはまた、スイッチ３０が第一のトランジスタ連結位置にあるとき、このスイッチ３０を介して出力ｎ型ＭＯＳＦＥＴトランジスタ２８のゲートにも接続される。出力トランジスタ２８のゲートは、スイッチ３０が第二のトランジスタ絶縁位置にあるとき、ＶＥＥに接続される。出力トランジスタ２８のソースは、値Ｒ２を有する抵抗器３２を通じてＶＥＥに接続される。出力トランジスタ２８のドレインは、チャージポンプ回路１０の出力ノード３４に接続される。出力ノード３４は、ループフィルタＶＬＦのための出力信号を供給する。演算増幅器１６の正の入力は、通常の動作中にスイッチ３６が第一の位置にあるとき、基準電圧ＶＲＥＦに接続され、第二の構成変更位置にあるとき、出力ノード３４に接続される。値Ｒ１とＲ２は、ある実施形態においては同じでもよく、あるいは適合するよう拡縮されたトランジスタ１８と２８に合わせて拡縮してもよい。
【００１１】
回路１０のレプリケーション部１４は演算増幅器３８を備え、演算増幅器３８の負の入力は、通常の動作中にスイッチ４０が第一の位置にあると、出力ノード３４に接続される。演算増幅器３８の負の入力は、スイッチ４０が第二の構成変更位置にあると、基準電圧ＶＲＥＦに接続される。演算増幅器３８の正の入力は、通常の動作中にスイッチ４２が第一の位置にあるとき、ノード２６に接続され、スイッチ４２が第二の構成変更位置にあると、出力ノード３４に接続される。演算増幅器３８の出力は、ｐ型ＭＯＳＦＥＴトランジスタ４４のゲートに接続される。トランジスタ４４のソースは、高電圧源ＶＣＣに接続され、トランジスタ４４のドレインはノード２６に接続される。トランジスタ４４のゲートはまた、スイッチ４８が第一のトランジスタ連結位置にあるとき、このスイッチ４８を介して出力ｐ型ＭＯＳＦＥＴトランジスタ４６のゲートに接続される。出力トランジスタ４６のゲートは、スイッチ４８が第二のトランジスタ絶縁位置にあるとき、ＶＣＣに接続される。出力トランジスタ４６のソースはＶＣＣに接続され、出力トランジスタ４６のドレインは出力ノード３４に接続される。
【００１２】
スイッチ２４，３６，４０，４２は、たとえば、もっとも小さなＭＯＳＦＥＴスイッチとすることができる。別の実施形態においては、これらのスイッチをバイポーラ技術等、別の技術を使って実装してもよい。図の実施形態にはｎ型およびｐ型ＭＯＳＦＥＴトランジスタが使用されているが、当業者には、ＭＯＳＦＥＴトランジスタの代わりにバイポーラトランジスタも使用できることが推測できるであろう。
【００１３】
通常の動作中、スイッチ２４は第一の位置にあり、演算増幅器１６への負の入力をノード２０に接続し、スイッチ３６は第一の位置にあり、演算増幅器１６への正の入力を基準電圧ＶＲＥＦに接続し、スイッチ４０は第一の位置にあり、演算増幅器３８の負の入力をＶＬＦに接続し、スイッチ４２は第一の位置にあり、演算増幅器３８への正の入力をノード２６に接続する。回路は、基準電流として使用されるバイアス電流を確立するよう動作し、この基準電流は、ＶＬＦへの電流を増加させ（昇圧モード）、ＶＬＦへの電流を減少させ（減圧モード）、あるいは出力トランジスタ２８と４６が絶縁され、高インピーダンスを発生させる絶縁モードにするよう切り替えられて出力ＶＬＦにいたる。
【００１４】
特に、米国特許第６，１０７，８８９号に記載されているシステムと同様に（その開示は、引用をもって本願に援用する）、昇圧モードは、スイッチ３０が第二のトランジスタ絶縁位置にあり、トランジスタ２８のゲートをＶＥＥに接続し、スイッチ４８が第一のトランジスタ接続位置にあり、トランジスタ４４のゲートをトランジスタ４６のゲートに接続する場合に確立される。減圧モードは、スイッチ３０が第一のトランジスタ接続位置にあり、トランジスタ１８のゲートをトランジスタ２８のゲートに接続し、スイッチ４８が第二のトランジスタ絶縁位置にあり、トランジスタ４６のゲートをＶＣＣに接続する場合に確立される。絶縁モードは、スイッチ３０と４８が第二のトランジスタ絶縁位置にあり、トランジスタ２８のゲートをＶＥＥに接続し、トランジスタ４６のゲートをＶＣＣに接続する場合に確立される。
【００１５】
トランジスタ２８，４６は、回路１０のための出力装置である。トランジスタ１８，４４は、ノード２６での電圧が、演算増幅器３８の負のフィードバック動作によって、強制的にループフィルタの電圧にされるとき、基準電流ループを形成する。演算増幅器１６は、トランジスタ１８のゲート電圧を変化させることによって、トランジスタ１８の中の基準ループの基本電流をＶＲＥＦ／Ｒ１に設定し、ドレインがＶＬＦにセットされているため、出力インピーダンス効果を補償する。ループフィルタ電圧が変わると、演算増幅器１６はゲート電圧を変化させて基本電流を維持し、これはトランジスタ４４にも反映される。
【００１６】
図３に示すように、システム起動時等、校正ルーチンが要求されると、本発明の実施形態によるフェーズロックループの校正プロセスが始まる（ステップ３００）。回路１０は、スイッチ２４，３６，４０，４２を切り替えることによって構成変更される（ステップ３１０）。具体的には、これらのスイッチは構成変更位置にセットされ、この位置で、スイッチ２４は演算増幅器１６の負の入力をＶＲＥＦに接続し、スイッチ３６は演算増幅器１６の正の入力をＶＬＦに接続し、スイッチ４０は演算増幅器３８の負の入力をＶＲＥＦに接続し、スイッチ４２は演算増幅器３８の正の入力をＶＬＦに接続する。
【００１７】
構成変更状態では、チャージポンプは完全に対称で強力な電圧調整器として動作するようになる。ループフィルタコンデンサの電圧は、電圧ＶＲＥＦになる。すると、スイッチ２４，３６，４０，４２は各々の通常の第一の位置に戻る。
【００１８】
次に、システムは統合を実行し（ステップ３２０）、上昇または下降方向の電流ミスマッチがあるか感知する。これは、上昇および下降電流を同時に作動させることによって行われる。電流ミスマッチ（ゼロ以外の和の数値）が感知されると、これがＰＬＬループフィルタキャパシタンスに統合される。このプロセスにより、チャージポンプだけというよりも、チャージポンプとループフィルタの組み合わせのための校正が実現する。
【００１９】
所定時間経過後（たとえば、２００マイクロ秒）、システムはループフィルタ電圧をＶＲＥＦ電圧と比較する（ステップ３３０）。この比較結果に応じて、電流源が若干調整される（ステップ３４０）。一致しない電流の和の極性が変化し、ゼロを通過したことを示すまで（ステップ３５０）、上記のステップ（３１０−３４０）が繰り返される。差がゼロを通過すると、校正システムが終了する（ステップ３６０）。
【００２０】
図４に示すように、本発明の一実施形態によるチャージポンプ回路１０は、フェーズロックループ周波数シンセサイザ１００において使用することができる。特に、周波数シンセサイザは、基準クロック信号１１２とフィードバック信号１１４を受信する位相検出器１１０を備える。位相検出器の出力は、それぞれデジタルステートマシン１２２のＯＲゲートディスエーブル信号１２０とともに論理ＯＲゲート１１６，１１８に接続される上昇および下降表示信号を供給する。ＯＲゲート１１６，１１８の出力は、チャージポンプ回路１０に接続され、デジタルステートマシン１２２の構成変更出力信号１２４もまた、チャージポンプ回路１０に接続される。
【００２１】
基準電圧信号ＶＲＥＦは、チャージポンプ回路１０のほか比較器１２６に接続される。チャージポンプ回路１０の出力はループフィルタ１２８に接続され、また、比較器１２６にも接続される。ループフィルタ１２８の出力は、電圧制御発振回路１３０に接続され、その出力は周波数シンセサイザ１００の出力信号を供給する。この周波数シンセサイザの出力信号はまた、選択的に分周器１３２を通過してから、フィードバック信号１１４として位相検出器１１０にフィードバックされる。
【００２２】
通常の動作中、位相検出器１１０は、基準クロック信号１１２とフィードバック信号１１４との差を検出するよう動作する。位相の差に応答して、位相検出器は昇圧状態、減圧状態または高インピーダンス状態のいずれかにセットされる。昇圧状態は、基準クロック信号１１２の位相がフィードバック信号１１４のそれより大きいことがわかった場合に確立される。この場合、位相検出器１１０は上昇電流信号を発生し、この信号はＯＲゲート１１６に送信される。ＯＲゲート１１６の出力は、チャージポンプ回路の出力に正のソース電流を供給することにより、チャージポンプ回路を制御する。減圧状態は、基準クロック信号１１２の位相がフィードバック信号１１４のそれより小さいことがわかった場合に確立される。この場合、位相検出器１１０は下降電流信号を発生し、この信号はＯＲゲート１１８に送信される。ＯＲゲート１１８の出力は、チャージポンプ回路の出力に負のソース電流を供給することにより、チャージポンプ回路を制御する。高インピーダンス状態は、基準クロック信号とフィードバック信号１１４の位相が同じ（フェーズロック状態）であると、確立される。この場合、正負いずれのソース電流も生成されず、チャージポンプ回路１０は、チャージポンプ回路１０の出力で高インピーダンスを呈するよう構成される。ループフィルタ１２８は、電圧制御発振回路１３０への入力のための電圧を維持する。したがって、シンセサイザは通常の動作中、基準信号と出力信号が同じ位相であると検出され、シンセサイザがフェーズロック状態になるまで、電圧制御発振回路を調整するよう動作する。
【００２３】
校正中、デジタルステートマシン１２２は構成変更信号１２４を発生し、これにより、チャージポンプ回路１０のスイッチ２４，３６，４０，４２はそれぞれ、上述の構成変更位置に切り替えられる。すると、ＯＲゲート１１６，１１８の信号の通過は、デジタルステートマシン１２２のＯＲゲートディスエーブル信号１２０をハイ（ゼロ以外の数値）に設定することによってブロックされる。次に、ループフィルタ上の電圧は、図３のステップ３１０に関する上記の説明のように、電圧ＶＲＥＦとされる。その後スイッチ２４，３６，４０，４２は通常の位置にリセットされ、システムは図３のステップ３２０に関する上記の説明のように、統合を実行する。統合ステップ終了後、比較器１２６は、チャージポンプ回路１０からの出力信号を基準電圧信号ＶＲＥＦと比較し、図３のステップ３３０に関する上記の説明のように、ミスマッチが存在するかを判断する。ミスマッチがあれば、システムにより、チャージポンプ回路１０は図３のステップ３４０に関する上記の説明のように若干調整されることになる。各種の実施形態において、チャージポンプ回路は、図２の抵抗器２２の数値を増減することによって調整される。上記のサイクルは、図３のステップ３５０に関する上記の説明のように、ミスマッチがゼロに減少するまで繰り返される。次に、システムは通常の動作を再開し、ＯＲゲートディスエーブル信号がオフノンブロッキング(off non-blocking)状態（たとえば、ゼロボルト）にリセットされる。
【００２４】
したがって、上記のシステムにより、フェーズロックループ周波数シンセサイザは通常の動作を中止し、回路コンポーネントの本来的な特徴、つまりトランジスタ１８と２８、トランジスタ４４と４６、抵抗器２２と３２、増幅器１６と３８への入力の違い等によって存在する上昇／下降電流のミスマッチについて調整するよう校正されることが可能となる。ループフィルタ（エラー統合用）とチャージポンプ（ループフィルタプリチャージ用）等の既存の素子を使用することにより、上記の校正システムにはフェーズロックループそのもの以上のコスト増加は無視できる程度である。また、上記の校正システムは、精度の高いアナログ回路を必要としない。さらに、上記の校正システムであれば、チャージポンプ出力とループフィルタの間にスイッチを設けることによって生じるような、不要なノイズの発生リスクの増大を伴わない。
【００２５】
当業者は、本発明の意図と範囲から逸脱することなく、上記の実施形態に多数の改変や変更を加えられると推測することができるであろう。
【図面の簡単な説明】
【００２６】
【図１】先行技術によるチャージポンプ回路の例を示す図である。
【図２】本発明の一実施形態によるチャージポンプ回路の例を示す図である。
【図３】図２の回路の動作を示すフローチャートの例である。
【図４】図２のチャージポンプ回路を備えるＰＬＬ周波数シンセサイザのコンポーネント間の機能的関係の例を示す略図である。
【図１】
2005514812.tif 000003
【図２】
2005514812.tif 000004
【図３】
2005514812.tif 000005
【図４】
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【国際調査報告】
2005514812.tif 000007
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