(57)【要約】  交信システムであって、送信器と、受信器と、シリアルリンクとを含み、そのシリアルリンクにはエンコードデータ（例えば、ビデオ、オーディオ、及び選択的には他の補助データ）が送信器から受信器へ伝送される。シリアルリンクはＴＭＤＳ又はＴＭＤＳ状リンクとすることができるが、そのようにする必要はない。代表的な実施形態においては、エンコードオーディオデータのパケットがビデオデータのバーストの間のデータアイランド期間中にリンクの一つ以上のチャンネル上を伝送され、ピクセルクロックはリンク上を伝送され、受信器は、パケット内の時間コードデータと、ピクセルクロックとを用いてオーディオデータのためのクロックを再生する。本発明の他の局面は、エンコードデータ及びピクセルクロックをシリアルリンク上に送信させる送信器と、そのようなデータ及びピクセルクロックを受け取ってオーディオクロック再生を実行する受信器と、エンコードデータ及びピクセルクロックをシリアルリンク上で伝送して、伝送されたデータ及びピクセルクロックを用いてクロック再生を実行する方法である。
2005514836.tif 000002
【特許請求の範囲】
【請求項１】
交信システムであって、
受信器と、
送信器と、
前記送信器と受信器との間に少なくとも１つのビデオチャンネルを有するシリアルリンクとを備え、前記送信器は、ビデオデータ及びオーディオデータを受け取って、これらビデオデータ及びオーディオデータをエンコードすることによりエンコードビデオデータ及びエンコードオーディオデータを生成し、複数のアクティブビデオピリオド中にピクセルクロックに応答して前記エンコードビデオデータを示すコードワードを前記ビデオチャンネルを通じて前記受信器へ伝送し、且つ前記ピクセルクロックに応答してパケットを示すコードワードを前記リンクを通じて伝送することにより、エンコードされた補助データを含むパケットを複数のデータアイランド期間中に前記受信器へ伝送し、前記複数のデータアイランドの各々は、前記アクティブビデオピリオドの何れにも一致しなければ重畳もしない時間間隔であり、
前記エンコード補助データは前記エンコードオーディオデータを含み、前記送信器は少なくとも幾つかの前記パケットに時間コードデータを含めるように構成されており、前記時間コードデータはピクセルクロックと共にオーディオデータのためのオーディオクロックを示す交信システム。
【請求項２】
前記送信器が、制御データピリオド期間中に前記ビデオチャンネルを通じて制御データを受信器へ伝送するように構成され、制御データピリオドは、前記複数のデータアイランドの何れにも一致しなければ重畳もせず、且つ前記アクティブビデオピリオドの何れにも一致しなければ重畳もしない請求項１記載のシステム。
【請求項３】
前記リンクが、クロックチャンネルを有するＴＭＤＳリンクであり、且つ前記エンコードビデオデータを示す前記コードワードと前記パケットを示す前記コードワードがＴＭＤＳコードワードであると共に、前記送信器が前記ピクセルクロックを前記クロックチャンネルを通じて伝送するように構成されている請求項１記載のシステム。
【請求項４】
前記リンクがクロックチャンネルを有し、前記送信器がピクセルクロックを前記受信器へ前記クロックチャンネルを通じて伝送するように構成されており、前記時間コードデータがタイムスタンプを表し、前記パケットの少なくとも一部の各々が前記タイムスタンプの１つを示す時間コードデータを表し、前記受信器が前記ピクセルクロック及び前記時間コードデータに応答してオーディオクロックを再生するように構成されている請求項１記載のシステム。
【請求項５】
前記送信器が、
周波数デバイダーを含み、この周波数デバイダーは、周波数Ｆを有するマスターオーディオクロックを受け取るように接続され、且つそのマスターオーディオクロックに応答して周波数Ｆ／Ｎを有する中間クロックを生成するように構成され、ここでＮは分母値であり、
前記送信器はサイクル時間カウンタを更に含み、このサイクル時間カウンタは前記中間クロック及び前記ピクセルクロックを受け取るように接続され、且つ前記タイムスタンプを生成するように構成されて、各タイムスタンプの各々は、前記中間クロックのもっとも最近のサイクル期間中に経過したピクセルクロックサイクルの数を表す請求項４記載のシステム。
【請求項６】
前記パケットの少なくとも一部の各々が、前記タイムスタンプの１つと、この１つの前記タイムスタンプを生成するように採用された前記分母値Ｎとを表す時間コードデータを含む請求項５記載のシステム。
【請求項７】
前記パケットの各々が、ヘッダーと、少なくとも２つのサブパケットと、複数の所定のフォーマットから選択されたフォーマットとを有し、各々のパケットの前記ヘッダーは前記パケットの前記フォーマットを示す請求項１記載のシステム。
【請求項８】
前記リンクがクロックチャンネルを有し、前記送信器が、前記ピクセルを前記受信器へ前記クロックチャンネルを通じて伝送するように構成され、前記時間コードデータがタイムスタンプを表し、前記パケットがクロック再生パケットを含み、そのクロック再生パケットの各々のサブパケットの少なくとも１つが、前記タイムスタンプの１つを表す時間コードデータを含むと共に、前記受信器が前記ピクセルクロック及び前記時間コードデータに応答して前記オーディオクロックを再生するように構成されている請求項７記載のシステム。
【請求項９】
前記クロック再生パケットの各々のヘッダーが、所定の時間スロットにクロック再生パケットコードを含む請求項８記載のシステム。
【請求項１０】
前記送信器が、
周波数デバイダーを含み、この周波数デバイダーは、周波数Ｆを有するマスターオーディオクロックを受け取るように接続され、且つそのマスターオーディオクロックに応答して周波数Ｆ／Ｎを有する中間クロックを生成するように構成され、ここでＮは分母値であり、
前記送信器はサイクル時間カウンタを更に含み、このサイクル時間カウンタは前記中間クロック及び前記ピクセルクロックを受け取るように接続され、且つ前記タイムスタンプを生成するように構成されて、各タイムスタンプの各々は、前記中間クロックのもっとも最近のサイクル期間中に経過したピクセルクロックサイクルの数を示す請求項８記載のシステム。
【請求項１１】
前記パケットの少なくとも一部の各々が、前記タイムスタンプの１つと、この１つの前記タイムスタンプを生成するように採用された前記分母値Ｎとを表す時間コードデータを含む請求項１０記載のシステム。
【請求項１２】
少なくとも１つのビデオチャンネルと少なくとも１つのビデオクロックチャンネルとを有するシリアルリンクに接続するように構成された送信器であって、
ビデオデータを受け取るように接続された少なくとも１つの入力及びオーディオデータを受け取るように接続された少なくとも１つの入力と、
前記ビデオクロックチャンネルに接続するように構成されたクロック出力を含み、前記リンクに接続するように構成された少なくとも２つの出力と、
前記出力と各々の前記入力との間に接続された回路系であり、この回路系は、前記ビデオデータ及びオーディオデータをエンコードすることによりエンコードビデオデータ及びエンコードオーディオデータを生成し、アクティブビデオピリオド期間中にピクセルクロックに応答して前記出力の少なくとも１つへ前記エンコードビデオデータを表すコードワードを表明し、前記データアイランド期間中に前記出力の少なくとも１つにエンコードされた補助データを含むパケットを表明し、且つ前記クロック出力へ前記ピクセルクロックを表明するように接続された回路系とを備え、
前記複数のデータアイランドの各々は、前記アクティブビデオピリオドの何れにも一致しなければ重畳もしない時間間隔であり、前記エンコード補助データは前記エンコードオーディオデータを含み、前記回路系は少なくとも幾つかの前記パケットに時間コードデータを含めるように構成されており、前記時間コードデータはタイムスタンプを表し、前記時間コードデータはピクセルクロックと共にオーディオデータのためのオーディオクロックを表す送信器。
【請求項１３】
前記送信器が、
周波数デバイダーを含み、この周波数デバイダーは、周波数Ｆを有するマスターオーディオクロックを受け取るように接続され、且つそのマスターオーディオクロックに応答して周波数Ｆ／Ｎを有する中間クロックを生成するように構成され、ここでＮは分母値であり、
前記送信器はサイクル時間カウンタを更に含み、このサイクル時間カウンタは前記中間クロック及び前記ピクセルクロックを受け取るように接続され、且つ前記タイムスタンプを生成するように構成されて、各タイムスタンプの各々は、前記中間クロックのもっとも最近のサイクル期間中に経過したピクセルクロックサイクルの数を表す請求項１２記載の送信器。
【請求項１４】
前記パケットの少なくとも一部の各々が、前記タイムスタンプの１つと、この１つの前記タイムスタンプを生成するように採用された前記分母値Ｎとを表す時間コードデータを含む請求項１３記載の送信器。
【請求項１５】
前記周波数デバイダーは、前記マスターオーディオクロックの周波数ＦがＦ＝Ｚ＊Ｆｓを満たすときに中間クロックを生成するように構成されており、ここでＦｓはオーディオサンプルレート、Ｚ＝Ｙ＊１２８、Ｙは少なくとも整数１及び整数２を含む整数のセットにおける任意の整数である請求項１３記載の送信器。  
【請求項１６】
前記回路系は、サンプルレートＦｓを有するオーディオデータをエンコードするように構成されており、ここでＦｓは少なくとも２つの異なるサンプルレートのセットにおける任意のサンプルレートであると共に、前記周波数デバイダーは、前記マスターオーディオクロックの周波数ＦがＦ＝Ｚ＊ＦＬを満たすときに中間クロックを生成するように構成されており、ここでＦＬは前記セットにおける前記サンプルレートの最大共通因数であり、Ｚは整数である請求項１３記載の送信器。
【請求項１７】
前記回路系が、入力マスターオーディオクロックを受け取るように接続され、且つ自動位相調整を実行して前記マスターオーディオクロックを前記ピクセルクロックに同期させることにより、前記入力マスターオーディオクロックから前記マスターオーディオクロックを生成するように構成されている請求項１３記載の送信器。
【請求項１８】
前記回路系が、入力マスターオーディオクロックを受け取るように接続されていると共に、前記入力マスターオーディオクロックの多重位相シフトバージョンを生成することにより前記入力マスターオーディオクロックから前記マスターオーディオクロックを生成し、且つ前記マスターオーディオクロックとして前記位相シフトバージョンの１つを自動的に選択し、その１つの前記位相シフトバージョンは、前記周波数デバイダーへの前記１つの前記位相シフトバージョンの表明に応答して発生される前記タイムスタンプのシーケンスにおける低減又は最小化されたジッタをもたらす傾向にあるように構成されている請求項１３記載の送信器。
【請求項１９】
前記回路系が、前記ピクセルクロックで前記入力マスターオーディオクロックをサンプリングすることにより、前記入力マスターオーディオクロックの第１位相シフトバージョンを生成し、且つ前記ピクセルクロックの反転バージョンで前記入力マスターオーディオクロックをサンプリングすることにより、前記入力マスターオーディオクロックの第２位相シフトバージョンを生成するように構成されている請求項１３記載の送信器。
【請求項２０】
前記回路系が、前記ピクセルクロックの遅延又は位相シフトバージョンで前記入力マスターオーディオクロックをサンプリングすることにより、前記入力マスターオーディオクロックの第１位相シフトバージョンを生成し、且つ前記ピクセルクロックの他の遅延又は位相シフトバージョンで前記入力マスターオーディオクロックをサンプリングすることにより、前記入力マスターオーディオクロックの第２位相シフトバージョンを生成するように構成されている請求項１８記載の送信器。
【請求項２１】
前記回路系が、記入力マスターオーディオクロックを受け取るように接続されており、前記ピクセルクロックの周波数よりも大きな周波数を有するクロックで前記入力マスターオーディオクロックをサンプリングすることにより、前記入力マスターオーディオクロックから前記マスターオーディオクロックを生成するように構成されている請求項１３記載の送信器。
【請求項２２】
前記回路系が、前記入力マスターオーディオクロックを前記ピクセルクロックの立ち上がりエッジと立ち下がりエッジとの両方でサンプリングすることにより、前記入力マスターオーディオクロックから前記マスターオーディオクロックを生成するように構成されている請求項２１記載の送信器。
【請求項２３】
前記回路系が、
タイムスタンプ値を記憶するプログラム可能なレジスタを含むと共に、前記回路系は、前記パケットの少なくとも一部の各々に前記時間スタンプ値を表す時間コードデータを含めるように構成されている請求項１２記載の送信器。
【請求項２４】
前記タイムスタンプ値がマスターオーディオクロックのＮ連続サイクル期間中に生じるピクセルクロックサイクルの数を表し、ここでＮは分母値である請求項２３記載の送信器。
【請求項２５】
少なくとも１つのビデオチャンネルと少なくとも１つのビデオクロックチャンネルとを有するシリアルリンクに接続するように構成された受信器であって、
前記ビデオクロックチャンネルに接続するように構成されたクロック入力を含み、前記リンクへ接続するように構成された少なくとも２つの入力と、
前記リンクから復元されたビデオデータを表明する少なくとも１つのビデオ出力及び前記リンクから復元されたオーディオデータを表明する少なくとも１つのオーディオ出力と、
前記入力と各々の前記出力との間に接続された回路系であり、この回路系は、前記クロック入力からピクセルクロックを受け取って、そのピクセルクロックに応答してアクティブビデオピリオド期間中に前記入力の少なくとも１つにおいて受け取ったエンコードビデオデータをデコードすることを含めて復元されたビデオデータを生成し、この復元されたビデオデータを少なくとも１つのビデオ出力へ表明し、前記ピクセルクロックに応答してデータアイランド期間中に前記入力の少なくとも１つにおいて受け取ったエンコード補助データのパケットのコードワードをデコードすることを含めてデコード化データを生成し、このデコード化データからオーディオデータの少なくとも１つのストリームを生成し、このオーディオデータストリームの各々を前記少なくとも１つのオーディオ出力へ表明するように構成され、前記データアイランドの各々は、前記アクティブビデオピリオドの何れにも一致しなければ重畳もしない時間間隔であり、
前記デコード化データの少なくとも一部はタイムスタンプを表す時間コードデータであり、この時間コードデータは前記ピクセルクロックと共にオーディオデータのためのオーディオクロックを表す受信器。
【請求項２６】
前記デコード化データの少なくとも一部が、タイムスタンプを生成するように採用された分母値Ｎを表し、前記回路系が、
周波数デバイダーを含み、この周波数デバイダーは、前記ピクセルクロックと、タイムスタンプを表す前記時間コードデータとを受け取るように接続され、且つそれに応答して周波数Ｍ／Ｎを有する中間クロックを生成するように構成され、ここでＭはマスターオーディオクロック周波数であり、
前記回路系は更に、
ＰＬＬを含み、このＰＬＬは、前記中間クロックと、分母値Ｎを示す前記複合化データとを受け取るように接続され、且つこれに応答して周波数Ｍを有する再生されたマスターオーディオクロックを生成する請求項２５記載の受信器。
【請求項２７】
前記周波数デバイダー及びＰＬＬは、中間クロック及び再生マスターオーディオクロックを生成するように構成されており、前記マスターオーディオクロックの周波数ＦがＦ＝Ｚ＊ＦＳを満たし、ここでＦＳはオーディオサンプルレートであり、Ｚ＝Ｙ＊１２８であり、Ｙは少なくとも整数１及び整数２を含む整数のセットの任意の整数である請求項２６記載の受信器。
【請求項２８】
オーディオデータの前記ストリームはサンプルレートＦＳを有し、ここでＦＳは少なくとも２つの異なるサンプレートのセットにおける任意のサンプルであり、前記周波数デバイダー及びＰＬＬは、中間クロック及び再生マスターオーディオクロックを生成するように構成されており、前記マスターオーディオクロックの周波数がＭ＝Ｚ＊ＦＬを満たし、ここでＦＬは前記セットにおける前記サンプルレートの最大公約因子であり、Ｚは整数であり、且つ前記回路系は、周波数Ｘ＊Ｍを有する前記再生マスターオーディオクロックの周波数倍化バージョンであり、ここでＸは１よりも大きな数であり、ＦＳ＝Ｘ＊ＦＬは少なくとも２つの異なるサンプルレートにおける１つである請求項２６記載の受信器。
【請求項２９】
前記受信器が外部クロック再生デバイスへ接続されるように構成された少なくとも１つのクロック再生出力を有し、前記回路系は少なくとも第1モード及び第２モードで作動するように構成され、第１モードにおける前記回路系は前記周波数デバイダー及び前記ＰＬＬを採用して前記再生マスターオーディオクロックを生成し、
第２モードにおける前記回路系は、前記ピクセルクロックと、前記タイムスタンプ及び分母値Ｎの少なくとも一部を示すクロック再生データとを少なくとも１つのクロック生成出力へ表明し、外部クロック再生デバイスが少なくとも１つのクロック生成出力へ接続されたなら、前記外部クロック再生デバイスは前記ピクセルクロック及びクロック再生データを採用して、外部再生マスターオーディオクロックを生成することができる請求項２６記載の受信器。
【請求項３０】
前記受信器が、少なくとも１つのクロック生成出力及び外部オーディオクロック入力を有し、前記回路系は少なくとも第１のモード及び第２のモードにおいて作動するように構成され、第１モードにおける前記回路系は前記周波数デバイダー及び前記ＰＬＬを採用して前記再生マスターオーディオクロックを生成し、且つ第２モードにおける前記回路系は、前記ピクセルクロックと、前記タイムスタンプ及び分母値Ｎの少なくとも一部を示すクロック再生データとを少なくとも１つのクロック生成出力へ表明し、前記受信器は更に、
少なくとも１つのクロック生成出力へ接続された外部クロック再生デバイスを含み、この外部クロック再生デバイスは前記ピクセルクロック及びクロック再生データを採用して、外部再生マスターオーディオクロックを生成して、この外部再生マスターオーディオクロックを前記外部オーディオクロック入力へ表明するように構成され、
前記回路系は、第２のモードにおいて、自動クロック拡張及び収縮と、自動サンプリング繰り返し及びドロッピングとの少なくとも１つを前記外部再生マスターオーディオクロック上で実行するように構成されている請求項２６記載の受信器。
【請求項３１】
前記受信器が、外部クロック再生デバイスへ接続するように構成された少なくとも１つのクロック生成出力を有し、前記回路系は少なくとも第１のモード及び第２のモードにおいて作動するように構成され、第１モードにおける前記回路系は前記周波数デバイダー及び前記ＰＬＬを採用して前記再生マスターオーディオクロックを生成し、
第２モードにおける前記回路系は、前記中間クロックと、分母値Ｎを示すクロック再生データとを前記少なくとも１つのクロック生成出力へ表明し、外部クロック再生デバイスが少なくとも１つのクロック生成出力へ接続されたなら、前記外部クロック再生デバイスは前記中間クロック及びクロック再生データを採用して、外部再生マスターオーディオククロックを生成することができる請求項２６記載の受信器。
【請求項３２】
前記受信器が、少なくとも１つのクロック生成出力及び外部オーディオクロック入力を有し、前記回路系は少なくとも第１のモード及び第２のモードにおいて作動するように構成され、第１モードにおける前記回路系は前記周波数デバイダー及び前記ＰＬＬを採用して前記再生マスターオーディオクロックを生成し、且つ第２モードにおける前記回路系は、前記中間クロックと、前記分母値Ｎを表すクロック再生データとを前記少なくとも１つのクロック生成出力へ表明し、前記受信器は更に、
少なくとも１つのクロック生成出力へ接続された外部クロック再生デバイスを含み、この外部クロック再生デバイスは前記中間クロック及びクロック再生データを採用して、外部再生マスターオーディオクロックを生成して、この外部再生マスターオーディオククロックを前記外部オーディオクロック入力へ表明するように構成され、
前記回路系は、第２のモードにおいて、自動クロック拡張及び収縮と、自動サンプリング繰り返し及びドロッピングとの少なくとも１つを前記外部再生マスターオーディオクロック上で実行するように構成されている請求項２６記載の受信器。
【請求項３３】
前記分母値Ｎが非整数値であり、前記ＰＬＬが前記中間クロックと前記非整数値を表すデータに応答して前記再生マスターオーディオクロックを生成するように構成されている請求項２６記載の受信器。
【請求項３４】
前記回路系が前記再生マスターオーディオクロックの周波数倍化バージョンを生成するように構成されている請求項２６記載の受信器。
【請求項３５】
前記入力、前記出力の各々、及び前記ＰＬＬ以外の回路系の要素が第１の集積回路として実施され、且つ前記ＰＬＬは、第１の集積回路へ接続された第２の集積回路として実施されている請求項２６記載の受信器。
【請求項３６】
前記ＰＬＬは位相検出器を含み、この位相検出器は前記中間クロックを受け取るように接続された第１の入力と、第２の入力と、出力と、前記位相検出器の前記出力へ接続された第１のフィルタ入力を有するローパスフィルタと、フィルタ出力とを有し、前記ＰＬＬは更に、前記フィルタ出力へ接続されたオシレータ入力とオシレータ出力とを有する電圧制御オシレータと、第２の周波数デバイダーとを含み、その第２の周波数デバイダーは、前記分母値Ｎを表す前記複合化データを受け取るように接続された入力と、前記オシレータ出力へ接続された第２の入力と、前記位相検出器の第２の入力へ接続された出力とを有し、
前記ローパスフィルタ以外の回路系の全ての要素が第１の集積回路として実施され、且つ前記ローパスフィルタは、第１の集積回路へ接続された第２の集積回路として実施されている請求項２６記載の受信器。
【請求項３７】
前記回路系は、前記ピクセルクロックに応答して安定タイムスタンプを表すデータを生成するように構成され、前記回路系が、タイムスタンプを表す前記時間コードデータではなく、安定タイムスタンプを表すデータの少なくとも一部を採用するモードにおいて、オーディオクロック再生のために前記ピクセルクロックで作動可能である請求項２５記載の受信器。
【請求項３８】
前記デコードデータの少なくとも一部が前記タイムスタンプを生成するように採用された分母値Ｎを表し、且つ前記回路系は、前記安定タイムスタンプを表すデータにディジタルフィルタリングを実行して、ローパスフィルタリングされたタイムスタンプ値を表すフィルタリングされたデータを生成するように構成されている請求項３７記載の受信器。
【請求項３９】
前記回路系が周波数デバイダーを含み、この周波数デバイダーは、前記ピクセルクロック及び前記ローパスフィルタリングされたタイムスタンプ値を表すフィルタリングされたデータを受け取るように接続され、且つそれに応答して周波数Ｍ／Ｎを有する中間クロックを生成するように構成され、ここでＭはマスターオーディオクロック周波数であり、
前記回路系は更にＰＬＬを含み、このＰＬＬは前記中間クロックと前記分母値Ｎを表すデコードデータとを受け取るように接続され、且つこれに応答して周波数Ｍを有する再生マスターオーディオクロックを生成する請求項３８記載の受信器。
【請求項４０】
前記デコードデータの少なくとも一部が前記タイムスタンプを生成するように採用された分母値Ｎを表し、且つ前記回路系は、前記安定タイムスタンプを表すデータにディジタルフィルタリングを実行して、ローパスフィルタリングされたタイムスタンプ値を表すフィルタリングされたデータを生成するように構成されている請求項２５記載の受信器。
【請求項４１】
前記回路系が、
周波数デバイダーを含み、この周波数デバイダーは、前記ピクセルクロック及び前記ローパスフィルタリングされたタイムスタンプ値を表すフィルタリングされたデータを受け取るように接続され、且つそれに応答して周波数Ｍ／Ｎを有する中間クロックを生成するように構成され、ここでＭはマスターオーディオクロック周波数であり、
前記回路系は更にＰＬＬを含み、このＰＬＬは前記中間クロックと前記分母値Ｎを表すデコードデータとを受け取るように接続され、且つこれに応答して周波数Ｍを有する再生マスターオーディオクロックを生成する請求項４０記載の受信器。
【請求項４２】
オーディオクロックを表すデータを複数のビデオチャンネルとビデオクロックチャンネルとを有するシリアルリンクを通じて伝送する方法であり、ここでエンコードビデオデータはアクティブビデオピリオド期間中に前記ビデオチャンネルを通じて伝送し、且つエンコード補助データを含むパケットデータはデータアイランド期間中に前記ビデオチャンネルを伝送し、前記データアイランドの各々は前記アクティブビデオピリオドの何れにも一致しなければ重畳もしない時間間隔であり、且つ前記エンコード補助データはエンコードオーディオデータを含み、前記方法は、
時間コードデータを生成し、この時間コードデータは、前記ピクセルクロックと共にオーディオデータのためのオーディオクロックを表する段階と、
前記データアイランド期間中に前記ビデオチャンネルを通じて伝送された前記パケットの少なくとも幾つかに前記時間コードデータを含める段階とを含む方法。
【請求項４３】
オーディオクロックを表すデータを複数のビデオチャンネルとビデオクロックチャンネルとを有するシリアルリンクを通じて伝送する方法であり、ここでエンコードビデオデータはアクティブビデオピリオド期間中に前記ビデオチャンネルを通じて伝送し、且つエンコード補助データを含むパケットデータはデータアイランド期間中に前記ビデオチャンネルを伝送し、前記データアイランドの各々は前記アクティブビデオピリオドの何れにも一致しなければ重畳もしない時間間隔であり、且つ前記エンコード補助データはエンコードオーディオデータを含み、前記方法は、
前記パケットの少なくとも一部から時間コードデータを復元する段階と、
前記ビデオチャンネル上で前記ビデオクロックを受け取る段階と、
前記タイムコード及び前記ビデオクロックから前記オーディオクロックを再生する段階とを含む方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
関連出願の参照
本出願は、本願の譲受人に譲渡された係属中の米国特許出願第１０／０３６，２３４号（２００１年１２月２４日出願）及び本願の譲受人に譲渡された係属中の米国特許出願第１０／０９５，４２２号（２００２年３月１２日出願）の一部継続出願である。
【０００２】
発明の背景
本発明は、エンコードされたビデオデータと、エンコードされたデータの少なくとも１つの他のストリーム（例えば、エンコードされたオーディオデータと他の補助データとの何れか一方又は両方）のパケットとをシリアルリンクを通じて転送する方法及びシステムと、そのようなシステムで用いる送信器及び受信器に関する。好ましい実施形態においては、シリアルリンクはトランジッション最小化差動信号送信（ＴＭＤＳ）リンクか、或いはＴＭＤＳリンクの特性の全てではないが一部を有するリンクである。
【０００３】
発明の概要
本明細書を通じて、十進数（基数１０）は付加的な接頭字又は添字を用いることなく表示し、以下の表記をしばしば用いる。
【０００４】
“ビット１０”はバイト又はワードの下位ビットを表す。
【０００５】
添字“０ｘ”は、それに続く記号が十六進数表示の数（例えば“０ｘＣ”は二進数１１００を表す）であることを表す。
【０００６】
添字”０ｂ”は、それに続く記号が二進数（基数２）表示の数（例えば“０ｂ１０００”は十進数８を表す）であることを表す。
【０００７】
本発明の要素はシリアルリンクの特性に基づいている。データ変換及びクロック信号についての様々なリンクが公知である。
【０００８】
１つの通常のシリアルリンクは、ホストプロセッサ（例えばパーソナルコンピュータ）からモニタへのビデオデータの高速変換に主に用いられており、これはトランジッション最小化差動信号送信インターフェース（ＴＭＤＳリンク）として知られている。ＴＭＤＳリンクの特性は以下を含む。
【０００９】
１．ビデオデータがエンコードされて、次いでエンコードワードとして伝送される（ディジタルビデオデータの各８ビットワードが送信に先立ってエンコード１０ビットへ変換される）。
【００１０】
ａ．エンコードは「帯域内」ワードのセット及び「帯域外」ワードのセットを決定する（エンコーダは、ビデオデータに応答して「帯域内」ワードのみを生成できるが、これは制御又は同期信号に応答して「帯域外」を生成できる。各「帯域内」ワードは、１つの入力ビデオデータワードのエンコード処理からもたらされるエンコードワードである。リンクを通じて伝送されて、「帯域内」ワードではない全てのワードは、「帯域外」ワードである。
ｂ．ビデオデータのエンコード処理は帯域内ワードがトランジッションを最小化するように実行される（帯域内ワードの順序は、低減された又は最小のトランジッションの数を有する）。
ｃ．ビデオデータのエンコード処理は、帯域内ワードがＤＣ平衡になるように実行される（このエンコード処理は、一連の帯域内ワードを伝送するのに採用された各送信電圧波形が、参照電圧から所定の閾値以上に外れることを防止する）。特に、各「帯域内」ワードの十桁目のビットは、それの他の９ビット内の８ビットが、既にエンコードされたデータビットのストリームにおける１及び０の連続カウントの間の非平衡を補正するように、エンコード処理中に既に反転されているか否かを示す）。
【００１１】
２．エンコードビデオデータ及びビデオクロック信号は差動信号として伝送される（ビデオクロック及びエンコードビデオデータは導体対上を差動信号として伝送される）。
【００１２】
３．３組の導体対がエンコードビデオを伝送するのに採用されており、第４の導体対ビデオクロック信号を伝送するのに採用される。
【００１３】
４．信号送信は、送信器（代表的にはデスクトップ又はポータブルコンピュータ、或いは他のホストと結合している）から受信器（代表的にはモニタや他のディスプレイデバイスの素子である）への１方向で起きる。
【００１４】
ＴＭＤＳシリアルリンクの用法は、ディジタルディスプレイワーキンググループにより採用された「ディジタルビジュアルインターフェース」インターフェース（「ＤＶＩ」リンク）である。これについて図１を参照して説明する。ＤＶＩリンクは、送信器と受信器との間の追加ラインに加えて、２つのＴＭＤＳリンク（ビデオクロック信号を伝送する共通導体を共有する）又は１つのＴＭＤＳリンクを含むように実施できる。図１のＤＶＩリンクは、送信器１、受信器３、及びこれらの送信器と受信器との間の以下の導体を含む。即ち、４つの導体対（ビデオデータ用のチャンネル０、チャンネル１及びチャンネル２と、ビデオクロック信号用のチャンネルＣ）、標準ディスプレイデータチャンネル規格（ビデオエレクトロニクス規格協会の「ディスプレイデータチャンネル規格」バージョン２、改定０、１９９６年４月９日））により、送信器と受信器に関連するモニタとの間の双方向交信のためのディプレイデータチャンネル（ＤＤＣ）ラインと、ホットプラグ検出（ＨＰＤ）ライン（モニタは、その存在を識別するために送信器に結合されたプロセッサをイネーブルにする信号を同ラインを通じて伝送する）と、アナログライン（アナログビデオを受信器へ伝送する）と、電源ライン（受信器及びそれに結合されたモニタヘＤＣ電力を供給する）とを含む。ディスプレイデータチャンネル規格は、送信器と受信器に結合されたモニタとの間の双方向交信のためのプロトコルを特定し、これはモニタの様々な特性を特定する拡張ディスプレイ識別（ＥＤＩＤ）メッセージのモニタによる送信と、モニタ用の制御信号の送信器による送信を含む。送信器１は、３つの同一のエンコーダ／並直列変換器ユニット（ユニット２、４及び６）及び付加的な回路系（図示せず）を含む。受信器３は、３つの同一のリカバリー／デコーダユニット（ユニット８，１０及び１２）と、図示のように接続されたチャンネル間整列回路系１４とを含む。
【００１５】
図１に示すように、回路２は、チャンネル０によって伝送されるデータをエンコードして、このエンコードされたビットを直列信号に変換する。同様に、回路４は、チャンネル１によって伝送されるデータをエンコードし、（このエンコードされたビットを直列信号に変換し）、回路６は、チャンネル２によって伝送されるデータをエンコード（且つこのエンコードされたビットを直列化）する。回路２，４及び６の各々は、（ＤＥが高値をとることに応答して）ディジタルビデオワード又は（ＤＥが低値をとることに応答して）同期信号対の何れかを選択的にエンコードすることにより、制御信号（「データイネーブル」又は「ＤＥ」信号と称されるアクティブハイ・バイナリ制御信号）に応答する。エンコーダ２、４及び６の各々は、異なった対の制御又は同期信号を受け取る。エンコーダ２は水平および垂直同期信号（ＨＳＹＮＣ及びＶＳＹＮＣ）を受け取り、エンコーダ４は制御ビットＣＴＬ０及びＣＴＬ１を受け取り、エンコーダ６は制御ビットＣＴＬ２及びＣＴＬ３を受け取る。従って、エンコーダ２、４及び６は各々は、（ＤＥが高値をとることに応答して）ビデオデータを表す帯域内ワードを生成し、エンコーダ２は、（ＤＥが低値をとることに応答して）ＨＳＹＮＣ及びＶＳＹＮＣの値を示す帯域外ワードを生成し、エンコーダ４は、（ＤＥが低値をとることに応答して）ＣＴＬ０及びＣＴＬ１の値を示す帯域外ワードを生成し、エンコーダ６は、（ＤＥが低値をとることに応答して）ＣＴＬ２及びＣＴＬ３の値を示す帯域外ワードを生成する。低値を有するＤＥに応答して、エンコーダ４及び６の各々は、それぞれ制御ビットＣＴＬ０及びＣＴＬ１（又はＣＴＬ２及びＣＴＬ３）の値００、０１、１０又は１１を表す４つの特定の帯域外ワードの１つを生成する。
【００１６】
リンクを通じて伝送されるビデオデータを暗号化することが提案されている。例えば、ＤＶＩリンクを通じて伝送されるディジタルビデオを暗号化し、ＤＶＩ受信器において当該データを解読するために、「高帯域ディジタルコンテンツ保護」（ＨＤＣＰ）として知られる暗号プロコトルを用いることが提案されている。ＨＤＣＰを実行するＤＶＩ送信器は、ビデオ作動期間中（即ち、ＤＥが高いとき）に、ｃｏｕｔ［２３：０］として知られる２４ビットバスを出力する。この２４ビットｃｏｕｔデータは、ビデオデータを暗号化するために送信器に入力された２４ビットＲＧＢビデオデータにより（送信器の論利回路系で）「排他論理和演算」される。暗号化されたデータは次いで伝送のために（ＴＭＤＳ規格により）エンコードされる。同一のｃｏｕｔデータは受信器内でも生成される。エンコード且つ暗号化されたデータが受信器で受信された後、ＴＭＤＳデコードがなされ、デコードされたデータを解読して原入力ビデオデータを復元するために、論理回路系においてデコードされたデータと共にｃｏｕｔデータが処理される。
【００１７】
送信器がＨＤＣＰ暗号化及びエンコードビデオデータの送信を開始する前に、送信器及び受信器は、批准プロコトル（受信器が、保護されたコンテンツを受信することを認められ、且つ入力データの暗号化と伝送された暗号化データの解読とに用いる共有の秘密の値を確立することを認められていることを確認する）を実行するために互いに双方向通信する。受信器が認証された後、送信器は制御信号に応答して（入力ビデオデータの第１ラインを暗号化するために）暗号化キーの初期セットを計算し、受信器へ制御信号を（ＤＥが低いときは、各垂直ブランキング期間中に）送り、これにより受信器に解読キーの初期セットを（伝送されたビデオデータの第１の受信及びデコード化ラインを解読するように）計算させる。暗号化／解読キーの初期セットの発生に続いて、送信器及び受信器の各々は、ビデオデータの次の列を暗号化する（又は解読する）キーの新たなセットを生成するように、各ブランキング（垂直又は水平）期間中に再キー入力動作を実行し、ＤＥが高いとき（ブランキング間隔期間中ではない）のみに、キーの最新セットを用いて入力ビデオデータの実際の暗号化（又は受信、デコード化ビデオデータの解読）が実行される。
【００１８】
送信器及び受信器の各々は、ＨＤＣＰ暗号回路（本明細書ではしばしば「ＨＤＣＰ暗号」と称する）を含み、これは線形フィードバック送りレジスタ（ＬＦＳＲ）モジュール、ＬＦＳＲモジュールの出力へ結合されたブロックモジュール、及びブロックモジュールの出力へ結合された出力モジュールを含む。ＬＦＳＲモジュールは、セッションキー（Ｋｓ）及びフレームキー（Ｋｉ）を用いて、イネーブル信号の各表明に応答してブロックモジュールを再キー入力するのに用いられる。ブロックモジュールは、セッション開始時にキー（Ｋｓ）を発生させ（且つＬＦＳＲモジュールに与え）、ビデオデータ（フレームの第１垂直ブランキング間隔で発生する制御信号の立ち上がり端に応答して）各フレームの開始時にキー（Ｋｉ） の新たな値を発生させる（且つＬＦＭＳモジュールに加える）。
【００１９】
ブロックモジュールは、「ラウンドファンクションＫ」及び「ラウンドファンクションＢ」として知られる２つの半分からなる。ラウンドファンクションＫは、２８ビットレジスタＫｘ、Ｋｙ及びＫｚと、７つのＳボックス（各々がルックアップテーブルを含む４入力ビットＸ４出力ビットＳボックスである）と、線形変換ユニットＫとを含む。ラウンドファンクションＢは、２８ビットレジスタＢｘ、Ｂｙ及びＢｚと、７つのＳボックス（各々がルックアップテーブルを含む４入力ビットＸ４出力ビットＳボックスである）と、線形変換ユニットＢとを含む。ラウンドファンクションＫとラウンドファンクションＢとは、設計が類似しているが、ラウンドファンクションＫは、ＬＦＳＲモジュールの出力に応答して各クロックサイクルで２８ビットラウンドキー（Ｋｙ及びＫｚ）の異なった対を表明するためにクロックサイクル当り１ラウンドのブロック暗号を実行し、ラウンドファンクションＢは、ラウンドファンクションＫからの各２８ビットラウンドキーＫｙ及びＬＦＳＲモジュールの出力に応答して各クロックサイクルで２８ビットラウンドキー（Ｋｙ及びＫｚ）の異なった対を（出力モジュールに対して）表明するためにクロックサイクル当り１ラウンドのブロック暗号を実行する。送信器は批准プロトコル開始時に値Ａｎを発生させ、受信器は認証処理中にそれに応答する。値Ａｎは、セッションキーを無作為化するために用いられる。ブロックモジュールは、認証値（Ａｎ）及び各フレームの開始時に出力モジュールによって更新される初期化値（Ｍｉ、正常性検証キーとも称する）に応答して作動する。
【００２０】
線形変換ユニットＫ及びＢの各々は、クロックサイクル当り５６ビットを出力する。これらの出力ビットは、各変換ユニットの８つの拡散ネットワークの結合された出力である。線形変換ユニットＫの各拡散ユニットは、レジスタＫｙ及びＫｚの現在の出力ビットの７つに応答して７つの出力ビットを生成する。線形変換ユニットＢの４つの拡散ネットワークの各々は、レジスタＢｙ、Ｂｚ及びＫｙの７つの現在の出力ビットに応答して７つの出力ビットを生成し、線形変換ユニットＢの４つの他の拡散ネットワークの各々は、レジスタＢｙ及びＢｚの７つの現出力ビットに応答して７つの出力ビットを生成する。
【００２１】
出力モジュールは、クロックサイクル当り疑似無作為ビットｃｏｕｔ［２３：０］の一２４ビットブロックを発生させるために、各クロックサイクル間にブロックモジュールによってそれに表明された（合計１１２ビット）２８ビットキー（Ｂｙ、Ｂｚ、Ｋｙ及びＫｚ）に圧縮処理を実行する。出力モジュールの２４出力ビットの各々は、９項の排他的ＯＲ（「ＸＯＲ」）からなる。
【００２２】
送信器では、論理回路系はｃｏｕｔデータの各２４ビットブロック及び各入力２４ビットＲＧＢデータワードを受信し、ビデオデータを暗号化するためにビットに関してそれにＸＯＲ操作を実行し、それによって暗号化されたＲＧＢビデオデータを発生させる。典型的には、暗号化されたデータは次いで、それが受信器に伝送される前に、ＴＭＤＳエンコードを受ける。受信器では、論理回路系はｃｏｕｔデータの各２４ビットブロック及び各復元された２４ビットＲＧＢビデオデータワード（復元されたデータがＴＭＤＳデコードを受けた後）を受信し、復元されビデオデータを解読するためにそれにビットに関するＸＯＲ操作を実行する。
【００２３】
明細書全体を通して、「ＴＭＤＳ状リンク」の表現は、エンコードされたデータ（例えば、エンコードされたディジジタルビデオデータ）及びエンコードされたデータ用のクロックを送信器から受信器へ伝送される連続リンク、及び選択的に送信器及び受信器間で１つ又はそれ以上の追加信号（例えば、ディジタルオーディオデータ又は他のエンコードされたデータ）が伝送されるＴＭＤＳリンク又はＴＭＤＳリンク特性の幾つかを有するが、その全部は有しないリンクを示すためにいられる。ＴＭＤＳ状リンクの例は、１０ビットＴＭＤＳコードワードではないＮビットコードワード（例えばＮ１０による）としてのデータをエンコードすることだけがＴＭＤＳ状リンクから相違するリンクと、３対以上又はそれ未満の導体対上でエンコードビデオを伝送することだけがＴＭＤＳ状リンクから相違するリンクとを含む。
【００２４】
幾つかの慣習的なＴＭＤＳ状リンクがある。
【００２５】
用語「送信器」は本明細書では、シリアルリンクによりデータをエンコード処理し、且つエンコードデータを伝送する能力がある（また選択的に付加的な機能を実行し、これは伝送するデータの暗号化と、データのエンコード、送信又は暗号化に関する他の操作とを含むことができる）任意のデバイスを示す広い意味で用いられる。用語「受信器」は本明細書では、シリアルリンクにより伝送されたデータを受信し、且つデコード化する能力のある（及び選択的に付加的な機能を実行し、これは受信データの解読と、受信データのデコード、受信又は解読に関する他の操作とを含むことができる）任意のデバイスを示す広い意味で用いられる。例えば、用語送信器は、送信器の機能に加えて、受信器の機能を実行するトランシーバーを指してもよい。更に特殊な例では、用語送信器は（ＴＭＤＳ状リンク又は他のシリアルリンク上で非オーディオ補助データを伝送するデバイスを参照して）、リンクによりビデオデータ及びオーディオデータを受信するように、且つリンクにより非オーディオ補助データを伝送するように構成されたトランシーバーを指してもよい。
【００２６】
或るＴＭＤＳ状リンクは、ＴＭＤＳリンクで用いられる特定のアルゴリズム以外のエンコードアルゴリズムを用いて、到来データより多いビットからなるエンコードされたコードワード内に伝送されるべき入力ビデオデータ（及び他のデータ）をエンコードし、エンコードされたビデオデータを帯域内キャラクタとし、他のエンコードされたデータを帯域外キャラクタとして伝送する。各キャラクタは、それらがトランジッション最少化及びＤＣ平衡規準を満たすか否かに基づいて、帯域内又は帯域外として分類する必要はない。むしろ、他の分類規準が用いられ得る。ＴＭＤＳ状リンクを除けばＴＭＤＳリンク以外で用いられ得るエンコードアルゴリズムの例として、ＩＢＭ  ８ｂ１０ｂエンコードがある。当該分類（帯域内及び帯域外キャラクタ間）は、トランジッション（過渡期）数が高いか低いかのみに基づく必要はない。例えば、帯域内及び帯域外キャラクタの各々のトランジッション数は（或る実施形態では）単一範囲（例えば、トランジッション数の最少及び最大数によって限定される中間範囲）内にあり得る。
【００２７】
ＴＭＤＳ状リンクの送信器及び受信器間で伝えられるデータは、必要ではないが、差動的に（導体対を通じて）伝えられ得る。同様に、ＴＭＤＳリンクは（単一ピクセルバージョンの形で）４つの差動対、即ち、ビデオデータ用に３つ、また他にビデオクロック用を有するが、ＴＭＤＳ状リンクは異なった数の導体又は導体対を持ち得る。
【００２８】
代表的には、ＴＭＤＳリンクによって主として伝送されるデータはビデオデータである。これに関してしばしば重要なことは、ビデオデータは連続していない代わりにブランキング（帰線消去）間隔を有する。これらのブランキング間隔は補助データが送られるチャンス（本発明のある実施形態で利用される）を与え、それらは用いられていない帯域幅を表す。しかし、多くのシリアルリンクはブランキング間隔を有するデータを送信せず、従って、データイネーブル信号に応答して入力データ（送信用）をエンコードしない。例えば、オーディオシリアルリンクは代表的には連続データを伝送するであろう。
【００２９】
用語「補助データ」は、本明細書では、ディジタルオーディオデータ又はビデオデータを除く任意の他のデータを示すために広い意味で用いられる（例えば、ビデオクロック）。例えば、オーディオデータ（例えば、伝送されたオーディオデータを復元するためのクロック）用のタイミング情報は「補助データ」の範囲内に入る。本発明により伝送される「補助データ」の他の例は、コンピュータキーボード信号、（例えば、カメラで生成される）静止画像データ、テキストデータ、電源用制御信号、画像データでの画像、モニタ制御情報（オーディオ音量、明るさ、電力状態）、モニタ又はキーボードのインジケータ光源用制御信号、非オーディオ又はビデオ制御情報等を含む。
【００３０】
本明細書で用いられるデータの「ストリーム」の用語は、全てのデータが同一種類であり且つ同一クロック周波数で伝送されることを示す。本明細書で用いる用語「チャンネル」は、データを伝送するのに用いられるシリアルリンク部分（例えば、データが伝送される送信器及び受信器間の特定の導体又は導体対及びデータの送信及び又は復元に用いられる送信器及び又は受信器内の特殊な回路系）及び当該リンクを通じてデータを伝送するのに用いられる技術を指す。本発明の重要な用途では多くの異なった補助データストリームを伝送するのが望ましいので、本発明の好ましい実施形態は、リンクを通じて双方向（即ち、ビデオデータと同方向及び逆方向）の送信用チャンネル等、補助データを伝送する多重チャンネルを与える。幾つかの実施形態では、１つの補助データストリームを伝送するために１つのチャンネルが用いられる。他の実施形態では２以上の補助データストリームを伝送するために１つのチャンネルが用いられる。本発明の幾つかの実施形態では、２つ（又は３つ以上）のシリアルビデオデータストリームが（１つ、２つ又は３つ以上のチャンネルを通じて）伝送され、１つ、２つ又は３つ以上のいずれかのシリアル補助データストリームも同様に伝送される。
【００３１】
米国特許第５，９９９，５７２号（１９９９年１２月７日発行）は以下の説明（例えば第５カラム）を与える。即ち、ＴＭＤＳリンクを通じて伝送されるコードワード（ビデオデータを示す）がトランジッション最少化ワード（一対のコードワードの第１サブセット）なら、同期ワード（当該トランジッション最少化ワードと区別可能な）は、エンコードされたビデオデータが伝送されない「プリアンブル」期間中にリンクを通じて伝送され得る。同期ワードは、コードワード対の第２サブセットのメンバーであるトランジッション最大化ワードであり得る。米国特許第５，９９９，５７１号は以下の説明を与える。即ち、数回（例えば、３回）繰り返しされる同期ワードは、（受信器の）デコーダーが迅速かつ正確に一同期ワードの特定のトランジッション（例えば、先頭端）を識別し、従って、（送信器の）エンコーダと同期できるようにするために連続的に伝送されるべきである。
【００３２】
米国特許第６，１５１，３３４号（２０００年１１月２１日発行）は、データを示すトランジッション最少化コードワードと各々が区別可能な、エンコードされた各制御ワードの幾つかの異なった種類の送信（ＴＭＤＳリンクによる）を説明している。少なくとも同制御ワードの幾つかはトランジッション最大化ワードでもよい。同制御ワードの１つは「データストリーム分離」ワードであり、それはデータのバースト前か後に伝送され、バーストの開始時又は終了時及びバースト間に伝送されるデータの種類を示す。制御ワードの他の１つは「等時データ転送」ワードであり、それは概してブランキング間隔の開始又は終了時点で伝送される同期文字であり、ブランキング間隔（例えば、垂直又は水平）の種類を示すと共にブランキング間隔の開始及び終了間の区別を行う。例えば、第１等時データ転送ワードは垂直ブランキング間隔の開始を示し、次いで第１データストリーム分離ワードは垂直ブランキング間隔内のデータバーストの開始時を示し、次いで第２データストリーム分離ワードはそのようなデータバーストの終了を示し、次いで第２等時データ転送ワードは垂直ブランキング間隔の終了を示す。第１等時データ転送ワード、第１データストリーム分離ワード、第２データストリーム分離ワード及び第２等時データ転送ワードの各々はトランジッション最大化コードワードであり、トランジッション最少化コードワードはデータバースト（垂直ブランキング間隔で伝送される）のデータの各ワードを示すことが可能であり、垂直ブランキング間隔には、ビデオデータそれ自体を示すトランジッション最少化コードワードストリームが続く第３データストリーム分離ワード（ビデオデータストリームの開始時を示す）から成るアクティブビデオピリオドが続くことができる。
【００３３】
発明の概要
１つの実施形態において、本発明は、送信器と、受信器と、（少なくとも１つのチャンネルを有する）シリアルリンクを含む通信システムであって、同システムはエンコードビデオデータのストリームと、エンコードデータの（例えばエンコードオーディオデータ）の他のストリームの少なくとも１つとをリンクの１つ又はそれ以上のチャンネルの各々により送信器から受信器へ伝送する。好ましい実施形態においては、シリアルリンクはＴＭＤＳ又はＴＭＤＳ状リンクである。好ましい実施形態においては、送信器は、アクティブビデオピリオド中にリンクの１つ又はそれ以上のチャンネルの各々により送信器から受信器へエンコードビデオを送り、エンコード補助データ（例えばオーディオデータ）を含むパケットをデータアイランド中のビデオチャンネルの少なくとも１つの各々により受信器へ送り、データアイランドの各々は、何れのアクティブビデオピリオドに同時に起きることも重複することもない時間間隔である。送信器は好ましくは、制御データピリオド中にビデオチャンネルの少なくとも１つの各々により制御データも受信器へ伝送し、制御データピリオドは、データアイランドの何れとも同時に起きることも重複することもなく、何れのアクティブビデオピリオドに同時に起きることも重複することもない。本発明の他の局面は、シリアルリンクによる送信のためにデータの多重ストリームをフォーマット及びエンコードするのに使用する送信器と、シリアルリンクを通じて伝送されたエンコードデータの多重ストリームを受信してデコードするための受信器と、シリアルリンクを通じて多数のエンコードされたデータのストリームを伝送する方法である。
【００３４】
１つ又はそれ以上のパケットを各データアイランドへ伝送される。各制御データピリオド（しばしば「制御データ間隔」又は「制御間隔」と称される）において、エンコード制御ワード（好ましくは同期ワード及びプリアンブルワードを含む）が伝送される。
【００３５】
本発明を実施するシステムでは、８ビットビデオデータワード（各々がＴＭＤＳエンコードアルゴリズムを用いて１０ビットコードワードとしてエンコードされている）は、アクティブビデオピリオド相互間に同ＴＭＤＳリンク（又はシリアルビデオ伝送用多重チャンネルを有する他のＴＭＤＳ状リンク）を通じて伝送される。アクティブビデオピリオドとデータアイランドとの間のデータアイランドの期間中には、送信器は制御ワード（各々が１０ビットにエンコードされ、トランジッション最大化コードワードは２つの制御ビットを示し、即ち、ＣＴＬ０及びＣＴＬ１或いはＣＴＬ２及びＣＴＬ３である）及び同期ワード（各々が１０ビットにエンコードされ、トランジッション最大化コードワードは２つの同期ビットを示し、即ち、ＨＳＹＮＣ及びＶＳＹＮＣである）をビデオチャンネルを通じて伝送する。各アクティブビデオピリオド中に、ＨＳＹＮＣ，ＶＳＹＮＣ，ＣＴＬ０，ＣＴＬ１，ＣＴＬ２及びＣＴＬ３は、受信器により、アクティブビデオピリオドが開始されたときに、受信器が持っていた値が保たれているものとみなされる。
【００３６】
好ましくは、各データアイランド期間中に、ＨＳＹＮＣ及びＶＳＹＮＣビットを示すトランジッション最小化コードワードが１つのチャンネル（例えばＣＨ０）を通じて伝送される（例えば１つのコードワード（各ワードは、ＨＳＹＮＣビット、ＶＳＹＮＣビット、パケットヘッダービット、及び他のビットを示す）がピクセルクロックサイクル毎に送られる）。
【００３７】
一つの実施形態において、本発明は、受信器と、送信器と、これら受信器と送信器との間の少なくとも１つのビデオチャンネルを含むシリアルリンクとを含むシステムである。送信器はビデオデータ及びオーディオデータを受け取って、ビデオデータ及びオーディオデータのエンコードによりエンコードビデオデータ及びエンコードオーディオデータを生成し、アクティブビデオピリオド中にピクセルクロックに応答して、エンコードビデオデータを示すコードワードをビデオチャンネルを通じて受信器へ伝送し、ピクセルクロックに応答して、パケットを示すコードワードをリンクを通じて伝送することにより、データアイランドの期間中にエンコード補助データを含むパケットを受信器へ伝送する。エンコード補助データはエンコードオーディオデータを含む。送信器はパケットの少なくとも一部における時間コードデータを含むように構成されており、時間コードデータはピクセルクロックと共にオーディオデータのためのオーディオクロックを示す。好ましい実施形態においては、(アクティブビデオピリオド中に)エンコードビデオデータがＴＭＤＳリンクのビデオチャンネルを通じて伝送され、ピクセルクロックはＴＭＤＳリンクのクロックチャンネルを通じて伝送され、オーディオ（又は他の補助データ）を含むパケットがアクティブビデオピリオド相互間の間隔においてビデオチャンネルを通じて伝送され、パケットは、タイムスタンプデータも含み、これは（ピクセルクロックにより）補助データのためのクロックを決定する。
【００３８】
他の実施形態における本発明は送信器であり、これは、少なくとも１つのビデオチャンネル及び少なくとも１つのビデオクロックチャンネルを有するシリアルリンクに結合するように構成されている。送信器は、ビデオデータを受け取るように結合された少なくとも１つの入力と、オーディオデータを受け取るように結合された少なくとも１つの入力と、リンクへ結合するように構成された少なくとも２つの出力とを有し、その２つの出力はビデオクロックチャンネルに結合するように構成されたクロック出力を含み、送信器は更に、（出力と各入力との間に接続された）回路系を有し、この回路系は、ビデオデータ及びオーディオデータをエンコードすることによりエンコードビデオデータ及びエンコードオーディオデータを生成し、アクティブビデオピリオド中にピクセルクロックに応答して、エンコードビデオデータを示すコードワードを少なくとも１つの出力へ表明し、データアイランドの期間中にエンコード補助データを含むパケットを少なくとも１つの出力へ表明し、ピクセルクロックをクロック出力へ表明する。エンコード補助データはエンコードオーディオデータを含む。回路系はパケットの少なくとも一部において（タイムスタンプを示す）時間コードデータを含むように構成され、時間コードデータはピクセルクロックと共にオーディオデータのためのオーディオクロックを示す。好ましい実施形態においては、送信器は、周波数Ｆを有するマスターオーディオクロックを受け取るように接続される周波数デバイダを含み、これはマスターオーディオクロックに応答して周波数Ｆ／Ｎ（ここでＮは分母の値である）を有する中間クロックを生成するように構成され、周波数デバイダは更に、中間クロック及びピクセルクロックを受け取るように接続されたサイクル時間カウンタを含み、これはタイムスタンプを示すデータを生成するように構成されているので、タイムスタンプの各々はピクセルクロックのサイクル数を示し、これは中間クロックの最近のサイクルの間に経過したものである。
【００３９】
他の実施形態における本発明は受信器であり、これは少なくとも１つのビデオチャンネル及び少なくとも１つのビデオクロックチャンネルを有するシリアルリンクへ接続するように構成されている。この受信器はリンクへ接続するように構成された少なくとも２つの入力を含み、これはビデオクロックチャンネルへ接続するように構成されたクロック入力と、リンクから復元されたビデオデータを表明する少なくとも１つのビデオ出力と、リンクから復元されたオーディオデータを表明する少なくともオーディオ出力とを含み、受信器は更に、（入力と各出力との間に接続された）回路系を含み、これはクロック入力からピクセルクロックを受け取り、アクティブビデオピリオド中にピクセルクロックに応答して少なくとも１つの入力において受け取られたエンコードビデオデータをデコードすることを含めて復元されたビデオデータを生成し、復元されたビデオデータを少なくとも１つのビデオ出力へ表明し、データアイランド期間中にピクセルクロックに応答して少なくとも１つの入力で受け取られたエンコード補助データのパケットのコードワードをデコード化することを含めてデコード化データを生成し、デコード化データからオーディオデータの少なくとも１つのストリームを生成するように構成されている。この受信器はオーディオデータの各ストリームを少なくとも１つのオーディオ出力へ表明する。デコード化データの少なくとも一部はタイムスタンプを示す時間コードデータであり、この時間コードデータはピクセルクロックと共にオーディオデータのためのオーディオクロックを示す。
【００４０】
好ましくは、デコード化データの少なくとも一部は分母値Ｎを示し、これはタイムスタンプを生成するように採用されており、受信器は、（ピクセルクロックと、タイムスタンプを示す時間コードとを受け取るように接続されて）それに応答して周波数Ｍ／Ｎを有する中間クロックを生成するように構成された周波数デバイダを含み、ここでＭはマスターオーディオクロック周波数であり、受信器は更に、（中間クロックと、分母値Ｎを示すデコードデータとを受け取るように接続されて）それに応答して周波数Ｍを有する再生されたマスターオーディクロックを生成するように構成されたＰＬＬを含む。
【００４１】
好ましい実施形態の詳細な説明
上述の通り、（本明細書で用いられる）用語データの「ストリーム」は、全てのデータが同じタイプであり且つ同じクロック周波数で伝送されることを意味する。（本明細書で用いられる）用語「チャンネル」は、データを伝送するのに用いられるシリアルリンク部分（例えば、データが伝送される送信器と受信器との間の特定の導体又は導体対と、データの送信及び／又は復元に用いられる送信器及び／又は受信器内の特殊な回路系）及び当該リンクを通じてデータを伝送するのに用いられる技術を指す。
【００４２】
シリアルリンクを通じてオーディオ（又は他の補助）データを伝送する場合、補助データの多数のストリームを伝送することが望ましく、また、補助データを伝送するためにリンクの多数のチャンネルを利用できることに価値がある。例えば、２つのオーディオストリーム（左右のステレオオーディオ）、６つのストリーム（例えば、「５．１」サラウンドサウンドのストリーム）又は８つのストリーム（例えば、「７．１」サラウンドサウンドのストリーム）に及ぶ。これに代えて、ビデオを有するオーディオの更に多くのストリーム又はオーディオ及びビデオを有する非オーディオ補助データのストリームを（ビデオに同期される非オーディオ効果を与えるために）伝送することが望ましいであろう。補助データのこのような全てのストリームは通常は同じ時間基準におかれるが、その代わりにオーディオ（又は他の補助）データの幾つかが他の時間基準に基づくか、又は異なったサンプリング時間を有するデータがあってもよい。例えば、リンク上のパルスエンコードされた（ＰＣＭ）の６つのオーディオデータストリームの送信は、一クロックに基づいてなうことができる。圧縮された他の２つのオーディオデータストリーム（例えば、数を減らしたスピーカで再生するためにダウンミックスしたもの）は、ビデオやＰＣＭデータと共に伝送してもよい。
【００４３】
高速シリアルディジタルデータ送信では、トランジッションの数を最大化又は最小化するか又はＤＣレベルを平衡化するためにもデータがしばしばエンコードされる。例えば、ＴＭＤＳリンクの少なくとも１つを含むシステムでは、少なくとも1つのＴＭＤＳリンクの３チャンネルの各々を通じて、トランジッション最小化、ＤＣ平衡化、ＴＭＤＳエンコードされたビデオデータが伝送され、エンコードされた補助データ（例えば、オーディオデータ）は、これらの３チャンネルの１つ又はそれ以上でアクティブビデオピリオド相互間のブランキング間隔において伝送することができる。補助データの要求帯域幅が一次データ（ビデオデータ）のものより低く且つ補助データチャンネルが顕著なＩＳＩ（ケーブルが長いことに起因することもある）を有するならば、送信のためにビデオデータをエンコードするのに用いられるトランジッション最少化ＴＭＤＳコードワードのサブセット（ゴールデンワードを含む）を用いて補助データがエンコードされることが望ましい。
【００４４】
本発明の１実施形態は、図２に示す形式のシステムによって実行できる。図２の送信器１’及び２’間のＴＭＤＳリンクは、図１の送信器１及び受信器３間のＴＮＤＳリンクと同一である。その導体の幾つかは図１に示すが、（簡略化のために）図２には示してない。図２のシステムは、図１のシステムの機能を実行し、オーディオデータ（又は他の補助データ）をエンコードし、同様に図１のシステムにおけるものと同一の慣習的な方法でビデオデータをエンコードし、エンコードされたデータをＴＭＤＳリンクのチャンネル０、チャンネル１及びチャンネル２の１つ又はそれ以上で伝送し（且つ各チャンネル上でエンコードビデオデータを伝送し）、エンコード補助データ（及びエンコードビデオデータ）をデコードするように構成される。
【００４５】
図２の送信器１’及び２’は、それぞれ図１の送信器１及び受信器３にそれぞれ対応するが、図１の送信器１及び受信器３では実行されない補助データエンコード、送信及びデコード機能を実行する。図２の送信器１’はソースデバイスの要素であり、図示のように接続されたＭＰＥＧ２デコーダー１３及びマイクロコントローラ１５も含む。デコーダー１３は入力ビデオ（”ＤｉｇＶｉｄｅｏ”）を送信器１’のビデオデータプロセッシングサブシステムへ、入力オーディオデータ（”ＳＰＤＩＦ”）及びオーディオ参照クロック（”ＭＣＬＫ”）を送信器１’のオーディオデータプロセッシングサブシステムへ表明する。入力オーディオＳＰＤＩＦはオーディオデータ（例えば左及び右ステレオ信号）の２つ又はそれ以上のストリームを示すことができる。ＥＰＲＯＭ１４は、受信器２’へ伝送されたコンテンツのＨＤＣＰ解読に使用するキー値及び認識ビットを記憶する。
【００４６】
図２の受信器２’はシンクデバイスの要素であって、図示のように接続されたＥＤＩＤ  ＲＯＭ２３、マイクロコントローラ２５、ディスプレイ回路系２６、及びオーディオディジタル対アナログ変換器２７（”ＤＡＣ”２７）も含む。ＥＤＩＤ  ＲＯＭ２３は、ＴＭＤＳリンクのＤＤＣチャンネルへ接続され、状態及び形態ビットを記憶し、これはＤＤＣチャンネル上でマイクロコントローラ１５により読み取ることができる。受信器２’は、ＤＤＣチャンネルを介してマイクロコントローラ１５と交信するためのインターフェース（例えば、図１４のインターフェース２０１）を含む。マイクロコントローラ２５はＩ２Ｃ交信のために受信器２’と接続されている。ＥＰＲＯＭ２４は、送信器１’から受け取ったコンテンツのＨＤＣＰ解読に使用するキー値及び認識ビットを記憶する。
【００４７】
またシンクデバイスは、受信器２’により復元されたアナログ及び／又はディジタルビデオを受け取るディスプレイ回路系２６と、受信器２’により復元されたディジタルオーディオを受け取るオーディオディジタル対アナログ変換器２７（ＤＡＣ２７）とを含む。
【００４８】
図２のシステムは、ＴＭＤＳリンクの導体対（図２にチャンネルＣで示す）を通じてビデオクロックを伝送するのが望ましく、同様にリンクの少なくとも１つのチャンネルを通じて補助データ用クロックを伝送する。例えば、送信器１’は、アクティブビデオピリオド中に、チャンネル０、１、及び２（これらは図１のシステムの同じ番号のものと同一である）を通じて受信器２’へビデオデータを伝送し、アクティブビデオピリオドを除いては、チャンネル０、１、及び２の少なくとも１つを通じてオーディオデータ（例えば左及び右ステレオ信号）を受信器２’へ伝送し、チャンネルＣを通じてビデオクロック（例えば、２進波形の立ち上がり端によって決定する）を連続的に伝送し、オーディオデータの各バーストと共にタイムスタンプデータを（チャンネル０、１、及び２の少なくとも１つを通じて）伝送する。タイムスタンプデータは、上述の米国特許出願第０９/９５４，６６３号（２００１年９月１２日出願）に説明されたように、オーディオデータのクロックを決める。受信器２’は、オーディオデータを伝送するのに用いられたオーディオクロックを復元するためにタイムスタンプデータを処理するように構成される。好ましい実施形態において、伝送されたタイムスタンプデータからクロックを再生する方法及びシステムを以下に詳細に説明する。
【００４９】
一般に、オーディオデータのストリーム用クロックは、ビデオ用のストリームピクセルクロックより遥かに低い周波数を有する。しかしながら、殆どのアプリケーションにおいては、ジッタを低減させるために、オーディオクロックはピクセルクロックよりも正確であることが要求される。これは事実であり、その理由はアナログオーディオの歪（ジッタを有するディジタルオーディオから発生されている）は、同一量のジッタを有するディジタルビデオから発生された再生ビデオプラグラムの歪よりも（アナログオーディオを経験した者にとっては）容易に識別できるためである。
【００５０】
図２のシステムでは、ビデオデータの８ビットソースワードが１０ビットコードワードにエンコードされ、次いでシリアルされてチャンネル媒体（チャンネル０、１及び２として識別された導体対の1つ）を通じて伝送される。受信器２’では、エラーが存在しないならば、各１０ビットコードワードが元の８ビットワードにデコード復帰される。各コードワードは９ビットベースパターン（２９の９ビットパターンセットのトランジッション最小化メンバーであり、その最上位ビットは、ベースパターンがトランジッション最小化され、ベースパターンの８つの最下位ビットがＤＣ平衡化アルゴリズムにより変換されているか否かを示す１０番目のビットと接続されることを示す）からなる。送信器１’では各８ビットソースワードが９ビットベースパターンの１つにエンコードされ、次いで１０ビットのコードストリームとしてエンコード（１０ビットコードワードの伝送されるストリームの改良されたＤＣ平衡化を達成するように）される。しかし、デコードされたビデオデータは、特定のチャンネル媒体及び伝送されたシリアルストリームの特定のビットパターンによっては、（特にそれに関連するチャンネルに顕著なＩＳＩがある場合）エラーを包含する。
【００５１】
もし送信器１’及び２’が、それらがビデオデータをエンコード及びデコードするのと同一方法で補助データをエンコード及びデコードし、また、シリアルリンクの同一チャンネルを通じてエンコードされた両種類のデータのエンコードされたデータを送るように操作されるならば、デコードされた補助データは同じ割合でエラーになってしまうであろう。このエラーになる割合は、仮にビデオデータにとっては許容できるとしても、補助データ（特に補助データがオーディオデータの場合）にとっては到底受け入れられるものではないオ。補助データに対するエラーになる割合を低減させるために、送信器１’は、以下に説明するように「ゴールデンワード」を用いて補助データをエンコードするように構成することができる。選択的に、送信器１’も同様に「ゴールデンワード」を用いてビデオデータをエンコードするように（又は「ゴールデンワード」を用いてビデオデータ及び補助データの双方をエンコードするモードで操作可能になるように）構成することができる。しかし、「ゴールデンワード」を用いて（コードワードの「全セット」の頑健サブセットにより）エンコードされたデータは、（エンコードされたビットの両ストリームが同一クロック周波数で伝送されると仮定すれば）、コードワードの同一の「全セット」を用いてエンコードされた同一のデータよりも必然的に低いデータ伝送率を有する。多くのアプリケーションにおいて、ビデオデータは、ゴールデンワードを用いてエンコードされるならば、実際的に充分なレートで伝送され得ない。従って、図２のシステムの典型的な実施形態は、ゴールデンワードを用いて補助データ（しかしビデオデータではない）をエンコードするであろう。
【００５２】
一実施形態においては、本発明の送信器及び受信器は、各ブランキング間隔（アクティブビデオピリオド相互間）の少なくとも３つの部分の間を区別する。即ち、初期部分（ここで「データアイランドプリアンブル」が伝送される）と、それに続く補助データ部分（しばしば「データアイランド」と称される）と、それに続く最終部分（ここで「ビデオプリアンブル」が伝送される）とである。選択的に、１つのブランキング間隔においては２つ又はそれ以上のデータアイランドがあり（各々が少なくとも１つの補助保護帯域ワードとそれに続くエンコード補助データの異なるストリームのバーストを含む）、ＤＥの下降縁（ブランキング間隔の開始）とデータアイランドとの間の初期部分、ブランキング間隔における各後続データアイランドの前の付加的な部分（他のデータアイランドプリアンブルを含む）、最後のデータアイランドと次のアクティブビデオピリオドとの間の最終部分（ビデオプリアンブルを含む）である。各ブランキング間隔の初期データアイランドプリアンブルの間、制御ビットＣＴＬ３，ＣＴＬ２，ＣＴＬ１及びＣＴＬ０の特定のパターンを示すコードワードの繰り返し、また選択的に初期ビットパターン（例えば図５のチャンネルＣＨ２及びＣＨ１の初期補助プリアンブルの開始に”Ｒｓｖｄ”と示された時間間隔におけるパターン）が伝送される。各ブランキング間隔のビデオプリアンブルの間、制御ビットＣＴＬ３，ＣＴＬ２，ＣＴＬ１及びＣＴＬ０の特定のパターンを示すコードワードの繰り返し、また選択的に初期ビットパターン（例えば図６のチャンネルＣＨ２及びＣＨ１のビデオプリアンブルの開始に”Ｒｓｖｄ”と示された時間間隔におけるパターン）が伝送される。好ましくは、各データアイランド期間中に、エンコード補助データ及び保護帯域ワードを示すコードワードのパケットが伝送される。
【００５３】
上述したように、２つ又はそれ以上のデータアイランドが（それらの間にアクティブビデオピリオドを伴わずに）連続的に伝送される。更に、２つ又はそれ以上のアクティブビデオピリオドを（それらの間にデータアイランドを伴わずに）連続的に、或いはデータアイランドをアクティブビデオピリオドと交互になすようにして伝送することができる。
【００５４】
幾つかの実施形態においては、（図３及び図６に示されるように）以下の信号がビデオプリアンブル期間に伝送される。即ち、ＣＴＬ３＝０、ＣＴＬ２＝０を示すコードワード”００１０１０１０１１”の繰り返しがＣＨ２で伝送され（好ましくは「Ｒｓｖｄ」間隔の初期ビットパターン後）、ＣＴＬ１＝０、ＣＴＬ０＝０を示すコードワード”００１０１０１０１１”の繰り返しがＣＨ１で伝送され（好ましくは初期ビットパターン後）、同期ビットＨＳＹＮＣ及びＶＳＹＮＣの４つの可能な組合せの１つを示すコードワードの繰り返しがＣＨ０で伝送される。典型的な操作では、ビデオプリアンブルの最終１２ピクセルクロックサイクル中（図６に示すようにＤＥの０-１トランジッションの直前に）ＨＳＹＮＣ＝０、ＶＳＹＮＣ＝０を示すコードワード（即ち、図６の下部に示すコードワード”００１０１０１０１１”）がチャンネルＣＨ０を通じて伝送されるように、「同期ビットＨＳＹＮＣ及びＶＳＹＮＣの双方が０値を有する。
【００５５】
このような実施形態では、初期補助プリアンブル（図３及び５に示されるように）中に以下の信号が伝送される：即ち、ＣＴＬ３＝０、ＣＴＬ２＝１を示すコードワード”１１０１０１０１００”の繰り返しが（好ましくは「Ｒｓｖｄ」間隔の初期ビットパターン後）ＣＨ２で伝送され、ＣＴＬ１＝０、ＣＴＬ０＝０を示すコードワード００１０１０１０１０の繰り返しが（好ましくは初期ビットパターン後）ＣＨ１で伝送され、同期ビットＨＳＹＮＣ及びＶＳＹＮＣの４つの可能な組合せの１つを示すコードワードの繰り返しがＣＨ０で伝送される。
【００５６】
シリアルリンクを通じて送信器から受信器へデータを送信する間、シンボル内干渉（ＩＳＩ）がエラーを引き起こし、受信されたデータが伝送されたデータと異なってしまうことがある。そのようなエラーが起こる割合は、チャンネル媒体のような要因に依存し、データが２進ビットパターンである場合には、伝送される特定のビットパターンに依存する。本発明の好ましい実施形態によると、データ（例えば、アクティブビデオピリオド相互間のデータアイランドの間に伝送されたオーディオデータ）はシリアルリンクを通じての送信のためにビットパターンでエンコードされ、ビットパターンは、同一のデータの従来のエンコード形式により決定されるパターンよりもリンクを通じた送信中ＩＳＩの影響を受けにくいビットパターンにエンコードされる。従って、これらの好ましい実施形態において、データはより信頼性をもって伝送され、同一のデータの従来のエンコード形式よりもエラーになる割合が低減する。更に詳しくは、好ましい実施形態において、データはコードワードの全セットのサブセット（頑健サブセット）を用いてエンコードされる。代表的には、全セットのコードワードは同一長さ（例えば、各々がＮビットからなる）を有する。頑健サブセットは、本明細書ではしばしば「選択された」又は「発明」コードワードのセットと称し、頑健エラーサブセットのコードワードはしばしば「発明」コードワード（又は「ゴールデンワード」）と称する。頑健サブセットは以下のように選択される。即ち、各伝送されるエンコードされたデータストリーム（発明に係るコードワードセットのメンバーのみを用いてエンコードされる）は、伝送された従来のエンコード形式の同一データ（発明に係るコードワードセットのメンバーのみならず、発明に係るコードワードセットのメンバー以外の全セットのコードワードを用いてエンコードされている）によって決定されるパターンよりも、シリアルリンクを通じて送信中ＩＳＩに対して影響を受けにくいパターンを有するように選択される。全セットには発明に係るコードワードよりも多くのコードワードが存在するので、伝送されるデータが発明に係るコードワードのみを用いてエンコードされるならば、伝送されるデータが全セットのコードワードを用いて従来法でエンコードされる場合よりも、より少ないワードのデータを単位時間当たりにリンクを通じて伝送することができる。
【００５７】
本発明によるデータのエンコードは、エンコードされたデータが非常に長い導体を通じるか、或いはさもなければ送信中ＩＳＩに起因するエラーの高い危険性がある他の条件下で伝送される用途では特に有利である。
【００５８】
１つの実施形態においては、送信器１’は本発明により補助データを以下のようにエンコードするように構成されている。１０ビットＴＭＤＳコードワードの全セットは、エンコードされた補助データ（しばしば「ゴールデンワード」と称される発明に係るコードワードのみからなる）の１０ビットワードの各伝送されたストリームが、同一データのＴＭＤＳエンコードバージョン（発明に係るコードワードのみならず、発明に係るコードワードではない全セットのメンバーをも含む）の伝送されたストリームによって決められるパターンよりも、シンボル内干渉に対して影響を受けにくいパターンを有するような「発明に係る」コードワードとして選択される。
【００５９】
幾つかの実施形態では、１０ビットコードＴＭＤＳコードワードの全セットの２Ｍビットサブセット（ここでＭ＜８）は発明に係るコードワードセットになるよう選択される。選択的に、発明に係るコードワードセットも同様に保護帯域ワードとして用いられる全セットの１つ又はそれ以上のコードワードを含む。図３及び４を参照して以下に説明する１７個の発明に係るコードワード（各々が１０ビットを含む）は、１つの追加保護帯域ワードで補足された２Ｍビットサブセット（ここでＭ＝４）の一例である。受信器２’は、発明に係る１０ビットコードワードの各受信されたものを長さＭビットの補助データワードとしてデコードするように実施されている。受信器２’は、それがアクティブビデオピリオド中に受信した従来法にエンコードされたビデオコードワードにつき実行するのと同一のデコード操作を、ブランキング間隔間に受信されるエンコードされた補助データについて実行する。しかし、（発明に係るコードワードを用いる）ソース補助データのエンコード中、送信器１’は、ソースビデオデータのその従来法のエンコード間にそれが実行する従来法のＤＣ平衡化段階は実行しない（従来法のＤＣ平衡化段階ではエンコードされた「Ｎ＋１」番目の８個の最下位ビットが反転され、Ｎ個の先にエンコードされたビデオワードの累積ＤＣドリフト（出力変化）が予め決められた閾値に達すると、結果的に生じる９個のビットが特有の１０番目である最上位ビットに連結され、さもなければ、「Ｎ＋１」目のエンコードされたワードの８個の最下位ビットを反転せず、その代わりに当該ワードを別の特有の１０番目の最上位ビットに連結する）。むしろ、送信器１’ は、発明に係るコードワードの結果的に生じるストリームの累積ＤＣドリフトに拘らず（また、発明に係るコードワードのＭＳＢが１又は０の何れかによらず）、単に補助データの各４ビットソースデータを発明に係るコードワードの対応する１つと置き換えるように構成される。発明に係るコードワードは、発明に係るコードワードストリームのビットが一連の上昇及び下降する電圧トランジッションとしてシリアルリンクを通じて伝送されるならば、発明に係るコードワードのそのようなストリームのビットパターンは、時間に亘ってそれが決める電圧ドリフトが許容範囲に収まるように限られるという意味で、ＤＣ平衡化される（若しくはＤＣ平衡化される確立が高くする）ことが好ましい。
【００６０】
別の実施形態では送信器１’は、ソース補助データの（発明に係るコードワードを用いる）そのエンコード中及びソースビデオデータのその従来法のエンコード中に同一のＤＣ平衡化段階を実行する。これは発明に係るコードワードセットの選択において考慮される。特に、発明に係るコードワードセットの各コードワードは９ビットベースパターンを有し、同パターンは１０ビットＴＭＤＳコードワードの全セットの９ビットベースパターン空間の選択されたサブセットのメンバーである。また、先にエンコードされた補助ワードストリームの累積ＤＣドリフトが予め決められた閾値に達しているかどうかに依存して、ソース補助データ（これらを発明に係るコードワードで置き換える）の４ビットワードのエンコード中に、この９ビットベースパターンの８個の最下位ビットが反転されて結果的に生じるパターンが第１値を持つ１０番目のビットと連結されるか、或いはベースパターンは反転されず、その代わりに第２値を持つ１０番目（最上位）のビットと連結される。これらの実施形態において、受信器２’は、ブランキング間隔中に受信される従来法でエンコードされた補助データワードについて、アクティブビデオピリオド中に受信される従来法でエンコードされたビデオデータワードに対して受信器２’が実行するのと同一のデコード操作を実行し、次いで各８ビットワード（これは、１０ビットエンコード補助データワードの１つの従来法のデコードの結果として生成されている）を、各々がＭビット長さを有する２Ｍ補助データワードの１つにマップするように実行する。
【００６１】
図２のシステムについて説明した実施形態では、補助データエンコード空間（発明に係るコードワードセットでエンコードされる異なる補助データの数）のサイズは、本発明により２８（＝２５６）から２Ｍ（ここでＭ＜８）へ低減されており、従って（本発明によりエンコードされた）補助データが伝送される有効レートは、チャンネル当りクロック期間当り８ビットからチャンネル当りクロック期間当りＭビットビットへ低減される。値Ｍを低減させる（即ち、全セットからより小さい発明に係るコードワードのセットを選択する）ことによって、より低いビットエラーレート（ＢＥＲ）を達成することができるが、データレートも同様に低減される。逆に、パラメータＭの増加は、データレートの増大をもたらすが、ＢＥＲ増大という代償が生じる。
【００６２】
図３及び４を参照して発明に係るコードワードセットの実施形態について説明する。このコードワードセットは、従来のＴＭＤＳ１０ビットコードワードの全セットのサブセットであり、補助データをビデオデータの半分のデータレートで伝送するだけで充分ならば、（ＴＭＤＳ１０ビットコードワードの全セットを用いて従来法でエンコードされた）８ビットデータワードも同様に伝送されるＴＭＤＳ（又はＴＭＤＳ状）リンクを通じて伝送するために補助データの４ビットワードをエンコードするのに有用である。代表的に、２進補助データの８ビット入力ワードは緩衝され、各々の４個の最下位ビットは図４の左欄（「入力Ｄ７-Ｄ０」と示される）の１６個の８ビットワード「ＡＤ０-ＡＤ１５」の１つとして（例えば、図２の送信器１’ において）エンコードされ、各８ビット入力ワードの４個の最上位ビットも同様に１６個の８ビットワードＡＤ０-Ｄ１５の適切な１つとしてエンコードされる。ワードＡＤ０-Ｄ１５の各々は、図４の左から２番目に示される１６進法を有する。ワードＡＤ０-Ｄ１５の各々は次いで図４の第３欄（「ＴＭＤＳ結果」と示される）に示される１０ビットパターンに対応する１つとしてエンコードされる。コードワードの集合のマッピングに関連する本発明の局面に関して、図４の他の欄について以下に説明する。
【００６３】
図４（及び図３）では、各コードワードの左ビットはＬＳＢであり、（各１０ビットコードの場合には）連続リンクを通じて伝送される第１ビットである。同様に、各コードワードの右ビットはＭＳＢであり、（各１０ビットコードの場合には）連続リンクを通じて伝送される最終ビットである。
【００６４】
例えば、入力補助データワード１０００００００（そのＬＳＢは１である）は、２つの半分（１０００及び００００）に分割され、２つの半分は次いでそれぞれＡＤ１及びＡＤ０としてエンコードされる。次いで、８ビットワードＡＤ０が１０ビットの発明ワード”００１１１００１０１”としてエンコードされ、８ビットワードＡＤ１が１０ビットの発明ワード”０１１０００１１０１”としてエンコードされる。２つの発明ワードは、次いで連続的にシリアルリンクを通じて直列化されて伝送され、入力ワードの「最上位」半分（００００）を示すビット”００１１１００１０１”が、入力ワードの最下位半分（１０００）を示すビット”０１１０００１１０１”の前に伝送される。受信器では、各１０ビットの発明ワードが８ビットワードＡＤ０-ＡＤ１５の１つにデコードされ、各ワードＡＤ０-ＡＤ１５及び８ビット入力補助データワードの一半分（４ビット）間に１対１のマッピングがあるので、元の８ビット入力補助データワードを復元されたワードＡＤ０-ＡＤ１５から再構成することができる。
【００６５】
勿論、送信器（例えば、送信器１’ ）に表明される入力補助データは４ビットワードでもよく、その場合送信器は、それらを一連のワードＡＤ０-ＡＤ１５としてエンコードする前に、受信された入力補助データを４ビットフォーマットに分割する必要はないであろう。その代わりに、入力補助データは一連の８ビットワードＡＤ０-ＡＤ１５として予めエンコードされる。
【００６６】
代表的には、エンコードされた補助データは、ビデオでデータが伝送されるＴＭＤＳリンクの同一チャンネル（ＣＨ０、ＣＨ１及びＣＨ２）で伝送されるが、補助データはビデオデータ送信の各アクティブビデオピリオド（そこではＤＥ＝１）間のブランキング間隔（そこではＤＥ＝０）中に伝送される。図５及び図６は、本発明の上述の実施形態中に伝送される信号のタイミング図である。図５の上部における９つの信号は（ブランキング間隔の）制御期間及びデータアイランド中に送信器に入力された信号を表し、図５の下部における３つの信号は、（図４の１０ビットワードを用いてエンコードされた）補助データと、上部における９つの信号とに応答してブランキング間隔中にチャンネルＣＨ０、ＣＨ１及びＣＨ２を通じて伝送されるエンコードされた制御及び同期信号（後述する）を表す。同様に、図６の上部における９つの信号は、ブランキング間隔の終端及び当該ブランキング間隔に続くアクティブビデオピリオド中に受信器に入力された信号を表し、図６の下部における３つの信号は、上部における９つの信号に応答してチャンネルＣＨ０、ＣＨ１及びＣＨ２を通じて伝送される補助データ（これは図４の１０ビットワードを用いてエンコードされている）と、ビデオデータ（これは従来法でエンコードされている）と、エンコードされた制御及び同期信号（後述する）とを表す。
【００６７】
図５及び６において：
入力データの２４ビットワードが、エンコード用の送信器のエンコード回路素子に与えられる。図５は、補助データのワードである上述のワード（各々が図６のＤ[２３：０]として識別される）に関する。図６は、ビデオデータのワードである上述のワード（各々が図６のＤ[２３：０]として識別される）に関する。各入力ワード（Ｄ[２３：１６]）の８ビットがエンコードされ、直列化されてチャンネルＣＨ２で（１０ビットエンコードワードＣＨ２[０：９]として）伝送され、そのような各ワード（Ｄ[１５：８]）の別の８ビットがエンコードされ、直列化されてチャンネルＣＨ１で（１０ビットエンコードワードＣＨ１[０：９]として）伝送され、そのような各ワード（Ｄ[７：０]）の別の８ビットがエンコードされ、直列化されてチャンネルＣＨ０で（１０ビットエンコードワードＣＨ０[０：９]として）伝送される。幾つかの実施例では、ビデオデータはＲＧＢフォーマットである（赤、緑及び青ピクセルが、それぞれチャンネルＣＨ２、ＣＨ１及びＣＨ０で伝送される）。このことから、チャンネルＣＨ２、ＣＨ１及びＣＨ０は、本明細書ではしばしば（図３におけるように）、それぞれ赤（又はＲ）チャンネル、緑（又はＧ）チャンネル及び青（又はＢ）チャンネルと称する。代替的に、エンコードされた（次いで伝送される）ビデオデータは輝度-色光度フォーマットである。
【００６８】
波形「ＤＣＫ」はデータクロックを示す。データクロックの各サイクル中、補助データ（又は保護帯域）を示す発明に係るコードワードの各１つの１０ビット、又はビデオデータを示す従来のＴＭＤＳ１０ビットコードワードの各々は、チャンネルＣＨ２、ＣＨ１及びＣＨ０の関連する１つを通じて連続的に伝送される。幾つかの実際的実施形態では、位相シフト回路系がクロックＤＣＫの多重位相シフト型を生成するために用いられており、その多重位相シフト型その後、エンコード、送信及びデコード操作をクロックするために（クロックＤＣＫそれ自体と共に）用いられる。別の実際的実施形態では、エンコード、送信及びデコード操作をクロックするためにＤＣＫの１０倍の周波数を有するクロック（しかしＤＣＫと同位相）を用いることが可能であり、このより速いクロックの各サイクル間に１コードビットが伝送される；
（図６の）波形ＤＥはビデオデータイネーブル信号であり、（図６の）波形ＡＵＸ ＤＥは補助データイネーブル信号である。ＤＥ＝１且つＡＵＸ ＤＥ＝０ならば、ビデオデータ（図６においてＤ[２３：１６]、Ｄ[１５：８]及びＤ[７：０]として確認される）はエンコードされ、エンコードされたビデオの直列化された１０ビットワードが、チャンネルＣＨ０、ＣＨ１及びＣＨ２を通じて伝送される。ＤＥ＝０且つＡＵＸ ＤＥ＝１ならば、補助データ（図５においてＤ[２３：１６]、Ｄ[１５：８]及びＤ[７：０]として確認される）はエンコードされ、エンコードされた補助データの直列化された１０ビットワードが、チャンネルＣＨ０、ＣＨ１及びＣＨ２を通じて伝送される。ＤＥ＝０且つＡＵＸ ＤＥ＝０ならば、送信器はそのデータ入力に表明された信号を無視し、その代わりにその制御入力（図５及び図６においてＣＴＬ[３：２]として示されたビットＣＴＬ３及びＣＴＬ２と、図５及び図６においてＣＴＬ[１：０]として示されたビットＣＴＬ１及びＣＴＬ０）に表明された制御ビット対を（１０ビットＴＭＤＳコードワードとして）エンコードし、これらのコードワードを直列化し、チャンネルＣＨ１及びＣＨ２を通じて直列化されたコードワードを伝送する。ＤＶＩシステムにおいては、送信器は、その同期入力に表明された同期ビット対（ＨＳＹＮＣ及びＶＳＹＮＣ）を（１０ビットトランジッション最大化ワードとして）エンコードし、これらのコードワードを直列化し、ＤＥ＝０のときチャンネルＣＨ０を通じて直列化したコードワードを伝送する。しかしながら、本発明の好ましい実施形態においては、各データアイランド期間中に、ＨＳＹＮＣ及びＶＳＹＮＣを示す１０ビットトランジッション最小化コードが各ピクセルクロックサイクルにチャンネルＣＨ０を通じて伝送される（例えば、ＨＳＹＮＣビット、ＶＳＹＮＣビット及び２つの他のビットを示す１つのコードワードがピクセルクロックサイクル毎に伝送される）。この方式では、ＨＳＹＮＣ及びＶＳＹＮＣは、データアイランド期間中にパケットを送るのに要求される３２ピクセルクロック期間に亘って反復的に伝送される。好ましくは、データアイランド期間中に送られた各パケットは、３２ビットパケットヘッダーを含み、データアイランド期間中に伝送されたＨＳＹＮＣ及びＶＳＹＮＣを示す各コードワードもパケットヘッダーの１ビットを示す。
【００６９】
図５及び図６については、２つのデータイネーブル信号「ＤＥ」及び「ＡＵＸＤＥ」に関して説明したが、本発明の送信器は、単一データイネーブル信号（例えば、信号ＤＥ及びＡＵＸＤＥに論理「ＯＲ」演算施行結果を示す組合せイネーブル信号）及びビデオ又は補助データの何れかを示すデータ入力（Ｄ[２３：０]）の単一セットに応答して、説明された全てのエンコード、直列化及び送信を実行するように構成された部分（例えば図１３の送信器１００の「コア」プロセッサ１１４）で実施できるということが考えられる。コア以外の送信器の付加的な回路系は、補助データ（例えば、２４ビット補助データワード）及びビデオデータ（例えば、２４ビットビデオデータワード）の別々のセットと、補助データイネーブル信号「ＡＵＸ ＤＥ」とを受信するように構成される。データイネーブル信号は以下の一連の繰り返し値を持つことができる：即ち、（ＤＥ＝０、ＡＵＸ ＤＥ＝０）、次いで（ＤＥ＝１、ＡＵＸ ＤＥ＝０）、次いで（ＤＥ＝０、ＡＵＸ ＤＥ＝０）、次いで（ＤＥ＝０、ＡＵＸ ＤＥ＝１）。勿論、データイネーブル信号は、非反復シーケンス等他の一連の値でも同様に起こる。例えば、幾つかの状況において、補助データは、ビデオブランキング間隔の全てではなく一部において伝送される。従って、以下の一連の値を持つ信号ＤＥ及びＡＵＸ ＤＥでは、補助データは、１つのブランキング間隔では伝送されるが、次のブランキング間隔では伝送されない：即ち、（ＤＥ＝０、ＡＵＸ ＤＥ＝０）、次いで（ＤＥ＝１、ＡＵＸ ＤＥ＝０）、次いで（ＤＥ＝０、ＡＵＸ ＤＥ＝０）、次いで（ＤＥ＝０、ＡＵＸ ＤＥ＝１）、次いで（ＤＥ＝０、ＡＵＸ ＤＥ＝０）、次いで（ＤＥ＝１、ＡＵＸ ＤＥ＝０）、次いで（ＤＥ＝０、ＡＵＸ ＤＥ＝０）、次いで（ＤＥ＝１、ＡＵＸ ＤＥ＝０）である。送信器の付加的な回路系は、組合せデータイネーブル信号を生成するために信号ＤＥ及びＡＵＸ ＤＥを共に理論和（「ＯＲ」）する論理回路系を含むことができる。付加的な回路系は、同様に補助データを４ビットフォーマットにパックし、補助データの各４ビット部分を、図４に示すワードＡＤ０-ＡＤ１５の１つとしてエンコードし、適切なタイミングで保護帯域ワードを補助データワードＡＤ０-ＡＤ１５のストリーム内に追加し、ビデオ保護帯域ワードをビデオデータストリーム内に追加する（或いはそれに代えて、適切なタイミングで、ビデオデータのワードをビデオ保護帯域ワードで置換する）ことができる。付加的な回路系は、ビデオデータの一連のバースト及び補助データを（保護帯域ワードにより）コアに表明し（例えば、ビデオデータのバーストをビデオ保護帯域ワードと交番させ、補助データを保護帯域ワードと交番させる）、また、同様に組み合わされたデータイネーブル信号をコアに表明することができる。コアは、（別々のＤＥ及びＡＵＸ ＤＥ信号よりもむしろ）結合されたデータイネーブル信号と、ビデオ及び補助データのバーストとに応答して、図５及び図６を参照して説明した全てのエンコード、直列化及び送信操作を行う。
【００７０】
前段落で説明した実施形態における変形例として、送信器の「付加的な回路系」は、２つ又はそれ以上の補助データのセット（各セットは異なった種類の補助データを含む）を受信し且つエンコードするように結合且つ構成される。付加的な回路系は、ビデオデータ、補助データの各セット用の補助データイネーブル信号（例えば、第１及び第２補助データイネーブル信号「ＡＵＸ１ＤＥ」及び「ＡＵＸ２ＤＥ」）及びビデオデータイネーブル信号（「ＤＥ」）を受信すると共にビデオデータ及びエンコードされた補助データの一連の各バーストをコアに表明するために同様に結合且つ構成される。ビデオデータイネーブル信号（ＤＥ）及び補助データイネーブル信号（ＡＵＸ１ＤＥ及びＡＵＸ２ＤＥ）信号は、以下の一連の繰り返し値を持ち得る：即ち、（ＤＥ＝０、ＡＵＸ１ＤＥ＝０、ＡＵＸ２ＤＥ＝０）、次いで（ＤＥ＝１、ＡＵＸ１ＤＥ＝１、ＡＵＸ２ＤＥ＝０）、次いで（ＤＥ＝０、ＡＵＸ１ＤＥ＝１、ＡＵＸ２ＤＥ＝０）、次いで（ＤＥ＝０、ＡＵＸ１ＤＥ＝０、ＡＵＸ２ＤＥ＝１）である。付加的な回路系は、結合されたデータイネーブル信号を生成するために信号ＤＥ、ＡＵＸ１ＤＥ及びＡＵＸ２ＤＥを共に論理和（ＯＲ）する論理回路系を含むと共に、（別々のビデオデータ及び補助データイネーブル信号よりもむしろ）結合されたデータイネーブル信号をコアに表明する。
【００７１】
連続リンクの少なくとも１つのチャンネルの各々で（例えば、ＴＭＤＳリンクを通じて本発明によるデータ送信の場合にはチャンネルＣＨ２及びＣＨ１の各々で）、エンコードされた補助データの各バーストの開始時（即ち、各ブランキング間隔の各「補助プリアンブル」の直後）に、エンコードされた補助データの各バーストの終了時及びエンコードされたビデオデータの各バーストの開始時（即ち、各ブランキング間隔の「ビデオプリアンブル」の直後）に発明に係るコードワードの適切な１つ（又は発明保護帯域ワードの２つ又はそれ以上の適切なもの）が（保護帯域ワード又は保護帯域ワードのセットとして）伝送されるのが望ましい。
【００７２】
本発明の好ましい実施形態によれば、伝送されるべきソースデータは、コードワードの全セットの「頑健」サブセットを用いてエンコードされる。各「頑健」サブセットはコードワードセット（本明細書ではしばしば「ゴールデンセット」と称する）からなり、各ゴールデンセットは１つ又はそれ以上のコードワード（本明細書ではしばしば「ゴールデンワード」と称する）からなる。ゴールデンセットの各「ゴールデンワード」は、単一ソースデータ値を示す。ゴールデンセットが２つ又はそれ以上のゴールデンワードからなる場合には、これらのゴールデンワードの各々が同一ソースデータ値を示す。全セット内のコードワードの集合が決定される。各集合は、「ゴールデンセット」及び選択的に全セットの１つ又はそれ以上の追加のコードワードを含み、ここでは追加コードワードの各々が、送信又は送信及びデコードにおけるそのようなゴールデンワードの起こり得るビットエラーの結果として発生される可能性があるという意味で、各追加コードワードが集合のゴールデンセットのゴールデンワードに「類似」する。集合の１つ内の各受信されたコードワードは、当該集合のゴールデンセットによって決定されるソースデータ値にマップされる。受信されたコードワードの単一ソースデータ値への一集合の各マッピングは、集合内のエラー含有ワードを該エラー含有ワードに最も対応しそうなソースデータ値へ戻してマッピングすることによってエラー訂正することができる。
【００７３】
コードワードの全セットは、シリアルリンクのチャンネルを通じて伝送するために一種のデータ（例えば、ビデオデータ）をエンコードするのに用いられ、また、頑健サブセットは、同一チャンネルを通じて伝送するために他の種類のデータ（例えば、ビデオデータと関連するか又はそれに有用なオーディオデータ又は他の「補助」データ）をエンコードするのに用いてもよい。
【００７４】
幾つかの実施形態では各ゴールデンセット内の各コードワード（及び全セット内の各コードワード）は、ＭビットワードのエンコードされたバージョンであるＮビットワードであり、ここではＭはＮより小さい整数である。シリアルリンクを通じた一連のＮビットゴールデンワードの送信後、（送信エラーが生じているならば）各受信されたＮビットコードワードはゴールデンワードの１つとは異なるか、或いはそれは伝送されたゴールデンワードの１つと同一である。集合の１つ内の各受信されたＮビットコードワードは、デコードされたＭビットワードを発生させるためにデコードされ、そのような各デコードされたＭビットワードは、当該集合のゴールデンセットによって決められるソースデータ値へマップされる。
【００７５】
例えば、一種の実施形態ではコードワードの全セットは、２５６の８ビットソースワードを示す１０ビットＴＭＤＳエンコードされたワードのセットである。全セットの頑健サブセットは、２５６の８ビットソースワードの全セットのサブセットを示す８ビット「ゴールデンワード」からなる。この種の好ましい実施形態では、頑健サブセットは１６のゴールデンセットからなり、各ゴールデンセットは１つの８ビットソースワードを示す１０ビットＴＭＤＳコードワードからなり、１０ビットＴＭＤＳコードワードの各集合はゴールデンセットの1つ及びそのようなゴールデンセットのコードワードと類似の少なくとも１つの１０ビットＴＭＤＳコードワードを含む。そのような好ましい実施形態では、各集合の1つ内の各受信された１０ビットコードワードは、８ビットワードを復元するためにＴＭＤＳデコードアルゴリズム（又はその修正バージョン）によりデコードされ、各復元された８ビットワードは当該集合によって決められる８ビットソースワードにマップされる。
【００７６】
図７を参照して、本発明により受信されたワードの集合（例えば、図７の集合Ｓａ及びＳｂ）を個々の伝送されたソースデータワード（例えば、ワード「ａ」及び「ｂ」）へマッピングする概念について更に説明する。次いで、図４を参照してそのようなマッピングの特定の例について説明する。
【００７７】
図７を参照すると、コードワードの全セット（これは例えば、本発明により全セットの「ゴールデンワード」のみを用いて補助データがエンコードされるならば、最初のデータをエンコードするために用いることができる）は、各ソースデータワードがＮビットの命令セットでる２Ｎ個の異なるソースデータワードをエンコードするために用いられるようなコードワード（「２Ｎ空間」）である。ゴールデンワード（「２ｎ空間」）は、２ｎの異なったソースデータワードをエンコードするために用いられ得る全セットのサブセットをなすコードワードであり、そのような各ソースデータワードは「ｎ」ビット（ここで「ｎ」はＮ未満の整数である）の命令セットである。始めに、生のソースデータ（これは任意の長さのワードからなることができる）は緩衝され、ｎビットフォーマット内に（即ち、２ｎソースデータワードセットのｎビットメンバー内に）パックされる。各異なったｎビットソースデータワードは次いでゴールデンワード（「２ｎ空間」内で）の１つとしてエンコードされ、シリアルリンクを通じて（代表的にはリンクの単一チャンネルを通じて）伝送される。送信はエラーをもたらすか、又はエラーがないかである。
【００７８】
コードワードの全セットの集合は、各集合が「ゴールデンセット」(１つ又はそれ以上のゴールデンワードからなる)及び選択的に全セットの１つ又はそれ以上の追加コードワードを含むように予め決められる。ここで、追加コードワードの各々は、当該集合のゴールデンセットのゴールデンワードに類似する。例えば、図７では、集合「Ｓａ」はソースワード「ａ」をエンコードするゴールデンワードの各々からなるゴールデンセットを含み、集合「Ｓｂ」はソースワード「ｂ」をエンコードするゴールデンワードの各々からなるゴールデンセットを含む。各集合の１つ内で受信された各コードワードは、同集合のゴールデンセットによって決められるソースデータ値にマップされる。
【００７９】
Ｎ＝８及びｎ＝４の幾つかの実施形態では、２Ｎ空間の各コードワードは１０ビットＴＭＤＳエンコードワードであり、２ｎ空間は１０ビットＴＭＤＳエンコードワードの全セットのサブセットである。各１０ビットＴＭＤＳコードワードは、８ビットコードワードを発生させるためにＴＭＤＳデコードアルゴリズム（又はその修正されたバージョン）によりデコードされる。本発明のこれら及び他の実施形態では、ゴールデンワードの伝送（及びそのデコード）はエラーをもたらすか、又はエラーがないこともある。
【００８０】
チャンネルにシンボル間干渉又は他の劣化状態があるならば、特定の各ゴールデンワードについて、或る種の伝達エラーが予想される。従って、各ゴールデンワードにつき（即ち、２ｎ空間の各Ｎビットメンバーにつき）、そのようなゴールデンワードを含む集合は、ゴールデンワードの送信中のそのような伝達エラーが起こりそうな２ｎ空間の全てのＮビットメンバーを含めることが望ましい。しかし、各クラスタは互いに共通元を持たないので、一クラスタに含まれるＮビットワードは全ての他のクラスタから省略される。
【００８１】
本発明の各実施形態は、ゴールデンセットの各ゴールデンワードに加えて少なくとも１つのコードを含む少なくとも１つ（及び代表的には２つ以上の）のクラスタを用いる。本発明の幾つかの実施形態は、ゴールデンセットの各ゴールデンワードに加えて少なくとも１つのコードを含む少なくとも１つのクラスタを用い、また、同様にゴールデンセットの各ゴールデンワード以外のコードを含まない少なくとも１つの他のクラスタをも含む。全てのクラスタ（例えば、図７のＳａ及びＳｂ）は互いに共通元を持たないので、伝送（又は伝送及びデコード）中エラーが起こると否とにかかわらず、クラスタが受信されたＮビットコードを含むならば、受信されたコードは正しいソースコードに戻してマップされる。
【００８２】
図７の一種の実施形態では、コードワードの全セット（「２Ｎ空間」）は １０ビットＴＭＤＳコードワードの全セットであり、「２ｎ空間」は予め決められた１６の異なった１８ビットソースデータワードを示すＴＭＤＳコードワードからなる。従って、各クラスタは、１６の異なったソースデータワードの１つを示すゴールデンワードを含むＴＭＤＳコードワードのゴールデンセットを含む。代表的には、生のソースデータの４ビットワードは、１６の異なった８ビットソースデータワードとして予めエンコードされ、結果的に生じる８ビットソースデータワードは次いで送信のために２ｎ空間の１０ビットメンバーの１つとしてエンコードされる。従って、（ＴＭＤＳコードワードの全セットの）頑健サブセットは、（ＴＭＤＳデコードアルゴリズム又はその修正されたバージョンによりデコードされるならば）１６の予め決められた８ビットソースデータワード（ＴＭＤＳコードワードの全セットによって決められた２５６の８ビットソースデータワード）を決めるこれらの１０ビットＴＭＤＳコードワードからなる。各クラスタは、ゴールデンセットのゴールデンワードのみならず、ゴールデンワードの１つに「類似」する少なくとも１つの１０ビットＴＭＤＳワードを含むのが望ましい。即ち、それが他のＴＭＤＳコードワード（例えば、ゴールデンワードに「類似」するコードワードは、そのビットの１つの値においてのみゴールデンワードとは異なる）のものよりゴールデンワードの送信におけるビットエラーに起因する傾向にあるあるためである。
【００８３】
コードワードの全セットからゴールデンセットを選択するプロセスは非常に重要である。一般に、２進コードワードの全セットから選択される特定ゴールデンセットの最高の選択は、全セットによって実行される特定のエンコード（即ち、全セットの各コードワードのどのビットが０でありどれが１であるかの詳細）に依存する。上述したように、幾つかの好ましい実施形態では、ゴールデンセットのコードワードのシリアルパターンが（送信期間中に）、（例えば、平均で）より少ない連続した０及び１を持つように選択され、従って、全セットの選択されてないコードワードにおけるよりは、送信中ＩＳＩに対してより影響を受けにくくなるように（例えば、ゴールデンワードの連続する０及び１のコードワード当りの平均数が、ゴールデンワードとして選択されない全セットのコードワードのものより小さくなるように）選択される。
【００８４】
他の好ましい実施形態では、一方のクラスタの任意のゴールデンワードと他方のクラスタの任意のゴールデンワードとの間のハミング距離が閾値を越える基準、又は異なったクラスタのゴールデンワード間のハミング距離が、各クラスタが互いに共通元を持たないという制約下で実際的範囲（例えば、平均ハミング距離が最大化される）まで（或る意味で）最大化する基準を満たすようにゴールデンワードが選択される。これは、各クラスタに含まれ得る「誤ったコード」の数を低減させるのに役立ち、同時に各クラスタが互いに共通元を持たないという条件を維持する。
【００８５】
本発明を実行するために、受信器（例えば、図１４の受信器２００）は、クラスタの要素（例えば、４つの受信されたコードワードの各々に応答して、ここでは当該クラスタは１つのゴールデンワード及びそれと類似の３つのコードワードからなる）を示す各入力に応答して各クラスタによって決められる１つの値（例えば、ソースデータワード）を出力する予め定められたテーブルを含むように構成されるのが望ましい。同テーブルは、クラスタのゴールデンセットによって決められるソースワードに対する各クラスタ内の各受信されたコードワードのマッピング、又はゴールデンセットのゴールデンワード（それは次いで受信器内（又は外）の従来のハードウェア又はソフトウェアによって、クラスタのゴールデンセットによって決められるソースワードへマップされる）に対する各クラスタの各受信されたコードワードのマッピング、又はクラスタのゴールデンセットによって決められたソースワードに対する各クラスタの各受信されたコードのエンコードされたバージョンのマッピング、又は単一デコードされたコードワード（それは次いで受信器の内部又は外部の従来のハードウェア又はソフトウェアによって、クラスタのゴールデンセットによって決められるソースワードへマップされる）に対する各クラスタ内の各受信されたコードワードのデコードされたバージョンのマッピングを実行する。
【００８６】
例えば、図１４の受信器２００は、コアプロセッサ２１４（これはコードワード復元回路系を含む）と、そのようなテーブルを実行する（サブシステム２０８の）マッピング及びデコード回路系２０を含む。回路系２１４はＴＭＤＳチャンネルＣＨ０、チャンネルＣＨ１及びチャンネルＣＨ２の各々で受信されるデータから１０ビットのＴＭＤＳコードワードを復元するように構成されている。回路系２０は、クラスタの１つで復元された各ワードをクラスタのゴールデンワードへ（テーブルを用いて）マップし、８ビットデコード値（図４左欄の１７個の８ビットワードの１つ）を発生させるために各ゴールデンワードをデコードする。８ビットデコード値はソースワードを示す。本発明の幾つかの実施形態においては、マッピング及びデコード回路系は、各デコード８ビットワード（図４におけるワードＡＤ０-ＡＤ-１５の１つを示す）に応答して、４ビット生ソースデータを生成するが、図１４の回路系２０は、８ビットエンコードワード値を解読回路系２１へ表明する。
【００８７】
各クラスタ（従って受信器内の上述のテーブルへの入力）は、各クラスタの結合がコードワードの空間（例えば、図７の全体の２Ｎ空間）をおおい、各クラスタが互いに共通元を持たないようにコードワード（例えば、図７の２Ｎ空間）の全セットの一部でもよい。しかしながら、一ゴールデンワードの送信に応答して全セット内のコードワードの１つが受信される確率が非常に小さいか又は無視され得るならば、そのようなコードワードはすべてのクラスタから除外することができる（且つ表から落してもよい）。後者の場合には、各クラスタの結合はコードワードの全体空間（例えば、図７の全体の２Ｎ空間）を包含しない。
【００８８】
便宜上、請求項においては、「クラスタの好ましいワードセット（又はゴールデンセット）によって決定される入力データ（又はソースデータ）値に一クラスタの各コードワードをマップする」との表現、又はこの表現の変形を用いて、クラスタの好ましいワードセット（ゴールデンセット）によって決定されるソースデータ（入力データ）値へのクラスタの各コードワードの直接マッピング、又はクラスタのゴールデンセット（又は好ましいワードセット）のゴールデンワード（又は好ましい選抜ワード）への一クラスタの各コードワードのマッピング（これにはクラスタのゴールデンセット（又は好ましいワードセット）によって決定されるソースデータ（入力）へのゴールデンワード（又は好ましいワード）の慣習的なマッピングが選択的に後続する）、又は、クラスタのゴールデンセット（又は好ましいワードセット）によって決定されるソースデータ（入力）値への一クラスタの各コードワードのデコードされたバージョンのマッピング、又は単一デコードされたコードワードへの一クラスタの各コードワードのデコードされたバージョンのマッピング（これにはクラスタのゴールデンセット（又は好ましいワードセット）によって決められるソースデータ（入力）への慣習的なゴールデンセット（又は好ましいワードセット）の慣習的なマッピングが選択的に後続する）を示す。
【００８９】
各クラスタにおけるワードのゴールデンコードへのマッピングは、いわば「すぐさま（on the fly）」に実行でき、例えばクロック化された論理を用いて、ゴールデンコードを包含する所定のクラスタに属する各々の受け取られたワードについてのゴールデンコードを構成する。例えば幾つかの実施形態では、受信器は論理（例えば図１４の回路系２０）を含み、これは、受信されたコードワードのビットのどの１つにエラーが起こり得るかを決定する規則を適用して、エラーが生じていそうであると判定された各ビットをフリップすることにより、受信されたコードをゴールデンコードへ「マップ」する。これに代えて、ゴールデンコードへの各クラスタにおけるワードのマッピングは、参照テーブルを用いて実行することができ、この参照テーブルはゴールデンコードを包含するクラスタの各ワードに応答してゴールデンコードを出力する。
【００９０】
一般に、アルゴリズムを（例えばソフトウェア又は論理回路により）実行して、ゴールデンワードの内の何れのビット（「脆弱」ビットと称する）がエラーに対して最も脆弱であるかを決定するようにすることができ、次いでゴールデンワードの脆弱ビットをその誤バージョンにより置換して、「エラーを含んでいそうなコードワード」を決定する処理を実行し、次いで「エラーを含んでいそうなコードワード」の全て（又はその部分クラスタ）を実際に受け取られたコードワードと比較することにより、「エラーを含んでいそうなコードワード」である各々の受け取られたコードワードを対応するゴールデンワードへマップする処理を実行する。脆弱ビットを認識するアルゴリズムは、好ましくは、シンボル内干渉を最も受け易いビットを認識する。ストリーム１ビット内の単独の０ビットは加減される。
【００９１】
脆弱ビットが発見されたならば、これらはゴールデンワードへフリップされて、「エラーを含んでいそうなコードワード」が生成される。単独の脆弱ビットは、その各々がエラーに対して如何に脆弱であるかに依存して、フリップされるか又は１より大きくなる。代替的アプローチは、どのパターンが脆弱ビットを含むかを手動で決定し、ゴールデンワードに従って、設計者が指定することを望む各ビットパターンを有する一連のマスクを記憶する。論理は、ゴールデンワード内の関連ビットを「エラーを含んでいそうなコードワード」を生成するようにフリップ指せることにのみ必要となる。
【００９２】
何れのコードワードを各クラスタに含ませるかを選択する処理は論理回路系（又はソフトウェア）を用いて自動化できる。例えば、ソフトウェア（又は論理回路系）を用いて、ゴールデンワードのセットのビットが、伝送及び／又は復元におけるエラーの結果として反転（又はドロップ）しそうかを体系的に決定して、各ゴールデンワードの最もエラーを含んでいそうなバージョンをゴールデンワードでクラスタへ含めることができる。例えば、既にクラスタへ含まれた各コードワードについて、４つの付加的なコードワードをクラスタへ自動的に追加することができる。即ち、コードワードの２つの左シフトバージョン（一方は開放スポットに「０」を有し、他方は開放スポットに「１」を有する）と、コードワードの２つの右シフトバージョン（一方は開放スポットに「０」を有し、他方は開放スポットに「１」を有する）とであり、２つの異なるクラスタへの同一のコードワードの割り当てを防ぐように規則の適用を受ける。
【００９３】
クラスタは厳密に素でなければならないが、２つ又はそれ以上のクラスタが同一のコードワード（便宜的に「多重値」コードワードとして示す）を条件付で含むことができ、クラスタのゴールデンワードのみが所定の条件に適うことを与えるようにマップされるという意味で、多重値コードワードは、クラスタ内に「条件付で含まれる」。異なるクラスタにおける多重値コードに関連する条件は、互いに異ならねばならず、１つの条件のみが特定の事例に適うように、且つ受信器が、各特定の事例における１つの特定クラスタのゴールデンワードへ多重値ワードをマップできるように選択されねばならない。このような実施形態において、受信器は所定の規則を既存の情報へ適用し、何れの条件が各特定事例に適うかを決定する。例えば、受け取られたエラー包含ワードＡが条件Ｘの下でワードＢとして最も伝送され易く、且つ異なる条件Ｙの下ではワードＣとして最も伝送され易かったと仮定する。第１のクラスタはワードＢを含み、且つ条件付でワードＡを含む（条件Ｘを受ける）。第２のクラスタはワードＣを含み、且つ条件付でワードＡを含む（条件Ｙを受ける）。この例では、受信器はアルゴリズムを既存の情報へ適用し、条件Ｘ及びＹの何れがコードワードの伝送中に満たされるかを決定する。例えば、受信器は、もっとも最近の発明に係るコードワード（ここでＺは数である）ＺのストリームのビットパターンがＤＣ平衡か否かを判定し、且つビットパターンが正の方向においてＤＣ非平衡であるならば、条件Ｘ（但し条件Ｙではない）が満足し、そうでなければ、条件Ｙ（但し条件Ｘではない）が満足する。この例では、既存の情報が特定のビットパターンのＤＣ平衡レベルである。代替的には、既存の情報はエラーの形式、又はピクセルクロック周波数、又はジッタの形式、又は他の情報の履歴である。
【００９４】
多数の可能なエラーが起こり得るので、（２つの異なったゴールデンセット）の２つの異なったゴールデンワードの送信に影響しそうな予測されたエラーが、同一の受信されたコードを生成することがあり得る。これは、一方のクラスタが受信されたコードを除外するように予め決めない限り（又は前段落で述べたように、受け取られたコードが２つ又はそれ以上のクラスタへ条件月で含められない限り）、２つのゴールデンセットを含む各クラスタ内の不所望な重複を生じさせ得る。各クラスタ間のそのような重複を避けるために、受信されそうもないコードは関連するクラスタから除外されるべきである。例えば、第１クラスタが第１ゴールデンワードを含み、第２クラスタが第２ゴールデンワードを含むならば、受信されるコードワード（ゴールデンワードではない）は結果的に第１ゴールデンワードの送信から起こったと（確率Ｐ１で）予想され、また、同一の受信されたコードワードが結果的に第２ゴールデンワードの送信から（確率Ｐ２で（但し、Ｐ２はＰ１より小さい））起こり、それなら第１クラスタは受信されたコードワードを含むべきであるが、受信されたコードワードは第２クラスタには含まれるべきではない。
【００９５】
例として、エラー包含包含ワードＡが、ゴールデンワードＢとして伝送されている可能性が最も高く、且つＣ（ここでワードＢはワードＣとは１ビットだけ異なる）として伝送されている可能性も僅かにある場合を考える。１つの好ましい実施形態において、コードワードＡ，Ｂ及びＣを包含する２つの素のクラスタは以下のように決定される。即ちゴールデンワードＢとワードＡ（及び代表的にはＢに類似する他のワード）を含む第１クラスタと、ゴールデンワードＣと、Ｃに類似して第１クラスタには含まれない１つ以上の他のワードを含む第２クラスタである。この方式で決定されたクラスタによれば、単独のビットエラーのみがワードＣの伝達、（伝達されたワードＣの伝達及び／又は繰り返しにおけるエラーの結果としての）ワードＡの繰り返し、受け取られたワードＡのゴールデンワードＢへのマッピングからもたらされる。好ましくは、受信器はエラー補正回路系（error correction circuitry:  ECC）を含み、且つ受信器は、受け取られたワード（これはクラスタに属する）のゴールデンワードへのマッピングからもたらされたコードワードをＥＣＣへ表明するように構成されている。適宜な場合には、ＥＣＣはコードワードのブロック内のワードＢをワードＣで置換する。例えば、ＥＣＣが、このようなワードＢが悪ビッドを有すると判定し、ワードＢがこのビットをフリップすることによりワードＣへ変換され、このビットのみが全ＥＣＣブロックについての唯一の悪ビットであるならば、ＥＣＣは悪ビッドをフリップすることによりエラーを補正して、ワードＢをワードＣへ変換する。
【００９６】
上述したように、本発明の受信器の幾つかの実施形態は、ゴールデンワードの受信されたバージョンをソースデータ値へ２段階マッピングするように構成される。即ち、第１段階では一クラスタ内の各受信されたコードワードは同クラスタのゴールデンセットの一ゴールデンワードへマップされ、第２段階では第１段階中に決定されたゴールデンワードが同クラスタのゴールデンセットによって決定されたソースワードへマップされる。そのような幾つかの実施例では、エラー補正コードの追加ブロックがゴールデンワードの各セットで伝送され、受信器は、エラー補正コード（これは、どのクラスタのメンバーでもない受信されたエラー含有コードワードを補正し、可能な範囲までそれらをゴールデンワードに置換する）を用いてエラー補正を実行する前に、マッピングの第１段階を実行するように構成される。後者の実施形態では発明ゴールデンワード及びクラスタは、エラー補正の実行によって与えられる自由度を利用するマッピングを実行するように選ばれるのが望ましい。例えば、ゴールデンワードは、異なったクラスタの任意の２つのゴールデンワード間のハミング距離が実際的な程度まで最小化され（又はさもなければ最大化されず）、またクラスタが互いに共通元を持たないという基準を満たすように選択することができる。クラスタがそのようなゴールデンワードを含むことで、受信器のエラー補正回路系によって検出される誤ビットの数が最小化され、従ってエラー補正コードのオーバーヘッドが最小化され得る。
【００９７】
例えば、図１４の受信器２００は、解読回路２１を含み、これは「マッピング及びデコード」回路系２０から８ビットデコードワードを受け取って解読し、受信器２００は更に、回路系２１からの解読されたデコードワード出力を受け取るように接続されたエラー補正回路系２２を含む。回路系２０は、１つの発明クラスタのメンバーである復元された各コードワードに応答してゴールデンワードを発生させる（且つ回路２１へ表明する）マッピングの第１段階を実行するように構成されているが、幾つかの復元ワードにおけるエラーは、回路系２０がエラー包含復元ワードをゴールデンワードへマッピングすることを妨げる。回路系２０により決定されたゴールデンワードの解読されたバージョン、エラー包含復元ワード、コードワードで復元されたエラー補正コードは、エラー補正回路系２２へ表明する。回路系２２はそれが受け取る解読されたゴールデンワードを通過させることができ、エラー補正コードを用いて、どのクラスタのメンバーでもないエラー包含コードワードを補正するエラー補正を実行することにより、このようなエラー包含コードワードがゴールデンワードで可能な範囲まで置換される。受信器２００の上述した実施形態における変形例では、エラー補正は実行されず、回路系２２は省略される。
【００９８】
図４を参照して、本発明の１つの好ましい実施形態で採用された１７個のゴールデンワードのセット及びコードワードのクラスタ（これは各々がゴールデンワードの１つを含む）のセットの特定の例について説明する。
【００９９】
図４において、（左から）第３列は、既に述べた１７個のゴールデンワードを示す。１６個のゴールデンワードは１６の異なった８ビットソースデータワード（各８ビットソースデータワードは生のソースデータの４つのビットを示す）をエンコードするのに用いられ、他のゴールデンワード（第１列のワード１１００１１００１０）は保護帯域ワードとしてのみ用いられる。ゴールデンワードの各々は１０ビットＴＭＤＳエンコードワードである。（左から）第４列は、各１０ビットゴールデンワードにつき幾つかの可能なエラーの事例を示し、第５列は、従来のＴＭＤＳデコードアルゴリズムによる第４列の対応する１０ビットワードのデコードから結果的に生じる８ビットワードを示し、第６列は単に第５列の対応する要素の１６進法表現を示す。（左から）第７列は、第４列の各対応するワードが、第３列の対応するゴールデンワードを含むクラスタのメンバーであるか否かに対する表示を含む。特に、第７列の用語「ＩＧＮＯＲＥ（無視する）」は、第４列の対応するワードが第３列の対応するゴールデンワードを含むクラスタのメンバーではないことを示す。
【０１００】
１７個のクラスタ（図４において水平バーで分離されている）が存在する。即ち、ゴールデンワード「１１００１１００１０」と、コードワード「１１１０１１００１０」及び「１１０００１００１０」（これらは全てが「プリ‐データ」補助保護帯域ワードにマップされる）を含む第１クラスタと；、ゴールデンワード「００１１１００１０１」と、コードワード「１０１１１００１０１」、「０００１１００１０１」、「００１１１１０１０１」及び「００１１１００００１」（これらは全てがソースワードＡＤ０にマップされる）を含み、（ソースワードＡＤ０をエンコードするための）第２クラスタと；、ゴールデンワード「０１１０００１１０１」と、コードワード「０１１１００１１０１」及び「０１１００００１０１」（これらは全てがソースワードＡＤ１にマップされる）を含み、（ソースワードＡＤ１をエンコードするための）第３クラスタと；、他の図示された１４個のクラスタ（各々が１４個の他のゴールデンワードの異なった１つを含み、ソースワードＡＤ２‐ＡＤ１５の異なった１つへマップされるワードからなる）である。
【０１０１】
受信器が図示されたクラスタの１つにおける（図４の第４列）のコードワードを復元するとき（第７列にはそのような復元されたコードワードに対応する「ＩＧＮＯＲＥ」シンボルはない）、受信器は復元されたコードワードを、クラスタのゴールデンワードによって決定されるソースワード（図４の第１列）にマップする（復元されたコードワードをクラスタの第３列のゴールデンワードにマッピングするのと同等である）。
【０１０２】
第７列の用語「ＩＧＮＯＲＥ」でマークされる第４行の各コードワードは、対応するゴールデンワードを含むクラスタのメンバーではない。例えば、図４の第３行のコードワード「１１００１１１０１０」は第１クラスタ（ゴールデンワード「１１００１１００１０」を含む）のメンバーではない。何故ならばこのワードは、ゴールデンワード「１０００１１１０１０」を含むクラスタのメンバーであり、且つ各クラスタは互いに共通元を持たないからである。受信器はコードワード「１１００１１１０１０」を、ゴールデンワード「１１００１１００１０」（図４の第１行）の送信における単一ビットエラー（比較的高い確率を有する）の結果として、またゴールデンワード「１０００１１１０１０」（図４の４５番目の行）の単一ビットエラー（同様に比較的高い確率を有する）の結果としても復元するが、受信器は、受信したワードを、ゴールデンワード「１１００１１００１０」によって決定されるソースワード（「０１０１０１０１」にマップするよりはむしろ、８ビットソースワード「ＡＤ１０」にマップするであろう（受信されたワードをゴールデンワード「１０００１１１０１０」にマップするのと同等である）。
【０１０３】
他の例として、送信器がゴールデンワード「１１００１１００１０」（図４の第１行）を伝送すると、伝送にエラーが無い（非常に高い確率を持つ）ならば、受信器はコードワード「１１００１１００１０」を復元するであろう。受信器は、デコードされた８ビットワード「０１０１０１０１」を決定するために従来のＴＭＤＳ-デコードアルゴリズムによりこの復元されたワードをデコードし、デコードされた８ビットワードをソースワード「０１０１０１０１」（これはプリ‐データ補助保護帯域ワードである）マップするであろう。受信器は、ゴールデンワード「００１１００１１０１」の送信における単一ビットエラーの結果として、ワード「００１１００１１１１」（図４の５２番目の行）を復元し、また、受信器は、同一のデコードされた８ビットワード（「０１０１０１０１」）を決定するために従来のＴＭＤＳ-デコードアルゴリズム（そのＤＣ平衡化ビットの値の結果としてその８つの最下位ビットを反転する）によりこの復元されたワードをデコードするであろう。受信器は、この受信されたワードをソースワード「０１０１０１０１」にマップするであろう（それは受信されたワードをゴールデンワード「１０００１１１０１０」にマップすることと同等である）。
【０１０４】
本明細書では用語「ゴールデンワード」はしばしば、１０ビット「ゴールデン」コードワード（例えば図４の左から第３列におけるワード）により決定された８ビットワードソースワード（例えば図４の左列におけるワード）を指す。
【０１０５】
発明に係る保護帯域ワードに関して、各保護帯域ワードは、（図４の例におけるように）ゴールデンワードでもよい。その場合には、各保護帯域ワードにつき各々が２つ又はそれ以上のコードワード（保護帯域ワードを含む）を含む1つのクラスタがあり得る。これに代えて、保護ワードはゴールデンワードではなくても、それらは確実にゴールデンワードから区別できる。
【０１０６】
少なくとも１つの保護帯域ワードを用いる本発明の各実施形態では、各保護帯域ワードは、受信器がエンコードされた制御（又は同期）ワード送信及びエンコードされたデータ送信間の関連するトランジッション（保護帯域ワードによって示される）をより確実に識別することを可能にするビットパターンを持つべきである。従って、発明ゴールデンセットの選択上の付加的な要因は、ゴールデンセットが適切な保護帯域ワード（即ち、保護帯域ワードはゴールデンワードである）を含むか、又は当該ゴールデンセットの各ゴールデンワードが、採用される各保護帯域ワードから確実に区別されるべきということである。例えば、図４に示す１７のゴールデンワードのセットは、補助データバーストの開始を識別するのに用いられる特定の補助保護帯域（即ち、図４の第３列第１行に示されるビットパターン「１１００１１００１０」を含む。図５に示すように、この「プリ‐データ」補助保護帯域の２回の繰り返しが、チャンネルＣＨ２及びＣＨ１の各々においてエンコードされた補助データの各バーストの開始時点（即ち、各補助プリアンブルの直後）で伝送されるのが望ましい。既に説明したように、チャンネルＣＨ２及びＣＨ１で伝送される（補助プリアンブル間に）各特定のエンコードされた制御ワードの最終ビットは「０」なので、受信器が伝送された補助データバーストの開始時点を識別できる信頼性を増大させるためにプリ‐データ補助保護帯域ワードとして選ばれたコードワードの伝送された第１ビットは「１」である。
【０１０７】
図４に示される１７のゴールデンワードのセットは、補助データバーストの終点を識別するのに用いられ、またビデオ保護帯域ワードとしても用いられるワード（入力ワードＡＤ１１に対応するゴールデンワード「００１１００１１０１」を含む。図５に示されるように、この「ポスト‐データ」補助保護帯域ワードの２回の繰り返しは、チャンネルＣＨ２及びＣＨ１の各々においてエンコードされた補助データの各バーストの終了時（即ち、各ビデオプリアンブルの直前）に伝送されるのが望ましい。
【０１０８】
プリ‐データ補助保護帯域ワードは各補助データバーストの開始時に繰り返しされる必要はなく、ポスト‐データ補助保護帯域ワードは各補助データバーストの終了時に繰り返しされる必要はない。好ましい実施形態（図５に示す）では、受信器がデータの送信及び復元間に起こり得るチャンネル間のデータトランジッションエラー（例えば、チャンネルＣＨ２で受信されるデータの僅かな長さのエラーと比較したチャンネルＣＨ１で受信されるデータのそれ）をより容易に識別且つ補正する目的で、各々が繰り返しされる。本発明の他の実施形態では、補助保護帯域ワードは、各補助データバーストの開始時に２回よりも多く繰り返し（又は一回のみ送信）され、及び/又は、各補助データバーストの終了時に２回よりも多く繰り返し（又は一回のみ送信）される。
【０１０９】
図４に関して、ゴールデンワード「００１１００１１０１」（入力ワードＡＤ１１に相当する）は、入力ワードＡＤ１１によって示される補助データの４ビット量をエンコードするコードワードとして及びポスト‐データ補助保護帯域ワードとして用いられることに加えて、ビデオデータバーストの開始時を識別するビデオ保護帯域ワードとして用いられる。図６に示されるように、このビデオ保護帯域ワードの２回の繰り返しは、エンコードされたビデオデータの各バーストの開始時（即ち、各ビデオプリアンブルの直後）に伝送されるのが好ましい。チャンネルＣＨ１及びＣＨ２の各々で伝送される（ビデオプリアンブルの終了時に）エンコードされた制御又は同期ワードの最後の２ビットは、既に説明したように「１１」になりそうなので、受信器がビデオデータの伝送されたバーストの開始時点を識別し得る信頼を増大させるために、ビデオ保護帯域ワードの始めに伝送される２つのビットは「００」になるように選択される。
【０１１０】
ビデオ保護帯域ワードは、各ビデオデータバーストの開始時に繰り返し（２回送信）させる必要はない。図６に示される好ましい実施形態では、バースト間の偶数ピクセル数を示すコードワードの（チャンネルＣＨ０、ＣＨ１及びＣＨ２の各々における）送信を確保するためにそれが繰り返される。他の実施形態では、ビデオ保護帯域ワードは、各ビデオデータバーストの開始時に２回より多く反復（又は一回のみ伝送）される。
【０１１１】
本発明の幾つかの実施形態では、ビデオデータの２つの（又はそれ以上の）ストリームが伝送される（１つ、２つ又は３チャンネル以上）。例えば、２つ又はそれ以上のビデオデータストリームは、図２のチャンネル０、１及び２の１つ又はそれ以上の各々を通じて時間多重方式で伝送され得る。ビデオデータの異なるストリームのバーストが、１つのチャンネルを通じて連続的に伝送されるならば、異なるビデオ保護帯域ワードが、各異なるストリームが異なるビデオ保護帯域ワードによって識別されて、各バーストの開始時（及び/又は終了時）に伝送され得る。同様に、補助データの２つ（又はそれ以上の）ストリームは１つ、２つ又はそれ以上のチャンネルを通じて伝送され得る。補助データの異なったストリームのバーストが、１つのチャンネルを通じて連続的に伝送されるならば、各異なったストリームが異なった保護帯域ワードによって識別されて、異なった補助保護帯域ワードは各バーストの開始時（及び/又は終了時）に伝送され得る。
【０１１２】
エンコードされたデータが多重独立チャンネルを通じて連続的に伝送されるところでは、個々のチャンネルのＤＥトランジッションは、各チャンネルの保護帯域ワードを用いることによって独立的に（本発明により）補正できる。（ＩＳＩ又はリンク上の他のノイズ源に起因して）何れかの方向で１つのピクセルクロックサイクル（又は２つ以上のピクセルクロックサイクル）によってＴＭＤＳリンク（又はＴＭＤＳ状リンク又は他の連続的リンク）の多重チャンネルを通じて伝送されるビットによって示されるＤＥトランジッション間には不整列があり得るので、同一保護帯域ワードのセット（各々が発明に係るコードワードのセットのメンバー）は、各チャンネルを通じて伝送される（例えば、各チャンネルの各補助プリアンブルの終了時、及び/又は各チャンネルのビデオプリアンブルの開始時、及び/又は各チャンネルのビデオプリアンブルの終了時に）発明に係るコードワードを用いてエンコードされたデータの各バーストの開始及び/又は終了時に本発明により伝送されるのが望ましい。これはチャンネル対チャンネル整列及びデータ正常性を改良できうる。適切な数の保護帯域ワードを利用可能にさせる必要性は、発明に係るコードワードセットを選択する要因である。
【０１１３】
保護帯域ワードの送信を繰り返しする（予想されるビットパターン及びそのようなパターンに続く本発明によりエンコードされたデータのバースト間のトランジッション時、又は本発明によりエンコードされたデータのバースト及びそのようなデータに続く予想されるビットパターン間のトランジッション時において）目的は、各トランジッションの２種類の誤識別を防止することである。即ち、早過ぎるトランジッション及び遅過ぎるトランジッションを識別することである。Ｎ保護帯域ワードの繰り返しシーケンスを伝送することによって、本発明は何れかの方向でＮピクセルに及ぶそのようなピクセルトランジッションエラーを防止する。例えば、一連のＮポスト‐データ保護帯域ワードがエンコードされたデータバーストに付加されると、本発明は左方へのＮピクセルトランジッションがあると、最終データ値が失われない（ポスト‐データ保護帯域ワードのみが失われる）ことを保証する。一般に、一連のＮプレ‐データ保護帯域ワードと共に用いるのに必要なのは、一連のＮポスト‐データ保護帯域ワードのみである。
【０１１４】
好ましい実施形態（図５に示す）において、チャンネルＣＨ２及びＣＨ１の各補助データバースト開始及び終了時に伝送される補助保護帯域ワードは、チャンネルＣＨ０の各補助データバースト開始及び終了時には伝送されない。むしろ、チャンネルＣＨ０の各補助データバーストで伝送される始め及び終わりの各２つの１０‐ビットの発明に係るコードワードを決定するためには特定のエンコードが用いられる。特に、入力補助データの２つのビットが、各補助データバーストの最初の２つ及び最後の２つのピクセルクロックサイクルの各々の期間中に、エンコードされて伝送される（一方、入力補助データの４つのビットは、上述したように各補助データバーストの他のピクセルクロックサイクルの全ての期間中にエンコードされて伝送される）。最初のクロックサイクル期間に伝送される入力補助データの２つのビットは、図４の各ワードＡＤ０、ＡＤ１、ＡＤ２及びＡＤ３の１つとしてエンコードされ、第２のクロックサイクル期間に伝送される入力補助データの２つのビットは、各ワードＡＤ０、ＡＤ１、ＡＤ２及びＡＤ３の別の１つとしてエンコードされる。従って、当該バーストで伝送される始めの２つの１０‐ビットワードは、これらの２つのワードＡＤ０、ＡＤ１、ＡＤ２及びＡＤ３を示す発明に係るコードワードのバージョンである（従って入力補助データの始めの４つのビットを示す）。同様に、最後の隣のクロックサイクル期間中に伝送される入力補助データの２つのビットは、図４の各ワードＡＤ０、ＡＤ１、ＡＤ２及びＡＤ３の１つとしてエンコードされ、最後のクロックサイクル期間中に伝送される入力補助データの２つのビットは、図４のワードＡＤ０、ＡＤ１、ＡＤ２及びＡＤ３の他の１つとしてエンコードされる。当該バーストで伝送される最後の２つの１０-ビットワードは、これらの２つのワードＡＤ０、ＡＤ１、ＡＤ２及びＡＤ３を示す発明に係るコードワードバージョンである（従って入力補助データの最後の４つのビットを示す）。４つの１０ビットゴールデンワードを用いるこの２ビット補助データワードのエンコードは、本明細書ではしばしば「ＴＥＲＣ２」エンコードと称され、対照的に、１６個の１０ビットゴールデンワードを用いる４ビット補助データワードのエンコードは本明細書ではしばしば「ＴＥＲＣ４」エンコードと称される。
【０１１５】
更に一般化すると、異なる制御又は同期ビット（例えば、ＤＶＩ仕様におけるビットＣＴＬ０：ＣＴＬ１又はＣＴＬ２：ＣＴＬ３を示す１０ビット制御キャラクタ）は、ＩＳＩがシリアルデータ送信チャンネルに存在すると、制御文字の直後に伝送されるビデオデータ（又は補助）データビットに異なるエラーを生じさせる。これを認識して、且つビデオ（又は補助）データを伝送する発明に係るコードワードセットを選択する一要因として用いることが好ましい。これに代えて、（本発明によりエンコードされた）データの直前に送られる制御データは、ＩＳＩ影響を低減させるように制御する。
【０１１６】
本発明の他の実施形態では、エンコードされた補助データのバースト及びエンコードされたビデオデータのバーストがシリアルリンク（これはＴＭＤＳリンクである必要はない）を通じて伝送され、一セットの発明に係るコードワードを用いて本発明により補助データがエンコードされる。発明に係るコードワードのセットは、各エンコードされたビデオデータバーストの開始時に伝送される「ビデオ」保護帯域ワード及び各エンコードされた補助データバーストの開始時に伝送される「補助」保護帯域ワードを含む。幾つかの実施例では、ビデオ保護帯域ワードは第２目的、即ち、補助データをエンコードするためにも用いられる。そのような実施形態の好ましい例では、ビデオデータイネーブル信号が高（例えば、制御信号が「ＤＥ」がＤＥ＝１を満たす）になるアクティブビデオピリオド中にエンコードされたビデオデータが伝送され、エンコードされた制御（又は同期）信号及びエンコードされた補助データが、各アクティブビデオピリオド中のブランキング間隔間（ビデオデータイネーブル信号が低になる時）に伝送される。ビデオ保護帯域ワードは、各アクティブビデオピリオドの開始時に伝送される。各ブランキング間隔は、特殊な形式の制御（又は同期）信号が伝送される「補助」プリアンブル期間（ビデオデータイネーブル信号の下降端と補助データバーストの開始との間）と、補助プリアンブル期間後の少なくとも１つの補助データ期間（各補助データ期間は、エンコードされた補助データのバーストが後続する補助保護帯域ワードを含む）と、最終補助データ期間と次のアクティブビデオピリオドとの間の「ビデオ」プリアンブル期間とを含む。一般に、本発明による保護帯域を用いる目的は、エンコードされたデータバーストの開始時に伝送される第１保護帯域ワードと、そのような保護帯域ワードの前に伝送される最終ビットとの間、及びエンコードデータバーストの最後に伝送された最後の保護帯域ワードと、このような保護帯域ワードの後に伝送された最初のビットとの間のトランジッションが受信器で識別できることを保証することにある。
【０１１７】
本発明の１つの実施形態では、シリアルリンクを通じてバーストの形で伝送するために主データ（それはビデオデータである必要はない）をエンコードする従来のエンコードアルゴリズムが用いられ、補助データ（例えば、オーディオデータ又は主データより低いデータレートで伝送され得る別のデータ）がシリアルリンクを通じてバーストの形で（エンコードされた主データのバースト間に）伝送するために、本発明によりエンコードされる。主データをエンコードするのに用いられるコードワードの全セットは、主データ（しばしばソースデータワードと称する）の異なる２Ｎワードの各々につき少なくとも1つのコードワードを有する。そのような全セットの発明サブセットは、補助データ（しばしばソースデータワードと称する）の２Ｍ（ここでＭ＜Ｎ）を超えない別々のワードの各々につき少なくとも１つのコードワードを有する。補助データは緩衝され且つＭビットフォーマット内に（即ち、各々がＭビットからなるワード内に）パックされる。Ｍビットソースデータの各可能な値は、発明に係るコードワードによって与えられる２Ｍワード空間内に予め選択されたコードを有する。補助データのＭビットワードは、その後リンクを通じて伝送される２Ｍワード空間内の発明に係るコードワードにマップされる。
【０１１８】
本発明によりエンコードされたデータ（例えば、ビデオデータとは別の補助データ）を伝送するのに用いるために発明ゴールデンワードの何れかを選択する上で、（エンコードされたワードの多重ビットの）幾つかのビットが他のそのようなビットより大きなエラーの危険性を与えることを考慮することは重要である。例えば、補助データを伝送するためにＴＭＤＳエンコードされたゴールデンワードを用いると、ＤＣ平衡化ビット及びトランジッション制御ビット（例えば、ビットＱ［９］及びビットＱ［８］）は他のビットよりも大きいエラー危険性を与える。ＤＣ平衡化及びトランジッション制御ビットの処理中に起こるあらゆるビットエラーは、多重エンコードされたワードの他のビットに影響を与え得る。従って、決定的ビットの１つの１ビットエラーは１つのバーストエラーに転換される。この作用は、ＴＭＤＳエンコードされたワードの全セットから発明に係るコードワードを選択する上で考慮することが好ましい。
【０１１９】
図２及び図８を参照して、本発明のシステムの好ましい実施形態の１例においてＴＭＤＳリンクを通じて伝送されるデータのフォーマット及びタイミングについて説明する。これらの実施形態において、送信器（例えば図２の送信器１’）は、８ビットビデオデータワード（その各々はＴＭＤＳエンコードアルゴリズムを用いて１０ビットトランジッション最小化コードワードとしてエンコードされている）を、制御信号（ＤＥ）が高であるアクティブビデオピリオド中にＴＭＤＳリンクのビデオチャンネル（ＣＨ０，ＣＨ１，及びＣＨ２）を通じて送る。アクティブビデオピリオドの間のデータアイランド（ここでもＤＥは高である）の期間中に、送信器は４ビットワード（これは代表的には４ビットオーディオデータワードを含む）をビデオチャンネルを通じて送り、その各々はＴＭＤＳエンコードアルゴリズムに従い１０ビットトランジッション最小化コードワードとして、且つ好ましくは１０ビットゴールデンワードとしてエンコードされている。アクティブビデオピリオドとデータアイランドとの間の「制御データ」期間中（ここではＤＥは低である）、送信器は制御ワード（各々が１０ビットにエンコードされ、トランジッション最大化コードワードは２つの制御ビットを示し、即ち、ＣＴＬ０及びＣＴＬ１或いはＣＴＬ２及びＣＴＬ３である）をチャンネルＣＨ１及びＣＨ２を通じて伝送し、且つ同期ワード（各々が１０ビットにエンコードされ、トランジッション最大化コードワードは２つの同期ビットを示し、即ち、ＨＳＹＮＣ及びＶＳＹＮＣである）をチャンネルＣＨ０を通じて伝送する。各アクティブビデオピリオド中に、ＨＳＹＮＣ，ＶＳＹＮＣ，ＣＴＬ０，ＣＴＬ１，ＣＴＬ２及びＣＴＬ３は、受信器（例えば図２の受信器２’）により、アクティブビデオピリオドが開始されたときに有する値を維持するものと仮定される。
【０１２０】
各データアイランドは少なくとも１つのパケットを含み、各パケットは３２ピクセルクロックサイクルの期間にわたって伝送される。図８に示すように、各パケットの部分は、３２ピクセルクロック期間中に各チャンネルＣＨ０、ＣＨ１及びＣＨ２の各々を通じて伝送される。各ピクセルクロックサイクル期間中に、送信器は１つの直列化１０ビットＴＭＤＳコードワードを各チャンネルＣＨ０、ＣＨ１及びＣＨ２を通じて送る。従って、各パケットは９６（＝３＊３２）ＴＭＤＳコードワードを含み、各コードワードは４ビットソースワードを示す。
【０１２１】
各データアイランド期間中、ＨＳＹＮＣ及びＶＳＹＮＣビットを示すトランジッション最小化コードワードがチャンネルＣＨ０を通じて伝送される（例えば、１つのコードワード（各ワードは、ＨＳＹＮＣビット、ＶＳＹＮＣビット、パケットヘッダービット、及び他のビットを示す）がピクセルクロックサイクル毎に送られる）。好ましくは、データアイランド期間中に送られる各パケットは、３２ビットヘッダーを含み、データアイランド期間中に伝送されたＨＳＹＮＣ及びＶＳＹＮＣを示す各コードワードもパケットヘッダーの１ビットを示す。
【０１２２】
データアイランドが伝送されないモードにおいては、各制御データピリオドが、２つの連続するアクティブビデオピリオドの間の全水平（又は垂直）ブランキング間隔である。他のモードにおいては、送信器は、各水平ブランキング間隔及び垂直ブランキング間隔の各々（又はブランキング間隔の部分クラスタの各々）に１つ又はそれ以上のデータアイランドを挿入する。
【０１２３】
チャンネルＣＨ１及びＣＨ２の各々において、「データアイランド」プリアンブルワードが各データアイランドの直前（制御データピリオド）に反復的に伝送され、ビデオプリアンブルワードが各アクティブビデオピリオドの直前（制御データピリオド）に反復的に伝送される。このような各チャンネルにおいて、８つの同一データアイランドプリアンブルワードのバーストが各データアイランドの直前に伝送されるのが好ましく、８つの同一のビデオプリアンブルワードが各アクティブビデオピリオドの直前に伝送されるのが好ましい。チャンネルＣＨ１を通じて伝送された各データアイランドプリアンブルワードは、ＣＴＬ０＝１及びＣＴＬ１＝０を示す１０ビットＴＭＤＳコードワードであり、チャンネルＣＨ２を通じて伝送された各データアイランドプリアンブルワードは、ＣＴＬ２＝１及びＣＴＬ３＝０を示す１０ビットＴＭＤＳコードワードである。チャンネルＣＨ１を通じて伝送された各ビデオプリアンブルワードは、ＣＴＬ０＝１及びＣＴＬ１＝０を示す１０ビットＴＭＤＳコードワードであり、チャンネルＣＨ２を通じて伝送されたビデオプリアンブルワードは、ＣＴＬ２＝０及びＣＴＬ３＝０を示す１０ビットＴＭＤＳコードワードである。
【０１２４】
図２及び図８を参照して好ましい実施形態について説明すると、チャンネルＣＨ１及びＣＨ２の各々のデータアイランドは、２つの同一の保護帯域ワード（上述のデータアイランド保護帯域ワードＤａｔａ  Ｉｓｌａｎｄ  ＧＢ＝0b11００１１００１０）のバーストで開始又は終了し、各アクティブビデオピリオドは、２つの同一の保護帯域ワード（チャンネルＣＨ０及びＣＨ２における上述のワードＶｉｄｅｏ  ＧＢ（ＣＨ０，ＣＨ２）＝0b００１１００１１０１、チャンネルＣＨ１における上述のワードＶｉｄｅｏ  ＧＢ（ＣＨ１）＝0b11００１１００１０）のバーストで開始又は終了する。このような保護帯域ワード及び前段落で説明したプリアンブルワードは、受信器が各データアイランドの前縁及び後縁の各々とアクティブビデオピリオドの前縁及び後縁の各々とを容易に識別できるパターンを持つように選択されている。チャンネルＣＨ０の各データアイランド２つの同一の保護帯域ワードのバーストで開始及び終了する（トランジッション最小化ＴＭＤＳ１０ビットコードワードはＨＳＹＮＣ及びＶＳＹＮＣの値に応じて値０ｘＣ，０ｘＤ，０ｘＥ及び０ｘＦの任意の値を示し、受信器がデータアイランドの各前縁及び後縁を容易に識別できるようにする）。
【０１２５】
好ましい実施形態においては、図４を参照して説明したバージョンよりもむしろ、エンコードの以下の例（しばしば「ＴＥＲＣ４エンコード」として参照される）がオーディオデータ（又は他の補助データ）の４ビットを指示された１０ビットへエンコードするのに用いられ、トランジッション最小化ＴＭＤＳコードワードは各データアイランド期間中に直列化されて伝送される（列記されたＴＭＤＳコードワードは「ゴールデンワード」である）。
【０１２６】
ソースワード                                ＴＭＤＳコードワード
（ビット３，ビット２，ビット１，ビット）：
００００：      ｑ＿ｏｕｔ［０：９］＝0b００１１１００１０１；
０００１：      ｑ＿ｏｕｔ［０：９］＝0b１１０００１１００１；
００１０：      ｑ＿ｏｕｔ［０：９］＝0b００１００１１１０１；
００１１：      ｑ＿ｏｕｔ［０：９］＝0b０１０００１１１０１；
０１００：      ｑ＿ｏｕｔ［０：９］＝0b１０００１１１０１０；
０１０１：      ｑ＿ｏｕｔ［０：９］＝0b０１１１１００００１；
０１１０：      ｑ＿ｏｕｔ［０：９］＝0b０１１１０００１１０；
０１１１：      ｑ＿ｏｕｔ［０：９］＝0b００１１１１００１０；
１０００：      ｑ＿ｏｕｔ［０：９］＝0b００１１００１１０１；
１００１：      ｑ＿ｏｕｔ［０：９］＝0b１００１１１００１０；
１０１０：      ｑ＿ｏｕｔ［０：９］＝0b００１１１００１１０；
１０１１：      ｑ＿ｏｕｔ［０：９］＝0b０１１０００１１０１；
１１００：      ｑ＿ｏｕｔ［０：９］＝0b０１１１０００１０１；
１１０１：      ｑ＿ｏｕｔ［０：９］＝0b１０００１１１００１；
１１１０：      ｑ＿ｏｕｔ［０：９］＝0b１１０００１１０１０；
１１１１：      ｑ＿ｏｕｔ［０：９］＝0b１１００００１１０１；
Video GB:       ｑ＿ｏｕｔ［０：９］＝0b１１００１１００１０；
（ＣＨ１）
Video GB:       ｑ＿ｏｕｔ［０：９］＝0b００１１００１１０１；
（ＣＨ０，ＣＨ２）
Data Island GB: ｑ＿ｏｕｔ［０：９］＝0b１１００１１００１０；
（ＣＨ１，ＣＨ２）
【０１２７】
上述のＴＭＤＳコードワードのリストにおいて、各コードワードの最下位ビット（ｑ＿ｏｕｔ［０］）は最初に伝送されるビットであり、最上位ビット（ｑ＿ｏｕｔ［９］）は最後に伝送されるビットであり、ワード「Video GB（ＣＨ１）」はチャンネルＣＨ１で伝送されるビデオ保護帯域ワードであり、ワード「Video GB（ＣＨ０，ＣＨ２）」はチャンネルＣＨ０及びＣＨ２で伝送されるビデオ保護帯域ワードであり、ワード「Data Island GB（ＣＨ１，ＣＨ２）」はチャンネルＣＨ１及びＣＨ２で伝送されるデータアイランド保護帯域ワードである。上記に列記したゴールデンワードがデータアイランド期間中にＴＭＤＳリンクのチャンネルＣＨ０，ＣＨ１及びＣＨ２を通じて伝送される実施形態において、アクティブビデオピリオド中にチャンネルＣＨ０，ＣＨ１及びＣＨ２を通じて伝送されたビデオワードは、トランジッション最小化ＴＭＤＳコードワードの全セットを用いてエンコードできる。
【０１２８】
コードワードの上述のリストが使用されるとき、ビデオプリアンブルは、制御ビット値ＣＴＬ０，ＣＴＬ１＝１，０を示す１０ビットトランジッション最大化ＴＭＤＳコードワード（ＣＨ１で伝送される）及び制御ビット値ＣＴＬ２，ＣＴＬ３＝０，０を示す１０ビットトランジッション最大化ＴＭＤＳコードワード（ＣＨ２で伝送される）の繰り返し（好ましくは８回の繰り返し）により決定され、データアイランドプリアンブルは、制御ビット値ＣＴＬ０，ＣＴＬ１＝１，０を示す１０ビットトランジッション最大化ＴＭＤＳコードワード（ＣＨ１で伝送される）及び制御ビット値ＣＴＬ２，ＣＴＬ３＝１，０を示す１０ビットトランジッション最大化ＴＭＤＳコードワード（ＣＨ２で伝送される）の繰り返し（好ましくは８回の繰り返し）により決定される。このような保護帯域ワード及びプリアンブルの組み合わせは、受信器に各ビデオアクティブ期間の開始及び各データアイランドの開始及び終了を容易に認識させることを可能にする。
【０１２９】
２つの前段落で説明したコードワード及びプリアンブルワードのリストを使用する際は、各データアイランドでチャンネルＣＨ０を通じて伝送される最初の２つと終わりの２つの１０ビット発明に係るコードワードを決定するために、特殊なエンコードを用いることが好ましい。特に入力補助データの２つのビットは、各データアイランドの最初の２つと終わりの２つのピクセルクロックサイクルの各々の期間中にエンコードされてチャンネルＣＨ０を通じて伝送されることが好ましい（一方、入力補助データの４つのビットは、上述のように各データアイランドの全ての他のピクセルクロックサイクル期間中にエンコードされてチャンネルＣＨ０を通じて伝送される）。各データアイランドの最初、二番目、最後の隣、及び最後のピクセルクロックサイクルの各々の期間中にＣＨ０で伝送される入力補助データの２つのビットは、好ましくは上記に列記したコードワード0b００１１１００１０１，0b１０００１１１００１，0b１１０００１１０１０，及び0b０１１００００１１０１の１つとしてエンコードされることが好ましい。
【０１３０】
図２および図８を参照して説明した本発明のシステムの好ましい実施形態においては、各データアイランドが少なくとも１つのパケットを包含する（その最小長さは３６ピクセルクロックサイクルまで制限され、先行保護帯域についての２つのピクセルクロックサイクル及び後続保護帯域についての２つのピクセルクロックサイクルを含む）。各データアイランドは整数のパケットを包含せねばならず、好ましくは（データアイランド内のデータの信頼性を保証する目的で）各データアイランド内のパケットの最大数は１４である。エラー検出及び補正（好ましくはＢＣＨエラー検出及び補正であり、これは開発者Bose,Chauduri,Hocquenghemの名を冠したよく知られたエラー検出及び補正技術である）を各データアイランド期間中に送られる各パケットに適用する。
【０１３１】
各パケットについての好ましいフォーマットについて図９を参照して説明する。各パケットは、図９の下部にパケットＰとして示すように、３２ビット（４バイト）パケットヘッダー及び４つのサブパケット（各々が６４ビット＝８バイトを包含する）を有する。図９において、サブパケットはSubpacket０（サブパケット０）（又はＳＰ０），Subpacket１（サブパケット１），Subpacket２（サブパケット２），Subpacket３（サブパケット３）として示してある。各サブパケットは５６データビット（即ち、７バイトであり、各バイトが１つの１０ビットＴＭＤＳコードワードに対応する）を含み、これには８ＢＣＨパリティビットが続く。パケットの９つのデータビットがピクセルクロックサイクル毎に伝送される。これらのうち、１つのデータビット（ヘッダービット）が（１つの１０ビットＴＭＤＳコードワードの形態（これもまたＨＳＹＮＣ及びＶＳＹＮＣビットをエンコードする））でピクセルクロック毎にチャンネルＣＨ０を通じて伝送され、４つのデータビットが（１つのＴＭＤＳコードワードの形態）でピクセルクロック毎にチャンネルＣＨ１及びＣＨ２の各々を通じて伝送される。各ピクセルクロックサイクル期間中に、受信器内のＴＭＤＳデコード回路系は、チャンネルＣＨ０から（即ち、１つのＴＭＤＳコードワードから）データの４つのビットを、チャンネルＣＨ１からデータの４つより多くのビットを、またチャンネルＣＨ２からデータの４つより多くのビットを復元する。
【０１３２】
図９において、サブパケット０のデータ及びパリティビットは”ＢＣＨ  ｂｌｏｃｋ  ０”（ＢＣＨブロック０）として識別され、サブパケット１のデータ及びパリティビットは”ＢＣＨ  ｂｌｏｃｋ  １”（ＢＣＨブロック０）として識別され、サブパケット２のデータ及びパリティビットは”ＢＣＨ  ｂｌｏｃｋ  ２”（ＢＣＨブロック２）として識別され、サブパケット３のデータ及びパリティビットは”ＢＣＨ  ｂｌｏｃｋ  ３”（ＢＣＨブロック３）として識別される。パケットヘッダーは２４データビット（データの３バイト）を含み、これには８ＢＣＨパリティビットが続く（これらのデータ及びパリティビットは図９においては”ＢＣＨ  ｂｌｏｃｋ  ４”（ＢＣＨブロック４）として識別される）。
【０１３３】
好ましくは、各パケットヘッダーについてのＢＣＨパリティビットはＢＣＨ（３２，２４）ビットであり、これは図９Ａに示すジェネレータにより多項式Ｇ（ｘ）＝１＋ｘ６＋ｘ７＋ｘ８を（１２７カウント繰り返しサイクルで）用いて生成される。好ましくは、サブパケットについてのＢＣＨパリティビットはＢＣＨ（６４，５６）ビットであり、これは図９Ｂに示すジェネレータにより多項式Ｇ（ｘ）＝１＋ｘ６＋ｘ７＋ｘ８を（１２７カウント繰り返しサイクルで）用いて生成される。本発明の送信器の好ましい実施形態形は、各サブパケットの５６データビットについてＢＣＨパリティビットを生成する図９Ｂの回路系を含み、且つ各パケットヘッダーの２４データビットについてＢＣＨパリティビットを生成する図９Ａの回路系も含む。
【０１３４】
ＢＣＨパリティビットが図９Ａ及び図９Ｂの回路系を用いて既に生成されたパケットを受け取る本発明の受信器の好ましい実施形態は、各サブパケットの６４ビットからＢＣＨシンドロームを生成する）図９Ｄの回路を含み、更に、図９Ｃの各パケットヘッダーの３２ビットからＢＣＨシンドロームを生成する回路系も更に含む。
【０１３５】
更に一般的には、図９Ｂ及び図９Ｄの回路系は本発明の１つの局面を実施し、これは広範なコンテクストにおいて、入力データの並行ストリームからエラー補正コードビット（例えばパリティビット又はシンボルビット）を生成し、周期的多項式、例えばＢＣＨ多項式からエラー補正ビットを生成するのに必要なサイクルの数を低減し、周期的多項式により形成されたコードのシンドロームを計算するのに必要なサイクルの数を低減するのに有益である。本発明のこの局面は、次のような広範なシステムにおいて有益である。即ち、エラー補正コード（例えばＢＣＨパリティビットと、ＢＣＨパリティビット及びデータから生成されたシンドローム）が部分的に並行化されたデータストリームから形成されねばならず、また入力データの次のブロックの入力ビットの小さな数（例えば２）が入力データの現在のブロックについてのエラー補正コードの生成期間中に有効となるシステムである。このようなシステムにおいては、本発明に従って、入力データの各ブロックの偶数ビットが各入力データからの奇数ビットと共に同時に（並行に）処理され、低減された数のクロックサイクルにおける各ブロックについてエラー補正コードを生成する。本発明を用いなければ、その周波数がシステムクロックの多重（例えば２ｘ，３ｘ，又は４ｘ）周波数であるクロック（このクロックはエラー補正コード生成以外の目的でシステムにより使用されている）を採用する必要があり、その目的は本発明に従いコードが（システムクロックを用いて）生成される同一の時間に同一のエラー補正コードを生成することである。多重のシステムクロックを利用することは、不都合であり、その理由は、より早く作動するクロック論理を必要とし、また既存のシステムクロックの周波数多重型（このような周波数多重クロックの形成は、クロックマルチプライア回路（これは代表的にはＰＬＬを含む）を必要とするので、通常は高価である）を必要とするためである。
【０１３６】
図９Ａ及び図９Ｂの各々のエラー補正コード生成回路系は、制御ビットＣ１を採用し、これは回路系がその１つ又は複数の入力で受け取られた入力データをその１つ又は複数の出力へ通過させるか否か、或いは回路系がエラー補正コードをその１つ又は複数の出力へ表明するか否かを制御する。図９Ａを参照すると、最初のｚクロックサイクル期間中には制御ビットＣ１は高であり、入力データ（ＩＮＰＵＴ）のｚビットクロックをシフトレジスタへ送ることを可能とし、エラー補正コードを生成し、一方、ブロックもマルチプレクサ３００を通じて出力へ通過させる。図９Ａの回路が本発明の送信器の好ましい実施形態で実施される場合（例えば図１３の送信器１００の好ましい実施）、パケットヘッダーデータの２４ビットクロックが入力であり（且つ出力へ通過し）、一方、Ｃ１は高である。次いでＣ１は低になり、マルチプレクサ３００にレジスタＱ７の出力を入力データの所定位置へ通過させる。Ｃ１が低である間、８つのサイクル期間中に、８つのＢＣＨパリティビットのシーケンスがレジスタＱ７からシフト移動される。Ｃ１が低である間、入力データのソースは静謐でなければならない。
【０１３７】
図９Ｂの回路は図９Ａの回路と同様に働くが、（図９Ａにおけるように１つの入力を有するシフトレジスタではなく）、２つの入力ノード及び２つの出力ノードを有するシフトレジスタを含み、各入力ノードは入力ビットの別個のサブセットを受け取り、また８つのＢＣＨパリティビットを生成するために（Ｎ／２）＋１クロックサイクルのみを必要とし（一方、そのようにするためには、図９Ａの回路はＮ＋１クロックサイクルを必要とする）、また８つのＢＣＨパリティビットをシフト移動（これは、４つのＢＣＨパリティビットをレジスタＱ６からシフトさせ、一方、４つのＢＣＨパリティビットをレジスタＱ７からシフトさせることによる）ために４つの付加的なクロックサイクルを必要とする。入力データの現在のブロックの表明の終わり、並びに入力データの次のブロックの最初の偶数ビット（ＩＮ［０］）及び最初の奇数ビット（ＩＮ［１］）における（図９ＢのレジスタＱ０−Ｑ７の各々において）レジスタ値が与えられると、入力データの現在のブロックについて（２つのシフトレジスタからマルチプレクサ３０１及び３０２へ表明された）ＢＣＨパリティビットが常に決定される。図９Ｂの回路が本発明の送信器の好ましい実施形態で実施される場合（例えば図１３の送信器１００の好ましい実施）、Ｃ１が高である２８クロックサイクル期間中にサブパケットの５６データビットが入力において受け取られ（且つ出力へ通過され）、サブパケットビットの異なる対、即ちＩＮ［０］及びＩＮ［１］がクロックサイクル毎に受け取られる。一般に、図９Ｂの設計の変形例は、ｍ個の入力ノードを有するシフトレジスタを採用し、入力データの次のブロックのｍビットを受け取り（各シフトレジスタ入力において１つのｍビット）、現在のブロックについてのエラー補正コード生成し、ｋ／ｍ＋ｐクロックサイクルにおける入力データの現在のブロックについてエラー補正コード（例えばＢＣＨパリティビット）を生成でき、ｎ／ｍサイクル（例えばＣ１が低のとき）においてエラー補正コードをシフト移動させることができ、ここでｎ，ｐ及びｋは、各入力ブロックの大きさ及び各入力ブロックについて生成されるエラー補正コードの数により決定されるパラメータである。
【０１３８】
図９Ｂの回路の典型的な操作においては、入力データの次のブロックの最初の偶数ビット（ＩＮ［０］）及び最初の奇数ビット（ＩＮ［１］）が、Ｃ１が高−低のトランジッションを被る時間に、図９Ｂの回路の入力において表明され、ＩＮ［０］及びＩＮ［１］のこれらの値が、Ｃ１が低にとどまる間、入力において表明され続ける。ここで、Ｃ１が高−低のトランジッションを被る時間において、記号Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，又はＱ７をそれぞれレジスタＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，又はＱ７におけるビットを示すものとする。Ｃ１が低であるとき、ビットＱ０，Ｑ２，Ｑ４，及びＱ６が１つのシフトレジスタからシフト移動されてマルチプレクサ３０１へ出力される（これは、この処理の間にＡＮＤゲート３０８の出力が低であるためである）、ビットＱ１，Ｑ３，Ｑ５，及びＱ７が他のシフトレジスタからシフト移動されてマルチプレクサ３０２へ出力される（これは、この処理の間にＡＮＤゲート３０９の出力が低であるためである）。これらのビットの値は、
Ｑ０＝（（Ｑ７＾ＩＮ［０］）＾（Ｑ６＾ＩＮ［１］））＆Ｃ１；
Ｑ１＝（Ｑ７＾ＩＮ［０］）＆Ｃ１；
Ｑ２＝Ｑ０；
Ｑ３＝Ｑ１；
Ｑ４＝Ｑ２；
Ｑ５＝Ｑ３；
Ｑ６＝Ｑ４＾（（（Ｑ７＾ＩＮ［０］）＾（Ｑ６＾ＩＮ［１］））＆Ｃ１）；及び
Ｑ７＝Ｑ５＾（（Ｑ６＾ＩＮ［１］）＆Ｃ１）
ここで＾は排他的ＯＲ操作を示し、＆はＡＮＤ操作を示す。
【０１３９】
ビットＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，及びＱ７はＣ１が高のときに生成される。Ｃ１が低のとき、図９Ｂの回路は単純なシフトレジスタとして機能して、Ｑ０，Ｑ２，Ｑ４，及びＱ６はマルチプレクサ３０１を通じてシフト移動させ、Ｑ１，Ｑ３，Ｑ５，及びＱ７はマルチプレクサ３０２を通じてシフト移動させる。
【０１４０】
図９Ｂの回路から出力されるビットＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，及びＱ７と同様な値が図９Ａの回路から出力される（同様な入力値は、ビットＣ１の高−低トランジッションの前に図９Ａ及び図９Ｂの回路へ表明されており、且つ入力値として次のブロックの最初の奇数ビットＩＮ［１］の表明に続くクロック縁において、制御ビットＣ１は高−低トランジッションを被るものと見なす）が、図９Ａの回路はそれらをマルチプレクサ３００へシフトさせるのに８つのクロックサイクルが必要であり、図９Ｂの回路はそれらをマルチプレクサ３０１及び３０２へシフトさせるのに４つのみのクロックサイクルを必要とする。
【０１４１】
シンドロームは、エラー補正コードを有する伝送されたシーケンスが既に間違ったものになっているか否かの表示である。間違いが無ければ、シンドロームは零でなければならない。ビットの何れかが既に間違いであれば、シンドロームは非零になる傾向にある。既に間違いであるビットの数及びエンコードシーケンスのハミング距離に依存して、シンドロームは間違いビットを補正するのに用いることができる。
【０１４２】
図９Ｃ及び図９Ｄの各々のシンドローム生成回路系は制御ビットＣ２を採用し、これは、回路系がその１つ又は複数の入力で受け取られた入力データをその１つ又は複数の出力へ通過させるか否か、或いは回路系がその１つ又は複数の出力へシンドロームビットを表明するか否かを制御する。図９Ｃを参照すると、最初のｚクロックサイクルの間、制御ビットＣ２は高であり、入力データ（ＩＮＰＵＴ）のｚビットクロックをシフトレジスタへ送り、またマルチプレクサ３０３を通じて出力へ送らせる。図９Ｃの回路が本発明の受信器（例えば、図１４の受信器２００の好ましい実施）で実施された場合、Ｃ２が高である各間隔期間中に３２ビットパケットヘッダーが入力される（且つ出力へ通過される）。次いでＣ２が低になるとき、マルチプレクサ３０３にレジスタＱ７の出力を入力データの所定位置へ通過させる。Ｃ２が低である間、８クロックサイクル期間中に、８つのシンドロームビットのシークエンスがレジスタＱ７からシフト移動される。
【０１４３】
図９Ｄの回路は図９Ｃの回路と同様に働くが、（図９Ｃにおけるように１つの入力を有するシフトレジスタではなく）、２つの入力ノード及び２つの出力ノードを有するシフトレジスタを含み、各入力ノードは入力ビットの別個のサブセットを受け取り、また８つのシンドロームビットを生成するために（Ｎ／２）＋１クロックサイクルのみを必要とし（一方、そのようにするためには、図９Ｃの回路はＮ＋１クロックサイクルを必要とする）、また８つのシンドロームビットをシフト移動（これは、４つのシンドロームビットをレジスタＱ６からシフトさせ、一方、４つのシンドロームビットをレジスタＱ７からシフトさせることによる）ために４つの付加的なクロックサイクルを必要とする。入力データの現在のブロックの表明の終わり、並びに入力データの次のブロックの最初の偶数ビット（ＩＮ［０］）及び最初の奇数ビット（ＩＮ［１］）における（図９ＤのレジスタＱ０−Ｑ７の各々において）レジスタ値が与えられると、入力データの現在のブロックについて（２つのシフトレジスタからマルチプレクサ３０１及び３０２へ表明された）シンドロームビットが常に決定される。図９Ｄの回路が本発明の受信器の好ましい実施形態で実施される場合（例えば図１４の受信器２００の好ましい実施）、Ｃ２が高である３２クロックサイクル期間中にサブパケットの６４ビットが入力において受け取られ（且つ出力へ通過され）、サブパケットビットの異なる対、即ちＩＮ［０］及びＩＮ［１］がクロックサイクル毎に受け取られ、サブパケットビットの異なる対、即ちＯＵＴ［０］及びＯＵＴ［１］がクロックサイクル毎に出力される。一般に、図９Ｄの設計の変形例は、ｍ個の入力ノードを有するシフトレジスタを採用し、入力データの次のブロックのｍビットを受け取り（各シフトレジスタ入力において１つのｍビット）、現在のブロックについてのシンドロームを生成し、ｋ／ｍ＋ｐクロックサイクルにおける入力データの現在のブロックについてシンドロームビットを生成でき、ｎ／ｍサイクル（例えばＣ２が低のとき）においてシンドロームビットをシフト移動させることができ、ここでｎ，ｐ及びｋは、各入力ブロックの大きさ及び各入力ブロックについて生成されるシンドロームビットの数により決定されるパラメータである。
【０１４４】
図９Ｄの回路の典型的な操作においては、入力データの次のブロックの最初の偶数ビット（ＩＮ［０］）及び最初の奇数ビット（ＩＮ［１］）が、Ｃ２が高−低のトランジッションを被る時間に、図９Ｂの回路の入力において表明され、ＩＮ［０］及びＩＮ［１］のこれらの値が、Ｃ２が低にとどまる間、入力において表明され続ける。ここで、Ｃ１が高−低のトランジッションを被る時間において、記号Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，又はＱ７をそれぞれレジスタＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，又はＱ７におけるビットを示すものとする。Ｃ２が低であるとき、ビットＱ０，Ｑ２，Ｑ４，及びＱ６が１つのシフトレジスタからシフト移動されてマルチプレクサ３０５へ出力される（これは、この処理の間にＡＮＤゲート３１１の出力が低であるためである）、ビットＱ１，Ｑ３，Ｑ５，及びＱ７が他のシフトレジスタからシフト移動されてマルチプレクサ３０４へ出力される（これは、この処理の間にＡＮＤゲート３１０の出力が低であるためである）。これらのビットの値は、
Ｑ０＝ＩＮ［１］＾（（Ｑ６＾Ｑ７）＆Ｃ２；
Ｑ１＝ＩＮ［０］＾（Ｑ７＆Ｃ２）；
Ｑ２＝Ｑ０；
Ｑ３＝Ｑ１；
Ｑ４＝Ｑ２；
Ｑ５＝Ｑ３；
Ｑ６＝Ｑ４＾（（Ｑ６＾Ｑ７）＆Ｃ２）；及び
Ｑ７＝Ｑ５＾Ｑ６
ここで＾は排他的ＯＲ操作を示し、＆はＡＮＤ操作を示す。
【０１４５】
ビットＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，及びＱ７はＣ２が高のときに生成される。Ｃ２が低のとき、図９Ｄの回路は単純なシフトレジスタとして機能して、Ｑ０，Ｑ２，Ｑ４，及びＱ６はマルチプレクサ３０５を通じてシフト移動させ、Ｑ１，Ｑ３，Ｑ５，及びＱ７はマルチプレクサ３０４を通じてシフト移動させる。
【０１４６】
図９Ｃの回路から出力されるビットＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，及びＱ７と同様な値が図９Ｄの回路から出力される（同様な入力値は、ビットＣ２の高−低トランジッションの前に図９Ｃ及び図９Ｄの回路へ表明されており、且つ入力値として次のブロックの最初の奇数ビットＩＮ［１］の表明に続くクロック縁において、制御ビットＣ１は高−低トランジッションを被るものと見なす）が、図９Ｃの回路はそれらをマルチプレクサ３０３へシフトさせるのに８つのクロックサイクルが必要であり、図９Ｄの回路はそれらをマルチプレクサ３０４及び３０５へシフトさせるのに４つのみのクロックサイクルを必要とする。
【０１４７】
また好ましくは、本発明のシステムにおけるＢＣＨエラー検出の信頼性を高めるために、送信器は（入力データストリームがサブパケットへグルーピングされるとき）入力データストリームへ零ビットを自動的に挿入するように構成されており、挿入された零ビットが、データビットについて利用可能な各サブパケットの５６スロットの間の既知の位置において生じる。（このような送信器と共に使用されるべき）受信器内のエラー検出回路系は、データの復元されたサブパケットの各々の予期されたスロットにおける零を検証して、その結果情報をデータの復元されたサブパケットの各々におけるエラーを識別するのに用いるように構成せねばならない。
【０１４８】
パケット送信の３２ピクセルクロックサイクルの１つの間に、ＣＨ０を通じて伝送された１０ビットコードワードにより決定された４ビットワードの各々の第３のビット（図９におけるｂｉｔ２（ビット２））は、パケットヘッダーのビットの１つである。  パケット送信の３２ピクセルクロックサイクルの１つの間に、ＣＨ１を通じて伝送された１０ビットコードワードにより決定された４ビットワードは、サブパケットの偶数ビットである。パケット送信の３２ピクセルクロックサイクルの１つの間に、ＣＨ２を通じて伝送された１０ビットコードワードにより決定された４ビットワードは、サブパケットの奇数ビットである。
【０１４９】
更に詳しくは、図９に示されるように、第Ｎ番目のピクセルクロックサイクル期間中にＣＨ１を通じて送られる各コードワードは、サブパケット０，１，２，及び３の各々の偶数ビットを決定し、且つ第Ｎ番目のピクセルクロックサイクル期間中にＣＨ２を通じて送られる各コードワードは、サブパケット０，１，２，及び３の各々の奇数ビットを決定する。第Ｎ番目のピクセルクロックサイクル期間中にＣＨ０を通じて送られる各コードワードは、パケットヘッダーの１つのビット（更に、１つのＨＳＹＮＣビット及び１つのＶＳＹＮＣビット）を決定する。第Ｎ＋１番目のピクセルクロックサイクル期間中にＣＨ１を通じて送られる各コードワードは、サブパケット０，１，２，及び３の各々の次の偶数ビットを決定し、且つ第Ｎ＋１番目のピクセルクロックサイクル期間中にＣＨ２を通じて送られる各コードワードは、サブパケット０，１，２，及び３の各々の次の奇数ビットを決定する。第Ｎ＋１番目のピクセルクロックサイクル期間中にＣＨ０を通じて送られる各コードワードは、パケットヘッダーの次のビット（更に、次のＨＳＹＮＣビット及び次のＶＳＹＮＣビット）を決定する。
【０１５０】
パケットヘッダーについてのＢＣＨパリティビット（パケットヘッダーの最後の８ビット）はパケットヘッダーの２４データビットに亘って計算されて、パケットの最後の８ピクセルクロックサイクルの間にＣＨ０を通じて伝送されたコードワードにより決定される。各サブパケットについてのＢＣＨパリティビットは、サブパケットの５６データビットに亘って計算されて、パケットの最後の４ピクセルクロックサイクルの間にＣＨ１及びＣＨ２を通じて伝送されたコードワードにより決定される（各サブパケットについてのパリティビットは２つのチャンネルＣＨ１及びＣＨ２を通じて伝送される）。
【０１５１】
従って、好ましい実施形態においては、送信器は（データアイランド期間中に）各パケットを伝送するのみでないので、パケットがＴＭＤＳリンクの３つのチャンネル（ＣＨ０，ＣＨ１及びＣＨ２）を通じて広がり、パケットの各サブパケットはリンクの２つのチャンネル（ＣＨ１及びＣＨ２）を通じて広がるが、送信器はパケットの各サブパケットについてＢＣＨパリティビットを個別に生成して、各サブパケットについてのＢＣＨパリティビットを伝送するので、これらのＢＣＨパリティビットはリンクの２つのチャンネル（ＣＨ１及びＣＨ２）を通じて広がる。
【０１５２】
好ましくは、各パケットヘッダーの最初のバイトは、「Ｐａｃｋｅｔ  Ｔｙｐｅ（パケットタイプ）」コードであり、各パケットヘッダーの第２及び第３の各々は、パケット特定データである。好ましくは、送信器は少なくとも４つのタイプのパケットを生成する。即ち、ヌルパケット（パケットタイプコード０ｘ００＝０ｂ００００００００により示される）；オーディオクロック再生（ＡＣＲ）パケット（パケットタイプコード０ｘ０１＝０ｂ０００００００１により示される）；オーディオサンプルパケット（パケットタイプコード０ｘ０２＝０ｂ００００００１０により示される）；情報フレーム（ＩｎｆｏＦｒａｍｅ）パケット（パケットタイプコード０ｘ８０＋ＩｎｆｏＦｒａｍｅ  Ｔｙｐｅ＝０ｂ１ｘｘｘｘｘｘｘにより示され、ここで７つのＬＳＢはＥＩＡ／ＣＥＡ−８６１Ｂ仕様により規定されたＩｎｆｏＦｒａｍｅのタイプを示す）である。
【０１５３】
次に、好ましい実施形態の一種におけるこれら４つのタイプのパケットの各々のフォーマットと利用について説明する。
【０１５４】
送信器はヌルパケットを何時でも伝送されるが、受信器はヌルパケットからデータを復元しない。受信器が（パケットヘッダーの最初のバイトにおける０ｘ００値を識別することにより）ヌルパケットを識別するとき、受信器は、パケットヘッダーの最初のバイトの後のヌルパケットにおける全ての値を無視する（「不確定」として扱う）。
【０１５５】
オーディオクロック再生（ＡＣＲ）パケットは、ＣＴＳ（Ｃｙｃｌｅ  Ｔｉｍｅ  Ｓｔａｍｐ（サイクルタイムスタンプ））値及びＮ値（後述する）の両方を含み、これらはオーディオクロック再生に用いられる。ＡＣＲパケットの４つのサブパケットは同一である。各サブパケットは２０ビットＮ値及び２０ビットＣＴＳ値を含む。零に等しいＣＴＳ値はＣＴＳの新たな値が無いことを示す。
【０１５６】
オーディオサンプルパケットは１、２、３又は４対のオーディオサンプルを含むことができる（各サンプル対はパケットの別々のサブパケットにより決定されている）。これらは別個のサンプル、部分的に異なるサンプル（例えば６つのチャンネルのうちの２つ）、又は繰り返しサンプルとすることができる。オーディオサンプルパケットヘッダーの第２及び第３バイトにおけるビットは、パケットの各サブパケットの構成を示し、各サブパケットがサンプルを包含するか否か、各サブパケットが「フラットライン」サンプル（即ち、その大きさが零のもの）を包含するか否かを示す。好ましくは、パケットヘッダーの第２のバイトの４つのＬＳＢの各々は、対応するサブパケットがオーディオサンプルを含むか否かを示し、パケットヘッダーの第３のバイトの４つのＬＳＢの各々は、対応するサブパケットが「フラットライン」サンプルを含むか否かを示すが、第３バイトの任意のＬＳＢの「１」値（これはフラットラインサンプルを示す）は、第２バイトの対応する「現在」ビット（第２バイトの４つＬＳＢの１つ）がサブパケットはサンプルを包含するということを示すときにのみ有効である。オーディオサンプルパケットの各サブパケットは、チャンネル状態ビット、パリティビット、及びオーディオサンプルを示すビットを包含することができる。
【０１５７】
好ましくは、（オーディオサンプルパケットの）各サブパケットのオーディオデータは、ＩＥＣ＿６０９５８又はＩＥＣ＿６１９３７フレームに近似するが、（パケットヘッダー内の）「開始」ビットがＩＥＣ＿６０９５８又はＩＥＣ＿６１９３７フレームの各サブフレームの多重ビットプリアンブルで置き換えられた構造としてフォーマットされる。オーディオサンプルパケットの各サブパケットは、２つの２８ビットワード（例えば左ステレオストリームの２８ビット及び右ステレオストリームの２８ビット）を含み、各２８ビットワードはＩＥＣ＿６０９５８フレームの２つのサブフレームの１つに対応し、２４ビットのオーディオデータ、及び有効ビット、パリティビット、チャンネル状態ビット、ユーザーデータビットを含む。好ましくは、オーディオサンプルパケットの各サブパケット内の全てのフィールドは、ＩＥＣ＿６０９５８又はＩＥＣ＿６１９３７仕様に規定された対応する規則に従う。
【０１５８】
好ましい実施においては、オーディオサンプルパケットのパケットヘッダーの第３バイトの４つの各々が、「開始（ｓｔａｒｔ）」ビットであり、これは対応するサブパケットが、オーディオサンプルのＩＥＣ＿６０９５８（又はＩＥＣ＿６１９３７）フレームのブロックの第１フレームを包含するか否かを示す。送信器は、対応するサブパケットがブロックの第１「Ｂ，Ｗ」フレームを包含するときは、開始ビットを「１」に設定し、対応するサブパケットがブロックの第１「Ｍ，Ｗ」フレームを包含するときは、開始ビットを「０」に消去する。
【０１５９】
好ましくは、本発明のシステムは、３２ＫＨｚ，４４．１ＫＨｚ又は４８ＫＨｚのサンプルレート（これはステレオ又は圧縮サラウンドサウンドストリームを決定できる）を有するＩＥＣ＿６０９５８又はＩＥＣ＿６１９３７オーディオストリームを送信でき、９６ＫＨｚまでのサンプルレートでＩＥＣ＿６０９５８又はＩＥＣ＿６１９３７データの４つもの多くのストリーム（例えば８ステレオチャンネル）を送信でき、或いは１９２ＫＨｚのサンプルレートでＩＥＣ＿６０９５８又はＩＥＣ＿６１９３７データの少なくとも１つのストリームが伝送される。
【０１６０】
ＩｎｆｏＦｒａｍｅパケットは、伝送されるオーディオ及び／又はビデオデータに関するフォーマット情報及び関連情報を含むことができる。ＥＩＡ／ＣＥＡ−８６１Ｂ規格は、「ＩｎｆｏＰａｃｋｅｔ」データ構造とは、伝送されたディジタルオーディオ及び／又はビデオデータに関するフォーマット情報及び関連情報を包含する少なくとも１つの「ＩｎｆｏＦｒａｍｅ」からなるものと規定する。好ましい実施形態によれば、本発明のシステムにより伝送された各ＩｎｆｏＦｒａｍｅパケットは、以下の条件下でＥＩＡ／ＣＥＡ−８６１Ｂ  ＩｎｆｏＰａｃｋｅｔの情報を含む。即ち、本発明のＩｎｆｏＦｒａｍｅパケットは、最大サイズ３０バイトを有する単独のＥＩＡ／ＣＥＡ−８６１Ｂ  ＩｎｆｏＦｒａｍｅの情報のみを包含することができる（この情報は、パケットヘッダーの第１バイトの７つのＬＳＢ（ＩｎｆｏＦｒａｍｅタイプコードを示す）、パケットヘッダーの第２バイト（バージョン番号フィールドを示す）、パケットヘッダーの第３バイト（ＩｎｆｏＦｒａｍｅ長さフィールドを示す）、及び０乃至１２７の範囲内でなければならないタイプコード（というのは、これはパケットヘッダーの第１バイトの７つのＬＳＢにより示されるためである）を含む）。ＩｎｆｏＦｒａｍｅタイプコードの例は、０ｘ０２（ＩｎｆｏＦｒａｍｅパケットが補助ビデオ情報（ＡＶＩ）ＩｎｆｏＦｒａｍｅのデータを含むことを示す）、０ｘ０３（ＩｎｆｏＦｒａｍｅパケットがオーディオＩｎｆｏＦｒａｍｅのデータを含むことを示す）、及び０ｘ０４（ＩｎｆｏＦｒａｍｅパケットがＤＶＤ制御ＩｎｆｏＦｒａｍｅのデータを含むことを示す）である。好ましくは、ＩｎｆｏＦｒａｍｅ長さフィールドは、ＥＩＡ／ＣＥＡ−８６１Ｂ規格によって、バイト内のＩｎｆｏＦｒａｍｅパケットの長さを示し、これは検証和を含むパケットにおけるパケットヘッダーの３バイト及び有効バイトを含む（ので長さの最大値は３１である）。
【０１６１】
補助ビデオ情報（ＡＶＩ）ＩｎｆｏＦｒａｍｅパケットは、受信器へ伝送される（又は伝送されるべき）現在のビデオストリームの様々な局面を示し、これは例えば、ビデオデータはＲＧＢ，ＹＣｂＣｒ４：２：２，ＹＣｂＣｒ４：４：４フォーマットであるか否か、ビデオデータはオーバースキャンかアンダースキャンか、画像アスペクト比（及び画像は水平又は垂直スケールされているか否か）、ビデオ成分深さ、ライン毎のピクセル数及びフレーム毎のライン数、及びピクセル繰り返しの回数（即ち、各ピクセルは繰り返しされないか、又はＮ回送られる（ここでＮは１より大きい整数））である。オーディオＩｎｆｏＦｒａｍｅパケットは、伝送される（又は伝送されるべき）オーディオデータの様々な局面を示し、これは例えば、オーディオデータのストリームの数、各ストリームについてのサンプリング周波数、及びサンプルサイズ（ビットの数）である。
【０１６２】
好ましくは、本発明のシステムは適切なオーディオ帯域を与える必要性でビデオピクセル複製を採用する。例えば、ビデオのフレームがＬライン（そのピクセルは第１ピクセルクロック周波数において非繰り返し方式で伝送される）からなり、２Ｌデータアイランド（各々が、ビデオのラインに続くブランキング間隔に挿入される）がビデオの１つのフレームに対応するオーディオビットを伝送する必要があるとき、このシステムは各ピクセルの送信が繰り返しされるモードで作動可能であることが好ましい。ピクセルクロック周波数が変化しないならば、各ピクセルの繰り返し送信はビデオ送信レートを有効に等分する（というのは、繰り返しピクセルの２つのラインが各非繰り返しラインの全てのピクセルを伝送するのに必要なためである）が、２Ｌデータアイランドにおいて伝送されるべきビデオ非繰り返しビデオの全フレームについてのオーディオビットを可能とし、２Ｌデータアイランドの各々は、フレームのピクセルが反復的に伝送される２Ｌアクティブビデオピリオドに続く。典型的には、ピクセルクロック周波数は、ピクセルが反復的に伝送される各モード期間中に、（非繰り返しピクセル送信のために採用されたピクセルクロック周波数に関して）増大する。例えばピクセルクロック周波数が倍増して、各ピクセルの送信が一度に繰り返されるとき、オーディオデータを倍増データレートで（倍増ピクセルクロックに基づくタイムスタンプで）アクティブビデオピリオド相互間に伝送することができるが、有効ビデオピクセル送信レートは変化しない。幾つかの繰り返しピクセル送信モードにおいては、各ピクセルの送信は一回よりも多く繰り返される（例えば、ピクセルクロックの周波数三倍バージョンを用いて各々が三回伝送される）。受け取られたビデオデータが何れかの繰り返しピクセル送信モードで伝送されるとき、受信器は、各アクティブビデオピリオド中に受け取られた同一ビデオサンプルの各々のセットの１つのサンプルを除いて全て外す（例えば、受信器は全ての奇数ビデオサンプル又は全ての偶数ビデオサンプルを外し、ここで各ピクセルは２回伝送される）が、受信器はアクティブビデオピリオド相互間のデータアイランド期間中に受け取られたパケット化データの全てのサンプルを処理する。
【０１６３】
ピクセル繰り返しの送信器の使用は好ましくは、伝送されたＡＶＩ  ＩｎｆｏＦｒａｍｅパケットにおけるＰｉｘｅｌ＿Ｒｅｐｅｔｉｔｉｏｎ＿Ｃｏｕｎｔ＿フィールドにより示される。このようなフィールドは、各独自のピクセルが何回伝送されたかを受信器に示す。非繰り返しピクセル送信モードにおいては、フィールドの値は零である。ピクセル繰り返しのモードにおいてフィールドの値は、受信器により破棄せねばならない（連続的に受信されたピクセルの各々のセットの）ピクセルの数を示す。好ましくは、各ラインの第１ピクセルクロックサイクル期間中に伝送されたビデオサンプルは独特である（且つ破棄されない）のだが、これらのサンプルの各繰り返しはピクセル繰り返しを有するモードで外される。
【０１６４】
好ましい実施形態において、本発明のシステムはビデオデータをＴＭＤＳリンクを通じて幾つかの異なるフォーマットの何れかにおいてビデオデータを伝送するように構成されており、且つ受信器は、そのようなフォーマットの何れかにおいてデータを復元するように構成されている。好ましくはシステムは、ピクセル繰り返しを伴うか又は伴わずに、ＹＣｂＣｒ４：４：４フォーマット、ＹＣｂＣｒ４：２：２フォーマット又はＲＧＢフォーマットの何れかにおけるリンクのＣＨ０，ＣＨ１，ＣＨ２チャンネルを通じてビデオが伝送される。全ての場合において、ピクセルクロックサイクル毎に２４ビットまで、これらのチャンネルを通じて伝送される。図１０に示すように、ＲＧＢビデオの送信期間中、各ピクセルクロックサイクル期間に、８ビット赤カラー成分はチャンネルＣＨ２を通じて送信でき、８ビット緑カラー成分はチャンネル  ＣＨ１を通じて送信でき、８ビット青カラー成分はチャンネルＣＨ０を通じて伝送される。各ラインの第１ピクセルのＲ，Ｇ，及びＢは、ビデオ保護帯域の後の（例えば、２つの連続的に伝送されたビデオ保護帯域コードの２番目の後の）第１ピクセルクロックサイクル期間中に伝送される。
【０１６５】
図１１において、ＹＣｂＣｒ４：４：４ビデオの送信期間中に、各ピクセルクロック期間中に、８ビット「Ｃｒ」サンプルはチャンネルＣＨ２を通じて送信でき、８ビット輝度「Ｙ」サンプルはチャンネルＣＨ１を通じて送信でき、８ビット「Ｃｂ」サンプルはチャンネルＣＨ０を通じて伝送される。
【０１６６】
４：２：２データはピクセルクロック毎に２つの成分の伝達（Ｙ及びＣｒ又はＹ及びＣｂ）を必要とするのみなので、より多くのビットが成分毎に割り当てられる。有効２４ビットは、Ｙ成分についての１２ビット及びＣ成分についての１２ビットへ分割される。図１２に示すように、ＹＣｂＣｒ４：２：２ビデオの伝達のＮ番目ピクセルクロックサイクルの間、１２ビット輝度（Ｙ）サンプルはチャンネルＣＨ０及びＣＨ１を通じて転送でき、１２ビットＣｂサンプルはチャンネルＣＨ０及びＣＨ１を通じて転送できる。Ｙサンプルの４つの下位ビット及びＣｂサンプルの４つの下位ビットは、ＣＨ０を通じて伝送されるＴＭＤＳコードワードにより決定される。次いで、次の（Ｎ＋１番目）ピクセルクロックサイクル期間中、次の１２ビットＹサンプルはチャンネルＣＨ０及びＣＨ１を通じて送信でき、１２ビットＹサンプルはチャンネルＣＨ０及びＣＨ１を通じて送信でき、１２ビットＣｒサンプルはチャンネルＣＨ０及びＣＨ２を通じて伝送される。このＹサンプルの４つの下位ビット及びＣｒサンプルの４つの上位ビットは、チャンネルＣＨ０を通じて伝送されるＴＭＤＳコードワードにより決定される。Ｎ番目クロックサイクル期間中に伝送されたＣｂサンプルのビットは、ピクセルについて同一のクロックサイクル期間中に伝送されたＹサンプルを含む。Ｎ＋１番目クロックサイクル期間中に伝送されたＣｂサンプルのビットは、ピクセルについて同一の（Ｎ＋１番目）クロックサイクル期間中に伝送されたＹサンプルを含む。Ｙ，Ｃｒ及びＣｂサンプルが１２ビットよりも少ないものであれば、有効ビットは、左桁調整せねばならず（上位有効ビットを整合させねばならない）、零を最下位ビットのビットに宛てねばならない。
【０１６７】
ピクセル倍増を伴うビデオ送信モード期間中、Ｎ番目ピクセルクロックサイクル期間中に送られるデータの全ては、次の（Ｎ＋１番目）ピクセルクロックサイクル期間に、データの次のセットは次の（Ｎ＋２番目）ピクセルクロックサイクル期間に、以下順次に送られる。
【０１６８】
好ましい実施形態においては、本発明の送信器はプロセッサ（例えば図２のマイクロコントローラ１５）を含み、これはデータのＨＤＣＰ暗号を支持して受信器と交信して（例えばＴＭＤＳリンクのＤＤＣチャンネルを通じて）、受信器とのＨＤＣＰ批准交換を開始して、受信器内のレジスタにＨＤＣＰコンテンツ保護の実施に関連して適切性を尋ねる。プロセッサは好ましくは、（後述する）データアイランドモード（Ｄａｔａ  Ｉｓｌａｎｄ  ｍｏｄｅ）期間中のＨＤＣＰ暗号のために送信器（例えば図１３のインターフェース１０１を介して）及び受信器（例えばＤＤＣチャンネルを介して）をセットアップするシステムソフトウェアによりプログラムする。特に、システムソフトウェアは送信器をデータアイランドモードへ入れて、（後述するように）パケットを受信器へ送ることにより、データアイランドモードへの受信器のエントリーを引き起こして、次いで（ＤＤＣインターフェースを介して）受信器内の適宜なレジスタに質疑して、受信器がデータアイランドモードへ実際に移行したかを確認する。受信器及び送信器が共にデータアイランドモードにあるとき、送信器内にプロセッサはＨＤＣＰ批准ソフトウェアを実行し、（批准交換の首尾よい終了に際して）、アクティブビデオピリオド及びデータアイランド期間中に、送信器に送信すべきデータを暗号化させる。
【０１６９】
データアイランドモードの好ましい実施において、アクティブビデオピリオド中にＴＭＤＳリンクのチャンネルＣＨ０、ＣＨ１及びＣＨ２を通じて伝送された全てのビデオデータがＨＤＣＰ暗号化されて（ビデオ保護帯域ワードが暗号化されていないことを除く）、各データアイランド期間中に、チャンネルＣＨ１及びＣＨ２を通じて伝送されたコードワードのみがＨＤＣＰ暗号化される（しかし、先行データアイランド保護帯域ワードも後続データアイランド保護帯域ワードも暗号化されていない）。
【０１７０】
（ＨＤＣＰ暗号化が可能な）ＤＶＩモードにおいては、ＤＥの高値はビデオデータが伝送され（又は選択的に、補助データがアクティブビデオピリオド相互間に転送され）、ＤＥが高の間に伝送される全てのデータが暗号化される。更に、ＨＤＣＰ再キー化は、ＤＥの各高−低トランジッションにより引き起こされる。トランジッション最大化コードワードの送信がＤＥが低で、且つトランジッション最小化コードワードの送信がＤＥが高であることを示すのではなく、実際のＤＥ信号に伝送されたものはない。
【０１７１】
データアイランドモードの好ましい実施において、伝送されたデータが暗号化されたことを示す単独のＤＥ値に代わって、２つの二進法モード値は、データが暗号化された否かを効果的に決定する。効果的に、第１の暗号化モード信号（Ｍ１）の高値が、ビデオデータピクセルが暗号化されることを示し、第２の暗号化モード信号（Ｍ２）の高値が、（データアイランド期間中に伝送された）補助データが暗号化されることを示す。ＤＶＩモードで採用されたＤＥ値に対応するＭ１及びＭ２の値も、Ｍ１の値も、Ｍ２と共に論理Ｏｒｅｄにならない。Ｍ１が高となるのは、ビデオデータ（但し、ビデオ保護帯域ではない）を示すトランジッション最小化コードワードがＴＭＤＳリンクのチャンネルＣＨ０，ＣＨ１及びＣＨ２を通じて伝送されたときのみである。Ｍ２が高となるのは、トランジッション最小化コードワード（但し、先行データアイランド保護帯域ワード又は先行データアイランド保護帯域ワードではない）がデータアイランド期間中にチャンネルＣＨ１及びＣＨ２を通じて伝送されたときのみである。従ってビデオ保護帯域の送信期間中には、ＤＥが高であるが、Ｍ１もＭ２も高ではない。
【０１７２】
（Ｍ１が高いとき）２４ビットビデオピクセルを暗号化するために、送信器内のＨＤＣＰ暗号エンジンは、（上述したような）公知の方式を用いて生成された２４ビット擬似ランダム値を用いて、その２４ビットビデオピクセルにビットワイズＸＯＲ操作を実行する。本発明の好ましい実施形態におけるデータアイランド内のピクセルクロックサイクル毎に伝送されるオーディオデータの８ビット（Ｍ２が高であるとき）を暗号化するためには（以下のことを想起されたい。即ち、このようなオーディオデータの４ビットはＣＨ１を通じての送信のために１０ビットＴＭＤＳゴールデンワードを用いてエンコードされ、且つこのようなオーディオデータの他の４ビットはＣＨ２を通じての送信のために１０ビットＴＭＤＳゴールデンワードを用いてエンコードされるということである）、送信器内のＨＤＣＰ暗号エンジンは、通常の方法により生成された擬似ランダム値ストリームの各２４ビット擬似ランダム値のビットの選択された８ビット補助クラスタを用いて、８つのオーディオデータビットにビットワイズＸＯＲ操作を実行する。
【０１７３】
データアイランドモードの好ましい実施形態においては、ＨＤＣＰ再キー化はＭ１の各高−低トランジッションに応答して実行される（即ち、各アクティブビデオピリオドの終了においてである）。好ましくは、再キー化はＹピクセルクロックサイクル内（例えばＭ１の高−低トランジッションの５８ピクセルクロックサイクル内）に終了せねばならず、送信器は、そのＨＤＣＰ暗号化回路系が再キー化を終了して、且つデータアイランド内に伝送されるパケット化データの暗号化の準備ができた、アクティブビデオピリオド相互間の時間スロットにおいてのみ、各データアイランドを位置させるように構成されている。
【０１７４】
データアイランドモードの好ましい実施形態においては、本発明の送信器はＨＤＣＰ暗号化インジケータ（４つの制御ビットＣＴＬ０，ＣＴＬ１，ＣＴＬ２，及びＣＴＬ３の値の特定のセット、好ましくはＣＴＬ３＝１，ＣＴＬ２＝０，ＣＴＬ１＝０，及びＣＴＬ０＝１）を受信器へ送り、ＨＤＣＰ暗号エンジンがフレームキー解析を開始せねばならないことを示し、且つ受信器は、フレームキー計算を実行することにより、このようなＨＤＣＰ暗号化インジケータに応答するように構成されている。好ましくはＨＤＣＰ暗号化インジケータは、（制御ビットＣＴＬ０，ＣＴＬ１，ＣＴＬ２，及びＣＴＬ３の所定の値を示す）２つのトランジッション最大化ＴＭＤＳ制御ワードにより示され、これはブランキング間隔期間（即ち、データアイランド又はアクティブビデオピリオド以外の期間）、好ましくは垂直ブランキング間隔期間に、ＴＭＤＳリンクのチャンネルＣＨ１及びＣＨ２を通じて伝送される。図３の下から第２及び第３行において、ＨＤＣＰ暗号化インジケータを示すこのようなコードワードを図示してある。
【０１７５】
このようなＨＤＣＰ暗号化インジケータ（本明細書ではしばしば「キー制御」データ又は「暗号化制御」データ）の使用は、これによって受信器がフレームキー計算を何時実行するか（送信器及び受信器によるＨＤＣＰ批准交換の首尾よい終了の後）を決定する信頼性を高める。暗号化インジケータは、全ての４つの制御ビット（制御ビットＣＴＬ３だけを除く）に依存し、信頼性が向上して更に膨張性が可能になる。  
好ましくは、受信器は次の場合にのみＨＤＣＰ暗号化インジケータを検出するように構成されている。即ち、ビットＣＴＬ０，ＣＴＬ１，ＣＴＬ２，及びＣＴＬ３の所定の値（例えば、ＣＴＬ３＝１，ＣＴＬ２＝０，ＣＴＬ１＝０，及びＣＴＬ０＝１）を示すコードワードが検出され、この検出は、連続的ピクセルクロックサイクルの所定の最小数（好ましくは１６の連続的ピクセルクロックサイクル）の各々のサイクル期間中で、機会(opportunity)のウィンドウ(window of opportunity：ＷＯＯ)が、ＶＳＹＮＣのアクティブエッジ（即ちＶＳＹＮＣの立ち上がりエッジを示すコードワードの検出に続く）に続く所定の長さ（好ましくは７２ピクセルクロックサイクル）を有する間である。このようなＨＤＣＰ暗号化インジケータにおける条件は、インジケータが送信器により伝送されて受信器により予期されたときに、受信器がインジケータを検出する信頼性を高めるように加えられる。
【０１７６】
上述したように、データアイランド又はアクティブビデオピリオドを処理するプリアンブルにおいては、制御キャラクタ（値を特定するＣＴＬ０，ＣＴＬ１，ＣＴＬ２，及びＣＴＬ３セット）は好ましくは、近づくＤＥ高期間がデータアイランド期間であるかアクティブビデオピリオドであるかを識別する。好ましくは、データアイランド及びアクティブビデオピリオド毎の（最初の２つのピクセルクロックサイクル期間に伝送された）最初の２つのコードワードが、非常に頑健なＤＥ立ち上がりエッジを形成するように設計された保護帯域コードである。送信器は保護帯域コードを暗号化しないように構成せねばならず、受信器は保護帯域コードワードを解読しないように構成せねばならない。
【０１７７】
好ましい実施形態においては、本発明のシステムの送信器と受信器とが少なくとも１つのＴＭＤＳリンクにより接続されて、ディジタル可視インターフェース（ＤＶＩ）モード又はデータアイランドモードで操作可能である。ＤＶＩモードにおいて、受信器は、送信器からＴＭＤＳチャンネルＣＨ０上のＨＳＹＮＣ／ＶＳＹＮＣを示す通常のトランジッション最大化（バンド外）コードワードを予想して、チャンネルＣＨ０，ＣＨ１，及びＣＨ２上の到来するコードワードは（ブランキング間隔における）バンド外コードワードであるか、又は（アクティブビデオピリオド及び補助データのバースト内の）バンド内コードワードであるかを認識することにより、アクティブビデオピリオドから（且つ選択的にはブランキング間隔における補助データのバーストから）ブランキング間隔を区別し、データアイランドモードへ入らねばならない表示についての到来データを監視する。データアイランドモードにおいては、受信器は、アクティブビデオピリオドの間のデータアイランドにおけるオーディオデータ（又は他の補助データ）のパケットを予想し、データアイランド期間中のチャンネルＣＨ０上のＨＳＹＮＣ，ＶＳＹＮＣ及びパケットヘッダービットを示すトランジッション最小化コードワードを予想し、先行ビデオ保護帯域を検出することによりアクティブビデオピリオドを識別する。好ましくは、送信器と受信器とは、同期して（且つ近似的に同時に）ＤＶＩモードからデータアイランドモードへトランジッションする。
【０１７８】
好ましくは、各ＤＶＩ−データアイランドモードトランジッションは、送信器がデータアイランドモードへ入って、受信器により検出されたデータアイランドを送るときに生じる。データアイランドはプリアンブルにより示され、このプリアンブルは（ＣＨ１及びＣＨ２の両方を通じて送られ、好ましくはＣＨ２上のＣＴＬ３，ＣＴＬ２＝０１を示すコードワード及びＣＨ１上のＣＴＬ１，ＣＴＬ０＝０１を示すコードワードによる）、データアイランドが続き、少なくとも１つの独特な保護帯域コード（好ましくは２つの連続同一保護帯域コードであり、各々はＣＨ１及びＣＨ２の各々における値０ｘ５５を有する）がプリアンブルに続くことを示す。データアイランドの検出に応じて、受信器がデータアイランドモードへ入る（例えばデータアイランドプリアンブルを検出し、（データアイランドプリアンブルの後の最初のピクセルクロックサイクル）において、保護帯域ワード０ｘ５５を検出し、次いで（データアイランドプリアンブルの後の次の第２のピクセルクロックサイクル）において、保護帯域ワード０ｘ５５を検出する）。好ましくは、データアイランドモードへ入ると、受信器は（データアイランドモード操作を示す）ビットをレジスタに設定し、これは送信器により読み取ることができる。例えば、受信器はビットをＨＤＣＰレジスタ空間におけるレジスタ（例えば図１４のレジスタ２０３）にビットを設定し、これはＤＤＣチャンネルを介して送信器により読み取ることができる。好ましくは、このビットは受信器のハードウェアリセットの際にのみ消去できる。
【０１７９】
データアイランドモードにおいては、受信器内の回路系は、アクティブビデオピリオドを示す各プリアンブル／保護帯域組み合わせ及びデータアイランドを示す各プリアンブル／保護帯域組み合わせについての到来データを監視する。
【０１８０】
好ましい実施形態において送信器は、ＤＤＣチャンネルを介して、受信器モード状態を決定できる（即ち、受信器はＤＶＩモードにあるか又はデータアイランドモードにあるか、受信器が実行可能なＨＤＣＰ解読の形式）。送信器は（ＤＤＣチャンネルを介して）、受信器がデータアイランドモードにありＨＤＣＰの特定の形式を支持することを示すレジスタビットを読み取るならば、送信器はデータアイランドモードで作動し（データアイランド期間中に、トランジッション最大化コードワードによるのではなく、トランジッション最小化ＴＭＤＳコードワードにより決定されたビットとして、ＶＳＹＮＣ／ＨＳＹＮＣを送ると共に、ビデオ保護帯域コードをビデオストリームに挿入することを含む）、送信すべきデータを暗号化する（しかし、ビデオ保護帯域は暗号化しない）適宜なＨＤＣＰ状態機を採用する。
【０１８１】
データアイランドモードにおいては、好ましくは送信器は、ＥＤＩＤデータ構造（好ましくはＥＩＡ／ＣＥＡ−８６１Ｂに規定されたＥＤＩＤへの拡張を含む）を（例えば図２のＲＯＭ２３から）読み取ることにより、受信器の能力及び特性を決定するようにＤＤＣチャンネルを用いる。更に、送信器は、様々なクラスターワイド制御操作における使用のために、それ自身の物理的デバイスアドレスを決定するようにＤＤＣチャンネルを用いることができる。送信器は好ましくは受信器の（存在するならば）解読能力の決定に応じて使用する暗号の形式を決定し、選択された暗号化モードを受信器へ伝える。
【０１８２】
好ましい実施形態においては、伝送されたデータのＨＤＣＰ暗号によるデータアイランドモード操作を開始するように、送信器は以下のステップをなさねばならない。
【０１８３】
１．送信器状態を初期状態へリセットする。
２．送信器が受信器のＥＤＩＤデータ（例えばＤＤＣチャンネルを通じて図２のＲＯＭ２３に記憶されたＥＤＩＤデータ）を読んで、受信器にデータアイランドモード操作の能力があるか否かを判断する。
３．受信器にデータアイランドモード操作の能力があるならば、送信器は（送信器の構成レジスタにおいて）独特のモードビット（例えばデータアイランドモード＝１）を書き込む。
４．送信器はデータアイランドパケットを受信器へ送る（例えば零パケット）
５．送信器が受信器のレジスタにおける独特のモードビット（例えば図１４のレジスタ２０３における所定の位置におけるデータアイランドモード）をＤＤＣチャンネルを介して読み込む。
６．受信器の独特のモードビットが設定されたならば（例えばデータアイランドモードビット＝１ならば）、送信器及び受信器はステップ７へ進み、そうでなければステップ４へ進む。
７．ここで送信器及び受信器は共にデータアイランドモードで作動し、送信器はＨＤＣＰ批准処理を開始する。
８．ステップ７の後に、ＨＤＣＰ批准が完了したとき、送信器が送信器構成レジスタにおいてビット（例えばビット"ＨＤＣＰ  Ａｕｔｈｅｎｔｉｃａｔｅｄ”（ＨＤＣＰが批准された））を設定し、これに応答して全ての送信器ＨＤＣＰエンジンが認証される。
【０１８４】
好ましくは、スタートアップ期間中、受信器はそのビデオ出力及びオーディオ出力を無効にする。というのは、送信器がデータアイランドモードにあるとき、スタートアップ期間中にはビデオ出力とオーディオ出力とは調子が合うが、受信器が依然としてＤＶＩモードにあるならば、これは受信器からの不所望なビデオ出力をもたらすためである。
【０１８５】
図１３は本発明の送信器の実施形態である送信器１００のブロック図である。送信器１００はビデオサブシステム１０６を含み、これはパイプライン化暗号及び他のパイプライン化処理（例えば再フォーマット、アップアンプリング、及び／又は色空間変換）を外部ソースから受け取られたビデオデータＤ［２３：０］上で実行する。代表的には、ビデオデータクロック（ＩＤＣＫ、本明細書においては「ピクセルクロック」と称する）、ビデオデータ可能信号（ＤＥ）並びに水平及び垂直同期制御信号（ＨＳＹＮＣ及びＶＳＹＮＣ）が外部ソースから入力ビデオデータと共に受け取られる。代表的には送信器１００は２５ＭＨｚ乃至１１２ＭＨｚの範囲の周波数を有するピクセルクロックに応答して作動するように構成されている。サブシステム１０６は、暗号エンジン１０４からの擬似ランダム値を用いて入力ビデオデータを暗号化（又は再フォーマット、或いは入力ビデオの処理バージョン）し、この暗号化ビデオをマルチプレクサ１１８の第１の入力へ表明する。操作の間、暗号エンジン１０４はレジスタ１０３内のビットを用いる。レジスタ１０３にはインターフェース１０１及び／又はインターフェース１０２を介して受け取られた値をロードすることができる。
【０１８６】
代表的には、インターフェース１０１はマイクロコントローラ（例えば図２のマイクロコントローラ１５）との１２Ｃ交信のために接続されている。マイクロコントローラはＴＭＤＳリンクのＤＤＣチャンネル及び入力データソース（例えばビデオソース）へも接続されている。インターフェース１０１は、１２Ｃスレイブプロコトルを実施して、情報及び構成ビット（例えばＩｎｆｏＦｒａｍｅビット）と他のビット（例えばＨＤＣＰ批准処理期間に受け取られたキー値）を受け取り、このようなビットをレジスタ１０５及び１０３へロードする。
【０１８７】
送信器１００が集積回路として実施される場合、キー値及び認識ビット（解読に用いる）がプリロードされたＥＥＰＲＯＭは、送信器１００及びＥＥＰＲＯＭの両方を含む安全多重チップモジュール（ＭＣＭ）における個別のチップとして実施できる。このようなＥＥＰＲＯＭの例は図２のＥＥＰＲＯＭ１４である。インターフェース１０２は送信器１００とＥＥＰＲＯＭとの間のインターフェースを与える。インターフェース１０２は、適宜な時間に、例えば受信器とのＨＤＣＰ批准交換期間中に、ＥＥＰＲＯＭから値を検索できる。インターフェース１０２は好ましくはリング共振器１１３の出力（典型的には周波数６４ＭＨｚ、又は５１．２ＭＨｚ乃至７６．８ＭＨｚの範囲内の周波数を有する）を用いて、ＥＥＰＲＯＭとの１２Ｃ交信に用いるクロック（例えば１００ＫＨｚクロック）を生成する。
【０１８８】
送信器１００はオーディオサブシステム１０８も含み、これはパイプライン化フォーマット、パッケージ化、暗号化及び他のパイプラン化処理を外部ソースから受け取られたオーディオデータＡＵＤ上で実行する（ＡＵＤはオーディオデータ以外の補助データとすることができるが、単純化のためにこれをオーディオデータと称するものとする）。代表的な実施では、送信器１００は３２ＫＨｚ乃至４８ＫＨｚの範囲において、又は他の多数のフォーマットの何れか（例えば２チャンネル非圧縮ＰＣＭデータ又は多重チャンネルデータを示す圧縮ビットストリーム）において、サンプルレートＦｓでＳ／ＰＤＩＦフォーマットにおけるオーディオデータを可能とする。オーディオ参照クロック（ＭＣＬＫ）は入力データＡＵＤと共に受け取られる。クロックＭＣＬＫ（マスタークロックとも称される）は、好ましい実施形態において少なくとも２５６＊Ｆｓ（又は３８４＊Ｆｓ）の周波数を有する。
【０１８９】
主位相ロックループ（ＰＬＬ）１１６は、ピクセルクロックＩＤＣＫの安定化バージョンを生成する。
【０１９０】
リセット回路系１１２は、外部プロセッサからリセットビットを受け取るリセットピンに接続されている。送信器１００は、リセットビットの所定の値に応答して、それ自身を初期状態へリセットするように構成されている。テスト回路系１１０は、外部ソースからテストモードビットを受け取るテストピンへ接続されている。送信器１００は、テストモードビットの値に応じてテストモード又は通常操作モードの何れかで作動するように構成されている。
【０１９１】
サブシステム１０８は、安定化ピクセルクロック（ピクセルクロック周波数が２＊１２８Ｆｓよりも大きいように与えられている）、クロックＭＣＬＫ、又はＭＣＬＫの周波数倍増バージョン）を用いてオーディオデータをサンプリングすることができる。サブシステム１０８は、サンプリングされたオーディオデータを包含するパケットを生成し、このパケット内のデータを暗号化し、ＴＥＲＣ２又はＴＥＲＣ４エンコードを用いて暗号化データをエンコードして、エンコード暗号化データを包含するパケットをマルチプレクサ１１８の第２入力へ表明する。ＴＥＲＣ４エンコードを実行するとき、サブシステム１０８は、各暗号化サンプルの４つの下位ビットを１６の「ゴールデンワード」の１つとしてエンコードし（例えば、図４の左欄における８ビットワード「ＡＤ０−ＡＤ１５」）、各暗号化サンプルの４つの上位ビットを他のゴールデンワードとしてエンコードする。
【０１９２】
サブシステム１０８は（ＤＥに関する）タイミングを決定し、これによりデータアイランド（各データアイランドは少なくとも１つのパケットを含む）がマルチプレクサ１１８へ表明される。サブシステム１０８は制御ワードをデータアイランドで時分割マルチプレックスし、これは以下を示す制御ワードを含む。即ち、データアイランドプリアンブル（例えばサブシステム１０８は、補助データプリアンブルワードの８つのピクセルクロックサイクルを各データアイランドの直前に挿入する）、ＨＳＹＮＣ及びＶＳＹＮＣ（例えば、サブシステム１０８は同期ワードの少なくとも１２のピクセルクロックサイクルを補助データプリアンブルワードの各バーストの前に挿入する）、先行及び後続データアイランド保護帯域ワード（例えば、サブシステム１０８は先行保護帯域ワードの２つのピクセルクロックサイクルを各データアイランドの最初の２つのワードとして挿入し、後続保護帯域ワードの２つのピクセルクロックサイクルを各データアイランドの最後の２つのワードとして挿入する）、及びビデオプリアンブル（例えば、サブシステム１０８はビデオ保護帯域ワードの２つのピクセルクロックサイクルを各ビデオプリアンブルの後に挿入する）である。
【０１９３】
ＤＥ（インターフェース１０７で受け取られたＤＥ信号）を示す制御信号に応答して、マルチプレクサ１１８はサブシステム１０６からのビデオデータ（ＤＥが高のとき）、又はサブシステム１０８の出力（ＤＥが低のとき）の何れかをＴＭＤＳコアプロセッサ１１４へ通す。
【０１９４】
コアプロセッサ１１４は、（ＰＬＬにより生成された）安定化ピクセルクロックに応答して作動し、上述の操作を実行する。即ち、８ビットデータワードの１０ビットＴＭＤＳコードワードへのエンコード、データの直列化、並びに直列化エンコードデータ（及び安定化ピクセルクロック）のＴＭＤＳリンクを通じての図１４の受信器２００（本発明の受信器の実施形態）への送信を実行する。
【０１９５】
図１４に示すように、受信器２００はコアプロセッサ２１４を含み、これはその作動中にＴＭＤＳリンクへ接続されている。プロセッサ２１４は、リンクのクロックチャンネルからピクセルクロックを復元し、主ＰＬＬ２１６は復元されたピクセルクロックに応答して安定化ピクセルクロックを生成する。安定化ピクセルクロックに応答して、プロセッサ２１４は、リンクを通じて受け取られたデータの直列化解除の上述した操作を実行し、直列化解除１０ビットＴＭＤＳコードワードをデコードして８ビットコードワードを復元し、この８ビットコードワードを分配ユニット２１８へ表明する。
【０１９６】
ユニット２１８は、プロセッサ２１４からＤＥを示す信号及び安定化復元ピクセルクロックを受け取る。ユニット２１８は、プロセッサ２１４からのコードワードストリーム内の各データアイランド及び各アクティブビデオピリオドの開始及び終了を検出し（これは、上述した形式の保護帯域及びピリアンブルコードワードを識別することを含む）、（各データアイランドの）各オーディオデータパケットをパイプライン化オーディオサブシステム２０８へ経路付け、残りのデータ（ビデオデータの全てのバーストを含む）をパイプライン化ビデオサブシステム２０６へ経路付ける。幾つかの操作モードにおいて、ユニット２１８によりサブシステム２０６へ表明されたデータはＨＳＹＮＣ及びＶＳＹＮＣコードワードを含む。
【０１９７】
ビデオサブシステム２０６は解読及び他の処理（例えば、再フォーマット、アップサンプリング又はサブサンプリング、及び／又はカラー空間変換）をユニット２１８から受け取られたビデオデータ上で実行される。サブシステム２０６は、暗号エンジン２０４からの擬似ランダム値を用いてユニット２１８からのビデオデータを解読して（８ビット解読ワードを生成し）、解読ビデオをパイプライン化回路系で他の処理（例えば、再フォーマット、サブサンプリング、及びカラー空間変換）を実行するためにパイプライン化回路系へ表明する。この回路系は解読されて処理されたビデオビットＱ［２３：０］を出力し、これは代表的には、最後の再フォーマットの後であって、対応するＤＥ、ＨＳＹＮＣ及びＶＳＹＮＣ信号及びピクセルクロックを伴う。選択的に、サブシステム２０６はディジタル対アナログ変換器も含み、これはアナログビデオ信号（ＡｎＲＰｒ、ＡｎＧＹ、及びＡｎＢＰｂ）を生成して出力し、これは８ビット解読及び処理ビデオワードに応答して、赤、緑青色成分信号又は輝度及びクロミナンス信号とすることができる。操作の間、暗号エンジン２０４はレジスタ２０３内のビットを用いる。レジスタ２０３はインターフェース２０１及び／又はインターフェース２０２を介して受け取られた値をロードすることができる。
【０１９８】
受信器２００が集積回路として実施される場合、キー値及び認識ビット（解読に用いる）がプリロードされたＥＥＰＲＯＭは、受信器２００及びＥＥＰＲＯＭの両方を含む安全多重チップモジュール（ＭＣＭ）における個別のチップとして実施できる。このようなＥＥＰＲＯＭの例は図２のＥＥＰＲＯＭ２４である。インターフェース２０２は受信器２００とＥＥＰＲＯＭとの間のインターフェースを与える。インターフェース２０２は、適宜な時間に、例えば送信器とのＨＤＣＰ批准交換期間中に、ＥＥＰＲＯＭから値を検索できる。インターフェース２０２は好ましくはリング共振器２１３の出力（典型的には周波数６４ＭＨｚ、又は５１．２ＭＨｚ乃至７６．８ＭＨｚの範囲内の周波数を有する）を用いて、ＥＥＰＲＯＭとの１２Ｃ交信に用いるクロックを生成する。
【０１９９】
インターフェース２０１はＴＭＤＳリンクのＤＤＣチャンネルへ接続することができ、１２Ｃスレーブプロトコルを実施してＤＤＣチャンネルを通じて送信器と交信することができる（例えば、送信器から受け取られたキー値をＤＤＣチャンネルを通じてレジスタ２０３へロードすることによりＨＤＣＰ批准を実行することを含む）。
【０２００】
選択的に、受信器がリピーターであり（他の受信器へデータを送る送信器として働くように構成され、更に送信器１００からデータを受け取るように構成されている）、受信器２００がインターフェース２０７を含む。インターフェース２０７はホストデバイスへ接続することができ、１２Ｃスレーブプロコトルを実行して情報及び構成ビットを受け取って、そのようなビットをレジスタ２０５及び２０３へロードすることができる。適切であれば（即ち、所定の状態、情報、又はエラー状態に応答して）、中断（ＩＮＴ）がレジスタ２０５からホストデバイスへ表明されてソフトウェアの注意が要請される。
【０２０１】
受信器２００はオーディオサブシステム２０８も含み、これはユニット２１８からオーディオデータのパケットを受け取って処理する。サブシステム２０８は、パケット内のゴールデンワードをデコードして、ゴールデンワードの各対により示される８ビットワード（送信器がオーディオデータをエンコードするＴＥＲＣ４エンコードを採用する場合）か、又はゴールデンワードの各対により示される４ビットワード（送信器がオーディオデータをエンコードするＴＥＲＣ２エンコードを採用する場合）を決定する。またサブシステム２０８は（暗号エンジン２０４からの擬似ランダムビットを用いて）エンコードオーディオサンプルを解読し、解読されたデコードサンプルのエラー補正を実行し、パケットからのエラー補正された解読デコードサンプルを解読し（且つパケットから解読された形態及び状態ビットを適切なレジスタへ経路付け）、他の処理を解読されたオーディオサンプル上で実行する（例えば、Ｓ／ＰＤＩＦ及びＩ２Ｓ出力エンジンを組織化し、次いで、このようなエンジンの一方又は両方における組織化データを処理し、Ｓ／ＰＤＩＦ又はＩ２Ｓフォーマットの一方又は両方における出力データを生成する）。代表的には、サブシステム２０８は、様々なフォーマットの何れか（例えば２チャンネル非圧縮ＰＣＭデータ又は多重チャンネルデータを示す圧縮ビットストリーム）において、オーディオデータを出力できる。異なる操作モードにおいては、サブシステム２０８は、（出力オーディオデータと共に）、周波数がオーディオビットレートである少なくとも１つのビットクロック（ＳＣＫ）、送信器１００により採用されたＭＣＬＫクロックの復元バージョンであるオーディオ参照クロック（ＭＣＬＫ）、２つのオーディオチャンネルを示す時分割マルチプレックス出力オーディオデータストリームのマルチプレックス解除に用いるためのシリアルデータ出力クロック（ＳＤＯ）、及びワード選択クロック（ＷＳ）を表明する。
【０２０２】
主位相ロックループ（ＰＬＬ）２１６は、受信器２００のインターフェース２１４及び他の要素による使用のために、ＴＭＤＳリンクのクロックチャンネルから復元されたピクセルクロックの安定化バージョンを生成する。
【０２０３】
リセット回路系２１２は、外部プロセッサからリセットビットを受け取るリセットピンに接続されている。受信器２００は、リセットビットの所定の値に応答して、それ自身を初期状態へリセットするように構成されている。テスト回路系２１０は、外部ソースからテストモードビットを受け取るテストピンへ接続されている。受信器２００は、テストモードビットの値に応じてテストモード又は通常操作モードの何れかで作動するように構成されている。
【０２０４】
代表的には、本発明のシステムの実施形態において使用するための各送信器及び受信器は、詳細な仕様に適合するように製造されている。好ましくは、各送信器及び受信器は、仕様に応従するように有効に試験できる方式で製造される。
【０２０５】
例えば、好ましい実施形態の１分類では、本発明の送信器はテストパターンジェネレータ（例えば、図１３の送信器１００のテストパターンジェネレータ１１９）を含み、本発明の受信器は同一のテストパターンジェネレータ（例えば、図１４の受信器２００のテスト回路系２１０）を含む。受信器内のテストパターンジェネレータは好ましくはテストモードにおいては送信器により制御可能であり，或いは送信器内のテストパターンジェネレータと及び受信器内のテストパターンジェネレータとは（例えばホストデバイスにより）別個に制御可能であり、送信器と受信器との間のシリアルリンク上のエラーレートの決定を可能とする。例えば、テストモードにおいて、送信器１００のテストパターンジェネレータ１１９はテストデータをマルチプレクサ１１８を介してコアプロセッサ１１４へ表明し、プロセッサ１１４はテストデータをエンコードし、エンコードテストデータを受信器２００へＴＭＤＳリンクを通じて伝送する。テストモードにおいて、受信器２００はデータを受け取ってデコードし、復元されたデータをテスト回路系２１０へ表明する。テスト回路系２１０におけるエラー検出及び蓄積論理は、復元データを回路系２１０におけるテストパターンジェネレータにより生成されたテストデータと比較する。再復元されたテストデータの測定エラーレートを含むテスト結果は，リンクのＤＤＣチャンネルを通じて（例えばインターフェース２０１を介して）送信器１００へ送り戻すことができ、及び／又はホストデバイスへ（例えばインターフェース２０７を介して）ホストデバイスへ表明する。送信器内のテストパターンジェネレータ（例えば、パターンジェネレータ１１９）及び受信器内の同一のパターンジェネレータは、線形フィードバックシフトレジスタ（ＬＦＳＲ）を含み、これは擬似ランダムテストパターンを生成し、両方のパターンジェネレータは（テストモード操作期間中の）同一の初期状態から開始して、テストモード操作期間中に同一の擬似ランダムテストパターンを生成する。
【０２０６】
このテストモード（又は他のテストモード操作）期間中のバックチャンネルとしてのＤＤＣチャンネルの使用は、送信器（例えば、図２のマイクロコントローラ１５）に受信器のテストパターンジェネレータとエラー検出及び蓄積論理との状態を質疑させることを可能とする。送信器は好ましくはＤＤＣチャンネル又は他のチャンネルを介して受信器のテストモード操作を制御できる。テストモード操作期間中のＤＤＣチャンネル（又はシリアルリンクの他のチャンネル）のエラー検出バックチャンネルとしての使用は、送信器（例えば、図２のマイクロコントローラ１５）に送信器の少なくとも１つのパラメータを変更させて、送信器パラメータの各セットからもたらされる（受信器における）エラーレートを決定することを可能とする。従って送信器は、リンクの信頼性を操作パラメータの様々なセットの関数として決定することができ、送信器はその操作パラメータを最適化して受信器におけるエラーレートを低減又は最小化することができる。
【０２０７】
好ましくは、本発明の受信器と本発明の送信器とは、テストピン（図１３におけるテスト回路１１０が接続されたピン、又は図１４におけるテスト回路が接続されたピン）の表明を通じて可能とされたテスト特性の頑健セットを支持するように実施される。個々のテストモードは、テストモード操作期間中にテスト修正ピンとして再割り当てされる入力可能ピン又はレジスタビットを通じて選択できる。代替的に、テストモード可能化は、レジスタ（例えば、図１４の受信器２００の受信器２０５、又は図１３の送信器１００のレジスタ１０５）へ、例えば１２Ｃインターフェース（図１４のインターフェース２０７又は図１３のインターフェース１０１など）を介してビットをロードすることにより達成される。テストモード可能化が、レジスタビットのロードを介して、テストモードを可能にするベクトルの多数のセットを要求する間、これは送信器又は受信器をより少ない入力ピンで設計することを可能とする。８ビットテストモードレジスタは、６４の異なるテストモードを可能とする。
【０２０８】
好ましくはテストモードは以下を含む。即ち、論理テスト（例えば、完全走査）、ＥＥＰＲＯＭテスト（例えば、検証和ＢＩＳＴ、又は内臓自己テスト）、ＴＭＤＳコードテスト（例えば、コア１１４又は２１４を孤立させてテストする）、ＤＡＣテスト（例えば、受信器ＤＡＣ回路系を孤立させ、テストパターンを用いてテストする）、ＰＬＬテスト、リングオシレータテスト、及び少なくとも１つのデバッグテスト（内部信号が入力／出力ピンへマルチプレックス化される）である。
【０２０９】
代表的には、完全走査論理テストは、それに供された入力及び出力ピンを要求し、これらは論理テストモード操作期間中にテストピンとして構成されている。代表的には、検証和基ＢＩＳＴ法を実施して外部キーＥＥＰＲＯＭ（例えば図２のＥＥＰＲＯＭ１４又はＥＥＰＲＯＭ２４）をテストする。可能となれば、回路系はＥＥＰＲＯＭのコンテンツを読んで、検証和計算を実行して、これをＥＥＰＲＯＭから読み取った検証和と比較する。好ましくは、単純な通過／失敗表示のみを回路系により表明して保全を維持する。
【０２１０】
本発明の受信器における代表的なＴＭＤＳコードテストにおいて、（図１４の）コア２１４のディジタル出力は、回路系２０６又は２０８の出力へ直接にマルチプレックスされる。好ましくは、再生ピクセルクロックは出力ピンへマルチプレックス化して、視診断テストを可能とすることもできる。本発明の受信器の代表的なＤＡＣテストにおいては、入力クロックピンがテストクロックを（例えば回路系２０６又は２０８における）テストすべきＤＡＣへ直接に与えることにより、外部デバイスがＤＡＣのクロッキングを直接に制御できる。従って、カウンター及び状態器を介して、特定のテストパターンがＤＡＣへ加えられて、良好に制御されたテストが与えられる。代表的なＰＬＬテストにおいては、（テストすべき各ＰＬＬからの）ＬＯＣＫインジケータが出力ピンへマルチプレックス化される。代表的なリングオシレータテストにおいては、テストすべきリングオシレータ（例えば、リングオシレータ１１３又は２１３）のクロック信号が出力ピンへマルチプレックス化される。
【０２１１】
上述したように、実施形態の１クラスにおいては、本発明の受信器は、制御データピリオド中（即ち、データアイランド期間及びアクティブビデオピリオド以外）に（送信器により）シリアルリンクを通じて伝送された制御信号（プリアンブルコードワードを含む）に応答する。このような制御信号はビットパターンにより決定される（例えば、ビットＣＴＬ０及びＣＴＬ１、又はＣＴＬ２及びＣＴＬ３を示す１０ビットＴＭＤＳコードワード）。好ましい実施形態においては、受信器は、個のビットパターンの繰り返しの最小数を検出したときにのみ、或いは制御データピリオドの所定領域（時間ウィンドウ）におけるビットパターン（又はその繰り返しの最小数）を検出したときにのみ、制御信号に応答するように構成されている。代表的には、受信器は過去のＸピクセルクロックサイクル内で、少なくともＹ個の受け取られたビットパターンが所定のパターンＺに整合するか否かを判断するように構成されている。整合するならば、受信器はパターンＺにより決定された制御信号に応答する。例えば、受信器はビデオプリアンブルを次の場合が判別される場合にのみ認識するのが好ましい。即ち、過去の８ピクセルクロックサイクル内で、チャンネルＣＨ１上の少なくとも８個の受け取られたビットパターンが、制御ビット値ＣＴＬ０，ＣＴＬ１＝１，０を示す１０ビットトランジッション最大化ＴＭＤＳコードワードに整合し、且つチャンネルＣＨ２上の少なくとも８個の受け取られたビットパターンが、制御ビット値ＣＴＬ２，ＣＴＬ３＝０，０を示す１０ビットトランジッション最大化ＴＭＤＳコードワードに整合する場合である。他の例では、受信器はデータアイランドプリアンブルを次の場合が判別される場合にのみ認識するのが好ましい。即ち、過去の８ピクセルクロックサイクル内で、チャンネルＣＨ１上の少なくとも８個の受け取られたビットパターンが、制御ビット値ＣＴＬ０，ＣＴＬ１＝１，０を示す１０ビットトランジッション最大化ＴＭＤＳコードワードに整合し、且つチャンネルＣＨ２上の少なくとも８個の受け取られたビットパターンが、制御ビット値ＣＴＬ２，ＣＴＬ３＝１，０を示す１０ビットトランジッション最大化ＴＭＤＳコードワードに整合する場合である。
【０２１２】
好ましい実施形態においては、本発明の受信器はＴＭＤＳリンクのチャンネルＣＨ０，ＣＨ１，及びＣＨ２上を到来する信号をフィルタリングすることにより均衡化を実施し、これは、ランスミッタから受信器への（典型的には長大なケーブルを通じての）信号伝播期間中に信号が被る劣化を補償するように設計された方式でなされる。例えば、図１４の受信器２００のコアプロセッサ２１４の好ましい実施は、そのようなフィルタを含む。均衡化フィルタを設計するために、ケーブルのフィルタリング影響は、どの「ケーブルフィルタ」が信号が伝播するケーブルにより信号へ有効に加えられるかを判別するように解析し、このケーブルフィルタの反転型を均衡化フィルタとして選択する。従って均衡化フィルタはケーブルフィルタを補償する（且つ好ましくは打ち消す）。
【０２１３】
本発明の幾つかの好ましい実施形態は、伝送された補助及びビデオデータの復元期間中に均衡化フィルタを採用するだけでなく、「ゴールデンワード」（上述したコードワードの完全セットのサブセット）のみを送信用補助データのエンコードに用いる。両方の技術は復元されたデータのエラーレートを低減するのに有効である。
【０２１４】
好ましい実施形態においては、本発明の受信器はエラー補正回路系（例えば図１４の受信器２００の回路系２２）を含み、これは、データアイランド期間中に伝送された少なくともオーディオデータ（又は他の補助データ）において検出されたエラーを補正し、また選択的にはアクティブビデオピリオド中に伝送されたビデオデータにおいて検出されたエラーを補正する。
【０２１５】
例えば、データアイランドにおいて伝送されたパケットの各コードワードは反復的に伝送される。三重繰り返しコーディング（送信すべき各コードワードが３つの連続的クロックサイクル期間中に３回伝送される）によれば、パッケージ化データを容易に復元でき、これには例えばブランキング間隔を規定する特殊なバンド外ワードを識別するＴＭＤＳリンクのビデオチャンネルに通常採用されているのと同じ技術を用いる。三重繰り返しエンコードデータの送信中に生じるエラーは、受信器における「バブル補正」エラー補正計画の実施により通常は補正できる。
【０２１６】
バブル補正は、（信号クロック幅を有する）疑わしきデータ値をその近隣のデータ値を参照して除去及び置換する。次に、以下のように仮定するバブル補正の例について説明する。即ち、１つのコードワードがクロックサイクル毎に伝送され、三重繰り返しコーディングが採用され（異なるコードワードの各々が三回伝送される）、受信器が１０ビットコードワード（各１０ビットＴＭＤＳコードワードは４ビットワードへデコード化される）の各シーケンスに応答して信号ビットの４つのシーケンスを生成すると仮定する。この例においては、受信器が（復元された信号ビットの４つのシーケンスの何れかにおいて）、Ｎ番目のビット及びＮ＋２番目のビットが同一であり、且つ異なるビット（即ちＮ＋１番目のビットがＮ番目のビットとは異なる）により隔てられていると認識するならば、受信器内のエラー補正回路系は、中央ビット（Ｎ＋１ビット）を隣接する１つのビット（即ちＮ番目のビット）と置換して、バブル補正を達成する。
【０２１７】
バブル補正が実行された後、単独の復元補助データビットの各シーケンスについてのサンプリング点は、ビデオデータのＴＭＤＳデコードストリームのブランキング間隔を識別するＴＭＤＳ受信器のディジタルＰＬＬにより通常に実行されるのと基本的に同様な方式で決定できる。しかしながら、補助データについてのサンプリング点を決定する回路系は、ＴＭＤＳデコードビデオデータストリームのブランキング間隔の識別期間中のＭＤＳ受信器のディジタルＰＬＬ程に早く作動する必要はない。しかしながら、補助データの復元期間中に最適サンプリング点を選択するようにディジタルＰＬＬを採用する必要はない。むしろ、発明者は、何れかのトランジッション（例えば、データアイランドの開始）の後の（単独の復元補助データビットの各シーケンスの）第２サンプルと、その後の次のトランジッションまでの各第３サンプルとを単純に選択するのが通常は充分であるものと認識している。
【０２１８】
その実施形態においては、本発明の受信器はエラー補正回路系を含み、これは復元されたデータにおける検出されたエラーを隠匿するために内挿を採用する。様々な内挿法の何れかを実施することができ、これは高次曲線挿入を採用する線形内挿法を含む。
【０２１９】
好ましい実施形態において、本発明の送信器は、２つのアクティブビデオピリオドの間に伝送された各データアイランドの一時的配置及び長さを決定して、データアイランドが他の信号（例えば、再キー化暗号エンジンのために採用された信号）の送信と衝突しないように、且つ暗号プロトコル（例えばＨＤＣＰ）要請を考慮に入れるようにする。好ましい実施形態によれば、送信器はデータアイランドフォーマットの以下の条件に従って上述のようにする。即ち、データアイランドは少なくとも１つのパケットを包含せねばならず（従って、その最小長さは３６ピクセルクロックサイクルである）、；各アイランドは整数のパケットを包含せねばならず、；（データアイランド内のデータの信頼性を補償する目的で）データアイランドは１４より多くのパケットを包含できる。
【０２２０】
好ましくは、送信器は、先行するライン又はフレームから、（送信のためにエンコードすべき）ビデオフレームのアクティブビデオピリオド及びブランキング間隔がどこで生じるかを自動的に判別するように構成されており、送信器は、これらの期間が送信すべき後続のフレーム及びラインにいつ生じるか、且つ他の事象（例えばＨＤＣＰ再キー化イベント）を後続のフレーム及びライン内でいつ生じさせる必要があるかを知る。このようなブランキング期間の自動検出は送信器にデータアイランドを初期化するか否かを決定することを可能とし（このことは、次のアクティブビデオピリオド又は次のＨＤＣＰ再キー化、又は他の必要なイベントの前の最小４４ピクセルクロックサイクルと、；パケットについて３２クロックサイクルに加えてデータアイランド保護帯域ワードについて４クロックサイクル、及びそれらに加えてビデオプリアンブルコードワードについて８ピクセルクロックサイクルとを必要とし、必要な同期信号は既に伝送されたものと仮定する）、又は他のパケットを有するデータアイランドを継続させることを可能とする（これは、少なくとも４２ピクセルクロックサイクル、；パケットについて３２クロックサイクルに加えて後続の保護帯域ワードについて２ピクセルクロックサイクル及びそれらに加えてビデオプリアンブルコードワードについて８ピクセルクロックサイクルを必要とする）。送信器は、データアイランド（又は付加的なパケット）の送信の前に開始される他のアクティブビデオピリオド（又は他の要求されるイベント）が終了できることを予測するならば、通常は代表的にはデータアイランドの送信（又はデータアイランド内の他のパケットの送信）を延期する。ビデオデータの新たなラインがビデオソースから送信器へ表明されたときに、送信器がデータアイランドを伝送しているならば、データアイランドを終了できるまでソースからの到来ビデオピクセルを無視する必要があり、強制同期信号（これは好ましい実施形態においては制御データピリオド中に１２ピクセルクロックサイクルを必要とする）を伝送し、次いでビデオ先導保護帯域を伝送し、その後にのみ、エンコードビデオピクセルの送信を開始する。勿論、表示するように意図されていたピクセルを落とすのは送信器にとっては望ましくない。
【０２２１】
他の好ましい実施形態においては、送信器は、ブランキング間隔長さの登録表示に基づいてデータアイランド送信を開始するように構成されている。このような実施形態において、送信器はレジスタ（例えば、図１３のレジスタ１０５）を含み、これはビットを記憶することができ、そのビットは、ビデオフレームのシーケンスのアクティブビデオ及びブランキング期間が、（送信すべき後続のフレーム及びライン内において）起きるのはいつか、及び他の必要なイベント（例えばＨＤＣＰ再キー化イベント）を後続のフレーム及びラインの送信期間中に起こさねばならないのはいつかを示す。ホストデバイス（例えば、ビデオソース）は、重要な値を示すビットをレジスタへロードすることができる。これは、送信器に、先行するライン又はフレームから、ビデオフレームのシーケンスのアクティブビデオ及びブランキング期間並びに重要なイベントがいつ生じるかを自動的に判別する（前段落で説明した実施形態におけるような）回路を含めさせる必要性を排除する。レジスタ内のビットにより示された重要な値は、タイミングが送信器に既知である何らかのイベントを制限する必要があり、そのようなイベントは例えば、ＨＳＹＮＣの発生又はビデオソースからのビデオＤＥの立ち上がり縁（アクティブビデオピリオドの開始）の（送信器への）表明である。例えば、送信器はレジスタを含むことができ、そのレジスタは、ビデオＤＥの立ち上がり縁がＨＳＹＮＣの立ち上がり縁（又はビデオＤＥの立ち上がり又は立ち下がり縁）のＸピクセル後に起こることを示すビットを記憶する。送信器がＨＳＹＮＣの次の立ち上がり縁（又はビデオＤＥの次の立ち上がり又は立ち下がり縁）を知るとき、送信器内のカウンターはカウントを開始する。送信器がデータアイランドを送ろうと決めたとき、送信器はカウンターを検証して、現在のカウントから、現在の時間と全データアイランドの送信のためにビデオＤＥの次に予測される立ち上がり縁との間の充分なピクセルクロックサイクルが存在するか否かを判断する。
【０２２２】
図１３Ａ及び図１３Ｃの回路系は、本発明の送信器の好ましい実施形態において、２つのアクティブビデオピリオドの間にデータアイランドを挿入するか否かを決定し、挿入すべき各データアイランドの一時的配置及び長さを決定し、各データアイランドを適切な時間スロットに挿入するように実施されている。図１３Ａ及び図１３Ｃの回路系は、図１３の送信器の好ましい実施におけるマルチプレクサ１１８、コア１１４、サブシステム１０６及び１０８に接続されている。
【０２２３】
図１３Ａの回路系は、送信器についての現在のブランキング間隔にはブランキング間隔にデータアイランドを挿入（又は既に挿入されたデータアイランドに他のパケットを追加）する充分な時間があるか否かを示す信号（ｏｋ＿ｔｏ＿ｘｍｉｔ）を生成する。図１３Ａのカウンタ１４０及び１４２並びに論理ユニット１４１及び１４３の各々は、ピクセルクロック、送信器に表明されたデータ可能信号ＤＥ、及びリセット信号を受け取る。図１３Ｂは、図１３Ａの回路系の作動期間中に生成された信号ｖ＿ｂｌｋ＿ｉｎｃ，ｏｋ＿ｔｏ＿ｘｍｉｔ＿ｈ，ｏｋ＿ｔｏ＿ｘｍｉｔ＿ｖ，及びｏｋ＿ｔｏ＿ｘｍｉｔと、受け取られた信号ＤＥとのタイミング図である。
【０２２４】
各垂直ブランキング間隔期間に、ユニット１４１はタイミング信号ｖ＿ｂｌａｎｋ＿ｉｎｃ（その立ち上がり縁が、送信器に表明された入力ビデオのライン毎に、ＤＥの立ち上がり縁に同期して一回生じるパルスのシーケンス）をカウンタ１４０及び１４２へ表明する。
【０２２５】
各垂直ブランキング間隔期間に、カウンタ１４２は、信号ｖ＿ｂｌａｎｋ＿ｉｎｃ，ＤＥ，及びピクセルクロック（ｃｌｋ）に応答して、垂直ブランキング間隔の開始から経過したピクセルクロックサイクルの数を示すカウント（ｖ＿ｂｌｋ＿ｃｏｕｎｔ［５：０］）を生成する。カウンタ１４０は、ＤＥの最後の立ち上がり縁又はｖ＿ｂｌａｎｋ＿ｉｎｃの最後の立ち上がり縁（どちらの縁が後に起こるにしても）から経過したピクセルクロックサイクルの数を示すカウント（ｈ＿ｃｏｕｎｔ［１１：０］）を生成する。従って、カウンタ１４０は、垂直ブランキング間隔期間中でさえも（ｈ＿ｃｏｕｎｔ［１１：０］）カウントの生成を続ける。論理ユニット１４３はカウンタ１４２から”ｖ＿ｂｌｋ＿ｃｏｕｎｔ［５：０］”値を受け取り、且つ（代表的には送信器における構成レジスタから）値”ｖ＿ｂｌｋ＿１ｔｈ［５：０］”を受け取り、この値は送信器に表明された入力ビデオの各垂直ブランキング間隔の所定の長さを示す。これに応答して、ユニット１４３は出力信号”ｏｋ＿ｔｏ＿ｘｍｉｔ＿ｖ”を生成する。出力信号の立ち上がり縁”ｏｋ＿ｔｏ＿ｘｍｉｔ＿ｖ”は、垂直ブランキング間隔において受け取られた”ｖ＿ｂｌａｎｋ＿ｉｎｃ”の第１のパルスの縁に一致し、また”ｏｋ＿ｔｏ＿ｘｍｉｔ＿ｖ”の立ち下がり縁は、垂直ブランキング間隔にはデータアイランドを挿入する充分な残り時間がもはやないときに生じる。論理ユニット１４１はカウンタ１４０からの”ｈ＿ｃｏｕｎｔ”値を受け取り、且つ（代表的には送信器における構成レジスタから）値”ｈ＿ｔｏｔａｌ［１１：０］”を受け取り、この値は送信器に表明された入力ビデオの各水平ラインの所定の長さを示す。これに応答して、ユニット１４１は出力信号”ｏｋ＿ｔｏ＿ｘｍｉｔ＿ｈ”を生成する。出力信号”ｏｋ＿ｔｏ＿ｘｍｉｔ＿ｈ”は、最後の水平ブランキング間隔（又は”ｖ＿ｂｌａｎｋ＿ｉｎｃ”の最後のパルス）の終端から所定の数のピクセルクロックが経過したときに立ち上がり縁を有し、また水平ブランキング間隔にはデータアイランドを挿入する充分な残り時間がもはやないときに立ち下がり縁を有する。
【０２２６】
ＯＲゲート１４４の１つの入力が信号”ｏｋ＿ｔｏ＿ｘｍｉｔ＿ｈ”を受け取り、ＯＲゲート１４４の他の入力が”ｏｋ＿ｔｏ＿ｘｍｉｔ＿ｖ”を受け取り、ＯＲゲート１４４は信号”ｏｋ＿ｔｏ＿ｘｍｉｔ”をその出力へ表明する。
【０２２７】
図１３Ｃの回路の論理ユニット１５１は信号”ｏｋ＿ｔｏ＿ｘｍｉｔ”をＯＲゲート１４４から受け取る。論理ユニット１５１は、以下も受け取る。即ち、ＶＳＷＯＯ（機会(opprtunity)のＶＳＹＮＣウィンドウ）ジェネレータ１５０の出力、及び信号”Ｐａｃｋｅｔ＿ｒｅｑ”（これは、送信器がデータアイランドにおいてパケットを送る準備ができているか否かを示す）、”ＨＤＭＩ＿ｍｏｄｅ”（これは、送信器が、それがパケットをデータアイランドにおいてシリアルリンクへ表明するモードで作動するか否かを示す）、及び”ｈｄｃｐ＿ｅｎｃ＿ｅｎ”（これは、送信器のＨＤＣＰ暗号エンジンが可能か否かを示す）である。論理ユニット１５１は、アクティブビデオピリオド相互間にデータアイランドを挿入するために要求されるタイミング及び制御信号を生成し、各保護帯域及びパケットをデータアイランドにおいて送信器に伝送するように構成されている。好ましくは、ユニット１５１は以下の信号を出力する。即ち、ｖｉｄＤＥｎｏＧＢ及びａｕｄＤＥｎｏＧＢ（これらはＨＤＣＰ暗号エンジンへ表明されて、ビデオ保護帯域を含まないアクティブビデオピリオドの部分、データアイランド保護帯域を含まないアクティブビデオピリオドの部分をそれぞれ示す）、ｖｉｄＤＥ及びａｕｄＤＥ（これらはそれぞれアクティブビデオピリオド及びデータアイランドを示す）、ＤＥ（ａｕｄＤＥを有するｖｉｄＤＥ論理的”Ｏｒｅｄ”）、ｈｄｃｐ＿ｖｓ（チャンネルＣＨ１及びＣｈ２を通じて上述のＨＤＣＰ暗号インジケータを示すコードワードが伝送される時間間隔を示す）、ｄａｔａ＿ｓｅｌ［２：０］（これは、ビデオデータ、ビデオ保護帯域、先行及び後続データアイランド保護帯域、又はパッケージ化データアイランドデータが、制御データピリオド以外の時間に伝送される）、ｃｏｎｔｒｏｌ［３：０］（これは、制御データピリオド中に送信のためにエンコードされるＣＴＬ０，ＣＴＬ１，ＣＴＬ２，及びＣＴＬ３の値を示す）、及びｌｏａｄ＿ｐｋｔ（これは、データアイランドデータが送信のためにパッケージ化されたことを示す）である。ユニット１５１は汎用カウンタ１５２からのカウント（ｃｎｔ）に応答して作動し、制御ビット（ｌｄ＿ｃｎｔ）をカウンタ１５２へ表明し、これはカウンタ１５２がカウントすべき値を決定する。カウンタ１５２は、制御ビット、ピクセルクロック、リセット信号を受け取るように接続されている。
【０２２８】
ＶＳＷＯＯジェネレータ１５０は、データ可能（ＤＥ）、ピクセルクロック（ｃｌｋ）、送信器へのＶＳＹＮＣ信号入力、リセット信号を受け取って、ＶＳＹＮＣの各アクティブ縁に続く所定の持続時間を有する上述の機会のウィンドウ（ＷＯＯ）を示す信号を生成し、ここで送信器は上述のＨＤＣＰ暗号インジケータを送信せねばならない。好ましくは、ジェネレータ１５０はＷＯＯの持続長さを７２ピクセルクロックサイクルに設定するように構成され、ジェネレータ１５０は以下の信号を出力する。即ち、ｖｓｗｏｏ（これはＷＯＯ期間中に高である）、ｖｓｗｏｏ＿ｓｔａｒｔ＿ｐ及びｖｓｗｏｏ＿ｅｎｄ＿ｐ（ＷＯＯの開始及び終了を示す）、ｖｓｗｏｏ＿４８＿ｐ（ＶＳＹＮＣパルスの送信器への表明の終了の後の４８番目のピクセルクロックサイクルを示す）、ｖｓｙｎｃ＿ｅｎｄ＿ｐ（ＶＳＹＮＣパルスの送信器への表明の終了を示す）、及びｄｅ＿ｓｔａｒｔ＿ｐ及びｄｅ＿ｅｎｄ＿ｐ（各ブランキング間隔の開始及び終了を示す）である。
【０２２９】
好ましくは、ユニット１５１により表明されたタイミング信号は、ｖｉｄＤＥＥｎｏＧＢの各立ち下がり縁の後の４８ピクセルクロックサイクルの（且つこれよりも早くなく）各データアイランドプリアンブルの送信を引き起こす。上述したように、本発明の送信器の好ましい実施形態は、８つの同一のデータアイランドプリアンブルコードワードのバーストを各データアイランドの直前へ、且つ８つのビデオプリアンブルコードワードのバーストを各アクティブビデオピリオドの直前へ、ＴＭＤＳリンクのチャンネルＣＨ１及びＣＨ２の各々を通じて伝送する。好ましい実施形態においては、データアイランドプリアンブルコードワードの各バーストの表明に先立つ制御データピリオドに各チャンネルＣＨ１及びＣＨ２を通じて送信器はデフォルト（アイドル）制御ワードを送る。
【０２３０】
ピクセルクロックレート変化は、しばしば本発明のシステムに送信器と受信器との間の同期を損なわせる。送信器と受信器とを（ピクセルクロックレートを変化させる前に）本発明の実施形態に従って「ミュート」状態にさせることにより、送信器及び受信器における暗号化及び解読回路系は、同期を損なうことなく、ピクセルクロックレート変化に応答できる。これは、好ましくは警告（代表的には制御ビットにより示される）を送信器へ送ることにより達成される。警告に応答して、送信器がミュート状態に入ると、パケット内に受信器警告（代表的には１つ又はそれ以上のミュート状態制御ビット）を含み、データアイランド期間中にパケットを受信器へ伝送する。受信器警告に応答して、受信器はミュート状態に入る。
【０２３１】
代表的に、警告は送信器にフラグ（ＡＶＭＵＴＥフラグ）を設定させ、受信器警告は受信器にＡＶＭＵＴＥフラグを設定させる。送信器におけるＡＶＭＵＴＥフラグに応答して、暗号化回路系（例えば、送信器１００における暗号エンジン１０４）は、ビデオの現在のフレームの処理終了の後、アイドル状態へトランジッションする。受信器におけるＡＶＭＵＴＥフラグに応答して、解読回路系（例えば、受信器２００における暗号エンジン）は、ビデオの現在のフレームの処理終了の後、アイドル状態へトランジッションする。
【０２３２】
本発明の送信器の好ましい実施形態において、解読回路系の作動が、ミュート状態へ入った後に起きる次の垂直ブランキング間隔におけるＶＳＹＮＣのアクティブ縁に続く機械のウィンドウ（上述のＷＯＯ）の終端においてフリーズする（且つアイドル状態へ入る）。このとき、送信器は有益な補助データ（例えばオーディオデータ）をパケットで伝送するのを止めて、有益なビデオ情報を伝送するのを止める（例えば、送信器のビデオ及びオーディオ出力が、それに表明された入力オーディオ及びビデオに応答して変化することはない）。送信器は次いで受信器警告をデータアイランド期間中に受信器へ送る。
【０２３３】
本発明の受信器の好ましい実施形態において、解読回路系の作動が、ミュート状態へ入った後に起きる次の垂直ブランキング間隔におけるＶＳＹＮＣのアクティブ縁に続く機械のウィンドウ（上述のＷＯＯ）の終端においてフリーズする（且つアイドル状態へ入る）。このとき、受信器はパケットからの有益な補助データ（例えばオーディオデータ）をその出力へ表明するのを止めて、有益なビデオ情報をその出力へ表明するのを止める。従って、送信器が有益な情報（例えばビデオ及び／又はオーディオ）をミュート状態操作中にリンクを通じて受信器へ送るのを止めない場合でさえも、受信器はその出力の何れからも有益な情報を見聞き又は再伝送することを防ぐ。
【０２３４】
送信器における暗号化回路系及び受信器における解読回路系がそれらのアイドル状態へ入ったとき、ピクセルクロックレート変化が起きる。ピクセルクロック設定の後で受信器内のどのＰＬＬも設定されると、好ましくはメッセージが送られて送信器及び受信器が（「ミュート・オフ」コマンドに応答して）ミュート状態を離れることを可能にするので、オーディオ及びビデオの暗号化及び解読並びに「非ミュート」が再開される。ピクセルクロックレート変化期間中には、本発明の受信器の代表的な実施形態は、受け取られたデータを信頼可能にデコードする能力を損なわれる。この期間中は、全ての種類のスプリアス信号が受信器におけるデコーダーから離れる。このため、ピクセルクロックレート変化は、受信器がミュート状態にあり、且つ受信器の出力をミュート状態期間中にミュートさせながら、生じるのが好ましい。
【０２３５】
ミュート状態からの退出は「ミュート・オフ」（代表的には制御ビットにより示される）信号を送信器へ送ることにより達成されるのが好ましい。ミュート・オフ信号に応答して、送信器はミュート状態を離れ、その信号は、パケット内の「受信器ミュート・オフ」データ（代表的には１つ又はそれ以上のミュート状態制御ビットにより示される）を含み、データアイランド期間中にパケットを受信器へ伝送する。受信器ミュート・オフデータに応答して、受信器はミュート状態を退出する。
【０２３６】
代表的に、ミュート・オフ信号は送信器に上述したＡＶＭＵＴＥフラグをクリアさせ、「受信器ミュート・オフ」データは受信器にＡＶＭＵＴＥフラグをクリアさせる。送信器におけるＡＶＭＵＴＥフラグのクリアに応答して、送信器の暗号化回路系（例えば、暗号エンジン１０４）は、暗号インジケータに応答してアイドル状態を離れ、その暗号インジケータは、ＡＶＭＵＴＥフラグがクリアされた後に起きる次の垂直ブランキング間隔におけるＶＳＹＮＣのアクティブ縁に続いて送信器へ表明される。受信器におけるＡＶＭＵＴＥフラグのクリアに応答して、受信器における解読回路系（例えば、暗号エンジン２０４）は解読インジケータ（例えば、上述したＨＤＣＰ解読インジケータ）に応答してアイドル状態を離れ、このインジケータは、ＡＶＭＵＴＥフラグがクリアされた後に起こる次の垂直ブランキング間隔におけるＶＳＹＮＣのアクティブエッジに続く機会のウィンドウにおいて受け取られる。
【０２３７】
幾つかの実施形態においては、本発明は多重チップモジュール（ＭＣＭ）であり、これは少なくとも、伝送されたデータの復元及び処理のための回路系に必要な殆ど又は全てを含む第１のチップ（例えば、図２の受信器２’又はＥＥＰＲＯＭ２４を含まない図２の受信器２’）と、エンハンスドディスプレイ認識データＥｎｈａｎｃｅｄ  Ｄｉｓｐｌａｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ  Ｄａｔａ（ＥＤＩＤ）ＲＯＭ（代表的にはＥＰＲＯＭとして実施される）を包む他のチップとを包含する。製造所において、ＥＤＩＤ  ＰＲＯＭチップは受信器の形態及び／又は能力を示すデータで、及び選択的には解読に用いるキー及び認識データ（例えば、ＨＤＣＰキー）でプログラムできる。代替的に、このようなＭＣＭは第３のチップを包含することができ、これは解読に用いるキー及び認識データを確実に記憶するＥＥＰＲＯＭ（例えば、図２のＥＥＰＲＯＭ）を含む。
【０２３８】
他の好ましい実施形態においては、本発明の送信器はＰＲＯＭ（例えば、図２のＥＥＰＲＯＭ１４）を包含し、これは解読に用いるキー及び認識データを確実に記憶し、ＩｎｆｏＦｒａｍｅデータも記憶する。上述したように、ＥＩＡ／ＣＥＡ−８６１Ｂ規格は、ＩｎｆｏＰａｃｋｅｔデータ構造を規定し、これはフォーマット情報並びにディジタルオーディオ及び／又はディジタルビデオデータに関する関連情報を包含する少なくとも１つのＩｎｆｏＦｒａｍｅからなる。ＰＲＯＭに記憶されたＩｎｆｏＦｒａｍｅデータは、好ましくはこのようなフォーマット情報及び関連情報を示す。幾つかの実施形態において、ＰＲＯＭはＭＣＭにおける個別のチップとして実施され、ＭＣＭは少なくとも１つの他のチップを含み、これはデータのエンコード及び送信に必要な回路系（例えば図２の回路系１’）の殆ど又は全てを実施する。このような個別のＰＲＯＭチップはＩｎｆｏＦｒａｍｅデータ及びＨＤＣＰ又は他の暗号キーデータで製造所においてプログラムして、ＭＣＯＭに確実に埋設することができる。
【０２３９】
他の実施形態においては、本発明の送信器又は受信器はＭＣＭであり、これはＲＯＭを含むチップを包含し、そのＲＯＭは、選択可能ホストマイクロアクセス可能領域（例えば、テストモード操作期間中にホストデバイスによって、送信器又は受信器のテストについての結果や形態などを読み取るように、アクセス可能な領域）を含み、更に、非ホストアクセス可能領域（この領域は例えば暗号化又は解読に使用するキー及び認識データを確実に記憶させるのに用いることができる）も含む。例えば、図２のＥＥＰＲＯＭ１４は例えばチップとして実施でき、図２の送信器１’は他のチップとして実施でき、両方のチップをＭＣＭに含めることができる。ＥＥＰＲＯＭ１４の集積回路の実施のような非ホストアクセス可能領域はＨＤＣＰキー及び／又は他の暗号化キーデータを（及び選択的には他のデータも）記憶でき、これらは送信器１’以外のデバイスではなく、送信器１’の集積回路の実施のみによりアクセス可能である。
【０２４０】
他の実施形態において、本発明の送信器又は受信器は集積回路として実施でき、これは、暗号化及び解読に使用されるキー及び認識データ（例えばＨＤＣＰキー）及び／又はエンハンスドディスプレイ認識データを記憶する少なくとも１つのＰＲＯＭを含む。本発明の送信器のこのような集積回路の実施のＰＲＯＭは、製造所においてＨＤＣＰ又は他の暗号キーをプログラムすることができる。本発明の受信器のこのような集積回路の実施のＰＲＯＭは、製造所においてＨＤＣＰ又は他の解読キー及び／又は受信器の形態及び／又は能力を示すＥＤＩＤデータでプログラムすることができる。
【０２４１】
実施形態の１つのクラスにおいては、本発明の送信器は様々なフォーマットの何れかで（データアイランド内の）パケットを送るように構成されて、好ましくは上述のＩｎｆｏＦｒａｍｅパケットフォーマット、及び他のフォーマットを含む情報パケットを含む。受信器が特殊なフォーマットでパケットを受け取るように構成されているならば、これは好ましくはこのようなフォーマットを示すデータを（例えばＥＤＩＤ  ＲＯＭに）記憶するように構成され、送信器は好ましくはこのデータを（例えばＴＭＤＳリンクのＤＤＣチャンネルを介して）アクセスするように構成され、これに応答してこのようなフォーマットで受信器へパケットを送る。代替的に、受信器は、送信器にパケットを受信器へ送らせることに用いるフォーマットを規定させるなどを指示することができる。
【０２４２】
この方式による送信器の実施はパケットフォーマット（例えば、情報パケットフォーマット）の受信器への１回送信か、受信器への繰り返し送信かの何れにも更なる規定を可能とする。
【０２４３】
好ましくは、送信器及び受信器は２ビット信号(semaphore)（又は代替的に、他の信号計画）を用いて、パケット（例えば、修正可能パケット）の自動送信を制御する。例えば、送信器及び受信器は２ビットコードを互いに伝送して、ＩｎｆｏＦｒａｍｅパケット又は他のフォーマットを有する情報パケットの送信を制御する。一方のビットは「送り(send)」ビットである。受信器は送りビットを送信器へ送り、送信器にパケット送信を送信させるか又は停止させる。第２のビットは「繰り返し(repeat)」ビットである。送信器は、受信器からの送りビットに応答して、送信器がパケットを反復的に送ることを示す値を繰り返しビットに上書きすることにより、上述のような繰り返しビットを含む２ビットコードを受信器へ送る。受信器は、他の送りビットが送信器へ表明されること応答できる。幾つかの実施形態においては、２ビットコードがＤＤＣリンク（又は送信器と受信器との間の他の双方向チャンネル）を通じて送られ、少なくとも１つの他のチャンネル（例えばＴＭＤＳリンクのチャンネルＣＨ０，ＣＨ１，及びＣＨ２）を通じてパケットを送信させる。
【０２４４】
好ましくは本発明の送信器及び／又は受信器は、ＩｎｆｏＦｒａｍｅパケット（又は他のフォーマットを有する情報パケット）から抽出された（又はそれに含められた）データ、例えばオーディオ及び／又はビデオフォーマット情報並びに伝送された若しくは伝送されるべきオーディオ及び／又はビデオデータに関する関連情報を記憶するように、外部デバイス（例えばＩ２Ｃリンクを介して）によりアクセス可能なレジスタ空間を含む。例えば、外部ソースはこのようなデータを送信器内のこのようなレジスタ（例えば、図１３のレジスタ１０５）へロードすることができ、この送信器は、データアイランド期間中に受信器へ伝送するようにパケットに含まれるべきデータを獲得するためにレジスタを読み取ることができる。好ましくは、送信器は、ＩｎｆｏＦｒａｍｅパケット（又は他の情報パケット）の時間スロットを特定するレジスタのマッピングにより構成されており、これは例えば、レジスタから（外部ソースから受け取られてレジスタへロードされた）ビットを読み取り、このビットをＩｎｆｏＦｒａｍｅパケットとして伝送するように組みたてられるデータストリームの特定の所定の時間スロットに挿入するように構成された回路系を含めることによりなされる。好ましくは受信器は、（例えばデータアイランド期間中にＴＭＤＳリンクのＣＨ０，ＣＨ１，及びＣＨ２を通じて）受信器へ伝送されたパケットからデータを抽出して、この抽出データをアクセス可能レジスタ（例えば、図１４のレジスタ２０５）へロードすることができる。外部デバイスは受信器内のレジスタへ、好ましくはＩ２Ｃリンクを介して、アクセス可能である。例えば、送信器は受信器におけるレジスタへＴＭＤＳリンクのＤＤＣチャンネルを介してアクセス可能であるか、又はホストデバイスは受信器におけるこのようなレジスタへＴＭＤＳリンクのＤＤＣチャンネル以外のＩ２Ｃリンクを介してアクセス可能である。
【０２４５】
好ましくは、受信器は（ＴＭＤＳ又は他のシリアルリンクを通じて受け取られた）認識されていない情報パケットを記憶するように構成して、ホスト（例えば、ＣＰＵ又は受信器へ接続された他のプロセッサ）は記憶されたパケットへアクセスできるようにする。これは、このような記憶されたパケットを解明する適宜なソフトウェアによりプログラムされたホストを可能とし、また好ましくは、解明されたパケットにより特定された方式でリンクを通じて伝送されるオーディオ及び／又はビデオデータを処理するように受信器を構成させるビットを受信器におけるレジスタへロードさせる。
【０２４６】
好ましくは、本発明の受信器は、ＴＭＤＳリンク（又は他のシリアルリンク）を通じて受け取られた補助ビデオ情報（ＡＶＩ）ＩｎｆｏＦｒａｍｅパケット（又は他の情報パケット）を解明するハードウェアと、自動構成カラー空間変換（ＣＳＣ）回路系、クロマーアップ／ダウンサンプリング回路系、及び選択的には、パケットにより決定された方式で受信器内の他のビデオ処理回路系により構成されている。従って、ＡＶＩＩｎｆｏＦｒａｍｅパケットが受信器へ（例えばデータアイランドにおいて）ビデオに関連して伝送するならば、受信器はＡＶＩＩｎｆｏＦｒａｍｅパケット内のデータに応答して、ビデオを処理する受信器のビデオ処理回路系を適宜に構成することができる。
【０２４７】
好ましくは、本発明の受信器は、ＴＭＤＳリンク（又は他のシリアルリンク）を通じて受け取られたオーディオＩｎｆｏＦｒａｍｅ（ＡＩ）パケット（又は他の情報パケット）を解明して、パケットにより決定される方式でオーディオデータ処理回路系を受信器内に自動構成するハードウェアにより構成される。従って、ＡＩパケットがデータアイランドにおいてオーディオに関連して伝送されるならば、受信器は、そのオーディ処理回路系がオーディオを処理するようにオーディ処理回路系を適宜に構成することにより、ＡＩパケット内のデータに応答することができる。ＡＩパケットはオーディオが圧縮されているか否かのような様々な情報を示すことができる。
【０２４８】
好ましい実施形態においては、本発明の送信器は、入力インターフェース（例えば、図１３のインターフェース１０９の好ましい実施）を有し、これは少なくとも１つのＩ２Ｓリンクを通じてオーディオ又は他の補助データを受け取るように構成され、且つ各Ｉ２Ｓリンクを通じて受け取られた入力データをフォーマットしてシリアルリンクを通じてパケットで伝送するように（好ましくは、データアイランド期間中に上述のフォーマットを有するオーディオサンプルパケットでＴＭＤＳリンクのＣＨ０，ＣＨ１，及びＣＨ２チャンネルを通じて伝送するように）構成されている。本明細書において表現Ｉ２Ｓは、データ（代表的にはオーディオデータ）用の第１導体、ビットクロック用の第２導体、及びワードクロック（例えば、第１導体を通じて送るデータのチャンネルを識別する左／右ワード選択クロック）用の第３導体を含む３導体リンクを示すように広い意味で用いるものとする。好ましくは、受信器は少なくとも１つのＩ２Ｓ出力ポートを有し、送信パケット（例えば、オーディオサンプルパケット）からオーディオデータから抽出するように、且つ抽出されたデータを必要により少なくとも１つのＩ２Ｓリンクを通じて表明すると共に、Ｉ２Ｓフォーマット内の抽出阿ｓレタデータを少なくとも１つのＩ２Ｓ出力ポートへ表明するように構成されている。
【０２４９】
好ましくは、本発明の送信器は入力インターフェースを有し、これはＩ２Ｓリンク（即ち、非圧縮Ｉ２Ｓデータ）からのＰＣＭ入力データを許容して、これに応答して、Ｓ／ＰＤＩＦオーディオデータを伝送するように本発明のシステムの上述した実施形態に用いたのと同様なフォーマットを有するオーディオサンプルパケットで伝送するために、データを再フォーマットするように構成されている。好ましくは、送信器はプログラムされたレジスタを採用する。チャンネル状態ビットは、必要な再フォーマットを実行する（データ源からの）入力データフォーマットを示す。例えば、Ｉ２Ｓデータワードクロックの第１サイクルにおいて、送信器はＩ２Ｓデータビットクロックの選択されたエッジにおける入力データをサンプリングして、このサンプルを（ＦＩＦＯを介して）「左」チャンネルＳ／ＰＤＩＦ用のサブパケットのタイムスロットへ、次いでＩ２Ｓデータワードクロックの次のサイクルへ挿入することができ、続けて、Ｉ２Ｓデータビットクロックの選択されたエッジにおける入力データをサンプリングするが、このサンプルは（ＦＩＦＯを介して）「右」チャンネルＳ／ＰＤＩＦサンプル用のサブパケットのタイムスロットへ挿入することができる。オーディオデータサンプルに従って、適宜なチャンネル状態、有効なユーザーデータ、及びパリティビットは、好ましくも、サブパケットの適宜な時間スロットへ（ＦＩＦＯを介して）挿入され、開始ビットは適宜なタイミングでパケットヘッダーへ（ＦＩＦＯを介して）挿入される。
【０２５０】
好ましい実施形態においては、本発明の送信器は入力インターフェースを有し、これは４つのＩ２Ｓリンクの１つからの入力オーディオデータを受け入れる能力がある。このような幾つかの実施形態においては、送信器は、一つ、二つ、三つ又は四つのＩ２Ｓリンクの上の多重チャンネルからの入力オーディオデータを受け入れる能力があり、ここでＩ２Ｓリンクは全て同一のビット及びワードクロックを使用し（従って三つ、六つ、九つ、又は十二の入力Ｉ２Ｓ導体が、三つ、四つ、五つ、又は六つの入力Ｉ２Ｓ導体、一つのビットクロック導体、一つのデータクロック導体、一つ、二つ、三つ又は四つのデータ導体に含められる）、データを送信のためにパケットとして（好ましくは上述のフォーマットを有するオーディオサンプルパケットとして）再フォーマットする。このような実施形態の他のものにおいては、送信器は、各Ｉ２Ｓ入力が独立のクロックを有する（従って、全てのＩ２Ｓ入力を通じて受け取られたビットはパッケージ化されねばならない）場合においてさえも、一つ乃至四つのＩ２Ｓ入力からの入力オーディオデータを受け入れる能力のある入力インターフェースを有し、データを送信のためにパケットとして（好ましくは上述のフォーマットを有するオーディオサンプルパケットとして）再フォーマットする。
【０２５１】
好ましい実施形態において、本発明の送信器は（例えば図１３のインターフェース１０９のデータ捕捉ブロックにおける）マルチプレクサ回路系を含み、これは、入力オーディオデータのストリーム／チャンネルマッピングが、データを伝送するためにパッケージ化する利用可能なチャンネル／スピーカー割り当てによって課される制約内に適合するように、そのマッピングを変更することができる。従って、このような送信器は、フォーマットのセットの何れか（各々は独特なストリーム／チャンネルマッピングを有する）における入力オーディオデータ（例えば少なくとも１つのＩ２Ｓリンクからの入力オーディオ）を受け入れて、データを送信のためにパケットとして（好ましくは上述のフォーマットを有するオーディオサンプルパケットとして）許容されるフォーマットの異なるセットの１つに再フォーマットすることができる。
【０２５２】
Ｓ／ＰＤＩＦのストリームはそれ自身のクロック（データサンプルの中に埋設されている）。幾つかの実施形態において、本発明の送信器は、入力データの中に埋設されたクロックによる既知の位相関係を有さないピクセルクロックを有するＳ／ＰＤＩＦデータ（代表的には、Ｓ／ＰＤＩＦオーディオデータ）の入力ストリームをサンプリングして、ピクセルクロックサンプルデータを伝送するように構成されている。他の実施形態においては、送信器は少なくとも２５６＊Ｆｓ（又は、好ましい実施形態においては３８４＊Ｆｓ）の周波数を有するオーディオ参照クロック（本明細書においてはしばしば「ＭＣＬＫ」又は主クロックと称する）でＳ／ＰＤＩＦデータの入力ストリームをサンプリングするように構成されており、ここでＦｓはＳ／ＰＤＩＦのサンプルレートであり、入力データの中に埋設されたクロックによる既知の位相関係を有さない。
【０２５３】
幾つかの実施形態においては、本発明の送信器は、多重の独立した同期可能Ｓ／ＰＤＩＦストリームを許容して且つ同期させるように構成されている。
【０２５４】
好ましくは、本発明の送信器はフラットラインＳ／ＰＤＩＦ入力（完全な零からなる）をパケットによる有効な送信のためのフォーマットに翻訳するように構成されている。例えば、送信器はパケットヘッダーの４つのビットが、対応するサブパケットは「フラットライン」サンプル（即ち、完全な零からなるサンプル）を含むか否かを示す（上述したように）パケットヘッダーの第３のバイトの４つのＬＳＢへ設定するように構成され、この場合、受信器は、ヘッダーの第２バイトの対応する「存在」ビット（第２のバイトの４つのＬＳＢの一つ）が、対応するサブパケットがサンプルを包含することを示すときにのみ、これらＬＳＢの値「１」を有効になるように処理するように構成されている。
【０２５５】
好ましい実施形態において、本発明の送信器はＤＳＤ（ダイレクトストリームディジタル）入力データを許容し、この入力データをデータアイランド期間中にＩＥＣ６０９５８型パケットとして伝送するためにフォーマットするように構成されている。通常のＤＳＤ（ダイレクトストリームディジタル）フォーマット（例えばＳＡＣＤ即ち「スーパーオーディオＣＤ」データ）は、３つの導体リンク、即ちビットクロック用の１つの導体と、各々が異なるチャンネル（即ち１つの左チャンネル導体及び１つの右チャンネル導体）用の２つの導体とを通じて伝送される。好ましくは、受信器は少なくとも１つのＤＳＤ出力ポートを有し、送信済みパケット（例えば、オーディオサンプルパケット）からオーディオデータを抽出して、この抽出データを必要に応じてＤＳＤ出力ストリームとして表明し、ＤＳＤフォーマットにおける抽出データを少なくとも１つのＤＳＤ出力ポートへ表明するように構成されている。
【０２５６】
好ましくは、本発明の送信器は入力インターフェースを有し、これはＤＳＤ入力データを許容し、これに応答して、Ｓ／ＰＤＩＦオーディオデータを伝送するように上述の本発明のシステムの好ましい実施形態に用いたのと同様なフォーマットを有するオーディオサンプルパケットで伝送するために、データを再フォーマットするように構成されている。好ましくは、送信器は、必要な再フォーマットを実行する（データ源からの）入力データフォーマットを示すようにレジスタにプログラムされたチャンネル状態ビットを採用する。
【０２５７】
好ましい実施形態においては、本発明の送信器は入力インターフェースを有し、これはＤＳＤフォーマット入力オーディオの多重ストリームを許容する能力がある。このような実施形態においては、送信器は、各ＤＳＤストリームが独立のクロックを有する（従って、全ての入力ＤＳＤ導体を通じて受け取られたビットはパッケージ化されねばならない）場合においてさえも、多重ＤＳＤリンクからのＤＳＤフォーマット入力オーディオデータを受け入れる能力のある入力インターフェースを有し、データを送信のためにパケットとして（好ましくは上述のフォーマットを有するオーディオサンプルパケットとして）再フォーマットする。
【０２５８】
ここで送信器は、上述のようにＩ２Ｓフォーマットにおける入力オーディオデータを（３つの導体、即ちビットクロック用の１つの導体、Ｌ／Ｒクロック用の１つ、及びデータ用の他の導体を通じて）許容するように構成されており、好ましくは、同様な３つの導体入力ポートにおけるＤＳＤフォーマットにおけるオーディオデータを許容して伝送するようにも構成されている。このような送信器は好ましくはマルチプレクサを含み、これは３つの入力ストリームを、上述のフォーマットを有するオーディオサンプルパケットで伝送するために入力データを再フォーマットする回路系へ適宜にマップする。
【０２５９】
好ましい実施形態において、本発明の受信器は少なくとも１つのＩ２Ｓ出力インターフェースを有し、オーディオサンプルパケットからのＰＣＭデータを復元して、この復元されたデータをＩ２Ｓフォーマットへ翻訳するように構成されている（例えば、レジスタにプログラムされたチャンネル状態ビットを用い、これは、送信器により受信器へオーディオサンプルパケットにより送られたオーディオＩｎｆｏＦｒａｍｅ（ＡＩ）パケットにおいて伝送される）。
【０２６０】
好ましい実施形態においては、受信器は、（オーディオサンプルパケットから復元された）オーディオデータを１つ乃至４つのＩ２Ｓ出力でＩ２Ｓフォーマットにて出力するように構成されている（各出力は３導体Ｉ２Ｓリンクに関連して構成されている）。
【０２６１】
好ましい実施形態においては、本発明の受信器は、（オーディオサンプルパケットから復元された）オーディオデータを１つ乃至４つのＩ２Ｓ出力でＩ２Ｓフォーマットにて出力するように構成されている（異なるＩ２Ｓデータストリームの表明を含み、これは異なる出力に対して異なる独立のクロックを有する）。
【０２６２】
好ましい実施形態において、本発明の受信器はマルチプレクサ回路系を含み、これは、パケットから抽出されたオーディオデータのストリーム／チャンネルマッピングを、データをパッケージ化する利用可能なチャンネル／スピーカー割り当てによって課される制約内のフォーマットへ再構成することができる。従って、このような受信器は、パケット（好ましくは上述のフォーマットをオーディオサンプルパケット）からデータを抽出した後、フォーマットのセットの何れか（各々は独特なストリーム／チャンネルマッピングを有する）におけるオーディオデータを（例えば少なくとも１つのＩ２Ｓリンクを通じて）出力し、データがパッケージ化された許容されるフォーマットの異なるセットの１つから抽出されたデータを再フォーマットすることができる。
【０２６３】
好ましい実施形態においては、本発明の受信器はＳ／ＰＤＩＦフォーマットデータを出力するように構成されている。好ましくは、本発明の受信器は、フラットラインＳ／ＰＤＩＦデータ（完全な零からなる）を示すパッケージ化コードをフラットラインＳ／ＰＤＩＦフォーマット出力データに翻訳するように構成されている。幾つかの実施形態において、受信器は、（上述したように）パケットヘッダーの第３のバイトの４つのＬＳＢが、対応するサブパケットは「フラットライン」サンプル（即ち、完全な零からなるサンプル）を含むか否かを示すものとして認識するように構成されている。例えば、受信器は、（上述したように）パケットヘッダーの第３のバイトの４つのＬＳＢが、対応するサブパケットは「フラットライン」サンプル（即ち、完全な零からなるサンプル）を含むか否かを示すものとして認識し、ヘッダーの第２バイトの対応する「存在」ビット（第２のバイトの４つのＬＳＢの一つ）が、対応するサブパケットがサンプルを包含することを示すときにのみ、これらＬＳＢの値「１」を有効になるように処理するように構成されている。
【０２６４】
好ましくは、本発明の受信器は、ＤＳＤデータのエンコードバージョンを含むオーディオサンプルパケットに応答してＤＳＤフォーマットにおけるデータを出力するように構成されている。好ましくは受信器は、ＤＳＤデータのエンコードバージョンを含むオーディオサンプルパケットに応答して、独立のクロックを有する多重ＤＳＤデータストリームを出力するように構成されている。ここで受信器は、オーディオサンプルパケットに応答して、（ビットクロック用の１つの導体、Ｌ／Ｒクロック用の１つ、及びデータ用の他の導体に関連して）出力ポートにおけるＩ２Ｓフォーマットにおけるオーディオデータを出力するように構成されており、好ましくは、同様な導体入力ポートにおけるＤＳＤフォーマットにおけるオーディオデータを出力するようにも構成されている（例えば、受信器はマルチプレクサを含み、これはオーディオサンプルパケットから復元された３つの入力ストリームを出力ポートの適宜な導体へマップする）。
【０２６５】
本発明の好ましい実施形態の１分類においては、シリアルリンクを通じてのオーディオデータの送信はピクセルクロックのみにより駆動されるので、元オーディオサンプルクロックは、受信器においてオーディオクロック再生（ＡＣＲ）として知られる操作で再生されねばならない。次にＡＣＲが好ましい方式で達成される本発明の幾つかの実施形態について説明する。
【０２６６】
上述したように、本発明のシステムの好ましい実施形態は、（ＴＭＤＳ又は他のシリアルリンクを通じてデータアイランドにおいて伝送されるべきオーディオデータについての）オーディオクロックを示すタイムスタンプを伝送し、また好ましくは、オーディオクロック再生に用いるＣＴＳ値及びＮ値を共に包含する「オーディオクロック再生」パケットを伝送する。Ｎ値は分子値であって、受信器がピクセルクロックの周波数をオーディオクロックを再生するように乗する分数の分子を表す。
【０２６７】
本発明のシステムの受信器において実施できる様々なクロック再生方法が存在する。多くのビデオソースデバイスにおいて、オーディオ及びビデオクロックは共通のクロックから再生される。この状況においては、オーディオクロックとビデオクロックとの間には有理（整数により除した整数）関係がある。クロック再生アーキテクチュアは、この有理関係の利点を採ることができ、これら２つのクロックの間に素のような関係が存在しない環境、即ち２つのクロックが全く非同期であるか、或いはそれらの関係が解らない環境においても働くことができる。
【０２６８】
図１５はオーディオクロック再生のために本発明のシステムの好ましい実施形態により用いられた全体的システムアーキテクチュアモデルのブロック図である。送信器は、ピクセルクロック（ビデオクロック）とオーディオ参照クロック（「ＭＣＬＫ」即ち主クロックとして知られており、ここでＭＣＬＫはＺ＊Ｆｓに等しい周波数を有し、Ｆｓはオーディオサンプルレートであり、Ｚは代表的にはＹ＊１２８に等しく、Ｙは１，２，又は３のような小さな整数である）との間の分数関係を決定する。送信器は、この分数についての分子（Ｎ）及び分母（ＣＴＳ）とピクセルクロックとをシリアルリンクを通じて（送信器のフォーマット、エンコード及び送信回路系１３８を介して）受信器へ通過させる。受信器における受信及びデコード回路系１３９は、Ｎ及びＣＴＳ値を示すピクセルクロック及びデータを復元し、受信器は、クロックデバイダー１３２及びクロックマルチプレクサ１３３を用いることによりピクセルクロック（その周波数は「ＰｉｘｅｌＣｌｏｃｋ」と示す）からＭＣＬＫクロックを再生する。クロックマルチプレクサ１３３は代表的にはＰＬＬとして実施され、これは図１６に示すように接続された位相検出器１３４、ローパスフィルタ１３５、電圧制御オシレータ１３６、及び周波数デバイダー１３７を含む。ＭＣＬＫとピクセルクロックとの周波数の間の厳密な関係は、
Ｚ＊Ｆｓ＝ＰｉｘｅｌＣｌｏｃｋ＊Ｎ／ＣＴＳ
である。
【０２６９】
図１５に示すように、送信器は分子Ｎの値（これは代表的には入力データ源により送信器へ入力される）を決定し、Ｎを示すデータをレジスタ１２９へ記憶する。値Ｎはクロックデバイダー１３０において用いられ、これはＭＣＬＫ（周波数Ｚ＊Ｆｓを有する）も受け取って、ＭＣＬＫクロックを係数Ｎで除したものよりも遅い中間クロックを生成する。ピクセルクロック及び中間クロックはカウンタ１３１へ表明される。カウンタ１３１は、中間クロックの各サイクル期間中に（最後のＣＴＳ値の表明から）経過したピクセルクロックサイクルの数を計数することによりＣＴＳ（Ｃｙｃｌｅ  Ｔｉｍｅ  Ｓｔａｍｐ：サイクルタイムスタンプ）カウントを生成する。
【０２７０】
Ｎ及びＣＴＳの値を示すデータは受信器へ（好ましくは、データアイランド期間中にＴＭＤＳリンクを通じてフォーマット、エンコード、及び送信回路系１３８により伝送された各オーディオクロック再生パケットにおいて）伝送されて、ピクセルクロックが受信器へ表明される。ピクセルクロックは好ましくはＴＭＤＳリンクのクロックチャンネル（例えば図２のチャンネルＣＨＣ）を通じて（例えば図１５の回路系１３８により）受信器へ伝送される。
【０２７１】
ＭＣＬＫとピクセルクロックとの間に一定の分数関係が存在し、且つ２つのクロックが完全に同期するならば、連続的なＣＴＳ値は迅速に一定値へ変換される。ＭＣＬＫ及びピクセルクロックが非同期、或いは両者の間に若干量のジッタが存在するならば、連続的なＣＴＳ値は、２つ又は可能であれば３つの異なる値の間を通常は交番する。
【０２７２】
好ましい実施形態において、本発明の送信器は１２８＊Ｆｓの任意の数倍に等しい周波数を有するＭＣＬＫ（周波数１２８＊Ｆｓを有するＭＣＬＫのみではない）を許容し、且つ同一の分子値Ｎを用いてこのようなＭＣＬＫの各々を周波数分割するように構成されている。
【０２７３】
他の好ましい実施形態（ここではオーディオデータの幾つかの形式を送信器へ入力してもよく、その各々は異なるサンプルレート、例えばＦｓ＝３２ｋＨｚを有するデータ、Ｆｓ＝４４．１ｋＨｚを有するデータ、及びＦｓ＝４８ｋＨｚを有するデータを有する）において、本発明の送信器は、オーディオクロックの「分割低下(divided down)」バージョンに基づくオーディオクロック（その周波数は全ての可能なオーディオサンプル周波数の最大共通因子である）を許容するように構成されている。このようなオーディオクロックの周波数はＺ＊Ｆｓ／Ｍであり、ここでＺ及びＭは整数であり、Ｆｓはオーディオサンプル周波数であり、Ｆｓ／Ｍは全ての可能なオーディオサンプル周波数の最大公約因子である。このような送信器と共に使用するために、受信器は、伝送されたタイムスタンプからオーディオクロックの「分割低下」バージョンを再生するように構成されており、また好ましくは適宜な係数により再生クロックを周波数倍増することによる再生クロックから元オーディオクロックを生成するようにも構成されている。この係数は受信器へも好ましくはオーディオクロック再生パケットとして交信される。
【０２７４】
交信リンクが最小周波数（「基本周波数」と称する）の最小セットの倍数である幾つかの周波数におけるデータを支持する必要がある場合、所望の周波数に対応する基本周波数のみが送信すべきことを要求され、且つ受信器において所望の周波数が適宜な係数により基本周波数を倍増することにより再生できる。これには、単純でおそらくより信頼性のあるクロック再生ＰＬＬにより実施すべき受信器を可能とする利点がある。
【０２７５】
例えば、オーディオフォーマットの共通使用において、データレートは３２ｋＨｚ又は４８ｋＨｚの倍数である。これらの周波数の両方を支持するように設計されたＰＬＬは、３２ｋＨｚ乃至４８ｋＨｚの参照周波数範囲を要求する。データが分割して低下されたオーディオクロック（その周波数は最大公約因子１６ｋＫＺである）を用いてデータが伝送されたならば、クロック再生ＰＬＬを実施できるので、参照周波数は１６ｋＨｚである（受信器は周波数倍増回路系も含めるように構成する必要もあるが、２及び３の倍増係数によれば、元オーディオクロックの何れも再生される）。
【０２７６】
代替的に、更に複雑な実施は、伝送されるクロック周波数として３２ｋＨｚを用いる。レートが４８ｋＨｚであるオーディオデータを伝送する場合については、実施を非効率的にする２つの欠点がある。第１に、送信側においては、４８ｋＨｚクロックは２／３倍増回路を用いて３２ｋＨｚクロックへ再同期させる必要があり、その回路は送信器側に複雑なＰＬＬを必要とするが、前段落で述べた実施は送信器側にデバイダー（カウンタ）を必要とするのみであり、これはハードウェアにおける実施がより効率的である。また、受信器側は、受け取られた３２ｋＨｚクロックを所望の４８ｋＨｚクロックへ再同期させる３／２クロック再生回路が必要である。これは受信器において複雑なクロック再生回路系を必要とし、これは２つの可能な実施を有する。一方は、ＰＬＬの位相検出器の前（例えば図１６の位相検出器１３４の前）の周波数デバイダー（これは再生された３２ｋＨｚクロックの周波数を半分にする）と、ＰＬＬにおける３分割周波数デバイダー（Ｎ＝３による図１６の周波数デバイダー１３７の実施）とを含み、また他方は、３分割周波数デバイダー（Ｎ＝３による図１６の周波数デバイダー１３７の実施）を有するＰＬＬと、これに続き、ＰＬＬにおいて生成された９６ｋＨｚクロックの周波数を半分にする周波数デバイダーとを含む。処理技術及び先行設計の再使用のような要因に依存して、これらのＰＬＬ設計の１つが最も効率的であるが、一般には第２の実施は、最高の実際の所望の周波数（４８ｋＨｚ）より高くなるＶＣＯ出力（９６ｋＨｚ）の周波数を必要とし、これはＰＬＬ  ＶＣＯ設計の困難性を不必要に増大するという欠点がある。
【０２７７】
上述の例は３２ｋＨｚ及び４８ｋＨｚのオーディオクロックを想定しているが、これは単なる例示の目的のみである。実際には、共通に使用されているオーディオ周波数は現在は３２ｋＨｚ，４４．１ｋＨｚ及び４８ｋＨｚのｘ１，ｘ２，及びｘ４倍であり、より高い及びより低い（／２，／４）倍数への拡張が共に発展中である。
【０２７８】
３つの共通に使用されている周波数３２ｋＨｚ，４４．１ｋＨｚ及び４８ｋＨｚについてさえも、受信器の実施の単純化は、本発明により次のように達成される。即ち、送信器に１６ｋＨｚ（＝３２ｋＨｚ／２＝４８ｋＨｚ／３）又は２２．０５ｋＨｚ（＝４４．１ｋＨｚ／２）に等しい基本周波数（Ｂ）又は何れかの基本周波数の倍数（ＭＢ）を有するオーディオクロックを表明し、このようなオーディオクロックに応答して送信器が受信器へタイムスタンプ（ＣＴＳ値）、分子値Ｎ及びＬ、分母値Ｄ、及びピクセルクロックを表明するように送信器を作動させる。受信器は、タイムスタンプ及びピクセルクロックから（周波数Ｂ／Ｎを有する）中間クロックを再生する周波数デバイダー（図１５の回路１３２の実施）と、再生回路（図１５の回路１３３の実施）とにより実施され、その再生回路はＰＬＬを含み、これは中間クロックの周波数倍増を達成し、所望の周波数ＢＬ＝３２ｋＨｚ、ＢＬ＝４４．１ｋＨｚ、又はＢＬ＝４８ｋＨｚの何れかを有するオーディオクロックをＮ及びＬ値から適宜に再生する。これは設計上の要請を緩和する。というのは、受信器の再生回路におけるＰＬＬの参照周波数範囲は３２ｋＨｚ−４８ｋＨｚから１６ｋＨｚ−２２．０５ｋＨｚへ低減されるためである。この実施形態においては、送信器はＰＬＬを必要とせず、受信器におけるＰＬＬ実施要件が低減する。支持すべき入力オーディオ周波数の大きな範囲については、受信器における実施単純化が対応して大きくなる。
【０２７９】
より一般的には、本発明の実施形態において、送信器は、入力オーディオクロックの「分割低下(divided down)」バージョンに基づくオーディオクロック（その周波数Ｂは全ての可能な入力オーディオクロック周波数の最大公約因子である）を許容すると共に、このようなオーディオクロックに応答してタイムスタンプ（ＣＴＳ値）、分子値Ｎ及びＬ、分母値Ｄ、及びピクセルクロックを受信器へ表明するように構成されている。受信器は、タイムスタンプ及びピクセルクロックから（周波数Ｂ／Ｎを有する）中間クロックを再生する周波数デバイダー（図１５の回路１３２の実施）と、再生回路（図１５の回路１３３の実施）とにより実施され、その再生回路はＰＬＬを含み、これは中間クロックの周波数倍増を達成し、周波数ＢＬ（ここでＢＬは可能なオーディオサンプル周波数の何れかに等しい）を有するオーディオクロックを中間クロックとＮ及びＬ値とから適宜に再生する。選択的に、送信器はＬ値を表明せず、受信器における再生回路は、中間クロック及びＮ値から（Ｂに等しい周波数を有する）入力オーディオクロックの「分割下降(divided down)」バージョンのみを再生する。
【０２８０】
タイムスタンプ値（ＣＴＳ値）及びピクセルクロックを受信器へ送ることにより、オーディオクロックが伝送される本発明のシステムの好ましい実施形態においては、オーディオクロック（例えば図１５の送信器へ表明されたＭＣＬＫ）とピクセルクロックとが共に共通のクロックから分割されたという意味でコヒーレントなときに、送信器がこれらのクロックを同期させるための自動位相調整を実施するように構成されている。これはタイムスタンプ値が時間について変化しないことを保証する。
【０２８１】
ピクセルクロック（以下、「ビデオクロック」とも称する）及びオーディオクロックが同期又は近似的に同期であるとき、オーディオクロック情報はオーディオクロック期間毎のビデオクロック期間の数を計数することによりリンクを通じて送ることができる。オーディオ及びビデオが同期したならば、この数は一定にならねばならない。しかしながら、オーディオクロックの立ち上がりエッジがビデオクロックの立ち上がりエッジに非常に接近して起きるならば、少量のジッタがオーディオクロックエッジをビデオクロックエッジを横断して前後に移動させる。これは「オーディオクロック期間毎のビデオクロック期間」（ＣＴＳ値）の時間についての変動をもたらす。このＣＴＳ値におけるジッタは、元オーディオクロックにおける少量のジッタが増幅される程度（再生されたオーディオクロックが元オーディオクロックよりも劣る品位を持つという意味）においてさえも、再生されたオーディオクロックの品位に潜在的に影響する。
【０２８２】
オーディオクロックにおけるジッタに起因するＣＴＳにおけるジッタの問題に取り組むために、本発明の好ましい実施は、クロック領域「境界」（オーディオクロックとビデオクロックとの間の境界）におけるオーバーサンプリング技法を用いて、最大セットアップ及びタイミング保持をもたらす遅延を自動的に選択する。換言すれば、オーディオクロックの多重位相シフトバージョンを生成して（例えば、ビデオクロックの多重バージョンを用いてオーディオクロックをオーバーサンプリングする（例えばビデオクロック自身及びビデオクロックの逆）ことによる））、サンプルの結果的なストリームのうち、最小ＣＴＳジッタをもたらす１つを選択する。これは、入力オーディオクロック及びビデオクロックが同期して適度に安定している限り、「ＣＴＳジッタ」を防止できる。この設計の重要な利点はシステムレベル設計を単純化することである（というのは、本発明はオーディオ対ビデオクロック歪曲に関して悩む必要を排除するためである）。
【０２８３】
幾つかの実施形態において、送信器は、ビデオクロック（ＶＣＬＫ）及び逆ビデオクロック（ＶＣＬＫ＿ｂａｒ）の両方を用いてオーディオクロックエッジを計数するようにＣＴＳ値の２つのセットを生成し、ＣＴＳ値の２つのセットを比較して、どれが時間についての変動が無いことを示すかを判定するように実施される。先ずＶＣＬＫに基づく出力が（受信器へ伝送されるＣＴＳ値として）選択されて、ＶＣＬＫ＿ｂａｒに基づく出力が時間についてのＣＴＳ値変動の無いことを示すならば、このＶＣＬＫ＿ｂａｒに基づく出力へ切り替える選択を有する。これらの実施形態は純粋にディジタル設計を有する利点を持つので、これを達成する回路系を集積回路において自動的に実施（配置及び経路付け）し、新たな集積回路製造工程に容易にトランジッションできる。
【０２８４】
他の実施形態は、ビデオクロックの多重位相バージョンを生成するように幾つかの遅延セルを採用し、ビデオクロックの各別個のバージョンを用いてＣＴＳ値のセットを生成することにより、ＣＴＳ値の多重セットを生成する。送信器はトランジッションについてＣＴＳ値のセットを監視し、最小のトランジッションを有するセットを選択する。この方法は送信器チップ上に小さな領域を使用するが、タイミングが重要な領域については手動の設計及び配置を必要とする。
【０２８５】
「自動アライニング」がなされるレート（ＣＴＳ値の異なるセットの間の切り替え）は全く低く保持せねばならない（複数秒の時間尺度、又はスタートアップ時、及びオーディオ又はビデオ周波数が変化したとき）。これはコヒーレントなオーディオ及びビデオが送られたならば、オーディオクロックとビデオクロックとの間の何らかの遅い（即ち温度に関連した）位相シフトがない限り、オーディオクロック及びビデオクロックタイミングは、特定の設計における大きな変動を予期できないためである。ビデオ及びオーディオクロックの関連タイミングが全く頻繁に変動する（即ち、コヒーレントなオーディオ及びビデオの場合）ならば、リンクを通じて送られるＣＴＳ値は変動せねばならない。というのは、これはＣＴＳ計数法の目的だからである。
【０２８６】
自動アライニングが連続的になされたならば、オーディオとビデオクロックが完全には同期していない（即ち２つのクロック信号の間に遅発ドリフトがある）場合に、ＣＴＳ値が正確に送られることを保証するために、付加的な論理が必要になる。これは図２２を査閲することにより明らかになる。
【０２８７】
図２２を参照して、先ずＶＣＬＫタイミングに対するオーディオクロックが事例（Ｃａｓｅ）１に示される如くであり、ＶＣＬＫの立ち下がりエッジが参照として用いられ、公称ＣＴＳカウントが立ち上がりエッジ及び立ち下がりエッジＶＣＬＫカウンタの両方について２７，０００である（即ち、一方のＣＴＳカウントはＶＣＬＫに基づき、他方はＶＣＬＫの逆に基づく）と仮定する。ここで、事例２に示すように、オーディオクロックエッジが右方へドリフトしたとすると、これはＶＣＬＫ立ち下がりエッジと交差するので、「立ち上がりエッジＶＣＬＫ」ＣＴＳ値が一定に留まり、一方、「立ち下がりエッジＶＣＬＫ」ＣＴＳ値は、オーディオｃｌｋエッジがＶＣＬＫ立ち下がりエッジと交差したときに１つずつ増大する（クロックの間にジッタが存在するならば、立ち下がりエッジＣＴＳ値は公称値の＋１に跳ね上がり且つ公称値の−１に下がるが、集積カウントは、エッジの右側に立ち上がりエッジＶＣＬＫが最終的に設定されて下がったときの立ち上がりエッジＶＣＬＫの集積カウントを下回る１に留まる）。このとき、本発明の送信器における自動アライニング回路系は、選択された「立ち上がりエッジＶＣＬＫ」ＣＴＳ値を持たねばならない。議論の簡単にするために、（立ち上がりエッジＶＣＬＫ  ＣＴＳ値）に対する移行は、オーディオクロックが立ち下がりエッジを超えて跳ね上がって次いで復帰した後に生じるものとする。この場合、送られたＣＴＳ値は平均値２７，０００の辺りで跳ね上がるが、全体的な平均値は依然として２７，０００である。その後は、一定値２７，０００である「立ち上がりエッジＶＣＬＫ」ＣＴＳ値が用いられる。その後、事例３において、タイミングが更にドリフトし、オーディオクロックエッジはＶＣＬＫの立ち上がりエッジを再び通過する。ここで、再び同様なことが起きたと仮定すると、自動アライメント回路系がＶＣＬＫクロックエッジへ切り換わる前に、オーディオクロックエッジがＶＣＬＫの立ち上がりエッジの付近で前後にぶれ、オーディオクロックエッジがＶＣＬＫ立ち上がりエッジの左側に依然としてあるときに自動アライメント回路系が切り換わる。再び、立ち上がりエッジＣＴＳカウンタにより送られた平均ＣＴＳ値は２７，０００である。送信器は次いで「立ち下がりエッジＶＬＣＫ」ＣＴＳカウンタを越えて切り換わり、これは一定値２７，０００を導く。従って、送られたＣＴＳ値は常に２７，０００に留まるが、実際には、集積ＣＴＳ値は１より一層高くなければならない。この影響の辺りで作動させるには、送信器の好ましい実施は、蓄積されたＣＴＳ値と「立ち上がり及び立ち下がりＶＣＬＫ」ＣＴＳ値との間の差異をカウントし、児童アライメント回路系が新たなＶＣＬＫエッジを越えて切り換わるとき、受信器へ送るべき（送られたＣＴＳ値の蓄積されたカウントと選択された新たなＶＣＬＫエッジに基づく蓄積されたカウントとの間の）差異カウントは、このエラーを回避する。
【０２８８】
（上述したオーディオ及びピクセルクロックにおける位相アライメントの結果である）オーディオクロックにおけるジッタに起因して、（伝送されたＣＴＳ値を用いて再生された）再生オーディオクロックにおける増幅ジッタを低減する他の手法は、（オーディオクロックをサンプリングするように採用されたピクセルクロックの異なるバージョンに基づいて異なるＣＴＳ値を選択する）上述の自動アライメント技法に対する代替策であり、これは送信器にピクセルクロックよりも高い周波数を有するクロックでオーディオクロックをサンプリングさせるように実施する。上述したように、元オーディオクロックにおけるジッタはＣＴＳ値におけるジッタを引き起こし、これは、元オーディオクロックにおける少量のジッタが増幅された程度（再生されたオーディオクロックが元オーディオクロックよりも低い品位を持つという意）でさえも、再生されたオーディオクロックの品位に影響する。最悪の場合の状況では、オーディオクロックエッジがビデオクロックエッジに近接しているが、これはエッジに亘って前後に移動する。この場合、ＣＴＳ値が（２５ＭＨｚピクセルクロックが使用されるならば、４０ｎｓまで）トグルして前後するならば、少量のオーディオ又はビデオクロックジッタ（例えば１ナノ秒ジッタ）は非常に大きなジッタを生成する。このＣＴＳジッタは低品位の再生オーディオクロックをもたらす。
【０２８９】
（より高い周波数におけるサンプリングによる）オーディオクロックのより正確な測定の他の利点は、より密接に追尾すべき再生オーディオクロックにおける実際のジッタを可能とすることである。ジッタのより正確な測定は、ＭＣＬＫ再生回路が包含する必要がある周波数範囲を低減することもでき、また或る環境の下では、受信器設計の部分を実施容易にすることができる。
【０２９０】
オーディオクロック期間の高解像度測定を与える単純なオーバーサンプリング法は、オーディオクロックを測定するのにビデオクロックの立ち上がりと立ち下がりの両方のエッジを用いる。ビデオクロック稼動率が５０％に近いならば、これはビデオクロックの立ち上がり（又は立ち下がり）エッジのみを用いる場合に得られる解像度の２倍の解像度の測定をもたらす。他のオーバーサンプリング法はオーバーサンプルされたピクセルクロック（これは代表的には図１３の送信器１００のプロセッサ１１４のようなＴＭＤＳコアプロセッサにおいて他の目的のために生成されている）を用い、これは時間解像度において１０ｘ又は３０ｘもの改良をもたらすことができるが、更に複雑な回路系を必要とし、リンクを通じてこれら微細測定を伝送するのに適したフォーマットを有するパケットの使用を必要とする。また受信器は付加的な情報を使用するように構成する必要がある。
【０２９１】
ＭＣＬＫ及びピクセルクロックが、共に共通クロックから導かれたという意味でコヒーレントであるならば（従って、「オーディオクロック期間毎のピクセルクロック期間」のカウントを示すＣＴＳ値は、単独のストリーム又はオーディオデータのストリームのセットの伝送する間に変動することを予期できない）、本発明の送信器はプログラム可能なＣＴＳレジスタ（回路系ではなく、ＣＴＳ値を生成するための例えば図１５の送信器の素子１３０及び１３１）を含むように実施することができる。外部デバイスは更新されたＣＴＳ値を時々（好ましくは周期的に）ＣＴＳレジスタへロードして、送信器は、受信器へ伝送された各オーディオクロック再生パケットの（ＣＴＳレジスタにおける）現在のＣＴＳ値を含むように構成されている。
【０２９２】
本発明の受信器の好ましい実施においては、オーディオクロック再生（ＡＣＲ）回路系が、ピクセルクロック、タイムスタンプ値ＣＴＳ、及び送信器からの少なくとも１つの他の値（例えば、上述した分子値Ｎの単独の値、送信器からの幾つかの異なる値で表明された周波数増幅値Ｍ）に応答して、第１周波数Ｚ＊Ｆｓの任意の数倍Ｍ＊Ｚ＊Ｆｓ（ここでＺは通常は１２８に等しい）に等しい周波数を有する再生バージョンオーディオクロック（ＭＣＬＫ）を（出力において）表明するように構成されている。例えば、受信器は、Ｍ＝１に応答して１２８＊Ｆｓに等しい周波数を有するＭＣＬＫ、Ｍ＝２に応答して２５６＊Ｆｓに等しい周波数を有するＭＣＬＫ、Ｍ＝３に応答して３８４＊Ｆｓに等しい周波数を有するＭＣＬＫを出力する。
【０２９３】
好ましい実施においては、本発明の受信器は２つのモードで作動するように構成されている。即ち、内部オーディオクロック再生（ＡＣＲ）回路系（ＰＬＬを含む）を採用して、オーディオクロック（ＭＣＬＫ）を再生し、選択的に、このオーディオクロックの多重倍に等しい周波数を有する少なくとも１つのクロックを生成する第１のモードと、内部ＡＣＲ回路系をバイパスさせて、その代わりに、送信器から受け取られたＣＴＳ及びＮ値及びピクセルクロックをＭＣＬＫクロック再生のために外部デバイス（例えば、図１５の外部ＰＬＬユニット１６０）へ表明する第２のモードである。第２モードにおける受信器は外部デバイスから再生されたＭＣＬＫ（外部デバイスは、ＶＣＯを有する内部ＰＬＬ回路系において、このＭＣＬＫを安定化することを含む）を使用することができ、及び／又はこれを他のデバイスへ通過させる。このような好ましい実施形態においては、図１５の受信器は僅かに変更されて、受信器の第２モードの操作におけるクロックデバイダー１３２により生成された中間クロック（この中間クロックはＺ＊Ｆｓ／Ｎに等しい周波数を有する）を出力して、外部ＡＣＲデバイス（典型的にはＰＬＬを含む）を駆動し、外部ＡＣＲデバイスから再生されたＭＣＬＫを受け取るように構成されている。図１５の受信器のこのような変更バージョンは、外部デバイスから受け取る再生されたＭＣＬＫを出力できるか、又は再生されたＭＣＬＫを更に処理することができる（例えば、クロックマルチプライア１３３のＰＬＬの実施又はＶＣＯを有する他の内部ＰＬＬ回路系において安定化させることによる）。幾つかの実施形態においては、再生されたＭＣＬＫを、変更された図１５の受信器へ（その第２モードの操作において）与える外部ＡＣＲデバイスは、ＰＬＬ（例えば、一方は電圧制御クリスタルオシレータ又はＶＣＸＯを含む）を含み、これは安定再生ＭＣＬＫを与えるが、比較的に狭い周波数範囲内にあるのみである。このような場合、受信器は、自動クロック伸張又は伸縮を実行することにより（即ち、必要なときは外部ＰＬＬからの再生されたＭＣＬＫ信号の減少された又は増大された周波数バージョンを生成する）、或いは自動サンプリング繰り返し又はドロッピングにより（即ち、外部ＰＬＬから、パケットから復元されたサンプルオーディオデータへ再生されたＭＣＬＫ信号を用いるが、繰り返しサンプルを、出力される復元オーディオサンプルストリームへ挿入するか、或いはそこから幾つかのサンプルを省いて、復元されたＭＣＬＫ信号の周波数とは異なるサンプルレートを有する出力オーディオサンプルストリームを生成することにより）、このような外部ＰＬＬを支持するように構成することができる。
【０２９４】
幾つかの好ましい実施形態においては、本発明の受信器は、オーディオクロック再生のために「分数Ｎ」周波数同期化ＰＬＬを採用する。例えば、図１５の受信器のクロックマルチプライア１３３のＰＬＬ実施は、非整数値Ｎにより回路１３２からのクロック信号の周波数を有効に乗じるように構成されている。例えば、このような周波数同期化ＰＬＬは図１６の素子１３４，１３５，１３６及び１３７により実施でき、ここで周波数デバイダー１３７はデュアルモジュラス周波数デバイダーである。このようなＰＬＬにおいて、位相検出器１３４は周波数デバイダー１３２及び１３７の出力を受け取り、これに応答してそれらの関連位相を示す信号を生成し、ループフィルタ１３５は、位相検出器１３４の出力を受け取り、これをローパス濾波して、デバイダー１３４及び１３７の出力の関連位相を示すエラー信号を生成し、ＶＣＯ１３６は、フィルタ１３５からのエラー信号に応答して、（Ｚ＊Ｆｓに極く近似的に等しい周波数を有する）出力クロックを表明する。ここでＮは、Ｉ＜Ｎ＜Ｉ＋１を満足する非整数値であり、Ｉは整数であり、周波数デバイダー１３７は出力クロックを受け取り、これに応答して、周波数Ｚ＊Ｆｓ／I又はＺ＊Ｆｓ／I＋１を有するクロックを出力する。両方のモジュラス（モジュラスIにモジュラスI＋１が続き、これにモジュラスIが続き、以下同様）により周期的に作動するデバイダー１３７によれば、デバイダー１３７がモジュラスIで作動する稼動率及びデバイダー１３７がモジュラスI＋１で作動する稼動率の制御は、以下に示す出力クロック周波数の時間平均値をもたらす。
【０２９５】
（Ｚ＊Ｆｓ）ａｖ＝Ｗ＊Ｆｓ，      ここでＺ＜Ｗ＜（Ｚ＋１）である。
【０２９６】
デバイダー１３７はその稼動率が、Ｎと最もＮに近似的に等しい整数との間の差により設定されて、出力クロック周波数の時間平均値がＺ＊Ｆｓからの許容可能な量よりも少しも異なることはない。
【０２９７】
好ましい実施形態の一分類によれば、本発明の受信器は、オーディオクロック復元のための狭範囲ＰＬＬを含む回路系を採用する（例えば図１５の受信器のクロックマルチプライア１３３のＰＬＬの実施であって、これは、周波数デバイダー１３２からのそれに対するクロック入力の周波数が狭細ＶＣＯ周波数範囲内にあるときのみ安定で正確である）。このような受信器におけるＡＣＲ回路系は、狭細範囲ＰＬＬからの再生クロック信号出力の周波数に幾つかの異なる数のうち任意の数を乗じ、ここでＰＬＬは狭細範囲における周波数を有する再生クロックのみを出力する能力を有するので、この範囲外の周波数を有する再生クロックを必要とするか又は必要とし得る。しかしながら、周波数倍増はそれ自体が典型的にＰＬＬを必要とするので、本発明のこれらの実施形態は、狭細範囲ＰＬＬ（クロック再生用）と少なくとも１つの付加的ＰＬＬ（周波数倍増用）との組み合わせがクロック再生用の広範囲ＰＬＬよりも単純又は高価でない場合のみ有益である。
【０２９８】
幾つかの実施形態において、本発明の受信器は少なくとも２つのチップからなる。第１のチップは、オーディオクロック再生用に採用されたＰＬＬを除く必要な回路系の殆ど又は全てを含み、第２のチップはＰＬＬを含む。このようなマルチチップモジュール（ＭＣＭ）実施は、同一の回路系の単独のチップの実施に比べて相当に雑音を低減できる。これに代えて、第２のチップ（例えば図１６の回路１６１）はＰＬＬに採用されたローパスフィルタのみを実施し、ＰＬＬ及び他のクロック復元回路系の残りの部分は第１のチップに実施される。後者の実施による図１６のバージョンにおいて、ローパスフィルタ１３５を省略して、その機能は外部フィルタ１６１に実行でき、又は内部フィルタ１３５又は外部フィルタ１６１の何れかを用いて操作するように構成され受信器にフィルタ１３５を含めることができる。
【０２９９】
実施形態の他の分類においては、本発明の受信器はオーディオクロック再生回路系を含み、これは安定クロック（例えばクリスタルクロック）を用いてピクセルクロックから「安定」タイムスタンプ（ＣＴＳｘ）を生成し、同時に送信器が同一のピクセルクロックからタイムスタンプ（ＣＴＳｖ）を生成する。受信器は適宜なときに受信器からの通常送信タイムスタンプ（ＣＴＳｖ）の所定位置に安定タイムスタンプ（ＣＴＳｘ）を用い、再生オーディオクロック（ＣＴＳｘ又はＣＴＳｖタイムスタンプの何れかを用いて再生されたオーディオクロック）におけるエラーを低減する。さもないとピクセルクロックにおけるジッタに起因してエラーが起こり得る。
【０３００】
本発明のシステムの好ましい実施形態は、送信器と受信器との間でオーディオクロック（例えばＭＣＬＫ）を伝送するタイムスタンプ方法を用い、ここでディジタルサイクルタイムスタンプ（ＣＴＳ）値はＭＣＬＫの各期間におけるピクセルクロックサイクル（ＶＣＬＫサイクル）の数を計数することにより決定され、ＣＴＳ値は受信器へ伝送される。受信器において、ＭＣＬＫは再生されたＭＣＬＫの期間毎に「ＣＴＳ」ＶＣＬＫサイクルを数え分けることにより再構成される。この処理においては、ジッタの多くの要因、例えば元ＭＣＬＫ上のジッタ、並びに元ＭＣＬＫ及びＶＣＬＫ（ＶＣＬＫはピクセルクロックを示す）の位相アライメントに起因するジッタが存在する。ＭＣＬＫ及びＶＣＬＫは独立ソースを有し得るので、ＣＴＳ値は一般に時間と共に変化するので、再構成されたＭＣＬＫへジッタをもたらす。ジッタのこれらと他のソースは重要であり最終的なオーディオ品位に影響するが、これらは全てＶＣＬＫジッタの予想により、（本明細書に開示した）他の技術により管理でき、復元されたオーディオ品位を低下させないようにすることができる。
【０３０１】
本実施形態により取り組む問題として次に述べるのは、ＶＣＬＫジッタに起因する復元されたオーディオ品位の劣化である。このような劣化は後述の状況において明らかである。ＭＣＬＫ周波数が１ｋＨｚ（１ｍｓ期間）であり、且つＶＣＬＫが０．５ｋＨｚ（２ｍｓ期間）ジッタ成分を有し、ＣＴＳ値がＶＣＬＫジッタの第１の半サイクル期間中に測定され（ＶＣＬＫ期間が平均よりも長く、例えば、平均期間が使用された場合よりも小さなＣＴＳカウントがもたされる）、この平均ＣＴＳ値よりも小さな値がリンクを通じて伝送されて、ＶＣＬＫジッタサイクルの第２の半分の期間中にＭＣＬＫを再生するのに用いられる（ＶＣＬＫ期間が平均よりも短いとき）。この平均ＣＴＳ値よりも小さな値を、これまた平均よりも短いＶＣＬＫ期間を除外するのに用いることは、理想的なＭＣＬＫよりも短い再生ＭＣＬＫ期間をもたらす。実際に、ＭＣＬＫジッタはＶＣＬＫジッタの増幅（二倍）バージョンである。これはリンクの各側におけるＶＣＬＫの使用の結果である。これは最悪の場合であり、オーディオ品位を相当に潜在的に低下させる。
【０３０２】
要約すれば、ＶＣＬＫジッタのＭＣＬＫへの送信の問題は、ＶＣＬＫ上のジッタがＣＴＳの測定期間中の１つの位相内にあるとき、及びＭＣＬＫ再生期間中の他の位相内にあるときに生じる。上述した最悪の場合の状況のためには、ＣＴＳ測定とＭＣＬＫ再生との間の特定の時間間隔は、ＶＬＣＫジッタの最大周波数に影響する広がりに対してのみ重要であり、これは本発明により補正できる。基本的に、ＶＣＬＫジッタが測定、送信及び特定のＣＴＳ値の使用に必要な時間に比べて迅速に変化するならば、ＶＣＬＫジッタは有効にフィルタリングすることができない。従って、ＣＴＳ経路における長い遅延は５００Ｈｚ（１ｋＨｚＣＴＳクロックレートについての最良の場合）までのＶＣＬＫジッタのフィルタリングに代わることを意味し、例えば、フィルタリングは５００Ｈｚよりも非常に低い周波数を有するジッタを補正できるのみである。
【０３０３】
ＶＣＬＫジッタ問題を解決するために、安定（無視できるジッタ）時間基が受信器において用いられ、「ＣＴＳ」ＶＣＬＫサイクルは安定時間基を用いて受信器内で数え分けられ、同時に「ＣＴＳ」ＶＣＬＫサイクルが送信器内で数え分けられて、ＭＣＬＫ期間を測定する。安定時間基を用いて受信器内にカウントが既知となると、これは安定時間基を用いるので、その後の任意のときに、ジッタをもたらすことなく、ＭＣＬＫを再生するのに用いることができる。
【０３０４】
好ましくは、受信器における安定時間基は、受信器外部のクリスタルを用いて安定クロック（ＸＣＬＫ）を与えるように実施される。
【０３０５】
上述した計画を実施する上での主な困難は、２倍である。先ず、この処理は、送信器側（ＣＴＳｖ）におけるＭＣＬＫ期間内のＶＣＬＫの数の測定が、同一のＭＣＬＫ期間についてのＸＣＬＫサイクルの数が受信器内で数え分けられる（後者のカウントは「ＣＴＳｘ」である）のと同時に起きることを必要とする。即ち、計数はリンクの両側で同時（又は近似的に同時）に開始させねばならない。これは送信器と受信器とにおける計数の開始を同期させる方法を必要とする。第２の困難は、受信器が（ＸＣＬＫサイクルにおいて）ＶＣＬＫサイクルの同一のＣＴＳｖ数を計数する必要があって、これは送信器内で同時に測定されることであり、このＣＴＳｖ値は測定ごとに変動するので、受信器は、ＣＴＳｖを包含するパケットがリンクを通じて送られるまで送信器においてどの値が測定されたのかを正確に知ることができない。これは受信器に現在測定されているＣＴＳｖを予見させて、リンクの両側で同時（又は近似的に同時）に計数も停止させる方法を必要とする。
【０３０６】
送信器及び受信器計数を許容することにより計数を同期化させる様々な方法がある。一般に、同期化は、送信器及び受信器の両方に共通な信号（例えばＶＳＹＮＣ）を計数を開始せねばならない時間において間隔（例えばＶＣＬＫサイクルの数）を規定する初期値として用いることを必要とする。このような信号をリンクを通じて送ることにより、受信器におけるＣＴＳｘ計数（これは早期に開始し得る）は、適切な量だけ遅延させて、送信器及び受信器における計数を同期化することができる。再同期化処理はＭＣＬＫ及びビデオ信号源が独立である状況を取り扱えるようにせねばならない。
【０３０７】
受信器が送信器で現在計測されているＣＴＳｖ値を予期して、リンクの両側で計数を同時（又は近似的に同時）に停止し、ＣＴＳ値は時間について広範に後半に変動することを予期できないという事実を利用できる（通常は、ＣＴＳ値は代表的な値から僅かプラス又はマイナス１だけ変動することが予測される）。これは受信器にＣＴＳｖの小さな範囲についてのＣＴＳｘ値を計数して保存させ、実際のＣＴＳｖ値がリンクを通じて送られたとき、受信器は実際のＣＴＳｖ値を単にＣＴＳｘの補正値に対するポインターとして用いる。この方法は、ＣＴＳｖパケットがＭＣＬＫの期間を再生するのに用いることがができる前にリンクを通じて送られる最悪の場合の時間遅延の程度をＣＴＳｘ値が緩衝することを要求する。これは、安定時間基が、ジッタを導くことなく、このような潜在性を可能とするので、通常は実行可能である。
【０３０８】
図２３のタイミング図は送信器及び受信器計数を如何にして同期させることができるかの一例を示す。送信器におけるＣＴＳｖカウンタの値がＶＳＹＮＣ（この値は図２３における「ＣＴＳ＿ｓｙｎｃ」として識別される）の先行エッジにおいて捕捉されて、高い優先順位でリンクを通じて送られる。ＣＴＳ＿ｓｙｎｃと、対応するＭＣＬＫ期間についてのＣＴＳｖの値（この値は図２３における「ＣＴＳｖ  ０」として識別される）を用いると、送信器計数と受信器計数との間の遅延は、受信器計数がＶＳＹＮＣの先行エッジにおいて最初に開始されるのであれば決定することができる。受信器における計数は送信器計数に概ね同期させることができ、この点でＶＣＬＫジッタはもはや再生ＭＣＬＫに影響しない（というのは、受信器はＭＣＬＫ再生に適切なＣＴＳｘ値を用いるためである）。
【０３０９】
幾つかの変形例においては、（ＭＣＬＫから生成された）参照クロックについてのタイムスタンプが、ＭＣＬＫ自身についてのタイムスタンプに代えて、リンクを通じて送られる。再生された参照クロックは次いでＭＣＬＫを再導入するのに用いられる。
【０３１０】
好ましい実施においては、送信器と受信器との間の信号同期化の潜在性は慎重に取り扱われる。この潜在性は送信器と受信器との計数との間の特定のオフセットを導入できる。これは受信器が、送信器へ表明されたＶＳＹＮＣ信号の遅延バージョンを実際に同期させるためである。これは、そのオフセットが小さければ許容できるが、最大の潜在性は制御する必要性がある。他の選択は送信器潜在性をリンクを通じてパケットで送り、受信器がこれを用いて如何にして適宜な調整をなすかを決定できるようにすることである。
【０３１１】
受信器は或る代表的なＣＴＳｖ値を計数するのみであるので、計数の開始点は、実際のＣＴＳｖ値が受信器において有効になるにつれて前進方式で補正する必要がある。ＶＣＬＫサイクルもＸＣＬＫサイクルも（長時間のドリフトを防ぐ目的で）計数から外されず又加えられないので、計数の開始が調整されるならば、その変化は先行するＣＴＳｘ値を調整することにより考慮される。
【０３１２】
上述した実施形態の変形例においては、ＣＴＳ＿ｓｙｎｃ値はビデオフレーム（これはＶＳＹＮＣに基づくと仮定される）一つ毎に送られる。これは、受信器に、送信器受信器計数同期の長時間ドリフトを防止するフレーム基により小さな補正をなすことを可能とする。代替的な実施においては、送信器が計数同期化の目的でＣＴＳ＿ｓｙｎｃ値を送ったことをホストが知る必要があることをホストへ示すのに適切なときに、受信器はホストへ中断を表明する。
【０３１３】
ＶＣＬＫジッタが過度に厳格ではないならば、場合によっては、受信器を、クリスタルクロックを伴わずに、低品位のオーディオアプリケーションについてはＶＣＬＫジッタが（本発明に従って）処理されることのない標準モードの操作で用いて、一方、高品位のオーディオアプリケーションについては、外部クリスタルが上述のようにＶＣＬＫジッタの影響を除去するように設けられて採用される。
【０３１４】
ＶＣＬＫジッタを再生ＭＣＬＫのトランジッションを防止するための上述の技術は、リンク上のスペクトラムクロッキングの広がりを支持することを可能にする（これによりＶＣＬＫの周波数はＥＭＩ低減の目的で意図的に変動する）。受信器における実施は最悪の場合の周波数変化を支持する必要がある。
【０３１５】
ＣＴＳｘの様々な値を記憶し、補正されて記憶された値を選択するのにＣＴＳｖの値を用いる方法は、受信器が代表的なＣＴＳｖ値に対応するＣＴＳｘ値のみを計測し、ＣＴＳｖ値が有効なときにＣＴＳｘに対する補正を計算するように実施される。後者の方法はＣＴＳｖ変動が＋／−１よりも非常に大きい状況において有益であることが予想される。これは、リンク上のスペクトラムクロッキングの広がりを使用する場合となり得る。計算をなすために多くのクロックサイクルがあるので、ハードウェア実施は大きな領域ペナルティを必要としない傾向にある。受信器における計数の開始の同期及び調整が依然として必要である。
【０３１６】
好ましい実施形態の他の分類は、受信器へ送られるＣＴＳ値のディジタルフィルタリング（ローパスフィルタリング）を実施する。伝送されたＣＴＳ値を用いる（タイムスタンプ技法）クロック再生（例えば、オーディオクロック再生）期間中、伝送された実際のＣＴＳ値は、量子化エラー及びピクセルクロックジッタ（再生されるクロックのサンプリングのために採用されたクロックにおけるジッタ）に起因して、それらの平均値（短期間に亘る平均）から変動する。この変動は再生されたクロックにジッタを導く。
【０３１７】
幾つかの好ましい実施形態において、ＣＴＳ値はディジタルフィルタリングされて、量子化エラー及びピクセルクロックジッタにより生じた再生クロックジッタを低減する。ディジタルフィルタは、タイムスタンプ変動の高周波数成分を抑制するローパスフィルタとして機能し、再生クロックジッタの高周波数成分を対応して抑制する。
【０３１８】
フィルタ出力についての必要なワード長は、元タイムスタンプ値よりも長くすることができる。換言すれば、ディジタルフィルタ時間スタンプ値は元整数タイムスタンプに比べて少数部分を有する（即ち７４に代わり７４．２５）。長いタイムスタンプワードが整数を単純に丸め込むなら、フィルタは依然として高周波数ジッタを減衰させるように機能する。しかしながら、丸め込みタイムスタンプの平均は時間スタンプ値の元シーケンスの平均に等しくなく、再生クロック周波数は正確ではなく、クロックは元クロックに比して長時間のドリフトを有する。再生クロックによりクロックされるデータの一定ストリームも存在するならば、このような再生クロックにおけるドリフトは、データソースとシンクとの間のデータレート不整合を引き起こし、シンク側のギャップ又はデータ脱落がもたらされる。長時間ドリフトに加えて、フィルタタイムスタンプ値の丸め込みは丸め込みエラーをもたらし、これは再生クロックジッタを増大させる。
【０３１９】
従って、フィルタＣＴＳ値の小数点部分は、クロックが再生するときに包含されることが重要である。幾つかの実施形態においては、少数ＮタイプＰＬＬが（上述のように）受信器内に採用されて、長いワードを防止する。
【０３２０】
実施形態のこの分類の１つの重要なアプリケーションは、タイムスタンプ法を用いるディジタルオーディオクロックの送信である。特に、タイムスタンプ更新レートがオーディオバンドに近いか又はオーディオバンド内にあるときは、タイムスタンプ変動によりもたらされたジッタは、最終的アナログオーディオへ調整し得るので、オーディオ品位における劣化を起こす。オーディオバンドにおけるジッタ周波数を抑制することによりディジタルフィルタを用いることにより、オーディオ品位におけるジッタの影響は低減又は削除できる。アナログ技術を用いて同様の利点を導くためには、非常に低い帯域幅クロック再生の複数のＰＬＬ（例えば１００Ｈｚ程度の帯域幅を有する複数のＰＬＬ）を必要とし、これは集積化が困難であり、（ＩＣレベルと基板レベルとの両方において）設計、試験、及び製造に相当な労力を要する。対照的に、ディジタル法は、ひとたび正確に設計されると、製造及び試験を非常に明快に予測でき、基板レベル設計への適用を容易にする。
【０３２１】
好ましい実施形態において、本発明の送信器はＩＴＵ−ＢＴ．６５６又はＹＣｂＣｒ４：２：２フォーマットにおける入力ビデオを許容して、送信のためにＩＴＵ−ＢＴ．６５６フォーマットをＹＣｂＣｒ４：２：２フォーマットへ変換するように構成されている。好ましくは、送信器は（１つのチャンネル上で）ＩＴＵ−ＢＴ．６５６又はＹＣｂＣｒ４：２：２ビデオ（各ストリームはＮビット成分からなる）の２つのストリーム（共に時分割マルチプレックスされている）を許容して、入力ビデオをＹＣｂＣｒ４：２：２フォーマット（２Ｎビット成分からなり、各２Ｎビット成分は入力ビデオの２つの成分を示す）へ変換するように構成されている。
【０３２２】
他の好ましい実施形態においては、本発明の送信器はＤＤＲ  ＹＣｂＣｒ４：４：４フォーマット（ＤＤＲは「二倍データレート」を示す。ＤＤＲフォーマットビデオはＤＤＲ  ＲＡＭ、同期ＤＲＡＭのタイプに立ち下がりクロックエッジ及び立ち上がりエッジで書き込むことができる）。送信器は、このような入力ビデオを送信のために通常の（非ＤＤＲ）ＹＣｂＣｒ４：４：４フォーマットへおくことができる。代替的に或いは付加的に、送信器はＤＤＲ  ＹＣｂＣｒ４：２：２フォーマットにおける入力ビデオを許容し、入力ビデオを送信のために通常の（非ＤＤＲ）ＹＣｂＣｒ４：２：２フォーマットへおくように構成されている。好ましくは、送信器は（１つのチャンネル上で）ＤＤＲ  ＩＴＵ−ＢＴ．６５６フォーマットにおける入力ビデオの２つのストリームを許容して、入力ビデオを送信のために通常のＹＣｂＣｒ４：２：２フォーマットへおくように構成されている。
【０３２３】
他の実施形態においては、本発明の送信器は、同期ビットがデータに埋設されるか又は（多数のソースデバイスの支持を可能とするように）個別のＨＳＹＮＣ及びＶＳＹＮＣに埋設される様々なＹＣｂＣｒフォーマットの何れかにおける入力ビデオを許容するように構成されており、入力ビデオを送信のためにＹＣｂＣｒ４：４：４又はＹＣｂＣｒ４：２：２フォーマットビデオへ再フォーマットするように構成されている。
【０３２４】
他の好ましい実施形態において、本発明の送信器はＹＣｂＣｒ４：２：２フォーマットにおける入力ビデオを可能とし、入力データを送信のためにＹＣｂＣｒ４：４：４フォーマットにおけるデータに変換するアップコンバージョン回路系を含む。
【０３２５】
他の好ましい実施形態において、本発明の送信器は様々なＹＣｂＣｒフォーマットの何れかにおける入力ビデオを許容し、（プログラム可能又は所定の係数を有する）ＹＣｂＣｒ対ＲＧＢ色空間変換回路系と、入力ビデオを送信のためにＲＧＢフォーマットに変換する汎用マッピング回路系とを含む。
【０３２６】
好ましい実施形態において、本発明の受信器はＩＴＵ−ＢＴ．６５６フォーマットにおけるビデオストリームを出力するように構成されており、且つＹＣｂＣｒ４：２：２フォーマットにおける復元されたビデオのＹ，Ｃｒ，及びＣｂ成分をＩＴＵ−ＢＴ．６５６フォーマットにおくマルチプレクサ回路系を含む。好ましくは、受信器は、ＩＴＵ−ＢＴ．６５６出力ビデオのストリーム、個別のＨＳＹＮＣ及びＶＳＹＮＣ信号（このタイミングは、ＩＴＵ−ＢＴ．６５６ストリームに埋設された同期ビットのタイミングに整合する）に表明できる。好ましくは、受信器は、復元されたＹＣｂＣｒ４：２：２ビデオ（２Ｎビット成分からなり、各２Ｎビット成分は出力ビデオの２つの成分を表す）に応答して（一つのチャンネル上で）ＩＴＵ−ＢＴ．６５６ビデオの２つのストリーム（共に時分割マルチプレックスされる）（各ストリームはＮビット成分からなる）を出力するように構成されている。更に一般的には、受信器はＹＣｂＣｒ４：２：２フォーマットにおける復元されたビデオを所望の出力フォーマットへおくように構成されており、その出力フォーマットは、出力Ｙ，Ｃｒ，及びＣｂ成分のストリームに埋設された同期ビット（例えば、ＩＴＵ−ＢＴ．６５６フォーマット用）、及び／又は出力Ｙ，Ｃｒ，及びＣｂ成分のストリームから分離したＨＳＹＮＣ及びＶＳＹＮＣ出力を含むことができる。
【０３２７】
他の好ましい実施形態においては、本発明の受信器はＤＤＲ  ＹＣｂＣｒ  ４：４：４，ＤＤＲ  ＹＣｂＣｒ  ４：４：２，又はＤＤＲ  ＩＴＵ−ＢＴ．６５６  フォーマット（ＤＤＲは「ダブル  データ  レート」を示す）におけるビデオを出力するように構成されており、通常の（非ＤＤＲ）ＹＣｂＣｒ  ４：４：４又はＹＣｂＣｒ  ４：４：２フォーマットにおける復元ビデオをＤＤＲ  ＹＣｂＣｒ  ４：４：４，ＤＤＲ  ＹＣｂＣｒ  ４：４：２，又はＤＤＲ  ＩＴＵ−ＢＴ．６５６出力フォーマットに再フォーマットする回路系を含む。
【０３２８】
他の好ましい実施形態においては、本発明の受信器は様々なＹＣｂＣｒフォーマットの何れかにおけるビデオを出力するように構成されており、且つ汎用マッピング回路系を含み、通常のＹＣｂＣｒ  ４：４：４又はＹＣｂＣｒ  ４：４：２フォーマットにおける復元されたビデオを出力フォーマットの任意の所望の１つへ変換する。
【０３２９】
他の好ましい実施形態においては、本発明の受信器は、復元ビデオにおけるダウンコンバージョン又はアップコンバージョンを実行する（例えば、ＹＣｂＣｒ  ４：４：４フォーマットに記録されたビデオをＹＣｂＣｒ  ４：４：２フォーマットにおける出力ビデオに変換するか、ＹＣｂＣｒ  ４：２：２フォーマットに記録されたビデオをＹＣｂＣｒ  ４：４：４フォーマットにおける出力ビデオに変換する）。
【０３３０】
他の好ましい実施形態においては、本発明の受信器は様々なＹＣｂＣｒフォーマットの何れかにおけるビデオを出力するように構成され、（プログラム可能又は固定された係数の）ＲＧＢ対ＹＣｂＣｒ色空間変換回路系及びＲＧＢフォーマットに記録されたビデオを任意の所定の一つの出力フォーマットに変換する汎用マッピング回路系を含む。
【０３３１】
リンク正常性検査のための改良された方法を採用する本発明の実施形態の一分類について説明する。
【０３３２】
コンテンツ保護システムは、ビデオデータ及び／又はパッケージ化補助データをシリアルリンク上の送信のために隠匿する本発明の好ましい実施形態を含み、通常は、システムが依然として正確に作動していることを確認する幾つかの方法を必要とする。通常、システムの正確な操作は、リンク上に伝送されたデータが送信器により隠匿されて、受信器により解読されることと、この隠匿及び解読操作の正確な同期が維持されることの必要性を含む。
【０３３３】
一つの照合方法は、リンクの各側から「合成」ベクトルを周期的に読み取る。ベクトルが変化し、且つ予想されたシーケンス（通常はリンクの各側で同じ値を持つ）で変化するならば、これはシステムが正確に作動している有力な指標となる。通常、ＨＤＣＰプロコトルは、「リンク正常性検証」として知られる方法を採用する。
【０３３４】
しかしながら、リンク正常性検証は全ての場合において絶対確実(foolproof)な方法ではない。それ自体によるこのような方法は正確に同じ瞬間にリンクの両側でサンプリングすることはできない。更に、サンプリングレートは、合成ベクトルが変化するレートよりも異なる（実際に、２つのイベントが完全に非同期となり得る）。これらの要因は、リンクが破断しないときに、リンクが破断するかのような変則性をもたらす。更に具合の悪いことに、リンクが実際に破断しているとき、リンクが良好であるかのようにみえることもある。
【０３３５】
本発明のシステムの好ましい実施形態はリンク正常性検査の改良された方法を採用する。
【０３３６】
以下の説明はＨＤＣＰコンテンツ保護プロトコルが用いられると仮定するが、本発明のリンク安全性検証局面を実施する本発明のシステムの幾つかの実施形態は、ＨＤＣＰではなくコンテンツ保護プロトコルを実施する。本発明のリンク正常性検査方法及び装置は、システムが隠匿されたオーディオデータ（又は他の補助データ）のパケットをリンク上でデータアイランドにおいてか、さもなければアクティブビデオピリオドの間に伝送するか否かに拘らず、シリアルリンク上に隠匿ビデオを伝送するシステムにおいても有益である。
【０３３７】
幾つかの実施形態においては、本発明のシステムの送信器は、ＨＤＣＰを用いてビデオとオーディオデータのパケットとを隠匿し、送信器及び受信器の両方から１６ビット合成ベクトル（所謂Ｒｉ）を捕捉する１２８ビデオフレームごとにリンク正常性検証機能を実行して、これらの値が整合することが保証されるように、これらの値を２秒毎程度に比較する。この計画は以下の欠点を有する。
【０３３８】
送信器及び受信器における暗号エンジンが正確に同期するという保証がない。これらが僅かに離れているならば、Ｒｉ値は殆どの時間に整合することを示すこと、
Ｒｉ値の「スナップショット(snapshot)」（サンプル）が採られるレートは、これらが比較されるレートには関係しない。レートは完全に非同期になれば、この場合は送信器及び受信器は、サンプルがスナップショット境界に跨るので、ときおり異なる値を示すこと、反対に、サンプルレートが同期（又はそれに近い）になることである。これは随時挟叉エラー(occasional straddling error)を防止する。しかしながら、正常性検証がそれまでにスナップショット境界に跨るならば、状況は異常になり、解決できないものとなる。
【０３３９】
これらの状況を図示するために、先ず図１７を考慮する。図１７に示すように、送信器及び受信器のためのＲｉスナップショットが、それらがそうあるべきように完全に同期している。リンク正常性検証は、僅かに異なるレートでも同様に起きる。送信器正常性検証及び受信器正常性検証の両方の時間の殆どはＲｉスナップショットの間の同一のウィンドウで起きる。これは両方のＲｉ値が整合し、リンク正常性検証が成功することを意味する。一方の場合には、正常性検証の送信器及び受信器部分はＲｉスナップショットに跨る。これはＲｉ値が異なってみえることを意味する。代表的に、ＨＤＣＰを採用するシステムは、このようなイベントが起きるならば短時間の後に正常性検証を再度実行する。
【０３４０】
次に図１８及び図１９を参照すると、リンク正常性検証がＲｉスナップショットのように正確に同じレートで起きる状況を考える。代表的な通常のＨＤＣＰシステムは、この方式でリンク正常性検証を実行する。通常は、図１８に示すように、リンク正常性検証は常に同一の関連点に合わせて生じるので、Ｒｉ値は常に整合する。しかしながら、図１９に示すように、異常な（よって非常に悪い）場合があり、ここでリンク正常性は常にＲｉスナップショットに跨るので、Ｒｉ値は整合しない。
【０３４１】
多くの注目すべき場合において、最早の機会（一回の検証が整合しないＲｉ値をもたらすとき）にリンク正常性検証を再実行することは、これが複雑さ及び予期できない付加的な負荷を加えるが、実際のリンク正常性を確立するための信頼性のある機構を与える。
【０３４２】
次に、図２０及び図２１を参照して、送信器及び受信器暗号エンジンが正確には整合しない場合を考える。これは例えばＶＳＹＮＣグリットがあるならば生じる。このような場合、リンクを通じて伝送される使用できないビデオはない。しかしながら、図２０に示すように、これは多くの場合に起こり、リンク正常性検証がスナップショットの間の同一のウィンドウにおいて生じるので、Ｒｉ値が正しいものとして表れる。従って、システムは、規則的に作動していないのに、規則的に作動しているようにみえる。
【０３４３】
平均的に、正常性検証は（図２０の左側から４番目の正常性検証のように）Ｒｉスナップショットに跨るが、これが適時な慣行で起きる保証は皆無か又は僅かしかない。そのようなまぐれのイベントの間に経過する時間の長さは、Ｒｉスナップショット間隔及びリンク正常性間隔により形成されたビート周波数に逆比例し、このビート周波数は零となる。
【０３４４】
この最悪の場合のシナリオは図２１に示されている。ここでリンク正常性周波数はＲｉスナップショットに同期（又は近似する）するが、暗号エンコード機におけるシーケンスエラーを読みとるのに充分な程度からは位相が大きく外れている。このシステムが正確に作動しないが、リンク正常性検証は、この事実を何らかの外部の作用（例えば不満を持ったユーザー）が介在するまで認識できない。
【０３４５】
上述の問題を防ぐために、システムの正確な操作は迅速且つ正確に検出されることが保証され、以下の改良の少なくとも１つが本発明によりなされる。
【０３４６】
送信器及び受信器が採用されて、送信器及び受信器暗号エンジンを位相外れにさせるエラーを低減又は削除し、
リンク正常性検証は、位相に関係なく、受信器及び送信器の両方における同一の時間において、Ｒｉスナップショットが起きることを保証する方式でなされ、
リンク正常性検証は、Ｒｉスナップショットに対する既知の関係で起きる。
【０３４７】
このことは、それらが同期せねばならないことを意味するのではなく、それらが全体的に非同期にはならないだけである。これは特に、リンク正常性検証はＲｉスナップショットに跨らないことを保証することを可能にせねばならず、
方法は、正確なシステム動作（例えば「スノー(snow)」状態）を示す状態についての受信された解読されたデータを直接に検証するために採用されている。例えば、周期的に（又は時間ごとに）既知のデータパターンが送信器に入力されて、デコードされ、伝送されて、受信され、解読されてから、この受信された解読パターンが既知のデータパターンに整合するかをみるように検証する。
【０３４８】
送信器及び受信器暗号エンジンは、特定の制御信号がグリッチするならば、位相から外れる。例えば、受信器がＶＳＹＮＣ信号をみることができないならば、これは遅れる。受信器が余分なＶＳＹＮＣ信号を得るならば、これは先に進む。このことが起きるならば、受信器は正確には解読することができず、スクリーンは「スノー」を示す。
【０３４９】
受信器が、Ｒｉ値のスナップショットをとる点も同様な方式（遅れる又は先に進む）で移動するならば、受信器は正しいＲｉ値の生成を続ける。これはＲｉシーケンスが定数値及びフレームシーケンスのみの関数であるためである。これは中間データには依存しない。これは図２０又は図２１における状況によく似た状況をもたらし、ここではリンク正常性検証が殆どの時間に正しい。実際に、受信器が１つのフレーム進行か遅延かの何れかであるなるならば、そのＲｉ値は１２８フレーム外の１２７における送信器におけるＲｉ値に正確に整合する。これは非常に大きなウィンドウであり、エラーが発見される全く直前に起こり得る。
【０３５０】
このシナリオの傾向を低減する１つの方式は、各々の進展を制御する別々の信号を採用することにより、Ｒｉスナップショットが起きるときを制御するステートマシーンからの暗号を実行するステートマシーンを隔離することである。この方式においては、信号障害が１つのマシーンを同期から外し得るが、これが他のマシーンへ影響する可能性は低い。例えば、ＶＳＹＮＣは暗号エンジンの進展を制御するのに使用でき、ＣＴＬ３はスナップショットカウンタの進展を制御するのに用いることができる。スナップショットが暗号エンジンサイクルにおける様々な関連点で起きるならば、Ｒｉシーケンスは大きく異なるので、これは直ちに明白となる。
【０３５１】
他の代替例は、送信器又は受信器に、リンク正常性検証をいつ起こすかを信号で知らせることを可能にする「中断」能力を与えることである。この機能は一般に、検証を開始するシステムの要素内にある（例えば、ＨＤＣＰを採用するシステムにおける送信器内）。この方法は、中断潜伏時間が１つのビデオフレームよりも常に少ないならば、良好に作動する。というのは、これらが跨ることの無いことが保証され、受信器が１つ以上のフレーム先行を受けるエラーが検出されるためである。これはより一般的な例となることが予想される。というのは、グリッチが付加的なＶＳＹＮＣを完全に排除するよりも付加的なＶＳＹＮＣエッジを生じさせる傾向がより大きいためである。この方法は、中断潜伏時間が複数のフレームに跨る（これが異常であり予測可能でなり限り）か、又は受信器暗号エンジンが１つ以上のフレーム遅れを受ける場合には、良好には作動しない。
【０３５２】
まさしく良好な試みは、受信器及び／又は送信器が、或るフォームの外部刺激が加えられるときのみにスナップショットをなすように設計することである。この方式においては、送信器と受信器とがそれらのスナップショットを常に同時になすことを保証する（従って暗号エンジン状態の何らかの矛盾も強調される）。例えばコマンドが送信器へ与えられたならば、これは、送信器はそれ自身の暗号エンジンと受信器における暗号エンジンとの両方へスナップショットのための要請を送る。次いで送信器と受信器との両方は適宜な同期イベント（例えばＶＳＹＮＣの次の先行エッジ）のために待機して両方がスナップショットをなす。次いで送信器及び／又は受信器が初期コマンドの終了を信号で知らせる。この時点でシステムは（例えばシステムにより採用されたソフトウェア又はファームウェア）はリンク正常性検証を実行する時間をとることができる。というのは、新たなスナップショットは、コマンドが発行される次の時間まで起こることができないためである。
【０３５３】
この試みは多数の利点を有する。第１に、スナップショットはリンクの両側で常に同時に起きる。第２に、リンク正常性検証は（インターロックがプロトコルへ構築されるのに起因して）次のスナップショットの前に確実に終了することができる。第３に、リンク正常性検証は必要な限り頻繁又は稀にシステムの必要性に適するように実行することができる。レートは必要とあれば１つの瞬間から次の瞬間へ滑らかに変化することができる。この最後の点において、送信器に「デッドマンタイマー(deadman timer)」を包含させて、少なくとも或る極小の許容可能な間隔のたびに実行することを確認するようにすることが有益であるか又は望ましい。代替的に、受信器がデッドマンタイマーを包含するように構成することができるが、通常は送信器がデッドマンタイマーを包含することが望ましい。というのは、送信器は、保護されたコンテンツが適切な暗号化を伴わずにシステムを離れないことを保証するように応答可能であるのが普通であるので、送信器は適切な検証及び平衡が所定の場所でなされることを保証するための論理的な候補となるためである。
【０３５４】
実施形態の他のクラスにおいては、公知のデータパターンが送信器へ与えられているか、又は既存のデータが所定の方式で変更されて、その結果が暗号化されて伝送される。次いで受信器がデータを解読するとき、受信器は予期された結果についての検証をなすことができる。受信器が予期された結果を発見するならば、暗号解読は適切に作動するものとみなすことができる。そうでなければ、暗号化／暗号解読機能は適切に作動していないとみなさねばならない。この試みは非常に直接的な利点を有する。即ち、これはＲｉのような合成ベクトルからの間接証拠に依存しない。この試みは既存のプロトコルに逆方向互換でもあり、通常のＨＤＣＰシステムに少量の外部又は内部のロジックを加えることができ、リンクの挙動に対して他の変化はない。例えば、１つが各フレームにおける最初の２つのピクセルを「Ａ」及び「Ｂ」とそれぞれ規定するものとする。これらのピクセルはスクリーンの上左部分の非常に小さな部分を表す。これらは、しばしばバックグラウンドカラーであり、また頻繁には同一のカラー又はそれに非常に近いカラーである。送信器は、変更されたビデオの暗号化及び送信の前に、ピクセルＡ及びＢの下位ビットを変更して、ピクセルＡ及びＢにおいて常に等しくさせるように構成することができる。例えば送信器はピクセルＡ及びＢの３色成分の各々におけるビット［０］を変更することができ、例えばＡ赤［０］＝Ｂ赤［０］，Ａ緑［０］＝Ｂ緑［０］，及びＡ青［０］＝Ｂ青［０］である。採用された的確なアルゴリズムは実行中に変動するので、ちょうどよく適合することができる（従って、全体的画像上に最小の可能な影響を有する）。必要なことは、最終的な結果が所定の（既知の）フォームを有する変更されたデータである。
【０３５５】
変更されたフレームが暗号化されて次いで暗号解読されるとき、受信器は暗号解読されたデータにおける所定のパターンを検証することができる。受信器は、リンクにおける少数のビットエラーを計数する方式でこれをなさねばならない。検知された結果についてのスレッショルドを設定することによりなし得る。例えば、３つの上述の特定の式の２つを満足すれば充分である。或いは、幾つかのフレーム上の結果の平均となり得る。何れの場合においても、受信器は、暗号化／暗号解読機能が正確に作動する場合のみに正確な結果を発見するように構成せねばならない。受信器は、この結果を何らかの方式でホストへ戻すように信号で伝える。そのようにするための１つの方式は、レジスタ内にビットを設定する直接方式である。結果を信号で伝える他の方式は間接方式（例えば、Ｒｉ値を計画的に交番させる）である。後者の方法は、任意のリンク（送信器及び受信器対の間のリンク）における中断がホストへ向かって上流側に容易に伝搬できる反復的な環境において良好に作動する利点を有する。
【０３５６】
本段落に先立つ２つの段落において説明した方式は、以下の方式において後方互換である。「新たな」送信器は、「旧」受信器に逆効果を与えることなく、この方式を採用できる。「新たな」送信器は、この方式を採用できるが、「旧」送信器と共に使用するときは、検証を可能にすることはできない。「旧」送信器及び受信器は、適宜な方式におけるデータ経路へ単純に傍受させることにより、この機能を外部ロジックへ容易に加えることができる。ーバーサンプルされたピクセルクロック（これは代表的にはＴＭＤＳコアプロセッサ（例えば図１３の送信器１００のプロセッサ１１４）における他の目的のために生成される）を用い、これは、解像度における１０ｘ或いは３０ｘもの改良を生成することができるが、更に複雑な回路系が必要であり、これら高解像度測定をリンクを通じて移送するのに適切なフォーマットを有するパケットの使用が必要となる。また、受信器は付加的な情報を使用するように構成する必要がある。
【０３５７】
後方互換性が重要でないならば、既知のデータパターンを何らかの方式でビデオピクチュアに影響しない他の方式で採用することができる。例えば、特殊な「テスト」パケットはデータストリームへ挿入できるか、又は「テスト」データを他のパケット又は場所へ挿入することができる。ビデオラインは「テスト」データに適合するように拡張させて、次いで収縮させて受信器内の初期のサイズに戻すことができる。
【０３５８】
本発明の特定の形態を本明細書に図示して説明したが、本発明は請求項によって規定されるものであって、説明及び図示した特定の実施形態に限定されるものではないことを理解されたい。
【図面の簡単な説明】
【０３５９】
【図１】図１は、ディジタルビジュアルインターフェース（ＤＶＩ）リンクを含む従来のシステムのブロック図である。
【図２】図２は本発明のシステムの第１実施形態のブロック図である。
【図３】図３は、制御データピリオド中に「補助プリアンブル」及び「ビデオプリアンブル」部分で伝送されるデータパターンと、本発明の実施形態において上述の補助プリアンブル及びビデオプリアンブル部分の後に伝送される保護帯域コードワードを示す表である。
【図４Ａ】図４Ａは、本発明の好ましい実施形態で用いられる発明に係るコードワード（２つの保護帯域ワードを含む）の１７個のセットの第１及び第２部分をそれぞれ示す表である。この表は、これらの実施形態により設計された受信器により上述の１７個のコードワードの各々にマップされる他のコードワードも示す。図４Ａ及び４Ｂを総称して図４と称するものとする。
【図４Ｂ】図４Ｂは、本発明の好ましい実施形態で用いられる発明に係るコードワード（２つの保護帯域ワードを含む）の１７個のセットの第１及び第２部分をそれぞれ示す表である。この表は、これらの実施形態により設計された受信器により上述の１７個のコードワードの各々にマップされる他のコードワードも示す。図４Ａ及び４Ｂを総称して図４と称するものとする。
【図５】図５は本発明のシステムの一実施形態の制御データピリオド及びデータアイランドの期間中に送信器に入力される信号及びそれに応答して当該システムのＴＭＤＳリンクを通じて伝送されるエンコードされた信号のタイミング図である。
【図６】図６は本発明のシステムの一実施形態の制御データピリオドのビデオプリアンブル部分（及び後続のアクティブビデオピリオド）において送信器に入力される信号及びそれに応答して当該システムのＴＭＤＳリンクを通じて伝送されるエンコードされた信号のタイミング図である。
【図７】図７は本発明の幾つかの実施形態により受信されたコードワードのクラスタ（例えば、クラスタＳａ及びＳｂ）の個々の伝送されたコードワード（例えば、コードワードａ及びｂ）に対するマッピング図である。
【図８】図８は本発明の好ましい実施形態におけるフォーマットの模式図であり、ここではビデオデータ（及び保護帯域）がアクティブビデオピリオドにおいて伝送され、データ（及び保護帯域）がデータアイランド期間中に伝送され、プリアンブルワード及び制御ワードが制御データピリオドにおいて伝送される。
【図９】図９は本発明の好ましい実施形態においてデータが（データアイランド期間中に）パケットで伝送されるフォーマットの模式図である。
【図９Ａ】図９Ａはパケット化データに含まれるＢＣＨパリティビットを生成して伝送する回路であって、本発明の１つの好ましい実施形態に含まれる回路の模式図である。
【図９Ｂ】図９Ｂはパケット化データに含まれるＢＣＨパリティビットを生成して伝送する回路であって、本発明の１つの好ましい実施形態に含まれる回路の模式図である。
【図９Ｃ】図９Ｃは本発明の１つの好ましい実施形態に含まれ、パケット化データからシンドロームを生成する回路の模式図である。
【図９Ｄ】図９Ｄは本発明の１つの好ましい実施形態に含まれ、パケット化データからシンドロームを生成する回路の模式図である。
【図１０】図１０は本発明の幾つかの実施形態におけるフォーマットのタイミング図であり、ここではＲＧＢビデオデータがＴＭＤＳリンクを通じて伝送される。
【図１１】図１１は本発明の幾つかの実施形態におけるフォーマットのタイミング図であり、ここではＹＣｂＣｒ４：４：４ビデオデータがＴＭＤＳリンクを通じて伝送される。
【図１２】図１２は本発明の幾つかの実施形態におけるフォーマットのタイミング図であり、ここではＹＣｂＣｒ４：２：２ビデオデータがＴＭＤＳリンクを通じて伝送される。
【図１３】図１３は本発明の送信器の好ましい実施形態のブロック図である。
【図１３Ａ】図１３Ａはデータアイランドをアクティブ期間相互間に挿入すべきか否かを決定する本発明の送信器の幾つかの実施形態に採用された回路系のブロック図である。
【図１３Ｂ】図１３Ｂは図１３Ａの回路により操作中に受信及び生成される幾つかの信号のタイミング図である。
【図１３Ｃ】図１３Ｃはアクティブビデオピリオド相互間にデータアイランドを挿入する本発明の送信器の幾つかの実施形態形態に採用された回路系のブロック図である。
【図１４】図１４は本発明の受信器の好ましい実施形態のブロック図である。
【図１５】図１５は本発明のシステムの代表的な実施形態に採用された補助データクロック伝送及び再生回路系のブロック図である。
【図１６】図１６は本発明の受信器の代表的な実施形態に採用された補助データクロック再生回路系のブロック図である。
【図１７】図１７は本発明のシステム（又はデータがシリアルリンクを通じて伝送される他のシステム）の幾つかの実施形態により実施可能なリンク正常性検証操作のタイミング図である。
【図１８】図１８は本発明のシステム（又はデータがシリアルリンクを通じて伝送される他のシステム）の幾つかの実施形態により実施可能なリンク正常性検証操作のタイミング図である。
【図１９】図１９は本発明のシステム（又はデータがシリアルリンクを通じて伝送される他のシステム）の幾つかの実施形態により実施可能なリンク正常性検証操作のタイミング図である。
【図２０】図２０は本発明のシステム（又はデータがシリアルリンクを通じて伝送される他のシステム）の幾つかの実施形態により実施可能なリンク正常性検証操作のタイミング図である。
【図２１】図２１は本発明のシステム（又はデータがシリアルリンクを通じて伝送される他のシステム）の幾つかの実施形態により実施可能なリンク正常性検証操作のタイミング図である。
【図２２】図２２は本発明の送信器へ表明できるオーディオ及びピクセルクロックのタイミング図である。オーディオ及びピクセルクロックは完全な同期ではないように示してある。
【図２３】図２３は本発明のシステムの好ましい実施形態により生成された信号のタイミング図であり、再同期可能な送信器及び受信器計数によりＣＴＳを如何に計数するかを示す図である。
【図１】
2005514836.tif 000003
【図２】
2005514836.tif 000004
【図３】
2005514836.tif 000005
【図４Ａ】
2005514836.tif 000006
【図４Ｂ】
2005514836.tif 000007
【図５】
2005514836.tif 000008
【図６】
2005514836.tif 000009
【図７】
2005514836.tif 000010
【図８】
2005514836.tif 000011
【図９】
2005514836.tif 000012
【図９Ａ】
2005514836.tif 000013
【図９Ｂ】
2005514836.tif 000014
【図９Ｃ】
2005514836.tif 000015
【図９Ｄ】
2005514836.tif 000016
【図１０】
2005514836.tif 000017
【図１１】
2005514836.tif 000018
【図１２】
2005514836.tif 000019
【図１３】
2005514836.tif 000020
【図１３Ａ】
2005514836.tif 000021
【図１３Ｂ】
2005514836.tif 000022
【図１３Ｃ】
2005514836.tif 000023
【図１４】
2005514836.tif 000024
【図１５】
2005514836.tif 000025
【図１６】
2005514836.tif 000026
【図１７】
2005514836.tif 000027
【図１８】
2005514836.tif 000028
【図１９】
2005514836.tif 000029
【図２０】
2005514836.tif 000030
【図２１】
2005514836.tif 000031
【図２２】
2005514836.tif 000032
【図２３】
2005514836.tif 000033
【国際調査報告】
2005514836.tif 000034