(57)【要約】直列化及び非直列化回路が、クロスポイントスイッチにより経路付けするためにプログラマブルロジックデバイスの入力及び出力信号をグループ化するようにエミュレータ回路基板に提供される。一例においては、プログラマブルロジックデバイスの入力及び出力信号は仮想相互接続のタイムマルチプレクスされた信号である。静的又は動的にスケジュールされた動作のためにクロスポイントスイッチを構成することが可能である。
2005509272.tif 000002
【特許請求の範囲】
【請求項１】
回路エミュレータの１つ又はそれ以上の回路基板において備えられるエミュレータ回路であって：
第１プログラマブルロジックデバイス及び第２プログラマブルロジックデバイスであって、前記第１プログラマブルロジックデバイスは出力信号を提供するためのピンを有し、前記第２プログラマブルロジックデバイスは入力信号を受信するためのピンを有する、第１プログラマブルロジックデバイス及び第２プログラマブルロジックデバイス；
前記第１プログラマブルロジックデバイスの前記ピンに結合され、前記第１プログラマブルロジックデバイスから前記出力信号を受信し、且つ直列化データストリームを提供する、シリアライザ；
前記クロスポイントスイッチの第１入力／出力ピンにおいて前記直列化データストリームを受信し、且つ前記クロスポイントスイッチの第２入力／出力ピンに前記データストリームを経路付けする、クロスポイントスイッチ；並びに
前記クロスポイントスイッチの前記第２入力／出力ピンと前記第２プログラマブルロジックデバイスの前記ピンとに結合され、前記クロスポイントスイッチから前記データストリームを受信し、且つ前記入力信号として前記第２プログラマブルロジックデバイスの前記ピンに前記データストリームを非直列化する、デシリアライザ；
から構成されることを特徴とするエミュレータ回路。
【請求項２】
請求項１に記載のエミュレータ回路であって、各々のプログラマブルロジックデバイスにおける選択ピンは入力信号を受信し且つ出力信号を供給するために構成され、各々のプログラマブルロジックデバイスの前記選択ピンにおける前記信号はシリアライザ／デシリアライザ集積回路により直列化及び非直列化される、ことを特徴とするエミュレータ回路。
【請求項３】
請求項１に記載のエミュレータ回路を含むエミュレータであって、前記エミュレータは：
ユーザ回路から第１回路区分と第２回路区分とを合成するための回路パーティショナ；並びに
（ａ）前記第１プログラマブルロジックデバイスにおける前記第１回路区分と前記第２プログラマブルロジックデバイスにおける前記第２回路区分、及び（ｂ）前記第１入力／出力ピンと前記第２入力／出力ピンとの間の前記データストリームを経路付けするための前記クロスポイントスイッチ、から構成されるコンフィギュラ；
から構成されることを特徴とするエミュレータ。
【請求項４】
請求項３に記載のエミュレータであって、前記コンフィギュラは前記第１回路区分と第２回路区分との間に仮想相互接続を提供するために前記第１プログラマブルロジックデバイス及び第２プログラマブルロジックデバイスから更に構成される、ことを特徴とするエミュレータ。
【請求項５】
請求項３に記載のエミュレータであって、前記コンフィギュラは前記第１回路区分と第２回路区分の各々の入力／出力信号に専用の信号経路を提供するために前記第１プログラマブルロジックデバイス及び第２プログラマブルロジックデバイスから更に構成される、ことを特徴とするエミュレータ。
【請求項６】
請求項３に記載のエミュレータであって、前記コンフィギュラは静的動作のための前記クロスポイントスイッチから構成される、ことを特徴とするエミュレータ。
【請求項７】
請求項３に記載のエミュレータであって、前記コンフィギュラは動的動作のための前記クロスポイントスイッチから構成される、ことを特徴とするエミュレータ。
【請求項８】
ユーザ回路から第１回路区分と第２回路区分とを合成する段階；並びに
第１プログラマブルロジックデバイスにおける前記第１回路区分と第２プログラマブルロジックデバイスにおける前記第２回路区分とを構成する段階であって、前記構成する段階は第１プログラマブルロジックデバイスの出力信号として前記第２回路区分のためにデザインされた前記第１回路区分の出力信号を提供し、且つ前記第２プログラマブルロジックデバイスへの入力信号として前記第２回路区分の入力信号を提供する段階；
直列化データストリームを提供するために前記第１プログラマブルロジックデバイスの前記出力信号を直列化する段階；
前記クロスポイントスイッチの第１入力／出力ピンから前記クロスポイントスイッチの第２入力／出力ピンに前記直列化データストリームを経路付けするためにクロスポイントスイッチを構成する段階；並びに
前記第２プログラマブルロジックデバイスの前記入力信号として前記クロスポイントスイッチから前記データストリームを非直列化する段階；
から構成されることを特徴とする方法。
【請求項９】
請求項８に記載の方法であって、前記第１プログラマブルロジックデバイス及び第２プログラマブルロジックデバイスは入力信号を受信し且つ出力信号を供給するために各々構成され、前記第１プログラマブルロジックデバイス及び第２プログラマブルロジックデバイス各々の信号の前記直列化及び非直列化はシリアライザ／デシリアライザ集積回路により実行される、ことを特徴とする方法。
【請求項１０】
請求項８に記載の方法であって、前記構成する段階は前記第１プログラマブルロジックデバイスと第２プログラマブルロジックデバイスに前記第１回路区分と第２回路区分との間の仮想相互接続を提供する、ことを特徴とする方法。
【請求項１１】
請求項８に記載の方法であって、前記構成する段階は前記第１プログラマブルロジックデバイスと第２プログラマブルロジックデバイスに前記第１回路区分と第２回路区分の各々の入力／出力信号のための専用信号経路を提供する、ことを特徴とする方法。
【請求項１２】
請求項８に記載の方法であって、前記クロスポイントスイッチの前記構成する段階は静的動作のための前記クロスポイントスイッチから構成される、ことを特徴とする方法。
【請求項１３】
請求項８に記載の方法であって、前記クロスポイントスイッチを前記構成する段階は動的動作のための前記クロスポイントスイッチから構成される、ことを特徴とする方法。
【請求項１４】
第１プログラマブルロジックデバイスと第２プログラマブルロジックデバイスであって、（ａ）前記第１プログラマブルロジックデバイスは、前記第１プログラマブルロジックデバイスにおいて構成可能であるユーザ回路から出力信号を受信し且つ前記プログラマブルロジックデバイスの入力／出力ピンにおいてデータストリームを提供するために前記出力信号を直列化するように構成可能であるシリアライザを含み、及び、（ｂ）前記第２プログラマブルロジックデバイスは、前記第２プログラマブルロジックデバイスの入力／出力ピンから前記直列化データストリームを受信し且つ前記第２プログラマブルロジックデバイスにおいて構成可能であるユーザ回路への入力信号として前記データストリームを非直列化するようにデシリアライザを含む、第１プログラマブルロジックデバイスと第２プログラマブルロジックデバイス；並びに
前記第２プログラマブルロジックデバイスの前記入力／出力ピンに結合された前記クロスポイントスイッチの第２入力／出力ピンに前記データストリームを経路付けするように構成かのうであり且つ前記クロスポイントスイッチの第１入力／出力ピンにおいて前記第１プログラマブルロジックデバイスの前記入力／出力ピンから前記データストリームを受信する、クロスポイントスイッチ；
から構成されることを特徴とするエミュレータ回路。
【請求項１５】
請求項１４に記載のエミュレータ回路を含むエミュレータであって：
第１回路区分と第２回路区分とをユーザ回路から合成するための回路パーティショナ；並びに
（ａ）前記第１プログラマブルロジックデバイスにおける前記第１回路区分と前記第２プログラマブルロジックデバイスにおける前記第２回路区分、及び（ｂ）前記第１入力／出力ピンと前記第２入力／出力ピンとの間の前記データストリームを経路付けするための前記クロスポイントスイッチから構成される、コンフィギュラ；
から構成されることを特徴とするエミュレータ。
【請求項１６】
請求項１４に記載のエミュレータであって、前記コンフィギュラは前記第１回路区分と第２回路区分との間の仮想相互接続を提供するために前記第１プログラマブルロジックデバイスと第２プログラマブルロジックデバイスとから更に構成される、ことを特徴とするエミュレータ。
【請求項１７】
請求項１４に記載のエミュレータであって、前記コンフィギュラは前記第１回路区分と第２回路区分との間の各々の入力／出力信号のための専用の信号経路を前記第１プログラマブルロジックデバイスと第２プログラマブルロジックデバイスに提供する、ことを特徴とするエミュレータ。
【請求項１８】
請求項１４に記載のエミュレータであって、前記コンフィギュラは静的動作のための前記クロスポイントスイッチから構成される、ことを特徴とするエミュレータ。
【請求項１９】
請求項１４に記載のエミュレータであって、前記コンフィギュラは動的動作のための前記クロスポイントスイッチから構成される、ことを特徴とするエミュレータ。
【請求項２０】
ユーザ回路から第１回路区分と第２回路区分とを合成する段階；
第１プログラマブルロジックデバイスにおける第１回路区分と第２プログラマブルロジックデバイスにおける第２回路区分とを構成する段階であって、前記構成する段階は、前記第１プログラマブルロジックデバイスの入力／出力ピンにおいて提供される直列化データストリームとして前記第２回路区分のために指定された前記第１回路区分の出力信号を直列化するために前記第１プログラマブルロジックデバイスにシリアライザを提供する手順と、前記第２回路区分の入力信号として前記第２プログラマブルロジックデバイスの入力／出力ピンにおいて受信される前記直列化データストリームを非直列化するために前記第２プログラマブルロジックデバイスにデシリアライザを提供する手順と、を含む段階；並びに
前記第２プログラマブルロジックデバイスの前記入力／出力ピンに結合された前記クロスポイントスイッチの第２入力／出力ピンに前記第１プログラマブルロジックデバイスの前記入力／出力ピンに結合された前記クロスポイントスイッチの第１入力／出力ピンから前記直列化データストリームを経路付けするためにクロスポイントスイッチを構成する段階；
から構成されることを特徴とする方法。
【請求項２１】
請求項２０に記載の方法であって、前記構成する段階は前記第１回路区分と第２回路区分との間の仮想相互接続を前記第１プログラマブルロジックデバイスと第２プログラマブルロジックデバイスとに提供する、ことを特徴とする方法。  
【請求項２２】
請求項２０に記載の方法であって、前記構成する段階は前記第１回路区分と第２回路区分との間の各々の入力／出力信号のための専用信号経路を前記第１プログラマブルロジックデバイスと第２プログラマブルロジックデバイスに提供する、ことを特徴とする方法。  
【請求項２３】
請求項２０に記載の方法であって、前記クロスポイントスイッチを前記構成する段階は静的動作のための前記クロスポイントスイッチから構成される、ことを特徴とする方法。
【請求項２４】
請求項２０に記載の方法であって、前記クロスポイントスイッチを前記構成する段階は動的動作のための前記クロスポイントスイッチから構成される、ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路のハードウェアエミュレーションに関する。本発明は、特に、プログラマブルロジックデバイス間の直列化相互接続を用いて実行されるエミュレータ構成に関する。
【背景技術】
【０００２】
集積回路のハードウェアエミュレーションは、複雑な論理回路のデザインプロセスにおいて広範囲にわたって利用される方法である。ハードウェアエミュレータは複雑な論理回路を実現するための基板を提供する。一般に、エミュレータは、基板のビルディングブロックとして、１つ又はそれ以上の相互接続がなされた回路基板を含む。各々の回路基板において、数多くの相互接続がなされたプログラマブルロジックデバイスは、複雑な論理回路の選択された部分を実行するために備えられる。ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）はハードウェアエミュレータにおいてみられる殆どの一般のプログラマブルロジックデバイス（ＰＬＤ）である。ハードウェアエミュレータは、エンジニアリングワークステーションのようなホストプロセッサにおいて機能するソフトウェアにより制御される。
【０００３】
複雑な論理回路のハードウェアエミュレーションを達成するために、設計者は、ハードウェア記述言語における論理回路の言語を提供する。現在のハードウェアエミュレータにおいては、論理回路の言語は、動作レベルの言語、レジスタトランスファレベル（ＲＴＬ）言語（例えば、ｖｅｒｕｌｏｇ又はＶＨＤＬ言語）、又はロジックゲートレベルのネットリストとして備えられる。動作レベル言語又はＲＴＬレベル言語が用いられる場合、回路のためのロジックゲートレベル言語が合成される。ロジックゲートレベル言語から論理回路は区分される。各々の区分は具現化のためにＰＬＤに割り当てられる。異なるＰＬＤにおいて実行される区分間の信号はＰＬＤのピンを通して送信される。そのような信号の経路付けをするための物理信号経路は、ＰＬＤが各々の回路基板においてどのようにレイアウトされ相互接続されているか、及び回路基板がどのように相互接続されているかに依存する。エミュレータの一部においては、一部のクロスバースイッチが、ＰＬＤ間の信号の経路付けをするために備えられる。他のエミュレータにおいては、各々のＰＬＤは、所定の相互接続構成に従って、固定された数の他のＰＬＤに直接接続され、且つ他の数のＰＬＤには間接的に接続される。しばしば、異なるＰＬＤにおいて実行される区分間の信号は１つ又はそれ以上の中間ＰＬＤを経由して経路付けされる。
【０００４】
複数のＰＬＤにおいて実行される大きい論理回路においては、ＰＬＤのピンは、過度の信号遅延を回避するためで及びＰＬＤにおける資源の高い利用効率を維持するために注意深く割り当てられなければならない希少資源となる。区分配置と信号の経路のための複雑なアルゴリズムが、これらの目的を達成するために考え出される。しかしながら、回路配置と信号経路を簡略化するＰＬＤとそれらに関連する相互接続回路の構造構成が求められている。
【発明の開示】
【課題を解決するための手段】
【０００５】
本発明に従って、エミュレータはユーザの回路から回路区分を合成する。回路区分は、１つ又はそれ以上のエミュレータ回路基板のプログラマブルロジックデバイスにおいて構成される。本発明の一実施形態に従って、他の回路区分のために設計された１つの回路区分の出力信号は第１プログラマブルロジックデバイスの出力信号として提供され、第２プログラマブルロジックデバイスにおいて実行される他の回路区分においては、入力信号は第２プログラマブルロジックデバイスの入力信号からその回路区分において受信される。第１プログラマブルロジックデバイスの出力信号は、直列化されたデータストリームを提供するために直列化され、クロスポイントスイッチにおいて受信される。クロスポイントスイッチは、入力／出力ピンの１つから他の入力／出力ピンの１つに直列化されたデータストリームの経路付けをする。次いで、データストリームは、第２プログラマブルロジックデバイスの入力信号として非直列化される。クロスポイントスイッチは、１つ又はそれ以上のプログラマブルロジックデバイスとして同じ回路基板に備えられることが可能であるが、又、別の回路基板に備えられることも可能である。
【０００６】
本発明の一実施形態において、直列化回路と非直列化回路の両方を、プログラマブルロジックデバイスにおける回路区分の出力信号を直列化するため及び入力信号を非直列化するために備える。
【０００７】
本発明の一実施形態において、シリアライザ／デシリアライザ集積回路は、各々のプログラマブルロジックデバイスのために、信号の入力と出力の直列化と非直列化を提供する。シリアライザ／デシリアライザ集積回路は、第１及び第２プログラマブルロジックデバイス又はクロスポイントスイッチとして同じ回路基板又は異なる回路基板に備えられることが可能である。他の実施形態においては、１つ以上のシリアライザ／デシリアライザが、各々のプログラマブルロジックデバイスの機能をサポートするために備えられることができる。
【０００８】
本発明の一実施形態において、各々のプログラマブル論理回路の入力信号と出力信号は、ユーザの回路の回路区分間の仮想相互接続を実行するために用いられるピンにおいて供給される。他の実施形態においては、専用のピンが各々の入力信号又は出力信号に備えられる。
【０００９】
クロスポイントスイッチは、それぞれの静的又は動的で定期的な動作のために構成されることができる。
【００１０】
本発明に従ったエミュレーションのためのシステムは、１つ又はそれ以上の基板において、（ａ）第１プログラマブルロジックデバイス及び第２プログラマブルロジックデバイスであって、第１プログラマブルロジックデバイスは出力信号を供給するために構成可能であるピンを有し、第２プログラマブルロジックデバイスは入力信号を受信するために構成されたピンを有する、第１プログラマブルロジックデバイス及び第２プログラマブルロジックデバイスと、（ｂ）第１プログラマブルロジックデバイスから出力信号を受信し且つ直列化されたデータストリームを供給するシリアライザと、（ｃ）クロスポイントスイッチの第１入力／出力ピンにおける直列化データストリームを受信し且つクロスポイントスイッチの第２入力／出力ピンにデータストリームを経路付けるクロスポイントスイッチと、（ｄ）クロスポイントスイッチからデータストリームを受信し且つ第２プログラマブルロジックデバイスのピンにデータストリームを非直列化するデシリアライザと、から構成される。
【００１１】
本発明は、以下、図面を参照しながら詳述する考慮事項についてよく理解されるであろう。
【発明を実施するための最良の形態】
【００１２】
本発明は、エミュレートされる回路の回路配置と信号の経路付けを簡単化するハードウェアエミュレータの方法及び機構を提供する。図１は、本発明の実施形態に従って、複雑な論理回路をエミュレートするためのシステムについて模式的に表している。システム１００は、ＰＬＤ１０１及び１０２により図１に示される多数のＰＬＤ（例えば、ＦＰＧＡ）を含んでいる。動作の間に、ユーザの回路は、回路区分１０３ａ及び１０３ｂにより図１に表されるように、ＰＬＤにおいて区分され且つ構成される。本発明のこの実施形態において、受信され且つ送信された各々のＰＬＤの信号は、米国特許第５，８５４，７５２号明細書及び米国特許第５，７６１，４８４号明細書において開示されているような実際上の相互接続を用いて供給される。仮想相互接続において、他のＰＬＤにおける回路区分のためにデザインされた回路区分からのユーザ出力信号は構成ＰＬＤの入力／出力（Ｉ／Ｏ）ピンにマルチプレクサによりタイムマルチプレクスされる。例えば、図１において、回路区分１０４ｂのためにデザインされたＰＬＤ１０１における回路区分１０３ａからのユーザ出力信号１０４ａは、ＰＬＤ１０１のＩ／Ｏピンにマルチプレクサ１０５ａによりタイムマルチプレクスされる。そおＩ／Ｏピンにおいてそのようにタイムマルチプレクスされた信号を受信するＰＬＤは、目的の回路区分へのユーザ入力信号として受信信号をデマルチプレクスする。例えば、図１において、ＰＬＤ１０１の入力及び出力ピン１０７ａにおいて受信されたタイムマルチプレクス信号は、回路区分１０３ａへのユーザ信号１０８ａとしてデマルチプレクサ１０６ａによりデマルチプレクスされる。“バーチャルクロック”に従うステートマシンはマルチプレクス動作及びデマルチプレクス動作のタイミングを制御する。マルチプレクサ、デマルチプレクサ及びステートマシンは、一般に、ＰＬＤにおいて合成され且つ構成される。仮想相互接続に関連する種々の特徴は、米国特許第６，１０４，２１０号明細書、米国特許第６，０６１，５１１号明細書、米国特許第５，６５９，７１６号明細書、米国特許第５，６４９，１７６号明細書、米国特許第５，８５０，５３７号明細書、米国特許第５，８４７，５７８号明細書及び米国特許第５，８０２，３４８号明細書に説明されている。これらの特許明細書の開示は、仮想相互接続に関する背景情報として、本願に引用して援用する。
【００１３】
ＩＫＯＳ  Ｓｙｓｔｅｍｓ社（米国、カリフォルニア州、サンノゼ市）製のＶＳｔａｔｉｏｎプロダクトのような、仮想相互接続を実行する既存のハードウェアエミュレータにおいて、エミュレータ基板におけるＰＬＤのピンは、エミュレータ基板における固定導体により相互接続されている。ＰＬＤおよび固定胴体の種々の構成は、上述の参照文献により援用された米国特許において見つけることができる。しかしながら、本発明に従って、固定導体を用いるというより、図１に示す本発明の実施形態は、導体１１１にＰＬＤ１０２のために指定されたＰＬＤ１０１のＩ／Ｏピン１０７ａの仮想相互接続出力信号を直列化し、クロスポイントスイッチ１１２のＩ／Ｏピンに連結される。クロスポイントスイッチ１１２は、導体１１５に直列化されたフォームで導体１１１において受信される信号を経路付けし、次いで、ＰＬＤ１０２のＩ／Ｏピン１０７ｂに指定される。ＰＬＤ１０２のＩ／Ｏピンにおいて受信された信号は、仮想相互接続のための従来の方法で回路区分１０３ｂのユーザ入力信号１０８ｂにデマルチプレクスされる。同様に、ＰＬＤ１０１のために指定されたＰＬＤ１０２のＩ／Ｏポイント１０７ｂにおける仮想相互接続の出力信号は、導体１１１にクロスポイントスイッチ１１２により経路付けされるために導体１１５に直列化される。次いで、経路付けされた信号はＰＬＤ１０１のＩ／Ｏピン１０７ａに非直列化される。クロスポイントスイッチ１１２は多くのＰＬＤに接続される。必要に応じて、ハードウェアエミュレータにおける何れかのＰＬＤからの信号がハードウェアエミュレータにおける他の何れかのＰＬＤに経路付けされることができるように、付加的なクロスポイントスイッチを備えることができる。ＰＬＤ１０１及び１０２、シリアライザ１１０／デシリアライザ１１４並びにクロスポイントスイッチ１１２は、同じ回路基板又は異なる回路基板に備えられることが可能である。クロスポイントスイッチの動作を、ステートマシン（図１においてステートマシン１３により示されている）により制御することができる。更に、クロスポイントスイッチ１１２の構成は、“静的”（即ち、ハードウェアエミュレータにおいて実行される各々のネットリストのためのコンパイル時間に固定される）又は動的（即ち、コンパイルされたスケジューリングプロセスを機能させるステートマシンに従って提供される）にすることが可能である。仮想相互接続をスケジューリングするための技術を、クロスポイントスイッチ１１２により経路付けされた信号の動的スケジューリングにおいて、用いることができる。一部の環境においては、各々の直列化されたデータストリームが信号プログラマブルロジックデバイスのみから由来する信号のみを含むとき、制御構造は著しく単純化され、１つの目的のプログラマぶるロジックデバイスのためのみに指定される。他の環境においては、異なるＰＬＤからのデータを、直列化されたデータストリームに結合することができる。
【００１４】
図１に示した本発明の実施形態において、直列化及び非直列化（シリアライザ／デシリアライザ（“ｓｅｒｄｅｓ”）１１０）を、Ａｐｐｌｉｅｄ  Ｍｉｃｒｏ  Ｃｉｒｃｕｉｔ  Ｃｏｒｐｅｒａｔｉｏｎ（米国カリフォルニア州サンディエゴ市）製のＳ２００４集積回路のような直列のバックプレーン装置により実行することができる。Ｓ２００４集積回路は、入力クロック信号から高速クロックを生成する位相固定ループ回路を含み、入力データを直列化するために高速クロックを用いる。１つの実行においては、高速クロックは、非直列化に関して回復されるデータストリームに組み込まれる。更に、クロスポイントスイッチ１１２は、Ａｐｐｌｉｅｄ  Ｍｉｃｒｏ  Ｃｉｒｃｕｉｔｓ  Ｃｏｒｐｏｒａｔｉｏｎ（米国、カリフォルニア州、サンディエゴ市）製のＳ２０１６又はＳ２０２５のようなクロスポイントスイッチ集積回路により提供されることができる。
【００１５】
又、ｓｅｒｄｅｓ１１０は、ＰＬＤ１０１及び１０２において集積され且つ構成可能な資源として提供されることが可能であり、ＰＬＤにおけるユーザ回路が構成される同じときに、ソフトウェアにより割り当てられ且つ構成されることが可能である。そのような集積回路は、例えば、ＲｏｃｋｅｔＣｈｉｐ社により実施許諾を得たようなシリアライザ／デシリアライザ回路を用いて、従来のＦＰＧＡ（例えば、Ｘｉｌｉｎｘ社製のＦＰＧＡ回路）を集積する。例えば、図２は複雑な論理回路をエミュレートするためのシステム２００を模式的に示しており、シリアライザ２１０／デシリアライザ２１４はプログラマブルロジックデバイス２０１及び２０２それぞれに集積される。（図１及び２において、それらの図の間の一致性を容易にし、以下の詳細な説明を簡単化するために、同じ構成要素は同じ参照番号を割り当てている。）
以上の詳細な説明は、本発明の特定の実施形態について示したものであり、それらに限定することを意図していない。本発明の請求項の範囲内の多数の修正及び変形が可能である。例えば、上述の図１における本発明の実施形態は、直列のデータストリームが仮想相互接続からの出力データをグループ分けすることを示しているが、本発明を実行するために仮想相互接続は必要ではない。コンフィギュラは回路区分の各々の入力／出力信号を専用の信号経路に供給することができる。本発明については添付した請求の範囲に述べる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に従って、シリアライザ１１０／デシリアライザ１１４及びクロスポイントスイッチ１１２を含む複雑な論理回路をエミュレートするためのシステム１００を模式的に示す図である。
【図２】複雑な論理回路をエミュレートするためのシステム２００であって、シリアライザ２１０／デシリアライザ２１４がプログラマブルロジックデバイス２１０及び２０２それぞれに集積される、システム２００を模式的に示す図である。
【図１】
2005509272.tif 000003
【図２】
2005509272.tif 000004
【国際調査報告】
2005509272.tif 000005
2005509272.tif 000006