(57)【要約】  本発明は、絶縁層において設けられた溝において第１導体を設け、前記絶縁層及び前記第１導体を平坦化するステップと、前記絶縁層及び前記第１導体の平坦化された上側表面上に材料層を形成するステップと、前記材料層の上側部分を平坦化し、前記絶縁層及び第１導体上の前記材料層の下側部分をそのまま残すステップとを含むメモリセルの一部を製造する方法を提供する。
2005514764.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの一部を製造する方法において、
基板上に絶縁層を形成するステップと、
前記絶縁層において溝を形成するステップと、
前記溝に第１導電材料に対する第１バリア層を配置するステップと、
前記第１導電材料の層を前記溝において形成するステップと、
前記層の上側表面を平坦化するステップと、
前記層上に第２導電材料の層を形成するステップと、
前記第２導電材料の層の上側表面を除去し、前記第２導電材料の層の上側表面を平坦化し、前記第２導電材料の層の下側部分を前記第１導電材料の層上にそのまま残すステップとを含むことを特徴とする方法。
【請求項２】
請求項１に記載の方法において、前記第１バリア層は、タンタル（Ｔａ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）及びクロム（Ｃｒ）から成るグループから選択されることを特徴とする方法。
【請求項３】
請求項１に記載の方法において、前記第２導電材料の層は、タンタル（Ｔａ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）及びクロム（Ｃｒ）から成るグループから選択されることを特徴とする方法。
【請求項４】
請求項１に記載の方法において、前記第２導電材料の層は、抵抗材料であることを特徴とする方法。
【請求項５】
請求項１に記載の方法において、前記第１及び第２導電材料の層は、タンタル（Ｔａ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）及びクロム（Ｃｒ）から成るグループから選択されることを特徴とする方法。
【請求項６】
請求項１に記載の方法において、前記絶縁層は、ＢＰＳＧ、ＳｉＯ、ＳｉＯ２、Ｓｉ３Ｎ４及びポリイミドから成るグループから選択されることを特徴とする方法。
【請求項７】
請求項１に記載の方法において、前記第１バリア層は、約５ｎｍないし約２０ｎｍの厚さに形成されることを特徴とする方法。
【請求項８】
請求項１に記載の方法において、前記第２導電材料の層は、約５ｎｍないし約２０ｎｍの厚さに形成されることを特徴とする方法。
【請求項９】
請求項１に記載の方法において、前記第２導電材料の層の上側部分は、化学機械研磨によって除去されることを特徴とする方法。
【請求項１０】
メモリセルの一部を製造する方法において、
絶縁層において設けられた溝において第１導体を形成するステップと、
前記絶縁層及び前記第１導体の上側部分を平坦化し、この平坦化は前記導体の粗くなった上側表面を残すステップと、
前記絶縁層及び前記第１導体の平坦化された上側表面上に材料層を形成するステップと、
前記材料層の上側部分を平坦にし、前記絶縁層及び前記第１導体上の前記材料層の下側部分をそのまま残すステップとを含むことを特徴とする方法。
【請求項１１】
請求項１０に記載の方法において、前記材料層は、タンタル（Ｔａ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）及びクロム（Ｃｒ）から成るグループから選択されることを特徴とする方法。
【請求項１２】
請求項１０に記載の方法において、前記材料層は、抵抗材料であることを特徴とする方法。
【請求項１３】
請求項１０に記載の方法において、前記絶縁層は、ＢＰＳＧ、ＳｉＯ、ＳｉＯ２、Ｓｉ３Ｎ４及びポリイミドから成るグループから選択されることを特徴とする方法。
【請求項１４】
請求項１０に記載の方法において、前記材料層は、約５ｎｍないし約２０ｎｍの厚さに形成されることを特徴とする方法。
【請求項１５】
請求項１０に記載の方法において、前記材料層の上側部分は、化学機械研磨によって除去されることを特徴とする方法。
【請求項１６】
メモリセルの一部を製造する方法において、
基板の絶縁層上に第１導電層を形成するステップと、
前記層の上側表面を平坦化し、この平坦化は前記導電層の粗くなった上側表面を残すステップと、
前記層の平坦化された上側表面上に材料層を形成するステップと、
前記材料層の上側部分を平坦化し、前記導電層上の前記材料層の下側部分をそのまま残すステップとを含むことを特徴とする方法。
【請求項１７】
請求項１６に記載の方法において、前記材料層は、タンタル（Ｔａ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）及びクロム（Ｃｒ）から成るグループから選択されることを特徴とする方法。
【請求項１８】
請求項１６に記載の方法において、前記材料層は、抵抗材料であることを特徴とする方法。
【請求項１９】
請求項１６に記載の方法において、前記絶縁層は、ＢＰＳＧ、ＳｉＯ、ＳｉＯ２、Ｓｉ３Ｎ４及びポリイミドから成るグループから選択されることを特徴とする方法。
【請求項２０】
請求項１６に記載の方法において、前記材料層は、約５ｎｍないし約２０ｎｍの厚さに形成されることを特徴とする方法。
【請求項２１】
請求項１６に記載の方法において、前記材料層の上側部分は、化学機械研磨によって除去されることを特徴とする方法。
【請求項２２】
半導体基板の絶縁層上に形成された複数の長手方向に延びる平坦化された導体ラインと、
前記導体ライン上の個々の第１磁性層と、
前記第１磁性層上の個々の第２磁性層と、
少なくとも１個の接点と、
前記平坦化された導体ラインと前記第１磁性層との間に形成された平坦化された導電材料層とを具えることを特徴とする磁気ランダムアクセスメモリ。
【請求項２３】
請求項２２に記載の磁気ランダムアクセスメモリにおいて、前記材料層は、タンタル（Ｔａ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）及びクロム（Ｃｒ）から成るグループから選択されることを特徴とする磁気ランダムアクセスメモリ。
【請求項２４】
請求項２２に記載の磁気ランダムアクセスメモリにおいて、前記材料層は、抵抗材料であることを特徴とする磁気ランダムアクセスメモリ。
【請求項２５】
請求項２２に記載の磁気ランダムアクセスメモリにおいて、前記絶縁層は、ＢＰＳＧ、ＳｉＯ、ＳｉＯ２、Ｓｉ３Ｎ４及びポリイミドから成るグループから選択されることを特徴とする磁気ランダムアクセスメモリ。
【請求項２６】
請求項２２に記載の磁気ランダムアクセスメモリにおいて、前記材料層は、約５ｎｍないし約２０ｎｍの厚さに形成されることを特徴とする磁気ランダムアクセスメモリ。
【請求項２７】
請求項２２に記載の磁気ランダムアクセスメモリにおいて、前記導体ラインは、前記基板において形成された溝において形成されることを特徴とする磁気ランダムアクセスメモリ。
【請求項２８】
少なくとも１個の磁気ランダムアクセスメモリセルを具えるメモリ装置において、前記磁気ランダムアクセスメモリセルは、第１の平坦化された導体上に形成された第１強磁性層と、前記第１強磁性層上に形成された第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間の非磁性層と、前記第１導体と前記第１強磁性層との間に設けられた平坦化された導体層とを具えることを特徴とするメモリ装置。
【請求項２９】
請求項２８に記載のメモリ装置において、前記材料層は、タンタル（Ｔａ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）及びクロム（Ｃｒ）から成るグループから選択されることを特徴とするメモリ装置。
【請求項３０】
請求項２８に記載のメモリ装置において、前記材料層は、抵抗材料であることを特徴とするメモリ装置。
【請求項３１】
請求項２８に記載のメモリ装置において、前記絶縁層は、ＢＰＳＧ、ＳｉＯ、ＳｉＯ２、Ｓｉ３Ｎ４及びポリイミドから成るグループから選択されることを特徴とするメモリ装置。
【請求項３２】
請求項２８に記載のメモリ装置において、前記材料層は、約５ｎｍないし約２０ｎｍの厚さに形成されることを特徴とするメモリ装置。
【請求項３３】
請求項２８に記載のメモリ装置において、前記第１導体は、基板の溝において形成されたことを特徴とするメモリ装置。
【請求項３４】
プロセッサと、
前記プロセッサに結合された集積回路とを具え、前記集積回路は、複数の磁気ランダムアクセスメモリセルを含み、前記磁気ランダムアクセスメモリセルの各々は、第１の平坦化された導体上に形成された第１強磁性層と、前記第１強磁性層上に形成された第２強磁性層と、前記第１強磁性層と前記第２強磁性層との間の非磁性層と、前記第１導体と前記第１強磁性層との間に設けられた平坦化された導体層とを含むことを特徴とするプロセッサベースシステム。
【請求項３５】
請求項３４に記載のプロセッサベースシステムにおいて、前記材料層は、タンタル（Ｔａ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）及びクロム（Ｃｒ）から成るグループから選択されることを特徴とするプロセッサベースシステム。
【請求項３６】
請求項３４に記載のプロセッサベースシステムにおいて、前記材料層は、抵抗材料であることを特徴とするプロセッサベースシステム。
【請求項３７】
請求項３４に記載のプロセッサベースシステムにおいて、前記絶縁層は、ＢＰＳＧ、ＳｉＯ、ＳｉＯ２、Ｓｉ３Ｎ４及びポリイミドから成るグループから選択されることを特徴とするプロセッサベースシステム。
【請求項３８】
請求項３４に記載のプロセッサベースシステムにおいて、前記材料層は、約５ｎｍないし約２０ｎｍの厚さに形成されることを特徴とするプロセッサベースシステム。
【請求項３９】
請求項３４に記載のプロセッサベースシステムにおいて、前記第１導体は、基板の溝において形成されたことを特徴とするプロセッサベースシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ）及びその製造方法に関し、より特には、ビット材料堆積前の表面平坦性を改善する方法に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、記憶要素として磁気多層フィルムを用いる。使用中、ＭＲＡＭセルは、情報をディジタルビットとして記憶し、ディジタルビットは、各々のメモリセルを形成する薄い磁気多層フィルムの磁化の二者択一の状態に依存する。このように、ＭＲＡＭセルは、２つの安定な磁気配置、論理状態０を表す高抵抗、及び論理状態１を表す低抵抗、又はこの逆を有する。
【０００３】
代表的な多層フィルムＭＲＡＭは、多数のワードラインと交差する多数のビット又はディジットラインを含む。各々の交点において、保磁材料のフィルムは、対応するビットラインとワードラインとの間に置かれる。このようにして、この磁性材料と前記ディジットラインからの多層フィルムとは、情報のビットを記憶する磁気メモリセルを形成する。
【０００４】
ＭＲＡＭの基本的なメモリ素子は、多層材料のパターン化された構造であり、この構造は、代表的に、とりわけ銅（Ｃｕ）、タンタル（Ｔａ）、パーマロイ（ＮｉＦｅ）又は酸化アルミニウム（Ａｌ２Ｏ３）のような異なった材料のスタックから成る。前記スタックは、１０と同じくらい多くの異なった重なっている材料層を含んでもよく、この層の連続は、１０回まで反復してもよい。このようなスタックの製造は、予め規定された順序に従って薄い材料層を一枚ずつ堆積することを必要とする。
【０００５】
図１は、個々の関連する３本のビット又はディジットラインを有するＭＲＡＭスタック２２を含む好例の慣例的なＭＲＡＭ構造を示す。代表的に銅（Ｃｕ）から成るディジットライン１８は、集積回路（ＩＣ）構造１０の下層１４上に形成された絶縁層１６において最初に形成される。下層１４は、たとえば、ＣＭＯＳ回路網のような集積回路網の一部を含んでもよい。代表的に強磁性体材料から成る固定層２０は、各々のディジットライン１８上に設けられる。固定層は、その磁化方向がメモリ装置の動作中変化しないため、「固定」と呼ばれる。センス層２１は、各々の関係する固定層２０上に設けられる。ＭＲＡＭスタック２２は、３つの固定層２０及び関係するセンス層２１と交差するワードライン２３に結合される。ワードライン２３及びビットライン１８も交換可能である。
【０００６】
ＭＲＡＭ装置は、磁気メモリ素子と他の回路、例えば、磁気メモリ素子用制御回路、磁気メモリ素子における状態を検出する比較器、入力／出力回路等とを集積する。これらの回路は、前記ＭＲＡＭ装置の電力消費をより少なくするために、ＣＭＯＳ技術のプロセスにおいて製造される。ＣＭＯＳプロセスは、例えば、誘電体層及び金属層を堆積し、インプラントをアニーリングするために、３００℃を超える高い温度ステップを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
加えて、磁気メモリ素子はきわめて薄い層を含み、これらのいくつかは数十オングストロームの厚さである。磁気メモリ素子の性能は、磁気層が堆積された表面状態に敏感である。したがって、ＭＲＡＭ装置の特性を劣化から防ぐために、特定の製造段階において平坦な表面を形成する必要がある。本発明は、磁気スタックの堆積前により平坦な表面を有すＭＲＡＭを製造する方法を提供する。
【課題を解決するための手段】
【０００８】
本発明は、ＭＲＡＭ構造におけるビット材料堆積前に表面平坦性を改善する方法を提供する。本発明の好例の実施例において、溝における第１導体を絶縁層において設け、前記絶縁層及び前記第１導体の上側表面を平坦化する。これは、前記導体において粗くなった上側表面を残す。さらに、材料層を前記絶縁層及び前記第１導体の平坦化された上側表面上に形成し、前記材料層の上側部分を再び平坦化又は平面化し、前記絶縁層及び前記第１導体上の前記材料層の下側部分をそのまま残す。
【０００９】
本発明の上記利点及び特徴は、添付する図面に関して与えられた以下の詳細な説明からより明瞭に理解されるであろう。
【発明を実施するための最良の形態】
【００１０】
以下の詳細な説明において、本発明の種々の好例の実施例への参照が行われる。これらの実施例は、当業者が本発明を実施することができるのに十分に詳細に記述され、これらの実施例は、他の実施例が用いられてもよく、構造的及び電気的変化が本発明の精神又は範囲から逸脱することなく行われてもよいと理解されるべきである。
【００１１】
以下の説明において使用される語句「基板」は、露出された半導体表面を有する任意の半導体ベース構造を含んでもよい。構造は、シリコン、絶縁体上シリコン（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープト及びアンドープト半導体、ベース半導体基礎によって支持されたシリコンのエピタキシャル層と、他の半導体構造とを含むと理解されなければならない。前記半導体は、シリコンベースである必要はない。前記半導体は、シリコン−ゲルマニウム、ゲルマニウム、又はガリウムヒ化物であってもよい。以下の記述において基板への参照が行われた場合、以前のプロセスステップは、ベース半導体又は基礎中又は上に領域又は接合を形成するのに利用されたかもしれない。
【００１２】
語句「金属」は、元素金属だけでなく、半導体技術において既知のような他の微量材料を伴う金属、又は、他の金属との種々の合金化された組み合わせにおける金属をも含むことを意図されている。語句「金属」は、このような金属の導電性酸化物、並びに、ドープト半導体及びこれらの個々の導電性酸化物も含むことを意図されている。
【００１３】
ここで、同様の要素は同様の参照数字によって示される図面を参照し、図２−２１は、ＭＲＡＭ構造を形成する方法の好例の実施例を例示する。図２は、先行技術のよく知られている方法によって基礎層５２が上にすでに形成されている半導体基板５０の一部を示す。基礎層５２は、例えば、ＣＭＯＳ装置及び回路を形成する回路層を含んでもよい。
【００１４】
ここで図３を参照し、絶縁層５４は、基板５０及び基礎層５２上に形成される。本発明のある好例の実施例において、絶縁層５４は、スピンコーティングによって約１０００オングストロームないし約１００００オングストロームまで堆積されたブランケットである。しかしながら、化学気相成長法（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、又は物理気相成長法（ＰＶＤ）によるスパッタリングのような他の既知の堆積方法は、すでに形成されたＩＣ装置の特性に従って使用されてもよい。絶縁層５４は、慣例的な絶縁体、例えば、ＢＰＳＧ、ＳｉＯ又はＳｉＯ２のような熱酸化シリコン、又は、Ｓｉ３Ｎ４のような窒化物で形成されてもよい。代わりに、ポリイミドのような高温ポリマ、又は、低誘電性一定無機材料も用いられてもよい。
【００１５】
次に、図４において例示されたように、フォトレジスト層５５は、絶縁層５４上に形成される。フォトレジスト層５５は、マスク５４（図５）を経て高強度ＵＶ光に露出される。マスク５６は、例えば、絶縁層５４において形成されるべき所望のパターンに依存してもよい不透明及び透明領域の任意の適切なパターンを含んでもよい。このように、フォトレジスト層５５の部分５５ａは、除去される必要がある絶縁層５４の部分はどこでも、マスク５６の部分５６ａを経て露出される。
【００１６】
図５は、フォトレジスト層５５上に配置されたマスク５６を図式的に例示するが、当業者は、マスク５６が代表的にフォトレジスト層５５から一定の間隔をあけられ、マスク５６を通過する光はフォトレジスト層５５上に焦点合わせされることを理解するであろう。露出された部分５５ａの露光及び現像後、図６において示されるように、露光されず現像されていないフォトレジストの部分５５ｂは、絶縁層５４上に残る。このように、開口５７（図６）は、フォトレジスト層５５において形成される。
【００１７】
次にエッチングステップが行われ、図７−８において例示されるように、絶縁層５４において溝５８が得られる。溝５８は、約５００オングストロームないし約２０００オングストローム、より好適には約１０００オングストロームの深さまでエッチングされる。溝５８の形成に続き、正のフォトレジスト層５５の残りの部分５５ｂは、高温アセトン又はメチルエチルケトンのような化学薬品によって、又は、基板５０にＵＶ放射を浴びせ、残りの部分５５ｂを減成させることによって除去され、図８の構造が得られる。
【００１８】
溝５８（図７−８）の形成に続き、図９において示されるように、薄いバリア層５９は、溝５８中と、絶縁層５４上とに形成され、次に、化学機械研磨され、バリア層材料は絶縁層５４の頂上部分から除去される。バリア層５９は、とりわけタンタル（Ｔａ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉＮ）、又はクロム（Ｃｒ）のような結合材料を具えてもよい。バリア層５９は、より後に形成される導電材料と絶縁層５４との間に強い機械的及び化学的結合を形成し、形成された導電層が前記絶縁層からはがれるのを防ぐのを助ける。本発明の好適実施例において、バリア層５９はスパッタされたタンタルで形成される。この実施例において、タンタルは約５ｎｍないし約１０ｎｍの厚さに堆積される。この層は、場を集中させる目的のため、前記バリア層上又は前記バリア層の代わりに堆積された強磁性材料から成ってもよい。
【００１９】
次に、図１０において例示されたように、導電材料層６０はバリア層５９及び絶縁層５４上に形成され、溝５８を満たす。好適実施例において、前記導電材料は銅（Ｃｕ）を含む。しかしながら、とりわけアルミニウム、タングステン又は金のような他の導電材料が使用されてもよい。さらに、ＩＣ装置の所望の特性に応じて合金が用いられてもよい。
【００２０】
導電材料層６０は、例えば堆積によってバリア層５９上に形成され、次に、余分な材料は除去され、金属ライン６２が形成される（図１１）。本発明の好例の実施例において、余分な導電材料層６０は、化学機械研磨（ＣＭＰ）によって除去される。バリア層５９及び金属ライン６２の上部表面は、図１１において示されるように、前記基板の表面全体にわたって一般的に平坦かつ一様である。各々の金属ライン６２は、慣例的なＭＲＡＭ構造のビット又はディジットラインを形成する。
【００２１】
しかしながら、前記ＣＭＰ研磨プロセス後、金属ライン６２及びバリア層５２並びに絶縁層５４の上部表面は、一般的に平坦であるが、金属ライン６２の粗くなった部分６２ａとバリア層５９の突き出た部分５９ａとによって示されるように、望ましくない平坦でないトポグラフィを有するかもしれない。これは、絶縁層５４、金属ライン６２及びバリア層５９に対するＣＭＰ選択性におけるわずかな変化によって引き起こされる。このような望ましくないトポグラフィは、ＭＲＡＭ構造１００の性能に悪影響を及ぼすおそれがある。
【００２２】
したがって、図１２において示されるような本発明の好例の実施例において、第２導体層又は材料層６３は、バリア層５９、金属ライン６２及び絶縁層５４の上側表面上に形成される。したがって、粗くなった部分６２ａ及び突き出た部分５９ａは、第２導体層６３によって整合して覆われる。第２導体層６３は、とりわけタンタル（Ｔａ）、チタン（Ｔｉ）、チタン−タングステン（ＴｉＷ）、チタン窒化物（ＴｉＮ）又はクロム（Ｃｒ）のような結合材料を含んでもよい。本発明の好適実施例において、導体層６３は、スパッタされたタンタルで形成される。この実施例において、タンタルは、約５ｎｍないし約５０ｎｍの厚さに堆積される。加えて、この層は、ＴａＮ、ＷｓｉＮのような抵抗材料、又は他の材料を含むことによって、直列抵抗として使用されてもよい。この抵抗層は、その厚さを維持するために、滑らかにされる金属層の下に堆積されてもよく、又は、導体層６３の代わりに堆積されてもよい。
【００２３】
次に、図１３において示されるように、第２導体層６３は軽く研磨され、（後に説明されるような）ＭＲＡＭ構造１００のその後の製造のための平坦な表面を与える。語句「軽く研磨され」は、ここで、第２導体層６３を平坦化するのに十分な、しかし、パターン規定には十分でない研磨として規定される。すなわち、第２導体層６３の上部部分は平坦化され、第２導体層６３の下部部分はそのままで、粗くなった部分６２ａ及び突き出た部分５９ａを整合して覆う。絶縁層５４の上にある導体層６３の部分は、その後のステップにおいてエッチングされる（すなわち、磁気スタックを規定する）。粗くなった部分６２ａ及び突き出た部分５９ａは示されていないが、これらは図１３の中間構造において依然として存在することに注意されたい。しかしながら、上述したように、これらは平坦化された第２導体層６３によって覆われ、単純化のため図１３からは省かれている。さらに、導体層６３は、ＭＲＡＭ構造１００及び金属ライン６２／バリア層５９に関するインタフェースとして簡単に示されている。
【００２４】
次に、ＭＲＡＭ構造１００の完成に関する処理ステップはここで行われる。このように、第１磁気部材７９を構成する複数の磁気多層フィルムは、最初に金属ライン６２上に形成され、後に固定層９１にパターン化される（図１８）。第１磁気部材７９は、後により詳細に説明される、図１４において例示されるように金属ライン６２及び絶縁層５４上に連続的に堆積される種々の材料層から形成される。
【００２５】
本発明の好例の実施例において、図１４において例示されるように、（約２０−４００オングストローム厚、より好適には約５０オングストローム厚の）第１タンタル（Ｔａ）層７１と、（約１０−１００オングストローム厚、より好適には約６０オングストローム厚の）第１ニッケル鉄（ＮｉＦｅ）層７３と、（約１０−１００オングストローム厚、より好適には約１００オングストローム厚の）マンガン鉄（ＭｎＦｅ）層７５と、（約１０−１００オングストローム厚、より好適には約６０オングストローム厚の）第２ニッケル鉄（ＮｉＦｅ）層７７とは、絶縁層５４及び金属ライン６２上に連続的に横臥堆積し、第１磁気部材７９を形成する。層７１、７３、７５及び７７の堆積は、例えば、マグネトロンスパッタリングによって行われてもよい。しかしながら、他の慣例的な堆積方法も望まれるように使用されてもよい。
【００２６】
層７１、７３、７５及び７７の堆積に続いて、例えば（約５−２５オングストローム厚、より好適には約１５オングストローム厚の）酸化アルミニウム（Ａｌ２Ｏ３）で形成された非導電層８０は、図１５において示されるように第１磁気部材７９を覆って次に形成される。酸化アルミニウムが好適な材料だが、本発明はその使用に限定されず、銅（Ｃｕ）、酸化チタン（ＴｉＯ２）、酸化マグネシウム（ＭｇＯ）、酸化シリコン（ＳｉＯ２）又は窒化アルミニウム（ＡｌＮ）のような他の非磁性材料が使用されてもよい。
【００２７】
ここで図１６を参照し、第２磁気部材８９を形成する複数の磁気多層フィルムは、次に、非磁性層８０上に形成される。したがって、本発明の好例の実施例において、図１６において示されるように（約１０−１００オングストローム厚、より好適には約４０オングストローム厚の）第２ニッケル鉄（ＮｉＦｅ）層８１と、（約１０−１００オングストローム厚、より好適には約５０オングストローム厚の）第２タンタル（Ｔａ）層８３と、（約１００−４００オングストローム厚、より好適には約２００−３００オングストローム厚の）導電層８５とは、非磁性層８０上に連続的に横臥堆積され、第２磁気部材８９を形成する。層８１、８３及び８５の堆積は、例えばマグネトロンスパッタリングによって行われてもよいが、ＭＲＡＭ構造１００（図２１）の形成の前に構成されるＩＣデバイスの特性に応じて他の慣例的な堆積方法が使用されてもよい。
【００２８】
本発明の好例の実施例において、導電層８５は、窒化タングステン（ＷＮ）で形成されてもよく、約１００−４００オングストローム厚、より好適には約２００−３００オングストローム厚に堆積される。しかしながら、本発明はこの好例の実施例に限定されず、この層は、ＷＮ、ＴａＮ、ＷｓｉＮ他のような抵抗材料から成ってもよい。この層は、選択された材料及び厚さに応じて直列抵抗及び又はｃｍｐ停止層として作用してもよい。ａ−ｃアモルファスカーボン、種々の酸化物及び窒化物のような材料は、ｃｍｐ停止並びに直列抵抗として使用されてもよい。
【００２９】
次に、層７１、７３、７５、７７、８０、８１、８３及び８５（図１４−１６）は、固定層９１の列及びセンス層９２の行を含む複数のＭＲＡＭ構造すなわちセル１００（図１７−１８）にパターン化される。このようにして、各々のＭＲＡＭ構造１００は、非磁性層８０によって（第２磁気部材８９の部分としての）センス層９２から分離された（第１磁気部材７９の部分としての）固定層９１を含む。単純にするために、固定層９１を形成する多層スタックは、図１６において単一層として例示される。同様に、センス層９２を形成する多層スタックも、図１８において単一層として例示される。しかしながら、固定層９１は、銅ライン６２の部分と、層７１、７３、７５及び７７の部分とを含み、センス層９２は、層８１、８３及び８５の部分を含むことを理解しなければならない。
【００３０】
ＭＲＡＭ構造１００（図１８）の固定層及びセンス層を形成する複数の層のパターン化、すなわち、層７１、７３、７５、７７、８０、８１、８３及び８５のパターン化は、代表的に各々の層のアルゴンイオンビームによる物理的スパッタリングを含むイオンミリングによって行われてもよい。パターン化は、例えば、電子サイクロトロン共鳴（ＥＣＲ）、又は、誘電結合されたプラズマシステム、又は、ソースガスとして塩素を含むヘリコンプラズマシステムのような、他の高密度プラズマにおいて行われる反応性プラズマエッチングを使用することによって行われてもよい。塩素と、とりわけアルゴン、ネオン又はヘリウムのような他のガスとの混合物も使用されてもよい。任意のイベントにおいて、固定層９１及びセンス層９２は、固定層９１が、固定層９１の下部電極を形成する金属ライン６２に対応するようにパターン化されエッチングされる。
【００３１】
次に、絶縁層９５（図１９）は、ＭＲＡＭ構造１００を含む構造５０を覆って、約９０−１００００オングストローム、より好適には約５０００オングストロームの厚さまで形成される。絶縁層９５は、図１９において示されるように、任意の隣接するＭＲＡＭ構造１００間の空間を完全に満たす。本発明の好例の実施例において、絶縁層９５は、窒化シリコン（Ｓｉ３Ｎ４）のような窒化物材料で形成され、とりわけ化学気相成長法（ＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、又は物理気相成長法（ＰＶＤ）によるスパッタリングのような慣例的な堆積方法によって形成されてもよい。しかしながら、他の慣例的な絶縁材料、例えば、ＢＰＳＧ、酸化アルミニウム、ＳｉＯ又はＳｉＯ２のようなシリコンの熱酸化物、ポリイミドのような高温ポリマ、低誘電性一定無機材料、アモルファス誘電体、又は、バイアススパッタクォーツが用いられてもよい。
【００３２】
絶縁層９５（図１９）の形成後、ＭＲＡＭ構造１００の上部表面上に形成された絶縁層９５の部分は、化学機械研磨（ＣＭＰ）又はよく知れられているＲＩＥドライエッチングプロセスによって除去される。本発明の好例の実施例において、絶縁層９５は、図２０において例示されるように、化学機械研磨され、結果として、研磨はＭＲＡＭ構造１００上の絶縁層９５の上部表面を、導電層８５の上部表面の平面表面まで又は近くまで下方へ除去し、研磨された絶縁層９６において個々のＭＲＡＭ接点９９を形成するようにする。この方法において、ＭＲＡＭ構造１００のセンス層９２の部分として形成された導電層８５は、接点９９の形成において研磨停止層として作用する。
【００３３】
接点を有する機能的なＭＲＡＭセルを形成する追加のステップが行われてもよい。例えば、図２１は、個々のＭＲＡＭ接点９９において３つの固定層９１及び関連するセンス層９２と交差するワードライン９３に結合された３つのＭＲＡＭセル構造１００を図式的に例示する。当該技術分野において知られるように、ワードライン９３は、銅から、例えば、ＭＲＡＭ接点９９を含むセンス層９２上に形成された誘電体層上にマスクをパターン化し、導電性ワードライン９３がセンス層９２に対して直角の方向において形成される溝を形成することによって形成されてもよい。本発明をよりよく理解するために、研磨された絶縁層９６は、ワードラインの９３より下の固定層９１及びセンス層９２を例示するために図２１から省かれている。しかしながら、固定層９１及びセンス層９２とワードラインの下との間の空間は絶縁層９６で満たされていることは理解されなければならない。
【００３４】
図２１はワードライン９３に直接接触し隣接するＭＲＡＭ接点９９を例示したが、本発明はこの実施例に限定されず、ＭＲＡＭ接点９９からワードライン９３までの導電性プラグ及び／又は金属ラインのような他の仲介構造も、望まれるように形成されてもよい。
【００３５】
メモリ回路４４８、例えば、本発明によって構成されたＭＲＡＭ接点９９（図２０−２１）を有するＭＲＡＭセル構造１００を有するＭＲＡＭを含む代表的なプロセッサベースのシステム４００は、図２２において例示される。コンピュータシステムのようなプロセッサシステムは、一般に、バス４５２によって入力／出力（Ｉ／Ｏ）装置４４６と通信する、マイクロプロセッサ、ディジタル信号プロセッサ又は他のプログラム可能なディジタル論理装置のような中央処理ユニット（ＣＰＵ）４４４を具える。メモリ４４８は、バス４５２によって前記システムと通信する。
【００３６】
コンピュータシステムの場合において、前記プロセッサシステムは、バス４５２によってＣＰＵ４４４と通信するフロッピー（登録商標）ディスクドライブ４５４及びコンパクトディスク（ＣＤ）ＲＯＭドライブ４５６のような周辺装置を含む。メモリ４４８は、単一の集積回路において前記プロセッサすなわちＣＰＵ４４４と結合されてもよい。
【００３７】
上述した好例の実施例は、個々のＭＲＡＭ接点９９（図２０−２１）を有する３つのＭＲＡＭセル構造１００の形成を例示するが、本発明は、例えばメモリセルアレイにおいて行及び列において配置された複数のＭＲＡＭセルの部分として固定層及びセンス層の複数のＭＲＡＭ接点９９の使用を意図することは理解されるべきである。加えて、上述した好例の実施例は、このような構造を形成する特定の磁性材料を有するＭＲＡＭ構造の特定のトポグラフィに言及するが、本発明は、上述した磁性材料に限定されず、とりわけニッケル−鉄（パーマロイ）又は鉄のような磁気材料又は磁性材料が使用されてもよいことは理解されなければならない。さらに、上述した好例の実施例は、反応性プラズマエッチングによるＭＲＡＭ構造のパターン化に言及したが、本発明は、他のパターン化及びエッチングの方法の使用を意図することは理解されなければならない。
【００３８】
このように、本発明は例示した実施例の細部に限定されない。したがって、上記説明及び図面は、本発明の特徴及び利点を達成する好例の実施例の例示としてみなされるだけである。特定のプロセス条件及び構造に対する変更及び代用は、本発明の精神及び範囲から逸脱することなく行われてもよい。したがって、本発明は、上記説明及び図面によって限定されるものとしてみなされず、添付した請求項の範囲によってのみ限定される。
【図面の簡単な説明】
【００３９】
【図１】慣例的なＭＲＡＭ構造の一部の図式的な三次元図である。
【図２】ＭＲＡＭが本発明によって構成される処理の中間段階における半導体トポグラフィの部分的な断面図を例示する。
【図３】図２において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図４】図３において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図５】図４において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図６】図５において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図７】図６において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図８】図７において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図９】図８において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図１０】図９において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図１１】図１０において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図１２】図１１において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図１３】図１２において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図１４】図１３において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図１５】図１４において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な断面図を例示する。
【図１６】図１５において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な三次元図を例示する。
【図１７】図１６において示されたものの後の処理の段階における本発明のＭＲＡＭの部分的な三次元図を例示する。
【図１８】図１７において示されたものの後の処理の段階における図１７のＭＲＡＭの部分的な三次元図を例示する。
【図１９】図１８において示されたものの後の処理の段階における図１７のＭＲＡＭの部分的な三次元図を例示する。
【図２０】図１９において示されたものの後の処理の段階における図１７のＭＲＡＭの部分的な三次元図を例示する。
【図２１】図２０において示されたものの後の処理の段階における図１７のＭＲＡＭの部分的な三次元図を例示する。
【図２２】本発明によって構成されたＭＲＡＭを取り入れたプロセッサシステムの図式的な図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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