(57)【要約】メモリーマトリックスのための改善された冗長機構を開示する。このメモリーセルは、第１および第２方向に相互接続されている複数のメモリーセル備えている。このメモリーセルは、メモリー素子にグループ化されている。複数の冗長メモリーセルを有する冗長メモリー素子が備えられている。この冗長メモリー素子は、第１方向においてＲ個の区画に区分されている。ただし、Ｒは、２以上の整数である。冗長素子をＲ個の区画に区分することにより、この冗長素子を、Ｒ個までの異なるメモリー素子における欠陥を修復するために使用できる。
2005524190.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の方向に相互接続されている複数のメモリーセルを有するメモリーマトリックスを備える集積回路において、
上記メモリーセルが、
複数のメモリーセル素子にグループ化された複数のメモリーセルと、
冗長メモリーセルを複数有する、少なくとも１つの冗長メモリー素子と、
冗長性およびメモリー素子をＲ個の区分に論理的に分割する、Ｒ個の部分（Ｒは、２以上の整数）とを備え、
メモリー素子の区分の１つにある１つ以上の欠陥のあるメモリーセルを修復するために、冗長区分が使用可能になっている、集積回路。
【請求項２】
上記メモリーセルおよび冗長メモリーセルが、強誘電性メモリーセルである、請求項１に記載の集積回路。
【請求項３】
上記メモリー素子のメモリーセルおよび冗長メモリーセルまたは冗長素子が、メモリー鎖状に配置されている、請求項１に記載の集積回路。
【請求項４】
上記メモリーセルおよび冗長メモリーセルが、強誘電性のメモリーセルである、請求項３に記載の集積回路。
【請求項５】
上記Ｒ個の部分が、第１の方向にある、請求項１〜４のいずれか１項に記載の集積回路。
【請求項６】
上記冗長素子の区分が、マトリックスの対応する部分に位置するメモリー素子の欠陥のある区画を修復するために、使用されるようになっている、請求項１〜４のいずれか１項に記載の集積回路。
【請求項７】
Ｒが、２ｙ（ｙは１以上の整数）に等しい、請求項１〜４のいずれか１項に記載の集積回路。
【請求項８】
上記第１の方向が、ワード線の方向に沿っている、請求項５に記載の集積回路。
【請求項９】
上記冗長素子の区分が、マトリックスの対応する部分に位置するメモリー素子の欠陥のある区画を修復するために使用されるようになっている、請求項８に記載の集積回路。
【請求項１０】
Ｒが、２ｙ（ｙは１以上の整数）に等しい、請求項９に記載の集積回路。
【請求項１１】
Ｒが、２ｙ（ｙは１以上の整数）に等しい、請求項８に記載の集積回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔発明の属する分野〕
本発明は、メモリー集積回路（ＩＣ）に関するものである。より具体的には、本発明は、メモリーＩＣにおける冗長性（redundancy）の実施とに関するものである。
【０００２】
〔発明の背景〕
強誘電性金属酸化物セラミック材料（ジルコン酸チタン酸鉛（lead zirconate titanate; ＰＺＴ）など）は、強誘電性半導体メモリーデバイスに使用するために研究されてきた。例えばストロンチウムビスマスタンタル（strontium bismuth tantalum; ＳＢＴ）のような他の強誘電物質も、同様に使用可能である。強誘電物質は、情報を記憶する強誘電性コンデンサを形成するために、２つの電極間に配される。強誘電性コンデンサは、強誘電物質に特有のヒステリシス分極によって、情報を記憶する。メモリーセルに記憶される論理値は、強誘電性コンデンサの分極方向によって決まる。コンデンサの分極方向を変えるには、その電極全体に、動作過電圧（強制的電圧）を上回る電圧を印加する必要がある。コンデンサの分極は、印加電圧の極性に依存している。強誘電性コンデンサの利点は、電力を切った後も、その分極状態を保持する点であり、すなわち、不揮発性メモリーセルとなる点である。
【０００３】
図１に、一組のビット線（ビット線ＢＬ、および、ビット線補完物（bitline complement）／ＢＬ）を示す。各ビット線は、一グループのメモリーセル（１１０ａまたは１１０ｂ）を含んでいる。一グループのメモリーセルは、各々、コンデンサ１４４と並列連結されているトランジスタ１４２を有する。そして、直列に接続され、連鎖を形成している。このようなメモリー構造は、Takashima他、「高密度連鎖式強誘電ランダムアクセスメモリー（連鎖式ＦＲＡＭ）（High Density Chain ferroelectric random access Memory （chain FRAM））」半導体回路（Solid State Circuits）についてのＩＥＥＥ機関紙、３３巻、７８７〜７９２ページ（１９９８年５月）に記載されている（なお、本願では、この文献の内容を全般的に引用している）。なお、メモリーセルへのアクセスを容易にするため、図示しないセンスアンプ（sense amplifier）がビット線と連結されている。
【０００４】
セルトランジスタのゲートは、ワード線と連結されたり、ワード線として機能したりする、ゲート導体（gate conductors）となる。選択トランジスタは、連鎖の一方の端部を、それぞれのビット線と選択的に連結するために備えられている。第１ブロック選択信号ＢＳ０は、選択トランジスタ１３０ａを制御するために使用され、第２ブロック選択信号ＢＳ１は、選択トランジスタ１３０ｂを制御するために使用される。プレート線（例えば、ＰＬまたは／ＰＬ）は、鎖の他方の端部と連結されている。多数のビット線の組または列は、メモリーブロックを形成するように、ワード線を介して相互に連結されている。
【０００５】
欠陥のあるセルを修復するために、冗長メモリー素子が備えられていることもある。ある種類の冗長機構（redundancy scheme）は、行、もしくは、ワード線冗長と呼ばれる。行冗長では、欠陥のあるセルに該当するワード線は、冗長回路を介して、セルの冗長行で交換する。冗長機構によって欠陥のあるＩＣをある程度修復できる。その結果、産出高が増加し、製造原価を低減できる。
【０００６】
しかしながら、連鎖式構造では、ブロックのワード線が相互に依存している。この相互依存のために、冗長素子またはユニットを、ブロックと同じサイズとする必要がある。これは、ブロックにおける欠陥のあるセルを修復するために、ブロック全体を置換する必要があるからである。
【０００７】
図２を参照すると、連鎖式構造に配置されているメモリーセルのアレイ２０１が示されている。図に示すように、アレイのセルは、３２個のブロック２４０に配置されており、１ブロックの大きさに等しい１つの冗長素子２２０を備えている。ワード線は、垂直方向に配置されている。ビット線は、水平方向に配置されている。センスアンプバンク（sense amplifier bank）２８０は、アレイの一方側と連結されており、ビット線を連結している。冗長ブロックは、センスアンプバンクと３２個のメモリーブロックとの間にあるアレイの端部に位置している。この冗長機構が修復できるのは、１つのブロックだけに発生する１つ以上の欠陥である。しかしながら、このような冗長機構は、１ブロックよりも多くのブロックに生じた欠陥を修復する効力がない。１ブロックよりも多くのブロックに生じた欠陥を修復するには、追加の冗長素子が必要である。このような冗長機構を実施するために必要なヒューズの数は、６本（３２個のブロックの１つをアドレスするための５本と、冗長性を設定するための１本）である。このように、連鎖式構造における従来の冗長機構は、非常に非能率的であり、かなりのチップ面積を占めている。さらに、冗長素子にあるセルの数が比較的多いので、冗長素子自体における欠陥の確率が高くなる。
【０００８】
上記のことを考慮すれば、連鎖式構造のＩＣの冗長性には改善の余地がある。
【０００９】
〔発明の概要〕
本発明は、欠陥のあるメモリーセルを修復するために改良された冗長機構に関するものである。一実施形態では、集積回路が、メモリーマトリックスを備えている。このメモリーマトリックスは、第１および第２の方向に相互接続された複数のメモリーセルを備えている。複数のメモリーセルは、複数のメモリー素子に分割されている。さらに、マトリックスは、冗長メモリー素子を備えている。この冗長メモリー素子は、複数の冗長メモリーセルを備えている。冗長メモリー素子は、第１方向においてＲ個の区画（section）に区分されている。ただし、Ｒは、２以上の整数である。１つの冗長区画を、メモリー素子区画にある１つ以上の欠陥を修復するために使用できる。冗長素子をＲ個の区画に分割すること（separating）によって、１つの冗長素子を、Ｒ個までの異なるメモリー素子の欠陥を修復するために使用できる。一実施形態では、１つの冗長素子を、異なる区画にあるＲ個までの異なるメモリー素子の欠陥を修復するために使用できる。
【００１０】
〔図面の簡単な説明〕
図１は、従来の連鎖式構造に配置されているメモリーセルの列を示す図である。図２は、連鎖式構造を有するメモリーアレイにおける従来の冗長機構を示す図である。図３は、本発明の一実施形態の冗長を有するメモリーマトリックスを示す図である。図４は、非連鎖式構造メモリーマトリックスにおける冗長機構を示す図である。
〔発明の詳細な説明〕
本発明は、冗長素子をさらに必要とすることなく、メモリーブロックまたはアレイに対する行冗長機構の修復可能性を高めることに関するものである。図３は、本発明の一実施形態を示す。メモリーセルのマトリックス３０１は、ワード線とビット線とによって相互接続して示されている。このマトリックスは、例えばメモリーＩＣのアレイの一部でもよい。あるいは、このマトリックスは、メモリーＩＣのアレイ全体でもよい。一実施形態では、メモリーセルは、強誘電性メモリーセルである。他の種類のメモリーセルとしては、例えば、フラッシュまたはＤＲＡＭのも使用できる。
【００１１】
図に示すように、このマトリックスは、複数のメモリー素子またはブロック３４０、および、少なくとも１つの冗長素子またはブロック３２０で配置されている。メモリー素子は、例えば連鎖式構造に配置された複数のメモリーセルを含む。少なくとも１つの冗長素子３２０が、欠陥のあるメモリー素子を修復するために設けられている。
【００１２】
一実施形態では、マトリックスが、３２個のメモリー素子（３４００−３４０３１）、および、２列の冗長素子（３２００−３２０１）を備えている。マトリックスが、他の数のブロック、および、冗長素子を備えていても、利用できる。アレイのワード線は、垂直方向に配置されており、ビット線は、水平方向に配置されている。アレイの一方の側は、ビット線の端部と連結されているセンスアンプ３８０バンクである。ワード線ドライバ、ワード線デコーダ、および、列デコーダ（図示せず）のような技術的に知られている他の構成要素が、マトリックスに設けられている。
【００１３】
本発明の一実施形態では、マトリックスが、ワード線方向に沿ってｘ個の部分３６４１−ｘに論理的(logically)に断片化されている（fragmented）。ただし、ｘは、整数（≧２）である。異なる部分のワード線は、物理的に分割されていない。例えばアドレスの列部分を用いて、異なる部分をアドレスできる。ｘは、２ｙに等しいことが好ましい。ただし、ｙは、整数（≧１）である。ｙが、１−４に等しいことがより好ましく、ｙが、１−３に等しいことがよりさらに好ましい。その結果、メモリーおよび冗長素子が、ｘ個の区分（segments）に分割される。これらの部分は、同じ大きさでも、異なる大きさでもよい。
【００１４】
一実施形態では、冗長区分は、対応する部分に位置するメモリー区分の、１つ以上の欠陥のあるセルを修復できる。冗長素子が、異なる部分に位置するメモリー区分の、１つ以上の欠陥のあるセルを修復できるようにしても、有益である。
【００１５】
具体的には、このマトリックスが、第１および第２の部分３４６１−ｘに分割されている。図に示すように、欠陥のあるメモリーセル３９３は、マトリックスの第１部分にあるメモリー素子３４０１２，３４０２１と、第２部分にあるメモリー素子３４０８，３４０１８とに位置している。第１部分にあるメモリー区分の欠陥を、第１部分にある冗長素子の区分で置き換えることによって修復できる。同様に、第２部分にあるメモリー区分の欠陥を、対応する第２部分にある冗長区分によって修復できる。
【００１６】
一般に、冗長素子をコード化するために必要なヒューズの数は、ｘ［Ａ＋Ｂ＋１］に等しい。ただし、ｘは、部分の数であり、Ａは、メモリー素子の数をコード化するために必要なビット数（例えば、３２個のメモリー素子に対して、５ビット）に等しく、Ｂは、異なる部分をコード化するために必要なビットの数（例えば２つの部分に対して、１ビット）に等しく、残りの１ビットは、冗長を決定するために使用される。
【００１７】
上述のように、マトリックスをｘ個の部分に分割することによって、修復の可能性が高まる。修復の可能性が増加する係数は、ｘ倍である。冗長素子をさらに備なくてもこれを達成できる。追加のヒューズが必要ではある。しかしながら、追加のヒューズのために必要な面積の損失は、追加の冗長ブロックのために必要な面積よりも少ない。さらに、たとえマトリックスの一部分に欠陥があるとしても、他の部分は影響を受けていない。一部を修復できない（例えば、冗長素子が不十分である）場合でも、ＩＣは、マトリックスの残りの部分によって依然として機能できる。
【００１８】
本発明は、非連鎖式構造にも適用できる。図４は、非連鎖式構造における従来の冗長機構を示す。図に示すように、メモリーセルのマトリックス４０１は、例えば折り畳み式（folded）ビット線構造に配置されている。他のタイプのビット線構造も使用されている。このマトリックスは、複数の行、または、ビット線と交差するワード線を備えている。ワード線は、垂直方向に配置されており、ビット線は、水平方向に配置されている。センスアンプ４８０は、ビット線の一方の端部に位置している。
【００１９】
具体的には、マトリックスが、８列のアドレスビットによってアドレスされる２５６本のワード線を備えている。複数の冗長列またはワード線が設けられている。一実施形態では、８つの冗長列が設けられている。従来は、８つの冗長行は、最高８本までの異なるワード線に位置する１つ以上の欠陥のあるセルを修復できる。
【００２０】
本発明の一実施形態では、冗長素子の数を増やさずに修復の可能性を高めるために、図３に関連して説明したように、冗長行が、ｘ個の区分に分割されている。２５６本のワード線のマトリックスでは、冗長機構を実現するため、各冗長区分に、９本（２５６本のワード線をアドレスするために８本、および、冗長性をあらわすために１本）のヒューズが必要である。上述のように、冗長素子、および、メモリー素子は、１ワード線に等しいが、複数のワード線を有する冗長メモリー素子（redundant and memory elements）を備えていても有益である。
【００２１】
本発明を、様々な実施形態を参考にしながら具体的に示し、説明してきたが、当業者には、本発明の精神と範囲とに反することなく、本発明に補正および変更を加えてもよいことが認識されている。従って、本発明の範囲は、前述の記述ではなく、等価物の全体的範囲を含む添付の請求項に関連して確定される。
【図面の簡単な説明】
【００２２】
【図１】従来の連鎖式構造に配置されているメモリーセルの列を示す図である。
【図２】連鎖式構造を有するメモリーアレイにおける従来の冗長機構を示す図である。
【図３】本発明の一実施形態の冗長を有するメモリーマトリックスを示す図である。
【図４】非連鎖式構造メモリーマトリックスにおける冗長機構を示す図である。
【図１】
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【図２】
2005524190.tif 000004
【図３】
2005524190.tif 000005
【図４】
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【手続補正書】
【提出日】平成16年5月3日(2004.5.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリーマトリックスを備える集積回路において、
上記メモリーマトリックスは、
複数のメモリー素子と、
鎖状に配置された冗長メモリーセルを複数有する、少なくとも１つの冗長メモリー素子と、
冗長メモリー素子およびメモリー素子をＲ個の区分に論理的に分割する、Ｒ個の部分（Ｒは、２以上の整数）とを備え、
メモリー素子の区分の１つにある１つ以上の欠陥のあるメモリーセルを修復するために、少なくとも１つの冗長メモリー素子における１つの区分が使用可能となっており、
各メモリー素子は、トランジスタと強誘電性コンデンサとが並列に接続されたメモリーセルと、複数のメモリーブロックとを備え、
各メモリーブロックは、
互いに直列に接続しているメモリーセルの部分集合を含み、かつ、一方の端部がプレート線と接続している一方、他方の端部が、選択トランジスタを介してビット線と接続している、メモリーセルの連鎖と、
複数のワード線とを含み、
この複数のワード線では、各ワード線が上記メモリーセルの集合内のメモリーセルの一つと接続しており、さらに、メモリーブロックのワード線が相互に依存している、
集積回路。
【請求項２】
上記メモリーセルおよび冗長メモリーセルが、強誘電性メモリーセルである、請求項１に記載の集積回路。
【請求項３】
上記Ｒ個の部分が、第１の方向に沿って配置されている、請求項１または２のいずれかに記載の集積回路。
【請求項４】
上記冗長素子の区分が、マトリックスの対応する部分に位置するメモリー素子の、欠陥のある区画を修復するために使用されるようになっている、請求項１〜３のいずれか１項に記載の集積回路。
【請求項５】
Ｒが、２ｙ（ｙは、１以上の整数）に等しい、請求項１〜４のいずれか１項に記載の集積回路。
【請求項６】
上記第１方向が、ワード線の方向に沿っている、請求項３に記載の集積回路。
【請求項７】
上記冗長素子の区分が、マトリックスの対応する部分に位置するメモリー素子の欠陥のある区画を修復するために使用されるようになっている、請求項６に記載の集積回路。
【請求項８】
Ｒが、２ｙ（ｙは、１以上の整数）に等しい、請求項７に記載の集積回路。
【請求項９】
Ｒが、２ｙ（ｙは、１以上の整数）に等しい、請求項６に記載の集積回路。
【国際調査報告】
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2005524190.tif 000008
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