(57)【要約】第一の入力信号（Ｄ）を受信するために結合される第一の入力端子（１）と、第二の入力信号（ＣＬＫ）を受信するために結合される第二の入力端子（２）と、第一の入力信号（Ｄ）の周波数又は位相を第二の入力信号（ＣＬＫ）の周波数又は位相と各々比較すると共に、前記第一の入力信号（Ｄ）と第二の入力信号（ＣＬＫ）との比較の結果もたらされる制御電圧（Ｖｃｎｔｒｌ）を、直接又はチャージポンプ（ＣＨＰＰＭＰ）を介して供給するための検出手段（ＤＭＮＳ）と、制御電圧（Ｖｃｎｔｒｌ）を受信するために結合される制御端子及び第一の主端子を有すると共に、制御電圧（Ｖｃｎｔｒｌ）に応答して制御電流（Ｉｃｎｔｒｌ）を供給するための第二の主端子を有する制御トランジスタ（Ｔ０）と、前記第一の主端子と前記制御端子との間に結合されるコンデンサ（Ｃ）と、制御電流（Ｉｃｎｔｒｌ）を受信するために結合される入力端子（ＣＣＯＩ）を有すると共に、第一の入力信号（Ｄ）の周波数又は位相と各々同期される周波数又は位相を有する第二の入力信号（ＣＬＫ）を、直接又は分周器を介して供給するための出力端子（ＣＣＯＯ）を有する電流制御発振器（ＣＣＯ）と、周波数又は位相同期ループ（ＰＬＬ）を、前記周波数又は位相同期ループ（ＰＬＬ）のループ伝達関数にゼロを加えることによって安定化させるための安定化回路（ＳＴＢ）とを有する周波数又は位相同期ループ（ＰＬＬ）を有する電子回路である。安定化回路（ＳＴＢ）は、電流制御発振器（ＣＣＯ）の入力端子（ＣＣＯＩ）に補償電流（ＩＺ）をもたらすための更なるチャージポンプ（ＣＨＰＰＭＰＦ）を有し、補償電流（ＩＺ）が、検出手段（ＤＭＮＳ）によってもたらされる制御信号（ＦＵＰ，ＦＤＮ）に依存してほぼゼロの値、負の値、又は正の値を有し得ると共に、前記正又は負の値の絶対値が、ほぼ線形的に制御電圧（Ｖｃｎｔｒｌ）に依存する。
2005503707.tif 000002
【特許請求の範囲】
【請求項１】
第一の入力信号を受信するために結合される第一の入力端子と、第二の入力信号を受信するために結合される第二の入力端子と、前記第一の入力信号の周波数又は位相を前記第二の入力信号の周波数又は位相と各々比較すると共に、前記第一の入力信号と第二の入力信号との比較の結果もたらされる制御電圧を、直接又はチャージポンプを介して供給するための検出手段と、前記制御電圧を受信するために結合される制御端子及び第一の主端子を有すると共に、前記制御電圧に応答して制御電流を供給するための第二の主端子を有する制御トランジスタと、前記第一の主端子と前記制御端子との間に結合されるコンデンサと、前記制御電流を受信するために結合される入力端子を有すると共に、前記第一の入力信号の周波数又は位相と各々同期される周波数又は位相を有する前記第二の入力信号を、直接又は分周器を介して供給するための出力端子を有する電流制御発振器と、周波数又は位相同期ループを、前記周波数又は位相同期ループのループ伝達関数にゼロを加えることによって安定化させるための安定化回路とを有する周波数又は位相同期ループを有する電子回路であって、前記安定化回路は、前記電流制御発振器の前記入力端子に補償電流をもたらすための更なるチャージポンプを有し、前記補償電流が、前記検出手段によってもたらされる制御信号に依存してほぼゼロの値、負の値、又は正の値を有し得ると共に、前記正又は負の値の絶対値が、ほぼ線形的に前記制御電圧に依存する電子回路。
【請求項２】
電界効果トランジスタが前記制御トランジスタとして使用され、前記電界効果トランジスタは、前記制御トランジスタの前記第一の主端子、前記第二の主端子、及び前記制御端子を各々形成するソース、ドレイン、及びゲートを有し、前記安定化回路は、第一の電界効果トランジスタと、第二の電界効果トランジスタと、第三の電界効果トランジスタと、第四の電界効果トランジスタと、前記第一のトランジスタの前記ドレインに結合される入力部及び前記第四のトランジスタの前記ドレインに結合される出力部を有するカレントミラーと、前記第四のトランジスタの前記ゲートと前記ドレインとの間に直流電圧を供給するための手段とを更に有し、前記第三及び第四のトランジスタの前記ソースは、前記制御トランジスタの前記ソースに結合され、前記第三のトランジスタの前記ゲートは、前記第四のトランジスタの前記ゲートに結合され、前記第一のトランジスタの前記ソースは、前記第三のトランジスタの前記ドレインに結合され、前記第二のトランジスタの前記ソースは、前記第四のトランジスタの前記ドレインに結合され、前記第一及び第二のトランジスタの前記ゲートは、前記制御トランジスタの前記ゲートに結合され、前記更なるチャージポンプの基準入力部は、前記絶対値が、前記カレントミラーの前記入力部を流れる前記電流にほぼ線形的に依存する態様で前記カレントミラーに結合される請求項１に記載の電子回路。
【請求項３】
前記カレントミラーは、第一の主端子、第二の主端子、及び制御端子を有する第一のカレントミラートランジスタを有し、前記第二の主端子及び前記制御端子が互いに結合されることにより、前記カレントミラーの前記入力部が形成され、第二のカレントミラートランジスタは、前記第一のカレントミラートランジスタの前記第一の主端子に結合される第一の主端子と、前記カレントミラーの前記出力部を形成する第二の主端子と、前記第一のカレントミラートランジスタの前記制御端子に結合される制御端子とを有し、前記更なるチャージポンプの前記基準入力部が、前記カレントミラーの前記入力部に結合される請求項２に記載の電子回路。
【請求項４】
前記安定化回路は、前記第一及び第二のトランジスタが自身の飽和領域にあり、前記第三及び第四のトランジスタが自身の線形領域にある態様でディメンションが決定され、前記第三のトランジスタのドレイン・ソース間電圧が、前記第四のトランジスタのドレイン・ソース間電圧の約２倍の高さとなる態様でディメンションが決定される請求項２に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第一の入力信号を受信するために結合される第一の入力端子と、第二の入力信号を受信するために結合される第二の入力端子と、前記第一の入力信号の周波数又は位相を前記第二の入力信号の周波数又は位相と各々比較すると共に、前記第一の入力信号と第二の入力信号との比較の結果もたらされる制御電圧を、直接又はチャージポンプを介して供給するための検出手段と、前記制御電圧を受信するために結合される制御端子及び第一の主端子を有すると共に、前記制御電圧に応答して制御電流を供給するための第二の主端子を有する制御トランジスタと、前記第一の主端子と前記制御端子との間に結合されるコンデンサと、前記制御電流を受信するために結合される入力端子を有すると共に、前記第一の入力信号の周波数又は位相と各々同期される周波数又は位相を有する前記第二の入力信号を、直接又は分周器を介して供給するための出力端子を有する電流制御発振器と、周波数又は位相同期ループを、前記周波数又は位相同期ループのループ伝達関数にゼロを加えることによって安定化させるための安定化回路とを有する周波数又は位相同期ループを有する電子回路に関する。
【背景技術】
【０００２】
当該電子回路は、図１に示されている例のように、一般に最新技術から知られている。図１において、更にＰＬＬとして示される位相同期ループが示されている。検出手段ＤＭＮＳが位相コンパレータ（ｐｈａｓｅ−ｃｏｍｐａｒａｔｏｒ）の代わりに周波数コンパレータ（ｆｒｅｑｕｅｎｃｙ−ｃｏｍｐａｒａｔｏｒ）を有する場合、ＰＬＬの代わりに、周波数同期ループ回路（ｆｒｅｑｕｅｎｃｙ−ｌｏｃｋｅｄ  ｌｏｏｐ  ｃｉｒｃｕｉｔ）も使用され得る。多くの用途において、検出手段ＤＭＮＳは、結合された周波数／位相コンパレータである。明瞭化のため、本発明はＰＬＬとしてのみ記載されるであろう。
【０００３】
最適時間応答を保証するために、制御ループゲイン（ｃｏｎｔｒｏｌｌｅｄ  ｌｏｏｐ  ｇａｉｎ）を必要とする用途において、ＰＬＬは広く使用されている。ＰＬＬが集積回路において使用される場合、ＰＬＬのループゲインは、温度と、電源電圧と、酸化膜厚さ、シート抵抗、及び注入濃度（ｉｍｐｌａｎｔ  ｃｏｎｃｅｎｔｒａｔｉｏｎ）等のようなプロセスに依存したパラメータとで変動し得る。ＰＬＬは、非同期データ源（ａｓｙｎｃｈｒｏｎｏｕｓ  ｄａｔａ  ｓｏｕｒｃｅ）から（自己クロックする（ｓｅｌｆ−ｃｌｏｃｋｉｎｇ））信号Ｄを受信する位相コンパレータＤＭＮＳを含んでいる。位相コンパレータＤＭＮＳは、周波数インクリメント制御信号（ｆｒｅｑｕｅｎｃｙ  ｉｎｃｒｅｍｅｎｔｉｎｇ  ｃｏｎｔｒｏｌ  ｓｉｇｎａｌ）ＦＵＰ及び周波数デクリメント制御信号（ｆｒｅｑｕｅｎｃｙ  ｄｅｃｒｅｍｅｎｔｉｎｇ  ｃｏｎｔｒｏｌ  ｓｉｇｎａｌ）ＦＤＮをチャージポンプ（ｃｈａｒｇｅ  ｐｕｍｐ）ＣＨＰＰＭＰに供給する。チャージポンプＣＨＰＰＭＰは、各々の周波数インクリメント／デクリメント信号ＦＵＰ又はＦＤＮのうちの一方又は他方の何れが供給されるかに依存して正又は負の方向に流れるポンプ出力電流Ｉｐを生成する。ポンプ出力電流Ｉｐは変調された固定の大きさのパルスで生成される。
【０００４】
Ｉｐ電流パルスは、電荷蓄積コンデンサ（ｃｈａｒｇｅ  ａｃｃｕｍｕｌａｔｉｎｇ  ｃａｐａｃｉｔｏｒ）Ｃに電荷を足すか、電荷蓄積コンデンサＣから電荷を引くかの何れかを行うであろう。コンデンサＣにおける蓄積電荷は、制御トランジスタＴ０を介して電流制御発振器ＣＣＯの入力部にもたらされる、積分電圧（ｉｎｔｅｇｒａｔｅｄ  ｖｏｌｔａｇｅ）ＶＣＮＴＲＬを生成する。ＣＣＯは、自身の入力電圧の関数である可変周波数（ｖａｒｉａｂｌｅ  ｆｒｅｑｕｅｎｃｙ）ｆＯＳＣを有する（周期）信号ＣＬＫを生成する。概して非同期（ａｐｅｒｉｏｄｉｃ）であり、それ故に位相及び周波数が定まっていない信号Ｄが位相コンパレータＤＭＮＳの入力部１に供給される間、信号ＣＬＫは位相コンパレータＤＭＮＳの入力部２にフィードバックされる。
【０００５】
信号Ｄは概して非同期であるが、オーバタイム（ｏｖｅｒ  ｔｉｍｅ）を平均化（平滑化）することによって引き出され得る基本クロック周波数（ｆｕｎｄａｍｅｎｔａｌ  ｃｌｏｃｋ  ｆｒｅｑｕｅｎｃｙ）を有する点で自己クロックしている。ＰＬＬは、当該基本クロック周波数を引き出すと共に、入力される信号Ｄの位相にロック（同期）（ｌｏｃｋ）するようにも設計される。ＰＬＬの動作は、信号ＣＬＫが信号Ｄよりも遅れる場合、及びそれから信号ＣＬＫが信号Ｄよりも先にもたらされる場合に説明されるであろう。信号の入力エッジが、信号ＣＬＫの対応するエッジの前にもたらされる（信号ＣＬＫが遅れる）場合において、位相コンパレータＤＭＮＳは、周波数インクリメント信号ＦＵＰをチャージポンプＣＨＰＰＭＰに出力し、それによってチャージポンプＣＨＰＰＭＰはポンプ出力電流Ｉｐの正の値を供給する（図１におけるＩｐに関する矢印の方向参照）。このように積分コンデンサ（ｉｎｔｅｇｒａｔｉｎｇ  ｃａｐａｃｉｔｏｒ）Ｃは電荷を蓄積する。ＣＣＯの入力電圧ＶＯＳＣ、又は実際入力端子ＣＣＯＩへの電流は、蓄積された電荷によってインクリメントされ、それに応答してＣＣＯは信号ＣＬＫの速度を増加させる。信号ＣＬＫの周波数ｆＯＳＣは、信号Ｄの基本クロック周波数よりも高い値にインクリメントされる。より早い信号ＣＬＫのエッジは、それからより遅い信号Ｄのエッジに追従（ｃａｔｃｈ  ｕｐ）し始める。信号ＣＬＫのエッジが信号Ｄのエッジに近付くと、出力周波数ｆＯＳＣは基本クロック周波数の値にまで速度を落とす。信号ＣＬＫが信号Ｄとほぼ位相が合うと、位相コンパレータＤＭＮＳは周波数インクリメント信号ＦＵＰの出力を停止し、出力周波数ｆＯＳＣは、実際上信号Ｄの基本クロック周波数に等しい定常状態（ｓｔｅａｄｙ−ｓｔａｔｅ）の値に保持される。
【０００６】
信号Ｄのエッジが信号ＣＬＫのエッジより遅れる場合、位相コンパレータＤＭＮＳは周波数デクリメント信号ＦＤＮをチャージポンプＣＨＰＰＭＰに出力する。それによって、チャージポンプＣＨＰＰＭＰはポンプ出力電流Ｉｐの負の値を供給する。このようにコンデンサＣは放電され、それによってＶｃｎｔｒｌ及びＶＯＳＣは低減され、ＣＣＯの周波数ｆＯＳＣが減少させられる。これにより、信号ＣＬＫエッジは、信号Ｄのエッジが信号ＣＬＫに追従すると共に位相合わせ（ａｌｉｇｎ）をされるまで遅延させられる。位相合わせが達成されると、ＦＤＮ制御信号は遮断（停止）（ｓｈｕｔ  ｏｆｆ）される。
【０００７】
通常、チャージポンプは正又は負の矩形電流パルス（ｒｅｃｔａｎｇｕｌａｒ  ｃｕｒｒｅｎｔ  ｐｕｌｓｅ）の形態でポンプ出力電流Ｉｐをもたらすように設計される。ＣＣＯ入力電圧ＶＯＳＣの大きさ又は実際上入力端子ＣＣＯＩへの電流は、ポンプ電流パルスのパルス幅を変調することによって変化させられる。概して線形的に結合される伝達関数（ｌｉｎｅａｒｌｙ  ｃｏｍｂｉｎｅｄ  ｔｒａｎｓｆｅｒ  ｆｕｎｃｔｉｏｎ）は、チャージポンプＣＨＰＰＭＰ、電流制御発振器ＣＣＯ、及び制御トランジスタＴ０が属する特性利得関数（ｃａｒａｃｔｅｒｉｓｔｉｃ  ｇａｉｎ  ｆｕｎｃｔｉｏｎ）の平衡効果（ｃｏｕｎｔｅｒｂａｌａｎｃｉｎｇ  ｅｆｆｅｃｔ）からもたらされる。ところで、多くのＰＬＬ概略図において、電流制御発振器ＣＣＯの代わりに電圧制御発振器ＶＣＯが示されている。しかしながら、このことは実質的な違いではなく、図１のＣＣＯと共に制御トランジスタＴ０は、実際ＶＣＯを形成する。
【０００８】
安定性のため、いわゆるゼロ（ｚｅｒｏ）が、ＰＬＬのループ伝達関数にもたらされる。概して最新技術において、ゼロは通常、補償抵抗（ｃｏｍｐｅｎｓａｔｉｏｎ  ｒｅｓｉｓｔｏｒ）ＲＺによって図１に示されているように、コンデンサＣと直列に抵抗を追加することによってもたらされる。しかしながら、このことは、補償抵抗ＲＺの追加の結果、制御電圧ＶｃｎｔｒｌがコンデンサＣによってほとんど効果的に減結合（デカップル（ｄｅｃｏｕｐｌｅ））されないため、制御電圧Ｖｃｎｔｒｌは容易に妨害され得るという不利点を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、上記不利点に対処する周波数又は位相同期ループを有する電子回路を提供することにある。
【課題を解決するための手段】
【００１０】
このため、本発明によれば、安定化回路（ｓｔａｂｉｌｉｚｉｎｇ  ｃｉｒｃｕｉｔ）が、電流制御発振器の入力端子に補償電流をもたらすための更なるチャージポンプを有し、当該補償電流は、検出手段によってもたらされる制御信号に依存する正の値、負の値、又はほぼゼロの値を有し得る。前記正又は負の値の絶対値（ａｂｓｏｌｕｔｅ  ｖａｌｕｅ）は、ほぼ線形的に制御電圧に依存する。
【００１１】
当該手段によって、安定化のための所望のゼロが、コンデンサと直列の抵抗を使用することなくもたらされる。それ故に、コンデンサは減結合手段としても非常に効果的に機能するため、制御電圧は容易に妨害され得ない。
【００１２】
米国特許第５９４２９４７号は、ゼロをもたらすためのディジタルダンピング回路（ｄｉｇｉｔａｌ  ｄａｍｐｉｎｇ  ｃｉｒｃｕｉｔ）を必要とする代わりの解決策を示している。本発明による解決策は当該ディジタル回路を必要としない。
【００１３】
安定化回路はいくつかの態様で使用され得る。例えば、ゲート又はベースと、ソース又はエミッタとに直列に抵抗が接続され、抵抗のノード（当該ノードは前記ソース又はエミッタに接続されない）はコンデンサの両端間の制御電圧を受信するために、ドレイン又はコレクタが更なるチャージポンプに基準電流（ｒｅｆｅｒｅｎｃｅ  ｃｕｒｒｅｎｔ）を供給するトランジスタをもたらすことは可能である。抵抗の値は前記トランジスタの１／ｇＭと比較して高くなければならず、又は代わりに、トランジスタのｇＭは増幅器の追加によって増大されなければならない。増幅器によるトランジスタのｇＭの増大は、従来技術においてよく知られている。
【００１４】
本発明の実施例において、電界効果トランジスタが前記制御トランジスタとして使用され、前記電界効果トランジスタは、前記制御トランジスタの前記第一の主端子、前記第二の主端子、及び前記制御端子を各々形成するソース、ドレイン、及びゲートを有し、前記安定化回路は、第一の電界効果トランジスタと、第二の電界効果トランジスタと、第三の電界効果トランジスタと、第四の電界効果トランジスタと、前記第一のトランジスタの前記ドレインに結合される入力部及び前記第四のトランジスタの前記ドレインに結合される出力部を有するカレントミラーと、前記第四のトランジスタの前記ゲートと前記ドレインとの間に直流電圧を供給するための手段とを更に有し、前記第三及び第四のトランジスタの前記ソースは、前記制御トランジスタの前記ソースに結合され、前記第三のトランジスタの前記ゲートは、前記第四のトランジスタの前記ゲートに結合され、前記第一のトランジスタの前記ソースは、前記第三のトランジスタの前記ドレインに結合され、前記第二のトランジスタの前記ソースは、前記第四のトランジスタの前記ドレインに結合され、前記第一及び第二のトランジスタの前記ゲートは、前記制御トランジスタの前記ゲートに結合され、前記更なるチャージポンプの基準入力部は、前記絶対値が、前記カレントミラーの前記入力部を流れる前記電流にほぼ線形的に依存する態様で前記カレントミラーに結合される。
【００１５】
当該実施例は、抵抗が全く必要とされないという利点を有する。
【００１６】
更なる有利な実施例は、更なる従属請求項において特定される。
【００１７】
本発明は、添付図面を参照してより詳細に記載されるであろう。
【発明を実施するための最良の形態】
【００１８】
これらの図において、同じ機能又は目的を有する部分又は構成要素は、同じ参照符号で示される。
【００１９】
図４は、本発明によるＰＬＬを示している。図１によるＰＬＬに関する違いは、補償抵抗Ｒｚの除去と、安定化回路ＳＴＢの追加とにある。例えば、電界効果トランジスタＴ０が制御トランジスタＴ０として使用されている。この状態において、電流制御発振器ＣＣＯ（以降ＣＣＯと称される）は、好ましくは、図２Ａ、図２Ｂ、又は図２Ｃに示されている回路の一つによって使用される。そうすることによって、図３に概略的に示されているように、ＣＣＯの周波数ｆＯＳＣはＣＣＯの間の電圧ＶＯＳＣ又は制御電圧Ｖｃｎｔｒｌにほぼ線形的に依存する。
【００２０】
安定化回路ＳＴＢが、ＣＣＯの入力端子ＣＣＯＩに電流をプッシュ（ｐｕｓｈ）（ＩＰは正）もしくはプル（ｐｕｌｌ）（ＩＰは負）し得る電流源か、又は制御信号ＦＵＰ及びＦＤＮによって決定される電流を全くもたらさない（ＩＰ＝０）電流源かの何れか（図４参照）として示されている。良好な安定性を得るために、補償電流ＩＺが以下の関係式によって決定される。
ＩＺ＝ＧＭＴ０・ＩＰ・ＲＺ        ［１］
ここで、ＧＭＴ０は制御トランジスタＴ０のトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）であり、ＩＰはチャージポンプＣＨＰＰＭＰからのポンプ出力電流であり、ＲＺは、よく知られている従来技術のＰＬＬであれば必要とされてきた補償抵抗ＲＺの値である。
【００２１】
関係式[１]により、図４の本発明のＰＬＬは、安定性の目的で以下のようにディメンションが決定される。すなわち、図１の従来技術のＰＬＬから抵抗ＲＺの値が決定され、関係式[１]に抵抗ＲＺの値を代入することによって補償電流ＩＺの値が決定される。従って、例えば従来技術における抵抗ＲＺの最適な値が１００オーム（Ｏｈｍ）である場合、補償電流ＩＺの値は、以下によって決定される。
ＩＺ＝１００・ＧＭＴ０・ＩＰ
【００２２】
図５は、安定化回路ＳＴＢの好ましい実施例の詳細な回路図を示している。安定化回路ＳＴＢは、第一の電界効果トランジスタＴ１と、第二の電界効果トランジスタＴ２と、第三の電界効果トランジスタＴ３と、第四の電界効果トランジスタＴ４と、第一のトランジスタＴ１のドレインに接続される入力部及び第四のトランジスタＴ４のドレインに接続される出力部を有するカレントミラーＣＭと、第四のトランジスタＴ４のゲートとドレインとの間に直流電圧ＶＴＵＮＥを供給するための手段とを有し、第三のトランジスタＴ３及び第四のトランジスタＴ４のソースは制御トランジスタＴ０のソースに接続され、第三のトランジスタＴ３のゲートは第四のトランジスタＴ４のゲートに接続され、第一のトランジスタＴ１のソースは第三のトランジスタＴ３のドレインに接続され、第二のトランジスタＴ２のソースは第四のトランジスタＴ４のドレインに接続され、第一のトランジスタＴ１及び第二のトランジスタＴ２のゲートは制御トランジスタＴ０のゲートに接続される。安定化回路ＳＴＢは、電流制御発振器ＣＣＯの入力端子ＣＣＯＩに補償電流ＩＺをもたらすための更なるチャージポンプＣＨＰＰＭＰＦを更に有している。
【００２３】
カレントミラーＣＭは、第一の主端子（ｍａｉｎ  ｔｅｒｍｉｎａｌ）、第二の主端子、及び制御端子を有する第一のカレントミラートランジスタｃｍ１を有し、第二の主端子と制御端子とは互いに接続され、それによってカレントミラーＣＭの入力部が形成され、更にカレントミラーＣＭは、第一のカレントミラートランジスタｃｍ１の前記第一の主端子に接続される第一の主端子、カレントミラーＣＭの出力部を形成する第二の主端子、及び第一のカレントミラートランジスタｃｍ１の前記制御端子に接続される制御端子を有する第二のカレントミラートランジスタｃｍ２を有する。
【００２４】
第一のカレントミラートランジスタｃｍ１及び第ニのカレントミラートランジスタｃｍ２の第一の主端子は、第一の電源端子ＶＳＳに接続されている。第三トランジスタＴ３及び第四のトランジスタＴ４のソースは第二の電源端子ＶＤＤに接続されている。電界効果トランジスタ又はバイポーラトランジスタが、第一のカレントミラートランジスタｃｍ１及び第ニのカレントミラートランジスタｃｍ２として使用されてもよい。
【００２５】
更なるチャージポンプＣＨＰＰＭＰＦの参照入力部ＩＺＲＦは、カレントミラーＣＭの入力部に接続されている。
【００２６】
電流ＩＴＵＮＥによってバイアスされると共にダイオード構成体として構成されるトランジスタＴ５は、例えば直流電圧ＶＴＵＮＥを供給するための手段として使用される。
【００２７】
安定化回路ＳＴＢは、第一のトランジスタＴ１及び第二のトランジスタＴ２がそれらの飽和領域（ｓａｔｕｒａｔｉｏｎ  ｒｅｇｉｏｎ）にあり、第三トランジスタＴ３及び第四のトランジスタＴ４がそれらの線形領域（ｌｉｎｅａｒ  ｒｅｇｉｏｎ）にある態様でディメンションが決定され、第三トランジスタＴ３のドレイン・ソース間電圧が、第四のトランジスタＴ４のドレイン・ソース間電圧の約２倍の高さとなる態様でディメンションが決定される。このように、安定化回路ＳＴＢは、制御電圧ＶＣＮＴＲＬにほぼ線形的に依存している基準電流Ｉｍｒをもたらす。このことは、ＲＺがこの場合ＶＴＵＮＥ（又はＩＴＵＮＥ）よって決定される関係式［１］に合致している。カレントミラーＣＭの入力部（第一のカレントミラートランジスタｃｍ１のゲート及びドレイン接続部）に対する、更なるチャージポンプＣＨＰＰＭＰＦの基準入力部ＩＺＲＦの接続によって、基準電流Ｉｍｒは更なるチャージポンプＣＨＰＰＭＰＦに複製されて（図７参照）、更なるチャージポンプＣＨＰＰＭＰＦのための基準電流としての役割を果たす。
【００２８】
図６は、Ｎ形電界効果トランジスタＴ６、Ｔ８、Ｔ９、及びＴ１２と、Ｐ形電界効果トランジスタＴ７、Ｔ１０、及びＴ１１と、基準電流源Ｉｒｅｆとを有するチャージポンプＣＨＰＰＭＰのための使用を示している。トランジスタＴ８とＴ１０とのゲートは、制御信号ＦＵＰとＦＤＮとを各々受信するように結合される。トランジスタＴ６、Ｔ８、及びＴ１２のソースは第一の電源端子ＶＳＳに接続されている。トランジスタＴ７及びＴ１０のソースは第二の電源端子ＶＤＤに接続されている。トランジスタＴ７及びＴ１１のゲートと、トランジスタＴ６及びＴ７のドレインとは、互いに結合されている。トランジスタＴ６、Ｔ９及びＴ１２のゲートと、トランジスタＴ１２のドレインとは、互いに結合されている。トランジスタＴ８のドレインはトランジスタＴ９のソースに接続されている。トランジスタＴ１０のドレインはトランジスタＴ１１のソースに接続されている。トランジスタＴ９とＴ１１とは、互いに結合されて、ポンプ出力電流ＩＰを供給するための出力部を形成している。基準電流源Ｉｒｅｆは、トランジスタＴ１２を流れる基準電流Ｉｒｅｆを供給するために結合されている。
【００２９】
図６によるチャージポンプＣＨＰＰＭＰは以下のように動作する。トランジスタＴ１２及びＴ６は、当該例においてほぼ１のミラー比を有するカレントミラーを形成している。それ故に、トランジスタＴ７を介して基準電流Ｉｒｅｆが供給される。
【００３０】
制御信号ＦＵＰが論理ローレベルを有すると共に制御信号ＦＤＮが論理ハイレベルを有する場合、トランジスタＴ８とＴ１０との両方は非導通となる。それ故に、トランジスタＴ９とＴ１１とも非導通となる。結果として、ポンプ出力電流ＩＰの値はゼロとなる。
【００３１】
制御信号ＦＵＰが論理ハイレベルを有すると共に制御信号ＦＤＮが論理ローレベルを有する場合も、ほぼゼロのポンプ出力電流ＩＰが代わりに得られ得る。四つのトランジスタＴ８乃至Ｔ１１の全ては当該状態で導通している。先の状態と比較して、より高いスイッチング周波数がそのとき達成され得る。（しかしながら、ミスマッチ（不整合（ｍｉｓｍａｔｃｈ））によって、ポンプ出力電流ＩＰはゼロとわずかに異なっていてもよい。）
【００３２】
制御信号ＦＵＰが論理ハイレベルを有すると共に制御信号ＦＤＮが論理ハイレベルを有する場合、トランジスタＴ１０とＴ１１との両方はここでも非導通となる。トランジスタＴ８が導通することによって、実質上トランジスタＴ９のソースは第一の電源端子ＶＳＳに接続される。この状態においてトランジスタＴ１２及びＴ９は、当該例においてほぼ１のミラー比を有するカレントミラーも形成する。それ故に、トランジスタＴ９を介して基準電流Ｉｒｅｆが供給される。結果として、ポンプ出力電流ＩＰの値は、当該値＋Ｉｒｅｆにほぼ等しくなる。
【００３３】
制御信号ＦＵＰが論理ローレベルを有すると共に制御信号ＦＤＮが論理ローレベルを有する場合、トランジスタＴ８とＴ９との両方は非導通となる。トランジスタＴ１０が導通することによって、実質上トランジスタＴ１１のソースは第二の電源端子ＶＤＤに接続される。この状態においてトランジスタＴ７及びＴ１１は、当該例においてほぼ１のミラー比を有するカレントミラーも形成する。それ故に、トランジスタＴ１１を介して基準電流Ｉｒｅｆが供給される。結果として、ポンプ出力電流ＩＰの値は、当該値−Ｉｒｅｆにほぼ等しくなる。
【００３４】
図７は、更なるチャージポンプＣＨＰＰＭＰＦのための使用が示されている図５による本発明の安定化回路ＳＴＢの、より詳細な回路図を示している。更なるチャージポンプＣＨＰＰＭＰＦは基本的に、図６に示されているチャージポンプＣＨＰＰＭＰと同じ態様で使用されている。図７におけるトランジスタＴ６Ｆ乃至Ｔ１１Ｆは、図６におけるトランジスタＴ６乃至Ｔ１１に対応している。基準電流ＩｒｅｆとトランジスタＴ１２とは、図７に示されていない。更なるチャージポンプＣＨＰＰＭＰＦの基準入力部ＩＺＲＦを形成するトランジスタＴ６ＦのゲートがトランジスタＴｃｍ１のゲートに接続されるためである。それ故に、トランジスタＴｃｍ１は、図７において、トランジスタＴ１２の機能も果たしている。それによって、基準電流Ｉｍｒは、基準電流Ｉｒｅｆを置換する。ＣＨＰＰＭＰと更なるチャージポンプＣＨＰＰＭＰＦとの重大な違いは、基準電流Ｉｍｒが制御電圧ＶＣＮＴＲＬにほぼ線形的に依存していることにある。他の違いは、トランジスタＴ８ＦとＴ１０Ｆとのゲートが制御信号ＦＤＮとＦＵＰとをそれぞれ受信するために結合されていることにある。制御トランジスタＴ０は自身のゲートから自身のドレインへの反転特性を有する一方（図４参照）、補償電流ＩＺと制御電流Ｉｃｎｔｒｌとは位相が合っていなければならないためである。
【００３５】
チャージポンプＣＨＰＰＭＰ及び更なるチャージポンプＣＨＰＰＭＰＦにおける電界効果トランジスタは、バイポーラトランジスタによって全部又は部分的に置換されてもよい。しかしながら、カレントミラーを形成するトランジスタは、異なる種類のトランジスタとなり得ない。従って例えば、バイポーラトランジスタがトランジスタｃｍ１として使用されると、トランジスタｃｍ２及びトランジスタＴ６Ｆもバイポーラトランジスタでなければならない。
【００３６】
チャージポンプＣＨＰＰＭＰ及び更なるチャージポンプＣＨＰＰＭＰＦにおけるカレントミラー比が必ずしも１に等しい必要はない。
【００３７】
本発明のＰＬＬ（又は周波数同期ループ）は、集積回路において使用され得ると共に、ディスクリートコンポーネントによってもたらされ得る。
【図面の簡単な説明】
【００３８】
【図１】知られているＰＬＬを有する電子回路の回路図である。
【図２Ａ】ＰＬＬにおいて使用され得る電流又は電圧制御発振器の回路図を示している。
【図２Ｂ】ＰＬＬにおいて使用され得る電流又は電圧制御発振器の回路図を示している。
【図２Ｃ】ＰＬＬにおいて使用され得る電流又は電圧制御発振器の回路図を示している。
【図３】制御電圧に応答して電流制御発振器に制御電流をもたらすための制御トランジスタ及び電流制御発振器の図と、電流制御発振器の間の電圧、電流制御発振器に流れる電流、及び制御電圧に対する電流制御発振器の周波数の関係を示すための図とを示している。
【図４】本発明によるＰＬＬを有する電子回路の回路図である。
【図５】図４による本発明のＰＬＬに適用され得る、本発明の安定化回路の詳細な回路図である。
【図６】ＰＬＬに使用され得るチャージポンプの回路図である。
【図７】更なるチャージポンプの使用が示されている図５による本発明の安定化回路のより詳細な回路図である。
【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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2005503707.tif 000024