(57)【要約】  相変化型メモリ（３３）を読み出すための方法および装置を端的に提供する。本方法は、選択されたメモリセル（１１５）の読み出し中に、選択されていないメモリセル（１１１，１１３，１１７，１１９）にゼロバイアスを印加することを特徴とする。
2005514722.tif 000002
【特許請求の範囲】
【請求項１】
第３導線および第４導線を使用してバイアスが印加される第２メモリの読み出しの間に、第１導線および第２導線を使用してバイアスが印加される第１メモリセルにゼロバイアスを印加することを含む方法。
【請求項２】
前記第１メモリセルにゼロバイアスを印加する動作は、
前記第１導線に第１電位を印加するステップと、
前記第２導線に前記第１電位を印加するステップと
を含むものである請求項１に記載の方法。
【請求項３】
前記第２メモリセルの読み出し動作は、
前記第３導線に第２電位を印加するステップと、
前記第４導線に第３電位を印加するステップと
を含むものである請求項２に記載の方法。
【請求項４】
前記第１電位と前記第３電位との電位差は前記第２メモリセルのダイオードの通電閾値未満であり、前記第２電位と前記第１電位との電位差は前記第１メモリセルのダイオードの通電閾値未満である請求項３に記載の方法。
【請求項５】
前記第２電位は、前記第２メモリセルの状態を変えるのに十分な電位である該第２メモリセルのプログラミング閾値未満である請求項３に記載の方法。
【請求項６】
前記第２メモリセルの読み出しに先立って、前記第１導線および前記第２導線を前記第１電位まで帯電させることを更に含む請求項５に記載の方法。
【請求項７】
前記第１メモリセルにゼロバイアスを印加する動作は、
前記第１導線をフローティングさせるステップと、
前記第２導線をフローティングさせるステップと
を含む請求項１に記載の方法。
【請求項８】
前記第１導線をフローティングさせる動作は、該第１導線を動作電位源から切り離すことを含むものである請求項７に記載の方法。
【請求項９】
前記第２メモリセルの読み出しの間に、該第２メモリセルに順バイアスを印加することを更に含む請求項１に記載の方法。
【請求項１０】
前記第２メモリセルの読み出し動作は、該第２メモリセルの状態を特定することを更に含むものである請求項１に記載の方法。
【請求項１１】
前記第２メモリセルの状態を特定する動作は、該第２メモリセルの相変化材料の電気抵抗を測定することを含むものである請求項１０に記載の方法。
【請求項１２】
第１導線および第２導線を使用してバイアスが印加される第１メモリセルと、
第３導線および第４導線を使用してバイアスが印加される第２メモリセルと、
前記第２メモリの読み出しの間に、前記第１メモリセルにほぼゼロの電位差を印加するのに適合した回路と
を含んでなる装置。
【請求項１３】
前記回路は、前記第１および第２の導線に非ゼロ電位を印加することによって前記第１メモリセルにほぼゼロの電位差を印加するものである請求項１２に記載の装置。
【請求項１４】
前記回路は、前記第２メモリセルの読み出しの間に前記第３導線に第２電位を印加して、前記第４導線に第３電位を印加することによって、前記第２メモリセルに順バイアスを印加するものである請求項１３に記載の装置。
【請求項１５】
前記第２電位は前記第３電位より大きく、前記第２電位と前記第３電位との電位差は前記第２メモリセルの状態を変えるのに十分な電位である該第２メモリセルのプログラミング閾値未満である請求項１４に記載の装置。
【請求項１６】
前記第２メモリセルはダイオードを含み、前記第１電位と前記第３電位の電位差は前記第１メモリセルのダイオードの通電閾値未満であり、前記第２電位と前記第１電位の電位差は前記第１メモリセルのダイオードの通電閾値未満である請求項１４に記載の装置。
【請求項１７】
前記回路は、前記第２メモリセルの読み出しに先立って、前記第１導線と前記第２導線をある非ゼロ電位まで帯電させるのに適合するものである請求項１２に記載の装置。
【請求項１８】
前記第２メモリセルを読み出すための第２回路を更に含む請求項１２に記載の装置。
【請求項１９】
前記第２回路は、前記第２メモリセルに結合した第１入力と、基準信号に結合した第２入力と、出力とを有する比較器を含むものである請求項１８に記載の装置。
【請求項２０】
前記第２メモリセルは、相変化材料を含むものである請求項１２に記載の装置。
【請求項２１】
コントローラと、
該コントローラに結合したトランシーバと、
第１導線および第２導線を使用してバイアスが印加される第１メモリセルと、第３導線および第４導線を使用してバイアスが印加される第２メモリセルと、前記第２メモリセルの読み出しの間に前記第１メモリセルにゼロバイアスを印加するのに適合した回路とを含む、前記コントローラに結合したメモリと
を含んでなるシステム。
【請求項２２】
前記回路は、前記第１メモリセルに対しては前記第１導線および前記第２導線に第１電位を印加することによって該第１メモリセルにゼロバイアスを印加し、前記第２メモリセルに対しては該第２メモリセルの読み出しの間に前記第３導線に第２電位を印加し、前記第４導線に第３電位を印加することによって該第２メモリセルに順バイアスを印加するものである請求項２１に記載のシステム。
【請求項２３】
前記第２電位は前記第３電位より大きく、前記第２電位と前記第３電位との電位差は前記第２メモリセルの状態を変えるのに十分な電位である該第２メモリセルのプログラミング閾値未満である請求項２２に記載のシステム。
【請求項２４】
前記第２メモリセルはダイオードを含み、前記第１電位と前記第３電位との電位差は前記第１メモリセルのダイオードの通電閾値未満であり、前記第２電位と前記第１電位との電位差は前記第１メモリセルのダイオードの通電閾値未満である請求項２２に記載のシステム。
【発明の詳細な説明】
【背景技術】
【０００１】
メモリセルを動作させている間（例えば、メモリセルをプログラミングしている間や読み出しをしている間）に、選択されたまたは標的にされたメモリセルを読み出し、またはプログラミングするためにそのようなメモリセルに電位が印加されることがある。これらの動作中に、メモリアレイ内の選択されていないメモリセルの状態はその影響を受けることがある。選択されていないメモリセルの状態を乱すのを避けるために、これらの選択されていないメモリセルには比較的大きな逆バイアスが印加されることがある。しかしながら、これにより、選択されていないメモリセル内に比較的大きな逆漏れ電流が発生するという結果がもたらされることがあり、ひいてはシステムの電力消費に悪影響が及ぼされることがある。
【発明の開示】
【０００２】
以上のことから、メモリシステムにおいてメモリセルを動作させるより巧妙な方法が求められ続けている。
【発明を実施するための最良の形態】
【０００３】
以下、本発明の実施の最良の態様を、添付図面を参照して詳細に説明する。なお、本発明の主題事項（subject matter）は、特許請求の範囲において特定され、明示的にクレームされている。しかしながら、操作の構成および方法の両方について、その目的と特徴と優位性とともに、添付図面を読みつつ以下の発明の詳細な説明を参考にすることによって、本発明を最もよく理解することができる。
【０００４】
図面では、図に示す内容を単純化して分かりやすくするために、構成要素は必ずしも全体が同じように縮小拡大されているわけではない。例えば、一部の構成要素は分かりやすくするために他の構成要素よりもやや誇張して拡大して描かれている。さらに、参照符号は、適切と考えられる限りにおいて、いくつかの図面において対応する要素または類似の要素を示すために繰り返し用いられている。
【０００５】
以下の詳細な説明では、本発明を全体的に理解するために多数の具体的な細部が述べられる。しかしながら、当該技術分野の当業者であれば、これらの具体例が無くても本発明を実施できることが理解されよう。なお、本発明の特徴とは直接関係ない部分では冗長な説明により本発明の焦点がぼやけて分かりにくくならないように、周知の方法、手続、構成部品および回路については詳述されない。
【０００６】
以下の説明および特許請求の範囲の記述で、「結合した（coupled）」とか「接続した(connected)」という表現はそれらの派生語と一緒に使用されることがある。これらの用語は互いに同義語であるという意図ではないことは理解されたい。というより、特定の態様において、「接続した」という表現は２つ以上の構成要素が物理的または電気的に互いに接触していることを表すのに使用されることがある。「結合した」という表現も２つ以上の構成要素が物理的または電気的に直接接触していることを意味する場合がある。しかし、この「結合した」という表現は２つ以上の構成要素が互いに直接接触した状態にはないが、それでもなお互いに協働もしくは相互作用している状態も意味する場合がある。
【０００７】
図１を参照して、本発明に基づく実施の一態様２０を説明する。態様２０は、コンピューティングシステム３０を構成する場合がある。コンピューティングシステム３０は、例えば移動体通信装置（例えば携帯電話機）、双方向無線通信システム、単方向ページャ、双方向ページャ、個人用通信システム（ＰＣＳ：personal communication system）、携帯型コンピュータ、個人用携帯情報端末（ＰＤＡ：personal digital assistant）などの様々な携帯型通信システムにおいて使用されることがある。本発明の適用範囲および用途は、これらの例に決して限定されないことは指摘しておく必要があるだろう。例えば、本発明が使用されることがある他の用途として、例えば、セルラ基地局、サーバ、デスクトップ型コンピュータ、ビデオ機器などの非携帯型電子機器への用途が挙げられる。
【０００８】
本態様において、コンピューティングシステム３０は、システムバス４０に接続されたプロセッサ４２を含みうる。プロセッサ４２は、例えば、１つ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラなどを含みうるが、本発明の範囲はこの点に限定されない。システムバス４０は、例えば、コンピューティングシステム３０のある一部分から別の部分にデータを伝送するためのデータ線の集合を含むデータパス（data path）でありうる。
【０００９】
コンピューティングシステム３０は、システムバス４０に接続したメモリコントローラハブ３４と、メモリコントローラハブ３４にＡＧＰ（accelerated graphics port）バス４４を介して結合したディスプレイコントローラ４６とを更に含みうる。ディスプレイコントローラ４６は、ディスプレイ４８を駆動するための信号を生成することがある。
【００１０】
メモリコントローラハブ（Memory controller hub）３４は、ハブインタフェース５０を介して入力／出力（Ｉ／Ｏ）ハブ５２に結合されることもある。Ｉ／Ｏハブ５２は、ＣＤ−ＲＯＭドライブ５８の動作を制御することがあり、ハードディスクドライブ６０の動作を制御することがある。加えて、Ｉ／Ｏハブ５２は、例えば、ＰＣＩ（peripheral component interconnect）バス５４および拡張バス６２へのインタフェースを提供することがある。ＰＣＩバス５４は、ＮＩＣ（network interface card）５６に接続されることがある。Ｉ／Ｏコントローラ６４は、拡張バス６２に接続されることがあり、フロッピディスクドライブ７０の動作を制御することがある。さらに、Ｉ／Ｏコントローラ６４は、マウス６６やキーボード６８からの入力を受信することがある。
【００１１】
コンピューティングシステム３０は、メモリバス３６を介してメモリコントローラハブ３４に結合した相変化型メモリ３３を含みうる。メモリコントローラハブ３４は、メモリバス３６とシステムバス４０との間のインタフェースとしての機能を果たすことがあるメモリコントローラ（ＭＣ：memory controller）３５を含みうる。メモリコントローラ３５は、相変化型メモリ３３への特定の書き込みまたは読み出し動作に関連する場合がある制御信号とアドレス信号とデータ信号とを生成することがある。メモリバス３６は、相変化型メモリ３３へデータを記憶しそのメモリからデータを取り出すために使用される制御線およびアドレス線の他に相変化型メモリ３３とデータのやり取りを行うための通信線を含みうる。特定の書き込みまたは読み出し動作は、相変化型メモリ３３へのデータの書き込みとそのメモリからのデータの読み出しとを並列して行うことを含みうる。
【００１２】
相変化型メモリ３３は、データを記憶するために異なるメモリ状態にプログラムされることがある例えばカルコゲナイド（chalcogenide）材料などの相変化材料を含みうる複数のメモリを含むメモリアレイでありうるが、本発明の範囲はこの点に限定されない。
【００１３】
図２を参照して、本発明に基づく相変化メモリ３３の実施の一態様について説明する。相変化型メモリ３３は、メモリセル１１１〜１１９を含む３×３アレイ１１０を含みうる。ここで、メモリセル１１１〜１１９は、ダイオード１２１〜１２９をそれぞれ含みうる。アレイ１０１は、ダイオードベースのメモリアレイと呼ばれることがある。さらに、メモリセル１１１〜１１９は、構造的相変化材料１３１〜１３９をそれぞれ含みうる。図２には特に３×３アレイが示されているが、本発明の範囲はこの点に限定されない。例えば、相変化型メモリ３３は、もっと大きなメモリセルのアレイをもつことがある。
【００１４】
相変化材料１３１〜１３９としては、例えば、アモルファス状態から結晶状態（crystalline state）または多結晶状態（polycrystalline state）への可逆的な構造的相変化を示すカルコゲナイド合金でありうる。可逆構造の結果、相変化材料は、温度変化に伴ってアモルファス状態から結晶状態に変化して、結晶状態からアモルファス状態に戻ることがあるが、その逆の変化も起こりうる。相変化材料の一部がアモルファス状態のままの可能性がある多粒結晶（multiple grain crystals）が存在する状態として、多結晶状態を定義することがある。
【００１５】
メモリセル１１１〜１１９に様々な相変化合金を使用することがある。例えば、周期律表のＶＩ族元素を一種類以上含むカルコゲナイド合金をメモリセル１１１〜１１９に使用することがある。一例として、相変化材料１３１〜１３９をＧｅＳｂＴｅ合金から構成することがある。
【００１６】
相変化材料１３１〜１３９によってメモリセル１１１〜１１９は、高抵抗状態と低抵抗状態との間を可逆的に変化する不揮発性プログラマブル抵抗器として振る舞うことができることがある。相変化材料１３１〜１３９における結晶化は、温度および材料がその温度で費やす時間量の両方（温度および時間）に依存することがある。従って、メモリセル１１１〜１１９の相変化は、相変化材料１３１〜１３９を流れる電流を使用する抵抗加熱法によって引き起こされることがある。プログラマブル抵抗器は、結晶状態（低抵抗状態）とアモルファス状態（高抵抗状態）との間で大きな動的範囲の抵抗率を示すことがあり、メモリセルのマルチビット記憶を可能にする多重中間状態を示すことも可能でありうる。いくつかの態様では、このプログラマブル抵抗器は、結晶状態とアモルファス状態の間で４０倍を超える動的範囲の抵抗率を示すこともある。セルの電気抵抗を測定することによって、メモリセルに記憶されたデータを読み出すことができる。
【００１７】
一例として、１ビットのデータを記憶するバイナリシステムでは、「１」状態または「セット（set）」状態と第１状態を定義することがあり、「０」状態または「リセット（reset）」状態と第２状態を定義することがある。ここで、リセット状態を実質上アモルファス状態と定義することができ、一方、セット状態を実質上結晶状態と定義することができる。
【００１８】
相変化型メモリ３３は、例えば、書き込みまたは読み出し動作の間にアレイ１１０に属するある特定のセルを選んでバイアスを印加するための列導線１０１、１０２、１０３および行導線１０４、１０５、１０６を含みうる。選択されたメモリセルが望ましいメモリ状態にプログラムされるプログラミング動作とも、書き込み動作を呼ぶことがある。列導線１０１〜１０３をビット線（bitlines）と呼ぶことがあり、行導線１０４〜１０６をワード線（wordlines）と呼ぶことがある。「バイアス（bias）」という用語は、装置に電位差を印加することを指すことがある。例えば、メモリセル１１１に順バイアスを印加するということは、導線１０１に相対的に高い電位を印加し、導線１０４に相対的に低い電位を印加することを意味することがあるが、本発明の範囲はこの点に限定されない。逆に、この態様において、メモリセル１１１に逆バイアスを印加するということは、導線１０１に相対的に低い電位を印加し、導線１０４に相対的に高い電位を印加することを意味することがある。メモリセル１１１にゼロバイアスを印加するということは、メモリセル１１１（の両導線間）にほぼゼロボルトの電位差を印加すること意味することがある。
【００１９】
この態様では、相変化型メモリ３３は、メモリセル１１１〜１１９の動作を制御するために使用されることがあるコントロール装置１４０を更に含みうる。例えば、コントロール装置１４０は、メモリアレイ１１０に属する選択されたメモリセルへの書き込み動作とそのセルからの読み出し動作を実行するために使用されることがある。コントロール装置１４０は、書き込み動作と読み出し動作とを実行するためのバイアス信号（例えば電位）を生成するために使用されることがある信号生成装置１４５を含みうる。加えて、コントロール装置１４０は、プログラミング信号があるメモリセルに送られた後にそのセルの相変化材料が選択されたメモリセル状態にあるかどうかを判定するために使用されることがあるセンス装置１５０を含みうる。図３は、本発明に基づくセンス装置１５０の一態様を示したものである。
【００２０】
図３を参照して手短に説明すると、ある特定のメモリセル、例えばメモリセル１１５のメモリ状態を検出するために比較器２００を使用することがあるが、本発明の範囲はこの点に限定されない。比較器２００の非反転入力端子は、メモリセル１１５の電気抵抗の表示を受信するためにメモリセル１１５に接続されることがある。比較器２００の反転入力端子を基準電圧信号ＶREFに接続することがある。比較器２００の出力端子をＤフリップフロップ２１０のＤ入力端子に接続することがある。比較器２００の非反転入力端子において受け取られることがあるリード電圧（read voltage）を生成するために、リード電流（read current）ＩRを使用することがある。リード電圧は、メモリセル１１５の電気抵抗を示すことがあるため、メモリセル１１５の状態を示すために使用されることがある。例えば、リード電圧は、メモリセルが示す電気抵抗に比例することがある。従って、より高い電圧はセルがより高い電気抵抗の状態、例えば実質上アモルファス状態にあることを示していることがあり、より低い電圧はセルがより低い電気抵抗の状態、例えば実質上多結晶状態にあることを示していることがある。
【００２１】
リード電圧と基準電圧ＶREFとの比較によって、メモリセル１１５の状態を示すことができ、フリップフロップ２１０に記憶されることがある出力信号Ｃｌが比較器２００の出力側に結果としてもたらされることがある。
【００２２】
図２に再び戻って説明すると、書き込み動作の間に、選択されたメモリセルは、その選択されたメモリセルを選択された状態（セット状態またはリセット状態）にプログラムするのに十分なレベルの順バイアスをその選択されたメモリセルに印加することによって、選択された状態にプログラムされることがある。標的とするメモリセルをプログラムするのに十分なレベルを、標的とするメモリセルのプログラミング閾値レベルとみなすことができる。例えば、選択されたメモリセルに接続されたワード線に相対的に低い電位を印加し、選択されたメモリセルに接続されたビット線に相対的に高い電位を印加することによって、選択されたメモリセルのプログラミングを達成することができる。
【００２３】
相対的に高い電位と相対的に低い電位との電位差が選択されたメモリセル内のダイオードの通電閾値またはターンオン電圧よりも大きい場合には、このように電位を印加することにより、選択されたメモリセルに順バイアスが印加されてそのメモリセルに電流が流れるようになる。電位差が十分に大きければ、メモリセルを流れる電流は選択されたメモリセルを選択された状態にプログラムすることがある。
【００２４】
選択されたメモリセルに接続されたワード線を選択されたワード線と呼ぶことがあり、選択されたメモリセルに接続されたビット線を選択されたビット線と呼ぶことがある。アレイに属する選択されたビット線と選択されたワード線との両方に接続されていないメモリセルを、選択されていないメモリセルと呼ぶことがある。さらに、選択されたメモリセルに接続されていないビット線を選択されていないビット線と呼ぶことがあり、選択されたメモリセルに接続されていないワード線を選択されていないワード線と呼ぶことがある。
【００２５】
一例として、メモリセル１１５は、約１．５ボルトのプログラミング閾値電位を有することがある。約２．５ボルトの電位は相変化材料１３５の状態をリセット状態「０」にプログラムするには十分な場合があり、約１．８ボルトの電位は相変化材料１３５の状態をセット状態「１」にプログラムするには十分な場合がある。メモリセル１１５のプログラミングは、導線１０２を電位ＶHIにし、導線１０５を電位ＶLOにすることを含みうる。電位差ＶHI−ＶLOがメモリセル１１５のプログラミング閾値よりも大きい場合には、メモリセル１１５は望ましい状態にプログラムされることがある。信号生成装置１４５は、導線１０２にバイアス信号ＶHIを供給し、導線１０５にバイアス信号ＶLOを供給する駆動タイミング回路を含みうる。
【００２６】
例えば、ＶHIは約２．５ボルトでＶLOは約０ボルトの場合があるが、この場合にはメモリセル１１５の電位差は約２．５ボルトである。メモリセル１１５のプログラミング閾値は約１．５ボルトであるので、メモリセル１１５の約２．５ボルトという電位差はメモリセル１１５に順バイアスを印加し、メモリセル１１５をリセット状態にプログラムするのには十分なことがある。この書き込み動作の例では、メモリセル１１５は選択されたメモリセルまたは標的とするメモリセルと呼ばれ、導線１０２および１０５を、選択されたビット線および選択されたワード線とそれぞれ呼ぶことがある。その他に、導線１０１および１０３を選択されていないビット線、導線１０４および１０６を選択されていないワード線と呼ぶことがある。さらに、メモリセル１１１、１１３、１１７と１１９は、（選択された）導線１０２および１０５に接続されておらず、選択されていないメモリセルと呼ばれることがある。メモリセル１１２と１１８は選択されたビット線１０２に接続されているが、これらのメモリセルは選択されたワード線１０５には接続されていないので選択されていないメモリセルと呼ばれることがある。同様に、メモリセル１１４および１１６は選択されたワード線１０５には接続されているが、これらのメモリセルは選択されたビット線１０２には接続されていないので選択されていないメモリセルと呼ばれることがある。
【００２７】
読み出し動作の間に、導線１０２および１０５を使用してメモリセル１１５に順バイアスを印加することによって、メモリセル１１５の状態を決定することがある。例えば、導線１０２に電位Ｖreadを印加し、導線１０５に相対的に低い電位Ｖloを印加することによって、メモリセル１１５に順バイアスを印加する動作を達成することがある。メモリセル１１５の電位差がメモリセル１１５のプログラミング閾値レベル未満であり、ダイオード１２５のターンオン電圧より大きい場合には、メモリセル１１５を流れるリード電流が生成されることがあり、このリード電流はメモリセル１１５の電気抵抗および状態を決定するために使用されることがある。この例では、メモリセル１１５の電気抵抗を測定するためにセンス装置１５０が使用されることがある。一例として、メモリセル１１５のプログラミング閾値は約１．５ボルトである場合があり、Ｖreadは約１ボルトである場合があり、Ｖloは約０ボルトである場合があるが、この場合にはメモリセル１１５に約１ボルトの電位差が印加される。この例では、メモリセル１１５の約１ボルトという電位差はリード電流を生成するのには十分な場合があるが、メモリセル１１５のプログラミング閾値未満であるのでメモリセル１１５の状態を乱すには不十分なことがある。この読み出し動作の例では、メモリセル１１５を選択されたメモリセルと呼ぶことがあり、導線１０２および１０５を選択されたビット線および選択されたワード線とそれぞれ呼ぶことがある。その他に、導線１０１および１０３を選択されていないビット線と呼ぶことがあり、導線１０４および１０６を選択されていないワード線と呼ぶことがある。メモリセル１１１と１１２と１１３と１１４と１１６と１１７と１１８と１１９とを、選択されていないメモリセルと呼ぶことがある。
【００２８】
本態様では、メモリセル１１５の読み出しの間に、信号生成装置１４５は、ＶreadとＶloを生成する他に選択されていないメモリセル１１１と１１２と１１３と１１４と１１６と１１７と１１８と１１９とに印加するバイアス信号を生成することがある。選択されていないメモリセルに印加されるこれらのバイアス信号の電位は、これらの選択されていないメモリセルに記憶されたデータを乱すことなく選ばれることがある。例えば、メモリセル１１５の読み出し中は、選択されていない導線１０１と１０３と１０４と１０６とに印加されるバイアス信号の電位は選択されていないメモリセル１１１と１１３と１１７と１１９とにゼロバイアスを印加するように選ばれることがある。本態様において、選択されていない導線１０１と１０３と１０４と１０６とに同じ電位を印加することによって、選択されていないメモリセル１１１と１１３と１１７と１１９とにゼロバイアスを印加する動作を達成することがある。例えば、約０．６ボルトの電位が導線１０１と１０３と１０４と１０６とに印加される場合がある。本態様では、約０ボルトの電位差が選択されていないメモリセル１１１と１１３と１１７と１１９とにそれぞれ印加されることがある。約０．６ボルトの電位が選択されていない導線１０１と１０３と１０４と１０６とに印加され、約１ボルトの電位が選択された導線１０２に印加され、約０ボルトの電位が選択された導線１０５にそれぞれ印加された場合には、約０．６ボルトの電位差がメモリセル１１４および１１６に印加され、約０．４ボルトの電位差がメモリセル１１２および１１８に印加される。ダイオード１２１〜１２９のターンオン電圧が例えば０．７ボルトより大きい場合には、選択されていないメモリセル１１２と１１４と１１６と１１８とは、メモリセル１１５の読み出し中はこれらのメモリセルに印加されるバイアスはそれらのプログラミング閾値未満であるので、（メモリ状態は）乱されないことがある。メモリセルのこのような仕方での読み出しによれば、選択されたメモリセルの読み出し中に選択されていないメモリセルには相対的に低い電位が印加されるのでアレイ１１０内の漏れ電流は減少することがある。
【００２９】
代替的な態様では、選択されていない導線１０１と１０３と１０４と１０６とをフローティングさせることによって、選択されていないメモリセル１１１と１１３と１１７と１１９とにゼロバイアスを印加する動作を達成することがある。一例として、導線をフローティングさせる動作を、その導線を動作電位源から切断（disconnecting）または分離（discoupling）して導線１０１に電位が全く印加されないようにすることによって達成することがあるが、本発明の範囲はこの点に限定されない。図４に示された駆動回路は導線１０１のフローティングを実施するために使用されることがある。
【００３０】
図４に本発明に基づく駆動回路３００の一態様を示す。信号生成装置１４５（図２）は導線１０１にバイアス信号を供給する駆動回路３００を含みうる。本例では駆動回路３００は、導線１０１に接続されその導線１０１に電位を印加するためのドレイン端子を有する積み重ねられたｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴから構成されることがある。トランジスタ３１０および３１１のソース端子は、電源端子３２０および３２１にそれぞれ接続されている。電源端子３２０は例えば電位ＶCCの動作電位源に接続されることがあり、電源端子３２１は例えば電位ＶSSの動作電位源に接続されることがある。
【００３１】
態様によっては、導線１０１と電源端子３２０および３２１との間に相対的に高いインピーダンスを与えることによって、導線１０１のフローティングを実現することがある。例えば、トランジスタ３１０と３１１をカットオフモードに設定することによって、相対的に高いインピーダンスを得ることがある。言い換えると、トランジスタ３１０および３１１は、ターンオフされるかまたは非通電動作モードに設定されることがある。またこのようにすることにより、態様によっては、アレイ１１０（図２）の導線から電源電位を切断または分離することによってアレイ１１０の電力消費が抑えられることがある。
【００３２】
図５を参照して本発明の実施の一態様に基づくメモリセルの動作方法を説明する。相変化型メモリ３３（図２）を使用して本方法を実施することがある。本態様の方法は、まずメモリアレイの全てのビット線およびワード線（例えば導線１０１〜１０６）を所定の電位まで帯電させることから始まる（ブロック５００）。帯電動作は、例えば書き込み動作と読み出し動作の前または後の待機（standby）状態または休止（idle）状態の間に行われることがあり、事前帯電動作と呼ばれることがある。
【００３３】
選択されたワード線（例えば導線１０５）と選択されたビット線（例えば導線１０２）とを使用して、バイアスが印加される選択されたメモリセル（例えばメモリセル１１５）の読み出しをビット線およびワード線を帯電させた後に開始することがある（ブロック５１０）。選択されたメモリセルのこの読み出し動作の間に、選択されていないワード線（導線１０４および１０６）と選択されていないビット線（例えば導線１０１および１０３）とを使用して、バイアスが印加される選択されていないメモリセルの一部のセル（例えばメモリセル１１１、１１３、１１７、１１９）にゼロバイアスを印加することがある（ブロック５２０）。本態様では、選択されていないワード線と選択されていないビット線とに所定の電位を印加することによって、選択されていないメモリセルにゼロバイアスを印加することがある（ブロック５２０）。これに代わる代替的な態様として、メモリアレイのビット線およびワード線が所定の電位まで帯電された後に、選択されていないワード線と選択されていないビット線とをフローティングさせることによって、選択されていないメモリセルにゼロバイアスを印加することがある。
【００３４】
選択されたメモリセルの読み出しの間に、その選択されたメモリセルに順バイアスを印加することがある（ブロック５３０）。本態様では、選択されたメモリセルのプログラミング閾値（例えば約１．５ボルト）未満のリード電位（例えば約１ボルトの電位）を選択されたビット線に印加することによって、選択されたメモリセルに順バイアスを印加することがある。選択されていないメモリセルにゼロバイアスを印加される動作（例えばブロック５２０）と選択されたメモリセルに順バイアスを印加する動作（例えばブロック５３０）とは同時に行われることがあるが、本発明の範囲はこの点に限定されない。
【００３５】
読み出しまたはプログラミングに先立って、ビット線およびワード線を事前に帯電させる動作によってメモリ装置の性能が改善されることがあることを指摘すべきであろう。態様によっては、選択されたメモリセルの読み出しが相対的に速くなることがある。これらの態様では、ビット線およびワード線が所定の電位まで事前に帯電されるので、メモリアレイの速度は改善されることがある。また、これらの態様では、選択されていないメモリセルの一部のセルは読み出し動作中全体にわたってゼロバイアスが印加されるために選択されていないメモリセル内の漏れ電流が減少するので、電力消費が改善されることもある。
【００３６】
ダイオードをベースとするアレイの一部の態様では、読み出し動作の間において、選択されていないワード線と選択されていないビット線とに同じ電位を印加することによって選択されていないメモリセルの一部のセルにゼロバイアスを印加することがある。これらの態様では、選択されていないワード線と選択されていないビット線とに印加される電位を次のような関係を満たすように選ぶことがある。すなわち、満たされるべき関係とは、選択されていないビット線と選択されたワード線との間に印加される電位差が選択されていないメモリセルのダイオードの通電閾値（conducting threshold）未満であることと、選択されたビット線と選択されていないワード線との間に印加される電位差が選択されていないメモリセルのダイオードの通電閾値未満であることである。言い換えると、態様によっては、選択されたメモリセルの読み出しの間に選択されていないメモリセルの一部のセルにゼロバイアスを印加するには、選択されていないビット線と選択されていないワード線と選択されたビット線と選択されたワード線とに印加される電位を、次の２つの式、
（１）ＶUB−ＶSW＜ＶD
（２）ＶSB−ＶUW＜ＶD
を満足するように設計することである。ここで、
ＶDは、選択されていないメモリセル内のダイオードのターンオン電圧であり、
ＶUBは、選択されていないビット線に印加される電位であり、
ＶSWは、選択されたワード線に印加される電位であり、
ＶSBは、選択されたビット線に印加される電位であり、
ＶUWは、選択されていないワード線に印加される電位である。
【００３７】
次に図６を参照して本発明に基づくシステムの一態様６００を説明する。システムの態様６００は、携帯型通信装置６１０を含みうる。また、携帯型通信装置６１０は、コントローラ６２０と、（例えば、キーパッド、ディスプレイなどの）入力／出力（Ｉ／Ｏ）装置６３０と、メモリ６４０と、アンテナ６６０に接続されることがあるトランシーバ（または、無線電話機）６５０とを含みうるが、本発明はこれらの態様のいずれかまたは全てに限定されることはない。
【００３８】
コントローラ６２０は、例えば、１つ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラなどを含みうる。携帯型通信装置６１０によって送受信されるメッセージを記憶するためにメモリ６４０を使用することがある。携帯型通信装置６１０の稼働中にコントローラ６２０によって実行される命令を記憶したりユーザデータを記憶したりするために、メモリ６４０を任意に使用することもある。１つ以上の異なるタイプのメモリとしてメモリ６４０を提供することがある。例えば、メモリ６４０は、揮発性メモリ（任意タイプのランダムアクセスメモリ）と、フラッシュメモリなどの不揮発性メモリおよび／または例えば図２に示された相変化型メモリ３３などの相変化型メモリとを含みうる。
【００３９】
Ｉ／Ｏ装置６３０は、メッセージを生成するためにユーザによって使用されることがある。携帯型通信装置６１０は、無線通信ネットワークへおよび無線通信ネットワークからＲＦ（radio frequency）信号でメッセージを送受信するために、アンテナ６６０を備えたトランシーバ６５０を使用することがある。
【００４０】
また、携帯型通信装置６１０は、ＣＤＭＡ（Code Division Multiple Access）セルラ無線電話通信システムや、ＧＳＭ（Global System for Mobile Communications）セルラ無線電話通信システムや、ＮＡＤＣ（North American Digital Cellular）セルラ無線電話通信システムや、ＴＤＭＡ（Time Division Multiple Access）システムや、Ｅ−ＴＤＭＡ（Extended-TDMA）セルラ無線電話通信システムや、ＷＣＤＭＡ（Wide-band CDMA）、ＣＤＭＡ−２０００などの第三世代（３Ｇ）システムなどの通信プロトコルの１つを使用してメッセージを送受信することがあるが、本発明の範囲はこの点に限定されない。
【００４１】
以上の説明では本発明の特定の特徴が記述されてきたが、当業者であれば記述されたこれらの態様の多くの変更、代替、変形、均等となる態様を思いつくことであろう。そのため、本願の特許請求の範囲が、本発明の真の精神にかかるそのような変更や変形の全てを包含するものとしてカバーすることを意図していることを理解されたい。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の一態様に基づくコンピューティングシステムのブロック図である。
【図２】本発明の実施の一態様に基づく相変化型メモリの概略回路図である。
【図３】本発明の実施の一態様に基づくセンス回路を示した図である。
【図４】本発明の実施の一態様に基づく駆動回路を示した図である。
【図５】本発明の実施の一態様に基づく、メモリセルを動作させるための方法のフロー図である。
【図６】本発明の実施の一態様に基づくシステムのブロック図である。
【図１】
2005514722.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成16年8月30日(2004.8.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第３導線および第４導線を使用してバイアスが印加され、相変化材料を含む第２メモリの読み出しの間に、第１導線および第２導線を使用してバイアスが印加される第１メモリセルにゼロバイアスを印加することを含む方法。
【請求項２】
前記第１メモリセルにゼロバイアスを印加する動作は、
前記第１導線に第１電位を印加するステップと、
前記第２導線に前記第１電位を印加するステップと
を含むものである請求項１に記載の方法。
【請求項３】
前記第２メモリセルの読み出し動作は、
前記第３導線に第２電位を印加するステップと、
前記第４導線に第３電位を印加するステップと
を含む請求項２に記載の方法。
【請求項４】
前記第１電位と前記第３電位との電位差は前記第２メモリセルのダイオードの通電閾値未満であり、前記第２電位と前記第１電位との電位差は前記第１メモリセルのダイオード通電閾値未満である請求項３に記載の方法。
【請求項５】
前記第２電位は、前記第２メモリセルの状態を変えるのに十分な電位である該第２メモリセルのプログラミング閾値未満である請求項３に記載の方法。
【請求項６】
前記第２メモリセルの読み出しに先立って、前記第１導線および前記第２導線を前記第１電位まで帯電させることを更に含む請求項５に記載の方法。
【請求項７】
前記第１メモリセルにゼロバイアスを印加する動作は、
前記第１導線をフローティングさせるステップと、
前記第２導線をフローティングさせるステップと
を含む請求項１に記載の方法。
【請求項８】
前記第１導線をフローティングさせる動作は、該第１導線を動作電位源から切り離すことを含むものである請求項７に記載の方法。
【請求項９】
前記第２メモリセルの読み出しの間に、該第２メモリセルに順バイアスを印加することを更に含む請求項１に記載の方法。
【請求項１０】
前記第２メモリセルの読み出し動作は、該第２メモリセルの状態を特定することを含むものである請求項１に記載の方法。
【請求項１１】
前記第２メモリセルの状態を特定する動作は、該第２メモリセルの相変化材料の電気抵抗を測定することを含むものである請求項１０に記載の方法。
【請求項１２】
第１導線および第２導線を使用してバイアスが印加される第１メモリセルと、
第３導線および第４導線を使用してバイアスが印加され、相変化材料を含む第２メモリセルと、
前記第２メモリセルの読み出しの間に、前記第１メモリセルにほぼゼロの電位差を印加するための回路と
を含んでなる装置。
【請求項１３】
前記回路は、前記第１および第２の導線に非ゼロ電位を印加することによって前記第１メモリセルにほぼゼロの電位差を印加するものである請求項１２に記載の装置。
【請求項１４】
前記回路は、前記第２メモリセルの読み出しの間に前記第３導線に第２電位を印加し、前記第４導線に第３電位を印加することによって前記第２メモリセルに順バイアスを印加するものである請求項１３に記載の装置。
【請求項１５】
前記第２電位は前記第３電位より大きく、前記第２電位と前記第３電位との電位差は前記第２メモリセルの状態を変えるのに十分な電位である該第２メモリセルのプログラミング閾値未満である請求項１４に記載の装置。
【請求項１６】
前記第２メモリセルはダイオードを含み、前記第１電位と前記第３電位との電位差は前記第１メモリセルのダイオードの通電閾値未満であり、前記第２電位と前記第１電位との電位差は前記第１メモリセルのダイオードの通電閾値未満である請求項１４に記載の装置。
【請求項１７】
前記回路は、前記第２メモリセルの読み出しに先立って、前記第１導線および前記第２導線をある非ゼロ電位まで帯電させるのに適合しているものである請求項１２に記載の装置。
【請求項１８】
前記第２メモリセルを読み出すための第２回路を更に含む請求項１２に記載の装置。
【請求項１９】
前記第２回路は、前記第２メモリセルに結合した第１入力と、基準信号に結合した第２入力と、出力とを有する比較器を含むものである請求項１８に記載の装置。
【請求項２０】
コントローラと、
該コントローラに結合したトランシーバと、
第１導線および第２導線を使用してバイアスが印加される第１メモリセルと、第３導線および第４導線を使用してバイアスが印加され、相変化材料を含む第２メモリセルと、前記第２メモリセルの読み出しの間に前記第１メモリセルにゼロバイアスを印加するための回路とを含む、前記コントローラに結合したメモリと
を含んでなるシステム。
【請求項２１】
前記回路は、前記第１メモリセルに対しては前記第１導線および前記第２導線に第１電位を印加することによって該第１メモリセルにゼロバイアスを印加し、前記第２メモリセルに対しては該第２メモリセルの読み出しの間に前記第３導線に第２電位を印加し、前記第４導線に第３電位を印加することによって該第２メモリセルに順バイアスを印加するものである請求項２０に記載のシステム。
【請求項２２】
前記第２電位は前記第３電位より大きく、前記第２電位と前記第３電位との電位差は前記第２メモリセルの状態を変えるのに十分な電位である該第２メモリセルのプログラミング閾値未満である請求項２１に記載のシステム。
【請求項２３】
前記第２メモリセルはダイオードを含み、前記第１電位と前記第３電位との電位差は前記第１メモリセルのダイオードの通電閾値未満であり、前記第２電位と前記第１電位との電位差は前記第１メモリセルのダイオードの通電閾値未満である請求項２１に記載のシステム。
【国際調査報告】
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2005514722.tif 000010
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