(57)【要約】  仮想接地フラッシュメモリ（６４０）動作のためのフラッシュメモリセル（８６６）の論理状態の指示（６７９）を生成するためのシステム（６００，８００）が開示される。このシステム（６００，８００）は、読み出し動作の際に、センスされるセル（８６６）に近接するセル（８５６）のソース端子（８５７）にかかるビット線（８５０）にソース端子電位（８５９）（例えば、およそ０ボルト、または接地電位）を印加、維持することができるビット線プリチャージおよびホールド回路（６６０，８５５）を含み、前記印加されるソース端子電圧は、前記センスの対象となる選択されたメモリセル（８６６）のソース端子ビット線（８６０）に印加される前記ビット線仮想接地電圧（８６９）に実質的に等しい。システム（６００，８００）はまた、センス対象となる選択されたメモリセル（８６６）のドレイン端子（８６８）に対するドレイン端子電圧（６１５，８１５）を生成することができるドレインビット線回路（６５０，８７５）を含む。システム（６００，８００）はさらに、センスの対象となるメモリセル（８６６）のビット線（８６０，８７０）と近接するセル（８５６）のビット線（８５０）とを選択することができる選択ビット線デコード回路（６５２）と、メモリ読み出し動作の際に、前記センスの対象となる選択されたメモリセル（８６６）のソース端子（８６７）にかかるビット線においてコアセル電流（６７５）をセンスし、近接するセルへの電荷共有漏れ電流の影響を実質的に受けない、前記フラッシュメモリセルの論理状態の指示（６７９）を生成することができるコアセルセンス回路（６９５、８９０）とを含む。
2005516331.tif 000002
【特許請求の範囲】
【請求項１】
仮想接地フラッシュメモリ構造のためのフラッシュメモリセルの論理状態の指示を生成するためのシステム（６００，８００）であって、
複数のビット線にかかるセルの複数の列、および複数のワード線にかかるセルの複数の行から構成され、アレイのコアセルを選択する仮想接地フラッシュメモリアレイ（６４０）であって、ひとつの与えられたワード線に関連する複数のセルのドレイン端子およびソース端子は対応する複数のビット線の間に直列に結合され、それらのセルのゲートは対応するワード線に結合される仮想接地フラッシュメモリアレイ（６４０）と、
センスの対象となる選択されたメモリセルのドレイン端子に対してドレイン端子電位を生成することができるドレインビット線回路（６５０）と、
前記センスの対象となる選択されたメモリセルのソース端子にかかるビット線においてコアセル電流（６７５）をセンスし、フラッシュメモリセルの論理状態の指示（６７９）を生成することができるコアセルセンス回路（６９５）と、
読み出し動作の際に、前記センスの対象となる選択されたメモリセルに近接するセルのソース端子にかかるビット線にソース端子電位を印加し、維持するように構成され、前記印加されるソース端子電位は、前記センスの対象となる選択されたメモリセルのソース端子ビット線に印加されるビット線電圧に実質的に等しい、ビット線プリチャージおよびホールド回路（６６０）と、
メモリ読み出し動作の際に、前記センスの対象となる選択されたメモリセルのビット線と前記近接するセルのビット線とを選択することができる選択ビット線デコード回路（６５２，６６０，６９０，６９５）であって、前記センスされているセルに近接する前記セルの前記ビット線への電圧を印加し、一般的に前記近接するメモリセルへの損失となる電荷共有漏れ電流を除去する選択ビット線デコード回路（６５２，６６０，６９０，６９５）とを備える、システム（６００，８００）。
【請求項２】
前記選択ビット線デコード回路（６５２，６６０，６９０，６９５）は、メモリ読み出し動作の際に、前記実施的に同じ電圧を印加して、前記近接するセルを実質的に短絡して除外し、それに関連する漏れ電流を実質的に禁止するために、前記センスの対象となる選択されたメモリセルの前記ソース端子ビット線と前記近接するセルのソースビット線とを選択できる選択ソースコラムデコード回路（６５２）を含む、請求項１のシステム（６００，８００）。
【請求項３】
前記コアセルセンス回路（６９５）は、
前記センスの対象となるメモリセルにかかるコアセルセンス回路（６７５）をセンスし、前記コアセルセンス回路（６７５）に関連するコアセルセンス出力電圧値（７１０）を生成し、前記基準セルにかかる基準セル電流を生成し、前記基準セル電流に関連する基準出力電圧値（７２０）を生成することができるカスコードプリアンプ回路（６７０）と、
前記コアセルセンス出力電圧値と前記カスコードプリアンプ回路（６７０）の前記基準電圧出力（７６０）との比較（７７０）から前記フラッシュメモリセル論理状態の指示（６７９，７８０）を生成するセンスアンプ（７００）とを含む、
請求項１のシステム（６００，８００）。
【請求項４】
前記選択ビット線デコード回路は、メモリ読み出し動作の際に、ドレイン端子電位を印可するために、前記選択されたメモリセル（８６６）のドレインビット線（８７０）を選択できる選択ドレインコラムデコード回路（６５２）を含む、請求項１のシステム（６００，８００）。
【請求項５】
前記ドレイン端子電位はおよそ１．２ボルトのメモリセルセンス電圧を含む、請求項４のシステム（６００，８００）。
【請求項６】
前記選択ビット線デコード回路は、メモリ読み出し動作の際に、ソース端子電位を印加するために、前記選択されたメモリセル（８６０）のソースビット線（８６０）を選択することができる選択ソースコラムデコード回路（６５２）を含む、請求項１のシステム（６００，８００）。
【請求項７】
前記ソース端子電位は回路接地電位を含む、請求項６のシステム（６００，８００）。
【請求項８】
仮想接地フラッシュメモリ装置におけるメモリセル電流読み出し動作を実行するための方法（９００）であって、
センス対象のセル（８６６）を挟むビット線（８６０，８７０）を選択するステップと、
前記センス対象のセル（８６６）に近接するセル（８５６）のソース端子（８５７）にかかるビット線（８５０）を選択するステップと、
前記センス対象のセル（８６６）のソース端子に結合された前記選択されたビット線（８５７）にソース端子電圧を印加するステップと、
前記センス対象のセル（８６６）のドレイン端子（８６８）に結合された前記選択されたビット線（８７０）にセルセンス電圧を印加するステップと、
前記センス対象のセル（８６６）のゲートに結合されたワード線（６３５，８１０）を選択し、それに読み出し電圧を印加するステップと、
前記選択された近接するセルのビット線（８５０）にプリチャージ電圧を印加し、維持するステップであって、前記プリチャージ電圧は前記センス対象のセル（８６６）のソースビット線（８６０）に印加されるソース端子電圧と実質的に同じ電圧であり、それによって前記センス対象のセルの読み出し動作の際に、前記近接するセル（８５６）を実質的に短絡して除外するステップと、
前記センス対象のセル（８６６）のソース側におけるコアセルセンス電流（６７５）からのコアセル論理状態指示をセンスするステップとを含む方法（９００）。
【請求項９】
前記コアセル論理状態指示をセンスするステップは、
前記メモリセルとの関連でコアセルセンス電流（７１０）を生成し、前記コアセルセンス電流（７１０）と関連する出力電圧値（７５０）を生成し、基準セル電流（７２０）と関連する基準セル出力電圧（７６０）を生成するカスコードプリアンプを用いてコアセルセンス電流（７１０）をセンスするステップと、
前記カスコードプリアンプの電圧出力を受信することができるセンスアンプ（７７０）を用いて前記フラッシュメモリセル論理状態指示（７６０）を生成するステップであって、前記メモリセルのソース端子にかかるビット線に印加されるプリチャージ電圧と実質的に同じである、近接するセルのビット線電圧は、カスコードプリアンプ出力電圧とセンスアンプ指示とを近接するセルへの電荷共有漏れ電流から実質的に独立したものとするステップとを含む、請求項８の方法（９００）。
【請求項１０】
前記センス対象のセル（８６６）にかかるワード線（８１０）に沿った選択されていないビット線（８８０）をそれぞれフローティング状態またはハイインピーダンス状態に維持するステップとさらに含む、請求項８の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にメモリシステムに関し、さらに詳細には、近接（または隣接）ビットに対する電荷共有（charge sharing）漏れ電流およびメモリセル電流読み出し動作時の過渡センス電流損失の影響を除去して、実質的に改善された信号マージンを実現する仮想接地フラッシュEPROMメモリアレイシステムおよびそのための方法に関する。
【背景技術】
【０００２】
フラッシュメモリおよびその他のタイプの電子メモリデバイスは、それぞれデータを記憶し、それに対するアクセスを提供する何千何百万ものメモリセルから構成されている。一般的なメモリセルはビットと呼ばれる単一のバイナリ情報を記憶し、それはとりうる２つの状態のうちのどちらかを持つ。セルは一般的に、８個のセルからなるバイト、または１６個またはそれ以上のセルを含むワードなどの複数のセルユニットに組織されるが、通常は８の倍数のセルから構成される。そのようなメモリ装置アーキテクチャへのデータ記憶は特定のメモリセルセットに対する、しばしばセルのプログラミングと呼ばれる、書き込みによって実行される。セルからのデータの取り出しは読み出し（リード）動作によって実行される。プログラミングおよびリード動作に加えて、メモリ装置のセルのグループを消去することができる。消去動作において、そのグループの各セルはある既知の状態にプログラムされる。
【０００３】
個々のセルは個別にアドレス指定可能なユニットまたはグループ、例えばバイトまたはワードに組織化される。それらのユニットまたはグループは、アドレスデコーディング回路を介して、読み出し、プログラム、消去のためにアクセスされ、それらの動作は特定のバイトまたはワード内のセルに対して実行される。個々のメモリセルは一般的に１ビットのデータを記憶するように構成された半導体構造から構成される。例えば、従来の多くのメモリセルは、１ビットの情報を保持できるトランジスタである金属酸化膜半導体（ＭＯＳ）デバイスを含む。このメモリ装置は適切なデコーディングおよびグループ選択回路を含み、そのようなバイトまたはワードをアドレス指定する。メモリ装置はさらに、所望の動作を実現するために操作されるセルに電圧を供給する回路を含む。
【０００４】
消去、プログラムおよび読み出し動作は一般的に適切な電圧をセルのＭＯＳデバイスの特定端子に印可することによって実行される。消去またはプログラム動作においては、メモリセルへの電荷の蓄積が引き起こされるように電圧が加えられる。読み出し動作では、セルに電流が流れるように適切な電圧が印加される。その電流の量はそのセルに記憶されたデータの値を示している。メモリ装置は記憶されているデータを判定するために結果として生じるセル電流をセンス（検出）するための適切な回路を含む。次にデータは、メモリ装置が組み込まれているシステムの他の装置へのアクセスのため、メモリ装置のデータバス端子に供給される。
【０００５】
フラッシュメモリは、再書き込み可能で、その内容を電力なしに保持できるタイプの電子記憶媒体である。フラッシュメモリ装置は一般に１０万から１００万書き込みサイクルの寿命（ライフスパン）を持つ。単一バイトを消去可能なダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）およびスタティック・アクセス・メモリ（ＳＲＡＭ）チップとは異なり、通常フラッシュメモリは固定された複数ビットブロックまたはセクタにおいて消去または書き込みされる。従来型のフラッシュメモリは１ビットの情報が各フラッシュメモリセルに記憶されるセル構造で作られる。そのような単一ビットメモリアーキテクチャでは、一般的に各セルは、ソース、ドレインおよび基板またはＰウェル内のチャネル、そしてそのチャネル上のスタックゲート構造を持つＭＯＳトランジスタ構造を含む。スタックゲートは、Ｐウェルの表面に形成された薄いゲート絶縁膜（しばしばトンネル酸化膜と呼ばれる）をさらに含む。スタックゲートはさらに、このトンネル酸化膜上のポリシリコンフローティングゲートおよびこのフローティングゲート上のポリ層間（interpoly）絶縁膜を含む。このポリ層間絶縁膜はしばしば、２つの酸化物層が窒化物層をサンドイッチする酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁膜である。最後に、ポリシリコンのコントロールゲートがポリ層間絶縁膜の上に載る。
【０００６】
図１に典型的なＮＯＲ型の回路構成１００を示す。この構成では、コントロールゲート１１０がセル１２０の一行に係るワード線（例えば、ＷＬ０からＷＬ３）に接続されて、それらセルのセクタを形成する。さらに、それらセルのドレイン領域１３０は導電性ビット線（例えば、ＢＬ０からＢＬ３）によって互いに接続される。セルのチャネルは、スタックゲート構造によってチャネル内に形成された電界に従って、ソース１４０とドレイン１３０の間に電流を導通させる。ＮＯＲ型の回路構成では、一列（１コラム）内のトランジスタ１２０の各ドレイン端子１３０は同一のビット線に接続される。さらに、ある与えられたビット線に係る各フラッシュセル１２０は異なったワード線（例えば、ＷＬ１からＷＬ４）に結合されたスタックゲート端子１１０を持つ。一方、アレイ内のすべてのフラッシュセルのソース端子１４０は共通ソース端子（ＣＳ）に結合される。動作時には、個々のフラッシュセル１２０は、周辺デコーダおよび制御回路を使用して、プログラミング（書き込み）、読み出し、消去機能のために、対応するビット線およびワード線を介してアドレス指定される。
【０００７】
そのような単一ビット・スタックゲート・フラッシュメモリセルは、例えば、比較的高い電圧をコントロールゲート１１０に印加し、ソースを接地電位に、ドレインをソースよりも高い所定の電位に接続することによりプログラムされる。結果としてトンネル酸化膜に生じる高電界が「ファウラー・ノルドハイム」トンネリングと呼ばれる現象を引き起こす。このプロセスにおいて、コアセルのチャネル領域内の電子がゲート酸化膜をトンネルしてフローティングゲートに入るが、フローティングゲートはポリ層間絶縁膜およびトンネル絶縁膜によって囲まれているために、電子はフローティングゲートに捕獲される。この捕獲電子のために、セルの閾値電圧は上昇する。この捕獲電子によって生じたセルの閾値電圧（そして、それによるチャネルコンダクタンス）の変化によって、セルがプログラムされる。
【０００８】
一般的な単一ビット・スタックゲート・フラッシュメモリセルを消去するためには、比較的高い電圧をソースに印加し、コントロールゲートを負の電位に維持して、ドレインはフローティングとしておく。これらの条件下で、フローティングゲートとソースの間で、トンネル酸化膜を横切るように強い電界が発生する。フローティングゲートに捕獲されている電子は、フローティングゲートのソース領域にかかる部分に向かって流れ、密集し、トンネル酸化膜を通ってファウラー・ノルドハイムトンネリング現象によってフローティングゲートからソース領域に引き抜かれる。電子がフローティングゲートから除去されるとセルは消去される。
【０００９】
読み出し動作においては、セルトランジスタのドレインとソースの間にあるバイアス電圧が印加される。セルのドレインはビット線であって、それはあるバイトまたはワードグループ内の他のセルのドレインに接続される。読み出し動作において、従来のスタックゲート・メモリセルのドレインにおける電圧は通常１．０から１．５ボルトの間である。次に、ドレインからソースに電流を流すために、メモリセルトランジスタのゲート（例えば、ワード線）に電圧を印加する。読み出し動作において印加されるゲート電圧は一般的にプログラムされたときに閾値電圧（ＶＴ）とプログラムされていないときの閾値電圧の間のレベルである。結果として生じる電流が測定され、セルに記憶されているデータ値に関する判定が行われる。
【００１０】
ＮＯＲ型の回路構成に加えて、ある種の従来型のフラッシュメモリは、図２に示すような「仮想接地」構造をも使用する。典型的な仮想接地構造２００はフラッシュセル２１０の行（ロウ）２４０およびフラッシュセルペア（２１０および２３０）の列（コラム）（２６０，２７０，２８０，２９０）を含み、そのスタックゲート端子２１５は関連するワード線（例えば、ＷＬ０からＷＬｎ）２４０に結合され、トランジスタ２３０のドレイン２３５は関連するビット線（例えば、ＢＬ０からＢＬｍ）に結合され、近接するトランジスタ２１０のソース２２０は同じビット線２７０に結合される。さらに、ワード線２４０にかかるフラッシュセル（例えば、２１０および２３０）の単一行のそれぞれは直列に接続され、あるセル２１０のソース２２０は近接するセル２３０のドレイン２３５に結合される。そして、単一列のなかのトランジスタのドレイン端子のそれぞれは同じビット線に結合される。
【００１１】
個々のフラッシュセルはワード線と関連するセルを囲むビット線のペアによって選択される。例えば、フラッシュセル２１０を読み出すとき、フラッシュセル２１０のドレインに結合されたビット線（ＢＬ０）２６０に正電圧が印加され、ビット線（ＢＬ１）２７０に結合されたソース２２０が選択的に接地電位（Ｖｓｓ）に結合されるとき、導電パスが形成されうる。従って、仮想接地は、プログラムまたは読み出しされるべき、それら選択されたフラッシュセルだけのソース端子にかかるビット線を選択的に接地電位にスイッチングすることによって形成される。
【００１２】
図３は、ＮＯＲ型の回路構成とまったく同じように、一以上のワード線３２５を選択するためのロウデコード論理回路３２０および一以上のビット線３３５を選択するためのコラムデコード論理回路３３０の両方を含む、典型的な従来型の仮想接地フラッシュメモリアレイセクタ３００を示す。例えば、フラッシュセル３１０のアレイセクタは５１２行と６４列からなるメモリセルを含み、それらはそれぞれ５１２本のワード線および６４本のビット線と関連付けられる。
【００１３】
図４に示すように、伝統的な従来型のフルアレイ３５０は、関連するワード線、ビット線デコードロジック回路とともに、そのようなセクタ（３６０および３７０）を１６個含む。
典型的な従来技術のフラッシュメモリ回路構成を図５に示す。従来技術の仮想接地フラッシュメモリ回路４００は、１以上のワード線４３５を選択するためのロウデコード論理回路４２０および１以上のビット線４４５を選択するためのコラムデコード論理回路４５０の両方を含む。フラッシュセル４４０のアレイはさらにメモリセルの１以上のセクタ（例えば、５１２行、６４列）を含み、それらは同じ数のワード線およびビット線と関連付けられる。もしくは、コラムデコード論理回路のある種の仮想接地構造の実装におけるビットラインは、一度に２以上のビット線を選択するために（例えば、読み出したいセルを囲むビット線）、ペアでデコードされる。
【００１４】
さらに、メモリセルの論理状態をセンス（検出）するために様々な方法を用いることができる。それらのうち２つの方法について説明すると、ドレイン側（ドレインサイド）センス方法と、ソース側（ソースサイド）センス方法とがある。簡単にいうと、これら２つのセンス方法の違いは、関連するビット線センス回路が配置されるのがどちらの側かという違いである。例えば、ドレイン側センス方法では、センス回路はセンスされるセルのドレイン端子にかかるビット線に結合される。一方、ソース側センス方法では、センス回路はセンスされるセルのソース端子にかかるビット線に結合される。ドレイン側またはソース側センス回路のどちらも、例えば、直列電流、電流ミラー、またはその他の任意のタイプのセンス回路構成を関連するビット線に対して使用することができる。まず、ドレイン側センス方法（センシング）について説明する。
【００１５】
例えば、図５には、従来技術の仮想接地回路４００のフラッシュセルを読み出すためのドレイン側センス回路を含む。このドレイン側センス回路は、同じ正電圧ＶＤ（例えば、およそ１．２ボルト）４４５でアレイの一以上のセクタのすべてのビット線をプリチャージ（precharge）するグローバルプリチャージ回路４６０を含み、それはカスコード電流対電圧プリアンプ回路４７０を介してフラッシュセル電流をセンスするのに使用される。このカスコードプリアンプ回路４７０は、Ｖｃｃ４１５から生成された正電圧ＶＤをアレイ４４０内の選択されたフラッシュセルのドレイン側のビット線に供給する。一方、この選択されたセルのソース側は仮想接地スイッチ回路４９０を介して他のビット線を通じて接地４８０に結合され、コアセルセンス電流ＩＣＯＲＥ４７５を生成する。このカスコードプリアンプ回路４７０は、センスアンプ（増幅器）４７６で用いるために、このコアセルセンス電流ＩＣＯＲＥ４７５をコアセルセンス電圧ＶＣＯＲＥ４７７に変換する。カスコードプリアンプ回路４７０はまた基準電流ＩＲＥＦを生成し、これを基準電圧ＶＲＥＦ４７８に変換する。基準電圧ＶＲＥＦ４７８はセンスアンプ４７６において、ＶＣＯＲＥ４７７と比較される。
【００１６】
読み出しの際、フラッシュセルセンス電流ＩＣＯＲＥ４７５に関連したこのセンス電圧ＶＣＯＲＥ４７７は、センスアンプ４７６内で基準電圧ＶＲＥＦ４７７と比較され、正しいフラッシュセル論理状態が所望の位置に記憶される、コアセル検証指示（core cell verification indication）４７９を生成する。
【００１７】
図６は、図５の従来技術の仮想接地回路における選択されたフラッシュセルを従来の方法で読み出すために用いられる方法５００および４つの基本ステップ（５１０，５２０，５３０，５４０）を示す。まず始めに、時刻ｔ０から始まるステップ５１０ですべてのビット線（ＢＬ０からＢＬＭ）がまず、フラッシュセル電流をセンスするために使われる、同じ正電圧ＶＤ（例えば、およそ１．２ボルト）にプリチャージされる。時刻ｔ１  ５２０までにこれらのビット線は正電圧ＶＤにプリチャージされると仮定される。次に、時刻ｔ１  ５２０において、グローバルプリチャージ回路電圧ＶＤはすべてのビット線から切り離されて、ビット線は印加電圧なしにフローティングの状態になることを許可される。時刻ｔ２  ５３０において、コアセル５３５は、セルのドレイン側のビット線ＢＬＸ５３６、セルのソース側の近接するビット線ＢＬＸ＋１  ５４５およびセンスすべきセル５３５のゲートに結合されたワード線ＷＬＸによって選択される。一方、他のすべてのビット線は継続してフローティングの状態に置かれる。さらにこのステップにおいて、ビット線ＢＬＸ＋１  ５４５が選択的に仮想接地として接地電位５４７に結合される。時刻ｔ３  ５４０において、ＷＬＸにワード線電圧、ドレインに５３６においてビット線電圧ＶＤ、選択されたフラッシュセル５３５のソース５４５に接地電位５４７を与えることによって、フラッシュセル５３５センス動作５４８が始まる。
【００１８】
従って、個々のフラッシュセルは、ワード線および関連するセルを囲むビット線ペアを介して選択される。例えば、図６のセクタのフラッシュセルを読み出す場合、フラッシュセルのドレインに結合されたビット線（例えば、ＢＬＸ）５３６の一つに正電圧ＶＤが印加され、フラッシュセルのソースが、選択的に接地電位（ＶＳＳ）５４７に結合される近接するビット線（例えば、ＢＬＸ＋１）５４５に結合され、適切なワード線（例えば、ＷＬＸ）電圧が選択されたセルのゲートに印加されたときに、導電パスが形成される。
【００１９】
選択されたコアセルに電流が流れると、コアセルセンス電流５４８は、カスコード電流電圧プリアンプ回路において、センスアンプ（例えば、図５の４７６）に渡される基準セル電圧ＶＲＥＦとともに、セルセンス電圧ＶＣＯＲＥに変換され、フラッシュコアセルの正しい論理状態のコアセル検証指示（例えば、図５の４７９）を生成する。
【００２０】
従来の方法の欠点は、従来技術である図７のグローバルビット線電圧対時間のグラフ５５０および従来技術である図８のコアセルセンス電流対時間のグラフ５７０において最もよく読み取ることができる。図７の時刻ｔ０  ５５５においてすべてのビット線のグローバルプリチャージが始まると、すべてのビット線の電圧は線分５６０に沿って印加される正電圧ＶＤ（例えば、およそ１．２ボルト）５６２に向かって急速に充電する。ＶＤがすべてのビット線から切断される時点、時刻ｔ１  ５５６まで、ＶＤはすべてのビット線において一時的に維持される。プリチャージ時刻ｔ０  ５５５の後、コアセル選択時刻ｔ２  ５５７の前に、一以上のセクタのすべてのビット線に包括的に印可される電圧ＶＤはフローティングになることを許可され、それにより、選択されたワード線に結合されたセルの漏れ電流に起因して、例示する曲線部５６３に沿って低い電圧に向かって放電する。ＶＤが切り離された後、この正電圧ＶＤがビット線上に残っている合計時間は、ワード線上のすべてのセルの結合分布キャパシタンスおよび各ビット線に沿った個々のセルの漏れ電流全部の合計漏れ電流のＲＣ関数である。このセル漏れ電流の原因は、すべての関係するセルの間で電荷を共有している（電荷共有と呼ばれる）こと、および半導体構造の材料特性の結果にある。
【００２１】
さらに、ある一つのワード線に沿ったすべてのセルが直列に結合されたドレインおよびソースを持っているため、これらのセルはセンスされるセルのドレイン側を通る結合された漏れ経路（leakage path）を有する。例えば、ワード線の終端で、あるセルが選択されるとすると、電流がセンスされるセルのドレイン側で最大６４個のセルの結合漏れ電流が生じうることになる。
【００２２】
時刻ｔ２  ５５７において、センス対象のセルを囲むビット線が関連するワード線とともに選択される。選択が行われると、カスコード回路によって、フラッシュコアセル電流ＩＣＯＲＥがセンスされ、図８のセルセンス電流対時間のグラフに線分５８０として示される。しかしながら、このコアセル電流は、選択されたワード線に結合されたすべてのセルによって生じる合計漏れ電流にさらに追加される。例５７０において、合計センス電流ＩＬＥＡＫＡＧＥ＋ＩＣＯＲＥ（５８０）は低いコアセル電流ＩＣＯＲＥよりも大きく、それは論理１として読まなくてはならない。論理「０」状態をセンスするために例えば、典型的なセルセンス電流をおよそ１００μＡ（５９０）に設定すると、従来のカスコードおよびセンスアンプ回路は、コアセル電流と漏れ電流とが合わさった結果、代わりに、時刻ｔ３  ５５８において、点５８５で誤って論理「０」状態を示すであろう。
【００２３】
図７に戻って、ビット線電圧は放電し続け、選択されたセルセンス電流が生じる時刻ｔ３  ５５８まで線分５６３に沿って下降する。このセルセンス電流５９０にかかるセンス電圧５６８および線分５６３上の点５６５において、センスされているセルのドレインと近接するドレイン側セルのドレインとの間で電圧降下が生じる。この複数のセルにわたって生じた電圧降下はそれらのセルの漏れ電流を増加させ、結果としてセンス電流読み取り（リード信号マージン）におけるエラーを増やす。
【００２４】
さらに、ビット線に包括的に印加された電圧を放電することによって複数のセルにわたって生じた電圧降下は、曲線５５０または５７０に示すような動的または変動特性を持つ。漏れ電流の動的な特性はセルセンス電流の読み取り動作を一貫性に欠けるものとし、リード信号マージンを劣化させる。そのようなセンス電流変動は、読み出しモード回路のセルがプログラムされているかどうかを正しく区別する能力を劣化させる。
【００２５】
ここまでドレイン側センス方法について説明してきたが、ソース側センス方法においても近接するセルへの漏れ電流の問題が生じ、多くの類似の点で読み出し動作にエラーが生じる、ことを認識する必要がある。ドレイン側センスではセンスされるセルに近接したセルに直接プリチャージ電圧が印加され、それがフロートまたは他のレベルに放電することによって電圧降下および準備された漏れ経路の問題を引き起こしていた。ソース側センスにおいてもセンスされるセルに近接したセルであって、実行された以前のメモリ動作（例えば、読み出し、消去、プログラム）からセルに残るいくらかの電圧でフローティングしているセルがある。従って、どちらのセンス方法においても、読み出されたセルのセンス側の近接セルにわたる電圧降下が漏れ電流の経路および読み出しセンスエラーを生じさせる。
【００２６】
従って、近接ビットへの電荷共有漏れ電流およびメモリセル電流読み出し動作時の過渡センス電流損失の影響を排除して、仮想接地フラッシュEPROMメモリアレイシステムにおける実質的に改善された信号マージンをもたらす、安定的手段が求められている。
【発明の開示】
【発明の概要】
【００２７】
以下に、本発明のいくつかの態様を基本的に理解するための本発明の簡単な要約を提供する。この要約は本発明の全体像ではない。本発明の主要な、または重要な要素を特定するものでもなければ、本発明の範囲を線引きするものでもない。第１の目的は、後述されるより詳しい説明の前奏曲として、本発明のいくつかの概念を単純な形態で提供することである。
【００２８】
本発明は、近接ビットへの電荷共有漏れ電流およびメモリセル電流読み出し動作時のセンス電流損失の影響を排除して、仮想接地フラッシュEPROMメモリアレイシステムにおける実質的に改善された信号マージンをもたらす、システムおよび方法を対象とする。
【００２９】
本発明は、選択的ビット線デコード回路およびメモリ読み出し動作時のセンスされるメモリセルの近接する特定のビット線にプリチャージ電圧を印加することができる方法とともに、ビット線プリチャージおよびホールド回路を提供する。当該方法においては、センスされるセルのソース側に近接するセルのソース端子のビット線（ソース側ビット線）にプリチャージ電圧ＶＳＳ（例えば、およそ０Ｖまたは接地電位）を印加することによって、従来技術における近接セルにかかる漏れ電流を減少またはキャンセルする。
【００３０】
メモリセルにおける漏れ電流の変動は、一般にメモリセルセンスアンプ回路の読み出しセンス電流出力に影響し、メモリセルの論理状態の不正確な指示を生じさせる。これらの読み出し誤差は「リードマージン」と呼ばれる。センスされるセルのソースビット線に印加されるのと実質的に同じ電圧を近接するセルのソースビット線に印加することによって、近接するセルにわたる電圧降下が実質的に除去され、それによって読み出しセンス電流出力における変動が回避される。この電流出力はソース側センス回路に与えられ、このソース側センス回路は関連する読み出しセンス電圧を生成し、この読み出しセンス電圧はセンスアンプに渡されてメモリセル論理状態指示を生成する。近接セル漏れ電流に起因する電流変動が除去されると、より一貫性のあるメモリセル読み出しが保証される。これらの特徴は、本発明のソース側センス方法によってもたらされる。
【００３１】
本発明のセンス方法の特徴は、従来のセンス方法ではセクタのすべてのビット線またはアレイ全体のすべてのビット線が充電されていたのに対し、より少ない数のビット線を充電すれば足りる（例えば、２本のビット線のみをプリチャージ）ことである。
本発明のセンス方法の他の特徴は、近接セル間の漏れ電流に起因する動的特性および結果として生じるセルセンス電流の変動を除去することによって、従来の方法よりもより安定した出力指示が可能になること、および読み出し信号マージンが改善されることである。この特徴は、各ビットの閾値分布領域間を区別するためにより大きな信号マージンが必要とされる多ビットメモリ装置において特に有利である。
さらに本発明のセンス方法の他の特徴は、近接セルへの漏れ電流の影響を取り除くことにより、製造工程の一部における漏れ電流への配慮が低減されることである。
【００３２】
従来のセンス方法に対する本発明の特長は、ビット線およびアレイセルの動的放電特性の除去である。さらに、本発明は、セルセンスまたはプリチャージ電圧が切断された後での読み出しのタイミングに起因する、セル電流読み出し値の変動を排除することができる。従って、読み出しのタイミングによって、実際の読み出し値に影響が出ることはない。
【００３３】
従って、近接セルへの電荷共有漏れ電流から実質的な影響を受けない、仮想接地フラッシュメモリ動作におけるフラッシュメモリセルの論理状態の指示を生成するメモリシステムが開示される。
本発明の態様は、メモリセル漏れ電流がより大きい仮想接地メモリセル構造を含むデバイス、およびより大きな信号マージンアプリケーションにおいて採用される多ビットメモリ装置との関係において応用用途が考えられる。
【００３４】
上述の、および関連した目的を達成するため、本発明は、以下で完全に説明し、さらに特許請求の範囲で特に指摘する特徴を含む。以下の説明および添付の図面は本発明の例示としての特定の実施形態を詳細に記述する。しかしながら、これらの実施形態は、本発明の原理を実施しうる様々な手段のほんの少しを例示したものにすぎない。本発明の他の目的、利点および新規な特徴は、図面を考慮に入れて、以下の本発明の詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００３５】
図面を参照して、本発明を説明する。図面を通して類似の参照符号は類似の要素を示すための使用される。本発明は、仮想接地フラッシュＥＰＲＯＭアレイ回路および仮想接地フラッシュメモリ動作におけるフラッシュメモリセルの論理状態の指示を生成するための方法に関する。このシステムは、センスされるセルに近接するセルのソースのビット線にプリチャージ電圧ＶＳＳ（例えば、およそ０Ｖまたは接地電位）を印加するように動作可能なビット線プリチャージおよびホールド回路を含む。ここで印加される電圧は、センスされるセルのソースビット線に印加されるのと実質的に同じ電圧（例えば、およそ０Ｖまたは接地電位）である。このシステムはさらに、メモリ読み出し動作時に、センスされるべきメモリセルのビット線および近接するセルのビット線を選択するように動作可能な選択的ビット線デコード回路を含む。この回路は、センスされているセルに近接するセルのビット線に実質的に同じ電圧を印加し、従来技術における近接セルにかかる漏れ電流を減少またはキャンセルする。本システムはさらに、メモリセルからコアセルセンス電流を生成し、近接セルへの電荷共有漏れ電流から実質的な影響を受けない、フラッシュメモリセルの論理状態の指示を生成するように動作可能なコアセルセンス回路を含む。
【００３６】
図に戻って、図９は、近接ビットのプリチャージを伴う、ソース側センス方法のための例としてのシステム６００を示すシステムレベルの機能ブロック図であって、本発明の様々な態様が実行される。
【００３７】
例示するフラッシュメモリセンス方法回路構造６００は、１以上のワード線６３５を選択するためのロウ（行）デコード論理回路６２０と、アレイ６４０内でメモリセルドレイン端子に結合された１以上のビット線６４５を選択するためのドレインコラム（列）デコード論理回路６５０と、アレイ６４０内でメモリセルソース端子に結合される１以上のビット線６４７を選択するための選択的ソースコラムデコード論理回路６５２とを備える。フレッシュセルアレイ６４０は、さらにメモリセルの１以上のセクタ（例えば、５１２行、６４列）を含む。これらのセクタは、同じ数のワード線およびビット線と関連付けられる。
【００３８】
仮想接地回路６００のフラッシュセルを読み出すための回路は、アレイの１以上のセクタの選択されたビット線だけをプリチャージ電圧ＶＳＳ（例えば、およそ０ボルト、または接地電位）でプリチャージする、プリチャージおよびホールド回路６６０を含む。プリチャージ電圧ＶＳＳは、仮想接地回路６９０を通して印加される電圧と実質的に同じ電圧である。カスコードプリアンプ回路６７０は、ＶＣＣ６１５から生成された正電圧ＶＤ（例えば、およそ１．２ボルト）を、ドレインコラムデコード回路６５０を介してアレイ６４０内の選択されたフラッシュセルのドレイン側のビット線に供給する。選択されたセルのソース側は近接するソース側ビット線を通って、選択的ソースコラムデコード回路６５２、仮想接地スイッチ回路６９０を介して接地電位６８０に結合され、コアセルセンス電流ＩＣＯＲＥ６７５を生成する。ソース側センス回路６９５はフラッシュセル電流をセンスして、正しいフラッシュセル論理状態の関連コアセルセンス指示６７９を生成する。
【００３９】
図１０は、本発明の一態様に関するソース側センス回路（例えば、図９の６９５）の一例を示す簡略回路図７００である。ソース側センス回路７００はフラッシュセル電流をセンスし（検出し）、電流電圧コンバータ７３０を用いて、このコアセルセンス電流ＩＣＯＲＥ７１０をコアセルセンス電圧ＶＣＯＲＥ７５０に変換する。ソース側センス回路７００内の別の電流電圧コンバータ７４０が基準電流ＩＲＥＦ７２０を生成し、これを基準電圧ＶＲＥＦ７６０に変換する。この基準電圧ＶＲＥＦ７６０はセンスアンプ７７０内でＶＣＯＲＥ７５０と比較される。この２つの電流電圧コンバータ７３０および７４０は、ソース側センス回路７００内のカスコードプリアンプ回路７０５に統合することも可能である。
【００４０】
読み出し時に、フラッシュセルセンス電流ＩＣＯＲＥ７１０に関連した、このセンス電圧ＶＣＯＲＥ７５０は、センスアンプ７７０内の基準電圧ＶＲＥＦ７６０と比較されて、正しいフラッシュセル論理状態のコアセル指示７８０を生成する。
【００４１】
図１１は、本発明の一態様に従った、センスされるセル８６６および近接するセル８５６、ビット線プリチャージおよびホールド回路８５５、ソース側センス回路８９０、カスコードプリアンプ８７５、仮想接地選択回路８６５および接地電位８６９を持つ仮想接地アレイセグメント８００の簡略図であって、本発明の動作をよりよく分析するためのものである。典型的なワード線要素ＷＬｎ８１０とともに、典型的なビット線要素ＢＬ１  ８５０からＢＬ４  ８８０までをドレインまたはソースコラムデコード回路（図示せず）によって選択することができ、それによって１以上のセル８４６，８５６，８６６，８７６が選択される。
【００４２】
本発明に従って、回路８００では、セルのドレインおよびソース端子を囲む２つのビット線およびそのセルのゲート端子に結合されたワード線を選択することにより、まずメモリセル８６６がセンス対象として選択される。特に、ソースビット線８６０、ドレインビット線ＢＬ３  ８７０およびそのゲート端子に結合されたワード線ＷＬｎ８１０によってセル８６６が選択される。センスされるセル８６６のソース端子側（ソース側）に近接した、近接ビットメモリセル８５６もまたソース側ビット線ＢＬ１  ８５０を有する。ソース側ビット線ＢＬ１  ８５０もまた、実質的に同じプリチャージ電圧ＶＳＳ（例えば、およそ０ボルト、または接地電位）に充電するために、そのような電圧をビット線８５０および８６０に選択的に結合することによって、ソース側ビット線ＢＬ２  ８６０とともに選択される。
【００４３】
カスコードアンプ回路８７５は供給されるＶｃｃ電源電圧（例えば、およそ２．６から３．６ボルト）を受信して、本発明の一実施例に従って、その電圧をＶｃｃのアナログ派生電圧ＶＤ（例えば、およそ１．２ボルト）に変換して、ビット線８７０に印加する。
【００４４】
仮想接地選択回路８６５および接地電位８６９によって、選択されたセル８６６に仮想接地が与えられる。コラム（列）選択ＣＳトランジスタ８５２，８６２および８７２、そしてライン選択ＳＥＬトランジスタ８５３，８６３および８７３が、それぞれメモリセルの所望のドレイン側ビット線またはソース側ビット線を選択するために用いられる。バイト選択プリチャージＢＳＰトランジスタ８５１がプリチャージおよびホールド回路８５５の利用を選択し、一方でバイト選択ドレインＢＳＤトランジスタ８７１がカスコードプリアンプ８７５の利用を選択し、そしてビット選択グラウンドＢＳＧトランジスタ８６１はセンス対象セルのソース側の仮想接地選択回路の一部である。
【００４５】
センス対象のセル８６６のためにドレイン側およびソース側の仮想接地ビット線が選択された後、近接するビットセルのソース側ビット線が選択され、センスされるセルのワード線が選択される。さらに、ＢＳＰ８５１によってプリチャージおよびホールド回路８５５が選択され、ＢＳＤ８７１によってカスコードアンプ回路８７５が選択され、仮想接地回路８６５が接地電位８６９を選択し、センス電圧ＶＤがビット線８７０に与えられる。上記のようにして、選択されたビット線のみがプリチャージされる（センス対象の選択されたセル８６６のソースに結合されたビット線および近接するセル８５６のソースに結合されたビット線）。
【００４６】
センス電圧ＶＤをドレイン側ビット線８７０、センスされるセル８６６を通じてソース側ビット線８６０および接地電位８６９に与えるカスコードプリアンプによって電流経路ＩＣＯＲＥが作られる。このメモリセルセンス電流ＩＣＯＲＥはソース側センス回路８９０によってセンスされ、センス電圧ＶＣＯＲＥに変換される。センス電圧ＶＣＯＲＥはセンスアンプ（図１０の７７０を参照）においてメモリセルセンス指示のために用いられる。
【００４７】
ソース側センス回路８９０によってセンスされる所望のＩＣＯＲＥ電流経路に加えて、仮想接地構造８００には、図に示すように、ソース側ビット線８５０から近接するビットメモリセル８５６のソース側の選択されたワード線８１０に係る他の連続するメモリセル（例えば、セル８４６）に向かって流れる、他の電荷共有電流経路ＩＬＥＡＫＡＧＥが存在しうる。近接ビットメモリセル８５６のソース側に向かうすべてのセルのビット線には電圧が与えられず、フローティングであるので、それらのセルにかかる電圧降下はそれらのセルに対する漏れ電流経路を形成しうる。しかしながら、本発明は、近接セルおよびセンスされるセルのソース側ビット線に対して実質的に同じＶＳＳ電圧を与えることにより、近接セルを通る漏れ電流を除去する。
【００４８】
実質的に同じ電圧ＶＳＳ（例えば、およそ０ボルト、または接地電位）をセンスされるセル８６６のソース側ビット線８６０および近接するセル８５６のソース側ビット線８５０の両方に与え、この同じ電圧をセンスされるセルおよび近接セルに対してホールドつまり維持することによって、ワード線に沿って近接ビットメモリセル８５６から任意の他のソース側セルに流れる可能性のある任意の漏れ電流は、コアセルセンス電流ＩＣＯＲＥに対して漏れ電流による影響をなんら与えない。言い換えれば、もし近接セル漏れ電流があったとしても、本発明の方法はセルセンス電流に関して「関係ない」条件を提供する。
【００４９】
これに対し、従来のセンス方法では、まずプリチャージ電圧がすべてのビットに与えられ、次にソース側近接セルのビット線から切り離されるので、カスコードプリアンプ８７５からソース側ビット線８６０を介して近接ビットメモリセル８５６およびセンスされるセル８６６のソース側の選択されたワード線８１０にかかる他のすべてのセルに向かって、不所望な電荷共有ＩＬＥＡＫＡＧＥ電流経路が流れる。従って、従来の回路構成では、カスコードプリアンプ８７５から流れる合計センス電流はＩＴＯＴＡＬ＝ＩＣＯＲＥ＋ＩＬＥＡＫＡＧＥとなり、メモリセルの論理状態の読み出しセンス指示に誤りを生じさせ、またはより大きな信号マージンを持つこととなる。
【００５０】
本発明の典型的な態様に従って、異なった観点から見ると、近接ビットメモリセルの両側におおよそ同じ電圧を加えることによって、近接ビットを横切る電圧降下はないので、センス電流に影響する近接セルを通る電流もありえないことになる。
【００５１】
本発明の注目すべき他の特徴は、選択ソースコラムデコード回路（図９の６５２）に関するものである。選択ソースコラムデコード回路は、読み出しモード動作の際に、センスされるセルの特定のソース側ビット線を選択し、それをソース側センス回路（図９の６９５，図１０の７００，図１１の８９０）および仮想接地選択回路（図９の６９０、または図１１の８６５）に結合し、さらにソース側近接ビットメモリセルのビット線を選択し、それをチャージおよびホールド回路（図９の６６０、または図１０の８５５）に結合する。
【００５２】
本発明の他の態様においては、ドレインコラムデコード回路（図９の６５０）は、センスされるセルの特定のドレイン側ビット線を選択し、それをカスコードプリアンプ回路（図９の６７０、または図１１の８７５）に結合することができる。従って、ビット線ＢＬＸにかかるソース端子を持つ読み出し対象の選択されたメモリセルに対して、選択ソースコラムデコード回路６５２はソース側電圧（例えば、およそ０ボルト、または接地電位）をそれらに印加するためにビット線ＢＬＸおよびＢＬＸ−１を選択することができる。さらにその選択されたメモリセル（ビット線ＢＬＸにかかるソース端子を持つ）に対して、ドレインコラムデコード回路６５０は、ドレイン側ＶＤセルセンス電位（例えば、およそ１．２ボルト）を印加するためにビット線ＢＬＸ＋１を選択することができる。
【００５３】
従って、本発明の方法が、近接セルへの電荷共有漏れ電流とは実質的に無関係に、フラッシュメモリセルの論理状態の指示をセンスするメモリ動作（例えば、プログラム、消去）のために、仮想接地ＥＰＲＯＭメモリ用途において使用可能であることが示された。
セルセンス電流から電荷共有漏れ電流の影響が除去され、改善された読み出し信号マージンを有する、より正確なメモリセル読み出しを提供することが示された。
【００５４】
従って、本発明のセンス方法は、動的放電の間にセルをサンプリングしようとするものではなく、セル電流センスの直前まで選択されたビット線上の電荷を安定した電圧に保持するものであり、センス動作の始めから終わりまで読み出し読み出しセンス電流を安定にすることを可能にし、センス動作のタイミングを重要ではなくする。これらの両方の利点は、電荷共有漏れ電流および読み出しセンスタイミングに起因する変動なしに、より安定な出力指示を生成するセンス方法をもたらす。これらの特徴は、製造段階における漏れ電流に対する要求を緩和し、および／またはメモリセル漏れ電流がより大きいもの、特に各ビットのＶＴを定義する閾値分布領域の間を区別するためにより大きな信号マージンが必要とされる多ビットメモリ装置において有用である。
【００５５】
さらに、本発明では、従来のセンス方法のようにセクタのすべてのビット線、アレイ全体のすべてのビット線ではなく、ある与えられたセンスされるメモリセルのアレイ内の少数のビット線をプリチャージすればよいことを示した。
従来型の単一ビット、スタックゲートタイプのフラッシュメモリセルとともに、上記の例を説明した。あるいは、必要に応じて、そしてそのような代替物が本発明の範囲に入るものであると考えられる限り、本発明に従ったメモリ装置のメモリセルは多ビットメモリセル構造を有するものであってもよい。
【００５６】
本発明の他の態様は、メモリ装置の読み出し動作の際に仮想接地フラッシュメモリセルの論理状態を表示するための方法（近接ビットプリチャージを伴うソース側センス）を提供する。当該方法は、他のメモリ装置とともに、これまで図示し、説明したメモリ装置との関連で採用することができる。図１２に、本発明の一態様に関連して、仮想接地フラッシュＥＰＲＯＭメモリセルの状態をセンスするための模範的な方法９００を示す。この模範的な方法９００はここでは一連の動作または出来事として図示され、説明されるが、本発明はそのような動作または出来事の図示された順番に限定されるものではなく、本発明に従って、あるステップはここで図示され、説明されたものから離れて、異なった順番で起きてもよいし、および／または他のステップと同時に起きてもよい。さらに、本発明に従った方法を実現するために図示されたすべてのステップが必要なわけではない。さらに、方法９００はこれまでに図示し、説明した装置およびシステムとの関連において実装することもできるし、図示されない他のシステムとの関連でも実装することが可能である、ことを理解してもらいたい。
【００５７】
方法９００は読み出し対象のメモリセルに関連するワード線およびビット線、ならびに近接ビットメモリセルのビット線を選択するステップを含む。方法９００はさらに、センス対象のセルのソースビット線に印加されるプリチャージ電圧と実質的に同じ電圧を近接セルのソースビット線に印加し、維持するステップ、そしてコアセル読み出しセンス電流および関連する読み出しセンス電圧を生成するステップを含む。方法９００はさらに、基準セル電流および関連する基準セル電圧を生成するステップと、読み出しセンス電圧と基準電圧との比較から選択されたコアセルの論理状態を決定するステップと、それによって、メモリ読み出しセンス動作の指示に影響を与えうる電荷共有漏れ電流変動を除去するステップとを含む。近接ビットプリチャージ法を伴う仮想接地ソース側センス方法は、ステップ９１０から開始される。ステップ９２０において、センス対象のセルのソース側ビット線および近接ビットメモリセルのビット線が選択ソースコラムデコード回路によって選択される（例えば、選択されたセルについてＢＬＸ、近接セルについてＢＬＸ−１）。そして、センス対象のセルのビット線に印加されるプリチャージ電圧と実質的に同じプリチャージ電圧ＶＳＳ（例えば、およそ０ボルト、または接地電位）がソース側ビット線に印加され、維持（ホールド）される。ステップ９３０では、センス対象のセルのドレインビット線（例えば、ＢＬＸに接続されたソースを持つセルについてＢＬＸ＋１）がドレインコラムデコード選択回路によって選択され、カスコードプリアンプ回路がセンス電圧ＶＤ（例えば、およそ１．２ボルト）をセンス対象のセルのドレインビット線に対して生成する。ステップ９４０では、センスされるセルのゲートに結合されたワード線が選択され、ワード線電圧が印加される。ステップ９５０において、選択されたメモリコアセルのセンス電流ＩＣＯＲＥがソース側センス回路によってセンスされ、センス電圧ＶＣＯＲＥ（例えば、図１０の７１０および７５０）に変換される。ソース側センス回路はさらに基準電流ＩＲＥＦを生成し、それをＶＲＥＦ（例えば、図１０の７２０および７６０）に変換する。その後、ステップ９６０において、コアセル論理状態がセンスされ、読み出しセンス電圧ＶＣＯＲＥと基準電圧ＶＲＥＦとの比較からセンスアンプ（図１０の７７０）の出力として表示される。センスアンプの出力は、もしセル電流が基準セル電流よりも大きくないのであれば、ステップ９７０においてプログラムされた論理状態とされ、もしセル電流が基準セル電流よりも大きいのであれば、ステップ９８０において消去またはプログラムされていない論理状態とされる。どちらの場合においても、近接ビットプリチャージ動作を伴うソース側センス方法はステップ９９０で終了する。方法９００は、メモリ装置の後続の消去またはプログラムセンス動作について繰り返すことができる。
【００５８】
従って、方法９００は、選択されたビット線、プリチャージおよびホールド、ならびにセンス回路において、安定した、低漏れ電流の、正確なメモリセルセンス読み出しを提供する。この回路は、センスされるセルのプリチャージ電圧と実質的に同じ電圧を印加および維持し、そのような電圧を用いて、メモリ読み出しセンス動作の指示に影響しうる電荷共有漏れ電流変動を除外する。従って、近接ビットプリチャージを伴うソース側センス方法は電荷共有漏れ電流変動とは実質的に無関係であり、仮想接地フラッシュＥＰＲＯＭメモリアレイの消去またはプログラムセンス動作に用いることができる。方法の他の変数は本発明に従って提供され、それによってセルセンス方法はセルまたはビット線漏れ電流の影響を除去するために用いられる。
【００５９】
以上、本発明を一以上の実施形態との関係において示し、説明してきたが、この明細書および添付の図面を読み、理解した当業者が、均等な代替物および修正を思いつくことは明白である。特に、上述の要素（アッセンブリ、デバイス、回路、その他）によって実行される様々な機能に関して、そのような要素を説明するのに用いられた用語（「手段」についてのすべての引用を含む）は、特にことわらない限り、本発明の典型的実施例としてここに示された機能を実現する開示された構造と構造的に均等でないとしても、説明された要素の特定された機能を実現するすべての要素に対応する（つまり、機能的に均等である）ことを意図している。さらに、本発明の特定の特徴については、いくつかの実施形態のうちの一つとの関係においてのみ開示されているかもしれないが、そのような特徴は、必要に応じて、所定のまたは特定の応用用途において有利になるように、他の実施形態における一以上の他の特徴と組み合わせることができる。さらに、詳細な説明および特許請求の範囲において用いられる、「含む（includes）」という用語は、「含む（comprising）」という用語と同じような内包的な意味合いを意図している。
【産業上の利用可能性】
【００６０】
本装置および関連する方法は、仮想接地フラッシュ構造のようなフラッシュメモリ装置の分野において、メモリセル電流読み出し動作時の近接ビットへの電荷共有漏れ電流および遷移センス電流損失の影響を除去するために使用可能である。
【図面の簡単な説明】
【００６１】
【図１】従来のＮＯＲ型フラッシュメモリ構造を示す図。
【図２】従来の仮想接地ＥＰＲＯＭメモリアレイを示す図。
【図３】ワード線およびビット線デコード回路を持つ、従来の仮想接地メモリセルアレイを示す簡略図。
【図４】数多くのメモリセクタをより大きなメモリアレイに配置した構成を示すブロック図。
【図５】仮想接地アレイ内のメモリセルの状態を指示するための従来の方法を示すシステムレベル機能ブロック図。
【図６】仮想接地アレイ内のセルの状態を読み出す従来の方法の典型的な４つのステップを示す簡略図。
【図７】従来のセルセンス方法の典型的な４つのステップのビット線電圧変動を示す、時間軸に沿ってグローバルビット線電圧をプロットした波形図。
【図８】従来のセルセンス方法の典型的な４つのステップのセルセンス電流および漏れ電流変動を示す、時間軸に沿ってセルセンスアンペア数をプロットした波形図。
【図９】本発明の様々な態様を実行可能な、近接ビットプリチャージを伴うソース側センス方法のための典型的なシステムを示す、システムレベル機能ブロック図。
【図１０】本発明の一態様に関連した、図９の典型的なソース側センス回路の簡略図。
【図１１】本発明の一態様に従った、センスされるセルおよび近接セル、ビット線プリチャージおよびホールド回路、カスコードプリアンプ、仮想接地選択回路、およびソース側センス回路を備える、典型的な仮想接地アレイセグメントを示す図。
【図１２】本発明の一態様に関連した、仮想接地フラッシュＥＰＲＯＭセルの状態をセンスするための典型的方法を示す流れ図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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2005516331.tif 000016