(57)【要約】  本発明は、それぞれの電流路に直列に接続された第１、第２電力スイッチと、前記第１電力スイッチ（３３）を駆動するように配置され、電圧パルス波形を発生させるパルス発生器と、前記電圧パルス波形の負の腹に対してそれぞれ電流パルスを発生させる第１電流源（１１）と、前記電圧パルス波形の正の腹に対してそれぞれ電流パルスを発生させる第２電流源（１２）と、前記第１、第２電流源に接続されて、前記電流源（１１、１２）を通過して流れる電流の差に等しい出力信号（ＩLATCH）を発生するように配置された差動電流受信回路（２７）と、を備え、前記出力信号が前記第２電力スイッチ（３１）を駆動するように配置されている、半ブリッジ駆動回路に関する。
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【特許請求の範囲】
【請求項１】
それぞれの電流路に直列に接続された第１、第２電力スイッチと、
前記第１電力スイッチ（３３）を駆動するように配置され、電圧パルス波形を発生させるパルス発生器と、
前記電圧パルス波形の負の腹に対してそれぞれ電流パルスを発生させる第１電流源（１１）と、
前記電圧パルス波形の正の腹に対してそれぞれ電流パルスを発生させる第２電流源（１２）と、
前記第１、第２電流源に接続されて、前記電流源（１１、１２）を通過して流れる電流の差に等しい出力信号（ＩLATCH）を発生するように配置された差動電流受信回路（２７）と
を備え、前記出力信号が前記第２電力スイッチ（３１）を駆動するように配置されている半ブリッジ駆動回路。
【請求項２】
前記差動電流受信回路（２７）が少なくとも１つの低インピーダンス電流バッファ（２０、２１、２３）を備える請求項１に記載の半ブリッジ駆動回路。
【請求項３】
前記差動電流受信回路（２７）が３つの低インピーダンス電流バッファ（２０、２１、２３）を備える請求項１に記載の半ブリッジ駆動回路。
【請求項４】
前記電流バッファの少なくとも１つが電流ミラー回路（２０、２１、２３）である請求項２または３に記載の半ブリッジ駆動回路。
【請求項５】
バッファ（２５）と帰還抵抗（２４）を有する記憶素子（２８）をさらに備え、前記記憶素子が前記出力信号（ＩLATCH）に接続されている前記請求項のいずれかに記載の半ブリッジ駆動回路。
【請求項６】
前記電力スイッチが、電界効果トランジスタのようなトランジスタ（３１、３３）である前記請求項のいずれかに記載の半ブリッジ駆動回路。
【請求項７】
好ましくは同じ大きさの電圧を送出する２つの電圧源（４０、４２）をさらに備える前記請求項のいずれか一項に記載の半ブリッジ駆動回路。
【請求項８】
０から５ボルトの論理レベル電圧による論理レベル電圧動作をさらに含む前記請求項のいずれかに記載の半ブリッジ駆動回路。
【請求項９】
シリコン基板上に実装される前記請求項のいずれかに記載の半ブリッジ駆動回路。
【請求項１０】
前記請求項のいずれかに記載の半ブリッジ駆動回路を備える、誘導負荷を駆動するための電力変換システム。
【請求項１１】
前記請求項のいずれかに記載の複数の半ブリッジ駆動回路を備える請求項１０に記載の電力変換システム。
【請求項１２】
直流／交流音声電力変換に使用される請求項１０または１１に記載の電力変換システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半ブリッジ電力段駆動回路に関し、この駆動回路は、それぞれの電流路に直列に接続された第１、第２電力スイッチ；前記第１電力スイッチを駆動するように配置され、電圧パルス波形を発生させるパルス発生器；前記電圧パルス波形のそれぞれの立ち下がりに対して電流パルスを発生させる第１電流源；前記電圧パルス波形のそれぞれの立ち上がりに対して電流パルスを発生させる第２電流源を備える。
【０００２】
本発明は、例えば、モータ駆動や特に音声関連用途の電力増幅において、低電力消費と組み合わせた高速動作が必要な電力変換システムに有利に使用することができる。
【背景技術】
【０００３】
半ブリッジは、２つの電力スイッチ、例えば、一方を下側トランジスタと呼び、他方を上側トランジスタと呼ぶトランジスタを備える電力変換器である。それぞれのトランジスタは、別々の駆動回路、すなわち、下側駆動回路と上側駆動回路によって駆動される。
【０００４】
当業では、上側駆動回路用のよく知られた制御システムが、元の制御信号を復活するためにラッチを配置する上側駆動回路に狭いセットやリセット電流パルスを送出するパルス技術を含む。このようなシステムが、米国特許第５，５１４，９８１号明細書「ノイズ余裕度に関するリセット主レベル・シフト回路」および米国特許第５，１０５，０９９号明細書「共通モード阻止を含むレベル・シフト回路」から知られている。
【０００５】
パルス制御における主要な問題は、電流パルス発生器中の寄生容量に由来する、セット及びリセット・ノードの電流路における共通モードｄｖ／ｄｔ誘導電流である。出力段の出力端子でのｄｖ／ｄｔ（オフセット電圧）は非常に高水準に達する。したがって、たとえ非常に小さい寄生キャパシタンスであってもｄｖ／ｄｔ共通モード誘導電流の原因になる。この共通モードノイズは、出力スイッチの誤動作を引き起し、電力段におけるシュート・スルー（shoot-through）をもたらす恐れがある。
【０００６】
従来は、２つのプルアップ抵抗を使って上側駆動回路において電流パルスを電圧パルスに変換してきた。このような方策は、本来少しも共通モードを阻止するものではなく、しかも回路が必須であった。
【０００７】
共通モードノイズによる問題を解決する１つの方法は、リセット主機能を実現してより予測可能な動作につなげるために、セット／リセット・レベルの閾値調整を組み合わせた低域フィルタリングを追加するものであった。残念ながら、このような方策は、電流パルス幅の増大を必要とする低域フィルタリングのために速度と電力効率が損なわれる。
【０００８】
もう１つの方策は、共通モード信号を抑圧するために、前記プルアップ抵抗の後に論理回路を追加するものであったが、これはかなりの数量のゲート回路を伴うものである。
【０００９】
システム内の高い効率を実現するために駆動回路の電力消費を低減することは、好ましくは論理レベル（５ボルト）まで、ゲート駆動電圧を引き下げることによって実現可能である。そのようにすることによって、システムの速度性能も向上する。ゲート駆動電圧の引下げもプルアップ抵抗両端の電圧降下に関するノイズ・マージンを狭める。したがって、負荷端子が接地に対して負のときに、プルアップ抵抗に基づくレベル・シフト回路が必要となる。これは、ＭＯＳＦＥＴの誤動作に向かわせる恐れがあるプルアップ抵抗全体にわたる電圧降下が制限されることによって生じる。負の負荷端子状況は、リンギングの状況や半ブリッジの下側ＭＯＳＦＥＴの本体ダイオードが導通しているときに起きる。
【００１０】
一般に、プルアップ抵抗の使用は、上側セット／リセット入力の論理レベルが損なわれることを予想しなければならない負の負荷端子電圧のために、論理レベル駆動回路電圧には不適切である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の１つの目的は、上側駆動回路においてセット及びリセット電流パルスを受信し、処理を行い、それによって電力スイッチング・トランジスタを動作させるための信頼性のある動作状況を実現する新規のシステムを提供することである。
【００１２】
本発明の第２の目的は、共通モード電流が打ち消し合う半ブリッジ駆動回路を提供することである。
【課題を解決するための手段】
【００１３】
これらの目的および他の目的は、第１、第２電流源に接続された少なくとも１つの低インピーダンス電流バッファを有する差動電流受信回路をさらに備える、概論として述べた種類の半ブリッジ駆動回路によって実現され、その差動電流受信回路は電流源を通過して流れる電流の差に等しい出力信号を発生するように配置され、その出力信号は第２電力スイッチを駆動するように配置されている。
【００１４】
１つの好ましい実施態様によれば、セット及びリセット電流パルスが、低インピーダンスの非反転電流バッファと反転電流バッファによってそれぞれ受信される。次いで、これらのバッファの出力が接続されかつ加算される。セット及びリセット電流路内のｄｖ／ｄｔによって誘導された共通モードノイズ電流を加算するとき、これらの電流が打ち消し合って誤ったトリガリングを防止するように、一方の電流が反転させられる。
【００１５】
本発明によれば、パルスによって生成された信号が、キャパシタンスの影響を受けない電流のままであり、同様に駆動回路も負のオフセット電圧の影響を受けない。さらには、必要な駆動電圧を低減することが可能であり、それによって半ブリッジ駆動回路の電力消費と動作温度が低減する。
【００１６】
低インピーダンス入力によって、これらの入力に対する電圧の揺れが排除されるようになり、これらの入力の直流バイアス点が、可能な限り上側駆動回路の正の電源に近づくことになる。これによって、決定点がもはや先のプルアップ抵抗両端の電圧降下に基づいていないので、高い負のオフセット電圧に対してさえも、レベル・シフトが確実な機能を示し得る。このような特徴は、それが駆動回路の動作電圧の低減を可能にするので、電力低減の上で大きな利点である。これによって、電力損の低減、ダイの大きさの縮小、および速度性能の向上が可能になる。
【００１７】
このような加算点の出力では、帰還抵抗を有する論理バッファが配置可能であり、記憶素子として振る舞う。次いで、ゲート駆動のための回復された制御信号が記憶素子の出力で検出される。抵抗器の値とバッファの閾値が、ラッチを反転するための電流の大きさを決定する。それによって、共通モード電流が打ち消されてノイズの共通モード阻止が実現する。
【発明を実施するための最良の形態】
【００１８】
添付の図面を参照して本発明の現時点での好ましい実施形態を詳細に説明する。
【００１９】
図１に出力段に関する配置を例示する。この駆動回路は２個のプルアップ抵抗１、２、ノイズ阻止のためのフィルタまたはゲート・ブロック４、さらにラッチ３を有する。このシステムは、パルス発生器１０によって制御される電流源１１、１２をさらに備える。
【００２０】
出力段は、２つのＮチャネル電力スイッチ３１と３３を備える。負荷端子はＶoffset４１と呼ばれる。出力端子、４１と接地すなわち−Ｖdは、任意の種類の負荷、例えば、コイルまたは電気力学的変換器などの誘導負荷を駆動することができる。オフセット電圧は上側駆動回路のための基準電位であり、通常動作下では０Ｖまたは±Ｖd４２である。上側駆動回路は、電源Ｖbs４０から電力の供給を受け、この電圧は電源Ｖd４２に等しいことが好ましい。
【００２１】
図１に示されている知られた従来技術によるパルス制御された上側駆動回路の基本的な機能は、このシステムのタイミングを示す図２に説明してある。電流源１１、１２が、パルス発生器１０によって生成された電圧パルス波形の立ち上がりおよび立ち下がりで狭い電流パルスを発生する。この電流源が、駆動回路２６を介して浮動スイッチ・デバイスにゲート制御信号を供給するラッチ３のそれぞれのセット及びリセットのために抵抗１、２を通して狭い電圧パルスを発生する。
【００２２】
本発明の第１の好ましい実施形態を図３に示す。図１の構成要素と同様の構成要素に同一の参照符号が付けてある。電流源１１、１２とパルス発生器１０は、任意の発生器配置として実装可能である。電力スイッチ３１、３３は、任意の種類のトランジスタでよいが、好ましくは、電界効果トランジスタなどの「オン」または「オフ」状態で動作するように最適化された種類のトランジスタである。図３に示す電源Ｖd４２は、単極（＋であり、かつ接地に対する基準）電圧電源である。接地に取り付けられた回路ノードは、下側駆動回路が基準として負の電源を使用するように負の電源回路ノードによって置き換え可能であり、また双極（±）Ｖd電源４２を使用することができる。
【００２３】
さらに、図３の半ブリッジ駆動回路は、複数の低インピーダンス入力電流バッファを有する電流受信回路２７を備える。図示の例では、これらの低インピーダンス電流バッファが、ＭＯＳＦＥＴトランジスタに基づく電流ミラー２０、２１、２３として実装されている。これらの電流バッファ２０、２１、２３は、図３によれば電圧電源Ｖbsに接続されている。
【００２４】
この駆動回路は、駆動回路２６に接続されている論理バッファ２５と正の帰還抵抗２４を備える記憶素子２８を含む。電流源１１、１２がミラー２０、２１にそれぞれ接続され、他方でミラー２１、２３が記憶素子２８に接続されている。
【００２５】
動作に際して、電圧パルス波形がパルス発生器１０によって生成され、かつ電流源１１、１２によって電流パルスに変換される。第１電流源１１は電圧パルスのそれぞれの立ち下がりに対してパルスＩRESETを発生し、他方で第２電流源１２が電圧パルスのそれぞれの立ち上がりに対してパルスＩRESETを発生する。これらの電流パルスは、電流受信回路２７において電流ミラー２０、２１によってそれぞれ受信される。ミラーされたリセット電流パルスＩRESETは、電流ミラー２０から電流ミラー２３に供給され、そこで再びミラーされる。最終的に、電流ミラー２１、２３からの出力はバッファ２５の入力端末で加算される。
【００２６】
このような配置によって信号は電流のままであり、レベル・シフトがその機能を損なう前に、オフセット電圧が約ＶBS−１Ｖまで増大可能である。電流源が必要な電流を送出できないレベルまでオフセット電圧が増大するようなことがあれば、レベル・シフトが上側スイッチをオンにすることができなくなり、したがって致命的なシュート・スルーを防止する。第２に、好ましくは等しい電圧ＶBSおよびＶdriveを、今や５ボルト程度にまたはそれ以下に低減可能であり、それによってかなりの電力の節約が実現する。これは半ブリッジ駆動回路に関する動作温度の低下に寄与する。
【００２７】
図４の図表を参照すると、セット電流パルスＩSETが、図３のＩLATCHと呼ばれる点で同じ大きさと方向の電流パルスを発生させる。電流は記憶素子２８の中に流れる。前記のＩLATCH電流は、正の帰還抵抗２４両端の電圧に変換され、記憶素子２８をハイ・ステートにする。リセット電流パルスＩRESETを受信すると、同じ大きさであるが反対方向の電流が正の帰還抵抗２４の中を流れ、記憶素子がリセットされる。
【００２８】
図４を引き続き参照すると、共通モード・ノイズ状況の１つの例が、同時発生のセット及びリセット・パルスとして示されている。このような状況では、これらの２つの電流が、単に相互に打ち消し合うだけであり、共通モード電流阻止が実現する。これが実現するのは、帰還抵抗２４を通過して流れる電流がゼロであり、したがってその両端で電圧降下が生じないからである。
【００２９】
この半ブリッジ駆動回路は、直流／直流、交流／交流、直流／交流、交流／直流の電力変換システムまたはその任意の組合せなど、トランジスタの半ブリッジを備える任意の電力変換システムにおいて実装可能である。特に、半ブリッジ駆動回路は、１つまたは複数の半ブリッジと１つまたは複数の半ブリッジ駆動回路を備える高精度の直流／交流電力変換システムにおいて実装可能である。
【００３０】
半ブリッジ駆動回路はシリコン上に実装可能であり、したがって大きさが縮小しかつ半ブリッジ駆動回路の速度と精度上の性能が向上する。
【図面の簡単な説明】
【００３１】
【図１】上側駆動回路のパルス制御に関する従来技術による実装を示す略図である。
【図２】共通時間軸を有する、図１のシステムのタイミングを示す図である。
【図３】本発明の１つの好ましい実施形態による半ブリッジ駆動回路の略図である。
【図４】図３のシステムにおける電流パルスを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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