(57)【要約】コンパレータ（１００）は、再生回路（３０）内で入力信号を比較する。スイッチ（５２，５４）は、再生が開始された後であって且つ再生回路内の大きな電圧スイングが元の信号源に伝わって信号源に悪影響を及ぼし或いはクロストークにより隣接する回路に悪影響を及ぼす程度に再生が達する前に、信号入力部（１０，２０）を分離する。随意的に、制御回路を介して、信号源を分離する瞬間は、再生の度合いによって決めることができ、例えば所定の再生の度合いによって決めることができる。コンパレータは、アナログデジタル変換器等の電子デバイス内に組み込まれても良い。
2005528032.tif 000002
【特許請求の範囲】
【請求項１】
比較されるべき信号のための第１および第２の入力部と、
前記第１および第２の入力部に与えられる信号を第１の期間中に比較するための再生手段と、
第２の期間中に前記再生手段をリセットする手段と、
前記第１の期間中に前記第１および第２の入力部を、再生中で尚且つ再生が完了する前に、前記再生手段から分離するためのデカップリング手段とを備えたコンパレータ。
【請求項２】
再生の度合いに応じて前記第１および第２の入力部を前記再生手段から分離する瞬間を制御する制御手段を備えたことを特徴とする請求項１に記載のコンパレータ。
【請求項３】
前記制御手段は、所定の再生の度合いに反応することを特徴とする請求項２に記載のコンパレータ。
【請求項４】
前記制御手段は、第１および第２のゲート入力部を有するゲート手段を備え、
前記第１のゲート入力部は、第１のキャパシタによって前記再生手段の第１のノードに結合され、前記第２の期間中には基準電圧源に結合され、
前記第２のゲート入力部は、第２のキャパシタによって前記再生手段の第２のノードに結合され、前記第２の期間中には基準電圧源に結合され、
前記基準電圧は前記ゲート手段の切換閾値よりも低く、
前記第１および第２のノードにおける電圧は、再生中に反対方向に駆動され、
前記ゲート手段は、前記第１または第２のゲート入力部の電圧のいずれかが前記ゲート手段の切換閾値を超えるときに前記第１および第２の入力部を前記再生手段から分離させるために前記デカップリング手段に結合されたゲート出力部を更に備えていることを特徴とする請求項３に記載のコンパレータ。
【請求項５】
前記再生手段は、正のフィードバックループ状に結合された第１および第２のトランスコンダクタを備えていることを特徴とする請求項１から請求項４のいずれか一項に記載のコンパレータ。
【請求項６】
前記第１および第２のトランスコンダクタはそれぞれ、相補的な一対のＭＯＳトランジスタを備えていることを特徴とする請求項５に記載のコンパレータ。
【請求項７】
前記第１のノードは、前記第１のトランスコンダクタの前記相補的なＭＯＳトランジスタの間のドレイン接合部であり、
前記第２のノードは、前記第２のトランスコンダクタの前記相補的なＭＯＳトランジスタの間のドレイン接合部であることを特徴とする請求項６に記載のコンパレータ。
【請求項８】
請求項１から請求項７のいずれか一項に記載のコンパレータを組み込んだ電子デバイス。
【請求項９】
前記デバイスはアナログ−デジタル変換器であることを特徴とする請求項８に記載の電子デバイス。
【請求項１０】
前記デバイスは無線受信器またはトランシーバであることを特徴とする請求項８に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ、および、コンパレータを組み込んだ電子デバイス、例えば、アナログ−デジタル変換器（ＡＤＣ）や無線トランシーバ等に関し、それに限定はされないが、特に、電流切換型電子回路技術（switched-current electronic circuit techniques）を使用した実施形態に適する電子デバイスおよびコンパレータに関する。
【背景技術】
【０００２】
無線通信の分野においては、回路集積度のレベルを高めるために、また、電力消費量を低減するために、アナログとデジタルとを混合した集積回路（ＩＣ）で無線トランシーバを実施し、また、そのような混合信号ＩＣを低電圧デジタルＣＭＯＳプロセスで実施することが望ましい。電流切換型回路技術は、低電圧、低電力ＣＭＯＳにおける実施に特に良く適している。
【０００３】
コンパレータは、例えば非線形信号処理回路等の多くの電子回路において使用されている。特に、アナログデジタル変換器（ＡＤＣ）には、電流切換型コンパレータが使用される。そのようなＡＤＣは、混合信号ＩＣのアナログ部分とデジタル部分との間のインタフェースを形成することができる。
【０００４】
電流モードＡＤＣにおいて、電流切換型コンパレータは、入力電流の極性を正確に検出して、対応するデジタル出力を生成しなければならない。説明を簡単にするために簡略化されたそのような従来のコンパレータを図１に示す。完全オフセットキャンセル型コンパレータは、A. Worapishet等による“高性能電流切換型コンパレータのための速度・精度向上技術（Speed and Accuracy Enhancement Techniques for High Performance Switched-Current Comparators）”（IEEE Jnl. Of Solid-State Circuits、第３６巻、Ｎｏ．４、２００１年４月）に記載されている。図１を参照すると、コンパレータは、正のフィードバックループ状に接続され且つトランスコンダクタンスＧｍを与える相補型ＭＯＳトランジスタ（ＭＯＳＴ）ペアＰａ，Ｎａ，Ｐｂ，Ｎｂを有する２つのトランスコンダクタと、オン抵抗Ｒｏｎを有するスイッチＳとを備える。実際には、スイッチＳは、更なるＭＯＳＴを使用して実施される。スイッチＳが閉じられ、入力信号電流Ｉｓｉｇがコンパレータ中を流れると、スイッチＳに掛かる電圧は、
【数１】
2005528032.tif 000003
である。
【数２】
2005528032.tif 000004
の場合には、ループは安定する。
【０００５】
スイッチＳが閉じられると、コンパレータがリセットされる。すなわち、コンパレータの前回の状態の全ての記憶が除去される。スイッチＳが開かれると、安定した状態はもはや持続せず、電圧Ｖｏｎは、ノードＡおよびＢでのドレイン電圧が供給レール電圧ＶｓｓおよびＶｄｄに達するまで、Ｖｏｎの最初の極性によって決定された方向に再生的に増幅される。再生の速度は、入力電流の大きさに依存する。小さな入力電流は、ゆっくりとした再生を引き起こし、大きな電流は、急速な再生を引き起こす。
【０００６】
このような従来のコンパレータに伴う１つの問題は、コンパレータを組み込むデバイスの性能および信号処理精度を制限してしまう、“キックバック”という現象である。キックバックは、ドレインノードＡおよびＢでの大きな電圧スイングが元の信号源に戻るときに生じ、それによって、信号源自体を直接に乱すことにより、あるいは、隣接する回路への寄生経路を通じたクロストークにより、信号に悪影響が及ぶ。
【０００７】
J. B. Hughes等による“低電圧８ビット ４０ＭＳ／s電流切換型パイプラインアナログ−デジタル変換器（A Low Voltage 8-bit 40MS/s Switched-Current Pipeline Analog-to-Digital Converter）”（Digest of 2001 International Symposium on Circuits and Systems、Ｗ１１-Ａｕｄ１-０．２,２００１）において開示されたキックバックに対する１つの解決策は、付加的なメモリを使用してアイソレーションを改善することであるが、これは、電力消費量の増大およびチップ面積の増大という犠牲を伴うものであり、また、構造的な変更を必要とするため、コンパレータを使用するＡＤＣの変換速度が低下してしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、改良されたコンパレータを提供することである。本発明の他の目的は、コンパレータを組み込んだ改良されたデバイスを提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の態様においては、比較されるべき信号のための第１および第２の入力部と、第１および第２の入力部に供給される信号を第１の期間中に比較するための再生手段と、第２の期間中に再生手段をリセットするための手段と、第１の期間において第１および第２の入力部の再生中であってその再生が完了する前に、再生手段から分離するためのデカップリング手段とを備えているコンパレータが提供される。
【００１０】
再生が完了する前に入力部を再生手段から分離することにより、大きな電圧スイングが入力部または信号源に達することが防止され、隣接する回路をクロストークにより混乱させるおそれが減少する。
【００１１】
再生速度が入力電流の大きさに依存するので、分離を行なうための最適な瞬間を、比較される信号の大きさに依存させることができる。例えば、小さな信号の場合、ゆっくりと再生が行われ、確実な再生を確保しつつ分離を行なうための最適な瞬間は、大きな信号の場合よりも遅い。小さな信号に対する最適な瞬間での分離により、再生の速い大きな信号を伴うキックバックからの保護が低下する場合がある。逆に、大きな信号に対する最適な瞬間での分離により、小さな信号を伴う再生の信頼性が低下する場合がある。したがって、分離の瞬間を再生の度合いに依存させることにより、更なる改善が可能である。
【００１２】
分離の瞬間を再生の度合いに依存させる１つの方法は、再生の度合いを測定するとともに、再生の度合いが所定の値に達したときに入力部を分離することである。本発明は、キックバックからの保護をもたらすが、Hughes等によって開示された従来技術よりも、消費電力が低く、チップ面積が小さく、動作が速い。
【００１３】
本発明の第２の態様においては、本発明の第１の態様のコンパレータを組み込んだ電子デバイスが提供される。この電子デバイスは、例えば、アナログ−デジタル変換器であってもよく、あるいは、アナログ−デジタル変換器を有する電子デバイスであってもよい。
【発明を実施するための最良の形態】
【００１４】
ここで、添付図面を参照しつつ、一例として、本発明を説明する。
【００１５】
図２には、第１の入力部１０と、第２の入力部２０と、再生手段３０とを有するコンパレータ１００が示されている。再生手段３０は、第１のノード３２と、第２のノード３４とを有する。第１および第２の入力部１０，２０の間に、入力信号源４０が結合されている。第１および第２の入力部１０，２０は、第１および第２のデカップリングスイッチ５２，５４を備えるデカップリング手段５０により、第１および第２のノード３２，３４にそれぞれ結合される。
【００１６】
再生手段３０は、相補的ＭＯＳトランジスタＰａおよびＮａから成る第１のトランスコンダクタを備える。これらのＭＯＳトランジスタＰａ，Ｎａのドレインは、第１のノード３２に結合され、それらのゲートは、互いに結合されるとともに、第２のノード３４にも結合される。また、再生手段３０は、相補的ＭＯＳトランジスタＰｂおよびＮｂから成る第２のトランスコンダクタを備える。これらのＭＯＳトランジスタＰｂおよびＮｂのドレインは、第２のノード３４に結合され、それらのソースは、互いに結合されるとともに、第１のノード３２にも結合される。第１および第２のノード３２，３４の間には、リセットスイッチ３６が結合されている。入力部１０，２０が再生手段３０から分離される時に入力信号電流用の電流経路をもたらすバイパススイッチ６０が、第１および第２の入力部１０，２０間に結合されている。
【００１７】
コンパレータ１００は、シングルエンド出力部８０を提供するために出力ステージ７０を有する。出力ステージ７０は、相補的な一対のＭＯＳトランジスタを備えており、これらのトランジスタのゲートは、第２のトランスコンダクタの各ゲートに結合されている。出力部８０は、出力ステージ７０の相補的ＭＯＳトランジスタの接合部に結合されている。代替的な出力ステージも可能であり、そのような出力ステージは、当業者であれば簡単に考え出すことができる。
【００１８】
コンパレータ１００は、３つの切換信号、すなわち、デカップリング信号Φ１、リセット信号Φ２及びバイパス信号Φ３を発生するクロック発振器９０を有する。これらの切換信号Φ１，Φ２及びΦ３は、後述するように、スイッチの開閉を制御する。
【００１９】
図３は、切換信号Φ１，Φ２及びΦ３のタイミングを示す。リセット期間および再生期間が交互に現れている。図３において、高レベル切換信号は、閉じられたスイッチに対応しており、低レベル切換信号は、開かれたスイッチに対応する。リセット信号Φ２は、リセット期間中、リセットスイッチ３６を閉じた状態に維持することにより、第１および第２のノード３２，３４を結合し、また、再生期間中、リセットスイッチ３６を開くことにより、第１および第２のノード３２，３４を分離する。デカップリング信号Φ１は、リセット期間が開始された直後に、デカップリングスイッチ５２，５４を閉じることにより、第１および第２の入力部１０，２０を第１および第２のノード３２，３４にそれぞれ結合し、また、再生が開始された後であって且つ再生が完了する前に、デカップリングスイッチ５２，５４を開く。バイパス信号Φ３は、デカップリングスイッチ５２，５４が開かれた直後に、バイパススイッチ６０を閉じ、デカップリングスイッチ５２，５４が閉じられた直後に、バイパススイッチ６０を開く。
【００２０】
動作において、入力信号源４０は、コンパレータに電流Ｉｓｉｇを供給する。リセットスイッチ３６が閉じている間、リセットスイッチに掛かる電圧は、
【数３】
2005528032.tif 000005
である。ここで、Ｒｏｎは、リセットスイッチ３６のオン抵抗であり、Ｇｍは、第１および第２のトランスコンダクタのそれぞれのトランスコンダクタンスである。リセットスイッチ３６が開かれると、再生期間が開始し、リセットスイッチ３６に掛かる電圧Ｖｏｎは、第１および第２のノード３２，３４での電圧が供給レール電圧ＶｓｓおよびＶｄｄの一方または他方に達するまで、Ｖｏｎの最初の極性によって決定された方向に、再生的に増幅される。再生が開始された後であって、且つ、再生が完了する前の所定の瞬間において、すなわち、第１および第２のノード３２，３４での電圧が供給レール電圧に達する前において、デカップリング信号Φ１は、デカップリングスイッチ５２，５４を開くことにより、第１および第２の入力部１０，２０を、したがって、入力信号源４０を、第１および第２のノード３２，３４における大きな電圧スイングのキックバック効果から分離する。
【００２１】
図４に本発明の第２の実施形態を示す。この第２の実施形態は、クロック発振器９０によってデカップリング信号Φ１およびバイパス信号Φ３が生成されず、代わりに、これらの信号が制御手段５１によって生成される点を除き、前述した第１の実施形態と同じである。制御手段５１は、再生の度合いを監視するとともに、再生の度合いが所定の値に達したときにデカップリングスイッチ５２，５４を開くために設けられる。制御手段５１は、ＮＯＲ機能を提供するゲート手段６１を備える。ゲート手段６１は、第１および第２のゲート入力部５３，６２と、ゲート出力部５５とを有する。第１および第２のゲート入力部５３，６２は、それぞれ第１および第２のキャパシタＣａおよびＣｂにより、再生手段３０の第１および第２のノード３２，３４に対してそれぞれ結合されている。また、第１および第２のゲート入力部５３，６２は、それぞれ第１および第２の基準スイッチ５７，５８により、基準電圧源５６にも結合される。第１および第２の基準スイッチ５７，５８は、リセット信号Φ２の制御下にあり、リセット期間の全体にわたって閉じられるとともに、再生期間の全体にわたって開かれる。ゲート出力部５５はデカップリング信号Φ１を供給し、インバータ５９は、デカップリング信号Φ１を反転して僅かに遅らせることにより、バイパス信号Φ３を供給する。基準電圧源５６の電圧Ｖｒｅｆは、ゲート手段５２の切換閾値よりも低い。
【００２２】
動作において、リセット期間中、第１および第２のゲート入力部５３，５４は強制的に電圧Ｖｒｅｆにされ、第１および第２のキャパシタＣaおよびＣbは、Ｖｒｅｆと第１および第２のノード３２，３４のそれぞれにおける電圧との間の電圧差まで充電される。Ｖｒｅｆはゲート手段６１の切換閾値よりも低いため、ゲート出力部５５はハイであり、その結果、デカップリングスイッチ５２，５４は閉じられる。そのため、第１および第２の入力部が第１および第２のノード３２，３４にそれぞれ結合される。
【００２３】
リセット期間の最後に、第１および第２の基準スイッチ５７，５８が開かれ、これにより、第１および第２のゲート入力部５３，６２が基準電圧源５６から分離されるが、第１および第２のゲート入力部５３，６２における電圧は、第１および第２のキャパシタＣａおよびＣｂの電荷により、瞬時に電圧Ｖｒｅｆに保持される。そのため、デカップリング信号Φ１はハイの状態のままであり、第１および第２の入力部１０，２０は第１および第２のノード３２，３４に結合されたままである。再生が起こると、第１および第２のノード３２，３４における電圧が入力信号電流Ｉｓｉｇの極性に応じて供給レール電圧（一方のノードがＶｓｓ、他方のノードがＶｄｄ）の方へ変移する。また、第１および第２のノード３２，３４での電圧変化は、それぞれ第１および第２の各キャパシタＣａおよびＣｂを介して、第１および第２のゲート入力部５３，６２それぞれに対して伝達される。第１および第２のゲート入力部５３，６２のうちのいずれかの電圧がゲート手段６１の切換閾値を上回ると、ゲート出力部５５の電力が低くなり、それにより、デカップリング信号Φ１がデカップリングスイッチ５２，５４を開き、入力部１０，２０が第１および第２のノード３２，３４から分離される。このように、再生方向が確実に設定されるが、再生が損なわれる割合に達する前に信号源が分離される。
【００２４】
コンパレータの両方の実施形態において、全てのスイッチは、ＭＯＳトランジスタとして実施されている。
【００２５】
図５に、コンパレータ１００を組み込んだ典型的なＮビット電流切換型パイプラインＡＤＣの一般的な構造を示す。このＮビット電流切換型パイプラインＡＤＣは、アナログ電流入力部２１０と、Ｎ個のカスケード変換ステージＳ１．．．．ＳＮとを備える。各ステージは、１ビットｂ１．．．ｂＮを生成するとともに、最後のステージを除き、変換のために次のステージに送られるアナログ残留電流ｒ１．．．ｒＮ−１を生成する。ビットのリタイム（re-time）によってデジタル出力Ｂ１．．．ＢＮを供給するために、デスキューロジック２２０が使用される。最後の変換ステージを除く各変換ステージの総括的な構造が図６に示されており、各変換ステージは、サンプルホールド（Ｓ／Ｈ）回路２３０を用いて実施される電流メモリと、１ビットｂｉを生成するための電流コンパレータ１００と、電流デジタルアナログ変換器（ＤＡＣ）２５０と、アナログ加算器２６０とを備える。アナログ加算器２６０は、電流メモリ２３０を介して供給される入力電流とＤＡＣ２５０を介して供給される電流との間の差として残留電流を生成する。最後の変換ステージは、残留電流が不要であるため、電流コンパレータだけを有する。
【００２６】
本明細書中および請求の範囲中において、構成要素の前にある単語“１つ（ａ，ａｎ）”は、それらの要素が複数で存在することを排除するものではない。また、用語“備える（comprising）”は、記載されたもの以外の要素またはステップの存在を排除するものではない。
【図面の簡単な説明】
【００２７】
【図１】前述した従来のコンパレータの概略回路図。
【図２】コンパレータの第１の実施形態の概略回路図。
【図３】タイミング図。
【図４】コンパレータの第２の実施形態の概略回路図。
【図５】Ｎビット電流切換型ＡＤＣの構造を示す図。
【図６】図５のＡＤＣの変換ステージの構造を示す図。
【図１】
2005528032.tif 000006
【図２】
2005528032.tif 000007
【図３】
2005528032.tif 000008
【図４】
2005528032.tif 000009
【図５】
2005528032.tif 000010
【図６】
2005528032.tif 000011
【国際調査報告】
2005528032.tif 000012
2005528032.tif 000013
2005528032.tif 000014