(57)【要約】【課題】トレンチのエッチングおよび反対にドープされたポリシリコンの領域からの拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧電力ＭＯＳＦＥＴを提供する。【解決手段】電力半導体装置を形成する方法が提供される。この方法は、第１のまたは第２の導電型の基板５０２が設けられ、続いて、基板上に電圧維持領域が形成されることで始められる。電圧維持領域は、基板上に第１の導電型のエピタキシャル層５０１が堆積され、少なくとも１つのトレンチ５２０がエピタキシャル層に形成されることで形成される。第２の導電型の第２のドーパントを有するポリシリコンの第１の層５１０がトレンチに堆積される。第２のドーパントは、トレンチに隣接し、エピタキシャル層においてドープエピタキシャル領域を形成するよう拡散される。第１の導電型の第１のドーパントを有するポリシリコンの第２の層５１６がその後トレンチに堆積される。ポリシリコンの第１のおよび第２の層において電気的補償を実現するようポリシリコンの第２のおよび第１の層にそれぞれ位置する第１のおよび第２のドーパントが相互に拡散される。最後に、間に接合を画成するよう第２の導電型の少なくとも１つの領域が電圧維持領域上に形成される。
2005514787.tif 000002
【特許請求の範囲】
【請求項１】
電力半導体装置を形成する方法であって、
Ａ．第１又は第２の導電型の基板を用意する工程と；
Ｂ．
１．前記基板上に前記第１の導電型を有するエピタキシャル層を堆積し、
２．前記エピタキシャル層に少なくとも１つのトレンチを形成し、
３．前記第２の導電型の第２のドーパントを有する材料の第１の層を前記トレンチに堆積し、
４．前記第２のドーパントを拡散して前記トレンチに隣接し、前記エピタキシャル層においてドープエピタキシャル領域を形成し、
５．前記第１の導電型の第１のドーパントを有する材料の第２の層を前記トレンチに堆積し、
６．前記材料の第２および第１の層にそれぞれ位置する前記第１および第２のドーパントを相互拡散して前記材料の第１および第２の層において電気的補償を行う、
工程によって前記基板上に電圧維持領域を形成する工程と；
Ｃ．接合を間に画成するよう前記電圧維持領域上に第２の導電型の少なくとも１つの領域を形成する工程と；
を備える方法。
【請求項２】
前記電気的補償は、前記材料の第１および第２の層において電荷の中立性を実質的に実現するに十分である、請求項１記載の方法。
【請求項３】
前記第２の層は前記トレンチを実質的に充填する、請求項１記載の方法。
【請求項４】
前記工程Ｃは、
ゲート誘電体領域の上にゲートコンダクタを形成する工程と、
ドリフト領域を間に画成するよう前記エピタキシャル層に、第２の導電型を有する第１および第２のボディ領域を形成する工程と、
前記第１および前記第２のボディ領域それぞれに前記第１の導電型の第１および第２のソース領域を形成する工程とを更に備える請求項１記載の方法。
【請求項５】
前記第２のドーパントはホウ素である、請求項１記載の方法。
【請求項６】
前記第１のドーパントはリンを含む、請求項１記載の方法。
【請求項７】
前記第１のドーパントはヒ素を含む、請求項１記載の方法。
【請求項８】
前記第１のドーパントはリンおよびヒ素を含む、請求項１記載の方法。
【請求項９】
前記ボディ領域は深いボディ領域を含む、請求項４記載の方法。
【請求項１０】
前記トレンチは、少なくとも１つのトレンチを画成するマスキング層を設け、前記マスキング層によって画成された前記トレンチをエッチングすることで形成される、請求項１記載の方法。
【請求項１１】
前記ボディ領域は前記基板にドーパントを注入し拡散することで形成される、請求項４記載の方法。
【請求項１２】
前記電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳおよびトレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード、および、バイポーラトランジスタからなる群から選択される、請求項１記載の方法。
【請求項１３】
前記材料の第１および第２の層は、ポリシリコンの層である、請求項１記載の方法。
【請求項１４】
前記材料の第１および第２の層は、ポリシリコンの層である、請求項２記載の方法。
【請求項１５】
前記材料の第１および第２の層は、ポリシリコンの層である、請求項３記載の方法。
【請求項１６】
前記材料の第１のおよび第２の層は、ポリシリコンの層である、請求項４記載の方法。
【請求項１７】
前記ドープエピタキシャル領域の電荷を調節するよう前記第１のドーパントの一部分を前記ドープエピタキシャル領域中に拡散する工程を更に備える、請求項１記載の方法。
【請求項１８】
請求項１記載の方法により形成される電力半導体装置。
【請求項１９】
請求項１６記載の方法により形成される電力半導体装置。
【請求項２０】
請求項１２記載の方法により形成される電力半導体装置。
【請求項２１】
第１又は第２の導電型の基板と、
前記基板上に配置される電圧維持領域とを備え、
前記電圧維持領域は、
第１の導電型を有するエピタキシャル層と、
前記エピタキシャル層に位置する少なくとも１つのトレンチと、
前記トレンチに位置する材料の第１の層と、
ポリシリコンの前記第１の層の上に位置する材料の第２の層と、
前記トレンチに隣接し前記エピタキシャル層に位置する少なくとも１つのドープカラムであって、前記少なくとも１つのドープカラムが前記第２の導電型のドーパントを有し、前記少なくとも１つのドープカラムが前記材料の第１の層から前記エピタキシャル層への前記第２のドーパントの拡散によって形成される、ドープカラムと、
接合を間に画成するよう前記電圧維持領域上に形成される前記第２の導電型の少なくとも１つの領域をと含む、電力半導体装置。
【請求項２２】
前記材料の第１のおよび第２の層は材料の高抵抗層である、請求項２１記載の装置。
【請求項２３】
前記材料の第１のおよび第２の層は実質的に電気的に中立である、請求項２１記載の装置。
【請求項２４】
前記少なくとも１つの領域は、更に、
ゲート誘電体および前記ゲート誘電体の上に形成されたゲートコンダクタと、
ドリフト領域を間に画成するよう前記エピタキシャル層に位置し、第２の導電型を有する第１のおよび第２のボディ領域と、
前記第１および第２のボディ領域にそれぞれ位置する前記第１の導電型の第１および第２のソース領域を含む、請求項２１記載の装置。
【請求項２５】
前記ボディ領域は深いボディ領域を含む、請求項２４記載の装置。
【請求項２６】
前記第２の層は前記トレンチを実質的に充填する、請求項２１記載の装置。
【請求項２７】
前記ドーパントはホウ素である、請求項２１記載の装置。
【請求項２８】
前記第２の層から前記第１の層に拡散される第１のドーパントを更に有する、請求項２１記載の装置。
【請求項２９】
前記材料の第１および第２の層において電気的中立性を実現するよう前記第２の層から前記第１の層に拡散される別のドーパントを更に備える、請求項２３記載の装置。
【請求項３０】
前記別のドーパントはヒ素を含む、請求項２９記載の装置。
【請求項３１】
前記別のドーパントはリンを含む、請求項２９記載の装置。
【請求項３２】
前記別のドーパントはリンおよびヒ素を含む、請求項２９記載の装置。
【請求項３３】
前記電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳおよびトレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード、および、バイポーラトランジスタからなる群から選択される、請求項２１記載の装置。
【請求項３４】
前記材料の第１および第２の層は、ポリシリコンの層である、請求項２１記載の装置。
【請求項３５】
前記材料の第１および第２の層は、ポリシリコンの層である、請求項２２記載の装置。
【請求項３６】
前記材料の第１および第２の層は、ポリシリコンの層である、請求項２３記載の装置。
【請求項３７】
前記材料の第１および第２の層は、ポリシリコンの層である、請求項２４記載の装置。
【請求項３８】
前記材料の第１および第２の層は、ポリシリコンの層である、請求項２９記載の装置。
【請求項３９】
電力半導体装置を形成する方法であって、
Ａ．第１又は第２の導電型の基板を用意する工程と；
Ｂ．
１．前記基板上に第１の導電型を有するエピタキシャル層を堆積し、
２．前記エピタキシャル層に少なくとも１つのトレンチを形成し、
３．前記第２の導電型の第２のドーパントを有する材料の第１の層を前記トレンチに形成し、
４．前記第２のドーパントを拡散して前記トレンチに隣接し、前記エピタキシャル層中にドープエピタキシャル領域を形成し、
５．前記第１の導電型の第１のドーパントを有する材料の第２の層を前記トレンチに形成し、
６．前記材料の第１のおよび第２の層において電気的補償を実現するよう前記材料の第２のおよび第１の層にそれぞれ位置する前記第１および第２のドーパントを相互拡散する、
工程によって前記基板上に電圧維持領域を形成する工程と；
Ｃ．接合を間に画成するよう前記電圧維持領域上に第２の導電型の少なくとも１つの領域を形成する工程と；
を備える方法。
【請求項４０】
前記電気的補償は、前記材料の第１のおよび第２の層において電荷の中立性を実質的に実現するに十分である、請求項３９記載の方法。
【請求項４１】
前記第２の層は前記トレンチを実質的に充填する、請求項３９記載の方法。
【請求項４２】
前記工程Ｃは、
ゲート誘電体領域の上にゲートコンダクタを形成する工程と、
ドリフト領域を間に画成するよう前記エピタキシャル層に第２の導電型を有する第１のおよび第２のボディ領域を形成する工程と、
前記第１および前記第２のボディ領域それぞれに前記第１の導電型の第１および第２のソース領域を形成する工程とを更に含む請求項３９記載の方法。
【請求項４３】
前記第２のドーパントはホウ素である、請求項３９記載の方法。
【請求項４４】
前記第１のドーパントはリンを含む、請求項３９記載の方法。
【請求項４５】
前記第１のドーパントはヒ素を含む、請求項３９記載の方法。
【請求項４６】
前記第１のドーパントはリンおよびヒ素を含む、請求項３９記載の方法。
【請求項４７】
前記ボディ領域は深いボディ領域を含む、請求項４２記載の方法。
【請求項４８】
前記トレンチは、少なくとも１つのトレンチを画成するマスキング層を設け、前記マスキング層によって画成される前記トレンチをエッチングすることで形成される、請求項３９記載の方法。
【請求項４９】
前記ボディ領域は前記基板にドーパントを注入し拡散することで形成される、請求項４２記載の方法。
【請求項５０】
前記電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳおよびトレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード、および、バイポーラトランジスタからなる群から選択される、請求項３９記載の方法。
【請求項５１】
前記材料の第１の層を設ける工程は、材料の第１の層を堆積し、気相ドーピングを用いて前記第２のドーパントで前記材料の第１の層をドーピングする工程を含む、請求項３９記載の方法。
【請求項５２】
前記材料の第２の層を設ける工程は、材料の第２の層を堆積し、気相ドーピングを用いて前記第１のドーパントで前記材料の第２の層をドーピングする工程を含む、請求項５１記載の方法。
【請求項５３】
前記トレンチを誘電体材料で充填する工程を更に備える、請求項５２記載の方法。
【請求項５４】
前記トレンチをノンドープのポリシリコンで充填する工程を更に備える請求項５２記載の方法。
【請求項５５】
前記材料の第１および第２の層は、ポリシリコンの層である、請求項５１記載の方法。
【請求項５６】
前記材料の第１および第２の層は、ポリシリコンの層である、請求項５２記載の方法。
【請求項５７】
前記材料の第１および第２の層は、ポリシリコンの層である、請求項５３記載の方法。
【請求項５８】
前記ドープエピタキシャル領域の電荷を調節するよう前記第１のドーパントの一部分を前記ドープエピタキシャル領域に拡散する工程を更に備える請求項３９記載の方法。
【請求項５９】
電力半導体装置を形成する方法であって、
Ａ．第１又は第２の導電型の基板を用意する工程と；
Ｂ．
１．前記基板上に第１の導電型を有するエピタキシャル層を堆積し、
２．前記エピタキシャル層に少なくとも１つのトレンチを形成し、
３．前記第２の導電型の第２のドーパントを有する材料の第１の層を前記トレンチに設け、
４．前記第２のドーパントを拡散して前記トレンチに隣接し、前記エピタキシャル層中にドープエピタキシャル領域を形成し、
５．前記材料の第１の層に前記第１の導電型の第１のドーパントを拡散して、前記材料の第１の層において電気的補償を行う、
工程によって前記基板上に電圧維持領域を形成する工程と；
Ｃ．前記電圧維持領域上に第２の導電型の少なくとも１つの領域を形成して接合を間に画成する工程と；
を備える方法。
【発明の詳細な説明】
【関連出願】
【０００１】
本願は、２００１年１０月４日に米国特許庁に出願された「フローティングアイランド電圧維持層を有する電力半導体装置の製造方法（Method for Fabricating a Power Semiconductor Device Having a Floating Island Voltage Sustaining Layer）」なる名称の同時継続米国特許出願第０９／９７０，９７２号に関する。
【０００２】
本願は、２００１年１２月３１日に米国特許庁に出願された「急速な拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧電力ＭＯＳＦＥＴの製造方法（Method for Fabricating A High Voltage Power MOSFET Having A Voltage Sustaining Region That Includes Doped Columns Formed by Rapid Diffusion）」なる名称の同時継続米国特許出願第１０／０３９，０６８号に関する。
【０００３】
本願は、２００１年１２月３１日に米国特許庁に出願された「トレンチエッチングおよびイオン注入によって形成されるドープカラムを含む電圧維持領域を有する高電圧ＭＯＳＦＥＴ（High Voltage MOSFET Having A Voltage Sustaining Region That Includes Doped Columns Formed By Trench Etching And Ion Implantation）」なる名称の同時係属米国特許出願第１０／０３８，８４５号に関する。
【０００４】
本願は、２００１年１２月３１日に米国特許庁に出願された「トレンチエッチングおよび向かい合ったドープポリシリコン領域からの拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧ＭＯＳＦＥＴ（High Voltage MOSFET Having A Voltage Sustaining Region That Includes Doped Columns Formed By Trench Etching And Diffusion From Regions of Oppositely Doped Polysilicon）」なる名称の同時係属米国特許出願第１０／０３９，２４１号に関する。
【技術分野】
【０００５】
本発明は一般的に半導体装置に関し、特に、電力ＭOＳＦＥＴ装置に関する。
【背景技術】
【０００６】
電力ＭＯＳＦＥＴ装置は、自動車の電気システム、電源、および、電力管理適用のような用途に用いられる。このような装置は、オフ状態では高電圧を維持し、オン状態では低電圧降下および高電流を有するべきである。
【０００７】
図１は、Ｎ−チャネル電力ＭＯＳＦＥＴの典型的な構造を例示する。Ｎ＋シリコン基板２上に形成されるＮ−エピタキシャルシリコン層１は、デバイスの２つのＭＯＳＦＥＴセルに対してｐ−ボディ領域５ａおよび６ａ、ならびに、Ｎ＋ソース領域７および８を含む。ｐ−ボディ領域５および６は、深いｐ−ボディ領域５ｂおよび６ｂを含んでもよい。ソース−ボディ電極１２は、エピタキシャル層１のある表面部分上に延在し、ソースとボディ領域に接触する。両方のセルに対するＮ型ドレインが、図１の上部半導体表面にまで延在するＮ−エピタキシャル層１の部分によって形成される。ドレイン電極がＮ＋基板２の底部に設けられる。典型的にはポリシリコンよりなる絶縁ゲート電極１８は、ボディ、および、デバイスのドレインの一部分上に主に配置され、多くの場合二酸化珪素である誘電体の薄層によってボディおよびドレインから分離されている。ソースおよびボディ電極に対してゲートに適当な正の電圧が印加されると、ボディ領域の表面においてソースとドレインとの間にチャネルが形成される。
【０００８】
図１に示す従来のＭＯＳＦＥＴのオン抵抗は、エピタキシャル層１におけるドリフト域抵抗によって主に決定される。ドリフト域抵抗は、反対に、エピタキシャル層１のドーピングおよび層の厚さによって決定される。しかしながら、デバイスのブレークダウン電圧を増大させるためには、エピタキシャル層１のドーピング濃度が減少され、層の厚さが増加されなくてはならない。図２に示す曲線２０は、従来のＭＯＳＦＥＴにおけるブレークダウン電圧の関数として単位面積当たりのオン抵抗を示す。残念ながら、曲線２０が示すように、ブレークダウン電圧が上昇するとデバイスのオン抵抗は急速に増加する。この抵抗の急速な増加は、ＭＯＳＦＥＴがより高電圧、特に、数百ボルト以上の電圧で動作されるときに問題を生ずる。
【０００９】
図３は、オン抵抗が減少された、高電圧で動作されるよう設計されたＭＯＳＦＥＴを示す図である。このＭＯＳＦＥＴは、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＤＥＭ，１９９８，ｐ．６８３の文書Ｎｏ．２６．２に記載されている。同ＭＯＳＦＥＴは、ボディ領域５および６の下からデバイスのドリフト領域まで延在するｐ−型ドープ領域４０および４２を含む以外では図１に示す従来のＭＯＳＦＥＴと同様である。ｐ−型ドープ領域４０および４２は、ｐ−ドープ領域４０および４２に隣接するエピタキシャル層１の部分によって画定されるｎ−型ドープカラムによって分離されるカラムをドリフト領域中に画定する。反対ドーピング型の交互のカラムにより、従来のＭＯＳＦＥＴのように垂直方向だけでなく水平方向にも逆電圧が生ずる。その結果、同デバイスは、エピタキシャル層１の層の厚さを減少させ、ドリフト域においてドーピング濃度を増加させて、従来のデバイスと同じ逆電圧を実現することができる。図２の曲線２５は、図３に示すＭＯＳＦＥＴのブレークダウン電圧の関数として単位面積当たりのオン抵抗を示す。より高い動作電圧では、このデバイスのオン抵抗は、図１に示すデバイスに対して実質的に減少され、ブレークダウン電圧と本質的に線形に増加する。
【００１０】
図３に示すデバイスの改善された動作特性は、トランジスタのドリフト領域における電荷補償に基づく。つまり、ドリフト領域におけるドーピングは、例えば、１桁以上実質的に増加され、反対のドーピング型のカラムを追加することによって追加的な電荷が相殺される。それにより、トランジスタのブロッキング電圧は変更されないままとなる。電荷補償用カラムは、デバイスがオンの状態では電流の伝導に寄与しない。トランジスタのこれらの望ましい特性は、反対のドーピング型の隣接するカラム間で実現される電荷補償の度合いに大きく依存する。残念ながら、カラムのドーパント勾配における不均一性は、その製造中の処理パラメータの制御における限界の結果として回避することが困難である。例えば、カラムと基板との間のインターフェース、および、カラムとｐ−ボディ領域との間のインターフェースでの拡散は、これらインターフェースの近傍にあるカラムの部分のドーパント濃度を変化させる。
【００１１】
図３に示す構造は、適当なドーパントの導入によってそれぞれ後続される多数のエピタキシャル堆積工程を含む処理シーケンスで製造される。残念ながら、エピタキシャル堆積工程は、実施するには高価であり、したがって、この構造は製造するには高価である。これらのデバイスを形成する別の技法は同時出願米国特許出願第０９／９７０，９７２号に開示され、同出願ではトレンチは異なる深さに連続的にエッチングされる。各エッチング工程の後、トレンチの底部にドーパント材料が注入され、拡散され、集合的に図３に示すｐ−型ドープ領域４０および４２のように機能する一連のドープ領域（いわゆる「フローティングアイランド」）が形成される。しかしながら、フローティングアイランド技法を用いるデバイスのオン抵抗は、連続的なカラムを用いる同一のデバイスほど低くない。
【００１２】
したがって、より安価に生産されるよう最小限の数のエピタキシャル堆積工程を必要とし、デバイスのドリフト領域において反対のドーピング型の隣接するカラムで高度の電荷補償が実現され得るよう処理パラメータの十分な制御を可能にする、図３に示すＭＯＳＦＥＴ構造を製造する方法を提供することが望ましい。
【発明の開示】
【００１３】
［発明の概要］
本発明によれば、電力半導体装置を形成する方法が提供される。本方法では、最初に第１または第２の導電型の基板が設けられ、続いて、基板上に電圧維持領域が形成される。電圧維持領域は、基板上に第１の導電型のエピタキシャル層が堆積され、少なくとも１つのトレンチがエピタキシャル層に形成されることで形成される。第２の導電型の第２のドーパントを有するポリシリコンの第１の層がトレンチに堆積される。第２のドーパントが拡散されてトレンチに隣接し、エピタキシャル層においてドープエピタキシャル領域を形成する。第１の導電型の第１のドーパントを有するポリシリコンの第２の層がその後トレンチに堆積される。ポリシリコンの第１および第２の層において電気的補償を実現するようポリシリコンの第２および第１の層にそれぞれ位置する第１および第２のドーパントが相互に拡散される。最後に、間に接合を画定するよう第２の導電型の少なくとも１つの領域が電圧維持領域上に形成される。
【００１４】
本発明による方法で形成される電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳ、および、トレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、および、ダイオードからなる群から選択され得る。
【００１５】
本発明の別の態様によると、電力半導体装置が提供される。このデバイスは、第１の導電型の基板と、基板上に形成される電圧維持領域とを有する。電圧維持領域は、第１の導電型のエピタキシャル層、および、エピタキシャル層に位置する少なくとも１つのトレンチを含む。第２の導電型のドーパントを有する少なくとも１つのドープカラムは、トレンチの側壁に隣接するエピタキシャル層に位置される。ポリシリコンの第１の層はトレンチに位置し、ポリシリコンの第２の層はポリシリコンの第１の層上に位置する。カラムは、ポリシリコンの第１の層からエピタキシャル層に第２のドーパントを拡散することで形成される。接合を間に定めるよう第２の導電型の少なくとも１つの領域が電圧維持領域上に配置される。
【発明を実施するための最良の形態】
【００１６】
本発明によれば、半導体電力装置の電圧維持層にｐ−型カラムを形成する方法は、一般的に次のように説明される。最初に、デバイスの電圧維持領域を形成するｎ−型ドープエピタキシャル層に１つ以上のトレンチがエッチングされる。各トレンチは、ドープカラムが位置すべき場所に調整される。ｐ−型ドープポリシリコンの第１の層がトレンチに堆積される。ポリシリコン中のｐ−型ドーパントは、トレンチを囲うｎ−型ドープエピタキシャル層中に拡散される。次に、ｎ−型ドープポリシリコンの第２の層が堆積されトレンチが充填される。反対のドープポリシリコン層からのドーパントは相互に拡散し、互いに対して電気的補償を与える。しかしながら、ｎ−型ドーパントの拡散速度がエピタキシャル層を形成する単結晶シリコンにおけるよりもポリシリコンにおける方が早いため、エピタキシャル層に形成されるｐ−型ドープ領域は、著しい電荷補償を受けない。結果として得られるポリシリコンのほぼ電気的に中立なカラムは高い抵抗性を示し、どの有効な方法でもデバイスの性能に寄与せず、ｐ−型ドープ単結晶シリコン領域は図３に示すように側面が円滑な連続的なドープカラムを形成する。本発明の幾つかの実施例では、使用されるｐ−型ドーパントはホウ素であり使用されるｎ−型ドーパントはリン、ヒ素、または、それらの組み合わせである。
【００１７】
図３に示されるのと同様な電力半導体装置は、図４（ａ）から図４（ｄ）に示す以下の例示的な工程に従って形成され得る。
【００１８】
最初に、従来のＮ＋ドープシリコン基板５０２上にＮ−型ドープエピタキシャル層５０１が成長される。エピタキシャル層５０１は、５〜４０ｏｈｍ-ｃｍ（Ωｃｍ）の抵抗率を有する４００〜８００Ｖデバイスに対して典型的には１５〜５０ミクロン（μｍ）の厚さを有する。次に、エピタキシャル層５０１の表面が誘電体層で被覆されることで誘電体マスキング層が形成され、続いて、トレンチ５２０の位置を画定するマスク部分を残すように従来通り露光されパターン化される。トレンチ５２０は、例えば、１０〜４５ミクロン（μｍ）の範囲にある最初の深さまで反応性イオンエッチングによってマスク開口部を通じてドライエッチングされる。
【００１９】
各トレンチの側壁は、必要であれば円滑化される。最初に、反応性イオンエッチング処理によって生ずる損傷を排除するようトレンチの側壁から酸化膜（典型的には約５００〜１０００Ａ）の薄層を除去するためにドライ化学エッチングが使用され得る。次に、トレンチ５２０上に犠牲二酸化珪素層が成長される。犠牲層は、バッファ酸化膜エッチングまたはＨＦエッチングのいずれか一方によって除去され、結果として生ずるトレンチの側壁は可能な限り円滑になる。
【００２０】
図４（ｂ）では、ｐ−型ドープポリシリコン層５１０がトレンチ５２０に堆積される。拡散工程が実施され、ｐ−型ドーパントがトレンチ５２０から周囲のエピタキシャル層５０１に拡散され、単結晶シリコンのｐ−型ドープカラム５１２が形成される。一般的に、トレンチの深さ、ドーパント量、および、拡散処理の大きさおよび持続時間は、所望の程度の電荷補償を実現するよう選択されるべきである。
【００２１】
図４（ｃ）を参照すると、ｎ−型ドープポリシリコンの層５１６が堆積されトレンチが充填される。ポリシリコン層５１６中のｎ―型ドーパントをポリシリコン層５１０中のｐ−型ドーパントと相互に拡散させるよう拡散工程が実施される。相互拡散処理は、ｐ−およびｎ−型ドーパントが互いに対して電気的に補償し合い、ポリシリコン層５１０および５１６が電気的に中立になるまで行われる。電荷補償は、参照により全体としてここに組み込まれるＳｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．２７，Ｎｏ．１１，ｐｐ．９９５−１００１，１９８４におけるＭ．Ｋ．Ｌｅｅ，Ｃ．Ｙ．Ｌｕ，Ｋ．Ｚ．ＣｈａｎｇおよびＣ．Ｓｈｉｈによる「半絶縁多結晶シリコンレジスタについて（On the Semi-Insulating Polycrystalline Silicon Resistor）」に記載されるように、ｎ−型およびｐ−型ドーパントの量が正しく選択された場合に実現される。
【００２２】
トレンチ５２０に位置するポリシリコン層に対して電気的補償を与えることにより、トレンチ５２０の中心内に高抵抗性領域が形成される。完成されたデバイスに対して逆電圧が印加されると、高抵抗性のポリシリコン領域における全ての過剰電荷がエピタキシャルシリコンのドープカラム５１２と同じ導電型であると仮定して、この抵抗性により少量の漏れ電流がデバイスの２つの高電圧端子間を流れる。しかしながら、高抵抗性のポリシリコン領域がドープカラム５１２と反対の導電型である場合、臨界電界を超えない限り高抵抗性のポリシリコン領域はドープカラム５１２において「電気的に」フロートとなる。
【００２３】
最後に、図４（ｄ）に示すように、ポリシリコンを表面から除去することで構造の表面が平坦化される。
【００２４】
図４（ｄ）に示す構造を結果として生ずる処理工程の前述のシーケンスにより、任意の数の異なる電力半導体装置が製造され得るｐ−型ドープカラムを有する電圧維持層を提供される。前述した通り、このような電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳ、および、トレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、および他のＭＯＳゲート装置を含む。例えば、図３は、本発明で使用されるのと同様なドープカラムを含む電圧維持層を有するＭＯＳＦＥＴの例を示すが、本発明では、ドープカラムは垂直な側壁を有する。図４はドープカラムを形成するために使用される単一のトレンチを示すが、本発明は任意の数のドープカラムを形成するための単一のまたは多数のトレンチを有する電圧維持領域を含むことに注意を要する。例えば、ドープカラムまたは複数のカラムは、ゲートの中心の下、または、デバイスのオン抵抗を減少させるに適当な他の位置に位置され得る。
【００２５】
一旦電圧維持領域およびドープカラムまたは複数のカラムが図４に示すように形成されると、図３に示したものと同様なＭＯＳＦＥＴが次のように完成され得る。ゲート酸化膜は、活性領域マスクが形成された後に成長される。次に、多結晶シリコンの層が堆積され、ドープされ、酸化される。ポリシリコン層は、マスキングされ、ゲート領域が形成される。ｐ＋ドープの深いボディ領域５ｂおよび６ｂは、従来のマスキング、注入、および、拡散工程を経て形成される。例えば、ｐ＋ドープの深いボディ領域は、約１×１０１４〜５×１０１５／ｃｍ２の量で２０〜２００ＫｅＶでボロン注入される。浅いボディ領域５ａおよび６ａも同様に形成される。この領域に対する注入量は、２０〜１００ＫｅＶのエネルギーで１×１０１３〜５×１０１４／ｃｍ２である。
【００２６】
次に、ソース領域７および８を画定するパターン化されたマスキング層を形成するためにフォトレジストマスキング処理が使用される。続いて、ソース領域７および８が注入および拡散処理によって形成される。例えば、ソース領域には、典型的には２×１０１５〜１．２×１０１６／ｃｍ２の範囲の濃度まで２０〜１００ＫｅＶでヒ素が注入され、その後表面に酸化物層が形成される。注入後、ヒ素は約０．５〜２．０ミクロンの深さまで拡散される。ボディ領域の深さは、典型的には約１〜３ミクロンの範囲にあり、ｐ＋ドープの深いボディ領域（存在した場合）はそれよりも若干深い。ＤＭＯＳトランジスタは、酸化物層をエッチングして表面上に接触開口部を形成することで従来のように完成される。ソース−ボディ電極およびゲート電極を画定するために金属化層も堆積され、マスキングされる。更に、パッド接触部を画定するためにパッドマスクが使用される。最後に、ドレイン接触層が基板の底表面に形成される。
【００２７】
電力ＭＯＳＦＥＴを形成する特定の処理シーケンスを記載したが、本発明の範囲内で他の処理シーケンスも使用し得ることに注意を要する。例えば、深いｐ＋ドープボディ領域は、ゲート領域が画定される前に形成されてもよい。更に、トレンチが形成される前に深いｐ＋ドープボディ領域が形成されることも可能である。幾つかのＤＭＯＳ構造では、ｐ＋ドープの深いボディ領域は、ｐ−ドープボディ領域より浅くてもよく、または、幾つかの場合では、ｐ＋ドープボディ領域がなくてもよい。
【００２８】
本発明の幾つかの実施例では、ポリシリコンのドープ層を堆積する必要はない。ドーパントは、気相ドーピングを用いて第１のポリシリコン層５１０に添加されてもよい。あるいは、エッチング工程で除去される前にソリッドソースとして使用される、二酸化珪素のドープ層がポリシリコンに堆積されてもよい。同様に、ドーパントは気相または二酸化珪素のドープ堆積された層から第２のポリシリコン層５１６に添加されてもよく、このとき第２の層はトレンチを充填しない。気相ドーピングが使用される場合、誘電体層または非ドープのポリシリコンの層が堆積または成長され、平坦化される前にトレンチが充填される。反対に、ドープポリシリコンがドーパント源として使用される場合、ドープポリシリコンはトレンチを充填するために使用され得る。更に、一層のドープポリシリコン（例えば、層５１０）だけを堆積し、気相ドーピングを用いるか、上述したようにソリッドドーパントソースからドーパントを導入することによってドープポリシリコンを電気的に補償するドーパントを導入することも可能である。上述した通り、トレンチはその後、誘電体またはノンドープのポリシリコンで充填される。
【００２９】
前述の説明は、層５１０中のｎ−型ドーパントがｐ−型ドープカラム５１２中に拡散しないことを示している。しかしながら、ドープカラム５１２中の幾らかのｐ−型ドーパントを補償するために層５１６中のｎ−型ドーパントを使用することは可能であり、したがって、最大（または最適）のブレークダウン電圧を得るためにドープカラム５１２中の電荷を調節する技法が提供される。更に、ノンドープのポリシリコンで最初にトレンチを充填させ、第１のドーパントをポリシリコンおよび（ドープカラム５１２を形成するために）エピタキシャル層５０１の周囲部分に拡散させ、第１のドーパントを補償するよう第２のドーパントをポリシリコンに拡散させることも可能である。このアプローチ法により、ウェハの表面からトレンチの底部を超える位置まで延在するドーパント濃度勾配を有するドープ領域が形成され、この勾配はトレンチの大きさ、ポリシリコンの粒径、トレンチの深さ、導入されたドーパントの量、および、他の変数の関数である。
【００３０】
本願では様々な実施例が特定的に例示され説明されているが、本発明の変更例および変形例も上述の教授に包含され、本発明の精神および意図する範囲から逸脱することなく添付の特許請求の範囲の範囲内にあることを理解するであろう。例えば、様々な半導体領域の導電性が本願記載の半導体領域の導電性と反対にされる、本発明による電力半導体装置が提供されてもよい。更に、本発明によるデバイスを形成するために要求される典型的な工程を例示するために縦型ＤＭＯＳトランジスタが用いられているが、他のＤＭＯＳ  ＦＥＴおよびダイオード、バイポーラトランジスタ、電力ＪＧＥＴ、ＩＧＢＴ、ＭＣＴ、および、他のＭＯＳゲート電力装置のような他の電力半導体装置が上述の教示に従って製造されてもよい。
【図面の簡単な説明】
【００３１】
【図１】従来の電力ＭＯＳＦＥＴ構造を示す断面図である。
【図２】従来の電力ＭＯＳＦＥＴに対するブレークダウン電圧の関数として単位面積当たりのオン抵抗を示す図である。
【図３】図１に示す構造と比べて同じ電圧でより低い単位面積当たりのオン抵抗で動作されるよう設計された、ｐ−型ドーパントのカラムがボディ領域の下に位置する電圧維持領域を有するＭＯＳＦＥＴ構造を示す図である。
【図４（ａ）】本発明により構成される電圧維持領域を形成するために使用される典型的な処理工程のシーケンスを示す図である。
【図４（ｂ）】本発明により構成される電圧維持領域を形成するために使用される典型的な処理工程のシーケンスを示す図である。
【図４（ｃ）】本発明により構成される電圧維持領域を形成するために使用される典型的な処理工程のシーケンスを示す図である。
【図４（ｄ）】本発明により構成される電圧維持領域を形成するために使用される典型的な処理工程のシーケンスを示す図である。
【符号の説明】
【００３２】
５０１…Ｎ−型ドープエピタキシャル層、５０２…Ｎ＋ドープシリコン基板、５１０…ｐ−型ドープシリコン層、５１２…ｐ−型ドープカラム、５１６…ｎ−型ドープポリシリコンの層、５２０…トレンチ、５ｂ、６ｂ…ｐ＋ドープの深いボディ領域、５ａ、５ｂ…浅いボディ領域、７、８…ソース領域
【図１】
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【図２】
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【図３】
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【図４（ａ）】
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【図４（ｂ）】
2005514787.tif 000007
【図４（ｃ）】
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【図４（ｄ）】
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【国際調査報告】
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