(57)【要約】【解決手段】  単純な位相検出器と、デジタル発振器の出力からの整数および小数の位相フィードバック情報とを用いて周波数変換を実現する完全デジタル周波数変換装置が提供されている。一実施形態では、目標位相積算部（５０３）が、位相検出部（５０２）への目標位相信号を生成する。目標位相積算部は、基準信号入力（ｒｃｌｋ）および目標位相入力値からの入力を受信する。デジタル位相検出部は、基準信号と、現行位相フィードバック入力信号と、目標位相入力信号とを受信する。位相検出部は、周波数設定信号を周波数値生成部（５０６）に出力する。検出器の出力は、現行位相と目標位相との間の差分に基づく。周波数値生成部は、デジタル発振部（５１０）への周波数値信号を出力するよう構成されている。デジタル発振部（５１０）は、周波数値信号に対応するデジタル出力信号を生成し、その信号は、位相検出部の現行位相フィードバック入力へ直接フィードバックされる。また、本発明を実施する方法、コンピュータシステム、およびソフトウェア製品も提供されている。
2005521322.tif 000002
【特許請求の範囲】
【請求項１】
デジタル周波数変換のための装置であって、
複数の入力信号に基づいて、第１の周波数設定信号を出力するよう構成されたデジタル位相検出部であって、前記複数の入力信号は、少なくとも、第１の周波数を有する第１の基準信号と、現行位相フィードバック信号と、目標位相信号とを含む、デジタル位相検出部と、
前記位相検出部に接続されたデジタル目標位相積算部であって、第２の基準信号入力と、目標位相入力値とを含む複数の入力信号に基づいて、前記目標位相信号を出力するよう構成されている、デジタル目標位相積算部と、
前記位相検出部に接続されたデジタル周波数値生成部であって、前記デジタル周波数値は、前記第１の周波数設定信号を受信して、周波数値信号を出力するよう構成されている、デジタル周波数値生成部と、
前記周波数値生成部に接続されたデジタル発振部であって、前記周波数値信号を受信するよう構成され、さらに、前記位相検出部の前記現行位相フィードバック入力に直接フィードバックされる第２の周波数のデジタル出力信号を有するよう構成されている、デジタル発振部と、
を備える、装置。
【請求項２】
請求項１に記載の装置であって、さらに、
前記発振部に接続された出力部であって、前記発振部の前記デジタル出力信号を受信するよう構成され、さらに、前記デジタル出力信号を修正して、修正された出力信号を出力するよう構成されている、出力部を備える、装置。
【請求項３】
請求項１に記載の装置であって、前記現行位相フィードバック信号は、前記デジタル出力信号の整数および小数の位相情報を含む、装置。
【請求項４】
請求項１に記載の装置であって、前記第１の周波数設定信号は、前記現行位相フィードバック入力信号と前記目標位相入力信号との差分に比例する、装置。
【請求項５】
請求項１に記載の装置であって、前記位相検出部は、さらに、前記現行位相フィードバック入力信号と前記目標位相入力信号との差分に比例する第２の周波数設定信号を有するよう構成されている、装置。
【請求項６】
請求項１に記載の装置であって、前記位相検出部は、さらに、前記第１の基準信号を制御信号として、前記第１の周波数設定信号を第１の入力として、それぞれ受信するよう構成されたマルチプレクサ部を備え、前記マルチプレクサ部は、さらに、前記制御信号の状況に基づいて、前記第１の入力を出力する出力を備えるよう構成されており、前記マルチプレクサ出力は、さらなる計算のために、前記周波数値生成部によって用いられる、装置。
【請求項７】
請求項１に記載の装置であって、前記第１の基準信号は、第３の周波数を有する入力信号を受信する周波数除算部によって生成される、装置。
【請求項８】
請求項１に記載の装置であって、前記目標位相積算部への前記複数の入力信号は、さらに、位相補正入力値を含む、装置。
【請求項９】
請求項１に記載の装置であって、前記目標位相積算部への前記第２の基準信号入力は、前記位相検出部への前記第１の基準信号入力と異なる位相を有する、装置。
【請求項１０】
請求項１に記載の装置であって、前記目標位相積算部は、さらに、前記第２の基準信号を制御信号として、前記目標位相入力値を第１の入力として、位相補正入力値から導き出された情報を第２の入力として、それぞれ受信するよう構成されたマルチプレクサ部を備え、前記マルチプレクサ部は、さらに、前記制御信号の状況に基づいて、前記第１および第２の入力の一方を選択するよう構成されており、前記選択された入力信号は、さらなる計算のために、前記目標位相積算部によって用いられる、装置。
【請求項１１】
完全デジタル周波数変換装置における周波数変換方法であって、 
（ａ）第１の比較期間を決定する工程であって、前記第１の比較期間は、第１の周波数を有する第１の基準信号に基づく、工程と、
（ｂ）目標位相値を算出する工程と、
（ｃ）現行位相値と前記目標位相値との差分に基づいて、第１の周波数設定パラメータを算出する工程であって、前記現行位相値は、整数および小数の位相情報を含む、工程と、
（ｄ）周波数値を算出する工程であって、前記周波数値は、デジタル発振器が、前記周波数値に対応する第２の周波数を有する出力信号を生成するために用いるのに適しており、前記周波数値を算出する工程は、前記第１の周波数設定パラメータを用いる、工程と、
（ｅ）前記周波数値で前記デジタル発振器を更新する工程と、
を備える、方法。
【請求項１２】
請求項１１に記載の方法であって、前記工程（ｂ）および（ｃ）の算出は、前記第１の比較期間中に実行される、方法。
【請求項１３】
請求項１１に記載の方法であって、前記目標位相値を算出する工程（ｂ）は、第２の比較期間中に実行され、前記第２の比較期間は、第２の基準信号に基づく、方法。
【請求項１４】
請求項１１に記載の方法であって、前記目標位相値を算出する工程（ｂ）は、位相補正値を用いる工程を含む、方法。
【請求項１５】
請求項１１に記載の方法であって、さらに、前記現行位相値と前記目標位相値との差分に比例する第２の周波数設定パラメータを算出する工程を備える、方法。
【請求項１６】
請求項１５に記載の方法であって、前記周波数値を算出する工程（ｄ）は、さらに、前記第２の周波数設定パラメータを用いる工程を含む、方法。
【請求項１７】
請求項１１に記載の方法であって、前記第１の周波数設定パラメータは、前記現行位相値と前記目標位相値との差分に比例する、方法。
【請求項１８】
請求項１１に記載の方法であって、前記第１の周波数設定パラメータの値は、前記第１の比較期間の外では０である、方法。
【請求項１９】
請求項１１に記載の方法であって、さらに、前記出力信号を調整して、調整された出力信号を生成する工程を備える、方法。
【請求項２０】
デジタル周波数変換のためのシステムであって、
第１の比較期間を決定するよう構成されたプロセッサであって、前記第１の比較期間は、第１の周波数を有する第１の基準信号に基づく、プロセッサと、
目標位相値を算出するよう構成されたプロセッサと、
現行位相値と前記目標位相値との差分に基づいて、第１の周波数設定パラメータを算出するよう構成されたプロセッサであって、前記現行位相値は、整数および小数の位相情報を含む、プロセッサと、
周波数値を算出するよう構成されたプロセッサであって、前記周波数値は、デジタル発振器が、前記周波数値に対応する第２の周波数を有する出力信号を生成するために用いるのに適しており、前記周波数値の算出には、前記第１の周波数設定パラメータが用いられる、プロセッサと、
前記周波数値で前記デジタル発振器を更新するよう構成されたプロセッサと、
を備える、システム。
【請求項２１】
デジタル周波数変換のためのコンピュータプログラム製品であって、
第１の比較期間を決定するコンピュータコードであって、前記第１の比較期間は、第１の周波数を有する第１の基準信号に基づく、コンピュータコードと、
目標位相値を算出するコンピュータコードと、
現行位相値と前記目標位相値との差分に基づいて、第１の周波数設定パラメータを算出するコンピュータコードであって、前記現行位相値は、整数および小数の位相情報を含む、コンピュータコードと、
周波数値を算出するコンピュータコードであって、前記周波数値は、デジタル発振器が、前記周波数値に対応する第２の周波数を有する出力信号を生成するために用いるのに適しており、前記周波数値の算出には、前記第１の周波数設定パラメータが用いられる、コンピュータコードと、
前記周波数値で前記デジタル発振器を更新するコンピュータコードと、
前記コンピュータコードを格納するコンピュータ読み取り可能な媒体と、を備える、コンピュータプログラム製品。
【請求項２２】
請求項２１に記載のコンピュータプログラム製品であって、前記コンピュータ読み取り可能な媒体は、搬送波に組み込まれたデータ信号、ＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、テープドライブ、および、半導体メモリの中から選択された１つである、コンピュータプログラム製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、周波数変換器に関する。特に、本発明は、基準周波数を正確に調整するデジタル周波数変換器に関する。
【背景技術】
【０００２】
多くの種類の電気システムでは、特定の基準信号から合成された様々な周波数および位相の関係を有するクロック信号を生成することが望ましい。基準信号の派生信号を合成する一般的な方法は、アナログ位相ロックループ（ＰＬＬ）周波数変換器に基づくものである。したがって、図１は、ＳＣＬＫを整数値Ｓで除算して基準周波数ｆREFを生成するソース除算器１０４へ、デジタルソース周波数ＳＣＬＫを入力する従来のアナログＰＬＬ１００を示している。位相検出器１０６、チャージポンプ１０８、低域通過ループフィルタ１１０、電圧制御発振器（ＶＣＯ）１１２、および、フィードバック除算器１１４によって、ネガティブフィードバックＰＬＬ制御ループ１０５が形成されている。位相検出器１０６は、ｆREFおよびフィードバック周波数ｆBACKに対して位相差演算を実行する。すなわち、位相検出器１０６は、ｆREFとｆBACKが等しい場合に０となり、それらの差に反比例する位相誤差信号ＵERRを生成する。ＰＬＬ制御ループのフィードフォワードパス１０７は、出力周波数が、チャージポンプ１０８および低域通過フィルタ１１０によって生成された電圧を通じてＵERRによって制御されるＶＣＯ１１２から、出力すなわちデスティネーション周波数ＤＣＬＫを生成する。具体的には、チャージポンプ１０８は、ＵERRを、低域通過ループフィルタ１１０によって平滑化される電圧信号に変換することにより、ＶＣＯ１１２に制御電圧を供給する。ＰＬＬ制御ループのフィードバックパス１１３は、ＤＣＬＫを整数値Ｆで除算することによりｆBACK信号を生成するフィードバック除算器１１４に、周波数出力ＤＣＬＫを供給する。ＤＣＬＫの出力周波数は、比Ｆ／Ｓによって決定されるソース周波数ＳＣＬＫの倍数または分数となる。
【０００３】
ＰＬＬの位相ジッタ、ループ安定性、および応答時間は、主に、アナログチャージポンプ１０８および低域通過ループフィルタ１１０によって決まる。これらアナログＰＬＬの構成要素における容量成分は、特に、ソース周波数ＳＣＬＫが急激に変化する場合に、理解および予測が困難なループの挙動を引き起こす重大なループの時定数および位相ジッタをもたらす。この不確実性が生じる理由は、例えば、コンデンサの電気特性が温度によって変動するからである。さらに、アナログＰＬＬを用いた周波数変換器の実際の実装では、比較期間が長いと、フィルタ１１０において大きなコンデンサが必要となり、これは、多くの用途において不可能であるため、短い比較期間（すなわち、小さい値のＦおよびＳ）に制限されることが多い。少なくとも、これらの理由から、アナログＰＬＬは、特に、ソース周波数ＳＣＬＫが一定値でない場合に、正確な周波数変換のために実用するのは非常に困難である。多くの種類のシステムでは、例えば、固定周波数アナログ発振器の代わりに、ＤＣＬＫのデジタル制御生成器が必要になる。生成器が備える従来の重要な構成要素の１つは、離散時間発振器（ＤＴＯ）と呼ばれており、例えば、図２にＤＴＯ２００として示されている。ＤＴＯ２００は、ｎビット加算器２０２を備えている。ｎビット加算器２０２は、レジスタ２０４の前回の出力値にｎビットの増分値ＳＦ（倍率）を加算することで、基準クロック信号ＲＣＬＫの次の立ち上がりエッジに関して、新しく増加された値で、レジスタ２０４の出力値を更新し、これにより、いくつかのＲＣＬＫサイクルにわたって、信号２０６で示すｎビットの階段状の出力が生成される。階段状出力信号２０６の各段の継続時間は、ＲＣＬＫの周期ＴRCLKに等しい。ＤＴＯ出力信号２０６の各周期の後に、キャリビット２０８が生成される。キャリビット２０８は、ＤＴＯ出力周期の整数部を表し、階段状のＤＴＯ出力信号２０６は、各周期の小数部に関する情報を含む。ＤＴＯの発振周期は、以下の式（１）に従って、ＤＴＯ加算器のＭＯＤＵＬＯ、ＳＦの値、ＲＣＬＫの周波数ＦRCLKによって決まる。
【０００４】
【数１】
2005521322.tif 000003
【０００５】
ここで、ＳＦは、ＤＴＯの出力周波数を線形的に決定するｎビットの倍数である。通例、ＲＣＬＫ周波数およびＭＯＤＵＬＯは一定の値であり、所望のＤＴＯ出力周波数が、ＳＦの値によって動的に制御される。ＭＯＤＵＬＯの値は、通例、２nに等しい（ｎは、ＤＴＯ加算器のビット数）。階段状のＤＴＯ出力信号は、いくつかの出力モジュールによってＤＣＬＫ信号に変換する必要がある。したがって、出力モジュールの第１の機能は、矩形波形のＤＣＬＫを生成することである。第２の機能は、ＴRCLKに等しくなるよう、ＤＴＯ出力周期のジッタを低減することである。周知の出力モジュールの例が、図３のブロック図によって示されている。その図では、ｎビット値ＳＦが、ｎビットのＤＴＯ信号の周波数ＦDTOを設定し、ＦDTOは、信号調整のために、出力モジュール３０５の整形モジュール３０７に供給される。整形モジュール３０７は、それぞれ対応するＬＵＴアドレス位置から適切な値をデジタル／アナログ変換器（ＤＡＣ）３１０に入力するルックアップテーブル（ＬＵＴ）３０８のメモリアドレスとして、ＤＴＯ３０４の出力を用いることにより、ＦDTOと同じ周期を有する任意の波形を生成し、それにより、低域通過フィルタ３１２によって平滑化される所望の波形を生成する。ＬＵＴおよびフィルタは、通例、最大の高調波周波数を遮断して、基本的に主クロック周波数を通すことにより、ＤＴＯにおける高調波周波数ひずみを低減し、それによって、位相ジッタを低減する（排除はしない）ために備えられる。シュミットトリガ３１４は、ＦDTOのアナログ表現を、周波数変換のためにＰＬＬ３１６に供給される２値の周波数ＤＴＯ＿ＣＬＫに変換する。あるいは、ＤＴＯ＿ＣＬＫは、一部の用途では、ＰＬＬ３１６を設けずに、ＤＣＬＫ出力として用いられてもよい。離散的信号の周波数変換に有用な別の構成要素は、ダイレクトデジタルシンセサイザ（ＤＤＳ）であり、図４ａに例示されている。ＤＤＳは、通例、周波数下降機能を実行する。加算器４０２は、ＳＦレジスタ４０４に格納されたｎビット値ＳＦを位相積算器４０６の出力からのｎビット値に加算する。その和は、ＳＣＬＫの立ち上がりエッジごとに同期をとって更新される。位相積算器４０６は、ｎビットのＤＤＳ周波数ＦDDSを出力部に供給すると共に、ＦDDSを加算器４０２にフィードバックし、それによって、いくつかのＳＣＬＫサイクルにわたって、以下の式（２）によって与えられる周波数を有する階段状周期信号４０８を生成する。
【０００６】
【数２】
2005521322.tif 000004
【０００７】
ここで、ＦSCLKは、ＳＣＬＫの周波数の値である。出力モジュール４１０は、ＤＤＳの周波数信号ＦDDSをデスティネーションクロックＤＣＬＫに変換する。出力モジュール４１０は、例えば、階段状の波形を、周波数ＦDDSを有する２値のクロック信号に変換できる。階段状周期信号４０８の周期におけるジッタは、ＳＣＬＫ周期に等しいことに注意されたい。ＳＣＬＫ周期が、広範囲にわたって変動する（すなわち、高いジッタを有する）場合には、ジッタを効果的に低減するよう出力モジュールを設計することが、困難（もしくは、不可能）になることがある。
【０００８】
別の種類の適切なＤＤＳ周波数変換器４５０が、図４ｂに例示されている。ソース除算器４５２は、ＳＣＬＫを整数値ＳＤＩＶで除算し、基準信号ＲＥＦを生成する。デスティネーション除算器４６４は、ＤＣＬＫを整数値ＤＤＩＶで除算し、フィードバック信号を生成する。位相検出器４５４は、ＲＥＦおよびフィードバック信号の位置を各比較期間と比較する。ここで、比較期間とは、結果として生じる２つのＲＥＦ信号の間の時間である。位相検出器のＦｒｅｑ＿ｓｅｔ出力値は、一般に、比較期間とフィードバック期間との差に比例する。周波数値生成器４５６は、位相検出器４５４からのＦｒｅｑ＿ｓｅｔ値を積算し、ＤＴＯ４５７への入力として供給される出力値Ｆｒｅｑ＿ｖａｌを生成する。ＤＴＯ４５７は、加算器４５８およびレジスタ４６０からなる。次に、ＤＴＯ出力が、出力モジュール４６２によって調整されることで、ＤＣＬＫ周波数が生成される。
【０００９】
周波数変換器がしばしば用いられる重要な分野としては、コンピュータのＣＲＴおよびＬＣＤモニタが挙げられる。かかる装置では、出力クロック周期ＴDCLKおよび入力クロック周期ＴSCLKは、以下の式（３）に従う。
【００１０】
【数３】
2005521322.tif 000005
【００１１】
ここで、
ＳｈTOTALは、ソースラインにおけるＳＣＬＫ周期の数；
ＳｖTOTALは、ソースフレームにおけるラインの数；
ＤｈTOTALは、デスティネーションラインにおけるＤＣＬＫ周期の数；
ＤｖTOTALは、デスティネーションフレームにおけるラインの数；
ＴSCLKは、ソースクロック周期の継続時間；
ＴDCLKは、デスティネーションクロック周期の継続時間を示す。
【００１２】
フレームレート変換が用いられる装置における周波数変換器は、一般に、以下の式（４）に従う。
【００１３】
【数４】
2005521322.tif 000006
【００１４】
ここで、ｍおよびｎは、整数である。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
周波数変換器４５０で必要とされるＳＤＩＶの最大値は、ｍ×ＳｈTOTAL×ＳｖTOTALに等しく、比較期間は、ｍソースフレームである。ＳＤＩＶおよび比較期間は、値ｍ×ＳｈTOTAL×ＳｖTOTALおよびｎ×ＤｈTOTAL×ＤｖTOTALが、公約数を有する場合に、低減可能である。しかしながら、一部の場合では、大きな公約数を有することが不可能である。ＳＣＬＫ周期ＴSCLKに段階的な変化が存在する場合には、周波数変換器４５０におけるＤＣＬＫ周期ＴDCLKは、次第に、新しい安定状態に収束する。収束に掛かる時間（すなわち、応答時間）は、比較期間によって決まる。比較時間が長いほど、周波数変換器４５０が収束するための時間が長くなり、複数のフレームにまで達することもある。しかしながら、多くのＣＲＴ／ＬＣＤモニタの例では、長い応答時間は許容できない。
【００１６】
位相検出器４５４は、幅広い状況を適切に解決する必要がある。かかる状況の一例として、ＴDCLKが、ＴSCLKの２倍よりも大きい、または、２分の１未満である場合が挙げられる。明らかに、位相検出器４５４は、論理演算と計算の両方を実行するので、一般に、設計が困難になる。周波数変換器は、一般に、多くの場合で良好に機能するが、デジタル周波数変換器の設計を改善することが求められている。特に、速い応答時間と、簡単な位相誤差の検出機構とを備える周波数変換器が求められている。また、それらの周波数変換器は、ＣＲＴ／ＬＣＤモニタにおいて良好に機能することが望ましい。
【課題を解決するための手段】
【００１７】
本発明の上述およびその他の目的を実現するために、デジタル構成要素のみを用いてデジタル周波数変換を実行するための方法および装置が提供されている。
【００１８】
本発明の一実施形態では、目標位相積算部が、位相検出部への目標位相信号を生成する。目標位相積算部は、基準信号入力および目標位相入力値からの入力を受信する。デジタル位相検出部は、基準信号と、現行位相フィードバック入力信号と、目標位相入力信号とを受信するよう構成されている。位相検出部は、第１の周波数設定信号を周波数値生成部に出力する。周波数値生成部は、デジタル発振部への周波数値信号を出力するよう構成されている。デジタル発振部は、周波数値信号に対応するデジタル出力信号を生成し、その信号は、位相検出部の現行位相フィードバック入力へ直接フィードバックされる。一部の実施形態では、現行位相フィードバック信号は、整数および小数の位相情報を含む。別の実施形態では、整数の位相情報のみが必要であってもよい。
【００１９】
一部の例では、目標位相積算部は、適切な目標位相信号を生成するために用いられる位相補正入力値を含んでもよい。さらに別の例では、目標位相積算部は、位相検出部によって用いられる第１の基準信号入力と異なる位相を有する第２の基準信号を用いてもよい。さらに、目標位相積算部は、一部の用途において、第２の基準信号を制御信号として用いて、目標位相積算部による次の計算のために２つの入力値の一方を選択するマルチプレクサを備えるよう構成されてよい。例えば、マルチプレクサは、目標入力値と、位相補正入力値から導かれた代替の情報とのいずれを、目標位相信号出力の生成に用いるかを選択するために用いることができる。
【００２０】
一部の実施形態では、位相検出部は、現行位相フィードバック入力信号と、目標位相入力信号との差分に比例する第１の周波数設定信号を生成する。さらに、別の実施形態では、位相検出部は、現行位相フィードバック入力信号と、目標位相入力信号との差分に比例する第２の周波数設定信号を生成する。
【００２１】
位相検出部は、一部の実施形態では、第１の周波数設定信号を出力するタイミングを制御できる。これらの実施形態では、位相検出部は、第１の基準信号を選択ラインとして用いて第１の周波数設定信号を周波数値生成部に出力するタイミングを選択するマルチプレクサを備える。
【００２２】
本発明で用いられる基準信号は、各種の適切な方法で生成されてよい。一部の実施形態では、周波数除算器にソースクロックが供給されて、周波数除算器が、必要な基準信号を生成する。
【００２３】
さらに、一部の実施形態では、デジタル発振器からのデジタル出力信号は、特定の用途に適切な出力信号を生成するために、出力モジュールによって調整される。
【００２４】
上述の装置に関する実施形態において、周波数変換を実現する方法の一実施形態は、第１の基準信号に基づいて第１の比較期間を決定し、周波数設定パラメータを算出するために用いられる目標位相値を算出することを特徴とする。その算出は、現行位相値と、目標位相値との差分に基づいて実行される。なお、現行位相値は、整数および小数の位相情報を含む。一部の実施例では、周波数設定パラメータは、その差分に比例する。対応する出力周波数でデジタル発振器を駆動する周波数値が、周波数設定パラメータから導出され、デジタル発振器を更新して更新後の周波数設定で発振させるために用いられる。
【００２５】
一部の実施形態では、周波数値および周波数設定パラメータは、第１の比較期間中に算出される。別の実施形態では、目標位相値の算出は、第２の基準信号に基づく第２の比較期間中に実行される。一部の例では、目標位相値は、位相補正値を用いて算出される。
【００２６】
また、本発明を実施するコンピュータシステムおよびソフトウェア製品も提供されている。
【００２７】
本発明のその他の特徴、利点、および目的は、以下の詳細な説明から、明確になり、また、理解しやすくなる。なお、詳細な説明は、添付の図面と併せて読むことが好ましい。
【発明を実施するための最良の形態】
【００２８】
以下、添付の図面に示された実施形態を参照して、本発明の説明を行う。以下の説明では、本発明の理解を促すために、特定の詳細事項について説明する。しかしながら、これら特定の詳細事項の一部もしくはすべてがなくとも、本発明を実施可能であることは、当業者にとって明らかなことである。そのほか、本発明を不必要に不明瞭にしないよう、周知の工程および／またはシステム構成要素については、詳細に説明していない。
【００２９】
以上の点を考慮しつつ、さらに、本発明の他の目的を達成するために、速い応答時間と比較的簡単な設計とを有する完全デジタル周波数変換器が提供されている。本発明の一実施形態に従った汎用ダイレクトデジタル合成（ＤＤＳ）サーボシステムが、図５のブロック図に例示されている。図のＤＤＳサーボ周波数変換システムは、第１の周波数を有する入力ソースクロックＳＣＬＫを第２の周波数の出力デスティネーションクロックＤＣＬＫに変換する周波数変換器である。
【００３０】
ソース除算器５０４は、ＳＣＬＫを整数値ＳＤＩＶで除算し、基準信号Ｒｅｆを生成する。Ｒｅｆ信号は、検出器５０２が、他の入力信号を比較して検出器の出力信号を生成するために、時間窓として用いる比較期間（ＴCMP）を設定する。しかしながら、他の実施形態は、入力ソースクロック除算器５０４を備えていなくてもよく、代わりに、他の周知の方法によって適切なＲｅｆ信号を供給する。Ｒｅｆ信号は、位相積算器５０３および検出器５０２に供給される。位相積算器５０３へのＰｈａｓｅ＿ｔａｒｇｅｔ入力値は、比較期間あたりのＤＣＬＫ周期の数を決定する特定のモードに対する定数である。所与のＰｈａｓｅ＿ｔａｒｇｅｔ入力に対して、位相積算器５０３は、サーボシステムがサポートすべきＤＣＬＫの位相を積算する。位相積算器５０３のＴａｒｇｅｔ＿ｖａｌ出力は、検出器５０２が、適切なＰｈａｓｅ＿ｅｒｒｏｒおよびＦｒｅｑ＿ｓｅｔ制御出力を決定するために、各比較期間中に、実際の現行位相Ｐｈａｓｅ＿ｃｕｒｒｅｎｔと比較する理想的なＤＣＬＫ位相（すなわち、目標位相）である。Ｐｈａｓｅ＿ｃｕｒｒｅｎｔは、現行のＤＣＬＫ出力の整数および小数の情報を含むフィードバック信号である。検出器５０２は、Ｔａｒｇｅｔ＿ｖａｌによって設定された理想的なＤＣＬＫ位相と、Ｐｈａｓｅ＿ｃｕｒｒｅｎｔによって示された現行のＤＣＬＫ位相の観察値との差分にほぼ比例するＦｒｅｑ＿ｓｅｔ信号を出力する。周波数値生成器５０６は、検出器５０２からのＦｒｅｑ＿ｓｅｔ値を積算し、ＤＴＯ５１０に入力される出力値Ｆｒｅｑ＿ｖａｌを生成する。ＤＴＯ５１０は、小数および整数の出力を有する。整数部は、サーボプロセスの開始時から生じたＤＴＯ周期の数を積算する。ＤＴＯ５１０の小数出力は、現行のＤＴＯ出力周期の位相であり、出力モジュール５１４に供給される階段状信号５１２として例示されている。ＤＴＯ５１０の整数および小数出力の合成は、信号Ｐｈａｓｅ＿ｃｕｒｒｅｎｔとしてフィードバックされ、現行のＤＴＯ出力の実際の位相を示す。出力モジュール５１４は、周知の方法でＤＴＯ小数出力信号を適切に調整する。例えば、ＤＣＬＫ周波数は、ＤＴＯ周波数と等しくなるように、または、比例するように、調整することができる。最も簡単な例では、出力モジュール５１４は、ＤＴＯ周波数と実質的に等しいＤＣＬＫ周波数を維持する。
【００３１】
図６は、本発明の一実施形態に従って、比較的短い応答時間を有するデジタル周波数変換を実現するためのプロセス６００を示すフローチャートである。このプロセス６００は、様々なシステムパラメータを適切に初期設定する工程６０２で始まる。例えば、ＤＴＯ５１０および位相積算器５０３の整数部に対応する出力ビットは、０に設定される。さらに、周波数値生成器５０６のレジスタは、所望のＤＣＬＫ周波数に対応する状態に設定される。例えば、Ｐｈａｓｅ＿ｔａｒｇｅｔおよびＳＤＩＶなど、ユーザ定義の定数は、工程６０２でロードされる。工程６０４において、サーボシステムは、新しい比較期間が始まるまで待機する。新しい比較期間が始まると、プロセス６００は、位相積算器が、Ｐｈａｓｅ＿ｔａｒｇｅｔを前のＴａｒｇｅｔ＿ｖａｌに加算することにより、比較期間の終了時に理想的なＤＴＯ出力位相を更新することで、新しいＴａｒｇｅｔ＿ｖａｌを算出する工程６０６に進む。工程６０８では、Ｔａｒｇｅｔ＿ｖａｌとＤＴＯの実際の位相Ｐｈａｓｅ＿ｃｕｒｒｅｎｔとの差分が算出される。この差分は、工程６１０において、例えば、一定の係数を掛けることにより、適切なＦｒｅｑ＿ｓｅｔ値に変換される。あるいは、他の実施形態では、かけ算の代わりに、差分の右シフトを用いてもよい。Ｆｒｅｑ＿ｓｅｔ値および現行のＦｒｅｑ＿ｖａｌは、工程６１２において、次の比較期間中にＤＴＯ５１９の入力を供給する新しいＦｒｅｑ＿ｖａｌに変換される。例えば、新しいＦｒｅｑ＿ｖａｌは、前のＦｒｅｑ＿ｖａｌおよびＦｒｅｑ＿ｓｅｔの値の合計であってよい。用途に応じて、ＤＴＯ出力信号は、工程６１４において、外部システムでの利用のために適切な信号に調整される。ＤＴＯ出力信号は、他のシステム構成要素によって直接用いられてよいため、一部の実施形態では、工程６１４は、必要に応じて用いる。一部の状況では、工程の順序の変更、一部の工程の削除、および他の工程の追加を行ってよいことを理解されたい。
【００３２】
以上、本発明に従って、デジタル周波数変換を実現するための一般的な方法を説明したが、ここで、本発明の別の実施形態に従ったより詳細なＤＤＳサーボシステムを、図７のブロック図に例示する。図のＤＤＳサーボ周波数変換システムは、位相積算器およびＤＴＯブロックの実施の詳細が示されていることを除けば、図５のＤＤＳシステムと同様である。これらの差異と、本発明の他の実施の詳細とを、図７を参照して説明する。位相積算器７０３は、加算器７０４とレジスタ７０６とを備える。位相積算器７０３へのＰｈａｓｅ＿ｔａｒｇｅｔ入力値は、比較期間あたりのＤＣＬＫ周期の数を決定する特定のモードに対する定数であり、積算されたＤＣＬＫ周期（すなわち、整数部）と、現行の周期におけるＤＣＬＫ位相（すなわち、小数部）とを含む。加算器７０４の出力値は、一定の周波数基準クロックＲＣＬＫのエッジにおいて、Ｒｅｆ信号によって同期をとってレジスタ７０６に供給される。すなわち、レジスタ７０６は、サーボシステムが実現すべき位相の整数および小数部を含めて、ＤＣＬＫの位相を積算する。ＤＴＯ７１１は、小数部ＤＴＯ＿ｆｒａｃおよび整数部ＤＴＯ＿ｉｎｔを有する。整数部ＤＴＯ＿ｉｎｔは、カウンタ７１６によって積算される、ＤＴＯ出力内で生じたＤＴＯ周期の総数である。ＤＴＯ７１１の小数部ＤＴＯ＿ｆｒａｃは、加算器７０２とレジスタ７１４とを備え、現行のＤＴＯ出力周期の位相を決定する。周期の終わりに加算器７１２によってキャリが生成されると、カウンタ７１６が、１だけ増加し、それによって、ＤＴＯ７１１の整数部が生成される。レジスタ７１４の出力は、出力モジュール７２０の入力を供給する階段状信号７１８（ＤＴＯ＿ｆｒａｃ）である。信号Ｐｈａｓｅ＿ｃｕｒｒｅｎｔは、ＤＴＯ＿ｉｎｔとＤＴＯ＿ｆｒａｃとの連結によって形成され、サーボプロセスの開始時からのＤＴＯ出力信号における実際の位相の変化を決定する。出力モジュール７２０は、特定の用途に応じて、ＤＴＯ＿ｆｒａｃに対して任意の所望な信号調整を実行する。
【００３３】
以下では、この別の実施形態の実施の態様について、より詳細に説明する。まず、Ｐｈａｓｅ＿ｔａｒｇｅｔ制御入力に始まり、サーボシステムは、比較期間ＴCMPあたりの目標ＤＣＬＫ位相変化を実現する。Ｐｈａｓｅ＿ｔａｒｇｅｔの値は、以下の式（５）に示すように、ＴCMPとＴDCLKとの比によって決定される。
【００３４】
【数５】
2005521322.tif 000007
【００３５】
したがって、本実施形態の周波数変換器に対して、特定の目標ＤＣＬＫ周波数を実現するために、システム設計者は、ソースクロック除算器７０２における適切なＳＤＩＶの値を選択し、式（５）によって算出されるＰｈａｓｅ＿ｔａｒｇｅｔを入力する。ＤＴＯ出力は、サーボプロセスの開始時に、位相積算器、全位相変化の一部に等しくなるよう初期設定される。位相積算器のレジスタ７０６の整数部におけるビット数は、検出器７０８が、Ｔａｒｇｅｔ＿ｖａｌとＰｈａｓｅ＿ｃｕｒｒｅｎｔとの差分を正確に決定するのに十分であることが好ましい。検出器７０８は、各比較期間の終わりにおいてＴａｒｇｅｔ＿ｖａｌとＰｈａｓｅ＿ｃｕｒｒｅｎｔとを比較し、対応するＦｒｅｑ＿ｓｅｔ値を算出してＤＤＳサーボループのフィードフォワードパスに供給する。
【００３６】
周知の位相制御サーボループと異なり、合成された出力信号７１８と検出器７０８へのフィードバック入力との間のフィードバックパスにはフィードバック除算器が設けられておらず、代わりに、本発明は、高解像度の情報、すなわち、ＤＴＯ７１１によって即座に供給されたＰｈａｓｅ＿ｃｕｒｒｅｎｔを、検出器７０８にフィードバックする。Ｐｈａｓｅ＿ｃｕｒｒｅｎｔ信号のサンプリング解像度は、ＤＣＬＫ周期よりもはるかに小さく、周期ごとの正確な位相誤差の値を算出するのに十分である。ＤＴＯ７１１の最下位ビットに対応するＰｈａｓｅ＿ｔａｒｇｅｔ信号内には、小さい確定的な誤差が存在する。この丸め誤差は、最大周波数設定精度Ｐｈａｓｅ＿ｔａｒｇｅｔを決定する。精度が、特定の用途に十分である場合には、位相積算器７０３において補償のために、さらなる入力を行う必要はない。しかしながら、精度が、不十分である場合には、この解像度誤差を補償するために、位相積算器７０３へのＰｈａｓｅ＿ｃｏｒｒｅｃｔ入力（図示せず）を供給してよい。補正は、例えば、式（１）および（２）に従って、１フレームの終わりの後、または、ｍフレームの終わりの後に、いくつかの比較期間ごとに１回行われる。
【００３７】
フィードフォワードループパスのための制御パラメータを生成するために、検出器７０３は、ＤＴＯ出力位相変化と、位相積算器によって設定された理想位相変化との差分を決定し、ＤＴＯ出力位相を理想Ｔａｒｇｅｔ＿ｖａｌ位相に等しくするために必要なＦｒｅｑ＿ｓｅｔ補正値を算出する。比例サーボシステムの例としては、位相の差分に定数を掛けることにより、Ｆｒｅｑ＿ｓｅｔを算出することができる。
【００３８】
Ｆｒｅｑ＿ｓｅｔ制御パラメータは、各比較期間ＴＣＭＰ後に再計算されて、Ｒｅｆによって設定され、次の比較期間の終わりまで一定のまま保持される。ＴＣＭＰが長いほど、制御ループの応答時間が増大しうることを理解されたい。しかしながら、検出器７０８は、瞬間的な高解像度の位相情報を、Ｐｈａｓｅ＿ｃｕｒｒｅｎｔフィ―ドバック信号から受信するので、ループの安定性は、Ｆｒｅｑ＿ｖａｌが即座に算出されるため、ＴCMPの継続時間には、あまり依存しない。さらに、Ｐｈａｓｅ＿ｔａｒｇｅｔおよびＴCMPの値は、所望の出力周波数を維持する間、広い範囲にわたって、式（５）によって与えられるように、適切に変更できることに注意されたい。
【００３９】
本実施形態では、ＤＤＳサーボループのフィードフォワードパスは、周波数値生成器７１０とＤＴＯ７１１とを備える。検出器７０８は、Ｆｒｅｑ＿ｓｅｔパラメータを周波数値生成器７１０に出力し、周波数値生成器７１０は、ＤＴＯ７１１がＤＣＬＫの所望の出力周波数を生成するために必要とする値Ｆｒｅｑ＿ｖａｌを算出する。周知の離散時間発振器と異なり、ＤＴＯ７１１は、信号調整のために周知の出力モジュール７２０の入力に供給される通常の小数出力信号ＤＴＯ＿ｆｒａｃの他に、さらに、整数部を含む。例えば、出力信号ＤＴＯ＿ｆｒａｃを２値のクロック信号に変換するために、出力モジュール７２０は、図３に示すように、ルックアップテーブルとデジタル／アナログ変換器とを入力段として備え、シュミットトリガ低域通過フィルタを出力段として備えることができる。ＤＴＯ７１１の整数部ＤＴＯ＿ｉｎｔは、小数部ＤＴＯ＿ｆｒａｃと共に、ＤＴＯの現行位相Ｐｈａｓｅ＿ｃｕｒｒｅｎｔを示し、サーボプロセス開始時からのＤＴＯ出力信号の全位相変化を示す。ＤＴＯ７１１の整数部のビット数は、Ｔａｒｇｅｔ＿ｖａｌとＰｈａｓｅ＿ｃｕｒｒｅｎｔとの差分を正確に決定するのに十分であることが好ましい。
【００４０】
図５に示すＤＤＳサーボシステムの各種ブロックは、特定の用途に最適な多くの様々な方法で実現できることを理解されたい。コンピュータのディスプレイモニタにおける周波数変換のための一実施形態が、図８に示されている。この実施形態は、一部のシステムブロックが、特定のハードウェア構成要素で実装されていることと、ｒｅｆ＿ｆｒａｍｅやＰｈａｓｅ＿ｃｏｒｒｅｃｔなど、位相積算器への入力が追加されていることを除けば、前述の実施形態と同様の構成である。
【００４１】
本発明のコンピュータモニタの実施形態では、位相積算器８０３が、２つの入力基準信号を受信する。２つの基準信号とは、図６のＲＥＦと同じＲｅｆ＿ｌｉｎｅと、ｍフレーム（ｍは整数）の終わりを示すＲｅｆ＿ｆｒａｍｅである。位相積算器は、加算器８０４と、マルチプレクサ８０６と、加算器８０８と、レジスタ８１０とを備える。新しいＴａｒｇｅｔ＿ｖａｌは、ＲＣＬＫが一定の周波数を有する場合に、比較期間の終わりにＲｅｆ＿ｌｉｎｅ信号がアクティブである際に発生する基準クロックＲＣＬＫのエッジにおいて、レジスタ８１０に格納される。Ｒｅｆ＿ｌｉｎｅ信号は、１つのＲＣＬＫ周期の間はアクティブである。Ｒｅｆ＿ｆｒａｍｅ信号がアクティブである場合には、Ｐｈａｓｅ＿ｔａｒｇｅｔおよびＰｈａｓｅ＿ｃｏｒｒｅｃｔの和が、加算器８０８の入力側に存在する。他の比較期間に、Ｐｈａｓｅ＿ｔａｒｇｅｔが、マルチプレクサ８０６を介して、加算器８０８の入力側に送られる。検出器８１１は、Ｔａｒｇｅｔ＿ｖａｌとフィードバック信号Ｐｈａｓｅ＿ｃｕｒｒｅｎｔとの間の差分（ｄｉｆｆ）を算出する減算器８１２を備える。検出器８１１では、２つの乗算器８１４および８１６を用いて、検出器出力値Ｆｒｅｑ＿ｓｅｔ１およびＦｒｅｑ＿ｓｅｔ２が算出される。係数Ｋ１およびＫ２は、現行のモードのための定数である。別の実施形態では、乗算器の代わりに、単純な右シフタを用いてもよい。これらの係数は、例えば、サーボシステムの質や、移行プロセスの速さ（すなわち、システムの応答時間）を決定するよう調整することができる。
【００４２】
マルチプレクサ８１８は、比較期間の終わりに生じるＲＣＬＫ周期の間に、Ｆｒｅｑ＿ｓｅｔ１の値を次のブロックに送る。周波数値生成器８１９は、加算器８２０と、レジスタ８２２と、加算器８２４と、出力レジスタ８２６とを備える。各比較期間の間に、レジスタ８２２内の値は、値Ｆｒｅｑ＿ｓｅｔ１によって変更される。サーボシステムの安定状態においては、レジスタ８２２内の値は、Ｐｈａｓｅ＿ｔａｒｇｅｔに対応するＤＴＯ出力周波数を実現するために必要な、ＤＴＯ８２７の入力側におけるＦｒｅｑ＿ｖａｌと実質的に等しい。レジスタ８２６は、レジスタ８２２内の値と検出器８１１からのＦｒｅｑ＿ｓｅｔ２との和を格納する。加算器８２４およびレジスタ８２６は、随意的に設けてよいことに注意されたい。それらは、移行プロセスを高速および安定化するために設けられる。したがって、これらの特徴を必要としない用途では、省略してもよい。
【００４３】
ＤＴＯ８２７は、加算器８２８、レジスタ８３０、およびカウンタ８３２からなる。加算器８２８およびレジスタ８３０は、ＤＴＯ出力の小数部を表す。レジスタ８３０の出力は、出力モジュール８３４に入力される階段状のｎビット信号ＤＴＯ＿ｆｒａｃである。カウンタ８３２は、ＤＴＯ出力の整数部を示す。カウンタ８３２は、加算器８２８からのキャリ信号によって増加される。カウンタ８３２の出力とレジスタ８３０の出力との連結は、Ｐｈａｓｅ＿ｃｕｒｒｅｎｔを形成し、検出器８１１の入力にフィードバックされる。Ｐｈａｓｅ＿ｃｕｒｒｅｎｔフィードバック信号は、サーボプロセス開始時からのＤＴＯ出力信号の全位相変化を示す。
【００４４】
図８のサーボシステムは、任意の初期状態から正確に機能できるが、移行プロセスの最初の段の間に（Ｔａｒｇｅｔ＿ｖａｌとＰｈａｓｅ＿ｃｕｒｒｅｎｔとの差分が大きい時に）、レジスタ８１０内のＴａｒｇｅｔ＿ｖａｌの整数部およびカウンタ８３２内のＤＴＯの整数部が、各々の新しい比較期間の開始後に０に設定された場合には、移行プロセスの継続時間を大幅に減少できることに注意されたい。結果として、減算器８１２の出力は、理想ＤＴＯ位相変化と、最後の比較期間からの実際のＤＴＯ位相変化との差分を示す。位相差を算出する他の方法は、当業者にとって明らかであり、本発明の範囲内で考慮される。例えば、ここで、いくつかの基本的なシステムパラメータを算出する。計算を簡単にするために、ＳＤＩＶをＳｈTOTALと等しく設定することが好ましいが、任意の適切な値でよい。ＳＤＩＶがＳｈTOTALに等しく設定され、ＤＣＬＫ周波数がＤＴＯ出力周波数に等しい場合には、Ｐｈａｓｅ＿ｔａｒｇｅｔは、以下の式（６）によって決定できる。
【００４５】
【数６】
2005521322.tif 000008
【００４６】
図８の検出器８１１は、比較期間の終わりに、Ｔａｒｇｅｔ＿ｖａｌとＰｈａｓｅ＿ｃｕｒｒｅｎｔとの値の差分に基づいて、Ｆｒｅｑ＿ｓｅｔ１およびＦｒｅｑ＿ｓｅｔ２の適切な値を算出する。Ｆｒｅｑ＿ｓｅｔ１を算出するための一般的な式は、以下の式（７）によって与えられる。
【００４７】
【数７】
2005521322.tif 000009
【００４８】
ここで、ｄＰｈは、所望の位相変化と、比較期間の終わりにおけるＰｈａｓｅ＿ｃｕｒｒｅｎｔとの間の差分であり、Ｋ１は、サーボシステムの特定のモードのための定数である。
【００４９】
Ｆｒｅｑ＿ｓｅｔ２を算出するための同様の式は、以下の式（８）によって与えられる。
【００５０】
【数８】
2005521322.tif 000010
【００５１】
当該分野で熟練した設計者は、適切な係数Ｋ１、Ｋ２の値を容易に決定できる。しかしながら、確実に安定状態に収束させるためには、Ｋ１およびＫ２は、以下の式（９）によって与えられる最大値ＫMAX未満に設定されることが好ましい。
【００５２】
【数９】
2005521322.tif 000011
【００５３】
ここで、ＴRCLKは、基準クロック周期であり、ＴCMPは、比較期間の継続時間、すなわち、図８において２つの連続するＲｅｆ＿ｌｉｎｅ信号の間の時間である。係数Ｋ１、Ｋ２の値は、以下の式（１０）および（１１）に示すように算出可能である。
【００５４】
【数１０】
2005521322.tif 000012
【００５５】
【数１１】
2005521322.tif 000013
【００５６】
ここで、ｎ1＜１、ｎ2＜１である。係数ｎ１、ｎ２が小さいほど、ソースＳＣＬＫ周期におけるジッタへの応答時間が長くなることを理解されたい。
【００５７】
この周波数変換器を設計する際に最初に考慮すべき事項は、所与の比較期間とデスティネーションフレームの間に用途が許容可能な位相誤差を決定することである。本実施形態において位相誤差に影響する決定的な要素は、ＤＴＯ（すなわち、加算器８２８およびレジスタ８３０）の小数部におけるビット数ｎである。位相積算器（すなわち、レジスタ８１０）の小数部と、周波数値生成器の出力（Ｆｒｅｑ＿ｖａｌ）において、同じビット数が用いられる。位相積算器の入力と同様、Ｐｈａｓｅ＿ｔａｒｇｅｔの小数分で同じビット数を有することが好ましい。
【００５８】
ＤＴＯの設計に関する態様を、以下で詳細に説明する。上述のように、ＤＴＯ出力の整数部は、ＤＴＯ周期の数を数え、小数部は、ＤＴＯの最下位ビットに対応する離散精度で、ＤＴＯ出力の現行の位相を決定する。したがって、ＤＴＯビットの数ｎを適切に選択することにより、最大位相誤差を設計することができる。なお、ＤＴＯビットの数ｎは、以下の式（１２）によって決定できる。
【００５９】
【数１２】
2005521322.tif 000014
【００６０】
ここで、１＜Ｆｒｅｑ＿ｖａｌ＜ＭＯＤＵＬＯ、ＭＯＤＵＬＯ＝２nである。
【００６１】
Ｆｒｅｑ＿ｖａｌの最下位ビットが変更された場合、その変更によるＤＣＬＫ周期あたりの誤差（ｄＴDCLK）は、以下の式（１３）によって決定される。
【００６２】
【数１３】
2005521322.tif 000015
【００６３】
ＴCMPは、比較期間の継続時間、ｄＴCMPは、ｄＴDCLKに対応する比較期間の誤差、ｄＮCMPは、ｄＴCMPに対応するＤＣＬＫ期間の数、とすると、ｄＮCMPは、以下の式（１４）によって算出される。
【００６４】
【数１４】
2005521322.tif 000016
【００６５】
例えば、比較期間が１００×１０6ピコ秒であり、ＴRCLKが４０００ピコ秒である場合には、ｄＮCMP＝２５０００／２nになる。
【００６６】
したがって、小数部におけるＤＴＯビットの数がｎ＝２０である場合には、比較期間あたりのＤＣＬＫ期間の誤差は、約０．０２５になる。
【００６７】
ｍソースフレーム中のＤＴＯ出力における理想の位相変化（Ｐｈ＿ｆｒｍ＿ｉｄｅａｌ）は、位相積算器において、式（１５）に示すように決定される。
【００６８】
【数１５】
2005521322.tif 000017
【００６９】
ここで、Ｐｈａｓｅ＿ｔａｒｇｅｔは、式（６）によって決定される。
【００７０】
Ｐｈａｓｅ＿ｔａｒｇｅｔの小数部がｎビットを有する場合には、最下位ビットの変化によって、以下の式（１６）によって決定される誤差ｄＰｈ＿ｆｒｍ＿ｉｄｅａｌが与えられる。
【００７１】
【数１６】
2005521322.tif 000018
【００７２】
例えば、変数を、ｍ＝３１、ＳｖTOTAL＝２０００、ｎ＝２０のように選択すると、ｄＰｈ＿ｔａｓｋは、ＤＣＬＫ周期の０．０６に等しくなる。位相積算器８０３の入力におけるＰｈａｓｅ＿ｃｏｒｒｅｃｔの値は、Ｐｈａｓｅ＿ｔａｒｇｅｔの丸め誤差を排除するために用いられる。
【００７３】
図９は、本発明を実施するために用いられるコンピュータシステム９００を示す。当業者に周知のように、ＲＯＭは、データおよび命令を単方向にＣＰＵ９０２に転送するように機能し、ＲＡＭは、通例、データおよび命令を双方向に転送するために使用される。ＣＰＵ９０２は、一般に、任意の数のプロセッサを備えてよい。一次記憶装置９０４および９０６は、共に、任意の適切なコンピュータ読み取り可能媒体を含んでよい。二次記憶媒体９０８は、通例、大容量記憶装置であり、ＣＰＵ９０２に双方向的に接続され、さらなるデータ記憶容量を提供している。大容量記憶装置９０８は、コンピュータコードやデータなどを含むプログラムを格納するために用いることができるコンピュータ読み取り可能な媒体である。通例、大容量記憶装置９０８は、一次記憶装置９０４、９０６よりも一般に低速であるハードディスクやテープなどの記憶媒体である。大容量記憶装置９０８は、磁気テープもしくは紙テープリーダ、または、その他の周知の装置の形態をとってよい。なお、大容量記憶装置９０８の中に保持された情報は、適宜、標準的な方式で仮想メモリとしてのＲＡＭ９０６の一部として組み込まれてよい。ＣＤ−ＲＯＭなどの特定の一次記憶装置９０４が、ＣＰＵ９０２にデータを単方向的に供給してもよい。
【００７４】
ＣＰＵ９０２は、また、１つまたはそれ以上の入出力装置９１０に接続してよい。入出力装置９１０は、ビデオモニタ、トラックボール、マウス、キーボード、マイクロホン、タッチセンシティブディスプレイ、変換器型カードリーダ、磁気テープもしくは紙テープリーダ、タブレット、スタイラス、音声もしくは手書き文字レコグナイザ、および別のコンピュータのような他の周知の入力装置、などの装置を含んでよいが、これらに限定されない。最後に、ＣＰＵ９０２は、必要に応じて、図中で９１２として示されたネットワーク接続を使用して、コンピュータ、または、インターネットネットワークやイントラネットネットワークなどの通信ネットワークに接続されてよい。かかるネットワーク接続を用いると、ＣＰＵ９０２は、上述された方法の各工程を実施するにあたって、ネットワークから情報を受信したりネットワークに情報を出力したりできるようになる。かかる情報は、ＣＰＵ９０２を用いて実行される一連の命令として表されることが多く、例えば、搬送波に組み込まれたコンピュータデータ信号などの形態で、ネットワークから受信したりネットワークに出力したりしてよい。上述の装置および機材は、コンピュータのハードウェアおよびソフトウェアの分野の当業者には馴染みのものである。
【００７５】
以上、本発明のいくつかの実施形態のみを詳細に説明したが、本発明は、発明の趣旨または範囲を逸脱しない限り、他の様々な形態で実施することができる。特に、サーボシステムは、上述のサーボループ機構を実質的に変更しない他の入力パラメータを有してもよい。さらに、図で示した実施形態に示されたいくつかの入力（例えば、Ｐｈａｓｅ＿ｃｏｒｒｅｃｔなど）は、上述のサーボループ機構を実質的に変更することなく、本発明の一部の実施形態において省略可能である。同様に、別の実施形態では、多数のＲｅｆ入力を、位相積算器への入力としてもよい。さらに、図で示した実施形態で説明したように、分割されたフィードバック情報を受信して用いるよう、サーボシステムを構成するために、整数および小数カウント部が別個になっていることから、一部の実施形態では、Ｐｈａｓｅ＿ｃｕｒｒｅｎｔフィードバック情報は、２以上の入力に分割される。さらに、図で示した実施形態は、検出器と別個の周波数値生成器を有するが、本発明の範囲内で、検出器は、適切なＤＴＯ周波数値をＤＴＯの入力に直接出力することもできる。上記の実施例は、例示を目的としたものであり限定の意図はないため、本発明は、本明細書の詳細事項に限定されることはなく、添付された特許請求の範囲内で変形可能である。
【図面の簡単な説明】
【００７６】
【図１】周知の位相ロックループ（ＰＬＬ）周波数変換器の一例を示すブロック図。
【図２】従来技術の離散時間発振器（ＤＴＯ）のデジタル回路の一実施例を示す図。
【図３】周知のＤＴＯベースの周波数変換器の一例を示すブロック図。
【図４ａ】従来技術のダイレクトデジタルシンセサイザ（ＤＤＳ）のデジタル回路の一実施例を示す図。
【図４ｂ】従来技術のダイレクトデジタルシンセサイザ（ＤＤＳ）のデジタル回路の別の実施例を示す図。
【図５】本発明の一実施形態に従って、ＤＤＳサーボシステムを実装する完全デジタル周波数変換システムを示すブロック図。
【図６】本発明の一実施形態に従って、デジタル周波数変換を実現するための基本的な方法を示すフローチャート。
【図７】本発明の別の実施形態に従って、ＤＤＳサーボシステムを実装する完全デジタル周波数変換システムを示すブロック図。
【図８】本発明の別の実施形態に従って、ＤＤＳサーボシステムを実装する完全デジタル周波数変換システムを示すブロック図。
【図９】本発明の実施に適した汎用コンピュータシステムを示す図。
【図１】
2005521322.tif 000019
【図２】
2005521322.tif 000020
【図３】
2005521322.tif 000021
【図４ａ】
2005521322.tif 000022
【図４ｂ】
2005521322.tif 000023
【図５】
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【図６】
2005521322.tif 000025
【図７】
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【図８】
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【図９】
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【国際調査報告】
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