(57)【要約】本発明は、位相同期ループ（ＰＬＬ）、電荷ポンプ（ＣＰ）および前記ループの校正手段（ＣＡＬ）を備える集積回路に関する。本発明は、前記校正手段（ＣＡＬ）が、前記位相同期ループ（ＰＬＬ）を不安定にして正弦波信号（Ｖｆｉｌｔ）を生成する第１の手段（Ｓ１、ＳＨＯＲＴ）と、前記正弦波信号（Ｖｆｉｌｔ）から方形波信号（Ｖｓ）を生成する第２の手段（ＣＯＭＰ）と、前記方形波信号（Ｖｓ）の周波数を決定し、前記周波数を所望の周波数と比較し、前記電荷ポンプ（ＣＰ）を制御して前記方形波信号の周波数を所望の周波数の関数として補正する論理回路（ＬＯＧＩＣ）とを具備してなることを特徴とする。
2005528033.tif 000002
【特許請求の範囲】
【請求項１】
位相同期ループと、電荷ポンプと、前記ループの校正手段と、を備える集積回路であって、
前記校正手段は、
前記位相同期ループを不安定にして正弦波信号を供給させる第１の手段と、
前記正弦波信号から方形波信号を生成する第２の手段と、
前記方形波信号の周波数を決定し、前記周波数を所望の周波数と比較し、前記方形波信号の周波数を所望の周波数の関数として補正するために前記電荷ポンプを制御する論理回路と、を含むことを特徴とする、集積回路。
【請求項２】
前記校正手段は、前記正弦波信号が通常動作点と比較して大きな振幅を有し且つ急速に安定するように、前記位相同期ループを前記通常動作点から大きく振動させる第３の手段をさらに含むことを特徴とする、請求項１に記載の集積回路。
【請求項３】
前記電荷ポンプは、連続的なステップで前記方形波信号の周波数を補正することを特徴とする、請求項１に記載の集積回路。
【請求項４】
電荷ポンプを含む集積回路に備えられる位相同期ループを校正する方法であって、
前記位相同期ループを不安定にして正弦波信号を発生させる段階と、
前記正弦波信号から方形波信号を生成する段階と、
前記方形波信号の周波数を決定する段階と、
前記周波数を所望の周波数と比較する段階と、
前記方形波信号の周波数を所望の周波数の関数として補正するために前記電荷ポンプを制御する段階と、備えることを特徴とする、方法。
【請求項５】
前記正弦波信号が通常動作点と比較して大きな振幅を有し且つ急速に安定するように、前記位相同期ループを前記通常動作点から大きく振動させる追加の段階を備えることを特徴とする、請求項４に記載の位相同期ループを校正する方法。
【請求項６】
前記電荷ポンプを制御する前記段階は、連続的なステップで行われることを特徴とする、請求項４に記載の位相同期ループを校正する方法。
【請求項７】
請求項１乃至３のいずれかに記載の集積回路を備える受信機。
【請求項８】
位相同期ループと、電荷ポンプと、前記ループの校正手段と、を備える回路であって、
前記校正手段は、
前記位相同期ループを不安定にして正弦波信号を供給させる第１の手段と、
前記正弦波信号から方形波信号を生成する第２の手段と、
前記方形波信号の周波数を決定し、前記周波数を所望の周波数と比較し、前記方形波信号の周波数を所望の周波数の関数として補正するために前記電荷ポンプを制御する論理回路と、を含むことを特徴とする、回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ、電荷ポンプおよび校正手段を備える集積回路に関する。本発明はまた、このようなループを校正する方法に関する。  
本発明は、特に携帯電話においてそれらの受信部に関して特定の用途が見出されるものである。
【背景技術】
【０００２】
携帯電話の受信機は、内部クロックを用いて動作する集積回路を備える。このクロックは現在ＰＬＬと呼ばれている位相同期ループによって発生し、このループは集積回路内に配置されている。位相同期ループは通常、大きさ、速度およびエネルギー消費の制約のために、アナログ回路によって製造されている。位相同期ループは、このようなループを製造するために使用されるアナログ構成要素の特性に依存する伝達関数を有している。このような構成要素は、例えば、電圧制御発振器、コンデンサ、電流ポンプ、位相比較器等である。従って、伝達関数はこれらの様々な構成要素に特有のパラメータの変動によって変化する場合があり、前記ループの性能にとっては面倒なことである。実際に、安定性、整定時間、およびノイズの伝達関数の帯域幅等のループに属するパラメータはＰＬＬの伝達関数に直接依存する。
【０００３】
「ＰＬＬゲイン特性および中心周波数を安定させる校正システムおよび方法」という題名でＩＢＭによって１９９３年１２月２３日に提出された米国特許第５，３８２，９２２号には、電圧制御発振器、特にその中心周波数およびそのゲインを同一の回路を用いて校正することを可能にするアナログ校正システムが記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この最新技術はＰＬＬの性能を僅かに向上させることを可能にするが、最適な伝達関数を得ることを可能にするものではない。実際に、この最新技術では、他の多くの構成要素の中からＰＬＬ、電圧制御発振器の１つの構成要素のみを校正することが可能とされ、その結果として、多くの他のパラメータの中からＰＬＬの伝達関数の１つのパラメータのみを校正することが可能とされる。伝達関数は、他のパラメータのために制御されずに常に変化する場合がある。
【０００５】
このため、本発明の目的によって解決すべき技術的問題は、位相同期ループ、電荷ポンプおよび校正手段を備える集積回路、および前記ループの校正方法を提案することであり、それにより、過度に複雑なシステムを使用せずに前記ループに対応する伝達関数にとって最適な性能を得ることが可能となる。
【課題を解決するための手段】
【０００６】
提起された技術的問題の解決方法は、本発明の第１の目的によれば、前記校正手段が、
前記位相同期ループを不安定にして正弦波信号を供給させる第１の手段と、
前記正弦波信号から方形波信号を生成する第２の手段と、
前記方形波信号の周波数を決定し、前記周波数を所望の周波数と比較し、前記方形波信号の周波数を所望の周波数の関数として補正するために前記電荷ポンプを制御する論理回路と、
を含むことを特徴とする。
【０００７】
本発明の第２の目的によれば、この解決方法は、前記ループの校正方法が、
前記位相同期ループを不安定にして正弦波信号を発生させる段階と、
前記正弦波信号から方形波信号を生成する段階と、
前記方形波信号の周波数を決定する段階と、
前記周波数を所望の周波数と比較する段階と、
前記方形波信号の周波数を所望の周波数の関数として補正するために前記電荷ポンプを制御する段階と、
を備えることを特徴とする。
【０００８】
このようにして、以下により詳細に見られるように、校正手段は、所望の周波数に基づいて位相同期ループの振動の周波数を変更して、このループがほぼ一定した伝達関数を有することを可能にする。これは、位相同期ループの一連の構成要素に直接介入しない簡単なシステムによって達成される。
【０００９】
限定されない実施の形態によれば、前記校正手段は、前記正弦波信号が通常動作点と比較して大きな振幅を有し且つ急速に安定するように、位相同期ループを前記通常動作点から大きく振動させる第３の手段をさらに含むことが有利である。この利点は、校正段階を非常に速く開始させることができる点である。
【００１０】
本発明のこれらおよび他の態様は、限定されない一例として以下に説明される実施の形態を参照することによって明らかとなるであろう。
【発明を実施するための最良の形態】
【００１１】
以下の説明において、専門家によく知られている構造の機能については、説明過剰となるので詳細な説明は省略する。
【００１２】
本発明のこの説明は、携帯電話技術の分野に用いられ、特に移動電話とも呼ばれる携帯電話の受信機に組み入れられる集積回路の一例に関するものである。受信機およびそれを形成する構成要素は多少異なる周波数で動作する。  
集積回路と一体化された位相同期ループＰＬＬによって様々な周波数が発生する。
【００１３】
このようなループの第１の実施の形態が図１に示されている。ループＰＬＬは、
ゲインＫｗを有する電圧制御発振器であって、フィルタ電圧Ｖｆｉｌｔに比例し、かつ、所定のアプリケーションのために獲得することが望まれる周波数に対応する出力周波数Ｆｖｃｏを供給することを目的とする電圧制御発振器ＶＣＯと、
分周係数と現在呼ばれている係数Ｎで電圧制御発振器ＶＣＯの出力周波数Ｆｖｃｏを割り、それによって第１の入力周波数Ｆｄｉｖを発生させる分周器ＤＩＶと、前記係数Ｎは、
ゲインＫｄを有する位相検出器であって、所定のアプリケーションの基準周波数Ｆｒｅｆと分周器ＤＩＶの第１の周波数Ｆｄｉｖとの位相差を測定することを目的とし、測定された前記位相差に比例する２つの出力電圧ＵＰおよびＤＮを供給する位相検出器ＰＦＤと、
電圧パルスを電流パルスＩｐに変換することを目的とする電荷ポンプＣＰと、
レジスタＲ１並びに２つのコンデンサＣ１およびＣ２によって形成された二次低域通過フィルタ（以下ＦＩＬＴとも呼ばれる）と、を具備してなり、前記二次低域通過フィルタは、位相検出器ＰＦＤおよび電荷ポンプＣＰからの高周波信号を抑制し、且つ電圧制御発振器ＶＣＯを制御するために用いられるフィルタ電圧Ｖｆｉｌｔを発生させ、それにより電圧制御発振器ＶＣＯが所望の出力周波数Ｆｖｃｏを発生させることができる。
【００１４】
基準周波数Ｆｒｅｆは固定され、集積回路内の外部クロックＣＬＫ（図示せず）を示すＱｕａｒｔｚから得られる点に留意されたい。
【００１５】
ＰＬＬが安定している動作モードにおいては、基準周波数Ｆｒｅｆおよび入力周波数Ｆｄｉｖは対応する信号の位相と同様に等しく、即ちＦｖｃｏ＝Ｎ＊Ｆｒｅｆとなる。係数Ｎは一定であり、出力電圧パルスＵＰおよびＤＮは同一で且つ最小限の大きさである。その結果、電荷ポンプＣＰの出力ではゼロ電流となり、さらなる電荷がフィルタＦＩＬＴに加えられることもフィルタＦＩＬＴから除去されることもない。その結果として、このフィルタ電圧Ｖｆｉｌｔは一定であり、安定している。
【００１６】
この場合、位相同期ループＰＬＬは以下に定義される伝達関数を有しており、この伝達関数は、専門家によく知られている小信号の分析によって算出される。
【数１】
2005528033.tif 000003
θｖｃｏは周波数領域における出力電圧Ｆｖｃｏの位相を示し、θｒｅｆは周波数領域における第１の入力信号Ｆｒｅｆの位相を示し、ｓは複素角周波数である。  
尚、この伝達関数の左側の部分はＰＬＬのゲインＧを示し、右側の部分はＰＬＬに含まれるフィルタＦＩＬＴを示している。
【００１７】
Ｒ１、Ｃ１およびＣ２が一定の場合、伝達関数の右側の部分は複素角周波数に近い定数である。逆の場合には、適切な方法によってＲ１、Ｃ１およびＣ２に対して校正も行われる。このように定義された伝達関数は、それを形成する構成要素ＶＣＯ、ＣＰ、ＤＩＶ、Ｃ１、Ｃ２．．．に依存し、これらの構成要素は、伝達関数の全体を不安定にさせる場合がある内部パラメータ変動Ｋｗ、Ｉｐ、Ｎ．．．の影響を受けることは明らかである。これらのパラメータの変動は、例えば、大気温度、使用される製造方法、構成要素間の相互作用、開発されたアプリケーション等によるものである。尚、位相比較器ＰＦＤのみが一定のパラメータＫｄを有する。
【００１８】
適切に動作するためには、安定性、整定時間、およびノイズ伝達関数の帯域幅（ノイズ帯域幅）等のパラメータはＰＬＬの前記伝達関数に直接依存するので、位相同期ループは安定した伝達関数、即ちほぼ一定した伝達関数を有していなければならない。尚、ループＰＬＬの整定時間は、その分周器ＤＩＶの分周係数Ｎが変化する際にループが周波数Ｆｖｃｏを変化させるのに必要とする時間である。さらに詳しくは、ループＰＬＬのノイズ伝達関数はループＰＬＬのノイズ周波数応答である。
【００１９】
従って、様々な構成要素の変動からの影響を抑制して一定した係数を得る必要がある。
【数２】
2005528033.tif 000004
この時、ＣはＰＬＬのフィルタＦＩＬＴのすべてのコンデンサ、ここではコンデンサＣ１およびＣ２を示している。
【００２０】
位相同期ループＰＬＬを安定させるためには、校正手段ＣＡＬを用いて一定した所望の周波数にループを校正して、ゲインＧを一定にする。これは、式（２）に見られるように、抵抗Ｒ１が０に等しい時、ＰＬＬのゲインＧは前記ＰＬＬの振動周波数Ｆｎと直結していることに基づいている。実際に、抵抗Ｒ１の値が０に等しい場合、ＰＬＬは、固有振動周波数とも呼ばれる振動周波数Ｆｎで振動を開始する。
【数３】
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従って、抵抗Ｒ１はＰＬＬの安定性には不可欠である。
【００２１】
校正段階において、ＰＬＬは不安定にされ、振動させられ、固有振動周波数Ｆｎを補正することによって所定の一定振動周波数Ｆｎｏとされる。一定所定振動周波数Ｆｎｏは開発されたアプリケーションの関数として獲得することが望まれる周波数であり、それによりＰＬＬの性能は最適となる。
【００２２】
この目的のため、位相同期ループＰＬＬは前記校正手段ＣＡＬを備え、この手段は図１に示されるように、
位相同期ループＰＬＬを不安定にさせて正弦波信号Ｖｆｉｌｔを発生させる第１の手段であって、フィルタＦＩＬＴの抵抗器Ｒ１を短絡させることを可能にする第１の手段Ｓ１、ＳＨＯＲＴと、
正弦波信号から方形波信号を生成する第２の手段ＣＯＭＰと、
方形波信号Ｖｓの周波数Ｆｓを決定し、前記周波数を所望の周波数Ｆｎｏと比較し、前記方形波信号の周波数を所望の周波数Ｆｎｏの関数として補正するために電荷ポンプＣＰを制御する論理回路ＬＯＧＩＣとを具備してなる。
【００２３】
校正手段ＣＡＬは、ループＰＬＬによって生成された前記正弦波信号Ｖｆｉｌｔが前記通常動作点に対して大きな振幅を有し且つ急速に安定するように、位相同期ループＰＬＬを通常動作点を越えるように不均衡にさせる第３の手段Ｓ２、ＤＩＳＣＨをさらに備えることが好ましい。
【００２４】
好ましくは、第２の手段ＣＯＭＰは比較器であり、第１の手段Ｓ１、ＳＨＯＲＴは第１の割込み信号ＳＨＯＲＴに関連した抵抗Ｒ１に対して低い抵抗を有する第１のアナログスイッチＳ１を備え、第３の手段Ｓ２、ＤＩＳＣＨは第２の割込み信号ＤＩＳＣＨに関連した第２のアナログスイッチＳ２を備える。
【００２５】
校正手段ＣＡＬの第１の限定されない構成によれば、第１のスイッチＳ１はフィルタＦＩＬＴの抵抗器Ｒ１に並列に接続され、第２のスイッチＳ２はフィルタＦＩＬＴの第２のコンデンサＣ２に並列に接続されている。  
このようにして、ＰＬＬを校正するために以下の段階が実行される。
【００２６】
第１のステージ１）において、校正を初期化する。  
第１のサブステージ１ａ）において、回路ＩＣの制御システム（図示せず）はスタート信号ＳＴＡＲＴＣＡＬによって校正を開始する。この信号はハイ状態にされ、ループＰＬＬの論理回路ＬＯＧＩＣに送られる。校正段階が開始する。
【００２７】
前記信号ＳＴＡＲＴＣＡＬがロウ状態にある限り、校正は開始されない点に留意されたい。また、集積回路ＩＣは、基準周波数Ｆｒｅｆを有するクロックＣＬＫの立ち上がりまたは立ち下がりに動作する点にも留意されたい。その結果として、スタート信号ＳＴＡＲＴＣＡＬが前記外部クロックＣＬＫによって考慮に入れられることを確実とするためには、前記信号ＳＴＡＲＴＣＡＬは外部クロック周期ＣＬＫに少なくとも等しくなければならない。
【００２８】
第２のステージ２）において、校正が以下のように行われる。  
第２のサブステージ２ａ）において、ループＰＬＬは不安定にされる。論理回路ＬＯＧＩＣは第１のスイッチＳ１へ第１の割込み信号ＳＨＯＲＴを送る。このスイッチＳ１は閉じてＰＬＬを不安定にさせるが、これは前記スイッチＳ１が抵抗Ｒ１を短絡させる（第１のコンデンサＣ１が内部スイッチ抵抗器Ｓ１内で放電し、この内部スイッチ抵抗器Ｓ１はフィルタの抵抗Ｒ１よりも小さい）ためであり、これにより前記抵抗Ｒ１の安定器の効果が解消される。前記スイッチＳ１は、信号ＳＨＯＲＴが送信される限り閉じられたままとなる。
【００２９】
第２のサブステージ２ｂ）において、論理回路ＬＯＧＩＣは第２のスイッチＳ２へ第２の割込み信号ＤＩＳＣＨを送る。第２のスイッチＳ２は対応する割込み信号ＤＩＳＣＨの送信の間は閉じられ、前記信号は、校正段階によって取られたすべての時間と比較すれば無視し得る持続時間で校正の開始時に送信される。この第２のスイッチＳ２が閉じることにより、フィルタ電圧Ｖｆｉｌｔが放電される、即ち設地されるかまたは電圧Ｖｄｄに接続されるという効果がある。
【００３０】
前記第２のスイッチＳ２が再び開く間に、位相同期ループＰＬＬの均衡点とも呼ばれるその通常動作点から大きく振動が始まり、この均衡点は、動作モードにおいてフィルタ電圧Ｖｆｉｌｔによって所望のアプリケーションの関数としてまたは同等に予め定められた集積回路の周波数によって決定される。その結果として、信号Ｖｆｉｌｔの前記振動は均衡点に対して大きな振幅を急速に有する。
【００３１】
第２のスイッチＳ２はあまり長い時間閉じられてはいない。実際に、それ以上長く閉じた状態にする必要はなく、さもなければ校正段階が不必要に長くなってしまう点に留意されたい。
【００３２】
フィルタＦＩＬＴのコンデンサは非常に速く放電する。従って、第２のスイッチＳ２が再び開く間に、ループＰＬＬは図２に示されているようにかなり大きな振幅を有する正弦波信号Ｖｆｉｌｔを生成する。この振幅は非常に速く一定となり、その後振動が安定する。
【００３３】
２つのサブステージ２ａ）および２ｂ）は同時にまたは逐次行われてもよい点に留意されたい。これら２つのサブステージが順次行われる場合、第２のサブステージ２ｂ）は第１のサブステージ２ａ）の前に行われることが好ましい。当然、第１のスイッチＳ１が閉じている時、ループＰＬＬは不安定になり振動するが、その動作点Ｖｆｉｌｔに近接して動作モードを取る。従って振動は遅く、長時間待たなければならない大きな振幅を得る。一方、第２のスイッチＳ２を事前に開閉する場合は、ＰＬＬはその通常動作点から大きく均衡を失うため、通常動作点に対しておよそ１００ｍＶの大きな振幅で急速に振動する。その場合、校正を開始するのにほとんど待つことがない。尚、通常動作点に対して小さな振幅はおよそ１０ｍＶである。
【００３４】
さらに、第１のサブステージ２ａ）がない場合、第２のスイッチＳ２のみを使用すると、ループＰＬＬは一定の時間後にその通常の均衡点に戻ってしまうため、第１のサブステージ２ａ）は必須である点に留意されたい。
【００３５】
第３のサブステージ２ｃ）において、比較器ＣＯＭＰは獲得した正弦波信号Ｖｆｉｌｔを、論理回路ＬＯＧＩＣが使用できる方形波信号Ｖｓに変換する。前記正弦波信号Ｖｆｉｌｔの大きな振幅のため、比較器ＣＯＭＰは容易に実施され、読み取り可能な方形波信号Ｖｓを生成することができる。その後、前記方形波信号Ｖｓは論理回路ＬＯＧＩＣへ送られる。
【００３６】
第４のサブステージ２ｄ）において、論理回路ＬＯＧＩＣは方形波信号Ｖｓの振動周波数Ｆｓを測定し、前記周波数Ｆｓを所望の一定周波数Ｆｎｏと比較し、二次フィルタＦＩＬＴに適用される電荷ポンプＣＰの電流値Ｉｐを決定し、これにより、ＰＬＬが所望の周波数Ｆｎｏで振動する。これは、専門家によく知られている逐次近似の技術によって決定されることが好ましい。
【００３７】
所望の周波数Ｆｎｏの値は位相同期ループＰＬＬを形成する構成要素の公称値の関数として選択される点に留意されたい。それによりＰＬＬの性能は最適となり、様々な構成要素の公称値は使用される製造技術に従って既知である。
【００３８】
ＰＬＬを所望の振動周波数Ｆｎｏに設定するためには、基準時間が必要とされる。公知の周波数Ｆｒｅｆの外部クロック周期ＣＬＫの信号ＲＥＦは基準時間として取られる。
【００３９】
方形波信号Ｖｓの周波数Ｆｓは所定の時間においてＰＬＬの固有振動周波数Ｆｎに等しい点に留意されたい。
【００４０】
また、方形波信号Ｖｓの周波数Ｆｓはこの入力クロック周波数Ｆｒｅｆよりも低い。実際に、ＰＬＬを安定させるために、基準周波数Ｆｒｅｆは固有振動周波数Ｆｎよりも、ひいては方形波信号の周波数Ｆｓよりもおよそ１０倍高い。その結果として、クロック信号ＲＥＦにおけるクロック周期Ｔｒｅｆの数Ｎｒｅｆは方形波信号Ｔｓの１周期の間にカウントされ、この数Ｎｒｅｆは所望の振動周波数Ｆｎｏに対応する周期の所望の数Ｎａｐｐ＝Ｆｒｅｆ／Ｆｎｏと比較される。
【００４１】
クロック周期Ｆｒｅｆのカウントされた数Ｎｒｅｆは所望の数Ｎａｐｐよりも小さい場合、換言すると、ＰＬＬは所望の周波数Ｆｎｏよりも高い固有振動周波数Ｆｎで振動する場合、電荷ポンプＣＰの電流Ｉｐは低減される。逆の場合には、電流Ｉｐは増大する。尚、固有振動周波数Ｆｎは電荷ポンプＣＰの電流Ｉｐの平方根に比例する。
【００４２】
基準周期Ｔｒｅｆの数はより大きな数の方形波信号Ｔｓの周期、従ってＰＬＬの振動Ｔｎに渡ってカウントすることができることは明らかであり、その方が有利である。実際に、方形波信号の周期Ｔｓと基準周期Ｔｒｅｆとの間の比率が１０に等しい場合、また方形波信号の５周期Ｔｓでカウントが行われた場合、５０分の１の精度の差分計算が実現され、即ち、１０分の１の精度の場合は２％で、または方形波信号の１周期Ｔｓのみが考慮される場合は１０％である。このようにしてカウントの精度が向上する。
【００４３】
論理回路ＬＯＧＩＣは専門家に知られている逐次近似論理手段を備えていることが好ましい。この逐次近似論理手段ＳＡＲ（図示せず）はＫビットのワードＳ＿ＭＯＴに基づいている。論理回路ＬＯＧＩＣによる比較の結果、即ちここでは基準周期Ｎｒｅｆの数を受信するたびに、逐次近似論理手段ＳＡＲはワードＳ＿ＭＯＴのＫビットの１つを１または０に設定する。周期Ｎｒｅｆの数が所望の数Ｎａｐｐよりも大きな場合、ループの振動周波数Ｆｎは所望の値Ｆｎｏよりも小さく、ワードＳ＿ＭＯＴの関連する電流ビットは１に設定され（それにより電流、またその結果として振動周波数Ｆｎが増大して所望の値に近づき）、次のビットが１に設定され、その後電流ビットに関連した重みによって電流Ｉｐが増大する。逆の場合には、関連する電流ビットは０に設定され、電流ビットに関連した重みによって電流が低下する。
【００４４】
Ｋビットに対して、論理回路はワードＳ＿ＭＯＴのそれぞれのビットにＫ反復のみを必要とし、反復はここでは方形波信号ＶｓのＫ周期Ｔｓまたは同様にＫ振動周期Ｔｎに対応する。従って、近似手段ＳＡＲは、計算された基準周期Ｎｒｅｆの数の関数として、Ｋビットのワードであるデジタル補正信号Ｓ＿ＭＯＴを生成し、Ｋは補正解決を決定するいくつかのステップを決定する。
【００４５】
この近似手段ＳＡＲは校正段階が実行されるメモリにＫ補正ビットを保持することも可能にする。その結果として、電荷ポンプＣＰがこれらのＫビットを入力として用い、それから補正信号を得ることが可能となる。従って、ＫビットのワードＳ＿ＭＯＴは電荷ポンプＣＰへ送られ、この電荷ポンプＣＰは前記ワードＳ＿ＭＯＴをアナログ信号に変換してＰＬＬのフィルタ電圧Ｖｆｉｌｔを補正する。この補正は、電圧Ｖｆｉｌｔに関連する周波数が所望の周波数Ｆｎｏに達するまで電荷ポンプＣＰで周期的に生成されるデジタル補正信号Ｓ＿ＭＯＴの機能とされているので、徐々に行われる。このようにして、このワードＳ＿ＭＯＴは、フィルタ電圧Ｖｆｉｌｔの、ひいては関連する固有振動周波数Ｆｎの正確な補正を決定することを可能にする。電荷ポンプＣＰはワードＳ＿ＭＯＴをアナログ補正電流に変換し、出力で対応する補正電圧を供給する点に留意されたい。
【００４６】
従って、論理回路ＬＯＧＩＣは以下のように実施可能なアルゴリズムで作動する。  
１．信号ＳＨＯＲＴおよびＤＩＳＣＨをハイ状態に設定し、電荷ポンプＣＰのビット＝１０００００に初期化する（Ｓ２およびＳ１は閉じられる）；
２．（フィルタＦＩＬＴを放電させるため）ｘｘｘマイクロ秒待機する；
３．信号ＤＩＳＣＨ（Ｓ２およびＳ１は閉じられる）をゼロにリセットする；
４．ＰＬＬが安定して振動するようにｙｙｙマイクロ秒待機する（正弦波信号の振幅は大きい）；
５．１までｎ＝Ｋ（ＳＡＲのビット数）とするために：
１．方形波信号Ｖｓの最初の立ち上がりと次の立ち上がりとの間（即ち、ＰＬＬの周期Ｔｎの間）のクッロク信号ＲＥＦの周期Ｎｒｅｆの数をカウントし、
２．次の立ち上がりまで、Ｎｒｅｆ＞Ｎａｐｐであれば、Ｓ＿ＭＯＴｂｉｔｓ［ｎ］＝１とし；
３．Ｓ＿ＭＯＴｂｉｔｓ［ｎ−１］＝１とする；
６．信号ＳＨＯＲＴをゼロ（Ｓ１は開く）に設定する；
７．（ＰＬＬを再び安定させるため）ｚｚｚマイクロ秒待機する；
８．校正終了信号ＣＡＬＤＯＮＥを１に設定する（校正の終了、動作モードへ戻る）。
【００４７】
第３のステージ３）において、校正、即ち固有振動周波数Ｆｎの補正が終了した時、ワードＳ＿ＭＯＴのすべてのビットは使用されており（内部カウンタ（図示せず）によってカウントされている）、ストップ信号ＣＡＬＤＯＮＥが論理回路ＬＯＧＩＣによって集積回路ＩＣの制御システムへ送られる。その後、校正が停止される。第１の割込み信号ＳＨＯＲＴはそれ以上送られず、ロウ状態に設定される。このようにして第２のスイッチＳ１は再び開かれ、集積回路ＩＣは動作モードへ戻る。さらに詳しくは、比較器ＣＯＭＰの動作は停止され、即ちオフにされる。従って、比較器ＣＯＭＰは使用されていない時は電力を消費せず、エネルギーの節約が可能となる。
【００４８】
校正段階は、集積回路ＩＣを内蔵する受信機の初期化またはパワーオンリセットのたびに行われると有利である点に留意されたい。これによって、パワーオンリセットの間に論理回路ＳＡＲのメモリから消去されるワードＳ＿ＭＯＴを再初期化することが可能となる。
【００４９】
さらに、受信機が動作していない、即ち基地局と通信を行っていない時、この校正段階は、その都度好ましくはおよそ１分の周期（プログラムしてもよい周期）で繰り返される点に留意されたい。これらの非通信の周期は移動体の通信コントローラ（図示せず）の受信機で把握されている。これによって、時間の経過に伴って適応し、回路ＤＥＶＩＣＥのオフセット電圧の変動を考慮に入れることが可能となり、前記電圧は時間の経過に伴う前記回路の構成要素の発展の関数、温度の関数等として変化する。
【００５０】
校正の一例が図２および３に示されている。この例において、ＰＬＬは１．８Ｖの供給電圧で動作する。
【００５１】
図２において、時間ｔ０の前、即ち動作モードでの校正段階の前は、フィルタＦＩＬＴの入力電圧Ｖｆｉｌｔは一定で、この例では０．９Ｖに等しい。
【００５２】
時間Ｔ０で、校正のスタート信号ＳＴＡＲＴＣＡＬが集積回路ＩＣによって起動され、信号ＳＨＯＲＴおよびＤＩＳＣＨが論理回路ＬＯＧＩＣによって発信される。第１のスイッチＳ１が閉じると、ＰＬＬが不安定になる。第２のスイッチＳ２も閉じ、第２の割込み信号ＤＩＳＣＨが再びロウ状態に設定される時間Ｔ１までフィルタ電圧Ｖｆｉｌｔは接地される。コンデンサＣ１およびＣ２は第２のスイッチＳ２で放電する。
【００５３】
数マイクロ秒、この場合には５マイクロ秒後、第２のスイッチＳ２が開く。これが開いた時点で、ＰＬＬは振動を開始し、定数０．９Ｖと比較して振幅が大きな正弦波信号Ｖｆｉｌｔを供給し、前記信号は０．２Ｖから１．５Ｖの間で振動する。明らかなように、大きな振幅は急速に安定する。図示された例において、フィルタ電圧Ｖｆｉｌｔの最大および最小値はそれぞれ０Ｖおよび１．８Ｖである。正弦波電圧はおよそ４０μｓの最後に安定し（第１のスイッチＳ１が最初に閉じた場合には、１ｍｓ後に安定した信号を得る）、従って０．４Ｖから１．４Ｖの間で振動する。
【００５４】
次に、比較器ＣＯＭＰが動作状態に切換えられる。それによって正弦波信号Ｖｆｉｌｔに対応する方形波信号Ｖｓを生成する。方形波信号Ｖｓはエンドバリュー０Ｖから１．８Ｖの間で変化する。その後前記方形波信号Ｖｓは論理回路ＬＯＧＩＣへ送られ、この論理回路ＬＯＧＩＣはワードＳ＿ＭＯＴを用いて連続的なステップで方形波信号Ｖｓの周波数Ｆｓに対して行うべき補正を決定して所望の周波数Ｆｎｏに到達する。
【００５５】
また、第２の割込み信号ＤＩＳＣＨの持続時間は全校正段階と比較すれば無視し得る時間、即ち数％であり、その間の時間にフィルタＦＩＬＴが放電するという点も留意されたい。
【００５６】
ワードＳ＿ＭＯＴの各ビットは電流Ｉｐの重みづけを示している。この例において、ワードは６ビットで形成されている。従って、この例においては、６ビットは各重み１／２、１／４、１／８、１／１６、１／３２、１／６４を有し、最上位のビットＭＳＢである第６ビットは最も大きな重み１／２を有している。校正の開始の前に、第６ビットは1に設定され、他のすべてのビットは０に設定される。第1の振動周期Ｔｎ１の間は、方形波信号Ｖｓの周期の数Ｎｒｅｆは所望の周期の数Ｎａｐｐよりも小さい。第６ビットは０に設定され、第５ビットは1に設定され、電荷ポンプＣＰの電流Ｉｐは変更される。ＰＬＬの振動周波数Ｆｎは電荷ポンプＣＰの電流の新たな値の関数として変化し、比較器ＣＯＭＰは対応する周波数Ｆｓの方形波信号Ｖｓを残す。
【００５７】
第２の振動周期Ｔｎ２の間も、方形波信号Ｖｓの周期の数Ｎｒｅｆは所望の周期の数Ｎａｐｐよりも小さい。第５ビットは０に設定され、第４ビットは1に設定され、電荷ポンプＣＰの電流Ｉｐは変更される。ＰＬＬの振動周波数Ｆｎは電荷ポンプＣＰの電流の新たな値の関数として変化する。比較器ＣＯＭＰは、６ビットすべてが正確に決定され且つＰＬＬが所望の周波数Ｆｎｏで振動する第６の振動周期Ｔｎ６まで、対応する方形波信号Ｖｓ．．．の周波数Ｆｓを残す。
【００５８】
以下の表はワードＳ＿ＭＯＴの６ビットを決定する例である。
【表１】
2005528033.tif 000006
【００５９】
ワードＳ＿ＭＯＴにおけるビットの数Ｋが大きいほど、ステップが小さくなり、その結果として校正の精度が増す点に留意されたい。
【００６０】
図３では、時間に対してプロットされたＰＬＬの振動周波数Ｆｎが示されている。この例においては、以下の値が考えられた。Ｆｒｅｆ＝２４ＭＨｚ、Ｎｒｅｆ＝１９７、所望のＦｎｏ＝２４．１０６／１９７＝１２１．８３ｋＨｚ。ポイントＡでの振動の安定（信号ＤＩＳＣＨが０にリセットされる）の後、逐次近似による計算を開始する。１５０μｓの後、逐次近似論理手段ＳＡＲのＫ反復に対応するポイントＢで、ＰＬＬの振動周波数Ｆｎが所望の周波数Ｆｎｏへ徐々に収斂して１２１．６９ｋＨｚに到達することが分かる。
【００６１】
校正が終了した時、時間Ｔ２で、論理回路ＬＯＧＩＣは信号ＳＨＯＲＴをロウ状態に設定し、集積回路ＩＣの制御システムへ校正終了信号ＣＡＬＤＯＮＥを送る。この信号ＳＨＯＲＴがロウ状態にリセットされると、第１のスイッチＳ１が再度開かれ、フィルタの抵抗Ｒ１が再びループＰＬＬの安定器としての役割を果たす。さらに詳しくは、校正終了信号はＰＬＬに対して動作モードへ戻ることができることを伝える。しかし、比較器ＣＯＭＰはそれ以上作動せず、フィルタの電圧Ｖｆｉｌｔは再び安定する、即ち一定になることが分かる。
【００６２】
図７に示された位相同期ループＰＬＬの第２の実施の形態によれば、ＰＬＬはもはやそのフィルタループＦＩＬＴに抵抗Ｒ１を備えていない。抵抗器Ｒ１は追加の電荷ポンプＣＰＡに置き換えられている。さらに詳しくは、位相同期ループＰＬＬの電圧制御発振器ＶＣＯは電圧電流変換器ＶＴＯＩおよび電流制御発振器ＣＣＯを備えている。
【００６３】
追加の電荷ポンプＣＰＡは前記第１の実施の形態の抵抗器Ｒ１と同一の安定化機能を有している。ループＰＬＬを安定させるために、この追加の電荷ポンプＣＰＡは電流ＩｐＡを電圧制御発振器ＶＣＯのノードへ直接注入する。追加の電流ＩｐＡが、図７に見られるように電圧電流変換器ＶＴＯＩと電流制御発振器ＣＣＯとの間に配置された接続ポイントへ送られる。
【００６４】
この時、位相同期ループＰＬＬを不安定にさせるためには、この追加の電荷ポンプＣＰＡからの電流ＩｐＡを断てば十分である。この目的のため、論理回路ＬＯＧＩＣは追加の電荷ポンプＣＰＡへ割込み信号ＳＨＯＲＴを送る。追加の電荷ポンプＣＰＡは、割込み信号ＳＨＯＲＴを受信した際に前記電荷ポンプＣＰＡの電流ＩｐＡを遮断する内部電流遮断回路（図示せず）を備えている。従って、位相同期ループＰＬＬを不安定にさせる第１の手段は、ここでは割込み信号ＳＨＯＲＴおよび追加の電荷ポンプＣＰＡの内部電流遮断回路である。この場合、第２のスイッチＳ２は第１のコンデンサＣ１と並列に接続され、校正手段ＣＡＬは第１のスイッチＳ１をもはや備えていない。
【００６５】
本発明の範囲は上述の実施の形態にのみ限定されるものではなく、本発明の趣旨および範囲から逸脱することなく変更および変形を行えることは明らかである。従って、図５に示されているように、二次フィルタの校正手段ＣＡＬ第２の構成によれば、第１のスイッチＳ１は第１のコンデンサＣ１と抵抗器Ｒ１との間で直列に接続されている。  
尚、ＰＬＬに備えられた二次フィルタはこの場合、図４に示された一次フィルタまたは図６に示された三次フィルタに置き換えられている点に留意されたい。
【００６６】
このようにして、図４では、第１のスイッチＳ１は抵抗器Ｒと並列に接続され、第２のスイッチＳ２は第１のスイッチＳ１の反対側で、フィルタのコンデンサＣと並列に接続されている。
【００６７】
図５では、第２のスイッチＳ２は第３のコンデンサＣ３と並列に接続され、第１のスイッチＳ１は抵抗器Ｒ１と並列にまたは第２の抵抗器Ｒ２と並列に接続されている。
【００６８】
実際には、０．１８μｍＣＭＯＳ技術のループＰＬＬを備える集積回路を使用してもよい点に留意されたい。その場合、スイッチＳ１およびＳ２はアナログＣＭＯＳ補完スイッチであり、比較器ＣＯＭＰは差動単一出力変換ステージに続くＮＭＯＳ対である。  
このようにして、本発明は以下に挙げる多くの利点を提供する。
【００６９】
第１に、本発明による校正方法は簡単である。これは、位相同期ループＰＬＬの各構成要素のパラメータの正確な測定に基づくものではなく、一定の困難を伴う各構成要素の変動を補償しようとするものではない。
【００７０】
さらに、常に提供される回路の外部クロック信号のみを基準とするこの方法では、追加の外部基準電流または電圧を提供する必要はない。従って、一方ではこのような電流および電圧を発生させるのに必要な外部回路を作成することが回避され、他方においては複雑な計算を利用することによってこのような電流および電圧を正確に測定することが回避される。
【００７１】
第２に、集積回路の校正手段は、小型で且つ集積回路のシリコン上であまり場所を取らないスイッチおよび比較器等の簡単なアナログ要素のみを使用するため、使い易い。
【００７２】
さらに、この校正手段は、動作していない時、即ち校正段階が作動していない時は電力を消費しない。
【００７３】
最後に、この校正方法は柔軟性があり、上述したようにフィルタの様々な構成および様々な動作周波数に容易に適応することができる。
【００７４】
本発明は携帯電話技術の分野のみに限定されず、他の分野、特に位相同期ループを必要とする集積回路を用いるすべての分野、例えばブルートゥース規格または通信プロトコルＬＡＮを画像化、テレビジョン等に利用する電気通信に関連する分野にまで及び得ることは明らかである。  
本文における参照符号は前記本文を限定するものではないと解釈すべきである。
【００７５】
”ｔｏ  ｃｏｍｐｒｉｓｅ”（備える）という動詞およびその活用は限定するもの、即ち前記動詞の後に記載された要素以外の要素のみならず、すでに前記動詞の後に記載され、冠詞”ａ”または”ａｎ”（１つの）の後に置かれた要素が複数存在することを除外するものではないと解釈すべきである。
【００７６】
ＩＣ回路について説明したが、本発明は集積回路でなくともよいどのような回路の場合にも関連する。
【図面の簡単な説明】
【００７７】
【図１】本発明による二次フィルタおよび関連する校正手段を備える位相同期ループの第１の実施の形態を概略的に示している。
【図２】位相同期ループおよび図１の校正手段によって管理されるデジタル信号を示している。
【図３】図１の位相同期ループのフィルタでの周波数変動を示す図である。
【図４】一次フィルタに適用される図１の校正手段の第１の構成を示している。
【図５】二次フィルタに適用される図１の校正手段の第２の構成を示している。
【図６】三次フィルタに適用される図１の校正手段の第１および第２の構成を示している。
【図７】位相同期ループおよび本発明による関連する校正手段の第２の実施の形態を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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