(57)【要約】本発明は、設計レベルにおける集積回路の耐静電放電（ＥＳＤ）強度をチェックする方法およびコンピュータプログラムプロダクトに関する。本発明は、集積回路のレイアウトを、１つまたはそれ以上のトランジスタの幾何学的配置および電気的特性値および材料特性値の少なくとも１つを定義するルールのセットに対して本質的に行うチェックを含み、そのチェックの結果の出力またはレポートの生成を含む。この方法はあらゆる設計レベルで完全なＩＣ設計レイアウトを自動的にチェックすることができる。代表的な設計は、ＥＳＤ保護レイアウト、設計ブロック、またはコンピュータＩＣ設計である。
2005538446.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）  集積回路のレイアウト内のパッドを識別するステップと、
（ｂ）  前記パッドに対してそのパッドに接続されたすべての拡散領域を識別するステップと、
（ｃ）  前記拡散領域のそれぞれに対して前記拡散領域に隣接する拡散領域との間の最小間隔距離が満足されているかどうかをチェックするステップと、
（ｄ）  特に前記チェックの結果が否定（ネガティブ）である時、出力またはレポートを生成するステップと、
（ｅ）  識別された他のすべての拡散領域に対して前記ステップ（ｃ）および（ｄ）を繰り返すステップと、
を備える、集積回路の耐静電放電強度をチェックする方法。
【請求項２】
（ａ）  前記パッドに対してそのパッドに接続されたすべてのホットノードを識別するステップと、
（ｂ）  前記レイアウトから、前記パッドを前記識別されたホットノードに接続するコンダクタの幅および長さを抽出するステップと、
（ｃ）  前記コンダクタの幅および長さ並びにプロセス固有値からＥＳＤ電圧を計算するステップと、
（ｄ）  計算されたＥＳＤ電圧が所定の最低ＥＳＤ電圧より高いかどうかをチェックするステップと、
（ｅ）  特に前記チェックの結果が否定である時、出力またはレポートを生成するステップと、
（ｆ）  識別されたホットノードを前記パッドに接続する他のコンダクタに対して前記ステップ（ｂ）ないし（ｅ）を繰り返すステップと、
をさらに備える、請求項１に記載の方法。
【請求項３】
ｊｆａｉｌを不良時の電流密度、Ｗをトランジスタ幅、Ｒを固有抵抗、幅、および長さから計算される直列抵抗、ＶＨを保持電圧として、予め定められる最低ＥＳＤ電圧が、
ｊｆａｉｌ * Ｗ * Ｒ − ＶＨ
となるように選択される、請求項２に記載の方法。
【請求項４】
決定された値が所定の電気値および材料特性の少なくとも一方を超えるかどうかをチェックするステップをさらに備える、請求項１ないし３のいずれか１項に記載の方法。
【請求項５】
プロセス固有値および材料特性値の少なくとも一方がテクノロジーファイルから取り出される、請求項１ないし４のいずれか１項に記載の方法。
【請求項６】
２つの拡散領域相互間の間隔距離に対する値、予め定められた最低ＥＳＤ電圧、不良時の電流密度、トランジスタ幅、固有抵抗、および保持電圧が前記テクノロジーファイルから取り出される、請求項５に記載の方法。
【請求項７】
回路の第１の型のトランジスタの幅と第２の型のトランジスタの幅との比が、予め定められまたは特定された値より小さいかどうかをチェックし、その結果が少なくとも否定的である時、出力を生成するステップをさらに備える、請求項１ないし６のいずれか１項に記載の方法。
【請求項８】
ゲートをパワーラインまたはパッドに接続するハードコネクションに対してチェックし、もし発見したら出力を生成するステップをさらに備える、請求項１ないし７のいずれか１項に記載の方法。
【請求項９】
ホットノードに接続され、および決定され実行された所定の型の拡散領域に対して、前記型の２つの拡散領域間に最小間隔距離が保持されているかどうかをチェックするステップをさらに備える、請求項１ないし８のいずれか１項に記載の方法。
【請求項１０】
電源パッドに通じるパスを通る電流密度が所定の限界内にあるかどうかをチェックするステップをさらに備える、請求項１ないし９のいずれか１項に記載の方法。
【請求項１１】
集積回路の任意の層がその層のチェックを回避するように指示できる、請求項１ないし１０のいずれか１項に記載の方法。
【請求項１２】
集積回路の構造における９０°コーナーに対してチェックするステップをさらに備える、請求項１ないし１１のいずれか１項に記載の方法。
【請求項１３】
１つのコーナーが所定サイズの非直線ポリゴンエッジとして識別される、請求項１２に記載の方法。
【請求項１４】
トランジスタコネクションの間隔距離が予め定められた要求を満足しているかどうかをチェックするステップをさらに備える、請求項１ないし１３のいずれか１項に記載の方法。
【請求項１５】
コンタクトと所定層との間の最小間隔距離に対してチェックするステップをさらに備える、請求項１ないし１４のいずれか１項に記載の方法。
【請求項１６】
コンピュータプログラムがコンピュータ上で実行された時、請求項１ないし１５のいずれか１項に記載のステップを実行するソフトウェアコード部を備えた、ディジタルコンピュータの内部メモリにロード可能なコンピュータプログラム。
【請求項１７】
コンピュータに集積回路のレイアウト中のパッドを識別させる、コンピュータで読出し可能なプログラム手段と、
コンピュータに、前記パッドに接続されたすべての拡散領域を前記パッドに対して識別させる、コンピュータで読出し可能なプログラム手段と、
前記拡散領域に対して、その拡散領域と隣接する拡散領域との間の最小間隔距離が満足されているかどうかを前記コンピュータにチェックさせる、コンピュータで読出し可能なプログラム手段と、
特に前記チェックの結果が否定である時、前記コンピュータに出力またはレポートを生成させる、コンピュータで読出し可能なプログラム手段と、
識別された他の拡散領域に対して、前記最小間隔距離が満足されているかどうかを前記コンピュータにチェックさせ、特にそのチェックの結果が否定である時、前記コンピュータに出力またはレポートを生成させる、コンピュータで読出し可能なプログラム手段と、
を備えた、コンピュータで使用しうるメディアに保存されたコンピュータプログラム。
【請求項１８】
請求項１ないし１５のいずれか１項に記載のステップを実行する、コンピュータで読出し可能なプログラム手段を備えた、コンピュータで使用しうるメディアに保存されたコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高価な再設計を回避するために設計段階において集積回路の耐静電放電強度（electrostatic discharge robustness）をチェックする方法、およびコンピュータプログラム（コンピュータプログラムプロダクト）に関する。
【背景技術】
【０００２】
集積回路、特に相補型金属酸化膜半導体（ＣＭＯＳ）技術における高感度回路は、静電放電（ＥＳＤ）によって引き起こされる損傷に対して保護されなければならない。ＥＳＤは２つの表面間の絶縁体を通して電圧破壊を引き起こすことがあるという重大性を持っており、その結果として、短絡の事態に至ることがある。これは集積回路のゲート酸化膜／拡散領域（diffusion）、メタル層、またはコンタクトに損傷を与えることがある。集積回路の突然の放電に先だって存在する静電帯電は通常、静電的に帯電される対象、例えば人体や機器との接触から生ずる。
【０００３】
ＥＳＤから保護するために、特別に設計された回路が通常、保護されるべき回路の基板上に集積される。危険な電流または電圧の放電が起こって低インピーダンス状態となった時、保護対象回路の感応エリアを保護状態に保つために、保護回路が活性化される。
【０００４】
ＥＳＤまたは電気的過大ストレスのために現場で不良を生じた集積回路デバイスを改修または交換のために必要とする大きな資本投資およびその困難性は、ＥＳＤおよび電気的過大ストレス（ＥＯＳ）に対するロウバスト性（強靱性）に関する集積回路設計の自動化されたチェック方法に対する必要性を強調してきた。
【０００５】
Bassらの米国特許第６０８６６２７号の明細書には自動ＥＳＤ保護レベル検証方法が開示されている。第一に、チップパッド、Ｉ／Ｏセル、およびＥＳＤ保護デバイスを識別することによって設計が検証される。それらの構造部分間の接続がチェックされる。不適当な接続が断路状態となった時、次のチェックで発見されるように、ＥＳＤ保護デバイスおよびチップパッドおよびＩ／Ｏセル相互間の配線が縮小（シュリンク）される。最後に、ガードリングに対する接続がチェックされる。パワー経路が同様にしてチェックされる。メタルワイヤが最小幅より広いかどうかが検証され、ビアからの直列抵抗が最大許容抵抗値を超えていないかどうかがチェックされる。設計レベル間の物理的間隔距離がチェックされ、ダイオードエリアが不良電源ユニットエリアに対して比較される。プログラムが電源とアースラインの幅をもチェックする。しかし、数多くの不良、特にＥＳＤまたは拡散領域（diffusion）間の限界的間隔距離によって生ずるバッファトランジスタの損傷がチップエリア全体にわたって検出されることはない。ＥＳＤ損傷は保護エリア内で起こるばかりでなく、保護エリア外でも起こるので、ＥＳＤ不良の改修理由が回避できるかどうかは確かでない。
【０００６】
本発明の一般的な意図は、すべてのＣＭＯＳプロセスで動作するように一般的なＣＭＯＳであるＣＭＯＳ回路ブロック用のＥＳＤチェックツールを開発し設計することにある。
【０００７】
このツールの焦点は新しいチップ設計が完了する前に活性回路をチェックすることであり、それにより新しいチップ設計のＥＳＤ不良のリスクを最小化することである。より詳細には、このツールは可視強調型の限界的なレイアウトすなわち設計における限界的なスポットに向けられており、改良または改修を取扱い、またはそれらを目的とするものではない。言い換えれば、構造全体がチェックされる。
【０００８】
複数の耐ＥＳＤ型コンポーネントが組み合わされたり接続されたりしたとしても、耐久型コンポーネントが１つずつチェックされ、しかもそれらが一緒に動作するシステム内ではチェックされないので、ＥＳＤ問題はなお生成しうる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって本発明の目的は、レイアウト全体のＥＳＤ不良のリスクを最小化しうる耐静電放電強度に関して集積回路をチェックする方法およびコンピュータプログラム（コンピュータプログラムプロダクト）を提供することである。
【００１０】
本発明による方法のさらなる目的および特別な目的は回路中のトランジスタのレイアウトのチェックを含むことである。
【課題を解決するための手段】
【００１１】
これらの目的は方法の請求項による特徴を備えた、集積回路の耐静電放電強度をチェックする方法によって解決される。
【００１２】
要するに本発明による集積回路の耐静電放電強度をチェックする方法は次のステップ１ないし５を備えるものとする。すなわち、
１．  集積回路のレイアウト内のパッドを識別するステップと、
２．  パッドに対してそのパッドに接続されたすべての拡散領域を識別するステップと、
３．  拡散領域のそれぞれに対して拡散領域に隣接する拡散領域との間の最少間隔距離が満足（ｆｕｌｆｉｌｌ）されているかどうかをチェックするステップと、
４．  特にチェックの結果が否定である時、出力またはレポートを生成するステップと、
５．  識別された他のすべての拡散領域に対して上記ステップ３および４を繰り返すステップと、
がそれである。
【００１３】
本発明によるコンピュータプログラムプロダクトはコンピュータの内部メモリに内にロードすることができ、そのプロダクトがコンピュータ上で実行された時、耐静電放電強度のための集積回路をチェックする上記方法のステップを実行するためのソフトウェアコード部分を備える。
【００１４】
コンピュータで使用しうるメディアに保存された本発明によるコンピュータプログラムプロダクトは、コンピュータに集積回路のレイアウト中のパッドを識別させる、コンピュータで読出し可能なプログラム手段と、コンピュータに、パッドに接続されたすべての拡散領域をパッドに対して識別させる、コンピュータで読出し可能なプログラム手段と、拡散領域に対して、その拡散領域に隣接する拡散領域との間の最小間隔距離が満足されているかどうかをコンピュータにチェックさせる、コンピュータで読出し可能なプログラム手段と、特にチェックの結果が否定である時、コンピュータに出力またはレポートを生成させる、コンピュータで読出し可能なプログラム手段と、識別された他の拡散領域に対して、最小間隔距離が満足されているかどうかをコンピュータにチェックさせ、特にそのチェックの結果が否定である時、コンピュータに出力またはレポートを生成させる、コンピュータで読出し可能なプログラム手段と、を備える。
【００１５】
本発明による方法はさらなる次のステップを備えることができる。すなわち、
１．  各パッドに対してパッドに接続されたホットノードを識別するステップと、
２．  レイアウトから、パッドを識別されたホットノードに接続するコンダクタの幅および長さを抽出するステップと、
３．  コンダクタの幅および長さ並びにプロセス固有値からＥＳＤ電圧を計算するステップと、
４．  計算されたＥＳＤ電圧が所定のＥＳＤ電圧より高いかどうかをチェックするステップと、
５．  特に前記チェックの結果が否定である時、すなわち最低ＥＳＤ電圧より高くなかった時、出力を生成するステップと、
６．  識別されたホットノードをパッドに接続する他のコンダクタに対して上記２ないし５のステップを繰り返すステップと、
がそれである。
【００１６】
与えられた構造に対するＥＳＤ電圧ＶＥＳＤ′は、
ＶＥＳＤ′＝jfail * Ｗ * Ｒ−ＶＨ
となるように選択される。ここで、jfailは不良時の電流密度、Ｗはトランジスタ幅、Ｒは固有抵抗、幅、および長さから計算される直列抵抗、ＶＨは保持電圧である。
【００１７】
本発明の他の実施態様においては、予め決定された電気値または所定の材料特性値が遵守されているかどうかがさらにチェックされる。
【００１８】
本発明のさらなる実施態様においては、チェックのために必要なプロセス固有値および構造形態をテクノロジーファイルに記憶させたりそこから取り出したり、または他の適当な形でチェックするのに用いられる。
【００１９】
好ましくは、２つの拡散領域間の最低間隔距離に対する値、予め定められた最低ＥＳＤ電圧、不良時の電流密度、トランジスタ幅Ｗ、固有抵抗、および保持電圧がテクノロジーファイルから取り出される。
【００２０】
本発明のさらなる実施態様においては、チェックされる回路の第１設計ルールの所見が決定される。このルールは、バッファ回路の第１の型のすべてのトランジスタ幅と第２の型の１つのトランジスタ幅との比が所定値より小さいかどうかを特定する。
【００２１】
本発明のさらなる実施態様においては、チェックされる回路の第２設計ルールの所見が決定される。このルールによれば、２つの電源ラインに接続されたトランジスタが検索され、条件ＶＥＳＤ＜jfail * Ｗ * Ｒ−ＶＨが満たされているかどうかがチェックされる。ここで、ＶＥＳＤは最高許容ＥＳＤ電圧、jfailは不良時の電流密度、Ｗはトランジスタ幅、Ｒは直列抵抗、ＶＨは保持電圧である。
【００２２】
本発明のさらなる実施態様においては、チェックされる回路内の第３ルールの所見が決定される。この第３設計ルールはトランジスタゲートがパワーラインまたはパワーパッドに低インピーダンス接続されてはならないことを決定するものである。
【００２３】
本発明のさらなる実施態様においては、チェックされる回路内の第４設計ルールの所見が決定される。この第４設計ルールによれば、ホットノードに接続される型の拡散領域に対してサーチがなされ、この型の２つの拡散領域間の最小間隔距離が保持されているかどうかがチェックされる。
【００２４】
特許請求の範囲から明らかなように本発明には幾つかのさらなる実施態様が存在する。そこでもさらなる幾つかのルールの所見が決定される。
【００２５】
第５ルールによれば、電源ないし電源パッドに通じるパスを通して流れる電流の最大電流密度に対するチェックが行われる。電流密度はさらに、回路ブロックを流れる最悪ケースのＥＳＤ電流より小さいかどうかがチェックされる。
【００２６】
集積回路の「非チェックエリア層」（ｏｋ層）はこのチップエリアのチェックを避けるためにマークされるようにすることもできる。
【００２７】
第６ルールによれば、チップのＥＳＤ限界エリア内に９０°コーナーが存在するかどうかに関して、設計が調査される。非直線多角形エッジが発見された時は、コーナーもチェックされる。
【００２８】
第７ルールによれば、集積回路内のトランジスタの接続部の間隔距離がＥＳＤ限界設計に関して調査される。
【００２９】
第８ルールによれば、コンタクトと層との間に所定の最小間隔距離が保持されているかどうかが調査される。
【００３０】
最後に、トランジスタのコンタクトアレイのコンタクトが適切なやり方で配置されているどうかがチェックされる。
【００３１】
本発明の方法は、定義による保護装置であろうとなかろうと、それには関係なく、ＥＳＤに適したルールに従って全体設計をチェックする。
【発明を実施するための最良の形態】
【００３２】
次に図面を参照して本発明をさらに説明する。図は幾つかのチェックされる回路を示すものである。
【実施例１】
【００３３】
本発明による集積回路の耐静電放電強度をチェックする方法は、集積回路のレイアウトを１つまたはそれ以上のルールに従って、１つまたはそれ以上のトランジスタ固有の特定の幾何学的数値が保持されているかどうかについてチェックする。それらがもし保持されていない場合には、レポートが生成される。
【００３４】
ホットノードの幾つかのクラスは、異なる電源、および異なる種類の入力、出力、およびＩＯパッドとして区別されなければならない。以下において、ホットノードという表現を統一的に用いることにする。もし区別が必要な時は、適宜、適当な場所で注釈する。
【００３５】
ホットノードの各ペアに対して、ＥＳＤストレス中にそれらの間に起こりうるＥＳＤ電圧ＶＥＳＤが決定されるべきものとし、それは、テクノロジーファイル内に入力として与えられているものとする。このパラメータＶＥＳＤはＥＳＤ保護ネットワークコンセプトに決定される。テクノロジーファイルパラメータＶＥＳＤは回路固有である。
【００３６】
次に本発明による方法によって用いられうるルールについて説明する。本発明の方法において次に説明されるルールの幾つかまたはすべてが用いられる。
【００３７】
バッファルール
図１に示されているバッファは、ホットノードの各対の間に、ｐチャネル金属酸化物半導体トランジスタ（ｐ型ＭＯＳＴ）およびｎチャネル金属酸化物半導体トランジスタ（ｎ型ＭＯＳＴ）が直列に接続されたものである。図１のホットノードはＶＤＤ，ＶＳＳ，ＶＤＤＨおよびＶＳＳＨで示されている。
【００３８】
プロセスパラメータ、保護コンセプト、および関係するホットノードの種類に応じて、限界バッファ番号ｂｃｒｉｔが決定され、テクノロジーファイルに導入される。このツールは図から値ＷＰｔｏｔ、ＷＮｓｉｎｇｌｅ、ＬＮｍｉｎ、およびＬＮを抽出し、バッファ値ｂを、
【数１】
2005538446.tif 000003
として計算する。ここで、
ＷＰｔｏｔ        ＝総ｐチャネルトランジスタ幅  
ＷＮｓｉｎｇｌｅ  ＝ｎチャネルトランジスタの最短フィンガの幅
ＬＮｍｉｎ        ＝ｎチャネルトランジスタ最短長さ（プロセスによる）
ＬＮ              ＝ｎチャネルトランジスタ長さ
である。
【００３９】
バッファ値ｂが限界バッファ番号ｂｃｒｉｔより小さいかどうかがチェックされる。もし小さくなければ、その場合、不良メッセージが生成される。
【００４０】
低電圧バッファおよび高電圧バッファが共に、本発明の方法またはツールによってチェックされる。
【００４１】
ホットｎ型ＭＯＳＴに対するルール
ホットｎ型ＭＯＳＴは２つのホットノードを接続するｎ型ＭＯＳＴである。これは図２に示されている。ｎチャネルＭＯＳトランジスタが十分に保護されているか、またはされていないかを決定するルールがチェックツール内で実行され得る。
【００４２】
良好なメタルコネクション等、代表的な間隔距離に対するプロセス固有ＥＳＤレイアウトルールを満足しているかどうかに応じて、２つの異なる不良電流密度jfail stdおよびjfail esd applyがテクノロジーファイルに記入される。電流密度は通常、ｍＡ／μｍで与えられる。
【００４３】
ツールが条件、
ＶＥＳＤ＜ｊｆａｉｌ・ＷＮｓｉｎｇｌｅ・Ｒｓｅｒｉｅｓ − ＶＨ
が満足されているかどうかをチェックする。ここで、
Ｒｓｅｒｉｅｓ    ＝直列抵抗
ＶＨ              ＝保持電圧
である。なお、jfail stdおよびjfail esdは、トランジスタがチェックのために使用可能もしくは使用される２つの電流レベルを特徴づけるjfailに対する２つの値である。
【００４４】
ホットｐ型ＭＯＳＴに対するルール
ホットｐ型ＭＯＳＴに対するルールは上述のホットｎ型ＭＯＳＴに対するルール同様である。
【００４５】
ゲートに対するルール
図３ａ，３ｂ，３ｃおよび３ｄに示すようにゲートからの電源ラインまたはパッドに至る、いかなるハード配線もあってはならない。つまり、図３ａに示すようなｎチャネルＭＯＳトランジスタのゲートとＶＤＤとの間の配線、および図３ｂに示すようなｐチャネルＭＯＳトランジスタのゲートとＶＳＳとの間の配線は許されない。また、図３ｃに示すように、ｎチャネルＭＯＳトランジスタのドレインが同時にＶＤＤに接続される場合、そのトランジスタのゲートとＶＳＳとの間の配線も許されず、さらに、図３ｄに示すように、ｐチャネルＭＯＳトランジスタのドレインが同時にＶＳＳに接続される場合、そのトランジスタのゲートとＶＤＤとの間の配線も許されない。
【００４６】
直列抵抗Ｒｓｅｒｉｅｓは例えば５ｋΩより大きくなければならない。ツールは、上述の禁止された構成が生じているかどうかをチェックする。
【００４７】
ホットｎ＋拡散領域に対するルール
ホットｎ＋拡散領域は図４に示されているホットノードに接続されたｎ型拡散領域である。ツールは、次の項目についてチェックする。すなわち、
１．  ホットｎ＋拡散領域：
電圧ΔＶｈｏｔはテクノロジーファイルに記入された拡散接合部ブレークダウン電圧ＶＢＤ  ｎ＋の電圧ＶＢＤより低くなければならない。ここで、
ΔＶｈｏｔ＝Ｖｈｏｔ ｕｐｐｅｒ−Ｖｈｏｔ ｌｏｗｅｒ
ここで、
Ｖｈｏｔ ｕｐｐｅｒは最高電位、
Ｖｈｏｔ ｌｏｗｅｒは最低電位
である。
【００４８】
拡散領域がパワードメインにおけるトランジスタのドレインを形成している場合、電圧ＶＢＤ ｎ＋ｄｒａｉｎすなわち、仕様書で与えられる異なるドレイン接合部ブレークダウン電圧値またはゲート酸化物ブレークダウン電圧値が適用される。
【００４９】
２．  異なるホットノードに接続された２つのホットｎ＋拡散領域の間隔距離は第１最小間隔距離値Ｘ１より大きくなければならない。
【００５０】
３．  もし異なるホットノードに接続されたホットｎ＋拡散領域間にシングルガードバンドが存在する場合は、修正された間隔距離ルールが適用される。ｎ＋/ｎ＋拡散領域間隔距離が第２最低間隔Ｘ２より大きいかどうかがチェックされる。
【００５１】
４．  もし異なるホットノードに接続されたホットｎ＋拡散領域間にダブルガードバンドが存在する場合は、さらに修正された間隔距離ルールが適用される。ｎ＋/ｎ＋拡散領域間隔距離が第３最低間隔Ｘ３より大きいかどうかがチェックされる。
【００５２】
５．  ｎ＋ウエルがプロセスで利用可能なら、それをｎ＋拡散領域の下に置く。
【００５３】
ツールまたは方法は図５に示されているようにシングルガードバンドを認識することができ、また図５に示されているようにダブルガードバンドを認識することができる。両者については次に説明する。この方法では上記のルールをチェックするために両者を認識する。
【００５４】
シングルガードバンドまたはガードリングは、基板の電源電圧たとえばＶＳＳに接続された基板のドーピング極性と共に拡散領域のしま（ストライプ）として定義される。
【００５５】
ダブルガードバンドは、基板の電源電圧たとえばＶＳＳに接続された基板のドーピング極性と共に拡散領域ＳＤ１のしま（ストライプ）として定義され、またブロックに用いられている基板に接続されたものとは異なる極性の最高電源電圧に接続された、逆極性の最高電源電圧に接続された基板とは逆極性の拡散領域ＳＤ２の並列ストライプとして定義される。
【００５６】
ホットｐ＋拡散領域に対するルール
ホットｐ＋拡散領域に対するルールは、上記のホットｎ＋拡散領域に対するルールと同様である。したがって本発明による方法は適切に働く。
【００５７】
電流密度に対するルール
ＥＳＤ電流パスは、テクノロジーファイルに記入されるべき特定の電流密度限度を超えてはならない。記入されるべきパラメータのリストは、
Jmi           ＝メタル層ｉでの電流密度
ＩＣＯ      ＝コンタクトホールごとの電流
ＩＶＩＡｉ  ＝ビアｉごとの電流
を含む。
【００５８】
これは２つのステップからなっている。第１に、回路ブロック内へと流れる最悪ケースＥＳＤ電流ＩＥＳＤが決定される。第２に、ＥＳＤ電流ＩＥＳＤのすべてのパスが電源パッドに通じなければならない。このパスの各セクションに対して、それを通って流れるすべてのＩＥＳＤの和が求められ、電流密度基準がチェックされなければならない。
【００５９】
ＥＳＤ電流ＩＥＳＤの決定のために、２つの方法または変形例が提案される。すなわち、
変形例Ａ：
関係式：
【数２】
2005538446.tif 000004
を用いる。ここで、
ＶＨ             ＝スナップバックにおけるｎ型ＭＯＳＴの保持電圧
Ｒｓｅｒｉｅｓ   ＝ｎ型ＭＯＳＴに直列の抵抗
である。
【００６０】
ｐチャネルＭＯＳトランジスタがｎチャネルＭＯＳトランジスタに直列に接続されている一般的なケースでは、Ｒｓｅｒｉｅｓは、
【数３】
2005538446.tif 000005
として決定されうる。ここで、
ＶＤ    ＝ドレイン電圧
ＶＧ    ＝ゲート電圧
である。
【００６１】
ＥＳＤ電流ＩＥＳＤは、最悪ケースパラメータに対するトランジスタモデルを用いて決定される。最悪ケースパラメータというのは、最低シート抵抗および高速トランジスタパラメータのことを意味する。
【００６２】
トランジスタモデル使用を回避する第２の方法が変形例Ｂである。すなわち、すべてのｎ型ＭＯＳＴがスナップバックの状態にあり、不良jfailの電流密度制限値を通流すると仮定する。
【数４】
2005538446.tif 000006
【００６３】
これは、もちろん最悪ケースの推定値である。どの方法を実行する必要があるかを決定する前に、２つの方法の違いがどの程度大きいかの幾つかの代表的な例についてチェックしておく必要がある。
【００６４】
「ｏｋ層」オプション
予期しない難しい状況の処理を可能とするために、ツールはある一定のエリアをチェックしないチェックツールを見分ける「ｏｋ層」オプションを提供することができる。この「ｏｋ層」は、ＥＳＤ専門家によるマニュアルチェックの後にレイアウト上に置かれる。それはレイアウトがタッチされると、直ちに自動的に見えなくなる。
【００６５】
このオプションの「ｏｋ層」によって、ある一定のチップエリアまたは構造部が隠されうる。
【００６６】
メタル下の多角コーナー
テクノロジーファイルには多角形シリコンラインの９０°コーナーがホットメタル層１の下で許容されるかどうかが記入される。
【００６７】
電流伝送拡散領域のメタルコネクション
図７に示されているようなトランジスタのメタルコネクションは、一定の電圧限度ΔＶｃｒｉｔを超える電圧降下を回避するために十分幅広でなければならない。この値はテクノロジーファイルにパラメータとして保存される。
【００６８】
もし、
【数５】
2005538446.tif 000007
ならば、ツールがチェックする。ここで、
Ｗｈｅａｄ      ＝  抵抗ヘッドの幅
Ｒｓｑ，ｍａｘ  ＝  平方当たりの抵抗
ｄｈｅａｄ      ＝  抵抗ヘッドの長さ
である。
【００６９】
ホット拡散領域のラウンドコーナー
図８にラウンドコーナーが示されている。実効線ＡＬがコンタクトＣＯに沿って走っている。プロセス限界の最小寸法Ｄ１，Ｄ２，Ｄ３がテクノロジーファイルパラメータによって明示されている。Ｄ１はコンタクトＣＯの左端から左側実効線ＡＬまでの正確な距離（第１距離）、Ｄ２はコンタクトＣＯの下端から実効線ＡＬまでの正確な距離（第２距離）、Ｄ３はコンタクトＣＯの左下端から斜めに走る実効線ＡＬまでの正確な距離（第３距離）である。最小距離minは２つのコンタクトＣＯ相互間の最小距離である。
【００７０】
図８において、Ｘ１はある層から同種の隣接層までの最小間隔距離である。例えば、最小ｎ＋／ｎ＋拡散領域の間隔距離である。
【００７１】
本発明による方法によって、次のようなチェック結果が得られる。すなわち、
・  もし、距離ｄ１が最小距離Ｄ１より長い場合、例えば、＝２ * Ｄ１（最小レイアウトルール）であって、この最小距離Ｄ１はプロセスによって与えられる。
・  もし、距離ｄ２が最小距離Ｄ２より長く、かつＤ２が最小距離Ｄ１より長い場合、例えば、＝３ * Ｄ２（最小レイアウトルール）であって、この最小距離Ｄ２はプロセスによって与えられる。
・  もし、距離ｄ３が最小距離Ｄ３より長く、かつＤ３が最小距離Ｄ１より長い場合、例えば、＝３ * Ｄ３（最小レイアウトルール）であって、この最小距離Ｄ３はプロセスによって与えられる。
【００７２】
図９に示されている電流伝送拡散領域上のコンタクトアレイは最小限のコンタクト対コンタクト間隔距離を持っていなければならず、オプションの電流の流れを許容するためにそれらの対応部分に相対向して配置され、ＥＳＤトランジスタに対して他の間隔距離ルールに従う。
【００７３】
さらなるＥＳＤ間隔距離ルールを次に示す。すなわち、
１．  ドレインコンタクトまでの距離SIPROT  ＝最小設計ルール
２．  拡散領域上方のオーバーラップSIPROT  ＝プロセス依存
３．  拡散領域とゲートとの間の間隔距離    ＝プロセス依存
４．  ゲート長さ                          ＝プロセス依存
５．  ゲート上部のオーバーラップSIPROT    ＝プロセス依存
６．  ソースコンタクトまでの距離SIPROT    ＝最小設計ルール
【００７４】
ドーナツ構造
ドーナツ構造というのはリング状保護構造のことである。ＥＳＤ保護装置としてドーナツ構造を適当な方法で処理する方法が発見されていない状況のもとで、そのような構造はまさにこのツールによって検出され可視的に強調される。コーナーを検出する方法は有効に作用しているどのような非直線多角形エッジに対してもチェックすべきである。ＥＳＤ専門家はそれらをマニュアル操作でチェックし、その上方に「ｏｋ層」を配置する。
【００７５】
ＥＳＤ層
この層は耐ＥＳＤ保護装置に対して適用され、または除外されなければならず、対応するルールは特別プロセスに対してテクノロジーファイルで定義されなければならない。このような層はＥＳＤインプラント、ＳＩＰＲＯＴ、およびＬＤＤＰＲＯＴである。ＥＳＤインプラントは耐ＥＳＤ強度を増大させる特別インプラントである。ＳＩＰＲＯＴは非シリコン領域であり、ＬＤＤＰＲＯＴは非ドーピングドレイン領域である。
【００７６】
ガードバンド
ホットｎ＋拡散領域に対するガードバンドとして次の拡散領域が考えられる。なおホットｐ＋拡散領域に対しては、極性が反転される。
・  ポテンシャルローに接続されたホットｎ＋拡散領域
・  ＶＳＳに接続されたシングルガードバンドｐ＋拡散領域
・  ＶＤＤに接続された第２ガードバンドｎ＋／ｎウエル
・  ポテンシャルハイに接続されたホットｎ＋拡散領域
【００７７】
ガードバンドテクノロジーが図１０に示されている。ガードバンドＧＢは、分離されるべき２つのホット拡散領域ＨＤ１およびＨＤ２の間で、すべてのビューラインＶＬによって画定されるエリアをカバーし、オーバーラップさえしなければならない。必要とされるオーバーラップＬｍａｘの最小量、およびガードバンドｄｍａｘにおけるギャップの許容サイズはテクノロジーファイルに記載されていなければならない。
【００７８】
図１１に、本発明による方法のフローチャートが示されている。初めにレイアウトファイル、例えばＧＤＳ２ファイルがチェックツールに割り当てられる。ルールの番号ｎのためのカウンタが１にセットされ、パッドの番号ｍのためのカウンタも１にセットされる。値ｎｍａｘはルールの最大番号であり、値ｍｍａｘはパッドの最大番号である。さて、パッド番号ｍ＝１に対して第１ルールが満足されているかどうかがチェックされる。このチェックのために必要なプロセスの固有パラメータはテクノロジーファイルから取り出され、他方、幾何学的値がレイアウトファイルから抽出される。チェックの結果、条件が満足されていなければ、レポート、警告、または不良メッセージが生成される。次にカウンタｍがインクリメントされ、パッド番号ｍ＝２に対して同じ手順が繰り返される。最後のパッドがチェックされた後、ルールカウンタｎがインクリメントされ、第２ルール（ｎ＝２）が満足されているかどうかがチェックされ、ルールが満たされていなければ、再びレポートが生成される。このステップは、すべてのルールがチェックされるまで繰り返される。特殊用途に応じて、いずれかのルールがルールチェッカーで実行される。
【００７９】
図１１ａは、図１１に示されている本発明による方法のフローチャートの一部を、第１チェックルール（例えば、ルール番号ｎ＝１）に関して詳細に示すものであり、次のステップ１ないし５を備えている。すなわち、
１．  各パッドに対して、パッドに接続されている拡散領域を識別する。値ａｍａｘはパッドに接続されている、識別された拡散領域の番号である。
２．  パッドに接続されている各拡散領域に対して拡散領域番号ａ＝１から始まるチェックを行い、パッドに接続されている拡散領域と隣接する拡散領域との間で最小間隔距離が満足されているかどうかが確認される。
３．  満足されていなければ、出力、特にレポートの生成が行われる。
４．  拡散領域番号ａをインクリメントする。
５．  識別されたすべての拡散領域に対し、値ａｍａｘに達するまでステップ２ないし４を繰り返す。
【００８０】
このルールは拡散領域の周りの間隔距離、たとえばガードバンドまでの間隔距離をチェックするのに用いることができる。
【００８１】
図１１ｂは、図１１に破線でブロックとして示した本発明による方法のフローチャートの一部を、第２チェックルール、例えば、ルール番号ｎ＝２に関して詳細に示すものである。Ｂ部は図１１ａのＡ部の代替部である。
【００８２】
次のステップ１ないし６が実行される。すなわち、
１．  パッド番号ｍを有するパッドに対して、そのパッドに接続されているホットノードが識別される。ホットノードが存在しなければ、パッド番号がインクリメントされ、パッド番号ｍ＝ｍ＋１のパッドに対して、そのパッドに接続されているホットノードが識別される。
２．  レイアウトファイルから幾何学的データ、すなわちパッドをホットノードに接続するメタルコネクションの幅および長さが抽出される。
３．  テクノロジーファイルから取り出される幅、長さ、およびプロセス固有値から、直列抵抗ＲｓｅｒｉｅおよびＥＳＤ電圧が計算される。
４．  その後、計算されたＥＳＤ電圧が、同様にテクノロジーファイルから取り出される最低ＥＳＤ電圧より高いかどうかがチェックされる。
５．  最低ＥＳＤ電圧より高くなければ、出力が生成される。
６．  識別されたホットノードをパッドに接続しているそれらのメタルコネクションに対してステップ１ないし５が繰り返される。
【００８３】
このルールはホットｎ型ＭＯＳＴの耐ＥＳＤ強度をチェックするために用いられる。
【００８４】
本発明による方法によって、次のような損傷（ダメージ）を検出することができる。しかしながら、このリストは単に説明のためにのみ用いられるものであって、本発明はこの例に限定されるものではない。
【００８５】
ここでは、本発明によるＥＳＤチェックルールをどのようにして処理するかを示すために、ＥＳＤ問題の幾つかのレイアウトが分析される。
【００８６】
例１
ｎ型ＭＯＳＴにおいて損傷を伴う不良を生じたアナログ回路バッファ
レイアウト
６×ｎ型ＭＯＳＴフィンガ、ＷＮｓｉｎｇｌｅ＝２２μｍ
１２×ｐ型ＭＯＳＴフィンガ、Ｗｐｔｏｔ＝４０８μｍ、ＬＮ＝０．５μｍ
このプロセスにおけるＬＮｍｉｎは０．５μｍ
このプロセスに対する限界バッファ係数ｂｃｒｉｔ＝５
であり、バッファ番号ｂは、
【数６】
2005538446.tif 000008
である。
【００８７】
これは、ＥＳＤ問題が本発明による方法によって発見されることを示すものである。
【００８８】
例２
図１２に示されている特別なＩ／Ｏパッドセルに依存するソフトドレイン接合部損傷を伴う不良を生じた出力部
パラメータＶＨｎ型ＭＯＳＴ＝５Ｖ、ＬＳＩＰＲＯＴ＝５μｍ、結果的に、
Ｒｓｅｒｉｅｓ＝６Ωがテクノロジーファイルから取り出される。
第１ステップ：ＥＳＤレイアウトｏｋ ＞ｊｓｓｂ＝１０ｍＡ／μｍ
第２ステップ：ホットｎ型ＭＯＳＴに対するルールをチェックする。
ＶＥＳＤ ＜ ｊｆａｉｌ・ＷＮｓｉｎｇｌｅ・Ｒｓｅｒｉｅｓ − ＶＨ
１０Ｖ＜１０ｍＡ／μｍ * ４４μｍ * ６Ω＋５Ｖ＝７．６Ｖ
このようにして、ルールが満足されない。
【００８９】
Ｒｓｅｒｉｅｓｍｉｎ＝１４．３Ω（レイアウト幾何学値、およびポリゴン抵抗に対する最小仕様シート抵抗値から導出される）を加算することによって、Ｒｓｅｒｉｅｓｔｏｔ＝２０．３Ωの場合、
ＶＥＳＤ ＜ ｊｆａｉｌ・ＷＮｓｉｎｇｌｅ・Ｒｓｅｒｉｅｓ − ＶＨ
１０Ｖ＜１０ｍＡ／μｍ * ４４μｍ * ２０．３Ω＋５Ｖ＝１３．９Ｖ
ＥＳＤルールが満足される。
【００９０】
例３
ＬＣＤドライバの充電ポンプ制御回路における不良トランジスタが損傷を受け、ゲート酸化物がブレークダウンした。この回路は図１３に示されている。
テクノロジーファイルによって与えられるＥＳＤ電圧ＶＥＳＤ：
ＶＥＳＤＶＳＳ２＝５Ｖ
ＶＥＳＤＶＤＤ＝１５Ｖ
【００９１】
テクノロジーファイルからも次のブレークダウン電圧パラメータＶＢＤが取り出されうる。：
ＶＢＤｎ＋ｄｒａｉｎ＝１２Ｖ（ここでは、最低ドレイン接合部ブレークダウン電圧が取り出されなければならない）。ΔＶｈｏｔ＜ＶＢＤが満足されれているかどうかがチェックされる。
１０Ｖ＜１２Ｖが「真」なので、このルールは満足されれている。
【００９２】
例４
図４に示されている限界バッファ構造が不良になった、との想定である。ホットｎ＋拡散領域相互間の間隔距離をチェックした後、この間隔距離が小さすぎることが分かったとする。この間隔距離に対する正しいパラメータがテクノロジーファイルから取り出される。
【００９３】
直列ｎ型ＭＯＳＴがＶＤＤにヘッド接続される事態を回避するためにタイオフセルを加えることによってＥＳＤ問題が固定される。その後、上方のｎ型ＭＯＳＴのドレインにはそれ以上ホット拡散領域が存在しない。本発明によるツールはさらに、ｐ型ＭＯＳＴが直列ｎ型ＭＯＳＴを保護するのに十分小さいかどうかをチェックする（＝バッファルール）。
【００９４】
本発明は、シングルまたはマルチのメタル層アナログおよびディジタル設計のレイアウトに基づくＣＭＯＳジェネリック、ＣＭＯＳプロセスおよびその派生体用の自動ＥＳＤチェックツールとして用いることができる。それは、チェックされるべき実行ルール、およびプロセス依存のパラメータを含むテクノロジーファイルによるチェックツールからなっている。後者はチェックツール内に含まれうるものであり、例えば入力スクリーンを介して異なるプロセス、例えばＣＭＯＳプロセスおよびその派生体に対して調整することができる。
【００９５】
本発明によるチェックツールは、いかなる設計レベルにおける自動完全ＩＣ設計レイアウトをもチェックすることができる。設計はＥＳＤ保護レイアウト、設計ブロック、または完全ＩＣ設計でありうる。また、コンタクトエリア間のメタル／メタルコンタクト比、およびメタル層からメタル層へのＥＳＤパスにおけるメタル幅をチェックすることもできる。このチェックツールは警告または他の指示を通してすべてのルール違反を明らかにすることができる。
【図面の簡単な説明】
【００９６】
【図１】２つのホットノードに接続された電圧バッファを有する回路の図である。
【図２】２つのホットノードに接続されたｎＭＯＳトランジスタを有する回路の図である。
【図３ａ】ゲートがＶＤＤに接続されたｎＭＯＳトランジスタを有する回路の図である。
【図３ｂ】ゲートがＶＳＳに接続されたｐＭＯＳトランジスタを有する回路の図である。
【図３ｃ】ゲートがＶＳＳに接続されたｎＭＯＳトランジスタを有する回路の図である。
【図３ｄ】ゲートがＶＤＤに接続されたｐＭＯＳトランジスタを有する回路の図である。
【図４】ガードバンドを持っていないＭＯＳトランジスタの構造図である。
【図５】シングルガードバンドを持っているＭＯＳトランジスタの構造図である。
【図６】ダブルガードバンドを持っているＭＯＳトランジスタの構造図である。
【図７】トランジスタの電流伝送拡散領域のメタルコネクションのレイアウトを示す図である。
【図８】コンタクトのレイアウトを示す図である。
【図９】ＥＳＤトランジスタのレイアウトを示す図である。
【図１０】ガードバンドの概要を示す図である。
【図１１】本発明による方法の単純化されたフローチャートである。
【図１１ａ】図１１に示されている本発明による方法のフローチャートの一部における第１チェックルールの詳細を示すフローチャートである。
【図１１ｂ】図１１に示されている本発明による方法のフローチャートの一部における第２チェックルールの詳細を示すフローチャートである。
【図１２】本発明の方法によって検出される第１設計不良部を有する回路図である。
【図１３】本発明の方法によって検出される第２設計不良部を有する回路図である。
【図１４】本発明の方法によって検出される第３設計不良部を有する回路図である。
【図１５】本発明の方法によって検出される第４設計不良部を有する回路図である。
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１１ａ】
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【図１１ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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