(57)【要約】【課題】この発明は第１供給電圧（ＶＤＤ）第２供給電圧（ＶＳＳ）より高い、第１（ＶＤＤ）および第２（ＶＳＳ）供給電圧間の供給経路で動作する論理回路（１０）を含むＬＣＤ表示素子の縦列駆動システムに関する。論理回路（１０）はその値が第１（ＶＤＤ）または第２（ＶＳＳ）供給電圧に等しい出力における入力第２論理信号（ＣＰ、ＣＮ、ＣＰ＿Ｎ、ＣＮ＿Ｎ）における第１論理信号（ＬＯＷ＿ＦＲＡＭＥ、ＷＨＩＴＥ＿ＰＩＸ）からの開始を発生することができる。素子は論理回路（１０）に結合されかつ第１供給電圧（ＶＤＤ）および第２供給電圧（ＶＳＳ）より高い第３供給電圧（ＶＬＣＤ）と第２供給電圧（ＶＳＳ）間の供給経路で動作する昇降素子（１１、１２）であって、第２論理信号（ＣＰ、ＣＮ、ＣＰ＿Ｎ、ＣＮ＿Ｎ）の値を上昇させることができる昇降素子（１１、１２）を含む。素子は異なる供給経路（ＶＬＣＤ−ＶＡ、ＶＢ−ＶＳＳ）および出力端子（ＯＵＴ）を共有する第１（Ｔ１１−Ｔ１２）および第２（Ｔ１３−Ｔ１４）対のトランジスタを含み、第１（Ｔ１１−Ｔ１２）および第２（Ｔ１３−Ｔ１４）対のトランジスタが縦列の駆動信号を決定するように昇降素子（１１、１２）に接続される。論理回路（１０）が第３（ＶＬＣＤ）および第２供給電圧（ＶＳＳ）の供給経路で動作しかつ２つの昇降素子（１１、１２）に結合されたターンオフ回路（１５）を含む。回路（１５）は二対のトランジスタ（Ｔ１１−Ｔ１２、Ｔ１３−Ｔ１４）の他方が動作状態にある場合二対のトランジスタ（Ｔ１１−Ｔ１２、Ｔ１３−Ｔ１４）の一方をフレームの期間にターンオフ状態に保持することができる。
2005531034.tif 000002
【特許請求の範囲】
【請求項１】
ＬＣＤ表示素子の縦列駆動システムであって、
第２供給電圧（ＶＳＳ）より高い第１供給電圧（ＶＤＤ）を用い、前記第１供給電圧（ＶＤＤ）と前記第２（ＶＳＳ）供給電圧と間の供給経路で動作する論理回路（１０）であって、入力の第１論理信号（ＬＯＷ＿ＦＲＡＭＥ、ＷＨＩＴＥ＿ＰＩＸ）から出発して、その値が前記第１供給電圧（ＶＤＤ）又は前記第２供給電圧（ＶＳＳ）に等しい第２論理信号（ＣＰ、ＣＮ、ＣＰ＿Ｎ、ＣＮ＿Ｎ）を出力に発生する能力のある論理回路（１０）と、
前記論理回路（１０）に結合され、前記第１供給電圧（ＶＤＤ）より高い第３供給電圧（ＶＬＣＤ）と前記第２供給電圧（ＶＳＳ）と間の供給経路で動作する昇降素子（１１、１２）であって、前記第２論理信号（ＣＰ、ＣＮ、ＣＰ＿Ｎ、ＣＮ＿Ｎ）の値を上昇させる能力がある昇降素子（１１、１２）と、
異なる供給経路（ＶＬＣＤ＿ＶＡ，ＶＢ−ＶＳＳ）を有し、共通出力端子（ＯＵＴ）を有する第１（Ｔ１１−Ｔ１２）と第２（Ｔ１３−Ｔ１４）とのトランジスタ対であって、前記昇降素子（１１、１２）と前記論理回路（１０）とに、縦列の駆動信号を決定するよう結合される第１（Ｔ１１−Ｔ１２）と第２（Ｔ１３−Ｔ１４）とのトランジスタ対と、を含み
昇降素子（１１、１２）が２つあり、それらの各々が前記トランジスタ対（Ｔ１１−Ｔ１２、Ｔ１３−Ｔ１４）のうち１つに接続されていることと、
前記２つの昇降素子（１１、１２）に結合されるターンオフ回路（１５）を含み、前記論理回路（１０）が、前記トランジスタ対（Ｔ１１−Ｔ１２、Ｔ１３−Ｔ１４）２つのうちの他方が動作状態にあるとき、前記トランジスタ対（Ｔ１１−Ｔ１２、Ｔ１３−Ｔ１４）２つのトランジスタ対のうち一方をフレームの周期時間中ターンオフ状態に保持することとを特徴とする素子。
【請求項２】
請求項１に記載の素子であって、前記ターンオフ回路（１５）が、前記第３供給電圧（ＶＬＣＤ）と前記第２供給電圧（ＶＳＳ）と間の供給経路で動作すること、を特徴とする素子。
【請求項３】
請求項１に記載の素子であって、前記２つの昇降素子（１１、１２）の各々が、前記トランジスタ対（Ｔ１１−Ｔ１２、Ｔ１３−Ｔ１４）のうち１つのトランジスタを別個に駆動すること、を特徴とする素子。
【請求項４】
請求項３に記載の素子であって、前記ターンオフ回路（１５）が、入力に、前記第１論理信号（ＬＯＷ＿ＦＲＡＭＥ、ＷＨＩＴＥ＿ＰＩＸ）のうち１つ、偶数フレームか奇数フレームかに従ってその値の変化する（ＬＯＷ＿ＦＲＡＭＥ）を有すること、を特徴とする素子。
【請求項５】
請求項４に記載の素子であって、前記ターンオフ回路（１５）が、昇降素子うち一方又は他方がオンになるのを禁じるよう、入力における前記論理信号（ＬＯＷ＿ＦＲＡＭＥ）の状態に従って、互いに補完関係にある２つの信号（ｔｒ＿ｓｔａｔｅ１、ｔｒ＿ｓｔａｔｅ２）をそれぞれ前記２つの昇降素子（１１、１２）に送ること、を特徴とする素子。
【請求項６】
請求項５に記載の素子であって、前記トランジスタ対（Ｔ１１−Ｔ１２、Ｔ１３−Ｔ１４）がＭＯＳトランジスタの対であること、を特徴とする素子。
【請求項７】
請求項６に記載の素子であって、前記ＭＯＳトランジスタの対（Ｔ１１−Ｔ１２、Ｔ１３−Ｔ１４）が、一対のＰＭＯＳトランジスタ（Ｔ１１−Ｔ１２）と一対のＮＭＯＳトランジスタ（Ｔ１３−Ｔ１４）から作成され、前記２つの昇降素子（１１、１２）がそれぞれ、前記第２論理信号（ＣＰ、ＣＮ、ＣＰ＿Ｎ、ＣＮ＿Ｎ）のうち互いの間で補完関係にある２つにより駆動される第１（Ｍ８、Ｍ１４）、第２（Ｍ９、Ｍ１５）のＮＯＭＳトランジスタを含み、それぞれ前記第２（Ｍ９、Ｍ１５）、第１（Ｍ８、Ｍ１４）のＮＯＭＳトランジスタのドレイン端子に接続されていて駆動することの出来る端子を有し、ドレイン端子がそれぞれ前記第１（Ｍ８、Ｍ１４）と第２（Ｍ９、Ｍ１５）とのＮＭＯＳトランジスタのドレイン端子と接続され、ソース端子が前記第３供給電圧（ＶＬＣＤ）と結合される第１（Ｍ４、Ｍ１２）、第２（Ｍ５、Ｍ１３）のＰＭＯＳトランジスタを含むこと、を特徴とする素子。
【請求項８】
請求項７に記載の素子であって、前記ターンオフ回路（１５）が、
駆動することの出来るその端子上に、入力の前記論理信号（ＬＯＷ＿ＦＲＡＭＥ）があり、前記第２供給電圧（ＶＳＳ）に接続されていて駆動することの出来ない端子と、
前記昇降素子（１１、１２）のうち１つ（１１）の前記第１（Ｍ８）、第２（Ｍ９）のＮＭＯＳトランジスタのドレイン端子にそれぞれ接続されていて駆動することの出来ない第１端子と、
前記第３供給電圧（ＶＬＣＤ）に接続されていて駆動することの出来ない別の端子とを有する第１トランジスタＭ７を含み、
前記昇降素子（１１、１２）のうち他方（１２）の前記第１（Ｍ１２）、第２（Ｍ１３）のＰＭＯＳトランジスタのソース端子にそれぞれ接続されていて駆動すること出来ない第１端子を有する別の２つの追加トランジスタ（Ｍ１０、Ｍ１１）を用いて共通に駆動することの出来る端子に接続されていて、
前記２つの追加トランジスタ（Ｍ３、Ｍ６）に関し駆動することの出来る端子と、
前記第３供給電圧（ＶＬＣＤ）に接続されていて駆動することの出来ない別の端子と、
を有する２つの追加トランジスタ（Ｍ３、Ｍ６）の
駆動することの出来る端子に接続されていて駆動することの出来ない別の端子と、
を有し、
前記回路（１５）が、
前記昇降素子（１１、１２）のうち１つ（１１）の前記第１（Ｍ８）、第２（Ｍ９）のＮＭＯＳトランジスタのドレイン端子とそれぞれ接続されていて駆動することの出来る端子と、
前記第１トランジスタ（Ｍ７）に関し駆動することの出来ない前記追加端子に接続されていて駆動すること出来ない第１端子と、
前記第３供給電圧（ＶＬＣＤ）に接続されていて駆動することの出来ない第２端子と、
を有する追加トランジスタ（Ｍ１、Ｍ２）２つをさらに含むことと、
を特徴とする素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は液晶表示素子の縦列駆動システムに関する。
【背景技術】
【０００２】
今日、液晶表示素子（ＬＣＤ）は携帯型電話、携帯型コンピュータなどの絶えず増大している製品で使用されている。白黒、グレーまたはカラースケール状態の表示素子は通常、電圧信号の印可により適切に駆動された、交点、いわゆる画素で間に配置された液晶の光学的挙動の変化を生じさせる縦列横列状態の電極のマトリクスから作成される。
表示素子で見ることのできる画像は縦列横列を駆動する様々な考えられる方法により得られる。
【０００３】
ＬＣＤを駆動するためしばしば使用されかつ改良型Ａｌｔ  ＆  Ｐｌｅｓｈｋｏ（ＬＡ＆Ｐ）として知られているひとつの方法は基本周期の間単一選択パルスにより励起される単一横列電極および縦列電極の同時励起を必要とする。その後、その単一横列に属する画素すべてをターンオンまたはターンオフさせるのに適当な電圧値が後者に印可される。次に来る基本周期に対して、別の横列電極が励起され最終横列電極の走査が完了するまで以下同様に行なわれる。従って、横列電極番号をＮ、Ｔを基本周期とすると、横列すべてを走査するために必要な時間は「フレーム」とも呼ばれるＮＴにより与えられる。
【０００４】
液晶の光透過特性は相対する画素に印可された電圧の振幅とともに変化するが、直流電圧の印可は、それが材料の物理的特性を恒久的に変化かつ劣化させるため、液晶に対して損傷を与える。このため、ＬＣＤの単一画素を駆動するため使用される電圧信号は大地電位であることが必ずしも必要ではない直流電圧の共通値に関する交流電圧である。このようにして、表示素子の画素の駆動は等しい振幅の、しかし互いに周期的に引き続いて共通電圧に関する反対極性を有する２つの波形により行なわれる。これによって、フレーム内のその期間Ｔの間所定画素に印可された駆動電圧が次に来るフレームのそれぞれの期間Ｔの間反対極性で印可される。
【０００５】
それにもかかわらず、すべてのこれらの電圧遷移は駆動素子により管理されているかなりの電力を含む。したがって、ＬＣＤの縦列横列の駆動素子を設計する際の主要目的のひとつは消費電力を低減して前記素子の電源により送出された電力、およびそれらにより消費された電力をともに最少化することである。
【０００６】
ＬＣＤの縦列横列の駆動回路の一部、より正確には、フィリップス（Ｐｈｉｌｉｐｓ）ＰＣＦ８５４８素子を図１に記載する。
ＬＯＷ＿ＦＲＡＭＥ信号は偶数フレームで０に等しく、かつ奇数フレームでは１に等しい論理信号である。
ＷＨＩＴＥ＿ＰＩＸは、その画素がオンでなければならない時、０に等しく、オフに保持されねばならない時に１に等しい論理信号である。これら２つの信号からの出発が、回路１を通じて、２つのトランジスタＰＭＯＳ  Ｔ９、Ｔ１０及び２つのトランジスタＮＭＯＳ  Ｔ７、Ｔ８を駆動する制御信号により生ずる。
特に、トランジスタＴ８、Ｔ９およびＴ１０のゲート端子は図２に示す３つの同一回路セルＣ１により駆動される。前記セルは論理信号レベルを低電圧から高電圧へ、特に、供給電圧ＶＤＤからチャージポンプのある一定数の段階の接続部を通して昇圧器調整素子を含む素子（図示せず）により発生した駆動電圧ＶＬＣＤへ変換するバッファであるレベルシフタである。
【０００７】
各セルＣ１は信号ＡおよびＮＡ、論理回路１の出力信号および否定信号Ａにより駆動された２つのトランジスタＮＭＯＳ  Ｍ２２およびＭ２３を含む。トランジスタＭ２２およびＭ２３のソース端子は電圧ＶＳＳへ接続され、かつドレイン端子がその電圧ＶＬＣＤが存在するソース端子の２つのトランジスタＰＭＯＳ  Ｍ２０およびＭ２１のドレイン端子へそれぞれ接続される。さらに、トランジスタＭ２２およびＭ２３のドレイン端子がトランジスタＭ２１およびＭ２０のゲート端子へ接続される。出力ＱがトランジスタＴ１０、Ｔ９およびＴ８のゲートを駆動する。
【０００８】
トランジスタＴ７のゲート端子が代わりにロジックロー電圧信号により直接駆動される。
トランジスタＴ９のソース端子が電圧基準ＶＡへ接続され、一方、ドレイン端子がそのソース端子が電圧ＶＬＣＤへ接続されるトランジスタＴ１０のドレイン端子へ接続される。トランジスタＴ８のソース端子は電圧基準ＶＢへ接続され、一方、ドレイン端子がそのソース端子が電圧ＶＳＳへ接続されるトランジスタＴ７のドレイン端子へ接続される。対をなすトランジスタＴ７−Ｔ８およびＴ９−Ｔ１０のドレイン端子は共通でありかつ出力信号ＯＵＴを供給する。
【０００９】
電圧ＶＡおよびＶＢはＬＣＤの駆動素子内に発生する電圧ＶＬＣＤとＶＳＳ間の中間電圧の異なるレベルである。これらのレベルと電圧ＶＬＣＤ間の関係は以下に示す基準により表示素子のマトリクスの寸法に基づいて選択される。
【００１０】
特に、改良型Ａｌｔ  ＆  Ｐｌｅｓｈｋｏの技術によれば、ＬＣＤ表示素子を適当に駆動するため、電圧ＶＬＣＤとＶＳＳ間の４つの異なる中間電圧レベルが素子内部に発生する。これらと電圧ＶＬＣＤ間の関係は関係式
ＶＬＣＤ、［（ｎ＋３）／（ｎ＋４）］＊ＶＬＣＤ、［（ｎ＋２）／（ｎ＋４）］＊ＶＬＣＤ、［２／（ｎ＋４）］＊ＶＬＣＤ、［１／（ｎ＋４）］＊ＶＬＣＤ、ＶＳＳ）
により表示素子の横列ｍの数に基づいて設定される。ここで、ｎはｍ−３の平方根により与えられる。
【００１１】
例えば、８１横列を備えた表示素子の場合ｍ＝８１＝＞ｎ＝６であれば、
電圧レベルは
ＶＬＣＤ  ［９／１０］＊ＶＬＣＤ  （８／１０）＊ＶＬＣＤ  （２／１０）＊ＶＬＣＤ  （１／１０）＊ＶＬＣＤ  ＶＳＳ
となる。
【００１２】
図１の駆動回路において、縦列を駆動する場合、電圧基準ＶＡおよびＶＢは（８／１０）＊ＶＬＣＤおよび（２／１０）＊ＶＬＣＤにそれぞれ等しい。例えば、駆動は次のようにして行なわれる。フレームにおいて、トランジスタＴ９およびＴ１０は交互にターンオンされ、一方、トランジスタＴ７およびＴ８はターンオフする。この場合、縦列を駆動するのに適当な出力信号ＯＵＴが縦列の交点で与えられた横列縦列のマトリクスの画素に対応するかどうかにより電圧ＶＬＣＤとＶＡ間で変化する。次に来るフレームにおいて、トランジスタＴ７およびＴ８が交互にターンオンし、一方、トランジスタＴ９およびＴ１０がターンオフし、その後出力信号が対応する縦列および横列の交点の画素がターンオンするかどうかによりＶＳＳとＶＢ間で変化する。フレームｎに対するおよびフレームｎ＋１に対する２つの縦列ＣＯＬ０および縦列ＣＯＬ１を駆動する場合の出力信号ＯＵＴの波形を図３に示す。図４はそれが表示素子に現れるときの画像を示す。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
最新の技術の点からみて、この発明の目的は  既知素子と比較して電流をより少量しか消費しない液晶表示素子の縦列駆動システムを提供することである。
【課題を解決するための手段】
【００１４】
この発明によれば、この目的は
前記第２供給電圧より高い前記第１供給電圧で第１および第２供給電圧間の供給経路で動作する論理回路であって、その値が前記第１または前記第２供給電圧に等しい出力における入力第２論理信号における第１論理信号からの開始を発生することができる論理回路と、
前記論理回路に結合されかつ前記第１供給電圧および前記第２供給電圧より高い第３供給電圧と前記第２供給電圧間の供給経路で動作する昇降素子であって、前記第２論理信号の値を上昇させることができ、第１および第２対トランジスタが出力端子を共有し、前記第１および第２対トランジスタが異なる供給経路と縦列の駆動信号を決定するように前記昇降素子および前記論理回路に結合される昇降素子とを含み、
昇降素子が２つあり、かつそれらの各々が前記対のトランジスタの一方と接続されることを特徴とし、かつそれが前記２つの昇降素子に結合されたターンオフ回路を含むことを特徴とし、
前記論理回路が、前記二対のトランジスタの他方が動作状態にある場合前記二対のトランジスタの一方をフレームの期間にターンオフ状態に保持する液晶表示素子の縦列を駆動するシステムにより達成される。
【発明を実施するための最良の形態】
【００１５】
本発明の特徴及び作用効果は、非限定的例として添付図面に示した実施例についての以下の詳細な説明から明らかになろう。
【００１６】
図５はこの発明によるＬＣＤの縦列を駆動するシステムを示す回路図である。前記素子は供給電圧ＶＤＤと供給電圧ＶＳＳ間で動作する低電圧論理回路１０、チャージポンプの或る一定数の段階の接続により昇圧器調整素子を含む素子により供給された供給電圧ＶＬＣＤと電圧ＶＳＳ間で動作する２つのレベルシフタ１１および１２、異なる供給経路を有する一対のトランジスタＰＭＯＳ  Ｔ１１、Ｔ１２および一対のトランジスタＮＭＯＳ  Ｔ１３、Ｔ１４を含む。この発明が基づいている原理はフレームでトランジスタＰＭＯＳ  Ｔ１１、Ｔ１２両方またはトランジスタＮＭＯＳ  Ｔ１３およびＴ１４両方が全くオンしないということである。あらゆるレベルシフタが出力信号の他にその否定信号を含むため、これにより図１の駆動素子に関連するレベルシフタの削除が可能になるが、前述のフレームの間、転換に含まれないトランジスタＭＯＳをオフに保持する回路を追加することが必要である。これから縦列の駆動素子で使用された電流の減少が得られる。これによって、図５の素子はレベルシフタ１１および１２により交互にターンオフするのに適当な２つの信号ｔｒ−ｓｔａｔｅ１およびｔｒ−ｓｔａｔｅ２を発生できるターンオフ回路１５、次に来るフレームでの転換に含まれないトランジスタＰＭＯＳＴ１１、Ｔ１２またはトランジスタＮＭＯＳ  Ｔ１３、Ｔ１４を含む。
【００１７】
信号ＬＯＷ＿ＦＲＡＭＥは偶数フレームの０に等しく、かつ奇数フレームの１に等しい論理信号である。一方、信号ＷＨＩＴＥ＿ＰＩＸは画素がオンになった場合０に等しく、画素がオフに保持されている場合１に等しい論理信号である。この２つの信号から始まり、回路１０によりレベルシフタ１１および１２を駆動するのに適当な論理信号ＣＰ、ＣＰ＿Ｎ、ＣＮ、ＣＮ＿Ｎが発生する。これらは、同様にトランジスタＰＭＯＳ  Ｔ１１、１２のカップルとトランジスタＮＭＯＳ  Ｔ１３、１４のカップルを駆動する。  
【００１８】
回路１０が、論理信号ＬＯＷ＿ＦＲＡＭＥが論理レベル１である場合、信号ＣＰおよびＣＰ＿Ｎが論理レベル０に定められ、かつ信号ＣＮおよびＣＮ＿Ｎが信号ＷＨＩＴＥ＿ＰＩＸの転換に従って転換し、より正確には、信号ＣＮが信号ＷＨＩＴＥ＿ＰＩＸと同相になり、一方、信号ＣＮ＿Ｎが否定信号ＣＮになるようにする。
【００１９】
論理信号ＣＰおよびＣＰ＿Ｎが論理レベル０であれば、前記信号により駆動されるレベルシフタ１１は非活動状態になり、その結果、トランジスタＰＭＯＳ  Ｔ１１およびＴ１２がオフにならなければならない。この場合、回路１５により発生した信号ｔｒ−ｓｔａｔｅ１がレベルシフタ１１を非活動状態に保持する。トランジスタＮＭＯＳ  Ｔ１３、Ｔ１４は動作しているレベルシフタ１２により駆動されかつ縦列駆動素子の出力ＯＵＴがＶＳＳとＶＢ間で変化する。
【００２０】
また一方、回路１０が、論理信号ＬＯＷ＿ＦＲＡＭＥが論理レベル０である場合、信号ＣＮ、ＣＮ＿Ｎが論理レベル１に定められ、かつ論理信号ＣＰおよびＣＰ＿Ｎが信号ＷＨＩＴＥ＿ＰＩＸの転換に従って転換し、より正確には、信号ＣＰが信号ＷＨＩＴＥ＿ＰＩＸと同相になり、一方、論理信号ＣＰ＿Ｎが否定信号ＣＰになるようにする。
【００２１】
論理信号ＣＮおよびＣＮ＿Ｎが論理レベル１であれば、前記信号により駆動されるレベルシフタ１２は非活動状態になり、その結果、トランジスタＮＭＯＳ  Ｔ１３およびＴ１４がオフにならなければならない。この場合、回路１５により発生した信号ｔｒ−ｓｔａｔｅ２がレベルシフタ１２を非活動状態に保持する。トランジスタＰＭＯＳ  Ｔ１１、Ｔ１２は動作しているレベルシフタ１１により駆動され、かつ縦列駆動素子の出力ＯＵＴが供給電圧ＶＬＣＤとＶＡ間で変化する。
【００２２】
図７は偶数フレームおよび奇数フレームである２つの連続するフレームに関する模擬実験から導出される信号ＬＯＷ＿ＦＲＡＭＥ、ＷＨＩＴＥ＿ＰＩＸ、ＣＮ、ＣＮ＿Ｎ、ＣＰ、ＣＰ＿ＮおよびＯＵＴの一時的線図を示す。
【００２３】
図６は図５の縦列駆動素子の構成要素をより詳細に示す。
低電圧論理回路１０は信号ＷＨＩＴＥ＿ＰＩＸおよびＬＯＷ＿ＦＲＡＭＥの回路１０への入力から始まり、レベルシフタ１１および１２を駆動するのに適当でかつ電圧ＶＤＤに等しいか、または図６に示すような電圧ＶＳＳに等しい電圧値を有する論理信号ＣＰ、ＣＰ＿Ｎ、ＣＮ、ＣＮ＿Ｎを発生するいくつかのゲートＮＯＴ、ＮＡＮＤおよびＮＯＲを含む。
【００２４】
素子１１はそのソース端子が電圧ＶＳＳへ接続され、かつそのドレイン端子が電圧ＶＬＣＤが存在するソース端子の２つのトランジスタＰＭＯＳ  Ｍ４およびＭ５のドレイン端子へそれぞれ接続される信号ＣＰおよびＣＰ＿Ｎにより駆動されたトランジスタＮＭＯＳ  Ｍ８およびＭ９を含む。トランジスタＭ４およびＭ５のゲート端子はトランジスタＭ９およびＭ８のドレイン端子へ接続される。
【００２５】
トランジスタＭ８およびＭ９の同じドレイン端子がその供給電圧ＶＬＣＤが存在し、かつソース端子のトランジスタＭ３およびＭ６のドレイン端子に供給電圧ＶＬＣＤが存在するソース端子のトランジスタＭ２およびＭ１のゲート端子へ接続される。トランジスタＭ１、Ｍ２、Ｍ３、Ｍ６は、電圧ＶＳＳへ接続されたそのソース端子、トランジスタＭ３およびＭ６のゲート端子およびトランジスタＭ１およびＭ２のドレイン端子と共通のドレイン端子を有するトランジスタＭ７も含むターンオフ回路１５に属する。ゲート端子には信号ＬＯＷ＿ＦＲＡＭＥが存在する。
【００２６】
素子１２はそのソース端子が電圧ＶＳＳへ接続されかつそのドレイン端子が２つのトランジスタＰＭＯＳ  Ｍ１２およびＭ１３のドレイン端子へ接続される、信号ＣＮおよびＣＮ＿Ｎにより駆動された２つのトランジスタＮＭＯＳ  Ｍ１４およびＭ１５を含み、トランジスタＰＭＯＳ  Ｍ１２およびＭ１３はそのゲート端子がトランジスタＮＭＯＳ  Ｍ１５およびＭ１４のドレイン端子へ接続される。トランジスタＭ１２およびＭ１３ソース端子がゲート端子を共有する２つのトランジスタＭ１０およびＭ１１のドレイン端子へ接続され、かつ電圧ＶＬＣＤがソース端子に存在する。トランジスタＭ１０およびＭ１１のゲート端子がトランジスタＭ６のゲート端子へ接続される。
【００２７】
一対のトランジスタＰＭＯＳ  Ｔ１１およびＴ１２は電圧ＶＬＣＤおよびＶＡ間の供給経路を有する一方で、トランジスタＮＭＯＳ  Ｔ１３およびＴ１４の結合が電圧ＶＢとＶＳＳ間の供給経路を有する。トランジスタＴ１１およびＴ１２のゲート端子が素子１１のトランジスタＭ８およびＭ９のドレイン端子と接続される一方で、トランジスタＴ１３およびＴ１４のゲート端子が素子１２のトランジスタＭ１５およびＭ１４のドレイン端子へ接続される。トランジスタＰＭＯＳ  Ｔ１１およびＴ１２の出力端子がトランジスタＮＭＯＳ  Ｔ１３およびＴ１４の出力端子へ接続され、かつこの発明の駆動素子の出力端子ＯＵＴに相当する。
【００２８】
回路１０が、論理信号ＬＯＷ＿ＦＲＡＭＥが論理レベル１である場合、信号ＣＰおよびＣＰ＿Ｎが論理レベル０に定められ、かつ信号ＣＮおよびＣＮ＿Ｎが信号ＷＨＩＴＥ＿ＰＩＸの転換に従って転換し、より正確には、信号ＣＮが信号ＷＨＩＴＥ＿ＰＩＸと同相になり、一方、信号ＣＮ＿Ｎが否定信号ＣＮになるようにする。
【００２９】
論理レベル０での論理信号ＣＰおよびＣＰ＿Ｎに対しては、レベルシフタ１１が非活動状態であり、かつトランジスタＰＭＯＳ  Ｔ１１およびＴ１２はオフである。そのうえ、トランジスタＭ７はオンであり、かつそれがそれらのゲート端子を電圧ＶＳＳにするのにともなってトランジスタＭ３およびＭ６をターンオンさせる。このようにして、トランジスタＴ１１およびＴ１２のゲート端子の電圧がトランジスタＭ３およびＭ６により電圧ＶＬＣＤとほぼ同じ電圧になる。トランジスタＭ７のターンオンがトランジスタＭ１０およびＭ１１をターンオンさせ、トランジスタＰＭＯＳＭ１２およびＭ１３のソース端子の電圧を電圧ＶＬＣＤとほぼ同じにする。この場合、回路１５により発生した信号ｔｒ−ｓｔａｔｅ１がハイになり、かつレベルシフタ１１を非活動状態に保持する。信号ｔｒ−ｓｔａｔｅ２はローになり、かつ素子１２をターンオンさせる。トランジスタＮＭＯＳＴ１３およびＴ１４は動作するレベルシフタ１２により駆動され、かつ縦列駆動素子の出力ＯＵＴが電圧ＶＳＳおよびＶＢ間で変化する。
【００３０】
また一方、回路１０が、論理信号ＬＯＷ＿ＦＲＡＭＥが論理レベル０である場合、信号ＣＮ、ＣＮ＿Ｎが論理レベル１に定められ、かつ論理信号ＣＰおよびＣＰが信号ＷＨＩＴＥ＿ＰＩＸの転換に従って転換され、より正確には、信号ＣＰが信号ＷＨＩＴＥ＿ＰＩＸと同相になり、一方、信号論理信号ＣＰ＿Ｎが否定信号ＣＰになるようにする。
【００３１】
論理レベル１での論理信号ＣＮおよびＣＮ＿Ｎに対しては、レベルシフタ１２が非活動状態であり、かつトランジスタＮＭＯＳ  Ｔ１３およびＴ１４はオフである。そのうえ、トランジスタＭ７はオフであり、かつそれがそれらのゲート端子を電圧ＶＳＳにするのにともなってトランジスタＭ８およびＭ９の一方のターンオンがトランジスタＭ２またはＭ１の一方をターンオンさせる。このようにして、トランジスタＴ１１およびＴ１２のゲート端子の電圧が電圧ＶＳＳにほぼ等しい電圧になる。トランジスタＭ１またはＭ２の一方のターンオンがトランジスタＭ３およびＭ６をターンオフさせ、素子１２のおよびトランジスタＮＭＯＳＴ１３およびＴ１４のターンオンを抑制するトランジスタＭ１０およびＭ１１をターンオンさせる。この場合、回路１５により発生した信号ｔｒ−ｓｔａｔｅ２がハイになり、かつレベルシフタ１２を非活動状態に保持する。信号ｔｒ−ｓｔａｔｅ１はローになり素子１１をターンオンさせる。トランジスタＰＭＯＳＴ１１、Ｔ１２は動作するレベルシフタ１１により駆動されかつ縦列駆動素子の出力ＯＵＴが電圧ＶＬＣＤおよびＶＡ間で変化する。
【図面の簡単な説明】
【００３２】
【図１】既知技術によるＬＣＤの縦列の駆動素子を示す回路図であり、
【図２】図１の一部のより詳細な回路図であり、
【図３】２つの縦列を駆動する場合の図１の回路の出力電圧信号の波形を示す図であり、
【図４】ＬＣＤの表示素子に形成された画像を示す図であり、
【図５】この発明によるＬＣＤの縦列を駆動するシステムの回路図であり、
【図６】図５の素子のより詳細な回路図であり、
【図７】図６の回路に関する一時的波形ＬＯＷ＿ＦＲＡＭＥ、ＷＨＩＴＥ＿ＰＩＸ、ＣＮ、ＣＮ＿Ｎ、ＣＰ、ＣＰ＿ＮおよびＯＵＴを示す図である。
【図１】
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【図２】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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