(57)【要約】【課題】改良された微分負性抵抗電界効果トランジスタ（ＮＤＲ-ＦＥＴ）に係わる。【解決手段】  本ＮＤＲ-ＦＥＴは、基板（シリコンまたはＳＯＩであり得る）とゲート絶縁層の間の界面、または界面の極めて近くに形成された電荷トラッピング層を含む。これにより、電荷トラップがホットキャリヤのチャネルに極めて近いため、電荷トラップが電荷を極めて速くトラッピング及びデトラッピングするように最適化することができる。本ＮＤＲ-ＦＥＴはまた、従来のＮＤＲダイオードや、メモリセルにおける同様なデバイスの代わりとして使用でき、単一チャネル技術のみを（すなわちＣＭＯＳの代わりとして）必要とし、しかもなお低電力を提供する一群の論理回路の実現を可能にする。【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に、半導体基板との間に界面領域を形成するように配置された誘電層と、
前記界面領域に近接して位置し、導電状態に対応する第１の電流値から非導電状態に対応する、前記第１の電流値より極めて小さい第２の電流値まで変化する電流を搬送可能なチャネルと、
前記チャネルから前記界面領域へ移動するように制御電界によって電気的にバイアスされているキャリヤをトラップするように構成された、前記界面領域内の複数のキャリアトラッピングサイトとを備え、
前記トラッピングサイトは、前記チャネルの伝導帯よりも高く、前記誘電層の伝導帯よりも低いトラップエネルギレベルを有し、前記トラッピングサイトが前記制御電界の値に応じて前記チャネル内の前記電流を調節する作用によって、前記電流が前記第１の電流値と前記第２の電流値の間で変化し得るような濃度と配置を前記トラッピングサイトが有していることを特徴とする半導体構造体。
【請求項２】
前記トラッピングサイトが、前記チャネル内を流れるホットキャリヤを主としてトラップするように前記トラップエネルギレベルが設定されている請求項１に記載の半導体構造体。
【請求項３】
前記トラップエネルギレベルが、前記伝導帯端よりも約０．５eＶ高く設定されている請求項２に記載の半導体構造体。
【請求項４】
前記半導体構造体が、絶縁ゲート電界効果トランジスタの一部として組み込まれている請求項１に記載の半導体構造体。
【請求項５】
前記キャリヤが、前記チャネルから前記トラッピングサイトへトンネルする請求項１に記載の半導体構造体。
【請求項６】
コントロールゲート、ソース領域、及びドレーン領域を有し、基板内に位置する微分負性抵抗電界効果トランジスタ（ＮＤＲ−ＦＥＴ）であって、さらに、
該基板の表面領域に位置し、ソース-ドレーン間電流を搬送するためのチャネルであって、前記チャネル内の前記ソース-ドレーン電流のキャリヤが、ソースおよびドレーン領域間に印加されるバイアス電圧と、コントロールゲートに印加されるコントロール電圧とから生成される電界に曝され得るように構成されたチャネルと、
前記チャネルと該コントロールゲート間に位置するゲート絶縁層と、
前記ゲート絶縁層と前記チャネルの境界に位置し、前記基板内の前記キャリヤに対する伝導帯エネルギレベルよりも高く、前記ゲート絶縁層の伝導帯エネルギレベルよりは低いトラップエネルギレベルにほぼ等しい運動エネルギ量を獲得したキャリヤを一時的に蓄積するのに適合した複数のトラッピングサイトを含む界面領域とを具備し、
半導体デバイスの第１の動作領域において、前記電界が増加するに連れて前記ソース-ドレーン電流の値が増加し、半導体デバイスの第２の動作領域において、前記電界が増加するに連れて前記ソース-ドレーン電流の値が減少する微分負性抵抗電界効果トランジスタ。
【請求項７】
前記ＮＤＲ−ＦＥＴが、従来の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）と１つ以上の共通構造を共有する請求項６に記載のデバイス。
【請求項８】
前記トラッピングサイトが水ベースのトラップを含む請求項６に記載のデバイス。
【請求項９】
前記キャリヤの前記チャネルから前記トラッピングサイトへの移動を容易にするために、比較的大きなバイアス電界が設定できるようにｐ型ドーパントを埋め込んだｎ型チャネルを前記ＮＤＲ−ＦＥＴに使用する請求項６に記載のデバイス。
【請求項１０】
コントロールゲート、ソース領域、及びドレーン領域を有し、シリコン・オン・インシュレータ（ＳＯＩ）基板内に位置する半導体デバイスであって、さらに、
該ＳＯＩ基板の表面に位置し、ソース-ドレーン間電流を搬送するためのチャネルであって、前記チャネル内の前記ソース-ドレーン電流のキャリヤが、ソースおよびドレーン領域間に印加されるバイアス電圧と、コントロールゲートに印加されるコントロール電圧とから生成される電界に曝され得るように構成されたチャネルと、
前記チャネル近傍に位置するトラッピング層であって、前記トラッピング層に位置したキャリヤトラップの、前記チャネルの伝導帯エネルギレベルよりも高く、前記トラッピング層の伝導帯エネルギレベルよりは低いトラップエネルギレベルをキャリアが超え得るように、前記電界から十分なエネルギを獲得したキャリヤを一時的に蓄積するためのトラッピング層とを具備し、
半導体デバイスの第１の動作領域において、前記電界が増加するに連れて前記ソース-ドレーン電流の値が増加し、半導体デバイスの第２の動作領域において、前記電界が増加するに連れて前記ソース-ドレーン電流の値が減少する半導体デバイス。
【請求項１１】
前記トラッピング層が、前記チャネルと該コントロールゲート間に位置する誘電層内に含まれる請求項１０に記載の半導体デバイス。
【請求項１２】
前記トラッピング層が、前記チャネルと前記半導体デバイスのゲート絶縁層との間の界面領域に含まれる請求項１０に記載の半導体デバイス。
【請求項１３】
前記半導体デバイスが、従来の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）と共通な構造を１つ以上共有している請求項１０に記載の半導体デバイス。
【請求項１４】
ＩＧＦＥＴゲート端子と、第１電位に接続された第１のＩＧＦＥＴソース／ドレーン端子と、ストレージノードに結合された第２のＩＧＦＥＴソース／ドレーン端子とを有する少なくとも１つの第１ドーパント型チャネル絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）を含むメモリセルであって、
同じく第１ドーパント型チャネルを有し、第２の電位に接続された第１のＮＤＲ-ＦＥＴソース／ドレーン端子と、前記ストレージノードに接続された第２のＮＤＲソース／ドレーン端子と、バイアス電圧に接続された第３のＮＤＲゲート端子とを含む微分負性抵抗電界効果トランジスタ（ＮＤＲ-ＦＥＴ）素子を備え、
該ＮＤＲ−ＦＥＴ素子は、前記メモリセルが共通のチャネルドーパント型を有する能動デバイスのみから構成されるように、該メモリセルのプルダウンデバイスとして動作するメモリセル。
【請求項１５】
前記ＮＤＲ−ＦＥＴ素子と前記ＩＧＦＥＴは、共通の基板と共通のゲート絶縁層を少なくとも共有している請求項１４に記載のメモリセル。
【請求項１６】
前記第３のＮＤＲゲート端子と前記ＩＧＦＥＴゲート端子が同じ導電層から形成される請求項１４に記載のメモリセル。
【請求項１７】
前記ストレージノードが前記ＮＤＲ−ＦＥＴおよび前記ＩＧＦＥＴによって共有されるソース／ドレイン領域である請求項１６に記載のメモリセル。
【請求項１８】
前記第１ドーパント型がｎ型であり、前記ＮＤＲ−ＦＥＴおよび前記ＩＧＦＥＴがｎ型チャネルデバイスである請求項１６に記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関し、特に改良された微分負性抵抗（NDR）FETおよび前記を利用する回路に関する。本発明は広範囲の半導体集積回路に適用が可能であり、特に、SOIおよびメモリ分野を含む、従来のFETや類似のロジック／メモリ回路にNDR‐FET素子を組み込むのが好ましい分野への適用が可能である。
【背景技術】
【０００２】
CMOSと互換性があり、NDR能力を有する新しい型のFETが次のKingらによる出願に開示されている：米国特許出願第０９／６０３，１０１号「CMOSプロセスと互換性を有する調整可能なNDR（微分負性抵抗）デバイスと同デバイスの作動方法」（特許文献１）、第０９／６０３，１０２号「電荷トラッピングデバイスおよび微分負性抵抗モードを有するトランジスタの実現方法」（特許文献２）、および第０９／６０２，６５８号「調整可能な微分負性抵抗（NDR）デバイス製造の為のCMOS互換プロセス」（特許文献３）（これらは全て２０００年６月２２日に出願）。前記開示の全てを本願に援用する。上記デバイスの利点はこれらの文書に詳述されているので、ここでは繰り返さない。
【０００３】
好ましい実施形態では、このデバイスは典型的には電荷キャリヤを素早くトラップ／デトラップする電荷トラッピング域の形成に誘電層を用いている。所望のNDR効果を得るための上記トラップ形成に対しては数多くの異なった技術が説明されている。それでもなお、追加的な加工技術（および／またはKingらの文書に記述されたものよりも最適化されたプロセス）はこのようなデバイスの有用性を広げるのに有益であることは明白である。
【０００４】
現在の傾向はまた、集積回路の製造にいわゆるSOI基板を用いることである。この技術はこれから数年の間に急激に成長することが予測されるが、今までのところでは、２端子NDRダイオードだけがこのような環境下で実現されたにすぎない。従って、集積化がこの技術分野における従来のFETと同等に容易なNDRデバイスに対する要求が明白に存在している。
【０００５】
もう一つの拡大しつつある傾向は、NDRデバイスをSRAMメモリセルおよび他の回路においての負荷素子として使用することである。今日までのところ、その様なNDRデバイスは２端子ダイオード型構造に限定されており、その構造にはCMOSプロセスとの統合の複雑さに加えて動作上の制限が存在する。さらに、例えば、単一チャネル技術を用いて低電力メモリセルを実現することが不可能であり、現在のところでは従来のCMOSを用いることしかなく、p型とｎ型のトランジスタ双方が必要である。従って、そのような用途に対しても低価格で、たやすく集積化が可能なNDRを提供する解決法がどうしても必要である。
【特許文献１】米国特許出願第０９／６０３，１０１号明細書（米国特許第６，５１２，２７４号明細書）
【特許文献２】米国特許出願第０９／６０３，１０２号明細書（米国特許第６，４７９，８６２号明細書）
【特許文献３】米国特許出願第０９／６０２，６５８号明細書（米国特許第６，５９６，６１７号明細書）
【特許文献４】米国特許第５，６３３，１７８号明細書
【特許文献５】米国特許第６，２９４，４１２号明細書
【発明の開示】
【課題を解決するための手段】
【０００６】
従って、本発明の目的は前述の先行技術における欠如を克服することにある。
【０００７】
本発明の他の目的は、Kingらの上記出願明細書に記載されているNDR‐FETに対して追加の変形と改良を含むNDR‐FETを提供することにある。
【０００８】
本発明の更なる目的は、NDR‐FETにおいて有利に使用出来る新しい種類のトラッピング層、および／または新しい種類の電荷トラップを提供することにある。
【０００９】
本発明のもう一つの目的は、SOI基板において実現されるNDR‐FETを提供することにある。
【００１０】
さらに本発明の目的は、ロジックおよびメモリ回路を実現する為の新しい汎用低電力、単一チャネル技術を提供することにある。
【００１１】
本発明のさらにもう一つの目的は、SRAMメモリセルを含む従来の半導体回路に（これまでのNDRダイオード素子よりも）容易にかつ柔軟に集積できる改良されたNDRデバイスを提供することである。
【００１２】
これらおよび他の目的は、本発明の第一の形態によって達成される。その形態は、半導体基板と、同半導体基板上に設けられた誘電層（ゲート絶縁層）を備え、前記半導体基板と誘電層の間に界面領域が形成された半導体構造体を含む。界面領域内の複数のキャリヤトラッピングサイトは、前記チャネルから前記界面領域へ移動するように制御電界によって電気的にバイアスされるキャリヤをトラップするように構成されている。これにより、チャネル内の電流は導電状態に対応する第１の電流値から非導電状態に対応する第２の電流値へ変化する。前記第２の電流値は前記第１の電流値より極めて低い。
【００１３】
好ましい実施形態においては、界面領域におけるトラッピングサイトのトラップエネルギレベルは前記チャネルの伝導帯端より高い。さらに、前記トラッピングサイトがチャネル内を流れるホットキャリヤ（通常キャリヤではない）を主としてトラップし、FETの動作を妨げない様にトラップエネルギレベルが設定される。この結果を得る為にトラップエネルギレベルは伝導帯端よりおよそ０．５ｅV高く設定される。半導体構造体は、絶縁ゲート電界効果トランジスタの一部として組み入れられていて、第１の動作領域においては従来のＦＥＴの様に振舞い、第２の動作領域においてはＮＤＲ機能を有している。
【００１４】
前記好ましい実施形態において、ホットキャリヤはチャネルからトラッピングサイトへトンネルするが、チャネルから界面領域の伝導帯へトンネルするほどには活性化されていない。前記界面領域は、従来のＮＤＲデバイスに要求されるような、トンネルプロセスを容易にする一致した伝導帯を有する必要もない。
【００１５】
さらに好ましい実施形態においては、ＮＤＲ−ＦＥＴは一つ以上の共通構造を従来の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）と共有する。これにより共通な１組のプロセスを、集積回路における両方の素子を製造するのに使用出来る。
【００１６】
他の変形においては、トラッピングサイトが水蒸気環境によって生成される水ベースのトラップを含むことが出来る。ＮＤＲ−ＦＥＴは、前記キャリヤが前記チャネルから前記トラッピングサイトへ移動し易くするために比較的大きなバイアス電界を設定出来るようにｐ型ドーパントが埋め込まれたｎ型チャネルを用いる。
【００１７】
本発明の他の形態においては、メモリセルは少なくとも一つの第１ドーパント型チャネル絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）を含む。第１チャネル型ＩＧＦＥＴは、ＩＧＦＥＴゲート端子、第１の電位に接続されたＩＧＦＥＴソース端子、およびストレージノードに接続されたＩＧＦＥＴドレーン端子を有する。従来の２端子ダイオードの代わりに本発明では、第１ドーパント型チャネルを有し、ＩＧＦＥＴに直列接続されたときにプルアップ、またはプルダウンデバイスとして機能する微分負性抵抗電界効果トランジスタ（ＮＤＲ‐ＦＥＴ）を組み込む。このＮＤＲ‐ＦＥＴ素子は、第２の電位に接続された第１のＮＤＲ‐ＦＥＴドレーン端子、前記ストレージノードに接続された第２のＮＤＲソース端子、およびバイアス電圧に接続された第３のＮＤＲゲート端子を含む。このように、メモリセルは共通のチャネルドーパント型を有する能動デバイスのみにより構成される。
【００１８】
一つの好ましい実施形態においては、前記ＮＤＲ ＦＥＴ素子と前記ＩＧＦＥＴは少なくとも共通の基板と共通のゲート絶縁層を共有する。さらに、両者に共通のゲート端子は１つの導電層から製作することができる。さらに、この２つのデバイスは１つ以上のソース／ドレーン領域を共有することが出来る。
【００１９】
このようにして、従来のＮＤＲダイオードよりもはるかに容易に従来の製造プロセスに組み込めるようにＮＤＲメモリセルが構成できる。さらに、両方のデバイスが単一のチャネルドーパント型（即ち、両方がｎチャネルまたはｐチャネル）を使用し、しかもなおＣＭＯＳの場合と同様に低電力動作を達成するように、メモリセルを作ることが可能である。
【発明を実施するための最良の形態】
【００２０】
以下に述べる詳細説明は単に本発明の特定の実施形態を説明したものである。本発明の他の実施形態および開示されたものの変形は、以下の説明を考慮すれば当業者には明白であろう。
【００２１】
以下に論じられているように、先ず好ましいデバイスの実施形態が説明される。次に微分負性抵抗（ＮＤＲ）の原因となっている機構が説明され、続いてＮＤＲデバイスの性能を向上させる為の追加の好ましい実施形態が説明される。最後に典型的な製造方法が説明される。
【００２２】
本発明の好ましい実施形態によれば、標準的ＣＭＯＳプロセスに最小の変更を施して製作されたｎ型チャネルＭＩＳＦＥＴ‐ＮＤＲデバイス構造（図１）１００が提供される。事実、一見すると、デバイス１００は、デバイスのゲート電極１１０が半導体基板１２０の上に形成され、誘電層１３０によって基板から電気的に絶縁されている、普通のｎ型チャネルＭＯＳ（ＮＭＯＳ）トランジスタのように見える。本発明におけるＮＤＲデバイス１００が、従来技術におけるＮＤＲデバイスとは明らかに異なっていることは直ちに見て取れる。
【００２３】
従来技術によるＮＤＲデバイスは一般的には２端子ダイオードデバイスであり、従来のＣＭＯＳプロセスとは互換性がない、非常に複雑で高価な処理順序で作られる。本発明におけるＮＤＲデバイス１００は、外観はＮＭＯＳトランジスタに類似しているものの、デバイスが所望のＮＤＲ出力特性モードを示すために、本発明で教示されるように、軽微であるが重要な変更を組み込んでいる。
【００２４】
第１の変更は、ゲート電極（該チャネル）下の半導体基板表面領域におけるｐ型ドーパント濃度が、現在の従来プロセスによるｎ型チャネルデバイスに比較して相対的に高いことである。デバイス１００の好ましい実施形態では、前記のｐ型ドーパント濃度は、チャネル内において、１ｘ１０１８ｃｍ−３より大きい。勿論、任意の設計ルール、デバイス特性およびプロセス環境に対応して、ｐ型ドーパント濃度は変化するであろうということ、また特別な用途におけるデバイスの性能を最適化するために所定の設計、シミュレーションおよび／またはテストが必要となりうるということは理解されるであろう。従って、本発明はいかなる特定の濃度に限定されることは無く、ＮＤＲ効果に貢献する一助となるべく十分なドーパント濃度となっているかどうかを考慮することによって導き出される。半導体表面領域で、チャネルに隣接し、ゲート電極の各端部に位置する、ｎ型不純物のより濃い領域が、ソースおよびドレーンコンタクト領域１４０と１５０をそれぞれ形成する。チャネルの電位はボデー接続端子１２５を介してさらに調整され得る。
【００２５】
本デバイス１００の従来のトランジスタに対する第２の変更点は、電荷トラップ、すなわちメモリノード１３５が半導体基板１２０とゲート電極１１０の間にある絶縁層１３０内に存在するということである。これらの電荷トラップは、半導体‐絶縁体界面１３８の比較的近くに（１．５ｎｍ以内）に位置し、半導体１２０からの電荷を非常に迅速にトラップ、デトラップすることが出来る。この距離の値は本実施形態の詳細に基づくものであり、任意の特定の環境に対してこのパラメータは大きく変化し得ること、従って本発明は前記実施形態の具体的詳細によって限定されるものではないことは理解されるであろう。勿論、重要な点は、これらの電荷トラップ、ないしは電子を収容するように働く他の物理的な特徴物が存在するということである。図１の図面は、本発明のこの特徴をより良く説明する為の単なる一例であり、従ってトラッピングサイト１３５の配置や位置は縮尺どおりには描かれていないことが当然理解されるであろう。第３の変更点は、半導体基板１２０とゲート電極１１０の間の絶縁層１３０が比較的厚く（６ｎｍより大きい）、トラップされた電荷がトンネルによりゲート電極へ大量に失われることを防止している。当業者は、この厚さもまた特定の材料、プロセス環境などの関数であり、本発明は前記数値には決して限定されないことを理解するであろう。
【００２６】
デバイス１００のソースおよびボデー端子１４５、１２５が接地電位に保持され、ゲート端子１１５が本デバイスをオンするために十分に高位にバイアスされている状態で、デバイス１００の出力特性（ドレーン電圧の関数としてのドレーン電流）はドレーン電圧のある範囲にわたって微分負性抵抗を示すであろう。本発明のこの特性は図２に示されており、デバイスのドレーン電圧に対するドレーン電流が２つの異なったゲート電圧に対してプロットされていて、ゲート電圧を適切に選択することによってどのようにＮＤＲモードが影響され得るかを示している。一定のゲート電圧ＶＧＳに対して、ドレーン電流ＩＤＳは、従来のＮＭＯＳトランジスタにおけるドレーン電流において見られる挙動に似て、第１の領域２１０においてドレーン電圧ＶＤＳと共に初め増加することが見て取れる。しかしながら驚いたことには、領域２２０において、あるドレーン電圧レベルを超えると、電圧がさらに増加するのに連れてドレーン電流は減少する、すなわちデバイスはＮＤＲ特性を伴ったＮＤＲモードを示すのである。ドレーン電流が減少し始めるドレーン電圧（すなわち、ＶＤＳ＝ＶＮＤＲである点２２５）は、チャネル長さ、しきい値電圧などを適切に選択することによって調整が可能である。なお、比較的高いチャネルドーパント濃度と比較的厚いゲート誘電体によってＮＤＲ-ＦＥＴのしきい値電圧は従来のＭＯＳＦＥＴのそれよりかなり高くなり、従って、これに対応して普通より大きなゲート電圧がＮＤＲ-ＦＥＴに対して用いられる。結果として、ＶＧＳ＞ＶＮＤＲでは、垂直方向電界は電子がゲート電極方向へ引き寄せられる方向であり、ＮＤＲ効果を助長する。
【００２７】
本発明のデバイス１００によるこの挙動はかなり驚異的で、明らかに半導体デバイスやプロセスのこの分野ではこれまで活用されたことのない物理的機構の結果である。従来技術にあっては、荷電粒子（電子および／または正孔）のダイオードの片側から反対側へのバンド間量子力学的トンネリングが、トンネルダイオードにおけるＮＤＲの基本的機構として知られている。これに対して、本発明のデバイス１００の物理的機構は、半導体‐絶縁体界面に近い（１．５ｎｍ以内の）ゲート電極下のゲート絶縁体内における電子の急速なトラップであるように見える。図１のデバイス構造を参照すると、デバイス１００が、該デバイスのチャネルが強い反転状態となるように十分に高いゲート電圧によってバイアスされている場合（すなわちゲート‐ソース間電圧がしきい値電圧よりも大きい場合）には、デバイスのソースとドレーン端子（１４５、１５５）の間に小電圧が印加されていれば、該端子間に電流が流れる。該チャネルは比較的高いｐ型ドーパント濃度を含有する様に構成されているので、チャネルにおける垂直方向（半導体表面に垂直な方向）の電場は大きい（１０６Ｖ／ｃｍを超える）。ドレーン‐ソース間電圧が増加するに連れて水平方向（半導体表面に平行な方向）の電場は増大し、従ってチャネル内の反転層電子に力を及ぼす合成（水平＋垂直）電場は増大する。ひとたびこの合成電場がある臨界値に達すると、（もちろんこの値はデバイスのドーピングと構造配列によって変化する関数であるが）ソース１４０からドレーン１５０へ流れる電子は、衝突の間に十分なエネルギを得て、半導体‐絶縁体界面ポテンシャル障壁を乗り越える。垂直電界成分は電子をゲート電極１１０の方へ引きつけるので、電子は絶縁体１３０に入り、絶縁体内のトラップすなわちメモリノード１３５によって捉えられる。絶縁体１３０内の負性電荷の存在と集積はデバイス１００のしきい値電圧を動的に増大させる。言いかえればトラップ／メモリノード１３５に集積された電子は追加の電子が該ソースから該チャネルへ移動するのを抑制する逆電場を作り上げる様に働き、該チャネル領域の電子密度を減少させることによって、得られるチャネル電流を減少させる。このようにして本発明のトラップ／メモリノード１３５によって生成される最終的な効果は、反転層電荷密度の劇的な減少と、相応するソース−ドレーン間電流の減少である。トラップによって影響され得るチャネル内の正味の電流量はトラップの数、濃度、位置およびデバイス１００に印加されたバイアス条件の関数であることが明らかに理解でき、これらは全てどのような環境の場合でも容易に制御でき、また最適化できる。従って、微分負性抵抗モードの開始条件、強さおよび動作領域は必要に応じて調整、変更が可能である。
【００２８】
なお、本発明の開示が教示しているところは、単一種類の活性なキャリヤ（ホットエレクトロン）のみがチャネル領域で生成されて、絶縁層１３０でトラップされ、この両方の現象が、チャネル長さの全長に亘って実質上均一に起こることが好ましい。この作用はまた、従来のＮＭＯＳトランジスタの場合とは明瞭に異なり、ＮＭＯＳでは、ホットエレクトロンは一般的にドレーンｐｎ接合の空乏域で生成されて、衝突電離とアバランシェ効果を引き起こし、結果として多数のホットエレクトロンならびにホットホールが生じる。一般的には、この効果が最大になるのはドレーン-ソース間電圧より低いゲート-ソース間電圧（例えばドレーン電圧の半分のゲート電圧）においてである。それゆえ従来のデバイスではドレーン接合近傍のチャネルにおける垂直電界はホットエレクトロンではなくホットホールをゲート電極に引き付ける。このことは、なぜ従来のＮＭＯＳトランジスタにおけるホットエレクトロンの生成が（それが偶然生成されたとしても）、本発明のように上記の微分負性抵抗特性を生成できないのかを、明解に説明している。さらにまた、ホットホールのゲート絶縁体への注入は損壊の原因となり、ＮＭＯＳトランジスタの性能と信頼性に悪影響を与えることは良く知られている。本発明のＮＤＲ-ＭＩＳＦＥＴ１００において、チャネル内での衝突電離によってホールは生成されるが、ゲート電極１１０からの垂直電界がホールを追い払うために、ゲート絶縁体１３０へは注入されない（もしくは、動作上の観点から無視出来る程度にまで注入が実質的に排除されている）。
【００２９】
さらに明解にしておくべき点として、本発明のＮＤＲ特性をもたらす原因となっている機構はまた、ＮＤＲ ＭＩＳＦＥＴ１００が通常の「ピンチオフ」状態で動作することを必要としない。ピンチオフ状態では、ゲート-ドレーン間電圧がしきい値電圧より低く、該ドレーンに隣接したチャネル内の反転層電荷密度がゼロである。ピンチオフ状態ではソースとドレーン間のチャネル内で横方向電界が不均一に分布していて、電界はソースから遠ざかるにつれて次第に直線的に増大し、ドレーン接合の空乏域では指数的に増大する。したがってホットエレクトロンはドレーン接合の空乏域で大部分が発生し、ドレーンアバランシェを引き起こす。対照的に本発明においてＮＤＲ-ＭＩＳＦＥＴ１００は、電界がチャネルのソース端部からドレーン端部へ均一に増加するように「三極」領域において好適に動作する。ドレーン電流は、ピンチオフではなく速度飽和によって飽和状態になるので、電流はＶＤＳとともに直線的に増加はしない（図２を参照）。
【００３０】
ＮＤＲ‐ＭＩＳＦＥＴ１００の好ましい実施形態では、十分なバイアスが印加される結果、チャネル内の強い合成電界によってチャネルホットエレクトロンが生成される程、チャネル内の電子が活動的となる。これらのチャネルホットエレクトロンは前記電界の水平成分から、半導体-絶縁層界面の電位障壁を越えるのに十分なエネルギを分与され、垂直電界成分によってゲート電極１１０の方へ引き寄せられてゲート絶縁体１３０へ入る。電子は絶縁層１３０内のトラップすなわちストレージノード１３５によってトラップされ、その結果トランジスタのしきい値電圧は動的に増加する。ドレーン-ソース間の電圧が増加するにつれて（ゲート電圧は一定）トラップされる電荷はより多くなるが、これはホットキャリヤの生成が（従って、電流のホットキャリヤ成分の割合が）相応して増加するからであり、トラップされるのはまさにこれらのホットキャリヤである。トラップされるホットキャリヤの数が大きくなるに連れて、ホットキャリヤはしきい値電圧を引き上げ、それによってチャネル内の可動電荷密度をある量（ホットキャリヤの電流電荷量に比較して不釣合な）だけ減少させ、これによりドレーン電流を劇的に減少させる。このことは出力（ドレーン電流に対するドレーン電圧）特性において微分負性抵抗を表す結果となる。電界の垂直成分を増やすことによって、より多くの電荷がトラップされ得るということも確認できるが、これは電荷を帯びたキャリヤが絶縁層１３０内のトラップ１３５に押し込まれる可能性（トラップ率）が増大し、かつ電荷の一時的収容／トラッピング時間も増大するからである。しかしながら大量のキャリヤをトラップする必要はない。それは少量がトラッピングサイトに収容されただけでも可動キャリヤのチャネルを空乏化するには十分だからである。また何らかの悪副次効果（例えば、絶縁破壊またはＮＤＲ効果の高速な可逆性の欠如）が見られるような程度まで垂直電界を増大しないことが好ましい。言い換えれば、デバイスが特定の領域内での動作に限定されずＮＤＲモードまたは動作領域にすばやく入ったり、出たりすることが確実に行われるような特定のレートで、電荷が急速にトラップ、デトラップされることが一般的には好ましい。トラップされた電荷の量、およびトラッピング／デトラッピング率を増大するための他の技術が当業者に明らかとなるであろう。例えば、事実、ある種の適用例では電子を「ホット」にする必要はない。なぜなら、それでもなお垂直電界が電子をトラッピングサイトに掃きこむからである。
【００３１】
このようにして本発明は、特許文献４のような、電荷トラップを用いる従来技術とは対照的な方法を用いている。従来技術においては、電荷を出来るだけ長い間保持することが重要視されて来た。例えば特許文献４では論理状態を維持するためのリフレッシュ動作を使用することが特に開示されている。したがって従来技術にあっては電荷が繰り返しトラップ／デトラップされる動的なプロセスを実施または維持する努力はされていない。事実、従来の開示では、そのような状態は、今日まで望ましくない状態とされ、避けられてきた。このことが、前記文献等がこの種のトラッピング／デトラッピング機構を容易にする構造とドーピング特性とを有するようにＦＥＴチャネルを構成することについて説明していない理由でもある。
【００３２】
本発明におけるドレーン電流、従って微分負性抵抗は図２に見られるようにゲート電圧を変化させることによって調整が可能である。同じく図２に見られるように、ドレーン-ソース間電圧ＶＤＳが増えるのに連れて（トラップされた電荷の集積によって）しきい値電圧Ｖｔが動的に増大し、それに伴ってドレーン電流ＩＤＳ（Ｖｇ−Ｖｔに比例する）が初め増加し、その後ＶｔがＶｇを超え始めると減少を開始するという事実を本発明は活用していることが理解できる。このように曲線２２８によって描かれている電流値は、与えられたＶｇならびに変化するＶｔに対して、図２に示されているように一群の連続した曲線２２９に一般的には従う。ＮＤＲデバイスでは重要な利点である、いわゆる「ピーク-ボトム比」もまた、本発明においてはドーピング濃度、デバイスの幾何学的構成、および印加される電圧を適切に組み合わせることによって調整が可能である。
【００３３】
本発明は漏出性（もしくは揮発性）浮遊ゲートストレージデバイスに対してある類似点を持っている。しかしながらＮＤＲ‐ＭＩＳＦＥＴ１００のゲート絶縁体１３０における電子のトラッピングおよびデトラッピングは、従来の浮遊ゲート非揮発性記憶デバイスのプログラム書き込み/消去プロセスに比べて非常に早いプロセスであり、従ってＮＤＲ‐ＭＩＳＦＥＴ１００のしきい値電圧はゲート-ソース間電圧および／またはドレーン-ソース間電圧における変化に動的に対応が可能である。事実、従来の記憶デバイスでは、しきい値状態を変更するのに長い事前プログラム書き込み／消去サイクル時間が必要であるのに対して、本デバイスのしきい値電圧は、印加されたソース-ドレーン間バイアス電圧に最小の遅れで応答する。このように本発明は、前記のようなバイアス条件に応答してデバイス１００がチャネルをオンまたはオフするのに要するのと実質上同じ時間でしきい値を変更／逆変更する（従ってＮＤＲモードを達成する）ことができる。いかなるバイアス条件（固定のゲート-ソース間およびドレーン-ソース間電圧）に対しても、電子が繰り返しトラップされ、蓄積され、デトラップされるような安定した状態が存続し、これにより、ゲート絶縁体１３０にトラップされた、一定量の正味の電荷が維持される。前記ゲート絶縁体にトラップされた正味の電荷のその一定量は、デバイス１００に印加された特定の電圧バイアス条件に依存する。ゲート-ソース間電圧および／またはドレーン-ソース間電圧が変化するとトラッピングおよびデトラッピングプロセスの平衡が変化し、これによりゲート絶縁体にトラップされた正味の電荷の一定量が変化して、前記しきい値電圧が動的に変化する。このことは最終的なＮＤＲ効果が２つの異なるバイアスパラメータで制御できることを意味し、従来の２端子型ＮＤＲデバイスに対して大きな利点となる。さらに、微分負性抵抗特性は、ドレーン-ソース間電圧がゼロボルトから高電圧（ホットエレクトロンがゲート絶縁体１３０内にトラップされる程）へ増加する場合だけでなく、反対の方向、つまりドレーン-ソース間電圧が高電圧からゼロボルトへ減少する場合にも見られる。事実、前記しきい値電圧の変化性／可逆性は相対的に対称になるように調整が可能であり、従ってしきい値電圧を、比較的高い電圧値から比較的低い電圧値へ調整するのとほぼ同じ時間内で、比較的低い電圧値から比較的高い電圧値へ調整することが出来ると期待される。
【００３４】
上記に暗示されているように、高いドレーン-ソース間電圧において、チャネル電流内のホットキャリヤが比較的高い割合であるという本発明のもう１つの特徴が明らかとなるであろうと本発明者は考えている。すなわち、ドレーン−ソース電圧が増えるに連れてホットキャリヤの生成される速さが上昇するので、チャネル電流のホットキャリヤ電流成分が最終的には支配的となり、たとえ全体的には極めて小さくてもチャネル内の唯一の電流成分を最終的に、構成することになると発明者は考えている。それゆえチャネル電流におけるホットキャリヤの比率は制御可能であって、本発明のこの特徴が他の応用環境において有益である場合がある。
【００３５】
本発明のもう一つの潜在的に有用な特徴は、本発明のトラッピングサイトがチャネル単位で電流／電荷遅延を導入していると見なすことができるという事実である。そのような遅延を作るトラッピング時間、一時蓄積時間、およびデトラッピング時間は印加された水平および垂直電界の関数として制御可能であり、この特徴が他の環境において利用可能である場合がある。
【００３６】
ここで述べたように、半導体の表面領域におけるゲート電極下のｐ型ドーパント濃度は相対的に高い必要がある。これはトランジスタがオンされた時に垂直電界が高い（１０６Ｖ／ｃｍより大きい）ことを確実にし、チャネル内におけるホットエレクトロンの生成を促すためである。チャネル長さが２５０ｎｍ未満の従来のＮＭＯＳトランジスタは、（用途によっては）そのように高いチャネルドーパント濃度を有する可能性があるが、この構造だけではＮＤＲ効果をもたらすには不十分なので、本発明の結果を達成することはない。好ましい実施形態では、半導体表面でのドーパントの濃度が若干低く、表面の下方、比較的わずかな距離（３０ｎｍ未満）のところで最大値となるようにドーピングの濃度にわずかな差をつける。こうするのは、半導体表面の近くに電子を閉じ込める働きをする内蔵電界を実現し、これにより、絶縁体内のトラッピングサイトへの電子の注入をさらに増進させるためである。他のドーピング濃度や方法を同じ現象を引き起こすために採用することも可能である。
【００３７】
さらにまた、好ましい実施形態においては、ドレーンにおいてアバランシェが発生する可能性を最小にするために、チャネルとの接合部におけるドレーンのドーパント濃度を比較的低濃度とする。これはドレーンとチャネル間の衝突電離電流を最小にするだけでなく両者間の静電容量をも最小にする副次効果を有する。チャネルとドレーン接合の静電容量を最小にすることによってデバイス全体のスイッチング性能が向上し、従ってデバイスの動作が速くなる。当業者であれば、ここで説明されたもの以外にも、チャネル内でのホットエレクトロンの生成を増進する他の方法があること、また本発明がここで説明されたいかなる特定の実現方法にも限定されないことを理解するであろう。
【００３８】
好ましい実施形態はまた、チャネル内の比較的高いドーパント濃度を表面領域にのみ限定している。その結果、チャネル領域におけるドーパント濃度は初めは低く（電子を表面領域に閉じ込めるために）、その後濃度は増加し、そのつぎには表面から遠ざかるにつれ減少し、これによりドレーン接合容量が低いという効果を達成する。上記で暗示したように、本発明はどのような特定のドーピング濃度およびチャネル内のドーパント分布にも限定されない。なぜならＮＤＲ効果をもたらすのに必要なパラメータの範囲は、もちろんデバイスの大きさ、幾何学的形状、狙いとする機能に依存してデバイスごとに変化するからである。しかしながら、他の従来の半導体デバイスに対して行われるのと同じやり方によって、どのような用途に対しても、これらの詳細は標準的な従来のシミュレーション及びテストによって突き止めることが出来る。先に説明したようにチャネル内の高い表面ドーパント濃度は、低濃度にドープされたドレーン（ＬＤＤ）構造を使用することによってドレーン領域１５０の最高ドーパント濃度から離されるべきである。
【００３９】
本発明の追加の、かつ非常に望ましい一つの特徴は、微分負性抵抗の開始点のドレーン電圧を、ＣＭＯＳ技術のスケーリングとともに低減出来ることである。言い換えれば、トランジスタのチャネル長さを減少させるに従って、チャネル内の臨界合成電界に達するのに要するドレーン電圧（微分負性抵抗の開始点に対応する）は相応して減少する。本発明のこの特徴は、ここで教示されている構造と方法が、今日使用可能なものよりも小さな幾何学的形状と低いバイアス条件などを使う進歩した世代のデバイスや製品において、価値のある、かつ有意義な将来の有用性を有している事を保証する。
【００４０】
明らかなように、ＮＤＲ‐ＭＩＳＦＥＴ１００の重要な特徴は、電荷トラップすなわちストレージノード１３５がゲート絶縁体１３０内に半導体-絶縁体界面に非常に近接して（１．５ｎｍ以内）存在し、そのため電子が非常に迅速にトラップされ、またデトラップされるということである。そのようなトラップ１３５の生成と分布／位置は従来の半導体プロセシング方法と矛盾しないいくつもの方法で達成可能である。例えば、トラップ１３５は図１に示されているようにゲート誘電体１３０内の欠陥サイト、または多層ゲート絶縁体層の２つ以上の層間における界面トラップ１３５、もしくは図３に示されているようなゲート絶縁体１３０内に埋め込まれた１つ以上の電気的に隔離された（「フローティング」した）導体または半導体電極１３７（埋め込まれた電極１３７を２つの層、１３０’、１３０”で挟んだもの）によって構成されることが可能である。唯一重要な考察は、キャリヤトラッピングサイトは、制御電界（すなわちチャネルドーピング、ゲート-ソース間電圧、及びソース-ドレーン間電圧から成るバイアス条件を組合せた効果）によって、チャネルから絶縁体／誘電体層１３０へ移動するように電気的にバイアスされるキャリヤを捕捉するように構成されるという点である。これは、制御電界の強さに応じて、基本的にゼロ（導通なし）から完全導通まで全域に亘ってチャネル電流を変えられるように、いくつもの異なった濃度と層１３０内の構成で実現できる。
【００４１】
本発明の好ましい実施形態では、ボロンを高濃度にドープしたシリコンの熱酸化中にゲート絶縁体１３０に取り込まれたホウ素原子は、電荷を容易にトラップできる欠陥サイトを供給するように作用する。別の実施形態では例えばインジウムのような代替のドーパントを電荷トラップ１３５を形成するために採用しても良く、本発明はこの点においては、いかなる特定の種類のドーパントにも限定されない。
【００４２】
上述したように、他の可能性のある実施形態は、誘電体-誘電体界面に電荷トラッピングサイトを有する、例えば非常に薄い二酸化珪素の界面層と、窒化珪素など第２の誘電材料のより厚い層より成る多層ゲート絶縁体を採用してよい。さらに可能性のある実施形態は、ゲート絶縁体内に埋め込まれた金属、シリコンまたはゲルマニウムのナノ結晶アイランド、もしくは恐らく単一の連続的浮遊ゲート電極１３７（図３）を電荷をトラップするために組み込んでもよい。事実、本発明の取り組みを究極まで追求すると、フラッシュメモリセルのための新しい種類の非揮発性浮遊ゲート電極を達成することになる。完全な非揮発性は、（従来のプログラミング方法でトラップされた）電荷がそこから漏出しないように、トラッピングサイトを界面から十分に離して配置するだけで達成出来る。ゲート誘電体内に分布する多数のトラッピングサイトとして形成されるこの種の不連続浮遊ゲート電極は、従来の連続型電極に対して大きな動作上の利点を持っている可能性がある。特に、本発明の分布した電荷ストレージサイトの場合、トラップされた電荷はシート状電極内の電子よりも可動性が低く、従って複数の電荷ストレージサイトは（個々におよびもちろん全体としても）蓄積された電荷をソース／ドレーン領域へ漏出する可能性が低くなる。このことは電荷ストレージサイトをチャネルにより近く配置でき、従ってゲート絶縁層はより薄くでき、プログラミング電圧および／または電流をより小さく出来ることなどを意味している。本明細書で示したＮＤＲ効果およびいづれかの非揮発効果を達成するのに適切な方法でトラップ１３５を生成し、分布させるための他の方法・手法は、本発明の教示から当業者には明らかであり、異なった形式や配置の電荷トラップを生成するための前述の従来技術文献の記載から導き出すことが可能である。
【００４３】
チャネル内におけるホットエレクトロンの生成の結果としての電子トラッピングを増進させるために（これは微分負性抵抗特性を発生する主たる機構であるので）、本開示はまた、トラップされた電荷を高いゲート電圧バイアス下で保持するための絶縁体１３０の好ましい実施形態を教示する。トラップされた電子がトンネリングによりゲート絶縁体１３０を貫通しゲート電極１１０へ失われるのを防止するために、後者（絶縁体）はトンネル効果を防止、または少なくとも大幅に減少させるよう、十分に厚くすべきである。好ましい実施形態では絶縁体１３０は従来の熱酸化および堆積法のどちらか、または両方の組み合わせで形成された二酸化珪素である。前述のように、トラップされた電荷を量子力学的トンネリングによって多量に失うことを避けるために、ゲート絶縁体１３０は少なくとも６ｎｍの厚さを持って形成されている。層１３０用の絶縁体材料でその他使用できるものは、窒化珪素（Ｓｉ3Ｎ4）、または酸窒化珪素（ＳｉＯｘＮｙ）または高誘電率誘電体（比誘電率が８を超える）を含む。高誘電率ゲート誘電体を使用することは高いゲート面積静電容量を獲得するために都合が良く、チャネル電位の適切なゲート制御を容易にする。重ねて、本発明は絶縁層１３０の厚さと材料をいかように選択してもそれに限定されることはなく、本技術分野で知られている量子力学的トンネル効果を減じるための他の変更例・手法は、本発明の目的と矛盾しない範囲で使用することが出来る。
【００４４】
本発明の好ましい実施形態では、ゲート電極１１０用の材料として多結晶シリコン（ポリ-Ｓｉ）が使用される。その他の可能性のある実施形態では、多結晶シリコン-ゲルマニウムもしくは金属等の代替的なゲート材料、または他の従来材料を使用しても良い。
【００４５】
従来のＣＭＯＳ製造設備でＮＤＲ‐ＭＩＳＦＥＴを製造するための例示のプロセスが図４に示されている。標準ｐ型シリコンの出発基板１２０は、まず標準の分離構造形成プロセスのステップを経て処理され、その後、基板１２０の表面が浅いボロン埋め込みによって中濃度にドープ（５ｘ１０１８ｃｍ-３以下）される。これに引き続いて、シリコン基板１２０の表面近くのゲート絶縁体１３０にボロンが取り込まれるように、二酸化シリコン（６ｎｍ以下）の堆積（または熱酸化）が行われる。結果として生じるシリコンチャネル内表面近くでのドーパント濃度は、上記埋め込みステップ直後の濃度より数倍低く、これはゲート絶縁体１３０にボロンが取り込まれることによる。前述したように、ボロンドーパントはその後デバイス１００の動作中、電子トラップとして有効に動作する。前述した従来の埋め込み方法のいくつかとは対照的に、酸化ステップにおいては、電荷がゲート絶縁体１３０に入ったり、出たりするのを容易にする浅い電子トラップの形成を促進するようにボロンが取り込まれるものと考えられる。
【００４６】
次に、多結晶シリコンを蒸着し、パターンニングして、ゲート電極１１０を形成する。続いて例えば砒素のようなｎ型ドーパントイオンが中濃度に埋め込まれ、ゲート１１０にセルフアラインする低濃度にドープされたソース／ドレーン領域を形成する。その後側壁スペーサ（不図示）が、例えば窒化珪素などの絶縁層の共形堆積と異方性エッチングにより形成される。その後、深いソース／ドレーン接続領域１４０，１５０が、砒素または燐のイオン埋め込みおよびドーパントを活性化するための熱アニーリングにより形成される。デバイスの製造は標準的な保護膜、コンタクト、および配線作成のプロセスで完結する。明示していないが、必要なのは従来のプロセスのみであるので、他のＣＭＯＳデバイスが本発明のＮＤＲデバイス１００と同じマスクで形成され、このため例えばメモリと論理回路を本デバイスと同時に形成することができ、従ってＮＤＲ能力を有する従来のＣＭＯＳ回路を形成するように直接集積化できることは明らかである。上記はＣＭＯＳプロセスを例として説明されているが、代わりに他の種類の出発半導体材料を使用することも可能であることを当業者は認識するであろう。ＣＭＯＳと両立するどのような特定の環境においても、ＮＤＲモードを達成するための適切な、かつ／又は最適なプロセス条件を、当業者は通常のモデリングおよび実験方法を用いて容易に設計し、決定できるであろう。
【００４７】
最後の重要点として、デバイス１００の正常な動作中にはボデーコンタクト（ＶＢ）は電気的にバイアス（例えば、ｎ型チャネルＭＯＳＦＥＴが通常そうであるように固定電圧ゼロボルトに）されていることが好ましい。もしボデー端子（ＶＢ）が接続されていなければ（すなわち「浮遊していれば」）、ＮＤＲの挙動は劇的に減じられるか、または排除される。これは、もしホールがボデーコンタクトを通してチャネル領域から流出することができないと、ホットエレクトロンによって生成されたホールがチャネル-ソース接合において集積し、その接合を順バイアスしトランジスタしきい値電圧を大幅に減少させる（しきい値電圧を増加させる電荷-トラッピング効果の逆作用）ためである。従って、もしＮＤＲ‐ＭＩＳＦＥＴ１００がシリコン・オン・インシュレータ基板に、または多結晶シリコンの薄膜に形成される場合は、ボデーコンタクトが供されるように注意しなければならない。本発明のこの特徴は、ＮＤＲモードのオン又はオフをボデー端子ＶＢへのバイアス電圧をそれぞれ接続または切断（スイッチング）することでなし得るということが潜在的に有益かもしれないある種の用途において活用できる。
【００４８】
従来技術では、たとえ適切な微分負性抵抗を示すデバイスが製造できたとしても、デバイスを従来のＣＭＯＳプロセスへ組み込むことはひどく厄介な仕事になる。本発明のデバイスは本質的にはＮＭＯＳ構造であり、このデバイスの従来の論理ＣＭＯＳデバイスへの組み込みは簡単である。図４に例示したプロセスフローは、ＮＤＲデバイスのプロセスモジュールを従来のプロセスから完全に切り離すことを可能にしており、ＮＤＲデバイスとＣＭＯＳデバイスの独立した最適化を可能にしている。このことは、次世代のＣＭＯＳ集積回路技術とともに本発明におけるＮＤＲデバイスを縮小することを一層容易にする。
【００４９】
＜追加の変形プロセス＞
本発明の発明者によって行われた理論的解析は、以下に述べる条件と追加のプロセスの詳細が、ディープサブミクロンＣＭＯＳ技術におけるＮＤＲ ＦＥＴの達成を十分可能にしていることを示している。特に我々が得た結果は、チャネル内のピーク電界は０．５ＭＶ/ｃｍ程度以上が好ましいことを示している。さらに我々はまた、前に注目した他の種類に加えて、前述の電荷トラップの形成に水（Ｈ２Ｏ）または水素が使用できることを見出した。好ましい方法においては、高濃度にボロンドープされたシリコンの酸化に引き続き水蒸気環境下でアニールすることにより、水に関係するトラップが形成される。ボロンが水ベースのトラップの形成を助長していると考えられている（しかし確認はされていない）。
【００５０】
加えて、少なくともいくつかの幾何学的形状の場合は、チャネル内でホットキャリヤの生成を抑制する可能性のある構造、もしくはピーク電界が大幅に減少する構造は使わないことが好ましい。例えば、従来の薄くドープされたドレーン（ＬＤＤ）構造のいくつかの形態では、特に上述したチャネルドーピングに先行してそれらが形成された場合には、そのようなキャリヤの生成を妨げることがある。
【００５１】
さらに、上述した、チャネル内においてのｐ型ドーパント濃度の好ましいレベルに関する説明が、「最終的な」ｐ型濃度レベルを指し、いずれか特定のプロセスステップにおいて埋め込まれたり、またはいずれかの中間的ステップにおいて存在し得る実際の絶対値のことではないということを当業者は理解するであろう。言い換えれば、ドーピングが邪魔をするにも拘わらず、チャネル内の最終ｐ型ドーパント濃度が１ｘ１０１８ｃｍ−３以上のオーダである限りは、適切な電場強さがチャネル内で生成されるため、いか様にも本発明を実施することが出来る。事実、上記から明らかなように、ＮＤＲ挙動の開始はチャネルドーピング濃度を適切に調整することによっても制御することが可能である。これらの数値は既存の幾何学的形状に対して好ましいにすぎず、他の適当な値は、本発明の教示および他の周知の技術に基づいて、他の幾何学的形状や構造に対して当業者によって決定が可能であることに注意すべきである。
【００５２】
別の変形においては、本発明の好ましい実施形態は、ＮＤＲ ＦＥＴしきい値電圧を調整するために反ドーピングステップを含めることも可能である。このステップは前記チャネルドーピング後に実行され、チャネル内の正味ｐ型濃度を減らすために行われる。ディープサブミクロン技術で実現されるデバイスの中には、より高いレベルのボロン（５ｘ１０１８ｃｍ−３を超える）が、好ましいものがあるかも知れない。また、従来の熱アニーリングを、ゲート誘電体にボロンをいくらか取り込むのを助けるために使用するのが好ましい。こうすると適切な構成のトラッピングサイトの生成が容易になる。
【００５３】
さらに別の変形では、基板および適用例によっては、「浮遊ボデー」効果を最小にするためにＮＤＲ ＦＥＴのボデーにバイアス（例えば０Ｖで）をかけることが好ましいが、ＮＤＲ挙動がボデーのバイアスがなくても維持されることを確実にするためにＮＤＲ ＦＥＴの設計を調整することが可能である。従って、シリコン・オン・インシュレータ（ＳＯＩ）基板を使用した小型化のためにボデーコンタクトの無いＮＤＲ ＦＥＴを実施することが可能である。ＳＯＩ基板と両立することは有益な特徴である。それはＩＣ製造において、配線及び接合容量の大幅な減少によって、より高速な回路動作をより少ない電力消費で達成するために、このようなＳＯＩ基板の使用が拡大しているからである。
【００５４】
上記で論じたように、絶縁ゲート電界効果トランジスタにおいてＮＤＲ挙動を達成するための好ましい主たる機構はチャネルからエネルギを持つ（「ホットな」）キャリヤをトラップすることである。主として（排他的でないならば）ホットキャリヤをトラップするために、トラップエネルギレベルが、半導体の伝導帯端より高くなるように、トラップが構成されることが好ましいはずである。たとえば、半導体の伝導帯端よりもエネルギ的に０．５eＶだけ上位にあるトラップは、半導体からの０．５eＶ以上の運動エネルギを有する電子をトラップできるだけである。ＮＤＲ ＦＥＴの動作速度をより速くするには、キャリヤのトラッピングおよびデトラッピングプロセスが出来るだけ速く起こるようにすることが好ましい。上記の好ましい実施形態で述べたように、この結果はトラップをチャネル近傍、すなわち前述したように、ゲート誘電体−半導体界面から１．５ｎｍ以内に位置させることで達成出来る。
【００５５】
もしもトラップが界面自身に位置しているとしたら、（ほとんどの場合に優れてはいないとしても）類似した結果が現れるであろう。この点において、半導体の伝導帯端よりも十分エネルギ的に高いレベルに位置している界面トラップは、チャネル内の可動キャリヤのかなりの割合がトラップされるのに十分な運動エネルギを持つまでは、ＦＥＴの性能に影響を与えないということに注意する必要がある。このような界面トラップの形成はプロセス集約の観点からも好ましい。なぜなら半導体表面のＮＤＲ ＦＥＴ領域における個別のトラップ含有誘電層を選択的に形成する必要が無くなるからである。従って、そのような例では（以前に挙げた種類の）適当なドーパントまたはイオン種を、そのような界面領域にトラップを形成するために代わりに埋め込み／拡散することができる。そのような埋め込みおよび／または拡散処理は、もちろん特定の幾何学的形状、層の成分、層の厚さ、所望のトラップ特性、所望のトラップ位置などに基づいて実施ごとに異なり、イオンの埋め込みエネルギや種類を含む、適切なプロセスパラメータが当業者によって、通常の最適化を通して容易に決定できるであろう。
【００５６】
本発明の教示から明らかに観察されるもう１つの点は、本発明を採用するデバイスは、ある種の電荷「トラップ」へのトンネリングを利用しており、トンネルダイオードのような従来のＮＤＲデバイスにおけるような、伝導帯自体へのトンネリングではない、ということである。要求されていることは、半導体−絶縁体界面のポテンシャル障壁を貫通するのに十分なエネルギがキャリヤに与えられて、１つ以上の誘電層（上記ＳｉＯ２，ＳｉＯＸＮＹ，およびＳｉ３Ｎ４層のいずれかまたは全てを含む）内のトラップによってトラップされるということのみである。かくして従来のＮＤＲデバイスで求められる伝導帯の連続した組を達成するために、特定の方法で正確に調整した層の複雑な組を構築する必要はなく、これが、本発明が競合する技術よりもより幅広く使われることが期待される別の理由である。
【００５７】
追加の変形として、本発明のＮＤＲ ＦＥＴは、例えばＳＲＡＭセルまたはインバータにおける場合を含んで、低電力のメモリおよび論理回路におけるｐ-チャネルトランジスタの必要性を無くすのに使用できる。この点において、本発明は、全−ＮＭＯＳ（ｎ−チャネルデバイスのみの）技術を用いて低電力メモリおよび／または論理機能を実現できる能力を提供する。従来のＣＭＯＳ技術は、独立し、電気的に分離されたｎ-型およびｐ-型ウェル領域、また独立したｎ-型およびｐ-型のソース／ドレーン領域とコンタクト領域を画定する必要があるため、全-ＮＭＯＳ技術よりもかなり複雑なプロセスを要求する。本発明はそれゆえ、より小型で、より簡単で、全体としてより廉価な回路構成と製造プロセスを実現する手段を提供する。
【００５８】
単一型トランジスタを用いた従来技術によるデバイス（メモリセルを含む）は良く知られている一方で、このようなデバイスは、たとえばトランジスタおよび／またはインプラントされた抵抗または薄膜抵抗を含む能動または受動負荷デバイスのどちらかを一般的に使用する。これらの過去の取り組みの主たる不利な点は次の通りである。  
１．大きなスタティック電力の消費
２．減少した出力電圧の振幅（出力電圧の「High」と「Low」の値の差）
【００５９】
さらに従来技術のＮＤＲデバイスの中のいくつかは、全体のセルの大きさを減らすためにＳＲＡＭセル用の負荷デバイスとして提案されているが（特許文献５を参照。特許文献５の開示を本願に援用する）、これらの実装は２端子トンネリングダイオードに限定されていて、プロセスステップの特別な順序を必要とし、したがってＩＣ製造プロセスの複雑さとコストが増大する。
【００６０】
対照的に本発明では、ＮＤＲ ＦＥＴは非標準プロセスを一切必要とせず、上記で注目したようなＦＥＴのゲートを制御するために、１つの信号線の追加が必要なだけである。さらに、ＮＤＲ ＦＥＴのチャネル領域が、従来の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）、すなわち、たとえばｎ-型チャネル、と共通のドーパントを使用するので、これらチャネル領域は製造プロセス中で同時に形成が可能である。
【００６１】
したがって、本発明の非常に有益なＮＤＲ ＦＥＴの使用法は、特許文献５の図１ａおよび１ｂに示されている種類のＳＲＡＭメモリセルのＮＤＲデバイスに対する代替として、すなわち、適切にバイアスされたＩＧＦＥＴに直列なプルダウンまたはプルアップ素子のいずれかとしての使用が含まれる。そのような実施形態にあっては、たとえばゲート絶縁層、ソース／ドレーン領域、分離領域、コンタクト、ゲート電極などを含む、半導体チップ／ウエハ内の、前記ＩＧＦＥＴの動作に重要な構造部分は、共通の処理中に同時に形成することができ、したがって本発明のＮＤＲ ＦＥＴと共有される。プロセスの統合の観点からは、本発明の取り組みは、混合したプロセス負荷技術に対して大きな利点を与える。
【００６２】
それゆえ、図５を参照して、２Ｔ ＳＲＡＭセル５００の好ましい実施形態は、入力信号Ｖbias（固定もしくはクロック）によってバイアスされたゲート電極を含むＮＤＲ ＦＥＴ５１０を使用する。ＮＤＲ ＦＥＴソースは低い電位Ｖｓｓにバイアスされ（たとえば０Ｖまたは接地電位）；そのドレーンはｎ-チャネルアクセストランジスタ５２０のソース／ドレーン端子の一つに接続される。アクセストランジスタ５２０の他のソース／ドレーン端子はデータ（ビット）線５３０に接続される。アクセストランジスタ５２０のゲートはワード線５４０に接続される。このようにして２Ｔ ＳＲＡＭセルは４つの入力／出力ライン、すなわちＶｓｓ、Ｖbias、ワード線、ビット線を必要とする。データはＮＤＲ ＦＥＴ５１０とアクセストランジスタ５２０によって共有されるノード５５０に記憶される。
【００６３】
セル５００にデータを書き込むには、ビット線５３０が適切な論理レベルまで駆動されて（ＨＩまたはＬＯ、たとえば電源電圧ＶｄｄまたはＶｓｓにそれぞれ対応する）、その後ワード線５４０に高電圧（たとえばＶｄｄ）のパルスが加えられる。もし書き込まれるべきデータがＨＩであれば、ストレージノード（ＳＮ）５５０がアクセストランジスタ５２０を通してＨＩまで充電され、その後ＮＤＲ ＦＥＴ５１０はオフになる。もし書き込まれるべきデータがＬＯであればＳＮ５５０はＶｓｓまで放電されて、ＮＤＲ ＦＥＴ５１０はオフになる。
【００６４】
従って、データがＳＮ５５０に書き込まれた後、ＮＤＲ ＦＥＴ５１０はオフになり、低い待機電流を達成する。ワード線電圧パルスのパルス幅（時間単位）は、ＳＮ５５０がＨＩレベルまでフルに充電されるか、またはＬＯレベルまでフルに放電されるのに、またＮＤＲ ＦＥＴ５１０がＮＤＲモードから非ＮＤＲモードへ、またはその逆に切り替わるのに、十分に広い必要がある。したがってパルス幅はもちろん回路ごとに異なり、周知の方法に従って決定することが出来る。
【００６５】
セル５００からデータを読み取るには、ビット線５３０がＨＩレベルまでプリチャージされていることが好ましく、その後、従来のセンスアンプ（不図示）の入力へ接続される。次に、ワード線５４０に高電圧のパルスが加えられる。もし記憶されているデータがＨＩであれば、ＳＮ５５０はビット線５３０の電圧をアクセストランジスタ５２０を通してプルダウンしない。もし記憶されているデータがＬＯＷであれば、ＳＮ５５０はビット線５３０の電圧をアクセストランジスタ５２０を通してプルダウンする。ビット線電圧がプルダウンされると、ＳＮ５５０の電圧が上昇し、その結果ＮＤＲ ＦＥＴ５１０がオンになり、ビット線の電圧をアクセストランジスタ５２０を通してプルダウンするのを助ける。
【００６６】
センスアンプは、ビット線電圧がプルダウンされているかどうかを迅速（数ナノ秒以内）に検出してそのデータ信号を増幅する（たとえばもしビット線電圧が降下中であることを検出したら電圧Ｖｓｓを出力し、さもなければ高出力電圧を維持する）ように、任意の従来の方法によって設計可能である。
【００６７】
データを高速（１ナノ秒以内）に検知するには差動増幅器（入力は１つでなく２つ必要）が好ましいということに注目すべきである。その場合には、隣接したビット線もしくは「擬似」ビット線を適切なレベル（たとえばＶｄｄ／２）までプリチャージして、第２の入力信号を差動センスアンプへ供給するために使うことが出来る。
【００６８】
潜在的電流漏出および／またはアルファ粒子の衝突を補償するために、ＨＩ電圧が時間とともに下がらないことを確実にするために周期的にリフレッシュを実行することが出来る。
【００６９】
前述のＮＤＲデバイスは、メモリと論理の双方の用途において、および従来技術において説明した回路において、メモリデバイスとして、また論理回路、セルフラッチング論理デバイス、アンプ、オシレータ、電源管理、および前記デバイスの有益な特徴が活用できる他の多くの回路の一部として採用して有益であることは、当業者にとっては明白であろう。
【００７０】
例証となる実施形態を参照して本発明が説明されてきたが、この説明は限定を意図したものではない。前出の説明は単に例を用いた説明であり、発明の範囲を制限するものではなく、従来のプロセス技術によって作られる多様な集積回路において利用が可能であろうことは当業者は明確に理解するであろう。本発明の他の実施形態に加えて、さまざまな変形および例証となる実施形態の組み合わせは、本説明を参照すれば当業者には明白であろう。そのような変形および組み合わせは、本明細書に開示されていることの代わりに、またはそれに加えて、すでに知られている他の特徴をもちろん使用して良い。それゆえ、添付の特許請求の範囲はそのような変形もしくは実施形態のどのようなものも包含するように意図されている。特許請求の範囲は本明細書に説明された特定の実施形態に基づいて作成されている一方、本明細書で開示された範囲はまた、特許請求の範囲に関連するようなものであるかどうかに、またそれが上記と同じ技術的課題を全て解決するおよび／または緩和するかどうかに関わらず、当業者に明示的にまたは暗に開示されたどんな新規で自明でない特徴（またはその組み合わせ）をも含むことは明らかなはずである。最後に、出願人はさらに、本出願（かつ／またはいかなる関連した出願）の審査過程において新しい、新規且つ非自明なあらゆる特徴に関する新たなかつ／または追加の請求項を加える権利を留保する。
【図面の簡単な説明】
【００７１】
【図１】本発明で開示されたＮＤＲメタル絶縁半導体電界効果トランジスタ（ＭＩＳＦＥＴ）の実施形態の模式的断面図であり、ＮＤＲモードの許可／禁止切り替えバイアス信号を加えるためのボデーコンタクト端子１２５を含んでいる。
【図２】ＮＤＲ動作領域を含んだＮＤＲ‐ＭＩＳＦＥＴの電流電圧（Ｉ−Ｖ）特性を示すグラフである。
【図３】本発明で開示されたＮＤＲ‐ＭＩＳＦＥＴの別の実施形態の模式的断面図であり、ＮＤＲモードの許可／禁止切り替えバイアス信号を加えるためのボデーコンタクト端子１２５を含んでいる。
【図４】ＮＤＲ‐ＭＩＳＦＥＴを従来のＣＭＯＳロジックのプロセスフローに組み込む為のプロセスの順序を説明したものである。
【図５】ＮＤＲ ＦＥＴと従来のＦＥＴの組合せで形成された２トランジスタＳＲＡＭセルの回路図である。
【符号の説明】
【００７２】
１００  ｎ型チャネルＭＩＳＦＥＴ‐ＮＤＲデバイス構造
１１０  ゲート電極
１１５  ゲート端子
１２０  半導体基板
１２５  ボデー端子
１３０  絶縁層
１３５  トラッピングサイト
１４０  ソースコンタクト領域
１４５  ソース端子
１５０  ドレーンコンタクト領域
１５５  ドレーン端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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