(57)【要約】ナノチューブフィルムと製品と、それを製造する諸方法が開示される。導電性製品には、上記製品に沿った複数の導電性経路を定義するために上記ナノチューブセグメントが他のセグメントに接触するナノチューブセグメントの凝集体が含まれる。上記ナノチューブセグメントは単一壁カーボンナノチューブか、あるいは複数壁カーボンナノチューブでありうる。さまざまなセグメントが異なる長さを有し、上記製品の長さよりも短い長さを有するセグメントが含まれうる。そのように形成された上記製品は基板上に配置され、上記製品自体内のナノチューブの電気ネットワークを形成することが可能である。導電性製品は、上記基板の上にナノチューブ織布を形成し、パターンが上記導電性製品に対応している上記織布内にあるパターンを定義することにより基板上に作られる。上記ナノチューブ織布は、触媒、たとえば、上記触媒が気相触媒である、あるいは上記触媒が金属気相触媒である触媒を用いて上記基板上に上記ナノチューブ織布を成長させることにより形成することが可能である。上記ナノチューブ織布は、上記基板上に懸濁ナノチューブの溶液を蒸着することにより形成することが可能である。上記蒸着溶液は、上記溶液のスピンコーティングを作り出すためにスピンにかけられる。上記溶液は、上記溶液の中に上記基板を浸漬させることにより蒸着させることが可能である。上記ナノチューブ織布は、上記基板の表面上にナノチューブを有するエアゾールをスプレーすることにより形成される。
2005503007.tif 000002
【特許請求の範囲】
【請求項１】
ナノチューブセグメントは、製品に沿って複数の導電性経路を定義するために、他のナノチューブセグメントに接触することを特徴とする、ナノチューブセグメントの集合体から成る、導電性製品。
【請求項２】
前記ナノチューブセグメントには単一壁カーボンナノチューブが含まれることを特徴とする請求項１に記載の前記製品。
【請求項３】
前記ナノチューブセグメントには複数壁カーボンナノチューブが含まれることを特徴とする請求項１に記載の前記製品。
【請求項４】
前記ナノチューブセグメントは異なる長さを有することを特徴とする請求項１に記載の前記製品。
【請求項５】
前記ナノチューブセグメントには、前記製品の長さよりも短い長さを有するセグメントが含まれることを特徴とする請求項１に記載の前記製品。
【請求項６】
トレースには前記トレースに沿って複数の導電性経路を定義するために他のナノチューブセグメントと接触するナノチューブセグメントが含まれることを特徴とする、基板と前記基板上に配置される導電性トレースを含むアセンブリ。
【請求項７】
前記ナノチューブセグメントには単一壁カーボンナノチューブが含まれることを特徴とする請求項６記載の前記アセンブリ。
【請求項８】
前記ナノチューブセグメントには複数壁カーボンナノチューブが含まれることを特徴とする請求項６に記載の前記アセンブリ。
【請求項９】
前記ナノチューブセグメントには異なる長さを有することを特徴とする請求項６に記載の前記アセンブリ。
【請求項１０】
前記ナノチューブセグメントには前記製品の長さよりも短い長さを有するセグメントが含まれることを特徴とする請求項６の前記アセンブリ。
【請求項１１】
前記トレースに沿って複数の導電性経路を定義するために他のナノチューブと接触するナノチューブの電気ネットワークから成る導電性トレース。
【請求項１２】
前記ナノチューブには、単一壁カーボンナノチューブが含まれることを特徴とする請求項１１に記載の前記導電性トレース。
【請求項１３】
前記ナノチューブには複数壁カーボンナノチューブが含まれることを特徴とする請求項１１に記載の前記導電性トレース。
【請求項１４】
前記ナノチューブは異なる長さを有することを特徴とする請求項１１に記載されている前記導電性トレース。
【請求項１５】
前記ナノチューブには、前記トレースの長さよりも短い長さを有するセグメントが含まれることを特徴とする請求項１１に記載の前記導電性トレース。
【請求項１６】
前記トレースには、前記トレースに沿って複数の導電性経路を定義するために他のナノチューブと接触するナノチューブの電気ネットワークが含まれることを特徴とする、基板と前記基板上に配置される導電性トレースを含むアセンブリ。
【請求項１７】
前記ナノチューブには単一壁カーボンナノチューブが含まれることを特徴とする請求項１６に記載の前記アセンブリ。
【請求項１８】
前記ナノチューブには、複数壁カーボンナノチューブが含まれることを特徴とする請求項１６に記載の前記アセンブリ。
【請求項１９】
前記ナノチューブは異なる長さを有することを特徴とする請求項１６に記載の前記アセンブリ。
【請求項２０】
前記ナノチューブには、前記トレースの長さよりも短い長さを有するナノチューブが含まれることを特徴とする請求項１６に記載の前記アセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は以下の出願に関連しており、それらの全ては本出願の譲渡人に譲渡され、また、それらの全ては全体として参考文献として組み込まれている。すなわち、それら出願とは、
ナノチューブリボンとそれを作る方法を用いた電気機械式メモリーアレイ（２００１年７月２５日に出願された米国特許出願第０９／９１５０９３号）と、
ナノチューブ技術により構築されたセル選択回路を有する電気機械式メモリー（２００１年７月２５日に出願された米国特許出願第０９／９１５１７３号）と、
ナノチューブ電気機械式メモリーを有するハイブリッド回路（２００１年７月２５日に出願された米国特許第０９／９１５０９５号）である。
【０００２】
本発明は、一般的にはカーボンナノチューブフィルム、織布、層、製品とに関し、特に、回路などにおけるさまざまな用途のためのカーボンナノチューブフィルム、織布あるいは層から導電性製品を製造することに関する。
【背景技術】
【０００３】
１０ｎｍレジームでの導電性超薄金属層と電極の信頼できる製造が問題となっている。例えば、Ｓ．ウルフ著『ＶＬＳＩ時代のためのシリコンプロセッシング』、第２巻「プロセスインテグレーション」（Ｓ．Ｗｏｌｆ，Ｓｉｌｉｃｏｎ  Ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ｔｈｅ  ＶＬＳＩ  ｅｒａ；Ｖｏｌｕｍｅ２−Ｐｒｏｃｅｓｓ  Ｉｎｔｅｇｒａｔｉｏｎ）（ラティスプレス社、サンセットビーチ市、１９９０年刊（Ｌａｔｔｉｃｅ  Ｐｒｅｓｓ，Ｓｕｎｓｅｔ  Ｂｅａｃｈ，１９９０）。この大きさのレジームでの金属フィルムは通常、不連続性のものであり、また、顕微鏡大の距離を越えても導電性となっているわけではない。さらに、こうした１０ｎｍ以下のフィルムは、半導体装置における電気相互接続などの適用にはそれらを不適当なものとしてしまう電流により熱による損傷を受けやすい。その低熱導電性により生じる薄金属相互接続の熱による損傷は、大幅な小型化と、高度集積化半導体装置の性能改善を阻害する主要な因子の一つである。
【０００４】
従来からの相互接続技術は、その電気的特性の劣化から特に半導体装置の性能を侵す熱による損傷と金属拡散に陥る傾向を有する。こうした効果は、例えば、超薄ゲート酸化物層の中を通す金属拡散により、０．１８μｍと０．１３μｍ構造の電流生成における寸法減少によりさらに顕著なものとなる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、高い電流密度を有する文脈において、あるいは極端な熱条件においてはうまく作動する可能性がある導電性エレメントに関する技術においては需要が存在する。これには、非常に小さな特徴寸法を備えた回路文脈が含まれるが、他の高電流密度の極端な熱環境文脈もまた含まれる。汚染物の望ましくない量を他の回路エレメントの中へ拡散する可能性が少なくなると思われる導電性エレメントに対する需要もまた存在する。
【課題を解決するための手段】
【０００６】
本発明はナノチューブフィルムと製品とそれらを製造する諸方法を提供する。本発明の一つのアスペクトの下では、一つの導電性製品には、その製品に沿った複数の導電性経路を定義するために、他のナノチューブセグメントに接触するナノチューブセグメントの集合体が含まれる。
【０００７】
本発明の他のアスペクトの下では、ナノチューブセグメントは、単一壁カーボンナノチューブあるいは複数壁カーボンナノチューブでありうる。さまざまなセグメントは異なる長さを有しうるものであり、また、その製品の長さよりも短い長さを有するセグメントが含まれうる。
【０００８】
そのように形成されたその製品は、基板上に配置され、その製品自体の中にナノチューブの電気ネットワークを形成し得る。
本発明の他のアスペクトの下では、その基板上にナノチューブ織布を形成し、また、そのパターンはその導電性製品に対応するその織布内にあるパターンを定義することにより一つの基板上に作り上げることが可能となる。
【０００９】
本発明の他のアスペクトの下では、上記ナノチューブ織布は、その触媒が気相触媒であり、あるいはその触媒が金属気相触媒である一つの触媒を使用して上記基板上に上記ナノチューブ織布を成長させることにより形成される。
【００１０】
本発明の他のアスペクトの下では、上記ナノチューブ織布は一つの基板上に懸濁されているナノチューブの溶液を蒸着させることにより形成される。上記蒸着させた溶液は上記溶液のスピンコーティングを作り出すためにスピンさせることができる。
【００１１】
本発明の他のアスペクトの下では、上記溶液は、上記溶液の中に上記基板を浸漬させることにより蒸着させることができる。
【００１２】
本発明の他のアスペクトの下では、上記ナノチューブ織布は、上記基板の表面上にナノチューブを有するエアゾールをスプレーすることにより形成される
本発明は導電性ナノチューブのフィルムを製造する方法を提供する。本発明の一つのアスペクトの下では、ナノチューブの成長を育成するために基板が設けられ、また、蒸気相触媒が導入される。炭素源はまた、上記基盤の主要な表面に対して実質的に平行なものであるナノチューブの一つの層を成長させるように導入される。
【００１３】
本発明のもう一つのアスペクトの下では、上記蒸気相触媒はメタロセンである。
【００１４】
本発明のもう一つのアスペクトの下では、導電性製品は、上記基板上に一つのナノチューブ織布を形成し、上記パターンが上記導電性製品に対応する上記織布内にあるパターンを定義し、上記パターン化された織布が導電性製品を形成するために上記基板上に残るように、上記織布の一部を除去することにより、一つの基板上に作り上げられる。
【００１５】
本発明のもう一つのアスペクトの下では、導電性製品は、基板を供給し、ナノチューブの成長を育成するために蒸気相触媒を導入し、上記基板の主要な表面に対して実質的に平行になるナノチューブの一つの相を成長させるように炭素源を導入することにより一つの基板の上に作り上げられる。
【００１６】
本発明のもう一つのアスペクトの下では、導電性製品は、上記パターンにより定義された領域内にある上記基板の主表面に対して実質的に平行になるナノチューブを成長させるように、基板を供給し、材料のパターン化された層を供給し、ナノチューブの成長を育成する触媒を供給し、また、炭素源を供給することにより、一つの基板上に作り上げられる。
【００１７】
本発明のもう一つのアスペクトの下では、材料をパターン化した層は、絶縁体あるいは半導体であり、上記ナノチューブは上記パターン化された材料の上に成長させる。
本発明のもう一つのアスペクトの下では、上記パターン化層はパターン化金属層であり、上記ナノチューブは上記パターン化金属層ではない他の領域で成長させる。
【発明を実施するための最良の形態】
【００１８】
本明細書に全体として参考文献として組み込まれているＷＯ０１／０３２０８に開示されているＮＴＷＣＭ装置と類似的に作動する電気機械式メモリーセルが作り出される新しい電気機械式メモリーアレイとそれを製造するための諸方法が開示される。しかし、ＷＯ０１／０３２０８に開示されている上記ＮＴＷＣＭ装置とは異なり、ナノチューブのマット化層あるいはナノチューブの不織布から作られた新しいリボンあるいはベルトが導電性エレメントとして使用されている。この開示における諸ポイントでは、上記リボンは、トレースとして、あるいは導電性製品として言及される。ある例では、上記リボンは懸垂され、また、他の例では、上記リボンは一つの基板上に配置される。ある例では、上記リボンは、電気制御下にある特定の状態に偏向するように使用され、また、他の例では、上記リボンは移動するのではなくて、電流あるいは電圧を単に担体するために使用されている。その新しいナノチューブベルト構造は、（製造される装置の数における）集積化とスケールの所望される値で構築することがより容易であり、また、その幾何学模様はさらに容易に制御されると考えられる。上記新しいナノチューブリボンは、金属トレースで経験し、あるいは想定された上記に概説した問題には悩まされることなく、高電流密度をさらに容易に担体することができると考えられる。
【００１９】
本発明の特定の実施態様の下では、導電性製品は、ナノチューブ織布、層あるいはフィルムから製造されうる。１ｎｍといった小さなチューブ直径を有するカーボンナノチューブは、きわめて高い電流密度を担体することができる導電体である。これについては、例えば、Ｚ．Ｙａｏ，Ｃ．Ｌ．Ｋａｎｅ，Ｃ．Ｄｅｋｋｅｒ，Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．８４，２９４１（２０００）を参照されたい。それらカーボンナノチューブはまた、もっとも高いことが知られている熱伝導性も有している。これについては、例えば、Ｓ．Ｂｅｒｂｅｒ，Ｙ．−Ｋ．Ｋｗｏｎ，Ｄ．Ｔｏｍａｎｅｋ，Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．８４，４６１３（２０００）を参照されたい。また、これらカーボンナノチューブは熱的にまた、化学的に安定している。これについては、例えば、Ｐ．Ｍ．Ａｊａｙａｎ，Ｔ．Ｗ．Ｅｂｂｅｓｅｎ，Ｒｅｐ．Ｐｒｏｇ．Ｐｈｙｓ．６０，１０２５（１９９７）を参照されたい。しかし、個々のナノチューブを適当に制御された方向、長さなどを備えさせて成長させるのは難しいため、個々のナノチューブの使用には問題がある。ナノチューブ織布からトレースを作り出すことにより、個々のナノチューブの恩恵の全てではないにしても、そのトレースの多くは残すことができる。さらに、ナノチューブ織布から作られたトレースは、個々のナノチューブではみられない恩恵を有する。例えば、そのトレースは、集合体においては多くのナノチューブから成るため、そのトレースは個々のナノチューブの失敗あるいは破断の結果として失敗することがない。その代わりに、電子がある一定のトレース内に移動することが可能である多くの代替的な経路がある。実際、ナノチューブ織布から作られたトレースは、その定義されたトレース内に個々のナノチューブのそれ自体の電気ネットワークを作り出す。さらに、ナノチューブ織布、層、あるいはフィルムを使用することにより、本技術はこうしたトレースを作り出すのに使用することが可能である。
【００２０】
ナノチューブリボンクロスバーメモリー（ＮＴＲＣＭ）
新しいナノチューブベルトクロスバーメモリー装置は、ＮＴＷＣＭに対して類似的に作動するため、オペレーションのそれらのアーキテクチャと原理の説明は手短となる。さらに完全な説明とバックグラウンドのためにはＷＯ０１／０３２０８を参照することができる。
【００２１】
図１は、本発明の好適な実施態様の原理に従って構築された例示的な電気機械的メモリーアレイ１００を図示説明している。そのアレイは、「オン」状態１０５あるいは「オフ」状態１０６にあることが可能である複数の不揮発性メモリーセル１０３を有する。こうしたセルの実際の数は、本発明を理解するのには重要なものではないが、その技術は、最新の不揮発性回路装置と同じか、あるいはよりも大きな情報保存能力を有する装置を支持することが可能である。
【００２２】
各メモリーセル１０３には、電気トレースあるいは配線、例えば、１０４の上にある一つあるいはそれ以上の支持体１０２により懸垂されているナノチューブリボン１０１が含まれる。
【００２３】
リボン１０１と配線、例えば、１０４との各交差は、クロスバー結合を形成し、メモリーセルを定義する。特定の実施態様の下では、各セルはリボン１０１と電気的に交信している電極１１２に電流あるいは電圧を印可する、あるいはトレースあるいは配線１０４と交信している電極（図示せず）を通じて印可することにより読み出し、書き込みが行われる。上記支持体１０２は、窒化シリコン（Ｓｉ３Ｎ４）の層１０８から作られる。層１０８の下にあるのは、下に置かれているシリコンウエーハ１１０からｎドープトシリコントレース１０４を分離するゲート酸化物層１０９である。
【００２４】
図１−２Ｂを一緒に参照すると、接合１０６は上記ナノチューブリボン１０１が、対応するトレース１０４から分離されている第一物理および電気的状態にある上記セルを図示説明している。接合１０５は、上記ナノチューブリボン１０１は対応するトレース１０４に向かって偏向される第二物理及び電気的状態にある上記セルを図示説明している。上記第一状態では、上記接合は開放回路であり、そのようにアドレス指定されたときに上記リボン１０１あるいはトレース１０４のいずれかの上で感知される可能性がある。第二状態では、上記接合は、整流接合（例えば、ショットキーあるいはＰＮ）であり、そのようにアドレス指定されたときに上記チューブ１０１あるいはトレース１０４のいずれかの上などで感知される可能性がある。
【００２５】
特定の実施態様の下では、上記ナノチューブリボン１０１は、摩擦により上記支持体にある位置に保持することが可能である。他の実施態様の下では、さまざまな技術のいずれかを使用して上記支持体に上記リボンに固定することなどにより、他の手段で上記リボンを保持することが可能である。この摩擦は、ピレンあるいは他の化学的反応種などの炭素化合物を使用することによる共有結合を含む化学的相互作用を用いることによって増大させることができる。金属、半導体、あるいは絶縁体などの蒸着あるいはスピンコートされた材料、特にシリコン、チタン、酸化シリコン、あるいはポリイミドはまた、そのピン止め強度を増大させるために加えることが可能となっている。上記ナノチューブリボンあるいはそれぞれのナノチューブはまた、上記表面に対してウエーハボンディングを使用することによりピン止めすることができる。これについては、Ｒ．Ｊ．Ｃｈｅｎら、「タンパク質固定のための単一壁炭素ナノチューブの非共有結合側壁機能性」（"Ｎｏｎｃｏｖａｌｅｎｔ  Ｓｉｄｅｗａｌｌ  Ｆｕｎｃｔｉｏｎａｌｉｚａｔｉｏｎ  ｏｆ  Ｓｉｎｇｌｅ−Ｗａｌｌｅｄ  Ｃａｒｂｏｎ  Ｎａｎｏｔｕｂｅｓ  ｆｏｒ  Ｐｒｏｔｅｉｎ  Ｉｍｍｏｂｉｌｉａｔｉｏｎ"），Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．，１２３，２００１, ３８３８−３９および金属によるナノチューブのピン止めと塗布についての例示的な技術に関しては、Ｄａｉら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，７７，２０００，３０１５−１７を参照されたい。また、諸技術に関しては、ＷＯ０１／０３２０８を参照されたい。
【００２６】
図２Ａ−Ｂに図示説明されているように、特定の好適な実施態様の下では、ナノチューブリボン１０１は、約１８０ｎｍの幅を有し、好適に製造された窒化シリコンの支持体１０２に対してピン止めされている。リボン１０１下にあるトレース１０４の局所領域はｎ−ドープされたシリコン電極を形成し、上記支持体１０２近くに位置され、好適には上記ベルト、例えば、１８０ｎｍよりも広くはない。上記ベルト１０１が電極２０６に取り付けられる上記支持体１０２の一番上から上記偏向位置までの相対分離帯２０８は、およそ５〜５０ｎｍの大きさであるべきである（図２Ｂ参照）。上記分離帯２０８の大きさは、上記メモリー装置の電気機械的スイッチング能力と互換性があるものであるように設計される。本実施態様に関しては、上記５〜５０ｎｍの分離帯はカーボンナノチューブで作られたリボン１０１を利用する特定の実施態様には好適なものであるが、他の分離帯は、他の材料に関しては好適なものとなると考えられる。この大きさは、上記偏向ナノチューブの歪エネルギーと接着エネルギーとの間の相互作用（インタープレイ）から生じる。これら特徴的な寸法は、最新製造技術の観点から示唆されるものである。他の実施態様は、製造設備の能力を反映するようなもっと小さな（あるいは大きな）寸法で製造することが可能である。
【００２７】
特定の実施態様の上記ナノチューブリボン１０１は絡み合いあるいはマット化されたナノチューブの不織布で形成される（以下にさらに多くのものを記載）。上記リボンのスイッチングパラメータは、それぞれのナノチューブのそうしたものに類似している。このように、上記リボンの予測スイッチング時間と電圧は、ナノチューブと同じ時間と電圧とほぼ等しいものとすべきである。それぞれのナノチューブの方向付けられた成長あるいは化学的自己集合に頼っている先行技術とは異なり、本発明の好適な実施態様は薄膜とリソグラフィを含む製造技術を利用する。製造の本方法は大きな表面、特に少なくとも６インチのウエーハの上での生成に役立つ。（対照的には、ミリメーター以下の距離を越える距離にわたってそれぞれのナノチューブを成長させることは現在は不可能である。）上記リボンは、上記リボンにより収容されている伝導経路の冗長さをもたらすことにより、それぞれのナノチューブの上に改善故障許容を示すべきものである（個別のナノチューブはリブ内にある他のチューブを破断してしまう場合は、伝導パスを設け、一方、単一のナノチューブのみが使用される場合は、セルは故障してしまう）。さらに、上記リボンは、個別のナノチューブよりも大きな断面積を有するように作られることが可能であるため、上記リボンの抵抗は個別のナノチューブに関するそれよりも大幅に低いものであるべきであり、したがって、そのインピーダンスは減らされる。
【００２８】
図３は、ＮＴＲＣＭ装置１００の特定の実施態様を製造する一つの方法を図示説明している。第一中間体構造３０２は作るかあるいは供給する。上記図示説明された実施態様では、上記構造３０２には、絶縁層１０９（二酸化シリコンなど）を有するシリコン基板１１０と、複数の支持体１０２を定義する窒化シリコン層（Ｓｉ３Ｎ４）１０８が含まれる。この例では、複数のカラムなどの多くの他の配置が可能であるが、上記支持体１０２は、パターン化された窒化シリコンの列により形成される。導電性トレース１０４は支持体１０２の間に伸びている。この例では、上記トレース１０４は、上記支持体１０２に本質的に接触するように図示されているが、他の配置は、他の幾何学模様のものも可能である。例えば、空間はトレース１０４と支持体１０２の間に存在し、また、トレース１０４は、配線として形作る、あるいは三角あるいは台形を含む非四辺形横断断面を有することが考えられる。犠牲層３０４は、上記支持体１０２の上面に一つの平面表面３０６を定義するように、上記トレース１０４の上に配置される。この平面表面は、以下で説明されるように、特定の実施態様のマット化ナノチューブ層の成長を容易なものとする。
【００２９】
一旦こうした構造３０２が作り出されるか供給されると、上記上部表面３０６は触媒３０８を受け入れる。例えば、特定の実施態様の下では、鉄（Ｆｅ）、モリブデン（Ｍｏ）、コバルトあるいは他の金属を含む触媒金属３０８は、第二中間体構造３１０を作り出すために、スピンコーティングあるいは他の塗布技術により塗布される。
【００３０】
ナノチューブのマット化層３１２はその後に、第三中間体構造３１４を形成するように、単一壁カーボンナノチューブ（ＳＷＮＴ）の不織布の中に成長する。例えば、炭素源、水素、アルゴンあるいは窒素などの不活性ガスを含有するガスが、上部表面の上に流されながら、第二中間体構造３１０は、オーブンの中に置かれ、また、高温（例えば、約８００〜１２００℃）まで加熱される。この環境は単一壁カーボンナノチューブの上記マット化層あるいはフィルム３１２の生成あるいは成長を容易にする。上記層３１２は元来１つのナノチューブの厚さであり、上記さまざまなチューブは、ファンデルワールス力により互いに接着させる。その材料の成長の性向のためにこの成長が比較的に頻度が高くなるのにもかかわらず、ときには、一つのナノチューブはもう一つの上にまで成長することがある。いくつかの実施態様の下では（図示せず）、上記触媒３０８は、所望されるように、さらに高い密度で、あるいはより低い密度でのいずれかで、特定の密度で上記ナノチューブを成長させる際に助けとなるようにパターン化することが可能である。触媒組成と密度の条件、成長環境と時間は適当に制御され、ナノチューブは、元来ナノチューブの単層である与えられた分野の上に均等に分布されるによう作ることができる。適当な成長には、触媒組成と濃度、下に置かれている表面の機能化、スピンコーティングパラメータ（長さとＲＰＭ）、成長時間、温度、ガス濃度に限定されるわけではないが、それらを含むパラメータの制御が必要となる。
【００３１】
フォトレジストはその後に、上記層３１２に貼り付けることが可能であり、また、ナノチューブ３１２のマット化層の中にあるリボンを定義するようにパターン化することが可能である。上記リボンパターンは上記下に敷いたトレース１０４と交差する（例えば、直交するように）。上記フォトレジストは、第四中間体構造３１８を形成するために、平面表面３０６上に横たわっている不織布ナノチューブのリボン１０１を残すように、取り除かれる。
【００３２】
上記第四中間体構造３１８は、図示されているように露出されている、その下に敷かれている犠牲層３０４の部分３２０を有する。上記構造３１８は、その後に、ＨＦなどの酸により処理され、上記リボン１０１下にある上記部分を含み、したがって、トレース１０４の上に懸垂され、また支持体１０２により支持されているリボン１０１のアレイ３２２を形成し、犠牲層３０４を取り除く。
【００３３】
その後の金属化は、図１に図示させているアドレス指定電極、例えば、１１２を形成するのに使用することが可能である。
【００３４】
上記技術の一つのアスペクトは、さまざまな成長、パターン化、エッチングオペレーションでは、リソグラフィパターン化などの従来からの技術を使用することが可能である。現在では、これには、約１８０ｎｍから低いところでは１３０ｎｍといった特徴寸法（例えば、リボン１０１の幅）が含まれうるが、上記構成要素の物理的特性は、製造能力が許容する場合は、もっと小さな特徴寸法であっても受け入れることができる。
【００３５】
以下に説明されているように、上述されている上記中間体構造あるいは類似の構造を作り出す数多くの可能な方法がある。図４は、例えば、上記第一中間体構造３０２を作り出すための一つの方法を図示している。
【００３６】
シリコンウエーハ４００は酸化物層４０２を供給される。上記酸化物層は好適には、厚さ数ナノメートルであるが、１μｍという大きさまで可能となっている。窒化シリコン（Ｓｉ３Ｎ４）層４０４は上記酸化物表面４０２の一番上に配置される。上記窒化シリコン層は好適には少なくとも３０ｎｍの厚さのものである。
【００３７】
窒化シリコン層４０４は、支持体構造４０７を形成するために、空洞４０６を生成するようにその後にパターン化され、エッチングされる。最新の技術を用い、上記空洞の幅を約１８０ｎｍあるいはさらに小さくする事が可能である。その残りの窒化シリコン材料は上記支持体１０２（例えば、列あるいはおそらくカラムとして）を定義する。
【００３８】
ｎドープトシリコンのカバリング４０８はその後に、上記空洞４０６を充填するために蒸着される。例示的実施態様用の上記カバリング４０８は約１μｍの厚さでありうるが、３０ｎｍといった薄さも可能である。
【００３９】
上記カバリング４０８は、構造４１１を形成するために上に論じられた平面表面３０６を生産するため、例えば、厚いシリコン層の自己平坦化あるいはアニーリングによりその後に処理される。自己平坦化の場合は、エンドポイント検出（ＥＰＤ）を備えた反応性イオンエッチング（ＲＩＥ）を、上記エッチングされた窒化シリコンの上部表面４１０に到達するまで、利用することが可能である。
【００４０】
上記構造４１１はその後に、ＳｉＯ２の犠牲層３０４を形成し、定義して、平面表面３０６の中に約１０〜２０ｎｍの深さに入れるために酸化される。
【００４１】
シリコンの上記変換されない残りの部分はトレース１０４を形成する。
【００４２】
図５は特定の実施態様の上記ＮＴＲＣＭ装置１００を作り出すのに使用することが可能であるもう一つの方法を図示している。図４との関連で記載されている支持体構造４０７が設けられている。ｎドープトシリコンの層５１４はその後に、ＣＶＤプロセス、スパタリング、あるいは電気めっき法を用いて添加される。特定の実施態様の下では、層５１４は、上記Ｓｉ３Ｎ４支持体１０２の高さのほぼ半分となるように添加される。
【００４３】
上記層５１４が添加された後、上述されているように、構造４１１を形成するために、平面化表面３０６を生み出すためアニーリングステップが実施される。上記アニーリングステップは、層５１４の上記シリコンを上記空洞４０６の中に流入させる。
【００４４】
図４との関連で説明されているように、上記構造４１１はその後に、平面表面３０６の中に約１０〜２０ｎｍの深さでＳｉＯ２の犠牲層３０４を形成し定義するために酸化される。
【００４５】
図６は、代替的な第一中間体構造３０２'を形成するためのもう一つのアプローチを図示している。本実施態様では、シリコン基板６００は、少なくとも３０ｎｍの高さ６０４を有する窒化シリコンの層６０２により覆われる。
上記窒化シリコン層６０２はその後に、スペーシング６０６を生成し、また、支持体１０２を定義するためにパターン化され、エッチングされる。上記エッチングプロセスはシリコン基板６００の表面の部分６０８を露出させる。
【００４６】
上記露出窒化シリコン６０８は、数ｎｍという厚さを有する二酸化シリコン（ＳｉＯ２）層６１０を生成するために酸化される。これら層６１０は、上記構造３０２のために絶縁層１０９が行った方法に類似させて最終的にトレース１０４を絶縁する。
【００４７】
一旦上記絶縁層６１０が作り出されると、上記トレース１０４は、さまざまなやり方のいずれかで作り出すことが可能である。図６は、この点を図示説明するために、こうしたトレースを作り出すのに用いられる図４〜５の上記処理ステップを図示説明している。
【００４８】
図７は、第一中間体構造３０２を形成するためのもう一つのアプローチを図示説明している。二酸化シリコン層７０２を有するシリコン基盤７００と、窒化シリコン層７０４は、パターン化フォトレジスト層７０６を受け入れる。例えば、フォトレジスト層は層７０４上にスピンコートされ、また、その後に、露出され、またリソグラフィにより現像される。
【００４９】
反応性イオンエッチング（ＲＩＥ）などはその後に、空洞７０８を形成し、また、支持体１０２を定義するために、上記Ｓｉ３Ｎ４層をエッチングするのに用いることが可能である。
【００５０】
後に、ｎドープトシリコン７１０を上記空洞７０８の中に蒸着させることが可能である。特定の実施態様であるシリコンの下では、上記Ｓｉ３Ｎ４支持体１０２の上記高さ７１２にほぼ等しい高さに蒸着させる。
【００５１】
上記フォトレジスト７０６と上記フォトレジスト７１０の一番上にあるシリコン７１０はその後に、上述されているように、中間体構造４１１を形成するために、剥ぎ取られる。
【００５２】
上記構造４１１はその後に、上記犠牲ＳｉＯ2層３０４を生成するために酸化される。
【００５３】
図８は、第一中間体構造３０２を形成するためのもう一つのアプローチを図示説明している。このアプローチの下では、その一番上にあるもっとも低い二酸化シリコン層８０４を備えたもっとも低いシリコン層８０２を有する出発構造８００が設けられる。第二シリコン層８０６は層８０４の一番上にあり、また、第二二酸化シリコン層８０８は、上記第二シリコン層８０６の一番上にある。
【００５４】
上記一番上にある二酸化シリコン（ＳｉＯ2）層８０８は、ＲＩＥマスク８１０を作り出すために、フォトリソグラフィによりパターン化される。上記マスクは上記第一二酸化シリコン層８０４まで下がっていく第二シリコン層８０６の上記露出部分８１２をエッチングするために用いられる。このエッチングは、空洞８１４を作り出し、また、トレース１０４を定義する。
【００５５】
上記空洞８１４は、窒化シリコン（Ｓｉ3Ｎ4）８１６により充填され、覆われる。
【００５６】
上記Ｓｉ３Ｎ４カバリング８１６はＲＩＥより、上記ｎドープトシリコン電極１０４（犠牲層３０４を形成する）を覆う上記ＳｉＯ2層８０６の残りの部分と同じ高さ８１８にバックエッチングされる。
【００５７】
図９は、一つの代替的な第一中間体構造３０２''を形成するための一つのアプローチを図示説明している。このアプローチの下では、４０７（図４に図示されているが、図９では図示されていない）のような構造が設けられる。この例では、上記Ｓｉ3Ｎ3支持体１０２は、約３０ｎｍの高さを有する。金属の薄い層９０２が上記Ｓｉ3Ｎ3支持体１０２の一番上に、また、アイテム９０３により描かれている上記空洞９０４の底部には、上記露出部分ＳｉＯ２の一番上に蒸着される。金属９０２と９０３は一時的な電極を形成する。ｎドープトシリコン９０６の層はその後に、電気めっき法により、また、上記支持体１０２の一番上で高さ９０８に達し、電極９０２に接触するまで上記電極９０３を覆うことにより、蒸着させるかあるいは成長させることが可能である。上記成長プロセスは、上記低部および上部金属電極９０２、９０３の間を流れる電流の開始により制御することが可能である。
【００５８】
上記露出金属電極９０２はその後に、ウェット化学的諸方法あるいはドライ化学的諸方法により取り除くことが可能である。これにより、上述されている上記構造４１１のような中間体構造４１１'が形成されるが、上記シリコン成長プロセスのアーチファクトとして、埋め込み電極９０３を備えたものである。
【００５９】
上記構造４１１'はその後に、上述されているように、シリコンの上記露出部分に犠牲層３０４を形成するために酸化される。例えば、上記層３０４は、約１０ｎｍという厚さにまで成長させることが可能である。
【００６０】
図１０は、第一中間体構造３０２を形成するためのもう一つのアプローチを図示説明している。その一番上に二酸化シリコン１００４の層を有するシリコン基盤１００２と、層１００４の一番上にあるシリコン（ｎドープ）の第二層１００６とが、出発物質として用いられる。マスク層１００８は層１００６の一番上にフォトリソグラフィによりパターン化される。
【００６１】
窒化技術を用いて、ｎドープトシリコン層１００６の露出部分１０１０がＳｉ３Ｎ４支持体１０２に化学的に変換される。層１００６の上記変換されない部分がトレース１０４を形成する。
【００６２】
上記マスク１００８は取り除かれ、上述されているように構造４１１を形成する。
【００６３】
シリコン表面の上記露出部分１０１２はその後に、上記ＳｉＯ２犠牲層３０４を形成するために酸化される。
【００６４】
図１１は、一つの代替的な第一中間体構造３０２'''を形成するための一つのアプローチを図示説明している。このアプローチの下では、シリコン基板１１０２は、出発物質としてＳｉ３Ｎ４の薄膜１１０４により層化される。上記窒化シリコン層１１０４の一番上には、ｎドープトシリコンが添加され、トレース１０４を形成するためにＲＩＥによりリソグラフィによりパターン化される。
【００６５】
トレース１０４の表面は、犠牲層３０４'の一つの代替的形態として作用する上記ＳｉＯ２層１１０６を形成するために酸化される。
【００６６】
上記構造はＳｉ３Ｎ４１１０８により全面成長させ、平面表面３０６を形成するため、また代替的第一中間体構造３０２'''を形成するために、バックエッチングが実施される。当業者には明らかなことであろうが、このアプローチの下では、上記犠牲層がその後に取り除かれると、トレース１０４は、支持体１０２から分離されることになる。この技術のその他の変更はトレース１０４の代替的な横断断面を作り出すために採用することが可能である。例えば、上記トレース１０４は円形トップを有するために、あるいは三角形あるいは台形の断面を有するために、作り出すことが可能である。さらに、上記断面は、テーパーがかかった辺を備えた三角形他の形態を有することも可能である。
【００６７】
上記で説明されているように、一旦第一中間体構造、例えば、３０２が形成されると、上記構造３０２の上記平面表面３０６の上にマット化ナノチューブ層３１２が設けられる。好適な実施態様では、上記不織布層３１２が、触媒３０８を用いることにより、また、成長環境の制御により、上記構造の上に成長させる。他の実施態様では、上記マット化ナノチューブ層３１２が個別に供給され、また、それを上記構造３０２の上に直接適用することが可能である。このアプローチの下では、構造３０２には好適には、上記個別に成長織布を受け入れるために平面表面を設けるための上記犠牲層が含まれるが、その犠牲層は、こうしたアプローチの下では必要ないと考えられる。
【００６８】
上記成長プロセスは、こうしたナノチューブの下側を中間体構造３０２の平面表面３０６と接触させるため、それらナノチューブは、図１２により示唆されているように、「自己集合」形質を示す。特に、個々のナノチューブはそれらが実質的に「単層」として形成するように、エネルギー的に好適であるときにはいつでもその上で成長させる上記表面に接着する傾向がある。いくつかのナノチューブは別のものの上に成長する可能性もあるので、その単層は完全なものと考えられない。上記それぞれのナノチューブは別のものと「織られる」ことはないが、ファンデルワールス力の結果として別のものに接着する。図１２は実際の不織布ナノチューブの概略描写である。ナノチューブの上記小さな特徴寸法のため、最新の走査電子顕微鏡であっても、正確さを欠くことなく実際の織布を写真撮影することはできない。ナノチューブは、走査電子顕微鏡（ＳＥＭ）の正確さ以下である１〜２ｎｍという小さな特徴寸法を有する。図１２は、例えば、上記織布のマット化性質を示唆している。すなわち、その図からは明確ではないが、上記織布は、チューブが存在しないことによる不連続の小さな領域を有する場合もある。各チューブは典型的には、１〜２ｎｍという直径を有する（したがって、約１〜２ｎｍの織布層を定義する）が、数ミクロンという長さを有し、２００ミクロンという長さとなる場合もある。上記チューブは曲がり、また、時として互いに交差する。チューブは互いにファンデルワールス力により付着される。
【００６９】
特定の実施態様では、ナノチューブはｘとｙ軸方向に実質的に制限されずに成長するが、自己集合形質の結果としてｚ軸では実質的に制限される（図１２のページに対して直角）。他の実施態様では、フィールド指向あるいはフロー指向成長技術を用いることにより、成長するマット化ナノチューブ層３１２に対する上記アプローチを補充することが可能である。こうした補充は、一つの平面軸（例えば、ｘ軸）においては遅延されるようさらに成長をテイラーメイドで作るように用いられることが考えられる。これにより、制御可能な密度を備えたナノチューブの平面編成単層コーティングを備えた所望される領域をさらに覆うことが考慮に入れられる。
【００７０】
下に敷かれているシリコントレース１０４を備えた上記マット化ナノチューブ層３１２の平面図が図１３に図示されている。
【００７１】
上記に説明されているように、上記マット化ナノチューブ層３１２が一旦、上記表面３０６の上に設けられると、上記層３１２は、上記支持体１０２と交差するナノチューブ織布のリボン１０１を定義するために、パターン化され、エッチングされる。上記犠牲層はその後に取り除かれ（例えば、酸により）、図３と関連して上述されている上記アレイ３２２を形成する。ナノチューブ３１２の上記マット化層が、連続フィルムではない不織布、エチャントを形成し、また、他の化学物質は、それぞれのナノチューブ「繊維」の間に拡散し、上記犠牲層などの上記下に敷かれた構成要素にさらに容易に到達することが可能である。
【００７２】
その後の金属化は、上記で概観されたように、図１に図示されているアドレス指定電極、例えば、１１２を形成するように用いることも可能である。他の実施態様は、金属化電極１１２とアドレス指定ライン（図示せず）を用いる代わりに、メモリーセルのアドレス指定を実施するためにナノチューブ技術を用いる。
【００７３】
さらに詳細には、上述されている特定の実施態様の下では、ナノチューブは、ＮＴＲＣＭアレイを形成するのに用いられる。特定の実施態様は、オペレーションを読みあるいは書くのための上記メモリーセル（複数）を選択するように、アドレス指定論理を実施するために、個々の配線あるいはベルト形態においてのいずれかでナノチューブ技術を用いる。このアプローチはさらに、システム設計の中にナノチューブ技術の統合を推進し、さらに高いレベルのシステム設計に対する恩恵のある機能性を提供することが可能である。例えば、このアプローチの下では、上記メモリーアーキテクチャは、非揮発性様にメモリー内容を記憶するだけではなく、上記最後のメモリーアドレスを固有に記憶することになる。
【００７４】
上記ナノチューブに基づくメモリーセルは、「０」と「１」状態の間の抵抗の高い比率により特徴付けられる双安定を有する。これら状態の間でスイッチングは、上記ナノチューブベルトあるいは配線および上記下に敷かれているトレースを超える特定の電圧の印可により達成され、そこでは、上記メモリーセルエレメントの少なくとも一つはナノチューブあるいはナノチューブリボンである。一つのアプローチでは、「読み出し電流」が印可され、また、この接合を超える上記電圧が「感知増幅器」により測定される。読み取り値は非破壊的なものであり、上記セルがその状態を維持し、また、ＤＲＡＭにより行われるので、白−黒オペレーションは必要とされないことを意味している。
【００７５】
図１４は、分岐バイナリー選択システムあるいはデコーダー１４００を図示している。以下に説明されるように、デコーダー１４００は、ナノチューブあるいはナノチューブリボン技術により実施することが可能である。さらに、上記デコーダーは、ナノチューブメモリーセルアレイ、例えば、ＮＴＲＣＭあるいはＮＴＷＣＭと同じ回路構成要素上に構築することが可能である。
【００７６】
点として図示されている、２つの線１４０４と１４０６の直角交差点１４０２は、２つのナノチューブあるいはナノチューブリボンの接合を意味する。この点では、上記相互作用は、ＣＭＯＳにみられる「パストランジスタ」、および、上記交差点が開放され、あるいは閉鎖されることが可能であるその他の技術に類似している。
【００７７】
一本のナノチューブあるいはナノチューブリボンが互いに交差するが、クロスバー接合を作り出すことを意図しているわけではない１４２０などのロケーションは、上記構成要素間にあるリソグラフィによりパターン化された絶縁体により、互いに絶縁することが可能である。
【００７８】
明確化の目的で、図示説明されている上記デコーダーは、アドレス指定ライン１４０８上に運ばれた３ビットバイナリーアドレス用のものである。コード化するという値により、交差（点）は、電流Ｉを感知することによりライン１４１８を選択するように通過させるたった一つのパスを作り出すために切り換えられる。
【００７９】
この技術を用いるために、上記バイナリーアドレスの各ビットの「デュアルレール」表現１４０８は、上記アドレスビット１４１０のそれぞれが真のまた補足的な形態で表現されるように外部で仕上げられる。したがって、ライン１４０６は、アドレスライン１４０８ａの論理真バージョンであり、また、ライン１４０７はアドレスライン１４０８ａの論理補足でありうる。上記表現１４０８の電圧値は上述されているように「１」あるいは「０」状態にクロスバー接合を切り換えることを必要とした電圧値と一致している。
【００８０】
このように、アドレス１４０８は１ビットあるいはアレイの中のビットの列、例えば、ナノチューブあるいはナノチューブリボンに検出電流Ｉを供給するのに用いることが可能である。同様に、同じアプローチが、与えられたトレース、例えば、一つの列を選択することと一緒にその検出値を読み取るために、特定のアレイカラム（複数）を検出するのに用いることが可能である。したがって、このアプローチは、オペレーションの読み出しと書き出しの両方のためにＸおよび／またはＹデコーディング用に用いることが可能である。
【００８１】
本発明の特定の実施態様は、図１５に図示されているハイブリッド技術回路１５００を設けている。コアメモリーセルアレイ１５０２はＮＴＷＣＭあるいはＮＴＲＣＭを用いて構築され、また、そのコアはＸとＹアドレスデコーダー１５０４と１５０６；ＸとＹバッファ１５０８と１５１０；制御論理１５１２と出力バッファ１５１４を形成している半導体回路により囲まれている。上記ＮＴＷＣＭあるいはＮＷＢＣＭコアを取り囲んでいる上記回路は読み取り電流を供給することと、出力電圧を検出することを含む通常のインターフェイス機能用に用いることが可能である。
【００８２】
他の実施態様では、上記ＸとＹアドレスデコーダー１５０４と１５０６は、上記で論議されている上記ナノチューブ配線あるいはベルトアドレス指定技術により代替することが可能である。こうした実施態様では、上記コアには、メモリーセルとアドレス指定論理が含まれる。
【００８３】
特定の実施態様では、上記ハイブリッド回路１５００は、ナノチューブコア（単にメモリーセルあるいはメモリーセルとアドレス指定論理のいずれかを有する）により、また、フィールドプログラム可能なゲートアレイを用いる上記取り囲んでいる回路を実装することにより、形成することが可能である。上記コアとゲートアレイ回路は、所望される場合は、単一の物理的パッケージの中に収容することが可能である。あるいは、それらは、別々にパッケージすることも可能である。例えば、密封パッケージナノチューブ回路（メモリーあるいはメモリーとアドレス指定論理を有する）は、上記Ｉ／Ｏインターフェイス論理が収容されているＰＬＤ／ＦＰＧＡ／ＡＳＩＣと組み合わせることが可能である。その結果生じるコンパクトチップセットは、上記製品のユーザーのために、上記ＮＴメモリーの恩恵に対してアクセスを提供するが、一方、その製造業者により必要に応じることをベースにして利用することが可能となる「オフ・ザ・シェルフ」技術を最大限に使用する。
【００８４】
図１６は、上記ハイブリッド技術の一つの可能な実装１６００を図示している。上記バッファリングと制御論理（上述されている）を含むＦＰＧＡチップ１６０２は、上記メモリーセルとアドレス指定論理を含むナノチューブ（ＮＴ）チップ１６０６に対して、一つの（おそらく複数層）プリント回路盤（ＰＣＢ）１６０４上でトレースを実施することにより接続される。
【００８５】
この特定実施様態は、今日のパーソナルコンピュータの典型的なものである上記ＰＣＩバス標準に準拠していることが示唆される。キャパシタ、抵抗器、トランスフォーマー、その他（図示せず）などの他の受動回路もまた、上記ＰＣＩ標準に準拠する必要があったものと考えられる。２００ＭＨｚ〜４００ＭＨｚというフロントサイドバス速度は、注釈付きのものであり、そうしたチップセットが作動する外部クロック速度の種類を示唆するものである。この速度は、上記ＰＣＢインターコネクトとＦＰＧＡ／ＰＬＤ／ＡＳＩＣ速度により、また、上記チップパッケージにより、上記ＮＴメモリーセル速度によってではなく、制限される。
【００８６】
カーボンナノチューブフィルム、層、織布および製品
ＮＴＲＣＭとアドレス指定ラインの上記実施態様は、図３と１２に図示されているものなどの、ナノチューブ３１２から作られた電気的伝導性製品を使用している。その層は約１ｎｍ以下の厚さ、すなわち、与えられたナノチューブの厚さを有すると考えられる。上記ナノチューブマット化層３１２は、所定の密度の連続フィルムを形成するために、シリコンウエーハの表面などの表面上で成長させるか、あるいは蒸着させる。上記二次元フィルムはその後に、その適用と文脈により、１ｎｍ（ナノチューブの固有最小寸法）から数百ミクロン以上までの幅の範囲にある導電性ラインあるいはトレースを生成するためにパターン化することができる。そのパターンはトランジスタあるいはメモリーエレメントなどのさまざまな寸法の半導体装置の相互接続また、最終的にはボンドパッドあるいは他の相互接続材料あるいは構築物に対して端末増設（ファンアウト）することを許容するように複数の長さと幅の寸法で生成することができる。上記ナノチューブ相互接続は、金属あるいは半導体材料に容易に接触することができるその真性特性のため、異なる材料を接続する必要がある場合は、金属配線とすることができる。
【００８７】
上記トレースと導電性製品は、回路の他の形態で使用することが可能である。例えば、ナノチューブトレースは高電流密度に耐えるような能力を有するために用いられることが可能であり、通常は非常に小さな寸法のトレースになっている（例えば、１０ｎｍ以下のレジーム）。それらはまた、他の回路特徴を汚染する尤度を減少させるのに用いることが可能である。
【００８８】
図１７は、例えば、基板の上にあるナノチューブリボン、トレース、あるいは導電性製品の例示的な使用を図示している（検査により、図１７は図３に類似しているが、この例では、上記フィルム３１２は、それを中間体構造３１０の上に成長させるのではなく、基板の上に成長させる）。本実施例では、シリコン基板１１０は、図３に図示されているそれに類似している酸化物層１０９を有する。上記フィルム３１２の成長あるいは蒸着を容易なものにするために、平面表面（図３の３０６として図示されているが、図１７には図示されていない）は生成されることが可能である。単一および／または複数壁ナノチューブを備えたフィルム３１２はその後に、例えば、スピンコーティングによりその組み合わせの上に化学蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）法を用いて、あるいは蒸着させて成長させることが可能である。上記フィルム３１２は元来単一壁ナノチューブが用いられる場合は一つのナノチューブの厚さであるが、複数壁ナノチューブが用いられる場合は、例えば、１０００ｎｍまで、実質的により厚くすることができる。
【００８９】
上記フィルムを成長させる場合は、上述されているように、触媒を使用することが可能である。しかしながら、上記触媒（図３の中に３０８として図示されているが、図１７には図示されていない）は上記基板の表面上に直接蒸着する必要はない。すなわち、その代わりに、あるいはさらに付け加えて、上記ＣＶＤプロセスの一部として気体形態の中に供給することが可能である。例えば、フェロセンなどの気相金属種を使用することが可能である。フェロセンや他の気層金属種は、鉄、モリブデン、タングステン、コバルトおよび他の遷移金属を含む他の種を成長させるように、カーボンナノチューブを成長させる。これらは全て上記気相の中で触媒を形成するのに適当なものである。上記金属気相触媒は、ナノチューブマット化層３１２を生成するために、適当な温度と、圧力と、表面作成と、成長時間とに沿って最適化あるいは修飾することが可能である。
【００９０】
上記フィルム３１２が蒸着される場合は、前成長ナノチューブを用いることが可能である。例えば、本発明の特定の実施態様の下では、ナノチューブは、上記ナノチューブフィルム３１２を生成するために、溶解性あるいは不溶解性の形態の中にある溶媒の中に懸濁され、上記表面上にスピンコートされる。こうした配置では、上記フィルムは上記スピンプロフィールと他のプロセスパラメータにより、一つあるいはそれ以上のナノチューブの厚さとすることが可能である。適当な溶媒には、硫酸ドデシルナトリウム、あるいはＴＲＩＴＯＮ  Ｘ−１００あるいはその他などの適当な界面活性剤とともにジメチルホルムアミド、ｎ−メチルピロリジノン、ｎ−メチルホルムアミド、オルトジクロロベンジン、パラジクロロベンジン、１，２，ジクロロエタン、アルコール、水が含まれる。表面機能化、スピンコーティング速度、温度、ｐＨ、時間などの上記ナノチューブ濃度と蒸着パラメータは、必要に応じてナノチューブの単層あるいは複層の制御蒸着のための調節することができる。
【００９１】
上記ナノチューブフィルム３１２はまた、溶解あるいは懸濁ナノチューブの溶液の中に上記ウエーハあるいは基板を浸漬させることにより蒸着させることができるようになっている。そのフィルムはまた、表面上にエアゾールの形態で上記ナノチューブをスプレーすることにより形成することができるようになっている。
【００９２】
触媒組成の状態と密度と、成長環境と、時間とが適切に制御されている場合は、ナノチューブは、本質的にはナノチューブの単層である所定のフィールドの上に均等に分配するように作ることができる。
【００９３】
ナノチューブマット化層３１２の形成に際して、フォトレジスト層は上記ナノチューブフィルム３１２上にスピンコートされ、また、導電性トレースを定義するために、露出などによりパターン化される。図１７の実施例では、上記トレースは、平行直線トレースとして図示されるが、上記トレース定義は、その他の形態をとることが可能である。上記定義トレースは、相互接続される装置のタイプにより、少なくとも１ｎｍ、また最大限１００ミクロン以上の幅を有することができる。
【００９４】
一旦そのように定義されると、上記露出フォトレジストは、上記層のいくつかを取り除くように処理することが可能であるが、上記トレース１０１は残す。その後の金属化が、図１７に図示されているアドレス指定電極あるいは端末増設相互接続構造、例えば１７０６を形成するのに用いることが可能である。
【００９５】
図１８を参照すると、ナノチューブリボンパターン１８０２はその後に、他のリボン１０１、金属トレース（図示せず）あるいは電子特徴１８０６に接続することが可能である。例えば、中間体構造１８００を参照すると、上記ナノチューブトレース１０１は、幅などの異なる特徴寸法を有するナノチューブトレース１８０２に接続することが可能である。上記トレース１０１はまた、金属接触子あるいはボンディングパッド（この図には縮小拡大して図示されていはいないが）にすることが可能である、エレメント１１２に接続することが可能である。中間体構造１８０４に参照すると、トレース１０１０は、ＮＴＲＣＭセルとして、あるいは半導体部位を備えて形成することが可能である、あるいは１８０４の中にあるメモリーエレメントに接続することが可能である。中間体構造１８０８を参照すると、上記トレースは、電子プロセシング部位あるいは論理１８０６を接続することが可能である。必ずしも縮小拡大して描かれてはいないが、上記トレース１０１はまたアイテム１１２により示されている、ボンドパッドを接続することが可能である。
【００９６】
これら相互接続はナノチューブの単層により元来形成することが可能であるが、複数層リボン、マット化層もまた、適切な成長条件を使用して考えることができる。これには、触媒組成と、下に敷かれる表面の濃度と、機能化と、スピンコーティングパラメータ（長さとＲＰＭ、例えば、４０秒、５０〜５０００ｒｐｍ）と、成長時間と、温度と、ガス濃度とに限定されるわけではないが、それらを含むパラメータの制御が必要となる。
【００９７】
上記技術の一つのアスペクトでは、上記さまざまな成長、蒸着、パターン化、エッチングオペレーションがリソグラフィパターン化などの通常技術を使用することが可能である。本技術では、トレースは、約１８０ｎｍから狭いところでは１３０ｎｍという幅を有するように作ることが可能である。しかしながら、上記トレース１０１の上記物理的特性は、製造能力により許される場合は、さらに小さな特徴寸法であっても受け入れられる。
【００９８】
通常の相互接続は、その電気特性の低下から特に半導体装置の性能を侵食する熱損傷と金属拡散に陥る傾向を有する。これら効果は、超薄ゲート酸化物層による、例えば、金属拡散により電流生成０．１８μｍと０．１３μｍ構造における寸法減少がさらに顕著にもなる。対照的に、カーボンナノチューブリボン１０１はこれらの問題で悩まされることない。それらは実質的にさらに頑丈であり、もっとも高い公知の熱伝導性を有し、熱による故障に陥ることはない。さらに、金属あるいはそれらは共有結合炭素原子で全体を構築されているため、金属あるいはドーパント拡散が起こる可能性はない。
【００９９】
図１９は、第一中間体構造３０２を形成するためのもう一つのアプローチを図示している。二酸化シリコン層１９０２を有するシリコン基板１９００は、パターン化フォトレジスト層１９０４を受け入れる。例えば、フォトレジスト層は、層１９０２上でスピンコートすることが可能であり、また、その後露出され、可縮性空洞１９０６とマスクパターン１９０８をリソグラフィにより現像した。
【０１００】
その後、ｎ−ドープトシリコンあるいはモリブデン、タングステンあるいはタンタル１９１０などの金属、酸化アルミニウムなどの犠牲層１９１２は、上記空洞１９０６の中に蒸着され、また、対応する特徴１９１４と１９１６を形成する。
【０１０１】
上記フォトレジスト１９１２の一番上に上記フォトレジスト１９１２、材料１９１４と、酸化アルミニウム（Ａｌ２Ｏ３）１９１６はその後、中間体構造１９１８を電極１０４と犠牲層３０４により形成するために剥ぎ取られる。フロー可能な酸化物（ＦＯＸ）のごときスピン−オン−グラス（ＳＯＧ）は、上記構造１９１８の上にスピンコートされ、また、上記犠牲層１９１２の一番上のその上に２００〜２０００ｎｍの高さにＳｉＯ２層１９２０を形成する標準的な技術を用いて６００℃で傾斜温度プロトコルを用いてアニーリングされる。
【０１０２】
反応性イオンエッチング（ＲＩＥ）などはその後に、支持体１０２により構造３０２を形成するために、上記ＳｉＯ２層１９２０をエッチングするのに用いることが可能である。
【０１０３】
電極材料の選択は、上記ナノチューブが上記基板表面上に置かれるその方法により限定される。上記三つの方法には、スピンコート触媒をベースにした成長、気相触媒補助ＣＶＤ、ナノチューブのスピンコーティングあるいは直接蒸着が含まれる。上記に説明されているように、上記触媒をベースにした成長の場合は、上記触媒はスピンコーティングか、あるいはその後に標準洗浄プロトコルが続いて行われる上記触媒材料の中に上記基板を浸漬するかのいずれかにより表面上に分配される。これらのケースのそれぞれでは、上記ナノチューブはその後に、上記で説明されているように水素と炭素含有前駆体ガスの組み合わせを用いて８００℃でＣＶＤ（化学蒸着法；Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）プロセスにより成長させる。したがって、モリブデン、タングステン、タンタル、ゲルマニウム、銅、それらの合金を含めてその温度に耐えるのに十分頑丈なものである電極材料が好ましいと考えられる。上記電極材料は、シリコン、タングステン、モリブデン、タンタル、銅、その他を含めた材料の単一あるいは束ねられた材料で構築することができる。その束ねられた電極構造はそれぞれのメモリービット整流のために十分なショットキー障壁を作り出す助けとなり、またそれに十分なものとなりうる。
【０１０４】
上記ナノチューブはフェロセンなどの気相触媒を用いて成長させる場合には、８００℃未満という低温および最低で４００℃という実質的に低い温度で溶解する電極材料を使用することを可能とする成長に必要とされる実質的に低い温度を実質的に考えることが可能となる。関心の対象となっているある種の気相触媒には、六員環５つを含むコバルト、タングステン、モリブデンあるいはレ二ウムメタロセンが含まれうる。これら化合物は、無機化学の適当な知識があれば、合成し、気泡を用いてナノチューブ成長のための基盤上の核形成部位として作動するように、上記気相の中に入れることができる。もちろん、こうした材料は、参考文献でも公知の典型的なＣＭＯＳプロセスと本質的には支障なく使用できるものと考えられ、また、標準工業製造施設により使用されている。
【０１０５】
ナノチューブの溶液あるいは懸濁液のスピンコートにより室温で表面上にナノチューブが蒸着される場合、その場合には、電極材料の選択の幅は実質的に広がる。この場合、高温ステップはなく、標準ＣＭＯＳメタライゼーション（金属被覆）条件と一緒に典型的に障害なく使用されるいずれかの金属、特にアルミニウムおよびそれらの合金は、受け入れることができると考えられる。
【０１０６】
上記犠牲層３０４は、Ａｌ2Ｏ3、酸化金属、塩、金属およびその他の材料で構築することができる。上記中間体構造３０２は、ＳＯＧ、ＳｉＯ2およびその他を含めて、上記支持体１０２を形成するために、さまざまな材料を用いて形成することができる。ナノチューブプロトコルの低温スピンコーティングが選択され、犠牲層とするのに適当な材料が実質的に伸びる。これには、ＰＭＭＡあるいはその他のポリマー、タングステン、クロム、アルミニウム、ビスマス、およびその他の遷移および主要な族の金属などの金属類がふくまれる。また、ゲルマニウムなどの半導体、および塩、酸化物およびその他のカルコゲニドなどの絶縁体も含まれる。
【０１０７】
上記支持体層のための材料の選択は、ナノチューブ成長とその他の因子のために選択された上記方法に大きく依存する。低温プロセスが上記表面上にナノチューブを設置するために選択される場合、こうした材料をＡｌ2Ｏ3，一酸化シリコン、半導体、絶縁体、およびポリイミドなどのポリマーとして使用することが考えられうる。
【０１０８】
上記材料選択プロセスは上述されている製造プロセスと一緒に障害なく使用することができるそうした材料に限定される。特定の電極材料の選択に当たっては、上記犠牲層と支持材料は、半導体製造において有用である典型的なプロセッシングステップに基づいて限定されることは当業者には十分理解されている。同様に、ある特定の犠牲層が選択される場合、電極と犠牲層材料の選択は適当に限定される。さらに、ある特定の支持材料の選択に当たっては、それに続いて、上記電極と犠牲層材料の選択も同様に限定される。
【０１０９】
図２０は、例示的なナノチューブ織布３１２の原子間力顕微鏡（ＡＦＭ）像を示す。この写真では、それぞれのナノチューブは直径約１．５ｎｍである。（像は顕微鏡の固有の限界のため毛羽割れ（ファジー）となっているが、それは与えられたナノチューブの実際の組織のために起きたものではない。）この像は原子間力顕微鏡（ＡＦＭ）の側方解像限界で撮られている。
【０１１０】
上記開示の大半は、上記織布が同じタイプ、例えば、全て単一壁のナノチューブであたかも出来ているかのように書かれているが、上記織布は全て複数壁構造であるいは単一と複数壁構造との組み合わせで構成することも可能である。
【０１１１】
他の実施態様
相互接続あるいは電極材料の成長を容易にするために、ナノチューブが上記表面の上に平面状に成長することを意図されている領域を定義するための標準的なリソグラフィの諸方法を用いてパターンを最初に形成するのに有用となりうる。こうしたアプローチは、厚い複数壁垂直ナノチューブを成長させるようなＳｉＯ2構造をパターン化するのに使用されてきた。同様なアプローチにおいては、パターン化ＳｉＯ2構造は１０１などの上述されている形態の構造を作り出すために、１〜１０００ｎｍという厚さを備えた水平方向ナノチューブフィルムを成長させる目的で使用することができる。ナノチューブ成長と、絶縁体などの核形成と、酸化金属のための支持体を供給する他の材料は、パターン化ナノチューブリボンを産生するために適切に選択された気相メタロセンあるいは他の蒸着可能な金属前駆体と一緒に使用するときに有用となりうる。この下に敷かれるパターン化層はまた、除去時に懸濁ナノチューブを形成する犠牲層として作用することもできるようになっている。成長のこの方法は「ポジティブ」成長の形態を表わしており、それによって、上記ナノチューブは事前にパターン化された表面を核形成部位として使用する。
【０１１２】
さらに一つの実施態様では、「ネガティブ」成長法を用いて考えることができ、それによって、上記リソグラフィによりパターン化された基板には、ナノチューブ成長を支持しない金属あるいは他の材料が含まれる。メタロセンあるいは同様の化合物などの適当な気相前駆体が供給される場合は、上記ナノチューブは上記パターン化材料なしに上記領域においてのみ元来成長させることが考えられる。下に敷かれる材料の除去により、上記パターン化金属種の除去時に懸濁ナノチューブ１０１あるいは相互接続構造を供給することができるようになっている。
【０１１３】
さらにもう一つの実施態様では、電極の上の特定の高さでナノチューブを懸垂するための犠牲層のウェット化学除去法を使用する代わりに、上記電極の制御エッチング（すなわち、０．１８μｍ幅電極の１５ｎｍエッチング）を使用することができる。すなわち、例えば、金属（例えば、銅）と半導体（例えば、シリコン）電極は、数ナノメートル／秒というエッチング速度でエッチングすることができる。
【０１１４】
もう一つの実施態様では、オペレーション時にチューブの滑り止めのために重ねられた薄いコーティングを使用して、上記支持体上にナノチューブをピン止めすることが実施される。これにより、上記メモリーセル自体のちょうど上に「窓」が開かれる。
【０１１５】
上記層と導電性製品の電気特性は、上記ナノチューブリボンの断面を制御することによりチューニングすることができる。例えば、上記リボンの厚さは、与えられた幅とナノチューブ密度で増大することが可能である。さらに断面が高くなれば、向上させた電気特性につながる導電性チャネルの数を増やすことになる。
【０１１６】
上記ナノチューブリボンの作成の方法により、粗面位相幾何学上であっても連続導電性が実現可能である。対照的に、金属電極の典型的な蒸着では、構造的な、したがって電気的欠陥に悩まされることになると考えられる。
【０１１７】
カーボンナノチューブとは別に、電気機械的スイッチングに適している電子および機械的特性を備えた他の材料が考えられるようになっている。これら材料は、カーボンナノチューブと類似の特性を有すると考えられるが、しかし、異なる、また、減少すると思われる引っ張り強度を有する。上記材料の引っ張り強度と接着エネルギーは、接合と電気機械的スイッチング特性の双安定性が、受け入れ可能な許容差内に存在することを可能にする範囲内に収まらなければならない。
【０１１８】
アドレス指定するためのＣＭＯＳ論理を統合化する目的で、2つのアプローチが考えられうる。第一実施態様では、上記ナノチューブアレイは、メタライゼーションの前に統合化されるが、イオン注入および上記ＣＭＯＳ論理装置の平面化の後でも統合化は実施される。第二の方法には、イオン注入と高温アニーリングステップを含む上記ＣＭＯＳ装置の製造前に行う上記ナノチューブアレイの成長が含まれる。これらのステップを完了するに当たっては、上記ナノチューブリボンと上記ＣＭＯＳ装置の両方の最終的なメタライゼーションは、標準的でかつ広範に使用されているプロトコルを使用して進められることになる。
【０１１９】
ある種の金属あるいは半導体ラインの一番上にあるｎ−ドープトシリコンから成る電極もまた、考えられうる。これにより、複数の電流経路が存在しないように、上記ＯＮ状態に整流接合が提供されることになる。
【０１２０】
整流接続に加えて、クロストーク（漏話）（すなわち、複数電流経路）のクロスバーアレイでの発生を防ぐための他の、広範に受け入れられ、使用されている諸方法がある。静的、リソグラフィにより製造された電極の一番上にあるトンネル障壁は、オーミックＯＮ状態の形成を防ぐ。ゼロバイアス電圧における漏洩電流は起こらないが、小さなバイアス電圧はこの障壁と上記交差ライン間のトンネルを克服するために電荷キャリアのために印可すべきである。
【０１２１】
上記電極表面との相互作用を改変するために、イオン、共有あるいは他の力を用いることにより、上記接着エネルギーを増加する諸方法が考えられうる。これらの諸方法は、これら接続による双安定性の範囲を拡大するのに用いることができる。
【０１２２】
ナノチューブは上記リボン内にあるナノチューブの間の内部接着を向上させるに際して助けとなりうるピレンなどの平面共役炭化水素により機能化することができる。
【０１２３】
上記ハイブリッド回路やアドレス指定に関するナノチューブ技術などの上記アスペクトのある種のものは、個々のナノチューブ、あるいはナノチューブリボンに適用可能である（例えば、指向性成長技術、その他）。
【０１２４】
本発明の範囲は、上記実施態様に限定されないが、さらに、添付請求項により定義され、また、こうした請求項は上述されているものへの変更および改善が含められる。
【図面の簡単な説明】
【０１２５】
【図１】図１は、本発明の特定の実施態様によるナノチューブベルトクロスバーメモリー装置を図示説明している。
【図２Ａ】図２Ａは、本発明の特定の実施態様によるメモリーセルの２つの状態を図示説明している。
【図２Ｂ】図２Ｂは、本発明の特定の実施態様によるメモリーセルの２つの状態を図示説明している。
【図３】図３は、本発明の特定の実施態様によるメモリー装置を作り上げる動作を図示説明している。
【図４】図４は、本発明の特定の実施態様によるメモリー装置を作り上げるために使用される中間型構造を創造する形態をいくつか図示説明している。
【図５】図５は、本発明の特定の実施態様によるメモリー装置を作り上げるために使用される中間型構造を創造する形態をいくつか図示説明している。
【図６】図６は、本発明の特定の実施態様によるメモリー装置を作り上げるために使用される中間型構造を創造する形態をいくつか図示説明している。
【図７】図７は、本発明の特定の実施態様によるメモリー装置を作り上げるために使用される中間型構造を創造する形態をいくつか図示説明している。
【図８】図８は、本発明の特定の実施態様によるメモリー装置を作り上げるために使用される中間型構造を創造する形態をいくつか図示説明している。
【図９】図９は、本発明の特定の実施態様によるメモリー装置を作り上げるために使用される中間型構造を創造する形態をいくつか図示説明している。
【図１０】図１０は、本発明の特定の実施態様によるメモリー装置を作り上げるために使用される中間型構造を創造する形態をいくつか図示説明している。
【図１１】図１１は、本発明の特定の実施態様によるメモリー装置を作り上げるために使用される中間型構造を創造する形態をいくつか図示説明している。
【図１２】図１２は、本発明の特定の実施態様を作り上げるのに使用される不織布ナノチューブ、あるいはマット化されたナノチューブ層を図示説明している。
【図１３】図１３は、本発明の特定の実施態様の隠され、横たわっているトレースに関連しているマット化ナノチューブ層を図示説明している。
【図１４】図１４は、本発明の特定の実施態様の論理をアドレス指定しているステップを図示説明している。
【図１５】図１５は、上記メモリーコアはナノチューブ技術を使用している本発明のハイブリッド技術実施態様を図示説明している。
【図１６】図１６は、上記メモリーコアとアドレス指定ラインはナノチューブリボン技術を使用する本発明のハイブリッド技術実施態様を図示説明している。
【図１７】図１７は、本発明の特定の実施態様により導電性製品を作り上げるという動作を図示説明している。
【図１８】図１８は、本発明の特定の実施態様による導電性製品は、電気構成要素を接続するのにどのように使用されるのかを図示説明している。
【図１９】図１９は、本発明の特定の実施態様による中間体構造を創造する一つの方法を図示説明している。
【図２０】図２０は、本発明の特定の実施態様を製造するのに使用される不織布ナノチューブ織布、あるいはマット化ナノチューブを図示説明している。
【図１５】
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【図１６】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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2005503007.tif 000053
【国際調査報告】
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