(57)【要約】第１バッファ（２０２）と第２バッファ（２０４）とにより確定される伝送線（１００）を含む半導体デバイスである。第１及び第２バッファ（２０２，２０４）は、伝送線（１００）の長さが、最低長（ｄmin）と最大長（ｄmax）との間の長さとなるように配置される。これにより、ナロークロック信号パルスを、その歪みを小さくしつつ伝送することが可能となる。
2005503004.tif 000002
【特許請求の範囲】
【請求項１】
入力ノードと出力ノードとを備えた第１クロック分配バッファを有し、当該第１クロック分配バッファは、前記入力ノードへの入力信号から前記出力ノードに入射信号を生成するよう動作可能であり、
第１端部と第２端部とを備えた伝送線を有し、前記第１端部は、前記第１端部から前記第２端部への伝送ラインの長さ方向に沿って前記入射信号が伝搬するように、前記第１クロック分配バッファの前記出力ノードに結合されており、
入力ノードと出力ノードとを備えた第２クロック分配バッファを有し、前記入力ノードは、前記伝送線の第２端部に結合されており、当該第２クロック分配バッファは、その前記入力ノードへの前記入射信号からその前記出力ノードに出力信号を生成するよう動作可能であり、その前記入力ノードで第１反射信号が生成されて前記伝送線の長さ方向に沿って前記第２端部から前記第１端部へと伝搬し、
前記伝送線の第１端部と第２端部との間の長さは、前記伝送線の前記第２端部での前記入射信号と前記第１反射信号との合成電圧レベルが最大電圧レベルをほぼ超えないものとする長さである、集積回路。
【請求項２】
前記最大電圧レベルは、実質的に、前記第１クロック分配バッファと前記第２クロック分配バッファへの供給電圧に等しい、請求項１記載の集積回路。
【請求項３】
前記伝送線の前記第２端部での前記入射信号の電圧レベルは、前記最大電圧レベルの少なくとも約１／４以上である、請求項１記載の集積回路。
【請求項４】
前記入射信号の前記電圧レベルは、前記最大電圧レベルの約１／４〜前記最大電圧レベルの約１／２の間の値である、請求項３記載の集積回路。
【請求項５】
前記伝送線は、ストリップライン、積層ペアライン、両面積層ペアライン、ラテラルリターンパスを有する両面積層ペアライン、マイクロストリップライン、及びグルーブラインのうちから選択される、請求項１記載の集積回路。
【請求項６】
前記伝送線、第１クロック分配バッファ、及び第２クロック分配バッファは、Ｈツリー、Ｘツリー及びＲＣバランスアーキテクチャのうちから選択されるクロック分配アーキテクチャの一部である、請求項１記載の集積回路。
【請求項７】
前記伝送線は、特性インピーダンス（Ｚ０）及び抵抗（Ｒ）を有し、前記第１クロック分配バッファの前記出力ノードは、出力インピーダンス（Ｚｓ）を有し、前記第１及び第２クロック分配バッファには、供給電圧Ｖddが供給され、前記最大電圧レベルは、実質的に、
Vdd*[Z0/(Z0+Zs)]
で表すことができる、請求項１記載の集積回路。
【請求項８】
前記入射信号は、ナローパルスを含む、請求項１記載の集積回路。
【請求項９】
入力ノードと出力ノードとを備えた第１クロック分配バッファを有し、当該第１クロック分配バッファは、前記入力ノードへの入力信号から前記出力ノードに入射信号を生成するよう動作可能で、前記入射信号は、初期電圧値を有し、
第１端部と第２端部とを備えた伝送線を有し、前記第１端部は、前記第１端部から前記第２端部への伝送ラインの長さ方向に沿って前記入射信号が伝搬するように、前記第１クロック分配バッファの前記出力ノードに結合されており、
入力ノードと出力ノードとを備えた第２クロック分配バッファを有し、前記入力ノードは、前記伝送線の第２端部に結合されており、当該第２クロック分配バッファは、その前記入力ノードへの前記入射信号からその前記出力ノードに出力信号を生成するよう動作可能であり、その前記入力ノードで第１反射信号が生成されて前記伝送線の長さ方向に沿って前記第２端部から前記第１端部へと伝搬し、
前記伝送線の第１端部と第２端部との間の長さは、前記入射信号が前記第２クロック分配バッファの前記入力ノードの最低閾値電圧をほぼ超えるものとする長さである、集積回路。
【請求項１０】
前記最低閾値電圧は、最大電圧レベルの少なくとも約１／４以上である、請求項９記載の集積回路。
【請求項１１】
前記第１クロック分配バッファ及び第２クロック分配バッファは、供給電圧を有し、前記最大電圧レベルは、実質的に、この供給電圧に等しい、請求項１０記載の集積回路。
【請求項１２】
前記入射信号の前記電圧レベルは、前記最大電圧レベルの約１／４〜前記最大電圧レベルの約１／２の間の値である、請求項１０記載の集積回路。
【請求項１３】
前記伝送線は、ストリップライン、積層ペアライン、両面積層ペアライン、ラテラルリターンパスを有する両面積層ペアライン、マイクロストリップライン、及びグルーブラインのうちから選択される、請求項１０記載の集積回路。
【請求項１４】
前記伝送線、第１クロック分配バッファ、及び第２クロック分配バッファは、Ｈツリー、Ｘツリー及びＲＣバランスアーキテクチャのうちから選択されるクロック分配アーキテクチャの一部である、請求項１０記載の集積回路。
【請求項１５】
前記入射信号は、ナローパルスを含む、請求項１０記載の集積回路。
【請求項１６】
入力ノードと出力ノードを備えた第１クロック分配バッファを有し、前記出力ノードは、出力インピーダンス（Ｚｓ）を有し、前記第１クロック分配バッファは、前記入力ノードへの入力信号から前記出力ノードに入射信号を生成するよう動作可能で、
第１端部と第２端部とを備えた伝送線を有し、前記第１端部は、前記第１端部から前記第２端部への伝送ラインの長さ方向に沿って前記入射信号が伝搬するように、前記第１クロック分配バッファの前記出力ノードに結合されており、前記伝送線の特性インピーダンスをＺ０、抵抗値をＲとして、
入力ノードと出力ノードとを備えた第２クロック分配バッファを有し、前記入力ノードは、前記伝送線の第２端部に結合されており、当該第２クロック分配バッファは、その前記入力ノードへの前記入射信号からその前記出力ノードに出力信号を生成するよう動作可能であり、
前記伝送線の第１端部と第２端部との間の長さは、最低長をｄ１として約ｄ１を超える長さとなっており、この最低長は、実質的に、
d1=2*(Zo/R)ln[(2*Zo)/(Zo+Zs)]
と表される、集積回路。
【請求項１７】
前記伝送線は、ストリップライン、積層ペアライン、両面積層ペアライン、ラテラルリターンパスを有する両面積層ペアライン、マイクロストリップライン、及びグルーブラインのうちから選択される、請求項１６記載の集積回路。
【請求項１８】
前記伝送線の長さは、最高長（ｄ２）よりも短く、この最高長は、実質的に、
d2=2*(Zo/R)ln[(4*Zo)/(Zo+Zs)]
で表される、請求項１６記載の集積回路。
【請求項１９】
前記入射信号は、立ち上がり時間（Ｔrf）を有し、前記伝送線のインダクタンスをＬ、キャパシタンスをＣとして、前記立ち上がり時間は、実質的に、
Trf<2(LC)0.5(Z0/R)ln[4*Z0/(Z0+Zs)]
の式で制限される、請求項１６記載の集積回路。
【請求項２０】
前記伝送線、第１クロック分配バッファ、及び第２クロック分配バッファは、Ｈツリー、Ｘツリー及びＲＣバランスアーキテクチャのうちから選択されるクロック分配アーキテクチャの一部である、請求項１６記載の集積回路。
【請求項２１】
前記Ｚ０の値は、Ｒの値よりも高い値である、請求項１６記載の集積回路。
【請求項２２】
前記入射信号は、ナローパルスを含む、請求項１６記載の集積回路。
【請求項２３】
入力ノードと出力ノードを備えた第１クロック分配バッファを有し、前記出力ノードは、出力インピーダンス（Ｚｓ）を有し、前記第１クロック分配バッファは、前記入力ノードへの入力信号から前記出力ノードに入射信号を生成するよう動作可能で、
第１端部と第２端部とを備えた伝送線を有し、前記第１端部は、前記第１端部から前記第２端部への伝送ラインの長さ方向に沿って前記入射信号が伝搬するように、前記第１クロック分配バッファの前記出力ノードに結合されており、前記伝送線の特性インピーダンスをＺ０、抵抗値をＲとして、
入力ノードと出力ノードとを備えた第２クロック分配バッファを有し、前記入力ノードは、前記伝送線の第２端部に結合されており、当該第２クロック分配バッファは、その前記入力ノードへの前記入射信号からその前記出力ノードに出力信号を生成するよう動作可能であり、
前記伝送線の第１端部と第２端部との間の長さは、最高長をｄ２として約ｄ２を超えない長さとなっており、この最高長は、実質的に、
d2=2*(Zo/R)ln[(4*Zo)/(Zo+Zs)]
と表される、集積回路。
【請求項２４】
前記入射信号の立ち上がり時間をＴrf、伝送線のインダクタンスをＬ、キャパシタンスをＣとして、前記立ち上がり時間は、実質的に、
Trf<2(LC)0.5(Z0/R)ln[4*Z0/(Z0+Zs)]
の式で制限される、請求項２３記載の集積回路。
【請求項２５】
前記伝送線は、ストリップライン、積層ペアライン、両面積層ペアライン、ラテラルリターンパスを有する両面積層ペアライン、マイクロストリップライン、及びグルーブラインのうちから選択される、請求項２３記載の集積回路。
【請求項２６】
前記伝送線、第１クロック分配バッファ、及び第２クロック分配バッファは、Ｈツリー、Ｘツリー及びＲＣバランスアーキテクチャのうちから選択されるクロック分配アーキテクチャの一部である、請求項２３記載の集積回路。
【請求項２７】
前記Ｚ０の値は、Ｒの値よりも高い値である、請求項２３記載の集積回路。
【請求項２８】
前記入射信号は、ナローパルスを含む、請求項２３記載の集積回路。
【請求項２９】
第１端部と第２端部とを有する伝送線に沿ってクロック信号を分配する方法であって、
第１クロックバッファの入力ノードで入力信号を受信し、
入力クロック信号に基づいて前記第１クロックバッファの出力ノードに入射信号を生成し、前記出力ノードは、前記伝送線の第１端部に結合されており、
前記伝送線の前記第１端部から第２端部へと前記入射信号を伝送し、前記第２端部は、第２クロックバッファの入力ノードに結合されており、前記第２クロックバッファは、その前記入力ノードへの前記入射信号からその出力ノードに出力信号を生成するよう動作可能であり、
前記第１端部から第２端部の長さは、前記入射信号と前記伝送線の前記第２端部での反射信号との合成電圧レベルが最大電圧レベルをほぼ超えない長さとされている、方法。
【請求項３０】
前記伝送線は、特性インピーダンス（Ｚ０）及び抵抗（Ｒ）を有し、前記第１クロックバッファの前記出力ノードは、出力インピーダンス（Ｚｓ）を有し、前記第１及び第２クロックバッファには、供給電圧Ｖddが供給され、前記最大電圧レベルは、実質的に、
Vdd*[Z0/(Z0+Zs)]
で表すことができる、請求項２９記載の方法。
【請求項３１】
前記伝送線は、特性インピーダンス（Ｚ０）と抵抗値（Ｒ）とを有し、前記第１クロックバッファの前記出力ノードは出力インピーダンス（Ｚｓ）を有し、前記伝送線の長さは、最低長をｄ１として約ｄ１を超える長さとなっており、この最低長は、実質的に、
d1=2*(Zo/R)ln [(2*Zo)/ (Zo+Zs)]
と表される、請求項２９記載の方法。
【請求項３２】
前記伝送線は、特性インピーダンス（Ｚ０）と抵抗値（Ｒ）とを有し、前記第１クロックバッファの前記出力ノードは出力インピーダンス（Ｚｓ）を有し、前記伝送線の長さは、最高長をｄ２として約ｄ２よりも短く、この最高長は、実質的に、
d2=2*(Zo/R)ln[(4*Zo)/(Zo+Zs)]
と表される、請求項２９記載の方法。
【請求項３３】
前記入射信号は、立ち上がり時間（Ｔrf）を有し、前記伝送線のインダクタンスをＬ、キャパシタンスをＣ、特性インピーダンスをＺ０、抵抗をＲ、前記第１クロックバッファの出力インピーダンスをＺｓとして、前記立ち上がり時間は、実質的に、
Trf<2(LC)0.5(Z0/R)ln[4*Z0/(Z0+Zs)]
の式で制限される、請求項２９記載の方法。
【請求項３４】
前記入射信号は、ナローパルスを含む、請求項２９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模集積回路(Large Scale Integrated circuit:LSI)のような半導体デバイスの様々なポイントにクロック信号を分配する技術に関し、主に、本発明は、このようなクロック信号の分配において、長さが最適化された伝送線を使用する技術に関する。
【背景技術】
【０００２】
大規模集積回路が実装された回路要素等のデジタル回路において、ロジック機能を同期的に実行するためにシステムクロックシグナルがよく用いられている。例えば、ロジック機能を同期的に実行するためにシステムクロック信号を用いたデジタル回路が使用されている。マイクロプロセッサにおいては、１ＧＨｚもしくはそれ以上の周波数のシステムクロックで動作する場合もある。与えられた大規模集積回路におけるシステムクロック信号は、多くの場合、デジタル回路における相異なるそれぞれの箇所に供給されるよう、多くのパスに分けられている。
理想的には、デジタル回路のシステムクロック信号は、これらの箇所においてデジタル回路が正確に同期するよう、正確に同じタイミング特性を有する。しかし、実際には、デジタル回路全体におけるこれらの箇所でのシステムクロック信号は、そのタイミング特性が異なり、例えば立ち上がりや立ち下がりエッジ（即ち、遷移時）、デューティサイクル、及び又は周波数が異なるものとなってしまう。これらの理想に反する特性は、多くの場合、クロックジッタやクロックスキューと記載される。
【０００３】
クロックジッタは、システムクロック信号の生成時に本質的に生じる不正確さに関連する。このようなクロックジッタに起因するシステムクロック信号の理想に反する特性は、システムクロック信号がどのように回路のこれらの箇所に供給されているかに拘わらず、大規模集積回路のすべての箇所に同様に出現する。クロックスキューは、クロック信号を多数のパスに分配してデジタル回路の相異なる箇所に供給するために用いられる分配技術によって生じる不正確さに関連している。
【０００４】
クロック信号は、従来、信号線を用いてデジタル回路の各所に分配されていた。これらの信号線は、銅あるいはアルミ製とすることができ、本質的に、これらの材質にまつわる非理想的な特性を有する。このような特性としては、例えば、インダクタンス、キャパシタンス、抵抗、インピーダンス及びコンダクタンスが挙げられる。これらの特性は、信号電流が信号線に流れたときの電力損失量あるいは電力散逸量(dissipated power)に影響を与える。クロック信号の立ち上がり時間及び立ち下がり時間もまた、こららの特性によって影響を受ける。実際、クロック信号は、理想的なステップ信号ではない。システムクロック信号の立ち上がり及び立ち下がりエッジ（即ちトランジション）は、デジタル回路のタイミング供給に用いられる。立ち上がり時間とは、立ち上がりエッジにおいて、クロック信号の電圧値が低値(low value)から高値(high value)に遷移するのに要する時間のことをさす。同様に、立ち下がり時間とは、立ち下がりエッジにおいて、クロック信号の電圧値が高値から低値に遷移するのに要する時間のことをさす。以下、立ち上がり時間（又は立ち下がり時間）をＴrfと記載する。
【０００５】
一般に、クロック信号線における電力損失は、C*Vdd2*fに従う。ただし、Ｃは信号線とバッファ信号線の一方端におけるバッファの総キャパシタンス、Ｖddはクロック分配システムの電源電圧、及びｆはクロック周波数である。Ｔrfの期間において、ワイヤのキャパシタンは予めチャージされた状態、即ちプレチャージ状態となっているか、放電状態つまりディスチャージ状態となっており、クロック信号による電力損失のほとんどは、これらの遷移時間において生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
例えば１ＧＨあるはそれ以上の高クロック周波数において、クロック信号の電力の大半は、クロックの分配時において散逸される。ナローパルス（即ち、Ｔrf時間が短いパルス）を用いると、クロック信号分配の間における損失電力が小さくなることから、理論的な解決策となるり得る。しかしながら、今までのところ、オンチップでのクロック信号供給においては、ナローパルスは、そのパルスの形状は、信号線伝送がなされる間に歪むおそれがあることから、ナローパルスを用いた結果は十分なものではない（従って最適に開発されてはいない）。
【０００７】
パルス歪みを低減させる一つの方法は、伝送線（ｔｒａｎｓｍｉｔｓｓｉｏｎ  ｌｉｎｅ）を用いて信号線(signal line)を実装することである。これにより、ナローパルスであるクロック信号を用いることが可能となる。伝送線とは、電磁波の転送メディア及び構造で、一もしくは複数の信号導体及び一もしくは複数の接地導体が用いられており、この点で、単一の導体が用いられる通常の単一配線とは異なる。通常の単一配線とは異なり、伝送線上における信号は、電磁波として伝送し、その速度は、伝送線におけるインスタンス、インダクタンス、キャパシタンス、抵抗及び／又はコンダクタンス等に依存しないものとなっている。これらのパラメータにより電磁波の衰弱のしかたが定まることから、通常の単一配線上をナローパルスが伝搬すると変形及び／又は散逸が生じるが、同じナローパルスが伝送線を伝搬した場合、このような悪影響は受けないであろう。伝送線を用いた場合、ナローパルスにおけるひずみは低減されるものの、クロック信号は、伝送線の長さ、及び線の分岐の仕方によって悪影響を受ける。
【０００８】
クロックジッタやクロックスキューに関する問題を解決するために、伝送線を用いることができるが、これを達成するためには、伝送線を注意深く設計する必要がある。伝送線の屈曲部は、配線のインピーダンスを変化させる原因となり、これによりクロック信号の反射が生じるおそれがあることから、好適には、伝送線は、できる限り直線とする必要がある。悪いことに、クロック信号をデジタル回路の相異なる部位に供給する分配路は、殆どは直線ではない。この問題の解決策としては、伝送線に沿って、ラインが曲がっている箇所においてリピータバッファを配置することが挙げられる。バッファは、クロック信号を再生成してデジタル回路にわたって均一なディレイを提供するよう作用する。
【０００９】
第１バッファから第２バッファへと信号線に沿って伝送されるクロック信号は、インシデント波（入射波）と称される。各バッファは、入射波を受けるための入力部と出力部とを有する。各入力部と出力部とのインピーダンスは、リンギングを避けるために、伝送線のインピーダンスと注意深く一致させられる。例えば、リンギングは、第１バッファの出力から第２バッファの入力へと入射波が進行する際に生じ、第２バッファの入力部におけるインピーダンスが不一致であることによって、入射波の一部が反射される。この反射された入射波は、反射波と呼ばれる。第１反射波は、第２バッファの入力部から第１バッファの出力部へと戻る。第１バッファの出力部が不一致である場合、更にリンギングが生じ、第１反射波の一部が更に反射され、第２反射波と称される反射波となる。第２反射波は、第１バッファの出力から第２バッファの出力へと伝搬する。このリンギングは、反射波のエネルギーが散逸されるまで繰り返される。
【００１０】
他の問題にもまして、リンギングは共通の問題であり、このようなリンギングを解消する試みはいずれも成功とは言い難く、ＬＳＩ回路におけるクロック分配に伝送線を用いた結果は思わしいものではない。実際、リンギングは、バッファ段を通じての信号の伝搬損失を引き起こし、さらには、バッファ段にダメージすら生じさせ、これにより、デジタル回路が少なくとも部分的に動作不能となる。従って、他の難点とともにリンギングに関する難点を解決する新しいクロック分配方法及び装置が必要とされている。
【課題を解決するための手段】
【００１１】
本発明の一形態によれば、入力ノードと出力ノードとを備えた第１クロック分配バッファを有し、当該第１クロック分配バッファは、前記入力ノードへの入力信号から前記出力ノードに入射信号を生成するよう動作可能であり、第１端部と第２端部とを備えた伝送線を有し、前記第１端部は、前記第１端部から前記第２端部への伝送ラインの長さ方向に沿って前記入射信号が伝搬するように、前記第１クロック分配バッファの前記出力ノードに結合されており、入力ノードと出力ノードとを備えた第２クロック分配バッファを有し、前記入力ノードは、前記伝送線の第２端部に結合されており、当該第２クロック分配バッファは、その前記入力ノードへの前記入射信号からその前記出力ノードに出力信号を生成するよう動作可能であり、その前記入力ノードで第１反射信号が生成されて前記伝送線の長さ方向に沿って前記第２端部から前記第１端部へと伝搬する集積回路が提供される。
【００１２】
前記伝送線の第１端部と第２端部との間の長さは、前記伝送線の前記第２端部での前記入射信号と前記第１反射信号との合成電圧レベルが最大電圧レベルをほぼ超えないものとする長さであることが好ましい。
前記伝送線は、特性インピーダンス（Ｚ０）及び抵抗（Ｒ）を有し、前記第１クロック分配バッファの前記出力ノードは、出力インピーダンス（Ｚｓ）を有し、前記第１及び第２クロック分配バッファには、供給電圧Ｖddが供給され、前記最大電圧レベルは、実質的に、
Vdd*[Z0/(Z0+Zs)]
で表すことができる。
前記最大電圧レベルは、実質的に、前記第１クロック分配バッファと前記第２クロック分配バッファへの供給電圧に等しくしてもよい。
【００１３】
前記伝送線の前記第２端部での前記入射信号の電圧レベルは、前記最大電圧レベルの少なくとも約１／４以上であることが好ましい。前記入射信号の前記電圧レベルは、前記最大電圧レベルの約１／４〜前記最大電圧レベルの約１／２の間の値であることが好ましい。
前記伝送線は、ストリップライン、積層ペアライン、両面積層ペアライン、ラテラルリターンパスを有する両面積層ペアライン、マイクロストリップライン、及びグルーブラインのうちから選択することもできる。
前記伝送線、第１クロック分配バッファ、及び第２クロック分配バッファは、Ｈツリー、Ｘツリー及びＲＣバランスアーキテクチャのうちから選択されるクロック分配アーキテクチャの一部であることが好ましい。
好適には、前記入射信号は、ナローパルスを含む。
【００１４】
本発明の一形態によれば、前記伝送線の長さは、入射信号が、前記第２クロック分配バッファの入力ノードの最低閾値電圧を超えるような長さとすることができる。好適には、前記最低閾値電圧は、最大電圧レベルの少なくとも約１／４である。前記第１及び第２クロック分配バッファは、供給電圧を有し、最大電圧レベルは、実質的に、この供給電圧と等しい。入射信号は、最大電圧レベルの約１／４〜約１／２である。
【００１５】
本発明の一形態においては、出力ノードは、出力インピーダンスをＺｓ、伝送線の長さにおいて特性インピーダンスをＺ０、抵抗をＲとして、前記伝送線の前記長さは、好適には、最低長（ｄ１）より大きく、この最低長は、
d1=2*(Zo/R)ln[(2*Zo)/(Zo+Zs)]
で表される。
好適には、伝送線の長さは、最高長（ｄ２）よりも短く、この最高長は、実質的に、
d2=2*(Zo/R)ln[(4*Zo)/(Zo+Zs)]
で表される。
入射信号は、立ち上がり時間（Ｔrf）を有し、前記伝送線のインダクタンスをＬ、キャパシタンスをＣとして、前記立ち上がり時間は、実質的に、
Trf<2(LC)0.5(Z0/R)ln[4*Z0/(Z0+Zs)]
の式で制限されることが好ましい。
【００１６】
本発明の他の形態においては、前記伝送線の長さは、好適には最高長（ｄ２）を超えることはなく、この最高長は、
d2=2*(Zo/R)ln [(4*Zo)/ (Zo+Zs)]
と表すことができる。
【００１７】
本発明の一形態によれば、第１端部と第２端部とを有する伝送線に沿ってクロック信号を分配する方法であって、第１クロックバッファの入力ノードで入力信号を受信し、入力クロック信号に基づいて前記第１クロックバッファの出力ノードに入射信号を生成し、前記出力ノードは、前記伝送線の第１端部に結合されており、前記伝送線の前記第１端部から第２端部へと前記入射信号を伝送し、前記第２端部は、第２クロックバッファの入力ノードに結合されており、前記第２クロックバッファは、その前記入力ノードへの前記入射信号からその出力ノードに出力信号を生成するよう動作可能であり、前記第１端部から第２端部の長さは、前記入射信号と前記伝送線の前記第２端部での反射信号との合成電圧レベルが最大電圧レベルをほぼ超えない長さとされている方法が提供される。
【００１８】
前記伝送線は、好適には、特性インピーダンス（Ｚ０）及び抵抗（Ｒ）を有し、前記第１クロックバッファの前記出力ノードは、出力インピーダンス（Ｚｓ）を有し、前記第１及び第２クロックバッファには、供給電圧Ｖddが供給され、前記最大電圧レベルは、実質的に、
Vdd*[Z0/(Z0+Zs)]
で表すことができる。
前記伝送線の長さは、好適には、最低長をｄ１として約ｄ１を超える長さとなっており、この最低長は、実質的に、
d1=2*(Zo/R)ln[(2*Zo)/(Zo+Zs)]
と表すことができる。
前記伝送線の長さは、好適には、最高長をｄ２として約ｄ２よりも短く、この最高長は、実質的に、
d2=2*(Zo/R)ln[(4*Zo)/(Zo+Zs)]
と表すことができる。
【００１９】
前記入射信号は、立ち上がり時間（Ｔrf）を有し、前記伝送線のインダクタンスをＬ、キャパシタンスをＣ、特性インピーダンスをＺ０、抵抗をＲ、前記第１クロックバッファの出力インピーダンスをＺｓとして、前記立ち上がり時間は、実質的に、
Trf<2(LC)0.5(Z0/R)ln[4*Z0/(Z0+Zs)]
の式で制限されるようにしてもよい。
本発明のその他の特徴及び利点は、図面を参照して、以下の記述により明確とされる。
【発明を実施するための最良の形態】
【００２０】
リンギング及びその他の問題は、二つのバッファ間の伝送線の長さが短すぎるか長すぎるときに生じ得ることが見いだされた。例えば、伝送線の配線長が短すぎると、入射波と第１反射との合成電圧レベルが第２バッファのＶddを超えるおそれがあり、これにより、バッファにダメージを与える。従って、効率的な低電圧オンチップクロック信号分配のために伝送線長を最適化する必要がある。
【００２１】
以下、図面を参照し、同様の構成要素には同じ参照番号を付して説明すると、図１Ａは、第１クロック分配バッファ２０２、第２クロック分配バッファ２０４及びこれらの間の伝送線１００を含むクロック分配システムの一部を示すものである。第１クロック分配バッファ２０２は、入力ノード１３０と出力ノード１３２とを含み、第２クロック分配バッファ２０４は、入力ノード１３４と出力ノード１３６とを含む。伝送線１００は、第１端部及び第２端部を含み、これらの端部間の長さはｄとなっている。伝送線１００の第１端部は、第１クロック分配バッファ２０２の出力ノード１３２に結合されている。伝送線１００の第２端部は、第２クロック分配バッファ２０４の入力ノード１３４に結合されている。
【００２２】
第１クロック分配バッファ２０２は、好適には、入力ノード１３０における入射信号に応答して入射信号を出力ノード１３２に生成するよう動作可能となっている。第２クロック分配バッファ２０４は、好適には、出力ノード１３４における入射信号に応答して出力ノード１３６に出力信号を生成するよう動作可能である。入力ノード１３４において、その入射信号は、伝送線１００に沿って第１クロック分配バッファ２０２の出力ノード１３２から伝搬されてきたものとなっている。
【００２３】
本発明の少なくとも一つの形態においては、伝送線１００の長さｄは、好適には、最低長dminよりも長いものとなっている。ここで、最低長は、実質的に、dmin=2*(Zo/R)ln [(2*Zo)/ (Zo+Zs)]として表される。この等式において、第１クロック分配バッファ２０２の出力ノード１３２は、その出力インピーダンスがＺｓで、伝送線１００の特性インピーダンスがＺ０、抵抗がＲである。実際に、第１クロック分配バッファ２０２からの入射信号による第２クロック分配バッファ２０４の入力ノード１３４からの第１反射信号という望ましからざる結果は、伝送線１００が上述の最低長dminを超えているときには解消され得る。本発明のこの利点に関する更なる詳細を以下に説明する。
【００２４】
図１Ｂに、本発明に係る伝送線１００の模式図を示す。伝送線１００は、フォワードパス（前向き経路）１０２及びリターンパス（戻り経路）１０４を有するものとしてモデル化されている。フォワードパス１０２及びリターンパス１０４とは、始点（ｘ）及び終点（ｘ＋ｄｘ）とにより画定される。始点（ｘ）と終点（ｘ＋ｄｘ）は、例えば、第１バッファ２０２及び第２バッファ２０４とを端点とする。
【００２５】
クロック信号は、始点（ｘ）と終点（ｘ＋ｄｘ）との間の伝送線１００に沿って伝搬する電磁波である。クロック信号の電圧（ｖ）と電流（ｉ）とは、時間（ｔ）のどの時点でも測定可能である。伝送線路１００の点ｘ（時間ｔにおける）におけるクロック信号の電圧ｖは、ｖ（ｘ，ｔ）で表される。同様に、伝送線１００の点ｘ＋ｄｘ（時間ｔにおける）における電圧ｖは、ｖ（ｘ＋ｄｘ，ｔ）で表される。差分電圧（differential voltage：例えば伝送線１００の与えられた点における電圧）は、ｄｖ／ｄｘで表される。点ｘ（時間ｔにおける）における伝送線１００を流れる電流ｉは、ｉ（ｘ，ｔ）で表される。点ｘ＋ｄｘ（時間ｔにおける）における伝送線１００を流れる電流ｉは、ｉ（ｘ＋ｄｘ，ｔ）で表される。差分電流（differential current：例えば、与えられた点における伝送線１００を流れる電流）は、ｄｉ／ｄｘで表される。
【００２６】
伝送線１００は、インダクタンス（Ｌ）１０６，抵抗（Ｒ）１０８、キャパシタンス（Ｃ）１１０、及びコンダクタンス（Ｇ）１１２で特徴付けられる。差分電圧、ｄｖ／ｄｘ及び差分電流、ｄｉ／ｄｘは、以下の式で表される。
dv/dx=-(R+jωL)*i     （１）
di/dx=-(G+jωC)*v     （２）
ただし、ωはクロック信号の角周波数である。これらの等式（１）、（２）を用いるｋとで、伝送線１００に沿った電圧ｖ（ｘ）と電流ｉ（ｘ）は、以下のように表される。
v(x)=V1e（−γｘ）＋V2e（γx)    （３）
i(x)=(V1e（−γｘ）＋V2e（γｘ））／Ｚ０    （４）
ただし、γは伝搬定数であり、以下の式５に示される。V1e（−γｘ）は、入射波であり、始点ｘから終点ｘ＋ｄｘまで、例えば、フォワードパス１０２を伝搬する。V2e（γｘ）は、反射波であり、終点ｘ＋ｄｘから始点ｘまで、例えば、リターンパス１０４を伝搬する。Ｚ０は、伝送線１００の特性インピーダンスであり、以下の式６により定義される。
γ＝{(R+jωL)(G+jωC)}0.5    （５）
Ｚ０＝{(R+jωL)/(G+jωC)}0.5  （６）
【００２７】
図１Ａに戻ると、伝送線１００は、第１バッファ２０２に隣接する第１端部（例えば位置ｘ）と第２バッファ２０４に隣接する第２端部（例えば位置ｘ＋ｄｘ）とにより画定される。伝送線１００に沿った電圧ｖ（ｘ）は、以下のように表される。
v(x)=Vdd*[Z0/(Z0+Zs)]*e（−Ｒ＊（１／２）＊（１／Ｚ０）＊ｘ）  （７）
ただし、第１バッファ２０２の出力インピーダンスはＺｓ、第１バッファ２０２及び第２バッファ２０４には、電源電圧Ｖddが供給されている。（７）式によれば、伝送線１００に沿った電圧ｖ（ｘ）は、第１バッファ２０２からの距離が大きくなるにつれて指数関数的に小さくなる。
【００２８】
図２Ａは、入射信号（又は入射波）が第１バッファ２０２から第２バッファ２０４に進む際の電圧ｖ（ｘ）を示す。入射信号の電圧は、時間Ｔrfで、最低電圧（例えば、０ボルト）から最大電圧Ｖｓに増加する。最大電圧Ｖｓは、また、入射ステップ電圧として知られており、実質的にVdd*[Z0/(Z0+Zs)]に等しい。入射信号が伝送線１００に沿って進行するので、Ｖｓは、式７に従って小さくなる。
【００２９】
図２Ｂは、伝送線１００の点ｘにおける入射信号の電圧波形を時間ｔの進行に対して示したものである。入射信号の立ち上がりエッジは、約１／（ＬＣ）0.5の速度で進んでいる。入射信号の電圧波形のエッジは、ほぼ時間ｔ＝ｘ（ＬＣ）0.5となる時点で伝送線１００の点ｘに到達している。その後に、入射信号は、約時間Ｔrfで上昇し、最大電圧が約Ｖｓとなる。
【００３０】
上述のように、第１反射波は、第２バッファ２０４と伝送線１００の第２端部のジャンクションにおいて形成される。入射波と第２バッファ２０４の入力ノード１３４における第１反射波とが合成された最大電圧は、約2*v(x)である。入射波がデジタル信号としてふるまう最高長(dmax)は、ｖ（ｘ）を第２バッファ２０４への入力の閾値(threshold)電圧（Ｖ）ｔｈと比較することで得られる。信号の電圧レベルがＶｔｈを超えない場合、その信号は、次の伝送線１００に進行することはないであろう。従って、電圧レベルは、”デジタル”信号として扱われるＶｔｈよりも高くする必要がある。閾値電圧Ｖｔｈは、実質的にＶdd／２に等しい。Ｖｔｈは、バッファに用いられる回路のタイプに応じて多少高くあるいは低くなり得る。
【００３１】
本発明の一形態によれば、伝送線１００の長さは、入射波と伝送線１００の第２端部における第１反射波との合成電圧が、ほぼ最大電圧レベルを超えないものとなっている。実際、入射波と第１反射波とを足し合わせた電圧レベルがＶddを超えると、第２バッファ２０４が損傷するおそれがある。これは、この損傷は、伝送線１００の長さが約ｄminよりも短くなったときに生じる、という点で、ｄminに関連する。従って、第１バッファ２０２と第２バッファ２０４との間の伝送線１００の長さは、好適には、約ｄminよりも長くされる。ｄminは、従って、以下の式８に表され、この式により式７が解かれる。
dmin=2*(Z0/R)ln{(2*Z0)/(Z0+Zs)}     (8)
本発明の更なる一形態によれば、伝送線１００の長さは、好適には、入射信号が第２クロック分配バッファ２０４の入力ノード１３４の最低閾値電圧よりほぼ大きい値となる値となっている。
【００３２】
実際、第２バッファ２０４の出力における電圧リンギングをなくすためには、入射電圧が約Ｖdd／４を超える必要があることが見いだされている。このため、また、本発明の一形態において、伝送線１００の長さは、最大長ｄmaxとして約ｄmaxを超えることはない。ｄmaxは、Ｖｔｈを入射波及び第１反射波の合成波と比較することで決定される。ｄmaxは、実質的に以下の式で表される。
dmax=2*(Z0/R)ln[4*Z0/(Z0+Zs)]     (9)
【００３３】
伝送線１００の長さをｄmaxより小さくすることで、第２バッファ２０４の入力における電圧リンギングを防ぐ作用が得られる。好適には、本発明の一形態によれば、伝送線１００は、第１バッファ２０２と第２バッファ２０４との間の長さが少なくとも約ｄminであり、かつ、約ｄmaxより小さくなっており、所望の動作条件が得られるようになっている。これらの条件を満たすために、Ｚ０の値は、Ｒの値よりも高くすべきである。
【００３４】
図３Ａに、長さがｄminとｄmaxとの間になっている伝送線１００を示す。その電圧は、第１バッファ２０２への出力において最大であり、入射ステップにおける電圧Ｖｓに等しい値となっている。第２バッファ２０４への入力においては、入射波の電圧は、Ｖdd／４〜Ｖdd／２の間の値となっている。入射波の周期は、２＊Ｔrfである。低電圧（low）もしくは高電圧（high）から電圧値Ｖdd／２に到達するまでの信号のトランジションには、Ｔrf／２の時間を要する。上述のように、入射信号のエッジがｘに達するのは時間ｔ＝ｘ（ＬＣ）0.5の時点である。この情報と、ｘがｄmaxよりも小さいという制限から、Ｔrfは、好適には、以下の式１０により限定される。
Trf<2(LC)0.5(Z0/R)ln[4*Z0/(Z0+Zs)]     (10)
【００３５】
図３Ｂに、伝送線１００のペアを示す。一方の伝送線１００は、第１端部に第１バッファ２０２を有し、第２端部に第２バッファ２０４を有する。他方の伝送線は、その第１バッファとして第１端部にバッファ２０４を有し、その第２バッファとして第２端部にバッファ２０６を有する。伝送線に関する要件であるｄminとｄmaxとは、好適には各伝送線１００に対して適用される。
【００３６】
上述のように、伝送線は、少なくとも一つの信号配線と少なくとも一つの別個の電流リターンパスとを有する。ｄminとｄmaxとの制限は、図４Ａ〜図４Ｆに示されるように、様々な伝送線のタイプに適用可能である。伝送線における有用なタイプの一つとして、直交構造が挙げられる。図４Ａ〜４Ｄに、本発明の実施形態において好適である直交伝送線構造のいくつかのタイプを示す。しかしながら、これらのタイプの構造は、単に例示のためのものであり、本発明を限定するものではなく、また、適した構造のすべてがここに挙げられたわけでもない。直交伝送線構造において、電流リターンパスは、信号配線が配置された平面の上方または下方の平面に配置される。
【００３７】
図４Ａに、三層直交構造の断面図を示す。層Ｎ＋１には３本の信号配線が含まれる。層Ｎ及び層Ｎ＋２は、信号配線のための一対の排他的リターンパス（exclusive return path）である。排他的リターンパスは、通常、ソース側、例えばバッファのｎ−チャンネルトランジスタのソースに接続され、また、グランドにも接続される。図４Ａ両面積層ペアラインである。
【００３８】
図４Ｂは、３層を有する他の直交構造を示す。ここで、図４Ａと同様に、層Ｎ＋１は、３本の信号配線を有する。しかし、層Ｎと層Ｎ＋２は、層Ｎ＋１のすべての信号配線に対しての共通グランド平面となっている。図４Ｂは、ストリップラインである。
【００３９】
図４Ｃは、他の直交構造を示し、この例では、２層となっている。層Ｎ＋１は、３本の信号配線を有し、層Ｎは、各信号配線ごとに排他リターンパスを有する。図４Ｃは、積層されたペアラインである。
【００４０】
図４Ｄに他の２層直交構造を示す。３本の信号配線により層Ｎ＋１が構成される。リターンパスは、層Ｎにおける共通のグランド面である。図４Ｄは、マイクロストリップラインである。
【００４１】
本発明に係る好適な伝送線の第２のタイプは、ラテラル構造である。図４Ｅに、ラテラル伝送線構造の一種を示す。ラテラル構造は、信号配線同士が空間的に離間して平面上に配置されている。ラテラル構造によっては、ラテラル電流リターンパスが設けられていることがあり、また、設けられないこともある。ラテラルリターンパスが設けられない場合、信号配線同士は、好適には、クロストークをなくすために十分な距離をもって離間される。
伝送線のアーキテクチャにおいて、直交及びラテラル構造を一緒に用いることができる。図４Ｅは、ラテラルリターンパスを備えた両面積層ペア伝送線構造の断面図を示す。信号配線は、層Ｎ＋１に設けられ、リターンパスは、その両側に配置されている。更なる電流リターンパスが層Ｎ及び層Ｎ＋２に設けられている。
【００４２】
図４Ｆに、グルーブ伝送線と呼ばれる他の伝送線構造の断面図を示す。ここでは、信号配線は、層Ｎ＋２に設けられている。グランド面は、層Ｎ＋１に設けられ、配線を二つのセグメントに分割する、グルーブ構造あるいは溝が形成された構造を有する。このグルーブ構造は、Ｚ０の値を制御することにより、ｄmaxを増加させる作用を有する。図中の点線の箱部で示されるように、層Ｎに更なる信号配線を追加することもできる。
【００４３】
これらの図において、どの層においても、信号配線の数あるはいリターンパスの数は、単に例示的なものであり、本発明の実施を制限することを意図したものではない。これらの構造は、上述のような伝送線の長さをナロークロックパルスに用いることができる最適なものとする議論によって限定された長さで用いることができる。バッファは、好適には、伝送線が曲げられることとなる位置に設けられる。全体的なアーキテクチャは、デジタル回路全体にわたって、各部に至るまでのパスの全長が等しくなるように設計され、これにより、クロックスキューが最小化される。対照的な配線のとりまわしがなされている、長さのバランスがとれた構造、例えばＨツリーあるいはＸツリー構造を用いることができる。
【００４４】
図５Ａ、５Ｂは、それぞれＨツリー及びＸツリー型伝送線構造を示し、これらはいずれも本発明に一実施形態において用いられ得るものである。図５ＡのＨツリーは、第１バッファ２０２を有し、４つの第２バッファ２０４とをＨ字型における端部にそれぞれ有する。図５ＢのＸツリーは、４つのバッファ２０２を有し、４つの第２バッファ２０４をＸ字型の端部にそれぞれ有する。他の形態では、Ｈツリー構造又はＸツリー構造に代えて、クロック信号線のセットにおける配線長が等しくされたＲＣバランスアーキテクチャー（RC-balanced architecture）を用いてもよい。図５Ｃに、第１バッファ２０２と、配線長がそれぞれ等しい４つの第２バッファ２０４とを備えた、上述のようなＲＣバランスアーキテクチャーを示す。
【００４５】
本発明の一形態によれば、集積回路にわたってクロック信号を分配する方法が提供される。これらの方法は、適切なハードウェア、例えば図１Ａ〜図５Ｃに示したようなハードウェアを用いて実施することが可能である。これらの方法におけるステップ及び／又は動作は、好適には、ハードウェアに関して上述した機能及び特徴の少なくとも幾つかに対応する。
【００４６】
以上、本発明を特定の実施形態により説明したが、これらの実施形態は、単に本発明の原理及び応用を例示的に示すに過ぎない。従って、添付した請求項により規定される本発明の趣旨及び範囲を逸脱することなくこれらの例示的実施形態に対して種々の変形やその他の変形が可能である。
【産業上の利用可能性】
【００４７】
本発明は、種々の工業的用途に適用可能であり、例えば、一又は複数のデジタルシステムに用いられるＬＳＩ回路に対してのクロック信号の分配に適用可能であり、また、これに限らず他の用途にも適用可能である。
【図面の簡単な説明】
【００４８】
【図１Ａ】本発明の一形態に係るクロック分配システムの概略説明図。
【図１Ｂ】本発明の一形態における好適な伝送線モデルの説明図。
【図２Ａ】本発明の一形態における伝送線を流れる電圧波形の説明図。
【図２Ｂ】本発明の一形態における伝送線を流れる電圧波形の説明図。
【図３Ａ】オンチップ信号伝送線を本発明の一形態に係る伝送線の２つのバッファ間における入射波形とともに示した説明図。
【図３Ｂ】本発明の一形態に係る一対の伝送線の説明図。
【図４Ａ】本発明の一形態で使用するのに適したオンチップ伝送線モデルの概略断面図。
【図４Ｂ】本発明の一形態で使用するのに適したオンチップ伝送線モデルの概略断面図。
【図４Ｃ】本発明の一形態で使用するのに適したオンチップ伝送線モデルの概略断面図。
【図４Ｄ】本発明の一形態で使用するのに適したオンチップ伝送線モデルの概略断面図。
【図４Ｅ】本発明の一形態で使用するのに適したオンチップ伝送線モデルの概略断面図。
【図４Ｆ】本発明の一形態で使用するのに適したオンチップ伝送線モデルの概略断面図。
【図５Ａ】本発明の一形態で使用するのに適した伝送線アーキテクチャの説明図。
【図５Ｂ】本発明の一形態で使用するのに適した伝送線アーキテクチャの説明図。
【図５Ｃ】本発明の一形態で使用するのに適した伝送線アーキテクチャの説明図。
【図４Ａ】
2005503004.tif 000003
【図４Ｂ】
2005503004.tif 000004
【図４Ｃ】
2005503004.tif 000005
【図４Ｄ】
2005503004.tif 000006
【図４Ｅ】
2005503004.tif 000007
【図４Ｆ】
2005503004.tif 000008
【国際公開パンフレット】
2005503004.tif 000009
2005503004.tif 000010
2005503004.tif 000011
2005503004.tif 000012
2005503004.tif 000013
2005503004.tif 000014
2005503004.tif 000015
2005503004.tif 000016
2005503004.tif 000017
2005503004.tif 000018
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2005503004.tif 000033
2005503004.tif 000034
【国際調査報告】
2005503004.tif 000035