(57)【要約】【課題】  半導体デバイスで用いられるさまざまな論理要素のデザインおよび製造において複数のポリシリコンレイヤを利用するさまざまな技術を提供する。【解決手段】  本発明の具体的な実現例によれば、論理ゲートセルサイズおよびメモリアレイセルサイズは、さまざまなトランジスタゲートを複数のポリシリコンレイヤを用いて製造することによって縮小されえる。論理要素のトランジスタゲートを形成するためにポリシリコンの複数のレイヤを用いる本発明のさまざまな技術は、例えば酸化物厚さ、スレッショルド電圧、最大許容ゲート電圧などのようなトランジスタパラメータを細かく調整するのにさらなる自由度を提供する。
2005531934.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の論理要素領域を形成する方法であって、前記集積回路は基板上に製造され、前記方法は、
第１トランジスタゲート材料レイヤを備える第１ゲート構造を前記基板上に形成すること、
第２トランジスタゲート材料レイヤを備える第２ゲート構造を前記基板上に形成すること
を含み、
前記第１トランジスタゲート材料レイヤは、前記第２トランジスタゲート材料レイヤとは異なり、
前記第２ゲート構造の第２部分は、前記第１ゲート構造の第１部分上に形成され、それによって第１オーバラップゲート領域を形成する
方法。
【請求項２】
請求項１に記載の方法であって、
前記基板上に前記第１トランジスタゲート材料レイヤを形成すること、および
その後、前記基板上に前記第２トランジスタゲート材料レイヤを形成すること
をさらに含む方法。
【請求項３】
請求項１に記載の方法であって、前記第１ゲート構造は、第１厚さを有するように形成され、
前記第２ゲート構造は、第２厚さを有するように形成される
方法。
【請求項４】
請求項１〜３のいずれかに記載の方法であって、
前記基板上に第１誘電体レイヤを形成すること、
その後、前記基板上に前記第１トランジスタゲート材料レイヤを形成すること、
その後、前記基板上に第２誘電体レイヤを形成すること、および
その後、前記基板上に前記第２トランジスタゲート材料レイヤを形成すること
をさらに含む方法。
【請求項５】
請求項１〜４のいずれかに記載の方法であって、前記第１ゲート材料レイヤおよび前記第２ゲート材料レイヤは、ポリシリコン材料をそれぞれ含む方法。
【請求項６】
請求項４に記載の方法であって、前記第１および第２ゲート誘電体レイヤは二酸化珪素をそれぞれ含む方法。
【請求項７】
請求項４に記載の方法であって、前記第１誘電体レイヤは、第１厚さを有するように形成され、
前記第２誘電体レイヤは、第２厚さを有するように形成される
方法。
【請求項８】
請求項１〜３のいずれかに記載の方法であって、
第１厚さを有する誘電体レイヤを前記第１ゲート構造および前記第２ゲート構造の間に形成すること
をさらに含み、
前記第２ゲート構造の前記第２部分および前記第１ゲート構造の前記第１部分の間の間隔は、前記誘電体レイヤの前記第１厚さに実質的に等しい
方法。
【請求項９】
請求項１〜８に記載の方法であって、前記論理要素は、２つの直列に接続されたトランジスタのパフォーマンス特性に実質的に類似するパフォーマンス特性を示すように設計される回路部分を含み、
前記第１ゲート構造および第２ゲート構造は前記回路部分のトランジスタのゲート群に対応し、
前記方法は、
前記回路部分のソース領域として機能する第１ドーピング領域を前記基板中に形成すること、
前記回路部分のドレイン領域として機能する第２ドーピング領域を前記基板中に形成すること、および
前記ソースおよびドレイン領域の間で電流が流れるよう設計された活性領域を前記ソースおよびドレイン領域の間の前記基板中に形成すること
をさらに含む方法。
【請求項１０】
請求項９に記載の方法であって、前記第１ゲート構造の前記第１部分は、前記第２ゲート領域の前記第２部分および前記回路部分の活性領域の間に挟まれる方法。
【請求項１１】
請求項１〜８のいずれかに記載の方法であって、前記論理要素は、並列に接続された２つのトランジスタのパフォーマンス特性に実質的に類似するパフォーマンス特性を示すように設計される回路部分を含み、
前記第１ゲート構造および第２ゲート構造は前記回路部分のトランジスタのゲート群に対応し、
前記方法は、
前記回路部分のソース領域として機能する第１ドーピング領域を前記基板中に形成すること、
前記回路部分のドレイン領域として機能する第２ドーピング領域を前記基板中に形成すること、および
前記ソースおよびドレイン領域の間で電流が流れるよう設計された活性領域を前記ソースおよびドレイン領域の間の前記基板中に形成すること
をさらに含む方法。
【請求項１２】
請求項９または１１に記載の方法であって、前記回路部分は、前記第１ドーピング領域のドーピング特性に実質的に類似するドーピング特性を有する第３ドーピング領域を欠く方法。
【請求項１３】
請求項９または１１に記載の方法であって、前記回路部分は、フローティングゲート構造を欠く方法。
【請求項１４】
請求項９〜１３のいずれかに記載の方法であって、前記第１オーバラップゲート領域の大部分が前記活性領域上にあり、
前記オーバラップゲート部分の幅は、前記活性領域の幅以下である
方法。
【請求項１５】
請求項１４に記載の方法であって、前記第１ゲート構造の前記第１部分は、前記活性領域上に形成され、
前記第２ゲート構造の少なくとも一部は前記第１ゲート構造の前記第１部分の一部のみの上に形成される
方法。
【請求項１６】
請求項１１〜１３に記載の方法であって、前記第１オーバラップゲート領域の大部分が前記活性領域上にあり、
前記第１ゲート構造の前記第１部分は前記活性領域上に形成され、
前記第２ゲート構造の少なくとも一部は、前記第１ゲート構造の前記第１部分の全体の上に形成される
方法。
【請求項１７】
請求項１１〜１３のいずれかに記載の方法であって、前記回路部分は、単一のソース領域を含む方法。
【請求項１８】
請求項１〜１７のいずれかに記載の方法であって、前記論理要素は、ＮＡＮＤゲート、ＡＮＤゲート、ＮＯＲゲート、ＯＲゲート、ＸＯＲゲート、ＡＳＩＣ、ＳＲＡＭセル、およびラッチのグループから選択される要素に対応する方法。
【請求項１９】
請求項１〜１８のいずれかに記載の方法であって、前記論理要素はフローティングゲートを欠く方法。
【請求項２０】
集積回路上に形成された論理要素であって、前記集積回路は基板上に製造され、前記論理要素は、
第１トランジスタゲート材料レイヤを備える、前記基板上に形成された第１ゲート構造、
第２トランジスタゲート材料レイヤを備える、前記基板上に形成された第２ゲート構造を備え、
前記第１トランジスタゲート材料レイヤは、前記第２トランジスタゲート材料レイヤとは異なり、
前記第２ゲート構造の第２部分は、前記第１ゲート構造の第１部分上に形成され、それによって第１オーバラップゲート領域を形成する
論理要素。
【請求項２１】
請求項２０に記載の論理要素であって、
前記基板および前記第１ゲート部分の間に形成された第１酸化物部分、および
少なくとも前記第１ゲート部分および前記第２ゲート部分の間の第２酸化物部分
をさらに含む論理要素。
【請求項２２】
請求項２０または２１に記載の論理要素であって、前記第１ゲート材料レイヤおよび前記第２ゲート材料レイヤはそれぞれポリシリコン材料を含む論理要素。
【請求項２３】
請求項２０〜２２のいずれかに記載の論理要素であって、前記第１および第２ゲート誘電体レイヤはそれぞれ二酸化珪素を含む論理要素。
【請求項２４】
請求項２０〜２３のいずれかに記載の論理要素であって、前記第１誘電体レイヤは、
第１厚さを有するように形成され、
前記第２誘電体レイヤは、第２厚さを有するように形成される
論理要素。
【請求項２５】
請求項２０〜２４のいずれかに記載の論理要素であって、
前記第１ゲート構造および前記第２ゲート構造の間に形成された、第１厚さを有する誘電体レイヤ
をさらに含み、
前記第２ゲート構造の前記第２部分および前記第１ゲート構造の前記第１部分の間の間
隔は、前記誘電体レイヤの前記第１厚さに実質的に等しい
論理要素。
【請求項２６】
請求項２０に記載の論理要素であって、２つの直列に接続されたトランジスタのパフォーマンス特性に実質的に類似するパフォーマンス特性を示すように設計される回路部分をさらに含み、
前記第１ゲート構造および第２ゲート構造は前記回路部分のトランジスタのゲート群に対応し、
前記論理要素は、
前記回路部分のソース領域として機能する、前記基板中に形成された第１ドーピング領域、
前記回路部分のドレイン領域として機能する、前記基板中に形成された第２ドーピング領域、および
前記ソースおよびドレイン領域の間で電流が流れるよう設計された、前記ソースおよびドレイン領域の間の前記基板中に形成された活性領域
をさらに備えた論理要素。
【請求項２７】
請求項２６に記載の論理要素であって、前記第１ゲート構造の前記第１部分は、前記第２ゲート領域の前記第２部分および前記回路部分の活性領域の間に挟まれる論理要素。
【請求項２８】
請求項２０に記載の論理要素であって、並列に接続された２つのトランジスタのパフォーマンス特性に実質的に類似するパフォーマンス特性を示すように設計される回路部分をさらに含み、
前記第１ゲート構造および第２ゲート構造は前記回路部分のトランジスタのゲート群に対応し、
前記論理要素は、
前記回路部分のソース領域として機能する、前記基板中に形成された第１ドーピング領域、
前記回路部分のドレイン領域として機能する、前記基板中に形成された第２ドーピング領域、および
前記ソースおよびドレイン領域の間で電流が流れるよう設計された活性領域を前記ソースおよびドレイン領域の間の前記基板中に形成すること
をさらに備える論理要素。
【請求項２９】
請求項２６〜２８のいずれかに記載の論理要素であって、前記回路部分は、前記第１ドーピング領域のドーピング特性に実質的に類似するドーピング特性を有する第３ドーピング領域を欠く論理要素。
【請求項３０】
請求項２６〜２９のいずれかに記載の論理要素であって、前記回路部分は、フローティングゲート構造を欠く方法。
【請求項３１】
請求項２６〜３０の論理要素であって、前記第１オーバラップゲート領域の大部分が前記活性領域上にあり、
前記オーバラップゲート部分の幅は、前記活性領域の幅以下である
論理要素。
【請求項３２】
請求項３１に記載の論理要素であって、前記第１ゲート構造の前記第１部分は、前記活性領域上に形成され、
前記第２ゲート構造の少なくとも一部は前記第１ゲート構造の前記第１部分の一部のみの上に形成される
論理要素。
【請求項３３】
請求項２６〜３２のいずれかに記載の論理要素であって、前記第１オーバラップゲート領域の大部分が前記活性領域上にあり、
前記第１ゲート構造の前記第１部分は前記活性領域上に形成され、
前記第２ゲート構造の少なくとも一部は、前記第１ゲート構造の前記第１部分の全体の上に形成される
論理要素。
【請求項３４】
請求項３４に記載の論理要素であって、前記回路部分は、単一のソース領域を含む論理要素。
【請求項３５】
請求項２０〜３４のいずれかに記載の論理要素であって、前記論理要素は、ＮＡＮＤゲート、ＡＮＤゲート、ＮＯＲゲート、ＯＲゲート、ＸＯＲゲート、ＡＳＩＣ、ＳＲＡＭセル、およびラッチのグループから選択される要素に対応する論理要素。
【請求項３６】
請求項２０〜３５のいずれかに記載の論理要素であって、前記論理要素はフローティングゲートを欠く論理要素。
【請求項３７】
集積回路の論理要素領域を形成するシステムであって、前記集積回路は基板上に製造され、前記システムは、
第１トランジスタゲート材料レイヤを備える第１ゲート構造を前記基板上に形成する手段、
第２トランジスタゲート材料レイヤを備える第２ゲート構造を前記基板上に形成する手段
を備え、
前記第１トランジスタゲート材料レイヤは、前記第２トランジスタゲート材料レイヤとは異なり、
前記第２ゲート構造の第２部分は、前記第１ゲート構造の第１部分上に形成され、それによって第１オーバラップゲート領域を形成する
システム。
【請求項３８】
請求項３７に記載のシステムであって、前記論理要素は、２つの直列に接続されたトランジスタのパフォーマンス特性に実質的に類似するパフォーマンス特性を示すように設計される回路部分を含み、
前記第１ゲート構造および第２ゲート構造は前記回路部分のトランジスタのゲート群に対応し、
前記システムは、
前記回路部分のソース領域として機能する第１ドーピング領域を前記基板中に形成する手段、
前記回路部分のドレイン領域として機能する第２ドーピング領域を前記基板中に形成する手段、および
前記ソースおよびドレイン領域の間で電流が流れるよう設計された活性領域を前記ソースおよびドレイン領域の間の前記基板中に形成する手段
をさらに含むシステム。
【請求項３９】
請求項３７に記載のシステムであって、前記論理要素は、並列に接続された２つのトランジスタのパフォーマンス特性に実質的に類似するパフォーマンス特性を示すように設計される回路部分を含み、
前記第１ゲート構造および第２ゲート構造は前記回路部分のトランジスタのゲート群に
対応し、
前記システムは、
前記回路部分のソース領域として機能する第１ドーピング領域を前記基板中に形成する手段、
前記回路部分のドレイン領域として機能する第２ドーピング領域を前記基板中に形成する手段、および
前記ソースおよびドレイン領域の間で電流が流れるよう設計された活性領域を前記ソースおよびドレイン領域の間の前記基板中に形成する手段
をさらに含むシステム。
【請求項４０】
請求項３７〜３９のいずれかに記載のシステムであって、前記第１ゲート材料レイヤおよび前記第２ゲート材料レイヤは、ポリシリコン材料をそれぞれ含むシステム。
【請求項４１】
スタティックランダムアクセスメモリ（ＳＲＡＭ）セルであって、
導電材料の第１レイヤ、
前記第１レイヤは、少なくとも１つの第１ゲート領域および少なくとも１つの第１相互接続領域を含み、
前記第１レイヤとは異なる導電材料の第２レイヤ、
前記第２レイヤは、少なくとも１つの第２ゲート領域および少なくとも１つの第２相互接続領域を含む
ＳＲＡＭセル。
【請求項４２】
請求項４１に記載のＳＲＡＭセルであって、前記少なくとも１つの第１相互接続領域のうちの少なくとも第１部分は、前記少なくとも１つの第２相互接続領域の少なくとも第２部分と重なるＳＲＡＭセル。
【請求項４３】
請求項４１または４２に記載のＳＲＡＭセルであって、前記第１および第２相互接続領域は、前記ＳＲＡＭセルのパッシブ領域上に形成されるＳＲＡＭセル。
【請求項４４】
請求項４１または４２に記載のＳＲＡＭセルであって、前記第１および第２部分の前記重なりは、前記ＳＲＡＭセルのパッシブ部分上にあるＳＲＡＭセル。
【請求項４５】
請求項４１〜４４のいずれかに記載のＳＲＡＭセルであって、前記第１および第２レイヤは、ポリシリコンの異なるレイヤ群に対応するＳＲＡＭセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路チップ製造に関し、より具体的にはマルチプルゲートレイヤ技術を用いて論理要素を製造する技術に関する。
【背景技術】
【０００２】
集積回路の製造は、設計フェーズ、マルチプルシミュレーションフェーズ、および製造フェーズを含むさまざまなステップを典型的には伴う。設計フェーズのあいだは、典型的には集積回路設計ソフトウェアの助けを借りて集積回路のさまざまな論理要素が統一的なデザインレイアウトに組み込まれる。その後、シミュレーションフェーズのあいだ、集積回路デザインは、例えばスパイスパラメータ抽出ソフトウェアのような従来の回路シミュレーションソフトウェアを用いてテストされる。スパイスパラメータ抽出ソフトウェアの例には、ＢＳＩＭＰＲＯ（カリフォルニア州、サンノゼのCelestry Design Technologies, Inc.によってライセンスされる）、およびＡｕｒｏｒａ（カリフォルニア州、マウンテンビューのSynopsys, Inc.によってライセンスされる）が含まれる。集積回路の製造ステージのあいだ、シリコンウェーハ上にレイヤ群を形成し、さまざまなレイヤ化された領域をシリコンウェーハから除去することによって、さまざまな集積回路構造がシリコンウェーハ上に形成されえる。
【０００３】
一般に、集積回路（ＩＣ）チップ製造に関連付けられたコストおよび費用を低減することが望ましい。ＩＣチップ製造コストを低減する従来の技術は、ＩＣチップ製造プロセスのあいだに行われる堆積およびエッチングステップの数を減らすことを伴う。この理由で、単一レイヤの堆積されたポリシリコンだけを用いて集積回路を製造するのが業界の従来の慣行である。このような技術は、比較的複雑ではなく、安価な製造プロセスを提供する。実際、論理要素（集積回路の一部をなす）の製造における単一ポリシリコンレイヤは、広く受け入れられているので現在、市場で利用可能なたいていの従来の回路シミュレーションソフトウェアは、標準化されたレイアウト、および単一ポリシリコンレイヤを用いる製造技術と互換性があるように第一には設計される。
【０００４】
従来の集積回路デザインの一部の例は、図面の図１Ａ〜Ｃに示される。図１Ａは、直列に接続された２つのトランジスタ（ここでは「直列トランジスタ回路」と呼ぶ）を含む回路１００の概略図を示す。従来のＩＣ製造技術を用いた集積回路の一部として組み込まれたとき、図１Ａの直列トランジスタ回路１００は、図１Ｂに示されるように製造されえる。図１Ｂに示されるように、回路部分１５０は、単一のポリシリコンレイヤを用いて製造された２つの直列に接続されたトランジスタを含む。より具体的には図１Ｂに示されるように、回路部分１５０は、単一のポリシリコンレイヤを用いて製造された２つのゲート部分１０２ａ、１０２ｂを含む。さらに回路部分１５０はまた２つの酸化物レイヤ部分１０４ａ、１０４ｂを含み、これらは共に単一の酸化物レイヤを用いて製造されている。回路部分１５０は、さらに基板１１０（例えばシリコン基板）を含み、これはドーピングされたウェル領域１０８内に形成された３つのドーピングされた領域１０５ａ、１０５ｂ、１０５ｃを含む。図１Ｂの例では、回路部分１５０は、２つの直列に接続されたＮＭＯＳトランジスタとして構成され、これはＰウェル領域１０８、およびＮ＋ドーピングされた領域１０５ａ〜ｃを含む。このような回路は例えば、ＮＯＲゲート、ＮＡＮＤゲートなどのようなさまざまな従来の論理要素を形成するのに用いられえる。
【０００５】
図１Ｃは、図１Ａの直列トランジスタ回路１００の従来のＩＣ設計レイアウト１７０の例を示す。図１Ｃに示されるように、直列トランジスタ回路１００を製造する従来の技術は、単一のポリシリコン層形成（layering）技術を用いて行われ、ここでゲート１０２ａ
および１０２ｂは、トランジスタ回路の活性領域１１５の上に形成される。ゲート１０２ａおよび１０２ｂのそれぞれは、同じポリシリコンレイヤから形成される。従来の語法を用いれば、ゲート１０２ａおよび１０２ｂは、それぞれ「ポリ１」材料から構成されていると記述されえるが、これはこれらのゲートのそれぞれが、堆積されたポリシリコンの同じ第１レイヤ（すなわちポリ−１）から形成されているからである。従来のデザインルールによれば、ゲート１０２ａおよび１０２ｂのそれぞれは、製造された回路の適切な動作を確実にするために最小距離１１７だけ分離されることが必要とされる。
【０００６】
単一のポリシリコンレイヤの使用は、標準化されたＩＣレイアウトおよび製造技術に適合するが、そのような標準化された技術は、特定のデザインおよびレイアウト要件を必要とし、これはシリコンウェーハまたは基板上の空間の非効率な利用につながりえる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、新しく現れる技術を受け入れ、利用するために、集積回路チップ製造技術について改良するための要求が常に存在することがわかるだろう。
【課題を解決するための手段】
【０００８】
本発明の異なる実施形態によれば、基板上に製造される集積回路上の論理要素を形成するさまざまな方法、デバイス、およびシステムが記載される。第１ポリシリコンレイヤを備える第１ゲート構造が基板上に形成される。第２ポリシリコンレイヤを備える第２ゲート構造が、第２ゲート構造の一部が第１ゲート構造の一部の上に形成され、それによってオーバラップゲート領域（overlapping gate region ）を形成するようにそれから基板上に形成される。具体的な実施形態によれば、この論理要素は、例えばＮＡＮＤゲート、ＡＮＤゲート、ＮＯＲゲート、ＯＲゲート、ＸＯＲゲート、ＳＲＡＭセル、ラッチなどのようなさまざまな論理要素またはデバイスに対応しえる。
【０００９】
具体的な実施形態によれば、本発明の論理要素は、２つの直列に接続されたトランジスタまたは、代替として、並列に接続された２つのトランジスタのパフォーマンス特性に実質的に類似するパフォーマンス特性を示すように設計される回路部分を含む。このような実施形態において、第１ゲート構造および第２ゲート構造は、回路部分のトランジスタゲートに対応しえる。さらに論理要素は、基板中に形成されたソースおよびドレインのドーピングされた領域群、およびソースおよびドレイン領域の間で基板中に形成された活性領域を含みえ、ここで活性領域は、ソースおよびドレイン領域の間で電流が流れることを可能にするよう設計される。
【００１０】
論理要素のトランジスタゲートを形成するためにポリシリコンの複数のレイヤを用いる本発明のさまざまな技術は、例えば酸化物厚さ、スレッショルド電圧、最大許容ゲート電圧などのようなトランジスタパラメータを細かく調整するのにさらなる自由度を提供することが理解されよう。
【００１１】
本発明のさまざまな局面のさらなる目的、特徴、および優位性は、その好ましい実施形態の以下の記載から明らかになり、この記載は添付の図面と共に参照されるべきである。
【発明を実施するための最良の形態】
【００１２】
本発明は、半導体デバイスに用いられるさまざまな論理要素（例えばＮＡＮＤゲート、ＡＮＤゲート、ＮＯＲゲート、ＸＯＲゲート、ＳＲＡＭセル、ラッチなど）の設計および製造において複数のポリシリコンレイヤを利用するさまざまな技術を記載する。本発明の具体的な実現例によれば、論理ゲートセルサイズおよびメモリアレイセルサイズは、複数のポリシリコンレイヤを用いてさまざまなトランジスタゲートを製造することによって縮
小されえる。このようにして、集積回路チップのエリア縮小は、ポリ１からポリ１への最小間隔に対応する標準化されたデザインルールを縮小することによって達成されえる。よって、例えば、本発明の技術は、互いに短絡しない重なり合うポリシリコンの部分のレイアウトおよび／または設計を可能にしえるが、これは異なるポリシリコン部分は複数レイヤのポリシリコン製造技術を用いて形成されえるからである。具体的な実施形態によれば、そのような重複部分は、例えば酸化物レイヤのような少なくとも１つの絶縁レイヤによって垂直方向に分離される少なくとも２つの異なるポリシリコンレイヤで構成されえる。このようにして、重なり合うポリシリコン部分の電気的短絡は防ぎえる。さらに、複数のポリシリコンレイヤを用いて論理要素のトランジスタゲートを形成する本発明の技術は、例えば酸化物厚さ、スレッショルド電圧、最大許容ゲート電圧などのようなトランジスタパラメータを細かく調整するのにさらなる自由度を提供する。
【００１３】
前述のように、従来の知見は、集積回路を製造するのに関連するコストを削減または最小化することが望ましいことを教える。典型的には、そのようなコストを削減または最小化する技術の一つは、集積回路の論理要素を形成するのに用いられるポリシリコンレイヤの数を最小化することである。より最近では、例えばフラッシュメモリのようなある種のタイプのメモリを製造するのに用いられる製造技術は、フラッシュメモリセルのコントロールゲートおよびフローティングゲートを形成するために、異なるポリシリコンのレイヤが異なる時にシリコンウェーハ上に堆積される、ダブルポリシリコンレイヤプロセスを利用する。集積回路チップデザインがフラッシュメモリおよび従来の論理要素の両方を含む具体的な応用例において、例えばフラッシュメモリセルを形成ために、集積回路チップの製造はダブルポリシリコン層形成（layering）プロセスを伴いえる。しかしこのような集積回路の製造においては、単一のポリシリコンレイヤを用いて集積回路の論理要素を製造するのが従来の慣習である。集積回路の論理要素を単一のポリシリコンレイヤを用いて設計および製造する（集積回路がフラッシュメモリを含む場合でさえ）のがなぜ好ましいかという一つの理由は、単一のポリシリコンレイヤ回路は、設計においてより単純であり、したがって典型的には製造が容易で、製造エラーの影響をより受けにくくなるからである。さらに前述のように、現在、市場で入手可能なたいていの従来の回路シミュレーションソフトウェアは、単一のポリシリコンレイヤを用いる標準化されたレイアウトおよび製造技術とだけ互換性があるように設計されている。このような回路シミュレーションソフトウェアは、典型的にはマルチポリシリコンレイヤ（multi-poly-silicon layer）の設計とは互換性がない。
【００１４】
しかし従来の知見および慣習とは逆に、本発明は、特にメモリ要素（例えばフラッシュメモリ、ＤＲＡＭ）および論理要素が同じ集積回路チップ上に製造されるべき応用例において、複数のポリシリコンレイヤを用いて論理要素を製造することが望ましいことを教示する。このような応用例において、複数ポリレイヤを利用する論理要素を設計することによって、複数ポリレイヤのプロセス（例えばメモリ要素を製造するのに用いられる）を利用することができる。
【００１５】
図２Ａは、本発明の具体的な実施形態によって製造された論理要素の部分２００を示す。より具体的には、図２Ａに示される回路部分２００は、直列トランジスタ回路（図１Ａに示されるような）が本発明の具体的な実施形態によってどのように製造されえるかの例である。具体的な実施形態によれば、回路部分２００は、例えばＮＡＮＤゲート、ＡＮＤゲート、ＮＯＲゲート、ＯＲゲート、ＸＯＲゲート、ＳＲＡＭセル、ラッチなどのようなさまざまな論理要素を製造するのに用いられえる。
【００１６】
回路部分２００を製造する具体的な実施形態は、図面の図２Ｂ〜２Ｉに示される。図２Ｂ〜２Ｉは、本発明の具体的な実施形態によって論理要素を製造するある技術を示す。図２Ｂ〜２Ｉに示される例において、集積回路チップの製造にはシリコンウェーハが用いら
れていると想定される。ＩＣチップ製造プロセスの準備のために、シリコンウェーハの一部は、ｐタイプ材料でドーピングされ、それによりＰウェル２０８を形成する。
【００１７】
図２Ｂに示されるように、第１酸化物レイヤ２０４ａ’がシリコンウェーハ２１０の表面上に形成される。第１酸化物レイヤ２０４ａ’の形成の後、第１ポリシリコン（ポリ−１）レイヤ２０２ａ’が第１酸化物レイヤ上に堆積されえる。図２Ｃに示されるように、ポリ−１レイヤ２０２ａ’の一部領域は、それから除去またはエッチングされ、それにより第１ポリシリコンレイヤ部２０２ａを形成する。図２Ｄに示されるように、第１ポリシリコンレイヤ部２０２ａの形成の後、第１酸化物レイヤ２０４ａ’の一部領域が除去され、それによって第１酸化物レイヤ部２０４ａを形成する。具体的な実施形態によれば、ポリシリコンレイヤおよび酸化物レイヤの形成および／または除去は、当業者に一般に知られている従来のＩＣチップ製造技術を用いて達成されえる。
【００１８】
図２Ｅおよび２Ｆに示されるように、それから第２酸化物レイヤ２０４ｂ’および第２ポリシリコン（ポリ−２）レイヤ２０２ｂ’が、部分２０２ａおよび２０４ａを含むシリコンウェーハの一部領域の上に形成および／または堆積されえる。図２Ｇに示されるように、ポリ−２レイヤの一部領域が除去されることによって第２ポリシリコンレイヤ部２０２ｂを形成しえる。その後、図２Ｈに示されるように、第２酸化物レイヤの選択された領域が除去されることによって第２酸化物レイヤ部２０４ｂを形成しえる。図２Ｉに示されるように、例えば従来のイオンインプランテーション技術を用いてドーピングされた領域２０５ａおよび２０５ｂがそれから形成される。具体的な実施形態によれば、ドーピングされた領域２０５ａおよび２０５ｂは、例えばヒ素のようなｎタイプ材料でドーピングされえる。あるいは領域２０８は、ｎタイプ材料でドーピングされることによってＮウェルを形成しえ、領域２０５ａおよび２０５ｂはｐタイプ材料でドーピングされえる。
【００１９】
２つの直列に接続されたＮＭＯＳトランジスタとして実現されるとき、回路部２００は、図２Ｊの回路部２７５に対応し、これは図１Ａの概略図１００によって概略的に表されえる。図２Ｊに示されるように、直列トランジスタ回路２７５の２つのゲート（例えばゲートＢ  ２０２ｂ、およびゲートＡ  ２０２ａ）は、ソース２０５ａからドレイン２０５ｂへの電流の流れを制御するのに用いられる。
【００２０】
図１Ｂ（従来の技術を用いて製造された直列トランジスタ回路を表す）の回路部１５０、および図２Ｊの回路部２７５の間で比較すれば、多くの差異が明らかになる。例えば、ゲートＡおよびゲートＢを分離する距離は、図１Ｂと比べて図２Ｊにおいてはずっと小さい。より具体的には図２Ｊに示されるように、ゲート２０２ｂおよびゲート２０２ａを分離する距離は、第２酸化物レイヤ部２０４ｂの厚さにほぼ等しい。さらに、図２Ｊに示されるように、ポリ−２レイヤ部２０４ｂは、ポリ−１レイヤ部２０２ａおよび第１酸化物レイヤ部２０４ａの両方の上に近接して連続的に位置する。ポリ−２レイヤ部２０２ｂはまた、ポリ−１レイヤ部２０２ａの一部領域とも重なり合う。異なる実施形態によれば、この重なり合う量は、０％重複（例えば隣接するゲート領域）から約１００％の重複（例えば完全に重なり合うゲート領域）までの範囲で変化しえる。
【００２１】
さらに図２Ｊで示されるように、図１Ｂと比べると、ドーピングされた一つの領域がまるのままシリコン基板から除去されている。例えば図２Ｊに示されるように、回路部２７５は２つのＮ＋ドーピングされた領域２０５ａ、２０５ｂを含む。対照的に、図１Ｂの回路部１５０は、３つのＮ＋ドーピングされた領域、すなわち１０５ａ、１０５ｂ、および１０５ｃを含む。図１Ｂおよび２Ｊを比較すれば、図１ＢのゲートＡおよびゲートＢの間に存在するドーピングされた領域１０５ｂが図２Ｊの構造中では除去されている。このことは、ウェーハ上の論理要素の面積を減らし、これはダイサイズおよび関連する製造コストの減少につながる。
【００２２】
本発明の代替実施形態は、図２Ｊの回路部２７５に示されたものとは異なる特徴を含みえることがわかるだろう。例えば、図２Ｋは、本発明の具体的な実施形態によって製造された回路部２８０の代替実施形態を示す。図２Ｋに示されるように、回路部２８０は、２つの重なり合うポリシリコンレイヤ２８２ａ、２８２ｂを含み、これらは基板２１０上に形成される。この具体的な実施形態においては、基板２１０は、Ｎ型材料からなり、ｐ＋でドーピングされた領域２８５ａ、２８５ｂがＰ型材料で形成される。回路部２７５および２８０の間で際だつ差異のうちの一つは、回路部２７５（図２Ｊ）のＰウェル領域２０８が、回路部２７５のトランジスタのための局所基板（local substrate ）として機能し、一方、回路部２８０は、基板２１０とは異なる別個のウェル領域を含まないことである。むしろ回路部２８０（図２Ｈ）においては、基板２１０は、回路部２８０のトランジスタのための局所基板として機能する。
【００２３】
図３Ａ〜Ｄは、本発明の技術によって製造されえる直列トランジスタ回路の異なる実施形態を示す。図３Ａは、図２Ａの回路部２００の透視図を示す。図３Ｂは、図１Ａの直列トランジスタ回路１００を実現するのに用いられえる回路部３５０の代替実施形態の透視図を示す。
【００２４】
図３Ａを参照して、回路部３００の設計は、従来の回路設計とはいくつかの点で異なることに注意されたい。例えば、前述のように、異なるポリシリコンレイヤがトランジスタゲート２０２ａ、２０２ｂを形成するのに用いられる。さらにゲート構造の位置および構成は、図１Ｂに示されるような従来の回路設計のそれとは異なる。例えば、図３Ａに示されるように、ゲート２０２ｂは、ゲート２０２ａの一部がゲート２０２ｂおよび基板２０８の活性領域の間に挿入されるように、ゲート２０２ａの一部と重なり合う。さらに、図１Ｂの従来ゲート構成（おおまかには平坦である）とは異なり、ゲート２０２ｂの構成は平坦ではなく、むしろ水平および垂直に伸びる部分を含む階段状構成である。その結果、ゲート２０２ｂの上部も下部も実質的には平面的ではない。
【００２５】
回路部３００の設計は、従来の不揮発性メモリ構造といくつかの点で異なることにも注意されたい。例えば従来の不揮発性メモリセル構造においては、ポリシリコンの２つのレイヤが用いられて、コントロールゲートおよびフローティングゲートを含む従来のスプリットゲートセルを構成しえる。従来は、フローティングゲートは、電気的に絶縁された領域として設計され、これが単一の不揮発性メモリセルのための電荷を蓄えるためのストレージノードとして用いられる。フローティングゲートは、電荷を適切に蓄えるために、メモリセルの他の全ての構造から電気的に絶縁されることが重要である。対照的に、図３Ａのゲート構造２０２ａ、２０２ｂのいずれも、電気的に絶縁された領域として不揮発性メモリのフローティングゲート構造に類似した形では実現されていない。むしろゲート構造２０２ａ、２０２ｂはそれぞれ、所望のゲート電圧がトランジスタ回路３００に印加されるようにするため、集積回路の他の部分に１つ以上のコンタクト領域を介して電気的に結合されている。これは例えば図３Ｃの実施形態において示される。
【００２６】
図３Ｃは、本発明の技術の具体的な実施形態を用いて設計された回路レイアウト３６０の上面図を示す。より具体的には、図３Ｃの実施形態は、図３Ａに示されたような直列トランジスタ回路のデザインレイアウトの具体的な実現例を示す。直列トランジスタ回路の従来の概略的図示は、図１Ａに示される。しかし図３Ｄは、図３Ｃの回路３６０を概略的に表すために用いられえる概略図３７０の例を示す。
【００２７】
図３Ｃに示されるように、直列トランジスタ回路３６０は、活性領域３６５上に重なり合う部分を有する２つのゲート３８２ａ、３８２ｂを含む。具体的な実施形態によれば、回路３６０は、本発明の複数ポリシリコン層の形成（layering）技術を用いて製造されえ
、ここでは第１ゲート（例えば３８２ａ）はポリ−１レイヤで形成され、第２ゲート（例えば３８２ｂ）はポリ−２レイヤで形成される。２つのゲートの一部は、領域３６７において示されるように重なり合う。具体的な実施形態によれば、ゲートの重なり領域３６７の幅Ｗ１は、活性領域３６５の幅Ｗ２に少なくとも等しいか、またはそれより大きい。図３Ｃに示されるように、ゲート３８２ａ、３８２ｂのそれぞれは、ゲートのそれぞれに電気的接触を提供するコンタクト領域３６２ａ、３６２ｂをそれぞれ含む。具体的な実施形態によれば、ポリ−１レイヤおよびポリ−２レイヤは、ポリシリコン、または当業者によく知られた他の適切な導電材料から作られえる。
【００２８】
さらに図３Ｃに示されるように、活性領域３６５は、ソースコンタクト領域３６４およびドレインコンタクト領域３６６を含みえる。図３Ｃの例においては、ゲートコンタクト領域３６２ａ、３６２ｂは、コンタクトポイント間の最小間隔に関する設計制約条件が満たされることを確実にするために、活性領域３６５の反対側に置かれる。しかし図３Ｃの回路３６０を実現するにはさまざまな異なる方法が存在することが理解されよう。例えば、代替実現例（不図示）においては、ゲート３８２ａ、３８２ｂのそれぞれ上のコンタクトポイントは、活性領域３６５の同じ側に配置されえる。しかし異なる実現例のそれぞれの内で一つの共通点は、ゲート３８２ａ、３８２ｂの部分が活性領域３６５上で重なり合う（overlap ）か、または互いに隣接する（abut）ことが理解されよう。図３Ａの回路部３００は、集積回路チップの論理要素の製造において用いられえるマルチポリオーバレイゲート構造（multi-poly overlay gate structure ）の一つのタイプを示すことが理解されよう。回路部３００の構造に関する一つの問題は、ゲート２０２ｂの可変ゲート長（variable gate length）がゲート２０２ａに対してミスアライメントしえることである。可変ゲート長によるゲートミスアライメントの問題を解決する一つの実施形態は、図面の図３Ｂに示される。
【００２９】
図３Ｂは、本発明の具体的な実施形態によって実現された論理要素回路部３５０の代替実施形態の透視図を示す。図３Ｂに示されるように、回路部３５０は、第１酸化物レイヤ３０４ａ、ポリ−１ゲート３０２ａ、第２酸化物レイヤ３０４ｂ、およびポリ−２ゲート３０２ｂを含む。図３Ｂに示されるように、ポリ−２ゲート３０２ｂは、ポリ−１ゲート３０２ａの両側に近接する。さらに、ポリ−２ゲート３０２ｂは、基板の活性領域３０８上でポリ−１ゲート３０２ａに重なる。よって図３Ｂに示されるように、ゲート３０２ａの少なくとも一部は、ゲート３０２ｂおよびシリコン基板の活性領域３０８の間に挟まれる。さらに図３Ｂに示されるように、ゲート３０２ａは、第２酸化物レイヤ３０４ｂの厚さにほぼ等しい距離だけゲート３０２ｂから分離される。
【００３０】
図３Ｂのゲート構造構成の一つの優位性は、図３Ａについて上述した可変ゲート長の問題を減らすか、またはなくしえることである。例えば、具体的な実施形態によれば、ゲート３０２ｂの全体的な幅Ｗは一定に保たれるが、これは例えばゲート３０２ｂの幅が、適切にアラインされることが可能なマスクエッジによって決定されるからである。したがって図３Ｂのゲート構成は、ポリ−１ゲート３０２ａ、およびポリ−２ゲート３０２ｂ間のミスアライメント問題を軽減するのに用いられえる。
【００３１】
回路部３００および３５０は、それぞれの回路の活性領域（例えば２０８、３０８）上の構造を示すよう意図されるだけであって、必ずしもそれぞれの回路の特徴の全てを反映するものではないことに注意されたい。よって回路部３００および３５０は、図３Ａおよび３Ｂに示されていない他の特徴を含みえることが理解されよう。例えばそのような特徴の一つは、ゲート構造２０２ａ、２０２ｂ、３０２ａ、３０２ｂに接触するのに用いられるコンタクトポイントに関連する。他の特徴は、ゲート構造２０２ａ、２０２ｂ、３０２ａ、３０２ｂの構成に関連する。例えばある実現例においては、ゲート構造のそれぞれは、Ｘ−Ｚ平面中の任意の方向に伸びえるポリシリコンのラインとして実現されえる。他の
特徴は、所望の論理要素を構築するのに用いられえる他のトランジスタの追加に関連する。
【００３２】
論理要素を形成するために複数のレイヤのポリシリコンを用いる本発明の技術は、例えば酸化物の厚さ、スレッショルド電圧、最大許容ゲート電圧などのようなさまざまなトランジスタパラメータを微調整するさらなる自由度を提供することが理解されよう。例えば異なる実施形態によれば、ポリ−１およびポリ−２ゲート酸化物は、さまざまなトランジスタパラメータを微調整するためにそれぞれ異なる厚さで製造されえる。具体的な実現例によれば、同じサイズ（例えば幅および長さ）の２つの論理トランジスタは、２つの異なるスレッショルド電圧を有することから利益を得ることができるが、それはそれらそれぞれのゲート酸化物が２つの異なる酸化物レイヤで作られえるからである。さらに、従来のＭＯＳトランジスタにおいては、ドレインおよびソース接合は、共にゲート領域の下で水平に拡散するために、実効ゲート長を減らし、ショートチャネル効果を悪化させることが理解されよう。しかし本発明の直列トランジスタ回路構成を用いれば、例えば、直列に接続されるトランジスタのそれぞれのペアについて、一つの接合（その対応する水平拡散と共に）が省略されえるので、直列トランジスタ回路（群）のショートチャネル効果を改善できる。
【００３３】
従来の論理要素の設計で用いられる他のよくある回路は、図６Ａに示される。図６Ａは、並列に接続された２つのトランジスタを含む回路部６００（ここでは並列トランジスタ回路６００と呼ばれる）を示す。並列トランジスタ回路６００を製造する従来の設計レイアウトは、図６Ｃに示される。図６Ｃに示されるように、従来の並列トランジスタ回路レイアウト６７０は、シリコン基板の活性領域６８１上の２つのポリ−１ゲート６５２ａ、６５２ｂの構成を含む。ゲート６５２ａ、６５２ｂは、単一のポリシリコンレイヤを用いて形成される。従来のデザインルールによれば、ゲートは最小距離６７９だけ互いから分離されなければならない。図６Ｃに示された実施形態においては、並列トランジスタ回路のソース領域６７２ａ、６７２ｂは、電気的接続６７７を介して互いに電気的に結合される。
【００３４】
図６Ｂは、従来のＩＣ製造技術を用いて製造された並列トランジスタ回路部６５０の断面図を示す。図６Ｂに示された回路部６５０は、図１Ｂの直列トランジスタ回路部１５０を製造するのに前述された技術に類似の技術を採用することによって、単一のポリシリコンレイヤを用いて製造されている。図６Ｂに示されるように、回路部６５０は、第１酸化物レイヤ部６０４ａ、６０４ｂ（共に同じ第１酸化物レイヤから形成される）、ポリ−１ゲート部６０２ａ、６０２ｂ（単一のポリシリコンレイヤから形成される）、および３つの別個のドーピングされた領域６０５ａ、６０５ｂ、６０５ｃを含む。
【００３５】
図７Ａは、本発明の具体的な実施形態によって製造された並列トランジスタ回路部７００の透視図を示す。図７Ａに示されるように、回路部７００は、第１酸化物レイヤ部７０４ａ、ポリ−１ゲート７０２ａ、第２酸化物レイヤ部７０４ｂ、ポリ−２ゲート７０２ｂ、および２つのドーピングされた領域７０５ａ、７０５ｂを含み、これらは並列トランジスタ回路のソースおよびドレイン領域として機能しえる。具体的な実現例によれば、図７Ａの並列トランジスタ回路部７００を製造する技術は、図面の図２Ｂ〜２Ｉについて前述した技術に類似する。よって例えば、ポリ−１ゲート７０２ａは、第１ポリシリコンレイヤから形成されえ、ポリ−２ゲート７０２ｂは、第１ポリシリコンレイヤとは異なる第２ポリシリコンレイヤから形成されえる。さらに酸化物レイヤ部７０４ａは、第１酸化物レイヤから形成されえ、酸化物レイヤ部７０４ｂは、第１酸化物レイヤとは異なる第２酸化物レイヤから形成されえる。
【００３６】
図７Ｃは、図７Ａに示されたような並列トランジスタ回路を製造するのに用いられえる
デザインレイアウト７６０の上面図を示す。図７Ｄは、図７Ｃの並列トランジスタ回路デザイン７６０の概略表現を与える概略図７７０を示す。図７Ｃに示されるように、並列トランジスタ回路デザイン７６０は、ポリ−１ゲート７８２ａおよびポリ−２ゲート７８２ｂを含む。ゲート７８２ａ、７８２ｂのそれぞれは、少なくとも一部がソースおよびドレイン間の活性領域７６５の上に配置される。ゲートのそれぞれは、それぞれのコンタクト領域７６２ａ、７６２ｂを含む。２つのゲートの一部は、領域７６７において重なる。具体的な実施形態によれば、ゲートオーバラップ領域７６７の幅Ｗ２は、活性領域７６０の幅Ｗ１よりも小さい。
【００３７】
図７Ｃの並列トランジスタ回路デザインと、図６Ｃの従来の並列回路デザインとの違いの一つは、図６Ｃの回路は２つのソース領域６７２ａ、６７２ｂを含み、これらが電気的接続６７７を介して電気的に互いに結合されていることである。対照的に図７Ｃに示されるように、並列トランジスタ回路７６０は、単一のソース領域７６４および単一のドレイン領域７６６を含む。
【００３８】
図７Ｂは、本発明の技術によって製造された並列トランジスタ回路部７５０の代替実施形態の透視図を示す。図７Ｂに示されるように回路部７５０は、第１酸化物レイヤ部７５４ａ、ポリ−１ゲート７５２ａ、第２酸化物レイヤ部７５４ｂ、ポリ−２ゲート７５２ｂ、および２つのドーピングされた領域７５５ａ、７５５ｂを含み、これらは並列トランジスタ回路のソースおよびドレインとして機能する。具体的な実現例によれば、図７Ｂの並列トランジスタ回路部７５０を製造する技術は、図面の図２Ｂ〜２Ｉについて前述した技術に類似する。よって例えば、ポリ−１ゲート７５２ａは、第１ポリシリコンレイヤから形成されえ、ポリ−２ゲート７５２ｂは、第１ポリシリコンレイヤとは異なる第２ポリシリコンレイヤから形成されえる。さらに酸化物レイヤ部７５４ａは、第１酸化物レイヤから形成されえ、酸化物レイヤ部７５４ｂは、第１酸化物レイヤとは異なる第２酸化物レイヤから形成されえる。
【００３９】
図３Ｃの直列トランジスタデザインと、図７Ｃの並列トランジスタデザインとの構造的な差異のうちの一つは、図３Ｃに示されるように、ゲート３８２ａ、３８２ｂのそれぞれがソース３６４からドレイン３６６への電流の流れをカットオフする能力を有することであることに注意されたい。しかし図７Ｃに示されるように、ゲート７８２ａ、７８２ｂのいずれもソース７６４からおよびドレイン７６６への電流の流れを完全には制御できない。むしろゲートのそれぞれは、活性領域を通る電流の流れの一部について制御を行えるだけである。しかし図７Ｃに示された実施形態によれば、例えばソースからドレインへの電流の流れを止めるために、適切な制御電圧が好ましいように印加される。
【００４０】
図３Ａ〜３Ｄおよび７Ａ〜７Ｄに示されるさまざまな回路は、集積回路チップの一部を形成するさまざまな異なる論理要素を製造するのに用いられえることが理解されよう。そのような論理要素は、ＮＡＮＤゲート、ＡＮＤゲート、ＮＯＲゲート、ＯＲゲート、ＸＯＲゲート、ラッチなどを含む。さらにそのような論理要素は、ＳＲＡＭのようなスタティックメモリを含みえる。図４は、ＳＲＡＭメモリセル４００を製造する従来のデザインレイアウトの上面図を示す。従来、ＳＲＡＭメモリセルは、単一のポリシリコンレイヤだけを含む標準化されたデザインを用いて製造される。そのようなデザインは、比較的複雑ではなく、より安価な製造プロセスを提供する。したがって図４に示されるように従来のＳＲＡＭセルデザインは、３つのポリ−１部４０２、４０４ａ、４０４ｂを含み、それらのうちのそれぞれは、同じポリシリコンレイヤから形成される。
【００４１】
従来のデザイン上の制約条件は、さまざまなポリ−１部（例えば４０２、４０４ａ、４０４ｂ）が、例えば短絡を阻止するために、最小距離（例えば距離Ａ）だけ互いから分離されることを要求する。加えて図４に示されるように、従来のＳＲＡＭセルデザインは、
Ｐ＋のドーピングされた領域４０６、およびＮ＋のドーピングされた領域４０８を含む。ＳＲＡＭセル４００の一部はＰ−ウェル４２０上に形成される。この図では、領域４０６、４０８、および４０４間のさまざまな金属相互接続は示されていない。
【００４２】
従来のＳＲＡＭセル製造技術に関連するさまざまな設計上の制約条件は、ＳＲＡＭセルのさまざまな構造が、ＳＲＡＭセル内の他の構造からの（またはそれらと重なり合う）少なくとも最小限の特定された間隔量を有するよう設計されることを要求する。この理由のために、従来のＳＲＡＭセルのサイズは、最小の指定されたサイズ（minimum designated
size ）より小さくなってはならない。例えばもし最小フィーチャサイズが１００ｎｍなら、ＳＲＡＭセルサイズは典型的には少なくとも１ｍ２の面積を有する。しかし本発明の製造技術を用いれば、複数のポリシリコンレイヤを用いてさまざまなトランジスタを製造することによって、メモリアレイセルサイズは小さくされえる。このようにして、メモリアレイセルサイズの面積縮小は、最小のポリ−１からポリ−１への間隔に対応する集積回路デザインルールを小さくすることによって達成されえる。
【００４３】
図５は、本発明の技術を用いて製造されえるＳＲＡＭメモリセルデザインレイアウトの例を示す。図５に示されるようにＳＲＡＭセル５００は、少なくとも１つのポリ−１レイヤ５０２および複数のポリ−２レイヤ５０４ａ、５０４ｂを含み、これらはポリ−１レイヤ５０２とは異なるポリシリコンレイヤから形成される。ポリシリコンレイヤ５０２、５０４ａ、５０４ｂのそれぞれは、それぞれのゲート領域５３０、およびそれぞれの相互接続領域５３２を含む。具体的な実施形態によれば、相互接続領域は、ＳＲＡＭセル５００のパッシブ（passive ）（またはフィールド）領域上に形成されるポリシリコンレイヤの一部に対応する。図５の実施形態において、ＳＲＡＭセル５００の一部は、Ｐウェル５２０上に形成される。さらにこの図においては、領域５０６、５０８、および５０４間のさまざまな金属相互接続は示されていない。
【００４４】
具体的な実施形態によれば、図５のＳＲＡＭセル５００に含まれるさまざまなトランジスタを製造する技術は、図面の図２Ｂ〜２Ｉについて前述したトランジスタ製造技術に類似の方法を用いて製造されえる。多くの可能な実施形態のうちの一つにおいては、複数のポリシリコンレイヤＳＲＡＭセルが製造されえ、ここでトランスファーゲートトランジスタは、ポリ−１レイヤでできたゲートを含み、プルアップおよび／またはプルダウントランジスタは、ポリ−２レイヤでできたゲートを含む。
【００４５】
図５に示されるように、例えば、５１５において示されるようにポリ−１レイヤ５０２の一部をポリ−２レイヤ５０４ａ、５０４ｂの一部と重ならせることによって、ＳＲＡＭセル５００のサイズは縮小されえる。このような設計テクニックは、Ｂ’において示されるポリ−１レイヤ５０２およびＮ＋領域５０８の間隔を小さくするのにも役立つ。さらに図５の実施形態に示されるように、ポリシリコン領域の５１５における重なりは、ポリシリコンレイヤの相互接続領域５３２において（例えばＳＲＡＭセル５００のパッシブ領域上で）起こる。
【００４６】
図５では示されていないが、ＳＲＡＭセルデザイン５００は、少なくとも２つの異なる酸化物レイヤも含みえ、これらはポリシリコンレイヤを互いから、また周囲の構造から絶縁するのに役立つ。例えば、第１酸化物レイヤは、ポリ−１部５０２の下に配置されえ、第２酸化物レイヤは、ポリ−２レイヤ５０４ａ、５０４ｂの下に配置されえ、それによって電気的にポリ−２レイヤをポリ−１レイヤから絶縁できる。
【００４７】
図３Ａ〜Ｄおよび７Ａ〜Ｄの回路について、図５のＳＲＡＭセルデザインにおいて複数のポリシリコンおよび酸化物レイヤ群を用いることは、例えば酸化物厚さ、スレッショルド電圧、最大許容ゲート電圧などのようなトランジスタパラメータを細かく調整するのに
さらなる自由度を提供する。
【００４８】
本発明のいくつかの好ましい実施形態が添付図面を参照して詳細に記載されてきたが、本発明はこれら正確な実施形態に限定されるのではなく、添付の特許請求の範囲において定義された本発明の精神の範囲から逸脱することなく当業者によってさまざまな改変および変更がその中に可能でありえる。例えば、具体的な実施形態によれば、本発明の論理要素を形成するのに用いられるトランジスタゲート材料は、導電材料（例えばチタン）、半導体材料（例えばポリシリコン）、またはこれら２つの組み合わせ（例えば珪化チタニウム）を備えうる。さらに本願のさまざまな実施形態で記載された絶縁レイヤ（例えば酸化物レイヤ）は、二酸化珪素および／または他のタイプの絶縁または誘電体材料を備えうる。
【図面の簡単な説明】
【００４９】
【図１Ａ】直列トランジスタ回路のための従来の集積回路のデザインおよび製造技術の例を示す図である。
【図１Ｂ】直列トランジスタ回路のための従来の集積回路のデザインおよび製造技術の例を示す図である。
【図１Ｃ】直列トランジスタ回路のための従来の集積回路のデザインおよび製造技術の例を示す図である。
【図２Ａ】本発明の具体的な実施形態によって製造された論理要素の一部を示す図である。
【図２Ｂ】本発明の具体的な実施形態によって論理要素を製造する一つの技術を示す図である。
【図２Ｃ】本発明の具体的な実施形態によって論理要素を製造する一つの技術を示す図である。
【図２Ｄ】本発明の具体的な実施形態によって論理要素を製造する一つの技術を示す図である。
【図２Ｅ】本発明の具体的な実施形態によって論理要素を製造する一つの技術を示す図である。
【図２Ｆ】本発明の具体的な実施形態によって論理要素を製造する一つの技術を示す図である。
【図２Ｇ】本発明の具体的な実施形態によって論理要素を製造する一つの技術を示す図である。
【図２Ｈ】本発明の具体的な実施形態によって論理要素を製造する一つの技術を示す図である。
【図２Ｉ】本発明の具体的な実施形態によって論理要素を製造する一つの技術を示す図である。
【図２Ｊ】本発明の具体的な実施形態によって論理要素を製造する一つの技術を示す図である。
【図２Ｋ】本発明の具体的な実施形態によって製造された論理要素の一部の代替実施形態を示す図である。
【図３Ａ】本発明の技術によって製造されえる直列トランジスタ回路の異なる実施形態を示す図である。
【図３Ｂ】本発明の技術によって製造されえる直列トランジスタ回路の異なる実施形態を示す図である。
【図３Ｃ】本発明の技術によって製造されえる直列トランジスタ回路の異なる実施形態を示す図である。
【図３Ｄ】本発明の技術によって製造されえる直列トランジスタ回路の異なる実施形態を示す図である。
【図４】ＳＲＡＭメモリセルを製造する従来のデザインレイアウトの上面図である。
【図５】本発明の技術を用いて製造されえるＳＲＡＭメモリセルデザインレイアウトの例を示す図である。
【図６Ａ】並列トランジスタ回路のための従来の集積回路デザインおよび製造技術の例を示す図である。
【図６Ｂ】並列トランジスタ回路のための従来の集積回路デザインおよび製造技術の例を示す図である。
【図６Ｃ】並列トランジスタ回路のための従来の集積回路デザインおよび製造技術の例を示す図である。
【図７Ａ】本発明の技術によって製造されえる並列トランジスタ回路の異なる実施形態を示す図である。
【図７Ｂ】本発明の技術によって製造されえる並列トランジスタ回路の異なる実施形態を示す図である。
【図７Ｃ】本発明の技術によって製造されえる並列トランジスタ回路の異なる実施形態を示す図である。
【図７Ｄ】本発明の技術によって製造されえる並列トランジスタ回路の異なる実施形態を示す図である。
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【図１Ｂ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図４】
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【図５】
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【図６Ｂ】
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【国際調査報告】
2005531934.tif 000024
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