(57)【要約】【課題】【解決手段】クロックレスに同期データを復旧するシステムが提供されている。システムは、入力レートデマルチプレクサを有し、デマルチプレクサはビットレートで送信されるビットデータのシリアルデータ流れを受信し、該シリアルデータ流れから２又は３以上のパラレルデータ流れを生成する。１又は２以上のディレーが入力レートデマルチプレクサに結合され、各ディレーは生成されたパラレルシリアルデータ流れの１つを受信し、ビットデータを遅延させ、ビットデータを入力レートデマルチプレクサに帰還する。
2005524142.tif 000002
【特許請求の範囲】
【請求項１】
ビットレートで送信されたビットデータのシリアルデータ流れを受信し、該シリアルデータ流れから２又は３以上のパラレルデータ流れを生成する入力レートデマルチプレクサと、
入力レートデマルチプレクサに連結された１又は２以上のディレーを具え、各ディレーは生成されたパラレルシリアルデータ流れの１つを受信し、ビットデータを遅延し、それらを入力レートデマルチプレクサに帰還するクロックレス同期データ復旧システム。
【請求項２】
ディレーは調節可能である、請求項１に記載のシステム。
【請求項３】
ディレーの調節は、ディレーがビットレートに関連した所定値を有するように自動的に行われる、請求項２に記載のシステム。
【請求項４】
ディレーの調節は、タイミングを参照して行われる、請求項３に記載のシステム。
【請求項５】
ディレーの調節は、タイミングを参照して位相ロックループを用いて行われる、請求項３に記載のシステム。
【請求項６】
位相ロックループは更に、
周期的な信号を生成する第２入力レートデマルチプレクサと、
入力レートデマルチプレクサに連結された１又は２以上の第２ディレーを具え、各第２ディレーは周期的な信号を受信し、それを第２入力レートデマルチプレクサに帰還し、
周期的な信号と参照タイミングを比較し、比較の出力に基づいてディレーを調節する比較手段を具えた、請求項５に記載のシステム。
【請求項７】
ビットレートで送信されたビットデータの入力シリアルデータ流れを受信するシリアルデータ流れ受信機と、
２又は３以上のパラレルデータ出力を具え、各パラレルデータ出力は入力シリアルデータ流れから引き出された出力シリアルデータ流れを送信し、
シリアルデータ流れ受信機に連結された３又は４以上のディレーを具え、各ディレーはシリアルデータ流れから出力を受信し、出力からビットデータを遅延し、遅延されたビットをシリアルデータ流れ受信機に帰還するクロックレス同期データ復旧システム。
【請求項８】
シリアルデータ流れ受信機は、所定数の内部状態を具えた有限状態機械であり、内部状態の数は、パラレル出力データ流れの数に関係する、請求項７に記載のシステム。
【請求項９】
各内部状態は、入力シリアルデータ流れの現在の入力データビットを処理するために、データを格納する１又は２以上の中間状態変数を有する、請求項８に記載のシステム。
【請求項１０】
ビットレートで送信されるビットデータのシリアルデータ流れを受信する工程と、
１又は２以上のディレーを通ってシリアルデータ流れを帰還する工程と、
受信したシリアルデータ流れ及び遅延されたシリアルデータ流れ帰還に基づいて、パラレル出力データ流れを生成する工程を有する、クロックレスに同期データを復旧する方法。
【請求項１１】
パラレル出力データ流れは、入力シリアルデータ流れ、ディレーを通って帰還されたパラレル出力データ流れ、及び内部状態に基づいて生成される、請求項１０に記載の方法。
【請求項１２】
パラレル出力データ流れは、入力シリアルデータ流れの逆多重化された仕様を具える、請求項１０に記載の方法。
【請求項１３】
第１のパラレル出力にて、シリアルデータ流れから第１のビットデータを出力する工程と、
第２のパラレル出力にて、シリアルデータ流れから第２のビットデータを出力する工程と、
第１のパラレル出力にて、シリアルデータ流れから第３又はその後のビットデータを出力する工程であって、ビットデータはビットレートの整数倍に等しい量だけ第３又はその後のビットデータを遅延させることによって出力され、第１のパラレル出力からの出力値は、第１のビットデータの値と第３又はその後のビットデータの値との間で、変化しない、クロックレスに同期データを復旧する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００２年４月２６日に出願された発明の名称が“クロックレス同期データ復旧及び逆多重化”で発明者がベーナム  アナルイ及びセイド  アリ  ハジミリである米国仮出願60/375,748号に基づく優先権を主張し、全ての目的について、引用を持って本願の一部とする。
本発明は、データ復旧に関し、特に高周波数データがデータ損失なく復旧され、比例的に遅くなるデータ送信周波数の２又は３以上のパラレルデータ流れに逆多重化されることができるクロックレスなデータ復旧に関する。
【背景技術】
【０００２】
データ復旧は、当該技術分野で知られている。そのようなデータ復旧技術は、位相ロックループに連繋して作動するクロックを有し、送信されたデータの通信媒体をモニターするのに用いられる。通信媒体に対してデータ送信が開始されると、位相ロックループは受信したデータに最終的に同期するが、一定時間が経過するのでその間に受信したデータが同期前に失われる。クロックの正確さは、送信されたデータを正確に且つ素早く復旧させる能力にとって、重要な要因である。
【発明の開示】
【０００３】
発明の要旨
本発明に従い、高周波数クロックは必要とせず、送信されたデータを受信するのに用いられることができるクロックレスのデータ復旧システム及び方法を提供する。
【０００４】
特に、位相ロックループのロック工程が実行されている間に、データ損失を被ることなくしてデータを復旧させることができるクロックレスのデータ復旧システムを提供する。
【０００５】
本発明の代表的な実施例に従い、クロックレスで同期データを復旧させるシステムが提供される。システムは、ビットレートで送信されるビットデータのシリアルデータ流れを受信し、該シリアルデータ流れから２又は３以上のパラレルデータ流れを生成する入力レートデマルチプレクサを有する。
１又は２以上のディレーが入力レートデマルチプレクサに結合され、各ディレーは１又は２以上の生成されたパラレルシリアルデータ流れを受信し、ビットデータを選択的に遅延させ、それらを入力レートデマルチプレクサに帰還する。
【０００６】
本発明は、多くの重要な技術的な利点を提供する。本発明の重要な技術的な利点の１つは、高いデータ送信周波数で送信されたデータを復旧させるのにクロックを用いる必要がないクロックレスのデータ復旧システムである。
【０００７】
当業者は、図面に関連して次の詳細な説明を読むことにより、本発明の重要な面とともに、本発明の利点と優れた特徴が更に判るだろう。
【発明を実施するための最良の形態】
【０００８】
発明の詳細な説明
以下の記載では、明細書及び図面を通して、夫々同じ部分は同じ符号が付される。図面は発明を必ずしも縮尺したものではなく、所定の特徴は、明快さ及び簡潔さの点から、幾分か一般化され、又は概略形式で示される。
【０００９】
図１は、本発明の代表的な実施例に基づいた、クロックレスデータ復旧のシステム(100)の図である。システム(100)はデータ送信速度に同期したタイミングのクロックを必要とせずに、データ復旧ができる。
【００１０】
システム(100)は、状態制御ユニット(102)及びＮセルメモリユニット(104)を有する。状態制御ユニット(102)は、多数の内部状態又はメモリを具えた一般的な状態機械であり、Ｎセルメモリユニット(104)は、入力信号及び幾つか又は全ての出力信号に関連して、所定の機能性に基づく適切な出力を生成する。Ｎセルメモリユニット(104)は、少なくとも１つのユニット区間メモリを有し、ある代表的な実施例に於いて、区間メモリはデマルチプレクサに最小限必要なものであり、デマルチプレクサは入力シリアルデータ流れを受信し、該シリアルデータ流れから引き出された２又は３以上のパラレルデータ流れを出力する。  本実施例のデマルチプレクサに於いて、各出力は入力シリアルデータ流れ内の以前に受信した値に基づいて、以前の値を保持し、又は新たな値に変えることの何れかができる。システム(100)は、単一レベルのユニット区間メモリを遂行して、逆多重化を実行し、一般的な手法が、同期受信機内の高周波数の後処理ブロックの適切な階層に適用され、同期受信機はプリアンプの後ろで、プロセッサの前端、又はデータ受信機システム内の他の適切な位置にある。
【００１１】
このように、システム(100)は、クロック復旧に必要な複合ブロック無しで作動でき、またメインのデータパス以外に、データジッタを有するであろうパスを追加したことに起因した更なる無相関なタイミングジッタは生成しない。
【００１２】
更に、側波帯信号へ誤ってロックされることを防いだり、又は他の問題を解決するような二重ループアーキテクチャを使用することはシステム(100)によって要求されない。システム(100)は、論理値“１”を表す長い信号列の後へ、論理値“０”を表す信号列が続くときのように、略同じ値のビットが長く続いてから、最初のデータの端が到達したときに、本発明が無ければ発生するであろうエラーを修正できる。
このようにして、システム(100)は、高精度のユニット区間ディレーセルを用いることによって、非常に低いビット誤り率を保ちながら、長いランレングス符号を容認することができる。そのような長いランレングス符号については、ディレー内の不正確故に、ビットフリッピングが生じる。しかし、各入力トランジションが、ユニット区間ディレーセル内の遅延不正確さを訂正するので、ジッタは蓄積しない。
【００１３】
出力(108A)から(108N)を通しての必要な変更をする各決定は、各時間ユニットの区間の後で、１又は２以上の現在の内部状態変数及び現在の入力データ値に基づいてなされる。シリアル入力(106)のデータ流れと状態制御ユニット(102)の内部状態を同期させる為に、現在の状態変数の値を状態制御ユニットの入力に帰還するディレーラインのような適切なディレーを用いて、ユニット区間が制御される。
遅延値がデータ速度の逆数であれば、決定時間は、次のデータビットが到達する時間に一致する。このように、システム(100)はデータ復旧に正確なデータラインを用いることにより、最小限のジッタクロック復旧回路を配備する必要をなくしている。
【００１４】
図２は、本発明の代表的な実施例に従って、シリアルデータの入力流れを逆多重化するシステム(200)の図である。システム(200)は、シリアル入力データ流れ(204)を受信し、パラレルデータ流れ(204A)−(204N)を出力する有限状態機械(202)を有し、パラレルデータ流れは１又は２以上の状態変数出力を含む。ユニット区間ディレー(208)は、出力データ流れ(206A)−(206N)を有限状態機械(202)に帰還する。出力データ流れ(206A)−(206N)は、デマルチプレクサ出力及び他の適切な出力と同様に、中間状態変数出力を有する。
【００１５】
代表的な一実施例に於いて、パラレル出力データ流れの数は５つであり、出力データ流れ(206A)(206B)(206C)(206D)(206E)が用いられる。この代表的な実施例に於いて、入力データ流れ(204)には、代表的なユニット区間データ値Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ｂ８、Ｂ９、Ｂ１０が付されているが、そのようなデータは連続的であり、データバースト又は他の適切なデータ形式であると理解される。このようにして、入力データ流れ(204)に於いて、入力データ流れの最初に受信されるユニット区間はＢ１である。有限状態機械(202)は入力Ｂ１を受信し、Ｂ１の値を有する出力を出力データ流れ(206A)に生成させ、本実施例に於けるＢ１の値は論理的にハイである。
【００１６】
入力データ流れ(204)に於いて、次に受信されるデータのユニット区間はＢ２である。有限状態機械(202)はそのとき、出力データ流れ(206B)に出力Ｂ２を生成し、本実施例に於いて、出力Ｂ２はローである。出力データ流れ(206C)(206D)(206E)について同様の処理が用いられ、対応して生成される出力はユニット区間入力Ｂ３、Ｂ４、Ｂ５に等しく、本実施例では論理的にハイ、ロー、ハイである。
【００１７】
この代表的な実施例に於いて、有限状態機械(202)は１：５のデマルチプレクサとして作動し、出力データ流れ(206A)はそのとき、受信したデータの６番目のユニット区間、即ちＢ６に従って状態を変える。この代表的な実施例に於いて、Ｂ６は論理的にローの値を有し、５つのユニット区間の時間経過後に、出力データ流れ(206A)は、データ値Ｂ１をＢ６に変える。同様に、出力データ流れ(206B)(206C)(206D)(206E)の対応する出力は、ユニット区間Ｂ２、Ｂ３、Ｂ４、Ｂ５に於けるデータ値に対応した初期値を有し、５つのユニット区間経過後に、状態をユニット入力区間Ｂ７、Ｂ８、Ｂ９、Ｂ１０に於けるデータ値に変える。どの出力も中間状態変数を表していないが、そのような中間状態変数がある種の構成に要求されることは、注目すべきである。
【００１８】
他の代表的な実施例に於いて、システム(200)は、以下のように働くと記載される。ビットデータ(Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ｂ８、Ｂ９、Ｂ１０)の入力データ流れ(204)は、１つのシリアルデータ流れに受け入れられる。ビットデータは、そのとき５つのパラレルデータ流れ出力(206A)(206B)(206C)(206D)(206E)に分けられ、各ビットは最終のパラレルデータ出力が受信されるまで、次の連続したパラレルデータ出力に受信される順に分配され、最終のパラレルデータ出力が受信されると、処理は最初のパラレルデータ出力から再び開始する。各出力の状態の変化は、例えば１：Ｎのデマルチプレクサについて逆多重化率に関する複数のユニット区間によって遅延され、最初のパラレルデータ出力は遅延されず、２番目のパラレルデータ出力は１ユニット区間だけ遅延され、Ｎ番目のパラレルデータ出力が到達するまで続き、Ｎ番目のパラレルデータ出力はＮ−１ユニット区間だけ遅延される。そのとき、シリアルデータの割り当ては、前の出力状態がＮユニット区間の時間だけ維持された後に、最初のパラレル出力に戻る。
入力データ流れ(204)  UI 割り当てられたパラレル出力
Ｂ１                            ２０６Ａ
Ｂ２                            ２０６Ｂ
Ｂ３                            ２０６Ｃ
Ｂ４                            ２０６Ｄ
Ｂ５                            ２０６Ｅ
Ｂ６                            ２０６Ａ
Ｂ７                            ２０６Ｂ
Ｂ８                            ２０６Ｃ
Ｂ９                            ２０６Ｄ
Ｂ１０                          ２０６Ｅ
【００１９】
このようにして、位相ロックループ及びクロックのような従来の処理を用いて同期することが難しい高い送信速度で受信された入力データ流れ(204)は、比例的に遅くなるビットレートにて、入力シリアルデータ流れを適切な数のパラレルデータ流れに分割することにより、“スローダウン”する。このようにして、データ損失が少なくなり、またはクロック同期及びデータ復旧に要求される複雑なデータフォーマットを用いないで、データ流れ上でロックすることが速く達成される。
【００２０】
動作に於いて、システム(200)は、データを逆多重化して所定数のパラレルデータ流れにすることにより、データ送信速度を効果的にスローダウンさせて、高いデータ速度でクロックレスにデータ復旧する。システム(200)は、１：Ｎのデマルチプレクサとして効果的に働き、各パラレルデータ出力の状態は、効果的なデータ送信速度にスローダウンするように維持される。このようにして、従来の位相ロックループ処理は、高周波クロック信号の必要なくして、データを復旧するのに用いられる。
【００２１】
図３は、本発明の代表的な実施例に従って、調節可能なディレーを具えたクロックレスのデータ復旧システム用のシステム(300)の図である。システム(300)は、位相ロックループを具え、該位相ロックループは、１つのユニット期間から遅延値を変える効果を補正するのに用いられる。
遅延値は入ってくるデータ流れをパラレル出力データ流れに割り当てるのに用いられるから、遅延値の値は入力シリアルデータ流れに対して同期損失を防ぐように、制御されなければならない。システム(300)の位相ロックループは、外部照会先(312)への遅延値を調節するのに用いられる。システム(300)の位相ロックループ内の電圧制御発振器(308)は、接地された入力及びユニット区間ディレー(304)を具えた有限状態機械(302)を用いることにより、有限状態機械(318)及びユニット区間ディレー(320)を単純化した仕様として実行される。
本構成に於いて、システムはユニットディレー(320)の遅延値に正比例する発振周波数を有する発振器として作動する。電圧制御発振器(308)は、位相ロックループにて用いられ、外部照会先(312)は、位相検知器(314)を用いて分割器(310)から分割された発信周波数と比較される。電圧制御発振器(308)の制御電圧は、入力シリアルデータがローパスフィルタ(316)を通って濾過された後に生成される。この制御電圧は、ディレーを調節し、ディレーは同様に電圧制御発振器(308)の発信周波数を適切な値に調節する。電圧制御発振器(308)の制御電圧は、そのとき有限状態機械(302)、出力(306)、ユニット区間ディレー(304)から構成される主要なシステムのディレーを調節するのに用いられる。単純化されたシステム内のディレーが所望の値に調節されるように、外部照会先(312)が選択されると、主要なシステムのディレーはまた所定値に調節される。電圧制御発振器(308)は、有限状態機械(318)及びユニット区間ディレー(320)を具えることに注目されたい。
【００２２】
動作に於いて、システム(300)によって、外部照会先及び電圧制御発振器は、クロックレス同期データ復旧システムに用いられるユニット区間ディレーに対する訂正信号を生成するために用いられる。有限状態機械(318)及びユニット区間ディレー(320)によって生成される制御電圧は、ディレーを調節し、ディレーは同様に電圧制御発振器の発信周波数を適切な値に調節する。このようにして、ユニット区間ディレーは、送信されたデータのユニット区間ディレーに合うように調節される。
【００２３】
図４は、本発明の代表的な実施例に従って、クロックレスにデータ復旧する代表的な状態遷移を決定するシステム(400)の図である。システム(400)は、１：２デマルチプレクサへの状態機械用の論理を開発するのに用いられるが、同様に、１：Ｎデマルチプレクサ構成にも広げることができる。
【００２４】
システム(400)は、レースフリー遷移スキームを示す符号割当て図(402)を有し、各遷移はただ１つのビット変換を有する。例えば、入力数列０００を有する状態Ａから開始すると、許される遷移はＡからＥ、即ち０００から１００であり、ＡからＣ、即ち０００から００１であり、ＡからＤ、即ち０００から０１０である。同様に、状態Ｄ、即ち０１０から状態Ｈ、即ち０１１への状態の変化は許されるが、状態Ｄ、即ち０１０から、状態Ｇ、即ち１１０への遷移は阻止される。
【００２５】
一般に、状態機械は、ビット速度Ｒ／Ｂを有する１つの入力と、夫々半分のビット速度を有する２つの出力を有する。２つの出力は、入力から逆多重化される。データ流れ及び特に入力の出力へのリダイレクトは、システムの現在の状態及び出力の以前の値に依存する。システムの状態に基づいて、入力は出力の一方にコピーされ、その一方、他方の出力は以前の値を保つ(１：２デマルチプレクサ−と他のデマルチプレクサの比については、入力は所定の出力数列内の次の出力にコピーされる)。それ故に、１：２デマルチプレクサに於いて、システムは適切に機能するために、３自由度を必要とする。それは、現在の入力、変換されるべき出力、変換されない出力の以前の値である。この代表的な１：２デマルチプレクサに於いて、有限状態機械の８つの状態が、以下に示される状態テーブルのような簡単な分析に基づいて、設定されている。
【００２６】
【表１】
2005524142.tif 000003
【００２７】
テーブル４０４に於いて、状態Ａ−Ｈは、現在の状態として示される。上記の状態テーブルに於いて、第１列のＳ´I、Jは、現在の状態であり、次の２つの列は次の状態である。プライムは、変えられるべき出力を示し、次に入ってくる入力は第２の出力である。“Ｉ”及び“Ｊ”は、夫々格納されるべき出力を有効にする値、及び格納されるべき出力を無効にする値である。上記の如く、１：３、１：４及びその他の他の逆多重比については、状態テーブルは変えられ、デマルチプレクサの論理設計も修正され得る。
【００２８】
例えば、１：４のデマルチプレクサについては、状態の総数はこのように６４であり、状態テーブルは、従ってこれらの全状態を表すように調整される。１：Ｎのデマルチプレクサの状態の数は、Ｎ×２Nであることが示される。派生状態テーブルに基づいて、ハザード(遅延によって発生する不正動作)のない、レースフリー(race-free)な有限状態機械が設計され得る。有限状態機械は、デジタル論理に基づいて異なる同期スキームを用いて実行される。一例は、状態テーブル内の状態に符号を割り当てた後に、カルノー図設計を用いること、及びこれらの状態遷移を実行するのにデジタルゲートを用いることである。符号割り当ては、レースフリーでハザードのない状態式を生成するのに、重要な工程である。異なる符号割り当てスキームが用いられると、異なる設計となる。手順の代表的な実施例は、１：２デマルチプレクサの状態テーブルについて示され、図５−図８に示す有限状態機械を実行する。例えば、状態テーブルを生成するのに用いられる３つの状態変数(Ｙ0*、Ｙ1*、及びＹ2*)及び２つの出力(Ｏ１及びＯ２)についての以下のカルノー図を考える。(本記載では、“ストライクスルー”が“NOT”機能で処理される状態変数を示すのに用いられる。)
【００２９】
中間状態Ｙ0*のカルノー図
【表２】
2005524142.tif 000004
【００３０】
中間状態Ｙ1*のカルノー図
【表３】
2005524142.tif 000005
【００３１】
中間状態Ｙ2*のカルノー図
【表４】
2005524142.tif 000006
【００３２】
出力Ｏ１のカルノー図
【表５】
2005524142.tif 000007
【００３３】
出力Ｏ２のカルノー図
【表６】
2005524142.tif 000008
【００３４】
動作に於いて、クロックレスに同期データを復旧する１：２デマルチプレクサを実行する論理及びデマルチプレクサを設計するのに、システム(400)が用いられる。１：２構成が示されているが、同様の解析は１：３、１：４又は他の適切な逆多重化スキームの論理を生成するのに用いられる。
【００３５】
図５は、本発明の代表的な実施例に従って、クロックレスに同期データを復旧する回路の代表的な１：２有限状態機械システムデマルチプレクサに対するシステム(500)の図である。システム(500)は、論理ユニット(502)(504)(506)を有し、論理ユニットはシリアルデータ入力(304)及び中間データ値Ｙ0、Ｙ1、Ｙ2を受信して、Ｙ0´、Ｙ1´、Ｙ2´を出力し、出力はディレーＺ-1(508)で表される適切な遅延因子によって遅延される中間データ値の各値である。この代表的な実施例に於いて、ディレーＺ-1(508)はユニットディレーであり、可変ユニットディレー又は他の適切なディレーでもあり得る。１：２マルチプレクサの出力は(306A)(306B)であり、シリアルデータ入力(304)に受信されるシリアルデータが出力され、(306A)から開始して(306B)まで続き、(306A)に再び戻る。このようにして、２進入力データ列“A-B-C-D-E-F”に対しては、(306A)に於ける出力は“A-C-E”になり、(306B)に於いて“B-D-F”となる。
【００３６】
動作に於いて、システム(500)は１：２デマルチプレクサの有限状態機械を実行し、デマルチプレクサは、データ入力(304)で受信される入力の半分のユニット区間データビット速度を有する２つのパラレルデータ出力を生成する。システム(500)によって、シリアルデータはクロックレスに受信され、データ送信周波数に等しい制御周波数で動くクロックは必要ない。
【００３７】
図６は、本発明の代表的な実施例に従って、クロックレスにシリアルデータを復旧するシステムのマルチプレクサ論理を実行するシステム(502)の図である。システム(502)は、NOTゲート(602)(604)を有し、ゲートは夫々中間状態変数Ｙ0、Ｙ1を受信する。NOTゲート(602)は、ANDゲート(606)及びANDゲート(608)への出力を生成する。同様に、NOTゲート(604)は、ANDゲート(612)及びANDゲート(614)への出力を生成する。
【００３８】
ANDゲート(606)は、NOTゲート(602)から入力を受信し、中間状態変数Ｙ0及びＹ1の入力を受信し、ORゲート(616)に対する出力を生成する。
【００３９】
ANDゲート(608)は、NOTゲート(602)から入力を受信し、中間状態変数Ｙ1及び現在の入力データ値INを受信し、ORゲート(616)に対する出力を生成する。
【００４０】
ANDゲート(612)は、現在の入力データ値IN及び中間状態変数Ｙ0の値を受信し、ORゲート(616)に対する出力を生成する。
【００４１】
ANDゲート(612)は、中間状態変数Ｙ0及びＹ2の現在の値を、NOTゲート(604)からの出力と同様に受信し、ORゲート(616)に出力を提供する。
【００４２】
ANDゲート(614)は、NOTゲート(604)からの出力、入力の現在値、及び中間状態変数Ｙ2の現在の値を受信し、ORゲート(616)に対する出力を生成する。ORゲート(616)は、ユニット区間ディレーによって遅延されたＹ0又はＹ0´の次の値を生成する。
【００４３】
動作に於いて、システム(502)はクロックレス同期データ復旧システムに於いて、逆多重化する有限状態機械の段階に対する代表的な論理図を提供する。１の代表的な実施例に於いて、システム(502)は１：２デマルチプレクサに用いられ、又は他の論理構成が１：２デマルチプレクサ、１：３マルチプレクサ、１：４デマルチプレクサ、又は他の適切な逆多重化回路に用いられる。
【００４４】
図７は、本発明の代表的な実施例に従って、クロックレスシリアルデータ復旧システムに於ける、マルチプレクサ論理を実行するシステム(504)の図である。システム(504)は、NOTゲート(702)(704)を有する。NOTゲート(702)は、中間状態変数Ｙ2を受信し、変数のNOT値をANDゲート(706)(708)に出力する。NOTゲート(704)は、中間状態変数Ｙ0を受信し、NOT値をANDゲート(708)(706)に出力する。
【００４５】
ANDゲート(706)は、現在のシリアル入力INデータ値を受信し、NOTゲート(702)(704)から出力し、ORゲート(716)への出力を生成する。
【００４６】
ANDゲート(708)は、NOTゲート(702)及びNOTゲート(704)から出力を受信し、中間状態変数Ｙ1の値を受信し、ORゲート(716)への出力を生成する。
【００４７】
ANDゲート(710)は、現在のシリアル入力INデータ値、及び中間状態変数Ｙ1を受信し、ORゲート(716)への出力を生成する。
【００４８】
ANDゲート(712)は、中間状態変数データ値Ｙ0及びＹ2、及び現在の入力INデータ値を受信し、ORゲート(716)への出力を生成する。
【００４９】
ANDゲート(714)は、中間状態変数データ値Ｙ0、Ｙ1及びＹ2を受信し、ORゲート(716)への出力を生成する。
【００５０】
ORゲート(716)は、ANDゲート(706)(708)(710)(712)(714)からの出力を受信し、ユニット区間ディレーによって遅延された中間状態変数値Ｙ1又はＹ1´の次の値を生成する。
【００５１】
動作に於いて、システム(504)は、クロックレス同期データ復旧システムに於いて、逆多重化する有限状態機械の段階に対する代表的な論理図を提供する。１の代表的な実施例に於いて、システム(504)は１：２デマルチプレクサに用いられ、又は他の論理構成が１：２デマルチプレクサ、１：３デマルチプレクサ、１：４デマルチプレクサ、又は他の適切な逆多重化回路に用いられる。
【００５２】
図８は、本発明の代表的な実施例に従って、クロックレスシリアルデータ復旧システムに於ける、マルチプレクサ論理を実行するシステム(506)の図である。
【００５３】
システム(506)は、NOTゲート(802)(804)(806)(808)及びANDゲート(810)(812)(814)(816)(818)(820)及びORゲート(822)を有する。NOTゲート(802)は、中間状態変数入力Ｙ0を受信し、ANDゲート(810)(812)へのNOT出力を生成する。
【００５４】
NOTゲート(804)は、中間状態変数入力Ｙ2を受信し、ANDゲート(810)及びANDゲート(814)へのNOT出力を生成する。NOTゲート(806)は、中間状態変数入力Ｙ1を受信し、ANDゲート(816)(818)へのNOT出力を生成する。
【００５５】
NOTゲート(808)は、現在のシリアルデータ変数INの値から入力を受信し、ANDゲート(810)(812)(820)へIN値のNOT出力を生成する。
【００５６】
ANDゲート(810)は、NOTゲート(802)、NOTゲート(804)、NOTゲート(808)から入力を受信し、ORゲート(822)への出力を生成する。
【００５７】
ANDゲート(812)は、NOTゲート(802)、NOTゲート(804)から入力を受信し、中間状態変数入力Ｙ1を受信し、ORゲート(822)への出力を生成する。
【００５８】
ANDゲート(814)は、NOTゲート(804)から出力を受信し、中間状態変数入力Ｙ0から入力を受信し、現在のデータ変数IN値入力を受信し、ORゲート(822)への出力を生成する。
【００５９】
ANDゲート(816)は、中間状態変数入力Ｙ0、Ｙ2を受信し、NOTゲート(806)から出力を受信し、ORゲート(822)への出力を生成する。
【００６０】
ANDゲート(818)は、NOTゲート(806)から出力を受信し、中間状態変数入力Ｙ2から入力を受信し、現在のデータ変数IN値入力を受信し、ORゲート(822)への出力を生成する。
【００６１】
ANDゲート(820)は、中間状態変数入力Ｙ2及びＹ1への入力を受信し、NOTゲート(808)の出力を受信し、ORゲート(822)への出力を生成する。
【００６２】
ORゲート(822)は、ANDゲート(810)(812)(814)(816)(818)(820)から入力を受信し、次の状態Ｙ2又はＹ2´への出力を生成する。
【００６３】
動作に於いて、システム(506)は、クロックレス同期データ復旧システムに於いて、逆多重化する有限状態機械の段階に代表的な論理図を提供する。ある代表的な実施例にて、システム(506)は１：２デマルチプレクサに用いられ、又は他の論理構成が、１：２デマルチプレクサ、１：３マルチプレクサ、１：４デマルチプレクサ、又は他の適切な逆多重化回路に用いられる。
【００６４】
本発明のシステム及び方法の代表的な実施例が詳細に記載されてきたが、当業者は添付の請求の範囲及び精神から離れることなく、種々の代用及び修正が、システム及び方法に成されることができることが判るだろう。
【図面の簡単な説明】
【００６５】
【図１】本発明の代表的な実施例に従った、クロックレスにデータ復旧するシステムの図である。
【図２】本発明の代表的な実施例に従った、シリアルデータ入力流れを逆多重化するシステムの図である。
【図３】本発明の代表的な実施例に従った、調節可能なディレーを具えたクロックレスにデータ復旧するシステムの図である。
【図４】本発明の代表的な実施例に従った、クロックレスにデータ復旧する代表的な状態遷移を決定するシステムの図である。
【図５】本発明の代表的な実施例に従った、クロックレスに同期データを復旧する代表的な１：２有限状態機械システムデマルチプレクサのシステムの図である。
【図６】本発明の代表的な実施例に従った、クロックレスシリアルデータ復旧システムにて、マルチプレクサ論理を実行する第１システムの図である。
【図７】本発明の代表的な実施例に従った、クロックレスシリアルデータ復旧システムにて、マルチプレクサ論理を実行する第２システムの図である。
【図８】本発明の代表的な実施例に従った、クロックレスシリアルデータ復旧システムにて、マルチプレクサ論理を実行する第３システムの図である。
【図１】
2005524142.tif 000009
【図２】
2005524142.tif 000010
【図３】
2005524142.tif 000011
【図４】
2005524142.tif 000012
【図５】
2005524142.tif 000013
【図６】
2005524142.tif 000014
【図７】
2005524142.tif 000015
【図８】
2005524142.tif 000016
【国際調査報告】
2005524142.tif 000017
2005524142.tif 000018
2005524142.tif 000019