(57)【要約】  複数の実施形態における遅延ロック・ループ周波数合成器は、１次遅延線路素子（２４）と、１個または複数個の２次遅延素子（１６２、１６４、２７０、３１０）を使用する。１実施形態では、メイン遅延線路（２４）は、大まかに周波数出力を選択するのに使用され、受動または能動の２次遅延素子（１６２、１６４、２７０、３１０）は、１次遅延線路（２４）の分解能を高めるのに使用される。受動の実施形態では、大まかな選択と細かな選択は、受動２次遅延素子（３１０）の駆動信号としてメイン遅延線路（２４）の出力タップから構成要素を選択して、大まかな調整を提供し、また２次遅延素子（３１０）からの出力を選択して、細かな選択を提供することによって可能である。
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【特許請求の範囲】
【請求項１】
複数の１次出力タップを有する１次遅延線路と、
複数の２次出力タップを有し、該１次出力タップのうちの選択された１タップからの信号を受信する入力をさらに有する２次遅延回路と、からなる遅延ロック・ループ回路。
【請求項２】
前記１次遅延線路が、個々に遅延Ｄを有するＮ個の遅延素子を有し、その結果、前記１次遅延線路は、全体として遅延Ｎ×Ｄを有し、前記２次遅延回路が、個々に遅延Ｄｓを有するＭ個の遅延素子を有し、その結果、前記２次遅延回路は、全体として遅延Ｍ×Ｄｓを有する請求項１に記載の装置。
【請求項３】
Ｍ×Ｄｓが、Ｎ×Ｄと異なる請求項２に記載の装置。
【請求項４】
ＭとＮが共通整数因数をもたない請求項２に記載の装置。
【請求項５】
前記２次遅延回路が受動遅延線路からなる請求項２に記載の装置。
【請求項６】
前記受動遅延線路が固定の全体的遅延Ｍ×Ｄｓを有する請求項５に記載の装置。
【請求項７】
前記固定の全体的遅延Ｍ×ＤｓがほぼＤに等しい請求項６に記載の装置。
【請求項８】
前記受動遅延線路が、調整可能な全体的遅延を有する請求項５に記載の装置。
【請求項９】
前記１次遅延線路が、複数の直列接続の差動遅延バッファからなる請求項１に記載の装置。
【請求項１０】
前記２次遅延回路が、複数の直列接続の差動遅延バッファ、からなる請求項１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、遅延ロック・ループの分野に関する。より詳細には、本発明は、遅延ロック・ループに基づく、周波数分解能が改善された周波数合成器に関する。
【背景技術】
【０００２】
遅延ロック・ループ（ＤＬＬ）合成器は、無線電話（例えば、セルラ電話）、双方向無線トランシーバ、無線送信器、無線受信器など、多くの電子デバイスで、周波数合成器として使用され得る。このような合成器は、デジタル／位相変換器（ＤＰＣ）と呼ばれることもある。しかし、上記の適用例でＤＬＬを効果的に使用するためには、周波数出力は正確でなければならず、スプリアスをあまり含んではならない。多くの応用例では、ノイズおよび電力損失の性能パラメータを最適化するように、ＤＬＬ構成を設計することが重要である。
【特許文献１】米国出願特許第０９／６３３７０５号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ノイズ、電力消費、およびスプリアス生成（ｓｐｕｒ  ｇｅｎｅｒａｔｉｏｎ）のパラメータ上の制約に照らして考えた場合、直接デジタル合成（ＤＤＳ）関連の多くの適用例でＤＬＬ技術を利用するには、周知の技術によって得られる周波数分解能では不十分である。
【課題を解決するための手段】
【０００４】
新規であると考えられる本発明の特徴を、添付の特許請求の範囲に詳細に記載する。しかし、本発明自体は、機構および動作の方法に関して、本発明の目的および利点と共に、以下の本発明の詳細な説明を参照することによって最もよく理解し得るであろう。詳細な説明では、添付の図面と併せ、本発明の例示的な実施形態をいくつか説明する。
【発明を実施するための最良の形態】
【０００５】
本発明は、多くの異なる形態での実施が可能であるが、本開示は本発明の原理の１例と考えるべきものであり、本発明を図示および説明される具体的な実施形態に限定することを意図したものではない。図面には具体的な実施形態を示し、本明細書では具体的な実施形態について詳細に説明する。以下の説明では、同じ参照番号は、図面の複数の図において、同一の、類似の、または対応する部分を示すために用いられる。
【０００６】
図１には、基本的な遅延ロック・ループ回路２０が示されている。この回路は、２０００年８月７日に出願された、「Ｄｉｇｉｔａｌ−Ｔｏ−Ｐｈａｓｅ  Ｃｏｎｖｅｒｔｅｒ」と題する、フレデリック・リー・マーチン（Ｆｒｅｄｅｌｉｃｋ  Ｌｅｅ  Ｍａｒｔｉｎ）の米国出願第０９／６３３７０５号（本明細書に援用する）に記載がある回路と類似している。この遅延ロック・ループ回路２０では、遅延線路２４は、複数のカスケード制御遅延素子３２、３４、３６から３８まで構成され、各素子が入力および出力を有する。遅延線路２４では、Ｎ個のそのような遅延素子が備えられ、その各々が遅延Ｄを生じさせる。そのような遅延線路は、例えば、Ｄの値を調節するための電圧制御遅延を各々が有する、直列のインバータ・バッファを用いて実施され得る。したがって、遅延線路２４は全体として、Ｎ×Ｄの遅延を有する。遅延線路２４全体での遅延は、制御入力４４に供給される電圧（または他の適切な制御信号）によって調整される。入力４４に供給される適切な信号は、同時に、Ｎ個の遅延素子それぞれの遅延（好ましくは、厳密に整合される）を調節して、遅延Ｎ×Ｄを全体的に調節する。各遅延素子３２、３４、３６から３８で、タ
ップ出力が利用可能であり、タップ出力での遅延は、遅延線路２４の入力とそのタップ出力の間にある遅延素子の数に依存する。
【０００７】
遅延ロック・ループ回路２０では、クロック信号が入力４８に供給され、Ｎ×Ｄの遅延を生じさせた後、出力５２から出力される。５２での出力および４８での入力は共に、位相検出器５６に入力として供給され、その２つの入力の間の位相差を表す出力が生成される。この出力は、低域通過フィルタ６０によってフィルタリングされる。低域通過フィルタ６０からの出力は、遅延線路２４の調節が行われるように制御入力４４を駆動し、その結果、遅延線路２４は、入力４８で供給された入力信号から全体として所定の時間だけ遅延した出力が出力５２で生成されるように調整される。選ばれる遅延の１つに、１入力クロック・サイクルまたは１／ＦＲＥＦがある。
【０００８】
遅延線路２４は、図示されたように、第０タップに相当する入力４８と、図示の実施形態における遅延線路の最終（第Ｎ）遅延素子の出力である出力５２とを有する。したがって、遅延線路２４は、１つの入力４８とＮ＋１の出力を有すると考えることができる。しかし、図示の遅延ロック・ループ構成において、入力４８と出力５２とがロックされる場合、（ループがロックを達成するまでの始動期間の後では）この２つは本質的に同じ信号を構成する。したがって、本発明の等価の代替実施形態では、本発明から逸脱することなく、第０タップ位置の代わりに、または第０タップ位置に加えて、出力５２を使用することが可能である。一貫性を保つため、本明細書に示す例はすべて、位相比較器への入力としてループだけが使用する、第Ｎ遅延素子の出力をもつタップ出力として、第０タップを利用する。言い換えれば、現在の実施形態では、直接デジタル合成器用の出力タップとして、タップ０からＮ−１を使用する。しかし、タップ１からＮを使用しても、タップ０からＮを使用する実施形態と全く等価であることは、当業者であれば理解されよう。
【０００９】
出力周波数が入力基準クロック周波数よりも著しく低い、ある実施形態では、遅延ロック・ループの部分を休止させて電力消費を削減できる機会が生じる。これは、遅延ロック・ループが、ある期間、潜在的にオープン・ループを実行していることを意味する。そのような実施形態のために、ホールド入力６４を用いて、低域通過フィルタ６０を実施することができる。遅延ロック・ループを固定調整電圧に維持する必要がある場合には、６４での適当な入力信号に応答して、フィルタ６０の出力値が固定値に維持される（したがって、遅延線路２４全体の遅延が固定される）。そのようなホールド構成は、従来のサンプル／ホールド回路（またはその他の回路）と類似の方法で実施することが可能であり、以下で説明するパルスを対象とした実施形態でのみ必要とされる。ホールド信号は、マイクロコントローラまたは適切なハード・ワイヤード・ロジックによって生成することができる。したがって、ロックが行われると、ある期間、調整信号を固定に維持することで、遅延を固定することができ、調整信号は、ロックを調整するために時々オンにされるだけである。
【００１０】
不正なロックを防止するのに使用される特殊な回路が図１の遅延ロック・ループ２０に示されていないことは、当業者であれば理解されよう。所望または必要であるならば、本発明から逸脱することなく、そのような回路を容易に追加することが可能だが、本発明を理解するのに、そのような回路は必要ない。
【００１１】
４８で入力されたクロック信号から合成された周波数をもつ信号を生成するために、遅延線路のタップ出力からの出力信号を適切に組み合わせて、所望の信号を近似することが可能である。例えば、限定を意図せず、遅延ロック・ループ回路２０が、ロック時に以下の回路パラメータを有すると考える。
【００１２】
基準クロック周波数＝Ｆｒｅｆ＝４５０ＭＨｚ
遅延素子の数＝Ｎ＝３２
平均バッファ遅延＝Ｄ＝６９．４４４ピコ秒
遅延線路全体の遅延＝Ｎ×Ｄ＝２２２２．２ピコ秒
この例では、各々が６９．４４４ピコ秒の遅延を生じさせる、３２個のバッファまたは他の適切な遅延素子が、４５０ＭＨｚの入力クロック信号を用いて駆動され、合計で２２２２．２ピコ秒の遅延にロックされる。タップは各々、直前のタップ出力から１１．２５度ずれた（６９．４４４ピコ秒遅れた）各タップを有する、４５０ＭＨｚの出力信号を供給する。
【００１３】
この回路構成は、入力クロック信号に対して正確な時間または位相がシフトした、直接デジタル選択可能信号を供給するのに使用することが可能である。遅延線路２４のタップ出力からのＮ＋１個の選択可能信号の各々は、入力クロック信号のものと同じ周波数およびデューティ・サイクルをもつが、時間については予測可能な遅延分だけシフトしている。これらの時間シフトした出力信号は、時間の関数として組織された方式によって、（出力選択回路構成を使用して）選択され、元の入力クロック信号とは独立のパラメータをもった、新しい信号を生成する。
【００１４】
図２には、タップ信号毎の出力オフセットが、グラフによって示されている。タップ番号は、図１に示すタップ番号と対応している。タップ０は、タップ番号１６の位相から１８０度ずれており、タップ０は、出力５２でのタップＮと同じである。遅延バッファの各々が同じ時間遅延をもつ理想的状態では、（図示の０〜３１にＮ出力５２を加えた）３３個のタップ出力端子の各々で利用可能な３２個の位相オフセット信号によって、３６０度が等しく分割される。選択された周波数をもつ所望の出力信号を実現するために、出力タップの選択を容易にする機能が開発される。
【００１５】
基準クロックを４５０ＭＨｚとする例で説明を続け、所望の出力信号を３７５ＭＨｚと仮定すると、入力対出力の周波数比率は、以下の式で与えられる。
Ｆｒｅｆ／Ｆｏｕｔ＝Ｋ．Ｃ＝４５０ＭＨｚ／３７５ＭＨｚ＝１．２
したがって、
Ｋ＝１
Ｃ＝０．２
ただし、Ｋは、整数サイクルの数であり、Ｃは、所望の出力信号Ｆｏｕｔに対する基準クロックＦｒｅｆのサイクルの端数部分である。タップ選択用のアルゴリズムでは、Ｋは、タップが選択される前に通過する、入力クロック信号のサイクルの数である。小数値Ｃは、最初のタップ選択のためのタップ・アドレスを定める。この説明では、タップ番号をタップ・アドレスと考える。新しいタップ・アドレスＣｊは、端数部分Ｃを直前のタップ・アドレスＣｊ−１に加算することで定められる。これは、オーバフローが生じるまで、すなわち、新タップ・アドレスが１より大きいか、または１と等しくなるまで、繰り返される。オーバフローが生じた場合、入力クロックの追加サイクルを通過させることができ、累積値の端数部分を新アドレスとする。したがって、タップ・アドレスは、以下の式で与えられる。
【００１６】
Ｔａｐ  Ａｄｄｒｅｓｓ（ｊ）≧Ｎとなるまで、
Ｔａｐ  Ａｄｄｒｅｓｓ（ｊ）Ｂｉｎａｒｙ＝ＲＮＤ｛Ｆｒａｃ［Ｓｕｍ（Ｃ（ｊ））］｝、ｊ＝０，１，２，３，．．．
このタップ選択機能の実施は、デジタル信号処理で広く使用されているのと同じ、加算器機能ブロックによって実現される。
【００１７】
上記のアルゴリズムを用いた出力の選択には、遅延線路に約Ｃ×Ｎのタップ間隔で分散するタップの選択が含まれる。第１サイクルで、任意のタップを選択して、基準クロック
信号から時間がシフトしたオフセットを提供することが可能である。例に戻り、第１サイクルで、最初にタップ０を選択したと仮定する。値Ｃ＝０．２に、最初の第１サイクル・オフセットである０．０との累積または加算処理を施して、第２サイクルの結果である０．２を得る。３２または２５個の位相オフセット（タップ出力）をもつこの例では、正確な遅延は、タップ位置６．４によって表わされる。すなわち、
０．２／１．０＝６．４／３２
当然のことながら、整数位置の出力しか利用可能ではないので、この値を最も近い整数に丸め、その結果、第６タップを選択する（この例では、正確なタップ位置を近似するための簡単な手段として丸めが使用される。後で説明するように、他の技法を使用することも可能である）。次の累積値は、以下の式で与えられる。
【００１８】
０．２＋０．２＝０．４
０．４／１．０について同様の計算を実行した結果、タップ位置１２．８が得られる（すなわち、０．４×３２＝１２．８）。このサイクルでは、整数への丸めは切り上げとなり、第１３タップが得られる。これと同じことが、第４および第５サイクルの累積に関しても引き続き行われ、０．６×３２＝１９．２および０．８×３２＝２５．６となる。これらの値は丸められ、それぞれタップ位置１９および２６が得られる。第６サイクルで、累積はオーバフローを起し、１と等しいか、または１より大きくなる（この例では、余りが０）。したがって、５つ置きのサイクル毎に、この処理が繰り返される。したがって、３７５ＭＨｚのクロック信号を合成するために、出力を得るタップＣｊを表１に示すように順次選択する、出力選択回路が提供される。表１は図２をまとめたものであり、タップＣｊの選択順序が、タップが選択されるクロック・サイクルｘと共に示されている。
【００１９】
【表１】
2005509350.tif 000003
【００２０】
先に説明したが、上記の例でのように、正確なタップ値を近似するための手段として、丸めを用いることが可能である。しかし、望ましくないスプリアス信号レベルを低減して性能を改善する、他の丸めアルゴリズムも可能である。例として、タップ６．４を用いると、１０回のタップ・サイクルのうち６回は、切り捨てを行ってタップ６とし、１０回のタップ・サイクルのうち４回は、切り上げを行ってタップ７とすることも可能である。さらに拡張的なタップ選択アルゴリズムを用いて、必要ならば、精度を数桁高めることが可能である。他のアルゴリズム、例えば、三角補間またはデルタ・シグマ（シグマ・デルタ）処理、サイクル時間にわたるＣの操作などを利用することも可能である。そのような技法を個々のタップまたはタップ・シーケンスに適用して、本発明から逸脱することなく、長期間の平均精度を高めることが可能である。したがって、本発明による周波数合成装置では、分数タップ値で補間するアルゴリズムに基づきながら、整数タップ値を選択してタップを選択する出力制御回路を設計することが可能であり、周波数合成の精度を高めるために、タップ・サイクルが繰り返される毎に、選択する整数タップ値を変えることが可能である。
【００２１】
以下の表２には、ＤＬＬ２０および４５０ＭＨｚの入力クロック周波数を使用した場合
に、出力を得るタップを表に示された順序で順次選択することで様々な出力信号を生成する、タップ・シーケンスのいくつかの追加の例が挙げられている（詳細は読者に任せる）。
【００２２】
【表２】
2005509350.tif 000004
【００２３】
これらの例は、タップ・シーケンスが、合成する周波数および合成周波数とクロック周波数との関係に応じて、短いタップ・シーケンスになる場合もあれば、非常に長いシーケンスになる場合もあることを示している。
【００２４】
繰り返しが生じるまでのタップ・シーケンス中のタップの数は、周波数比率Ｆｒｅｆ／Ｆｏｕｔを約分することによって、決定することができる。比率Ｆｒｅｆ／Ｆｏｕｔを約分した分数の分母整数を、繰り返しが生じるまでのタップ・シーケンス長とする。例えば、Ｆｒｅｆ＝４５０ＭＨｚ、Ｆｏｕｔ＝１１００ＭＨｚとすると、Ｋ．Ｃ＝４５０×１０６／１１００×１０６＝９／２２である。したがって、繰り返しが生じるまでのシーケンス中には、２２個のタップが存在する。
【００２５】
入力クロック周波数と出力周波数とに共通因数がない場合、理論的には繰り返しシーケンスが存在しないこともあり得る。有限の累算器精度のため、ほとんどの実際的な適用例では、非常に長いシーケンスの後であるにしても、最終的にはパターンの繰り返しが生じるであろう。多くの異なる周波数（例えば、１２０ＭＨｚと６００ＭＨｚ）を合成するのに、タップ・アドレスの同じシーケンスを用い得ることにも留意されたい。これは、この時点までに、タップ・アドレスは定められたが、いつタップ・アドレスを選択して、所望の周波数合成Ｆｏｕｔを実現するかについては決定されていないことに、つまり、タップ・アドレスとその選択順序が定められたに過ぎないことによる。すなわち、選択されたタップのうちどのタップをいつ出力として対象にするかについては、何も定められていない。
【００２６】
現在のＤＬＬ２０を使用して、周波数Ｆｏｕｔを合成するために、選択されたタップからの出力信号が、１／Ｆｏｕｔで定められる周期をもつ実時間の増分きざみで生成される。単一の有限長の遅延線路２４を用いて、この間隔を正確に近似するために、入力基準クロックの各サイクルの間に、タップを選択しなければならない場合もあり、タップが選択されない入力基準クロックのサイクルがある場合もある。Ｆｏｕｔが３７５ＭＨｚ、Ｆｒｅｆ／Ｆｏｕｔ＝Ｋ．Ｃ＝４５０ＭＨｚ／３７５ＭＨｚ＝１．２である上記の例では、出力を生成するために、比率Ｋ．Ｃが、単一の基準クロック・サイクルに関連する、タップ選択を隔てる時間間隔を定める。すなわち、この例では、出力は１．２×Ｎ×Ｄ秒毎に生成される。したがって、１タップ出力は、１．２×Ｎ×Ｄ秒が経過する毎に選択される。初期時点で位相のずれがなく、第１タップとして遅延線路２４のタップ０が選択される場合のタップ選択シーケンスは、以下の表３で定められる。表３のタップ選択シーケンスは
、ある基準クロック・サイクルの下で、第１タップ出力をタップ０と仮定した（すなわち、位相のずれがない）場合の、いくつかの出力周波数例についてのシーケンスである。
【００２７】
【表３】
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【００２８】
図３には、８０で開始するタップ選択処理が、概略的に示されている。８１で、入力基準周波数と所望の出力周波数の間の関係が、例えば、Ｆｒｅｆ／Ｆｏｕｔ＝Ｋ．Ｃを計算
することで決定される。８２で、初期時点のタップ・アドレスが、開始時出力Ｃ０＝Ａとして選択される。ただし、Ａは所望のオフセットである。８３で、次の理想タップ時間が、Ｋ．Ｃ×Ｎ×Ｄ（周波数比率に遅延線路の全遅延時間を掛けた値、または周波数比率に基準クロックの周期を掛けた値）を、直前の理想タップ時間、この場合は、Ｃ０の出力時間に加算することによって計算される。理想的には、この時点で出力を生成するタップが選択されるが、計算された実際の時間に応じて、８４で、理想に最も近い出力を生成する物理タップによって、理想タップを近似しなければならない場合もある。次に、基準クロック・サイクルの間、選択されたタップが出力となり、その結果、８５で、所望の近似時間で出力が生じる。処理はその後、８３に復帰して、次の出力について同じことを繰り返す。
【００２９】
要約すると、出力制御回路が、クロック信号周波数と所望の出力周波数との比率Ｋ．Ｃを計算するアルゴリズムに基づいて、タップを選択する。ただし、Ｃは比率の小数部分、Ｋは整数部分である。次にアルゴリズムは、近似的に等間隔の遅延増分きざみでタップのシーケンスを特定する。このとき、第ｊ番のタップ・アドレスＣｊは、Ｃｊ＝Ｃｊ−１＋Ｃで定められる。次にタップは順次選択されて、Ｋ．Ｃに基準クロック周期を掛けた値を近似する時間増分きざみで出力を生成する。
【００３０】
図３に関連させて説明したこの処理は、タップの動的選択を示唆するが、これを限定的に考えるべきではない。所望の周波数を得るためのタップ値を事前に計算し、使用に備えてメモリまたは参照テーブルに保存しておくことが可能であり、あるいは出力周波数の選択時に必要に応じて計算すること、または図３に示唆するように動的に選択することが可能である。
【００３１】
図４には、（遅延線路長が有限であるため）タップ間の計算する際にオーバフローの使用を考慮したタップ選択アルゴリズムの、より詳細な説明が示されている。処理は８６で開始し、その後、８７で、カウンタｊ、ｘ、ｉの値が０に初期化される。カウンタｉは、Ｆｏｕｔ＜Ｆｒｅｆである場合に必要とされる遅延の全サイクルに相当するＫに達するまで、全サイクルをカウントするカウンタである。カウンタｊは、タップ選択値が繰り返されるまでに位相を累積するサイクル数を示す。カウンタｘは、クロック遅延の数をカウントする。周波数比率Ｋ．Ｃが、所望の出力周波数を得るために、８８で計算される。８９で、Ａと等しい、初期時点のタップ・アドレスＣ０が選択される。ただし、Ａは０と１の間の任意の位相オフセット値を表わす（上記の例では、この値は０に設定されたので、第１タップ・アドレスは０タップ位置となるが、一般に、０と１の間の位相オフセットを任意に用いることも可能である）。タップ・アドレスＣｊは、０と１の間の正規化された小数のタップ・アドレス値を表わし、選択されたタップを指し示す。例えば、３２個の遅延素子をもった遅延線路の場合、０と１の間の任意の値ｙを値にもつ正規化された小数のタップ・アドレス値は、タップ番号ｙ／３２に対応付けられる。２進数に変換された際、選択されたタップのアドレスとして、上位の有効ビットが利用される。上記の３２個の遅延素子の例では、２進数に変換された際のタップ・アドレスの上位５ビットの有効ビットで、適切なタップ・アドレスを直接アドレスすることができる。
【００３２】
タップＣ０を初期化した後、制御は、Ｋの値を１と比較する９１に移動する。Ｋ＜１の場合、処理は、９１、９４、９５で構成されるループを迂回して、９３に直接進み、選択されるタップ値については、タップ選択の間に遅延を介在させる必要はない。しかし、Ｋ≧１の場合、処理は、９１、９４、９５で構成されるループを、ｉとＫの値に応じて１回または複数回通過する。Ｆｒｅｆ≧Ｆｏｕｔ≧Ｆｒｅｆ／２である場合、すなわち、Ｋ＝１かつｉ＜１である場合、このループは１サイクルだけ処理される。その他の場合は、出力周波数は基準周波数の半分より小さく、選択されるタップ値の間で追加の遅延が必要とされることを示す、複数サイクルの処理が行われる。
【００３３】
９１でｉ＋１≧Ｋである場合は、制御は、カウンタｉを０にリセットする９２に移る。正確な理論タップ・アドレス（位相）は、累積処理を行ってＣを直前のタップ・アドレスに加算することで、９３で決定される。１００で、位相の小数値が１より大きいか、１に等しいかのどちらでもない場合、１０２で、位相はタップ・アドレスにマップされ、最も近い実際のタップ・アドレスに丸められる。１０４で、このタップ・アドレスは、使用に備えて保存され、１０６で、ｊの値がインクリメントされる。１００で、Ｃｊが１より大きいか、１に等しい場合（遅延が１クロック・サイクルより大きいことを意味する）、９８で、その値の小数部分が保持され、９６で、ｘがインクリメントされ、（１００、９８，９６のループを巡回して）追加のクロック・サイクルが処理される。１０６で、（Ｃｊ＝Ｃ０かどうかに応じて）ｊがインクリメントされるか、０にリセットされた後、制御は９１に復帰し、９１でオーバフローが生じるまで、処理が繰り返される。当業者なら本発明から逸脱することなく、このプロセスの件数の変更が実現できることを諒解するであろう。
【００３４】
図１を再び参照すると、タップ０からＮ−１の出力は、選択信号入力（または、選択バスなどの入力アレイ）の制御下で動作するＮ：１マルチプレクサ７０を用いて選択されて、上で説明したように所望の出力信号を生成する出力を８０で生成する。選択信号７４は、１例としてマイクロコンピュータで制御される入力をもった、クロック・ロジック回路の一部を形成する、上で説明したような累算器を使用して、発生させることが可能である。他の実施形態では、選択は、マイクロコンピュータまたはマイクロコントローラによって直接、あるいは固定配線によって、手動スイッチによって、または参照テーブルによる決定によって行うことが可能である。その他の均等な実施形態は、本明細書の説明を考察すれば、当業者には明らかであろう。
【００３５】
もちろん、近似を得るのに用いる丸めのため、上記の第１の例における出力は、純粋に３７５ＭＨｚの信号を提供しない。多くの適用例では、このことは重大ではないが、別の適用例では、問題を引き起こすこともあり得る。例えば、限定するものではないが、ＤＬＬを使用して、無線周波送信器および／または受信器用のローカルな発信器信号を合成する場合、３７５ＭＨｚ信号の不純要素が、望ましくないまたは許容できないスプリアスな送信および／または受信応答を引き起こすことがあり得る。
【００３６】
ＤＬＬ回路の分解能を高めるため、追加の遅延素子を追加してもよい。しかし、そのような遅延を直接追加することは、以下で説明するように、貧弱なノイズ性能の原因となり得る。
【００３７】
図５には、遅延素子として差動バッファ・ステージを使用して実施した、遅延回路２０の（１２０で示される）代替実施形態が示されている。図示するように、基準クロックを、同相および位相ずれのクロックとして供給することが可能であるが、このように限定するものではなく、単一端クロック入力信号も供給することが可能である。バッファの差動動作が原因で、０からＮの出力タップはすべて、１３２、１３４、１３６，１３８で示されるＮ／２個のバッファ素子から得ることが可能である。差動基準クロックが使用される場合、バッファ１３８の出力から、または入力クロックから直接、タップＮ／２を取ることが可能である。単一端基準クロックが使用される場合でも、バッファ１３８の出力から、Ｎ／２出力タップを利用可能である。バッファの遅延は、従来の方法で調整することが可能である。
【００３８】
図５に示すような１差動セットの遅延バッファの場合、各遅延バッファは、互いに位相が１８０度ずれた出力信号を出力する１対の出力端子を有する。したがって、完全３６０度波長遅延線路を、３２個の等遅延単一端バッファ、または１６個の等遅延差動バッファ
を用いて実施することが可能である。差動遅延バッファの使用には、（例えば）以下のような、いくつかの利点がある。
【００３９】
１．同相ノイズ干渉の除去。
２．遅延ロック・ループが、全波長および半波長で正確なロックを有することが可能である。
【００４０】
３．遅延線路長が２分の１に減少すると、ノイズが３ｄＢ減少する。
４．遅延バッファは、各パスにおいて信号インバータで実施することが可能である。
しかし、入力基準信号のデューティ・サイクルに依存する、１つの潜在的な不都合が存在する。これによって、差動出力信号間で、時間オフセットのシフトが生じることがあり得る。本発明は、何ら制限なく、単一端遅延線路と差動遅延線路のどちらでも利用することが可能である。
【００４１】
予想されるように、ＤＬＬのデジタル／位相変換処理に関連した、スプリアス性能レベルへの量子化の影響がある。これは、デジタル／アナログ変換器の量子化性能と類似している。周波数オフセットおよびスプリアスのレベル（ｌｅｖｅｌ  ｏｆ  ｔｈｅ  ｓｐｕｒｓ）は、処理が繰り返されるまでの累積サイクルの数とデジタル／位相分解能誤差とに基づいた予測可能な関数となる。
【００４２】
スプリアス性能を改善する（所望の出力信号に対するスプリアス・レベルを低減する）１つの方法は、タップの数を増やすこと、または他の方法で位相分解能を向上させることである。しかし、遅延バッファをさらに追加することは、波長遅延線路のステージ当りの位相シフトまたは時間遅延がより小さくなることを意味する。このようにすることは、最低遅延限外に達した後では困難となり、遅延線路長を入力基準クロック周波数の１波長よりも長くしなければならない。連続する遅延ステージの数が増えるにつれて、ＤＬＬの基本周波出力からずれた出力信号のノイズ・フロアのレベルも上昇する。
【００４３】
位相分解能を高める、または量子化誤差を減らす方法で、遅延バッファの数を増やすことにより、スプリアス・レベルが改善する。タップまたは遅延バッファ・ステージの数を２倍にする毎に、スプリアス・レベルは６ｄＢ減少する。しかし、バッファ・ステージ数が２倍になると、それに対応して、ノイズ・フロア・レベルは３ｄＢ上昇する。所望の出力信号対雑音比を実現するには、ノイズ・フロアをできるだけ低く維持し、同時に出力信号レベルを最大化するのが望ましい。供給電圧レベルを最大化し、遅延バッファ・ステージ数を最小化することで、これは達成される。最小出力スプリアス・レベルの性能目標と所望の搬送波信号に対するノイズ・フロアの性能目標との衝突を解決するために、本発明は、その複数の実施形態において、複数の代替ＤＬＬ構成を利用する。
【００４４】
本発明のいくつかの実施形態によれば、第２の遅延線路構成を使用して、１次ＤＬＬの分解能を向上させる、遅延ロック・ループ周波数合成器が提供される。本発明の１実施形態では、メインＤＬＬを使用して、周波数出力を大まかに選択し、受動または能動の第２の遅延素子を使用して、１次ＤＬＬの分解能を向上させる。受動の実施形態では、大まかな選択と細かな選択は、受動２次遅延素子の駆動信号としてメインＤＬＬの出力タップから構成要素を選択して、大まかな調整を提供し、また２次遅延素子から出力を選択して、細かな選択を提供することによって可能である。別の実施形態では、遅延ロック・ループ回路は、クロック信号を受信する入力と、出力と、複数の遅延素子からのＮ個の複数の出力タップとをもつ１次遅延線路、および供給される制御信号に基づいて遅延素子の遅延量Ｄを制御する制御入力を有する。１次遅延線路は、全体としてＮ×Ｄの遅延を有する。位相比較器は、１次遅延線路入力の位相を１次遅延線路出力と比較し、全遅延を所望の遅延に設定する制御信号を発生させる。２次遅延回路は、Ｎ個の出力タップのうちの選択され
た１個から信号を受信する入力、および個々に遅延Ｄｓをもつ複数の遅延素子毎に全部でＭ個の複数の出力タップを有する。２次遅延回路は、全体としてＭ×Ｄｓの遅延を有する。ただし、Ｍ×ＤｓはＮ×Ｄと異なる。出力制御回路は、１次遅延線路または２次遅延回路から、１個または複数個のタップを出力として選択する。その他の実施形態も、本発明の範囲に含まれる。
【００４５】
次に図６を参照すると、本発明の１実施形態と整合する、位相分解能を高めるために２個以上の遅延線路をカスケードした、１代替構成が示されている。この具体的な実施形態では、遅延線路２４をメインまたは１次遅延線路と考える。Ｎ個の複数の２次遅延線路１６２、１６４、１６６から１６８を使用して、ＤＬＬ２００の位相分解能を向上させる。Ｎ個の２次遅延線路１６２、１６４、１６６から１６８の各々は、Ｍ個の複数の出力タップを有する。ただし、ＭはＮと等しくない。好ましくは、ＭとＮは、タップ０からＭ−１で利用可能な出力の間の分数間隔で生じる、出力として利用可能な遅延の均等な分配を保証するために、共通の整数因数をもたない。しかし、いずれにしても、Ｎ個の２次遅延線路１６２、１６４、１６６から１６８の各々も、メイン遅延線路２４を制御するメイン・ループと同様の、単一または複数のループを用いて、基準クロックに遅延ロックされる。遅延線路２７０、１６２、１６４、１６６から１６８は、差動遅延線路として、または単一端遅延線路として実施することが可能である。
【００４６】
ＭとＮは等しくないので、Ｎ個の遅延線路１６２、１６４、１６６から１６８のＭ×Ｎ個のタップの各々で、異なる位相遅延が利用可能である。これらのＭ×Ｎ個のタップの各々は、Ｍ×Ｎ：１マルチプレクサ２０４に供給され、選択信号２０８の制御下で、出力が選択されて、出力信号２１２を生成する。特定のタップを選択するのに用いられる正確なアルゴリズムは、ＭとＮそれぞれの値と、所望の出力周波数を得るのに必要とされる分割率に依存するが、先に説明したアルゴリズムと類似している。
【００４７】
図６の実施形態では、連続する遅延バッファ・ステージの数を増やさずに、位相分解能が向上する。連続する遅延バッファ・ステージの最大数は、遅延パスの各々におけるタップの最大数の和（すなわち、Ｍ＋Ｎ）に等しい。最大位相変化を保証するようにカスケード・セクションに関連するタップの数を選択した場合、デジタル／位相分解能は、カスケード遅延線路のタップ数の積（すなわち、Ｍ×Ｎ）で増大する。メイン遅延線路の各遅延に関して遅延が等しく、２次遅延線路の各遅延に関して遅延が等しく、すべてのパスについて一定の位相遅延変化を仮定した、図６に示す例の場合、分解能は各遅延線路のタップ数の積となる。各遅延線路が整数波長の長さであると仮定した場合、様々なバッファ遅延値およびタップ数を、上記の遅延線路構造において使用することが可能である。こう仮定することによって、図１に示す遅延ロック・ループの遅延線路と類似の方法で、各遅延線路を調整することが可能になる。
【００４８】
例えば、限定することなく、以下の比較的簡単な場合について考察する。
メイン遅延線路タップ数＝Ｎ＝３＝２次遅延線路選択数
２次遅延線路タップ数＝Ｍ＝５
この例では、基準クロックの１サイクルに対する時間遅延にタップ・アドレスを対応付けるように、マップを生成することが可能である。Ｍ×Ｎ個の別個の等間隔の遅延を生成するため、共通整数因数をもたないように、ＭとＮを選択する。この例では、Ｍ×Ｎ＝１５であるので、Ｍ×Ｎ個の別個の遅延値を実現することが可能である。利用可能な遅延値が、以下の表４に示されている。ただし、変数ｍｔａｐ（ｋ）は、選択される２次遅延線路である、メイン遅延線路の第ｋタップを表わし、ｔａｐ（Ｉ，ｊ）は、２次遅延線路ｉの第ｊタップを表わす。
【００４９】
【表４】
2005509350.tif 000006
【００５０】
生の遅延値が基準クロック信号の０から２２／１５サイクルにわたることに留意されたい。基準クロックの周期的性質を利用し、遅延が１サイクルより大きい場合は、１サイク
ル長分の遅延を減算することによって、０から１４／１５サイクルにわたる１５個の別個の等間隔の遅延を作り出すことができる。累算器、マルチプレクサ、およびトリガ回路を使用して適切にタップを選択することで、デジタル／位相変換器を容易に構成することが可能である。システム内の各ＤＬＬは１サイクルの遅延を含むだけなので、この構造には、不正ロック問題は存在しない。遅延ステージの最大数は、カスケード構造ではＭ＋Ｎであるので（等しい分解能をもつ単一ＤＬＬ構造ではＭ×Ｎ）、ジッタ・ノイズは減少する。
【００５１】
ノイズと電力削減の説明として、１０ビット（１０２４ステップ）変換器について考察する。Ｎ＝３２、Ｍ＝３３を用いた場合、本発明のカスケード型の実施形態を使用して、全部で（１０ビットより大きな）１０５６ステップを生成することが可能である。信号パス内のステージの最大数は、単一ＤＬＬ型の実施形態での１０２４とは対照的に、３２＋３３＝６５となる。各ステージ毎に等しい相関性のないジッタ・ノイズの影響を仮定すると、ノイズの減少は以下の式で表わされる。
【００５２】
１０ｌｏｇ（ステージ数の比率）＝１０ｌｏｇ（１０２４／６５）≒１２ｄＢ
このカスケード遅延線路構造は、ある遅延値のアドレスが分かるように利用可能な出力遅延値のすべてについて調べておくことで、先に説明したのと類似のタップ選択手法を利用することが可能である。表４に示される等価タップ・アドレスが次に定められ、先に説明したようにアルゴリズム内で用いられる。したがって、図６の回路で、周波数比率を１．２とすると、アドレス・シーケンスは以下で与えられる。
【００５３】
０→Ｔａｐ（０，０）｛または、ｍｔａｐ（０）｝
．２×１６＝３．２→３→Ｔａｐ（０，１）
．４×１６＝６．４→６→Ｔａｐ（０，２）
．６×１６＝９．６→１０→Ｔａｐ（２，０）｛または、ｍｔａｐ（２）｝
．８×１６＝１２．８→１３→Ｔａｐ（２，１）
図６に示すカスケード遅延線路構造は、メイン遅延線路と２次遅延線路の間の遅延線路タップを選択するマルチプレクサを使用して単純化し、コスト、回路サイズ、複雑度を低減することが可能である。Ｎ個の２次ステージ遅延線路をもつ先のＤＬＬ構成２００は、図７の回路構成３００で示されるような、マルチプレクサ・ネットワークと単一の２次遅延線路構造によって置き換えられる。先のカスケード遅延線路実施と比べて、ノイズおよびスプリアス性能に関して変化はない。この実施形態では、メイン遅延線路の出力タップｍｔａｐ（０）からｍｔａｐ（Ｎ）はそれぞれ、選択バス２６０によって出力２５４が選択される、Ｎ：１マルチプレクサ２５０の１入力に接続される。出力２５４は、２次Ｍステージ遅延線路２７０の入力２６４に接続される。この場合も、遅延線路２４の出力間に等間隔の分数遅延が実現されるよう保証するため、ＭとＮは共通整数因数をもたないことが望ましい。
【００５４】
ｓｔａｐ（０）からｓｔａｐ（Ｍ）と名付けられた、２次遅延線路２７０の各タップは、Ｍ：１マルチプレクサ２７４に接続され、その出力２７８は、選択バス２８０によって制御されて、合成器全体の出力として適切にタップ出力を選択する。遅延線路２７０は、差動遅延線路または単一端遅延線路として実施することが可能である。この場合も、利用可能な出力遅延を表にし、対応付けて、適切な遅延を選択する機構を提供することが可能である。
【００５５】
一般に、各遅延線路は、正確な予測可能な遅延が各タップ・アドレスで達成されることを保証する何らの方式で、クロック信号にロックされるべきである。これは、複数の方法で達成することが可能である。図６の構成２００の１実施形態では、遅延バッファ調整制御用の、専用位相検出器と低域通過フィルタとの単一のネットワークを、すべての２次遅
延線路の遅延を補正する単一の調整信号と共用することが可能である。もちろん、他の実施形態では、各遅延線路は個別に補正されることが可能である。これは、各遅延線路がタップ選択の関数として変化することのない一定の入力／出力信号をもっているため可能になる。
【００５６】
しかし、単一の２次遅延線路をメイン遅延線路と共に使用する図７の多重カスケード遅延線路構成３００は、メイン遅延線路２４に関するタップ選択に基づいて変化する、２次遅延線路２７０への入力を有する。これは、２次遅延線路２７０の入力２６４での入力を使用して、２次遅延線路２７０をその最後の遅延バッファ出力信号の関数として継続的に調整することができないこと意味する。２次遅延線路を調整するために、現在の実施形態は、遅延線路２７０を調整するために基準クロックにロックされた、マッチドＭステージ遅延ロック・ループ２８０を使用する。その調整制御出力信号２８４は、遅延線路２７０の入力ＴＵＮＥ２に供給される。この調整遅延ロック・ループ２８０は、カスケード遅延線路構造の遅延線路２７０に厳密に一致させられた、本明細書ではダミー遅延線路または調整遅延線路と呼ばれる場合がある、追加の遅延線路を使用する。
【００５７】
この遅延ロック・ループ構造３００用のタップ選択アルゴリズムは、Ｎ＝３、Ｍ＝５とした先の例と類似しているが、Ｔａｐ（ｘ，ｙ）はＴａｐＭ（ｘ）とＴａｐＳ（ｙ）に対応付けられる。ＴａｐＭ（ｘ）は、ｓｅｌｅｃｔ１  ２６０からＸ：１マルチプレクサ２５０に供給され、ＴａｐＳ（ｘ）は、ｓｅｌｅｃｔ２  ２８０からＭ：１マルチプレクサ２７４に供給される。図７の実施の１つの難点は、図６の遅延線路構成には見られない、メインおよび２次遅延線路を通る信号の処理が遅れることである。
【００５８】
本発明の別の実施形態が、図８の回路構成４００に示されている。この遅延線路構造では、回路構成３００の第２の能動カスケード遅延線路２７０が、１組のＭ個の受動遅延線路素子３１０に置き換えられている。これらの受動遅延線路素子は、メイン遅延線路の比較的大きな遅延値を増やすのに用いられる、はるかに小さな遅延値を提供する。理想的には、そのような受動遅延線路は、追加のノイズを生成しない。この構造４００は、メイン遅延線路２４から大まかに遅延を選択し、受動遅延線路３１０から細かく遅延を選択する。
【００５９】
この実施形態では、遅延線路３１０全体での遅延はＭ×Ｄｐとなる。ただし、Ｄｐは各受動遅延素子３３２、３３４、３３６から３３８の遅延である。この構成によれば、受動遅延線路全体での遅延Ｍ×Ｄｐは、メイン遅延線路２４内の１つの素子の遅延と等しく、Ｍ×Ｄｐ＝Ｄとなる。マルチプレクサ２５０の出力２５４は、２次受動遅延線路３１０の入力を駆動する。出力タップｐｔａｐ（０）からｐｔａｐ（Ｍ）は、Ｍ：１マルチプレクサ３４４に供給されて、ｓｅｌｅｃｔ２バス３５６によって選択された出力３５０を生成する。
【００６０】
回路構成４００を調整するため、大まかな（メイン）遅延線路および細かな（２次）遅延線路の両方に、以下の処理を適用することが可能である。入力および出力がメイン遅延線路の位相検出器に供給される場合、ループは安定した一定の状態に落ち着く。この安定した一定の状態が達成されると、遅延線路２４への調整電圧は安定に維持され、２次遅延素子３１０（受動遅延線路）の入力は、マルチプレクサ２５０を使用して、Ｎ−１出力の出力に接続される。２次遅延線路出力の全体的遅延は、メイン遅延線路の２タップ間の遅延と同じであると予想されるので、遅延線路３１０の全体的遅延で、遅延線路２４の最後の遅延素子（または遅延素子の１つ）を置き換える。したがって、２次遅延素子の出力と入力基準クロック４８は、位相検出器６６に供給され、低域通過フィルタ６８の出力は、２次遅延線路３１０の調整入力に供給される。
【００６１】
２次遅延線路用のｔｕｎｅ２信号は、ループをロックさせることによって生成することが可能であり、２次遅延線路３１０のｔｕｎｅ２入力で、このｔｕｎｅ２信号を受けることが可能である。２次遅延線路３１０が調整されると、出力は、図示するように、その通常の動作位置にリセットされる。説明した実施形態では、２次遅延線路３１０で、メイン遅延線路２４の最後の遅延素子を置き換えるが、本発明から逸脱することなく、調整プロセス中に２次遅延線路でメイン遅延線路の別の遅延素子を置き換えるようにプロセスを修正することが可能であることは、当業者であれば理解されよう。この２次遅延線路調整は、ロック・ループ状態にあるメイン遅延線路に影響を及ぼすことなく、実行することが可能である。
【００６２】
次に図９を参照すると、図８のＤＬＬのロック処理が示されている。この処理は、３６６で開始し、その後、３６８で、メイン・ループがロック可能となる。ロックが行われると、３７０で、メイン・ループの調整信号は、メイン遅延線路上で遅延が一定に維持されるように固定される。３７２で、メイン遅延線路の遅延素子の１つを２次遅延線路で置き換え、３７４で、ループが再びロックを達成するまで、２次遅延線路の調整信号を調節する。３７６で、２次遅延線路用の調整信号は固定される。次に３７８で、メインおよび２次遅延線路をその元の構成に再構成し、適当な待機期間３８０の後、必要ならば処理を繰り返す。
【００６３】
理想的には、受動素子のすべては、すべての環境条件および製造パラメータにわたって、遅延値に変化がなく、動作中にさらなる調整を必要としない。受動遅延線路を調整する１つの方法は、必要に応じて、図１０に示すように、ＤＣバイアス電圧によって値が調節可能な分散導体素子に組み込まれた、並列容量を使用する。例の構造は、図１０に示すように、分散伝送線路素子３８６の下側に絶縁層３９０で分離されて配置された、能動ｐまたはｎドープ半導体３８２を使用する。伝送線路導体とドープ半導体材料の間にＤＣ電位３９０を加えることで、容量が調節可能となる。大まかなメイン遅延線路２４が調整され、調整制御信号の値が４４で維持されると、先に説明したように、最後の１つ手前の大まかな線路タップの値を選択することによって、細かく調整可能な遅延線路３１０を、検出器／低域通過ロック・システムを用いて位置づけることが可能である。
【００６４】
分数位相の上位有効ビットが大まかなアドレスとなり、同じ分数位相の低位有効ビットが細かなアドレスとなる、構造３００または２００と比べた場合、構造４００では、タップ選択アドレスの決定が大幅に簡素化されており、
選択アドレス＝ｓｅｌｅｃｔ１＋ｓｅｌｅｃｔ２
となる。ただし、
ｓｅｌｅｃｔ１＝選択アドレスのＭＳＢ＝メイン遅延線路に適用される選択アドレス
ｓｅｌｅｃｔ２＝選択アドレスのＬＳＢ＝２次遅延線路に適用される選択アドレス
例えば、Ｎ＝４個のメイン遅延タップをアドレスするために、ｓｅｌｅｃｔ１を２ビット・アドレスとする。Ｍ＝８個の２次遅延タップをアドレスするために、ｓｅｌｅｃｔ２を３ビット・アドレスとする。これにより、全部で５ビットの選択ビットによって選択される、全部で４×８または３２タップの位相分解能が実現する。上位有効ビット（ＭＳＢ）２ビットは、ｓｅｌｅｃｔ１に適用され、下位有効ビット（ＬＳＢ）３ビットは、ｓｅｌｅｃｔ２に適用される。Ｃ＝０．２とする先の例を用いた場合のタップ・サイクルが、以下の表５に示されている。
【００６５】
【表５】
2005509350.tif 000007
【００６６】
図８の遅延ロック・ループ構造を改良したものが、図１１に回路５００として示されている。この回路では、２次遅延線路３１０およびメイン遅延線路５１０の個々の遅延素子の調整が、ロック・ループを用いずにデジタル／位相変換処理の精度を高めるように達成される。この実施形態では、低域通過フィルタを取り除き、不一致中和機構を使用して、遅延素子３３２、３３４、３３６から３３８間の遅延のばらつきを低減する。各セルの通過に要する遅延は、ほぼ同じ値に調整され、遅延線路での遅延の不一致を低減させる。全体的な調節は、アナログ・メモリ・セル５１４に保存された、ＤＬＬ５１０の遅延線路の調整からの出力として達成される。５１４からの調整信号は、アナログ合計回路５１８などの合計回路に供給される、全体的な平均調整入力として用いられる。遅延線路３１０に対する局所的補正用の個々の調整値は、５２４として示すＭ個のアナログ・メモリ・セルのアレイまたはその均等物に保存される。局所的補正値は、アナログ・メモリ・セルに、全体的調整値に対する微小補正として保存することが可能である。デバイス間の不一致による影響は固定的であるので、局所的較正は１度だけ実行すればよく、１連の全体的調整値は、温度および供給電圧によって変化する。局所的補正値は、遅延の不一致を小さく維持するために、合計回路５１８によって全体的調整値に加算され、個別に遅延線路３１０の遅延素子３３２、３３４、３３６から３３８に適用される。
【００６７】
不一致の較正は、ある特定の遅延線路部分を測定し、局所的補正値を生成し、その値を不一致調整入力を用いてアナログ・メモリ・セル５２４に保存することによって、工場で１度実行することが可能であり、あるいは較正を行うための部分回路を回路に追加することが可能である。遅延を測定する１つの方法は、遅延セルの入力と出力を比較する、位相検出器を使用することである。位相検出器がＤＣ値を生成し、位相検出器の出力と同じＤＣ値を生成するように、各遅延セルを調整することが可能である。この値を生成するのに必要とされる電圧の値は、局所的補正値として保存することが可能である。この固有の局所的補正値は、個々の集積回路または他の処理の不一致に対する補償として特定の遅延バッファに適用される、個々の補正値を表わす。これらの不一致は固定的なものであり、補償は１度行えばよいが、長期にわたっては、長い時間を置いて定期的に再較正を行うことも可能である。供給電圧および温度は、遅延の不一致をゆっくり引き起こす追加の変化量であるが、時間経過よりも頻繁な補償が必要となるかもしれない。これは、図１１の継続的位相比較測定５１０を用いて、アナログ合計ブロック５１８内で適用される全体的平均調整係数として用いられる値を変化させることによって達成することが可能である。その結果、各遅延３３２、３３４、３３６、３３８に関する固有の補償値は、供給電圧、温度、および他の環境要因に起因する不一致遅延の補正を含む、固有の調節を含む。もちろん、１代替実施形態では、調整情報を保存するための適切なメモリを構成する際に、アナログ・メモリ・セルの代わりにデジタル・ストレージを使用可能であることは、当業者には理解されよう。
【００６８】
先に説明したような３２タップをもつ遅延線路２４を例にとると、これは一般に、（現在の最新技術で）６５．１ピコ秒の平均バッファ遅延に対して、最大で＋／−１ピコ秒の変動となる。遅延ロック・ループ・ネットワークの位相検出器５６によって処理される遅延線路タップ（すなわち、第１および最終タップ）の位置は、遅延変動が改善されて理想値０に近づくように調節される。他のバッファ・ステージの遅延変動は、タップ位置が第１および最終タップからさらに離れるため大きくなる。したがって、最大遅延変動は、ロックされたタップの間の中央のタップ位置で生じる。１波長ずれたタップ位置０および３２がロックされる、先に説明した３２タップの例では、タップ１６での変動が、１６ピコ秒、すなわち望ましい個々のバッファ・ステージ遅延より約２５％ほど高くなる。
【００６９】
上で説明した例の各々で、位相検出器機能は、基準クロックの高周波数で動作している。位相検出器の一方の入力は、基準クロック出力信号と共通であり、５０％のデューティ・サイクルをもつと予想される。しかし、位相検出器の第２の入力は、調整遅延バッファ回路のすべてによって処理されている。この不均衡およびこれらの遅延バッファ回路における他の実際的な実施上の問題の結果、デューティ・サイクルは５０％からシフトする。その結果、位相検出器の出力は、理想的なロック値である０とは異なるものとなる。シュミット・トリガ・インバータなどの遅延バッファ実施は、インバータ間の立ち上がりおよび立ち下がり時間の差を補償できる可能性をもった技法である。代替的な位相検出器は、位相検出器用として、排他的ＮＯＲ関数の代わりに、２による除算関数などのエッジ・トリガ実施を使用する。
【００７０】
本発明の実施形態に従って、選択された遅延基準クロック信号パルスを次の遅延線路または出力ポートに転送するには、修正されたＭ：１マルチプレクサ・ゲート・ネットワークを使用する。修正には、図１２に示された、Ｍ個のアドレス用または選択用のゲート・スイッチの各々における追加の遅延を使用する。遅延は、それが適用される特定の遅延線路タップ・マルチプレクサ・ゲートに相関するように、Ｍ本の線路において線路毎に次第に大きくなる。したがって、例えば、ゲート・スイッチ６０４の場合、線路には２個の追加遅延素子６１２、６１４が挿入され、ゲート・スイッチには選択制御が供給される。トリガ・ウィンドウ信号が、回路への入力として、６２０で供給され、または、例えば、ワンショット・パルス回路によって生成され、供給される。ウィンドウ・トリガ信号のパルス持続時間は、基準クロック・パルスと遅延変動の和よりも僅かに長く設定される。先の３２タップを例にとると、最悪の場合の遅延変動は、約１６ピコ秒である。したがって、この例では、トリガ・ウィンドウは、１６ピコ秒のリーディングおよびトレーリングをもち、３２ピコ秒にパルス幅を加えたトリガ・ウィンドウを生成する。
【００７１】
このトリガ信号は、追加された選択線遅延と組み合わさって、Ｍ個の遅延線路タップ端子のうちの１つをマルチプレクサ出力端子に接続する。この接続は、トリガ・ウィンドウ関数によって定められるウィンドウ時間の間だけ存続し、所望の時間遅延した基準クロック信号の転送を容易にする。第１の遅延線路の場合、トリガ信号は、入力基準クロック信号によって開始する。しかし、カスケード遅延線路の場合、２次遅延線路トリガは、第１すなわちメイン遅延線路ネットワークの出力によって初期化される。
【００７２】
本発明は、本明細書の実施形態において説明したように、ハードウェア・デバイス（すなわち、遅延線路、位相検出器など）を用いて実施されるが、本発明は、ある実施形態においては、プログラム命令を実行するプログラム可能なプロセッサを用いて、部分的または全体的に、同等に実施可能であることは、当業者には理解されよう。そのようなプログラム命令は、任意の適切な電子的記憶媒体に保存することが可能であり、または任意の適切な電子的通信媒体を介して伝送することが可能である。
【００７３】
プログラム可能なプロセッサの使用を基礎とし得る例示的な実施形態によって、本発明
を説明してきたことは、当業者には理解されよう。しかし、本発明は、そのように限定されるものではなく、説明を行った、特許請求を行う本発明の均等物である、特定目的のハードウェアおよび／または専用プロセッサなどの、ハードウェア構成要素均等物を使用して実施することが可能である。同様に、汎用コンピュータ、マイクロプロセッサ・ベースのコンピュータ、マイクロコントローラ、光コンピュータ、アナログ・コンピュータ、専用プロセッサ、および／または専用ハード・ワイヤード・ロジックを使用して、本発明の均等な代替実施形態を構成することが可能である。
【００７４】
本発明は、本明細書の実施形態において説明したように、上でフローチャート形式により概略的に説明したプログラム命令を実行する、プログラム可能なプロセッサを用いて実施される。プログラム命令は、任意の適切な電子的記憶媒体に保存することが可能であり、または任意の適切な電子的通信媒体を介して伝送することが可能である。しかし、上で説明した処理は、本発明から逸脱することなく、様々な変形を施し、また多くの適切なプログラミング言語で実施することが可能である。例えば、本発明から逸脱することなく、実行されるある動作の順序は、変更することがしばしば可能であり、追加の動作を追加し、いくつかの動作を削除することが可能である。本発明から逸脱することなく、エラー・トラッピングを追加および／または増強することが可能であり、ユーザ・インタフェースおよび情報提示に変形を施すことが可能である。そのような変形形態は、均等物として企図され、また考えられている。
【００７５】
特定の実施形態に関連させて本発明を説明してきたが、上述の説明に照らして考えれば、多くの代替形態、修正形態、置換形態、および変形形態が、当業者に明らかとなるであろうことは明白である。
【００７６】
したがって、本発明が、そのような代替形態、修正形態、および変形形態のすべてを、添付の特許請求の範囲内にあるものとして包含することが意図されている。
【図面の簡単な説明】
【００７７】
【図１】基本的な遅延ロック・ループ回路の例示的なブロック図。
【図２】３２ステージ遅延線路を有するＤＬＬに関する例示的なタイミング図。
【図３】本発明の実施形態による、タップ出力を選択するためのアルゴリズムの１つを概略的に示した例示的なフローチャート。
【図４】本発明の実施形態と整合する、例示的なタップ選択アルゴリズムの１つを示したフローチャート。
【図５】本発明のいくつかの実施形態と整合する、差動遅延線路の例示的な図。
【図６】メイン遅延線路を複数のカスケード２次遅延線路と共に使用するＤＬＬ合成器の、本発明と整合する、例示的な実施形態の図。
【図７】単一の２次遅延線路に入力を供給するのにマルチプレクサを使用するカスケード遅延線路構成を使用した、本発明と整合する、例示的な実施形態の図。
【図８】受動２次遅延素子を使用した、本発明と整合する、例示的な実施形態の図。
【図９】受動２次遅延素子を調整するための例示的な処理を示したフローチャート。
【図１０】本発明の実施形態と整合する、例示的な受動遅延素子を示した図。
【図１１】受動遅延素子上で全体的および個別調整を行う受動２次遅延素子を使用した、本発明と整合する、例示的な実施形態の図。
【図１２】本発明の様々な実施形態で使用するウィンドウおよび遅延関数を組み込むための、例示的なマルチプレクサ修正を示した図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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