(57)【要約】  半導体基板（２０２）内にトレンチ（２０７）を形成するトレンチ形成方法では、まず、半導体基板（２０２）上に、化学気相成長により堆積された、第１の開口を有するパターン化された第１のマスク酸化物層（２０３）を形成する。次に、第２のマスキング材料層を化学気相成長によって堆積し及びエッチングして、第１の開口内にスペーサ（２０３ｓ）を形成し、これにより、第１の開口より狭い第２の開口を形成する。次に、第２の開口を介して、半導体基板（２０２）をエッチングし、半導体基板（２０２）内にトレンチ（２０７）を形成する。好ましい実施例では、本発明に基づいてトレンチＭＯＳＦＥＴデバイスを製造する。
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【特許請求の範囲】
【請求項１】
半導体基板内にトレンチを形成するトレンチ形成方法において、
上記半導体基板を準備する工程と、
上記半導体基板上に、化学気相成長により堆積された、第１の開口を有するパターン化された第１のマスキング材料層を形成する工程と、
上記第１のマスキング材料層上に、化学気相成長により堆積された第２のマスキング材料層を形成する工程と、
上記第１の開口内に、該第１の開口より狭い第２の開口が形成されるまで、上記第２のマスキング材料層をエッチングする工程と、
上記第２の開口を介して上記半導体基板をエッチングし、該半導体基板内にトレンチを形成する工程とを有するトレンチ形成方法。
【請求項２】
上記半導体基板上に上記パターン化された第１のマスキング材料層を形成する工程は、
上記半導体基板上に、第１のマスキング材料層を形成する工程と、
上記第１のマスキング材料層上にパターン化されたフォトレジスト層を形成する工程と、
上記パターン化されたフォトレジスト層の開口を介して、上記第１のマスキング材料層をエッチングし、該第１のマスキング材料層内に第１の開口を形成する工程とを有することを特徴とする請求項１記載のトレンチ形成方法。
【請求項３】
上記第１及び第２のマスキング材料層は、同じ材料組成を有することを特徴とする請求項１記載のトレンチ形成方法。
【請求項４】
上記半導体基板は、シリコン基板であることを特徴とする請求項１記載のトレンチ形成方法。
【請求項５】
上記第１及び第２のマスキング材料層は、酸化シリコン層であることを特徴とする請求項４記載のトレンチ形成方法。
【請求項６】
上記第２のマスキング材料層のエッチングは、異方性ドライ酸化エッチングプロセスによって行われることを特徴とする請求項１記載のトレンチ形成方法。
【請求項７】
上記半導体基板のエッチングは、異方性反応性イオンエッチングプロセスによって行われることを特徴とする請求項１記載のトレンチ形成方法。
【請求項８】
上記第１及び第２のマスキング材料層のエッチングは、異方性ドライ酸化エッチングプロセスによって行われることを特徴とする請求項２記載のトレンチ形成方法。
【請求項９】
上記フォトレジスト層は、ポジ型レジスト層であることを特徴とする請求項２記載のトレンチ形成方法。
【請求項１０】
上記第１の開口の最小寸法は、０．４〜０．８μｍであり、上記第２の開口の最小寸法は、０．２〜０．６μｍであることを特徴とする請求項１記載のトレンチ形成方法。
【請求項１１】
請求項１記載のトレンチ形成方法を含むトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１２】
第１の伝導性を有する半導体ウェハを準備する工程と、
上記半導体ウェハ上に、上記第１の伝導性を有し、該半導体ウェハより低い多数キャリア濃度を有するエピタキシャル層を成長させる工程と、
上記エピタキシャル層の上部に第２の伝導性を有するボディ領域を形成する工程と、
上記エピタキシャル層上に第１の開口を有するパターン化された第１のマスキング材料層を形成する工程と、
上記第１のマスキング材料層上に第２のマスキング材料層を堆積させる工程と、
上記第１の開口内に、該第１の開口より狭い第２の開口が形成されるまで、上記第２のマスキング材料層をエッチングする工程と、
上記第２の開口を介して上記半導体基板をエッチングし、該半導体基板内にトレンチを形成する工程と、
上記トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
上記絶縁層に隣接して上記トレンチ内を埋め込む導電領域を形成する工程と、
上記ボディ領域の上部であって上記トレンチに隣接する部分に、上記第１の伝導性を有するソース領域を形成する工程とを有するトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１３】
上記半導体ウェハ上に上記パターン化された第１のマスキング材料層を形成する工程は、
上記半導ウェハ基板上に、第１のマスキング材料層を形成する工程と、
上記第１のマスキング材料層上にパターン化されたフォトレジスト層を形成する工程と、
上記パターン化されたフォトレジスト層の開口を介して、上記第１のマスキング材料層をエッチングし、該第１のマスキング材料層内に第１の開口を形成する工程とを有することを特徴とする請求項１２記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１４】
上記半導体ウェハは、シリコンウェハであり、上記エピタキシャル層は、シリコンエピタキシャル層であることを特徴とする請求項１２記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１５】
上記第１及び第２のマスキング材料層は、同じ材料組成を有することを特徴とする請求項１２記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１６】
上記第１及び第２のマスキング材料層は、酸化シリコン層であることを特徴とする請求項１４記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１７】
上記第２のマスキング材料層のエッチングは、異方性ドライ酸化エッチングプロセスによって行われることを特徴とする請求項１２記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１８】
上記半導体ウェハのエッチングは、異方性反応性イオンエッチングプロセスによって行われることを特徴とする請求項１２記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項１９】
上記フォトレジスト層は、ポジ型レジスト層であることを特徴とする請求項１３記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２０】
上記第１及び第２のマスキング材料層のエッチングは、異方性ドライ酸化エッチングプロセスによって行われることを特徴とする請求項１３記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
【請求項２１】
上記第１の開口の最小寸法は、０４〜０．８μｍであり、上記第２の開口の最小寸法は、０．２〜０．６μｍであることを特徴とする請求項１２記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板内に狭いトレンチを形成する方法に関する。
【背景技術】
【０００２】
半導体素子の広いアレーを製造するためには、一般的に狭いトレンチを形成することが望まれる。したがって、後述する詳細な説明では、金属酸化膜半導体電界効果トランジスタ（metal-oxide-semiconductor field-effect transistor：以下、ＭＯＳＦＥＴという。）に関連した具体例において、狭いトレンチの形成法を説明するが、狭いトレンチは、半導体分野全体に亘って活用できる。
【０００３】
トレンチＭＯＳＦＥＴは、チャネルが縦に形成されるとともに、ゲートがソースとドレイン間に延びるトレンチ内に形成されたトランジスタである。トレンチは、内壁が酸化膜のような薄い絶縁層で覆われるとともに、ポリシリコン（すなわち、多結晶シリコン）のような導体で埋められており、電流の流れが余り制限されず、これにより固有オン抵抗（specific on-resistance）をより小さくすることができる。ＭＯＳＦＥＴの具体例は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号にも開示されており、これらは参照することにより、本願に援用される。
【０００４】
図１は、米国特許第５，０７２，２６６号に開示されている六角形の形状を有する従来のトレンチＭＯＳＦＥＴ２１の半分を示している。この構造体２１は、ｎ＋基板２３と、このｎ＋基板２３上に、不純物が軽くドープされて成長された所定の厚さｄｅｐｉのｎエピタキシャル層２５とを備える。ｎエピタキシャル層２５内には、ｐボディ領域２７（ｐ、ｐ＋）が形成されている。この設計では、ｐボディ領域２７（中央の領域を除く）は、ｎエピタキシャル層２５の上面から距離ｄｍｉｎの深さに実質的に平面状に形成されている。ｐボディ領域２７の大部分上には、デバイスのソースとして機能する別の（ｎ＋）層２８が設けられている。ｎエピタキシャル層２５内には、六角形の形状を有する一連のトレンチ２９が設けられており、これらのトレンチ２９は、上面に向かって開き、所定の深さｄｔｒを有している。通常、トレンチ２９の内壁は酸化物で覆われており、その内部には、導電性ポリシリコンが埋め込まれ、これによりＭＯＳＦＥＴデバイスのゲートが形成されている。トレンチ２９は、セル領域３１を画定し、これらのセル領域３１も水平断面において六角形の形状を有する。セル領域３１内のｐボディ領域２７は、ｎエピタキシャル層２５の上面まで達しており、これによりセル領域３１の上面における水平方向の断面に露呈したパターン３３が形成される。図１に示す特定の設計では、ｐボディ領域２７の中央のｐ＋部分のｎエピタキシャル層２５の表面から延びる深さｄｍａｘは、トランジスタセルのトレンチ深さｄｔｒより深く、これにより、降伏電圧は、トレンチ２９の表面ではなく、半導体物質の大部分（bulk）にかかる。
【０００５】
典型的なＭＯＳＦＥＴデバイスは、単一の集積回路（chip、すなわち半導体ウェハの部分）内に並列に製造された多数の独立したＭＯＳＦＥＴトランジスタセル３１を備える。したがって、図１に示す集積回路は、多数の六角形状のセル３１を含んでいる（図１には、５つのセルの部分のみを示している）。このような六角形の構造以外のセル構造、例えば正方形の構造等も広く用いられている。図１に示す設計では、ｎ＋基板２３は、個々のＭＯＳＦＥＴセル３１の全てに対して、共通のドレインとして機能する。図には示していないが、ＭＯＳＦＥＴセル３１の全てのソースは、通常、ｎ＋ソース領域２８上に配設された金属ソースコンタクトを介して、互いに短絡されている。ゲート領域がソース領域と短絡することを防止するために、通常、トレンチ２９内のポリシリコンと金属ソースコンタクト間には、例えばＢＰＳＧ（boro-phospho-silicate glass）からなる絶縁領域（図示せず）が設けられている。この結果、ゲートコンタクトを形成するために、トレンチ２９内のポリシリコンは、通常、ＭＯＳＦＥＴセル３１を越えて端子領域（termination region）まで延びるとともに、このポリシリコン上に金属ゲートコンタクトが形成されている。ポリシリコンゲート領域は、トレンチ２９を介して互いに接続されるので、この構成により、デバイスの全てのゲート領域に対して共通の単一のゲートコンタクトが実現される。この結果、集積回路は、個々のトランジスタセル３１のマトリクスからなるが、これらの複数のトランジスタセル３１は、１個の大きなトランジスタとして動作する。
【０００６】
トレンチＭＯＳＦＥＴデバイスでは、オン抵抗を更に低くしたいという要求が根強く存在する。オン抵抗を低減する１つの方法は、セルの密度を高めることである。しかしながら、セルの密度を高めると、トレンチＭＯＳＦＥＴデバイスに関連したゲート電荷も増加してしまう。そこで、このようなゲート電荷を低減するための工程が必要となる。特開平５−３３５５８２号に開示されているように、トレンチＭＯＳＦＥＴデバイスのトレンチ側壁の酸化膜は、ｐボディ領域内にチャネルを形成する。一方、トレンチの底面の酸化膜は、チャネルを余り形成しないにもかかわらず、ゲート電荷を制御することができる。特開平５−３３５５８２号の発明者らは、トレンチ底部の酸化膜を、側壁の酸化膜に比べて実質的に厚く形成することによって、ゲート電荷を削減する方法を提案している。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
より狭いトレンチを形成することによっても、トレンチ底部のゲート電荷への影響を低減できることが知られている。本発明は、半導体基板内にこのような狭いトレンチを形成する新規な方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板内にトレンチを形成するトレンチ形成方法を提供する。このトレンチ形成方法は、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上に、化学気相成長により堆積された、第１の開口を有するパターン化された第１のマスキング材料層を形成する工程と、（ｃ）第１のマスキング材料層上に、化学気相成長により堆積された第２のマスキング材料層を形成する工程と、（ｄ）第１の開口内に、第１の開口より狭い第２の開口が形成されるまで、第２のマスキング材料層をエッチングする工程と、（ｅ）第２の開口を介して半導体基板をエッチングし、半導体基板内にトレンチを形成する工程とを有する。第１及び第２のマスキング材料層は、同じ材料組成（代表的には、酸化シリコン層）を有することが好ましく、これを異方性ドライ酸化エッチングプロセスによってエッチングすることが好ましい。
【０００９】
半導体基板は、好ましくはシリコン基板であり、好ましくは、これを異方性反応性イオンエッチングプロセスによってエッチングする。
【００１０】
第１の開口の最小寸法は、例えば０４〜０．８μｍの範囲内とし、第２の開口の最小寸法は、例えば０．２〜０．６μｍの範囲内とすることができる。
【００１１】
半導体基板上にパターン化された第１のマスキング材料層を形成する工程は、好ましくは、（ａ）半導体基板上に、第１のマスキング材料層を形成する工程と、（ｂ）第１のマスキング材料層上にパターン化されたフォトレジスト層（好ましくは、ポジ型フォトレジスト層）を形成する工程と、（ｃ）パターン化されたフォトレジスト層の開口を介して、第１のマスキング材料層をエッチングし、第１のマスキング材料層内に第１の開口を形成する工程とを有する。
【００１２】
本発明に係るトレンチ形成方法は、トレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造に有用である。本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタの製造方法は、（ａ）第１の伝導性を有する半導体ウェハを準備する工程と、（ｂ）半導体ウェハ上に、第１の伝導性を有し、半導体ウェハより低い多数キャリア濃度を有するエピタキシャル層を成長させる工程と、（ｃ）エピタキシャル層の上部に第２の伝導性を有するボディ領域を形成する工程と、（ｄ）エピタキシャル層上に第１の開口を有するパターン化された第１のマスキング材料層を形成する工程と、（ｅ）第１のマスキング材料層上に第２のマスキング材料層を堆積させる工程と、（ｆ）第１の開口内に、第１の開口より狭い第２の開口が形成されるまで、第２のマスキング材料層をエッチングする工程と、（ｇ）第２の開口を介して半導体基板をエッチングし、半導体基板内にトレンチを形成する工程と、（ｈ）トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、（ｉ）絶縁層に隣接してトレンチ内を埋め込む導電領域を形成する工程と、（ｊ）ボディ領域の上部であってトレンチに隣接する部分に、第１の伝導性を有するソース領域を形成する工程とを有する。
【００１３】
本発明により、半導体基板内に幅が狭いトレンチを形成することができる。
【００１４】
また、本発明により、狭いトレンチを有するトレンチ金属酸化膜半導体電界効果トランジスタデバイスを製造でき、これにより、ゲート電荷を低減することができる。
【００１５】
更に、フォトリソグラフィックプロセスから直接実現できる開口より狭い開口を有するトレンチマスクを形成することができる。
【００１６】
本発明のこれらの及び他の実施例及びその利点は、特許請求の範囲及び発明の実施の形態により更に明らかとなる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好ましい実施例を示す図面を参照して、本発明を更に詳細に説明する。なお、本発明は、後述する実施例とは異なる形式で実現してもよく、したがって、これらの実施例によって限定されてるものではない。
【００１８】
本発明の実施例においては、基板としては、半導体基板が好ましい。半導体基板は、例えば、シリコン又はゲルマニウム等の元素半導体基板、若しくはＧａＡｓ、ＡｌＡｓ、ＧａＰ、ＩｎＰ、ＧａＡｌＡｓ等の化合物半導体基板等、周知のいかなる基板であってもよい。半導体基板は、単結晶であっても、多結晶であっても、及び／又は非結晶であってもよく、不純物がドープされていてもドープされていなくてもよい。半導体基板の特定の具体例を図２Ａ〜図２Ｄに示す。図２Ａに示すシリコン半導体基板２０１は、ｎ＋にドープされたシリコンウェハ２００と、このシリコンウェア２００上に成長された、ｎにドープされたシリコンエピタキシャル層２０２とを備える。
【００１９】
基板を選択した後は、トレンチマスクの形成に適したマスキング材料による第１のマスキング層を基板上に設け、周知の適切な手法を用いて、これをパターン化する。例えば、第１のマスキング層を基板上に設け、適切にパターン化されたフォトレジスト層を第１のマスキング層上に設け、次にマスキング材料をエッチングするがフォトレジスト材料を実質的にエッチングしない（及び、マスキング材料の下の基板を実質的にエッチングしない）条件下でエッチングを行うことができる。このエッチング工程の後、マスキング材料の第１の層は、１個以上の第１のマスク開口を有することとなる。マスキング材料として好ましい材料は、例えば、窒化物（例えば、窒化シリコン）や酸化物（例えば、酸化シリコン）等の化学気相成長（chemical vapor deposition：以下、ＣＶＤという。）堆積材料がある。
【００２０】
図２Ａ〜図２Ｄに示す実施例では、図２Ａに示すように、初期開口（initial aperture）２０５ｉを有する、酸化シリコン（代表的には二酸化シリコン）を材料とするパターン化された第１のマスク酸化物層２０３がシリコンエピタキシャル層２０２上に形成されている。このようなパターン化された第１のマスク酸化物層２０３の形成では、好ましくは、まず最初に、周知の手法を用いて、非ドープシリカガラス（non-doped silica glass：以下、ＮＳＧという。）の層を堆積させることにより、二酸化シリコン層を形成する。このような層の堆積の後、多くの場合、高温アニール工程を行い、この工程により、二酸化シリコン層が高密度化される。例えば、ポジ型フォトレジスト材料（positive photoresist material）等のフォトレジスト材料のパターン化された層を第１のマスク酸化物層（すなわち、高密度化されたＮＳＧ層）２０３上に形成する。次に、当該技術分野において周知なように、ドライ酸化エッチングを用いて、フォトレジスト材料のパターン化された開口を介して、第１のマスク酸化物層２０３を異方性エッチングし、初期開口２０５ｉを有するパターン化された第１のマスク酸化物層２０３を形成する。例えば、安定した（well-established）０．５ミクロン半導体技術を用いることにより、この工程では、代表的には、最小の再現可能な（minimum reproducible）約０．４μｍの初期開口２０５ｉが形成される。
【００２１】
次の工程として、パターン化された第１のマスク酸化物層上に、更なるマスキング材料の層を形成する。次に、多くの場合、第１のマスク酸化物層２０３の開口エッチングに用いたものと同様の条件下で、この更なる層をエッチングし、初期開口２０５ｉ内に半導体基板の一部を露出させる。このとき、初期開口２０５ｉの側壁に接して、更なるマスキング材料の層が残る。この更なるマスキング材料の残りの部分を、ここでは、「側壁スペーサ（sidewall spacer）」と呼ぶ。
【００２２】
図２Ａ〜図２Ｄに示す実施例では、図２Ａに示すパターン化された第１のマスク酸化物層２０３上にＮＳＧの更なる層を形成し、これを高密度化して更なるマスク酸化物層２０３’を形成する。次に、例えばドライ酸化エッチングによってマスク酸化物層２０３’を異方性エッチングし、図２Ｃに示すように、シリコンエピタキシャル層２０２の表面の一部２０２ｐをパターン化された第１のマスク酸化物層２０３の上部と共に露出させる。このエッチング処理により、初期開口２０５ｉに隣接する、更なるマスク酸化物層２０３’の一部である側壁スペーサ部分２０３ｓが残る。これにより、パターン化された第１のマスク酸化物層２０３と、側壁スペーサ２０３ｓの２つからなる「２成分」マスキング層（"two-component" masking layer）が形成される。この２成分マスキング層は、初期開口２０５ｉより実質的に狭い最終開口（final aperture）２０５ｆを有する。初期開口２０５ｉが、利用可能なフォトリソグラフィック技術の限界で形成されている場合、本発明では、この限界を超えた狭さの最終開口２０５ｆを形成することができる。例えば、０．５ミクロン半導体技術を用いた場合、約０．２μｍの最終開口２０５ｆを形成することができる。
【００２３】
次に、側壁スペーサ２０３ｓの幅（及び得られる最終開口２０５ｆの寸法）を変更することができる本発明の実施例について説明する。この実施例では、パターン化された第１のマスク酸化物層２０３の厚さを増加させることによって側壁スペーサ２０３の幅を厚くする。この効果について、図３Ａ及び図３Ｂを用いて説明する。これらの実施例では、パターン化された第１のマスク酸化物層２０３内に形成されたそれぞれの初期開口２０５ｉの幅が等しい。ここに、上述のように、更なるマスキング材料の層を形成し、エッチングを行って、側壁スペーサ２０３ｓを形成する。図３Ａに示すパターン化された第１のマスク酸化物層２０３は、図３Ｂに示すパターン化された第１のマスク酸化物層２０３より実質的に薄く形成されている。このような条件では、側壁スペーサ２０３ｓのプロファイルは、（幾何学的観点から）相似形（relatively similar）となるため、図３Ａにおける側壁スペーサ２０３ｓは、図３Ｂに示す側壁スペーサ２０３ｓに比べて実質的に幅が狭くなる（したがって、開口２０５ｆは実質的に広くなる）。
【００２４】
本発明に基づいて２成分トレンチマスクを形成した後、半導体材料をトレンチマスクに対して選択的にエッチングするエッチング処理を用いて、マスク層の最終開口２０５ｆを介して、半導体基板をエッチングする。
【００２５】
図２Ａ〜図２Ｄに示す特定の実施例では、２成分マスク酸化物層（パターン化された第１のマスク酸化物層２０３と側壁スペーサ２０３ｓの両方を含む）の最終開口２０５ｆを介して、例えば反応性イオンエッチングによってシリコンエピタキシャル層２０２を異方性エッチングし、これにより、図２Ｄに示すようなトレンチ２０７を形成する。トレンチ２０７の幅は、初期開口２０５ｉではなく、最終開口２０５ｆの幅によって決まる。
【００２６】
上述のように、トレンチ幅を狭くすることにより、例えばトレンチＭＯＳＦＥＴデバイスにおいて、このデバイスのゲート−ドレイン電荷を低減できることを始めとする様々な効果が得られる。次に、本発明に基づく、２成分トレンチマスクを用いた、代表的なトレンチＭＯＳＦＥＴデバイスの製造方法について、図４Ａ〜図４Ｃを用いて説明する。
【００２７】
まず、図４Ａに示すように、ｎ＋にドープされた基板２００上にｎにドープされたシリコンエピタキシャル層２０２を成長させる。次に、シリコンエピタキシャル層２０２の上部に、打込み及び拡散によってｐ型領域２０４を形成する。次に、図２Ａ〜図２Ｃを用いて説明したように、パターン化された第１のマスク酸化物層２０３及び側壁スペーサ２０３ｓからなる２成分トレンチマスクを形成する。これにより、図４Ａに示す構造が形成される。
【００２８】
次に、図２Ｄを用いて説明したように、トレンチをエッチングする。このトレンチ形成工程により、分離したｐ型領域２０４が画定される。次に、２成分トレンチマスクを除去し、代表的には高温によるドライ酸化によって、デバイスの表面に酸化層２１０を成長させる。酸化層２１０の一部は、最終的に、完成したデバイスのゲート酸化膜の領域となる。次に、代表的にはＣＶＤを用いて、ポリシリコン層によって構造体の表面を覆い、及びトレンチを埋め込む。ポリシリコンには、多くの場合、抵抗率を低減するために、ｎ型不純物をドープする。次に、ポリシリコン層をエッチングして、ポリシリコンゲート領域２１１を形成する。これにより、図４Ｂに示す構造が形成される。
【００２９】
次に、打込み及び拡散プロセスにより、シリコンエピタキシャル層２０２の上部にｎ＋ソース領域２１２を形成する。続いて、代表的には堆積、マスキング及びエッチングプロセスにより、ポリシリコンゲート領域２１１及び酸化領域２１０の一部を覆うＢＰＳＧ（borophosphosilicate glass）領域２１６を形成する。そして、金属コンタクト層（例えば、アルミ層）を堆積させ、ソースコンタクト２１８を形成する。これにより、図４Ｃに示す構造が形成される。別の金属ゲートコンタクトを、通常、トレンチＭＯＳＦＥＴデバイスのセル領域の外側に位置するポリシリコンのゲートランナ部分に接続する（図示せず）。更に、半導体基板に、通常、金属ドレインコンタクトを形成する（図示せず）。
【００３０】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。
【図面の簡単な説明】
【００３１】
【図１】従来のトレンチＭＯＳＦＥＴデバイスの断面図である。
【図２Ａ】本発明に基づく狭いトレンチを形成するための工程を説明する断面図である。
【図２Ｂ】本発明に基づく狭いトレンチを形成するための工程を説明する断面図である。
【図２Ｃ】本発明に基づく狭いトレンチを形成するための工程を説明する断面図である。
【図２Ｄ】本発明に基づく狭いトレンチを形成するための工程を説明する断面図である。
【図３Ａ】本発明に基づく側壁スペーサの幅を広くする手法を説明する断面図である。
【図３Ｂ】本発明に基づく側壁スペーサの幅を広くする手法を説明する断面図である。
【図４Ａ】本発明に基づくトレンチＭＯＳＦＥＴデバイスの製造方法を説明する断面図である。
【図４Ｂ】本発明に基づくトレンチＭＯＳＦＥＴデバイスの製造方法を説明する断面図である。
【図４Ｃ】本発明に基づくトレンチＭＯＳＦＥＴデバイスの製造方法を説明する断面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【国際調査報告】
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