(57)【要約】【解決手段】ヘテロ接合ＰＩＮダイオードスイッチ（３００）は、第１ドープ型のドープされた半導体材料製の第１層（２０）と、第２ドープ型のドープされた半導体材料製の第２層（４０）と、第１層及び第２層（２０，４０）の下に配置された基板（５０）とを具備する。半導体材料製の真性層（３０）は、第１層（２０）及び第２層（４０）間に配置される。第１層（２０）及び第２層（４０）の少なくとも一方の半導体材料組成は真正層（３０）の組成とは十分に異なる。このため、これらの間にヘテロ接合部を形成し、接合部から注入されたキャリアが障壁により限定されるエネルギー障壁を形成し、ＰＩＮダイオードのＩ領域内の直列抵抗とホモ接合ＰＩＮダイオードのＩ領域に対する挿入損失とを効果的に低減する。
2005524979.tif 000002
【特許請求の範囲】
【請求項１】
第１ドープ型のドープされた半導体材料製の第１層と、
第２ドープ型のドープされた半導体材料製の第２層と、
前記第１層及び前記第２層の下に配置された基板と、
前記第１層及び前記第２層の間に配置される半導体材料製の真性層とを具備し、
該真性層の前記半導体材料は少なくとも前記第１層の半導体材料と異なることにより前記第１層及び前記真性層間にヘテロ接合を形成することを特徴とするヘテロ接合ＰＩＮダイオード。
【請求項２】
前記ドープされた半導体材料製の第１層は、該第１層から前記真性層へのキャリアの順方向注入を強化するために前記半導体材料製の真性層のエネルギーバンドギャップより十分に大きいエネルギーバンドギャップを有し、他方、前記真性層から前記第１層への逆荷電キャリアの逆注入を阻止することにより、前記ダイオードの前記真性層内の直列抵抗を効果的に低減することを特徴とする請求項１記載のダイオード。
【請求項３】
前記第１層は陽極電極を有し、
前記第２層は陰極電極を有することを特徴とする請求項１記載のダイオード。
【請求項４】
前記第１層はAlGaAs層を有し、
前記真性層はGaAs層を有することを特徴とする請求項１記載のダイオード。
【請求項５】
前記第１層はｐ型であり、
前記第２層はｎ型であることを特徴とする請求項４記載のダイオード。
【請求項６】
前記第１層は約0.8μmの厚さを有し、
前記第２層は約2μmの厚さを有することを特徴とする請求項５記載のダイオード。
【請求項７】
前記第１層のアルミニウム組成は、アルミニウム原子及びガリウム原子の総数の少なくとも5％であることを特徴とする請求項５記載のダイオード。
【請求項８】
前記真性層の半導体材料組成が前記第２層の半導体材料組成と異なる結果、前記真性層及び前記第２層の間にヘテロ接合を形成することを特徴とする請求項１記載のダイオード。
【請求項９】
前記第１層及び第２層はそれぞれAlGaAs層を有し、
前記真性層はGaAs層を有することを特徴とする請求項８記載のダイオード。
【請求項１０】
第１ドープ型のAlGaAs半導体材料製の第１層と、
第２ドープ型の半導体材料製の第２層と、
前記第１層及び前記第２層の間に結合されたGaAs半導体材料製の真性層とを具備することを特徴とする、スイッチに使用される半導体ＰＩＮヘテロ接合デバイス。
【請求項１１】
前記第１層、前記第２層及び前記真性層は半導体基板上で成長したものであることを特徴とする請求項１０記載のデバイス。
【請求項１２】
前記半導体材料製の第２層はGaAsであることを特徴とする請求項１０記載のデバイス。
【請求項１３】
前記GaAsの第２層半導体材料はｎ型であり、
前記AlGaAsの第１層はｐ型であり、
前記GaAsの第２層はGaAs半導体基板上で成長したものであり、
前記真性層は前記GaAsの第２層上に成長したものであることを特徴とする請求項１２記載のデバイス。
【請求項１４】
前記第１層のアルミニウム組成は、アルミニウム原子及びガリウム原子の総数の少なくとも5％であることを特徴とする請求項１３記載のデバイス。
【請求項１５】
前記GaAsの第２層半導体材料はｐ型であり、
前記AlGaAsの第１層はｎ型であり、
前記AlGaAsの第１層はGaAs半導体基板上で成長したものであり、
前記真性層は前記AlGaAsの第１層上に成長したものであることを特徴とする請求項１２記載のデバイス。
【請求項１６】
前記第１層のアルミニウム組成は、アルミニウム原子及びガリウム原子の総数の少なくとも5％であることを特徴とする請求項１５記載のデバイス。
【請求項１７】
前記半導体材料製の第２層は二重ヘテロ接合を形成するAlGaAsであることを特徴とする請求項１０記載のデバイス。
【請求項１８】
前記AlGaAsの第２層半導体材料はｎ型であり、
前記AlGaAsの第１層はｐ型であり、
前記AlGaAsの第２層はGaAs半導体基板上で成長したものであり、
前記真性層は前記AlGaAsの第２層上に成長したものであることを特徴とする請求項１７記載のデバイス。
【請求項１９】
前記第１層及び前記第２層の各々のアルミニウム組成は、アルミニウム原子及びガリウム原子の総数の少なくとも5％であることを特徴とする請求項１８記載のデバイス。
【請求項２０】
半絶縁基板を形成する工程と、
該基板上に第１ドープ型のドープされた半導体材料製の第１層を形成することにより、陰極層を形成する工程と、
前記第１層に半導体材料製の真性層を形成する工程と、
前記真性層上に第２ドープ型のドープされた半導体材料製の第２層を形成することにより、陽極層を形成する工程とを具備し、
前記第１層及び前記第２層の少なくとも一方は、前記真正層の半導体材料と異なる半導体材料製であり、前記一方及び前記真性層の間にヘテロ接合部を形成することにより、エネルギー障壁を形成することを特徴とするヘテロ接合ＰＩＮダイオードスイッチの製造方法。
【請求項２１】
前記第１層、前記第２層及び前記真性層は同一温度で形成されていることを特徴とする請求項２０記載の製造方法。
【請求項２２】
前記同一温度は摂氏600°及び700°の間であることを特徴とする請求項２１記載の製造方法。
【請求項２３】
前記同一温度は摂氏約650°であることを特徴とする請求項２１記載の製造方法。
【請求項２４】
前記陰極層を形成する工程は、前記基板上にｎ型GaAsの第１層をエピタキシャル成長させる工程を具備することを特徴とする請求項２１記載の製造方法。
【請求項２５】
前記陽極層を形成する工程は、前記真性層上にｐ型AlGaAsの第２層をエピタキシャル成長させる工程を具備することを特徴とする請求項２１記載の製造方法。
【請求項２６】
前記ドープされた半導体材料製の第１層及び第２層の少なくとも一方は、前記真性層のエネルギーバンドギャップより大きなエネルギーバンドギャップを有することを特徴とする請求項２１記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は総括的には半導体デバイスに関し、より詳細にはヘテロ結合半導体デバイスに関する。
【背景技術】
【０００２】
ＰＩＮダイオードは、種々の軍事及び民生用途においてスイッチング要素として使用されることが多い。このような用途には、自動車衝突防止システム（ＣＡＳ）、受動放射画像システム及びレーダ用途、並びにネットワーク（例えばインタネット）の用途に有用なスイッチマトリクスデバイスが含まれる。現在、このようなＲＦ（無線周波数）及びマイクロ波用途に使用されるＰＩＮダイオードは、シリコン（Si）又はガリウム砒素（GaAs）ＰＩＮダイオード等のホモ接合デバイスとして製造される。これらのデバイスは、高周波動作で有用なスイッチング機能用の個別部品又は集積部品として使用可能である。このような高周波動作は、約１ＭHzから100ＧHz超のレンジであってもよい。
【０００３】
現在のＰＩＮスイッチングダイオードの性能特性は、挿入損失及び分離（isolation）等のパラメータにより制限されることが多い。挿入損失は、直列測定されたダイオードが「オン」状態にあるとき、入力信号電力に対するダイオードからの出力信号電力の比として特徴付けることができる。分離は、直列測定されたダイオードが「オフ」状態にあるとき、入力信号電力に対するダイオードからの出力信号電力の比として特徴付けることができる。（ダイオードが短絡構成で測定される場合、逆も真であることに留意されたい。）ＰＩＮダイオードの設計者にとって重大な問題は、分離を妥協して解決することなく挿入損失をどのように低減するかということである。例えば、モノリシック集積単極単投（ＳＰＳＴ）、単極双投（ＳＰＤＴ）スイッチ等のスイッチ、及び短絡接続されたＰＩＮダイオードを使用する単極多投（ＳＰＭＴ）スイッチは、ダイオードの真性領域（Ｉ領域）内の望ましくない直列抵抗を増加することがなく、低い逆バイアスキャパシタンスを要求する。直列抵抗構成は、望ましくないダイオードキャパシタンスを増加することなく、低い直列抵抗を要求する。
【特許文献１】特開２０００−２６９５４２号公報
【特許文献２】特開２００１−２９８２１０号公報
【特許文献３】米国特許第４６０４６３６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
バイポーラ接合トランジスタ（ＢＪＴ）、ＨＥＭＴ及び他のＦＥＴデバイス等のヘテロ接合半導体デバイスが存在することが知られている。しかし、このようなデバイスは、ベース、エミッタ及びコレクタ端子を有する典型的なＮＰＮ３極デバイスであり、比較的短時間で当該領域にわたってキャリアが拡散できるほど十分に薄いベースを有して製造されるので、デバイスは高周波で動作できる。さらに、ヘテロ接合トランジスタデバイスは、ゲイン又は増幅率を増加するために使用される。しかし、ダイオードスイッチ設計については、ゲインは考慮されていない。真性領域におけるキャリア集中を増加することにより、ダイオードの抵抗を減少するニーズがある。ＰＩＮダイオード内のデバイスの分離を保ちながら、挿入損失及び反射減衰を低減するための改良されたデバイス及び方法が切に望まれている。
【課題を解決するための手段】
【０００５】
本発明の一側面によれば、ヘテロ接合ＰＩＮダイオードは、第１ドープ型のドープされた半導体材料製の第１層と、第２ドープ型のドープされた半導体材料製の第２層と、第１層及び第２層の下に配置された基板とを具備する。半導体材料製の真性層は、第１層及び第２層間に配置される。第１層及び第２層の少なくとも一方の半導体材料組成は真正層の組成とは十分に異なるので、これらの間にヘテロ接合部を形成する。エネルギー障壁が形成され、接合部から注入されたキャリアがこの障壁により限定され、ＰＩＮダイオードのＩ領域内の直列抵抗とホモ接合ＰＩＮダイオードのＩ領域に対する挿入損失とを効果的に低減する。
【０００６】
他の側面によれば、本発明は、以下の工程から構成されるヘテロ接合ＰＩＮダイオードスイッチの形成方法で具現化する。すなわち、半絶縁基板を形成する工程と、該基板上に第１ドープ型のドープされた半導体材料製の第１層を形成することにより、陰極層を形成する工程と、第１層に半導体材料製の真性層を形成する工程と、真性層上に第２ドープ型のドープされた半導体材料製の第２層を形成することにより、陽極層を形成する工程とを具備し、第１層及び第２層の少なくとも一方は真正層の半導体材料と異なる半導体材料製であり、これらの間にヘテロ接合部を形成することにより、エネルギー障壁を形成する。この側面において、陽極及び陰極は逆であってもよい。
【発明を実施するための最良の形態】
【０００７】
以下、添付図面の参照して本発明の実施の形態を説明する。
【０００８】
図１（Ａ）及び（Ｂ）を参照して、ＰＩＮダイオードの動作の基本理論を簡単に説明する。図面を通して、同様の部品を示すように同様の参照番号が使用される。ＰＩＮダイオード１００は、P+のドープされた半導体材料製の層１３０及びN+の半導体材料の層１１０の間に結合された半導体材料製の真性層１２０を具備する。図１（Ａ）は、電流源Ifが低周波数動作（直流からftまで）で２個の端子デバイスに印加される際の、幅ｗの真性（Ｉ）層にわたる電子（ｅ）及び正孔（ｈ）の拡散を概略的に示す。このモードの動作において、デバイスを通過する電流量は、周知のダイオードの式I＝I0（ｅq(Va-IRs)/nkT−１）により表わすことができる。この領域におけるＰＩＮダイオードの動作は、整流されたＲＦ電圧信号及び高損失非線形デバイスにより特徴付けることができる。
【０００９】
図１（Ｂ）は、あるダイオードデバイスの高周波動作（f0＞ft）を概略的に示す。ここで、過渡周波数ftはft＝μpkT/Qw2で与えられる。ここに示されるように、電子及び正孔は、ＲＦ信号周波数の半1/ft内で、幅ｗの真性層を横断することは一般的にできない。直流順方向電流IfはＩ領域内に電荷Qtを含む。ここで、QtはQt＝（τnIf＋τpIf）により特徴付けることができ、真性層RIの抵抗はRI＝Ｗ2／２μapIfτで与えられる。本発明の一側面によれば、順方向電流Ifを対応して増加することなくQtを増加させることにより、真正層（RI）の直列抵抗を減少するために改良されたＰＩＮダイオードが作動する。
【００１０】
図２を参照すると、２個の端子デバイスに関連した高い抵抗率による挿入損失の問題がある従来のホモ接合ガリウム砒素（GaAs）ＰＩＮダイオード２００の断面図が示される。このデバイスはGaAs半絶縁基板層５０を具備し、この基板層の上にN+のGaAs陰極層４０が配置される。GaAsの真性（Ｉ）層３０はN+のGaAs陰極層４０の上面に形成され、GaAsのP+層２０はＩ層の上面に形成される。ｐ型オーム金属接触部２２はGaAsのP+層２０上に配置され、ｎ型オーム金属接触部４２はN+のGaAs陰極層４０上に配置され、陽極接触部及び陰極接触部を形成する。
【００１１】
次に、図３（Ａ）を参照すると、本発明の一実施形態が示される。この実施形態は、改良された電気特性を有するデバイスを提供して上述の困難を克服するヘテロ接合ＰＩＮダイオード３００を具備する。ダイオード３００は、スイッチとしての使用に適する２端子の非光学デバイスである。図示されるように、ヘテロ接続ＰＩＮ台３００は、GaAs半導体材料製の半絶縁基板層５０を具備する。基板層の上には、N+のGaAs半導体材料の陰極層４０がエピタキシャル付着している。Ｎ型オーム金属接触部４２は、デバイスをオーム接触させるために陰極層４０の上面に配置される。特定実施形態において、N+層は、シリコン（Si）で約5ｘ1018cm3だけ深くドープされた約2μmの厚さを有するGaAs半導体材料を具備し、陰極接触部を形成する。次に、２端子ダイオードデバイスの降伏電圧及びキャパシタンスを固定するために、約2μm厚の意図せずドープされたGaAsの真性層３０が層４０の上面にエピタキシャル付着される。次に、約0.8μmの厚さを有するP+のアルミニウムガリウム砒素（AlGaAs）の層２０'が、真性層３０の上面にエピタキシャル付着される。このAlGaAsのP+層は、5ｘ1019cm-3で炭素等の不純物で深くドープでき、約5％から20％まで（すなわち、アルミニウム及びガリウム原子の総数の5％〜20％）の範囲のアルミニウム組成を有する。ｐオーム金属接触層２２は、層２０'上に配置されてダイオードデバイスの陽極接触部を形成する。
【００１２】
図３（Ａ）に図示されたデバイスについては、基板厚を約0.1mmから0.2mmまでの範囲にしてもよい。短絡（shunt）ダイオードの製造については、ビアホールをダイオードの下にエッチングし、デバイスの背面のN+領域に接触させる。直列ダイオードの製造については、基板は代表的には0.2mmであるが、エッチングされたビアホールを要する短絡ダイオードについては、基板は0.1mmまでエッチングされ、ビアホールがその基板内に設けられる。
【００１３】
図３（Ａ）に示されるヘテロ接合において、AlGaAs半導体材料２０'は、Ｉ領域のバンドギャップと比較してP+陽極領域により広いバンドギャップを有する。このバンドギャップの差（半導体材料における伝導及び価電子帯間のエネルギーの差）により、適当な障壁高さの差を形成することができ、P+陽極からＩ領域への正孔の順方向注入を増進し、且つＩ領域からP+陽極への逆注入を阻止する。図３（Ａ）の単一ヘテロ接合ＰＩＮデバイスにおいて、接合部の注入されたキャリアは、バンドギャップの差により閉じ込められ、ダイオードのＩ領域内の直列抵抗を効果的に低減する。このため、ＰＩＮヘテロ接合ダイオードにおいて、Ｉ領域にキャリア集中が増加する。これによりＩ領域の抵抗が減少し、分離に妥協することなく挿入損失（例えば、マイクロ波f0＞ft周波数で）を低減することができる。従って、２つの異なる半導体材料層２０'、３０が異なるバンドギャップを有する（層２０'が層３０より大きな幅を有する）ＰＩＮダイオードスイッチ内でヘテロ接合構造を使用することは、荷電キャリアが顕著に高く集中しヘテロ接合ＰＩＮダイオードデバイスのＩ領域のＲＦ抵抗が減少するＰＩＮダイオード構造になる結果となる。
【００１４】
本発明のヘテロ接合ＰＩＮダイオードは、高周波抵抗として効果的に作動することにより、高周波スイッチとして作動可能であることが理解されよう。すなわち、デバイスへの直流バイアスの印加の関数として強度の多次元によりＩ領域抵抗の値を変更することができる。より詳細には、ダイオードが「オフ」状態にある場合、ダイオードは電気的に開状態として作動するので、キャパシタンスのみにより結合が生ずる。従って、キャパシタンスを小さくすることにより、高周波での結合は最小限である。このため、キャパシタンスが小さいほど、デバイスの高周波インピーダンスは大きくなる。これは、分離モードにおけるデバイスの作動を表わす。しかし、デバイスがオンになると、電流がデバイスを流れなければならないので、直列抵抗の減少が必要になる。
【００１５】
図３（Ｂ）は、本発明の第２実施形態に従った二重ヘテロ接合ＰＩＮダイオード構造３００'を示す。図示されるように、図３（Ａ）の陰極層４０がAlGaAsの組成を有するN+半導体材料の層４０'に置換されるので、真性層３０との界面にヘテロ接合を形成する。このように、二重ヘテロ接合ＰＩＮダイオードデバイスが形成される。すなわち、Ｉ層４０は、第１ヘテロ接合界面でP+のAlGaAs層２０'に、第２ヘテロ接合界面でN+のAlGaAs層４０'に結合される。半導体材料の厚さ及び集中は、図３（Ａ）に示された構造について示したように実質的に残る。すなわち、図３（Ｂ）に示された典型的実施形態において、AlGaAsのP+層２０'は約0.8μmの厚さで5％のアルミニウム集中があるのに対し、N+陰極層４０'は約2μmの厚さで5％のアルミニウム集中がある。真性層３０は約2μmの厚さを有する。
【００１６】
図３（Ｃ）は、単一ヘテロ接合ＰＩＮダイオード３００''のさらに別の実施形態を示す。ここで、陰極層４０'は基板５０に配置されたN+のAlGaAs層からなる。真性層３０は、陰極層４０'の上面にエピタキシャル付着されている。厚さが約0.8μmのGaAsのP+層は、Ｉ層３０の上面にエピタキシャル付着されている。本実施形態において、ヘテロ接合界面は、GaAsのＩ層３０と界面を接するN+のAlGaAs層４０'に生ずる。真性層３０及びN+陰極層４０'はそれぞれ約数μの厚さを有し、層４０'は5％のアルミニウム集中を有する。
【００１７】
図４ないし図１０は、図３（Ａ）ないし（Ｃ）に示された単一及び二重ヘテロ接合ＰＩＮ構造の性能及びデバイス特性をモデリングするためのモデリングソフトウエアを使用したシミュレーションを表わす。また、これらの図は、本発明のヘテロ接合デバイスの実施形態と比較するために、従来のホモ接合ＰＩＮダイオードの製法特性をも示す。図４ないし図９は直列ダイオード構成を表わすが、図１０は短絡ダイオード構成を表わすことに留意されたい。
【００１８】
図４は、P+層２０'（図３（Ａ）及び（Ｂ）参照）に含まれるアルミニウム集中を変更することにより、P+及びＩ接合における異なるエネルギーバンドギャップを使用する効果を典型的に示す。5％、10％及び20％のアルミニウム組成を使用し10mAでバイアスされた、異なる３つのP+のAlGaAsヘテロ接合ダイオード構造シミュレーションされた順方向電流対電圧（ＩＶ）特性は、それぞれ曲線４１０，４２０，４３０により示される。曲線４４０は、GaAsホモ接合（従来技術）の場合の順方向ＩＶ特性を表わす。図４に示される結果は、10mAの順方向電流で比較した場合、5％のAlGaAs集中の上の順方向電圧（直流抵抗）の傾斜に実質的な差異は無いことを示している。図５は、AlGaAs層の大きなバンドギャップ５１０及びGaAs半導体材料の低いバンドギャップ５１０間のエネルギーに差異から得られる、約100meVの導電バンドエネルギーにおける障壁高さ変化ΔECと、約20meVの価電子帯エネルギーΔEVを示す。図５に示されるバンド概略図は、10mAのバイアス電流における本発明で具現されたＰＩＮダイオード構造のエネルギーバンドを表わす。P+ヘテロ接合界面における結果の障壁高さの差異は、電子の再結合率を低減し、正孔のＩ領域への順方向注入を促進する。
【００１９】
図６は、従来のホモ接合デバイスと同様に、図３に示される両ＰＩＮヘテロ接合デバイス構造用のＰ領域，Ｉ領域及びＮ領域における電子の再結合率を概略的に示す。図６に示されるように、P+のGaAs−Ｉ結合領域６００Ａにおける電子の再結合率は、P+のAlGaAsヘテロ接合部６００Ｂと比較してかなりの大きさである。P+層における低い再結合率は、電子がP+層内に注入されるのを阻止するポテンシャル障壁のためである。Ｉ領域における高い再結合率は付加的なキャリアのためである。低い再結合率及び高いキャリア注入の組合せは、Ｉ領域に大きな数のキャリアを生み出すので、この層の有効抵抗率を
【００２０】
図７は、従来のホモ接合ＰＩＮダイオード構造と比較するために、図３に示されたヘテロ接合部内に分布する電子及び正孔キャリアの集中のシミュレーション結果のグラフである。曲線７１０は、距離の関数としてP+のAlGaAs層の電子集中（cm-3）を表わす。曲線７２０はAlGaAs半導体材料のバイアス10mAでの正孔集中を表わすのに対し、曲線７３０，７４０はバイアス10mAでのGaAsの電子集中及び正孔集中をそれぞれ表わす。真性領域抵抗はRI＝Ｗ2／ｑＡ(ｕpｈ＋＋ｕnｅ-)として特徴付けることができる。ここで、ｕn及びｕpは、電子移動度及び正孔移動度をそれぞれ表わす。本発明の一側面に従ったヘテロ接合ＰＩＮダイオード構造については、電子集中及び正孔集中(ｅ-＋ｈ＋)は、約2.2Ｅ16であるのに対し、ホモ接合GaAsについては、電子集中及び正孔集中は約1.4Ｅ16である。これは、Ｉ領域内の電荷が約57％増加したことを表わす。
【００２１】
図８は、所与の10mAの順方向バイアス用の周波数の関数として予測された挿入損失を示す。図８に示されるように、曲線８１０は、P+のＩ領域及びＩ領域／N+界面で形成された二重ヘテロ接合ＰＩＮダイオード構造（図３（Ｂ）参照）用の挿入損失を示し、ホモ接合GaAsのＰＩＮ構造用の挿入損失曲線８２０と比較した非常に低いＲＦ抵抗を示す。しかし、このシミュレーションも、図３（Ｃ）に示されたP+−Ｉ−N+のAlGaAs単一ヘテロ接合ＰＩＮダイオード用の挿入損失が高い挿入損失を有することを示すことに留意されたい。単一ヘテロ接合P+のAlGaAs−Ｉ−ＮのＰＩＮダイオード構造は、最も下の全体挿入損失曲線８４０を有する最良の性能を提供する。
【００２２】
図９は、図２及び図３の各ＰＩＮダイオード構造について逆バイアス分離の周波数応答の曲線を示す。この曲線９００は、各ＰＩＮダイオード構造についての逆バイアスキャパシタンスの感受性の低さにより、逆バイアス分離に実質的に変化が無いことを明示している。これにより、分離の不利益を伴うことなく損失を低減することができる。
【００２３】
図１２（Ａ）は、短絡ダイオード１２０２，１２０４，１２０６，１２０８，１２１０を含む相互接続された複数のヘテロ接合ＰＩＮダイオード構造と、本発明の一側面に従った直列ダイオード１２１２，１２１４，１２１６，１２１８，１２２０とからなるスイッチデバイス１２００の典型的に示す。図示されるように、スイッチ１２００は、短絡ダイオード及び直列ダイオードの双方に相互接続された多投スイッチを具備し、特定の用途のために要求されるような特定の機能を実行する。伝送線１２０９はダイオードの陽極を結合パッド１２１３に接続する。接地コンタクト１２１１は構造の背面を介して接地接続する。図１２（Ｂ）は、直列ダイオード構成に形成され、接地電極１２１２ａ、陽極１２１２ｂ及び陰極１２１２ｃ、封入領域１２１２ｄ及び金属化陰極コンタクト１２１２ｅを含むヘテロ接合ＰＩＮダイオードの典型的例示を提供する。図１２（Ｃ）は、接地電極１２０２ａ、背面を介して形成され接地に短絡された陽極接触部１２０２ｂ及び陰極接触部１２０２ｃを含む短絡ダイオードの典型的例示を提供する。
【００２４】
図１０は、従来のホモ接合でバイスに対するアルミニウム組成を変更するヘテロ接合ＰＩＮ短絡ダイオード構成について測定された分離の典型的例示を提供する。曲線１０１０は、10mAのバイアスでの「オン状態」にある5％のAlGaAsヘテロ接合PIN構造について周波数（GHz）の関数としての分離（dB表示）を示す。曲線１０２０は10％のAlGaAsを具備するヘテロ接合ダイオード構造を示すのに対し、曲線１０３０は20％のAlGaAsヘテロ接合PIN構造を表わす。最後に、曲線１０４０は、10mAのバイアスでのオン状態にある従来のGaAsＰＩＮ短絡ダイオード構造を示す。図示されるように、ヘテロ接合ＰＩＮダイオード曲線１０１０，１０２０，１０３０は、10ＧHzの周波数で約3dBの分離の相違を示す。
【００２５】
更なる側面に従って、ＰＩＮヘテロ接合デバイスを製造する工程は、低圧金属有機気相エピタキシャル（ＬＰ−ＭＯＶＰＥ）反応炉及び設計された反応槽を使用する。好適な一実施形態において、GaAs半導体材料の半絶縁基板が形成される。GaAs膜及びAlGaAs膜の双方は、約10kPaで25：1の比のAsH3/(TMGa+TMAl)流内で毎分約0.08μmの速度で成長できる。毎分6リットルの速度の水素流は毎秒30cmを超える流速度を生成し、反応槽内で最小成長反動を達成し突然のドープ及び層間の組成遷移を達成するために最適化された。ドープ用に直径76.2mmのウエハ基板にわたる不均一は代表的には平均+/-2％であるのに対し、厚さの不均一は平均+/-3％である。AlGaAs膜にわたるアルミニウムの組成の光ルミネセンス測定は+/-2％を示す。
【００２６】
ＰＩＮ構造におけるヘテロ接合P+−Ｉ−Ｎ領域は、GaAs真性層及びN+層と同じ基板温度でAlGaAs層を成長させることにより形成される。好適な一実施形態において、ＰＩＮ構造の炭素がドープされたＰ層は、水素及び酸素の結合が最小で、高い正孔集中を生み出す膜を生成する。マイナーガスリーク、汚染された先駆物質又はウエハ装填中に反応槽を一時的に空気に曝すこと等の種々の手段を通して酸素を産み出すタネを成長環境に導入することは、成長するデバイス品質のAlGaAs膜に深刻な試練をもたらすことは理解されよう。酸素に対するアルミニウムの化学親和性は、結晶構造に酸素の結合を強化する強い結合を形成する。このような汚染物質は、非放射性再結合センタを形成する深い電子トラップレベルを生成できる。これは、電気的保証を増加しながらAlGaAs膜の光ルミネセンス効率を低減するであろう。さらに、AlGaAsの（摂氏700°より高い）高温成長は、炭素の水素不動態化を低減しながら膜の光特性を強化するであろう。しかし、600°以下の低温成長は炭素結合を補助する傾向にあるので、膜の伝導率を著しく増加し、オーム金属化の接触抵抗を低減する。本発明の一側面によれば、AlGaAsのP+層及びGaAsの真性（Ｉ）層及びN+層は、約650°の同じ基板温度で成長し、ヘテロ接合ＰＩＮ構造の電気特性及びキャリア集中を著しく増加させた。GaAsのN+及びAlGaAsのP+層のキャリア集中及び移動度は、ファンデアポーホール（Van der Pauw-Hall）測定技法を使用して評価された。差動Ｃ−Ｖ測定から推定されるイオン化された不純物の正味集中は、完成したヘテロ接合ＰＩＮダイオード構造の大きな領域のメサのサンプルで評価された。
【００２７】
本発明の一側面によれば、ヘテロ接合ＰＩＮダイオード構造の形成方法は、半絶縁基板層上に付着した5Ｅ18（cm-3）でシリコンに深くドープされた半導体材料の2μmのN+層を付着することで始まる。この底層は陰極接触部として作用する。半導体材料の意図せずドープされた2μmの次の層（真性層）は、デバイスの降伏電圧及びキャパシタンスを決定するのに使用される。この真性層は、第１N+層上にエピタキシャルに付着する。エピタキシャル積層の最終層は、5Ｅ19（cm-3）で炭素が深くドープされた0.7〜0.8μm厚のP+のAlGaAs層である。ヘテロ接合構造のこの最上層は、デバイスの陽極接触部として作用する。
【００２８】
本発明の方法に従って形成されたP+のAl0.2Ga0.8Asヘテロ接合ＰＩＮダイオード構造の第２イオン質量分析（ＳＩＭＳ）は図１１に示される。図１１に示されるように、GaAs層にわたって分布する酸化汚染物質の存在は、ＳＩＭＳ特徴付け装置の検出限界内にある。しかし、AlGaAs層で検出される酸素の量は約1Ｅ19であり、炭素と同じ集中度に近づいている。この酸素量は過剰であり、デバイスの直列抵抗に悪影響を与えるおそれがあるという懸念がある。しかし、有利なのは、P+陽極層中の水素含有量が炭素集中の7％未満であることである。この水素量では、本デバイスで信頼性の問題を引き起こすとは考えられない。各層間のヘテロ接合及びドープ分布の過渡幅は30nm以内である。
【００２９】
本明細書に示され説明された実施形態及び変形例は例示のみを目的とし、本発明の範囲から逸脱することなく、種々の変更が当業者により実施可能であることを理解されたい。
【００３０】
例えば、AlGaAs半導体材料デバイス及び方法はヘテロ接合ＰＩＮダイオードの形成として説明したが、例えば、他のIII−V材料と共にインジウムガリウムリン（InGaP）、インジウムリン（InP）を含むバンドギャップ変更因子として広い範囲のIII-V材料が使用可能であることを理解されたい。さらに、ＰＩＮダイオード構造はIII-V化合物に限定されないが、II-VIのグループの材料、シリコン（Si）、ゲルマニウム（Ge）、炭素（C）を含むIV-IV材料、或いはSiGe、SiC又はSiGeC材料等を含んでもよい。これらの場合には、陽極のバンドギャップは、Ｉ領域のバンドギャップより大きくなるべきである。さらに、Ｉ領域のバンドギャップEgがＰ領域に対して下回ることは、同じ結果を達成する、すなわちＰ領域及びＩ領域間に十分に大きな障壁を設けることにより、電荷キャリアを閉じ込めるのである。
【図面の簡単な説明】
【００３１】
【図１】（Ａ）及び（Ｂ）は、デバイスの低周波数レンジ及び高周波数レンジでのＰＩＮダイオード差動の典型例を示す図である。
【図２】従来技術のＰＩＮホモ接合ダイオードを示す図である。
【図３】（Ａ）本発明の第１実施形態に従ったＰＩＮダイオードヘテロ接合構造を示す図、（Ｂ）本発明の第２実施形態に従ったＰＩＮダイオードヘテロ接合構造を示す図、（Ｃ）本発明の第３実施形態に従ったＰＩＮダイオードヘテロ接合構造を示す図である。
【図４】本発明の一側面に従った、異なるヘテロ接合ＰＩＮダイオード構造及び組成について順方向電流対電圧特性のシミュレーションのグラフである。
【図５】本発明の一側面に従ったP+のAlGaAsヘテロ接合ＰＩＮダイオード構造について結果として得られた障壁高さを示すエネルギーバンドの典型例を示す図である。
【図６】本発明の一側面に従ったヘテロ接合ＰＩＮダイオード構造からシミュレートされた電子及び正孔再結合率を示す典型例の図である。
【図７】本発明の一側面に従ったヘテロ接合ＰＩＮダイオード構造内に分布する電子及び正孔集中を示す典型例の図である。
【図８】本発明の一側面に従ったヘテロ接合ＰＩＮダイオード構造について挿入損失の周波数応答曲線示す典型例の図である。
【図９】本発明の一側面に従ったヘテロ接合ＰＩＮダイオード構造について逆バイアス分離の周波数応答曲線を示す典型例の図である。
【図１０】本発明の一側面に従った種々の組成のヘテロ接合ＰＩＮ短絡ダイオード構成について測定された分離を示す典型例の図である。
【図１１】本発明の一側面に従った20％アルミニウムを含むヘテロ接合ＰＩＮダイオード構造の第２イオン質量分析（ＳＩＭＳ）を示す典型例の図である。
【図１２】（Ａ）本発明の一側面に従った複数の相互接続されたヘテロ接合ＰＩＮダイオード構造からなるスイッチングデバイスを示す典型例の図、（Ｂ）本発明の一側面に従ったヘテロ接合ＰＩＮ直列ダイオード構造を示す典型例の図、（Ｃ）本発明の一側面に従ったヘテロ接合ＰＩＮ短絡ダイオード構造を示す典型例の図である。
【符号の説明】
【００３２】
２０' P+のAlGaAs層
２２  ｐ型オーム金属接触層
３０  真性層
４０  陰極層
４２  ｎ型オーム金属接触部
５０  半絶縁基板層
３００，３００'，３００''  ヘテロ接合ＰＩＮダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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