(57)【要約】ボトムゲート型ＴＦＴ（１２）を含む電子装置を製造する方法であって、ゲート（２６）を画成するドープトアモルファスシリコンゲート層（２６’）を基板上に形成するステップと、ゲートの上にゲート絶縁層（３２）を形成するステップと、ゲート絶縁層の上に少なくともゲートの一部分に重なるアモルファスシリコンアクティブ層（２８’）を形成するステップと、ポリシリコンアクティブ層（２８）を形成するためにアモルファスシリコンアクティブ層をアニーリングするステップとを具備する方法が提供される。より薄いゲート絶縁層が使用可能になり、低閾値電圧を有するＴＦＴが得られる。
2005524978.tif 000002
【特許請求の範囲】
【請求項１】
ボトムゲート型ＴＦＴを備えた電子装置を製造する方法であって、
ゲートを決定するドープトアモルファスシリコンゲート層を基板に形成するステップと、
前記ゲートの上にゲート絶縁層を形成するステップと、
前記ゲート絶縁層の上に前記ゲートの少なくとも一部に重なるようにアモルファスシリコンアクティブ層を形成するステップと、
ポリシリコンアクティブ層を形成するため前記アモルファスシリコンアクティブ層をアニーリングするステップとを具備する方法。
【請求項２】
前記アモルファスシリコンアクティブ層のアニーリングは少なくとも前記ゲート層の上面領域を微結晶化することを特徴とする請求項１に記載の方法。
【請求項３】
前記アニーリングは前記アモルファスシリコンアクティブ層によって覆われていない前記ゲート層の部分を多結晶化することを特徴とする請求項１または請求項２に記載の方法。
【請求項４】
前記ゲート層の厚さは５ｎｍから１０ｎｍの間であることを特徴とする請求項１から請求項３のいずれか一項に記載の方法。
【請求項５】
前記ゲートは、該ゲートのエッジが前記基板に向かって外方へ傾斜するようにテーパーを付けられることを特徴とする請求項１から請求項４のいずれか一項に記載の方法。
【請求項６】
前記ゲートの少なくとも１つのテーパーをつけられたエッジと前記基板との間に形成される角度は、１０度から３０度の間であることを特徴とする請求項５に記載の方法。
【請求項７】
前記ゲート絶縁層の厚さは、１ｎｍから４０ｎｍの間であることを特徴とする請求項１から請求項６のいずれか一項に記載の方法。
【請求項８】
前記ゲート絶縁層の厚さは、１ｎｍから５ｎｍの間であることを特徴とする請求項１から請求項７のいずれか一項に記載の方法。
【請求項９】
前記アモルファスシリコンアクティブ層の厚さは、１０ｎｍから１００ｎｍの間であることを特徴とする請求項１から請求項８のいずれか一項に記載の方法。
【請求項１０】
前記ポリシリコンアクティブ層の少なくとも一部分に重なるトップゲートを形成するステップをさらに具備することを特徴とする請求項１から請求項９のいずれか一項に記載の方法。
【請求項１１】
前記電子装置はアクティブマトリクス方式装置用のアクティブプレートを備え、
前記アクティブプレートは、ロウおよびカラムに配置されたＴＦＴのアレイを備えることを特徴とする請求項１から請求項１０のいずれか一項に記載の方法。
【請求項１２】
ロウ導体の組を形成し、各ロウ導体が同じロウ内の複数のゲートと接触するステップをさらに具備することを特徴とする請求項１１に記載の方法。
【請求項１３】
前記電子装置はアクティブマトリクス方式表示装置を備えていることを特徴とする請求項１から請求項１２のいずれか一項に記載の方法。
【請求項１４】
基板上にあるドープトアモルファスシリコンのゲートと、前記ゲートの上にあるゲート絶縁層と、前記ゲート絶縁層の上にあるポリシリコンアクティブ層とを備えたボトムゲート型ＴＦＴを含み、
前記ポリシリコンアクティブ層はアニーリングされたアモルファスシリコンアクティブ層を含むことを特徴とする電子装置。
【請求項１５】
アクティブマトリクス方式装置用のアクティブプレートであって、
請求項１４に記載の電子装置を備え、
ロウおよびカラムに配置されたボトムゲート型ＴＦＴのアレイを備えていることを特徴とするアクティブプレート。
【請求項１６】
請求項１５に記載のアクティブプレートを備えたアクティブマトリクス方式表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（以下、ＴＦＴと称する）に係わり、特に、各々が、ゲートと、ゲート絶縁層と、ゲートの上に重なるポリシリコンアクティブ層とを有する多結晶シリコン（以下、ポリシリコンと称する）ボトムゲート型ＴＦＴに関する。この装置は、例えば、アクティブマトリクス表示装置、検出アレイ、または、薄膜データ記憶装置でよい。本発明は、また、このようなボトムゲート型ＴＦＴを含む電子装置を製造する方法に関する。
【背景技術】
【０００２】
参照文献として米国特許第５，１３０，８２９号に記載されている通り、アクティブマトリクス方式フラットパネルディスプレイにおけるアドレッシング回路のように大面積の電子アプリケーション用ポリシリコンＴＦＴを開発することへの関心が高まっている。一般に、ポリシリコンＴＦＴは、アモルファスシリコンアクティブ層を用いて製作されたＴＦＴよりも速いアドレッシング速度を提供する。ポリシリコンアクティブ層は、従来、例えば、レーザによってアモルファスシリコン層を溶融し、冷却して多結晶構造に改質させることを可能とするアニーリングプロセスによって形成される。ＴＦＴのアレイの場合、アクティブ層は、アニーリングプロセスの前後のいずれかで、ＴＦＴごとに個別のアクティブアイランドにパターニングされる。レーザアニーリングによるシリコンの多結晶化のより詳しい説明は、参照文献として、S. D. Brotherton等による論文「レーザ結晶化ポリシリコン薄膜トランジスタにおける溶融深さの影響（Influence of melt depth in laser crystallized poly−Si thin film transistors）」、（ジャーナル・オブ・アプライド・フィジックス（Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ）、８２（８）、ページ４０８６〜４０９４、１９９７年）に記載されている。
【０００３】
この記述の目的のため、文言「アモルファス」は、構成原子が無秩序に位置する材料に関係する。文言「多結晶」は、構成原子の規則正しい繰り返し格子構造を有する複数の単結晶を含む材料に関係する。これは、特に、アモルファスシリコンを溶融し冷却することにより一般に形成される多結晶シリコン、すなわち、ポリシリコンに関連する。ポリシリコンの典型的な粒子サイズは０．１μｍ〜５μｍにある。しかし、ある種の条件下で結晶化されると、シリコンは、典型的に０−０．５μｍの微視的スケールの粒子サイズになり得る。文言「微結晶（microcrystalline）」は微視的スケールの粒子サイズを有する結晶材料に関係する。
【０００４】
低閾値電圧を有するＴＦＴの製造には特に関心が高い。このような装置を備えた回路は、より低い電圧で動作可能であり、それらのサイズは小さいため、より高速で動作可能である。低閾値電圧は、ＴＦＴのゲートとポリシリコンアクティブ層との間に形成されたゲート絶縁層、すなわち、誘電体の厚さを薄くすることにより実現可能である。しかし、ゲート絶縁層が薄くなると、ゲート絶縁層の表面とそれに隣接した層の表面との間の界面の滑らかさがより強く要求される。
【０００５】
アモルファスシリコン層を多結晶化するために必要なアニーリングプロセスは、その上面を著しく粗くする。これについては、参照文献としてMcCulloch等による論文、アプライド・フィジックス・レター（Ａｐｐｌ  Ｐｈｙｓ  Ｌｅｔｔ）、（６６，１６，ページ２０６０〜２０６２、１９９５年）に詳述されている。
【０００６】
ゲートがアクティブ層の上に重なるトップゲート型装置では、アクティブ層の粗面化された上面はゲート絶縁層に隣接する。これは薄いゲート絶縁層の使用を制限する。なぜならば、界面における変形は電気的破壊を引き起こす弱いスポットの原因になるからである。
【０００７】
アクティブ層がゲートの上に重なり、アクティブ層の粗面化された（上）表面がゲート絶縁層から離れているボトムゲート型ＴＦＴ装置は、より薄いゲート絶縁層を使用することに関してトップゲート型装置よりも適しているだろうと考えるかも知れない。しかし、下にあるゲートの表面の粗さはまた制限要因になり得る。例えば、アルミニウムのような金属から形成されたゲートは、アニーリングプロセス中に上方の層を介して伝わる熱に晒されるとき、変形若しくは溶融することが知られている。このプロセス中に、最初にアモルファスシリコンとして形成されたアクティブ層には、層の厚さの全体に亘ってシリコンを溶融するエネルギービームが照射される。ゲート材料は、完全な状態でこのアニーリングプロセスを切り抜けなければならない。しかし、従来から使用されているいくつかの金属の融点は低いので、ゲートは、溶融若しくは蒸発してしまう可能性がある。これは、金属ゲートの上面がゲート絶縁層の中へ達するまで粗くなり、ＴＦＴの電気的ブレークダウンを引き起こす「スパイク現象」の原因となるヒロックの形成につながる。また、デバイスの積層内の層間の機械的特性の違いは、加熱、機械的ストレス、または、接着不良によるゲートの剥離を引き起こす。
【０００８】
参考資料としてここに内容が含まれる米国特許第６，０２５，２１８号は、金属膜および伝導性のより低い膜を含む層状ボトムゲート型電極を有するＴＦＴ装置を製造する方法を記載している。米国特許第６，０２５，２１８号に記載された実施形態では、ゲートは、金属膜と、アモルファスシリコンを含む半導体膜と、を有する層状導体により構成される。絶縁膜は、層状導体の少なくとも一部分を覆い、半導体アイランドの下方に延びている。半導体膜は、アイランドの半導体材料の結晶化の間に、層状導体の金属膜をエネルギービームから保護すると考えられている。しかし、微視的スケールでは、薄膜金属は、堆積中に多数の分離した結晶が形成される結果として、その金属膜に多結晶性を与える粗面を有する。金属膜の粗さの垂直スケールは膜の厚さの１０〜２５％になり得る。さらに、薄い金属膜はピンホール状にもなり得る。さらに重要な点は、一の粒子から他の粒子への表面の変化は非常に角張っている（曲率＝ｄ２ｙ／ｄｘ２の値は大きく、ここで、ｙは２次元モデルの縦方向パラメータであり、ｘは横方向パラメータである。）。これは、米国特許第６，０２５，２１８号にあるように、半導体層によって保護されていても、上に重なる薄いゲート絶縁層を通して電気的ブレークダウンを引き起こすような局部的な高電界点を生じさせるカバレージの問題の原因になり得る。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、より薄いゲート絶縁層を使用することに付随する上記の問題を少なくとも部分的に解決する、ボトムゲート型ポリシリコンＴＦＴを備えた電子装置の改良された製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一つの特徴によれば、ボトムゲート型ＴＦＴを備えた電子装置を製造する方法が提供され、この方法は、
ゲートを決定するドープトアモルファスシリコンゲート層を基板上に形成するステップと、
このゲートの上にゲート絶縁層を形成するステップと、
ゲートの少なくとも一部に重なるようにこのゲート絶縁層の上にアモルファスシリコンアクティブ層を形成するステップと、
ポリシリコンアクティブ層を形成するためアモルファスシリコンアクティブ層をアニーリングするステップと、
を含む。
【００１１】
これにより、低閾値電圧を有する改良されたボトムゲート型ＴＦＴが得られる。ゲート層にドープトアモルファスシリコンを使用することにより、低い閾値電圧を有するＴＦＴに望まれているように、滑らかな膜を基板の上に直接堆積させ、上に重なるゲート絶縁層と滑らかな界面を得ることが可能になる。ドープトアモルファスシリコンは、従来ゲートとして使用されてきた殆どの金属よりも高い融点を有する。したがって、このゲート材料は、この層が加熱されたとしても、アニーリングプロセス中に変形する可能性は少ないので、スパイク現象を生じさせるヒロック形成の危険性が低減される。このゲート材料の機械的特性はデバイスの積層における他の層の機械的特性と類似している。有利なことには、これにより、加熱時のゲートの層間剥離の危険性が低下する。
【００１２】
アモルファスシリコンアクティブ層のアニーリングは、アニーリングプロセス中のゲート層材料の加熱の結果として、固相結晶化によって少なくともゲート層の上面領域を微結晶化することができる。微結晶層の表面は滑らかな状態に保たれる。有利なことには、これはゲート層材料の導電率を増加させる。
【００１３】
ドープトアモルファスシリコンゲート層はアモルファスシリコンアクティブ層によって完全に覆う必要はなく、一部が残されてエネルギービームに照射されてもよい。ゲート層の露出した部分は、次に、アニーリングプロセスによって多結晶化する。有利なことには、これは、例えば、ゲートへの接続部の抵抗を減少させ、ゲートの充電時間を短縮することが可能とするように用いられ得る。
【００１４】
好ましくは、ゲートのエッジは、基板に向かって外方へ傾斜するようにテーパーを付けられている。これは、ステップカバレージの問題を回避し、ゲート絶縁層によるゲートの良好なカバレージを保証する。これは、かなり薄いゲート絶縁層を使用するときに特に重要である。好ましくは、ゲートの少なくとも一つのテーパーをつけられたエッジと基板との間に形成される角度は、１０度〜３０度である。ドライエッチングは、例えば、テーパーをつけられたエッジを形成するため使用される。
【００１５】
ゲート絶縁層は、シリコン酸化物、シリコン窒化物、タンタル酸化物、アルミニウム酸化物、チタン酸化物、ハフニウム酸化物、ジルコニウム酸化物、これらの材料のうちのいずれかの合金、または、高誘電率を有するその他の適切な材料を含む。
【００１６】
好適な一実施形態では、ドープトアモルファスシリコンゲート層の厚さは５ｎｍ〜１０ｎｍであり、ゲート絶縁層の厚さは１ｎｍ〜４０ｎｍであり、アモルファスシリコンアクティブ層の厚さは１０ｎｍ〜１００ｎｍである。有利なことには、ゲート絶縁層は、使用できるＴＦＴに対して実施可能であるゲート絶縁層と同じ薄さに作られ、１ｎｍ〜５ｎｍの範囲の厚さを有する。これは、低電力アクティブマトリクス方式装置のアレイに使用するときに特に有利である低閾値電圧をＴＦＴに与える。また、ＴＦＴのサイズは、より高解像度のアクティブマトリクス方式装置を製作できるように縮小可能である。
【００１７】
この方法は、ポリシリコンアクティブ層の少なくとも一部に重なるトップゲートを形成するステップをさらに含む（トップゲートは、例えば、コンタクトホールを介してボトムゲートと接触する）。これは、対応したシングルゲート型ＴＦＴよりも高いオン電流および低いオフ電流と共に、さらに低い閾値電圧を与えるデュアルゲート型ＴＦＴを実現する。
【００１８】
電子装置は、液晶ディスプレイ、エレクトロルミネッセントディスプレイ、センサアレイ、または、データ記憶装置のようなアクティブマトリクス方式装置用のアクティブプレートを含む。アクティブプレートは、ロウ（行）およびカラム（列）に配置されたＴＦＴのアレイを含んでよい。このような目的のため、上記方法は、ロウの導体の組を形成するステップをさらに含み、各ロウの導体は同一行内の複数のゲートに接触する。これらは、ゲート層と基板との間に位置するように、ゲート層の前に形成してよい。或いは、これらのロウ導体は、ＴＦＴ上に形成され、コンタクトホールを介してそれぞれに対応したゲートと接触していてもよい。アクティブプレート内の各ロウ導体は、対応したロウ内のＴＦＴのゲートにアドレス信号を供給するアドレス導体として機能し得る。これらのロウ導体は、ドープトアモルファスシリコンゲート層により形成されたロウ導体をバックアップするために、独立に、若しくは、付加的に役立つ。
【００１９】
本発明の他の形態によれば、基板上のドープトアモルファスシリコンのゲートと、前記ゲートの上にあるゲート絶縁層と、前記ゲート絶縁層の上にあるポリシリコンアクティブ層と、を備えたボトムゲート型ＴＦＴを備えた電子装置が提供され、前記ポリシリコンアクティブ層はアニーリングされたアモルファスシリコン層を含む、電子装置が提供される。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して本発明の例を詳細に説明する。
【００２１】
添付図面は略図であり、その縮尺通りではないことに注意する必要がある。これらの図面中の部分の相対的な寸法および比率は、図面の明解さおよび利便性のためにサイズが拡大または縮小されて示されている。同じ参照番号は全図面を通じて同一若しくは類似の部品を示すために使用される。
【００２２】
図１に部分的に示されたアクティブプレート１０は、ロウおよびカラム状に配列されたＴＦＴ１２のアレイを含み、各ＴＦＴは、交差するロウ導体１４とカラム導体１６の組の交点に位置する。明解さのため４個のＴＦＴ１２だけが図示されているが、アクティブプレート１０は数百本のロウおよびカラムを備えている。アクティブプレートは、例えば、対応した表示画素のアレイを有するアクティブマトリクス方式表示装置のようなアクティブマトリクス方式装置の一部を構成し、この各表示画素はアクティブプレート１０のＴＦＴを伴っている。一例として、図１に示されたアクティブプレート１０は、液晶（ＬＣ）セルのアレイを有するアクティブマトリクス方式液晶ディスプレイ（ＡＭＬＣＤ）の一部を構成し、このＬＣ材料の層はアクティブプレート１０と共通電極を搭載するパッシブプレート（図示せず）との間に挟まれている。各セルには、アクティブプレート１０に搭載され、それぞれのＴＦＴ１２に接続された付随する画素電極１８を有する。このように、各ＬＣセルに印加される電圧、すなわち、各画素電極１８と共通電極との間に印加される電圧は、それに伴うＴＦＴ１２によって制御可能である。この回路の一般的な動作、および、表示画素が駆動される方式は、例えば、この点に関するさらなる情報のため参照される米国特許公開第５１３０８２９号に記載されているように、従来の手法に従う。
【００２３】
ＴＦＴ１２は電界効果トランジスタ（ＦＥＴ）であり、各ＴＦＴは、それに付随するカラム導体１６に接続されたソース領域２２と、付随する画素電極１８に接続されたドレイン領域２４と、付随するロウ導体１４に接続されたゲート２６と、ソース領域とドレイン領域との間に広がり、かつ、ゲート２６の上に重なるチャネルをもたらすポリシリコンアクティブ層２８と、を有する。
【００２４】
図１は本発明の２つの代替的な実施形態を例示するために非常に概略的な態様で記載されている。
【００２５】
図２Ａ−２Ｄは、本発明による方法によって製造された装置の第１の実施形態の種々の製造段階における図１のラインＩＩ−ＩＩに沿った断面図である。図３は、同じ装置のラインＩＩＩ−ＩＩＩに沿った断面図である。この回路は、例えば、ＣＶＤ法によって基板３０に堆積された種々の絶縁層、導電層および半導体層のこの堆積とフォトリソグラフィックによるパターニングとを含む従来の薄膜処理技術を用いて形成される。アレイ内のＴＦＴは、共通の堆積層を用いて同時に形成される。
【００２６】
図３をまず参照すると、金属ロウ導体１４の組は、例えば、アルミニウムの金属層を堆積し、パターニングすることによって基板３０上に形成される。基板３０は、ここでは、ガラスから成るが、ポリマ、紙または水晶のようなその他の絶縁材料を使用してもよい。金属またはシリコンのような非絶縁材料は、少なくともそれらの上面が絶縁性にされているならば、使用してもよい。
【００２７】
次に、図２Ａおよび図３を参照すると、ドープトアモルファスシリコンゲート層２６’は基板上に形成され、このゲート層は、滑らかな上面を有し、かつ、ゲート２６を決定する。ゲート２６は、各ＴＦＴに対して、ドープト（例えば、ｎ＋）アモルファスシリコンの層を、５ｎｍ〜１０ｎｍの厚さまで、基板３０の上と、金属ロウ導体１４および組内のその他のロウ導体１４の上に直接的に堆積することによって形成される。この層は、次に、それぞれの金属ロウ導体１４を覆う部分、および、それに付随するロウ導体から外向きに突出する一体的な拡張部の形態でゲート２６を設ける部分を残すようにパターニングされる。ゲート２６は、次に、例えば、ドライエッチプロセスを使用してテーパーエッチングされ、その結果として、ゲートは基板の方に向かうエッジが外方へ傾斜する。ゲートのテーパーをつけられたエッジと基板との間に形成される角度は１０度〜３０度である。これにより、上に重なる層の良好なカバレージが容易に実現される。
【００２８】
これに続いて、実質的に均一な厚さのゲート絶縁層３２が、図２Ｂに示されるように、ゲート２６の上に形成される。これは、薄い絶縁層を１ｎｍ〜４０ｎｍの範囲内の厚さまで、好ましくは、１ｎｍ〜５ｎｍの厚さまで、基板の表面全体に亘って堆積することにより行われる。ドープトアモルファスシリコンゲートの上面の滑らかさは、比較的薄いゲート絶縁層の使用を可能にする。ゲート絶縁層は、シリコン酸化物、シリコン窒化物、タンタル酸化物、アルミニウム酸化物、チタン酸化物、ハフニウム酸化物、ジルコニウム酸化物、または、高誘電率を有するその他の適切な材料を備えている。代替的に、ゲート絶縁層は、擬似二元合金、または、これらの材料のうちのいずれか２つ以上の組み合わせを備えている。
【００２９】
次に、真性（アンドープト）アモルファスシリコンアクティブ層２８’は、ゲート絶縁層３２の上に形成され、図２Ｃに示されるように、１０ｎｍ〜１００ｎｍ、好ましくは、約４０ｎｍの厚さまで基板３０の上にこの層を堆積することにより、ゲート２６の少なくとも一部の上に重畳する。各ＴＦＴのソースおよびドレイン領域２２および２４は、次に、例えば、マスク層を用いて、アモルファスシリコン層２８’のそれぞれの領域にドーピングすることによって形成される。アモルファスシリコンアクティブ層２８’は、次に、ポリシリコンアクティブ層２８を形成するためアニーリングされる。このようなポリシリコンを形成するためのアモルファスシリコンのアニーリングは周知であり、この点に関して従来の方法が使用可能である。典型的に、エネルギービーム１００は、アモルファスシリコン層２８’の表面を照射し、その層の厚み全体を加熱する。エネルギービーム１００は、エキシマレーザによって発生された紫外線波長のパルス状のレーザビームを含む。紫外線波長のパルス状のレーザビーム１００は、このパルス状のレーザエネルギーの吸収によって加熱されるとき、シリコン層２８’内のその吸収深さを制御可能であり、また、この層の溶融深さを制御可能であるという公知の効果を有する。有用なレーザ波長は、ＫｒＦレーザによる２４８ｎｍ、または、ＸｅＣｌレーザによる３０８ｎｍの波長、または、ＸｅＦレーザによる３５１ｎｍの波長である。
【００３０】
ゲート２６のドープトアモルファスシリコン材料は、アモルファスシリコン層２８’の融点と類似した融点を有する。したがって、溶融深さは、アモルファスシリコン層２８’のほぼ全部の厚さがゲート２６を溶融させることなく、すなわち、層間剥離の危険性を伴うことなく、溶融されるように選択される。冷却時に、アモルファスシリコン層２８’は、図２Ｄに２８で示されるように多結晶化し、典型的に、アモルファスシリコン膜がこの手法でレーザを使用して結晶化される場合のように、その上面は粗面化される。ポリシリコンアクティブ層２８は、次に、図２Ｄおよび図３に示されるように、ＴＦＴのアクティブ層アイランドを構成するＴＦＴの場所でゲート２６の上に広がるそれぞれの部分を残すためにパターニングされ、そのそれぞれはゲートの両側にソース領域２２およびドレイン領域２４を有する。
【００３１】
図４は、基板３０上のゲート層２６’、および、上記の方法を使用して堆積されアニーリングされたパターニング後ポリシリコン層２８の一部の非常に拡大された走査型電子顕微鏡（ＳＥＭ）の斜視画像を示す。ＳＥＭ像は表面トポグラフィだけを表していることがわかるであろう。暗い縞４２は、パターニング後アクティブアイランド２８を側面から見たところであり、層の相対的な厚さを示している。ゲート層２６’は、レーザアニーリングプロセスのコンディションに晒された後であっても、依然として滑らかであることがわかる。ポリシリコン層２８の粗い（上）表面も確認することができる。
【００３２】
アモルファスシリコン層２８’のアニーリングは、ゲート層の間接的な加熱による固相結晶化によって、少なくともゲート層２６’の上面領域を微結晶化させる。しかし、これは、ゲート２６の導電性を改善するために有用である。
【００３３】
ゲート層にアモルファスシリコンを使用することによって確実にされるゲート２６とゲート絶縁層３２との間の滑らかな界面によって、例えば、数ナノメートルの厚さのより薄いゲート絶縁層を使用可能となり、これにより、ＴＦＴの閾値電圧を低下させることができる。
【００３４】
比較的厚い絶縁層３４は、次に、基板全体の上に堆積される。これは、特に、完成した構造体内で、ロウ導体１４をカラム導体１６からそれらの交差する点において隔離するように作用する。コンタクトホール３６は、次に、各ＴＦＴ１２のポリシリコンアクティブアイランド２８のソースおよびドレイン領域２２および２４まで絶縁層３４内を下方へ形成される。これに続いて、金属膜、例えば、アルミニウムが基板の上に堆積され、金属カラム導体１６の組と画素電極１８の組の両方を形成するためパターニングされる。反射型ＡＭＬＣＤの場合、カラム導体１６および画素電極１８は、アルミニウムのような反射性材料で形成される。透過型ＡＭＬＣＤの場合、ＩＴＯのような透明導電性材料が使用される。各カラム導体１６は、それぞれのコンタクトホール３６を介して、同じカラム内のＴＦＴのソース領域２２と接触する。各画素電極１８は、それぞれのコンタクトホール３６を介して、そのそれぞれのＴＦＴのドレイン領域２４と接触する。これにより、アクティブマトリクス方式装置用のアクティブプレート１０のＴＦＴの製造が完了する。
【００３５】
図５は、本発明による方法によって製造された装置の第２の実施形態における図１のラインＩＩＩ−ＩＩＩに沿った断面図である。ゲート層２６’、ゲート絶縁層３２およびアモルファスシリコン層２８’の堆積およびパターニングは、上記の第１の実施形態における堆積およびパターニングと同じ方式で実行される。しかし、本実施形態では、アモルファスシリコン層２８’は、アニーリングプロセスの前にアイランドにパターニングされる。
【００３６】
図５を参照すると、アモルファスシリコン層２８’は、ＴＦＴの各場所でゲート２６の上に広がるＴＦＴのアクティブアイランドを構成するそれぞれの部分を残すようにパターニングされる。これに続いて、第１の実施形態における１００に対応するイオンビームが基板の方へ向けられる。第１の実施形態の場合と同様に、エネルギービームは、好ましくは、レーザビームである。ゲート材料は、アモルファスシリコンアイランド２８’のそれぞれの融点と類似した融点を有する。したがって、溶融深さは、好ましくは、各アモルファスシリコンアイランド２８’のほぼ全体の厚さがゲート２６を溶融することなしに溶融されるように選択される。上記のように、冷却時、シリコンアイランド２８は、この場合には粗面化された上面を有する多結晶になる。しかし、アニーリングプロセスは、アモルファスシリコンアクティブ層（アイランド）によって覆われていないゲート層２６’の部分を多結晶化する。したがって、ポリシリコンアイランド２８の上面、および、ゲート層の露出したエリアは、レーザアニーリングによって粗面化される。金属ロウ導体１４の表面も、また、レーザからの熱によって変形する。図５に示されるように、これは、これらのロウ導体の機能にあまり影響を与えない。図６は、アモルファスシリコン層２８’がアニーリングプロセスの前にパターニングされた装置の非常に拡大された部分的なＳＥＭの斜視画像を表す。図４の場合と同様に、ゲート層２６’の一部およびその上に重なるポリシリコンアイランド２８を確認することができる。しかし、本例では、ゲート層２６’の露出した部分は部分的に多結晶であり、粗面化された表面が６２に現れている。ポリシリコンアイランド２８の下にあるゲート２６（図６では見えない）はアモルファスのままであり、または、少なくとも部分的に微結晶化し、表面は滑らかである。
【００３７】
図５を再度参照すると、アニーリングプロセスの後に、比較的厚い絶縁層３４が基板全体の上に堆積されている。これは、完成した構造体においてロウ導体１４をカラム導体１６から分離するために役立つ。第１の実施形態と同様に、コンタクトホール３６が次に、各ＴＦＴ１２のポリシリコンアクティブアイランド２８のソースおよびドレイン領域まで絶縁層３４内に下方へ形成される。
【００３８】
第１の実施形態で形成されたものに加えて、コンタクトホール３７がそれぞれのゲート２６に接触するように各ＴＦＴのゲート層２６’まで下方に向かって形成される。例えば、アルミニウムまたはＩＴＯから成る導電性膜は、次に、各ＴＦＴのカラム導体１６、画素電極１８および上部ゲート５６を形成するために、堆積され、パターニングされる。トップゲート５６は、少なくともポリシリコンアクティブ層２８およびボトムゲート２６の一部分の上に重なり、絶縁層３４はこの第２のゲートのためのゲート絶縁層として役立つ。
【００３９】
トップゲート５６は、カラム導体１６と同じ堆積層から形成することができるので、第１の実施形態と比較したときに、余分な堆積ステップは無い。トップゲートはコンタクトホール３７を介してボトムゲートと接触する。これにより、ロウおよびカラム状に配列されたデュアルゲート型ＴＦＴのアレイを有するアクティブプレート１０が得られる。この付加的なゲートを各ＴＦＴに含めることにより、装置の動作特性が改善される。
【００４０】
ゲート層２６’は、上記の２つの実施形態では金属ロウ導体１４の上に重なるが、このことは不可欠ではない。その代わりに、ゲート層２６’は、単に、金属ロウ導体１４の上に広がり、かつ金属ロウ導体１４と接触するゲート２６を備えてもよい。或いは、金属ロウ導体の組は、ＴＦＴの完成後にアクティブプレートの一番上に形成し、カラム導体１６および画素電極１８から絶縁させ、さらなる一連のコンタクトホールを介してそれぞれのロウにおいて複数のゲート２６と接触させてもよい。
【００４１】
図７は、本発明による方法によって製造されたアクティブマトリクス方式液晶ディスプレイ（ＡＭＬＣＤ）装置の簡略化された概略回路図である。この装置は、本発明により製造され、ロウおよびカラム状に配列されたボトムゲート型ＴＦＴ１２のアレイを有するアクティブプレート１０を含む。アクティブプレートは、また、ロウ導体１４およびカラム導体１６と画素電極１８を搭載し、それらのそれぞれは付随するＴＦＴ１２に接続されている。液晶（ＬＣ）材料の層は、アクティブプレート１０と、ＴＦＴのアレイに対応した表示画素のアレイを形成するパッシブプレート７０との間に挟まれている。画素電極１８はＬＣ層に隣接したアクティブプレートの表面に搭載される。パッシブプレートは、絶縁基板を含み、ＬＣ層に隣接したその内面に透明な導電層、例えば、ＩＴＯを搭載し、この導電層は、ＬＣセル７２のアレイのエリアに対応した表示エリアの上に連続的に広がり、表示画素のための共通電極としての機能を果たす。各画素は、ロウアドレス回路７４およびカラムアドレス回路７６によって、それぞれロウ導体１４およびカラム導体１６を介して、アドレス指定される。アドレス回路は、図７に示されるようにアクティブプレート１０から離れた場所に置かれてもよく、または、基板３０に集積化されてもよく、画素アレイのＴＦＴに類似したＴＦＴにより形成され、同時に製作され得る。
【００４２】
上記の実施形態はＡＭＬＣＤに関連して記載されているが、本発明は、エレクトロルルミネッセンスディスプレイ、電気泳動ディスプレイ、および、エレクトロクロミックディスプレイのような他のアクティブマトリクス方式表示装置に同様に適用可能である。本発明は、センサアレイ装置のようなその他の種類のアクティブマトリクス方式アレイ装置にも適用可能である。このセンサアレイ装置では、マトリクス検出素子が、例えば、画像検出アレイ装置における光学検出素子、または、タッチ若しくは指紋検出アレイ装置における圧力若しくは容量性検出素子を備え、尚且つ、検出素子のマトリクスアレイがＴＦＴとロウ導体およびカラム導体の組とによって同様にアドレス指定される。
【００４３】
以上の開示内容を読むことにより、その他の変形が当業者に明らかになるであろう。このような変形は、ボトムゲート型ＴＦＴとそれらのコンポーネント部品を含む電子装置の分野において既に公知であるその他の特徴および上記の特徴の代わりに、または、上記の特徴に加えて使用されるその他の特徴をも含む。
【図面の簡単な説明】
【００４４】
【図１】本発明による方法によって製造されたアクティブマトリクス方式装置のアクティブプレートの一実施形態の部分的な概略平面図である。
【図２】本発明による方法によって製造された装置の第１の実施形態の種々の製造段階での図１のラインＩＩ−ＩＩにおける断面図である。
【図３】本発明による方法によって製造された装置の第１の実施形態の図１のラインＩＩＩ−ＩＩＩにおける断面図である。
【図４】本発明による方法によって製造された装置の第１の実施形態を部分的に非常に拡大した走査型電子顕微鏡（ＳＥＭ）の斜視画像を示す図である。
【図５】本発明による方法によって製造された装置の第２の実施形態の図１のラインＩＩＩ−ＩＩＩにおける断面図である。
【図６】本発明による方法によって製造された装置の第２の実施形態を部分的に非常に拡大したＳＥＭの斜視画像を示す図である。
【図７】本発明による方法によって製造されたアクティブマトリクス方式液晶表示装置の簡略化された回路図である。
【図１】
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【図３】
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【図５】
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【図４】
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【図６】
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【図７】
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【国際調査報告】
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