(57)【要約】本発明は、出力発振信号からもたらされるフィードバック信号の周波数及び入力基準信号の周波数が所定のレートで分周され、それによってＰＬＬ回路の位相検出手段（１）における周波数が低減される位相ロックループ（ＰＬＬ）回路及び当該ＰＬＬ回路を制御するための方法に関する。分周ステップは、ＰＬＬ回路の位相ロックされた状態の検出に応答して抑止される。このように位相ロックが達成された後に、比較周波数を低減させるために追加される更なる基準分周器（６）がループから除去され、それによってループ内の分周比の減少及びループ帯域の増大が可能になる。
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【特許請求の範囲】
【請求項１】
入力基準信号に同期して発振信号を生成するための位相ロックループ回路であって、
ａ）前記入力基準信号からもたらされる第一の信号と前記発振信号からもたらされる第二の信号との間の位相差を検出すると共に、前記位相差に対応する制御信号を生成するための位相検出手段と、
ｂ）前記制御信号に基づいて前記発振信号の前記周波数を制御するための周波数制御手段と、
ｃ）前記発振信号からもたらされるフィードバック信号及び前記入力基準信号の前記周波数を所定のレートで分周して、前記第一及び第二の信号を各々生成するための周波数分周手段と、
ｄ）前記位相ロックループ回路が位相ロックされた状態に達したときに前記周波数分周手段の前記動作を抑止するための抑止手段と
を有する位相ロックループ回路。
【請求項２】
前記位相ロックされた状態を検出すると共に抑止制御信号を前記抑止手段に供給するためのロック検出手段を更に有する請求項１に記載の回路。
【請求項３】
同期動作の開始後に所定の期間周期をカウントし、前記所定の期間周期が経過したときに抑止制御信号を前記抑止手段に供給するためのタイマ手段を更に有する請求項１に記載の回路。  
【請求項４】
前記抑止手段が、前記抑止制御信号に応答して前記周波数分周手段と前記位相検出手段との間の接続部を開けるためのスイッチング手段を有する請求項２又は３に記載の回路。
【請求項５】
前記スイッチング手段は、前記周波数分周手段と前記位相検出手段との間の前記接続部が開かれているとき、前記入力基準信号及び前記フィードバック信号を直接前記位相検出手段に供給するための各々のバイパス接続部を閉じるように構成される請求項４に記載の回路。
【請求項６】
前記抑止制御信号は前記接続部を開くための第一の制御信号及び前記バイパス接続部を閉じるための第二の制御信号を有する請求項２乃至５の何れか一項に記載の回路。
【請求項７】
前記スイッチング手段は前記周波数分周手段の前記分周動作に同期して前記スイッチングを行うように構成される請求項４乃至６の何れか一項に記載の回路。
【請求項８】
前記位相検出手段は位相及び周波数検出器である請求項１乃至７の何れか一項に記載の回路。  
【請求項９】
位相ロックループ回路を制御する方法であって、
ａ）前記位相ロックループ回路の出力発振信号からもたらされるフィードバック信号の前記周波数及び前記位相ロックループ回路の入力基準信号の前記周波数を所定のレートで分周するステップと、
ｂ）前記分周された入力基準信号及び前記分周されたフィードバック信号を前記位相ロックループ回路の位相検出手段に供給するステップと、
ｃ）前記位相ロックループ回路の位相ロックされた状態の検出に応答して前記分周ステップを抑止するステップと
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力基準（レファレンス）信号（ｉｎｐｕｔ  ｒｅｆｅｒｅｎｃｅ  ｓｉｇｎａｌ）に同期して発振信号を生成するための位相ロックループ（ＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ−ｌｏｏｐ））回路、特にトライステート位相周波数検出器（ＰＦＤ）を内蔵するＰＬＬアーキテクチャに関する。
【背景技術】
【０００２】
ＰＬＬは、マイクロプロセッサにおけるクロック信号及び通信システムにおけるローカル発振信号等のような基準周波数信号のための発生器（ジェネレータ（ｇｅｎｅｒａｔｏｒ））として広く使用されている。
【０００３】
標準整数ＮＰＬＬアーキテクチャ（Ｓｔａｎｄａｒｄ  Ｉｎｔｅｇｅｒ−Ｎ  ＰＬＬ  ａｒｃｈｉｔｅｃｔｕｒｅ）はしばしば、周波数弁別（ｆｒｅｑｕｅｎｃｙ  ｄｉｓｃｒｉｍｉｎａｔｉｏｎ）を行い得る利点、他の検出器と比較してわずかな基準（参照）限界（ｒｅｆｅｒｅｎｃｅ  ｂｒｅａｋｔｈｒｏｕｇｈ）しかもたらし得ない利点、及びエッジトリガされ得る利点をもたらすトライステートＰＦＤを内蔵している。これにより、位相検出動作が検出器入力部における信号のデューティサイクルから独立させられる。
【０００４】
Ｍ．Ｓｏｙｕｅｒ氏及びＲ．ｍｅｙｅｒ氏による“従来の位相周波数検出器の周波数限界（Ｆｒｅｑｕｅｎｃｙ  Ｌｉｍｉｔａｔｉｏｎｓ  ｏｆ  ａ  Ｃｏｎｖｅｎｔｉｏｎａｌ  Ｐｈａｓｅ−Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ）”（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  ｖｏｌ．２５，１０１９乃至１０２２頁，１９９０年８月）において、従来のＰＦＤは、周波数弁別が可能である基準周波数（ｒｅｆｅｒｅｎｃｅ  ｆｒｅｑｕｅｎｃｙ）の上限を有することが実証されている。当該上限は、以下の等式によってＰＦＤのリセット期間に直接関係付けられている。
【０００５】
ｆｍａｘ＝１／（２ΔＲ）
ここで、ΔＲはＰＦＤのリセット期間であり、内部フロップをリセットするために必要とされる期間に対応すると共に、フリップフロップ内部の伝搬遅延期間（ｐｒｏｐａｇａｔｉｏｎ  ｔｉｍｅ）及び論理ゲートの内部遅延を含んでいる。
【０００６】
従って、位相ロックがまだ達成されていないＰＬＬの立上りプロシージャ（ｓｔａｒｔ−ｕｐ  ｐｒｏｃｅｄｕｒｅ  ｏｆ  ＰＬＬ）の間、ｆｍａｘよりも高い周波数が、誤った動作周波数における固定周波数ロック（ｐｅｒｍａｎｅｎｔ  ｆｒｅｑｕｅｎｃｙ  ｌｏｃｋ）をもたらし得る。
【０００７】
ｆｍａｘよりも高い基準クロックが必要とされる場合、周波数弁別を行い得る、ループに対してもたらされる基本的に二つの解決策が存在する。すなわち、
【０００８】
１．ＰＦＤのリセット期間を減少させ、それ故にｆｍａｘを増大させる。しかしながら、この選択肢は、ＰＬＬが実現される技術の実現性によって制限される。
【０００９】
２．ＰＦＤの入力部における基準信号の周期を増大させる。すなわち比較周波数を減少させる。このことは、基準周波数をあるファクタＭで分周して下げるために周波数分周器（ｆｒｅｑｕｅｎｃｙ  ｄｉｖｉｄｅｒ）（基準分周器）を備えるＰＦＤを優先させることによって容易に実現され得る。この場合ループ内部の周波数分周器（メイン分周器）の分周比は、ある一定の出力周波数を保持するように同じファクタＭで逓倍（ｍｕｌｔｉｐｌｙ）される必要があることも注意される。
【００１０】
第二の解決策は、実際よく使用される代案である。図１は、第二の解決策が実現されるＰＬＬ回路の基本的なブロック図を示している。図１によればＰＬＬは、ＰＦＤ１、チャージポンプ回路２、ローパスフィルタ３、電圧制御発振器（ＶＣＯ）４、及び周波数分周器５を含んでいる。更に基準分周器６が、入力基準信号からもたらされる、比較された周波数を減少させるＰＦＤ１の入力部と、周波数分周器５を介して出力端子からループバックされるフィードバック信号部との両方において設けられる。
【００１１】
動作中、ＰＦＤ１は、ＰＦＤ１の入力部における比較された信号間の位相差に基づいてチャージポンプ回路２に位相差信号を供給する。チャージポンプ回路２は位相差信号を、比較された信号間の位相差に比例するレベル変化を示す誤差信号（ｅｒｒｏｒ  ｓｉｇｎａｌ）に変換する。誤差信号はそれから、ＶＣＯ４に供給される制御信号を生成するためにローパスフィルタ３によって平滑化（ｓｍｏｏｔｈ）される。ＶＣＯ４は、制御信号の電圧レベルに基づいて制御される発振周波数を有する出力クロックを生成する。周波数分周器５は、所定の分周比Ｎで出力クロックを分周することによって分周信号（ｄｉｖｉｄｅｄ  ｓｉｇｎａｌ）を生成する。それによって当該分周器の出力はＰＦＤ１に供給される。回路全体が動作の安定状態又はロックされた状態、すなわち同期移行期間（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  ｔｒａｎｓｆｅｒ  ｐｅｒｉｏｄ）後に同期された状態に達したとき、ＰＦＤ１の他の入力部にループバックされる分周信号と入力基準信号との位相及び周波数は互いに一致する。従って、ＶＣＯ４から供給される出力クロックは、分周比Ｎで入力基準信号を逓倍（ｍｕｌｔｉｐｌｙ）することによって得られる信号に対応する。
【００１２】
上記同期移行期間は、同期のためにロックされた状態にＰＬＬを移行するために必要とされる過渡期間（ｔｒａｎｓｉｅｎｔ  ｐｅｒｉｏｄ）に対応しており、周波数同期期間と称される引き込み期間（ｐｕｌｌ−ｉｎ  ｐｅｒｉｏｄ）と、位相同期期間と称されるロックイン期間（ｌｏｃｋｅｄ−ｉｎ  ｐｅｒｉｏｄ）との合計によって決定される。
【００１３】
しかしながら、図１に示されているＰＬＬ装置は以下の不利点を有している。
【００１４】
ループ内の基準分周器６によって達成される、増大させられた分周比は、ＰＦＤ１と、チャージポンプ回路２と、周波数分周器５及び６とからループへの位相雑音寄与を増大させる。更に最大帯域は、多なかれ少なかれ比較された基準周波数に比例しているという事実のために、ファクタＭで基準周波数を減少させることは、最大ループ帯域（ｌｏｏｐ  ｂａｎｄｗｉｄｔｈ）が同じファクタＭによってスケーリングされることを意味する。このことは、ループが安定化（ｓｅｔｔｌｅ）される期間、すなわち同期移行期間又は安定化期間が増大させられることを意味する。
【００１５】
更なる不利点として、より小さなループ帯域はＶＣＯ４及びローパスフィルタ３によってもたらされるジッタのために出力信号を劣化させ得る。基準分周比Ｍが例えば２に等しい場合、最大ループ帯域は、基準分周器６がない場合に可能となる値の２倍低くなる。このことは、ローパスフィルタ３にもたらされるループフィルタ抵抗の熱雑音及びＶＣＯ４の位相雑音による出力ジッタ変動は、分周器がない場合と比べて約２倍高くなることを意味する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
それ故に本発明の目的は、上記不利点をもたらすことなくＰＦＤの最大許容周波数よりも高い基準クロックが使用され得るＰＬＬ回路及び当該ＰＬＬ回路を制御するための方法を提供することにある。
【課題を解決するための手段】
【００１７】
当該目的は、請求項１に記載のＰＬＬ回路及び請求項８に記載の制御方法によって達成される。
【００１８】
従って追加の分周器は、ＰＬＬが位相ロック（ｐｈａｓｅ−ｌｏｃｋ）を達成する前に位相検出手段の周波数弁別を可能にするためにのみもたらされる。それによって、従来技術の欠点を回避する簡単な解決策がもたらされる。周波数分周手段は、抑止手段（ｉｎｈｉｂｉｔｉｎｇ  ｍｅａｎｓ）を使用してループから除去されるという事実のために、位相ロックが達成された後にループ帯域の増大及び分周比の減少はもたらされ得る。それから周波数弁別に対する必要性はもたらされることなく、位相検出手段の機能部のみが位相ロックを保持すべきである。このことは、位相検出手段のリセット期間が基準信号の周期の半分の期間よりもやや長くなることは許容されることを意味する。それ故に所与の位相検出手段の最大動作周波数は、知られている第二の解決策の欠点がもたらされることなく拡大される。
【００１９】
位相ロックが達成された後に追加の分周器を除去する更なる利点は、クローズイン（引き込み）位相雑音（ｃｌｏｓｅ−ｉｎ  ｐｈａｓｅ  ｎｏｉｓｅ）電力密度がファクタＭ２で降下する一方、増大されたループ帯域がＶＣＯ及びループフィルタジッタのより効果的な抑圧をもたらすことにある。
【００２０】
好ましくはロック検出手段が、位相ロック状態を検出すると共に抑止手段に抑止制御信号を供給するためにもたらされる。
【００２１】
更に抑止手段は、周波数分周手段と位相検出手段との間の接続部を開けるためのスイッチング手段を有していてもよい。この場合スイッチング手段は、周波数分周手段と位相検出手段との間の接続部が開かれているとき、入力基準信号及びフィードバック信号を直接位相検出手段に供給するための各々のバイパス接続部を閉じるように構成されていてもよい。抑止制御信号は前記接続部を開くための第一の制御信号及び前記バイパス接続部を閉じるための第二の制御信号を有していてもよい。スイッチング手段は好ましくは周波数分周手段の分周動作に同期してスイッチングを行うように構成されていてもよい。
【００２２】
更に有利な展開が従属請求項からもたらされ得る。
【００２３】
以下、本発明は添付図面に関連して好ましい実施例に基づいてより詳細に記載されるであろう。
【発明を実施するための最良の形態】
【００２４】
好ましい実施例が、この場合図３に示されているようなトライステートＰＦＤ１を内蔵する整数ＮＰＬＬアーキテクチャに基づいて記載されるであろう。
【００２５】
図３によれば、基準分周器６をバイパスするために設けられているバイパス接続部を閉じるためのスイッチＳ１及びＳ４と、基準分周器６とＰＦＤ１の入力端子Ａ及びＦの各々との間の接続部を開くか、又は閉じるためのスイッチＳ２及びＳ３とを有するスイッチング構成体がもたらされている。スイッチＳ１乃至Ｓ４のスイッチング動作は、ロック検出回路７によって生成される制御信号ＬＯＣＫ及び反転制御信号
【数１】
2005516520.tif 000003
によって制御される。制御信号ＬＯＣＫと
【数２】
2005516520.tif 000004
とは逆の論理状態であるという事実のために、スイッチＳ２及びＳ３が開かれるときスイッチＳ１及びＳ４は閉じられ、スイッチＳ２及びＳ３が閉じられるときスイッチＳ１及びＳ４は開かれる。従ってスイッチング構成体は、ロック検出回路７によって生成される制御信号ＬＯＣＫ及び
【数３】
2005516520.tif 000005
に応答して基準分周器６の周波数分周動作を抑止するように制御され得る。
【００２６】
ロック検出回路７はＰＦＤ１の出力端子ｕｐ及びｄｎに接続されている。
【００２７】
図２は、各々論理出力信号ｕｐ及びｄｎをそれぞれ出力するための二つのＤ−フリップフロップ（Ｄ−Ｆｌｉｐ−Ｆｌｏｐｓ）１１及び１２から構成されるＰＦＤ１の概略的な回路図を示している。Ｄ−フリップフロップ１１及び１２の入力端子Ｄはハイ論理レベル（ｈｉｇｈ  ｌｏｇｉｃａｌ  ｌｅｖｅｌ）“１”にセットされ、ＰＦＤ１の入力端子Ａ及びＦはＤ−フリップフロップ１１及び１２のエッジトリガクロック入力端子に接続される。トライステート出力段１３は、ＰＦＤ１の各々の出力端子ｕｐ及びｄｎに接続される自身の入力端子を有すると共にＤ−フリップフロップ１１と１２との両方のリセット端子に接続される自身の出力端子を有する論理積ゲート（ＡＮＤ−ｇａｔｅ）によってもたらされる。前記回路は基本的に、入力端子Ａにおける信号が、各々のＤ−フリップフロップ１１に対応する出力端子ｕｐにおいて信号又はアップカウント（ｕｐ−ｃｏｕｎｔ）をもたらすと共に、ＰＦＤ１の他の入力端子Ｆにおける信号が、他のＤ−フリップフロップ１２の対応する出力端子ｄｎにおいてダウンカウント（ｄｏｗｎ−ｃｏｕｎｔ）をもたらすアップダウンカウンタ（ｕｐ−ｄｏｗｎ  ｃｏｕｎｔｅｒ）として機能する。従って、ＰＦＤ１の入力端子ＡとＦとにおける周波数は等しいが、端子Ａにおける信号の位相が端子Ｆにおける信号の位相よりも進んでいる（ｌｅａｄ）とき、入力端子Ａに対応するＤ−フリップフロップ１１の出力信号は“オン”に保持されるか、又は位相差に対応する期間の間、ハイ論理レベル“１”で保持される。入力端子Ａにおける信号の位相が入力端子Ｆにおける信号の位相よりも遅れている（ｌａｇ）とき、他の出力端子ｄｎは“オン”に保持されるか、又はハイ論理レベル“１”で保持される。
【００２８】
ＰＦＤ１の入力端子Ａ及びＦのうちの一つの周波数が他方の周波数よりも高いとき、各々の出力端子はほとんどの入力信号サイクル期間の間、“オン”に保持され、当該サイクルの残りの期間の間、ｕｐとｄｎとの両方の出力は“オフ”、すなわち高インピダンス状態（ｈｉｇｈ  ｉｍｐｅｄａｎｃｅ  ｓｔａｔｅ）になる。その後、ローパスフィルタ３における出力電圧は、ＰＦＤ１の入力信号が位相と周波数との両方において等しくなるまで変化する。この安定点において、ローパスフィルタ３の出力部における電圧は一定に保持される。
【００２９】
図４は、入力端子Ａ及びＦ、並びに出力端子ｕｐ及びｄｎにおける信号を単一の信号に組み合わせている、対応する出力信号部における各々の波形を示している。ここで、正のパルスは出力端子ｕｐにおけるハイ論理レベルを示しており、負のパルスは出力端子ｄｎにおけるハイ論理レベルを示している。図４から推論され得るように、端子Ａにおける信号の位相が進んでいるとき正のパルス（ｕｐ信号のパルス）が得られる一方、端子Ｆにおける信号の位相が進んでいるとき負のパルス（ｄｎ信号のパルス）が得られる。
【００３０】
図３に示されているチャージポンプ回路２は、一定の振幅の電流パルスであってもよいと共に、端子ｕｐ及びｄｎにおける異なる出力信号によってもたらされる位相誤差に比例するパルス幅を備える誤差信号を生成するように構成される。すなわちチャージポンプ回路２の出力ラインは、出力端子ｕｐにおいてハイレベルの間に充電（ｃｈａｒｇｅ）され、出力端子ｄｎにおいてハイレベルの間に放電（ｄｉｓｃｈａｒｇｅ）される。従って回路２からの電荷により、端子ｕｐ及びｄｎにおける位相差出力信号が、ＰＦＤ１の入力端子Ａ及びＦにおける、比較された信号の間の位相差に基づく電圧レベルを有する誤差信号に変換される。
【００３１】
図３に示されているローパスフィルタ３は、チャージポンプ回路２からの誤差信号出力を平滑化することによって制御信号を生成するための抵抗及びコンデンサ構成体を有していてもよい。ＶＣＯ４はそれから制御信号によって制御される発振周波数を有する出力クロックを生成する。周波数分周器５は、ＶＣＯ４の出力クロックを分周して、基準分周器６のうちの上側に供給される入力基準信号の周波数と等しい周波数を有するフィードバック信号を生成する。
【００３２】
更にロック検出回路７は、ＰＦＤ１の比較された入力信号の間のわずかな位相誤差を検出することによってＰＬＬの安定状態（ｓｔｅａｄｙ  ｓｔａｔｅ）又はロック状態（ｌｏｃｋ  ｓｔａｔｅ）を判断するように構成される。ロックされた状態に保持されるために、ＰＬＬ回路はいくつかの微調整（ｓｍａｌｌ  ａｄｊｕｓｔｍｅｎｔ）を必要とする。変化量は、通常数ナノ秒（ｎｓ）オーダのバックラッシュ期間（ｂａｃｋ−ｌａｓｈ  ｔｉｍｅ）及びループパラメータに依存している。ＰＬＬ回路がロック状態になっている場合、ＰＦＤ１の出力端子ｕｐ及びｄｎにおいてほんのわずかなパルスしか出力されないであろう。
【００３３】
図５は、ロック検出回路７の実現例の概略的なブロック図を示している。図５によれば、端子ｕｐ及びｄｎにおける位相差出力信号は、両方の入力信号が論理ローレベル“０”になっている場合、ハイレベル出力信号を生成するように構成される論理和ゲート（ＮＯＲ  ｇａｔｅ）７１で組み合わされる。ＰＦＤ１の端子ｕｐ及びｄｎから供給される入力信号のうちの少なくとも一つがハイレベルになっている場合、論理和ゲート７１の出力部はローレベルにスイッチされるであろう。従ってロックされた状態において、論理和ゲート７１の出力信号は主にハイレベル状態になっており、位相誤差を示す短いパルスの間にローレベル状態に変化する。これらのパルスは、ローパスフィルタ７２、すなわちＲＣネットワーク等によってフィルタリングされ、シュミットトリガ（Ｓｃｈｍｉｔｔ  ｔｒｉｇｇｅｒ）回路７３が安定した状態レベルを生成する。ここで、ハイ論理レベルはロックされた状態を示しており、パルス出力はロックのはずれた状態（ｏｕｔ−ｏｆ−ｌｏｃｋ  ｓｔａｔｅ）を示している。
【００３４】
シュミットトリガ回路７３の出力信号は、制御信号ＬＯＣＫ及び
【数４】
2005516520.tif 000006
を生成する単安定フリップフロップ（ｍｏｎｏｓｔａｂｌｅ  ｆｌｉｐ−ｆｌｏｐ）７４のトリガ入力部に供給される。ＰＬＬのロックされた状態の間、出力パルスはシュミットトリガ回路７３において全く生成されず、単安定フリップフロップ７４は、自身の非反転Ｑ出力部においてローレベル状態を保持すると共に自身の反転
【数５】
2005516520.tif 000007
出力部においてハイレベル状態を保持する。従って
【数６】
2005516520.tif 000008
出力部は制御信号ＬＯＣＫを生成するために使用され得る。一方、ＰＬＬ回路のロックのはずれた状態において、パルスはシュミットトリガ回路７３の出力部において生成される。当該シュミットトリガ回路は、単安定フリップフロップ７４の固有期間周期（ｉｎｈｅｒｅｎｔ  ｔｉｍｅ  ｐｅｒｉｏｄ）がシュミットトリガ回路７３の出力信号の最大パルス周期よりも長い値にセットされる場合、自身のＱ出力部をハイ状態に保持するために単安定フリップフロップ７４を継続的に再トリガ（ｒｅｔｒｉｇｇｅｒ）する。従って単安定フリップフロップ７４のＱ出力部は、制御信号
【数７】
2005516520.tif 000009
を生成するために使用され得る。
【００３５】
このように、図１に示されている従来のＰＬＬ回路の最初に記載されている欠点を回避するための簡単な解決策がもたらされている。要するに、位相（及び周波数）ロックが達成されてからしばらくの後、ＰＦＤ１の入力部における基準周波数を低減させるために追加されている二つの追加の基準分周器６は、スイッチＳ１乃至Ｓ４を使用してＰＬＬループから除去される。それによって、ループ帯域の増大及び全分周比の低減が可能となる。位相ロックが達せられた後、周波数弁別が必要とされることなく、ＰＦＤ１の機能部のみが位相ロックを保持する。このことは、ＰＦＤ１のリセット期間が基準信号の周期の半分よりもいくらか長くなることは許容されることを意味する。それ故にＰＦＤ１の最大動作周波数は、図１に示されている従来のＰＬＬ回路の欠点がもたらされることなく拡大され得る。
【００３６】
追加の基準分周器６“実行中（オン・ザ・ラン（ｏｎ−ｔｈｅ−ｒｕｎ））”の除去又は抑止は、ループをロックのはずれた状態にし得る位相障害（ｐｈａｓｅ  ｄｉｓｔｕｒｂａｎｃｅ）がループにおいて防止される態様で行われなければならないことは注意される。このことは、スイッチＳ１乃至Ｓ４のタイミングを基準分周器６の分周状態（ｄｉｖｉｄｉｎｇ  ｓｔａｔｕｓ）に関連付けることによって達成され得るので、スイッチングは、基準分周器６の出力信号のアクティブエッジがＰＦＤ１のエッジトリガ入力端子Ａ及びＦに達した直後にもたらされるようなタイミングでされ得る。更にＰＦＤ１の入力端子Ａ及びＦにおけるスイッチング雑音は、対応する回路設計事項によって防止されるべきである。
【００３７】
本発明は、非常に高い基準周波数を備える広帯域（ｂｒｏａｄｂａｎｄ）ＰＬＬが使用され得るシステム、例えば光ネットワーク（ｏｐｔｉｃａｌ  ｎｅｔｗｏｒｋ）のためのクロック変換回路（ｃｌｏｃｋ  ｃｏｎｖｅｒｓｉｏｎ  ｃｉｒｃｕｉｔ）において特に有用となる。この場合、ＰＦＤ１は６２５ＭＨｚの基準周波数で周波数を弁別するように設計され得ると共に、２．５ＧＨｚの基準周波数における動作が必要とされ得る場合、“位相弁別のみ”に対して使用され得る。
【００３８】
本発明が、上記好ましい実施例との組み合わせで記載されている特定の回路に限定されないことは注意される。ＰＬＬのロックされた状態を示す制御信号を生成するように構成される何れの種類のロック検出回路も使用され得る。同期動作の開始後に所定の期間周期、例えば１秒をカウントし、それから所定の期間周期が経過した後に基準分周器６の周波数分周動作を抑止させるために抑止手段、例えばスイッチＳ１乃至Ｓ４を活性化させる簡単なタイマ回路によってロック検出回路は更に置換されてもよい。所定の期間周期は、ＰＬＬが位相ロック状態に達したことを保証するのに十分大きな値にセットされなければならない。ロック検出回路７又はタイマ回路からもたらされる制御信号に応答して基準分周器６の機能を抑止するのに適している何れの種類の抑止手段も実現され得る。このように本発明は請求項の範囲内で変化されてもよい。
【図面の簡単な説明】
【００３９】
【図１】基準分周器を備える従来のＰＬＬアーキテクチャの概略的なブロック図を示す。
【図２】好ましい実施例によるＰＬＬ回路において使用されるＰＦＤの概略的な回路図を示す。
【図３】好ましい実施例によるＰＬＬ回路を示す。
【図４】図２に示されているＰＦＤの入力及び出力信号を示す信号図を示す。
【図５】好ましい実施例によるＰＬＬ回路において使用されるロック検出回路の基本ブロック図を示す。
【図１】
2005516520.tif 000010
【図２】
2005516520.tif 000011
【図３】
2005516520.tif 000012
【図４】
2005516520.tif 000013
【図５】
2005516520.tif 000014
【国際調査報告】
2005516520.tif 000015
2005516520.tif 000016
2005516520.tif 000017