(57)【要約】【課題】ドープカラムを含む高電圧電力ＭＯＳＦＥＴを提供する。【解決手段】電力半導体装置は、第１の導電型の基板（５０２）と、基板上に配置される電圧維持領域とを含む。電圧維持領域は、第１の導電型のエピタキシャル層（５０１）、および、エピタキシャル層に位置する少なくとも１つのトレンチ（５２０）を含む。第２の導電型のドーパントを有する少なくとも１つのドープカラム（５４０）は、トレンチの側壁に隣接するエピタキシャル層に位置する。カラムは、互いに対して垂直方向に配置され、互いに対して拡散される複数のドープ層（５２８、５３０、５３２、５３４）より形成される。充填材料が供給され、トレンチが略充填される。接合を間に定めるよう第２の導電型の少なくとも１つの領域が電圧維持領域上に形成される。
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【特許請求の範囲】
【請求項１】
電力半導体装置を形成する方法であって、
Ａ．第１または第２の導電型の基板を用意する工程と；
Ｂ．
１．前記基板上に第１の導電型を有するエピタキシャル層を堆積し、
２．前記エピタキシャル層に少なくとも１つのトレンチを形成し、
３．前記トレンチの壁に沿ってバリア材料を堆積し、
４．前記バリア材料を通って前記トレンチの底部に隣接し、且つ、下にある前記エピタキシャル層の部分に第２の導電型のドーパントを注入し、
５．前記ドーパントを拡散して、前記エピタキシャル層に第１のドープ層を形成し、
６．少なくとも前記トレンチの前記底部から前記バリア材料を除去し、
７．前記第１のドープ層を通って前記トレンチをエッチングし、前記（Ｂ．３）から（Ｂ．６）を繰り返して前記第１のドープ層の垂直方向に下の位置に第２のドープ層を形成し、
８．前記トレンチに充填材料を堆積し前記トレンチを略充填し、
９．前記ドーパントを前記第１および前記第２のドープ層に拡散し、前記第１のおよび前記第２のドープ層を互いに対してオーバーラップさせる、
ことによって前記基板上に電圧維持領域を形成する工程と；および
Ｃ．前記電圧維持領域上に前記第２の導電型の少なくとも１つの領域を形成して接合を間に定め工程と、
を備える方法。
【請求項２】
前記第２のドープ層を通って前記トレンチをエッチングする工程を更に備える、請求項１記載の方法。
【請求項３】
前記工程Ｃは更に、
ゲート誘電体領域の上にゲートコンダクタを形成する工程と、
前記エピタキシャル層に第２の導電型を有する第１および第２のボディ領域を形成してドリフト領域を間に画定する工程と、
前記第１および前記第２のボディ領域それぞれに前記第１の導電型の第１および第２のソース領域を形成する工程と、
を更に備える、請求項１記載の方法。
【請求項４】
前記バリア材料は酸化物材料である、請求項１記載の方法。
【請求項５】
前記酸化物材料は二酸化珪素である、請求項４記載の方法。
【請求項６】
前記トレンチを充填する前記材料は高抵抗のポリシリコンである、請求項１記載の方法。
【請求項７】
前記トレンチを充填する前記材料は誘電体材料である、請求項１記載の方法。
【請求項８】
前記誘電体材料は二酸化珪素である、請求項７記載の方法。
【請求項９】
前記誘電体材料は窒化珪素である、請求項７記載の方法。
【請求項１０】
前記ドーパントはボロンである、請求項１記載の方法。
【請求項１１】
前記ボディ領域は深いボディ領域を含む、請求項３記載の方法。
【請求項１２】
前記トレンチは、少なくとも１つのトレンチを画定するマスキング層を設け、前記マスキング層によって画定される前記トレンチをエッチングすることで形成される、請求項１記載の方法。
【請求項１３】
前記ボディ領域は前記基板にドーパントを注入し拡散することで形成される、請求項３記載の方法。
【請求項１４】
前記電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳおよびトレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、および、バイポーラトランジスタからなる群から選択される、請求項１記載の方法。
【請求項１５】
請求項１記載の方法により形成される電力半導体装置。
【請求項１６】
請求項６記載の方法により形成される電力半導体装置。
【請求項１７】
請求項１４記載の方法により形成される電力半導体装置。
【請求項１８】
第１または第２の導電型の基板と；
前記基板上に配置される電圧維持領域とを備え、前記電圧維持領域は、
第１の導電型を有するエピタキシャル層と、
前記エピタキシャル層に位置にする少なくとも１つのトレンチと、
第２の導電型のドーパントを有する少なくとも１つのドープカラムであって、前記カラムは互いに対して拡散される複数のドープ層より形成され、前記ドープ層は前記トレンチの側壁に隣接する前記エピタキシャル層に位置し、互いに垂直方向に配置され、
前記トレンチを略充填する充填材料と、および、
接合を間に定めるよう前記電圧維持領域上に配置される前記第２の導電型の少なくとも１つの領域とを含む、電力半導体装置。
【請求項１９】
前記少なくとも１つの領域は、更に、
ゲート誘電体および前記ゲート誘電体の上に配置されるゲートコンダクタと、
ドリフト領域を間に画定するよう前記エピタキシャル層に位置する第２の導電型の第１および第２のボディ領域と、
前記第１および第２のボディ領域にそれぞれ位置する前記第１の導電型の第１および第２のソース領域とを含む、請求項１８記載の装置。
【請求項２０】
前記トレンチを充填する前記材料は高抵抗のポリシリコンである、請求項１８記載の装置。
【請求項２１】
前記トレンチを充填する前記材料は誘電体材料である、請求項１８記載の装置。
【請求項２２】
前記誘電体材料は二酸化珪素である、請求項２１記載の装置。
【請求項２３】
前記誘電体材料は窒化珪素である、請求項２１記載の装置。
【請求項２４】
前記ドーパントはボロンである、請求項１８記載の装置。
【請求項２５】
前記ボディ領域は深いボディ領域を含む、請求項２０記載の装置。
【請求項２６】
前記トレンチは円形の断面を有する、請求項１８記載の装置。
【請求項２７】
前記トレンチは、四角形、三角形、八角形、および、六角形からなる群から選択される断面形状を有する、請求項１８記載の装置。
【発明の詳細な説明】
【関連出願】
【０００１】
本願は、２００１年１０月４日に米国特許庁に出願された「フローティングアイランド電圧維持層を有する電力半導体装置の製造方法（Method for Fabricating a Power Semiconductor Device Having a Floating Island Voltage Sustaining Layer）」なる名称の同時継続米国特許出願第０９／９７０，９７２号に関する。
【０００２】
本願は、２００１年１２月３１日に米国特許庁に出願された「急速な拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧電力ＭＯＳＦＥＴの製造方法（Method for Fabricating A High Voltage Power MOSFET Having A Voltage Sustaining Region That Includes Doped Columns Formed by Rapid Diffusion）」なる名称の同時継続米国特許出願第１０／０３９，０６８号に関する。
【技術分野】
【０００３】
本発明は一般的に半導体装置に関し、より特定的には電力ＭOＳＦＥＴ装置に関する。
【背景技術】
【０００４】
電力ＭＯＳＦＥＴ装置は、自動車の電気システム、電源、および、電力管理適用のような用途に用いられる。このような装置は、オフ状態では高電圧を維持し、オン状態では低電圧降下および高電流を有するべきである。
【０００５】
図１は、Ｎ−チャネル電力ＭＯＳＦＥＴの典型的な構造を例示する。Ｎ＋シリコン基板２上に形成されるＮ−エピタキシャルシリコン層１は、デバイスの２つのＭＯＳＦＥＴセルに対してｐ−ボディ領域５ａおよび６ａ、ならびに、Ｎ＋ソース領域７および８を含む。ｐ−ボディ領域５および６は、深いｐ−ボディ領域５ｂおよび６ｂを含んでもよい。ソース−ボディ電極１２は、エピタキシャル層１のある表面部分上に延在し、ソースとボディ領域に接触する。両セルのＮ型ドレインは、図１の上部半導体表面にまで延在するＮ−エピタキシャル層１の部分によって形成される。ドレイン電極はＮ＋基板２の底部に設けられる。典型的にはポリシリコンよりなる絶縁ゲート電極１８は、ボディ、および、デバイスのドレインの一部分上に主に配置され、多くの場合二酸化珪素である誘電体の薄層によってボディおよびドレインから分離されている。ソースおよびボディ電極に対してゲートに適当な正の電圧が印加されると、ボディ領域の表面においてソースとドレインとの間にチャネルが形成される。
【０００６】
図１に示す従来のＭＯＳＦＥＴのオン抵抗は、エピタキシャル層１におけるドリフト域抵抗によって主に決定される。ドリフト域抵抗は、反対に、エピタキシャル層１のドーピングおよび層の厚さによって決定される。しかしながら、装置のブレークダウン電圧を上昇させるためには、エピタキシャル層１のドーピング濃度が減少され、層の厚さが増加されなくてはならない。図２に示す曲線２０は、従来のＭＯＳＦＥＴにおけるブレークダウン電圧の関数として単位面積当たりのオン抵抗を示す。残念ながら、曲線２０が示すように、ブレークダウン電圧が上昇するとデバイスのオン抵抗は急速に増加する。この抵抗の急速な増加は、ＭＯＳＦＥＴがより高電圧、特に、数百ボルト以上の電圧で動作されるべきときに問題を生ずる。
【０００７】
図３は、オン抵抗が減少された、高電圧で動作されるよう設計されたＭＯＳＦＥＴを示す。同ＭＯＳＦＥＴは、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＤＥＭ，１９９８，ｐ．６８３の文書Ｎｏ．２６．２に記載されている。同ＭＯＳＦＥＴは、ボディ領域５および６の下からデバイスのドリフト領域まで延在するｐ型ドープ領域４０および４２を含む以外では図１に示す従来のＭＯＳＦＥＴと類似する。ｐ型ドープ領域４０および４２は、ｐ型ドープ領域４０および４２に隣接するエピタキシャル層１の部分によって画定されるｎ型ドープカラムによって分離されるカラム(column)をドリフト領域中に画定する。反対のドーピング型の交互のカラムにより、従来のＭＯＳＦＥＴのように垂直方向だけでなく水平方向にも逆電圧が生ずる。その結果、同デバイスは、エピタキシャル層１の層の厚さを減少させ、ドリフト域においてドーピング濃度を増加させて、従来の装置と同じ逆電圧を実現することができる。図２の曲線２５は、図３に示すＭＯＳＦＥＴのブレークダウン電圧の関数として単位面積当たりのオン抵抗を示す。より高い動作電圧では、同デバイスのオン抵抗は、図１に示す装置に対して実質的に減少され、ブレークダウン電圧と本質的に線形に増加することが明らかである。
【０００８】
図３に示すデバイスの改善された動作特性は、トランジスタのドリフト領域における電荷補償に基づく。つまり、ドリフト領域におけるドーピングは、例えば、１桁以上に実質的に増加され、反対のドーピング型のカラムを追加することによって追加的な電荷が相殺される。それにより、トランジスタのブロッキング電圧は変更されないままとなる。電荷補償用カラムは、デバイスがオンの状態では電流の伝導に寄与しない。トランジスタのこれらの望ましい特性は、反対のドーピング型の隣接するカラム間で実現される電荷補償の度合いに大きく依存する。残念ながら、カラムのドーパント勾配における不均一性は、その加工中の処理パラメータの制御の限界により回避することが困難である。例えば、カラムと基板との間のインターフェース、および、カラムとｐ−ボディ領域との間のインターフェースでの拡散は、これらインターフェースの近傍にあるカラムの部分のドーパント濃度を変化させる。
【０００９】
図３に示す構造は、適当なドーパントの導入によってそれぞれ後続される多数のエピタキシャル堆積工程を含む処理シーケンスで加工される。残念ながら、エピタキシャル堆積工程は、実施するには高価であり、したがって、この構造は製造するには高価である。これらの装置を加工する別の技法は同時出願米国特許出願第０９／９７０，９７２号に開示され、同出願ではトレンチは異なる深さに連続的にエッチングされる。各エッチング工程の後、トレンチの底部にドーパント材料が注入され、拡散され、集合的に図３に示すｐ−型ドープ領域４０および４２のように機能する一連のドープ領域（いわゆる「フローティングアイランド」）が形成される。しかしながら、フローティングアイランド技法を用いるデバイスのオン抵抗は、連続的なカラムを用いる同一のデバイスほど低くない。
【００１０】
したがって、より安価に生産されるよう最小限の数のエピタキシャル堆積工程を必要とし、装置のドリフト領域において反対のドーピング型の隣接するカラムで高度の電荷補償が実現され得るよう処理パラメータの十分な制御を可能にする、図３に示すＭＯＳＦＥＴ構造を製造する方法を提供することが望ましい。
【発明の開示】
【００１１】
［発明の概要］
本発明によると、電力半導体装置を形成する方法が提供される。同方法では、最初に第１の導電型の基板が設けられ、続いて、基板上に電圧維持領域が形成される。電圧維持領域は、基板上に第１の導電型のエピタキシャル層が堆積され、少なくとも１つのトレンチをエピタキシャル層に形成されることにより得られる。バリア材料がトレンチの壁に沿って堆積される。第２の導電型のドーパントがバリア材料を通ってトレンチの底部に隣接し、且つ、下にあるエピタキシャル層の部分中に注入される。ドーパントは、拡散され、エピタキシャル層に第１のドープ層が形成され、バリア材料が少なくともトレンチの底部から除去される。トレンチは第１のドープ層を通ってエッチングされる。第２のドープ層が第１のドープ層と同様に形成される。第２のドープ層は第１のドープ層の垂直方向に下の位置にある。充填材料はトレンチに堆積されトレンチが略充填される。第１および第２のドープ層中のドーパントは拡散され、第１および第２のドープ層が互いに対してオーバーラップされ、電圧維持領域が完成される。最後に、間に接合を定めるよう第２の導電型の少なくとも１つの領域が電圧維持領域上に形成される。
【００１２】
本発明による方法で形成される電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳ、および、トレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、および、ダイオードからなる群から選択され得る。
【００１３】
本発明の別の態様によると、電力半導体装置が提供される。前記デバイスは、第１の導電型の基板と、基板上に堆積される電圧維持領域とを有する。電圧維持領域は、第１の導電型のエピタキシャル層、および、エピタキシャル層に位置する少なくとも１つのトレンチを含む。第２の導電型のドーパントを有する少なくとも１つのドープカラムは、トレンチの側壁に隣接するエピタキシャル層に位置される。カラムは、互いに対して垂直方向に配置され、互いに対して拡散される複数のドープ層から形成される。充填材料が供給され、充填材料は、トレンチを略充填する。接合を間に定めるよう第２の導電型の少なくとも１つの領域が電圧維持領域上に堆積される。
【発明を実施するための最良の形態】
【００１４】
本発明によると、半導体電力装置の電圧維持層にｐ型カラムを形成する方法は、一般的に次のように説明される。最初に、デバイスの電圧維持領域を形成するエピタキシャル層に１つ以上のトレンチがエッチングされる。各トレンチは、ドープカラムが位置すべき場所で中心化される。カラムの第１のドープ部分は、トレンチの底部にｐ型ドーパント材料を注入することで形成される。注入された材料は、トレンチの底部に直ぐ隣接し、且つ、下に位置する電圧維持領域の部分に拡散される。トレンチは、その後、より深くエッチングされ、ｐ型ドーパント材料を再び注入し拡散することでカラムの第２のドープ部分が形成される。上述の処理は、各カラムの所望数の垂直に配置されたセグメントが形成されるまで繰り返される。トレンチは、デバイスの特性に悪影響を与えない材料で充填される。トレンチを充填する材料に使用され得る典型的な材料は、高抵抗のポリシリコン、二酸化珪素のような誘電体、または、他の材料あるいは材料の組み合わせを含む。最後に、隣接するドープ部分が互いに対してオーバーラップするよう熱拡散工程が実施され、図３に示すタイプの連続的なドープカラムが形成される。
【００１５】
図３に示す電力半導体装置は、図４（ａ）〜図４（ｆ）に示す以下の例示的な工程に従って製造され得る。
【００１６】
最初に、従来のＮ＋ドープ基板５０２上にＮ−型ドープエピタキシャル層５０１が成長される。エピタキシャル層５０１は、５〜４０ｏｈｍ-ｃｍの抵抗を有する４００〜８００Ｖデバイスに対して典型的には１５〜５０ミクロンの厚さを有する。次に、エピタキシャル層５０１の表面が誘電体層で被覆されることで誘電体マスキング層が形成され、続いて、トレンチ５２０の位置を画定するマスク部分を残すように従来通り露光されパターン化される。トレンチ５２０は、例えば、５〜１５ミクロンの範囲にある最初の深さまで反応性イオンエッチングによってマスク開口部を通じてドライエッチングされる。一般的に、トレンチの深さは、加工処理の最後に最終的な拡散工程が実施された後、異なるドープ部分が隣接するドープ部分とオーバーラップするよう選択されるべきである。一般的に、トレンチの深さ、ドーパント量、ならびに、拡散処理の大きさおよび持続時間は、所望の電荷補償を実現するよう選択されるべきである。
【００１７】
各トレンチの側壁は、必要であれば円滑化される。最初に、反応性イオンエッチング処理によって生ずる損傷を排除するようトレンチの側壁から酸化膜（典型的には約５００〜１０００Ａ）の薄層を除去するためにドライ化学エッチングが使用され得る。次に、トレンチ５２０上に犠牲二酸化珪素層が成長される。犠牲層は、バッファ酸化膜エッチングまたはＨＦエッチングのいずれか一方によって除去され、結果として生ずるトレンチの側壁は可能な限り円滑になる。
【００１８】
図４（ｂ）では、トレンチ５２０上に二酸化珪素の層５２４が成長される。二酸化珪素層５２４の厚さは、注入された原子がトレンチの底部に隣接し、且つ、下にあるシリコンに堆積されるようトレンチ５２０の底部にある酸化物層５２４を貫通することを可能にする一方で、注入された原子がトレンチ５２０の側壁に隣接し、且つ、下にあるシリコンを貫通することを防止するに十分でなくてはならない。次に、ボロンのようなドーパント５２８がトレンチ５２０の底部にある酸化物層を通って注入される。ドーパントのドーズ量および注入エネルギーは、後続する拡散およびエッチング工程が実施された後にエピタキシャル層５０１に残留するドーパントの量が結果として得られるデバイスのブレークダウン要件を満たすよう選択されるべきである。次に、図４（ｃ）では、注入されたドーパント５２８を垂直方向および横方向の両方に「ドライブイン」するよう高温拡散工程が実施される。酸化物層５２４がトレンチ５２０の底部から除去される。酸化物層５２４は、トレンチ５２０の側壁から除去されてもよく、または、除去されなくてもよい。
【００１９】
図４（ｄ）では、トレンチ５２０の深さは、加工処理の最後に最終的な拡散工程が実施された後、後続して形成されるドープ部分が互いとオーバーラップすることを可能にする量よりも少ない量だけ増加される。次に、トレンチの壁に酸化物層が成長され、トレンチの底部を通ってドーパントが注入され、拡散され、トレンチの底部から酸化物層が除去される工程が繰り返されることで、カラムの第２のドープセグメントが形成される。この処理は、所望のブレークダウン電圧を提供するために適当な数のドープセグメントを形成するに必要なだけ繰り返され得る。例えば、図４（ｄ）では、４つのドープセグメント５２８、５３０、５３２、および、５３４が示される。図４ｄ（ｉ）に示すように、トレンチのエッチング処理は、最後のドープセグメント５３４の形成に先立って完了される。あるいは、図４ｄ（ｉｉ）に示すように、トレンチは、最後のドープセグメント５３４が形成された後、最後のドープセグメント５３４中をエッチングするよう更なるエッチング工程を受けてもよく、ドープセグメントの適度な合計電荷量およびオーバーラップが実現されることを確実にする。
【００２０】
最後に、トレンチ５２０はデバイスの特性に悪影響を与えない材料で充填される。典型的な材料は、熱的に成長される二酸化珪素、二酸化珪素および窒化珪素のような堆積される誘電体、または、これらまたは他の材料の熱的に成長される層および堆積される層の組み合わせ、高抵抗の単結晶シリコン、高抵抗のポリシリコン、または、熱酸化膜、堆積される誘電体、および、高抵抗のポリシリコンのサンドイッチを含むがこれらに制限されない。トレンチは、堆積ガラス単独で、または、前述の材料のいずれか１つまたはそれ以上と組み合わされて充填されてもよい。高抵抗のポリシリコンが使用される場合、高抵抗のポリシリコンは高温アニール工程のような再結晶手順を用いて単結晶シリコンに変換され得る。
【００２１】
最後に、図４ｆ（ｉ）および図４ｆ（ｉｉ）に示すように、構造の表面が平坦化された後、構造は、高温拡散工程を受け、ドープセグメントがオーバーラップされ、連続的なドープカラム５４０が形成される。
【００２２】
図４ｆ（ｉ）および図４ｆ（ｉｉ）に示す構造を結果として生ずる処理工程の前述のシーケンスは、任意の数の異なる電力半導体装置が形成され得るｐ型ドープカラムを有する電圧維持層を提供する。前述した通り、このような電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳ、および、トレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、および他のＭＯＳゲート装置を含む。例えば、図３は、本発明の原理に従って構成されるドープカラムを含む電圧維持層を有するＭＯＳＦＥＴの例を示す。図４はドープカラムを形成するために使用される単一のトレンチを示すが、本発明は任意の数のドープカラムを形成するための単一のまたは多数のトレンチを有する電圧維持領域を含むことに注意を要する。例えば、ドープカラムまたは複数のカラムは、ゲートの中心の下、または、デバイスのオン抵抗を減少させるに適当な他の位置に位置され得る。
【００２３】
一旦電圧維持領域およびドープカラムまたは複数のカラムが図４に示すように形成されると、図３に示すＭＯＳＦＥＴが次のように完成され得る。ゲート酸化膜は、活性領域マスクが形成された後に成長される。次に、多結晶シリコンの層が堆積され、ドープされ、酸化される。ポリシリコン層はマスクされ、ゲート領域が形成される。ｐ＋ドープの深いボディ領域５ｂおよび６ｂは、従来のマスキング、注入、および、拡散工程を経て形成される。例えば、ｐ＋ドープ深いボディ領域は、約１×１０１４〜５×１０１５／ｃｍ２のドーズ量、２０〜２００ＫｅＶでボロン注入される。浅いボディ領域５ａおよび６ａも同様に形成される。この領域に対する注入量は、２０〜１００ＫｅＶのエネルギーで１×１０１３〜５×１０１４／ｃｍ２である。
【００２４】
次に、ソース領域７および８を画定するパターン化されたマスキング層を形成するためにフォトレジストマスキング処理が使用される。続いて、ソース領域７および８が注入および拡散処理によって形成される。例えば、ソース領域には、典型的には２×１０１５〜１．２×１０１６／ｃｍ２の範囲の濃度まで２０〜１００ＫｅＶでヒ素が注入され得る。注入後、ヒ素は約０．５〜２．０ミクロンの深さまで拡散される。ボディ領域の深さは、典型的には約１〜３ミクロンの範囲にあり、ｐ＋ドープの深いボディ領域（存在した場合）はそれよりも若干深い。ＤＭＯＳトランジスタは、酸化物層をエッチングして表面上に接触開口部を形成することで従来のように完成される。ソース−ボディ電極およびゲート電極を画定するために金属化層も堆積され、マスキングされる。更に、パッド接触部を画定するためにパッドマスクが使用される。最後に、ドレイン接触層が基板の底表面に形成される。
【００２５】
電力ＭＯＳＦＥＴを加工する特定の処理シーケンスを記載したが、本発明の範囲内で他の処理シーケンスも使用し得ることに注意する。例えば、深いｐ＋ドープボディ領域は、ゲート領域が画定される前に形成されてもよい。更に、トレンチが形成される前に深いｐ＋ドープボディ領域が形成されることも可能である。幾つかのＤＭＯＳ構造では、ｐ＋ドープの深いボディ領域は、ｐ−ドープボディ領域より浅くてもよく、または、幾つかの場合では、ｐ＋ドープボディ領域がなくてもよい。
【００２６】
本願では様々な実施例が特定的に例示され説明されているが、本発明の変更例および変形例も上述の教授に包含され、本発明の精神および意図する範囲から逸脱することなく添付の特許請求の範囲の範囲内にあることを理解するであろう。例えば、様々な半導体領域の伝導性が本願記載の半導体領域の伝導性と反対にされる、本発明による電力半導体装置が提供されてもよい。更に、本発明による装置を加工するために要求される典型的な工程を例示するために縦型ＤＭＯＳトランジスタが用いられているが、他のＤＭＯＳ  ＦＥＴおよびダイオード、バイポーラトランジスタ、電力ＪＧＥＴ、ＩＧＢＴ、ＭＣＴ、および、他のＭＯＳゲート電力装置のような他の電力半導体装置が上述の教示に従って加工されてもよい。
【図面の簡単な説明】
【００２７】
【図１】従来の電力ＭＯＳＦＥＴ構造を示す断面図である。
【図２】従来の電力ＭＯＳＦＥＴに対するブレークダウン電圧の関数として単位面積当たりのオン抵抗を示す図である。
【図３】図１に示す構造と比べて同じ電圧でより低い単位面積当たりのオン抵抗で動作されるよう設計される、ｐ−型ドーパントのカラムがボディ領域の下に位置する電圧維持領域を有するＭＯＳＦＥＴ構造を示す図である。
【図４（ａ）】本発明により構成される電圧維持領域を形成するために使用される典型的な処理工程のシーケンスを示す図である。
【図４（ｂ）】本発明により構成される電圧維持領域を形成するために使用される典型的な処理工程のシーケンスを示す図である。
【図４（ｃ）】本発明により構成される電圧維持領域を形成するために使用される典型的な処理工程のシーケンスを示す図である。
【図４（ｄ）】本発明により構成される電圧維持領域を形成するために使用される典型的な処理工程のシーケンスを示す図である。
【図４（ｅ）】本発明により構成される電圧維持領域を形成するために使用される典型的な処理工程のシーケンスを示す図である。
【図４（ｆ）】本発明により構成される電圧維持領域を形成するために使用される典型的な処理工程のシーケンスを示す図である。
【符号の説明】
【００２８】
５０１…Ｎ−型ドープエピタキシャル層、５０２…Ｎ＋ドープ基板、５２０…トレンチ、５２４…二酸化珪素の層、５２８…ドーパント、５２８、５３０、５３２、５３４…ドープセグメント、５４０…連続的なドープカラム
【図１】
2005514794.tif 000003
【図２】
2005514794.tif 000004
【図３】
2005514794.tif 000005
【図４（ａ）】
2005514794.tif 000006
【図４（ｂ）】
2005514794.tif 000007
【図４（ｃ）】
2005514794.tif 000008
【図４（ｄ）】
2005514794.tif 000009
【図４（ｅ）】
2005514794.tif 000010
【図４（ｆ）】
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【国際調査報告】
2005514794.tif 000012