(57)【要約】【課題】迅速な拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧電力ＭＯＳＦＥＴを製造する方法を提供する。【解決手段】高電圧半導体装置は、第１または第２の導電型の基板４０２と、基板上の第１の導電型のエピタキシャル層４０１と、エピタキシャル層に形成される電圧維持領域とを有し、電圧維持領域は、充填されるトレンチの少なくとも外側壁に沿って形成される第２の導電型のカラム４１０であって、カラムが少なくとも１つの第１の拡散された領域および第２の拡散された領域を含み、第１の拡散された領域が第２の領域によって接続され、第２の領域が第１の領域の接合深さより小さいトレンチの側壁から測定される接合深さを有するカラム、および第２の導電型の第１および第２の領域の少なくとも一方と交差するよう、エピタキシャル層の表面から延在する第２の導電型の第３の領域を含む。
2005514786.tif 000002
【特許請求の範囲】
【請求項１】
高電圧半導体装置を形成する方法であって、
Ａ．第１又は第２の導電型の基板を用意する工程と；
Ｂ．
１．前記基板上に第１の導電型を有するエピタキシャル層を堆積し、
２．前記エピタキシャル層に少なくとも１つのトレンチを形成し、
３．前記トレンチの壁に沿ってバリア材料を堆積し、
４．前記バリア材料を通って前記トレンチの底部に隣接し、且つ下にある前記エピタキシャル層の部分に第２の導電型のドーパントを注入し、
５．前記ドーパントを拡散して前記エピタキシャル層に第１のドープ層を形成し、
６．少なくとも前記トレンチの前記底部から前記バリア材料を除去し、
７．前記第１のドープ層を通って前記トレンチをより深くエッチングし、前記工程（Ｂ．３）から（Ｂ．５）を繰り返して前記第１のドープ層の垂直方向に下の位置に第２のドープ層を形成し、
８．前記トレンチの表面から前記バリア材料を除去し、
９．前記トレンチの前記壁に沿って、前記注入されるドーパントが前記電圧維持層の前記エピタキシャル層におけるよりも高い拡散係数を有する、拡散容易化材料を堆積し、
１０．前記ドーパントが前記第１のドープ層と前記第２のドープ層との間で前記トレンチの側壁に拡散するように前記ドーパントを前記拡散容易化材料中に拡散させ、
１１．前記トレンチに充填材料を堆積して前記トレンチを実質的に充填する、
工程によって前記基板上に電圧維持領域を形成する工程と；
Ｃ．前記電圧維持領域より上にあるが前記電圧維持領域と接触して前記第２の導電型の少なくとも１つの領域を形成する工程と；
を備える方法。
【請求項２】
前記第２のドープ層を通って前記トレンチをエッチングする工程を更に備える、請求項１記載の方法。
【請求項３】
前記工程Ｃは更に、
ゲート誘電体領域の上にゲートコンダクタを形成する工程と、
ドリフト領域を間に画成するよう前記エピタキシャル層に少なくとも１つの第２の導電型を有するボディ領域を形成する工程と、
前記少なくとも１つのボディ領域に前記第１の導電型の少なくとも１つのソース領域を形成する工程とを含む、請求項１記載の方法。
【請求項４】
前記バリア材料は酸化物材料である、請求項１記載の方法。
【請求項５】
前記酸化物材料は二酸化珪素である、請求項４記載の方法。
【請求項６】
前記エピタキシャル層は所定の厚さを有し、
Ｄ．ｘが２以上であり、前記電圧維持領域に形成されるべきドープ層の所定の数に対応しており、前記所与の厚さの１／（ｘ＋１）に実質的に等しい追加的な量だけ前記トレンチをエッチングする工程と、
Ｅ．前記第２のドープ層の垂直方向に下に位置する別のドープ層を形成するよう前記工程（Ｂ３）から（Ｂ６）を繰り返す工程と、
Ｆ．前記所定の数のドープ層が形成されるまで前記工程Ｄ〜Ｅを繰り返す工程と、
Ｇ．前記ドープ層のｘ番目の層を通って前記トレンチをエッチングする工程と、
を更に備える、請求項１記載の方法。
【請求項７】
前記トレンチを充填する前記材料は誘電体材料である、請求項１記載の方法。
【請求項８】
前記誘電体材料は二酸化珪素である、請求項７記載の方法。
【請求項９】
前記誘電体材料は窒化珪素である、請求項７記載の方法。
【請求項１０】
前記誘電体材料は高抵抗の多結晶シリコンである、請求項７記載の方法。
【請求項１１】
前記注入されるドーパントはボロンである、請求項１記載の方法。
【請求項１２】
前記ボディ領域は深いボディ領域を含む、請求項３記載の方法。
【請求項１３】
前記トレンチは、少なくとも１つのトレンチを画成するマスキング層を設け、前記マスキング層によって画成される前記トレンチをエッチングすることで形成される、請求項１記載の方法。
【請求項１４】
前記ボディ領域は前記基板にドーパントを注入し拡散することで形成される、請求項３記載の方法。
【請求項１５】
前記電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳおよびトレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、およびバイポーラトランジスタからなる群から選択される、請求項１記載の方法。
【請求項１６】
請求項１記載の方法により形成される高電圧半導体装置。
【請求項１７】
請求項６記載の方法により形成される高電圧半導体装置。
【請求項１８】
請求項１４記載の方法により形成される高電圧半導体装置。
【請求項１９】
前記拡散容易化材料は多結晶シリコンである、請求項１記載の方法。
【請求項２０】
前記第２の導電型のドーパントはガリウムであり、前記拡散容易化材料は二酸化珪素である、請求項１記載の方法。
【請求項２１】
第１又は第２の導電型の基板と、前記基板上の前記第１の導電型のエピタキシャル層と、前記エピタキシャル層に形成される電圧維持領域とを有する高電圧半導体装置であって、
前記電圧維持領域は、
充填されるトレンチの少なくとも外側壁に沿って形成される第２の導電型を有し、少なくとも１つの第１の拡散された領域および第２の拡散された領域を含むカラムであって、前記少なくとも１つの第１の拡散された領域が前記第２の領域によって接続され、前記第２の領域が前記少なくとも１つの前記第１の領域の接合深さより小さいトレンチ側壁から測定される接合深さを有し、
前記第２の導電型の前記第１のおよび前記第２の領域の少なくとも一方と交差するよう、前記エピタキシャル層の表面から延在する第２の導電型の第３の領域を含む、高電圧半導体装置。
【請求項２２】
前記カラムは複数の第１の拡散された領域を含む、請求項２１記載の半導体装置。
【発明の詳細な説明】
【関連出願】
【０００１】
本願は、２００１年１０月４日に米国特許庁に出願された「フローティングアイランド電圧維持層を有する電力半導体装置の製造方法（Method for Fabricating a Power Semiconductor Device Having a Floating Island Voltage Sustaining Layer）」なる名称の同時継続米国特許出願第０９／９７０，９７２号に関する。
【技術分野】
【０００２】
本発明は一般的に半導体装置に関し、より特定的には電力ＭOＳＦＥＴ装置に関する。
【背景技術】
【０００３】
電力ＭＯＳＦＥＴ装置は、自動車の電気システム、電源、および電力管理適用のような用途に用いられる。このような装置は、オフ状態では高電圧を維持し、オン状態では低電圧降下および高電流を有するべきである。
【０００４】
図１は、Ｎ−チャネル電力ＭＯＳＦＥＴの典型的な構造を例示する。Ｎ＋シリコン基板２上に形成されるＮ−エピタキシャルシリコン層１は、デバイスの２つのＭＯＳＦＥＴセルに対してｐ−ボディ領域５ａおよび６ａ、ならびに、Ｎ＋ソース領域７および８を含む。ｐ−ボディ領域５および６は、深いｐ−ボディ領域５ｂおよび６ｂを含んでもよい。ソース−ボディ電極１２は、エピタキシャル層１のある表面部分上に延在し、ソースとボディ領域に接触する。両方のセルに対するＮ型ドレインが、図１の上部半導体表面にまで延在するＮ−エピタキシャル層１の部分によって形成される。ドレイン電極がＮ＋基板２の底部に設けられる。典型的にはポリシリコンよりなる絶縁ゲート電極１８は、ボディ、およびデバイスのドレインの一部分上に主に配置され、多くの場合二酸化珪素である誘電体の薄層によってボディおよびドレインから分離されている。ソースおよびボディ電極に対してゲートに適当な正の電圧が印加されると、ボディ領域の表面においてソースとドレインとの間にチャネルが形成される。
【０００５】
図１に示す従来のＭＯＳＦＥＴのオン抵抗は、エピタキシャル層１におけるドリフト域抵抗によって主に決定される。ドリフト域抵抗は、反対に、エピタキシャル層１のドーピングおよび層の厚さによって決定される。しかしながら、デバイスのブレークダウン電圧を上昇させるためには、エピタキシャル層１のドーピング濃度が減少され、層の厚さが増加されなくてはならない。図２に示す曲線２０は、従来のＭＯＳＦＥＴにおけるブレークダウン電圧の関数として単位面積当たりのオン抵抗を示す。残念ながら、曲線２０が示すように、ブレークダウン電圧が上昇すると装置のオン抵抗は急速に増加する。この抵抗の急速な増加は、ＭＯＳＦＥＴがより高電圧、特に、数百ボルト以上の電圧で動作されるときに問題を生ずる。
【０００６】
図３は、減少したオン抵抗で高電圧で動作されるよう設計されたＭＯＳＦＥＴを示す。このＭＯＳＦＥＴは、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＤＥＭ，１９９８，ｐ．６８３の文書Ｎｏ．２６．２に記載されている。前記ＭＯＳＦＥＴは、ボディ領域５および６の下からデバイスのドリフト領域まで延在するｐ−型ドープ領域４０および４２を含む以外では図１に示す従来のＭＯＳＦＥＴと同様である。ｐ−型ドープ領域４０および４２は、ｐ−ドープ領域４０および４２に隣接するエピタキシャル層１の部分によって画定されるｎ−型ドープカラムによって分離されるドリフト領域中にカラムを画定する。反対のドーピング型の交互のカラムにより、従来のＭＯＳＦＥＴのように垂直方向だけでなく水平方向にも逆電圧が生ずる。その結果、このデバイスは、エピタキシャル層１の層の厚さを減少させ、ドリフト域においてドーピング濃度を増加させて、従来のデバイスと同じ逆電圧を実現することができる。図２の曲線２５は、図３に示すＭＯＳＦＥＴのブレークダウン電圧の関数として単位面積当たりのオン抵抗を示す。より高い動作電圧では、デバイスのオン抵抗は、図１に示すデバイスに対して実質的に減少され、ブレークダウン電圧と本質的に線形に増加することが明らかである。
【０００７】
図３に示すデバイスの改善された動作特性は、トランジスタのドリフト領域における電荷補償に基づく。つまり、ドリフト領域におけるドーピングは、例えば、１桁以上に実質的に増加され、反対のドーピング型のカラムを追加することによって追加的な電荷が相殺される。それにより、トランジスタのブロッキング電圧は変更されないままとなる。電荷補償用カラムは、デバイスがオンの状態では電流の伝導に寄与しない。トランジスタのこれらの望ましい特性は、反対のドーピング型の隣接するカラム間で実現される電荷補償の度合いに大きく依存する。残念ながら、カラムのドーパント勾配における不均一性は、その製造中の処理パラメータの制御における限界の結果として回避することが困難である。例えば、カラムと基板との間のインターフェース、およびカラムとｐ−ボディ領域との間のインターフェースでの拡散は、これらインターフェースの近傍にあるカラムの部分のドーパント濃度を変化させる。
【０００８】
図３に示す構造は、適当なドーパントの導入によってそれぞれ後続される複数のエピタキシャル堆積工程を含む処理シーケンスで製造される。残念ながら、エピタキシャル堆積工程は、実施するには高価であり、したがって、この構造は製造するには高価である。これらのデバイスを製造する別の技法は同時出願米国特許出願第０９／９７０，９７２号に開示され、同出願ではトレンチは異なる深さに連続的にエッチングされる。各エッチング工程の後、トレンチの底部にドーパント材料が注入され、拡散され、集合的に図３に示すｐ−型ドープ領域４０および４２のように機能する一連のドープ領域（いわゆる「フローティングアイランド」）が形成される。しかしながら、フローティングアイランド技法を用いるデバイスのオン抵抗は、連続的なカラムを用いる同一のデバイスほど低くない。
【０００９】
したがって、より安価に生産されるよう最小限の数のエピタキシャル堆積工程を必要とし、装置のドリフト領域において反対のドーピング型の隣接するカラムで高度の電荷補償が実現され得るよう処理パラメータの十分な制御を可能にする、図３に示すＭＯＳＦＥＴ構造を加工する方法を提供することが望ましい。
【発明の開示】
【００１０】
［発明の概要］
本発明は、高電圧半導体装置および高電圧半導体装置の製造方法を提供する。同方法は、
Ａ．第１又は第２の導電型の基板を用意する工程と；
Ｂ．
１．前記基板上に第１の導電型を有するエピタキシャル層を堆積し、
２．前記エピタキシャル層に少なくとも１つのトレンチを形成し、
３．前記トレンチの壁に沿ってバリア材料を堆積し、
４．前記バリア材料を通って前記トレンチの底部に隣接し、且つ下にある前記エピタキシャル層の部分に第２の導電型のドーパントを注入し、
５．前記ドーパントを拡散して前記エピタキシャル層に第１のドープ層を形成し、
６．少なくとも前記トレンチの前記底部から前記バリア材料を除去し、
７．前記第１のドープ層を通って前記トレンチをより深くエッチングし、前記工程（Ｂ．３）から（Ｂ．５）を繰り返して前記第１のドープ層の垂直方向に下の位置に第２のドープ層を形成し、
８．前記トレンチの表面から前記バリア材料を除去し、
９．前記トレンチの前記壁に沿って、前記注入されるドーパントが前記電圧維持層の前記エピタキシャル層におけるよりも高い拡散係数を有する、拡散容易化材料を堆積し、
１０．前記ドーパントが前記第１のドープ層と前記第２のドープ層との間で前記トレンチの側壁に拡散するように前記ドーパントを前記拡散容易化材料中に拡散させ、
１１．前記トレンチに充填材料を堆積して前記トレンチを実質的に充填する、
工程によって前記基板上に電圧維持領域を形成する工程と；
Ｃ．前記電圧維持領域より上にあるが前記電圧維持領域と接触して前記第２の導電型の少なくとも１つの領域を形成する工程と；
を備える。
【００１１】
本発明の１つの態様によると、同方法は、ゲート誘電体領域の上にゲートコンダクタを形成する工程、ドリフト領域を間に画成するようエピタキシャル層に少なくとも１つの第２の導電型を有するボディ領域を形成する工程、および少なくとも１つのボディ領域に第１の導電型の少なくとも１つのソース領域を形成する工程を更に含む。
【００１２】
本発明の別の態様によると、バリア材料は酸化物材料である。
【００１３】
本発明の別の態様によると、酸化物材料は二酸化珪素である。
【００１４】
本発明の別の態様によると、トレンチを充填する材料は、二酸化珪素、窒化珪素、または、高抵抗性の多結晶シリコンのような誘電体材料である。
【発明を実施するための最良の形態】
【００１５】
本発明によると、半導体電力装置の電圧維持層にｐ型カラムを形成する方法は、一般的に次のように説明される。最初に、デバイスの電圧維持領域を形成するエピタキシャル層に１つ以上のトレンチがエッチングされる。各トレンチは、カラムが位置すべき場所で中心化される。第１のドープ領域は、トレンチの底部にｐ型ドーパント材料を注入することで形成される。注入された材料は、トレンチの底部に直ぐ隣接し、且つ、下に位置する電圧維持領域の部分に拡散される。トレンチは、その後、より深くエッチングされ、ｐ型ドーパント材料を再び注入し拡散することで第２のドープ領域が形成される。上述の処理は、所望の数のドープ領域が形成されるまで繰り返される。トレンチは、その後、注入されたドーパント材料の迅速な拡散を容易化する材料と並べられる。その後の拡散工程は、トレンチの側壁に沿ってドーパントが拡散されて様々なドープ領域が相互接続され、ｐ型カラムが形成されるよう実施される。最後に、トレンチは、デバイスの電気特性に悪影響を及ぼさない材料で充填される。トレンチを充填する材料に使用され得る典型的な材料は、高抵抗性のポリシリコン、二酸化珪素のような誘電体、または、他の材料あるいは材料の組み合わせを含む。
【００１６】
図４は、本発明により構成される電力半導体装置を示す。Ｎ＋シリコン基板４０２上に形成されるＮ型エピタキシャルシリコン層４０１は、デバイス中の２つのＭＯＳＦＥＴセルに対してＰ−ボディ領域４０５およびＮ＋ソース領域４０７を含む。図示するように、Ｐ−ボディ領域４０５ａは、深いＰ−ボディ領域４０５ｂを含んでもよい。ソース−ボディ電極４１２は、エピタキシャル層４０１のある表面部分にわたって延在し、ソースおよびボディ領域と接触する。両方のセルに対するＮ−型ドレインは、上部半導体表面にまで延在するＮ−エピタキシャル層４０１の部分によって形成される。ドレイン電極は、Ｎ＋基板４０２の底部に設けられる。典型的にはポリシリコン層を含む絶縁ゲート電極４１８は、ドレインのボディ部分上に主に配置され、典型的には二酸化珪素である誘電体の薄層によってボディおよびドレインから分離されている。ソースおよびボディ電極に対してゲートに適当な正の電圧が印加されるとボディ領域の表面においてソースとドレインとの間にチャネルが形成される。一連のｐ−ドープカラム４１０がエピタキシャルシリコン層４０１によって画成されるデバイスの電圧維持領域に位置される。
【００１７】
図４に示す電力半導体装置は、図５（ａ）〜図５（ｇ）に示す以下の例示的な工程に従って形成され得る。
【００１８】
最初に、Ｎ＋ドープ基板５０２上にＮ−型ドープエピタキシャル層５０１が従来のように成長される。エピタキシャル層５０１は、５〜４０ｏｈｍ-ｃｍの抵抗を有する４００〜８００Ｖデバイスに対して典型的には１０〜５０ミクロンの厚さを有する。次に、エピタキシャル層５０１の表面が誘電体層で被覆されることで誘電体マスキング層が形成され、続いて、トレンチ５２０の位置を画成するマスク部分を残すように従来通り露光されパターン化される。トレンチ５２０は、例えば、５〜１５ミクロンの範囲にある最初の深さまで反応性イオンエッチングによってマスク開口部を通じてドライエッチングされる。特に、「ｘ」を最初に望まれるフローティングアイランドの等間隔に離間された水平方向の行の数とする場合、トレンチ５２０は、ボディ領域の底部とＮ＋ドープ基板の上部との間にあるべきエピタキシャル層５０２の厚さの約１／（ｘ＋１）の深さまで最初にエッチングされるべきである。各トレンチの側壁は、必要であれば円滑化される。最初に、反応性イオンエッチング処理によって生ずる損傷を排除するようトレンチの側壁から酸化膜（典型的には約５００〜１０００Ａ）の薄層を除去するためにドライ化学エッチングが使用され得る。次に、トレンチ５２０上に犠牲二酸化珪素層が成長される。犠牲層は、バッファ酸化膜エッチングまたはＨＦエッチングのいずれか一方によって除去され、結果として生ずるトレンチの側壁は可能な限り円滑になる。
【００１９】
図５（ｂ）では、トレンチ５２０上に二酸化珪素の層５２４が成長される。二酸化珪素層５２４の厚さは、注入された原子がトレンチの底部に隣接し、且つ、下にあるシリコンに堆積されるようトレンチ５２０の底部にある酸化物層５２４を貫通することを可能にする一方で、注入された原子がトレンチ５２０の側壁に隣接し、且つ、下にあるシリコンを貫通することを防止するに十分でなくてはならない。次に、ボロンのようなドーパント５２８がトレンチ５２０の底部にある酸化物層を通って注入される。ドーパントの合計ドーズ量および注入エネルギーは、各水平部で後続する拡散およびエッチング工程が実施された後にエピタキシャル層５０１に残留するドーパントの量が結果として得られるデバイスのブレークダウン要件を満たすよう選択されるべきである。次に、図５（ｃ）では、注入されたドーパント５２８を垂直方向および横方向の両方に「ドライブイン」するよう高温拡散工程が実施される。
【００２０】
図５（ｄ）では、酸化物層５２４がトレンチ５２０の底部から除去される。酸化物層５２４は、トレンチ５２０の側壁から除去されても除去されなくてもよい。トレンチ５２０の深さは、ボディ領域の底部とＮ＋ドープ基板との間に位置するエピタキシャル層５０１の厚さの１／（ｘ＋１）に略等しい量だけ増加される。図５（ｅ）（ｉ）では、トレンチの壁に酸化物層が成長され、トレンチの底部を通ってドーパントが注入され、拡散され、トレンチの底部から酸化物層が除去される工程が繰り返されることで、第２のドープ領域５３０が形成される。同処理は、「ｘ」の水平方向に配置されたドープ領域を形成するために必要なだけ繰り返され、このとき「ｘ」は所望のブレークダウン電圧を提供するよう選択される。例えば、図５（ｅ）（ｉ）では、４つのドープ領域５２８、５３０、５３２、および５３４が示される。図５ｅ（ｉ）に示すように、一旦最後のドープ領域が形成されると、トレンチの深さは最後のドープ領域を通ってエッチングするに十分な量だけ増加される。本発明の幾つかの実施形態、例えば、図５ｅ（ｉｉ）に示す実施形態では、最後のドープ領域５３６を通ってエッチングされない。
【００２１】
図５ｆ（ｉ）では、酸化物層５２４は、トレンチ５２０の表面から除去され、ドーパントがエピタキシャル層５０１を形成する材料におけるよりもより迅速に拡散される材料５４０と並べられる。ｐ型ドーパントは、後続する拡散工程において、ｐドープ領域５２８、５３０、５３２、および５３４から層５４０に拡散される。この拡散工程中、ドーパントはトレンチ５２０の側壁に沿って比較的早い速度で材料５４０に拡散される。このようにして、ドープ領域５２８、５３０、５３２、および５３４は、トレンチ５２０の側壁に沿ってドーパントで相互接続される。従って、複数のエピタキシャル堆積工程を必要とすることなく、電荷の連続的に接続されるカラムが有利に形成される。迅速な拡散工程の後、迅速な拡散を容易にする材料５４０が（例えば、エッチングによって）除去され、（例えば、酸化によって）別の種類に変換され、または、（例えば、材料が誘電体の場合）トレンチに残され得る。図５（ｆ）（ｉｉ）は、堆積および迅速な拡散工程が図５（ｅ）（ｉｉ）に示す構造に対して実施される、ドープ領域５３６が存在する場合の、本発明の実施形態を示す図である。
【００２２】
本発明の幾つかの実施形態では、迅速な拡散を容易にする材料５４０は、一般的に使用されるボロンおよびリンのようなドーパントと共に用いられると特に有利な多結晶シリコンでもよい。多結晶シリコンは、トレンチ５２０の側壁からエッチングされてもよく、または、熱酸化技法を用いて二酸化珪素に変換されてもよいため有利である。あるいは、ドープ領域５２８、５３０、５３２、および５３４を形成するドーパントとしてガリウムが使用される場合、ガリウムがシリコンよりも二酸化珪素においてより迅速に拡散されるため材料５４０は二酸化珪素でもよい。
【００２３】
迅速な拡散工程および全ての後続する処理工程の後、トレンチ５２０は、デバイスの特性に悪影響を及ぼさない材料５５０で充填される。典型的な材料は、熱的に成長された二酸化珪素、二酸化珪素、窒化珪素、高抵抗のポリシリコンのような堆積される誘電体、または、これらまたは他の材料の熱的に成長された層および堆積された層の組み合わせを含むがこれらに制限されない。最後に、構造の表面は図５（ｇ）に示すように平坦化される。
【００２４】
図５（ｇ）に示す構造を結果として生ずる処理工程の前述のシーケンスは、任意の数の異なる電力半導体装置が形成され得る電圧維持層を提供する。前述した通り、このような電力半導体装置は、縦型ＤＭＯＳ、Ｖ溝ＤＭＯＳ、およびトレンチＤＭＯＳ  ＭＯＳＦＥＴ、ＩＧＢＴ、および他のＭＯＳゲート装置を含む。例えば、図４は、本発明の原理に従って構成される電圧維持層を有するＭＯＳＦＥＴの例を示す。図５は単一のｐ型カラムを形成するために使用される単一のトレンチを示すが、本発明は任意の数のｐ型カラムを形成するために単一のまたは多数のトレンチを有する電圧維持領域を含むことに注意を要する。
【００２５】
一旦、ｐ型カラムまたは複数のカラムを有する電圧維持領域が図５に示すように形成されると、図４に示すＭＯＳＦＥＴが次のように完成され得る。厚いフィールド酸化膜層が最初に成長される。ゲート酸化物は、従来のフォトマスクおよびエッチング処理を用いて活性領域マスクが画成された後に成長される。次に、多結晶シリコンの層が堆積され、ドープされ、酸化される。ポリシリコン層は、マスキングされ、ゲート領域が形成される。ｐ＋ドープの深いボディ領域４０５ｂは、従来のマスキング、注入、および拡散工程を経て形成される。例えば、ｐ＋ドープの深いボディ領域は、約１×１０１４〜５×１０１５／ｃｍ２の量で２０〜２００ＫｅＶでボロン注入される。浅いボディ領域４０５ａも同様に形成されるがゲートに対して自己整合される。この領域に対する注入量は、２０〜１００ＫｅＶのエネルギーで１×１０１３〜５×１０１４／ｃｍ２である。
【００２６】
次に、ソース領域４０７を画成するパターン化されたマスキング層を形成するためにフォトレジストマスキング処理が使用される。続いて、ソース領域４０７がゲートに対して自己整合されるよう注入および拡散処理によって形成される。例えば、ソース領域には、典型的には２×１０１５〜１．２×１０１６／ｃｍ２の範囲の濃度まで２０〜１００ＫｅＶでヒ素が注入され得る。注入後、ヒ素は約０．５〜２．０ミクロンの深さまで拡散される。ボディ領域の深さは、典型的には約１〜３ミクロンの範囲にあり、ｐ＋ドープの深いボディ領域（存在した場合）はそれよりも若干深い。最後に、マスキング層が従来の方法で除去される。ＤＭＯＳトランジスタは、ＢＰＳＧ層を堆積しリフローし、この層および下にある酸化物層をエッチングして表面上に接触開口部を形成することで従来のように完成される。ソース−ボディ電極およびゲート電極を画成するために金属化層も堆積され、マスキングされる。更に、パッド接触部を画成するためにパッドマスクが使用される。最後に、ドレイン接触層が基板の底表面に形成される。
【００２７】
電力ＭＯＳＦＥＴを加工する特定の処理シーケンスを記載したが、本発明の範囲内で他の処理シーケンスも使用し得ることに注意を要する。例えば、深いｐ＋ドープボディ領域は、ゲート領域が画定される前に形成されてもよい。更に、トレンチが形成される前に深いｐ＋ドープボディ領域が形成されることも可能である。幾つかのＤＭＯＳ構造では、ｐ＋ドープの深いボディ領域は、ｐ−ドープボディ領域より浅くてもよく、または、幾つかの場合では、ｐ＋ドープボディ領域がなくてもよい。
【００２８】
本願では様々な実施形態が特定的に例示され説明されているが、本発明の変更例および変形例も上述の教授に包含され、本発明の精神および意図する範囲から逸脱することなく添付の特許請求の範囲の範囲内にあることを理解するであろう。例えば、様々な半導体領域の導電性が本願記載の半導体領域の導電性と反対にされる、本発明による電力半導体装置が提供されてもよい。更に、本発明によるデバイスを形成するために要求される典型的な工程を例示するために縦型ＤＭＯＳトランジスタが用いられているが、他のＤＭＯＳ  ＦＥＴおよびダイオード、バイポーラトランジスタ、電力ＪＦＥＴｓ、ＩＧＢＴｓ、ＭＣＴｓ、および他のＭＯＳゲート電力装置のような他の電力半導体装置が上述の教示に従って形成されてもよい。
【図面の簡単な説明】
【００２９】
【図１】従来の電力ＭＯＳＦＥＴ構造を示す断面図である。
【図２】従来の電力ＭＯＳＦＥＴに対するブレークダウン電圧の関数として単位面積当たりのオン抵抗を示す図である。
【図３】図１に示す構造と比べて同じ電圧でより低い単位面積当たりのオン抵抗で動作されるよう設計される、ｐ型ドーパントのカラムがボディ領域の下に位置する電圧維持領域を有するＭＯＳＦＥＴ構造を示す図である。
【図４】本発明により構成される電圧維持領域を有するＭＯＳＦＥＴ構造を示す図である。
【図５（ａ）】本発明により構成される電圧維持領域を形成するために用いられる典型的な処理工程のシーケンスを示す図である。
【図５（ｂ）】本発明により構成される電圧維持領域を形成するために用いられる典型的な処理工程のシーケンスを示す図である。
【図５（ｃ）】本発明により構成される電圧維持領域を形成するために用いられる典型的な処理工程のシーケンスを示す図である。
【図５（ｄ）】本発明により構成される電圧維持領域を形成するために用いられる典型的な処理工程のシーケンスを示す図である。
【図５（ｅ）】本発明により構成される電圧維持領域を形成するために用いられる典型的な処理工程のシーケンスを示す図である。
【図５（ｆ）】本発明により構成される電圧維持領域を形成するために用いられる典型的な処理工程のシーケンスを示す図である。
【図５（ｇ）】本発明により構成される電圧維持領域を形成するために用いられる典型的な処理工程のシーケンスを示す図である。
【符号の説明】
【００３０】
４０１…Ｎ型エピタキシャルシリコン層、４０２…Ｎ＋シリコン基板、４０５…Ｐ−ボディ領域、４０５ａ…Ｐ−ボディ領域、４０５ｂ…深いＰ−ボディ領域、４０７…Ｎ＋ソース領域、４１０…ｐ−ドープカラム、４１２…ソース−ボディ電極、４１８…絶縁ゲート電極、５０１…Ｎ−型ドープエピタキシャル層、５０２…Ｎ＋ドープ基板、５２０…トレンチ、５２４…二酸化珪素の層、５２８、５３０、５３２、５３４…ドープ領域、５３６…最後のドープ領域、５４０…材料、
【図１】
2005514786.tif 000003
【図２】
2005514786.tif 000004
【図３】
2005514786.tif 000005
【図４】
2005514786.tif 000006
【図５（ａ）】
2005514786.tif 000007
【図５（ｂ）】
2005514786.tif 000008
【図５（ｃ）】
2005514786.tif 000009
【図５（ｄ）】
2005514786.tif 000010
【図５（ｅ）】
2005514786.tif 000011
【図５（ｆ）】
2005514786.tif 000012
【図５（ｇ）】
2005514786.tif 000013
【国際調査報告】
2005514786.tif 000014