(57)【要約】対称縦型ホール素子が、第２の導電型の基板に埋め込まれた第１の導電型のウェルを有しており、該ウェルに、電流および電圧コンタクトとして機能する４つのコンタクトが接触している。電気的な観点からは、４つのコンタクトを有するこのようなホール素子は、ホール素子の４つの抵抗Ｒ１〜Ｒ４で構成される抵抗ブリッジと考えることができる。電気的な観点から、このようなホール素子は、４つの抵抗Ｒ１〜Ｒ４が同じ値を有している場合に、理想的であると考えられる。本発明は、この抵抗ブリッジを電気的に平衡させるための一連の方策を提案する。第１の方策は、追加の抵抗を少なくとも１つ設けることにある。第２の方策は、ウェルの電気導電性を局所的に増減させることによる。第３の方策は、２つのホール素子を、それらのホール電圧が等方向になりそれらのオフセット電圧がおおむね補償されるよう、電気的に並列に接続して設けることによる。
2005538553.tif 000002
【特許請求の範囲】
【請求項１】
２つの内側コンタクトおよび２つの外側コンタクト（４〜７）を一直線（８）に沿って配置して有するホール素子（１）を備えた磁界センサであって、
前記コンタクト（４〜７）が、第２の導電型の基板（３）に埋め込まれた第１の導電型のウェル（２）の表面に配置され、前記２つの外側コンタクト（４、７）が、抵抗によって接続されていることを特徴とする磁界センサ。
【請求項２】
前記抵抗が、第１の導電型のウェルに接する２つのコンタクトを有していることを特徴とする請求項１に記載の磁界センサ。
【請求項３】
前記抵抗が、前記ホール素子（１）の前記ウェル（２）に接するコンタクト（１２）を有し、該コンタクト（１２）が、前記２つの外側コンタクトのうちの一方（４）の隣かつ前記ウェル（２）の縁に面する側に配置されていることを特徴とする請求項１に記載の磁界センサ。
【請求項４】
前記抵抗が、前記ホール素子（１）の前記ウェル（２）に接する２つのコンタクト（１２、１４）を有し、該コンタクト（１２、１４）がそれぞれ、前記２つの外側コンタクト（４、７）のうちの一方の隣かつ前記ウェル（２）の各縁に面する側に配置されており、これら２つのコンタクト（１２、１４）が導電経路（１３）で接続されていることを特徴とする請求項１に記載の磁界センサ。
【請求項５】
２つの内側コンタクトおよび２つの外側コンタクト（４〜７）を一直線（８）に沿って配置して有するホール素子（１）を備えた磁界センサであって、
前記コンタクト（４〜７）が、第２の導電型の基板（３）に埋め込まれた第１の導電型のウェル（２）の表面に配置されるとともに、少なくとも１つの電極（１５、１６、１７）が、前記ウェル（２）から電気的に絶縁されて存在し、該少なくとも１つの電極（１５；１６、１７）が、２つのコンタクト（４〜７）の間に配置されていることを特徴とする磁界センサ。
【請求項６】
２つの内側コンタクトおよび２つの外側コンタクト（４〜７）を一直線（８）に沿って配置して有するホール素子（１）を備えた磁界センサであって、
前記コンタクト（４〜７）が、第２の導電型の基板（３）に埋め込まれた第１の導電型のウェル（２）の表面に配置されるとともに、前記２つの内側コンタクト（５、６）の間の領域における前記ウェル（２）のドーピングが、内側コンタクト（５、６）と外側コンタクト（４、７）との間の領域における前記ウェル（２）のドーピングと相違していることを特徴とする磁界センサ。
【請求項７】
それぞれが２つの内側コンタクトおよび２つの外側コンタクト（４〜７）を一直線（８）に沿って配置して有している第１のホール素子（１）および第２のホール素子（１’）を備えた磁界センサであって、
前記第１のホール素子（１）の前記コンタクト（４〜７）が、第２の導電型の基板（３）に埋め込まれた第１の導電型のウェル（２）の表面に配置され、前記第２のホール素子（１’）の前記コンタクト（４’〜７’）が、前記基板（３）に埋め込まれた第１の導電型のウェル（２）の表面に配置され、
前記２つのホール素子（１、１’）の前記直線（８）が平行に走っており、
前記２つのホール素子（１、１’）の前記コンタクト（４〜７；４’〜７’）が、前記２つのホール素子（１、１’）のホール電圧が等方向であって、かつ前記第１のホール素子（１）の２つの電圧コンタクトのうち、一切の接続がなく磁界も存在しない状態で所与の電流を流した場合に他方の電圧コンタクトよりも高い電位を持つであろう電圧コンタクトが、前記第２のホール素子（１’）の電圧コンタクトのうち、一切の接続がなく磁界も存在しない状態で所与の電流を流した場合により低い電位を持つであろう電圧コンタクトに接続されるように、導電経路（１３）によって接続されていることを特徴とする磁界センサ。
【請求項８】
少なくとも１つの電極（１５；１６、１７）が、前記ウェル（２）から電気的に絶縁されて存在し、該少なくとも１つの電極（１５；１６、１７）が、２つのコンタクト（４〜７）の間に配置されていることを特徴とする請求項１〜４に記載の磁界センサ。
【請求項９】
前記コンタクト（４〜７）が、第２の導電型の基板（３）に埋め込まれた第１の導電型のウェル（２）の表面に配置されるとともに、前記２つの内側コンタクト（５、６）の間の領域における前記ウェル（２）のドーピングが、内側コンタクト（５、６）と外側コンタクト（４、７）との間の領域における前記ウェル（２）のドーピングと相違していることを特徴とする請求項１〜４または８に記載の磁界センサ。
【請求項１０】
それぞれが２つの内側コンタクトおよび２つの外側コンタクト（４〜７）を一直線（８）に沿って配置して有している第１のホール素子（１）および第２のホール素子（１’）を備えた磁界センサであって、
前記第１のホール素子（１）の前記コンタクト（４〜７）が、第２の導電型の基板（３）に埋め込まれた第１の導電型のウェル（２）の表面に配置されるとともに、該第１のホール素子（１）の２つの外側コンタクト（４、７）が、抵抗によって接続され、
前記第２のホール素子（１’）の前記コンタクト（４’〜７’）が、前記基板（３）に埋め込まれた第１の導電型のウェル（２）の表面に配置されるとともに、該第２のホール素子（１）の２つの外側コンタクト（４’、７’）が、第２の抵抗によって接続され、
前記両ホール素子（１、１’）の前記直線（８）が平行に走っており、
前記２つのホール素子（１、１’）の前記コンタクト（４〜７；４’〜７’）が、前記２つのホール素子（１、１’）のホール電圧が等方向であって、かつ前記第１のホール素子（１）の２つの電圧コンタクトのうち、一切の接続がなく磁界も存在しない状態で所与の電流を流した場合に他方の電圧コンタクトよりも高い電位を持つであろう電圧コンタクトが、前記第２のホール素子（１’）の電圧コンタクトのうち、一切の接続がなく磁界も存在しない状態で所与の電流を流した場合により低い電位を持つであろう電圧コンタクトに接続されるように、導電経路（１３）によって接続されていることを特徴とする磁界センサ。
【請求項１１】
前記２つの内側コンタクト（５、６）が同じ幅であり、前記２つの外側コンタクト（４、７）が同じ幅であることを特徴とする請求項１〜１０のいずれか一項に記載の磁界センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１の前段部分に記載した形式の対称縦型ホール素子を有する磁界センサに関する。
【背景技術】
【０００２】
ここ数年において、ホール素子を基礎とする磁界センサが多数製造され、産業、家庭用品、および自動車製造において位置スイッチとして使用され、あるいは位置測定のために使用されている。通例のＩＣ技術で製造されるホール素子は、この技術のもつ利点をすべて備えており、とくに比較的低いコストでありながらその磁気および電気特性の再現性が高いという利点を有している。いわゆる横型ホール素子が、チップの表面と垂直に走る磁界の成分を測定するために使用され、一方、いわゆる縦型ホール素子が、チップの表面と平行に走る磁界の成分を測定するために使用される。
【０００３】
通常のホール素子は４つのコンタクトを有しており、すなわち、ホール素子を通過して流れる電流を供給および放出するための２つの電流コンタクト、および測定しようとする磁界の成分によって生じるホール電圧を取り出すための２つの電圧コンタクトを有している。ホール素子の基本的な問題は、磁界がまったく存在していない場合でも、２つの電圧コンタクト間に、いわゆるオフセット電圧と呼ばれる電圧が存在する点にある。このオフセット電圧を低減するため、２つの技法が開発されている。横型ホール素子に適用される一技法においては、２つの横型ホール素子が使用され、これら２つのホール素子を通過して流れる２つの電流が９０°の角度を構成している。米国特許第４，０３７，１５０号明細書から知られているもう１つの技法は、電流コンタクトと電圧コンタクトを逆にしても電気的に不変である対称ホール素子に適しているが、電流および電圧コンタクトを電気的に切り替えている。米国特許第５，０５７，８９０号明細書によれば、横型ホール素子のために開発されたこの技法を縦型ホール素子にも使用することができ、電流および電圧コンタクトの位置および寸法が、対称横型ホール素子を等角写像することによって計算されている。
【０００４】
本発明は、対称縦型ホール素子に関し、これらは、４つのコンタクトすなわち２つの内側コンタクトおよび２つの外側コンタクトが、一直線に沿って配置されているホール素子である。通常は、２つの内側コンタクトが同じ寸法であり、２つの外側コンタクトが同じ寸法である。電流は、常に、一方の内側コンタクトからこれと隣接していない外側コンタクトへ、あるいはこの逆に流れる。これら対称縦型ホール素子によれば、その幾何学的対称性のため、ホール素子の電気および磁気特性に変化を生じることなく、電流コンタクトと電圧コンタクトを逆にすることができ、すなわち電気的に入れ替えることができる。
【０００５】
対称縦型ホール素子は、先に引用した米国特許第５，０５７，８９０号、およびセンサとアクチュエータ（Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ）誌、Ａ２１〜Ａ２３号（１９９０年）、７５１〜７５３頁に掲載された記事「対称縦型ホール効果装置（Ａ  Ｓｙｍｍｅｔｒｉｃａｌ  Ｖｅｒｔｉｃａｌ  Ｈａｌｌ‐Ｅｆｆｅｃｔ  Ｄｅｖｉｃｅ）」から知られているが、それらは、電子スイッチング素子ならびにホール素子を同じ半導体チップ上に統合することができない特殊な技術によってのみ製造されており、今までのところ、ほとんど実用には供されていない。
【０００６】
バイポーラ技術を使用した縦型ホール素子が、米国特許第５，５７２，０５８号明細書から知られている。この技法によれば、ホール素子が基板から絶縁されており、電子素子をホール素子から切り離しつつ同じ半導体チップ上に統合できる。しかしながら、この縦型ホール素子は、５つのコンタクトを直線に沿って配置して有し、すなわち、中央のコンタクト、および電流コンタクトとして機能する２つの外側コンタクト、ならびに中央コンタクトと外側コンタクトの一方との間に配置される２つの電圧コンタクトを有しており、電流コンタクトと電圧コンタクトとを逆にするとホール素子の電気特性が変化するため、対称縦型ホール素子の仲間には属さない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ＣＭＯＳ技術のＮ型ウェルに実現することができる対称縦型ホール素子であって、２つの電圧コンタクトが２つの電流コンタクトの電位の間のおよそ中間にあり、オフセット電圧が可能な限り小さい対称縦型ホール素子を開発することにある。
【課題を解決するための手段】
【０００８】
前記課題は、本発明に従い、請求項１、５、６、７および１０の特徴によって解決される。
【０００９】
この課題に関し、一方では、等角写像によって計算された電流および電圧コンタクトの長さが、技術的に可能な最小寸法よりも小さいという問題がある。この理由は、Ｎ型ウェルの深さが、外側コンタクトの外縁間の距離に比べてきわめて小さいことによる。電流および電圧コンタクトを、技術上の最小要件に対応して計算上の理想値よりも大きくした場合、電位という点で、もはや２つの電圧コンタクトが２つの電流コンタクトの電位の間の中間に位置せず、オフセット電圧がかなり大きくなり、感度が大きく低下する。電位という点で、２つの電圧コンタクトがもはや２つの電流コンタクトの電位の間の中間に位置しなくなった場合、これはすなわち、電流コンタクトと電圧コンタクトの入れ替えを、もはや実施しても意味がないということである。さらに、Ｎ型ウェルのドーピングは均質ではない。これにより、第１には、Ｎ型ウェルが数マイクロメートルの拡散深さを有していても、電流の大部分は、通常はわずか１〜２マイクロメートルの厚さの層としてホール素子の表面の直下を流れることになり、第２に、等角写像の理論がもはや適用できない。
【００１０】
本発明は、４つのコンタクト、すなわち２つの内側コンタクトおよび２つの外側コンタクトを半導体チップの表面に一本の直線に沿って配置して備える対称縦型ホール素子から出発する。好ましくは、２つの内側コンタクトが同じ幅であり、好ましくは、２つの外側コンタクトが同じ幅であって、ここでコンタクトの幅は、前記直線の方向において測定される。
【００１１】
対称縦型ホール素子は、第１の導電型のウェルを第２の導電型の基板に埋め込んで備えている。４つのコンタクトが、このウェルに接触している。電気的な観点からは、４つのコンタクトを有するこのようなホール素子は、ホール素子の４つの抵抗Ｒ１〜Ｒ４で構成される抵抗ブリッジと考えることができる。ホール素子が磁気センサとして動作するとき、電流が隣り合っていない２つのコンタクトの間を常に流れている。電気的な観点から、このホール素子は、４つの抵抗Ｒ１〜Ｒ４が同じ値を有している場合に理想的であると考えられる。この場合、２つの電流コンタクトを通じてホール素子に給電すると、電圧コンタクトとして機能する各コンタクトが、同じ電位すなわち供給電圧の半分の電位に位置する。しかも、電圧コンタクト間の電圧すなわちオフセット電圧がゼロに等しく、すなわちオフセット電圧が存在しなくなる。これと同じことが、電流コンタクトと電圧コンタクトの役割を逆にした場合にも当てはまる。
【００１２】
本発明によれば、ホール素子の４つのコンタクトを、形状上の理由で４つの抵抗のうちの３つＲ１〜Ｒ３がほぼ同じ寸法になるように構成することが提案される。４つ目の抵抗Ｒ４、すなわち２つの外側コンタクトの間の電気抵抗は、他の抵抗Ｒ１〜Ｒ３よりも大きい。本発明によれば、抵抗ブリッジを平衡させるため、ほぼＲ１＝Ｒ２＝Ｒ３＝Ｒ４‖Ｒ５が成立するように値を定めたもう１つの抵抗Ｒ５を抵抗Ｒ４と並列に配置することが、さらに提案される。抵抗Ｒ５は、例えば外部の抵抗である。しかしながら、抵抗Ｒ５がホール素子のウェルに埋め込まれていると好ましく、あるいは別のＮ型ウェルとして実現されると好ましい。第１の場合においては、抵抗が、少なくとも１つのコンタクトをホール素子のウェルに接触させて有し、このコンタクトは、２つの外側コンタクトのうちの一方の隣かつホール素子のウェルの縁に面する側に配置されている。この場合、抵抗Ｒ５が抵抗Ｒ１、Ｒ２、Ｒ３およびＲ４と同じ温度係数を有し、温度が変化しても抵抗ブリッジが平衡状態に保たれるという利点がある。
【００１３】
さらに、ウェルから電気的に絶縁されている電極を少なくとも１つ、２つのコンタクトの間に配置して設け、抵抗ブリッジを電気的に平衡させることも可能である。この少なくとも１つの電極は、当該電極直下の領域におけるウェルの電気導電性を局所的に増減させるべく機能する。
【００１４】
さらに、イオンの打ち込みを局所的に多く、または少なくすることにより、２つのコンタクト間の領域について電気導電性を局所的に増減させ、抵抗ブリッジを電気的に平衡させることも可能である。
【００１５】
さらに、それぞれが２つの内側コンタクトおよび２つの外側コンタクトを一直線に沿って配置して有する第１のホール素子および第２のホール素子を使用し、好ましくは２つの内側コンタクトを同じ幅にするとともに、好ましくは２つの外側コンタクトを同じ幅にし、２つのホール素子の前記直線を平行にするとともに、２つのホール素子のコンタクトを、それらのホール電圧が等方向であってそれらのオフセット電圧がおおむね補償されて結果として全体としてのオフセット電圧が消滅するように導電経路によって接続し、抵抗ブリッジを電気的に平衡させることも可能である。
【００１６】
以下では、本発明の実施の形態を、図面にもとづいてさらに詳細に説明する。これらの図面は比例尺ではない。
【発明を実施するための最良の形態】
【００１７】
図１および２に、対称縦型ホール素子１の断面および平面図が示されている。ＣＭＯＳ技術によって製造されたこのホール素子１は、好ましくは、第１の導電型のウェル２を第２の導電型のシリコンで作られた基板３に埋め込んでなる。ホール素子１は、表面に４つのコンタクト４〜７を有しており、すなわち２つの内側コンタクト５および６、ならびに２つの外側コンタクト４および７である。コンタクト４〜７は、一本の直線８に沿って配置されている（図２）。好ましくは、直線８に沿って眺めたとき、２つの内側コンタクト５および６の幅が同じであり、２つの外側コンタクト４および７の幅が同じである。したがって、ウェル２およびコンタクト４〜７の位置および寸法は、２つの内側コンタクト５および６の間の中央において直線８に直交して広がる平面９に対し、対称である。（技術的理由において、２つの内側コンタクト５および６を同じ幅にし、２つの外側コンタクト４および７を同じ幅にすることが理に適っているが、必ずしもそのようにする必要はない。）
【００１８】
シリコンにおいては電子の移動度が正孔の移動度よりも大きいため、ホール素子１には、Ｐ型ウェルではなくＮ型ウェルを使用したほうが有利である。ホール素子１にＰ型ウェルを使用することも可能であるが、その場合、磁界センサの感度が目に見えて低くなるであろう。
【００１９】
ウェル２の深さｔは、通常は約５μｍまで達する。ウェル２のドーピングが均質ではなく、深さが増すにつれてドーピングが指数関数的に少なくなるため、電流の大部分は、ホール素子１の表面の直下で通常は１〜２μｍの厚さの薄い層を流れる。したがって、ホール素子１の電気および磁気特性に影響するウェル２の深さｔｅｆｆは、わずか１〜２μｍ程度である。ホール素子１の長さＬは、ウェル２の長さによって与えられる。基本的に、これは外側コンタクト４および７の外側縁１０および１１の間の距離に相当する。長さＬは、深さｔまたは実効深さｔｅｆｆと比べて大きい。ホール素子１の電気特性は、４つの抵抗Ｒ１〜Ｒ４から構成される抵抗ブリッジによって表わすことができる。理解を容易にするため、図１においては、２つのコンタクト間に分布する抵抗がそれぞれ、抵抗の記号Ｒ１〜Ｒ４および当該抵抗に対応するコンタクト間をつなぐ線によって表わされている。
【００２０】
図３には、ホール素子１の４つの抵抗Ｒ１〜Ｒ４によって形成される抵抗ブリッジの電気回路図が示されている。ホール素子１が磁界センサとして動作するとき、例えばコンタクト４および６の間、またはコンタクト５および７の間であるが、隣接していない２つのコンタクト間を電流が常に流れている。電気的な観点からは、４つの抵抗Ｒ１〜Ｒ４が同じ値であるとき、そのホール素子１は理想的であるといえる。この場合、コンタクト４および６を介してホール素子１に給電するならば、電圧コンタクトとして機能するコンタクト５および７の両者が、同じ電位すなわち供給電圧の半分の電位を有する。しかも、電圧コンタクト間の電圧がゼロに等しいため、すなわちオフセット電圧が存在しない。これと同じことが、ホール素子１がコンタクト５および７を介して給電され、コンタクト４および６が電圧コンタクトとして機能する場合にも当てはまる。
【００２１】
形状上の理由から、抵抗Ｒ１およびＲ３は同じ寸法である。抵抗Ｒ２は、内側コンタクト５および６の間の間隔を増減させることによって変化させることができる。したがって、コンタクト４〜７の位置および寸法を適切に選択することによって、ほぼＲ１＝Ｒ２＝Ｒ３を成立させることができる。一方、抵抗Ｒ４は間違いなく他の抵抗Ｒ１、Ｒ２およびＲ３よりも大きい。本発明によれば、この抵抗ブリッジを平衡させるため、ほぼＲ１＝Ｒ２＝Ｒ３＝Ｒ４‖Ｒ５が成立するように値を定めたさらなる抵抗Ｒ５を、抵抗Ｒ４と並列に配置することが提案される。この抵抗Ｒ５は、例えば外部の抵抗である。しかしながら、抵抗Ｒ５は、ホール素子１のＮ型ウェル２に埋め込まれていることが好ましく、あるいは別のＮ型ウェルとして実現される。この場合、抵抗Ｒ５が抵抗Ｒ１、Ｒ２、Ｒ３およびＲ４と同じ温度係数を有することになり、温度が変化しても抵抗ブリッジが平衡したままに保たれるという利点がある。
【００２２】
図４および５には、抵抗Ｒ５がホール素子１のウェル２に埋め込まれている２つの例が示されている。理解を容易にするため、ここでも、２つのコンタクトの間に分布する抵抗が、当該コンタクト間を接続している抵抗の記号および線によって表わされている。図４による例では、コンタクト４の隣にさらなるコンタクト１２が配置され、単に図式的にのみ示されている導電経路１３によってコンタクト７に接続されている。図５による例では、コンタクト４の隣にさらなるコンタクト１２が配置されるとともに、コンタクト７の隣にさらなるコンタクト４２が配置され、これら２つの追加のコンタクト１２および１４が、やはり単に図式的にのみ示されている導電経路１３によって接続されている。したがって、この例では、抵抗Ｒ５が１つの抵抗によって実現されるのではなく、値がＲ５の１／２である２つの抵抗によって実現されている。
【００２３】
２つの内側コンタクト５および６の間に技術に起因する最小間隔を維持しなければならないという点で、ホール素子の小型化には限界がある。目下のところ、この最小間隔は０．８μｍ付近の範囲にある。したがって、抵抗Ｒ２を、使用する技術によってあらかじめ決まる或る値よりも小さくすることはできない。以下では、いかにして抵抗Ｒ１〜Ｒ３を増減させることができるかについて、さらなる例を説明する。
【００２４】
図６による例では、３つの電極１５〜１７がコンタクト４〜７の間に配置されており、これらの電極１５〜１７は、ＭＯＳＦＥＴのゲート電極のように多結晶シリコンで実現されている。電極１５〜１７は、例えば薄い酸化物層によってＮ型ウェルから分離されており、したがってＮ型ウェル２から電気的に絶縁されている。ホール素子１の動作時、電極１５〜１７のそれぞれが、Ｎ型ウェル２に対して所定の電圧にバイアスされる。電極１５および１７が同じ電圧にバイアスされる一方で、電極１６は逆極性の電圧にバイアスされる。電極をＮ型ウェル２に対してバイアスするということは、電極直下の領域の電荷担体の密度をバイアスの符号に応じて増加または低下させるという効果を有する。電荷担体の密度を高めるためには、電極のバイアスがウェル２の電荷担体の型と逆でなければならない。ウェル２がＮ型であるとき、電極のバイアスはウェル２の電位に対して正でなければならない。電荷担体の密度を低くするためには、電極のバイアスが電荷担体およびウェル２と同じ型でなければならない。ウェル２がＮ型である場合、電極のバイアスがウェル２の電位に対して負でなければならない。
【００２５】
３つの電極１５、１６および１７の代わりに、ただ１つの電極のみ、すなわち内側電極５および６の間の電極１６のみを設けることも可能であり、あるいは、それぞれ内側コンタクトと外側コンタクトとの間に配置される２つの電極１５および１７のみを設けることも可能である。さらに、図４による例において、コンタクト４および１２の間に配置される追加の電極を設けることができ、あるいは図５による例において、コンタクト４および１２の間ならびにコンタクト７および１４の間に配置される２つの追加の電極を設けることができる。各電極へと加えるバイアスの大きさおよび符号を選択することによって、抵抗Ｒ１〜Ｒ５を或る限界内で変化させることができる。したがって、電子電圧源をホール素子１と同じ半導体チップに実現して設け、この電圧源によって、抵抗Ｒ１〜Ｒ５によって構成される抵抗ブリッジが最適に平衡するよう、各電極へと加えるバイアスを較正手順において一回決定する。
【００２６】
さらに、所与の位置および寸法のコンタクト４〜７における抵抗Ｒ１〜Ｒ３を、イオン打ち込みの量を局所的に増減させることによって電荷単体の密度を増減させて、小さくまたは大きくすることができる可能性がある。この可能性について、図７にもとづいてさらに詳細に説明する。コンタクト４〜７が、破線１８で縁取りされた領域によって表わされている。Ｎ型ウェル２の形成において、イオン打ち込みのためにマスク１９が使用されるが、マスク１９は、ウェル２の寸法に一致するただ１つの開口２０ではなく、Ｎ型ウェル２のドーピングを局所的に変化させるべく自身の一部分を塞ぐように局所島２１を備えている開口２０を有している。島２１の寸法は、島２１によって区画された領域が打ち込み後の拡散時にＮ型ウェル２へとつながるよう、小さな寸法に選択されている。このようにして、２つの内側コンタクト５および６の間の領域におけるウェル２のドーピングが、内側コンタクトと隣の外側コンタクトとの間の領域におけるウェル２のドーピングと相違する。
【００２７】
図８および９は、抵抗Ｒ１〜Ｒ４によって構成される抵抗ブリッジをおおむね平衡させることが他にも可能であり、すなわち２つのホール素子１および１’を磁界の同一成分を測定するよう互いに並べて並列接続することによって、抵抗Ｒ１〜Ｒ４によって構成される抵抗ブリッジをおおむね平衡させることができることを示している。２つのホール素子１および１’を通過して流れる電流の向きが、電流が供給されるコンタクトから電流が放出されるコンタクトへと向けられた矢印によって象徴的に示されている。第１のホール素子１のコンタクト４〜７と、第２のホール素子１’のコンタクト４’〜７’とが、図式的に示されている導電経路１３によって、対をなすように配線されている。配線は、以下に述べる２つの条件を満足しなければならない。まず第１に、磁界によって生じる２つのホール素子１および１’のホール電圧が、等方向でなければならず、そうでない場合、その磁界センサは決して磁界を「見つける」ことがない。２つの電流コンタクトが、電流の方向を示す矢印に従って接続されたとき、１つの電圧コンタクトが常に矢印の左手側に位置し、１つの電圧コンタクトが矢印の右手側に位置する。ここで、等方向とは、２つのホール素子１および１’のそれぞれの矢印の左手側にある２つの電圧コンタクトが接続されなければならず、２つのホール素子１および１’のそれぞれの矢印の右手側にある２つの電圧コンタクトが接続されなければならないということを意味している。仮に２つのホール素子１および１’が配線されないならば、抵抗Ｒ４が他の抵抗Ｒ１、Ｒ２およびＲ３よりも大きいため、第１のホール素子１において、２つの電圧コンタクト５および７の一方が他方の電圧コンタクトよりも高い電位を持つであろう。同様に、第２のホール素子１’において、ここでも抵抗Ｒ４’が他の抵抗Ｒ１’、Ｒ２’およびＲ３’よりも大きいため、２つの電圧コンタクト４’および６’の一方が他方の電圧コンタクトよりも高い電位を持つであろう。図８の例では、図８に示した電流の方向においては、第１のホール素子１の電圧コンタクト７が、電圧コンタクト５よりも高い電位を持つ。第２のホール素子１’においては、電圧コンタクト４’が電圧コンタクト６’よりも高い電位を持つ。第２に、２つのホール素子１および１’のコンタクト７、５、４’および６’が、高い電位を持っている第１のホール素子１の電圧コンタクト７が、低い電位を持っている第２のホール素子１’の電圧コンタクト６’に接続されるように、今や接続される。この配線によって、２つのホール素子１および１’を通過して流れる電流が、磁界が消滅したときに第１のホール素子１の電圧コンタクト７および５の間に加わる電圧が、前記したような第２のホール素子１’の接続を行わなかった場合よりもはるかに小さくなるように分配される。図８に示した例では、第１のホール素子１のコンタクト４〜７および第２のホール素子１’のコンタクト４’〜７’が、以下のとおりに対をなして配線される。すなわち、コンタクト４がコンタクト７’と、コンタクト５がコンタクト４’と、コンタクト６がコンタクト５’と、コンタクト７がコンタクト６’と対をなして配線され、これによりホール素子１および１’の両者における電流は、どちらも内側コンタクトからこれと隣接していない方の外側コンタクトへと、しかしながら互いに逆の方向に常に流れる。
【００２８】
図９に示した例では、電流が同じ方向に流れており、第１のホール素子１においては、内側コンタクトからこれと隣り合っていない方の外側コンタクトへと電流が流れているが、第２のホール素子１’においては、外側コンタクトからこれと隣り合っていない方の内側コンタクトへと電流が流れている。第１のホール素子１のコンタクト４〜７および第２のホール素子１’のコンタクト４’〜７’が、以下のとおりに対をなして配線されている。すなわち、コンタクト４がコンタクト５’と、コンタクト５がコンタクト６’と、コンタクト６がコンタクト７’と、コンタクト７がコンタクト４’と対をなすように配線され、前記２つの条件が満足されている。
【００２９】
ここまで述べてきた実施の形態では、対称縦型ホール素子１が、イオンの打ち込みとその後の拡散によってＰ型基板に生成されたＮ型ウェル２に埋め込まれていた。このような技法は、一般にＣＭＯＳ技法と称されている。しかしながら、ＣＭＯＳ技法の代わりに、対称縦型ホール素子１がエピタキシャル層の絶縁領域に埋め込まれるバイポーラ技法を使用することも可能である。そのような絶縁領域を、Ｎ型ウェルとして指定することもできる。バイポーラ技法によって生成されたＮ型ウェルが不純物原子で均質にドープされている一方で、ＣＭＯＳ技法によって生成されたＮ型ウェルのドーピングは、均質ではない。
【図面の簡単な説明】
【００３０】
【図１】対称縦型ホール素子の断面図である。
【図２】対称縦型ホール素子の平面図である。
【図３】対称縦型ホール素子の等価回路図である。
【図４】抵抗を統合して備える対称縦型ホール素子を示した図である。
【図５】２つの抵抗を統合して備える対称縦型ホール素子を示した図である。
【図６】追加の電極を備える対称縦型ホール素子を示した図である。
【図７】Ｎ型ウェルの形成のためイオンの打ち込みにおいて使用するマスクを示した図である。
【図８】反平行接続された２つのホール素子を示した図である。
【図９】反平行接続された２つのホール素子を示した図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成17年3月30日(2005.3.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同じ幅である２つの内側コンタクト（５、６）および同じ幅である２つの外側コンタクト（４、７）を一直線（８）に沿って配置して有するホール素子（１）を備えた磁界センサであって、
前記コンタクト（４〜７）が、第２の導電型の基板（３）に埋め込まれた第１の導電型のウェル（２）の表面に配置され、前記２つの外側コンタクト（４、７）が、抵抗によって接続されていることを特徴とする磁界センサ。
【請求項２】
前記抵抗が、第１の導電型のウェルによって形成されていることを特徴とする請求項１に記載の磁界センサ。
【請求項３】
前記抵抗が、前記ホール素子（１）の前記ウェル（２）に形成されるとともに、コンタクト（１２）を、前記ホール素子（１）の前記２つの外側コンタクトのうちの一方（４）の隣かつ前記ウェル（２）の縁に面する側に配置して有していることを特徴とする請求項１に記載の磁界センサ。
【請求項４】
前記抵抗が、前記ホール素子（１）の前記ウェル（２）に形成されるとともに、２つのコンタクト（１２、１４）を、それぞれ前記ホール素子（１）の前記２つの外側コンタクトのうちの一方（４；７）の隣かつ前記ウェル（２）の各縁に面する側に配置して有し、該抵抗のこれら２つのコンタクト（１２、１４）が導電経路（１３）で接続されていることを特徴とする請求項１に記載の磁界センサ。
【請求項５】
同じ幅である２つの内側コンタクト（５、６）および同じ幅である２つの外側コンタクト（４、７）を一直線（８）に沿って配置して有するホール素子（１）を備えた磁界センサであって、
前記コンタクト（４〜７）が、第２の導電型の基板（３）に埋め込まれた第１の導電型のウェル（２）の表面に配置されるとともに、該ウェル（２）から電気的に絶縁されている少なくとも１つの電極（１５；１６；１７）が、２つのコンタクト（４〜７）の間に配置されていることを特徴とする磁界センサ。
【請求項６】
同じ幅である２つの内側コンタクト（５、６）および同じ幅である２つの外側コンタクト（４、７）を一直線（８）に沿って配置して有するホール素子（１）を備えた磁界センサであって、
前記コンタクト（４〜７）が、第２の導電型の基板（３）に埋め込まれた第１の導電型のウェル（２）の表面に配置されるとともに、前記２つの内側コンタクト（５、６）の間の領域における前記ウェル（２）のドーピングが、内側コンタクト（５；６）と外側コンタクト（４；７）との間の領域における前記ウェル（２）のドーピングと相違していることを特徴とする磁界センサ。
【請求項７】
前記ウェル（２）から電気的に絶縁されている少なくとも１つの電極（１５；１６；１７）が、２つのコンタクト（４〜７）の間に配置されていることを特徴とする請求項１〜４に記載の磁界センサ。
【請求項８】
前記コンタクト（４〜７）が、第２の導電型の基板（３）に埋め込まれた第１の導電型のウェル（２）の表面に配置されるとともに、前記２つの内側コンタクト（５、６）の間の領域における前記ウェル（２）のドーピングが、内側コンタクト（５；６）と外側コンタクト（４；７）との間の領域における前記ウェル（２）のドーピングと相違していることを特徴とする請求項１〜４に記載の磁界センサ。
【請求項９】
第１のホール素子（１）および第２のホール素子（１’）を備え、これら第１のホール素子（１）および第２のホール素子（１’）のそれぞれが、同じ幅である２つの内側コンタクト（５、６）および同じ幅である２つの外側コンタクト（４、７）を一直線（８）に沿って配置して有している磁界センサであって、
前記第１のホール素子（１）の前記コンタクト（４〜７）が、第２の導電型の基板（３）に埋め込まれた第１の導電型の第１のウェル（２）の表面に配置されるとともに、該第１のホール素子（１）の２つの外側コンタクト（４、７）が、抵抗によって接続され、
前記第２のホール素子（１’）の前記コンタクト（４’〜７’）が、前記基板（３）に埋め込まれた第１の導電型の第２のウェル（２）の表面に配置されるとともに、該第２のホール素子（１’）の２つの外側コンタクト（４’、７’）が、第２の抵抗によって接続され、
前記両ホール素子（１、１’）の前記直線（８）が平行に走っており、
前記２つのホール素子（１、１’）の前記コンタクト（４〜７；４’〜７’）が、該２つのホール素子（１、１’）のホール電圧が等方向であるように導電経路（１３）によって接続されている
ことを特徴とする磁界センサ。
【国際調査報告】
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