(57)【要約】この発明はアナログ入力信号（６）に基づいてＮビットのディジタル出力信号（４）を生成するためのシグマデルタＡ／Ｄ変換器（２）に係り、前記Ｎビットのディジタル出力信号（４）を生成する比較器（２４．１，２４．２）を少なくとも有する量子化器（８）と、前記Ｎビットのディジタル出力信号（４）に基づいて前記Ｎビットのディジタル出力信号（４）のアナログバージョン（１４）を生成するための制御ループの第１のフィードバックループ（１２）内のＤ／Ａ変換器（１０）とを備えるものにおいて、前記量子化器（８）はさらに、前記比較器（２４．１，２４．２）に結合されたアップ−ダウンカウンタ（２６）を備えると共に、前記Ｄ／Ａ変換器（１０）は制御ループの第２のフィードバックループ（２７）内の前記比較器（２４．１，２４．２）に結合されている。
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【特許請求の範囲】
【請求項１】
アナログ入力信号に基づいてＮビットのディジタル出力信号を生成するため、前記Ｎビットのディジタル出力信号を生成する比較器を少なくとも有する量子化器と、前記Ｎビットのディジタル出力信号に基づいて前記Ｎビットのディジタル出力信号のアナログバージョンを生成するための制御ループの第１のフィードバックループ内のＤ／Ａ変換器とを備えるシグマデルタＡ／Ｄ変換器において、前記量子化器はさらに、前記比較器に結合されたアップ−ダウンカウンタを備えると共に、前記Ｄ／Ａ変換器は制御ループの第２のフィードバックループ内の前記比較器に結合されていることを特徴とするシグマデルタＡ／Ｄ変換器。
【請求項２】
前記シグマデルタＡ／Ｄ変換器はさらに、前記アナログ入力信号を前記Ｎビットディジタル出力信号の前記アナログバージョンに結合させることにより結合信号を生成する結合器と、前記結合信号を濾波することにより濾波結合信号を生成するループフィルタとを備え、前記比較器は前記濾波結合信号に基づく制御信号と前記Ｎビットのディジタル出力信号の前記アナログバージョンとを生成するように配置されると共に、前記アップダウンカウンタは前記制御信号に基づいて前記Ｎビットのディジタル出力信号を生成するように配置されていることを特徴とする請求項１に記載のシグマデルタＡ／Ｄ変換器。
【請求項３】
前記ループフィルタは積分器であることを特徴とする請求項２に記載のシグマデルタＡ／Ｄ変換器。
【請求項４】
前記量子化器は前記アップダウンカウンタに結合された２つの比較器を備えることを特徴とする請求項１ないし請求項３の何れかに記載のシグマデルタＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログ入力信号に基づいてＮビットのディジタル出力信号を生成するためのシグマデルタＡ／Ｄ変換器に関し、前記Ｎビットのディジタル出力信号を生成する比較器を少なくとも有する量子化器を備える制御ループと、前記Ｎビットのディジタル出力信号に基づいて前記Ｎビットのディジタル出力信号のアナログバージョンを生成するための制御ループの第１のフィードバックループ内のＤ／Ａ変換器とを備える。
【背景技術】
【０００２】
前記シグマデルタＡ／Ｄ変換器は実際の技術分野で公知である。前記公知のシグマデルタＡ／Ｄ変換器の個別の具体例は、米国特許第５，９８２，３１３号に見出すことができる。
【０００３】
シグマデルタＡ／Ｄ変換器は広く拡大された用途に用いられる状態となってきている。相対的に簡単な回路構成により、シグマデルタＡ／Ｄ変換器は、相対的に高い信頼性を達成できる。もしも前記量子化器が１ビットＡ／Ｄ変換器であるならば、簡単な回路構成が実現可能である。１ビットＡ／Ｄ変換器の長所は、それが完全な線形性を有していることである。１ビットＡ／Ｄ変換器の短所は、それが大きな量子化誤差を発生させることである。原理的には、これらの大きな量子化誤差は、シグマデルタＡ／Ｄ変換器の正確性を貧弱にするという結果となる。しかしながら、シグマデルタ技術によれば、（ナイキストレート［Nyquist rate］よりも大きなサンプリングレートによって）オーバーサンプリング［oversampling―過標本化―］が行なわれている。これの結果として、量子化雑音の大部分は、信号帯域幅の外側へとシフトされる。これは、雑音のその後のフィルタリングを許容する雑音成形と呼ばれている。このようにして、相対的に高い正確さと相対的に高い信号対雑音比が実現可能である。
【０００４】
シグマデルタＡ／Ｄ変換器の信号対雑音比をさらに増加させるために、ループフィルタの序列［order］および／または過サンプリング比を増加可能である。さらに、マルチビットシグマデルタＡ／Ｄ変換器をもたらす量子化レベルの数を増やすことも可能である。
【０００５】
量子化レベルの数を増加させることは、マルチビット比較器、好ましくはマルチビットフラッシュ比較器を備える量子化器を適用することにより実現しても良い。フラッシュ比較器の長所は、それが制御ループ内に無視し得る遅延を付加することである。しかしながら、Ｎビットフラッシュ比較器の短所は、それが多くの１ビット比較器（例えば、Ｍ，Ｎが整数のときに、Ｍ＝２Ｎの関係が成り立つＮビットフラッシュ比較器のＭ個の異なる信号レベルのための［Ｍ−１］の比較器）を必要としている。それゆえに、フラッシュ比較器は、シグマデルタ変換器を相当の大きさで、高価で、複雑なシグマデルタの構成にさせている。
【発明の概要】
【０００６】
この発明の目的は、相対的に小型で簡単であり、相対的に高い信号帯域幅と高いＳＮＲ（信号雑音比）を有するマルチビットシグマデルタ変換器を提供することにある。このために、この発明は、量子化器がまた、比較器に結合されたアップダウンカウンタを備え、Ｄ／Ａ変換器が制御ループの第２のフィードバックループ内の比較器に結合されていることを特徴とするシグマデルタ変換器を提供している。このＤ／Ａ変換器は、制御ループの第１のフィードバックループの一部分であり、また、第２のフィードバックループの一部分でもある。第２のフィードバックループは、アップダウンカウンタから比較器への直接的なループである。第２のフィードバックループが直接的なループである結果として、比較器とアップダウンカウンタとの結合は、フラッシュ比較器として動作する。この発明によるシグマデルタ変換器における比較器の数は、量子化器の信号レベルの数から独立しており、公知のシグマデルタ変換器における比較器の数よりも一般的にはずっと少ない。したがって、この発明によれば、効果的で簡単で小型のマルチビットシグマデルタ変換器が実現される。
【０００７】
この発明によるシグマデルタ変換器の実施形態は、シグマデルタＡ／Ｄ変換器変換器がさらに、アナログ入力信号をＮビットディジタル出力信号のアナログバージョンに結合させることにより結合［combined］信号を生成する結合器［combiner］と、前記結合信号を濾波する［filtering］ことにより濾波結合［filtered combined］信号を生成するループフィルタと、を備え、前記比較器は、前記濾波結合信号と、前記Ｎビットディジタル出力信号のアナログバージョンとに基づいて、制御信号を生成するために配置されると共に、前記アップダウンカウンタは、前記制御信号に基づいて、Ｎビットディジタル出力信号を生成するために配置されていることを特徴としている。もしも前記濾波結合信号が前記Ｎビットディジタル出力信号のアナログバージョンよりも顕著に大きい（小さい）ならば、その後、制御信号はアップダウカウンタを、それが次のサンプル期間のために１つのユニットでカウントアップ（カウントダウン）するように制御することであろう。このようにして、Ｎビットディジタル出力信号は、現在のサンプル期間に関して１つのユニットでその後のサンプル期間の間だけ、増加または減少可能である。
【０００８】
この発明による好適な実施形態は、量子化器がアップダウンカウンタに結合された２つの比較器を備えることを特徴とする。第１の比較器については、前記濾波結合信号がＮビットのディジタル出力信号のアナログバージョンに第１の所定のしきい値を加えた値よりも大きいか否かをチェックされている。これは、結果として第１の制御信号となる。第２の比較器については、前記濾波結合信号がＮビットのディジタル出力信号のアナログバージョンから第２の所定のしきい値を差し引いた値よりも小さいか否かをチェックされている。これは、結果として第２の制御信号となる。この第１および第２の制御信号は、アップダウンカウンタに供給される。もしも前記濾波結合信号がＮビットのディジタル出力信号のアナログバージョンに（から）所定のしきい値を加えた（差し引いた）値よりも大きい（小さい）ならば、その後、アップダウンカウンタの次のサンプル期間の間に１つのユニットについて、カウントアップ（カウントダウン）している。もしも、濾波結合信号が第１および第２のしきい値により決定された区間の範囲内にあるならば、その後、アップダウンカウンタは次のサンプル期間の間に１つの値を保持する。
【０００９】
好ましくは、シグマデルタ変換器のループフィルタは、アナログ入力信号の変動に対するシグマデルタＡ／Ｄ変換器の迅速な応答を得るためにループフィルタの順番に依存する積分器のカスケードである。
【発明の詳細な説明】
【００１０】
この発明によるシグマデルタ変換器の好適な実施形態が図示の目的のために示されている、添付図面において：図１は、この発明によるシグマデルタＡ／Ｄ変換器の実施形態の概略的な概要を示している。
【００１１】
図において、この発明によるシグマデルタＡ／Ｄ変換器２の概略的な概要が示されている。このシグマデルタＡ／Ｄ変換器２は、アナログ入力信号６に基づいて、Ｎビットディジタル出力信号４を生成できる。このシグマデルタＡ／Ｄ変換器２は、Ｎビットディジタル出力信号４を生成するためにマルチビット量子化器８を伴う制御ループを備えている。さらに、この制御ループは、Ｎビットディジタル出力信号４に基づいて、Ｎビットのディジタル出力信号のアナログバージョン１４を生成するための第１のフィードバックループ１２におけるＤ／Ａ変換器１０を備えている。
【００１２】
シグマデルタＡ／Ｄ変換器２はまた、アナログ入力信号６を、Ｎビットディジタル出力信号のアナログバージョン１４に結合させることにより、結合信号１８を生成するための結合器１６を備えている。さらに、シグマデルタＡ／Ｄ変換器２は、結合信号１８を濾波することにより、濾波結合信号２２を生成するためのループフィルタ２０を備えている。この実施例においては、ループフィルタ２０は積分器である。
【００１３】
量子化器８は、２つの比較器２４．１と２４．２と、アップダウンカウンタ２６とを備えている。２つの比較器２４．１と２４．２の結合とアップダウンカウンタ２６とはフラッシュ変換器として動作して、疑似マルチビットフラッシュ比較器と呼ぶことができる。比較器２４．１と２４．２とアップダウンカウンタ２６との結合の動作は、以下により詳細に説明されるであろう。
【００１４】
シグマデルタＡ／Ｄ変換器２は、第２のフィードバックループ２７を備えている。Ｎビットのディジタル出力信号のアナログバージョン１４は、この第２のフィードバックループ２７を介して量子化器８へ供給可能である。第２のフィードバックループ２７の時定数は、第１のフィードバックループ１２の時定数に対して無視し得るものである。したがって、量子化器８は、前記Ｎビットディジタル出力信号４がかつてシグマデルタＡ／Ｄ変換器２の出力であった後の相対的に短い時間内に、Ｎビットディジタル出力信号のアナログバージョン１４の上に配置可能である。これは、２つの比較器２４．１および２４．２のみが用いられている間に、量子化器８をマルチビットフラッシュ変換器として動作可能とさせているので、シグマデルタＡ／Ｄ変換器２の重要なアスペクト［aspect―構成・特徴―］となる。
【００１５】
量子化器８において、アナログバージョン１４は、第２のフィードバックループ２７を介して第１のしきい値設定ブロック２８．１および第２のしきい値設定ブロック２８．２へ供給される。第１のしきい値設定ブロック２８．１は、第１の参照信号３０．１を生成するために、Ｎビットディジタル出力信号のアナログバージョン１４に対して、正の所定の第１のしきい値を付加する。その後、第１の参照信号３０．１は、第１の比較器２４．１に供給される。第２のしきい値設定ブロック２８．２は、第２の参照信号３０．２を生成するために、正の所定の第２のしきい値を引き算する。第２の参照信号３０．２は第２の比較器２４．２に供給される。
【００１６】
第１の比較器２４．１は、濾波結合信号２２および第１の参照信号３０．１に基づいて第１の制御信号３２．１を生成する。もしも濾波結合信号２２が第１の参照信号３０．１よりも大きいならば、その後、第１の制御信号３２．１は、第１の比較器２４．１により論理値１に設定される。濾波結合信号２２が第１の参照信号３０．１よりも小さいならばその後、第１の制御信号３２．１は、論理値０に設定される。アナログ方式において、第２の比較器２４．２は、濾波結合信号２２および第２の参照信号３０．２に基づいて、第２の制御信号３２．２を生成する。もしも濾波結合信号２２が第２の参照信号３０．２よりも大きければ、その後、第２の制御信号３２．２は、第２の比較器２４．２により論理値１に設定される。もしも濾波結合信号２２が第２の参照信号３０．２よりも小さいならば、その後、第２の制御信号３２．２は論理値０に設定される。
【００１７】
比較器２４．１と２４．２は、アップダウンカウンタ２６に接続されているので、第１および第２の制御信号３２．１と３２．２はアップダウンカウンタ２６へと供給可能である。もしも第１および第２の制御信号３２．１と３２．２とが共に論理値１で等しいならば、その後、アップダウンカウンタ２６は１つのユニット［unit―単位―］へとカウントアップする。その結果、Ｎビットディジタル出力信号４は、１つのユニットへと増加される。もしも、第１および第２の制御信号３２．１と３２．２が共に論理値０で等しいならば、その後、アップダウンカウンタ２６は１つのユニットへとカウントダウンするので、Ｎビットディジタル出力信号４は１つのユニットへと減少される。もしも第１の制御信号３２．１が論理値０に等しくて第２の制御信号３２．２が論理値１に等しいならば、その後、アップダウンカウンタ２６はその値を維持するので、Ｎビットディジタル出力信号は変化しない。
【００１８】
シグマデルタＡ／Ｄ変換器２は、簡略化のために図示されないシステムクロックへと接続される。システムクロックは、例えば、比較器２４．１，２４．２、アップダウンカウンタ２６、およびＤ／Ａ変換器１０のタイミングのために応答可能である。一般的には、システムクロックのサンプル期間は、シグマデルタＡ／Ｄ変換器２を、アナログ入力信号６の迅速な信号変動に追従させるのに充分な程度に小さく選択される。各サンプル期間、それぞれの比較器２４．１と２４．２は、それぞれ制御信号３２．１と３２．２を生成して、これらはその後アップダウン変換器２６に供給され、さらに、各サンプル期間でアップダウン変換器２６は１つのユニットを変更可能なので、Ｎビットディジタル出力信号４は１つのユニットで変化させられる。このようにして、アップダウンカウンタ２６は、所定の間隔でカウントアップまたはダウンできる。この所定の間隔は、Ｎビットのディジタル出力信号４の範囲である。しばしば、アップダウンカウンタ２６の間隔は、Ｎビットのディジタル出力信号４のＮビットの数に関連されている。
【００１９】
この発明は、好適な実施形態にしたがって説明されていた。しかしながら、この発明が実現可能であり、さもなければ、その精神または範囲から逸脱することなしに、特別に表示され説明されているより以上に実現可能であることは注目されるべきであろう。この発明によるシグマデルタＡ／Ｄ変換器の選択的な実施形態において、マルチビット量子化器はまた、１つのみでも提供可能であり、３つまたはそれ以上の比較器でも提供可能であることは注目される。
【図面の簡単な説明】
【００２０】
【図１】この発明によるシグマデルタＡ／Ｄ変換器変換器の実施形態を示す概略的な概要図である。
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【国際調査報告】
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