(57)【要約】デジタルレベルシフト回路（７０）は、高電圧ＭＯＳ素子のようなレベル・シフトする素子（８２、８４、９２、９４）を含み、かつまた帰還回路（１０２）を含むことが可能である。前記レベル・シフトする素子は出力トランジションをさせるためにターンオンされ、かつ前記帰還回路は、帰還すなわち前記遷移がなされたことを示す確認信号を取得する。これに応答して、前記帰還回路は、前記レベル・シフトする素子をターン・オフし、これにより電力消費を削減することが可能である。
2005508111.tif 000002
【特許請求の範囲】
【請求項１】
レベル・シフトされた出力信号を提供するためのデジタル・レベル・シフト回路であって、
出力トランジションを引き起こすためにターン・オンされるレベル・シフト素子、および
前記レベル・シフト素子が前記出力トランジションを引き起こしたことを示す帰還信号を取得し、かつ前記帰還信号に応答して前記レベル・シフト素子をターン・オフさせる帰還回路
を備えることを特徴とする回路。
【請求項２】
前記レベル・シフト素子が前記出力トランジションを引き起こすために、前記素子をターン・オンさせるターン・オン信号を受け取ることを特徴とする請求項１に記載のデジタル・レベル・シフト回路。
【請求項３】
前記出力信号の電圧範囲は、オフセット電圧から、前記オフセット電圧および固定供給電圧との合計である上側の電圧に亘り、前記オフセット電圧は急速に変化することを特徴とする請求項１に記載のデジタル・レベル・シフト回路。
【請求項４】
前記帰還回路は、前記レベル・シフト素子が前記出力トランジションを引き起こす際のターン・オンに基づく前記帰還信号を供給する前記帰還素子を含むことを特徴とする請求項１に記載のデジタル・レベル・シフト回路。
【請求項５】
前記レベル・シフト素子および前記帰還素子の一方がｎチャンネル素子であり、および他方はｐチャンネル素子であることを特徴とする請求項４に記載のデジタル・レベル・シフト回路。
【請求項６】
前記ｎチャンネルおよびｐチャンネル素子は、高電圧ＭＯＳトランジスタであることを特徴とする請求項５に記載のデジタル・レベル・シフト回路。
【請求項７】
レベル・シフトされた出力信号を提供するためのデジタル・レベル・シフト回路であって、
出力トランジションを引き起こす第１および第２のｎチャンネル素子であって、当該ｎチャンネル素子の１つが出力トランジションを引き起こすようにターン・オンさせるそれぞれのターン・オン信号に応答し、同時のターン・オン信号を受け取らない第１および第２のｎチャンネル素子、
出力トランジションを引き起こす第１および第２のｐチャンネル素子であって、当該ｐチャンネル素子の１つが出力トランジションを引き起こすようにターン・オンさせるそれぞれのターン・オン信号に応答し、同時のターン・オン信号を受け取らない第１および第２のｐチャンネル素子、および
一つのチャンネル・タイプの前記第１および第２の両方の素子を通して閾値より大きい電流が流れるとそれを感知し、かつ、応答して出力トランジションが引き起こされることを防止する感知／防止回路
を備えることを特徴とするデジタル・レベル・シフト回路。
【請求項８】
前記ｎチャンネルおよびｐチャンネル素子は、高電圧ＭＯＳトランジスタであることを特徴とする請求項７に記載のデジタル・レベル・シフト回路。
【請求項９】
前記感知／防止回路は、他のチャンネル・タイプの前記第１および第２の素子がターン・オン信号を受け取ることを防止することにより、出力トランジションが起こらないようにすることを特徴とする請求項７に記載のデジタル・レベル・シフト回路。
【請求項１０】
一つのチャンネル・タイプの前記素子のそれぞれは直列抵抗を持ち、前記素子と前記直列抵抗は、出力信号ラインおよび共通電圧の間に直列に接続されていること；
前記感知／防止回路が、第１および第２のノードから電圧を受け取り、かつ出力トランジションが為されるのを防止するための防止信号を供給することが可能である、感知ロジックを含むこと；
前記第１のノードが、前記第１の素子およびその直列抵抗との間にあること、前記第２のノードが、前記第２の素子およびその直列抵抗との間にあること、前記感知ロジックは、前記第１および第２のノードにおける電圧が、前記第１および第２の素子の両方の前記直列抵抗を通して電流が流れていることを示すときにのみ、前記防止信号を供給すること；
を特徴とする、請求項７に記載のデジタル・レベル・シフト回路。
【請求項１１】
前記感知／防止回路は、前記防止信号を受け取り、かつ、前記防止信号に応答して他のチャンネル・タイプの前記第１および第２の素子がターン・オン信号を受け取ることを防止する防止ロジックを含むことを特徴とする請求項１０に記載のデジタル・レベル・シフト回路。
【請求項１２】
前記感知論理は、前記第１および第２のノードにおける前記電圧を受け取るように接続されたＡＮＤゲート、および前記ＡＮＤゲートの前記出力のインバータを含み、
前記防止論理は、前記インバータから前記防止信号を受け取るようにそれぞれ接続された第１および第２のＡＮＤゲートを含み、
前記第１のＡＮＤゲートは、他のチャンネル・タイプの前記第１の素子に対する前記ターン・オン信号を受け取ること、および前記第２のＡＮＤゲートが前記他のチャンネル・タイプの前記第２の素子に対する前記ターン・オン信号を受け取ること
を特徴とする、請求項１１に記載のデジタル・レベル・シフト回路。
【請求項１３】
前記感知論理は、前記第１および第２のノードにおける前記電圧を受け取るように接続されたＮＡＮＤゲート、および前記ＮＡＮＤゲートから前記防止信号を受け取るように接続されたＡＮＤゲートを含み、前記ＡＮＤゲートは他のチャンネル・タイプの前記第１の素子から前記ターン・オン信号を受け取ることを特徴とする請求項１１に記載のデジタル・レベル・シフト回路。
【請求項１４】
レベル・シフトされた出力信号を提供するためのデジタル・レベル・シフト回路であって、
第１および第２のｎチャンネル素子であって、出力トランジションを引き起こすために前記ｎチャンネル素子の１つをターン・オンするそれぞれのターン・オン信号に応答して出力トランジションを引き起こし、同時のターン・オン信号を受け取らない第１および第２のｎチャンネル素子、
第１および第２のｐチャンネル素子であって、出力トランジションを引き起こすために前記ｐチャンネル素子の１つをターン・オンするそれぞれのターン・オン信号に応答して出力トランジションを引き起こし、同時のターン・オン信号を受け取らない第１および第２のｐチャンネル素子、および
それぞれの素子がそれ自身のターン・オン信号を受け取ることを制御する制御回路であって、
前記素子が出力トランジションを引き起こしたことを示すそれぞれの素子の帰還信号を取得し、かつ前記帰還信号に応答して前記素子のターン・オン信号を停止させる帰還回路、および
１つのチャンネル・タイプの前記第１および第２の素子の両方を通して閾値以上の電流が流れることを感知し、かつ応答して出力トランジションが為されることを防止する感知／防止回路
を含む制御回路
を備えることを特徴とする回路。
【請求項１５】
前記ｎチャンネルおよびｐチャンネル素子は、高電圧ＭＯＳトランジスタであること、を特徴とする請求項１４に記載のデジタル・レベル・シフト回路。
【請求項１６】
前記感知／防止回路は、他のチャンネル・タイプの前記第１および第２の素子がターン・オン信号を受け取ることを遅延させることによって出力トランジションを防止し、前記感知／防止回路はさらに、それぞれの素子に対して、前記防止信号が終了し、かつ前記素子の帰還信号が受け取られるまで、前記素子のターン・オン信号を格納する記憶要素を含むことを特徴とする請求項１４に記載のデジタル・レベル・シフト回路。
【請求項１７】
前記感知／防止回路は、さらに、それぞれの素子に対して、前記防止信号が終了し、かつ前記素子の帰還信号が受け取られるまで、前記素子に対する伝達パルスを格納する記憶要素を含むことを特徴とする請求項１４に記載のデジタル・レベル・シフト回路。
【請求項１８】
前記帰還回路は、１つのチャンネル・タイプのそれぞれの素子に対して他のチャンネル・タイプの前記素子の１つから、前記帰還信号を取得し、前記素子は、その帰還信号を供給する素子から帰還信号を受け取らないことを特徴とする請求項１４に記載のデジタル・レベル・シフト回路。
【請求項１９】
前記第１のｎチャンネル素子が前記第１のｐチャンネル素子の帰還信号を供給し、前記第１のｐチャンネル素子が前記第２のｎチャンネル素子の帰還信号を供給し、前記第２のｎチャンネル素子が前記第２のｐチャンネル素子の帰還信号を供給し、かつ前記第２のｐチャンネル素子が前記第１のｎチャンネル素子の帰還信号を供給することを特徴とする請求項１８に記載のデジタル・レベル・シフト回路。
【請求項２０】
前記制御回路は、さらに、
帰還信号を伝達から区別するそれぞれの素子用の帰還検出回路
を含むことを特徴とする請求項１８に記載のデジタル・レベル・シフト回路。
【請求項２１】
素子用の前記帰還検出回路は、他の素子が伝達に応答して帰還信号を受け取りつつあったときに、別の素子から信号が受け取られたかどうかを判定する１つのＡＮＤゲートを含むことを特徴とする請求項１７に記載のデジタル・レベル・シフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力消費を削減するための、あるいはオフセット電圧における急激な変化に起因する偽りの伝達を阻止するための、回路を有するデジタル・レベル・シフタ回路に関する。
【背景技術】
【０００２】
デジタル・レベル・シフト回路は、典型的には低入力電圧電源ＶＤＤにより生成されたデジタル信号を、急速に変化する可能性がある比較的高い電圧分だけ低入力電圧からオフセットされたデジタル信号に、変換する。デジタル・レベル・シフタの機能が図１Ａおよび図１Ｂに示され、そこにおいて、シフトされていない回路１０（図１Ａ）が、シフトされた回路１２（図１Ｂ）と比較されることが可能である。
【０００３】
図１Ａにおいて示されるシフトされていない回路１０において、電圧源２０はデジタル回路２２の両端に、接地に対して低い電圧ＶＤＤを供給する。ＶＤＤは、たとえば、１Ｖおよび１５Ｖの間の任意の適切な固定された電圧であり得る。つぎに、デジタル回路２２は、囲み２４において示されるように、その出力（Ｉ／Ｏ）において０ＶとＶＤＤの間を切り替わるデジタル信号を供給する。
【０００４】
図１Ｂにおいて示されるシフトされた回路１２においては、電圧源３０は同様にデジタル回路３２にデジタル的に変化させる電圧ＶＤＤＨを供給するが、しかしその電圧は、電圧源３０の基準電位および接地の間に接続されたオフセット電圧源３４により決定されるレベルにより接地からオフセットされる。オフセット電圧源３４はＶＯＦＦＳＥＴを供給する高速、高電圧の電圧源である。結果として、デジタル回路３２は、囲み３６に示されるように、その出力（Ｉ／Ｏ）においてＶＯＦＦＳＥＴおよびＶＯＦＦＳＥＴ＋ＶＤＤＨの間を切り替わるレベル・シフトされたデジタル信号を供給する。
【０００５】
集積化されたデジタル・レベル・シフタは、典型的には信号をロー側からハイ側までシフトするために高電圧ＮチャンネルＭＯＳ素子を用いて実装される。逆の方向にシフトするためには、Ｐチャンネル素子が必要である。
【０００６】
集積化されたデジタル・レベル・シフタにおいては２つの主要な問題、電力消費、およびＶＯＦＦＳＥＴにおける高速の変化（「ｄｖ／ｄｔ問題」とも呼ばれる）による偽りの伝達、が発生する。
【０００７】
集積回路（ＩＣ）において、ＶＯＦＦＳＥＴは１２００Ｖぐらいの高電圧になり得る。そのため、高電圧レベル・シフト・トランジスタがオン状態で、たとえ僅か１ｍＡという比較的少ない電流を引き込む（sink）場合でも、電力消費は１．２Ｗになり、これは一つのＩＣで消費されるものとしては大きな電力量である。この電力消費問題は、過去において、信号トランジションにおいて短時間のみの複数のパルスを発生し、これらのパルスをレベル・シフトし、つぎにシフトされた電圧レベルにおいてこれらのパルスを使用し信号を再構成することにより、解決されている。ｄｖ／ｄｔ問題を理解することを可能とするために図２が示され、ここでは、高電圧レベル・シフトＮチャンネル・トランジスタ５０が抵抗値Ｒを有する抵抗５２を通して出力信号ラインに接続される、ことを示している。トランジスタ５０は、容量値Ｃを有する寄生静電容量５４を持つ。そのため、ＶＯＦＦＳＥＴの高速の立ち上がりエッジの期間中に、トランジスタ５０は電流ＩＴ＝Ｃ＊ｄｖ／ｄｔを流す。結果として、パルス状の電圧ＶＴ＝Ｒ＊Ｃ＊ｄｖ／ｄｔが抵抗５２の両端に簡単に発生する。このＶＴが、生起された信号を感知する閾値電圧を越えた場合には、エラーが発生する。
【０００８】
このｄｖ／ｄｔ問題を解決するために、従来技術による３つの解決法が開発されている。第１の解決法は、伝達の間にそのｄｖ／ｄｔ電流より大きい電流パルスを用いることである。しかしながら、ｄｖ／ｄｔは、１０Ｖ／ｎｓというような、非常な高速であり、必要とされる電流はきわめて大となり、そのために電力消費が非実用的なものとなるであろう。
【０００９】
第２の解決法は、設定値より小さい持続時間を有するすべてのシフト・パルスを無効にするフィルタを用いることである。この解決法は、ＶＯＦＦＳＥＴからの派生信号がある値より小さい場合には、エラー電流は限定され、したがってエラーが発生しないという事実に基づいている。この派生信号の持続時間がこの値より大きい場合には、エラーが生起し得るが、しかしその持続時間は時間期間（ｄｖ／ｄｔ）＊（ＶＯＦＦＳＥＴ（最大値）−ＶＯＦＦＳＥＴ（最小値））より小さい。このフィルタは、たとえば、この時間期間＋安全側付加時間（protective incremental time）より小さな持続時間を有するすべてのパルスを無効にすることが可能である。この解決法は、３つの主要な欠点を有する。第１に、伝達インパルスの持続時間が長くなるので、電力消費が大きい。第２に、信号が良好であってもこのエラー・フィルタにより遅延が挿入されてしまう。および第３に、安全側付加時間が十分に大きくない場合には、低速のｄｖ／ｄｔでエラーが生起する可能性があることである。
【００１０】
ｄｖ／ｄｔ問題のための第３の解決法は差分伝達を用いることである。この解決法においては、ｄｖ／ｄｔエラー電流は、２つの同一のレベル・シフト・トランジスタのドレーン上において、「同相」信号として相殺され、したがってそれ故に「差分」信号と称する正規の信号が片方のトランジスタのみを通して電流を供給する。
【００１１】
【特許文献１】
米国特許４，９４２，３０９Ａ号明細書
【特許文献２】
米国特許６，３６２，６７９Ｂ２号明細書
【００１２】
（発明の要約）  本発明は、電力消費問題を軽減する新しいデジタル・レベル・シフト回路を提供する。この新しい回路は、帰還すなわち「確認」信号を取得し、それに応答してレベル・シフト素子をオフにすることにより、そのオン時間を制限する帰還回路を含む。その確認信号はその素子の出力トランジションが為されたことを示す。この手法の結果として、電力消費を大幅に削減することが可能である。なぜなら、レベル・シフト素子のオン時間を劇的に短縮することが可能であるためである。
【００１３】
この帰還回路は、レベル・シフト素子の出力トランジションが為されたときにオンにすることにより、その確認信号を供給する帰還素子を用いて実装することが可能である。２つの素子の１つは、ｎチャンネル素子とすること可能であり、およびもう一方はｐチャンネル素子とすることが可能である。たとえば、これらの素子は高電圧ＮＭＯＳおよびＰＭＯＳトランジスタであり得る。
【００１４】
電力消費を削減することに加えて、その確認信号のタイミングは、プロセスあるいは温度変化に起因するような伝達速度における変動に対応して、自己適応性がある方法で変化することが可能である。
【００１５】
また、この新しい回路は、フィルタを有さず、フィルタによる遅れの問題に関係なく実現することが可能である。
【００１６】
ｄｖ／ｄｔ問題を軽減するために、本発明のデジタル・レベル・シフト回路は、２つのｐチャンネル素子および２つのｎチャンネル素子、および同一チャンネル・タイプの２つのトランジスタによる同時伝達を避ける伝達規約を備えて実装された差分回路を用いる。この新しい回路は、ｄｖ／ｄｔが両方の素子の寄生静電容量を通して電流を流す場合に発生するような、１つのチャンネル・タイプの両方の素子を通して閾値より大きい電流が流れる場合を感知する感知／防止回路を含む。感知に応答して、この感知／防止回路は伝達を防止する。たとえば、この感知／防止回路により、もう一方のチャンネル・タイプの素子がそのターン・オン信号を受け取ることを防止することが可能である。
【００１７】
この感知／防止回路は、１つのチャンネル・タイプの両方の素子の直列抵抗を通して電流が流れているときだけ、伝達防止信号を供給することが可能な感知論理を含むことが可能である。この感知／防止回路は伝達防止論理を含み、伝達防止信号を受け取り、それに応答して、もう一方のチャンネル・タイプの素子がターン・オン信号を受け取ることを抑制する。
【００１８】
２つのｎチャンネルおよび２つのｐチャンネル素子を有する本発明のデジタル・レベル・シフト回路は、さらに好ましくは、それぞれの素子がそのターン・オン信号を受信する時間を制御する制御回路を含む。この制御回路は、上に記述された帰還回路および感知／防止回路の両方を含むことが可能である。
【００１９】
さらなる形態において、本発明はターン・オン信号により生起されることになるタイミング問題を回避する。
【００２０】
感知／防止回路がｄｖ／ｄｔが閾値を越えているという理由で伝達を防止している間に、素子をターン・オンする信号が受け取られた場合には、１つのタイミング問題が生起することになる。この問題を回避するために、この感知／防止回路は、それぞれの素子に対して、防止信号が終了し、およびその素子の確認信号が受け取られるまで、ターン・オン信号あるいは伝達パルスを格納する記憶要素を含むことが可能である。ｄｖ／ｄｔによる電流が閾値未満に再び低下するまで、防止信号が終了すること、およびその素子の確認信号が受け取られること起こらないであろう。
【００２１】
１つのｎチャンネル素子と１つのｐチャンネル素子が同時に伝達を開始した場合に、第２のタイミング問題が生起することになる。この問題を回避するために、帰還回路が１つの仕組みを提供することが可能であり、そこにおいては、１つのチャンネル・タイプのそれぞれの素子に対する確認信号は、もう一方のチャンネル・タイプの素子のうちの一方から来るが、しかし、素子は、その素子が確認信号を供給している素子からの確認信号を受けることはない。たとえば、第１および第２のｎチャンネル素子がｎ１およびｎ３であり、および第１および第２のｐチャンネル素子がｐ１およびｐ３である場合に、ｎ１はｐ１へ、ｐ１はｎ３へ、ｎ３はｐ３へ、そしてｐ３はｎ１へ確認信号を供給することが可能である。
【００２２】
この仕組みの下では、同時に伝達している２つの素子の１つは、他方の素子からハイ信号、実は伝達であり、確認信号ではない、信号を受け取ると、伝達を停止してしまうことになる。このさらなる問題を解決するために、制御回路はまた確認信号を伝達から区別するための帰還検出回路を含むことができる。このことにより、伝達に応答して伝達を停止した素子を再起動することを可能とする。
【００２３】
本発明の他の特徴および利点は付属する図面を参照する本発明の以下の記述から明白になるであろう。
【００２４】
（好ましい実施例の詳細な説明）
図３は、本発明のデジタル・レベル・シフト回路７０が関連する構成要素を示す。この図において、ここで「確認」信号として呼ばれる帰還信号が、高電圧ＭＯＳＦＥＴあるいは他の適当する素子のようなレベル・シフト素子における電力消費を劇的に削減するために用いられる。素子はターン・オンされ、その確認信号が受け取られまでオン状態にとどまるが、その確認信号が受け取られるとすぐに素子はターン・オフされる。
【００２５】
図３において、回路７０は、ライン７２上にレベル・シフトされた出力信号を供給し、これにより、図１で例示したように、ＶＯＦＦＳＥＴからＶＯＦＦＳＥＴ＋ＶＤＤＨまで変動する信号を供給することが可能となる。回路７０は、ライン７２と接地との間に２つの電流路を含む。ノード８０と接地との間の１つの電流路において、レベルをシフトするｎチャンネル・トランジスタ８２が抵抗８４と直列に接続されており、ノード９０と接地との間のもう１つの電流路においては、ｐチャンネル・トランジスタ９２が抵抗９４と直列に接続されている。トランジスタ９２のゲートは、トランジスタ８２および抵抗８４の間のノード９６の電圧を受け取るように接続される。トランジスタ８２および９２は、たとえば、従来の高電圧（ＨＶ）ＭＯＳＦＥＴであるが、しかし任意の他の適当する素子でも回路７０を実現するために用いることが可能である。
【００２６】
図示されるように、トランジスタ８２は信号をローからハイにシフトする回路７０の部分であり、トランジスタ９２は信号をハイからローにシフトする回路の部分である。このように、信号をローからハイにシフトするために、トランジスタ８２がターン・オンされる。理解されるように、トランジスタ８２がターン・オンすると、確認信号が受け取られるまで、オン状態にとどまる。
【００２７】
回路７０はまた、トランジスタ８２に帰還を提供するために確認（ＡＣＫ）信号を取得する回路を含む。確認信号は、トランジスタ９２および抵抗９４の間の、ノード１００において取得され、そしてＳＲフリップ・フロップ１０２の入力Ｒ端子に供給される。フリップ・フロップ１０２の入力Ｓ端子は、伝達パルス１０４により図示される、トランジスタ８２をターン・オンにする、信号を受け取るために接続され、および出力Ｑ端子はトランジスタ８２のゲートに接続される。
【００２８】
確認信号がトランジスタ８２をターン・オフする方法は、回路７０の動作から理解することが可能である。伝達パルス１０４がフリップ・フロップ１０２をセットすると、そのＱ出力はハイになり、トランジスタ８２をターン・オンすることにより、ライン７２から抵抗８４およびトランジスタ８２を通して接地へ電流が流れることが可能となる。この電流の結果として、抵抗８４にかかる電圧が上昇する。これにより、伝達されたパルス１０６により例示されるように、ライン７２上の出力信号においてトランジションをもたらすことが可能であり、他方ノード９６における電圧はライン７２に比較して低下する。したがって、トランジスタ９２のゲートはライン７２よりロー電圧になり、トランジスタ９２をターン・オンさせる。このようにして、トランジスタ９２は出力トランジションが受け取られたことを検出する。
【００２９】
トランジスタ９２がターン・オンすると、ライン７２からトランジスタ９２および抵抗９４を通して接地に電流が流れることが可能となる。この電流の結果として、抵抗９４にかかる電圧が上昇する。そのために、それまで接地にあったノード１００の電圧が上昇し、確認信号を供給する。この確認信号はフリップ・フロップ１０２をリセットし、したがってＱ端子がローになり、トランジスタ８２をターン・オフし、抵抗８４を通る電流を停止させ、そしてそれにより、トランジスタ９２をターン・オフする。これにより電力消費が終了する。
【００３０】
したがって、トランジスタ８２は、２つの方向に信号を送るために必要とされる最小時間（すなわち、出力トランジションをロー側からハイ側まで伝達するために必要な時間＋確認信号を逆にハイ側からロー側まで伝達するために必要な時間）に、トランジスタ８２および９２を制御する高速で低電圧のロジックを切り替えるための時間、を加えた時間よりわずかに長い時間だけオンになる。トランジスタ９２がオンになっている時間は、トランジスタ８２がオンになっている時間より少なくすることが可能である。結果として、伝達サイクルの間に消費されるエネルギーは従来のレベル・シフト回路による伝達のために必要とされた最少エネルギーの１／３〜１／４にまで削減することが可能である。
【００３１】
図３での実施方法はそれが自己適応性であるために有利である。プロセスあるいは温度のような要因が回路７０における伝達の速度を変動させた場合に、確認信号のタイミングはそれに応じて変化する。電力消費が変動する場合があるが、しかしそれは最小必要量のわずかな倍数の範囲に保たれるであろう。本発明のこの実施方法では伝達の開始から信号の受け取りまでの間に、フィルタ遅れなしでこの結果を得られることが有利である。唯一の不可避な遅れは本質的なレベル・シフタの遅れである。
【００３２】
図４は、「ノイズを発生しやすい」ｄｖ／ｄｔを表わす条件を検知すること、およびそれに反応して伝達を防止することにより、ｄｖ／ｄｔ問題を軽減する、本発明のデジタル・レベル・シフト回路１２０の関連構成要素を示す。
【００３３】
図４において、回路１２０がライン１２２上に出力信号を供給し、そこで、波形１２４により示されるように、ＶＯＦＦＳＥＴにおける変化により立ち上がる高電圧が発生する。回路１２０はライン１２２および接地の間に２つのｐチャンネル・パスおよび２つのｎチャンネル・パスにより形成される差分回路を含む。ｐチャンネル・パスはそれぞれ抵抗１３４および１３６に直列に接続されたｐチャンネル・トランジスタ１３０および１３２（Ｐ１とＰ３）を含む。ｎチャンネル・パスはそれぞれ抵抗１４４および１４６に直列に接続されたｎチャンネル・トランジスタ１４０および１４２（Ｎ１とＮ３）を含む。同一チャンネル・タイプの２つのトランジスタ・のゲートにおける入力信号は、両方のトランジスタが同時には決してターン・オンされないという規約（protocol）に従う。
【００３４】
また、回路１２０は、同一チャンネル・タイプの２つの素子による同時に発生する擬似伝達を防止する伝達規約を確実にするための回路を含む。図４は、回路１２０のロー側においてｐチャンネルのパスを感知し、動作する回路のみを示す。これと類似の回路がｎチャンネルのパスを感知し、ｐチャンネル・トランジスタ１３０と１３２に対して（適切に反転された）ターン・オン信号を供給することが可能である。
【００３５】
トランジスタ１３０および１３２は、それぞれ、寄生静電容量１５０および１５２を有する。ライン１２２上のｄｖ／ｄｔがゼロではない間には、トランジスタ１３０および１３２を通して電流が流れ、抵抗１３４および１３６の両端に電圧が発生する。ＡＮＤゲート１６０は、ノード１６２および１６４に接続され、電圧を受け取る。ライン１２２上のｄｖ／ｄｔが十分大なる場合には、ノード１６２および１６４における電圧は共にＡＮＤゲート１６０に対するハイ入力のための閾値を超えるであろう。そしてＡＮＤゲート１６０の出力がハイとなり、トランジスタ１３０および１３２を通る電流が閾値を超えたことをＡＮＤゲート１６０が感知したことを表わす。
【００３６】
インバータ１６１はＡＮＤゲート１６０の出力を反転させ、そしてＡＮＤゲート１６３および１６６がそれぞれその反転された出力を受け取る。また、ＡＮＤゲート１６６はトランジスタ１４０のゲートのための入力信号を受け取り、他方ＡＮＤゲート１６３はトランジスタ１４２のゲートのための入力信号を受け取る。上に記述された規約に従い，両方のトランジスタを同時にターン・オンしないという条件が成立すれば、これらの入力信号は任意の適切な信号とすることができる。
【００３７】
ＡＮＤゲート１６０の出力がハイになると、ＡＮＤゲート１６３および１６６は共にインバータ１６１からロー信号を受け取り、したがってトランジスタ１４０および１４２がターン・オン信号を受け取るのを防止する。そのために、トランジスタ１４０および１４２は出力トランジションをすることが不可能であり、また図３との関係において記述されたような確認信号を供給することが不可能である。参照番号１７０により示される点線にて囲んで示された回路と類似の（図４においては示されていない）論理回路が、トランジスタ１４０および１４２を通る電流が閾値を越えるのを感知し、これに応答してトランジスタ１３０および１３２が出力トランジションして、確認信号を供給してしまうことを防止するために、ハイ側に提供される。
【００３８】
このようにして、ノイズを発生しやすいｄｖ／ｄｔ状況の間は、すべての伝達が無効にされ、そして電力消費の発生が不可能となる。以下に、より完全に記述されるように、ノイズを発生しやすいｄｖ／ｄｔ事象が終わるまで、レベル・シフトされるべき入力情報を格納するようにすることが可能である。
【００３９】
回路１２０のローおよびハイ側の、電流を感知している閾値の間に不整合が発生し得る。たとえば、ｐチャンネル素子がｎチャンネル素子よりも少ないドレーン寄生容量を持っているため、あるいはロー側の電流感知閾値が別の理由により高いため、ハイ側が大きなｄｖ／ｄｔを発見しながら、ロー側は発見しない場合がある。しかしながら、入力信号を出力信号に変換することにおいては、このことは結果としてエラーをもたらさないであろう。なぜなら両方の側が伝達の継続を有効にせねばならないからである。その代わりに、シフティングが単純に遅延する。非伝達側が大きなｄｖ／ｄｔを感知しているのに、現在伝達している側がそれを感知していない場合には、伝達している側の高電圧ＭＯＳトランジスタの１つがオン状態にあるが、しかし非伝達側からの確認信号を受け取らない。回路１２０は適切に動作するが、しかしｄｖ／ｄｔの大きな事象が終了し、そして確認信号が受け取られるまで、若干の電力が１つのトランジスタで消費される。
【００４０】
図４の技法は４つの高電圧ＭＯＳトランジスタを使用し、したがって大きなシリコン量を必要とする。しかしながら、この４つのトランジスタは、「ローからハイへ」および「ハイからローへ」のトランジションを通して４つの異なる信号を、連携して、伝達することが可能である。
【００４１】
図５は、図４におけるＰ１、Ｐ３、Ｎ１、およびＮ３の間に、こう着状態（standoff）を回避するため、確認信号を供給することが可能な１つの方法を示す。あるトランジスタがもう１つのトランジスタに確認信号を供給し、そしてまた同じトランジスタから確認信号を受け取った場合には、こう着状態が生起する可能性がある。たとえば、Ｐ１およびＮ１が確認信号を交換し、双方が同時にターン・オン信号を受信した場合には、それらはまた同時にお互いに対し確認信号を供給するであろう。回路１２０のハイ、およびロー側は必ずしも同期しておらず、上に記述した規約に基づいて、同時ターン・オン信号は片側についてのみ禁止される、すなわち、Ｐ１およびＰ３、あるいは、Ｎ１およびＮ３は同時にターン・オンすることは不可能であるため、このような事態が生起し得る。トランジションが為される前に、Ｐ１およびＮ１のようなそれぞれが他方をターン・オフさせるために確認信号を供給することが可能であり、この場合伝達が遂行できないこう着状態がもたらされる。改善されない限り、回路１２０が伝達の欠落を検出することが不可能であろう。
【００４２】
図５における交差確認の仕組みでは、それぞれのトランジスタは自分が確認信号を供給したトランジスタ以外のトランジスタから確認信号を受け取るようになるため、こう着状態が回避される。これにより、回路１２０は同時ターン・オン信号に起因する伝達エラーを検出することが可能である。たとえば、Ｐ１およびＮ１が同時にターン・オンされる場合には、Ｐ１がＮ１から確認信号を受け取るため、Ｐ１が即座にターン・オフするのに対し、Ｎ１は、Ｎ１の出力トランジションによりＰ３がターン・オンされて、Ｐ３からの確認信号を受け取るまでオン状態にとどまる。一方、ハイ側の追加回路によりＰ１の出力トランジションが為されなかったことを感知することが可能である。Ｐ３がＮ１に対し確認信号を供給するとき、この回路が、新しい出力トランジションを始めるためにＰ１をターン・オンすることにより応答し、時間的には多少延長されるが、Ｐ１による正しい伝達をもたらすことが可能である。
【００４３】
図５における交差確認の仕組みはこう着状態を回避するであろう１つの可能な案を示すに過ぎない。他の等しく単純な案は図５においてそれぞれの矢印の向きを単純に反転することであろう。
【００４４】
図３〜５の特徴を含むレベル・シフト回路１８０の１部を示す図６から、上の技法をより完全に理解することが可能である。図６における回路は図５で示される仕組みに従ってＮ３と表示されるｎチャンネル・トランジスタ１８２のゲートにターン・オン信号を供給する。ｐチャンネル素子のための変更というようなわずかな修正で、類似の回路によりＮ１、Ｐ１、およびＰ３に対して、図５の仕組みにより、ターン・オン信号を供給することが可能であろう。
【００４５】
上で図４においてゲート１６０および１６３に関して記述されたように、ＮＡＮＤゲート１８４はＰ１およびＰ３を通る電流が閾値を超えるのを感知し、そしてＡＮＤゲート１８６は、Ｎ３が伝達することおよび確認信号を供給することを防止する。ＮＡＮＤゲート１８４の出力は、図４におけるインバータ１６１の出力に対応し、ＡＮＤゲート１８６への１つの入力であり、そして、ｄｖ／ｄｔが大なる間だけローになり、Ｎ３を無効にする。ＡＮＤゲート１８６への他の入力はしたがってＮ３に対するターン・オン信号であると呼ぶことが可能であり、および図６におけるその他の回路は、伝達パルスに応答してＮ３をターン・オンするか、あるいはＰ３に確認信号を供給するかを決定する。
【００４６】
第１に、フリップ・フロップ１９０（ＦＦＮ３）は、関連する回路と一緒に、図３におけるような確認信号、および図４におけるような電流感知の両方を絡めた幾分複雑な条件を適用する。Ｐ１からの信号は、図５に従う確認信号である場合があり、ＡＮＤゲートへの１つの入力であり、他の１つの入力はＮＡＮＤゲート１８４からの出力であり、これはｄｖ／ｄｔが大である間はローなる。したがって、Ｐ１がハイ出力を供給し、およびｄｖ／ｄｔが小であるときは、常にＦＦＮ３はリセット状態になる。ｄｖ／ｄｔが大、あるいはＰ１がロー出力を供給しているときは、常に、ＦＦＮ３は、ＯＲゲート１９４からのハイ出力によりセットされることが可能であり、この状態は、パルス１９６に示されるような伝達パルスを、Ｎ３が受け取ったときに生起することになる。
【００４７】
伝達パルスが受け取られていないときでも、ＡＮＤゲート２００からの出力がハイである場合には、ＯＲゲート１９４からの出力はハイになることになる。上に言及された経路を戻ると、フリップ・フロップ２０２は、Ｎ１からその確認信号を受け取るＰ１によるこう着状態を回避するために情報を格納する。Ｐ１がハイ信号を供給し、およびｄｖ／ｄｔが小である場合には、ＦＦＮ３はゲート１９２からのハイ出力に応答してリセットされる。しかしながら、ＦＦＮ３を通る伝播遅延のために、ＡＮＤゲート２０４への２つの入力が共にほんの短い間ハイにとどまることが可能であり、ＦＦＮ３がリセットされる前にセット状態であった場合には、フリップ・フロップ２０２がセットされ、これはＰ１による確認信号あるいは伝達のいずれかであった可能性があるＰ１からのハイ信号によってＮ３の伝達が、止められたことを示す。Ｐ１からのハイ信号が終了するまでセット状態を維持し、その終了時点でインバータ２０６からの出力がハイになり、フリップ・フロップ２０２はセット状態からリセットされる。
【００４８】
フリップ・フロップ２０２がセット状態の間は、そのＱ端子はＡＮＤゲート２００へのハイ信号を供給する。このゲートの他の入力は、Ｎ１によるゲート信号であり、Ｎ１がハイ出力信号を供給しているときハイになる。上に記述されたプロトコルのもとでは、Ｎ３が伝達しているときには、Ｎ１は伝達していないであろうから、フリップ・フロップ２０２がセット状態の間のＮ１からのハイ信号は確認信号でなければならない。さらに、Ｎ１がＰ１に確認信号を供給している場合には、Ｐ１からのハイ信号は確認信号ではなく、入力伝達パルスに応答した伝達であったはずである。ＡＮＤゲート２００は、Ｐ１からのハイ信号が伝達であったことを検出する場合には、出力にハイが供給される。フリップ・フロップ２０２を通る伝播遅延のために、ＡＮＤゲート２００は、Ｐ１からのハイ信号が終了した後短い間ハイ出力を供給し続け、それによりＦＦＮ３をセットし、確認信号がＰ１から受け取られるまで、Ｎ３は再び伝達することが可能となる。換言すればＡＮＤゲート２００はＰ１による伝達から確認信号を識別し、Ｐ１からのハイ信号が確認信号でなく伝達であったなら、Ｎ３による伝達を再開する。
【００４９】
第２に、ＡＮＤゲート２１０が、関連する回路とともに、Ｎ３が適切な確認信号をＰ３に供給することを確実にする条件を適用する。この条件は、Ｎ１が伝達していない場合には、Ｐ３がハイ出力を常時供給し、一方、Ｎ１が伝達している場合には、Ｐ３からのハイ出力はＮ１に対する確認信号でなければならないことに対応する。フリップ・フロップ２１２（ＦＦＮ１）がセットされた後、Ｎ１による伝達が開始する。ここでＦＦＮ１はＮ１のためのＦＦＮ３に対応するフリップ・フロップである。けれども、上に記述されたように、Ｐ３によるこう着状態を回避するためにＦＦＮ１がすぐにリセットされる場合には、遅い立ち下がりおよび速い立ち上がりを有する、非反転遅延２１４がハイ出力を供給せず、したがって、インバータ２１６はＡＮＤゲート２１０に対しロー入力を供給しない。インバータ２１６がロー入力を供給する場合を除き、ＡＮＤゲート２１０は単純にＰ３の出力を供給する。そして、ＡＮＤゲート２１０からの出力がハイであることはＮ３がＰ３に確認信号を供給するべきであることを示す。
【００５０】
ＦＦＮ３がセットされるか、あるいはＡＮＤゲート２１０がハイ出力を供給する場合には、最終的に、ＯＲゲート２２０がＮ３のターン・オン信号をゲート１８６に供給する。
【００５１】
図６における回路は、Ｎ１、Ｐ１、およびＰ３に対する対応する回路とともに、それぞれの素子がそのターン・オン信号を受け取ったときに制御する制御回路として機能する。上に記述されたように、この制御回路の若干の構成要素は帰還回路として機能し、上に記述されたように、若干の構成要素は感知／防止回路として機能し、そして、それぞれの素子が同じく伝達をも行う他の素子から帰還信号を受け取るため、ＡＮＤゲート２００および関連する構成要素に関して上に記述されたように、この制御回路はまた、帰還信号を伝達から識別する構成要素を含むことが可能である。
【００５２】
本発明がその特定の実施形態に関連して記述されたが、他の多くの変更および修正および使用が当業者に明白になるであろう。したがって、本発明はここにある特定の開示によってではなく、請求の範囲によってのみ限定されることが望まれる。
【図面の簡単な説明】
【００５３】
【図１】図１Ａはシフトされていないデジタル回路を示す図であり、他方図１Ｂはレベル・シフトされたデジタル回路を示す図である。
【図２】オフセット電圧の変化によりトランジスタを通しての電流がどのようにして偽りの伝達を引き起こすことになるかを示す概略の回路を示す図である。
【図３】確認信号を取得し、およびそれに応答して、レベル・シフト・トランジスタをターン・オフする回路を有するデジタル・レベル・シフト回路の概略を示す図である。
【図４】２つのｐチャンネル・レベル・シフト・トランジスタを通して閾値より大きい電流が流れたことを感知し、およびそれに応答して、２つのｎチャンネル・レベル・シフトトランジスタがターン・オンするのを防止する回路を有するデジタル・レベル・シフト回路の概略を示す図である。
【図５】２つのｐチャンネルおよび２つのｎチャンネル素子を有する交差確認の仕組みにおいて確認信号がどのようにして供給され得るかを示す図である。
【図６】図３〜５において示された特徴を含むデジタル・レベル・シフト回路の一部の概略を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際公開パンフレット】
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