(57)【要約】炭化ケイ素（ＳｉＣ）を使用して非平衡電荷の分離および高速で非破壊充放電の両方を可能にする１トランジスタ（１Ｔ）不揮発性ランダム・アクセス・メモリ・セルである。容量よりもむしろ制御された抵抗（および多くのメモリ・レベル）の感知を可能にするために、セルは、シリコンまたはＳｉＣのいずれかで実施することができるメモリ・トランジスタを含む。１Ｔセルは、現行のフラッシュ・メモリで使用されているアーキテクチャの実施を可能にするためのダイオード分離、そして、特に、ＮＯＲおよびＮＡＮＤアレイを有する。ダイオード分離を有する１Ｔセルは、ＳｉＣダイオードに限定されない。製造法は、窒化酸化ケイ素ゲートをＳｉＣ基板上に形成し、次いでイオン注入を実行し、それから自己位置調整ＭＯＳＦＥＴの形成を仕上げる工程を含む。
2005538552.tif 000002
【特許請求の範囲】
【請求項１】
１トランジスタ・セルを備えた揮発性ランダム・アクセス・メモリであって、ダイオードが、制御ゲートと浮遊ゲートとの間のコンデンサの代わりに使用され、情報は、前記トランジスタのソース端子とドレイン端子との間の抵抗を感知することによって読み取られる、揮発性ランダム・アクセス・メモリ。
【請求項２】
トランジスタのゲートのダイオード分離を有する１トランジスタ・セルを備えたダイナミック不揮発性ランダム・アクセス・メモリであって、前記ダイオードを介した前記ゲートの充放電は、前記ダイオードを形成する材料の電気特性を変化させず、また、ゲート酸化物にストレスを与えない、ダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項３】
リアルタイムのデータ処理を可能にするために、書き込みサイクル数は、十分に大きく、充放電の速度は、十分に速い、請求項２に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項４】
１トランジスタ・セルを備えたダイナミック不揮発性ランダム・アクセス・メモリであって、炭化ケイ素デバイスが、制御ゲートと浮遊ゲートとの間のコンデンサの代わりに使用され、情報は、前記トランジスタのソース端子とドレイン端子との間の抵抗を感知することによって読み取られる、ダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項５】
前記炭化ケイ素デバイスは、ダイオードである、請求項４に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項６】
前記炭化ケイ素デバイスは、制御されたスイッチである請求項４に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項７】
前記炭化ケイ素は、３Ｃ  ＳｉＣウェハである、請求項４に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項８】
前記ダイオードは、前記１Ｔメモリ・セルを電気的にリフレッシュする必要を回避するために十分長い電荷保持時間を創出するように不動態化されたＳｉＣ−ＳｉＯ２界面を有する炭化ケイ素で実施される、請求項５に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項９】
前記電荷保持時間は、７年を超える、請求項７に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項１０】
前記ＳｉＣ−ＳｉＯ２界面は、ＮＯまたはＮ２Ｏどちらかのリッチ環境（ｒｉｃｈ  ｅｎｖｉｒｏｎｍｅｎｔｓ）内で窒化される、請求項８に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項１１】
電子とホールの発生／再結合率および電荷漏洩は、非平衡電荷をかなりの時間維持することができる程低減され、かつ、メモリ・セルを接続するためのスイッチとして使用される炭化ケイ素トランジスタを含む不揮発性ランダム・アクセス・メモリ。
【請求項１２】
１トランジスタ・セルからなるダイナミック不揮発性ランダム・アクセス・メモリであって、前記トランジスタは、
（ａ）ポリシリコンの本体と、
（ｂ）ソース領域またはドレイン領域として機能する、金属接点または高濃度ドーピングされたポリシリコン接点と、
（ｃ）分離ダイオードのアノードまたはカソードと一体になっているＳｉＣゲートと、
を伴って創出された、ダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項１３】
前記分離ダイオードは、順方向ターン・オン電圧および逆方向ターン・オン電圧を超えたとき、順方向オン動作と逆方向オン動作の両方を有する基準型ダイオードである、請求項５に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項１４】
前記基準型ダイオードは、ＮＰＮ層またはＰＮＰ層のいずれかより創出される、請求項１１に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項１５】
シリコンまたは炭化ケイ素のトランジスタは、メモリ素子として使用され、炭化ケイ素のトランジスタは、前記メモリ素子のゲートに接続するスイッチとして使用される、ダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項１６】
前記炭化ケイ素トランジスタのゲート酸化物は、直接の酸化物成長によって、あるいはＮＯまたはＮ２Ｏの存在下で予め成長させた酸化物のアニールによって用意される、請求項１２に記載のダイナミック不揮発性ランダム・アクセス・メモリ。
【請求項１７】
トランジスタゲートのダイオード分離を有する１トランジスタ・セルを備えた揮発性ランダム・アクセス・メモリ。
【請求項１８】
ワード線と交差するビット線を有し、前記ワード線と平行であるソースを有し、シリコンまたは炭化ケイ素で実施される金属酸化膜半導体電界効果トランジスタ。
【請求項１９】
前記ビット線は、ＭＯＳＦＥＴのドレインを含み、前記ワード線は、ＭＯＳＦＥＴのゲートを含む、請求項１８に記載の金属酸化膜半導体電界効果トランジスタ。
【請求項２０】
書き込み動作は、ゲートを接地して実行される、請求項１６に記載の金属酸化膜半導体電界効果トランジスタ。
【請求項２１】
窒化酸化ケイ素ゲートを炭化ケイ素基板上に形成し、次いでイオン注入を実行し、それからＭＯＳＦＥＴの形成を仕上げる工程を含む、請求項１０に記載の不揮発性ランダム・アクセス・メモリまたは請求項１６に記載のＭＯＳＦＥＴを製造する方法。
【請求項２２】
前記ＳｉＣ−ＳｉＯ２界面は、ＮＯまたはＮ２Ｏどちらかの環境内において高温で窒化されることによって不動態化される、請求項１８に記載の方法。
【請求項２３】
前記炭化ケイ素は、３Ｃ  ＳｉＣウェハである、請求項１９に記載の方法。
【請求項２４】
前記トランジスタは、ゲートを含み、前記ゲートは、モリブデン、Ｐ＋ポリシリコン、およびプラチナ・シリサイドの中から選択される、請求項１２に記載の不揮発性ランダム・アクセス・メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ・セルに関し、詳細には、炭化ケイ素ベースのメモリ・セルに関する。
【背景技術】
【０００２】
現在のシリコン・ベース技術におけるダイナミック・ランダム・アクセス・メモリデバイスは、記憶された情報の定期的なリフレッシュが必要であり、メモリ・セルが、電源に接続されなくなると情報が失われるために揮発性である。
【０００３】
フラッシュ・メモリは、最新の電子システムにおいて、相補的機能を提供する。フラッシュ・メモリは、周囲の絶縁材料を介して充放電される浮遊ゲートを用いて論理状態を変更する。フラッシュ・メモリは、情報の書き込みに時間がかかり過ぎ、特定の書き込みサイクル数に限られているために、読出し専用メモリ（ＲＯＭ）であり、その結果、ＲＡＭ用途には使用できない。しかし、フラッシュ・メモリは、情報の不揮発性記憶デバイスを提供し、一切の電力がメモリ・セルから切り離されたときでも、情報は維持される。フラッシュ・メモリはまた、処理に依存し、実際には、これらのプロセスの変動を補償するために、同一チップ上に組込み補正を有するマイクロ・プロセッサを持つことによって、処理に対する調整を行うことが必要である。
【０００４】
不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）デバイス―シリコンＲＡＭのアクセス特性およびシリコンＲＯＭの保持時間を有する（フラッシュ・メモリ）メモリ・セル―を形成するための試みがなされており、米国特許第６３７３０９５は、その一例である。
【０００５】
メモリデバイスの開発における別の課題は、メモリ容量の増加を可能にすることであり、これを達成する１つの方法は、セル面積（現在のＤＲＡＭで８Ｆ２）を減少させることである。Ｆは、最小形態（特定の技術で実施できる最小の線幅）であり、８Ｆ２は、最新のメモリ・セルの形態は、全てのセルが８Ｆ２の面積を占めるようになっていることを示す。この課題は、Ｓ．Ｏｋｈｏｎｉｎ、Ｍ．Ｎａｇｏｇａ、Ｊ．Ｍ．ＳａｌｌｅｓｅおよびＰ．Ｆａｚａｎらによって概説されている（ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  ｌｅｔｔｅｒｓ  Ｖｏｌ．２３、Ｎｏ．２、Ｆｅｂ  ２００２）。ＤＲＡＭ中で使用される１トランジスタ・１コンデンサ（１Ｔ１Ｃ）セルの場合、形態サイズの縮小における制限要因は、メモリ容量が、Ｆに依存することである。フラッシュ・メモリは、セル当たり２論理レベルを超える可能性のある、より小さい１トランジスタ（１Ｔ）セルを使用するので、より大きなメモリ容量を提供する。しかし依然として、電子を浮遊ゲート中に注入するのに十分なエネルギーまで加速する必要性によって設けられる、形態サイズの縮小に対する制限がある。更なる要因は、絶縁体の最小厚みによって設けられ、絶縁体の厚みが減少するにつれて絶縁体は、疲労の影響を受けやすくなる。
【０００６】
半導体デバイスの製造には、炭化ケイ素は広く使用されておらず、主に、シリコンで製造されている。炭化ケイ素は、米国特許５８３１２８８、６２１８２５４、および６２８１５２１において、トランジスタ用途に提案されたが、メモリデバイス用途ではない。
【０００７】
米国特許６３６５９１９は、炭化ケイ素接合電界効果トランジスタ（ＪＦＥＴ）について開示している。
米国特許５４６５２４９は、高速書き込み性および実質的に無制限な書き込みサイクル数を有する（ダイナミックＮＶＲＡＭ）不揮発性のＲＡＭ（ＮＶＲＡＭ）を達成するための、炭化ケイ素製１Ｔ１Ｃセルの２つの実施について開示している。２つの実施の差異は、トランジスタの種類にあり、即ち、一方のケースでは、ＳｉＣバイポーラ接合トランジスタ（ＢＪＴ）であり、他方のケースでは、Ｓｉ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。両ケースとも、コンデンサは、ＳｉＣ上の金属酸化物半導体（ＭＯＳ）として実装される。１Ｔ１Ｃセルとして、メモリは、センシング容量によって読み出される。
【０００８】
米国特許５５１０６３０は、ＭＯＳＦＥＴ（蓄積型ＭＯＳＦＥＴ）および積層ポリシリコン誘電体金属コンデンサ用の特定構造を有する、ＳｉＣベースの１Ｔ１Ｃセルを開示している。
【０００９】
米国特許５８０１４０１、５９８９９５８、および６１６６４０１は、炭化ケイ素浮遊ゲートを使用したＲＯＭデバイスを開示している。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、小さい形態サイズを有し、フラッシュ・メモリの短所を回避することができるダイナミックＮＶＲＡＭを提供することである。更なる目的は、より積極的な縮小化および消費電力の大幅な減少を可能にするセルを提供することである。これは、もちろん、メモリ記憶デバイスの密度を増加させることにもなる。
【課題を解決するための手段】
【００１１】
（本発明の概説）
このために、本発明は、炭化ケイ素を使用して非平衡電荷の分離と高速での非破壊充放電との両方を可能にする１トランジスタ（１Ｔ）不揮発性ランダム・アクセス・メモリ・セルを提供する。容量よりもむしろ制御された抵抗（および多くのメモリ・レベル）の感知を可能にするために、セルは、シリコンまたは炭化ケイ素のいずれかで実施することができるメモリ・トランジスタを含む。
【００１２】
本発明の一部は、窒化ＳｉＯ２−ＳｉＣ界面が、非平衡電荷の長時間の保持をもたらし、界面を揮発性メモリ・ストレージデバイスの開発にとって適切なものにするという認識に基づいて記述されている。デバイスの製造工程は、直接的酸化物成長による、あるいはＮＯまたはＮ２Ｏの環境下のいずれかにおける酸化物アニールによるＳｉＣ−ＳｉＯ２界面の窒化に基づいている。
【００１３】
本発明の１つの実施の形態は、１Ｔフラッシュ・セル（先行技術）の修正である。１Ｔフラッシュ・セルの浮遊ゲートは、２つのコンデンサ端子間の接続部として見なされ、一方のコンデンサは、制御ゲートと浮遊ゲートとの間に存在し、他方のコンデンサは、浮遊ゲートとトランジスタのチャネルとの間に存在する。したがって、本発明のこの実施の形態は、制御ゲート上のコンデンサをＳｉＣダイオードによって置き換えたものとして単純に説明することができる。バルク電荷生成／再結合と表面電荷生成／再結合との両方は、不動態化されたＳｉＣ領域においては実質的に無視できるので、ＳｉＣダイオードは、置き換えられたコンデンサによる電荷保持の実施を可能にする。重要なことには、ＳｉＣダイオードはまた、高速で非破壊の電荷の除去／蓄積を可能にすることにより、置き換えられたコンデンサによって課せられる制約を回避することができる。ダイオードを基準ダイオードとして設計することにより、より容易な充放電動作のために順方向ターン・オン電圧と逆方向ターン・オン電圧両方の利用を可能にする。ダイオード分離を有するこの１Ｔセルは、現行のフラッシュ・メモリ、特に、暗号およびデータ・ストレージの業界標準として確立されているＮＯＲアレイおよびＮＡＮＤアレイにおいて使用されるアーキテクチャの直接的実施を可能にする。
【００１４】
したがって、別の態様において、本発明は、１トランジスタ・セルを備え、炭化ケイ素デバイスが制御ゲートと浮遊ゲートとの間のコンデンサの代わりに使用され、情報は、前記トランジスタのソース端子とドレイン端子との間の抵抗を感知することによって読み取られる、ダイナミック不揮発性ランダム・アクセス・メモリを提供する。炭化ケイ素デバイスは、ダイオードで、好ましくは基準型ダイオードとすることができ、または、制御されたスイッチで、好ましくはトランジスタとすることができる。
【００１５】
本発明における、ダイオード分離を有する１Ｔセルの開示は、ＳｉＣダイオードに限定することにならない。ＳｉＣダイオードは、保持時間を最大化するために必要であるが、他の材料を使用しても、メモリ容量増大の観点で大きな利点がある。既存のセルを用いて可能なレベルを超えたメモリ容量の増大は、従来のダイナミックＲＡＭと同様に、メモリ・セルを電気的にリフレッシュすることによる情報の定期的なリフレッシュが必要であるとしても、独自の用途を可能にする。
【００１６】
本発明の別の実施の形態において、ワード線（ＭＯＳＦＥＴのゲート）と交差するビット線（ＭＯＳＦＥＴのドレイン）を有し、前記ワード線と平行であるソースを有し、シリコンまたは炭化ケイ素で実施される金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が提供される。このＭＯＳＦＥＴは、単一のトランジスタ（コンデンサの付いていない）ＮＶＲＡＭセルとして機能する。好ましくは、書き込み動作は、ゲートを接地して（ゲート対基板電圧は、ゼロ）実行される。この実施の形態において、メモリ・アレイは、無漏洩スイッチによってアクセスされ、無漏洩スイッチの実施は、まさに、不動態化されたＳｉＣにおける低い発生／再結合率に依存する。他のＳｉＣベースのスイッチ（ダイオード、ＢＪＴ等）も使用可能であるが、ＳｉＣ製ＭＯＳＦＥＴは、無漏洩スイッチの典型的な実施例である。
【００１７】
いずれか一方の実施の形態において、セルは、抵抗を感知することによって読み取られる。この結果、必然的なメモリ容量の増大を伴う複数のレベルが可能となり、セル・サイズの縮小における問題が取り除かれる。
【００１８】
この構造体は、４Ｆ２の形態サイズを有する。別の利点は、論理レベルが、少なくとも２つの、チャネル電荷に起因するチャネル抵抗の状態として実施され、また、２つのレベルの抵抗値の差異は、Ｆに大きく依存しないことである。更なる利点は、異なるチャネル電荷量、ひいては、複数の抵抗レベルによってもたらされる複数レベルの論理である。
【００１９】
フラッシュ・メモリと比較して、より低い電圧が必要とされ、充放電の速度は、フラッシュ・メモリの場合よりも大きい。本発明のメモリ・セルは、必要ならば、いくつかの（無限）の論理状態を持つという付加された利点を持っており、フラッシュ・メモリのいずれの欠点をも有しない。フラッシュ・メモリに勝る本発明の別の利点は、フラッシュ・メモリにおいては、充放電は、破壊的で、材料の状態を変化させるが、本発明においては、不動態化された界面は、高速で非破壊的電荷除去／蓄積を可能にすることである。本発明において、ダイオードを介したゲートの充放電は、ダイオードを形成する材料の特性を変化させず、また、ゲート酸化物に一切ストレスを与えない。本発明のダイナミック・メモリ・セルを用いると、リアルタイムのデータ処理を可能にするために、書き込みサイクル数は、十分に大きく、充放電の速度は、十分に速い。Ｓｉｃ−ＳｉＯ２界面の不動態化は、本発明のメモリ・セルを、従来のＲＡＭの場合と同様に電気的にリフレッシュすることの必要性を回避するために十分長い電荷保持時間を創出する。本発明を用いて、７年を超える電荷保持時間を達成することができる。不動態化は、熱的ＳｉＯ２不動態化によって行われてもよいし、あるいは、好ましくは、ＮＯまたはＮ２Ｏの環境下において高温で表面を窒化することによって行われてもよい。
【００２０】
ＳｉＣダイオードを製造する方法は、ＳｉＣエピタキシャル層のエッチングと、表面の発生／再結合率を低減させるために軽度に窒化されたＳｉｃ−ＳｉＯ２界面を形成する本質的な工程とを含む。ＳｉＣ製ＭＯＳＦＥＴの製造方法もまた、軽度に窒化されたゲート酸化物を形成する本質的な工程を含み、次いで、イオン注入を行う工程およびＭＯＳＦＥＴの形成を仕上げる工程を含む。自己位置調整ＭＯＳＦＥＴを使用することが好ましい。
【００２１】
金属ゲートを有する自己位置調整ＭＯＳＦＥＴをもたらす製造法は、性能の改善（Ｆのより良好な縮小化、消費電力の低減、およびゲート酸化物を介した漏洩の低減）を可能にする。自己位置調整ＭＯＳＦＥＴは、（ポリシリコン・ゲートまたは金属ゲートのいずれかを有する）シリコンで日常的に製造される。ＳｉＣにおける課題は、自己位置調整マスクとしてＭＯＳＦＥＴゲートを用いたイオン注入によってドレインおよびソース領域を創出した後に、ドレインおよびソース領域のドーピングを活性化させるための高温アニールが必要であることに起因している。イオン注入は、室温で行うことができるが、非常に高いアニール温度（１４００℃超えた）を必要とする。代わりの方法は、イオン注入を高温（約８００℃）で実行することであり、その場合、最高１３００℃の注入後アニール温度（ｐｏｓｔ  ｉｍｐｌａｎｔ  ａｎｎｅａｌｉｎｇ  ｔｅｍｐｅｒａｔｕｒｅ）で十分である。このことに関する課題は、ゲート酸化物に対する必要な粘着力を提供し、高温イオン注入に耐える金属（または、金属ベースの構造体）を見出すことである。好ましい金属は、モリブデンであり、モリブデンは、高温イオン注入による自己位置調整ＳｉＣ製ＭＯＳＦＥＴの製造条件を満足させるＭｏ−ゲート工程を可能にする。他の適切な材料は、Ｐ＋ポリシリコンおよび白金シリサイドである。この好ましい方法の本質的な特徴は、ＭＯゲートの昇華をデバイスするためにキャッピング誘電体（例えば、蒸着された酸化物）を使用するとともに、イオン注入期間の損傷的充電効果を回避するためにキャッピング誘電体を薄い金属膜でコーティングすることである。
【００２２】
別の態様において、本発明は、トランジスタが以下のものを伴って創出された１ＴセルからなるダイナミックＮＶＲＡＭを提供する：
（ａ）ポリシリコンの本体、
（ｂ）ソース領域またはドレイン領域として機能する、金属接点または高濃度ドーピングされたポリシリコン接点、および
（ｃ）分離ダイオードのアノードまたはカソードと一体になっているＳｉＣゲート。
【００２３】
（重要な材料および技術的考察）
本発明のメモリ・セルの適正な機能化は、（１）低い発生／再結合率、および（２）低いゲート酸化物経由漏洩によって可能となる。
【００２４】
低い発生／再結合率に対する要件は、シリコンが、非常に長いストレージ時間を達成するために使用できない理由である。少なくともバルクの再結合率に関する限りでは、多くの広いエネルギー・ギャップを有する半導体材料は、理論的にこの要件を満たすことができる。しかし、表面再結合率が十分低減されるように、広いエネルギー・ギャップを有する半導体と誘電体との間に高品質の界面を実施することが困難である。ＳｉＣの自然の酸化物は、これまでに開発された唯一の業界標準の半導体／誘電体界面であるシリコン／二酸化ケイ素界面における二酸化ケイ素である。ＳｉＣは、自然の誘電体を有する高品質の界面を可能にする、唯一の広いエネルギー・ギャップを有する材料であり、したがって、本発明における無漏洩スイッチ（ダイオードまたはトランジスタのいずれか一方）の実施は、実質的に、炭化ケイ素基板に限定される。多くのＳｉＣの結晶多形（３Ｃ、４Ｈ、６Ｈ等）があり、その中のそれぞれが、本質的な要件を満たすだろう。３Ｃ型ＳｉＣのエネルギー・ギャップは、約２．４ｅＶであり、他の共有結晶多形（６Ｈ型ＳｉＣの場合で約３．０ｅＶで、４Ｈ型ＳｉＣの場合で約３．２ｅＶ）に比べて小さな値である。このことは、３Ｃ型ＳｉＣの発生／再結合率は、全ての共有結晶多形の中で最も大きいことを意味する。しかし、良品質のゲート／誘電体界面を有する良品質の３Ｃ材料は、不揮発性ＲＡＭの実施のための十分に低い発生／再結合率を提供する。３Ｃ型ＳｉＣの魅力は、３Ｃ型ＳｉＣがＳｉ上に蒸着することができることから、例えば、Ｈｏｙａ  Ａｄｖａｎｃｅｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｅｃｈｎｏｌｏｇｉｅｓ  （ＨＡＳＴ）によって開発された工程によって、Ｓｉウェハ上または大口径の独立型ＳｉＣウェハ上にＳｉＣ膜を集積することができることである。ＳｉＣとゲート誘電体との間の界面の品質は、両方の要件（低い表面発生／再結合率および低いゲート誘電体を介した漏洩）に対して重要である。本発明は、所要の高品質界面を実施する１つの手段としての、ＳｉＣとゲート誘電体との間の界面の具体的な処理を提供する。この処理は、窒素原子が界面の欠陥を除去および不動態化する、「窒化」界面をもたらす。界面の窒化は、直接的酸化物成長によって、あるいは高温（＞１０００℃）におけるＮＯまたはＮ２Ｏの環境下で予め成長させた酸化物のアニールによって実施することができる。
【００２５】
（重要なセルおよびアーキテクチャの考察）
セルの設計およびメモリ・アーキテクチャの観点で、２つの主要な手法が、１Ｃ１Ｔおよび１Ｔと名付けられる。
【００２６】
１Ｃ１Ｔ手法は、最新のＤＲＡＭオン・シリコンにおいて見られる。この種類のセルにおいて、トランジスタは、異なった論理レベルを記憶するために電荷が保存されるコンデンサにアクセスするためのスイッチとして使用される。トランジスタは、オン状態にあるスイッチとして設定されてコンデンサに保存された情報／電荷の読み取りを可能にする。したがって、この種類のセルにおいては、容量が感知されると言われる。トランジスタは１つのみで、コンデンサは、トランジスタの上に積み重ねることができるが、トランジスタをコンデンサへ接続するスイッチとして使用するには、接点がトランジスタの外部に作られることが必要となる。したがって、このセルの面積は、単一のトランジスタが占める面積よりも大きくなり、一般に、８Ｆ２に等しい。これにより、セルは、せいぜい単一のトランジスタの面積しか占めない１Ｔセルと区別するために１Ｃ１Ｔと名付けられる。
【００２７】
シリコンで実施されたトランジスタ（最新のＤＲＡＭにおけると同様に）を有する１Ｃ１Ｔセルは、揮発性であり、保存された電荷を定期的にリフレッシュする必要があることを意味する。電荷は、（もしゲート酸化物が薄過ぎると）ＭＯＳＦＥＴのゲート酸化物を介して、また、（もし閾値以下の電流または遮断電流が大き過ぎると）ＭＯＳＦＥＴのチャネルを介して漏洩する恐れがある。これら両方の漏洩の仕組みは、ＳｉＣでは、微々たるレベルまで最小化することができる。シリコンの場合、電荷の漏洩は、高い発生／再結合率によっても現れる。この漏洩は、使用される材料（最新のＤＲＡＭでは、シリコン）のエネルギー・ギャップによって引き起こされ、セルの設計によって回避することはできない。１Ｃ１Ｔ中のトランジスタが、ＳｉＣで実施されると、発生／再結合率は、微々たるレベルにまで低減することができ、１Ｃ１Ｔセルを不揮発性のＲＡＭに変換する。このことは、米国特許５４６５２４９および５５１０６３０に開示されている。
【００２８】
ＳｉＣを用いたＣ１Ｔセルの製造は、メモリの揮発性の問題を解決するが、メモリ容量に関する以下の制約が残る。（１）形態サイズＦの低減は、小容量の感知に対する実質的な制約によって制限される（容量は、Ｆ２に比例するので、セル面積に比例して減少する）（２）トランジスタとコンデンサとの間の横方向の接触は、大きなセル面積（約８Ｆ２）を引き起こす。したがって、１Ｃ１Ｔセルの概念は、この革新においては使用されない。
【００２９】
本発明で開示された手法は、１Ｔセルの概念に関するものであり、一般に、最新のフラッシュ・メモリにおいて見られる。この手法の利点は、以下に記すものである：
（１）小さなセル面積が可能であり（４Ｆ２に近い）、
（２）ＭＯＳＦＥＴの抵抗が検知されるので、形態サイズの縮小化は、感知機構に制限されず、
（３）複数の論理レベルが実質的に可能である。
【００３０】
これらの全ての利点は、最新のＤＲＡＭによるよりも最新のフラッシュ・メモリによって、より高いメモリ容量が実施されるという事実より明らかな様に、より高いメモリ容量の実施に役立つ。
【００３１】
フラッシュ・メモリにおける１Ｔセルは、１つではなく、２つの垂直に集積されたコンデンサを含むことを明確にすべきである。即ち、浮遊ゲートとＭＯＳＦＥＴチャネルとの間のＭＯＳコンデンサ、および浮遊ゲートと制御ゲートとの間のコンデンサである。１Ｃ１Ｔセルにおいては、垂直に集積されたコンデンサは、１つのみである。しかし、このことは、セルのサイズという観点では、何らの違いをも創出しない（重要な要因は、我々が１Ｃ１Ｔと呼ぶセル中に横方向に接続されたコンデンサである）。
【００３２】
フラッシュ・メモリ中の垂直に集積された２つのコンデンサは、電気的な観点での浮遊ゲート実施の具体的な方法を提供する。この種類の浮遊ゲートをコンデンサ分離されたゲートと呼ぶことができる。浮遊ゲートを有することの本質的な利点は、浮遊ゲート中に捕捉された非平衡電荷のいずれもが、非常に長い時間維持されるということである。したがって、この種類の１Ｔセルは、不揮発性メモリ構築の基本構成単位（ｅｌｅｍｅｎｔａｒｙ  ｂｌｏｃｋ）になる。コンデンサ分離されたゲートの固有の欠点は、浮遊ゲートへの電荷の蓄積と除去の両方の過程で、電荷がコンデンサ誘電体（群）を貫通せねばならないという事実から生じる。結果は以下の通りである：
（１）充放電サイクル数が限られ、
（２）充放電時間が比較的に長く、
（３）充放電の仕組みが、形態サイズ（Ｆ）の縮小化に制約を課す。
【００３３】
はじめの２つの要因は、この種類のメモリの読出し専用メモリとして知られているメモリへの応用を制限し、第三の要因は、メモリ容量の増大を制限する。
本発明は、コンデンサ分離を必要としない１Ｔメモリ・セルを提供するので、フラッシュ・メモリに付随した欠点を除去する。本発明は更に、サイクル数無制限の高速書き込みを有する１Ｔ不揮発性メモリ・セルを可能にする、不動態化された表面を持つＳｉＣを提供する。いくつかの具体的な実施、特に、ダイオード分離を有する１Ｔセルおよびゲート分離を持たない１Ｔセルの実施が可能である。
【発明を実施するための最良の形態】
【００３４】
本発明の好ましい実施の形態について図面を参照して説明する。
（ダイオード分離を有する１Ｔセル）
この種類のセルは、本発明の好ましい実施の形態である。最新のフラッシュ・メモリ中で使用される、コンデンサ分離された１Ｔセルとの差異は、以下のように簡潔に説明することが可能であり、即ち、浮遊ゲートと制御ゲートとの間のコンデンサは、ＳｉＣダイオードで置き換えられることである。
【００３５】
図１は、コンデンサ分離された１Ｔセルの横断面図およびエネルギー帯図を示す。制御ゲートとＭＯＳＦＥＴ本体との間の電圧がゼロの場合（図１ｂ）は、電子が、浮遊ゲートおよび周囲のゲート誘電体によって創出されたポテンシャル井戸中に捕捉されることを示す。このことは、非平衡電荷ですら、両側のコンデンサの誘電体によって創出された高いポテンシャル障壁を越えて逸脱することができないので、長い電荷保持時間を可能にする。正電圧が制御ゲートへ印加された場合（図１ｃ）は、浮遊ゲートとどちらかのコンデンサの誘電体との間の障壁高さは、変化しないことを示す。このことは、電荷除去／蓄積（ｃｈａｒｇｅ  ｒｅｍｏｖａｌ／ｄｅｐｏｓｉｔｉｏｎ）の点で問題を引き起こす。
【００３６】
図２は、ダイオード分離を有する１Ｔセルの横断面図およびエネルギー帯図を示す。この実施例において、ダイオードは、ＳｉＣ製のＮＰＮ構造体として実施され、ゲート誘電体によって、シリコン、ポリシリコン、または他の任意の半導体により創出されたＭＯＳＦＥＴ本体より分離されている。ゼロ・バイアスの場合（図２ｂ）は、ゲート誘電体に隣接するＰＮ接合（ダイオード）は、浮遊ゲートによって創出されたポテンシャル井戸（図１ｂ）と同じ形態で電荷を保存することができるポテンシャル井戸を創出することを示す。原理的には、シリコン製中のＮＰＮ構造体および他の任意の半導体は、同一のエネルギー帯図を有する。ＳｉＣの場合の差異は、全ての漏洩経路が排除されるために、非平衡電荷がポテンシャル井戸中に保持されることである：（１）ＰＮ接合の空乏層中でのキャリアの発生は、広いエネルギー・ギャップのために無視でき、（２）障壁を越えての放出は、大きな障壁高さ（１．５ｅＶより大）のために無視でき、（３）ＳｉＣと周囲の誘電体（ＳｉＯ２）との間の界面における発生／再結合は、無視できる。このことは、コンデンサ分離された１Ｔセルの場合とまったく同様に、長い電荷保持時間を可能にする。
【００３７】
正電圧が制御ゲートへ印加された場合（図２ｃ）は、障壁が、印加された電圧によって除去されることにより、負電荷の高速で、かつ、非破壊の除去（または、等価的には正電荷の蓄積）を可能にする。同様に、制御ゲートにおける負電圧は、エネルギー帯を持ち上げることによって、制御ゲート側から障壁を除去することにより、負電荷の高速で、かつ、非破壊の蓄積を可能にする。これは、コンデンサによって創出された障壁とダイオードによって創出された障壁との間の本質的な差異であり、コンデンサ分離された１Ｔセルの短所を除去する。これは、ダイナミックＲＡＭ（無制限な書き込みサイクル数）を創出するために不揮発性１Ｔメモリ・セルを使用することを可能にする差異である。
【００３８】
上記に説明したように、開示されたダイオード分離を有する１Ｔセルに関する重大な課題は、高速で、かつ、非破壊の電荷蓄積および除去ではなく、電荷保持時間である。最近刊行された成果（Ｃｈｅｏｎｇ、Ｄｉｍｉｔｒｉｊｅｖ、Ｈａｎら「Ｉｎｖｅｓｔｉｇａｔｉｏｎ  ｏｆ  Ｅｌｅｃｔｒｏｎ−Ｈｏｌｅ  Ｇｅｎｅｒａｔｉｏｎ  ｉｎ  ＭＯＳ  Ｃａｐａｃｉｔｏｒｓ  ｏｎ  ４Ｈ  ＳｉＣ」、ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、ｖｏｌ．５０、ｐｐ．１４３３−１４３９、Ｊｕｎｅ  ２００３）は、表層生成が、４ＨＳｉＣ上の最高品質の窒化物界面ですら、主要な漏洩機構であることを示している。したがって、ダイオード分離された１Ｔセルにおける電荷保持は、ＳｉＣ上のＭＯＳコンデンサにおける電荷保持の検討によって特徴付けられる。４ＨＳｉＣ上のＭＯＳコンデンサに関するかかる検討の結果を、図３に示す。図から分かるように、電荷生成を加速するために、高温度で測定を行った。測定手順の詳細は、他の場所に説明されている（例えば、ＣｈｅｏｎｇおよびＤｉｍｉｔｒｉｊｅｖ「ＭＯＳ  Ｃａｐａｃｉｔｏｒ  ｏｎ  ４Ｈ−ＳｉＣ  ａｓ  ａ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｅｌｅｍｅｎｔ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖ．Ｌｅｔｔ．，ｖｏｌ．２３、ｐｐ．４０４−４０６、Ｊｕｌｙ  ２００２）。アレニウス型の温度依存性であると仮定すると、高温度での電荷保持時間に関する実験結果を応用して室温の場合を推定することができる。この方法によって得られた結果は、４．６×１０９年である。同様な検討を３Ｃ  ＳｉＣ上のＭＯＳコンデンサに関して行った。結果を図４に示す。室温の場合を推定すると、７．８年の電荷保持時間となる。３Ｃ  ＳｉＣのエネルギー・ギャップは狭いが、４Ｈ  ＳｉＣを用いた場合の保持時間と３Ｃ  ＳｉＣを用いた場合の保持時間との間の差異は、エネルギー・ギャップが主たる理由であると仮定したときの差異よりもはるかに大きい。この差異は、劣った品質の３Ｃ材料であることを示唆し、このことは、材料品質の更なる改善によって、３Ｃ  ＳｉＣ上の電荷保持における大幅な改善が可能であることを更に意味する。
【００３９】
上記のように、窒化物ＳｉＣ−ＳｉＯ２界面は、開示された１Ｔセルを用いて、最長の保持時間を提供する。しかし、開示された、ダイオード分離を有する１Ｔセルは、新規であり、窒化物ＳｉＣ−ＳｉＯ２を用いないで実施された場合ですら、または他の半導体を用いて実施された場合ですら、有用な特性を持つ。例えば、もしダイオードがＳｉで製造されると、電荷保持時間は、１秒未満に低下するが、それでも、高メモリ容量に係わる特徴は、優れた揮発性ＤＲＡＭを創出するために使用することができる。
【００４０】
メモリ・セルの読み取りは、フラッシュ・メモリ中に使用されるコンデンサ分離された１Ｔの場合に類似している。ＭＯＳＦＥＴチャネル中の電荷は、浮遊ゲート中に蓄えられた電荷量に依存する。チャネル中の電荷がチャネルの抵抗を決定するので、読み取りは、ＭＯＳＦＥＴチャネル両端に電圧を印加し、その結果生じる電流を感知することによって簡単に実行することができる。
【００４１】
ゲート分離されたダイオードは、セルがＮＯＲ型アレイ形態で使用される場合ですら、隣接する任意のセルの無用な外乱なしに、セル・プログラミングをすることを可能にする。正電荷をセルのゲートに蓄積するために、対応するワード線とビット線との間に電圧ＶＰが印加される。この電圧は、ダイオードの順方向ターン・オン電圧ＶＦよりも大きくなくてはならない（図６は、基準ダイオードの順方向ターン・オン電圧ＶＦおよび逆方向ターン・オン電圧ＶＲを定義する）。もしＶＰの一部がワード線とグランドとの間に（ＶＷ＝ａＶＰ、ここでａ＜１）、そしてＶＰのその他の部分がグランドとビット線との間に印加されると［ＶＢ＝−（１−ａ）］、電圧ＶＰは、選択されたアノードとカソードとの間に現れる。これは、このダイオードを順方向オンの状態にし、ＶＰ−ＶＦに比例する正電荷をゲートに蓄積する。選択されたワード線に沿った全てのセルのゲートは、ＶＷに持ち上げられるが、他のビット線はいずれも、選択されたセルと同じく、ＶＢまで低下しない。もしＶＰが、ＶＦおよびＶＲの値によって設定される最大限界値未満に維持されると、隣接するダイオードのいずれも、順方向オンの状態または逆方向オンの状態へ誘導されることはない。同様に、選択されたビット線に沿った全てのセルのドレインは、ＶＢ＜０まで低下するが、選択されていないセルのゲートは、ＶＰまで持ち上げられないので、隣接するセルのいずれも、順方向オンの状態または逆方向オンの状態へ誘導されることはない。
【００４２】
重大なことには、ＶＰは、その最大値と最小値との間で調整することができ、いろいろな量の正電荷をゲートに蓄積できる。このことは、セルに異なった論理レベルを設定するための簡単な仕組みを提供する。
【００４３】
一旦ゲートが充電されると、ワード線は、ＶＷ＝０Ｖ間で低下し、逆方向バイアスされたダイオードによって、ゲートに正電荷を拘束する。ビット線もまた、ＶＢ＝０Ｖまで誘導され、書き込みサイクルを完了する。
【００４４】
書き込み用のセルを準備するために、蓄積された電荷は、類似の方法でダイオードを逆方向オン状態にすることによって除去することができる。この場合、ＶＰの代わりに、負の電圧ＶＮが使用され、隣接するセルのいずれをも乱すことなく、カソードとアノードとの間の電圧降下を発生させる。
【００４５】
このセル形態のダイオードおよびトランジスタに対する多くの可能な実施例がある。図７に、好ましい実施例におけるメモリ・セルの横断面を示す。ダイオードは、底部（ＳｉＣまたはＳｉ基板上）にあり、一方、トランジスタは、ダイオードの上部に構築されており、ゲートがトランジスタ本体より下にあるので、上下さかさまに見える。このことは、単結晶ＳｉＣのエピタキシャル層中にダイオードを簡単に製造することを可能にする。トランジスタの本体に関しては、シリコン技術において十分確立された技法によって、ダイオードの周囲の酸化物上に蒸着されたポリシリコン膜で創出することができる。ポリシリコン膜の抵抗は、この構造に付随した電界効果により、浮遊ゲートにおける電荷の影響を受ける。空乏型電界効果でも反転型電界効果でも使用することができる。抵抗を感知するために、自己位置調整接点が創出され、通常のＭＯＳＦＥＴ構造においてソースとドレインが接するように、トランジスタ本体に接触する。この構造は、金属（またはポリシリコン）接点を有する電荷制御ポリシリコン抵抗器として説明することができる。これは、より明快な説明ではあるが、電気的には、この構造は、ＭＯＳＦＥＴの役割を果たす。
【００４６】
図７に示す構造体は、ＮＰＮ型の基準ダイオードおよびＰ型の本体を有するＭＯＳＦＥＴであり、図５の電気回路図と一致する。ＰＮＰ型の基準ダイオードおよびＰ型またはＮ型の本体を有するＭＯＳＦＥＴなど、他の組み合わせも可能である。ダイオードおよびＭＯＳＦＥＴの両方ともまた、他の多くの方法で実施することができる。例えば、ダイオードの実施例は、ショットキー接触を含むことができ、逆方向オン状態におけるなだれ生成を利用することもできる。
【００４７】
図７に示す構造体の最初の材料は、３つのＳｉＣエピタキシャル層（ＮＰＮ）を上部に有するＳｉＣ基板またはＳｉ基板である。ＳｉＣ基板は、ＳｉＣウェハとしてもよく、その場合、ＳｉＣの卓越した温度伝導率が、高効率の熱除去用に使用される。このことは、そのままでは、メモリ容量の増大に対する制限要因になり得る電力消費制限を緩和する。確立された処理工程の組み合わせを、この構造体の製造ために使用することができる。ダイオードは、ＳｉＣエピ層のエッチングによって創出され、底部のＮ型エピタキシャル層は、ワード線を創出するために使用される。ゲート酸化物は、ＳｉＣの酸化によって創出され、ＳｉＣとＳｉＯ２との界面は、保持時間を最大化するために窒化される。ＭＯＳＦＥＴの本体は、ポリシリコの蒸着、ドーピング、およびエッチングによって創出される。本体（ソースおよびドレイン）との接点は、金属またはポリシリコンの蒸着およびエッチングあるいは化学研磨および機械研磨（ＣＭＰ）によって創出される。ソース線およびビット線は、以下の標準技術によって創出される。酸化物蒸着、接触ホールの開口および充填、標準のＣＭＰ、並びに金属蒸着およびエッチング。
【００４８】
図８は、ＮＯＲ型アレイ中に使用された１Ｔセルのレイアウトを示す。図が示すように、ビット線（ＭＯＳＦＥＴのドレイン）は、ワード線（ＭＯＳＦＥＴのゲート）と交差する。ＭＯＳＦＥＴのソースは、ワード線（ＭＯＳＦＥＴのゲート）と平行に走る。これは、４Ｆ２のセル領域に相当する。
【００４９】
（ゲート分離を持たない１Ｔセル）
メモリ容量を増加した、シリコン・ベースの揮発性ＤＲＡＭを創出するために、なんらのゲート分離も持たない１Ｔセルが、ＮＯＲ型アレイとしてＳ．Ｏｋｈｏｎｉｎ、Ｍ．Ｎａｇｏｇａ、Ｊ．Ｍ．Ｓａｌｌｅｓｅ、およびＰ  Ｆａｚａｎ（ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  ｌｅｔｔｅｒｓ、Ｖｏｌ  ２３、Ｎｏ  ２、Ｆｅｂ  ２００２）によって使用された。不動態化された表面を有するＳｉＣ製の、ゲート分離のない１Ｔセルの実施例は、本発明の実施の形態を構成する不揮発性のセルを創出する。
【００５０】
この実施の形態におけるメモリ・セルは、ＭＯＳＦＥＴチャネル中に少数キャリア（Ｐ型基板上のＮチャネルＭＯＳＦＥＴの場合は、電子）を保存する。メモリＭＯＳＦＥＴは、共通の基板を共有し、ワード線に沿った全てのＭＯＳＦＥＴは、連結されたゲートを有するので、表面がＶＧ＝０Ｖで反転しないようにゲート材料を選択することが好ましい。即ち、フラット・バンド電圧（ＶＦＢ）が、ＮチャネルＭＯＳＦＥＴに対して負になるようにゲート材料を選択することが好ましい。
【００５１】
表面発生／再結合率、ゲート漏洩、および最小形態（Ｆ）を減少させるために、本実施の形態におけるＭＯＳＦＥＴの好ましい実施例は、自己位置調整構造（自己位置調整のゲートおよびソース／ドレイン領域）になっている。自己位置調整ＭＯＳＦＥＴは、（ポリシリコン・ゲートまたは金属ゲートを有する）シリコンで製造されてきた。ＳｉＣにおける課題は、自己位置調整マスクとしてＭＯＳＦＥＴゲートを用いたイオン注入によってドレインおよびソース領域を創出した後に、ドレインおよびソース領域のドーピングを活性化させるための高温アニールが必要であることに起因している。イオン注入は、室温で行うことができるが、非常に高いアニール温度（１４００℃超えた）を必要とする。代わりの方法は、イオン注入を高温（約８００℃）で実行することであり、その場合、最高１３００℃の注入後アニール温度（ｐｏｓｔ  ｉｍｐｌａｎｔ  ａｎｎｅａｌｉｎｇ  ｔｅｍｐｅｒａｔｕｒｅ）で十分である。この基準を満たすゲート材料としては、ポリシリコン、モリブデン、および白金シリサイドがある。必要なＳｉＣ膜は、Ｓｉ上に蒸着することができ、現行のＳｉ電子工学を用いた集積化が可能である。
【００５２】
図９は、ＮＯＲ型アレイ中にゲート分離を含まない１Ｔセルの横断面図を示す。ＮチャネルＭＯＳＦＥＴの場合に対する具体的な提案は、フラット・バンド電圧ＶＦＢ＜０で、閾電圧ＶＧ＝０になるように、ゲート材料を選択することである。これにより、チャネル領域は、ＶＧ＝０になるように欠乏化される。いくらかの正電荷がゲート中に存在し、欠乏化されたＳｉＣ表面中に負のアクセプタ・イオンを補償するが、この平衡電荷は、以下の検討では、無視される（明快さのために）。ＰチャネルＭＯＳＦＥＴが使用された場合も、同様の説明が有効であることに留意されたい。
【００５３】
（情報の読み取り）
平衡状態（欠乏化された表面）は、非常に高いチャネル抵抗に相当し、論理「０」として定義される。この状態の読み取りは、ソース線をグランドへ接続し、かつ、ビット線を正の低電圧（ＶＢ）へ接続することによって、達成される。ソース線とビット線との間の交点におけるチャネル抵抗は、電流を決定し、そして、ＭＯＳＦＥＴが欠乏化されたチャネルを有するときは、電流は流れない（論理「０」）。
【００５４】
論理「１」の状態は、ＭＯＳＦＥＴゲート上の余剰の正電荷を捕捉して、電子の反転層がＳｉＣ表面に形成されるように、チャネル中の電位を十分に高くすることによって達成される（図１０ｂ）。読み取りも同じであるが、応答が、チャネルを通る顕著な電流（論理「１」）である点が異なる。ドレインへの電圧の印加およびソースの接地は、格納された情報に影響を及ぼさないことに留意されたい。表面電位に小さな変動があるであろうが、ゲート上の電荷は変化しないので、ＳｉＣの表面状態は、読み取りサイクル後元に戻る。
【００５５】
（保持時間）
論理「１」状態は、非平衡であるので、自然の仕組みが働き、反転層の電子を除去し、構造体を平衡へ導く。電子除去についての２つの可能な仕組みがある。（１）ゲート酸化物（ゲート誘電体）を介した漏洩、および（２）接続している回路中のスイッチを介した漏洩。漏洩を満足できるレベルまで低減するための高品質の酸化物−ＳｉＣ界面を実施することができる。先に説明した実験結果は、十分に低いバルク再結合および表面再結合により実質的に無漏洩のスイッチ（ＳｉＣ  ＭＯＳＦＥＴとして実施された）を実施することができる。
【００５６】
（書き込み動作のための浮遊ゲートの接続）
書き込み動作（論理「１」および論理「０」の両方に対する）は、ゲートを接地して実行される。本実施の形態において、ゲートは、スイッチとしてＳｉＣ  ＭＯＳＦＥＴを使用することによってグランドから電気的に切断され、情報の読み取りおよび書き込み用のセルを直接的に選択することができる。ゲート上の電荷を捕捉することによって、情報の読み取りに使用されたＶＢ電位による攪乱の後にセルの状態が回復されることは、既に説明した。同様に、以下の文章中に説明しているように、ビット線（ＭＯＳＦＥＴのドレイン）が情報の書き込み用の電位へ接続されたとき、セルの状態は変化しない。
【００５７】
（論理「０」の書き込み）
論理「０」は、平衡状態（欠乏化された表面）に相当する。この状態を設定するために、選択されたワード線は、接地される（図１１）。重要なことには、論理「１」状態も、ゲートを接地して書き込まれたので、ワード線の接地は、論理「１」状態にある、接続されたＭＯＳＦＥＴのいずれの状態をも変化させない。この後、対応するビット線は接地され、ワード線とゲート線との間の交点におけるＭＯＳＦＥＴのゲート・チャネル間容量を介してグランド−グランド間回路を閉鎖する。これは、チャネルから電子を除去する。
【００５８】
（論理「１」の書き込み）
再び、まず、選択されたワード線が接地される。しかし、この場合、選択されたワード線に沿ったソース線は、切断されたままにはされず、基板−ソース間のＰＮ接合の順方向バイアス電圧よりわずかに小さい負電圧へ接続される。これは、ゲート中のホール密度の小さな増加につながるが、ソースによる電子の注入はあり得ず、欠乏化された表面の元の状態は、ビット線によって選択されていない（切断されたドレイン）、論理「０」のＭＯＳＦＥＴ状態で回復する。別の方法で説明すると、ソース−基板間バイアスによる閾電圧の負のシフト（「反転体効果（ｉｎｖｅｒｔｅｄ  ｂｏｄｙ  ｅｆｆｅｃｔ）」）は、閾電圧が、正に留まり、チャネル内に電子が含まれないように、制限されるべきである。選択されたＭＯＳＦＥＴのソース−基板間ＮＰ接合が順方向バイアス・モードであり、かつ、電子の流れがチャネルを通って流れるように、十分大きな正電圧が選択されたビット線（ＭＯＳＦＥＴのドレイン）に印加される。チャネル内の電子の存在は、閾電圧が、ドレイン・バイアスによって負の値へシフトさせられることを意味する点に留意されたい。チャネルの電子は、ゲート中に正電荷を誘起する（図５）ので、正電荷を捕捉するためにゲートは、切断される。所与のＭＯＳＦＥＴ内の反転体効果が、十分強く、閾電圧を自然に正値から負値にシフトさせる場合は、論理「１」を書き込むためのより簡単な手順が可能である。その場合、ドレイン線およびゲート線は、お互いに交差して単一のＭＯＳＦＥＴの選択を可能にするので、ドレイン−ゲート間回路を書き込みのために使用すべきである。したがって、ゲートが接地された後、十分大きな負のドレイン電圧が印加され、閾電圧を負の値へシフトさせる（再び、ドレイン電圧は、ドレイン−基板間ダイオードのターン・オン電圧を超えてはならない）。ゲート−基板間電圧はゼロなので、電子のチャネルが形成され、ゲート容量をその反転レベルまで増大させ、ゲート中の正電荷を増大させる。
【００５９】
（Ｎチャネル反転型自己位置調整ＭＯＳＦＥＴの製造工程）
以下に、Ｎチャネル反転型自己位置調整ＭＯＳＦＥＴの製造工程を詳細に説明する。
１］能動領域の規定：図１３参照
１．１  ウェハの洗浄
１．２  ５００ナノメータ厚さの電界酸化物―ＳｉＯ２［３ｈｒｓ＝１．１μｍ］のスパッタリング
１．３  フォトレジストの蒸着およびソフト・ベーク
１．４  紫外線露光（マスク１）
１．５  フォトレジストの現像およびハード・ベーク
１．６  ＢＨＦを用いた電界酸化物のエッチング
１．７  エタノールによるフォトレジストの除去
２］ゲート酸化物の成長：図１４参照
２．１  ウェハの洗浄（ＨＦを用いない）＊＊＊
２．２  ５０ナノメータのゲート酸化物（窒化酸化物）の熱成長［１ｈｒ  ＮＯ、４ｈｒ  Ｏ２、２ｈｒＮＯ、その後夜通しの冷却］
３］ゲート酸化物用金属接点層の形成：図１５参照
３．１  １ミクロン厚のＭｏのスパッタリング［２００Ｗで５５分間］
３．２  スピン・オン・ガラス（ＳＯＧ）法による２００ナノメータのＳｉＯ２の蒸着［４０００ｒｐｍ］
３．３  ２００℃、１時間のソフト・ベーク
３．４  ９００℃、２０分間のハード・ベーク
３．５  ７００℃まで冷却
３．６  フォトレジストの蒸着およびソフト・ベーク
３．７  紫外線露光（マスク２）
３．８  フォトレジストの現像およびハード・ベーク
３．９  ＢＨＦを用いたＳｉＯ２（スピン・オン・ガラス）のエッチング
３．１０  Ｍｏのエッチング［１分１５秒で１ミクロン厚のＭｏをエッチング可能］
４］イオン注入（Ｎ＋）：図１６参照
５］注入されたイオンの活性化および深層駆動（Ｄｒｉｖｅ−ｉｎ）：図１７参照
５．１  ９５０℃（または１３００℃）、３０分間のアニール
６］ソース／ドレイン窓を開く：図１８参照
６．１  スピン・オン・ガラスによるＳｉＯ２（Ｍｏ）形成（Ｍｏ側壁をＮｉエッチング液より保護するため）
６．２  フォトレジストの蒸着およびソフト・ベーク
６．３  紫外線露光（マスク３）
６．４  フォトレジストの現像およびハード・ベーク
６．５  ＢＨＦを用いたＳｉＯ２のエッチング（ＭＯＳ−Ｃ、ＭＯＳＦＥＴ、およびＲｃテスト構造体、並びに、Ｒｃテスト構造体上の窒化酸化物上にＳｉＯ２（Ｍｏ）のスピン・オン・ガラス）
６．６  エタノールによるフォトレジストの除去
７］  バルク接点領域の準備：
７．１  フォトレジストの蒸着およびソフト・ベーク
７．２  紫外線露光（マスク４）
７．３  フォトレジストの現像およびハード・ベーク
７．４  Ｍｏのエッチング
７．５  窒化酸化物のエッチング
８］  ソース／ドレイン／バルク接点の金属化：図１９参照
８．１  ５００ナノメータ厚のＮｉのスパッタリング（２００℃で４０分間）
８．２  フォトレジストの蒸着およびソフト・ベーク
８．３  紫外線露光（マスク５）
８．４  フォトレジストの現像およびハード・ベーク
８．５  Ｎｉのエッチング（Ａｌエッチング液）
８．６  フォトレジストの除去
【００６０】
要約すれば、本発明は、Ｓｉｃを用いて達成できる低いバルク再結合率および表面再結合率を利用するものである。この事実は、以下の特徴を有する不揮発性ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を提案するために利用される。
１．電力がセル（メモリ）に接続されていなくても実質的な無期限の情報ストレージ
２．リフレッシュの必要な（揮発性ＤＲＡＭ）の今日のシリコン製ＤＲＡＭに匹敵する高速読み取りおよび書き込み
３．無限の書き込みサイクル数
４．今日の商用ベースの揮発性ＤＲＡＭ―４Ｆ２よりも小さいセル・サイズ、ここで、Ｆは、最小形態サイズ
５．今日の揮発性ＤＲＡＭと比較して、Ｆの縮小化が、より容易
これは、主として、「０」および「１」レベルは、チャネル抵抗の２つの状態として実施されるという事実に起因し、２つのレベル間の差異は、Ｆがいかに小さいかということには、大して依存しない。これに反して、今日の揮発性ＤＲＡＭにおいては、２つの容量レベルの比較的小さい差異が使用されるので、メモリ・コンデンサの縮小化は、それだけで制限要因である。
６．電力消費の低減
７．複数の論理レベルおよびそれによるより大きなメモリ容量
８．シリコンとの完全な両立性は、サポート・エレクトロニクスが、このより円熟した材料において創出されることを可能にする。
９．より高い熱伝導性はまた、ディジタル情報のより大容量のストレージを可能にする。
【００６１】
当業者は、本発明が、本発明の主要な開示（ｃｒｉｔｉｃａｌ  ｔｅａｃｈｉｎｇ）から逸脱することなしに多様な方法で、かつ、いくつかの構成で実施できることを認識するであろう。
【図面の簡単な説明】
【００６２】
【図１】関連する先行技術の、フラッシュ・メモリ中に使用されるコンデンサ分離された浮遊ゲートを有する１Ｔセルのエネルギー帯図である。
【図２】本発明中に開示されているダイオード分離を有する１Ｔセルのエネルギー帯図である。
【図３】４Ｈ  ＳｉＣ上のＭＯＳコンデンサについて、いろいろな温度において測定された電荷保持時間のアレニウス・プロット図である。
【図４】３Ｃ  ＳｉＣ上のＭＯＳコンデンサについて、いろいろな温度において測定された電荷保持時間のアレニウス・プロット図である。
【図５】本発明中に開示されている、ダイオード分離を有する１Ｔセルを使用したＮＯＲメモリ・アレイ図である。
【図６】基準ダイオードのＩ−Ｖ  特性であり、順方向（ＶＦ）および逆方向（ＶＲ）ターン・オン電圧を定義する図である。
【図７】好ましい実施中の、ダイオード分離を有する１Ｔセルの横断面図である。
【図８】ＮＯＲ型アレイ中に使用された１Ｔセルのレイアウト図である。
【図９】ＮＯＲ型アレイ中にゲート分離を含まない１Ｔセルの横断面図である。
【図１０】ゲート分離を含まない１Ｔセルの読み出し状態を示す図である。
【図１１】ゲート分離を含まない１Ｔセルの論理０の書き込みを示す図である。
【図１２】ゲート分離を含まない１Ｔセルの論理１の書き込みを示す図である。
【図１３】本発明に適用可能な製造法の工程１を示す図である。
【図１４】本発明に適用可能な製造法の工程２を示す図である。
【図１５】本発明に適用可能な製造法の工程３を示す図である。
【図１６】本発明に適用可能な製造法の工程４を示す図である。
【図１７】本発明に適用可能な製造法の工程５を示す図である。
【図１８】本発明に適用可能な製造法の工程６を示す図である。
【図１９】本発明に適用可能な製造法の工程８を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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