(57)【要約】好ましくはセンサの測定信号である少なくとも１個の変調信号（ｅ）を復調する回路であって、前記信号（ｅ）が印加される少なくとも１個の入力部（１）からなる回路は、回路に利用できる空間が小さくても該回路を使用可能にすることに関して、前記信号（ｅ）の復調が、前記入力部（１）に接続される少なくとも１個のスイッチキャパシタ回路網（２）によって行なわれるような態様に構成される。さらに、対応する方法を説明する。
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【特許請求の範囲】
【請求項１】
好ましくはセンサの測定信号である少なくとも１個の変調信号（ｅ）を復調する回路であって、前記信号が印加される少なくとも１個の入力部（１）を有する回路において、前記信号（ｅ）の復調が、前記入力部（１）に接続される少なくとも１個のスイッチキャパシタ回路網（２）によって行なわれることを特徴とする回路。
【請求項２】
前記スイッチキャパシタ回路網（２）は、少なくとも２個の入力（ｅｐｏｓ、ｅｎｅｇ）および／または少なくとも１個のスイッチキャパシタ増幅器（５、７、９、１０、１１）および／または少なくとも１個のスイッチキャパシタ積分器（６、８）を有することを特徴とする請求項１に記載の回路。
【請求項３】
前記スイッチキャパシタ積分器（６、８）は、負の非遅延スイッチキャパシタ積分器として実現され、かつ／または１の増幅を有することを特徴とする請求項２に記載の回路。
【請求項４】
第１のスイッチキャパシタ増幅器（５）は、正の遅延スイッチキャパシタ増幅器として実現され、かつ／または２個の各入力信号に少なくとも１個の係数（γ１、γ２）を掛けることを特徴とする請求項２または３に記載の回路。
【請求項５】
第２のスイッチキャパシタ増幅器（７）は、正の遅延スイッチキャパシタ増幅器として実現され、かつ／または前記印加される入力信号をクロック周波数の２分の１サイクルだけ遅延させ、かつ／または１の増幅を有することを特徴とする請求項２〜４の１項に記載の回路。
【請求項６】
第３のスイッチキャパシタ増幅器（９）は、正の遅延スイッチキャパシタ増幅器として実現され、かつ／または増幅されない前記印加される入力信号をクロック周波数の２分の１サイクルだけ遅延させることを特徴とする請求項２〜５の１項に記載の回路。
【請求項７】
第４のスイッチキャパシタ増幅器（１）は、正の遅延スイッチキャパシタ増幅器として実現され、かつ／または増幅されない前記印加される入力信号をクロック周波数の２分の１サイクルだけ遅延させることを特徴とする請求項２〜６の１項に記載の回路。
【請求項８】
第５のスイッチキャパシタ増幅器（１１）は、正の遅延スイッチキャパシタ増幅器として実現され、かつ／または増幅されない前記印加される入力信号をクロック周波数の２分の１サイクルだけ遅延させることを特徴とする請求項２〜７の１項に記載の回路。
【請求項９】
前記第１のスイッチキャパシタ増幅器（５）の出力は、前記スイッチキャパシタ積分器（６、８）の入力部に印加されることを特徴とする請求項３〜８の１項に記載の回路。
【請求項１０】
前記スイッチキャパシタ積分器（６、８）の出力は、前記第１のスイッチキャパシタ増幅器（５）の第２の入力部に印加されることを特徴とする請求項９に記載の回路。
【請求項１１】
前記第２のスイッチキャパシタ増幅器（７）の出力は、前記第３のスイッチキャパシタ増幅器（９）の入力部に印加されることを特徴とする前記請求項５〜１０の１項に記載の回路。
【請求項１２】
前記第３のスイッチキャパシタ増幅器（９）の出力は、前記第４のスイッチキャパシタ増幅器（１０）の入力部に印加されることを特徴とする請求項６〜１０の１項に記載の回路。
【請求項１３】
前記第４のスイッチキャパシタ増幅器（１０）の出力は、前記第５のスイッチキャパシタ増幅器（１１）の入力部に印加されることを特徴とする請求項７〜１１の１項に記載の回路。
【請求項１４】
前記第５のスイッチキャパシタ増幅器（１１）の出力は、前記スイッチキャパシタ積分器（６、８）の第２の入力部に印加されることを特徴とする請求項３〜１３の１項に記載の回路。
【請求項１５】
前記信号（ｅ）は、前記スイッチキャパシタ積分器（６、８）の第３の入力部に印加されることを特徴とする請求項１４に記載の回路。
【請求項１６】
前記スイッチキャパシタ積分器（８）は、少なくとも２個の積分器キャパシタンスを含むことを特徴とする請求項１４または１５に記載の回路。
【請求項１７】
前記積分器キャパシタンスを用いて、好ましくは交互にクロッキングして、前の信号を記憶させ、かつ／または反射電圧波を計算することを特徴とする請求項１６に記載の回路。
【請求項１８】
前記スイッチキャパシタ回路網（２）は、フィルタ機構からなることを特徴とする請求項２〜１７の１項に記載の回路。
【請求項１９】
前記フィルタ機構は、好ましくは少なくとも１個の前記スイッチキャパシタ増幅器（５、７、９、１０、１１）および／または前記スイッチキャパシタ積分器（６、８）により形成されるｎパス遅れ波フィルタからなることを特徴とする請求項１８に記載の回路。
【請求項２０】
前記フィルタ機構の係数は、好ましくは少なくとも１個のスイッチによってデジタル的にプログラム可能であることを特徴とする請求項１８または１９に記載の回路。
【請求項２１】
プログラミングは、少なくとも２個の容量性構成要素を加えることまたは切断することによって行なわれることを特徴とする請求項２０に記載の回路。
【請求項２２】
前記容量性構成要素の総数は、少なくとも２となることを特徴とする請求項２１に記載の回路。
【請求項２３】
前記スイッチ付き回路網（２）は、クロック周波数の２分の１サイクルだけの遅延を含むことを特徴とする請求項１〜２２の１項に記載の回路。
【請求項２４】
搬送周波数の正および負値の復調信号が、さらに他のスイッチキャパシタ回路網によって加えられ得ることを特徴とする請求項１〜２３の１項に記載の回路。
【請求項２５】
前記復調信号は、Ａ／Ｄ変換器によってデジタル化され、かつ／または制御装置に供給され得ることを特徴とする請求項１〜２４の１項に記載の回路。
【請求項２６】
好ましくはセンサの測定信号である変調信号（ｅ）を復調して、特に、前記信号（ｅ）が印加される少なくとも１個の入力部（１）を有する請求項１〜２５の１項に記載の回路を動作させる方法において、前記信号の前記復調は、前記入力部に接続される少なくとも１個のスイッチキャパシタ回路網（２）によって行なわれることを特徴とする方法。
【請求項２７】
前記信号（ｅ）は、フィルタ機構によってろ過されることを特徴とする請求項２６に記載の方法。
【請求項２８】
前記信号（ｅ）は、方形波信号に変換されることを特徴とする請求項２６または２７に記載の方法。
【請求項２９】
前記信号（ｅ）は、サンプリングされることを特徴とする請求項２７または２８に記載の方法。
【請求項３０】
前記信号（ｅ）は、複数回サンプリングされることを特徴とする請求項２９に記載の方法。
【請求項３１】
前記ろ過は、平均化によって行なわれることを特徴とする請求項３０に記載の方法。
【請求項３２】
搬送周波数の正および負値の復調信号が、さらに他のスイッチキャパシタ回路網によって加えられることを特徴とする請求項２６〜３１の１項に記載の方法。
【請求項３３】
前記復調信号は、Ａ／Ｄ変換器によってデジタル化され、かつ／または制御装置に供給され得ることを特徴とする請求項２６〜３２の１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、好ましくはセンサの測定信号である少なくとも１個の変調信号を復調する回路において、前記信号が印加される少なくとも１個の入力部からなる回路に関する。本発明は、さらにまた、好ましくはセンサの測定信号である変調信号を復調して、特に前記信号が印加される少なくとも１個の入力部を有する復調回路を動作させる方法に関する。
【背景技術】
【０００２】
信号を復調する回路は、実用において古くから周知であった。この信号は、例えば、独国特許第４２２５ ９６８ Ａ１号に開示されているように、非接触的態様で距離を測定するのに用いられるセンサ装置の測定信号であってもよい。この場合は、前記センサ装置は、１ｋＨｚ〜１０ｋＨｚの範囲内の相対的に低い周波数で動作する誘導変位センサである。この周知のセンサ装置は、逆位相で作動するセンサ巻線と、該センサ巻線の上に非接触的な関係に重なるリングとからなる。このリングは、検査対象物の位置に対応するセンサ巻線のインダクタンスに影響を及ぼす。センサ巻線の中央には、差選択増幅器により平均化され、かつ増幅される複数個のタップが配置される。センサ巻線は、交流電圧信号により動作するため、交流電圧信号が差選択増幅器の出力部において生じるとともに、加えて、リングの実際位置と実際のセンサ巻線回路の過渡特性とに対応する電圧が生じる。次に、この信号を最初に復調しなければならない。この目的のために、入力信号に再び搬送周波数が掛けられる。次に、これを低域フィルタによってろ過する。この場合は、信号処理において好ましい効果を有する正弦波信号または方形波信号を用いた変調がすでに周知である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この周知の変調は、特に、生じるろ過の時定数が非常に大きくなることと、この目的に用いられる回路が、その構成のために相対的に大きくなり、その結果として小さい空間しか回路に利用することができない用途には不適切であることとにおいて問題である。
【０００４】
したがって、本発明の目的は、冒頭に記載の種類の復調回路と復調方法とにおいて、回路に利用することができる空間が小さい場合でも使用することができる復調回路と復調方法との両方を提供することにある。
【課題を解決するための手段】
【０００５】
本発明によれば、前記目的は、請求項１に記載の特徴を有する復調回路によって達成される。したがって、ここに説明する回路は、信号の復調が、入力部に接続される少なくとも１個のスイッチキャパシタ回路網により行なわれるように構成され、かつさらに開発される。
【０００６】
さらにまた、復調方法に関しては、前記目的は、請求項２６に記載の段階を有する方法によって達成される。したがって、冒頭に記載の種類の復調方法は、信号の復調が、入力部に接続される少なくとも１個のスイッチキャパシタ回路網によって行なわれるように構成される。
【発明の効果】
【０００７】
本発明によれば、回路を複数の用途に使用され得るものにするためには、以前の実施方法から脱却することによって、先行技術の回路の小型化を実現しなければならないことがわかった。このことは、前記回路を、該回路が集積回路として構成され得、かつ周知の回路と同等の伝達関数を用いてＡＳＩＣにおける集積化が可能になるように構成することによって達成される。このことは、満足できる整合特性を示すとともに、特に単純な態様で回路を集積化し、以って小型化することができるスイッチキャパシタ回路網を用いて達成される。その結果として、非常に小さい空間にも回路を適用し、以って回路を汎用的に使用することが可能になるとともに、回路の価格を低く保つことが可能になる。
【０００８】
特に単純な構成に関して、前記スイッチキャパシタ回路網は、少なくとも２個の入力部および／または少なくとも１個のスイッチキャパシタ増幅器および／または少なくとも１個のスイッチキャパシタ積分器からなり得る。これらの要素は、非常に満足できる整合特性を示すため、これによって回路を特に単純な構成にすることができる。
【０００９】
寄生流の防止に関して、スイッチキャパシタ積分器は、負の非遅延スイッチキャパシタ積分器として実現され得、かつ／または１の増幅を含み得る。
【００１０】
さらに寄生流を防ぐために、第１のスイッチキャパシタ増幅器は、正の遅延増幅器として実現され得、かつ／または２個の各入力信号に少なくとも１個の係数を掛け得る。
【００１１】
さらにまた、第２のスイッチキャパシタ増幅器は、正の遅延スイッチキャパシタ増幅器として実現され得、かつ／または印加される入力信号をクロック周波数の２分の１サイクルだけ遅延させ得、かつ／または１の増幅を有し得る。第３のスイッチキャパシタ増幅器は、正の遅延スイッチキャパシタ増幅器として実現され得、かつ／または増幅されない前記印加される入力信号をクロック周波数の２分の１サイクルだけ遅延させ得る。第４のスイッチキャパシタ増幅器は、同様に、正の遅延スイッチキャパシタ増幅器として実現され得、かつ／または増幅されない前記印加される入力信号をクロック周波数の２分の１サイクルだけ遅延させ得る。
【００１２】
加えて、またはこれに代わる方法として、第５のスイッチキャパシタ増幅器は、正のスイッチキャパシタ増幅器として実現され得、かつ／または増幅されない前記印加される入力信号をクロック周波数の２分の１サイクルだけ遅延させ得る。前記印加される入力信号は、それぞれのスイッチキャパシタ増幅器の入力部に印加される信号である。
【００１３】
前記回路の特に単純な構成に関して、第１のスイッチキャパシタ増幅器の出力は、前記スイッチキャパシタ積分器の入力部に印加され得る。加えて、またはこれに代わる方法として、前記スイッチキャパシタ積分器の出力は、前記第１のスイッチキャパシタ増幅器の第２の入力部に印加され得る。
【００１４】
さらにまた、前記第２のスイッチキャパシタ増幅器の出力は、前記第３のスイッチキャパシタ増幅器の入力部に印加され得る。前記第３のスイッチキャパシタ増幅器の出力は、今度は前記第４のスイッチキャパシタ増幅器の入力部に印加され得る。加えて、またはこれに代わる方法として、前記第４のスイッチキャパシタ増幅器の出力は、前記第５のスイッチキャパシタ増幅器の入力部に印加され得る。
【００１５】
さらに、前記第５のスイッチキャパシタ増幅器の出力は、前記スイッチキャパシタ積分器の第２の入力部に印加され得る。加えて、またはこれに代わる方法として、この信号は、前記スイッチキャパシタ積分器の第３の入力部に印加され得る。この場合、前記信号は、復調される信号である。
【００１６】
異なる値の記憶に関して、前記スイッチキャパシタは、少なくとも２個の積分器キャパシタンスからなり得る。これらの積分器キャパシタンスを用いて、好ましくは交互にクロッキングして、前の信号を記憶させ、かつ／または反射電圧波を計算することができる。これにより、少なくとも１個のクロック信号を用いて交互に積分器キャパシタンスを切り換えることができる。クロッキングにより、回路は正クロック相の伝達関数を計算することが可能になるのに対して、負クロック相の旧値は、信号経路に挿入されない積分器キャパシタンスに記憶される。逆に、このことは、負クロック相にも当てはまる。積分器キャパシタンスを切り換えるのに用いられるクロック信号は、回路が動作する基本サイクルの、本質的または厳密に２倍のサイクル長を有する。この態様において、異なる伝達関数を実現することなしに、前記ハードウェアを用いて正および負クロック相を計算することができる。積分器キャパシタンスの意図的な配置により、特に満足できる対称性が達成され得る。この意図的な配置によって、０．１％未満の誤差を有する略同一の積分器キャパシタンスを実現することが可能になる。
【００１７】
さらに他の有利な態様において、前記スイッチキャパシタ回路網は、フィルタ機構からなり得る。このフィルタ機構を用いて変調信号をろ過して、特に満足できるデジタル化を行なうことができる。
【００１８】
特に同期的な復調に関して、フィルタ機構は、好ましくは少なくとも１個のスイッチキャパシタ増幅器および／または前記スイッチキャパシタ積分器により形成されるｎパス遅れ波フィルタを含み得る。
【００１９】
このフィルタ機構を異なる用途、例えば、異なるセンサに用いる可能性に関して、フィルタ機構の係数は、好ましくは少なくとも１個のスイッチによってデジタル的にプログラム可能とされ得る。これにより、回路を複数個のセンサに適応させることが可能になる。
【００２０】
特に有利な態様において、プログラミングは、少なくとも２個の容量性構成要素を加えることまたは切断することによって行なわれ得る。さらに別の有利な態様において、これらの容量性構成要素の総数は、最大で２個とされ得る。
【００２１】
特に有利な態様において、前記スイッチキャパシタ回路網は、クロック周波数の２分の１サイクルの遅延を含み得る。
【００２２】
さらに他の有利な態様において、搬送周波数の正および負の値の復調信号は、また別のスイッチキャパシタ回路網を用いて直接加えられ得る。加えて、またはこれに代わる方法として、前記復調信号は、Ａ／Ｄ変換器によってデジタル化され、かつ／または制御装置に供給されるようにされ得る。これにより、復調信号を特に単純な態様で得ることができる。
【００２３】
本発明の方法は、特に、前記説明にしたがった回路を動作させるのに用いられ得る。この方法は、該方法により操作される回路が、優れた整合特性を有するため、非常に単純な態様で集積化され得るという利点を有する。
【００２４】
特に満足できる復調および／またはデジタル化に関して、前記信号は、フィルタ機構によってろ過され得る。前記スイッチキャパシタ回路網を復調に使用することに関しては、前記信号は、方形波信号に変換され得る。
【００２５】
さらに他の有利な態様において、前記信号をサンプリングすることが可能になる。特に有利な態様において、前記信号を複数回サンプリングすることが可能になる。ここで、前記ろ過は、平均化によって行なわれ得る。
【００２６】
搬送周波数の正および負の値の復調信号は、さらに他のスイッチキャパシタ回路網によって加えられ得る。加えて、またはこれに代わる方法として、前記復調信号は、Ａ／Ｄ変換器によってデジタル化され、かつ／または制御装置に供給され得る。
【００２７】
特に有利な構成の範囲内において、本発明の回路は、変調された測定信号を同期的態様で復調することを可能にするプログラム可能なスイッチキャパシタ回路網であってもよい。歪み、脈動率、移相および相回転と電磁環境適合性（ＥＭＣ）とにより、前記測定信号をろ過することが必要である。このため、最初に前記測定信号をろ過し、該信号を方形波信号に変換し、その後に、該信号をサンプリングすることが望ましい。非常に満足できる集積化に関して、スイッチキャパシタフィルタを用いることができる。測定信号を同期的に復調するために、集積化され得るｎパス遅れ波スイッチキャパシタフィルタが用いられる。前記遅れ波スイッチキャパシタフィルタを異なるセンサに使用可能なものにするために、フィルタ係数をデジタル的にプログラム可能な方法で調節することができる。ろ過後に、前記測定信号は、１回以上サンプリングされ得る。多回サンプリングの場合は、ろ過は、例えば、平均化の方法によって行なわれ得る。搬送周波数の正または負の値の復調信号は、いずれもまた他のスイッチキャパシタ回路網を用いて直接加えられるとともに、Ａ／Ｄ変換器により変換され、かつ制御装置によってさらに処理され得る。いずれの場合も、このようにして得られる値は、センサの側定値に対応する。本発明にしたがった回路のさらに他の利点は、サンプルおよびホールド増幅器を削除し得るところにある。
【００２８】
本発明の教示を有利な態様で改良し、かつさらに展開させる多様な可能性が存在する。このためには、一方では請求項１および２６の従属請求項を、他方では図面を参照して本発明にしたがった復調回路と復調方法との以下の好適な実施例の説明を参照するとよい。図面を参照して本発明の回路と方法との好適な実施例を説明するとともに、本教示の一般に好ましい改良およびさらなる展開をも説明する。
【発明を実施するための最良の形態】
【００２９】
図１に、距離を測定するための周知の回路を動作させる信号が示されている。この周知の回路は、交流電圧によって作動せしめられ、以って温度に比例する直流電圧成分を測定により得ることができる。通常の動作、すなわち測定段階においては、図１ａに示されるような交流電圧入力信号ｅｐｏｓおよびｅｎｅｇを用いて、前記周知の回路の入力部が作動せしめられる。しかし、この回路と測定用巻線との一次従属性の温度特性を判断するために、図１ｂに示される入力信号ｅｐｏｓおよびｅｎｅｇが用いられる。図１ｂに最もわかりやすく示されているように、これらの入力信号ｅｐｏｓおよびｅｎｅｇは、直流電圧と重ね合わされた交流電圧に対応する。
【００３０】
測定用巻線の測定信号に対応する変調信号ｅを復調する周知の回路は、前記測定信号ｅを受ける入力部１からなる。本発明によれば、前記測定信号ｅの復調は、入力部１に接続されるスイッチキャパシタ回路網２によって行なわれる。
【００３１】
図２に、低域通過回路の同等の受動基準回路網が示されている。この基準回路網は、同様に遅れフィルタ回路とも同等である。前記基準回路網は、抵抗Ｒ１およびＲ２と、抵抗Ｒ２に対して並列に接続されるインダクタンスＬとの分圧器からなる。このフィルタの伝達関数は、遅れフィルタの伝達関数である。
【００３２】
2005508589.tif 000003
【００３３】
（１）
変換により、下式が得られ、
2005508589.tif 000004
【００３４】
（２）
ｐ＝−Ｒ２／Ｌのときに０、ｐ＝−Ｒ２／Ｌ＊１／（１＋Ｒ２／Ｒ１）のときに極となり、ｐは、一般的な複素周波数変数である。
【００３５】
次に、図３に示されるように、対応する波の流れ図を作成することができる。この波の流れ図は、三ゲート直列アダプタ３と三ゲート並列アダプタ４とからなる。三ゲート並列アダプタ４を用いて、成端抵抗Ｒ１と電圧源の入力抵抗と三ゲート直列アダプタ３のゲートとが相互接続される。三ゲート直列アダプタ３を用いて、インダクタンスＬと零の内部抵抗を有する理想電圧源と三ゲート並列アダプタ４への連結部とが相互接続される。
【００３６】
図２に示される低域通過回路の３つの回路網要素は、次のようにして実現される。理想電圧源に直列接続されるインダクタンスＬは、該インダクタンスを三ゲート直列アダプタ３のゲート４に、理想電圧源をゲート５に入力することによって表される。理想電圧源の場合は、ゲート抵抗は任意であるため、この特別な実施例においては０が選択される。図２によれば、直列接続された要素は、その他の要素に対して並列である。このため、ゲート抵抗Ｒ６は、Ｒ２に等しく、したがって非反射接続部を構成する。抵抗Ｒ５は０に等しいため、その結果として抵抗Ｒ４とＲ２とは等しくなる。この同等性は、キルヒホッフの法則によってもたらされる。三ゲート並列アダプタ４の上側に、抵抗性電圧源の波の流れ図が配置される。三ゲート並列アダプタ４の右側に、成端抵抗Ｒ１と前記フィルタの出力部とが配置される。
【００３７】
波フィルタは、離散時間フィルタであるため、新しい周波数変数ψが、複素周波数変数の代わりに、下式により定義される。
【００３８】
2005508589.tif 000005
【００３９】
（３）
かつ、 ｚ＝ｅｐＴ
ここで、Ｔ＝１／Ｆは、サンプリング周期であり、Ｆはサンプリング周波数である。純虚数の周波数の場合、ｐはｊωとなり、したがって、ψはｊφとなる。
【００４０】
2005508589.tif 000006
【００４１】
（４）
この場合、三ゲート直列アダプタ３のアダプタ式は、下記のように計算され得る：
ｂ６＝−ａ１−ａ２                                                 （５）
かつ、 ａ０＝ａ６−ｂ６                                                   （６）
ｂ４＝−ｂ５−ａ６                                                 （７）
ｂ５＝ａ５−γ５ａ０＝ａ５                                        （８）
ここで、γ５＝０であり、ｉ＝４、５、６のとき、ａｉは入力電圧波、ｂｉは出力電圧波である。前記要素の定義により式７および８を式（５）に代入すると、下式が得られる。
【００４２】
ｂ６＝−ａ４ｚ−１−ｅ（１＋ｚ−１）＝ｂ２                         （９）
式９からわかるように、この式は、インダクタンスと、１回は直接的に、次回は遅延して反射電圧値を表す値を有する負の電圧源とによって構成される外部要素としても表され得る。
【００４３】
三ゲート並列アダプタ４のアダプタ式は、下記のとおりである：
ｂ３＝γ１ｅ＝γ２ａ２                                           （１０）
ｂ２＝ｂ３−ａ２                                                （１１）
ここで、ｉ＝１、２、３のとき、ａｉは入力電圧波、ｂｉは出力電圧波である。したがって、出力電圧は、下式より得られる。
【００４４】
2005508589.tif 000007
【００４５】
（１２）
寄生流を防ぐために、スイッチキャパシタ回路網は、正の遅延または負の非遅延の増幅または積分を行なうことが望ましい。この技術を用いて、スイッチキャパシタ波フィルタを実現するさまざまな方法が周知である。
【００４６】
図４に、低域通過回路または遅れフィルタのスイッチキャパシタの実現が示されている。上側のスイッチキャパシタ増幅器５は、式１０を再現する機能を果たす。信号ｅおよびその第２の入力信号ａ２は、正遅延しており、式１０にしたがって係数γ１、γ２を掛けられる。位相
2005508589.tif 000008
において、これらの信号は、対応するスイッチによって入力キャパシタンスγ１およびγ２に記憶され、乗算は、位相φで行なわれる。スイッチキャパシタ増幅器５の出力ｂ３´は、遅れフィルタの出力を表す。
【００４７】
式１０によれば、電圧は、入力および反射電圧波から算術平均値として得られるため、出力部における電圧は、係数２による割り算は行なわれないので、係数２により増幅される。式１２に注目されたい。この式の２個の係数γ１およびγ２は、信号経路のキャパシタンス比として再現される。これらの２個のキャパシタンスは、周波数特性を決めるだけのものであるため、これらの各々は、キャパシタンス列により形成される。追加のデジタル制御線を用いて、信号経路内において個別のキャパシタンスに介入するとともに、これにより極と零との位置を決めてもよい。
【００４８】
負の非遅延スイッチキャパシタ積分器６は、式１２および式９の実現を行なう。その出力信号を位相φにおいてスイッチキャパシタ増幅器５に結合させることにより、帰還ループが閉じられる。式１２と式９とを組み合わせることにより、下式が得られる。
【００４９】
ｂ２´＝ａ２ｚ−１−γ１ｅｚ−１−γ２ａ２ｚ−１−ｅ（１−ｚ−１）   （１３）
出力値ｂ２´は、記憶された積分値ａ２と、出力値ｂ３（γ１ｅ＋γ２ａ２）の負の遅
延値と値−ｅ（１−ｚ−１）とによって構成される。最後の項は、位相
2005508589.tif 000009
における入力信号ｅの反転無遅延加算と位相φにおける非遅延加算とによって実現される。非遅延入力は、遅延信号ｅにより切り換えられるため、遅延する態様でも選択のために信号ｅを提示することが必要である。
【００５０】
このために、スイッチキャパシタ増幅器７が用いられる。位相
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において、入力信号ｅは、スイッチキャパシタ７の一方の側に切り換えられる。この位相において、スイッチキャパシタ増幅器７は、スイッチにより逆に帰還されるため、仮想質量は、前記キャパシタンスの他方の側に位置する。これにより、この位相において、入力電圧は、前記キャパシタンスに記憶される。位相φにおいて、前記キャパシタンスは、短絡して出力する。この位相において、スイッチキャパシタ積分器６は、出力値をサンプリングする。したがって、回路全体により、遅れスイッチキャパシタ・フィルタが実現され得る。
【００５１】
次に、遅れスイッチキャパシタフィルタのクロック同期処理を実現して、前縁と後縁とを区別することができるようにすることが必要である。
【００５２】
本発明にしたがった信号復調回路が図５に示されている。上側のスイッチキャパシタ増幅器５は、図４に示された回路のスイッチキャパシタ増幅器５に対応する。この例でも同様に、信号ｂ３´は、このスイッチキャパシタ増幅器５の出力部において分岐する。この回路は、さらに、スイッチキャパシタ積分器８からなる。図４に示されたスイッチキャパシタ積分器６と違って、このスイッチキャパシタ積分器は、クロック信号φ１およびφ２により交互に切り換えられる２個の積分器キャパシタンスを含む。
【００５３】
この場合も、対応するキャパシタンスに遅延信号を記憶させるために、遅延入力のクロッキングは、φから
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に変化せしめられる。このクロッキングにより、本発明の回路を用いて正クロック相の伝達関数を計算する一方で、前の負クロック相の値を、信号経路に切り換えられない積分器キャパシタンスに記憶させることができる。逆に、このことは、負クロック相にも当てはまる。
【００５４】
クロック周波数φ１およびφ２は、基本サイクルφの厳密に２倍のサイクル長を有する。この態様において、異なる伝達関数を実現する危険を伴うことなしに、前記ハードウェアを用いて正および負クロック相を計算することができる。
【００５５】
２個の積分器キャパシタンスが非対称の唯一の理由となり得るが、これらのキャパシタンスは、意図的な配置により同一に近いものに実現される。この例において、誤差は、０．１％未満となる。図５に示された回路の、図４に示された回路からのまた他の変更点は、遅延線が１サイクルだけ長いことである。これは、３個の追加の遅延要素、すなわち１回はサイクルφにより、次回はサイクル
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によりクロッキングされる第３の正遅延スイッチキャパシタ増幅器９と第４および第５の正遅延スイッチキャパシタ増幅器１０および１１を設けることによって達成される。
【００５６】
図６に、図５の回路の伝達関数が示されている。図５に示された回路によって非常に適切なｎパス遅れ波スイッチキャパシタフィルタが実現され得ることは全く明らかである。
【００５７】
さらに他の詳細については、繰り返しを防ぐために一般的な説明が参照により本明細書に取り入れられている。
【００５８】
最後に、前記実施例は、特許請求の範囲に記載の教示を説明する役割のみを果たし、前記教示をこれらの実施例に制限するわけではないことに明確に注意されたい。
【図面の簡単な説明】
【００５９】
【図１】周知の回路を動作させるための信号の略図である。
【図２】低域通過回路の受動基準回路網の略図である。
【図３】図２の低域通過回路の波の流れ図である。
【図４】低域通過回路のスイッチキャパシタの実現の略図である。
【図５】本発明にしたがった回路の実施例の略図である。
【図６】図５に示された回路の伝達関数を示す図である。
【国際公開パンフレット】
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【国際調査報告】
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