(57)【要約】縦型のメモリセルについての構造及び方法である。縦型のメモリセルは、基板（３００）から外方に延在する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（３０１）を含む。ＭＯＳＦＥＴ（３０１）は、第１のソース／ドレイン領域（３０２）と、第２のソース／ドレイン領域（３０６）と、第１及び第２のソース／ドレイン領域間のチャネル領域（３０５）と、ゲート絶縁物（３０７）によってチャネル領域（３０５）から離間したゲート（３０９）とを含む。第１の伝送線は、第１のソース／ドレイン領域（３０２）に結合している。第２の伝送線は、第２のソース／ドレイン領域（３０６）に結合している。ＭＯＳＦＥＴ（３０１）は、ゲート絶縁物（３０７）において第１の記憶領域（３４０）及び第２の記憶領域（３５０）の少なくとも１つにトラップされる電荷を有し、第１のソース／ドレイン領域又は第２のソース／ドレイン領域（３０６）がソース領域として働くように動作するようにプログラムされるべく適合されている。
2005531142.tif 000002
【特許請求の範囲】
【請求項１】
縦型の多重ビットセルであって、
基板から外方に延在し、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、第１及び第２のソース／ドレイン領域の間のチャネル領域と、ゲート絶縁物によってチャネル領域から離間したゲートとを有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
前記第１のソース／ドレイン領域に結合された第１の伝送線と、
前記第２のソース／ドレイン領域に結合された第２の伝送線とを有し、
前記ＭＯＳＦＥＴは、ゲート絶縁物内の第１の記憶領域及び第２の記憶領域の少なくとも１つにプログラムされた電荷を有し、前記第１のソース／ドレイン領域又は第２のソース／ドレイン領域がソース領域として働くように動作するプログラムされたＭＯＳＦＥＴであり、
プログラムされたＭＯＳＦＥＴは、低減されたドレインソース電流で動作することを特徴とする縦型の多重ビットセル。
【請求項２】
請求項１記載の多重ビットセルにおいて、
動作の第１のモードで、前記ＭＯＳＦＥＴの前記第１のソース／ドレイン領域がソース領域として働き、前記ＭＯＳＦＥＴの前記第２のソース／ドレイン領域がドレイン領域として働き、
動作の第２のモードで、前記ＭＯＳＦＥＴの前記第１のソース／ドレイン領域がドレイン領域として働き、前記ＭＯＳＦＥＴの前記第２のソース／ドレイン領域がソース領域として働くことを特徴とする多重ビットセル。
【請求項３】
請求項１記載の多重ビットセルにおいて、
前記第１の伝送線は、埋設されたビット線を含むことを特徴とする多重ビットセル。
【請求項４】
請求項１記載の多重ビットセルにおいて、
前記ＭＯＳＦＥＴは、前記第１の記憶領域及び前記第２の記憶領域の両者にプログラムされた電荷を含むことを特徴とする多重ビットセル。
【請求項５】
請求項１記載の多重ビットセルにおいて、
前記第１の記憶領域は、前記第１のソース／ドレイン領域に隣接し、
前記第２の記憶領域は、前記第２のソース／ドレイン領域に隣接することを特徴とする多重ビットセル。
【請求項６】
請求項５記載の多重ビットセルにおいて、
前記ＭＯＳＦＥＴが、隣接する第１のソース／ドレイン領域又は第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、前記第１の電荷記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた前記電荷により、高いしきい値電圧が生成されることを特徴とする多重ビットセル。
【請求項７】
請求項１記載の多重ビットセルにおいて、
前記ゲート絶縁物は、約１０ナノメータ（ｎｍ）の厚さを有することを特徴とする多重ビットセル。
【請求項８】
請求項７記載の多重ビットセルにおいて、
前記ゲート絶縁物は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、シリコンリッチ酸化物（ＳＲＯ）、及びシリコンリッチ酸化アルミニウム（Ａｌ2Ｏ3）よりなる群から選択されるゲート絶縁物を含むことを特徴とする多重ビットセル。
【請求項９】
縦型の多重ビットセルであって、
基板から外方に延在し、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
前記ゲートに結合されたワード線と、
前記第１のソース／ドレイン領域に結合された第１の伝送線と、
前記第２のソース／ドレイン領域に結合された第２の伝送線とを有し、
前記ＭＯＳＦＥＴは、前記ゲート絶縁物における第１の記憶領域及び第２の記憶領域の両者にプログラムされた電荷を有し、前記第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域がソース領域として働くように動作するプログラムされたＭＯＳＦＥＴであり、
前記チャネル領域は、前記第１のソース／ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）と前記第２のソース／ドレイン領域に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し、前記ＭＯＳＦＥＴが動作する方向に応じて変動することを特徴とする縦型の多重ビットセル。
【請求項１０】
請求項９記載の多重ビットセルにおいて、
前記チャネルにおける前記第２のしきい値電圧領域（Ｖｔ２）が前記第１のソース／ドレイン領域に隣接し、
前記チャネルにおける前記第１のしきい値電圧領域（Ｖｔ１）が前記第２のソース／ドレイン領域に隣接し、
前記ＭＯＳＦＥＴが、前記第１のソース／ドレイン領域が前記ソース領域として働くように動作する際に、Ｖｔ２がＶｔ１より高いしきい値電圧を有することを特徴とする多重ビットセル。
【請求項１１】
請求項９記載の多重ビットセルにおいて、
前記ゲート絶縁物は、約１０ナノメータ（ｎｍ）の厚さを有することを特徴とする多重ビットセル。
【請求項１２】
請求項９記載の多重ビットセルにおいて、
前記ゲート絶縁物は、シリコンリッチの酸化アルミニウム絶縁物、シリコンのナノ粒子の含有物を有するシリコンリッチの酸化物、シリコン炭化物のナノ粒子の含有物を有する酸化シリコン絶縁物、及びシリコンオキシカーバイド絶縁物よりなる群から選択されるゲート絶縁物を含むことを特徴とする多重ビットセル。
【請求項１３】
請求項９記載の多重ビットセルにおいて、
前記ゲート絶縁物は複合層を含むことを特徴とする多重ビットセル。
【請求項１４】
請求項１３記載の多重ビットセルにおいて、
前記複合層は、酸化物−酸化アルミニウム（Ａｌ2Ｏ3）−酸化物複合層、及び酸化物−シリコンオキシカーバイド−酸化物複合層よりなる群から選択される複合層を含むことを特徴とする多重ビットセル。
【請求項１５】
請求項１３記載の多重ビットセルにおいて、
前記複合層は、シリコン（Ｓｉ）、チタン（Ｔｉ）、及びタンタル（Ｔａ）よりなる群から選択される２以上の材料の非化学量論的単一層又は複合層を含むことを特徴とする多重ビットセル。
【請求項１６】
請求項９記載の多重ビットセルにおいて、
前記ゲート絶縁物は、酸化物−窒化物−酸化物（ＯＮＯ）の多層膜を含むことを特徴とする多重ビットセル。
【請求項１７】
メモリアレイであって、
基板から外方に延在すると共にトレンチによって離間し、それぞれ、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを含む多数の縦型の多重ビットセルと、
前記メモリアレイの列に沿って各多重ビットセルの前記第２のソース／ドレイン領域に結合された多数の第１のデータ線と、
前記メモリアレイの行に沿って各多重ビットセルのゲートに結合された多数のワード線と、
前記メモリアレイの列に沿って各多重ビットセルの前記第１のソース／ドレイン領域に結合された多数の第２のデータ線とからなり、
少なくとも１つの多重ビットセルは、前記ゲート絶縁物における前記第１の記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷を有し、前記第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作するプログラムされたＭＯＳＦＥＴであり、
前記プログラムされたＭＯＳＦＥＴは、低減されたドレインソース電流で動作することを特徴とするメモリアレイ。
【請求項１８】
請求項１７記載の多重ビットセルにおいて、
前記多数の第２のデータ線は、埋設されたデータ線であることを特徴とする多重ビットセル。
【請求項１９】
請求項１７記載の多重ビットセルにおいて、
前記ＭＯＳＦＥＴは、前記第１の記憶領域及び前記第２の記憶領域の両者にプログラムされた電荷を含むことを特徴とする多重ビットセル。
【請求項２０】
請求項１７記載の多重ビットセルにおいて、
前記第１の記憶領域は、前記第１のソース／ドレイン領域に隣接し、
前記第２の記憶領域は、前記第２のソース／ドレイン領域に隣接することを特徴とする多重ビットセル。
【請求項２１】
請求項２０記載の多重ビットセルにおいて、
前記ＭＯＳＦＥＴが、前記隣接する第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、前記第１の電荷記憶領域及び前記第２の記憶領域の少なくとも１つに電荷がプログラムされ、高いしきい値電圧が生成されることを特徴とする多重ビットセル。
【請求項２２】
請求項１７記載のメモリアレイにおいて、
各多重ビットセルの前記ゲート絶縁物は、約１０ナノメータ（ｎｍ）の厚さを有することを特徴とするメモリアレイ。
【請求項２３】
請求項１７記載のメモリアレイにおいて、
前記ゲート絶縁物は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、及びシリコンリッチ酸化アルミニウムよりなる群から選択されるゲート絶縁物を含むことを特徴とするメモリアレイ。
【請求項２４】
請求項１７記載のメモリアレイにおいて、
基板から延在する前記多数の縦型の多重ビットセルは、１．０フォトリソグラフィック加工寸法の面積（１Ｆ2）の大きさを有するトランジスタとして動作することを特徴とするメモリアレイ。
【請求項２５】
メモリアレイであって、
基板から外方に延在すると共に多数のトレンチによって離間した行及び列に形成された多数の縦型のピラーであって、それぞれ、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを含むトランジスタとして働き、各トランジスタが、２フォトリソグラフィック加工寸法の面積（２Ｆ2）を有すると共に、２ビットを記憶することができ、各トランジスタについてのデータ記憶密度が、各１フォトリソグラフィック加工寸法の面積（１Ｆ2）について１ビットである多数の縦型のピラーと、
前記メモリアレイの列に沿って各トランジスタの前記第２のソース／ドレイン領域に結合された多数の第１の伝送線と、
前記メモリアレイの行に沿って各トランジスタの前記ゲートに結合された多数のワード線と、
前記メモリアレイの列に沿って各トランジスタの前記第１のソース／ドレイン領域に結合された多数の第２の伝送線とからなり、
少なくとも１つの多重ビットセルトランジスタは、前記ゲート絶縁物における前記第１の記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷を有し、前記第１のソース／ドレイン領域又は第２のソース／ドレイン領域が前記ソース領域として働くように動作するプログラムされたＭＯＳＦＥＴであり、前記チャネル領域が、前記第１のソース／ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）と前記第２のソース／ドレイン領域に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し、前記ＭＯＳＦＥＴが動作する方向に応じて変動することを特徴とするメモリアレイ。
【請求項２６】
請求項２５記載の多重ビットセルにおいて、
前記チャネルにおける前記第２のしきい値電圧領域（Ｖｔ２）は、前記第１のソース／ドレイン領域に隣接し、
前記チャネルにおける前記第１のしきい値電圧領域（Ｖｔ１）は、前記第２のソース／ドレイン領域に隣接し、
前記ＭＯＳＦＥＴが、前記第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、Ｖｔ１がＶｔ２より高いしきい値電圧を有することを特徴とする多重ビットセル。
【請求項２７】
請求項２５記載の多重ビットセルにおいて、
前記多数の第１の伝送線は、埋設されたデータ線を含むことを特徴とする多重ビットセル。
【請求項２８】
請求項２５記載の多重ビットセルにおいて、
前記ＭＯＳＦＥＴは、前記第１の記憶領域及び前記第２の記憶領域の両者にプログラムされた電荷を含むことを特徴とする多重ビットセル。
【請求項２９】
請求項２５記載の多重ビットセルにおいて、
前記第１の記憶領域が前記第１のソース／ドレイン領域に隣接し、
前記第２の記憶領域が前記第２のソース／ドレイン領域に隣接することを特徴とする多重ビットセル。
【請求項３０】
請求項２９記載の多重ビットセルにおいて、
前記ＭＯＳＦＥＴが、前記隣接する第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、前記第１の電荷記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷により、高いしきい値電圧が生成されることを特徴とする多重ビットセル。
【請求項３１】
電子システムであって、
プロセッサと、
前記プロセッサに結合したメモリデバイスとを有し、
前記メモリデバイスはメモリアレイを含み、
前記メモリアレイは、
基板から外方に延在すると共にトレンチによって離間し、それぞれ、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記ソース及びドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを含む多数の縦型のトランジスタと、
前記メモリアレイの列に沿って各縦型のトランジスタの前記第２のソース／ドレイン領域に結合された多数の第１の伝送線と、
前記メモリアレイの行に沿って各縦型のトランジスタの前記ゲートに結合された多数のワード線と、
前記メモリアレイの列に沿って各縦型のトランジスタの前記第１のソース／ドレイン領域に結合された多数の第２の伝送線と、
前記多数のワード線に結合されたワード線アドレスデコーダと、
前記多数の第１の伝送線に結合された第１のアドレスデコーダと、
前記多数の第２の伝送線に結合された第２のアドレスデコーダと、
前記第１及び第２の多数の伝送線に結合されたセンスアンプとを含み、
少なくとも１つのトランジスタは、前記ゲート絶縁物における前記第１の記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷を有し、前記第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作するプログラムされたＭＯＳＦＥＴであり、前記チャネル領域が、前記第１のソース／ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）と、前記第２のソース／ドレイン領域に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し、前記ＭＯＳＦＥＴが動作する方向に応じて変動することを特徴とする電子システム。
【請求項３２】
請求項２５記載のトランジスタにおいて、
前記チャネルにおける前記第２のしきい値電圧領域（Ｖｔ２）が前記第１のソース／ドレイン領域に隣接し、
前記チャネルにおける前記第１のしきい値電圧領域（Ｖｔ１）が前記第２のソース／ドレイン領域に隣接し、
前記ＭＯＳＦＥＴが、前記第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、Ｖｔ１がＶｔ２より高いしきい値電圧を有することを特徴とするトランジスタ。
【請求項３３】
請求項２５記載のトランジスタにおいて、
前記多数の第１の伝送線は、埋設されたデータ線を含むことを特徴とするトランジスタ。
【請求項３４】
請求項２５記載のトランジスタにおいて、
前記ＭＯＳＦＥＴは、前記第１の記憶領域及び前記第２の記憶領域の両者にプログラムされた電荷を含むことを特徴とするトランジスタ。
【請求項３５】
請求項２５記載のトランジスタにおいて、
前記第１の記憶領域が前記第１のソース／ドレイン領域に隣接し、前記第２の記憶領域が前記第２のソース／ドレイン領域に隣接することを特徴とするトランジスタ。
【請求項３６】
請求項２９記載のトランジスタにおいて、
前記ＭＯＳＦＥＴが、前記隣接する第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作する際に、前記第１の電荷記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷により、高いしきい値電圧が生成されることを特徴とするトランジスタ。
【請求項３７】
請求項３７記載の電子システムにおいて、
各トランジスタの前記ゲート絶縁物は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、及びシリコンリッチ酸化アルミニウムよりなる群から選択されるゲート絶縁物を含むことを特徴とする電子システム。
【請求項３８】
請求項３７記載の電子システムにおいて、
各トランジスタの前記ゲート絶縁物は、酸化物−窒化物−酸化物（ＯＮＯ）の絶縁物を含むことを特徴とする電子システム。
【請求項３９】
請求項３７記載の電子システムにおいて、
各トランジスタは、１．０フォトリソグラフィック加工寸法の面積（１Ｆ2）より遥かに小さい大きさを有するトランジスタとして動作することを特徴とする電子システム。
【請求項４０】
メモリを動作させる方法であって、
ＤＲＡＭアレイにおいて基板から外方に延在する１以上の縦型のＭＯＳＦＥＴをプログラムすることにより、１フォトリソグラフィック加工寸法の単位面積当り１ビットの記憶密度を有するようにし、前記ＤＲＡＭアレイにおける各ＭＯＳＦＥＴは、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを含むものであり、前記１以上の縦型のＭＯＳＦＥＴをプログラムするに際し、前記１以上の縦型のＭＯＳＦＥＴを第１及び第２の方向でプログラムすることを含み、前記第１及び第２の方向でプログラムするに際し、
前記縦型のＭＯＳＦＥＴの前記第１のソース／ドレイン領域に第１の電圧電位を印加し、
前記縦型のＭＯＳＦＥＴの前記第２のソース／ドレイン領域に第２の電圧電位を印加し、
前記縦型のＭＯＳＦＥＴのゲートにゲート電位を印加することを含み、
前記１以上の縦型のＭＯＳＦＥＴに前記第１、第２、及びゲート電位を印加するに際し、前記１以上のＭＯＳＦＥＴのゲート絶縁物内へのホットエレクトロンの注入を生じさせ、これにより、プログラムされたＭＯＳＦＥＴが、前記ゲート絶縁物における前記第１の記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷を有し、前記プログラムされたＭＯＳＦＥＴが、前記第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作することを含むことを特徴とする方法。
【請求項４１】
請求項４０記載の方法において、
第１の方向でプログラムする場合に、
前記縦型のＭＯＳＦＥＴの前記第１のソース／ドレイン領域に第１の電圧電位を印加するに際し、前記縦型のＭＯＳＦＥＴの前記第１のソース／ドレイン領域を接地することを含み、
前記第２のソース／ドレイン領域に第２の電圧電位を印加するに際し、前記第２のソース／ドレイン領域に高い電圧電位（ＶＤＤ）を印加し、前記縦型のＭＯＳＦＥＴの前記第１及び第２のソース／ドレイン領域間に導電チャネルを生成するために、前記ゲートにゲート電位を印加することを含むことを特徴とする方法。
【請求項４２】
請求項４１記載の方法において、
前記ＤＲＡＭアレイにおける１以上の縦型のＭＯＳＦＥＴを第１の方向で読み出すことをさらに含み、
前記１以上の縦型のＭＯＳＦＥＴを前記第１の方向で読み出すに際し、
前記第２のソース／ドレイン領域を接地し、
前記第１のソース／ドレイン領域をＶＤＤの部分電圧に予備充電し、
約１．０ボルトのゲート電位を前記ゲートに印加することを含むことを特徴とする方法。
【請求項４３】
請求項４２記載の方法において、
第１の方向でプログラムする場合に、
前記１以上の縦型のＭＯＳＦＥＴのゲート絶縁物内へのホットエレクトロン注入を行うに際し、
前記第２のソース／ドレイン領域に隣接する前記ゲート絶縁物における前記第１の記憶領域に電荷をトラップすることを含み、
これにより、前記ＭＯＳＦＥＴを第１の方向で読み出すときに、前記ＭＯＳＦＥＴが、前記第１のソース／ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）と、前記第２のソース／ドレイン領域に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し、Ｖｔ２をＶｔ１より大きくすると共に、前記ＭＯＳＦＥＴが低減されたドレインソース電流で動作することを特徴とする方法。
【請求項４４】
請求項４３記載の方法において、
前記第２のソース／ドレイン領域に隣接したゲート絶縁物において電荷をトラップするに際し、前記ＭＯＳＦＥＴを第１の方向で読み出すときに、Ｖｔ２における通常のしきい値電圧を約０．５ボルト増加させることを含むことを特徴とする方法。
【請求項４５】
請求項４４記載の方法において、
前記第１及び第２の方向で前記１以上のＭＯＳＦＥＴを読み出すに際し、センスアンプを使用して合成されたドレイン電流の変化を検出することを含み、
第１の方向で読み出す際に、前記第１の電荷記憶領域に電荷がプログラムされていない場合に、約１０ｎｓにわたって指定したときに、前記ＭＯＳＦＥＴが、約１２．５μＡの合成されたドレイン電流の変化を示し得ることを特徴とする方法。
【請求項４６】
請求項４０記載の方法において、
第２の方向でプログラムする場合に、
前記縦型のＭＯＳＦＥＴの前記第１のソース／ドレイン領域に第１の電圧電位を印加するに際し、前記縦型のＭＯＳＦＥＴの前記第１のソース／ドレイン領域に高い電圧電位（ＶＤＤ）を印加することを含み、
前記第２のソース／ドレイン領域に第２の電圧電位を印加するに際し、前記第２のソース／ドレイン領域を接地し、前記縦型のＭＯＳＦＥＴの前記第１及び第２のソース／ドレイン領域間に導通チャネルを生成するために、前記ゲートにゲート電位を印加することを含むことを特徴とする方法。
【請求項４７】
請求項４６記載の方法において、
前記ＤＲＡＭアレイにおける１以上の縦型のＭＯＳＦＥＴを第２の方向で読み出すことをさらに含み、
前記１以上の縦型のＭＯＳＦＥＴを前記第２の方向で読み出すに際し、
前記第１のソース／ドレイン領域を接地し、
前記第２のソース／ドレイン領域をＶＤＤの部分電圧に予備充電し、
約１．０ボルトのゲート電位を前記ゲートに印加することを含むことを特徴とする方法。
【請求項４８】
請求項４７記載の方法において、
第２の方向でプログラムする場合に、
前記１以上の縦型のＭＯＳＦＥＴのゲート絶縁物内へのホットエレクトロンの注入を行うに際し、
前記第１のソース／ドレイン領域に隣接した前記ゲート絶縁物内の前記第２の記憶領域に電荷をトラップすることを含み、
前記ＭＯＳＦＥＴを第２の方向で読み出すときに、前記ＭＯＳＦＥＴが、前記第１のソース／ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）と、前記第２のソース／ドレイン領域に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し、Ｖｔ１がＶｔ２より大きく、前記ＭＯＳＦＥＴが低減されたドレインソース電流で動作することを特徴とする方法。
【請求項４９】
請求項４８記載の方法において、
前記第１のソース／ドレイン領域に隣接するゲート絶縁物内に電荷をトラップするに際し、
前記ＭＯＳＦＥＴを第１の方向で読み出すときに、Ｖｔ１における通常のしきい値電圧を約０．５ボルト増加させることを含むことを特徴とする方法。
【請求項５０】
請求項４９記載の方法において、
前記１以上のＭＯＳＦＥＴを第１及び第２の方向で読み出すに際し、センスアンプを使用して一体化したドレイン電流の変化を検出することを含み、
第２の方向で読み出す際に、前記第２の電荷記憶領域に電荷がプログラムされていない場合、約１０ｎｓにわたって指定したときに、前記ＭＯＳＦＥＴが、約１２．５μＡの合成されたドレイン電流の変化を示し得ることを特徴とする方法。
【請求項５１】
メモリを形成する方法であって、
縦型の多重ビットセルを形成することを有し、
前記縦型の多重ビットセルを形成するに際し、
基板から外方に延在し、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によって前記チャネル領域から離間したゲートとを有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成し、
前記第１のソース／ドレイン領域に結合される第１の伝送線を形成し、
前記第２のソース／ドレイン領域に結合される第２の伝送線を形成することを含み、
前記ＭＯＳＦＥＴを形成するに際し、前記ゲート絶縁物内の前記第１の記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされた電荷を有し、前記第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域が前記ソース領域として働くように動作し、前記プログラムされたＭＯＳＦＥＴが低減したドレインソース電流で動作するようにプログラムすることに適合したＭＯＳＦＥＴを形成することを特徴とするメモリを形成する方法。
【請求項５２】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、動作の第１のモードで、前記ＭＯＳＦＥＴの前記第１のソース／ドレイン領域がソース領域として働き、前記ＭＯＳＦＥＴの前記第２のソース／ドレイン領域がドレイン領域として働き、
動作の第２のモードで、前記ＭＯＳＦＥＴの前記第１のソース／ドレイン領域がドレイン領域として働き、前記ＭＯＳＦＥＴの前記第２のソース／ドレイン領域がソース領域として働くように、前記ＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項５３】
請求項５１記載の方法において、
前記第１の伝送線を形成するに際し、埋設されたビット線を形成することを含むことを特徴とする方法。
【請求項５４】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、前記第１の記憶領域及び前記第２の記憶領域の両者にトラップされた電荷を有するようプログラムすることに適合したＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項５５】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、前記第１の記憶領域が前記第２のソース／ドレイン領域に隣接し、前記第２の記憶領域が前記第１のソース／ドレイン領域に隣接するようにＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項５６】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、前記ＭＯＳＦＥＴが、前記第１のソース／ドレイン領域又は前記第２のソース／ドレイン領域のうちの隣接するが前記ソース領域として働くように動作する際に、前記第１の電荷記憶領域及び前記第２の記憶領域の少なくとも１つにプログラムされる電荷により、高いしきい値電圧が生成するように前記ＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項５７】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、ゲート絶縁物が、約１０ナノメータ（ｎｍ）の厚さを有するようＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項５８】
請求項５１記載の方法において、ＭＯＳＦＥＴを形成するに際し、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、シリコンリッチ酸化物（ＳＲＯ）、及びシリコンリッチ酸化アルミニウム（Ａｌ2Ｏ3）よりなる群から選択されるゲート絶縁物により前記ＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項５９】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、シリコンリッチの酸化アルミニウム絶縁物、シリコンのナノ粒子の含有物を有するシリコンリッチの酸化物、シリコン炭化物のナノ粒子の含有物を有する酸化シリコン絶縁物、及びシリコンオキシカーバイド絶縁物よりなる群から選択されるゲート絶縁物により前記ＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項６０】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、複合層ゲート絶縁物により前記ＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項６１】
請求項６０記載の方法において、
複合層ゲート絶縁物により前記ＭＯＳＦＥＴを形成するに際し、酸化物−酸化アルミニウム（Ａｌ2Ｏ3）−酸化物複合層、及び酸化物−シリコンオキシカーバイド−酸化物複合層よりなる群から選択される複合層ゲート絶縁物を形成することを含むことを特徴とする方法。
【請求項６２】
請求項６０記載の方法において、
複合層ゲート絶縁物により前記ＭＯＳＦＥＴを形成するに際し、シリコン（Ｓｉ）、チタン（Ｔｉ）、及びタンタル（Ｔａ）よりなる群から選択される２以上の材料の非化学量論的単一層又は複合層ゲート絶縁物を形成することを含むことを特徴とする方法。
【請求項６３】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、前記ゲート絶縁物が、酸化物−窒化物−酸化物（ＯＮＯ）の多層膜を含むように前記ＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【請求項６４】
請求項５１記載の方法において、
前記ＭＯＳＦＥＴを形成するに際し、各１．０フォトリソグラフィック加工寸法の単位面積（１Ｆ2）当たり１ビットの記憶密度を有するＭＯＳＦＥＴを形成することを含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、以下の同時係属中の共通の名義の米国特許出願に関連するものである。「絶縁物における電荷トラップを用いた追記型リード・オンリー・メモリ（Write Once Read Only Memory Employing Charge Trapping in Insulators）」、代理人登録番号1303.052US1、米国出願番号10/177,077、「フローティングゲートを用いた追記型リード・オンリー・メモリ（Write Once Read Only Memory Employing Floating Gate）」、代理人登録番号1303.051US1、米国出願番号10/177,083、「アーカイバル・ストレージのためのナノクリスタル追記型リード・オンリー・メモリ（Nanocrystal Write Once Read Only Memory for Archival Storage）」、代理人登録番号1303.054US1、米国出願番号10/177,214、「大きい仕事関数のフローティングゲートを用いた追記型リード・オンリー・メモリ（Write Once Read Only Memory with Large Work Function Floating Gate）」、代理人登録番号1303.055US1、米国出願番号10/177,213、「アーカイバル・ストレージのための強誘電体追記型リード・オンリー・メモリ（Ferroelectric Write Once Read Only Memory for Archival Storage）」、代理人登録番号1303.058US1、米国出願番号10/177,082、及び「１Ｆ2当り１ビットより遥かに大きい記憶密度を有する多重状態ＮＲＯＭ（Multistate NROM Having a Storage Density Much Greater than 1 Bit per 1F2）、代理人登録番号1303.053US1、米国出願番号10/177,211。これらは同日付で出願されたものであり、これらのそれぞれの開示内容を参考によりこの明細書に組み入れる。
【０００２】
本発明は、一般には半導体集積回路に関し、さらに詳しくは、１．０リソグラフィック加工寸法の単位面積（１Ｆ2）（1.0 photolithographic feature squared(1F2)unit area）当たり１ビットの記憶密度を有する縦型ＮＲＯＭに関する。
【背景技術】
【０００３】
多くの電子製品は、情報、例えばデータを保存するために数々のメモリを必要とする。高速で低コストのメモリの一般的なメモリは、アレイ内に個々のＤＲＡＭセルが配列されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が含まれる。ＤＲＡＭセルは、アクセストランジスタ、例えばキャパシタセルに結合された金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。ＤＲＡＭチップの今後の動向としては、製造のコストを最小としつつ、アレイ密度を増加させると共に、チップの実体的価値を最大にすることが、継続的に強調されている。ＤＲＡＭ向けに最適化されたプロセス・フローを殆どもしくは全く改変することなくアレイ密度を増加させることがさらに望ましい。
【０００４】
メモリデバイスに対する要求として、例えばカメラの電子フィルムの機能のように、限定された回数のみプログラムされればよいという要求が存在する。メモリアレイが極めて高い密度を有するならば、デジタルカメラにおいて、多数の極めて高い解像度の画像を保存することができる。メモリが安価であれば、例えば、従来のカメラにおいて画像を保存するために使用される感光性フィルムに置き換わることができる。
【０００５】
よって、高密度のメモリセルに適合し得る改良されたＤＲＡＭ技術に対する要求がある。このようなメモリセルは、ＤＲＡＭのプロセス・フローを殆どもしくは全く改変することなく、ＤＲＡＭチップ上で作製されることが望ましい。さらに、この種のメモリセルは、従来のＤＲＡＭにて使用されているものより低いプログラミング電圧で動作することが望ましい。これにより、回路動作による寄生容量やノイズの影響に耐えながらも十分な電荷を保持することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＤＲＡＭ技術による高密度メモリセルの作製に関する上述した問題点並びに同様の他の問題点は、本発明によって取り組まれたものであり、以下の明細書を読んで検討することにより理解されることとなろう。この開示は、ＤＲＡＭ集積回路における多重ビットメモリセル（multiple bit memory cell）としてＭＯＳＦＥＴデバイスを使用する構成及び方法を提示するものである。この構成及び方法は、ＤＲＡＭ技術におけるＭＯＳＦＥＴのための既存のプロセスシーケンスを使用する。
【課題を解決するための手段】
【０００７】
特に、本発明の実施の形態は、縦型の多重ビットメモリセルを含む。縦型の多重ビットメモリセルは、基板から外方に延在する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。ＭＯＳＦＥＴは、第１のソース／ドレイン領域と、第２のソース／ドレイン領域と、第１及び第２のソース／ドレイン領域間のチャネル領域と、ゲート絶縁物によってチャネル領域から離間されたゲートとを含む。第１の伝送線は、第１のソース／ドレイン領域に結合している。第２の伝送線は、第２のソース／ドレイン領域に結合している。このＭＯＳＦＥＴは、ゲート絶縁物内の第１の記憶領域及び第２の記憶領域の少なくとも１つにトラップされた電荷を有するようにプログラムされ、第１のソース／ドレイン領域又は第２のソース／ドレイン領域がソース領域として働くようになされている。
【０００８】
本発明の種々の実施の形態、観点、利点、並びに特徴を、以下に示す説明において部分的に記載するが、一部は、本発明の以下の説明及び参照図面を参照にすることにより、又は本発明を実施することにより、当業者において明らかとなろう。本発明の観点、利点、及び特徴は、添付する請求の範囲に特に指摘された装置、手順、及び組合せによって実現され達成される。
【発明の効果】
【０００９】
十分に確立されたＤＲＡＭ技術及びアレイの改良を利用すると、安価なメモリデバイスを提供するのに供することとなろう。２つのトランジスタは、上方から見た場合、４Ｆ平方の面積を占有し得るものであり、それぞれのトランジスタは、２Ｆ平方の面積を有する。それぞれのトランジスタは２ビットを保存することができることから、データ記憶密度は、それぞれ１Ｆ平方の単位面積当たり１ビットである。「Ｆ」は、特定のＣＭＯＳ技術において、最小に分解可能なフォトリソグラフィック寸法である。特定のＣＭＯＳ技術が０．１ミクロンである場合、データ記憶密度は、平方センチメートル当り１０ギガビットである。
【００１０】
上述した説明は例示を意図するものであり、限定的なものではないことを理解すべきである。上述した説明を概観すれば、多くの他の実施の形態が当業者に明らかとなろう。従って、この発明の範囲は、添付する特許請求の範囲を参照し、このような特許請求の範囲が包含する均等物の全範囲に沿って決定されるべきである。
【発明を実施するための最良の形態】
【００１１】
本発明の以下の詳細な説明では、該詳細な説明の一部を構成する添付図面を参照するが、これには、本発明を実施し得る特定の実施の形態例として示されている。図面において、同様の参照番号は、幾つかの図面を通して実質的に類似する構成部材を示す。これらの実施の形態は、当業者が本発明を実施することが可能なように十分に詳細に記載されている。本発明の範囲から逸脱することなく、他の態様を利用することができると共に、構造的、論理的、及び電気的変更を行うことができる。
【００１２】
以下の説明で使用するウエハ及び基板という用語は、本発明の集積回路（ＩＣ）構造を形成するための露呈表面を有するあらゆる構造を含む。基板という用語は、半導体ウエハを包含するものとして理解される。また、基板という用語は、処理の際に半導体構造を言及するために使用するものであり、その上に構成された他の層を含み得る。ウエハ及び基板の両者は、ドープされた及びドープされていない半導体、半導体基体又は絶縁体によって支持されたエピタキシャル半導体層、並びに当業者に周知の他の半導体構造を包含する。導体という用語は、半導体を包含するものとして理解され、絶縁体という用語は、導体として称される材料より導電性が低いあらゆる材料を含むものとして定義される。従って、以下の詳細な説明は、限定する意味で受け取るべきではなく、本発明の範囲は、添付する請求の範囲並びにその均等物の全ての範囲に沿ってのみ特定されるものである。
【００１３】
図１Ａは、ＤＲＡＭアレイ等で用いられるＭＯＳＦＥＴの従来の動作を示すのに有用である。図１Ａは、通常のホットエレクトロンの注入及び順方向に動作するデバイスの劣化を示している。以下に説明するように、電子がドレインの近傍でトラップされることから、これらはデバイスの特性を変化させるのに極めて有効ではない。
【００１４】
図１Ａは、基板１００内の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１０１の構成図である。ＭＯＳＦＥＴ１０１は、ソース領域１０２、ドレイン領域１０４、及びソース領域１０２とドレイン領域１０４間における基板１００内のチャネル領域１０６を含む。ゲート１０８は、ゲート酸化物１１０によってチャネル領域１０８から離間されている。ソース線１１２は、ソース領域１０２に結合している。ビット線１１４は、ドレイン領域１０４に結合している。ワード線１１６は、ゲート１０８に結合している。
【００１５】
従来の動作では、ドレイン−ソース間電圧（Ｖｄｓ）は、ドレイン領域１０４とソース領域１０２との間に設定される。その後、電圧がワード線１１６を介してゲート１０８に印加される。ゲート１０８に印加された電圧が、ＭＯＳＦＥＴのしきい値電圧（Ｖｔ）を一旦超えると、チャネル１０６が、ドレイン領域１０４とソース領域１０２間の基板１００内に形成される。チャネル１０６の形成により、ドレイン領域１０４とソース領域１０２との間の導通が可能となり、ドレイン領域１０４において電流信号（Ｉｄｓ）を検出することができる。
【００１６】
図１Ａの従来のＭＯＳＦＥＴの動作に際しては、ゲート酸化膜１１０のドレイン領域１０４の近傍でトラップされる電子１１７によって、順方向で動作するＭＯＳＦＥＴについてある程度のデバイスの劣化が徐々に生起することとなる。この現象を図１Ｂに示す。しかし、電子１１７がドレイン領域１０４の近傍でトラップされることから、これらはＭＯＳＦＥＴの特性を変化させるにはあまり有効ではない。
【００１７】
図１Ｃはこの点を示すものである。図１Ｃは、ゲート１０８及びソース領域１０２間で印加された電圧（ＶＧＳ）に対するドレイン領域でとった電流信号（Ｉｄｓ）の平方根を示すグラフである。ＶＧＳに対する√Ｉｄｓのプロットの傾きの変化は、チャネル１０６における電荷担体の移動度の変化を表している。
【００１８】
図１Ｃにおいて、ΔＶＴは、通常の動作の際に、デバイスの劣化によってドレイン領域１０４の近傍のゲート酸化物１１０において徐々にトラップされる電子に起因するＭＯＳＦＥＴのしきい値電圧の最小変化を示す。これは、ドレイン領域１０４の近傍におけるゲート酸化物１１０に固定してトラップされた電荷に帰着する。傾き１は、図１Ａの場合、すなわち、ゲート酸化物１１０に電子がトラップされていない場合のチャネル１０６における電荷担体の移動度を示す。傾き２は、図１Ｂの場合、すなわち、従来のＭＯＳＦＥＴについて、ゲート酸化膜１１０のドレイン領域１０４の近傍で電子がトラップされた場合の電荷の移動度を示す。図１Ｃにおいて、傾き１及び傾き２によって比較して示すように、従来のＭＯＳＦＥＴのゲート酸化膜１１０のドレイン領域１０４の近傍にトラップされた電子１１７は、チャネル１０６における電荷移動度をほとんど変化させない。
【００１９】
ストレス及びホットエレクトロン注入の効果については、２つの要素がある。１つの要素は、トラップされた電子によるしきい値電圧のシフトを含み、第２の要素は、このトラップされた電荷による付加的な担体電子のちらばりと付加的な表面準位による移動度の劣化を含む。順方向での動作の際に従来のＭＯＳＦＥＴが劣化する、すなわち「ストレス」を受ける場合、電子はゲート酸化膜のドレイン近傍に徐々に注入され、トラップされるに至る。従来のＭＯＳＦＥＴのこの部分においては、ゲート酸化物の下方にチャネルは実質的に存在しない。よって、トラップされた電荷により、しきい値電圧及び電荷移動度が僅かだけだが変調される。
【００２０】
本発明者は、プログラム可能なアドレスデコード及び補正を行うために、従来のＣＭＯＳプロセス及びテクノロジーにおけるＭＯＳＦＥＴの逆ストレスに基くプログラム可能なメモリデバイス及び機能を先に開示した（例えば、L. Forbes, W. P. Noble及びE. H. Cloud、「MOSFET technology for programmable address decode and correction」、米国特許出願番号09/383,804を参照することができる）。しかし、この開示には、多重状態を有するメモリセルについて記載されておらず、むしろアドレスデコード及び補正の点について記載されている。
【００２１】
本発明によれば、通常のＭＯＳＦＥＴを逆方向に動作させてプログラムすることで、アバランシェホットエレクトロン注入を利用することにより、ＭＯＳＦＥＴのゲート酸化物に電子をトラップさせる。プログラムしたＭＯＳＦＥＴを、その後、順方向で動作させると、酸化物にトラップされた電子は、ソースの近傍に存在すると共に、チャネルが２つの異なるしきい値電圧領域を有するようになる。本発明の新規なプログラムされたＭＯＳＦＥＴは、特に低いドレイン電圧で、従来のＭＯＳＦＥＴよりも極めて低い電流で導通する。これらの電子は、負のゲート電圧を印加しない限り、ゲート酸化物にトラップされたまま残る。正又はゼロのゲート電圧を印加した場合は、電子はゲート酸化物から除去され得ない。負のゲート電圧を印加するか、及び／又は、印加した負のゲートバイアスにより温度を上昇させることによって消去が行われ、トラップされた電子がＭＯＳＦＥＴのシリコンチャネルへと再放出されて戻されることとなる（例えば、L. Forbes, E. Sun, R. Alders及びJ. Moll、「Field induced re-emission of electrons trapped in SiO2」、IEEE Trans. Electron Device, vol. ED-26, no. 11, pp. 1816-1818 (Nov. 1979)；S. S. B. Or, N. Hwang及びL. Forbes、「Tunneling and Thermal emission from a distribution of deep traps in SiO2」、IEEE Trans. on Electron Devices, vol. 40, no. 6, pp. 1100-1103 (June 1993)；S. A. Abbas及びR. C. Dockerty、「N-channel IGFET design limitations due to hot electron trapping」、IEEE Int. Electron Devices Mtg., Washington D. C., Dec. 1975, pp. 35-38を参照することができる）。
【００２２】
図２Ａ〜図２Ｃは、本発明を説明するのに有用なものであり、この場合、デバイスを逆方向にプログラムした後、順方向に動作させることによりデバイスを読み出すことによって、デバイス特性において非常に大きい変化が得られる。
【００２３】
図２Ａは、本発明に係る多重状態セルとして使用することのできるプログラムされたＭＯＳＦＥＴの図である。図２Ａに示すように、多重状態セル２０１は、基板２００内のＭＯＳＦＥＴ、すなわち、第１のソース／ドレイン領域２０２、第２のソース／ドレイン領域２０４、並びに第１及び第２のソース／ドレイン領域２０２及び２０４の間のチャネル領域２０６を有するＭＯＳＦＥＴを含む。１つの実施の形態では、第１のソース／ドレイン領域２０２は、ＭＯＳＦＥＴのためのソース領域２０２を含み、第２のソース／ドレイン領域２０４は、ＭＯＳＦＥＴのためのドレイン領域２０４を含む。さらに、図２Ａは、ゲート酸化物２１０によってチャネル領域２０６から離間したゲート２０８を示す。第１の伝送線２１２は、第１のソース／ドレイン領域２０２に結合され、第２の伝送線２１４は、第２のソース／ドレイン領域２０４に結合されている。１つの実施の形態では、第１の伝送線はソース線２１２を含み、第２の伝送線はビット線２１４を含む。
【００２４】
上述したように、多重構造のセル２０１は、プログラムされたＭＯＳＦＥＴにより構成される。このプログラムされたＭＯＳＦＥＴは、第１のソース／ドレイン領域２０２に隣接するゲート酸化物２１０にトラップされた電荷２１７を有し、これにより、チャネル領域２０６は、チャネル２０６において第１の電圧しきい値領域（Ｖｔ１）及び第２の電圧しきい値領域（Ｖｔ２）を有することとなる。１つの実施の形態では、第１のソース／ドレイン領域２０２に隣接するゲート酸化物２１０にトラップされた電荷２１７は、トラップされた電子電荷２１７を含む。本発明によれば、以下に詳細に記載するように、ゲート絶縁物２１０における第１の記憶領域及び第２の記憶領域の少なくとも１つに蓄積された電荷を有するようプログラムすることができると共に、第１のソース／ドレイン領域２０２又は第２のソース／ドレイン領域２０４をソース領域として動作させることができる。これにより、多重ビットセル２０１は、第１の電圧しきい値領域（Ｖｔ１）及び第２の電圧しきい値領域（Ｖｔ２）を有することとなり、プログラムされた多重ビットセルは、低減されたドレインソース電流で動作することとなる。
【００２５】
図２Ａは、チャネル２０６におけるＶｔ２が第１のソース／ドレイン領域２０２に隣接し、チャネル２０６におけるＶｔ１が第２のソース／ドレイン領域２０４に隣接することを示す。ただし、本発明はこのように限定されるものではなく、１つの実施の形態では、Ｖｔ１は、第１のソース／ドレイン領域に隣接するものとする。本発明によれば、Ｖｔ２及びＶｔ１は、多重ビットセルを動作させる方向に応じて変動する。このようにして、多重ビットセル２０１には多数のビットを記憶させることができる。
【００２６】
図２Ｂは、本発明の多重状態セルのＭＯＳＦＥＴ２０１をプログラムして本発明の実施の形態を達成することのできる方法を説明するのに適切な図である。図２Ｂに示すように、この方法は、ＭＯＳＦＥＴを逆方向にプログラムすることを含む。ＭＯＳＦＥＴを逆方向にプログラムすることは、第１の電圧Ｖ１をＭＯＳＦＥＴのドレイン領域２０４に印加することを含む。１つの実施の形態では、第１の電圧Ｖ１をＭＯＳＦＥＴのドレイン領域２０４に印加することは、図２Ｂに示すように、ＭＯＳＦＥＴのドレイン領域２０４を接地することを含む。第２の電圧Ｖ２は、ＭＯＳＦＥＴのソース領域２０２に印加される。１つの実施の形態では、ソース領域２０２に第２の電圧Ｖ２を印加することは、図２Ｂに示すように、ＭＯＳＦＥＴのソース領域２０２に高い正の電圧（ＶＤＤ）を印加することを含む。ゲート電圧ＶＧＳは、ＭＯＳＦＥＴのゲート２０８に印加される。１つの実施の形態では、ゲート電圧ＶＧＳは、第２の電圧Ｖ２未満であるが、ドレイン領域２０４とソース領域２０２との間でＭＯＳＦＥＴのチャネル２０６において導通を確立するのに十分な電圧を含む。図２Ｂに示すように、第１、第２及びゲート電圧（それぞれＶ１、Ｖ２及びＶＧＳ）をＭＯＳＦＥＴに印加することにより、ソース領域２０２に隣接するＭＯＳＦＥＴのゲート酸化物２１０へのホットエレクトロン注入が行われる。換言すれば、第１、第２及びゲート電圧（それぞれＶ１、Ｖ２及びＶＧＳ）を印加することにより、チャネル２０６を横切って移動する電荷担体（例えば電子）に対して十分なエネルギが与えられ、電荷担体がソース領域２０２の近傍に一旦存在すれば、ソース領域２０２に隣接するゲート酸化物２１０に多数の電荷担体が注入される。ここで電荷担体がトラップされるに至る。
【００２７】
本発明の１つの実施の形態に係る方法は、その後、読み出し動作期間に、そのプログラムされた準位において、ＭＯＳＦＥＴを順方向に動作させることが継続して行われる。従って、読み出し動作は、ソース領域２０２を接地し、ドレイン領域をＶＤＤの部分電圧で予備充電することを含む。ゲートに結合したワード線によってデバイスが指定されている場合は、その電導度は、ゲート絶縁物において蓄積された電荷の有無によって決定し得る。すなわち、従来のＤＲＡＭセルにおいて、ワード線２１６を通じてゲート電圧をゲート２０８に印加することで、ソース及びドレイン領域の間で導通チャネルが形成され、従来のＤＲＡＭセルをアドレッシングする及び読み出すという動作が行われる。
【００２８】
しかしながら、ここでプログラムされた状態では、ＭＯＳＦＥＴの導通チャネル２０６は、図２Ａに関連して詳細に説明して記載したように、ドレイン領域２０４に隣接する第１のしきい値電圧領域（Ｖｔ１）と、ソース領域２０２に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し得る。本発明によれば、ソース領域２０２に隣接するＭＯＳＦＥＴのゲート酸化物２１０へのホットエレクトロンの注入２１７により、Ｖｔ２はＶｔ１より大きいしきい値電圧を有する。
【００２９】
図２Ｃは、第２のソース／ドレイン領域２０４と第１のソース／ドレイン領域２０２との間で設定した電圧、すなわちドレイン電圧（ＶＤＳ）に対する第２のソース／ドレイン領域２０４で検出された電流信号（Ｉｄｓ）（Ｉｄｓ−ＶＤＳ）をプロットしたグラフである。１つの実施の形態では、ＶＤＳは、ドレイン領域２０４とソース領域２０２との間の電圧を示す。図２Ｃにおいて、Ｄ１としてプロットした曲線は、本発明によってプログラムされていない従来のＭＯＳＦＥＴの電導特性を示す。曲線Ｄ２は、図２Ａに関連して説明した本発明によるプログラムしたＭＯＳＦＥＴの導電特性を示す。図２Ｃに示すように、特定のドレイン電圧ＶＤＳについて、プログラムしたＭＯＳＦＥＴ（曲線Ｄ２）の第２のソース／ドレイン領域２０４で検出される電流信号（ＩＤＳ２）は、本発明によってプログラムされていない従来のＭＯＳＦＥＴにおける第２のソース／ドレイン領域２０４で検出される電流信号（ＩＤＳ１）より明らかに低い。繰り返すが、これは、本発明のプログラムされたＭＯＳＦＥＴのチャネル２０６は２つのしきい値電圧領域を有し、第１のソース／ドレイン領域２０２に隣接するゲート酸化膜２１７においてトラップされた電荷２１７により、第１のソース／ドレイン領域２０２の近傍のしきい値電圧Ｖｔ２は、第２のソース／ドレイン領域の近傍のしきい値電圧Ｖｔ１より高いということに起因する。
【００３０】
最近、フラッシュメモリに関し、ＮＲＯＭと呼ばれる異なるデバイス構造の使用について、いくつかの効果が開示されている。イスラエル及びドイツにおける最近の研究は、一般的ではないフラッシュメモリデバイス構造において、窒化シリコン層での電荷トラップを用いることに基く。（例えば、B. Eitanら、「Characterization of Channel Hot Electron Injection by the Subthreshold Slope of NROM device」、IEEE Electron Device Lett., Vol. 22, No. 11, pp. 556-558, (Nov. 2001)；B. Etianら、「NROM: A novel localized Trapping, 2-Bit Nonvolatile Memory Cell」、IEEE Electron Device Ltee., Vol. 21, No. 11, pp. 543-545 (Nov. 2000)を参照することができる）。窒化シリコンゲート絶縁物での電荷トラップは、ＮＭＯＳメモリデバイスにおける基本的なメカニズムであり（例えば、S. Sze, Physics of Semiconductor Devices, Wiley, N. Y., 1981, pp. 504-506を参照することができる）、酸化アルミニウムゲートでの電荷トラップは、ＭＩＯＳメモリデバイスにおけるメカニズムであり（例えば、S. Sze, Physics of Semiconductor Device, Wiley, N. Y., 1981, pp. 504-506を参照することができる）、出願人は、ゲート絶縁物における隔離された点欠陥での電荷トラップを先に開示している（例えば、L. ForbesとJ. Geusic、「Memory using insulator traps」、2000年１０月３１日に発行された米国特許第6,140,181号を参照することができる）。
【００３１】
上述した研究に対して、本発明は、ＭＯＳＦＥＴを逆方向にプログラムして、ゲート絶縁物における第１又は第２のソース／ドレイン領域の近傍の第１又は第２の記憶領域に電荷をトラップすることを開示する。ＭＯＳＦＥＴは、いずれかの方向でプログラムして動作させることで、１ビット／１Ｆ2の記憶密度を有することとなる。ＭＯＳＦＥＴは、第１又は第２のソース／ドレイン領域のいずれかをソース領域として動作させることで、ゲート絶縁物のうち、ソースとして働く第１又は第２のソース／ドレイン領域に隣接する第１又は第２の記憶領域に電荷がトラップされ、これにより、ドレインソース電流が低減することとなる。１ビット／１Ｆ2の記憶密度を有するＭＯＳＦＥＴは、ＤＲＡＭ技術の改変に基くものである。
【００３２】
従来技術のＤＲＡＭ技術は、一般に酸化シリコンをゲート絶縁物として用いている。従来のＤＲＡＭデバイスにおいては、さらに、酸化シリコンゲート絶縁物における電荷トラップを最小にすることを試みる点に力点が置かれている。本発明によれば、種々の絶縁物を使用して、酸化シリコンよりも効率的に電子をトラップする。すなわち、本発明においては、多重ビットメモリセルにおけるゲート絶縁物（湿式の酸化シリコン、窒化シリコン、酸窒化シリコンＳＯＮ、シリコンリッチ酸化物ＳＲＯ、酸化アルミニウムＡｌ2Ｏ3、これらの絶縁体の複合層、例えば酸化物と窒化シリコン又は酸化物と酸化アルミニウム又は酸化物−窒化物−酸化物等）への電荷トラップを用いるものである。酸化シリコンの電荷トラップ効率は低いものとなり得るが、これは窒化シリコン又は酸化シリコンと窒化物との複合層については該当しない。
【００３３】
図３Ａは、本発明に係る１フォトリソグラフィック加工寸法の単位面積（１Ｆ2）当り１ビットの記憶密度を有する縦型ＮＲＯＭ３０１を示す図である。図３Ａに示すように、縦型ＮＲＯＭ３０１は、基板３００から外方に延在する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）３０１を含む。ＭＯＳＦＥＴ３０１は第１のソース／ドレイン領域３０２を有し、該第１のソース／ドレイン領域３０２は、このｎ−チャネルの態様では、ｎ型の不純物がドープされた領域にて層状に形成された高濃度にドープされたｎ−型のドープ領域（ｎ＋）を有する。ＭＯＳＦＥＴ３０１は、同様に構成された第２のソース／ドレイン領域３０６を含む。チャネル領域３０５は、それぞれ第１及び第２のソース／ドレイン領域３０２及び３０６間の縦型のピラー内に位置されている。図３Ａの態様に示すように、ゲート３０９は、チャネル領域３０５に対向する縦型のピラーに沿って設置されるように形成されたゲート絶縁物３０７によってチャネル領域３０５から離間している。図３に示す態様では、ゲート絶縁物３０７は、酸化物−窒化物−酸化物（ＯＮＯ）組成物３０７により形成されたゲート絶縁物を含む。以下に論ずる代替的な態様では、ゲート絶縁物３０７は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、シリコンリッチ酸化物（ＳＲＯ）、及びシリコンリッチ酸化アルミニウム（Ａｌ2Ｏ3）よりなる群から選択されるゲート絶縁物を含む。１つの態様では、ゲート絶縁物３０７は、約１０ナノメータ（ｎｍ）の厚さを有する。他の態様では、ゲート絶縁物３０７は、シリコンリッチの酸化アルミニウムの絶縁物、シリコンのナノ粒子の含有物を有するシリコンリッチの酸化物、シリコン炭化物のナノ粒子の含有物を有する酸化シリコンの絶縁物、及びシリコンオキシカーバイドの絶縁物よりなる群から選択されるゲート絶縁物３０７を含む。さらに他の態様では、ゲート絶縁物３０７は、酸化物−酸化アルミニウム（Ａｌ2Ｏ3）−酸化物複合層、及び酸化物−シリコンオキシカーバイド−酸化物複合層よりなる群から選択される複合層を含むゲート絶縁物３０７を含む。さらに他の態様では、ゲート絶縁物３０７は、シリコン（Ｓｉ）、チタン（Ｔｉ）、及びタンタル（Ｔａ）よりなる群から選択される２以上の材料の非化学量論的単一層又は複合層を含むゲート絶縁物３０７を含む。
【００３４】
図３Ｂは、図３Ａに示した縦型ＮＲＯＭデバイス構造についての電気的な等価回路を示す図である。図３Ｂに示すように、第１の伝送線３０４は、第１のソース／ドレイン領域３０２に結合している。第２の伝送線３１１は、第２のソース／ドレイン領域３０６に結合している。符号３１７として示される円は、ゲート絶縁物３０７内の電荷トラップを示す。すなわち、ゲート絶縁物がＯＮＯ層を含む図３Ａの態様では、トラップ３１７は、ＯＮＯゲート絶縁物３０７の窒化物内に電子を保存することができる場所を示す。
【００３５】
本発明によれば、縦型のＭＯＳＦＥＴは、プログラムされたＭＯＳＦＥＴであり、ゲート絶縁物３０７内の第１の記憶領域３４０及び第２の記憶領域３５０の少なくとも１つにプログラムされた電荷を有する。図３Ａに示す態様では、第１の記憶領域３４０は、第２のソース／ドレイン領域３０６に隣接又は近接し、第２の記憶領域３５０は、第１のソース／ドレイン領域３０２に隣接又は近接している。第１又は第２の記憶領域の明示は、図３Ａの態様における空間的な関係を説明するためのものであり、限定することを意図するものではなく、代替的には、第１のソース／ドレイン領域の隣に第１の記憶領域を設け、第２のソース／ドレイン領域の隣に第２の記憶領域を設けるようにしてもよい。
【００３６】
本発明によれば、以下に一層詳細に説明するように、縦型のＭＯＳＦＥＴ３０１は、第１又は第２の方向で、例えば第１及び第２のモードで動作させることができる。すなわち、縦型のＭＯＳＦＥＴ３０１は、第１のソース／ドレイン領域３０２又は第２のソース／ドレイン領域３０６がソース領域として働くように動作させることができる。当業者であれば、この開示内容を読めば、それぞれ第１又は第２の記憶領域３４０及び３５０に蓄積されたプログラムされた電荷状態を読み出すに際し、低減されたドレインソース電流で縦型のＭＯＳＦＥＴが動作することが理解されよう。
【００３７】
例えば、１つの態様では、動作の第１のモードにおいて、ＭＯＳＦＥＴの第１のソース／ドレイン領域はソース領域として働き、ＭＯＳＦＥＴの第２のソース／ドレイン領域はドレイン領域として働き、さらに、動作の第２のモードにおいて、ＭＯＳＦＥＴの第１のソース／ドレイン領域はドレイン領域として働き、ＭＯＳＦＥＴの第２のソース／ドレイン領域はソース領域として働く。
【００３８】
当業者であれば、この開示内容を読めば、また本発明の教示によれば、１つの態様において、縦型のＭＯＳＦＥＴは、第１の記憶領域３４０及び第２の記憶領域３５０の両者に対して１ビットを書き込む又は記憶させると共に読み出すことができることから、１フォトリソグラフィック加工寸法の単位面積（１Ｆ2）当り１ビットの記憶密度を有することが理解されよう。従って、幾つかの態様では、ＭＯＳＦＥＴは、第１の記憶領域３４０及び第２の記憶領域３５０の両者にプログラムされた電荷を含む。
【００３９】
当業者であれば、この開示内容を読めば、隣り合う第１のソース／ドレイン領域３０２又は第２のソース／ドレイン領域３０６がソース領域として働くようにＭＯＳＦＥＴを動作させる際に、第１の記憶領域３４０及び第２の記憶領域３５０の少なくとも１つにプログラムされた電荷により、高いしきい値電圧が生成することが理解されよう。従って、本発明の１つの態様において、チャネル領域は、第１のソース／ドレイン領域に隣接する第１のしきい値電圧領域（Ｖｔ１）と、第２のソース／ドレイン領域に隣接する第２のしきい値電圧領域（Ｖｔ２）とを有し、これらは、ＭＯＳＦＥＴが動作する方向に応じて、例えば、第１又は第２のソース／ドレイン領域３０２及び３０６のいずれがソース領域として現在働いているかに応じて変動する。
【００４０】
１つの態様では、チャネルにおける第２のしきい値電圧領域（Ｖｔ２）は第１のソース／ドレイン領域に隣接し、チャネルにおける第１のしきい値電圧領域（Ｖｔ１）は第２のソース／ドレイン領域に隣接する。図３Ａの態様に示される第２の記憶領域３５０に電荷が蓄積されている場合、第１のソース／ドレイン領域がソース領域として働くようにＭＯＳＦＥＴが動作する際は、Ｖｔ２はＶｔ１より高いしきい値電圧を有する。
【００４１】
従って、図３Ａ及び図３Ｂは、側壁（１つの態様においてＯＮＯゲート構造を有する）に沿った先の縦型のトランジスタから現在のＮＲＯＭ型デバイスへの変化を示している。デバイスが逆方向にストレスを受ける場合、窒化物層は、第１及び第２の電荷記憶領域として使用される。トランジスタは、指定されて、順方向の導通方向に読み出される。この場合、ソースとして働く第１又は第２のソース／ドレイン領域の近傍の第１又は第２の記憶領域に蓄積された電荷の存在が、順方向の電流の大きな変化として読み出される。図３Ｂの等価回路により示されるこのようなトランジスタは、チャネルのいずれの端部でも電荷を蓄積することができるように、いずれの方向にもストレスをかけ、及び／又はテストすることができる。これは、各トランジスタが、２ビットのデータを記憶し、単位面積当りのビットに関する記憶密度が高いという能力を有することを示している。
【００４２】
図４Ａは、本発明に係るメモリアレイ４００の一部を示す図である。図４Ａのメモリは、本発明によって形成された多数の縦型のピラー、縦型の多重ビットメモリセル、及び／又は縦型のＭＯＳＦＥＴ４０１−１及び４０１−２を例示するものとして示されている。当業者であれば、この開示内容を読めば、多数の縦型のピラーが、基板４０３から外方に延在する行及び列で形成されていることが理解されよう。図４Ａに示すように、多数の縦型のピラー４０１−１及び４０１−２は、多数のトレンチ４３０によって離間されている。本発明によれば、多数の縦型のピラー４０１−１及び４０１−２は、それぞれ第１のソース／ドレイン領域４０２−１及び４０２−２を含むトランジスタとして働く。第１のソース／ドレイン領域４０２−１及び４０２−２は、第１の伝送線４０４に結合している。図４Ａの態様に示すように、第１の伝送線４０４は、縦型のトランジスタ４０１−１及び４０１−２の列の下方に形成された埋め込み第１の伝送線を含む。第２のソース／ドレイン領域４０６−１及び４０６−２は、それぞれ第２の伝送線４１１に結合している。従って、このようなデバイスは、共通のソース線及び共通の金属伝送線としてビット線又はデータ線を有するＤＲＡＭアレイのようなアレイ構造で形成することができる。
【００４３】
図４Ａに示すように、チャネル領域４０５は、第１及び第２のソース／ドレイン領域間に配置されている。ゲート４０７は、縦型のピラー４０１−１及び４０１−２の列に沿うトレンチ４３０内のゲート絶縁物４０７によってチャネル領域から離間している。１つの態様では、本発明によれば、ゲート絶縁物４０７は、湿式酸化によって形成された二酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳＯＮ）、シリコンリッチ酸化物（ＳＲＯ）、及び酸化アルミニウム（Ａｌ2Ｏ3）よりなる群から選択されるゲート絶縁物４０７を含む。他の態様では、本発明によれば、ゲート絶縁物４０７は、シリコンリッチの酸化アルミニウム絶縁物、シリコンのナノ粒子の含有物を有するシリコンリッチの酸化物、シリコン炭化物のナノ粒子の含有物を有する酸化シリコン絶縁物、及びシリコンオキシカーバイド絶縁物よりなる群から選択されるゲート絶縁物４０７を含む。他の態様では、本発明によれば、ゲート絶縁物４０７は複合層４０７を含む。この場合、複合層４０７は、酸化物−酸化アルミニウム（Ａｌ2Ｏ3）−酸化物複合層、及び酸化物−シリコンオキシカーバイド−酸化物複合層よりなる群から選択される複合層４０７を含む。他の態様では、複合層４０７は、シリコン（Ｓｉ）、チタン（Ｔｉ）、及びタンタル（Ｔａ）よりなる群から選択される２以上の材料の非化学量論的単一層又は複合層４０７を含む。他の態様では、本発明によれば、ゲート絶縁物４０７は、酸化物−窒化物−酸化物（ＯＮＯ）ゲート絶縁物４０７を含む。
【００４４】
図４Ｂは、図４Ａに示したメモリアレイの一部の電気的な等価回路４００を示す。図４Ｂに示すように、多数の縦型の多重ビットセル４０１−１、４０１−２、４０１−３、・・・４０１−Ｎが設けられている。それぞれの縦型の多重ビットセル４０１−１、４０１−２、４０１−３、・・・４０１−Ｎは、第１のソース／ドレイン領域４０２と、第２のソース／ドレイン領域４０６と、第１及び第２のソース／ドレイン領域間のチャネル領域４０５と、ゲート絶縁物４０７によってチャネル領域から離間したゲート４０９とを含む。符号４１７として示す第１及び第２の記憶領域は、この明細書で記載するようにゲート絶縁物４０７に存在する。
【００４５】
図４Ｂは、多数の第１及び第２の伝送線、ビット線又はデータ線４０４及び４１１が、それぞれの多重ビットセル４０１−１、４０１−２、４０１−３、・・・４０１−Ｎの第１及び第２のソース／ドレイン領域４０２及び４０６にそれぞれ結合していることをさらに示している。１つの態様では、図４Ｂに示すように、多数の第１及び第２の伝送線、ビット線又はデータ線４０４及び４１１は、メモリアレイの列に沿ってそれぞれ第１及び第２のソース／ドレイン領域４０２及び４０６に結合している。図４Ｂにおいて、ワード線４１３−１、４１３−２、４１３−３、・・・４１３−Ｎのような多数のワード線は、メモリアレイの行に沿ってそれぞれの多重ビットセルのゲート４０９に結合している。
【００４６】
図４Ｂの電気的な等価回路は、アレイにおける電気的接続を示すものである。多数の第１及び第２の伝送線、ビット線又はデータ線４０４及び４１１は、トランジスタが動作する方向に応じていずれの線も接地することができるという点で、実質的な接地を構成する。トランジスタは、１つの線を接地し、さらにゲート電圧及びドレイン電圧が印加されることでストレスがかけられる。この状態を読み出すために、ドレイン及び接地を入れ替え、トランジスタの伝導性を決定する。切り換えによって、デバイスは反対方向にストレスがかけられ、読み出すことができる。
【００４７】
例えば、１つの態様では、第１の書き込みモード、例えば第１の方向におけるプログラミングは、１以上の縦型のＭＯＳＦＥＴのゲート絶縁物へのホットエレクトロンの注入を行い、第２のソース／ドレイン領域に隣接するゲート絶縁物内の第１の記憶領域に電荷をトラップする。この例では、データ線４１１は高い電圧ＶＤＤにより駆動され、他のデータ線４０４は接地電位に保持される。セルに関連したワード線、例えば４１３−１、４１３−２、４１３−３、・・・４１３−Ｎを使用して、多重ビットセル４０１−１、４０１−２、４０１−３、・・・４０１−Ｎが指定された場合、ホットエレクトロン注入が起こり、第２のソース／ドレイン領域４０６に隣接するゲート絶縁物４０７内における４１７内の第１の記憶領域に電荷がトラップされる。その後、多重ビットセル４０１−１、４０１−２、４０１−３、・・・４０１−Ｎを第１の方向で読み出す場合には、データ線４０４がＶＤＤの部分電圧に予備充電され、データ線４１１が接地とされて、セルに関連するワード線、例えば４１３−１、４１３−２、４１３−３、・・・４１３−Ｎを使用してセルが指定される。今、多重ビットセル４０１−１、４０１−２、４０１−３、・・・４０１−Ｎは、第１のソース／ドレイン領域４０２に隣接する第１のしきい値電圧領域（Ｖｔ１）及び第２のソース／ドレイン領域４０６に隣接する第２のしきい値電圧領域（Ｖｔ２）を有する。ここで、Ｖｔ２はＶｔ１より大きく、多重ビットセル４０１−１、４０１−２、４０１−３、・・・４０１−Ｎは、第２のソース／ドレイン領域４０６に隣接するゲート絶縁物４０７における４１７内の第１の記憶領域にトラップされた蓄積電荷によって低減されたドレインソース電流で動作する。
【００４８】
逆に、多重ビットセル４０１−１、４０１−２、４０１−３、・・・４０１−Ｎは、前記したものとは逆の動作を行うことにより、第２の方向でプログラム、又は書き込み及び読み出しを行うことができる。すなわち、第２の方向でプログラムする場合は、縦型の多重ビットセルの第１のソース／ドレイン領域４０２に高い電圧（ＶＤＤ）を印加し、第２のソース／ドレイン領域４０６を接地し、縦型の多重ビットセルの第１及び第２のソース／ドレイン領域間でチャネル導通を形成するために、ゲートにゲート電位を印加する。当業者であれば、この開示内容を読めば、第２の方向でのプログラミングは、１以上の縦型の多重ビットセルのゲート絶縁物を通じて第２の記憶領域へのホットエレクトロンの注入を含むことが理解されよう。これは、第１のソース／ドレイン領域に隣接するゲート絶縁物内の第２の記憶領域に電荷をトラップすることが含まれる。これにより、多重ビットセルを第２の方向で読み出す際に、多重ビットセルは第１のソース／ドレイン領域４０２に隣接する第１のしきい値電圧領域（Ｖｔ１）及び第２のソース／ドレイン領域４０６に隣接する第２のしきい値電圧領域（Ｖｔ２）を有することとなる。ここで、Ｖｔ１はＶｔ２より大きく、第１のソース／ドレイン領域４０２をソース領域として動作させる場合、低減されたドレインソース電流でＭＯＳＦＥＴが動作する。
【００４９】
このような方法で、チャネル４０５のいずれかの端部に電荷を蓄積することができる。当業者であれば、本発明により、２つの異なる蓄積状態の間に干渉がないことが理解されよう。それは、ドレインの近傍に蓄積された電荷は、トランジスタが飽和領域で動作する場合、トランジスタの伝導性には殆ど影響を有さないからである。デバイスは、大きな負の電圧をゲートに印加し、正の電圧を第１及び／又は第２のソース／ドレイン領域に印加することにより、消去することができる。同じ位置におけるゲートバイアスと第１又は第２のソース／ドレインバイアスとを印加することで、その位置のトランジスタを消去することができるが、ゲートバイアス単独又は第１及び／又は第２のソース／ドレイン領域バイアス単独では、アレイにおける他のトランジスタの電荷蓄積状態を妨害又は消去するには十分ではない。これは、各トランジスタが、２ビットのデータを記憶し、単位面積当りのビットに関する記憶密度が高いという能力を有することを示している。
【００５０】
従って、多重ビットセル４０１−１、４０１−２、４０１−３、・・・４０１−Ｎが指定されると、参照セル又はダミーセルにより測定するかあるいは対比して、センスアンプ６１０を使用して検出することで、ソース領域として働く第１又は第２のソース／ドレイン領域に隣接する第１又は第２の記憶領域に保存された電荷の有無により、その導電性を決定することができる。ＤＲＡＭセンスアンプの動作は、例えば、全てマイクロン・テクノロジー・インコ（Micron Technology Inc.）の名義である米国特許第5,627,785号、5,280,205号、及び5,042,011号に記載されており、参考によりこの明細書に組み入れる。従って、ＤＲＡＭにおいて使用されている従来の様式でアレイにアドレスを割り当てて読み出すことができるが、新規な方法で多重ビットセルとしてプログラムするものである。
【００５１】
現場で使用する前に、製造及びテストの際に、書き込み及び消去可能な特徴を使用して、全てのセル又はデバイスにおける導電性を近似又は合致するように、最初にプログラムすることができる。同様に、参照セル又はダミーセルにおけるトランジスタは、同一の導電準位となるように全て最初にプログラムすることができる。本発明によれば、センスアンプは、書き込み動作の際のデバイス特性の変化により誘発されたストレスによるセル又はデバイスの特性における小さな差を検出することができる。
【００５２】
１つの態様では、第２のソース／ドレイン領域に隣接したゲート絶縁物に電荷をトラップすることは、多重ビットセルを第１の方向で読み出す場合、Ｖｔ２における通常のしきい値電圧を約０．５ボルト増加させることを含む。１つの態様では、第１及び第２の方向で１以上のＭＯＳＦＥＴを読み出すことは、センスアンプを使用して合成されたドレイン電流の変化を検出することを含む。第１の方向で読み出す場合、第２のソース／ドレイン領域４０６に隣接する第１の記憶領域にトラップされた電荷がなければ、多重ビットセルは、約１０ｎｓに渡ってアドレス（指定）されると、約１２．５μＡの合成されたドレイン電流の変化を示す。
【００５３】
１つの態様では、第１のソース／ドレイン領域４０２に隣接したゲート絶縁物に電荷をトラップすることは、ＭＯＳＦＥＴを第１の方向で読み出す場合、Ｖｔ１における通常のしきい値電圧を約０．５ボルト増加させることを含む。１つの態様では、第１及び第２の方向で１以上のＭＯＳＦＥＴを読み出すことは、センスアンプを使用して合成されたドレイン電流の変化を検出することを含む。第２の方向で読み出す場合、第１のソース／ドレイン領域に隣接する第２の記憶領域にトラップされた電荷がなければ、多重ビットセルは、約１０ｎｓに渡ってアドレスされた場合、約１２．５μＡの合成されたドレイン電流の変化を示す。
【００５４】
当業者であれば、この開示内容を読めば、このような多重状態セルのアレイは、ＤＲＡＭ技術の改良によって簡便に実現されることが理解されよう。本発明によれば、多重状態セルのゲート絶縁物は、湿式酸化によって形成されたＳｉＯ2、ＳＯＮ酸窒化シリコン、ＳＲＯシリコンリッチ酸化物、及びＡｌ2Ｏ3酸化アルミニウムの厚い層、複合層、並びにトラップを有する埋め込み酸化物よりなる群から選択されるゲート絶縁物を含む（L. ForbesとJ. Geusic、「Memory using insulator traps」、2000年１０月３１日に発行された米国特許第6,140,181号）。アドレスデコード及びセンスアンプに関する従来のトランジスタは、シリコン酸化物の通常の薄いゲート絶縁物を用いて、この工程の後に、作製することができる。
【００５５】
図５Ａ〜Ｂ及び図６は、本発明に係る縦型ｎ多重ビットセルの導電性を変調するゲート絶縁物での電荷蓄積を説明するのに有用なものである。すなわち、図５Ａ〜５Ｂは、本発明により形成される新規な縦型の多重ビットセル５０１の動作を示すものである。そして、図６は、従来のＤＲＡＭセル６０１の動作を示すものである。図５Ａに示すように、ゲート絶縁物５０２は、従来のＤＲＡＭセルより厚くされており、例えば５０２は、１０ｎｍ又は１００オングストローム（１０-6ｃｍ）と同じかそれ以上である。図５Ａに示す態様では、縦型の多重ビットセルは、０．１μｍ（１０-5ｃｍ）×０．１μｍの寸法を有するものとして示されている。誘電率εｉ（ここでは０．３×１０-12Ｆ／ｃｍとして与えられる）と、絶縁層の厚さｔ（ここでは１０-6ｃｍとして与えられる）に依存する構造体のキャパシタンスＣｉは、Ｃｉ＝εｉ／ｔファラッド／ｃｍ2すなわち３×１０-7Ｆ／ｃｍ2となる。１つの態様では、１０12電子／ｃｍ2の電荷が、縦型の多重ビットセルのゲート絶縁物内の第１又は第２の記憶領域にプログラムされる。これにより、蓄積される電荷ΔＱ＝１０12電子／ｃｍ2×１．６×１０-19クーロンが与えられる。この態様では、この結果としての縦型の多重ビットセルのしきい値電圧の変化（ΔＶｔ）は、約０．５ボルト（ΔＶｔ＝ΔＱ／Ｃｉすなわち１．６×１０-7／３×１０-7＝１／２ボルト）となろう。実際、プログラムされた縦型の多重ビットセル、すなわち、改変されたＭＯＳＦＥＴは、プログラムされたＭＯＳＦＥＴであり、これは、ソース領域として働く第１又は第２のソース／ドレイン領域に隣接するゲート絶縁物にトラップされる電荷を有し、これにより、チャネル領域は、第１のしきい値電圧領域（Ｖｔ１）及び第２のしきい値電圧領域（Ｖｔ２）を有することとなる。ここで、Ｖｔ２はＶｔ１より大きく、Ｖｔ２は、ソース領域として働く第１又は第２のソース／ドレイン領域に隣接する。これにより、プログラムされたＭＯＳＦＥＴは、低減されたドレインソース電流で動作することとなる。上述した寸法におけるΔＱ＝１０12電子／ｃｍ2については、本発明のこの態様は、多重ビットセルが動作する方向に応じて、第１又は第２のソース／ドレイン領域に隣接する縦型の多重ビットセルのゲート絶縁物内に約１００電子の電荷をトラップすることを伴うものである。
【００５６】
図５Ｂは、本発明の新規な縦型の多重ビットセルの導電特性をさらに説明する一助となるものである。当業者であれば、この開示内容を読めば、縦型の多重ビットセルが１．０ボルト（Ｖ）のゲート電圧で駆動する場合であって、ゲート絶縁物がチャージされていない公称しきい値電圧が１／２Ｖである場合、ソース領域として働く第１又は第２のソース／ドレイン領域に隣接するゲート絶縁物ににおける記憶領域がチャージされていると、本発明のトランジスタはオフであり、導通しないことが理解されよう。すなわち、０．１μｍ（１０-5ｃｍ）×０．１μｍの寸法を有する縦型の多重ビットセルのゲート絶縁物内に約１００電子の電荷をトラップすることにより、縦型の多重ビットセルのしきい値電圧は１．０ボルトに上昇し、１．０ボルトのゲート電位は、デバイスをオンにするには十分ではなく、例えば、Ｖｔ＝１．０Ｖ、Ｉ＝０となる。
【００５７】
反対に、ゲート絶縁物がチャージされていない公称しきい値電圧が１／２Ｖである場合、μＣOX＝μＣｉ＝１００μＡ／Ｖ2及びＷ／Ｌ＝１により、Ｉ＝μＣOX×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔ）2／２）、すなわち、１２．５μＡとなる。つまり、上述した寸法を有する本発明の縦型の多重ビットセルは、ソースとして働く第１又は第２のソース／ドレイン領域に隣接するゲート絶縁物内の電荷記憶領域がチャージされていない場合、Ｉ＝１００μＡ／Ｖ2×（１／４）×（１／２）の電流を発生する。従って、本発明では、ソースとして働く第１又は第２のソース／ドレイン領域に隣接するゲート絶縁物において、書き込みしていない、又はプログラムしていない記憶領域については、１２．５μＡ程度の電流を流すことができ、ドレインとして働く第１又は第２のソース／ドレイン領域に隣接するゲート絶縁物の他の記憶領域に蓄積された電荷は、前記導通に対して影響を与えない。ソースとして働く第１又は第２のソース／ドレイン領域に隣接するゲート絶縁物内の特定の記憶領域がチャージされている場合は、縦型の多重ビットセルは導通しないであろう。当業者であれば、この開示内容を読めば、上述したように、ＤＲＡＭアレイで使用されるセンスアンプにより、ビット線上のこのような電流の差を容易に検出することができることが理解されよう。
【００５８】
比較として、５０フェムトクーロン（ｆＣ）にチャージした３０フェムトファラッド（ｆＦ）の蓄積容量を有する従来のＤＲＡＭにおいて、５ｎＳにわたって読み込んだ場合、ビット線上の平均電流は１０μＡのみである。これを図６に関連して説明する。図６に示すように、蓄積容量上に５０ｆＣの電荷を蓄積することは、３００，０００電子を蓄積することと同等である。
【００５９】
本発明によれば、アレイ内のトランジスタは、単にＤＲＡＭアレイにおける切り換え装置としてパッシブなオン／オフスイッチとして利用されるものではなく、ゲインを与えるアクティブなデバイスとして利用されるものである。本発明において、トランジスタに「オフ」をプログラムするには、ソースとして働く第１又は第２のソース／ドレイン領域に隣接するゲート絶縁物内の記憶領域に蓄積される電荷（面積が０．１μｍ×０．１μｍである場合、約１００電子）が必要となるのみである。逆に、縦型の多重ビットセルの特定の記憶領域がプログラムされておらず、例えばそこに蓄積電荷がトラップされていなく、トランジスタが１０ｎＳにわたって指定された場合は、１２．５μＡの電流が与えられる。そして、合成されたドレイン電流は１２５ｆＣ、すなわち、８００，０００電子の電荷を有する。これは、約３００，０００電子に過ぎない５０ｆＣのＤＲＡＭキャパシタ上の電荷と比較される。従って、アレイにおけるトランジスタを単なるスイッチとしてより寧ろゲインを有するアクティブなデバイスとして使用することにより、１０ｎＳの読み出しアドレス期間にわたって、ゲート絶縁物に蓄積された電荷を１００電子から８００，０００電子に増幅することができる。
【００６０】
移動度の劣化に依存するメモリデバイスの保持力は、半永久的に長持ちすること並びに蓄積電荷がゼロ又は正のゲートバイアスによって減衰し得ないことを最大の目的としている。設計において、ＳＯＮ及び／又はＳＲＯ絶縁物を用いた容易なプログラミングは、結果的に保持時間が短くなるという点を考慮すべきであろう。
【００６１】
図７に、本発明に係るメモリデバイスを示す。メモリデバイス７４０は、メモリアレイ７４２、行及び列デコーダ７４４、７４８、並びにセンスアンプ回路７４６を有する。メモリアレイ７４２は、本発明によって形成された複数の縦型の多重ビットセル９００よりなり、そのワード線７８０及びビット線７６０は、それぞれ行及び列に共通に配置されている。メモリアレイ７４２のビット線７６０は、センスアンプ回路７４６に接続される一方、そのワード線７８０は、行デコーダ７４４に接続されている。アドレス及び制御信号は、アドレス／制御線７６１を通じてメモリデバイス７４０に入力され、列デコーダ７４８、センスアンプ回路７４６、及び行デコーダ７４４に接続され、特に、メモリアレイ７４２に対する読み出し及び書き込みのアクセスを行うために使用される。
【００６２】
列デコーダ７４８は、列選択線７６２上の制御及び列選択信号を介してセンスアンプ回路７４６に接続される。センスアンプ回路７４６は、メモリアレイ７４２に向けられた入力データを受け取り、メモリアレイ７４２から読み出されたデータを入力／出力（Ｉ／Ｏ）データ線７６３を通じて出力する。アレイの行を特定する各々のビット線７６０に対する当該ワード線に対応する全てのメモリセルと結合するワード線７８０をアクティブにすることにより（行デコーダ７４４を介して）、メモリアレイ７４２のセルからデータが読み出される。１以上のビット線７６０もアクティブとされる。特定のワード線７８０及びビット線７６０がアクティブになると、ビット線列に接続されたセンスアンプ回路７４６は、特定の縦型の多重ビットセルを介して感知された導通を検出して増幅する。この場合、読み出し動作においては、特定のセルのソース領域が、接地されたアレイプレート（図示せず）に結合され、アクティブとされたビット線７６０と参照線（アクティブされていないビット線）との間の電位差を測定することによりビット線７６０について読み出しが行われる。メモリデバイスセンスアンプの動作は、例えば、全てマイクロン・テクノロジー・インコ（Micron Technology Inc.）の名義である米国特許第5,627,785号、5,280,205号、及び5,042,011号に記載されており、参考によりこの明細書に組み入れる。
【００６３】
図８は、本発明により構成された縦型の多重ビットメモリセル８１２を使用した電気的なシステム又はプロセッサベースのシステム８００のブロック図である。すなわち、縦型の多重ビットメモリセル８１２は、図２〜４に関連して詳細に説明し記載したように、改良されたＤＲＡＭセルを使用するものである。プロセッサベースのシステム８００は、コンピュータシステム、プロセス制御システム、又はプロセッサ及びそれに付加して設けられたメモリを用いる他のシステムである。システム８００は、バス８２０を介して縦型の多重ビットメモリ８１２及びＩ／Ｏデバイス８０８とを通信する中央処理装置（ＣＰＵ）８０２（例えばマイクロプロセッサ）を含む。バス８２０は、一連のバスとすることができ、プロセッサベースのシステムにおいて共通に使用されて橋渡しを行うものであるが、簡便性の目的のためにのみ、バス８２０を単一のバスとして示した。第２のＩ／Ｏデバイス８１０が示されているが、この発明を実施するためには必ずしも必要なものではない。プロセッサベースのシステム８００は、リード・オンリー・メモリ（ＲＯＭ）８１４も含むことができ、フロッピーディスクドライブ８０４やコンパクトディスク（ＣＤ）ＲＯＭドライブ８０６のような周辺デバイスも含めることができるが、これらも当該技術分野で周知のように、バス８２０を介してＣＰＵ８０２に接続されている。
【００６４】
当業者であれば、付加的な回路機構及び制御信号を好ましく設けることができ、この発明に焦点を絞って説明できるようにメモリデバイス８００が単純化されていることを理解するであろう。ＮＲＯＭ８１２における少なくとも１つの縦型の多重ビットセルは、第１のソース／ドレイン領域又はソース領域に近接するゲート絶縁物にトラップされる電荷を有するプログラムされたＭＯＳＦＥＴを含む。これにより、チャネル領域は、第１のしきい値電圧領域（Ｖｔ１）及び第２のしきい値電圧領域（Ｖｔ２）を有する。この場合、Ｖｔ２はＶｔ１より大きく、Ｖｔ２はソース領域に隣接する。これにより、プログラムされたＭＯＳＦＥＴは低減されたドレインソース電流で動作することとなる。
【００６５】
図８に示す実施の形態は、本発明の新規なメモリセルが使用された電子システム回路に関する例であることが理解されよう。図８に示すシステム８００は、本発明の構造及び回路についての１つのアプリケーションの一般的な理解を提供することを意図するものであり、新規なメモリセル構造を使用した電子システムの全ての要素及び全ての特徴を完全に記述することを意図するものではない。さらに、この発明は、本発明の新規なメモリセルを使用したメモリデバイス８００のあらゆる大きさ及び種類に均等に適用可能であり、上述したものに限定されることを意図するものではない。当業者であれば、この種の電子システムは、プロセッサとメモリデバイスとの間の通信時間を低減するために、単一のパッケージの処理装置、あるいは単一の半導体チップ上でも作製することができることを理解するであろう。
【００６６】
上述にて説明したような本発明の新規なメモリセルを有するアプリケーションとしては、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション専用モジュールで使用するための電子システムが包含され、多層、マルチチップモジュールが包含される。さらに、この種の回路は、時計、テレビ、携帯電話、パソコン、自動車、工業用制御システム、航空機等のような種々の電子システムのサブコンポーネントとすることができる。
【図面の簡単な説明】
【００６７】
【図１】図１Ａは、従来技術に係る基板内の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を示す構成図であり、図１Ｂは、順方向で動作する図１ＡのＭＯＳＦＥＴを示すものであって、漸次の使用によりドレイン領域の近傍のゲート酸化物にトラップされた電子によるデバイスの劣化を示す構成図であり、図１Ｃは、ゲート及びソース領域の間で設定された電圧電位（ＶＧＳ）に対する従来のＭＯＳＦＥＴのドレイン領域でとった電流信号（Ｉｄｓ）の平方根を示すグラフである。
【図２】図２Ａは、本発明に係る多重ビットセルとして使用することのできるプログラムされたＭＯＳＦＥＴの図であり、図２Ｂは、本発明の多重ビットセルのＭＯＳＦＥＴをプログラムして本発明の実施の形態を達成することのできる方法を説明するのに適切な図であり、図２Ｃは、ドレイン領域及びソース領域の間で設定された電圧電位又はドレイン電圧（ＶＤＳ）に対するドレイン領域で検出された電流信号（Ｉｄｓ）（Ｉｄｓ対ＶＤＳ）をプロットしたグラフである。
【図３】図３Ａは、本発明に係る１フォトリソグラフィック加工寸法の単位面積（１Ｆ2）当り１ビットの記憶密度を有する縦型ＮＲＯＭ３０１を示す図であり、図３Ｂは、図３Ａに示した縦型ＮＲＯＭデバイス構造についての電気的な等価回路を示す図である。
【図４Ａ】本発明に係るメモリアレイ４００の一部を示す図である。
【図４Ｂ】図４Ａに示したメモリアレイの一部の電気的な等価回路４００を示す図である。
【図５】図５Ａ及び５Ｂは、本発明の教示に従って形成された新規な縦型の多重ビットセルの動作を示す図である。
【図６】従来のＤＲＡＭセルの動作を示す図である。
【図７】本発明に係るメモリデバイスを示す図である。
【図８】本発明に従って構成された縦型の多重ビットセルを利用する電子システム又はプロセッサベースのシステムを示すブロック図である。
【図１】
2005531142.tif 000003
【図２】
2005531142.tif 000004
【図３】
2005531142.tif 000005
【図４Ａ】
2005531142.tif 000006
【図４Ｂ】
2005531142.tif 000007
【図５】
2005531142.tif 000008
【図６】
2005531142.tif 000009
【図７】
2005531142.tif 000010
【図８】
2005531142.tif 000011
【国際調査報告】
2005531142.tif 000012
2005531142.tif 000013
2005531142.tif 000014