(57)【要約】メモリセル内の過剰消去されたビットを回復する方法（図１）。この方法では、基準電流の対（Ｉ11H，Ｉ11L）が内部的に生成され（３０１）、メモリセルの消去された状態（「１１」）に対応する電流窓を規定する。第１の基準電流は電流窓（１２）の最高の電流を規定し、第２の基準電流は電流窓の最低の電流を規定する。次に、第１の基準電流より大きい伝導電流に対応する電荷の量をそのフローティングゲートに読出動作中に有することにより、どのメモリセルが過剰消去された状態（１３）であるかが決定される（３０２）。次に、過剰消去されたセルは、セルが消去された状態になるまでプログラムされる（３０３；図８）。
2005538484.tif 000002
【特許請求の範囲】
【請求項１】
消去動作に続いてメモリ装置内の過剰消去されたビットを回復する方法であって、
前記メモリ装置内で第１の基準電流を生成するステップを含み、前記第１の基準電流はメモリセルが消去された状態である状態を規定する第１の基準レベルに対応する電流窓の最高の電流を規定し、前記方法はさらに、
複数のメモリセルから、前記第１の基準電流よりも大きい伝導電流に対応する電荷の量をそのフローティングゲートに有するメモリセルの第１のグループを決定するステップを含み、前記メモリセルの第１のグループは過剰消去された状態であり、前記方法はさらに、
前記伝導電流が前記第１の基準電流より小さくなるまで複数のプログラミングパルスを前記メモリセルの第１のグループの各々に印加して前記セルの前記フローティングゲートに或る電荷の量を配置し、前記メモリセルの第１のグループの各々が過剰消去された状態から消去された状態にプログラムされるようにするステップを含む、方法。
【請求項２】
特定されたメモリセルに複数のベリファイパルスを印加するステップを含み、前記ベリファイパルスの各々の１つは前記プログラミングパルスの各々の１つの後に交互に印加される、請求項１に記載の方法。
【請求項３】
前記プログラミングパルスは電圧が徐々に増加して、安定した速度で前記フローティングゲートの前記電荷の量を増加させる、請求項１に記載の方法。
【請求項４】
前記メモリ装置内で第２の基準電流を生成するステップをさらに含み、前記第２の基準電流は、メモリセルが前記消去された状態である前記状態を規定する前記第１の基準レベルに対応する電流窓の最低の電流を規定する、請求項１に記載の方法。
【請求項５】
前記メモリセルはセル当り２つの記憶状態を有する、請求項１に記載の方法。
【請求項６】
前記メモリセルはセル当り４つの記憶状態を有する、請求項１に記載の方法。
【請求項７】
前記メモリセルはマルチレベルメモリセルである、請求項１に記載の方法。
【請求項８】
前記第１のグループを決定するステップは、前記複数のメモリセルを読出しかつ各メモリセルの読出の伝導電流を前記第１の基準電流と比較するステップを含む、請求項１に記載の方法。
【請求項９】
消去動作に続いてメモリ装置内の過剰消去されたビットを回復するための装置であって、
前記メモリ装置内で第１の基準電流を生成するための手段を含み、前記第１の基準電流は、メモリが消去された状態である状態を規定する第１の基準レベルに対応する第１の基準の窓に対応する電流窓の最高の電流を規定し、前記装置はさらに、
複数のメモリセルを読出して、前記第１の基準電流よりも大きい伝導電流に対応する電荷の量をそのフローティングゲートに有するメモリセルの第１のグループを決定するための手段を含み、前記メモリセルの第１のグループは過剰消去された状態であり、前記装置はさらに、
前記伝導電流が前記第１の基準電流より小さくなるまで複数のプログラミングパルスを前記メモリセルの第１のグループの各々に印加して前記セルの前記フローティングゲートに或る電荷の量を配置し、前記メモリセルの第１のグループの各々が過剰消去された状態から消去された状態にプログラミングされるようにするための手段を含む、装置。
【請求項１０】
複数のベリファイパルスを前記メモリセルの第１のグループの各々に印加して前記セルの各々が依然として過剰消去された状態であるかを決定するための手段をさらに含み、前記ベリファイパルスの各々の１つは、前記プログラミングパルスの各々の１つの後に交互に印加される、請求項９に記載の装置。
【請求項１１】
前記メモリ装置内で第２の基準電流を生成するための手段をさらに含み、前記第２の基準電流は、メモリセルが前記消去された状態である前記状態を規定する前記第１の基準レベルに対応する電流窓の最低の電流を規定する、請求項１０に記載の装置。
【請求項１２】
プログラミングパルスを印加するための前記手段は、前記プログラミングパルスの電圧を徐々に増加して、安定した速度で前記メモリセルの第１のグループの前記フローティングゲートの前記電荷の量を増加させるための手段を含む、請求項９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリ装置に関し、特にメモリ装置の過剰消去されたビットを回復する方法に関する。
【背景技術】
【０００２】
従来のセル当り１つのビットのメモリ装置では、メモリセルは、オン状態またはオフ状態の２つの情報の記憶状態のうちの１つの状態である。オンまたはオフのこの組合せは１ビットの情報を規定する。２レベルのメモリでは、読出動作中にセルはしきい値電圧Ｖｔの２つの異なる値のみを有することができるため、アドレス指定されたトランジスタが導電性であるかを検知することのみが必要である。これは一般的には、ドレインからソースへおよびゲートからソースへの所定の電圧でバイアスされたメモリトランジスタを通って流れる電圧を、電流モード検知を通じて、または電流から電圧への変換の後に電圧モード検知を通じて、同じバイアス条件下の基準トランジスタのそれと比較することによって行なわれる。
【０００３】
典型的なセル当り１ビットのフラッシュメモリセルのプログラミングでは、高電位（たとえば、約９〜１２ボルト）がセルの制御ゲートに印加され、ソース端子は接地され、ドレイン端子は約５ボルトの電圧に接続される。この動作は、制御ゲートを接続するワード線にパルスを選択的に印加し、ドレインを接続するビット線にバイアスをかけることによってアレイで行なうことができる。これは、当該技術分野では、一般的にフラッシュメモリセルをプログラミングするホットエレクトロン注入法として知られる。ホットエレクトロン注入は、フローティングゲート内の電荷を動かすために使用され、フローティングゲートトランジスタのしきい値電圧を変化させる。高電圧を制御ゲートに配置することにより、これはチャネル内を流れる電子を生成し、一部のホットエレクトロンがフローティングゲートに注入され、フローティングゲートの電位をより負に変化させる。したがって、注入は飽和させる傾向があり、フローティングゲートトランジスタのしきい値電圧は同じ傾向をたどる。メモリセルトランジスタの状態は、その制御ゲートに動作電圧（たとえば、約４〜６ボルト）を配置し、かつドレインに０．５〜１ボルトを配置することにより、読出または検知され、ソースとドレインとの間を流れる電流のレベルを検出して、セルがどの記憶状態であるかを決定する。
【０００４】
マルチレベルメモリ装置に対するプログラミングおよび検知の方法はより複雑であり、典型的には２n−１個の電圧基準を必要とし、ｎはセルに記憶されるビットの数である。図９を参照すると、３つの電圧基準を有する４つのメモリのレベルに対応するセル当り２ビットを有する先行技術のマルチレベルメモリ装置の例が示される。第１のメモリのレベル１２１は、２進数１１によって表現され、メモリセルが電荷を有さない状態である。メモリセルが十分に充電されているメモリのレベル１２４は、２進数００によって表現される。（「電荷がない」および「十分に充電された」という言葉がここで使用され、この説明全体にわたって使用され、これらは説明のためであり、制限の意図はない。たとえば、（１１）の状態はわずかな電荷の量を有することがあり、（００）の状態は絶対的な最大電荷の量より少ない電荷の量を有し得る。）充電されない状態（１１）１２１と十分に充電された状態（００）１２４との間には、第１の中間レベル１２２があり、これは２進数１０によって表現され、メモリセルは少電荷の量を有し、第２の中間レベル１２３は、２進数０１によって表現され、メモリセルは１０の状態より多い電荷を有するが、十分に充電されていない。メモリセルの記憶状態の各々の間に示されるしきい値電圧（Ｖｔ）は、メモリセルの状態間の遷移に必要なしきい値電圧を表現する。上述のように、４つのメモリのレベルを有する２ビットのセルでは、３つの電圧基準１１１、１１２、１１３がある
。たとえば、２．５ボルトのしきい値電圧では、記憶状態は基準レベル１１１にあり、セルの状態は１１の状態から１０の状態へと遷移する。しきい値電圧Ｖｔ＝３．５ボルトでは、メモリセルは基準レベル１１２にあり、セルの状態は１０の状態から０１の状態へと遷移する。Ｖｔ＝４．５ボルトのしきい値電圧では、メモリセルは基準レベル１１３にあり、セルの状態は０１の状態から００の状態へと遷移する。図９に示されるしきい値電圧の値は例示的なものにすぎず、Ｖｔの実際の値はメモリセルの構造に応じて異なる。
【０００５】
マルチレベル不揮発性メモリセルを実現する際の主な困難の１つは、正確にセルをプログラムできること、すなわち、セルトランジスタのフローティングゲートにしきい値電圧のターゲット値を得るために必要な電荷の量を配置することである。正確な電荷の配置の問題に対処するために先行技術で使用される通常の方法は、セルごとのプログラムおよびベリファイの方法を使用することによるものである。プログラムおよびベリファイの方法では、プログラミング動作はいくつかの部分的なステップに分けられ、セルは各ステップの後に検出され、ターゲットのしきい値電圧が実現されているかが決定され、これが当てはまらない場合はプログラミングが続けられる。プログラミング中に各セルは独立して制御されるため、この技術により同時にバイト全体またはいくつかのバイトのプログラミングが可能となる。この手順により、ターゲットＶｔが確実に達成され、有限のプログラミングのステップの使用に固有の量子化によって正確さが可能となる。しかしながら、このプロセスは非常に長く、オンチップ論理回路によって制御しなければならない。
【０００６】
典型的なプログラムおよびベリファイの技術が図１０に示される。図１０に示されるように、メモリセルのプログラミングは、プログラミングおよびベリファイの電圧パルスの交互のシーケンスによって実現される。各プログラミングパルスの電圧１３０は、所望のターゲット電圧が達成されるまで、時間１３２に関して徐々に増加する。ベリファイパルスの電圧レベルは、プログラミングプロセスにわたって一定である。たとえば、図示のように、第１のベリファイパルス１５１の後、第１のプログラミングパルス１４１が実現され、次にベリファイパルス１５２が続く。徐々に増加した電位の次のプログラミングパルス１４２が印加され、ベリファイパルス１５３が続き、以前のプログラミングステップから電圧が増加された第３のプログラミングパルス１４３が続き、次のベリファイパルス１５４が続く等であり、最後のプログラミングパルス１４７が印加されてセルは所望の記憶状態のしきい値電圧に到達することができる。図１０からわかるように、グラフの形状は階段に似ており、このプログラミング方法は、一般的には当該技術分野で階段ゲート電圧傾斜プログラミングとして知られる。この階段方法は、たとえば、米国特許第５，０４３，９４０号、第５，２６８，８７０号、第５，２９３，５６０号および第５，４３４，８２５号を含む多くの特許で説明されている。
【０００７】
フラッシュメモリセルの電気的な消去は、メモリアレイのセクション全体に適用されるグローバルな動作である。各セクターは、それ自身の内部ソース線、およびこの線を切換えるために使用されるそれ自身の回路を有する。消去を行なうため、セルのソースとフローティングゲートとの間に高電界が設けられ、ファウラー−ノルドハイム（Fowler-Nordheim）のトンネルによりフローティングゲートから負の電荷の抽出が行なわれる。典型的には、消去動作は、−１０Ｖなどの大きな負の電圧をフローティングゲートに配置し、かつ６Ｖなどの正の電圧をソースに配置することによって実現される。
【０００８】
図１１は、マルチレベルメモリ装置に理想的なしきい値電圧の分布を示す。各メモリのレベルに対するＶｔの分布は、典型的なベル型の曲線であり、最も多くのセルがセルの分布曲線の中心のターゲットＶｔにあり、電圧が両側でターゲットＶｔから離れるにつれセルの数は減少する。状態１０、０１および００に対するセルの分布曲線１７２、１７３、１７４は、互いに類似であり、１１の状態に対する曲線１７１よりも狭い。これは、１１の状態に対する曲線１７１が消去機構によって作られるからであり、１１の状態は消去さ
れた状態であり、他の状態１０、０１、００はプログラミングアルゴリズムによって作られるためである。このＶｔの分布は、１つの消去された状態および１つのみのプログラミング状態がある点を除いて、単一ビットのメモリ装置でも類似である。
【０００９】
フラッシュメモリセルを消去する際の問題の１つは、セルの電流分布が一貫していないという事実である。酸化物の厚みの変動、ウェハの中心に関するダイの場所、およびそのような他の要因のため、すべてのメモリセルが同じしきい値電圧で消去されるわけではない。したがって、一部のメモリセルは他のものより早く消去され、より素早く消去された状態になるメモリセルは過剰消去され得る。これは、フラッシュメモリの消去メカニズムがそれ自身によって停止されないからであり、消去電圧がメモリセルに印加されている限り、電子は連続してフローティングゲートから除去され、消去パルスが正しいときに停止されないからである。消去動作は、消去されているセクターのすべてのメモリセルが消去されるまで続くため、メモリセルの一部は過剰消去される。
【００１０】
図１２は、過剰消去されたビットのこの概念を示す。セルの分布曲線１７１は、ターゲットのしきい値電圧１８６（または、セルの大半が消去動作に従うことになるしきい値電圧）が２Ｖである理想的な曲線を表現する。過少消去しきい値電圧１８５、またはセルが消去されていると見なされる最大のしきい値電圧は２．５ボルトと示される。過剰消去しきい値電圧１８４は１．５ボルトと示される。上述のように、メモリセルの大きなアレイを消去しているときにセルの分布を制御することは難しい。しばしば、分布曲線は曲線１８１のようになる。この場合、或る数のメモリセル１８３は、アレイ内の他のメモリセルよりも早く消去されているセルのため、過剰消去されている。消去メカニズムは、そのアレイ内の最後のメモリセルが消去されて過少消去しきい値１８５を超えるまで動作するため、より早いセル１８３は過剰消去の状態になる。
【００１１】
メモリセルの過剰消去は望ましくなく、故障の潜在的な原因となり得る。なぜなら、空乏セルの同じビット線に接続されるすべてのセルが、セルの実際の内容にかかわらず、「１」として読出されるため、空乏セルを有する場合、メモリセルは正しく読出すことができないからである。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
先行技術では、過剰消去されたビットを回復することによりこの問題を解決するためにさまざまなソフトプログラミング技術が開発されてきた。たとえば、１．５Ｖなどの小さな一定の電圧をワード線に印加し、次にソフトプログラミング動作を行なって、セルを１．５Ｖ未満にプログラムして過剰消去しきい値に戻すことができる。しかしながら、提案されているすべてのソフトプログラミング回復技術は、時間がかかり、かつ電力を消費し、望ましくない。過剰消去されたビットを回復するための他の技術は、別の基準電流を生成することを伴う。既存の基準セルを使用せず、複雑さおよび電力消費を付加するため、これも望ましくない。
【００１３】
この発明の目的は、ソフトプログラミング技術を必要とせず、かつ別の基準電流の生成を必要としない、メモリセル内の過剰消去ビットを回復する方法を提供することである。
【００１４】
この発明の別の目的は、高速でかつ消費電力の少ない、メモリセル内の過剰消去ビットを回復する方法を提供することである。
【課題を解決するための手段】
【００１５】
発明の概要
上述の目的は、基準電流の対が内部的に生成されて、消去された状態または「１１」の
状態に対応する電流窓を規定する、メモリ装置内、特にマルチレベルメモリ装置内の過剰消去されたビットを回復する方法によって達成される。第１の基準電流は電流窓の最高の電流を規定し、第２の基準電流は電流窓の最低の電流を規定する。次に、メモリアレイ内のどのメモリセルが、第１の基準電流よりも大きい伝導電流に対応する電荷の量をそのフローティングゲートに有するかが決定される。メモリセルのこのグループは過剰消去された状態である。次に、複数の交互のプログラミングおよびベリファイのパルスが過剰消去されたメモリセルのグループの各々に印加されて、過剰消去されたセルを消去された状態にプログラムする。プログラミングパルスは、メモリセルを他の記憶状態（たとえば「１０」、「０１」、「００」）にプログラムするために使用されるのと同じ電圧レベルである。したがって、この方法は、既存のプログラミング方法を使用し、「１１」の状態を他の記憶状態と同じようにプログラムする。このことにより、高速かつより正確な過剰消去されたビットの回復が実現される。この方法は、ソフトプログラミングまたは別の基準電流の生成も必要とせず、このことは電力を節約し、プロセスを簡略化するのに役立つ。
【発明を実施するための最良の形態】
【００１６】
図１を参照すると、この発明の方法の第１のステップ３０１は、基準電流の対を生成して、メモリセルが十分に消去されている状態に対応する電流窓を規定することである。図２は、４つのレベルのメモリセルのアレイに対して、基準、読出およびベリファイの電流レベルを示す。この発明は、４つのレベルのメモリセルアレイに限定されず、単一ビットメモリセル、および他の種類のメモリセルアレイ、たとえば、８、１６または他の数のメモリセルの状態を備えたメモリセルアレイでも使用可能である。各記憶状態について１つずつ、４つの基準電流レベルＩRが提供される。これらは、４つの記憶状態、「００」、「０１」、「１０」および「１１」に対して、ＩR00、ＩR01、ＩR10およびＩR11と指定される。状態「１１」は典型的には十分に消去された状態に対応し、状態「００」は十分にプログラムされた状態に対応し、「０１」および「１０」は中間状態に対応する。
【００１７】
十分に消去された状態は、４つの記憶状態のうちで不揮発性メモリセルトランジスタ構造のフローティングゲートに蓄積される電荷が最も少なく（実質的にゼロ）、最低のしきい値電圧および最大の伝導電流を有する。十分にプログラムされた状態は、４つの状態のうちで最も多くの電荷がフローティングゲートに蓄積され、最高のしきい値電圧（しばしば読出動作中に印加されるゲート電圧よりも大きい）および最低の伝導電流（ゼロの可能性がある）を有する。中間状態は、十分に消去された状態および十分にプログラムされた状態のものの間にあり、したがって、中間のしきい値電圧および伝導電流レベルを有する。
【００１８】
基準電流レベルＩR00、ＩR01、ＩR10およびＩR11は、隣接状態との読出境界から最も遠い、それぞれの状態の中心でプログラムされた基準メモリセルにより設定される。
【００１９】
４つの状態のメモリセルでは、隣接状態間に３つの読出境界が存在する。これらは読出電流レベルＩL、ＩMおよびＩH（低、中および高）である。ＩLは、隣接する記憶状態「００」と「０１」との間の境界であり、ＩMは、隣接する記憶状態「０１」と「１０」との間の境界であり、ＩHは、隣接する記憶状態「１０」と「１１」との間の境界である。これら境界レベルは、好ましくは対応する隣接状態間の演算の平均として規定される。
【００２０】
ＩL＝（０．５０）ＩR00＋（０．５０）ＩR01；
ＩM＝（０．５０）ＩR01＋（０．５０）ＩR10；および
ＩH＝（０．５０）ＩR10＋（０．５０）ＩR11
マージンは正確に０．５０である必要はないため、それら好ましい値のいくらか上または下の読出電流レベルを使用してもよい。しかしながら、実質的に５０％、すなわち、約４０％から６０％の間のマージンが一般的には望ましい。たとえば、４５％のマージンが
使用される場合、ＩL＝（０．５５）ＩR00＋（０．４５）ＩR01等であり、読出電流は正確に５０％のマージンである場合よりもわずかに低くなる（さらに、マージンはすべての３つの状態の境界ＩL、ＩM、ＩHに対して正確に同じである必要はない）。典型的なメモリセルの読出動作中、センスアンプおよび比較回路は、選択されたメモリセルの伝導電流をそれぞれの読出境界電流レベルと比較して、そのメモリセルが４つの状態のうちのどれであるかを確立する。この読出動作はこの発明の一部ではなく、この発明によって供給される（ｎ−１）個の境界の電流レベルを使用して任意の既知の方法によって行ない、選択されたマルチレベルメモリセルに対してｎ個の記憶状態のうちの１つを決定することができる。
【００２１】
典型的なプログラム動作は、選択されたメモリセルが所望のプログラム状態に達するまで、短いプログラムおよびベリファイのステップのシーケンスからなる。プログラミングでは、マージンの値ｍを使用して、各状態に対して許容される電流値の窓１７を作る。窓１７間の領域１５は、最終的なプログラム状態として禁止される電流レベルである。この禁止ゾーン１５は、読出境界レベル、および温度などのメモリセルの条件での動作の変動を考慮するために好適なマージンを含む。したがって、この発明では、上方および下方の窓のレベルが、プログラムベリファイの動作のために大半の記憶状態に対して確立される。十分に消去された状態「１１」では、上方および下方の窓のレベルは過剰消去の回復をベリファイするためにのみ使用される。十分にプログラムされた状態「００」では、下方の窓のレベルは必要ではない。これは過剰プログラムされた状態がないからである。したがって、合計７つのベリファイ電流レベル、Ｉ11H、Ｉ11L、Ｉ10H、Ｉ10L、Ｉ01H、Ｉ01LおよびＩ00Hが４つの記憶状態に対して規定される。
【００２２】
Ｉ11H＝（１＋ｍ）ＩR11；
Ｉ11L＝（１−ｍ）ＩR11＋（ｍ）ＩR10；
Ｉ10H＝（１−ｍ）ＩR10＋（ｍ）ＩR11；
Ｉ10L＝（１−ｍ）ＩR10＋（ｍ）ＩR01；
Ｉ01H＝（１−ｍ）ＩR01＋（ｍ）ＩR10；
Ｉ01L＝（１−ｍ）ＩR01＋（ｍ）ＩR00；および
Ｉ00H＝（１−ｍ）ＩR00＋（ｍ）ＩR01
マージンの値ｍは、読出境界を規定するために使用されるマージンよりも小さい（５０％未満、すなわち、ＩL、ＩMおよびＩHに対して５０％の好ましい読出マージンが使用される場合は０．５未満）、典型的には０．０５から０．３７５の間である。０．１０から０．２５の間の値が好ましい。大きな動作変動が予想されるとき、（より小さい許容されるプログラムの窓１７および大きな禁止ゾーン１５とともに）より小さいマージンの値ｍが好ましく、多くの場合、約０．２５の値が適切である。ベリファイレベルを確立するためにこの発明で使用されるアナログ回路ブロックの好ましい実施例により、マージンｍに対して、０．１２５、０．２５、または０．３７５の値のいずれかを選択することができる。マージンの値は状態に応じて異なり得る。
【００２３】
この発明で使用される基準電流を生成するために可能な方法が多くある。この発明の一実施例では、基準電流を生成するステップは、十分に消去された状態「１１」に対して上方および下方の電流窓レベルを規定することに焦点を置いている。しかしながら、基準電流を生成するための回路は、メモリセルのすべての状態を規定するために使用され、図４〜図７を参照して詳しく以下で説明される。図３を参照すると、第１の基準電流Ｉ11H１８が生成されて電流窓１２の最高の電流を規定し、第２の基準電流Ｉ11L１９が生成されて電流窓１２の最低電流を規定する。電流窓１２は、十分に消去された状態「１１」に対応する第１の基準レベルを規定する。第１の基準電流よりも大きい伝導電流に対応する電荷の量をそのフローティングゲートに読出動作中に有する任意のメモリセルは、過剰消去された状態１３である。第１の基準電流と第２の基準電流との間の伝導電流に対応する電
荷の量をそのフローティングゲートに有する任意のメモリセルは消去された状態１２である。ゾーン１６は、上述のように、消去された状態と第１のプログラムされた状態との間の禁止ゾーンである。基準電圧Ｉ11H１８およびＩ11L１９を規定することにより、これはどのメモリセルが過剰消去されているかを決定するためのターゲット窓を提供する。基準電流１８、１９を生成するための技術を、メモリ装置全体に対して基準電流を生成することに関して以下に説明する。
【００２４】
図４を参照すると、基準電流ＩR00、ＩR01、ＩR10およびＩR11は、基準アレイ２１内の基準メモリセルを使用して生成される。単一の基準セルを使用してすべての基準電流を生成すること、および別々の基準セルを使用して基準電流の各々を生成することを含む、さまざまな選択肢がある。（特に８つ以上の状態がある場合に、２つ以上のセルが複数の基準電流を生成する中間的な選択肢も可能である。）別々のセルがいくつかの基準電力を生成する場合、これら電流は、基準メモリセルにより、線２３Ａ〜２３Ｄに沿って、スイッチ２５を通じて基準電流出力線２７Ａ〜２７Ｄに供給され、次にアナログ回路ブロック５３に関連付けられるセンスアンプ５１に供給される。基準メモリセルは、製造者により、それぞれの状態、「１１」、「１０」、「０１」および「００」に予めプログラムされる。これらは各状態の読出およびプログラムの窓の中心を規定する。
【００２５】
単一の基準メモリセルが規定されるべき状態のすべてに対してすべての基準電流を生成する場合を含め、基準メモリセルを使用して複数の基準電流を生成するとき、基準メモリセルによって伝えられる電流は、代替の線３３上で基準センスアンプ３５に供給され、電流ミラー回路３７に対するバイアス電圧を生成する。セル当り４つの状態のメモリでは、単一の基準メモリセルは、十分に消去された「１１」の状態（最低のフローティングゲートの電荷、最低のしきい値電圧、最大の伝導電流）に対応する。電流ミラー回路３７により生成されるさまざまな基準電流は、線４５Ａ〜４５Ｄ上でスイッチ４７のセットを通じて基準電流出力線２７Ａ〜２７Ｄへと供給され、次に上述のアナログ回路ブロック５３に関連付けられるセンスアンプ５１へ供給される。基準メモリセルの１つまたはすべてが基準電流を生成するために使用されているかにより決定されるように、スイッチ２５および４７の１つのセットのみがセンスアンプ５１に電流を通すように設定される。
【００２６】
図４および図５の両方を参照すると、基準センスアンプ３５および電流ミラー回路３７は、基準アレイ２１内の状態「１１」の単一の基準メモリセルから、複数の記憶状態に対する基準電流を生成する。セルの伝導電流Ｉcellは、ｙ選択通過トランジスタ３１を通り、線３３に沿って、センスアンプ３５からその基準メモリセルへと流れる。典型的なセンスアンプは、ダイオード接続のｐ−チャネルトランジスタ６１、ｎ−チャネルトランジスタ、および基準メモリセル２１（「１１」）に接続されるインバータ６３を含み得るため、電流Ｉcellは、ｐ−チャネルトランジスタ６１とｎ−チャネルトランジスタ６２との間のノードでバイアス電圧を生成し、バイアス電圧はｐ−チャネルプルアップトランジスタ３９を通るミラー電流Ｉcellを作る（両方のトランジスタ６１および３９が同じドレインからゲートへの電圧の降下を有するため）。トランジスタ３９と接地との間に接続されるダイオード接続のｎ−チャネルトランジスタ４１は、トランジスタ４１を通じて伝えられるミラー電流Ｉcellにより決定されるゲートからソースへの電圧の降下ＶGSを有する。この電圧の降下ＶGSは、４つの他のｎ−チャネルトランジスタ４３Ａ〜４３Ｄのゲートに印加される。トランジスタ４１は特定のチャネルのサイズ（便宜上、数字８によって表現される）を有する。トランジスタ４３Ａ〜４３Ｄは異なるチャネルのサイズを有し、それらのうちの最高１つがトランジスタ４１と同じサイズであってもよい（必ずしもそれらのいずれかがそうであるわけではない）（ここでは、数字８、６、４および２によって表現される）。同じ印加される電圧の降下ＶGSは、それらのチャネルのサイズに比例した異なる電流を生成する。ここで使用される例では、サイズ８（この例では、トランジスタ４１のチャネルのサイズに等しい）のトランジスタ４３Ａを通る伝導電流ＩR11は、Ｒcellに等
しい。チャネルのサイズ６のトランジスタ４３Ｂを通る伝導電流ＩR10は、Ｉcellの３／４である。チャネルのサイズが４のトランジスタ４３Ｃを通る伝導電流ＩR01は、Ｉcellの１／２である。最後に、サイズ２のトランジスタ４３Ｄを通る伝導電流ＩR00は、Ｉcellの１／４である。結果的な伝導電流ＩR11、ＩR10、ＩR01およびＩR00は、上述のように線４５Ａ〜４５Ｄに配置される。これらのサイズおよび電流の値は代表的なものであり、サイズの所望のセットのトランジスタ４３Ａ〜４５Ｄを製造することにより選択可能である。基準電流は線形の関係を有する必要はない。ＩR11とＩR10との間には、他の基準電流間の分離よりも大きい分離を有することが望ましく、これは、部分的に充電されたフローティングゲートの低速の注入と比較して、十分に充電されたメモリのフローティングゲートへと電荷が当初注入される速さによるものである。その場合、トランジスタ４３Ａ〜４３Ｄの相対的なサイズは、約８、５、３および１であり得る。
【００２７】
図６を参照すると、所与の基準電流ＩRiでは、上述の図４および図５の単一の電流から複数の基準電流を生成するために使用されるもののような電流ミラー技術を使用して、或るマージンの値ｍに対してわずかな電流（１−ｍ）ＩRiを生成することができる。同様に、所与の基準電流ＩRjでは、わずかな電流（ｍ）ＩRjを生成することができる。この技術では、第１のチャネルのサイズ（数字１によって表現される）のダイオード接続のｐ−チャネルトランジスタ７１および７２は、入力基準電流ＩRiまたはＩRjに応じて電圧の降下を生成する。ｐ−チャネルトランジスタ７３および７４は、それらのゲートがそれぞれのトランジスタ７１および７２のゲート−ソースに接続されている。トランジスタ７３および７４は、トランジスタ７１および７２のものに対して、（１−ｍ）および（ｍ）のそれぞれのチャネルのサイズを有する。対応するトランジスタ７１および７２にわたるものと同じトランジスタ７３および７４にわたるドレイン−ゲートの電圧の降下では、トランジスタ７３および７４はそれぞれの（１−ｍ）ＩRiおよび（ｍ）ＩRjの電流を伝える。これら電流は単純な接続で組合せて、電流（１−ｍ）ＩRi＋（ｍ）ＩRjを生成することができる。この組合された電流は、その動作が図５の素子３５および３９に対して上述のものと同様である電流ミラーおよびセンスアンプの素子７５〜７７を使用して、同様に検知することができる。結果的な電流出力は、読出またはベリファイのステップ中にアドレス指定されたメモリセルからの電流と比較され得る。読出では、ｍ＝０．５であり、プログラムベリファイの動作では、ｍ＜０．５である。（図７は、ユーザが０．１２５、０．２５、０．３７５または０．５のいずれかからｍを選択することのできる好ましい実施例を示し、後者は読取動作中にのみ使用される。）ベリファイでも、或る状態の許容される電流の下限はｊ＝ｉ−１を使用する。上述のように、十分にプログラムされた「００」の状態に対する下方の電流の境界はない。或る状態の許容される電流の上限は、プログラムベリファイの動作中、十分に消去された状態の「１１」を除いてｊ＝ｉ＋１を使用する。十分に消去された状態「１１」では、Ｉ11H＝（１＋ｍ）ＩR11は、３つの電流、（１−ｍ）ＩR11、（ｍ）ＩR11および再度（ｍ）ＩR11を合計することにより生成される。
【００２８】
図７を参照すると、図４のアナログ回路ブロック５３の１つの素子は、状態ｉに対して基準電流ＩRiを受取り、上述のように図２に示される読出およびベリファイの電流を生成するために、図６のように使用するために選択されたマージンの値ｍに対してわずかな電流（１−ｍ）ＩRiおよび（ｍ）ＩRiを生成する。図７に示される素子は繰返されて、基準電流ＩR11、ＩR10、ＩR01およびＩR00の各々がそれ自身のわずかな電流の生成素子を有する。わずかな電流（１−ｍ）ＩR00および（ｍ）ＩR00の単一のセットは、基準電流ＩR00から必要とされる。わずかな電流（１−ｍ）ＩR01、（ｍ）ＩR01、（１−ｍ）ＩR10、（ｍ）ＩR10および（１−ｍ）ＩR11の各々のうちの２つは、基準電流ＩR01、ＩR10およびＩR11から生成される必要がある。１つはベリファイ電流Ｉ11Lで使用するため、２つはベリファイ電流Ｉ11Hで使用して（１＋ｍ）ＩR11を得るために、わずかな電流（ｍ）ＩR11の３つのセットが必要である。読出およびベリファイの電流レベルは同時に必要とされないため、読出電流レベルＩH、ＩMおよびＩLは、付加的なオーバーヘッドなしに、ベリファ
イレベルを生成するために使用されるものと同じ回路素子を共有することができる。マージンの値ｍは、読出動作が示されるときに単に０．５０に切換られる。
【００２９】
図７では、ダイオード接続のｐ−チャネルトランジスタ８１を含むセンスアンプは、供給された基準電流ＩRiを伝え、ドレイン−ゲートの電圧の降下、およびトランジスタ８３1〜８３8、８４1〜８４8、８５1〜８５4、および８６1〜８６4のゲートを駆動する対応するバイアス電圧を線８２上で生成する。トランジスタ８１は、数字８によって表現されるチャネルのサイズを有し、これは生成されたわずかな電流の分数の分母に対応する。数十の他のトランジスタ８３〜８６の各々は、数字１によって表現されるチャネルのサイズを有し、これはこの例ではセンスアンプのトランジスタ８１の電流伝導ＩR1の８分の１を有する。トランジスタ８３1〜８３8、８４1〜８４8、８５1〜８５4および８６1〜８６4の各セットのｐ−チャネルソースは、特定のセットでの活性のトランジスタの数に従って蓄積のわずかな電流（１−ｍ）ＩRiまたは（ｍ）Riを生成するように接続され、この例では、ｍは、１／８、２／８、３／８または４／８である。トランジスタ９１1〜９１4、９２1〜９２4、９３1〜９３4および９４1〜９４4は、スイッチの役割を果たし、或るトランジスタ８３5〜８３8、８４5〜８４8、８５1〜８５4、および８６1〜８６4を電力供給線に接続するかまたは接続を切る。これらスイッチは、それらのトランジスタに提供される制御信号ＡＤＤ０〜ＡＤＤ３およびＳＵＢ０〜ＳＵＢ３により制御される。付加的なトランジスタ８９1〜８９4および９０1〜９０4は対称に設けられ、電流の出力に寄与するすべての経路が同一であるが、これら付加的なトランジスタは制御信号を受取る代わりにそれらのゲートが接地につながれている。ＡＤＤ０〜ＡＤＤ３は、反対の態様で、スイッチ９１1〜９１4および９２1〜９２4の対応するＳＵＢ０〜ＳＵＢ３制御信号の制御からスイッチ９３1〜９３4および９４1〜９４4を制御する。したがって、４つのトランジスタ８３1〜８３4のみが（１−ｍ）＝４／８に対して第１のセットで活性である場合、対応するセットのすべての４つのトランジスタ８５1〜８５4はｍ＝４／８に対して活性であり、５つのトランジスタ８３1〜８３5が（１−ｍ）＝５／８に対して活性であるとき、３つのトランジスタ８５2〜８５4のみがｍ＝３／８に対して活性である等である。このことにより、実際の実現例での（１−ｍ）＋ｍ＝１が確保される。わずかな電流は、次に図６を参照して上述のように組合される。図７のトランジスタ、８４1〜８４８、８６1〜８６4、９２1〜９２4および９４1〜９４4の第２のバンクは、基準電流ＩR00に対しては必要とされない。わずかな電流の１つのセットのみが必要なためである。
【００３０】
基準電流ＩR11では、図７のわずかな電流の生成回路素子は、トランジスタ８５1〜８５4および８６1〜８６4のような態様でバイアス電圧により駆動され、ＡＤＤ０〜ＡＤＤ３により制御される第３の部分的なバンクを含むように変形される。この変形により、Ｉ11H＝（１＋ｍ）ＩR11＝（１−ｍ）ＩR11＋（ｍ）ＩR11＋（ｍ）ＩR11を生成するために必要とされる、（ｍ）ＩR11の３つのわずかな電流の形が得られる。またはこれに代えて、図７のわずかな電流の生成回路素子を変形して、制御信号ＳＵＢ０〜ＳＵＢ３が独立してトランジスタの２つのバンク（行）に供給されるようにすることもでき、これにより動作の（消去）ベリファイモードでは、トランジスタ８３1〜８３8は、（１−ｍ）ＩR11の代わりに（１）ＩR11（ここではｉ＝「１１」）を供給し、トランジスタ８４1〜８４8は電流（１−ｍ）ＩR11を依然として提供する。これにより、回路の第１のバンクまたは行によって電流レベルＩ11H＝（１＋ｍ）ＩR11＝（１）ＩR11＋（ｍ）ＩR11を提供することが可能となり、Ｉ11LおよびＩ10Lは、その回路の第２のバンクまたは行から、それぞれ、電流の寄与（１−ｍ）ＩR11および（ｍ）ＩR11とともに提供される。
【００３１】
再び図１を参照すると、この発明の方法の次のステップ３０２は、メモリアレイ内のどのメモリセルが過剰消去されているかを決定することである。これは、通常の態様でセルの内容を読出してメモリセルのメモリセル状態を決定することによって行なわれる。ここでも、読出動作中に伝導電流の読取が、消去された状態の電流窓の最高の基準電流を超え
る場合、そのメモリセルは過剰消去されていると見なされる。
【００３２】
次に、ステップ３０３では、過剰消去されたセルは、過剰消去されたメモリセルのすべてが消去された状態になるまでプログラムされる。図８を参照すると、使用されるプログラミング方法は、図１０を参照して上述の階段プログラミング方法であり得る。図８に示されるように、プログラミング２４１、２４２、２４３およびベリファイ２５１、２５２、２５３のパルスの交互のシーケンスがメモリセルに印加される。各プログラミングパルスの電圧２３０は、時間２３２に関して過剰消去された状態２５０から消去された状態２６０まで徐々に増加する。
【００３３】
この発明の１つの利点は、プログラミング状態の１つであるかのように消去された状態を規定することにより、通常のマルチレベルプログラミング方法およびプログラミング電圧を使用して、消去された状態をプログラム可能であるという点である。さらに、ソフトプログラミング技術よりも高速な通常のプログラミング電圧を使用するため、スピードおよび正確さも増す。
【図面の簡単な説明】
【００３４】
【図１】この発明の方法のフローチャートである。
【図２】それぞれの基準、読出およびベリファイに対するメモリセルの伝導電流レベルＩSDのグラフであり、読出およびベリファイの電流レベルはこの発明では基準電流レベルから生成される。
【図３】過剰消去されたおよび消去されたメモリのレベルに対するメモリセルの伝導電流レベルのグラフである。
【図４】この発明の方法で使用される基準電流レベルを生成する回路の概略的な回路図である。
【図５】単一の基準メモリセルから任意で基準電流レベルを生成するための図４の詳細な回路部分の概略的な回路図である。
【図６】供給された基準電流から読出およびベリファイの電流レベルを生成するための図４のアナログ回路ブロックの一部分を示す概略的な回路図である。
【図７】読出およびベリファイの電流レベルを生成する際に図５の方法による後続の使用のために選択されたマージンの値ｍで、供給された基準電流のわずかな電流を生成するアナログ回路ブロックの１つの素子を詳細に示す概略的な回路図である。
【図８】この発明で使用されるプログラムおよびベリファイのパルスに対する電圧と時間との関係を示すグラフである。
【図９】先行技術で知られるような４つの記憶状態を有する２ビットのメモリセルの図である。
【図１０】先行技術で知られるような、階段プログラミング方法のプログラムおよびベリファイのパルスのステップに対する電圧と時間との関係を示すグラフである。
【図１１】先行技術で知られるような４つの状態のメモリセルに対するしきい値電圧の分布のグラフである。
【図１２】先行技術で知られるような、一部のセルが過剰消去されている、消去された状態「１１」に対するしきい値電圧の分布曲線のグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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