(57)【要約】低電力トレンチＭＯＳＦＥＴデバイスにトレンチの底を通ったドーパントインプラントがドリフト領域に溶け込むことにより、非常に小さいセルピッチの使用を可能にして、非常に高いチャンネル濃度及び一様にドープされたチャンネルを生じ、結果としてチャンネル抵抗のかなりの減少を生じる。該注入量及び該ドリフト領域のアニーリング変数を適切に選択することにより、該デバイスのチャンネル長が綿密に制御され得、チャンネルドーピングが均一にされ得る。従来のデバイスと比較して、閾電圧は減少し、チャンネル抵抗は低くなり、ドリフト領域オン抵抗もまた低くなる。結合したドリフト領域の実現が、新しいエッジ終端設計の使用を必要として、Ｐエピタキシャル層及びＮ＋基板によって形成されるＰＮ接合がダイのエッジで終端され得る。【特許請求の範囲】
【請求項１】
電力ＭＯＳＦＥＴの製造方法であって、
半導体基板の表面上に開領域及び閉領域を有するゲートトレンチマスクを形成するステップと、
前記トレンチマスクの前記開領域によって曝される領域から半導体材料を除去して複数のゲートトレンチを形成するステップと、
前記トレンチの側壁上の犠牲ゲート酸化層を形成するステップと、
前記トレンチの底で前記酸化層に浸透し、前記トレンチマスクによって前記基板の前記表面で止められるドリフト領域インプラントを前記基板に注入するステップと、
前記基板をアニーリングして、前記ドリフトインプラントを拡散して、連続ドリフト層を形成し前記ゲート長を画定するステップと、
前記トレンチマスク及び前記犠牲酸化層を除去し、前記トレンチの前記表面にゲート酸化層を形成するステップと、
前記基板の前記表面上且つ前記トレンチ内においてポリシリコン層を形成するステップと、
前記半導体基板の前記表面から前記ポリシリコン層を除去し、前記ゲートトレンチ内に十分なポリシリコンを取り残して前記トレンチ内のゲートを形成するステップと、
ソースドーパントを前記基板に注入し、前記半導体基板の前記表面内にソース領域を形成して、前記ポリシリコンの導電性を増大させて、前記トレンチ内でゲート領域を形成するステップと、
前記基板上にＢＰＳＧ層を形成するステップと、
前記ＢＰＳＧ層の少なくとも１部を除去し、前記ソースインプラントを有する前記表面の部分を露出せしめるステップと、
前記基板の前記表面に亘って導電層をパターンとして形成して、前記ソース領域に電気的接触部を形成するステップと、
を有することを特徴とする電力ＭＯＳＦＥＴの製造方法。
【請求項２】
前記トレンチをエッチングする共にダイのエッジにおいて垂直面及び水平棚を有する段差をエッチングして形成するステップと、
前記垂直面に近い上部表面にゲートランナを形成するステップと、
前記ソース領域と同じ極性のドーパントを前記ダイの前記エッジの前記水平棚において大量にドープしたチャンネル停止領域を形成するステップと、
前記チャンネル停止領域に亘り且つ接触する金属接触層を形成するステップと、
を更に有することを特徴とする請求項１に記載の方法。
【請求項３】
トレンチゲートを有する電力ＭＯＳＦＥＴであって、
半導体基板と、
１つの極性のドーパントを高濃度にドープした前記基板の１つの表面上のドレイン層と、
前記ドレイン層の上で反対の極性のドーパントを少量ドープしたエピタキシャル層と、
前記ドレイン層と同じドーパントで大量にドープされ且つ前記基板の反対側の面に設けられたソース層と、
前記ソース層に侵入し、前記ソース層と同じドーパント型でドープした導電性ゲート多晶質材料で実質的に充填された複数のトレンチと、
前記トレンチの側壁間に亘り、前記ドレイン層から前記ソース領域に向かい、前記トレンチ側壁の低い部分に沿って連続的に少量ドープされたドリフト領域を形成し、前記トレンチの前記側壁から前記トレンチの間の平面へ向かって徐々に減少する可変の少量ドープされた濃度を有する、前記基板内のドリフト層と、
を有することを特徴とするトレンチゲートを有する電力ＭＯＳＦＥＴ。
【請求項４】
前記トレンチ内における前記ゲート材料層に亘るＢＰＳＧ層と、
電界酸化物層、ポリシリコン層及び、ＢＰＳＧ層を有する垂直面と、前記エピタキシャル層内にチャンネル停止領域を形成すべくダイの外側エッジ上において高濃度にドープされた領域及び、前記チャンネル停止領域に亘って接触するチャンネルストッパ金属層を有する凹んだ外側水平面と、からなるエッジ終端部と、
を更に有することを特徴とする請求項３に記載の電力ＭＯＳＦＥＴ。
【請求項５】
１つの極性のドーパントを大量にドープしたドレイン層を有する半導体基板と、
前記基板上にあり、反対極性のドーパントを有するエピタキシャル層と、
前記エピタキシャル層の前記表面上にあり、前記ドレインと同じ極性のドーパントを大量にドープした複数のソース領域と、
導電性材料前記ソース領域に浸透し、ゲート絶縁層によって前記エピタキシャル層から分離し、導電性材料を有する複数のトレンチ領域と、
前記トレンチの前記ゲート絶縁層に隣接する前記エピタキシャル層内のチャンネル領域と、
前記ソースとドレインと同じ極性のドーパントを有し、前記基板に隣接する前記エピタキシャル層に配置され、前記トレンチの底に向かって前記トレンチ間に伸長し、前記トレンチの間の平面に向かって濃度が徐々に減少する前記トレンチ側壁で最高濃度で前記トレンチ間で可変で低いドープ濃度のドーパントを有する連続したドリフト層と、
を有することを特徴とするトレンチゲートを有する電力ＭＯＳＦＥＴ。
【請求項６】
前記チャンネル領域における前記ドーパント濃度が前記チャンネルの大部分に亘って実質的に均一であることを特徴とする請求項５に記載の電力ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体電力デバイス及びその製造に関し、特に低電圧縦型ＭＯＳＦＥＴ電力デバイスに関する。
【背景技術】
【０００２】
今日、携帯電話やノート型コンピュータの如きデバイスを含む個人の携帯電子装置の分野が、爆発的な成長を遂げている。デバイス外寸の縮小及び高システム性能に関係する供給電圧の系統的な削減は、より進んだ電力デバイスの開発の主たる焦点である。システム全体の電圧スケーリングは、電力管理回路に使用される電力ＭＯＳＦＥＴが低ゲート駆動電圧で効果的にオンオフされ得ることを要求する。この要求を満たすため、該電力ＭＯＳＦＥＴスイッチは、低レベルの閾値電圧（１．０Ｖよりも小）を有するべきである。図１を参照されたい。より低い閾値電圧のため、先行技術においては低インプラント処理のＰウェル３０及び薄いゲート酸化層４０を使用する。この手法は、低ゲート電圧を達成するが、高いチャンネル漏れ電流及び高温性能の劣化を招く。該ウェルの低い全ネット電荷の故に、この手法は、また、該デバイスにパンチスルー絶縁破壊を起こし得る。更に、該チャンネルにおけるドーピングは、不均一である。
【０００３】
最近開示された他の先行技術（図２に示す）は、デバイスのチャンネル領域を形成するＰ型エピタキシャル層７０を使用する。該デバイスのドリフト領域２５は、熱アニーリングステップが後続する、トレンチ底５５の中に反対の型のドーパントの注入によって形成される。従って、該チャンネル領域のドーピング濃度はエピタキシャル層７０のドーピング濃度によって決定され、デバイスチャンネルに沿ったドーピング分布は均一である。これによって所与の閾値電圧に対して該ウェルに存在する全電荷量が大きくなる。よって、デバイス性能及びオフ状態絶縁破壊特性が向上することが期待される。この先行技術において、隣接するドリフト領域２５は明らかに結合することを許されない。該領域は、分割されていわゆる「バルクリサーフ」を形成して、デバイスドリフト領域２５のオン抵抗が劇的に減少され得る（参考文献１乃至３）。
【０００４】
周知の如く、低電圧電力デバイス（例えば、３０Ｖ以下）では、ドリフト領域２５の該オン抵抗の寄与は全オン抵抗の非常に小さい部分である。デバイスのオン抵抗の最も重要な成分は、デバイスのチャンネル領域の抵抗である。チャンネル抵抗を低減させるために、最も効果的な手法は、デバイスユニットセルピッチを減少させ、チャンネル密度を高くすることである。残念ながら、先行技術の如くドリフト領域２５の非結合状態が、デバイスが使用する最小セルピッチ及び最大チャンネル密度を制限する。結果として、低電圧用途に使用されるとき、先行技術のオン抵抗は高い。更に、図２から明らかな如く、先行技術が更なるデバイスの本体ダイオードのＰＮ接合領域を作り、高出力容量を招来する。また、本体ダイオードの寄生ＢＪＴは、かなり非均一なベース幅を有する。これは、本体ダイオード順方向導電特性及び逆リカバリ特性を劣化させる（参考文献４）。
【発明の開示】
【０００５】
本発明は、トレンチの底に亘るドーパントインプラントを介して低電力トレンチＭＯＳＦＥＴデバイス内でドリフト領域を結合する。結合されたドリフト領域は非常に小さいセルピッチの使用を可能にして、非常に高いチャンネル濃度を生じ且つその結果としてチャンネル抵抗のかなりの低下を生じる。該ドリフト領域の注入量及びアニーリング変数を適切に選択することによって、デバイスのチャンネル長は厳密に制御され得、チャンネルドーピングは非常に均一にされ得る。通常のデバイスと比較して、本発明は、閾値電圧を低下せしめ、チャンネル抵抗を低下せしめ、ドリフト領域オン抵抗をもまた低下せしめる。結合されたドリフト領域を実現するために、本発明は新しいエッジ終端形態を組み込み、Ｐエピタキシャル層及びＮ+基板によって形成されるＰＮ接合がダイのエッジで終端され得る。
【０００６】
図１の先行技術のデバイスと比較した時、図２のより高密度のＰ型エピタキキャル層はオン抵抗を低下せしめる。更に、図２の分割されたドリフト領域は空乏領域を具備し、デバイス間でのより高い逆電圧を維持する。しかしながら、ドリフト領域を分離ということは、本質的に、デバイス内でセルの密度を低減するのである。本発明は、より多くドープされたＰ型エピタキシャル層を使用することによって低いオン抵抗を提供し、ドリフト領域の結合を許容ことによってより高いセル密度を有する。ドリフト領域の結合にもかかわらず、高い逆バイアスを維持するまだ十分な空乏がある。本発明では、チャンネル内のＰドーピングがエピタキシャル層及び分離したドリフト領域を伴う先行技術のチャンネルでのドーピングよりもより一定である。本発明は、分離したリサーフ領域によって作られるデバイスよりもより大きいセル密度及びより小さい接合容量を提供する。
【発明の詳細な説明】
【０００７】
本発明は、上記した先行技術のデバイスの問題を解決する。図３に示すように、本発明のデバイスは、Ｎ+型基板１０、Ｎ型ドリフト領域２７、Ｐ型エピタキシャル層７２、トレンチ８０、ゲート酸化物４０、ポリシリコン５０、ＢＰＳＧ６０、Ｎ+型ソース領域及びＰ+型本体領域７５を有する。図示された極性は、当然、必要に応じて反対にしてもよい。先行技術と比較すると、本発明においては、注入されたドリフト領域２７が結合している。図２の先行技術は、バルクリサーフ効果によって領域を分離してオン抵抗を低下せしめ、逆電圧条件下でドリフト領域の空乏を増大して、逆電圧に耐える限界を上昇させる。図２に示されるP型エピタキシャル層７０とドリフト領域２５との間の長い傾斜した境界９０の代わりに、本発明では、図３に示される如くＰ型エピタキシャル層７２とドリフト領域２７との間のより短いより平坦な境界９０ａを有する。結果として、本発明は、該エピタキシャル層と該ドリフト領域との間の表面積をかなり減少し、基板から該エピタキシャル層を完全に分離する。該ドリフト領域の結合が、非常に小さいセルピッチの使用を可能にし、非常に高いチャンネル密度を生じる。よって、本発明は、該チャンネル抵抗のかなりの低下を達成する。更に、該デバイスのチャンネル長は、好ましくは、１以上のパラメータ（注入量及びインプラント材料のみならず注入されたドーパントをドライブインするアニーリングステップの温度及び時間等々）を選択することによって制御され得る。
【０００８】
例えば、ドリフト領域注入後の駆動時間を増大することによってより短いチャンネルが得られる。該より短いチャンネル長によってチャンネル抵抗をかなり低下させる。これは、図３、４、及び５に描かれており、駆動時間が、１０分（図３）から、２０分（図４）、３０分（図５）へ変化する。注目すべきは、ドリフト領域２７の厚さを増大させ、ドリフト領域間とその上に存在するエピタキシャル層との間の境界９０ａ、９０b、９０ｃの平坦さが順に増大していることである。更に、該ドリフト領域内部に広がるデバイス順電流は、より広く広がる領域の故に駆動時間が増大するにつれて、より効率的でになっている（図３乃至５を順に参照）。従って、該ドリフト領域のオン抵抗は、また、低くなる。相違点を明確にするため、図５ａは３つの異なる例を１つの図に示している。
【０００９】
図３、図４、図５内の該デバイスの順方向導電特性が、有限要素法を使用してシミュレーションされている。モデルデバイスのオン抵抗が、シミュレーション結果から求められた。図３、４及び５のデバイスの単位面積あたりのオン抵抗は、それぞれ、０．２２mΩ／cm2、０．１８mΩ／cm2及び０．１５mΩ／cm2であった。全デバイスのセルピッチは、２．０μmである。更に、図２に示される先行技術と比較すると、図３、４、５及び５ａに示される本発明で提案される新デバイスの本体ダイオードは、十分に小さいＰＮ接合領域を有する。また、該デバイスの本体ダイオードの寄生ＢＪＴのベース幅は、より均等になる。本発明のデバイスの該本体ダイオードは、改良された順方向導電特性及び逆リカバリ特性を提供する。
【００１０】
後の段落に記載される製造過程において、３０Ｖ-Ｎ-チャンネルトレンチゲート電力ＭＯＳＦＥＴが、本発明の概念を実現を説明する例として使用される。以下において、重要な製造ステップのみが説明される。
【００１１】
本発明を含むデバイスは、図６乃至１０に示される本発明の製造プロセスによって、製造される。このプロセスは、シリコンのＮ＋基板１０又は他の相応しい半導体材料を用いて開始される。先ず、Ｐ型エピタキシャル層７２が、周知の態様によって基板１０上に成長せしめられる。ゲート構造を維持するためのトレンチ１１０が、相応しいマスクで該エピタキシャル層７２を覆うことによって形成される。１つの実施例では、酸化シリコンのハードマスク１００を、該エピタキシャル層の上部で蒸着させるか又は熱的に成長させる。フォトレジスト層が、酸化膜１００の上に蒸着し、該酸化膜の露出部分にパターン化される。該酸化膜１００の露出部分は、トレンチ１１０が形成される該エピタキシャル層７２の部分を露出せしめる相応しいエッチングによって除去される。基板１０に対して、エッチングを施して、該基板及び該トレンチ１１０からエピタキシャル材料を除去する。
【００１２】
次に、比較的薄いゲート酸化物層１２０が、該トレンチの曝された側壁及び底の表面上に熱により成長せしめられる。その後、該基板に燐又は砒素の如きＮ型ドーパント１３０を注入する。エピタキシャル層７２上の残留酸化物マスク１００は、Ｎ型ドーパントが該層の上部表面に侵入することを妨げる。該トレンチの側面及び底面上のより薄い酸化物層１２０は注入されたＮ型イオン１３０が該トレンチの底面に近い領域のエピタキシャル層７２に侵入することを許容する。
【００１３】
図９に示すように、ハードマスク１００は該表面から取り除かれ、注入されたイオン１３０はアニール処理によってドライブインされる。該ドライブインステップは、該Ｎ型イオンを縦方向に拡散し、Ｎ＋基板に到達し、横方向ではエピタキシャル層７２のより低い部分を超えて広がり、エピタキシャル層７２の底に沿って連続したＮ型ドリフト領域を形成する。当業者は、Ｎ型領域２７の高さが、使用されるドーパントのタイプ、インプラントエネルギー、濃度、及び、アニーリング又はドライブイン時間等のいくつかの要素に依存することを理解するだろう。１つ又は複数の要素が調節されて、領域２７の所望の実濃度及び高さを達成する。
【００１４】
図１０を参照する。ドープされたポリシリコンで該トレンチを充填し、該ポリシリコン内に凹みをエッチングし、ＢＰＳＧの如きインターレベルｒ-誘電層充填層６０を蒸着し、自己イオン化埋没ポリシリコンゲートを形成するエッチングをすることを含む残りの処理ステップは標準的である。標準的手順によって、P＋本体７５及びＮ＋ソース３７を作り、次いで前側及び後側の金属被膜を形成する。
【００１５】
前記した詳細な過程は、シミュレーションされ、且つ、実証されている。図１に示される先行技術も、比較のためにシミュレーションされた。図１１は、本発明に開示されるデバイスの該トレンチ側壁に沿った、Ｎ+ソース領域２３７、Ｐ型エピタキシャル層２７２（チャンネル）、Ｎ型ドリフト領域２７７及びＮ+基板２１０を経るドーピングプロフィール２００を示している。図１２は、先行技術デバイスの同じ位置に沿った、Ｎ＋ソース領域２３７、Ｐウェル２３０（チャンネル）、エピタキシャル層２２０及びＮ＋基板２１０を経るドーピングプロフィール２０１を示している。該チャンネル長及び該チャンネルドーピング濃度は、適切に設計されて、両デバイスは非パンチスルー絶縁破壊特性を呈する。ドレイン-ソース絶縁破壊電圧は、図１１の新デバイスに対しては３５Ｖ、図１２の標準デバイスに対しては３４Ｖである。しかしながら、新デバイスの閾値電圧は約０．７Ｖであるが、標準デバイスの閾値電圧は２．０Ｖである。図１３は、新デバイス内部の、Ｎ＋ソース領域２３７、Ｐ＋本体領域２７５、Ｐ型エピタキシャル層２７２（チャンネル）及びＮ型ドリフト領域を経るドーピング等濃度線を示している。ゲート酸化層４０、ポリシリコン５０及びＢＰＳＧ６０が、明確さのためにに示されている。ドーピング濃度がチャンネル領域２７２内で略一定であることが明白である。
【００１６】
最後に、該新デバイスにおいてＰエピタキシャル層及びＮ＋基板を形成するＰＮ接合がシリコン表面で終端しないことを指摘することは重要である。結果として、図１の通常のデバイスに使用されるエッジ終端部は、本発明に開示される新デバイス又は図２の先行技術には適用できないのである。一般に、一般の低電圧ＭＯＳＦＥＴにおいて現在最も良く使用されるエッジ終端部は、図１４に示される。この図において、ソース金属３３７、ゲートランナー金属３５０、ＢＰＳＧ３６０、フィールド酸化物３４０、チャンネル停止金属３８０、Ｎ＋チャンネルストップ３３８、エピタキシャル層２０及び基板１０が示されている。この問題を扱うために、本発明は、図１５に示す新しいエッジ終端部を提供する。ダイのエッジはエッチングされ、フィールド酸化層はエッチングされたエッジに亘って成長せしめられる。ドープされたポリシリコン３７０の層が、該フィールド酸化層上に形成され、次いでＢＰＳＧ層３６０によって絶縁される。開口部が、層３６０に、ポリシリコンプレート層３７０に接触する金属ゲートランナ３５０のために、形成される。Ｎ＋ドリフト接触領域３３８が、ダイのより低い外側のエッジに形成されて、エッジドリフト領域２７に接触する。チャンネルストッパ金属層３８０は、フィールド酸化物３４０、ポリシリコン層２７０、及びＢＰＳＧ層３６０内の好適な開口部を通じて領域３３８に接触する。該新しいエッジ終端部は、アクティブデバイスと同じ処理フローを使用することによってなされる。該新しいエッジ終端部は、ポリシリコンフィールドプレート３７０及び金属ストリップ３５０と３８０との間の金属ギャップがトレンチ側壁に沿って位置するという事実により、シリコン領域のより効率的な利用をなす。更に、図１の標準デバイスにおけるＰウェルの濃度と比較してＰエピタキシャル層のより低いドーピング濃度のため、電界がＰエピタキシャル層内により広がる。結果として、所与の絶縁破壊電圧に対して、新しいエッジ終端部は通常よりもより小さい横方向大きさを与える。
【００１７】
上記した説明、図面及び記述から、低電圧高密度トレンチゲート電力ＭＯＳＦＥＴデバイスにおける本発明の利点が、明らかになっているはずである。
【００１８】
上記説明、動作及び実例となる材料は、多くの限定性を含むが、これらの限定性は、本発明の範囲を限定するものとして解釈されるべきでなく、説明及び本発明のいくつかのより好ましい実施例を供給するに過ぎないものとして解釈されるべきである。
【００１９】
よって、本発明の範囲は、上記した実施例ではなく特許請求の範囲及び法的均等物によって決定されるべきである。
（参考文献）
［１］米国特許第４７５４３１０号（Coe,１９８８）．
［２］米国特許第５２１６２７５号（Chen,１９９３）．
［３］米国特許第５４３８２１５号（Tihanyi,１９９５）．
［４］Jun Zeng, C. Frank Wheatley, Rick Stocks, Chris Kocon, and Stan Benczkowski, "Optimization of the body-diode of power MOSFETs for high efficient synchronous rectification," ISPSD 2000, pp.145-148.
【図面の簡単な説明】
【００２０】
【図１】低注入量及びゲート酸化薄膜を使用する典型的な先行技術のデバイスを示す。
【図２】該デバイスのチャンネル領域を形成するエピタキシャル層を使用する典型的な先行技術のデバイスを示す。
【図３】チャンネル抵抗の大きな低下を伴う本発明の第１の実施例を示す。
【図４】チャンネル抵抗の更に大きな低下を伴う本発明の第２の実施例を示す。
【図５】チャンネル抵抗の更により大きな低下を伴う本発明の第３の実施例を示す。
【図５ａ】図３乃至５に示した３つの実施例の比較を示す。
【図６】本発明の製造における重要なステップの１つを示す。
【図７】本発明の製造における重要なステップの１つを示す。
【図８】本発明の製造における重要なステップの１つを示す。
【図９】本発明の製造における重要なステップの１つを示す。
【図１０】本発明の製造いおける重要なステップの１つを示す。
【図１１】トレンチ側壁に沿う本発明のドーピングプロフィールを示す。
【図１２】先行技術のデバイスのトレンチ側壁に沿ったドーピングプロフィールを示す。
【図１３】本発明のドーピング濃度の等濃度線を示す。
【図１４】先行技術のデバイスにおいて最も良く使用されるエッジ終端部を示す。
【図１５】本発明で使用されるエッジ終端部を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図５ａ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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