(57)【要約】  ピクセルシャフラ（１０）がデジタルビデオシステム内のビデオデータラインを並べ替える。ビデオデータの、一連のラインのピクセル群のアドレスを決定するのに適したアルゴリズムを適用することによって、並べ替え中にビデオデータを格納するのに必要なビデオメモリ（１２）の量を少なくすることができる。ビデオメモリ（１２）は読取・補正・書込みモードで動作する。シャフラ（１０）は、セクション分けされたビデオ入力を有する反射型液晶表示パネル等の、セクション分けされたマトリックス表示パネルを有するマトリックス表示装置において使用され得る。ピクセルシャフラ（１０）は、マトリックス表示パネルのセクション分けされたビデオ入力と調和するように、一連のラインのピクセル群のシーケンスを並べ替える。
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【特許請求の範囲】
【請求項１】
ピクセル群で構成された画像のラインを表すビデオデータを並べ替えるピクセルシャフラであって、
１本のライン内のピクセル群のビデオデータを格納するためのアドレスを有するメモリ位置を含むビデオメモリと、
ａ）アドレスのシーケンスを格納するアドレスメモリであって、少なくとも１つのアドレス入力と、データ入力と、アドレスを供給するためにビデオメモリに結合される少なくとも１つのデータ出力とを有するアドレスメモリと、
ｂ）前記データ出力から現行のラインのピクセル群の位置アドレスを受け取って、１本の連続したラインのピクセル群のメモリ位置が並べ替えられたアドレスに、前記アドレスを変換するために結合された組合せコンバータであって、前記連続したラインのピクセル群のアドレスを前記アドレスメモリに書き戻すために、前記コンバータの１つの出力が前記データ入力に結合され、前記ビデオメモリを制御する組合せコンバータと、
を含むアドレス発生器と、
を備えるピクセルシャフラ。
【請求項２】
前記組合せコンバータは、前記データ出力から受け取ったアドレスを最上位ビット部分と最下位ビット部分とに分割すること、および、前記最下位ビット部分と一定の整数被乗数との積に前記最上位ビット部分を加算することに適応された、請求項１に記載のピクセルシャフラ。
【請求項３】
前記アドレスの１つの最下位ビットを無視することによって、対になったピクセル群が並べ替えられる、請求項１に記載のピクセルシャフラ。
【請求項４】
前記アドレスメモリの少なくとも１つのアドレス入力に結合される出力を有するピクセルカウンタを更に備える、請求項１に記載のピクセルシャフラ。
【請求項５】
前記ピクセルカウンタの１つの出力に接続される、一対のデコーダを更に含む、請求項１に記載のピクセルシャフラ。
【請求項６】
前記アドレス発生器から前記アドレスを受け取り、前記アドレスを前記ビデオメモリに順次供給するアドレスレジスタを更に備える、請求項１に記載のピクセルシャフラ。
【請求項７】
請求項１に記載のピクセルシャフラと、
ビデオ入力を有するセクション分けされたマトリックス表示パネルと、を備えるマトリックス表示装置であって、
前記組合せコンバータは、セクション分けされた前記マトリックス表示パネルのビデオ入力に対応する、並べ替えられたアドレスを供給する、マトリックス表示装置。
【請求項８】
表示パネルに鏡像を供給するために、前記組合せコンバータにより受信されたアドレスを逆転させることに適応された計算ブロックを更に備える、請求項７に記載のマトリックス表示装置。
【請求項９】
前記マトリックス表示パネルが反射型液晶表示（ＲＬＣＤ）パネルである、請求項７に記載のマトリックス表示装置。
【請求項１０】
前記アドレス発生器は、前記ＲＬＣＤパネルの水平同期信号に接続されるリセット入力と、前記アドレスメモリに接続される出力とを有するピクセルカウンタを更に含む、請求項９に記載のマトリックス表示装置。
【請求項１１】
前記アドレス発生器は、前記ＲＬＣＤパネルの垂直同期信号に接続されるリセット入力を有するラインカウンタを更に含む、請求項１０に記載のマトリックス表示装置。
【請求項１２】
ピクセル群で構成された画像のラインを表すビデオデータを並べ替える方法であって、
アドレスメモリ内の画像の第１ラインのピクセル群のビデオデータを含むビデオメモリのメモリ位置のアドレスを格納することと、
現行のラインのピクセル群のビデオデータが一旦メモリ位置から読み出されると、現行ラインの次のピクセル群のデータが前記ビデオメモリから読み出される前に、一連のラインのピクセル群に対応するデータがこのメモリ位置に書き込まれるよう、次のラインのピクセル群の並べ替えられたメモリ位置のアドレスを計算することと、
並べ替えられたアドレスでビデオメモリをアドレス指定することと、
を備える方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してデジタルビデオ処理に関し、より詳細には、セクション分けされたビデオ入力を備えたマトリックス表示を駆動するための、デジタルビデオデータの並べ替えに関する。
【背景技術】
【０００２】
反射型液晶表示（ＲＬＣＤ）パネル等のマトリックス表示は、セクション分けされたデジタルビデオ入力で構築される。例えば、既知の各々１２８０×１０２４ピクセルを有するＲＬＣＤパネルは、各３２０×１０２４ピクセルを有する４つのセクション各々のために、デジタルビデオ信号用のインターフェイスを有している。各セクションは奇数と偶数ピクセル用に独立した8ビットのビデオ入力を有する。従って、デジタルビデオ入力信号の各ビデオラインのピクセルをセクション分けされたデジタルビデオ入力に並べ替えることが必要である。これは、通常３つの主要な素子、すなわち、インターリーバ、ピクセルシャフラ及びコーナターナを備えた電子機器、すなわち、いわゆるリマッパ（ｒｅｍａｐｐｅｒ）を並べ替えることによって通常実行される。
【０００３】
インターリーバは、奇数のみ、または偶数のみのビデオピクセルの、３２ビットのクワッド（４チャネル）ピクセルグループ（「クワドレット」としても知られており、以後そのように称する）を作成する。このようなインターリービングは３色（赤、緑、青）各々のために実施される。インターリーバは3色各々のために３２ビットの出力を有し、各々の出力がビデオライン当り３２０のクワドレットを供給する。シャフラは、その３つの入力各々において順次番号が付けられた０、１、２、３、…３１９のクワドレットを受け取り、０、１、８０、８１、１６０、１６１、２４０、２４１、２、３、８２、８３、…２３８、２３９、３１８、３１９の順序でそれらを出力する。フロントプロジェクション方式ではなく、リアプロジェクション方式で実行されるＲＬＣＤプロジェクタにおいては、全てのビデオデータが正反射され、シャフラは、３１９、３１８、２３９、２３８、１５９、７９、７８、…８１、８０、１、０の順序でクワドレットを出力する。次いでコーナターナは、８個の隣接するクワドレットの各グループ内で８ビットのビデオピクセルを並べ替える。
【０００４】
ピクセルシャフラが実施する操作は、マトリックス置換として表すことができる。２つの隣接するクワドレットがこのようなマトリックスの１要素を表す場合は、４０×４のマトリックスを置換すべきである。マトリックスの４つの各列が、４０対の隣接するクワドレットを含む。従来の方法（つまり、いわゆるピンポン法）で動作するピクセルシャフラは、ＳＲＡＭの２個のメモリバンク、各３２０×９６を有するビデオメモリを含む。ビデオライン期間の間に、特定のシーケンスで１つのバンクが３２０個のクワドレットで満たされる一方、０、１、８０、８１、１６０、１６１、２４０、２４１、２、３、８２、８３、…２３８、２３９、３１８、３１９の読取アドレス順序で他方のバンクが読み出される。３色各々が３２ビットのクワドレットを有しているため、メモリ内の３２０の位置各々に対して、３×３２＝９６ビットを格納しなければならない。ピクセルシャフラのピンポン法は非常に信頼できるものであるが、ＳＲＡＭの６０Ｋビットを必要とし、このため、メモリが非常に高価なものになる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、必要とされるメモリがより少ないピクセルシャフラを提供することである。
【課題を解決するための手段】
【０００６】
本発明は独立請求項によって定義される。従属請求項は有利な実施の形態を定義する。
【０００７】
以下の好適な実施の形態についての詳細な説明から容易に理解され、充分に認識されるように、本発明は、読取・補正・書込みモードでビデオメモリが動作できるようにする、アドレス発生器と称される装置を組み込んだピクセルシャフラによって具体化される。これはビデオメモリのどのアドレス位置であっても読み取られ、直ちに新しいデータで上書きされることを意味する。このようなシャフラは３２０×９６のＳＲＡＭの１メモリバンクのみを必要とする。この場合、新しいビデオラインのピクセルのデータ群が、以前のラインとは異なる順序で格納されるため、新しいアドレス順序を必要とするであろう。本発明がこのように実用化されると、従来のシステムのメモリ容量の半分で、ピクセルシャフリング機能を実施できる。
【０００８】
上記及び他の本発明の態様は、図面を参照することにより明確になるであろう。
【発明を実施するための最良の形態】
【０００９】
前述したように、ＳＲＡＭの１つのバンクが読取・補正・書込みモードで動作する場合、新しいビデオライン各々が新しいアドレス順序を必要とする。メモリバンクは、格納される８０×４クワドレット各々に対するアドレス位置を有する。３２０の位置各々をアドレス指定できるようにするには、９個のアドレスビットが必要である。９個のアドレスビットの最下位ビットが無視される場合、つまり、例えば隣接する対のクワドレットであるクワドレット３１８、３１９は、８０×４個のクワドレットのマトリックスの同じ要素部分であり、それらのアドレスのうち８個の最上位ビットが同じである場合、図１に示すような方法でアドレス順序が変更されるであろう。このシミュレーションから解るように、２６の独特のアドレス順序（ライン０〜２５）を発生させ、その動作を繰り返す（ビデオライン２６がビデオライン０用のアドレス順序を繰り返す等）。これらの番号は、４０×４＝１６０対のクワドレットのマトリックス要素の番号を示す。ビデオラインの正反射を実行する場合、アドレスシーケンスは図２に示すようになる。
【００１０】
アドレスに対するアルゴリズムは以下の式で表される。図１に示したシミュレーションに対するアドレスは、
Ａｎｉ＝Ｉｎｔ［Ａ（ｎ−１）ｉ／４］＋４０＊残部［Ａ（ｎ−１）ｉ／４］
で表され、式中、ｎはビデオライン番号であり、ｉは０〜１５９のマトリックス要素番号である。
【００１１】
正反射（図２）に対するアドレスは、
Ａｎｉ＝Ｉｎｔ［Ｂ（ｎ−１）ｉ／４］＋４０＊残部［Ｂ（ｎ−１）ｉ／４］
で表され、Ｂ（ｎ−１）ｉ＝１５９−Ａ（ｎ−１）ｉである。
【００１２】
シャフラの好適な実施の形態のブロック図を図３に示し、図中シャフラは参照符号１０で示されている。シャフラ１０は、本実施の形態ではデュアルポートＳＲＡＭ３２０×９６の１つのバンクを備えたビデオメモリ１２と、アドレス発生器１４と、９ビットのアドレスレジスタ１６と、Ｄ−フリップフロップと、論理素子とを備える。シャフラ１０は、（入力されたアクティブビデオデータＶｉＲ、ＶｉＧ、ＶｉＢに対して）３クロック期間進んだ水平・垂直の同期パルスと同期化され、長さにおいて１クロック期間の同期パルス（アクティブ低）が対応するシャフラの入力ＡｄｖＨとＡｄｖＶに印加される。水平・垂直の同期パルスは、最初のアクティブなビデオ出力ＶｏＲ、ＶｏＧ、ＶｏＢに先行するクロック期間で、図３において参照符号１８と２０で示される、対応する出力Ｈｏ及びＶｏにおいて各々アクティブとなる。これらの出力Ｈｏ及びＶｏは、コーナターナ等の次の回路ブロックを同期化させるために使用される。メモリ１２の読取・書込み操作は各々のデータポートにおいて独立して、また同時に実行される。ビデオメモリ１２の読取アドレス入力に結合された、アドレスレジスタ１４のアドレス出力Ａｄｄｒに１つのアドレスが現れると、ビデオメモリ１２はこのアドレスにおいて、ビデオデータＶｉＲ、ＶｉＧ、ＶｉＢのクワドレットの形態でデータを読み出す。次のクロック期間では、このアドレスがアドレスレジスタ１６に書込まれ、ビデオメモリ１２はその書込みアドレス入力においてこのアドレスを受け取り、同じアドレスにある新しいビデオデータのクワドレットをダウンロードする。
【００１３】
アドレス発生器１４の好適な実施の形態の回路図を図４に示す。アドレス発生器１４は参照符号２２で示されるアドレスメモリである、小型のデュアルポートＳＲＡＭ１６０×８と、ピクセルカウンタ２４と、ラインカウンタ２６と、組み合せコンバータ２８と、計算ブロック３０（１５９−Ｘ）と、２つのマルチプレクサ３２、３４と、２つのデコーダ３６、３８と、フリップフロップと、論理素子とを含む。画像の最初のビデオライン(ラインカウント＝０）の間、ピクセルカウンタ２４からアドレスが取られ、クワドレット（０、１、２、３、４、…３１９）の最初のラインのアドレスがアドレス出力Ａｄｄｒに送られる。同時に、最初のラインのアドレスのうち、８つの最上位ビットが組み合せコンバータ２８によって変換され、アドレスメモリ２２内へとダウンロードされる。画像の最初のビデオラインの間、ＳＲＡＭ２２のメモリ位置０、１、２、３、４、…１５９が、次のライン期間中にビデオメモリ１２から読み出されるべきクワドレットペアのアドレスシーケンスである、データ０、４０、８０、１２０、１、…１５９で満たされる。最初のビデオライン以外のビデオラインの間、アドレス出力ＡｄｄｒはそのデータをＳＲＡＭ２２から受け取り、またＳＲＡＭ２２からのデータはコンバータ２８によって変換され、ＳＲＡＭ２２に書き戻される。図面（図４）に示すように、コンバータ２８は“Ａ”及び“Ｂ”で示された２つの入力を受け取り、最初の入力と、第２の入力値（０、１、２，３）の連続したシーケンスに対する所定数（０、４０、８０、１２０）とを加算したものの関数として、出力Ｙに対する値を設定する。この例では、Ｂ＝０の時Ｙ＝Ａであり、Ｂ＝１の時Ｙ＝Ａ＋４０であり、Ｂ＝２の時Ｙ＝Ａ＋８０であり、Ｂ＝３の時Ｙ＝Ａ＋１２０である。第２のビデオラインの間、同じＳＲＡＭ２２内の位置が０、１０、２０、３０、４０、…１５９で上書きされる。出力アドレスの最下位ビットはビデオライン期間内に単にトグルされ、ピクセルカウンタ２４の最下位ビットから得ることができる。入力Ｂは最下位ビット部分を表し、本例では、8ビットアドレス部分の２つの最下位ビットを表す。これら２つのビットは上述した式における“残部［Ａ（ｎ−１）ｉ／４］”に対応する。
【００１４】
同様に、入力“Ａ”は、本例では、８ビットアドレス部分の５つの最上位ビットである、最上位ビットに対応する。これら５つのビットは、上述した式における“Ｉｎｔ［Ａ（ｎ−１）ｉ／４］”に対応する。最後に、コンバータ２８の出力“Ｙ”は同式におけるＡｎｉに対応するため、Ｙ＝Ｚ＋４０Ｂである。
【００１５】
“反射”入力ＲＩがアクティブであれば、水平正反射が実行される。この場合、コンバータ２８用のデータが、計算ブロック３０を通してＳＲＡＭ２２から取られ、それによって“１５９−Ｘ”操作を実行する。“Ｘ”は計算ブロック３０の入力であり、上述の式における“Ａ（ｎ−１）ｉ”に対応する。計算ブロック３０の出力は上述の式における“Ｂ（ｎ−１）ｉ”である。コンバータ２８に“Ｂ（ｎ−１）ｉ”を供給することによって、コンバータ２８は正反射の式を実行する。更に、所定のビデオラインに対してトグルする最下位アドレスビットの位相は、前のビデオラインのものに対して常に反対であるべきである。これは、水平正反射モードで操作している時、２つの隣接するクワドレットのどちらでも最初にメモリにダウンロードされたものを、次のビットライン中にメモリから最後に読み出すべきであるという事実に関連する。つまり、例えばクワドレット３１８がクワドレット３１９に先立ってメモリに書き込まれても、正反射が作用している場合、次のビデオラインではクワドレット３１９がクワドレット３１８よりも先に読み出される、ということである。ビデオラインカウンタ２６の最下位ビットに接続された入力４２を有する排他的ＯＲゲート４０によって、最下位ビットトグル相の変更が提供される。
【００１６】
本発明の他の態様及び特徴は、図面及び以上の開示・添付請求の範囲の検討によって自明となるであろう。
【００１７】
アドレス発生器１４の動作タイミング図を、水平の正反射を伴わない場合と、伴う場合について、各々図５と６に示す。図５と６のタイミング図上の対応するラインとして、回路図（図４）におけるポイントを同じ文字（太字の円内）でマークし、当業者が全ての信号の正確なタイミングでアドレス発生器１４の操作を理解し、実行できるようにした。
【００１８】
上記の実施の形態は本発明を限定するのではなく、むしろ説明するものであり、添付請求の範囲から逸脱することなく、当業者が多くの代替的実施の形態を設計できることに留意されたい。請求の範囲において、括弧内の参照符号は請求項を限定するものと考えるべきではない。「備える（ｃｏｍｐｒｉｓｉｎｇ）」という言葉は、請求項において記載されたもの以外の要素または工程の存在を除外するものではない。要素の前に付けられた「１つの（“ａ”または“ａｎ”）」という言葉は、複数の要素の存在を除外するものではない。本発明は幾つかの明確な要素を備えたハードウエア、または適切にプログラミングされたコンピュータによって実行できる。幾つかの手段を列挙する装置に関する請求項では、幾つかのこれらの手段が、１つのハードウエアの同じアイテムによって具体化され得る。相互に異なる従属請求項においてある手段が具陳されたという単なる事実は、更なる利点を得るために、これらの手段の組合せを使用できないことを示すものではない。
【図面の簡単な説明】
【００１９】
【図１】本発明のアドレス指定技術を使用した、２７の連続したビデオラインに対するアドレスシーケンスの一例を示す図。
【図２】図１の例における各ビデオラインの正反射に対応するアドレスシーケンスを示す図。
【図３】本発明のアドレス発生器を組み込んだシャフラの好適な実施の形態を示すブロック図。
【図４】図３のアドレス発生器の電気回路図。
【図５】水平の正反射を伴わないアドレス発生器の動作を示すタイミング図。
【図６】水平の正反射を伴ったアドレス発生器の動作を示すタイミング図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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