(57)【要約】【課題】  製造および試験を行うのに効率的で且つアナログＰＬＬを有しない全デジタル周波数変換装置および方法を提供すること。【解決手段】  変換対象の入力信号と実質的に同期する選択可能な位相および周波数を有する出力信号を生成する全デジタル周波数変換デバイスにおいて、周波数変換を達成するための一般的な方法が提供される。多数のタイムシフト信号が生成され、出力信号をセットおよびリセットするために、適切なものが選択される。本発明の実施する装置と、コンピューティングシステムと、ソフトウェア製品とが、更に提供される。
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【特許請求の範囲】
【請求項１】
デジタル周波数変換のための装置であって、
複数のタイムシフト基準信号を出力するように構成されたデジタルタイムシフト部と、
前記デジタルタイムシフト部に結合されており、前記複数のタイムシフト基準信号を受領して複数のタイムシフトパルスを出力するように構成されたデジタルパルス発生部と、
前記デジタルパルス発生部に結合されており、第一の周波数を有するソース信号を受領して位相情報を前記デジタルパルス発生部に出力するように構成されたデジタル位相解析部と、
前記位相解析部および前記パルス発生部に結合されており、前記複数のタイムシフトパルスおよび前記位相情報に基づいてセット信号およびリセット信号を出力するように構成されたデジタルパルス選択部と、
デジタルパルス選択部に結合されており、前記セット信号および前記リセット信号に基づいて第二の周波数を有するデジタル出力信号を生成するように構成されたデジタル出力モジュールと
を備える装置。
【請求項２】
前記パルス選択部が、
前記ソース信号に対応する周波数設定値と第１の値とに基づいて、第２の値を計算するように構成された計算部と、
該第２の値と前記位相情報とに基づいて、パルス選択値を提供する乗算部と、
該パルス選択値に基づいて、前記セット信号又は前記リセット信号に対応する前記タイムシフトパルスを提供するように構成されたパルス選択モジュールと
を更に備える、請求項１記載の装置。
【請求項３】
前記タイムシフト部が、遅延線を含む請求項１記載の装置。
【請求項４】
前記出力モジュールが、セット／リセットラッチを含む請求項１記載の装置。
【請求項５】
周波数変換デバイスにおける周波数を変換する方法であって、
（ａ）複数の周波数設定パラメータを決定し、
（ｂ）複数のタイムシフト信号を生成し、
（ｃ）第一の基準信号に基づいて出力信号をセットするために適切なタイムシフト信号を選択し、
（ｄ）前記第一の基準信号に基づいて前記出力信号をリセットするために適切なタイムシフト信号を選択し、
（ｅ）選択された前記タイムシフトセット信号および前記選択されたタイムシフトリセット信号に対応する前記出力信号を生成する
各ステップを備えた方法。
【請求項６】
請求項５記載の方法であって、前記ステップ（ｂ）における信号の生成が、更に、
（ｆ）第二の基準信号から導かれる複数のタイムシフト信号を生成するステップを含む。
【請求項７】
請求項６記載の方法であって、更に、
（ｇ）複数のタイムシフト信号から導かれる複数のタイムシフトパルスを生成するステップであって、前記ステップ（ｄ）における適切なタイムシフト信号の選択は、複数の前記タイムシフトパルスから選択するステップを備える方法。
【請求項８】
請求項５記載の方法であって、前記ステップ（ｃ）における適切なタイムシフト信号の選択が、更に、
（ｈ）前記第一の基準信号の新しい期間の開始を決定し、
（ｉ）期間の開始時点のみで出力をセットするために、適切な前記タイムシフト信号を選択する
各ステップを備えた方法。
【請求項９】
請求項５記載の方法であって、前記ステップ（ｄ）における適切なタイムシフト信号の選択が、更に、
（ｊ）前記第一の基準信号の期間の中央を決定し、
（ｋ）期間の中央の時点のみで出力をリセットするために、適切な前記タイムシフト信号を選択する
各ステップを備える方法。
【請求項１０】
請求項５記載の方法であって、前記ステップ（ａ）における複数の周波数設定パラメータの決定が、更に、
複数の前記タイムシフト信号を生成するのに必要なパラメータのセットであって、前記タイムシフトの量と前記遅延信号の数とを含む第一のセットを決定するステップを備える方法。
【請求項１１】
請求項１０記載の方法であって、前記ステップ（ａ）における複数の周波数設定パラメータの決定が、更に、
前記ステップ（ｃ）および（ｄ）の両方におけるタイムシフト信号の選択において用いられる第１の定数であって、前記第一の基準信号に対応する周波数設定値と前記遅延信号の数との両方に基づく第１の定数を演算するステップを備えた方法。
【請求項１２】
デジタル周波数変換を行なうシステムであって、
複数の周波数設定パラメータを決定するように構成されたプロセッサと、
複数のタイムシフト信号を生成するように構成されたプロセッサと、
第一の基準信号に基づいて出力信号をセットするために適切なタイムシフト信号を選択するように構成されたプロセッサと、
前記第一の基準信号に基づいて前記出力信号をリセットするために適切なタイムシフト信号を選択するように構成されたプロセッサと、
セットおよびリセット信号に対応する出力信号を生成するように構成された入出力デバイスと
を備えるシステム。
【請求項１３】
請求項１２記載のシステムであって、複数のタイムシフト信号の生成が、更に、
第二の基準信号から導かれる複数のタイムシフト信号を生成するように構成されたプロセッサを含むシステム。
【請求項１４】
請求項１３記載のシステムであって、更に、
複数の前記タイムシフト信号から導かれる複数のタイムシフトパルスを生成するように構成されており、出力信号をセットおよびリセットするために選択された信号が複数のタイムシフトパルスから選択されるプロセッサを備えるシステム。
【請求項１５】
デジタル周波数変換をコンピュータに行なわせるコンピュータプログラムであって、
複数の周波数設定パラメータを決定するコンピュータコードと、
複数のタイムシフト信号を生成する生成するコンピュータコードと、
第一の基準信号に基づいて出力信号をセットするために適切なタイムシフト信号を選択するコンピュータコードと、
前記第一の基準信号に基づいて前記出力信号をリセットするために適切なタイムシフト信号を選択するコンピュータコードと、
選択されたセットおよびリセット信号に対応する出力信号を生成するコンピュータコードと、備え、
前記各コンピュータコードがコンピュータ可読媒体に記憶されたコンピュータプログラム。
【請求項１６】
請求項１５記載のコンピュータプログラムであって、前記複数のタイムシフト信号の生成が、更に
第二の基準信号から導かれる複数のタイムシフト信号を生成するコンピュータコードを有するコンピュータプログラム。
【請求項１７】
請求項１６記載のコンピュータプログラムであって、更に、
複数のタイムシフト信号から導かれる複数のタイムシフトパルスを生成するコンピュータコードであり、出力信号をセットおよびリセットするために選択される信号が、複数のタイムシフトパルスから選択されるコンピュータコードを有するコンピュータプログラム。
【請求項１８】
請求項１５記載のコンピュータプログラムであって、前記コンピュータ可読媒体が、搬送波として実現されたデータ信号、ＣＤ−ＲＯＭ、ハードディスク、フレキシブルディスク、テープドライブ、半導体メモリから成るグループの中から選択された一つであるコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数変換器に関する。本発明は、より詳しくは、決定論的位相誤差を有するデジタル周波数変換器（コンバータ）に関する。
【背景技術】
【０００２】
多くのタイプの電気システムでは、特定の基準信号から合成された様々な周波数および位相関係を有するクロック信号を生成することが望ましい。基準信号から得られた各種信号を合成する一般的な方法は、アナログ位相同期ループ（ＰＬＬ）周波数コンバータに基づいている。したがって、図１は、デジタルソース周波数ＳＣＬＫをソース分周器１０４の入力として取り込む従来のアナログＰＬＬ１００を図示しており、ソース分周器１０４は、ＳＣＬＫを整数値Ｓにより分周し、基準周波数ｆＲＥＦを作成する。負のフィードパックＰＬＬ制御ループ１０５は、位相検出器１０６と、チャージポンプ１０８と、ローパスフィルタ１１０と、電圧制御オシレータ（ＶＣＯ）１１２と、フィードバック分周器１１４とによって形成される。位相検出器１０６は、ｆＲＥＦおよびフィードバック周波数ｆＢＡＣＫに対して位相差動作を実行する。即ち、位相検出器１０６は、ｆＲＥＦとｆＢＡＣＫとが等しい時にゼロであり、位相差とは逆に変化する位相誤差信号ＵＥＲＲを生成する。ＰＬＬ制御ループのフィードフォワード部１０７は、ＶＣＯ１１２からの出力でありかつ目的周波数ＤＣＬＫを生成し、ＶＣＯ１１２の出力周波数は、チャージポンプ１０８とローパスフィルタ１１０とによって形成された電圧を通じて、ＵＥＲＲによって制御される。具体的には、チャージポンプ１０８は、ＵＥＲＲを、ローパスフィルタ１１０によって平滑化された電圧信号に変換し、これにより、ＶＣＯ１１２に制御電圧を提供する。ＰＬＬ制御ループのフィードバックパス１１３は、周波数出力ＤＣＬＫをフィードバック分周器１１４に供給し、フィードバック分周器１１４は、ＤＣＬＫを整数値Ｆで分周することによりｆＢＡＣＫ信号を形成する。ＤＣＬＫの出力周波数は、比率Ｆ／Ｓによって決定される倍数又は分周ソース周波数ＳＣＬＫである。
【０００３】
ＰＬＬ位相ジッタ、ループ安定性、および応答時間は、アナログチャージポンプ１０８およびローパスループフィルタ１１０構成要素によって主に決定される。こうしたアナログＰＬＬ構成要素の容量素子は、大きなループ時定数および位相ジッタを持ち込み、結果として、特にソース周波数ＳＣＬＫが急激に変化する時、理解および予測が困難なループ挙動を発生させる。この不確実性の理由の一つは、例えば、キャパシタが電気特性の熱による変動の影響を受けるためである。少なくともこうした理由から、従来のアナログＰＬＬは、特にソース周波数ＳＣＬＫが一定値ではない時、正確な周波数変換のために実際に使用するのは非常に困難である。電気性能の限界に加えて、従来のアナログＰＬＬの実施には大きなコストが伴う。例えば、集積回路（ＩＣ）として実施する時、アナログＰＬＬの構成要素は、最終的なＩＣダイにおいて面積的に大きな部分を占める。アナログＰＬＬに伴う別の大きなコストは、現在のＩＣデバイス試験手法において、特別な試験機器での検査のために、アナログＰＬＬに接続された外部ＩＣアクセスピンが必要となることである。場合によっては、分周器１１４および１０４の選択も、重大なコストおよび設計の問題を提示する場合がある。一例として、少なすぎるビット（例えば、４ビット）の分周器が使用された場合、分周器の限られた分解能のため、こうしたＰＬＬでは生成できない出力周波数の範囲が存在することになる。しかしながら、こうした分周器においてビット数を増やすことは、比較期間を増加させる場合があり、結果として、アナログＰＬＬにおいて大きく更にコストの高い容量素子が必要になるため、実際的ではない場合が多い。更に、小さな分周器比率を選択した場合の問題は、従来の多くのクロックソースが、相対的に飛び飛びのいくつかの発信周波数しか用意されていない水晶発振器を発信源としているという事実により、一層困難なものとなっている。
【０００４】
発信周波数が固定の水晶振動子を用いる代わりに、一部の公知の方法では、デジタルオシレータを実施してＤＣＬＫを生成する。従来のデジタル制御オシレータの一つは、離散時間オシレータ（ＤＴＯ）と呼ばれ、一例として、図２にＤＴＯ２００として図示されている。ＤＴＯ２００は、ｎビット加算器２０２を含み、ｎビット加算器２０２は、ｎビット増分値Ｎ（スケーリング係数）をレジスタ２０４の以前の出力値に加算し、これにより、レジスタ２０４の出力値は、基準クロック信号ＲＣＬＫの次の立ち上がりエッジにおいて、新たに増分された値により更新され、これにより、いくつかのＲＣＬＫサイクル数に渡って、信号２０６によって表されるｎビット階段状出力が生成される。基準クロック信号ＲＣＬＫは、加算器２０２によって決定される次のＤＴＯ出力値によりレジスタ２０４が更新された時に同期することで、階段状出力信号２０６の各ステップの持続時間を制御する。ＤＴＯ出力信号２０６の各期間の後には、キャリービット２０８が生成される。キャリービット２０８は、ＤＴＯ出力周波数の整数部分を表し、階段状ＤＴＯ出力信号２０６は、各期間の小数部分に関する情報を含む。カウンタ部（図示なし）は、連続期間に渡って生成されたキャリ２０８を累積し、これにより、他のシステム構成要素での使用のために、ＤＴＯの出力の整数部分を累積する。ＤＴＯ振動期間は、次の式（１）に従って、ＤＴＯ加算器のＭＯＤＵＬＯ（即ち、カウント範囲２ｎ）と、Ｎの値と、ＲＣＬＫ周波数ＦＲＣＬＫとによって決定される。ここでＳＦは、ＤＴＯの出力周波数を直線的に決定するｎビットスケーリング係数（例えば、Ｎ）である。
【０００５】
【数１】
2005521321.tif 000003
【０００６】
通常、ＲＣＬＫ周波数ＭＯＤＵＬＯは固定され、望ましいＤＴＯ出力周波数は、Ｎの値によって動的に制御される。通常、ＭＯＤＵＬＯ＝２ｎであり、ここでｎはＤＴＯ加算器のビット数となる。一部の実施形態では、ＤＴＯ出力周波数は、Ｎを一定に維持しながらＭＯＤＵＬＯを変化させることで制御される。変換する入力周波数を分析し、望ましいＤＣＬＫ出力周波数を生成するためにＤＴＯに適したＮの値を計算するモジュール（図示なし）を有することで、ＤＴＯ２００は、周波数変換に使用できることに留意されたい。しかしながら、こうしたＤＴＯ周波数コンバータが有する問題の一つは、ＤＴＯ出力の変更が基準クロックＲＣＬＫの立ち上がりエッジで行われるため、ＤＣＬＫ出力信号の立ち上がりエッジと立ち下がりエッジとについて、理想的な位置に対する大幅なミスアライメントが生じ得ることである。結果として、ＤＣＬＫ信号エッジのジッタは、最大一ＲＣＬＫ期間となり、ジッタの値は、アナログＰＬＬのものよりも大幅に悪化し得る。これは、ＤＴＯ出力周波数において、位相ジッタが一事例であっても許容できない時、特に重要となる。
【０００７】
ＤＴＯ出力周波数における位相ジッタを低減する公知の一方法は、図３の例示的なブロック図３００によって表されるデジタル−アナログコンバータ（ＤＡＣ）を使用することである。図において、ｎビット値Ｎは、信号のコンディショニングのために出力モジュール３０７に供給されるｎビットＤＴＯ信号ｆＤＴＯの周波数を設定する。出力モジュール３０７は、ＤＴＯ３０４の出力をルックアップテーブル（ＬＵＴ）３０８のためのメモリアドレスとして取り込むことで、ｆＤＴＯと同じ期間を有する任意波形を生成し、ＬＵＴ３０８は、対応する各ＬＵＴアドレス位置からの適切な値をデジタル−アナログコンバータ（ＤＡＣ）３１０に入力し、これにより、ＤＡＣ３１０は、ローパスフィルタ３１２によって平滑化される望ましい波形を生成する。ＬＵＴおよびフィルタは、通常、最も高い調和周波数を遮断し、主にメインクロック周波数の通過を可能にすることで、ＤＴＯ出力信号における調和周波数の歪みを低減するために含まれ、これにより位相ジッタも低減するが、排除はしない。シュミットトリガ３１４は、ｆＤＴＯのアナログ表現を変換し、周波数変換の次のステップのためにＰＬＬ３１６に供給されるデジタル周波数ＳＣＬＫにする。アナログＰＬＬは、ＳＣＬＫジッタを平滑化し、更に追加として、ローパスフィルタ３１２の設計にとって重要なＤＣＬＫ範囲と相対的なｆＤＴＯ範囲の低減を可能にする。
【０００８】
周波数コンバータが使用される場合が多い重要な領域には、デジタルインタフェースを備えたＣＲＴおよびＬＣＤモニタが含まれる。こうした用途においては、比較的少ない正確なクロック基準から生成又は変換される、多数の異なるデジタルクロック周波数が存在する。実行される機能で、多くの異なるクロック周波数の必要性を導くものには、画像の縮小および補間と、画像のピクセル寸法の変更をサポートする様々な走査周波数とが含まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
公知の周波数コンバータは一般的に十分に機能しているが、デジタルシステムにおいて必要になる精度の高いデジタルクロック周波数の数が増加を続けるに従って、製造および試験を行うのに効率的な、改良されたデジタル周波数コンバータ設計の必要性が生じている。特に、アナログＰＬＬを有していない全デジタル周波数コンバータを有することが望ましい。
【課題を解決するための手段】
【００１０】
上記およびその他の目的を達成するために、本発明の目的によれば、デジタル構成要素のみを使用するデジタル周波数変換のための方法および装置が提供される。
【００１１】
変換対象の入力信号（変換信号）を取り込み、選択可能な周波数および位相を有する信号を出力する全デジタル周波数変換デバイスにおいて、周波数変換を達成するための一般的な方法が提供される。一般的な方法の一実施形態は、周波数設定パラメータを決定するステップと、複数のタイムシフト信号を生成するステップとを含む。周波数変換プロセスは、入力変換信号の特定の位相位置で出力信号をセットおよびリセットするために、適切なタイムシフト信号を選択することで継続する。例えば、出力信号を、入力変換信号の期間の開始にセットし、中央でリセットすることができる。周波数変換プロセスは、選択されたタイムシフトセット信号と選択されたタイムシフトリセット信号とに対応する出力信号を生成し、これにより、入力変換信号と実質的に同期する選択可能な周波数を有する出力信号を生成する。
【００１２】
本方法の別の態様において、タイムシフト信号は、周期的な基準信号をタイムシフトすることを含め、様々な相応しい方法で生成してよい。本発明の別の態様において、こうしたタイムシフト基準信号は、更に、出力信号をセットおよびリセットするために適切に使用されるパルスの形にされる。
【００１３】
一実施形態では、本方法を実施する周波数変換のための装置が提供される。装置は、基準入力信号を取り込み、多数のタイムシフト基準信号を出力するタイムシフト部を含む。タイムシフト基準信号は、多数のタイムシフトパルスを形成するパルス発生部に供給される。パルス選択部は、出力信号をセットおよびリセットするために、適切なタイムシフトパルスを選択する。パルス選択部は、デジタルパルス解析部がパルス選択部に提供する入力変換信号に対応する位相情報を受領し、パルス選択部は、選択可能な周波数を有した対応するデジタル出力信号を生成するために、セット信号とリセット信号とを出力モジュールに出力する。タイムシフト部は、一部の実施形態において、遅延線により実施できる。出力モジュールは、セット／リセットラッチにより実施できる。
【００１４】
本発明を実施するコンピューティングシステムおよびソフトウェア製品が、更に提供される。
【００１５】
本発明のその他の特徴、利点、および目的は、添付図面と併せて読むべき以下の詳細な説明から、更に明らかとなり、更に容易に理解されよう。
【００１６】
本発明は、限定としてではなく例として、添付図面の図において例示される。図面において、同様の参照符号は同様の要素を示す。
【発明を実施するための最良の形態】
【００１７】
次に、本発明について、添付図面に例示した実施形態を参照して、詳細に説明する。以下の説明では、本発明の深い理解を提供するために、特定の実施形態について述べる。しかしながら、こうした特定の詳細の一部又は全部を備えずに、本発明を実施し得ることは、当業者には明らかであろう。また、周知のステップおよび／又はシステム構成要素については、本発明を不必要に曖昧にしないために、詳細には説明していない。
【００１８】
上記を考慮して、更に本発明の他の目的を達成するために、決定論的ジッタを有する同期周波数変換を達成する全デジタル周波数コンバータのための方法および装置が提供される。具体的には、周波数コンバータは、アナログＰＬＬを有しておらず、これにより、相対的に効率的なデジタル回路の製造および試験方法が利用可能となる。
【００１９】
本発明の全デジタル周波数コンバータを詳細に説明する前に、なぜ図２に図示したＤＴＯが同期周波数変換に適していないかを最初に理解することが一助となる。実行可能な有意義な観察の一つは、図４の波形図に図示したように、基準クロックの立ち上がりエッジと、ＤＴＯの新しい各期間に発生する出力クロックの立ち上がりエッジとの間には、位相シフト（Ｐｈａｓｅ＿ｓｈｉｆｔ）が存在することである。図において、ＤＴＯ出力レジスタは、値Ｑ＝２ｎによって表現される最大カウントに達するまで、各ＲＣＬＫにおいてＮずつ増分し、ここで、ｎはＤＴＯ内のビット数となる。最大カウントＱに達すると、次に期間の開始を合図するキャリが生成され、Ｑを超えるＮの残りの部分は、ＤＴＯのモジュロ加算器によってラップアラウンドされる。ラップアラウンドするＮの部分は、図においてｍとして表されており、ラップアラウンドしないＮの部分は、差Ｎ−ｍによって記載される。ＤＴＯ出力レジスタの値は、ＲＣＬＫのフロントエッジに同期した形で対応する出力信号の位相である。出力クロック信号は、出力クロックの立ち上がりエッジにおいてゼロの位相から始まり、次の立ち上がり出力クロックエッジにおいて１の値まで直線的に傾斜する周期的傾斜信号として図に示した出力位相を有する状態で生成される。出力クロックの立ち下がりエッジは、出力位相０．５で発生する。即ち、カウントＱ／２に達した時、カウントＱ／２を通じたキャリが生成され、期間の後半の開始を合図し、Ｑ／２を超えるＮの残りの部分（ｍ）は、ＲＣＬＫのフロントエッジと相対的な立ち上がりエッジの位置に関する情報を含む。ＤＴＯ出力の多くの値は、到達した場合に出力クロックの立ち上がりエッジ又は立ち下がりエッジを生成できる値として決定してよいことに留意されたい。例えば、出力クロックの立ち上がりエッジは、カウントＱ／２又はＱに達した場合に生成されてよく、立ち下がりエッジは、カウントＱ／４又は３Ｑ／４に達した場合に生成されてよい。しかしながら、ＲＣＬＫと出力クロックとの間には、値Ｐｈａｓｅ＿ｓｈｉｆｔで表される累積位相差が存在し、累積位相差は、説明したＤＴＯ出力のラップアラウンドの影響に対応する。ＲＣＬＫのフロントエッジと出力信号の立ち上がり／立ち下がりエッジとの間の位相差、又はＰｈａｓｅ＿ｓｈｉｆｔは、下の式（２）に示すように計算できる。
【００２０】
【数２】
2005521321.tif 000004
【００２１】
ここで、ＴＲＣＬＫは、ＲＣＬＫの期間である。通常は、出力クロックから位相誤差Ｐｈａｓｅ＿ｓｈｉｆｔを取り除くために、ＤＡＣと、ローパスフィルタと、アナログＰＬＬとを含む出力モジュールが使用され、これにより、同期周波数コンバータが達成される。しかしながら、本発明は、決定論的に制御された位相誤差を有する実質的同期出力クロック信号を生成するために使用される、ＲＣＬＫに由来する特別な信号を使用するデジタル回路を提供することで、アナログ構成要素を回避する。本発明の一実施形態では、多数のタイムシフト基準クロック信号（ＲＣＬＫ）を形成し、前記基準クロック信号間のタイムシフトに等しい最大位相誤差を有する出力クロック信号を生成するゲートパルスを発生させる。
【００２２】
図５に図示した波形図は、本発明の実施形態による、出力クロック信号Ｏｕｔ＿ｃｌｏｃｋを生成するために使用されるタイムシフト波形の例示的なセットを表している。図５の波形図には、タイムシフトＲＣＬＫ波形ＲＣＬＫ（２）ないしＲＣＬＫ（Ｄ）の例示的なセットが表されており、これにより、オリジナルの基準クロックＲＣＬＫ（１）の後の連続する各基準クロック信号は、以前の基準クロックより前方に、既定値ＳＴＥＰだけタイムシフトされる。一実施形態において、最終出力クロック信号を生成するために使用されるゲートパルス、例えばｐｕｌｓｅ（１）ないし（８）は、ゲートパルスの立ち上がりおよび立ち下がりエッジを形成するために、タイムシフトＲＣＬＫ立ち上がりエッジの適切なペアを選択することで形成される。図に示した例では、ｐｕｌｓｅ（１）の立ち上がりエッジは、ＲＣＬＫ（１）の立ち上がりエッジに対応し、ｐｕｌｓｅ（１）の立ち下がりエッジは、ＲＣＬＫ（４）の立ち上がりエッジに対応する。他の実施形態において、ゲートパルスは、代わりに、公知のパルス発生回路内のパルストリガとしてタイムシフトＲＣＬＫを使用することで生成され、これにより、立ち上がりパルスエッジは、パルストリガとして使用されたタイムシフトＲＣＬＫ信号の対応する立ち上がりエッジと実質的に位置が揃う。ＲＣＬＫ（Ｄ）の二つの立ち上がりエッジ間のパルスの合計数は、出力クロックのエッジにとって可能な位置の数と等しい。Ｏｕｔ＿ｃｌｏｃｋ信号の望ましい期間は、Ｏｕｔ＿ｃｌｏｃｋの立ち上がりおよび立ち下がりエッジをトリガするために、どのパルスが選択されるかによって決定される。図５に図示した例を再び参照すると、出力クロック（Ｏｕｔ＿ｃｌｏｃｋ）の立ち上がりエッジは、ｐｕｌｓｅ（４）によって形成され、立ち下がりエッジは、次のＲＣＬＫ期間Ｔ２のｐｕｌｓｅ（１０）によって形成される。出力クロック期間を増やすには、後続のＲＣＬＫ期間（図示なし）のパルスを選択し、Ｏｕｔ＿ｃｌｏｃｋ信号をリセットできる。したがって、適切なタイムシフトパルスを選択することで、任意の出力クロック期間を生成できる。出力ラッチをセット又はリセットするために選択されるパルスは、ＤＴＯによってカウントＱ又はカウントＱ／２を通じたキャリが生成されたＲＣＬＫ期間に対応することに留意されたい。
【００２３】
本実施形態では、カウントＱを通じたキャリが生成されたＲＣＬＫ期間に出力ラッチをセットするために、Ｄパルスのセットからの一パルスが選択され、カウントＱ／２を通じたキャリが生成されたＲＣＬＫ期間に出力ラッチをリセットするために、Ｄパルスのセットからの一パルスが選択される。各パルスの持続時間は、好ましくは、出力クロック信号を生成するために使用されるセット／リセット（Ｓ−Ｒ）出力ラッチのタイミング（例えば、セットアップおよびホールド）要件を満たすのに十分な長さとなるように設計される。Ｄの値は、ＲＣＬＫ期間の持続時間を表す。出力ラッチを適切にセット／リセットするために選択されることになる特定のパルス番号は、Ｐｈａｓｅ＿ｓｈｉｆｔを表しており、式（２）は、下の式（３）に示すように、別の形で書くことが可能である。
【００２４】
【数３】
2005521321.tif 000005
【００２５】
なお、ここで、ｐｕｌｓｅ＿ｎｕｍは、式（２）のＰｈａｓｅ＿ｓｈｉｆｔに対応するＲＣＬＫの立ち上がりエッジと相対的なタイムシフトを有する遅延パルス番号（例えば、ｐｕｌｓｅ（２））であり、Ｄは、ＲＣＬＫの二つのフロントエッジ間のパルス数である。「Ｎ−ｍ」項は、下の式（４）に示すように決定される。
【００２６】
【数４】
2005521321.tif 000006
【００２７】
ここで、ｄｔｏ＿ｖａｌは、キャリがカウントＱを通じて生成されるクロック期間の前のＲＣＬＫ期間でのＤＴＯにおける値である。このＮ−ｍの値は、出力クロックの立ち上がりエッジを生成するために選択される適切なｐｕｌｓｅ＿ｎｕｍの計算に使用される。出力クロックの立ち下がりエッジを生成するために選択されるべきｐｕｌｓｅ＿ｎｕｍの値を計算するために、「Ｎ−ｍ」項は、下の式（５）に示すように決定される。
【００２８】
【数５】
2005521321.tif 000007
【００２９】
ここでｄｔｏ＿ｖａｌは、キャリがカウントＱ／２を通じて生成されるクロック期間の前のＲＣＬＫ期間でのＤＴＯにおける値である。
【００３０】
一般には、十分に大きな数Ｄのタイムシフト又は遅延ＲＣＬＫおよびパルス信号が形成され、セットのためのカウントＱを通じて生成されたキャリと、出力ラッチをリセットするためのカウントＱ／２を通じて生成されたキャリとを有するＲＣＬＫ期間中に出力ラッチをセットおよびリセットするために、多数のものから二つのパルスを選択できるようになり、これにより、望ましい出力クロック信号が生成される。したがって、理想的な位置と相対的に出力クロックエッジを設定する精度は、遅延パラメータＳＴＥＰの持続時間によって実質的に限定される。特に、ＳＴＥＰの値は、出力クロックのエッジの最大ジッタを決定する。
【００３１】
図６ａのブロック図は、本発明の一般的な実施形態を例示しており、これにより、全デジタル周波数コンバータシステム６００は、Ｐｈａｓｅ＿ｓｈｉｆｔ誤差が実質的に決定論的になるように、Ｏｕｔ＿ｃｌｏｃｋをセットおよびリセットするのに適切なタイムシフトパルスを選択することで、実質的同期出力クロック信号Ｏｕｔ＿ｃｌｏｃｋを生成する。デジタルシステム６００は、図５において説明した信号を生成するシステム構成を例証している。具体的には、入力基準クロック信号ＲＣＬＫは、ＤのタイムシフトＲＣＬＫ信号ＲＣＬＫ（１）ないしＲＣＬＫ（Ｄ）を生成するためにタイムシフト部６０４に供給され、ここで、タイムシフトＲＣＬＫ信号の数は、入力パラメータＤによって決定される。ＲＣＬＫ（０）は、基準ＲＣＬＫであり、タイムシフト部６０４を単に通過することに留意されたい。更に、以前のタイムシフトＲＣＬＫ信号の後、後続の各ＲＣＬＫ信号を遅延させるべき時間量ＳＴＥＰは、入力パラメータＳＴＥＰによって設定される。他の実施形態では、望ましいＯｕｔ＿ｃｌｏｃｋ波形を生成するために使用されるタイムシフトＲＣＬＫ信号のみが、タイムシフト部６０４において生成され、これにより、生成されるタイムシフトＲＣＬＫ信号およびパルスの数は、こうした実施形態ではＤより小さくなる可能性があることに留意されたい。パルス発生部６０８は、出力モジュール６１６のセットおよびリセット線を適切に駆動するために、パルス選択部６１２によって選択的にゲートされるパルスｐｕｌｓｅ（０）ないしｐｕｌｓｅ（Ｄ）を作成する。位相解析部６１８は、開始および中央等、ＤＴＯ出力期間の特定の位相位置を示すために分析されるｎビットＤＴＯ出力信号ｆＤＴＯを受領する。この情報は、パルス選択部６１２に伝送され、出力モジュール６１６への出力クロックセット信号６１４およびリセット６１５信号として、どのパルスｐｕｌｓｅ（０）ないしｐｕｌｓｅ（Ｄ）がパルス選択部６１２を通過するべきかを適切に決定するために、パルス選択ユニット６１２によって使用される。出力モジュール６１６は、多数の形で実施してよく、その全てにおいて、セット信号６１４が検出された後にハイのＯｕｔ＿ｃｌｏｃｋ状態をアサートし、リセット信号６１５が検出された後にローのＯｕｔ＿ｃｌｏｃｋ状態をアサートする機能が達成される。
【００３２】
図６ｂのブロック図は、本発明の詳細な実施形態を例示しており、これにより、デジタル周波数コンバータシステムは、Ｏｕｔ＿ｃｌｏｃｋのジッタが実質的に低減されるように、Ｏｕｔ＿ｃｌｏｃｋをセットおよびリセットする適切なタイムシフトパルスを選択することで、実質的同期出力クロック信号Ｏｕｔ＿ｃｌｏｃｋを生成する。図６ｂに図示した更に詳細な実施は、次のように図６ａに関連している：位相解析部６１８は、機能ブロック６６０および６６２を備え、パルスセレクタユニット６１２は、機能ブロック６５８、６６４、６６６、６７４、および６７６を備え、ＤＴＯ出力信号ｆＤＴＯは、ＤＴＯ６５１によって生成される。残りの機能ブロックは、一対一の対応性を有し、即ち、ユニット６０４はブロック６７０に、ユニット６０８は６７２に、出力モジュール６１６はラッチ６７８に対応する。出力信号の現在の位相は、加算器６５４と、定周波数基準クロックＲＣＬＫによってクロックされるレジスタ６５６とを含む離散時間オシレータ（ＤＴＯ）６５２によって生成される。ＤＴＯ出力は、階段状ｎビット信号ＤＴＯ＿ｖａｌである。ＤＴＯ出力信号の周波数は、ＤＴＯのスケール係数として扱うことが可能なＤＴＯ入力信号Ｎ＿ｖａｌに比例する。デジタル周波数コンバータ６５０は、図５において説明した信号を生成する詳細なシステム構成を例証している。具体的には、入力基準クロック信号ＲＣＬＫは、タイムシフトＲＣＬＫ信号のセットを生成するためにタイムシフト部６０４に供給され、ここで、ＲＣＬＫの二つのライジングエッジ間の遅延信号の数は、値Ｄ＿ｖａｌによって設定され、連続する各ＲＣＬＫ信号は、以前のものから値ＳＴＥＰずつ遅延する。パルスジェネレータ６７２は、タイムシフトＲＣＬＫジェネレータ６７０の出力信号を受領し、タイムシフトパルスのセットを形成する。分周器６５８のｎビット出力信号Ｋは、Ｄ＿ｖａｌをスケール係数Ｎ＿ｖａｌ又はＮにより除算した結果である。ＤＴＯ６５２の出力（ＤＴＯ＿ｖａｌ）は、二つのユニット、即ち、ｃａｒｒｙ＿ｓｅｔアナライザ６６０とｃａｒｒｙ＿ｒｅｓｅｔアナライザ６６２との入力を供給する。キャリーセットアナライザ６６０は、最大カウントＱを通じたキャリを有するＲＣＬＫ期間を決定し、更に、二つの出力信号を作成し、即ち、ストローブＳｅｔ＿ｓｔｒｏｂｅは、キャリを有するＲＣＬＫ期間を示し、ｎビットＤＮ＿ｓｅｔは、キャリが生成された期間の前のＲＣＬＫ期間におけるＱとＤＴＯ＿ｖａｌとの間の差に等しい値である。同様に、キャリーリセットアナライザ６６２は、カウントＱ／２を通じたキャリを有するＲＣＬＫ期間を決定し、更に、二つの出力信号を作成し、即ち、ストローブＲｅｓｅｔ＿ｓｔｒｏｂｅは、キャリを有するＲＣＬＫ期間を示し、ｎビットＤＮ＿ｒｅｓｅｔは、キャリが生成された期間の前のＲＣＬＫ期間におけるＱ／２とＤＴＯ＿ｖａｌとの間の差に等しい値である。乗算器６６４は、式（３）に従って、出力ラッチ６７８をセットするために使用される必要がある遅延パルス番号Ｐｕｌｓｅ＿ｎｕｍ＿ｓｅｔを計算する。同様に、乗算器６６６は、式（３）に従って、出力ラッチをリセットするために使用される必要がある遅延パルス番号Ｐｕｌｓｅ＿ｎｕｍ＿ｓｅｔを計算する。パルスセレクタ６７４は、Ｐｕｌｓｅ＿ｎｕｍ＿ｓｅｔに対応するパルスジェネレータ６７２からのパルスの一つを選択し、このパルスを使用して、入力信号Ｓｅｔ＿ｓｔｒｏｂｅがアサートされた場合に出力信号Ｓｅｔをアサートする。パルスセレクタ６７６は、Ｐｕｌｓｅ＿ｎｕｍ＿ｒｅｓｅｔに対応するパルスジェネレータ６７２からのパルスの一つを選択し、このパルスを使用して、入力信号Ｒｅｓｅｔ＿ｓｔｒｏｂｅがアサートされた場合に出力信号Ｒｅｓｅｔをアサートする。出力ラッチ６７８は、周波数コンバータ出力信号Ｏｕｔ＿ｃｌｏｃｋを形成する。
【００３３】
タイムシフト部６０４において必要なタイムシフトＲＣＬＫ信号を生成するデジタル回路は、多数の異なる形で実施できることに更に留意されたい。一実施形態において、多数のタイムシフトＲＣＬＫ信号は、図７に図示した遅延線７００によって生成され、ここでは、図５に図示した、タイムシフトに成功したＲＣＬＫ波形ＲＣＬＫ（１）ないしＲＣＬＫ（Ｄ）を生成するために、Ｄ以上の公知の遅延素子７０４のチェーンが直列で接続され、各接合ノードでタップされる。本実施形態において、遅延素子７０４は、上のＳＴＥＰに等しい同じ固定時間遅延を有する。しかしながら、一部の実施形態では、遅延素子７０４は、選択可能な時間遅延を有する。
【００３４】
再び図６ａを参照すると、デジタル設計に関わる当業者は、パルス発生部６０８におけるパルス信号生成と、パルス選択部６０８におけるパルス選択メカニズムとについて、本明細書で説明した実質的同期デジタル周波数コンバータを生成する一般的な方法の範囲内で動作するものを、特定の用途に適した公知のいくつかの方法で実施可能であると理解するであろう。図８ａは、本発明の実施形態による実質的同期周波数コンバータを達成する一般的方法８００のフローチャートである。この周波数変換プロセスは、８０２で開始され、８０４において、周波数を設定するＮ＿ｖａｌとＲＣＬＫの二つのフロントエッジ間のパルス数Ｄ＿ｖａｌと、ｐｕｌｓｅ＿ｎｕｍ選択値とのような、適切な周波数設定パラメータを決定する。しかしながら、一部の実施形態において、パラメータ値は、代わりに、特定のパラメータが必要になる前に、周波数変換方法８００の任意のステップにおいて計算してもよい。多数のタイムシフト基準クロック信号が、８０８において生成され、対応する多数のタイムシフトパルスが、８１２において生成される。他の実施形態において、タイムシフト基準クロック信号は、ステップ８０４の前、あるいはこれと同時に生成してもよいことに留意されたい。望ましい位相補正出力信号に対応するタイムシフトパルスは、８１６において、ｐｕｌｓｅ＿ｎｕｍセットおよびｐｕｌｓｅ＿ｎｕｍリセット選択パラメータに従って選択される。本実施形態において、セットおよびリセットパルスは、ＤＴＯ基準信号期間の開始および中央に同期するようにタイミングが定められる。しかしながら、他の実施形態では、選択されたセットおよびリセット信号を発する他のトリガポイントを選択してもよい。本実施形態について続けると、８２０において、出力クロック出力信号の望ましい立ち上がりおよび立ち下がりエッジに対応するタイムシフトパルスを使用して、出力クロック信号の立ち上がりおよび立ち下がりエッジが生成される。プロセスは、８０４で繰り返され、次の出力クロック期間のための出力クロック信号を生成する。更に、説明したステップは例示的であり、いくつかの状況において、様々なステップの順序は変更してよく、一部のステップを削除又は結合し、他のものを追加してもよいと理解されたい。
【００３５】
図８ｂは、本発明の実施形態による、実質的同期周波数コンバータを達成する詳細な方法８５０のフローチャートを例示している。この周波数変換プロセスは、８５２で開始され、適切な周波数を設定するＮ＿ｖａｌと、ＲＣＬＫの二つのフロントエッジ間のパルス数Ｄ＿ｖａｌとが決定される。多数のタイムシフト基準クロック信号が、８５４において生成され、対応する多数のタイムシフトパルスが、８５６において生成される。係数Ｋ＝Ｄ＿ｖａｌ／Ｎ＿ｖａｌが、８５８において生成される。プロセスは、８６０において、ＲＣＬＫの立ち上がりエッジ後に始まり、８６２において、スケール係数Ｎ＿ｖａｌの値だけＤＴＯを増分する。その後は、同時に発生可能である独立した二つの分岐が存在する。第一の分岐は、出力ラッチをセットするステップ８６６、８７０、８７４、８７８を含む。第二の分岐は、出力ラッチをリセットするステップ８６８、８７２、８７６、８８０を含む。８６６において、ＤＴＯ出力信号は、最大カウントＱを通じたキャリについて分析される。キャリが生成される場合、８７０において、ｄＮ＿ｓｅｔ値とＳｅｔ＿ｓｔｒｏｂｅとが生成される。信号Ｓｅｔ＿ｓｔｒｏｂｅは、キャリを有するＲＣＬＫ期間を示し、ｎビットｄＮ＿ｓｅｔ値は、Ｑと、キャリが生成された期間の前のＲＣＬＫ期間でのＤＴＯ出力との差に等しい。Ｐｕｌｓｅ＿ｎｕｍ＿ｓｅｔの番号の計算が８７４で実行され、Ｐｕｌｓｅ＿ｎｕｍ＿ｓｅｔの値は、どの遅延パルスが後で出力ラッチをセットすることになるかを決定する。Ｐｕｌｓｅ＿ｎｕｍ＿ｓｅｔに対応する遅延パルスは、８７８で選択され、出力ラッチをセットするために８８２で使用される。同じ手順は、出力ラッチをリセットするために、ステップ８６８、８７２、８７６、８８０において使用される。一部の実施形態において、ステップ８５８は除外してもよいことに留意されたい。追加として、他の実施形態では、ステップ８７４および８７６を除外してもよい。更に、説明したステップは例示的であり、いくつかの状況において、様々なステップの順序は変更してよく、一部のステップを削除又は結合し、他のものを追加してもよいと理解されたい。
【００３６】
図９は、本発明を実施するために利用されるコンピュータシステム９００を例示している。この技術において周知であるように、ＲＯＭは、データおよび命令をＣＰＵ９０２に単方向で転送する役割を果たし、一方、ＲＡＭは、通常、データおよび命令を双方向の形で転送するために使用される。ＣＰＵ９０２は、一般に、任意の数のプロセッサを含んでもよい。一次記憶デバイス９０４、９０６は、両方とも、任意の適切なコンピュータ可読媒体を含んでもよい。通常は大容量メモリデバイスである二次記憶媒体９０８も、双方向でＣＰＵ９０２に結合され、追加的なデータ記憶容量を提供する。大容量メモリデバイス９０８は、コンピュータコード、データ、およびその他を含むプログラムを格納するのに使用し得るコンピュータ可読媒体である。通常、大容量メモリデバイス９０８は、一次記録デバイス９０４、９０６よりも一般的に低速な、ハードディスク又はテープのような記憶媒体である。大容量メモリ記憶デバイス９０８は、磁気又は紙テープリーダ、あるいは他の何らかの周知のデバイスの形態をとってもよい。大容量メモリデバイス９０８内で保持される情報は、適切である場合、標準的な形で、仮想メモリとしてＲＡＭ９０６の一部に組み込んでもよいと理解されるであろう。ＣＤ−ＲＯＭのような特定の一次記憶デバイス９０４も、データを単方向でＣＰＵ９０２に渡してもよい。
【００３７】
ＣＰＵ９０２は、更に、ビデオモニタ、トラックボール、マウス、キーボード、マイクロフォン、タッチセンシティブディスプレイ、トランスデューサカードリーダ、磁気又は紙テープリーダ、タブレット、スタイラス、音声又は手書認識器、あるいは、当然ながら、他のコンピュータ等、その他の周知の入力デバイスといったデバイスを一部として含んでもよい一つ以上の入出力デバイス９１０に結合される。最後に、ＣＰＵ９０２は、９１２において一般的に図示したようなネットワーク接続を使用して、コンピュータ、あるいはインターネットネットワーク又はイントラネットネットワーク等の電気通信ネットワークに、随意的に結合してもよい。こうしたネットワーク接続により、ＣＰＵ９０２は、上記の方法のステップを実行する過程で、ネットワークから情報を受領してよく、あるいは、ネットワークに情報を出力してよいと考えられる。こうした情報は、ＣＰＵ９０２を使用して実行されるべき命令のシーケンスとして表現される場合が多く、例えば、搬送波として実現されたコンピュータデータ信号の形で、ネットワークから受領され、ネットワークに出力されてよい。上記のデバイスおよび材料は、コンピュータハードウェアおよびソフトウェアに関わる当業者には周知である。
【００３８】
以上、本発明の僅かな実施形態を極めて詳細に説明してきたが、本発明は、本発明の趣旨又は範囲から逸脱することなく、他の多数の特定の形態で実施し得ることは理解されたい。例えば、例示した実施形態は、出力クロックのエッジに対応するＤＴＯ出力信号の特定の既定位置（即ち、ＱおよびＱ／２）を備えたＤＴＯ出力期間につき、一つの出力クロック期間を有するように示されているが、他の実施形態において、こうしたエッジ遷移位置は変更してよく、位置の数は増やしてもよいことは理解されたい。したがって、本例は、限定的ではなく例示的なものと見做されるべきであり、本発明は、本明細書に記載した詳細に限定されず、付記する特許請求の範囲内で、変形可能である。
【図面の簡単な説明】
【００３９】
【図１】公知のアナログ位相同期ループ（ＰＬＬ）周波数コンバータの例示的なブロック図である。
【図２】従来の離散時間オシレータ（ＤＴＯ）の例示的なデジタル回路の実施を示す説明図である。
【図３】公知のＤＴＯに基づく周波数コンバータの例示的なブロック図である。
【図４】ＤＴＯ出力において発生する、観察された周期的位相シフト誤差を例示する波形図である。
【図５】本発明の実施形態による、出力クロック信号Ｏｕｔ＿ｃｌｏｃｋを生成するために使用されるタイムシフト波形の例示的なセットの波形図である。
【図６ａ】本発明の実施形態による、実質的同期出力クロック信号を生成するデジタル周波数変換システムのブロック図である。
【図６ｂ】デジタル周波数コンバータシステムが実質的同期出力クロック信号を生成する、本発明の詳細な実施形態を例示する説明図である。
【図７】本発明の実施形態による、図５に図示したタイムシフト基準クロック（ＲＣＬＫ）信号を生成可能な遅延線のブロック図である。
【図８ａ】本発明の実施形態による、実質的同期周波数コンバータを達成する一般的な方法のフローチャートである。
【図８ｂ】本発明の実施形態による、実質的同期周波数コンバータを達成する詳細な方法のフローチャートである。
【図９】本発明を実施するのに適した汎用コンピュータシステムの模式図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９】
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【国際調査報告】
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