(57)【要約】電極構造は、導電材料の第１層と、第１層の表面上に形成された誘電体層とを含む。開口は、誘電体層において形成され、第１層の表面の一部を露出させる。結合層は、誘電体層上と、第１層の表面の露出された部分上とに形成され、導電材料の第２層は、結合層上に形成される。結合層は、酸化物であってもよく、第２層は、酸化物中に拡散可能な導電材料である。本電極構造は、焼きなまされ、第２層からの導電材料を結合層中に化学吸着させ、第１及び第２層間の付着力を改善させることができる。プログラマブルセルは、前記電極構造においてドープトガラス層を形成することによって形成されることができる。
2005513780.tif 000002
【特許請求の範囲】
【請求項１】
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記導電体結合層上に形成された導電材料の第２層とを具えることを特徴とする電極構造。
【請求項２】
請求項１に記載の電極構造において、前記結合層は、少なくとも半導体であり、該電極構造を焼きなまし、前記第２層からの導電材料を酸化物層中に化学吸着させることによって、前記酸化物から形成されたことを特徴とする電極構造。
【請求項３】
請求項２に記載の電極構造において、該電極構造は、前記第２層から前記酸化物層中への導電材料の化学吸着を制御するように選択された温度において、予め決められた期間焼きなまされたことを特徴とする電極構造。
【請求項４】
請求項１に記載の電極構造において、前記第１層は、酸化物に付着する金属であることを特徴とする電極構造。
【請求項５】
請求項１に記載の電極構造において、前記第２層は、酸化物中に拡散可能であり、酸化物に接着する金属であることを特徴とする電極構造。
【請求項６】
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された二酸化シリコンを含む結合層と、
前記導電体結合層上に形成された導電材料の第２層とを具える電極構造において、前記第２層の導電材料は、前記結合層中に拡散可能であり、前記結合層が電流を伝導することができるようにするように選択されたことを特徴とする電極構造。
【請求項７】
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された導電体結合層と、
前記導電体結合層上に形成された導電材料の第２層とを具える電極構造において、前記結合層は、前記第１及び第２層間に付着力を与え、前記第２層が、該電極構造に適用された化学的／機械的平面化プロセスによって形成された力によって前記誘電体層における開口から押し出されることを防ぐように選択されたことを特徴とする電極構造。
【請求項８】
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された金属化の第２層とを具えることを特徴とする電極構造。
【請求項９】
請求項８に記載の電極構造において、前記金属化の第１層は、タングステン及びニッケルの一方であることを特徴とする電極構造。
【請求項１０】
請求項８に記載の電極構造において、前記金属化の第２層は、銀及びニッケルの一方であることを特徴とする電極構造。
【請求項１１】
請求項８に記載の電極構造において、前記結合層は、少なくとも半導体であり、該電極構造を焼きなまし、前記第２層からの金属を酸化物層中に拡散させることによって前記酸化物層から形成されたことを特徴とする電極構造。
【請求項１２】
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された金属化の第２層とを具える電極構造において、前記結合層は、前記誘電体層における開口中に絶縁された金属化構造を形成するために該電極構造に適用される化学的／機械的平面化プロセスによって形成される力によって、前記金属化の第２層が前記誘電体層の開口から押し出されるのを防ぐように、前記金属化の第１及び第２層間に付着力を与えるように選択されたことを特徴とする電極構造。
【請求項１３】
請求項１２に記載の電極構造において、前記結合層は、酸化物と、前記第２層から前記酸化物中に拡散された金属とを含むことを特徴とする電極構造。
【請求項１４】
タングステン、ニッケル及び半導体材料のうちの１つの第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された導電体結合層と、
前記結合層上に形成された銀の第２層とを具える電極構造において、前記導電体結合層は、酸化物と、前記第２層から前記酸化物中に拡散された銀とを含むことを特徴とする電極構造。
【請求項１５】
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記導電体結合層上に形成された金属化の第２層とを具える電極構造において、前記導電体結合層は、二酸化シリコンと、該電極構造を選択された温度において予め決められた期間焼きなますことによって前記第２層から拡散された金属とを含むことを特徴とする電極構造。
【請求項１６】
請求項１５に記載の電極構造において、前記金属化の第２層は銀であり、前記導電体結合層は、酸化物と、前記開口においてダマシン銀層を形成するための平面化中に前記第２層から前記酸化物中に拡散され、前記第１及び第２層間に付着力を与える銀とを含むことを特徴とする電極構造。
【請求項１７】
請求項１６に記載の電極構造において、該電極構造を約３５０℃の温度において約１０分間焼きなますことによって、銀はＴＥＯＳ中に拡散されたことを特徴とする電極構造。
【請求項１８】
導電材料の第１層と、
前記第１層の表面上に形成された第１誘電体層と、
前記第１誘電体層上に形成された第２誘電体層であって、前記第１誘電体層は該第２誘電体層より速いエッチングレートを有する、第２誘電体層と、
前記第１層の表面の一部を露出するように前記第１及び第２誘電体層において形成された開口であって、該開口は、前記第１及び第２誘電体層間のエッチングレートにおける差に応じた凹型の輪郭を有する、開口と、
前記第１誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記導電体結合層上に形成された導電材料の第２層とを具えることを特徴とする電極構造。
【請求項１９】
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部が露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを具えることを特徴とするメモリセル。
【請求項２０】
請求項１９に記載のメモリセルにおいて、前記カルコゲニド材料の層は、前記第３層からの導電材料が前記カルコゲニド層中に拡散することによってドープされたことを特徴とするメモリセル。
【請求項２１】
請求項２０に記載のメモリセルにおいて、前記第３層は、銀、ニッケル及びポリシリコンのうちの１つを具えることを特徴とするメモリセル。
【請求項２２】
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部が露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記ドープトセレン化ゲルマニウム材料の層上に形成された導電材料の第３層とを具えることを特徴とするメモリセル。
【請求項２３】
請求項２２に記載のメモリセルにおいて、前記セレン化ゲルマニウムの層におけるゲルマニウムのセレンに対する濃度比は、約１５／８５と約４０／６０との間であることを特徴とするメモリセル。
【請求項２４】
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部が露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記カルコゲニド材料の層上に形成された銀又はニッケルの一方を含む第３層とを具えるメモリセルにおいて、前記カルコゲニド材料の層は、焼きなまし、前記第３層からの銀又はニッケルのいくらかを前記カルコゲニド層中に拡散させたことによってドープされたことを特徴とするメモリセル。
【請求項２５】
請求項２４に記載のメモリセルにおいて、前記カルコゲニド材料の層は、セレン化ゲルマニウムであることを特徴とするメモリセル。
【請求項２６】
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部が露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上に形成された導電体結合層と、
前記導電体結合層上に形成された金属化の第２層であって、前記導電体結合層は、二酸化シリコンと、該第２層から拡散された金属とを含む、第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを具えることを特徴とするメモリセル。
【請求項２７】
請求項２６に記載のメモリセルにおいて、前記金属化の第２層は、銀又はニッケルの一方であり、前記導電体結合層は、酸化物と、選択された温度において予め決められた期間焼きなますことによって前記第２層から前記酸化物中に拡散された銀又はニッケルとを含むことを特徴とするメモリセル。
【請求項２８】
請求項２６に記載のメモリセルにおいて、前記カルコゲニド材料の層は、前記第３層からの導電材料が前記カルコゲニド材料の層中に拡散することによってドープされたことを特徴とするメモリセル。
【請求項２９】
タングステン、ニッケル又はポリシリコンのうち１つの第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された導電体結合層と、
前記導電体結合層上に形成された銀又はニッケルのうち一方の第２層であって、前記導電体結合層は、二酸化シリコンと、選択された温度によって予め決められた期間焼きなますことによって導電体層を形成するために前記第２層から前記二酸化シリコン中に拡散された銀又はニッケルとを含む、第２層と、
前記銀又はニッケルの第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウムの層上に形成された銀又はニッケルを含む第３層とを具え、前記セレン化ゲルマニウム材料の層は、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウム材料の層中へ拡散させるための、選択された期間の紫外線焼きなましによってドープされたことを特徴とするメモリセル。
【請求項３０】
導電材料の第１層と、
前記第１層の表面上に形成された第１誘電体層と、
前記第１誘電体層上に形成された第２誘電体層と、
前記第１層の表面の一部を露出するように前記第１及び第２誘電体層において形成された開口であって、該開口は、前記第１及び第２誘電体層間のエッチングレートの差に応じた凹型輪郭を有する、開口と、
前記誘電体層上と前記第１層の露出された部分上とに形成された結合層と、
前記結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたカルコゲニド材料の層と、
前記カルコゲニド材料の層上に形成された導電材料の第３層とを具え、前記カルコゲニド材料の層は、前記第３層からの導電材料が前記カルコゲニドの層中に拡散することによってドープされたことを特徴とするメモリ装置。
【請求項３１】
メモリ素子のアレイを具え、各々のメモリ素子が、
導電材料の第１層と、
前記第１層上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたカルコゲニド材料の層と、
前記カルコゲニド層上に形成された導電材料の第３層とを含み、該メモリセルは焼きなまされ、前記第２層からの導電材料は前記カルコゲニド材料の層中に拡散され、前記カルコゲニド材料の層はドープされたことを特徴とするメモリシステム。
【請求項３２】
請求項３１に記載のメモリシステムにおいて、前記結合層は、少なくとも半導体であり、焼きなまし、前記第２層からの導電材料を酸化物層中に化学吸着させることによって前記酸化物層から形成されたことを特徴とするメモリシステム。
【請求項３３】
請求項３１に記載のメモリシステムにおいて、前記結合層は、前記第１及び第２層間に付着力を与えるように選択されたことを特徴とするメモリシステム。
【請求項３４】
請求項３１に記載のメモリシステムにおいて、前記第２層は、酸化物中に拡散可能で酸化物に接着する金属であることを特徴とするメモリシステム。
【請求項３５】
メモリ素子のアレイを具え、各々のメモリ素子が、
導電材料の第１層と、
前記第１層上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウムの層上に形成された導電材料の第３層とを含み、前記セレン化ゲルマニウムの層は、紫外線焼きなましされ、前記第３層からの導電材料が前記セレン化ゲルマニウムの層中に拡散されることによってドープされたことを特徴とするメモリシステム。
【請求項３６】
メモリ素子のアレイを具え、各々のメモリ素子が、
導電材料の第１層と、
前記第１層上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された導電体結合層と、
前記導電体結合層上に形成された金属化の第２層であって、前記導電体結合層は、二酸化シリコンと、該第２層から拡散された金属とを含む、第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを具えることを特徴とするメモリシステム。
【請求項３７】
メモリ素子のアレイを具え、各々のメモリ素子が、
タングステン、ニッケル又はポリシリコンのうち１つの第１層と、
前記第１層上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された導電体結合層と、
前記導電体結合層上に形成された銀又はニッケルのうち一方の第２層であって、前記導電体結合層は、二酸化シリコンと、選択された温度において予め決められた期間焼きなますことによって前記導電体結合層を形成するために該第２層から前記二酸化シリコン中に拡散された銀又はニッケルとを含む、第２層と、
前記銀又はニッケルの第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウムの層上に形成された銀又はニッケルを含む第３層とを具え、前記セレン化ゲルマニウム材料の層は、選択された期間紫外線焼きなましを行い、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウム材料の層中に拡散させることによってドープされたことを特徴とするメモリシステム。
【請求項３８】
行及び列において配置されたメモリ素子のアレイと、
メモリ素子のある行又はある列の一方に各々結合された複数のアドレスラインと、
メモリ素子のある行又はある列の一方に各々結合された複数のデータラインとを具え、各々のメモリ素子は、
あるアドレスラインに結合されたゲート端子と、あるデータラインに結合されたソース／ドレイン端子とを含むトランジスタと、
前記トランジスタの他のソース／ドレイン端子に結合されたプログラマブルメモリセルとを含み、前記プログラマブルメモリセルは、
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを含むことを特徴とするメモリシステム。
【請求項３９】
行及び列において配置されたメモリ素子のアレイと、
メモリ素子のある行又はある列の一方に各々結合された複数のアドレスラインと、
メモリ素子のある行又はある列の一方に各々結合された複数のデータラインとを具え、各々のメモリ素子は、
あるアドレスラインに結合されたゲート端子と、あるデータラインに結合されたソース／ドレイン端子とを含むトランジスタと、
前記トランジスタの他のソース／ドレイン端子に結合されたプログラマブルメモリセルとを含み、前記プログラマブルメモリセルは、
金属化又はポリシリコンのうち一方の第１層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された導電体結合層と、
前記導電体結合層上に形成された銀又はニッケルのうち一方の第２層であって、前記導電体結合層は、二酸化シリコンと、選択された温度において予め決められた期間焼きなますことによって前記導電体結合層を形成するために該第２層から前記二酸化シリコン中に拡散された銀又はニッケルとを含む、第２層と、
前記銀又はニッケルの第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウムの層上に形成された銀又はニッケルを含む第３層とを含み、前記セレン化ゲルマニウム材料の層は、選択された期間紫外線焼きなましを行い、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウム材料の層中に拡散させることによってドープされたことを特徴とするメモリシステム。
【請求項４０】
基板と、
前記基板によって支持された集積回路とを具え、前記集積回路は、少なくとも１つの電極を含み、前記少なくとも１つの電極は、
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された導電材料の第２層とを含むことを特徴とする半導体ダイ。
【請求項４１】
基板と、
前記基板によって支持された集積回路とを具え、前記集積回路は、少なくとも１つの電極構造を含み、前記少なくとも１つの電極構造は、
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された導電体結合層と、
前記導電体結合層上に形成された金属化の第２層とを含み、前記導電体結合層は、二酸化シリコンと、前記電極構造を選択された温度において予め決められた期間焼きなますことによって前記第２層から拡散された金属とを含むことを特徴とする半導体ダイ。
【請求項４２】
基板と、
前記基板によって支持された集積回路とを具え、前記集積回路は、少なくとも１つの電極構造を含み、前記少なくとも１つの電極構造は、
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された金属化の第２層とを含み、前記結合層は、前記誘電体層における開口において形成された絶縁された金属化構造を形成するために前記電極構造に適用される化学的／機械的平面化プロセスによって形成された力によって前記誘電体層における開口から前記金属化の第２層が押し出されるのを防ぐために、前記第１及び第２層間に粘着力を与えるように選択されたことを特徴とする半導体ダイ。
【請求項４３】
基板と、
前記基板によって支持された集積回路とを具え、前記集積回路は、少なくとも１つの電極構造を含み、前記少なくとも１つの電極構造は、
タングステン、ニッケル及びポリシリコンのうち１つの第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された導電体結合層と、
前記結合層上に形成された銀の第２層とを含み、前記導電体結合層は、二酸化シリコンと、前記開口においてダマシン銀層を形成するための平面化中に前記第１層及び第２層間に付着力を与えるために前記第２層から前記二酸化シリコン中に拡散された銀とを含むことを特徴とする半導体ダイ。
【請求項４４】
プロセッサと、
前記プロセッサに結合されたメモリシステムとを具え、前記メモリシステムは、メモリ素子のアレイを具え、各々のメモリ素子は、
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを含むことを特徴とする電子システム。
【請求項４５】
プロセッサと、
前記プロセッサに結合されたメモリシステムとを具え、前記メモリシステムは、メモリ素子のアレイを具え、各々のメモリ素子は、
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウム材料の層上に形成された導電材料の第３層とを含み、前記セレン化ゲルマニウムの層は、紫外線焼きなましされ、前記第３層からの導電材料が前記セレン化ゲルマニウムの層中に拡散されることによってドープされたことを特徴とする電子システム。
【請求項４６】
プロセッサと、
前記プロセッサに結合されたメモリシステムとを具え、前記メモリシステムは、メモリ素子のアレイを具え、各々のメモリ素子は、
金属化の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された導電体結合層と、
前記導電体結合層上に形成された金属化の第２層であって、前記導電体結合層は、二酸化シリコンと、該第２層から拡散された金属とを含む、第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを含むことを特徴とする電子システム。
【請求項４７】
プロセッサと、
前記プロセッサに結合されたメモリシステムとを具え、前記メモリシステムは、メモリ素子のアレイを具え、各々のメモリ素子は、
タングステン、ニッケル又はポリシリコンのうち１つの第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された導電体結合層と、
前記導電体結合層上に形成された銀又はニッケルのうち１つの第２層であって、前記導電体結合層は、二酸化シリコンと、選択された温度において予め決められた期間焼きなますことによって前記導電体結合層を形成するために該第２層から前記二酸化シリコン中に拡散された銀又はニッケルとを含む、第２層と、
前記銀又はニッケルの第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウムの層上に形成された銀又はニッケルを含む第３層とを含み、前記セレン化ゲルマニウム材料の層は、選択された期間紫外線焼きなましされ、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウム材料の層中に拡散させることによってドープされたことを特徴とする電子システム。
【請求項４８】
プロセッサと、
前記プロセッサに結合されたメモリシステムとを具え、前記メモリシステムは、
行及び列において配置されたメモリ素子のアレイと、
メモリ素子のある行又はある列の一方に各々結合された複数のアドレスラインと、
メモリ素子のある行又はある列の一方に各々結合された複数のデータラインとを含み、各々のメモリ素子は、
あるアドレスラインに結合されたゲート端子と、あるデータラインに結合されたソース／ドレイン端子とを含むトランジスタと、
前記トランジスタの他のソース／ドレイン端子に結合されたプログラマブルメモリセルとを含み、前記プログラマブルメモリセルは、
導電材料の第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された結合層と、
前記結合層上に形成された導電材料の第２層と、
前記導電材料の第２層上に形成されたドープトカルコゲニド材料の層と、
前記ドープトカルコゲニド材料の層上に形成された導電材料の第３層とを含むことを特徴とする電子システム。
【請求項４９】
プロセッサと、
前記プロセッサに結合されたメモリシステムとを具え、前記メモリシステムは、
行及び列において配置されたメモリ素子のアレイと、
メモリ素子のある行又はある列の一方に各々結合された複数のアドレスラインと、
メモリ素子のある行又はある列の一方に各々結合された複数のデータラインとを含み、各々のメモリ素子は、
あるアドレスラインに結合されたゲート端子と、あるデータラインに結合されたソース／ドレイン端子とを含むトランジスタと、
前記トランジスタの他のソース／ドレイン端子に結合されたプログラマブルメモリセルとを含み、前記プログラマブルメモリセルは、
金属化又はポリシリコンのうち１つの第１層と、
前記第１層の表面上に形成された誘電体層と、
前記第１層の表面の一部を露出するように前記誘電体層において形成された開口と、
前記誘電体層上と、前記第１層の表面の露出された部分上とに形成された導電体結合層と、
前記導電体結合層上に形成された銀又はニッケルのうち１つの第２層であって、前記導電体結合層は、二酸化シリコンと、選択された温度において予め決められた期間焼きなましすることによって前記導電体結合層を形成するために該第２層から前記二酸化シリコン中に拡散された銀又はニッケルとを含む、第２層と、
前記銀又はニッケルの第２層上に形成されたセレン化ゲルマニウム材料の層と、
前記セレン化ゲルマニウムの層上に形成された銀又はニッケルを含む第３層とを含み、前記セレン化ゲルマニウム材料の層は、選択された期間紫外線焼きなましされ、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウム材料の層中に拡散させることによってドープされたことを特徴とする電子システム。
【請求項５０】
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記結合層上に導電材料の第２層を形成するステップとを含むことを特徴とする電極構造を形成する方法。
【請求項５１】
請求項５０に記載の方法において、前記結合層を形成するステップは、
酸化物層を形成するステップと、
前記電極構造を焼きなまし、前記第２層からの導電材料を前記酸化物層中に化学吸着させるステップとを含むことを特徴とする方法。
【請求項５２】
請求項５１に記載の方法において、前記第２層からの導電材料の前記酸化物層中への化学吸着を、選択された温度において予め決められた期間焼きなますことによって制御するステップをさらに含むことを特徴とする方法。
【請求項５３】
請求項５０に記載の方法において、前記材料の第２層に関して酸化物中に拡散可能な金属を選択するステップをさらに含むことを特徴とする方法。
【請求項５４】
請求項５０に記載の方法において、前記電極構造を、化学的／機械的平面化プロセスによって平面化するステップをさらに含むことを特徴とする方法。
【請求項５５】
電極構造を形成する方法において、
金属化の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記結合層上に金属化の第２層を形成するステップと、
前記電極構造を焼きなまし、前記第２層からの金属化を前記結合層中に拡散させ、前記金属化の第１及び第２層間に付着力を与えるステップと、
前記電極構造を化学的／機械的平面化プロセスによって平面化し、前記誘電体層における開口中に形成された絶縁された金属化構造を形成するステップとを含むことを特徴とする方法。
【請求項５６】
電極構造を形成する方法において、
タングステン、ニッケル及びポリシリコンのうち１つを含む第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記結合層上に銀及びニッケルのうち１つを含むの第２層を形成するステップと、
前記電極構造を選択された温度において予め決められた期間焼きなまし、銀又はニッケルの前記結合層中への化学吸着を制御するステップと、
前記電極構造を平坦化し、前記開口においてダマシン銀層を形成するステップとを含むことを特徴とする方法。
【請求項５７】
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において凹型輪郭を含む開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに導電体結合層を形成するステップと、
前記導電体結合層上に導電材料の第２層を形成するステップとを含むことを特徴とする電極構造を形成する方法。
【請求項５８】
電極構造を形成する方法において、
タングステン、ニッケル及びポリシリコンのうち１つを含む第１層を形成するステップと、
前記第１層の表面上に第１誘電体層を形成するステップと、
前記第１誘電体層上に第２誘電体層を形成するステップであって、前記第１誘電体層は前記第２誘電体層より速いエッチングレートを有する、ステップと、
前記第１層の表面の一部を露出するように前記第１及び第２誘電体層において開口を形成するステップであって、前記開口は、前記第１及び第２誘電体層間のエッチングレートにおける差に応じた凹型輪郭を含む、ステップと、
前記第２誘電体層上と、前記第１層の表面の露出された部分上とに二酸化シリコンを含む結合層を形成するステップと、
前記結合層上に銀及びニッケルのうち１つを含むの第２層を形成するステップと、
前記電極構造を選択された温度において予め決められた期間焼きなまし、銀又はニッケルの前記結合層中への化学吸着を制御するステップと、
前記電極構造を平坦化し、前記開口においてダマシン銀層を形成するステップとを含むことを特徴とする方法。
【請求項５９】
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、
前記ドープトカルコゲニド材料の層上に導電材料の第３層を形成するステップとを含むことを特徴とするメモリセルを形成する方法。
【請求項６０】
メモリセルを形成する方法において、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にセレン化ゲルマニウム材料の層を形成するステップと、
前記セレン化ゲルマニウム材料の層上に導電材料の第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの導電材料を前記セレン化ゲルマニウムの層中に拡散させるステップとを含むことを特徴とする方法。
【請求項６１】
請求項６０に記載の方法において、前記セレン化ゲルマニウム層におけるゲルマニウムのセレンに対する濃度は、約１５／８５と約４０／６０との間であることを特徴とする方法。
【請求項６２】
メモリセルを形成する方法において、
金属化の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに二酸化シリコンを含む結合層を形成するステップと、
前記結合層上に金属化の第２層を形成するステップと、
前記第２層からの金属化を前記結合層中に拡散させるステップと、
前記金属化の第２層上にカルコゲニド材料の層を形成するステップと、
前記カルコゲニド材料の層上に金属化の第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの金属化を前記カルコゲニド材料の層中に拡散させるステップとを含むことを特徴とする方法。
【請求項６３】
メモリセルを形成する方法において、
タングステン、ニッケル又はポリシリコンのうち１つの第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに二酸化シリコンを含む結合層を形成するステップと、
前記結合層上に銀又はニッケルのうち１つの第２層を形成するステップと、
選択された温度において予め決められた期間焼きなますことによって、銀又はニッケルを前記第２層から前記結合層中に拡散させるステップと、
前記銀又はニッケルの第２層上にセレン化ゲルマニウム材料の層を形成するステップと、
前記セレン化ゲルマニウム材料の層上に銀又はニッケルを含む第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの銀又はニッケルを前記セレン化ゲルマニウム材料の層中に拡散させるステップとを含むことを特徴とする方法。
【請求項６４】
メモリセルを形成する方法において、
導電材料の第１層を形成するステップと、
前記第１層の表面上に第１誘電体層を形成するステップと、
前記第１誘電体層上に第２誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記第１及び第２誘電体層において開口を形成するステップであって、前記開口は、前記第１及び第２誘電体層間のエッチングレートにおける差に応じた凹型輪郭を含む、ステップと、
前記第２誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にカルコゲニド材料の層を形成するステップと、
前記カルコゲニド材料の層上に導電材料の第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの導電材料を前記カルコゲニド材料の層によって化学吸着させるステップとを含むことを特徴とする方法。
【請求項６５】
メモリシステムを形成する方法において、
メモリ素子のアレイを形成するステップと、
各々のメモリ素子に関係するメモリセルを形成するステップとを含み、各々のメモリセルを形成するステップが、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、
前記ドープトカルコゲニド材料の層上に導電材料の第３層を形成するステップとを含むことを特徴とする方法。
【請求項６６】
メモリシステムを形成する方法において、
メモリ素子のアレイを形成するステップと、
各々のメモリ素子に関係するメモリセルを形成するステップとを含み、各々のメモリセルを形成するステップが、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にセレン化ゲルマニウム材料の層を形成するステップと、
前記セレン化ゲルマニウム材料の層上に導電材料の第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの導電材料を前記セレン化ゲルマニウムの層中に拡散させるステップとを含むことを特徴とする方法。
【請求項６７】
メモリシステムを形成する方法において、
メモリ素子のアレイを形成するステップと、
各々のメモリ素子に関係するメモリセルを形成するステップとを含み、各々のメモリセルを形成するステップが、
タングステン、ニッケル又はポリシリコンのうち１つの第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部を露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに二酸化シリコンを含む結合層を形成するステップと、
前記導電体結合層上に銀又はニッケルのうち１つの第２層を形成するステップと、
前記銀又はニッケルの第２層上にセレン化ゲルマニウム材料の層を形成するステップと、
前記セレン化ゲルマニウム材料の層上に銀又はニッケルを含む第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウムの層中に拡散させるステップとを含むことを特徴とする方法。
【請求項６８】
メモリシステムを形成する方法において、
行及び列において配置されたメモリ素子のアレイを形成するステップと、
メモリ素子のある列又はある行の一方に各々結合された複数のアドレスラインを形成するステップと、
メモリ素子のある列又はある行の一方に各々結合された複数のデータラインを形成するステップとを含み、各々のメモリ素子を形成するステップが、
前記複数のアドレスラインのうち１つに結合されたゲート端子と、前記複数のデータラインのうち１つに結合されたソース／ドレイン端子とを含むトランジスタを形成するステップと、
前記トランジスタの他のソース／ドレイン端子に結合されたメモリセルを形成するステップとを含み、前記メモリセルを形成するステップが、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の露出された部分上とに結合層を形成するステップと、
前記結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、
前記ドープトカルコゲニド材料の層上に導電材料の第３層を形成するステップとを含むことを特徴とする方法。
【請求項６９】
メモリシステムを形成する方法において、
行及び列において配置されたメモリ素子のアレイを形成するステップと、
メモリ素子のある列又はある行の一方に各々結合された複数のアドレスラインを形成するステップと、
メモリ素子のある列又はある行の一方に各々結合された複数のデータラインを形成するステップとを含み、各々のメモリ素子を形成するステップが、
前記複数のアドレスラインのうち１つに結合されたゲート端子と、前記複数のデータラインのうち１つに結合されたソース／ドレイン端子とを含むトランジスタを形成するステップと、
前記トランジスタの他のソース／ドレイン端子に結合されたメモリセルを形成するステップとを含み、前記メモリセルを形成するステップが、
タングステン、ニッケル又はポリシリコンのうち１つの第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の露出された部分上とに二酸化シリコンを含む結合層を形成するステップと、
前記結合層上に銀又はニッケルのうち１つの第２層を形成するステップと、
選択された温度において予め決められた期間焼きなますことによって、前記第２層から銀又はニッケルを前記結合層中に拡散させるステップと、
前記銀又はニッケルの第２層上にセレン化ゲルマニウム材料の層を形成するステップと、
前記セレン化ゲルマニウムの層上に導電材料の第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの銀又はニッケルの予め決められたレベルの化学吸着を生じさせ、前記セレン化ゲルマニウム材料の層中に拡散させるステップとを含むことを特徴とする方法。
【請求項７０】
半導体ダイを形成する方法において、
基板を設けるステップと、
前記基板によって支持された集積回路を形成するステップと、
前記集積回路に結合された電極を形成するステップとを含み、前記電極を形成するステップは、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記導電体結合層上に導電材料の第２層を形成するステップを含むことを特徴とする方法。
【請求項７１】
半導体ダイを形成する方法において、
基板を設けるステップと、
前記基板によって支持された集積回路を形成するステップと、
前記集積回路に関係付けられた電極構造を形成するステップとを含み、前記電極構造を形成するステップは、
金属化の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記導電体結合層上に金属化の第２層を形成するステップと、
前記電極構造を焼きなまし、前記第２層からの金属化を前記結合層中に拡散させ、前記金属化の第１及び第２層間に付着力を与えるステップと、
前記電極構造を化学的／機械的平面化プロセスによって平面化し、前記誘電体層における開口中に形成された絶縁された金属化構造を形成するステップとを含むことを特徴とする方法。
【請求項７２】
半導体ダイを形成する方法において、
基板を設けるステップと、
前記基板によって支持された集積回路を形成するステップと、
前記集積回路に関係付けられた電極構造を形成するステップとを含み、前記電極構造を形成するステップは、
タングステン、ニッケル又はポリシリコンのうち１つの第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記導電体結合層上に銀及びニッケルのうち１つを含む第２層を形成するステップと、
前記電極構造を選択された温度において予め決められた時間焼きなまし、銀又はニッケルの前記結合層中への化学吸着を制御するステップと、
前記電極構造を平面化し、前記開口中にダマシン銀層を形成するステップとを含むことを特徴とする方法。
【請求項７３】
電子システムを形成する方法において、
プロセッサを形成するステップと、
前記プロセッサに結合されたメモリシステムを形成するステップとを含み、前記メモリシステムを形成するステップは、
メモリ素子のアレイを形成するステップと、
各々のメモリ素子に関係付けられたメモリセルを形成するステップとを含み、各々のメモリセルを形成する方法は、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記導電体結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、
前記ドープトカルコゲニド材料の層上に導電材料の第３層を形成するステップとを含むことを特徴とする方法。
【請求項７４】
電子システムを形成する方法において、
プロセッサを形成するステップと、
前記プロセッサに結合されたメモリシステムを形成するステップとを含み、前記メモリシステムを形成するステップは、
メモリ素子のアレイを形成するステップと、
各々のメモリ素子に関係付けられたメモリセルを形成するステップとを含み、各々のメモリセルを形成する方法は、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記導電体結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にセレン化ゲルマニウム材料の層を形成するステップと、
前記セレン化ゲルマニウム材料の層上に導電材料の第３層を形成するステップと、
前記メモリセルを焼きなまし、前記第３層からの導電材料を前記セレン化ゲルマニウムの層中に拡散させるステップとを含むことを特徴とする方法。
【請求項７５】
電子システムを形成する方法において、
プロセッサを形成するステップと、
前記プロセッサに結合され、複数のメモリセルを含むメモリシステムを形成するステップとを含み、前記メモリシステムを形成するステップは、
行及び列において配置されたメモリ素子のアレイを形成するステップと、
前記メモリ素子のある行又はある列のうち一方に各々結合された複数のアドレスラインを形成するステップと、
前記メモリ素子のある行又はある列のうち一方に各々結合された複数のデータラインを形成するステップとを含み、各々のメモリ素子を形成するステップは、
前記複数のアドレスラインのうち１つに結合されたゲート端子と、前記複数のデータラインのうち１つに結合されたソース／ドレイン端子とを含むトランジスタを形成するステップと、
前記トランジスタの他のソース／ドレイン端子に結合されたメモリセルを形成するステップとを含み、前記メモリ素子を形成するステップは、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記導電体結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、
前記ドープトカルコゲニド材料の層上に導電材料の第３層を形成するステップとを含むことを特徴とする方法。
【請求項７６】
電子システムを形成する方法において、
プロセッサを形成するステップと、
前記プロセッサに結合され、複数のメモリセルを含むメモリシステムを形成するステップとを含み、前記メモリシステムを形成するステップは、
行及び列において配置されたメモリ素子のアレイを形成するステップと、
前記メモリ素子のある行又はある列のうち一方に各々結合された複数のアドレスラインを形成するステップと、
前記メモリ素子のある行又はある列のうち一方に各々結合された複数のデータラインを形成するステップとを含み、各々のメモリ素子を形成するステップは、
前記複数のアドレスラインのうち１つに結合されたゲート端子と、前記複数のデータラインのうち１つに結合されたソース／ドレイン端子とを含むトランジスタを形成するステップと、
前記トランジスタの他のソース／ドレイン端子に結合されたメモリセルを形成するステップとを含み、前記メモリ素子を形成するステップは、
導電材料の第１層を形成するステップと、
前記第１層の表面上に誘電体層を形成するステップと、
前記第１層の表面の一部が露出するように前記誘電体層において開口を形成するステップと、
前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、
前記導電体結合層上に導電材料の第２層を形成するステップと、
前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、
前記カルコゲニド材料のドープト層上に導電材料の第３層を形成するステップとを含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体チップ及び集積回路に関し、より特には、電子システム、メモリシステム等のような集積回路において使用する電極構造に関する。
【背景技術】
【０００２】
集積回路、半導体チップ等の製造において、化学的／機械的平面化は、中間動作として使用され、構造を平面化し、半導体チップ又は集積回路の製造におけるその後の処理動作のために、一様で平坦な表面を与えることができる。例えば、半導体チップにおける異なった導電材料の層の間の電極又は電気的接触は、半導体が同様に使用されることができるが、代表的に金属である、導電材料の第１層を堆積し、次にこの第１導電体層の上に薄い誘電体層を堆積することによって形成することができる、前記誘電体層は、次にパターン化され、前記誘電体層において少なくとも１つの開口が形成され、前記第１導電体層の一部が露出する。前記開口は深さ対幅の小さいアスペクト比を有することができる。例えば、前記開口は、約１／２ミクロンの幅であるが、約５００オングストロームの深さであってもよく、したがって、約０．１のアスペクト比を与えてもよい。次に、異なった導電材料の第２層は、前記誘電体層上と、前記第１導電体層の開口中とに堆積され、前記開口を経て前記第１導電体層との電気的接触を形成する。次に、前記第２導電体層は、前記誘電体層から除去又は平面化され、前記誘電体層が露出し、次の製造動作前に前記開口において絶縁された電極又はダマシン接触構造が形成される。前記第２導電体層の化学的／機械的プロセス又は平坦化（ＣＭＰ）による除去において、ＣＭＰプロセスによって形成された力は、前記開口から前記第２層の導電性材料を押し出す傾向を有するかもしれず、これによって、前記接触を破壊する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、上述された理由と、本明細書を読み理解するのに応じて明らかになるであろう他の理由とに関して、特にＣＭＰ動作中、導電材料の第１層と、異なった導電材料の第２層との間に実質的に改善された付着力を与え、前記２つの層の間の導電性に悪影響を及ぼさない、又は、電気的バリアを形成しない電極構造及び製造方法に対する必要性が存在する。同じウェハ又は基板上に既に形成されているかもしれない他の構成要素に影響を及ぼさない、又は、ダメージを与えず、重大な数の追加のプロセス動作を必要とすることによって製造プロセスに悪影響を及ぼさない電極構造を製造する方法に対する必要性も存在する。
【０００４】
電極構造に関する上述された問題は、本発明によって取り組まれ、以下の明細書を読み、学習することによって理解されるであろう。層の間の導電性が悪影響を及ぼされることなく、ＣＭＰのような製造動作中に異なった導電体層間の良好な付着力を示す電極構造、メモリセル及びシステムは、本発明によって提供される。半導体ダイ上にすでに形成されているかもしれない他の構成要素に悪影響を及ぼさない製造方法も、本発明によって提供される。
【課題を解決するための手段】
【０００５】
本発明によれば、電極構造は、導電材料の第１層と、前記第１層の表面上に形成された誘電体層とを含む。開口は、前記誘電体層において形成され、前記第１層の表面の一部が露出する。結合層は、前記誘電体層上と、前記導電材料の第１層の露出された部分上とに形成され、導電材料の第２層は、前記導電性結合層上に形成される。
【０００６】
本発明の一実施例によれば、メモリセルは、導電材料の第１層と、前記第１層の表面上に形成された誘電体層とを含む。開口は、前記誘電体層において形成され、前記第１層の表面の一部が露出する。結合層は、前記誘電体層上と、前記導電材料の第１層の露出された部分上とに形成され、導電材料の第２層は、前記結合層上に形成される。ドープトカルコゲニド材料の層は、前記導電材料の第２層上に形成され、導電材料の第３層は、前記ドープトカルコゲニド材料の層上に形成される。
【０００７】
本発明の他の実施例によれば、電極を形成する方法は、導電材料の第１層を形成するステップと、前記第１層の表面上に誘電体層を形成するステップと、前記誘電体層において開口を形成し、前記第１層の表面の一部を露出するステップと、前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、前記結合層上に導電材料の第２層を形成するステップとを含む。前記電極構造は、選択された温度において、予め決められた期間、焼きなまされ、前記第２層からの導電材料が前記結合層中に拡散されるようにし、前記第１及び第２導電体層の間の付着力及び導電性を改善することができる。
【０００８】
本発明の他の実施例によれば、メモリセルを形成する方法は、導電材料の第１層を形成するステップと、前記第１層の表面上に誘電体層を形成するステップと、前記誘電体層において開口を形成し、前記第１層の表面の一部を露出するステップと、前記誘電体層上と、前記第１層の表面の露出された部分上とに結合層を形成するステップと、前記結合層上に導電材料の第２層を形成するステップと、前記導電材料の第２層上にドープトカルコゲニド材料の層を形成するステップと、前記ドープトカルコゲニド層上に導電材料の第３層を形成するステップとを含む。前記カルコゲニド材料の層は、前記メモリセルを焼きなますことによってドープされ、前記第３層からの導電材料が前記カルコゲニド層中に化学吸着されるようにすることができる。
【０００９】
本発明のこれら及び他の実施例、態様、利点及び特徴は、以下の説明において部分的に述べられ、当業者には、以下の本発明の説明及び参照された図面の参照によって、又は、発明の実行によって部分的に明らかになるであろう。本発明の態様、利点及び特徴は、添付した請求項において特に指摘された手段、手順及び組み合わせによって実現及び達成される。
【００１０】
図面において、同様の数字は、いくつかの図面を通じて、実質的に同様の構成要素を記述する。異なった文字接尾辞を有する、又はプライム符号を付けられた同様の数字は、実質的に同様の構成要素の異なる存在を表す。
【発明を実施するための最良の形態】
【００１１】
好適実施例の以下の詳細な説明において、その一部を形成し、本発明が実行されることができる実施例が実例として示される添付した図面に参照が行われる。これらの実施例は、当業者が本発明を実行することを可能にするのに十分なほど詳細に記述され、他の実施例は利用されることができることと、プロセス又は機械的変化は、本発明の範囲から逸脱することなく、行われてもよいこととは、理解されるべきである。以下の説明において使用される用語、ウェハ及び基板は、任意のベース半導体構造を含む。双方は、シリコンオンサファイア（ＳＯＳ）技術、シリコンオンインシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープト及びアンドープト半導体、ベース半導体によって支持されたシリコンのエピタキシャル層、並びに、当業者によく知られた他の半導体支持構造を含むものとして理解されるべきである。さらに、以下の説明においてウェハ又は基板への参照が行われた場合、以前のプロセス動作は、ベース半導体構造における領域／接合を形成するのに使用されていてもよい。したがって、以下の詳細な説明は、限定する意味においてとられるべきではなく、本発明の範囲は、添付された請求項によってのみ規定される。
【００１２】
ここに記載されたトランジスタは、バイポーラ接合技術（ＢＪＴ）、電界効果技術（ＴＦＴ）、又は、相補型金属酸化物半導体（ＣＭＯＳ）技術によるトランジスタを含む。金属酸化物半導体（ＭＯＳ）トランジスタは、ゲートと、第１ノード（ドレイン）と、第２ノード（ソース）とを含む。ＭＯＳ装置は代表的な対称的装置であるため、「ソース」及び「ドレイン」の真の指定は、したがって、最も広い意味において解釈されるべきである。単に反転された関連するゲート電圧の極性によって、ＰチャネルＭＯＳトランジスタはＮチャネルＭＯＳトランジスタのために、又はその逆に代わりに使用されることができることも注意されるべきである。例えば、ＰチャネルＭＯＳトランジスタの状況において負のゲート電圧を印加してこのトランジスタを活性化し、ＮチャネルＭＯＳトランジスタがＰチャネルトランジスタの代わりに用いられる場合、極性を反転して正のゲート電圧を印加してＮチャネルトランジスタを活性化させる。
【００１３】
図１Ａ−１Ｃは、本発明による電極構造１００の形成における動作を例示する。図１Ａにおいて、導電材料の第１層１０２は堆積又は形成される。導電材料の第１層１０２は、タングステン、ニッケル、又は半導体材料であってもよい。誘電体層１０４は、第１導電体層１０２上に形成される。誘電体層１０４は、シリコン窒化物のような窒化物、又は他の同様な誘電性材料であってもよい。誘電体層１０４は、標準的なフォトリソグラフ技術等によってパターン化され、誘電体層１０４を貫く少なくとも１つの開口１０６が形成され、第１導電体層１０２の表面１０８の一部が露出する。開口１０６は、深さ「Ｄ」より重大に大きい幅「Ｗ」又は直径を有することができ、小さいアスペクト比を与えるが、本発明はこのようなアスペクト比に限定されない。酸化物の層１１０は、誘電体層１０４上と、第１導電体層１０２の表面１０８上とに形成される。酸化物層１１０は、テトラエチルオルソシリケート（ＴＥＯＳ）のような前駆体の熱反応によって堆積されたシリコン酸化物であってもよい。酸化物層１１０は、約５０オングストロームと約２００オングストロームとの間の厚さを有することができる。導電材料の第２層１１２は、酸化物層１１０上に形成される。導電材料の第２層１１２は、酸化物層１１０中に拡散することができ、酸化物層１１０と結合することができる銀、ニッケル又は他の金属、又は導電材料であってもよい。
【００１４】
図１Ｂにおいて、電極構造１００Ｂは、不活性周囲環境中で、選択された温度において、予め決められた期間、焼きなまされる。前記不活性周囲環境は、窒素、アルゴン、又は、電極構造１００を形成する材料に対して不活性な何か他のガスであってもよい。ＴＥＯＳの酸化物層１１０と、銀の第２導電層１１２とに関して、約２５０℃における、約１０分間の焼きなましは、銀分子のＴＥＯＳ中への適切な量の拡散及び化学吸着を与え、第１及び第２導電層の間に電気的バリアを形成しないように、少なくとも半導体の酸化物層１１０を形成する。したがって、酸化物層１１０は、前記焼きなまし動作によって、導体、又は少なくとも半導体の結合層１１０’に変換される。電極構造１００Ｂは、約１３０℃又は室温と同じくらい低い温度において焼きなましてもよいが、適切なレベルの化学吸着を達成するための期間は、はるかにより長くなり、これによって、製造プロセスに関する全体的な時間の長さを増大する。本発明によれば、焼きなまし温度及び期間は、第２層１１２からの導電材料又は金属の分子の酸化物層１１０中への拡散又は化学吸着のレート及び量を制御するように調節されることができる。焼きなまし温度及び期間は、すでにウェハ又は半導体ダイ上に形成されている、又は、半導体チップを製造するためのコスト及び時間を増加させる追加の処理動作を結果として生じる他の構成要素に悪影響又はダメージを及ぼさないようにするために、他の構成要素及び後の処理ステップの考慮によっても選択される。
【００１５】
図１Ｃにおいて、電極構造は平面化され、絶縁された電極構造又はダマシン層１１４が形成され、その後の処理動作のための平坦又はより一様な表面１１６が形成される、電極構造１００Ｃの平坦化は、化学的／機械的平坦化（ＣＭＰ）プロセス等によって成し遂げることができる。本発明によれば、結合層１１０’は、第１及び第２導電体層１０２及び１１２間に十分な付着力を与え、ＣＭＰプロセスによって形成された力がダマシン層１１４を押し出す又は歪ませるのを防ぐように選択される。
【００１６】
図２Ａ−２Ｄにおいて、プログラマブルセルランダムアクセスメモリ（ＰＣＲＡＭ）装置等のようなメモリシステムにおいて使用されることができる本発明の一実施例によるプログラマブルメモリ又は金属化セル構造３００を形成するプロセス動作が示される。図２Ａにおいて、第１導電体層２０２は形成される。第１導電体層２０２は、タングステン、ニッケル等のような金属であってもよく、又は、第１導電体層２０２は、半導体又はポリシリコン材料であってもよい。誘電体材料の層２０４は、第１導電体層２０２上に形成される。誘電体層２０４は、窒化物、例えばシリコン窒化物、又は同様の誘電体であってもよい。誘電体層２０４は、標準的なフォトリソグラフィック技術又は同様の材料除去技術によって、選択的にパターン化され、誘電体層２０４において少なくとも１つの開口２０６が形成され、第１導電体層２０２の表面２０８の一部が露出する。開口２０６は、開口２０６は、幅寸法「Ｗ」より重大に大きい深さ寸法「Ｄ」又は直径を有することができ、深さ対幅の小さいアスペクト比を与える。しかしながら、本発明はこのようなアスペクト比に限定されない。酸化物の層２１０は、誘電体層２０４上と、第１導電体層２０２の露出された表面２０８上とに形成される。酸化物層２１０は、二酸化シリコンであってもよい。酸化物層２１０は、約５０オングストロームと約２００オングストロームとの間の厚さを有することができる。導電材料の第２層２１２は、酸化物層２１０上と開口２０６中とに形成される。第２導電体層２１２は、銀、ニッケル、ポリシリコン、又は、酸化物中に拡散されることができ、酸化物への良好な付着力を示す他の導電材料であってもよい。前記第２導電体層は、メモリセル構造２００の他のパラメータ又は特徴に応じて、約５０オングストロームと約５００オングストロームとの間の厚さを有することができる。
【００１７】
図２Ｂにおいて、メモリセル構造２００Ｂは、選択された温度において、予め決められた期間、セル構造２００を形成する材料に対して不活性な窒素、アルゴン、又は何か他のガスのような不活性周囲環境中で焼きなまされる。一例として、ＴＥＯＳの酸化物層２１０及び銀の第２導電体層２１２に関して、約３５０℃における約１０分間の焼きなましは、銀分子のＴＥＯＳ酸化物層２１０中への適切なレベルの拡散又は化学吸着を与え、第１及び第２導電体層２０２及び２１２の間に電気的バリアを形成しないようにするために、酸化物層２１０を少なくとも半導体において形成する。酸化物層２１０は、焼きなまし動作の結果として導体又は半導体の結合層２１０’に変換され、ＣＭＰのようなその後の製造動作中に、構造２００の安定性に関する焼きなましプロセスの結果として、第１及び第２導電体層２０２及び２１２間により強い付着力を与える。当業者が、この開示を読み、把握することによって理解するように、焼きなまし温度及び時間は、第２導電体層２１２からの銀又は導電材料の酸化物層２１０中への化学吸着のレート及び量を制御し、ウェハ又は半導体チップにおいて以前に形成された構造又は装置への影響も制御するように調整されることができる。焼きなましプロセス中の導電材料の拡散のため、結果として生じる導電体結合層２１０’は、第１及び第２導電体層２０２及び２１２間の電気的接触又はインタフェースを規定する。
【００１８】
図２Ｃにおいて、カルコゲニドガラス材料の層２１４は、第２導電体層２１２上及び開口２０６中に形成される。カルコゲニドガラス材料の層２１４は、セレン化ゲルマニウム（ＧｅｘＳｅ１−ｘ、ここでｘはゲルマニウムの濃度であり、１−ｘはセレンの濃度である）であってもよい。本発明の教えによる一実施例において、ゲルマニウムのセレンに対する濃度比は、約１５／８５と約４０／６０との間であってもよい。導電材料の第３層２１６は、層２１４上に形成される。第３導電体層２１６は、銀、ニッケル、又は、カルコゲニド材料中に拡散可能な他の材料とすることができる。層２１４は、メモリセル構造２００Ｃを焼きなまし、第３層２１６からの金属又は導電材料がカルコゲニド層２１４中に選択された濃度まで拡散させることによってドープされる。焼きなましプロセスは、紫外線焼きなまし、又は他の焼きなましプロセスであってもよい。焼きなましプロセスは、第３導電体層２１６とカルコゲニド層２１４との間の付着力も改善し、結果として、ＣＭＰのようなその後の製造動作によって加えられる力又は圧力に耐えることができる高度に付着性のセル構造２００Ｃを生じる。
【００１９】
図２Ｃにおいて、セル構造２００Ｄは平面化され、絶縁されたセル構造２００Ｄ、又は第３層接触又はダマシン層２１６’を形成し、その後の処理動作のために平坦又はより一様な表面２１８を与える。セル構造２００Ｄは、ＣＭＰ等によって平面化される。導電材料の第４層２２０は、平面化された表面３２８上と、第３層接触２１６’との電気的接触において形成される。
【００２０】
開口２０６の側壁２２２において形成された第２層２１２の導電材料又は金属化は、堆積プロセスによって最小にされることができ、焼きなましプロセス中、側壁２２２上の酸化物層２１０中に実質的に拡散される。この方法において、ＣＭＰ動作後で第４層が形成される前の追加のステップを必要とする絶縁又は誘電体は、側壁２２２上の任意の残余の金属化と、導電材料の第４層２２０との間に必要とされない。
【００２１】
図３Ａ−３Ｅは、凹型の輪郭を形成し、導電材料が誘電体層における開口の側壁において形成するのを防ぐ、本発明の他の実施例によるプログラマブルメモリセル３００の形成における動作を例示する。図３Ａにおいて、第１導電体層３０２が形成される。第１導電体層３０２は、タングステン、ニッケル等のような金属、又は、半導体材料又はポリシリコンであってもよい。あるエッチングレートを有する第１誘電体層３０４は、第１導電体層３０２上に形成され、第２のエッチングレートを有する第２誘電体層３０６は、第１誘電体層３０４上に形成される。本発明によれば、第１誘電体層３０４のエッチングレートは、第２誘電体層３０６のエッチングレートより速い。したがって、図２Ｂにおいて、第１及び第２誘電体層３０４及び３０６が選択的にパターン化され、開口３０８が形成される場合、この開口は、開口３０８が下に延びるにつれ角度が戻り、第１導電体層３０２が露出する断面を有する凹型の輪郭を有する。酸化物の層３１２は、第２誘電体層３０６上と、開口３０８において第１導電体層３０２の露出された表面部分３１４上とにおいて形成される。導電材料の第２層３１６は、酸化物層３１２上に形成される。第２導電体層３１６は、酸化物中に拡散可能である銀、ニッケル、又は他の導電材料又は金属であってもよい。開口３０８の凹型の輪郭のため、第２導電体層３１６及び酸化物層３１２は、開口３０８の側壁３１０上に形成されることができない。
【００２２】
図３Ｃにおいて、セル構造３００Ｃは、選択された温度において、予め決められた期間焼きなまされ、金属化を生じさせるか、第２導電体層３１６からの導電材料を酸化物層３１２中に拡散させ、導電体結合層３１２’を形成する。導電体結合層３１２’は、ＣＭＰのようなその後の処理ステップ中、第１及び第２導電体層３０２及び３１６の間に電気的接触及び付着力を与える。上述したように、焼きなまし温度及び時間は、金属の分子の酸化物層３１２中への化学吸着のレート及び量を制御し、ウェハ又は半導体チップ上に既に形成された他の構成要素又は装置への影響を制御するように調節されることができる。
【００２３】
図３Ｄにおいて、カルコゲニドガラス材料の層３１８は、第２導電体層３１６上及び開口３０８中に形成される。カルコゲニドガラス材料の層３１８は、セレン化ゲルマニウム（ＧｅｘＳｅ１−ｘ、ここでｘはゲルマニウムの濃度であり、１−ｘはセレンの濃度である）であってもよい。上記で考察されたように、本発明の教えによれば、ゲルマニウムのセレンに対する濃度比は、約１５／８５と約４０／６０との間であってもよい。導電材料の第３層３２０は、層３１８上に形成される。第３導電体層３２０は、銀、ニッケル、又は、カルコゲニド材料中に拡散可能な他の金属のような金属であってもよい。層３１８は、メモリセル構造３００Ｄを焼きなまし、第３層３２０からの金属又は導電材料をカルコゲニド層３１８中に拡散させることによってドープされ、これらの２つの層を一緒に結合し、より良好な付着性を与える。
【００２４】
動作において、プログラマブルメモリセル２００又は３００、又はプログラマブル金属化セルは、デンドライト３２６又は導電性フィラメントを、電極３２０’と、導電体結合層３１２’によって第１層電極３０２に電気的に接続された第２導電体層３１６間に形成させるのに十分な電圧レベルを有する電位又は電圧を第１層又は電極３０２及び第２層電極３２０’の両端間に印加することによってプログラムされることができる。カルコゲニド層３２２は、銀のような金属又は導電材料によってドープされるため、前記電圧は、デンドライト３２６（図２Ｄにおける２２６）を形成させ、２つの電極３２０’及び３０２を短絡する。デンドライト３２６を形成するのに十分な電圧を印加することによってバイアスされているセル３００の両端間の抵抗は、約１００００オームである。バイアスされておらず、開状態にあるセル３００の抵抗は、約１０メグオームである。したがって、デンドライト３２６を形成するように印加されているプログラムされたセル３００は、論理１を表すことができ、プログラムされていない、すなわち開いたセル３００は、論理０を表すことができる。プログラムされたセル３００を消去するために、逆極性の電圧は、セル３００の電極３２０’及び３０２に印加され、セル３００に十分な電流を流させ、デンドライト又は導電性要素の破壊によってセル３００を高抵抗状態に戻すことができる。
【００２５】
図４は、本発明によるメモリ装置又はシステム４００の図式的な図である。メモリシステム４００は、行及び列において配置されることができる複数のメモリ素子４０２を含む。各々のメモリ素子４０２は、トランジスタ４０４を含むことができる。各々のトランジスタ４０４は、メモリ素子４０２の動作を制御するアドレスライン４０８に結合されたゲートを含み、各々のメモリ素子４０２は、データライン４１２に結合された第１ソース／ドレイン電極４１０と、本発明の教えによる、例えば、メモリセル２００Ｄ（図２Ｄ）及び３００Ｅ（図３Ｅ）であるプログラマブルメモリセル４１６に結合された第２ソース／ドレイン電極４１４とを含む。
【００２６】
図５への参照により、システム４００と同様のメモリシステムか、本発明による新奇の電極構造１００Ｃ（図１Ｅ）メモリセルメモリセル２００Ｄ（図２Ｄ）又は３００Ｅ（図３Ｅ）を含む電子システムかを含むことができる半導体ダイ５１０は、シリコンウェハ５００から製造することができる。ダイ５１０は、特定の機能を実行する回路網を含む、基板上の個々のパターン、代表的には長方形である。半導体ウェハ５００は、代表的には、同じ機能性を含むこのようなダイ５１０の繰り返されるパターンを含む。ダイ５１０は、さらに、追加の回路網を含むことができ、多数の機能性を有する単一体のプロセッサのような複雑な装置まで拡張することができる。ダイ５１０は、代表的に、これらから延び、一方的又は相互的な通信又は制御用のダイ５１０の回路網へのアクセスを与える導線（図示せず）を有する保護ケーシング（図示せず）においてパッケージされる。
【００２７】
図６に示されるように、本発明による新奇の電極構造１００Ｃ又はメモリセル２００Ｄ又は３００Ｅを取り入れた少なくとも１つの電子システム又はメモリシステム４００を含む２つ又はそれ以上のダイ５１０は、保護ケーシングあり又はなしで、回路モジュール６００に結合され、個々のダイ５１０の機能性を増強又は拡張することができる。回路モジュール６００は、種々の機能性を表すダイ５１０の組み合わせ、又は、同じ機能性を含むダイ５１０の組み合わせであってもよい。回路モジュール６００のいくつかの例は、メモリモジュールと、装置ドライバと、電力モジュールと、通信モデムと、プロセッサモジュールと、アプリケーション特定モジュールとを含み、多層多チップモジュールを含むことができる。回路モジュール６００は、クロック、テレビジョン、セル電話、パーソナルコンピュータ、自動車、工業制御システム、飛行機他のような種々の電子システムのサブ構成要素であってもよい。回路モジュール６００は、これらから延び、一方的又は相互的な通信及び制御を与える種々の導線を含む。
【００２８】
図７は、本発明の電極構造１００Ｃ又はメモリセル構造２００Ｄ又は３００Ｅを含むメモリシステム４００用の回路網を含むメモリモジュール７００として回路モジュールの一実施例を示す。メモリモジュール７００は、一般に、シングルインラインメモリモジュール（ＳＩＭＭ）又はデュアルインラインメモリモジュール（ＤＩＭＭ）を示す。ＳＩＭＭ又はＤＩＭＭは、一般に、一連のメモリ装置を含むプリント回路ボード（ＰＣＢ）又は他の支持物であってもよい。ＳＩＭＭは、接点又は導線の単一の一直線上の組を有し、ＤＩＭＭは、支持物の各々の側において導線の組を有し、各々の組は別個のＩ／Ｏ信号を表す。メモリモジュール７００は、支持物７１５において含まれる多数のメモリ装置７１０を含み、その数は、所望のバス幅及びパリティに関する要望に依存する。メモリモジュール７００は、支持物７１５の両側においてメモリ装置７１０を含むことができる。メモリモジュール７００は、コマンドリンク７２０において外部コントローラ（図示せず）からのコマンド信号を受け取り、データリンク７３０においてデータ入力及びデータ出力に備える。コマンドリンク７２０及びデータリンク７３０は、支持物７１５から延びる導線７４０に接続される。導線７４０は，概念的な目的のために示され、図７において示される位置に限定されない。
【００２９】
図８は、本発明の新奇のメモリシステム４００及び電極構造１００Ｃ又はメモリセル２００Ｄ又は３００Ｅを含む上述したような１つ以上の回路モジュール６００を含む電子システム８００を示す。電子システム８００は、一般に、ユーザインタフェース８１０を含む。ユーザインタフェース８１０は、電子システム８００のユーザに、電子システム８００の結果のある形式の制御又は観測を与える。ユーザインタフェース８１０のいくつかの例は、パーソナルコンピュータのキーボード、ポインティングデバイス、モニタ及びプリンタと、ラジオの同調ダイアル、ディスプレイ及びスピーカと、自動車のイグニッションスイッチ及びガスペダルと、自動預金受払機のカードリーダ、キーパッド、ディスプレイ及び通貨ディスペンサとを含む。ユーザインタフェース８１０は、さらに、電子システム８００に供給されるアクセスポートを記述することができる。アクセスポートは、電子システムを、以前に例として示したものより実体的なユーザインタフェースに接続するために使用される。１つ又はそれ以上の回路モジュール６００は、ユーザインタフェース８１０からの入力又はこれへの出力の操作、制御又は命令の、又は、電子システム８００中にプリプログラムされるか、別な方法で与えられる他の情報のある形態を与えるプロセッサであってもよい。以前に与えられた例のリストから明らかなように、電子システム８００は、回路モジュール６００及びユーザインタフェース８１０に加えて、特定の機械的構成要素（図示せず）をしばしば含む。電子システム８００における１つ又はそれ以上の回路モジュール６００は、単一の集積回路によって置き換えられることができることは明らかであろう。さらに、電子システム８００は、より大きい電子システムのサブ構成要素であってもよい。
【００３０】
図９は、メモリシステム９００として電子システムの一実施例を示す。メモリシステム９００は、本発明によるメモリシステム４００及び電極構造１００Ｃ又はメモリセル２００Ｄ及び３００Ｅを含む上述されたような１つ以上のメモリモジュール７００と、メモリコントローラ９１０とを含む。メモリコントローラ９１０は、メモリシステム９００と外部システムバス９２０との間の双方向インタフェースを与え、制御する。メモリシステム９００は、外部バス９２０からコマンド信号を受け取り、これをコマンドリンク９３０において１つ又はそれ以上のメモリモジュール７００に伝える。メモリシステム９００は、データリンク９４０における１つ又はそれ以上のメモリモジュール７００と外部システムバス９２０との間のデータ入力及びデータ出力に備える。
【００３１】
図１０は、コンピュータシステム１０００として電子システムの他の実施例を示す。コンピュータシステム１０００は、コンピュータユニット１００５において格納されたプロセッサ１０１０及びメモリシステム９００を含む。コンピュータシステム１０００は、本発明によるメモリシステム４００及び電極構造１００Ｃ又はメモリセル２００Ｄ及び３００Ｅを含む他の電子システム、すなわちメモリシステム９００をサブ構成要素として含む電子システムのほんの一例である。コンピュータシステム１０００は、ユーザインタフェース構成要素を任意に含む。図１０において示されるのは、キーボード１０２０と、ポインティングデバイス１０３０と、モニタ１０４０と、プリンタ１０５０と、大容量記憶装置１０６０である。モデム、デバイスドライバカード、追加の記憶装置他のような他の構成要素が、しばしばコンピュータシステム１０００に関係付けられることは理解されるであろう。さらに、コンピュータシステム１０００のプロセッサ１０１０及びメモリシステム９００は、単一の集積回路において統合されることができることは理解されるであろう。このような単一パッケージのプロセッシングユニットは、プロセッサ１０１０とメモリシステム９００との間の通信時間を減少させる
【００３２】
結論
このように、本発明は、ＣＭＰ動作のようなその後の処理動作中、導電材料の２つの層の間に実質的に改善された付着力を与える電極構造と、メモリセル構造と、製造方法とを提供する。本発明の電極構造及びメモリセル構造は、電気的バリアでなく、データを記録するようにプログラムされることができるドープトガラス層を与えることができる、２つの導電体層間の導電性インタフェースを与えることもできる。本発明は、その後の処理動作に悪影響を及ぼさず、又は、追加の処理動作を必要とせず、プロセスは、同じウェハ又は基板上に既に形成されているかもしれない他の構成要素へのダメージを回避するように制御されることができる電極構造又はメモリセル構造を製造する方法も提供する。
【００３３】
特定の実施例がここに例示され、記述されたが、同じ目的を達成するように計算された任意の配置は、示された特定の実施例の代わりに用いられてもよいことは、当業者には理解されるであろう。本願は、本発明の任意の適用又は変形をカバーすることを意図される。したがって、本発明は、請求項及びその等価物によってのみ限定されることを意図される。
【図面の簡単な説明】
【００３４】
【図１】１Ａ−１Ｃは本発明による集積回路において使用される電極の形成における動作を例示する。
【図２】２Ａ−２Ｄは本発明の一実施例によるプログラマブルメモリセルの形成における動作を例示する。
【図３】３Ａ−３Ｅは本発明の他の実施例によるプログラマブルメモリセルの形成における動作を例示する。
【図４】本発明によるプログラマブルメモリセルを取り入れたメモリシステムの図式的な図である。
【図５】本発明の一実施例による半導体ダイを含むウェハ又は基板の上面図である。
【図６】本発明の一実施例による回路モジュールのブロック構成図である。
【図７】本発明の一実施例によるメモリモジュールのブロック構成図である。
【図８】本発明の他の実施例による電子システムのブロック構成図である。
【図９】本発明の一実施例によるメモリシステムのブロック構成図である。
【図１０】本発明の一実施例によるコンピュータシステムのブロック構成図である。
【図１Ａ】
2005513780.tif 000003
【図１Ｂ】
2005513780.tif 000004
【図１Ｃ】
2005513780.tif 000005
【図２Ａ】
2005513780.tif 000006
【図２Ｂ】
2005513780.tif 000007
【図２Ｃ】
2005513780.tif 000008
【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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