(57)【要約】【課題】メモリ用のワード・ライン電圧を電源電圧の変動に無関係にする。【解決手段】Ａ／Ｄ変換器４１０は、電源電圧４１５を検出し、これに関連するデジタル出力４３５を発生する。電圧昇圧補償回路４４０は、Ａ／Ｄ変換器４１０の出力４３５に基づいて、昇圧チャージ・ポンプ４５０の容量負荷を変更することによって、該チャージ・ポンプに供給される電源電圧４１５の変動が、その出力であるワード・ライン電圧４７０に影響を及ぼさないようにする。
2005514718.tif 000002
【特許請求の範囲】
【請求項１】
読み出し動作のために調整昇圧ワード・ライン電圧を発生するシステム（４００）であって、
供給電圧値（４１５）を検出し、これに関連する１又は複数の出力信号（４３５）を発生するように構成された供給電圧検出回路（４１０）と、
供給電圧を受け取り、該供給電圧よりも大きな値を有するように前記昇圧ワード・ライン電圧（４７０）を発生するよう動作可能な昇圧圧回路（４５０）と、
前記供給電圧検出回路（４１０）及び前記昇圧回路（４５０）に結合され、前記１又は複数の出力信号（４３５）を前記供給電圧検出回路（４１０）から受け取り、前記１又は複数の出力信号（４３５）に基づいて、前記昇圧回路（４５０）に付随する負荷を変更することによって、前記昇圧ワード・ライン電圧（４７０）を前記供給電圧値（４１５）と無関係とする、電圧昇圧補償回路（４４０）と
を備えていることを特徴とするシステム。
【請求項２】
請求項１記載のシステム（４００、５００）において、前記供給電圧検出回路（４１０、５７５）は、前記供給電圧値（４１５、５７８）をアナログ入力として受け取り、前記供給電圧値（４１５、５７８）を反映するマルチビット・ワード（４３５、５９５）を発生するように動作可能なアナログ／デジタル変換器（４１０、５７７）を備えていることを特徴とするシステム。
【請求項３】
請求項１記載のシステム（４００）において、前記供給電圧検出回路（５７５）は、
電圧基準回路（５８０）と、
各々が、前記電圧基準回路（５８０）に結合された第１入力（５８５）と、前記供給電圧（５７８）に関連する複数の電圧（５９１、５９２、５９３）の１つに結合された第２入力とを有する複数の比較回路（５７７）であって、該比較回路（５９５）の各々の出力が、前記供給電圧値（５７８、４１５）を反映するデジタル・ワード（５９５、４３５）を集合的に形成する出力信号を形成する、比較回路と
を備えていることを特徴とするシステム。
【請求項４】
請求項１記載のシステム（４００）において、前記昇圧回路（４５０、５０５）は、更に、
スイッチ（５１４）を介して前記供給電圧に選択的に結合された第１端子と、昇圧信号（５２７）に結合された第２端子とを有する昇圧コンデンサ（５２５）と、
前記昇圧回路（５１０）の出力を形成する前記昇圧コンデンサ（５２５）の第１端子に結合された第１端子（５１０）と、回路の接地電位に結合された第２端子とを有する負荷コンデンサ（５４０）と
を備えており、
前記スイッチが閉じているとき（５１４）、前記昇圧信号（５２７）は低レベルであり、前記昇圧コンデンサ（５２５）及び前記負荷コンデンサ（５４０）は、前記供給電圧値に近似した電圧値に充電され、前記スイッチ（５１４）が開いているとき、前記昇圧信号（５１０）は前記供給電圧にほぼ等しい高レベルにあり、前記昇圧コンデンサ及び前記負荷コンデンサは電荷共有を行うことによって、その第１端子（５１０）を、前記供給電圧値よりも高い昇圧電圧値まで上昇させ、前記昇圧電圧値が、前記昇圧コンデンサ（５２５）及び前記負荷コンデンサ（５４０）それぞれの容量の関数である
ことを特徴とするシステム。
【請求項５】
請求項４記載のシステム（５００）において、前記電圧昇圧補償回路（５０５）は、
各々が、前記昇圧コンデンサ（５２５）及び前記負荷コンデンサ（５４０）の第１端子に結合された第１端子（５１０）を有し、各々回路の接地電位、又は前記供給電圧に近似的に等しい電圧電位に、前記供給電圧検出回路（５７５）からの前記１又は複数の出力信号（５９５）に基づいて選択的に結合可能（５１５）な第２端子を有する複数の補償コンデンサ
を備えており、前記複数の補償コンデンサ（５２０）の１又は複数を前記昇圧コンデンサ（５２５）又は前記負荷コンデンサ（５４０）と並列とすることによって、前記供給電圧値（５７８）に基づいて前記昇圧回路（５００）の負荷を調節することを特徴とするシステム。
【請求項６】
請求項１記載のシステム（４００、６００）において、前記供給電圧検出回路（４１０、６１０）は、更に、前記供給電圧値（４１５）に関連する１又は複数の電圧（６６１、６６２、６６３）を比較するための基準電圧（４２５、６５５）を供給するよう動作可能な基準電圧回路（４３０、６５２）を備えており、前記基準電圧を、前記供給電圧値と関連する１又は複数の電圧と比較することによって、前記供給電圧値（４１５）に関連する前記１又は複数の出力信号（４３５、６３５）を得ることを特徴とするシステム。
【請求項７】
フラッシュ・メモリ・デバイスにおいて、供給電圧のばらつきに無関係なワード・ライン読み出し電圧を発生する方法（９００）であって、
前記供給電圧（９０４）の値を検出するステップと、
前記検出した供給電圧値に応じて、昇圧回路（９１０、９１２）の負荷状態を変化させて、前記ワード・ライン読み出し電圧（９０４）を発生するステップであって、前記負荷状態のばらつきによって、前記ワード・ライン読み出し電圧を、前記供給電圧のばらつきとは無関係とするステップと
からなることを特徴とする方法。
【請求項８】
請求項７記載の方法（９００）において、前記供給電圧（９０４）の値を検出するステップは、
前記供給電圧値（９０４）をアナログ／デジタル変換器に入力するステップと、
前記供給電圧値に関係するマルチビット・デジタル・ワード（９０６）を発生するステップと
を含むことを特徴とする方法。
【請求項９】
請求項７記載の方法（９００）において、前記供給電圧（９０４）の値を検出するステップは、
前記供給電圧値と関連する複数の電圧値を発生するステップと、
前記複数の電圧値の各々を基準電圧値と比較するステップと、
前記比較器（９０６）の各々と関連するデジタル出力値を発生することによって、マルチビット・デジタル・ワードを発生し、前記供給電圧値を反映させるステップと
を含むことを特徴とする方法。
【請求項１０】
請求項７記載の方法（９００）において、前記昇圧回路は、その出力ノードに結合された第１端子と、昇圧信号に結合された第２端子とを有する昇圧コンデンサを備えており、前記昇圧回路は更に、回路の接地電位に結合された第１端子と、前記出力ノードに結合された第２端子とを有する負荷コンデンサを備えており、前記負荷状態（９１０、９１２）を変化させるステップは、
複数の補償コンデンサの第１端子を前記昇圧回路（９０８）の出力ノードに結合するステップと、
前記昇圧信号を、前記供給電圧レベルにほぼ等しいレベルに遷移させるステップと、
前記複数の補償コンデンサ（９１２）の１又は複数の第２端子を、前記供給電圧レベルに結合し、前記補償コンデンサの残りの第２端子を、前記検出した供給電圧値に基づいて前記回路の接地電位に結合することによって、前記検出した供給電圧値に基づいて、前記昇圧コンデンサ及び前記負荷コンデンサに伴う有効容量を変化させるステップと
を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にはメモリ・システムに関し、特に、フラッシュ・メモリ・アレイ・システに関しかつ昇圧回路を生成する方法に関する。昇圧回路では、電圧検出回路（例えば、アナログ／デジタル変換器やデジタル温度計）を用いてＶＣＣを測定しており、該電圧を電圧昇圧回路に印加している。これと共に、昇圧補償回路によって、ばらつきを反映している本来のＶＣＣから昇圧電圧出力を調整する。昇圧電圧は、ワード・ラインに印加され、メモリ・セルの読み出しモード動作を行うことができる。
【背景技術】
【０００２】
フラッシュ及びその他の種類の電子メモリ・デバイスは、数千又は数百万個ものメモリ・セルで構成され、個々にデータを格納し、これにアクセスできるようになっている。典型的なメモリ・セルは、ビットと呼ばれる単一の２進情報を格納する。ビットは、２つの可能な状態の１つを有する。通常、セルは、８つのセルからなるバイトや、１６個以上のこのようなセルを含むことができ、大抵の場合８の倍数で構成されているワードのような、マルチ・セル・ユニットに編成されている。このようなメモリ・デバイス・アーキテクチャにデータを格納するには、特定のメモリ・セル集合に書き込みを行う。このことを、セルをプログラムすると言うこともある。セルからのデータの検索は、読み出し動作において行われる。プログラミング及び読み出し動作に加えて、メモリ・デバイス内のセル群を消去することもでき、その際、群内の各セルは既知の状態にプログラムされる。
【０００３】
個々のメモリ・セルは、バイト又はワードというような、個別にアドレス指定可能な単位又は群に編成され、読み出し、プログラミング、又は消去動作のために、アドレス・デコーディング回路を通じてアクセスされ、こうすることによって、特定のバイト又はワード内のセルに対して、このような動作を実行することができる。個々のメモリ・セルは、１ビットのデータを格納するのに適した半導体構造からなるのが一般には、である。例えば、従来のメモリ・セルの多くは、２進情報を保持することができるトランジスタのような、金属酸化物半導体（ＭＯＳ）デバイスを含む。メモリ・デバイスは、このようなバイト又はワードにアドレス指定するために適切なデコーディング及び群選択回路、及び動作中のセルに電圧を供給し所望の動作を遂行するための回路を含む。
【０００４】
消去、プログラミング、及び読み出し動作は、通常、セルのＭＯＳデバイスの所定の端子に適切な電圧を印加することによって行われる。消去又はプログラミング動作では、メモリ・セルに電荷を格納させるように電圧を印加する。読み出し動作では、セルに電流が流れ込むように適切な電圧を印加する。この場合、このような電流の量は、セルに格納されているデータの値を示す。メモリ・デバイスは、得られたセル電流を検知し、内部に格納されていたデータを判定するために適した回路を含む。次いで、メモリ・デバイスを用いているシステム内の他のデバイスにアクセスするために、このセル電流をデバイスのデータ・バス端子に供給する。
【０００５】
フラッシュ・メモリは、電力を必要とせずにその内容を書き換えかつ保持することができる電子メモリ媒体の一種である。フラッシュ・メモリ・デバイスの寿命は、一般に、１００Ｋから１ＭＥＧ書き込みサイクルである。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメモリ・チップでは、１バイト単位で消去できるが、これとは異なり、フラッシュ・メモリでは、固定のマルチビット・ブロック又はセクタ単位で消去されるのが一般には、である。従来のフラッシュ・メモリは、セル構造で作られており、１ビットの情報が各フラッシュ・メモリ・セルに格納される。このような単一ビット・メモリ構造では、各セルは、基板又はＰ−ウェル内にソース、ドレイン、及びチャネルを有するＭＯＳトランジスタ構造と、チャネル上に位置する積層ゲート構造とを含むのが一般には、である。積層ゲートは、更に、Ｐ−ウェルの表面上に形成された薄膜ゲート誘電体層（トンネル酸化物と呼ぶ場合もある）も含むことがある。また、積層ゲートは、トンネル酸化物上に位置するポリシリコン・フローティング・ゲートと、フローティング・ゲートの上に位置するインターポリ誘電体層とを含む。インターポリ誘電体層は、多くの場合、窒化物層を挟持する２つの酸化物層を有する酸化物−窒化物−酸化物（ＯＮＯ）層のような、多層絶縁体である。最後に、ポリシリコン制御ゲートが、インターポリ誘電体層の上に位置する。
【０００６】
制御ゲートは、このようなセルの行に付随するワード・ラインに接続され、典型的なＮＯＲ構成におけるこのようなセルのセクタを形成する。加えて、セルのドレイン領域は、導電性ビットラインによって共通に接続される。セルのチャネルは、積層ゲート構造によってチャネル内に発生する電界に応じて、ソース及びドレイン間に電流を導通させる。ＮＯＲ構成では、単一の列におけるトランジスタの各ドレイン端子は、同じビットラインに接続されている。加えて、所与のビット・ラインに付随する各フラッシュ・セルの積層ゲート端子は、異なるワード・ラインに結合され、一方アレイ内における全フラッシュ・セルは、そのソース端子が共通のソース端子に結合されている。動作において、個々のフラッシュ・セルは、周辺デコーダ及び制御回路を用いて、それぞれのビットライン及びワード・ラインを通じてアドレス指定され、プログラミング（書き込み）、読み出し、又は消去機能が行われる。
【０００７】
このような単一ビット積層ゲート・フラッシュ・メモリ・セルにプログラムするには、相対的に高い電圧を制御ゲートに印加し、ソースを接地に接続し、ドレインをソースよりも高い所定の電位に接続する。その結果、トンネル酸化物を横切る高い電界が生じ、「ファウラ−ノルドハイム」トンネリング(Fowler-Nordheim tunneling)と呼ばれる現象が起こる。このプロセスの間、コア・セル・チャネル領域内にある電子は、ゲート酸化物を潜り抜けてフローティング・ゲートに入り、フローティング・ゲートにおいて捕獲される。何故ならば、フローティング・ゲートは、インターポリ誘電体及びトンネル酸化物によって包囲されているからである。電子が捕獲された結果、セルの閾値電圧が上昇する。この捕獲電子によって生ずるセルの閾値電圧の変化（そして、これによるチャネル・コンダクタンスの変化）が、セルにプログラミングさせるものである。
【０００８】
典型的な単一ビット積層ゲート・フラッシュ・メモリ・セルを消去するには、相対的に高い電圧をソースに印加し、制御ゲートを負電位に保持しつつ、ドレインをフローティングさせる。これらの条件の下で、フローティング・ゲート及びソース間のトンネル酸化物を横切って強い電界が生じる。フローティング・ゲートにおいて捕獲されている電子は、ソース領域の上に位置するフローティング・ゲートに向かって移動し、その一部においてクラスタ化し、フローティング・ゲートから抽出され、ファウラ−ノルドハイム・トンネリングによって、トンネル酸化物を貫通してソース領域に至る。電子がフローティング・ゲートから除去されると、セルは消去される。
【０００９】
読み出し動作では、ある電圧バイアスをセル・トランジスタのドレイン及びソース間に印加する。セルのドレインはビットラインであり、１バイト又はワード群内の他のセルのドレインに接続することができる。従来の積層ゲート・メモリ・セルでは、ドレインにおける電圧は、通常、読み出し動作では０．５〜１．０ボルトの間で供給される。次いで、メモリ・セル・トランジスタのゲート（例えば、ワード・ライン）に電圧を印加し、ドレインからソースに電流を流す。通常、読み出し動作において印加するゲート電圧は、プログラムされたスレッショルド電圧(programmed threshold voltage)（ＶＴ）と未プログラムのスレッショルド電圧(unprogrammed threshold voltage)との間のレベルである。こうして得られた電流を測定し、これに応じてセルに格納されているデータ値を判定する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
最近になって、デュアル・ビット・フラッシュ・メモリが導入され、単一のメモリ・セルに２ビットの情報を格納できるようになった。デュアル・ビット・メモリ・セルから読み出すために必要なビットライン電圧は、デュアル・ビット・セルの物理的構造のために、一般に、単一ビット、積層ゲート・アーキテクチャのメモリ・セルのそれよりも高い。メモリ・セルのビットライン又はドレインに印加する電圧は、メモリ・デバイスの供給電圧（ＶＣＣ）から得られるので、供給電圧が低い定格レベル又はその付近にある場合には、新たなデュアル・ビット・メモリ・セルから読み出すために必要な、より高いビットライン電圧を供給することができない虞れがある。加えて、メモリ・デバイスをセルラ電話機、ラップトップ・コンピュータ等のような低電力機器に用いる場合、利用可能な供給電圧が更に低下する可能性がある。
【００１１】
従来技術のフラッシュ・メモリ・デバイスでは、昇圧回路がメモリ・セルの読み出しモード動作の際に昇圧ワード・ライン電圧を印加する。一般には、ＶＣＣのばらつきは、読み出し動作の間フラッシュ・メモリ・アレイのワード・ラインに供給される、昇圧回路の出力に反映される。このような昇圧回路からのワード・ライン電圧のばらつきは、読み出しモード回路において、セルがプログラミングされているか否かを正確に判別する能力を低下させる。したがって、昇圧回路に供給するＶＣＣ電源におけるばらつきを補償する手段、及び昇圧電圧を迅速に調整することが求められている。
【課題を解決するための手段】
【００１２】
以下に、本発明のいくつかの態様を基本的に理解するために、本発明の概要について簡単に述べる。この概要は、本発明の広範な全体像ではない。これは、本発明の主要な即ち必須の要素を特定することも、本発明の範囲を規定することも意図していない。その唯一の目的は、後に提示する更に詳細な説明に対する前置きとして、簡略化した形態で本発明の概要の一部を提示することである。
【００１３】
本発明のフラッシュ・メモリ・アレイ・システム及び昇圧回路を製造する方法では、電圧検出回路（例えば、アナログ／デジタル変換器、デジタル温度計）のアプリケーションを用いて、昇圧回路に印加するＶＣＣの値を測定することができる。昇圧回路は、メモリ・セルの読み出しモード動作のための昇圧ワード・ライン電圧を発生するために用いることができる。ＶＣＣのばらつきは、一般には、昇圧回路の出力に反映され、それがフラッシュ・メモリ・アレイのワード・ラインに供給される。昇圧回路に印加されるＶＣＣ電源におけるばらつきを補償するために、昇圧電圧を調整することによって、ワード・ライン上における読み出し電圧を一層一定化することができる。
【００１４】
本発明の一態様によれば、例えば、Ａ／Ｄ変換器を用いて、ＶＣＣ供給電圧に伴う電圧値を確認する。次いで、判定した電圧値を用いて、昇圧回路を補償すなわち調節する。例えば、ＶＣＣ電圧値を表すデジタル・ワードを用いて、昇圧回路内における有効容量値を変化させることによって、ＶＣＣのばらつきとは実質的に無関係な出力昇圧電圧を得る。その結果、本発明は、ほぼ一定の昇圧電圧、例えば、昇圧ワード・ライン電圧を供給することができ、ＶＣＣにおける変動があっても、フラッシュ・メモリ・セルの正確な読み出しを容易に行うことができる。
本発明の態様は、単一ビット・セルよりも高いビットライン読み出し電圧を必要とするデュアル・ビット・メモリ・セルを含むデバイスに適用することができる。
【００１５】
前述の目的及び関連する目的の達成のために、本発明は、以下で詳細に説明し特許請求の範囲に規定する特徴を備えている。以下の説明及び添付図面は、本発明の代表的実施形態の一部を詳細に明示する。しかしながら、これらの実施形態は、本発明の原理を採用可能な様々な方法の内のわずかなものを示すに過ぎない。本発明のその他の目的、利点及び新規な特徴は、以下の本発明の詳細な説明を図面と関連付けて検討することによって、明白となるであろう。
【発明を実施するための最良の形態】
【００１６】
図面を参照しながら、本発明についてこれより説明する。図面では、同様の参照番号を全体で用いて同様の素子を示すこととする。本発明は、昇圧電圧を生成するフラッシュ・メモリ・アレイ回路に関し、この昇圧電圧は、ＶＣＣの変動には実質的に無関係であり、メモリ・セルの読み出しモード動作のための昇圧ワード・ライン電圧として用いることができる。本発明は、供給電圧よりも高い昇圧電圧を供給する昇圧回路からなる。ＶＣＣ電源を昇圧回路に印加し、昇圧動作のための電力を供給する。ＶＣＣのばらつきは、従来では昇圧回路の出力に反映されたが、これらを特定し、このようなばらつきに対する補償を行うことによって、読み出しモードの間、ＶＣＣのばらつきとは無関係なワード・ライン電圧を発生する。
【００１７】
本発明の一態様例によれば、システムは、電圧検出回路（例えば、アナログ／デジタル変換器、デジタル温度計）を組み込み、これを用いて、昇圧回路に印加するＶＣＣを測定する。次いで、検出したＶＣＣ値を補償回路内で用いて、昇圧回路の出力電圧を発生するように変化させる。昇圧回路に印加されるＶＣＣ電源におけるこれらのばらつきを補償することによって、昇圧電圧を調整することができ、一層安定したワード・ライン読み取り電圧を得ることが可能となる。これによって、供給電圧が変動している場合でも、フラッシュ・メモリにおける対象のメモリ・セルに関して、適正な読み出し動作が可能となる。
【００１８】
本発明の別の特筆すべき特徴は、電圧調整回路に特有である、遅い応答時間の解消に関する。フィードバック又はその他の種類の調整応答遅延は、ワード・ラインの立ち上がり時間が約２０ｎｓ未満であることが望ましいメモリ・デバイスでは、大きな関心事である。本発明の発明者は、補償方法を開発した。この設計技法には、調整回路素子がそれら自体の出力を待ち、これらの出力をその入力回路素子にフィードバックし、別の出力を待ち、次いで後続の出力及び入力を反復して補正しようとするサイクルを不要とする利点がある。
【００１９】
本発明の補償方法の一例では、供給電圧検出回路（例えば、アナログ／デジタル変換器、デジタル温度計）を用いて供給電圧ＶＣＣを測定し、基準電圧ＦＶＲＥＦに対する回数「ｎ」の比較結果を出力する。各比較結果から、昇圧電圧補償回路による、昇圧回路に対する補償補正の量が得られる。このために、本方法では、フィードバック時間が不要となる。ＶＣＣサンプルを取り込み、ある数の比較出力をオンにすると、対応する数の昇圧コンデンサが、ＶＣＣの値に対して昇圧回路に追加される。昇圧回路出力ＶＢＯＯＳＴに与えられる補償量は、したがって、所望の電圧検出及び補償素子数に基づいて、反復してＶＣＣに対して調整される。例えば、Ａ／Ｄ変換器を８ビットから１６ビットＡ／Ｄ変換器に交換することによって、所望の補償分解能を調節すれば、昇初電圧の使用に対する特定要件に合わすことができる。
【００２０】
本発明の別の態様では、電圧検出素子自体に重み付けする（例えば、均等、２進、指数的）こともでき、又は、電圧検出範囲全域に何らかの他の適した方法で重み付けし、これと共にそれぞれの昇圧補償回路のコンデンサに必要に応じて重み付けすることもできる。
【００２１】
まず従来技術の図１及び図２を参照すると、半導体メモリ・デバイスは、基板上又は内部に形成された多数の個別の構成要素を含むのが通例である。このようなデバイスは、多くの場合、高密度部分と低密度部分とを備えている。例えば、従来技術の図１に示すように、フラッシュ・メモリ１０のようなメモリ・デバイスは、１又は複数の高密度コア領域１２と低密度周辺部１４とを、単一の基板１６上に備えている。一般に、高密度コア領域１２は、個別にアドレス指定可能で、同一のメモリ・セルの少なくとも１つのＭ×Ｎアレイを含み、低密度周辺部１４は、入出力（Ｉ／Ｏ）回路、及び個々のセルを選択的にアドレスする回路（選択したセルのソース、ゲート及びドレインを所定の電圧又はインピーダンスに接続し、プログラミング、読み出し又は消去というような、セルに指定された動作を可能にするデコーダ等）を含んでいる。
【００２２】
コア部１２内にあるメモリ・セルは、図２に示すＮＯＲ構成のような回路構成で、相互接続されている。各メモリ・セル２０はドレイン２２を有し、複数のセルのドレインが共通のビットライン、ソース２４及び積層ゲート２６に接続されている。各積層ゲート２６は、ワード・ライン（ＷＬ０、ＷＬ１、．．．、ＷＬＮ）に結合されており、一方、各ドレイン２２は、ビットライン（ＢＬ０、ＢＬ１、．．．、ＢＬＮ）に結合されている。最後に、各ソース２４は、共通のソース・ラインＣＳに結合されている。周辺のデコーダ及び制御回路（図示せず）を用いて、各メモリ・セル２０をアドレスし、当技術分野では既知の方法でプログラミング、又は読み出し機能を実行することができる。
【００２３】
図３は、図１及び図２のコア領域１２内にある典型的なメモリ・セル２０の断面図を示す。このようなメモリ・セル２０は、一般には、基板３０内にソース２４、ドレイン２２、及びチャネル２８を含み、更に、チャネル２８上に位置する積層ゲート構造２６を含む。積層ゲート２６は、基板３０の表面上に形成された薄膜ゲート誘電体層３２（一般にトンネル酸化物と呼ばれている）を含む。トンネル酸化物３２は、シリコン基板３０の上面の一部を被覆し、チャネル２８の直上において異なる層のアレイを支持するように機能する。積層ゲート２６は、最下位即ち第１膜層３８を含む。これは、ドープした多結晶シリコン（ポリシリコン又はポリＩ）等であり、トンネル酸化物３２の上に位置するフローティング・ゲート３８として機能する。尚、以上に強調して述べたトランジスタ２０の種々の部分は、図３では統一した拡縮率では描かれておらず、図示を容易にするように、そしてデバイス動作の理解を容易にするように、図示されている。
【００２４】
ポリＩ層３８の上には、インターポリ誘電体層４０がある。インターポリ誘電体層４０は、多くの場合、窒化物層を挟持する２つの酸化物層を有する酸化物−窒化物−酸化物（ＯＮＯ）層のような多層絶縁体であり、あるいは代替案では、五酸化タンタルのような別の誘電体層とすることも可能である。最後に、積層ゲート２６は、上位即ち第２ポリシリコン層（ポリＩＩ）４４を含む。これは、ＯＮＯ層４０の上に位置するポリシリコン制御ゲートとして機能する。所与の行内に形成されているそれぞれのセルの制御ゲート４４は、当該セルの行に付随する共通ワード・ライン（ＷＬ）を共有する（例えば、図２参照）。加えて、先に強調して述べたように、垂直列におけるそれぞれのセルのドレイン領域２２は、導電性ビットライン（ＢＬ）によって相互接続されている。セル２０のチャネル２８は、積層ゲート構造２６によってチャネル２８内に発生する電界に応じて、ソース２４及びドレイン２２間に電流を流す。
【００２５】
メモリ・セル２０をプログラミングするには、比較的高いゲート電圧ＶＧを制御ゲート３８に印加し、中程度に高いドレイン電圧ＶＤをドレイン２２に印加して、ドレイン２２付近のチャネル２８内に「熱」（高エネルギ）電子を生成する。熱電子は、トンネル酸化物３２を横切って加速し、フローティング・ゲート３４に達し、フローティング・ゲート３８によって捕獲される。これは、フローティング・ゲート３８は絶縁体（インターポリ誘電体４０及びトンネル酸化物３２）によって包囲されているからである。電子が捕獲された結果、メモリ・セル２０の閾値電圧（ＶＴ）は上昇する。この捕獲電子によって生ずるメモリ・セル２０の閾値電圧の変化（そして、これによるチャネル・コンダクタンスの変化）によって、メモリ・セル２０にプログラミングする。
【００２６】
メモリ・セル２０から読み出すには、プログラムされていないメモリ・セルの閾値電圧よりも高いが、プログラムされているメモリ・セルの閾値電圧よりは低い所定のゲート電圧を制御ゲート４４に印加する。メモリ・セル２０が導通した（例えば、セル内の検知電流が最小値を超過した）場合、メモリ・セル２０はプログラムされていない（したがって、メモリ・セル２０は、第１論理状態、例えば、「１」にある）。逆に、メモリ・セル２０が導通しない（例えば、セルを通過する電流が閾値を超過しない）場合、メモリ・セル２０はプログラムされている（したがって、メモリ・セル２０は、第２の論理状態、例えば、「０」にある）。このように、各メモリ・セル２０から読み出しを行い、それがプログラムされているか否か判定することができる（したがって、メモリ・セル２０内のデータの論理状態を特定することができる）。
【００２７】
メモリ・セル２０を消去するためには、比較的高いソース電圧ＶＳをソース２４に印加し、制御ゲート４４を負電位に保持し（ＶＧ＜０ボルト）、一方、ドレイン２２をフローティング状態にする。これらの条件の下で、フローティング・ゲート３８及びソース領域２４間のトンネル酸化物３２を横切る強い電界を発生させる。フローティング・ゲート３８内に捕獲されている電子は、ソース領域２４の上に位置するフローティング・ゲート３８に向かって流れ、ここでクラスタ化し、フローティング・ゲート３８から抽出され、トンネル酸化物３２を潜り抜けてソース領域２２内に達する。その結果、電子がフローティング・ゲート３８から除去されるので、メモリ・セル２０は消去されることになる。
【００２８】
このように、デバイス１０に関連する種々の動作（例えば、プログラミング、消去、読み出し）を行うためには、メモリ・デバイス１０内のセル２０の種々の端子（例えば、ソース、ドレイン、及びゲート）に適切な電圧を印加しなければならないことがわかる。しかしながら、前述のように、これまで印加電圧は、デバイス１０が接続されている電源電圧から得ていた。そして、このような電源電圧が、このような動作を行うために必要な電圧を供給できる程に高くない場合、デバイス１０は、システムによっては動作不能又は適用不能に陥る虞れがある。この状態になると、メモリ・デバイス１０への電力供給も低下する虞れがある。あるいは、メモリ・デバイス内のメモリ・セルは、適正に読み出し動作を行うために、個々のセルのドレインに更に高いビットライン電圧を必要とするデュアル・ビット・アーキテクチャで構成される場合もある。このような場合、供給電圧が不十分で適正な読み出し動作ができない状態では、ビットライン電圧を昇圧するために電圧昇圧回路が必要となる。また、ＶＣＣ供給電圧が、経時的に、温度と共に、又は種々の負荷の接続によって変化すると、昇圧電圧はＶＣＣの変化を反映する。本発明は、これらの問題を克服又は極力抑えるに当たって、電圧を昇圧し、昇圧回路において反映されるＶＣＣのばらつきに対する補償を行うことによって、ワード・ライン昇圧電圧をＶＣＣのばらつきに対して無関係とし、読み出し動作における信頼性を向上させる。
【００２９】
図４は、プログラムされていないセル２５０及びプログラムされたセル２６０の閾値電圧に、大きく分離した分布２００が必要であることを示す。読み出しモード動作では、読み出しモード・ワード・ライン電圧２３０を、読み出しマージン２４０内に選択する。次いで、このワード・ライン電圧２３０を、指定したワード・ラインに印加し、対象のフラッシュ・セルが導通するか否か調べ、セル閾値がワード・ライン電圧よりも高いか否か、つまりセルがプログラムされているかどうか、あるいはワード・ライン電圧よりも低く、したがってセルがプログラムされていないかどうかについて判定を行う。
【００３０】
このような分析があるため、セルに印加される昇圧ワード・ライン電圧がＶＣＣ供給によるばらつきを受けると、セルがプログラムされているか否かについての判定も不正確になる。何故なら、ワード・ライン電圧は、図４の読み出しマージン２４０から外れる可能性があるからである。セルの読み出しモード判定に不確定性が追加されると、昇圧回路の昇圧電圧に印加される基準電圧も、先に論じたように、ＶＣＣ電源のばらつきを何らかの機能に反映させることになる。このため、本発明の別の態様では、基準及び昇圧電圧の調整又は補償を行う。
【００３１】
図５ａは、メモリ・セルの読み出し動作において、ワード・ラインに給電する従来技術の昇圧回路３００を示す。ＡＴＤ期間３６０の間、昇圧信号３１２は低レベルとなり、高電圧インバータ（反転器）３２７によって発生するＢＯＯＳＴＨＶ信号は高レベルとなる。高電圧インバータ３２７上のＶＢＯＯＳＴ電位３２５によって、例えば、Ｎ−ＭＯＳトランジスタ３３０に飽和状態が生じ、これによってＶＣＣはトランジスタ３３０を介して、３２０の昇圧コンデンサＣＳ及び３４０のコンデンサＣＬをＶＣＣにプリチャージする。このとき、ＢＯＯＳＴ端子３１５は接地されている。ＡＴＤ期間の終了時に、ＢＯＯＳＴ信号３１２は高レベルになり、トランジスタ３３０がオフになるように命令し、ＢＯＯＳＴ端子３１５は接地からＶＣＣに切り換えられる。したがって、昇圧コンデンサ上の充電電圧は、ここでＶＣＣ電圧に加算され、ＣＢ及びＣＬ間で電荷を共有させ、ＶＢＯＯＳＴ端子３１０に新たな電圧が発生する。この電圧はＶＣＣよりも高いが、ＶＣＣの２倍よりは低い。実際のＶＢＯＯＳＴ端子３１０における電圧は、次のように計算することができる。
【００３２】
Ｑ＝ＣＶから
ＱＢ＝ＣＢＶＣＣ、及びＱＬ＝ＣＬＶＣＣ
ＶＢＯＯＳＴが静定した後、全電荷は次のようになる。
ＱＴＯＴＡＬ（ｆｉｎａｌ）＝ＱＴＯＴＡＬ（ｉｎｉｔｉａｌ）
ＱＴＯＴＡＬ（ｆｉｎａｌ）＝（ＶＢＯＯＳＴ＋ＶＣＣ）ＣＢ＋ＶＢＯＯＳＴＣＬ
したがって、
（ＶＢＯＯＳＴ−ＶＣＣ）ＣＢ＋ＶＢＯＯＳＴＣＬ＝（ＣＢ＋ＣＬ）ＶＣＣ
ＶＢＯＯＳＴについて解くと、
ＶＢＯＯＳＴ＝（（２ＣＢ＋ＣＬ）／（ＣＢ＋ＣＬ））ＶＣＣ
単純な例で、ＣＢ＝ＣＬ＝Ｃとすると、
ＶＢＯＯＳＴ＝（３Ｃ／２Ｃ）ＶＣＣ
ＶＢＯＯＳＴ＝（３／２）ＶＣＣ
となる。
【００３３】
したがって、ＶＢＯＯＳＴは、従来技術の昇圧器では、ＶＣＣ及び２ＶＣＣの中間電圧となることがわかる。しかしながら、注意すべきは、ＶＢＯＯＳＴがＣＢ及びＣＬの値だけでなく、ＶＣＣの関数でもあることである。したがって、ＶＣＣがばらつくと、昇圧電圧出力ＶＢＯＯＳＴもばらつきを生ずる。先に論じたように、このようなＶＢＯＯＳＴのばらつきは、読み出しエラーを招く可能性があるので、望ましくない。
【００３４】
図５ｂは、図５ａの昇圧器の読み出しモード・タイミング及び出力についてのタイミング図の一例３５０を示す。図５ｂのタイミング図の一部を用いて、従来技術の図５ａの動作を説明し、図５ｂのタイミング図の別の部分を、本発明による図６以降のシステム例の動作を説明するための参照として用いる。
【００３５】
図５ｂの時点ｔ０（３５５）において、アクセス遷移期間ＡＴＤ３６０は約１５から２０ｎｓの間高となり、その間に、接地されている昇圧コンデンサ３２０及び負荷コンデンサＣＬ（３４０）のプリチャージが行われ、約０ボルトから約ＶＣＣとなる。これをＶＢＯＯＳＴ充電曲線３６５に沿って示す。時点ｔ１（３５６）において、ＡＴＤが再度低となり、一方ＢＯＯＳＴ端子３１２及び３１５はＶＣＣに切り換えられ、昇圧コンデンサＣＢ（３２０）にその電荷及びＶＣＣ供給電圧を負荷コンデンサＣＬ（３４０）と共有させ、ＣＢ及びＣＬが電荷を共有しＶＣＣから約４．５ボルトとなるようにする。これをＶＢＯＯＳＴ充電曲線３７０に沿って示す。供給電圧ＶＣＣは約１．２ボルト変動する可能性があるので、３８０に示すように、ＶＢＯＯＳＴも約１．２ボルト変動し、３１０におけるＶＢＯＯＳＴを、３１０にシンボル化するように、ＶＣＣの関数とする。ＬＡＴＣＨ＿ＥＮタイミング３７５について、本発明のＡ／Ｄ機能と関連付けて後に更に詳細に論ずる。ここでは、種々の比較器の出力をラッチして安定した出力電圧を確保する。ＬＡＴＣＨ＿ＥＮタイミング３７５は、例えば、ｔ１の約１０ｎｓから１２ｎｓ後の時点ｔ２（３５７）において始まり、昇圧動作の終了まで、３５９におけるｔ３まで続き、ここでＡ／Ｄ変換器にあるＶＣＣ測定データをＡ／Ｄ変換器の出力にラッチする。
【００３６】
図６は、調整型の電圧昇圧システム４００の一例を示す、システム・レベルの機能ブロック図であり、本発明の種々の態様を実施することができる。調整型の電圧昇圧システム４００は、ＶＣＣ４１５及び接地４２０をアナログ／デジタル変換器（Ａ／Ｄ）４１０に取り込み、供給電圧のレベルをサンプリングし測定する。このとき、例えば、波形４２６に示すように時点ｔ０においてオンに切り換えた独立のバンドギャップ基準電圧回路４３０から出力される基準電圧ＦＶＲＥＦ４２５を、供給電圧ＶＣＣによって設定された１又は複数の目標供給レベルと比較する。Ａ／Ｄ変換器４１０は、１又は複数の電圧レベル検出信号４３５（ＶＣＣの判定値を反映する）を昇圧補償回路４４０に出力し、昇圧補償回路４４０は補償を行う（例えば、基準電圧４２５によって設定された目標供給レベルのときに検出された供給レベルに応じて、１又は複数の昇圧補償コンデンサの端子をＶＣＣ又は接地に切り換えることによって、補償を行う）。昇圧回路４５０は、ＡＴＤ時間期間中、タイミング・モード信号ＢＯＯＳＴＨＶ４５５、及び回路４４０からの補償データを用いて、昇圧量を変化させることによって、ＶＣＣのばらつきとはほぼ無関係な出力電圧ＶＢＯＯＳＴを発生する。例えば、回路４５０は、昇圧補償コンデンサを、昇圧コンデンサ又はその負荷コンデンサのいずれかと並列に結合することができる。前述の例のように、昇圧回路４５０のＶＢＯＯＳＴ出力４７０は、最終目標レベルまで昇圧されている。
【００３７】
読み出し動作の高速化は優先的に実現すべきであるため、本発明者は、本発明のＡＴＤ信号タイミングの間隔を利用して、Ａ／Ｄ変換器を用いてＶＣＣを検出し、別個にＶＣＣを測定し補償コンデンサを充電することによる時間浪費をなくするようにした。したがって、ＡＴＤタイミングを用いて、昇圧コンデンサ及び負荷コンデンサを充電し、更にＶＣＣの値を検出するためにも用いる。
【００３８】
図７は、本発明の一態様による図６の回路４１０に対応する、供給電圧レベル検出回路５７５の一例（例えば、アナログ／デジタル変換器、デジタル温度計）を示す概略図である。回路５７５において、ＶＣＣ供給電圧レベルをサンプリングし、基準電圧回路５８０（例えば、約１．２ボルトのバンドギャップ基準回路）から出力される基準電圧ＦＶＲＥＦ５８５によって設定される基準レベルを基準として測定する。供給電圧は、ｎビットのＡ／Ｄ変換器５７５及び離散出力５９５ＡＤ０〜ＡＤｎ（５９６、５９７、５９８）によって示される所望の分解能を達成するために必要な個数の個別区間（即ちビット）で、比較器５９０によって基準電圧ＦＶＲＥＦと比較される。簡略化した概略図５７５では、ＶＣＣのサンプルを、分圧器を介して比較器５９０の反転入力に印加し、基準電圧ＦＶＲＥＦ５８５を非反転入力に印加している。しかしながら、それ以外にも、電圧検出回路５７５からの１又は複数の出力を生成し、ＶＣＣに関連する値を確認するために用いることができるようにするためには、多数のバイアスする技法や供給電圧を分圧する技法も自明と考えられ、このような代替検出回路のいずれも、本発明の範囲に該当するものである。図５ｂにおいて３５７で示した時点ｔ２で開始するＬＡＴＣＨ＿ＥＮタイミング３７５の間、Ａ／Ｄ変換器上にあるＶＣＣ測定データをＡ／Ｄ変換器の出力にラッチすることによって、図８の１組の補償コンデンサ５２０をイネーブルする（例えば、Ａ／Ｄ出力データが安定した時点でラッチする）。図７において、ラッチ機構は比較器５９０内部に設けられているが、以下で例示するように、このようなラッチ機能性は、必要に応じて、後段の別個の回路として用いることもできる。
【００３９】
図８は、図６の回路４４０に対応する、本発明の別の態様による昇圧補償回路５００の一例の概略図を示す。ＶＢＯＯＳＴ補償出力５１０は、昇圧コンデンサＣＢ５２５及び負荷コンデンサＣＬ５４０からなる汎用の昇圧回路の構成要素であり、昇圧補償回路５０５が追加されている。昇圧補償回路５０５は、その入力を、図７の電圧検出回路５７５からのＡＤ０〜ＡＤｎ同期入力から取り込む。安定したラッチＡ／Ｄ出力からの対応するＡ／Ｄ同期入力によって、補償コンデンサ５２０を選択すると、昇圧補償回路５０５は、昇圧補償コンデンサ５２０を、ＶＣＣと接地の間で、基準電圧ＶＲＥＦ５８５によって設定された基準レベルに対して検出された供給レベルに応じて、切り換えるように動作する。ＡＴＤ期間中、ＢＯＯＳＴＨＶスイッチ５３０が閉じると、ＶＣＣ電圧は、負荷コンデンサＣＬ５４０と、ＢＯＯＳＴ端子５２７によって接地に切り換えられた昇圧コンデンサＣＢ５２５とをプリチャージし、これらと共に、選択５１５によって同様に接地された、選択された昇圧補償コンデンサＣ０．．．ｎ、及び接地に保持されている負荷コンデンサＣＬ５４０もプリチャージする。ＡＴＤ期間の終了時に、ＢＯＯＳＴＨＶスイッチ５３０が開き、昇圧コンデンサＣＢ５２５のＢＯＯＳＴ端子５２７は再度ＶＣＣに切り換えられ、これらと共に、選択された昇圧補償コンデンサＣ０．．．ｎ５２０も（検出したＶＣＣのレベルに基づいて）選択５１５によって、ＶＣＣに同様に切り換えられる。この時点で、これらのプリチャージ・コンデンサが負荷コンデンサに接続されていない場合、ＶＢＯＯＳＴは２ＶＣＣに上昇する。しかしながら、負荷コンデンサＣＬ５４０は接地に保持されたままであり、選択されていない補償コンデンサ５２０はこのときには接地に切り換えられている。これによって、ＣＢ及び選択されたコンデンサＣ０．．．ｎに蓄積されている全てのプリチャージが、ＶＢＯＯＳＴ出力５１０上の全てのコンデンサ間で電荷共有され、昇圧電圧を最終目標レベルに持っていく。
【００４０】
図９は、本発明の一態様による、そして図８において回路５００について記載した、昇圧器５５０の一例の等価回路の概略図である。ＣＢｅｆｆは、昇圧回路５５０における有効全昇圧容量５６５であり、ＣＢ及び電圧検出器によって選択された全てのコンデンサＣ０＋．．．Ｃｎの和である。ＣＬｅｆｆは、昇圧回路５５０における有効全負荷容量５７０であり、ＣＬ及び電圧検出器によって選択されなかった全てのコンデンサＣ１＋．．．Ｃｎ＋１の和から成り、ＶＢＯＯＳＴ５５５出力線に現れる。したがって、有効昇圧容量ＣＢｅｆｆ及び有効負荷容量ＣＬｅｆｆは、ＶＣＣの関数となる。尚、図９は、ＣＢｅｆｆ及びＣＬｅｆｆについて１組の任意の例を示すことを注記しておく。
【００４１】
したがって、本発明の任意の一例においては、図９の有効ＶＢＯＯＳＴ端子電圧５５５は、次のようになる。
ＶＢＯＯＳＴ＝（（２ＣＳ＋ＣＬ）／（ＣＢ＋ＣＬ））ＶＣＣであるから
ＶＢＯＯＳＴ＝（（２ＣＢｅｆｆ＋ＣＬｅｆｆ）／（ＣＢｅｆｆ＋ＣＬｅｆｆ））ＶＣＣ
となる。
ただし、ＣＢｅｆｆ＝ＣＢ＋Ｃ０＋．．．、Ｃｎ（選択されたコンデンサ）、
ＣＬｅｆｆ＝ＣＬ＋Ｃ１＋．．．、Ｃｎ＋１（選択されないコンデンサ）
尚、この方法の一例において用いたコンデンサの総数は一定のままであることは、明白である。
【００４２】
図１０は、本発明の一態様にしたがって、供給電圧の補償のためにＡ／Ｄ回路６１０を用いた、電圧調整昇圧システム６００の一例の概略図である。この例示のシステムは、電圧検出回路６１０に８ビットＡ／Ｄ変換器を備えており、比較器６３０を用いて、基準電圧供給回路６５２からの基準電圧ＦＶＲＥＦ出力６５５と電圧を比較することによって、供給電圧レベルを検出する。また、システム６００は、昇圧補償回路６２０も備えている。昇圧補償回路６２０は、例えば、８つのラッチ回路６４３からなり、これらは、出力電圧安定化のために、所定のタイミングで、各それぞれの比較回路６３０の出力をラッチするように動作する。ラッチ回路６５３の出力は、選択的に、対応する昇圧補償コンデンサ６２５を駆動し、例えば、選択した昇圧補償コンデンサ６２５を昇圧コンデンサＣＢ又は負荷コンデンサＣＬとそれぞれ並列に結合する。更に、システム６００は、昇圧コンデンサＣＢ、プリチャージ・トランジスタＢＯＯＳＴＨＶ、及び負荷コンデンサＣＬ（例えば、ワード・ラインの容量）からなる昇圧回路６４０を含む。入力基準電圧波形６５５は、ｔ０及びｔ１間のプリチャージ曲線を示し、時点ｔ１及びｔ２間では電荷共有の充電曲線を示す。本発明者の最終分析によれば、本方法の一例において、ＶＣＣ供給電圧が約１．２ボルト変化すると、８ビットの均等に重み付けした補償によって、ＶＢＯＯＳＴ６９５調整応答が６９７において約０．４ボルト改善し、これによってＶＢＯＯＳＴのＶＣＣに対する依存性が大幅に低下した。
【００４３】
図１０のシステム６００は、以下のように動作する。ＶＣＣの関数である複数の異なる電圧（６６１、６６２及び６６３）を各々比較回路６３０に入力する。比較回路６３０は、基準電圧ＦＶＲＥＦも受け採る。そして、比較器はその出力６３５に、ＶＣＣの値を反映したデジタル・ワード（例えば、０００１１１１１）を形成し、図５ｂのＬＡＴＣＨ＿ＥＮ信号に応じて、ラッチ回路６５３によってこのデジタル・ワードをラッチする。このデジタル・ワードは、ＶＣＣレベル判定として機能し、このワードの各ビットは、図１０に示すように、それぞれのコンデンサを駆動する。したがって、このデジタル・ワードに基づいて、コンデンサ６２５の一意的な組み合わせが、ＣＢ又はＣＬのいずれかと電気的に並列に接続され、これによってＣＢｅｆｆ及びＣＬｅｆｆに関連する値を変化させる。したがって、ＶＣＣの値は、ＶＢＯＯＳＴをＶＣＣのばらつきから無関係にするために、ＣＢｅｆｆ及びＣＬｅｆｆを変化させる補償として用いられる。先に注記したように、Ａ／Ｄ変換器上にあるＶＣＣ測定データは、ＬＡＴＣＨ＿ＥＮタイミング（図５ｂの３７５）の間にＡ／Ｄ変換器６３０の出力にラッチされ、デジタル・ワードを反映する補償回路６２０の１組の補償コンデンサ６２５の選択との同期を取る（一致させる）。
【００４４】
本発明の一態様によれば、図１０のラッチ回路６５３を、図１１に参照番号７００示す回路として用いることができる。ラッチ回路７００は、ＬＡＴＣＨ＿ＥＮ信号７２０によってイネーブルされると、データ値（例えば、ＡＤ０）を通過させ、昇圧信号７４０の遷移に基づいて、それぞれのコンデンサ端子７３０に伝達される。昇圧信号７４０を例えばラッチ回路毎に用いることによって、ＡＴＤタイミングの期間中、データ値はコンデンサに出力されない。ラッチ回路７００の一例を図１１に示したが、他のラッチ機構、回路及びシステムも、必要であれば用いることができ、このような代案も本発明の範囲に該当すると見なすことは言うまでもない。
【００４５】
図１２は、本発明にしたがう、供給電圧の補償のためにＡ／Ｄ回路８１０を用いた電圧調整昇圧システム８００の別の例の概略図である。この回路例では、スパンの選択的トリミング(trimming)を行う２組の任意の金属抵抗回路８６０及び８７０、並びに、Ａ／Ｄ８１０の補償回路８３０をバイアスする抵抗分圧チェーンのオフセットを追加したことを除いて、図１０の回路と同様である。金属抵抗回路は、バンドギャップ基準電圧回路及び予測出力ＦＶＲＥＦ８５５のトリミング及びＡ／Ｄ８１０の比較回路８３０の所望の切換電圧との照合を行う。
【００４６】
本発明の別の態様によれば、図１０及び図１２のＶＣＣ検出回路６１０及び８１０にそれぞれ用いられている抵抗ラダー回路網は、更に、ＶＣＣに対する基準電圧ＦＶＲＥＦのばらつきを補償するように設計することもできる。先に論じたように、ＦＶＲＥＦは基準電圧であり、例えば、バンドギャップ基準型の回路によって発生することができる。したがって、ＦＶＲＥＦは絶対的に一定ではなく、逆に、供給電圧ＶＣＣのばらつきに対してわずかに変動する値である。例えば、一例のバンドギャップ基準回路において、ＶＣＣが２．６Ｖ〜３．５Ｖの間で変動すると、目標基準電圧の１．２Ｖは実際には約１．１５Ｖ及び約１．２５Ｖの間で変動することが発見されている。これからわかるように、ＦＶＲＥＦがＶＣＣに対して変動した場合、比較器出力（例えば、ＡＤ０〜ＡＤ７）に得られるデジタル値は、望ましいＶＣＣの真の値を正確に反映することはできない。
【００４７】
したがって、本発明の一態様によれば、抵抗ラダーすなわち回路網の抵抗値を選択し、ＶＣＣのばらつきによるＦＶＲＥＦのばらつきを補償して、実際のＶＣＣの値を精度高く判定する。このような補償は、一例として、以下のように行われる。最初に、抵抗ラダー回路網において許容バイアス電流を、例えば、ＶＣＣ＝３Ｖにおいて３００μＡに選択する。したがって、Ｖ＝ＩＲを用いると、抵抗回路網の全抵抗値Ｒは、Ｒ＝（３Ｖ）／（３００μＶ）＝１０ＫΩと決定することができる。ＶＣＣの指定値（例えば、２．６５Ｖ）において、第１比較器が切り替わらなければならないことが確認されている。次いで、バンドギャップ基準回路（ＦＶＲＥＦを発生するために用いられる）の特性を用いて、ＶＣＣ＝２．６５ＶにおけるＦＶＲＥＦの値が１．１５Ｖであると判定する。したがって、前述の値を用いれば、前述の基準を満たすために抵抗ラダー回路網において必要でかつ適切な抵抗値を決定することができる。
【００４８】
したがって、前述の比較器（例えば、ＡＤ０に対応する図１０の比較器６３０）では、例えば、ＶＣＣが２．６５Ｖのときにトリップ(trip)する必要があり、ＶＣＣが２．６５ＶのときＦＶＲＥＦは１．１５Ｖとなることがわかり、分圧回路は、図１３に示すように評価される。ここで、Ｒ０＋Ｒ１は、抵抗回路網の全抵抗値であり、Ｒ０は対象の比較器よりも上位にある抵抗値の総和を表し、Ｒ１は、対象の比較器よりも下位の抵抗値の和である。分圧器の原理を用いると、
［Ｒ１／（Ｒ０＋Ｒ１）］ＶＣＣ＝ＦＶＲＥＦ］
であることがわかり、既知の値Ｒ０＋Ｒ１＝１０ＫΩ、ＶＣＣ＝２．６５Ｖ、及びＦＶＲＥＦ＝１．１５Ｖ（この特定的な例では）を代入すると、Ｒ１について解くことができ、次いでＲ０について解くことができる。
［Ｒ１／（１０ＫΩ）］（２．６５Ｖ）＝１．１５Ｖ、Ｒ１≒４．３４ＫΩ
したがって、Ｒ０＝５．６６ＫΩとなる。
【００４９】
同様に、例えば、次段の比較器は、ＶＣＣ＝２．８Ｖにおいて切り替わり、ＶＣＣ＝２．８Ｖでは、ＦＶＲＥＦには一意の値が関連付けられる。このような値を用いて、該次段の比較器ノード、及び必要であれば、後続の比較器ノードについて、選択した比較器がトリップすべき値を決定し、ＦＶＲＥＦがＶＣＣに対してどのように変動するか知ることによって、前述の分析を繰り返すことができる。このように、分圧ネットワークにおける抵抗値の各々を特定し、ＶＣＣのばらつきによるＦＶＲＥＦのばらつきにも拘わらず、比較器の出力が真のＶＣＣ値を精度高く確実に反映することが可能となる。
【００５０】
本発明の別の態様では、メモリ・デバイスにおける昇圧動作を調整する方法を提供する。これは、本明細書において図示し説明したメモリ・デバイス、及び他のメモリ・デバイスと共に用いることができる。図１４を参照すると、メモリ・デバイスにおける昇圧動作を調整する方法９００の一例が示されている。例示の方法９００は、ここでは、一連の動作又はイベントとして図示し説明するが、本発明は、このような動作やイベントを図示の順序で行うことには限定されず、本発明によれば、ここに図示し記載する以外でも、一部のステップは異なる順序で行うこと、及び／又は他のステップと同時に行うことも可能である。加えて、本発明による方法を実施するためには、図示したステップの全てが必ずしも必要な訳ではない。更に、方法９００は、ここに図示し説明した装置及びシステムと共に、そして図示しない他のシステムと共に用いても実施可能である。
【００５１】
方法９００は、供給電圧を電圧レベル検出回路に印加し、基準電圧によって設定される目標値に対するレベル差を判定し、供給誤差に対応して、昇圧補償回路において用いられる１又は複数のコンデンサを制御し、そして昇圧回路の出力に反映される供給レベル誤差を補正する。調整昇圧動作方法はステップ９０２にて開始する。ステップ９０４において、供給電圧（例えば、ＶＣＣ）をサンプリングし、供給電圧検出回路（例えば、アナログ／デジタル変換器、デジタル温度計）を用いて測定する。ステップ９０６において、供給電圧レベル検出回路は、基準電圧によって設定した目標値とＶＣＣとの比較に応答して、１又は複数の供給電圧レベル検出信号（例えば、Ａ／Ｄ４１０を用いた図６に関しては４３５個）を発生し、昇圧電圧が供給電圧よりも高い場合、ステップ９０８において、供給電圧レベル検出信号を昇圧補償回路に印加する。
【００５２】
ステップ９１０において、昇圧補償回路は、１又は複数の昇圧補償信号（例えば、出力が４４０個の図６では４４５）を発生し、次いで、ステップ９１２において昇圧回路（例えば、図６の４５０、図１０のコンデンサ６２５の最後まで）に印加し、その後、適用した補償から得られた調整昇圧電圧ＶＢＯＯＳＴをステップ９１４において生成し、メモリ・セルに格納されているデータ値を確認する。その後、ステップ９１６において調整昇圧動作は終了し、メモリ・デバイスの後続の昇圧及び読み出し動作のために、方法９００を繰り返す。このように、方法９００は、Ａ／Ｄ変換器を用いてＶＣＣ電圧のばらつきを補償する昇圧回路において、素早くかつ正確な昇圧を可能とし、フラッシュ・メモリ・アレイの読み出し動作の間にコア・セルに印加することができる。したがって、方法９００は、ＶＣＣのばらつきとはほぼ無関係なＶＢＯＯＳＴ電圧を発生することができる。本発明によれば、方法の他の変形も提供することができ、これによって昇圧電圧の補償又は調整が達成される。
【００５３】
本発明の１又は複数の実施態様に関して図示し説明したが、本明細書及び添付図面を熟読し理解すれば、同等の変形や修正も当業者には想起されよう。特に、前述の構成要素（アセンブリ、デバイス、回路等）によって行われる種々の機能、このような構成要素を説明するために用いた用語（「手段」に対する引用を含む）は、特に指示がない限り、開示した構造とは構造的に同等ではなくても、ここに図示した本発明の実施態様例における機能を実行する、記載した構成要素の指定した機能を行うあらゆる構成要素（即ち、機能的に同等）に対応することを意図している。加えて、本発明の特定的な特徴について、多数の実施態様の１つのみに関して開示したように思われるが、所与の又は特定の用途のいずれにおいても望ましい又は有利であると考えられるのであれば、このような特徴は、他の実施態様の１又は複数の他の特徴と組み合わせることもできる。更に、「含む」(includes)という用語を詳細な説明及び特許請求の範囲のいずれにも用いている範囲で、このような用語は、「備える」(comprising)という用語と同様に包括的であることを意図している。
【産業上の利用可能性】
【００５４】
回路及び共に用いる方法は、集積回路設計の分野で用いれば、補償を用いてＶＣＣのばらつきにも拘わらず昇圧出力を調整する昇圧回路を提供することが可能となる。
【図面の簡単な説明】
【００５５】
【図１】メモリ・デバイスのレイアウトの一例を概略的に示す平面図である。
【図２】メモリ・デバイスのコア部分の一例を示す概略図である。
【図３】従来の積層ゲート・メモリ・セルの部分的断面図である。
【図４】従来技術のフラッシュ・メモリ・アレイの一例のある数のコア・セルの内、プログラムされたセル閾値電圧分布及びプログラムされていないセル閾値電圧分布、ならびに分布プロット間の典型的な読み出し余裕を示す分布グラフである。
【図５ａ】メモリ・セルから読み出すための従来技術の昇圧回路の一例の簡略化した概略図である。
【図５ｂ】読み出しモード・タイミング及び図５ａの昇圧器の出力を示す、簡略化したタイミング図である。
【図６】本発明の種々の態様を実施可能な、電圧調整昇圧システムの一例を示す、システム・レベルの機能ブロック図である。
【図７】本発明の一態様による、供給電圧レベル検出回路の一例の概略図である。
【図８】本発明の別の態様による電圧昇圧補償回路の一例の概略図である。
【図９】本発明の一態様による昇圧回路の一例の透過回路の概略図である。
【図１０】本発明の一態様による、供給電圧の補償にＡ／Ｄ回路を用いた電圧調整昇圧システムの一例の簡略化した概略図である。
【図１１】本発明によるラッチ回路の一例を示す概略図である。
【図１２】供給電圧補償のためのＡ／Ｄ回路を、ディバイダ・チェーンをトリミングするための２組の任意の金属抵抗の一例と共に用いた、本発明の一態様による電圧調整昇圧システムの一例の簡略化した概略図である。
【図１３】本発明による昇圧器の関係における、比較器の一例と総回路網抵抗を示す概略図である。
【図１４】本発明の一態様に関連する昇圧調整動作の方法の一例を示すフロー図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９ａ】
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【図９ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３ａ】
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【図１３ｂ】
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【図１４】
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【図１５ａ】
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【図１５ｂ】
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【図１５ｃ】
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【国際調査報告】
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