(57)【要約】薄膜トランジスタは、第一のゲート電極の端部と、第一のゲート電極の端部に対向する第二のゲート電極の端部とを有するゲート電極を含む。ＴＦＴはまた、第一のゲート電極の端部と重複する第一のドレイン電極の端部と、第二のゲート電極の端部と重複する第二のドレイン電極の端部とを有するドレイン電極を含む。表示装置に用いられるダイオードアレイの製造方法は、基板に隣接した導電層の成膜と、基板に隣接したドープド半導体層の成膜と、基板に隣接したアンドープド半導体層の成膜とを含む。表示画素単位により、画素電極とソース線との間の容量結合を低減する。この単位は、トランジスタと、画素電極と、ソース線とを含む。ソース線は、トランジスタに電源を供給する延長線を含む。パターン形成した導電部を、ソース線に隣接して配置する。
2005524110.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極（２０８；３０８；４０８；５０８）と、ソース電極（２０８；３０８；４０８；５０８）からチャネル分間隔を置いて配置するドレイン電極（２１２；３１２；４１２；５１２）と、チャネルに延設された半導体層（２２４Ａ，２２４Ｂ；３２４；４２４）と、チャネルに隣接して配置されるゲート電極（２０６Ａ，２０６Ａ，２０６；３０６；４０６；５０６）とを備え、ゲート電極（２０６Ａ，２０６Ａ，２０６；３０６；４０６；５０６）に印加する電圧がチャネルに延設された半導体層（２２４Ａ，２２４Ｂ；３２４；４２４）の導電性を変えるトランジスタ（２００；３００；４００；５００）であって、ゲート電極（２０６Ａ，２０６Ａ，２０６；３０６；４０６；５０６）は、第一のゲート電極の端部と、第一のゲート電極の端部から間隔をおいて配置する第二のゲート電極の端部とを有し、ドレイン電極（２１２；３１２；４１２；５１２）は、第一のゲート電極の端部と重複して第一の重複する領域（２２６Ａ）を形成する第一のドレイン電極の端部を有し、ドレイン電極はまた、第二のゲート電極の端部と重複して第二の重複する領域（２２６Ｂ）を形成する第二のドレイン電極の端部を有し、第一の重複する領域（２２６Ａ）が増加する方向でドレイン電極（２１２；３１２；４１２；５１２）に対しゲート電極（２０６Ａ，２０６Ａ，２０６；３０６；４０６；５０６）が移動することにより、第二の重複する領域（２２６Ｂ）を減少させ、またはこの逆の場合であることを特徴とするトランジスタ（２００；３００；４００；５００）。
【請求項２】
薄膜トランジスタであって、ソース電極（２０８；３０８；４０８；５０８）と、ドレイン電極（２１２；３１２；４１２；５１２）と、ゲート電極（２０６Ａ，２０６Ａ，２０６；３０６，４０６；５０６）と半導体層（２２４Ａ，２２４Ｂ；３２４；４２４）とが、基板（２２０；３２０；４２０）上に成膜した薄膜層である請求項１に記載のトランジスタ（２００；３００；４００；５００）。
【請求項３】
ゲート電極は、ベース部（２０４’）と、ベース部（２０４’）から離れて１つの方向に延設し、実質的に互いに平行である第一および第二の突起部（２０６Ａ，２０６Ｂ）を備え、第一および第二のゲート電極の端部は、それぞれ他の突起部から離れている第一および第二の突起部（２０６Ａ，２０６Ｂ）の端部から構成されていることを特徴とする前出の請求項のいずれかに記載のトランジスタ（２００）。
【請求項４】
ソース電極（２０８）を第一の突起部と第二の突起部（２０６Ａ，２０６Ｂ）との間に延設し、これらの突起部それぞれの内向きの端部と重複させる、請求項３に記載のトランジスタ（２００）。
【請求項５】
ゲート電極（３０６；４０６；５０６）は中央開口部（３０７；４０７）を有する多角形で、ドレイン電極（３１２；４１２；５１２）の中央部分は少なくとも一部の中央開口部（３０７；４０７）と重複し、第一のおよび第二の重複する領域はドレイン電極（３１２；４１２；５１２）と中央開口部（３０７；４０７）に隣接するゲート電極（３０６；４０６；５０６）の部分との間の重複により形成されることを特徴とする前出の請求項のいずれか１つに記載のトランジスタ（３００；４００；５００）。
【請求項６】
中央開口部（３０７；４０７）は開口部の対向する辺にまっすぐな２つの端部を有し、これらのまっすぐな端部が第一および第二のゲート電極の端部を形成することを特徴とする請求項５に記載のトランジスタ（３００；４００；５００）。
【請求項７】
ドレイン電極（５０６）と部分的に重複するキャパシタ電極（５２６）と、キャパシタ電極（５２６）とドレイン電極（５０６）との間に配置され、キャパシタ電極（５２６）とドレイン電極（５０６）とが共にキャパシタを形成する誘電体層とを特徴とする前出の請求項のいずれか１つに記載のトランジスタ（５００）。
【請求項８】
ゲート電極（５０６）は実質的に中央開口部を有する多角形で、ドレイン電極の中央部分は少なくとも一部の中央開口部と重複し、第一のおよび第二の重複する領域は、ドレイン電極（５０６）と中央開口部に隣接するゲート電極の部分との間の重複により形成され、キャパシタ電極（５２６）は中央開口部内に配置され、ゲート電極（５０６）内のギャップ（５３０）を通過する導体（５２８’）によりキャパシタ電極線（５２８）に接続することを特徴とする請求項７に記載のトランジスタ（５００）。
【請求項９】
画素電極がドレイン電極（２１２；３１２；４１２；５１２）に接続することを特徴とする前出の請求項のいずれか１つに記載のトランジスタ（２００；３００；４００；５００）。
【請求項１０】
ドレイン電極（２１２；３１２；４１２；５１２）と画素電極との間に配置された誘電体層と、誘電体層を介してドレイン電極（２１２；３１２；４１２；５１２）から画素電極に延設する導電性バイア（２１４；３１４；４１４；５１４）を特徴とする請求項９に記載のトランジスタ（２００；３００；４００；５００）。
【請求項１１】
画素電極はゲート（２０６Ａ，２０６Ｂ；３０６；４０６；５０６）電極とドレイン（２１２；３１２；４１２；５１２）電極との両方に重なることを特徴とする請求項１０に記載のトランジスタ（２００；３００；４００；５００）。
【請求項１２】
電気光学表示装置用バックプレーンであって、バックプレーンは基板（２２０；３２０；４２０）と、少なくとも１つの前出の請求項のいずれか１つに記載のトランジスタとを備える。
【請求項１３】
電気光学表示装置であって、請求項１２に記載のバックプレーンと、バックプレーンに配置され、少なくとも１つのトランジスタを覆う電気光学媒体層と、基板から電気光学媒体層の反対側に配置され、少なくとも１つのトランジスタに配置される前面電極を備える。
【請求項１４】
電気光学媒体は、回転する２色部材またはエレクトロクロミック媒体であることを特徴とする請求項１３に記載の電気光学表示装置。
【請求項１５】
電気光学媒体は、電気泳動媒体であること請求項１３に記載の電気光学表示装置。
【請求項１６】
電気光学媒体は、封止電気泳動媒体であることを特徴とする請求項１５に記載の電気光学表示装置。
【請求項１７】
基板（６０２）上に複数のダイオード（６００）を形成するプロセスであって、
基板上（６０２）に導電層（６０４）を成膜し、
基板（６０２）上に第一のドープド半導体層（６０８）を導電層（６０４）の上に成膜し、
導電層（６０４）とドープド半導体層（６０８）とをパターン形成して、複数の個別の導電層／第一のドープド半導体層領域を形成するプロセスは以下を特徴とする。
基板（６０２）上にアンドープド半導体層（６１２）を複数の個別の導電層／第一のドープド半導体層領域の上に成膜し、
複数の第二のドープド半導体層領域（６１０）を複数の個別の導電層／第一のドープド半導体層領域からアンドープド半導体層（６１２）の反対側に形成し、
よって、複数の個別の導電層／第一のドープド半導体層領域と、アンドープド半導体層（６１２）と、複数の第二のドープド半導体層領域（６１０）とが、基板（６０２）上に複数のダイオード（６００）を形成する。
【請求項１８】
基板（７０２）上にダイオード（７００）を形成するプロセスであって、該プロセスは以下を特徴とする。
基板（７０２）上にドープド半導体層（７０８）を成膜し、
アンドープド半導体材料から成る２つの間隔をおいた領域（７０６Ａ，７０６Ｂ）を基板（７０２）からドープド半導体層（７０８）の反対側に形成し、
導電性材料から成る２つの間隔をおいた領域（７０４Ａ，７０４Ｂ）を形成し、これらの領域（７０４Ａ，７０４Ｂ）はそれぞれ、ドープド半導体層（７０８）からその対向する側の一方のアンドープド半導体材料の領域（７０６Ａ，７０６Ｂ）に接触している。
【請求項１９】
ソース線（９０６）と、トランジスタ（９０８，９１８，９１２）と、トランジスタ（９０８，９１８，９１２）を介してソース線（９０６）に接続する画素電極（９０２）とを備え、画素電極（９０２）は、ソース線（９０６）の一部に延設して重複する領域を形成する電気光学表示装置用バックプレーン（１０００）であって、導電部（１０３２）はソース線（９０６）と画素電極（９０２）との間に配置され、導電部（１０３２）がソース線／画素電極の静電容量を低減することを特徴とするバックプレーン（１０００）。
【請求項２０】
電気光学表示装置用バックプレーン（１１００；１３００；１５００）であって、バックプレーン（１１００；１３００；１５００）は、ソース線（９０６；１４０６）と、トランジスタ（９０８，９１８，９１２；１４０８，１４１８）と、トランジスタ（９０８，９１８，９１２；１４０８，１４１８）を介してソース線（９０６；１４０６）に接続する画素電極（９０２；１４０２）とを備え、ソース線（９０６；１４０６）の隣接部にあって、ソース線／画素電極の静電容量を供給する画素電極（９０２，１４０２）と、少なくとも一部が画素電極（９０２；１４０２）と隣接して配置され、平衡線／画素電極の静電容量を供給する平衡線（１１３４；１３３４；１５３４）と、ソース線（９０６；１４０６）に印加するものと逆の極性の電圧を平衡線（１１３４；１３３４；１５３４）に印加する電圧供給手段とを特徴とするバックプレーン（１１００；１３００；１５００）。
【請求項２１】
以下を特徴とする、ソース線（Ｓ１）および平衡線を有する電気光学表示装置を駆動するドライバ（１８００；１９００）。
ソース線（Ｓ１）に印加する電圧の大きさを表すデジタル信号（１７０６，１８０６）を受信するよう構成された第一の入力と、
ソース線（Ｓ１）に印加する電圧極性を表す符号ビット（１７０８；１８０８）を受信するよう構成された第二の入力と、
少なくとも１つのデジタル／アナログ変換器（１７０２，１７０４；１８０２，１８０４）と、
ソース線電圧を出力するよう構成された第一の出力であって、その大きさおよび極性は、第一および第二の入力それぞれで受信した信号により判定し、
ソース線電圧の反対の極性の平衡線電圧を出力するように構成された第二の出力であって、平衡線電圧の大きさは、ソース線電圧の大きさに対する所定の関係を有する。
【請求項２２】
以下を特徴とする、ソース線（Ｓ１）および平衡線（Ｂ１）を有する電気光学表示装置を駆動するドライバ（２０００）。
ソース線（Ｓ１）に印加する電圧の大きさを表すデジタル信号（１８０６）を受信するよう構成された第一の入力と、
ソース線（Ｓ１）に印加する電圧極性を表す符号ビット（１８０８）を受信するよう構成された第二の入力と、
平衡線（Ｂ１）に印加する電圧の大きさを表すデジタル信号（２０１６）を受信するよう構成された第三の入力と、
第一の正の出力デジタル／アナログ変換器（１８０４）と、
第二の負の出力デジタル／アナログ変換器（１８０２）と、
ソース線電圧を出力するよう構成された第一の出力であって、その大きさおよび極性は、第一および第二の入力それぞれで受信した信号により判定し、
ソース線電圧と反対の極性の平衡線電圧を出力するように構成された第二の出力であって、平衡線電圧の大きさは、第三の入力で受信した信号により判定し、
第一および第三の入力と、第一および第二のデジタル／アナログ変換器（１８０４，１８０２）の入力とに接続する第一の転極スイッチ（２０１８）であって、第一の転極スイッチ（２０１８）は、第一の入力が第一のデジタル／アナログ変換器（１８０４）に接続し、第三の入力が第二のデジタル／アナログ変換器（１８０２）に接続する第一の位置と、第三の入力が第一のデジタル／アナログ変換器（１８０４）に接続する第二の位置とを有し、
第一および第二のデジタル／アナログ変換器（１８０４，１８０２）の出力と、第一および第二の出力とに接続する第二の転極スイッチ（１８１０）であって、第二の転極スイッチ（１８１０）は、第一のデジタル／アナログ変換器（１８０４）が第一の出力に接続し、第二のデジタル／アナログ変換器（１８０２）が第二の出力に接続する第一の位置と、第一のデジタル／アナログ変換器（１８０４）が第二の出力に接続し、第二のデジタル／アナログ変換器（１８０２）が第一の出力に接続する第二の位置とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学（電子）表示装置のバックプレーンに関する。また本発明は、かかるバックプレーンに用いられる非線形素子のある改良に関し、かかる非線形素子を形成するプロセスに関する。最後に、また本発明は、かかるバックプレーンに用いられるドライバに関する。
【０００２】
「電気光学」という用語は、ここでは、材料または表示装置に適用されるように、画像技術におけるその従来の意味で用いられ、少なくとも１つの光学特性が異なる第一および第二の表示状態を有する材料を言う。この材料は、材料に電界を加えることにより、第一の表示状態から第二の表示状態に変化する。光学特性は通常、人の目が感じ取れる色であるが、例えば光伝送、反射、ルミネセンスといった別の光学特性、あるいは、機械読み取り用表示装置の場合には、可視域外の電磁波長の反射における変化という意味での疑似カラーといったものである。
【０００３】
「階調状態」という用語は、ここでは、画像技術におけるその従来の意味で用いられ、画素の２つの両極端の光の状態の中間の状態を言う。これは、必ずしもこれらの２つの両極端の状態の間の黒白移行を意味するわけではない。例えば、以下の電気泳動表示装置に関する特許および公開出願のいくつかでは、極端な状態とは白と濃いブルーであり、中間の「階調状態」とは実際には薄いブルーであると述べている。実際に、既に述べた２つの両極端の状態の間の移行は、変色ということではない。
【０００４】
「双安定」および「双安定性」という用語は、ここでは、画像技術におけるその従来の意味で用いられ、少なくとも１つの光学特性が異なる第一および第二の表示状態を有する表示素子を備える表示装置を言い、有限時間のアドレッシングパルスにより任意の所定の素子を第一の表示状態または第二の表示状態のいずれかに駆動した後で、アドレッシングパルスを停止する。この状態を少なくとも数回、例えば少なくとも４回持続させる。アドレッシングパルスの最小持続時間は、表示素子状態を変化させるために必要である。米国特許出願公開第２００２／０１８０６８７号明細書では、濃度階調が可能な粒子ベースの電気泳動表示装置は、両極端の黒と白との状態だけでなく、中間の階調状態でも安定していて、他の種類の電気光学表示装置のあるものでもこれが当てはまることを示している。「双安定」という用語は、便宜上ここでは、双安定表示装置と多安定表示装置との両方を含むものとして用いるが、この種類の表示装置は、正しくは、双安定というよりもむしろ「多安定」と呼ばれる。
【背景技術】
【０００５】
数種類の電気光学表示装置が周知である。電気光学表示装置の１つは、回転する２色部材を用いるもので、例えば、米国特許第５，８０８，７８３号明細書、第５，７７７，７８２号明細書、第５，７６０，７６１号明細書、第６，０５４，０７１号明細書、第６，０５５，０９１号明細書、第６，０９７，５３１号明細書、第６，１２８，１２４号明細書、第６，１３７，４６７号明細書、第６，１４７，７９１号明細書に記載されている（この種類の表示装置はしばしば、「回転２色ボール」型表示装置と呼ばれるが、上述の特許の中には回転する部材が球形でないものもあるので、「回転する２色部材」という用語は、より正確なので好ましい）。かかる表示装置は、異なる光の特性を有する２つ以上の断面を持つ多数の小型の物体（典型的には、球形または円筒形）と、内部ダイポールとを用いる。マトリックス内の液体を満たした液胞にこれらの物体を懸濁する。これらの液胞は、物体が自由に回転するように液体で満たされている。電界を加えることで表示装置の見た目を変え、従って、物体が様々な体勢をとるよう回転させて、物体の断面が画面から見えるように変化させる。この種類の電気光学媒体は、典型的には双安定性である。
【０００６】
別の種類の電気光学表示装置は、エレクトロクロミック媒体を用いる。例えば、ナノクロミック薄膜の形態のエレクトロクロミック媒体を用い、これは、少なくとも一部が半導電性の金属酸化物から形成された電極と、電極に付着した可逆性変色をする複数の色素分子とを備える。例えば、Ｂ．オリーガン（Ｏ'Ｒｅｇａｎ）他、ネイチャー（Ｎａｔｕｒｅ）１９９１年、３５３、７３７、およびＤ．ウッド（Ｗｏｏｄ）、情報表示装置（Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ）、１８（３）、２４（２００２年３月）を参照のこと。また、Ｕ．バッハ（Ｂａｃｈ）他、Ａｄｖ．  Ｍａｔｅｒ，２００２年、１４（１１），８４５を参照のこと。この種類のナノクロミック薄膜については、例えば、米国特許第６，３０１，０３８号明細書および公開国際出第０１／２７６９０号パンフレット、２００３年３月１８日出願の米国同時継続出願第１０／２４９，１２８号明細書に記載されている。また、この種類の媒体は典型的には双安定性である。
【０００７】
長年にわたって精力的に研究開発の対象となっている別の種類の電気光学表示装置は、複数の荷電粒子が電界の影響下の懸濁流体を移動する、粒子ベースの電気泳動表示装置である。電気泳動表示装置は、液晶表示装置と比較して、良好な輝度とコントラスト特性、広い視野角、状態の双安定性、低い消費電力を持つ。しかしながら、これらの表示装置は長期間使用すると画質に問題が発生し、これが普及を妨げている。例えば、電気泳動表示装置を構成する粒子は沈殿しやすく、これらの表示装置の耐用年数が短くなってしまう。
【０００８】
最近、マサチューセッツ工科大学（ＭＩＴ）およびイーインク社（Ｅ  Ｉｎｋ  Ｃｏｒｐｏｒａｔｉｏｎ）の名前で譲渡されている、封止電気泳動媒体について記載している多数の特許および出願が公開されている。かかる封止媒体は、多数の小さなカプセルを備え、各カプセル自体が、液体懸濁媒体に懸濁した電気泳動粒子を含む分散相と、分散相を取り囲むカプセル壁とを有している。典型的には、カプセル自体は高分子バインダに保持され、２つの電極の間に位置するコヒーレント層を形成している。この種類の封止媒体については、例えば、米国特許第５，９３０，０２６号明細書、第５，９６１，８０４号明細書、第６，０１７，５８４号明細書、第６，０６７，１８５号明細書、第６，１１８，４２６号明細書、第６，１２０，５８８号明細書、第６，１２０，８３９号明細書、第６，１２４，８５１号明細書、第６，１３０，７７３号明細書、第６，１３０，７７４号明細書、第６，１７２，７９８号明細書、第６，１７７，９２１号明細書、第６，２３２，９５０号明細書、第６，２４９，７２１号明細書、第６，２５２，５６４号明細書、第６，２６２，７０６号明細書、第６，２６２，８３３号明細書、第６，３００，９３２号明細書、第６，３１２，３０４号明細書、第６，３１２，９７１号明細書、第６，３２３，９８９号明細書、第６，３２７，０７２号明細書、第６，３７６，８２８号明細書、第６，３７７，３８７号明細書、第６，３９２，７８５号明細書、第６，３９２，７８６号明細書、第６，４１３，７９０号明細書、第６，４２２，６８７号明細書、第６，４４５，３７４号明細書、第６，４４５，４８９号明細書、第６，４５９，４１８号明細書、第６，４７３，０７２号明細書、第６，４８０，１８２号明細書、第６，４９８，１１４号明細書、第６，５０４，５２４号明細書、第６，５０６，４３８号明細書、第６，５１２，３５４号明細書、第６，５１５，６４９号明細書、第６，５１８，９４９号明細書、第６，５２１，４８９号明細書、第６，５３１，９９７号明細書、第６，５３５，１９７号明細書、第６，５３８，８０１号明細書、第６，５４５，２９１号明細書、米国特許出願公開第２００２／００１９０８１号明細書、第２００２／００２１２７０号明細書、第２００２／００５３９００号明細書、第２００２／００６０３２１号明細書、第２００２／００６３６６１号明細書、第２００２／００６３６７７号明細書、第２００２／００９０９８０号明細書、第２００２／０１０６８４７号明細書、第２００２／０１１３７７０号明細書、第２００２／０１３０８３２号明細書、第２００２／０１３１１４７号明細書、第２００２／０１４５７９２号明細書、第２００２／０１５４３８２号明細書、第２００２／０１７１９１０号明細書、第２００２／０１８０６８７号明細書、第２００２／０１８０６８８号明細書、第２００２／０１８５３７８号明細書、第２００３／００１１５６０号明細書、第２００３／００１１８６７号明細書、第２００３／００１１８６８号明細書、第２００３／００２０８４４号明細書、第２００３／００２５８５５号明細書、第２００３／００３４９４９号明細書、第２００３／００３８７５５号明細書、第２００３／００５３１８９号��細書および国際公開第９９／６７６７８号パンフレット、第００／０５７０４号パンフレット、第００／２０９２２号パンフレット、第００／２６７６１号パンフレット、第００／３８０００号パンフレット、第００／３８００１号パンフレット、第００／３６５６０号パンフレット、第００／６７１１０号パンフレット、第００／６７３２７号パンフレット、第０１／０７９６１号パンフレット、第０１／０８２４１号パンフレットに記載されている。
【０００９】
前述の特許および出願の多くは、封止電気泳動媒体内の個別のマイクロカプセルを取り囲む壁は、連続相で置き換えることができ、従って、いわゆるポリマー分散電気泳動表示装置を形成できることを認めている。この装置では、電気泳動媒体が、電気泳動流体の複数の個別の液滴と、高分子材料の連続相とを備えている。かかるポリマー分散電気泳動表示装置内の電気泳動流体の個別の液滴は、個別のカプセル膜が個々の液滴それぞれに対応付けられていないが、カプセルまたはマイクロカプセルとして見なされることを認めている。例えば、前述の２００２／０１３１１４７号明細書を参照のこと。従って、本出願の目的は、かかるポリマー分散電気泳動媒体を封止電気泳動媒体の亜種として考えることである。
【００１０】
封止電気泳動表示装置には、典型的には従来の電気泳動装置が持つクラスタ化および沈殿の障害状態がなく、さらに、例えば、様々な曲げられる基板や硬い基板上に表示装置を印刷したり塗布したりする能力といった利点がある。（「印刷」ということばは、印刷および塗布の全ての形態を含むものとして使用する。これに制限しないが、パッチダイコーティング、スロットまたはエクストルージョンコーティング、スライドまたはカスケードコーティング、カーテンコーティング等のプリメータド（ｐｒｅ−ｍｅｔｅｒｅｄ）コーティング、ロール式ナイフコーティング、正転反転ロールコーティング等のロールコーティング、グラビアコーティング、浸漬コーティング、スプレーコーティング、メニスカスコーティング、スピンコーティング、ブラシコーティング、エアナイフコーティング、シルクスクリーン印刷プロセス、静電印刷プロセス、感熱印刷プロセス、インクジェット印刷プロセスおよび他の同様な技術を含む。）従って、得られる表示装置には、可ぎょう性を持たせられる。また、（様々な方法を用いて）表示媒体を印刷できるので、表示装置自体を安価に製造できる。
【００１１】
関連する種類の電気泳動表示装置は、いわゆる「マイクロセル電気泳動表示装置」である。マイクロセル電気泳動表示装置では、荷電粒子と懸濁流体とをマイクロカプセル内に封止しないが、その代わりに典型的には、高分子薄膜のキャリア媒体に形成した複数のキャビティ内部に保持する。例えば、サイピックスイメージング社（Ｓｉｐｉｘ  Ｉｍａｇｉｎｇ  Ｉｎｃ．）に譲渡されている国際公開第０２／０１２８１号パンフレットおよび米国特許出願公開第２００２−００７５５５６号明細書を参照のこと。
【００１２】
前述の特許および出願のあるものに記載されているように、前述の種類の電気光学表示装置は、双安定性であって、典型的には反射モードで使用されるが、かかる表示装置は、表示装置が透過モードで動作するように、電気光学媒体を用いて光透過を変調する「シャッターモード」で動作できる。ポリマー分散液晶を含む液晶はもちろん電気光学媒体であるが、典型的には双安定性ではなく、透過モードで動作する。以下に説明する本発明のある実施の形態は、反射型表示装置として用いることに限定しているが、他には従来の液晶表示装置等の反射型表示装置および透過型表示装置として用いることもできる。
【００１３】
表示装置が反射型あるいは透過型であっても、用いる電気光学媒体が双安定性であってもなくても、高解像度表示装置を得るには、表示装置の個々の画素が隣接する画素から干渉されずにアドレッシング可能である必要がある。この目的を達成する一方法としては、少なくとも１つの非線形素子が各画素に対応するトランジスタまたはダイオード等の非線形素子のアレイを用いて「アクティブマトリックス」表示装置を製造することである。１つの画素をアドレッシングするアドレッシング電極または画素電極は、対応する非線形素子を介して適当な電圧源に接続する。典型的には、非線形素子はトランジスタで、画素電極はトランジスタのドレインに接続する。次の記載によりこの配列が仮定されているが、本質的に任意のものであり、画素電極はトランジスタのソースに接続することもできる。従来、高解像度アレイでは、画素は行と列との二次元アレイに配列され、任意の特定の画素は、１つの特定の列と１つの特定の行との交点により、一意に限定される。各行の全てのトランジスタのソースは１つの行電極に接続し、各列の全てのトランジスタのゲートは１つの列電極に接続する。また、ソースを列に、ゲートを行に割り当てることは従来のやり方であるが、基本的に任意のものであって、必要ならば逆にすることもできる。列電極は、列ドライバに接続する。これにより、基本的に任意の所定の時に１つの列のみを確実に選択する。すなわち、選択した列電極には、例えば選択した列の全てのトランジスタを確実に導電性にする電圧を印加し、他の全ての列には、例えば選択しなかった列の全てのトランジスタを非導電性のままにする電圧を印加する。行電極は、行ドライバに接続する。各種の行電極上に配置され、電圧を選択して選択した列の画素を駆動して所望の光の状態にする。（前述の電圧は、共通前面電極に対するものであり、共通前面電極は従来非線形アレイから電気光学媒体の反対側に設置され、表示装置全体に延設される。）「ラインアドレス時間」として周知の予め選択した間隔の後、選択した列の選択を解除し、次の列を選択し、行ドライバの電圧を変え表示装置の次の線を書き込む。表示装置全体を列毎に書き込むように、このプロセスを繰り返す。
【００１４】
アクティブマトリックス表示装置の製造プロセスは十分に確立されている。薄膜トランジスタは、例えば、各種の成膜技術とフォトリソグラフィ技術とにより製造できる。トランジスタは、ゲート電極と、絶縁誘電体層と、半導体層と、ソース電極と、ドレイン電極とを含む。電圧をゲート電極に印加することにより誘電体層に電界を加えると、これにより半導体層のソースドレインの導電性が劇的に増加する。この変化により、ソース電極とドレイン電極との間の電導が可能になる。典型的には、ゲート電極と、ソース電極と、ドレイン電極とをパターン形成する。一般に、近傍の回路素子間の短絡（すなわち、クロストーク）を最小限にするために、半導体層についてもパターン形成する。
【００１５】
液晶表示装置では通例、アモルファスシリコン（「ａ−Ｓｉ」）を用い、薄膜トランジスタ（「ＴＦＴ」）は表示画素のスイッチング装置として用いる。かかるＴＦＴは典型的には、ボトムゲート構成である。１つの画素内で、薄膜キャパシタは典型的には、スイッチングＴＦＴから伝送された電荷を保持する。電気泳動表示装置は、同じＴＦＴとキャパシタとを用いることができるが、キャパシタの機能は液晶表示装置におけるキャパシタと幾分異なっている。米国同時継続出願第０９／５６５，４１３号明細書、米国特許出願公開第２００２／０１０６８４７号明細書および第２００２／００６０３２１号明細書を参照のこと。薄膜トランジスタは、高性能を持つように製造できる。製造プロセスはしかしながら、非常に高価になる。
【００１６】
ＴＦＴアドレッシングアレイでは、ラインアドレス時間の間にＴＦＴを介して画素電極を充電する。ラインアドレス時間の間、印加するゲート電圧を変えることにより、ＴＦＴが導電状態になるよう切り替える。例えば、ｎ型ＴＦＴでは、ゲート電圧を「高い」状態に切り替えてＴＦＴを導電状態にする。
【００１７】
望ましくないことに、画素電極は典型的には、選択線電圧が変化してＴＦＴチャネルが空乏になった時に電圧シフトを起こす。画素電極とＴＦＴのゲート電極との間の静電容量により、画素電極の電圧シフトが発生する。電圧シフトのモデルは次のようになる。
【００１８】
【数１】
2005524110.tif 000003
【００１９】
Ｃｇｐはゲート画素の静電容量、Ｃｐは画素の静電容量、Ｃｓは蓄積静電容量、△はＴＦＴが効果的に空乏になった時のゲート電圧シフトの分数である。この電圧シフトはしばしば「ゲート貫通」と呼ばれる。
【００２０】
ゲート貫通は、上面電圧（共通前面電極に印加する電圧）を△ＶＰの量でシフトすることにより補償できる。しかしながら、画素間でＣｇｐが変動することにより、画素間で△ＶＰが変化するので、複雑になってしまう。従って、上面をシフトして平均画素電圧シフトを補償したとしても、電圧バイアスが残ってしまう。電圧バイアスにより、画素の光の状態に異常が発生し、電気光学媒体が劣化してしまう。
【００２１】
例えば、Ｃｇｐの変動は、ＴＦＴのゲートおよびソースドレインレベルの形成に用いられる２つの導電層の間の配置不良により発生する。ゲート誘電体厚さの変動およびラインエッチの変動、すなわちライン幅異常も発生する。
【００２２】
ドレイン電極と完全に重複するゲート電極を利用することにより、重ね合わせがずれた導電層に対するある許容範囲が得られる。しかしながら、この技術は、大きなゲート画素静電容量を発生させる。大きなゲート画素静電容量は、選択線電圧レベルの１つを大きく補償する必要があるので望ましくない。また、既存のアドレッシング構造では、例えば、ゲート画素の静電容量の画素間の変動により、意図しないバイアス電圧が発生する。特に長時間存在した場合に、かかる電圧により、ある電気光学媒体に好ましくない作用を及ぼす。
【発明の開示】
【課題を解決するための手段】
【００２３】
一側面では、本発明は、余分なゲート画素静電容量を導入しないレジストレーション許容型トランジスタの設計を提供しようとするものである。
【００２４】
多数の電子装置の応用例では、簡素化した、コストがより低い製造方法が非常に求められており、第二の側面では、本発明は、コストが低い、ダイオードマトリックスアレイの製造方法を提供しようとするものである。
【００２５】
さらに、本発明の一側面は、ソース線結合を減らしたバックプレーンの設計に関する。すでに述べたように、アクティブマトリックス表示装置は列電極（「選択線」としても周知である）と行電極（「ソース線」としても周知である）とを有し、これらは表示装置のアクティブ領域（すなわち、画像を形成する領域）を横切る。透過型ＴＦＴベースのバックプレーンの大部分は、ソース線と選択線とが画素電極の行と列との間の領域のアクティブ領域を横切っている。これらのソース線および選択線から発する電界線は、電気光学媒体層を通過する。これらの電界線により所望しない光のシフトが発生し、表示装置の画面上の遮光性パターンが形成されたマスクにより、これらのシフトは典型的には見る人から隠されている。
【００２６】
しかしながら典型的には、反射型表示装置では、画素間の薄いギャップを除いて、アクティブ領域は画素電極で覆われている。ソース線および選択線は、画素電極の下部を通り、１つ以上の誘電体層により画素電極から隔てられている。このことを、「フィールド遮蔽画素」バックプレーンの設計という。かかる設計では、ソース線または選択線からの非常に小さな電界線が各電気光学媒体層に達している。その代わりに、これらの電界線の大部分は画素電極で終了している。従って、電気光学媒体層は、画素電極が介在することにより、ソース線および選択線から発する電界線からほぼ完全に遮蔽されている。従って、遮蔽されていない場合にはこれらの電界線から発生するであろう、所望しない光のシフトを回避する。特に、遮光性パターンが形成されたマスクを表示装置の前面に実装することを回避できるので、これは好ましい配列である。マスクがないと、表示装置の表面の比率が増えて、電気光学媒体が変化するにつれて光の状態が変化して、従って表示装置の両極端の光の状態の間のコントラストが増加する。
【００２７】
しかしながら、フィールド遮蔽設計では、ソース線および選択線が画素電極に対して比較的大きな容量結合を有することになってしまう。その結果、画素電極は、下層のソース線または選択線の電圧がシフトすると必ず大幅な電圧シフトを受けることになり、これらの電圧シフトにより、電気光学媒体層に所望しない光の移行を誘発することになる。
【００２８】
容量電圧シフトは、バックプレーンに大きな蓄積キャパシタを備えることにより減らすことができ、あるいはソース線および選択線の幅を減少することにより減らすことができる。しかしながら、どちらのアプローチにも欠点がある。大きな蓄積キャパシタには大きなトランジスタが必要で、表示装置の消費電力と装置内の寄生電圧とが増加してしまう。より細いソース線および選択線では、抵抗電圧低下が大きくなり、線が破断することが増える。
【００２９】
画素と選択線との間の静電容量による電圧シフトは予測することができるので、補償することができる。あるいは、電圧シフトの作用を２つのいずれかの方法で低下することができる。第一に、表示装置の上面電圧をシフトして、画素の電圧シフトを補償することができる。第二に、１つの列を選択するけれども、次の選択する列だけに大きな静電容量が存在するように、選択線を配列できる。これにより、例えば、特定の選択線を選択する列に隣接した画素列の下部に、各選択線を配置することにより、フィールド遮蔽バックプレーンの設計が達成される。
【００３０】
ソース線静電容量を扱う類似の方法はない。これは、ソース線電圧は、選択した列の各画素をアドレスするのに必要な電圧に依存するので、よって所望の画像が変化してしまう。従って、標準のバックプレーンの設計において、ソース線に対する容量結合に起因する画素電圧シフトを補償する普遍的な方法はない。
【００３１】
第三の側面では、本発明は、ソース線と、重なる画素電極との間の容量結合を低減したバックプレーンの設計に関する。本発明により、かかる容量結合を低減させる２つの別々のアプローチを提供する。第一のアプローチでは、蓄積キャパシタの電極を延設して少なくともソース線の一部を覆うようにする。第二のアプローチでは、平衡線を隣接する各ソース線に備えて、平衡線と画素電極との間の容量結合が少なくとも部分的にソース線と画素電極との間の容量結合を補償するようにする。
【００３２】
最後に、本発明により、平衡線を備える表示装置のソース線と平衡線とを駆動するドライバを提供する。
【００３３】
本発明は、一つには、製造コストがより低い電子回路と、より簡単な処理工程で電子回路を製造する方法を特徴とする。
【００３４】
すでに述べたように、本発明の一側面は、レジストレーション許容型トランジスタ（特にＴＦＴ）の設計に関する。トランジスタは、表示装置の表示媒体をアドレッシングするのに特に有益であり、実施の形態のいくつかにより、ゲート画素の静電容量の画素間の変動を比較的低くすることができる。
【００３５】
従って、本発明の一側面により、ソース電極と、ソース電極からチャネル分間隔をおいて配置するドレイン電極と、チャネルに延設された半導体層と、チャネルに隣接して配置されるゲート電極とを備え、ゲート電極に印加する電圧がチャネルに延設された半導体層の導電性を変えるトランジスタを提供する。ゲート電極は、第一のゲート電極の端部と、第一のゲート電極の端部から間隔をおいて配置される第二のゲート電極の端部とを有する。ドレイン電極は、第一のゲート電極の端部と重複して第一の重複する領域を形成する第一のドレイン電極の端部と、第二のゲート電極の端部と重複して第二の重複する領域を形成する第二のドレイン電極の端部とを有し、第一の重複する領域が増加する方向でドレイン電極に対しゲート電極が移動することにより、第二の重複する領域を減少させ、またはこの逆の場合である。
【００３６】
本発明のこのトランジスタは、薄膜トランジスタであって、ソース電極と、ドレイン電極と、ゲート電極と半導体層とを基板上に成膜した薄膜層である。重複の最小長（すなわち、第一のおよび第二の重複する領域の最小幅）は、典型的には、少なくともトランジスタを形成する任意の特定のプロセスにおける所定のレジストレーション異常に等しくなるように選択する。
【００３７】
本発明のトランジスタの一形態は、ゲート電極は、ベース部と、ベース部から離れて１つの方向に延設し、実質的に互いに平行である第一および第二の突起部を備え、第一および第二のゲート電極の端部は、それぞれ他の突起部から離れている第一および第二の突起部の端部から構成されている。この形態のトランジスタでは、ソース電極を第一の突起部と第二の突起部との間に延設し、これらの突起部それぞれの内向きの端部と重複させる。明らかなように、かかるトランジスタでは、ソース電極およびドレイン電極の位置を交換することができる。
【００３８】
本発明のトランジスタの別の形態では、ゲート電極は中央開口部を有する多角形で、ドレイン電極の中央部分は少なくとも一部の中央開口部と重複し、第一のおよび第二の重複する領域はドレイン電極と中央開口部に隣接するゲート電極の部分との間の重複により形成される。中央開口部は開口部の対向する辺にまっすぐな２つの端部を有し、これらのまっすぐな端部が第一および第二のゲート電極の端部を形成する。
【００３９】
本発明のトランジスタは、ドレイン電極と部分的に重複するキャパシタ電極と、キャパシタ電極とドレイン電極との間に配置され、キャパシタ電極とドレイン電極とが共にキャパシタを形成する誘電体層とを備えることができる。かかるキャパシタを含むトランジスタでは、ゲート電極は実質的に中央開口部を有する多角形で、ドレイン電極の中央部分は少なくとも一部の中央開口部と重複し、第一のおよび第二の重複する領域は、ドレイン電極と中央開口部に隣接するゲート電極の部分との間の重複により形成され、キャパシタ電極は中央開口部内に配置され、ゲート電極内のギャップを通過する導体によりキャパシタ電極線に接続する。
【００４０】
本発明のトランジスタは、ドレイン電極に接続する画素電極を備えることができる。このトランジスタは、いわゆる「埋込み」型とでき、誘電体層はドレイン電極と画素電極との間に配置され、導電性バイアは誘電体層を介してドレイン電極から画素電極に延設する。かかる埋込みトランジスタでは、画素電極はゲート電極とドレイン電極との両方に重なるものとできる。
【００４１】
本発明のこの側面を、電気光学表示装置用のバックプレーンに拡大する。このバックプレーンは、基板と、少なくとも１つの本発明トランジスタとを備える。また、本発明のこの側面を、電気光学表示装置に拡大する。この装置は、かかるバックプレーンと、バックプレーンに配置され、少なくとも１つのトランジスタを覆う電気光学媒体層と、基板から電気光学媒体層の反対側に配置され、少なくとも１つのトランジスタに配置される前面電極を備える。かかる光学表示装置は、前述の任意の種類の電気光学媒体を用いることができる。例えば、電気光学媒体は、液晶、回転する２色部材またはエレクトロクロミック媒体、または電気泳動媒体で、好ましくは封止電気泳動媒体である。電気光学表示装置は、遮光層を含むことができる。
【００４２】
別の側面では、この本発明により、基板上に複数のダイオードを形成するプロセスを提供する。このプロセスは、
基板上に導電層を成膜し、
基板上に第一のドープド半導体層を導電層の上に成膜し、
導電層とドープド半導体層とをパターン形成して、複数の個別の導電層／第一のドープド半導体層領域を形成し、
基板上にアンドープド半導体層を複数の個別の導電層／第一のドープド半導体層領域の上に成膜し、
複数の第二のドープド半導体層領域を複数の個別の導電層／第一のドープド半導体層領域からアンドープド半導体層の反対側に形成し、
よって、複数の個別の導電層／第一のドープド半導体層領域と、アンドープド半導体層と、複数の第二のドープド半導体層領域とが、基板上に複数のダイオードを形成する。
【００４３】
このプロセスでは、パターン形成工程をリソグラフィにより実行できる。アンドープド半導体層は必ずしもパターン形成する必要はない。その代わりに、このアンドープド層を隣接するダイオードの間に続けて延設しても良い。第一のドープド半導体層をｎドープアモルファスシリコンで形成し、アンドープド半導体層をアモルファスシリコンで形成し、複数の第二のドープド半導体層領域をｎドープアモルファスシリコンで形成しても良い。
【００４４】
本発明のプロセスの一種類では、複数の第二のドープド半導体層領域を形成するにはまず、連続する第二のドープド半導体層を成膜し、その後で後この層をパターン形成して、複数の第二のドープド半導体層領域を形成する。連続する第二のドープド半導体層を成膜した後、連続する第二の導電層を第二のドープド半導体層の上に成膜し、第二のドープド半導体層と第二の導電層とを共に、１つのパターン形成工程でパターン形成する。あるいは、連続する第二のドープド半導体層を成膜した後、パターン形成した第二の導電層を第二のドープド半導体層の上に成膜し、パターン形成した第二の導電層をエッチングマスクとして用いて第二のドープド半導体層をパターン形成する。
【００４５】
本発明のプロセスの別の種類では、複数の第二のドープド半導体層領域を印刷により形成する。
【００４６】
また、本発明により、基板上にダイオード形成する別のプロセスを提供する。このプロセスは以下を含む。
【００４７】
基板上にドープド半導体層を成膜し、
アンドープド半導体材料から成る２つの間隔をおいた領域を基板からドープド半導体層の反対側に形成し、
導電性材料から成る２つの間隔をおいた領域を形成し、これらの領域はそれぞれ、ドープド半導体層からその対向する側の一方のアンドープド半導体材料の領域に接触している。
【００４８】
このプロセスにより形成されたダイオードの、導電性材料から成る２つの間隔をおいた領域は、背面（ｂａｃｋ−ｔｏ−ｂａｃｋ）ダイオードの２つの接点を形成する。
【００４９】
このプロセスの一形態では、アンドープド半導体材料と導電性材料との連続層を成膜して、これらの連続層を共にパターン形成して、間隔をおいた領域を形成することにより、アンドープド半導体材料の２つの間隔をおいた領域および導電性材料の２つの間隔をおいた領域を形成する。アンドープド半導体材料と導電性材料との連続層をパターン形成するには、１つのリソグラフィパターン形成工程により行われる。
【００５０】
あるいは、アンドープド半導体材料から成る連続層を成膜し、導電性材料から成る２つの間隔をおいた領域を形成し、導電性材料から成る２つの間隔をおいた領域をエッチングマスクとして用いてアンドープド半導体材料の連続層をパターン形成して、アンドープド半導体材料の２つの間隔をおいた領域を形成することにより、アンドープド半導体材料の２つの間隔をおいた領域および導電性材料の２つの間隔をおいた領域を形成することもできる。
【００５１】
本発明のこの第二のプロセスでは、ドープド半導体層をｎドープアモルファスシリコンとアモルファスシリコンのアンドープド半導体材料とで形成することができる。
【００５２】
本発明の２つのプロセスの好適な実施の形態により、ｎ／ｉ／ｎ（すなわち、ｎ型／真性／ｎ型）またはｉ／ｎ／ｉ  ａ−Ｓｉダイオードアレイによりアドレッシングされ、ＴＦＴアレイによりアドレッシングされる表示装置と互換性がある解像度を有する表示装置を製造することができる。このダイオードアレイは、かかるダイオードアレイを形成する従来のプロセスと比べてより少ない、より簡単な処理工程のコストが低い方法により製造することができる。
【００５３】
別の側面では、本発明により、電気光学表示装置用バックプレーンを提供する。このバックプレーンは、ソース線と、トランジスタと、トランジスタを介してソース線に接続する画素電極とを備える。画素電極は、ソース線の一部に延設して、重複する領域を形成する。また、このバックプレーンは、ソース線と画素電極との間に配置される導電部を備え、この導電部がソース線／画素電極の静電容量を低減する。
【００５４】
本発明のこの側面について、以下では「スクリーンソース線バックプレーン」と呼ぶ。
【００５５】
かかるバックプレーンでは、導電部は典型的には、重複する領域の少なくとも３０％に延設する。望ましくは、導電部は、重複する領域の少なくとも８０％、好ましくは少なくとも９０％に延設する。
【００５６】
スクリーンソース線バックプレーンは、少なくとも１つの画素電極と、画素電極に直接接続するトランジスタの電極とでキャパシタを形成するキャパシタ電極を備え、導電部はキャパシタ電極に接続している。
【００５７】
スクリーンソース線バックプレーンは、前述の埋込み型トランジスタを用いることができる。従って、このバックプレーンでは、トランジスタのドレイン電極を画素電極に接続することができる。バックプレーンはさらに、ドレイン電極と画素電極との間に配置された誘電体層と、誘電体層を介してドレイン電極から画素電極に延設する導電性バイアとを備え、キャパシタ電極がドレイン電極とでキャパシタを形成する。
【００５８】
本発明を電気光学表示装置に拡張すると、この装置は、本発明のスクリーンソース線バックプレーンと、バックプレーンに配置され、画素電極を覆う電気光学媒体層と、画素電極から電気光学媒体層の反対側に配置される前面電極とを備える。かかる電気光学表示装置は、任意の種類の前述の電気光学媒体を用いることができる。例えば、電気光学媒体は、液晶、回転する２色部材またはエレクトロクロミック媒体、または電気泳動媒体、好ましくは封止電気泳動媒体とすることができる。電気光学表示装置は、遮光層を含むことができる。
【００５９】
別の側面では、本発明により、電気光学表示装置用バックプレーンを提供する。バックプレーンは、ソース線と、トランジスタと、トランジスタを介してソース線に接続する画素電極とを備え、画素電極はソース線の隣接部にあって、ソース線／画素電極の静電容量を供給する。バックプレーンはさらに、少なくとも一部が画素電極と隣接して配置され、平衡線／画素電極の静電容量を供給する平衡線と、平衡線にソース線に印加するのと逆の極性の電圧を印加する電圧供給手段とを備える。
【００６０】
本発明のこの側面を、以下では「平衡線バックプレーン」と呼ぶ。
【００６１】
平衡線バックプレーンでは、平衡線は、実質的にソース線と平行に延びる。平衡線は、実質的にソース線と同じ形であるか、または実質的にソース線の形のミラー画像の形とすることができる。あるいは、平衡線をソース線より広くする。理由は以下に述べる。
【００６２】
平衡線を本発明の平衡線バックプレーンに導入する目的は、この平衡線と画素電極との間の容量結合を利用するためであり、ソース線と画素電極との間の容量結合の作用を打ち消すようにするものである。いずれの場合でも、電気光学媒体上の容量結合の作用は、本質的に静電容量２つの構成要素とソース線または平衡線に印加する電圧との間の積に比例する。従って、平衡線がなければ発生するであろうソース線と画素電極との間の容量結合に起因する作用を、平衡線により実質的に減少するためには、典型的には平衡線／画素電極の静電容量と、電圧供給手段により平衡線に印加する電圧との積の絶対値を、ソース線／画素電極の静電容量とソース線に印加した電圧との積の絶対値の少なくとも５０％にする必要がある。望ましくは、平衡線／画素電極の静電容量と、電圧供給手段により平衡線に印加する電圧との積の絶対値を、ソース線／画素電極の静電容量とソース線に印加した電圧との積の絶対値の少なくとも９０％にする必要がある。理想的には、２つの絶対値を、実質的に等しくする。平衡線バックプレーンの好適な実施の形態では、平衡線／画素電極の静電容量は、ソース線／画素電極の静電容量のＮ倍である。Ｎは１より大きく、実質的にソース線に印加した電圧の−１／Ｎ倍の電圧を、電圧供給手段が平衡線に印加する。好都合には、すでに述べたように、Ｎを１より大きくするには、ソース線より広い平衡線を用いることにより達成される。
【００６３】
バランス型バックプレーンを、透過型および反射型表示装置の両方に用いることができる。反射型表示装置では典型的には、画素電極がソース線と平衡線との両方に重なる。この場合、トランジスタは前述の埋込み型で、画素電極に接続するトランジスタのドレイン電極を有し、バックプレーンはさらに、ドレイン電極と画素電極との間に配置された誘電体層と、誘電体層を介してドレイン電極から画素電極に延設する導電性バイアとを備える。一方、反射型表示装置では典型的には、ソース線および平衡線を、画素電極と同じ平面上に配置する。
【００６４】
本発明を電気光学表示装置に拡張すると、この装置は、本発明の平衡線バックプレーンと、バックプレーンに配置され、画素電極を覆う電気光学媒体層と、画素電極から電気光学媒体層の反対側に配置される前面電極とを備える。かかる電気光学表示装置は、任意の種類の前述の電気光学媒体を用いることができる。例えば、電気光学媒体は、液晶、回転する２色部材またはエレクトロクロミック媒体、または電気泳動媒体、好ましくは封止電気泳動媒体とすることができる。電気光学表示装置は、遮光層を含むことができる。
【００６５】
また、本発明により、平衡線バックプレーンを駆動するドライバを提供する。従って、別の側面では、本発明により、ソース線および平衡線を有する電気光学表示装置を駆動するドライバを提供する。このドライバは以下を備える。
【００６６】
ソース線に印加する電圧の大きさを表すデジタル信号を受信するよう構成された第一の入力と、
ソース線に印加する電圧極性を表す符号ビットを受信するよう構成された第二の入力と、
少なくとも１つのデジタル／アナログ変換器と、
ソース線電圧を出力するよう構成された第一の出力であって、その大きさおよび極性は、第一および第二の入力それぞれで受信した信号により判定し、
ソース線電圧の反対の極性の平衡線電圧を出力するように構成された第二の出力であって、平衡線電圧の大きさは、ソース線電圧の大きさに対する所定の関係を有する。
【００６７】
このドライバの一実施の形態は、別々の第一および第二のデジタル／アナログ変換器を有し、第一および第二のデジタル／アナログ変換器は共に第一および第二の入力に接続する。この実施の形態の１つでは、第一のデジタル／アナログ変換器を第一の出力に接続し、第二のデジタル／アナログ変換器を第二の出力に接続する。この実施の形態の別の形態では、第一のデジタル／アナログ変換器は正の出力デジタル／アナログ変換器で、第二のデジタル／アナログ変換器は負の出力デジタル／アナログ変換器である。ドライバはさらに、転極スイッチを備え、このスイッチは、第一のデジタル／アナログ変換器を第一の出力に接続し、第二のデジタル／アナログ変換器を第二の出力に接続する第一の位置と、第一のデジタル／アナログ変換器を第二の出力に接続し、第二のデジタル／アナログ変換器を第一の出力に接続する第二の位置とを有する。ドライバはさらに、第一の入力と第一のデジタル／アナログ変換器の入力との間に接続した第一のデジタルプロセッサと、第一の入力と第二のデジタル／アナログ変換器の入力との間に接続された第二のデジタルプロセッサとを備えることができる。
【００６８】
最後に、本発明により、本発明の平衡線バックプレーンを駆動するドライバの第二の形態を提供する。従って、本発明により、ソース線および平衡線を有する電気光学表示装置を駆動するドライバを提供する。このドライバは、以下を備える。
【００６９】
ソース線に印加する電圧の大きさを表すデジタル信号を受信するよう構成された第一の入力と、
ソース線に印加する電圧極性を表す符号ビットを受信するよう構成された第二の入力と、
平衡線に印加する電圧の大きさを表すデジタル信号を受信するよう構成された第三の入力と、
第一の正の出力デジタル／アナログ変換器と、
第二の負の出力デジタル／アナログ変換器と、
ソース線電圧を出力するよう構成された第一の出力であって、その大きさおよび極性は、第一および第二の入力それぞれで受信した信号により判定し、
ソース線電圧と反対の極性の平衡線電圧を出力するように構成された第二の出力であって、平衡線電圧の大きさは、第三の入力で受信した信号により判定し、
第一および第三の入力と、第一および第二のデジタル／アナログ変換器の入力とに接続する第一の転極スイッチであって、第一の転極スイッチは、第一の入力が第一のデジタル／アナログ変換器に接続し、第三の入力が第二のデジタル／アナログ変換器に接続する第一の位置と、第三の入力が第一のデジタル／アナログ変換器に接続する第二の位置とを有し、
第一および第二のデジタル／アナログ変換器の出力と、第一および第二の出力とに接続する第二の転極スイッチであって、第二の転極スイッチは、第一のデジタル／アナログ変換器が第一の出力に接続し、第二のデジタル／アナログ変換器が第二の出力に接続する第一の位置と、第一のデジタル／アナログ変換器が第二の出力に接続し、第二のデジタル／アナログ変換器が第一の出力に接続する第二の位置とを有する。
【００７０】
説明のためだけであるが、添付の図面を参照して、本発明の好適な実施の形態について説明する。
【発明を実施するための最良の形態】
【００７１】
以下の詳細な説明では、図１Ａ−５を参照して、まずレジストレーション許容型トランジスタについて説明する。次に、図６Ａ−８Ｂを参照して本発明のプロセスによるダイオードおよびダイオードアレイの形成プロセスについて説明する。図９Ａ−１０を参照して、スクリーンソースバックプレーンについて説明し、次に図１１−１５を参照して平衡線バックプレーンについて説明する。最後に、図１６−２０を参照して、平衡線バックプレーンを駆動する本発明のドライバについて説明する。
【００７２】
（レジストレーション許容型トランジスタ）
すでに述べたように、本発明により、レジストレーション許容型トランジスタを提供する。このトランジスタでは、ゲート電極は２つの間隔をおいた端部を有し、ドレイン電極は、ゲート電極の２つの間隔をおいた端部と重複して２つの別々の重複する領域を形成する第一および第二の電極端部を有し、一方の重複する領域が増加する方向でドレイン電極に対しゲート電極が移動すること（例えば、ＴＦＴアレイの製造中のレジストレーション異常による）により、他方の重複する領域を減少させる。従って、本発明のレジストレーション許容型トランジスタにより、ＴＦＴのゲート導電層とソースドレイン導電層との間の小さなレジストレーション異常に依存しないゲート画素の静電容量、あるいはわずかに反応するゲート画素の静電容量を提供できる。従来技術のレジストレーション許容型の設計とは異なり、このレジストレーション許容範囲は、ゲート電極とドレイン電極とが完全に重複することなく達成できる。好適な実施の形態では、電極の端部の一部が重複するだけである。従って、比較的小さなゲート画素の静電容量を達成できる。
【００７３】
図１Ａ、１Ｂおよび１Ｃは、従来の（レジストレーション非許容型）ＴＦＴの設計を示す。図１Ａは、ＴＦＴ（全体を１００と示す。図１Ｂを参照のこと）の第一のパターン形成した金属層（全体を１０２と示す）の上面図で、選択線１０４と、選択線１０４に対し直角に延びる矩形の領域の形をしたゲート電極１０６とを備える。（図１Ａ、１Ｂおよび以下の同様の図では、トランジスタの各種の層をより簡単に区別するために、ゲート電極を含む金属層には陰影を付けている。この陰影は、横断面の存在を意味するものではない。）図１Ｃとの比較からわかるように、図１Ａは、画素電極とその対応する誘電体層（以下を参照のこと）とを除去した上面図を示している。
【００７４】
図１Ｂは、ＴＦＴ１００および関連する構成要素の上面図である。ＴＦＴ１００は、図１Ａの第一のパターン形成した金属層１０２を含む。ＴＦＴ１００は、ソース電極１０８（ソース線１１０に接続する）と、ゲート電極１０６と、ドレイン電極１１２とを含む。ソース電極１０８およびドレイン電極１１２は、どちらも第二のパターン形成した金属層内に形成されている。バイア１１４は、ドレイン電極１１２を画素電極１１６（図１Ｃ）と接続する。このバイアは、図１Ｃの平面の前にあるので、図１Ｃに破線で示されている。真の横断面図では実際には見えていない。ＴＦＴ１００は前述の埋込み型で、ＴＦＴ１００に重なっているが誘電体（絶縁）層１１８によって隔てられている画素電極１１６を有している。図１Ｃおよび以下の相当する横断面図では、説明を簡便にするため、この誘電体層の厚さは、ＴＦＴ１００を構成する各種の層の厚さと比較して大幅に小さくして示している。
【００７５】
図１Ｃに示すように、ＴＦＴ１００はボトムゲート型で、第一の金属層１０２を有し、基板１２０と直接隣接して形成されたゲート電極１０６を含む。ゲート誘電体層１２２は、第一の金属層１０２と重なり、ゲート誘電体層１２２の上に形成されたソース電極１０８とドレイン電極１１２とを含む第二の金属層を有する。ソース電極１０８とドレイン電極１１２との間のギャップは、ＴＦＴ１００のチャネルを形成するドープドシリコンから成る領域１２４（図１Ｂから省略）で埋められている。同等のトップゲート構造はもちろん可能であるが、かかるトップゲート構造では、バイア１１４をゲート電極１０６とその対応する選択線１０４とから確実に絶縁する必要がある。また、例えば同じ面のドレイン電極１１２を単純に延設して画素電極を形成することにより、ＴＦＴ１００を当然変更して非埋込み型とできる。
【００７６】
図１Ａ−１Ｃに示すＴＦＴ１００は、比較的レジストレーション非許容型である。ソース電極１０８とドレイン電極１１２とを含む第二のパターン形成した金属層が、図１Ｂの左右方向の第一のパターン形成した金属層１０２に対して移動すると、ゲートドレイン静電容量に変動が起きる。
【００７７】
図２Ａ−５は、本発明のレジストレーション許容型ＴＦＴの設計のいくつかを示している。図２Ａ−２Ｃは、図１Ａ−１Ｃと同じものを示す図で、それぞれ本発明の第一のレジストレーション許容型ＴＦＴ（全体を２００と示す）を示している。
【００７８】
図２Ａは、レジストレーション許容型ＴＦＴ２００の第一のパターン形成した金属層（全体を２０２と示す）の上面図である。第一のパターン形成した金属層２０２は、選択線２０４と、ゲート電極とを含む。図２Ａに示すゲート電極は、選択線２０４から同じ方向に延設した２つの別々の間隔をおいた矩形のセクション２０６Ａおよび２０６Ｂを有する点で、図１に示すゲート電極１０６とは異なる。選択線２０４の部分２０４'は、セクション２０６Ａと２０６Ｂとの間にあって、事実上ゲート電極のベース部分を形成している。
【００７９】
図２Ｂは、レジストレーション許容型ＴＦＴ２００および関連する構成要素を示す上面図である。ＴＦＴ２００は、図２Ａの第一のパターン形成した金属層２０２を含む。ＴＦＴ２００は、ソース電極２０８（ソース線２１０に接続する）、ゲート電極２０６Ａ，２０６Ｂおよびドレイン電極２１２を含む。ソース電極２０８およびドレイン電極２１２は共に、第二のパターン形成した金属層に形成される。しかしながら、図２Ｂおよび２Ｃからわかるように、ソース電極２０８およびドレイン電極２１２の形は共に、実質的に図１Ｂおよび１Ｃに示す対応する電極の形から変形したものである。ソース電極２０８は、実質的にＬ字型であって、その端部がゲート電極セクション２０６Ａと２０６Ｂとの間に延設され、ソース電極２０８の横端部がゲート電極セクション２０６Ａおよび２０６Ｂの内向きの端部と重複している（すなわち，他のセクションと対向するこれらのセクション２０６Ａおよび２０６Ｂの端部）。ドレイン電極２１２は、本質的にＣ字型であって、Ｃ字型の開口部がソース電極２０８の端部を囲んでいる。ゲート電極セクション２０６Ａおよび２０６Ｂの外向きの端部は、ＴＦＴ２００の第一および第二のゲート電極の端部を形成し、その開口部に隣接するＣ字型ドレイン電極２１２は、ゲート電極セクション２０６Ａおよび２０６Ｂのこれらの外向きの端部と重複して、図２Ｂにそれぞれ２２６Ａおよび２２６Ｂと示されている第一のおよび第二の重複する領域を形成する。
【００８０】
図２Ｃに示すように、ＴＦＴ２００はボトムゲート型で、第一の金属層２０２を有し、基板２２０に直接隣接して形成されたゲート電極２０６Ａ，２０６Ｂを含む。ゲート誘電体層２２２は第一の金属層２０２に重なり、と共に、ゲート誘電体層２２２の上に形成されたソース電極２０８とドレイン電極２１２とを含む第二の金属層を有する。ソース電極２０８とＣ字型ドレイン電極２１２の隣接する部分との間のギャップは、ＴＦＴ２００のチャネルを形成するドープドシリコンから成る領域２２４Ａ，２２４Ｂ（図２Ｂから省略）で埋められている。ＴＦＴ２００は前述のＴＦＴ１００と同じ埋込み型で、バイア２１４（図２Ｂ）と、ＴＦＴ２００と重なる画素電極とを有しているが、バイア２１４および対応する画素電極は共に、説明を簡単にするため図２Ｃから省略している。同等のトップゲート構造はもちろん可能で、例えば、同じ面にドレイン電極２１２を単純に延設して画素電極を形成することにより、ＴＦＴ２００についても当然非埋込み型に変更できる。
【００８１】
上述のＴＦＴ２００の「二重接点ドレイン」設計により、例えば２つのパターン形成した金属層の間のチャネル長方向（すなわち、図２Ｂに示す水平方向）の相対移動の異常といった配置不良に対する許容範囲を設ける。ソースドレイン金属層が移動すると、重複する領域２２６Ａまたは２２６Ｂいずれかの大きさが増加し、従って、この重複する領域に対応するゲート画素の静電容量が増加することになるが、この増加は、もう一方の重複する領域と対応するゲート画素の静電容量とを釣り合うように減少させることにより、補償することができる。好ましくは、ゲート金属層とソースドレイン金属層との重なり（すなわち、図２Ｂの重複する領域２２６Ａ，２２６Ｂの水平幅が、レジストレーション異常において予測される変動、または所望の許容範囲より大きいことである。
【００８２】
ＴＦＴ２００では、チャネル幅方向（すなわち、図２Ｂで縦方向）に沿ったレジストレーション異常に対する許容範囲は、チャネルのいずれかの側のソースおよびドレインコンタクト領域を越える距離ｒに延長するように、ゲート電極部２０６Ａ，２０６Ｂを形成することにより設けられる。この距離ｒは好ましくは、電位移動異常よりも大きくする。従って、ｒの値を選択して、所望のレベルの配置不良に対する許容範囲を設定できる。
【００８３】
ＴＦＴ２００は、１００図１Ａ−１Ｃに示す従来のＴＦＴのものよりも小さいチャネル幅と金属との重複割合を有することができ、従来の設計よりも優れたレジストレーション許容範囲を設定できる。好適な実施の形態では、最小ＴＦＴアスペクト比は、２の値であり、側面アスペクト比はＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）である。
【００８４】
図３Ａ−３Ｃは、第二のレジストレーション許容型ＴＦＴ（全体を３００と示す）を示す図である。これらの図は、それぞれ図２Ａ−２Ｃの図と同じである。図３Ａは、レジストレーション許容型ＴＦＴ３００の第一のパターン形成した金属層（全体を３０２と示す）の上面図である。第一のパターン形成した金属層３０２は、選択線３０４と、実質的にＵ字型のゲート電極３０６とを含み、選択線３０４の隣接するセクション３０４'と共に、矩形の中央開口部３０７を有する中空矩形のゲート電極を形成する。
【００８５】
図３Ｂは、レジストレーション許容型ＴＦＴ３００および関連する構成要素を示す上面図である。ＴＦＴ３００は、図３Ａの第一のパターン形成した金属層３０２を含む。ＴＦＴ３００は、ソース電極３０８（ソース線３１０に接続する）と、ゲート電極３０４'，３０６と、ドレイン電極３１２とを含む。ソース電極３０８およびドレイン電極３１２は共に、第二のパターン形成した金属層に形成されている。しかしながら、図３Ｂおよび３Ｃからわかるように、ソース電極３０８およびドレイン電極３１２の形は、実質的に図１Ｂ，１Ｃ，２Ｂおよび２Ｃに示す対応する電極の形から変形している。ソース電極３０８は実質的にＵ字型で、ソース線３１０の隣接する断面３１０'と共に、ゲート電極３０４'，３０６の外端部とわずかに重複して取り囲む中空矩形である。ドレイン電極３１２は矩形で、その中央部分がゲート電極の中央開口部３０７と重なるが、その周辺部分は中央開口部３０７を形成するゲート電極の内端部を外側に向かって延長する。従って、ゲート電極のこれらの内端部は、ＴＦＴ３００のゲート電極の端部を構成し、ドレイン電極３１２とゲート電極の内部との間の重複する領域は、ＴＦＴの重複する領域を構成する。明らかなように、前述のＴＦＴ２００とは異なり、ＴＦＴ３００、４つのゲート電極の端部（矩形の開口部３０７の４つの辺に沿った端部）と、同様に４つの重複する領域とを有すると考えられる。
【００８６】
図３Ｃに示すように、ＴＦＴ３００はボトムゲート型で、第一の金属層３０２を有し、基板３２０に直接隣接して形成されたゲート電極３０４'，３０６を含む。ゲート誘電体層３２２は第一の金属層３０２と重なり、ソース電極３０８と、ゲート誘電体層３２２の上に形成されたドレイン電極３１２とを含む第二の金属層を有する。ソース電極３０８とドレイン電極３１２との間の「環状」ギャップは、ＴＦＴ３００のチャネルを形成するドープドシリコンから成る領域３２４（図３Ｂから省略）で埋められている。ＴＦＴ３００は前述のＴＦＴ１００および２００と同じ埋込み型で、バイア３１４（図３Ｂ）と、ＴＦＴ３００と重なる画素電極を有しているが、バイア３１４および対応する画素電極は共に、説明を簡単にするため図３Ｃから省略している。同等のトップゲート構造はもちろん可能で、ＴＦＴ３００は、例えば、ドレイン電極と同じ面にある画素電極に対しある種のブリッジ構造でドレイン電極３１２接続することにより、非埋込み型にも変更できる。
【００８７】
ＴＦＴ３００のレジストレーション許容範囲の根拠は、前に説明したＴＦＴ２００のレジストレーション許容範囲に関する根拠から、トランジスタ設計の当業者に容易に理解できるであろうと考えられる。ＴＦＴ３００は、互いに垂直に延設された２組の重複する領域（開口部３０７の２組の垂直な端部に沿う）を備えているので、これらの２組の重複する領域により、図３Ｂの平面のいずれかの軸に沿ったレジストレーション異常に対しＴＦＴ３００が許容するようになることに留意されたい。
【００８８】
図４Ａ−４Ｃは、第三のレジストレーション許容型ＴＦＴ（全体を４００と示す）を示す図である。これらの図は、それぞれ図３Ａ−３Ｃの図と同じものである。ＴＦＴ４００は、本質的に前述のＴＦＴ３００をわずかに変更したもので、ＴＦＴ４００はＴＦＴ３００の矩形というよりもむしろ変形多角形のソース電極と、ドレイン電極と、ゲート電極とを用いている。図４Ａは、レジストレーション許容型ＴＦＴ４００の第一のパターン形成した金属層（全体を４０２と示す）の上面図である。第一のパターン形成した金属層４０２は、選択線４０４と、ゲート電極４０６とを含み、ゲート電極は選択線４０４の隣接するセクション４０４'と共に、中央開口部４０７を有する中空変形多角形のゲート電極を形成している。電極の内周および外周の正確な形は、もちろん実施の形態と変えることができる。例えば、円形、正方形、楕円形、多角形等の形にできる。
【００８９】
図４Ｂは、レジストレーション許容型ＴＦＴ４００および関連する構成要素を示す上面図である。ＴＦＴ４００は、図４Ａの第一のパターン形成した金属層４０２を含む。ＴＦＴ４００は、ソース電極４０８（ソース線４１０に接続する）と、ゲート電極４０４'，４０６と、ドレイン電極４１２とを含む。ソース電極４０８およびドレイン電極４１２は共に、第二のパターン形成した金属層に形成される。図４Ｂおよび４Ｃから明らかなように、ソース電極４０８およびドレイン電極４１２の形は共に、図３Ｂおよび３Ｃに示す対応する電極の形から変形したものである。ソース電極４０８は、ソース線４１０の隣接する断面４１０と共に、ゲート電極４０４'，４０６の外端部とわずかに重複して取り囲む中空変形多角形の形をしている。ドレイン電極４１２はまた、変形多角形をしており、その中央部分がゲート電極の中央開口部４０７と重なるが、その周辺部分は中央開口部４０７を形成するゲート電極の内端部を外側に向かって延長している。従って、ゲート電極のこれらの内端部は、ＴＦＴ４００のゲート電極の端部を構成し、ドレイン電極４１２とゲート電極の内部との間の重複する領域は、ＴＦＴの重複する領域を構成している。ＴＦＴ４００は、複数のゲート電極の端部（多角形の開口部４０７の辺に沿った端部）と、同様に、複数の重複する領域とを有すると考えられる。
【００９０】
図４Ｃに示すように、ＴＦＴ４００はボトムゲート型で、第一の金属層４０２を有し、基板４２０に直接隣接して形成されたゲート電極４０４'，４０６を含む。ゲート誘電体層４２２は、第二の金属層と共に第一の金属層４０２に重なり、ソース電極４０８と、ゲート誘電体層４２２の上に形成されたドレイン電極４１２とを含む。ソース電極４０８とドレイン電極４１２との間の「環状」ギャップは、ＴＦＴ４００のチャネルを形成するドープドシリコンの領域４２４（図４Ｂから省略）で埋められている。ＴＦＴ４００は前述のＴＦＴ１００，２００および３００と同じ埋込み型で、バイア４１４（図４Ｂ）と、ＴＦＴ４００に重なる画素電極とを有するが、バイア４１４および対応する画素電極は、説明を簡単にするため図４Ｃから省略している。同等のトップゲート構造はもちろん可能で、前述のＴＦＴ３００と同じ非埋込み型にも当然変更することができる。
【００９１】
ＴＦＴ４００のレジストレーション許容範囲の根拠は、前に説明したＴＦＴ２００および３００のレジストレーション許容範囲の根拠から、トランジスタ設計の当業者にとって容易に理解できるであろうと考えられる。また、ＴＦＴ４００は複数の重複する領域を備えているので、図４Ｂの平面上のいずれかの軸に沿ったレジストレーション異常に対し許容型となることを理解されたい。
【００９２】
ＴＦＴ３００および４００では、ドレイン電極が、少なくとも該当する端部の全長に沿った距離ｒの分ゲート電極の内端部と重複することが望ましい。ｒは、任意の所定のプロセスに対するレジストレーション異常の許容範囲である。好ましくは、ゲート電極の端部の任意の点とドレイン電極の端部の任意の点との間の最短距離は、ｒと等しいかこれより大きい。
【００９３】
図５は、図４Ｂのものとおおよそ同じである、本発明の第四のレジストレーション許容型ＴＦＴ（全体を５００と示す）の上面図である。このＴＦＴは、前述のＴＦＴ４０と同じであるが、蓄積キャパシタを備えている。
【００９４】
図５に示すように、ＴＦＴ５００は、ゲート電極５０６と、ソース電極５０８と、ドレイン電極５１２とを含む。ゲート電極５０６は、第一のパターン形成した金属層に形成され、ソース電極５０８およびドレイン電極５１２は共に、第二のパターン形成した金属層に形成される。ゲート電極５０６およびドレイン電極５１２は、それぞれ前述のＴＦＴ４００の対応する電極４０６および４１２と形が同じである。しかしながら、ＴＦＴ５００を変更して、ゲート電極５０６を含む第一のパターン形成した金属層に形成されるキャパシタ電極５２６およびキャパシタ電極線５２８を含むことができる。キャパシタ電極５２６はドレイン電極５１２の下部にあり、ゲート電極５１２の破線部５３０は、キャパシタ電極５２６をキャパシタ電極線５２８に接続するキャパシタ電極延長線５２８'を含んでいる。非線形表示装置を駆動するＴＦＴにキャパシタに含める根拠は、前述の同時継続出願第０９／５６５，４１３号明細書、出願公開第２００２／０１０６８４７号明細書および２００２／００６０３２１号明細書に記載されている。キャパシタ電極線５２８は、典型的には接地する。
【００９５】
ゲート電極５１２の破線部５３０により、ゲート画素の静電容量のレジストレーション許容範囲が減少するが、それでも従来のＴＦＴ設計に比較して、優れた許容範囲を設定できる。好ましくは、破線部５３０の大きさは、ゲート電極５１２の大きさに比べて比較的小さなものである。
【００９６】
（最小限のフォトリソグラフィ工程と印刷とにより製造されたダイオードマトリックス表示装置アレイ）
図６Ａ−６Ｃおよび７Ａ−７Ｂは、本発明のプロセスにより製造されたダイオードアレイを示している。これらのダイオードアレイは、低コストで高いスループットの製造プロセスにより製造して、領域が広いダイオードマトリックスベースの表示装置を構成することができる。いくつかの実施の形態では、ダイオードアレイは、わずかに１つまたは２つのリソグラフィ工程を用いて製造することができる。このプロセスは、ガラス、ポリイミド、金属ホイルおよび他の基板材料と互換性がある。バッチまたはロールツーロールプロセスを用いることができる。このアレイには、各種の表示媒体を用いることができる。
【００９７】
図６Ａおよび６Ｂは、表示装置をアドレッシングするダイオードマトリックスバックプレーンアレイに用いられる１つのダイオード（全体を６００と示す）の、図６Ｃに示すｘ軸およびｙ軸それぞれに沿った横断面図を示す。ダイオード６００は、ｎ／ｉ／ｎ構造を有する。従って、各ダイオード６００は、背面で対になったダイオード、すなわち、１つのｎ／ｉと１つのｉ／ｎとのダイオードを含み、この対で真性層を共有する。基板６０２上に形成されるダイオード６００は、パターン形成した金属１層６０４とパターン形成した金属２層６０６とで形成される金属コンタクトと、第一のパターン形成したｎドープアモルファスシリコン（ｎ＋ａ−Ｓｉ）層６０８と第二のパターン形成したｎ＋ａ−Ｓｉ層６１０とにより形成されたｎ型層と、好ましくはパターン形成しない、真性、すなわち、アンドープドａ−Ｓｉ層６１２とを含む。
【００９８】
図６Ｃは、パターン形成した金属１層６０４およびパターン形成した金属２層６０６を示す上面図であるが、４つの個別のダイオード６００を含む領域を示している。パターン形成した金属２層６０６は、画素電極６１４を含む。
【００９９】
好適なプロセスでは、ダイオード６００のアレイはまず、金属１層６０４を成膜して、次に金属１層６０４の上にｎ＋ａ−Ｓｉ層６０８を成膜する。これらの層は基板６０２の全表面を覆う連続層として成膜する。金属層６０４およびｎ＋ａ−Ｓｉ層６０８を次に、フォトリソグラフィによりパターン形成して、パターン形成した金属１層６０４およびパターン形成した第一のｎ＋ａ−Ｓｉ層６０８を形成する。好ましくは、図６Ｃに示す金属１層の介在部よりもダイオード６００の金属ライン幅を狭くして、ダイオード６００の静電容量と、容量結合に起因する画素電極６１４の電圧低下とを低減する。
【０１００】
この第一のパターンを形成する工程の後、真性ａ−Ｓｉ層６１２を成膜し、続いてｎ＋ａ−Ｓｉ層６１０を成膜し、金属２層６０６を成膜する。また、いずれの層も、装置の全表面を覆う連続層として成膜する。次に、第二のフォトリソグラフィ工程を行って、２つの成膜層をパターン形成して、第二のパターン形成したｎ＋ａ−Ｓｉ層６１０とパターン形成した金属２層６０６とを形成する。
【０１０１】
あるいは、第一のパターンを形成する工程と、これに続いてｎ＋ａ−Ｓｉ層６１０を成膜した後、すでにパターン形成した印刷、例えば、スクリーン印刷により、金属２層６０６を形成することができる。次に、パターン形成した金属２層６０６をドライエッチングマスクとして用い、ｎ＋ａ−Ｓｉ層をパターン形成して、第二のパターン形成したｎ＋ａ−Ｓｉ層６１０を形成する。従って、１つまたは２つのフォトリソグラフィ工程のいずれかにより、ダイオード６００を製造することができる。
【０１０２】
２つのフォトリソグラフィ工程を用いることにより、印刷工程と組み合わせた１つのフォトリソグラフィ工程を用いるよりもより高い解像度加工寸法が設定できる。従って、前者のアプローチにより、解像度がより高い表示装置用のより小さなダイオードを提供でき、後者のアプローチにより、相対的にコストがより低く、解像度がより低い表示装置を提供できる。いずれかのアプローチにより、２つのパターン形成工程の間のアラインメントを比較的容易に行うことができる。
【０１０３】
図７Ａは、表示装置をアドレッシングするダイオードマトリックスバックプレーンアレイに用いられる１つの第二のダイオード（全体を７００と示す）の、図７Ｂの７Ａ−７Ａ線に沿った横断面図である。ダイオード７００は、ｉ／ｎ／ｉ構造を有する。従って、各ダイオード７００は、背面で対になったダイオード、すなわち、１つのｉ／ｎと１つのｎ／ｉとのダイオードで、この対でｎ型層を共有している。基板７０２上に形成されたダイオード７００は、１つのパターン形成した金属層７０４の２つの間隔をおいた領域７０４Ａ，７０４Ｂから形成される金属コンタクトと、背面ダイオードの２つの真性ａ−Ｓｉ部分を形成している、パターン形成した真性ａ−Ｓｉ層７０６の２つの間隔をおいた領域７０６Ａ，７０６Ｂと、パターン形成したｎ＋ａ−Ｓｉ層７０８とを含む。
【０１０４】
図７Ｂは、パターン形成した金属層７０４およびパターン形成したｎ＋ａ−Ｓｉ層７０８を示す上面図であるが、４つの個別のダイオード７００を含む領域を示している。パターン形成した金属層７０４は、画素電極７１４を含む。
【０１０５】
好適なプロセスでは、ダイオード７００のアレイはまず、基板７０２上に連続するｎ＋ａ−Ｓｉ層を成膜し、次にこのｎ＋ａ−Ｓｉ層をパターン形成して、パターン形成したｎ＋ａ−Ｓｉ層７０８を形成する。好ましくは、このパターン形成したｎ＋ａ−Ｓｉ層７０８のライン幅を最小化して背面ダイオードの領域を最小化することにより、ダイオード７００の静電容量を低減する。
【０１０６】
この第一のパターン形成工程の後、真性ａ−Ｓｉ層７０６および金属層７０４を連続する形で成膜する。次に、第二のフォトリソグラフィ工程を行って、パターン形成した真性ａ−Ｓｉ領域７０６Ａ，７０６Ｂと、パターン形成した金属領域７０４Ａ，７０４Ｂとを形成する。半導体装置技術の当業者にとって周知のように、真性ａ−Ｓｉと接触するオーム金属の材料を選択する際に注意を払う必要がある。
【０１０７】
あるいは、真性ａ−Ｓｉ層７０６を形成した後、すでにパターン形成した印刷により、パターン形成した金属領域７０４Ａ，７０４Ｂを形成することができる。次に、パターン形成した金属領域７０４Ａ，７０４Ｂをドライエッチングマスクとして用いて、真性ａ−Ｓｉ層７０６をパターン形成して、真性ａ−Ｓｉ領域７０６Ａ，７０６Ｂを形成することができる。従って、ダイオード７００を、１つまたは２つのフォトリソグラフィ工程のいずれかにより形成することができる。
【０１０８】
前述のように、ダイオード６００については、ダイオード７００の製造において、２つのフォトリソグラフィ工程を用いることにより、印刷工程を組み合わせた１つのフォトリソグラフィ工程よりも高い解像度加工寸法を設定することができる。従って、前者のアプローチにより、解像度がより高い表示装置用のより小さなダイオードを提供でき、後者のアプローチにより、相対的にコストがより低く、解像度がより低い表示装置を提供できる。いずれかのアプローチにより、２つのパターン形成工程の間のアラインメントを比較的容易に行うことができる。
【０１０９】
図８Ａおよび８Ｂは、それぞれ図６Ａ−６Ｃおよび７Ａ−７Ｂに示す背面ダイオードの構造を示す概略ブロック図である。図８Ａは、金属接点を有するｎ／ｉ／ｎ背面ダイオードの線形構成を示す。図８Ｂは、ｉ／ｎ／ｉ背面ダイオードのＵ字型構成を示す。
【０１１０】
図６−８を参照した前述のプロセスを変更して、電気光学表示装置や、他の応用例に用いられるショットキーダイオードを形成することができる。２つのｎ＋ａ−Ｓｉ層６０８および６１０図６Ａ−６Ｃに示すダイオードから省略しているが、得られる構造により、縦型ショットキーダイオードを形成する。図６Ａ−６Ｃを参照してすでに述べたように、領域が小さなダイオードおよび高解像度表示装置用の２つのリソグラフィ工程、または領域が広いダイオードおよび低解像度表示装置用の１つのリソグラフィ工程および１つのスクリーン印刷工程のいずれかを用いて、ショットキーダイオードアレイを製造することができる。いずれの場合にも、２つのパターン形成工程の間のアラインメントを容易に行うことができる。
【０１１１】
ある封止電気泳動材料等の電気光学材料の中には、１つの背面ショットキーダイオードの構造から供給できるものよりも大きい駆動電圧を必要とするものがある。しかしながら、かかる材料は、２つの接続した背面ダイオードを有する構造により駆動できる。かかる背面ダイオードの構造は、ｎ＋ａ−Ｓｉ層７０８を金属（又は他の導電性の）層と置き換えることにより、図７Ａおよび７Ｂに示す構造を変更して形成することができる。また、領域が小さなダイオードと高解像度の表示装置用の２つのフォトリソグラフィ工程、または領域が広いダイオード徒弟解像度の表示装置用の１つのフォトリソグラフィ工程および１つのスクリーン印刷工程のいずれかにより、ダイオードマトリックスアレイを形成できる。いずれの場合でも、２つのパターン形成工程の間のアラインメントを容易に行うことができる。従って、本発明により、表示装置を駆動する領域が広いダイオードマトリックスのショットキーダイオードの低コストで、高スループットの製造プロセスを提供することができる。これは、ガラス、ポリイミドまたは金属ホイル基板と互換性がある。ダイオード構造は、バッチまたはロールツーロール製造プロセスのいずれかにより製造することができる。従って、製造したダイオードマトリックスのショットキーダイオードのｍ／ｉ／ｍアレイを、ダイオード−マトリックス表示装置の全ての種類に用いることができる。
【０１１２】
（ソース線結合を低減したバックプレーンの設計）
（Ａ：スクリーンソース線バックプレーン）
すでに述べたように、別の側面では、本発明により、ソース線結合を低減したバックプレーンの設計を提供する。すなわち、画素電極に対するソース線の結合を低減する。これらのバックプレーンには主に２つの種類があり、すなわち、スクリーンソース線バックプレーンおよび平衡線バックプレーンで、これらの２つの種類について、以下に別々に説明するが、所望の場合には、１つのバックプレーンに、本発明のこれらの側面を共に利用することもできる。まず比較のために、図９Ａおよび９Ｂを参照して、反射型電気光学表示装置に用いられる従来技術のバックプレーンについて説明する。
【０１１３】
図９Ａは、反射型電気光学表示装置に用いられるバックプレーンの１つのＴＦＴ（全体を９００と示す）を備える、１つの典型的なＴＦＴ画素単位（実際には、１つの画素単位大部分と、隣接する画素単位の一部である）を示す上面図である。図９Ａの９Ｂ−９Ｂ線に沿った横断面図である。図９Ｂからわかるように、ＴＦＴ９００は埋込み型で、対応する誘電体層９０４を有する画素電極９０２の下部に埋め込まれた構成要素を含む。ＴＦＴ９００はトップゲート構造で、基板９１０上に形成した第一のパターン形成した導電層を有し、ソース線９０６と、ソース線９０６から延設したソース電極９０８と、ドレイン電極９１２とを含む。バイア９１４は、ドレイン電極９１２を画素電極９０２に接続し、誘電体層９０４を貫通している。
【０１１４】
ＴＦＴ９００はさらに第二のパターン形成した導電層を含み、この導電層は、選択線９１６と、選択線９１６から延設したゲート電極９１と、キャパシタ線９２０と、キャパシタ線９２０を横切るキャパシタ電極９２２とを含む。すでに述べたように、キャパシタ線９２０およびキャパシタ電極９２２は、図５に示すＴＦＴ５００のキャパシタ線５２８およびキャパシタ電極５２６のように、ＴＦＴ９００で本質的に同じ機能を行う。
【０１１５】
ＴＦＴ９００はさらに、ゲート誘電体層９２４（図９Ｂを参照のこと）と、ＴＦＴ９００のチャネルを形成する、ソース電極９０８とドレイン電極９１２との間に成膜した半導体領域９２６とを備える。しかしながら、ＴＦＴ９００はまた、選択線９１６とソース線９０６とが重複する部分の間に成膜した金属間ブリッジ誘電体部９２８と、キャパシタ線９２０とソース線９０６とが重複する部分の間に成膜した別の金属間ブリッジ誘電体部９３０とを備える。これらのブリッジ誘電体部は、ソース線、キャパシタ線および選択線が重複する部分の間の縦の間隔（図９Ｂに示す）を増加して、これらの線の間の容量結合を低減するので、任意のものであるが備えられることが望ましい。
【０１１６】
図１０は、図９Ａのものと同様の、図９Ａおよび９Ｂを参照してすでに述べたＴＦＴ９００によく似ている、バックプレーンの１つのＴＦＴ（全体を１０００と示す）を備える１つのＴＦＴ画素単位を示す上面図である。これは、本発明によるスクリーンソース線を有している。ＴＦＴ１０００の構成要素の大多数が対応するＴＦＴ９００の構成要素と同じなので、同じ参照番号を付し、さらに説明しない。しかしながら、ＴＦＴ１０００のキャパシタ線１０２０は、その上に導電部またはスクリーン電極１０３２を形成することにより変更する。幅がソース線９０６の幅よりわずかに広く、画素電極９０２で覆われるソース線９０６の部分の約８０％と重なっている。ＴＦＴ１０００はまた、ＴＦＴ９００の対応するブリッジ誘電体部９３０（図９Ａ）よりも実質的に大きいブリッジ誘電体部１０３０を備える。ブリッジ誘電体部１０３０は、スクリーン電極１０３２とソース線９０６との間の重複する領域をすべて覆っている。スクリーン電極１０３２が存在することで、ソース線９０６と画素電極９０２との間の容量結合を大幅に低減する。
【０１１７】
本発明のスクリーンソース線バックプレーンの好適な実施の形態では、スクリーン電極は、画素電極下部のソース線の大部分を覆っている（典型的には少なくとも３０％、望ましくは少なくとも８０％、好ましくは少なくとも９０％）。従って、ソース線はほとんどか、あるいはまったく画素電極と電気的に接続していない。この設計を用いて、ソース線と画素電極との間の静電容量を低減したり、ほとんど除去したりする。
【０１１８】
覆うべき、あるいは覆うのが望ましいソース線の部分は、ソース線の容量結合に起因する画素電圧シフトに対する許容範囲により、左右される。例えば、容量結合による電圧シフトが、画素電極に対して１００ｍＶの電圧シフトを発生し、かかる電圧シフトを２０ｍＶの値未満にして、光のアーティファクトの誘発を回避する場合には、画素電極下部のソース線部分の８０％を覆うことにより、アーティファクトを避ける。かかる覆いにより、容量結合をその元々の値の約２０％に減少して、容量電圧シフトを約８０％、約２０ｍＶに減少する。電圧シフトに対する許容範囲が２０ｍＶではなく５０ｍＶであれば、ソース線の約半分をスクリーン電極で覆う必要がある。
【０１１９】
本発明のスクリーンソース線バックプレーンの中には、ソース線の静電容量を増加させるものもある。スクリーン電極が存在することにより、画素電極の静電容量に対しソース線を除去できたり、大幅に減らしたりすることができるが、これは、蓄積キャパシタ電極の静電容量に対しソース線を増加することになる。後者の増加が発生するのは、ソース線とスクリーン電極との間の誘電体が、画素電極とソース線との間の誘電体より細いからで、従って、表示装置がスキャンするのにより電力が必要になってしまう。
【０１２０】
（Ｂ：平衡線バックプレーン）
すでに示したように、本発明の一側面は、ソース線／画素電極結合による電圧シフトを低減する平衡線を含むバックプレーンに関する。反射型表示装置に用いられるのに好適な平衡線バックプレーンについて、図１１−１３を参照して説明し、透過型表示装置に用いられるのに好適な平衡線バックプレーンについて、図１５を参照して説明する。
【０１２１】
図１１は図９Ａのものと同様の、図９Ａおよび９Ｂを参照してすでに述べたＴＦＴ９００に非常に似ている、本発明による平衡線を有するバックプレーンの１つのＴＦＴ（全体を１１００と示す）を備える１つのＴＦＴ画素単位を示す上面図である。ＴＦＴ１１００の大抵の構成要素がＴＦＴ９００の対応する構成要素と同じなので、同じ参照番号を付し、さらに説明しない。しかしながら、ＴＦＴ１１００は、ソース線９０６と平行に配置された平衡線１１３４と、それぞれ図９Ａに示す誘電体部９２８および９３０におおよそ同じであるが、平衡線１１３４が選択線９０６およびキャパシタ線９２０それぞれと重複する部分の間に配置される、金属間ブリッジ誘電体部１１３６および１１３８とを備える。
【０１２２】
本発明の好適な平衡線バックプレーンでは、平衡線は、バックプレーンの各ソース線と平行になっている。従って、各ソース線に対し、その電圧を選択してソース線電圧の機能とする平衡線が存在する。
【０１２３】
図１１に示すものを含む好適な平衡線バックプレーンでは、ソース線の上に全画素が配置される画素電極とソース線との間の静電容量は、平衡線と同じ画素電極との間の静電容量により、逆に整合する（すなわち、ネゲートする）。この整合は、例えば、ソース線と同じ形の平衡線を用いることにより、達成できる。あるいは、図１１に示すように、平衡線を、画素トランジスタのソース電極を形成する任意の突起を含む、ソース線のミラー画像とできる。
【０１２４】
ソース線および平衡線上の電圧シフトに起因する、画素電極上の電圧シフトである△Ｖｐａｒは、次のように表すことができる。
【０１２５】
【化１】
2005524110.tif 000004
【０１２６】
△Ｖｓｏｕｒｃｅはソース線上の電圧シフトで、△Ｖｂａｌは平衡線上の電圧シフトで、Ｃｔｏｔａｌは画素電極に対する全静電容量である。上面に対する画素静電容量と、蓄積静電容量と、例えばソース線および平衡線等のバックプレーン上の他の導体に対する全寄生静電容量を含む。下部ソースと平衡線との間の静電容量が同じならば、計算式（１）は次のように表される。
【０１２７】
【化２】
2005524110.tif 000005
【０１２８】
図１２は、図１１のバックプレーンに用いられるソース線電圧（実線）および平衡線電圧（破線）の一組を示すグラフである。画素電極に対する寄生電圧シフトは、全ソース線電圧シフトの分平衡線電圧をシフトすることにより除去できるが、反対方向ではない。例えば、平衡線を、図１２に示すソース線に対する逆電圧で駆動できる。
【０１２９】
電気光学表示装置を駆動する電力要件は、次のような項を含む。
【０１３０】
【化３】
2005524110.tif 000006
【０１３１】
Ｐｓｏｕｒｃｅはソース線を切り替えるのに必要な電力で、Ｐｓｅｌｅｃｔは選択線を切り替える電力で、Ｐｒｅｓｉｓｔｉｖｅは電気光学層を通る電流の流れによる電力で、Ｐｄｒｉｖｅｒはソース線および選択線を充放電するのに必要な電力とは別の、ドライバに吸収される電力である。
【０１３２】
例えば、液晶や電気泳動媒体等の高抵抗電気光学媒体を用いる表示装置では、電力要件の主要な項の大抵がソース線電力であるのは、ソース線が選択線より頻繁に切り替えられるからである。平衡線を組み込むことにより、電力の計算式に追加の項を導入する。計算式（３）は次の通りである。
【０１３３】
【化４】
2005524110.tif 000007
【０１３４】
Ｐｂａｌは平衡線が消費する電力である。例えば抵抗線損失等の追加の貢献については明確に示していない。前述の方法として、ＰｓｏｕｒｃｅおよびＰｂａｌは同じであるので、電力要件は次のように与えられる。
【０１３５】
【化５】
2005524110.tif 000008
【０１３６】
これは、平衡線が存在しない場合の電力要件の約２倍である。
【０１３７】
図１３は、図１１のものと同様の、本発明の第二の平衡線バックプレーンの画素単位を示す上面図である。図１１のバックプレーンと比較して、電力使用量が大幅に減少している。図１３のバックプレーンは、重なる画素電極に対する静電容量がソース線対画素電極の静電容量よりも大きい静電容量を有する平衡線を含む。
【０１３８】
図１３は、図１１に示す平衡線１１３４より広い平衡線１３３４を含むＴＦＴ（全体を１３００と示す）の上面図である。ＴＦＴ１３００はまた、平衡線１３３４の広くなった重複する領域を選択線９１６とキャパシタ線９２０とで覆った、サイズを大きくしたブリッジ誘電体部を含む。平衡線１３３４は、重なる画素電極に対し平衡線１１３４の約４倍の静電容量を有する。
【０１３９】
関係式は次の通りである。
【０１４０】
【化６】
2005524110.tif 000009
【０１４１】
計算式（１）は、次のように書き換えられる。
【０１４２】
【化７】
2005524110.tif 000010
【０１４３】
この計算式（７）からわかることは、ソース線９０６の電圧シフト毎に、平衡線電圧が反対方向に、その４分の１シフトすれば、画素電極９０２が電圧シフトを受けないことである。電圧シフト△Ｖの容量エネルギーは、次の式から与えられる。
【０１４４】
【化８】
2005524110.tif 000011
【０１４５】
Ｃは静電容量である。
【０１４６】
ＣｂａｌがＣｓｏｕｒｃｅに等しい場合、平衡線のスイッチングに消費される電力は、（図１１に示すように）ＣｂａｌがＣｓｏｕｒｃｅの４倍である場合（図１３）の電力消費の４倍になる。平衡線の静電容量が後者の４倍だと、電圧シフトの２乗は、１６分の１になるので、平衡線での電力消費は、４分の１に減少する。図１３の表示装置による全電力消費はおよそ次のようになる。
【０１４７】
【化９】
2005524110.tif 000012
【０１４８】
Ｃｂａｌ＝Ｃｓｏｕｒｃｅの図１１の場合に比べ大きく改良されている。
【０１４９】
これらの結論から、Ｃｓｏｕｒｃｅに対するＣｂａｌの任意の割合について一般化することができる。一般に、Ｃｂａｌ＝Ｃｓｏｕｒｃｅならば、好ましくは、平衡線電圧は、次のようにソース電圧に追従する。
【０１５０】
【化１０】
2005524110.tif 000013
【０１５１】
ｋは定数である。平衡線の電力は次のようになる。
【０１５２】
【化１１】
2005524110.tif 000014
【０１５３】
表示装置の全消費電力は次のようになる。
【０１５４】
【化１２】
2005524110.tif 000015
【０１５５】
大きいｒについては、平衡線が存在しない場合の消費電力に非常に近いものとすることができる。
【０１５６】
本発明の平衡線バックプレーンの動作は上記の方法に限定されない。平衡線の電圧は、ソース線電圧の分数（１／ｒ）計算式（１０）で示されるようなものになる。ソース線に対し利用可能な電圧をマッピングする、平衡線に対する１組の電圧を選択する。次に、平衡線電圧を、利用可能なソース線電圧と１組の平衡線電圧との間のマッピングに従って設定する。
【０１５７】
例えば、利用可能なソース線電圧が０，０．５Ｖ，１０Ｖ，１．５Ｖ，．．．．，９．５Ｖ，１０．０Ｖならば、ｒについて４の値、０Ｖ〜２．５Ｖの間の１組の電圧、例えば、０Ｖ，−０．５Ｖ，−１．０Ｖ，−１．５Ｖ，．．．．．，−２．０Ｖ，−２．５Ｖ等を選択することができる。有利な方法は、平衡線電圧をソース線電圧の４分の１に最も近い負の電圧に設定する。従って、Ｖｓｏｕｒｃｅ＋４＊Ｖｂａｌの合計の絶対値が１ボルトを越えることはない。
【０１５８】
計算式（７）からわかることは、画素に対する最大絶対寄生電圧シフト次のようになることである。
【０１５９】
【化１３】
2005524110.tif 000016
【０１６０】
平衡線が存在しないと、最大寄生電圧シフトは次のようになる。
【０１６１】
【化１４】
2005524110.tif 000017
【０１６２】
この方法で平衡線を用いることにより、ソース線平衡線結合からの最大寄生電圧を１０分の１に減少し、消費電力が適度なコストになる。
【０１６３】
この方法は、多数の方法と、平衡線画素静電容量に対するソース線画素静電容量について多数の割合とに一般化できる。表示装置の全電力要件とソース線結合に起因する画素に対する最大寄生電圧シフトの減少との間にはトレードオフが存在する。
【０１６４】
透過型表示装置に適用される本発明の平衡線バックプレーンを説明する前に、かかる透過型表示装置に用いられる従来のバックプレーンについてまず、図１４を参照して比較により説明する。
【０１６５】
図１４は、図９Ａのものと同様の、透過型表示装置の、画素電極１４０２を含む１つの典型的なＴＦＴ画素単位を示す上面図である。ＴＦＴ（全体を１４００と示す）はボトムゲート構造で、第二のパターン形成した導電層を含み、この導電層は、ソース線１４０６と、ソース線１４０６から延設するソース電極１４０８と、画素電極１４０２の下部に配置されるドレイン電極（図示せず）とを備える。
【０１６６】
ＴＦＴ１４００はさらに第一のパターン形成した導電層を含み、この導電層は、選択線１４１６と、選択線１４１６から延設するゲート電極１４１８と、キャパシタ線１４２０と、キャパシタ線１４２０から延設するキャパシタ電極１４２２とを含む。ＴＦＴ１４００はさらに、選択線１４１６とソース線１４０６とが重複する部分の間に配置される金属間ブリッジ誘電体部１４２８と、キャパシタ線１４２０とソース線１４０６とが重複する部分の間に配置される別の金属間ブリッジ誘電体部１４３０とを含む。
【０１６７】
図１４について留意することは、ソース線１４０６および画素電極１４０２が同じ面（図１４の平面）に存在するので、ＴＦＴ１４００の容量結合はソース線と重なる画素電極との間に存在しないが、同じ面のソース線と画素電極との間に横方向に存在する。言い換えれば、図９では、ソース線／画素電極結合に作用する線の力は、図９の平面に対し「縦に」に垂直に作用し、一方図１４では、ソース線／画素電極結合に作用する線の力は図１４の平面に対し「水平に」作用する。
【０１６８】
図１５は、図１４のものと同様の、バックプレーンの１つのＴＦＴ（全体を１５００と示す）を備える１つのＴＦＴ画素単位を示す上面図である。これは、図１４を参照してすでに述べたＴＦＴ１４００に非常に似ているが、本発明による平衡線を有している。ＴＦＴ１５００の構成要素の大多数がＴＦＴ１４００の対応する構成要素と同じなので、同じ参照番号を付し、さらに説明しない。しかしながら、ＴＦＴ１５００は、ソース線１４０６と平行に配置されている平衡線１５３４と、それぞれ図１４に示す誘電体部１４２８および１４３０におおよそ同じ、金属間ブリッジ誘電体部１５３６および５３８とを含み、金属間ブリッジ誘電体部は平衡線１５３４が選択線１４０６およびキャパシタ線１４２０とそれぞれ重複する部分の間に配置されている。
【０１６９】
図１５に示す透過型表示装置では、ソース線１４０６が画素電極１４０２と同じ面にある。画素電極１４０２の各行に隣接して追加された平衡線１５３４は、同じ面に存在する。画素電極１４０２の各行に隣接しているソース線１４０６および平衡線１５３４は共に、その行の画素電極の静電容量を有している。すでに述べた方法を用いることにより、平衡線１５３４に電圧を印加して、平衡線がない従来技術のバックプレーンと比較して、隣接するソース線に対するこれらの画素電極の容量結合による、画素電極１４０２に対する最大電圧シフトを減少することができる。
【０１７０】
（平衡線バックプレーン用ドライバ）
本発明の平衡線バックプレーンに用いられる平衡線は実際には、ソース線が行うようにドライバにより駆動する必要がある。ここに記載の平衡線を備えることにより、表示装置のアクティブ領域に供給するソースドライバ出力の数を２倍にできる。ソースドライバ出力の数を倍にすることは、ソースドライバのコストを大幅に増加することを意味する。
【０１７１】
しかしながら、実際には、平衡線とソース線とを駆動するドライバを設計するコストの増分を大きくする必要はない。例えば、ソース線に印加する電圧と対応する平衡線に印加する電圧との間の対応関係を利用することができる。典型的には、正の電圧をソース線に印加し（上面電圧はゼロであるとみなす）、負の電圧を対応する平衡線に印加する必要がある。この逆の場合も同様である。
【０１７２】
例えば、一方は正の電圧を、他方は負の電圧を印加する２つのデジタル・アナログ変換器（ＤＡＣ）から特定のソース線に対する出力を選択する。正のＤＡＣを用いてソース線を駆動し、次に負のＤＡＣを用いて平衡線を駆動する。この逆の場合も同様である。このように、１組のＤＡＣ（平衡線がない従来技術の表示装置に好適なものであることが多い）を用いて、ソース線とその対応する平衡線とを共に駆動できる。平衡線をバックプレーンに追加する余分なコストは、ソース線および平衡線に対する２つのＤＡＣそれぞれからの対応する回路配線と、平衡線の出力パッドとに限定されたものである。ドライバの大きさはパッドに限定されず、高電圧ドライバにしばしば当てはまるように、追加の出力パッドがドライバコストを大幅に引き上げることはない。
【０１７３】
図１６−２０は、本発明の好適な平衡線用ドライバ（すなわち、ソース線および平衡線を共に駆動するドライバ）を示している。これらの好適なドライバは、前述の本発明の好適な平衡線バックプレーンの駆動に有益である。
【０１７４】
図１６は、ソース線１６０２および平衡線１６０４を有するアクティブマトリックス表示装置の部分１６００を示す概略ブロック図である。各ソース線１６０２は、平衡線１６０４と対応する（対になっている）。
【０１７５】
前述のように、平衡線を駆動する好適な方法は典型的には、対応するソース線に正の電圧を印加する時には必ず負の電圧を平衡線に印加し、対応するソース線に負の電圧を印加する時には必ず正の電圧を平衡線に印加することが必要である。例えば、前述のように図１２を参照すると、ソース線および平衡線がそれらの列の画素電極に対し同じ静電容量を有する場合、平衡線電圧はソース線電圧の逆のものとなる。
【０１７６】
ソース線および平衡線を共に駆動する、好適な平衡線用ドライバの中には、ドライバ出力段階で同じデジタル・アナログ変換器（ＤＡＣ）を用いて、各ソース線および平衡線の対を駆動するものがある。この種類のドライバにいくつかについて、図１８−２０を参照して説明する。
【０１７７】
図１７は、ドライバの一部分を示す概略ブロック図である。２つの出力ＤＡＣ１７０２，１７０４を含むが、出力は共有しない。２つの電圧線を、オプションとして、例えばゼロボルトといったより中間の電圧を、ソース線１６０４（図１６）に必要な電圧の大きさのデジタル表示１７０６と、この電圧に必要な極性を示す符号ビット１７０８と共に、ＤＡＣ１７０２，１７０４にそれぞれ供給する。便宜上、上面電圧はゼロボルトと仮定し、最小および最大出力電圧はＶｍｉｎおよびＶｍａｘとする。Ｖｍｉｎはゼロより小さく、Ｖｍａｘはゼロより大きい。各ソース線および平衡線１６０２，１６０４毎に出力ＤＡＣが必要となるので、平衡線１６０４を駆動するドライバコストの増加はかなりのものとなる。
【０１７８】
ＤＡＣ１７０２は、第一のソース線に対しＶｍｉｎ〜Ｖｍａｘの電圧を供給し、ＤＡＣ１７０２は第一の平衡線に対しＶｍｉｎ〜Ｖｍａｘの別の電圧を供給する。この方法を、各ソース線および平衡線１６０２，１６０４に繰り返す。
【０１７９】
図１８は、出力ＤＡＣを共有する、本発明の第二のドライバの部分（全体を１８００と示す）のブロック図である。ドライバ１８００は、１つの出力ＤＡＣを２つのハーフレンジＤＡＣに分割したＤＡＣ、すなわち負の出力ＤＡＣ１８０２および正の出力ＤＡＣ１８０４を含む。これらのハーフレンジＤＡＣ１８０２，１８０４はそれぞれ、ソース線Ｓ１に印加する電圧の大きさを表すｎビットデジタル電圧信号１８０６を受信する第一の入力と、ソース線にＳ１印加する電圧極性を表す符号ビット１８０８を受信する第二の入力とを有する。また、これらのハーフレンジＤＡＣ１８０２，１８０４はそれぞれ、０Ｖを受ける入力と、さらに、最小および最大出力電圧の一方を受ける入力とを有する。図１８に示すように、負の出力ＤＡＣ１８０２は最小出力電圧Ｖｍｉｎを受け、正の出力ＤＡＣ１８０４は最大出力電圧Ｖｍａｘを受ける。ＤＡＣ１８０２，１８０４はそれぞれ１つの出力を有し、これらの出力は、転極スイッチ１８１０の入力に別々に接続している。このスイッチ１８１０は、それぞれ対応する対のソース線および平衡線Ｓ１、Ｂ１に接続した２つの出力を有している。転極スイッチ１８１０は、ＤＡＣ１８０２からの出力がＳ１に接続し、ＤＡＣ１８０４からの出力がＢ１に接続する第一の位置と、ＤＡＣ１８０２からの出力がＢ１に接続し、ＤＡＣ１８０４からの出力がＳ１に接続する第二の位置とを有する。スイッチ１８１０の位置を、スイッチ８１０の第三の入力に供給する符号ビット１８０８により制御する。
【０１８０】
電子工学の当業者にとって容易に理解できることであるが、ＤＡＣ１８０２は負の電圧を出力し、ＤＡＣ１８０４は正の電圧を出力する。ＤＡＣ１８０２，１８０４は、デジタル電圧信号１８０６を受信し、それぞれ所定の負および正の電圧を供給する。ＤＡＣ１８０２および１８０４からの２つの出力を、スイッチ１８１０を介してソース線および平衡線Ｓ１、Ｂ１をルーティングして、符号ビットに従っていればＤＡＣ１８０４からソース線Ｓ１へ正の出力電圧を送る。ＤＡＣ１８０２から対応する平衡線Ｂ１へ負の出力電圧を送る。符号ビットを逆にした場合には、正の電圧を平衡線Ｂ１に送り、負の電圧をソース線Ｓ１に送る。
【０１８１】
図１９は、図１８ものと同様の、本発明の第三のドライバ（全体を１９００と示す）部分のブロック図であるこれは、図１８に示す第二のドライバ１８００に非常に似ているドライバ１９００の大抵の構成要素はドライバ１８００の対応する構成要素と同じなので、ドライバ１９００の構成要素には同じ参照番号を付し、さらに説明しない。しかしながら、ドライバ１９００は、２つの個別のデジタルプロセッサ１９１２および１９１４を備え、これらはデジタル電圧信号１８０６のソースとＤＡＣ１８０２および１８０４それぞれの第一の入力との間に配置される。デジタルプロセッサ１９１２および１９１４により、平衡線Ｂ１が、ソース線電圧のマッピングにより判定した電圧を受信できる。このマッピングは、プロセッサ１９１２および１９１４にインストールされたソフトウェアにより制御する。
【０１８２】
すでに示したように、デジタル電圧信号１８０６をデジタルプロセッサ１９１２および１９１４の入力に送信する。これらは符号ビット１８０８も受信する。ゼロの符号ビットがソース線Ｓ１に負の電圧を送ることを示し、１の符号ビットがソース線Ｓ１に正の電圧を送ることを示すと仮定する。プロセッサ１９１２は、符号ビット１８０８がゼロの場合はｎビットのデジタル電圧信号１８０６を出力する。符号ビット１８０８が１に設定されていれば、プロセッサ１９１２は、ソース線電圧に対する平衡線電圧のマッピングに合うように変更したデジタル電圧を出力する。
【０１８３】
プロセッサ１９１４は、同様に動作するが、符号ビット１８０８と相補する。符号ビットがゼロの場合には、プロセッサ１９１４はデジタル電圧信号１８０６を出力する。符号ビットが１に設定されていれば、プロセッサ１９１４はソース線電圧に対する平衡線電圧のマッピングに合うように変更したデジタル電圧を出力する。
【０１８４】
図２０は、図１８および１９のものと同様の、本発明の第四のドライバの部分（全体を２０００と示す）のブロック図である。ドライバ２０００は、ＤＡＣ１８０２および１８０４と、転極スイッチ１８１０と、デジタル電圧信号１８０６のソースと、符号ビット１８０８のソースとを含む。これらは全てすでに述べたドライバ１８００および１９００の対応する構成要素と本質的に同じである。しかしながら、ドライバ２０００は、ソース線および平衡線Ｓ１、Ｂ１それぞれに印加する電圧の大きさを特定する個別の入力信号を生成するよう設計されている。
【０１８５】
この目的のため、ドライバ２０００は、デジタル平衡線信号２０１６を受信するよう構成されている。デジタルソースおよび平衡線信号１８０６、２０１６を、入力転極スイッチ２０１８の個別の入力に供給する。このスイッチは、ＤＡＣ１８０２、１８０４の入力に接続する２つの個別の出力を有している。このスイッチ２０１８は、ソース電圧信号１８０８がＤＡＣ１８０２に接続し、平衡電圧信号２０１６がＤＡＣ１８０４に接続する第一の位置と、これらの接続が逆になる第二の位置とを有する。転極スイッチ２０１８の位置は、符号ビット１８０８により制御する。
【０１８６】
符号ビットが負のソース線電圧に設定されている場合には、転極スイッチ２０１８を第一の位置に設定して、ソース線電圧信号１８０６を負の出力ＤＡＣ１８０２に通過させるようにする。この場合、（出力）転極スイッチ１８１０についても第一の位置に設定して、負の出力ＤＡＣ１８０２からの出力をソース線Ｓ１に送る。同様にこの場合は、平衡線電圧信号２０１６を正の出力ＤＡＣ１８０４に送り、この正の出力ＤＡＣ１８０４からの出力を出力転極スイッチ１８１０により平衡線Ｂ１にルーティングする。
【０１８７】
明らかなように、符号ビットを別の値に設定する場合には、正のソース線電圧を示し、転極スイッチ２０１８、１８１０を共に第二の位置に設定し、ソース線電圧信号１８０６を正の出力ＤＡＣ１８０４に通過させて、このＤＡＣ１８０４からの出力をスイッチ１８１０によりソース線Ｓ１に送るようにする。一方、平衡線電圧信号２０１６を負の出力ＤＡＣ１８０２に通過させてこのＤＡＣ１８０２からの出力を平衡線Ｂ１に通過させるようにする。
【図面の簡単な説明】
【０１８８】
【図１Ａ】図１Ａは、従来の薄膜トランジスタ（ＴＦＴ）の、ゲート電極と対応する選択線とを形成する第一のパターン形成した金属層を示す上面図である。
【図１Ｂ】図１Ｂは、図１Ａに示す金属層を組み込んだ、従来のＴＦＴを示す上面図である。
【図１Ｃ】図１Ｃは、図１Ｂの１Ｃ−１Ｃ線に沿った断面図である。
【図２Ａ】図２Ａは、本発明のレジストレーション許容型ＴＦＴの、ゲート電極と対応する選択線とを形成する第一のパターン形成した金属層を示す上面図である。
【図２Ｂ】図２Ｂは、図２Ａに示す第一のパターン形成した金属層を組み込んだ、本発明のレジストレーション許容型ＴＦＴを示す上面図である。
【図２Ｃ】図２Ｃは、図２Ｂの２Ｃ−２Ｃ線に沿った断面図である。
【図３Ａ】図３Ａは、本発明の第二のレジストレーション許容型ＴＦＴの、ゲート電極と対応する選択線とを形成する第一のパターン形成した金属層を示す上面図である。
【図３Ｂ】図３Ｂは、図３Ａに示す第一のパターン形成した金属層を組み込んだ、本発明の第二のレジストレーション許容型ＴＦＴを示す上面図である。
【図３Ｃ】図３Ｃは、図３Ｂの３Ｃ−３Ｃ線に沿った断面図である。
【図４Ａ】図４Ａは、本発明の第三のレジストレーション許容型ＴＦＴの、ゲート電極と対応する選択線とを形成する第一のパターン形成した金属層を示す上面図である。
【図４Ｂ】図４Ｂは、図４Ａに示す第一のパターン形成した金属層を組み込んだ、本発明の第三のレジストレーション許容型ＴＦＴを示す上面図である。
【図４Ｃ】図４Ｃは、図４Ｂの４Ｃ−４Ｃ線に沿った断面図である。
【図５】図５は、図４Ａ−４Ｃに示すものとほぼ同じであるがキャパシタを含む本発明の第四のレジストレーション許容型ＴＦＴを示す上面図である。
【図６Ａ】図６Ａおよび６Ｂは、（図６Ｃに示す）ｘ軸およびｙ軸それぞれに沿った、本発明のプロセスにより製造されたダイオードマトリックスバックプレーンの横断面図である。
【図６Ｂ】図６Ａおよび６Ｂは、（図６Ｃに示す）ｘ軸およびｙ軸それぞれに沿った、本発明のプロセスにより製造されたダイオードマトリックスバックプレーンの横断面図である。
【図６Ｃ】図６Ｃは、図６Ａおよび６Ｂに示すダイオードマトリックスバックプレーンを示す上面図である。
【図７Ａ】図７Ａは、（図７Ｂに示す）ｘ軸に沿った、本発明のプロセスにより製造された第二のダイオードマトリックスバックプレーンの横断面図である。
【図７Ｂ】図７Ｂは、図７Ａに示す第二のダイオードマトリックスバックプレーンを示す上面図である。
【図８Ａ】図８Ａは、図６Ａ−６Ｃに示すｎ／ｉ／ｎ構造の背面ダイオードを示すブロック図である。
【図８Ｂ】図８Ｂは、図７Ａおよび７Ｂに示す、ｉ／ｎ／ｉ構造の背面ダイオードを示すブロック図である。
【図９Ａ】図９Ａは、従来技術の反射型アクティブマトリックス表示装置の典型的なＴＦＴ画素単位を示す上面図である。画素電極の下部に各種の構成要素が埋め込まれている。
【図９Ｂ】図９Ｂは、図９Ａの９Ｂ−９Ｂ線に沿った横断面図である。
【図１０】図１０は、図９Ａに示すものと同様の、本発明のスクリーンソース線バックプレーンのＴＦＴ画素単位を示す上面図である。
【図１１】図１１は、図９Ａに示すものと同様の、本発明の第一の平衡線バックプレーンのＴＦＴ画素単位を示す上面図である。
【図１２】図１２は、図１１に示す第一の平衡線バックプレーンの動作中にソース線と平衡線とに印加した電圧の時間による変動を示すグラフである。
【図１３】図１３は、図１１に示すものと同様の、本発明の第二の平衡線バックプレーンのＴＦＴ画素単位を示す上面図である。平衡線はソース線より広くなっている。
【図１４】図１４は、図９Ａに示すものと同様の、従来技術の透過型アクティブマトリックス表示装置の典型的なＴＦＴ画素単位を示す上面図である。
【図１５】図１５は、図１４に示すものと同様の、透過型表示装置に用いられるよう意図した本発明の第三の平衡線バックプレーンを示す上面図である。
【図１６】図１６は、本発明のアクティブマトリックス平衡線バックプレーンの一部を示すブロック図である。
【図１７】図１７は、図１６に示すアクティブマトリックス平衡線バックプレーンの駆動に用いられる本発明の第一のドライバを示す概略ブロック図である。
【図１８】図１８は、図１７に示すものと同様の、正および負の出力デジタル／アナログ変換器を用いる本発明の第二のドライバを示す概略ブロック図である。
【図１９】図１９は、図１８に示すものと同様の、デジタルプロセッサを用いる本発明の第三のドライバを示す概略ブロック図である。
【図２０】図２０は、図１９に示すものと同様の、ソース線と平衡線とに個別に入力できる本発明の第四のドライバを示す概略ブロック図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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