(57)【要約】複数のスタック化マトリクス・アドレス指定可能メモリ・デバイス（Ｍ）を備える容積データ記憶装置において、電極手段（Ｅ）を設けてメモリ・デバイス用の交互の語線とビット線（ＷＬ；ＢＬ）を形成する。電極手段の数は、メモリ・デバイスの数より１つだけ多い。２方向以上に切替え可能な高密度のメモリ・セル（６）を備えて、アドレス指定されたときに非常に高い出力を生成しまた優れた信号対雑音比を有するように隣接の電極手段（Ｅk，Ｅk+1）を配置する。高密度の電極配置を有するので、各メモリ・デバイス（Ｍ）は、１に近い達成可能なメモリ・セル充填係数を持ち、半数のメモリ・セルは、２方向以上に切替え可能であり、これらの充填係数は、いずれにしても０．５に近づく。このようにして、非常に高い記憶密度を持つ容積データ記憶装置が得られ、従来のスタック化メモリ・デバイスに見られる種々の問題がなくなる。
2005521255.tif 000002
【特許請求の範囲】
【請求項１】
複数のスタック化マトリクス・アドレス指定可能メモリ・デバイス（Ｍ）を備える容積データ記憶装置であって、各メモリ・デバイス（Ｍk、ｋは１，２，．．．，ｎ）は、そのマトリクス・アドレス指定のためにメモリ・デバイス（Ｍk）の語線（ＷＬk）とビット線（ＢＬk）とをそれぞれ形成する並列の電極（εk；εk+1）を持つそれぞれの層の形の第１および第２の電極手段（Ｅk；Ｅk+1）を備え、語線（ＷＬ）は、メモリ・デバイス（Ｍ）のマトリクス・アドレス指定のためにビット線（ＢＬ）と直交し、各メモリ・デバイス（Ｍk）は、第１および第２の電極手段（Ｅk；Ｅk+1）の間に設けられ、これと直接または間接に接触するメモリ材料の層（４k）を備え、第２の電極手段（Ｅk+1）は、スタック内の次のメモリ・デバイス（Ｍk+1）の第１の電極手段を形成し、電極手段（Ｅ）の数は、スタック内のメモリ・デバイス（Ｍ）の数より１つだけ多く、メモリ材料は、ヒステリシスを示す分極可能な誘電体材料で、好ましくはフェロ・エレクトリックまたはエレクトレット材料であり、メモリ・セル（６）は、その（ＷＬ）とビット線（ＢＬ）との交点またはその間でメモリ・デバイス（Ｍk）のメモリ材料（４k）内に定義され、
各電極手段（Ｅ）の電極（ε）を高密度の配置でかつその間の障壁層（２ａ）で相互に絶縁して設け、障壁層の厚さδは、電極幅（ｗ）に比べて極めて薄く、電極手段（Ｅ）内の電極（ε）の面積充填係数は、１に近く、隣接する次の電極手段（Ｅk+1）に面する電極手段（Ｅk）の上面に電極（εk）と直交しかつ電極幅ｗと同程度の距離だけ相互に離れた平行な凹所（３）を設け、平行な凹所（３）は、電極（ε）の断面形状に従う断面形状を有し、隣接する次の電極手段（Ｅk+1）の１つ置きの電極は、隣接する先行の電極手段（Ｅk）内に形成された凹所（３）内に下向きに延びて設けられ、メモリ材料は、各電極手段（Ｅ）の上に層（４）として設けられ、その表面だけでなく中の凹所（３）の少なくとも側壁とオプションの底部を覆い、隣接する先行の電極手段（Ｅk）の直交する電極（εk）と共に凹所（３）内に延びる電極（εk+1）は、凹所（３）内に設けられるメモリ材料内に少なくとも２つのスイッチング方向を有するメモリ・セル（６）を定義し、これにより容積データ記憶装置は、非常に高い記憶密度を持ち、各メモリ・デバイス（Ｍ）の各メモリ層（４）のメモリ・セル充填係数は、電極手段（Ｅ）の電極（ε）の面積充填係数の値に近くなり、メモリ材料の層（４）内の１つ置きのメモリ・セル（６）は、少なくとも２方向に切り替えることを特徴とする容積データ記憶装置。
【請求項２】
メモリ・デバイス（Ｍ）の全ての層（Ｅ，４）は、実質的に薄膜として与えられることを特徴とする請求項１記載の容積データ記憶装置。
【請求項３】
前記メモリ材料は、フェロ・エレクトリックまたはエレクトレット材料であり、フェロ・エレクトリックまたはエレクトレット材料は、ポリマまたはコポリマ材料であることを特徴とする請求項１記載の容積データ記憶装置。
【請求項４】
各電極手段（Ｅ）は、２つ以上の層の複合材として形成され、第１の層は、金属から成り、第２の層は、導電ポリマから成り、導電ポリマの第２の層は、メモリ・デバイス（Ｍ）のメモリ材料と直接接触する接触層を形成することを特徴とする請求項１記載の容積データ記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のスタック化マトリクス・アドレス指定可能メモリ・デバイスを備える容積データ記憶装置に関するもので、各メモリ・デバイスは、そのマトリクス・アドレス指定のためにメモリ・デバイスの語線とビット線とをそれぞれ形成する並列の電極を持つそれぞれの層の形の第１および第２の電極手段を備え、語線は、メモリ・デバイスのマトリクス・アドレス指定のためにビット線と直交し、各メモリ・デバイスは、第１および第２の電極手段の間に設けられ、これと直接または間接に接触するメモリ材料の層を備え、第２の電極手段は、スタック内の次のメモリ・デバイスの第１の電極手段を形成し、電極手段の数は、スタック内のメモリ・デバイスの数より１つだけ多く、メモリ材料は、ヒステリシスを示す分極可能な誘電体材料で、好ましくはフェロ・エレクトリックまたはエレクトレット材料であり、メモリ・セルは、その語線とビット線との交点でまたはその間でメモリ・デバイスのメモリ材料内に定義される。
【背景技術】
【０００２】
構造的観点から、電極層の間に挟まれたフェロ・エレクトリック・ポリマ・メモリ材料を持つ受動マトリクス方式のメモリは、現在のシリコン・メモリ構造の１Ｔ−１Ｃ方式より魅力がある。その理由の１つは、横方向の記憶密度が高い（４ｆ2に対して６ｆ2以上である、ただし、ｆは最小の定義可能な機能）からであるが、それよりも、例えば、統合基板回路により制御される連続したメモリ層のスタック化が可能だからである。しかし、現実には、４ｆ2の設計でも面積充填係数は、２５％に過ぎない。充填係数が５０％から１００％付近であれば、容積スタック化メモリ内のメモリ層の数を減らし、また製作の複雑さと歩留まりとコストを減らすことができる。また、１つまたは２つのメモリ層だけを用いるとポリマ後処理の影響がそれに従って減少し、したがって、かかる処理による負の性能効果を防ぐことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
セル密度を高めるための従来の方法は、セル面積を小さくすることである。しかし、セル・フット・プリントが小さくなるほど信号は、小さくなり（また信号対雑音比が低くなり）、また感度が高く、したがって一層複雑で、そのための面積が必要な読出し回路（検知増幅器が主体）を設けなければならない。実際のところ、線幅が０．３０μｍ−０．４０μｍ（セル・サイズが０．０９μｍ2から０．１６μｍ2）より小さいクロスポイント・マトリクス・システムを構築することは、非常に難しいと考えられる。
【０００４】
多層スタック化で懸念されるのは、平面化である。前の層の上に連続して層を構築すると次第に形状が「曲線状」または「こぶ状」になり、リソグラフィ制御に関して、したがってセルのアドレス指定や読出しの機能に関して、大きな問題を生じる（例えば、検知増幅器は、予想されるセル面積に関連して設計される。不均一なリソグラフィのために、これが或る限界を超えて変動する場合は、信号読取りの信頼性が低くなる。言い換えると、１と０とを識別するのが困難になる）。
【０００５】
また、構造は、必要なマスク・ステップの最小数を規定する。これが少ないほど製作コストは、低くなる。ビット当たりのマスク・ステップの数を減らすことは、非常に重要である。８メモリ層を有する代表的なデバイスの現在のポリマ・メモリ・マトリクスは、競合するフラッシュ・メモリに比べて、例えば、１９も多いマスク・ステップを必要とする。これは、ウェーハを処理する場合に、例えば、フラッシュ・メモリ用の現在のＣＭＯＳプロセスに比べてコストがほぼ２倍になることを意味する。
【０００６】
本出願人が提示する垂直なスイッチング・フィールドを用いるマトリクス・アドレス指定可能フェロ・エレクトリック・ポリマ・メモリでは、スピン・コーティングしたポリマ膜の形態は、メモリ・アプリケーションの有用性をほぼ決定する。膜の厚さが１００ｎｍより薄いと、フェロ・エレクトリック特性に関して最適な形態を保持するのが特に難しい。かかる厚さでは、膜は、用いる溶剤の種類やスピン・コーティングと焼付けの条件や界面／障壁層の種類と効果などに非常に影響を受けやすい。スイッチング電圧を小さくするには、膜が薄い方が望ましい。電極間のスイッチング・フィールドの強さを５Ｖより低くするには、膜を、例えば、３０ｎｍより薄くする必要がある。ますます高密度のリソグラフィを用いまた関係する設計規則に従うには、より低い電圧レベルが必要であり、これにより電力消費も小さくなる。またポリマ・ベースのメモリでは、電圧が低いことは、更に魅力的である。なぜなら、これにより多くの（最終的に全ての）回路を受動メモリ配列の下に構築することができるからである。これにより、オーバ・ヘッド・フットプリントを恐らくゼロまで減らすことにより有効セル・フット・プリントを減らし、ビアや接続の設計と実現を容易に行うことができる。
【０００７】
しかし、許容できる均一性と形態とを持ち、しかも短絡のない、かかる薄膜を大きな面積（ウェーハなど）の上に作ることは、非常に困難であり、結晶性などの重要なフェロ・エレクトリック特性は、膜が薄くなるに従って劣化し、漏洩電流は、大きな問題になる。これもメモリ特性（例えば、記憶された１と０とを識別するのに重要である切替え可能な残留分極のレベルや、スイッチング時間やスイッチング速度）に大きな影響を与える。特に、高温（例えば、６０℃以上）での高温特性は、大幅に劣化する。
【０００８】
しかし、厚いメモリ膜でも、それほどはっきりしてはないが薄い膜と同様の問題を生じる。好ましい確立された膜の塗布方法は、適当な溶剤を用いたスピン・コーティングである。溶剤の選択、スピン条件、可能な溶剤の残留物、溶剤の選択に対する焼付け条件などは、パラメータの正しい組合せを得るための大きな問題であって、薄膜に関しては、更に大きな問題である。ウェーハ基板上に薄い均一の膜を得るには、溶剤を用いなければならない。
【０００９】
スイッチング電圧は、膜の厚さに依存するので（後で説明する）、膜が均一でないと保磁フィールドは、これに従って変動し、この変動が電圧の最大設計振幅より大きい場合は、動作中に問題が起こる。他方で、設計振幅を大きくすると、これを処理するのに必要な回路がそれだけ複雑になり、面積効率や製作の複雑さやデバイスコストに関するコストが上昇する。
【００１０】
形態上、一層大きな問題になると思われるのは、多層メモリ・スタックにおいてポリマにかなりの後処理（例えば、上部電極、界面層、ビア接続などの堆積）を行うことである。これは、ポリマ特性に大きな悪影響を与える可能性があるが、特に商業生産プロセスでは、正しく制御するのが難しい。
【００１１】
ポリマを用い、約１５０℃の溶融温度を有するこの材料の上に電極を直接置くために、パッケージ化のときに問題になる。代表的なはんだ工程では、温度は、或る限られた時間２１０℃にも達するので、構造に問題が起こる。なぜなら、電極が溶けて流れ始めて、電極／ポリマ膜の界面がひどく損傷されることがあるからである。
【課題を解決するための手段】
【００１２】
本発明に係るデータ記憶装置は、複数のメモリ・デバイスのスタックとして提供され、電極手段は、隣接するデバイスの語線とビット線とを交互に形成するので、本発明に係るスタック化メモリ・データ記憶装置では、スタック内の別個の電極手段の数は、スタック内のメモリ・デバイスの数より１つだけ多い。これは、もちろん、アドレス指定プロトコルは、そのときにアドレス指定されるスタック内で１メモリ・デバイスだけを処理しなければならないこと、または同時にアドレス指定することができるのは多くてもスタックの１つ置きのメモリ・デバイスであることを意味する。スタック化受動マトリクス・アドレス指定可能メモリ・デバイスが開示されている従来技術では、語線とビット線とが交代する電極手段が提示されているが、これは、従来の電極およびメモリ・セル配置に依存している。ただし、電極手段は、実質的に薄膜として形成されている。これは、構造的に簡単であるが、記憶密度の大幅な増加には貢献しない。
【００１３】
したがって、本発明の主な目的は、フェロ・エレクトロニックやエレクトレットなどのヒステリシスを示す分極可能なメモリ材料に依存する従来技術のマトリクス・アドレス指定可能データ記憶メモリ・デバイスの持つ上記の欠点や問題を取り除き、スタック化マトリクス・アドレス指定可能メモリ・デバイスを備えかつ非常に高いデータ記憶密度を持つ容積データ記憶装置を提供することである。
また本発明の特定の目的は、メモリ材料が上述のポリマまたはコポリマ材料のときに生じる問題を防ぐことである。
【００１４】
本発明の目的と他の利点や特徴は本発明に係る容積データ記憶装置で実現される。その特徴は、各電極手段の電極を高密度の配置でかつその間の障壁層で相互に絶縁して設け、障壁層の厚さδは、電極幅に比べて極めて薄く、電極手段内の電極の面積充填係数は、１に近く、隣接する次の電極手段に面する電極手段の上面に電極と直交しかつ電極幅ｗと同程度の距離だけ相互に離れた平行な凹所を設け、平行な凹所は、電極の断面形状に従う断面形状を有し、隣接する次の電極手段の１つ置きの電極は、隣接する先行の電極手段内に形成された凹所内に下向きに延びて設けられ、メモリ材料は、各電極手段の上に層として設けられ、その表面だけでなく中の凹所の少なくとも側壁とオプションの底部を覆い、隣接する先行の電極手段の直交する電極と共に凹所内に延びる電極は、凹所内に設けられるメモリ材料内に少なくとも２つのスイッチング方向を有するメモリ・セルを定義し、これにより容積データ記憶装置は、非常に高い記憶密度を持ち、各メモリ・デバイスの各メモリ層のメモリ・セル充填係数は、電極手段の電極の面積充填係数の値に近くなり、メモリ材料の層内の１つ置きのメモリ・セルは、少なくとも２方向に切り替えることができることである。
本発明に係る装置の他の特徴や利点は、特許請求の範囲から明らかになる。
本発明に係る装置は、添付図面に示される構成部分および実施例の完全な検討により詳細に説明される。
【実施例】
【００１５】
図１は、本発明に係る装置内の電極手段Ｅ1の断面図を示す。電極手段Ｅ1は、図２の電極手段Ｅ1の平面図で細片状に見える多数の平行電極ε1を含む。各電極ε1は、絶縁基板１上にあり、別個の電極ε1の間のオーム接触を防ぐ絶縁薄膜２ａだけで分離されている。電極ε1は、高さＨと幅ｗで実現されるが、縦横比Ｈ／ｗは、かなり大きい。絶縁薄膜２ａは、厚さδを有し、これは、電極幅ｗより一般にかなり小さい。すなわち、図２にそのフット・プリントが示されている電極手段Ｅ1のほぼ全面積は、電極ε1により占められており、電極間の絶縁薄膜層、すなわち、障壁２ａは、その小さな部分を占めるに過ぎないことを意味する（０．１５μｍ線幅以上のリソグラフィを用いた場合である。より細いリソグラフィの場合は、この差は小さい）。
【００１６】
この種の電極手段は、本出願人に帰属するノルウェ特許出願番号第２００１５５０９号、２００１年１１月９日出願に開示されている方法により製作することができるので、この種の高密度の電極手段を製作する実際の方法は、ここでは詳細に説明せず、前記出願を援用する。しかし、これに関して、電極幅は、最小プロセス制限機能ｆに従ってよく、その大きさは、例えば、フォト・マイクロ・リソグラフィのパターン形成プロセスに適用可能な設計規則に依存することに注意される。いずれにしても、電極幅ｗまたは電極手段Ｅ1内の１つの電極から次の電極までの距離ｄは、この種の設計規則に従わなければならないが、従来の設計規則により制限されないプロセスで堆積することができる絶縁薄膜の厚さについては、この限りではないことをこれは意味する。このことから、例えば、電極手段Ｅ内の１つ置きの電極εの実際の幅は、最小プロセス制限機能ｆより２δだけ小さくてよく、すなわち、実際に設計規則により制約される距離は、ｄ＝ｗ＋２δである。
【００１７】
図２の平面図は、その電極ε1の上面から下向きに形成されて延びる凹所３を持つ電極Ｅ1を示す。かかる凹所３は、電極ε1とほぼ同じ幅ｗを有し、電極手段Ｅ1の電極ε1に垂直に延びて、同様に約ｗの幅を有する電極ε1の残りの部分で分離される。凹所３は、電極ε1の上面から基板に向けてｈだけ延びて、実質的に長方形の断面を有する。凹所３の底部では電極ε1は、基板１の上に高さＨ−ｈのところで延びる部分により橋絡される。ｈは、Ｈよりやや小さくてよいが、Ｈが非常に小さい場合は、ｈの大きさは、その約５０％に選ぶのが望ましいことが理解される。これは、図２の線Ａ−Ａに沿った電極手段Ｅ1の断面図を示す図３ａを見るとよく分かる。
【００１８】
次に、本発明に係るデータ記憶装置内に第２の電極手段Ｅ2を形成するプロセス・ステップについて、図３ｂ−図３ｆを参照して説明する。図３ｂに示す第１のステップでは、凹所３を持つ電極手段Ｅ1を絶縁薄膜材料４により覆う。第２のステップでは、例えば、電極ε1の材料と同じ電極材料５を絶縁薄膜４の上に約Ｈ以上の高さに堆積させる。電極材料５は、凹所３を完全に充填する。絶縁薄膜４は、任意の誘電体薄膜材料でよいが、好ましくはフェロ・エレクトリックまたはエレクトレット薄膜材料である。これについては、後で説明する。次に、第３のステップでは、高い縦横比を持ち、凹所３内にあり、第１の電極手段Ｅ1の電極ε1と直交する電極ε2のパターンを形成する。パターン形成ステップの第１の変形を図３ｄに示す。この場合は、電極材料５と絶縁薄膜材料４とをエッチング・プロセスで除去する。これは、２段階の選択的エッチング・プロセスでよく、すでに堆積された電極ε1に全く影響を与えずに、図３ｄに示すように、まず余分の電極材料５を除去し、次に絶縁薄膜材料４を除去する。
【００１９】
これにより絶縁薄膜４ｂ上の凹所内に高い縦横比の電極ε2が残るが、凹所３の側壁とその中に今形成された電極ε2との間に溝３ａができる。次にメモリ材料４を加えて溝３ａを埋め、電極ε1の上面を覆って、図３ｅに示す構造が得られる。しかし、図３ｂに示すステップ１で堆積された薄膜材料４がフェロ・エレクトリックまたはエレクトレット・メモリ材料の場合のエッチング・プロセスは、余分の電極材料５だけを除去し、単一エッチング・ステップだけで図３ｅに示す構造を得て、フェロ・エレクトリックまたはエレクトレット・メモリ材料の薄膜材料４で電極ε1の表面を完全に覆う。すなわち、部分４ａが凹所３の側壁を覆い、部分４ｂが凹所３の底面を覆う。これは、凹所３の側壁と底部にそれぞれ、例えば、フェロ・エレクトリック薄膜材料４ａおよび４ｂが電極手段Ｅ1；Ｅ2のそれぞれのメモリ・セル・アドレス指定可能ビア電極ε1；ε2のメモリ材料を形成することを意味する。
【００２０】
次に、ステップ４で凹所３内にある縦横比の高い電極ε2を絶縁材料の薄膜２で覆う。絶縁材料の薄膜２は、例えば、電極ε2を選択的に酸化して形成してよい。５番目で最後のステップで、すでに存在する電極ε2の間に、すなわち、図３ｆに略図で示すように凹所３内にあって、そこから延びる電極ε2が占めていない空いた部分に追加の電極材料を堆積させる。得られる構造は、図４の断面図に示す通りで、第１のメモリ・デバイスＭ1を形成する。すなわち、電極手段Ｅ2が電極手段Ｅ1の上に形成され、平行で高密度に配置された電極ε2は、第１の電極手段Ｅ1の電極ε1と直交して走る。
【００２１】
第２の電極手段Ｅ2の電極ε2は、第１の電極手段Ｅ1の電極ε1と同様に薄い絶縁障壁２ａにより互いに分離され絶縁される。本発明に係るデータ記憶装置の第１のメモリ・デバイスＭ1のメモリ材料４1が電極手段Ｅ1；Ｅ2の間に設けられ、メモリ・セル６は、図５に分かりやすく示すように、そのそれぞれの電極ε1；ε2の間の交点に形成される。電極ε1の中に延びてまたがる凹所内に１つ置きの電極ε2があり、これらの電極の交点でメモリ・セル６が凹所内に形成されて、凹所の側壁に垂直にまたその底部に垂直に向かう二重矢印で示すように３方向に切り替えることができる。電極手段Ｅ2の残りの電極ε2は、凹所内になく、第１のメモリ手段のメモリ材料４1と直交する二重矢印で示すように単一方向にだけ切り替えることができる。
【００２２】
図５ａは、完成構造（すなわち、図４に示す第１のメモリ・デバイスＭ1）の平面図を示す。この図から、第２の電極手段Ｅ2内の電極ε2が第１の電極手段Ｅ1の電極ε1と直交することがはっきり分かる。凹所３の底部に電極ε1とε2との間にあり電極ε1の上にあるメモリ材料４とオプションの４ｂもメモリ媒体４1をメモリ・セル６内に形成する。その中のいくつかをメモリ・デバイスＭ1のこの参照番号で示す。メモリ材料４と電極ε1とε2とを持つ図５に示す構造は、ここでメモリ・セル６の受動マトリクス・アドレス指定可能配列を形成する。これは、特にフェロ・エレクトリックまたはエレクトレット・メモリ・セルであり、特にポリマまたはコポリマの形のメモリ材料４で実現されるものである。図４の断面図から、電極ε1とε2に電圧をかけると、メモリ材料４1上でその間に電気ポテンシャルを形成することが分かる。
【００２３】
凹所３内にある電極がアドレス指定するメモリ・セル６は、異なる方向に分極するかまたは切り替えることができる。メモリ・セルの４ａの部分は、例えば、メモリ・デバイスＭ1の延長に対して横方向に切り替えることができるし、凹所３の底部のメモリ材料４ｂのオプションの部分は、メモリ・デバイスＭ1の平面と直角の方向に、または図４に示すように垂直の方向に切り替えることができる。そうすることにより３つの「領域」を同時に切り替えることができるので、従来のサンドイッチ状のメモリ・セルの約２倍の大きさの信号応答が得られる。なぜなら、底部領域４ａの面積は、電極の断面積（すなわち、ｗ2）に等しく、２つの側壁領域の面積は、２ｗｈに等しい。ただし、ｈ〜１／２ｗである。これにより、この技術で公知の垂直切替えメモリ・セルと比べて追加の次元が導入され、活動的なメモリ・セル面積は、他の場合には適用される設計規則に無関係であることを意味する。
【００２４】
後で述べるように各電極層の堆積ステップの間に平面化ステップを導入することができるので、層を逐次、追加することによりリソグラフィ密度／膜の均一性は、失われない。ビアおよび接続に関して複雑になる可能性はあるが、この方法で積み重ねることのできる層の数には、技術的に制限がない。これは、層を重ねるに従って平面化が次第に難しくなる垂直構造とは対照的である。
【００２５】
この段階でメモリ・セル６のメモリ・マトリクスがメモリ・デバイスＭ1内に得られ、面積充填係数は、それぞれの電極手段Ｅ1，Ｅ2の電極の面積充填係数と同じである。メモリ・デバイス内の１つ置きのメモリ・セル６は、２方向以上に切り替えることができるし、メモリ・マトリクスは、受動アドレス指定可能メモリ・マトリクスである（すなわち、どのメモリ・セル６にも離散的スイッチング構成要素が接続されない）ことに注意すべきである。
【００２６】
図６，図７，図８を参照して、本発明に係るデータ記憶装置内に第２のメモリ・デバイスＭ2を形成して図４の断面図に示した第１のメモリ・デバイスＭ1上に積み重ねる方法を説明する。図６は、図４の断面図を直角にとった（言い換えると、図５の線Ｂ−Ｂに沿った）別の透視図を示す。図３ａに示すステップと同様に、電極手段Ｅ2の電極ε2内に凹所３を同じ方向と寸法で形成する。図３ｂ−図３ｆに示して上に説明したプロセス・ステップを繰り返すと、図７に示すような構造が得られる。図４の電極手段Ｅ2と同様な追加の電極手段Ｅ3を有するが、もちろん電極ε3は、電極手段Ｅ2の電極ε2と直交する。
【００２７】
図６と図７に示す電極εに沿って延びる水平の破線は、凹所３がこれらの電極の中にどこまで延びているかを示す。このように本発明に係るデータ記憶装置内に積み重ねられた第２のメモリ・デバイスＭ2は、電極手段Ｅ2，Ｅ3と同じ配列のメモリ・セル６とで形成される。これは、図８を見るとよく分かる。図８は、メモリＭ1の上に積み重ねられ、メモリ・セルを持つメモリ・デバイスＭ2の平面図を示す（この場合も、ごく一部だけをマトリクス・アドレス指定可能メモリ配列内に参照番号で示す）。第２のメモリ・デバイスＭ2は、スタック内の先行のメモリ・デバイスＭ1と共に電極集合Ｅ2を示すことが図７から容易に分かる。言い換えると、電極集合Ｅ1の電極ε1がメモリ・デバイスＭ1内で語線を形成し、電極手段ε2内の電極ε2がそのビット線を形成する場合は、これに対応してメモリ手段Ｅ2の電極ε2は、メモリ・デバイスＭ2の語線を形成し、図７に示す構造の上部の電極手段Ｅ3の電極ε3は、メモリ・デバイスＭ2のビット線を形成する。この特定の配列とその意義については、後でやや詳細に説明する。
【００２８】
もちろん、スタック化メモリ・デバイスＭ1およびＭ2を形成するのに用いたプロセス・ステップを繰り返して、所望の数のメモリ・デバイスＭを最初の構造内に積み重ねて形成することができる。この連続プロセスについて、４つのスタック化メモリ・デバイスＭ1−Ｍ4を持つ本発明に係るデータ記憶装置の例示の実施の形態に関して、図９−図１２を参照して詳細に説明する。もちろん、例示の実施の形態は、現実的な製作条件の下に適用される実際のスケーリングを考慮せずに単に概略を示すものであるから、例示の実施の形態は、実現可能な数のメモリ・セルや、スタック化メモリ・デバイスやデータ記憶密度に関して本発明に係るデータ記憶装置の実際の機能を示すだけであることが理解される。
【００２９】
図９は、図８の線Ａ−Ａに沿った本発明に係るデータ記憶装置の断面図、したがって、図７に示した断面図の方向に対して直角から見た断面図を示す。ここで図３ｂ−図３ｆに示したステップと同じプロセス・ステップを繰り返すと、図１０に示すメモリ構造が得られる。３つのメモリ・デバイスＭ1，Ｍ2，Ｍ3が相互に積み重ねられ、４つの電極手段Ｅ1−Ｅ4がスタック化メモリ・デバイスの語線とビット線とを交互に形成する。図９と図１０の電極手段Ｅ2を通って走る水平の破線は、次の電極手段Ｅ3のための凹所が電極手段Ｅ2の電極ε2の中にどこまで延びているかを示す。メモリ・デバイスＭ1，Ｍ3内の得られたメモリ・セル６のスイッチング方向は、二重矢印で示されており、図１０の装置を上から見た平面図である図１１からも明らかである。前と同様に、メモリ・デバイス内の１つ置きのメモリ・セル６は、凡例から明らかなように多数の方向に切替え可能である。
【００３０】
図１２ａおよび図１２ｂは、図１１の線Ａ−Ａと線Ｂ−Ｂにそれぞれ沿ったそれぞれの断面図として与えられる本発明に係るデータ記憶装置の実施の形態の略図を示す。線１２ａおよび１２ｂの断面図は、互いに垂直の方向から見たものである。図１２ａ，図１２ｂに示す実施の形態は、図に示すように、それぞれ別個の電極ε1−ε5を有する全部で４つのスタック化メモリ・デバイスＭ1−Ｍ4と電極手段Ｅ1−Ｅ5とを備える。同様に、水平の破線で示されている次の電極集合の電極を含む下方に延びる凹所がある。これは、図１２ａの場合は、電極ε1，ε3を通り、図１２ｂの場合は、電極ε2，ε4を通って走る。
【００３１】
図から分かるように、電極ε1は、メモリ・デバイスＭ1の語線、電極ε2は、そのビット線と見なすことができる。同様に、電極ε2は、次のメモリ・デバイスＭ2の語線も形成する。以下、同じである。その結果、もちろん、本発明に係るデータ記憶装置は、メモリ・デバイスの数より１つだけ多い数の電極集合を備え、したがって、この種のスタック化デバイスは、例えば、従来のサンドイッチ構造に比べて約半数の電極手段で構成する。これにより構造が簡単になり、もちろん、メモリ・デバイスのスタックの高さも低くなる。
【００３２】
それぞれのスタック化メモリ・デバイスＭについて電極手段Ｅが交互に語線とビット線になるので、アドレス指定プロトコルはこれを考慮して、隣接するデバイスに同時にアドレス指定をしない。図１２ａ，図１２ｂの実施の形態では、書込み、読取り、消去についてメモリ・デバイスＭ1とＭ3とに同時にアドレス指定してよく、同様に同じ目的でメモリ・デバイスＭ2とＭ4とに同時にアドレス指定してよいことをこれは意味する。言い換えると、メモリ・デバイスＭ1のメモリ層４1内のメモリ・セルにアドレス指定するために電極ε1とε3とに与えた電圧は、メモリ・デバイスＭ2のメモリ層４2内のメモリ・セルに一切、影響、すなわち、外乱を与えてはならない。ただし、この場合は、メモリ・デバイスＭ2のメモリ層４2の両面に電位差が存在してよい。しかし、用いるアドレス指定プロトコルは、適当な手段を採用して、これに対抗してよい。端的な手段は、電極ε2に与えたのと同じ電圧を電極ε2，ε3に与えて、メモリ材料４2の両面に電位差が生じないようにすることである。
【００３３】
隣接するセルの、いわゆる外乱を最小にする種々のアドレス指定プロトコルは、従来知られているし、本出願人に属する特許出願の主題でもある。しかし、アドレス指定されていないセルの外乱やアドレス指定されたセルの間の相互外乱効果を避けるよう設計されたプロトコルは、通常、各別個のマトリクス・アドレス指定可能メモリ・デバイスだけを考慮した実施の形態に限られており、本発明の場合と同様な方法で電極手段を形成するスタック化の実施の形態には余り適していないことに注意すべきである。しかし、同様な設計思想は、或る第３の次元（すなわち、アドレス指定されたメモリ・デバイス内のメモリ・セルの外乱の可能性があるスタック化構造）にも適用することができる。
【００３４】
本発明に係るデータ記憶装置は、非常に高いデータ記憶密度の可能性を持ち、また電極またはメモリ・セルに関して最適に近い面積充填係数を持つスタック化メモリを提供する。なぜなら、充填係数は、いずれにしても１に近い値に近づくからである。電極手段毎に必要なエッチング、すなわち、パターン形成ステップは、２つだけである。すなわち、第１のパターン形成、すなわち、エッチング・ステップでは、第１の電極手段Ｅ1内に高密度の電極配列を作り、次に、その中に凹所３をエッチングする。しかし、図３ａに示したプロセス・ステップにおいて、単にマスクの方向を９０°シフトすることにより同じマスクを両ステップに用いることができることに注意すべきである。障壁またはメモリ材料と電極材料５の堆積は、図３ｂおよび３ｃに示したように２連続ステップで行うことができる。次に、図３ｅに示す構造を得るのに必要なのは１マスキング動作だけである。同じ次元のパラメータを用いる場合は、適当に方向付けをすることにより、第１の電極手段Ｅ1を得るのに用いたのと同じマスクを次の電極集合Ｅ2，Ｅ3などの全てのマスキング・ステップにも適用することができる。これは、本発明に係るデータ記憶装置の場合にプロセス・コストを下げるのに大いに役立つ。
【００３５】
例えば、図１０に示すメモリ・セルに関して、対象とするメモリ・セルの語線とビット線とを形成する電極の間にメモリ材料が挟まれている場合は、半数のメモリ・セルが１方向にだけ切り替えることができるが、先行の電極手段内に形成された凹所内に電極を設ける場合は、メモリ・セルは、２方向以上（例えば、図１０に示すように３方向）に切り替えることができる。凹所３の深さｈは、前の電極の高さＨの少なくとも半分程度なので、凹所の側壁と底部とを覆うメモリ材料、すなわちメモリ膜４は、単なるサンドイッチ状のメモリ材料の場合に比べて、はるかに大きな表面積をアドレス指定する語線とビット線とに与えることは明らかである。全ての方向への切替えは、もちろん同時に起こり、有効セル面積は、２倍を超え、信号対雑音比は、少なくとも２倍に改善される。
【００３６】
電極εの縦横比を大きくし、より深い凹所を設けると、有効メモリ・セル面積が増加することが分かる。適用されるリソグラフィ技術をフォト・リソグラフィを極限（すなわち、十分にＵＶの範囲）まで用いることにより得られるピッチと線幅までスケール・ダウンした場合は、メモリ・セルの垂直部の面積は、重要な要因ではないことに注意すべきである。有効セル面積を増やし、例えば、破壊読出し動作でアドレス指定してメモリ・セルの分極のスイッチング方向の分極を逆転するときの信号対雑音比を改善すると、いわゆる疲労（多数のスイッチング動作の後に現れて、スイッチング・サイクルが増加するにつれてメモリ・セルの達成可能な分極が減少することを示す現象）に対する抵抗を改善するのに役立つことに注意すべきである。
【００３７】
非常に多くのメモリ・デバイスを積み重ね、そのメモリ・デバイス内の各層が薄膜で形成されているときに現れやすい凹凸は、各電極手段の製作の最終プロセス・ステップで平面化を行うことにより容易に防ぐことができる。これは、図４を見ると分かる。図４は、２つの電極手段Ｅ1，Ｅ2を持つメモリ・デバイスの断面を示しており、図３ｆに示す電極手段Ｅ2内の残りの電極ε2を堆積するときに、この電極Ｅ2の上部の絶縁材料２を除去する。このとき、もちろん電極ε2の間の絶縁障壁２ａは、残すが、除去プロセスは、機械的または化学機械的研磨を含むので、除去プロセスを用いて電極手段Ｅ2の上面を平面化することもできる。これにより電極手段Ｅ2は、平滑な上面を備え、スタック内の次のメモリ・デバイスのプロセス・ステップに進む準備ができる。
【００３８】
原理的には、本発明に係る容積データ記憶装置を形成するのに設けることのできる層の数と、積み重ねることのできるメモリ・デバイスの数の実際上の制限は、１つだけである。スタック化メモリ・デバイスの数の明らかな制限は、基板１内にあるドライバおよび制御回路またはこの基板に関して設けられる適当な回路（例えば、シリコンで製作され、適当なＣＭＯＳ技術で実現される回路）に全ての電極と事実上、全てのメモリ・セルとを接続する必要があることである。所定の記憶容量において、ピッチのスケール・ダウンに対応するメモリ・セルの面積充填係数を高めると、スタック内のメモリ・デバイスの数を減らして、しかも望ましい記憶容量を保持することができる。接続問題の別の解決法は、スタック内のメモリ・デバイス内に駆動と制御のための回路面積を与えることで、これにより基板へのビアの必要性は、少なくともかなりの程度なくなる。
【００３９】
図１２ａおよび図１２ｂに示す本発明に係るデータ記憶装置の実施の形態は、もちろん全く概略であって、それぞれ２５のメモリ・セルを持つ４つのメモリ・デバイス、すなわち、全部で１００のメモリ・セルだけを示す。その中で、この場合は、４０メモリ・セルだけが多重のスイッチング方向を有する。しかし、通常の実施の形態では、実際には１つ置きのメモリ・セルが多重方向に切替え可能であり、各メモリ・デバイス内のかかるセルの充填係数は、０．５に近づく。多重方向に切替え可能なメモリ・セルの明らかな利点は、０．５という十分な充填係数が得られるので、サンドイッチ状で１方向にだけ切替え可能な普通のメモリ・セルは、設計で魅力が少なくて見向きもされないということである。もちろん、この場合、電極材料は、先行の電極手段内の凹所内に設けられる電極を形成するためだけに用いてよく、その間のチャンネル状の開口は、例えば、障壁材料により完全に充填してよい。
【００４０】
現在の技術で容易に達成可能な実際的な実施の形態では、図１２ａと図１２ｂに従い、また４つのメモリ・デバイスと１００のメモリ・セルを有すると説明したデータ記憶装置は、約０．５μｍの線幅と約１μｍのピッチで形成することができる。なぜなら、電極間の障壁の厚さδは、電極幅ｗに比べて非常に小さいからである。
【００４１】
本発明に係るデータ記憶装置の機能的な実施の形態に対するより実際的な方法を図１３に示す。これは、もちろん概略であり一般化されているが、その動作に必要な全ての機能的部分が含まれている。図１３のデータ記憶装置は、相互の上に積み重ねられたｎ個のスタック・メモリ・デバイスＭ1−Ｍnを持ち、各メモリ・デバイスは、図に示すようにメモリ材料の層４を含むものとして示されている。各メモリ・デバイスＭのアドレス指定のためにメモリ材料の層４と接触する図示しない電極を持つ２つの電極手段Ｅを設け、メモリ・デバイスＭのメモリ・セルと接触するための語線ＷＬとビット線ＢＬを形成する。もちろん、このビット線は、隣接する次のメモリ・デバイスの語線を形成する。図１３で、随意のメモリ・デバイスＭkにおいて次のメモリ・デバイスは、Ｍk+1であり、メモリ・デバイスＭkのビット線ＢＬkを与える電極手段Ｅk+1は、メモリ・デバイスＭk+1の語線ＷＬk+1を形成する。したがって、電極手段Ｅk+2は、もちろんメモリ・デバイスＭk+1のビット線ＢＬk+1を与える。以下、同じである。その結果、電極手段の数は、ｎ＋１である。すなわち、本発明に係るデータ記憶装置内のメモリ・デバイスＭの数ｎより１だけ多い。
【００４２】
スタック化メモリ・デバイスＭは、絶縁基板１の上にあるが、基板１は、基板１０の一部と見なすことができる。基板１０は、シリコン技術で実現され、その上にあるスタック内のメモリ・デバイスＭを駆動し制御しアドレス指定する回路を備える。このため、本発明に係るデータ記憶装置は、メモリ・デバイスの側端に相互接続部、すなわち、インタ・フェース部７を備え、各メモリ・デバイスＭから基板インタ・フェース９までのビアまたは接続８を用いて基板の回路部１０とメモリ・デバイスＭとの間の必要な通信を確立する。基板インタ・フェース９に外部装置または周辺装置または計算装置への接続を追加して設けてよいが、この基板インタ・フェースを用いて任意のデータ処理装置内の本発明に係るデータ記憶装置を統合することもできる。この場合は、適当な高容量メモリ（すなわち、大きなデータ記憶密度）が必要である。
【００４３】
上に述べた線幅とピッチとは、平方マイクロ・メートル当たり４つのメモリ・セル（すなわち、各メモリ・デバイスが１ｍｍ ｘ １ｍｍの大きさを有する場合は４００万のセル）を意味する。したがって、４つのスタックは、１６００万のメモリ・セル（すなわち、１ｍｍ2のチップ）を収める。また厚さが、例えば、１μｍ程度なので、これは、１６ギガビット／ｍｍ3の容積記憶密度を意味する。現在のフォトリソグラフィ技術で可能な０．２μｍまで線幅を細くすると、本発明に係るデータ記憶装置のメモリ・デバイスは、１μｍ内に２５のメモリ・セルを収め、４つのメモリのスタックの大きさは、１μｍ2になり、１００ギガビット／ｍｍ3の容積記憶密度が得られる。この程度の拡張性は、現在の技術で完全に達成可能である。ただし、接続性に関する問題や熱または電気に関して起こりうる物理的外乱から生じる問題を解決するには、特別な注意が必要である。しかし、出願人が行った実験によると、かかる問題は、解決可能であり、本発明に係るデータ記憶装置の拡張は、パターン形成の現在の技術で許容される最大限まで可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明に係るデータ記憶装置内の第１の電極手段の断面図である。
【図２】図１の第１の電極手段の平面図である。
【図３ａ】図２の線Ａ−Ａに沿った電極手段の断面図である。
【図３ｂ】本発明に係るデータ記憶装置内の第２の電極手段の高い縦横比の電極を形成する種々のステップを示し、その断面図は図３ａと同じ方向から見たものである。
【図３ｃ】本発明に係るデータ記憶装置内の第２の電極手段の高い縦横比の電極を形成する種々のステップを示し、その断面図は図３ａと同じ方向から見たものである。
【図３ｄ】本発明に係るデータ記憶装置内の第２の電極手段の高い縦横比の電極を形成する種々のステップを示し、その断面図は図３ａと同じ方向から見たものである。
【図３ｅ】本発明に係るデータ記憶装置内の第２の電極手段の高い縦横比の電極を形成する種々のステップを示し、その断面図は図３ａと同じ方向から見たものである。
【図３ｆ】本発明に係るデータ記憶装置内の第２の電極手段の高い縦横比の電極を形成する種々のステップを示し、その断面図は図３ａと同じ方向から見たものである。
【図４】図３ａの断面図と同じ方向から見た本発明に係るデータ記憶装置内の第１のメモリ・デバイスである。
【図５】本発明に係るデータ記憶装置内の第１のメモリ・デバイスの平面図である。
【図６】図５の線Ｂ−Ｂに沿った図５内のデータ記憶装置の断面図である。
【図７】図６の断面図と同じ方向から見た本発明に係るデータ記憶装置内の第１のメモリ・デバイスの上への第２のメモリ・デバイスの積重ねである。
【図８】２つのメモリ層を持つ本発明に係るデータ記憶装置の平面図である。
【図９】図８の線Ａ−Ａに沿った図８のデータ記憶装置の断面図である。
【図１０】第３のメモリ・デバイスを第２のメモリ・デバイスの上に積み重ねた図９と同様の断面図である。
【図１１】第３のメモリ・デバイスを持つ図１０のデータ処理装置の平面図である。
【図１２ａ】図１１の線Ｂ−Ｂに沿った４つのメモリ・デバイスを持つ本発明に係るデータ記憶装置の実施の形態の断面図である。
【図１２ｂ】図１１の線Ａ−Ａに沿った図１２ａの実施の形態と同様な本発明に係るデータ記憶装置の断面図である。
【図１３】本発明に係る機能的データ記憶装置の一般的構造と構成要素の略図である。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２ａ】
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【図１２ｂ】
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【図１３】
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【国際調査報告】
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