(57)【要約】外部からリクエストされるアクセスとリフレッシュ動作との間の競合を検出するためのリフレッシュ用競合回路を備えるデュアルポートメモリモジュールである。リフレッシュ動作は、外部からアクセスされないポートに割り当てる。両方のポートを通してのアクセスがリクエストされる場合、リフレッシュが終了するまで、これらのアクセスリクエストの内の一方のリクエストに対して待機サイクルを挿入する。
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【特許請求の範囲】
【請求項１】
複数のメモリセル、第１及び第２ビットライン、そして第１及び第２ワードライン、を有するメモリセルアレイを備え、前記メモリセルの各々は前記第１ビットラインの内の一つ、前記第２ビットラインの内の一つ、前記第１ワードラインの内の一つ、及び前記第２ワードラインの内の一つ、に接続され、
前記複数の第１ワードラインに接続されて前記ワードラインの内の一つを起動する第１のワードラインデコーダと、
前記複数のワードラインに接続されて前記第２ワードラインの内の一つを起動する第２のワードラインデコーダと、
リフレッシュを前記ワードラインデコーダの内の一つに割り当てる競合回路を含むリフレッシュ制御回路構成と、
を備え、この割り当てによって、前記ワードラインデコーダの内の一つが前記メモリセルアレイのメモリセルの内の一つへの外部アクセスに現時点で使用されなくなる、メモリデバイス。
【請求項２】
前記第１及び第２ワードラインデコーダの各々は、前記複数のワードラインの内の一つを利用可能にすることにより、前記メモリセルの内の一つへのアクセスを行なうように構成され、
前記競合回路は、前記第１及び第２ワードラインデコーダの内の一つを選択して、前記第１及び第２ワードラインデコーダの一つに接続される複数のワードラインに接続される前記メモリセルに対してリフレッシュ動作を行なうように構成され、かつ前記第１及び第２ワードラインデコーダの別の一つを選択して外部アクセスを行なうように構成される、請求項１記載のメモリデバイス。
【請求項３】
前記競合回路は、前記一方のワードラインデコーダがアクセスを要求する外部リクエストを受信するときに、前記第１及び第２ワードラインデコーダの内の一方に待機サイクルを発行するように構成される、請求項１記載のメモリデバイス。
【請求項４】
前記リフレッシュ制御回路構成はリフレッシュアドレスカウンタを含み、このカウンタはリフレッシュ対象のワードラインのアドレスをカウントし、そして外部リクエストが行なわれるときに、比較器によってリフレッシュ対象の前記ワードラインのアドレスをアクセス対象のワードラインのアドレスと比較し、さらに、アドレスが一致したときにはリフレッシュサイクルが禁止される、請求項１記載のメモリデバイス。
【請求項５】
第１アクセスポート及び第２アクセスポートが設けられ、前記第１アクセスポートは前記第１ワードラインデコーダを含み、そして前記第２アクセスポートは前記第２ワードラインデコーダを含むことと；
第１ポート選択信号を供給して前記第１ポートを介してのアクセスを可能にする一の端子、及び第２ポート選択信号を供給して前記第２ポートを通してのアクセスを可能にする１つの端子が設けられることと；
前記第１アクセスポートに供給される前記ポート選択信号が活性化され、そして前記第２アクセスポートに供給される前記ポート選択信号が非活性化される場合に、前記競合回路はリフレッシュ対象のメモリセルを含むワードラインのアドレスを前記第１アクセスポートの行デコーダに供給する、請求項１記載のメモリデバイス。
【請求項６】
前記競合回路は、前記第１及び第２アクセスポートに供給される前記ポート選択信号が共に活性化される場合に、リフレッシュ対象のメモリセルを含むワードラインのアドレスを前記第１アクセスポートの前記行デコーダに供給し、そして前記競合回路は待機信号を発行して、メモリセルに対して前記第１アクセスポートを通して行なわれて外部からリクエ
ストされるアクセスを、前記リフレッシュが前記第１アクセスポートを通して行なわれている間だけ遅延させる、請求項５記載のメモリデバイス。
【請求項７】
前記競合回路は、前記第１及び第２ポート選択信号が活性化される場合に、前記ポートの内の一方を通して外部からリクエストされるアクセスに対して待機サイクルを実行するように構成される、請求項５又は６記載のメモリデバイス。
【請求項８】
前記メモリセルの各々は、第１及び第２端子を有する記憶デバイスと、前記第１端子に接続される第１アクセストランジスタと、そして前記第２端子に接続される第２アクセストランジスタと、を含み、前記第１アクセストランジスタは複数の前記第１ワードライン及び第１ビットラインの内の一つに接続され、前記第２アクセストランジスタは複数の前記第２ワードライン及び第２ビットラインの内の一つに接続される、請求項１乃至７のいずれか一項に記載のメモリデバイス。
【請求項９】
メモリデバイスの動作方法であって、前記第１メモリデバイスは、第１及び第２アクセスポートと、複数の行に配列されるメモリセルと、を含み、これらの行の各々には前記第１及び第２アクセスポートを通してアクセス可能であり、さらに、それぞれの行アドレスに応じて前記行の内の１つをデコードする第１及び第２行デコーダを含み、リフレッシュは前記行の内の１つのメモリセルに対して、前記１つの行を前記第１行デコーダを通して利用可能にすることにより行なわれ、同時に、別の行へのアクセスが、前記第２行デコーダを通し外部からリクエストされるアクセスに応答して行なわれる、方法。
【請求項１０】
前記第１及び前記第２アクセスポートの各々が外部からリクエストされるアクセスを受信するときに、外部からリクエストされるアクセスの待機サイクルを前記１つのポートの前記第１行デコーダに対して発行する、請求項９記載の方法。
【請求項１１】
さらに、リフレッシュ対象の行の行アドレスをカウントし、そして或る行のメモリセルのリフレッシュを禁止する工程を備え、このリフレッシュの禁止は、外部からリクエストされるアクセスの行アドレス及びリフレッシュ対象の前記行の行アドレスが互いに一致する場合に行なわれる、請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ：ＩＣｓ）に関する。特に、本発明は集積回路におけるマルチポートメモリアレイのリフレッシュに関する。
【背景技術】
【０００２】
デジタル信号プロセッサ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｓｅｓｓｏｒｓ：ＤＳＰｓ）のような集積回路はオンチップメモリ（メモリモジュール）を使用して処理対象の情報を保存する。オンチップメモリは、例えばスタティックランダムアクセスメモリ（SRAM）セルアレイまたはダイナミックランダムアクセスメモリ（DRAM）セルアレイを備える。メモリセルは一の方向に走るワードライン、および別の方向に走るビットラインに接続される。ダイナミックメモリセルは一つのストレージキャパシタ及び少なくとも一つのアクセストランジスタを備える。ストレージキャパシタに蓄積される電荷は情報が記憶されていることを示す（例えば論理１または論理０）。リークが生じると、ストレージキャパシタの電荷が時間と共に減る。従って蓄積電荷を補充するために、周期的にリフレッシュを行なってメモリセルがＩＣ動作中に正しい情報を確実に保持するようにする必要がある。
【０００３】
或る用途では、デュアルポートメモリモジュールを使用する。デュアルポートメモリモジュールは第１及び第２ポートを含み、これらのポートを通してメモリセルへのアクセスが可能になる。各ポートはアドレス信号、データ信号及び制御信号を受信する信号ラインを含む。各ポートは、例えばアドレスデコーダを含み、このデコーダはメモリセルアレイ内の特定のワードライン、またはメモリセルの行を選択する。メモリセルは両方のアクセスポートに２つの別のワードライン及び２つの別のビットラインによって接続される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アレイのメモリセルは所定時間（例えば保持時間）が経過した後にリフレッシュする必要がある。しかしながらリフレッシュサイクルは、アクセスリクエストがメモリセルアレイに対してこれらのアクセスポートのいずれか一つを通して行なわれる時間に一致する。従来、メモリモジュールへのアクセスはリフレッシュサイクルが完了するまで待たされ、これがシステムの性能に悪影響を及ぼす。
【０００５】
これまでの議論から、リフレッシュサイクルがシステム性能に与える悪影響が小さくなるマルチポートメモリモジュールを提供することが望まれる。
【課題を解決するための手段】
【０００６】
本発明は概してメモリモジュールを備えるＩＣに関する。特に本発明は、マルチポートメモリモジュールに対して効果的に行なわれるリフレッシュに関する。一の実施形態では、メモリモジュールは第１及び第２ポートを含む。制御ブロックはメモリアクセス及びリフレッシュリクエストを管理する。一の実施形態では、制御ブロックは競合検出回路を含み、この回路はアクセスポートを通してのメモリアクセスリクエストだけでなくリフレッシュ動作もモニターする。リフレッシュカウンタはリフレッシュ対象のメモリセルの行の一連のアドレスを供給する。各ポート内のアドレスデコーダは行を起動してリフレッシュまたはメモリアクセスのいずれかを行なう。競合回路は、リフレッシュ動作が、メモリアクセスに同時に使用されてはいないポートに割り当てられることを保証する。
【発明を実施するための最良の形態】
【０００７】
図１は本発明の一の実施形態によるデュアルポートメモリモジュールのブロック図を示している。メモリモジュールは、例えばＤＳＰのようなＩＣに組み込むことが出来る。メモリＩＣのような他のタイプのＩＣへの組み込みも有用である。図１に示すように、メモリモジュールはメモリアレイ１を含み、このメモリアレイには第１及び第２ポート（ポートＡ及びポートＢ）を通してアクセスすることができる。メモリモジュールに追加のメモリアレイまたは追加のポートを設ける構成も有用である。メモリモジュールには、例えば複数の信号プロセッサまたはマイクロコントローラによってアクセスすることができる。
【０００８】
メモリアレイ１は、行１３及び列１４に配列した複数のメモリセル１１を備える。メモリセル行は第１及び第２ワードライン１０３ａ，１０３ｂを含む。第１ワードラインは第１行デコーダ２１ａによって制御され、そして第２ワードラインは第２行デコーダ２１ｂによって制御される。メモリセル列は第１及び第２ビットライン１０１ａ，１０１ｂを含む。第１センスアンプ１０７ａは第１ビットラインに接続され、そして第２センスアンプ１０７ｂは第２ビットラインに接続される。
【０００９】
図２は本発明の一の実施形態によるデュアルポートメモリセルを示している。メモリセルは２つのアクセストランジスタ１１０，１１１及び一の記憶トランジスタ１１２を備え、この記憶トランジスタはアクセストランジスタ１１０，１１１に接続されるドレイン端子及びソース端子を有する。一の実施形態では、これらのトランジスタはｎ型ＦＥＴである。ｐ型ＦＥＴまたはｎ型ＦＥＴ及びｐ型ＦＥＴの組合せを使用することも有用である。第１アクセストランジスタ１１０は第１ポートとして機能し、そして第１ビットライン１０１及び第１ワードライン１０３に接続される。第２アクセストランジスタは第２ポートとして機能し、そして第２ビットライン１０２及び第２ワードライン１０４に接続される。記憶トランジスタのゲートをアクティブ信号に接続してトランジスタを導通させる。一の実施形態では、ｎ型ＦＥＴ記憶トランジスタはそのゲートがＶＤＤに接続される。メモリセルにこれらのポートのいずれかを通してアクセスするには、それぞれのワードラインを高電位（ＶＤＤ）で活性化してそれぞれのアクセストランジスタを導通させる。ワードラインをＶＤＤよりも高い昇圧電圧で活性化する操作も有用である。他のタイプのデュアルポートメモリセルまたはマルチポートメモリセルもメモリモジュールにおいて使用することができる。
【００１０】
図１に戻ると、メモリアレイへのアクセスを制御する制御ブロック４が設けられている様子が示される。制御ブロックは、例えばステートマシンである。他のタイプの回路または論理ブロックを使用することもできる。制御ブロックは、読み出し（ｒｅａｄ）／書き込み（ｗｒｉｔｅ）情報及びアドレス情報のような制御信号を受信し、そしてそれに応答してメモリモジュールにアクセスするための信号を生成する。メモリモジュールにポートＡを通してアクセスするために、制御ブロックはＣＳＡ’活性信号及びアクセス対象のメモリセルのアドレス（ＡＤＲＡ’）を生成する。一の実施形態では、読み出し／書き込み信号ＲＷＡ’も生成される。アクセスが読み出しアクセスまたは書き込みアクセスのいずれであるかによって、ＲＷＡ’信号は論理「１」または論理「０」のいずれかになる。例えば、ＲＷＡ’は読み出しアクセスの場合に論理「１」となり、書き込みアクセスの場合に論理「０」になる。同様に、アクセスがポートＢを通して行われる場合には、ＣＳＢ’信号及びメモリセルのアドレス（ＡＤＲＢ’）は、アクセスが読み出しアクセスまたは書き込みアクセスのいずれであるかを示すＲＷＢ’と一緒に生成される。データは書き込みアクセス中に供給される、または読み出しアクセス中に読み出される（例えば、ＤＡＴＡＡ，ＤＡＴＡＢ）。
【００１１】
本発明の一の実施形態によれば、制御ブロックはリフレッシュ動作を制御するリフレッシュ制御ブロックを含む。制御ブロックから独立したリフレッシュ制御ブロックを設ける
ことも有用である。一の実施形態では、リフレッシュ制御を行うことによりリフレッシュ動作中のメモリモジュールへのメモリアクセスが可能になる。
【００１２】
リフレッシュ制御ブロックはリフレッシュイネーブル（ＲＥ）信号、リフレッシュ行アドレス（ＲＲ）信号、及び待機（ＷＳ）信号を生成し、そしてこれらの信号をポートＡ及びＢのそれぞれの制御入力に出力する。これらの信号については後述することとする。制御回路４はマルチプレクサ４１〜４６を備え、これらのマルチプレクサはポートへの正常アクセス用及びリフレッシュアクセス用の二者択一の信号を出力する。
【００１３】
図３は本発明の一の実施形態によるリフレッシュタイミングを示している。リフレッシュは時間０と時間Ｔとの間のリフレッシュサイクル５０内で行われる。２つのリフレッシュサイクル５０ａ，５０ｂはリフレッシュアイドル時間Ｉだけ離れる。保持時間Ｒはリフレッシュサイクル時間Ｔとアイドル時間Ｉとを合計したものである。保持時間Ｒは、ストレージキャパシタ内に蓄積される電荷が正しく検出されて後続のリフレッシュ動作または読み出し動作を可能にするために十分な大きさを保つように選択する。リフレッシュサイクル５０中では、ｎ行のメモリセルアレイ全てに対してリフレッシュを行なう。一の実施形態では、ｎ行のリフレッシュが第１または第２ポートを通して連続して行われる。メモリセルのリフレッシュは、例えば一行のメモリセルへの読み出しアクセスを行うことにより行われる。リフレッシュ動作は、ｎ行のセルアレイ全てに対してｎ回繰り返される。保持時間Ｒが過ぎた後、同じ手順が繰り返される。
【００１４】
図４は本発明の一の実施形態による制御回路４の動作図を示している。制御回路は、例えばステートマシンである。制御回路は制御ブロック６１を含む。制御ブロックはシステムクロック信号ＣＬＫを受信し、この信号によりメモリモジュールの機能を制御する。ＩＣは２つの動作モード、すなわちパワーダウンモードまたはノーマルモードを有することができる。ＩＣのこれらの動作モードはＰＤ信号により制御することができる。一の実施形態では、第２クロック信号を制御ブロックに供給する。第２クロック信号は、例えば発振器６０により生成される。
【００１５】
一の実施形態では、制御ブロックはリフレッシュイネーブル信号（ｒｅｆｒｅｓｈ  ｅｎａｂｌｅ：ＲＥ）を生成する。リフレッシュイネーブル信号はこれらのクロック信号の内のいずれかと同期させることができる。ＲＥ信号によりリフレッシュアドレスカウンタ６２を制御し、このカウンタはメモリセルアレイの一連の行アドレスを供給する。リフレッシュアドレスカウンタはリフレッシュアドレスＲＲを出力する。一の実施形態では、ＩＣがパワーダウンモードにある場合（例えばＰＤ＝１）、リフレッシュを発振器６０からのリフレッシュクロックを使用して機能ブロック６３によって起動する。パワーダウンモードの間、アクセスリクエストがＩＣに対してポートＡ及びＢを通して行えなくなる。
【００１６】
ＩＣがノーマル動作状態にある場合（例えばＰＤ＝０）、リフレッシュアドレスＲＲを機能ブロック６４に転送するが、このブロックは競合検出を行なう。競合検出は、一の実施形態では、アクセスアドレスとリフレッシュアドレスとを比較することにより行なわれる。機能ブロック６４には、ポートＡまたはＢを通してのアクセスに伴う全てのアドレスＡＤＲＡ，ＡＤＲＢ及びポート選択信号ＣＳＡ，ＣＳＢが供給される。リフレッシュ動作の間、４つの異なる競合シナリオまたは競合状態が表１に示すように生じる。
【００１７】
【表１】
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状態１は、リフレッシュリクエスト中にメモリアクセスがリクエストされない場合を表わす。リフレッシュとメモリアクセスとの間の競合が無い状態では、リフレッシュカウンタにより指定される行のリフレッシュをこれらのポートのいずれかを通して行なうことができる。好適な実施形態では、これらのポートのいずれか（例えばポートＡ）を無競合状態におけるリフレッシュ動作専用とすることができる。
【００１８】
状態２は、リフレッシュリクエスト中にメモリアクセスがポートＡを通してリクエストされる場合を表わす。リフレッシュアドレスとアクセスアドレスとが比較される。リフレッシュアドレスとアクセスアドレスとが異なる行に対応するものである場合、リフレッシュ動作がポートＢに割り当てられている間にアクセスがポートＡを通して行なわれる。リフレッシュアドレスに対応する行のリフレッシュがポートＢを通して行なわれる。別の構成として、状態３で示すように、ポートＢを通してのメモリアクセスがリフレッシュリクエストと同時にリクエストされる。このような場合、アクセスアドレスとリフレッシュアドレスとが異なる行に対応するものであるときにリフレッシュがポートＡを通して行なわれている状態にメモリアクセスがポートＢを通して行なわれる。
【００１９】
一の実施形態では、アクセスがリフレッシュ対象の同じ行への読み出しアクセスである状態２または３の場合、リフレッシュが禁止される、または省略される。行のメモリセルの全てに対する読み出しが行なわれる。しかしながら、行の選択セルまたは選択セル群のデータのみが出力される。これらのセルに対する読み出し動作によって行のリフレッシュが効果的に行なわれる。書き込み動作の場合、行の非選択セルに対する読み出しはこれらの非選択セルのデータを出力しないで行なわれる。別の構成として、リフレッシュを一方のポートを通して行ない、その間、アクセスを他方のポートを通して行なうことができる。
【００２０】
メモリアクセスが両方のポートを通してリフレッシュリクエストと一緒にリクエストされる場合（状態４）、これらのアクセスのいずれもがリフレッシュ対象の行に対するものではないときには、これらのアクセスの一方はこれらのポートの一方を通して行なわれ、その間、リフレッシュが他方のポートを通して行なわれる。第２アクセスをリフレッシュが完了するまで待機信号によって遅延させる。待機信号によって、他方のポートへのアクセスを遅延させることも通知する。例えば、ポートＡへのアクセスが行なわれ、ポートＢへのアクセスを遅延させ、そしてリフレッシュがポートＢを通して行なわれる。このような場合にポートＢにメモリアクセスの優先度を割り当てることも有用である。これらのポートへのアクセスの優先度をフラグを使用することによって変えることができる。アクセ
ス優先度を割り当てる他の方法も有用である。
【００２１】
これらのアクセスの内の一方がリフレッシュ対象の一の行に対するものである場合、リフレッシュ動作を利用不能とすることができる。両方の行へのアクセスが可能となる。書き込みアクセスがリフレッシュ対象の行のメモリセルに対して行なわれる場合、選択メモリセルに書き込みが行なわれ、同時に行の他のメモリセルの読み出しが行なわれる。
【００２２】
ポートＡまたはポートＢをリフレッシュに使用する場合、それぞれのポートＡまたはＢの行デコーダには行アドレスがリフレッシュアドレスカウンタから供給される。
競合を検出し、そしてアドレスを比較する機能ブロック６４は次の項目を決定する。
【００２３】
１．ＲＥ＝０の場合、ポートアクセスとリフレッシュとの間に競合が無い。アドレスＡＤＲＡを第１デコーダにその入力ＡＤＲＡ’を通して供給し、アドレスＡＤＲＢを第２デコーダにその入力ＡＤＲＢ’を通して供給する。これらのデコーダはワードラインの内の一つを起動してデータを行のメモリセルの内の一つ又は幾つかに対する読み出し、または書き込みを行なう。
【００２４】
２．ＲＥ＝１であり、ポートＡまたはＢがいずれも外部アクセスに対して選択されない場合、リフレッシュアドレスＲＲをポートＡ及びＢの内の一方にこれらのポートの入力ＡＤＲＡ’及びＡＤＲＢ’の内の一方を通して供給する。
【００２５】
３．ＲＥ＝１であり、ポートＡのみが外部アクセスに対して選択される場合、ポートＡを通して行なわれるアクセスのためのアドレスＡＤＲＡ’を第１行デコーダに供給する。リフレッシュアドレスＲＲを第２行デコーダに供給してリフレッシュを行なう。
【００２６】
４．ＲＥ＝１であり、ポートＢのみが外部アクセスに対して選択される場合、ポートＢを通して行なわれるアクセスのためのアドレスＡＤＲＢ’を第２行デコーダに供給する。リフレッシュアドレスＲＲを第１行デコーダに供給してリフレッシュを行なう。
【００２７】
５．ＲＥ＝１であり、ポートＡ及びＢの両方が外部アクセスに対して選択される場合で、かつアクセス優先度がポートＡに割り当てられている場合、ポートＡを通して行なわれるアクセスのためのアドレスＡＤＲＡ’を第１行デコーダに供給してリクエストされたアクセスを実行する。別の構成として、優先度をポートＢに割り当ててメモリアクセスを行なうことができる。リフレッシュアドレスカウンタ６２からのリフレッシュアドレスＲＲを第２行デコーダに供給してリフレッシュを行なう。さらに、待機サイクル信号ＷＳをリフレッシュ制御ブロックが発行して、アドレスＡＤＲＢに対して読み出し／書き込みアドレスを一サイクルだけ遅延させ、リフレッシュサイクルがポートＢの第２行アドレスデコーダを通して実行されるようにする。
【００２８】
項目３〜５の全ての場合において、リフレッシュアドレスカウンタ６２からのリフレッシュアドレスＲＲは読み出し／書き込みアドレスＡＤＲＡ’，ＡＤＲＢ’とは異なる。この状態が当てはまらず、リフレッシュアドレスＲＲがアクセス用に設けられる読み出し／書き込みアドレスＡＤＲＡ’，ＡＤＲＢ’の内の一方と等しい場合、特定行に対するリフレッシュが禁止される。項目５の場合においてはまた、待機サイクル信号ＷＳの発行が省略される。その代わり、アクセスが行なわれる。機能ブロック６４は比較器を含み、この比較器は読み出し／書き込みのためのアクセス対象のメモリセルの行アドレスとリフレッシュのための行アドレスとを比較する。
【００２９】
図５には、メモリセルアレイの周期リフレッシュを行なうための別の時間方式が示されている。リフレッシュイネーブル信号ＲＥのパルス７１と７２との間の期間は図３に示す
ものと同じである。しかしながらリフレッシュイネーブル信号は図３に比べると短いパルスから成るシーケンスを有し、そして数回繰り返される。リフレッシュイネーブル信号は期間ＲのＮパルスに対応する数だけ配信される。図３では、Ｎ行の全てのリフレッシュが時間０〜Ｔの期間に実行されるが、この例では、Ｎ行の内の一行のリフレッシュのみがこれらのパルスの内の一パルス期間に行なわれる（例えば図５の７１に示すパルス期間）。
【００３０】
本発明について種々の実施形態を参照しながら特定の形で示し、記載してきたが、この技術分野の当業者であれば、本発明の技術思想及び技術範囲を逸脱しない範囲において本発明に変形及び変更を加え得ることを理解できるであろう。従って本発明の技術範囲は上の記述を参照するのではなく、添付の請求項を等価物に示される全ての技術範囲と一緒に参照することにより決定される。
【図面の簡単な説明】
【００３１】
【図１】デュアルポートメモリのブロック図。
【図２】図１に示すメモリセルアレイの特定のメモリセル。
【図３】リフレッシュサイクルのタイミング図。
【図４】リフレッシュ制御回路の機能図。
【図５】リフレッシュサイクルの別のタイミング図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成16年6月28日(2004.6.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
複数のメモリセル、第１及び第２ビットライン、そして第１及び第２ワードラインを有するメモリセルアレイを備え、前記メモリセルの各々は前記第１ビットラインの内の一つ、前記第２ビットラインの内の一つ、前記第１ワードラインの内の一つ、及び前記第２ワードラインの内の一つ、に接続され、
前記複数の第１ワードラインに接続されて前記ワードラインの内の一つを起動する第１のワードラインデコーダと、
前記複数のワードラインに接続されて前記第２ワードラインの内の一つを起動する第２のワードラインデコーダと、
リフレッシュを前記ワードラインデコーダの内の一つに割り当てる競合回路を含むリフレッシュ制御回路構成と、
を備え、この割り当てによって、前記ワードラインデコーダの内の前記一つが前記メモリセルアレイの前記メモリセルの内の一つへの外部アクセスに現時点で使用されなくなり、
更に、アクセス対象のメモリセルのアドレスとリフレッシュ対象のアドレスとを比較する、メモリデバイス。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
メモリデバイスの動作方法であって、前記第１メモリデバイスは、第１及び第２アクセスポートと、複数の行に配列されるメモリセルと、を含み、これらの行の各々には前記第１及び第２アクセスポートを通してアクセス可能であり、さらに、それぞれの行アドレスに応じて前記行の内の１つをデコードする第１及び第２行デコーダを含み、リフレッシュは前記行の内の一つのメモリセルに対して、前記一つの行を前記第１行デコーダを通して利用可能にすることにより行なわれ、同時に、別の行へのアクセスが、前記第２行デコーダを通し外部からリクエストされるアクセスに応答して行なわれ、
更に、アクセス対象のメモリセルのアドレスとリフレッシュ対象のアドレスとを比較する、方法。
【国際調査報告】
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