(57)【要約】電流源（ＣＳ）、この電流源（ＣＳ）に結合される第１のデータスイッチ（Ｓ１）、この電流源（ＣＳ）に結合される第２のデータスイッチ（Ｓ２）、電流源（ＣＳ）と第１のデータスイッチ（Ｓ１）との間に結合される第１の位相スイッチ（Ｐｈｉ１）、電流源（ＣＳ）と第２のデータスイッチ（Ｓ２）との間に結合される第２の位相スイッチ（Ｐｈｉ２）、第１の位相スイッチ（Ｐｈｉ１）と第２の位相スイッチ（Ｐｈｉ２）との間をBreak Before Make交互シーケンスでスイッチングし、第１のデータスイッチ（Ｓ１）と第２のデータスイッチ（Ｓ２）とをMake Before Breakシーケンスでスイッチングするように構成される制御器、を有するデジタル−アナログ変換回路に対するユニットセルである。本発明によるユニットセルを使用して構成されるデジタル−アナログ変換回路は、この回路が電流源を１つしか使用しないので、既知の回路よりもより広いエリア及び電力効率となり、さらに、出力部間の短絡誤り電流を防ぐことを成功し、パルスの非対称性及びスイッチ電荷注入により生じる問題を解決し、より線形であり良好な品質の出力信号を供給する。
2005524277.tif 000002
【特許請求の範囲】
【請求項１】
−電流源と、
−前記電流源に結合される第１のデータスイッチと、
−前記電流源に結合される第２のデータスイッチと、
−前記電流源と前記第１のデータスイッチとの間に結合される第１の位相スイッチと、
−前記電流源と前記第２のデータスイッチとの間に結合される第２の位相スイッチと、
−前記第１の位相スイッチと前記第２の位相スイッチとの間をBreak Before Make交互シーケンスでスイッチングし、前記第１のデータスイッチと前記第２のデータスイッチとをMake Before Breakシーケンスでスイッチングするように構成されるコントローラと、
を有するデジタル−アナログ変換回路用のユニットセル。
【請求項２】
前記位相スイッチはＭＯＳトランジスタから形成される請求項１に記載のデジタル−アナログ変換回路に対するユニットセル。
【請求項３】
前記データスイッチはＭＯＳトランジスタから形成される請求項１又は２に記載のデジタル−アナログ変換回路に対するユニットセル。
【請求項４】
前記データスイッチはそれぞれ、ソース／エミッタが共通に接続され、ドレイン／コレクタがそれぞれ第１の出力ライン及び第２の出力ラインに結合される第１及び第２のトランジスタを有する請求項１、２又は３に記載のユニットセル。
【請求項５】
請求項４に記載のユニットセルにおいて、第３のトランジスタは、当該トランジスタの各ソース／エミッタがそれぞれ前記第１及び第２のトランジスタと共通に結合され、当該トランジスタのドレイン／コレクタは第３の出力ラインに結合される前記各データスイッチを備えるユニットセル。
【請求項６】
前記各トランジスタのゲート／ベースは前記デジタルデータ入力に結合される請求項４又は５に記載のユニットセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル−アナログ変換に関するものであり、特にスイッチングされる電流源を用いたデジタル−アナログ変換に対する回路に関する。
【背景技術】
【０００２】
デジタル−アナログ変換をもたらす１つのやり方は、デジタル入力データに従い制御されるスイッチングされる電流源を使用し、アナログ出力信号を発生させることである。出力信号の品質は、基本の電流源の品質及びスイッチングシステムの品質の両方により決められる。これら電流源の品質が一般的に本出願にとって満足のいくものであっても、スイッチングシステムが完全ではなく、理想的でないことがノイズ及びアナログ出力信号の歪みの原因となる。これら理想的でないことは、パルスの非対称性、スイッチ電荷注入(switch-charge injection)、スイッチキャパシタ電流及び短絡電流を含む。
【０００３】
パルスの非対称性は、アナログ出力信号の歪みに特に大きく影響する。電流スイッチの出力信号の立ち上がりエッジ及び立ち下がりエッジが理想的な矩形形状を持たず、有限の傾きを持つために、これによりスイッチング動作が瞬時に行われないことが生じる。さらにこれら立ち上がりエッジ及び立ち下がりエッジは必ずしも同じ有限の傾きを持たず、これにより前記スイッチの出力部に送出される総電荷は、前記信号における入力データシーケンスに依存して変動し、非線形性を生じさせる。さらに、特にＭＯＳトランジスタが上記回路を実施するのに使用される場合、異なる電荷量は、出力チャンネルにおいて一方のスイッチング方向に通常、他方のスイッチング方向において出力チャンネルから得られる量と比較して、ダンプされる。これはスイッチ電荷注入として知られている。デジタル−アナログ変換の機器においては、処理を行うパスにおける非線形性となり、出力信号の品質が低下する。
【０００４】
非線形性に対し特に敏感なシステムは、例えばオーバーサンプリングノイズ成形Ａ／Ｄ又はＤ／Ａ変換器である。これらの種類の変換器は、量子化ノイズを対象となる周波数帯域の外に移す。処理を行うパスにおける非線形性は、この量子化ノイズを対象となる周波数帯域に折り返させてしまい、これにより信号の品質が低下する。
【０００５】
電流スイッチの出力部に送出される総電荷は、各パルスが同じ開始状態及び終了状態であるため、前記スイッチの立ち上がり及び立ち下がり時間とは無関係であり、これにより転送が非常に線形となることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＲＴＺ符号化を用いた所与の電流に対し、この出力部に送出される総電荷は少なくなり、この出力信号の信号対ノイズ比（ＳＮＲ）は悪くなる。その上、このＲＴＺシステムは、より多くのエッジがある、つまり全パルスが現在立ち上がりエッジ及び立ち下がりエッジを持つので、クロックジッタに対し更に敏感となる。さらに、ＲＴＺコードは、満足の行く性能のために、フィルタリングを行い除去されなければならない高周波を持っている。
【０００７】
オリジナルの信号が２つのＲＴＺシーケンスに分割され、これら信号の一方は通常、クロック周期を半分だけ僅かに時間シフトされ、これら２つのシーケンスが加えられ、オリジナルの信号を復元する二重ＲＴＺ方式(dual RTZ approach)を用いて、従来のＲＴＺ符号化技法を改良することが提案されている。出力信号はこれにより余計なエッジが除去され、余分な高周波の内容を持たない。
【０００８】
しかしながら、この二重ＲＴＺ方式において、各ビットセル回路に対し２つのスイッチ及び２つの電流源を設ける必要があり、この回路は２倍の大きさとなり、従来のＲＴＺ回路の２倍の電力を消費する。これが、この二重ＲＴＺ方式を高い容量性の消費者製品に使用するのに適さない。
【課題を解決するための手段】
【０００９】
本発明は、先に提言されたシステム、特に二重ＲＴＺ方式の欠点の少なくとも幾つかを除去する改良されたデジタル−アナログ変換器を提供することを目的とする。
【００１０】
本発明によれば、
−電流源と、
−前記電流源に結合される第１のデータスイッチと、
−前記電流源に結合される第２のデータスイッチと、
−前記電流源と前記第１のデータスイッチとの間に結合される第１の位相スイッチと、
−前記電流源と前記第２のデータスイッチとの間に結合される第２の位相スイッチと、
−前記第１の位相スイッチと前記第２の位相スイッチとの間をBreak Before Make（ＢＢＭ）交互シーケンスでスイッチングし、前記第１のデータスイッチ及び前記第２のデータスイッチをMake Before Break（ＭＢＢ）シーケンスでスイッチングするように構成される制御器と、
を有するデジタル−アナログ変換回路に対するユニットセルを供給する。
【００１１】
好ましくは、これら位相スイッチは、ＭＯＳトランジスタから形成される。好ましい実施例によれば、データスイッチはＭＯＳトランジスタを有する。
【００１２】
これらデータスイッチは、ソース／エミッタが共通して接続され、ドレインがそれぞれ第１及び第２の出力ラインに接続される第１及び第２のトランジスタを各々有する。
【００１３】
各データスイッチ用の第３のトランジスタは好ましくは再び、第１及び第２のトランジスタと連結して接続されるソース／エミッタと、第３の出力ラインに接続されるドレイン／コレクタを備える。各トランジスタのゲート／ベースはデジタルデータ入力部に接続される。
【発明を実施するための最良の形態】
【００１４】
本発明をさらによく理解するためであり、同じことが実施される方法を示すために、ここで添付する図を参照する。
【００１５】
図１の既知の回路において、電流Ｉ１及びＩ２をそれぞれ生成する２つの電流源ＣＳ１及びＣＳ２が設けられている。これら電流Ｉ１及びＩ２は、入力データの位相及び状態に依存して２つのデータスイッチＳ１及びＳ２を介して、２つのオペアンプＯＡ１及びＯＡ２の何れかに供給される。これら２つのスイッチＳ１及びＳ２の各々は、ソースが互いに接続されている３つのＭＯＳＦＥＴトランジスタを有する。これにより、第１のスイッチＳ１は、トランジスタＴ１Ａ、Ｔ１Ｂ及びＴ１Ｃを有し、第２のスイッチＳ２は、トランジスタＴ２Ａ、Ｔ２Ｂ及びＴ２Ｃを有する。
【００１６】
図２は、図１の回路における信号のタイミング図である。データ信号は、論理１及び０から成る信号列により一番上のラインに表される。
【００１７】
クロックパルスが２番目のラインに示される。このクロックの周波数が倍長され、クロックパルスを半分だけ位相をシフトされ、２つの逆位相となるクロックパルスΦ１及びΦ２を形成する。これらクロックパルスΦ１及びΦ２は、クロックパルスの１つおきの半サイクル中、トランジスタがオンにスイッチングされるように、これらトランジスタＴ１Ｃ及びＴ２Ｃのゲートにそれぞれ供給される。これらは１Ｃ及び２Ｃに示される。
【００１８】
クロックパルスの第１の位相Φ１において、ゲート信号はトランジスタＴ１Ａのゲートに供給され、トランジスタＴ１Ｂのゲートに反転して供給される。前記クロックパルスの第２の位相Φ２の間、前記データはトランジスタＴ２Ａのゲートに供給され、トランジスタＴ２Ｂのゲートに反転して供給される。
【００１９】
前記クロックパルスの第１の位相Φ１の間、第１の電流源Ｓ１からの電流Ｉ１は、トランジスタＴ１Ａがオン状態であるため、第１のオペアンプＯＡ１に向けられる。この第１の位相の終わりに、電流Ｉ１はトランジスタＴ１Ｃに向けられ、Ｖrefに分流される。第２の位相Φ２の間、電流Ｉ２は、オン状態であるトランジスタＴ２Ｂを介してオペアンプＯＡ１にも向けられる。この電流Ｉ２は、この第２の位相Φ２が終了する場合、トランジスタＴ２Ｃに向けられ、これによりノードＶrefに向けられる。
【００２０】
同じ電流が前記クロックパルスの両方の位相で送られ、そして全電流はこのクロック期間にわたり略一定である。電流出力Ｉout+は、ゼロ復帰(RTZ: return to zero)電流パルス１Ａ及び遅延するＲＴＺ電流パルス２Ａの総和から形成されるので、合成和(composite sum)は符号間干渉(intersymbol interference)が無い。これは線形重ね合わせ原理(the principal of linear superposition)から十分知られている。
【００２１】
図１の回路におけるスイッチング機能は、電流源から出力部の１つへパスが常に設けられていることを保証するＭＢＢ(Make-Before-Break)シーケンスである。これは、２つのスイッチが共に閉じていて、且つ２つのオペアンプの入力部間に短絡路(short circuit path)が存在する場合、短時間のオーバーラップで短絡電流の干渉を許してしまう欠点を有する。これらオペアンプはこの短絡電流を増幅し、この電流をその出力部における電圧に転送する。これはデータ信号に依存する誤り信号を取り入れ、これにより非線形の歪んだ出力信号を生じさせる。
【００２２】
電流スイッチＳ１及びＳ２の出力は、通例１．８Ｋであるフィードバック抵抗を用いてシングルエンド(single-ended)Ｉ−Ｖ変換器を操作する２つのオペアンプＯＡ１及びＯＡ２に与えられる。これらオペアンプＯＡ１及びＯＡ２は好ましくは低ノイズ及び低歪み特性を持つ。
【００２３】
図３は本発明の回路を説明し、電流源ＣＳを１つだけ使用している。図３において、電流源ＣＳによる電流Ｉは、二相スイッチＰｈｉ１及びＰｈｉ２により２つのデータスイッチＳ１及びＳ２の間をスイッチングする。
【００２４】
これら位相スイッチＰｈ１及びＰｈ２は、ＭＢＢシーケンスにおいて動作される。これにより、図４のタイミング図に明瞭に見られるように、各スイッチは、他のスイッチがオフになる前に、オンになっている。それ故に、Ｐｈｉ１パルスの立ち上がりエッジ(leading edge)は、Ｐｈｉ２パルスの立ち下がりエッジ(trailing edge)を導き、その逆もある。このようにして、Ｐｈｉ１及びＰｈｉ２パルスはオーバーラップするクロックパルスを形成する。これらデータスイッチＳ１及びＳ２は、電流が流れない半サイクルの間に、各々が単に状態を変更するだけであるように構成される。従って、第１のデータスイッチＳ１は、位相スイッチＰｈｉ１がオフであり、第２の位相スイッチＰｈｉ２がオンである場合、単に状態を変更するだけである。同様に、第２のデータスイッチＳ２は第１の位相スイッチＰｈｉ１がオンであり、第２に位相スイッチＰｈｉ２がオフである場合、状態を単に変更するだけである。これは、トランジスタＤ１＋、Ｄ１−及びＤ１ｄに与えられるパルスの立ち上がりエッジ及び立ち下がりエッジは、第１の位相スイッチＰｈｉ１のパルスが定常状態ゼロ（電流が流れない）であり、且つ第２の位相スイッチＰｈｉ２のパルスが定常状態１である場合、全て立ち下がることは図３において明瞭に示されている。同様に、トランジスタＤ２＋、Ｄ２−及びＤ２ｄに与えられるパルスの立ち上がりエッジ及び立ち下がりエッジは、第２の位相スイッチＰｈｉ２のパルスが定常状態ゼロ（電流が流れない）であり、且つ第１の位相スイッチＰｈｉ１のパルスが定常状態１である場合、全て立ち下がる。つまり、トランジスタＤ１＋、Ｄ１−、Ｄ１ｄ、Ｄ２＋、Ｄ２−及びＤ２ｄの立ち上がりエッジ又は立ち下がりエッジは、位相スイッチＰｈｉ１又はＰｈ２のパルスの立ち上がりエッジ又は立ち下がりエッジの何れかと同じ時間に立ち下がることはない。
【００２５】
図４をより詳細に見てみると、時間ライン(time-line)における最初のイベントは、第１の位相スイッチＰｈｉ１が０から１へスイッチングを始める時間Ｔ１である。位相スイッチがＭＢＢシーケンスにおいて動作されるので、第２の位相スイッチＰｈｉ２は、第１の位相スイッチＰｈｉ１の信号がその立ち上がりエッジを完了し、論理１レベルで安定状態となる時間Ｔ２まで、スイッチングを開始しない。安定状態となっているので、第２の位相スイッチＰｈｉ２の信号は立ち下がりを開始して、時間Ｔ３において論理０への遷移を完了する。この最初に説明したクロックパルスの間、第１の位相スイッチＰｈｉ１の信号は論理１であるが、第１のデータスイッチ（Ｓ１）における第１及び第２のトランジスタＤ１＋及びＤ１−は共にオフ（論理０）である場合、電流は第３のトランジスタＤ１ｄを介して、出力端子Out dumpへダンプされ、そしてこのラインがハイとなる。
【００２６】
時間Ｔ４において、位相スイッチＰｈｉ１及びＰｈｉ２は、時間Ｔ４から時間Ｔ５まで続く第２の位相スイッチＰｈｉ２からの信号の立ち上がりエッジ、及び時間Ｔ５から時間Ｔ６まで続く第１の位相スイッチＰｈｉ１からの信号の立ち下がりエッジを用いて再び変更を開始する。第２の位相スイッチＰｈｉ２はここでオンであるが、トランジスタＤ２＋及びＤ２−はオフ（論理０）である。そして電流源ＣＳからの電流ＩはトランジスタＤ２ｄを介してこのラインをハイに維持するOut dump端末に送られる。
【００２７】
時間Ｔ７から時間Ｔ８までは、トランジスタＤ１ｄはオフにスイッチングし、時間Ｔ８から時間Ｔ９までは、トランジスタＤ１＋はオンにスイッチングする。このスイッチングは、ＢＢＭシーケンスであり、定常状態のクロック期間中、すなわち第１の位相スイッチＰｈｉ１における信号が０であり、第２の位相スイッチＰｈｉ２における信号が１であり、これらがどちらもスイッチングしない場合に起こる。
【００２８】
時間Ｔ１０において、次のクロックサイクルは、第１の位相スイッチＰｈｉ１をオンにスイッチして始める。ＭＢＢシーケンスにおいて、第２の位相スイッチＰｈｉ２はオフにスイッチして、これら２つの位相スイッチＰｈｉ１およびＰｈｉ２の間のスイッチングは、時間Ｔ１０と時間Ｔ１１との間に起こる。第１の位相スイッチＰｈｉ１がオンにスイッチするので、このスイッチは電流Ｉを第１のデータスイッチ１に排出する。このときトランジスタＤ１ｄはオフとなり、トランジスタＤ１＋はオンとなる。そして電流Ｉは、ラインOut dumpがローになるのと同時に、時間Ｔ１０から時間Ｔ１１の間にハイとなるOut plusラインに分流される。
【００２９】
時間Ｔ１２において、次のクロックサイクルの間、第２のデータスイッチ２は、時間Ｔ１２から時間Ｔ１３の間に起こるＭＢＢシーケンスにおいて再び、トランジスタＤ２＋をオンに、トランジスタＤ２−をオフにスイッチングする。
【００３０】
時間Ｔ１４において、クロックサイクルは再び変更し、第２の位相スイッチＰｈｉ２は、第１の位相スイッチＰｈｉ１がオフにスイッチングする直前にスイッチをオンにする。この遷移は時間Ｔ１５までに完了される。
【００３１】
図４の上部における番号は、データ入力信号の論理状態を表し、この図は、Out plus及びOut minが共にローであることにより論理０が示され、Out plusがハイであることにより論理１が示され、Out minがハイであることにより論理１が示されることを特徴として、出力信号Out plus及びOut minにおいて示される方法を説明する。
【００３２】
この回路及びスイッチング方式を用いることは、スイッチングの瞬間が何れかのデータストリームに対し同じであり、このシステムの線形性が維持されるように、出力がダンプ状態から常に所望の状態へ及びダンプ状態に戻るスイッチングを可能にする。
【００３３】
これにより、クロック期間の半分のオフセットを持つ２つの独立したゼロ復帰（ＲＴＺ）シーケンスがこれら２つのデータスイッチに与えられる場合、出力は効果的にこれら２つの総和となり、略完璧な線形となる。
【００３４】
本発明によるユニットセルを使用して構成されるデジタル−アナログ変換回路は、この回路が電流源を１つしか使用しないので、既知の回路よりもより広いエリア及び電力効率となり、さらに出力部間に短絡誤り電流を防ぐことを成功し、パルスの非対称性及びスイッチ電荷注入の影響により生じる問題を解決し、より線形性のある良好な品質の出力信号を供給する。
【図面の簡単な説明】
【００３５】
【図１】二重ゼロ復帰（ＲＴＺ）を用いたデジタル−アナログ変換用の既知の回路の回路図。
【図２】図１の既知の回路に対するタイミング図。
【図３】本発明によるデジタル−アナログ変換用の回路の回路図。
【図４】図３の回路に対するタイミング図。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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