(57)【要約】特にシリコン・オン・インシュレータデバイスである半導体デバイス（１００）であって、絶縁物質から構成される少なくとも一つの絶縁分離層（１０）と、前記絶縁分離層（１０）上にもたらされる少なくとも一つのシリコン基板（２０）と、少なくとも一つの低ドープゾーン（３４）を有する、シリコン基板（２０）に組み込まれる少なくとも一つのコンポーネント（３０）と、絶縁分離層（１０）とコンポーネント（３０）との間、特に絶縁分離層（１０）とコンポーネント（３０）の低ドープゾーン（３４）との間にもたらされる少なくとも一つの第一の、特にプレーナ型のメタライゼーション領域（４０）とを有する半導体デバイス（１００）、及びｐｎｐトランジスタのような低ドープコンポーネント（３０）の無故障動作も、絶縁体にもたらされるＳＯＩプロセスで保証される態様で少なくとも一つの半導体デバイス（１００）を製造する方法を改良するために、少なくとも一つの第二の、特にプレーナ型のメタライゼーション領域（４２）が、コンポーネント（３０）の領域、特にコンポーネント（３０）の低ドープゾーン（３４）の領域において、絶縁分離層（１０）から離れて対向するシリコン基板（２０）の側にもたらされることが提案されている。
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【特許請求の範囲】
【請求項１】
特にシリコン・オン・インシュレータデバイスである半導体デバイスであって、
−  絶縁物質から構成される少なくとも一つの絶縁分離層と、
−  前記絶縁分離層上にもたらされる少なくとも一つのシリコン基板と、
−  少なくとも一つの低ドープゾーンを有する、前記シリコン基板に組み込まれる少なくとも一つのコンポーネントと、
−  前記絶縁分離層と前記コンポーネントとの間、特に前記絶縁分離層と前記コンポーネントの前記低ドープゾーンとの間にもたらされる少なくとも一つの第一の、特にプレーナ型のメタライゼーション領域と
を有する半導体デバイスにおいて、少なくとも一つの第二の、特にプレーナ型のメタライゼーション領域が、前記コンポーネントの領域、特に前記コンポーネントの前記低ドープゾーンの領域において、前記絶縁分離層から離れて対向する前記シリコン基板の側にもたらされることを特徴とする半導体デバイス。  
【請求項２】
前記コンポーネントを有する前記シリコン基板は、少なくとも一つの固定媒体、特に接着層によって前記絶縁分離層上に固定される請求項１に記載の半導体デバイス。
【請求項３】
−  前記コンポーネントは、少なくとも一つの、特にバイポーラのｐｎｐトランジスタによって形成され、
−  前記コンポーネントの前記低ドープゾーンは、前記ｐｎｐトランジスタのｎ形ドープ領域によって形成される  
請求項１又は２に記載の半導体デバイス。
【請求項４】
前記第一のメタライゼーション領域が、少なくとも一つの第一の、特に酸化物によるパッシベーション層に組み込まれる請求項１乃至３の何れか一項に記載の半導体デバイス。
【請求項５】
前記絶縁分離層に対向する前記コンポーネントの側で、少なくとも一つの酸化物層が前記コンポーネント及び／又は前記第一のパッシベーション層と境界を成す請求項１乃至４の何れか一項に記載の半導体デバイス。  
【請求項６】
前記コンポーネントと前記第二のメタライゼーション領域との間に、特に酸化物による、少なくとも一つの第二の、特に埋込み型のパッシベーション層がもたらされる請求項１乃至５の何れか一項に記載の半導体デバイス。  
【請求項７】
特に請求項１乃至６の何れか一項に記載の、少なくとも一つの半導体デバイスを製造する方法であって、
−  絶縁物質から構成される少なくとも一つの絶縁分離層に、特に接着手段を使用して少なくとも一つのシリコン基板がもたらされるステップと、
−  少なくとも一つの低ドープゾーンを有する少なくとも一つのコンポーネントが、前記シリコン基板に組み込まれるステップと、
−  少なくとも一つの第一の、特にプレーナ型のメタライゼーション領域が、前記絶縁分離層と前記コンポーネントとの間、特に前記絶縁分離層と前記コンポーネントの前記低ドープゾーンとの間にもたらされるステップと
を有する方法において、少なくとも一つの第二の、特にプレーナ型のメタライゼーション領域が、前記コンポーネントの領域、特に前記コンポーネントの前記低ドープゾーンの領域において、前記絶縁分離層から離れて対向する前記シリコン基板の側にもたらされることを特徴とする方法。
【請求項８】
前記第一のメタライゼーション領域が、少なくとも一つの第一の、特に酸化物によるパッシベーション層に組み込まれる請求項７に記載の方法。  
【請求項９】
特に酸化物による、少なくとも一つの第二の、特に埋込み型のパッシベーション層が、前記コンポーネントと前記第二のメタライゼーション領域との間にもたらされる請求項７又は８に記載の方法。
【請求項１０】
請求項１乃至６の何れか一項に記載のシリコン・オン・インシュレータデバイスの前記シリコン基板に組み込まれる少なくとも一つのコンポーネントを両方の側で電気的に遮蔽するための、特に前記コンポーネントの少なくとも一つの低ドープゾーンを両方の側で電気的に遮蔽するための少なくとも一つの第二の、特にプレーナ型のメタライゼーション領域及び少なくとも一つの第一の、特にプレーナ型のメタライゼーション領域の用途。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して、半導体技術の分野に関し、特にいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）材料に関する。
【０００２】
本発明は特に、請求項１の前段部分による半導体デバイス、及び請求項７の前段部分による少なくとも一つの半導体デバイスを製造する方法に関する。
【背景技術】
【０００３】
ｎ形ドープ領域を備えるバイポーラｐｎｐトランジスタの場合のように、低（軽度）ドープゾーン（わずかにドープされたゾーン（ｓｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｚｏｎｅ））を有するコンポーネントが使用される場合、この低ドープ領域（わずかにドープされた領域（ｓｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｒｅｇｉｏｎ））のポテンシャルに関し、閾値電圧を超えると共に低ドープ領域の導電形を変化（いわゆる反転プロセス（ｉｎｖｅｒｓｉｏｎ  ｐｒｏｃｅｓｓ））させ得るポテンシャル差がもたらされないことは注意されるべきである。前記閾値電圧よりも高い場合に導電性チャネルは、本例においてバイポーラｐｎｐトランジスタのベースにおけるｐ形チャネルを形成し、当該導電性チャネルは、二つの高（高度）ドープ領域（高くドープされた領域（ｈｉｇｈｌｙ  ｄｏｐｅｄ  ｒｅｇｉｏｎ））、本例においてバイポーラｐｎｐトランジスタのエミッタとコレクタとを互いに短絡（ｓｈｏｒｔ−ｃｕｔ）させると共に前記コンポーネントに動作不良（誤動作（ｍａｌｆｕｎｃｔｉｏｎ））をもたらす。
【０００４】
シリコンにおける前記コンポーネントの従来の構成体（いわゆるバルクシリコン（ｂｕｌｋ−ｓｉｌｉｃｏｎ）技術）の場合、このような動作不良は、フィールドプレートが、低ドープ領域を備えるコンポーネント上にもたらされ、前記フィールドプレートのポテンシャルは前記領域のポテンシャルに一致（対応）させられることによって防止される。ほとんどの場合、コンポーネントの配線レベル（ｗｉｒｉｎｇ  ｌｅｖｅｌ）自体は、前記ポテンシャル比（ｐｏｔｅｎｔｉａｌ  ｒａｔｉｏ）をもたらすように使用される。その結果、もたらされるポテンシャル差（→電圧）は、導電性チャネルが形成される閾値電圧よりも常に小さくなる。
【０００５】
これに関して、例えばｐｎｐトランジスタ、酸化物層、第一のフィールドプレート、及び更なるフィールドプレートを有する半導体デバイスが開示されている米国特許第ＵＳ６１９０９４８Ｂ１号公報は参照され得る。これに関する技術的背景に関連して、文献米国特許第ＵＳ５４２０４５７号公報、米国特許第ＵＳ５４４０１６１号公報、米国特許第ＵＳ５７３１６２７号公報、米国特許第ＵＳ５９７３３４１号公報、及び米国特許第ＵＳ６１１８１５４号公報が更に参照され得る。
【０００６】
最近半導体技術の分野において、いわゆるＳＯＩプロセスがますます多く適用されるつつあることは注意されるべきである（この技術分野の場合、例えばＤＥ１９７５５１３５Ｃ１参照）。絶縁体（ｉｎｓｕｌａｔｏｒ）上にもたらされる当該ＳＯＩプロセスにおいて、導電性シリコン基板は絶縁体と置換される。前記ＳＯＩ技術により、シリコンにおけるトランジスタ及び内部寄生容量によってもたらされる影響が軽減され、このような所望されない影響により、集積回路の更なる小型化が妨げられる。
【０００７】
基本的にＳＯＩプロセス技術は、エネルギーのより効率的な使用を達成させるように、一つのコンピュータチップ上の何百万もの小さなトランジスタを絶縁分離する方法である。エネルギー損失（ロス（ｌｏｓｓ））の低減により、例えばハイエンドコンピュータ（ｈｉｇｈ−ｅｎｄ  ｃｏｍｐｕｔｅｒ）の計算電力（ｃｏｍｐｕｔｉｎｇ  ｐｏｗｅｒ）がかなり増大させられ得る。ＳＯＩは、集積回路のコンポーネントの各々の一つの完全な絶縁分離（ｄｉｅｌｅｃｔｒｉｃ  ｉｓｏｌａｔｉｏｎ）を実現するために埋込み酸化物層（ｂｕｒｉｅｄ  ｏｘｉｄｅ  ｌａｙｅｒ）を使用する。
【０００８】
しかしながらＳＯＩ技術が適用されるとき、冒頭の段落に記載の従来から使用されている配線レベルの使用はコンポーネントの一方の側だけの導電性チャネルの形成を妨げるため、コンポーネントの一方の側の前記ポテンシャル比が規定されないことは注意されなければならない。従って、絶縁体にもたらされるＳＯＩプロセスがテストされているとき、テストされるべきコンポーネントの合成樹脂パッケージング部（ｓｙｎｔｈｅｔｉｃ  ｒｅｓｉｎ  ｐａｃｋａｇｉｎｇ）の静電帯電（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｃｈａｒｇｉｎｇ）によってトリガされるラテラル（横型）ｐｎｐトランジスタ（ｌａｔｅｒａｌ  ｐｎｐ  ｔｒａｎｓｉｓｔｏｒ）の動作不良が観測され得る。  
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記の欠点及び欠陥並びに概略的な最新技術の評価に基づいて、本発明の目的は、冒頭の段落に記載の種類の半導体デバイス及び冒頭の段落に記載の種類の方法を、ｐｎｐトランジスタのような低ドープコンポーネントの無故障動作（ｔｒｏｕｂｌｅ−ｆｒｅｅ  ｏｐｅｒａｔｉｏｎ）も、絶縁体にもたらされるＳＯＩプロセスで保証される態様で改善することにある。
【課題を解決するための手段】
【００１０】
本目的は、請求項１に記載の特徴を有する半導体デバイス、及び請求項７に記載の特徴を有する方法によって達成される。問題の本発明の適切な改善点及び有利な実施例は、関連する従属請求項（ｓｕｂ−ｃｌａｉｍ）において特定される。
【００１１】
本発明の根拠となる理論は、それ故に例えば絶縁体にＳＯＩプロセスがもたらされた後における、少なくとも一つのフィールドプレートの形態での少なくとも一つの新たな更なるメタライゼーションレベルの導入に基づいている。更なるメタライゼーションレベルにおける当該フィールドプレートはコンポーネント自体の配線レベルとして適切に使用され得ると共に、コンポーネントの両方の側のポテンシャル比がもたらされることを可能にし、それ故にコンポーネント及び関連する集積回路の無故障動作を可能にする。
【００１２】
本発明に関して当業者は、絶縁体層上にＳＯＩプロセスがもたらされた後にもたらされるメタライゼーション部が、両方の側で少なくとも一つの低ドープコンポーネントを電気的に遮蔽（シールド（ｓｈｉｅｌｄ））するために更なる電極又は第二の電極として有利に使用され得ることを特に評価するであろう。それによって、低ドープコンポーネント、特にｐｎ接合部又はｎｐ接合部を備える縦型トランジスタ（ｖｅｒｔｉｃａｌ  ｔｒａｎｓｉｓｔｏｒ）の無故障動作が、絶縁体にもたらされるＳＯＩプロセスで保証される。
【００１３】
従って結局本発明は、上記の種類のＳＯＩデバイスのシリコン基板に組み込まれる少なくとも一つのコンポーネントを両方の側で電気的に遮蔽するための、特にコンポーネントの少なくとも一つの低ドープゾーンを両方の側で電気的に遮蔽するための少なくとも一つの第二の（特にプレーナ（平面（ｐｌａｎａｒ）型の）メタライゼーション領域（“第二のフィールドプレート（ｓｅｃｏｎｄ  ｆｉｅｌｄ  ｐｌａｔｅ）”）及び少なくとも一つの第一の（特にプレーナ型の）メタライゼーション領域（“第一のフィールドプレート（ｆｉｒｓｔ  ｆｉｅｌｄ  ｐｌａｔｅ）”）の使用に関する。
【００１４】
それ故に、本発明による半導体デバイス及び本発明による少なくとも一つの半導体デバイスを製造する方法並びに本発明による用途は、テストされるべきコンポーネントの絶縁分離合成樹脂パッケージング部の静電帯電及び／又は電界（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）によってトリガされるラテラルトランジスタの動作不良を有利且つ確実に防止する。前記ラテラルトランジスタにおいて、
−  低ドープ領域から高ドープ領域への少なくとも一つの垂直遷移（移行（ｔｒａｎｓｉｔｉｏｎ））
−  高ドープ領域から低ドープ領域への少なくとも一つの垂直遷移
が行われる。
【００１５】
本発明の更なる利点は、更なるフィールドプレートすなわち（コンポーネントの領域、特にコンポーネントの低ドープゾーンの領域において絶縁分離層から離れて対向するシリコン基板の側に、特にプレーナメタライゼーション領域となる）第二のフィールドプレートをもたらすことにより、電界が低ドープコンポーネントの両方の側で規定され得ることにある。
【００１６】
電界のこの規定部は、バルクシリコンの代わりに絶縁分離層にＳＯＩがもたらされる結果、埋込み酸化物（パッシベーション（保護（ｐａｓｓｉｖａｔｉｏｎ）））層に対向するコンポーネントの低ドープゾーンの側面における閾値電圧が、コンポーネントの両方の高ドープ領域を互いに短絡させる導電性チャネルの形成を防止し、それ故にコンポーネントの動作不良を防止するために制御されなければならない限り、本発明にとって本質的に重要である。
【００１７】
従って更にもたらされる（第二の）フィールドプレートは、集積回路の封止パッケージング部（ｅｎｃａｐｓｕｌａｔｉｎｇ  ｐａｃｋａｇｉｎｇ）の静電帯電によってもたらされ得る、規定されない電界からコンポーネントの一つ又は複数の低ドープゾーンを遮蔽する。
【００１８】
上記の詳細な説明において議論されているように、本発明の教示は、有利なことに様々な態様で実施されると共に改善され得る。このために、一方で請求項１及び７に後続する請求項が参照され、他方で更なる実施例、特徴、及び利点が、図１に記載の例を参照してより詳細に説明される。
【発明を実施するための最良の形態】
【００１９】
実施例によって図１に示されるように本発明は、なかんずく誘電物質（ｄｉｅｌｅｃｔｒｉｃ  ｍａｔｅｒｉａｌ）から構成される絶縁分離層１０及び前記絶縁分離層１０上にもたらされるシリコン基板２０を有するＳＯＩデバイス１００の形態で半導体デバイスをもたらす。バイポーラｐｎｐトランジスタ３０の形態のコンポーネントがシリコン基板２０に組み込まれる。前記コンポーネントは自身の中央領域においてn形ドープ領域３４の形態で低ドープゾーンを有し、二つのラテラル領域の各々においてｐ形ドープ領域３２及び３６の形態で高ドープゾーンをそれぞれ有する。図１に示されているように、コンポーネント３０を有するシリコン基板２０は、接着層（ａｄｈｅｓｉｖｅ  ｌａｙｅｒ）１２の形態の固定媒体によって絶縁分離層１０上に固定される。
【００２０】
ｐｎｐトランジスタ３０のn形ドープ領域３４と絶縁分離層１０との間に、ｐｎｐトランジスタ３０の配線レベルとして使用される第一のフィールドプレート４０の形態のプレーナの第一のメタライゼーション領域が形成され、この第一のフィールドプレート４０は、酸化物による第一のパッシベーション層２２に組み（埋め）込まれ（ｅｍｂｅｄｄｅｄ）、ｐｎｐトランジスタ３０に関する電極を構成するだけでなく、例えば前記コンポーネントの合成樹脂パッケージング物質を介して発生するような、所望されない静電帯電及びその結果としてもたらされる電界からこのｐｎｐトランジスタ３０を遮蔽する役割も果たす。
【００２１】
ｐｎｐトランジスタ３０及び関連する集積回路（ＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ））の無故障動作を保証するように、図１に示されているｐｎｐトランジスタ３０の下側だけでなく図１に示されているｐｎｐトランジスタ３０の上側にポテンシャル比を規定すると共にもたらすことを可能にするために、第二のフィールドプレート４２の形態のプレーナ型の第二のメタライゼーション領域が、ｐｎｐトランジスタ３０のn形ドープ領域３４の領域において絶縁分離層１０から離れて対向するシリコン基板２０の側にもたらされる。
【００２２】
従って前記更なる、すなわち第二のフィールドプレート４２により、ｐｎｐトランジスタ３０の両方の側の電界が規定され得る。電界のこの規定部は、バルクシリコンの代わりに絶縁分離層にＳＯＩがもたらされる結果、埋込み酸化物（パッシベーション）層２６に対向するｐｎｐトランジスタ３０のn形ドープ領域３４の側面における閾値電圧が、ｐｎｐトランジスタ３０の二つのｐ形ドープ領域３２と３６とを互いに短絡させる導電性チャネルの形成を防止し、それ故に前記ｐｎｐトランジスタ３０の動作不良を防止するために制御され得る限り重要である。
【００２３】
従って更に組み込まれる第二のフィールドプレート４２は、集積回路の封止パッケージング部の静電帯電によってもたらされ得る、規定されない電界からｐｎｐトランジスタ３０の低ドープn形ゾーン３４を遮蔽する。
【００２４】
図１にも示されているように、上記埋め込まれた第二のパッシベーション層２６が、ｐｎｐトランジスタ３０と第二のメタライゼーション領域４２（第二のフィールドプレート４２）との間にもたらされ、絶縁分離層１０に対向するｐｎｐトランジスタ３０の側で、酸化物層２４はｐｎｐトランジスタ３０及び埋め込まれた第二のパッシベーション層２６と境界を成す。このことは、第一のフィールドプレート４０の形態の第一のメタライゼーション領域が、第一のパッシベーション層２２と酸化物層２４との間に位置されることを意味する。
【００２５】
要約すると、絶縁体にＳＯＩプロセスがもたらされた後にもたらされる（第二の）メタライゼーション部４２が、部分的に低くドープされたコンポーネント３０を両側で電気的／静電気的に遮蔽するために更なる（第二の）電極として使用され得ることが開示され得る。  
【図面の簡単な説明】
【００２６】
【図１】本発明による方法により製造される本発明による半導体デバイスの実施例の断面図である。
【符号の説明】
【００２７】
１００  半導体デバイス（特にＳＯＩデバイス）
１０    絶縁分離層
１２    固定手段（特に接着層）
２０    シリコン基板
２２    第一のパッシベーション層
２４    酸化物層
２６    第二の（特に埋込み型の）パッシベーション層
３０    コンポーネント（特にｐｎｐトランジスタ）
３２    コンポーネント３０の第一の高ドープゾーン（特に第一のｐ形ドープ領域）  
３４    コンポーネント３０の低ドープゾーン（特にｎ形ドープ領域）
３６    コンポーネント３０の第二の高ドープゾーン（特に第二のｐ形ドープ領域）
４０    第一のメタライゼーション領域（特に第一のフィールドプレート）
４２    第二のメタライゼーション領域（特に第二のフィールドプレート）    
【図１】
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【国際調査報告】
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2005528798.tif 000005
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