(57)【要約】ホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システム。本システムは、複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンを備える。前記プリント回路基板は、複数の第１ディレクタ基板と、複数の第２ディレクタ基板と、複数のメモリ基板と、第１ジャンパーを有する複数のダミー第１ディレクタ基板と、第２ジャンパーを有する複数のダミー第２ディレクタ基板と、第３ジャンパーを有する複数のダミーメモリ基板を備える。バックプレーンの配線が、第１ジャンパーと第２ジャンパーと第３ジャンパーとの間を接続して、複数の第１ディレクタをホストコンピュータ／サーバに、複数の第２ディレクタをディスクドライブ群に、グローバルメモリを複数の第１ディレクタと複数の第２ディレクタに接続する。
2005528675.tif 000002
【特許請求の範囲】
【請求項１】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムであって、
前記システムインターフェースは、前記ホストコンピュータ／サーバに接続された複数の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備え、
前記キャッシュメモリは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、それぞれ一方が前記一対のデータ／制御ポートの対応する一方に接続された一対の論理ネットワークとを有し、
前記ディレクタのそれぞれと前記グローバルキャッシュメモリとの間に別々のポイントツーポイントデータパスがあり、
前記第１ディレクタの一対が前記一対の論理ネットワークへの接続に適している、
ことを特徴とするデータ記憶システム。
【請求項２】
バックプレーンを有する共に、前記キャッシュメモリと前記ディレクタとが前記バックプレーンを介して相互接続されたことを特徴とする請求項１に記載のシステム。
【請求項３】
前記第１ディレクタのそれぞれが別々のプリント回路基板上にあることを特徴とする請求項２に記載のシステム。
【請求項４】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムであって、
前記システムインターフェースは、前記ホストコンピュータ／サーバに接続された複数の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備え、
前記キャッシュメモリは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、それぞれ一方が前記一対のデータ／制御ポートの対応する一方に接続された一対の論理ネットワークとを有し、
前記ディレクタのそれぞれと前記グローバルキャッシュメモリとの間に別々のポイントツーポイントデータパスがあり、
前記第２ディレクタの一対が前記一対の論理ネットワークへの接続に適している、
ことを特徴とするデータ記憶システム。
【請求項５】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムであって、
前記システムインターフェースは、前記ホストコンピュータ／サーバに接続された複数の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備え、
前記キャッシュメモリは一対のメモリ基板を有し、このメモリ基板のそれぞれがメモリアレイを有し、
前記ディレクタのそれぞれと前記グローバルキャッシュメモリとの間に別々のポイントツーポイントデータパスがあり、
前記第１ディレクタの一対が前記一対のメモリ基板のメモリアレイへの接続に適している、
ことを特徴とするデータ記憶システム。
【請求項６】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムであって、
前記システムインターフェースは、前記ホストコンピュータ／サーバに接続された複数
の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備え、
前記キャッシュメモリは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、それぞれ一方が前記一対のデータ／制御ポートの対応する一方に接続された一対の論理ネットワークとを有し、
前記ディレクタのそれぞれと前記グローバルキャッシュメモリとの間に別々のポイントツーポイントデータパスがあり、
前記一対の論理ネットワークのそれぞれが前記第１ディレクタの一つと前記第２ディレクタの一つに接続された、
ことを特徴とするデータ記憶システム。
【請求項７】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムを提供するための方法であって、前記システムインターフェースが、複数の第１ディレクタと、複数の第２ディレクタと、グローバルメモリとを有する方法において、
前記第１ディレクタを有する複数の第１ディレクタ基板と、
前記第２ディレクタを有する複数の第２ディレクタ基板と、
前記グローバルメモリを提供する複数のメモリプリント回路基板と、
第１ジャンパーを有する複数のダミー第１ディレクタ基板と、
第２ジャンパーを有する複数のダミー第２ディレクタ基板と、
第３ジャンパーを有する複数のダミーメモリ基板とからなる、複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンを提供するステップと、
前記第１ジャンパーと第２ジャンパーと第３ジャンパーとの間の接続を行うように前記バックプレーンに配線を施して、前記複数の第１ディレクタを前記ホストコンピュータ／サーバに、前記複数の第２ディレクタを前記ディスクドライブ群に、前記グローバルメモリを前記複数の第１ディレクタと前記複数の第２ディレクタとに接続するステップとを備え、
前記メモリ基板のそれぞれは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、一対の論理ネットワークとを有し、前記一対の論理ネットワークのそれぞれ一方は前記一対のデータ／制御ポートの対応するいずれか一方に接続され、前記プリント回路基板は、ジャンパーでの接続を行うように配線されて、前記第１ディレクタの一対を前記一対の論理ネットワークに接続可能にすると共に、前記第２ディレクタの一対を前記一対の論理ネットワークに接続可能にする、
ことを特徴とする方法。
【請求項８】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムであって、前記システムインターフェースが、複数の第１ディレクタと、複数の第２ディレクタと、グローバルメモリとを有するシステムにおいて、
前記第１ディレクタを有する複数の第１ディレクタ基板と、
前記第２ディレクタを有する複数の第２ディレクタ基板と、
前記グローバルメモリを提供する複数のメモリプリント回路基板と、
第１ジャンパーを有する複数のダミー第１ディレクタ基板と、
第２ジャンパーを有する複数のダミー第２ディレクタ基板と、
第３ジャンパーを有する複数のダミーメモリ基板とからなる、複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンを備え、
前記第１ジャンパーと第２ジャンパーと第３ジャンパーとの間の接続を行うように前記バックプレーンに配線を施して、前記複数の第１ディレクタを前記ホストコンピュータ／サーバに、前記複数の第２ディレクタを前記ディスクドライブ群に、前記グローバルメモリを前記複数の第１ディレクタと前記複数の第２ディレクタとに接続し、
前記メモリ基板のそれぞれは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、一対の論理ネットワークとを有し、前記一対の論理ネットワークのそれぞれ一方は前記一対のデータ／制御ポートの対応するいずれか一方に接続され、前記プリント回路基板は、ジャンパーでの接続を行うように配線されて、前記第１ディレクタの一対を前記一対の論理ネットワークに接続可能にすると共に、前記第２ディレクタの一対を前記一対の論理ネットワークに接続可能にする、
ことを特徴とするシステム。
【請求項９】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムを提供するための方法であって、前記システムインターフェースが、複数の第１ディレクタと、複数の第２ディレクタと、グローバルメモリとを有する方法において、
前記第１ディレクタを有する複数の第１ディレクタ基板と、
前記第２ディレクタを有する複数の第２ディレクタ基板と、
前記グローバルメモリを提供する複数のメモリプリント回路基板と、
第１ジャンパーを有する複数のダミー第１ディレクタ基板と、
第２ジャンパーを有する複数のダミー第２ディレクタ基板と、
第３ジャンパーを有する複数のダミーメモリ基板とからなる、複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンを提供するステップと、
前記第１ジャンパーと第２ジャンパーと第３ジャンパーとの間の接続を行うように前記バックプレーンに配線を施して、前記複数の第１ディレクタを前記ホストコンピュータ／サーバに、前記複数の第２ディレクタを前記ディスクドライブ群に、前記グローバルメモリを前記複数の第１ディレクタと前記複数の第２ディレクタとに接続するステップと、
を備えたことを特徴とする方法。
【請求項１０】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムであって、前記システムインターフェースが、複数の第１ディレクタと、複数の第２ディレクタと、グローバルメモリとを有するシステムにおいて、
複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンと、前記プリント回路基板が、
前記第１ディレクタを有する複数の第１ディレクタ基板と、
前記第２ディレクタを有する複数の第２ディレクタ基板と、
前記グローバルメモリを提供する複数のメモリプリント回路基板と、
第１ジャンパーを有する複数のダミー第１ディレクタ基板と、
第２ジャンパーを有する複数のダミー第２ディレクタ基板と、
第３ジャンパーを有する複数のダミーメモリ基板と、
とからなることとを備え、
前記バックプレーンは、前記第１ジャンパーと第２ジャンパーと第３ジャンパーとの間の接続を行うように配線されて、前記複数の第１ディレクタを前記ホストコンピュータ／サーバに、前記複数の第２ディレクタを前記ディスクドライブ群に、前記グローバルメモリを前記複数の第１ディレクタと前記複数の第２ディレクタとに接続した、
ことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にデータ記憶システムに関し、より詳しくは、冗長機構を有するデータ記憶システムであって、該記憶システムの構成部品または組立部品が故障した場合に、全システム故障を防ぐようにしたデータ記憶システムに関する。
【背景技術】
【０００２】
この技術において知られているように、大型のホストコンピュータとサーバ（ここではまとめて「ホストコンピュータ／サーバ」と呼ぶ）は大容量のデータ記憶システムを必要とする。この大型ホストコンピュータ／サーバは一般的にデータプロセッサを備えており、このデータプロセッサは、データ記憶システムを含む周辺装置を介してこのホストコンピュータ／サーバに導かれたデータについての多くの操作を行う。この操作の結果は、前記記憶システムを含む周辺装置に出力される。
【０００３】
データ記憶システムの一つの形式に磁気ディスク記憶システムがある。このシステムにおいては、ディスクドライブ群とホストコンピュータ／サーバはインターフェースを介して互いに接続される。このインターフェースは、フロントエンドコントローラ（またはディレクタ）またはホストコンピュータ／サーバコントローラ（またはディレクタ）と、バックエンドコントローラ（またはディレクタ）またはディスクコントローラ（またはディレクタ）を備えている。このインターフェースはこれらのコントローラ（またはディレクタ）を、それらがホストコンピュータ／サーバにとってトランスペアレントであるように動作させる。即ち、ホストコンピュータ／サーバが単に、自分自身のローカルディスクドライブと共に動作していると思うように、データがディスクドライブ群に格納され、そこから取り出される。そのようなシステムの一つが、特許文献１に記載されている。
【０００４】
この米国特許に記載されているように、前記インターフェースは、ホストコンピュータ／サーバコントローラ（ディレクタ）とディスクコントローラ（ディレクタ）の他に、アドレス可能なキャッシュメモリを備えている。このキャッシュメモリは半導体メモリであって、ホストコンピュータ／サーバからのデータを、ディスクドライに格納される前にすばやく格納する一方、ディスクドライブからのデータを、ホストコンピュータ／サーバに送られる前にすばやく格納するようになっている。ディスクドライブの場合における磁気メモリと区別される半導体メモリであるキャッシュメモリは、ディスクドライブよりも速くデータの読み出しと書き込みを行う。
【０００５】
前記ホストコンピュータ／サーバコントローラとディスクコントローラとキャッシュメモリは、バックプレーンプリント回路基板を介して相互に接続されている。より詳しくは、ディスクコントローラは、ディスクコントローラプリント回路基板上に取り付けられている。ホストコンピュータ／サーバコントローラは、ホストコンピュータ／サーバコントローラプリント回路基板上に取り付けられている。また、キャッシュメモリはキャッシュメモリプリント回路基板上に取り付けられている。ディスクディレクタとホストコンピュータ／サーバディレクタとキャッシュメモリプリント回路基板は、バックプレーンプリント回路基板にプラグ接続されている。ディレクタが故障の場合にデータの完全性を保つために、バックプレーンプリント回路基板は一対のバスを有している。一組のディスクディレクタが一方のバスに接続されており、もう一組のディスクディレクタがもう一方のバスに接続されている。同様に、一組のホストコンピュータ／サーバディレクタが一方のバスに接続されており、もう一組のホストコンピュータ／サーバディレクタが、もう一方のバスに接続されたディレクタである。キャッシュメモリは両方のバスに接続されている。このバスのそれぞれはデータとアドレスと制御情報を供給する。
【０００６】
この機構は図１に概略示されている。このように、二つのバスＢ１，Ｂ２を使用することにより、一方のバスに接続されたコントローラまたはディスクドライブが故障の場合に全システム故障を防ぐような程度の冗長性が提供される。また、二つのバスを使用することにより、単一バスを有するシステムに比べて、システムのデータ転送帯域幅が増加する。従って、動作において、ホストコンピュータ／サーバ１２は、データを格納したいと思うときは、書き込み命令を実行するために、フロントエンドディレクタ１４（即ち、ホストコンピュータ／サーバディレクタ）の一つに書き込み要求を出す。フロントエンドディレクタ１４の一つがその要求に答え、ホストコンピュータ１２にデータを請求する。前記要求が、要求フロントエンドディレクタ１４の一つに渡った後、そのディレクタ１４はデータのサイズを判定し、その要求を格納するためのキャッシュメモリ１８内のスペースを確保する。そのフロントエンドディレクタ１４はそれから、そのフロントエンドディレクタ１４に接続されたアドレスメモリバスＢ１，Ｂ２の一方の上に制御信号を生成して、キャッシュメモリへの転送を可能にする。ホストコンピュータ／サーバ１２はそれから、そのフロントエンドディレクタ１４にデータを転送する。そのフロントエンドディレクタ１４はそれから、ホストコンピュータ／サーバ１２に、転送が完了したことを知らせる。そのフロントエンドディレクタ１４は、キャッシュメモリ１８に格納されている図示されないテーブルの中を調べて、バックエンドディレクタ２０（即ち、ディスクディレクタ）のどの一つがこの要求を扱うべきかを判定する。このテーブルは、ディスクドライブ群１４内のアドレスにホストコンピュータ／サーバ１２アドレスをマッピングする。そのフロントエンドディレクタ１４はそれから、その要求とそのデータの量とそのデータに対するディスクアドレスとを扱うことになっているバックエンドディレクタ２０のための「メールボックス」（図示されていないがキャッシュメモリ１８に格納されている）に通知を入れる。他のバックエンドディレクタ２０は、それらがそれらの「メールボックス」をチェックしていないとき、キャッシュメモリ１８をポーリングする。ポーリングされた「メールボックス」が、転送がなされるべきことを示すならば、そのバックエンドディレクタ２０は、前記要求を処理し、ディスクドライブ群２２内のディスクドライブをアドレス指定し、キャッシュメモリ１８からデータを読み出し、ディスクドライブ群２２内のディスクドライブのアドレスにそれを書き込む。
【０００７】
ディスクドライブ群２２内のディスクドライブからホストコンピュータ／サーバ１２へデータを読み出そうとする場合は、システムは相互的に動作する。より詳しくは、読み出し動作の間、読み出し要求は、ホストコンピュータ／サーバ１２によって、特定のメモリ場所のデータ（即ち、要求されたデータブロック）に対して始められる。フロントエンドディレクタ１４の一つが、その読み出し要求を受け取り、キャッシュメモリ１８を調べて、要求されたデータブロックがキャッシュメモリ１８内に格納されているかどうかを判定する。要求されたデータブロックがキャッシュメモリ１８内にあれば、要求されたデータブロックはキャッシュメモリ１８から読み出され、ホストコンピュータ／サーバ１２に送られる。要求されたデータブロックがキャッシュメモリ１８内に無い（即ち、所謂「キャッシュミス」）とそのフロントエンドディレクタ１４が判定した場合は、そのディレクタ１４は、要求されたデータブロックを受け取る必要があるという注記をキャッシュメモリ１８（即ち、「メールボックス」）に書き込む。バックエンドディレクタ２０はキャッシュメモリ１８をポーリングして、とるべき行動（即ち、要求されたデータブロックの読み出し動作）があるかどうかを判定する。キャッシュメモリ１８のメールボックスをポーリングし、読み出し動作を検出したバックエンドディレクタ２０の一つは、要求されたデータブロックを読み出し、キャッシュメモリ１８内に格納されるその要求されたデータブロックの格納を始める。その格納がキャッシュメモリ１８に完全に書き込まれると、読み出し完了表示がキャッシュメモリ１８内の「メールボックス」に置かれる。注目すべきは、フロントエンドディレクタ１４は、読み出し完了表示に対してキャッシュメモリ１８をポーリングしているということである。ポーリングしているフロントエンドディレクタ１４
の一つが読み出し完了表示を検出すると、そのフロントエンドディレクタ１４は、現在キャッシュメモリ１８内に格納されている要求されたデータのホストコンピュータ／サーバ１２への転送を完了する。
【特許文献１】米国特許第５，２０６，９３９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
メールボックスとポーリングの使用は、ホストコンピュータ／サーバ１２とディスクドライブ群２２との間でデータを転送するための時間を必要とするので、インターフェースの動作帯域幅を減少させる。
【課題を解決するための手段】
【０００９】
本発明によれば、システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムを生成するための方法が提供される。このシステムインターフェースは、複数の第１ディレクタと、複数の第２ディレクタと、キャッシュメモリとを有している。前記方法は、複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンを提供するステップを備える。このプリント回路基板は、前記第１ディレクタを有する複数の第１ディレクタ基板と、前記第２ディレクタを有する複数の第２ディレクタ基板と、前記グローバルメモリを提供する複数のメモリプリント回路基板と、第１ジャンパーを有する複数のダミー第１ディレクタ基板と、第２ジャンパーを有する複数のダミー第２ディレクタ基板と、第３ジャンパーを有する複数のダミーメモリ基板とを備えている。前記方法は、前記第１ジャンパーと第２ジャンパーと第３ジャンパーとの間の接続を行うように前記バックプレーンに配線を施して、前記複数の第１ディレクタを前記ホストコンピュータ／サーバに、前記複数の第２ディレクタを前記ディスクドライブ群に、前記グローバルメモリを前記複数の第１ディレクタと前記複数の第２ディレクタとに接続するステップを備える。
【００１０】
本発明のもう一つの特徴によれば、システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムが提供される。このシステムインターフェースは、複数の第１ディレクタと、複数の第２ディレクタと、グローバルメモリとを有する。このインターフェースは、複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンを備える。前記プリント回路基板は、前記第１ディレクタを有する複数の第１ディレクタ基板と、前記第２ディレクタを有する複数の第２ディレクタ基板と、前記グローバルメモリを提供する複数のメモリプリント回路基板と、第１ジャンパーを有する複数のダミー第１ディレクタ基板と、第２ジャンパーを有する複数のダミー第２ディレクタ基板と、第３ジャンパーを有する複数のダミーメモリ基板とを備える。前記バックプレーンは、前記第１ジャンパーと第２ジャンパーと第３ジャンパーとの間の接続を行うように配線されて、前記複数の第１ディレクタを前記ホストコンピュータ／サーバに、前記複数の第２ディレクタを前記ディスクドライブ群に、前記複数のメモリを前記複数の第１ディレクタと前記複数の第２ディレクタとに接続する。
【００１１】
本発明の更にもう一つの特徴によれば、システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムが提供される。このシステムインターフェースは、前記ホストコンピュータ／サーバに接続された複数の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備える。前記キャッシュメモリは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、それぞれ一方が前記一対のデータ／制御ポートの対応する一方に接続された一対の論理ネットワークとを有する。前記ディレクタのそれぞれとグローバルキャッシュメモリとの間に別々のポイントツーポイントデータパ
スがある。前記第１ディレクタの一対は、前記一対の論理ネットワークへの接続に適している。
【００１２】
一つの実施態様において、前記第１ディレクタのそれぞれは、別々のプリント回路基板上にある。
本発明のもう一つの特徴によれば、システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムが提供される。このシステムインターフェースは、前記ホストコンピュータ／サーバに接続された複数の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備える。前記キャッシュメモリは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、それぞれ一方が前記一対のデータ／制御ポートの対応する一方に接続された一対の論理ネットワークとを有する。前記ディレクタのそれぞれとグローバルキャッシュメモリとの間に別々のポイントツーポイントデータパスがある。前記第２ディレクタの一対は、前記一対の論理ネットワークへの接続に適している。
【００１３】
一つの実施態様において、前記第２ディレクタのそれぞれは、別々のプリント回路基板上にある。
本発明の更にもう一つの特徴によれば、システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムが提供される。このシステムインターフェースは、前記ホストコンピュータ／サーバに接続された複数の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備える。前記キャッシュメモリは、一対のメモリ基板を有し、このメモリ基板のそれぞれはメモリアレイを有する。前記ディレクタのそれぞれとグローバルキャッシュメモリとの間に別々のポイントツーポイントデータパスがある。前記第１ディレクタの一対は、前記一対のメモリ基板のメモリアレイへの接続に適している。
【００１４】
一つの実施態様において、前記第２ディレクタの一つは、前記一対のメモリ基板のメモリアレイへの接続に適している。
一つの実施態様において、前記メモリ基板のそれぞれは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、一対の論理ネットワークとを有し、前記一対の論理ネットワークのそれぞれ一方は、前記一対のデータ／制御ポートの対応するいずれか一方に接続される。前記プリント回路基板は、ジャンパーでの接続を行うように配線されて、前記第１ディレクタの一対を前記一対の論理ネットワークに接続可能にすると共に、前記第２ディレクタの一対を前記一対の論理ネットワークに接続可能にする。
【００１５】
一つの実施態様において、前記プリント回路基板は、ジャンパーでの接続を行うように配線されて、前記第１ディレクタの一方を、前記一対のメモリ基板のメモリアレイに接続する。
【００１６】
一つの実施態様において、前記方法は、前記ディレクタのそれぞれを別々のプリント回路基板上に設けるステップを備える。前記バックプレーンは、ジャンパーに配線、接続されて、前記一対の論理ネットワークのそれぞれを、前記第１ディレクタの一つと前記第２ディレクタの一つに接続する。
【００１７】
本発明の一つまたはそれ以上の実施態様の詳細は、添付図面と以下の説明の中で述べられている。本発明の他の特徴、目的、および利点は、以下の説明と図面および特許請求項から明らかとなる。
【発明を実施するための最良の形態】
【００１８】
本発明のこれらおよびその他の特徴は、以下の詳細な説明が添付図面と一緒に読まれるときに、その説明から更に容易に明らかとなる。
図２はデータ記憶システム１００を示し、このデータ記憶システム１００は、システムインターフェース１６０を介して、ホストコンピュータ／サーバ１２０とディスクドライブ群１４０の間でデータを転送する。システムインターフェース１６０は、図示されたように、ポート１２３１〜１２３３２を介してホストコンピュータ／サーバ１２０に接続された複数のフロントエンドディレクタ１８０１〜１８０３２と、ポート１２３３３〜１２３６４を介してディスクドライバ群１４０に接続された複数のバックエンドディレクタ２００１〜２００３２と、複数のフロントエンドディレクタ１８０１〜１８０１６とバックエンドディレクタ２００１〜２００１６に接続された、グローバルキャッシュメモリ２２０を有するデータ転送部２４０と、複数のフロントエンドディレクタ１８０１〜１８０３２と複数のバックエンドディレクタ２００１〜２００３２に接続された、データ転送部２４０とは独立して動作するメッセージネットワーク２６０とを備えている。フロントエンドディレクタ１８０１〜１８０３２とバックエンドディレクタ２００１〜２００３２は機能的には類似しており、以下の審査中の特許出願の中で詳細に説明されている、マイクロプロセッサ（μＰ）２９９（即ち、中央処理装置（ＣＰＵ）とＲＡＭ）と、メッセージエンジン／ＣＰＵコントローラ３１４と、データパイプ３１６とを備えている。
【００１９】
【表１】
2005528675.tif 000003
しかしながら、ここでは、フロントエンドディレクタ１８０１〜１８０３２とバックエンドディレクタ２００１〜２００３２は、ディレクタ１８０１〜１８０３２と２００１〜２００３２の間でメッセージネットワーク２６０を通過するメッセージに応じて、ホストコンピュータ／サーバ１２０とディスクドライブ群１４０の間のデータ転送を制御するとだけ言えば十分である。このメッセージは、ホストコンピュータ／サーバ１２０とディスクドライブ群１４０の間のデータ転送を助け、データは、データ転送部２４０を介してグローバルキャッシュメモリ２２０を通過する。より詳しくは、フロントエンドディレクタ１８０１〜１８０３２の場合は、データは、ホストコンピュータとの間を通り、フロントエンド１８０１〜１８０３２内のデータパイプ３１６を経由してグローバルキャッシュメモリ２２０に至り、メッセージは、そのフロントエンド１８０１〜１８０３２内のメッセージエンジン／ＣＰＵコントローラ３１４を通過する。バックエンドディレクタ２００１〜２００３２の場合は、データは、バックエンドディレクタ２００１〜２００３２とディスクドライブ群１４０の間を通り、バックエンドディレクタ２００１〜２００３２内のデータパイプ３１６を経由してグローバルキャッシュメモリ２２０に至り、メッセージは、そのバックエンドディレクタ２００１〜２００３２内のメッセージエンジン／ＣＰＵコントローラ３１４を通過する。
【００２０】
そのような機構によって、データ転送部２４０内のキャッシュメモリ２２０は、ディレクタメッセージを転送するタスクを負わない。むしろ、メッセージネットワーク２６０はデータ転送部２４０とは独立に動作するので、システムインターフェース１６０の動作帯域幅を増加させる。
【００２１】
動作において、最初にホストコンピュータ／サーバ１２０による読み出し要求（即ち、ホストコンピュータ／サーバ１２０は、ディスクドライバ１４０からのデータを要求する）を考えると、その要求は、ホストコンピュータ１２０内の、複数、ここでは３２個のホストコンピュータプロセッサ１２１１〜１２１３２の一つから、そのホストコンピュータプロセッサ１２１１〜１２１３２に接続されたフロントエンドディレクタ１８０１〜１８０３２対の一方または両方に渡される。（注目すべきは、ホストコンピュータ１２０において、ホストコンピュータプロセッサ１２１１〜１２１３２のそれぞれは、ここでは一対（一対に限られない）のフロントエンドディレクタ１８０１〜１８０３２に接続されていて、それに接続されたフロントエンドディレクタ１８０１〜１８０３２の一つの故障の場合における冗長性を提供するということである。同様に、ディスクドライブ群１４０は、複数、ここでは３２個のディスクドライブ１４１１〜１４１３２を有しており、各ディスクドライブ１４１１〜１４１３２は、ここでは一対（一対に限定されない）のバックエンドディレクタ２００１〜２００３２に接続されていて、それに接続されたバックエンドディレクタ２００１〜２００３２の一つの故障の場合における冗長性を提供する）。このように、フロントエンドディレクタ対１８０１，１８０２；．．．１８０３１，１８０３２は、図示されたように、それぞれプロセッサ対１２１１，１２１２；．．．１２１３１，１２１３２に接続されている。同様に、バックエンドディレクタ対２００１，２００２；．．．２００３１，２００３２は、図示されたように、それぞれディスクドライブ対１４１１，１４１２；．．．１４１３１，１４１３２に接続されている。
【００２２】
各フロントエンドディレクタ１８０１〜１８０３２は、参照特許出願の中で詳細に説明されているマイクロプロセッサ（μＰ）２９９（即ち、中央処理装置（ＣＰＵ）とＲＡＭ）を備えている。しなしながら、ここでは、マイクロプロセッサ２９９はグローバルキャッシュメモリ２２０からのデータを要求するということを言っておけば十分である。グローバルキャッシュメモリ２２０は図示しない常駐キャッシュ管理テーブルを有している。どのディレクタ１８０１〜１８０３２，２００１〜２００３２も常駐キャッシュ管理テーブルにアクセスでき、フロントエンドディレクタ１８０１〜１８０３２は、データ転送を要求するたび毎に、グローバルキャッシュメモリ２２０に問い合わせて、要求されたデータがグローバルキャッシュメモリ２２０の中にあるかどうかを判断しなければならない。要求されたデータがグローバルキャッシュメモリ２２０の中にあれば（即ち、リード「ヒット」であれば）、フロントエンドディレクタ１８０１〜１８０３２、より詳しくは、その中のマイクロプロセッサ２９９は、グローバルキャッシュメモリ２２０に対するＤＭＡ（ダイレクトメモリアクセス）動作を仲介し、要求されたデータを要求ホストコンピュータプロセッサ１２１１〜１２１３２に転送する。
【００２３】
一方、データ要求を受け取ったフロントエンドディレクタ１８０１〜１８０３２は、グローバルキャッシュメモリ２２０内のキャッシュ管理テーブルの問い合わせの結果として、要求されたデータがグローバルキャッシュメモリ２２０内に無い（即ち、リード「ミス」）と判断した場合は、そのフロントエンドディレクタ１８０１〜１８０３２は、要求されたデータがディスクドライブ群１４０の中にあると結論する。従って、データ要求を受け取ったフロントエンドディレクタ１８０１〜１８０３２は、バックエンドディレクタ２００１〜２００３２の一つにデータを要求して、そのバックエンドディレクタ２００１〜２００３２がディスクドライブ群１４０にデータを要求するようにしなければならない。どのバックエンドディレクタ２００１〜２００３２がディスクドライブ群１４０内のどのディスクドライブ１４１１〜１４１３２を制御するかのマッピングは、電源投入初期化段
階の間に決定される。そのマップはグローバルキャッシュメモリ２２０内に格納される。従って、フロントエンドディレクタ１８０１〜１８０３２は、グローバルキャッシュメモリ２２０にデータ要求を行い、要求されたデータがグローバルキャッシュメモリ内に無い（即ち、ミス）と判断したときは、そのフロントエンドディレクタ１８０１〜１８０３２はまた、グローバルキャッシュメモリ２２０内のマップによって、ディスクドライブ群１４０内の、要求されたデータに対して責任のあるバックエンドディレクタ２００１〜２００３２について知らされる。要求フロントエンドディレクタ１８０１〜１８０３２はそれから、マップ指定されたバックエンドディレクタ２００１〜２００３２に、ディスクドライブ群１４０内のデータを要求しなければならない。そのフロントエンドディレクタ１８０１〜１８０３２と、バックエンドディレクタ２００１〜２００３２の中の適当な一つ（グローバルキャッシュメモリ２００内に格納されたマップによって決定される）との間のこの要求は、そのフロントエンドディレクタ１８０１〜１８０３２からメッセージネットワーク２６０を経由してその適当なバックエンドディレクタ２００１〜２００３２に至るメッセージによる。この場合、注目すべきは、メッセージは、グローバルキャッシュメモリ２２０を経由せずに（即ち、データ転送部２４０を経由せずに）、むしろ別の独立メッセージネットワーク２６０を経由するということである。このように、ディレクタ１８０１〜１８０３２，２００１〜２００３２間の通信は、メッセージネットワーク２６０を介して行われ、グローバルキャッシュメモリ２２０を介して行われない。従って、グローバルキャッシュメモリ２２０の貴重な帯域幅は、ディレクタ１８０１〜１８０３２，２００１〜２００３２間のメッセージ伝送のために使用されない。
【００２４】
このように、グローバルキャッシュメモリ２２０「リードミス」の場合、フロントエンドディレクタ１８０１〜１８０３２は、メッセージネットワーク２６０を介してバックエンドディレクタ２００１〜２００３２の適当な一つにメッセージを送って、そのバックエンドディレクタ２００１〜２００３２に、ディスクドライブ１４０からの要求されたデータをグローバルキャッシュメモリ２２０に転送するように指示する。転送が終ると、バックエンドディレクタ２００１〜２００３２は要求フロントエンドディレクタ１８０１〜１８０３２に転送が終ったことを、バックエンドディレクタ２００１〜２００３２からメッセージネットワーク２６０を経由してフロントエンドディレクタ１８０１〜１８０３２に至るメッセージによって知らせる。その肯定応答信号に応じて、それによって、フロントエンドディレクタ１８０１〜１８０３２は、キャッシュ「リードヒット」がある場合、上述したように、そのフロントエンドディレクタ１８０１〜１８０３２がグローバルキャッシュメモリ２２０からのデータを要求ホストコンピュータプロセッサ１２１１〜１２１３２に転送できるということを知らされる。
【００２５】
注目すべきは、要求されたデータに対して責任のある一つまたはそれ以上のバックエンドディレクタ２００１〜２００３２があるかも知れないということである。従って、一つのバックエンドディレクタ２００１〜２００３２だけが、要求されたデータに対して責任がある場合、要求フロントエンドディレクタ１８０１〜１８０３２は、ユニキャストメッセージを、メッセージネットワーク２６０を介してバックエンドディレクタ２００１〜２００３２のその特定の一つだけに送る。一方、二つ以上のバックエンドディレクタ２００１〜２００３２が、要求されたデータに対して責任がある場合、マルチキャストメッセージ（ここでは一連のユニキャストメッセージとして実行される）が、一つの要求フロントエンドディレクタ１８０１〜１８０３２によって、要求されたデータに対して責任のあるすべてのバックエンドディレクタ２００１〜２００３２に送られる。いずれにしても、ユニキャストメッセージとマルチキャストメッセージのいずれも、メッセージネットワーク２６０を通過するが、データ転送部２４０を通過しない（即ち、グローバルキャッシュメモリ２２０を通過しない）。
【００２６】
同様に、注目すべきは、ホストコンピュータプロセッサ１２１１〜１２１３２の一つが
データを要求する一方、肯定応答信号が、要求ホストコンピュータプロセッサ１２１１、あるいは、一つまたはそれ以上の他のホストコンピュータプロセッサ１２１１〜１２１３２に、メッセージネットワーク２６０を通じて、マルチキャストメッセージ（即ち、一連のユニキャストメッセージ）を介して送られ、データ読み出し動作が完了する。
【００２７】
書き込み動作においては、ホストコンピュータ１２０が、データを記憶装置（即ち、ディスクドライブ群１４０）に書き込みたいと思う。フロントエンドディレクタ１８０１〜１８０３２の一つがホストコンピュータ１２０からデータを受け取って、それをグローバルキャッシュメモリ２２０に書き込む。フロントエンドディレクタ１８０１〜１８０３２はそれから、バックエンドディレクタ２００１〜２００３２が、データをそのキャッシュメモリ２２０から取り出してディスクドライブ群１４０に格納できると判断したある時間後に、そのデータの転送を要求する。ディスクドライブ群１４０への転送前に、キャッシュメモリ２２０内のデータには「新鮮データ」（即ち、ディスクドライブ群１４０に転送されていないデータ、即ち、「書き込みペンディング」であるデータ）としての１ビットが付される。従って、ディスクドライブ群１４０へ転送される前に、グローバルキャッシュメモリ２２０内の同じメモリ位置（即ち、特定のバンクアカウント）に対して多数の書き込み要求があった場合、キャッシュメモリ２２０内のデータは最も新しいデータで重ね書きされる。データがグローバルキャッシュメモリ２２０に転送されるたび毎に、転送を制御するフロントエンドディレクタ１８０１〜１８０３２はまた、ホストコンピュータ１２０に、転送が終了したことを知らせ、そのことによって他のデータ転送に対してホストコンピュータ１２０を自由にする。
【００２８】
バックエンドディレクタ２００１〜２００３２によって判定されるように、グローバルキャッシュメモリ２２０内のデータをディスクドライブ群１４０に転送する時間になると、バックエンドディレクタ２００１〜２００３２は、グローバルキャッシュメモリ２２０からのデータをディスクドライブ群１４０に転送し、グローバルキャッシュメモリ２２０内のデータに関するタグをリセットして（即ち、データからタグを外して）、グローバルキャッシュメモリ２２０内のデータがディスクドライブ群１４０に転送されたことを示す。注目すべきは、グローバルキャッシュメモリ２２０内のタグが外されたデータは、新しいデータによって重ね書きされるまでそこに残るということである。
【００２９】
図３，４，５において、システムインターフェース１６０は電気キャビネット３００を含むように示され、そのキャビネット内には、複数、ここでは８枚の、それぞれが４つのフロントエンドディレクタ１８０１〜１８０３２を有するフロントエンドディレクタ基板１９０１〜１９０８と、複数、ここでは８枚の、それぞれが４つのバックエンドディレクタ２００１〜２００３２を有するバックエンドディレクタ基板２１０１〜２１０８と、グローバルキャッシュメモリ２２０を構成する複数、ここでは８枚のメモリ基板Ｍ０〜Ｍ７とが格納されている。これらの基板はバックプレーン３０２の前面にプラグ接続されている。（注目すべきは、バックプレーン３０２は中間平面プリント回路基板であることである）。バックプレーン３０２の背面にはメッセージネットワーク基板がプラグ接続されている。このメッセージネットワーク基板は、上で参照した審査中の特許出願の中で説明されているようにメッセージネットワーク２６０を構成している。バックプレーン３０２の背面はその中に、図２〜図４に示されていないアダプタ基板をプラグ接続しており、このアダプタ基板は、バックプレーン３０２の背面にプラグ接続された基板を、図２に示すように、コンピュータ１２０およびディスクドライブ群１４０と接続する。
【００３０】
即ち、再び図２において、図示されないＩ／Ｏアダプタが、フロントエンド（ＦＥ）ディレクタ１８０１〜１８０３２のそれぞれとホストコンピュータ１２０との間に接続されており、更に、図示されないＩ／Ｏアダプタが、各バックエンドディレクタ２００１〜２００３２のそれぞれとディスクドライブ群１４０との間に接続されている。
【００３１】
図５に示すように、また、上で参照した審査中の特許出願の中で更に説明されているように、ディレクタ基板１９０１〜２１０８のそれぞれは、４つのディレクタ１８０１〜１８０３２，２００１〜２００３２（図２）を上述したように備えている。注目すべきは、ディレクタ基板１９０１〜１９０８は基板当たり４つのフロントエンドディレクタを有し、１８０１〜１８０３２はフロントエンドディレクタと呼ばれ、ディレクタ基板２１０１〜２１０８は基板当たり４つのバックエンドディレクタを有し、２００１〜２００３２はバックエンドディレクタと呼ばれることである。ディレクタ１８０１〜１８０３２，２００１〜２００３２のそれぞれは、図２に示された、マイクロプロセッサ２９９（上で参照）と、メッセージエンジン／ＣＰＵコントローラ３１４と、データパイプ３１６とを備えている。
【００３２】
フロントエンドディレクタ基板は、図２に示すように、プロセッサ１２１１〜１２１３２に接続されたポート１２３１〜１２３３２を有している。バックエンドディレクタ基板は、図２に示すように、ディスクドライバ１４１１〜１４１３２に接続されたポート１２３３３〜１２３６４を有している。
【００３３】
ディレクタ基板１９０１〜２１０８のそれぞれは、図５に示すようにクロスバースイッチ３１８を備えている。このクロスバースイッチ３１８は、４つの入出力ポートＣ１〜Ｃ４を有しており、各入出力ポートは、ディレクタ基板１９０１〜２１０８上の４つのディレクタ１８０１〜１８０３２，２００１〜２００３２の対応する一つのデータパイプ３１６（図２）に接続されている。クロスバースイッチ３１８は、数字３２１によって図５にまとめて示された８つの入出力ポートを有している。（これらの入出力ポートはバックプレーン３０２にプラグ接続している）。フロントエンドディレクタ基板１９０１〜１９０８上のクロスバースイッチ３１８は、フロントエンドディレクタ基板１９０１〜１９０８上の４つのフロントエンドディレクタ１８０１〜１８０３２の内の選択された一つのデータパイプ３１６を、バックプレーン３０２と図示しないＩ／Ｏアダプタを介してグローバルキャッシュメモリ２２０に接続するために使用される。バックエンドディレクタ基板２１０１〜２１０８上のクロスバースイッチ３１８は、バックエンドディレクタ基板２１０１〜２１０８上の４つのバックエンドディレクタ２００１〜２００３２の内の選択された一つのデータパイプ３１６を、バックプレーン３０２と図示しないＩ／Ｏアダプタを介してグローバルキャッシュメモリ２２０に接続するために使用される。従って、図２において、フロントエンドディレクタ１８０１〜１８０３２内のデータパイプ３１６は、ホストコンピュータ１２０とグローバルキャッシュメモリ２２０の間でデータを接続する一方、バックエンドディレクタ２００１〜２００３２内のデータパイプ３１６は、ディスクドライブ群１４０とグローバルキャッシュメモリ２２０の間でデータを接続する。注目すべきは、ディレクタ１８０１〜１８０３２，２００１〜２００３２のそれぞれとグローバルキャッシュメモリ２２０の間に別々のポイントツーポイントデータパスＰＴＨ１〜ＰＴＨ６４（図２）があることである。また、注目すべきは、バックプレーン３０２は、プリント回路基板の一つまたはそれ以上の層の上のエッチングされた導体だけで構成されているために、受動バックプレーンであるということである。即ち、バックプレーン３０２は何らの能動部品も持っていない。
【００３４】
また、上で参照した審査中の特許出願の中で説明されているように、クロスバースイッチ３２０（図５）はバックプレーン３０２にプラグ接続しており、ディレクタをバックプレーンを介してメッセージネットワーク２６０（図２）に接続するために使用される。
【００３５】
再び図５において、クロスバースイッチ３１８は一対のクロスバースイッチ４０６Ｘ，４０６Ｙからなっている。クロスバースイッチ４０６Ｘ，４０６Ｙのそれぞれは、４つのディレクタ側入出力ポートＣ１〜Ｃ４と、数字３２１によって図５にまとめて示された４
つのメモリ側入出力ポートを備えている。スイッチ４０６Ｘのディレクタ側ポートＣ１〜Ｃ４は、図示したように、また、上で参照した審査中の特許出願の中でもっと詳しく説明されているように、ディレクタ基板上の４つのディレクタに接続されている。同様に、スイッチ４０６Ｙのディレクタ側ポートＣ１〜Ｃ４もまた、図示したように、その基板上のデュアルポートディレクタに接続されている。このように、上で参照した審査中の特許出願の中で説明されているように、各ディレクタはデュアルポートディレクタである。
【００３６】
上で参照した特許出願の中で説明されているように、ポートＣ１〜Ｃ４のそれぞれを、その基板上のディレクタによってスイッチ４０６Ｘに与えられた制御ワードに従って、数字３２１によってまとめて示された４つのポートの選択された一つに接続することができる。ここでは、ディレクタ１８０１，１８０３，１８０５，１８０７のいづれか一つのポート４０２Ａを、制御ワードに従って選択的に、スイッチ４０６Ｘのポート３２１のいずれか一つに接続できるとだけ言っておけば十分である。ディレクタ基板１９０１〜１９０８，２１０１〜２１０８とグローバルキャッシュメモリ２２０の間の接続は図８に示されている。スイッチ４０６に対しても同様である。
【００３７】
より詳しくは、そして、図２においても、上に述べたように、ホストコンピュータ１２０の中のホストコンピュータプロセッサ１２１１〜１２１３２のそれぞれは、フロントエンドディレクタ１８０１〜１８０３２の一対に接続されて、それに接続されたフロントエンドディレクタ１８０１〜１８０３２の一つに故障があった場合に冗長性を提供する。同様に、ディレクタドライバ群１４０は、複数、ここでは３２個のディレクタドライバ１４１１〜１４１３２を有し、各ディレクタドライバ１４１１〜１４１３２はバックエンドディレクタ２００１〜２００３２の一対に接続されて、それに接続されたバックエンドディレクタ２００１〜２００３２の一つに故障があった場合に冗長性を提供する。このように、代表的なホストコンピュータプロセッサ１２１１を考えると、そのプロセッサ１２１１は一対のフロントエンドディレクタ１８０１，１８０２に接続されている。従って、ディレクタ１８０１が故障した場合、ホストコンピュータプロセッサ１２１１は、他のフロントエンドディレクタ１８０２によってとはいえ、依然としてシステムインターフェース１６０にアクセスすることができる。従って、ディレクタ１８０１と１８０２は冗長性ディレクタ対と考えられる。同様に、他の冗長性フロントエンドディレクタ対は、フロントエンドディレクタ１８０３，１８０４；１８０５，１８０６；１８０７，１８０８；１８０９，１８０１０；１８０１１，１８０１２；１８０１３，１８０１４；１８０１５，１８０１６；１８０１７，１８０１８；１８０１９，１８０２０；１８０２１，１８０２２；１８０２３，１８０２４；１８０２５，１８０２６；１８０２７，１８０２８；１８０２９，１８０３０；１８０３１，１８０３２である。（図２にはディレクタ１８０３１と１８０３２だけを示す）。
【００３８】
同様に、ディスクドライブ１４１１は一対のバックエンドディレクタ２００１，２００２に接続される。従って、ディレクタ２００１が故障した場合、ディスクドライブ１４１１は、他のバックエンドディレクタ１８０２によってとはいえ、依然としてシステムインターフェース１６０にアクセスすることができる。同様に、他の冗長性バックエンドディレクタ対は、バックエンドディレクタ２００３，２００４；２００５，２００６；２００７，２００８；２００９，２００１０；２００１１，２００１２；２００１３，２００１４；２００１５，２００１６；２００１７，２００１８；２００１９，２００２０；２００２１，２００２２；２００２３，２００２４；２００２５，２００２６；２００２７，２００２８；２００２９，２００３０；２００３１，２００３２である。（図２にはディレクタ２００３１と２００３２だけを示す）。
【００３９】
上に述べたように、各ディレクタ基板の上に４つのディレクタがある。ディレクタ基板の物理的位置を位置名称と共に図８に示す（例えば、ディレクタ基板１９０１は名称Ｄ２
も持っている）。また、図２と図５を参照すれば以下の表のようになる。
【００４０】
【表２】
2005528675.tif 000004
上に述べた冗長ディレクタ対を設けるために、以下のディレクタ基板を対にして、上述の冗長性の達成を可能にする。
【００４１】
フロントエンド基板：
Ｄ２とＤＤ
Ｄ３とＤＣ
Ｄ９とＤ６
Ｄ８とＤ７
バックエンド基板：
Ｄ０とＤＦ
Ｄ２とＤＥ
ＤＢとＤ４
ＤＡとＤ５
また、図５において、グローバルキャッシュメモリ２２０は、図示されたように、複数、ここでは８枚のキャッシュメモリ基板Ｍ０〜Ｍ７を備えている。更にまた、図６にキャッシュメモリ基板の代表的な一つを示す。ここで、各キャッシュメモリ基板は４つのメモリアレイ領域１〜４を有しており、その代表的な一つが、米国特許Ｎｏ．５，９４３，２８７「名称：故障許容メモリシステム（Fault Tolerant Memory System）、発明者：Joh n K. Walton、発行日：１９９９年８月２４日、譲渡：本発明と同じ非譲渡人に譲渡」の
図６との関連で示され、説明されており、この特許の主題全体はここに参照の形で含まれている。キャッシュメモリ基板の代表的な一つの更なる詳細が、上で参照された審査中の特許出願の中で説明されている。
【００４２】
図６に示すように、代表的なメモリ基板は、複数、ここでは４つのＲＡＭメモリアレイ領域１〜４を有しており、このアレイ領域のそれぞれは、メモリアレイ領域へのデータまたはそこからのデータを受け取るためのみならず、メモリ制御信号を受け取るための、一対の冗長なデータ／制御ポート、即ち、ＡポートとＢポートを有している。メモリ基板それ自身は、１６個のポート、即ち、８個のドメインＡポートＰ０〜Ｐ７と８個のドメインＢポートＰ８〜Ｐ１５を有している。上で参照した審査中の特許出願と上記参照米国特許の中で更に詳細に説明されているように、各メモリ基板は４つの論理ネットワーク（ここではクロスバースイッチ）を有している。これら４つの論理ネットワーク２２１１Ａ，２２１２Ａ，２２１１Ｂ，２２１２Ｂは、ここではクロスバースイッチである。論理ネットワーク２２１１Ａ，２２１２Ａと論理ネットワーク２２１１Ｂ，２２１２Ｂは二つの独立ドメイン、即ちドメインＡとドメインＢにある。このように、論理ネットワーク２２１１Ａ，２２１２ＡはドメインＡにあり、論理ネットワーク２２１１Ｂ，２２１２ＢはドメインＢにある。また、ドメインＡの論理ネットワーク２２１１Ａ，２２１２ＡはそれぞれＡ１およびＡ２と呼び、ドメインＢの論理ネットワーク２２１１Ｂ，２２１２ＢはそれぞれＢ１およびＢ２と呼ぶ。
【００４３】
メモリ基板Ｍ０〜Ｍ７とディレクタＤ０〜ＤＦとの間のこれらの接続をそれぞれ以下の表I と表IIに示す。
【００４４】
【表３】
2005528675.tif 000005
2005528675.tif 000006
2005528675.tif 000007
2005528675.tif 000008
【００４５】
【表４】
2005528675.tif 000009
2005528675.tif 000010
2005528675.tif 000011
2005528675.tif 000012
2005528675.tif 000013
上記表Ｉから注目されることは、各ドメインのスイッチ（即ち、論理ネットワークＡ１，Ａ２，Ｂ１，Ｂ２）のそれぞれは、一対のフロントエンドディレクタ基板と一対のバックエンドディレクタ基板に接続されるということである。例えば、論理ネットワーク２２１１Ａ（即ち、論理ネットワークＡ１）に対しては、そのポートの二つＰ０とＰ２がフロントエンドディレクタ基板の一つに接続され、そのポートの他の二つＰ１とＰ３がバックエンドディレクタ基板の一つに接続される。図６Ａを参照のこと。この機構は、論理ネットワークのいずれの一つについても負荷をバランスさせているので、システムの帯域幅を増やすことができる。
【００４６】
上に述べたように、４つのスイッチ（即ち、Ａ１，Ａ２，Ｂ１，Ｂ２）は、図６に示すように、二つの独立ドメイン、即ち、ドメインＡとドメインＢにある。代表的な４つのＡポートＰ０〜Ｐ３を考えると、４つのＡポートＰ０〜Ｐ３のそれぞれは、論理ネットワーク２２１１Ａ（即ち、Ａ１）を介して、メモリアレイ領域１〜４のいずれか一つのＡポートに接続可能である。このように、ポートＰ０を考えると、そのポートは４つのメモリアレイ１〜４のＡポートに接続可能である。同様に、論理ネットワーク２２１２Ａ（即ち、Ａ２）の４つのＡポートＰ４〜Ｐ７を考えると、４つのＡポートＰ４〜Ｐ７のそれぞれは、論理ネットワーク２２１２Ａを介して、メモリアレイ領域１〜４のいずれか一つのＡポートに接続可能である。同様に、論理ネットワーク２２１１Ｂ（Ｂ１）の４つのＢポートＰ８〜Ｐ１１を考えると、４つのＢポートＰ８〜Ｐ１１のそれぞれは、論理ネットワーク２２１１Ｂを介して、メモリアレイ領域１〜４のいずれか一つのＢポートに接続可能である。同様に、論理ネットワーク２２１２Ｂ（Ｂ２）の４つのＢポートＰ１２〜Ｐ１５を考えると、４つのＢポートＰ１２〜Ｐ１５のそれぞれは、論理ネットワーク２２１２Ｂを介して、メモリアレイ領域のいずれか一つのＢポートに接続可能である。このように、上で参照した米国特許の中で説明されているように、ポートＰ１２を考えると、そのポートは４つのメモリ領域１〜４のＢポートに接続可能である。従って、二つの別々の独立パス（即ち、ドメイン）があり、フロントエンドディレクタ１８０１〜１８０３２かバックエンドディレクタ２００１〜２００３２のいずれかからのデータと制御は、メモリ基板上の４つのメモリアレイ領域１〜４のそれぞれ一つに到達することができる。論理Ａ１とＡ２はドメインＡにあり、論理Ｂ１とＢ２はドメインＢにある。
【００４７】
また、上に述べたように、ディレクタのそれぞれは一対の冗長なポート、即ち、４０２Ａと４０２Ｂポートを有している（図５）。より詳しくは、図７において、代表的な一対の冗長なディレクタ、ここでは、例えば、フロントエンドディレクタ１８０１とフロントエンドディレクタ１８０２が示されている。最初に注目すべきは、各冗長ディレクタ対のディレクタ１８０１，１８０２はそれぞれ、別のディレクタ基板、ここでは、１９０１（Ｄ２），１９０２（ＤＤ）の上になければならないことである。従って、ここでは、フロントエンドディレクタ基板１９０１〜１９０８はその上にそれぞれ、フロントエンドディ
レクタ１８０１，１８０３，１８０５，１８０７、フロントエンドディレクタ１８０２，１８０４，１８０６，１８０８、フロントエンドディレクタ１８０９，１８０１１，１８０１３，１８０１５、フロントエンドディレクタ１８０１０，１８０１２，１８０１４，１８０１６、フロントエンドディレクタ１８０１７，１８０１９，１８０２１，１８０２３、フロントエンドディレクタ１８０１８，１８０２０，１８０２２，１８０２４、フロントエンドディレクタ１８０２５，１８０２７，１８０２９，１８０３１、フロントエンドディレクタ１８０１８，１８０２０，１８０２２，１８０２４を有している。従って、ここでは、バックエンドディレクタ基板２１０１〜２１０８はその上にそれぞれ、バックエンドディレクタ２００１，２００３，２００５，２００７、バックエンドディレクタ２００２，２００４，２００６，２００８、バックエンドディレクタ２００９，２００１１，２００１３，２００１５、バックエンドディレクタ２００１０，２００１２，２００１４，２００１６、バックエンドディレクタ２００１７，２００１９，２００２１，２００２３、バックエンドディレクタ２００１８，２００２０，２００２２，２００２４、バックエンドディレクタ２００２５，２００２７，２００２９，２００３１、バックエンドディレクタ２００１８，２００２０，２００２２，２００２４を有している。このことは上記二つの表に示されている。
【００４８】
従って、ここでは図７に示すフロントエンドディレクタ１８０１は、フロントエンドディレクタ基板１９０１（Ｄ２）の上にあり、図７に示すその冗長な、または対になったフロントエンドディレクタ１８０２は、別のフロントエンドディレクタ基板、ここでは例えば、フロントエンドディレクタ基板１９０２（ＤＤ）の上にある。上で説明したように、また、上で参照した審査中の特許出願の中で更に詳しく説明されているように、各ディレクタは、図６に示すように、一対のポート４０２Ａ，４０２Ｂを有している。ディレクタ１８０１に対して示されるように、ディレクタのポート４０２Ａは、クロスバースイッチ３１８のスイッチ４０６Ｘに接続されており、ディレクタのポート４０２Ｂは、クロスバースイッチ３１８のスイッチ４０６Ｙに接続されている。冗長ディレクタ１８０２に対しても同様である。
【００４９】
上に述べたように、クロスバースイッチ３１８は、数字３２１によってまとめて示された８つのポートを有している。これらのポートは、図８に示す機構においてバックプレーンにプラグ接続されている。ディレクタ基板のそれぞれに対するこの８つのポートは、図示されたように、０，１，２，３，４，５，６，７と呼ばれる。ポート０，１，２，３はＸクロスバースイッチ４０６Ｘのポートであり、ポート４，５，６，７はＹクロスバースイッチ４０６Ｙのポートである。
【００５０】
注目すべきは、各メモリ基板Ｍ０〜Ｍ７に対して、ドメインＡの論理（Ａ１またはＡ２）は冗長ディレクタ基板対の一方に接続されており、ドメインＢの論理（Ｂ１またはＢ２）は冗長ディレクタ基板対のもう一方に接続されているということである。従って、ここでは、メモリ基板Ｍ０に対して、論理Ａ２は基板Ｄ２のディレクタ１８０１に接続されており、メモリ基板Ｍ０の論理Ｂ１はディレクタ基板ＤＤのディレクタ１８０２に接続されている。
【００５１】
また、注目すべきは、各ディレクタは一対のメモリ基板の異なるドメインに接続可能であるということである。例えば、ディレクタ１８０１は、スイッチ４０６Ｘを介してメモリ基板Ｍ０のドメインＡ（ここでは論理Ａ２）に接続でき、そのスイッチが故障した場合は、ディレクタ基板ＤＤ上のスイッチ４０６Ｙを介してドメインＢ（ここでは論理Ｂ２）に接続できる。
【００５２】
また、ディレクタ１８０１が故障の場合は、メモリＭ０はディレクタ１８０２を介してアクセス可能である。メモリＭ０のドメインＡが故障の場合は、メモリＭ０内のデータは
ディレクタ１８０２を介して、メモリＭ０のドメインＢ論理を通じてアクセス可能である。従って、もっと一般的に言えば、各メモリは、一対のディレクタの一方にとってはドメインの一つを介してアクセス可能であり、その一対のディレクタのもう一方にとっては他のドメインを介してアクセス可能である。また、注目すべきは、各ディレクタは一対のメモリ基板にアクセスできるということである。この後者の機構は二重書き込み能力を可能にする。即ち、一つのディレクタ内のデータを複数のメモリ基板に書き込むことができる。即ち、図示の機構により、ディレクタは同じデータを二つの異なるメモリに書き込むことができる。従って、例えば、基板Ｄ２上のディレクタ１８０１は、基板Ｄ２上のスイッチ４０６Ｘを介して、メモリＭ０にデータを書き込むことができると共に、基板Ｄ２上のスイッチ４０６Ｙを介して、メモリＭ０の対のメモリＭ１に同じデータを書き込むことができる。これは、ポイントツーポイントメモリ／ディレクタ接続機構による二重書き込み機能である。
【００５３】
最後に、注目すべきは、対のホストコンピュータプロセッサ１２１１，１２１２のそれぞれは、対のディレクタＤ２，ＤＤのいずれか一方を介して同じメモリにアクセスできるということである。従って、例えば、対のディレクタ基板の一方、例えば基板Ｄ２が故障の場合、ホストコンピュータプロセッサ１２１１は、その対のディレクタ基板ＤＤを介してメモリＭ０にアクセスできる。注目すべきは、この機構は、対のバックエンドディレクタＤ０とＤＦに対して図７に示されるように、バックエンドディレクタに適用されるということである。
【００５４】
ディレクタプリント回路基板とメモリプリント回路基板に対する配線済みバックプレーンの中のスロットを図８に示す。
バックプレーンを介してのディレクタ基板とメモリ基板のポートへの接続を上記表I と表IIに示す。
【００５５】
いま、このデータ記憶システムに対する顧客が、図２に関連して上に示し説明したようなメモリの半分だけを必要とするとみなす。すなわち、顧客が８つのメモリ基板の代わりに４つのメモリ基板を必要とする。しかしながら、望ましいには、このシステムが、上に説明した冗長性と二重書き込み機能で動作するが、上に説明した８つのメモリ基板に対するものと同じバックプレーン配線を用いて４つのメモリ基板だけで動作することである。
【００５６】
これを達成するために、ダミーメモリ基板とダミーディレクタを、バックプレーンの空いているスロットに挿入する。これらのダミー基板は、ディレクタまたはメモリアレイを持っていないが、場合によっては、説明されるように、ダミーディレクタ基板またはダミーメモリ基板のポート対に接続されたジャンパーを有している。以下に示されるように、このジャンパーの使用により、上に説明した望ましい冗長性と二重書き込み機能が達成される。
【００５７】
図９に、バックプレーン３０２内のスロットが、４つのメモリ基板と８つのディレクタ基板だけを有するシステムに対して示されている。従って、ここのメモリ基板Ｍ２，Ｍ３，Ｍ４，Ｍ５は、図１０に示すように、ここのメモリ基板Ｍ２，Ｍ３，Ｍ４，Ｍ５の代わりに使用されるダミーメモリ基板と交換される。ジャンパーはＪで示され、ここでは８つのジャンパーＪ１〜Ｊ８が、図９に示すようにメモリ基板Ｍ２，Ｍ３，Ｍ４，Ｍ５の代わりに使用されるダミーメモリ基板のそれぞれに対して、メモリ基板ポート対を接続するために使用される。ダミーメモリ基板Ｍ２，Ｍ３，Ｍ４，Ｍ５に対するジャンパー接続は、図１０に示すように、Ｐ０からＰ８と、Ｐ２からＰ１０と、Ｐ３からＰ１１と、Ｐ４からＰ１２と、Ｐ５からＰ１３と、Ｐ６からＰ１４と、Ｐ７からＰ１５とである。
【００５８】
同様に、図９に示すように、完全ポピュレイテドシステムにおいてディレクタ基板Ｄ９
，Ｄ６，Ｄ８，Ｄ７，ＤＢ，Ｄ４，ＤＡ，Ｄ５によって占められたバックプレーン３０２のスロットは、図１１に示すダミーディレクタ基板によって置き換えられる。ジャンパーはＪで示され、ここでは８つのジャンパーＪ１〜Ｊ８が、図１２に示すようにディレクタ基板Ｄ９，Ｄ６，Ｄ８，Ｄ７，ＤＢ，Ｄ４，ＤＡ，Ｄ５の代わりに使用されるダミーディレクタ基板のそれぞれに対して、ディレクタ基板ポート対を接続するために使用される。図１１に示すように、ディレクタ基板Ｄ９，Ｄ６，ＤＢ，Ｄ４に対するジャンパー接続は、Ｐ０からＰ７と、Ｐ１からＰ６と、Ｐ２からＰ５と、Ｐ３からＰ４とであり、ディレクタ基板Ｄ８，ＤＡ，Ｄ７，Ｄ５に対するジャンパー接続は、Ｐ０からＰ５と、Ｐ１からＰ４と、Ｐ２からＰ７と、Ｐ３からＰ６とである。
【００５９】
これらのジャンパーによりメモリ基板Ｍ０，Ｍ１，Ｍ６，Ｍ７とディレクタＤ０，Ｄ１，Ｄ２，Ｄ３，ＤＣ，ＤＤ，ＤＥ，ＤＦと間の接続が行われ、それぞれ以下の表ＩＩＩと表ＩＶに示す。
【００６０】
【表５】
2005528675.tif 000014
2005528675.tif 000015
2005528675.tif 000016
2005528675.tif 000017
【００６１】
【表６】
2005528675.tif 000018
2005528675.tif 000019
2005528675.tif 000020
注目すべきは、図７に詳しく示された完全ポピュレイテドシステムの冗長機能と二重書き込み機能は、デポピュレイテドシステム、ここでは４つのメモリ基板と８つのディレクタ基板だけを備えたシステムにおいて保持される機能であるということである。また、注目すべきは、このデポピュレイテドシステムにおいて、メモリ基板上の各論理ネットワークは、上記表III と表IVに示されるように、一対のフロントエンドディレクタと一対のバックエンドディレクタに接続されるということである。
【００６２】
より詳しくは、上に述べたように、ディレクタのそれぞれは一対の冗長なポート、即ち、４０２Ａポートと４０２Ｂポート（図５）を有している。従って、４メモリ／８ディレクタシステム（デポピュレイテドシステムと呼ぶ）に対する図１３には、代表的な冗長ディレクタ対、ここでは例えば、フロントエンドディレクタ１８０１とフロントエンドディレクタ１８０２が示されている。最初に注目すべきは、各冗長ディレクタ対におけるディレクタ１８０１，１８０２は再び、それぞれ、別のディレクタ基板、ここでは基板１９０１（Ｄ２），１９０２（ＤＤ）上にあるということである。従って、図１５に示すフロントエンドディレクタ１８０１は、フロントエンドディレクタ基板１９０１（Ｄ２）上にあり、図１３に示すその冗長フロントエンドディレクタ１８０２は、別のフロントエンドディレクタ基板、ここでは例えば、フロントエンドディレクタ基板１９０２（ＤＤ）の上にある。上で説明したように、各ディレクタは、図１５に示すように、一対のポート４０２Ａ，４０２Ｂを有している。ディレクタ１８０１に対して示されるように、ディレクタのポート４０２Ａは、クロスバースイッチ３１８のスイッチ４０６Ｘに接続されており、ディレクタのポート４０２Ｂは、クロスバースイッチ３１８のスイッチ４０６Ｙに接続されている。冗長ディレクタ１８０２に対しても同様である。
【００６３】
上に述べたように、クロスバースイッチ３１８は、数字３２１によってまとめて示された８つのポートを有している。これらのポートは、図９に示す機構において、バックプレーンにプラグ接続されている。ディレクタ基板のそれぞれに対するこの８つのポートは、図示されたように、０，１，２，３，４，５，６，７と呼ばれる。ポート０，１，２，３はＸクロスバースイッチ４０６Ｘのポートであり、ポート４，５，６，７はＹクロスバースイッチ４０６Ｙのポートである。
【００６４】
注目すべきは、上で説明したメモリ基板とディレクタ基板の上のジャンパーのために、ディレクタ基板の８つのポートが８つのメモリ基板上のメモリ素子（即ち、メモリ領域１〜４）に接続される代わりに、ここでは、それらは４つのメモリ基板だけに接続されるということである。従って、図１３において、ディレクタ基板Ｄ２およびそれと対になったディレクタ基板ＤＤはそれぞれ、図示されたように、４つのメモリ基板、ここではＭ０，Ｍ１，Ｍ６，Ｍ７に接続される。
【００６５】
また、注目すべきは、各ディレクタは一対のメモリ基板の異なるドメインに接続可能であるということである。例えば、ディレクタ基板Ｄ２上のディレクタ１８０１は、スイッチ４０６Ｘを介してメモリ基板Ｍ０のドメインＡ（ここでは論理Ａ２）に接続でき、そのスイッチが故障した場合は、ディレクタ基板Ｄ２上のスイッチ４０６Ｙを介してメモリ基板Ｍ０のドメインＢ（ここでは論理Ｂ２）に接続できる。
【００６６】
また、ディレクタ１８０１が故障の場合は、メモリＭ０はディレクタ１８０２を介してアクセス可能である。メモリＭ０のドメインＡが故障の場合は、メモリＭ０内のデータはディレクタ１８０２を介して、メモリＭ０のドメインＢ論理を通じてアクセス可能である。従って、もっと一般的に言えば、各メモリは、一対のディレクタの一方にとってはドメインの一つを介してアクセス可能であり、その一対のディレクタのもう一方にとっては他のドメインを介してアクセス可能である。また、注目すべきは、各ディレクタは一対のメモリ基板にアクセスできるということである。この後者の機構は二重書き込み能力を可能にする。即ち、一つのディレクタ内のデータを複数のメモリ基板に書き込むことができる。即ち、図示の機構により、ディレクタは同じデータを二つの異なるメモリに書き込むことができる。従って、例えば、基板Ｄ２上のディレクタ１８０１は、基板Ｄ２上のスイッチ４０６Ｘを介して、メモリＭ０にデータを書き込むことができると共に、基板Ｄ２上のスイッチ４０６Ｙを介して、メモリＭ０の対のメモリＭ１に同じデータを書き込むことができる。これは、ポイントツーポイントメモリ／ディレクタ接続機構による二重書き込み機能である。
【００６７】
注目すべきは、対のホストコンピュータプロセッサ１２１１，１２１２のそれぞれは、対のディレクタＤ２，ＤＤのいずれか一方を介して同じメモリにアクセスできるということである。従って、例えば、対のディレクタ基板の一方、例えば基板Ｄ２が故障の場合、ホストコンピュータプロセッサ１２１１は、その対のディレクタ基板ＤＤを介してメモリＭ０にアクセスできる。
【００６８】
注目すべきは、この機構は、対のバックエンドディレクタＤ０とＤＦに対して図７に示されるように、バックエンドディレクタに適用されるとういうである。
最初に注目すべきは、図１０に示すように、すべてのダミー（ジャンパー）メモリ基板は、同じジャンパー機構を有するということである。次に図１１から注目されることは、ディレクタ基板Ｄ９，ＤＢ，Ｄ６，Ｄ４に対して使用されるジャンパー機構は同一であるということである。ここで、そのディレクタ基板Ｄ９，ＤＢ，Ｄ６，Ｄ４のすべては、以下にタイプＡと呼ばれる構成のジャンパー機構を有している。また、ディレクタ基板Ｄ８，ＤＡ，Ｄ７，Ｄ５に対するジャンパー機構は同一である。ここで、そのディレクタ基板Ｄ８，ＤＡ，Ｄ７，Ｄ５のすべては、以下にタイプＢと呼ばれる構成のジャンパー機構を有している。
【００６９】
図１４に、ユニバーサルダミー（ジャンパー）ディレクタ基板ＵＤを示す。図９から注目しなければならないことは、ディレクタ基板とメモリ基板に対するバックプレーン内のすべてのスロットが独自のスロット名称を持っているということである。より詳しくは、図示されたように、左から右へ０から２３のスロット名称を持っている。（これと同じスロット名称が、図８に示す完全ポピュレイテドシステムに適用される）。従って、バックプレーンは、スロット名称を代表する５ビットコードにハードワイヤされた図示されないピンを有している。従って、ディレクタＤ０がバックプレーンのスロット０にプラグ接続された場合、そのディレクタは２進コード０００００を受け取る。同様に、メモリ基板Ｍ０がバックプレーンのスロット８にプラグ接続された場合、そのメモリ基板にコード０１０００が供給される。他のディレクタ基板およびメモリ基板も同様である。
【００７０】
再び図１４において、ユニバーサルダミーディレクタ（即ち、ジャンパー基板）は、制御される３つのスイッチＳ１，Ｓ２，Ｓ３，Ｓ４と、デコーダを有している。ユニバーサル基板がバックプレーンスロットにプラグ接続された場合、その上のデコーダが、ユニバーサル基板がスロット１７（即ち、Ｄ９スロット）、スロット１９（即ち、ＤＢスロット）、スロット６（即ち、Ｄ６スロット）、または、スロット４（即ち、Ｄ４スロット）のいずれにプラグ接続されたかを示すコードを検出すると、論理１がデコーダによって生成され、それによってスイッチＳ１，Ｓ２，Ｓ３，Ｓ４をタイプＡ構成にする。ユニバーサル基板がバックプレーンスロットにプラグ接続された場合、そのデコーダが、ユニバーサル基板がスロット１６（即ち、Ｄ８スロット）、スロット１８（即ち、ＤＡスロット）、スロット７（即ち、Ｄ７スロット）、または、スロット５（即ち、Ｄ５スロット）のいずれにプラグ接続されたかを示すコードを検出すると、論理０がデコーダによって生成され、それによってスイッチＳ１，Ｓ２，Ｓ３，Ｓ４をタイプＢ構成にする。
【００７１】
タイプＡ状態において、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４はそれぞれ、ポート０をポート７に、ポート１をポート６に、ポート２をポート５に、ポート３をポート４に接続する。タイプＢ状態においては、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４はそれぞれ、ポート０をポート５に、ポート１をポート４に、ポート２をポート７に、ポート３をポート６に接続する。従って、同じユニバーサル基板を、ジャンパーを有するどのディレクタに対しても使用することができる。
【００７２】
従って、ユニバーサルディレクタ基板ＵＤは、スロット４，５，６，７，１６，１７，１８，１９に挿入することができ、その上のデコーダが、上に説明したように、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４を自動的に作動させてユニバーサル基板を図１１に示すように構成する。
【００７３】
注目すべきは、ディレクタ基板を通過する信号が、ここでは正のエミッタ結合論理（ＰＥＣＬ）信号であるということである。また、注目すべきは、スイッチＳ１，Ｓ２，Ｓ３が、これらの信号を拒絶するためにも使用されるということである。ここで、スイッチＳ１，Ｓ２，Ｓ３は、741 Call Plano, Camarillo, CA 93012 にあるVitesse Semiconductor Corporation によるモデルVCS-830 スイッチである。
【００７４】
他の実施態様は添付請求項の精神と範囲内にある。
【図面の簡単な説明】
【００７５】
【図１】従来技術によるデータ記憶システムのブロック図。
【図２】本発明によるデータ記憶システムのブロック図。
【図３】図２のデータ記憶システムにおいて使用されるシステムインターフェースを格納する電気キャビネットの概略図。
【図４】図２のデータ記憶システムのシステムインターフェースを提供するプリント回路基板概略を示す等角投影図。
【図５】図２のデータ記憶システムにおいて使用されるシステムインターフェースのブロック図。
【図６】図２のシステムインターフェースにおいて使用される代表的なグローバルキャッシュメモリ基板のブロック図。
【図６Ａ】図２のシステムにおいて使用されるメモリプリント回路基板の代表的な一つを示す図。
【図７】図２のシステムのシステムインターフェースにおいて使用される、一対のホストプロセッサとグローバルキャッシュメモリ基板との間に接続された一対のフロントエンドディレクタ基板と、一対のディスクドライブとグローバルキャッシュメモリ基板との間に接続された一対のフロントエンドディレクタ基板とを示すブロック図。
【図８】図２のシステムにおいて使用されるバックプレーンの立面図であり、このバックプレーンは、フロントエンドディレクタプリント回路基板とバックエンドディレクタプリント回路基板とメモリ基板とを収容するのに適したスロットを有している。
【図９】図２のシステムにおいて使用されるバックプレーンの立面図であり、このバックプレーンは、フロントエンドディレクタプリント回路基板とバックエンドディレクタプリント回路基板とメモリ基板を収容すると共に、ダミーフロントエンドディレクタプリント回路基板とダミーバックエンドディレクタプリント回路基板とダミーメモリ基板を収容するのに適したスロットを有し、これらのダミープリント回路基板はジャンパーを有して、このバックプレーンを、図２のメモリ基板とディレクタのすべてを有する完全ポピュレイテドシステム、および、図２のメモリ基板とディレクタの全部の内の一部だけを有するデポピュレイテドシステムと共に使用できるようにしている。
【図１０】デポピュレイテドシステムにおいて使用されるダミーメモリ基板を示すブロック図。
【図１１】デポピュレイテドシステムにおいて使用されるダミーディレクタ基板を示すブロック図。
【図１２】デポピュレイテドシステムにおいて使用されるメモリプリント回路基板の代表的な一つを示す概念図。
【図１３】デポピュレイテドシステムのシステムインターフェースにおいて使用される、一対のホストコンピュータとグローバルキャッシュメモリ基板の間に接続された一対のフロントエンドディレクタ基板と、一対のディスクドライバとグローバルキャッシュメモリ基板の間に接続された一対のフロントエンドディレクタ基板を示すブロック図。
【図１４】図１３のデポピュレイテドシステムのシステムインターフェースにおける使用に適したユニバーサルディレクタ基板を示すブロック図。
【図１】
2005528675.tif 000021
【図２】
2005528675.tif 000022
【図３】
2005528675.tif 000023
【図４】
2005528675.tif 000024
【図５】
2005528675.tif 000025
【図６】
2005528675.tif 000026
【図６Ａ】
2005528675.tif 000027
【図７】
2005528675.tif 000028
【図８】
2005528675.tif 000029
【図９】
2005528675.tif 000030
【図１０】
2005528675.tif 000031
【図１１】
2005528675.tif 000032
【図１２】
2005528675.tif 000033
【図１３】
2005528675.tif 000034
【図１４】
2005528675.tif 000035
【手続補正書】
【提出日】平成16年9月17日(2004.9.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムであって、
前記システムインターフェースは、前記ホストコンピュータ／サーバに接続された複数の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備え、
前記キャッシュメモリは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、それぞれ一方が前記一対のデータ／制御ポートの対応する一方に接続された一対の論理ネットワークとを有し、
前記ディレクタのそれぞれと前記グローバルキャッシュメモリとの間に別々のポイントツーポイントデータパスがあり、
前記第１ディレクタの一対が前記一対の論理ネットワークへの接続に適している、
ことを特徴とするデータ記憶システム。
【請求項２】
バックプレーンを有する共に、前記キャッシュメモリと前記ディレクタとが前記バックプレーンを介して相互接続されたことを特徴とする請求項１に記載のシステム。
【請求項３】
前記第１ディレクタのそれぞれが別々のプリント回路基板上にあることを特徴とする請求項２に記載のシステム。
【請求項４】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムであって、
前記システムインターフェースは、前記ホストコンピュータ／サーバに接続された複数の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備え、
前記キャッシュメモリは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、それぞれ一方が前記一対のデータ／制御ポートの対応する一方に接続された一対の論理ネットワークとを有し、
前記ディレクタのそれぞれと前記グローバルキャッシュメモリとの間に別々のポイントツーポイントデータパスがあり、
前記第２ディレクタの一対が前記一対の論理ネットワークへの接続に適している、
ことを特徴とするデータ記憶システム。
【請求項５】
請求項１に記載のデータ記憶システムであって、
前記キャッシュメモリは一対のメモリ基板を有し、該メモリ基板のそれぞれがメモリアレイを有し、
前記第１ディレクタの一対が前記一対のメモリ基板のメモリアレイへの接続に適している、
ことを特徴とするデータ記憶システム。
【請求項６】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムであって、
前記システムインターフェースは、前記ホストコンピュータ／サーバに接続された複数の第１ディレクタと、前記ディスクドライブ群に接続された複数の第２ディレクタと、キャッシュメモリとを備え、
前記キャッシュメモリは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、それぞれ一方が前記一対のデータ／制御ポートの対応する一方に接続された一対の論理ネットワークとを有し、
前記ディレクタのそれぞれと前記グローバルキャッシュメモリとの間に別々のポイントツーポイントデータパスがあり、
前記一対の論理ネットワークのそれぞれが前記第１ディレクタの一つと前記第２ディレクタの一つに接続された、
ことを特徴とするデータ記憶システム。
【請求項７】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムを提供するための方法であって、前記システムインターフェースが、複数の第１ディレクタと、複数の第２ディレクタと、グローバルメモリとを有する方法において、
前記第１ディレクタを有する複数の第１ディレクタ基板と、
前記第２ディレクタを有する複数の第２ディレクタ基板と、
前記グローバルメモリを提供する複数のメモリプリント回路基板と、
第１ジャンパーを有する複数のダミー第１ディレクタ基板と、
第２ジャンパーを有する複数のダミー第２ディレクタ基板と、
第３ジャンパーを有する複数のダミーメモリ基板とからなる、複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンを提供するステップと、
前記第１ジャンパーと第２ジャンパーと第３ジャンパーとの間の接続を行うように前記バックプレーンに配線を施して、前記複数の第１ディレクタを前記ホストコンピュータ／サーバに、前記複数の第２ディレクタを前記ディスクドライブ群に、前記グローバルメモリを前記複数の第１ディレクタと前記複数の第２ディレクタとに接続するステップとを備え、
前記メモリ基板のそれぞれは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、一対の論理ネットワークとを有し、前記一対の論理ネットワークのそれぞれ一方は前記一対のデータ／制御ポートの対応するいずれか一方に接続され、前記プリント回路基板は、ジャンパーでの接続を行うように配線されて、前記第１ディレクタの一対を前記一対の論理ネットワークに接続可能にすると共に、前記第２ディレクタの一対を前記一対の論理ネットワークに接続可能にする、
ことを特徴とする方法。
【請求項８】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムであって、前記システムインターフ
ェースが、複数の第１ディレクタと、複数の第２ディレクタと、グローバルメモリとを有するシステムにおいて、
前記第１ディレクタを有する複数の第１ディレクタ基板と、
前記第２ディレクタを有する複数の第２ディレクタ基板と、
前記グローバルメモリを提供する複数のメモリプリント回路基板と、
第１ジャンパーを有する複数のダミー第１ディレクタ基板と、
第２ジャンパーを有する複数のダミー第２ディレクタ基板と、
第３ジャンパーを有する複数のダミーメモリ基板とからなる、複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンを備え、
前記第１ジャンパーと第２ジャンパーと第３ジャンパーとの間の接続を行うように前記バックプレーンに配線を施して、前記複数の第１ディレクタを前記ホストコンピュータ／サーバに、前記複数の第２ディレクタを前記ディスクドライブ群に、前記グローバルメモリを前記複数の第１ディレクタと前記複数の第２ディレクタとに接続し、
前記メモリ基板のそれぞれは、一対の冗長なデータ／制御ポートを有する共通メモリアレイと、一対の論理ネットワークとを有し、前記一対の論理ネットワークのそれぞれ一方は前記一対のデータ／制御ポートの対応するいずれか一方に接続され、前記プリント回路基板は、ジャンパーでの接続を行うように配線されて、前記第１ディレクタの一対を前記一対の論理ネットワークに接続可能にすると共に、前記第２ディレクタの一対を前記一対の論理ネットワークに接続可能にする、
ことを特徴とするシステム。
【請求項９】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムを提供するための方法であって、前記システムインターフェースが、複数の第１ディレクタと、複数の第２ディレクタと、グローバルメモリとを有する方法において、
前記第１ディレクタを有する複数の第１ディレクタ基板と、
前記第２ディレクタを有する複数の第２ディレクタ基板と、
前記グローバルメモリを提供する複数のメモリプリント回路基板と、
第１ジャンパーを有する複数のダミー第１ディレクタ基板と、
第２ジャンパーを有する複数のダミー第２ディレクタ基板と、
第３ジャンパーを有する複数のダミーメモリ基板とからなる、複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンを提供するステップと、
前記第１ジャンパーと第２ジャンパーと第３ジャンパーとの間の接続を行うように前記バックプレーンに配線を施して、前記複数の第１ディレクタを前記ホストコンピュータ／サーバに、前記複数の第２ディレクタを前記ディスクドライブ群に、前記グローバルメモリを前記複数の第１ディレクタと前記複数の第２ディレクタとに接続するステップと、
を備えたことを特徴とする方法。
【請求項１０】
システムインターフェースを介してホストコンピュータ／サーバとディスクドライブ群との間でデータを転送するためのデータ記憶システムであって、前記システムインターフェースが、複数の第１ディレクタと、複数の第２ディレクタと、グローバルメモリとを有するシステムにおいて、
複数のプリント回路基板をプラグ接続するのに適したスロットを有するバックプレーンと、前記プリント回路基板が、
前記第１ディレクタを有する複数の第１ディレクタ基板と、
前記第２ディレクタを有する複数の第２ディレクタ基板と、
前記グローバルメモリを提供する複数のメモリプリント回路基板と、
第１ジャンパーを有する複数のダミー第１ディレクタ基板と、
第２ジャンパーを有する複数のダミー第２ディレクタ基板と、
第３ジャンパーを有する複数のダミーメモリ基板と、
とからなることとを備え、
前記バックプレーンは、前記第１ジャンパーと第２ジャンパーと第３ジャンパーとの間の接続を行うように配線されて、前記複数の第１ディレクタを前記ホストコンピュータ／サーバに、前記複数の第２ディレクタを前記ディスクドライブ群に、前記グローバルメモリを前記複数の第１ディレクタと前記複数の第２ディレクタとに接続した、
ことを特徴とするシステム。
【国際調査報告】
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