(57)【要約】【課題】任意のトポロジの分散マスタ−スレーブ通信システムの各モジュールにおけるデータと制御情報のローカル同期を実現する方法および装置を提供する。データ・パケット交換または伝送のために、パケットの各セグメントを並列操作するいくつかのモジュールから成る通信システムを提供し、速度と処理容量を向上させることができる。【解決手段】本発明は、伝搬遅延差を測定し、各スレーブ・モジュールにおいて制御された遅延を導入し、それによってデータ・セグメントと制御信号の一方または他方を遅延させることによってデータ・セグメントと制御信号を互いに正しく関係づけることができるようにする。遅延の差を判断するために使用するタイムスタンプを求めるため、通常のデータ・パケットの他に同期パケットを送信する。
2005524343.tif 000002
【特許請求の範囲】
【請求項１】
各データ・パケットが制御情報とデータ・ペイロードとを有するヘッダを含むデータ・パケットを処理する通信システムであって、
入力ポートにおいて各データ・パケットがセグメントに分割される、前記データ・パケットを受け取る入力ポートと、
前記セグメントを並列処理するマスタ・ユニットおよび１または複数のスレーブ・ユニットとを含み、前記マスタ・ユニットはデータ経路を介して各パケットからヘッダを受け取るように適応化され、前記１または複数のスレーブ・ユニットはデータ経路を介してデータ・セグメントを受け取るように適応化され、制御経路を介して前記マスタ・ユニットから前記１または複数のスレーブ・ユニットに導出制御情報を渡すことができる通信システムにおいて、
（ａ）セグメントに分割された同期パケットを、前記入力ポートから通常のデータ・パケットと同じ経路で前記システムを通して送り、通常の導出制御情報と同じ経路で前記システムに同期制御情報を通す同期化手段を設け、
（ｂ）前記１または複数のスレーブ・ユニットのそれぞれは、同期パケット・セグメントとそれに対応する同期制御情報とを受け取ったときに、前記データ経路と前記制御経路との伝搬遅延差を表す時間シフト情報を入手する時間シフト情報手段を含み、
（ｃ）前記１または複数のスレーブ・ユニットのそれぞれは、前記時間シフト情報手段が入手した前記時間シフト情報に応答してデータ・セグメントまたは導出制御情報を遅延させる遅延手段を含む通信システム。
【請求項２】
各データ・パケットが制御情報とデータ・ペイロードとを有するヘッダを含むデータ・パケットを処理する通信機構であって、
入力ポートにおいて各データ・パケットがセグメントに分割される、前記データ・パケットを受け取る入力ポートを含み、
前記セグメントの並列処理のためのマスタ・ユニットと１または複数のスレーブ・ユニットとを含み、前記マスタ・ユニットは、データ経路を介して各パケットから制御情報を有するヘッダを受け取るように適応化され、前記１または複数のスレーブ・ユニットはデータ経路を介してデータ・セグメントを受け取るように適応化され、前記マスタ・ユニットから前記１または複数のスレーブ・ユニットに制御回路を介して導出制御情報が渡される通信機構において、
（ａ）セグメントに分割された同期パケットを、前記入力ポートから通常のデータ・パケットと同じ経路で前記システムを通して送り、通常の導出制御情報と同じ経路で前記システムに同期制御情報を通す手段を設け、
（ｂ）各スレーブ・ユニットは、同期パケット・セグメントとそれに対応する同期制御情報とを受け取ったときに、前記データ経路と前記制御経路との伝搬遅延差を表す時間シフト情報を入手する第１の手段を含み、
（ｃ）各スレーブ・ユニットのそれぞれは、前記第１の手段が入手した前記時間シフト情報に応答してデータ・セグメントまたは導出制御情報を遅延させる第２の手段を含む通信機構。
【請求項３】
前記１または複数のスレーブ・ユニットのそれぞれは、前記時間シフト情報を入手する前記第１の手段に関連して、前記各スレーブ・ユニットのローカル・クロック・パルスに応答して増加する内容を有するカウンタの形態のシーケンサを含むことを特徴とする請求項２に記載の通信機構。
【請求項４】
前記１または複数のスレーブ・ユニットのそれぞれは、前記時間シフト情報を入手する前記第１の手段において、
（ａ）同期パケットから導出された同期制御情報を前記制御経路を介して受け取ったときに前記シーケンサの内容を記憶する制御タイムスタンプ・レジスタと、
（ｂ）前記データ経路を介して同期パケット・セグメントを受け取ったときに前記シーケンサの内容を記憶するデータ・タイムスタンプ・レジスタとを含むことを特徴とする請求項３に記載の通信機構。
【請求項５】
前記１または複数のスレーブ・ユニットのひとつにおけるタイムスタンプ・レジスタの内容を評価し、前記時間シフトを表す差を判断する内部または外部制御手段を備え、
前記１または複数のスレーブ・ユニットのそれぞれは、前記第２の手段において、
（ａ）パケット・データ・セグメントを遅延させるためと、導出制御情報を遅延させるための別々の遅延手段と、
（ｂ）前記制御手段に応答して前記別々の遅延手段のうちのいずれか一方において遅延を選択的に作動させる作動手段とを含むことを特徴とする請求項４に記載の通信機構。
【請求項６】
各スレーブ・ユニットにおいて、
（ａ）前記遅延手段は、書込みポインタと読取りポインタとによって制御される環状シフト・レジスタを含み、
（ｂ）前記作動手段は、書込ポインタ・レジスタと読取りポインタ・レジスタと、前記書込みポインタ・レジスタのうちの一方の内容を、前記２つのタイムスタンプ・レジスタの内容の差を表す遅延値に設定し、他方の書込みポインタ・レジスタの内容と両方の読取りポインタ・レジスタの内容とをゼロに設定する設定手段とを含むことを特徴とする請求項５に記載の通信機構。
【請求項７】
前記１または複数のスレーブ・ユニットのそれぞれは、同期パケット・セグメントまたは対応する導出同期制御情報の２つのうち先に到着する方の受領に応答して前記シーケンサをリセットする手段を含むことを特徴とする請求項３に記載の通信機構。
【請求項８】
前記セグメントを再組立てしてデータ・パケットを形成する少なくとも１つの出力ポートをさらに含み、一方では通信システムの前記マスタ・ユニットと前記スレーブ・ユニット、他方では出力ポートとの間の経路上の伝搬遅延差を補償する追加の手段を設けたことを特徴とする請求項２に記載の通信機構。
【請求項９】
少なくとも２つの分散通信システムを含み、１つの分散通信システムのモジュールの出力線とそれに続く分散通信システムのモジュールの入力線との間のデータ経路と、制御経路との伝搬遅延差を補償する追加の手段を設けたことを特徴とする請求項２に記載の通信機構。
【請求項１０】
各データ・パケットが制御情報とデータ・ペイロードとを有するヘッダを含み、各データ・パケットが少なくとも１つの入力ポートを介して受領可能なデータ・パケットを処理するために設計されたマスタ−スレーブ通信システムにおけるローカル同期の方法であって、
前記システムにおいて各データ・パケットがセグメントの並列処理のために前記入力ポートにおいてセグメントに分割され、
前記システムは、前記セグメントを並列処理するためのマスタ・ユニットと１または複数のスレーブ・ユニットとを含み、前記マスタ・ユニットは、各パケットから制御情報を有する前記ヘッダを受け取り、前記１または複数のスレーブ・ユニットはデータ経路を介してデータ・セグメントを受け取り、前記マスタ・ユニットから前記１または複数のスレーブ・ユニットに制御経路を介して導出制御情報が渡され、
前記方法は、
（ａ）セグメントに分割された同期パケットを前記入力ポートから、通常のデータ・パケットと同じ経路で前記システムを通して送り、前記同期パケットのヘッダから導出された同期制御情報を通常の導出制御情報と同じ経路でシステムに通すステップと、
（ｂ）前記１または複数のスレーブ・ユニットにおいて、同期パケット・セグメントとそれに対応する同期制御情報を受け取ったときに、前記データ経路と前記制御経路との伝搬遅延差を表す時間シフト情報を入手するステップと、
（ｃ）前記１または複数のスレーブ・ユニットにおいて、ステップ（ｂ）で入手した前記時間シフト情報によって表された前記伝搬遅延差を、各受領パケット・セグメントごとに前記パケット・セグメント自体または前記導出制御情報を遅延させることによって補償するステップとを含む方法。
【請求項１１】
通常のデータ・パケットの間の一定間隔で同期パケットが前記入力ポートからシステムを通して送られる、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子通信ネットワークにおけるパケット処理技法およびそのために使用する処理機構の設計構造に関する。より詳細には、本発明は、並列動作する複数の処理要素（またはモジュール）を同期させ、複数の並列処理要素の統合総スループットの合計に等しい総スループットを有する単一の処理機構の同等物を構成する方法および装置に関する。本発明の典型的な適用はパケット・スイッチング・システムにおいてである。
【背景技術】
【０００２】
現行世代のスイッチ・ファブリック設計のあらゆる競合要件の中で、ポート数のスケーラビリティと費用効果とは、取り組むべき２つの基本的問題である。費用効果が高くスケーラブルなスイッチ・ファブリックを構築する方法は２種類に分類される。第１の方法は、広く採用されている一段スイッチ・アーキテクチャである。これは、極めて効率的であるが、（ポート数の線形増加の結果として）その複雑度が二乗に増大するため、スケーラビリティには限界がある。第２の方法は、多段スイッチ・アーキテクチャである。これは、並列度を増すことによってスループットを向上させるが、一般に一段スイッチに比べて複雑であり、効率も低い。
【０００３】
多段スイッチ・アーキテクチャは、多段結合網（MultistageInterconnection Network：ＭＩＮ）とも呼ばれる。すなわち、交換資源およびリンク資源を複数の接続によって共用することができるように、リンクを介して多段またはメッシュ状に相互接続した「小規模な」一段交換モジュールから成るファブリック機構であり、その結果、複雑度の増大はＮ２よりも低くなり、一般には、ＮｌｏｇＮ程度である。ここで、Ｎはスイッチ・ファブリックの合計ポート数である。極めて高いスループットを得るためと、多数のポートに対応するためにはＭＩＮが必要であることは認められているが、その一般的な導入は最近１０年間にわたって再三、先延ばしされてきた。その理由の一つは、１０年間における一段交換システム設計の絶え間ない革新が、基礎技術の進歩によって生じた新たな可能性とともに、市場の要求の増大に対応することができたためである。また、一段交換アーキテクチャは、そのスケーラビリティの範囲内で、最もコスト・パフォーマンス効果の高い電子パケット・スイッチ・ネットワーク構築方法を実現するという点で極めて魅力的であり続けている。
【０００４】
一段スイッチ・アーキテクチャは、集中制御を行うアーキテクチャと、分散制御を行うアーキテクチャの２種類に分けられる。後者のタイプは、各ドメインが独立したスケジューラ（制御ドメイン）を有する並列スイッチ・ドメインから成る。その主な欠点は、複数のスイッチ・ドメインにわたって分散したパケットを処理する負荷バランシング・アルゴリズムと並べ替えアルゴリズムによって生じる、ある程度の複雑度オーバーヘッドを要することである。文献の中でこれは並列パケット交換（Parallel Packet SwitchingPPS）とも呼ばれる。一方、集中制御を使用するスイッチ・アーキテクチャには、スイッチ・ドメインが１つしかなく、このドメインは、通常、並列動作するいくつかのスイッチ・スライスから成る。複数のスイッチ・スライスを並列して動作させることにより、スイッチ・ポート速度を向上させることができ、したがって、より高速の交換コアを構築することができる。この手法は、多数の外部リンクをより高速の単一リンクとして多重化することによって多数の外部リンクを扱うシステムの構築を可能にするため、多数の一段スイッチで使用される。特定の回路技術の場合、この技法の適用可能性には限界があるが、その適用可能範囲内では、より大規模なスイッチに拡張する最もコスト効果の高い方法となる。集中制御手法に基づく一段スイッチ設計が広く普及している他の理由としては、そのスケジューリング方式が単一であることと、共用メモリ方式の出力待ち行列化構造、クロスバー方式の入力待ち行列化構造、または入出力待ち行列化組合せ構造など、どの待ち行列化構造でも実現可能であることが挙げられる。
【０００５】
本発明に関連する問題は、集中制御を使用するスイッチ・アーキテクチャに関する。その目的は、この種のアーキテクチャの本質的な拡張限界を改善する手段を提供することである。これは、複数のスイッチ要素の統合を容易にすることによってなされ、それらのスイッチ要素を並列にしていわゆる「ポート速度増加」モードにする。ＭＩＮアーキテクチャは、通常一段交換モジュールで構成されるため、この改善は間接的にＭＩＮアーキテクチャにも適用される。
【０００６】
コンピュータ分野では、より高い処理能力を達成するために、以前からデータ並列処理およびパイプライン並列処理が使用されてきた。電子ネットワークにおけるパケット交換技術に適用する場合、これは、パケットが複数の並列スライスにわたって交換されることになり、「ポート速度増加」と呼ばれる場合がある。
【０００７】
ポート速度増加に関する初期の記述は、Ｗ．Ｅ．デンゼル（Denzel）、Ａ．Ｐ．Ｊ．エングバーセン（Engbersen）、およびＩ．イリアディス（Iliadis）による「Ｇｂ／ｓ級速度のＡＴＭのための柔軟な共用バッファ・スイッチ（Aflexible shared-buffer switch for ATM at Gb/s rates）」（Computer Networks andISDN Systems, Vo.27, No.4、1995年1月、611〜624頁）という名称の論文に記載されている。同論文では、ポート速度増加を使用して、複数のスレーブ・チップをスタックし、それらのチップを単一のマスタ・チップによって制御することによって、モジュラ式にポート速度を増加させている。欧州特許出願ＥＰ０８４９９１７Ａ２号には、出力待ち行列化スイッチ・アーキテクチャに適用される特定のポート速度増加実施形態も記載されている。
【０００８】
本発明に関連する問題について、以下にさらに詳述する。ポート速度増加の周知の難点は、マスタ・モジュールとスレーブ・モジュールを厳密に同期させる必要があるため、実装が複雑なことである。高ポート速度では、これによって同期ロジックが複雑または高コスト、あるいはその両方を生じさせる結果となり、それによって、通常は、実際の並列度が制限され、したがって、達成可能な最大スループットも制限されることになる。したがって、ポート速度増加方式のスケーラビリティを、同期問題によって生じる実装の複雑さから切り離す必要がある。
【０００９】
ポート速度増加モードで動作させたスイッチ・ファブリック・コアでは、構成スイッチを「マスタ」または「スレーブ」スイッチと呼ぶ。ポート速度増加スイッチ・ファブリックには、１個のマスタと１または複数のスレーブ構成要素が含まれる。マスタとスレーブは、チェーン、環状、またはツリーなどの任意のトポロジで接続することができる。図１を参照しながら、ポート速度増加の一般的概念について、以下で説明／再確認する。図１には、スレーブを１個のみ使用した従来技術の商品であるＩＢＭ  ＰＲＳ６４Ｇに関する例が図示されている。ＰＲＳ６４Ｇは、各ポートが２Ｇｂ／ｓで動作し、合計総帯域幅が６４Ｇｂ／ｓになる、３２個の入力ポートと３２個の出力ポートを実装するパケット・ルーティング・スイッチである。ポート速度増加モードでこれらの２つのチップを組み合わせることによって、物理ポートを４Ｇｂ／ｓで動作させることができ、総帯域幅の２倍（１２８Ｇｂ／ｓ）の処理能力を持つスイッチ・ファブリックを構築することができる。交換するパケットを入力ファブリック・インタフェースが受け取ると、パケットは、「論理ユニット」（ＬＵ）（以下で「セグメント」と呼ぶこともある）と呼ばれるいくつかの部分に分割される。この特定の例では、ＬＵの数は、構成スイッチ数と同じであるが、これは必要条件ではない。次に、入力ファブリック・インタフェースは、各パケットの１個のＬＵをマスタ・スイッチに送り、その次のＬＵをスレーブ・スイッチに送る。最初のＬＵには、最初のパケット・ペイロードは一部しか含まれないが、処理情報を含むパケット・ヘッダの全体を有する。２番目のＬＵはスレーブに渡され、ペイロード情報のみが含まれ、ルーティング情報は含まれない。マスタは、そのＬＵを、パケット・ヘッダによって伝達されるルーティング情報およびサービス品質情報に従って処理し、適切な（導出）制御情報を送ることによってそのスケジューリング決定をスレーブに通知する。マスタが受け取った各ＬＵについて、導出制御情報が、いわゆる入力ポート速度増加バスを介してスレーブに送られる。同様に、マスタが送信パケットをスケジュールすると、同様の制御情報が出力ポート速度増加バスを介してスレーブに送られる。出力制御経路の伝搬遅延のため、マスタ出力ＬＵは実際にはスレーブ出力ＬＵよりも早めに発信されることがある。また、２つの出力ＬＵが出力ファブリック・インタフェースにほぼ同時に到着する必要がある場合は、マスタとスレーブの間に追加の送信同期機構が必要な場合もある。以上の説明から、ポート速度増加ファブリックは、伝搬遅延の制御と、２つの異なる流れ、すなわち、ファブリック・コアおよび出力ファブリック・インタフェースに向かう入力ファブリック・インタフェースからのデータ・フロー（図１で水平方向に図示）と、マスタから１または複数のスレーブへの制御フロー（図１で垂直方向に図示）との正確な合致とを必要とすることが明らかである。図１のパケット時間の例（６４バイトのパケットで１２８ｎｓ）と、（単一ボード上に構成された）スイッチ・ファブリック・コアのコンパクトさを考えた場合、これは、現行技術の単一ボード設計では十分な時間である１２８ｎｓの１パケット・サイクル���内に制御情報がスレーブに確実に到着するようにすることによって容易に達成可能であった。
【００１０】
一方、データ・リンク速度の絶え間ない高速化とシステム・サイズの増大のために、速度増加システムの構築はますます困難になっている。一方では、高速化したデータ・リンク速度によってパケット所要時間が短縮されたが、ポート速度増加実装における並列度を高めることが必要になった。他方では、システム・サイズが大きくなったことによって、設計者はスイッチ・ファブリックを複数のボードおよびラックに分散させざるを得なくなっており、それによって、ファブリック内のデータ・フローまたは制御フロー、あるいはその両方のリンク距離が長くなっている。このように厳しくなったシステム要件とサイズを考えると、物理的に分散していると同時にパケット所要時間が短縮された要素間の伝搬遅延を正確に制御し、整合させることは極めて困難でコストのかかるものとなる。具体的には、１個のパケットからの複数のＬＵがマスタ・スイッチと１または複数のスレーブ・スイッチとに同時またはほぼ同時に到着しない場合も起こる可能性がある。実際、まったく異なるパケットからのＬＵが、マスタ・スイッチまたはスレーブ・スイッチ、あるいはその両方に、同時またはほぼ同時に到着することも起こり得る。
【００１１】
図２に示すような１個のマスタとＮ−１個のスレーブから成るチェーン方式のトポロジの例を想定すると、考えられる解決策は、システム初期設定時に各スレーブに制御経路の待ち時間を測定し、各スレーブのデータ経路に、制御経路の伝搬遅延を補償し、整合させるデジタル・プログラム可能な遅延を挿入することである。制御経路待ち時間の測定は、マスタによってすべてのスレーブにブロードキャストされる同期信号を基準にして行われる。各スレーブが制御経路の待ち時間を計算すると、データ経路のデジタル・プログラム可能遅延がそれに応じて各スレーブ内で個別に設定され、それによって制御経路の遅延とデータ経路の遅延がパケット・サイクルに基づいて整合される。この提案の方向性は正しいが、複数のポート速増加データ経路における異なる待ち時間を補償することができないため、問題の半分しか解決していない（図２のデータ経路スキューを参照）。実際、提案されているこの方式は、入力ファブリック・インタフェースによって送られたすべてのＬＵが、パケット・サイクル期間よりも短いスキュー窓内にファブリック・コアに到達するように、システムがある程度厳密に同期化されている場合にのみ効果がある。１０Ｇｂ／ｓ（ＯＣ１９２）程度のポート速度では、物理ファブリック・サイズを、たとえば単一電子ラックのようなコンパクトな方法で構築することができるポート数であれば、達成可能であるかも知れない。よりサイズが大きく、４０Ｇｂ／ｓ（ＯＣ７６８）などのより高いポート速度のシステムの場合、ローカル同期方法は、制御経路の待ち時間を補償する必要があるだけでなく、データと制御情報の両方の伝搬経路における予測不能なスキューも補償しなければならず、それを任意の（恣意的な）トポロジについて行わなければならない。また、容易に拡張可能にするために、この方法は、ポート速度増加の概念によって生じる同期の制約を緩和することができなければならない。
【特許文献１】欧州特許出願ＥＰ０８４９９１７Ａ２号
【非特許文献１】Ｗ．Ｅ．デンゼル（Denzel）、Ａ．Ｐ．Ｊ．エングバーセン（Engbersen）、およびＩ．イリアディス（Iliadis）、「Ｇｂ／ｓ級速度のＡＴＭのための柔軟な共用バッファ・スイッチ（Aflexible shared-buffer switch for ATM at Gb/s rates）」（Computer Networks andISDN Systems, Vo.27, No.4、1995年1月、611〜624頁）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、一般には、任意のトポロジの分散マスタ−スレーブ通信システムの各モジュールにおけるデータと制御情報のローカル同期を実現する方法および装置を提供することである。同期は、データと制御情報の伝搬経路における予測不能なスキューを補償することによって実現される。各補償の大きさと符号は、通信システムを通して同期パケットを送ることによって決定される。
【００１３】
他の目的は、分散システムのすべての同期点において、データ経路と制御経路との間の伝搬遅延差をローカルで独立して測定する手段を提供することである。このローカル測定によって、システムがローカルでは同期し、大域的には非同期方式で動作することができるようにすることによって、集中制御による分散通信システムの本質的な速度スケーラビリティ限界に対処することができる。マスタと複数のスレーブの大域同期方式と異なるこの方式の利点は、集中制御システムの規模を、より高度の並列性と、任意の数のスレーブと任意のトポロジとで動作するように変えることができることである。具体的には、この方式は、大規模な分散システムに通常見られる、緩慢に変化する位相のわずかに異なる周波数で異なるモジュールを動作させる、プレシオクロナス・システムの構築を可能にする。
【課題を解決するための手段】
【００１４】
本発明によると、各データ・パケットが制御情報とデータ・ペイロードとを有するヘッダを含む、データ・パケットを処理する通信システムが提供される。このシステムは、データ・パケットを受け取る入力ポートを含み、各入力ポートで各データ・パケットがセグメントに分割される。このシステムは、さらに、セグメントを並列処理するマスタ・ユニットと１または複数のスレーブ・ユニットとを含む。マスタ・ユニットは、データ経路を介して各パケットのヘッダを受け取るように適応化され、１または複数のスレーブ・ユニットは、データ経路を介してデータ・セグメントを受け取るように適応化されている。制御経路を介して、マスタ・ユニットから１または複数のスレーブ・ユニットに導出制御情報を渡すことができる。このシステムには、やはりセグメントに分割された同期パケットを、入力ポートからシステム全体を通して通常のデータ・パケットと同じ経路を介して送り、通常の導出制御情報と同じ経路でシステムに同期制御情報を通す同期化手段（４６、４７、５１０、５２０、５７０）が備えられている。１または複数のスレーブ・ユニットのそれぞれは、同期パケット・セグメントとそれに対応する同期制御情報を受け取ったときに、データ経路と制御経路との間の伝搬遅延差を表す時間シフト情報を入手する、第１の手段とも呼ぶ時間シフト情報手段（５３３、５３４、５４３、５４４）を含む。１または複数のスレーブ・ユニットのそれぞれは、時間シフト情報手段が入手した時間シフト情報に応じてデータ・セグメントまたは導出制御情報を遅延させる、第２の手段とも呼ぶ遅延手段（５３０、５３１、５３２、５４０、５４１、５４２、５８１、５８２、５８３）を含む。
【００１５】
本発明の第２の態様によると、各データ・パケットが制御情報とデータ・ペイロードとを有するヘッダを含むデータ・パケットを処理する通信機構であって、入力ポートにおいて各データ・パケットがセグメントに分割される、該データ・パケットを受け取る入力ポートを含み、
該セグメントの並列処理のためのマスタ・ユニットと１または複数のスレーブ・ユニットとを含み、該マスタ・ユニットは、データ経路を介して各パケットから制御情報を有するヘッダを受け取るように適応化され、該１または複数のスレーブ・ユニットはデータ経路を介してデータ・セグメントを受け取るように適応化され、該マスタ・ユニットから該１または複数のスレーブ・ユニットに制御回路を介して導出制御情報が渡される通信機構において、
セグメントに分割された同期パケットを、該入力ポートから通常のデータ・パケットと同じ経路で該システムを通して送り、通常の導出制御情報と同じ経路で該システムに同期制御情報を通す手段（４６、４７、５１０、５２０、５７０）であって同期化手段とも呼ぶ手段を設け、
各スレーブ・ユニットは、同期パケット・セグメントとそれに対応する同期制御情報とを受け取ったときに、該データ経路と該制御経路との伝搬遅延差を表す時間シフト情報を入手する第１の手段（５３３、５３４、５４３、５４４）を含み、
各スレーブ・ユニットのそれぞれは、該第１の手段が入手した該時間シフト情報に応答してデータ・セグメントまたは導出制御情報を遅延させる第２の手段（５３０、５３１、５３２、５４０、５４１、５４２、５８１、５８２、５８３）を含む通信機構が提供される。
【００１６】
本発明の第３の態様によると、各データ・パケットが制御情報とデータ・ペイロードとを有するヘッダを含み、各データ・パケットが少なくとも１つの入力ポートを介して受領可能なデータ・パケットを処理するために設計されたマスタ−スレーブ通信システムにおけるローカル同期の方法であって、該システムにおいて各データ・パケットがセグメントの並列処理のために該入力ポートにおいてセグメントに分割され、
該システムは、該セグメントを並列処理するためのマスタ・ユニットと１または複数のスレーブ・ユニットとを含み、該マスタ・ユニットは、各パケットから制御情報を有する該ヘッダを受け取り、該１または複数のスレーブ・ユニットはデータ経路を介してデータ・セグメントを受け取り、該マスタ・ユニットから該１または複数のスレーブ・ユニットに制御経路を介して導出制御情報が渡され、
該方法は、データ経路と制御経路における異なる伝搬遅延にもかかわらず、スレーブ・ユニットにおける受信データ・セグメントと導出制御情報との正しい相関関係を補償するために、
（ａ）セグメントに分割された同期パケットを該入力ポートから、通常のデータ・パケットと同じ経路で該システムを通して送り、該同期パケットのヘッダから導出された同期制御情報を通常の導出制御情報と同じ経路でシステムに通すステップと、
（ｂ）該１または複数のスレーブ・ユニットにおいて、同期パケット・セグメントとそれに対応する同期制御情報を受け取ったときに、該データ経路と該制御経路との伝搬遅延差を表す時間シフト情報を入手するステップと、
（ｃ）該１または複数のスレーブ・ユニットにおいて、ステップ（ｂ）で入手した該時間シフト情報によって表された該伝搬遅延差を、各受領パケット・セグメントごとに該パケット・セグメント自体または該導出制御情報を遅延させることによって補償するステップとを含む方法が提供される。
【００１７】
本発明のある利点は、同期方式がローカルで自己適応可能であることと、同期方式を堅牢にすることができることである。自己適応可能とは、同期プロセスが分散システムのすべての同起点でローカルかつ自律的に行われ、通信システムのいずれのモジュール間でも双方向通信が不要であることを意味する。データ経路または制御経路あるいはその両方の変動する遅延に対する堅牢性は、同期パケットを複数回、たとえば一定間隔でシステムを通して送ることによって達成することができる。
【００１８】
本発明の他の利点は、マスタ／スレーブ・セグメントがパケット・セグメント間のスキューを補償することができるため、入力アダプタ源がすべてのパケット・セグメントを同時に送信する必要がないことである。実際、送信パケット・セグメントを、制御経路上の直前のマスタ／スレーブが制御情報を経路内の次のスレーブに転送するのに要する時間に制御経路上のそれらの連続したセグメントのデータ経路スキューの差を加えた時間だけ遅延された時点でマスタおよびスレーブに送ることは有利である。これを行うことによって、制御経路待ち時間を補償するためにスレーブのデータ経路上で必要なバッファリングの量が削減される。この利点は、一段システム、または多段通信システムの最初の段でも有効である。
【００１９】
１段当たりの同期制約が緩和されるという利点によって、マスタ・プレーンが自己適応スレーブ・プレーンから時間的に独立するため、一段システムと多段システムの両方のマスタ・プレーンの設計自由度が向上する。多段システムにおけるローカル同期の利点は、各段を大域的に同期させた場合に各段によって加えられる余分な待ち時間がないことである。多段通信システムは、（同一技術の）一段システムより物理的にも大きいため、その種のシステムでは同期制約の緩和はさらに重要である。これは、より大きなシステムは、より長いリンクを介して接続された複数のボード／シェルフ／ラックにわたる可能性があるためである。帯域幅／伝送時間がますます増大／高速化することを考えると、同期制約をパケット長から切り離すことは重要な利点である。
【発明を実施するための最良の形態】
【００２０】
本発明について、図面の図を例として説明するが、図の形態には限定されない。
【００２１】
図面全体を参照し、特に図３を参照しながら、以下「パケット」と呼ぶデータ項目を送信する汎用通信システム３０について検討する。規模またはパフォーマンスの特定の厳格な要件を超えて、並列処理は所与の技術における唯一の実現可能な解決策である場合がある。
【００２２】
並列処理は、システムの区分化と分散とによって実現することができる。分散された部分３０−１ないし３０−Ｎの機能を合わせた統合機能は、元のシステム３０の機能と同じである。したがって、パケット３１も（セグメント）に区分化され、パケットの異なる部分をシステムの異なる部分で処理することによって、通信システムを通して伝送される。システムとパケットの区分化を、図３の下部に示す。このような並列システムの典型例は、Ｍ＝Ｎであって、パケットの各セグメントが通信システムの対応する部分によって処理される場合である。
【００２３】
入力パケットのセグメント化は、外部装置３３によって行われるものとし、以下、この外部装置３３を「入力アダプタ」と呼ぶ。同様に、出力パケット・セグメントの再組立ても外部装置３４によって行われるものとし、以下、この装置を「出力アダプタ」と呼ぶ。
【００２４】
導入部で述べたように、通信システムの機能をセグメント化し、分散させる方法はいくつかある。本発明に関連する問題は、集中制御を行う分散通信システムに該当し、このシステムを「マスタ−スレーブ］システム・クラスと呼ぶことがある。
【００２５】
マスタ−スレーブ・システム・クラスは、チェーン状、環状、ツリー状など任意のトポロジ、またはこの３種類のトポロジの任意の組合せで接続することができる。図２を参照しながら、集中制御による分散通信システムの入力動作について、他の多くの実施形態のうちの可能な１つの実施形態であるチェーン方式のトポロジに即して説明する。
【００２６】
集中制御による分散通信システムの重要な属性は、その内部リンクが入力外部回線速度よりもはるかに低速で動作可能なことである。外部回線速度をＲと仮定すると、通信システムは、並列動作する複数（たとえばＮ個）のモジュールで構成することができ、それによって、個々のモジュール・リンクをＲ／Ｎの速度で動作させることができる。
【００２７】
入力パケットは、入力アダプタによってＮ個の同じセグメントに区分化されてから、それぞれがＲ／Ｎの速度で動作するＮ個の異なるリンクまたは接続２０−０、２０−１，．．．、２０−Ｎ−１を介して送信される。パケット・ヘッダ（場合によってはペイロードも）を含む最初のセグメントは、マスタ・モジュール２１に送られ、データ・ペイロードのみを含む他のＮ−１個のセグメントは、第１、第２、等々のスレーブ・モジュール２２−１ないし２２−Ｎ−１に送られる。到達可能な最高の並列度は、ヘッダのサイズによって決まり、ヘッダは単一のセグメントに収まらなければならない。したがって、Ｎはパケットのサイズをヘッダのサイズで割った値を超えることはできない。最大増加モードでは、最初のセグメントはペイロードをまったく伝搬しない。
【００２８】
入力アダプタによってすべてのセグメントが同時に送られるが、トポロジと、リンクの長さおよび品質によって、セグメントごとに伝搬時間τ０ないしτＮ−１が異なる。したがって、所与のパケットのＮ個のセグメント２３−０ないし２３−Ｎ−１は、一般に、マスタとスレーブに同時またはほぼ同時に到着することはない。最も速い伝搬時間と最も遅い伝搬時間との差によって、「データ経路スキュー」窓が規定され、この窓は、簡単のために、パケット・サイクル時間に規格化されるものとする。また、極めて高帯域または大規模あるいはその両方の通信システムの場合、連続したパケットの複数のパケット・セグメントが単一リンクまたは接続２０−０ないし２０−Ｎ−１のそれぞれで伝搬中の場合がある。
【００２９】
マスタ・モジュール２１は、セグメント２３−０を受け取ると、ヘッダ情報を抽出し、そのセグメントを、ヘッダによって伝達されたルーティングとサービス品質（ＱｏＳ）情報（処理情報）に従って処理する。その後、あるいは場合によってはそれと同時に、以下「導出制御情報」と呼ぶ制御情報２４−０が生成され、制御インタフェース２５−０を介してスレーブ・モジュール２２−１に送信される。導出制御情報２４−０は、最初のスレーブ・モジュール２２−１に、マスタ・モジュール２１によってなされた制御上の決定を通知するとともに、最初のスレーブ・モジュール２２−１がその入力セグメント２３−１を処理するために必要な情報を含む。したがって、データ・リンク２０−０ないし２０−Ｎ−１と同様に、インタフェース２５−ｋ（０≦ｋ≦Ｎ−２）を介して伝搬中の導出制御情報は複数あることになる。
【００３０】
図２で仮定したチェーン方式のトポロジでは、最初のスレーブ・モジュール２２−１が受け取った導出制御情報２４−０は、２番目のスレーブ・モジュール２２−２またはチェーン内の次のスレーブ・モジュールとそれ以降のモジュールにも同様に転送され、これは導出制御情報２４−Ｎ−２が最後のスレーブ２２−Ｎ−１に達するまで続く。ツリー状トポロジでは、その時導出制御情報２４−０をすべてのスレーブにブロードキャストすることもできる。
【００３１】
図２のトポロジの例に戻ると、すべての導出制御情報２４−０ないし２４−Ｎ−２も、異なる伝搬遅延δ０ないしδｎ−２を受ける場合がある。各スレーブがそのセグメント２３−ｉ（０≦ｉ≦Ｎ−１）を対応する適切な導出制御情報２４−ｊ（０≦ｊ≦Ｎ−２）に関連づけるためには、各スレーブ・モジュール２２−１ないし２２−Ｎ−１におけるデータ・フローと制御フローとの同期が有用である。この同期は、経路の伝搬遅延の差を補償することができるようにデータ経路または制御経路あるいはその両方にプログラム可能遅延を加えることによって行うことができる。実際には、最初のスレーブ・モジュール２２−１によって加えられるこの補償は、導出制御情報２４−０の伝搬遅延δ０から、リンク２０−０と２０−１との伝搬時間の差を差し引いた値、すなわち（δ０−（τ０−τ１））に相当する。マスタ・モジュール２１によって送られた導出制御情報に対する２番目のスレーブ・モジュール２２−２の補償は、（（δ０＋δ１）−（τ０−τ２））に相当し、連鎖内の最後のスレーブ・モジュール２２−Ｎ−１の補償は（（δ０＋δ１＋．．．＋δＮ−２）−（τ０−τＮ−１））となる。
【００３２】
各スレーブ・モジュール２２−１ないし２２−Ｎ−１のデータ経路または制御経路あるいはその両方にプログラム可能遅延を加えるために、伝搬遅延差を計算する。すなわち、この差を表す時間シフト情報を入手する。次に、ローカルで必要な補償遅延を計算する。後者について、以下に詳述する。なお、前述の問題との一貫性をもたせるために、チェーン方式トポロジの環境で説明を続ける。
【００３３】
図４を参照すると、本発明の特徴は、以下「同期パケット」と呼ぶ特別な同期パケットを通信システムに導入し、制御フローとデータ・フローとの伝搬遅延差をローカルで（各スレーブ・モジュールの内部で）測定することである。これは、データ経路と制御経路のタイムスタンプを入手することによって行う。これらのタイムスタンプは２つの経路の時間シフトを示す。同期パケットは、通常のデータ・ストリームとは別個に区別可能であり、特定のプロセス４７の制御下で入力アダプタ４６によって導入される。同期パケットもセグメント４３−０ないし４３−Ｎ−１に分割され、これらのセグメントは通常のデータ・パケットのパケット・セグメントとは区別可能である。図４では、これが陰影付きパケット・セグメントで示されている。
【００３４】
同期パケットは、通常のデータ・パケット間に一定の間隔で周期的にシステムを通して送信することができる。しかし、場合によっては、システム全体を初期設定するときに同期パケットを１個のみ送るか、または必要と思われるときに（不定期に）パケットを送るだけでよい。
【００３５】
マスタ・モジュール４１は、同期パケット・セグメント４３−０を受け取ると、以下「導出同期制御情報」と呼ぶ、特定の制御情報４４−０を生成し、データ・パケットに関連する通常の（非同期）導出制御情報の送信と同様に、制御インタフェース４５−０を介して最初のスレーブ・モジュール４２−１に送信する。導出同期制御情報は、通常の導出制御情報とは区別可能であり、図４でやはり陰影付きで示されている。
【００３６】
図５および図８を参照しながら、各スレーブ・モジュール内でのデータと導出制御情報の整合について、好ましい実施形態に従って説明する。
【００３７】
１つのスレーブ・モジュールがその入力制御インタフェース５１０を介して導出制御情報を受け取ると、そのスレーブ・モジュールは２つのことを行う。第一に、その導出制御情報を出力制御インタフェース５２０を介してチェーン内の次のスレーブ・モジュールにただちに転送する。第二に、「同期制御検出器」５３４によって入力制御情報を調べる。入力導出制御情報が通常のデータ・パケットに関係する場合は、第１のＦｉＦｏバッファ５３０に書き込まれる。入力導出制御情報が同期タイプのものであれば、バス５５１を介してシーケンサ５５０から供給されるシーケンス番号によって「制御タイムスタンプ・レジスタ」５３３のロードをトリガする。この好ましい実施形態では、導出同期制御情報も、第１のＦｉＦｏ５３０に書き込まれるが、これは任意に選択できる。
【００３８】
同種の処理は、入力データ・インタフェース５７０を介して受け取った入力パケット・セグメントにも適用される。「同期パケット検出器」５４４が、同期パケット・セグメントから通常のデータ・セグメントを選別する。通常のデータ・パケット・セグメントは、第２のＦｉＦｏバッファ５４０に書き込まれ、同期パケット・セグメントは、やはりシーケンサ５５０から供給されるシーケンス番号によって「データ・タイムスタンプ・レジスタ」５４３のロートをトリガするために使用される。導出同期制御情報を第１のＦｉＦｏバッファ５３０に書き込むことに決定した場合、同期パケット・セグメントも第２のＦｉＦｏバッファ５４０に書き込まれる。
【００３９】
シーケンサ５５０は、基本的には、スレーブ・モジュールの内部クロックによって連続的にインクリメントされるカウンタである。シーケンサ５５０は、「リセット論理」５９０によって生成される特定のリセット・コマンド後に、ゼロからカウントを開始するように強制することができる。このリセット論理５９０は、検出器５４４および５３４によって同期パケット・セグメントまたはそれに対応する導出同期制御情報の最初の到着が検出されると、リセット・コマンドを生成する。リセット・コマンドによって、シーケンサ５５０にゼロからカウントを再開させることができる。
【００４０】
同期パケットの送信後、（通常はすべてのマスタおよびスレーブ・モジュールに共通の）制御プログラム５８０を使用し、バス５８１を介してデータ・タイムスタンプ・レジスタ５３３と制御タイムスタンプ・レジスタ５４３の内容を監視する。この制御プログラムは、両方のタイムスタンプ・レジスタの内容の差を計算し、それに応じてそれぞれのバス５８２および５８３を介して書込みポインタ値５３１および５４１を初期設定する。この特定の実施形態では、ＦｉＦｏ５３０および５４０は、環状シフト・レジスタとして使用されるものとするが、当業者なら、プログラム可能デジタル遅延を実現する他の手法も容易に考えつくことができるのは明らかである。ＦｉＦｏバッファ５３０、５４０を環状式に動作させることは、ＦｉＦｏバッファ５３０、５４０がそれぞれのバス５８２および５８３を介してイネーブルにされた後、読取りポインタと書込みポインタの両方が（内部クロックに制御されて）同時に増加し始めることと、（通常の動作モード、すなわち入力データ、アイドル・パケットまたは同期パケットおよび／または同期パケットの連続フロー状態において、および図５に示す回路による同期パケットの受領後にデータ経路と制御経路の伝搬遅延の変化がローカルに検出されない限り）書込みポインタと読取りポインタとの隔たりが一定していることを意味する。
【００４１】
読取りポインタと書込みポインタの設定は、以下のように行われる。読取りポインタ５３４および５４２は常にゼロに設定される。書込みポインタ５３１および５４１の設定は、データ・タイムスタンプ・レジスタ５３３および制御タイムスタンプ・レジスタ５４３から取り出された番号に基づく。制御プログラム５８０が、データ・セグメントをそれに対応する導出制御情報よりも先に受け取ったと判断した場合（すなわち｛５３３｝＞｛５４３｝）、必要な遅延に等しい値によってデータ書込みポインタ５４１を初期設定することによって、入力データ経路に遅延が加えられる。制御経路は遅延させる必要がないため、制御書込みポインタ５３１は、読取りポインタと同じ値、すなわちゼロによって初期設定することができる。
【００４２】
一方、制御プログラムが、制御経路の方がデータ経路よりも速いと判断した場合（すなわち｛５３３｝＜｛５４３｝）、必要な遅延によって制御書込みポインタ４３１を初期設定し、データ書込みポインタ５４１をゼロに設定することによって、制御経路に遅延が加えられる。必要な遅延は、タイムスタンプ・レジスタ５３３および５４３の内容の差の（絶対値）に等しい。
【００４３】
通常の動作モード中、データ・タイムスタンプ・レジスタ５３３と制御タイムスタンプ・レジスタ５４３の内容を、制御プログラム５８０、またはスレーブ・モジュール内に実装されたその他のハードウェア手段によって監視して、２つのレジスタ値の差が同じままであること、したがってシステムが同期し続けていることの確認と検証を行うこともできる。システムが同期し続けていることを確認する他の方法を、同期パケット／セグメントと導出同期制御情報の両方がＦｉＦｏバッファ５４０および５３０に書き込まれるときに入力ポート・コントローラ５６０内部で暗黙的に実施することもできる。その場合、第２のＦｉＦｏバッファ５４０から読み出された同期パケット・セグメントは、第１のＦｉＦｏバッファ５３０から読み出された他の導出同期制御情報と常に整合していなければならず、整合していない場合には、システムはもはや同期していないことになる。
【００４４】
なお、最も現実的な適用例では制御経路が最も遅い経路となるが、この好ましい実施形態では、データ・フローと制御フローを遅延させることができることに留意されたい。また、意図的に、データ経路スキュー窓Ｄｓｋｗ（所与のパケットに関連づけられたパケット・セグメントの間のデータ・スキューの最大値として定義される）が、２つの連続したスレーブの間の制御経路のいずれかの待ち時間よりも常に小さい場合、すなわちＤｓｋｗ＜δ０およびＤｓｋｗ＜δ１、．．．Ｄｓｋｗ＜δＮ−２の場合、制御フローの遅延を補償する機構および論理は不要である。
【００４５】
前述のように、同期パケットは一定の間隔で周期的に送るか（これが通常のケースである）、または最初に１個の同期パケットのみを送るか、または要求時に同期パケットを送ることも可能である。
【００４６】
再び図２を参照すると、同期パケットの送信間隔は、入力アダプタによって、以下のように、少なくとも制御送信経路における可能な最長待ち時間にデータ経路スキュー窓の可能最大サイズを加えた値と同じ長さに決定される。
（（ｍａｘδ０＋ｍａｘδ１＋．．．＋ｍａｘδＮ−２）＋Ｄｓｋｗ）
２つの同期パケットの送信間の可能最小間隔を計算するために使用されるすべての数値は、意図的に与えられる最大絶対値に対応するため、容易に取得することができる。他方、２つの同期パケットの送信間の可能最大間隔に対する唯一の制限は、シーケンサ５５０によって対応可能な最大シーケンス範囲と、ＦｉＦｏバッファ５３０、５４０の長さとによって与えられる。
【００４７】
また、この上限要件は図５の特定の実施形態に関するものであり、当業者なら、同期パケットのために他の送信規則を使用する他の実施形態も容易に考えることができることが明らかである。
【００４８】
再び図４を参照すると、同期パケット・セグメント４３−ｉ（０≦ｉ≦Ｎ−１）と導出同期制御情報４４−ｊ（０≦ｊ≦Ｎ−２）を通常のデータ・パケット・セグメントおよび通常の導出制御情報から区別する方法がいくつかある。企図される好ましい方法は、パケットをコード化し、たとえば８ｂ／１０ｂファイバ・チャネル／Ｅｔｈｅｒｎｅｔ（Ｒ）／ＩｎｆｉｎｉｂａｎｄコードのＫ文字などの特別なコーディングを使用して、同期パケット・セグメントおよび導出同期制御情報を明確に区別する方法である。しかし、同期パケットおよび導出同期制御を他のパケットから明確に区別する他の方法も同様に効果がある。
【００４９】
図６および７を参照しながら、集中制御による分散通信システムの出力部について、２つの異なる場合に関して説明する。図６に、通信システム６００が一段システムである場合、または同様の通信システムから成るグループの最後の段である場合を示す。図７に、通信システム６００が、複数の段を備えた構成のうちの１段のみであり、他のシステム６６０ｂがこの構成の次の段として続いている場合を示す。通信システム６００の入力側と同様に、システムを離れたパケットはＮ個の同一のセグメントに区分化され、それぞれが速度Ｒ／Ｎで動作するＮ個の異なるリンクまたは接続６４０−０、６４０−１、．．．、６４０−Ｎ−１を介して送られる。パケット・ヘッダ（場合によってはペイロードも）を含む最初のセグメントがマスタ・モジュール６０１によって送信され、データ／ペイロードのみを含む他のＮ−１個のセグメントが、スレーブ・モジュール６０２−１ないし６０２−Ｎ−１によって送信される。通信システム６００の出力部は、出力データ・セグメントを単一のパケットに再組立てする出力アダプタ６６０ａに接続されるか（図６）、または、多段相互接続構成の場合は他の通信システム６６０ｂの入力部に接続される（図７）。
【００５０】
リンク６４０−０ないし６４０−Ｎ−１（および図７に示す次の段の制御経路６６３−０ないし６６３−Ｎ−１）の伝搬時間は出力データ・セグメントごとに異なるため、通信システムの入力側のような同期プロセスを、通信システム６００の出口側とそれに接続された次のブロックとの間、すなわち、出力アダプタ６６０ａと次段通信システム６６０ｂとの間でも使用する。これは、次の段が伝搬遅延差をローカルで測定し、その差をしかるべく調整するために、通信システム６００が、組み合わさって１つの同期パケットを表す特別な同期パケット・セグメント６５０−０、６５０−１、．．．、６５０−Ｎ−１を生成し、リンク６４０−０ないし６４０−Ｎ−１を介して導入することを意味する。
【００５１】
次段も、マスタ−スレーブ・クラスの通信システム（図７）である場合、通信システム６００の出口側によって生成された同期パケット・セグメント６５０−０ないし６５０−Ｎ−１は、前述のように、次段６６０ｂの入力側によってデータと導出制御情報とのローカル同期を実現するために使用される。次段が出力アダプタ（図６）である場合、複数のパケット・セグメントを、さらに処理または転送あるいはその両方を行うことができる単一のパケットとして再結合するために、通信システム６００の出力側によって生成された同期パケット・セグメント６５０−０ないし６５０−Ｎ−１を使用して複数のパケット・セグメント間の相対到着時間を測定する。いずれの場合（図６および図７）も、通信システム６００の出力側は、それに接続された次段のための入力アダプタとして機能する。
【００５２】
出力同期パケット・セグメント６５０−０ないし６５０−Ｎ−１の導入時点を定義する方法はいくつかある。好ましい方法は、入力同期パケット・セグメント６１０−０ないし６１０−Ｎ−１から導入時点を導き出す方法であり、他の方法は、特定の出力プロセス６０４から直接、導出時間を導き出す方法であろう。
【００５３】
前者の方法は、入力パケットが記憶されずにただちに出力ポートに転送されるバッファなしシステムによって使用される可能性が最も高い。その場合、入力ポート・コントローラ５６０への同期パケット・セグメントと導出制御同期情報との整合を行うときはいつでも、出力同期パケット・セグメントを生成することができる（図５）。
【００５４】
一方、通信システム６００がバッファ付きシステムの場合、入力同期プロセスと出力同期プロセスが互いに切り離される可能性が最も高い。その場合、通信システムが特定の出力同期プロセス６０４を実施する場合は、同期パケット・セグメントを通信システム自体によって再生成することができる。このプロセスが１個の同期パケットの導入をトリガすると、マスタ・モジュール６０１によって１個の同期パケット・セグメント６５０−０が生成され、リンク６４０−０を介して送信される。同時に、「導出出力同期制御情報」と呼ぶ導出同期制御情報も、制御インタフェース６０３−０ないし６０３−Ｎ−２を介してすべてのスレーブ・モジュール６０２−１ないし６０２−Ｎ−１に送られる。その後、各スレーブ・モジュール６０２内で、導出出力同期制御情報をローカルで使用して、リンク６４０−０ないし６４０−Ｎ−１を介して送信する出力同期パケット・セグメントが再生成される。入力と出力を切り離すことが必要な他の場合は、出力制御経路上の遅延が入力制御経路上の遅延と異なる場合である。
【００５５】
図２、図４、図６、および図７は、マスタからスレーブへの単一の制御経路を示していることに留意されたい。これは、複数の別個の制御経路を備える可能性を排除するものではない。典型例は図１に示されており、入力制御経路と出力制御経路が別々になっている。
【００５６】
開示のいずれの実施形態も、図示または説明した他の１つまたは複数の実施形態と組み合わせることができる。これは、それらの実施形態の１つまたは複数の特徴についても言える。
【図面の簡単な説明】
【００５７】
【図１】分散マスタ−スレーブ通信システムおよびポート速度増加の一般概念を実現する、従来技術の電子交換システムを示すブロック図である。
【図２】１個のマスタとＮ−１個のスレーブから成るチェーン・トポロジとして（任意に）編成されたセグメント化通信システムへの、入力源からの複数のデータ・パケットの送信を概略的に示すブロック図である。
【図３】本発明により改良可能なパケット通信システム（ＣＳ）とそれに対応するセグメント化パケット通信システムを示す概要図である。
【図４】本発明による、同期パケット・セグメントと、ヘッダを含む同期パケットのセグメントから導出された制御情報との送信を概略的に示すブロック図である。
【図５】本発明の好ましい実施形態を示すブロック図である。
【図６】セグメント通信システムの出力側から出力アダプタ（図６）への複数のデータ・パケットの送信を概略的に示すブロック図である。
【図７】多段構成（図７）の場合の、セグメント通信システムの出力側から他のセグメント化通信システムへの複数のデータ・パケットの送信を概略的に示すブロック図である。
【図８】同期プロシージャを示す流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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