(57)【要約】【課題】微分負性抵抗（ＮＤＲ）及び従来のＦＥＴの両方を用いたメモリセルを開示する。【解決手段】トランスファーＦＥＴによって転送されたデータ値をストレージノードにメモリできるように２つのＮＤＲ−ＦＥＴをラッチ構成で接続する。ＮＤＲの特性を利用することで、より少ない数の能動デバイスでメモリセルの実装を行うことができる。また、ＮＤＲ−ＦＥＴは従来のＭＯＳ製造プロセスによって製造できるため、プロセス統合の問題は従来のＮＤＲ技術と比較して最小限に抑えられる。
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【特許請求の範囲】
【請求項１】
メモリセルであって、
当該メモリセルにそれぞれ供給された書き込み又は読み出し信号あるいはその両方に応じて、データラインからストレージノードへのデータ値の受け取り又は転送あるいはその両方を行うように構成されたトランスファー電界効果トランジスタ（ＦＥＴ）と、
第１のゲートバイアス信号を受け取るように構成され、前記ストレージノードに結合された第１の微分負性抵抗（ＮＤＲ）ＦＥＴソース端子と、第１のノードにおいて第１の電圧電位に結合されている第１のＮＤＲ−ＦＥＴドレイン端子とを有する、第１の微分負性抵抗（ＮＤＲ）ＦＥＴと、
第２のゲートバイアス信号を受けとるように構成され、前記ストレージノードに結合された第２のＮＤＲ−ＦＥＴドレイン端子と、第２のノードにおいて第２の電圧電位に結合された第２のＮＤＲ−ＦＥＴドレイン端子とを有する、第２の微分負性抵抗（ＮＤＲ）ＦＥＴとを備え、
前記第１のＮＤＲ−ＦＥＴ及び前記第２のＮＤＲ−ＦＥＴの前記微分負性抵抗特性を用いて前記データ値を前記ストレージノードにメモリするメモリセル。
【請求項２】
前記第１のＮＤＲ−ＦＥＴ及び前記第２のＮＤＲ−ＦＥＴが直列に接続されている請求項１に記載のメモリセル。
【請求項３】
前記第１のバイアス電圧が前記第１の電圧電位に接続されている請求項１に記載のメモリセル。
【請求項４】
前記第１のＮＤＲ−ＦＥＴ，前記第２のＮＤＲ−ＦＥＴ、及び前記トランスファーＦＥＴが共通基板と１つ以上の共通層を用いる請求項１に記載のメモリセル。
【請求項５】
前記第１のバイアス電圧と前記第２のバイアス電圧とがほぼ等しい請求項１に記載のメモリセル。
【請求項６】
前記第１のバイアス電圧が実質的に前記第２のバイアス電圧より大きい請求項１に記載のメモリセル。
【請求項７】
前記第１のバイアス電圧と前記第２のバイアス電圧とがチャージポンプ回路によって発生する請求項１に記載のメモリセル。
【請求項８】
前記共通基板がシリコンオンインシュレータ（ＳＯＩ）基板である請求項４に記載のメモリセル。
【請求項９】
前記ストレージノードが、前記トランスファーＦＥＴと、前記第１のＮＤＲ−ＦＥＴ又は前記第２のＮＤＲ−ＦＥＴあるいはその両方のうち少なくとも１つとによって共有されるソース／ドレイン領域を含む請求項１に記載のメモリセル。
【請求項１０】
前記第１のＮＤＲ−ＦＥＴ及び前記第２のＮＤＲ−ＦＥＴの少なくとも１つが、ゲート絶縁層と基板との境界に配置されている電荷トラッピング領域を用いる請求項１に記載のメモリセル。
【請求項１１】
前記第１のＮＤＲ−ＦＥＴ及び前記第２のＮＤＲ−ＦＥＴの少なくとも１つが、ゲート絶縁層のゲート絶縁形成部分（gate dielectric forming part）内に配置されている電荷トラッピング領域を用いる請求項１に記載のメモリセル。
【請求項１２】
ストレージノードを有するメモリセルを動作させる方法であって、
書き込み又は読み出し信号に応じてトランスファー電界効果トランジスタ（ＦＥＴ）をゲート制御することによって、データ値をデータラインから受け取る又は転送するステップと、
第１の微分負性抵抗可能なＦＥＴ（第１のＮＤＲ−ＦＥＴ）が第１の微分負性抵抗（ＮＤＲ）特性で選択的に動作するように、当該第１のＮＤＲ−ＦＥＴを第１のバイアス信号でバイアスするステップと、
第２の微分負性抵抗可能なＦＥＴ（第２のＮＤＲ−ＦＥＴ）が第１の微分負性抵抗（ＮＤＲ）特性で動作するように、当該第２のＮＤＲ−ＦＥＴを第２のバイアス信号でバイアスするステップと、
前記トランスファーＦＥＴとあいまって前記データ値を前記ストレージノードへ書き込めるように又は読み出せるように、前記第１のＮＤＲ−ＦＥＴと前記第２のＮＤＲ−ＦＥＴとをラッチされた構成で前記トランスファーＦＥＴに接続するステップと、
前記データ値を前記ストレージノードにメモリするように、前記第１のＮＤＲ−ＦＥＴ及び前記第２のＮＤＲ−ＦＥＴを前記第１のＮＤＲ特性及び前記第２のＮＤＲ特性で動作させるステップと、
を備える方法。
【請求項１３】
初期の読み出し又は書き込み動作中は、前記第１のＮＤＲ−ＦＥＴ及び前記第２のＮＤＲ−ＦＥＴのうち少なくとも１つがＮＤＲ特性で動作しない請求項１２に記載の方法。
【請求項１４】
前記第１のＮＤＲ−ＦＥＴ及び前記第２のＮＤＲ−ＦＥＴのうち少なくとも１つが読み出し又は書き込み動作の最終期間が終わる時点でターンオフするように、前記第１のＮＤＲ−ＦＥＴ及び前記第２のＮＤＲ−ＦＥＴのうち少なくとも１つが前記読み出し又は書き込み動作の最終期間中はＮＤＲ特性で動作する請求項１２に記載の方法。
【請求項１５】
前記メモリセルが行う動作によって、前記第１のバイアス信号及び前記第２の信号が選択的に有効となる請求項１２に記載の方法。
【請求項１６】
前記第１のバイアス信号と前記第２の信号とがしきい値電圧に等しい量だけ異なる請求項１２に記載の方法。
【請求項１７】
メモリセルを作製する方法であって、
データラインとストレージノードとの間で直列接続されるように、基板の第１の領域にトランスファー電界効果トランジスタ（ＦＥＴ）を形成するステップと、
第１の電圧電位と前記ストレージノードとの間で直列接続されるように、前記基板の第２の領域に第１の微分負性抵抗（ＮＤＲ）ＦＥＴを形成するステップと、
前記ストレージノードと第２の電圧電位との間で直列接続されるように、前記基板の第３の領域に第２の微分負性抵抗（ＮＤＲ）ＦＥＴを形成するステップと、
を備え、
前記トランスファーＦＥＴ、及び前記第１のＮＤＲ−ＦＥＴと前記第２のＮＤＲ−ＦＥＴのうち少なくとも１つが、前記ストレージノードとして動作する共通のソース／ドレイン領域を共有し、さらに
前記トランスファーＦＥＴ、前記第１のＮＤＲ−ＦＥＴ、及び前記第２のＮＤＲ−ＦＥＴが共通基板に形成されている
方法。
【請求項１８】
前記第１のＮＤＲ−ＦＥＴ及び前記第２のＮＤＲ−ＦＥＴについて電荷トラッピング層を形成するステップを更に備える請求項１７に記載の方法。
【請求項１９】
前記トランスファーＦＥＴと、前記第１のＮＤＲ−ＦＥＴと前記第２のＮＤＲ−ＦＥＴのうち少なくとも１つとによって共有されるゲート電極層を形成するステップを更に備える請求項１７に記載の方法。
【請求項２０】
前記トランスファーＦＥＴと、前記第１のＮＤＲ−ＦＥＴと前記第２のＮＤＲ−ＦＥＴの両方とによって共有されるゲート絶縁層を形成するステップを更に備える請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリデバイスおよび半導体メモリ技術に関するものであり、特にスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスに関する。
【背景技術】
【０００２】
過去３０年にわたる半導体産業の急速な成長は、製造技術の継続的な進歩によるところが大きい。その進歩により、集積回路（ＩＣ）の基本的な成形ブロックであるトランジスタは、技術世代が移り変わるたびに着実に小型化してきた。トランジスタの小型化に伴い、特定の回路に必要なチップ面積が減少するため、1つのシリコンウエハ基板上により多くのチップを形成でき、その結果各チップの製造コストが下がる。また、キャパシタンスが低下し、トランジスタの電流密度が高くなるため、回路の動作速度も向上する。現在、最先端の製造施設では、１００ナノメートルよりも小さいトランジスタの最小加工寸法でＩＣが製造されており、各チップに１億個近くのトランジスタを有するマイクロプロセッサ製品をコスト効率よく製造することができる。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）技術により、高密度半導体メモリデバイスは既にギガビット規模に達している。このＤＲＡＭメモリセルはパストランジスタとコンデンサを１つずつ含み（１Ｔ/１Ｃ）、コンデンサに電荷を蓄積することにより情報がメモリされる。ＤＲＡＭセルは最もコンパクトな配置を可能とするが（Ｆを最小加工寸法とすると４Ｆ２から８Ｆ２の面積）、コンデンサに蓄積された電荷が各セル約１０−１５アンペアの速度で漏れ出てしまうため、頻繁なリフレッシュ動作（一般的には１ミリ秒毎程度）を必要とする。この問題は、技術のスケーリングによって悪化する。というのは、チャネル長が短いほどトランジスタの漏出電流が増加し、またセルのキャパシタンス低下によって保持される電荷キャリアの数が減少するため、より頻繁なリフレッシュ動作が必要となるからである。よって、更なる高密度へとＤＲＡＭ技術を拡張するには、重要な技術課題が生じる。
【０００３】
スタティックＲＡＭ（ＳＲＡＭ）はリフレッシュ動作を必要とせず、また一般的にＤＲＡＭよりも高速である（アクセス時間はＤＲＡＭの数十ナノ秒に比べてＳＲＡＭはほぼ１ナノ秒である）。しかしながら、ＳＲＡＭセルはＤＲＡＭセルよりも複雑であり、４つのｎチャネル酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と２つのｐチャネルＭＯＳＦＥＴ、あるいは４つのｎチャネルＭＯＳＦＥＴと２つの多結晶シリコン（ｐｏｌｙ−Ｓｉ）負荷抵抗を必要とするため、セルがかなり大型化する（一般的には１２０Ｆ２を超える）。したがって、ＳＲＡＭセルの好適な動作特性を保持しながらも、ＳＲＡＭセルのサイズを大幅に縮小しうる新技術が高く望まれている。
【０００４】
これまで、微分負性抵抗（ＮＤＲ）デバイスは小型スタティックメモリに適用するために提案されてきた。非特許文献１において、Ｅ．Ｇｏｔｏは２つの共鳴トンネルダイオード（ＲＴＤ）と１つのパストランジスタとからなるＳＲＡＭセルを開示している。ＲＴＤを含む種々のＮＤＲデバイスでは、電流は印加電圧の増加に伴ってまず増加し、ピーク値に達する。そして、印加電圧のある範囲にわたって、電流は印加電圧の増加と共に減少し、その印加電圧の範囲にわたって微分負性抵抗特性が見られる。その後電流は最小値（「バレー（valley）」）に至る。印加電圧が更に高くなると、電流は印加電圧の増加に伴って再び増加する。よって、電流電圧特性は文字「Ｎ」のような形状を呈する。ＮＤＲデバイスのメリットの鍵となる数字は、ピーク電流とバレー電流の比（ＰＶＣＲ）である。ＰＶＣＲ値が高ければ高いほどＮＤＲデバイスを様々な回路へ適用しやすくなる。一般的にＲＴＤのＰＶＣＲ値は低電力ＳＲＡＭで実用化できるほど高くない。なぜなら、Ｇｏｔｏが開示したセルにおいてＲＴＤが十分な電流駆動を得るにはバレー電流が大きすぎ、大幅なスタティック電力消費をもたらすからである。その上、ＲＴＤには特別な製造プロセス手順が必要であり、RTD/MOSFET SRAMの統合プロセスは従来のＭＯＳ（ＣＭＯＳ）ＳＲＡＭ複合プロセスに比べて非常に複雑であり、高い製造コストにつながる。
【０００５】
このことから、ＰＶＣＲ値が非常に高く（１０６を超え）、従来のＣＭＯＳ技術と容易に統合できる、小型で低電力及び低コストのＳＲＡＭのためのＮＤＲデバイスが大いに必要とされている。
【非特許文献１】IRE Transactions on Electronic Computers（１９６０年３月，２５頁）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の一の目的は、製造コストを大幅に増加させることなく、従来の６トランジスタ型スタティックランダムアクセスメモリ（ＳＲＡＭ）セルの所望の動作特性を保持しながら当該従来のＳＲＡＭセルと比べて非常に小型のＳＲＡＭセルを提供することである。
【課題を解決するための手段】
【０００７】
上記の目的を達成するため、本発明は、ゲート及びソース／ドレイン電極を含むｎチャネル絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）と、それぞれがゲート及びソース／ドレイン電極を含む２つの（好適にはｎチャネル）ＮＤＲ−ＦＥＴとを備え、前記ＩＧＦＥＴと前記ＮＤＲ−ＦＥＴ素子とが同一基板上に形成されており、前記ＩＧＦＥＴ半導体素子の前記ソース／ドレイン電極のうちの１つが第１のＮＤＲ−ＦＥＴのソース電極と第２のＮＤＲ−ＦＥＴのドレイン電極とに接続され、前記ＩＧＦＥＴのゲート電極が第１の制御端子に接続され、前記ＩＧＦＥＴのソース／ドレイン電極のもう１つが第２の制御端子に接続され、前記第１のＮＤＲ−ＦＥＴのドレイン電極が電源端子に接続され、前記第２のＮＤＲ−ＦＥＴのソース電極が接地され、あるいは負にバイアスされた端子に接続され、前記ＮＤＲ−ＦＥＴのゲート電極はそれぞれ定電圧でバイアスされている、半導体デバイスを提供する。
【発明の効果】
【０００８】
よって、前記第１のＮＤＲ−ＦＥＴの電流電圧特性と前記第２のＮＤＲ−ＦＥＴの電流電圧特性の複数の交点において、（制御端子の電圧変化に基づく電流の変化により得られる）特性の勾配が互いに異なる記号（正、負、あるいはゼロ）を持つ交点が前記半導体デバイスの安定した動作点である。したがって、前記半導体デバイスは、前記ＩＧＦＥＴを介して得られるデータストレージノードにアクセスできる双安定メモリセルとして機能できる。
【発明を実施するための最良の形態】
【０００９】
ここで、図１および図２を参照して、本発明の好適な実施形態に係る半導体デバイスを説明する。図１はスタティックメモリ（ＳＲＡＭ）セル１００の好適な実施形態の回路構成図であり、スタティックメモリセル１００は双安定ラッチ１４０を形成する２つのＮＤＲ−ＦＥＴ素子１２０，１３０と、１つのエンハンスメントモードＩＧＦＥＴアクセス素子１１０とからなる。図２は、図１のスタティックメモリセルの動作特性を示す電流電圧特性のグラフである。本発明のＮＤＲ−ＦＥＴ素子の種類は、上述のKingらによる出願において言及されたものが好ましい。
【００１０】
図１に示すように、ＩＧＦＥＴ１１０はトランスファーゲートとして構成され、それによってビット（ＢＩＴ）線端子をワード（ＷＯＲＤ）線端子の制御下でストレージノードに接続することが可能となっている。ＩＧＦＥＴ１１０のソース／ドレイン電極のうちの１つがストレージノードに電位ＶＳＮで接続され、ＩＧＦＥＴ１１０のソース／ドレイン電極のうちもう１つがビット線に接続され、ＩＧＦＥＴ１１０のゲート電極がワード線に接続されている。
【００１１】
第１のＮＤＲ−ＦＥＴ１２０のソース電極は接地端子に接続され、第１のＮＤＲ−ＦＥＴ１２０のゲート電極には第１のバイアス電圧ＶＢＩＡＳ１が供給され、当該ＮＤＲ−ＦＥＴ１２０のドレイン電極は第２のＮＤＲ−ＦＥＴ１３０のソース電極と共にストレージノードに接続され、第２のＮＤＲ−ＦＥＴ１３０のゲート電極には第２のバイアス電圧ＶＢＩＡＳ２が供給され、第２のＮＤＲ−ＦＥＴ１３０のドレイン電極には正電圧ＶＤＤが供給される。第１のＮＤＲ−ＦＥＴを流れる電流ＩＮＤＲ１は、そのドレイン電極電位とソース電極電位との差ＶＳＮに依存しており、ＩＮＤＲ１はまずＶＳＮの増加に伴って急激に増加し、ＶＳＮが臨界電圧ＶＮＤＲ１と等しくなるとＩＮＤＲ１はピーク値に達し、ＶＳＮが増加して臨界電圧ＶＮＤＲ１を超えるとＩＮＤＲ１はゼロ近くまで急激に減少する。第１のＮＤＲ−ＦＥＴ１２０が０Ｖ（接地電位）からＶＮＤＲ１までの範囲のＶＳＮの値に対して確実にターンオンするように、バイアス電圧ＶＢＩＡＳ１は十分高くなっている。第２のＮＤＲ−ＦＥＴを流れる電流ＩＮＤＲ２は、そのドレイン電極電位とソース電極電位の差ＶＤＤ−ＶＳＮに依存しており、ＩＮＤＲ２はまずＶＤＤ−ＶＳＮの増加に伴って急激に増加し、ＶＤＤ−ＶＳＮが臨界電圧ＶＮＤＲ２と等しくなるとＩＮＤＲ２はピーク値に達し、ＶＤＤ−ＶＳＮが増加して臨界電圧ＶＮＤＲ２を超えるとＩＮＤＲ２はゼロ近くまで急激に減少する。第２のＮＤＲ−ＦＥＴ１３０が０Ｖ（接地電位）からＶＮＤＲ２までの範囲のＶＤＤ−ＶＳＮの値に対して確実にオンとなるように、バイアス電圧ＶＢＩＡＳ２は十分高くなっている。
【００１２】
次に、図１のＳＲＡＭセル１５０内の双安定ラッチ１４０の好適な動作について説明する。図２は、０からＶＤＤの範囲のストレージノード電圧ＶＳＮを変化することで得られる第１のＮＤＲ−ＦＥＴ１２０の電流電圧（Ｉ−Ｖ）特性曲線ＩＮＤＲ１を、第２のＮＤＲ−ＦＥＴ１３０のＩ−Ｖ特性ＩＮＤＲ２と重ね合わせて示している。回路１４０の安定動作点とは、第１のＮＤＲ−ＦＥＴのＩ−Ｖ特性曲線ＩＮＤＲ１が第２のＮＤＲ−ＦＥＴのＩ−Ｖ特性曲線ＩＮＤＲ２と交差し、また特性曲線ＩＮＤＲ１とＩＮＤＲ２が異なる勾配記号（正、負、あるいはゼロ）を持っている点である。（特性曲線ＩＮＤＲ１、ＩＮＤＲ２が両方とも正あるいは負の勾配である交差点は、安定動作点ではない。）
これにより、回路１４０は、図２に示すように、ストレージノードの電位ＶＳＮが２つの値０とＶＤＤのうち１つである時に安定することがわかる。したがって、０とＶＤＤという２つの値のうち１つの値の電位を書き込み電圧として制御端子に印加することによって、当該回路を双安定メモリセルとして使用できる。もしＶＳＮの値が増加して安定動作点を若干上回った場合、第１のＮＤＲ−ＦＥＴ１２０を流れる電流ＩＮＤＲ１が第２のＮＤＲ−ＦＥＴ１３０を流れる電流ＩＮＤＲ２よりも大きくなり、その結果ＶＳＮの値は安定動作点の値に戻ろうと０Ｖ（接地電位）に向かって減少する。よって、第１のＮＤＲ−ＦＥＴ１２０は「プルダウン」デバイスとして機能する。もしＶＳＮの値が減少して安定動作点を若干下回ると、第２のＮＤＲ−ＦＥＴ１３０を流れる電流ＩＮＤＲ２が第１のＮＤＲ−ＦＥＴ１２０を流れる電流ＩＮＤＲ１よりも大きくなり、その結果ＶＳＮの値は安定動作点の値に戻ろうとＶＤＤに向かって増加する。よって、第２のＮＤＲ−ＦＥＴ１３０は「プルアップ」デバイスとして機能する。
【００１３】
ＩＧＦＥＴ１１０は、ワード線によって以下のように制御される。ワード線電位が十分高い場合、ＩＧＦＥＴ１１０がターンオンしており、それによりビット線をストレージノードに接続してデータの転送（記録ノードからデータを読み出す、あるいは記録ノードにデータを書き込む）を可能にする。ワード線電位が低い場合はＩＧＦＥＴ１１０がターンオフとなり、ストレージノードはビット線から電気的に分離される。以上のような方法で、直列接続された２つのＮＤＲ−ＦＥＴ素子を有する双安定ラッチ１４０が実現し、このラッチ１４０とＩＧＦＥＴパストランジスタ１１０を一体化することによって小型メモリセルが得られる。
【００１４】
なお、ＳＲＡＭセルのスタンバイ電流を低く抑えるため、ＮＤＲ−ＦＥＴのバレー電流は最小であることが好ましく、一方、読み出し時間を短縮するため、ＮＤＲ−ＦＥＴのピーク電流は最大であることが好ましいということに注意すべきである。ＮＤＲ−ＦＥＴのピーク電流及びバレー電流は、ＮＤＲ−ＦＥＴに印加されるゲートバイアス電圧によって制御される。このため、ＳＲＡＭセルがメモリモードの時は、スタティック電力消費を低くおさえるため、比較的低いゲートバイアス電圧を用いて非常に低いバレー電流を得ることが可能であり、またＳＲＡＭセルが読み出しモードの時は、短いアクセス時間を達成するため、比較的高いゲートバイアス電圧を用いて非常に高いピーク電圧を得ることが可能である。この方法によって、ＮＤＲ−ＦＥＴのＰＶＣＲの飛躍的な向上を効果的に実現することができる。
【００１５】
上記したように、バイアス電圧ＶＢＩＡＳ２は、０Ｖ（接地電位）からＶＮＤＲ２の範囲であるＶＤＤ−ＶＳＮの値に対して第２の（プルアップ）ＮＤＲ−ＦＥＴ１３０が確実にターンオンするように、十分高くなければならない。したがって、電圧ＶＢＩＡＳ２はＶＤＤ＋ＶＴ’以上となる必要がある。ここで、ＶＴ’は第２のＮＤＲ−ＦＥＴ１３０のしきい値電圧である。第２のＮＤＲ−ＦＥＴ１３０が実質上エンハンスメントモードデバイス（つまり、ＶＴ’＞０Ｖ）であれば、電圧ＶＢＩＡＳ２はＶＤＤより大きくなければならない。それゆえ、別の電源電圧、あるいはブースト電源（例えば、チャージポンプ回路によるもの）が必要となる。チャージポンプ回路は、高電圧をごく僅かな電流とともに供給するのみで、大量の電力は消費しないことに注意すべきである。
【００１６】
前述したように、バイアス電圧ＶＢＩＡＳ１は、０Ｖ（接地電位）からＶＮＤＲ１の範囲であるＶＳＮの値に対して第１の（プルダウン）ＮＤＲ−ＦＥＴ１２０が確実にターンオンするように十分高くなければならない。したがって、現在の構造を単純化し又は上記のチャージポンプ回路への制限を縮小し、あるいはそれら両方を行おうとするならば、ＶＢＩＡＳ１をＶＤＤに接合あるいは結合することができる。
【００１７】
図３は、好適な実施形態において見られるような、ＩＧＦＥＴに接続されたＮＤＲ−ＦＥＴ素子の模式断面図である。このＮＤＲ−ＦＥＴ及びＩＧＦＥＴは、少なくともゲート絶縁層、ゲートフィルム、層間絶縁膜およびインサート金属の一部を含む多数の共通の層を含みまたそれらを共有して形成されているため、両方を単一基板上に単一プロセスフローで容易に製造することができる。例えば、共通基板３００、共通絶縁部分３１０、及び共通層間絶縁層３８０（３８０’）がそれぞれＮＤＲ−ＦＥＴおよびＩＧＦＥＴで用いられている。また、単一ゲート電極層がゲート３６０、３６０’および単一金属／コンタクト層３９０、３９０’に用いられている。ソース／ドレイン領域３７０、３７０’は同時に形成され、共通ソース／ドレイン領域３７５はＮＤＲ−ＦＥＴおよびＩＧＦＥＴに共有されている。後者の領域は、例えば上記の実施形態において、ストレージノードとして動作することができる。ＮＤＲ電荷トラッピング層３３０は、上記した出願で説明されている理由から、ＮＤＲ−ＦＥＴ領域にのみ含まれている。最後に、両方のデバイスは、実装によってはゲート絶縁膜３４０、３４０’をも共有できる。
【００１８】
例証となる実施形態を参照して本発明を説明してきたが、この説明は限定的に解釈されることを意図するものではない。前出の説明は単に例を用いた説明であり、本発明の範囲を制限するものではなく、従来のプロセス技術によって作られる多様な集積回路において利用が可能であろうことは当業者に明解に理解されるであろう。そのような変形および組み合わせは、本明細書に開示されていることの代わりに、またはそれに加えて、すでに知られている他の特徴をもちろん使用して良い。それゆえ、添付の特許請求の範囲はそのような変形あるいは実施形態のどのようなものも包含するように意図されている。そのような特許請求の範囲は、本明細書に説明された特定の実施形態に基づいて作成されているのと同時に、本明細書で開示された範囲はまた、そのような特許請求の範囲に関連するものであるかどうかに、またそれが上記全ての同じ技術課題を解決するおよび／または緩和するかどうかに関わらず、当業者に明示的にまたは暗に示されたどんな新規で自明でない特徴（またはその組合せ）にも適用されることは明らかなはずである。最後に、出願人らはさらに、本出願（および／又はいかなる関連した出願）の手続遂行中に新しい、かつ明白にはなっていないどんな特徴に対しても、振り向けられた新しいかつ／または付加的な特許請求の範囲を追及する権利を留保している。
【図面の簡単な説明】
【００１９】
【図１】双安定ラッチを形成する２つのＮＤＲ−ＦＥＴ素子の組合せと、１つのｎチャネルエンハンスメントモードＩＧＦＥＴアクセス素子とからなるスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの回路構成図である。
【図２】図１に示す２つのＮＤＲ−ＦＥＴの組合せによって形成される双安定ラッチの電流電圧特性のグラフである。
【図３】ＩＧＦＥＴに接続されたＮＤＲ−ＦＥＴ素子の模式断面図であり、単一プロセスフローによって製造されるＩＧＦＥＴ素子とＮＤＲ−ＦＥＴ素子が共有する様々な層を示す。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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