(57)【要約】  各畳み込みを別々に実行することに関して同一の回路サイズおよび実行時間を維持しながら、システム伝送係数行列を構築するために拡散符号、スクランブリングコード、およびチャネル応答の畳み込みを組み合わせるのに特に有用なデータ処理の装置および方法。実数チャネル応答値を処理する１つのレジスタ（２００）および虚数チャネル応答値を処理する第２レジスタ（１００）が、畳み込みを介してチャネル応答を移動するのに使用される。構成を単純にするために、乗算器の代わりに、ピラミッド構成で接続された最適化された最小限の個数の加算器（Ａ１２〜Ａ１３、Ａ２５〜Ａ２８）を使用して、コードの必要な乗算を実行する。方法全体の一部として、２進表現から複素表現へのチャネルコード変換を含めることによって、不必要な加算器が、装置から除去される。
2005514854.tif 000002
【特許請求の範囲】
【請求項１】
一連のデータ値Ｖ１からＶｘを特に処理し、一連のデータ値Ｖ’１からＶ’ｙを生成する装置であって、データ値Ｖｍは、１からｘまでの整数ｍのそれぞれについて、２Ｎビットの２進数値を有する複素数Ａｍ＋ｊＢｍに対応し、
【数１】
2005514854.tif 000003
であり、Ｎは、１より大きい整数であり、データ値Ｖ’ｐは、１からｙまでの整数ｐのそれぞれについて、複素数Ａ’ｐ＋ｊＢ’ｐに対応し、
実数成分シフトレジスタＲＲおよび虚数成分シフトレジスタＲＩであって、
各レジスタは、１から２Ｎまでの整数ｉのそれぞれについて、一連の２Ｎ個の位置Ｃｉを有し、
各レジスタは、それぞれ実数成分加算器回路ＲＡＲ、ＲＡＩに関連し、それぞれ虚数成分加算器回路ＩＡＲ、ＩＡＩに関連し、
各加算器回路は、１から２Ｎ−１までの整数ｋのそれぞれについて、一連の２Ｎ−１個の選択的に制御可能な入力Ｉｋを有し、
前記実数成分加算器回路ＲＡＲは、１から２Ｎ−１までの整数ｋのそれぞれについて、入力Ｉｋがレジスタ位置Ｃ２ｋ−１からデータを受け取るように、レジスタＲＲに結合され、
前記虚数成分加算器回路ＩＡＲは、１から２Ｎ−１までの整数ｋのそれぞれについて、入力Ｉｋがレジスタ位置Ｃ２ｋからデータを受け取るように、レジスタＲＲに結合され、
前記実数成分加算器回路ＲＡＩは、１から２Ｎ−１までの整数ｋのそれぞれについて、入力Ｉｋがレジスタ位置Ｃ２ｋからデータを受け取るように、レジスタＲＩに結合され、
前記虚数成分加算器回路ＩＡＩは、１から２Ｎ−１までの整数ｋのそれぞれについて、入力Ｉｋがレジスタ位置Ｃ２ｋ−１からデータを受け取るように、レジスタＲＩに結合され、
各入力は、各レジスタ位置に関連する制御ビットを介して制御可能であり、前記入力が、それが結合された位置からのデータを、前記制御ビットの値に依存して、受け取られる前記データの値または逆の値として受け取るように、前記制御ビットは、集合的に、前記２Ｎビット２進数値に対応し、１から２Ｎまでの整数ｉのそれぞれについて、レジスタＲＲの位置Ｃｉに関連する制御ビットＢｉは、レジスタＲＩの対応する位置Ｃｉに関連する制御ビットＢｉと同一であり、
各加算器回路は、そのめいめいの制御可能入力によって受け取られる値の和を出力する出力を有する
実数成分シフトレジスタＲＲおよび虚数成分シフトレジスタＲＩと、
実数成分加算器回路ＲＡＲおよびＲＡＩの出力に結合され、処理された値Ｖ’ｐの組み合わされた実数成分値Ａ’ｐを出力する実数成分コンバイナ回路と、
虚数成分加算器回路ＩＡＲおよびＩＡＩの出力に結合され、処理された値Ｖ’ｐの組み合わされた虚数成分値ｊＢ’ｐを出力する虚数成分コンバイナ回路とを含み、
前記レジスタＲＲおよびＲＩは、２から２Ｎまでの整数ｉのそれぞれについてめいめいの位置Ｃｉ−１のデータを位置Ｃｉにシフトし、位置Ｃ１に新しいデータを受け取るように動作して、その後に次の処理された値Ｖ’ｐ＋１を生成する
ことを特徴とする装置。
【請求項２】
前記一連のデータＶ１からＶｘは、２Ｍの拡散係数を有する通信信号のチャネル応答値を表し、Ｍは、Ｎ以下の正の整数であり、２Ｎビット２進数値は、前記通信信号に関連するチャネルコード値を表し、一連のデータ値Ｖ’１からＶ’ｙは、システム伝送係数行列の値の行を表す、受信されたＣＤＭＡ通信データを処理し、
処理される前記データ値系列に対応する通信の前記拡散係数に基づいて前記レジスタおよび加算器回路を機能的に制御する制御回路
をさらに含み、
前記制御回路は、前記一連のデータ値Ｖ１からＶｘとそれに続く一連の２Ｎ−１個の０値を前記レジスタに２Ｎ−Ｍ回順次入力するように動作して、それぞれが前記システム伝送係数行列の値の行を表す、２Ｎ−Ｍ個の一連のデータ値Ｖ’１からＶ’ｙ（ただしｙ＝ｘ＋２Ｎ−１）を生成し、
前記制御回路は、前記一連のデータ値Ｖ１からＶｘが前記レジスタに入力されるたびに、２Ｍ個の入力の異なる組が各レジスタからイネーブルされ、他のすべての加算器入力がディスエーブルされるように、２Ｍ＜２Ｎの時に前記加算器回路の前記入力を選択的にイネーブルまたはディスエーブルするように動作する
ことを特徴とする請求項１に記載の装置。
【請求項３】
Ｎ＝４であり、その結果、各レジスタは、１６個の位置を有し、各加算器回路は、８つの入力および７つの加算器のツリーを有することを特徴とする請求項２に記載の装置。
【請求項４】
各加算器回路は、２Ｎ−１−１個の加算器のツリーを含むことを特徴とする請求項２に記載の装置。
【請求項５】
前記レジスタ位置データは、２進数値であり、各加算器回路入力は、選択的に動作可能な２の補数回路を含み、前記２の補数回路は、レジスタ位置に対応する前記入力から値を受け取り、前記対応する制御ビットは１である場合に前記受け取った値を、前記制御ビットは０である場合に前記受け取った値の２の補数を前記加算器ツリーに出力することを特徴とする請求項４に記載の装置。
【請求項６】
前記実数成分コンバイナ回路は、前記実数成分レジスタＲＲに結合された前記実数成分加算器回路ＲＡＲの前記出力の値を、前記虚数成分レジスタＲＲに結合された前記実数成分加算器回路ＲＡＩの前記出力の値から減算して前記組み合わされた実数成分値を生成する減算器を含み、
前記虚数成分コンバイナ回路は、
前記実数成分レジスタＲＲに結合された前記虚数成分加算器回路ＩＡＲの前記出力の値を、前記虚数成分レジスタＲＲに結合された前記虚数成分加算器回路ＲＡＩの前記出力の値と加算して和値を生成する加算器と、
前記加算器に結合され、前記和の値を受け取り、前記組み合わされた虚数成分値としてその２の補数を生成する２の補数回路と
を含む
ことを特徴とする請求項５に記載の装置。
【請求項７】
各加算器回路は、２Ｎ−１−１個の加算器のツリーを含むことを特徴とする請求項１に記載の装置。
【請求項８】
前記レジスタ位置データは、２進数値であり、各加算器回路入力は、選択的に動作可能な２の補数回路を含み、前記２の補数回路は、レジスタ位置に対応する前記入力から値を受け取り、前記対応する制御ビットが１の場合に前記受け取った値を、前記制御ビットが０の場合に前記受け取った値の２の補数を前記加算器ツリーに出力することを特徴とする請求項７に記載の装置。
【請求項９】
前記実数成分コンバイナ回路は、前記実数成分レジスタＲＲに結合された前記実数成分加算器回路ＲＡＲの前記出力の値を、前記虚数成分レジスタＲＲに結合された前記実数成分加算器回路ＲＡＩの前記出力の値から減算して前記組み合わされた実数成分値を生成する減算器を含み、
前記虚数成分コンバイナ回路は、
前記実数成分レジスタＲＲに結合された前記虚数成分加算器回路ＩＡＲの前記出力の値を、前記虚数成分レジスタＲＲに結合された前記虚数成分加算器回路ＲＡＩの前記出力の値と加算して、和値を生成する加算器と、
前記加算器に結合され、前記和の値を受け取り、前記組み合わされた虚数成分値としてその２の補数を生成する２の補数回路と
を含む
ことを特徴とする請求項８に記載の装置。
【請求項１０】
一連のデータ値Ｖ１からＶｘを特に処理し、一連のデータ値Ｖ’１からＶ’ｙを生成する方法であって、データ値Ｖｍは、１からｘまでの整数ｍのそれぞれについて、２Ｎビットの２進数値を有する複素数Ａｍ＋ｊＢｍに対応し、
【数２】
2005514854.tif 000004
であり、Ｎは、１より大きい整数であり、データ値Ｖ’ｐは、１からｙまでの整数ｐのそれぞれについて、複素数Ａ’ｐ＋ｊＢ’ｐに対応し、
実数成分シフトレジスタＲＲおよび虚数成分シフトレジスタＲＩを供給するステップであって；各レジスタは、１から２Ｎまでの整数ｉのそれぞれについて、それぞれが初期内容として０値を有する、一連の２Ｎ個の位置Ｃｉを有し；各レジスタのそれぞれは、それぞれ実数成分加算器回路ＲＡＲおよびＲＡＩに関連し、それぞれ虚数成分加算器回路ＩＡＲおよびＩＡＩに関連し；各加算器回路は、１から２Ｎ−１までの整数ｋのそれぞれについて、一連の２Ｎ−１個の選択的に制御可能な入力Ｉｋを有し、前記実数成分加算器回路ＲＡＲは、１から２Ｎ−１までの整数ｋのそれぞれについて、入力Ｉｋがレジスタ位置Ｃ２ｋ−１からデータを受け取るようにレジスタＲＲに結合され；前記虚数成分加算器回路ＩＡＲは、１から２Ｎ−１の整数ｋのそれぞれについて、入力Ｉｋがレジスタ位置Ｃ２Ｋからデータを受け取るようにレジスタＲＲに結合され、前記実数成分加算器回路ＲＡＩは、１から２Ｎ−１の整数ｋのそれぞれについて、入力Ｉｋがレジスタ位置Ｃ２ｋからデータを受け取るようにレジスタＲＩに結合され、前記虚数成分加算器回路ＩＡＩは、１から２Ｎ−１の整数ｋのそれぞれについて、入力Ｉｋがレジスタ位置Ｃ２ｋ−１からデータを受け取るようにレジスタＲＩに結合され、各入力は、各レジスタ位置に関連する制御ビットを介して制御可能であり、前記制御ビットは、集合的に前記２Ｎビット２進数値に対応し、１から２Ｎまでの整数ｉのそれぞれについて、レジスタＲＲの位置Ｃｉに関連する制御ビットＢｉは、レジスタＲＩの対応する位置Ｃｉに関連する制御ビットＢｉと同一であって、前記入力は、それが結合される前記位置からのデータを、前記制御ビットの値に依存して、前記位置の内容の値としてまたは逆の値として受け取り；各加算器回路は、そのめいめいの制御可能な入力によって受け取られる値の和を出力する出力を有し、実数成分コンバイナ回路は、前記実数成分加算器回路ＲＡＲおよびＲＡＩの出力に結合されて、組み合わされた実数成分値を出力し；虚数成分コンバイナ回路は、前記虚数成分加算器回路ＩＡＲおよびＩＡＩに結合されて、組み合わされた虚数成分値を出力するステップと、
２から２Ｎまでの整数ｉのそれぞれについてめいめいの位置Ｃｉ−１の内容を位置Ｃｉにシフトし、実数レジスタＲＲの位置Ｃ１の新しい内容として前記実数成分Ａｍを受け取り、虚数レジスタＲＩの位置Ｃ１の新しい内容として前記虚数成分Ｂｍを受け取ることによって各データ値Ｖｍを順次処理するステップであって、これによって、複素数Ａ’ｐ＋ｊＢ’ｐに対応する処理された値Ｖ’ｐは作られ、Ａ’ｐは、前記実数成分コンバイナ回路によって出力される組み合わされた実数成分値であり、ｊＢ’ｐは、前記虚数成分コンバイナ回路によって出力される組み合わされた虚数成分値であるステップと
を含むことを特徴とする方法。
【請求項１１】
前記一連のデータＶ１からＶｘは、２Ｍの拡散係数を有する通信信号のチャネル応答値を表し、Ｍは、Ｎ以下の整数であり、２Ｎビット２進数値は、前記通信信号に関連するチャネルコード値を表し、一連のデータ値Ｖ’１からＶ’ｙは、システム伝送係数行列の値の行を表す、受信されたＣＤＭＡ通信データを処理し、
さらに、
前記一連のデータ値Ｖ１からＶｘおよびそれに続く一連の２Ｎ−１の０値を前記レジスタに２Ｎ−Ｍ回順次入力して、ｙ＝ｘ＋２Ｎ−１について、それぞれが前記システム伝送係数行列の値の行を表す２Ｎ−Ｍ個の一連のデータ値Ｖ’１からＶ’ｙを生成するステップと、
前記一連のデータ値Ｖ１からＶｘが前記レジスタに入力されるたびに、２Ｍ個の入力の異なる組が各レジスタからイネーブルされ、他のすべての加算器入力がディスエーブルされるように、２Ｍ＜２Ｎの時に前記加算器回路の前記入力を選択的にイネーブルまたはディスエーブルするステップと
を含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記処理するステップは、
前記実数成分レジスタＲＲに結合された前記実数成分加算器回路ＲＡＲの前記出力の値を、前記虚数成分レジスタＲＲに結合された前記実数成分加算器回路ＲＡＩの前記出力の値から減算して、前記組み合わされた実数成分値を生成するステップと、
前記実数成分レジスタＲＲに結合された前記虚数成分加算器回路ＩＡＲの前記出力の値を、前記虚数成分レジスタＲＲに結合された前記虚数成分加算器回路ＲＡＩの前記出力の値と加算して、和値を作り、前記組み合わされた虚数成分値としてその２の補数を生成するステップと
を含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
一連の二重要素データ値Ｖ１からＶｘを特に処理し、一連のデータ値Ｖ’１からＶ’ｙを生成する装置であって、１からｘまでの整数ｍのそれぞれについて、データ値Ｖｍは、Ｎビット２進数値を有する、第１要素Ａｍおよび第２要素Ｂｍに対応し、Ｎは正の偶数の整数であり、データ値Ｖ’ｐは、１からｙまでの整数ｐのそれぞれについて、第１要素Ａ’ｐおよび第２要素Ｂ’ｐに対応し、
第１要素シフトレジスタＲ１および第２要素シフトレジスタＲ２であって、
各レジスタＲ１およびＲ２は、１からＮまでの整数ｉのそれぞれについて、一連のＮ個の位置Ｃｉを有し、
各レジスタＲ１およびＲ２は、それぞれ第１成分加算器回路Ａ１、１およびＡ１、２に関連し、それぞれ第２成分加算器回路Ａ２、１およびＡ２、２に関連し、
各加算器回路は、１からＮ／２までの整数ｋのそれぞれについて、一連のＮ／２個の選択的に制御可能な入力Ｉｋを有し、
各加算器回路入力は、異なるレジスタ位置に結合されてデータを受け取り、
各加算器回路入力は、そのめいめいのレジスタ位置に関連する制御ビットを介して制御可能であり、前記制御ビットは、集合的に前記Ｎビット２進数値に対応し、１からＮまでの整数ｉのそれぞれについて、レジスタＲＲの位置Ｃｉに関連する各制御ビットＢｉは、レジスタＲＩの対応する位置Ｃｉに関連する前記制御ビットＢｉと同一であり、前記入力は、それが結合された前記位置からのデータを、前記制御ビットの値に依存して、受け取られる前記データの値または逆の値として受け取り、
各加算器回路は、そのめいめいの制御可能な入力によって受け取られる前記値の和を出力する出力を有する
第１要素シフトレジスタＲ１および第２要素シフトレジスタＲ２と、
前記第１成分加算器回路Ａ１、１およびＡ１、２の前記出力に結合され、処理された値Ｖ’ｐの第１要素値Ａ’ｐを出力する第１成分コンバイナ回路と、
前記第２成分加算器回路Ａ２、１およびＡ２、２の前記出力に結合され、処理された値Ｖ’ｐの第２要素値Ｂ’ｐを出力する第２成分コンバイナ回路とを含み、
前記レジスタＲＲ、ＲＩは、そのめいめいの位置の前記データをシフトし、新しいデータを受け取るように動作して、その後に次の処理された値Ｖ’ｐ＋１を生成する
ことを特徴とする装置。
【請求項１４】
前記第１成分加算器回路Ａ１、１は、１からＮ／２までの整数ｋのそれぞれについて、入力Ｉｋがレジスタ位置Ｃ２ｋ−１からデータを受け取るように、レジスタＲ１に結合され、
前記第２成分加算器回路Ａ２、１は、１からＮ／２までの整数ｋのそれぞれについて、入力Ｉｋがレジスタ位置Ｃ２ｋからデータを受け取るように、レジスタＲ１に結合され、
前記第１成分加算器回路Ａ１、２は、１からＮ／２までの整数ｋのそれぞれについて、入力Ｉｋがレジスタ位置Ｃ２ｋからデータを受け取るように、レジスタＲ２に結合され、
前記第２成分加算器回路Ａ２、２は、１からＮ／２までの整数ｋのそれぞれについて、入力Ｉｋがレジスタ位置Ｃ２ｋ−１からデータを受け取るように、レジスタＲ２に結合され、
前記レジスタＲ１、Ｒ２は、２からＮまでの整数ｉのそれぞれについて、めいめいの位置Ｃｉ−１のデータを位置Ｃｉにシフトし、位置Ｃ１に新しいデータを受け取るように動作して、その後に前記次の処理された値を生成する
ことを特徴とする請求項１３に記載の装置。
【請求項１５】
前記一連のデータ値Ｖ１からＶｘは、通信信号のチャネル応答値を表し、前記通信信号は、２Ｍの拡散係数を有する通信信号のチャネル応答値を表し、Ｍは整数であり、２Ｍ≦Ｎであり、Ｎビット２進数値は、前記通信信号に関連するチャネルコード値を表し、一連のデータ値Ｖ’１からＶ’ｙは、システム伝送係数行列の値の行を表す、受信したＣＤＭＡ通信データを処理し、
処理される前記データ値系列に対応する通信の前記拡散係数に基づいて前記レジスタおよび加算器回路を機能的に制御する制御回路
をさらに含み、
前記制御回路は、一連のデータ値Ｖ１からＶｘとそれに続く一連のＮ−１個の０値を前記レジスタにＮ／２Ｍ回順次入力するように動作して、それぞれが前記システム伝送係数行列の値の行を表す、Ｎ／２Ｍ個の一連のデータ値Ｖ’１からＶ’ｙ（ただしｙ＝ｘ＋Ｎ−１）を生成し、
前記制御回路は、前記一連のデータ値Ｖ１からＶｘが前記レジスタに入力されるたびに、２Ｍ個の入力の異なる組が各レジスタからイネーブルされ、他のすべての加算器入力がディスエーブルされるように、２Ｍ＜Ｎの時に前記加算器回路の前記入力を選択的にイネーブルまたはディスエーブルするように動作する
ことを特徴とする請求項１４に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線ディジタル通信システムに関する。具体的には、本発明は、システム伝送行列（ｔｒａｎｓｍｉｓｓｉｏｎ  ｍａｔｒｉｘ）係数を計算するための、無線ＴＤ−ＣＤＭＡ通信レシーバ内での拡散符号（ｓｐｒｅａｄｉｎｇ  ｃｏｄｅ）、スクランブリングコード（ｓｃｒａｍｂｌｉｎｇ  ｃｏｄｅ）、およびチャネル応答の畳み込みの方法および装置に関する。
【背景技術】
【０００２】
第３世代パートナーシッププロジェクト（Ｔｈｉｒｄ  Ｇｅｎｅｒａｔｉｏｎ  Ｐａｒｔｎｅｒｓｈｉｐ  Ｐｒｏｊｅｃｔ）（３ＧＰＰ）によって指定されるものなどのＴＤ−ＣＤＭＡシステムでの通信中に、基地局とユーザ機器（ｕｓｅｒ  ｅｑｕｉｐｍｅｎｔ）（ＵＥ）の間の信号バーストのそれぞれが、タイムスロットに分割されるフレーム構造に沿って送信され、受信される。図１に、２つのデータシンボルバーストの間に配置される、チャネル推定のために基地局によってＵＥに特に割り当てられる所定のミッドアンブル（ｍｉｄａｍｂｌｅ）を含む通信バーストタイムスロットの構造を示す。ミッドアンブル情報は、チップの数によって特徴を表され、ＴＣがチップ期間を表し、Ｌｍはミッドアンブル長である。ミッドアンブルチップは、レシーバ内のフィルタプロセスによって、実数成分および虚数成分からなるチャネル応答に変換される。ＴＤ−ＣＤＭＡシステムでは、複数のＵＥを同一のタイムスロットに割り当てることができるので、各ＵＥは、一意の拡散符号および拡散係数をタグ付けされて、あるＵＥのミッドアンブルチャネル表現が別の表現から区別される。スクランブリングコードは、ある基地局を別の基地局から区別するために信号に付加され、これによって、ＵＥが２つの近い基地局の範囲内にある時に潜在的に発生する基地局間干渉が防がれる。
【０００３】
無線伝送が、トランスミッタとレシーバの間で空気を介して進む際に、信号反射および外部雑音の影響によって、元々の状態と異なる受信信号が作られる。したがって、通信システム内で、特定の基地局およびＵＥに特有の既知のシステム伝送特性の表現を展開することが有用である。３ＧＰＰシステムでは、係数値のシステム伝送行列Ａおよび／またはその複素共役転置行列ＡＨが、この目的に使用される。受信信号をシステム伝送行列係数に適用することが、受信された、外部で変更された信号から元の信号を抽出する方法である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明によって、１つの畳み込みを別々に実行することに関して同一の回路サイズおよび実行時間を維持しながら、システム伝送係数行列を構築するために拡散符号、スクランブリングコード、およびチャネル応答の畳み込みを組み合わせるのに特に有用なデータ処理の装置および方法が提供される。
【課題を解決するための手段】
【０００５】
本発明には、特に、複素数表現などの一連の二重要素データ値Ｖ１からＶｘを処理することであって、一連のデータ値Ｖ’１からＶ’ｙを作るために、データ値Ｖｍが、１からｘまでの整数ｍのそれぞれについて、Ｎビット２進値を有する第１要素Ａｍおよび第２要素Ｂｍに対応し、Ｎが正の偶数の整数であり、データ値Ｖ’ｐが、１からｙまでの整数ｐのそれぞれについて、第１要素Ａ’ｐおよび第２要素Ｂ’ｐに対応する、一連の二重要素データ値Ｖ１からＶｘを処理する装置および方法が含まれる。一連のデータ値Ｖ１からＶｘが、拡散係数２Ｍ（Ｍは、整数であり、２Ｍ≦Ｎ）を有する通信信号のチャネル応答値を表すことが好ましい。その場合に、Ｎビット２進数値は、通信信号に関連するチャネルコード値を表し、一連のデータ値Ｖ’１からＶ’ｙは、システム伝送行列の値の行を表す。Ｎは、２のべきであることが好ましい。
【０００６】
第１要素シフトレジスタＲ１および第２要素シフトレジスタＲ２が設けられる。各レジスタＲ１、Ｒ２は、１からＮまでの整数ｉのそれぞれについて、一連のＮ個の位置Ｃｉを有する。各レジスタＲ１、Ｒ２は、それぞれ第１成分加算器回路Ａ１、１、Ａ１、２に対応し、それぞれ第２成分加算器回路Ａ２、１、Ａ２、２に対応する。
【０００７】
各加算器回路は、１からＮ／２までの整数ｋのそれぞれについて、一連のＮ／２個の選択的に制御可能な入力Ｉｋを有する。各加算器回路入力は、異なるレジスタ位置に結合されて、そこからデータを受け取る。各加算器回路入力は、そのめいめいのレジスタ位置に関連する制御ビットを介して制御可能であり、制御ビットは、集合的にＮビット２進数値に対応する。１からＮまでの整数ｉのそれぞれについて、レジスタＲＲの位置Ｃｉに関連する各制御ビットＢｉは、レジスタＲＩの対応する位置Ｃｉに関連する制御ビットＢｉと同一であり、この入力は、制御ビットの値に応じて、受け取られたデータの値としてまたはその逆数として、結合された位置からのデータを受け取る。各加算器回路は、そのめいめいの制御可能入力によって受け取られた値の和を出力する出力を有する。
【０００８】
第１成分加算器回路Ａ１、１が、レジスタＲ１に結合され、入力Ｉｋが、１からＮ／２までの整数ｋのそれぞれについて、レジスタ位置Ｃ２ｋ−１からデータを受け取ることが好ましい。第２成分加算器回路Ａ２、１は、レジスタＲ１に結合され、入力Ｉｋが、１からＮ／２までの整数ｋのそれぞれについて、レジスタ位置Ｃ２ｋからデータを受け取る。第１成分加算器回路Ａ１、２は、レジスタＲ２に結合され、入力Ｉｋが、１からＮ／２までの整数ｋのそれぞれについて、レジスタ位置Ｃ２ｋからデータを受け取る。第２成分加算器回路Ａ２、２は、レジスタＲ２に結合され、入力Ｉｋが、１からＮ／２までの整数ｋのそれぞれについて、レジスタ位置Ｃ２ｋ−１からデータを受け取る。
【０００９】
第１成分コンバイナ（ｃｏｍｂｉｎｅｒ）回路が、第１成分加算器回路Ａ１、１、Ａ１、２の出力に結合されて、処理された値Ｖ’ｐの第１要素値Ａ’ｐを出力する。第２成分コンバイナ回路が、第２成分加算器回路Ａ２、１、Ａ２、２の出力に結合されて、処理された値Ｖ’ｐの第２要素値Ｂ’ｐを出力する。
【００１０】
レジスタＲＲ、ＲＩは、めいめいの位置のデータをシフトし、新しいデータを受け取って、その後に次に処理される値Ｖ’ｐ＋１を生成するように動作可能である。レジスタＲ１、Ｒ２は、２からＮまでの整数ｉのそれぞれについて、めいめいの位置Ｃｉ−１のデータを位置Ｃｉにシフトし、位置Ｃ１に新しいデータを受け取って、その後、次に処理される値を生成するように動作可能である。
【００１１】
処理されるデータ値系列に対応する通信の拡散係数に基づいてレジスタおよび加算器回路を機能的に制御する制御回路が設けられることが好ましい。制御回路は、一連のデータ値Ｖ１からＶｘおよびそれに続く一連のＮ−１個の０の値をレジスタにＮ／２Ｍ回順次入力して、それぞれがシステム伝送行列の１行の値を表すＮ／２Ｍ個の一連のデータ値Ｖ’１からＶ’ｙを作るように動作し、ここで、ｙ＝ｘ＋Ｎ−１である。制御回路は、２Ｍ＜Ｎの時に加算器回路の入力を選択的にイネーブルおよびディスエーブルするように動作し、一連のデータ値Ｖ１からＶｘがレジスタに入力されるたびに、２Ｍ個の入力の異なる組が、各レジスタからイネーブルされ、他のすべての加算器入力が、ディスエーブルされる。
【００１２】
レジスタＲ１およびＲ２が、１位置ごとにＦビットの１６位置タイプ（Ｎ＝１６）であり、畳み込みを介してチャネル応答を移動するのに使用されることが好ましい。乗算器の代わりに、ピラミッド構成で接続された最適化された最小個数の加算器が、構成を単純にするために、コードの必要な乗算を実行するのに使用される。方法全体の一部として２進表現から複素表現へのチャネルコード変換を含めることによって、不必要な加算器が装置から除去される。
【００１３】
他の特徴および長所は、以下の説明から当業者に明白になる。
【発明を実施するための最良の形態】
【００１４】
現在好ましい実施形態を、図面に関して下で説明するが、図面全体を通じて、類似する符号が類似する要素を表す。
【００１５】
図２Ａおよび２Ｂを参照すると、ＴＤ−ＣＤＭＡタイムスロットに関連する一連の実数および虚数のチャネル応答チップ値の畳み込みを実行する回路図１００および２００が示されている。チャネル応答値は、実数部分ＣＲＲおよび虚数部分ＣＲＩに分割される。実数チャネル応答ＣＲＲは、回路１００によって処理され、虚数チャネル応答ＣＲＩは、回路２００によって連繋して処理される。
【００１６】
図２Ａでは、レジスタＲＲが、１６位置レジスタであることが好ましく、レジスタＲＲによって、チャネル応答の実数部分ＣＲＲが受け取られる。レジスタＲＲの各位置Ｃｉ（ｉ＝０から１５）は、１位置あたりＦビットを有し、Ｆは、選択されたデータビットサイズであり、１０であることが好ましい。位置の数は、好ましいチャネルコードサイズに対応し、これは、現在、３ＧＰＰでは１６として指定され、数として２のべきであることが好ましい。実数成分回路１００には、複数の構成要素Ａ１〜Ａ１４が含まれ、各加算器構成要素は、２つの入力と、２つの入力の和である単一の出力とを有する加算器を有する。加算器構成要素Ａ１〜Ａ８は、図４に示されているように構成されることが好ましい。加算器構成要素Ａ９〜Ａ１４は、単純な加算器であることが好ましい。
【００１７】
加算器構成要素Ａ１、Ａ２、Ａ３、およびＡ４は、レジスタＲＲの奇数位置から入力を受け取り、入力の対に対する加算または減算のいずれかを実行する。同様に、加算器構成要素Ａ５、Ａ６、Ａ７、およびＡ８は、レジスタＲＲに結合されて、チャネル応答値に対する加算または減算のいずれかを実行するが、レジスタＲＲの偶数位置だけを操作する。集合的に、加算器構成要素Ａ１〜Ａ４およびＡ９〜Ａ１１によって、構成要素Ａ１からＡ４によって定義される入力および構成要素Ａ１１によって定義される出力を有する１つの加算器ツリー回路が形成される。同様に、加算器構成要素Ａ５〜Ａ８およびＡ１２〜Ａ１４によって、第２の加算器ツリー回路が形成される。加算器ツリー回路とレジスタＲＲの関連は、レジスタＲＲを介して処理されるＣＲＲ値の処理値の実数部分および虚数部分が計算されるようになっている。
【００１８】
制御信号として動作する、ビットＣＣ０からＣＣ１５を有するチャネルコードＣＣが、加算器構成要素Ａ１からＡ８に入力される。２進チャネルコードによって、めいめいの制御ビットに依存して加算器構成要素Ａ１からＡ８が加算または減算のどちらを実行するかが制御され、チャネルコードＣＣビット＝０の時に加算、チャネルコードＣＣビット＝１の時に減算が実行されることが好ましい。
【００１９】
図４に、加算器Ａ１’および２の補数デバイスＴＣ１およびＴＣ２の２つを有する入力加算器構成要素Ａ１の好ましい構成を示す。入力ＣＲＲ１およびＣＲＲ３によって、レジスタＲＲの第２位置Ｃ１および第４位置Ｃ３に含まれる実数チャネル応答値が受け取られ、これらが、２の補数デバイスＴＣ１およびＴＣ２によって処理される。ＣＣＲ値の加算または減算が、加算器Ａ１’によって、２の補数デバイスＴＣ１およびＴＣ２の出力を加算することによって達成される。２の補数デバイスＴＣ１およびＴＣ２は、値またはその２の補数のいずれかを加算器Ａ１’に渡すことによって、入力値を操作する。１６ビットチャネルコード制御信号ＣＣの第２ビットＣＣ１によって、２の補数デバイスＴＣ１によって実行される動作が決定され、チャネルコードの第４ビットＣＣ３によって、２の補数デバイスＴＣ２によって実行される動作が決定される。
【００２０】
図２Ａを参照すると、加算器Ａ９によって、Ａ１およびＡ２によって実行された加算の和が実行される。同様に、加算器Ａ１０によって、Ａ３の和とＡ４の和が加算され、加算器Ａ１２によって、Ａ５とＡ６の加算が実行され、加算器Ａ１３によって、Ａ７とＡ８が加算される。加算器Ａ１１によって、Ａ９の和をＡ１０の和に加算することによって、出力ＡＣすなわち実チャネル応答値の実数部分が作られる。出力ｊＡＤすなわち実チャネル応答値の虚数部分は、加算器Ａ１４によって作られる和であり、これは、加算器Ａ１２およびＡ１３の出力の和である。
【００２１】
図２Ｂに示された処理回路２００は、図２Ａに示された回路１００に似た形で構成される。しかし、シフトレジスタＲＩは、チャネル応答の虚数部分ＣＲＩを受け取る。加算器構成要素Ａ１５からＡ２８は、加算器構成要素Ａ１からＡ１４に対応して、レジスタＲＩに、２つの関連する加算器ツリー回路が提供される。図２Ｂの回路２００の加算器ツリー回路の２つの出力は、出力ＢＤとして図示された実数部分に対応する値がレジスタＲＩの偶数位置に由来し、虚数出力ｊＢＣに対応する値がレジスタＲＩの奇数位置の最終的な和であるという点で、図２Ａで回路１００について示したものの反対である。奇数および偶数のレジスタ位置に関する実数出力および虚数出力の構成を、完全に逆転することができ、同一の結果を得ることができる。具体的に言うと、図２Ａおよび２ＢでレジスタＲＲとＲＩを入れ替えると、出力ＡＣおよびｊＢＣが、偶数レジスタ位置から導出され、出力ＢＤおよびｊＡＤが、奇数レジスタ位置から導出される。
【００２２】
図２Ａおよび２Ｂのレジスタは、それぞれ１６個の位置を有するものとして表されているが、本発明によるチャネル応答値の畳み込みは、一般に、２Ｎ個のレジスタ位置と、偶数レジスタ位置および奇数レジスタ位置に対する加算を実行するようにすべて構成されたより多数またはより少数の加算器の組み合わせを使用して達成することができる。
【００２３】
回路１００および２００の４つの出力値ＡＣ、ＢＤ、ｊＡＤ、およびｊＢＣは、式１に示されているように、乗算演算の実数部分および虚数部分を表す。
【００２４】
ＡＨ＝（Ａ＋ｊＢ）×（ｃ＋ｊＤ）          式１
【００２５】
ここで、Ａは、チャネル応答の実数部分であり、Ｂは、チャネル応答の虚数部分であり、Ｃは、チャネルコードＣＣのビットＣ１、Ｃ３、Ｃ５、Ｃ７、Ｃ９、Ｃ１１、Ｃ１３、およびＣ１５に対応し、Ｄは、チャネルコードのビットＣ０、Ｃ２、Ｃ４、Ｃ６、Ｃ８、Ｃ１０、Ｃ１２、およびＣ１４に対応する。各チャネルコードビットは、純粋に実数または純粋に虚数のいずれかの値を表す。したがって、加算器ツリー回路を、レジスタＲＲおよびＲＩの奇数位置のすべてまたは偶数位置のすべてのいずれかに配線することができる。本発明に従って、チャネルコードビットが実数または虚数のいずれであるかを判定する加算器ツリーによって、かなりの度合までハードウェアスペースを消費する乗算器の必要がなくなる。
【００２６】
図３からわかるように、追加回路を設けて、回路１００および２００の加算器ツリーの出力を組み合わせて、システム伝送係数行列複素共役転置行列ＡＨを構成するのに使用される実数出力値および虚数出力値に対応する係数値を作る。減算器Ｓ１が、回路１００の出力ＡＣおよび回路２００の出力Ｂ０に関連付けられて、処理された実数チャネル応答信号の実数部分から虚数チャネル応答信号の実数部分を引く。加算器Ａ２９は、回路２００の出力ｊＢＣおよび回路１００のｊＡＤに関連付けられて、処理された虚数チャネル応答信号の虚数部分と実数チャネル応答信号の虚数部分を加算する。加算器Ａ２９によって作られた和は、虚数出力用の２の補数デバイスＴＣ３を通り、これによって、Ａ行列の複素共役が作られる。本発明の代替実施形態では、デバイスＴＣ３が省略され、これによって、図２Ａ、２Ｂ、および３の回路によってＡ行列を作れるようになり、このＡ行列は、ＣＤＭＡ信号の処理にも有用である可能性がある。
【００２７】
チャネルコードＣＣが、式２によって示される、１６ビット長のスクランブリングコードＳと修正された１６ビットの拡散符号ＳＣＭの排他的論理和（ＸＯＲ）演算によって作られる１６ビット長２進数であることが好ましい。
【００２８】
ＣＣ＝Ｓ  ＸＯＲ  ＳＣＭ      式２
【００２９】
１６ビットＳＣＭを作るために、拡散符号ＳＣは、１６ビット値が作られるまで拡散符号ＳＣの最初のＳＦ桁を繰り返すことによって修正され、ＳＦは、拡散係数値である。たとえば、拡散係数ＳＦ  ８と拡散符号ＳＣ＝００１１  １１１１  ００００  １０１０の場合に、修正拡散符号ＳＣＭ＝００１１  １１１１  ００１１  １１１１すなわち、ＳＣの最初の８ビットが２回繰り返される。この形でチャネルコードを構成することによって、チャネル応答ＣＲ値、拡散符号ＳＣ、およびスクランブリングコードＳの畳み込みに必要な手段がもたらされる。チャネルコードＣＣは、畳み込み処理中に固定されたままになる。というのは、拡散係数ＳＦおよびスクランブリングコードＳが、処理される特定のＵＥ／基地局通信信号について設定されるからである。演算のすべて（すなわちスクランブリングコードと拡散符号の組み合わせ）を、個々の処理ステージで実行するのではなく、１回で組み合わせることによって、乗算器が除去される。必要な加算器の数も、開示される設計によって最適化される。
【００３０】
１６ビットチャネルコードＣＣは、加算器に入力される値が、加算の前にネゲートされるか同一のままになるかを決定するために、図２Ａの第１レベル加算器構成要素Ａ１からＡ８および図２Ｂの加算器構成要素Ａ１５からＡ２２への制御信号として継続的に存在する。上で注記したように、各加算器は、その加算器に入力される、登録された位置に相関するチャネルコードビットによって制御される。たとえば、加算器Ａ１は、チャネルコードビットＣＣ１およびＣＣ３によって制御され、これは、図２Ａに示されたレジスタＲＲの位置Ｃ１およびＣ３に対応する。
【００３１】
さらに、回路１００および２００ならびに加算器ツリー回路の動作は、拡散係数ＳＦによって制御される。１６位置レジスタが使用される好ましい実施形態では、拡散係数に関する可能な値は、１、２、４、８、または１６である。回路１００および２００のそれぞれによって実行されるチャネル応答ＣＲの各組の完全な処理サイクルの数は、関係１６／ＳＦに基づく。たとえば、拡散係数ＳＦ＝１６について、処理回路１００および２００は、ＣＲ値の組を処理するのに１サイクルで動作し、ＳＦ＝４について、ＣＲ値は４回（１６／４）処理される。
【００３２】
レジスタは、当初は、すべての位置に０の値を有する。サイクル処理が開始されたならば、第１ＣＲ値が、まず位置Ｃ０に入力され、各位置Ｃｉ（値＝０）の内容が、１位置だけ右にシフトされる。レジスタＲＲの位置Ｃ０が、実数成分を受け取り、レジスタＲＩの位置Ｃ０が、虚数成分を受け取る。上で説明したレジスタ値および選択的に制御される加算器ツリーに基づいて、複素係数値が計算され、図３の組み合わせ回路から出力される。レジスタ位置の値が、もう一度シフトされ、その結果、ｉ＞１のレジスタ位置Ｃｉが、レジスタ位置Ｃｉ−１から値を受け取り、次のＣＲ値が、それぞれレジスタＲＲおよびＲＩの位置Ｃ０に入力される。ＣＲ値の組全体が位置Ｃ０〜Ｃ１５に順次入力されるまで、このサイクルの持続に関して処理が繰り返される。組のすべてのＣＲ値が入力された時に、処理が継続され、最後のＣＲ値が位置Ｃ１５からシフトアウトされるまで、０の値が、位置Ｃ０および各後続位置に入力される。したがって、Ｎ個の値のＣＲの組について、各動作サイクル中に、Ｎ＋１５個の出力値がある。一般に、システムが、Ｘ個のレジスタ位置を有するように構成される場合に、動作サイクルによって、Ｎ個の値の組から、Ｎ＋（Ｘ−１）個の出力値が作られる。
【００３３】
各処理サイクルでの加算器ツリー回路へのアクティブ入力の数は、１６／ＳＦと等しい。ＣＲ値が複数回処理される、すなわちＳＦ≠１６の時に、各サイクルに入力の異なる組がアクティブになる。拡散係数ＳＦ＝８の場合に、第１動作サイクルは、チャネルコードＣＣ０からＣＣ７の最初の８ビットによって制御される。したがって、図２Ａの加算器構成要素Ａ１、Ａ２、Ａ５、およびＡ６ならびに図２Ｂの加算器構成要素Ａ１５、Ａ１６、Ａ１９、およびＡ２０の入力が、アクティブであって、位置Ｃ０からＣ７から値を受け取る。この第１動作中に、すべての残りの入力が、０の値を受け取っているかのように動作する。
【００３４】
第２サイクル中に、加算器構成要素Ａ３、Ａ４、Ａ７、Ａ８、およびＡ１７、Ａ１８、Ａ２１、Ａ２２の入力が、アクティブであって、レジスタＲＲおよびＲＩからデータを受け取り、他の加算器ツリー入力は、非アクティブ化される。拡散係数ＳＦ＝２について、アクティブ入力は、第１サイクルにレジスタ位置Ｃ０、Ｃ１から、第２サイクルにＣ２、Ｃ３から、以下同様に、最後の第８サイクルにＣ１４、Ｃ１５からであることが好ましい。図２Ａおよび２Ｂのコンバータ１０１によって、レジスタＲＲおよびＲＩからの加算器構成要素入力のアクティブ化をそれ相応に制御するために、拡散係数ＳＦに応答してイネーブル信号Ｅが作られる。
【００３５】
図５に、次元Ｈ×Ｗを有するシステム伝送係数行列ＡＨのブロックタプレット（ｂｌｏｃｋ−ｔｕｐｌｅｔ）構造を示すが、ここで、Ｈ＝１６は、通信システムの可能なベクトルの好ましい最大個数に基づく。この行列の１６行を満たすために、チャネル応答シーケンスの１６個の動作サイクルが実行され、各動作サイクルは、ＡＨ行列のベクトルの１行の値を判定するためにチャネルコードによって制御される。Ｎ＝５７であるＮ個の一連の値について、各行列行に、Ｗ＝７２個の値が含まれ、最後のＮ個の値が最後のレジスタ位置を通過するまでに、一連の値が処理される。Ｎ、Ｗ、およびＨは、特定の通信システムに応じて変更することができる。
【００３６】
３ＧＰＰでは、標準リソースユニット（ｒｅｓｏｕｒｃｅ  ｕｎｉｔ）（ＲＵ）が、拡散係数ＳＦによって定義される。拡散係数ＳＦによって、特定のＲＵのチップごとビット数またはビットレートが表される。その結果、拡散係数ＳＦ＝８を有するＲＵは、拡散係数ＳＦ＝１６を有するＲＵの２倍のビットレートを有する。したがって、図５の行７および８に示されているように、行列ＡＨの１行が、１６と等しい拡散係数のＲＵごとに使用される。というのは、レジスタＲＲおよびＲＩを介してセットされるチャネル応答値の１つの処理サイクルだけが必要になるからである。８と等しい拡散係数を有するＲＵは、２つの処理サイクルを必要とし、したがって、この行列の２行を占める。４と等しい拡散係数を有するＲＵは、チャネル応答の４パスのために、行列の４行を占める。同様に、２と等しい拡散係数を有するＲＵは、８つの行を満たし、１と等しい拡散係数を有するＲＵは、１６行全体を満たす。このシステムは、１５行が満たされる場合に、最後の動作が、１６と等しい拡散係数を有するＲＵについて実行されるように設計されている。そうでなければ、他の拡散係数を１つの行列の行に収めることができないので、行列の最後の行が０で満たされる。同様に、他のすべての組み合わせについて、残りの行が占められるので、このシステムは、適当な拡散係数に従って対処する。
【００３７】
図５からわかるように、拡散係数１６について、行列の行全体が、畳み込み結果の計算された係数値で満たされる。他のすべての拡散係数について、加算器ツリー入力を制御するイネーブル信号Ｅ（処理中に選択された０値入力を強制する）に起因して、行列の行の一端または両端の連続する０のブロックが作られる。たとえば、拡散係数ＳＦ＝８では、行１の最後の８つの値が、０である。というのは、第１動作サイクルの最後の８サイクル中に、レジスタの最初の８位置に関連する入力だけがアクティブであり、これに０の値が含まれるからである。同様に、行列の行２の最初の８つの値（第２処理サイクル結果に関連する）は、０である。というのは、第２パスの最初の８つの処理反復中に、位置Ｃ０からＣ７に関連する加算器ツリー入力が、非アクティブであり、位置Ｃ８からＣ１５が、０の値を有するからである。
【００３８】
図６に、拡散係数ＳＦ＝１の加算器構成要素に対するイネーブル信号Ｅの効果を示す。チャネル応答の第１パス中に、位置Ｃ１からＣ１５までの加算器ツリー入力が、イネーブル信号Ｅによって制御されて、非アクティブであるので、位置Ｃ０からの入力だけが加算器構成要素Ａ５およびＡ１９によって処理される。第２パス中に、レジスタ位置Ｃ１からの入力によって、単独の入力が加算器ツリーに供給され、以下、第１６サイクルまで同様であり、第１６サイクルでは、レジスタ位置Ｃ１５だけが、加算器へのイネーブルされた入力を供給する。
【００３９】
本発明を、部分的にある特定の実施形態への詳細な参照を行うことによって説明したが、そのような詳細は、制限的ではなく教育的であることを意図されたものである。本明細書の教示で開示される本発明の趣旨および範囲から逸脱せずに、構造および動作の態様において多数の変形を作ることができることを、当業者は諒解するであろう。
【図面の簡単な説明】
【００４０】
【図１】本発明が動作する複数チップのミッドアンブルを含むタイムスロット構造を示す図である。
【図２Ａ】チャネル応答の実数部分の畳み込みの装置を示す図である。
【図２Ｂ】チャネル応答の虚数部分の畳み込みの装置を示す図である。
【図３】システム伝送係数行列を構成するのに使用される実数出力および虚数出力を作るための図２Ａおよび図２Ｂの装置の出力を加算する装置を示す図である。
【図４】図２Ａおよび図２Ｂの加算器ツリー入力の好ましい回路を示す図である。
【図５】システム伝送行列複素共役転置行列ＡＨの次元を示す図である。
【図６】１の拡散係数に関するシステム伝送行列複素共役転置行列ＡＨの次元を示す図である。
【図１】
2005514854.tif 000005
【図２Ａ】
2005514854.tif 000006
【図２Ｂ】
2005514854.tif 000007
【図３】
2005514854.tif 000008
【図４】
2005514854.tif 000009
【図５】
2005514854.tif 000010
【図６】
2005514854.tif 000011
【手続補正書】
【提出日】平成16年8月5日(2004.8.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
前記実数成分コンバイナ回路は、前記実数成分レジスタＲＲに結合された前記実数成分加算器回路ＲＡＲの前記出力の値を、前記虚数成分レジスタＲＩに結合された前記実数成分加算器回路ＲＡＩの前記出力の値から減算して、前記組み合わされた実数成分値を生成する減算器を含み、
前記虚数成分コンバイナ回路は、
前記実数成分レジスタＲＲに結合された前記虚数成分加算器回路ＩＡＲの前記出力の値を、前記虚数成分レジスタＲＩに結合された前記虚数成分加算器回路ＩＡＩの前記出力の値と加算して和値を生成する加算器と、
前記加算器に結合され、前記和の値を受け取り、前記組み合わされた虚数成分値としてその２の補数を生成する２の補数回路と
を含む
ことを特徴とする請求項５に記載の装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
前記実数成分コンバイナ回路は、前記実数成分レジスタＲＲに結合された前記実数成分加算器回路ＲＡＲの前記出力の値を、前記虚数成分レジスタＲＩに結合された前記実数成分加算器回路ＲＡＩの前記出力の値から減算して、前記組み合わされた実数成分値を生成する減算器を含み、
前記虚数成分コンバイナ回路は、
前記実数成分レジスタＲＲに結合された前記虚数成分加算器回路ＩＡＲの前記出力の値を、前記虚数成分レジスタＲＩに結合された前記虚数成分加算器回路ＩＡＩの前記出力の値と加算して、和値を生成する加算器と、
前記加算器に結合され、前記和の値を受け取り、前記組み合わされた虚数成分値としてその２の補数を生成する２の補数回路と
を含む
ことを特徴とする請求項８に記載の装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図３からわかるように、追加回路を設けて、回路１００および２００の加算器ツリーの出力を組み合わせて、システム伝送係数行列複素共役転置行列ＡＨを構成するのに使用される実数出力値および虚数出力値に対応する係数値を作る。減算器Ｓ１が、回路１００の出力ＡＣおよび回路２００の出力ＢＤに関連付けられて、処理された実数チャネル応答信号の実数部分から虚数チャネル応答信号の実数部分を引く。加算器Ａ２９は、回路２００の出力ｊＢＣおよび回路１００のｊＡＤに関連付けられて、処理された虚数チャネル応答信号の虚数部分と実数チャネル応答信号の虚数部分を加算する。加算器Ａ２９によって作られた和は、虚数出力用の２の補数デバイスＴＣ３を通り、これによって、Ａ行列の複素共役が作られる。本発明の代替実施形態では、デバイスＴＣ３が省略され、これによって、図２Ａ、２Ｂ、および３の回路によってＡ行列を作れるようになり、このＡ行列は、ＣＤＭＡ信号の処理にも有用である可能性がある。
【国際調査報告】
2005514854.tif 000012
2005514854.tif 000013