(57)【要約】  送受信装置は、受信機部と送信機部とを含む。受信機部は、クロック回路、シリアル−パラレルモジュール、および補償部を含む。送信機部は、クロック回路、パラレル−シリアルモジュール、および補償部を含む。受信機部および送信機部内の補償部は、クロック回路、シリアル−パラレルモジュール、およびパラレル−シリアルモジュール内における集積回路（ＩＣ）の処理限界および／または集積回路（ＩＣ）の製造限界を補償する。これらの限界は、補償されなければ、送受信装置がデータを伝送することのできる速度を制限してしまうであろう。
2005516460.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの高周波クロックを生成するように作動可能な態様で結合されたクロック回路と、
前記少なくとも１つの高周波クロックに対応する速度で、シリアルデータとパラレルデータとの間の変換を行なうように作動可能な態様で結合されたコンバータモジュールと、
前記クロック回路および前記コンバータモジュールの少なくとも１つにおける集積回路の動作限界および集積回路の製造限界の少なくとも１つを少なくとも部分的に補償するように作動することのできる補償部とを備える、高速通信システム。
【請求項２】
前記コンバータモジュールは、前記少なくとも１つの高周波クロックに対応する速度で外部からのシリアルデータを外部からのパラレルデータに変換するように作動可能な態様で結合されたシリアル−パラレルモジュールである、請求項１に記載の高速通信システム。
【請求項３】
前記シリアル−パラレルモジュールおよび前記補償部は、
前記外部からのシリアルデータを受取って増幅し、受取られた外部からのシリアルデータを生成するように作動可能な態様で結合されたアナログフロントエンドと、
前記受取られた外部からのシリアルデータを偶のシリアルデータおよび奇のシリアルデータに分割するように作動可能な態様で結合された奇／偶スプリッタと、
前記偶のシリアルデータを偶のパラレルデータに変換するように作動可能な態様で結合された偶のシリアル−パラレルコンバータと、
前記奇のシリアルデータを奇のパラレルデータに変換するように作動可能な態様で結合された奇のシリアル−パラレルコンバータと、
前記偶のパラレルデータおよび前記奇のパラレルデータを前記外部からのパラレルデータとして出力するように作動可能な態様で結合された出力インターフェイスとをさらに含む、請求項２に記載の高速通信システム。
【請求項４】
前記クロック回路および前記補償部は、
前記外部からのシリアルデータと、前記少なくとも１つの高周波クロックを表わす精密なフィードバッククロックとの位相差に基づいて精密な差動信号を生成するように作動可能な態様で結合された精密な位相検出器と、
前記精密な差動信号を表わす電圧を生成するように作動可能な態様で結合された精密なチャージポンプと、
基準クロックと、前記少なくとも１つの高周波クロックを表わす粗雑なフィードバッククロックとの差に基づいて粗雑な差動信号を生成するように作動可能な態様で結合された粗雑な位相および周波数検出器と、
前記粗雑な差動信号を表わす電圧を生成するように作動可能な態様で結合された粗雑なチャージポンプと、
前記粗雑な差動信号の電圧表現と、前記精密な差動信号の電圧表現とをフィルタ処理して、フィルタ処理された差動表現を生成するように作動可能な態様で結合されたフィルタと、
前記フィルタ処理された差動表現に基づいて発振を生成するように作動可能な態様で結合された電圧制御発振器と、
前記発振を増幅およびフィルタ処理して前記少なくとも１つの高周波クロックを生成するように作動可能な態様で結合された後置ＰＬＬフィルタと、
前記少なくとも１つの高周波クロックから粗雑なフィードバッククロックを生成するように作動可能な態様で結合された粗雑な分周器とをさらに含む、請求項２に記載の高速通信システム。
【請求項５】
前記クロック回路および前記補償部は、前記少なくとも１つの高周波クロックの差動表現のデューティサイクル歪みを補償するように作動可能な態様で結合されたデューティサイクル歪み補正モジュールをさらに含む、請求項１に記載の高速通信システム。
【請求項６】
前記コンバータモジュールは、前記少なくとも１つの高周波クロックに対応する速度で外部へのパラレルデータを外部へのシリアルデータに変換するように作動可能な態様で結合されたパラレル−シリアルモジュールである、請求項１に記載の高速通信システム。
【請求項７】
前記パラレル−シリアルモジュールおよび前記補償部は、
前記外部へのパラレルデータを受取るように作動可能な態様で結合されたインターフェイスと、
前記外部へのパラレルデータの偶の部分を外部への偶のシリアルデータに変換するように作動可能な態様で結合された偶のパラレル−シリアルコンバータと、
前記外部へのパラレルデータの奇の部分を外部への奇のシリアルデータに変換するように作動可能な態様で結合された奇のパラレル−シリアルコンバータと、
前記外部への偶のシリアルデータおよび前記外部への奇のシリアルデータを合成して、合成されたシリアルデータにするように作動可能な態様で結合された合成器と、
前記合成されたシリアルデータから前記外部へのシリアルデータを生成するように作動可能な態様で結合されたドライバとをさらに含む、請求項６に記載の高速通信システム。
【請求項８】
前記クロック回路および前記補償部は、
前記少なくとも１つの高周波クロックを表わすフィードバッククロックと基準クロックとの差に基づいて差動信号を生成するように作動可能な態様で結合された位相および周波数検出器と、
前記差動信号を表わす電圧を生成するように作動可能な態様で結合されたチャージポンプと、
前記差動信号の電圧表現をフィルタ処理して、フィルタ処理された差動表現を生成するように作動可能な態様で結合されたフィルタと、
前記フィルタ処理された差動表現に基づいて発振を生成するように作動可能な態様で結合された電圧制御発振器と、
前記発振を増幅およびフィルタ処理して前記少なくとも１つの高周波クロックを生成するように作動可能な態様で結合された後置ＰＬＬフィルタと、
前記少なくとも１つの高周波クロックからフィードバッククロックを生成するように作動可能な態様で結合された分周器とをさらに含む、請求項６に記載の高速通信システム。
【請求項９】
前記クロック回路および前記補償部は、
前記フィルタ処理された差動表現を変更することにより、ＤＣオフセット補償を提供するように作動可能な態様で結合されたオフセットモジュールと、
前記少なくとも１つの高周波クロックの位相誤差を補正するように作動可能な態様で結合された位相誤差補正回路とをさらに含む、請求項８に高速通信システム。
【請求項１０】
前記クロック回路は、少なくとも１つの高周波受信機クロックを生成するように作動可能な態様で結合された受信機クロック回路であり、
前記コンバータモジュールは、前記少なくとも１つの高周波受信機クロックに対応する速度で外部からのシリアルデータを外部からのパラレルデータに変換するように作動可能な態様で結合されたシリアル−パラレルモジュールであり、
前記補償部は、前記受信機クロック回路および前記シリアル−パラレルモジュールの少なくとも１つにおける集積回路の動作限界および集積回路の製造限界の少なくとも１つを少なくとも部分的に補償するように作動することのできる受信機補償部であり、前記高速通信システムは、
少なくとも１つの高周波送信機クロックを生成するように作動可能な態様で結合された送信機クロック回路と、
前記少なくとも１つの高周波送信機クロックに対応する速度で外部へのパラレルデータを外部へのシリアルデータに変換するように作動可能な態様で結合されたパラレル−シリアルモジュールと、
前記送信機クロック回路および前記パラレル−シリアルモジュールの少なくとも１つにおける集積回路の動作限界および集積回路の製造限界の少なくとも１つを少なくとも部分的に補償するように作動することのできる送信機補償部とをさらに備える、請求項１に記載の高速通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の技術分野
この発明は、一般に通信システムに関し、より特定的に、この通信システム内で使用される高速送受信装置に関する。
【背景技術】
【０００２】
発明の背景
通信システムは、複数のエンドユーザ機器間で大量のデータを伝送することが公知であり、これらのエンドユーザ機器には、たとえば電話、ファクシミリ機、コンピュータ、テレビ受像機、セルラー式電話、個人用携帯型情報端末等が含まれる。また公知であるように、このような通信システムは、構内通信網（ＬＡＮ）および／または広域通信網（ＷＡＮ）であることが考えられ、これらの通信網は、独立型の通信システムであるか、または、公衆交換電話網、公衆交換データ網、統合サービスデジタル網、インターネット（Internet）等の一部として他の構内通信網および／または広域通信網に相互接続される。さらに公知であるように、通信システムは、データの伝送を容易にするための複数のシステム設備を含む。これらのシステム設備には、ルータ、スイッチ、ブリッジ、ゲートウェイ、プロトコルコンバータ、フレームリレー、構内交換機等が含まれるがこれらに限定されない。
【０００３】
通信システム内におけるデータの伝送は、データ搬送の整合性と、データ搬送に対するアクセスの公平性とを確保する１つ以上の標準規格によって管理される。たとえば、さまざまなイーサネット（登録商標）標準規格が存在し、これらの標準規格は、秒速１０メガビット、秒速１００メガビット、秒速１ギガビット、およびそれを超えるデータレートで通信システム内のシリアル送信を管理する。このような標準規格に従い、通信システムの多くのシステム構成要素およびエンドユーザ機器は、シリアルな送信経路経由でデータを伝送する。しかしながら、システム構成要素およびエンドユーザ機器は、内部ではパラレルな態様でデータを処理する。したがって、システム構成要素およびエンドユーザ機器の各々は、少なくとも１つの高速送受信装置を含み、この送受信装置は、高速シリアル−パラレル受信機および高速パラレル−シリアル送信機を含む。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
データのスループットに対する要求が高まるにつれて、高速送受信装置に対する要求も高まっている。スループットを高める要求により、現在の集積回路製造プロセスの中には動作限界にまで押しやられるものもあり、集積回路の処理限界（装置の寄生、トレースのサイズ、伝播遅延、装置のサイズ等）およびＩＣの製造限界（ＩＣの配置、パッケージングの周波数応答、ボンディングワイヤの周波数応答等）により、高速送受信装置が作動し得る速度、ジッタ性能、および／または雑音性能が制限される。このような制限により、送受信装置の設計者は代替的な実現例を見出すように強いられる。たとえば、設計者の中には、より高速でデータを送信するために、並列に結合された多数のシリアル経路の使用を選択するものがある。たとえば、秒速１０ギガビットの経路を得るために、秒速３．１２５ギガビットの４つの送受信装置がともに結合されて、秒速１０ギガビットの送受信装置として機能する。この結合により、秒速３．１２５ギガビットの各経路は、他の経路に対して既知のかつ制御された関係を保って作動することを求められ、送受信されたデータが正確に送信された後に再構築され得るようにする。したがって、この結合を達成するためにさらに別の回路が必要となり、この結合されたデータを伝送するためにさらに別のバ
スが必要となる。公知であるように、各バスは、バスの送信線の影響を緩和するために別個のドライバを必要とするため、さらに別の各バスがさらに別のドライバを必要として消費電力が増大する。
【０００５】
代替的な別の高速送受信装置の実現例は、１つのバス上で多レベル符号化を用いることである。公知であるように、多レベル符号化は、さまざまな電圧レベルを用いて現時点で送信されているデータの値を示す。たとえば、４つの異なる電圧レベルを用いて２ビットのデータを表わすことができる。送信の精度を得るために、各電圧レベル間の差は、それらが受電端において容易に識別されるほど十分に有意なものであるべきである。集積回路の製造プロセスの改良に伴って集積回路の供給電圧が低下しているため、このことは一層難しくなっている。たとえば、０．１０ミクロンのＣＭＯＳ技術により、集積回路は約１ボルトの供給電圧から給電され得る。
【０００６】
送受信装置に対するさらに別の代替例は、一層の高速度を本質的に提供する集積回路技術を用いることである。たとえば、ＣＭＯＳプロセスからシリコンゲルマニウムまたは砒化ガリウムのプロセスに切り換えることにより、集積回路の送受信装置は一層高速で作動可能となるが、それは実質的に製造コストが増大した状態でのことである。現在、通信システムを含む市販レベルの適用例のほとんどにとって、このような代替的な集積回路製造プロセスは、広範囲に使用されるにはコストが法外に高い。
【０００７】
したがって、ＩＣ製造プロセスの動作限界を押上げる速度で作動し、所望のジッタ性能の要件および雑音要件を満たし、所望の速度を得るために多数の送受信装置を結合する必要なくこれらのことを行ない、所定のＩＣ製造プロセスに対してこれらのことを行なう高速送受信装置が必要とされる。
【発明を実施するための最良の形態】
【０００８】
好ましい実施例の詳細な説明
一般に、この発明は、受信機部と送信機部とを含む送受信装置を提供する。受信機部は、クロック回路、シリアル−パラレルモジュール、および補償部を含む。送信機部は、クロック回路、パラレル−シリアルモジュール、および補償部を含む。受信機部および送信機部内の補償部は、クロック回路、シリアル−パラレルモジュール、およびパラレル−シリアルモジュール内における集積回路（ＩＣ）の処理限界および／または集積回路の製造限界を補償する。この補償部がなければ、これらの限界は、送受信装置がデータを伝送することのできる速度を制限してしまうであろう。ＩＣの処理限界およびＩＣの製造限界を補償することにより、所定の集積回路技術を用いて製造された送受信装置は、この所定のＩＣ技術に対する実際の動作限界を押上げる速度で作動することができる。したがって、結合、多レベル符号化、および／または異なるＩＣ製造プロセスへの切換を回避することができ、しかも所望の動作速度、所望のジッタ性能、および／または所望の雑音性能を得ることができる。
【０００９】
この発明は、図１〜図１３を参照してより十分に説明することができる。図１は、受信機部１２と送信機部１４とを含む送受信装置１０の概略ブロック図を示す。受信機部１２は、受信機クロック回路１６、シリアル−パラレルモジュール１８、および受信機補償部２０を含む。受信機補償部２０は、クロック回路１６の一部であり得るか、シリアル−パラレルモジュール１８の一部であり得るか、および／または別個の構成要素および／またはモジュールであり得る。送信機部１４は、送信機クロック回路２８、パラレル−シリアルモジュール３０、および送信機補償部３２を含む。送信機補償部３２は、クロック回路２８の一部であり得るか、パラレル−シリアルモジュール３０の一部であり得るか、および／または別個の構成要素および／またはモジュールであり得る。
【００１０】
受信機補償部２０および送信機補償部３２はともに、集積回路（ＩＣ）の動作限界および／またはＩＣの製造限界を補償する。このような集積回路の動作限界には、デバイスの速度、デバイスのサイズ、デバイスの寄生、メタルトラックのサイズ等が含まれるがこれらに限定されない。ＩＣの製造限界には、集積回路の配置、パッケージングの周波数応答、ボンディングワイヤの周波数応答、ＩＣパッドの周波数応答、構成要素の公差の変動等が含まれるがこれらに限定されない。このようなＩＣの動作限界および／またはＩＣの製造限界は、補償部がなければ、受信機部１２および／または送信機部１４のデータのスループットに少なくとも何らかの程度の悪影響を及ぼすであろう。
【００１１】
作動時に、受信機部１２はシリアル−パラレルモジュール１８を介して外部からのシリアルデータ２２を受取るように作動可能な態様で結合される。シリアル−パラレルモジュール１８は、図２および図３を参照してより詳細に論じるが、高周波受信機クロック２６に基づいて外部からのシリアルデータ２２を外部からのパラレルデータ２４に変換する。受信機クロック回路１６は、図５を参照してより詳細に論じるが、高周波受信機クロック２６を生成する。受信機クロック回路１６内にあるか、および／または受信機クロック回路１６に関連付けられた受信機補償部２０により、クロック回路１６は、従来の回路設計を用いてこれまで得られなかった速度で高周波受信機クロック２６を生成することができる。たとえば、送受信装置１０がＣＭＯＳ集積回路プロセスおよび従来の回路設計を用いて実現された場合、送受信装置の速度は、ＩＣの限界によって秒速３．１２５ギガビット付近でピークに達する。補償部２０を含むことにより、受信機クロック回路１０は少なくとも秒速１２．５ギガビットのクロックを生成することができる。同様に、シリアル−パラレルモジュール１８内の補償部２０により、シリアル−パラレルモジュール１８は、外部からのシリアルデータ２２を秒速１２．５ギガビットで処理することができる。
【００１２】
当業者が認識するように、異なる集積回路技術、たとえば砒化ガリウムまたはシリコンゲルマニウムを用いて製造された送受信装置は、その実際の動作限界まで結果的に押上げられる。したがって、この明細書で開示されるように同様の態様で補償部を組込むことにより、このようなＩＣ技術を用いて実現される送受信装置の動作は、実際の動作限界にまで押上げられ得る。
【００１３】
パラレル−シリアルモジュール３０は、外部へのパラレルデータ３４を受取るように作動可能な態様で結合され、高周波送信機クロック３８に基づいて外部へのシリアルデータ３６を生成する。送信機クロック回路２８は高周波送信機クロック３８を生成する。受信機部内の補償部と同様に、送信機部１４内の補償部３２により、クロック回路２８およびパラレル−シリアルモジュール３０は、従来の回路の実現例を用いることによるＩＣの動作限界および／またはＩＣの製造限界によってこれまで得られなかった速度で作動することができる。したがって、ＣＭＯＳ集積回路プロセスに関し、送信機クロック回路２８は、秒速１２．５ギガビットの動作用に６．１２５ギガヘルツで作動する高周波クロック３８を生成することができる。したがって、パラレル−シリアルモジュールは、秒速１２．５ギガビットで外部へのシリアルデータ３６を生成することができる。
【００１４】
図２は、補償部２０を有するシリアル−パラレルモジュール１８の概略ブロック図を示す。補償部２０を有するモジュール１８は、アナログフロントエンド４０、奇−偶スプリッタ４２、偶のシリアル−パラレルコンバータ４４、奇のシリアル−パラレルコンバータ４６、任意の先入れ先出しメモリ４８、および外部へのインターフェイス５０を含む。アナログフロントエンド４０は、インターフェイス５２、インダクタンス増幅器５４、およびフィードフォワードのブーストモジュール５６を含む。インダクタンス増幅器５４はフィードフォワードのブーストモジュール５６と組合さって、集積回路の動作限界および／または集積回路の製造限界の少なくともいくつかを補償する。フィードフォワードのブーストモジュール５６はインダクタンス増幅器５４とともに、従来の増幅器と比較して大き
な帯域幅に対処することができる。一実施例において、フィードフォワードのブースト回路は、１ＧＨｚより大きな周波数においてインダクタンス増幅器の利得を容認可能なレベルまで適切に増大させる。たとえば、フィードフォワードのブースト回路はインダクタンス増幅器の利得を増大させて、１０ギガビット／秒（Ｇｂ／ｓｅｃ）での動作を可能にする。
【００１５】
一実施例において、フィードフォワードのブーストモジュール５６は、第１の差動入力信号を受取るように結合された第１のブーストトランジスタ、第２の差動入力信号を受取るように結合された第２のブーストトランジスタ、ならびに第１および第２のブーストトランジスタの両方のソースに結合されたブースト電流源を含む。第１および第２のブーストトランジスタのドレインは、インダクタンス増幅器回路の第１および第２の中間出力ノードにそれぞれ結合される。一実施例において、第１および第２の中間出力ノードは、インダクタンス増幅器の負荷抵抗器の端部に一致する。
【００１６】
フィードフォワードのブーストモジュール５６によって挿入されたＡＣ電流により、インダクタンス増幅器５４は、ＤＣ（０Ｈｚ）から、インダクタンス増幅器５４とフィードフォワードのブーストモジュール５６とによって形成されるＬＣタンク回路全体の共振周波数まで、相対的に一定の利得を示す。フィードフォワードのブーストモジュール５６が生成した信号は、インダクタンス増幅器回路５４が生成した信号に効果的に加えられる。その結果、フィードフォワードのブーストモジュール５６の周波数応答は、インダクタンス増幅器回路５４の周波数応答に（何らかのスケール因子とともに）効果的に加えられる。したがって、フィードフォワードのブーストモジュール５６は、インダクタンス増幅器５４が容認可能な利得を示す周波数の範囲を拡大する。さらに、第１および第２のブーストトランジスタならびにブーストＡＣ電流源のサイズ決定を制御することにより、共振周波数における利得の振幅を制御することができる。有利にも、これらの結果を得るために負性抵抗の概念を用いる必要はない。
【００１７】
作動時に、アナログフロントエンド４０は、外部からのシリアルデータ２２を受取り、増幅し、等化してから、このデータを奇／偶スプリッタ４２に与える。奇／偶スプリッタ４２は、図５を参照してより詳細に説明するシリアル差動クロックに基づき、偶のシリアルデータストリーム６０と奇のシリアルデータストリーム６２とを生成する。奇および偶のデータストリームは、アナログフロンドエンドから受取った外部からのシリアルデータ２２のサンプリングに対応する。図３を参照すると、クロックおよびクロックバーは奇および偶のサンプリングを示す。外部からのシリアルデータ２２はクロックおよびクロックバーの奇および偶の間隔でサンプリングされる。したがって、偶のサンプルの各々について、奇／偶スプリッタ４２はクロックおよびクロックバーの速度の１／２の速度でシリアルデータストリーム６０を生成する。同様に、奇／偶スプリッタ４２は奇のサンプリング間隔に基づいて奇のシリアルデータストリーム６２を生成する。ここで、奇のシリアルデータストリームはクロックおよびクロックバーの速度の１／２の速度である。一実施例では、精密な位相検出器７４（図５）が奇／偶スプリッタ４２として機能する。
【００１８】
図２に戻ると、偶のシリアル−パラレルコンバータ４４は、偶のシリアルデータを受取って、それをパラレルデータに変換する。たとえば、偶のシリアル−パラレルコンバータ４４は、シリアルデータを８ビットのパラレルデータに変換することができる。偶のシリアル−パラレルコンバータ４４の機能性については、図４を参照してより詳細に論じる。
【００１９】
奇のシリアル−パラレルコンバータ４６は、シリアルなクロック速度において、奇のシリアルデータを奇のパラレルデータに変換する。たとえば、奇のシリアル−パラレルコンバータ４６は、シリアルデータを８ビットのパラレルデータに変換することができる。奇のシリアル−パラレルコンバータ４６の詳細については、同様に図４を参照して説明する
。
【００２０】
ＦＩＦＯ４８は、偶のパラレルデータおよび奇のパラレルデータを受取って、それらをパラレルな差動クロック速度で格納する。外部へのインターフェイス５０は、これらの奇および偶のパラレルデータを受取って外部からのパラレルデータ２４を生成し、送受信装置１０を含むデバイスの、要求を行なっている回路構成要素に送る。
【００２１】
図４は、偶のシリアル−パラレルコンバータ４４および奇のシリアル−パラレルコンバータ４６の概略ブロック図を示す。各コンバータは、高速かつ低パワーの複数の差動Ｄフリップフロップ６８を含む。この発明の一実施例に従ったフリップフロップ６８は、いくつかの組合せ論理を組込んだ差動入力段を有する。この実施例は、フリップフロップ６８が特定の回路構成において使用される際に、別個の組合せ論理回路の必要性を減じるか、またはなくすことによって速度性能を高める。この発明の別の実施例に従ったフリップフロップ６８は、差動入力段および差動出力段を含み、それらの各々が、その差動出力端子の全体に接続されたトランジスタを含む。これらのトランジスタは、論理レベルの表現間において差動出力端子を短絡させるためにクロックされ、それによって後の論理レベルを表わすのに必要とされる電圧変動の最大量を制限する。必要とされる最大の電圧変動量を減じることにより、フリップフロップ６８の差動出力で論理の遷移を生じるのに必要な最大時間量が短縮される。フリップフロップ６８が差動論理レベル間で遷移するのに必要な時間を短縮することは、速度性能の向上に直接結びつく。さらに、先行技術のフリップフロップと比べ、フリップフロップ６８は、有するトランジスタの数を一層少なくすることができ、それによって使用するダイの領域が少ない状態で実現され得る。また、これらの変化により、所定のレベルの速度性能に対して消費電力の著しい削減が生じる。Ｄフリップフロップ６８は、第１のＤフリップフロップが偶のシリアルデータ６０または奇のシリアルデータ６２を受取るようにマスタ／スレーブ構成を有する。第１のクロック間隔（すなわち、クロックの立上がり端に入力データ、立下がり端に出力データがある）において、第１のＤフリップフロップは出力ビットＤ7を生じる。次の奇／偶クロックサイクルにおいて、最も上のＤフリップフロップはＤ6を出力し、最も上のＤフリップフロップから２番目のフリップフロップがＤ7を出力する。したがって、示されるように偶のパラレルデータ６４または奇のパラレルデータ６６が得られるまで、８ビット（すなわちＤ7〜Ｄ0）が複数のＤフリップフロップを介して伝播する。このデータが一旦得られると、このデータはＦＩＦＯに読出されて、次の８ビットがシリアルなフォーマットからパラレルなフォーマットに変換される。
【００２２】
当業者が認識するように、Ｄフリップフロップは入力信号および出力信号の両方に対する差動信号のフォーマットを用いることができ、または、シングルエンド信号のフォーマットを用いることができる。
【００２３】
図５は、補償部２０を有する受信機クロック回路１６の概略ブロック図を示す。補償部２０を有するクロック回路１６は、２つの位相同期ループ（ＰＬＬ）、すなわち粗雑なＰＬＬと精密なＰＬＬとを含む。一般に、粗雑なＰＬＬは、クロック回路に対する所望の周波数を確立し、精密なＰＬＬは、周波数が一旦確立されてその周波数を入来するデータに合わせると、クロックの位相を調節する。入来するデータは、粗雑なＰＬＬによって生成された周波数に対応する周波数を有する。粗雑なＰＬＬは、クリスタル９０、粗雑な位相および周波数検出器７８、粗雑なチャージポンプ７９、フィルタ８０、電圧制御発振器８２、後置位相同期ループフィルタ８４、粗雑な分周器８６、およびデューティサイクル歪み補正モジュール８８を含む。精密なＰＬＬは、精密な位相検出器７４、精密なチャージポンプ７６、フィルタ８０、電圧制御発振器８２、後置位相同期ループフィルタ８４、およびデューティサイクル歪み補正モジュール８８を含む。クロック回路はやはりインダクタンス増幅器７０およびフィードフォワードのブーストモジュール７２を含み、入来する
シリアルデータを精密な位相検出器７４に与えることができる。
【００２４】
クロック回路に対する動作周波数を確立するために、クリスタル９０または他の何らかのクロック源は、粗雑な位相および周波数検出器７８に与えられる基準クロック９２を生成する。粗雑な位相および周波数検出器７８は、基準クロック９２とアナログクロック９４の分周表現との位相および周波数の差を求める。粗雑な分周器８６は、アナログクロック９４の分周表現を粗雑な位相および周波数検出器７８に与える。これらの信号の位相および周波数の関係に基づき、粗雑な位相および周波数検出器７８は粗雑な差動信号を生成する。粗雑なチャージポンプ７９は粗雑な差動信号を受取り、この信号の電圧表現を生成してそれをフィルタ８０に与える。
【００２５】
フィルタ８０は、粗雑な差動信号の電圧表現をフィルタ処理して、フィルタ処理された差動表現を生成する。電圧制御発振器８２は、フィルタ処理された信号を受取って少なくとも１つのクロック信号を生成する。電圧制御発振器８２はインダクタ−キャパシタ発振器を用いて出力発振を生成することができる。リング発振器に比べ、インダクタ−キャパシタ発振器を用いることによって電圧制御発振器の雑音レベルが下がり、それによってリング発振器を用いる従来のＶＣＯのＩＣ限界を補償する。
【００２６】
示されるように、電圧制御発振器８２は複数の出力クロックを生成することができ、これらの出力クロックは、クリティカルなアナログクロック９４、アナログクロック９６、およびデジタルクロック９８を含む。整合したクロック信号の複数の組により、ジッタを低減することができ、かつ、ジッタ耐性を高めることができる。たとえば、整合負荷を有する回路の一部に１組のクロック信号を結合することができる。これらの整合負荷は、回路の別の部分に結合された別の組のクロック信号よりも密に整合されている。整合負荷を有する部分を用いて、ジッタのより少ないデータ信号を生成することができ、または、より高度なジッタを有するデータ信号を処理することができ、それによって回路のジッタ性能全体を高めることができる。実際に、整合負荷を駆動するクロック信号は、整合されていない負荷から分離される。この分離により、回路は最終的に、より高度なジッタを有する信号を正確に処理することができる。
【００２７】
少なくともクリティカルなアナログクロック９４に対しては、後置位相同期ループフィルタ８４が含まれる。後置位相同期ループフィルタ８４は、電圧制御発振器８２が生成した発振をフィルタ処理および増幅してクリティカルなアナログクロック９４を生成し、補償をもたらす。後置ＰＬＬフィルタ８４は、位相同期ループのoverＱを増大させることによってＰＬＬ出力クロック信号のジッタを低減する。さらに、この発明の実施例の中には、ＰＬＬ出力クロック信号の振幅倍率を提供するものもある。
【００２８】
この発明の一実施例によると、後置ＰＬＬフィルタ８４は、相補的な入力信号および出力信号を用いるアクティブ帯域通過フィルタである。このアクティブ帯域通過フィルタは、さらに別のキャパシタを必要とする代わりに、出力クロック線上で固有のキャパシタンスを用いる。出力クロック線上で固有のキャパシタンスを用いることにより、アクティブ帯域通過フィルタは、所望のクロック周波数において振幅倍率を提供する。ＰＬＬ出力クロック信号は、２つの入力トランジスタの制御端子上で受取られる。Ｐ出力端子とＮ出力端子との間で直列に結合された１対のインダクタは、アクティブ帯域通過フィルタのインダクタンスを提供する。１対のクロス結合されたトランジスタは、負のＧｍを提供し、アクティブ帯域通過フィルタのＱファクタを増大させる。Ｐ出力端子とＮ出力端子との間に結合されたバラクタを用いて、アクティブ帯域通過フィルタと所望のクロック周波数とを同調させることができる。この発明の第２の実施例において、後置ＰＬＬフィルタ８４は、出力クロック信号をさらに増幅するために複数の帯域通過フィルタを含む。
【００２９】
粗雑なＰＬＬが動作周波数を一旦確立すると、精密なＰＬＬが活性化して、動作クロックの位相を調節する。精密なＰＬＬの作動時において、インダクタンス増幅器７０およびフィードフォワードのブーストモジュール７２は、インターフェイス５４から受取ることのできる外部からのシリアルデータ２２を補償する。インダクタンス増幅器７０およびフィードフォワードのブーストモジュール７２は、上で詳細に述べたように、インダクタンス増幅器５４およびフィードフォワードのブーストモジュール５６とそれぞれ同様に機能する。代替的な実施例において、精密な位相検出器７４は、アナログフロントエンド４０（図２）のインダクタンス増幅器５４から、外部からのシリアルデータを受取り、インダクタンス増幅器７０およびフィードフォワードのブーストモジュール７２を省略することができる。
【００３０】
精密な位相検出器７４はインダクタンス増幅器７０から増幅されたシリアルな入力データを受取り、それをクリティカルなアナログクロック９４と比較する。これらの信号間の位相差に基づき、精密な位相検出器７４は精密な差動信号を生成し、この差動信号は、精密なチャージポンプ７６に与えられる。精密なチャージポンプ７６は、精密な差動信号の電圧表現を生成してそれをフィルタ８０に与える。フィルタ８０は精密な差動信号の電圧表現をフィルタ処理して、フィルタ処理された差動表現を生成する。電圧制御発振器８２はフィルタ処理された信号を受取り、少なくとも１つのクロック信号を生成する。
【００３１】
示されるように、補償部２０を有するクロック回路１６は２つの位相同期ループを含み、一方がデータに基づいた精密な位相同期ループであり、他方が基準クロック９２に基づいた粗雑な位相同期ループである。このようなシーケンシャルな位相同期ループにより、受信機部は外部からのシリアルデータを容易に捕捉することができる。当業者が認識するように、クロック回路１６はシングルエンド信号または差動信号を用いることができる。当業者がさらに認識するように、アナログクロック９６および／またはデジタルクロック９８は、後置ＰＬＬフィルタ８４および／またはデューティサイクル歪み補正モジュール８８を含んで、対応するフィルタ処理、増幅、および補正の利点をもたらすこともできる。
【００３２】
デューティサイクル歪み補正モジュール８８は、クリティカルなアナログクロック９４を受取って、クロックおよびクロックバーの正の位相と負の位相との間のどのようなデューティサイクルの歪みをも補正する。デューティサイクルの補正されたクロックおよびクロックバーは、シリアル−パラレルモジュール１８に与えられる。デューティサイクル歪み補正モジュール８８によって補正されたクロックおよびクロックバーは、図２で言及したシリアルな差動クロックに対応する。当業者が認識するように、図２のパラレルな差動クロックは、シリアルな差動クロックの１／８の速度を有する。したがって、パラレルな差動クロックは、分周器、カウンタ、ＰＬＬ等を用いるシリアルな差動クロックの１つから容易に導出され得る。当業者がさらに認識するように、クロック回路１６の代替的な実施例は、後置ＰＬＬフィルタ８４からの直接的な接続とは対照的に、デューティサイクル歪み補正モジュール８８に対し、精密な位相検出器７４へのフィードバックを行なわせることができる。
【００３３】
図６は、デューティサイクル歪み補正モジュール８８の概略ブロック図を示す。この実施例において、デューティサイクル歪み補正モジュール８８は、複数のインバータ１００〜１０６ならびに補正ブロック１０８および１１０を含む。示されるように、インバータ１００はクロックを受取り、インバータ１０４はクロックバーを受取る。インバータ１００および１０４の出力は、シリアル−パラレル変換モジュール１８のシリアル−パラレルコンバータ４４および４６に与えられる。加えて、インバータ１００および１０４の出力は、それぞれインバータ１０２および１０６に与えられる。デューティサイクルの分散を補償するために、補正ブロック１０８がインバータ１０２および１０６と並列に結合され
る。各補正ブロックは、インバータ１０６と並列に結合された補正ブロック１０８内に示される回路を含む。
【００３４】
示されるように、補正ブロック１０８は、抵抗器１１６、１１８および１２０、キャパシタ１２２および１２４、オペアンプ１１２、ならびにインバータ１１４を含む。一般に、抵抗器１１８および１２０は増幅器１１２に基準電圧を与え、この増幅器１１２は供給電圧の１／２の基準電圧を与えることができる。抵抗器１１６はキャパシタ１２２と組合さり、対応するインバータの出力の平均的な電圧表現を提供する。したがって、インバータ１０６の平均出力と供給電圧の１／２とを比較することにより、正の位相と負の位相との間のデューティサイクルの差が得られる。たとえば、クロックが正確に５０％のデューティサイクルで作動している場合、抵抗器１１６およびキャパシタ１２２によって生じる平均電圧は、抵抗分割器１１８および１２０が生じる電圧と整合する。したがって、増幅器１１２は効果的にもオフのままであり、それによってインバータ１０６の入力に何ら補正を行なわない。しかしながら、デューティサイクルが５０％ではない場合、増幅器１１２は信号を生成し、それによってインバータ１１４にインバータ１０６の入力への補正を行なわせる。示されるように、インバータ１０２および１０６の出力は、シリアル−パラレルモジュール１８の奇偶スプリッタ４２に与えられる。
【００３５】
図７は、補正３２を有するパラレル−シリアルモジュール３０の概略ブロック図を示す。補正３２を有するモジュール３０は、インターフェイス１３０、ＦＩＦＯ１３２、偶のパラレル−シリアルコンバータ１３４、奇のパラレル−シリアルコンバータ１３６、奇／偶合成器１３８、およびドライバ１４０を含む。インターフェイス１３０は、較正された入力インピーダンスを有する差動入力インターフェイスと、外部へのパラレルデータ３４を一時的に格納するように作動可能な態様で結合されたバッファとを含み得る。一実施例において、インターフェイス１３０は差動終端抵抗器を設け、この抵抗器は、たとえばＬＶＤＳ終端抵抗器として使用するために較正され得る。差動終端抵抗器は、オンチップの差動終端構造によって実現され、この構造は外部の基準抵抗器に照らして較正される。デバイスの通常動作中における温度および供給電圧の変化を追跡するために、較正を連続して行なうことができる。
【００３６】
一実施例において、調節可能な終端抵抗器を較正するためのシステムが提供される。このシステムは、チップ上に配置された調節可能な終端抵抗器と、チップ外に配置された基準終端抵抗器とを含む。調節可能な終端抵抗器および基準終端抵抗器に結合されたバイアス回路により、調節可能な終端抵抗器および基準終端抵抗器を通って同じ電流が流れる。調節可能な終端抵抗器は、最初に、その抵抗範囲の一方端に設定される。たとえば、調節可能な終端抵抗器は、最初に、その最も低い抵抗値に設定され得る。調節可能な終端抵抗器の両端の電圧降下と基準終端抵抗器の両端の電圧降下とを比較するように比較器が設定される。比較器の出力信号を受取るように制御回路が結合される。調節可能な終端抵抗器の両端の電圧降下が基準終端抵抗器の両端の電圧降下よりも大きいことを比較器の出力信号が示す場合、制御回路は較正動作を中止する。次に制御回路は、調節可能な終端抵抗器の選択された抵抗を表わす較正語（キャリブレーションワード）を送信し、チップ上の他の調節可能な終端抵抗器を制御する。しかしながら、基準終端抵抗器の両端の電圧降下が調節可能な終端抵抗器の両端の電圧降下よりも大きいことを出力信号が示す場合、制御回路は調節可能な終端抵抗器の抵抗を徐々に増大させて、比較動作を繰返す。この過程は、調節可能な終端抵抗器の両端の電圧降下が基準終端抵抗器の両端の電圧降下よりも大きくなったと比較器が判断するまで続けられる。この時点で、制御回路は、調節可能な終端抵抗器の抵抗を表わす較正語を送信してデバイス上の他の調節可能な終端抵抗器を制御する。
【００３７】
別の実施例において、較正は、チップ上の差動終端構造の各々によって行なわれ、それ
により、結果的に得られる差動終端の抵抗の精度を高める。この実施例において、差動終端構造の各々の較正は一度に１つずつ繰返され、異なる差動終端構造が、次に来るサイクル中に同じ外部抵抗器によって較正される。
【００３８】
この発明では、シングルエンドの終端に比べ電力が削減される。なぜなら、差動信号によって生じる電流を除き、差動終端デバイスに電流が流れないためである。この発明は、異なる差動標準規格の仕様内に入るＬＶＤＳまたは他の同様のインターフェイスに対して真の差動終端を実現する。この図面において、インターフェイス１３０はパラレルデータ３４の１６ビット表現を受取り、それをＦＩＦＯ１３２に与え、ＦＩＦＯ１３２はパラレルな差動クロックに基づいてそれを格納する。送信機クロック回路２８は、図９を参照して説明するが、パラレルな差動クロックを生成する。データは偶のパラレルデータ１４２および奇のパラレルデータ１４４としてＦＩＦＯ１３２から読出される。
【００３９】
偶のパラレル−シリアルコンバータ１３４は、図８を参照してより詳細に説明するが、偶のパラレルデータ１４２を受取って、シリアルな差動クロックに対応する速度で偶のシリアルデータ１４６を生成する。送信機クロック回路２８はシリアルな差動クロックを生成する。同様に、奇のパラレル−シリアルコンバータ１３６は、奇のパラレルデータ１４４を奇のシリアルデータ１４８に変換する。
【００４０】
奇／偶合成器１３８は、偶のシリアルデータおよび奇のシリアルデータを受取って、合成されたシリアルデータを生成する。一実施例において、データ合成器は電流源および差動電流操作回路を用いる。電流操作回路は、データビットの対の直列化された差動バージョンを表わす相補的な電流信号を生成することにより、奇／偶の対のデータビットに応答する。一実施例において、操作回路の各々は、それぞれの制御端子（ゲート）が偶のデータ端子ＤEVおよび奇のデータ端子ＤODに結合された１対の差動ＮＭＯＳ入力トランジスタを含む。各操作回路はまた、それぞれの制御端子がそれぞれの相補的なクロック端子に結合された１対の差動ＮＭＯＳ入力トランジスタも含む。最後に、各操作回路は、それぞれの制御端子がそれぞれのデータ端子ＤEVおよびＤODに接続された１対のＰＭＯＳトランジスタを含む。ＤEVに接続されたＮＭＯＳおよびＰＭＯＳ入力トランジスタはインバータを形成し、このインバータは、クロック端子に接続されたＮＭＯＳトランジスタの１つを介してデータ端子ＤEVと出力端子との間で接続される。この発明の一実施例は、相補的なデータ入力トランジスタを含み、入力データの変化に対するデータ合成器の応答を促進する。
【００４１】
ドライバ１４０は、結合されたシリアルデータを受取り、外部へのシリアルデータ３６を生成する。ドライバ１４０は、アクティブなＬＣ負荷を有する入力段を用いることができる。アクティブな負荷は、負の相互コンダクタンス（−Ｇｍ）のブースタ構成内の１対のトランジスタの寄生ゲートキャパシタンスと組み合わさる、統合されたインダクタを含む。結果的に得られるアクティブな負荷は、所望の周波数を強調し、入力段の品質、結果的にはドライバ全体の品質、または「Ｑ」を向上させる。当業者が認識するように、補償部３２を有するパラレル−シリアルモジュール３０内の信号は、シングルエンド信号または差動信号であり得る。
【００４２】
図８は、偶のパラレル−シリアルコンバータ１３４および奇のパラレル−シリアルコンバータ１３６の概略ブロック図を示す。示されるように、コンバータ１３４または１３６は、高速かつ低パワーの複数の差動Ｄフリップフロップ１７０を含み、これは上述のフリップフロップ６８と同様である。複数のフリップフロップは、偶のパラレルデータ１４２または奇のパラレルデータ１４４を受取るように作動可能な態様で結合され、偶のパラレルデータ１４２または奇のパラレルデータ１４４は、この図面では８ビット（Ｄ7〜Ｄ0等）である。このパラレルデータは、シリアルな態様で複数のフリップフロップを介して伝
播されて、偶のシリアルデータ１４６または奇のシリアルデータ１４８を生成する。示される順序は、最上位ビットが最初であることに注意されたい。最下位のビットの順序については、入力パターンが逆になり得るか、または、複数のフリップフロップの結合が逆になり得る。
【００４３】
当業者が認識するように、パラレルな入力およびシリアルな出力は、シングルエンド信号または差動信号であり得る。加えて、当業者が認識するように、偶のパラレルデータ１４２または奇のパラレルデータ１４４は、マルチプレクサまたは何らかの他の種類の分離回路を介して対応するＤフリップフロップの入力にラッチされて、先行の回路からの分離を行なうことができる。当業者がさらに認識するように、Ｄ0をその入力として受取ることが示されている最も下のＤフリップフロップは、そのＱの出力からそのＤの入力に戻るループをさらに含んで、複数のフリップフロップを介したデータの伝播の全体にわたって既知の入力を与えることができる。
【００４４】
図９は、補償部３２を有する送信機クロック回路２８の概略ブロック図を示す。補償部３２を有する回路２８は、クリスタル１７２または他のクロック源、位相および周波数検出器１７６、チャージポンプ１７８、フィルタ１８０、オフセットモジュール１８１、電圧制御発振器１８２、後置ＰＬＬフィルタ１８４、分周器１８６、デューティサイクル歪み補正モジュール１８８、および位相誤差補正モジュール２００を含む。
【００４５】
位相および周波数検出器１７６は、基準クロック１７４の位相および周波数と、出力クロック１９０の分周表現との差を求めるように作動可能な態様で結合される。分周器１８６は、ＶＣＯ１８２の出力を分周して出力クロック１９０の分周表現を生成する。チャージポンプ１７８は差の電圧表現を生成し、これは、後にフィルタ１８０によってフィルタ処理される。次に、フィルタ処理された信号がオフセットモジュール１８１に与えられ、オフセットモジュール１８１は、フィルタ処理された信号にＤＣオフセット補正を行なった後、それを入力として電圧制御発振器１８２に与えることができる。オフセットモジュール１８１の詳細は、図１１および図１２を参照してより詳細に説明する。
【００４６】
電圧制御発振器１８２は、１つ以上の出力発振を生成することができ、少なくとも１つが後置ＰＬＬフィルタ１８４に結合される。当業者が認識するように、後置ＰＬＬフィルタ１８４は出力クロック１９０、１９２および１９４の各々を処理することができる。電圧制御発振器１８２は、リング発振器とは対照的に、インダクタ／キャパシタ発振器を用いてリング発振器におけるＩＣの製造および／または動作限界を補償することができる。電圧制御発振器１８２の機能性および動作は、上で詳細に説明した電圧制御発振器８２の機能性および動作と同様である。
【００４７】
後置ＰＬＬフィルタ１８４は、クロック回路をフィルタ処理してクリティカルなアナログクロック１９０を生成する。後置ＰＬＬフィルタ１８４の機能性および動作は、上述の後置ＰＬＬフィルタ８４の機能性および動作と同様である。デューティサイクル歪み補正モジュール１８８は、アナログクロック１９０を受取り、そこから補正されたデューティサイクルクロックを生成する。位相誤差補正モジュール２００は、デューティサイクル歪み補正モジュール１８８の出力を受取り、クロックとクロックバーとの間のどのような位相誤差をも補正してから、それらをパラレル−シリアルモジュール３０に与える。当業者が認識するように、パラレル−シリアルモジュール３０が使用するパラレルな差動クロックは、位相誤差補正モジュール２００が生成するシリアルな差動クロックから容易に導出することができる。当業者がさらに認識するように、補償部３２を有するクロック回路２８内の信号は、シングルエンド信号または差動信号であり得る。
【００４８】
図１０は、デューティサイクル歪み補正モジュール１８８および位相誤差補正モジュー
ル２００の概略ブロック図を示す。デューティサイクル歪み補正モジュール１８８は、インバータ２１０〜２１６および補正ブロック１０８を含む。示されるように、クロックおよびクロックバー信号は、インバータ２１０および２１４を介して反転されて、シリアル−パラレルコンバータ１３４および１３６に与えられる。クロックおよびクロックバーは、インバータ２１２および２１６にも与えられる。これらのインバータ２１２および２１６は、並列に結合された、対応する補正ブロック１０８を有する。したがって、デューティサイクル歪み補正モジュール１８８の出力は、デューティサイクルが補正されたクロックおよびクロックバー信号を有する。しかしながら、デューティサイクルは５０％になるように補正され得るものの、クロックとクロックバーとの位相の関係は、これらの２つの信号間のデューティサイクル補正のレベル差によって歪曲され得る。
【００４９】
位相誤差補正モジュール２００は、クロックとクロックバーとの間のどのような位相差をも補正する。位相誤差補正モジュール２００は、トランジスタ２２０、２２２、２２８、２３０および２３２、ならびにタンク回路を含み、タンク回路はインダクタ２２４とキャパシタ２２６とを含む。設定されているように、位相誤差補正モジュール２００は、トランジスタ２２８および２３０のゲートで受取られた入力間の位相差を、タンク回路の共振周波数に応じて補正する。結果的に得られた、位相およびデューティサイクルが補正されたクロック信号は、パラレル−シリアルモジュール３０の合成器１３８に与えられる。
【００５０】
図１１は、電圧制御発振器１８２の出力周波数対入力電圧をプロットしたグラフを示す。加えて、このグラフは、オフセットモジュールの機能性をさらに示す。示されるように、このグラフは、公称のＶＣＯ曲線２４２を含む。したがって、通常動作中は（すなわち、オフセットモジュールによって影響を受けないとき）、電圧制御発振器は公称曲線に従って作動する。示されるように、公称曲線は最適な線形領域２４１を有し、これは所望の動作範囲である。電圧制御発振器への入力電圧が、チャージポンプの出力能力に対して極めて低くなるように要求された場合、またはＶDDに接近して極めて高くなるように要求された場合、電圧制御発振器および／または位相同期ループの線形性は影響を受けるおそれがある。したがって、最適な線形領域２４１内に入力電圧を保つことが望ましい。
【００５１】
集積回路プロセスによって一層低い電圧による集積回路への給電が可能になるにつれて、所望の出力電圧を得るための入力電圧が、供給電圧（ＶDD等）または戻り電圧（ＶSS等）に近付くことが考えられる。最適なＶＣＯ動作を得るために、オフセットモジュール１８１はチャージポンプの出力をＶＣＯ曲線にオフセットして、制限された供給電圧のヘッドルームを補償する。たとえば、入力電圧が大きい場合（すなわち、最適な線形領域２４１の上部付近にある場合）、オフセットモジュールは（左を指す矢印が示すように）オフセットを行ない、曲線２４４で示されるように曲線がシフトされるようにする。反対に、所望の周波数が最適な線形領域２４１の下部付近の低い入力電圧で生成された場合、オフセットモジュールは（右を指す矢印が示すように）オフセットを行ない、曲線２４６が生じるようにする。実際に、オフセットモジュール１８１は、ＶＣＯが必要とする地点でＶＣＯが作動するようにし、チャージポンプが必要とする地点でチャージポンプが作動するようにする。
【００５２】
図１２は、オフセットモジュール１８１の一実施例の概略ブロック図を示す。オフセットモジュール１８１は、増幅器２５０、プログラム可能な利得ネットワーク２５４、論理２５６、出力バッファ２５２、比較器ネットワーク２５８、および分割器ネットワーク２６０を含む。公称動作において（すなわち、オフセットが所望されない場合）、増幅器２５０は１の利得を有する。したがって、入力においてフィルタから受取った信号は、出力バッファ２５２を介してそのまま電圧制御発振器に与えられる。しかしながら、入力が、オフセットによって性能が高まるレベルにあると検知された場合、比較器ネットワーク２５８は入力電圧と分割器ネットワーク２６０とを比較することにより、プログラム可能な
利得ネットワーク２５４の利得を論理２５６に変化させる。したがって、示された図面において、オフセットモジュール１８１は、０．８ＶIN〜１．２５ＶINの範囲の入力信号の出力表現を生成することができる。
【００５３】
当業者が認識するように、利得を変更するステップの数は、示された数よりも多いか、または少ないことが考えられ、利得ネットワークのスイッチは、トランジスタ、ゲート等であり得る。加えて、当業者が認識するように、プログラム可能な利得ネットワーク２５４、論理２５６、および論理２５６への対応する入力を生成するための他の実施例を、オフセットモジュール１８１の所望の機能性と、この明細書に提示された説明とに基づいて容易に導出することができる。
【００５４】
オフセットモジュール１８１の代替的な実施例は、ＶＣＯのＬＣ発振器内に、バラクタとＤＣ電圧設定モジュールとを含む。バラクタは、電圧依存キャパシタとして働き、ＡＣ結合キャパシタと直列で結合される。ＡＣ結合キャパシタは、各々がバラクタよりも実質的に大きなキャパシタンス値を有する。直列に結合されたキャパシタは、バラクタを含み、インダクタと並列に結合されてＶＣＯのＬＣ発振器を形成する。ＤＣ電圧設定モジュールは、バラクタに作動可能な態様で結合されてバラクタのキャパシタンスを確立し、ＶＣＯへの入力電圧の動作レベルを確立する。したがって、ＤＣ電圧設定モジュールによって生成された信号を変化させることにより、ＶＣＯへの入力電圧レベルを変化させることができ、それによって所望のオフセットを得ることができる。
【００５５】
図１３は、送受信装置２７５の代替的な一実施例を示し、この送受信装置２７５は、シリアル−パラレルモジュール１８、パラレル−シリアルモジュール３０、クロック回路２７０、ならびに補償部２７２、２７４および２７８を含む。補償部２７２、２７４および２７８は、シリアル−パラレルモジュール１８、クロック回路２７０、および／またはパラレル−シリアルモジュール３０における集積回路の動作限界および／または集積回路の製造限界を補償する。
【００５６】
作動時に、クロック回路２７０および対応する補償部２７８は、図５または図９で示されたクロック回路の１つとして、それらの一部として、および／またはそれらの組合せとして実現されて、少なくとも１つの高周波クロック２７６を生じ得る。少なくとも１つの高周波クロック２７６は、シリアル−パラレルモジュール１８およびパラレル−シリアルモジュール３０の両方に与えられる。
【００５７】
シリアル−パラレルモジュール１８は外部からのシリアルデータ２２を受取り、そのデータから、外部からのパラレルデータ２４を生成する。対応する補償部２７２を有するシリアル−パラレルモジュール１８の実現例は、図２を参照して説明したものと同じであり得る。
【００５８】
パラレル−シリアルモジュール３０は外部へのパラレルデータ３４を受取り、そのデータから、外部へのシリアルデータ３６を生成する。パラレル−シリアルモジュール３０および対応する補償部２７４の実施例は、図７を参照して例示および説明したものと同じであり得る。
【００５９】
上述の議論は、集積回路の作動限界を押上げる高速送受信装置を提示した。ＩＣ限界の補償を提供することにより、送受信装置に対してこれまで実現されなかった速度が得られる。当業者が認識するように、請求項の範囲から逸脱することなく、この発明の教示内容から他の実施例を導出することができる。
【図面の簡単な説明】
【００６０】
【図１】この発明に従った、高速送受信装置の概略ブロック図を示す図である。
【図２】図１の送受信装置のシリアル−パラレルモジュールの概略ブロック図を示す図である。
【図３】図２のシリアル−パラレルモジュールに対するタイミング図を示す図である。
【図４】図２のシリアル−パラレルモジュールのシリアル−パラレルコンバータの概略ブロック図を示す図である。
【図５】図１の送受信装置の受信部で用いられるクロック回路の概略ブロック図を示す図である。
【図６】図５のクロック回路で用いられ得るデューティサイクル歪み補正モジュールの概略ブロック図を示す図である。
【図７】図１の送受信装置で用いられ得るパラレル−シリアルモジュールを示す図である。
【図８】図７のパラレル−シリアルモジュールで用いられ得るパラレル−シリアルコンバータの概略ブロック図を示す図である。
【図９】図１の送受信装置の送信機部で用いられ得るクロック回路の概略ブロック図を示す図である。
【図１０】図９のクロック回路で用いられ得るデューティサイクル歪み補正モジュールおよび位相誤差補正モジュールの概略ブロック図を示す図である。
【図１１】この発明に従った電圧制御発振器のグラフを示す図である。
【図１２】図９のクロック回路で用いられ得るオフセットモジュールの概略ブロック図を示す図である。
【図１３】この発明に従った代替的な送受信装置の概略ブロック図を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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