(57)【要約】分子型ＦＥＴデバイス（ｍ−ＦＥＴ）のための方法及び／又はシステム及び／又は装置では、電荷蓄積分子（１２０）がＦＥＴ型トランジスターのゲート（１１０）とチャネル（１０５）との間で使用される。更なる実施形態では、リソグラフィー及び合成化学における標準的な実施と新規な要素との組合せを使用するための製造方法が記載される。
2005513786.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域を含む基板；
前記チャネル領域と電気的に接触しているソース及びドレインであって、電流が前記チャネル領域を通って前記ソース及び前記ドレインの間を流れることができ、また電流が前記チャネル領域のコンダクタンスによる影響を受ける、前記ソース及び前記ドレイン；
前記チャネル領域の近くに存在する１つ以上の電荷蓄積分子であって、前記分子に蓄えられた電荷により、前記チャネル領域のコンダクタンスが変化する、前記分子；及び
前記１つ以上の電荷蓄積分子の近くに存在するゲートであって、前記ゲートと前記ソース又は前記ドレインとの間の電圧により、前記電荷蓄積分子に蓄えられる電荷が変化する、前記ゲート、
を含む電荷蓄積トランジスター。
【請求項２】
前記１つ以上の電荷蓄積分子がレドックス活性な分子を含み、且つ前記１つ以上の電荷蓄積分子が前記チャネル領域に結合している、請求項１に記載のトランジスター。
【請求項３】
前記１つ以上の電荷蓄積分子が電解質中に埋め込まれ、且つ前記電解質が前記チャネル領域の上方に配置される、請求項１に記載のトランジスター。
【請求項４】
前記１つ以上の電荷蓄積分子が１つ以上の遠位遮蔽基に結合し、且つ前記遠位遮蔽基により、前記１つ以上の電荷蓄積分子の電解質−分子双極子キャパシタンスが変化する、請求項１に記載のトランジスター。
【請求項５】
前記１つ以上の電荷蓄積分子がリンカーに結合し、且つ前記リンカーが前記チャネル領域に結合する、請求項１に記載のトランジスター。
【請求項６】
前記１つ以上の電荷蓄積分子が電解質中に埋め込まれ、且つ前記電解質が前記チャネル領域の上方に配置され、そしてチャネルスペーサーが前記電荷蓄積分子と前記ゲートとの間に配置される、請求項１に記載のトランジスター。
【請求項７】
前記トランジスターは、前記ゲートに加えられる電圧を使用して前記１つ以上の電荷蓄積分子に電荷を置くことによってメモリー素子として使用することができ、この場合、電圧が前記ゲートから除かれた後、前記電荷が前記１つ以上の電荷蓄積分子に保持されている、請求項１に記載のトランジスター。
【請求項８】
ソース／ドレイン電流を変化させ、生じたソース／ドレイン電圧を検出することによって、前記１つ以上の電荷蓄積分子における電荷を検出することができる、請求項７に記載のトランジスター。
【請求項９】
ソース／ドレイン電圧を変化させ、生じたソース／ドレイン電流を検出することによって、前記１つ以上の電荷蓄積分子における電荷を検出することができる、請求項７に記載のトランジスター。
【請求項１０】
前記検出過程において、前記１つ以上の電荷蓄積分子から何らかの電荷を移動させることなく前記１つ以上の電荷蓄積分子から前記チャネル領域内に影像化された電荷場を検出することを含む、請求項７に記載のトランジスター。
【請求項１１】
電荷が、前記ゲートに加えられた電圧にその準位が依存する多数の不連続な荷電状態において前記１つ以上の電荷蓄積分子に蓄えられ得る、請求項１に記載のトランジスター。
【請求項１２】
電荷が室温において前記多数の不連続な荷電状態において蓄えられ得る、請求項１１に記載のトランジスター。
【請求項１３】
電荷が、前記ゲートに加えられた低い電圧を使用して前記多数の不連続な荷電状態において蓄えられ得る、請求項１１に記載のトランジスター。
【請求項１４】
電荷が、約２ボルト未満のゲート／ソース電圧又はゲート／ドレイン電圧を使用して前記多数の不連続な荷電状態において蓄えられ得る、請求項１３に記載のトランジスター。
【請求項１５】
電荷が、約３．３ボルト未満のゲート／ソース電圧又はゲート／ドレイン電圧を使用して前記多数の不連続な荷電状態において蓄えられ得る、請求項１３に記載のトランジスター。
【請求項１６】
電荷が、約５．０ボルト未満のゲート／ソース電圧又はゲート／ドレイン電圧を使用して前記多数の不連続な荷電状態において蓄えられ得る、請求項１３に記載のトランジスター。
【請求項１７】
前記トランジスターは、前記多数の不連続な荷電状態において前記１つ以上の電荷蓄積分子に電荷を置くことによってマルチビットメモリー素子として使用することができ、この場合、前記電荷は、電圧が前記ゲートから除かれた後、量子化された電荷準位において前記１つ以上の電荷蓄積分子に保持されている、請求項１１に記載のトランジスター。
【請求項１８】
前記１つ以上の電荷蓄積分子が、シリコンなどの基板表面においてロバスト且つ再現性のある自己集合を示す、請求項１に記載のトランジスター。
【請求項１９】
前記トランジスターが、固有的な自己収束性とともに多準位での電荷蓄積を示し、この場合、電荷蓄積は不連続であるので、上書き又は過消去がない、請求項１１に記載のトランジスター。
【請求項２０】
電荷を、前記ゲートに加えられた電圧にその準位が依存する多数の不連続な荷電状態において前記１つ以上の電荷蓄積分子に蓄えることができ、
電荷の保持はリンカーの長さに比例し、そして
前記長さは、所望する保持を提供するために調節することができる、
請求項６に記載のトランジスター。
【請求項２１】
書き込み時間及び読み取り時間がリンカーの長さに反比例する、請求項２０に記載のデバイス。
【請求項２２】
リンカーの長さを調節することによって、読み取り／書き込み時間を最適化することが可能である、請求項２０に記載のデバイス。
【請求項２３】
前記１つ以上の電荷蓄積分子が、イオウ原子を有するリンカーを介して前記チャネル領域に結合している、請求項６に記載のトランジスター。
【請求項２４】
前記１つ以上の電荷蓄積分子が、酸素を有するリンカーを介して前記チャネル領域に結合している、請求項６に記載のトランジスター。
【請求項２５】
前記１つ以上の電荷蓄積分子が、ポルフィリン系大環状化合物、メタロセン類、直鎖ポリエン、環状ポリエン、ヘテロ原子置換の直鎖ポリエン、ヘテロ原子置換の環状ポリエン、テトラチアフルバレン類、テトラセレナフルバレン類、金属配位錯体、バッキーボール類、トリアリールアミン類、１，４−フェニレンジアミン類、キサンテン類、フラビン類、フェナジン類、フェノチアジン類、アクリジン類、キノリン類、２，２’−ビピリジル類、４，４’−ビピリジル類、テトラチオテトラセン類及びペリ架橋ナフタレンジカルコゲニドからなる群から選択される、請求項１に記載のトランジスター。
【請求項２６】
前記１つ以上の電荷蓄積分子が、ポルフィリン類、拡張型ポルフィリン類、縮小型ポルフィリン類、フェロセン類、直鎖ポルフィリンポリマー、ポルフィリン系サンドイッチ錯体及びポルフィリンアレイからなる群から選択される、請求項１に記載のトランジスター。
【請求項２７】
前記１つ以上の電荷蓄積分子が、β位又はメソ位で置換された、１つ以上のポルフィリン系大環状化合物を含む、請求項１に記載のトランジスター。
【請求項２８】
より高温の金属製造工程、半導体製造工程及び絶縁体製造工程を最初に行うこと；及び
より低い温度で１つ以上の電荷蓄積分子を結合させること
を含む、ハイブリッドトランジスターを製造する方法。
【請求項２９】
前記１つ以上の電荷蓄積分子を含有する領域において一時的プラグをより低い温度で使用すること；
より高温での製造を完了すること；及び
前記一時的プラグを除き、その後、前記結合を行うこと、
を更に含む、請求項２８に記載の方法。
【請求項３０】
前記１つ以上の電荷蓄積分子がポルフィリン分子である、請求項２８に記載の方法。
【請求項３１】
ソース／ドレイン領域を形成する工程；
ゲート領域を形成する工程；
より高温での半導体製造工程及び絶縁体製造工程を実施する工程；及び
より低い温度で１つ以上の電荷蓄積分子を結合させる工程
を含む、ハイブリッドトランジスターを製造する方法。
【請求項３２】
厚い分離酸化物を成長させる工程；
前記厚い分離酸化物を選択的にエッチングして、活性な領域を形成する工程；
ポリシリコン又は他の適切な材料から作製されたダミーゲートを使用して、トランジスターの誘電性領域を形成する工程；
ＳｉＯ2の層を設置する工程；
化学的及び／又は機械的な研磨を使用して前記ＳｉＯ2層を研磨する工程；
選択的な湿式エッチングを使用して前記ダミーゲートを除去する工程；
ＨＦ浸漬を行って、すべての自然酸化物を除去する工程；
電荷蓄積分子及び電解質を設置する工程；
制御ゲート金属を設置する工程；
望ましくない領域から金属／電解質を除く工程；及び
ソース及びドレインに対する接点を作製する工程
を含む、請求項３１に記載の方法。
【請求項３３】
前記電荷蓄積分子を水素不動態化Ｓｉに結合させるためにリンカー分子を使用することを更に含む、請求項３１に記載の方法。
【請求項３４】
前記リンカーが、アルキルリンカー、アリールリンカー、ヒドロキシアルキルリンカー、ヒドロキシアリールリンカー、メルカプトアルキルリンカー、メルカプトアリールリンカー、セレニルアルキルリンカー、セレニルアリールリンカー、テルリルアルキルリンカー、テルリルアリールリンカー、シアノアルキルリンカー、シアノアリールリンカー、イソシアノアルキルリンカー、イソシアノアリールリンカー、カルボキシアルキルリンカー、カルボキシアリールリンカー、アミノアルキルリンカー、アミノアリールリンカー、ジヒドロキシホスホリルアルキルリンカー、ジヒドロキシホスホリルアリールリンカー、トリクロロシリルアルキルリンカー、トリクロロシリルアリールリンカー、トリメトキシシリルアルキルリンカー又はトリメトキシシリルアリールリンカーのうち１つ以上を含む、請求項３４に記載の方法。
【請求項３５】
前記電荷蓄積分子を含有する誘電性領域を構築するためにゲル／電解質系が使用される、請求項３１に記載の方法。
【請求項３６】
前記ゲル／電解質系の材料特性及び厚さがメモリー記憶素子の電気化学的特性に対して著しい作用を有する、請求項３５に記載の方法。
【請求項３７】
前記ゲル／電解質の環境が、
電気化学的応答の均質性、
酸化が生じる電位、及び
電荷の書き込み／読み取り速度
のうち１つ以上に影響を及ぼす、請求項３５に記載の方法。
【請求項３８】
高誘電性ゲルが固体状態での作動のために使用される、請求項３５に記載の方法。
【請求項３９】
前記分子及び前記電解質が所定位置に置かれた後、ゲート電極が、リソグラフィーを使用して設置及び規定される、請求項３１に記載の方法。
【請求項４０】
分子設置後の工程が、前記電荷蓄積分子のインテグリティを乱さないように低い温度で行われる、請求項３１に記載の方法。
【請求項４１】
半導体基板を提供する工程、
半導体基板上に第１の面及び第２の面を有する一時的構造を形成する工程、
半導体基板上の前記一時的構造の周りにスペーサーを形成する工程、
前記一時的構造の第１の面に直接的に隣接した半導体基板において第１のドープ処理領域を、また一時的構造の第２の面に直接的に隣接して半導体基板において第２のドープ処理領域を形成する工程、
前記一時的構造の上部部分が露出するよう誘電体層の上部表面を平坦化する工程であって、その一方で、誘電体層の最下層領域を半導体構造体の表面に残す工程、
開口部を誘電体層に形成するために一時的構造を除去する工程、
電荷蓄積領域を作製するために開口部を誘電体／電荷蓄積分子混合物で満たす工程、及び
前記誘電体／電荷蓄積分子混合物を覆って金属を設置して、金属ゲート電極を作製する工程
を含む、半導体構造体を形成する方法。
【請求項４２】
前記平坦化工程が、化学機械研磨法又はエッチバック法のいずれかを使用することにより上部表面を研磨することによって上部表面を平坦化することを更に含む、請求項４１に記載の方法。
【請求項４３】
前記一時的構造除去工程が、湿式エッチング法及び乾式エッチング法のいずれかによって前記一時的構造を除くことを更に含む、請求項４１に記載の方法。
【請求項４４】
前記一時的構造形成工程が、ポリシリコン及び非晶質シリコンのいずれかを含む一時的構造を形成することを更に含む、請求項４１に記載の方法。
【請求項４５】
前記第１のドープ処理領域形成工程が、自己配列様式でのイオン注入によって第１のドープ処理領域及び第２のドープ処理領域を形成することを更に含む、請求項４１に記載の方法。
【請求項４６】
側壁スペーサーを前記一時的構造の垂直部分に形成する工程を更に含む、請求項４１に記載の方法。
【請求項４７】
前記開口部を満たす工程が、
チャネル領域の表面に接続するために１つ以上のリンカー分子を開口部に設置すること；
１つ以上の電荷蓄積分子を、前記リンカー分子に結合させて設置すること；
制御ゲートスペーサーを、前記ゲート領域が前記電荷蓄積分子の誘電的性質に影響を及ぼすように電荷蓄積分子と制御ゲートとの間に設置すること；及び
開口部の残部を電解質誘電性物質で満たすこと
を更に含む、請求項４１に記載の方法。
【請求項４８】
ゲート誘電性領域が、前記構造を除いた後に形成される、請求項４１に記載の方法。
【請求項４９】
チャネル領域のイオン注入が、前記構造を除いた後に行われる、請求項４１に記載の方法。
【請求項５０】
前記金属ゲート形成工程が、金属電極を、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、ケイ化タングステン（ＷＳｉ2）及びケイ化ニッケル（ＮｉＳｉ2）からなる群から選択される材料から形成することを含む、請求項４１に記載の方法。
【請求項５１】
側壁スペーサーが第１及び第２の誘電体層における開口部の内側円周の内部に形成される、請求項４１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
連邦政府援助による研究開発のもとでなされた発明に対する権利に関する言及
本発明は、海軍研究局からの補助金のもとでの政府援助によりなされた。アメリカ合衆国政府は本発明において一定の権利を有し得る。
本発明は、電子回路並びにその応用及び製造方法に関する。より詳細には、本発明は、電荷蓄積分子を組み込んだハイブリッドトランジスター回路に関する。
【背景技術】
【０００２】
この提出物における何らかの研究、刊行物、販売物、又は活動の議論を、本出願とともに提出された何れの文書も含め、本発明者らによる何らかのこのような研究が先行技術を構成するという容認として理解してはならない。本明細書中における何らかの活動、研究又は刊行物の議論は、そのような活動、研究又は刊行物が何からの特定の関係する範囲において知られていたことを認めるものではない。
【０００３】
今日使用されている電子デバイスの大多数は、様々な固体トランジスターが主要な構成要素として用いられている。デジタルデバイス及び多くのアナログデバイスにおいて、これらのトランジスターは、様々なタイプの電界効果トランジスター（ＦＥＴ）であり、様々な形態で使用されている。
【０００４】
電子デバイスの開発において、小型化することは、重要な目標の１つである。個々のトランジスターデバイスが小さくなるほど、所与の領域において構築され得る電子回路は複雑になり、且つ強力になる。しかしながら、小型化の代わりには、マルチモード作動がある。従って、２つだけの状態での作動を有するトランジスターが、４状態又は８状態での作動を有するトランジスターで置き換えられるならば、同じサイズを有するとしても、再度ではあるが、より複雑で、非常に機能的な回路を所与の領域に構築することができる。
【０００５】
電子デバイスの開発における更なる目標は、電源をオフにしたときに状態を保持することができるデバイスである。これは、携帯電話において使用されるメモリー素子などのデバイスについては特に当てはまる。そのような電化製品において広く使用されるデバイスはフラッシュメモリーである。フラッシュメモリーには、この分野では知られているように、電荷を保持するために１つ又は複数の浮動ゲートＦＥＴが一般には用いられている。
【０００６】
しかしながら、一般に使用されているフラッシュメモリーには少なくとも２つの欠点がある。１つは、現在の製造技術では、メモリーセルを縮小化するための能力が限られており、従って、メモリー密度が制限されることが予想される。もう１つは、フラッシュメモリーの多くの設計では、（１５Ｖもの）大きい電力が、メモリーへの書き込みを行うために必要であるということである。
【０００７】
マルチビット記憶が、メモリー密度を増大させるために、様々なフラッシュメモリーセルについて提案されている。しかしながら、現在の方法のほとんどには、多くの欠点が伴っている。例えば、（１）制限された読み取り精度、すなわち、十分に大きい精度及び大きい速度で電流を検出することができない、（２）不正確な書き込み、すなわち、目標ＶT（閾値電圧）値を得るために正しい量の電荷を浮動ゲートに置くことができない、（３）十分に長い時間間隔についてメモリーセルにおける隣接する保存された準位の間において十分な間隔を維持することができないことにより信頼性がない、ことなどである。
【０００８】
通常のフラッシュでは、閾値電圧は、浮動ゲートに蓄えられた電荷量にアナログ的に依存しており、従って、ＩDSが大きな値範囲にわたって変化し得る。そのようなデバイスにおいて、多重ビットが所望される場合、状態間のΔＩDSがより小さくなり、これによりまた、検知及び書き込みがエラーを生じやすくなる。この問題を回避するために、ビット間のΔＩDSを増大させることができる。しかしながら、これは、一般には、より高い電圧を犠牲にしてであり、これは信頼性を損なう傾向があり、そしてデバイスの作動をより困難にし得る。
【０００９】
最近、様々な単電子メモリーが、ＤＲＡＭメモリーの後継のために調べられている。これらのデバイスは、金属又は半導体の小さいアイランドがＳｉＯ2マトリックス内に置かれているトランジスターから構成される。これらのアイランドはクーロン遮断振動を示し、従って、多値メモリーとして使用することができる。いくつかの単電子メモリー法が報告されているが、それらはすべて、振動を認めるためにはアイランドがナノスケール組織にあることを必要とする。報告されたデバイスはすべてが、製造不可能な縮小化技術を使用して製造されるので、それらはすべて、デバイス毎のアイランドサイズの変動のために、再現性がないことを欠点としている。サイズ、配向及び電荷状態の変動は、究極的には、単電子充電をメモリー適用のために使用することの実現性を制限し得る。更に、これらの単電子充電デバイスでは、多重準位を記憶するために、（一般には１５Ｖを超える）高電圧が依然として必要である。
【００１０】
様々な方法が、分子的な電気的記憶素子（なかでも、下記に示される特許及び他の刊行物において議論されている素子）を使用してメモリーデバイスを構築するために提案されている。
【特許文献１】米国特許第６，２７２，０３８号；チオール誘導体化ポルフィリン三量体を組み込む高密度不揮発性メモリーデバイス
【特許文献２】米国特許第６，２１２，０９３号；サンドイッチ型配位化合物を組み込む高密度不揮発性メモリーデバイス
【特許文献３】米国特許第６，２０８，５５３号；チオール誘導体化ポルフィリン化合物を組み込む高密度不揮発性メモリーデバイス。
【００１１】
半導体デバイスを構築する際にダミーゲートを使用するための方法及び背景技術が下記の特許において議論されている。
【特許文献４】米国特許第５，９６０，２７０号；自己配列したソース領域及びドレイン領域を形成させた後に形成される金属ゲート電極を有するＭＯＳトランジスターの形成方法。
【００１２】
電荷蓄積の参考文献
【非特許文献１】Ｋ．Ｍ．Ｒｏｔｈ、Ｎ．Ｄｏｎｔｈａ、Ｒ．Ｂ．Ｄａｂｋｅ、Ｄ．Ｔ．Ｇｒｙｋｏ、Ｃ．Ｃｌａｕｓｅｎ、Ｊ．Ｓ．Ｌｉｎｄｓｅｙ、Ｄ．Ｆ．Ｂｏｃｉａｎ及びＷｅｒｎｅｒ  Ｇ．Ｋｕｈｒ、「自己集合単層におけるポルフィリン化合物のレドックス特性に基づく情報記憶に対する分子的方法」、Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．、Ｂ  ２０００、１８、２３５９〜２３６４。
【非特許文献２】Ｄ．Ｔ．Ｇｒｙｋｏ、Ｃ．Ｃｌａｕｓｅｎ、Ｋ．Ｍ．Ｒｏｔｈ、Ｎ．Ｄｏｎｔｈａ、Ｄ．Ｆ．Ｂｏｃｉａｎ、Ｗ．Ｇ．Ｋｕｈｒ及びＪ．Ｓ．Ｌｉｎｄｓｅｙ、「分子に基づく情報記憶を研究するための様々なリンカーを有する「ポルフィリン−リンカー−チオール」分子の合成」、Ｊ．Ｏｒｇ．Ｃｈｅｍ．、２０００、６５、７３４５〜７３５５。
【非特許文献３】Ｄ．Ｔ．Ｇｒｙｋｏ、Ｆ．Ｚｈａｏ、Ａ．Ａ．Ｙａｓｓｅｒｉ、Ｋ．Ｍ．Ｒｏｔｈ、Ｄ．Ｆ．Ｂｏｃｉａｎ、Ｗ．Ｇ．Ｋｕｈｒ及びＪ．Ｓ．Ｌｉｎｄｓｅｙ、「マルチビット情報記憶のためのチオール誘導体化フェロセン−ポルフィリン化合物の合成」、Ｊ．Ｏｒｇ．Ｃｈｅｍ．、２０００、６５、７３５６〜７３６２。
【非特許文献４】Ｃ．Ｃｌａｕｓｅｎ、Ｄ．Ｔ．Ｇｒｙｋｏ、Ｒ．Ｂ．Ｄａｂｋｅ、Ｎ．Ｄｏｎｔｈａ、Ｄ．Ｆ．Ｂｏｃｉａｎ、Ｗ．Ｇ．Ｋｕｈｒ及びＪ．Ｓ．Ｌｉｎｄｓｅｙ、「マルチビット情報記憶に対する構造的影響を研究するためのチオール誘導体化ポルフィリン二量体及び三量体の合成」、Ｊ．Ｏｒｇ．Ｃｈｅｍ．、２０００、６５、７３６３〜７３６０。
【非特許文献５】Ｃ．Ｃｌａｕｓｅｎ、Ｄ．Ｔ．Ｇｒｙｋｏ、Ａ．Ａ．Ｙａｓｓｅｒｉ、Ｊ．Ｒ．Ｄｉｅｒｓ、Ｄ．Ｆ．Ｂｏｃｉａｎ、Ｗ．Ｇ．Ｋｕｈｒ及びＪ．Ｓ．Ｌｉｎｄｓｅｙ、「マルチビット情報記憶のための同一モノマーから構成される強固に共役したポルフィリンアレイの研究」、Ｊ．Ｏｒｇ．Ｃｈｅｍ．、２０００、６５、７３７１〜７３７８。
【非特許文献６】Ｊ．Ｌｉ、Ｄ．Ｇｒｙｋｏ、Ｒ．Ｂ．Ｄａｂｋｅ、Ｊ．Ｒ．Ｄｉｅｒｓ、Ｄ．Ｆ．Ｂｏｃｉａｎ、Ｗ．Ｇ．Ｋｕｈｒ及びＪ．Ｓ．Ｌｉｎｄｓｅｙ、「マルチビット分子的情報記憶のためのチオール誘導体化ユーロピウムポルフィリン系三層サンドイッチ錯体の合成」、Ｊ．Ｏｒｇ．Ｃｈｅｍ．、２０００、６５、７３７９〜７３９０。
【非特許文献７】Ｄ．Ｔ．Ｇｒｙｋｏ、Ｐ．Ｃ．Ｃｌａｕｓｅｎ及びＪ．Ｓ．Ｌｉｎｄｓｅｙ、「電気活性表面に結合させるためのチオール誘導体化ポルフィリン化合物」、Ｊ．Ｏｒｇ．Ｃｈｅｍ．、１９９９、６４、８６３５〜８６４７。
【非特許文献８】Ｄ．Ｇｒｙｋｏ、Ｊ．Ｌｉ、Ｊ．Ｒ．Ｄｉｅｒｓ、Ｋ．Ｍ．Ｒｏｔｈ、Ｄ．Ｆ．Ｂｏｃｉａｎ、Ｗ．Ｇ．Ｋｕｈｒ及びＪ．Ｓ．Ｌｉｎｄｓｅｙ、「分子的八面体カウンターの設計及び合成に関する研究」、Ｊ．Ｍａｔｅｒ．Ｃｈｅｍ．、２００１、第１１巻、１１６２頁〜１１８０頁。
【非特許文献９】Ｋ．Ｍ．Ｒｏｔｈ、Ｊ．Ｓ．Ｌｉｎｄｓｅｙ、Ｄ．Ｆ．Ｂｏｃｉａｎ及びＷ．Ｃ．Ｋｕｈｒ、「表面に結合したレドックス活性な化学種の開回路電位のアンペロメトリー及びボルタンメトリー」、Ｌａｎｇｍｕｉｒ、投稿中。
【非特許文献１０】Ｂ．Ｅｉｔａｎ及びＡ．Ｒｏｙ、Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ（Ｐ．Ｃａｐｐａｌｌｅｔｔｉ編）、Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ、Ｂｏｓｔｏｎ、１９９９年。
【非特許文献１１】Ｋ．Ｙａｎｏ、Ｔ．Ｉｓｈｉｉ、Ｔ．Ｓａｎｏ、Ｔ．Ｍｉｎｅ、Ｆ．Ｍｕｒａｉ、Ｔ．Ｈａｓｈｉｍｏｔｏ、Ｔ．Ｋｏｂａｙａｓｈｉ、Ｔ．Ｋｕｒｅ及びＫ．Ｓｅｋｉ、「ギガビット〜テラビットの記憶のための単電子メモリー」、Ｐｒｏｃ．ＩＥＥＥ  １９９９、８７、６３３〜６５１。
【特許文献５】Ｍｉｓｒａら、米国特許第５，９６０，２７０号。
【非特許文献１２】Ａ．Ｃｈａｔｔｅｒｊｅｅら、「置換ゲートプロセスによって製造される、ゲート長が１００ｎｍ未満の金属ゲートＮＭＯＳトランジスター」、ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．、１９９７、８２１〜８２４。
【非特許文献１３】Ｊ．Ｍ．Ｂｕｒｉａｋ、「シリコン表面における有機金属化学：Ｓｉ−Ｃ結合により結合した機能的単層の形成」、Ｃｈｅｍ．Ｃｏｍｍｕｎ．、１９９９、１０５１〜１０６０。
【非特許文献１４】Ｊ．Ａ．Ｈａｂｅｒ、Ｉ．Ｌａｕｅｒｍａｎｎ、Ｄ．Ｍｉｃｈａｌａｋ、Ｔ．Ｐ．Ｖａｉｄ及びＮ．Ｓ．Ｌｅｗｉｓ、「Ｓｉ−Ｈ結合の酸化的活性化によりアルコキシル化された（１１１）配向Ｓｉ表面の電気化学的挙動及び電気的挙動」、Ｊ．Ｐｈｙｓ．Ｃｈｅｍ．Ｂ  ２０００、１０４、９９４７〜９９５０。
【非特許文献１５】１９９９  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｉｎｄｕｓｔｒｙ  Ａｓｓｏｃｉａｔｉｏｎ（ＳＩＡ）。
【非特許文献１６】Ｈ．Ｙｏｏｎら、「２．５Ｖ、３３３Ｍｂ／ｓ／ピン、１Ｇビットの二重速度同期ＤＲＡＭ」、ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、１９９９、３４、１５８９〜１５９８。
【００１３】
ゲル電解質の参考文献
【非特許文献１７】Ｊｏａｎ  Ｆｕｌｌｅｒ、Ａｍｙ  Ｃ．Ｂｒｅｄａ、Ｒｉｃｈａｒｄ  Ｔ．Ｃａｒｌｉｎ、「親水性イオン性液体及び疎水性イオン性液体に由来するイオン性液状ポリマーゲル電解質」、Ｊ．ｏｆ  Ｅｌｅｃｔｒｏａｎａｌ．Ｃｈｅｍ．、４５９（１９９８）、２９〜３４。
【非特許文献１８】Ａｋｉｈｉｒｏ  Ｎｏｄａ、Ｍａｓａｙｏｓｈｉ  Ｗａｔａｎａｂｅ、「室温溶融塩におけるビニルモノマーのインシトゥー重合によって調製される高電導性ポリマー電解質」、Ｅｌｅｃｔｒｏｃｈｉｍｉｃａ  Ａｃｔａ、４５（２０００）、１２６５〜１２７０。
【非特許文献１９】Ｈａｒｒｙ  Ｒ．Ａｌｌｃｏｃｋ、Ｅ．Ｃｌａｙ  Ｋｅｌｌａｍ  ＩＩＩ、Ｒｏｂｅｒｔ  Ｖ．Ｍｏｒｆｏｒｄ、「同時置換されたオリゴエチレンオキシ／トリフルオロエトキシ直鎖状ポリホスファゼンに由来するゲル電解質」、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｉｏｎｉｃｓ、１４３（２００１）、２９７〜３０８。
【非特許文献２０】Ｙ．Ｗ．Ｃｈｅｎ−Ｙａｎｇ、Ｊ．Ｊ．Ｈｗａｎｇ、Ｆ．Ｈ．Ｃｈａｎｇ、「ポリホスファゼン電解質Ｉ．ポリ［ビス（アミノ）ホスファゼン］及び過塩素酸リチウムに基づく新しいポリマー電解質の調製及び導電性」、Ｍａｃｒｏｍｏｌｅｃｕｌｅｓ、３０（１９９７）、３８２５〜３８３１。
【発明の開示】
【課題を解決するための手段】
【００１４】
本発明には、従来的にはＦＥＴの誘電性領域であるところにおいて本明細書中に記載されるような電荷蓄積分子を含む新規なハイブリッドトランジスター回路が含まれる。これらの記憶分子は、具体的な実施形態では、電荷を保持するために作製することができ、従って、本発明の特定の実施形態によるハイブリッドトランジスターが浮動ゲートＦＥＴと同様に作動することを可能にし得る。このデバイスはしばしば、分子ＦＥＴ又はｍ−ＦＥＴとして本明細書中で示されることがある。
【００１５】
更なる具体的な実施形態において、ｍ−ＦＥＴは、不連続（又は量子化された）量の電荷を蓄える分子、従って、ｍ−ＦＥＴが多状態での作動を有することを可能にする分子を有することができる。
【００１６】
更なる具体的な実施形態において、本発明は、フラッシュ型メモリーセルと同様に作動するメモリーセルを含む。このセルは、ｍ−ＦＥＴに基づくことができ、しばしば分子ハイブリッドメモリーセルとして本明細書中で示されることがある。
【００１７】
本発明の具体的な実施形態によれば、分子ハイブリッドメモリーセルは下記の利点の１つ以上を有する。（１）低い電力及び／又は電圧での作動（これは約２Ｖ未満であり得る）、並びに／あるいは低い電力消費、（２）具体的な構築では、分子の不連続な状態による多値メモリー作動が可能であること、（３）特定の構築では、自己集合法により電荷分子の直裁的な製造が可能であること、（４）所与のメモリーデバイスにおける多数の分子を使用することによる故障許容性、（５）ＤＲＡＭ型デバイスについては、数分までの電荷保持時間（例えば、ある種の半導体メモリーの電荷保持時間の１，０００倍以上）、及び（６）分子的大きさへのスケールダウンが可能であること。
【００１８】
具体的な実施形態において、本発明は、浮動ゲートＳｉ−ＭＯＳＦＥＴ又はフラッシュメモリーと類似するいくつかの作動特性を、本明細書中で議論される差異及び利点とともに有するメモリーデバイスにおいて使用することができる。Ｓｉ−ＭＯＳＦＥＴは、この分野では知られているように、一般に、（１）ソース領域、（２）ドレイン領域、及び（３）チャネル領域を含み、この場合、チャネル領域が（４）非導電性層（例えば、誘電体層）によって（５）制御ゲートから隔てられている。フラッシュメモリーのいくつかのタイプにおいてデータ記憶のために設計された改良型ＭＯＳＦＥＴが知られており、これは、（６）浮動ゲートを、制御ゲート（これは、特に浮動ゲート設計では、ときとしてカウンター電極として呼ばれることがある）と、チャネル領域（これは一般には誘電性層に埋め込まれる）との間に含む。そのような設計では、制御ゲートが電圧又は電流の供給源から切断された後も電荷を保持するために、浮動ゲートには電流を注入することができる。
【００１９】
本発明の具体的な実施形態によれば、ＭＯＳＦＥＴ型デバイスの誘電性層の一部又はすべてが分子的構成要素によって置き換えられる。少なくとも、これらの構成要素には、電荷蓄積分子（ＣＳＭ）、例えば、本明細書中及び組み込まれた参考文献において記載されるようなポルフィリン化合物又はポルフィリン系分子又は他の電荷蓄積分子が含まれる。特定の実施形態では、電荷蓄積分子は、本明細書中及び組み込まれた参考文献において記載されるようなリンカー（これはまたチャネルリンカーとも呼ばれる）を介して基板に結合している。具体的な実施形態において、制御ゲートスペーサーが、制御ゲート−電荷蓄積分子の境界を越える電子移動を妨げるために、そしてチャネル領域における蓄えられた電荷の影像化を高めるために、電荷蓄積分子の遠位端（チャネル領域から最も離れた端部）の間に配置される。
【００２０】
具体的な実施形態において、電荷蓄積分子及び関連する分子が電解質と一緒に誘電性領域に設置される。制御ゲートが分子的構成要素を覆って配置される。
【００２１】
特定の好ましい実施形態において、ｍ−ＦＥＴの分子層を構成する電荷蓄積分子はポルフィリン系大環状化合物であり、より好ましくはポルフィリン化合物である。ポルフィリン系大環状化合物の利点の１つは、異なり、且つ識別可能な多数の非ゼロ酸化状態（電荷状態）を有するポルフィリン系大環状化合物を設計することができ、従って、具体的な実施形態において多段階での作動を可能にするということである。例えば、ｍ−ＦＥＴでは、多値でのメモリー作動により、メモリー密度を著しく増大させることができる。
【００２２】
本明細書中に提供される教示に従って構築されるデバイスは、浮動ゲートフラッシュメモリーデバイスと同様に挙動させるために作製され得ることが、当業者によって理解される。本発明の具体的な実施形態によるそのようなデバイスの作動方法は下記のように進む。書き込み処理時に、適切な電圧がゲートに加えられる。この電圧により、分子が酸化され（例えば、電子がトンネル効果により飛び出し）、電荷が分子に蓄えられる。次に、この蓄えられた電荷が、ｍ−ＦＥＴの閾値電圧を変化させるために使用され、例えば、分子上の正電荷は閾値電圧の負の偏移をもたらす（今問題としている実施形態では、分子は一般にはカチオン型であり、だが、ＣＳＭが負電荷を保持し、閾値電圧の正の偏移をもたらし得る他の実施形態が可能である）。この変化した閾値電圧が、ｍ−ＦＥＴに蓄えられたたデータを決定するために検知される。
【００２３】
他の特徴及び利点
本発明並びに様々な具体的な態様及び実施形態は、下記の図面及び詳細な説明を参照してより十分に理解される。明確化のために、この議論では、具体的な例に関して、デバイス、方法及び概念が参照される。しかしながら、本発明及びその態様は様々なタイプのデバイス及びシステムに対して適用され得る。従って、本発明は、添付された請求項に示される場合を除き、限定されないことが意図される。
【００２４】
更に、本明細書中に記載される論理系及び論理方法などの様々な論理系及び論理方法は様々な異なる構成要素及び異なる機能をモジュール様式で含み得ることがこの分野では広く知られている。本発明の種々の実施形態では、様々な構成要素及び機能の種々の混合を含むことができ、そして様々な機能が様々な要素の一部としてグループ化されることがある。明確化のために、本発明は、多くの異なる革新的構成要素及び革新的構成要素の革新的組合せを含むシステムに関して記載される。いかなる推論も、本発明を、本明細書におけるいずれかの例示的な実施形態において示される革新的構成要素のすべてを含有する組合せに限定するために取るべきではない。
【００２５】
本明細書中に引用されているすべての参考文献、刊行物、特許及び特許出願は、本明細書により、すべての目的のためにその全体が参考として組み込まれる。
【発明を実施するための最良の形態】
【００２６】
本発明を詳しく説明する前に、本発明は、特定の組成又はシステム（これらは、当然のことではあるが、変化し得る）に限定されないことを理解しなければならない。本明細書中で使用される用語は、特定の実施形態を記述する目的のためだけであり、限定であることを意図しないこともまた理解しなければならない。本明細書中及び添付された請求項で使用されているように、「ａ」、「ａｎ」及び「ｔｈｅ」の単数形態は、内容及び文脈が別途明確に示していない限り、複数である参照体を包含する。従って、例えば、「デバイス」に対する参照は、２つ以上のそのようなデバイスの組合せなどを包含する。
【００２７】
別途定義されない限り、本明細書中で使用されるすべての技術的用語及び科学的用語は、本発明が関連する分野の当業者によって一般的に理解されているのと同じ意味を有する。本明細書中に記載される方法及び材料と類似又は同等である方法及び材料はどれも、本発明を実施する際に使用することができ、又は本発明を試験するために使用することができるが、好ましい材料及び方法が本明細書中に記載される。
【００２８】
本発明を記載し、特許請求することにおいて、下記の用語は、文脈がそれ以外のことを要求しない限り、下記に示される定義に従って一般には使用される。
【００２９】
定義
用語「酸化」は、元素、化合物又は化学的置換基／サブユニットにおける１個以上の電子の喪失を示す。逆に、還元の用語は、元素、化合物又は化学的置換基／サブユニットにおける１個以上の電子の獲得を示す。
【００３０】
「酸化状態」は、電気的に中性な状態を示すか、あるいは、元素、化合物又は化学的置換基／サブユニットに対する電子の獲得又は喪失によってもたらされる状態を示す。特定の実施形態において、用語「酸化状態」は、中性状態、及び、電子の獲得又は喪失（還元又は酸化）によって生じる中性状態以外の任意の状態を示す。
【００３１】
用語「多数の酸化状態」は、２つ以上の酸化状態を意味する。特定の実施形態では、酸化状態は、電子の獲得（還元）又は電子の喪失（酸化）を反映し得る。
【００３２】
用語「異なり、且つ識別可能な」は、２つ以上の酸化状態を示す際、実体（原子、分子、凝集物、サブユニットなど）における正味電荷が２つの異なる状態で存在し得ることを意味する。そのような状態は、状態間の差が室温（例えば、０℃〜約４０℃）での熱エネルギーよりも大きいときに、「識別可能」であると言われる。
【００３３】
用語「密に共役した」は、本発明の多サブユニット（例えば、ポリマー）記憶分子のサブユニットに関して使用されるとき、１つのサブユニットの酸化がそれ以外のサブユニットの酸化電位を変化させるようにサブユニットが互いに配置されていることを示す。特定の実施形態において、変化は、第２のサブユニットの（非中性）酸化状態が第１のサブユニットの非中性酸化状態とは異なり、且つ識別可能であるように十分である。特定の実施形態において、密な共役は、共有結合（例えば、単結合、二重結合、三重結合など）によって達成される。しかしながら、特定の実施形態では、密な共役は、リンカーによって、イオン性相互作用を介して、疎水性相互作用を介して、金属の配位によって、又は単純な機械的並置によって生じ得る。サブユニットは密に共役し得るので、レドックスプロセスは単一超分子のプロセスであることが理解される。
【００３４】
用語「電子的に共役した」は、電荷蓄積分子及び基板に関して使用される際、電子が、加えられたシグナル又は場に応答して記憶分子と基板との間を移動し、それにより記憶分子の酸化状態を変化させるような、分子と基板との間における会合を示す。電子的共役は、直接的な共有結合的連結、間接的な共有結合的共役（例えば、リンカーを介して）、直接的又は間接的なイオン的結合、あるいは他の結合（例えば、疎水性結合）を含むことができる。更に、実際の結合が要求されないことがあり、記憶媒体／分子がチャネル表面と単純に接触していてもよい。電解質又はゲートが記憶媒体／分子に対して十分に近く、その結果、加えられた場により、電荷蓄積分子の酸化反応が生じる場合、何らかの接触が電解質／チャネルと記憶媒体／分子との間に存在しなければならないこともまた必ずしも必要でない。
【００３５】
用語「レドックス活性（な）ユニット」又は用語「レドックス活性（な）サブユニット」は、適切な電圧を加えることによって酸化又は還元され得る分子又はそのような分子の構成要素を示す。用語「レドックス活性」分子は、適切な電圧を加えることによって酸化又は還元され得る分子又はそのような分子の構成要素を示す。
【００３６】
本明細書中で使用される用語「サブユニット」は、分子のレドックス活性な構成要素を示す。
【００３７】
用語「電荷蓄積分子」又は用語「記憶分子」は、情報の保存のために使用することができる１つ以上の酸化状態を有する分子（例えば、１つ以上のレドックス活性なサブユニットを含む分子）を示す。
【００３８】
用語「電荷蓄積分子」又は用語「記憶分子」は、２つ以上の記憶分子を含む組成物を示す。「電荷蓄積分子」又は「記憶分子」は、記憶分子の１つの化学種だけを含有することができ、又は記憶分子の２つ以上の異なる化学種を含有することができる。異なり、且つ識別可能な酸化状態の多重性は、記憶分子の異なる化学種の組合せによって得ることができ、この場合、それぞれの化学種が異なる酸化状態の上記多重性に寄与し、そして、それぞれの化学種は、中性でない単一酸化状態を有する。あるいは、又は更に、「電荷蓄積分子」又は「記憶分子」は、中性でない多数の酸化状態を有する記憶分子の１つ以上の化学種を含むことができる。「電荷蓄積分子」又は「記憶分子」は、記憶分子の１つの化学種を主として含有することができ、又は多数の異なる記憶分子を含有することができる。電荷蓄積分子」又は「記憶分子」はまた、（例えば、化学的安定性、適切な機械的特性を提供するために、電荷の漏れを防止するために）記憶分子とは異なる分子などの会合型構成要素を含むことができる。
【００３９】
用語「読み取り」又は用語「問いただす」は、１つ以上の分子（例えば、記憶媒体を構成する分子）の酸化状態を決定することを示す。
【００４０】
用語「Ｅ1/2」は、下記の式により定義されるようなレドックスプロセスの見かけ電位（Ｅo）の実用的な定義を示す：Ｅ＝Ｅo＋（ＲＴ／ｎＦ）ｌｎ（Ｄox／Ｄred）（式中、Ｒはガス定数であり、ＴはＫ（ケルビン）単位の温度であり、ｎはプロセスに関与する電子の数であり、Ｆはファラデー定数（９６，４８５クーロン／モル）であり、Ｄoxは酸化型化学種の拡散係数であり、Ｄredは還元型化学種の拡散係数である）。
【００４１】
用語「ポルフィリン系大環状化合物」はポルフィリン化合物又はポルフィリン誘導体を示す。そのような誘導体には、更なる環がポルフィリン核にオルト縮合又はオルト−ペリ縮合したポルフィリン類、別の要素の原子によるポルフィリン環の１つ以上の炭素原子の置換（骨格置換）を有するポルフィリン類、別の要素の原子によるポルフィリン環の窒素原子の置換（窒素の骨格置換）を有する誘導体、水素以外の置換基がポルフィリンの周辺原子（ｍｅｓｏ−、β−）又はコア原子に存在する誘導体、ポルフィリンの１つ以上の結合が飽和した誘導体（ヒドロポルフィリン類、例えば、クロリン類、バクテリオクロリン類、イソバクテリオクロリン類、デカヒドロポルフィリン類、コルフィン類、ピロコルフィン類など）、１つ以上の金属が１つ以上のポルフィリン原子に配位することによって得られる誘導体（メタロポルフィリン類）、ポルフィリン環に１つ以上の原子（ピロール系ユニット及びピロメテニルユニットを含む）が挿入されている誘導体（拡張型ポルフィリン類）、１つ以上の基がポルフィリン環から除かれている誘導体（縮小型ポルフィリン類、例えば、コリン、コロール）、及び上記誘導体の組合せ（例えば、フタロシアニン類、ｓｕｂ−フタロシアニン類及びポルフィリン異性体）が含まれる。ポルフィリン系大環状化合物にはまた、三層サンドイッチ錯体、並びにサンドイッチ錯体のオリゴマーが含まれる。好ましいポルフィリン系大環状化合物は少なくとも１つの５員環を含む。
【００４２】
用語「ポルフィリン」は、４個の窒素原子、及び様々な金属原子が容易に置換し得る２個の置換可能な水素と一緒に４個のピロール環から典型的には構成される環状構造体を示す。典型的なポルフィリンはヘミンである。
【００４３】
用語「マルチポルフィリンアレイ」は、２以上の多数の共有結合的に連結したポルフィリン系大環状化合物を示す。マルチポルフィリンアレイは、直鎖状、環状又は分枝状であり得る。
【００４４】
用語「サンドイッチ配位化合物」又は用語「サンドイッチ配位錯体」は、式ＬnＭn-1（式中、各Ｌは（下記に記載されるような）複素環配位子であり、各Ｍは金属であり、ｎは２以上であり、好ましくは２又は３であり、各金属は１対の配位子の間に位置し、（金属の酸化状態に依存して）各配位子における１つ以上のヘテロ原子（典型的には、複数のヘテロ原子、例えば、２個、３個、４個、５個）に結合する）の化合物を示す。従って、サンドイッチ配位化合物は、金属が炭素原子に結合しているフェロセンなどの有機金属化合物ではない。サンドイッチ配位化合物における配位子は、一般には、積み重ねられた配向で配置される（すなわち、配位子は、互いにその軸の周りに回転させられてもよく、又は回転させられなくてもよいが、一般には、同一平面的に配向させられ、互いに軸方向に整列させられる）（例えば、Ｎｇ及びＪｉａｎｇ（１９９７）、Ｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ  Ｒｅｖｉｅｗｓ、２６：４３３〜４４２を参照のこと）。サンドイッチ配位錯体には、「二層サンドイッチ配位化合物」及び「三層サンドイッチ配位化合物」が含まれるが、これらに限定されない。サンドイッチ配位化合物の合成及び使用が米国特許第６，２１２，０９３号Ｂ１に詳しく記載される。
【００４５】
用語「二層サンドイッチ配位化合物」は、ｎが２であり、従って、式Ｌ1−−Ｍ1−−Ｌ2（式中、Ｌ1及びＬ2のそれぞれは同じ又は異なり得る）を有する上記に記載されるようなサンドイッチ配位化合物を示す（例えば、Ｊｉａｎｇら（１９９９）、Ｊ．Ｐｏｒｐｈｙｒｉｎｓ  Ｐｈｔｈａｌｏｃｙａｎｉｎｅｓ、３：３２２〜３２８を参照のこと）。
【００４６】
用語「三層サンドイッチ配位化合物」は、ｎが３であり、従って、式Ｌ1−−Ｍ1−−Ｌ2−−Ｍ2−−Ｌ3（式中、Ｌ1、Ｌ2及びＬ3のそれぞれは同じ又は異なり得るし、Ｍ1及びＭ2は同じ又は異なり得る）を有する上記に記載されるようなサンドイッチ配位化合物を示す（例えば、Ａｒｎｏｌｄら（１９９９）、Ｃｈｅｍｉｓｔｒｙ  Ｌｅｔｔｅｒｓ、４８３〜４８４を参照のこと）。
【００４７】
「リンカー」は、２つの異なる分子を結合させるために、又は分子の２つのサブユニットを結合させるために、又は分子を基板に結合させるために使用される分子である。
【００４８】
「基板」は、１つ以上の分子を結合させるための適切な、好ましくは固体である材料である。基板は、ガラス、プラスチック、シリコン、ゲルマニウム、無機物（例えば、石英）、半導体（たとえば、ドープ処理されたシリコン、ドープ処理されたゲルマニウムなど）、セラミック、金属など（これらに限定されない）を含む材料から形成され得る。
【００４９】
用語「アリール」は、ベンゼン、ナフタレン、フェナントレン、アントラセンなどに特徴的な環構造（すなわち、ベンゼンの６炭素環、又はそれ以外の芳香族誘導体の縮合した６炭素環のいずれか）をその分子が有する化合物を示す。例えば、アリール基は、フェニル（例えば、Ｃ6Ｈ5）又はナフチル（例えば、Ｃ10Ｈ7）であり得る。アリールは、置換基として作用する一方で、自身が更なる置換基（例えば、本明細書中の様々な式におけるＳnのために提供される置換基）を有し得ることが認識される。
【００５０】
用語「アルキル」は、１個の水素を式から除くことによってアルカンに由来し得るパラフィン系炭化水素基を示す。例には、メチル（ＣＨ3−）、エチル（Ｃ2Ｈ5−）、プロピル（ＣＨ3ＣＨ2ＣＨ2−）、イソプロピル（（ＣＨ3）2ＣＨ−）がある。
【００５１】
用語「ハロゲン」は、周期表のＶＩＩＡ族の陰性元素のいずれか（フッ素、塩素、臭素、ヨウ素、アスタチン）を示す。
【００５２】
用語「ニトロ」はＮＯ2基を示す。
【００５３】
用語「アミノ」はＮＨ2基を示す。
【００５４】
用語「ペルフルオロアルキル」は、すべての水素原子がフッ素原子で置換されているアルキル基を示す。
【００５５】
用語「ペルフルオロアリール」は、すべての水素原子がフッ素原子で置換されているアリール基を示す。
【００５６】
用語「ピリジル」は、１個のＣＨユニットが窒素原子で置換されているアリール基を示す。
【００５７】
用語「シアノ」は−ＣＮ基を示す。
【００５８】
用語「チオシアナト」は−ＳＣＮ基を示す。
【００５９】
用語「スルホキシル」は組成ＲＳ（Ｏ）−の基を示す（この場合、Ｒは、特定のアルキル基、アリール基、シクロアルキル基、ペルフルオロアルキル基又はペルフルオロアリール基である）。例には、メチルスルホキシル、フェニルスルホキシルなどがあるが、これらに限定されない。
【００６０】
用語「スルホニル」は組成ＲＳＯ2−の基を示す（この場合、Ｒは、特定のアルキル基、アリール基、シクロアルキル基、ペルフルオロアルキル基又はペルフルオロアリール基である）。例には、メチルスルホニル、フェニルスルホニル、ｐ−トルエンスルホニルなどがあるが、これらに限定されない。
【００６１】
用語「カルバモイル」は組成Ｒ1（Ｒ2）ＮＣ（Ｏ）−の基を示す（この場合、Ｒ1及びＲ2は、Ｈ、あるいは特定のアルキル基、アリール基、シクロアルキル基、ペルフルオロアルキル基又はペルフルオロアリール基である）。例には、Ｎ−エチルカルバモイル、Ｎ，Ｎ−ジメチルカルバモイルなどがあるが、これらに限定されない。
【００６２】
用語「アミド」は組成Ｒ1ＣＯＮ（Ｒ2）−の基を示す（この場合、Ｒ1及びＲ2は、Ｈ、あるいは特定のアルキル基、アリール基、シクロアルキル基、ペルフルオロアルキル基又はペルフルオロアリール基である）。例には、アセトアミド、Ｎ−エチルベンズアミドなどがあるが、これらに限定されない。
【００６３】
用語「アシル」は、カルボキシル基のＯＨが特定の他の置換基によって置換されている有機酸基（ＲＣＯ−）を示す。例には、アセチル、ベンゾイルなどがあるが、これらに限定されない。
【００６４】
特定の実施形態において、金属が「Ｍ」又は「Ｍn」（式中、ｎは整数である）によって示されるとき、金属は対イオンと会合し得ることが認識される。
【００６５】
本明細書中の式において使用される用語「置換基」は、具体的には「Ｓ」又は「Ｓn」（式中、ｎは整数である）によって示されるが、特定の実施形態では、当該化合物のレドックス電位を調節するために使用され得る基（サブユニット）を示す。好ましい置換基には、アリール、フェニル、シクロアルキル、アルキル、ハロゲン、アルコキシ、アルキルチオ、ペルフルオロアルキル、ペルフルオロアリール、ピリジル、シアノ、チオシアナト、ニトロ、アミノ、アルキルアミノ、アシル、スルホキシル、スルホニル、アミド及びカルバモイルが含まれるが、これらに限定されない。特定の実施形態において、置換されたアリール基がポルフィリン化合物又はポルフィリン系大環状化合物に結合し、アリール基上の置換基が、アリール、フェニル、シクロアルキル、アルキル、ハロゲン、アルコキシ、アルキルチオ、ペルフルオロアルキル、ペルフルオロアリール、ピリジル、シアノ、チオシアナト、ニトロ、アミノ、アルキルアミノ、アシル、スルホキシル、スルホニル、アミド及びカルバモイルからなる群から選択される。
【００６６】
特に好ましい置換基には、４−クロロフェニル、３−アセトアミドフェニル、２，６−ジクロロ−４−トリフルオロメチルが含まれるが、これらに限定されない。好ましい置換基は約５ボルト未満（好ましくは約２ボルト未満、より好ましくは約１ボルト未満）のレドックス電位範囲をもたらす。
【００６７】
表現「約Ｘボルト未満のレドックス電位範囲をもたらす」は、そのようなレドックス電位範囲をもたらす置換基が化合物に組み込まれ、その結果、置換基が組み込まれている化合物がＸボルト以下の酸化電位（Ｘは数値である）を有するということを示す。
【００６８】
概略
本発明には、新規なハイブリッドフラッシュメモリーデバイスが含まれる。本明細書中ではしばしばｍ−ＦＥＴとして示されるが、このデバイスは、電界効果トランジスター（ＦＥＴ）に類似して作動する。本発明の具体的な実施形態によれば、ｍ−ＦＥＴは基本的にはＦＥＴであるが、電荷蓄積分子（ＣＳＭ）の１つ以上の化学種が誘電性領域に配置されており、その結果、制御ゲートに加えられる電場によって、電荷がＣＳＭに蓄えられ得るか、又はＣＳＭから除かれ得る。本発明の具体的な実施形態によれば、電荷蓄積分子は、１つ以上の不連続な酸化状態において電荷を蓄えることができ、これにより、多レベルでの作動が可能になる。本発明の具体的な実施形態によれば、ＣＳＭに蓄えられた電荷は、その後、フラッシュメモリーにおける検出と同様に、トランジスターを流れるソースドレイン電流（ＩSD）を測定することによって容易に検出することができる。
【００６９】
本発明の特定の具体的な実施形態に従って作製されたｍ−ＦＥＴは、本質的にはハイブリッド型であり、従来の固体アセンブリー（例えば、リソグラフィー）と、例えば、電荷蓄積物質を作製するための合成化学の方法とを使用して製造された要素を含む。具体的な実施形態によれば、低出力の高密度メモリー記憶装置は、上記で引用された参考文献において議論されたように電気活性な表面に結合したレドックス活性な分子の単層を含む電荷蓄積物質を含むことができる。
【００７０】
具体的な実施形態において、多重ビットの情報を、１つ以上の不連続な酸化状態をもたらすレドックス活性な分子の使用によって記憶させることができる。分子における情報の書き込み／読み取りは、具体的な実施形態では、室温で電気的に行うことができる。
【００７１】
単ビット作動の場合、本発明の具体的な実施形態によるｍ−ＦＥＴは、通常のフラッシュメモリーの場合よりも低い書き込み電圧が必要とされるが、通常の浮動ゲートフラッシュメモリーに類似するメモリーアーキテクチャーにおいて使用することができる。
【００７２】
マルチビット作動の場合、読み取りを、様々な方法によって、例えば、異なる様々な準位におけるＩDS及び／又はＶDS及び／又はＶGSを検出することなどによって達成することができる。様々なアーキテクチャーを、１個だけのｍ−ＦＥＴからのマルチビット読み取りを可能にするために使用することができる。
【００７３】
マルチビット作動の場合、書き込みを、様々な方法によって、例えば、異なる様々なゲート電圧（ＶGS）を加えることなどによって達成することができる。様々なアーキテクチャーを、１個だけのｍ−ＦＥＴメモリーセルへのマルチビット書き込みを可能にするために使用することができる。
【００７４】
従って、本発明の具体的な実施形態によれば、ポルフィリン系大環状化合物が、ハイブリッドＣＭＯＳ／分子の多値メモリーにおける電荷蓄積分子として使用される。ポルフィリン系大環状化合物は、（ａ）室温における不連続な酸化状態、（ｂ）すべての状態にアクセスするための低電圧作動（約２Ｖ未満）、（ｃ）適切な基板におけるロバスト且つ再現性のある自己集合、及び（ｄ）不連続な電荷蓄積能を含む、多くの他の材料を上回る明確な利点を提供する。本発明の具体的な実施形態によれば、これらの特徴は、多準位でのメモリー記憶を実現する容易な書き込み／読み取り作動をもたらす。
【００７５】
本発明の特定の実施形態によれば、他の要素を、作動を改善するためにｍ−ＦＥＴに含ませることができる。特定の実施形態では、リンカーが、ＣＳＭと、チャネルを含有する基板との間における物理的結合及び／又は所望される電気的経路を提供するために使用される。必要に応じて使用されるリンカーの材料及び性質は下記で更に議論される。更に、特定の実施形態では、スペーサーが、制御ゲートとＣＳＭとの間における物理的及び／又は電気的な分離を提供するために使用される。必要に応じて使用されるスペーサーの材料及び性質は下記で更に議論される。更に、特定の実施形態では、電解質がＣＳＭと接触しており、電子が特定の条件のもとでＣＳＭと基板との間を流れることを可能にしている。必要に応じて使用される電解質の材料及び性質は下記で更に議論される。
【００７６】
電荷密度分析
本明細書中及び引用された参考文献に記載されるようなＣＳＭが本発明の具体的な実施形態によるｍ−ＦＥＴにおける使用に好適であることを明らかにするためには、そのような分子を用いて達成され得る電荷密度を考慮しなければならない。例えば、個々のポルフィリン分子が約１００Å2の面積を占めるとすれば、これらのＣＳＭは（個々に酸化された分子について）約１．６×１０-5Ｃ・ｃｍ-2の最小電荷密度を有する。この密度は、１００ｎｍの長さ及び幅を有するトランジスターを使用して容易に検出することができる。この機構を支配する式が下記に示される：
【００７７】
【数１】
2005513786.tif 000003
【００７８】
（式中、ＶTは閾値電圧であり、ΔＶTは、ＣＳＭ上の電荷によって生じるＶTの変化であり、
【数２】
2005513786.tif 000004
は、分子に蓄えられた電荷であり、ＣCGは分子と電解質との間のキャパシタンスである）。この表現から理解され得るように、閾値電圧の変化（ΔＶT）を増大させるためには、双極子層のキャパシタンス（ＣCG）を低下させることが必要である。上記で議論されたように、本発明の具体的な実施形態によれば、これは、適切な制御ゲートスペーサーを本発明の具体的な実施形態によるｍ−ＦＥＴに組み込むことによって達成することができる。このスペーサーは、チャネル表面に対して遠位側のＣＳＭの面に配置される。本発明の具体的な実施形態によれば、そのような制御ゲートスペーサーは、電解質中の対イオンを、充電されたメモリー記憶分子から隔てさせる。典型的な制御ゲートスペーサーから生じる閾値電圧の変化は約０．１８Ｖ（厚さ＝１ｎｍ、誘電率＝１０）であることに留意すること。この値は、本発明の具体的な実施形態によるｍ−ＦＥＴでは容易に検出可能である。
【００７９】
代表的ｍ−ＦＥＴのアーキテクチャー
図１は、本発明の具体的な実施形態による代表的ｍ−ＦＥＴの構成要素を例示するブロック図である。図２は、本発明の具体的な実施形態による代表的ｍ−ＦＥＴの構成要素を例示し、且つ場合により使用される構成要素を示すブロック図である。
【００８０】
図１及び図２は、ハイブリッド集積回路上に製造される、トランジスター及び／又はメモリー素子などの固体電気デバイスを表していることが理解され得ることが当業者には明らかである。あるいは、図１及び図２は、能動的な構成成分の具体的な物理的な配向又は配置を示すことなく、本明細書中に記載されるようなｍ−ＦＥＴの作動構成要素及び／又は特徴を表していることが理解され得る。固体設計の分野では広く知られているように、固体回路の物理的配置は、同じ基本的な回路演算を維持しながらであっても、具体的な適用については広く変化し得る。本発明は、様々な具体的な物理的回路アーキテクチャーにおいて具体化され得る、本明細書中に記載され、そして特許請求される回路演算の新規な方法を包含する。
【００８１】
記載を容易にするために、ｍ−ＦＥＴは、本明細書中ではしばしば、基本的な垂直配向を有するという点から記載されるが、この場合、「上部」は制御ゲート／カウンター電極として定義され、底部はチャネル領域として定義される。本発明の具体的な実施形態によるデバイスは、示された物理的配向とは異なる物理的配向を有する実現化体を含む様々な物理的実現化体を有し得ることが当業者には理解される。
【００８２】
図１は、本発明の具体的な実施形態による代表的ｍ−ＦＥＴの構成要素を例示するブロック図である。当業者には理解されるように、例示されているデバイスは、ソース領域１０１、ドレイン領域１０３及びチャネル領域１０５を備える基板１００を有する一種の電界効果トランジスター（ＦＥＴ）を表している。標準的なＦＥＴでは、制御ゲート／カウンター電強（１１０など）は、制御ゲートにおける電場がソースとドレインとの間の電流の流れに対して影響するようにチャネル領域の近くに設置される。そのような構成要素の製造は、この分野における実施者には広く知られている様々なプロセス、例えば、フォトリソグラフィー、蒸着、電子ビームなどによって達成され得る。従って、これらの要素を構築するための、任意の多数の異なる知られている方法を本発明の異なる実施形態において用いることができる。
【００８３】
本発明の具体的な実施形態によれば、１つ以上の電荷蓄積分子１２０がゲート１１０とチャネル１０５との間に設置される。本発明の具体的な実施形態によれば、これらの電荷蓄積分子は、制御ゲート１１０における電位により、電荷がＣＳＭ１２０に蓄えられるように作動する。この電位が除かれたとき、電荷がＣＳＭ１２０に残留する。本発明の具体的な実施形態によれば、ＣＳＭ１２０に蓄えられた電荷は、チャネル領域１０５のコンダクタンスに影響を及ぼし、それにより、チャネル領域１０５の両端に、例えば、ソース１０１とドレイン１０３との間にシグナルを加えることによって検出することができる。
【００８４】
様々な材料が、本発明の具体的な実施形態による基板のために使用され得ることが当業者には理解される（例えば、Ｓｉ、Ｇｅ、ＳｉＣ、Ｇａ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｔａ、Ｔｉ、Ｒｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｏｓ、Ｍｎ、Ｈｆ、Ｚｒ、Ｖ、Ｎｂ、Ｌａ、Ｙ、Ｇｄ、Ｓｒ、Ｂａ、Ｃｓ、Ｃｒ、Ｃｏ、Ｎｉ、Ｚｎ、Ｇａ、Ｉｎ、Ｃｄ、Ｒｈ、Ｒｅ、それらの酸化物及びそれらの窒化物など）。制御ゲート（これはまたカウンター電極として示される）が電荷蓄積分子の近く（例えば、上方）に設置される。
【００８５】
読み取り及び書き込みの基本的作動
本発明の具体的な実施形態によれば、図１に例示されるデバイスなどのデバイスは、フラッシュメモリーデバイスに類似する挙動を有する。書き込み処理のとき、電圧が制御ゲート１１０に加えられる。この電圧により、ＣＳＭ１２０が酸化され（例えば、電子がトンネル効果によりチャネル領域に移り）、電荷が分子に蓄えられる。本発明の具体的な実施形態によれば、電荷蓄積分子は不連続な酸化状態（例えば、エネルギー状態）を有しており、不連続な状態の１つのエネルギー準位がＳｉのフェルミ準位又は任意のより低い準位と共鳴したとき、電子がトンネル効果によりチャネル領域に移る。生じた脱局在化した正味電荷は、従って、ｍ−ＦＥＴの閾値電圧を変化させる。例えば、分子上の正電荷は閾値電圧の負の偏移をもたらし、分子上の負電荷は閾値電圧の正の偏移をもたらす。電荷蓄積分子が一旦充電されると、ｍ−ＦＥＴの端子を電圧供給源から切断した場合、最初の書き込まれた状態に依存する場の乱れがセル内に生じる（セルの緩和）。
【００８６】
読み取り処理のとき、具体的な実施形態では、制御ゲートが、小さいゲートバイアス（ＶCG）に更され、得られるＩDS電流が、デバイスの電荷状態を決定するために使用される。
【００８７】
書き込み及び消去に対する代表的なＶ−Ｔ特性
図３には、本発明の具体的な実施形態によるｍ−ＦＥＴのＩ−Ｖ特性に対する書き込み及び消去の影響が例示される：（ａ）は線形目盛りで描かれ、（ｂ）は対数目盛で描かれる。本発明の具体的な実施形態によるｍ−ＦＥＴの電気的特性は、この図を参照して更に理解される。左側に示される５本の曲線及び右側に示される５本の曲線はそれぞれが、マルチビット作動における別個のデータ状態を示している。それぞれの図において、最も右側の曲線は消去状態又はゼロ状態を表している。
【００８８】
この特定の代表的構築において、図に例示されるように、デバイスが書き込まれた場合（例えば、電荷が分子に蓄えられた場合）、比較的より大きいトランジスター電流（ＩDS）が所与のデート電圧（ＶCG）で得られる。デバイスが消去された場合（分子に蓄えられた電荷がない場合）、より小さいＩDS電流が所与のデート電圧（ＶCG）で生じる。フラッシュデバイスの場合には一般的であるように、低電流の範囲では、電圧の小さい変化は電流の大きい変化（例えば、５桁〜６桁）をもたらすことに留意すること。従って、この電流は、読み取り作動のときに容易に検知され得る。
【００８９】
読み取り作動が検知によって達成されるので、このアーキテクチャーでの読み取りは、書き込みよりも著しく早くなり得る。これは、書き込みには、分子的記憶素子による正味の電子移動が要求されるからである。更に、本発明の具体的な実施形態によるデバイスは、レドックス活性分子及び／又はポルフィリン型分子の低い酸化電位のために、低電力のもとで作動し得る。消去処理のとき、分子内へのトンネル効果による電子移動を生じさせ、それにより、正電荷を中和する適切な還元性電圧が制御ゲートに加えられる。
【００９０】
電荷保持
本発明の具体的な実施形態によるｍ−ＦＥＴの電荷保持時間は、一般には、電荷蓄積分子における蓄えられた電荷の安定性、及び／又は電荷蓄積分子からの電子移動に対する障壁に依存する。電子移動に対する障壁は、一般には、下層の基板に対する電荷蓄積分子の電気的共役によって決定される。電荷蓄積分子がリンカーを介して共役している場合、電気的結合は、リンカーのエネルギー障壁の高さ及びリンカーの物理的大きさ（特に垂直方向の長さ）によって影響を受ける。これらは電子のトンネル作用特性に影響するからである。
【００９１】
チャネルリンカー及び制御ゲートスペーサー
図２は、本発明の具体的な実施形態による代表的ｍ−ＦＥＴの構成要素を例示し、且つ場合により使用される構成要素を示すブロック図である。この図では更に、スペーサー１３０及びリンカー１４０が例示される。制御ゲートスペーサー及びチャネルリンカーが存在する実施形態では、制御ゲートスペーサー及びチャネルリンカーは多数の機能を有する。両者は、ＣＳＭに蓄えられた電荷に対する遮蔽媒体として作用する。チャネルリンカーを通る経路（例えば、ＣＳＭからチャネルまで）は、典型的には、制御ゲートスペーサーよりも短いので、電荷蓄積分子に蓄えられた電荷のより多くがチャネルに影像化され、チャネル閾値電圧のより大きな調節をもたらす。
【００９２】
スペーサー
本発明の具体的な実施形態によるｍ−ＦＥＴが効果的に作動するためには、電荷蓄積分子に蓄えられた電荷のほとんどがチャネル領域に影像化され、その結果、蓄えられた電荷がＶTに対して最大限の作用を有することが一般には望ましい。この作用の大きさは、一般には、上部電極（制御ゲート）及び下部電極（チャネル）からの電荷の距離に依存する。この距離を大きくするために、１つ以上のスペーサー（１３０など）を本発明の具体的な実施形態に従って組み込むことができる。スペーサーの存在は酸化電位を少しだけ増大させ得る一方で、必要とされる書き込み電圧は、依然として、一般には、例えば、約１５Ｖ以上を必要とするフラッシュメモリーよりもかなり小さい。
【００９３】
様々な実施形態によれば、制御ゲートスペーサーは、電荷蓄積分子に、制御ゲートに、又は電荷蓄積分子及び制御ゲートの両方に化学的に結合させることができる。スペーサーはまた、何らかの化学的結合を用いることなく、電荷蓄積分子と制御ゲートとの間に物理的に設置することができる。典型的な制御ゲートスペーサーは、低誘電性物質（例えば、ε＜１５）のオリゴマー／ポリマーから構成され得るが、制御ゲートに結合させられる場合には、制御ゲートを構成する物質の表面に結合させるために適切な官能基を含むことができる。
【００９４】
従って、具体的な実施形態では、ＣＳＭの遠位側に制御ゲートスペーサーを使用することにより、ＣＳＭ（カチオン性）における電荷を電解質中の補償する電荷（アニオン性）から遮蔽する手段が提供される。遮蔽の程度は合成的設計によって変化させることができる。異なるサイズ、極性、及び分子的電荷蓄積実体からの広がりを有する様々な基を用いることができる。補償する電荷の平均変位を変化させることができることにより、読み取りプロセスのパラメーターを調節する手段が提供される。
【００９５】
制御ゲートスペーサーが存在する際、制御ゲートスペーサーの絶縁性により、制御ゲートと電荷蓄積分子との間における電子のトンネル効果移動が抑制される。従って、電子のトンネル効果移動が電荷蓄積分子とチャネルとの間で優先的に生じる。制御ゲートスペーサーはまた、スペーサーが、制御ゲート（電解質又は金属）をスペーサーの上部に設置することを可能にするために設計される製造を容易にするために使用することができる。
【００９６】
スペーサーが存在する際、スペーサーは、比較的大きいキャパシタンスを有する誘電体であることが一般には望ましい。本発明の具体的な実施形態によれば、大きいキャパシタンスは、ａ）制御ゲートスペーサーを薄くすることによって、ｂ）大きい誘電率の制御ゲートスペーサーを使用することによって、ｃ）制御ゲートスペーサーの面積を大きくすることによって、又はｄ）２つ以上の方法を組み合わせることによって達成することができる。（ａ）では、制御ゲートスペーサーの厚さは、電荷が、例えば、制御ゲートとＣＳＭとの間を通って容易に漏出し得るように薄くしてはならないことに留意しなければならない。方法（ｃ）では、制御ゲートスペーサーの面積を大きくすることは、セルサイズを増大させ得ることになり、これは、いくつかの適用では望ましくない場合がある。
【００９７】
リンカー
本明細書中及び引用された参考文献において議論されるように、具体的な実施形態では、リンカー（１４０など）をＣＳＭとチャネルとの間に提供することが望ましい。様々なリンカー組成及び化学的性質が、更には下記で、そして参考文献において議論される。リンカーが本発明の具体的な実施形態によるｍ−ＦＥＴにおいて使用された場合は、リンカーは、ｍ−ＦＥＴの電気的特性の最適化を可能にする更なる領域を提供する。従って、本発明の具体的な実施形態によれば、ｍ−ＦＥＴの所望する性能を、一般には、浮動ゲートデバイスの設計に関してこの分野では理解されるように、電荷保持時間と書き込み特性との間における所望する歩み寄りを達成するために、所望するエネルギー障壁及び物理的大きさを提供するためのリンカーを選択することによって達成することができる。チャネルリンカーは、適切な書き込み電圧がゲートに加えられたとき、電荷漏出を最小限に抑えながら、電子移動が電荷蓄積分子とチャネルとの間で生じるように一般には選ばれる。
【００９８】
当業者には理解されるように、リンカーのエネルギー障壁高さは、リンカーの最高被占軌道（ＨＯＭＯ）と最低空軌道（ＬＵＭＯ）との間のエネルギー差によって与えられる。障壁幅は、リンカーの物理的な垂直方向の長さによって与えられる。エネルギー障壁の幅及び高さは、様々な物理的長さ、及び所望するＨＯＭＯ−ＬＵＭＯギャップを与える組成のリンカーを選ぶことによって系統的な方法で変化させることができる。従って、アルキルリンカーを、オリゴ−ｐ−フェニレンリンカーとほぼ同じ長さを有するもののなかから選ぶことができる。これは、後者が、前者よりも低いエネルギー障壁高さを有するからである。本発明の具体的な実施形態によれば、最適化を達成するために、様々な分子を合成し、性能について試験することができ、そしてこのサイクルを、所望する最適化された性能を達成するために繰り返すことができる。
【００９９】
リンカー及びスペーサーの性質の選択
本発明の具体的な実施形態による具体的なアーキテクチャーにおいて、電荷保持、書き込み／読み取り時間、及び閾値電圧変化の大きさは、チャネルリンカー及び／又は制御ゲートスペーサーの物理的大きさ及び／又は電気的性質及び／又は化学的組成によって影響を受ける。従って、具体的な実施形態では、チャネルリンカーを良好なトンネル効果媒体にし、制御ゲートスペーサーを良好な絶縁性媒体にすることが好ましい。本発明の具体的な実施形態によれば、典型的には、チャネルリンカーは、電荷蓄積分子に対するその電気的経路に関して、制御ゲートスペーサーよりも短い。より高い制御ゲートスペーサー及び短いチャネルリンカーは、チャネル閾値電圧の最大限の調節を可能にする。制御ゲートスペーサー及びチャネルスペーサーの両者の性質を、それぞれの分子組成及び物理的大きさを調節することによって系統的に調節することができる。
【０１００】
静電結合
本発明の具体的な実施形態によれば、スペーサー及びリンカーの望ましい性質を選択するための１つの方法は、ｍ−ＦＥＴにおける境界のキャパシタンスを検討することによって行われる。図１に戻ると、図は、この分野では理解されるように、ｍ−ＦＥＴの誘電性層におけるＣＳＭが一般には制御ゲート及び／又は下層の基板に静電結合していることを例示している。
【０１０１】
このデバイスのＣＳＭにおける総キャパシタンスＣTOTは、デバイスのＣＳＭ構成成分に接続されている平行板コンデンサーすべての和である。従って、総キャパシタンスは下記の式によって与えられる：ＣTOT＝ＣCG＋ＣC＋ＣS＋ＣD（式中、ＣCはチャネルとＣＳＭとの間のキャパシタンスであり、ＣS及びＣDはソース／ドレインの重なりキャパシタンスであり、ＣCGは電荷蓄積分子と制御ゲートとの間のキャパシタンスである）。
【０１０２】
電荷が電荷蓄積分子に蓄えられていない場合を考える。この式は下記のように表すことができる：ＱCSM＝０＝ＣCG＊（ＶCSM−ＶG）＋ＣS＊（ＶCSM−ＶS）＋ＣD＊（ＶCSM−ＶD）（式中、ＶG、ＶS及びＶDは、それぞれ、ゲート、ソース及びドレインに加えられた電位である）。基板のバイアス並びにドレイン及びソールのバイアスがゼロであることが仮定される場合、ＣC及びＣFOX（ＣＳＭから分離酸化物までの場酸化物キャパシタンス）からのキャパシタンスは無視することができる。従って、ＣＳＭ電圧を様々な端子電圧によって間接的に決定することができる：ＶSCM＝ＶG＊ＧＣＲ＋ＶS＊ＳＣＲ＋ＶD＊ＤＣＲ（式中、ＧＣＲは制御ゲート結合比（ＣCC／ＣTOT）であり、ＳＣＲはソース結合比（ＣS／ＣTOT）であり、ＤＣＲはドレイン結合比（ＣD／ＣTOT）である）。
【０１０３】
本発明の具体的な実施形態によれば、ＧＣＲ結合比は、加えられたゲート電圧のほとんどが電荷蓄積分子上に現れ、それにより、必要なプログラミング電圧を低下させ、そしてプログラミング効率を増大させるようにできる限り大きくすることが一般には好ましい。具体的な実施形態では、これを達成するために、下記で更に議論されるように、大きいキャパシタンスを有する制御ゲートスペーサーを用いることができる。一般には、チャネルリンカーのキャパシタンスよりも約４倍以上大きい制御ゲートスペーサーのキャパシタンスに大ざっぱには変換される約０．８のＧＣＲを有することが望ましい。
【０１０４】
更に、具体的な実施形態によれば、チャネルリンカーの長さは、好ましくは約１００ｎｍ未満であり、より好ましくは約１０ｎｍ未満であり、更より好ましくは約２ｎｍ未満である。制御ゲートスペーサーの物理的な垂直方向の長さは、チャネルリンカーの物理的な垂直方向の長さの数倍であり、数百ナノメートルもの長さにすることができる。
【０１０５】
代表的なエネルギー帯ダイアグラム
書き込み、保存、及び消去の各機構を描写する代表的なエネルギー帯ダイアグラムが図４に示される。帯ダイアグラムに関して、適切な電圧をカウンター（ゲート）電極に加えることにより、荷電分子のエネルギー準位がチャネル物質（Ｓｉなど）のフェルミ準位と共鳴し、これにより、電子がトンネル効果により電荷蓄積分子に移動することが可能になる。
【０１０６】
図に示されるように、斜線領域はフェルミ準位を示している。書き込み作動のとき、（基板と比較して）負の電圧がゲートに加えられたとき、これにより、ＣＳＭからチャネルへの電子のトンネル効果による移動が生じる。ゲート電圧が除かれたとき、この電荷がＣＳＭに残留し、エネルギー帯は、保存後の状態について図に示される通りである。
【０１０７】
消去作動のとき、正のゲート電圧が加えられ、これにより、電子がトンネル効果によりチャネル領域からＣＳＭに移動し、ＣＳＭにおける蓄えられている電荷が減少する。
【０１０８】
通常の浮動ゲートメモリーは、しばしば、過消去を受けやすい一方で、過剰な電荷が、蓄えられている電荷から反対方向で浮動ゲートに強制的に移される場合、本発明の具体的な実施形態によるｍ−ＦＥＴにおいて本明細書中で議論されるようなＣＳＭを使用することにより、過消去の可能性が除かれる。これは、本明細書中で議論されるようなＣＳＭは、ＣＳＭが設計されているそのような極性とは反対の極性の電荷を一般には蓄えないからである。
【０１０９】
（代表的ｍ−ＦＥＴの製造）
ＣＳＭとして使用することが望ましいと考えられるポルフィリン分子及び他の分子は、一般には高温に更すことができないので、本発明は、更なる実施形態において、高温での工程がＣＳＭの設置前に行われ、その後、ＣＳＭの設置がより低い温度で行われ得るような製造スキームを提供する。
【０１１０】
図５には、本発明の具体的な実施形態によるｍ−ＦＥＴを製造するための代表的方法の工程が例示される。完全な記載を提供するために、この例における主要な製造工程のほとんどが記載される。製造における様々な変形が可能であり、そして具体的な実施形態では、この例において提供されるＣＳＭ構成要素に対する製造工程は他の製造プロセスに適合化され得ることが当業者には理解される。図６は、本発明の具体的な実施形態によるｍ−ＦＥＴを製造するための代表的方法のフローチャートである。
【０１１１】
この例によれば、製造は下記のように進められる。適切な領域（分離領域など）を有する基板が形成される（工程Ａ１）。基板は、上記で議論されたように、多くの適切な材料のいずれかであり得るが、Ｓｉが非常に一般的な基板材料である。分離領域は、浅トレンチ分離又はローコス（ｌｏｃｏｓ）分離などの任意の適切な製造技術を使用して形成される。場合により、この分野では理解されるように、基板の一部又はすべてを、最終的なデバイスの固有閾値電圧（ＶT）を変化させるためにドープ処理することができる。典型的には、この分野では理解されているように、デバイスが、数千又は数万の類似又は同一のデバイスと同時に、基板材料のウェハ上に形成される。
【０１１２】
本発明の具体的な実施形態によれば、次に、典型的には、１つ以上のダミー材料がウェハ上に設置される。これらの材料は、その機能が、ほとんど又はすべての高温での工程が行われるまで所定位置に残留することであるので、「ダミー」材料と呼ばれる。ダミー材料は後で除かれ、生じた空所がＣＳＭ構成要素の組み立てのために使用される。本発明の具体的な実施形態によれば、２つのダミー材料、すなわち、薄いダミー誘電性材料、それに続く、より厚いダミーゲート材料が使用される。具体的な実施形態では、これらの材料がウェハ上に析出及び成長させられる（工程Ａ２）。具体的な実施形態では、別個の、一般には薄いダミー誘電性材料が、ダミーゲート材料の除去時に基板を保護するために、最初に設置される。
【０１１３】
ウェハは、その後、ＣＳＭ構成要素を収容する領域を除くすべての領域でダミー材料を除くために、フォトリソグラフィーなどの標準的な技術を使用してエッチングされる（工程Ａ３）。その後、ソース−ドレイン−スペーサー材料の相似層（ｃｏｎｆｏｒｍａｌ  ｌａｙｅｒ）（すなわち、一般には、ほぼ同じ厚さで水平表面及び垂直表面を覆う層）が領域全体に設置される（工程Ａ４）。方向性エッチング（等方的エッチングなど）が、例えば、このソース−ドレイン−スペーサー材料の水平部分だけを除くために行われる（工程Ａ５）。これらの工程により、図５−１に例示される構造に似た構造が得られる。
【０１１４】
ソース領域及びドレイン領域が、その後、イオン注入などの標準的な製造技術を使用して作製される（工程Ａ６）。この分野では理解されるように、ソース−ドレイン−スペーサー材料の領域により、ソース領域及びドレイン領域がダミーゲート領域の下でどの程度広がるかが抑制される。これらの工程により、図５−２に例示される構造に似た構造が得られる。
【０１１５】
ウェハは、その後、ＳｉＯ2などの適切な材料の厚い分離層で被覆され（工程Ａ７）、これにより、図５−３に例示される構造に似た構造が得られる。ウェハは、その後、ダミーゲートの上部部分を露出させるために化学的及び／又は物理的に研磨される（工程Ａ８）。ダミーゲート及びダミー誘電体が、その後、選択的な湿式エッチングなどのプロセスを使用して、空所を形成させるために除かれ（工程Ａ９）、これにより、図５−４に例示される構造に似た構造が得られる。
【０１１６】
このとき、空所は、本明細書中の他の所及び引用された参考文献において議論されるように、より低い温度で、ＣＳＭ及び支持物質で満たすことができる。これらの前工程により、一般には、ＣＳＭ及び任意の関連する構成要素を結合させるための準備ができたトランジスターがもたらされる。例えば、自然の酸化物を除くためにＨＦ浸漬を行った後、ＣＳＭが空所領域に設置される（工程Ａ１０）。本明細書中の他の所及び参考文献において議論されるように、ＣＳＭは、ＣＳＭ及びチャネル領域の性質により、ＣＳＭがチャネル領域に選択的に引きつけられ、正しい配向で配置される点で、自己集合性であるように設計される。特定の実施形態では、結合に先立って、ＣＳＭが、本明細書中で議論されるようなリンカー及び／又はスペーサーに結合させられる。
【０１１７】
一般に、電解質物質もまた空所領域に設置される。電解質は、一般には、ＣＳＭに対する導電性経路を提供する。具体的な実施形態では、洗浄及び／又は研磨が、何らかのＣＳＭ又は電解質を望ましくない領域から除くために行われる。
【０１１８】
制御ゲート用の金属又は他の材料を、場合により、電解質との接触を提供するために設置することができ、そしてソース／ドレインに対する接点を具体的な実施形態では作製することができる（工程Ａ１１）。従って、本発明の具体的な実施形態によれば、高温での工程が、ＣＳＭの設置に先だって行われる。
【０１１９】
製造の更なる詳細
本発明の具体的な実施形態によるＣＳＭは、引用された参考文献に記載されるプロセスなどの任意の適切なプロセスを使用して、単層を形成させるために基板に結合させられる。これらの参考文献において議論されたように、ＣＳＭ及びチップの製造スキームの制約を考えると、ヒドロキシアルキルリンカーが、水素不動態化Ｓｉ又は類似する基板に結合させるために注目されている。Ｓｉ上では、リンカーは、ヒドロキシアルキル、ヒドロキシアリール、メルカプトアルキル、メルカプトアリール、セレニルアルキル、セレニルアリール、テルリルアルキル、テルリルアリールのような化合物を含むことができる。
【０１２０】
ゲル／電解質制御ゲート及びスペーサー
制御ゲートスペーサー及び制御ゲートはともに、いくつかの異なる方法を使用して構築することができる。１つの方法は、組み立てられたＣＳＭの上部にゲル／電解質を設置することであり、この場合、電解質と分子との間の境界は、制御ゲートスペーサーとして作用する二重層キャパシタンスをもたらす。電解質中のイオンが制御ゲートの役割を果たす。ゲル／電解質系の材料特性及び厚さは、電子移動（読み取り／書き込み）及び／又は電荷保持（電荷蓄積）が生じる電圧に合わせて最適化することができる。典型的には、この媒体は、電解質を含有する溶媒から構成されるが、粘度を増大させるためにポリマーを含有させることができる。この媒体は、電解質（典型的には、１．０Ｍ以下の下記のいずれか：テトラブチルアンモニウム＝ヘキサフルオロホスファート（ＴＢＡＨ）、ＬｉＰＦ6、ＬｉＣｌＯ4、ＬｉＢＦ4）を溶媒（プロピレンカーボナート、スルホラン、３−メチル−２−オキサゾリジノン、４−メチル−２−ペンタノンなど）に溶解することによって調製される。媒体の粘度は、高分子量のポリマー物質（ポリ（フッ化ビニリデン）−ヘキサフルオロプロピレン（ＰＶｄＦ（ＨＦＰ））、２−ヒドロキシエチルメタクリラート（ＨＥＭＡ）、アクリロニトリル、メチルメタクリラート、ポリ（エチレンオキシド）（ＰＥＯ）、ポリホスファゼンなど）を添加することによって制御される。あるいは、イオン性液体が溶媒／電解質媒体の代わりに使用され得る。典型的なイオン性液体には、１−エチル−３−メチルイミダゾリニウム＝テトラフルオロボラート、１−エチル−３−メチルイミダゾリニウム＝トリフラート（ＣＦ3ＳＯ3）、１−（１−ブチル）−３−メチルイミダゾリニウム＝ヘキサフルオロホスファート、１−ブチルピリジニウム＝テトラフルオロボラートが含まれる。ポリマーもまた、その粘度を制御するためにイオン性液体に添加することができる。
【０１２１】
電荷蓄積分子及びゲル／電解質が所定位置に置かれた後、ゲート電極が、リソグラフィーを使用して設置及び規定される。分子設置後の工程はすべて、分子のインテグリティ（ｉｎｔｅｇｒｉｔｙ）を乱さないために、低い温度で行われる。様々な幅及びチャネル長さを有するデバイスを、様々なゲート結合比を可能にするために製造することができる。
【０１２２】
本発明の具体的な実施形態による制御ゲートスペーサー及び制御ゲートを得るための別の方法は、チャネル及び／又はチャネルリンカーとのＣＳＭ境界から離れてＣＳＭの末端に結合している遠位基を使用することである。そのような実施形態では、遠位基が結合しているＣＳＭを設置した後、制御ゲート（例えば、金属）の設置が誘電性領域全体で行われる。
【０１２３】
ＮＭＯＳデバイス及びＰＭＯＳデバイスの両方をマルチビットメモリーのために利用することができる。ＶTの大きさは、ＮＭＯＳデバイスでは値が小さくなるように、そしてＰＭＯＳデバイスでは値が大きくなるように偏移する。
【０１２４】
ハイブリッドＣＭＯＳ／分子メモリーの基準化
本明細書中に記載される分子型情報記憶方法は、超高密度記憶装置として具体化することができる（１０11ビット／ｃｍ2、又は等価的には、バイナリー記憶セルに関しては３０ｎｍ×３０ｎｍ／ビット）。更なる実施形態において、本発明の具体的な実施形態によるメモリーセルはマルチビット記憶を可能にする。１０11ビット／ｃｍ2の密度を達成するために、１個のセルが３ビットを保持することができる場合、各セルは約５１ｎｍ×５１ｎｍ以下の領域を占める。
【０１２５】
具体的な実施形態において、分子はトランジスターのチャネル領域に連結され、このため、各セルのサイズが制限され得る。更なる実施形態において、メモリーセルの配置は、（ゲート領域に接続された）ワードラインを水平方向に、（ドレイン領域に接続された）１つの垂直ビットライン、そして２つの隣接するソース領域によって共有される別の垂直ビットラインを走らせることによって非常に高密度化することができる。
【０１２６】
（化学的性質）
Ａ）電荷蓄積分子
上記で説明したように、本発明のｍ−ＦＥＴデバイスは電荷蓄積分子を含む。好ましい電荷蓄積分子は、少なくとも１つの非ゼロ酸化状態を有するレドックス活性な分子を含む。
【０１２７】
本発明において使用するのに適した特定の好ましいレドックス活性の分子は、多数の酸化状態を有することを特徴とする。そのような酸化状態は、典型的には、１つ以上のレドックス活性なユニットによって提供される。レドックス活性なユニットは、適切な電圧を加えることによって設定され得る１つ以上の不連続な酸化状態を有する分子又はそのような分子のサブユニットを示す。従って、例えば、１つの実施形態において、レドックス活性な分子は、２つ以上（例えば、８個）の、異なり、且つ識別可能な酸化状態を含むことができる。典型的に、しかし、必ずではないが、そのような多状態の分子は数個のレドックス活性なユニット（例えば、ポルフィリン類又はフェロセン類）から構成される。それぞれのレドックス活性な分子は、自身が少なくとも１つのレドックス活性なユニットであり、又は少なくとも１つのレドックス活性なユニットを含み、しかし、２つ以上のレドックス活性なユニットを容易に含むことができる。
【０１２８】
多数の非ゼロ酸化状態を有する電荷蓄積分子の使用により、マルチビット記憶が可能になる。特定の実施形態では、従って、本発明は、低い電圧で不連続な状態に多数の電荷を蓄えることができる電荷蓄積分子を使用してＩDSの不連続な変化を有する１つの状態あたり小さいＶT分布を可能にする。従って、具体的な実施形態によれば、本発明により、マルチビットメモリーデバイスについてさえ、書き込み及び読み取りの非常に高まった精度が達成される。
【０１２９】
好ましいレドックス活性な分子には、ポルフィリン系大環状化合物が含まれるが、これらに限定されない。用語「ポルフィリン系大環状化合物」はポルフィリン化合物又はポルフィリン誘導体を示す。そのような誘導体には、更なる環がポルフィリン核にオルト縮合又はオルト−ペリ縮合したポルフィリン類、別の要素の原子によるポルフィリン環の１つ以上の炭素原子の置換（骨格置換）を有するポルフィリン類、別の要素の原子によるポルフィリン環の窒素原子の置換（窒素の骨格置換）を有する誘導体、水素以外の置換基がポルフィリンの周辺原子（ｍｅｓｏ−、β−）又はコア原子に存在する誘導体、ポルフィリンの１つ以上の結合が飽和した誘導体（ヒドロポルフィリン類、例えば、クロリン類、バクテリオクロリン類、イソバクテリオクロリン類、デカヒドロポルフィリン類、コルフィン類、ピロコルフィン類など）、１つ以上の金属が１つ以上のポルフィリン原子に配位することによって得られる誘導体（メタロポルフィリン類）、ポルフィリン環に１つ以上の原子（ピロール系ユニット及びピロメテニルユニットを含む）が挿入されている誘導体（拡張型ポルフィリン類）、１つ以上の基がポルフィリン環から除かれている誘導体（縮小型ポルフィリン類、例えば、コリン、コロール）、及び上記誘導体の組合せ（例えば、フタロシアニン類、ｓｕｂ−フタロシアニン類及びポルフィリン異性体）が含まれる。好ましいポルフィリン系大環状化合物は少なくとも１つの５員環を含む。
【０１３０】
特に好ましいレドックス活性な分子には、ポルフィリン類、拡張型ポルフィリン類、縮小型ポルフィリン類、フェロセン類、線状ポルフィリンポリマー、ポルフィリン配位子及びフタロシアニン配位子を含むポルフィリンサンドイッチ配位錯体、並びにポルフィリンアレイが含まれる。
【０１３１】
１つの特定の実施形態において、レドックス活性な分子は、下記の式Ｉに示されるようなメタロセンである：
【０１３２】
【化１】
2005513786.tif 000005
【０１３３】
（式中、Ｌはリンカーであり、Ｘは、基板、基板に共有結合的に結合することができる反応性部位（例えば、アルコール、チオール、セレノール、テルロール、イソニトリル、ニトリル、アミン、カルボン酸、ホスホン酸、シリルトリクロリド、トリアスコキシシラン）からなる群から選択され、Ｍは金属（例えば、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｎｉ、Ｔｉ、Ｎｂ、Ｍｎ、Ｒｅ、Ｖ、Ｃｒ、Ｗ）であり、Ｓ1及びＳ2は、アリール、フェニル、シクロアルキル、アルキル、ハロゲン、アルコキシ、アルキルチオ、ペルフルオロアルキル、ペルフルオロアリール、ピリジル、シアノ、チオシアナト、ニトロ、アミノ、アルキルアミノ、アシル、スルホキシル、スルホニル、イミド、アミド及びカルバモイルからなる群から独立して選択される置換基である）。特定の実施形態では、置換されたアリール基が上記メタロセンに結合し、アリール基上の置換基が、アリール、フェニル、シクロアルキル、アルキル、ハロゲン、アルコキシ、アルキルチオ、ペルフルオロアルキル、ペルフルオロアリール、ピリジル、シアノ、チオシアナト、ニトロ、アミノ、アルキルアミノ、アシル、スルホキシル、スルホニル、イミド、アミド及びカルバモイルからなる群から選択される。
【０１３４】
特に好ましい置換基には、４−クロロフェニル、３−アセトアミドフェニル、２，６−ジクロロ−４−トリフルオロメチルが含まれるが、これらに限定されない。好ましい置換基により、約２ボルト未満のレドックス電位範囲がもたらされる。
【０１３５】
式Ｉの分子の酸化電位は金属及び置換基によって決定される。従って、具体的な特定の実施形態が下記の（順次示される）式ＩＩ〜式ＶＩＩによって例示される。
【０１３６】
【化２】
2005513786.tif 000006
【０１３７】
式ＩＩ〜式ＶＩＩで上記に示されたフェロセン類は、異なり、且つ識別可能な非ゼロ酸化状態をそれぞれが有する分子の好都合な系列を提供している。従って、式ＩＩ〜式ＶＩＩの分子は、それぞれ、＋０．５５Ｖ、＋０．４８Ｖ、＋０．３９Ｖ、＋０．１７Ｖ、−０．０５Ｖ及び０．１８Ｖの酸化電位（Ｅ1/2）を有しており、本発明のｍ−ＦＥＴにおける電荷蓄積分子として使用される分子の好都合な系列を提供している。この系列のメンバーの酸化電位は、金属（例えば、式ＩにおけるＭ）又は置換基を変えることによって日常的に変化させることができることが理解される。
【０１３８】
本発明のｍ−ＦＥＴを構成する電荷蓄積分子は単一化学種の電荷蓄積分子に限定されない。従って、特定の実施形態では、単一のｍ−ＦＥＴは２つ以上の異なる電荷蓄積分子を含むことができる。従って、例えば、多数の酸化状態が所望される場合、ｍ−ＦＥＴは、上記に記載されたメタロセンの２つ以上、又はメタロセン及び別のレドックス活性分子、並びに／又は他のレドックス活性分子の組合せを含むことができる。
【０１３９】
別の好ましいレドックス活性分子は、下記の式ＶＩＩＩによって例示されるポルフィリン化合物である。
【０１４０】
【化３】
2005513786.tif 000007
【０１４１】
（式中、Ｆはレドックス活性なサブユニット（例えば、フェロセン化合物、置換フェロセン化合物、メタロポルフィリン化合物又はメタロクロリン化合物など）であり、Ｊ1はリンカーであり、Ｍは金属（例えば、Ｚｎ、Ｆｅ、Ｍｇ、Ｃｄ、Ｈｇ、Ｃｕ、Ａｇ、Ａｕ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｉｒ、Ｍｎ、Ｂ、Ａｌ、Ｇａ、Ｐｂ及びＳｎ）であり、Ｓ1及びＳ2は、アリール、フェニル、シクロアルキル、アルキル、ハロゲン、アルコキシ、アルキルチオ、ペルフルオロアルキル、ペルフルオロアリール、ピリジル、シアノ、チオシアナト、ニトロ、アミノ、アルキルアミノ、アシル、スルホキシル、スルホニル、イミド、アミド及びカルバモイルからなる群から独立して選択され（この場合、上記置換基は約２ボルト未満のレドックス電位範囲を提供する）、Ｋ1、Ｋ2、Ｋ3及びＫ4は、Ｎ、Ｏ、Ｓ、Ｓｅ、Ｔｅ及びＣＨからなる群から独立して選択され、Ｌはリンカーであり、Ｘは、基板、基板に共有結合的に結合することができる反応性部位、及び基板にイオン的に結合することができる反応性部位からなる群から選択される（例えば、アルコール、チオール、セレノール、テルロール、イソニトリル、ニトリル、アミン、カルボン酸、ホスホン酸、シリルトリクロリド、トリアスコキシシラン））。特定の実施形態において、Ｘ又はＬ−Ｘはアルコール又はチオールである。いくつかの実施形態では、Ｌ−Ｘを除き、Ｓ1又はＳ2と同じ群から独立して選択される置換基で置き換えることができる。
【０１４２】
特定の具体的な実施形態において、ポルフィリン系配位子から構成される三層ランタニドサンドイッチ分子が用いられる。これらの分子は、その非常に多いレドックス状態、可逆的電気化学、及び比較的低い酸化電位のために、良好な電荷蓄積分子である。この三層体は、一般には、モノカチオン、ジカチオン、トリカチオン及びテトラカチオンの形成に対応して、−０．２Ｖ〜１．６Ｖ（対Ａｇ／Ａｇ+）の範囲で４つの酸化状態を示す。このクラスの分子の更なる望ましい特性が、２つの三層体の電位を交互に配置することができ、それにより、８個もの多くのアクセス可能な酸化状態を達成することができるということからもたらされる。
【０１４３】
電荷蓄積に関する制御、そして、存在する場合又は所望される場合には、本発明のメモリーデバイスにおいて使用されるレドックス活性分子のレドックス活性なユニットの空孔ホッピング性は、本発明のｍ−ＦＥＴの性能特性に関する精密な制御を可能にする。
【０１４４】
そのような制御は合成的設計によって行われる。電荷蓄積性は、本発明のｍ−ＦＥＴを組み立てるために使用されるレドックス活性なユニット又はサブユニットの酸化電位に依存する。レドックス電位、及び所望される場合には空孔記憶性を、基本分子、関連する金属及び周辺の置換基を選ぶことによって精密に調節することができる（Ｙａｎｇら（１９９９）、Ｊ．Ｐｏｒｐｈｙｒｉｎｓ  Ｐｈｔｈａｌｏｃｙａｎｉｎｅｓ、３：１１７〜１４７）。
【０１４５】
例えば、ポルフィリン類の場合、Ｍｇポルフィリン化合物は、Ｚｎポルフィリン化合物よりも容易に酸化され、電子吸引性アリール基又は電子放出性アリール基により、酸化特性を予測可能な方法で調節することができる。空孔ホッピングが、ナノ構造における等エネルギーポルフィリン化合物の間で生じ、ポルフィリン化合物を連結する共有結合リンカーによって媒介される（Ｓｅｔｈら（１９９４）、Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．、１１６：１０５７８〜１０５９２；Ｓｅｔｈら（１９９６）、Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．、１１８：１１１９４〜１１２０７；Ｓｔｒａｃｈａｎら（１９９７）、Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．、１１９：１１１９１〜１１２０１；Ｌｉら（１９９７）、Ｊ．Ｍａｔｅｒ．Ｃｈｅｍ．、７：１２４５〜１２６２；Ｓｔｒａｃｈａｎら（１９９８）、Ｉｎｏｒｇ．Ｃｈｅｍ．、３７：１１９１〜１２０１；Ｙａｎｇら（１９９９）、Ｊ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．、１２１：４００８〜４０１８）。
【０１４６】
予測されたレドックス電位を有する化合物の設計は当業者には広く知られている。一般には、レドックス活性なユニット又はサブユニットの酸化電位は当業者には広く知られており、探すことができる（例えば、Ｈａｎｄｂｏｏｋ  ｏｆ  Ｅｌｅｃｔｒｏｃｈｅｍｉｓｔｒｙ  ｏｆ  ｔｈｅ  Ｅｌｅｍｅｎｔｓを参照のこと）。その上、一般に、分子のレドックス電位に対する様々な置換基の影響は一般には付加的である。従って、理論的な酸化電位を任意の潜在的なデータ記憶分子について容易に予測することができる。実際の酸化電位、特に、情報記憶分子又は情報記憶媒体の酸化電位は、標準的な方法に従って測定することができる。典型的には、酸化電位は、基本分子の実験的に決定された酸化電位と、１つの置換基を有する基本分子の酸化電位との比較を、その特定の置換基による電位の偏移を明らかにするために行うことによって予測される。それぞれの置換基に対するそのような置換基依存的な電位偏移の和により、予測された酸化電位が与えられる。
【０１４７】
様々な好ましいレドックス活性分子及びその合成が、米国特許第６，２７２，０３８号、同第６，２１２，０９３号及び同第６，２０８，５５３号、並びにＰＣＴ国際公開公報第０１／０３１２６号に詳しく記載されている。
【０１４８】
Ｂ）リンカー
上記で説明されたように、特定の実施形態において、電荷蓄積分子は、電子を電荷蓄積媒体からチャネルに移動させるか、又は電子をチャネルから電荷記蓄積体に移動させることを可能にする様式で、基板（典型的には、チャネルを含む基板）に結合される。
【０１４９】
電荷蓄積分子は、チャネルを含む基板に単純に並置され得るか、又は、チャネルを含む基板に対して、直接的に、もしくはリンカーを介して間接的に、（共有結合的に、イオン的に、疎水的に、他の方法で）結合させることができる。
【０１５０】
特定の実施形態において、「リンカー」は、分子を基板に結合させるために使用される。リンカーは電気的に導電性であり得るか、又は、電子が電荷蓄積物質とチャネルとの間を直接的又は間接的に通過することできるように十分に短くすることができる。
【０１５１】
広範囲の様々な化合物を様々な表面に連結する様式が広く知られており、文献に詳しく例示されている。分子を連結する手段は当業者によって認識される。表面への記憶媒体の連結は共有結合的であり得るか、あるいはイオン的相互作用又は他の非共有結合的相互作用により得る。表面及び／又は分子は、好都合な連結基（例えば、アルコール、チオール、セレノール、テルロール、イソシアニド、ニトリル、アミン、カルボン酸、ホスホン酸、シリルトリクロリド、トリアルコキシシラン）を提供するために特異的に誘導体化することができる。
【０１５２】
リンカーの選択により、ｍ−ＦＥＴの電荷保持特性を変化／調節することができる。特に、電荷蓄積物質からの電荷の漏出は、チャネル内又はチャネルからの電子の流れに対するエネルギー障壁、及び電子が移動しなければならない距離によって決定される。電荷蓄積物質がリンカーを介して基板に結合させられる場合、リンカーの選択はエネルギー障壁及び距離の両方に影響を及ぼす。この場合、後者は、典型的には、リンカーの長さによって制御される。
【０１５３】
下記の議論では、そのようなＬ−Ｘ（例えば、上記で示された式において使用される場合）は、制御ゲートスペーサーでなく、チャネルリンカーを示すことを理解しなければならない。特定の場合において、Ｌ−Ｘは、Ｓ1又はＳ2のような別の置換基（Ｓ３）で置き換えることができる。
【０１５４】
特定の実施形態において、Ｌ−Ｘは存在又は非存在であり得るが、存在する際は、Ｌ−Ｘは下記の１つ又は２つ以上から選択することができる：
４−ヒドロキシフェニル、４−（２−（４−ヒドロキシフェニル）エチニル）フェニル、４−（ヒドロキシメチル）フェニル、１０−ヒドロキシデシル、３−ヒドロキシフェニル、３−（２−４−ヒドロキシフェニル）エチニル）フェニル、３−（ヒドロキシメチル）フェニル；
４−メルカプトフェニル、４−（２−（４−メルカプトフェニル）エチニル）フェニル、４−（メルカプトメチル）フェニル、１０−メルカプトデシル、３−メルカプトフェニル、３−（２−４−メルカプトフェニル）エチニル）フェニル、３−（メルカプトメチル）フェニル；４−セレニルフェニル、４−（２−（４−セレニルフェニル）エチニル）フェニル、４−（セレニルメチル）フェニル、１０−セレニルデシル、３−セレニルフェニル、３−（２−（４−セレニルフェニル）エチニル）フェニル、３−（セレニルメチル）フェニル；
４−テルリルフェニル、４−（２−（４−テルリルフェニル）エチニル）フェニル、４−（テルリルメチル）フェニル、１０−テルリルデシル、３−テルリルフェニル、３−（２−（４−テルリルフェニル）エチニル）フェニル、３−（テルリルメチル）フェニル；４−シアノフェニル、４−（２−（４−シアノフェニル）エチニル）フェニル、４−（シアノメチル）フェニル、１０−シアノノニル、３−シアノフェニル、３−（２−（４−シアノフェニル）エチニル）フェニル、３−（シアノメチル）フェニル；４−イソシアノフェニル、４−（２−（４−イソシアノフェニル）エチニル）フェニル、４−（イソシアノメチル）フェニル、１０−イソシアノノニル、３−イソシアノフェニル、３−（２−（４−イソシアノフェニル）エチニル）フェニル、３−（イソシアノメチル）フェニル；４−カルボキシフェニル、４−（２−（４−カルボキシフェニル）エチニル）フェニル、４−（カルボキシメチル）フェニル、１０−カルボキシノニル、３−カルボキシフェニル、３−（２−（４−カルボキシフェニル）エチニル）フェニル、３−（カルボキシメチル）フェニル；
４−アミノフェニル、４−（２−（４−アミノフェニル）エチニル）フェニル、４−（アミノメチル）フェニル、１０−アミノデシル、３−アミノフェニル、３−（２−（４−アミノフェニル）エチニル）フェニル、３−（アミノメチル）フェニル；
４−（ジヒドロキシホスホリル）フェニル、４−（２−（４−（ジヒドロキシホスホリル）フェニル）エチニル）フェニル、４−（ジヒドロキシホスホリルメチル）フェニル、１０−ジヒドロキシホスホリルデシル、３−（ジヒドロキシホスホリル）フェニル、３−（２−（４−（ジヒドロキシホスホリル）フェニル）エチニル）フェニル、３−（ジヒドロキシホスホリルメチル）フェニル；
４−（トリクロロシリル）フェニル、４−（２−（４−（トリクロロシリル）フェニル）エチニル）フェニル、４−（（トリクロロシリル）メチル）フェニル、１０−（トリクロロシリル）デシル、３−（トリクロロシリル）フェニル、３−（２−（４−（トリクロロシリル）フェニル）エチニル）フェニル、３−（（トリクロロシリル）メチル）フェニル；
４−（トリメトキシシリル）フェニル、４−（２−（４−（トリメトキシシリル）フェニル）エチニル）フェニル、４−（（トリメトキシシリル）メチル）フェニル、１０−（トリメトキシシリル）デシル、３−（トリメトキシシリル）フェニル、３−（２−（４−（トリメトキシシリル）フェニル）エチニル）フェニル、及び３−（（トリメトキシシリル）メチル）フェニル。
【０１５５】
本発明の特定の実施形態において、典型的なチャネルリンカーには、４，４’−ジフェニルエチン、４，４’−ジフェニルブタジイン、４，４’−ビフェニル、１，４−フェニレン、４，４’−スチルベン、１，４−ビシクロオクタン、４，４’−アゾベンゼン、４，４’−ベンンジリデンアニリン及び４，４”−ターフェニル（これらはそれぞれが、チャネルを構成する材料の表面への結合のために適切な官能基を有することができる）が含まれるが、これらに限定されない。
【０１５６】
リンカーは、（例えば、上記の式における−Ｌ−Ｘ−によって示されるように）分子の構成要素として、又は別に提供され得る。リンカーは、連結される分子に結合していない時、多くの場合、それぞれの結合性パートナー（すなわち、表面又はレドックス活性分子）との共有結合的な結合をそれぞれが形成し得る２つ以上の反応性部位を含有するヘテロ二官能性分子又はホモ二官能性分子のいずれかである。結合させられる分子の構成要素として提供されるとき、又は基板表面に結合させられるとき、リンカーは、好ましくは、それぞれの表面又は分子に対する結合のために適切な１つ以上の反応性部位を有するスペーサーである。
【０１５７】
分子を連結させるための適切な様々なリンカーが当業者には広く知られており、これらには、様々な直鎖もしくは分枝鎖の炭素リンカー、又は複素環炭素リンカー、アミノ酸リンカーもしくはペプチドリンカー、及びその他のいずれかが含まれるが、これらに限定されない。特に好ましいリンカーには、４，４’−ジフェニルエチン、４，４’−ジフェニルブタジイン、４，４’−ビフェニル、１，４−フェニレン、４，４’−スチルベン、１，４−ビシクロオクタン、４，４’−アゾベンゼン、４，４’−ベンンジリデンアニリン及び４，４”−ターフェニルが含まれるが、これらに限定されない。リンカーは、記憶媒体の１つ以上の分子を電極に接続する分子を含む。
【０１５８】
特定の実施形態において、基板に自己集合する分子（例えば、電荷蓄積分子など）が使用される。従って、例えば、基板が金表面を含む場合、チオール基を有する分子、又はチオール基を有するリンカーを有する分子が金表面に自己集合する。
【０１５９】
基板がＩＶ族元素（例えば、シリコン、ゲルマニウムなど）を含む場合、電荷蓄積分子は、チオール基もしくはアルコール基のいずれかを備えるか、又はチオール基もしくはアルコール基を含むリンカーを備えるならば、その表面に容易に結合させられる。アルコール又はチオールを含む分子をＩＶ族元素に結合する方法が同時係属中の米国特許出願第    ／      ，      号（発明の名称：シリコン基板における自己集合型単層の形成、２００１年１０月２６日出願）に記載される。基本的には、この方法は、ＩＶ族元素の表面をハロゲン化すること、表面に結合させられる分子を含む溶液を提供すること、この場合、アルコール末端分子（例えば、第一級アルコール、第二級アルコール、第三級アルコール、ベンジルアルコール及びアリールアルコールからなる群から選択されるアルコールを末端に有する分子）又はチオール末端分子（例えば、第一級チオール、第二級チオール、第三級チオール、ベンジルチオール及びアリールチオールなど）が溶媒に存在し、上記アルコール末端有機分子が溶媒（例えば、メシチレン、ジュレン、ｏ−ジクロロベンゼン、１，２，４−トリクロロベンゼン、１−クロロナフタレン、２−クロロナフタレン、Ｎ，Ｎ−ジメチルホルムアミド、Ｎ，Ｎ−ジメチルアセトアミド、Ｎ，Ｎ−ジメチルプロピオンアミド、ベンゾニトリル、アニソールなど）中に存在する、及び、溶媒が表面から迅速に除かれ、それにより、有機分子が上記表面にＥ−Ｏ−結合又はＥ−Ｓ−結合（式中、ＥはＩＶ族元素（例えば、シリコン、ゲルマニウム、ドープ処理シリコン、ドープ処理ゲルマニウムなど）である）によって結合する条件のもとで溶液をＩＶ族元素表面と接触させること、を伴う。この反応は、好ましくは、塩基（例えば、２，４，６−コリジン、２，６−ルチジン、２，６−ジ−ｔｅｒｔ−ブチルピリジン、４−メチルアミノピリジン、トリメチルピリジン、トリエチルアミン、トリブチルアミン、Ｎ，Ｎ−ジイソプロピルエチルアミン、１，８−ビス（ジメチルアミノ）ナフタレン、１，５−ジアザビシクロ［４．３．０］ノナ−５−エン、１，８−ジアザビシクロ［５．４．０］ウンデカ−７−エン、Ｎａ2ＣＯ3、ＮＨ3など）の存在下で行われる。典型的には、表面は、少なくとも約７０℃の温度に加熱される。
【０１６０】
本明細書中に示される教示を使用して、電荷蓄積分子を所望する基板に結合する他の方法が当業者によって日常的に実施される。
【０１６１】
Ｃ）制御ゲートスペーサーの材料
特定の実施形態において、本発明のｍ−ＦＥＴは更に、電荷蓄積分子とｍＦＥＴのゲートとの間に配置された制御ゲートスペーサー物質を含む。制御ゲート物質は、電荷蓄積物質に（例えば、イオン的に、共有結合的に、疎水的に、他の方法で）結合させることができ、あるいは単純に、電荷蓄積物質に並置することができ、又は電荷蓄積物質の周りに配置することができる。好ましい制御ゲートスペーサー物質は、低誘電性の物質（例えば、誘電率が約２〜約２０の間（より好ましくは約２〜約１０の間、最も好ましくは約２〜約５の間）である物質）を含む。制御ゲートスペーサーを作製するために用いられる典型的な低誘電性の構成要素には、ポリペプチド、［２．２．２］−ビシクロオクタンのオリゴマー、スタファン類、末端キャップ化ポリマー（ポリエチレン、ポリエチレングリコール、ポリメチルメタクリラートなど）などが含まれるが、これらに限定されない。
【０１６２】
特定の実施形態において、制御ゲートスペーサーは嵩高い（非ポリマー）基を含む。好ましい嵩高い基は、最小長さが約１０Åを超え、より好ましくは約５０Åを超え、最も好ましくは約１００Åを超える。典型的な制御ゲートスペーサーは、最小分子量が約０．５ｋＤＡを超え、より好ましくは約１ｋＤＡを超え、最も好ましくは約５ｋＤＡを超える。広範囲の様々な比較的絶縁性の物質が、制御ゲートスペーサーを組み立てるために使用され得る。
【０１６３】
（更なる実験結果）
本発明の更なる具体的な実施形態によれば、本発明に関連するデバイス及び方法が更に特徴付けられ、実験により調べられている。
【０１６４】
図７Ａ及び図７Ｂには、本発明の具体的な実施形態による代表的デバイスにおけるレドックス挙動に対するＳｉＯ2の厚さ依存性を示す実験結果が例示される。これらの図は、ＳｉＯ2の厚さに依存する開始Ｖin及び終了Ｖtoが本発明の具体的な実施形態に従って制御されることを例示している。この実施形態では、ＳｉＯ2の厚さは、一般には、上記で議論されたようにリンカーの長さに寄与し、これが、本発明の具体的な実施形態によるｍ−ＦＥＴの電気的特性に様々な影響を及ぼしているとして理解することができる。図８には、本発明の具体的な実施形態による代表的デバイスにおいて有用な更なる代表的な電荷蓄積基が例示される。
【０１６５】
代表的な実施形態において、電荷蓄積層は、（ａ）ＭＯＳＦＥＴ様アーキテクチャーのシリコンチャネルに対して直接的に、そして（ｂ）シリコンチャネルＭＯＳＦＥＴ様デバイスにおいて成長させたＳｉＯ2の薄い層（０．７ｎｍ〜１０ｎｍ）に結合させられる。更なる実施形態では、ＳｉＯ2のこの薄い層は他の酸化物又は他の適切な物質（例えば、他の誘電性物質など）であり得る。状況により、シリコン基板に対して直接的でない物質に対する結合がより望ましいＭＯＳＦＥＴ作動をもたらすことが見出されている。
【０１６６】
更なる実施形態において、電荷蓄積分子の存在及び所望される作動が、サイクリックボルタンメトリーにより、そしてキャパシタンス−電圧測定によって確認されている。調べられた電荷蓄積分子には、ａ）アルコールリンカーを有するフェロセン、ｂ）アルコールリンカーを有するポルフィリン類、ｃ）ホスホナートリンカーを有するフェロセン、及びｄ）ホスホナートリンカーを有するポルフィリン類が含まれる。これらの分子の調査により、本発明の更なる具体的な実施形態による他の電荷蓄積分子は排除されない。
【０１６７】
図９は、ＮＭＯＳ型ｍ−ＦＥＴデバイス及びＰＭＯＳ型ｍ−ＦＥＴデバイスのために確立された最適化５マスクプロセスを使用する本発明の具体的な実施形態による代表的な実験的に調べられたｍ−ＦＥＴアーキテクチャーを例示するブロック図である。図１０は、本発明の具体的な実施形態による代表的デバイスにおける自己集合型ポルフィリンの例示である。
【０１６８】
図１１Ａ及び図１１Ｂには、電荷蓄積分子が本発明の具体的な実施形態に従ってＳｉＯ2に結合している代表的ｍ−ＦＥＴに対する実験結果が例示される。フェロセン分子が薄いＳｉＯ2層に結合している場合、書き込み後の単層に蓄えられている電荷の存在が、ドレインからソースへの電流における変化によって測定されるような、トランジスターの閾値電圧の変化によって検出された。電荷が消去されると、トランジスターの閾値電圧はその元の値に近づいた。
【０１６９】
これらの代表的デバイスの一部において、迅速な熱酸化及び遠隔プラズマ加工が、約１１Åに達するＳｉＯ2層を得るために使用された。ＰＭＯＳ型デバイスが、ＳｉＯ2対照体、及びＳｉＯ2層に結合しているホスホナートフェロセンに関して増強モードで測定された。負のゲート電圧は、ゲートスタック内の酸化及び正の電荷をもたらし、ＶTをより負側の値に偏移させる。
【０１７０】
図１２には、本発明の具体的な実施形態による例示的ＰＭＯＳ型ｍ−ＦＥＴに対する実験結果が例示され、書き込み及び消去の代表的な電圧特性が例示される。この図は、デバイスのＶinを変化させるために、本明細書中で以前に議論されたように、電荷蓄積分子がｍ−ＦＥＴにおいて使用され得ることを示す実験結果を例示している。ＶTの負の偏移は、現在では、単層における充電から生じていると理解される。この電荷を消去するために、ゲート電圧が正の値に掃引された。これは、ゲートスタックへのトンネル効果による電子の移動を促進させることが予想される。ＶTの著しい回復が、ゲートバイアスを正の値にしたときに観測された。回復量は正の電圧の大きさに依存する。リバース曲線はすべてが、単層がこれらの電圧で完全に書き込まれ、従って類似するＶT値を有するので、類似したＶTを有している。１Ｖを超えるヒステリシスが、フェロセンホスホナートを伴う１８ＡのＳｉＯ2ゲート誘電体に関して観測された。
【０１７１】
（システム実施形態）
コンピューターシステムにおける記憶デバイスの使用
コンピューターシステムにおける本発明の記憶デバイスの使用が考えられる。１つのそのようなシステムが図１３に例示される。コンピューターは、シグナル源（例えば、Ｉ／Ｏデバイス又はＣＰＵ）、本発明の記憶デバイス、及び記憶デバイスの状態を読み取るための適切な回路（例えば、ボルタンメトリー回路）を含む。作動において、記憶されるビットを表す電圧が記憶デバイスの作用電極に加えられ、それによりメモリーを設定する。読み出し（例えば、出力又は更なる処理のために）が必要なとき、記憶デバイスの状態がＩ／Ｏ回路によって読み取られ、情報がコンピューター内の他の要素（例えば、ＣＰＵ）に渡される。
【０１７２】
図１３には、標準的なコンピューターアーキテクチャー及びコンピューターシステム２００に一体化された本発明のメモリーデバイスが例示される。システム２００のハードウェアは、プロセッサー（ＣＰＵ）２０５、メモリー２０６（これは分子メモリーデバイスを含むことができる）、本発明の分子メモリーデバイスをまさに含む持続的記憶装置２０８、グラフィックユーザーインターフェース（ＧＵＩ）２２０用のハードウェアを、ローカルバス又はインターフェース２１０によって結合されて含む。持続性メモリー２０８は、図１１に示される要素を含むことができる。システム２００は更に、更なるハードウェア成分（示されず）を含むことができる。
【０１７３】
システム２００は、例えば、パーソナルコンピューター又はワークステーションであり得る。プロセッサー２０５は、例えば、マイクロプロセッサー、例えば、Ｉｎｔｅｌ  Ｃｏｒｐ．（Ｓａｎｔａ  Ｃｌａｒａ、Ｃａｌｉｆ．）によって作製される、８０３８６マイクロプロセッサー、８０４８６マイクロプロセッサー又はＰｅｎｔｉｕｍ（登録商標）マイクロプロセッサーなどであり得る。メモリー２０６には、例えば、ランダムアクセスメモリー（ＲＡＭ）、リードオンリーメモリー（ＲＯＭ）、仮想メモリー、分子メモリー（図１１）、又は任意の他の実用的な記憶媒体、又はプロセッサー２０５によってアクセス可能な媒体が含まれる。持続的記憶装置２０８には、ハードディスク、フロッピー（登録商標）ディスク、光学的又は磁気光学的なディスク、分子メモリー、又は任意の他の持続的記憶媒体を挙げることができる。ＧＵＩ２２０は、使用者とシステム２００との間におけるコミュニケーションを容易にする。そのハードウェアには、視覚ディスプレー２２１及びセレクターデバイス（マウス、キーボードなど）２２２が含まれる。視覚ディスプレー２２１により、システム２００はグラフィック出力及びテキスト出力を使用者に送達することができる。セレクターデバイス２２０から、システム２００は、特定のウインドウ、メニュー及びメニュー項目の使用者による選択を示す入力を受け取ることができる。視覚ディスプレー２２１には、例えば、ブラウン管（ＣＲＴ）又はフラットパネル表示スクリーン、あるいはヘッドマウントディスプレー（例えば、バーチャルリアリティーディスプレーなど）を挙げることができる。セレクターデバイス２２２には、例えば、二次元ポインティングデバイス（例えば、マウス、トラックボール、トラックパッド、スタイラス又はジョイスティックなど）を挙げることができる。あるいは、又は更に、セレクターデバイス２２２には、キーボード、例えば、ファンクションキー及びカーソル制御キーを有する英数字キーボードを挙げることができる。
【０１７４】
システム２００のソフトウェアには、オペレーティングシステム２５０及び応用プログラム２６０が含まれる。システム２００のソフトウェアには更に、更なる応用プログラム（示されず）が含まれ得る。オペレーティングシステム１５０は、例えば、Ｉｎｔｅｌ社の８０３８６マイクロプロセッサー、８０４８６マイクロプロセッサー又はＰｅｎｔｉｕｍ（登録商標）マイクロプロセッサーを有するか、又はそれらをエミュレーションするＩＢＭ  ＰＣ及び互換コンピューターに対するＭｉｃｒｏｓｏｆｔ（ｒ）Ｗｉｎｄｏｗｓ（登録商標）９５オペレーティングシステムであり得る。あるいは、オペレーティングシステムは、分子メモリー素子を利用する作動のために特殊化することができる。応用プログラム１６０は、オペレーティングシステム及びシステム２００アーキテクチャーと適合し得る任意のアプリケーションである。当業者により、広範囲の様々なハードウェア及びソフトウェアの形態が様々な具体的な実施形態における本発明のシステム及び方法を支持し得ることが理解される。
【０１７５】
プログラム化された情報家電装置における実施形態
図１４は、本発明の様々な態様が具体化され得る代表的例の論理デバイスを示すブロック図である。本明細書中に示される教示からこの分野における実施者には理解されるように、本発明はハードウェア及び／又はソフトウェアにおいて実施することができる。本発明のいくつかの実施形態において、本発明の種々の態様がクライアント側ロジック又はサーバー側ロジックのいずれかで実施され得る。この分野では理解されるように、本発明又はその構成要素は、適切に構成されたコンピューター処理デバイスに取り込まれたとき、そのようなデバイスを本発明に従って作動させる論理命令及び／又はデータを含有する固定媒体プログラム構成要素において具体化され得る。この分野では理解されるように、論理命令を含有する固定媒体は、見る人のコンピューターに物理的に取り込むための固定媒体において見る人に送達され得るか、又は論理命令を含有する固定媒体は、見る人が、プログラム構成要素をダウンロードするためにコミュニケーション媒体を通してアクセスする遠隔サーバーに存在し得る。
【０１７６】
図１５には、固定媒体７２２を有するサーバー７２０に場合により接続され得る、媒体７１７及び／又はネットワークポート７１９から命令を読み取ることができる論理装置として理解され得る情報家電装置（又はデジタルデバイス）７００が示される。装置７００は、その後、この分野では理解されるように、デバイスロジックを管理するためにそのような命令を使用することができる。本発明を具体化し得る論理装置の１つのタイプが、７００で例示されるようなコンピューターシステムであり、これは、ＣＰＵ７０７、場合により使用される入力デバイス（７０９及び７１１）、ディスク駆動装置７１５、及び場合により使用されるモニター７０５を含有する。固定媒体７１７、又はポート７１９上の固定媒体７２２は、そのようなシステムをプログラム化するために使用することができ、そして、ディスク型の光学媒体もしくは磁気媒体、磁気テープ、固体の動的メモリーもしくは静的メモリーなどを表し得る。コミュニケーションポート７１９はまた、そのようなシステムをプログラム化するために使用される命令を最初に受け取るために使用されることがあり、そして任意のタイプのコミュニケーション接続を表すことがある。
【０１７７】
本発明はまた、特定用途集積回路（ＡＳＩＣ）又はプログラマブル論理デバイス（ＰＬＤ）の回路内において全体又は一部で具体化され得る。そのような場合において、本発明は、本明細書中に記載されるように作動するＡＳＩＣ又はＰＬＤを作製するために使用され得る、コンピューターにより理解され得る記述子言語において具体化され得る。
【０１７８】
本発明の具体的な実施形態の特定の利点の１つは、本発明の１つ以上のｍ−ＦＥＴに基づくフラッシュメモリーにより、データが２ボルトもの比較的低い電力で書き込まれ、又は消去されることが可能になり得るということである。従って、本発明は、低い電圧で作動する電子デバイスにおいて具体化され得る。そのようなデバイスには、携帯型コンピューター、個人用デジタル補助装置などの携帯デバイス、又は携帯電話を挙げることができるが、これらに限定されない。一般的な低電圧デジタルデバイスは、５．０ボルト以下で、３．３ボルト以下で、そして２．２ボルト以下で作動する。本発明は、そのようなデバイスにおいて具体化されたとき、信頼できるｍ−ＦＥＴ回路の低電圧デバイスに含めることを可能にする。
【０１７９】
他の実施形態
本発明は、これまで、具体的な実施形態を参照して記載されている。他の様々な実施形態が当業者には明らかである。特に、ｍ−ＦＥＴが、一般には、特定且つ直截なトランジスター配置を参照して例示及び記載されている。しかしながら、ＣＳＭが、浮動ゲート作動のために使用されるすべての様式のＦＥＴアーキテクチャー及び他のアーキテクチャーを含む、様々な異なるＦＥＴトランジスター配置における電荷蓄積のために使用され得ることが当業者には明らかである。従って、本発明が様々な具体的な実施形態に関して記載されているが、本発明がこれらの実施形態に限定されることは意図されない。本発明の精神に含まれる改変が当業者には明らかである。本明細書中に記載される例及び実施形態は例示目的のためであること、そして、それらを考慮した様々な改変又は変化が本明細書中の教示によって当業者に示唆され、それらは本出願の精神及び範囲並びに請求項の範囲に含まれ得ることが理解される。
【０１８０】
本明細書中に引用されているか、又は本出願とともに提出されたすべての刊行物、特許及び特許出願は、情報開示宣言の一部として提出された何らかの参考文献も含めて、その全体が参考として組み込まれる。
【図面の簡単な説明】
【０１８１】
【図１】本発明の具体的な実施形態による代表的ｍ−ＦＥＴの構成要素を例示するブロック図である。
【図２】本発明の具体的な実施形態による代表的ｍ−ＦＥＴの構成要素を例示し、且つ場合により使用される構成要素を示すブロック図である。
【図３】本発明の具体的な実施形態によるｍ−ＦＥＴのＩ−Ｖ特性に対する書き込み及び消去の影響を例示する。（ａ）は線形目盛りで描かれ、（ｂ）は対数目盛で描かれる。
【図４】本発明の具体的な実施形態によるｍ−ＦＥＴの書き込み、保存及び消去の各エネルギー準位を示すバンド図を例示する。
【図５】本発明の具体的な実施形態によるｍ−ＦＥＴを製造するための代表的方法における工程を例示する。
【図６】本発明の具体的な実施形態によるｍ−ＦＥＴを製造するための代表的方法のフローチャートである。
【図７Ａ】本発明の具体的な実施形態による代表的デバイスにおけるレドックス挙動に対するＳｉＯ2の厚さ依存性を示す実験結果を例示する。
【図７Ｂ】本発明の具体的な実施形態による代表的デバイスにおけるレドックス挙動に対するＳｉＯ2の厚さ依存性を示す実験結果を例示する。
【図８】本発明の具体的な実施形態による代表的デバイスにおいて有用な更なる代表的な電荷蓄積基を例示する。
【図９】ＮＭＯＳ型及びＰＭＯＳ型のｍ−ＦＥＴデバイスのために確立された最適化５マスクプロセスを使用する本発明の具体的な実施形態による代表的な実験的に調べられたｍ−ＦＥＴアーキテクチャーを例示するブロック図である。
【図１０】本発明の具体的な実施形態による代表的デバイスにおける自己集合型ポルフィリンの例示である。
【図１１Ａ】電荷蓄積分子が本発明の具体的な実施形態に従ってＳｉＯ2に結合している代表的ｍ−ＦＥＴについて実験結果を例示する。
【図１１Ｂ】電荷蓄積分子が本発明の具体的な実施形態に従ってＳｉＯ2に結合している代表的ｍ−ＦＥＴについて実験結果を例示する。
【図１２】本発明の具体的な実施形態による例示的ＰＭＯＳ型ｍ−ＦＥＴに対する実験結果を例示し、書き込み及び消去の代表的な電圧特性を例示する。
【図１３】標準的なコンピューターアーキテクチャー及びコンピューターシステムに一体化された本発明のメモリーデバイスを例示する。
【図１４】本発明の様々な態様が具体化され得る代表的例の論理デバイスを示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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