(57)【要約】アクティブマトリクスエレクトロルミネセント表示装置において、駆動トランジスタ２２をアドレスするために用いられるべき電圧を蓄積する蓄積キャパシタ２４が設けられている。表示素子の光出力に依存して蓄積キャパシタを放電する放電フォトダイオード２７が設けられており、画素に印加される入力データ電圧が駆動トランジスタの閾値電圧に対応する量だけ変化する。変化したデータ電圧は、駆動トランジスタのゲートとソースとの間に印加される。この装置では、駆動トランジスタのゲートの初期電圧が、閾値電圧に対する光出力の依存性を除去するように変更され、その結果、閾値電圧のばらつきが許容される。
2005538403.tif 000002
【特許請求の範囲】
【請求項１】
表示画素のアレイを有し、各画素が、
エレクトロルミネセント表示素子と、
前記表示素子を通る電流を駆動する駆動トランジスタと、
前記駆動トランジスタをアドレスするために用いられるべき電圧を蓄積する蓄積キャパシタと、
前記表示素子の光出力に依存して前記蓄積キャパシタを放電する放電フォトダイオードと、
前記画素に印加される入力データ電圧を前記駆動トランジスタの閾値電圧に対応する量だけ変化させ、前記駆動トランジスタのゲートとソースとの間に変化した前記データ電圧を印加する回路素子と
を有するアクティブマトリクスエレクトロルミネセント表示装置。
【請求項２】
各画素が、データ信号ラインと画素への入力部との間に接続されたアドレストランジスタを更に有する請求項１記載の装置。
【請求項３】
前記駆動トランジスタが電力供給ラインと前記表示素子との間に接続された請求項１又は２記載の装置。
【請求項４】
前記蓄積キャパシタが前記電力供給ラインと前記駆動トランジスタの前記ゲートとの間に接続された請求項３記載の装置。
【請求項５】
前記回路素子が第２のフォトダイオード及び第２の蓄積キャパシタを有し、前記第２のフォトダイオードは前記駆動トランジスタの前記ゲートと前記第２の蓄積キャパシタの１つの端子との間に接続され、前記放電フォトダイオードが前記１つの端子と前記電力供給ラインとの間に接続された請求項３記載の装置。
【請求項６】
前記画素へのデータ入力が前記第２の蓄積キャパシタの他の第２の端子に供給される請求項５記載の装置。
【請求項７】
前記画素回路が前記駆動トランジスタと前記表示素子との間に接続された絶縁トランジスタを更に有する請求項５又は６記載の装置。
【請求項８】
前記フォトダイオードが前記電力供給ラインと前記駆動トランジスタの前記ゲートとの間に接続され、前記回路素子が、前記画素への前記入力部と前記駆動トランジスタの前記ゲートとの間に接続された２つの並列な対向するダイオード接続トランジスタを有する請求項４記載の装置。
【請求項９】
前記蓄積キャパシタ及び前記放電フォトダイオードが前記電力供給ラインと前記画素への入力部との間に並列に接続され、前記回路素子が前記入力部と前記駆動トランジスタの前記ゲートとの間に接続された閾値蓄積キャパシタを有する請求項３記載の装置。
【請求項１０】
前記回路素子が、前記駆動トランジスタの前記ソースとゲートとの間に接続され、前記駆動トランジスタの電流を用いて前記閾値蓄積キャパシタを前記閾値電圧に充電するバイパストランジスタを更に有する請求項９記載の装置。
【請求項１１】
表示画素のアレイを有し、各画素が、
エレクトロルミネセント表示素子と、
駆動電流をサンプリングする電流サンプリング回路であって、前記表示素子を通る電流を駆動する駆動トランジスタを含む当該電流サンプリング回路と、
サンプリングされた前記駆動電流に対応する前記駆動トランジスタのためのゲート−ソース電圧を蓄積する蓄積キャパシタと、
前記表示素子の光出力に依存して前記蓄積キャパシタを放電するフォトダイオードと
を有するアクティブマトリクスエレクトロルミネセント表示装置。
【請求項１２】
前記電流サンプリング回路が、前記駆動トランジスタを前記表示素子から選択的に絶縁する絶縁トランジスタと、前記駆動トランジスタを前記画素への前記入力部に選択的に接続するバイパストランジスタとを有する請求項１１記載の装置。
【請求項１３】
それぞれが駆動トランジスタとエレクトロルミネセント表示素子とを有する表示画素のアレイを有するアクティブマトリクスエレクトロルミネセント表示装置を駆動する方法であって、前記画素の各アドレッシングに関して、
前記画素の入力部に駆動電圧を印加することと、
前記駆動電圧を前記駆動トランジスタの閾値電圧に対応する量だけ変更することと、
変更された前記駆動電圧をキャパシタ装置に蓄積し、前記変更された駆動電圧を前記駆動トランジスタのゲートに印加して、異なる画素の駆動トランジスタ間の閾値のばらつきを補償することと、
前記エレクトロルミネセント表示素子の光出力により照射されるフォトダイオードを用いて前記キャパシタ装置を放電し、画素間の老化のばらつきを補償することと
を含む方法。
【請求項１４】
前記変更された駆動電圧を蓄積することが、前記変更された駆動電圧をキャパシタに蓄積することを含む請求項１３記載の方法。
【請求項１５】
前記変更された駆動電圧を蓄積することが、前記駆動電圧を第１のキャパシタに蓄積することと、前記駆動トランジスタの前記閾値電圧に対応する電圧を第２のキャパシタに蓄積することとを含む請求項１３記載の方法。
【請求項１６】
前記変更された駆動電圧を蓄積することが、前記閾値電圧に対応する電圧が以前に与えられた蓄積キャパシタに前記駆動電圧をポンピングすることを含む請求項１３記載の方法。
【請求項１７】
それぞれが駆動トランジスタとエレクトロルミネセント表示素子とを有する表示画素のアレイを有するアクティブマトリクスエレクトロルミネセント表示装置を駆動する方法であって、前記画素の各アドレッシングに関して、
前記画素の入力部に駆動電流を印加することと、
前記駆動電流に対応する前記駆動トランジスタのゲート−ソース電圧を得るために前記駆動電流をサンプリングすることと、
前記ゲート−ソース電圧を蓄積キャパシタに蓄積することと、
前記ゲート−ソース電圧を前記駆動トランジスタに印加することと、
前記エレクトロルミネセント表示素子の光出力により照射されるフォトダイオードを用いて前記蓄積キャパシタを放電することと
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレクトロルミネセント表示装置に係り、特に、各画素に関連する薄膜スイッチングトランジスタを備えたアクティブマトリクス表示装置に関する。
【背景技術】
【０００２】
エレクトロルミネセント発光表示素子を用いたマトリクス表示装置はよく知られている。上記表示素子は、例えばポリマ材料を用いる有機薄膜エレクトロルミネセント素子、又はそうでなければ通常のＩＩＩ−Ｖ族半導体化合物を用いる発光ダイオード（ＬＥＤ）を有し得る。最近の有機エレクトロルミネセント材料、特にポリマ材料の開発は、それらがビデオ表示装置に実際に用いられることができることを実証している。これらの材料は、典型的には、一方が透明であり、他方がポリマの層に正孔又は電子を注入するのに適した材料よりなる１組の電極の間にはさまれた半導電性の共役ポリマの１つ又はそれ以上の層を有する。上記ポリマ材料は、ＣＶＤプロセスを用いて、又は単に可溶性の共役ポリマの溶液を用いるスピンコーティング技術により製造され得る。インクジェット印刷も利用され得る。有機エレクトロルミネセント材料は、ダイオードのようなＩ−Ｖ特性を示し、表示機能及びスイッチング機能の両方を与えることができ、従ってパッシブタイプのディスプレイに用いられることが可能である。代替として、これらの材料は、各画素が表示素子及びこの表示素子を通る電流を制御するスイッチング装置を有する状態でアクティブマトリクス表示装置に用いられ得る。
【０００３】
このタイプの表示装置は、電流アドレス方式の表示素子を備えており、従来のアナログ駆動方式は上記表示素子に制御可能な電流を供給することを含んでいる。電流ソーストランジスタに供給されるゲート電圧が表示素子を通る電流を決定する状態で、画素の構成の一部として電流ソーストランジスタを設けることが知られている。蓄積キャパシタが、アドレス期間後にゲート電圧を保持する。
【０００４】
図１は、アクティブマトリクスアドレス方式のエレクトロルミネセント表示装置に関する既知の画素回路を示している。この表示装置は、ブロック１により示されている規則的に間隔をおいて配置された画素の行及び列のマトリクスアレイを備え、交差する行（選択）及び列（データ）アドレス導体４及び６のセットの間の交差部に位置し、関連するスイッチング手段と協働するエレクトロルミネセント表示素子２を有するパネルを有している。簡単にするために、図には幾つかの画素のみが示されている。実際には、数百個の画素の行及び列が存在し得る。画素１は、上記導体の対応するセットの端部に接続された行（走査）ドライバ回路８及び列（データ）ドライバ回路９を有する周辺の駆動回路により上記行及び列アドレス導体のセットを介してアドレスされる。
【０００５】
エレクトロルミネセント表示素子２は、ここではダイオード素子として表現される有機発光ダイオード（ＬＥＤ）と電極のペアとを有しており、上記電極のペアの間には、１つ又はそれ以上の有機エレクトロルミネセント材料のアクティブ層がはさまれている。上記アレイの表示素子は、絶縁性の支持体の１つのサイドに関連するアクティブマトリクス回路とともに保持されている。表示素子のカソード又はアノードのいずれか一方は、透明の導電性材料により形成されている。上記支持体はガラスのような透明の材料よりなり、基板に最も近い表示素子２の電極はＩＴＯのような透明の導電性材料よりなっており、エレクトロルミネセント層により生成される光は、支持体の他のサイドにおいて見る人に見えるようにこれらの電極及び支持体を透過する。典型的には、有機エレクトロルミネセント材料の層の厚さは１００ｎｍ〜２００ｎｍである。素子２に用いられ得る好適な有機エレクトロルミネセント材料の典型例は知られており、ＥＰ−Ａ−０７１７４４６公報に記載されている。ＷＯ９６／３６９５９公報に記載されているような共役ポリマ材料も用いられ得る。
【０００６】
図２は、電圧アドレス方式の動作を与える既知の画素及び駆動回路の構成を模式的な形態で示している。各画素１は、ＥＬ表示素子２及び関連するドライバ回路を有している。上記ドライバ回路は、行導体４の行アドレスパルスによりオンにされるアドレストランジスタ１６を有している。アドレストランジスタ１６がオンにされると、列導体６の電圧が画素の残りの部分に伝わる。特に、アドレストランジスタ１６は、駆動トランジスタ２２と蓄積キャパシタ２４とを有する電流ソース部２０に列導体電圧を供給する。この列電圧は駆動トランジスタ２２のゲートに供給され、ゲートは、行アドレスパルスが終了した後であっても蓄積キャパシタ２４によりこの電圧に保持される。
【０００７】
この回路の駆動トランジスタ２２はＰＭＯＳＴＦＴとして実現され、蓄積キャパシタ２４は一定のゲート−ソース電圧を保持する。これは、トランジスタを通る一定のソース−ドレイン電流をもたらし、従って、画素の電流ソース部の所望の動作を与える。
【０００８】
上述した基本的な画素回路では、基板全体にわたる異なるトランジスタ特性（特に閾値電圧）が、ゲート電圧とソース−ドレイン電流との間の異なる関係を生じさせ、表示される画像の結果にアーチファクトを引き起こす。これらの閾値電圧のばらつき（variation）に加えて、ＬＥＤの材料の他と異なる老化（aging）がディスプレイ全体にわたる画質のばらつきを引き起こす。
【０００９】
（電圧アドレス方式の画素ではなく）電流アドレス方式の画素は基板全体にわたるトランジスタのばらつきの影響を低減又は除去することが認識されている。例えば、電流アドレス方式の画素は、所望の画素駆動電流が駆動されるサンプリングトランジスタのゲート−ソース電圧をサンプリングによって確認するために電流ミラーを用いることが可能である。サンプリングされたゲート−ソース電圧は、駆動トランジスタをアドレスするために用いられる。これは、サンプリングトランジスタと駆動トランジスタとが基板上において互いに隣接し、互いにより正確にマッチングされ得るので、装置の均一性の問題を部分的に軽減する。他の電流サンプリング回路はサンプリング及び駆動のために同じトランジスタを用いるので、追加のトランジスタ及びアドレスラインは必要とされるが、トランジスタのマッチングは必要とされない。
【００１０】
ＬＥＤ材料の老化を補償する電圧アドレス方式の画素回路に関する提案もなされている。例えば、画素が光センシングを含む種々の画素回路が提案されている。この素子は、表示素子の光出力に応答し、アドレス期間中ディスプレイのまとめられた光出力を制御するように上記光出力に応じて蓄積キャパシタに蓄積された電荷をリークする役割を果たす。図３は、この目的のための画素のレイアウトの一例を示している。このタイプの画素の構成の例は、ＷＯ０１／２０５９１公報及びＥＰ１０９６４６６公報に詳細に説明されている。
【００１１】
図３の画素回路では、フォトダイオード２７がキャパシタ２４に蓄積されたゲート電圧を放電する。駆動トランジスタ２２のゲート電圧が閾値電圧に達すると、ＥＬ表示素子２はもはや発光せず、蓄積キャパシタ２４は放電を中止する。フォトダイオード２７から電荷がリークされるレートは上記表示素子の出力の関数であり、フォトダイオード２７は感光性のフィードバックデバイスとして機能する。フォトダイオード２７の効果を考慮して、上記まとめられた光出力は
ＬＴ＝Ｃｓ（Ｖ（０）−ＶＴ）／ηＰＤ      ・・・[１]
により与えられることが示され得る。
【００１２】
この式において、ηＰＤはディスプレイ全体にわたって非常に均一なフォトダイオードの効率であり、Ｃｓは蓄積容量であり、Ｖ（０）は駆動トランジスタの初期ゲート−ソース電圧であり、ＶＴは駆動トランジスタの閾値電圧である。従って、光出力は、ＥＬ表示素子の効率とは無関係であり、老化の補償を与える。しかしながら、ＶＴはディスプレイ全体にわたって変化し、非均一性を示す。D.A. Fish等によるレポート「A comparison of pixel circuits for Active Matrix Polymer/Organic LED Displays」（32.1, SID 02 Digest, May 2002）を参照されたい。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
この基本的な回路に対する改良点は存在するが、実際の電圧アドレス方式の回路は依然として閾値電圧のばらつきの影響を受けやすいという問題が残されている。
【課題を解決するための手段】
【００１４】
本発明の第１の観点によれば、表示画素のアレイを有し、各画素が、エレクトロルミネセント表示素子と、上記表示素子を通る電流を駆動する駆動トランジスタと、上記駆動トランジスタをアドレスするために用いられるべき電圧を蓄積する蓄積キャパシタと、上記表示素子の光出力に依存して上記蓄積キャパシタを放電する放電フォトダイオードと、上記画素に印加される入力データ電圧を上記駆動トランジスタの閾値電圧に対応する量だけ変化させ、上記駆動トランジスタのゲートとソースとの間に変化した上記データ電圧を印加する回路素子とを有するアクティブマトリクスエレクトロルミネセント表示装置が提供される。
【００１５】
この画素の構成では、駆動トランジスタのゲートの初期電圧を変更する回路が設けられている。上記式[１]を参照すると、これは閾値電圧に対する光出力の依存性を除去する効果を有し、その結果、閾値電圧のばらつきが許容され得る。
【００１６】
従来の回路においてと同様、各画素はデータ信号ラインと画素への入力部との間に接続されたアドレストランジスタを有しており、駆動トランジスタは電力供給ラインと表示素子との間に接続されている。
【００１７】
第１の形態では、蓄積キャパシタが電力供給ラインと駆動トランジスタのゲートとの間に接続される。従って、蓄積キャパシタは駆動トランジスタのゲート−ソース電圧を蓄積する。画素駆動電圧を変更するために、この形態の回路素子は、第２のフォトダイオードと第２の蓄積キャパシタとを有し、第２のフォトダイオードは駆動トランジスタのゲートと第２の蓄積キャパシタの１つの端子との間に接続され、この１つの端子と電力供給ラインとの間に放電フォトダイオードが接続される。
【００１８】
この構成では、第２の蓄積キャパシタは電荷のポンピングのために用いられる。フレームの終わりにおいて、駆動トランジスタのゲートの電圧は、トランジスタがオフになる電圧であるために閾値電圧である。この形態の回路は、容量結合、すなわち電荷のポンピングを介して第１の蓄積キャパシタに既に蓄積されている閾値電圧に駆動電圧を加えるように作用する。上記蓄積キャパシタの電圧が、駆動電圧まで充電されるのではなく、駆動電圧だけ大きくされることを確実にすることにより、閾値電圧に対する依存性が除去される。
【００１９】
この構成では、画素へのデータ入力は第２の蓄積キャパシタの第２の端子に供給される。
【００２０】
アドレス期間中、ＬＥＤはオフにされるべきであり、それによりフォトダイオードは電荷のポンピング作用に対して最小限の影響しか及ぼさない。この目的のために、駆動トランジスタと表示素子との間に絶縁トランジスタが接続されていることが好ましい。
【００２１】
第２の形態において、この場合も、蓄積キャパシタは電力供給ラインと駆動トランジスタのゲートとの間に接続され、フォトダイオードは電力供給ラインと駆動トランジスタとの間に接続される。この回路素子は、画素への入力部と駆動トランジスタとの間に接続された２つの並列な対向するダイオード接続トランジスタを有する。この構成では、（ダイオード接続トランジスタが駆動トランジスタにマッチングしている場合、）ダイオード接続トランジスタが、画素への入力部と蓄積キャパシタの閾値電圧との間に閾値電圧に等しい電圧降下を与える。上記ダイオード接続トランジスタの両端の電圧降下は、（電力供給ラインに接続されている）蓄積キャパシタの両端の増大した電圧になり、それにより閾値電圧に対する光出力の依存性が除去される。
【００２２】
第３の形態では、蓄積キャパシタとフォトダイオードとが、電力供給ラインと画素への入力部との間に並列に接続され、回路素子は、上記入力部と駆動トランジスタのゲートとの間に接続された閾値蓄積キャパシタを有する。
【００２３】
この構成では、蓄積キャパシタは駆動トランジスタの所望のソース−ゲート電圧を蓄積しない。代わりに、蓄積キャパシタは入力駆動電圧を蓄積し、直列接続された閾値蓄積キャパシタが蓄積キャパシタと駆動トランジスタのゲートとの間に電圧のシフトを与える。閾値電圧が閾値蓄積キャパシタに蓄積されることを可能にするために、追加の回路が必要とされる。例えば、回路素子は、駆動トランジスタのソースとゲートとの間に接続され、駆動トランジスタの電流を用いて閾値蓄積キャパシタを閾値電圧に充電するバイパストランジスタを更に有し得る。
【００２４】
本発明の第２の観点によれば、表示画素のアレイを有し、各画素が、エレクトロルミネセント表示素子と、駆動電流をサンプリングする電流サンプリング回路であって、上記表示素子を通る電流を駆動する駆動トランジスタを含む当該電流サンプリング回路と、サンプリングされた上記駆動電流に対応する上記駆動トランジスタのためのゲート−ソース電圧を蓄積する蓄積キャパシタと、上記表示素子の光出力に依存して上記蓄積キャパシタを放電するフォトダイオードとを有するアクティブマトリクスエレクトロルミネセント表示装置が提供される。
【００２５】
この構成では、駆動電流をサンプリングするために電流サンプリング回路が用いられる。これは、閾値電圧のばらつきが回避されることを可能にする。また、フォトダイオードは、老化の補償が実現されることを可能にする。
【００２６】
本発明の上記第２の観点の一形態では、電流サンプリング回路が、駆動トランジスタを表示素子から選択的に絶縁する絶縁トランジスタと、駆動トランジスタを画素への入力部に選択的に接続するバイパストランジスタとを有する。この電流サンプリング回路は、電流のサンプリングのために駆動トランジスタを用いる。分離した電流サンプリング部と電流駆動トランジスタとを備え、電流ミラーとして作用する他の回路も可能である。
【００２７】
本発明の第１の観点は、それぞれが駆動トランジスタとエレクトロルミネセント表示素子とを有する表示画素のアレイを有するアクティブマトリクスエレクトロルミネセント表示装置を駆動する方法であって、上記画素の各アドレッシングに関して、上記画素の入力部に駆動電圧を印加することと、上記駆動電圧を上記駆動トランジスタの閾値電圧に対応する量だけ変更することと、変更された上記駆動電圧をキャパシタ装置に蓄積し、上記変更された駆動電圧を上記駆動トランジスタのゲートに印加して、異なる画素の駆動トランジスタ間の閾値のばらつきを補償することと、上記エレクトロルミネセント表示素子の光出力により照射されるフォトダイオードを用いて上記キャパシタ装置を放電し、画素間の老化のばらつきを補償することとを含む方法も提供する。
【００２８】
この方法は、閾値電圧の補償と組み合わせて老化を補償するための蓄積キャパシタの光フィードバック放電を提供する。
【００２９】
上記変更された駆動電圧を蓄積することは、変更された駆動電圧をキャパシタに蓄積すること、駆動電圧を第１のキャパシタに蓄積すること及び駆動トランジスタの閾値電圧に対応する電圧を第２のキャパシタに蓄積すること、又は、閾値電圧に対応する電圧が以前に与えられた蓄積キャパシタに駆動電圧をポンピングすることを含み得る。
【００３０】
本発明の第２の観点は、それぞれが駆動トランジスタとエレクトロルミネセント表示素子とを有する表示画素のアレイを有するアクティブマトリクスエレクトロルミネセント表示装置を駆動する方法であって、上記画素の各アドレッシングに関して、上記画素の入力部に駆動電流を印加することと、上記駆動電流に対応する上記駆動トランジスタのゲート−ソース電圧を得るために上記駆動電流をサンプリングすることと、上記ゲート−ソース電圧を蓄積キャパシタに蓄積することと、上記ゲート−ソース電圧を上記駆動トランジスタに印加することと、上記エレクトロルミネセント表示素子の光出力により照射されるフォトダイオードを用いて上記蓄積キャパシタを放電することとを含む方法も提供する。
【００３１】
この方法は、閾値の補償を与えるために電流アドレス方式を用いるが、更に老化の補償のために第２の蓄積キャパシタの光フィードバック放電を用いる。
【発明を実施するための最良の形態】
【００３２】
本発明が添付の図面を参照して例として説明される。
【００３３】
これらの図面は模式的であり、縮尺が正確ではないことに注意されたい。これらの図面の部品の相対的な寸法及び比率は、各図の明瞭化及び簡便化のために拡大又は縮小して示されている。
【００３４】
本発明によれば、上記画素回路は、画素に印加される入力データ電圧が駆動トランジスタの閾値電圧に対応する量だけ変化し得るように変更されている。これは、老化の変動を取り除くためにフォトダイオードの使用を補うものである。これは、駆動トランジスタのゲートの初期電圧が変更されることを可能にし、上記式[１]において、これは閾値電圧に対する光出力の依存性を除去する効果を有し、その結果、閾値電圧のばらつきが許容され得る。
【００３５】
図４は、本発明の画素のレイアウトの第１の例を示している。図２及び図３における構成要素と同一の構成要素を表すためには同一の参照符号が用いられており、画素回路は図１に示されているようなディスプレイにおいて用いられるためのものである。
【００３６】
蓄積キャパシタ２４は、ここでも電力供給ライン２６と駆動トランジスタ２２のゲートとの間に接続されている。従って、この蓄積キャパシタは、駆動トランジスタ２２のゲート−ソース電圧を蓄積する。画素駆動電圧を変更するために、第２のフォトダイオード３０と第２の蓄積キャパシタ３２とが設けられている。第２のフォトダイオード３０は、駆動トランジスタ２２のゲートと第２の蓄積キャパシタ３２の１つの端子との間に接続され、放電フォトダイオード２７は上記１つの端子と電力供給ライン２６との間に接続されている。画素への入力は、アドレストランジスタ１６により第２の蓄積キャパシタ３２の他の端子に与えられる。
【００３７】
以下の説明から明らかであるように、第２の蓄積キャパシタ３２は電荷のポンピングのために用いられる。特に、フレーム期間の終わりに、駆動トランジスタ２２のゲートの電圧は、駆動トランジスタ２２がオフになる電圧であるために閾値電圧である。また、アドレス期間の終わりに第２の蓄積キャパシタ３２から電荷が除去されるので、第２の蓄積キャパシタ３２は帯電していない。電荷のポンピングにより、第１の蓄積キャパシタ２４に既に蓄積されている閾値電圧に駆動電圧が加えられる。
【００３８】
アドレス期間の初めに、ＮＭＯＳアドレストランジスタ１６が行導体４のハイパルスによりオンにされる。駆動トランジスタ２２と表示素子２との間に（絶縁デバイスとして機能する）第２のトランジスタ３４が設けられており、これはＰＭＯＳデバイスである。従って、行導体４のハイアドレッシングパルスは、アドレストランジスタ１６をオンにし、同時に、アドレス期間中ＥＬ表示素子２がオフにスイッチングされるようにトランジスタ３４をオフにする。
【００３９】
列導体６の画素駆動電圧は、電力供給ライン２６の電圧に対して低く、駆動電圧が印加されると、第２のフォトダイオード３０は順方向バイアスがかけられ、専ら駆動トランジスタの閾値電圧の電圧降下を有するキャパシタ２４から調達される電流が上記第２のフォトダイオードを通って流れる。この電流は、平衡に達するまで第２のキャパシタ３２を充電し、この平衡点において、蓄積キャパシタ２４の両端の電圧は、初期の閾値電圧及び列６に印加される画素駆動電圧に依存するとともに、更に２４及び３２の容量の比に依存する値を有する。
【００４０】
蓄積キャパシタ２４の容量が第２のキャパシタ３２の容量よりも非常に大きい（Ｃ２４＞＞Ｃ３２）場合、蓄積キャパシタンスの両端の最終的な電圧は閾値電圧ＶＴと駆動電圧の係数（Ｃ３２／Ｃ２４）との和にほぼ等しい。これは、駆動電圧が上記Ｃ３２／Ｃ２４の係数だけ小さいので、駆動電圧に関して大きな電圧の振幅を必要とする。
【００４１】
アドレス期間中、第２のトランジスタ３４はオフにされ、フォトダイオード２７,３０は発光せず、重要ではない追加の少数のキャリヤがこれらのフォトダイオード中を流れる。上記フォトダイオードは、外部の照明から遮蔽されている。
【００４２】
アドレス期間の終わりにおいて、フォトダイオード２７が順方向バイアスをかけられ、第２のキャパシタ３２の電荷が除去されるが、第１の蓄積キャパシタ２４の電荷は変化しないままであるように、列６がハイ電圧に駆動される。アドレス期間の終わりにおいて、アドレッシングトランジスタ１６がオフにされ、第２のトランジスタ３４がオンにされて、フォトダイオードのペア２７,３０は、閾値電圧に達し、駆動トランジスタ２２がオフにされるまで蓄積キャパシタ２４の電荷を減衰するように作用する。
【００４３】
アドレス期間の終わりにおける上記蓄積キャパシタの初期電圧は、ここでは
Ｖ（０）＝ｆ１（Ｖｄａｔａ）＋ｆ２（ＶＴ）
である。
【００４４】
上記式中、ｆ１及びｆ２は関連するキャパシタ２４及び３２の容量に依存する関数であり、Ｖｄａｔａは列導体６に印加される電圧である。上述したように、ｆ２は容量の適切な選択により１に近づけるようにすることが可能である。蓄積キャパシタの電圧が駆動電圧に充電されるのではなく、駆動電圧に依存して増大することを確実にすることにより、閾値電圧に対する依存性が除去され得る。特に、式[１]のまとめられた光出力は、
ＬＴ＝Ｃｓｆ（Ｖｄａｔａ）／ηＰＤ      ・・・[２]
になる。
【００４５】
上述したように、この実施の形態はＶｄａｔａにおける大きな電圧の振幅を必要とし、以下の他の実施の形態はこの要求を回避する。
【００４６】
図５は第２の実施の形態を示しており、この実施の形態では、蓄積キャパシタ２４及び放電フォトダイオード２７が電力供給ライン２６と画素への入力部（すなわち、アドレストランジスタ１６の出力部）との間に並列に接続されている。
【００４７】
回路は、上記入力部と駆動トランジスタ２２のゲートとの間に接続された閾値蓄積キャパシタ４０を有している。この構成では、蓄積キャパシタ２４は駆動トランジスタ２２の所望のソース−ゲート電圧を蓄積しない。代わりに、蓄積キャパシタ２４は入力駆動電圧を蓄積し、直列接続された閾値蓄積キャパシタ４０が上記蓄積キャパシタと駆動トランジスタ２２のゲートとの間に電圧のシフトを与える。
【００４８】
閾値蓄積キャパシタ４０の両端に閾値電圧を与えるために、駆動トランジスタのソースとゲートとの間に、駆動トランジスタの電流を用いて閾値蓄積キャパシタ４０を閾値電圧に充電するバイパストランジスタ４２が接続されている。図４の例のように、駆動トランジスタ２２と表示素子２との間には追加の絶縁トランジスタ３４が設けられており、この絶縁トランジスタ３４はそれ自体のアドレスライン３５を備えている。
【００４９】
この回路に関するアドレス期間中、アドレッシングトランジスタ１６は、初めに、蓄積キャパシタ２４に一定の初期電圧を蓄積するようにオンにされる。この一定の電圧は電力供給ラインの電圧であり、キャパシタ２４が放電され、フォトダイオード２７は短絡される。その後、アドレストランジスタ１６はオフにされる。絶縁トランジスタ３４がオンにされ（又は、アドレス期間の初めからオンにされている。）、電流がＥＬ表示素子を通って駆動される。オン電流は駆動トランジスタ２２を通過する。その後、バイパストランジスタ４２がオンにされ、絶縁トランジスタはオフにされる。ゲート−ソース電圧は変化しないが、駆動トランジスタ２２の駆動電流がバイパストランジスタ４２を通って閾値蓄積キャパシタ４０に伝わるので、駆動トランジスタはオンのままである。
【００５０】
十分な電荷が閾値蓄積キャパシタ４０に伝わると、上記駆動トランジスタのゲートに接続された端子の電圧は、ＰＭＯＳ駆動トランジスタがオフになるレベルに達する。この時点において、駆動トランジスタ２２の閾値電圧は閾値蓄積キャパシタ４０に蓄積される。
【００５１】
その後、バイパストランジスタ４２がオフにされ、データ電圧を列６に印加してアドレストランジスタ１６をオンにスイッチングすることにより、蓄積キャパシタ２４が所望のデータ電圧に充電される。
【００５２】
上記フォトダイオードの動作は、アドレスシーケンスの終わりにおいて第２のトランジスタ３４がオンにされる場合にのみ起こり、閾値蓄積キャパシタ４０は、蓄積キャパシタ２４の電圧と駆動トランジスタ２２のゲートに印加される電圧との間のステップ電圧の変化を発生させる。ここでも、ゲートに印加される電圧がソースに対して大きくされる（すなわち、その絶対値が小さくされる）ことを確実にすることにより、閾値電圧に対する依存性が除去される。
【００５３】
図６は第３の実施の形態を示しており、この実施の形態においても、蓄積キャパシタ２４及びフォトダイオード２７は、電力供給ライン２６と駆動トランジスタ２２のゲートとの間に接続されている。２つの並列な対向するダイオード接続トランジスタ５０，５２が、画素への入力部（アドレストランジスタ１６の出力部）と駆動トランジスタ２２のゲートとの間に接続されている。上記ダイオード接続トランジスタの１つは、閾値電圧の電圧降下を与え、これを与えるために、当該ダイオード接続トランジスタは駆動トランジスタ２２にマッチングされている。画素への電圧入力と蓄積キャパシタ２４に蓄積される電圧との間のこの電圧降下は、同じ量だけ駆動トランジスタ２２のゲート−ソース電圧の増大をもたらす。これもまた、閾値電圧に対する光出力の依存性を除去する。
【００５４】
画素のリセットのために第２のダイオード接続トランジスタが必要とされる。
【００５５】
上記画素の設計は、フォトダイオードの光フィードバック回路を用いて実現される老化の補償共に、種々のやり方で実現される閾値の補償を行う電圧アドレス方式の画素の幾つかの可能な実現を示している。  
【００５６】
本発明は、また、電流アドレス方式の実現も提供する。図７は、駆動電流をサンプリングするために電流サンプリング回路が用いられる構成を示している。これは、閾値電圧のばらつきが回避されることを可能にする。加えて、フォトダイオードは、老化の補償が実現されることを可能にする。
【００５７】
図７では、電流サンプリング回路が、駆動トランジスタ２２を表示素子２から選択的に絶縁する追加のトランジスタ３４と、駆動トランジスタ２２を画素の入力部（ここでも、この入力部はアドレストランジスタ１６の出力部であると解釈される。）に選択的に接続するバイパストランジスタ６０とを有している。
【００５８】
入力電流をサンプリングするために、バイパストランジスタ６０がオンにされ、追加のトランジスタ３４がオフにされる。従って、入力電流は駆動トランジスタ２２を通って駆動される。蓄積キャパシタは、駆動トランジスタ２２の対応するゲート−ソース電圧に充電され、その後、駆動トランジスタ２２を駆動する。この電流サンプリング回路は電流のサンプリングのために駆動トランジスタを用い、サンプリング動作はトランジスタ特性と考慮され、その結果、閾値のばらつきは回避される。
【００５９】
分離した電流サンプリング部と電流駆動トランジスタとを備え、これらが電流ミラーとして作用するが、マッチングされたトランジスタ特性を必要とする他の回路も可能である。
【００６０】
上述した電圧アドレス方式の回路は全て、駆動トランジスタの閾値電圧に対応する量だけ駆動電圧を変更することにより動作する。この変更された駆動電圧は、１つ又はそれ以上のキャパシタに蓄積されて駆動トランジスタのゲートに印加され、それにより、異なる画素の駆動トランジスタ間の閾値のばらつきを補償する。また、エレクトロルミネセント表示素子の光出力により照射されるフォトダイオードを用いるキャパシタの放電が、画素間の老化のばらつきを補償する。上述した各回路は、この目的のための可能な回路の単なる例であり、当業者には他の実現が明らかであろう。
【００６１】
上述した電流アドレス方式の回路は、駆動電流に対応する駆動トランジスタのゲート−ソース電圧を得るために入力駆動電流をサンプリングする。このゲート−ソース電圧は、蓄積され、駆動トランジスタに印加される。この場合もまた、エレクトロルミネセント表示素子の光出力により照射されるフォトダイオードを用いるキャパシタの放電が、画素間の老化のばらつきを補償する。上述した回路は、可能な電流アドレス方式の実現の単なる一例であり、当業者には他の実現が明らかであろう。
【００６２】
上述した具体的な例は、ＮＭＯＳ及びＰＭＯＳトランジスタの異なる組み合わせも使用し、他の具体的な実現が明らかであることは理解されるであろう。
【図面の簡単な説明】
【００６３】
【図１】既知のＥＬ表示装置を示している。
【図２】ＥＬ表示画素を電流アドレスする既知の画素回路の簡略化した模式図である。
【図３】他と異なる老化を補償する既知の画素の設計を示している。
【図４】本発明による画素回路の第１の例を示している。
【図５】本発明による画素回路の第２の例を示している。
【図６】本発明による画素回路の第３の例を示している。
【図７】本発明による画素回路の第４の例を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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