(57)【要約】入力信号（ｓ）を受け取るための信号入力側（１，１４）と該入力信号（ｓ）の平均値を再現する出力信号（ｇ）を送出するための信号出力側（１３）とを備えている、入力信号（ｓ）の平均値を突き止めるための回路装置。その際信号入力側（１）と信号出力側（１３）との間に平均値形成のために、有利にはシグマ・デルタ変調器（２）によって制御される計数器（１０）が配置されている。
2005538658.tif 000002
【特許請求の範囲】
【請求項１】
入力信号（ｓ）の平均値を突き止めるための回路装置であって、
入力信号（ｓ）を受け取るための信号入力側（１，１４）と
該入力信号（ｓ）の平均値を再現する出力信号（ｇ，Ｑ１…Ｑｎ＋ｍ）を送出するための信号出力側（１３）と
を備え、その際信号入力側（１，１４）と信号出力側（１３）との間に平均値形成のために、入力側が比較器（５）に接続されている計数器（１０）または累算器が配置されている
形式の回路装置において、
帰還結合ループにスイッチ素子（６）が配置されており、該スイッチ素子は比較器（５）の出力によって制御されかつ比較器（５）の出力に依存して第１の参照信号（Ｐｏｓ Ｒｅｆ）または第２の参照信号（Ｎｅｇ Ｒｅｆ）を供給する
ことを特徴とする回路装置。
【請求項２】
累算器または計数器（１０）は入力側がシグマ・デルタ変調器（２）に接続されている
請求項１記載の回路装置。
【請求項３】
シグマ・デルタ変調器（２）は加算器（３）または減算器と、積分器（４）と、比較器（５）と、比較器（５）の出力側から加算器（３）または減算器の入力側に至る帰還結合ループとを有している
請求項２記載の回路装置。
【請求項４】
累算器または計数器（１０）はクロック入力側（Ｃｌｏｃｋ）を有し、該入力側に前以て決められているクロック周波数を有するクロック信号（ＣＬＫ）が加わる
請求項１から３までのいずれか１項記載の回路装置。
【請求項５】
入力信号（ｓ）は帯域制限されておりかつ前以て決められている遮断周波数を有しており、その際クロック周波数は遮断周波数の整数倍である
請求項４記載の回路装置。
【請求項６】
累算器または計数器（１０）はリセット入力側（Ｒｅｓｅｔ）を有しており、該リセット入力側に制御信号（ＣＴＲＬ）が加わり、その際制御信号（ＣＴＲＬ）および入力信号（ｓ）は同じ基本周波数および／または同じ位相位置および／または相互に一定の位相関係を有している
請求項１から５までのいずれか１項記載の回路装置。
【請求項７】
クロック信号（ＣＬＫ）および制御信号（ＣＴＲＬ）は相互に時間的に一定の位相関係を有している
請求項６記載の回路装置。
【請求項８】
累算器または加算器または計数器（１０）は出力側が出力レジスタ（１２）に接続されている
請求項１から７までのいずれか１項記載の回路装置。
【請求項９】
出力レジスタ（１２）はデータ受け取りを制御するための制御入力側（Ｌａｔｃｈ）を有しており、その際制御入力側（Ｌａｔｃｈ）に制御信号（ＣＴＲＬ）が加わる
請求項８記載の回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１の上位概念に記載の平均値形成のための回路装置に関する。
【０００２】
自動車技術において自動変速機の制御のために公知のように、パルス幅変調される電流信号で駆動制御される電磁弁が使用される。この場合電流の時間的な平均値を検出して、調整区間内で電磁弁の調整特性を最適化できるようにしている。
【０００３】
このためにこれまでは、電流信号の交番電圧成分を大幅に除去しかつ直流成分を平均値として出力するアナログ低域通過フィルタが使用される。
【０００４】
アナログフィルタによる公知の平均値形成で不都合なのは、一方において、この形式のフィルタの立上がり時間で、平均値は通例、パルス幅変調の数周期後に漸く使用することができる。
【０００５】
他方においてアナログフィルタによる平均値形成は比較的不正確でもあり、この点も望ましくない。
【０００６】
従って本発明の課題は、できるだけ迅速かつ正確な平均値形成を可能にする回路装置を提供することである。
【０００７】
この課題は請求項１の上位概念に記載の公知の回路装置から出発して、請求項１の特徴部分に記載の構成によって解決される。
【０００８】
本発明は、回路装置の信号入力側と信号出力側との間に、平均値形成のための累算器または計数器を設けるという一般的な技術思想を有している。
【０００９】
すなわち本来の平均値形成の前に、評価されるべき入力信号は有利にはまずデジタル化され、その結果平均値形成はアナログフィルタのダイナミック特性に関する問題なしにデジタル領域において行うことができる。
【００１０】
本発明の有利な実施形態において、加算器もしくは計数器は入力側がシグマ・デルタ変調器に接続されており、該シグマ・デルタ変調器は評価されるべき入力信号をシグマ・デルタ変調を行いかつこのような仕方で変調された信号を加算器もしくは計数器に供給する。この形式のシグマ・デルタ変調器は例えば、NORSWORTHY/SCHREIER/TEMES：“Delta-Sigma Data Converters”（IEEE Press）、CANDY/TEMES：“Oversampling Delta-Sigma Data Converters：Theory, Design and Simulation”（IEEE Press）並びに ENGELEN/PLASSCHE：“Bandpass Sigma Delta Modulators”から公知であり、これを以てしてその内容は本明細書にシグマ・デルタ変調器の構成に関してすべて帰属されるものとする。
【００１１】
シグマ・デルタ変調器はこの場合、オーバサンプリングが行われずかつ入力信号の信号情報が消失しないように、入力信号のナイキストレートより大きいクロック周波数もしくはサンプリングレートによって動作させるようにしたい。
【００１２】
周期的な入力信号の場合更に、常に入力信号の同一の時間ウィンドウを評価するようにすれば有利である。これは好適には、入力信号の１倍または数倍の周期持続時間である。それ故に計数器は有利には、例えばマイクロコントローラによって生成される制御信号が供給されるリセット入力側を有している。有利には、制御信号および評価されるべき入力信号は相互に時間的に一定の位相関係にあって、入力信号の同じ時間ウィンドウが評価されるようになっている。
【００１３】
周期的な入力信号の場合更に、入力信号およびシグマ・デルタ変調器のクロック信号が相互に時間的に一定の位相関係にあって、常に入力信号の同じ時間ウィンドウが評価されるようにすれば有利である。それ故に有利にはシグマ・デルタ変調器に対する入力信号は評価すべきクロック信号から導出され、このために例えば従来のマイクロコントローラを使用することができる。
【００１４】
更に、シグマ・デルタ変調器は選択的にアナログまたはデジタルに構成されていてよいことを述べておく。
【００１５】
有利にはシグマ・デルタ変調器は入力側に加算器もしくは減算器、積分器並びに出力側に比較器を有しており、その際比較器の出力側は帰還結合ループにおいて加算器もしくは減算器の入力側にフィードバックされている。
【００１６】
シグマ・デルタ変調器の積分器は例えば１次の積分器として実現されていることができるが、シグマ・デルタ変調器に高次の積分器を使用することもでき、これにより有利にも一層高い分解能が実現される。
【００１７】
シグマ・デルタ変調器において出力側に配置されている比較器は、有利には入力信号の零レベルに相応する前以て決められている判定しきい値を有している。この判定しきい値を上回ると比較器は有利には正のレベルを送出し、これに対して比較器は判定しきい値を下回ると有利には負のレベルを送出する。
【００１８】
本発明の有利な実施形態において、比較器の出力側は帰還結合ループにおいて加算器もしくは減算器に直接帰還されず、選択的に第１の参照信号または第２の参照信号を加算器もしくは減算器の入力側に切り換えるスイッチ素子を制御するために使用される。このことは有利である。その理由は、比較器の出力信号が不正確さを有しているかもしれないが、これらはこうして帰還されず、従って抑圧されるからである。これに対して参照信号は高い正確さおよび恒常性を有する参照信号源によって生成することができるので、平均値形成の正確さはこの間接的な帰還によって高めることができる。
【００１９】
これに対して本発明の別の変形形態においてシグマ・デルタ変調器は必要なく、その際入力側にＡ／Ｄ変換器が設けられており、これが評価されるべきアナログ入力信号をデジタル信号に変換しかつ引き続いて直接または間接的に加算器もしくは減算器に供給する。その場合、複数の先行するサンプリングおよび加算器もしくは計数器の出力信号から次のようにして簡単な手法で入力信号の時間的な平均値を突き止めることができる。すなわち、加算器の出力信号を累加加算されたサンプリング値の数によって割り算するのである。
【００２０】
この場合Ａ／Ｄ変換器も、オーバサンプリングが生じずかつ入力信号の信号情報が消失しないようにするために、入力信号のナイキストレートより大きいサンプリングレートで動作されるべきである。
【００２１】
それ故に、前以て決められている遮断周波数を有する帯域制限されている入力信号の場合、Ａ／Ｄ変換器のクロック周波数は有利には評価されるべき入力信号の遮断周波数の整数倍であり、その際申し分ないＳＮ比を実現するために、１６、３２または６４の係数を有するオーバサンプリングが有利である。
【００２２】
周期的な入力信号の場合更に、常に入力信号の同じ時間ウィンドウがサンプリングされるようにすれば有利である。それ故に加算器は有利には、例えばマイクロコントローラによって生成される制御信号が供給されるリセット入力側を有している。有利には制御信号および評価されるべき入力信号は相互に時間的に一定の位相関係にあって、常に入力信号の同じ時間ウィンドウが評価されるようにする。
【００２３】
一方におけるシグマ・デルタ変調器を有しかつ他方における高速Ａ／Ｄ変換器を有する２つの上述した形態において出力側に有利には出力レジスタが設けられていて、次の平均値が計算されるまで、平均値が一時記憶されるようになっている。
【００２４】
本発明の回路装置は有利には、自動車技術における電流および電圧信号における平均値形成に適している。例えば評価されるべき入力信号は−冒頭で既に示唆したように−電磁弁を駆動制御する電流信号であってよい。
【００２５】
更に、本発明の回路装置は必ずしも別個の回路として実現されている必要はないことを断っておく。それどころか、本発明の回路装置は、平均値形成の他に別の機能も充足する複合的な電子回路の構成部分であってもよい。
【００２６】
本発明の別の有利な発展形態は従属請求項に記載されておりまたは次に、図面に基づいた本発明の有利な実施例の説明と関連して説明される。その際：
図１は、平均値形成のためのシグマ・デルタ変調器を備えている本発明の回路装置を略示し、
図２は、シグマ・デルタ変調器に代わって高速Ａ／Ｄ変換器を備えている択一的な回路装置を略示している。
【００２７】
図１に図示の回路装置は例えば、自動車の電子変速機制御部に使用されて、電流信号の時間的な平均値を求めることができるようにするものである。
【００２８】
このために本発明の回路装置は信号入力側１を有しており、そこに評価されるべき電流信号ｓが加わる。
【００２９】
信号入力側１にシグマ・デルタ変調器２が後置接続されている。シグマ・デルタ変調器はアナログに構成されておりかつ加算器３、積分器４および比較器５から成っている。
【００３０】
加算器３は非反転入力側を有している。この入力側は本発明の回路装置の信号入力側１に接続されておりかつ入力信号ｓを受け取る。
【００３１】
加算器３は更に反転入力側を有している。この入力側はスイッチ素子６を介して、参照信号源７，８（ＲＥＦ１，ＲＥＦ２）と選択的に接続することができる。この場合参照信号源７は負の極性を有する参照信号Ｎｅｇ Ｒｅｆを生成し、これに対して参照信号源８は正の極性を有する参照信号Ｐｏｓ Ｒｅｆを生成する。
【００３２】
スイッチ素子６の駆動制御は、比較器５の出力側に現れる信号に依存して行われる。このためにスイッチ素子６は比較器５の出力側に接続されている制御入力側を有している。
【００３３】
比較器５の出力信号が正の極性を有している場合には、スイッチ素子６は加算器３の反転入力側を参照信号源８に接続する。
【００３４】
これに対して比較器５の出力信号が負の極性を有している場合には、スイッチ素子６は加算器３の反転入力側を参照信号源７に接続する。
【００３５】
比較器出力側をこのように加算器の反転入力側に間接的に帰還結合する場合、直接的な帰還結合に比して、参照信号源７，８が著しく正確かつ時間的に一定の信号を生成することができ、比較器５の出力信号が不正確さを有しているという利点を提供する。
【００３６】
加算器３の出力側は積分器４の入力側に接続されており、その際積分器４は１次の積分器であって、簡単な回路技術的な実現が可能であるようになっている。
【００３７】
積分器４は出力側が比較器５に接続されている。比較器は積分器４の出力信号を判定しきい値と比較する。判定しきい値は入力信号ｓの零レベルに相応する。
【００３８】
判定しきい値を上回ると比較器５は正の極性を有する出力信号を送出するので、スイッチ６は加算器３の反転入力側を参照信号源８に接続する。
【００３９】
これに対して判定しきい値を下回ると比較器５は負の極性を有する出力信号を送出するので、スイッチ６は加算器３の反転入力側を参照信号源７に接続する。
【００４０】
この場合比較器５によるスイッチ６および計数器１０の駆動制御はクロック信号ＣＬＫによってタイミング制御される。クロック信号はマイクロコントローラによって生成されかつクロック入力側９に加えられる。この場合クロック信号ＣＬＫのクロック周波数ｆＣＬＫは帯域制限されている入力信号ｓの遮断周波数ｆｓの２ｎ倍の大きさであり、その際ｎは整数であり１より大きいかまたは１に等しい。このことは、オーバサンプリングが生じずかつ信号情報が消失しないようにするために重要である。
【００４１】
シグマ・デルタ変調器２の出力側は計数器１０のイネーブル入力側Ｅｎａｂｌｅに接続されている。すなわち、イネーブル入力側Ｅｎａｂｌｅがハイレベルになると計数過程が可能にある。この場合計数器１０における計数器状態がインクリメントされる。
【００４２】
更に計数器１０はクロック入力側Ｃｌｏｃｋを有している。これはクロック入力側９に接続されており、従って同様にクロック信号ＣＬＫによって駆動制御される。
【００４３】
更に、計数器は、制御信号ＣＴＲＬが加わるリセット入力側Ｒｅｓｅｔを有しており、その際制御信号ＣＴＲＬは制御入力側１１に加わりかつマイクロコントローラによって生成されるものである。この場合、制御信号ＣＴＲＬはマイクロコントローラによって、入力信号ｓと制御信号ＣＴＲＬとの間に常に一定の位相関係が成り立つように生成されることを述べておく。このようにして、周期的な入力信号ｓのその都度同じ時間ウィンドウが評価されることが実現される。というのは、計数器１０は制御信号ＣＴＲＬによってリセットされるからである。
【００４４】
従って計数器１０の計数状態はパルス幅変調の現在の周期期間の入力信号ｓの時間的な平均値を表している。
【００４５】
計数器１０の出力側は出力レジスタ１２に接続されている。このレジスタは次の周期の間に計数器状態を一時記憶する。それから次の周期の終了時に、新しい計数器状態が出力レジスタに引き渡される。計数器状態の、出力レジスタ１２への引き渡しはこの場合、制御信号ＣＴＲＬが加わる制御入力側Ｌａｔｃｈによって制御される。
【００４６】
信号出力側１３に本発明の回路装置は最終的に、最後の周期期間の入力信号ｓの時間的な平均値を表している出力信号ｇを送出する。
【００４７】
図２に図示されている回路は本発明の、平均値形成のための回路装置の別の実施例を示しており、ここではシグマ・デルタ変調器を省略することができる。
【００４８】
この回路装置は評価すべき入力信号ｓを検出するために信号入力側１４を有しており、その際入力信号ｓは例えば、ＰＫＷにおける電子的な変速機制御部の電流信号である。
【００４９】
入力信号ｓはＡ／Ｄ変換器１５のサンプリング入力側Ａｎａｌｏｇ  Ｉｎに供給される。Ａ／Ｄ変換器は入力信号ｓからｎビットの幅を有するデジタル信号Ｑ１…Ｑｎを生成する。
【００５０】
この場合Ａ／Ｄ変換器１５は、Ａ／Ｄ変換器１５のクロック入力側Ｃｌｏｃｋに加わりかつサンプリングレートを確定するクロック信号ＣＬＫによってタイミング制御される。
【００５１】
クロック信号ＣＬＫは簡単にするために図示されていないマイクロコントローラによって生成され、その際クロック信号ＣＬＫのクロック周波数は帯域制限されている入力信号ｓの遮断周波数より著しく大きい。オーバサンプリングが生じずかつ信号情報が消失しないようにするためである。この実施例においてクロック信号のクロック周波数は、入力信号ｓの遮断周波数の３２倍であるので、この点からでもＳＮ比は良好なものになる。
【００５２】
Ａ／Ｄ変換器１５の出力側は加算器１６に接続されている。加算器は入力側に受け取ったデジタル信号Ｑ１…Ｑｎを加算しかつ出力側にｎ＋ｍビットの語長を有する相応のデジタル信号Ｑ１…Ｑｎ＋ｍを送出する。
【００５３】
この場合加算器１６もクロック信号ＣＬＫによってタイミング制御されるので、Ａ／Ｄ変換器１５によってサンプリングされる全部のデジタル信号Ｑ１…Ｑｎが累加加算される。
【００５４】
更に加算器１６はリセット入力側Ｒｅｓｅｔを有し、該リセット入力側には図示されていないマイクロコントローラによって生成される制御信号ＣＴＲＬが供給される。この場合、制御信号ＣＴＲＬはマイクロコントローラによって、入力信号ｓと制御信号ＣＴＲＬとの間に常に一定の位相関係が成り立つように生成されるものである。このようにして、周期的な入力信号ｓのその都度同じ時間ウィンドウが評価されることが実現される。というのは、加算器１６は制御信号ＣＴＲＬによってリセットされるからである。加算器１６の出力側に、その都度現在の周期の全部のデジタル信号Ｑ１…Ｑｎの和Ｑ１…Ｑｎ＋ｍが現れる。
【００５５】
加算器１６の出力側は、出力レジスタ１７に接続されている。このレジスタは次の周期の期間の求められた和を一時記憶する。それから次の周期の終了時に新しい和値が出力レジスタ１７で引き受けられる。加算器１６から出力レジスタ１７への新しい和値の移送はここでは、制御信号ＣＴＲＬが加わる制御入力側Ｌａｔｃｈによって制御される。
【００５６】
それから出力レジスタ１７の出力側で信号出力側１８に、最後の周期の期間のサンプリング値の和を表している出力信号Ｑ１…Ｑｎが送出される。それからこのことからサンプリングの数ないしサンプリングレートと関連して最後の周期の期間の時間的な平均値を計算することができる。
【００５７】
本発明は上に説明した有利な実施例に制限される者ではない。むしろ、同様に本発明の思想を使用し、従って保護範囲に入る数多くの変形形態および変更形態が可能である。
【図面の簡単な説明】
【００５８】
【図１】平均値形成のためのシグマ・デルタ変調器を備えている本発明の回路装置の略図
【図２】シグマ・デルタ変調器に代わって高速Ａ／Ｄ変換器を備えている択一的な回路装置
【図１】
2005538658.tif 000003
【図２】
2005538658.tif 000004
【手続補正書】
【提出日】平成16年12月23日(2004.12.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力信号（ｓ）の平均値を突き止めるための回路装置であって、
入力信号（ｓ）を受け取るための信号入力側（１，１４）と
該入力信号（ｓ）の平均値を再現する出力信号（ｇ，Ｑ１…Ｑｎ＋ｍ）を送出するための信号出力側（１３）と
を備え、その際信号入力側（１，１４）と信号出力側（１３）との間に平均値形成のために、入力側が比較器（５）に接続されている計数器（１０）または累算器が配置されており、
帰還結合ループにスイッチ素子（６）が配置されており、該スイッチ素子は比較器（５）の出力によって制御されかつ比較器（５）の出力に依存して第１の参照信号（Ｐｏｓ Ｒｅｆ）または第２の参照信号（Ｎｅｇ Ｒｅｆ）を供給する
そういう形式の回路装置において、
累算器または計数器（１０）はリセット入力側（Ｒｅｓｅｔ）を有しており、該リセット入力側に制御信号（ＣＴＲＬ）が加わり、その際制御信号（ＣＴＲＬ）および入力信号（ｓ）は同じ基本周波数および／または同じ位相位置および／または相互に一定の位相関係を有している
ことを特徴とする回路装置。
【請求項２】
累算器または計数器（１０）は入力側がシグマ・デルタ変調器（２）に接続されている
請求項１記載の回路装置。
【請求項３】
シグマ・デルタ変調器（２）は加算器（３）または減算器と、積分器（４）と、比較器（５）と、比較器（５）の出力側から加算器（３）または減算器の入力側に至る帰還結合ループとを有している
請求項２記載の回路装置。
【請求項４】
累算器または計数器（１０）はクロック入力側（Ｃｌｏｃｋ）を有し、該入力側に前以て決められているクロック周波数を有するクロック信号（ＣＬＫ）が加わる
請求項１から３までのいずれか１項記載の回路装置。
【請求項５】
入力信号（ｓ）は帯域制限されておりかつ前以て決められている遮断周波数を有しており、その際クロック周波数は遮断周波数の整数倍である
請求項４記載の回路装置。
【請求項６】
クロック信号（ＣＬＫ）および制御信号（ＣＴＲＬ）は相互に時間的に一定の位相関係を有している
請求項５記載の回路装置。
【請求項７】
累算器または加算器または計数器（１０）は出力側が出力レジスタ（１２）に接続されている
請求項１から６までのいずれか１項記載の回路装置。
【請求項８】
出力レジスタ（１２）はデータ受け取りを制御するための制御入力側（Ｌａｔｃｈ）を有しており、その際制御入力側（Ｌａｔｃｈ）に制御信号（ＣＴＲＬ）が加わる
請求項７記載の回路装置。
【国際調査報告】
2005538658.tif 000005
2005538658.tif 000006
2005538658.tif 000007
2005538658.tif 000008
2005538658.tif 000009
2005538658.tif 000010