(57)【要約】トレンチが半導体材料内においてエッチングされる前に、導電性のビット線層が提供され、かつ互いに並行に配置される部分にパターニングされる。ここにおいて、ビット線層（３，４）の該パターニングの後であってトレンチのエッチングの前において、接合位置の確定のために注入が行われ、あるいは、ソース／ドレイン領域のためのｎ+ウェル（１９）への注入の後において、ビット線層（３，４）が、半導体材料の上に配置されたエッチングストッパ層（２）を用いてエッチングされる。
2005531920.tif 000002
【特許請求の範囲】
【請求項１】
半導体本体（１）または半導体層の上側に配置され、且つ誘電体材料によって該半導体材料から分離されるゲート電極（１８）と、該半導体材料内に形成されるソース領域（１５）およびドレイン領域（１５）とを備えたＮＲＯＭメモリセルの製造方法であって、該ゲート電極（１８）が、該ソース領域と該ドレイン領域との間において該半導体材料内に形成されたトレンチ（８）内に配置されるとともに、少なくとも、該ソース領域と該ゲート電極との間、および該ドレイン領域と該ゲート電極との間に電荷キャリアをトラップするために設けられるメモリ層（９）が存在するＮＲＯＭメモリセルの製造方法において、
少なくとも１つの導電性のビット線層（３，４）が提供され、かつ互いに並行に配置される部分にパターニングされ、
該パターニングされた部分間に存在する上側部から該トレンチ（８）が該半導体材料内に向けてエッチングされ、
ここにおいて、該少なくとも１つの導電性のビット線層（３，４）の該パターニングの後であって該トレンチ（８）の該エッチングの前において、ソース／ドレイン領域と該トレンチの底部に接して設けられるチャネル領域との間の境界の、該トレンチに接する場所を規定するための注入が行われ、あるいは、該ソース／ドレイン領域（１５）への注入の後において、該少なくとも１つの導電性のビット線層（３，４）の該パターニングが、該半導体材料の上に配置されたエッチングストッパ層（２）を用いて行われること、を特徴とするＮＲＯＭメモリセルの製造方法。
【請求項２】
少なくとも１つの導電性のビット線層（３，４）は、ドーピングポリシリコン、タングステン、タングステンシリサイド、コバルト、コバルトシリサイド、チタン、およびチタンシリサイドから成る群の内の１つの材料より製造される、請求項１に記載の方法。
【請求項３】
最初エッチングストッパ層（２）が全面に提供されるとともに、前記少なくとも１つの導電性のビット線層（３，４）が該エッチングストッパ層（２）の上に提供され、
前記ビット線層の前記パターニングの後であって前記トレンチ（８）の前記エッチングの前において、前記ビット線層（３，４）とその下に存在する前記半導体材料との間に該エッチングストッパ層の材料がない領域が存在するように、該エッチングストッパ層（２）が除去され、そして、該領域に導電性材料からなるコンタクト層（１４）が充填される、請求項１に記載の方法。
【請求項４】
前記トレンチ（８）の前記エッチングの前において、前記パターニングされたビット線層（３，４）の前記部分は、その両側においてスペーサ（７）によって覆われ、前記トレンチ（８）は該スペーサ（７）間においてエッチングされる、請求項１から３のいずれか１項に記載の方法。
【請求項５】
前記トレンチ（８）の前記エッチングの後において、ＯＮＯ層編成（９）が形成され、前記トレンチ（８）内に前記ゲート電極（１８）用の材料が充填される、請求項１から４のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチトランジスタおよび分離ビット線を有するＮＲＯＭの製造方法に関する。
【背景技術】
【０００２】
極小の不揮発性メモリセルが、マルチメディアの応用分野における高集積密度のために要求されている。半導体技術の継続的な開発は、従来の製造技術の枠内では到達され得ない一段とより大きなメモリ容量を可能とする。
【０００３】
ドイツ特許公報ＤＥ１００３９４４１Ａ１には、半導体本体の上側に形成されたトレンチ内に配置されたトレンチトランジスタを有するメモリセルが記載されている。トレンチ内に形成されたゲート電極、ゲート電極の側方で境界をなすソース領域、およびゲート電極の他の側方で境界をなすドレイン領域の間において、各々、酸化物−窒化物−酸化物−層編成（ＯＮＯ層）がメモリ層として存在する。この層編成は、電荷キャリア（ホットエレクトロン）の捕獲のために、ソースおよびドレインに接して提供される。
【０００４】
ドイツ特許公報ＤＥ１０１２９９５８には、メモリセル構造が記載されている。そのメモリセル構造においては、書き込みおよび読み出しのアクセス時間を十分短く維持しつつメモリセル寸法を更に減少させることが、ビット線の抵抗を十分低く形成することによって達成されている。この目的のために、ビット線に対応した個々のメモリセルトランジスタのドープされたソース／ドレイン領域上に、ストライプ状にパターニングされた個々の層または層編成が配置されている。この層編成は、ドープされたポリシリコンまたは金属層を含むことができる。特に、金属層は、自己整合シリサイドの短縮である「サリサイド」として知られる方法によって生成されたシリコン化金属層であり得る。
【０００５】
ＮＲＯＭメモリセルは、Ｂ．Ｅｉｔａｎらによる公知文献「ＮＲＯＭ：Ａ  Ｎｏｖｅｌ  Ｌｏｃａｌｉｚｅｄ  Ｔｒａｐｐｉｎｇ，２−Ｂｉｔ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ」ｉｎ  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ  ２１，５４３（２０００）に記載されている。プログラミングおよび消去の際、そのようなメモリセルにおいては、特別な物性により典型的には４から５ボルトのソース／ドレイン電圧が要求される。そのため、メモリトランジスタのチャネル長は、基本的に２００ｎｍ以下にできない。２００ｎｍのチャネル長であっても、ビット線幅を減少させてセル面積を５Ｆ２以下にできることが望ましい。さらに、ビット線が十分低減された電気抵抗を有することが望ましい。それにより、メモリセル領域（ビット線ストラッピング）内においてとびとびに形成される多数の接続が省略でき、ワード線間において、ビット線の電気的接続のためのコンタクトホールを生成する必要がなくなり、その結果、ワード線間に要求される面積が縮小され得る。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、ＮＲＯＭメモリセルの製造において、上記要求が如何に満たされ、且つ同時に製造ばらつきが最少に低減されるかを提示することにある。
【課題を解決するための手段】
【０００７】
本課題は、請求項１の特徴を有する方法によって解決される。さらなる展開は、従属項からもたらされる。
【０００８】
本方法によって、メモリトランジスタは半導体本体あるいは半導体層の上側においてトレンチ内に形成される。ゲート電極はこのトレンチ内に形成され、特にＯＮＯ層であるメモリ層によって、該トレンチと側方で境界をなすソース／ドレイン領域から分離される。トレンチと並行して、ソース／ドレイン領域の上方に、好ましくは複数層を含む導電性層が配置される。ソース／ドレイン領域の下部境界面がトレンチと境界をなす位置であって、いわゆる接合（Ｊｕｎｃｔｉｏｎ）である位置が、正確に設定され得るように、ソース／ドレイン領域の深さに関連してトレンチ深さを確定し得ることが、重要である。それによって、接合両サイド間に存在するチャネル長が、所定値に応じて非常に正確に設定される。
【０００９】
本方法において、それは、接合位置の確定のための注入が、ビット線層のパターニング後であってトレンチのエッチング前に行われることによって、あるいは、ビット線層のパターニングが、半導体材料上に配置されるエッチングストッパ層を使用して、ソース／ドレイン領域への注入の後に行われることによって、達成される。各場合において、低抵抗のビット線のパターニング後に、トレンチがエッチングされる半導体材料の上側とそこから測定される接合の位置の深さとの距離が所定値を正確に有することによって、それが達成される。
【００１０】
全く個別のエッチングストッパ層を使用しない場合、ビット線のエッチングの際、半導体材料の上側の重要な位置が生じる。この場合、接合位置の深さは、その後、最終的にソース／ドレイン領域が形成される個別のドーパント注入によって、設定される。ビット線の製造前に、既にソース／ドレイン領域のために注入が行われている場合、ビット線のパターニングの際、エッチングストッパ層によって、半導体材料の元来の上側が損傷されずに維持される。その結果、この場合においても、接合からのこの上側への距離は、本来の値に維持される。最初全面的に提供されるエッチングストッパ層の使用によって、ビット線とソース／ドレイン領域との間の良好な電気的導通が、以下のようにして製造され得る。すなわち、ビット線下のエッチングストッパ層が両サイドにおいて部分的に除去され、生じた空隙が、例えば導電性のドープポリシリコンからなる導電性のコンタクト層によって、充填される。
【発明を実施するための最良の形態】
【００１１】
以下に、本方法の実施例の詳細な記載が、添付図面を参照して示される。各添付図面は、本製造方法の種々の工程後の中間生成物を、断面図で示す。
【００１２】
方法の好ましい実施例は、図１．１に示された断面図に従って、半導体本体あるいは基板上に形成された半導体層から開始される。その半導体層上には、例えば、まず公知の方法によってパッド酸化物／窒化物が形成される。半導体本体１は、好ましくは弱いＰタイプの基礎ドーピングを有する。パッド酸化物が備えられた表面に、ドーパントの取り込みによりｎ＋にドーピングされたウェルが形成されている。パッド酸化物層は、後にエッチングストッパ層２として機能する。エッチングストッパ層２として、原則的には、形成されるビット線層の材料の選択的エッチングが可能であればどのような材料でも適正であるが、ここでは酸化物がより好ましい。
【００１３】
本方法のこの場所において、好ましくは、全てＳＴＩ素子間分離（シャロー・トレンチ・アイソレーション）が生成される。ＳＴＩ素子間分離はメモリセルフィールド全体を、あるいはメモリセルフィールドの個々のブロックを取り囲むことができる。さらに、そのようなＳＴＩ素子間分離は、個々のメモリセルの間に設けられてもよい。各メモリセルは、図１．１の断面図に関し、図平面の前後におよび図平面と並行に規則的な間隔で形成されている。本方法のこの段階において、駆動周辺部のＣＭＯＳトランジスタを形成するための埋め込みウェルを形成し得る。この工程は、他のメモリセルフィールドの製造と同様に、公知の方法で実施することができる。続いて、ビット線が形成される領域に開口を有するレジストマスク２１が形成される。このレジストマスク２１の使用によって、ここではパッド酸化物であるエッチングストッパ層２が、領域的に除去される。
【００１４】
次に、図２．１を参照すると、導電性のビット線が上側に形成される。好ましくは、ここでは積層が形成される。積層は、最初、ポリシリコンから成る第１のビット線層３、金属あるいは金属シリサイドからなる第２のビット線層４、およびハードマスク層５を含む。後続のリトグラフ工程を軽減するために、好ましくは、公知の方法によって、上面上にさらに図示されない反射防止薄膜が形成される。続いて、フォトリソグラフィーによって、まずハードマスク５がパターニングされ、続いて、生成されたハードマスクを用いて、第２のビット線層４および第１のビット線層３がエッチングバックされ得る。
【００１５】
生成されるビット線梁（Ｂｉｔｌｅｉｔｕｎｇｓｓｔｅｇ）間の領域にエッチングストッパ層２の残留部が存在するため、該エッチングストッパ層２への到達の際、エッチングの終了点に到達したことが明確に知らされる。必要に応じ、ここでは好ましくはポリシリコンである第１のビット線層３のエッチングが、ポリシリコン残留部の全ての除去を保証するために、さらに、しばらく継続され得る。この方法により、図２．１に記載の構造が得られる。また、この構造において、Ｐタイプ半導体本体１内のｎ+ウェル形成のための第１のｎ+注入が、破線によって明示される。
【００１６】
本実施例において、次に、ビット線梁の側面が酸化薄膜６によって被覆されることが適切である。これは、図３．１の断面図に示される。ここでは、第１のビット線層３はポリシリコンにより、第２のビット線層４は金属層、特に金属シリサイドにより形成される。これらの層の表面が酸化されるため、酸化薄膜６が半導体材料およびビット線梁を覆う。その際、例えば窒化物であるハードマスク層５は、酸化されていないか、あるいはわずかに酸化されているだけである。
【００１７】
図４．１の断面図によれば、続いて、ビット線梁の側面にはスペーサ７が生成される。スペーサ７は、好ましくは、まず、表面全体に窒化物層が均一の厚さで堆積され、続いて窒化物層が、図４．１に示されたスペーサ７が残留するように、異方性エッチング工程においてエッチングバックされることによって製造される。ここで、酸化薄膜６もエッチングストッパとして機能するため、半導体本体１の上面は損傷されない。次に、生成されたスペーサ７間に、メモリトランジスタ用の各トレンチがエッチングされる。これは、いわゆるブレイク・スルー工程によって行われる。この工程では、他の通例の多くの連続するエッチング工程のように、まず酸化薄膜６が除去され、続いて半導体材料がエッチングされる。
【００１８】
その結果、図４．１に示されたトレンチ８が形成される。事前に存在したエッチングストッパ層２あるいは酸化薄膜６のために、半導体本体１の上面は、トレンチエッチングの前において、図４．１において破線で示されるソース/ドレイン領域の下部境界に対して、正確に確定された距離を隔てて存在する。この境界表面がトレンチ壁に突き当たる位置に、チャネル領域の始点および終点を規定するいわゆる接合（Ｊｕｎｃｔｉｏｎｓ）が存在する。チャネル領域は、トレンチ底部領域内の接合間において半導体材料の上側に存在する。トレンチ８のエッチング後に、トレンチの壁および底部は、後に除去される薄い酸化物から形成される犠牲層を提供することによって、改善される。そのように改善された半導体材料の上面上に、続いて所定のメモリ層が提供され得る。
【００１９】
図５．１の断面図に、図４．１に示された構造の上に、全面的に提供されたメモリ層９が示される。メモリ層９は、好ましくは、酸化物−窒化物−酸化物層編成であり、ここで窒化物は記憶媒体として、両酸化物は、電荷キャリアの捕獲（トラッピング）のための境界層として設けられる。駆動周辺部領域において、メモリ層９はホトリソグラフィーによって除去され、適正な誘電体層によって、駆動トランジスタのゲート酸化物として置換される。
【００２０】
メモリトランジスタのゲート電極の製造のために、続いて、好ましくはドープポリシリコンからなる第１のワード線１０が提供される。各トレンチを充填する第１のワード線１０の部分は、関連するゲート電極１８を形成する。既に上述したように、ワード線に並行なＳＴＩ分離トレンチは、半導体材料内に形成し得る。その結果、トレンチは、長手方向に、その都度、絶縁材料、特にシリコン酸化物によって中断される。そのため、この最終工程において、第１のワード線１０の材料は、メモリトランジスタのトレンチ８内のＳＴＩ分離トレンチ間においてのみ、提供される。そのように製造されたゲート電極１８は、メモリ層９によってソース/ドレイン１５から分離される。接合１６間であって半導体材料内のメモリ層９の下に、直接、チャネル層１７が存在する。第１のワード線１０の上側に提供される第２のワード線１１は、好ましくは金属シリサイド、特にタングステンシリサイド（ＷＳｉ）である。その上にさらに形成されたハードマスク層１２は、ワード線のパターニングのために、図５．１においてその平面内で左から右に走るストライプとして使用される。メモリセル構造の完成のために、さらに要求される工程が、当業者に公知の方法によって行われる。
【００２１】
本方法の変形例においては、エッチングストッパは使用されないし、あるいは当初提供されたパッド酸化物は、ビット線層が提供される前に完全に除去される。図２．１の方法工程に対応する断面が、図２．２に示される。ここでは、半導体本体１内にソース/ドレイン領域を形成するために、ｎ+ウェル１９が示される。認識されるように、ここでは、同様な第１のビット線３（好ましくは、導電性のドープポリシリコン）、第２のビット線４（好ましくは、タングステンシリサイド）、およびハードマスク５を含むビット線ストライプのパターニングの際、半導体材料内部までエッチングされる。そのため、ビット線ストライプ間において、半導体材料の上側は、ここでは、ｎ+ウェルの下側境界面と半導体本体１の上側との距離が減少するように、適宜、沈下している。ビット線を互いに分離するために、全ての第１のビット線３材料が除去されるまで、エッチング工程が継続される。
【００２２】
また、本実施例において、半導体材料の上側から接合までの距離が正確に確定されるために、トレンチエッチングの際、チャネル長が正確に調整され得る。ここでは、まず、ｎ+ウェル１９がより浅く形成され、それは、ビット線ストライプとその下の半導体材料との間の良好な導電性を得るのに十分である。ビット線梁のエッチングの後に初めて、本来のｎ+ドープが行われ、それによって、ソース/ドレイン領域が生成され、接合の位置が確定される。
【００２３】
さらなるソース/ドレイン注入は、図３．２の断面図にｎ+領域２０に示される。ビット線梁下のドーパント濃度のほぼ平坦な特徴は、湾曲した下側の破線によって示唆されている。さらなるソース/ドレイン注入２０は、ビット線梁の生成後に初めて行われたことが、認識される。注入ドーピングは、さらなるソース/ドレイン注入２０の下境界面がビット線梁間において半導体材料の上面に対して所定の距離を備えるように、設定される。次に、上述した方法で、ビット線梁の側面を覆う酸化薄膜６の製造が続く。
【００２４】
図４．２に示された断面図は、スペーサ７の製造およびトレンチ８のエッチングの後の図４．１に対応する。さらなるウェル注入の下境界面によってトレンチ８の壁に規定される結合の位置は、ビット線梁間の領域において半導体本体の上側から所定の距離に存在する。その結果、トレンチ８のエッチングの際に、ここでは、エッチング深さが正確に設定され得るため、所定のチャネル長が製造される。
【００２５】
本方法のさらなる実施例は、全面的なエッチングストッパ層２に由来する。ビット線層は、例えばパッド酸化物層であるエッチングストッパ層２の上に形成される。図２．３に示された断面図は、ビット線梁のエッチング後の構造を示す。ここでは、ソース/ドレイン領域のために行われるドーパントの注入が、再びエッチングストッパ層２を用いて、ビット線層の形成前、およびビット線層の形成後の２つの工程において行われ得る。そのため、ここではまた、ｎ+ウェル１９およびさらなるソース/ドレイン注入２０が図示されている。エッチングストッパ層２が全面に存在するため、ｎ+ウェル１９と第１のビット線３（好ましくは、導電性ドープポリシリコン）との間に、まず単に、不十分な電気的接続が存在する。そのため、ビット線梁下にわずかなエッチングストッパ層２のみが残留するように、該エッチングストッパ層２が除去される。
【００２６】
図３．３の断面図に、エッチングストッパ層２の残留部がビット線梁の下に示される。好ましくは薄い導電性のポリシリコン層であるコンタクト層１３が、全面的に提供される。このコンタクト層１３によって、ビット線梁と半導体本体間の両サイドの間隙が充填される。この方法によって、ビット線梁とｎ+ウェル１９の半導体材料間に良好な電気的導通が得られる。ビット線梁上およびビット線梁間の残りのコンタクト層１３の部分は、除去される。
【００２７】
図４．３に、本方法のこの実施例によって得られた構造が、図４．１の方法工程に応じて、断面図で示される。ビット線梁の下に、ここでは、エッチングストッパ層２の残留部およびコンタクト層１３の残留部１４が存在する。示された構造は、その他の点において、図４．１による構造と等しい。ここで、同一参照符号は、同一部材を示す。
【００２８】
本方法の種々の実施例において、
ａ）隣接するチャネル間の酸化物素子間分離をＳＴＩ素子間分離の形状で提供すること、
ｂ）ほぼ２００ｎｍのチャネル長を所定の値にきわめて正確に設定すること、
ｃ）メタライズされたビット線を用いた仮想接地ＮＯＲメモリ様式をビット線抵抗の低減のために形成すること、および
ｄ）製造ばらつきを極めてわずかに維持すること
が可能である。
【００２９】
その結果、本方法によって、ＮＲＯＭメモリの面積要求をさらに低減させることが可能である。
【図面の簡単な説明】
【００３０】
【図１．１】方法の第１の好ましい実施例の工程の後の、中間生成物の断面図である。
【図２．１】方法の第１の好ましい実施例の工程の後の、中間生成物の断面図である。
【図２．２】方法の他の実施例の図２．１に対応する断面図である。
【図２．３】方法の他の実施例の図２．１に対応する断面図である。
【図３．１】方法の第１の好ましい実施例の工程の後の、中間生成物の断面図である。
【図３．２】方法の他の実施例の図３．１に対応する断面図である。
【図３．３】方法の他の実施例の図３．１に対応する断面図である。
【図４．１】方法の第１の好ましい実施例の工程の後の、中間生成物の断面図である。
【図４．２】方法の他の実施例の図４．１に対応する断面図である。
【図４．３】方法の他の実施例の図４．１に対応する断面図である。
【図５．１】方法の第１の好ましい実施例の工程の後の、中間生成物の断面図である。
【符号の説明】
【００３１】
１  半導体本体
２  エッチングストッパ層
３  第１のビット線層
４  第２のビット線層
５  ハードマスク層
６  酸化物層
７  スペーサ
８  トレンチ
９  メモリ層
１０  第１のワード線
１１  第２のワード線
１２  別のハードマスク層
１３  コンタクト層
１４  コンタクト層の残留部
１５  ソース/ドレイン領域
１６  接合
１７  チャネル領域
１８  ゲート電極
１９  ｎ+ウェル
２０  別の埋め込みウェル
２１  レジストマスク
2005531920.tif 000003
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2005531920.tif 000010
2005531920.tif 000011
2005531920.tif 000012
2005531920.tif 000013
【国際調査報告】
2005531920.tif 000014
2005531920.tif 000015
2005531920.tif 000016
2005531920.tif 000017