(57)【要約】  ピクセル・アレイ（１２）内に１つまたは複数のピクセルを有する画像センサ（１０）である。ピクセル・アレイは、制御回路（２０）および１つまたは複数の減算回路（５６）に結合されている。制御回路は、各ピクセルに、第１の基準出力信号およびリセット出力信号を出力させることができる。その後、制御回路は、各ピクセルに、光応答出力信号および第２の基準出力信号を出力させることができる。光応答出力信号は、センサが取り込もうとする画像に対応するものである。減算回路は、リセット出力信号と第１の基準出力信号との差を求めてノイズ信号を生成することができ、このノイズ信号はメモリに記憶される。また、減算回路は、第２の基準出力信号と光応答出力信号との差を求めて、正規化光応答出力信号を生成することができる。次いで、正規化光応答出力信号からノイズ信号を引いて、センサの出力データを生成することができる。このプロセスが本質的に光応答信号からリセット・ノイズを引くものとなるように、第２の基準出力信号は、第１の基準出力信号と同じである。
2005509378.tif 000002
【特許請求の範囲】
【請求項１】
ピクセルと、
前記ピクセルに接続され、前記ピクセルにリセット出力信号と第１の基準出力信号を出力させる制御回路と
を含む画像センサ。
【請求項２】
前記制御回路が、前記ピクセルに、光応答出力信号と第２の基準出力信号を出力させる請求項１に記載の画像センサ。
【請求項３】
前記リセット出力信号と前記第１の基準出力信号の差を求めてノイズ信号を生成し、前記第２の基準出力信号と前記光応答出力信号の差を求めて正規化光応答信号を生成する第１の減算回路をさらに含む請求項２に記載の画像センサ。
【請求項４】
前記正規化光応答信号から前記ノイズ信号を引く第２の減算回路をさらに含む請求項３に記載の画像センサ。
【請求項５】
前記ピクセルが、リセット・トランジスタと選択トランジスタに結合された光検出器を含み、前記リセット・トランジスタが、トライオード領域内の状態を有する請求項１に記載の画像センサ。
【請求項６】
前記第１の減算回路が、前記第１の基準出力信号を記憶する第１のキャパシタと、前記リセット出力信号を記憶する第２のキャパシタとを含む請求項３に記載の画像センサ。
【請求項７】
前記第１の減算回路に結合された前記ノイズ信号を記憶するメモリ・セルをさらに含む請求項３に記載の画像センサ。
【請求項８】
前記メモリ・セルがマルチレベル・ノイズ信号を記憶する請求項７に記載の画像センサ。
【請求項９】
前記ピクセルに結合されたアナログ・デジタル変換器と、そのアナログ・デジタル変換器と前記メモリ・セルとに結合されたデジタル・アナログ変換器とをさらに含み、前記デジタル・アナログ変換器が、前記記憶されたマルチレベル・ノイズ信号から減算される記憶基準信号を提供する請求項８に記載の画像センサ。
【請求項１０】
前記第１の基準出力信号が前記第２の基準出力信号と同じ電圧を有する請求項４に記載の画像センサ。
【請求項１１】
複数行のピクセルを有し、ゲート電圧がドレインからソースに電流を流すレベルになる状態となりうるリセット・トランジスタをそのピクセルのそれぞれが有するピクセル・アレイと、
複数の短露光出力信号と複数の長露光出力信号を前記ピクセル行から交互に取り出す制御回路と
を含むピクセル画像センサ。
【請求項１２】
第１のリセット出力信号と前記短露光出力信号の１つとの差を求めて正規化短露光出力信号を生成し、第２のリセット出力信号と前記長露光出力信号の１つとの差を求めて正規化長露光出力信号を生成する第１の減算回路をさらに含む請求項１１に記載のピクセル画像センサ。
【請求項１３】
前記正規化短露光信号または前記正規化長露光出力信号のいずれかを記憶するメモリ・セルをさらに含む請求項１２に記載のピクセル画像センサ。
【請求項１４】
前記ピクセル・アレイに結合された第１のアナログ・デジタル変換器と、前記アナログ・デジタル変換器と前記メモリ・セルに結合されたデジタル・アナログ変換器と、前記メモリ・セルに結合された第２のアナログ・デジタル変換器とをさらに含む請求項１３に記載のピクセル画像センサ。
【請求項１５】
前記短露光データと前記長露光データを結合するコンバイナ回路をさらに含む請求項１４に記載のピクセル画像センサ。
【請求項１６】
ピクセルと、
前記ピクセルに結合された第１のアナログ・デジタル変換器と、
前記アナログ・デジタル変換器に結合されたデジタル・アナログ変換器と、
前記デジタル・アナログ変換器に結合されたメモリ・セルとを
含む画像センサ。
【請求項１７】
前記ピクセルに結合された第１のキャパシタと第２のキャパシタを含む光読取り器をさらに含む請求項１６に記載の画像センサ。
【請求項１８】
前記デジタル・アナログ変換器と前記メモリ・セルに結合された記憶書込み器と、前記メモリ・セルに結合された記憶読取り器と、前記記憶読取り器に結合された第２のアナログ・デジタル変換器とをさらに含む請求項１７に記載の画像センサ。
【請求項１９】
前記第１と第２のアナログ・デジタル変換器に結合されたコンバイナをさらに含む請求項１８に記載の画像センサ。
【請求項２０】
前記ピクセルが、リセット・トランジスタと選択トランジスタに結合された光検出器とを含み、前記リセット・トランジスタがトライオード領域内の状態を有する請求項１６に記載の画像センサ。
【発明の詳細な説明】
【関連出願】
【０００１】
（関連出願の相互参照）
本願は、米国特許法１１９条（ｅ）に基づき、２００１年１１月６日出願の仮出願第６０／３３３２１６号、２００１年１２月３日出願の仮出願第６０／３３８４６５号、および２００２年１月５日出願の仮出願第６０／３４５６７２号からの優先権を主張するものである。
【技術分野】
【０００２】
開示の主題は、一般に半導体画像センサの分野に関する。
【背景技術】
【０００３】
デジタル・カメラやデジタル・カムコーダなどの写真機器は、光を取り込んでそれぞれ静止画像またはビデオ画像に加工する電子画像センサを含む。電子画像センサには主に２つのタイプがあり、一つは電荷結合素子（ＣＣＤ）センサで、他方は相補形金属酸化膜半導体（ＣＭＯＳ）センサである。ＣＣＤ画像センサは高品質の画像を得ることができる比較的高い信号対雑音比（ＳＮＲ）を有する。さらに、ＣＣＤは、比較的小型でありながら大部分のカメラやビデオの解像度要件を満たすピクセル・アレイを持つように製造することができる。ピクセルとは、分解できる最小の画像要素である。これらの理由から、ＣＣＤは、市販されているほとんどのカメラやカムコーダで使用されている。
【０００４】
ＣＭＯＳセンサはＣＣＤデバイスより高速でかつ消費電力も少ない。さらに、ＣＭＯＳ製造プロセスは数多くのタイプの集積回路を作製するために使用されてきた。したがって、ＣＣＤセンサよりもＣＭＯＳセンサの方が生産性は高い。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
現在まで、市販のＣＣＤセンサと同じＳＮＲ要件とピクセル・ピッチ要件を有するＣＭＯＳセンサは開発されていない。ピクセル・ピッチとは、隣り合うピクセルの中心間の間隔である。比較的高いＳＮＲを有しながら商業的に許容可能なピクセル・ピッチを有するＣＭＯＳセンサを実現することが望ましい。
【０００６】
ＣＣＤセンサは複数の行と列からなるピクセル・アレイを含む。第１の画像と第２の画像とを取り込むとき、ＣＣＤは、第１の画像に対してアレイの全ての行を読み取り、その後、第２の画像に対してアレイの全ての行を読み取らなければならない。これは必然的にデータの取出しに遅れが生じるため、効率的な手法とは言えない。ピクセル・アレイからデータを取り出すのに要する時間を短縮することが望ましい。
【０００７】
Ｓｈｉｎｏｈａｒａに発行された米国特許第５５８７７２８号には、オンボード・メモリを備えた画像センサが記載されている。このメモリはピクセル・アレイからの信号を記憶する。通常は、ノイズやドリフトなどにより、信号の記憶および取出しに関連したエラーが生じる。これらのエラーにより、無効なデータが生成される可能性がある。ゼロ・ノイズ・マージンを必要としない画像センサ用のオンボード・メモリを提供することが望ましい。
【課題を解決するための手段】
【０００８】
本発明は、ピクセルにリセット出力信号と基準出力信号を出力させる制御回路を備えた画像センサである。
【発明を実施するための最良の形態】
【０００９】
ピクセル・アレイ内に１つまたは複数のピクセルを有する画像センサを開示する。ピクセル・アレイは制御回路と１つまたは複数の減算回路に結合される。制御回路は、各ピクセルに、第１の基準出力信号とリセット出力信号を出力させることができる。その後、制御回路は、各ピクセルに、光応答出力信号と第２の基準出力信号を出力させることができる。光応答出力信号はセンサが取り込もうとする画像に対応するものである。
【００１０】
減算回路は、リセット出力信号と第１の基準出力信号との差を求めてノイズ信号を生成する。そのノイズ信号はメモリに記憶される。また、減算回路は、正規化光応答出力信号を生成するために光応答出力信号と第２の基準出力信号との差を求める。次いで、正規化光応答出力信号からノイズ信号を引いて、センサの出力データを生成する。このプロセスが本質的に光応答信号からリセット・ノイズを引くものとなるように、第２の基準出力信号は第１の基準出力信号と同じである。
【００１１】
このプロセスにより、センサの信号対雑音比（ＳＮＲ）が高くなる。ピクセルは、画像センサのピクセル・ピッチが最小となる３トランジスタ構造にすることができる。画像センサ全体は、ＣＭＯＳ製造のプロセスおよび回路を用いて構築することが好ましい。ＣＭＯＳ画像センサは、高速で、消費電力が低く、ピクセル・ピッチが小さく、ＳＮＲが高いという特徴を有する。
【００１２】
さらに詳細に参照番号を用いて図面を参照する。図１は画像センサ１０を示している。画像センサ１０は複数の個別の光検出ピクセル１４を含むピクセル・アレイ１２を含む。これらのピクセル１４は複数の行と列からなる２次元アレイとして配列されている。
【００１３】
ピクセル・アレイ１２は、バス１８によって光読取り回路１６に結合され、制御線２２によって行デコーダ２０に結合されている。行デコーダ２０はピクセル・アレイ１２の個々の行を選択する。その後に、光読取り器１６が、選択された行の中の特定の別個の列を読み取る。行デコーダ２０と光読取り器１６とで、アレイ１２内の個々のピクセル１４の読取りが可能になる。
【００１４】
光読取り器１６は、１本または複数本の出力線２６によって、アナログ・デジタル変換器（ＡＤＣ）２４に結合されている。ＡＤＣ２４は、光読取り器１６と選択されたピクセル１４によって与えられる信号の振幅に対応するデジタル・ビット列を生成する。
【００１５】
ＡＤＣ２４は、バス３０、３２によってデジタル・アナログ変換器（ＤＡＣ）２８に接続されている。ＤＡＣ２８は、デジタル・ビット列を変換して、ビット列の値によって決まる振幅を有する単一のパルスに戻す。ＤＡＣ２８の単位ステップ・サイズは、基準回路３４によって設定される。
【００１６】
ＤＡＣ２８の出力は、記憶書込み回路３８によってメモリ回路３６に記憶される。記憶書込み回路３８は、１本または複数本の出力線４０によってＤＡＣ２８に接続され、バス４２によってメモリ３６に接続されている。メモリ回路３６は、それぞれが複数の電圧レベルを記憶することができる個別のメモリ・セル４４を複数備えている。
【００１７】
メモリ回路３６は、デコーダ２０がメモリ・セル４４の個々の行を選択する１本または複数本の制御線４６によって、行デコーダ２０に接続されている。メモリ回路３６は、バス５０によって記憶読取り回路４８に接続されている。記憶読取り回路４８は、デコーダ２０が選択した行内にある個々のメモリ・セル４４の列を読み取る。
【００１８】
記憶読取り回路４８は、１本または複数本の制御線５４によってＡＤＣ５２に接続することができる。ＡＤＣ５２は、メモリ３６から取り出された信号の振幅に応じてデジタル・ビット列を生成する。ＡＤＣ５２は、バス５８によってデータ・コンバイナ５６に結合されている。コンバイナ５６は、バス３２、５８のデータを出力バス６０に結合させる。バス６０のデータは、プロセッサ（図示せず）に供給される。例えば、センサ１０とプロセッサは、デジタル・カメラやデジタル・カムコーダ、カメラ付き携帯電話などの写真機器と一体化することができる。
【００１９】
図２は、ピクセル・アレイ１２のピクセル１４のセル構造の実施形態を示す図である。ピクセル１４は光検出器１００を含む。例えば、光検出器１００はフォトダイオードでもよい。光検出器１００は、リセット・トランジスタ１１２に接続されている。光検出器１００は、レベル・シフト・トランジスタ１１６を介して、選択トランジスタ１１４にも結合されている。トランジスタ１１２、１１４、１１６は電界効果トランジスタ（ＦＥＴ）でよい。
【００２０】
リセット・トランジスタ１１２のゲートは、ＲＳＴ線１１８に接続されている。トランジスタ１１２のドレイン・ノードはＩＮ線１２０に接続されている。選択トランジスタ１１４のゲートはＳＥＬ線１２２に接続されている。トランジスタ１１４のソース・ノードはＯＵＴ線１２４に接続されている。ＲＳＴ線１１８とＳＥＬ線１２２は、ピクセル・アレイ１２の各行の全てのピクセルに対して共通である。同様に、ＩＮ線１２０とＯＵＴ線１２４も、ピクセル・アレイ１２の各行の全てのピクセルに対して共通にすることができる。ＲＳＴ線１１８とＳＥＬ線１２２は、行デコーダ２０に接続され、制御線２２の一部である。
【００２１】
図３は、光読取り回路１６の実施形態を示す図である。光読取り器１６は、ピクセル・アレイ１２のＯＵＴ線１２４にそれぞれ接続された多数のダブル・サンプリング・キャパシタ回路１５０を含むことができる。各ダブル・サンプリング回路１５０は、第１のキャパシタ１５２と第２のキャパシタ１５４を含んでいる。第１のキャパシタ１５２は、スイッチ１５８、１６０によってＯＵＴ線１２４とグランドＧＮＤ１・１５６にそれぞれ結合される。第２のキャパシタ１５４は、スイッチ１６２、１６４によってＯＵＴ線１２４とグランドＧＮＤ１にそれぞれ結合される。スイッチ１５８、１６０は、制御線ＳＡＭ１・１６６によって制御される。スイッチ１６２、１６４は、制御センサＳＡＭ２・１６８によって制御される。スイッチ１７０を閉じることにより、キャパシタ１５２、１５４を互いに接続して、電圧の減算を実行することができる。スイッチ１７０は、制御線ＳＵＢ１７２によって制御される。
【００２２】
これらのダブル・サンプリング回路１５０は、複数の第１のスイッチ１８２、複数の第２のスイッチ１８４によって演算増幅器１８０に接続されている。増幅器１８０は、負端子−が第１のスイッチ１８２によって第１のキャパシタ１５２に結合され、正端子＋が第２のスイッチ１８４によって第２のキャパシタ１５４に結合されている。演算増幅器１８０は、正出力＋が出力線ＯＰ１８８に接続され、負出力−が出力線ＯＭ１８６に接続されている。出力線１８６、１８８は、ＡＤＣ２４（図１参照）に接続される。
【００２３】
演算増幅器１８０は、その増幅器１８０に接続されることになったいずれかのサンプリング回路１５０の第１のキャパシタ１５２に蓄積された電圧と第２のキャパシタ１５４に蓄積された電圧の差である増幅信号を提供する。増幅器１８０の利得は、可変キャパシタ１９０を調節することによって変えることができる。可変キャパシタ１９０は、一対のスイッチ１９２を閉じることによって放電させることができる。スイッチ１９２は、対応する制御線（図示せず）に接続されている。１つの増幅器について図示および説明したが、光読取り回路１６内で複数の増幅器を用いることもできることを理解されたい。
【００２４】
図４は、メモリ３６のメモリ・セル４４の１つの実施形態を示す図である。メモリ３６は、行と列を有する２次元アレイ内に配列された複数のメモリ・セル４４を有する。各セル４４は、第１のトランジスタ２００、第２のトランジスタ２０２、キャパシタ２０４を含む。トランジスタ２００のゲートはＷＲ制御線２０６に接続される。トランジスタ２００のドレインは入力線ＳＩＮ２０８に接続される。トランジスタ２０２のソースは出力線ＳＯＵＴ２１０に接続されている。キャパシタ２０４は、ＲＤ制御線２１２、トランジスタ２００のソース・ノード、トランジスタ２０２のゲートに接続されている。ＷＲ制御線２０６とＲＤ制御線２１２は、行デコーダ２０（図１参照）に接続される。キャパシタ２０４は、線ＳＩＮ２０８の信号のアナログ電圧レベルを記憶する。キャパシタ２０４は、ドレイン・ノードとソース・ノードが互いに結合されたトランジスタでもよい。
【００２５】
アナログ信号をデジタル・ビット列に変換し、その後アナログ信号に戻すことにより、マルチレベル・アナログ信号が生成される。この信号が「マルチレベル」になるのは、記憶されたアナログ信号が、ＡＤＣ２４が生成するいくつかの別個のビット列の１つに対応するレベルを有するからである。マルチレベル・アナログ信号を記憶することにより、ピクセル・アレイ１４からの信号を記憶するのに必要なメモリ・セルの数が減少する。また、マルチレベル・アナログ信号を記憶することにより、特にメモリ内部における小さな電圧レベル・ドリフトに対してある程度の耐性が得られる。
【００２６】
図５は、メモリ３６のセル４４に対する書込みを行う記憶書込み回路３８の実施形態を示す図である。書込み回路３８は、複数の列書込み回路２２２に結合された増幅器２２０を含む。各列書込み回路２２２の出力は、メモリ３６の対応する入力線ＳＩＮ２０８に接続されている。各列書込み器２２２は、キャパシタ２２６を増幅器２２０の出力に結合されている第１のスイッチ２２４と、増幅器の負入力−を線ＳＩＮ２０８に結合する第２のスイッチ２２８とを含む。キャパシタ２２６は、ソース・フォロワ・トランジスタ２３０によって線ＳＩＮ２０８に結合される。
【００２７】
増幅器２２０の正端子＋は、ＤＡＣ２８の出力線４０に接続されている。記憶書込み回路３８は、ＤＡＣ２８のアナログ出力とソース・フォロワＦＥＴ２３０のＶｇｓの和を、後にメモリ３６に格納するためにキャパシタ２２６に記憶させる。記憶書込み回路の様々な列書込み器２２２にアナログ出力が順次記憶されるように、スイッチ２２４、２２８を閉じる。
【００２８】
図６は、図５に示すように１つの共通の増幅器を用いるのではなく各列書込み回路２２２’それぞれが増幅器２２０を含む代替実施形態を示す図である。
【００２９】
図７は、記憶読取り回路４８の実施形態を示す図である。読取り回路４８は、光読取り回路１６と同様である。読取り回路４８は、メモリ３６のＳＯＵＴ線２１０にそれぞれ接続された複数のダブル・サンプリング・キャパシタ回路２４０を含む。各ダブル・サンプリング回路２４０は、第１のキャパシタ２４２と、第２のキャパシタ２４４と、スイッチ２４６、２４８、２５０、２５２、２５４とを含む。スイッチ２４６、２４８は制御線ＥＳＡＭ１・２５６によって制御される。スイッチ２５０、２５２は制御線ＥＳＡＭ２・２５８によって制御される。スイッチ２５４は制御線ＥＳＵＢ２６０によって制御される。
【００３０】
これらのダブル・サンプリング回路２４０は、複数の第１のスイッチ２６４と複数の第２のスイッチ２６６によって演算増幅器２６２に接続される。増幅器２６２は、正端子＋が第１のスイッチ２６４によって第１のキャパシタ２４２に結合され、負端子−が第２のスイッチ２６６によって第２のキャパシタ２４４に結合されている。演算増幅器２６２は、正出力＋が出力線ＥＰ２６８に接続され、負出力−が出力線ＥＭ２７０に接続されている。出力線２６８、２７０は、ＡＤＣ５２（図１参照）に接続された制御線５４の一部である。
【００３１】
演算増幅器２６２は、その増幅器２６２に接続されたいずれかのサンプリング回路２４０の第１のキャパシタ２４２に蓄積された電圧と第２のキャパシタ２４４に蓄積された電圧の差である増幅信号を提供する。キャパシタ２７２は、スイッチ２７４を閉じることによって放電させることができる。スイッチ２７４は、対応する制御線（図示せず）に接続されている。１つの増幅器について図示および説明したが、記憶読取り回路４８内で複数の増幅器を用いることもできることを理解されたい。
【００３２】
図８、図９は、低ノイズ・モードとも呼ばれる第１のモードでの画像センサ１０の動作を示す図である。プロセス・ブロック３００で、ピクセル・アレイの各ピクセル１４に基準信号が書き込まれ、次いで、第１の基準出力信号が光読取り器に記憶される。図２と図９を参照すると、これは、ＲＳＴ線１１８とＩＮ線１２０を低電圧から高電圧に切り替えてトランジスタ１１２をオンにすることによって行うことができる。ＲＳＴ線１１８は、１つの行全体について高状態に駆動される。ＩＮ線１２０は、１つの列全体について高状態に駆動される。好ましい実施形態では、ＲＳＴ線１１８が先に高状態に駆動され、ＩＮ線１２０は最初は低状態である。
【００３３】
ＲＳＴ線１１８は、ＩＮ線１２０が高状態に切り替わったときに３状態に切り替わる３状態バッファ（図示せず）に接続されている。これにより、ＩＮ線１２０にかかる電圧より高い値にゲート電圧を浮遊させることができる。これにより、トランジスタ１１２はトライオード領域に入る。トライオード領域では、フォトダイオード１００の両端間の電圧は、ＩＮ線１２０にかかる電圧とほぼ同じである。より高いゲート電圧を発生させることにより、この光検出器はＶｄｄに近いレベルにリセットされる。従来技術のＣＭＯＳセンサでは、光検出器は、Ｖｇｓを１Ｖ以下としてＶｄｄ−Ｖｇｓのレベルにリセットされていた。
【００３４】
リセット動作中に、ＲＳＴ信号が高状態であり、かつＩＮ信号（リセット・トランジスタ１１２のドレイン・ノードに接続される）も高状態であると、リセット・トランジスタ１１２はオンになる。これにより、リセット・トランジスタ１１２のオンの下で、リセット・トランジスタ１１２のドレイン・ノードからソース・ノードにリセット電流が流れる。リセット電流は、リセット・トランジスタ１１２のソース・ノードに接続されたフォトダイオード１００を充電する。
【００３５】
ＲＳＴの高電圧は、ＩＮの高電圧よりも高い１つのしきい値電圧より高くすることができる。この場合には、リセット・トランジスタ１０４は、ソースとドレインの間の電圧差によって決まるいずれかの方向に流れることができる連続反転層をソース・ノードとドレイン・ノードの間に有する。この場合、フォトダイオード１００は、ＩＮの高電圧と同じ電圧まで充電される。
【００３６】
あるいは、当技術分野で既知のように、ＲＳＴの高電圧は、ＩＮの高電圧よりも高い１つのしきい値電圧より低くすることもでき、リセット・トランジスタ１０４のゲートの下の反転層は、ドレイン・ノード付近でピンチオフ状態になる。この場合には、フォトダイオード１００は、ＲＳＴの高電圧よりも低い１つのしきい値である電圧までおおよそ充電される。
【００３７】
ＳＥＬ線１２２も高電圧レベルに切り替えられ、この高電圧レベルによりトランジスタ１１４がオンになる。フォトダイオード１００の電圧は、レベル・シフト・トランジスタ１１６と選択トランジスタ１１４を介してＯＵＴ線１２４に供給される。ＯＵＴ線１２４の電圧が第１のキャパシタ１５２に蓄積されるように、光読取り器１６（図３参照）のＳＡＭ１制御線１６６が選択される。
【００３８】
図８を参照すると、次いで、プロセス・ブロック３０２で、ピクセル・アレイの各ピクセルがリセットされ、次いでリセット出力信号が光読取り器１６に記憶される。図２および図９を参照すると、これは、ＲＳＴ線１１８を低状態に駆動させて、トランジスタ１１２をオフにし、ピクセル１４をリセットすることによって行うことができる。トランジスタ１１２をオフにすると、リセット・ノイズ、電荷注入、およびフォトダイオード１００の両端間に存在するクロック・フィードスルー電圧が生じる。図１０に示すように、トランジスタ１１２がリセットされたときには、このノイズにより光検出器１００における電圧が低下する。
【００３９】
ＳＡＭ２線１６８が高状態に駆動され、ＳＥＬ線１２２が低状態に駆動された後に再度高状態に駆動されることにより、フォトダイオード１００のレベル・シフトした電圧が、光読取り回路１６の第２のキャパシタ１５４にリセット出力信号として蓄積される。プロセス・ブロック３００、３０２はアレイ１２の各ピクセル１４に対して繰返し行われる。
【００４０】
図８を参照すると、次いで、プロセス・ブロック３０４で、第１の基準出力信号からリセット出力信号を引いて、後にメモリ３６に記憶されるノイズ出力信号を生成する。ノイズ出力信号は、ＡＤＣ２４、ＤＡＣ２８、記憶書込み器３８に供給され、メモリ３６に記憶される。図２、３、４、５、９を参照すると、これは、光読取り回路１６（図３）のスイッチ１８２、１８４、１７０を閉じて、第１のキャパシタ１５２の両端間の電圧から第２のキャパシタ１５４の両端間の電圧を引くことによって行うことができる。
【００４１】
増幅器１８０の出力は、ＡＤＣ２４によってデジタル・ビット列に変換され、その後ＤＡＣ２８によってアナログ信号に戻される。記憶書込み回路３８のスイッチ２２４、２２６を閉じ、その後開いて、ノイズ信号をキャパシタ２２６に記憶する。
【００４２】
ノイズ信号をメモリに記憶するためには、ＷＲ線２０６を高状態に駆動し、ＲＤ線２１２を低状態に駆動して、メモリ・セル４４（図４参照）のトランジスタ２００をオンにする。線ＳＩＮ２０８の電圧レベルは、キャパシタ２２６に蓄積された電圧から記憶書込み器３８のトランジスタ２３０のＶｇｓを引いた差であるが、トランジスタ２００はトライオード領域で動作するようになっている。これにより、メモリ・セル４４のキャパシタ２０４が、記憶書込み回路３８のキャパシタ２２６に蓄積された電圧からトランジスタ２３０のＶｇｓ降下を引いた差に近いレベルまで充電される。次いで、ＷＲ線２０６が低状態に駆動され、トランジスタ２００をオフにする。
【００４３】
図８を参照すると、ブロック３０６で、ピクセル・アレイ１２のピクセル１４から光応答出力信号がサンプリングされ、光読取り回路１６に記憶される。光応答出力信号は、画像センサ１０が検出している光学画像に対応する。図２、３、９を参照すると、これは、ＩＮ線１２０、ＳＥＬ線１２２、ＳＡＭ２線１６８を高状態にし、ＲＳＴ線１１８を低状態にすることによって行うことができる。光読取り回路１６の第２のキャパシタ１５２は、フォトダイオード１００のレベル・シフトした電圧を光応答出力信号として蓄積する。
【００４４】
図８を参照する。次いで、ブロック３０８で、ピクセル１４で第２の基準出力信号が生成され、光読取り回路１６に記憶される。図２、３、９を参照して、これは、第１の基準出力信号の生成と記憶を同様に行うことができる。ＲＳＴ線１１８が高状態に駆動され、その後３状態となる。その後、ＩＮ線１２０が駆動されてトランジスタ１１２がトライオード領域に入り、フォトダイオード１００の両端間の電圧がＩＮ線１２０の電圧になる。次いで、ＳＥＬ線１２２とＳＡＭ２線１６８が高状態に駆動されて、第２の基準出力電圧が光読取り回路１６の第１のキャパシタ１５４に蓄積される。プロセス・ブロック３０６、３０８は、アレイ１２の各ピクセル１４について繰返し行われる。
【００４５】
図８を参照すると、ブロック３１０で、第２の基準出力信号から光応答出力信号を引いて、正規化光応答出力信号を生成する。この正規化光応答出力信号をデジタル・ビット列に変換して、光応答データを生成する。図２、３、９を参照すると、これは、光読取り器１６のスイッチ１７０、１８２、１８４を閉じて、第２のキャパシタ１５４の両端間の電圧から第１のキャパシタ１５２の両端間の電圧を引くことによって行うことができる。次いで、この差を増幅器１８０で増幅し、ＡＤＣ２４でデジタル・ビット列に変換して光応答データとする。
【００４６】
図８を参照すると、光応答出力信号の生成中に、ブロック３１２で、記憶読取り回路４８はメモリ３６からデータを読み取る。図４、７、９を参照すると、これは、メモリ・セルのＲＤ線２１２をイネーブルにし、次いで記憶読取り回路４８のＥＳＡＭ１線２５６をイネーブルにして、メモリ３６に記憶されたノイズ信号を記憶読取り器４８の第１のキャパシタ２４２に提供することによって行うことができる。
【００４７】
記憶基準信号は、ＤＡＣ２８から読み取られ、メモリ・セル４４に記憶され、次いで記憶読取り器４８の第２のキャパシタ２４４に記憶される。キャパシタ２４２、２４４の両端間の電圧を減算して、正規化アナログ・ノイズ信号を生成する。記憶基準信号は、ＤＡＣ２８の最低値にすることができる。記憶されたアナログ信号からこの記憶基準信号を引いて、記憶書込み／読取りプロセスで生じたエラーを補償する。
【００４８】
ＡＤＣ５２は、正規化アナログ・ノイズ信号をデジタル・ビット列に変換する。以下ではこのデジタル・ビット列をノイズ・データと呼ぶ。ノイズ信号をマルチレベル信号として記憶し、正規化アナログ・ノイズ信号を離散デジタル・レベルに変換することにより、記憶や取出しのプロセスの小さなノイズとレベル・ドリフトから保護することができる。
【００４９】
図８を参照すると、ブロック３１４で、コンバイナ５６が、正規化光応答データからノイズ・データを引いて画像データを生成する。この技術によってリセット・ノイズや電荷注入、クロック・フィードスルーによるノイズ・データが正規化光応答信号から引かれるように、第２の基準出力信号は、第１の基準出力信号と同じか、あるいはほぼ同じになっている。これにより、最終的な画像データの信号対雑音比が改善される。この画像センサは、トランジスタを３つしか持たないピクセルでこのノイズ消去を実行する。したがって、この画像センサは、比較的小さなピクセル・ピッチを維持しながらノイズ消去を実現できる。
【００５０】
上述のプロセスは、ピクセル・アレイ１２のピクセルの様々な行を横切って、かつメモリ３６のメモリ・セルを横切って順番に実行される。図９に示すように、（ｎ−ｌ）番目の行が正規化光応答信号を生成するときに、ピクセル・アレイのｎ番目の行がノイズ信号を生成している。ここで、ｌは線周期(line period)の倍数の露光時間である。
【００５１】
様々な制御信号ＲＳＴ、ＳＥＬ、ＩＮ、ＳＡＭ１、ＳＡＭ２、ＳＵＢ、ＲＤ、ＷＲ、ＥＳＡＭ１、ＥＳＡＭ２、ＥＳＵＢは、一般に行デコーダ２０と呼ばれる回路で生成することができる。図１１は、図９のタイミング図に従ってＩＮ信号、ＳＥＬ信号、ＳＡＭ１信号、ＳＡＭ２信号、ＲＳＴ信号を生成する論理の実施形態を示す図である。この論理は複数の比較器３５０を含み、それらの比較器は、１つの入力がカウンタ３５２に接続され、もう１つの入力が下側カウント値と上側カウント値を含むハードワイヤド信号に接続されている。カウンタ３５２は順次カウントを生成する。比較器３５０は、現在のカウントを下側と上側のカウント値と比較する。現在のカウントが下側カウント値と上側カウント値の間である場合に、比較器３５０は論理１を出力する。
【００５２】
比較器３５０は、複数のＡＮＤゲート３５６とＯＲゲート３５８に接続されている。ＯＲゲート３５８はラッチ３６０に接続されている。ラッチ３６０は、対応するＩＮ信号、ＳＥＬ信号、ＳＡＭ１信号、ＳＡＭ２信号、ＲＳＴ信号を提供する。ＡＮＤゲート３５６はモード線３６４にも接続されている。図９に示すタイミング図に従って動作するためにモード線３６４は論理１に設定される。
【００５３】
ラッチ３６０は、ＡＮＤゲート３５６、ＯＲゲート３５８、比較器３５０、カウンタ３５２の現在のカウントに応じて、論理０と論理１の間で切り替わる。例えば、ＩＮラッチに結合された比較器へのハードワイヤド信号は、カウント値６とカウント値２４を含む。カウンタからのカウントが６以上２４未満である場合には、比較器３５０は論理１を提供し、これによりＩＮラッチ３６０は論理１を出力する。下側と上側のカウント値は、図９に示すパルスの順序と持続時間を確立する。モード線３６４は、画像センサを第２のモードで機能させる論理０に切り替えることができる。
【００５４】
センサ１０は、複数のリセットＲＳＴ（ｎ）ドライバ３７０を有し、各ドライバ３７０はピクセル行に接続される。図１２と図１３は、例示的なドライバ回路３７０と、この回路３７０の動作を示す図である。各ドライバ３７０は、図１１のＲＳＴラッチとＳＡＭ１ラッチに接続された一対のＮＯＲゲート３７２を有する。ＮＯＲゲートは、３状態バッファ３７４の状態を制御する。３状態バッファ３７４は、ピクセル行内のリセット・トランジスタに接続される。３状態バッファの入力はＡＮＤゲート３７６に接続され、ＡＮＤゲート３７６はＲＳＴラッチと行イネーブル線ＲＯＷＥＮ（ｎ）とに接続されている。
【００５５】
図１４、図１５は、拡張ダイナミック・レンジ・モードとも呼ばれる第２のモードでの画像センサの動作を示す図である。このモードでは、画像は十分な光エネルギーを提供し、図８、図９を参照して述べたノイズ消去技術を用いなくても十分なＳＮＲが得られる。ただし、画像センサ１０が拡張ダイナミック・レンジ・モードであるときでも、図８、図９に示すノイズ消去技術を利用できることを理解されたい。拡張ダイナミック・レンジ・モードは、短露光期間と長露光期間の両方を有する。図１２を参照すると、ブロック４００で、各ピクセル１４がリセットされ、短露光期間が開始される。画像センサのモードは、センサを低ノイズ・モードにするか、あるいは拡張ダイナミック・レンジ・モードにするかを判定するプロセッサなど、外部回路によって設定することができる。
【００５６】
ブロック４０２で、選択されたピクセルで短露光出力信号が生成され、光読取り回路１６の第２のキャパシタ１５４に記憶される。フォトダイオード１００のレベル・シフトした電圧は、光読取り回路１６の第１のキャパシタ１５２にリセット出力信号として記憶される。ブロック４０４で、各ピクセルは再度リセットされ、長露光期間が開始される。
【００５７】
ブロック４０４で、各リセット・トランジスタがリセットされ、光読取り回路１６においてリセット出力信号から短露光出力信号が差し引かれる。短露光信号とリセット信号の差は、ＡＤＣ２４によってバイナリ・ビット列に変換される。ＤＡＣ２８と記憶書込み回路３８が、ＡＤＣの出力のうちＭ個のＭＳＢビットを、２M個の離散レベルの１つを有するアナログ記憶信号に変換する。短露光アナログ信号はメモリ３６に記憶される。
【００５８】
ブロック４０６で、光読取り回路１６は、ピクセルからの長露光出力信号を第２のキャパシタ１５４に記憶する。ブロック４０８で、ピクセルがリセットされ、光読取り回路１６がリセット出力信号を第１のキャパシタ１５２に記憶する。長露光出力信号は、リセット出力信号から引かれ、増幅され、ＡＤＣ２４でバイナリ・ビット列に変換されて長露光データとなる。
【００５９】
ブロック４１０で、光読取り器１６がピクセル・アレイから長露光信号を読み取っている間に、記憶読取り器４８はメモリ３６からの短露光アナログ信号の読取りを開始する。短露光アナログ信号は、ＡＤＣ５２でバイナリ・ビット列に変換され、短露光データとなる。
【００６０】
ブロック４１２で、コンバイナ５６は、長露光データに短露光データを加えることができる。長露光データに加えられる短露光データのビット数は、長露光と短露光の露光時間に依存する。例えば、短露光データのｌｏｇ2（ｌ）個の最上位ビット（ＭＳＢ）を長露光データに加えることができる。ここで、ｌは短露光に対する長露光の時間比である。ただし、各ピクセルの短露光データについてメモリに記憶されるビット数をＭとして、比率ｌは、２M−１を超えないものとする。例えば、ｌが１６、Ｍが１０である場合には、検出される短露光データは４ビットのゼロが付加されて右に拡張され、長露光データは４ビットのゼロが付加されて左に拡張される。最終的な出力は１４ビットであり、長露光データの値が５１２未満である場合には左に拡張された長露光データから選択される。そうでない場合には、右に拡張された短露光データが出力となる。この技術では、ダイナミック・レンジをｌｏｇ2（ｌ）だけ拡張する。
【００６１】
図１５は、長露光データと短露光データについてデータの生成と取出しのタイミングを示す図である。ピクセル・アレイ１２からの出力信号の読取りは、メモリ３６からの信号の取出しと一部重複する。短露光データは、長露光期間が終了する前に、メモリから取り出される。図１５は、ｎ行目のピクセルが短露光を開始し、（ｎ−ｋ）行目が短露光期間を終了して長露光期間を開始し、（ｎ−ｋ−ｌ）行目のピクセルが長露光期間を終了する、データの生成と取出しのタイミングを示す図である。ここで、ｋは線周期の倍数の短露光持続時間、ｌは線周期の倍数の長露光持続時間である。短露光出力信号および長露光出力信号は、交互にピクセル・アレイの全ての行から取り出される。
【００６２】
（ｎ−ｋ−ｌ）番目のピクセル・アレイが長露光期間を終了するのと同時に、記憶読取り回路４８とＡＤＣ５２は、行（ｎ−ｋ−ｌ）のピクセルについての短露光データの取出しを開始する。これは、制御信号ＥＳＡＭ１、ＥＳＡＭ２、ＲＤ（ｎ−ｋ−ｌ）のイネーブルとして示してある。線周期の開始時に、信号ＳＡＭ１、ＳＡＭ２、ＳＥＬ（ｎ−ｋ）ＲＳＴ（ｎ−ｋ）のイネーブルで示すように、光読取り回路１６は、ピクセル・アレイ１２の（ｎ−ｋ）行目から短露光出力信号を取り出す。その後、光読取り回路１６は、（ｎ−ｋ−ｌ）行目の長露光データを取り出す。
【００６３】
コンバイナ５６の出力は、ＤＳＰなどの外部プロセッサ（図示せず）に供給することができる。このプロセッサは、まず、長露光データを備えた画像を分析する。画像が明るすぎる場合には、フォトダイオードが飽和することもある。この場合、通常は「褪色」画像が生じることになる。プロセッサは、長露光データを処理して、当該画像が褪色しているかどうかを判定し、褪色している場合には、短露光画像データを使用することができる。また、プロセッサは、長露光データと短露光データを両方とも使用して、検出した画像の飽和部分を補償することもできる。
【００６４】
短露光データと長露光データの区別を行うプロセスについて述べたが、コンバイナ５６は、短露光データを長露光データに加えるかどうかを決定する論理を含むこともできることを理解されたい。例えば、コンバイナ５６は、長露光データがしきい値未満である場合には、長露光データに全ての論理ゼロを加えることもできる。
【００６５】
短露光の後に長露光が行われる拡張ダイナミック・レンジ・モードについて述べたが、このプロセスでは、長露光の後に短露光を行うこともできることを理解されたい。取り出された長露光データは、ゼロのｌｏｇ2（ｌ）ビットだけ左に拡張され、短露光データはゼロのｌｏｇ2（ｌ）ビットだけ右に拡張され、拡張された長露光データの値が２M−1未満である場合には、拡張された長露光データが拡張された短露光データに取って代わる。例えば、露光比ｌ＝１６、Ｍ＝１０、第１のＡＤＣ出力が１０ビットであると仮定する。メモリから取り出された１０ビット長露光データは、４ビットのゼロだけ左に拡張され、１４ビットの拡張長露光データを構成する。同時に、１０ビット短露光データは、４ビットのゼロだけ右に拡張される。その後、１４ビット長露光データの値が５１２未満である場合には、この１４ビット短露光データは１４ビット長露光データに取って代わられる。
【００６６】
このように画像センサ１０がデュアル・モードになっていることにより、画像の輝度の変動を補償することができる。画像の輝度が低いときには、ピクセルからの出力信号が比較的低い。平均ノイズが比較的一定であると仮定すると、通常は、これにより、その結果生じるセンサから提供されるデータのＳＮＲが低下する。図８、図９に示すノイズ補償方式では、被写体像が比較的暗いときでも画像センサが高品質ピクチャを提供するように出力データのＳＮＲが改善される。逆に、被写体像が明るすぎるときには、図１２、図１３に示す拡張ダイナミック・レンジ・モードでこの明るさを補償して、高品質画像を提供する。
【００６７】
記憶読取り器４８から取り出された信号は、ＤＡＣ２８から出力される信号より減衰していることがあり、これにより、取り出されたデータは音も書き込まれたデータより小さくなることがある。これは、ＤＡＣ２８のステップ・サイズをＡＤＣ５２のステップ・サイズより大きくすることによって補償することができる。ＤＡＣ２８のステップ・サイズは、基準回路３４を調節することによって変化させることができる。
【００６８】
図１６は、パワー・アップ・ルーチンの間にＤＡＣ２８を調節するための較正ルーチンを示す図である。ブロック４５０で、ＤＡＣ２８の２M−２出力ができる限り低いレベルになるように、基準回路３４が最低出力レベルに設定される。ＤＡＣ２８の２M−２出力のレベルは、ブロック４５２、４５４でメモリ３６に記憶され、その後メモリから取り出される。取り出された信号は、ブロック４５６でバイナリ形態に変換され、その後平均化される。次いで、判定ブロック４５８で、この平均値をＤＡＣ２８の２M−２出力と比較する。平均値が２M−２未満である場合には、ブロック４６０で、基準回路３４内の値が１単位だけ増分され、このプロセスが繰り返される。このプロセスは、平均が、較正プロセスが完了する２M−２出力以上になるまで繰り返される。
【００６９】
図１７、図１８は、メモリ・セル４４がピクセル・アレイ１２’の各ピクセル１４’内に位置する、画像センサ１０’の代替実施形態を示す図である。センサ１０’全体は、ＣＭＯＳ製造プロセスで構築することができる。このように較正することにより、画像センサ１０’の全体的なダイ・サイズを小さくすることができる。メモリ・セル４４を含むことによってピクセルのサイズが望ましくない値にまで増大する場合には、この構造は望ましくないこともある。
【００７０】
本発明者の意図するところによれば、「手段」という用語を含む請求項だけは、米国特許法１１２条第６段落に基づいて解釈するものとする。
【００７１】
特定の例示的な実施形態について説明し、添付の図面に図示したが、当業者ならその他の様々な修正形態を思いつくことができるので、これらの実施形態は幅広い本発明の単なる例示に過ぎず、何らこれを制限するものではないこと、また本発明は図示および説明した具体的な構造および配列に制限されないことを理解されたい。
【００７２】
図１に示す要素１２、１６、２０、２４、２８、３４、３６、３８、４８、５２、５６は、全て単一の集積回路に統合することもできる。代替の実施形態として、これらの要素のうち１つまたは複数を別の集積回路に配置することもできる。
【００７３】
さらに、メモリ３６が有するセルと線の数は、ピクセル・アレイ１２より多くても少なくてもよい。例えば、記憶セルが６４のレベル（８ビット）を記憶することができ、ピクセル出力が１２ビットである場合には、メモリはピクセル２つあたり３つの記憶セルを用いるものでもよい。同様に、拡張ダイナミック・レンジ・モードしか持たない画像センサではメモリの線の数を減らす必要があり、短露光期間が長露光期間の後に続く。
【図面の簡単な説明】
【００７４】
【図１】画像センサの実施形態を示す概略図である。
【図２】画像センサのピクセルの実施形態を示す概略図である。
【図３】画像センサの光読取り回路の実施形態を示す概略図である。
【図４】画像センサのメモリ・セルの実施形態を示す概略図である。
【図５】画像センサの記憶書込み回路の実施形態を示す概略図である。
【図６】画像センサの記憶書込み回路の代替実施形態を示す概略図である。
【図７】画像センサの記憶読取り回路の実施形態を示す概略図である。
【図８】画像センサの第１の動作モードを示す流れ図である。
【図９】画像センサの第１の動作モードのタイミング図である。
【図１０】ピクセルのフォトダイオードの両端間の信号のレベルを示す図である。
【図１１】図９のタイミング図を生成する論理回路を示す概略図である。
【図１２】１行のピクセルについてＲＳＴ信号を生成する論理回路を示す概略図である。
【図１３】図１２に示す論理回路のタイミング図である。
【図１４】画像センサの第２の動作モードを示す流れ図である。
【図１５】画像センサの第２の動作モードのタイミング図である。
【図１６】画像センサのデジタル・アナログ変換器の較正ルーチンを示す流れ図である。
【図１７】画像センサの代替実施形態を示す概略図である。
【図１８】図１７に示す画像センサのピクセルを示す概略図である。
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１２】
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【図１３】
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【図１８】
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【図１】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
2005509378.tif 000021
2005509378.tif 000022
2005509378.tif 000023