(57)【要約】半導体装置（１０）は、反射防止膜（ＡＲＣ）（１６）のエッチング中にリセス部（２２）が露出されるため、ＡＲＣ（１６）の除去中に基板に形成されるリセスを持つ。エッチング剤はＡＲＣ材料（１６）および基板材料（１２）の間で選択的に選ばれるが、この選択性はリセス（２２）が生じるように限定される。これらのリセス形成に関連した問題は、ソース／ドレイン（２６，２８）が更にゲート（１４）と重ねられるよう拡散しなければならないことである。その結果、トランジスタが駆動電流を減少する場合がある。少なくともゲート（６４）周囲のサイドウォールスペーサ（７０）の形成後まで、ＡＲＣ除去を実行するのを遅らせることにより、その問題は避けられる。それに従って、結果として生じるリセス形成はゲートから遠くに生じて、ゲート（６４）にオーバーラップして望ましく拡張するソース／ドレイン拡散（７２，７４）を与えることができる障害物であるこのリセスを減ずるかまたは除去する結果を生じる。
2005531919.tif 000002
【特許請求の範囲】
【請求項１】
集積回路装置を形成する方法において、
半導体基板を提供する工程と、
第１の頂部と、ほぼ垂直で互いに向かい合う第１のサイドウォールおよび第２のサイドウォールとを有した第１のパターン層を前記半導体基板上に形成する工程と、
第２の頂部と、ほぼ垂直で互いに向かい合い、かつ前記第１のサイドウォールおよび前記第２のサイドウォールとそれぞれほぼ共通の平面にある第３のサイドウォールおよび第４のサイドウォールとを有した第２のパターン層を前記誘電体パターン層上に形成する工程と、
前記第２のパターン層の上方に反射防止膜（ＡＲＣ）を形成する工程と、
前記第１の頂部および前記第２の頂部の上方、かつ前記第１のサイドウォール、前記第２のサイドウォール、前記第３のサイドウォールおよび前記第４のサイドウォールに近接して、第１の誘電体層を形成する工程と、
前記第１のサイドウォールおよび前記第３のサイドウォールに近接する第１の誘電体領域と、前記第３のサイドウォールおよび前記第４のサイドウォールに隣接する第２の誘電体領域とを形成するために、前記第１の誘電体層の、前記第１の頂部および前記第２の頂部の上方に形成される前記第１の誘電体層の領域を含む部分を除去する工程と、
前記第１の誘電体層の前記部分の除去後に前記ＡＲＣを除去する工程と、
前記第１のパターン層および第２のパターン層の下方に、半導体基板内にチャネル領域を形成する工程とを有する前記方法。
【請求項２】
請求項１に記載の方法において、前記第１のパターン層はゲート誘電体であり前記第２のパターン層はゲート電極である方法。
【請求項３】
請求項２に記載の方法において、前記ＡＲＣの除去以前に半導体基板内に浅いドープ領域を形成する工程を更に有する方法。
【請求項４】
請求項２に記載の方法において、前記ＡＲＣの除去はウェットプロセスである方法。
【請求項５】
請求項２に記載の方法において、前記ＡＲＣの除去はドライプロセスである方法。
【請求項６】
請求項２に記載の方法において、
前記第１の誘電体領域および前記第２の誘電体領域の上方に第２の誘電体層を形成する工程と、
前記第２の誘電体層の上方に第３の誘電体層を形成する工程と、
前記第１のパターン層および第２のパターン層に隣接する第１および第２のスペーサ部分を形成するために前記第３の誘電体層および第２の誘電体層を異方性エッチングする工程とを更に有する方法。
【請求項７】
請求項６に記載の方法において、
第３の誘電体層の上方に第４の層を形成する工程と、
前記第３の誘電体層に選択的に前記第４の層を異方性エッチングする工程とを更に有する方法。
【請求項８】
請求項７に記載の方法において、前記第４の層を異方性エッチングして第３の前記スペーサ部分を形成する工程を有する方法。
【請求項９】
請求項８に記載の方法において、前記第４の層は酸化物である方法。
【請求項１０】
請求項７に記載の方法において、
前記第１のパターン層の上方にシリサイド領域を形成する工程と、
前記第４の層を異方性エッチングした後かつ前記シリサイドを形成する前に前記第４の層を除去する工程とを更に有する方法。
【請求項１１】
請求項１０に記載の方法において、前記第４の層はアモルファスシリコンである方法。
【請求項１２】
請求項６に記載の方法において、前記第２の誘電体層は酸化物であり前記第３の誘電体層は窒化物である方法。
【請求項１３】
請求項１に記載の方法において、前記第１の誘電体領域および前記第２の誘電体領域は、第１の酸化物層と該第１の酸化物層の上方に形成される第１の窒化物層のスタックからなる方法。
【請求項１４】
請求項１３に記載の方法において、第２の酸化物層を更に有する方法。
【請求項１５】
請求項１に記載の方法において、ウェットプロセスで前記ＡＲＣの前記部分を除去する前に前記第１のおよび第２の誘電体領域を酸化する工程を更に有する前記方法。
【請求項１６】
請求項１に記載の方法において、前記第２のパターン層は不揮発性メモリ装置の電荷記憶層である前記方法。
【請求項１７】
集積回路装置を形成する方法において、
半導体基板を提供する工程と、
前記半導体基板上に誘電体パターン層を形成する工程と、
前記誘電体パターン層の上方に導電体パターン層を形成する工程と、
前記導電体パターン層の上方に反射防止膜（ＡＲＣ）を形成する工程と、
前記誘電体パターン層および前記導電体パターン層の上方に第１の誘電体層を形成する工程と、
前記第１の誘電体層の上方に第２の誘電体層を形成する工程と、
前記第２の誘電体層の上方に第１の層を形成する工程と、
前記誘電体パターン層および前記導電体パターン層に近接する第１のパターン層を形成するために前記第１の層の部分を除去する工程と、
前記第１のパターン層に近接する第１の誘電体領域を形成するために前記第２の誘電体の部分を除去する工程と、
前記第１の誘電体領域に近接する第２の誘電体領域を形成するために前記第１の誘電体の部分を除去する工程と、
前記第１の誘電体層の部分の除去後に前記ＡＲＣを除去する工程とを有する前記方法。
【請求項１８】
請求項１７に記載の方法において、
前記第１の層上に第２の層を形成する工程と、
前記第１のパターン層に隣接する前記第２の層の第１のパターン部分を形成するために前記第１の層に選択的に第２の層の部分を除去する工程とを更に有する前記方法。
【請求項１９】
請求項１８に記載の方法において、前記ＡＲＣの除去はドライプロセスである前記方法。
【請求項２０】
請求項１８に記載の方法において、前記第２の層は酸化物、前記第１の層は窒化物、前記第２の誘電体層は酸化物、および前記第１の誘電体層は酸化物である前記方法。
【請求項２１】
請求項２０に記載の方法において、アモルファスシリコンである前記第２の層の前記部分
を除去する工程を更に有する前記方法。
【請求項２２】
請求項１７に記載の方法において、前記第１の誘電体層は酸化物、前記第２の誘電体層は窒化物、および前記第１の層は酸化物である前記方法。
【請求項２３】
請求項２２に記載の方法において、前記ＡＲＣの除去はウェットプロセスである前記方法。
【請求項２４】
集積回路装置を形成する方法において、
第１の部分および第２の部分を持つ半導体基板を提供する工程と、
前記半導体基板の前記第１の部分上に形成されるゲート誘電体と、前記ゲート誘電体上に形成されるゲート電極とを有するゲートスタックを形成する工程と、
前記ゲートスタックの上方に第１のパターン反射防止膜（ＡＲＣ）を形成する工程と、
前記半導体基板の前記第２の部分の上方に形成される電荷記憶層と、前記電荷記憶層の上方に形成される第１の誘電体層とを有する不揮発性メモリスタックを形成する工程と、
前記不揮発性メモリスタックの上方に第２のパターンＡＲＣを形成する工程と、
前記ゲートスタックおよび前記不揮発性メモリスタックの上方に第２の誘電体層を形成する工程と、
前記ゲートスタックおよび前記不揮発性メモリスタックに隣接する第１のスペーサを形成するために前記第２の誘電体層の部分を除去する工程と、
前記第２の誘電体層の部分の除去後に前記第１のパターンＡＲＣおよび前記第２のパターンＡＲＣを除去する工程と、
前記ゲートスタックの下方に第１のチャネルを形成する工程と、
前記不揮発性メモリスタックの下方に第２のチャネルを形成する工程とを有する方法。
【請求項２５】
請求項２４に記載の方法において、
第１のスペーサ上に第３の誘電体層を形成する工程と、
前記第３の誘電体層上に第４の誘電体層を形成する工程と、
前記第１のスペーサに隣接する第２のスペーサを形成するために前記第３の誘電体層の部分を除去する工程と、
前記第２のスペーサに近接する第３のスペーサを形成するために前記第４の誘電体層の部分を除去する工程とを更に有する方法。
【請求項２６】
請求項２５に記載の方法において、第３の誘電体層形成および第４の誘電体層形成以前に前記第１のパターンＡＲＣおよび前記第２のパターンＡＲＣを除去する工程を有する方法。
【請求項２７】
請求項２６に記載の方法において、第１のスペーサを形成するのに先立ち前記第２の誘電体層は高密度化され、前記第１のパターンＡＲＣおよび前記第２のパターンＡＲＣ除去はウェットプロセスである方法。
【請求項２８】
請求項２７に記載の方法において、前記第２の誘電体層は酸化物、前記第３の誘電体層は酸化物、および前記第４の誘電体層は窒化物である方法。
【請求項２９】
集積回路装置において、
半導体基板と、
前記半導体基板上に形成される誘電体パターン層と、前記誘電体パターン層上に形成される伝導体パターン層と、第１のサイドウォールと、前記第１のサイドウォールに隣接する第２のサイドウォールとを有するスタックと、
前記半導体基板内にあり前記第１のサイドウォールに隣接する第１の電極領域と、
前記半導体基板内にあり前記第２のサイドウォールに隣接する第２の電極領域と、
前記第１の電極領域および前記第２の電極領域の間にあり前記スタックの下方にあるチャネル領域と、
前記第１のサイドウォールおよび前記第２のサイドウォールに近接する、第１の高さを持つ酸化物スペーサと、
前記第１の酸化物スペーサに隣接し、および前記第１の高さよりも低い第２の高さを持つ窒化物スペーサとを有する前記集積回路。
【請求項３０】
集積回路装置において、
頂部表面を持つ半導体基板と、
前記半導体基板上に形成され、第１の層と、前記第１の層上に形成される第２の層と、第１のサイドウォールと、前記第１のサイドウォールと向かい合う第２のサイドウォールとを有するスタックと、
前記半導体基板の前記頂部表面の第１の部分はその下にあり、第２の部分は前記スタックの下にあり、前記第１の部分は前記第２の部分と事実上共通平面にある、前記第１のサイドウォールおよび前記第２のサイドウォールが近接するスペーサと、
前記半導体基板内で前記第１のサイドウォールに隣接する第１のドープ領域と、
前記半導体基板内で前記第２のサイドウォールに隣接する第２のドープ領域と、
前記第１のドープ領域および第２のドープ領域の間かつ前記半導体基板内にあるチャネル領域とを有する前記集積回路装置。
【請求項３１】
請求項３０に記載の集積回路装置において、前記第１のドープ領域の第１の部分および前記第２のドープ領域の第２の部分は前記誘電体の下方にある前記集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に関し、より詳細には基板にリセスを持つ集積回路に関する。
【背景技術】
【０００２】
集積回路の製造において、寸法が小さくなるにつれて重要性を増している問題の１つは、通常のプロセスで生じる基板中のリセスである。基板中のリセスは主として、基板の上にある材料層の一部をエッチングで除去する間に基板が露出される結果として生じる。エッチング剤は、エッチングされている層が除去される間および／またはその後の、ある期間にわたって基板にあてられる。一例は、異なる部位の別材料のエッチング開始時に基板が露出される場合である。別の例は、他の場所の材料のエッチングを通じて基板が部分的に露出されたため、その他の場所の材料のエッチングの間を通じて基板の上の薄い層がエッチングされることである。別の例は、基板の上の層がエッチングされるものであり、基板が露出された後、除去されることが望まれる層が完全に除去されることを確実にするために、オーバーエッチまでエッチングを継続する。好適に選ばれるエッチング剤は、半導体基板を有意にはエッチングしないが、実用上の問題として、そうしたエッチング剤は処理することが非常に困難である。結果として、除去されることが望まれる層は、半導体基板、典型的にはシリコンにいくらかのエッチング効果を持つエッチング剤により除去される。そのようなプロセスは図１〜９に示される。
【０００３】
図１に示されるのは、基板１２と、ポリシリコンゲート１４と、窒化物の反射防止膜（ＡＲＣ）１６と、ゲート１４に隣接する領域に延伸するとともにゲート１４および基板１２の間にある薄い酸化物１８とを有する、集積回路を作製するために有用な半導体装置１０である。窒化物ＡＲＣ１６を除去する目的で、フッ素および塩素のようなハロゲン系材料等のエッチング剤が用いられる。それらのエッチング剤は、窒化物がエッチングされるほど速い速度ではないが、シリコンをもエッチングする。ＡＲＣ１６除去の結果は図２に示されるリセス表面２２である。図３には、サイドウォールスペーサ２４の形成後の装置１０が示される。サイドウォールスペーサ２４は酸化物から形成され、一般に知られるように、比較的等方性の層の塗布および続く異方性エッチングでのエッチングの結果として生じる。これはサイドウォールスペーサ２４に整合される基板１２中の更なるリセスを与える。図４には、マスクとしてサイドウォールスペーサ２４を用いるソース／ドレイン領域２６およびソース／ドレイン２８の形成が示されている。この注入は一般に拡張注入（extension implant ）と呼ばれ、続く高濃度の（heavy ）ソース／ドレイン注入より比較的低いドーピング濃度を持つ。
【０００４】
図５に示されるのは、酸化物ライナ３０および窒化物層３２の堆積後の装置１０である。続いて窒化物層３２はライナ３０と同じくエッチバックされ、サイドウォールスペーサ３４およびライナ部位３８を生じる。このプロセスの間に、ソース／ドレイン領域２６，２８は拡散して、ソース／ドレイン領域２６，２８の領域を拡張する。図７に示されるのは、マスクとしてサイドウォールスペーサ３４を用いてヘビードープされた（heavily-doped ）領域４０，４２を形成するための高濃度の注入後の装置１０である。図８に引き続き示されるのは、一般的なプロセスによるソース／ドレイン領域２６および２８の拡張と、領域４０，４２の拡散である。
【０００５】
図９に示されるのは、領域４０，４２の下に延びているシリサイド領域４８，５０の形成後の装置１０である。この図はまた、領域２６，２８の残存部分である領域４９，５１の拡散が完了されたことを示している。これらの領域はゲート酸化物２０に全面的に延びていない場合がある。領域４９，５１がゲート酸化物２０と接触するほど完全には延伸し
ていないので、領域４９，５１の間に形成されたチャネルとゲート４４の間にはいくらか余分な空間があり、領域４９，５１の間を通過する電流は、ゲート２０により近接して拡散したであろう場合より少ない。これは不都合であり、ゲート４４に近接する基板１２のリセスのため拡散が伝播しなければならない余分な距離の直接的な結果である。またシリサイド領域４６がゲート１４頂部に形成され、ポリシリコン領域４４およびシリサイド領域４６の組合せであるゲートを残すために有意な量のゲート１４を消費する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、通常のプロセスの間に基板に生じるリセスの不利な効果を減じる必要がある。この問題は寸法が縮小し電圧が低下するにつれ悪化し続ける。ソースおよびドレインがオーバレイするゲートと適当なオーバーラップを持たない場合、完全にチャネルを反転しソースおよびドレインの間で最適な電流を供給する性能は危険にさらされる。
【課題を解決するための手段】
【０００７】
基板中のリセスの問題は、生じるリセスが、極めて近接するまでゲート誘電体に近づきゲートとオーバーラップするソースおよびドレインに関してあまり影響を持たないように、窒化物の反射防止膜（ＡＲＣ）の除去をプロセスの後期まで遅らせることにより乗り越えられる。これが達成されるひとつの方法は、窒化物のＡＲＣを除去する以前に、高濃度のソース／ドレイン注入をマスクするために利用されるサイドウォールスペーサ堆積が実施されるまで遅らせることによる。代わりの方法では、窒化物のＡＲＣはソース／ドレイン拡張注入に用いられるサイドウォールスペーサの形成後に除去され、そうした場合には窒化物ＡＲＣはウェットエッチングで除去される。
【発明を実施するための最良の形態】
【０００８】
図２に示された構造に代わるものとして図１０に示されるのは、サイドウォールスペーサ７０の形成後の装置６０である。図１０の構造は図１に示された装置構造に続く。装置６０は基板６２と、ポリシリコンから作製されてよいある種の伝導体パターン層であるゲート６４と、ゲート酸化物６６と、窒化物であってもよいＡＲＣ１６と、サイドウォールスペーサ７０とを有する。基板６２に好ましい材料はシリコンであり、サイドウォールスペーサ７０には酸化物である。ＡＲＣ１６は窒化物以外に何か他の効果的な反射防止材料であることも可能である。ゲート６４はポリシリコン以外の材料であることもまた可能である。サイドウォールスペーサ７０は異方性エッチングされる比較的等方性である酸化物層から生じる。この異方性エッチングの結果として、基板６２のリセス７１が生じる。これは、サイドウォールスペーサが形成されるべき箇所以外で、サイドウォールスペーサを形成するために用いられる層の全てが除去されるのを保証するために必要な、オーバーエッチングの結果である。オーバーエッチングの時間の間には基板の露出だけが起きるため、リセスは比較的小さい。図１１に示されるのは、ゲート６４を囲むサイドウォールスペーサ７０に近接するソース／ドレイン領域７２およびソース／ドレイン領域７４を形成するソース／ドレイン拡張注入後の装置６０である。
【０００９】
図１２に示されるところに示されるのは、ライナ７６と、層７８と、層８０との形成後の装置６０である。層７６，７８および８０は典型的には全て誘電体材料である。層７６は好ましくは酸化物、層７８は好ましくは窒化物、および層８０は好ましくは酸化物であるが、典型的な誘電体の代わりにアモルファスシリコンが用いられてもよい。図１３に示されるのは、異方性エッチングを用いて層８０から形成されるサイドウォールスペーサ８２である。これは、ライナとして機能する層７６の一部に加えゲート６４およびＡＲＣ６８の上の領域を包含するサイドウォールスペーサ８２に近接する領域で窒化物層７８を露出させる。図１４に示されるのは、層７８の露出された部分がゲート６４の周囲に窒化物部分８４を残して除去されるように、窒化物エッチングが実行された後の装置６０である
。これはまた、層７６の一部８６を残すためにＡＲＣ６８上部の層７６を除去する効果を持つ。このプロセスの間に、領域７２および７４は互いにおよびゲート６４の下方に向かい拡散する。基板６２のリセスは比較的小量であり、拡散プロセスはその小量のリセスを乗り越える際に有効である。窒化物の除去はＡＲＣ６８が除去されるまで継続し、これはまたサイドウォールスペーサ８４の高さの減少をもたらして、サイドウォールスペーサ８８を残す。サイドウォールスペーサ８８は、ＡＲＣ６８の全てが除去されることを確実にするために必要なオーバーエッチングにより、ポリシリコン６４よりわずかに低い。サイドウォールスペーサ８２に整合される基板６２中の比較的大きいリセスは、ＡＲＣ６８のエッチングの間に主として生じる。このエッチングは、ウェットエッチングのそれに優る欠陥性（defectivity ）特性のため、好ましくはドライエッチングである。ドライエッチングは、ウェットエッチングが用いられた場合より大きなリセスを基板６２中に生じる。しかしながらこの場合、リセスはゲート６４にオーバーラップされるソース／ドレイン領域７２および７４の性能に負の影響を持つであろう領域から有意に除去されるので、相対差は重要でない。
【００１０】
図１６に示されるのは、注入マスクとして作用するサイドウォールスペーサ８２に整合される重くドープされたソース／ドレイン領域９０，９２を生じる高濃度のソース／ドレイン注入後の装置６０である。サイドウォールスペーサ８２はアモルファスシリコンであるように選ばれた場合には、この注入後に除去されるべきである。図１７に示されるのは、やはりサイドウォールスペーサ８２に整合されるシリサイド領域９４，９６を形成するシリサイド工程後の装置構造６０である。サイドウォールスペーサ８２はアモルファスシリコンであるように選ばれた場合には、シリサイドを形成するこの工程以前に除去されるべきである。上記された例では、サイドウォールスペーサ８２は酸化物である。図１８に示されるのは、ゲート６４にオーバーラップするに充分なだけ拡散した、ソース／ドレイン領域７２および７４の一部１００および１０２がそれぞれ示されている。サイドウォールスペーサ７０の形成でのオーバーエッチングの間にもたらされた比較的小さいリセスは、ソース／ドレイン１００および１０２がゲート６４にオーバーラップするように乗り越えられる必要がある全てである。ＡＲＣ１６を除くエッチングによりもたらされるリセスは、図１８に示される最終的な装置構造中には視認されない。リセス化領域でのシリサイド形成はリセスの存在があった証拠さえ除去する。従って、ドライエッチングによる更なるゲート領域からのＡＲＣ層の除去の結果としてもたらされる比較的大きなリセス化された領域の位置が移動することにより、この比較的大きなリセス化された領域は望まれるオーバーラップを得るためにソース／ドレインが拡散しなければならない距離に影響しないことが理解される。
【００１１】
図１９には、いずれも基板１１２中に形成される不揮発性メモリ（ＮＶＭ）トランジスタ１１１および標準的なトランジスタ１１３から構成される、別の実施様態の出発点として示される装置構造１１０が示されている。トランジスタ１１１は、図１９に示されるように、ゲート酸化物１３０、フローティングゲート１１４、層間誘電体１２０およびコントロールゲート１１８を有する。標準的なトランジスタ１１３はゲート酸化物１３２およびゲート１１６を有する。コントロールゲート１１８の上にはＡＲＣ層１２６があり、ゲート１１６の上にはＡＲＣ層１２８がある。これらは、同時に形成され、図１０の類似物およびサイドウォールスペーサ１２２，１２４の形成の結果として生じるトランジスタとして示される、２つのトランジスタである。従って、図１９に１３４，１３６として示される基板１１２の表面のリセスがある。このリセスはサイドウォールスペーサ１２２の形成でのオーバーエッチングによりもたらされる。図２０に示されるのは、ウェットエッチングを用いてＡＲＣ層１２６，１２８が除去された後の装置構造１１０である。ウェットエッチングを用いることにより、図１２０中の１３４，１３６に示されるリセスは、ドライエッチングが用いられたであろう場合より有意に小さい。典型的なウェットエッチングの化学種はリン酸である。窒化物用の典型的ドライエッチングはＣＦ４＋ＨＢＯである。
サイドウォールスペーサ１２２は層間誘電体１２０を保護しているので、この場合にはウェットエッチングが効果的である。層間誘電体１２０を保護するサイドウォールスペーサ１２２なしでのウェットエッチングは、層間誘電体１２０を分解して記憶素子１１４およびコントロールゲート１１８の間の問題をもたらす。本記述の場合はフローティングゲートである記憶素子１１４、およびコントロールゲート１１８の間でリークがないことは重要である。サイドウォールスペーサ１２２の保護により、ウェットエッチングは層間誘電体１２０を損なわない。この図はまたＡＲＣ１２８が除去されて結果として生じるトランジスタ１１３を示す。
【００１２】
図２１に示されるのは、マスクとしてサイドウォールスペーサ１２２およびマスクとしてサイドウォールスペーサ１２４を用いる拡張注入後の装置構造１１０である。結果として生じるソース／ドレイン拡張領域１３８，１４０，１４２，１４４が形成される。図２２に示されるのは、ライナ１４６および窒化物層１４８の堆積後の装置構造１１０である。窒化物層１４８は続いて異方性エッチングされサイドウォールスペーサ１５０およびサイドウォールスペーサ１５２を形成する。ライナ１４６は、サイドウォールスペーサ１５０および１５２の形成中に窒化物層１４８の除去の結果として露出されるそれらの領域で、完全にではないとしても、実質的に除去される。図２４には、マスクとしてサイドウォールスペーサ１５０，１５２を用いて高濃度にドープされたソース／ドレイン領域１５４，１５６，１５８，１６０を形成するための重い注入後のデバイス構造１１０が示されている。
【００１３】
図２５に示されるのは、シリサイド領域１７０，１７２，１７４，１７６を形成するためのシリサイド形成後の装置構造１１０である。従って、ソース／ドレイン領域１４２，１４４は、大部分、シリサイド領域１７０，１７２，１７４，１７６により消費されている。同様に、ゲート領域１１４，１１６はシリサイド領域１６４，１６８によりそれぞれ幾分消費されている。これはトランジスタ１１１用のポリシリコン部分１６７およびトランジスタ１１３用のポリシリコン部分１６６を残す。ソース／ドレイン部分１７８，１８０，１８２，１８４は、ＡＲＣの除去によりもたらされる乗り越えるべきリセスがあるが、ゲート領域１６７，１６６とオーバーラップするに充分なだけ拡張および拡散する。そのようなＡＲＣの除去は、リセスの量がドライエッチングでの時の量よりも有意に少ないため、ウェットエッチングによる。ドライエッチングは好ましいが、不揮発性メモリの場合には、充分なオーバーラップを持つことの重要性は標準的なトランジスタの場合よりも大きい。従って、ソース／ドレイン領域で充分なオーバーラップを持つために、その中に電荷記憶を持つ領域、フローティングゲートの間でのオーバーラップはより重要である。また、サイドウォールスペーサ１２２の形成後に除去されたＡＲＣを持つことにより、リセスの位置は、そうしたサイドウォールスペーサの形成に先だちＡＲＣ除去が生じる図１〜９に記述される場合ほど、厳密な影響を持たない。図１〜９の場合には、サイドウォールスペーサ２４はＡＲＣ層の除去の後に形成される。
【図面の簡単な説明】
【００１４】
【図１】従来技術による半導体装置の一連の断面図。
【図２】従来技術による半導体装置の一連の断面図。
【図３】従来技術による半導体装置の一連の断面図。
【図４】従来技術による半導体装置の一連の断面図。
【図５】従来技術による半導体装置の一連の断面図。
【図６】従来技術による半導体装置の一連の断面図。
【図７】従来技術による半導体装置の一連の断面図。
【図８】従来技術による半導体装置の一連の断面図。
【図９】従来技術による半導体装置の一連の断面図。
【図１０】本発明のある実施様態により作製された半導体装置の一連の断面図。
【図１１】本発明のある実施様態により作製された半導体装置の一連の断面図。
【図１２】本発明のある実施様態により作製された半導体装置の一連の断面図。
【図１３】本発明のある実施様態により作製された半導体装置の一連の断面図。
【図１４】本発明のある実施様態により作製された半導体装置の一連の断面図。
【図１５】本発明のある実施様態により作製された半導体装置の一連の断面図。
【図１６】本発明のある実施様態により作製された半導体装置の一連の断面図。
【図１７】本発明のある実施様態により作製された半導体装置の一連の断面図。
【図１８】本発明のある実施様態により作製された半導体装置の一連の断面図。
【図１９】本発明の別の実施様態により作製された半導体装置の一連の断面図。
【図２０】本発明の別の実施様態により作製された半導体装置の一連の断面図。
【図２１】本発明の別の実施様態により作製された半導体装置の一連の断面図。
【図２２】本発明の別の実施様態により作製された半導体装置の一連の断面図。
【図２３】本発明の別の実施様態により作製された半導体装置の一連の断面図。
【図２４】本発明の別の実施様態により作製された半導体装置の一連の断面図。
【図２５】本発明の別の実施様態により作製された半導体装置の一連の断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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