(57)【要約】本発明は、ＢＵＳ（２４）により相互接続された制御ユニット又はＣＰＵ（２１）、第１回路ブロック（４１）及び第２回路ブロック（６１）を組み込んだ電子回路（１０）におけるデータ転送方法に関する。本方法及び関連の回路では、それぞれの回路ブロックに接続されたインターフェース装置（４５ａ）及び／又は（４５ｂ）の使用が想定され、このインターフェース装置は、このような転送中にＣＰＵ（２１）による制御なしに、第１ブロック（４１）から第２ブロック（６１）へ、又はその逆へのデータの直接転送を管理することができる。この方法及び関連回路（１０１）の目的のため、インターフェース装置（４５ａ）は、ＣＰＵ（２１）により発せられた制御コマンドをインターセプトすることができ、かつ第１ブロック（４１）から第２ブロック（６１）へのデータ転送を直接管理することができなければならない。よって、本方法及び回路（１０１）並びにインターフェース装置（４５ａ）により、ＣＰＵ２１及びＢＵＳ２４さらには電子回路（１０１）の負荷を相当低減することができる。
2005501338.tif 000002
【特許請求の範囲】
【請求項１】
制御ユニット（２１）、第１処理機能を実行できる第１回路ブロック（４１）、及び第２処理機能を実行できる第２回路ブロック（６１）を備えた電子回路（１０１）におけるデータ転送方法であって、
−  前記制御ユニット（２１）により発せられた特定コマンドを、前記第１ブロック（４１）に接続されたインターフェース装置（４５ａ）によってインターセプトするステップ、
−  前記第１ブロック（４１）を作動させて前記処理機能を行い、処理されたデータを生成するステップ、
−  前記処理されたデータを前記インターフェース装置（４５ａ）の制御下にて前記第１ブロック（４１）から前記第２ブロック（６１、２２）に直接転送するステップ
を特徴とするデータ転送方法。
【請求項２】
−  前記処理されたデータの転送が完了すると、該完了を示す信号（Ｉ／Ｏ）を前記インターフェース装置（４５ａ）によって前記制御ユニット（２１）に転送する更なるステップ
を特徴とする請求項１に記載のデータ転送方法。
【請求項３】
−  制御ユニット（２１）、
−  第１処理機能を実行できる第１回路ブロック（４１）、及び
−  第２処理機能を実行できる第２回路ブロック（６１）
を備えた電子回路であって、
−  前記第１回路ブロック（４１）に接続されたインターフェース装置（４５ａ）であって、
−  前記制御ユニット（２１）により発せられた特定コマンドをインターセプトすること、
−  前記第１ブロック（４１）を作動させて、前記第２ブロック（６１）に転送する処理データを生成すること、及び
−  前記第１ブロック（４１）から前記第２ブロック（６１）への処理データの転送を直接管理すること
ができる前記インターフェース装置（４５ａ）を特徴とする電子回路。
【請求項４】
前記インターフェース装置（４５ａ）が、
−  前記特定コマンドに基づいて定められた命令シーケンスを作動することによって、前記制御ユニット（２１）により発せられた前記特定コマンドを管理することができるコントローラ（５１）
を備えることを特徴とする請求項３に記載の電子回路。
【請求項５】
前記コントローラ（５１）が、
−  選択的に作動できる複数の命令シーケンスを記憶できるメモリユニット（５１１）
を備えることを特徴とする請求項４に記載の電子回路。
【請求項６】
前記インターフェース装置（４５ａ）が、
−  前記インターフェース装置（４５ａ）から前記第２回路ブロック（６１）に関連した所定アドレスへのデータ転送を制御できるメモリ制御ユニット（５５）
を備えることを特徴とする請求項３〜５のいずれか一項に記載の電子回路。
【請求項７】
前記インターフェース装置（４５ａ）が、
−  前記第１回路ブロック（４１）を作動させて前記第１処理機能を実行することができるブロックインターフェースユニット（５４ａ）
を備えることを特徴とする請求項３〜６のいずれか一項に記載の電子回路。
【請求項８】
複数の回路ブロック（４１、６１）の間でのデータ転送連鎖をエミュレートするためのエミュレーション・サブシステムであることを特徴とする請求項３〜７のいずれか一項に記載の電子回路。
【請求項９】
前記回路ブロックが、ハードウエアタイプの回路ブロック（４１）及び／又はファームウエアタイプの回路ブロック（６１）からなることを特徴とする請求項８に記載の電子回路。
【請求項１０】
前記回路ブロック（４１、６１）の各々が、対応するインターフェース装置（４５ａ、４５ｂ）に接続されていることを特徴とする請求項８又は９に記載の電子回路。
【請求項１１】
第１回路ブロック（４１）から処理機能を行うことができる第２回路ブロック（６１）にバス（２４）を介してデータを転送するために前記第１回路ブロック（４１）に接続されるインターフェース装置であって、
−  前記回路ブロック（４１）と制御ユニット（２１）に接続されたコンポーネント（５１、５５、５４ａ）であって、前記制御ユニット（２１）とコマンドを交換することができ、かつ、前記回路ブロック（４１）を制御して所定の処理機能を実行し、処理されたデータを生成し、処理されたデータを前記第１回路ブロック（４１）から前記第２回路ブロック（６１）に前記バス（２４）によって直接転送することができる前記コンポーネント（５１、５５、５４ａ）
を特徴とするインターフェース装置。
【請求項１２】
前記コンポーネント（５１、５５、５４ａ）が、
−  バス（２４）と制御ユニット（２１）に接続された制御コンポーネント（５１）であって、前記制御ユニット（２１）のコマンドをインターセプトすることができ、該コマンドに基づいて定められた命令シーケンスを作動させることができる前記制御コンポーネント（５１）
を備えることを特徴とする請求項１１に記載のインターフェース装置。
【請求項１３】
前記制御コンポーネント（５１）が、
−  選択的に作動可能な複数の命令シーケンスを記憶することができるメモリユニット（５５）
を備えることを特徴とする請求項１２に記載のインターフェース装置。
【請求項１４】
前記コンポーネント（５１、５５、５４ａ）が、
−  前記バス（２４）に接続され、かつ、処理されたデータの所定アドレスへの転送を制御することができるメモリ制御ユニット（５５）
を備えることを特徴とする請求項１１又は請求項１２に記載のインターフェース装置。
【請求項１５】
前記メモリ制御ユニット（５５）が、
−  前記バス（２４）に適応し得る適応ユニット（５５２）
を備えることを特徴とする請求項１４に記載のインターフェース装置。
【請求項１６】
前記コンポーネント（５１、５５、５４ａ）が、
−  前記回路ブロック（４１）に接続され、かつ、前記回路ブロック（４１）を作動させて前記所定の処理機能を実行することができるブロックインターフェースコンポーネント（５４ａ）
を備えることを特徴とする請求項１１又は１２又は１４に記載のインターフェース装置。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、制御ユニット、記憶手段を備えた第１回路ブロック、及びこの第１回路ブロックとデータを交換することができる第２回路ブロックを組み込んだ電子回路におけるデータ転送方法に関する。
【０００２】
また、本発明は、本発明による方法を実施するよう構成された電子回路及び装置にも関する。
【０００３】
特に、本発明は、例えば送信及び受信の連鎖を実現しエミュレートすることができる試験サブシステムに関し、このサブシステムにおいては，ハードウエアブロックの形式及び／又はファームウエアブロックの形式にて実現された回路ブロックが共存し、また、試験手順は、該連鎖を形成するブロックの機能を選択的に起動すること、及び例えば一方のブロックからもう一方のブロックへのＲＡＭを介したデータ転送を管理することからなる。
【背景技術】
【０００４】
背景技術
周知のように、特定の処理機能を実行できるハードウエア及び／又はファームウエアの回路ブロック間でのデータ交換は、特に電子回路の試験又はエミュレーション用サブシステム内にてＣＰＵを強く拘束する。
【０００５】
例として図１の論理図を考える。これは公知の種類のエミュレーション又は試験用サブシステム１０に関係する。該システムとしては、例えば、複数のハードウエア及び／又はファームウエアブロックにより形成された回路の挙動エミュレーション用に構成された、ＡＲＭ社製のエミュレーション・サブシステム・モデルＡＲＭ  ＩＮＴＥＧＲＡＴＯＲ／ＡＰが挙げられる。
【０００６】
上記サブシステム１０は、その可能な構成の１つにて、基本ボード１２、第１モジュール１４、及び第２モジュール１６を組み込む。第１モジュール１４には、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）型の少なくとも１つのプログラマブル論理回路４１が内蔵でき、第２モジュール１６には、ＤＳＰ（デジタル信号プロセッサ）型の少なくとも１つのマイクロプロセッサ６１が内蔵できる。
【０００７】
上記サブシステム１０の基本ボード１２は、制御用マイクロプロセッサ（ＣＰＵ）２１（例えばＡＲＭ７ＴＤＭＩ型）、ランダムアクセスメモリ（ＲＡＭ）２２、並びにアドレス、制御及びデータ用チャネル（ＢＵＢ）２４を組み込む。ＢＵＢ２４には、公知の方法によりＣＰＵ２１、ＲＡＭ２２、ＦＰＧＡ４１及びＤＳＰマイクロプロセッサ６１が接続される。
【０００８】
一般に知られているように、エミュレーション段階中では、例えば論理回路ＦＰＧＡ４１によりエミュレートされるハードウエアブロックから、例えばＤＳＰ６１によりエミュレートされるファームウエアブロックへのデータ転送は以下の様に実行される。
−  一旦、論理回路ＦＰＧＡ４１が、同じＦＰＧＡ４１中に実現された処理機能を実行し、該操作の完了をＣＰＵ２１に知らせたならば、ＣＰＵ２１は、ＦＰＧＡ４１により処理されたデータのＲＡＭ２２への転送を、
−  ＢＵＳ２４にアクセスして処理データを論理回路ＦＰＧＡ４１から読出すこと、
−  ＢＵＳ２４にアクセスしてちょうど読出されたデータをＲＡＭ２２に書き込むこと、
によって漸次チェックすることを開始し、
−  ＲＡＭ２２への転送が完了すると、ＣＰＵ２１は、
−  ＢＵＳ２４にアクセスして前に記憶されたデータをＲＡＭ２２から読出すこと、及び
−  ＢＵＳ２４にアクセスしてちょうど読出されたデータをＤＳＰ６１に書き込むこと、
によってＲＡＭ２２からデータを読出し、それらをＤＳＰ６１に転送する。
【０００９】
明らかに、ＤＳＰ６１からＦＰＧＡ４１への転送プロセスは実質的に同様であるが、逆方向である。
【００１０】
背景技術における第１の技術的な問題は、次の事実に起因している。すなわち、ＦＰＧＡ（ハードウエアブロック）４１から又はＤＳＰ（ファームウエアブロック）６１からの転送及びその逆の転送の各々により、ＢＵＳ２４が２倍拘束され、またハードウエアブロック４１からファームウエアブロック６１への転送又はその逆の転送の各々により、ＢＵＳ２４が４倍拘束され、よってＢＵＳ２４の過負荷が生じ、特に、サブシステム１０が例えば伝送連鎖をリアルタイムでエミュレートする必要がある場合に過負荷が生じる。
【００１１】
従来技術の第２の問題は、次の事実に存する。すなわち、データ転送中、ＣＰＵ２１はデータ転送を１つずつ管理しモニターする必要があるので、ＣＰＵ２１が被試験電子回路のエミュレーションに要求される別の処理機能を実行するのが妨げられる。
【００１２】
上述した従来技術の問題点ゆえに、使用中のシステムのＢＵＳ又はＣＰＵの特性を増強してブロックからブロック又はブロックからＲＡＭへのデータ転送により生じる過負荷に対応することがしばしば必要である。
【００１３】
明らかに、上述の問題は、ここに記載したエミュレーション用サブシステム中だけでなく、一般に、特定の処理機能を実行する回路ブロック間でのデータ転送がここに取り上げたものと同様の方法に従うような、中又は高程度の複雑さの電子回路すべてにおいても存在し得る。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
発明の開示
本発明の目的は、大幅なコスト増なしに、ＣＰＵ及びＢＵＳの負荷を従来技術に比べて少なくとも５０％低減することができる電子回路におけるデータ転送方法である。
【００１５】
また、本発明の目的は、回路ブロックからＲＡＭへのデータ転送又は第１回路ブロックから別のブロックへのデータ転送中におけるＣＰＵ及びＢＵＳの過負荷を低減できる電子回路及び装置でもある。
【００１６】
この目的は、特許請求の範囲に示され、ここに記載された方法、回路及び装置によって達成される。
【００１７】
特に、この目的は、本発明による方法により達成され、本発明により、回路ブロックからＲＡＭへのデータ転送又はブロックからブロックへのデータ転送に関係するＣＰＵ機能が、同じ回路ブロックに接続された電子装置によってインターセプトされて直接管理される。
【００１８】
また、該目的は、本発明による電子回路により達成され、この電子回路では、ハードウエア又はファームウエアの回路ブロックが、ＣＰＵ制御なしにて、ＲＡＭから若しくはＲＡＭへの転送、又はブロックからブロックへの転送を直接管理するよう構成された対応する装置に接続される。
【課題を解決するための手段】
【００１９】
本発明の別の特徴により、ＣＰＵ及びＢＵＳの負荷を軽減することに加えて、回路ブロックに接続された各電子装置もまた、例えばブロックの適応(adaptation)機能を回路に付与するように、かつ、同じハードウエア又はファームウエア回路ブロックを実質的に「中立」、すなわち当該ブロック自体が配置された回路に独立とするように、プログラミング可能に構成される。
【００２０】
図面の簡単な説明
本発明のこの特徴及びその他の特徴は、添付図面の非限定的な例により作られた好ましい実施態様の以下の説明により明確になる。
図１は、従来技術によるエミュレーション用サブシステムのブロック図である。
図２は、本発明によるエミュレーション用サブシステム又は電子回路のブロック図である。
図３は、図２の電子回路を実現するよう構成された装置のブロック図である。
【発明を実施するための最良の形態】
【００２１】
発明を実施するためのベストモード
図２では、本発明による電子回路１０１が、例えば図１に示すタイプのエミュレーション用サブシステムによって形成される。ここでは、ハードウエアブロック４１とファームウエアブロック６１に対し、それぞれのブロック４１及び６１とＢＵＳ２４との間に位置する第１インターフェース装置（第１装置）４５ａ及び第２インターフェース装置４５ｂがそれぞれ接続される。
【００２２】
特に、本実施態様の例に従い、例えばＡＲＭ  ＩＮＴＥＧＲＡＴＯＲ／ＬＭモジュールにより形成された第１モジュール１４は、ＦＰＧＡタイプ（例えばＸＩＬＩＮＫ社のタイプＸＣ２００Ｅ）のプログラマブル論理回路と第１装置４５ａとを備える。
【００２３】
第１装置４５ａは、第１接続４６ａによりハードウエアブロック４１に接続され、第２接続４７によりＢＵＳ２４に接続され（図２及び３）、公知のようにアドレスバス２４ａ、制御バス２４ｂ及びデータバス２４ｃを受け入れ、また例えば公知のタイプの制御線４８及び４９によりインタラプトＩ／Ｏ信号をＣＰＵ２１と交換する。
【００２４】
例えば公知タイプのＰＣＩ（ペリフェラル・コンポーネント・インターコネクト）モジュールにより形成された第２モジュール１６は、ＤＳＰマイクロプロセッサ（ファームウエアブロック）６１、例えばテキサス・インスツルメント社によるＴＭＳ３２０Ｃ６２０１、及び第２装置４５ｂを含む。
【００２５】
第２装置４５ｂは、第１接続４６ｂによりファームウエアブロック６１に接続され、第２接続６７によりＢＵＳ２４に接続され、公知タイプの制御線６８及び６９によりＣＰＵ２１に接続される。
【００２６】
後に詳細に説明するように、回路４５ａ及び４５ｂは、ＣＰＵ２１から来る決められた制御コマンド（コマンド）をインターセプトするように、かつ、それらの夫々のブロック４１及び６１からＲＡＭ２２へ及びその逆のデータ転送、又はハードウエアブロック４１からファームウエアブロック６１へ及びその逆のデータ転送をＣＰＵ２１による制御なしに制御するように構成される。
【００２７】
明らかに、当該技術の熟練者が容易に理解するように、回路１０１上に装置４５ａ及び４５ｂが存在することによっても、ＣＰＵ２１並びに装置４５ａ及び４５ｂによるＢＵＳ２４への逐次アクセスを制御するよう構成された公知タイプの制御回路（ＢＵＳアービタ）２７の存在が要求される。
【００２８】
装置４５ａと４５ｂは、それらと接続したブロックの特徴に関係した特化事項のみ相違する。よって、以下、第１装置４５ａの構造及び機能を説明する。
【００２９】
接続については後に述べるように、接続４６ａ及び４６ｂは特有であり、それぞれのブロック４１及び６１の特徴に束縛される一方、接続４７、４８及び４９並びにそれらに対応する６７、６８及び６９は同じタイプである。
【００３０】
装置４５ａは、例えばデータ転送を制御できるコンポーネント（トランス・コントローラ(ＴＲＡＮＳ  ＣＯＮＴＲＯＬＬＥＲ)）５１、メモリを制御するコンポーネント（メモリ・コントローラ(ＭＥＭＯＲＹ  ＣＯＮＴＲＯＬＬＥＲ)）５５、及びブロックインターフェースコンポーネント（ブロック・コントローラ(ＢＬＯＣＫ  ＣＯＮＴＲＯＬＬＥＲ)）５４ａを備える。
【００３１】
トランス・コントローラ５１は、メモリ・コントローラ５５、ブロック・コントローラ５４ａ、アドレス・バス２４ａ及びデータ・バス２４ｃに接続され、また、制御線４８及び４９によりＣＰＵ２１とコマンドを交換するように、かつ、メモリ・コントローラ５５と相互作用するか又はデータ・バス２４ｃからデータを収集し、それらをブロック・コントローラ５４ａへ又はその逆に転送することによって、例えばＲＡＭ２２とデータを交換するように構成される。
【００３２】
後に詳細に説明するように、電子回路１０１及び／又は装置４５ａの設計段階にて定められる例えば初期化機能又は特別な機能を実行するために、トランス・コントローラ５１もまた、データ・バス２４ｃによりＣＰＵ２１とコマンドを交換するよう構成される。
【００３３】
トランス・コントローラ５１は、例えば公知タイプの状態機械により形成され、ＣＰＵ２１から来るインタラプトＩ／Ｏ信号などの所定のコマンド、又は初期化段階中にデータ・バス２４ｃ上に存在する特定のビット構成に関連して所定の操作シーケンスを実行できる。
【００３４】
好ましい実施形態では、トランス・コントローラ５１の状態機械は、例えば、プログラムを記憶するためのメモリ（プログラムメモリ）５１１とシーケンサ回路５１２（両方とも公知タイプ）とを備える。
【００３５】
プログラムメモリ５１１は、例えば、設計段階にて開発されたか又は電子回路１０１の構成段階にて定められた複数の命令シーケンスを記憶する。
【００３６】
シーケンサ回路５１２は、プログラムメモリ５１１に接続され、また、ＣＰＵ２１から来る所定のコマンドに従って、プログラムメモリ５１１上に記憶された命令シーケンスを選択的に読出して実行することができる。
明らかに、電子回路１０１の開発又は構成段階では、異なる命令シーケンスが実行でき、好ましい実施態様では、これら異なる命令シーケンスが、多様化されて標準操作機能や初期化機能が得られる。
【００３７】
メモリ・コントローラ５５は、トランス・コントローラ５１、アドレス・バス２４ａ及び制御バス２４ｂに接続され、また、トランス・コントローラ５１から来る命令と共に公知の方法にて制御バス２４ｂに対して、ＲＡＭ２２のアドレス、又はアドレス・バス２４ａ上若しくはメモリコントローラ５５自体の内部のレジスタ上の別の回路ブロックのアドレスからの読出し操作又は該アドレスへの書込みを行うことを要求する役目を有する。
【００３８】
一般的な使用目的のため、メモリコントローラ５５は、例えば制御バス２４ｂに向けての包括リクエスト機能を発生することができる包括メモリコントローラ(MEMORY CONTROLLER GENERIC)５５１と、電子回路１０１上で使用されている制御バスのタイプの関数として制御バス２４ｂへのリクエストを特化することができる適応ユニット又は特定メモリコントローラ(MEMORY CONTROLLER SPECIFIC)５５２を備える。
【００３９】
メモリコントローラ５５は、例えば公知タイプの個別ロジックを用いることにより、又は該タイプのコンポーネントのライブラリに属するメモリコントローラから開始して合成により実現し得る。また、メモリコントローラ５５は、好ましくは、別の回路ブロックのデータ又はアドレスの読出し又は書込みのために用いられるＲＡＭ２２のアドレスを記憶するいくつかのレジスタを組み込んでデータの直接転送を行う。
【００４０】
明らかに、上記アドレスは、関連ブロック４１の特徴の関数として装置４５ａの構成段階にて定めるか、又は電子回路１０１の設計段階にて事前に定めることができる。
【００４１】
ブロックコントローラ５４ａは、ハードウエアブロック４１とトランス・コントローラ５１とに接続され、また、ハードウエアブロック４１の特定の機能を実行するように、トランス・コントローラ５１から来るコマンドに基づいてハードウエアブロック４１を制御するよう構成される。
【００４２】
ブロックコントローラ５４ａはまた、ハードウエアブロック４１による特定機能の完了に際し、該ブロック４１による該機能の完了についてトランス・コントローラ５１に知らせる役目を有する。
【００４３】
好ましくは、ブロックコントローラ５４ａは、ハードウエアブロック４１とＲＡＭ２２又は他のブロックとの間で交換されるデータを本実施態様例に従って記憶する公知タイプのＩ／Ｏバッファ５４１ａを備える。
特に、Ｉ／Ｏバッファ５４１ａは、例えば、ブロック４１の作動時におけるブロック４１の入力でのデータ、又はブロック４１の機能の完了の際のブロック４１の出力でのデータを二者択一的に記憶する。
【００４４】
インターフェース装置４５ａのブロックコントローラ５４ａとインターフェース装置４５ｂのブロックコントローラは、それらが関連するブロックに対して特化される。というのは、それぞれのブロック（４１及び６１）の起動特性は、一般にブロックごとに異なるからであり、よって本実施態様例では、装置４５ａ及び４５ｂはそれぞれのブロックコントローラの特性のみが異なり、上述のように、これはそれらとインターフェースされるブロック４１及び６１の特性に依存する。
【００４５】
ブロックコントローラは、例えば基本論理回路により実現し得るし、又は関連のトランス・コントローラ若しくはそれぞれのブロック４１若しくは６１から来るコマンドに関係した所定機能を有する状態機械によっても実現し得る。
【００４６】
好ましくは、電子回路１０１の初期化段階にて、ブロックコントローラは、ＣＰＵ２１によりプログラミングされるように、関連のトランス・コントローラによって構成される。従って、上記特性ゆえに、ブロックコントローラはそれぞれのブロックの特性を、それらが配置された電子回路の特性に適応させることができる。
【００４７】
上述のアーキテクチャーゆえに、本発明に従い、ハードウエアブロック４１に接続された装置４５ａとファームウエアブロック６１に接続された装置４５ｂが、ＣＰＵ２１及びバス２４の負荷を大幅に低減することにより、ＲＡＭ２２からそれぞれのブロック（４１及び６１）への及びその逆へのデータ転送を起動及び実行することができる。
【００４８】
例として、ハードウエアブロック４１からＲＡＭ２２へのデータ転送を考える。
ハードウエアブロック４１の機能の完了についてのブロックコントローラ５４ｂによる情報伝達に関し、トランス・コントローラ５１は、ＣＰＵ２１に介入を要求することなく、メモリコントローラ５５にリクエストを送り、メモリコントローラ５５内部のレジスタに示されたアドレスにＩ／Ｏバッファ５４１ａの内容をＲＡＭ２２上に書込むことを起動する。
【００４９】
書込みコマンドの起動の後、トランス・コントローラ５１は、Ｉ／Ｏバッファ５４１ａの内容をＲＡＭ２２に転送し、この転送が終了すると、インタラプトＩ／Ｏ信号を線４９上にてＣＰＵ２１に送って転送の完了を知らせる。
【００５０】
当業者ならば容易に分かるように、本発明により、ハードウエアブロック４１からＲＡＭ２２へのデータ転送では、ＣＰＵ２１の介入の必要がなく、バス２４を１回しか占有しない。よって、すべての条件が等しいならば、従来技術に比べてＣＰＵ２１の負荷とバス２４の占有を５０％低減できる。
【００５１】
完全のため、データが記憶されるＲＡＭ２２のアドレスの決定に関する例も記載する。該操作は、電子回路１０１の初期化又は開始段階にて実行することができる。この実行は、例えば、上記段階５１中にデータバス２４ｃ上にて初期化の所定コマンドが、ＣＰＵ２１によりトランス・コントローラ５１に与えられること、及びこの命令に際し、トランス・コントローラ５１が、関連ブロックによる操作の読出し及び書込みに用いられるＲＡＭ２２のアドレスをアドレスバス２４ｃから読出し、それらをメモリコントローラ５５の内部のレジスタに記憶することを想定して行われる。
【００５２】
これまで記載した電子回路１０１の動作は次の通りである。
【００５３】
初期化ステップでは、ＣＰＵ２１は、特定コマンドを各装置４５ａ又は４５ｂに送り、かつ、ＲＡＭ２２のアドレス又は動作中のデータ交換のために各装置が書込み及び読出しフェーズにて使用しなければならないブロックのアドレスをアドレスバス２４ａ上に与えることにより、電子回路（例えば装置４５ａ及び４５ｂ）上に存在する総ての装置を構成する。
【００５４】
動作フェーズ、例えばＲＡＭ２２からのデータ読出し中、ＣＰＵ２１は、装置４５ａ又は４５ｂが初期化段階で定められたアドレスにてＲＡＭ２２からデータを収集することができ、かつ、ＣＰＵ２１による追加の介入なしに、それらを夫々のブロック４１及び６１に対して利用可能にできるようにすべく、データが読出しに利用できることをインタラプトＩ／Ｏ信号により装置４５ａ又は４５ｂに知らせる。
【００５５】
例えば、ＲＡＭ２２へのデータの書込み中、装置４５ａ又は４５ｂはバス２４を用い、それぞれのブロック４１又は４６からＲＡＭ２２へ初期化段階で割り当てられたアドレスにデータを直接転送し、転送完了の場合にのみ、書込み操作の終了をインタラプトＩ／Ｏ信号によりＣＰＵ２１に知らせる。
【００５６】
装置４５ａ及び４５ｂにより、ＲＡＭ２２から及びＲＡＭ２２への書込み及び読出し操作は、
−  ＣＰＵ２１が、電子回路１０１の制御機能を実行するのみであり、例えば伝送連鎖中のデータ転送の特定機能を監視せず、
−  データ転送操作中、バス２４がＣＰＵ２１により用いられず、実際には、ＣＰＵ２１は、インタラプトＩ／Ｏ信号に基づいてのみ作動し、初期化コマンドの場合、又は特定の制御コマンドの場合、例えばブロック４１若しくは６１の出力バッファが空であるような場合にのみ、ＲＡＭ２２などからデータを抽出することなくバス２４を使用するように実行される。
【００５７】
第１ブロックから第２回路ブロックへの直接データ転送の場合、電子回路１０１の構成は、これらのブロックに接続された装置が、読出し及び書込み操作を実行する必要のある装置に対応した書き込み及び読み出しアドレスを含むように為される。
【００５８】
例えば初期化段階でのこの実施形態では、ＣＰＵ２１は、メモリコントローラ５５の内部レジスタに記憶するために、装置４５ｂのＩ／Ｏバッファのアドレスを装置４５ａに送る。
【００５９】
ＣＰＵ２１から来るインタラプトＩ／Ｏ信号に関連した動作フェーズ中、装置４５ａは、定められた機能を実行するためにハードウエアブロック４１を作動し、該機能が完了すると、処理されたデータを装置４５ｂに直接転送する。該転送の終了時にのみ、このような実施形態に従って、装置４５ａは、インタラプトＯ／Ｉ信号によってブロック４１の活動の終了及び転送の終了をＣＰＵ２１に知らせる。
【００６０】
当業者には明白となるであろうように、この実施形態により、既存の従来技術と比べてバス２４及びＣＰＵ２１の占有が５０％以上低減される。
【００６１】
ハードウエアブロック４１に接続された第１装置４１ａ、ファームウエアブロック６１に接続された第２装置４１ｂ、及びこれらのブロック間でのデータ交換を参照して説明をしてきたが、当業者ならば、装置が同種のブロック（例えば総べてがハードウエアタイプ又はファームウエアタイプ）に接続されている場合には、本発明の特徴は変わらず残り、データ交換は同種ブロック間にて行われることは明らかとなろう。
【００６２】
装置４５ａ及び４５ｂは、それらが接続されている夫々の回路ブロック４１及び６１から分離したものとして説明してきた。当業者には明らかなように、装置４５ａは、例えば合成により実現でき、既に述べたように、回路要素（そのモデルはコンポーネントのライブラリから容易に検索できる）により形成されるハードウエアブロック４１に統合される。
【００６３】
同様に、当業者には明らかなように、ファームウエアブロックとして用いられるマイクロプロセッサ又はＤＳＰが、バス２４並びに制御線６８及び６９に直接接続され得るという仮定にて、ファームウエアブロック６１に接続された装置４５ｂは、記載した装置の論理アーキテクチャーを実行するファームウエアの形態にて実現され得る。
【００６４】
ここでは、それぞれの装置を各回路ブロックに関連付けることによって説明してきたが、当業者には明らかなように、上記条件は、ＣＰＵとバスの負荷を増すことなく各ブロックが他のブロックに直接データを転送できることを保証することにのみ厳密に要求される。
【００６５】
明らかに、ここに提示された回路及び実施の詳細並びに操作方法の詳細のみならず、サイズ、寸法、形、材料、コンポーネント、回路要素、接続及びコンタクトについての上記説明については、特許請求の範囲に記載のような本発明の思想及び範囲から逸脱することなく、修正又は改変が可能である。
【図面の簡単な説明】
【００６６】
【図１】従来技術によるエミュレーション用サブシステムのブロック図である。
【図２】本発明によるエミュレーション用サブシステム又は電子回路のブロック図である。
【図３】図２の電子回路を実現するよう構成された装置のブロック図である。
【符号の説明】
【００６７】
１０    エミュレーション用又は試験用サブシステム
１２    基本ボード
１４    第１モジュール
１６    第２モジュール
２１    ＣＰＵ
２２    ＲＡＭ
２４    バス
２７    制御回路（ＢＵＳアービタ）
４１    プログラマブル論理回路
４５ａ、４５ｂ  インターフェース装置
６１    マイクロプロセッサ
【図１】
2005501338.tif 000003
【図２】
2005501338.tif 000004
【図３】
2005501338.tif 000005
【国際公開パンフレット】
2005501338.tif 000006
2005501338.tif 000007
2005501338.tif 000008
2005501338.tif 000009
2005501338.tif 000010
2005501338.tif 000011
2005501338.tif 000012
2005501338.tif 000013
2005501338.tif 000014
2005501338.tif 000015
2005501338.tif 000016
2005501338.tif 000017
2005501338.tif 000018
2005501338.tif 000019
2005501338.tif 000020
2005501338.tif 000021
2005501338.tif 000022
2005501338.tif 000023
2005501338.tif 000024
2005501338.tif 000025
2005501338.tif 000026
【国際調査報告】
2005501338.tif 000027
2005501338.tif 000028