(57)【要約】本発明によると、画素データ処理回路は、画素サイズの変更を伴う第一の垂直処理モードと、画素サイズの変更を伴わない第二の処理モードとを有し、各モードにおいて、画素データは、第一の画素速度にて受信され、第一の画素速度とは異なる第二の画素速度にて出力される。一つの特定の実施例においては、画素は、２画素/サイクルなる速度にて受信され、１画素/サイクルなる速度にて記憶ユニットに出力される。この実施例においては、第一の画素サイズ変更動作モードにおいては、画素データ垂直処理には、画素データのポリフェーズフィルタリングとラインバッファリングの両方が含まれ、画素データのサイズを変更するために、受信されたデータはラインバッファを通じて巡回され、巡回されたデータはポリフェーズフィルタを用いてフィルタリング（サイズ変更）され、サイズ変更された画素データは格納のために第一の画素速度にて出力される。第二のサイズ変更を伴わない動作モードにおいては、画素データの処理のために、画素データは、二重ラインバッファリングされ、ポリフェーズフィルタリングはバイパスされ、画素データはサイズ変更されることなく、格納のために１画素/サイクルなる速度にて出力される。この画素処理回路は、制御回路を用いて、第一の画素サイズ変更動作モードと第二のサイズ変更を伴わない動作モードとの間でスイッチすることができる。
2005507592.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのスケーリングモードを有する再構成可能な画素データ処理回路であって、
処理されたデータを第一の画素速度にて受信及び格納するように適合化された記憶ユニットと、
ポリフェーズフィルタとラインバッファ回路を含む垂直処理回路と、
論理回路とを備え、
前記垂直処理回路は、第一のサイズ変更動作モードを有し、この第一の動作モードにおいては、画素データは、前記第一の画素速度とは異なる第二の画素速度にて受信され、こうして受信された画素データのサイズを変更するための処理として、受信された画素データは、前記ラインバッファを通じて巡回され、巡回されたデータは前記ポリフェーズフィルタを用いてフィルタリング（サイズ変更）され、こうしてサイズ変更された画素データは前記記憶ユニットへの格納のために前記第一の画素速度にて出力され、
前記論理回路は、前記垂直処理回路を前記第一のサイズ変更動作モードと第二のサイズの変更を伴わない動作モードとの間でスイッチするように構成及び配列され、この第二のサイズの変更を伴わない動作モードにおいては、画素データは、前記第二の画素速度にて受信され、受信された画素データの処理として、受信された画素データは、前記ラインバッファ回路内に二重バッファリングされ、前記ポリフェーズフィルタを用いてのフィルタリングはバイパスされ、画素データはサイズ変更されることなく、前記記憶ユニットへの格納のために前記第一の画素速度にて出力される、ことを特徴とする再構成可能な画素データ処理回路。
【請求項２】
前記第一のサイズ変更動作モードにおいては、前記垂直処理回路は前記受信された画素データを、格納のために出力される前記サイズ変更された画素データに対して、前記画素データのサイズ変更を定義するスケーリング係数の関数として遅延させることを特徴とする請求項1記載の再構成可能な画素データ処理回路。
【請求項３】
前記第二のサイズの変更を伴わない動作モードにおいては、前記ポリフェーズフィルタは不能にされることを特徴とする請求項1記載の再構成可能な画素データ処理回路。
【請求項４】
さらに、ディザリング回路を含み、このディザリング回路が、前記ポリフェーズフィルタから出力されたフィルタリング（サイズ変更）された画素データをディザリングし、前記サイズ変更された画素データを前記記憶ユニットへの格納のために前記第一の画素速度にて出力するように構成及び配列されることを特徴とする請求項1記載の再構成可能な画素データ処理回路。
【請求項５】
さらに、ディザリング回路を含み、このディザリング回路が、前記ポリフェーズフィルタをバイパスし、サイズ変更されなかった画素データをディザリングし、このサイズ変更されなかった画素データを前記記憶ユニットへの格納のために前記第一の画素速度にて出力するように構成及び配列されることを特徴とする請求項1記載の再構成可能な画素データ処理回路。
【請求項６】
さらに、ディザリング回路を含み、このディザリング回路が、前記データを前記記憶ユニットへの格納のために前記第一の画素速度にて出力する前に、前記データを９ビットから８ビットにディザリングするように構成及び配列されることを特徴とする請求項1記載の再構成可能な画素データ処理回路。
【請求項７】
前記ラインバッファが複数のバッファのラインを含み、前記データをラインバッファ回路内に二重バッファリングする動作が、これら複数のバッファのラインの内の２つを用いて遂行されることを特徴とする請求項1記載の再構成可能な画素データ処理回路。
【請求項８】
前記ポリフェーズフィルタが係数テーブルを含み、前記垂直処理回路が、さらに、前記ラインバッファ回路を通じての巡回を制御するように構成及び配列された制御回路を含むことを特徴とする請求項1記載の再構成可能な画素データ処理回路。
【請求項９】
少なくとも一つのスケーリングモードを有する再構成可能な画素データ処理回路であって、
処理されたデータを第一の画素速度にて受信及び格納するための記憶手段と、
画素データを垂直処理するための垂直処理手段と、
前記垂直処理回路の動作モードをスイッチするための手段とを備え、
前記垂直処理手段はポリフェーズフィルタとラインバッファ回路を含み、前記垂直処理手段は前記第一のサイズ変更動作モードを有し、この第一の動作モードにおいては、画素データは前記第一の画素速度とは異なる第二の画素速度にて受信され、受信された画素データのサイズを変更するための処理として、受信された画素データは前記ラインバッファを通じて巡回され、巡回されたデータは前記ポリフェーズフィルタを用いてフィルタリング（サイズ変更）され、サイズ変更された画素データは前記記憶手段への格納のために前記第一の画素速度にて出力され、
前記スイッチ手段によって前記垂直処理手段が第二の画素サイズの変更を伴わない動作モードにスイッチされ、この第二の動作モードにおいては、前記受信された画素データは、前記第二の画素速度にて受信され、受信された画素データの処理として、受信されたデータは前記ラインバッファ回路内に二重バッファリングされ、前記ポリフェーズフィルタを用いてのフィルタリングはバイパスされ、画素データはサイズ変更されることなく、前記メモリ手段への格納のために前記第一の画素速度にて出力される、ことを特徴とする再構成可能な画素データ処理回路。
【請求項１０】
少なくとも一つのスケーリングモードを有する再構成可能な画素データ処理回路であって、
処理されたデータを１画素/サイクルなる速度にて受信及び格納するように適合化された記憶ユニットと、
垂直処理回路と、
論理回路とを備え、
前記垂直処理回路は、ポリフェーズフィルタ、少なくとも１２個のラインバッファを含むラインバッファ回路及びデータを前記ラインバッファ回路を通じて巡回をさせるように適合化された制御回路を含み、前記垂直処理回路は、第一のサイズ変更動作モードを有し、この第一の動作モードにおいては、画素データは２画素/サイクルなる速度にて受信され、前記制御回路は、画素データのサイズが変更されるように制御し、このため、画素データは前記ラインバッファを通じて巡回され、巡回されたデータは前記ポリフェーズフィルタを用いてフィルタリング（サイズ変更）され、サイズ変更された画素データは前記記憶ユニットへの格納のために１画素/サイクルなる速度にて出力され、
論理回路は、前記垂直処理回路を前記第一のサイズ変更動作モードと第二のサイズ変更を伴わない動作モードとの間でスイッチするように構成及び配列され、この第二の動作モードにおいては、画素データは前記第二の画素速度にて受信され、受信された画素データの処理として、データはこれらラインバッファの内の２つを用いて二重バッファリングされ、前記ポリフェーズフィルタを用いてのフィルタリングはバイパスされ、画素データはサイズ変更されることなく、前記記憶ユニットへの格納のために１画素/サイクルなる速度にて出力される、ことを特徴とする再構成可能な画素データ処理回路。
【請求項１１】
少なくとも一つのスケーリングモードを有する画素データ処理回路を用いて画素データを処理する方法であって、
処理されたデータを第一の画素速度にて受信及び格納するステップと、
第一のサイズ変更動作モードにて動作するステップと、
第二の画素サイズの変更を伴わない動作モードにて動作するステップと、
前記第一のサイズ変更動作モードと前記第二の画素サイズの変更を伴わない動作モードとの間でスイッチングするステップと、を含み、
前記第一のサイズ変更動作モードにおいては、画素データは、前記第一の画素速度とは異なる第二の画素速度にて受信され、画素データの垂直処理には、画素データのポリフェースフィルタリングとラインバッファリングの両方が含まれ、画素データのサイズを変更するために、受信された画素データは前記ラインバッファを通じて巡回させ、巡回されたデータはポリフェーズフィルタを用いてフィルタリング（サイズ変更）され、サイズ変更された画素データは格納のために前記第一の画素速度にて出力され、
前記第二のサイズ変更を伴わない動作モードにおいては、画素データは、前記第二の画素速度にて受信され、受信された画素データの処理として、画素データは二重ラインバッファリングされ、前記ポリフェーズフィルタリングはバイパスされ、画素データはサイズ変更されることなく格納のために前記第一の画素速度にて出力される、ことを特徴とする方法。
【請求項１２】
再構成可能データ処理回路であって、
処理されたデータを第一の速度にて受信及び格納するように適合化された記憶ユニットと、
処理回路と、
論理回路と、を備え、
前記処理回路は、データ操作回路及びラインバッファ回路を備え、データを前記第一の速度とは異なる第二の画素速度にて受信し、前記処理回路は、第一の動作モードを有し、この第一の動作モードにおいては、データの操作として、データは前記ラインバッファ及びデータ操作回路を通じて巡回され、操作されたデータは、前記記憶ユニットへの格納のために前記第一の速度にて出力され、
前記論理回路は、前記処理回路を前記第一の動作モードと第二の動作モードとの間でスイッチするように構成及び配列され、この第二の動作モードにおいては、データは前記第二の画素速度にて受信され、受信された画素データの処理としては、データは前記ラインバッファ回路内に二重バッファリングされ、前記データ操作回路はバイパスされ、データは前記記憶ユニットへの格納のために前記第一の画素速度にて出力される、ことを特徴とする再構成可能なデータ処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオ信号処理、より詳細には、垂直画素信号処理ブロック、例えば、ポリフェーズフィルタを採用するビデオ信号処理に関する。
【背景技術】
【０００２】
コンピュータ装置が、マイクロプロセッサ及びデジタル信号プロセッサを含め、幅広いレンジのアプリケーション（用途）に対して設計されており、事実上全ての産業において利用されている。様々な理由により、これらアプリケーションの多くは、ビデオデータの処理に向けられており、最小限の電力消費とコンパクトさを求められている。幾つかのアプリケーションでは、さらに、実質的にリアルタイム或いはほぼリアルタイムにて実行することができる高速計算エンジンが要求される。これらビデオ処理アプリケーションの多くにおいては、複数の機能をこれまで以上の速度にて遂行する能力を有するデータ信号処理回路を必要としている。
【０００３】
ただし、これら計算エンジンのパワーと融通性を増強しようとすると、しばしば他の重要な目標が犠牲となる。例えば、より高速な計算エンジンには、より多くの電力と回路面積が必要となるが、理想的には、電力消費及び計算エンジンを実現するために要求される回路量の両方を可能な限り小さくすることが求められる。
【０００４】
さらに、融通性と高いパワーの実現に強調を置くと、このためには典型的には、各々がが様々な異なる処理機能に対して専用化され、選択的に起動される様々なタイプの処理回路が必要となるために、回路面積の問題は悪化する。この現象は、例えば、ビデオアプリケーションにおける比較的低速な汎用処理とビデオデータをリアルタイムにて圧縮及び伸張するために用いられる専用のビデオ信号フィルタ処理とを比較することで理解できる。専用の処理回路は、典型的には、ビデオデータのリアルタイム速度に追い付くように最適化されるために、通常は、ある限られた用途に対してしか用いることができない過剰とも思われる回路を用意することなく、十分に融通性のある単一のビデオデータ処理回路を実現することは困難である。
【０００５】
より具体的な例として、多くのビデオ信号処理用途においては、ポリフェーズ（polyphase）フィルタとして知られる専用のビデオデータフィルタを使用するビデオ信号の処理のための専用のビデオ信号フィルタが採用されるする。ビデオ信号処理用途においては、ポリフェーズフィルタは、ディスプレイをリフレッシュするために用いられる水平及び垂直線を表現するために格納されるデータを操作することで画素サイズを変更するために用いられる。このような用途においては、伸張或いはアップサンプリング（１より大きなズーム係数（zoom-factor））は入力画素の数に対する出力画素の数の比を増加させることで達成され、圧縮或いはダウンサンプリング（１より小さなズーム係数）は入力画素の数に対する出力画素の数の比を低減させることで達成される。
【０００６】
機能が異なるために、ビデオ信号処理のために汎用用途に用いられるタイプの回路は、ビデオデータを伸張或いは圧縮するために用いられるタイプのフィルタリング回路とは異なる。ビデオデータの伸張のためには、ポリフェーズフィルタは、典型的には、複数の画素を表現するデータを第一の画素速度（例えば、２画素/サイクル）にて受信し、これら画素データの処理として、画素データを１２個程度のラインバッファを通じて巡回させる。具体的に画素データを幾つのラインバッファを通じて巡回させるかは、スケーリング係数（scaling factor）に依存する。ポリフェーズフィルタを用いて、画素データを多くのラインバッファを通じて巡回させ、適当な遅延を得ることで、画素データを記憶ユニットに向けてより低速な画素速度（例えば、１画素/サイクル）にて出力することが可能となる。
【０００７】
データサイズの変更を伴わない処理の際には、このポリフェーズフィルタとその巡回ラインバッファの配列は必要とされない。そして、データサイズの変更を伴わない処理の際には、別の回路を用いて、複数の画素がそれらが受信される速度と同一の速度にて出力される。つまり、複数の画素が２画素/サイクルなる速度にて受信される場合は、これら画素は、２画素/サイクルなる速度にて記憶ユニットに送られる。この処理モードに対する記憶ユニットは、ポリフェーズフィルタからデータを受信する記憶ユニットより長される。つまり、上述の２画素/サイクルなる画素速度の例では、この処理モードに対しては、２倍大きな記憶ユニットが必要とされる。
【０００８】
本発明は、画素データ変更モードと他のタイプの画素データ処理モードの各々を実現するために要求される回路の量及びタイプの両方をできる限り節減しようという上述の目標に向けられる。
【発明の概要】
【０００９】
本発明の様々な面（実施例）は、データサンプリングの入力速度と出力速度との間の汎用的デカップリング（generic de-coupling：速度変換）をラインバッファを用いて達成することに向けられ、本発明のより特定な実施例は、垂直画素処理（画素サイズ変更）モード（vetically pixel processing mode）とサイズ変更を伴わない処理モード（nonresizing processing mode）の両方に対してラインバッファが用いられる再構成可能な画素データ処理回路（reconfigurable pixel-data processing circuit）に向けられる。
【００１０】
一つの特定の実施形態によると、本発明は、画素データ処理回路に向けられる。この処理回路は、画素サイズの変更を伴う第一の垂直処理モードと、画素サイズの変更を伴わない第二の処理モードとを有し、各モードにおいて、画素データは、第一の画素速度にて受信され、第一の画素速度とは異なる第二の画素速度にて出力される。
【００１１】
もう一つの特定の実施形態においては、画素は、２画素/サイクルなる速度にて受信され、１画素/サイクルなる速度にて記憶ユニットに出力される。この実施形態においては、第一のサイズ変更動作モード（first operational resizing mode）においては、画素データ垂直処理には、画素データのポリフェーズフィルタリングとラインバッファリングの両方が含まれ、画素データのサイズを変更するために、受信されたデータはラインバッファを通じて巡回され、巡回されたデータはポリフェーズフィルタを用いてフィルタリング（サイズ変更）され、サイズ変更された画素データは格納のために第一の画素速度にて出力される。第二のサイズ変更を伴わない動作モードにおいては、画素データの処理のために、画素データは、二重ラインバッファリング（double-line buffering）され、ポリフェーズフィルタリングはバイパスされ、画素データはサイズ変更されることなく、格納のために１画素/サイクルなる速度にて出力される。この画素処理回路は、制御回路を用いて、第一の画素サイズ変更動作モードと第二のサイズ変更を伴わない動作モードとの間でスイッチすることができる。
【００１２】
本発明の他の幾つかの実施形態は、それぞれ、これら処理を実現するための方法、回路、及びシステムを含む様々な他の関連する局面に係る。
【００１３】
本発明の上述の概要は、本発明の全ての形態或いは実現を網羅的に記述することを意図するものではない。図面及び以下の詳細な説明は、これら実施形態について単に例示としてより具体的に説明する。
【発明を実施するための最良の形態】
【００１４】
本発明は本発明の様々な実施形態の以下の詳細な説明を添付の図面を参照しながら読むことで一層明らかになるものである。
【００１５】
本発明は様々な修正及び代替の形態が可能である。本発明の具体例が単に例示として図面に示されており、以下に詳細に説明される。ただし、本発明は説明される特定の実施形態に制限されるものではなく、他の様々な修正物、同等物及び代替物も添付のクレームによって定義される本発明の精神及び範囲内に入るものである。
【００１６】
本発明は画素データの垂直スケーリング（vertical pixel-data scaling）（画素サイズの変更）が様々な動作モードの一つとして採用される画素処理に対する方法及び装置、及びラインバッファ（line buffers）が利用されており、データのサンプリング速度の入力速度から出力速度への汎用的デカップリング（generic de-coupling）（速度変換）が必要とされるようなアプリケーション（用途）に対して高度に有効であるものと信じられる。本発明は画素データの垂直スケーリング処理（画素サイズの変更）を含む動作モードと、スケーリング処理を含まない（サイズの変更を伴わない）動作モードの両方に対して同一のラインバッファを用いることが要求される、或いはこれにより利益が得られるような画素処理装置（pixel processing arrangements）に対してとりわけ有益であることが発見されている。本発明は必ずしもこれら用途に制限されるものではないが、本発明の様々な面についての理解がこれら環境に適用される実施例の説明を通じて最も良く得られるものである。
【００１７】
一般的に実施形態（general embodiment）においては、本発明は、典型的なフレーム速度、例えば、５０−６０フレーム/秒が、画素サイズの変更（resizing）及び他の目的のために増加される走査速度の変換（scan-rate conversion）等の用途に対して用いられる、データ操作回路（data-manipulation circuit）及びラインバッファ回路（line-buffer circuits）を有する再構成可能なデータ処理回路（reconfigurable data processing circuit）の形態として実現される。この再構成可能なデータ処理回路は、データを第一の速度にて出力し、他方において、処理されるべきデータを第二の異なる速度にて受信する。この処理回路はデータを第二の速度にて受信するデータ操作回路及びラインバッファ回路を含み、この処理回路は、第一の動作モードにおいては、データの操作として、データはこれらラインバッファ及びデータ操作回路の両方を通じて巡回（circulating）させる。次に、こうして操作されたデータは、記憶ユニットへの格納のために第一の速度にて出力される。論理回路を用いて、この処理回路は、上述の第一の動作モードと、第二の動作モードとの間でスイッチされる。この第二の動作モードにおいては、データは、第二の画素速度にて受信され、こうして受信されたデータは、データの処理として、ラインバッファ回路内に二重バッファリング（double-buffering）され、データ操作回路はバイパスされ、データは記憶ユニットへの格納のために第一の画素速度にて出力される。
【００１８】
本発明のもう一つの実施形態によると、本発明は、垂直処理ユニット（vertical processing unit）内のラインバッファを、第一のモードと、第二のモードにおいて用いる方法に向けられる。第一の動作モードにおいては、画素データがこれらラインバッファを用いて垂直処理されるが、第二のモードにおいては、垂直処理段はバイパスされ、これらラインバッファのサブセットのみが用いられる。ただし、各モードにおいて、画素データは、異なる画素速度にて受信及び出力される。本発明のある特定の実施形態においては、両方の動作モードを遂行し、外部コマンドに応答してこれらモード間でスイッチするようにプログラムされたプログラマブルな処理回路が採用される。この方法によると、ハードウェアコストを増加したり、設計を複雑化することなく、バイパス動作を遂行することが可能となり、加えて、記憶ユニットに対するラインバッファを追加することなく、現存のラインバッファを再使用して２画素/サイクルなる入力速度のデカップリング（速度変換）を遂行することが可能となる。垂直処理段と記憶ユニットの所で二重バッファリング機構（double buffering mechanism）が遂行される。ただし、垂直処理段は、４つの固定ラインバッファを用い、記憶ユニットは２つのラインバッファを用いる。本発明によると、記憶ユニットのバッファ領域を節約することが可能となり、加えて、垂直処理バッファをバイパス動作のために再使用することが可能となる。
【００１９】
図１は、上述の方法に従う、２つの動作モードの一方を遂行することができる垂直処理ユニット１００内で、画素データを処理するように配列及び構成された処理ブロックを示す。垂直処理ユニット１００のスループットについては、垂直処理に対する入力速度はアップ変換ユニット１１０が常に２画素１/サイクルにて出力するために２画素/サイクルとされ、出力速度は１画素/サイクルとされる。アップ変換ユニットは、２画素を垂直方向に出力する。これら画素を受信するために２つのラインバッファが存在する。さらに、この特定の実施例においては、各ラインバッファの長さは１２８画素に対応するデータを格納するために十分なものとされる。
【００２０】
一つのより具体的な実施形態においては、垂直処理は、ビデオ信号入力に対する線形或いは非線形垂直サンプリングを遂行するために実現（使用）され、伸張及び圧縮動作のためには、８−タップ、６４−フェーズのポリフェーズフィルタ（polyhase filter）が用いられる。これらラインバッファは、垂直処理において、スケーリング係数と出力サンプリング画素の幾何的位置に依存して巡回される。これとの関連で、このポリフェーズフィルタは、伸張動作の際には同一画素をフィルタリングするように適合化される。圧縮動作の際は、幾つかの画素ラインはスキップされる。これらラインバッファは、主として、垂直処理ユニットのスケーリング動作（画素サイズ変更を伴う動作モード）並びにバイパスモード（画素サイズの変更を伴わない動作モード）において、入り画素の入力速度から出力画素の出力速度へのデカップリング（速度変換）を行うために用いられる。
【００２１】
図１において、垂直処理ユニット１００は、処理されたデータ画素をメモリ（或いは記憶ユニット）１１２への格納のために１画素/サイクルなる速度にて生成する。垂直処理ユニット１００は、フィルタリング段１１４と係数テーブル１１６を有するポリフェーズフィルタ、１２個のラインバッファを含むラインバッファ回路１１８、及び制御/論理回路１２０を備える。回路１２０は、論理回路或いはプログラマブルプロセッサに対するソフトウェアルーチンとして実現され、従来と同様、ポリフェーズフィルタを用いて画素データを垂直スケーリングする際に、データをラインバッファ回路を通じて巡回させるように適合化され、ラインバッファを通じての巡回はスケーリング係数に依存する。こうして、この垂直処理回路は、画素データを２画素/サイクルなる速度にて受信し、データのサイズを変更し、こうしてサイズ変更された画素データを記憶ユニットへの格納のために、１画素/サイクルなる速度にて出力する。
【００２２】
回路１２０は、加えて、垂直処理回路を、上述の第一のサイズ変更モードと、画素データのスケーリング（サイズ変更）は伴わない第二のモードとの間でスイッチするように構成及び配列された論理回路を含む。プログラミング或いは別の外部プロンプトを介して、回路１２０は、ポリフェーズフィルタ（図１の１１４及び１１６）の動作を不能にし、他方において、ラインバッファ回路１１８を制御することで、受信された画素データがこれらラインバッファの内の２つを用いてラインバッファ回路１１８内に二重バッファリングされるようにする。こうして、ラインバッファを通じての巡回に対して、新たな画素に対して２つの連続するラインバッファが用いられ、ポリフェーズフィルタはバイパスされ、画素データはサイズ変更されることなく、記憶ユニットへの格納のために１画素/サイクルなる速度にて出力される。
【００２３】
用途によって要求される場合は、オプションとしてのディザリング回路１３０を用いて、データは、記憶ユニット１２０に供給する前に、９ビットから８ビットにディザリングされる。
【００２４】
図２は、本発明による、ポリフェーズフィルタバイパスモードにおける、図１の構成を概念的に示すダイアグラムである。図１と図２は、図２にはポリフェーズフィルタ１１４と１１６が示されてないことを除いて同一である。ポリフェーズフィルタバイパスモードにおいては、全ての画素はポリフェーズフィルタにより処理されることなく垂直処理回路１００を通過し、直接にディザリング回路１３０に送られ、その後、記憶ユニット１１２へと送られる。つまり、このモードでは、垂直処理ユニットは完全に不能にされる。二重バッファリング機構を採用するためには、記憶ユニット１１２はラインバッファを高々４ラインまで増加させる。
【００２５】
上述の説明では、画素データ処理用途に用いられ、ハードウェアを節約でき、設計も単純な、本発明の様々な実施形態が単に例示として説明された。本発明の様々な実現において要求されるバッファの数を大幅に削減することができるが、これに伴って、ハードウェアのコストが高くなったり、設計が複雑になったり、或いはバイパス動作のためにスループットが影響を受けることはない。
【００２６】
本発明は上述の特定の実施形態に制限されるものと解されるべきではない。これら実施例に対する様々な修正、同等な過程並びに多数の他の構造が可能であり、これらもクレーム内に記載される本発明の範囲内に入るものである。
【図面の簡単な説明】
【００２７】
【図１】本発明による一例としての画素処理装置の略図であり、例えば、離散論理或いはプログラマブルプロセッサを用いて実現される様々な垂直データ処理ブロックが示されている。
【図２】図１の画素処理装置と類似の略図であり、画素サイズの変更を伴わない動作モードにおいては、本発明によると、幾つかのデータ処理ブロックがバイパスされる様子が示される。
【符号の説明】
【００２８】
１００  垂直処理ユニット
１１４  ポリフェーズフィルタ
１１６  係数テーブル
１１８  ラインバッファ回路
１２０  制御/論理回路
１３０  ディザリング回路
【図１】
2005507592.tif 000003
【図２】
2005507592.tif 000004
【国際公開パンフレット】
2005507592.tif 000005
2005507592.tif 000006
2005507592.tif 000007
2005507592.tif 000008
2005507592.tif 000009
2005507592.tif 000010
2005507592.tif 000011
2005507592.tif 000012
2005507592.tif 000013
2005507592.tif 000014
2005507592.tif 000015
2005507592.tif 000016
2005507592.tif 000017
【国際調査報告】
2005507592.tif 000018
2005507592.tif 000019
2005507592.tif 000020