(57)【要約】【課題】【解決手段】同期半導体メモリーデバイスが、通常モード及び代替モードで動作可能である。この半導体デバイスは、同期して捕捉される複数の入力信号を受信するためのコマンドバス、及び複数の非同期入力信号を受信するための複数の入力端子を有する。このデバイスはさらに、外部クロック信号を受信するためのクロック入力を有して、このデバイスは、所定の最低周波数を下回らない周波数を有する外部クロック信号を用いて通常モードで動作するように、製造業者によって指定されている。内部遅延ロックループ（ＤＬＬ）クロック回路をクロック入力端子に結合して、このＤＬＬクロック回路は、通常動作モードでは、前記外部クロック信号に応答して、少なくとも１つの内部クロック信号を発生して、前記デバイス内の制御回路は、このデバイスの非同期入力端子に供給される非同期信号の所定シーケンスに応答して、このデバイスを、内部クロック信号を無効にする代替動作モードにして、これにより、このデバイスが、所定の最低周波数よりも低い周波数を有する外部クロック信号を用いる代替モードで動作することができる。前記代替動作モードは、通常モード用に指定された最低周波数未満の速度でのデバイスの試験を促進する。
2005514721.tif 000002
【特許請求の範囲】
【請求項１】
通常動作モード及び代替動作モードで動作可能な同期半導体デバイスが、
第１非同期入力信号を受信するための第１入力端子と；
第２非同期入力信号を受信するための第２入力端子と；
同期入力信号を受信するための少なくとも１つの入力バッファと；
外部クロック信号を受信するための少なくとも１つのクロック端子と；
前記クロック端子に結合した遅延ロックループ回路と；
前記第１入力端子、前記第２入力端子、及び前記遅延ロックループ回路に結合した制御回路とを具えて、
前記デバイスが前記通常モードで動作している期間中には、前記第２非同期入力信号と前記第１非同期入力信号とを同時に発行しないで、
前記遅延ロックループ回路が、前記外部クロック信号に応答して、前記少なくとも１つの入力バッファに供給される少なくとも１つの内部クロック信号を発生して、前記遅延ロックループ回路が、前記通常動作モードの期間中には作動して、前記代替動作モードの期間中には作動しないように、前記遅延ロックループ回路を適応させて、
前記制御回路が、前記第１非同期入力信号及び前記第２非同期入力信号の同時発行に応答して、前記遅延ロックループ回路を非作動状態にして、これにより、前記デバイスを前記代替動作モードにする
ことを特徴とする同期半導体デバイス。
【請求項２】
前記デバイスが半導体メモリーデバイスであることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記デバイスが同期ダイナミック・ランダムアクセスメモリーであることを特徴とする請求項２に記載の半導体デバイス。
【請求項４】
前記第１非同期入力信号がリセット信号であることを特徴とする請求項２に記載の半導体デバイス。
【請求項５】
前記第２非同期入力信号がチップセレクト信号であることを特徴とする請求項４に記載の半導体デバイス。
【請求項６】
前記代替動作モードが試験モードであることを特徴とする請求項１に記載の半導体デバイス。
【請求項７】
前記代替動作モード用の前記外部クロック信号の周波数が、前記通常動作モード用の前記外部クロック信号の周波数よりも低いことを特徴とする請求項１に記載の半導体デバイス。
【請求項８】
前記通常動作モード用の前記外部クロック信号の周波数が、約100MHzより高いことを特徴とする請求項７に記載の半導体デバイス。
【請求項９】
前記代替動作モード用の前記外部クロック信号の周波数が、約50MHz未満であることを特徴とする請求項８に記載の半導体デバイス。
【請求項１０】
通常動作モード及び代替動作モードで選択的に動作可能な同期半導体デバイスが、
第１非同期入力信号を受信するための第１入力端子と；
第２非同期入力信号を受信するための第２入力端子と；
複数の同期制御信号を受信するためのコマンドバスと；
外部クロック信号を受信するためのクロック端子と；
前記クロック端子に結合され、前記クロック信号に応答して少なくとも１つのクロック信号を発生するクロック回路とを具えて、
前記デバイスが、前記第２非同期入力信号が無発行である間の前記第１非同期入力信号の発行に応答して、前記通常動作モードにおける第１機能を実行して、前記第１非同期入力信号が無発行である間の前記第２非同期入力信号の発行に応答して、前記通常動作モードにおける第２機能を実行して；
前記デバイスが、前記第１非同期入力信号及び前記第２非同期入力信号の同時発行に応答して、前記代替動作モードに入る
ことを特徴とする同期半導体デバイス。
【請求項１１】
前記代替動作モードにおいて、前記クロック回路を無効にすることを特徴とする請求項１０に記載のデバイス。
【請求項１２】
前記デバイスが半導体メモリーであることを特徴とする請求項１１に記載のデバイス。
【請求項１３】
前記デバイスがダイナミック・ランダムアクセスメモリーであることを特徴とする請求項１２に記載のデバイス。
【請求項１４】
前記代替動作モード用の前記外部クロック信号の周波数が、前記通常動作モード用の前記外部クロック信号の周波数に比べて低いことを特徴とする請求項１１に記載のデバイス。
【請求項１５】
前記第１非同期入力信号がリセット信号であり、前記通常動作モードにおける前記第１機能がリセット機能であることを特徴とする請求項１０に記載のデバイス。
【請求項１６】
前記第２非同期入力信号がチップセレクト信号であり、前記通常動作モードにおける前記第２機能が、前記コマンドバスに結合されたコマンドデコーダを有効にすることを含むことを特徴とする請求項１５に記載のデバイス。
【請求項１７】
前記通常動作モードにおける前記外部クロック信号の周波数が、約100MHzよりも高いことを特徴とする請求項１４に記載のデバイス。
【請求項１８】
前記代替動作モードにおける前記外部クロック信号の周波数が、約50MHz未満であることを特徴とする請求項１７に記載のデバイス。
【請求項１９】
前記クロック回路が遅延ロックループ回路を具えていることを特徴とする請求項１０に記載のデバイス。
【請求項２０】
通常動作モード及び代替動作モードで動作可能な同期半導体デバイスを動作させる方法が、
(a) 第１非同期入力信号の発行、及び第２非同期入力信号の無発行に応答して、前記通常動作モードにおける第１機能を実行するステップと；
(b) 前記第２非同期入力信号の発行、及び前記第１非同期入力信号の無発行に応答して、前記通常動作モードにおける第２機能を実行するステップと；
(c) 前記第１非同期入力信号及び前記第２非同期入力信号の同時発行に応答して、前記代替動作モードに入るステップと；
を具えていることを特徴とする同期半導体デバイスの動作方法。
【請求項２１】
前記デバイスが、前記代替動作モードに入ったことに応答して、内部クロック回路を無効にすることを特徴とする請求項２０に記載の方法。
【請求項２２】
前記第１非同期入力信号がリセット信号であり、前記通常動作モードにおける前記第１機能がリセット機能であることを特徴とする請求項２０に記載の方法。
【請求項２３】
前記第２非同期入力信号がチップセレクト信号であり、前記通常動作モードにおける前記第２機能が、同期コマンド入力バッファを有効にすることであることを特徴とする請求項２２に記載の方法。
【請求項２４】
前記デバイスが同期メモリーデバイスであることを特徴とする請求項２０に記載の方法。
【請求項２５】
前記デバイスが同期ダイナミック・ランダムアクセスメモリーであることを特徴とする請求項２４に記載の方法。
【請求項２６】
さらに、
(d) 前記代替動作モードにおいて、前記通常動作モードに比べて低い同期クロック速度で動作させるステップを具えていることを特徴とする請求項２０に記載の方法。
【請求項２７】
同期捕捉用入力端子及び非同期捕捉用入力端子を共に有し、かつクロック入力端子を有し、通常動作モードにおいて最低同期クロック周波数を下回らないクロック周波数で動作するように指定された同期半導体デバイスを試験する方法が、
(a) 非同期入力信号の所定シーケンスを前記非同期入力端子に供給して、前記デバイスを試験モードに初期化するステップと；
(b) 前記試験モードに初期化したことに応答して、前記デバイス内の内部クロック回路を無効にするステップと；
(c) 前記最低同期クロック周波数未満の周波数を有するクロック信号を、前記クロック入力端子に供給するステップと；
(d) 前記試験モードで動作している前記デバイスの動作を試験するステップと
を具えていることを特徴とする同期半導体デバイスの試験方法。
【請求項２８】
前記デバイスが半導体メモリーデバイスであることを特徴とする請求項２７に記載の方法。
【請求項２９】
前記デバイスがダイナミック・ランダムアクセスメモリーデバイスであることを特徴とする請求項２８に記載の方法。
【請求項３０】
前記非同期入力信号の所定シーケンスが、前記デバイスの通常動作中には同時に発行されない２つの非同期入力信号の同時発行を含むことを特徴とする請求項２７に記載の方法。
【請求項３１】
前記２つの非同期入力信号が、リセット信号及びチップセレクト信号から成ることを特徴とする請求項３０に記載の方法。
【請求項３２】
前記最低同期クロック周波数が約100MHzであることを特徴とする請求項２７に記載の方法。
【請求項３３】
前記最低同期クロック周波数未満の前記周波数が、約50MHz未満であることを特徴とする請求項３２に記載の方法。
【請求項３４】
通常動作モード及び試験動作モードで動作可能な同期ダイナミック・ランダムアクセスメモリーデバイスが、
複数の同期捕捉用入力信号端子と；
少なくとも２つの非同期捕捉用入力信号用端子と；
外部クロック信号を受信するための同期クロック端子と；
前記同期クロック端子に結合され、前記外部クロック信号に応答して少なくとも１つの内部クロック信号を発生する内部クロック回路と；
前記複数の同期捕捉用入力信号端子及び前記少なくとも２つの非同期捕捉用入力信号端子に結合された制御回路とを具えて、
前記メモリーデバイスが、前記通常モードにおいて、所定の最低通常動作周波数以上の周波数を有する外部クロック信号を用いて動作するように指定され、
前記制御回路が、前記少なくとも２つの非同期捕捉用入力信号端子に供給される非同期入力信号の所定シーケンスに応答して、前記内部クロック回路を無効にして、その後に、前記メモリーデバイスを前記試験動作モードで動作させて、
前記試験動作モードでの動作中には、前記外部クロック信号が、前記所定の最低通常動作周波数未満の周波数を有する
ことを特徴とする同期ダイナミック・ランダムアクセスメモリー。
【請求項３５】
前記非同期入力信号の所定シーケンスが、２つの非同期入力信号の同時発行を含むことを特徴とする請求項３４に記載のメモリーデバイス。
【請求項３６】
前記２つの非同期入力信号が、リセット信号及びチップセレクト信号から成ることを特徴とする請求項３５に記載のメモリーデバイス。
【請求項３７】
前記内部クロック回路が遅延ロックループ回路を具えていることを特徴とする請求項３４に記載のメモリーデバイス。
【請求項３８】
前記所定の最低通常動作周波数が約100MHzであることを特徴とする請求項３４に記載のメモリーデバイス。
【請求項３９】
前記所定の最低通常動作周波数未満の前記周波数が約50MHzであることを特徴とする請求項３８に記載のメモリーデバイス。
【請求項４０】
回路ボード上に実装された複数の離散した半導体メモリーデバイスを具えたメモリーモジュールであって、前記複数の離散した半導体メモリーデバイスの各々が、通常動作モード及び代替動作モードで動作可能であり、前記離散した半導体メモリーデバイスの各々が、
第１非同期入力信号を受信するための第１入力端子と；
第２非同期入力信号を受信するための第２入力端子と；
複数の同期制御信号を受信するためのコマンドバスと；
外部クロック信号を受信するためのクロック端子と；
前記クロック端子に結合され、前記外部クロック信号に応答して少なくとも１つの内部クロック信号を発生するクロック回路とを具えて、
前記デバイスが、前記第２非同期入力信号が無発行である間の前記第１非同期入力信号の発行に応答して、前記通常動作モードにおける第１機能を実行して、前記第１非同期入力信号が無発行である間の前記第２非同期入力信号の発行に応答して、前記通常動作モードにおける第２機能を実行して、
前記デバイスが、前記第１非同期入力信号及び前記第２非同期入力信号の同時発行に応答して、前記代替動作モードに入る
ことを特徴とするメモリーモジュール。
【請求項４１】
前記代替動作モードにおいて、前記クロック回路を無効にすることを特徴とする請求項４０に記載のメモリーモジュール。
【請求項４２】
前記デバイスが半導体メモリーであることを特徴とする請求項４１に記載のメモリーモジュール。
【請求項４３】
前記デバイスがダイナミック・ランダムアクセスメモリーであることを特徴とする請求項４２に記載のメモリーモジュール。
【請求項４４】
前記代替動作モード用の前記外部クロック信号の周波数が、前記通常動作モード用の前記外部クロックの周波数よりも低いことを特徴とする請求項４１に記載のメモリーモジュール。
【請求項４５】
前記第１非同期入力信号がリセット信号であり、前記通常動作モードにおける前記第１機能がリセット機能であることを特徴とする請求項４０に記載のメモリーモジュール。
【請求項４６】
前記第２非同期入力信号がチップセレクト信号であり、前記通常動作モードにおける前記第２機能が、前記コマンドバスに結合されたコマンドデコーダを有効にすることを含むことを特徴とする請求項４５に記載のメモリーモジュール。
【請求項４７】
前記通常動作モードにおける前記外部クロック信号の周波数が約100MHzよりも高いことを特徴とする請求項４４に記載のメモリーモジュール。
【請求項４８】
前記代替動作モードにおける前記外部クロック信号の周波数が、約50MHz未満であることを特徴とする請求項４７に記載のメモリーモジュール。
【請求項４９】
前記クロック回路が遅延ロックループ回路を具えていることを特徴とする請求項４０に記載のメモリーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体デバイスに関するものであり、特に同期半導体デバイス、即ちその動作が外部供給される発振クロック信号によって調整される半導体デバイスに関するものである。
【背景技術】
【０００２】
マイクロプロセッサ、メモリーデバイス、ディジタ信号プロセッサ、等を含む半導体デバイスの分野は、大いに活性化し、急速に発展してきた。半導体デバイスの種々のカテゴリ及びサブカテゴリが知られ、そして商業的に入手可能である。常に増大するコンピュータ及びコンピュータベースの装置の一般化及び普遍化により、予見可能な将来については、民生及び産業分野の両方において、様々な異なる種類の半導体デバイスの需要が伸び続ける。
【０００３】
一般的な提案として、半導体デバイスは２つの大きなカテゴリ：即ち同期及び非同期の一方に分類することができる。同期半導体デバイスとは、その動作が、外部供給されるクロック信号によって調整されるか、あるいはこのクロック信号に同期するものであるのに対し、非同期デバイスはクロック信号を必要としない。
【０００４】
今日用いられている半導体メモリーデバイスのより一般的なカテゴリの１つが、ダイナミック・ランダムアクセスメモリー、またはＤＲＡＭである。あらゆるＤＲＡＭに所望される特徴は、半導体のダイ面積の単位面積当たりの高い記憶容量、高いアクセス速度、低い電力消費、及び低コストである。
【０００５】
ＤＲＡＭに所望される特徴を最適化するために用いられてきた１つの方法は、こうしたデバイスを、複数同期してアクセス可能にすべく設計することである。同期ＤＲＡＭは一般に、外部供給されるクロック信号を必要とし、そのタイミングは、クロック信号と所定の関係を有しなければならない。同様に、ディジタルデータは、外部供給されるクロック信号と同期の関係を以って、同期メモリーデバイスから読み出され、そして同期メモリーデバイスに書き込まれる。同期ＤＲＡＭ技術は多年数にわたって開発されてきており、同期ＤＲＡＭ（ＳＤＲＡＭ（Synchronous DRAM）と頻繁に称される）は、パーソナルコンピュータ産業を含めた民生及び産業用途において広範に用いられている。
【０００６】
ＳＤＲＡＭの記憶容量が増加すると共に、半導体基板のダイサイズ（ダイの大きさ）も（高密度の、単位面積当たりのメモリー記憶容量を可能にする半導体処理技術の改良が同時に行われているにもかかわらず）通常増加することは、当業者にとって明らかである。基板の大きさが増加すると共に、基板中を通って伝播する電気信号全体の同期に影響する他の要素も関係してくる、ということも認識されている。容量結合、インピーダンス・ローディング（装荷）、処理変形、等のような問題は、基板内を導通する独立した信号間の相互関係が同期の関係に留まることを保証する、ということを挑戦的なことにし得る。半導体デバイスの処理速度が増加すると共に、こうした同期の問題（時として「スキュー」という一般表現をされる）が一層重大なものと成り得る。ピコ秒のオーダーの時間差が、デバイスが信頼性を以って適正に動作するか否かを決定し得る。
【０００７】
一般的な実現では、外部クロック信号ＣＬＫが、図３Ａに示すような単一の周期的な方形波から成り、この方形波は、ほぼ一様な周期性で、論理ハイ（高）の電圧レベル（例えば3.3V）と論理ロー（低）の電圧レベル（通常0V）との間で、50%のデューティサイクルで振動する（各完全なクロックサイクル中に、信号が論理ローのレベルにあるのと同じ時間だけ、信号が論理ハイのレベルにあることを意味する）。現在技術状況の半導体デバイスでは、クロック信号が数百MHzのオーダーの周波数を有し得る。
【０００８】
ＳＤＲＡＭのような同期半導体デバイスは一般に、クロック信号のような外部入力信号を、デバイスの、別個ではあるが相互に関係するいくつかの（あるいは多数の）機能副回路に供給する必要がある。半導体デバイスの通常のレイアウトの問題では、デバイス全体の別個の各副回路を、物理的に異なる位置に、恐らくは基板全体を通して分散した位置に配置するのが一般的である。このことは、基板を通して電気信号を搬送する導通の長さ、及び従って種々の導体トレースの容量性及び複素インピーダンス負荷が、信号どうしの間で変化することを意味する。従って、例えばクロック信号入力ピンから１つの機能副回路までのクロック信号の遅延が、他の機能副回路への伝播遅延と異なることがあり、こうした差は、100MHz程度（及びこれ以下）のオーダーの高いクロックレート（速度）で動作するデバイスにとって重大なものとなり得る。
【０００９】
こうした考察に応えるために、「遅延ロックループ」または「ＤＬＬ（Delay-locked Loop）」と称される方法を採用することができる。図１に、ＤＬＬの実現の簡単な例を示す。図１では、外部供給クロック信号ＣＬＫを、仮想的なメモリーデバイス１０の入力ピン１２に供給している。図１に示すように、外部供給ＣＬＫ信号がＤＬＬブロック２０に供給される。ＤＬＬブロック２０は、複数の独立したクロック信号を導出して、これらのクロック信号をライン（線）２２、２４、及び２６上でメモリーデバイス１０の種々の副回路に供給すべく動作する。（図１には内部クロック信号を３つしか示していないが、いずれの所定の実現においても、より多くのクロック信号が必要となり得る。）ＤＬＬブロック２０（図１では都合上、集中した位置に表わしているが、基板の面積全体にわたって分散した回路を表わすことがある）の機能は、ライン２２、２４、及び２６上で、デバイス１０の種々の分散した副回路に供給されるクロック信号の相対的なタイミングを調整して、これによりデバイス１０の全体的な同期動作を達成可能にすることである。
【００１０】
図１のＤＬＬブロック２０のようなＤＬＬブロックは、図１に破線２８で例示するように、ある種のループバック動作を利用することがあり、これにより、ＤＬＬブロック２０に、ライン２２上でコマンドブロック１４に供給されるクロック信号のタイミングを、入力される外部クロック信号ＣＬＫのタイミングと比較するためのフィードバック（帰還）を設ける。
【００１１】
図１の簡略化した例では、コマンド入力バッファ１４及びデータ入力バッファ１６の各々が、クロック信号を受信してこれにもとづいて動作して、コマンド（ＣＭＤ）入力ピン１５及びデータ（Ｄａｔａ）入力ピン１７は同期入力と称される。こうしたものとして、入力ピン１５及び１７に供給される二進（バイナリ）データは、対応する内部クロック信号の立上り及び立下りエッジによって、それぞれバッファ１４及び１６に記憶されるに過ぎない（このプロセスは時として「信号捕捉」と称される）。
【００１２】
図１のＤＬＬブロック２０のような一般的なＤＬＬ回路の機能の結果として、ライン２２の伝播及びローディング特性が、例えばライン２４及び２６のこれらの特性と大幅に異なれば、ＤＬＬ回路はこうした差をなくして、適正なデバイス動作を維持可能にすることを保証することができる。ＤＬＬ回路２０の内部で、独立した遅延及びスキュー（ねじれ）（プログラム可能、あるいは自動調整）を、外部供給されたクロック信号に導入して、デバイス１０内の他の機能ブロックの各々が、互いにほぼ同期したクロック信号を受信することを保証することができる。ＤＬＬによって導入したこれらの遅延及びスキューは微小であり、ピコ秒のオーダーでであるが、それでもなお、半導体デバイスの適正な動作にとっては重大であり得る。
【００１３】
【特許文献１】米国特許5,920,518
【特許文献２】米国特許6,201,424B1
【特許文献３】米国特許6,130,856  ＤＬＬの機能は一般に、内部クロック発生のプロセス（過程）として考えることができ、当業者は疑いもなく、少なくとも一般的には、半導体デバイス内のＤＬＬの概念に精通している。同期メモリーデバイス用のＤＬＬの実現の種々の例は、Harrison他に授与された米国特許番号5,920,518、発明の名称”Synchronous Clock Generator Including Delay-Locked Loop”、Harrison他に授与された米国特許番号6,201,424B1、発明の名称”Synchronous Clock Generator including a Delay-Locked Signal-Loss Detector”、及びMcLaury他に授与された米国特許番号6,130,856、発明の名称”Method and Apparatus for Multiple Latency Synchronous Dynamic Random Access Memory”である。上述した’518、’424、及び’856特許の各々は、本発明の譲受人に通常の権利譲渡をされ、各々を参考文献として本明細書に含める。
【００１４】
ＤＬＬは頻繁に、クロックのある半導体デバイスの意図した動作速度に特化した方法で実現されることは、当業者にとって明らかである。例えば、ＳＤＲＡＭ（及びそのＤＬＬ）を、例えば100MHzのクロック速度で動作する仕様で設計することができる。こうした場合には、その仕様の速度とは大幅に異なる速度（より速くてもより遅くても）でのデバイスの動作は、内部ＤＬＬブロックの、内部発生クロック信号と外部供給クロック信号との同期を維持する能力については妥協する状況を生じさせる。
【００１５】
内部発生クロック信号及び外部供給クロック信号どうしの間の同期の維持不能は、半導体デバイスの通常動作中には一般に問題とならない。しかし、こうした不能が問題となり得る理由の１つは、半導体デバイスの試験（テスト）に関係するものである。一部の場合には、部分的あるいは完全に製造したデバイスに対して、試験するデバイスの最終的に意図する動作とは大幅に異なる動作速度で試験を行うことが必要であるか、あるいは望ましいことがあり得る。
【００１６】
ＳＤＲＡＭを含むＤＲＡＭはしばしば、プリント回路ボード上に実装した複数の個別のメモリーデバイスから成るいわゆる「メモリーモジュール」に内蔵される。（個別の集積回路の１つ以上の構成要素から成る）ＤＲＡＭを封止して、プリント回路ボード上に実装した後には、内部回路のノード、例えばＤＬＬ回路に関係するノードにアクセスできないことにより、個別のメモリー回路の試験が問題となる。このことが問題になるという１つの理由は、往々にして、メモリーのような半導体デバイスを試験するために用いる専用試験装置または固定装置が、試験中のデバイスの動作に指定された速度で動作することが不可能である、ということである。このため、試験中のデバイスを、「通常（ノーマル）」動作中よりも低いクロック速度で動作させることが所望され、かつ／あるいは必要になり得る。しかし、上述したように、このことは、特定の内部回路、特にＤＬＬが、ある範囲内の「通常」動作周波数以外で適正に動作する能力という意味では、問題をもたらし得る。
【００１７】
この潜在的な問題に対する１つの解決法は、所定パターンのビットを書き込み可能な「モードレジスタ」を設けて、試験モードのような代替モードでデバイスの動作を開始させることであった。こうした方法では、このモードレジスタに結合したデコーダ（復号化器）回路を、ビットの所定パターンを検出して、適切な制御信号を発行して、デバイスが前記ビットの所定パターンに対応するモードで動作することを可能にする適切な内部調整を行うように条件設定する。
【００１８】
試験モードでの動作は、ＤＬＬ回路のような特定の内部副回路を一時的に無効にすることを含むことがあり、この内部副回路を無効にしなければ、デバイスの「通常」動作速度とは大幅に異なるクロック速度でデバイスが適正に動作することの妨げとなり得る。一旦、問題となる回路を無効にすると、こうした逆効果について関心を払うことなしに、試験モード（例えば、大幅に低い動作速度を含むモード）での動作を開始することができる。
【００１９】
上述した試験モードレジスタの方法についての潜在的な欠点は、試験モード回路が、速度に敏感かつ速度が厳密な回路経路に影響を与えるということである。即ち、動作速度の大幅な変更に敏感であることが知られている回路を無効にすることは、内部信号どうしの間の他のタイミング関係に悪影響を与え得る。上述した方法についての他の潜在的な問題は、モードレジスタを設けることはそれ自体不所望となり得る、というのは、モードレジスタが半導体の貴重な「用地」（即ち、基板面積）を消費して、回路の複雑性を増加させるからである。モードレジスタのような方法を採用しても、指定可能な異なる動作モードの数が、モードレジスタのビット数によって必然的に限定されて、実現が所望される種々の試験モードのすべてを収めるためには、利用可能なモード数が不十分になる。
【００２０】
「モードレジスタ」によって、半導体デバイスの代替動作モードを指定するという挑戦に取り組むことのさらに他の潜在的な欠点は、制御信号またはデータ信号の「捕捉」が、デバイスを代替モードにするためだけでなく、デバイスを「通常」モードに復帰させるためにも必要になるということである。例えば、デバイスを代替動作モードにするために使用するコマンド入力ポートまたはデータ入力ポートが、「捕捉」副回路（図１の仮想的な例におけるコマンド副回路１４またはデータ副回路１６）に頼り、この捕捉回路そのものが、適正な動作のためにＤＬＬが発生するクロック信号に依存する実現を考える。こうした半導体デバイスを代替動作モードにすることは（このデバイスが、ＤＬＬ回路を作動させるモードで動作を開始するものと仮定すれば）可能ではあるが、一旦、ＤＬＬ回路を作動させない代替動作モードを開始すれば、その後に、デバイスを「通常」動作モードに復帰させるのに必要なコマンドまたはデータを「捕捉する」ことが困難あるいは不可能になり得る。このことは、「通常」動作に復帰するために使用し得るコマンドまたはデータを捕捉するために使用する副回路は、ＤＬＬ回路を作動させない限り、対応する副回路によって「捕捉」されることができない、という理由による。このことは、「キャッチ２２（Catch 22）」または「チキン・アンド・エッグ（chicken and egg：鶏と卵）」の解決法であり、即ち、「通常」動作を再開するまでは、デバイスの「通常」動作を再開させるための真のメカニズムを再起動することができない。
【００２１】
従って、集積回路デバイス内の副回路を一時的にパワーダウン（低電力）あるいは無効にして、その後に通常モードに復帰させるために、改善された方法及び装置の必要性が残されている。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、１つ以上のＤＬＬ依存の副回路を有する半導体デバイスを、代替動作モードにすることを可能にする装置、及びこれに対応する方法に関するものであり、この代替動作モードでは、ＤＬＬ回路を一時的に不作動にして、その後に、「通常」動作（即ち、ＤＬＬ回路を作動させるモード）に復帰させる。
【課題を解決するための手段】
【００２３】
１つの好適例によれば、本発明は、通常は内部ＤＬＬ依存の副回路（即ち、非同期入力）の関与なしに受信する１つ以上の入力信号を追加的に利用して、半導体デバイスを代替動作モードにする方法及び装置に関するものであり、この代替動作モードでは、１つ以上の内部ＤＬＬ副回路を無効にする。
【００２４】
１つの好適例では、本発明は、１つ以上の外部供給可能な入力信号を有する同期ＤＲＡＭから成り、これらの入力信号は、内部発生のＤＬＬクロック信号との同期が関係しない手段によって、受信されて内部回路に入る。本発明の、考えられる種々の好適例では、半導体デバイスに外部供給可能な１つ以上の信号が、デバイスが「通常」動作モードとは代替モードで動作するようにこのデバイスを調整する。こうした代替モードは、通常モードでは所定方法で動作する同期デバイスであるデバイスが、代替モードでは、より低い、あるいはよる高い同期速度で動作する以外は、即ち、通常モードに対してより低い、あるいはより高いクロックレート（速度）で動作する以外は、同じ所定方法で動作するように調整される代替モードから成ることが好ましいが、これに限らない。
【００２５】
１つの好適例では、本発明は、少なくとも１つの外部供給クロック信号から導出した１つ以上の内部発生クロック信号に同期して信号を受信すべく適応させた複数の入力ピンを有する同期ＤＲＡＭから成り、この１つ以上の内部発生クロック信号は一般に、ＤＬＬ（遅延ロックループ）信号と称される。これに加えて、本明細書に開示するＤＲＡＭは、いずれの内部発生または外部発生のクロック信号とも非同期で信号を受信すべく適応させるか、あるいは、いずれの内部発生または外部発生のクロック信号とも、同期または非同期のいずれかで信号を受信すべく適応させた少なくとも１つ、好適には２つの入力ピンを有する。
【００２６】
本明細書に開示する１つの好適例では、半導体デバイスが、同期信号の発生に関係する内部プロセスの不作動及び作動を共に可能にする。特定の好適例では、本発明は、内部遅延ロックループ副回路の無効（ディセーブル）化、及びその後の有効（イネーブル）化を含み、このロックループ副回路は、通常動作では、１つ以上の外部供給クロック信号の供給により、１つ以上の内部クロック信号の発生を調整する。本発明の１つの態様によれば、内部ＤＬＬ副回路の不作動及び作動を、通常モードでは内部発生または外部発生のクロック信号とは非同期で信号を受信すべく適応させた１つ以上の入力ピンに信号を供給することによって達成する。
【００２７】
本明細書に開示する特定の好適例では、本発明は、ＳＤＲＡＭへの外部「リセット」入力及び外部「チップセレクト（チップ選択）」入力の使用を含む。特定の好適例では、外部供給される「チップセレクト」入力が第１論理レベルで他の外部入力に供給された上で、外部「リセット」信号がＳＤＲＡＭの外部入力に対して発行されると、ＳＤＲＡＭが「通常」モードで動作するように調整されるが、「チップセレクト」入力が第２論理レベルで供給された上で「リセット」信号が発行されると、ＳＤＲＡＭが代替動作モードで動作するように調整されて、この代替動作モードでは、ＳＤＲＡＭ内の特定の遅延ロックループ（ＤＬＬ）副回路が無効にされる。ＤＬＬ回路が無効にされれば、ＳＤＲＡＭは通常とは異なる動作モードで動作することができ、通常動作用に指定された周波数とは大幅に異なる周波数を有するクロック信号を、１つ以上のクロック信号入力に供給されて動作することができる。
【００２８】
本発明の、以上及び他の特徴及び態様は、以下の、本発明の特定実施例の詳細な説明を添付図面に関連付けて参照すれば、最良に理解することができる
【発明を実施するための最良の形態】
【００２９】
以下の開示では、明瞭さのために、実際的な実現のすべての特徴を記述しているわけではない。こうした実際的な実現のいずれの開発においても、あらゆるこうしたプロジェクトのように、開発者の特定目標及び副目標（例えば、システム及び技術上の制約への準拠）を達成するために、膨大な回数の設計及びプログラムの決定を行わなければならないことはもちろんであり、これらの決定は実現どうしで変化する。さらに、関係する環境にとって適切な設計慣行に注意を払う必要がある。開発の努力は複雑であり、かつ時間を要することがあるが、それにもかかわらず、関連分野の通常の手法を定例的に用いることは明らかである。
【００３０】
図２に、本発明の一実施例による半導体メモリーデバイス５０の大幅に簡略化したブロック図を示す。開示する実施例では、メモリーデバイス５０が同期ダイナミック・ランダムアクセスメモリー（ＳＤＲＡＭ）であるが、本明細書の開示が有益である通常の当業者にとっては、本願の範囲がＳＤＲＡＭのみに限定されないことは明らかである。ＳＤＲＡＭ５０が、図２に特に表わす機能構成要素に加えて、多量の回路を内蔵することも明らかである。しかし、こうした他の回路は、簡単さ及び明瞭さのために省略してある、というのは、こうした回路は通常の当業者にとって周知であり、本発明の実施に特に関係するものではない。
【００３１】
図２を描いた詳細さのレベルで見れば、ＳＤＲＡＭ５０が、制御回路５２、遅延ロックループ回路５４、アドレス指定回路５６、入力／出力回路５８、メモリーバンク６０、センスアンプ（センス増幅器）回路６２、列デコーダ（復号器）回路６４、及び行デコーダ回路６６を具えている。一実施例では、メモリーデバイス５０が、複数の（例えば４つの）メモリーバンク６０、センスアンプ回路６２、列デコーダ６４、及び行デコーダ６６を具えているが、本実施例の開示及び図面を明瞭にするために、これらの機能構成要素毎に１つのみを示す。
【００３２】
引き続き図２を参照すれば、ＳＤＲＡＭ５０が複数の（例えば８つの）入力／出力（Ｄａｔａ）ピン６８を有する。メモリーバンク６０の各々が、行及び列に配置されたメモリーセルのアレイを含み、これらのメモリーバンク６０は、それぞれの行デコーダ６６及びセンスアンプ６２に接続されている。各メモリーバンク６０は入力／出力回路５８にも接続され、入力／出力回路５８は列デコーダ６４に接続されている。入力／出力回路５８は、メモリーバンク６０からＤａｔａピン６８上にデータを出力するための通常の読出し回路（図示せず）を具えている。入力／出力回路５８は、Ｄａｔａピン６８上で受信したデータをメモリーバンク６０内に入力するための通常の書込み回路（図示せず）も具えている。
【００３３】
制御回路５２は、アドレス回路５６に結合されて、種々の外部制御信号を入力として受信する。例として（この例に限定されないが）、制御回路５２がチップセレクト信号（ＣＳ＃）及びリセット信号（Ｒｅｓｅｔ）を受信することができるが、周知のように、一般的なＤＲＡＭは、他の多数の信号、例えば行及び列アドレス・ストローブ信号（ＲＡＳ及びＣＡＳ）、ライトイネーブル（書込み許可）信号（ＷＥ＃）、等を受信する。図２では、種々の制御信号がコマンド（ＣＭＤ）バス６９によって表現される。通常の当業者は、コマンドバス６９経由でデバイス５０に供給される種々の制御信号に精通している。図２には示していないが、制御回路５２は、デバイス５０の他の機能構成要素の大部分に結合されることが多く、通常の構成では、制御回路５２が、これに供給される種々の制御信号を解釈して、デバイス５０内の残りの回路の全般的な動作を駆動及び制御することができる。
【００３４】
図２に示すデバイス５０の種々の機能構成要素は、互いの空間的な関係を良く規定して配置した分離可能な離散（ディスクリート）回路として示しているが、実際の実現では、種々の回路は、半導体基板の一部または全体に分散させることが多く、一部の機能構成要素は散在することは知られている。即ち、図２はデバイス５０を、実現向きの透視図ではなく機能透視図として描いたものである。
【００３５】
遅延ロックループ（ＤＬＬ）回路５４は、外部クロック信号ＣＬＫをその入力で受信して、複数の内部クロック信号ＩＮＴＣＬＫ１．．．ＩＮＴＣＬＫＮをその複数の出力に発生する。図では明瞭にするために、ＤＬＬ回路５４と図２に示す他の機能回路との接続は、少数の例のみを示すが、内部クロック信号はデバイス５０の他の多くの機能構成要素に供給されることは明らかである。
【００３６】
以上に説明したように、ＤＬＬ回路５４の機能は内部クロック信号を発生することであり、これらの内部クロック信号の各々が、互いに同期するように時間的に適宜調整されて、デバイスの適正な動作を可能にする。
【００３７】
図２に、内部クロック信号を受信するものとして示す回路の１つがアドレス指定回路５６である。ＳＤＲＡＭ５０は同期デバイスであるので、アドレス情報がアドレス指定回路５６によって適正に「捕捉」されるためには、外部クロック信号ＣＬＫに同期させてメモリーアドレスをＡＤＤＲピンに供給しなければならない。同様に、デバイス５０に書き込むデータ、及びデバイス５０から読み出すデータは、こうした同期の方法で入力／出力Ｄａｔａピンに出現しなければならない。
【００３８】
本発明の１つの態様によれば、ＳＤＲＡＭ５０は、ＤＬＬ回路５４を無効にする少なくとも１つの試験（テスト）モードで動作可能であることが好ましい。こうした機能を提供するために、１つの実施例では、制御回路５２が、コマンドバス６９上に外部供給される制御信号の所定パターンに応答して、ＤＬＬ回路５４を無効にして、試験モード（即ち「ＤＬＬオフ」モード）でデバイス５０の動作を開始するように、制御回路を調整する。ＤＬＬオフモードでは、外部供給クロック信号ＣＬＫをデバイス５０の種々の機能構成要素に直接供給して、これらの構成要素は通常は、ＤＬＬ回路５４が発生するＩＮＴＣＬＫクロック信号を受信し、即ち、ＤＬＬ回路５４は外部供給クロック信号ＣＬＫの調整を実行しない。このようにして、ＤＬＬオフモードで動作するデバイス５０は、デバイス５０の通常の動作速度よりも大幅に遅い速度を含むあらゆるクロック速度で動作することができる。例えば、通常は100MHzのクロックを使用するように指定されたメモリーを、試験目的で、ＤＬＬオフモードでは10MHzで動作させることができる。
【００３９】
本発明の他の態様によれば、デバイス５０をＤＬＬオフモードにすること、及びＤＬＬオフモードでなくすることに関係する制御信号は、非同期または非クロック動作の信号であり、これらの信号は例えば、コマンドバス６９経由でデバイス５０に供給されるチップセレクト信号（ＣＳ＃）及びリセット信号（ＲＥＳＥＴ＃）である。このことの意義は、デバイス５０を、ＤＬＬオフモードの後に「通常」動作モードに復帰させる能力にある。同期（即ちクロック動作、クロックド）入力を、デバイス５０の動作モードを変更する目的で使用するものとすれば、デバイス５０を一旦、ＤＬＬ回路５４を無効にする動作モードにすると、デバイス５０を通常動作モードに復帰させることは、不可能ではないにしても困難になる。
【００４０】
図３に、デバイス５０の通常動作モードでの動作に関連する特定の信号の状態を表わすタイミング図を示す。従来のＳＤＲＡＭの実現によれば、デバイス５０の電源投入（パワーアップ）時にデバイス５０をリセットしなければならない。この目的のために、コマンドバス６９は、ＲＥＳＥＴ＃入力信号を受信するためのＲＥＳＥＴ＃入力ピンを具えている。同様に、従来のＳＤＲＡＭの実現によれば、デバイス５０は、チップセレクト入力信号（ＣＳ＃）をコマンドバス６９内のピン上で受信する。チップセレクト入力信号（ＣＳ＃）は、制御回路５２内の特定の復号化（デコード）回路を有効（イネーブル）及び無効（ディセーブル）にして、これにより、チップセレクト信号が、チップが動作用に選択されていないことを示すと、コマンドバス６９に供給される種々の入力信号（コマンド）をマスクする。従来の方法では、チップセレクト入力が、複数のメモリーデバイス５０を含むシステム内のバンクの外部的な選択を行って、これらのメモリーデバイス５０の各々が、複数のメモリーバンクのうちの分離可能な１つとして機能する。
【００４１】
本発明の１つの好適例によれば、チップセレクト入力（ＣＳ＃）及びリセット入力（ＲＥＳＥＴ＃）が共に非同期入力であり、このことは、ＣＳ＃信号及びＲＥＳＥＴ＃信号の状態が、クロック信号（ＣＬＫ）とは無関係にサンプリングされることを意味する。
【００４２】
従来の実現によれば、デバイス５０を所定の方法で電源投入及び初期化しなければならない。種々の電源入力（図示せず）に、（ラッチアップを回避するための）指定手順で電源を供給した後に、そして、すべての電源及び基準電圧が安定した後に、クロック信号ＣＬＫをクロック入力に供給する。安定したクロック信号ＣＬＫが、所定期間（例えば200μS）だけ存在しなければならない。
【００４３】
次に、リセットコマンドを発行しなければならない。開示する実施例では、リセットコマンドが、ＲＥＳＥＴ入力に供給される論理ハイのパルスであり、チップセレクト信号ＣＳは論理ローのレベルに留まる。（ここでも、ＲＥＳＥＴ入力及びＣＳ入力は、図２のコマンドバス６９の一部である。）１つの実施例では、ＲＥＳＥＴパルスがある最小持続時間を有しなければならない。リセットコマンドは、ＤＬＬクロック信号を開始させて同期（ロック）させて、メモリーバンク６０をプリチャージ（事前充電）する。
【００４４】
図３Ａに示すように、クロック信号ＣＬＫは時刻ｔ1に発生を開始して、時刻ｔ2まで、200μS間安定状態に留まる。１つの実施例では、クロック信号ＣＬＫが、200〜300MHzのオーダーの周波数を有し得る。時刻ｔ2で、Ｒｅｓｅｔ信号を発行して（論理ハイ）、時刻ｔ3までの少なくとも最小期間中、即ち図３ＡにｔRSTPWで表わす期間中は、発行されたままにする。時刻ｔ3で、Ｒｅｓｅｔ信号を発行中止する（論理ロー）。これに続く、図３ＡにｔRESETで表す他の最小時間中には、デバイス５０がリフレッシュ・コマンドによって動作を継続し、リフレッシュ・コマンドは、時刻ｔ4におけるチップセレクト（ＣＳ）信号の発行を含む。なお、図３Ａに示すリセットコマンドの期間中は、チップセレクト信号（ＣＳ）を論理ロー（無発行）のレベルに維持する。即ち、デバイス５０がその通常動作モードで動作している期間中には、Ｒｅｓｅｔ信号と同時にＣＳ信号を発行しないものとし、その逆も成り立つ。
【００４５】
今度は図３Ｂを参照して説明し、図３Ｂには、デバイス５０を、ＤＬＬ回路５４が無効にされるモード（ＤＬＬオフモード）に初期化することに対応するタイミング図を示す。図３Ｂに示すように、ＤＬＬオフモードにする初期化は、時刻ｔ5におけるチップセレクト信号ＣＳの発行から始まる。本発明の１つの態様によれば、クロック信号ＷＣＫは、図３Ｂの初期化シーケンス（手順）中には「ドントケア（論理レベルを問わない）」状態である。
【００４６】
チップセレクト信号は、図３ＢにｔSCS_DLLで表わす最小期間だけ発行しなければならない。次に、時刻ｔ6で、リセットパルスによってＲｅｓｅｔ信号の発行（論理ハイ）が始まる。リセットパルスは、時刻ｔ7、即ちＲｅｓｅｔ信号が無発行になる時点まで、リセットパルス間隔ｔRSTPWだけ継続する。しかし、Ｒｅｓｅｔ信号が無発行になる際には、チップセレクト信号（ＣＳ）は発行されたままであり、ここで開示する実施例では、チップセレクト信号は、次にＲｅｓｅｔ信号が無発行になるまで、あるいは時刻ｔ8までの、ｔHCS_DLLなる最小間隔だけ発行されたままにしなければならない。
【００４７】
時刻ｔ8に続いて、Ｒｅｓｅｔ信号及びＣＳ信号を共に、ＲＥＳＥＴ信号の無発行に続いて間隔ｔDLLOFFが経過するまで、あるいは時刻ｔ9まで、無発行のままにする。その後に、デバイス５０のＤＬＬモードでの動作を開始することができ、これはＣＬＫ入力へのクロック信号の供給で始まる。本発明の特徴によれば、ＤＬＬ回路５４を無効にすれば、図３ｂのＣＬＫ信号が、デバイス５０の通常動作用に指定されたクロック信号とは大幅に異なり得る。明らかに、デバイス５０をＤＬＬオフモードにする初期化に続く、図３ＢのＣＬＫ信号は、通常動作におけるＣＬＫ信号のオーダーであるか、あるいはこれより遅くなり得る。従って、図３Ａではクロック信号ＣＬＫが200〜300MHzになり得るのに対し、図３Ｂのクロック信号ＣＬＫは、例えば10〜50MHzになり得る。デバイス５０を試験する目的での、このことの利点は、当業者にとって明らかである。特に、一旦デバイス５０をＤＬＬオフモードに初期化すると、デバイス用に指定された最低の通常動作周波数よりも大幅に低い同期クロック周波数でも、従来の技法及び試験装置を用いてデバイスの動作を試験することができる。上述したように、与えられた半導体デバイスを、製造業者が、例えば100MHzを下回らない同期外部クロック周波数（時として「部分定格」と称される）で動作するように指定することができ、これに対し、ＤＬＬオフモードでは、デバイスを試験モードで、例えば50MHz未満の大幅に低い周波数で動作させることができる。
【００４８】
さらに、通常動作モードとＤＬＬオフの動作モードとを切り換える目的でモードレジスタを利用しないことが望ましいことは、当業者にとって明らかである。特に、本発明は、限定数のモードレジスタのビットパターンを、ＤＬＬオフ機能専用にすることを必要としない。実際に、本発明はモードレジスタの存在を全く必要としない。
【００４９】
本発明の好適な実施例では、一旦ＤＬＬオフモードでの試験を完了すると、上述した従来のリセットコマンドを発行することによって、メモリーデバイス５０を「通常」動作モードに復帰させることができる。
【００５０】
上述したように、本発明は、多数のメモリーデバイスを回路ボード上に実装した後に、メモリーデバイス５０のようなメモリーデバイスの試験を促進するために特に有利であると考えられ、例えば周知のシングル−インライン−メモリーモジュール（ＳＩＭＭ）あるいはデュアル−インライン−メモリーモジュール（ＤＩＭＭ）の類である。というのは、こうしたモジュール用の試験装置の大部分が、指定された「通常」動作のクロック速度で試験中のデバイスの動作に適応されていないからである。このことは、モジュールに含まれる個々のメモリーデバイスが、試験装置のより遅い動作速度に適応不可能なＤＬＬ回路を使用する場合に、問題となり得る。ここで図４を参照して説明し、図４に、多数の（12個の）メモリーデバイス５０を内蔵するＳＩＭＭ８０を例示する。モジュール８０は、個別のメモリーデバイス５０を複数有する回路ボード８２を具えて、メモリーデバイス５０は、本明細書で図２、図３Ａ、及び図３Ｂを参照して説明したのとほぼ同様のものである。本実施例では、モジュール８０がＪＥＤＥＣ（Joint Electron Device Engineering Council：米国の電子部品の標準化団体）の、工業規格の72ピン型のものであり、例えば16MBまたは32MBの容量を有し得る。
【００５１】
以上の、本発明の特定実施例の詳細な説明より、１つのモードでは特定の副回路を無効にする少なくとも２つのモードで動作可能なメモリーデバイスが明らかに開示された。そして、こうしたメモリーデバイスを動作させる方法も開示した。本発明は、通常動作モードとＤＬＬオフの動作モードとを切り換え可能にする目的用のモードレジスタを利用しない点で有利である。本明細書では、本発明の特定実施例についてある程度詳細に開示してきたが、このことは単に、本発明の種々の特徴及び態様を説明する目的であり、本発明の範囲を限定することを意図したものではない。特許請求の範囲に規定した本発明の範囲を逸脱することなしに、開示した実施例に対して、種々の代替、変更、及び／または変形を行うことができるものと考えられ、これらは、本明細書に示唆した実現のたぐいを含むが、これらに限定されない。
【図面の簡単な説明】
【００５２】
【図１】１つ以上の内部発生遅延ロックループを有する従来技術の半導体デバイスのブロック図である。
【図２】本発明の実施例による半導体メモリーデバイスのブロック図である。
【図３Ａ】図２のメモリーデバイスの、動作の第１モードの開始に関連する電気信号を示すタイミング図である。
【図３Ｂ】図２のメモリーデバイスの、動作の第２モードの開始に関連する電気信号を示すタイミング図である。
【図４】図２のメモリーデバイスを多数内蔵するメモリーモジュールを示す図である。
【図１】
2005514721.tif 000003
【図２】
2005514721.tif 000004
【図３Ａ】
2005514721.tif 000005
【図３Ｂ】
2005514721.tif 000006
【図４】
2005514721.tif 000007
【国際調査報告】
2005514721.tif 000008
2005514721.tif 000009
2005514721.tif 000010