(57)【要約】  本発明の複合型切替え電流式双一次積分器(100)は相互結合された実型双一次積分器の対として形成されており、同相（I）および直交相(Q)の差動対用の入力端（10,11,12,13）と、出力端（14,15,16,17）と、複数のサンプルホールド回路(20,30,40,50)および結合換算回路（70,71,80,81）から成る装置とを含む。動的要素一致機能が、様々な信号経路で換算回路を交換することにより換算回路間の不一致による影響を低下するのに使用される。異なる信号経路間の信号のクロストークを防ぐために、このサンプルホールド回路によりサンプリング動作の最初だけサンプルホールド回路に結合された換算回路が変わらないようになっている。
2005514724.tif 000002
【特許請求の範囲】
【請求項１】
同相入力信号の差動対用の第１および第２入力端と、直交相入力信号の差動対用の第３および第４入力端と、同相出力信号の差動対用の第１および第２出力端と、直交相出力信号の差動対用の第３および第４出力端と、前記入力端と出力端を結合する複数のサンプルホールド回路およびこのサンプルホールド回路に結合されたスケーリング回路から成る装置と、動的要素整合手段とを含み、前記スケーリング回路のすくなくともいくつかは所定の切替えシーケンスに応じて交換され、前記複数のサンプルホールド回路の任意の回路に結合されたスケーリング回路の変更は、前記サンプルホールド回路によりサンプリング動作の始めに起こることを特徴とする複合型切替え電流式双一次積分器。
【請求項２】
複数のサンプルホールド回路とそれらに結合された複数のスケーリング回路から成る前記装置は、前記第１，第２，第３および第４入力端のそれぞれに現れた信号を積分する手段と、第１スケール係数により前記積分された信号のそれぞれをスケーリングする手段と、第２スケール係数により前記積分された信号をスケーリングする手段と、前記第２スケール係数によりスケーリングされ積分された信号を前記入力端に結合する手段と、を備え、前記同相および直交相信号が相互結合されていることを特徴とする請求項１記載の複合型切替え電流式双一次積分器。
【請求項３】
前記第１スケール係数を適用する前記複数のスケーリング回路のすくなくともいくつかが交換されるか、または前記第２スケール係数を適用する複数の前記スケーリング回路のすくなくともいくつかが交換されることを特徴とする請求項１記載の複合型切替え電流式双一次積分器。
【請求項４】
前記第１スケール係数を適用する前記複数のスケーリング回路の少なくともいくつかが交換され、前記第２スケール係数を適用する前記複数のスケーリング回路の少なくともいくつかが交換されることを特徴とする請求項２記載の複合型切替え電流式双一次積分器。
【請求項５】
前記交換が４つの第１スケール係数の平均化に影響を及ぼすかまたは４つの第２換算係数の平均化にも影響を及ぼすかの少なくともいずれかであることを特徴とする請求項４記載の複合型切替え電流式双一次積分器。
【請求項６】
所定の切替えシーケンスは、前記サンプリング動作の４つから成る反復周期をもつことを特徴とする請求項５記載の複合型切替え電流式双一次積分器。
【請求項７】
前記積分手段は、サンプリング動作を交互に実行しホールディング動作を交互に実行するサンプルホールド回路対を含み、前記サンプリング動作は、前記入力端の１つに現れた信号と前記対の他方のサンプルホールド回路により同時にホールドされた信号を同時にサンプリングするステップを含むことを特徴とする請求項２乃至６のいずれかに記載の複合型切替え電流式双一次積分器。
【請求項８】
前記第１および第２入力端における信号を交換し、前記第３および第４入力端における信号を交換する切替え手段を含み、前記交換は、前記各入力端に結合された前記複数のサンプルホールド回路の交互に実行されるサンプリング動作とホールディング動作と同期していることを特徴とする請求項７記載の複合型切替え電流式双一次積分器。
【請求項９】
請求項１乃至８のいずれかに記載の複合型切替え電流式双一次積分器を含むフィルタ。
【請求項１０】
請求項９記載のフィルタを含む無線受信器。
【請求項１１】
請求項１乃至８のいずれかに記載の複合型切替え電流式双一次積分器または請求項９記載のフィルタまたは請求項１０記載の無線受信器を含む集積回路。
【請求項１２】
請求項１乃至８のいずれかに記載の複合型切替え電流式双一次積分器を含む装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば、無線受信器用の複合型チャンネルフィルタでの使用に適した切替え電流式積分器と、こうした積分器を備えた装置に関する。
【背景技術】
【０００２】
低中間周波数アーキテクチャは、高レベルのチャンネルフィルタの積分が可能なので集積型無線受信器には魅力的である。低中間周波数受信器のチャンネルフィルタの周波数応答は、イメージ周波数を拒絶可能なのでゼロ周波数に対して非対称となっている。  そのため、同相および直交相の複数の入出力をもつ複合多相フィルタが必要となる。たとえば、Ｂ．Ｊ．Ｍｉｎｉｉｓその他による２０００年５月２８日ないし３１日の回路およびシステムに関するＩＥＥＥ国際シンポジウムの第Ｉ−６０ないしＩ−６３の「DECT用の低中間周波数多相受信器」（“A low-IF, Polyphase Receiver for DECT”、B.J. Minnis et al, pp.1-60 to 1-63, IEEE Int. Symposium on Circuits and Systems, May 28-31, 2000）を参照のこと。さらに、衝撃雑音から保護するために差動入出力を備えることが望ましい。
【０００３】
フィルタ設計の基本ブロックは積分器である。たとえば、Ｊ．Ｂ．Ｈｕｇｈｅｓによる２０００年２月のＩＥＥ議事録、回路装置システム、Vol147, No.1の第７３ないし８１ページの「切替え電流式ビデオフィルタの包括的設計（“Top-down design of a switched-current video filter”、J.B. Hughes, pp.73-81, IEE Proce. Cicuits Devices Syst, Vol 147, No.1, Feb. 2000）を参照。双一次積分器は、他の形の積分器よりも高性能であることが周知である。
【０００４】
コストを低下させるためには、CMOS集積回路（IC）に無線受信器または送受信機を実装するのが望ましい。こうした受信器または送受信機には、複数のアナログおよびデジタル回路は、それぞれのプロセスにより生成された個別の集積回路ではなく同じ１つの集積回路に実装される。高レベルの積分を達成するために、CMOSの部品の寸法は短くしてあるので、必要な電源電圧も抑えられている。切替え電流式サンプリング型アナログ回路は、電力消費が低く低電圧でうまく動作するので、上記の計画にうまく適合する。
【０００５】
したがって、異なる入出力を備えた複合型切替え電流式双一次積分器が必要である。異なる入出力を備えた実型切替え電流式双一次積分器が欧州特許出願第94306540.9号に開示されているが、これは複合型ではない。
【０００６】
複合信号を処理する回路を設計するには、通常、同相（I）および直交相（Q）信号経路が高いレベルでの一致が通常要求される。多相フィルタにおける同相と直交相信号経路間が不一致だと、イメージを拒否する性能が低下することになる。したがって、信号経路間の不一致が発生しなくなるような複合型切替え電流式双一次積分器が必要となる。
【０００７】
信号経路間の不一致の補償に使用できる周知の技術は、動的要素整合（DEM）である。この技術では、異なる信号経路が同じ平均回路特性をもつように回路要素が信号経路間で動的に交換される。たとえば、２００１年のＩＥＥＥ国際ソリッドステート回路会議のペーパー3.3.のＬ．Ｃ．Breemsその他による「複合ΣΔ変調器のイメージ拒否性能を改良する直交データ依存DEMアルゴリズム」（”A Quadrature Data-Dependent DEM Algorithm to Improve Image Rejection of a Complex S/D Modulator”, L.C. Breems et al, 2001 IEEE Int. Solid State Circuits Conf., paper 3.3.）を参照のこと。切替え電流式積分器に動的要素整合を用いることは、米国特許第5059832号に示唆されているが、この特許には、実施例は開示されておらず、動的要素整合を切替え電流回路に適用するときに発生する問題にもなんらの考慮もなされていない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、同相および直交相の信号経路の不一致による影響から保護された複合型切替え電流式双一次積分器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１態様によると、同相の入力信号の差動対用の第１および第２入力端と、直交相入力信号の差動対用の第３および第４入力端と、同相出力信号の差動対用の第１および第２出力端と、直交相出力信号の差動対用の第３および第４出力端と、前記入出力端を結合する複数のサンプルホールド回路およびそれに結合した複数のスケーリング回路からなる装置と、動的要素整合手段と、を備え、所定の切替え列に応じて前記複数のスケーリング回路の少なくともいくつかが交換され、前記複数のサンプルホールド回路の任意の回路に結合されたスケーリング回路の変更がサンプリング動作の始めにそのサンプルホールド回路により起こることを特徴とする複合型切替え電流式双一次積分器が提供される。
【００１０】
本発明は、切替え電流回路に適用されると、動的要素整合動作の結果、異なる信号経路の信号間にクロストークが発生するという事実に基づいている。クロストークは、切替え電流回路要素の固有の容量特性による。この結果として、回路要素が信号径路間に動的に交換されると信号の記憶された一部が信号径路間で転送されることになる。
【００１１】
本発明はさらに、複数のサンプルホールド回路を利用する積分器回路において、サンプルホールド回路に結合された回路要素はサンプリング動作の始めだけで交換される場合に信号径路間のクロストークが回避されるという事実に基づいている。
【００１２】
本発明はさらに、複合型双一次積分器が１対の相互結合された実型双一次積分器として実施可能であるという事実に基づいている。
【００１３】
本発明はさらに、交互にサンプリングしホールドすることで連続的に積分を実行する複数の対のサンプルホールド回路を利用することで、各サンプルホールド回路の２つのサンプルホールドサイクルを含む４状態切替え列を工夫して、同相および直交相信号が混合しないように同相および直交相信号経路の差動対を構成する４つの信号経路における回路要素の性能を平均化できるという事実に基づいている。
【００１４】
本発明はさらに、本発明の第１態様による複合型切替え電流式双一次積分器を備えた装置にも関する。
【００１５】
本発明はさらに、本発明の第１態様による複合型切替え電流式双一次積分器を備えたフィルタにも関する。
【００１６】
本発明はさらに、本発明の第１態様による複合型切替え電流式双一次積分器を備えたフィルタを含む無線受信器にも関する。
【００１７】
本発明はさらに、本発明の第１態様による複合型切替え電流式双一次積分器または本発明の第１態様による複合型切替え電流式双一次積分器を備えたフィルタまたは本発明の第１態様による複合型切替え電流式双一次積分器を備えたフィルタを含む受信器を具体化する集積回路にも関する。
【００１８】
本発明は、添付図面を参照しながら、実施例により以下に説明される。
【発明の実施の形態】
【００１９】
複合型積分器のｓ領域信号の流れ図が図１３に示してある。このグラフには、同相（Ｉ）および直交相（Ｑ）の順方向経路が示されている。同相の順方向経路には、同相入力信号Ｉｉと直交相帰還信号Ｑｆが因子１／ｓの適用により積分されており、積分信号は係数１／τＩによりスケーリングされて、出力同相信号Ｉ０を出力し、さらに、積分信号は−ω０によりスケーリングされて同相帰還信号Ｉｆを出力する。直交相順方向経路において、直交相入力信号Ｑｉと同相帰還信号Ｉｆは因子１／ｓの適用により積分され、積分された信号は係数１／τ１によりスケーリングされて、出力直交相信号Ｑ０を供給し、また、積分信号は係数ω０によりスケーリングされて、直交相帰還信号Ｑｆを供給する。τ１は積分器の時間定数であり、ω０は積分器のラジアン単位の極周波数である。同相（Ｉ）と直交相（Ｑ）信号経路それぞれの伝達関数はＨ（ｓ）＝１／（（ｓ−ｊω０）τ１）である。双一次ｚ変換ｓ  ＝＞２／Ｔ  ｘ（  １−ｚ−１）／（１＋ｚ＋１）を適用し、α１  ＝  Ｔ／（２τ１）およびα０  ＝ω０Ｔ／２と置くと、ここでＴはサンプリング間隔、その結果、図１４に示す信号の流れ図となる。図１４の各順方向経路は、積分段と、積分信号をα１によりスケーリングする出力段とを備えた実型双一次積分器の形をとる。したがって、複合型双一次積分器は、係数−α０とα０によりそれぞれスケーリングされた積分信号を相互結合した実型双一次積分器の対として実施可能である。差動信号経路を組み込むためには、スケーリング回路を備えた相互結合された実型双一次積分器の対が２つ使用されている。スケーリング係数−α０を適用するのに必要な逆変換は、正および負の差動帰還経路を交換することで実行される。
【００２０】
図１を参照すると、同相入力信号電流（Ｉｉ＋，Ｉｉ−）の差動対用の第１および第２信号入力端１０，１１と、直交相入力信号電流（Ｑｉ−，Ｑｉ＋）の差動対用の第３および第４信号入力端１２，１３と、積分された同相出力信号電流（Ｉ０−，Ｉ０＋）の差動対を送り出す第１および第２信号出力端１４，１５と、積分された直交相出力信号電流（Ｑ０−，Ｑ０＋）の差動対を送り出す第３および第４信号出力端１６，１７とを備えた動的要素整合（ＤＥＭ）機能をもつ複合型切替え電流式双一次積分器が示されている。各差動対の電流は同レベルで、方向が反対である。すなわち、Ｉｉ＋＝−Ｉｉ−＝Ｉｉ，  Ｑｉ＋＝−Ｑｉ−＝Ｑｉ，  Ｉ０＋＝−Ｉ０−＝Ｉ０，  およびＱ０＋＝−Ｑ０−＝Ｑ０である。
【００２１】
ＤＥＭ機能をもつ複合型切替え電流式双一次積分器１００は、第１，第２，第３および第４の積分器のコア回路２０，３０，４０，５０を備えている。積分器のコア回路２０，３０，４０，５０のそれぞれは、図２に示すように第１および第２切替え電流式サンプルホールド回路２０Ａおよび２０Ｂ、３０Ａおよび３０Ｂ、４０Ａおよび４０Ｂ、５０Ａおよび５０Ｂと、第１および第２切替え電流式サンプルホールド回路の対に共通の各入力端２１，３１，４１，５１と、各第１切替え電流式サンプルホールド回路２０Ａ，３０Ａ，４０Ａ，５０Ａの各第１出力端２２，３２，４２，５２と、各第２切替え電流式式サンプルホールド回路２０Ｂ，３０Ｂ，４０Ｂ，５０Ｂの各第２出力端２３，３３，４３，５３とを備えている。
【００２２】
ＤＥＭ機能をもつ複合型切替え電流式双一次積分器１００には、図４に詳細に示してある第１切替え手段６０が備えられている。この第１切替え手段は、連続する周期Φ１，Φ２，Φ３，Φ４をもつ図５に示す所定の繰返し切替え列に応じて動作する。この切替え列は周期φ１およびφ２で、
第１信号入力端１０を第１積分コア回路入力端２１に、
第２信号入力端１１を第２積分コア回路入力端３１に、
第３信号入力端１２を第４積分コア回路入力端５１に、
第４信号入力端１３を第３積分コア回路入力端４１に
結合し、さらに、周期Φ２およびΦ４で、
第１信号入力端１０を第２積分コア回路入力端３１に、
第２信号入力端１１を第１積分コア回路入力端２１に、
第３信号入力端１２を第３積分コア回路入力端４１に、
第４信号入力端１３を第４積分コア回路入力端５１に、
結合する。
【００２３】
周期Φ１，Φ２，Φ３，Φ４は期間Ｔの連続周期である。各周期Φ１，Φ２，Φ３，Φ４の遷移時間は図５で強調されており、隣接する周期Φ１，Φ２，Φ３，Φ４の立上り時間と立下り時間が重なり、信号入力端１０，１１，１２，１３を連続して積分器コア回路２０，３０，４０，５０に結合する。
【００２４】
図２を参照すると、第１積分器コア回路２０が記載されており、第２，第３および第４積分器コア回路３０，４０，５０の構造は同じである。切替え電流式サンプルホールド回路２０Ａと２０Ｂそれぞれは、トランスコンダクタンスが−Ｇであるトランスコンダクタと、トランスコンダクタの入出力端の間に結合されたサンプルスイッチと、トランスコンダクタの入力端に結合されたコンデンサとを備えている。トランスコンダクタは、クラスＡＢメモリセルを形成するＮＭＯＳ／ＰＭＯＳトランジスタ対として実施されている。このトランジスタ対は、図３に示すように、ドレイン同士が結合されて入力端２１に結合され、ゲート同士が結合されて、それぞれ第１または第２出力端２２または２３に結合されている。他のトランスコンダクタの構成でも使用可能である。サンプルスイッチはＭＯＳトランジスタにより物理的に実現されている。コンデンサは、回路の寄生容量、なかでも、ゲート容量により物理的に実現されている。必要なら、さらにコンデンサも追加可能である。切替え電流式サンプルホールド回路２０Ａと２０Ｂは交互にサンプルリング動作を実行している。切替え電流式サンプルホールド回路２０Ａまたは２０Ｂのサンプル動作のために、サンプルスイッチが閉じられると、入力端２１からホールド回路とサンプル回路の間に電流が流れ、さらに、この電流は最初に各トランスコンダクタのゲートに流れる。ゲートに電流が流れると、その結果、各トランスコンダクタのトランジスタのゲート容量が充填されるので、各出力端２２または２３でゲート電圧が高くなる。結果として、ドレインで、電流の導通が始まり、ゲートで、電流が流れなくなり、ゲート容量が充填されることになる。この状態では、各サンプルホールド回路２０Ａまたは２０Ｂは、相対するサンプルホールド回路２０Ａまたは２０Ｂの積分された入力電流と保持電流をサンプリングすることで積分を実行している。サンプリング動作が実行されないときには、切替え電流式サンプルホールド回路２０Ａと２０Ｂはホールド動作を実行する。ホールド動作のため、各サンプリングスイッチが開き、ゲート電圧が各出力端２２または２３に保持されるので、以前にサンプリングされたドレイン電流が保持される。各サンプリング動作と各保持動作の期間はＴである。第１および第２切替え電流式サンプルホールド回路２０Ａと２０Ｂは、交互にサンプリングとホールディング（保持）することで連続サンプリングを実行する。切替え電流式サンプルホールド回路２０Ａと２０Ｂの一方がホールディング状態にあると、他方は、ホールドされた電流と入力端２１を流れる電流の和をサンプリングしている。このようにして、入力端２１を流れる電流が積分される。第１および第２切替え電流式サンプルホールド回路２０Ａと２０Ｂが積分とホールディングの役割を交換するたびに、入力端２１を流れる電流は反転されることになる。
【００２５】
積分器コア回路２０，３０，４０，５０のそれぞれに備えてあるサンプリングスイッチは、連続周期Φ１’，Φ２’，Φ３’，Φ４’において、各期間がややＴより短くなり、以下の状態シーケンスが確立されるように図５に示してある切替えシーケンスに応じて動作する。
【００２６】
周期Φ１’およびΦ３’では、第１切替え電流式サンプルホールド回路２０Ａ，３０Ａ，４０Ａ，５０Ａがサンプリングしており、第２切替え電流式サンプルホールド回路２０Ａ，３０Ｂ，４０Ｂ，５０Ｂがホールディングしている。
【００２７】
周期Φ２’およびΦ４’では、第１切替え電流式サンプルホールド回路２０Ａ，３０Ａ，４０Ａ，５０Ａはホールディングしており、第２切替え電流式サンプルホールド回路２０Ｂ，３０Ｂ，４０Ｂ，５０Ｂがサンプリングしている。
【００２８】
図５では、切替えシーケンスにおいて、高レベルでは、スイッチが閉じられており、低レベルでは、スイッチが開いている。切替えシーケンスの遷移時間は強調されている。特に、各積分コア回路２０，３０，４０，５０では、周期Φ１’，Φ２’，Φ３’，Φ４’の各切替え電流式サンプルホールド回路のサンプリング動作は、切替え電流式サンプルホールド回路に送られた入力電流が対応する周期Φ１，Φ２，Φ３，Φ４の終端で第１切替え手段により中断される前に、終了されるので、正確なサンプリングが保証されることになる。
【００２９】
第１切替え手段６０に関して上記に説明された切替え動作は、信号電流の各差動対の電流の交換、すなわち、Ｉｉ−とＩｉ＋の交換とＱｉ−とＱｉ＋の交換により入力信号電流Ｉｉ−，Ｉｉ＋，Ｑｉ−，Ｑｉ＋の連続積分が可能になるように、積分器コア回路２０，３０，４０，５０のサンプリング動作の開始時と同期している。
【００３０】
積分コア回路２０，３０，４０，５０の第１および第２出力端２２，３２，４２，５２，２３，３３，４３，５３に結合されるのは、図１に示す７０と７１を備えたスケーリング回路の第１構成である。これらのスケーリング回路は、第１スケール係数α１を上記の出力端に送られた信号に適用する。スケーリング回路７０と７１の第１構成は、α１Ｇのトランスコンダクタンスをもつトランスコンダクタとして実施される８つのこうしたスケーリング回路７０１，７０２，７０３，７０４，７１１，７１２，７１３，７１４を備えている。
【００３１】
積分コア回路２０，３０，４０，５０の第１および第２出力端２２，３２，４２，５２，２３，３３，４３，５３に結合されているのは、図１に示す８０と８１を備えたスケーリング回路の第２構成である。これらのスケーリング回路は、第２スケール計数α０を上記の出力端に送られた信号に適用する。スケーリング回路８０と８１の第２構成は、−α０Ｇのトランスコンダクタンスをもつトランスコンダクタとして実施される８つのこうしたスケーリング回路８０１，８０２，８０３，８０４，８１１，８１２，８１３，８１４を備えている。
【００３２】
スケーリング回路７０，７１，８０，８１の第１および第２構成の各トランスコンダクタは、スケーリング回路７０１に関して図６に示してあるように、入力が結合されたゲートで、出力が結合されたドレインであるＮＭＯＳ／ＰＭＯＳトランジスタ対として実施されている。スケール計数α１およびα２は、スケーリング回路におけるトランジスタの幅／長さの比率により決定される。切替え電流式サンプルホールド２０Ａ，２０Ｂ，３０Ａ，３０Ｂ，４０Ａ，５０Ａ，５０Ｂと同様に、他のトランスコンダクタ構成もスケーリング回路に使用可能である。
【００３３】
積分コア回路２０，３０，４０，５０の第１および第２出力端２２，３２，４２，５２，２３，３３，４３，５４は、スケーリング回路７０，７１，８０，８１の第１および第２構成に、図１に示す９０と９１を備えた第２切替え手段により結合される。この第２切替え手段は、図５に示す切替えシーケンスに応じて動作して、Φ１２＝Φ１＋Φ２，  Φ２３＝Φ２＋Φ３，  Φ３４＝Φ３＋Φ４およびΦ４１＝Φ４＋Φ１の関係により定義される時間Φ１２，Φ２３，Φ３４およびΦ４１における結合が図８に図表化され図７に示されている。第１および第２切替え電流式サンプルホールド回路２０Ａ，２０Ｂ，３０Ａ，３０Ｂ，４０Ａ，４０Ｂ，５０Ａ，５０Ｂそれぞれに関して、サンプリングの周期の最初だけしか結合されたスケーリング回路は変化しないでの、同じスケーリング回路はサンプリング周期とその後のホールディング周期を通して保持されている。
【００３４】
第１、第２，第３および第４信号出力端１４，１５，１６，１７は、図１に示す９２と９３を備えた第３切替え手段によりスケーリング回路７０と７１から成る第１構成に結合されている。第３切替え手段は、図５に示す切替えシーケンスに応じて動作して、時間Φ１２，Φ２３，Φ３４およびΦ４１における結合が図１０に図表化され図９に示されている。
【００３５】
第２および第３切替え手段９０，９１，９２，９３の動作の結果を統合すると、図１１に図表化されているように、切替え電流式サンプルホールド回路２０Ａ，２０Ｂ，３０Ａ，３０Ｂ，４０Ａ，４０Ｂ，５０Ａ，５０Ｂおよびスケーリング回路７０１ないし７０４と、スケーリング回路７１１ないし７１４から周期Φ１，Φ２，Φ３およびΦ４中に出力信号電流Ｉ０−，  Ｉ０＋，  Ｑ０−およびＱ０＋を導出することになる。図１１では、切替え電流式サンプルホールド回路がサンプリング中であることを示す切替え電流式サンプルホールド回路の参照番号の後で接尾辞−Ｓが含まれ、接尾辞−Ｈは、切替え電流式サンプルホールド回路がホールディング中であることを示している。各周期Φ１，Φ２，Φ３およびΦ４に関して、同相出力信号電流Ｉ０−，Ｉ０＋のそれぞれは、第１および第２積分器コア回路２０と３０から引きだされスケーリング回路７０と７１から成る第１構成によりスケーリングされた電流の総和である。Ｉ０＋は７０でスケーリングされ、Ｉ０＋は７１でスケーリングされている。直交相出力信号電流Ｑ０−，Ｑ０＋のそれぞれは、第３および第４積分器コア回路４０と５０から引きだされスケーリング回路７０と７１の第１構成によりスケーリングされた電流の和である。Ｑ０−は７０でスケーリングされＱ０＋は７１でスケーリングされている。４つの周期Φ１，Φ２，Φ３およびΦ４の全シーケンスにわたって、出力信号電流Ｉ０−およびＱ０−はそれぞれ、同じ周期時間Ｔの間、スケーリング回路７０と７１から成る第１構成の部分７０における４つのスケーリング回路７０１，７０２，７０３，７０４によりスケーリングされ、出力信号電流Ｉ０＋およびＱ０＋はそれぞれ、同じ周期時間Ｔの間、スケーリング回路７０と７１の第１構成の一部７０における４つのスケーリング回路７１１，７１２，７１３，７１４によりスケーリングされる。したがって、４つのスケーリング回路７０１ないし７１４のグループでの不一致の影響は、全シーケンスΦ１，Φ２，Φ３およびΦ４にわたってＩ０＋およびＱ０−に対して平均化される。別の言い方をすれば、出力信号電流Ｉ０−およびＱ０−それぞれは、第１スケール係数α１の４つの値の同じ平均値であり、出力信号電流Ｉ０＋およびＱ０＋それぞれは、第１スケール係数α１の異なる４つの値の同じ平均値である。異なる出力信号電流Ｉ０＋，−Ｉ０−およびＱ０＋，−Ｑ０−は、ｓけーリング回路７０と７１の第１構成の８つのスケーリング回路にわたって平均化される。
【００３６】
第１および第２積分器コア回路２０と３０は同相出力信号電流（Ｉ０−，Ｉ０＋）だけしか供給しておらず、第３および第４積分器コア回路４０と５０は直交相出力信号電流（Ｑ０−，Ｑ０＋）だけしか供給してないので、積分器コア回路２０，３０，４０，５０に記憶された信号は、同相および直交信号経路間では転送されない。
【００３７】
スケーリング回路８０と８１の第２構成は、第１，第２，第３および第４帰還電流Ｑｆ＋，Ｑｆ−，Ｉｆ＋，Ｑｆ−を、第４切替え手段９４と９５により結合されている第１，第２，第３および第４信号入力端１０，１１，１２，１３にそれぞれ供給する。この第４切替え手段により、時間Φ１２，Φ２３，Φ３４およびΦ４１結合は図１０の表のように定義され図９に示すようになる。
【００３８】
第２および第４切替え手段９０，９１，９４，９５の動作を統合すると、図１２に図表化されているように、切替え電流式サンプルホールド回路２０Ａ，２０Ｂ，３０Ａ，３０Ｂ，４０Ａ，４０Ｂ，  ５０Ａ，５０Ｂ、スケーリング回路８０１ないし８０４、およびスケーリング回路８１１ないし８１４から、周期Φ１，Φ２，Φ３およびΦ４の間に、第１，第２，第３および第４帰還電流Ｑｆ＋，Ｑｆ−，Ｉｆ＋，Ｉｆ−をそれぞれ第１，第２，第３および第４信号入力端１０，１１，１２，１３に送ることになる。図１２において、切替え電流式サンプルホールド回路の参照番号の後に接尾辞−Ｓが付加されていると、切替え電流式サンプルホールド回路がサンプリング状態にあることを示しており、接尾辞−Ｈが付加されていると、切替え電流式サンプルホールド回路がホールディング状態にあることを示している。各周期Φ１，Φ２，Φ３またはΦ４では、それぞれ第１および第２信号入力端１０と１１にそれぞれ帰還された電流Ｑｆ＋，Ｑｆ−のそれぞれは、第３および第４積分器コア回路４０および５０から引きだされた電流の和であり、スケーリング回路８０と８１から成る第２構成によりスケーリングされる。ただし、Ｑｆ＋は８１によりスケーリングされＱｆ−は８０によりスケーリングされる。第３および第４信号入力端１２と１３にそれぞれ帰還される電流Ｉｆ＋またはＩｆ−は、第３および第４積分器コア回路４０と５０から引きだされた電流の和であり、スケーリング回路８０と８１から成る第２構成によりスケーリングされる。ただし、Ｉｆ＋は８１によりスケーリングされＩｆ−は８０によりスケーリングされる。第１および第２信号入力端１０と１１にそれぞれ帰還された電流Ｑｆ＋とＱｆ−は、直交相入力信号電流Ｑｉ−とＱｉ＋を積分する第３および第４積分器コア回路４０と５０から誘導され、第３および第４信号入力端１２と１３にそれぞれ帰還された電流Ｉｆ＋およびＩｆ−は、同相入力信号Ｉｉ−およびＩｉ＋を積分する第１および第２積分器コア回路２０と３０から誘導される。したがって、同相および直交相帰還電流が相互結合されることになる。
【００３９】
４つの周期Φ１，Φ２，Φ３およびΦ４の全シーケンスにわたって、帰還電流Ｉｆ−とＱｆ−のそれぞれは、同じ期間Ｔの間に、スケーリング回路８０と８１から成る第２構成の一部８０における４つのスケーリング回路８０１，８０２，８０３，８０４によりスケーリングされ、帰還電流Ｉｆ＋とＱｆ＋のそれぞれは、同じ期間Ｔの間に、スケーリング回路８０と８１の第２構成の一部８１における４つのスケーリング回路８１１，８１２，８１３，８１４によりスケーリングされる。したがって、４つのスケーリング回路８０１ないし８０４のグループにおける不一致の影響は、全シーケンスΦ１，Φ２，Φ３およびΦ４にわたってＩｆ−とＱｆ−に関して平均化され、４つのスケーリング回路８１１ないし８１４のグループにおける不一致の影響も、全シーケンスΦ１，Φ２，Φ３およびΦ４にわたってＩｆ＋とＱｆ＋に関して平均化される。別の言い方をすれば、帰還電流Ｉｆ−とＱｆ−それぞれは、第２スケール係数α０の４つの値の平均値をとり、帰還電流Ｉｆ＋とＱｆ−それぞれは、第２スケール係数α０の異なる４つの値の平均値をとる。
【００４０】
積分器コア回路２０，３０，４０，５０はそれぞれ、任意の周期Φ１，Φ２，Φ３およびΦ４の間に各積分器コア回路に結合された第１スケーリング回路７０１ないし７０４と連携して動作して、各周期Φ１，Φ２，Φ３およびΦ４において実型双一次積分器を形成する。帰還電流Ｉｆ−，Ｉｆ＋，Ｑｆ−およびＱｆ＋が交換された正負の差動同相帰還電流Ｉｆ−とＩｆ＋と相互結合して、実型双一次積分器は、各周期Φ１，Φ２，Φ３またはΦ４において複合型切替え電流式双一次積分器を形成する。明確にするために、この交換は、第３信号入力端１２においてＩｆ＋がＱｉ−と加算され、第４信号入力端１３でＩｆ−がＱｉ＋と加算され、第１信号入力端１０でＱｆ＋がＩｉ＋と加算され、第２信号入力端１１でＱｆ−がＩｉ−と加算される。
【００４１】
選択肢として、積分器コア回路の他の形態２０，３０，４０，５０も使用可能である。
【００４２】
選択肢として、スケーリング回路の他の形態も使用可能である。
【００４３】
選択肢として、サンプリング動作の最初にスケーリング回路の切替え電流式サンプルホールド回路への結合を変更する他の切替えシーケンスも使用可能である。
【００４４】
選択肢として、４つのサンプリング周期以外の繰返し周期、たとえば、８つのサンプリング周期の他の切替えシーケンスも使用可能である。
【００４５】
選択肢として、整合性能が低下するかもしれないがスケーリング回路の部分集合に対して平均化が実行可能である。たとえば、スケーリング回路７０，７１，８０，８１の第１または第２構成におけるスケーリング回路だけに対して、またはスケーリング回路の第１または第２構成内でスケーリング回路の部分集合に対して、平均化が実行可能である。
【００４６】
本発明によるＤＥＭ機能を備えた１つまたは複数の複合型切替え電流式双一次積分器１００からフィルタを構成可能である。こうしたフィルタでは、望ましい周波数応答に応じて、スケール係数の異なる値によりスケーリングされた付加出力信号電流を提供するのが必要となる。こうした付加出力電流は、スケール係数が異なっているにもかかわらず、スケーリング回路７０と７１から成る第１構成を複製することにより供給され、この複製された構成は第２切替え手段９０と９１にも結合され、複製された第３切替え手段９２と９３は複製されたスケーリング回路７０と７１の第１構成に結合されている。図１５は、異なる値のスケール係数αｋ，ｋ＝１，・・・，ｎによりスケーリングされた出力信号電流Ｉ０−（αｋ），Ｑ０−（αｋ）は第２切替え手段９０と９１の一部９０から導出される方法を示している。ブロック７０，７０’，７０”内のスケーリング回路は、スケール係数とは関係なく、同一である。ブロック７０はスケール係数α１を適用し、ブロック７０’はスケール係数α２を適用し、ブロック７０”はスケール係数αｎを適用する。ブロック９３，  ９３’および９３”は同一である。スケール係数αｋ，  ｋ  ＝１，・・・，ｎの複数の値によりスケーリングされた出力信号電流Ｉ０＋（αｋ），Ｑ０＋（αｋ）は、同等の方式で第２切替え手段９０と９１の一部９１から導出されることは当業者により容易に理解できるであろう。
【００４７】
図１６は、カスケード結合された５つの複合型切替え電流式双一次積分器１００ａ，  １００ｂ，１００ｃ，１００ｄ，１００ｅから成るフィルタ６００を示している。上記積分器の少なくとも１つは本発明によるものである。フィルタ同相入力信号Ｉｉｎｐｕｔは、カスケード構成の第１複合型切替え電流式双一次積分器１００ａの第１および第２信号入力端１０と１１に結合され、フィルタ直交相入力信号Ｑｉｎｐｕｔは、カスケード構成の第１複合型切替え電流式双一次積分器１００ａの第３および第４信号入力端１２と１３に結合されている。図１６には、明確にするために、差動信号の正と負の要素は別々には識別されておらず、相互結合部の正と負の差動要素も同じである。カスケード構成の第１複合型切替え電流式双一次積分器１００ａは信号出力Ｉ０（α１），Ｑ０（α１）およびＩ０（α２），Ｑ０（α２）を送り出す。これらの信号出力はそれぞれスケール係数α１とα２によりスケーリングされてきた。カスケード構成の積分器１００ａないし１００ｅそれぞれは出力信号を送り出す。これらの出力信号は、フィルタ６００からの必要な周波数応答を達成する周知の設計方法に応じて選択されたスケール係数によりスケーリングされている。周知の設計方法に応じて選択されたカスケード構成の積分器１００ａないし１００ｅはフィードバック（帰還）およびフィードフォワード結合されている。フィルタ６００を通過した信号ＩｏｕｔｐｕｔとＱｏｕｔｐｕｔは、カスケード構成の最終積分器段１００ｅからフィルタ６００の出力端で送り出される。フィルタ６００は集積回路として実施可能である。
【００４８】
図１７は、低中間周波数アーキテクチャを有し、図１６に示す上記の積分器のような本発明に応じた複合型切替え電流式双一次積分器を備えている無線受信器９００を示している。受信器９００はアンテナ９０１から無線信号を受信するように結合されている。受信信号はＲＦアンテナフィルタ９１０でろ過され、低ノイズ増幅器９２０で増幅される。低ノイズ増幅器９３０は第１ミキサ９３０の第１入力端と第２ミキサ９３５の第１入力端に平衡信号を送り出すように結合されている。第１ミキサ９３０は、第２入力端で局所発振器９５０から局所発振器信号を受け取り、多相低中間周波数フィルタ９７０に平衡同相低中間周波数信号を送り出す。このフィルタ９７０は、本発明による動的要素整合機能を備えた複合型切替え電流式双一次積分器１００を備えている。第２ミキサ９３５は、第２入力端で９０度移相シフタ９４０を介して局所発振器９５０から局所発振器信号を受け取り、多相低中間周波数フィルタ９７０に平衡直交相低中間周波数信号を送り出す。多相低中間周波数フィルタ９７０は、出力端９９０で復調されたデータを送り出すデータ復調器９８０に、平衡同相および直交相ろ過低中間周波数信号を送り出す。無線受信器９００は集積回路として実施可能である。
【００４９】
産業上の適用分野としては、本発明は、たとえば、無線受信器用のチャンネルフィルタなどの切替え電流式技術を利用する電子回路に適用可能である。
【図面の簡単な説明】
【００５０】
【図１】動的要素整合機能を備えた複合型切替え電流式双一次積分器を示す概略構成図である。
【図２】複数の積分器コア回路の概略構成図である。
【図３】１つの積分器コア回路の回路構成図である。
【図４】第１切替え手段の概略構成図である。
【図５】反復切替えシーケンスを示すタイミング図である。
【図６】スケーリング回路の回路構成図である。
【図７】第２切替え手段の概略構成図である。
【図８】第２切替え手段により実施された結合を示す表である。
【図９】第３および第４切替え手段の概略構成図である。
【図１０】第３および第４切替え手段により実施された結合を示す表である。
【図１１】周期Φ１，Φ２，Φ３およびΦ４における出力信号電流Ｉ０−，Ｉ０＋，Ｑ０−およびＱ０＋の誘導を示す表である。
【図１２】周期Φ１，Φ２，Φ３およびΦ４における帰還電流Ｑｆ＋，Ｑｆ−，Ｉｆ＋およびＩｆ−の導出を示す表である。
【図１３】複合型積分器のｓ領域信号流のグラフである。
【図１４】複合型双一次積分器のz領域信号流のグラフである。
【図１５】付加スケール係数の実現を示す図である。
【図１６】本発明による複合型切替え電流式双一次積分器を備えたフィルタの概略構成図である。
【図１７】本発明による複合型切替え電流式双一次積分器を備えたフィルタを含む無線受信器の概略構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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