(57)【要約】ＤＥＭ（１４）を有するシグマデルタアナログディジタル変換器（１０）は、負帰還ループディジタルアナログ変換器（１５）の特定単位素子を選択するためのデータ加重平均を容易にした。このＤＥＭ（１４）は伝達遅れをほとんど生じない伝達ゲートで実質的に構成されている。この結果、帰還ループによって提供される帰還信号は、ＡＤＣ（１０）自身の現在のコード化された出力からせいぜい１クロックサイクル遅れるだけである。この結果、高分解能変換器を実現することができる。ＤＥＭ（１４）は、反復シーケンスを用いて特定単位素子を選択する。いくつかの実施態様において、高調波歪みの減少を促進するために、シーケンス使用の方向は種々の方法で反転される。
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【特許請求の範囲】
【請求項１】
シグマデルタアナログディジタル変換器であって
クロックと、
新規に決定された出力情報が各クロックパルスと共に提供されるように前記クロックに動作可能に接続された変換器出力と、
前記変換器出力に動作可能に接続された負帰還ループであって、前記アナログディジタル変換器の入力に動作可能に接続された帰還信号出力を提供する組込みディジタルアナログ変換器を備えた負帰還ループと、
前記組込みディジタルアナログ変換器に動作可能に接続されたダイナミックエレメントマッチング装置とを有し、前記ダイナミックエレメントマッチング装置は、確実に、前記帰還信号出力における合成帰還信号が、最も新規に決定された出力情報から１クロックサイクル未満だけ遅れた出力情報に対応するようにし、前記ダイナミックエレメントマッチング装置は、前記組込みディジタルアナログ変換器の少なくとも一つの特定素子を変換器出力の関数として割り当て、変換器出力は、前記アナログディジタル変換器の入力に現在提示されているアナログ入力より前の、前記アナログディジタル変換器の入力へのアナログ入力に対応している、シグマデルタアナログディジタル変換器。
【請求項２】
前記組込みディジタルアナログ変換器は前記合成帰還信号を累積的に形成する複数の単位素子を備える請求項１に記載のシグマデルタアナログディジタル変換器。
【請求項３】
前記複数の単位素子はそれぞれ前記合成帰還信号に少なくとも二つの可能値のいずれかを選択的に提供する請求項２に記載のシグマデルタアナログディジタル変換器。
【請求項４】
前記少なくとも二つの可能値の一つは論理的ローを表す請求項３に記載のシグマデルタアナログディジタル変換器。
【請求項５】
前記少なくとも二つの可能値の残りの一つは前記複数の単位素子のそれぞれに対してほぼ等しい量である請求項４に記載のシグマデルタアナログディジタル変換器。
【請求項６】
前記少なくとも二つの可能値の残りの一つは前記複数の単位素子のそれぞれに対して必ずしも等しくない請求項５に記載のシグマデルタアナログディジタル変換器。
【請求項７】
前記ダイナミックエレメントマッチング装置は、個々の単位素子を選択して、それにより、少なくとも一つの以前に格納された反復シーケンシャルパターンに従って前記合成帰還信号を形成する請求項６に記載のシグマデルタアナログディジタル変換器。
【請求項８】
前記ダイナミックエレメントマッチング装置は、更に個々の単位素子を選択して、それにより、最後に使用された個々の単位素子に少なくとも部分的に基づいて前記合成帰還信号を形成する請求項７に記載のシグマデルタアナログディジタル変換器。
【請求項９】
前記ダイナミックエレメントマッチング装置は、以前に格納された反復シーケンシャルパターン内の開始位置と終了位置を特定することによって前記合成帰還信号を形成する請求項７に記載のシグマデルタアナログディジタル変換器。
【請求項１０】
前記ダイナミックエレメントマッチング装置は、最後に決定された出力情報に少なくとも部分的に基づいて、個々の単位素子の以前に格納された反復シーケンシャルパターン内の開始位置と終了位置を特定することによって、次に決定されるべき出力情報を決定するために使用される前記合成帰還信号を形成する請求項７に記載のシグマデルタアナログディジタル変換器。
【請求項１１】
最後に提供されたアナログ情報サンプルに対応するディジタル情報を提供することによってディジタル帰還信号を提供する工程と、
個々の単位素子使用の所定反復シーケンシャルパターンを用いて前記ディジタル帰還信号をそれに対応するアナログ帰還信号に変換する工程と、
現在のアナログ情報を提供する工程と、
前記現在のアナログ情報を前記アナログ帰還信号と比較して合成アナログ信号を提供する工程と、
前記合成アナログ信号を変換してそれに対応するディジタル情報を提供する工程とを１クロックサイクル内に備えた、アナログ情報を対応するディジタル情報に変換するための方法。
【請求項１２】
個々の単位素子使用の所定反復シーケンシャルパターンを用いて前記ディジタル帰還信号をそれに対応するアナログ帰還信号に変換する工程には、個々の単位素子使用の所定反復シーケンシャルパターンの範囲内でシーケンシャルに連続した個々の単位素子だけを選択して、前記ディジタル帰還信号をそれに対応するアナログ帰還信号に変換する工程が含まれる請求項１１に記載の方法。
【請求項１３】
個々の単位素子使用の所定反復シーケンシャルパターンの範囲内で、シーケンシャルに連続した個々の単位素子だけを選択して、前記ディジタル帰還信号をそれに対応するアナログ帰還信号に変換する工程には、シーケンシャルに連続した個々の単位素子の特定開始位置を、連続した個々の単位素子の最後に選択されたシーケンスの関数として選択する工程が含まれる請求項１２に記載の方法。
【請求項１４】
シーケンシャルに連続した個々の単位素子の特定開始位置を、連続した個々の単位素子の最後に選択されたシーケンスの関数として選択する工程には、シーケンシャルに連続した個々の単位素子の特定開始位置を、連続した個々の単位素子の最後に選択されたシーケンスを終了した個々の単位素子の関数として選択する工程が含まれる請求項１３に記載の方法。
【請求項１５】
個々の単位素子使用の所定反復シーケンシャルパターン範囲内で、シーケンシャルに連続した個々の単位素子だけを選択して、前記ディジタル帰還信号をそれに対応するアナログ帰還信号に変換する工程には、シーケンシャルに連続した個々の単位素子の特定終了位置を、連続した個々の単位素子の最後に選択されたシーケンスの関数として選択する工程が含まれる請求項１２に記載の方法。
【請求項１６】
シーケンシャルに連続した個々の単位素子の特定終了位置を、連続した個々の単位素子の最後に選択されたシーケンスの関数として選択する工程には、シーケンシャルに連続した個々の単位素子の特定終了位置を、連続した個々の単位素子の最後に選択されたシーケンスを終了した個々の単位素子の関数として選択する工程が含まれる請求項１５に記載の方法。
【請求項１７】
個々の単位素子使用の所定反復シーケンシャルパターンを用いて前記ディジタル帰還信号をそれに対応するアナログ帰還信号に変換する工程には、最後に使用された個々の単位素子使用の所定反復シーケンシャルパターンの同じ方向に留まって前のディジタル帰還信号をそれに対応する前のアナログ帰還信号に変換する工程が含まれる請求項１１に記載の方法。
【請求項１８】
個々の単位素子使用の所定反復シーケンシャルパターンを用いて前記ディジタル帰還信号をそれに対応するアナログ帰還信号に変換する工程には、所定反復シーケンシャルパタ
ーンの方向を、最後に使用された個々の単位素子使用の所定反復シーケンシャルパターンの方向に対して反転して、前のディジタル帰還信号をそれに対応する前のアナログ帰還信号に変換する工程が含まれる請求項１１に記載の方法。
【請求項１９】
前記方向を反転する工程には、ほぼ周期的に前記方向を反転する工程が含まれる請求項１８に記載の方法。
【請求項２０】
ほぼ周期的に前記方向を反転する工程には、１クロックサイクルおきに前記方向を反転する工程が含まれる請求項１９に記載の方法。
【請求項２１】
前記方向を反転する工程には、ほぼ非周期的に前記方向を反転する工程が含まれる請求項１８に記載の方法。
【請求項２２】
ほぼ非周期的に前記方向を反転する工程には、少なくとも擬似ランダムに方向を反転する工程が含まれる請求項２１に記載の方法。
【請求項２３】
前記方向を反転する工程には、所定反復シーケンシャルパターン内の特定開始位置も選択されているときにだけ前記方向を反転する工程が含まれる請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にアナログディジタル変換に関し、より詳しくは、シグマデルタアナログディジタル変換に関する。
【背景技術】
【０００２】
アナログディジタル（Ａ／Ｄ）変換は、シグマデルタＡ／Ｄ変換器を含み、当該技術分野において公知である。一般に、Ａ／Ｄ変換は、（与えられた可能信号値範囲の）与えられたアナログ電気信号を一連の対応ディジタル電気信号に変える役割を果たす。そのような変換は一般的には１００％正確ではなく、そのような不正確さは、量子化ノイズおよび高調波歪みを含む種々のアーティファクトの原因となる。そのような誤差の一つの原因は、シグマデルタＡ／Ｄの負帰還ループ内に組み込まれたディジタルアナログ（Ｄ／Ａ）変換器を構成する素子（電流源、抵抗器など）の間のばらつきにある。そのようなノイズを少なくともいくつかの動作条件の下で最小にしようとするために、種々の従来技術が提案されてきた。
【０００３】
ダイナミックエレメントマッチング（ＤＥＭ）も当該技術分野において公知である。ＤＥＭは従来、ナイキスト理論をベースにしたＡ／Ｄ変換と共に使用されて、組込みＤ／Ａ変換器内の特定の素子を（ランダムに、または、いわゆるキャリブレーションスキームに従って）選択し、そのことにより、上記アーティファクトのいくつかの発生を相殺しようとしてきた。一般的に、そのようなアプローチは、高調波歪みを減らすが、ノイズ下限全体を上げる傾向があった。いくつかのアプリケーションに対してこのことは容認されたが、満足のいくアプリケーションは限定された。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
改善された分解能を有するＡ／Ｄ変換器を作るために、より多くのビットと、より速いクロックと、より複雑なノイズ整形方法、またはそのいずれかを使用しなければならない。いくつかの限定された成功にもかかわらず、ＤＥＭの従来の使用（個別レベル平均およびデータ加重平均として知られている変形例を含む）は、Ａ／Ｄ変換器における分解能を容易に改善するように十分働いてこなかった。一つの大きな障害は、シグマデルタＡ／Ｄ変換器内で比較的最新の負帰還信号を供給する必要性に対するそのようなアプローチに固有の伝達遅れであった。帰還信号が古ければ古いほど、最終変換は、誤差、従って望ましくないアーティファクト、を生じる可能性が高くなる。一般に、Ａ／Ｄ変換器は、次のディジタル表現を各後続クロック信号と共に出力する。従来の解決策は、多数のビットと（帰還ループＤ／Ａ変換器の）単位素子またはそのいずれかをサポートするために多数のクロックサイクルを必要としたため、帰還ループ情報が入力情報と比べて確実に古くなるか、あるいは、ビットの数（一般的には３または４）と帰還ループＤ／Ａ変換器の単位素子の数（一般的には８から１６）またはそのいずれかを制限して、確実に帰還信号がタイムリーに処理され提示され得るようにするかのいずれかであった。これらの上限は、より多くのビットと単位素子、従ってより高い分解能、をサポートするＡ／Ｄ変換器を設計するための能力を阻害してきた。
【０００５】
より多いビットと単位素子を使用することができ、そのことによって、（与えられた信号帯域幅に対する）より良好な分解能と、同等の分解能を伴うより大きい信号帯域幅、またはそのいずれかを達成し得るシグマデルタアナログディジタル変換器の設計と製作を容易にするための方法に対し、引き続き需要が存在する。
【課題を解決するための手段】
【０００６】
上記需要は、特に図面と共に考察されるとき、以下の詳細な説明の中で説明されたシグマデルタアナログディジタル変換器の提供により、少なくとも部分的に満足される。
図の中の要素は、簡単かつ明瞭にするために示され、必ずしも一定の縮尺で表示される必要がないことは、熟練技術者にとって明らかであろう。例えば、図の中のいくつかの要素の寸法は、本発明の種々の実施態様の理解に役立つように、他の要素に比べて誇張することがある。また、商業的に可能な実施態様において有用または必要な、一般的ではあるが良く知られた要素は、本発明のこれらの種々の実施態様の概要を理解することを妨げないために、表されていないことが多い。
【０００７】
一般的に言えば、これらの種々の実施態様によれば、シグマデルタアナログディジタル変換器は、クロックと、新規に決定された出力情報が各クロックパルスと共に変換器出力において提供されるようにクロックに応答する変換器出力と、変換器出力に動作可能に接続されると共に、組込みディジタルアナログ変換器を含む負帰還ループとを含み、このディジタルアナログ変換器は、アナログディジタル変換器の入力に動作可能に接続される帰還信号出力を提供する。シグマデルタアナログディジタル変換器は更に、前記組込みアナログディジタル変換器に動作可能に接続されたダイナミックエレメントマッチング装置を含み、このダイナミックエレメントマッチング装置は、確実に、帰還信号出力における合成帰還信号が、最も新規に決定された出力情報からせいぜい１クロックサイクル遅れた出力情報に対応するようにする。
【０００８】
一つの実施態様において、組込みアナログディジタル変換器は、合成帰還信号を累積的に形成する複数の単位素子を含む。通常、これらの単位素子はそれぞれ、他の単位素子によって場合によっては提供可能な値と似てはいるが同じでない値を提供する。
【０００９】
一つの実施態様において、ダイナミックエレメントマッチング装置は、与えられた帰還信号を一括して表すためにいずれかの与えられた時間に使用されるべき個々の単位素子を選択する。一般に、ダイナミックエレメントマッチング装置は、少なくとも一つの特定単位素子を変換器出力の関数として割り当て、変換器出力は、アナログディジタル変換器の入力に現在提示されているアナログ入力より前の、アナログディジタル変換器の入力へのアナログ入力に対応している。この選択は、例えば、前に格納された反復シーケンシャルパターンに基づいていてもよい。一つの実施態様において、シーケンシャルパターン内の開始位置は、少なくともいくぶんかは、最後に使用された単位素子の関数として選択される。その結果、最後に使用された単位素子は、最後に決定された出力情報の関数であり得る。
【００１０】
更に他の実施態様において、反復シーケンスが用いられる方向は、種々の方法で変更可能である。一つのアプローチによれば、シーケンスを用いる方向は、時々、反転される。反転トリガーは、アプリケーションに適するように変更可能である。一つのアプローチによれば、反転は、シーケンスが、そのシーケンス内で前に特定された単位素子について終るまで遅らすことがある。
【００１１】
種々の実施態様によれば、ビットと単位素子またはそのいずれかに関して前の実際的考察をはるかに上回り得るシグマデルタアナログディジタル変換器を製造可能である。例えば、このタイプの従来の変換器は、より一般的には、３ビットまたは４ビット分解能に限定されているが、これらの実施態様は、４つの改良点の要因である６ビット分解能を容易にサポートする。また、このタイプの従来の変換器は、一般的には、７から１５単位素子に限定されているが、これらの実施態様の少なくともいくつかは、集積回路技術の速度が進歩しているので、最大６３単位以上の使用が可能である。
【発明を実施するための最良の形態】
【００１２】
いま図を参照すると、図１は、ここで述べられた種々の実施態様に従う動作をサポートするシグマデルタアナログディジタル変換器１０を示す。従来のように、この変換器１０は、アナログ信号Ｘを受信するための入力を備えている。この入力信号から、帰還信号が差し引かれ（１１）、ノイズ整形フィルタ１２およびアナログディジタル変換器１３を通過する合成信号が得られる。アナログディジタル変換器１３は、クロックから受信した各クロックパルスによって、その入力信号に対応するディジタル表現Ｙを行う。ディジタルアナログ変換器１５を含む負帰還ループは、ディジタル出力Ｙを、上に述べたような入力アナログ信号Ｘから差し引かれる対応アナログ信号に変換する。上記素子は、シグマデルタアナログディジタル変換器の一般的な構成部品であり、記述を簡潔にし焦点をずらさないために、その追加説明は行わない。
【００１３】
図１はまた、変換器１０の負帰還ループの中のダイナミックエレメントマッチング装置１４（ＤＥＭ）を示している。ＤＥＭ１４は、与えられた変換ディジタル入力を表現するために、ディジタルアナログ変換器１５のどの単位素子が利用されるかを選択する働きをする。これらの実施態様において、ＤＥＭ１４は、単位素子をそのように割り当てるために少なくとも一つの所定のシーケンシャルパターンを利用する。ＤＥＭ１４は、単位素子の適切な割当を行って、単位素子間の相違によるアーティファクトの発生を最小にする助けとなり、しかも、十分短い時間フレーム内で確実に、入力減算器１１において提供される帰還信号が現在の出力値Ｙからせいぜい１クロックサイクル遅れるようにする。
【００１４】
図２は、ＤＥＭ１４によって解決される問題の少なくとも一部を示している。提供された例において、与えられたディジタルアナログ変換器は４つの単位素子を有している。理想的には、各単位素子は互いに全く同じアナログ出力を与える。そのような条件のもとで、もし、「３」のアナログ信号が要求され、各単位素子が「１」のアナログ出力値を与えるならば、要求される「３」のアナログ信号出力は、いずれかの３つの単位素子を単に組み合わせることによって得ることができるであろう。しかしながら、残念なことには、単位素子は一般的には全く同じということはない。それどころか、図示のように、いくつか（２１と２４）が変動量だけ要求目標値を超え、いくつか（２２と２３）が要求目標値に達しないことがある。そのような集まりから３の異なるグループを組み合わせることによって、組み合わされたアナログ出力としての数多くの異なる「３」の変形が当然のことながら生じる。ノイズおよび高調波歪みなどのアーティファクトは、そのような単位素子を用いるときに生じる。しかしながら、これらの実施態様におけるＤＥＭ１４は、単位素子に起因する全ノイズ下限と高調波歪みレベルを一般的に最小にするような方法で単位素子を使用する働きをする。
【００１５】
いま図３を参照すると、ＤＥＭ１４は、単位素子の所定のシーケンスを効果的に用いるための機構を含んでいる。本発明の第１実施態様において、アナログ形式に変換される現在のコードワードに対して使用される開始素子を特定するポインタを格納するためにインデックスが使用される。もっと詳しくこのインデックスを述べる前に、この実施態様において意図された所定シーケンスパターンを最初に説明することは役立つかも知れない。
【００１６】
この説明のために、７単位素子を有するディジタルアナログ変換器を考えると、これらの７単位素子を順に並べ、順にインデックスが付けられた円形アレイに事実上設けることができる。そのようなアレイは図５〜７に論理的に示されている。これらの図において、単位素子はそれぞれが円の等しい部分を構成していない。それどころか、単位素子７などのいくつかは比較的小さく、単位素子４などの他のものは比較的大きい。このサイズ差は上に述べたように単位素子の出力の違いを例示している。
【００１７】
この実施態様において、ＤＥＭ１４は単位素子番号１（５１）で始まり、「３」の値を
表現するために３つのシーケンシャル単位素子５１，５２，５３を使用する。図６に示すように、ＤＥＭ１４はそれから、次の単位素子の選択を、回転順に、次の単位素子、この場合単位素子４（６１）で始める。従って、「２」の値を表現するために、ＤＥＭ１４は、まさに示されているように、特定単位素子で始まる二つの単位素子６１と６２を選択する。同様に、図７に示すように、表現すべき次の値が「４」ならば、ＤＥＭ１４は単位素子番号６（７１）を選択し、更にまた、回転順に次の３つの単位素子７２，７３，７４を使用する。
【００１８】
すでに述べたように、ＤＥＭ１４は、開始単位素子にポインタを格納するためにインデックスを使用する。より詳しくは、現在のコードワードは、２進コードとして、および、温度計コードとして、ＤＥＭに入る。温度計コード化されたバージョンは、複数の伝達ゲートによって実行されるバレルシフター３４から３８を通過する。バレルシフターは、インデックス３３に格納されている量だけ温度計コードビットを回転させるように働く。温度計コードが回転されるとき、エンコーダ３１によって与えられる次のコードワードに対する開始インデックスは、現在のインデックスを加算器３２の中で現在コードワードの２進値と合計することによって計算される。
【００１９】
バレルシフターは２進コード化されたインデックス値によって制御される。バレルシフターは一連のシフターセルで構成されている。第１シフターセルは、単一ビット制御信号の値に基づいて、１ポジションまたはゼロだけ温度計コード化入力を回転させる。第２シフターセルは、そのそれぞれの制御信号の値に基づいて、２ポジションかゼロだけ温度計コード化入力を回転させる。第３シフターセルは、その制御信号の値に基づいて、４ポジションかゼロだけ温度計コード化入力を回転させる。各シフターセルは、インデックス値の２進ディジットの一つによって制御される。インデックスの最下位ビットが第１シフターセルを制御し、次の最下位ビットが第２シフターセルを制御する等である。必要なシフターセルの数はインデックスに含まれるディジットの数に等しい。
【００２０】
通常は、インデックスに含まれる最大値は、ＤＡＣ内の単位素子数の２進表示である。しかしながら、インデックス値は常に、あるポジション値だけ増加されるので、加算器はときどき、オーバーフローし、桁上げ値を生成する。オーバーフロー状態に適応するために、追加インデックスビットとそれに対応するシフターセルが、インデックス桁上げビットによって制御される好ましい実施態様において設けられる。ゼロ単位だけシフトすることと、ＤＡＣ内の単位数だけシフトすることとは同じ状態である。同様に、１単位だけシフトすることと、単位素子の数プラス１だけシフトすることも同じ状態である。このことから、たとえいつ桁上げビットを２進演算によって生成したとしても、バレルシフターの適当な応答が温度計コード化制御を１ポジションだけＤＡＣにシフト可能であることは明らかである。
【００２１】
いま図４を参照すると、実際は、ＤＥＭ１４は、素子シーケンシャルパターン（上述のシーケンシャル反復パターンなど）を確立した（４１）後、最後に使用された単位素子の数と前の開始点とを用いて新しい開始点を特定し更新する（４２ａ）ことによって単位素子の使用にスクランブルをかける（４０）働きをする。それから、その新しい開始点を用いて（４３）、単位素子の次のシーケンスを割り当てる。
【００２２】
このように、この実施態様は、従来のデータ加重平均法によって一般的に必要とされる遅延量を減らすことが可能である。帰還パスにおける遅延を減らすことは、デルタシグマ帰還ループの安定性を維持し、ＤＡＣ内に収容されるべきより多くのビットを見込んでおくために役立つ。
【００２３】
上記アプローチは、効果的なノイズ下限を下げるために役立ち得る。しかしながら、そ
のようなアプローチは、必ずしも高調波歪みを最小にするためには役立たない。信号依存トーンは、説明されたプロセスに同じ素子を周期的に選択させることがある。このことが起こるとき、相関トーンがディジタルアナログ変換器の出力においてしばしば生じる。そのような歪みを減らす役割を果たすために、ＤＥＭ１４が所定の反復シーケンスを使用する方向を、ときどき反転する（３９）（図３）ことが可能である。一つの簡単なアプローチによれば、ＤＥＭ１４は、インデックスの各繰返しによって回転の方向を反転することが可能である。そのようなアプローチは、いくつかのアプリケーションにとって適切であるかもしれないが、トーン問題を満足のいくように小さくするには十分でないことが多い。そこで二つの代替アプローチが提案されている。
【００２４】
図８に示す第１の好ましいアプローチにおいて、反転動作（８０）が、現在の回転方向が始まる場所を指定するためのサイクルマーカーを設定し（８１）、それから、反転コマンドを監視する（８２）（そのようなコマンドは、擬似ランダムによるなどの種々の方法で提供することがある）。反転指示が発生した場合、プロセスは、シーケンスが再び、正確に、前に設定されたサイクルマーカーに到着したかどうかを判定する（８３）。シーケンスが最終的にこの一致を得たとき、その時点で、プロセスは回転方向を反転し（８４）、プロセスは再び始まることが可能である。このプロセスは比較的簡単であり、高調波歪みを最小にするために比較的効果的である。
【００２５】
別のより少なく好ましいアプローチにおいて、反転プロセスは、いつでも反転指示がなされたときに反転するが、シーケンスは、いったん反転すると、シーケンスがこの方向で進んでいた最後の時点に相当する開始点において開始する。要するに、ＤＥＭ１４は、各回転方向に対して一つの、二つの開始点をたどり、適宜それらを使用する。図９は、そのようなアプローチを行うための一つの方法を提示している。再び、反転プロセス（９０）は、与えられたＡ方向に進み、即ち回転するとき、シーケンスのための開始点を連続的に更新する。反転指令または信号を検出する（９２）と、プロセスは、現在の開始点を関連対象点として使用する間、回転の順序を反転する（９３）。それから、プロセスはＢ方向にシーケンスを通って前進することに対応する開始点を更新する（９４）。
【００２６】
反転信号が次に検出されたとき（９５）、プロセスはシーケンスを反転して（９６）、Ａ方向に回転する。このシーケンスは、説明されたようにＡ方向に回転する場合に用いられる最後の開始点に相当する開始点において始まる。更に、このことは、方向を反転し、参照のために最後のＢ方向開始点を使用することに代わる代替案の一つである。Ａ方向開始点は、新しい反転信号が検出される（９８）まで再び更新され、検出された時点で、プロセスは、シーケンス方向を反転してＢ方向にし、シーケンスがＢ方向に進んでいた最後の時点に対する開始点と相関関係を持つ開始点で再び始まる。それから、Ｂ方向開始点は、再び、反転指令が検出され（１０１）、プロセスが、説明されたように再開するまで、以前のように更新される。
【００２７】
そのように構成された場合、別の観点から見た場合、それぞれのディジタルアナログ単位素子に対する制御ラインの割り当ては、制御ラインがそれぞれの次の状態に到達する前に、完了することは明らかである。また、そのような制御ラインの割り当ては、制御ラインの前の状態だけに依存し、制御ラインの現状態についての知識に依存しないことは明らかである。これらの条件により、温度計コード化量子化器出力ラインとディジタルアナログ変換器との間の接続の適切な再配置は、量子化器がその次の状態に到達する前に（そしてまた、量子化器の現状態についての知識なしに）、容易に完了する。これらの構成はまた、時間的に得をする。なぜなら、量子化器出力ラインのディジタルアナログ変換器単位素子への割り当ての計算を行うために用いられる演算装置が負帰還ループの外で使われるので、演算装置が負帰還ループに目に見えるほどの遅れを追加しないためである。
【００２８】
実際は、これらの実施態様によれば、ＤＥＭは、データ加重平均の形式を利用するが、帰還ループを通しての伝達遅れに必要以上に貢献するインライン論理活動をもはや必要としない。それどころか、Ｄ／Ａ変換器単位素子選択による伝達遅れは、伝達ゲートの伝達遅れだけに大きく依存している。後者は一般的に時間的に効率がよいので、帰還パス遅れが減り、従って、デルタシグマ変換器全体におけるビットを多くする余地がある。そのようなビットは、拡張された信号帯域幅か分解能あるいは両者の組み合わせのために使用し得る。
【００２９】
本発明の精神と範囲から逸脱することなしに、上述の実施態様に関して、いろいろな修正・変更・組み合わせが可能であること、および、そのような修正・変更・組み合わせが、本発明の概念の範囲内にあることは、当業者にとって明確であろう。特に、これらの教えが、シングルエンデッドディジタルアナログ変換器、および、アナログディジタル変換器の帰還ループ内で使用されるような全差動ディジタルアナログ変換器に適用可能であるということに注目しなければならない。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施態様に従って構成されたシグマデルタアナログディジタル変換器のブロック図。
【図２】負帰還ループディジタルアナログ変換器の種々の単位素子に対する種々のアナログ出力を概念的に示すグラフ。
【図３】本発明の実施態様に従って構成されたダイナミックエレメントマッチング装置の種々の実施態様を詳細に示すブロック図。
【図４】本発明の実施態様に従って構成されたプロセスのフローチャート。
【図５】本発明の実施態様に従った単位素子割り当てを示す図。
【図６】本発明の実施態様に従った単位素子割り当てを示す図。
【図７】本発明の実施態様に従った単位素子割り当てを示す図。
【図８】本発明の実施態様に従って構成された代替アプローチに関する詳細フローチャート。
【図９】本発明の実施態様に従って構成された更にもう一つの代替アプローチに関する詳細フローチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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