(57)【要約】インダクタ（Ｌ）およびスイッチ（Ｓ１，Ｓ２）を有するＤＣ−ＤＣコンバータは、インダクタ（Ｌ）を通じて流れる実際の平均電流（ＩＡＶＥ）とピーク電流（ＩＰＥＡＫ）との差を表わす平均補正信号（ＡＣＳ）を発生する平均回路（２）を備えている。コントローラ（２，３，４）は、従来のピーク電流制御ＤＣ−ＤＣコンバータまたはバレー電流制御ＤＣ−ＤＣコンバータの場合と同様に、基準電流レベル（ＲＰＣＳ）を超える検出信号（ＳＥＳ）に応じてスイッチ（Ｓ１，Ｓ２）のデューティサイクルを調整することによりＤＣ−ＤＣコンバータの出力電圧（ＶＯＵＴ）を制御するが、ここでは、出力電圧（ＶＯＵＴ）だけでなく平均補正信号（ＡＣＳ）にも基づく基準電流レベル（ＲＰＣＳ）を使用する。これにより、コンバータは、出力電圧（ＶＯＵＴ）を更に正確に制御することができる。
2005528875.tif 000002
【特許請求の範囲】
【請求項１】
ＤＣ−ＤＣコンバータにおいて、
インダクタと、前記インダクタを通じて流れるインダクタ電流が増大するオン段階中にＤＣ入力電圧を前記インダクタに対して周期的に供給するための電子スイッチと、
前記インダクタ電流の少なくとも一部を表わす検出信号を発生するための検出回路と、
ＤＣ−ＤＣコンバータの出力電圧と所定の基準値との間の差に基づいて基準レベルを発生するための基準レベル回路と、
電流閾値レベルと前記インダクタ電流の実際の平均値との間の差を表わす平均補正信号を発生するための平均回路と、
前記検出信号と前記電流閾値レベルとの比較に基づいてオン段階のデューティサイクルを調整するためのコントローラであって、前記電流閾値レベルが前記基準レベルと前記平均補正信号とに依存するコントローラと、
を備えている、ＤＣ−ＤＣコンバータ。
【請求項２】
ＤＣ−ＤＣコンバータは、最初に述べた前記電子スイッチと更なる電子スイッチとから成る直列配置の主電流経路を備えるバックコンバータであり、前記直列配置は、ＤＣ入力電圧を受けるために設けられ、前記インダクタは、前記主電源経路の接合部と平滑コンデンサとの間に設けられることにより、前記平滑コンデンサの両端に出力電圧を供給し、前記コントローラは、最初に述べた前記電子スイッチと更なる前記電子スイッチを制御するための切換信号を発生することにより前記検出信号および前記切換電流レベルに基づいてバックコンバータのオン段階またはオフ段階を終了させるドライバ回路を備え、オン段階中に、前記インダクタは、前記インダクタを通じて流れる電流を増大させるＤＣ入力電圧の極に接続され、あるいは、オフ段階中に、前記インダクタは、前記インダクタを通じて流れる電流を減少させるＤＣ入力電圧の極に接続される、請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記コントローラは、前記検出信号と前記電流閾値レベルとを比較することにより前記ドライバ回路のための入力信号を得る電流コンパレータを更に備え、前記コントローラは、前記平均補正信号と前記基準レベルとを組み合わせることにより前記電流閾値レベルを得る結合部を更に備えている、請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記基準レベル回路は、基準電圧と前記出力電圧との間の電圧差から前記基準レベルを発生する負荷ライン回路を備え、前記基準レベルは、前記出力電圧を受ける負荷に対して供給される出力電流に伴う出力電圧の所望の変化を示している、請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記平均回路は、
前記検出信号と前記基準レベルとを比較することによりエラー信号を得る電流コンパレータと、
前記平均補正信号を得るために、前記エラー信号を積算する積算器及び／又は前記エラー信号をフィルタリングするローパスフィルタと、
を備えている、請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記平均回路は、前記検出信号と前記基準レベルとの比較が関連する時間窓を示すためのウインドウ回路を更に備えている、請求項５に記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記平均回路は、所定の値を有する電流を前記積算器に供給するための電流源を更に備え、前記エラー信号は、前記検出信号が前記基準レベルによって示された値を超えるほぼ瞬間に電流の極性を切り換えるために前記電流源の制御入力に接続される、請求項５に記載のＤＣ−ＤＣコンバータ。
【請求項８】
前記インダクタの電流をエミュレートすることによりエミュレート電流信号を得るエミュレート回路を備え、前記電流コンパレータは、前記検出信号の代わりに前記エミュレート電流信号を受けるように設けられている、請求項３に記載のＤＣ−ＤＣコンバータ。
【請求項９】
前記インダクタの電流をエミュレートすることによりエミュレート電流信号を得るエミュレート回路を備え、前記電流コンパレータは、前記検出信号の代わりに前記エミュレート電流信号を受けるように設けられている、請求項５に記載のＤＣ−ＤＣコンバータ。
【請求項１０】
ＤＣ−ＤＣコンバータを有する電子装置において、前記ＤＣ−ＤＣコンバータは、
インダクタと、前記インダクタを通じて流れるインダクタ電流が増大するオン段階中にＤＣ入力電圧を前記インダクタに対して周期的に供給するための電子スイッチと、
前記インダクタ電流の少なくとも一部を表わす検出信号を発生するための検出回路と、
ＤＣ−ＤＣコンバータの出力電圧と所定の基準値との間の差に基づいて基準レベルを発生するための基準レベル回路と、
電流閾値レベルと前記インダクタ電流の実際の平均値との間の差を表わす平均補正信号を発生するための平均回路と、
前記検出信号と前記電流閾値レベルとの比較に基づいてオン段階のデューティサイクルを調整するためのコントローラであって、前記電流閾値レベルが前記基準レベルと前記平均補正信号とに依存するコントローラと、
を備えている電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータ、および、そのようなＤＣ−ＤＣコンバータを備える電子装置に関する。
【背景技術】
【０００２】
米国特許第４，１４８，０９７号は、インバータステージにおける電流パルスの制御により出力電圧が調整されるＤＣ−ＤＣコンバータを開示している。電圧調整は、インバータステージからの電流フィードバック信号を電流閾値レベルと直接に比較することにより得られる。インバータステージの出力信号は、修正されてフィルタ処理される。その結果として得られたＤＣ出力電圧が基準電圧と比較されることにより、エラー信号が発生される。このエラー信号は、電流閾値レベルを設定する電圧増幅器を駆動する。インバータステージの電流を測定する変圧器は、電流フィードバック信号を供給する。測定された電流フィードバック信号が電流閾値レベルを超えると、インバータステージの電流パルスが終了する。
【０００３】
そのようなピーク電流制御は、負荷ステップ応答として知られるような、負荷によって引き出される電流変化に対するコンバータの応答が高速であるという利点を有している。しかしながら、周知のピーク電流制御コンバータは、出力電圧の精度が最適ではないという欠点を有している。特に、負荷電流（負荷ライン）に応じた出力電圧の精度は最適ではない。従来のバレー電流制御ＤＣ−ＤＣコンバータは、同じ決定を示している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、負荷の変化に高速応答し且つ精度が向上したＤＣ−ＤＣコンバータを提供することである。
【課題を解決するための手段】
【０００５】
本発明の第１の態様は、請求項１に記載されたＤＣ−ＤＣコンバータを提供する。本発明の第２の態様は、そのようなＤＣ−ＤＣコンバータを備えた請求項１０に記載される電子装置を提供する。有利な実施形態が従属請求項に規定されている。
【０００６】
従来のＤＣ−ＤＣコンバータは、ＤＣ入力電圧から負荷へと電流を供給する。負荷の両端のＤＣ出力電圧は、ダウンコンバータの考慮されたケースで、ＤＣ入力電圧よりも低い値を有している。コンバータは、レギュレータと、変圧器（インダクタ）の巻線の一端に接続された多くのパワースイッチとを備えている。巻線の他端は負荷に接続されている。レギュレータは、ＰＷＭ信号とも称されるパルス幅変調信号を用いてパワースイッチを制御して、ＤＣ入力電圧の極間でインダクタを交互に切り換え、それにより、巻線は、三角形の波形の電流を負荷に供給する。インダクタがＤＣ入力電圧のプラス極に接続されるオン段階において、インダクタを通じて流れる電流は、ほぼ直線的に増大する。インダクタを通じて流れる電流がピーク電流レベル（電流閾値レベル）に達すると、オン段階が終了し、巻線は、通常においてグラウンドであるＤＣ入力電圧の他方の極に接続される。ここで、インダクタの巻線を通じて流れる電流は、直線的に減少し始める。通常はオシレータによって決定される特定の瞬間に、次のオン段階が開始される。
【０００７】
制御ループは、変圧器の巻線を通じて流れる電流のピーク電流レベルを制御する。このピーク電流レベルでは、出力電圧と基準電圧との差に応じてオン段階が終了する。平均巻線電流が負荷によって要求される負荷電流に等しくなると、出力電圧が安定する。したがって、必要とされる出力電流を決定するのが負荷であり、この出力電流をコンバータが供給できる出力電圧を決定するのが制御ループである。
【０００８】
インダクタ電流のバレーレベルに基づいてオフ段階が終了する瞬間を同様な方法で制御する周知のコンバータ構成が存在する。そのようなバレー電流制御コンバータは、実際には、ピーク電流制御コンバータと逆のケースであり、ダウン変換率（周波数逓降変換）（ＶＯＵＴ／ＶＩＮ）が２未満となる用途において使用される可能性が高い。ダウン変換率が２未満ということは、ＰＷＭデューティサイクルが２０％よりも大きいということである。それにもかかわらず、ピーク電流制御コンバータで適用できる全ての要素は、同様の方法（逆の方法）で、バレー制御コンバータにも適用できる。この考え方は、それほど複雑ではなく、請求項に含まれている。
【０００９】
一例として、特定の用途において、例えば、負荷がマイクロプロセッサである場合、負荷によって必要とされる負荷電流が増大する時に、出力電圧は減少する必要がある。出力電圧と負荷電流との間の関係は、明確な、いわゆる負荷ラインに従わなければならない。例えば、コンバータは、明確な特定のソースインピーダンスを有する電源にならなければならない。コンバータが、１２ボルトのＤＣ入力電圧を、マイクロプロセッサに供給される１．５ボルトのＤＣ出力電圧に変換しなければならない特定の用途においては、一般に、各アンペア負荷電流毎に１．５ｍＶの電圧降下が必要とされる。精度要求は、常に、この負荷ラインに関係している。すなわち、出力電圧は、負荷ラインの変動幅内になければならない。例えば、変動幅は、±２５ｍＶであっても良い。
【００１０】
従来のピーク電流制御においては、インバータステージでの実際の電流が、オン段階を終了させるための電流閾値レベルと比較される。しかしながら、変圧器の巻線における略鋸歯状または三角形状の電流のピーク・トゥ・ピーク値（ｐ−ｐ値）の許容誤差に起因して、負荷に供給される平均電流は正確には分からない。その結果、負荷電流を供給できるために必要な出力電圧が正確に分からない。変圧器の巻線における略鋸歯状または三角形状の電流のピーク・トゥ・ピーク値の許容誤差は、特定の状況において名目上特定された値と最大で５０％異なるかもしれないインダクタの実際の値の許容誤差によって引き起こされる場合がある。前述した特定の用途においては、出力電圧または負荷ラインにおけるこの許容誤差が受け入れられない。
【００１１】
本発明の第１の態様に係るＤＣ−ＤＣコンバータは、インダクタ（従来においては、変圧器の巻線）を通じて流れる実際の平均電流とピーク電流との差を表わす平均補正信号を発生する平均回路を備えている。コントローラは、従来のＤＣ−ＤＣコンバータから知られる基準電圧と出力電圧との差に基づくだけでなく、実際の平均電流にも基づいて、ＤＣ−ＤＣコンバータの出力電圧を制御する。これは、電流閾値レベルが平均補正信号によっても決まるためである。インダクタを通じて流れる実際の平均電流の少なくとも一部を測定してコンバータの制御に使用すると、高精度の出力電圧を得ることができる。
【００１２】
また、インダクタを通じて流れる実際の平均電流の少なくとも一部は、インダクタに接続されたスイッチで測定されても良い。
【００１３】
請求項３に記載された実施形態において、出力電圧と基準電圧との間の差によって決まる基準レベル（従来のエラー信号）は、平均補正信号と組み合わせられる。このようにすると、出力電圧と基準電圧との比較によって決まるだけでなく、平均補正信号によっても決まる電流閾値レベルが得られる。その結果、コンバータのオン段階の終了時は、平均補正信号によっても決定される。
【００１４】
請求項４に記載された実施形態において、負荷ライン回路は、出力電圧と基準電圧との差から、基準レベルを発生する。負荷ラインは、出力電圧がコンバータの出力電流にどのように依存すべきかを示している。負荷ラインは、コンバータの所望の出力インピーダンスを表わしていても良い。
【００１５】
所望の負荷ラインは、許容誤差にそれほど依存していない。これは、電流閾値レベルが平均補正信号に依存しているからである。したがって、負荷ラインの変動パターンが改善される。
【００１６】
請求項５に記載された実施形態において、平均回路は、インダクタを通じて流れる電流を表わす検出信号と所望の負荷ラインを表わす基準レベルとを比較することによりエラー信号を得る電流コンパレータを備えている。所望の負荷ラインは、負荷によって必要とされる出力電流に伴う出力電圧の所望の変化を示している。積算器は、エラー信号を積算することにより、平均補正信号を得る。また、結合部（combiner）は、平均補正信号と基準レベルとを組み合わせて、電流閾値レベルのレベルを調整する。この実施形態においても、電流閾値レベルのレベルは、平均補正信号にしたがって適合される。また、平均補正信号が他の方法でオン段階の終了に影響を与えることも可能である。積算器の代わりに、ローパスフィルタ、または、積算器とローパスフィルタとの組み合わせが使用されても良い。
【００１７】
請求項６に記載された実施形態において、平均回路は、時間窓を発生するためのウインドウ回路を備えている。検出信号および基準レベルは、ウインドウ中の比較に関与している。ウインドウは、検出信号の乱れがウインドウの外側で生じるように選択される。検出信号の乱れが無い時に検出信号が比較されるため、比較が改善される。
【００１８】
請求項７に記載された実施形態においては、検出信号が基準信号によって示される値を超える瞬間に極性を変えるため、所定のクリーンな電流を供給する電流源が切り換えられる。クリーンな信号の生産は、コンバータの精度を向上させる。
【００１９】
請求項８および９に記載された実施形態においては、検出信号を直接に使用する代わりに、エミュレートされた電流信号が発生される。エミュレートされた電流信号は、インダクタを通じて流れる電流のエミュレーション（模倣）である。特にコンバータのオン時間が短い場合、このエミュレートされた電流信号は、インダクタを通じて流れる実際の電流の表示であって、検出信号よりも良好な表示である。これにより、コンバータの精度が向上する。
【００２０】
本発明のこれらの態様および他の態様は、後述の実施形態から明らかであり、これらの実施形態を参照して前記態様について説明する。
【発明を実施するための最良の形態】
【００２１】
異なる図における同じ参照符号は、同じ信号または同じ機能を果たす同じ要素を示している。
【００２２】
図１は、従来のバックコンバータを示している。ＤＣ入力電圧ＶＩＮを受けるために、直列に配列された検出素子（sense element）１および制御可能なスイッチＳ１，Ｓ２が設けられている。検出素子１は、スイッチＳ１を通じて流れる電流を検出して検出信号ＳＥＳを生成する機能を果たし、多くの場合、スイッチＳ１と直列なレジスタによって発生される。スイッチＳ１とスイッチＳ２との接合部は、インダクタＬを介して、負荷ＬＯに接続されている。負荷ＬＯと並列に平滑コンデンサＣが配置されている。ドライバ回路３０は、切換信号ＳＩ１，ＳＩ２をそれぞれ用いて、スイッチＳ１，Ｓ２を制御する。インダクタＬの両端の電圧がＶＬで示され、インダクタＬを通じて流れる電流がＩＬで示され、負荷ＬＯの両端に出力電圧ＶＯＵＴが生じる。
【００２３】
出力電圧ＶＯＵＴは、コンパレータ４０（ここで言及されるいずれのコンパレータも、比較器、増幅器、減算器、結合部として実現されても良く、唯一の関連する結果は、２つの信号が比較され、この比較に応じた出力信号が得られるということである）によって基準値ＶＲＥＦと比較され、これにより、電圧差ＶＤＩＦが得られる。負荷ライン回路４１は、この電圧差をコンバータの所要出力インピーダンスＲＵで割ることにより、所望の負荷ライン基準電流ＬＬＲ（基準レベルとも称する）を得る。加算器３３は、値１／２ＩＳＷを負荷ライン基準電流ＬＬＲに加算することにより、基準ピーク電流レベルＲＰＣＳを得る。値１／２ＩＳＷは、略鋸歯状の電流ＩＬのピーク・トゥ・ピーク値（ｐ−ｐ値）の半分を表している。電流コンパレータ３１は、基準ピーク電流レベル（電流閾値レベルとも称する）ＲＰＣＳを検出信号（センス信号）ＳＥＳと比較することにより、エラー信号ＥＲ１を得る。フリップフロップ３５は、エラー信号ＥＲ１を受けるリセット入力部と、クロック信号ＣＬＫを受けるセット入力部と、入力信号ＤＳをドライバ３０に供給するための出力部とを備えている。入力信号ＤＳは、通常、パルス幅変調（ＰＷＭ）信号と称される。
【００２４】
従来のバックコンバータの動作を、図２Ａ〜図２Ｄに示される波形に基づいて説明する。図２は、従来のバックコンバータの動作を明らかにする波形を示している。図２Ａは、インダクタＬを通じて流れる電流ＩＬを示しており、図２Ｂは、ドライバ３０に供給されるＰＷＭ信号ＤＳを示しており、図２Ｃは、クロック信号ＣＬＫを示しており、図２Ｄは、エラー信号ＥＲ１を示している。
【００２５】
一般に制御−ＦＥＴ  Ｓ１と称される第１のスイッチＳ１は、ＰＷＭ信号ＤＳがハイレベルの時にインダクタＬをＤＣ−入力電圧ＶＩＮのプラス極に切り換えるパワースイッチである。簡単のため、検出信号ＳＥＳが制御−ＦＥＴ  Ｓ１を通じて流れる電流に等しいと仮定する。瞬間ｔ１において、フリップフロップ３５は、繰り返し周期ＴＣＬＫを有する所定周波数のクロック信号ＣＬＫによって設定される。その結果、ＰＷＭ信号ＤＳがハイレベルに変化し、制御−ＦＥＴ  Ｓ１は、インダクタＬを、ＤＣ−入力電圧ＶＩＮに接続する。（ＶＩＮ−ＶＯＵＴ）／Ｌに従う勾配をもって、インダクタＬを通じて流れる電流ＩＬが増大し始める。制御−ＦＥＴ  Ｓ１を通じて流れる電流が検出素子１によって検出され、それにより、検出信号ＳＥＳが得られる（実際には、この電流は、大きなファクターだけ減少される）。コンパレータ３１は、検出信号ＳＥＳを基準ピーク電流レベルＲＰＣＳと比較するとともに、瞬間ｔ２において検出信号ＳＥＳが基準ピーク電流レベルＲＰＣＳを超えると直ぐに、フリップフロップ３５をリセットする。その結果、ＰＷＭ信号ＤＳがローレベルに変化して、スイッチＳ１が開くとともに、スイッチＳ２が閉じ、それにより、インダクタＬがグラウンドに接続される。その後、インダクタＬを通じて流れる電流は、クロック信号ＣＬＫが再び立ち上がるまで、−ＶＯＵＴ／Ｌによって決定される勾配をもって減少する。
【００２６】
話を戻すと、従来のバックコンバータは、検出信号ＳＥＳが基準ピーク電流レベルＲＰＣＳを越える瞬間ｔ２において、そのオン段階を終了する。したがって、電流ＩＬの実際のピーク電流値ＩＰＥＡＫは、基準ピーク電流レベルＲＰＣＳによって制御される。これこそが、従来のバックコンバータが、通常、ピーク電流を制御するものであると言われている理由である。負荷ＬＯによって必要とされる出力電流ＩＬＯが変化する時に負荷ＬＯの両端の出力電圧ＶＯＵＴが変化するため、基準ピーク電流レベルＲＰＣＳは、負荷電流ＩＬＯと共に動的に変化するレベルである。出力電圧ＶＯＵＴは基準値ＶＲＥＦと比較される。基準値ＶＲＥＦからの出力電圧ＶＯＵＴのいかなる偏りも、電圧差ＶＤＩＦを引き起こす。回路４１内でこの電圧差ＶＤＩＦをＲＵで割ることにより、負荷ライン基準電流ＬＲが得られる。この負荷ライン基準電流ＬＬＲは、負荷ライン定義にしたがって検出された出力電圧（ＶＯＵＴ）と一致する平均出力電流を表している。加算器３３は、所定のファクター１／２ＩＳＷを負荷ライン基準電流ＬＬＲに加算することにより、略三角形状のインダクタ電流信号ＩＬの平均値ＩＡＶＥとピーク値ＩＰＥＡＫとの差を静的に明らかにする。
【００２７】
コンバータのオン段階は、インダクタＬがＤＣ−入力電圧ＶＩＮのプラス極に接続されている段階であり、これは、ＴＣＦによって示されるように制御ＦＥＴ  Ｓ１が導通状態にある期間である。コンバータのオフ段階は、インダクタＬがグラウンドに接続されている段階であり、これは、ＴＳＦによって示されるようにｓｙｎｃＦＥＴ  Ｓ２が導通状態にある期間である。
【００２８】
マイクロプロセッサのために１．５ボルトの供給電圧を発生させる場合等の特定の用途においては、出力電流の増大に伴って又はいわゆる負荷ラインにしたがって負荷電流ＩＬＯが増大するにつれて出力電圧ＶＯＵＴが減少することが必要とされる。コンバータがソースインピーダンスＲＵを有する電源として発生されている場合、必要とされる負荷ラインは以下の通りである。例えば、各アンペア負荷電流ＩＬＯにおける電圧降下の一般的な値は１．５ｍＶである。精度要求は、この負荷ラインに関連している。すなわち、出力電圧は、負荷ラインにわたる所定の変動幅内になければならない。例えば、変動幅は±２５ｍＶであっても良い。この非常に正確な負荷ラインは、２００ナノ秒内で１０アンペア〜６０アンペアの負荷電流ＩＬＯ変化においては、必要でさえある。
【００２９】
従来のバックコンバータにおいて、ピーク電流値ＩＰＥＡＫと出力電圧ＶＯＵＴとの間の関係は、以下の通りである。
【数１】
2005528875.tif 000003
【００３０】
この場合、ＩＳＷは、インダクタ（または、変圧器）を通じて流れる電流ＩＬの三角形状の波形のピーク・トゥ・ピーク振れを表している。実際に、それは、必要とされる出力電流ＩＬＯを決定する負荷ＬＯであり、負荷ＬＯに対してこの電流ＩＬＯを供給できる出力電圧ＶＯＵＴを決定する制御ループである。したがって、
【数２】
2005528875.tif 000004
【００３１】
レギュレータの負荷ラインをピーク電流ＩＰＥＡＫに対して関連付けずに平均負荷電流ＩＡＶＥに対して関連付けるためには、１／２ＩＳＷを用いたピーク電流ＩＰＥＡＫの補正が必要である。ＩＡＶＥ＝ＩＰＥＡＫ−１／２ＩＳＷの場合、方程式は以下のようになる。
【数３】
2005528875.tif 000005
【００３２】
これは、ＲＵがコンバータの望ましい出力インピーダンスである場合、まさしく望ましい負荷ライン機能である。
【００３３】
しかしながら、１／２ＩＳＷの固定的な補正は正確ではない。これは、クロック周期、入力および出力電圧、インダクタ値によって振れＩＳＷが決定されるためである。実際の最悪の場合の状況において、インダクタＬは、公称値の半分を有していれば良い。この時、電流信号の振れＩＳＷは、２倍の大きさになる。各段階の平均電流は、１／２ＩＳＷ程度の大きさによって不正確に評価される。その結果、必要な負荷ラインに関して、大きなエラーが生じる。
【００３４】
図３は、本発明の一実施形態に係る平均電流制御を伴うバックコンバータを示している。
【００３５】
ＤＣ入力電圧ＶＩＮを受けるために、直列に配列された制御可能なスイッチＳ１，Ｓ２が設けられている。出力電圧ＶＯＵＴを供給するために、スイッチＳ１とスイッチＳ２との接合部は、インダクタＬを介して、負荷ＬＯに接続されている。負荷ＬＯと並列に平滑コンデンサＣが配置されている。ドライバ回路３０は、切換信号ＳＩ１，ＳＩ２をそれぞれ用いて、スイッチＳ１，Ｓ２を制御する。インダクタＬを通じて流れる電流がＩＬで示されている。検出素子１は、インダクタ電流ＩＬの少なくとも一部またはスイッチＳ１，Ｓ２の一方を通じて流れる電流の少なくとも一部を検出するために使用される。後者の場合には、スイッチＳ１，Ｓ２のいずれか一方に検出素子１を配置すれば良く、必ずしも図３に示されるようになっていなくても良い。
【００３６】
基準レベル回路４は、コンパレータ４０と、負荷ライン回路４１とを備えている。出力電圧ＶＯＵＴは、コンパレータ４０によって基準値ＶＲＥＦと比較され、これにより、基準値ＶＲＥＦと出力電圧ＶＯＵＴとの間の差である電圧差ＶＤＩＦが得られる。負荷ライン回路４１は、この電圧差をコンバータの所要出力インピーダンスＲＵで割ることにより、所望の負荷ライン基準電流ＬＬＲを得る。
【００３７】
加算器３３は、負荷ライン基準電流ＬＬＲを平均補正信号ＡＣＳに加算することにより、基準ピーク電流レベルＲＰＣＳを得る。ここで、基準ピーク電流レベルＲＰＣＳは、出力電圧ＶＯＵＴの値および電流ＩＬの実際の平均値によって決まる。コンパレータ３１は、基準ピーク電流レベルＲＰＣＳを、検出回路１によって供給される検出信号ＳＥＳと比較することにより、エラー信号ＥＲ１を得る。フリップフロップ３５は、エラー信号ＥＲ１を受けるリセット入力部と、クロック信号ＣＬＫを受けるセット入力部と、入力信号ＤＳをドライバ３０に供給するための出力部とを備えている。
【００３８】
平均回路２は、コンパレータ２０と、随意的なウインドウ回路２２と、積算器２１と、ループフィルタ２５とを備えている。コンパレータ２０は、検出信号ＳＥＳと負荷ライン基準ＬＬＲとの間の差ＥＲ２を決定する。負荷ライン基準ＬＬＲは、実際には、正確な所要平均電流である。すなわち、ＬＬＲ＝（ＶＲＥＦ−ＶＯＵＴ）／ＲＵである。したがって、差ＥＲ２は、インダクタＬを通じて流れる実際の電流と所要平均電流との間の差を示している。この差ＥＲ２は、積算器２１を用いて積算されるとともに、ループフィルタ２５を用いてフィルタ処理され、これにより、平均補正信号ＡＣＳが得られる。
【００３９】
エラー信号ＥＲ２をウインドウ処理するウインドウ回路２２を加え、時間窓ＷＩ中にだけエラー信号ＥＲ２が積算されるようにすることにより、平均回路２の動作が向上される。時間窓ＷＩは、平均補正信号ＡＣＳに影響を与える検出信号ＳＥＳの乱れを防止するように最適に選択される。
【００４０】
話を戻すと、従来のピーク制御ループにおいては、従来のバックコンバータの精度を高めるために、振れＩＳＷの評価において成されるエラーのための静的な補正として、１／２ＩＳＷという調整ピークレベル信号が使用されていた。本発明に係る一態様においては、この静的な補正が、平均回路２とコンバイナ３３とを備える付加的な制御ループに取って代えられている。この付加的な制御ループにより、基準ピーク電流レベルＲＰＣＳは、インダクタＬを通じて流れる電流ＩＬの実際の平均値に依存するようになる。一実施形態において、付加的な制御ループは、検出信号ＳＥＳの平均値にしたがって、電流ＩＬのピーク値ＩＰＥＡＫを動的に調整する。
【００４１】
負のフィードバックのため、また、積算器を使用して、付加的な制御ループは、コンパレータ２０の入力信号（負荷ライン基準ＬＬＲおよび検出信号ＳＥＳ）間の差が平均してゼロになるようにバックコンバータを制御する。その結果、時間窓内で平均化された検出信号ＳＥＳが負荷ライン基準ＬＬＲと等しくなる。
【００４２】
付加的な制御ループは、電流ＩＬの平均値を比較的ゆっくりと調整する。しかしながら、ピーク値ＩＰＥＡＫが依然としてＶＯＵＴに対して直接に関連付けられているため、従来のピーク制御の高速負荷ステップ応答が維持される。
【００４３】
検出信号ＳＥＳは、インダクタＬを通じて流れる電流ＩＬに対して直接に関連付けられていても良い。例えば、検出回路１は、インダクタＬと直列に配置された電流変成器またはレジスタを備えていても良い。また、コンバータのオン段階中（ＰＷＭ信号ＤＳがハイレベル）に制御ＦＥＴ  Ｓ１を通じて流れる電流を検出することもでき、あるいは、コンバータのオフ段階中（ＰＷＭ信号ＤＳがローレベル）にｓｙｎｃＦＥＴ  Ｓ２を通じて流れる電流を検出することもできる。図１に示される従来のピーク電流制御は、制御ＦＥＴ  Ｓ１を通じて流れる電流を示す検出信号を必要とするため、図３に示されるバックコンバータでは、この同じ検出電流の使用に関して説明する。制御ＦＥＴ  Ｓ１を通じて流れる電流は、任意の周知の方法、例えば、制御ＦＥＴ  Ｓ１を通じて流れる電流を反映し且つ制御ＦＥＴ  Ｓ１に関連付けられた電流ミラーＦＥＴ（図示せず）を実施することにより得られても良い。
【００４４】
検出信号ＳＥＳが制御ＦＥＴ  Ｓ１で検出される電流に基づいている場合、ウインドウ回路２２は、コンバータのオン段階の持続時間の少なくとも一部の時間中に時間窓を発生する。この時間窓は、平均補正信号ＡＣＳの決定を悪化させる検出信号の乱れを防止するように選択される。
【００４５】
検出信号ＳＥＳの乱れは、ＰＷＭ信号ＤＳの開始時に制御ＦＥＴ  Ｓ１がオンに切り換えられる際の遅延および安定現象により発生する場合がある。また、制御ＦＥＴ  Ｓ１を通じて流れる電流がマイナスになる場合もある（平均電流ＩＡＶＥが振れＩＳＷの半分よりも小さい場合に起こる）。電流ミラーがこのマイナス電流を処理することができない場合には、検出信号ＳＥＳが無効になる。検出信号ＳＥＳが乱される、すなわち、検出信号ＳＥＳが無効になるこれらの時間は、ウインドウ（時間窓）が適切に選択されると無視される。
【００４６】
図３に示される構成は、本発明の単なる一実施形態を明らかにしているにすぎない。同じ概念を有する幾つかの変形例も考えられる。できる限り従来のピーク電流制御回路が使用される好ましい実施形態においては、主要なステップを以下に示す。エラー信号ＥＲ２は、（電流）検出信号ＳＥＳおよび負荷ライン基準信号ＬＬＲ（出力電圧ＶＯＵＴおよび所望の負荷ライン勾配に基づいている）から決定される。このエラー信号ＥＲ２は、積算され及び／又はローパスフィルタ処理されるとともに、その結果は、インダクタＬを通じて流れる電流のピークレベルＩＰＥＡＫを決定する基準ピーク電流レベルＲＰＣＳを調整するために使用される。電流ＩＬのピークレベルＩＰＥＡＫの調整は、負のフィードバックループを閉じる。フィードバックループは、エラー信号ＥＲ２をほぼゼロまで減少させ、したがって、検出信号ＳＥＳの平均を負荷ライン基準信号ＬＬＲに等しくする。本発明によれば、ピーク電流ではなく平均負荷電流に基づく負荷ライン機能を有する高速ピーク制御レギュレータを実現することができる。
【００４７】
本発明に係るバックコンバータの動作、より具体的には図３に示される実施形態の動作を、図４Ａ〜図４Ｆに示される波形に基づいて説明する。図４Ａは、ドライバ３０に供給されるＰＷＭ信号ＤＳを示しており、図４Ｂは、インダクタＬを通じて流れる電流ＩＬを示しており、図４Ｃは、制御ＦＥＴ  Ｓ１を通じて流れる電流ＩＣＦおよびｓｙｎｃＦＥＴ  Ｓ２を通じて流れる電流ＩＳＦを示しており、図４Ｄは、検出信号を示しており、図４Ｅは、時間窓ＷＩを示しており、図４Ｆは、ウインドウ回路２２の出力信号ＥＲＷを示している。
【００４８】
瞬間ｔ１において、フリップフロップ３５は、所定周波数のクロック信号ＣＬＫによって設定される。その結果、ＰＷＭ信号ＤＳがハイレベルに変化し、制御−ＦＥＴ  Ｓ１は、インダクタＬを、ＤＣ−入力電圧ＶＩＮに接続する。インダクタＬを通じて流れる電流ＩＬは、（ＶＩＮ−ＶＯＵＴ）／Ｌにしたがって増大し始める。制御−ＦＥＴ  Ｓ１を通じて流れる電流ＩＣＦが検出され、それにより、検出信号ＳＥＳが得られる。コンパレータ３１は、検出信号ＳＥＳを基準ピーク電流レベルＲＰＣＳと比較するとともに、瞬間ｔ４において検出信号ＳＥＳが基準ピーク電流レベルＲＰＣＳを超えると直ぐに、フリップフロップ３５をリセットする。その結果、ＰＷＭ信号ＤＳがローレベルに変化して、スイッチＳ１が開くとともに、スイッチＳ２が閉じ、それにより、インダクタＬがグラウンドに接続される。その後、インダクタＬを通じて流れる電流は、瞬間ｔ５においてクロック信号ＣＬＫが再び立ち上がるまで、−ＶＯＵＴ／Ｌによって減少する。ここで、基準ピーク電流レベルＲＰＣＳは、平均補正信号ＡＣＳによって決まる。
【００４９】
検出信号ＳＥＳは、瞬間ｔ２から瞬間ｔ３まで持続する時間窓ＷＩを用いてウインドウ処理される。ウインドウ回路２２の出力信号ＥＲＷは、ウインドウＷＩの外側ではゼロであり、ウインドウＷＩ内では検出信号ＳＥＳに等しい。積算され及び／又はローパスフィルタ処理された出力信号ＩＮＴは、基準ピーク電流レベルＲＰＣＳを供給するために負荷ライン基準ＬＬＲに対して加えられる平均補正信号ＡＣＳである。
【００５０】
１２ボルトのＤＣ−入力電圧ＶＩＮから１．５ボルトの出力電圧ＶＯＵＴで最大６０アンペアの負荷電流ＩＬＯを供給しなければならない実際のコンバータは、その全てが負荷ＬＯに接続された複数のインダクタ（図示せず）から成っていることが好ましい。各インダクタは、対応するフリップフロップから対応するＰＷＭ信号を受けて対応する制御ＦＥＴおよびｓｙｎｃＦＥＴを制御する対応するドライバ回路によって切り換えられる。フリップフロップの組は、所定のタイミングで変えられるクロック信号によって設定される。このように、瞬間ｔ１と瞬間ｔ５との間の期間において、それぞれが複数のインダクタを備える複数のコンバータは、電流を負荷ＬＯに対して連続的に供給する。図４に示される波形は、瞬間ｔ１から瞬間ｔ４まで持続するコンバータのオン段階中に負荷ＬＯに対して増大する電流を供給し且つ瞬間ｔ４の後に負荷ＬＯに対して減少する電流を供給するコンバータを示している。他のコンバータは、瞬間ｔ４の後に始動して負荷に対して増大する電流を供給するオン段階を有している。このようにすれば、全出力リップル電流、したがって、出力リップル電圧ＶＯＵＴが最小に抑えられる。この種のコンバータは、多相コンバータと称される。
【００５１】
インダクタＬを通じて流れる平均電流ＩＡＶＥが低い場合には、有用な時間窓ＷＩが非常に短くなり得る。制御ＦＥＴ  Ｓ１を通じて流れるマイナス電流ＩＣＦを測定できるように検出回路１を改良することができる。この場合、時間窓ＷＩは、制御ＦＥＴ  Ｓ１を通じて流れる電流ＩＣＦがマイナスとなる部分をカバーすることができる。残念ながら、これにより、回路構造の複雑度が高まる。非常に短い時間窓ＷＩを修正する他の好ましい平均電流回路２を、図５および図６に基づいて説明する。
【００５２】
図５は、平均回路の一実施形態を示している。平均回路２は、検出信号ＳＥＳと負荷ライン基準ＬＬＲとを比較してエラー信号ＥＲ２を乗算器２３０に供給するコンパレータ２０を備えている。乗算器２３０は、エラー信号ＥＲ２とＰＷＭ信号ＤＳとを乗算して信号ＥＲ２０を乗算器２３１に供給する。乗算器２３１は、電流源２３２と積算器２１の入力部との間に設けられている。電流源２３２は、一定の値と極性とを有する電流ＩＲを供給する。積算器２１は、オペアンプ２１０とコンデンサ２１１とを備えている。積算器は、入力信号ＩＩＴを積算して、積算入力信号ＩＮＴを供給する。
【００５３】
図５に示される平均回路の動作を、図６Ａ〜図６Ｄに示される波形に基づいて説明する。図６ＡはＰＷＭ信号ＤＳを示しており、図６Ｂは検出信号ＳＥＳを示しており、図６Ｃは積算器２１の入力信号ＩＩＮを示しており、図６Ｄは積算入力信号ＩＮＴを示している。
【００５４】
ＰＷＭ信号ＤＳがローレベルを有している場合には、信号ＥＲ２０がゼロであり、したがって、積算器の入力信号ＩＩＮもゼロである。瞬間ｔ１０においてＰＷＭ信号ＤＳがハイレベルになると、検出信号ＳＥＳは、負荷ライン基準ＬＬＲＥよりも低い値を有し、したがって、信号ＥＲ２がプラスになる。その結果、信号ＥＲ２０もプラスになり、電流源２３２の電流ＩＲの方向は、プラス電流ＩＩＮ＝＋ＩＲが積算器２１の入力部から引き出され且つ積算器２１の出力電圧ＩＮＴが立ち上がるような方向になる。瞬間ｔ１１において、検出信号ＳＥＳは、負荷ライン基準ＬＬＲのレベルに達する。瞬間ｔ１１〜瞬間ｔ１２の期間において、信号ＥＲ２がマイナスになり、したがって、信号ＥＲ２０もマイナスになる。ここで、電流源２３２の電流ＩＲが反転され、積算器の入力電流がマイナス（ＩＩＮ＝−ＩＲ）となり、積算器２１の出力電圧が減少する。
【００５５】
この平均電流回路２の動作は、制御ＦＥＴ  Ｓ１を通じて流れる電流ＩＣＦを示す検出信号ＳＥＳの平均が負荷ライン基準ＬＬＲのレベル（（ＶＲＥＦ−ＶＯＵＴ）／ＲＵ）に等しくなければならないという事実に基づいている。このような平衡は、瞬間ｔ１０から瞬間ｔ１２まで持続するＰＷＭパルスＤＳのちょうど真中で検出信号ＳＥＳが負荷ライン基準ＬＬＲを超える場合に得られる。したがって、エラー信号ＥＲ自体を積算する代わりに、クリーン信号（定電流）が積算される。このクリーン信号の極性は、検出信号ＳＥＳが負荷ライン基準ＬＬＲを超える瞬間ｔ１１において反転される。この瞬間ｔ１１は、コンパレータ２０によって簡単且つ正確に検出できる。ＰＷＭパルスＤＳの最後に積算器２１の積算動作が停止される（すなわち、入力信号ＩＩＮがゼロにされる）。
【００５６】
入力信号ＩＩＮの極性がＰＷＭパルスＤＳのちょうど真中で切り換わる場合、瞬間ｔ１０および瞬間ｔ１３における積算器２１の出力信号ＩＮＴは同一である。そうでない場合には、積算器の出力信号ＩＮＴが、ＰＷＭ信号ＤＳの各パルスで△Ｖだけ変化する。その結果、積算器２１の出力信号ＩＮＴは、ＰＷＭ信号ＤＳの全パルスにわたって積算された検出信号ＳＥＳと負荷ライン基準ＬＬＲとの間の差に比例する。これは、ウインドウＷＩがオン段階の全範囲に及んでいる場合、図３に示されるエラー積算器２１と同様である。しかしながら、図５のエラー積算器２１は、集積回路で実施することが非常に簡単である。この積算器に対して要求される唯一のことは、切換えの瞬間ｔ１２において検出信号ＳＥＳが正確であり且つプラスの積算とマイナスの積算とがうまく一致しているということである。
【００５７】
図７は、平均回路の一実施形態を示している。この実施形態の平均回路２と図５に示される実施形態との唯一の違いは、ＰＷＭ信号ＤＳを反転させるためにインバータ２３３が加えられている点だけである。
【００５８】
図８Ａ〜図８Ｅは、図７に示される平均回路２の動作を明らかにする波形を示している。図８ＡはＰＷＭ信号ＤＳを示しており、図８Ｂは検出信号ＳＥＳを示しており、図８Ｃはエラー信号ＥＲ２を示しており、図８Ｄは積算器２１の入力信号ＩＩＮを示しており、図８Ｅは積算器の出力信号ＩＮＴを示している。
【００５９】
ＰＷＭ信号ＤＳがハイレベルを有している場合、信号ＥＲ２０はゼロであり、したがって、積算器の入力信号ＩＩＮもゼロである。したがって、瞬間ｔ２０から瞬間ｔ２１まで、入力信号ＩＩＮはゼロである。瞬間ｔ２１において、ＰＷＭ信号ＤＳがローレベルになると、検出信号ＳＥＳは、負荷ライン基準ＬＬＲよりも高い値を有し、したがって、信号ＥＲ２がマイナスになる。その結果、信号ＥＲ２０もマイナスになり、電流源２３２の電流ＩＲの方向が反転されることにより、マイナス電流ＩＮＴ＝−ＩＲが積算器２１の入力部に供給されるとともに、積算器２１の出力電圧ＩＮＴが減少する。瞬間ｔ２２において、検出信号ＳＥＳが負荷ライン基準ＬＬＲのレベルに達する。瞬間ｔ２２から瞬間ｔ２３の期間中に、信号ＥＲ２がプラスになり、したがって、信号ＥＲ２０もプラスになる。ここで、電流源２３２の電流ＩＲは反転されず、積算器２１の出力電圧が増大する。瞬間ｔ２３において、ＰＷＭ信号ＤＳは、負のオフセット△Ｖをもって次のハイレベルパルスを開始する。
【００６０】
瞬間ｔ２２がオフ段階（瞬間ｔ２１〜瞬間ｔ２３）のちょうど真中で生じない限り、積算器２１は、ゼロでないオフセット△Ｖをもって出力信号ＩＮＴを供給する。ゼロでないオフセット△Ｖにより、コンバータは、オフセット△Ｖがゼロになるまで基準ピーク電流レベルＲＰＣＳを制御する。
【００６１】
図５の平均回路２に関する図６Ａ〜図６Ｄの波形は、検出信号ＳＥＳが制御ＦＥＴ  Ｓ１を通じて流れる電流ＩＣＦに基づいている時の状況を示している。図７の平均電流回路２に関する図８Ａ〜図８Ｅの波形は、検出信号ＳＥＳがｓｙｎｃＦＥＴ  Ｓ２を通じて流れる電流ＩＳＦに基づいている時の状況を示している。
【００６２】
ＤＣ−入力電圧ＶＩＮよりも十分に低い出力電圧ＶＯＵＴ（例えば、ＶＩＮが１２ボルトであり、ＶＯＵＴが１．５ボルト）を供給しなければならないバックコンバータにおいては、コンバータのオフ段階がオン段階よりも十分長く持続する（小さなデューティサイクル）。瞬間ｔ２１でのオフ段階の開始後においては、ｓｙｎｃＦＥＴ  Ｓ２および電流検出回路１における安定現象により、検出信号ＳＥＳは無効である。また、オフ段階の最後においても、検出信号が無効になる場合がある。これは、ｓｙｎｃＦＥＴ  Ｓ２の電流がゼロを超えて符合を変える場合（平均電流ＩＡＶＥ＜１／２・ＩＳＷとなる時に起こる）があるためである。検出信号ＳＥＳが無効であり或いは無効になる場合があるこれらの両方の期間にもかかわらず、検出信号ＳＥＳが有効となる残存する時間窓（例えば、瞬間ｔ２１の後の１００ｎｓから、検出信号ＳＥＳがゼロを超えることがある場合には、ゼロを超える時まで）は、オン段階中の有効期間よりも十分に長い。
【００６３】
図５および図７における平均回路の主な利点は、積算のためにクリーンな入力信号ＩＲが使用されるため、ウインドウ処理機能が不要であるという点である。検出信号ＳＥＳが負荷ライン基準ＬＬＲを超える瞬間にだけ、検出信号が有効で且つ正確であれば良い。安定状態において、このように検出信号ＳＥＳが負荷ライン基準ＬＬＲを超えることは、プラスの検出信号ＳＥＳにおいて常に生じる。これは、平均負荷電流だけがプラス（ＩＬＯ＞０）になり得るからである。
【００６４】
図５の平均回路に対する図７の平均回路の利点は、ＳｙｎｃＦＥＴ  Ｓ２段階における検出信号ＳＥＳのゆっくりとした勾配により、ＰＷＭ信号ＤＳと平均電流回路２の信号の実際の切換えとの間での遅れの影響があまり及ばないという点である。
【００６５】
図９は、平均電流制御装置および電流エミュレータを有する本発明の一実施形態に係るバックコンバータを示している。
【００６６】
図９に示されるバックコンバータと図３に示されるバックコンバータとの間の唯一の違いは、検出信号ＳＥＳに基づいてインダクタＬを通じて流れる電流のエミュレーションであるエミュレートされた電流信号ＥＭＣＳを供給するエミュレート回路５が加えられていることである。エミュレートされた電流信号ＥＭＣＳは、検出信号ＳＥＳの代わりに、コンパレータ２０，３１に供給される。また、コンパレータ２０，３１の一方において、検出信号ＳＥＳをエミュレートされた電流信号ＥＭＣＳに取って代えることもできる。
【００６７】
エミュレート回路５は、ＰＷＭ信号ＤＳのデューティサイクルおよび繰り返し時間を表すタイミング情報に基づいてエミュレートされる電流を示す電流信号をエミュレートするジェネレータ（図示せず）を備えていても良い。エミュレートされる電流は、インダクタ電流ＩＬであっても良い。コンパレータは、エミュレートされた信号とエミュレートされる電流とを比較することにより、エラー信号を得る。ジェネレータコントローラは、エラー信号を受けることにより、制御信号をジェネレータに供給して、エミュレートされた信号の特性がエミュレートされる電流の特性（例えば、振幅及び／又はＤＣオフセット）とほぼ等しくなるようにする。そのようなエミュレート回路は、非公開の欧州特許出願０２０７７１９６．０（代理人整理番号ＰＨＮＬ０２０４５１）に開示されており、その優先権が本出願において主張されている。
【００６８】
インダクタＬを通じて流れる電流ＩＬのクリーンなコピーであるエミュレートされた電流信号ＥＭＣＳは、検出信号ＳＥＳほど大きく乱されない。したがって、エミュレートされた電流信号ＥＭＣＳを使用することにより、バックコンバータの負荷ラインの動作の精度が高まる。
【００６９】
結論として、本発明に係る好ましい実施形態は、動的な負荷ライン調整技術を使用して、従来のピーク制御の高速応答と、調整された出力電圧ＶＯＵＴの正確な負荷ラインポジショニングとを組み合わせるＤＣ−ＤＣコンバータを提供する。
【００７０】
なお、前述した実施形態は、本発明を限定するものではなく、当業者であれば、添付の請求の範囲から逸脱することなく、多くの多の実施形態を創作することができる。
【００７１】
例えば、動的負荷ライン調整は、制御ＦＥＴ  Ｓ１を通じて流れる電流またはコイル電流（プラス勾配）を検出する従来のピーク電流レギュレータにおいて適用することができるが、ｓｙｎｃＦＥＴ  Ｓ２を通じて流れる電流（マイナス勾配）を使用するインダクタＬを通じて流れる電流ＩＬのエミュレーションに基づく更に複雑なピーク電流レギュレータにおいても適用できる。しかし、他の組み合わせも可能である。
【００７２】
また、平均回路の考え方は、インダクタＬを通じて流れる電流ＩＬまたはｓｙｎｃＦＥＴ  Ｓ２を通じて流れる電流を示す検出信号のバレー（谷間）検出に基づく従来のバックコンバータに適用することができる。そのようなバレー制御されたコンバータは、逆に動作するが、より一般的なピーク制御コンバータと非常に類似した形態で動作する。請求項における「切換電流レベル」という用語は、ピーク制御コンバータの場合には「ピーク電流レベル」として解釈することができ、また、バレー制御コンバータの場合には「バレー電流レベル」として解釈することができる。
【００７３】
請求項において、丸括弧内に記載された参照符号はいずれも、請求の範囲を限定するものとして解釈されるべきではない。用語「備える（含む）」は、請求項に記載された要素またはステップ以外の要素またはステップの存在を排除しない。本発明は、幾つかの異なる要素を備えるハードウェアによって、また、適切にプログラムされたコンピュータによって実施することができる。幾つかの手段を列挙する装置の請求項において、これらの手段のうちの幾つかは、ハードウェアの１つの同じアイテムによって具現化することができる。特定の手段が互いに異なる従属請求項に記載されているという単なる事実は、これらの手段の組み合わせを有利に使用できないことを表すものではない。
【図面の簡単な説明】
【００７４】
【図１】従来のバックコンバータを示している。
【図２】図２Ａ〜図２Ｄは、従来のバックコンバータの動作を明らかにする波形を示している。
【図３】本発明の一実施形態に係る平均電流制御を伴うバックコンバータを示している。
【図４】図４Ａ〜図４Ｆは、図３に示されるバックコンバータの動作を明らかにする波形を示している。
【図５】平均電流回路の一実施形態を示している。
【図６】図６Ａ〜図６Ｄは、図５に示される平均電流回路の動作を明らかにする波形を示している。
【図７】平均電流回路の一実施形態を示している。
【図８】図８Ａ〜図８Ｅは、図７に示される平均電流回路の動作を明らかにする波形を示している。
【図９】平均電流回路および電流エミュレータを有する本発明の一実施形態に係るバックコンバータを示している。
【符号の説明】
【００７５】
１  検出素子
Ｓ１，Ｓ２  スイッチ
Ｌ  インダクタ
Ｃ  平滑コンデンサ
ＬＯ  負荷
２０  コンパレータ
３０  ドライバ回路
３３  加算器
３５  フリップフロップ
４０  コンパレータ
４１  負荷ライン回路
２１０  オペアンプ
２１１  コンデンサ
２３０、２３１  乗算器
２３２  電流源
【図１】
2005528875.tif 000006
2005528875.tif 000007
【図３】
2005528875.tif 000008
2005528875.tif 000009
【図５】
2005528875.tif 000010
【図７】
2005528875.tif 000011
2005528875.tif 000012
2005528875.tif 000013
【図９】
2005528875.tif 000014
【国際調査報告】
2005528875.tif 000015
2005528875.tif 000016
2005528875.tif 000017