(57)【要約】  基板（２０）上にゲート電極（２２）を提供し、この基板（２０）およびゲート電極（２２）上にポリシリコン再酸化層（２６）を形成する、半導体デバイスを形成する方法である。窒化物層（２８）は、ポリシリコン再酸化層（２６）上にたい積され、異方性エッチングされる。このエッチングは、ゲート電極（２２）上に窒化物オフセット・スペーサ（３０）を形成して、ポリシリコン再酸化層（２６）上で停止する。エッチング停止層としてポリシリコン再酸化層（２６）を使用することは、オフセット・スペーサ（３０）が形成されるようにする一方で、窒化物層（２８）の真下にあるシリコン基板（２０）の掘り下げを防ぐ。
2005514765.tif 000002
【特許請求の範囲】
【請求項１】
基板（２０）上にゲート電極（２２）を形成するステップと、
前記基板（２０）および前記ゲート電極（２２）上にポリシリコン再酸化層（２６）を形成するステップと、
前記ポリシリコン再酸化層（２６）上に窒化物層（２８）をたい積するステップと、
前記窒化物層（２８）を異方性エッチングし、前記ゲート電極（２２）上に窒化物オフセット・スペーサ（３０）を形成するように、前記ポリシリコン再酸化層（２６）上で前記異方性エッチングを停止するステップと、
を含む、半導体デバイスを形成する方法。
【請求項２】
前記窒化物層（２８）がエッチングされた後、前記基板（２０）中にソース／ドレイン拡張部（３６）を形成するステップと、
前記オフセット・スペーサ（３０）上にサイドウォール・スペーサ（３８）を形成するステップと、
前記基板（２０）中にソース／ドレイン（４０）を形成するステップとをさらに含む、請求項１記載の方法。
【請求項３】
前記窒化物層（２８）をたい積する前に、前記基板（２０）中にハロー・インプラント（２４）を形成するステップをさらに含む、請求項２記載の方法。
【請求項４】
前記ポリシリコン再酸化層を形成するステップは、約７００℃から約９００℃の間の温度で、酸化物を前記基板および前記ゲート電極上に熱処理によって成長させることを含む、請求項３記載の方法。
【請求項５】
前記窒化物層（２８）をエッチングした後であって、前記基板（２０）中に前記ソース／ドレイン拡張部（３６）を形成する前に、前記露出したポリシリコン再酸化層を除去するステップをさらに含む、請求項４記載の方法。  
【請求項６】
基板（２０）上にゲート電極（２２）を形成するステップと、
前記基板（２０）上にエッチング停止層（２６）を形成するステップと、
前記エッチング停止層（２６）上に窒化物層（２８）を形成するステップと、
前記ゲート電極（２２）上にオフセット・スペーサ（３０）を形成するように前記窒化物層（２８）をエッチングし、前記エッチングを前記エッチング停止層（２６）上で停止するステップと、
前記基板（２０）中にハロー・インプラント（２４）を形成するステップと、
を含む、ハロー・インプラントを備えた半導体デバイスを形成する方法。
【請求項７】
前記エッチング停止層（２６）は、ポリシリコン再酸化層（２６）である、
請求項６記載の方法。
【請求項８】
前記窒化物層（２８）がエッチングされた後、前記ポリシリコン再酸化層（２６）を貫通してインプラントすることによって、ソース／ドレイン拡張部（３６）およびソース／ドレイン・インプラント（４０）を形成するステップをさらに含む、請求項７記載の方法。
【請求項９】
前記基板（２０）を露出するように、前記窒化物層（２８）をエッチングすることによって露出した前記ポリシリコン再酸化層（２６）の一部を除去するステップをさらに含む、請求項８記載の方法。
【請求項１０】
前記窒化物層（２８）をエッチングするステップは、前記窒化物層（２８）を、窒化物対酸化物の高い選択性を有するプラズマ・エッチャント・ガスで、反応性イオンエッチングするステップを含む、請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体デバイス製造の分野に関し、より詳しくは、半導体デバイスの形成の間のオフセット・スペーサの使用に関する。
【背景技術】
【０００２】
半導体集積回路の最小加工寸法が縮小するにつれて、ソース／ドレイン領域間の距離はより減少する。
電界効果トランジスタ（ＦＥＴ）についてのソース／ドレイン領域間の間隔の減少によって、パンチスルー現象、ソース・ドレイン間の降伏電圧の減少、しきい値電圧（Ｖｔ）の減少、Ｓファクタ（subthreshold swing）の増加のような短チャネル効果が生じる。
この短チャネル効果を抑制するために、半導体産業は、常にＭＯＳＦＥＴデバイスについての製造プロセスを最適化している。
浅い接合は、ソース／ドレイン空乏領域のチャネルへの浸食を少なくするので、ＣＭＯＳデバイスのＶＬＳＩ製造における最近の動向は、ソース／ドレイン領域の接合深さを浅くする方向に向かっている。
【０００３】
半導体処理技術の進歩は、チャネル長が０．２５μｍを充分下回るまでに減少させた。
これらのサイズでは、実効チャネル長が少しでも減少すると、トランジスタの降伏電圧を低下させる観点でコストがかかる可能性がある。
従って、ソース／ドレイン中の不純物の横方向の拡散の制限はますます重要である。
【０００４】
「ポケット・インプラント」とも呼ばれるハロー・インプラント（halo implant）は、ソース／ドレイン中の不純物の横方向の拡散を制限することができる。
ハロー・インプラントの不純物は、ソースおよびドレインの導電型（conductivity type ）と反対の導電型を有する。
通常、ハロー・インプラントは、ゲートを定義した後であってソース／ドレイン拡散の前に行われる。
マスク効果により、ハロー・インプラントは、典型的にソース／ドレイン領域近傍において最も高い不純物濃度を示す。
ソース／ドレイン中の不純物の垂直方向の拡散を防止するために、ハロー・インプラントのためのインプラント・エネルギーは、不純物濃度の最も高い位置から離れた位置のハローの深さがソース／ドレインのインプラントの深さよりも深くなるように、慎重に選択されるべきである。
【０００５】
ゲート電極とドレイン電極間のオーバーラップ・キャパシタンスを減少し、これにより、このトランジスタのためのより良いＡＣ性能を提供するために、ハローと拡張部を分離することが望ましい。従って、ゲート電極の横に形成されるオフセット・スペーサが使用されている。
ハローを形成し、その後ゲート電極のサイドウォール上のオフセット・スペーサを形成し、それからソース／ドレイン拡張部を形成することによって、ハローは、物理的に拡張部の正面に位置する。
オフセット・スペーサの使用は、与えられた物理的なチャネル長よりも実効チャネル長をより長くする。
【０００６】
オフセット・スペーサの形成において、絶縁層は、典型的に基板およびゲート電極上にたい積される。
異方性エッチングは、ゲート・サイドウォールの表面上に絶縁層の一部を残しながらその一方で、絶縁層のゲート電極表面の基板を取り除くために行なわれる。
このゲート・サイドウォール上に残っている絶縁層の部分は、オフセット・スペーサを形成する。
上述のオフセット・スペーサとして使用するための材料は、酸化シリコンと窒化シリコンを含む。
オフセット・スペーサが形成されると、ソース／ドレイン拡張部のインプラントが、オフセット・スペーサをマスクとして使用しながら実行される。
継続的な処理ステップは、深いソース／ドレインのインプラントがその後行われる、オフセット・スペーサ上にサイドウォール・スペーサを形成するステップを含む。
【０００７】
上述した方式におけるオフセット・スペーサの形成は、異方性エッチングが、絶縁層（これからオフセット・スペーサが形成される）をオーバーエッチングすることにより、シリコン基板を掘り下げるという問題を引き起こす。
この状況を、図１および図２に概略的に記載する。
図１において、基板１０は、その表面上にゲート電極１２を有する。絶縁層１４は、基板１０とゲート電極１２を被覆する。
オフセットスペーサ１６を形成するため、基板から絶縁材１４を取り除く異方性エッチングが実行される。
しかしながら、異方性エッチングプロセスをシリコン上で停止させるのは難しいので、凹部（recess）１８はまた、オーバー・エッチングによって引き起こされる基板１０の掘り下げによって形成される。
凹部１８の形成は、特にソース／ドレイン拡張部の領域において問題となる。
これは、シリコンの掘り下げは、接合深さを増加させることと同じであるためであり、接合深さの増加は、浅い深さの接合が今日の技術において要求されるため、不適当である。
さらに、オフセット・スペーサ生成中に生成される掘り下げは、オーバーラップ・キャパシタンスに悪影響を及ぼす。
【０００８】
オフセット・スペーサを形成する絶縁層のエッチング中にシリコン基板の掘り下げを防ぐような方式の、オフセット・スペーサを備えた半導体デバイスを形成する方法が必要とされている。
【発明の概要】
【０００９】
基板上にゲート電極を形成するステップと、この基板およびゲート電極を被覆するポリシリコン再酸化層（polysilicon reoxidation layer）を形成するステップとを含む半導体デバイスの形成方法を提供する本発明の実施形態は、これらの要望および他の要望を満たす。
窒化物層は、ポリシリコン再酸化層上にたい積される。
窒化物層は異方性エッチングされ、このエッチングは、ゲート電極上に窒化物オフセット・スペーサを形成するように、ポリシリコン再酸化層上で停止する。
窒化物オフセット・スペーサの形成中に、エッチング停止層としてポリシリコン再酸化層を使用することは、本発明の実施形態に従ってシリコン基板の掘り下げを防ぐ。
極薄ポリシリコン再酸化層は基板上に残るようにすることができ、ソース／ドレイン拡張部およびソース／ドレイン領域を形成するように、残っているポリシリコン再酸化層を通じて、制御可能に、確実に、インプラントが行われてもよい。
代替的に、ポリシリコン再酸化層は、通常、絶縁層のドライ・エッチングに関連する掘り下げを生成しないウェット・エッチングによって取り除くこともできる。
【００１０】
基板上にゲート電極を形成するステップと、この基板上にエッチング停止層を形成するステップとを含む、ハロー・インプラントを備えた半導体デバイスを形成する方法を提供する本発明の実施形態もまた、既に記述の要望を満たす。
窒化物層は基板およびゲート電極上に形成される。
窒化物層は、ゲート電極上にオフセット・スペーサを形成するようにエッチングされ、このエッチングは、エッチング停止層上で停止する。
【００１１】
本発明の、前述した構造およびその他の構造、態様および利点は、本発明の以下の詳細な説明および図面からより明白になる。
【本発明の詳細な説明】
【００１２】
本発明は、半導体デバイスの生成におけるオフセット・スペーサの形成と関係する問題を扱い、解決する。
特に、本発明は、ゲート電極のサイドウォール上にオフセット・スペーサを形成するための絶縁層のエッチング中に発生する掘り下げの問題の一部を解決する。
本発明は、半導体デバイスの基板上に、ポリシリコン再酸化層のようなエッチング停止層を提供することによって、これらの問題の一部を解決する。
窒化物層は、ポリシリコン再酸化層上にたい積される。
窒化物層の異方性エッチングは、ポリシリコン再酸化層上でエッチングが停止するように選択され、ポリシリコン再酸化層を貫通してシリコン基板を掘り下げないようになっている。
ポリシリコン再酸化層は極薄であるので、インプラント・プロセスが、ソース／ドレイン拡張部およびソース／ドレイン領域を形成するように、ポリシリコン再酸化層を通じて、制御可能に、正確に行うことができる。
代替的に、ポリシリコン再酸化層は、シリコン基板を掘り下げる恐れのないウェットエッチング・プロセスによって安全に除去されてもよい。
掘り下げの防止は、ハローと拡張部を分離し、トランジスタのよりよいＡＣ性能を提供すべく、オーバーラップ・キャパシタンスを縮小する。
さらに本発明は、シリコンの掘り下げを防止することによって、浅い深さ形成の効果を維持する。
【００１３】
図３は、本発明の実施形態に従ってデバイスを形成する間の、半導体デバイスの断面図を示す。
このデバイスは、例えばシリコンからなる基板２０を含む。この基板２０の上表面上には、例えばポリシリコンからなるゲート電極が提供される。
ポリシリコン・ゲート電極２２は従来の方法で形成されてもよいし、その後ポリシリコンまたは他のゲート電極材料がたい積され、ゲート電極２２を形成すべくエッチングされる、ゲート酸化膜の形成を含んでいてもよい。
【００１４】
図３は、ハロー・インプラント２４を示す。ハロー・インプラント２４は、従来のハロー・インプラント・プロセスによって提供される。
ハロー・インプラント２４は、本発明の方法の全体にわたって記載されるが、ハロー・インプラント２４は任意のものであり、本発明の実施形態はこのようなハロー・インプラントを有することなく、半導体デバイスを形成することが理解される。
これらの実施形態は、図３ないし図８において記載されていないが、当業者は、本発明の方法がハロー・インプラント２４と共に実行されても、ハロー／インプラント２４を有することなく実行されてもよいことを認識するだろう。
しかしながら、説明と例示のため、ハロー・インプラント２４は、図３ないし図８において示される。
【００１５】
図４は、本発明の方法の実施形態に従ってポリシリコン再酸化ステップを実行した後の図３の構造を記載する。
ポリシリコン再酸化ステップは、基板２０およびゲート電極２２の表面上にポリシリコン再酸化層２６を形成する。
ポリシリコン再酸化層２６は、従来のポリシリコン再酸化形成プロセスによって形成される。このプロセスは、約７５０℃から９００℃の間の温度で熱処理により成長した酸化層を提供する。
ポリシリコン再酸化層２６は、１５Åから約５０Åの厚みに形成され、好ましくは２５Åの厚みに形成される。
ポリシリコン再酸化層２６は、後述するその後のエッチングステップにおいて、エッチング停止層として優れた選択性を提供する、非常に高密度で高品質な絶縁層である。  
【００１６】
図５において、窒化物層２８は、ポリシリコン再酸化層２６上に共形にたい積されている。
窒化シリコン製とすることができる窒化物層２８は、例えば、典型的な技術として、プラズマ強化化学気相たい積法（ＰＥＣＶＤ）（plasma enhanced chemical vapor deposition）または減圧化学気相たい積法（ＬＰＣＶＤ）（low pressure chemical vapor deposition）による従来の方式でたい積することができる。
窒化物は、１００Åから５００Åの厚みでたい積されてもよい。本発明の実施例の一つにおいては、約２５０Åの厚みにたい積された窒化物を使用する。
【００１７】
図６は、窒化物層２８のたい積の後に、異方性エッチング・ステップが実行された状態を示す。
異方性エッチングは、例えばCHF3を使用する、反応性イオン・エッチングであってもよい。
このエッチングは、ゲート電極２２および基板２０の頂部のような水平表面から、窒化物層２８を除去する。
ポリシリコン再酸化層２６は、エッチング停止層としての役割を果たすので、エッチングは、ポリシリコン再酸化層２６上で停止する。このことは、窒化物層２８のエッチングの間、シリコン基板２０の掘り下げを防ぐことになる。
先行技術の方法では、前述したように、エッチングは、基板中へと進んで掘り下げおよび凹部を形成することになり、好ましくない結果となる。
ポリシリコン再酸化層２６は、エッチャントについての窒化物／酸化物の選択性が、典型的に酸化物／シリコンの選択性または窒化物／シリコンの選択性よりも高いという優れた選択性を提供する。
従って、窒化物層２８のエッチングは、ポリシリコン再酸化層２６上で正確に停止することができる。
【００１８】
オフセット・スペーサ３０は、窒化物部分３２およびポリシリコン再酸化部分３４によってゲート電極２２のサイドウォール上に形成される。
図６Ａに示すように、異方性エッチング中にエッチング停止層としての役割を果たしたポリシリコン層２６の部分は、ある実施形態において、基板２０の上表面を露出すべく、ウェットエッチング・プロセスによって除去されてもよい。
シリコン基板２０に破壊的な化学作用を及ぼすことなくポリシリコン再酸化層２６を除去する、典型的なウェットエッチング・プロセスは、１００：１のＨＦ溶液である。
基板２０上のポリシリコン再酸化層２６を除去することによって、ソース／ドレイン拡張部およびソース／ドレイン領域のインプラントが妨げられないようになる。
しかしながら、本発明の他の実施形態においては、基板２０上のポリシリコン再酸化層２６が、基板２０上に残るようにしてもよい。
これは、基板上のポリシリコン再酸化層２６の厚みが相対的に極薄であるため、ポリシリコン再酸化層２６を通じての基板２０中へのインプラントが、正確に、制御可能に行うことができるためである。
以下の詳細な説明および図面は、ポリシリコン再酸化層２６が基板２０に残っているものと仮定するものである。
しかしながら、本発明の他の実施形態は、ポリシリコン再酸化層２６を取り除くべく提供されることが明白に理解されるべきである。
【００１９】
図７に示すように、オフセット・スペーサ３０の形成に続いて、ソース／ドレイン拡張部３６を生成すべく、ソース／ドレイン拡張部のインプラントが実行される。
このインプラント中、オフセット・スペーサ３０は、通常理解されているようにマスクの役割を果たす。
【００２０】
図８においては、ソース／ドレイン拡張部３６の上に、マスクの役割を果たすサイドウォール・スペーサ３８が形成されている。
その後、基板２０中にソース／ドレイン領域４０を形成すべく、ソース／ドレインのインプラントが、実行される。
活性化アニーリング・ステップは従来の方法に従ってインプラントの後に実行される。
【００２１】
本発明は、このようにオフセット・スペーサの利点を有するが、オフセット・スペーサを使用した先行技術の半導体デバイスが呈する掘り下げを有しない。
これは、絶縁層（この絶縁層から、異方性エッチング・ステップで、オフセット・スペーサがエッチングされる）の下にあるエッチング停止層の使用によって遂行される。
【００２２】
本発明の別の態様は、ボロン突き抜け（boron penetration）を防ぐと共に、ポリシリコン・ゲート電極全体の好ましくないシリサイド化（silicidation）を防ぐ。このボロン突き抜けおよびシリサイド化は、ゲート酸化膜の信頼性に関する問題を引き起こすことがある。さらに、この態様は、ポリシリコンの消耗をより少なくする。
【００２３】
デバイスの大きさが小さくなるのにつれて、薄いポリシリコンが必要となる。
しかしながら、薄いポリシリコンについては、ボロン突き抜けの問題がより悪化する。
さらに、上述したようにポリシリコンは極薄であるので、全てのポリシリコンがシリサイド化される可能性がある。
このことは、ポリシリコン／ゲート酸化膜の界面を粗くし、ゲート酸化膜の信頼性についての問題を引き起こす。
本発明はボロン突き抜けを防ぐため、図９に記載されるように、ゲート酸化膜５２上であって、ポリシリコン５４のたい積の前に、金属窒化物バリア層５０を形成する。
さらに、後のシリサイド化は、この伝導性の金属窒化物バリア層５０上で停止する。このプロセスの他の利点には、ポリシリコン消耗がほとんどまたは全くないことが含まれる。
【００２４】
本発明は、詳細に記載されると共に図示されたが、これらは単なる実例および例であり、制限的なものではなく、本発明の範囲は、添付された請求項の用語よってのみ制限されるものとして、明白に理解される。
【図面の簡単な説明】
【００２５】
【図１】先行技術によるデバイスの形成中における、半導体デバイスの断面図の概要を示す図。
【図２】先行技術の方法によって、基板の掘り下げを伴う、絶縁層のドライ・エッチングを行った後の図１の構造を示す図。
【図３】本発明の実施形態によって半導体デバイスの形成する間の基板とゲート電極を示す図。
【図４】本発明の実施形態によって基板およびゲート電極上のポリシリコン再酸化層を形成した後の図３の構造を示す図。
【図５】本発明の実施形態によって、ポリシリコン再酸化層上に窒化物層をたい積した後の、図４の構造を示す図。
【図６】本発明の実施形態によって、窒化物層の水平部分を除去するように、異方性エッチングが行なわれた後の、図５の構造を示す図。
【図６Ａ】本発明のある実施形態によって、ポリシリコン再酸化層の一部がウェットエッチング・プロセスによって除去された、本発明の実施形態を示す図。
【図７】本発明の実施形態によって、ソース／ドレイン拡張部が、基板へインプラントされた後の、図６の構造を示す図。
【図８】本発明の実施形態によって、ソース／ドレインのインプラント・ステップが行なわれた後の、図７の構造を示す図。
【図９】本発明の態様に従って形成されたゲート電極を示す図。
【図１】
2005514765.tif 000003
【図２】
2005514765.tif 000004
【図３】
2005514765.tif 000005
【図４】
2005514765.tif 000006
【図５】
2005514765.tif 000007
【図６】
2005514765.tif 000008
【図６ａ】
2005514765.tif 000009
【図７】
2005514765.tif 000010
【図８】
2005514765.tif 000011
【図９】
2005514765.tif 000012
【手続補正書】
【提出日】平成16年1月19日(2004.1.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板（２０）上にゲート電極（２２）を形成するステップと、
前記基板（２０）上にエッチング停止層（２６）を形成するステップと、
前記エッチング停止層（２６）上に窒化物層（２８）を形成するステップと、
前記ゲート電極（２２）上にオフセット・スペーサ（３０）を形成するように前記窒化物層（２８）をエッチングし、前記エッチングを前記エッチング停止層（２６）上で停止するステップと、
を含む、半導体デバイスを形成する方法。
【請求項２】
前記窒化物層（２８）がエッチングされた後、前記基板（２０）中にソース／ドレイン拡張部（３６）を形成するステップと、
前記オフセット・スペーサ（３０）上にサイドウォール・スペーサ（３８）を形成するステップと、
前記基板（２０）中にソース／ドレイン（４０）を形成するステップとをさらに含む、請求項１記載の方法。
【請求項３】
前記窒化物層（２８）をたい積する前に、前記基板（２０）中にハロー・インプラント（２４）を形成するステップをさらに含む、請求項１または２記載の方法。
【請求項４】
前記エッチング停止層（２６）を形成するステップは、約７００℃から約９００℃間の温度で、酸化物を前記基板（２０）および前記ゲート電極（２２）上に熱処理によって成長させることを含む、請求項１ないし３のいずれかの項記載の方法。
【請求項５】
前記窒化物層（２８）をエッチングした後であって、前記基板（２０）中に前記ソース／ドレイン拡張部（３６）を形成する前に、前記露出した熱処理によって成長した酸化物層を除去するステップをさらに含む、請求項４記載の方法。
【請求項６】
前記エッチング停止層（２６）は、酸化シリコンを含むポリシリコン再酸化層（２６）である、請求項１記載の方法。
【請求項７】
前記窒化物層（２８）がエッチングされた後、前記ポリシリコン再酸化層（２６）を貫通してインプラントすることによって、ソース／ドレイン拡張部（３６）およびソース／ドレイン・インプラント（４０）を形成するステップをさらに含む、請求項６記載の方法。
【請求項８】
前記基板（２０）を露出するように、前記窒化物層（２８）をエッチングすることによって露出した前記ポリシリコン再酸化層（２６）の一部を除去するステップをさらに含む、請求項７記載の方法。
【請求項９】
前記窒化物層（２８）をエッチングするステップは、前記窒化物層（２８）を、窒化物対酸化物の高い選択性を有するプラズマ・エッチャント・ガスで、反応性イオンエッチングするステップを含む、請求項８記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
米国公開特許公報５９１２１８８号および米国公開特許公報６１６５８３１号は、上位層のエッチング中の基板の化学的な破壊（attack）を避けるため、基板上にエッチング停止層を使用する、従来の半導体デバイスの製造方法の一例である。
半導体集積回路の最小加工寸法が縮小するにつれて、ソース／ドレイン領域間の距離はより減少する。
電界効果トランジスタ（ＦＥＴ）についてのソース／ドレイン領域間の間隔の減少によって、パンチスルー現象、ソース・ドレイン間の降伏電圧の減少、しきい値電圧（Ｖｔ）の減少、Ｓファクタ（subthreshold swing）の増加のような短チャネル効果が生じる。
この短チャネル効果を抑制するために、半導体産業は、常にＭＯＳＦＥＴデバイスについての製造プロセスを最適化している。
浅い接合は、ソース／ドレイン空乏領域のチャネルへの浸食を少なくするので、ＣＭＯＳデバイスのＶＬＳＩ製造における最近の動向は、ソース／ドレイン領域の接合深さを浅くする方向に向かっている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
オフセット・スペーサ３０は、窒化物部分３２およびポリシリコン再酸化部分３４によってゲート電極２２のサイドウォール上に形成される。
図６Ａに示すように、異方性エッチング中にエッチング停止層としての役割を果たしたポリシリコン再酸化層２６の部分は、ある実施形態において、基板２０の上表面を露出すべく、ウェットエッチング・プロセスによって除去されてもよい。
シリコン基板２０に破壊的な化学作用を及ぼすことなくポリシリコン再酸化層２６を除去する、典型的なウェットエッチング・プロセスは、１００：１のＨＦ溶液である。
基板２０上のポリシリコン再酸化層２６を除去することによって、ソース／ドレイン拡張部およびソース／ドレイン領域のインプラントが妨げられないようになる。
しかしながら、本発明の他の実施形態においては、基板２０上のポリシリコン再酸化層２６が、基板２０上に残るようにしてもよい。
これは、基板上のポリシリコン再酸化層２６の厚みが相対的に極薄であるため、ポリシリコン再酸化層２６を通じての基板２０中へのインプラントが、正確に、制御可能に行うことができるためである。
以下の詳細な説明および図面は、ポリシリコン再酸化層２６が基板２０に残っているものと仮定するものである。
しかしながら、本発明の他の実施形態は、ポリシリコン再酸化層２６を取り除くべく提供されることが明白に理解されるべきである。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2005514765.tif 000013
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2005514765.tif 000014
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2005514765.tif 000015
【国際調査報告】
2005514765.tif 000016
2005514765.tif 000017