(57)【要約】デバイスにドーパントを注入する工程を含んで、実質的に等しいゲート長およびゲート幅のデバイスを有する相補型ｎ−およびｐ−チャネル・ショットキー接合トランジスタ（ＳＪＴ）動作を可能にするドーピング濃度を達成する半導体デバイスを形成する種々の方法を提供する。さらに、ほぼ等しいゲート長およびゲート幅を有するｎ−およびｐ−チャネル・デバイスを含んだ相補型ＳＪＴデバイスを提供する。入力電流および出力電流の両方がサブスレッショルドモードにおいてゲート・ソース電圧と共に実質的に指数関数的に変化し、かつドレイン電流対ゲート電流の比によって得られる実質的に一定の電流利得を介して、ドレイン電流がゲート電流と共に実質的に線形的に変化するように、ＳＪＴデバイスは適切にドープかつ構成され得る。
2005521246.tif 000002
【特許請求の範囲】
【請求項１】
基板上に相補型回路を形成する方法であって、
基板上の複数のデバイスを分離する工程と、
ドーパントを該複数のデバイスの各々を注入してｎ−およびｐ−チャネル・デバイスを作成する工程と、
該複数のデバイスの各々の上にソースおよびドレイン・コンタクトを形成する工程と、
該ソースおよびドレイン・コンタクトを相互接続して相補型回路を作成する工程とを備え、該注入工程が、実質的に等しいゲート長およびゲート幅のデバイスを有する相補型ｎ−およびｐ−チャネルＳＪＴ動作を可能にするドーピング濃度を達成するために、該ドーパントを注入する工程を含む、方法。
【請求項２】
前記注入工程が、相補型ショットキー接合トランジスタ（ＳＪＴ）動作を得るために、ドーパント使用量、イオン・エネルギー、および次の拡散を選択する工程をさらに含む、請求項１に記載の方法。
【請求項３】
前記デバイスの各々が、前記ソース端子と前記ドレイン端子との間に半導体チャネルを含み、該半導体チャネルが該半導電性チャネル上に形成されたショットキー・ゲートに応答する空乏領域を含む、請求項２に記載の方法。
【請求項４】
前記ショットキー・ゲートの各々が入力電流を受け取り、かつ前記入力電流に応答して前記空乏領域の寸法を調整するように構成され、前記ソース端子と前記ドレイン端子との間を流れる電流が該入力電流の関数として調整される、請求項３に記載の方法。
【請求項５】
前記注入工程が、ＳＪＴモードの動作を得るために、前記複数のデバイスの各々におけるドレインおよびゲート電流の両方がゲート電圧と共に指数関数的に変化するように、ドーパント使用量、イオン・エネルギーおよび次の拡散を選択する工程をさらに含む、請求項４に記載の方法。
【請求項６】
少なくとも１つのｐ−チャネル・デバイスおよびｎ−チャネル・デバイスを有する相補型回路を動作させる方法であって、各デバイスが半導電性チャネル上に形成されたソース端子、ゲート端子、およびドレイン端子を含み、該半導電性チャネルが該ソース端子と該ドレイン端子との間に空乏領域を含み、
少なくとも１つの空乏領域が該半導電性チャネル内に電流を流すことが可能となるようにバイアス電圧を少なくとも１つのゲート端子に提供する工程であって、該デバイス電圧は、デバイスがサブスレッショルドモードで動作するように、該デバイスに対する閾値電圧よりも低くなっている、前記提供工程と、
該少なくとも１つのゲート端子から該チャネルへと流れるゲート電流を制御し、該少なくとも１つの空乏領域を調整し、かつ、該ゲート電流の関数として該ドレイン端子に該出力電流を生成する工程とを備え、該入力電流および該出力電流の両方がサブスレッショルドモードでゲート・ソース電圧と共に実質的に指数関数的に変化し、該ドレイン電流が、該ドレイン電流対ゲート電流の比によって得られる実質的に一定の電流利得によって、該ゲート電流と共に実質的に線形的に変化する方法。
【請求項７】
相補型回路であって、
ｎ−型半導電性チャネル上に形成された、ソース、ゲート、およびドレイン電極を有する少なくとも１つのｎ−チャネル・デバイスと、
ｐ−型半導電性チャネル上に形成された、ソース、ゲート、およびドレイン電極を有する少なくとも１つのｐ−チャネル・デバイスとを備え、
該少なくとも１つのｎチャネル・デバイスおよび該少なくとも１つのｐ−チャネル・デバイスが、サブスレッショルドモードで動作されたときに、ソースおよびドレイン電流の両方がゲート・バイアス電圧と共に指数関数的に変化し、かつ該ドレイン電流が、該ドレイン電流対該ゲート電流の比によって得られる実質的に一定の電流利得によって、該ゲート電流と共に実質的に線形的に変化するように構成され、該少なくとも１つのｎ−チャネル・デバイスおよび該少なくとも１つのｐ−チャネル・デバイスの電極が相互接続されて該相補型回路を形成する相補型回路。
【請求項８】
前記少なくとも１つのｎ−チャネル・デバイスおよび前記少なくとも１つのｐ−チャネル・デバイスの両方がドーピング濃度を含み、該ｐ−チャネル・デバイスおよび該ｎ−チャネル・デバイスの相対的ドーピング濃度が、該ｎ−およびｐ−チャネル・デバイスのゲート面積が実質的に等しくなるように設計されている請求項７に記載の回路。
【請求項９】
前記ｎ−チャネル・デバイスが、２５ｋｅＶのエネルギーで３．５×１０11／ｃｍ2程度の使用量でのリン・イオン注入によって形成されるリン・ドーパントを含む、請求項８に記載の回路。
【請求項１０】
前記ｐ−チャネル・デバイスが、１０ｋｅＶのエネルギーで２．７５×１０11／ｃｍ2程度の使用量でのホウ素イオン注入によって形成されるホウ素ドーパントを含む、請求項９に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の種々の実施形態は半導体デバイスおよび半導体デバイスを製造する技術に関する。さらに詳細には、種々の実施形態は電流制御電流源として機能することが可能な相補型電界効果トランジスタ・デバイスに関する。
【０００２】
（優先権）
本願は、２０００年５月３１日に出願された国際出願第ＰＣＴ／ＵＳ００／１５０６６号の国内段階である、２００１年１１月３０日に出願された米国特許出願第１０／０１８，４３９号の一部継続出願であり、１９９９年６月２日に出願された米国特許仮出願第６０／１３７，０７７号の優先権を主張するものである。本願はまた、２００２年３月１５日に米国特許商標局に出願された「マイクロパワー集積回路用の相補型Ｎ−およびＰ−チャネル・ショットキー接合トランジスタ」と題された米国特許仮出願第６０／３６４，５２８号の優先権を主張する。
【背景技術】
【０００３】
一般に、ダイオード、トランジスタ等の電子デバイスは家庭、事務所、車両、個人用電子機器、産業用または宇宙用の分野、医療機器等に見られる多くのアイテムに使用されている。一般に、トランジスタは例えば、アナログおよびデジタル回路において増幅あるいはスイッチング能力を提供する三端子デバイスである。最近では、種々の機能を実行する、消費電力を低減させたトランジスタを製造することに努力が向けられている。消費電力の低減は、電力が使い果たされた場合に交換が必要となるであろうバッテリを必要とする用途においては、特に望ましい。医療機器（ペースメーカなど）、衛星デバイス、および他の用地において、バッテリの交換は非常に不便なものとなり得るので、いわゆる「マイクロパワー」コンポーネントの必要性が高まっている。また、低電力デバイスは典型的には、総電力浪費を最小化するために低電力デバイスを必要とすることが多い超大規模集積（ＵＬＳＩ）回路にとって好ましいものである。
【０００４】
図１に種々の形態のトランジスタを示す。一般に、このようなトランジスタは電界効果トランジスタ（ＦＥＴ）およびバイポーラ接合トランジスタ（ＢＪＴ）に相当する２つのカテゴリのどちらかに分類される。一般に、ＦＥＴは、半導電性チャネルの電流の流れに影響を及ぼす空乏領域を適切に制御する、ゲート端子に印加される電圧に応答して動作する。図１（ｃ）からよく分かるように、典型的にはＢＪＴの特徴は２つのＰＮ接合の接合点にある。
【０００５】
現在、マイクロプロセッサおよび他のデジタル用途に用いられる「標準的な」トランジスタ・デバイスの大半は、入力ゲート・ソース電圧（Ｖgs）が閾値電圧Ｖthよりも大きい強反転状態で動作する相補型金属酸化膜半導体（ＣＭＯＳ）ＦＥＴである。そのようなトランジスタにおいて、半導体チャネルに流れる電流（すなわちドレイン電流Ｉd）は、典型的には、（Ｖgs−Ｖth）2として変化する。このようなデバイスの閾値電圧Ｖthは、約０．７Ｖであり得、チャネル内を流れる電流は、ミリアンペアの範囲内であり得る。例示的な強反転されたｎ−チャネルの従来技術のＭＯＳＦＥＴデバイスのバイアス構成を図１（ａ）に示す。
【０００６】
最小の電流の流れを必要とする用途について、ＣＭＯＳベースの回路は、ゲート・ソース電圧（Ｖgs）がＶthより小さい弱反転状態で動作するいわゆる「サブスレッショルドＭＯＳＦＥＴ」としてバイアスされ得る。図１ｂは、弱反転されたｎ−チャネルＭＯＳＦＥＴの例示的なバイアス条件を示す。これらの条件下で、ＭＯＳＦＥＴドレイン電流Ｉdは、通常、ピコアンペアからマイクロアンペアの範囲で変化し、次の式で与えられる。
【０００７】
【数１】
2005521246.tif 000003
ここで、ＵT＝ｋT／ｅは、室温にて約２５．８ｍＶであり得、μはキャリア移動度であり、ＣOXは酸化物容量であり、Ｗ／Ｌはトランジスタの幅と長さの比率である。
【０００８】
弱反転状態において動作するデバイスのドレイン電流飽和に対して要求される低ドレイン電流および微小電圧（例えば、Ｖdsat≧３ＵT〜７５ｍＶ）は、サブスレッショルド動作をポケット計算機、ポケベル、医療用インプラント、ＵＬＳＩロジックなどのマイクロパワー回路の用途にとって理想のものにする。しかし、このようなデバイスの主な不利益な点は、低速である。弱反転状態における遮断周波数は、通常ｆT＝μＵT／２πＬg2によって与えられる。弱反転されたＮＭＯＳデバイスについて、μは約２００ｃｍ2／ＶSであり、Ｌg＝３μｍの場合には約９ＭＨｚの動作周波数を生成するが、安定した動作は、概ね著しく低い周波数（例えば、約２００〜５００ｋＨｚ程度）で生じる。
【０００９】
弱反転状態または弱蓄積状態（強反転状態または強蓄積状態に対して）で動作するトランジスタ間の相違は、弱反転動作状態または弱蓄積動作状態のドレイン電流が、通常、ゲート・ソース電圧と閾値電圧との差（例えば、Ｖgs−Ｖth）によって指数関数的に変化する。したがって、Ｖthの小さな変化により、通常、式１の指数関数的性質に起因して、ドレイン電流Ｉdの大きな変化が生じる。次に、ゲート長Ｌgを低減することによってマイクロパワー・デバイスの速度ｆTを改善しようとすることは、デバイス間の閾値電圧Ｖthを正確に整合する際に困難があるために、通常実用的ではない。この理由により、多くのマイクロパワー回路は、通常望ましくない長いゲート（例えば、Ｌg≧１μｍ）を有し、通常１ＭＨｚより低い周波数で動作する。
【００１０】
入力バイアス電流によるトランジスタの制御は、コレクタ電流Ｉcがｅｘｐ（Ｖbe／ＵT）として表され得る種々のＢＪＴデバイスと共に使用されてきた。ベースエミッタ電圧（Ｖbe）への電流（Ｉc）の指数関数的依存性に起因して、Ｉcを制御するために、ベースエミッタ電圧（Ｖbe）を使用することは一般に実用的ではない。ベースエミッタ電圧を使用する代わりに、多くのＢＪＴは、入力ベース電流Ｉbを使用して電流ゲインβによってＩc、すなわちＩc＝βＩbを制御する。例示的なＮＰＮ  ＢＪＴについての電流バイアスを用いたそのような制御の構成を図１（ｃ）に示す。
【００１１】
原則的に、従来技術のＢＪＴデバイスは、Ｉcがピコアンペアからマイクロアンペアの範囲にあることを保証するために、十分小さなベース電流を印加することによってマイクロパワー状態において使用され得る。しかし、ＢＪＴが一般に少数キャリア・デバイスであるために、入力拡散容量（すなわち、順方向バイアスされたベースエミッタ接合のＣdiff）を充電するには望ましくない量の時間を必要とするため、遮断周波数が所望でないほど小さくなる原因となる。したがって、ＢＪＴは通常、高周波数においてはマイクロパワー・デバイスとして使用されない。
【００１２】
別の従来技術のトランジスタ構成は、金属半導体ＦＥＴすなわちＭＥＳＦＥＴである。ＭＥＳＦＥＴは、通常、空乏モード・デバイスとして使用され（すなわち、チャネルは、Ｖgs＝０で導電する）、そして逆バイアス電圧をショットキー・ゲート入力に印加することによってオフに切り替えられ得る。このような空乏モードのＭＥＳＦＥＴを製造するために、活性チャネル層は、ゲート下の空乏領域が、Ｖgs＝０であるチャネルの厚さより小さくなるように、概ね相対的に厚く、相対的に高ドープされる。ｎ−チャネルのＭＥＳＦＥＴの典型的なバイアス構成を図１（ｄ）に示す。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１（ｄ）を参照すると、ｎ−チャネル空乏モードのＭＥＳＦＥＴについて、閾値電圧Ｖthは通常ゼロより小さく、ドレイン電流を制御するためにゲート電圧はＶth＜Ｖgs＜０の範囲で変化し、ドレイン電流はゲート・ソース電圧と閾値電圧との差（例えば、Ｖgs−Ｖth）の微小電力として変化する。この構成において、ゲートに流れる電流は、逆バイアスされたショットキー接合に起因する電流である。多くのデバイスにおいて、ゲート電流はドレイン電流に比して無視可能なほど小さくなるように設計されている。ゲート電流は通常、ゲート電圧を確立するため以外にドレイン電流の制御において何ら役割を果たさない。別の言い方をすれば、ＭＥＳＦＥＴにおけるゲート電流は通常、概ね可能な限り最低のレベルに保たれるよう意図される「リーク」電流にすぎない。
【００１４】
強化モードのＭＥＳＦＥＴはまた、図２に示されるように、空乏領域がＶgs＝０で活性チャネル層を全体にわたって広がるように生成されてきた。トランジスタは空乏領域が半導体チャネルの一部のみにわたって広がるように、順方向バイアス電圧をゲートへ印加することによってオンに切り替えられる。しかし、ゲートに印加された電圧は通常、ゲート入力電流がドレイン電流よりはるかに小さくなるように十分に低く保たれる必要がある。再度、ゲート電流は通常、ゲート電圧を確立するため以外にドレイン電流の制御において何ら役割を果たさない。このようにして、ドレイン電流Ｉdは、ゲート電圧によって制御され、（Ｖgs−Ｖth）の微小電力として変化する。この構成では、トランジスタは一般にゲート・ソース電圧が閾値電圧より大きい（すなわち、Ｖgs＞Ｖthの）場合に導通するとみなされている。強化モードのＭＥＳＦＥＴがオンに切り替えられると、これらのデバイスは通常、（ＭＯＳＦＥＴにおける強反転と類似した）強蓄積の状態で動作し、ドレイン電流は通常、ミリアンペアの範囲内である。このレベルの電流は概ね付随する高電力消費のために、マイクロパワーの用途には非常に望ましくない。一般に、マイクロパワー・デバイスはマイクロアンペアからピコアンペアの範囲内のドレイン電流を有することが望ましい。
【００１５】
ＭＯＳＦＥＴとＭＥＳＦＥＴとの間の重要な相違は、ゲート（すなわち入力）電極とＭＯＳＦＥＴの導電チャネルとの間に絶縁層が存在することである。ゲート絶縁体を有さないと、半導体表面は反転され得ず、ＭＯＳＦＥＴのドレイン電流は非常に微量となる。絶縁体は電流がゲートからチャネルへ一切漏れ得ないほど十分に厚くなければならない。しかし、ＭＯＳＦＥＴのゲート長が、より小さな大きさに低減されるにつれて、絶縁ゲート酸化物の厚さも比例して縮小される。非常に薄いゲート絶縁体の場合には、過度の電流がゲートから絶縁体を通してチャネルへ流れ得る。このようなゲートのリーク電流は、最小許容可能なゲート絶縁体の厚さを制限し、その厚さがＭＯＳＦＥＴの最小ゲート長を制限するものと予想される。対照的に、ＭＥＳＦＥＴはゲート絶縁体を必要としない。したがって、ＭＥＳＦＥＴはたいていの従来のＭＯＳＦＥＴより小さな寸法に縮小可能であり得ると予想される。
【課題を解決するための手段】
【００１６】
したがって、比較的電力消費量が少ない相補型ｎ−およびｐ−チャネル・デバイスを用いてマイクロパワー回路を製造することが望ましい。また、コストを低減し、チップまたはウエハに組み入れることの可能なデバイス数を増やすために、できるだけ小型の相補型デバイスを製造することが望ましい。さらには、本発明の他の所望の特徴および特性は、添付の図面ならびに上記の技術分野および発明の背景に関して記載した以下の詳細な説明および添付の特許請求の範囲から明らかとなろう。
【００１７】
ショットキー接合トランジスタ（ＳＪＴ）は先行技術の半導電性デバイスに対して多数の利点を提供する。このような利点のいくつかには、マイクロパワー回路の用途にＳＪＴを特に適したものにしながら、トランジスタのマッチングがよりよいこと、スイッチング速度がより速いこと、必要な電流がめざましく低減されたことが含まれる。さらに、ＳＪＴ固有の特性により、ほぼ等しい大きさのｎ−およびｐ−チャネル・デバイスから特に小型の相補型回路を形成することが可能となっている。したがって、実質的に等しいゲート長およびゲート幅のデバイスを有する相補型ｎ−およびｐ−チャネルＳＪＴの動作を可能にするドーピング濃度を達成するために、ドーパントを注入する工程を含んだ、半導体デバイスを形成する種々の方法が提供される。さらに、ほぼ等しいゲート長およびゲート幅を有するｎ−およびｐ−チャネル・デバイスを含んだ相補型ＳＪＴデバイスが提供される。
【００１８】
以後、添付の図面に関連して本発明を記載するが、同様の参照符号は同様の構成要素を表すものである。
以下の詳細な説明は本質的には例示的なものにすぎず、本発明あるいは本発明の適用および使用を限定するものではない。さらに、上記の技術分野、背景、要約または以下の詳細な説明において提示された明示もしくは黙示のいかなる理論によっても束縛されることを意図したものではない。
【発明を実施するための最良の形態】
【００１９】
本発明の種々の態様に従って、強化モードのＭＥＳＦＥＴを製造し、それによりチャネル・ドレイン電流が、バイアス電流をＭＥＳＦＥＴのゲート電極へ、またはＭＥＳＦＥＴのゲート電極から印加することによって、制御される。慎重にチャネル・ドーピングＮD、チャネル厚ａ、およびゲート長Ｌgを選択することにより、１より大きな電流ゲイン（例えば、β＞１）が、以下で説明される方法に従って製造されるデバイスのために達成され得る。例えば、本発明によって説明されるドレイン電流のゲート電流の制御は、ＢＪＴにおけるコレクタ電流のベース電流制御と類似する方法で行われ得る。したがって、本発明に従って製造されるデバイスは、ショットキー接合トランジスタ（ＳＪＴ）とみなされるのが適切である。
【００２０】
しかし、ＳＪＴは、多数キャリア・デバイスであるために、ＢＪＴと同じような少数キャリアの問題を被り得ない。具体的には、ＳＪＴは通常、その動作を少数キャリアに依存しないので、ＳＪＴの種々の実施形態は通常、ＢＪＴ内の少数キャリアによって生成される拡散容量を示さない。
【００２１】
その結果、ＳＪＴゲート電極の入力容量はＢＪＴの入力容量より著しく小さくなり得、したがって、ＳＪＴがマイクロパワー状態においてはるかに高い周波数で動作可能となる。
【００２２】
種々の実施形態において、ＳＪＴの入力ゲート電流および出力ドレイン電流の両方が、適切な層の厚さおよびドーピング濃度を選択することによって、印加されたゲート・バイアスに従って指数関数的に変化し、それによりドレイン電流対ゲート電流（例えば、デバイスの利得）の比を閾値電圧に比較的依存しなくすることが可能である。閾値電圧のドレイン電流対ゲート電流比への影響を除去することによって、サブスレッショルド状態でのトランジスタ整合が改善され、デバイスのゲート長は実質的により短くされ得るので、極めて高い周波数でのトランジスタ動作を可能にする。さらに、種々のＳＪＴデバイスが、マイクロパワー回路の用途に適用可能な範囲（すなわち、ピコアンペアからマイクロアンペア）のドレイン電流に特に適切であることが認められた。さらに、デジタル回路の用途は本発明によって教示されるように相補的なｎ−およびｐ−チャネルのデバイスを使用することによって実現され得る。したがって、ＳＪＴから製造されるマイクロパワーのアナログおよびデジタル回路は、弱反転されたＭＯＳＦＥＴなどの従来のデバイスを使用して製造された回路より高周波数で動作可能であり得る。
【００２３】
ＳＪＴの種々の実施形態のさらなる利点は、相補型バージョンのデバイスを使用して製造された回路が、先行技術のＭＯＳＦＥＴ回路より狭い領域を適度に占有することである。領域の低減は２つの理由により生じる。第１に、デバイスは通常、ゲートとチャネルとの間に絶縁体を必要としないため、ｎ−およびｐ−チャネル・デバイスの両方のゲート長が、従来のＭＯＳＦＥＴにおけるゲート長より短く製造され得る。第２に、相補型ｎ−およびｐ−チャネルＳＪＴは、同じか、または同様の幅の導電チャネルで製造され得る。従来のＣＭＯＳ回路においては、ｐ−チャネル・デバイスはｎ−チャネル・デバイスのほぼ２倍の幅であり得る。したがって、相補型バージョンの新しいデバイスから製造されるデジタル回路は、（ｉ）ｐ−チャネル・デバイスの幅の縮小のため、および（ｉｉ）ゲート長をより小さな寸法に縮尺する特徴のために、従来のＣＭＯＳより高い集積レベルを達成可能であり得る。本発明におけるゲート絶縁体を有さないことに付随する他の利点は、（ｉ）入力（ゲート）容量の低減、および（ｉｉ）製造の複雑さの低減である。
【００２４】
種々の例示的な実施形態の解析の基礎は、以下の式（２）によって要約され得る。
【００２５】
【数２】
2005521246.tif 000004
ここで、ε＝誘電率、
ｋ＝ボルツマン定数、
ｍ＝ｎ−チャネル・デバイスの電子移動度（ｐ−チャネルの正孔移動度）、
Ｎc＝伝導帯（価電子帯）の有効状態密度、
ｑ＝電子電荷、
Ｎdoping＝チャネルのドナー濃度（アクセプタ濃度）、
ａ＝チャネル厚（ｎ−およびｐ−チャネル・デバイスの両方について同じ）、
Ｌg＝ゲート長、および
Ａ＊＝リチャードソン定数である。
【００２６】
式（２）を導く場合、最初に強化モードのｎ−型ＧａＡｓ  ＭＥＳＦＥＴを考慮することが有用であり、この場合のゲート電流は次式によって得られる。
【００２７】
【数３】
2005521246.tif 000005
ここで、Ｗ、Ｌgはチャネル幅およびチャネル長であり、φbはショットキー・バリアの高さであり、Ａ＊はリチャードソン定数である。ＭＥＳＦＥＴが弱蓄積される、あるいはサブスレッショルド状態で動作する場合、ドレイン電流は次のように書かれ得る。
【００２８】
【数４】
2005521246.tif 000006
ここで、１＜α＜２であり、
ｉ．Ｎ+＝ソースおよびドレイン・コンタクトのドーピング濃度、
ｉｉ．ＮD＝チャネルのドーピングの濃度であり、
α＝チャネル厚である。
【００２９】
αＮ+／ＮD＝１と仮定し、Ｖds＞３ＵTとすると、次の式が得られる。
【００３０】
【数５】
2005521246.tif 000007
および
【００３１】
【数６】
2005521246.tif 000008
式（５）および（６）の比を取ると、デバイスの電流利得が以下のように得られる。
【００３２】
【数７】
2005521246.tif 000009
図３はｎ−型半導体ショトキー接合に対する例示的な金属のエネルギー帯の図である。この図はショットキー・バリア高φbとビルトイン電圧Ｖbiと空乏領域の範囲Ｗとの間の関係を示す。ビルトイン電圧はショットキー・バリアの結果として、ショトキー・ゲートと半導体チャネル（以下参照）との間に生じる電位差である。図３から、ショトキー・バリア高およびビルトイン電圧は次式によって関係づけられ得ることが分かる。
【００３３】
【数８】
2005521246.tif 000010
標準的なテキストからは以下の式のように示され得る。
【００３４】
【数９】
2005521246.tif 000011
および
【００３５】
【数１０】
2005521246.tif 000012
式（８）、（９）および（１０）から以下のように示され得る。
【００３６】
【数１１】
2005521246.tif 000013
次に、式（７）に上記の項を代入すると、以下の式が得られる。
【００３７】
【数１２】
2005521246.tif 000014
式１２はべき乗された定数項が掛けられた定数項として表され得ることが理解されよう。このようにして、ために、ゲート電流を使用してサブスレッショルドＦＥＴをバイアスすることによって、Ｖgs−Ｖthの項（ドレイン電流の変化につながる）を相殺する。このようにして、閾値電圧の変動がこの問題から実質的に取り除かれ得る。この結果、トランジスタのマッチングが著しくより容易となり得、より短いゲート長を有するトランジスタを使用する回路が作成され得るので、先行技術のサブスレッショルドトランジスタより著しく高速の動作周波数が可能となる。１例として、５μｍのゲート長、ａ＝８０ｎｍ、ＮD＝１０17ｃｍ-3、およびφｂ＝０．８Ｖを有する例示的なＧａＡｓ  ＭＥＳＦＥＴを考えてみる。これらの値および通常の近似値を使用して、閾値電圧はＶth＝０．３ボルトと推定され得、式８から約２９の電流利得が得られるが、この約２９の電流利得は実際は小さく見積もられる可能性がある。
【００３８】
図４は例示的なショトキー接合トランジスタ２００の断面図である。種々の実施形態によれば、また図４を参照すると、例示的なＳＪＴ２００は、適切には、基板２０２上に設けられた任意の絶縁層２０４を含む。半導体チャネル２０６は、絶縁層２０４（または、別の実施形態において基板２０２）上に設けられる。ソース端子２１０、ゲート端子２１４、およびドレイン端子２０８がチャネル２０６上に適宜形成される。
【００３９】
ＳＪＴは、ガリウムヒ素、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）等の任意の技術で製造され得る。ＳＯＩによりチャネル２０６直下に絶縁層２０４を置くことが可能となり、これにより基板のリークの影響が低減され得る。ＳＯＩはまた、主流であるシリコン処理技術と適合する。図４に示されるように、基板２０２はシリコン基板であってもよく、またはガリウムヒ素、窒化ガリウム、多結晶シリコン、アモルファス・シリコン、二酸化シリコン（ガラス）等の他の任意の基板材料を使用してもよい。絶縁層２０４は基板２０２上に堆積されるか、スパッタリングされるか、あるいは他の方法で配置され得、また埋込み二酸化シリコン（図４に示されるように）または窒化シリコンなどの他の任意の適切な絶縁材料で形成され得る。
【００４０】
従来のＳＯＩ技術は、０．０５マイクロメートル〜０．４マイクロメートルの範囲の厚さを有する埋込み酸化物を製造可能であるが、他の厚さを使用してもよい。例えば、ウエハ・ボンディングなどの他の技術は、１０マイクロメートル以上の厚さの埋め込まれた酸化物を製造可能である。絶縁層２０４の厚さは実施形態により異なるが、０．２マイクロメートル〜０．５マイクロメートル程度であり得、例えば、約０．３５マイクロメートルである。
【００４１】
半導体チャネル２０６は、絶縁層２０４上にスパッタリングされるか、堆積されるか、成長されるか、または他の方法で適切に形成され得る。図４に示した実施形態では、チャネル２０６がｎ−チャネル・デバイス用のｎ−型シリコンとして示されるが、ｐ−型シリコンがｐ−チャネル・デバイス用に使用される。あるいは、ＧａＡｓ、ＧａＮ、多結晶シリコン、アモルファス・シリコンなどの他の任意の半導体材料が使用され得る。従来のＳＯＩ技術は０．０１マイクロメートル〜０．２マイクロメートルほどの範囲の厚さを有するシリコン表面層を製造し得る。例えば、ウエハ・ボンディングなどの他の既存の技術が、１．０マイクロメートル以上の厚さのシリコン表面層を製造可能であり得る。例示的な実施形態では、チャネル２０６が約１０17／ｃｍ3の濃度ＮDでｎ−型ドープされた厚さａ＝０．０５μｍ有するシリコン層で形成されるが、当然、他の材料、ドーパント、およびドーパント濃度が、他の実施形態で使用されてもよい。
【００４２】
種々の実施形態において、ゲート端子２１４（また、「ゲート電極」あるいは単に「ゲート」とも呼ばれる）が、任意の技術によってショットキー接合としてチャネル２０６上に形成される。ゲート端子は半導体チャネル２０６上で堆積される際にショットキー・バリアを形成するコバルト・ジシリサイド（ＣｏＳｉ2）、アルミニウム、プラチナ、または任意の他の材料で形成され得る。例えば、コバルト・ジシリサイドは、ｎ−型シリコンに対するほぼ理想的なショットキー・ダイオードを形成し、シリコン処理と適合する。種々の実施形態において、現在の技術は約０．０１マイクロメートル〜約５マイクロメートル以上まで（約０．５マイクロメートルなど）変動し得るゲート長の製造を可能にするが、もちろん寸法は実施形態により変更される。ソース端子２１０（「ソース」とも呼ばれる）およびドレイン端子２０８（「ドレイン」とも呼ばれる）が、任意の方法でチャネル２０６上に形成され得、半導体チャネルと低い抵抗のオーム接触を形成するアルミニウム、銅、金、銀、または他の任意の金属あるいはシリサイドなどの任意の導電材料で形成され得る。低い抵抗のオーム接触の形成を促進するために、接触領域（２１２）下の半導体チャネルがドーパント原子で高濃度で注入され得る。ｎ−チャネル・シリコン・デバイスの場合、これらのドーパントは半導体チャネル２０６に対してｎ−型領域を形成するヒ素またはリン、あるいは他の任意の材料であってもよい。ｐ−チャネル・シリコン・デバイスの場合、ドーパントは半導体チャネルに対してｐ−型領域を形成するホウ素または他の任意の材料であってもよい。ソースとドレインとの間の距離は実施形態により異なるが、現在の技術および設計規則を使用して、この距離は例示的な実施形態においては約０．９マイクロメートルなどの約０．０３マイクロメートル〜約１０マイクロメートルの範囲であり得る。種々の端子間のチャネル２０６の表面は任意であるが、二酸化シリコン（ＳｉＯ2）または他の任意の材料の保護層２２０で覆われ得る。
【００４３】
種々の実施形態において、チャネル２０６のドーパントおよびドーパントの濃度は、ゼロ・バイアス電圧Ｖdsが印加される際に、空乏領域２１６がドレイン２０８からソース２１０へ流れる電流２１８を効果的に遮断する（すなわち、ほぼ遮断する）ゲート２１４の近傍に形成されるように、選択される。正のバイアス電圧Ｖdsがドレイン端子とソース端子との間に印加される場合、チャネル内に流れるドレイン電流２１８の大きさは、ショットキー接合であるゲート端子２１４に印加されるゲート電流Ｉgに左右される。ゲート電流Ｉgを変化させることによって、ドレイン電流Ｉdは、上記の「解析の基礎」セクションによって示されたように、閾値電圧と関係なく適切に調整かつ制御され得る。
【００４４】
空乏領域は、半導体チャネル上にショットキー・コンタクトの存在によって形成され得る。空乏領域は、ショットキー・コンタクトの下へ垂直方向の距離Ｗで半導体チャネルへと広がる。種々の実施形態において、空乏領域は、上記の半導体材料とショットキー・コンタクトを形成する別の材料と接触して位置する半導体材料の伝導帯および価電子帯に生じるこの帯の曲がりの結果である。距離Ｗは以下で説明するように、式１２に従って決定され得る。
【００４５】
図４に示したように例示的なＳＪＴデバイス２００の動作を、（Ｃａｌｉｆｏｒｎｉａ州ＦｒｅｅｍｏｎｔのＡｖａｎｔ！  ＴＣＡＤから入手可能な）ＭＥＤＩＣＩソフトウェア・ツールを使用する２次元コンピュータ・モデルとしてシミュレートした。ＭＥＤＩＣＩソフトウェアは、構造をメッシュ状に分け、そのメッシュについて関連するデバイスの式を適切に解く。デバイス２００中に流れる電流を計算するために使用され得る例示的なメッシュを図５に示す。図６はゲートに印加される電圧の関数としてトレースされた例示的なゲート電流６０４およびドレイン電流６０２を示す。０＜Ｖgs＜０．３の範囲のゲート電圧に関して示されるドレイン電流６０２は、ゲート電流６０４より大きく、またゲート電流およびドレイン電流の両方がＶgsに従って指数関数的に増加する。Ｉd対Ｉgの例示的な比（すなわち、電流利得β）が、ドレイン電流の関数としてトレースされた図７に示されている。図において理解され得るように、例示的な電流利得は、Ｉdと共に変化し、ドレイン電流のほぼ３０進にわたり約４０〜１００約の範囲内であり得る。
【００４６】
図８は、ゲートに印加される異なる入力バイアス電流に対するドレイン電圧の関数として例示的なＳＪＴ２００のドレイン電流を示し、データはゲート幅の１マイクロメートルにつきナノアンペア（１ｎＡ＝１０-9アンペア）の単位で提示される。グラフは高いＶdsに対して良好な電流飽和を示し、この優れた電流飽和は多くのアナログおよびデジタル回路の用途に望ましくあり得るような高い出力抵抗となる。図８においてゲート電流が、どのＩd−Ｖdsトレースが選択されるのかを制御するために、使用されることが理解されよう。これは、ゲート電圧がＩd−Ｖdsトレースを選択するのに使用される先行技術のＭＥＳＦＥＴと対照的である。
【００４７】
上記で説明した数値シミュレーションは、先行技術の強化モードのＭＥＳＦＥＴとショットキー接合トランジスタとの間の重要な相違を示す。図６は、ＳＪＴ内を流れるドレイン電流６０２がゲート電流６０４の有用な範囲全体（または有用な範囲の実質的な部分）にわたりＶgsに従って指数関数的に変化する例示的な実施形態を示す。このような実施形態において、ＳＪＴの導電チャネルは、通常の動作条件の下で弱蓄積され得る。これは、デバイスがオンに切り替えられる際にチャネルが強蓄積であるように設計されている先行技術の強化モードのＭＥＳＦＥＴと対照的である。ＳＪＴは、空乏領域が通常の動作条件の下でチャネルのバルク全体にわたって広がるように、半導体チャネルの厚さおよびドーピング濃度が選択される場合に、弱蓄積され得る。種々の実施形態の半導体チャネルのソース端部における空乏領域の範囲は以下の式１３を使用して算出され得る。
【００４８】
【数１３】
2005521246.tif 000015
ここで、Ｗは空乏領域の幅、ＮDはドーパント濃度、εおよびｑは定数、Ｖbiはゲート端子２１４と半導体チャネル２０６との間のビルトイン電圧、ならびにＶgsはゲート端子２１４とソース端子２１０との間に印加される電圧である。式（８）および式（９）から、上記で説明した例示的な実施形態のビルトイン電圧Ｖbiは、約０．４３５Ｖであると計算され得る。式（１３）から、この例示的な実施形態を導くために使用される例示的な実施形態のためのチャネルのソース端部の空乏領域は、０Ｖ、０．１Ｖ、０．２Ｖ、０．２５Ｖ、および０．３Ｖのゲート電圧に対して、それぞれ７５ｎｍ、６５ｎｍ、５５ｎｍ、４９ｎｍ、および４２ｎｍの距離まで広がり得る。半導体チャネル２０６のソース端部の空乏領域２１６は、ゲート電圧Ｖgs＞０．３Ｖに対して５０ｎｍのチャネルの厚さよりほんの少し小さいことが示される。半導体チャネル２０６全体にわたる空乏領域２１６の広がりを図９に概略的に示した。
【００４９】
上記で説明した例示的な実施形態について、ＳＪＴの通常の動作範囲（例えば、サブスレッショルド状態）は、ゲート電流を最大値Ｉgmaxまで可能にし得、この例示的な実施形態のゲート電流の最大値は、約１μＡ／μｍであり得る。この値を超えると、ゲート上で生成された電圧は、０．３Ｖを大幅に超える可能性があり、チャネルのソース端部における空乏領域２１６は、５０ｎｍより著しく小さくなり得、また半導体チャネル２０６はもはや弱蓄積され得ない。この結果、ドレイン電流は、（Ｖgs−Ｖth）に従って指数関数的にもはや変化し得ず、電流利得は、ゲート電流がドレイン電流を制御するためにもはや使用され得ないように、Ｉgの増加につれて急速にβ＜１まで減少し得る。
【００５０】
したがって、ショットキー接合トランジスタ（ＳＪＴ）の種々の実施形態は、いくつかの点で金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）と似たものである。しかし、従来のＭＥＳＦＥＴと異なり、このＳＪＴは、入力ゲート電流Ｉgおよびチャネル電流Ｉdの両方がサブスレッショルド状態の一部または全部を含み得るデバイスの動作状態にわたって、ゲート電圧とともに指数関数的に変化するように設計され得る。さらに、このＳＪＴは、ドレイン電流対ゲート電流の比によって得られる実質的に一定の電流利得でドレイン電流がゲート電流に対して実質的に線形に変化するように、適切に設計され得、かつそのサブスレッショルド状態内で動作し得る。したがって、ＳＪＴの種々の実施形態は、電流制御電流源として使用されてもよく、この場合、電流利得β＝Ｉd／Ｉg＞＞１により比較的小さな入力電流Ｉgが非常に大きなチャネル電流Ｉdを制御する。以下により詳細に記載するように、ＳＪＴ技術は相補型回路において特に有利な用途を有し得る。
【００５１】
（相補型デバイス）
回路の観点からは、消費電力を低減しかつ／または設計の柔軟性を改善するために、相補型デバイスを用いることが有利であることが多い。典型的には、相補型のデバイス対はｎ−チャネル・トランジスタおよびｐ−チャネル・トランジスタから構成される。トランジスタの入力に印加される等しくかつ反対のバイアスが等しくかつ反対の出力電流を生成する場合、ｐ−およびｎ−チャネル・デバイスは一般に「相補型」と呼ばれる。この基本的な相補型デバイス対は任意のデジタルまたはアナログ回路を効果的な方法で実現するために用いることが可能である。例えば、従来の相補型金属酸化半導体（ＣＭＯＳ）回路では、回路を通る各電流路は典型的にはｎ−およびｐ−型トランジスタの両方を通過する。１つのタイプのトランジスタのみが任意の安定状態でオン状態になるので、典型的には静的電力浪費がほとんどないか、あるいは全く存在しない。典型的には、ゲートが切り替わると電流が流れて、望ましくない寄生容量を充電するだけである。
【００５２】
典型的には、電界効果トランジスタ（ＦＥＴ）などの従来のデバイスは、より大きな電子担体の移動度を補償するためにｐ−型デバイスのチャネル幅をｎ−チャネル・デバイスの幅よりも約２倍長くすることによって相補型にされる。これは一般に閾値を超えるか、あるいは閾値より低い状態で動作する従来のＭＯＳＦＥＴおよびＭＥＳＦＥＴに当てはまる。ｐ−型デバイスの大きさをこのように大きくすると、大きさおよびコストの面で不利が生じることが多い。さらには、容量が大きくなったｐ−チャネル・デバイスは、結果として消費電力を増大させるだけでなく、スイッチング速度を低減させてしまうことが多い。しかし、ＳＪＴの能力を活用することによって、ほぼ等しいゲート幅およびゲート長を有する相補型ｎ−およびｐ−チャネルＳＪＴデバイスを製造することが可能である。従来の相補型シリコン・デバイスと比較した場合、種々の実施形態において相補型ＳＪＴを使用する結果として得られるいくつかの利点には、所望の機能に対して回路面積がより小さくなったこと（故に、コストが抑えられたこと）、所望のドレイン電流に対して動作速度がより速くなったこと、およびゲート長の短いデバイスに対してトランジスタのマッチングが優れたことを含み得る。
【００５３】
上記のように、ＳＪＴは適切に設計され得、また閾値より低い状態（すなわち、Ｖgs＜Ｖth）で操作されるときに電流制御電源として動作し得る。このような実施形態では、デバイスの主要なパラメータは、電流利得β＝Ｉd／Ｉgであり、ここでＩdはチャネルを流れるドレイン電流であり、Ｉgは入力ゲート電流である。相補型ＳＪＴ動作を得るために、ｎ−およびｐ−チャネル・デバイスの電流利得は同一である必要がある。再度、上記の式２を参照すると、ＳＪＴデバイスの電流利得は次式に従ってチャネル形状およびドーピングに左右される。
【００５４】
【数１４】
2005521246.tif 000016
ここで、εは誘電率を表し、ｋはボルツマン定数、μは担体移動度（例えば、ｎ−チャネル・デバイスの電子移動度またはｐ−チャネル・デバイスの正孔移動度）、Ｎcは伝導帯（例えば、価電子帯）の有効状態密度、ｑは電子電荷、Ｎdopingはチャネル内のドナーまたはアクセプタ濃度、ａはチャネル厚（典型的には、ｎ−およびｐ−チャネル・デバイスの両方について同じである）、Ｌgはゲート長、Ａ＊はリチャードソン定数である。式２のパラメータの多くは、物理定数（ｅ、ｋ、Ｎc、ｑおよびＵT）であるため、あるいは製造工程によって固定されるためのいずれかの理由によって不変である。例えば、製造工程を単純化するために、チャネル厚ａは典型的には、ｎ−およびｐ−チャネル・デバイスの両方についてほぼ同じに設計される。チャネル長Ｌgもまた典型的には、できるだけ小さく、かつｎ−およびｐ−チャネル・デバイスの両方についてほぼ同じになるように設計される。したがって、式２の残りの変数のみが、残りの変数としての担体移動度μおよびチャネル・ドーピングＮDopingである。電子移動度は正孔移動度の約２倍の大きさであることが知られている。従来のデバイス（例えば、ＭＯＳＦＥＴおよびＭＥＳＦＥＴ）のほとんどについて、相補型デバイスを得る最も便利な実際的方法は、異なる担体移動度を補償するためにｐ−チャネル・デバイスのゲート幅をｎ−チャネル・デバイスのゲート幅の約２倍にすることである。しかし、ゲート電流を用いてドレイン電流を制御するこのＳＪＴのアプローチを利用すれば、より低い正孔移動度を補償するような方法でチャネル・ドーピングを変えることによって両タイプのデバイスについてほぼ同一の電流利得を得ることが可能となり、その結果、デバイスの相対的大きさを変えることなく、ｎ−およびｐ−チャネル・デバイスの両方について相対的に等しい電流利得の値が得られる。すなわち、チャネル・ドーピングのイオン注入工程を適切に制御することによって、ほぼ同一のゲート幅およびゲート長を有する相補形デバイスを実現することが可能である。結果として空間が縮小され、かつｐ−チャネル・デバイスを小さくした結果として容量が低減されるので、相補型ＳＪＴベースの回路がウエハに占める面積は適切により小さくなり、この回路は他のデバイスに比してより高い周波数で動作する。
【００５５】
サブスレッショルドＣＭＯＳに基づいたマイクロパワー回路は、標準的なＣＭＯＳファウンドリー・サービスを用いて日常的に製造される。ＳＪＴ２００（図２）の相補型バージョンは、任意の技術によって図１０に記載した基板などの単一基板２０２上に組み込まれ得る。ここで図１０を参照すると、例示的なマルチＳＪＴ回路７００は、シリコン・オン・インシュレータ（ＳＯＩ）ウエハ、シリコン・オン・サファイア（ＳＯＳ）ウエハ、あるいは他の任意の適切なウエハまたは基板の一部であり得る単一基板２０２上に形成され得る。例示的な一実施形態では、最初の基板２０２は低いドーピング濃度（例えば、約１０15／ｃｍ3より低いＮA、ＮD）を呈してもよい。例えば、ＳＪＴ回路７００の一実施形態では、ＳＯＩ基板は１０15／ｃｍ3のレベルにｐ−型にドープされてもよい。埋め込まれる酸化物質の厚さは、０．２〜１マイクロメートル（例えば、約０．４マイクロメートル）程度であってもよく、表面シリコン層の厚さは０．０５〜５マイクロメートル（例えば、約０．１２マイクロメートル）程度であってもよい。また、以下により完全に記載するように、基板２０２は酸化物質の層２０４または他の絶縁体を有し得る。
【００５６】
（図１０のチャネル２０６Ａおよびチャネル２０６Ｂなどの）種々のデバイスのためのチャネル２０６は、メサ・エッチング、イオン・ビーム誘導ダメージ、ＬＯＣＯＳ（シリコンの局部酸化）、浅い溝による分離および／または他の任意の技術によって分離され得る。ｎ−チャネル・デバイス２００Ａ用のｎ−型ドーパントは、ｐ−チャネル・デバイス２００Ｂ（図１０ｄ）用のｐ−型ドーパントと同じように、イオン注入、または他の任意の適切な技術によって導入され得る。例示的な実施形態において、ｎ−チャネル２０６Ａは、リンを約２５ｋｅＶのエネルギーで約３．５×１０11／ｃｍ2の使用量まで注入することによって形成され得る。ｐ−チャネル２０６Ｂは、ホウ素を約１０ｋｅＶのエネルギーで約２．８×１０11／ｃｍ2の使用量まで注入することによって形成され得る。当然、本明細書中に記載されたドーパント、注入、エネルギー・レベル、および使用量は例示のみを目的としたものであり、実際の実施態様は実施形態により広く異なってもよい。
【００５７】
任意の酸化物または他の絶縁体２２０が、シリコンの熱酸化、堆積、または他の任意の適切な技術によって半導体層２０６の表面上および絶縁層２０４（例えば、図１０ｃに示すように）上に形成され得る。熱酸化が使用される場合、チャネル２０６の一部を使うことが可能であり、チャネル２０６の厚さがＳＯＩ層の表面上の元のシリコンの厚さより薄くなる。デバイスの動作を計算するために用いられるチャネルの厚さが酸化後の最終的な厚さになり得る。
【００５８】
ｎ−チャネル・デバイス２００Ａ上の絶縁層２２０に窓を開け、露出されたシリコンに相対的に多量のヒ素（または、他の任意の適切な材料）を注入することによって、ｎ−チャネル・デバイスにソース・コンタクトおよびドレイン・コンタクト７０８が形成され得る（図１０ｃ）。例えば、約２×１０15／ｃｍ2の使用量(dose)および約５０〜７５ｋｅＶのエネルギーで砒素注入を実施可能である。同様に、ｐ−チャネル・デバイス上の絶縁層２２０に窓を開け、露出されたシリコンに相対的に多量のホウ素を注入することによって、ｐ−チャネル・デバイス２００Ｂにソース・コンタクトおよびドレイン・コンタクト７０８が形成され得る。例示的なホウ素注入は、砒素注入より低いエネルギー・レベル、例えば約２５〜５０ｋｅＶで、約２×１０15の使用量で実現し得る。ソースおよびドレインの注入は、（約１〜６０分間、約８００〜１０００度での）高温アニーリングによって、または他の任意の適切な技術を用いて活性化され得る。例示的な実施形態において、注入されたチャネルは４５分間、９５０℃で適切にアニーリングされるか、または他の方法で処理されて完成され得る。
【００５９】
ソース／ドレインを形成した後、それら領域内の下にあるシリコンを露出させるために絶縁体２２０に窓が開けられ（図１０ｃ）、そこにショットキー・ゲート２１４が形成されることになる。次に、ショットキー・バリアおよび／または任意の抵抗性の接点を形成するために、ゲート材料（コバルト・ジシリサイドまたは別の金属など）が堆積され得、また必要に応じてアニーリングされ得る。シリサイドの接点を使用する場合、ソース、ドレイン、およびゲート領域の上に金属層を残すためにチタンまたはコバルトなどの適切な金属が堆積され、その後、エッチングされ得る。瞬時熱アニール工程（例えば、６５０℃程度で約３０秒間）の後、金属シリサイド層が適切に形成される。このシリサイドが高ドープされたソース／ドレイン領域の上にオーム接触を形成する。このコンタクトが軽ドープされたｎ−およびｐ−チャネル活性領域の上にショットキー（すなわち、整流）コンタクトを形成する。上記のように、シリサイド化の後の縮小されたチャネル厚（式２のａ）が元のシリコン・チャネルの一部を消費して、ゲート電圧と共にＩdおよびＩgの両方が指数関数的に変化するように、元のＳＯＩまたはＳＯＳウエハのチャネル厚が設計され得る。
【００６０】
単一のゲート金属が、ｎ−チャネル・デバイスおよびｐ−チャネル・デバイスの両方にショットキー・ゲートを形成するために使用され得る。しかし、種々の実施形態において、ｎ−およびｐ−チャネル・デバイス２００の特性が、異なるショットキー材料が各々のために使用される場合に、いくらか異なって調整され得る。次いで、それらのデバイスは、アルミニウム、銅、金などの高い導電性の相互接続層を堆積することによって回路を形成するために共に接続され得る。絶縁層２２０のさらなる窓は、適切な措置としてデバイス間の相互接続を調整するために形成され得る。例えば、図１０（ｄ）は例示的な相補型ＳＪＴインバータ回路を示す。
【００６１】
図１０（ａ）〜（ｄ）は相補型ＳＪＴ回路を製造する例示的な一工程を示しているが、この工程のその他の変形が可能である。例えば、コバルトまたはスズを堆積させた後にシリサイド化反応を実行する代わりに、ＣｏＳｉ2またはＴｉＳｉ2を直接堆積させてもよい。上記の工程の多数の変形がなされてもよいが、ゲート長およびゲート幅の等しいデバイスを備える相補型ｎ−およびｐ−チャネルＳＪＴ動作を可能にするドーピング濃度を達成するために、チャネルのイオン注入工程およびそれに続く拡散工程が設計されてもよい。
【００６２】
本開示に記載されるタイプの例示的な相補型ｎ−およびｐ−チャネル・デバイスは、上記で説明した工程フローに基づいてシミュレートされてきた。この実験では、デバイスの処理は、Ａｖａｎｔ！  ＴＣＡＤのパッケージＴＳＵＰＲＥＭＥ−４を使用してシミュレートした。工程シミュレーション後、例示的に０．５μｍのゲート長および０．１２μｍのチャネル厚を有するｎ−およびｐ−チャネル・デバイスの電気特性をＭＥＤＩＣＩを使用してシミュレートした。各相補型デバイスから同じ電流利得が得られ、かつゲート電圧と共にドレイン電流およびゲート電流の両方が指数関数的に変化して上記のようなＳＪＴの動作モードが達成されるように、イオンの使用量、エネルギー、および次の拡散を選択した。
【００６３】
０．１２マイクロメートルのチャネル厚を得るために、約２５ｋｅＶのエネルギーで約３．５×１０11／ｃｍ2の使用量でリンを用いてｎ−活性領域を注入することによって、相補型動作を得ることが可能である。次いでｐ−活性領域は、約１０ｋｅＶにエネルギーで、約２．７５×１０11／ｃｍ2の使用量で、ホウ素を用いて注入する。これらの注入に用いられる使用量は、従来のシリコンＭＥＳＦＥＴに用いられる量の約１／１０であることに留意されたい。両方の注入が完了したら、ドーパントを活性化し、それらをチャネルに拡散させるためにウエハが９５０℃で４５分間アニーリングされ得る。ホウ素およびヒ素をそれぞれ注入することによって、ｐ−およびｎ−チャネル・デバイスへのソースおよびドレイン領域が形成される。本願明細書に記載した例示的実施形態では、約１０ｋｅＶのエネルギーで約２×１０15／ｃｍ2の使用量のホウ素を注入することによりｐ−チャネル・デバイスへのソースおよびドレイン領域を得ることが可能であると同時に、５０ｋｅＶ程度のエネルギーで約２×１０15／ｃｍ2の使用量のヒ素を注入することによりｎ−チャネル・デバイスへのソースおよびドレイン・コンタクトを得ることが可能である。次に、約９５０℃で約１分間の瞬時熱アニール工程または他の任意の方法を用いて、ソースおよびドレイン注入を活性化することが可能である。
【００６４】
上記の注入およびアニーリング条件に基づいて、チャネルＳＯＩウエハへの距離の関数としてドーパント濃度を示した例示的ドーピング特性が図１３に示されている。ここで図１３を参照すると、トレース１３０１および１３０８は、段階的にチャネルへの距離を置いた場合に、シリコン・チャネル２０６、埋め込まれた酸化物２０４、および基板２０２にドーパントを注入したときの（それぞれ）例示的ｐ−およびｎ−チャネルＳＪＴのドーピング濃度を示している。トレース１３０２および１３１０は、それぞれｐ−およびｎ−チャネル・デバイスにおけるソースおよびドレイン・コンタクトに対して比較的高い使用量でドーパント注入した場合を示している。ｐ−チャネル活性領域に対するドーパント注入をトレース１３０４に示し、基板のバックグラウンド・ドーピングをトレース１３０６に示した。トレース１３１２はｎ−チャネル活性領域に対するドーパント注入を示し、トレース１３１４は基板のバックグラウンド・ドーピングを示している。ｎ−およびｐ−チャネル・デバイスは共通の基板２０２上に形成されるので、１３１４に示したｎ−チャネル・デバイスに対するバックグラウンド・ドーピングは１３０６に示したｐ−チャネル・デバイスに対するバックグラウンド・ドーピングと同様のものになろう。種々の実施形態において任意のタイプのドーパントを用いてもよいが、例示的ドーパントにはｐ−チャネルＳＪＴに対してはホウ素を、ｎ−チャネルＳＪＴに対してはリンを含む。図１３に示した特定のドーパント濃度は例示的なものを意味しており、ドーピング濃度は実施形態ごとに幅広く変動してもよい。
【００６５】
図１３のドーピング特性に基づいて、ｎ−型およびｐ−型チャネルＳＪＴを流れる電流がシミュレートされてもよい。図１１は、２つのデバイスについて入力ゲート電流の関数としての例示的なシミュレーションの結果生じる出力ドレイン電流を示す。図１１は、ドレイン・バイアスＶds＝１．０ボルトを印加した状態の例示的なｎ−チャネル・デバイス２００Ａからの結果、およびＶds＝−１．０ボルトを印加した状態の例示的なｐ−チャネル・デバイスからの結果を示す。ｎ−チャネル・デバイスについては、ゲート電流およびドレイン電流はともに正であり、一方ｐ−チャネル・デバイスについては、ゲート電流およびドレイン電流はともに負である。図１１は、これら例示的な電流の大きさを示し、ゲート電流バイアスの広範囲にわたって２つのデバイスが相補的である（すなわち、入力ゲート電流の大きさは等しいが逆符号である場合、ｐ−チャネル・デバイスのドレイン電流の大きさもまた同じ寸法のｎ−チャネル・デバイスと等しいが、逆符号となる）ことを示す。デバイスの処理条件（例えば、チャネル注入エネルギー、使用量、およびアニーリング時間など）が、１０-10〜１０-8アンペアの範囲でゲート・バイアスの大きさに対して最高の相補性を与えるために選択され得る。より高いか、またはより低い電流の範囲の異なる相補性が、処理条件を変更することによって、例えば式（２）によって示されるように利得を変えるためにチャネル・ドーピングおよび／またはチャネルの厚さを変更することによって達成され得る。
【００６６】
電界効果トランジスタの遮断周波数が概ねｆT＝ｇm／２πＣgによって得られ、相互コンダクタンスｇm＝ｄＩd／ｄＶgsは、式（１）からｇm＝Ｉd／ＵTであると示され得る。本発明によって説明されたデバイスの総ゲート容量Ｃgは、ＭＥＤＩＣＩを用いてシミュレートされ得る。
【００６７】
厚さａ＝０．１２μｍのイオン注入された（エネルギーＥ＝２５ｋｅＶで３．５×１０11／ｃｍ2の使用量までリンが注入された）チャネルを有する０．５μｍのゲート長のｎ−チャネル・デバイスについての入力（すなわち、ゲート）容量の例示的なトレースを図１２に示す。この特定の例示的な実施形態について、注入後のアニーリングを４５分間、９５０℃であると仮定し、ゲート長は０．５μｍ、ドレイン・バイアスは１．０Ｖであると仮定したが、当然種々の他のパラメータが使用されてもよい。図１２から容易に理解され得るように、この例示的なＳＪＴデバイスの総容量は、少数電荷拡散容量がないために、同等のバイポーラ接合トランジスタに比べて著しく小さくあり得る。この結果、ＳＪＴのモデル化は、比較可能なＢＪＴより非常に高い周波数でマイクロパワー状態で動作し得る。さらに、より短いゲート長が可能であるので、先行技術の弱反転されたＣＭＯＳ回路に比較して増加した動作周波数が可能となる。図１２を続けて参照して、約１μＡ／μｍのドレイン・バイアスにおける入力容量は、約３．５×１０-16Ｆ／μｍであり得、この値は約１８ＧＨｚの遮断周波数に相当し得る。また、新しいデバイスのゲート容量は同じ寸法の先行技術のＭＯＳＦＥＴより小さくあり得る。
【００６８】
従来のＭＯＳＦＥＴ入力容量は一般に、いわゆる酸化物容量ＣOXによって支配され、２ｎｍのゲート酸化物および約０．５μｍのゲート長を有する強反転されたＭＯＳＦＥＴの場合、酸化物容量は、約８０×１０-16Ｆ／μｍで適切である。この結果、ＳＪＴの種々の実施形態が、同じ電流を流す同じ寸法の先行技術のＭＯＳＦＥＴよりほぼ２０倍速い遮断周波数を有し得る。
【００６９】
例えば、図１１〜１３に例示の目的でシミュレーション結果を示したが、本発明の多数の実施形態から得られた結果は、本願明細書に示した結果から幅広く変化してもよいことが理解されるであろう。例えば、デバイスの寸法、ドーパント、ドーパント濃度等についての多数の異なるパラメータにより、実施形態に応じて劇的に変化する性能特性が適宜現出されるであろう。
【００７０】
上記の詳細な説明において少なくとも１つの例示的実施形態を提示してきたが、非常に多くの変形例が存在することが理解されるべきである。また、例示的実施形態および複数の例示的実施形態は単なる例であり、本発明の範囲、適用性、あるいはコンフィギュレーションを決して制限するものではないことが理解されるべきである。さらには、上記の詳細な説明は当業者に例示的実施形態および複数の例示的実施形態を実施する便利な道標を提供するであろう。添付の特許請求の範囲およびその法的均等物に記載された本発明の範囲から逸脱することなく、種々の変形が構成要素の機能および構成の点で行われてもよいことが理解されるべきである。特に定めない限り、本願明細書に記載した構成要素は本発明の実施に不可欠なものではない。任意の方法クレームに記載された任意の工程が、特許請求の範囲に提示したものとは別の順序を含む任意の順序で実行されてもよい。
【図面の簡単な説明】
【００７１】
【図１ａ】強反転状態で動作されるＭＯＳＦＥＴを示す略図。
【図１ｂ】弱反転状態で動作されるＭＯＳＦＥＴを示す略図。
【図１ｃ】ＢＪＴを示す略図。
【図１ｄ】空乏モードのＭＥＳＦＥＴを示す略図。
【図２】従来技術の強化モードのＭＥＳＦＥＴを示す略図。
【図３】ｎ−型半導体上に形成されたショットキー接合を示す略図。
【図４】本発明によって開示されるような例示的なショットキー接合トランジスタ（ＳＪＴ）を示す略図。
【図５】ＳＪＴデバイスの電気的動作をモデル化するコンピュータ生成された例示的なＳＪＴメッシュ構造を示す図。
【図６】ゲート電圧の関数としてのドレイン電流およびゲート電流を示す例示的トレース。
【図７】ドレイン電流の関数としての電流利得を示す例示的トレース。
【図８】異なるゲート電流に対するドレイン電流対ドレイン電圧を示す例示的トレース。
【図９】半導体チャネルを全体にわたる空乏領域の広がりを示す例示的なＳＪＴを示す略図。
【図１０ａ】同じ基板上に相補型ｎ−およびｐ−チャネルのＳＪＴを製造するために使用され得る例示的な工程フローを示す略図。
【図１０ｂ】同じ基板上に相補型ｎ−およびｐ−チャネルのＳＪＴを製造するために使用され得る例示的な工程フローを示す略図。
【図１０ｃ】同じ基板上に相補型ｎ−およびｐ−チャネルのＳＪＴを製造するために使用され得る例示的な工程フローを示す略図。
【図１０ｄ】同じ基板上に相補型ｎ−およびｐ−チャネルのＳＪＴを製造するために使用され得る例示的な工程フローを示す略図。
【図１１】相補型ｎ−およびｐ−チャネルのＳＪＴに対するドレイン電流対ゲート電流を示す例示的トレース。
【図１２】ドレイン電流の関数としてのｎ−チャネルＳＪＴのゲート容量を示す例示的トレース。
【図１３】相補型ｎ−およびｐ−チャネル・デバイスに対するドーピング注入濃度を示す例示的トレース。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１０ｄ】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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