(57)【要約】本発明は、検出構造（１００）、電荷担体の検出方法、および、充電を検出するためのＯＮＯ電界効果トランジスタの使用に関するものである。電荷担体を検出するための検出構造（１００）は、基板（１０１）の中、および／または、基板（１０１）に接して形成されており、ＯＮＯ層列（１０２）へ、検出される電荷担体（１０３）を導入できるように装備されているＯＮＯ電界効果トランジスタと、上記ＯＮＯ電界効果トランジスタと連結されており、ＯＮＯ層列（１０２）へ導入された電荷担体（１０３）の量および／または電荷担体型について特徴的電気信号を認識するように装備されている認識ユニット（１０４）と、上記特徴的な電気信号によって、ＯＮＯ層列（１０２）へ導入された電荷担体（１０３）の量および／または電荷担体型を検出するための検出ユニットとを備えている。
2005524221.tif 000002
【特許請求の範囲】
【請求項１】
電荷担体を検出するための検出構造であって、
基板中、および／または、基板上に形成されており、ＯＮＯ層列へ、検出される電荷担体を導入できるように装備されているＯＮＯ電界効果トランジスタと、
上記ＯＮＯ電界効果トランジスタと連結されており、ＯＮＯ層列へ導入された電荷担体の量および／または型に特有の電気信号を認識するように装備されている認識ユニットと、
上記特有の電気信号によって、ＯＮＯ層列へ導入された電荷担体の量および／または型を検出するための検出ユニットとを備える、電荷担体を検出するための検出構造。
【請求項２】
上記認識ユニットが、ＯＮＯ電解効果トランジスタの２つのソース／ドレイン領域と連結されている第１認識サブユニットを備え、
この第１認識サブユニットが、
ＯＮＯ電解効果トランジスタの２つのソース／ドレイン領域間に、所定の第１電圧を印加でき、
２つのソース／ドレイン領域間の電流の強度を認識するように装備されている、請求項１に記載の検出構造。
【請求項３】
上記認識ユニットが、ＯＮＯ電解効果トランジスタのゲート領域と連結されている第２認識サブユニットを備え、この第２認識サブユニットが、ＯＮＯ電解効果トランジスタのゲート領域に、所定の第２電圧を印加できるように装備されている、請求項１または２に記載の検出構造。
【請求項４】
上記認識ユニットによって認識された、ＯＮＯ層列へ導入された電荷担体の量および／または型に特有の電気信号が、ＯＮＯ層列へ電荷担体の導入による、ＯＮＯ電解効果トランジスタの閾値電圧の変化である、請求項１〜３のいずれか１項に記載の検出構造。
【請求項５】
上記ＯＮＯ電解効果トランジスタでは、
上記２つのソース／ドレイン領域が、相互に間隔をあけて配置されている、基板のドープされた２つの表面領域として形成されており、
上記ＯＮＯ層列が、２つのソース／ドレイン領域間の基板上の第１二酸化シリコン層と、第１二酸化シリコン層上の窒化シリコン層と、窒化シリコン層上の第２二酸化シリコンとから形成されており、
上記ゲート領域が、第２二酸化シリコン上の導電性層として形成されている、請求項１〜４のいずれか１項に記載の検出構造。
【請求項６】
検出される電荷担体を蓄積し、検出される電荷担体をＯＮＯ層列へ供給するために、上記ゲート領域を介してＯＮＯ層列と連結されている電荷収集電極を備える、請求項１〜５のいずれか１項に記載の検出構造。
【請求項７】
ＯＮＯ電解効果トランジスタの製造後に、基板を加工するためのプロセス工程を実施できるように装備されている少なくとも１つの反応室を備える、請求項１〜６のいずれか１項に記載の検出構造。
【請求項８】
上記反応室が、プラズマプロセスを実施するためのプラズマ反応室として装備されている、請求項７に記載の検出構造。
【請求項９】
上記プラズマ反応室が、プラズマエッチングプロセスを実施するためのプラズマエッチング室として装備されている、請求項８に記載の検出構造。
【請求項１０】
上記プラズマ反応室が、プラズマ蒸着プロセスを実施するためのプラズマ蒸着室として装備されている、請求項８に記載の検出構造。
【請求項１１】
基板中に、および／または、基板に接して形成されており、検出される電荷担体をＯＮＯ層列へ導入できるように装備されているＯＮＯ電界効果トランジスタと、
上記ＯＮＯ電界効果トランジスタと連結されており、ＯＮＯ層列へ導入された電荷担体の量および／または型に特有の電気信号を認識するように装備されている認識ユニットと、
上記特徴的な電気信号によって、ＯＮＯ層列へ導入された電荷担体の量および／または型を検出するための検出ユニットとを備える検出構造を用いた電荷担体の検出方法において、
電荷担体を、ＯＮＯ電解効果トランジスタのＯＮＯ層列へ導入し、
認識ユニットを用いて、上記ＯＮＯ層列へ導入された、電荷担体の量および／または型に特有の電気信号を認識し、
検出ユニットを用いて、上記特徴的な電気信号から、ＯＮＯ層列へ導入された電荷担体の量および／または型を検出するプロセス工程を、基板に対して実施する方法。
【請求項１２】
特徴的な電気信号として、ＯＮＯ電解効果トランジスタの閾値電圧を認識し、
帯電していない基準電解効果トランジスタに関連して、ＯＮＯ電解効果トランジスタの閾値電圧の変化を検出する、請求項１１に記載の方法。 
【請求項１３】
基板上および／または基板中の充電可能な構造の充電を検出するためのＯＮＯ電解効果トランジスタの利用。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、検出構造（Ermittlungs-Ａnordnung）、電荷担体（elektrischer Ladungstraeger）の検出方法および充電（elektrischen Ａufladung）を検出するためのＯＮＯ電界効果トランジスタの利用に関するものである。
【０００２】
半導体技術において、層を蒸着する（Ａbscheiden）ための重要な標準方法として、ＣＶＤ法（「化学蒸着（chemical vapour deposition）」）がある。このＣＶＤ法は、固体基板（festen Substrat）上に、気相から薄層を形成する被膜技術（Beschichtungstechnologie）である。ＣＶＤ方法の原理は、ガス状の出発原料（Ausgangsmaterialien）を、基板の上側へ導き、化学的に、その構成成分に分解することである。その結果、基板表面に、新しい層が成長する。出発原料（いわゆる、前駆体）の分解を、大抵は、熱によって（すなわち、基板を加熱することによって）行い、蒸着を、化学反応（化学反応でいいのでは）を関与させることによって行う。たとえば、揮発性のガス状成分は、基板上に蒸着される固体材料（festen Material）を形成するために、他のガスと反応する。
【０００３】
上記のＣＶＤ方法よりも低いプロセス温度を達成するために、プラズマ励起化学気相蒸着方法（ＰＥＣＶＤ；plasma enhanced chemical vapour deposition）が頻繁に使用されている。従来のＣＶＤ方法では、基板を加熱する結果として、熱エネルギーによる気相反応（Gasphasenreaktion）が開始する一方、ＰＥＣＶＤ方法では、基板表面付近へプラズマ状態のガスを移送することに基づいている。反応生成物（Reaktionsprodukte）の１つは、表面に沈降し、その結果、新しい層を形成する固体燃料（fester Stoff）である。
【０００４】
ただし、ＰＥＣＶＤ方法およびほかのプラズマに基づく方法（たとえば、プラズマエッチング方法）および帯電した粒子が発生する他の方法（たとえばイオン放射エッチング）の不利点は、これらの方法で生成される、構造素子を充電するための帯電した粒子が、各方法によって加工される基板の表面に接する、または、表面付近に生じる可能性がある点である。その結果、基板に接して、または、基板中に形成された構成素子が破損する。  集積回路にある重要な標準構成素子は、電解効果トランジスタである。電解効果トランジスタの機能性に対して重要なパラメータは、ゲート絶縁層の長さおよび材料である。大抵、ゲート絶縁層を、二酸化シリコン層として基板に形成する。ゲート絶縁層は、電界効果トランジスタの２つのソース／ドレイン領域間にある導電性チャネルのゲート電極を、電気的に切り離す機能性を有している。自由な電荷担体を生成する方法工程を、ゲート絶縁層に対して行う。その結果、これらの電荷担体（Ladungstraeger）が、ゲート絶縁層に蒸着する（ablagern）し、ゲート絶縁層の絶縁作用に対して、望ましくない影響を及ぼす可能性がある。帯電した粒子の作用の結果として、ゲート絶縁層の電気的絶縁作用が妨害されることにより、電解効果トランジスタ、従って、集積回路全体の特性と信頼性とが妨害される可能性がある。
【０００５】
電解効果トランジスタに基づく浮動ゲートメモリーセルでは、電荷担体のゲート絶縁層への望ましくない導入の結果として、ゲート絶縁層が破損する。ゲート絶縁層が破損することの不利な結果は、これまでは浮動ゲートへ導入されていた電荷の欠損、または、浮動ゲートへ導入された電荷の保持期間（Haltzeit）の低減である。浮動ゲートメモリーセルでは、格納される情報が、浮動ゲート層へ導入される電荷量（Ladungsmenge）の形状で符号化されている。ゲート絶縁層の破損を原因とする電気的漏れ電流の結果として電荷量が流出することにより、格納した情報が失われてしまう。このような電気的漏れ電流（「ストレスが誘発する漏れ電流」（stress-induced leakage current；SILC））は、ゲート絶縁層の破損に基づく不利な問題点（nachteiligen Effekt）の一例である。
【０００６】
集積構成素子のゲート絶縁層、および、ほかの機能的な層の上記の破損は、たとえば、プラズマプロセスの間に、層連続の被覆されていない面に電荷担体が蓄積される場合に生じ、基板に対する電位差が原因で、層を通る電気的な電流フロー（Stromfluss）が生じる。その結果、ゲート絶縁層の破損、または、ゲート絶縁層の電気的絶縁破壊（Durchbruch）となる。
【０００７】
上記の問題に対処できるように、このような破損が生じるときのプロセスを理解し、特定の経験に関連する破損を定量化することが重要である。
【０００８】
従来技術では、望ましくない充電の結果としての集積構成素子成分の破損を検出できる方法が知られている。
【０００９】
前もって実施するプラズマプロセスによって充電可能な構造の充電を検出するために、十分に大きなキャパシタ面を有するキャパシタ（Kondensatoren）を用意し、いわゆるＱｂｄ値を認識することが知られている。Ｑｂｄ値は、間に誘電体としての二酸化シリコン層が形成されているキャパシタの機能性を破壊する電荷の全量を示す。言い換えると、堆積キャパシタ（「stacked capacitor」）の機能性が破壊されると、電荷の形成のための原因となるプラズマプロセスのときに、キャパシタ面における特定の電荷量が過剰であったということが推論できる。
【００１０】
基板上の充電可能な構造の充電を検出するための他の知られている方法は、厚い二酸化シリコン層にある表面電荷の分析に基づいている（いわゆる、「表面電荷分析（surface charge aalysis）」）。
【００１１】
［１］に、ＥＥＰＲＯＭ（「電気的消去可能なプログラマブル読取り専用メモリー（electrically erasable and programmable read only memory）」）の構造を、認識される電荷担体を格納し、ＥＥＰＲＯＭメモリーセルに格納された電荷担体に基づいてＥＥＰＲＯＭメモリーセルのトランジスタの閾値電圧（Einsatzspannung）のシフトを認識するための構成素子として使用することが記載されている。
【００１２】
トランジスタの閾値電圧を、ゲート領域とソース／ドレイン領域との間に、最低限度で印加される（mindestens anzulegende）電圧と解釈する。この電圧は、トランジスタの２つのソース／ドレイン領域間にかなりの電流が流れることが必要不可欠である。 
【００１３】
［１］では、多数のＥＥＰＲＯＭメモリーセルが、１つのウエハーにマトリクス状に集積されている。その結果、いわゆる「ＣＨＡＲＭＥ」ウエハーが形成される。各ＥＥＰＲＯＭメモリーセルは、いわゆる「チャージコレクション電極（charge collection electrode；CCE）」すなわち、ウエハー表面において検出される電荷担体を蓄積するための電荷収集電極（Ladungs-Sammel-Elektrode）と連結されている。電荷担体が、（たとえば、ウエハーに対して行われるＰＥＣＶＤ方法の結果として）生成されると、電荷収集電極に電荷担体が蓄積される。これら電荷担体は、各収集電極と連結されているＥＥＰＲＯＭメモリーセルの電荷メモリー層へ流れる。ＥＥＰＲＯＭメモリーセルの電荷メモリー層に電荷担体が存在している結果、ＥＥＰＲＯＭメモリーセルのトランジスタの閾値電圧が、特徴的に変化し、この変化を、プラズマ方法のときに生じる電荷担体の量についての測度として評価する（angesehen）。これは、プラズマエッチングプロセスの際に、電荷担体の量に関する情報を供給する。
【００１４】
なお、電荷収集電極（具体的には、アンテナ構造）の構想は、ほかの標準的に集積された半導体構成素子にも適用される。
【００１５】
さらに、従来技術では、基板上、または、基板中にある充電可能な構造の充電を検出するため、ゲート漏れ電流（「ストレスによって誘発される漏れ電流」）の強度を認識する。この場合、これらの漏れ電流が大きければ大きいほど、よりいっそう多くの電荷担体が、関連するゲート絶縁層へ導入されている点が不都合である。
【００１６】
充電可能な構造の充電を検査するための知られている方法は、一連の不利点を有している。たとえば、試験構造を用いて得た結果を、実際のウエハーに適用することが困難な点である。なぜなら、たいていは特別なものである構成素子の構造および寸法（Dimension）が、プラズマプロセスの際の局部的な差異に対する影響を有している可能性があるからである。試験構造にアンテナ構造を形成する事は、充電過程（Ａufladevorgang）の妨害であり、それゆえ、人為的結果（Ａrtefakten）となる可能性がある。さらに、大きな面積のアンテナ構造を使用する場合は、基板の充電の空間的解明度（raeumliche Ａufloesung）が悪質になる。同様のことが、大きな面積の容量（Kapazitaeten）を使用する上記のＱｂｄ測定にも該当する。さらに、従来技術で知られている方法、特に「ＣＨＡＲＭＥ」ウエハーは、その製造が複雑でコストがかかる。
【００１７】
さらに、ＯＮＯ層列(ONO-Schichtenfolge)を有する電解効果トランジスタを、メモリーセルとしてのゲート絶縁層として使用することが知られている。２つのビットをＯＮＯ電界効果トランジスタに格納する方法は、たとえば［２］に記載されている。
【００１８】
［４］に、プロセスによって誘発され、製造方法の間に生じる可能性のある破損を抑制するための保護構造を有する不揮発性メモリー構造が開示されている。
【００１９】
［５］に、電荷担体へ挿入することができる誘電性の捕獲層（Trapping-Schicht）を有するプログラム可能な読み込み専用メモリーが開示されている。この捕獲層は、２つの酸化シリコン層の間に配置されている。
【００２０】
［６］に、たとえばプラズマエッチング機のような集積回路プロセス装備の電流密度対電圧特性を決定するためにしようする装置が開示されている。
【００２１】
［７］に、半導体チップの製造方法の間は保護トランジスタ（Schutztransistor）とアンテナとを有する活性保護装置（aktive Schutzvorrichtung）が開示されている。
【００２２】
本発明の目的は、電荷担体を検出するための検出構造を提供することであり、この検出構造を用いて、基板における充電現象（Ａufladungserscheinung）を、是認できる経費（vertretbarem Ａufwand）および良好な空間的解明度で認識できる。
【００２３】
本目的は、独立特許請求項に記載の特徴を有する検出構造、電荷担体の検出方法、および、充電を検出するためのＯＮＯ電解効果トランジスタの使用によって達成される。
【００２４】
電荷担体を検出するための検出構造は、基板の中に、または、基板に接して形成されており、ＯＮＯ層列へ、検出される電荷担体を導入できるように装備されているＯＮＯ電界効果トランジスタと、上記ＯＮＯ電界効果トランジスタと連結されており、ＯＮＯ層列へ導入された電荷担体の量および／または型に特有の電気信号を認識するように装備されている認識ユニットと、上記特徴的な電気信号によって、ＯＮＯ層列へ導入された電荷担体の量および／または型を検出するための検出ユニットとを備えている。
【００２５】
上述した特徴を有する検出構造によって電荷担体を検出する方法では、電荷担体を、ＯＮＯ電解効果トランジスタのＯＮＯ層列へ導入し、認識ユニットを用いて、上記ＯＮＯ層列へ導入された電荷担体の量および／または型に特有の電気信号を認識し、検出ユニットを用いて、上記特徴的な電気信号から、ＯＮＯ層列へ導入された電荷担体の量および／または型を検出するプロセス工程を、基板に対して実施する。
【００２６】
さらに、本発明では、ＯＮＯ電解効果トランジスタを、基板に接した、および／または、基板の中にある充電可能な構造の充電を検出するために使用する。
【００２７】
ＯＮＯトランジスタは、ゲート絶縁層が１つの層連続として形成されている電界効果トランジスタである。この層連続を、ＯＮＯ層列と呼ぶ。このＯＮＯ層列は、第１二酸化シリコン層と、第１二酸化シリコン層上の窒化シリコン層と、窒化シリコン層上の第２二酸化シリコン層とからなる。ＯＮＯ層列の特徴は、特に、窒化シリコン層へ注入された電荷担体が持続的に窒化シリコン層に留まるという点である。２つの二酸化シリコン層（どちらにも強い電圧が存在していない）の１つを通って電荷担体が流出することは、ＯＮＯ層列の電気的絶縁特性によって回避されている。
【００２８】
［２］に記載の電界効果トランジスタとは対照的に、本発明では、電荷担体を検出するために、ＯＮＯ層列を有する電解効果トランジスタを使用する。電荷担体は、たとえば半導体技術的な方法工程によって生成される。たとえば半導体技術的な製造工程の間に（たとえばＲＥＣＶＤ方法の間に）電荷担体が生成されると、本発明の検出構造では、これらの電荷担体を、ＯＮＯ層列へ導入することができる。より正確に言えば、ＯＮＯ層列の窒化シリコン層へ導入できる。その結果、「ストレス」がシミュレートされる（simuliert）。半導体技術的な方法の間に、電荷担体が存在しているので、たとえば集積回路のトランジスタのゲート絶縁層に対して、このストレスがかる。このような電荷担体をゲート絶縁層へ導入することに基づいた物理的な事象を、本発明の試験構造を参考にしながら調査し、定量化できる。具体的には、電荷担体をＯＮＯ層へ導入する結果として、ＯＮＯ電界効果トランジスタの電気的特性、特に、その閾値電圧が変化する。なお、シフトの符号および値は、ＯＮＯ層列へ導入された電荷担体の電荷担体の電荷担体型についての測度、および、その中へ導入された電荷担体の量についての測度である。ただし、ＯＮＯ電界効果トランジスタの閾値電圧のシフトは、ここでは、ＯＮＯ層列にある電荷担体を検出するために認識することのできる、考えられる特徴的な電気的信号についての単なる例として挙げたものである。検出構造の認識ユニットは、本発明では、一般的に、特徴的な電気信号を認識するように装備されている。本発明の検出ユニットは、この特徴的な電気信号から、検出される電荷担体の量および電荷担体型を検出する。
【００２９】
本発明の基本発想は、酸化物−窒化物−酸化物層連続（ＯＮＯ層列）を有する集積電界効果トランジスタを、ゲート絶縁層として、すなわち、２つの二酸化シリコン層（ＳｉＯ２）の間に１つの窒化シリコン層（Ｓｉ３Ｎ４）を有する層連続によって形成するという点にはっきりと見出すことができる。ＯＮＯ層列は、電荷担体を局部的に格納することができる。電荷担体は、ＯＮＯ層列の電気絶縁性窒化シリコン層に局部限定されている。通常、たとえばＯＮＯトランジスタの端子間の高い電位差、または、電荷担体の高い運動学的エネルギーに基づき、電荷担体の十分に高いエネルギーの結果として、電荷担体が二酸化シリコン層の１つをトンネルすることによって、電荷担体が、ＯＮＯ層列へ導入される。ＯＮＯ層に電荷担体が存在することにより、トランジスタの電気的特性が、特徴的な、かつ、認識可能な影響受ける。窒化シリコン層に電荷担体のないＯＮＯ電解効果トランジスタと比較した、窒化シリコン層が充電されているＯＮＯ電界効果トランジスタの電気的特性のこのような変化を、たとえば、一定のソースドレイン電圧を印加し、電気的ソースドレイン電流またはその変化を認識することによって認識できる。予め決めておくことのできるゲート電圧が変化している間は、ソース／ドレイン電流が生じなくなるまで、電荷担体をＯＮＯ層列へ導入した結果としてのＯＮＯトランジスタの閾値電圧またはそのシフトを認識できる。
【００３０】
本発明では、検出される電荷担体（たとえば、プラズマプロセスによって生成される）を、ゲート領域から、ＯＮＯ層列の上部二酸化シリコン層を介して、窒化シリコン層へ導入する。その結果、電解効果トランジスタの電気的パラメータが、特徴的に変化する、特に、電解効果トランジスタの閾値電圧が変化する。なぜなら、導入される電荷担体を、ゲート電圧成分（Gate-Spannungs-Komponente）として具体的に見出すことができるからであり、なぜなら、これらは、実際にゲート領域に印加される外部の電圧のように、ＯＮＯ電界効果トランジスタのチャネル領域の導電性を特徴的に変更するからである。
【００３１】
本発明の検出構造は、従来技術で知られている、電荷担体を検出するための構造とは対照的に、一連の利点を有している。たとえば、本発明の検出構造は、安価である。特に、「ＣＨＡＲＭＥ」ウエハーよりもかなり安価である。
【００３２】
さらに、本発明の検出構造は、本発明の検出構造を用いて、実際の基板（たとえばウエハー）または構成素子構造（Bauelement-Strukturen）の充電を検出するという利点を提供する。本発明の検出構造を使用することにより、異なるプロセス装置間を直接比較することができる。
【００３３】
ＯＮＯ層列の認識される充電は、基板をプロセスする間に行われる。たとえば、基板の第１表面領域上に、集積構成素子を形成するためのプラズマプロセスを実施する前に、基板の第２表面領域上に、本発明の検出構造のＯＮＯ電界効果トランジスタを形成し、その閾値電圧を認識することもできる。次に、基板の第１表面領域に、プラズマプロセスを使用して集積構成素子を形成してもよい。本発明の検出ユニットを用いてＯＮＯ電解効果トランジスタの閾値電圧の変化を認識することにより、生成される電荷担体が原因でこのプロセスのときに生じる「ストレス」を認識できる。
【００３４】
本発明の検出構造は、プラズマおよびイオン放射プロセスに限らず、プロセス工程の結果としての電気的部品の任意の充電を定量化することもできる。
【００３５】
本発明の検出構造は、少なくとも部分的に、集積回路として形成できる。それゆえ、熟練した半導体技術的な方法を用いて、ＯＮＯ電界効果トランジスタを、ナノメートルの範囲を下回る非常に小さな寸法に形成できる。構造寸法（Strukturdimension）が小さい結果、電荷減少を検出するときに高い局所解明度（Ortsaufloesung）を達成できる。
【００３６】
さらに、電気的層の充電を、本発明の検出構造のＯＮＯ層列の充電を参考にしながら、外部から印加される十分に高い電圧に基づいてシミュレーションできる。このことから、検出される電荷担体の量と電気的信号（たとえば、閾値電圧）の変化との関係を測定（Eichung）できる。
【００３７】
さらに、本発明の検出構造を用いれば、ＯＮＯ層列へ導入される電荷担体の量だけではなく、電荷担体型（すなわち、正または負に帯電した電荷担体）も検出できる。
【００３８】
本発明のＯＮＯ電解効果トランジスタは、ｎ伝導型またはｐ伝導型の電界効果トランジスタとして設計されていてもよい。その結果、電子とホールとの双方が、検出される電荷担体でもよい。ただし、特に、検出構造の層厚、より特別には、ＯＮＯ層列の個々の層厚が、検出される電荷担体の符号に適合されていることが好ましく、または、ｎ−ＦＥＴまたはｐ−ＦＥＴが準備されているという事実に適合されていることが好ましい。言い換えると、電子またはホールが準備されているかどうかという状況に応じて、層連続の厚みを変更して設定できる。
【００３９】
本発明の検出構造の好ましい設計では、ＯＮＯ層列に導入された電荷担体の量および電荷担体型を検出するために、特徴的な電気信号として、ＯＮＯ電界効果トランジスタの閾値電圧のシフトを認識する。閾値電圧が、より高いまたはより低い閾値電圧へシフトされるかどうかに応じて、電荷担体型を検出できる。ＯＮＯ層列の窒化シリコン層に導入された、検出される電荷担体の電荷の符号に応じて、ＯＮＯ電界効果トランジスタのゲート領域へ外部から印加する電圧を、上昇または下降する。その結果、ＯＮＯ電界効果トランジスタの閾値電圧が、上昇または下降する。
【００４０】
電荷担体を検出する方法の実施形態では、ウエハーに対して、ＰＥＣＶＤ方法を利用する。なお、このウエハーに接して、および／または、ウエハーの中に、検出構造が形成されている。その結果、電荷担体が、プラズマによって、検出構造のＯＮＯ電界効果トランジスタのＯＮＯ層列の窒化シリコン層へ導入される。その結果、ＯＮＯ電荷効果トランジスタの閾値電圧を表す特徴的な電気信号がシフトし、このシフトを、数値（Betrag）および符号に基づいて、検出ユニットを用いて認識する。閾値電圧のシフトの数値は、ＯＮＯ層列へ導入される電荷担体の量にについて、また、閾値電圧のシフトの符号は、電荷担体型特有のものである。さらなる方法工程において、検出ユニットを用いて、閾値電圧のシフトの符号または数値から、ＯＮＯ層列へ導入された電荷担体の量および電荷担体型を検出する。
【００４１】
本発明の好ましい発展形を、従属請求項に記載する。
【００４２】
さらに、本発明の検出構造の発展形について記載する。
【００４３】
本発明の検出構造の認識ユニットは、ＯＮＯトランジスタの２つのソース／ドレイン領域と連結されている第１認識サブユニットを備えている。この第１認識サブユニットは、ＯＮＯトランジスタの２つのソース／ドレイン端子の間に予め決めておくことのできる第１電圧を印加することができ、２つのソース／ドレイン領域の間の電流フローの強度を認識するように装備されている。
【００４４】
認識ユニットの他の設計では、この認識ユニットが、ＯＮＯトランジスタのゲート領域と連結された第２認識サブユニットを備えている。この第２認識サブユニットは、ＯＮＯトランジスタゲート領域に、予め決めておくことのできる第２電圧を印加できるように装備されている。
【００４５】
具体的には、第１および第２認識サブユニットを有する認識ユニットを用いて、電気的ソース／ドレイン電流とソースゲート電圧との依存関係を認識できる。具体的には、トランジスタ特性曲線（Transistor-Kennlinie）を記録することができる。特に、ＯＮＯ電解効果トランジスタの閾値電圧または閾値電圧のシフトを認識できる。
【００４６】
認識ユニットによって認識された、ＯＮＯ層列へ導入された電荷担体の量および／または型に特有の電気信号は、好ましい実施形態では、ＯＮＯ層列へ電荷担体を導入した結果としてのＯＮＯトランジスタの閾値電圧の変化である。
【００４７】
検出構造のＯＮＯトランジスタでは、２つのソース／ドレイン領域が、相互に間隔をあけて配置されている、基板のドープされた２つの表面領域として形成されていることが好ましい。ＯＮＯ層列は、２つのソース／ドレイン領域の間の基板にある第１二酸化シリコン層と、第１二酸化シリコン層上にある窒化シリコン層と、窒化シリコン層にある第２二酸化シリコン層とから形成されており、ゲート領域は、第２二酸化シリコン層にある導電性層として形成されていることが好ましい。
【００４８】
基板は、特に、シリコン基板、より特別には、ｐドープまたはｎドープされたシリコン基板でもよい。基板が、ｐドープされたシリコン基板であれば、２つのソース／ドレイン領域は、ｎドープされており、基板がｎドープされたシリコン基板であれば、２つのソース／ドレイン領域は、ｐドープされた領域である。言い換えると、ＯＮＯ電界効果トランジスタは、ｎ伝導型またはｐ伝導型として形成されていてもよい。
【００４９】
さらに、検出構造は、ゲート領域を解してＯＮＯ層列と連結された電荷収集電極を備えていてもよい。この電荷収集電極は、検出される電荷担体を蓄積するためのものである。      
【００５０】
電荷収集電極（「charge collection electrode」; CCE）は、具体的には、検出構造の表面に配置されていることが好ましいアンテナ構造である。このアンテナ構造は、検出される電荷担体を蓄積することができる。また、このアンテナ構造は、これらの電荷担体を、ＯＮＯ電界効果トランジスタのゲート領域を介して、ＯＮＯ層列へ、検出される電荷担体が少なくとも部分的にＯＮＯ層列の窒化シリコン層へ格納されるように、提供することができる。電荷収集電極は、導電性の良い物質から製造されていることが好ましい。
【００５１】
電荷収集電極を使用すれば、本発明の検出構造の検出感度（Nachweissensitivitaet）を上げることができる。たとえば特徴付けプロセスのときに、電荷担体が、検出するのが困難な少ない量になると、これらを、十分に大きな面積に形成することができる電荷収集電極に蓄積してから、ＯＮＯ層列へ提供することができる。その結果、もともと感度の高いＯＮＯトランジスタの検出感度がさらに向上する。
【００５２】
さらに、検出構造は、少なくとも１つの反応室（Reaktionskammer）を備えている。この反応室は、ＯＮＯ電解効果トランジスタの製造が完了した後に、基板を加工するためのプロセス工程を実行できるように装備されている。
【００５３】
特に、反応室は、プラズマ反応室として、さらに特別には、プラズマエッチングプロセスを実施するためのプラズマエッチング室として装備されていてもよい。あるいは、プラズマ反応室は、プラズマ蒸着プロセスを実施するための蒸着室として装備されていてもよい。
【００５４】
プラズマ反応室がプラズマエッチング室として設計されている場合、プラズマエッチングプロセス時に、プラズマ反応室においてプラズマが形成されることにより、たとえば、基板の表面にある層がエッチバックされるか、または、除去される。プラズマにより励起された中性の原子または分子（粒子）が、基板へ拡散し、基板表面にある原子と化学的に反応する。その結果、化学的な反応の結果として揮発性の反応生成物が形成される場合は、基板にある層が平坦化または除去される。この反応生成物を、たとえば真空ポンプ（Vakuumpumpe）によって吸引することができる。このようなプラズマエッチング室では、基板の望ましくない領域にある（たとえばゲート絶縁層にある）電荷担体を、蓄積することができ、本発明では、このような電荷担体を検出できる。
【００５５】
プラズマ反応室が、プラズマ蒸着室として設計されている場合、たとえばＰＥＣＶＤ方法を実施することで、プラズマ材料を使用して１つの層を基板の表面へ蒸着する。この場合、電荷担体が、望ましくない領域（たとえば、形成された電解効果トランジスタのゲート絶縁層）に生じる可能性がある。これらの電荷担体を、本発明により、検出できる。
【００５６】
さらに、検出構造によって電荷担体を検出する本発明の方法について説明する。上記検出構造の設計は、上記検出構造によって電荷担体を検出する方法にも該当する。
【００５７】
検出構造によって電荷担体を検出するための上記方法の有利な発展形態では、特徴的な電気信号として、ＯＮＯ電解効果トランジスタの閾値電圧を認識し、帯電していない基準電界効果トランジスタに相対的な、ＯＮＯ電界効果トランジスタの閾値電圧の変化を検出する。
【００５８】
上記のように、数値および符号に基づくＯＮＯ電解効果トランジスタの閾値電圧の変化から、たとえばプラズマプロセスの結果としてＯＮＯ層列の窒化シリコン層へ導入された電荷担体の量および電荷担体型を推定できる。この変化を、量的に評価するためには、電荷担体が導入されていない電解効果トランジスタの閾値電圧が、どの値を有しているを知ることが助けとなる。このために、基準電界効果トランジスタ、すなわち、電荷担体に曝されていない電界効果トランジスタを、基準測定し、その基準閾値電圧を検出する。基準電解効果トランジスタは、ＯＮＯ電解効果トランジスタとは異なるＯＮＯ電界効果トランジスタでもよい。しかし、基準電界効果トランジスタは、検出される電荷担体が導入される前の当該ＯＮＯ電解効果トランジスタ自体である必要がある。
【００５９】
本発明の実施例を図に示し、さらに詳しく説明する。図１Ａは、本発明の好ましい実施例の検出構造を示す図である。図１Ｂは、図１Ａに示す検出構造を拡大した部分図である。図２は、検出構造のＯＮＯ電界効果トランジスタの閾値電圧の変化と、ＯＮＯ電界効果トランジスタにある電荷担体の作用の結果としてのストレス電圧との依存関係を示す表である。
【００６０】
さらに、図１Ａ、図１Ｂを参考にして、本発明の好ましい実施例の検出構造１００について説明する。
【００６１】
電荷担体を検出するための図１Ａに記載の検出構造１００は、シリコン基板１０１中またはシリコン基板１０１に接して形成されたＯＮＯ電界効果トランジスタを備えている。なお、このＯＮＯ電界効果トランジスタは、ＯＮＯ層列１０２へ、検出される電荷担体１０３を導入できるように装備されている。記載の実施例では、電荷担体１０３が、正（「＋」）に帯電している。さらに、検出構造１００は、ＯＮＯ電界効果トランジスタと連結されている認識ユニット１０４を備えている。この認識ユニット１０４は、ＯＮＯ層列１０２へ導入された電荷担体１０３の量および電荷担体型（正の電荷）についての特徴的な電気信号を認識するように装備されている。さらに、検出構造１００は、特徴的な電気信号から、ＯＮＯ層列１０２へ導入された電荷担体１０３の量および電荷担体型を検出するための検出ユニット１０５を備えている。認識ユニット１０４は、ＯＮＯ電界効果トランジスタの２つのソース／ドレイン領域１０６，１０７と連結された第１認識サブユニット１０４ａを備えている。この第１認識サブユニット１０４ａは、ＯＮＯ電界効果トランジスタの２つのソース／ドレイン領域１０６，１０７間に、予め決めておくことのできる第１電圧を印加でき、２つのソース／ドレイン領域１０６，１０７間の電流フローの強度を認識するように装備されている。認識ユニット１０４は、さらに、ＯＮＯ電界効果トランジスタのゲート領域１０８と連結された第２認識サブユニット１０４ｂを備えている。第２認識サブユニット１０４ｂは、ＯＮＯ電界効果トランジスタのゲート領域１０８に、予め決めておくことのできる第２電圧を印加できるように装備されている。本実施例では、第１認識サブユニット１０４ａは、第１電圧を提供するための電圧源と、２つのソース／ドレイン領域１０６，１０７間の電流フローを認識するための電流計とを備えている。第２認識サブユニット１０４ｂは、電圧源を備えている。この電圧源を用いて、ＯＮＯ電界効果トランジスタのゲート領域１０８へ、可変電圧を印加することができる。上記の実施例では、認識ユニット１０４によって認識された、ＯＮＯ層列１０２へ導入された電荷担体１０３の量および電荷担体型特有の電気信号が、ＯＮＯ層列１０２への電荷担体１０３の導入の結果としてのＯＮＯトランジスタの閾値電圧の変化である。認識ユニット１０４を用いて、トランジスタ特性曲線、すなわち、ゲートドレイン電流の大きさと、ゲートソース電圧の大きさとの依存関係を認識し、この依存関係から、ＯＮＯ電界効果トランジスタの閾値電圧を認識することができる。 
【００６２】
検出構造１００では、２つのソース／ドレイン領域１０６，１０７が、相互に間隔をあけた、基板１０１のドープされた２つの表面領域として形成されている。ＯＮＯ層列１０２は、２つのソース／ドレイン領域１０６，１０７間のシリコン基板１０１に形成された第１二酸化シリコン層１０２ａと、第１二酸化シリコン層１０２ａ上に形成された窒化シリコン層１０２ｂと、窒化シリコン層１０２ｂ上に形成された第２二酸化シリコン層１０２ｃとで形成されている。
【００６３】
ＯＮＯ層列１０２の部分領域１５０の構造を、図１Ｂに、拡大図で示す。第１二酸化シリコン層１０２ａの厚みｄ１は、１０．５ｎｍである。窒化シリコン層１０２ｂの厚みｄ２は、７ｎｍである。第２二酸化シリコン層１０２ｃの厚みｄ３は、８ｎｍである。なお、図１Ａ、図１Ｂの表示は、縮尺どおりではない。
【００６４】
検出される電荷担体として電子が存在しているのか、または、ホールが存在しているのかという既存の状況に応じて、層厚を設定することが好ましい。
【００６５】
ＯＮＯ電界効果トランジスタのゲート領域１０８は、多結晶シリコンからなる導電性層として、第２二酸化シリコン層１０２ｃ上に形成されている。さらに、検出構造１００は、ゲート領域１０８を介して、ＯＮＯ層列１０２と連結されている、電荷収集電極１０９を備えている。この電荷収集電極１０９は、検出される電荷担体１０３を蓄積するためのものである。電荷収集電極１０９の表面領域は、ゲート領域１０８の対応する表面よりも大きい。その結果、明らかに、電荷収集電極１０９が備えられていない構造の場合よりも多い量の電荷担体（たとえば、プラズマ方法によって生じる）が、電荷収集電極１０９上へ蓄積され、ゲート電極１０８を介して、ＯＮＯ層列１０２に提供される。ゲート電極１０８の表面よりも大きな、電荷収集電極１０９の表面は、図１Ａに記載のように、電荷収集電極１０９の水平方向の広がり（Horizontalausdehnung）ｌ１が、ゲート電極１０８の水平方向の広がりｌ２よりも大きくなっている結果生じるものである。
【００６６】
図１Ａに記載の矢印１１０は、プラズマプロセス（たとえば、ＰＥＣＶＤ方法）の結果として、電荷担体が、検出ユニット１００の表面へ、どのように方向付けられているかを示す。シリコン基板１０１上の第１二酸化シリコン層１０２ａの１０．５ｎｍという厚みｄ１は、第３二酸化シリコン層１０２ｃの厚みｄ３＝８ｎｍよりもかなり大きく選択されている。上記で言及したように、検出される電荷担体は、図１Ａによると、上方から、すなわち、ゲート電極１０８から、第３二酸化シリコン層１０２ｃを通って、窒化シリコン層１０２ｂへ、量子機械的な（quantenmechanischen）トンネル効果の結果として導入される。層の厚みが増すにつれて、電気的に絶縁されている層を通る電荷担体のトンネル電流は、ほぼ指数的に（naeherungsweise exponentiell）低減する。厚みｄ１，ｄ３は、図１Ｂに記載のように、上方のみから、すなわち、ゲート領域１０８から始まり、第３二酸化シリコン層１０２ｃを通って、窒化シリコン層１０２ｂへだけ、電荷担体のトンネルが可能なように設定されている。これに対し、より厚い第１二酸化シリコン層１０２ａによって、ソース／ドレイン領域１０６，１０７から、第１二酸化シリコン層１０２ａを通って、窒化シリコン層１０２ｂへ電荷担体が流入または流出することは回避されている。
【００６７】
さらに、検出構造１００を参考にして、検出構造１００を用いて電荷担体を検出する方法について説明する。
【００６８】
本方法では、シリコン基板１０１に、ＰＥＣＶＤプロセス工程を行う。このプロセス工程では、電荷担体１０３を、ＯＮＯ層列１０２へ、具体的に言うと、ＯＮＯ層列１０２の窒化シリコン層１０２ｂへ導入する。さらに、認識ユニット１０４を用いて、ＯＮＯ層列１０２へ導入された電荷担体１０３の量および電荷担体型特有の電気信号を認識する。記載の実施例では、特徴的な電気信号として、ＯＮＯ電解効果トランジスタの閾値電圧のシフトを、認識ユニット１０４を使用して検出する。電界効果トランジスタの閾値電圧は、２つのソース／ドレイン領域１０６，１０７間の所定の電位差によって２つのソース／ドレイン領域１０６，１０７間に電流フローを引き起こすために、トランジスタのソース／ドレイン領域とゲート領域との間に印加する必要のある最低電位差（Mindest-Potential-Differenz）である。閾値電圧を検出するために、第１認識サブユニット１０４ａを使用して、一定の第１電圧を、２つのソース／ドレイン領域１０６，１０７間に印加する。第２認識サブユニット１０４ｂを使用して、可変第２電圧を、ゲート領域１０８に印加する。第１認識サブユニット１０４ａの電流計を使用して、２つのソース／ドレイン領域１０６，１０７間の可能な電流フローの強度を検出する。言い換えると、所定のソース／ドレイン電圧（第１電圧）の場合、２つのソース／ドレイン領域１０６，１０７間の電流は、ゲート領域にある変更された第２電圧に応じて（すなわち、変更可能なゲートソース電圧に応じて）認識される。その結果、トランジスタ特性曲線が得られる。このトランジスタ特性曲線から、ＯＮＯ電解効果トランジスタの閾値電圧を特定することができる。特徴的な電気信号として、すなわち、ＯＮＯ電解効果トランジスタの閾値電圧を認識する。より正確に言うと、ＯＮＯ電解効果トランジスタの閾値電圧の変化を、帯電していない基準電解効果トランジスタと関連して検出する。すなわち、図１Ａとは異なる状況の場合、検出構造１００のＯＮＯ電解効果トランジスタの閾値電圧をまず認識する。この状況では、ＯＮＯ層列１０２に、電荷担体１０３がない（基準閾値電圧）。次に、図１Ａに記載の状況のように、電荷担体１０３を、図１Ａの検出構造１００のＯＮＯ電解効果トランジスタへ導入した状態で、ＯＮＯ電解効果トランジスタの閾値電圧を認識する。２つの状況における閾値電圧の差から、検出ユニット１０５の機能性を用いて、ＯＮＯ層列１０２へ導入された電荷担体１０３の量と電荷担体型とを検出する。この機能性とは、たとえば、検出ユニットが、検出ユニットに含まれる値の表（Wertetabelle）から、認識された閾値電圧シフトに、電荷量を割り当てることである。このような値の表は、たとえば先行測定によって得られる。
【００６９】
ＯＮＯ層列１０２の窒化シリコン層１０２ｂへ、電荷担体を導入することによって、ＯＮＯ電解効果トランジスタの閾値電圧がどのように変化するかについて、さらに説明する。図１Ａを参照すると、プラズマプロセスにより正に帯電した電荷担体が、電荷収集電極１０９へ方向付けられている。この場合、これら電荷担体１０９は、電荷収集電極１０９から、ゲート領域１０８へ提供される。その結果、電気的に正の電荷担体１０３が、図１Ａ、図１Ｂに記載のように、窒化シリコン層１０２ｂへ導入される。窒化シリコン層１０２ｂ中の正に帯電した電荷担体１０３は、ゲート電極１０９にある正のゲート電圧と同じ作用を有している。すなわち、正に帯電した電荷担体１０３は、正のゲートバイアス電圧（Gate-Vorspannung）のように、電場を生成する。この電場によって、チャネル領域１１１の導電性が、特徴的に変化する。トランジスタの閾値電圧は、電荷担体の量と符号とに応じて、電荷担体１０３の１つによって生じた寄与分（Beitrag）だけ変化する。次に、ｎ−ＭＯＳトランジスタを導電性にするため、第２検出サブユニット１０４ｂによって、ゲート領域１０６へ、この寄与分だけ変化した電圧を印加する必要がある。電気的な電荷担体１０３は、（電荷担体型の電荷の符号に応じて）正または負の遮蔽効果（Ａbschirmeffekt）、すなわち、外部からゲート領域に印加される電圧によって生成された電場の増強または減衰を引き起こす。続いて、電荷担体１０３によりＯＮＯ電解効果トランジスタがバイアスされる（vorgespannt）。
【００７０】
電気的に負に帯電している電荷担体（たとえば、電子）が、窒化シリコン層１０２ｂに導入されている相対的な状況では、ＯＮＯ層列１０２の窒化シリコン層１０２ｂにある電子が、上記の状況（ホールがＯＮＯ層列にある場合）とは逆の符号を有する電場を生成する。ゲート領域に正の電圧を印加する場合、正の電圧は、電子の電場によって弱められる。言い換えると、電子が生成する負のバイアス電圧は、外部からの正のゲート電圧を、チャネル領域の導電性に対するその作用について、部分的に補償する。その結果、チャネル領域の電荷担体が弱体化（Verarmung）する。この遮蔽効果により、外部電圧が生成する電場は弱まる。その結果、閾値電圧が特徴的に変化する。２つのソース／ドレイン領域１０６，１０７間にあるチャネル領域１１１を導電性の状態にするため、第２認識サブユニット１０４ｂによって、ゲート領域１０８に、相当する寄与分だけ上昇した第２電圧を印加する。ことのき、負に帯電した電荷担体が、ＯＮＯ層列１０２へ導入される結果、閾値電圧が上昇する。このように、閾値電圧の上昇または低減を、電荷担体１０３の電荷の符号と一義的に関連付けることができる。
【００７１】
図２を参考にして、ＯＮＯ電解効果トランジスタのＯＮＯ層列への電荷担体の導入と、ＯＮＯ電解効果トランジスタの閾値電圧の変化ΔＶｔｈとの物理的な関係を説明する。
【００７２】
図２に記載の表２００は、ＯＮＯ電解効果トランジスタについて得られた、ＯＮＯ電解効果トランジスタの閾値電圧の変化ΔＶｔｈ（単位はボルト）と、「ストレス電圧」Ｖｓ（単位はボルト）との依存関係を示す。ストレス電圧Ｖｓは、ＯＮＯ層列へ電荷担体を導入した結果としての電圧である。このような電荷担体は、ＯＮＯ電解効果トランジスタのゲート領域に印加される付加的な電圧と同じ作用を物理的に有している。
【００７３】
図２に、第１曲線２０１を示す。この第１曲線２０１は、出板点２０２を繋ぐことによって得られる。さらに、図２に第２曲線２０３を示す。この第２曲線２０３は、データ店２０４を繋ぐことによって得られる。曲線２０１は、電荷担体（ストレス電圧）が、ＯＮＯ層へ導入され、その結果、ストレス電圧が十分に高いことによって閾値電圧が上昇する場合に相当している。得られた値は、５秒の時点のストレスパルス（Stresspuls）に相当している。曲線２０１，２０３から分かるように、ＯＮＯ電解効果トランジスタの最小ストレス負荷（約１５Ｖ）以降は、閾値電圧ΔＶｔｈが強く変化している。曲線２０３は、（Ｖｓ＝０Ｖの場合）すでに電荷担体が、窒化シリコン層に含まれており、これらを、相当するストレス電圧を印加する事により、窒化シリコン層から除去（具体的には、放電（geloescht））する場合を示す。図２に示すように、電荷担体を除去するために必要な電圧は、導入に必要な電圧とほぼ同じ値の電圧である。
【００７４】
本願では、以下の公開文献を引用した：
［１］Lukaszek, W, Reno, S. Bammi, R (1996) 
「高電流ヒ素注入時のウエハー充電に対するフォトレジストの影響（"Influence of Photoresist on Wafer Charging During High Current Ａrsenic Implant" ）」XI International Conference on Ion Implantation Technology, 16.-21. Juni 1996, Ａustin, TX
［２］Eitan, B, Pavan, P, Bloom, I, Ａloni, E, Frommer, Ａ, Finzi, D （2000）
「ＮＲＯＭ：新しい局部的トラッピング、２ビット不揮発性メモリーセル（"NROM: Ａ Novel Localized Trapping, 2- Bit Nonvolatile Memory Cell"）」 IEEE Electron Device Letters 21 （11）: 543-545 
［４］ＵＳ  ５，４５７，３３６
［５］ＵＳ  ５，７６８，１９２
［６］ＵＳ  ５，５９４，３２８
［７］ＥＰ  １，０６１，５８０  Ａ２
【図面の簡単な説明】
【００７５】
【図１】Ａは、本発明の好ましい実施例の検出構造を示す図である。Ｂは、図１Ａに示す検出構造を拡大した部分図である。
【図２】検出構造のＯＮＯ電界効果トランジスタの閾値電圧の変化と、ＯＮＯ電界効果トランジスタにある電荷担体の作用の結果としてのストレス電圧との依存関係を示す表である。
【符号の説明】
【００７６】
１００    検出構造
１０１    シリコン基板
１０２    ＯＮＯ層列
１０２ａ    第１二酸化シリコン層
１０２ｂ    窒化シリコン層
１０２ｃ    第２二酸化シリコン層
１０３    電荷担体
１０４    認識ユニット
１０４ａ    第１認識サブユニット
１０４ｂ    第２認識サブユニット
１０５    検出ユニット
１０６    第１ソース／ドレイン領域
１０７    第２ソース／ドレイン領域
１０８    ゲート領域
１０９    電荷収集電極
１１０    矢印
１１１    チャネル領域
１５０    部分領域
２００    図表
２０１    第１曲線
２０２    データ点
２０３    第２曲線
２０４    データ点
【図１Ａ】
2005524221.tif 000003
【図１Ｂ】
2005524221.tif 000004
【図２】
2005524221.tif 000005
【国際調査報告】
2005524221.tif 000006
2005524221.tif 000007
2005524221.tif 000008
2005524221.tif 000009
2005524221.tif 000010
2005524221.tif 000011