(57)【要約】  アナログ信号処理システムにおいて使用する直流オフセット補正システムを開示する。このオフセット補正システムは、アナログ信号チャネルからの信号の極性を比較し、バイナリ出力信号を生成する比較器ユニットを有する。このシステムは更に、比較器出力信号に連結されて、所定の時間における蓄積平均信号を提供するデジタル累積器ユニットを有する。このシステムは更に、蓄積された信号が、許容可能な値の規定された閾値ウィンドウ内であるかを検出する閾値ウィンドウデジタル比較器ユニットを有する。このシステムは更に、アナログ信号チャネルに矯正信号を適用する補正ユニットを含む。
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【特許請求の範囲】
【請求項１】
アナログ信号処理システムにおいて使用する直流オフセット補正システムであって、前記オフセット補正システムは、
アナログ信号チャネルからの信号の極性を比較して、バイナリ出力信号を生成する比較手段と、
前記比較手段の出力信号と連結されて、所定の時間における累積された平均信号を提供するデジタル累積手段と、
前記累積された信号が、許容できる値の規定された閾値ウィンドウ内であるかを検出する閾値ウィンドウデジタル比較手段と、
前記アナログ信号チャネルに矯正電流を適用する補正手段と、
を有する直流オフセット補正システム。
【請求項２】
前記累積手段は、第１のクロック信号を受信する、請求項１に記載のオフセット補正システム。
【請求項３】
前記ウィンドウデジタル比較手段は、前記第１のクロック信号と比べると比較的遅い第２のクロック信号を受信する、請求項２に記載のオフセット補正システム。
【請求項４】
前記第１のクロック信号を受信し、前記第２のクロック信号を提供する分割器を更に有する、請求項３に記載のオフセット補正システム。
【請求項５】
前記ウィンドウデジタル比較手段は、規定された高閾値デジタル値と、規定された低閾値デジタル値とを有する、請求項１に記載のオフセット補正システム。
【請求項６】
前記補正手段は、デジタルアナログ変換器を有する、請求項１に記載のオフセット補正システム。
【請求項７】
アナログ信号処理システムにおいて使用する直流オフセット補正システムであって、前記オフセット補正システムは、
アナログ信号チャネルからの信号の極性を比較して、比較器バイナリ出力信号を生成する比較手段と、
前記比較手段の出力信号と連結されて、所定の時間における累積された平均信号を提供する累積手段と、
前記累積手段をリセットするリセット手段と、
前記アナログ信号チャネルに矯正電流を適用する補正手段と、
を有する直流オフセット補正システム。
【請求項８】
前記累積された信号が、許容できる値の規定されたウィンドウ内であるかを検出する閾値ウィンドウデジタル比較手段を更に有する、請求項７に記載のオフセット補正システム。
【請求項９】
前記累積手段は第１のクロック信号を受信する、請求項７に記載のオフセット補正システム。
【請求項１０】
前記閾値ウィンドウ比較手段は、前記第１のクロック信号と比べると比較的遅い第２のクロック信号を受信する、請求項８に記載のオフセット補正システム。
【請求項１１】
アナログ信号処理システムにおいて使用する直流オフセット補正システムであって、前記オフセット補正システムは、
アナログ信号チャネルからの信号の極性を比較して、第１のクロックからのクロック信号に応じて比較器バイナリ出力信号を生成する比較手段と、
前記比較手段の出力信号と連結して、所定の時間における累積平均信号を提供する累積手段と、
前記第１のクロック信号に比べると比較的遅い第２のクロック信号に連結され、前記累積された信号が許容できる値の規定された閾値ウィンドウ内であるかを検出する閾値ウィンドウ比較手段と、
前記アナログ信号チャネルに矯正信号を適用する補正手段と、
を有する直流オフセット補正システム。
【請求項１２】
前記累積手段は、前記第２のクロック信号に応じてリセットされる、請求項１１に記載のオフセット補正システム。
【請求項１３】
前記第１のクロック信号は、アナログチャネルの最大信号帯域の少なくとも２倍の周波数を有する、請求項１１に記載のオフセット補正システム。
【請求項１４】
アナログ信号処理システムにおいて直流オフセットを補正する方法であって、
ａ）アナログ信号チャネルにおいてアナログ信号を受信し、
ｂ）前記アナログ信号の各々を参照値と比較して、直流オフセットが存在するかを検出し、比較器出力信号を生成し、
ｃ）所定の時間において比較器出力信号の合計を累計して累積値を決定し、
ｄ）前記累積値がウィンドウ閾値の外であるかに応じてアナログ信号チャネルに矯正信号を適用する、
ことを特徴とする方法。
【請求項１５】
第１の周波数における第１のクロック信号を提供し、前記第１の周波数より低い第２の周波数における第２のクロック信号を提供するステップを更に有する、請求項１４に記載の直流オフセットを補正する方法。
【請求項１６】
累積器をリセットするステップを更に有する、請求項１４に記載の直流オフセットを補正する方法。
【請求項１７】
前記第１のクロック信号を分割して前記第２のクロック信号を提供するステップを更に有する、請求項１５に記載の直流オフセットを補正する方法。
【請求項１８】
前記第１の周波数は、アナログチャネルの最大信号帯域の少なくとも２倍である、請求項１５に記載の直流オフセットを補正する方法。
【請求項１９】
前記第１の周波数は約１０ＭＨｚであり、前記第２の周波数は約１００Ｈｚである、請求項１５に記載の直流オフセットを補正する方法。
【請求項２０】
平均比較器信号が許容できる値の閾値ウィンドウの外であるかを検出するステップは、前記第２のクロック信号に応じて行われる、請求項１５に記載の直流オフセットを補正する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、米国特許出願第１０／１２８，１２５号（２００２年４月２３日出願）および、米国暫定特許出願第６０／３４２，２２３号（２００１年１２月２０日出願）に基づく優先権を主張する。
【０００２】
本発明は、電子回路の分野に関し、特に、電子回路におけるＤＣオフセットを最小化する分野に関する。
【背景技術】
【０００３】
従来の通信システムは通常、比較的弱い受信信号の振幅を増幅するために、比較的大きな利得が必要である。そのようなシステムでは、直流（ＤＣ）オフセットが生じるかもしれないし、たとえＤＣオフセットは小さくても、利得が大きいために信号パスが飽和するかもしれない。例えば、ベースバンドフィルタが飽和して受信回路の性能に悪影響を与えるかもしれない。また、システムフィルタ内の構成要素が不一致であるために、回路内にＤＣオフセットが存在するかもしれない。この不一致はフィルタ入力に直接的に現れる。通信回路の構成要素を連結するためにコンデンサを用いるかもしれないが、このようなコンデンサが、その構成において非常に大きなシリコン領域を必要とする場合もあるかもしれない。また、低周波数ポールによっても所望でない過渡電圧が生じ、これが十分に素早く鎮静されない場合がある。
【０００４】
米国特許第６，２２５，８４８号は、オフセット補正中に入力チャネルからシステム入力信号を除去しなければならない従来のＤＣオフセット補正ループ回路を開示している。特に、低ノイズ増幅器またはローカル発信器を不能にすることによって最初に回路の受信機部分をシャットダウンしてシステム入力信号を除去し、存在するかもしれない任意の非ゼロオフセットを残す。オフセット信号を増幅し、増幅したオフセット信号をサインビット生成器に供給する。サインビット生成器では、オフセット電圧のサインを示すサインビットが生成される。次に、デジタル／アナログ変換器（ＤＡＣ）への入力を調整することによって、この電圧を変更する。オフセットが補償されてＤＡＣの最下位ビット内になるまでこのルーチンを繰り返した後、信号をチャネル内に再導入する間、ＤＡＣ内のコードを保持する。オフセット補正ルーチンは、システム初期化する場合、およびオフセットが閾値を超えた場合に行うと、開示されている。
【０００５】
あるシステムにおいては、主要回路の動作中に、これを中断することなく、任意のオフセットを補正することが望ましい。米国特許第６，１６６，６６８号は、出力信号をデジタル形式で提供する別のオフセット補正回路を開示している。これは、制御ロジックを介してＤＡＣに連結されているデジタル累積器にこのデジタル出力をフィードバックして、任意のデジタルオフセットを補正する、と開示されている。フィードバックＤＡＣの解像度は有限なので、チャネル内にはオフセットの残留物があるかもしれない。残留オフセットがあると、デジタル累積器は、ＤＡＣの１つの最下位ビット内の所望の補正点の上下におけるＤＡＣコードを変更することになるかもしれない。
【０００６】
したがって、アナログ信号処理システムにおけるデジタルオフセットを補正するための改良されたシステム、特に、アナログ信号の処理を中断することなく、任意のデジタルオフセットを効率的に補正する改良されたシステムが必要である。
【０００７】
【特許文献１】米国特許第６，２２５，８４８号
【特許文献２】米国特許第６，１６６，６６８号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、アナログ信号処理システムにおいて使用する直流オフセット補正システムを提供する。
【課題を解決するための手段】
【０００９】
このオフセット補正システムは、アナログ信号チャネルからの信号の極性を比較してバイナリ出力信号を生成する比較器ユニットを有する。このシステムは更に、前記比較器出力信号と連結して、所定の時間における累積平均信号を提供するデジタル累積器ユニットを有する。このシステムは更に、蓄積された信号が、許容できる値の規定された閾値ウィンドウ内であるかを検出する閾値ウィンドウデジタル比較器ユニットを含む。このシステムは更に、前記アナログ信号チャネルに矯正電流を適用する補正ユニットを含む。
【発明を実施するための最良の形態】
【００１０】
以下の説明は、添付の図面を参照することによって更に理解されるだろう。
【００１１】
本発明は、例えば無線受信機または送信機といった主要回路の動作中にこれを中断せずに使用してもよい誤差補正回路を提供する。ある実施形態では、本発明は、高速で回路出力信号をサンプリングすることによって動作する補正ループを含む。サンプリングした信号と参照信号との差を検出し、この差の極性を示す極性信号（例えば、＋１または−１）をデジタルカウンタに保存する。時間の経過と共に全ての極性信号の合計をデジタルカウンタに累積極性信号として累積する。統計的に、所定の時間にわたってデジタルカウンタに累計された累積極性信号は、２つ極性信号の中央値（例えば、０）であることが予想される。もし累積極性信号が参照信号に対して正または負の方向にずれていれば、それは、回路にＤＣオフセットが存在することを示している。
【００１２】
図１に示すように、本発明の実施形態に係るオフセット補正システムを、無線周波数通信システム内の受信機と共に使用してもよい。特に、システムは、無線周波数入力１２および局部発振器入力１４を受信するミキサ１０を有する。ミキサ１０の出力によって、差動入力をローパスフィルタ１６に供給する。ローパスフィルタ１６の出力は、プログラム可能な利得ステージ増幅器１８に受信される。増幅器１８の差動出力によって通信システムに対するシステム出力が提供される。この出力は比較器２０を通してデジタル累積分割ユニット２２にフィードバックされる。このシステムは更にウィンドウ付きデジタル比較器２４を含む。ユニット２２には比較的早いクロック信号２６が供給され、デジタル比較器２４には比較的遅いクロック信号２８が供給される。
【００１３】
早クロックの周波数は、例えばアナログチャネルの最大信号帯幅（例えば、増幅器１８の出力）の少なくとも２倍でもよく、好適には１０ＭＨｚ〜１５ＭＨｚである。遅クロック信号は、１００の数倍小さく（１００の数倍分の１であり）、好適には１００Ｈｚ〜１５０Ｈｚである。早クロック信号を分割器３０を通過させることによって遅クロック信号を提供する。ユニット２２の出力はｎビットのデジタル／アナログ変換器（ＤＡＣ）３２に連結され、ＤＡＣのアナログ出力を用いてミキサ負荷抵抗器３４におけるＤＣ電圧を調整する。ミキサ負荷抵抗器３４は、図示するように、電源３６および、ローパスフィルタ１６への差動入力に連結される。
【００１４】
動作中、オフセット補正ループは、増幅器１８の出力を比較的早い速度（例えば、１５ＭＨｚ）でサンプリングする。２つの差動出力信号を互いに比較し、これらの任意の差動の極性をデジタル累積器またはカウンタに累積する。遅クロックの周期中、信号は、比較器２０によって早クロック速度で多数回サンプリングされ（例えば、１０００回より多い）、極性値の累積合計値を０と比較する。任意のドリフトが生じるのは、フィルタにおけるＤＣ内容のためであると予想される。デジタル累積器がいずれかの非ゼロ方向に大きくドリフトしていれば、ＤＡＣへの入力を必要に応じて増減してオフセットを補正する。
【００１５】
ループは更に、カウンタユニット２２の出力とＤＡＣ３２への入力との間にウィンドウ付きデジタル比較器２４を有する。ウィンドウ付きデジタル比較器２４を用いて、サンプル時間におけるＤＣエネルギーが許容可能なウィンドウ内（つまり、低閾値の上であって高閾値の下）であるかを検出する。これによって、残留オフセットが一旦ＤＡＣの最小値ビット未満になった場合には、ループが正負補正を変更しないようにする。更に、カウンタを遅クロック周期毎にリセットする。これによって、誤差が許容可能なウィンドウを越えて移動することを防止する。
【００１６】
図２は、コアフィルタ１６内に存在するオフセットをループによって補償する本発明のシステムの合成タイミングチャートを示す。増幅器１８の差動出力を符号４０で示し、デジタル累積器２２の出力を符号４２で示す。閾値ウィンドウは、符号４４で示す低閾値デジタル値、および符号４６で示す高閾値デジタル値によって規定される。遅クロック信号を符号４８で示す。動作中、各クロック周期中に出力信号４０が比較器２０によって繰り返しサンプリングされる。各サンプルの極性をデジタル累積器２２に蓄積する。デジタル比較器２２の値がウィンドウ付きデジタル比較器の閾値を超えている場合には、遅クロック周期の終わりにデジタル比較器２４によってコマンドを送り、１最小値（ＬＳＢ）分だけＤＡＣを増加または減少する。増加指令信号を符号５０で示し、減少指令信号を符号５２で示す。次に、ＤＡＣへの入力であるコード（符号５４で示し、十六進法で示される）を適宜、増加、減少させる、または変化させない。遅クロック信号が立ち上がる度に累積器出力信号４２が急峻に立ち上がることによって分かるように、累積器出力４２を遅クロック周期毎に中間スケールにリセットする。
【００１７】
図３は、遅クロック周期の一部における本発明のシステムの合成タイミングチャートを示す図である。図３に示すように、遅クロック周期の一部において、符号４０で示す信号を多数回サンプリングすると、蓄積されたオフセット信号４２が低閾値４４の下にずれる。これが生じた場合には、増加指令信号５０をイネーブルにして、ＤＡＣ入力を、十六進法で示すところの４１Ａから４１Ｂに増加させる。ここでまた、遅クロック信号が立ち上がる際に累積器をリセットする。
【００１８】
当業者は、上記の実施形態に対して、本発明の精神や範囲を逸脱することなく、多様な変更および変形を加えられることが分かるだろう。
【図面の簡単な説明】
【００１９】
【図１】オフセット補正を行う、本発明のシステムを示す図である。
【図２】本発明のシステムの動作中におけるパラメータの合成タイミングチャートを示す図である。
【図３】フレームクロック周期の一部における、本発明のシステムの動作中の、図２と同様の合成タイミングチャートを示す拡大図である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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