(57)【要約】物理的障壁（２１０）は、特に有機半導体材料のＬＥＤ（２５）を有するアクティブマトリクスエレクトロルミネッセンス表示装置の回路基板（１００）における隣接画素（２００）間にある。回路基板の寄生容量を低減するために、本発明は、回路基板（１００）より高いレベルにある信号ライン（１６０）の少なくとも一部に提供する金属又は他の電気的導電性材料を有するこれらの障壁（２１０）を形成する。この導電性障壁材料（２４０）は、基板（１００）におけるマトリクス回路構成に接続されるが、ＬＥＤ（２５）に隣接する少なくとも側部において絶縁されている。好適には、キャパシタ間ガードライン（９）は、信号ライン（１６０）と基板（１００）の回路構成との間の回路基板（１００）に含まれる。
2005521204.tif 000002
【特許請求の範囲】
【請求項１】
画素のアレイが該アレイの少なくとも１つの方向において少なくとも幾つかの隣接画素間の物理的障壁を有して存在する、回路基板；
を有する、アクティブマトリクスエレクトロルミネッセンス表示装置であって、
各々の画素はエレクトロルミネッセンス素子を有し；
前記回路基板は、横アドレスライン及び信号ラインによりアドレスする画素を提供するマトリクスアドレス回路構成を有し；
前記物理的障壁は、前記回路基板より高いレベルの前記信号ラインの少なくとも一部を提供し、前記回路基板における中間絶縁性層のコンタクト窓により前記回路基板の前記マトリクスアドレス回路構成と接続される導電性材料を有し；
前記導電性障壁材料は、前記エレクトロルミネッセンス素子に隣接する前記障壁の少なくとも側部において絶縁されている；
ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
【請求項２】
請求項１に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、
前記導電性障壁材料は、前記回路基板における寄生容量を減少させるために前記画素に隣接するそれら画素の距離の殆どに亘る前記信号ラインを提供し、前記導電性障壁材料は、前記信号ラインの各々の画素のための個々のコンタクト窓により前記回路基板の前記マトリクスアドレス回路構成に接続されている、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
【請求項３】
請求項１又は２に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記回路基板における導体層は、前記信号ラインと前記回路基板の前記回路構成との間の要領間ガードラインとして前記新のグラインの前記導電性障壁材料の下方に延びている、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
【請求項４】
請求項３に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、電圧バッファは前記信号ラインと前記ガードラインとの間において接続されている、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
【請求項５】
請求項１乃至４のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記障壁は、前記信号ラインの前記導電性障壁材料を提供し且つ前記基板におけるそれぞれの回路素子により前記画素に接続される金属コーティングを有する、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
【請求項６】
請求項５に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、
前記物理的障壁は、前記勇敢絶縁性層のコンタクト窓において前記マトリクスアドレス回路構成のための電極接続を用いる接続のためにビアが延びている絶縁性材料を主体とし、前記金属コーティングは前記物理的障壁におけるビア内及び前記物理的障壁の上部に広がっている、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
【請求項７】
請求項５に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、
前記エレクトロルミネッセンス素子に隣接する絶縁体として前記金属コーティングの少なくとも側部において絶縁性コーティングがある、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
【請求項８】
請求項１乃至４のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記障壁は前記信号ラインの前記導電性障壁材料を提供する金属コアを有し、その金属コアは、前記基板におけるそれぞれの回路素子により前記画素に接続され、少なくとも前記導電性障壁材料の側部に絶縁性コーティングを有する、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
【請求項９】
請求項８に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、
金属コーティングは前記金属コアの側部及び上部を覆う前記絶縁性コーティングを覆って
いる、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
【請求項１０】
請求項１乃至９のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、付加障壁は、前記アドレスラインに平行に延び、前記信号ラインの前記導電性障壁材料により絶縁された付加導電性障壁材料を有し、前記付加導電性障壁材料は、前記アドレスラインに沿った電圧降下を減少させるために前記基板における前記アドレスラインの一部にコンタクト窓により接続される、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
【請求項１１】
請求項１乃至１０のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記エレクトロルミネッセンス素子は有機半導体材料の発光ダイオードである、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置。
【請求項１２】
請求項１乃至１１のいずれ一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法であって：
（ａ）前記回路基板における前記マトリクスアドレス回路構成に対する電極接続を露出するために前記回路基板において前記中間絶縁性層にコンタクト窓を開ける段階；
（ｂ）前記画素領域に隣接する前記物理的障壁の少なくとも側部において絶縁体を有する前記回路基板における前記物理的障壁を形成する段階；及び
（ｃ）前記物理的障壁間における前記画素領域において前記エレクトロルミネッセンス素子を提供する段階；
を有することを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法であり、
電気的導電性材料は、前記回路基板より高いレベルにおいて前記信号ラインの少なくとも一部を提供するために前記物理的障壁の一部として析出され、その電気的導電性材料は、この前記中間絶縁性材料の少なくとも側部に析出される；
ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法。
【請求項１３】
請求項１２に記載のアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法であって、前記段階（ｂ）は、前記電気的導電性材料を主体とする前記物理的障壁を形成する手順を有し、絶縁性コーティングがこの導電性障壁材料の少なくとも側部において析出される、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法。
【請求項１４】
請求項１３に記載のアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法であって、前記導電性障壁材料の少なくともバルクはメッキ法により析出される、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法。
【請求項１５】
請求項１３に記載のアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法であって、前記導電性障壁材料はアルミニウムを有し、前記絶縁性コーティングは陽極酸化法により前記アルミニウムの障壁材料の少なくとも側部において形成される、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法。
【請求項１６】
請求項１２に記載のアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法であって、前記段階（ｂ）は、前記中間絶縁性層のコンタクト窓において前記マトリクスアドレス回路構成に対する前記電極接続を用いる接続のためにビアが延びる絶縁性材料を主体とする前記物理的障壁を形成する手順を有し、前記信号ラインの前記電気的導電性材料は、前記物理的障壁を通るビア及び前記物理的障壁の上部における導電性コーティングとして析出される、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法。
【請求項１７】
請求項１６に記載のアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法であって、前記信号ラインのための前記導電性コーティング及び前記エレクトロルミネッセンス素子の上部電極は、同時に析出され、前記物理的障壁の側部における突出形状のシャドーマスクの効果により分離される、ことを特徴とするアクティブマトリクスエレクトロルミネッセンス表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレクトロルミネッセンス表示装置に関し、特に、半導体性共役系高分子又は他の有機半導体材料の発光ダイオードを用いることに限らないエレクトロルミネッセンス表示装置に関する。本発明は又、そのような装置の製造方法に関する。
【背景技術】
【０００２】
そのようなアクティブマトリクスエレクトロルミネッセンス表示装置は既知であり、その表示装置は、回路基板において存在する画素アレイを有し、各々の画素はエレクトロルミネッセンス素子であって、代表的には、有機半導体材料を有する。エレクトロルミネッセンス素子は、基板における回路構成であって、例えば、アドレス（行）ラインと信号（列）ラインとを有するマトリクスアドレス回路構成及び供給ラインを有する駆動回路構成に接続される。これらのラインは、一般に、基板内の薄膜導体層により構成される。回路基板は又、各々の画素のためのアドレス素子及び駆動素子（代表的には、薄膜トランジスタであって、以下、“ＴＦＴ”と表す）を有する。
【０００３】
多くのそのようなアレイにおいては、絶縁材料の物理的障壁がアレイの少なくとも１つの方向における隣接画素間に存在する。そのような障壁の例は、英国特許出願公開大２３４７０１７号明細書、国際公開第１−９９／４３０３１号パンフレット、欧州特許出願公開第０８９５２１９号明細書、欧州特許出願公開第１０９６５６８号明細書及び欧州特許出願公開第１１０２３１７号明細書において提供されており、ここでは、それらの内容全てをもって参照文献として援用する。
【０００４】
そのような障壁は、一部では、例えば、“壁”、“仕切り”、“バンク”、“リブ”、“分離帯”又は“ダム”の用語が用いられている。引用文献から理解されるように、幾つかの役割を果たしている。それらは、エレクトロルミネッセンス層並びに／若しくは個々の画素及び／又は画素の列の電極層を規定するために、製造において用いられることが可能である。このようにして、例えば、障壁は、単色表示のためにスピンコートされるか又はカラー表示の赤色、緑色及び青色画素のためにインムジェットプリントを施されることが可能である共役系高分子材料の画素オーバーフローを回避する。製造される装置における障壁は、画素の明確化された光学的分離を提供することができる。障壁は又、エレクトロルミネッセンス素子の共通の上部電極の電気抵抗を減少（それ故、電圧降下）させるための補助配線としての導電材料（エレクトロルミネッセンス素子の上部電極材料等）を支持又はその材料から成ることが可能である。
【０００５】
切り換え型カレントミラー画素回路を有するアクティブマトリクスエレクトロルミネッセンス表示装置は、非常に良好な画像品質を達成することが可能である。そのような表示装置は、米国特許出願公開第２００１／００５２６０６号明細書において開示されており、その文献の内容を援用することにより発明の説明を一部代替する。これは、表示のラインタイムにおいて微弱電流によりアドレスされる表示の列を必要とする。列容量が大きくなる大きい表示装置の場合、そのことは、正しい電流レベルに画素をアドレスするための時定数が大きくなることを意味している。表示のための高解像度は、ラインタイムを短くすることにより、状況をさらに困難にする。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、信号ライン（列導体）に関連するそのような問題点を低減するために、基本装置構造、そのレイアウト及びエレクトロニクスと適合する方式で、アクティブマトリクスエレクトロルミネッセンス表示装置の特定の特徴を利用し、進展、適応及び／又は伸長させることである。
【課題を解決するための手段】
【０００７】
本発明の特徴に従って、画素間の物理的障壁は電気導電性材料（代表的には、金属）を用いて形成され、即ち、回路基板より高いレベルにおいて信号ライン（列導体）の少なくとも一部を備えるために用いられる。このように、列容量の問題は、回路基板（それら問題点が回路構成のレイアウトにより厳密に制限される）の範囲内から、基板における画素障壁のかなり自由な環境に移行される。この移行は、列容量と、それ故、正しい電流レベルに画素をアドレスするための時定数の減少を容易に可能にする。導電性障壁材料は回路基板内のマトリクスアドレス回路構成と接続される一方、又、エレクトロルミネッセンス素子に隣接する障壁の少なくとも側部において絶縁される。
【０００８】
本発明に従って、かなりの汎用性が可能となる。種々の構造的特徴を画素障壁に対して採用することができる。それ故、画素障壁は、導電性材料又は絶縁性材料を主体とすることが可能であり、絶縁性コーティング及び／又は導電性コーティングを有することが可能である。好適には、容量間ガードラインが、少なくとも、障壁の信号ラインと回路基板の回路構成との間に設けられる。電圧バッファは、信号ラインとガードラインとの間において、それらの間の電圧を略０に保つために、接続されることが可能である。
【０００９】
又、本発明の他の特徴に従って、アクティブマトリクスエレクトロルミネッセンス表示装置等を製造する優位性のある方法を提供する。
【００１０】
本発明に従った種々の優位性のある特徴及びそれらの特徴の組み合わせについては、同時提出の請求項に記載している。以上の及び他の特徴は、添付図面を参照して、例示として以下に説明する本発明の実施形態において明らかにする。
【発明を実施するための最良の形態】
【００１１】
全ての図は模式図であることに留意する必要がある。それらの図の構成部分の関連する寸法及び比率は、描く際の都合と明確化のために、サイズを拡大又は縮小することにより示している。一般に、変形された実施形態及び異なる実施形態における対応する特徴又は類似する特徴を表すために同じ参照符号を用いている。
【００１２】
図１乃至３の実施形態
図１乃至３の実施形態のアクティブマトリクスエレクトロルミネッセンス表示装置は、マトリクスアドレス回路構成を有する回路基板１００上の画素２００のアレイを有する。物理的障壁２１０は、そのアレイの少なくとも１つの方向において少なくとも幾つかの隣接画素間にある。これらの障壁２１０の少なくとも幾つかは、本発明に従った少なくとも一部の信号ライン（列導体）として用いられる導電性障壁材料２４０を用いて構成される。本発明に従った障壁２１０の使用及びこの特別な構成を除いて、表示装置は、上記の背景的参照文献におけるように、既知の装置技術と回路技術を用いて構成されることが可能である。
【００１３】
マトリクスアドレス回路構成は、図１に示すように、アドレス（行）ライン１５０及び信号（列）ライン１６０の横断的集合それぞれを有する。アドレス素子Ｔ２（代表的には、薄膜トランジスタ、以下、“ＴＦＴ”と表す）は、これらのアドレス（行）ライン１５０及び信号（列）ライン１６０の各々の交差部分において、組み込まれる。図１は、例として、１つの特定の画素回路構成を示していることが理解される必要がある。他の画素回路構成が、アクティブマトリクスエレクトロルミネッセンス表示装置に対して知られている。装置の特定の画素回路構成に拘らず、そのような装置の画素障壁に本発明を適用することが可能であることは、容易に理解される必要がある。
【００１４】
図１に示すように、各々の画素２００は、電流駆動型エレクトロルミネッセンス素子２５（２１、２２，２３）であって、代表的には、有機半導体材料の発光ダイオード（ＬＥＤ）を有する。ＬＥＤ２５は、アレイの２つの電圧供給ライン１４０と２３０との間の駆動素子Ｔ１（代表的には、ＴＦＴ）と直列の状態に接続される。これらの２つの供給ラインは、代表的には、電力供給ライン１４０（電圧Ｖｄｄを有する）及びグラウンドライン２３０（また、“リターンライン”という）である。ＬＥＤ２５からの発光は、各々の駆動ＴＦＴ  Ｔ１により変えられるように、ＬＥＤ２５を通る電流により制御される。
【００１５】
画素の各々の行は、関連する行導体１５０（それ故、行の画素のアドレスＴＦＴ  Ｔ２のゲート）に印加される選択信号により、フレーム期間において順にアドレスされる。
この信号はアドレスＴＦＴ  Ｔ２をオンにし、それ故、列導体１６０からのそれぞれのデータ信号を有する行の画素をロードする。これらのデータ信号は、それぞれの画素の個々の駆動ＴＦＴ  Ｔ１のゲートに印加される。その駆動ＴＦＴ  Ｔ１の結果として得られた導通状態を保持するために、このデータ信号は、このゲート５と駆動ライン１４０、２４０との間に結合される保持キャパシタＣｈによりゲート５において維持される。このように、各々の画素２００のＬＥＤ２５を流れる駆動電流は、前アドレス期間の間に印加され、関連するキャパシタＣｈにおいて電圧として蓄積された駆動信号に基づいて、ＴＦＴ  Ｔ１により制御される。具体例の図１においては、Ｔ１はＰチャネルＴＦＴとして示され、Ｔ２はＮチャネルＴＦＴとして示されている。
【００１６】
この回路構成は、既知の薄膜技術を用いて構成されることができる。基板１００は、例えば、シリコン酸化物の絶縁性表面バッファ層１１が析出された絶縁性ガラス基材１０を有することが可能である。薄膜回路構成は、既知の方法で絶縁性表面バッファ層１１上に形成される。
【００１７】
図３は、ＴＦＴ  Ｔ２についての具体的な例であって、活性半導体層１（代表的には、ポリシリコン）、ゲート誘電体層２（代表的には、シリコン酸化物）、ゲート電極５（代表的には、アルミニウム又はポリシリコン）、及び重ね合わされた絶縁層２及び８における窓部（ビア）を通って半導体層１のドーピングソース及びドレイン領域に接している金属電極３及び４（代表的には、アルミニウム）をそれぞれ有する、ＴＦＴ  Ｔ２についての具体的な例を示している。
【００１８】
具体的なＴＦＴ（例えば、回路基板のＴ１、Ｔ２又は他のＴＦＴ）及びその回路機能に依存して、電極３、４及び５の延長は、例えば、電極Ｔ１、Ｔ２、Ｃｈ及びＬＥＤ２５並びに／若しくは導電ライン１４０、１５０及び１６０の間の相互接続を構成する。図３は、信号ライン１６０に対する接続としてＴ２の電極４の小さい領域の部分的延長１６０ａを示している。Ｔ２のゲート電極５のライン延長はアドレス（行）ライン１５０を構成する。Ｔ１（図３には図示せず）の電極４のライン延長は電力供給ライン１４０を構成することが可能である。
【００１９】
維持キャパシタＣｈは、回路基板１００内部の薄膜構造として、既知の方法で、形成されることが可能である。
【００２０】
ＬＥＤ２５は、代表的には、下部電極２１と上部電極２３との間の発光有機半導体材料２２から構成される。好適な具体的な実施形態においては、半導体性共役系高分子は、エレクトロルミネッセンス材料２２に対して用いられることが可能である。基板を透過して光２５０を発光するＬＥＤに対して、下部電極２１はＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）より成る陽極であることが可能であり、上部電極２３は、例えば、カルシウム及びアルミニウムから構成される陰極であることが可能である。図３は、下部電極が回路基板１００における薄膜として形成されるＬＥＤを示している。次のドーピング有機半導体材料２２は、基板１００の薄膜構造に亘って延長されたプレーナ絶縁層１２（例えば、シリコン窒化物）における窓部１２ａの薄膜電極層２１に接している。
【００２１】
既知の装置におけるように、本発明に従った図１乃至４の装置は、アレイの少なくとも１つの方向における少なくとも幾つかの隣接画素間において、物理的障壁２１０を有する。これらの障壁２１０には又、例えば、“壁”、“仕切り”、“バンク”、“リブ”、“分離帯”又は“ダム”の用語が用いられる。具体的な装置の実施形態及びその製造方法に依存して、それらは既知の方式で用いられる。例えば、
●  半導体性高分子層２２を調整する間に、個々の画素２００のそれぞれの領域及び／又は画素２００の列との間の高分子溶液のオーバーフローを回避して、分離する。
●  個々の画素２００及び／又は画素の列のための他のエレクトロルミネッセンス層２２または半導体性高分子（或いは、画素のための個々の電極であって、例えば、上部電極２３の個々の下層の自己分離でさえ）の範囲限定において基板表面にセルフパターニング能力を提供する。
●  少なくとも有機半導体材料２２及び／又は電極材料の析出の間に基板表面に亘るマスクのためのスペーサとして機能する。
●  光２５０が上部を透過して発光されるとき、アレイにおける画素２００の明確に限定された光学的分離のための不透明障壁２１０を（底部基板１００の代わり又はそれと併せて）構成する。
【００２２】
これらの既知の方式における具体的な使用がどのようなものであろうと、本発明の実施形態における物理的障壁２１０の少なくとも一部の絶縁部分は、特定の方式で用いられ、構成される。それ故、図３の画素障壁２１０は、回路基板１００より高いレベルにおける信号ライン（列導体）の少なくとも一部を提供し、それ故、列容量を減少させる、金属２４０（又は、他の電気導電性材料２４０）を有する。
【００２３】
この導電性障壁材料２４０は、ＬＥＤ２５に隣接するその側部において絶縁され、その延長部１６０ａにおいてアドレスＴＦＴの主電極４に接続されている。図３に示すように、ＴＦＴ  Ｔ２への導電性障壁材料２４０のこの接続は、列に沿った各々の画素における中間絶縁性層１２における個々の接続窓１２ｂにおいてなされている。このように、導電性障壁材料２４０は、画素に隣接するそれらの距離の殆どに亘って、信号ライン１６０を供給することができる。
【００２４】
本発明に従った信号ライン１６０のための障壁２１０のこの具体的な構成及び使用により、図２に示す、先行技術の列容量の減少が可能となる。このように、図２は、代表的な先行技術の配列における各々の個々の画素における信号（列）ラインにより理解される容量を示している。このような既知の配列においては、信号（列）ライン１６０Ｘは、例えば、ＴＦＴの電極４のライン延長部１６０Ｘは、回路基板１００の全体において形成される。障壁２１０Ｘは、単純に、絶縁性材料（例えば、絶縁性高分子）から成る。薄膜列ライン１６０ＸとＬＥＤの上部電極２３（代表的には、高分子ＬＥＤ２５における陰極）との間には、誘電体１２及び２１０Ｘを横断して、寄生容量（ＣＤ及びＣＳＮ）が存在する。薄膜列ライン１６０Ｘ，電力供給ライン１４０及びアドレス（行）ライン１５０それぞれの間には、誘電体８（代表的には、シリコン窒化物）を横断して、大きい寄生容量ＣＰ及びＣＡが生じる。大きい列容量の結果として、正しい電流レベルにこの装置の配列における個々の画素をアドレスするための時定数は、大きい表示装置に対しては許容できない程大きくなる。
【００２５】
本発明は、信号ライン（列導体）１６０として、即ち、回路基板１００より高いレベルにおいて、画素領域における金属２４０（又は、他の電気導電性材料２４０）を伴う画素障壁２１０を用いて構成することにより、この問題点を回避する。それ故、図３から理解できるように、回路基板１００の上部平坦化絶縁性層１２は、ここで、障壁が形成された信号ライン１６０と薄膜ライン１５０及び回路基板１００の５、１５０との間の付加誘電体として挿入される。それ故、大きい寄生容量ＣＰ及びＣＡは著しく減少される。
【００２６】
図３は、画素障壁２１０が、電気導電性材料２４０、２４０ｘであって、好適には、非常に小さい抵抗の金属（例えば、アルミニウム、銅、ニッケル又は銀）を主体とする、具体的な一実施形態を示している。このように、図３のこれらの障壁２１０は、障壁の上部及び側部において絶縁性コーティング４０（例えば、シリコン酸化物又はシリコン窒化物）を有する導電性材料のバルク（ｂｕｌｋ）又はコア（ｃｏｒｅ）を有する。図３は、例示として、この絶縁性コーティング４０に隣接する画素ＬＥＤ２５の上部電極２３を示している。このように、電極２３は、画素アレイを横断するレイアウトにおいてストライプ状の幾何学的構成を有することが可能である。又、絶縁性コーティング４０に対して十分厚い絶縁体が用いられる場合、画素アレイは、画素障壁２１０において、又、延びる共通電極２３を有することが可能である。
【００２７】
図４及び５の選択的列ライン障壁の実施形態
図４は、障壁２１０が絶縁性材料２４４を主体とする改善された実施形態を示している。この場合、ビア２４４ｂはエッチングされ、回路基板１００における回路素子４、５の方に絶縁性材料２４４を貫いて成形される。金属コーティング２４０は、絶縁性障壁２１０の上部及びビア２４４ｂにおいて延びる導電性障壁材料を提供する。
【００２８】
障壁２１０の金属コーティング２４０は、セルフアライメント方式で、ＬＥＤ２５の上部電極２３の主要部分２３ａと共に、同時に形成されることが可能である。それ故、図４に示すように、障壁２１０の側部における突出形状のシャドーマスクの効果により分離される電極２３と金属コーティング２４０とのために、金属層が同時に接出されることが可能である。これは、本発明に従った、列ライン障壁２１０、２４０のための１つの有効なプロセスの実施形態である。図１１乃至１３は、金属を主体とする列ライン障壁２１０、２４０のための他のプロセスの実施形態を示している。
【００２９】
図４及び５は、本発明の実施形態において又、有利に含まれることができる、ガードラインの特徴を共に示している。この実施形態においては、薄膜導体層９（ＴＦＴの電極領域３、４及び１６０ａ同時に形成することができる）は、信号ライン１６０の導電性障壁材料２４０の下方の容量間ガードラインとして延びている。それ故、このガードライン９は、基板１００の回路構成とその距離の殆どに亘る列ライン１６０との間のシールドとして存在している。図６は、各々の個々の画素に亘る列ライン１６０により、ここで理解される容量を示している。特に、図７において示されるような有利なバッファ回路の特徴と共に図６の配列が用いられるとき、非常に小さい列容量を達成することができる。
【００３０】
図６及び７の具体的なガードラインの実施形態
図６の実施形態においては、電力ライン１４０及び行ライン１５０の各々の容量ＣＰ及びＣＡは、ガードライン９（先行技術の図２におけるような列ライン１６０ではなく）と共に（誘電体８を横断して）形成されている。更に、誘電体１２及び２４４のそれぞれの容量ＣＳＮ及びＣＤは、図４の実施形態におけるガードライン９及び列ライン１６０との間に形成されている。
【００３１】
ここで、図７のバッファ回路構成を用いて、非常に小さい列容量を達成することができる。この場合、電圧バッファ６００は、列ライン１６０とガードライン９との間において接続される。図７の基本回路は、バッファ６００、ガードライン９及び列ライン１６０の障壁構成を含むことを除いて、既知のタイプから成るものである。それ故、符号６２０は、例えば、米国特許出願公開第２００１／００５２６０６号明細書において開示されたような、カレントミラー画素回路の既知のタイプを表すことが可能である。信号は、例えば、既知の電流シンクのタイプの列ドレイバ６１０により列ライン１６０に供給される。列駆動器６１０及び電圧バッファ６００は、回路基板１００に接続されたＩＣ（集積回路）において外部で実施されることができる。又、それらは、ポリシリコンＴＦＴ技術を用いて、回路基板１００に内蔵して集積されることが可能である。
【００３２】
電圧バッファ６００は、列ドライバ６１０の出力における信号電圧を入力としてとり、ガードライン９にそれをバッファリングする。結果として、列ライン１６０とガードライン９との間の電圧は０又は略０となり、それ故、この列−ガード容量ＣＤ、ＣＳＮに電荷は蓄積されず、全ての電流は画素回路６２０から引き出される。このことは、速い動作を可能にする。電圧バッファは、ガードライン９、それぞれの電力ライン１４０及びアドレスライン１５０の間の容量ＣＰ及びＣＡを変化させることが必要であるが、バッファ６００の小さい出力インピーダンスはこの変化が速く達成されることを可能にする。
【００３３】
図８及び９の多導体障壁の実施形態
図８の実施形態は、障壁２１０が絶縁性コーティング４０ａを有する金属コア２４０ｘを有する点で、図３の実施形態に類似している。しかしながら、図８の実施形態は、コア２４０ｘの側部及び上部に亘って、絶縁性コーティング４０ａ上に存在する金属コーティング２４０ｙを更に有する。
【００３４】
この図８の構造は、図３の構造に比べて、汎用性が広い。そのことは、金属コア２４０ｘ及び金属コーティング２４０ｙが異なる目的のために用いられることを可能にする。それ故、例えば、金属コア２４０ｘは、図３におけるような列（信号）ライン１６０を提供し、それ故、ＴＦＴ  Ｔ２の電極４と接続されることが可能である。金属コーティング２４０ｙは、コアライン２４０ｘにおける信号のための同軸シールドとして機能することが可能である。金属コーティング２４０ｙは、基板１００におけるガードライン９ｂの一部に及び／又は、例えば、他のＴＦＴの他の回路素子に接続されることが可能である。又、金属コーティング２４０ｙは列（信号）ライン１６０に提供されることが可能であり、金属コア２４０ｘはガードライン９ａの一部を構成することが可能である。
【００３５】
列（信号）ライン１６０をシールドすることに代えて、障壁２１０のこの多導体構造２４０ｘ、２４０ｙは、例えば、１４０及び１５０のような２つのラインを重ね合わせる又は付加構成要素を構成する異なる目的のために、装置におけるどこかで用いることが可能である。金属コーティング２４０ｙは、例えば、個々の画素又は副画素等の、特定の接続又は構成要素が必要とされる障壁２１０に沿った特定の位置に局在化されることが可能である。
【００３６】
図８の多導体構造２４０ｘ、２４０ｙがキャパシタ誘電体４０ａを有するキャパシタを構成するように設計された実施形態は特に重要である。それ故、金属コア２４０ｘ、絶縁性コーティング４０ａ及び金属コーティング２４０ｙの分離距離部及び／又は絶縁性距離部は、基板回路素子４、５等の間に接続されたキャパシタを共に構成することが可能である。そのようなキャパシタは、例えば、供給ライン１４０（ＴＦＴ  Ｔ１の主電極ライン４）とＴＦＴ  Ｔ２のゲートライン５（及び、ＴＦＴ  Ｔ１の主電極ライン３）との間に接続される各々のそれぞれの画素２００のための個々の維持キャパシタＣｈであることが可能である。
【００３７】
図９は、各々の画素領域２００に対する維持キャパシタＣｈとして、多導体障壁構成２４０ｘ、２４０ｙ等を集積するための適切な画素レイアウトを示している。この場合、多導体障壁構成２４０ｘ、２４０ｙは、列を構成する障壁２１０（２４０、１６０）に横断して延びる絶縁性障壁距離を有する。
【００３８】
又、図９の横障壁のレイアウトは、図３又は図４におけるように、単一の金属導体２４０（金属コーティング２４０ｙを伴わない）を有する各々の障壁２１０及び２１０ｃを用いて、適合されることが可能である。この場合、横障壁２１０ｃの導電性障壁材料２４０は、アドレス（行）ライン１５０の距離をバックアップするため及び／又はそれを置き合えるために、ＴＦＴ  Ｔ２のゲートライン５、１５０に接続されることが可能である。行ラインのライン抵抗は、回路基板１００におけるＴＦＴのゲートライン５（１５０）と代表的に提供する導体層の領域より少なくとも２倍（恐らく、一桁の大きささえ）大きい断面領域を有する導電性障壁材料２４０のために、この方法において、著しく減少されることができる。更に、ゲートライン５（１５０）は、代表的には、ドーピングされたポリシリコンであり、導電性障壁材料２４０は、代表的には、かなり大きい導電性を有する金属である。
【００３９】
図１０乃至１２のプロセスの実施形態
信号ライン１６０のための相互接続材料２４０と共に障壁２１０を用いて構成すること以外に、本発明に従ったアクティブマトリクススエレクトロルミネッセンス表示装置は、例えば、上記の背景としての参照文献におけるように、既知の装置技術及び回路技術を用いて、構成されることが可能である。
【００４０】
図１１乃至１２は、具体的な製造の実施形態における新規なプロセス段階を示している。上部プレーナ絶縁性層１２（例えば、シリコン窒化物）を伴う薄膜回路基板１００は、既知の方法で製造される。接続窓（例えば、ビア１２ａ、１２ｂ、１２ｘ等）は、例えば、フォトリソグラフィのマスキング及びエッチングにより、既知の様式で、上部プレーナ絶縁性層１２に開けられる。しかしながら、本発明に従って装置を製造するために、これらのビアのパターンは、導電性障壁材料２４０、２４０ｘ、２４０ｙ等との底部接続のために、金属電極４、ゲート電極５、アドレスライン１５０等を延長するビア１２ｂ、１２ｘを有する。結果的に得られた構造を図１０に示している。この段階は、障壁２１０が、
図３および８におけるように金属コアを有するものであるか又は図４におけるように絶縁性材料を主体とするものであるかに拘らず、共通である。
【００４１】
絶縁性材料を主体とする障壁２１０の形成については、図４を参照して、上で説明した。金属コアを有する障壁のための適切なプロセスの段階については、図１１乃び１２を参照して、以下、説明する。
【００４２】
この場合、障壁２１０のための電気導電性材料は、少なくともビア１２ａ、１２ｂ、１２ｘ等における絶縁性層１２上に析出される。障壁２１０に対する好ましい距離及びレイアウトパターンは、既知のマスキング技術を用いることにより、得られる。図１１は、少なくとも導電性障壁材料（例えば、銅、ニッケル又は銀）のバルクがメッキ法により析出される実施形態を示している。この場合、先ず、例えば、銅、ニッケル又は銀から成る薄い種の層２４０ａが絶縁性層１２とビア１２ａ、１２ｂ、１２ｘ等を覆って析出され、障壁のレイアウトパターンがフォトリソグラフィのマスクを用いて限定され、次いで、導電性障壁材料のバルク２４０が好ましい膜厚にメッキ法により形成される。結果的に得られる構造については、図１１に示している。
【００４３】
次いで、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学的気相成長法）を用いて、絶縁性材料（例えば、シリコン酸化物又はシリコン窒化物）が絶縁性コーティング４０のために析出される。この析出された材料は、図１２に示すように、既知のフォトリソグラフィのマスキング及びエッチング技術を用いて、パターニングすることにより、導電性障壁材料の側部及び上部表面に残される。
【００４４】
この後、ＬＥＤ２５を形成するために、既知の方法において製造が継続される。このように、例えば、共役系高分子材料２２は、画素２００のために、インクジェットを用いて印刷されるか又はスピンコートされることが可能である。絶縁コーティング４０を伴う障壁２４０、４０は、物理的障壁２４０、４０の間における画素領域からの高分子のオーバーフローを防止するために、既知の方法において用いられることができる。上部電極材料２３は、次いで、析出される。
【００４５】
図１３の向上したプロセスの実施形態
この実施形態は、画素領域に隣接する障壁２１０の少なくとも側部に絶縁性コーティングを与えるために、陽極酸化処理法（析出の代わりに）を用いる。代表的には、導電性障壁材料２４０はアルミニウムを有することが可能である。既知のフォトリソグラフィのマスキング及びエッチング技術を用いて、析出されるアルミニウムの好ましい距離とレイアウトパターンとを規定することができる。図１７は、アルミニウムの障壁パターン２４０の上部に保持されたフォトリソグラフィにより限定されるエッチャントマスクを示している。
【００４６】
次いで、アルミニウム酸化物から成る陽極酸化による絶縁性コーティングは、既知の陽極酸化技術を用いて、アルミニウムの障壁材料２４０の少なくとも側部において形成される。それ故、このコーティング４０に対して、レイアウトを規定するために、付加マスクは必要とされない。
【００４７】
図１７に示すように、マスク４４は、非絶縁性の上部接続領域２４０ｔを形成する及び保護することを所望される領域において、この陽極酸化の間に保持されることができる。この場合、陽極酸化によるコーティングは、アルミニウム障壁パターン２４０の側部のみにおいて形成される。マスク４４は、陽極酸化によるコーティングがアルミニウムの障壁パターン２４０の上部及び側部の両方において必要とされる領域から、この陽極酸化の前に除去されることが可能である。又、絶縁性高分子、又は、例えば、シリコン酸化物又はシリコン窒化物から成るマスク４４は、被製造装置における障壁２１０（２４０、４０）の上部において絶縁性が所望されるこの領域において保持されることが可能である。
【００４８】
上記の実施形態においては、導電性障壁材料２４０は、厚い不透明な金属、例えば、アルミニウム、銅、ニッケル又は銀である。しかしながら、他の導電性材料２４０、例えば、絶縁性コーティング４０を形成するために表面酸化されることが可能である、金属シリサイド又は（有利ではないが）縮退ドーピング（ｄｅｇｅｎａｒａｔｅｌｙ−ｄｏｐｅｄ）ポリシリコンを用いることが可能である。透明な障壁２１０が必要とされる場合、ＩＴＯが導電性障壁材料２４０のために用いられることが可能である。
【００４９】
本発明の開示内容を読むことにより、他の種々の改善が可能であることが、当業者に理解されるであろう。そのような種々の改善は、当該技術分野において既に周知であり、以上で述べた特徴に付加して又はそれらの特徴の代わりとして用いられることが可能である、同等の他の特徴を有することが可能である。
【００５０】
請求項は、具体的な特徴の組み合わせへの本発明の適用において策定されたが、本発明がいずれの請求において以前に請求された発明と同じ発明に関係するか否かに拘らず、そして、本発明が改善するのと同様な技術的問題点の全て又はいずれかを改善するか否かに拘らず、本発明の開示範囲は又、いずれの新規な特徴、明瞭に又は暗示的に以上で開示された特徴のいずれの新規な組み合わせ、又は特徴のいずれの一般化を有することが理解される必要がある。
【００５１】
本出願人は、それ故、本発明の出願又は本発明から誘導されるいずれの更なる出願の手続の間に、いずれのそのような特徴及び／又はそのような特徴の組み合わせに対して新たな請求項が策定され得ることを知らせておくこととする。
【図面の簡単な説明】
【００５２】
【図１】本発明に従った信号ラインのための導電性障壁材料を備えることができるアクティブマトリクスエレクトロルミネッセンス表示装置の４つの画素領域についての回路図である。
【図２】先行技術のタイプの表示装置の画素領域における寄生容量を示す模式的断面図である。
【図３】本発明に従った信号ラインのための導電性障壁構成の一例を示す、アクティブマトリクスエレクトロルミネッセンス表示装置一実施形態の回路基板と画素アレイの一部の断面図である。
【図４】本発明に従った信号ラインのために金属コーティングを用いる導電性障壁構成の他の例を有する装置の一部の断面図である。
【図５】本発明に従った装置の具体的な実施形態におけるガードラインを有する、図４の装置の回路基板の導電性層のパターンのレイアウトの平面図である。
【図６】本発明に従った図４及び５の表示装置の画素領域における寄生容量を示す、図２の断面図に類似する断面図である。
【図７】図４乃至６の実施形態のような装置の実施形態におけるガードラインのための電圧バッファ構成の回路図である。
【図８】本発明に従った改善された実施形態のための金属コーティングにおけるガードラインを有する、図３の導電性障壁構成に類似する導電性障壁構成の断面図である。
【図９】横導電性障壁を有する、本発明に従った装置の具体的な実施形態に対するレイアウトの特徴の例を示す平面図である。
【図１０】本発明に従った具体的な一実施形態を用いた製造の段階における、図３のような装置の一部の断面図である。
【図１１】本発明に従った具体的な一実施形態を用いた製造の段階における、図３のような装置の一部の断面図である。
【図１２】本発明に従った具体的な一実施形態を用いた製造の段階における、図３のような装置の一部の断面図である。
【図１３】本発明に従い、導電性障壁材料の絶縁体における改善を示す、図１２の段階における装置の一部の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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