(57)【要約】【課題】【解決手段】一実施形態では、サーバが提供される。サーバは、複数のアプリケーションプロセッサチップを含む。複数のアプリケーションプロセッサチップのそれぞれは、複数のプロセッシングコアを含む。複数のプロセッサチップに対応する複数のメモリが含まれる。複数のメモリは、１つのプロセッサチップが１つのメモリに関連するように構成されている。複数のアプリケーションプロセッサチップのそれぞれが複数のメモリのいずれかにアクセスすることを可能にする複数のファブリックチップが含まれる。複数のアプリケーションプロセッサチップの１つに関連するデータは、複数のメモリのそれぞれに渡って格納される。一実施形態では、複数のアプリケーションプロセッサチップは、リモートダイレクトメモリアクセス（ＲＤＭＡ）およびストライピングエンジンを含む。ＲＤＭＡおよびストライピングエンジンは、複数のメモリに渡ってストライプ化された形式でデータを格納するように構成される。また、複数のプロセッサに、水平スケーリングを通じて、情報を交換することを可能にする方法が提供される。【選択図】図３
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【特許請求の範囲】
【請求項１】
サーバであって、
複数のプロセッシングコアをそれぞれ有する複数のアプリケーションプロセッサチップと、
前記複数のプロセッサチップに対応する複数のメモリであって、１つのプロセッサチップが１つのメモリに関連付けられる、前記複数のメモリと、
前記複数のアプリケーションプロセッサチップのそれぞれを前記複数のメモリのいずれかにアクセス可能にする複数のファブリックチップと、
を備え、
前記複数のアプリケーションプロセッサチップの１つに関連するデータは、前記複数のメモリのそれぞれに渡って格納される、サーバ。
【請求項２】
請求項１記載のサーバであって、
前記複数のプロセッサチップのそれぞれは、リモートダイレクトメモリアクセス（ＲＤＭＡ）とストライピングエンジンとを含み、
前記ＲＤＭＡと前記ストライピングエンジンとは、前記複数のメモリに渡ってストライプ化された形式でデータを格納するように構成されている、サーバ。
【請求項３】
請求項１記載のサーバであって、
前記複数のメモリの１つは、データ回復のためのパリティブロックとして機能する、サーバ。
【請求項４】
請求項１記載のサーバであって、
前記アプリケーションプロセッサチップの数は４に等しく、
前記各アプリケーションプロセッシングチップ上のプロセッシングコアの数は８に等しく、
前記ファブリックチップの数は１６に等しい、サーバ。
【請求項５】
請求項３記載のサーバであって、
前記パリティブロック内のデータは、排他的論理和演算によって再形成される、サーバ。
【請求項６】
請求項１記載のサーバであって、
前記複数のメモリは、ダイナミックランダムアクセスメモリである、サーバ。
【請求項７】
請求項１記載のサーバであって、
前記複数のプロセッシングコアは、スケーラブルプロセッサアーキテクチャに基づいている、サーバ。
【請求項８】
請求項３記載のサーバであって、
前記複数のアプリケーションプロセッサチップに関するｎ＋１の障害モデルは、前記パリティブロックを通じて達成される、サーバ。
【請求項９】
複数のプロセッサに水平スケーリングを通じて情報を交換することを可能にする方法であって、
複数のプロセッシングコアを有する複数のプロセッサチップを提供する工程であって、１つのプロセッサチップが１つのメモリに関連付けられるように、前記複数のプロセッサチップのそれぞれはメモリと関連付けられる、前記工程と、
前記複数のプロセッサチップのそれぞれを互いに通信可能にする工程と、
メモリに格納すべきデータブロックを特定する工程と、
前記データブロックを複数のセグメントに分割する工程と、
各プロセッサチップに関連付けられた各メモリで前記複数のセグメントをインタリーブする工程と、
を備える方法。
【請求項１０】
請求項９記載の方法であって、
各プロセッサチップに関連付けられた各メモリで前記複数のセグメントをインタリーブする工程は、
データ回復が可能となるように前記複数のセグメントをパリティストライピングする工程を含む、方法。
【請求項１１】
請求項９記載の方法であって、
前記複数のプロセッサチップのそれぞれを互いに通信可能にする工程は、
前記複数のプロセッサチップのそれぞれを複数のファブリックチップに結合する工程を含む、方法。
【請求項１２】
請求項１１記載の方法であって、
トランザクション要求が前記複数のファブリックチップを通じて独立して送出される、方法。
【請求項１３】
請求項１１記載の方法であって、
リモートダイレクトメモリアクセスプロトコルは、前記複数のプロセッサチップ間の複数の通信リンクを通じて実現される、方法。
【請求項１４】
請求項９記載の方法であって、
各プロセッサチップに関連付けられた各メモリで前記複数のセグメントをインタリーブする工程は、ホットスポット競合を軽減する、方法。
【請求項１５】
請求項９記載の方法であって、さらに、
前記複数のメモリのうちの１つのメモリからのデータにアクセスする際にエラーを検出する工程であって、前記エラーは前記データを利用不可能にする、前記工程と、
前記利用不可能なデータを前記複数のメモリのうちの他の１つのメモリから再形成する工程と、
を含む、方法。
【請求項１６】
請求項１５記載の方法であって、
前記利用不可能なデータを前記複数のメモリのうちの他の１つのメモリから再形成する工程は、
前記複数のメモリのうちの前記他の１つのメモリにアクセスする工程と、
前記利用不可能なデータを前記複数のメモリの前記他の１つのメモリから再形成する際に、データに関する排他的論理和演算を実行する工程と、
前記利用不可能なデータを回復する工程と、
を含む、方法。
【請求項１７】
請求項１５記載の方法であって、
前記複数のメモリのうちの前記他の１つのメモリは、パリティブロックとして機能する、方法。
【請求項１８】
請求項９記載の方法であって、
前記複数のメモリは、ダイナミックランダムアクセスメモリである、方法。
【請求項１９】
請求項９記載の方法であって、
前記複数のプロセッサは、サーバアプリケーションを実行するように構成されている、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、プロセッサアーキテクチャに関し、より詳細には、メモリを共有する複数のプロセッサ間での情報交換に関する。
【背景技術】
【０００２】
企業のミッションクリティカルシステムでは、信頼性に重点を置いた設計が求められる。例えば、複数の重要な構成要素のインスタンスが１つしか存在しないハイエンド／ミッションクリティカルシステムでは、複数の重要な構成要素の１つの障害により、システム全体が停止する。これにより、システムで実行されるアプリケーションに関係なく、システムの所有者にとって非常に厳しい結果が生じる。信頼性を必要とする一部の例示的なアプリケーションには、電子商取引アプリケーションや、商用データベースアプリケーションなどが含まれる。
【０００３】
このミッションクリティカルシステムの欠点に対処する試みの１つは、待機状態で動作する冗長ファブリックを準備することである。図１は、待機状態で動作するように構成された冗長ファブリックに関するアーキテクチャの簡単な概略図である。スイッチ１００は、複数の中央演算処理装置（ＣＰＵ）１０２ａ〜１０２ｎを接続する。複数の中央演算処理装置（ＣＰＵ）１０２ａ〜１０２ｎのそれぞれは、メモリ１０４ａ〜１０４ｎの１つに関連付けられている。スイッチファブリック１００は、ＣＰＵ１０２ａ〜１０２ｎの任意の１つがメモリ１０４ａ〜１０４ｎのいずれかにアクセスできるように構成されている。重要な構成要素の第２のインスタンスは、スイッチ１００’と、ＣＰＵ１０２ａ’〜１０２ｎ’と、メモリ１０４ａ’〜１０４ｎ’とによって示される冗長ファブリックを通じて提供される。しかしながら、このような複製による１００％の冗長性は高価となり、システムの状態が複製されているため、遙かに多くのオーバヘッドが必要になる。つまり、１つのシステムのコストが、待機システムのためのコストになる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記を考慮すると、複数のプロセッサに、共有メモリを使用することなく、水平スケーリングを通じて、情報を交換することを可能にする、マルチチッププロセッサ内の通信システムを画定する必要性が存在する。
【課題を解決するための手段】
【０００５】
概して、本発明は、耐障害性で、マルチチッププロセッサ間でメモリを共有する、マルチチッププロセッサに関する通信システムを提供することにより、こうした必要性を満たす。耐障害性は、複製によってではなく、１つのモジュールの追加によって達成される。本発明は、装置、システム、デバイス、方法を含む多くの手法で実施できる。本発明のいくつかの発明実施形態について、以下で説明する。
【０００６】
一実施形態では、サーバが提供される。このサーバは、複数のアプリケーションプロセッサチップを含む。複数のアプリケーションプロセッサチップのそれぞれは、複数のプロセッシングコアを含む。複数のプロセッサチップに対応する複数のメモリが含まれる。複数のメモリは、１つのプロセッサチップが１つのメモリに関連付けられるように構成されている。複数のアプリケーションプロセッサチップのそれぞれが複数のメモリのいずれかにアクセスすることを可能にする複数のファブリックチップが含まれる。複数のアプリケーションプロセッサチップの１つに関連するデータは、複数のメモリのそれぞれに渡って格納される。一実施形態において、複数のアプリケーションプロセッサチップは、リモートダイレクトメモリアクセス（ＲＤＭＡ）およびストライピングエンジンを含む。ＲＤＭＡおよびストライピングエンジンは、複数のメモリに渡ってストライプ化された形式でデータを格納するように構成されている。
【０００７】
別の実施形態では、複数のプロセッサに、水平スケーリングを通じて、情報を交換することを可能にする方法が提供される。この方法は、複数のプロセッシングコアを有する複数のプロセッサチップを提供することで開始される。複数のプロセッサチップのそれぞれは、１つのメモリに関連付けられており、この結果、１つのプロセッサチップが１つのメモリに関連付けられる。そして、複数のプロセッサチップのそれぞれが互いに通信可能にされる。次に、メモリに格納すべきデータのブロックが特定される。その後、このデータブロックは、複数のセグメントに分割される。複数のセグメントは、各プロセッサチップに関連付けられた各メモリでインタリーブされる。一実施形態において、インタリーブは、パリティブロックとして機能するメモリからのデータ回復が可能となるパリティストライピングの形式で実行される。
【０００８】
本発明のその他の態様および利点は、本発明の原理を例示的に示す添付図面と併せて、以下の詳細な説明から明らかになろう。
【発明を実施するための最良の形態】
【０００９】
本発明は、添付図面と併せて、以下の詳細な説明により容易に理解されよう。同様の参照符号は同様の構造要素を示す。
【００１０】
本発明は、チップ上の複数のプロセッサ間で効率的に通信し、１００％の冗長性の必要性を排除する装置および方法に関して説明される。しかしながら、当業者に明らかであるように、本発明は、具体的な詳細の一部または全部を伴わずに実施することが可能である。別の例において、周知の処理動作については、本発明を不必要に曖昧にしないために、説明されていない。本明細書での使用において、約という用語は、対応する値の＋／−１０％の範囲を指す。
【００１１】
本明細書で説明する実施形態は、複数のプロセッサに、共有メモリを使用することなく、水平スケーリングを通じて、情報を交換することを可能にする通信メカニズムを画定する。現在利用可能な水平スケーリングソリューションには、障害の低減に関連する冗長性に起因して、高いオーバヘッドと、大きな電力消費量と、高いコストと、が伴う。一実施形態において、本発明は、各プロセッサチップ上に１６個の高速シリアルリンクを含む。各リンクは、他のリンクから独立してパケットを送出するように構成されている。この実施形態において、リンクは、最大１６個のパラレルファブリックチップのセットに接続される。各ファブリックチップは、各プロセッサチップにアクセスできる。別の実施形態において、各プロセッサチップは、パラレルクロスバーを通じて他のプロセッサチップのいずれかに到達する複数のパスを有しており、これは拡張性を提供する。さらに、１６個の高速シリアルリンクが存在するときに、リンクまたはファブリックチップが故障した場合には、最大１５個の冗長パスが存在する。もちろん、ファブリックチップの数は、望ましいプロセッサ数に合わせて、増減の調整を行うことができる。この障害モデルはＮ＋１であり、すなわち、１つの余分なファブリックチップにより、任意の単一ポイント障害をカバーすることができると理解するべきである。一実施形態では、少なくとも３つのファブリックチップとリンクとが、任意の単一ポイント障害をカバーするために完全な複製を必要とする従来のクロスバー上で、有利な耐障害性を提供する。別の実施形態では、リモートダイレクトメモリアクセス（ＲＤＭＡ）メカニズムが提供される。本発明は、安価なディスクの冗長アレイ（ＲＡＩＤ）スタイルのメモリ集合を提供することで、複製とホットスポット競合とに関連する問題を解決する。ここで、データのブロックは、より小さな複数のセグメントに分割され、分割セグメントは、ノード間でインタリーブされる。特定の実施では、複数のノードに渡るパリティストライピングが含まれる。
【００１２】
図２は、本発明の一実施形態による、複数のコアとｎ＋１障害モデルとを有する複数のマルチプロセッサチップを含むサーバの簡単な概略図である。ここで、サーバ１１０は、複数のプロセッサチップ１１２を含み、各プロセッサチップは、複数のプロセッシングコアを含む。サーバ１１０は、インターネット等の分散ネットワーク１１４上で、多数のクライアント１１６−１〜１１６−ｎと通信することができる。一実施形態において、複数のプロセッサチップ１１２は、水平スケーリングを使用して、プロセッサノード間でメモリを共有するためのメモリ集合をサポートする。さらに後述するように、データは、複数のプロセッサチップに関連付けられた複数のメモリに渡ってストライプ化される。別の実施形態では、パリティストライピングを使用して、安価なディスクの冗長アレイ（ＲＡＩＤ）に類似する方法で、メモリ間でデータをストライプ化する。その結果、ストライピングによって、信頼性と耐障害性の高い大規模なメモリシステムを構築することが可能となり、これにより、ノード障害、すなわちプロセッサまたはメモリの障害から保護される。また、１つの余分なファブリックチップで任意の単一ポイント障害をカバーできるため、耐障害性は経済的に構築される。当業者に明らかとなるように、サーバ１１０は、電子商取引や、Ｗｅｂアプリケーション、データベースアプリケーションなどを対象とする奉仕アプリケーションを実行するように構成することができる。
【００１３】
図３は、本発明の一実施形態による、リモートダイレクトメモリアクセス（ＲＤＭＡ）を通じてデータを共有するように構成された複数の中央演算処理装置（ＣＰＵ）サブシステムの簡単な概略図である。スイッチファブリックチップ１２０−１〜１２０−ｍは、各ＣＰＵサブシステム１１８−１〜１１８−ｎに関連付けられた通信リンクを提供し、各ＣＰＵサブシステムが他の任意のＣＰＵサブシステムと通信するのを可能にする。ＣＰＵ1１２２−１は、ＲＤＭＡおよびストライピングエンジン１２４−１を含む。ＲＤＭＡおよびストライピングエンジンは、ＣＰＵサブシステム間の通信を可能にするように構成されている。すなわち、ＣＰＵサブシステム１１８−１は、ＣＰＵサブシステム１１８−ｎ、より具体的には、ＣＰＵサブシステム１１８−ｎのメモリ１２６−ｎに対してアクセスできる。もちろん、各ＣＰＵサブシステムは、他の任意のＣＰＵサブシステムと通信可能である。ＲＤＭＡおよびストライピングエンジン１２４−１〜１２４−ｎは、メモリ１２６−１〜１２６−ｎに渡る分散形式でのデータの格納を可能にする。一実施形態では、各メモリ内でデータを垂直的に格納するのではなく、データは、メモリ間で水平的に格納される。本明細書において、メモリ内にデータを垂直的に格納することは、特定のＣＰＵサブシステムに関連するデータを、そのＣＰＵサブシステムに関連付けられたメモリの内部に格納することを示す。例えば、ＣＰＵサブシステム１１８−１に関するデータは、メモリ１２６−１、すなわち、１つのメモリブロック全体で格納され、ここでデータは垂直的に格納される。一方、データを水平的に格納することは、ＣＰＵ１１８−１に関するデータをメモリ１２６−１〜１２６−ｎに渡る複数のセグメントに格納することを示す。
【００１４】
さらに図３を参照すると、ＲＤＭＡおよびストライピングエンジン１２４−１〜１２４−ｎは、ストライピングをサポートする。当業者に明らかとなるように、ストライピングでは、ＲＡＩＤシステムに関するストライピングと同様に、分散形式でデータが格納される。ＲＤＭＡおよびストライピングエンジン１２４−１〜１２４−ｎによってサポートされるストライピングメカニズムにより、ＣＰＵサブシステム１１８−１〜１１８−ｎに渡るデータの格納が可能となる。したがって、ＲＤＭＡおよびストライピングエンジン１２４−１〜１２４−ｎは、パリティブロックを計算するメカニズムを含む。ＲＡＩＤシステムに関して一般的に知られているように、パリティブロックによって、障害の場合にデータを再構築することができる。データを格納するためにｎ個のメモリモジュールを必要とするシステムにおいて、本明細書で説明する実施形態をパリティメモリブロックに対応させるためには、ｎ＋１個のメモリモジュールが必要となる。スイッチファブリックおよびデータストライピングによって提供される冗長性は、待機システムに関する完全な複製の必要性を排除すると理解するべきである。
【００１５】
図４は、本発明の一実施形態による４つのマルチコアアプリケーションプロセッシングチップの簡単な概略図であり、各プロセッシングチップは、他のリンクから独立してデータパケットを送出するように構成された１６個の高速シリアルリンクを含む。ここで、各サブシステム１１８−１〜１１８−４は、プロセッシングチップ１２２−１〜１２２−４を含み、各プロセッシングチップは８個のプロセッシングコアを含む。本明細書で説明する実施形態は、チップ上に１以上のコアを有するプロセッシングチップに応用できると理解するべきである。一実施形態において、各コアは、図３で説明したようなＲＤＭＡおよびストライピングエンジンを含む。もちろん、単一のＲＤＭＡおよびストライピングエンジンを、全てのコアで共有することができる。別の実施形態において、各サブシステム１１８−１〜１１８−４上には、１６個の高速シリアル通信リンクが統合される。スイッチファブリック１２０−１〜１２０−１６は、各プロセッサチップの相互のアクセスを提供する。したがって、リンクまたはファブリックチップが故障した場合には、１５の冗長パスが存在する。ファブリックチップの数は、プロセッサチップの数に合わせて、増減の調整ができると理解するべきである。レベル１キャッシュメモリ１３０−１〜１３０−４は、各プロセッサチップ１２２−１〜１２２−４にそれぞれ含まれる。プロセッシングチップ１２２−１〜１２２−４は、それぞれ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１２６−１〜１２６−４と通信する。一実施形態において、ＤＲＡＭメモリの帯域幅は、４つの１２８ビット幅のダブルデータレートメモリポートを通じて提供される。別の実施形態において、プロセッシングチップ１２２−１〜１２２−４のそれぞれのプロセッシングコアは、スケーラブルプロセッサアーキテクチャ（ＳＰＡＲＣTM）Ｖ９命令アーキテクチャを実施する。
【００１６】
上記のように、ＲＤＭＡおよびストライピングエンジンよって、ノード障害から保護するパリティを伴うストライプ化されたアクセスを通じて、プロセッサノード間でメモリを共有するためのメモリ集合が可能になる。このストライピングにより、ハードディスクストレージに関して使用されるＲＡＩＤ構成と同様に、複数のノードのＤＲＡＭ１２６−１〜１２６−４間でデータを分散させることができる。パリティストライピングにより、さらに、故障したノードまたは故障中のノードからのデータの回復が可能となる。例示のために、ＤＲＡＭ１２６−４はパリティブロックとして表示されているが、これらのメモリの任意の１つをパリティブロックとして指定することができる。一実施形態では、パリティブロックによって、データの回復または再構築が可能となる。パリティブロックからのデータの回復は、排他的論理和演算を実行し、任意のシステム障害の場合に使用されるパリティブロック内にデータを格納することで達成される。
【００１７】
図５は、本発明の一実施形態による、複数のプロセッサに、水平スケーリングを通じて、情報を交換することを可能にする方法のフローチャートである。この方法は、動作１４０で開始され、ここでは、１以上のプロセッサコアを有する複数のプロセッサチップが準備される。例えば、図３および４を参照して説明した実施形態が、ここで準備される。方法は動作１４２に進み、ここでは、複数のプロセッサチップのそれぞれは、互いに通信することが可能となる。一実施形態において、図３および４を参照して説明したように、複数のスイッチファブリックは、この通信に対応可能である。方法は、次に動作１４４に進み、ここでは、メモリに格納すべきデータのブロックが特定される。メモリに格納すべきデータのブロックは、動作１４６において、複数のセグメントに分割される。一実施形態において、データブロックは、４キロバイト（ＫＢ）であり、１２８バイトの複数のセグメントに分割される。任意の適切なブロックサイズおよびセグメントサイズを実施することが可能であり、４ＫＢのブロックと１２８バイトのセグメントとを用いる実施形態は、例示であり、限定ではないと理解するべきである。方法は、動作１４８に進み、ここでは、複数のセグメントは、各プロセッサチップに関連付けられた各メモリ間でインタリーブされる。一実施形態では、パリティブロックが含まれ、ＲＤＭＡおよびストライピングエンジンによって計算される。
【００１８】
まとめると、上記の実施形態は、ＲＤＭＡプロトコルを実施する通信リンクを用いて多重処理能力を提供する。本明細書のアーキテクチャでは、最低限の余分なチップおよび電力により、単一のアプリケーションプロセッサチップ（ＡＰＣ）を越えて、システムを効率的にスケーリングすることが可能となる。一実施形態において、各通信リンクは、トランザクション要求を独立して送出することができる。したがって、障害の場合に他のリンクが機能し続けるため、ファブリックチップ等の通信リンクは、耐障害性を提供する。さらに、耐障害性は、１つのリンクを追加すること、すなわちｎ＋１障害モデルによって提供される。また、ＲＤＭＡおよびストライピングエンジンは、異なるプロセッサチップに関連付けられたメモリ間で、すなわち水平的に、データを分散させ、ＲＡＩＤインプリメンテーションに類似するデータのストライピングをサポートする。ストライピング技術と組み合わせたＲＤＭＡプロトコルは、従来のプロトコルと比較して、オーバヘッドの度合いが低い。したがって、コストの掛かる冗長性を伴わずに、上記の実施形態を通じて耐障害性を達成可能であり、電力と物理的な空間とコストとに関する節減へと転換される。例えば、ＩＮＦＩＮＩＢＡＮＤ等の従来の技術は、複数のリンク間でトランザクションを分散するメカニズムを有しておらず、その結果、リンクに完全な冗長セットを追加すること（２Ｎ障害モデル）によって、耐障害性を達成しなくてはならない。さらに、本発明は、複数のシステム上でのデータの分散、すなわち、ストライピングによって、本来的に負荷のバランスを取る。そのため、ホットスポット競合の重大性は実質的に最小化される。
【００１９】
さらに、本発明は、ハンドヘルドデバイスや、マイクロプロセッサシステム、マイクロプロセッサに基づくまたはプログラム可能な民生用電子機器、ミニコンピュータ、メインフレームコンピュータなどの他のコンピュータシステム構成により実施することができる。本発明は、ネットワークを通じてリンクされたリモート処理デバイスによってタスクが実行される分散コンピューティング環境において実施することもできる。
【００２０】
上記の実施形態を考慮すると、本発明では、コンピュータシステムに格納されるデータが関与する様々なコンピュータ実施動作を利用することができると理解するべきである。こうした動作は、物理量の物理的操作を必要とするものである。通常は、必須ではないが、こうした量は、格納、転送、結合、比較などの操作が可能な電気的または磁気的な信号の形態を取る。また、実行される操作は、生成、特定、決定、比較などの用語で呼ばれることが多い。
【００２１】
本発明の一部を形成する、本明細書で説明した任意の動作は、有用な機械動作である。本発明は、こうした動作を実行するデバイスまたは装置にも関する。この装置は、必要な目的のために特別に構築することが可能であり、或いは、コンピュータに格納されるコンピュータプログラムによって選択的に起動または構成される汎用コンピュータにすることができる。特に、様々な汎用機を、本明細書の教示内容に従って書かれたコンピュータプログラムと共に使用することが可能であり、或いは、さらに特化した装置を構築して必要な動作を実行する方が好都合である場合がある。
【００２２】
上記の発明について、明確な理解の目的から、ある程度詳細に説明してきたが、前記特許請求の範囲内で、一定の変更および変形を実施し得ることは明らかであろう。したがって、本発明は、制限的ではなく例示的なものと做されるべきであり、本発明は、本明細書に記載の詳細によって制限されず、特許請求の範囲およびその等価物の範囲の中で変形することが可能である。
【図面の簡単な説明】
【００２３】
【図１】待機状態で動作するように構成された冗長ファブリックに関するアーキテクチャの簡単な概略図。
【図２】本発明の一実施形態による、複数のコアとｎ＋１障害モデルとを有する複数のマルチプロセッサチップを含むサーバの簡単な概略図。
【図３】本発明の一実施形態による、リモートダイレクトメモリアクセス（ＲＤＭＡ）を通じてデータを共有するように構成された複数の中央演算処理装置（ＣＰＵ）サブシステムの簡単な概略図。
【図４】本発明の一実施形態による、他のリンクから独立してデータパケットを送出するように構成された１６個の高速シリアルリンクをそれぞれ含む４つのマルチコアアプリケーションプロセッシングチップの簡単な概略図。
【図５】本発明の一実施形態による、複数のプロセッサに、水平スケーリングを通じて、情報を交換することを可能にする方法のフローチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際公開パンフレット】
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2005508032.tif 000020
2005508032.tif 000021
2005508032.tif 000022
2005508032.tif 000023
2005508032.tif 000024
2005508032.tif 000025
【国際公開パンフレット（コレクトバージョン）】
2005508032.tif 000026
2005508032.tif 000027
【国際調査報告】
2005508032.tif 000028
2005508032.tif 000029
2005508032.tif 000030