(57)【要約】３入力（ＶＨ、ＶＬ、ＶＢ）を有する感度増幅器（１２６）が、ビット入力電圧、ハイ状態基準電圧、及びロー状態基準電圧をそれぞれの電流値に変換することによって、メモリビットセルの状態を決定する。電流差が、ビット電流とハイ状態基準電流との間、及びロー状態基準電流とビット電流との間において形成される。電流ミラー（１５４、１５８及び１７０、１６６）並びに負荷（１６０及び１６８）が、電流ステアリング回路（１５０、１４０、１４２及び１６２）と共に用いられ、ビット電流とハイ状態基準電流との差を形成し、また、ロー状態基準電流とビット電流との差を形成する。更に、感度増幅器は、差分出力（ＯＵＴ及びＯＵＴ＿Ｂ）を駆動して、２つの電流差量間の差を反映する。
2005531874.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの状態を検出するための感度増幅器であって、
ハイ状態基準メモリセルに結合されてハイ状態基準出力を提供するための第１負荷と、
ロー状態基準メモリセルに結合されてロー状態基準出力を提供するための第２負荷と、
前記メモリセルに結合されてビット出力を提供するための第３負荷と、
前記ハイ状態基準出力及び前記ビット出力を受け取り、第１差分出力を提供するための第１差分手段と、
前記ロー状態基準出力及び前記ビット出力を受け取り、第２差分出力を提供するための第２差分手段と、
前記第１差分出力と前記第２差分出力とを比較するための第３差分手段であって、前記第２差分出力に応答して前記第１差分手段において電流を変更するための第１トランジスタと、前記第１差分出力に応答して前記第２差分手段において電流を変更するための第２トランジスタと、を含む前記第３差分手段と、
が含まれる感度増幅器。
【請求項２】
請求項１に記載の感度増幅器であって、前記第１差分手段は、更に、
前記ハイ状態基準出力を受け取るための制御電極、第１電源端子に結合された第１電流電極、及び第２電流電極、を有する第３トランジスタと、
前記第３トランジスタの第２電流電極に結合された第１電流電極を有する第４トランジスタであって、同第４トランジスタの前記第１電流電極に結合された制御電極、及び第２電源端子に結合された第２電流電極、を有する前記第４トランジスタと、
前記第２電源端子に結合された第１電流電極、前記第４トランジスタの前記第１電流電極に結合された制御電極、及び前記第１差分出力を提供する第２電流電極、を有する第５トランジスタと、
前記第１電源端子に結合された第１電流電極、前記ビット出力を受け取るための制御電極、及び前記第５トランジスタの第２電流電極に結合された第２電流電極、を有する第６トランジスタと、によって特徴付けられ、
前記第２差分手段は、更に、
前記ビット出力を受け取るための制御電極、第１電源端子に結合された第１電流電極、及び第２電流電極、を有する第７トランジスタと、
前記第７トランジスタの前記第２電流電極に結合された第１電流電極を有する第８トランジスタであって、同第８トランジスタの前記第１電流電極に結合された制御電極、及び第２電源端子に結合された第２電流電極と、を有する前記第８トランジスタと、
前記第２電源端子に結合された第１電流電極、前記第８トランジスタの第１電流電極に結合された制御電極、及び前記第２差分出力を提供する第２電流電極、を有する第９トランジスタと、
前記第１電源端子に結合された第１電流電極、前記ロー状態基準出力を受け取るための制御電極、及び前記第９トランジスタの第２電流電極に結合された第２電流電極、を有する第１０トランジスタと、によって特徴付けられる感度増幅器。
【請求項３】
請求項２に記載の感度増幅器であって、前記第３差分手段は、更に、
前記第５トランジスタの第２電流電極に結合された第１電流電極、第１等化信号を受け取るための制御電極、前記第９トランジスタの第２電流電極に結合された第２電流電極、を有する第１１トランジスタが含まれる感度増幅器。
【請求項４】
請求項３に記載の感度増幅器であって、前記第３差分手段は、更に、
前記第５トランジスタの第２電流電極に結合された第１電流電極、第２等化信号を受け取るための制御電極、前記第９トランジスタの前記第２電流電極に結合された第２電流電極、を有する第１２トランジスタが含まれる感度増幅器。
【請求項５】
請求項２に記載の感度増幅器であって、前記第３トランジスタ、前記第６トランジスタ、前記第７トランジスタ、及び前記第１０トランジスタは、更に、Ｐチャネルトランジスタ閾電圧によって特徴付けられるＰチャネルトランジスタを含み、前記第１差分手段は、前記ハイ状態基準出力の電圧マイナス電源端子の電源電圧マイナス前記Ｐチャネルトランジスタのしきい値電圧、量の２乗に比例する、第１中間電流を発生させるためのものである感度増幅器。
【請求項６】
請求項５に記載の感度増幅器であって、前記第２の差分手段が、前記ロー状態基準出力の電圧マイナス電源端子の電源電圧マイナス前記Ｐチャネルトランジスタのしきい値電圧、量の２乗に比例する、第２の中間電流を発生させるためのものである感度増幅器。
【請求項７】
請求項６に記載の感度増幅器であって、前記第１の差分手段が、前記ビット出力の電圧マイナス電源端子の電源電圧マイナス前記Ｐチャネルトランジスタのしきい値電圧、量の２乗に比例する、第３の中間電流を発生させるためのものである感度増幅器。
【請求項８】
請求項７に記載の感度増幅器であって、前記第２の差分手段が、前記ビット出力の電圧マイナス電源端子の電源電圧マイナス前記Ｐチャネルトランジスタのしきい値電圧、量の２乗に比例する、第４の中間電流を発生させるためのものである感度増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体回路に関し、特に、半導体メモリ回路に関する。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性メモリデバイスは、電子システムにおいて極めて重要な構成要素である。フラッシュメモリは、現在用いられている主要な不揮発性メモリデバイスである。フラッシュメモリの問題点として、高電圧が必要であること、更に、プログラム時間や消去時間が遅いことが挙げられる。また、フラッシュメモリの書き込み耐久性は、メモリが機能停止するまでに、１０４乃至１０６サイクルと短い。更に、適度なデータ保持を維持するために、ゲート酸化膜のスケーリングは、電子のトンネル障壁によって制限される。従って、フラッシュメモリは、それをスケーリングし得る寸法に制限がある。
【０００３】
これらの問題点を克服するために、他のタイプの不揮発性メモリが、評価されつつある。１つのこのようなデバイスが、磁気抵抗効果ＲＡＭ（以降「ＭＲＡＭ」と称する）である。しかしながら、実用に供するには、ＭＲＡＭは、現在のメモリ技術に匹敵するメモリ密度を有さねばならず、今後の世代に対してスケーリングが可能であり、低電圧で動作し、消費電力が低く、読み出し／書き込み速度が競争力のあるものでなければならない。
【０００４】
トンネル接合（ＴＪ）の抵抗は、トンネル接合の上下にある磁性層の分極の状態に依存して変化する。抵抗は、磁界が同じ方向を向いている時の低抵抗値から、磁界が反対方向を向いている時の高抵抗値に変化する。この値の変化は、３０パーセント程度である。従って、１０Ｋオームという低抵抗値の場合、高抵抗値は、１３Ｋオーム程度である。ＭＲＡＭ用の感度増幅器は、この値の差異を検出する必要がある。製造工程で抵抗の公称値が変動することから、ハイ状態の基準ビットとロー状態の基準ビットとの中間値として形成し得る隣接する中間基準値と、ビット中のＴＪの抵抗とを比較することによって、ビットの状態を検出することは有用である。また、対称性を維持して、ビット線の寄生抵抗及び寄生容量からの負荷と、列多重化とを平衡させることは重要である。レール（Ｒｅｏｈｒ）らによる米国特許第６，２６９，０４０号、表題「メモリセルを感度増幅器に接続するための相互接続回路網」では、セルの抵抗値が、ハイ状態基準値とロー状態基準値との間の平均抵抗値と比較される。レール（Ｒｅｏｈｒ）らによる回路において、負荷は、２つの異なるサブアレイからの基準値を共有して中間基準値を形成することによって、完全ではないがほとんど平衡状態になっている。残念なことに、この解決策もまた、２つの感度増幅器を実装する必要がある。更に、ＭＲＡＭ等でのように、定常状態の電流信号と比較して、ビット線容量を充電するのに極めて大きな電流が必要なメモリアレイの場合、検出時間の大半が、ビット線の充電と等化に費やされる。
【０００５】
最も良く知られている感度増幅器は、感度増幅器の入力ノード上での動きに対して極めて応答性の良い出力端子を有する。この応答性によって、入力ノードがそれらの定常状態レベルまで充電される際、出力ノード上で揺れが発生する。電圧が揺れる際、容量性の不平衡が、過渡信号を支配し、差分信号及び動作速度に損失が生じ得る。
【０００６】
ＭＲＡＭは、高速で不揮発性である汎用メモリとして将来性がある。この将来性を実現するには、速度及びメモリ領域効率、特に、記憶データ値の検出速度の更なる改善が必要である。
【特許文献１】米国特許第６，２６９，０４０号
【発明を実施するための最良の形態】
【０００７】
本発明は、一例として例示するものであり、添付の図によって制限されるものではない。図においては、同様な参照番号は同様な要素を示す。
同業者は、図中の要素が説明を簡単明瞭にするために示してあること、また、必ずしも縮尺通りに描かれていないことを認識されたい。例えば、本発明の実施形態の理解を助長するために、図中の要素の幾つかの寸法が、他の要素と比較して誇張される場合がある。
【０００８】
図１は、平衡負荷構成を有する感度増幅器の恩恵を受け得るメモリアレイ構造１０を示す。メモリアレイ構造１０の行復号器１２は、復号メモリアドレスに応答して、第１サブアレイであるサブアレイ１４に関連付けられた行を選択する。サブアレイ１４は、第１部である左部及び第２部である右部を有する。行復号器１６は、メモリアドレスを復号化し、同様に左部及び右部を有する第２サブアレイであるサブアレイ１８に関連付けられた行を選択する。また、メモリアレイ構造は、サブアレイ１４及び１８の左部及び右部から、第１サブアレイ、第２サブアレイ、第３サブアレイ及び第４サブアレイを有すると見なしてよい。列復号器２０は、サブアレイ１４に接続され、メモリアドレスを復号化し、また、いずれかのメモリアドレスがサブアレイ１４中の列アドレスと一致すれば、サブアレイ１４内の所定の列からのビットデータにアクセスする。列復号器２２は、サブアレイ１８に接続され、メモリアドレスを復号化し、また、いずれかのメモリアドレスがサブアレイ１８中の列アドレスと一致すれば、サブアレイ１８内の所定の列からのビットデータにアクセスする。感度増幅器２４は、列復号器２０及び列復号器２２の各々に接続される。感度増幅器２４は、データ値が、サブアレイ１４又はサブアレイ１８のいずれかにおいて交差する選択された行及び列に対応するメモリビット位置において、１又はゼロのいずれであるか決定する。感度増幅器２４は、メモリアレイ構造１０内においてアドレス指定されたビットにデータ出力値を提供するための出力端子を有する。本明細書で述べる復号及び検出機能は、出力の各データビットに対してモジュール形式で繰り返される。
【０００９】
図２は、メモリ構成の負荷を平衡させる追加回路と共に、図１の列復号器２０、列復号器２２及び感度増幅器２４内における相互接続構成について更に詳細に示す。メモリ相互接続構成は、Ｔ０から、例えば、Ｔ３１までの符号「Ｔ」で示されるビット線の上部を有し、また、多重化スイッチモジュール３２の形態のマルチプレクサによってインターフェイス接続される、Ｂ０乃至Ｂ３１等の、符号「Ｂ」で示されるビット線の下部を有する。列復号器２０のＮチャネルトランジスタ３４は、ビット線（ＢＬ）配線ＢＬＴ０に接続されたソースと、制御信号Ａに接続された制御電極であるゲートと、第１データ線である配線３７に接続されたドレインとを有する。Ｎチャネルトランジスタ３５は、ビット線配線ＢＬＴ１に接続されたソースと、制御信号Ｂに接続されたゲートと、配線３７に接続されたドレインとを有する。Ｎチャネルトランジスタ３６は、ビット線配線ＢＬＴ１５に接続されたソースと、制御信号Ｃに接続されたゲートと、配線３７に接続されたドレインとを有する。類似の接続部を有する所定数の仲介トランジスタが、点線で示すように、トランジスタ３５と３６との間に設けられている。仲介トランジスタの数は、個々の実装形態に依存し、列復号器２０（ＴＬ）の左部にあるビット線トランジスタの合計数は、通常、８、１６、３２、６４、又はいずれか他の２の累乗である。平衡相互接続方式を実現するために、列復号器２０の左部にあるビット線トランジスタの合計数は、列復号器２０（ＴＲ）の右上にあるビット線トランジスタの合計数と一致すべきであり、同様に、列復号器２２の左部及び右部（それぞれＢＬ及びＢＲ）における合計数と一致すべきである。列復号器２２（ＢＬ）の左部は、一般的に、トランジスタ３８、トランジスタ３９及びトランジスタ４０、並びに他の仲介トランジスタ（図示せず）等、複数のトランジスタを有する。Ｎチャネルトランジスタ３８は、ＢＬＢ０と表示したビット線に接続されたソースと、Ｇと表示した制御信号に接続されたゲートと、列復号器２２の第１データ線である配線４１に接続されたドレインとを有する。Ｎチャネルトランジスタ３９は、ＢＬＢ１と表示したビット線に接続されたソースと、Ｈと表示した制御信号に接続されたゲートと、配線４１に接続されたドレインとを有する。Ｎチャネルトランジスタ４０は、ＢＬＢ１５と表示し
たビット線に接続されたソースと、Ｉと表示した制御信号に接続されたゲートと、配線４１に接続されたドレインとを有する。類似の接続部を有する（トランジスタ３５と３６との間の数に一致する）所定数の仲介トランジスタが、点線で示すように、トランジスタ３９と４０との間に設けられている。Ｎチャネルトランジスタ４４は、第１サブアレイ１４の第１（左）部にある第１基準ラインを介して、第１基準タイプである第１「ハイ状態基準」電圧を受け取るための基準電圧端子に接続されたソースを有する。トランジスタ４４のゲートは、「上部基準イネーブル」を意味する「ＴＲＥ」と表示した制御信号に接続される。トランジスタ４４は、配線４１に接続されたドレインを有する。Ｎチャネルトランジスタ４６のドレインは、配線３７に接続される。トランジスタ４６のゲートは、「下部基準イネーブル」を意味する「ＢＲＥ」と表示した制御信号に接続され、トランジスタ４６のソースは、第２サブアレイ１８の第１（左）部にある第２基準ラインを介して、同様に第１基準タイプである第２「ハイ状態基準」電圧を受け取るための基準電圧端子に接続される。Ｎチャネルトランジスタ４８は、ＢＬＴ１６と表示したビット線に接続されたソースと、Ｄと表示した制御信号に接続されたゲートと、第２データ線である配線５１に接続されたドレインとを有する。Ｎチャネルトランジスタ４９は、ＢＬＴ１７と表示したビット線に接続されたソースと、Ｅと表示した制御信号に接続されたゲートと、配線５１に接続されたドレインとを有する。Ｎチャネルトランジスタ５０は、ＢＬＢ３１と表示したビット線に接続されたソースと、Ｆと表示した制御信号に接続されたゲートと、配線５１に接続されたドレインとを有する。類似の接続部を有する（トランジスタ３５と３６との間の数に一致する）所定数の仲介トランジスタが、点線で示すように、トランジスタ４８と４９との間に設けられている。Ｎチャネルトランジスタ６４は、第１サブアレイ１４の第２（右）部にある第３基準ラインを介して、第２基準タイプである第１「ロー状態基準」電圧を受け取るための基準電圧端子に接続されたソースを有する。トランジスタ６４のゲートは、「上部基準イネーブル」を意味する「ＴＲＥ」と表示した制御信号に接続される。トランジスタ６４は、列復号器２２の第２データ線である配線６３に接続されたドレインを有する。従って、配線３７、４１、５１及び６３は、それぞれ第１データ線、第２データ線、第３データ線及び第４データ線を形成する。Ｎチャネルトランジスタ６６のドレインは、配線５１に接続される。トランジスタ６６のゲートは、「下部基準イネーブル」を意味する「ＢＲＥ」と表示した制御信号に接続され、トランジスタ６６のソースは、第２サブアレイ１８の第２（右）部にある第４基準ラインを介して、同様に第２基準タイプである第２「ロー状態基準」電圧を受け取るための基準電圧端子に接続される。Ｎチャネルトランジスタ６０は、ＢＬＢ１６と表示したビット線に接続されたソースと、Ｊと表示した制御信号に接続されたゲートと、配線６３に接続されたドレインとを有する。Ｎチャネルトランジスタ６１は、ＢＬＢ１７と表示したビット線に接続されたソースと、Ｋと表示した制御信号に接続されたゲートと、配線６３に接続されたドレインとを有する。Ｎチャネルトランジスタ６２は、ＢＬＢ３１と表示したビット線に接続されたソースと、Ｌと表示した制御信号に接続されたゲートと、配線６３に接続されたドレインとを有する。類似の接続部を有する（トランジスタ３５と３６との間の数に一致する）所定数の仲介トランジスタが、点線で示すように、トランジスタ６１と６２との間に設けられている。
【００１０】
多重化スイッチモジュール３２は、一般的に、平衡状態のグループであるＮチャネルトランジスタ７２、７４、７６、７８、Ｎチャネルトランジスタ８２、８４、Ｎチャネルトランジスタ８６、８８及びＮチャネルトランジスタ９２、９４、９６、９８を有する。トランジスタ７２は、復号論理回路３０の左上（ＴＬ）復号化出力に接続されたゲートと、配線４１に接続されたソースと、感度増幅器２４のハイ状態基準入力である第１入力に接続される第１即ちハイ状態（Ｈ）基準出力７０に接続されたドレインとを有する。トランジスタ７４は、復号論理回路３０の左下（ＢＬ）復号化出力に接続されたゲートと、配線３７に接続されたソースと、ハイ状態基準出力７０に接続されたドレインとを有する。トランジスタ７６は、復号論理回路３０の右上（ＴＲ）復号化出力に接続されたゲートと、配線４１に接続されたソースと、ハイ状態基準出力７０に接続されたドレインとを有する
。トランジスタ７８は、復号論理回路３０の右下（ＢＲ）復号化出力に接続されたゲートと、配線３７に接続されたソースと、ハイ状態基準出力７０に接続されたドレインとを有する。トランジスタ８２は、復号論理回路３０の左上復号化出力に接続されたゲートと、配線３７に接続されたソースと、ビット（Ｂ）データ出力８０に接続されたドレインとを有する。ビットデータ出力８０は、感度増幅器２４のビットデータ入力である第２入力に接続される。トランジスタ８４は、復号論理回路３０の左下復号化出力に接続されたゲートと、配線４１に接続されたソースと、ビットデータ出力８０に接続されたドレインとを有する。トランジスタ８６は、復号論理回路３０の右上復号化出力に接続されたゲートと、配線５１に接続されたソースと、ビットデータ出力８０に接続されたドレインとを有する。トランジスタ８８は、復号論理回路３０の右下復号化出力に接続されたゲートと、配線６３に接続されたソースと、ビットデータ出力８０に接続されたドレインとを有する。トランジスタ９２は、復号論理回路３０の左上復号化出力に接続されたゲートと、配線６３に接続されたソースと、第２即ちロー状態（Ｌ）基準出力９０に接続されたドレインとを有する。ロー状態基準出力９０は、感度増幅器２４のロー状態基準入力である第３入力に接続される。トランジスタ９４は、復号論理回路３０の左下復号化出力に接続されたゲートと、配線５１に接続されたソースと、ロー状態基準出力９０に接続されたドレインとを有する。トランジスタ９６は、復号論理回路３０の右上復号化出力に接続されたゲートと、配線６３に接続されたソースと、ロー状態基準出力９０に接続されたドレインとを有する。トランジスタ９８は、復号論理回路３０の右下出力に接続されたゲートと、配線５１に接続されたソースと、ロー状態基準出力９０に接続されたドレインとを有する。
【００１１】
動作時、各ビット線ＢＬＴ０乃至ＢＬＴ１５、ＢＬＴ１６乃至ＢＬＴ３１、ＢＬＢ０乃至ＢＬＢ１５及びＢＬＢ１６乃至ＢＬＢ３１は、所定のメモリサブアレイ列（図示せず）に接続される。各メモリサブアレイ列は、上部メモリサブアレイ又は下部メモリサブアレイに関連する。更に、上部メモリサブアレイは、左上部及び右上部の２つの部分を有する。同様に、下部メモリサブアレイは、左下部及び右下部の２つの部分を有する。各部分内におけるビット線は、左上部の配線３７等の共通検出線路を共有するが、この線路には、個別のビット線が、トランジスタ３５又はトランジスタ３６等の通過ゲートスイッチを介して接続される。上部サブアレイの左上部及び右上部にあるビット線は、共通組のハイ状態基準及びロー状態基準ビット線を共有する。上部サブアレイからのハイ状態基準及びロー状態基準ビット線は、それらを配線４１及び６３である下部サブアレイの共通検出線路に経由させる又は接続するスイッチ（それぞれトランジスタ４４及び６４）を有する。同様に、下部アレイからのハイ状態基準及びロー状態基準ビット線は、それらを配線３７及び５１である上部半分の共通検出線路に接続するスイッチ（それぞれトランジスタ４６及び６６）を有する。上部又は下部メモリサブアレイのいずれか１つだけが、いずれか特定の読み出し動作のためにアクセスされる。上部メモリサブアレイと、その左サブアレイの特定の列にアクセスが行われるとする。トランジスタ３４、３５乃至３６の１つに対する制御信号は、以前の復号動作の結果、制御信号Ａ、Ｂ乃至Ｃの１つに応答して活性化される。例示のために、トランジスタ３５だけが導通状態になるものとする。これに応じて、アクセスされた列からのデータは、検出線路である配線３７に配置される。更に、左上サブアレイのハイ状態基準値及び右上サブアレイのロー状態基準値に対する制御信号ＴＲＥが、活性化される。これに応じて、ハイ状態基準ビット線及びロー状態基準ビット線からのデータが、それぞれ配線４１及び配線６３の検出線路上に配置される。上部又は下部サブアレイのいずれか１つのサブアレイだけが活性状態であることから、同じ配線４１を共有するトランジスタ３８、３９乃至４０によって形成される他のスイッチのいずれも導通状態ではない。また、同じ配線６３を共有するトランジスタ６０、６１乃至６２によって形成されるスイッチのいずれも導通状態ではない。配線３７、４１、５１及び６３に接続されたスイッチの数が等しいとすると、相互接続構成上には、平衡容量が存在する。特に、配線３７上のオフ状態のスイッチ（トランジスタ３４、３６等）に起因する配線３７に接続されたアクセスされるビット線上の容量性の負荷は、配線４１に接続されたハイ状態
基準ビット線上及び配線６３に接続されたロー状態基準ビット線上の容量性の負荷と完全に平衡状態である。従って、いずれかのイネーブル状態の基準ビット線に対する容量性の負荷が、イネーブル状態の基準ビット線が接する共通検出線路に接続された非活性サブアレイの非導通状態のトランジスタスイッチによって提供される。
【００１２】
多重化スイッチモジュール３２は、４つの検出線路（即ち、配線３７、４１、５１及び６３）からのデータを受け取り、そのデータを感度増幅器２４の入力に渡す一方で、各経路にある直列トランジスタの数と、各経路にあるそれぞれのノードに接続されたトランジスタ接合部の数との平衡状態を厳密に維持する。従って、トランジスタ３５によって渡されるデータは、トランジスタ８２によって、復号論理回路３０の信号ＴＬ（左上）に応答して、感度増幅器２４のビット（Ｂ）入力に渡される。このデータは、配線８０を介して、配線３７から感度増幅器２４のビット入力に配置される。同様に、ハイ状態基準信号は、配線７０を介して、トランジスタ７２によって感度増幅器２４のハイ状態基準（ハイ）入力に渡される。トランジスタ９２は、配線６３からのロー状態基準入力データを感度増幅器２４のロー状態基準（ロー）入力に至る配線９０に配置する。スイッチ７２、８２及び９２は、復号論理回路３０の共通アドレス復号出力によって制御される。感度増幅器２４の３入力及び配線７０、８０及び９０は、等しい数即ち４つのスイッチ接合部がそれらに備えられており、従って、互いに対する容量性の平衡を維持する。トランジスタ７２、７４、７６及び７８からの負荷は、トランジスタ８２、８４、８６及び８８からの負荷によって平衡にされ、また、トランジスタ９２、９４、９６及び９８からの負荷によって平衡にされる。列復号２０及び列復号２２の４つの検出線路の構成内において完全に平衡が保たれ、また、多重化スイッチモジュール３２の構成内において完全に平衡が保たれていることから、いずれかのビット線からのデータ及びその対応する対の基準値（ハイ及びロー）は、３つとも全て、完全な平衡状態で感度増幅器２４に移送し得る。
【００１３】
図３は、図２のメモリ相互接続構成の他の実装例を示す。高、低及びビットの３感度増幅器入力の代わりに、感度増幅器２４’は、２つの入力、即ち、ビット及び中間レベル基準値（Ｒｅｆ）のみを有する。説明のために、図３と図２との間の共通要素には、同じ参照番号を付与する。これに対して、図３のメモリ相互接続構成は、２つの個別の基準配線、即ち、ハイ状態基準配線７０及びロー状態基準配線９０の代わりに、共通中間レベル（Ｍ）基準配線９９を利用する。メモリアクセス動作の他の全ての側面が、図３に関しても、図２の場合に説明したものと同じである。この実装例では、感度増幅器２４’のビット入力上の負荷は、その基準入力の負荷の半分であることに留意されたい。ビット（Ｂ）入力上の負荷は、スイッチ８２、８４、８６及び８８からの容量性の負荷から構成され、他方、基準入力Ｍ上の負荷は、スイッチ７２、７４、７６及び７８並びにスイッチ９２、９４、９６及び９８からの容量性の負荷から構成される。この容量比は、感度増幅器２４’の設計時対応し得る。感度増幅器２４’用の内部補償手法例は、そのビット入力と比較して、２倍の電流バイアスをその基準（Ｒｅｆ）入力に印加することである。
【００１４】
図４は、図２のメモリ相互接続構成の他の実装例を示す。説明のために、図４と図２との間の共通要素にも、同じ参照番号を付与し、同様な要素が若干修正された場合、同じ番号でプライム符号を用いて、構成又は動作の何らかの変更を示す。図４において、２つの感度増幅器、即ち、感度増幅器１０１及び感度増幅器１０２がある。各感度増幅器は、３入力、即ち、ビット入力、ロー状態基準入力（ＲｅｆＬ）及びハイ状態基準入力（ＲｅｆＨ）を有する。更に、トランジスタ７４、７６、９４及び９６は、図２の構成から除去されている。復号論理回路３０’は、２つの復号信号、即ち、上部（Ｔ）アレイ復号信号及び下部（Ｂ）復号信号だけを提供する。トランジスタ７２’、８２’及び９２’は、そのゲートが上部アレイ復号信号に接続されることを除いて、図２で接続されたように接続される。また、トランジスタ７２’のドレインは、感度増幅器１０１、１０２の各ハイ状態基準入力に接続され、トランジスタ９２’のドレインは、感度増幅器１０１及び１０２双
方のロー状態基準入力に接続される。また、トランジスタ８２’のドレインは、感度増幅器１０１のビット入力に接続され、トランジスタ８６’のドレインは、感度増幅器１０２のビット入力に接続される。トランジスタ８４’は、そのゲートが下部アレイ復号信号に接続され、そのソースが感度増幅器１０１のビット入力に接続されることを除いて、図２のように接続される。ここでは、トランジスタ８６’のゲートは、上部アレイ復号信号に接続され、また、ここでは、そのドレインは、感度増幅器１０２のビット入力に接続されている。トランジスタ７８’、８８’及び９８’は、それらのゲートが下部アレイ復号信号に接続され、トランジスタ８８’のドレインが感度増幅器１０２のビット入力に接続され、また、トランジスタ７８’及び９８’のドレインが、ここでは感度増幅器１０１及び１０２の両基準入力に接続されることを除いて、図２で接続されたように接続される。２入力感度増幅器の実装例を望む場合、ハイ状態基準入力は、図４に示すロー状態基準入力に直接接続され、単一の基準入力感度増幅器が実現されることに更に留意されたい。
【００１５】
動作時、左サブアレイ（上部又は下部）からアクセスされるデータは、感度増幅器１０１に接続され、右サブアレイ（上部又は下部）からアクセスされるデータは、同時に、感度増幅器１０２に接続される。上部アレイ又は下部アレイだけが、読み出しアクセス時、活性状態のワード線（図示せず）によって活性状態になる。左及び右サブアレイの双方からアクセスされるデータは、それぞれ感度増幅器１０１及び１０２によって同時に検出される。図４の変形例は、データ及び中間レベル基準値を感度増幅器１０１及び１０２に接続するための平衡相互接続構成を提供する。復号論理回路３０’の論理及び出力信号の数は、図３の相互接続構成と比較して、半分になる。復号論理回路３０’は、簡素化されるが、その理由は、復号論理回路３０’が上部及び下部アレイ読み出しアクセス間だけを識別するだけでよく、追加的に左対右サブアレイ読み出しアクセス間を識別する必要がないためである。
【００１６】
図５は、上述した実装例より多くの感度増幅器を用いるが、多重化スイッチモジュール３２又は３２’の使用を回避する平衡データ転送のための相互接続構成１０４を示す。図２、３及び４において前述した要素と同じ図５のあらゆる要素は、同様に付番されている。前出の図の配線３７は、左上サブアレイからのビットデータ又は下部サブアレイからの基準データのいずれかを伝え、また、分配配線１３０に接続された出力を有する負荷デバイス１１４に接続される。感度増幅器１２２のデータ入力は、分配配線１３０に接続される。感度増幅器１２４のハイ状態基準（ハイＲｅｆ）入力及び感度増幅器１２８のハイ状態基準入力は、各々分配配線１３０に接続され、ハイ状態基準メモリセルからの入力を受け取る。前出の図の配線４１は、左下サブアレイからのビットデータ又は上部サブアレイからの基準データのいずれかを伝え、また、分配配線１３２に接続された出力を有する負荷デバイス１１６に接続される。感度増幅器１２４のデータ入力は、分配配線１３２に接続される。各感度増幅器１２６及び１２２は、分配配線１３２に接続されたハイ状態基準入力を有する。前出の図の配線５１は、右上サブアレイからのビットデータ又は下部サブアレイからの基準データのいずれかを伝え、また、分配配線１３４に接続された出力を有する負荷デバイス１１８に接続される。感度増幅器１２６のデータ入力は、分配配線１３４に接続される。感度増幅器１２８のロー状態基準（ローＲｅｆ）入力は、分配配線１３４に接続され、感度増幅器１２４のロー状態基準（ローＲｅｆ）入力は、分配配線１３４に接続され、ロー状態基準メモリセルからの入力を受け取る。前出の図の配線６３は、右下サブアレイからのビットデータ又は上部サブアレイからのロー状態基準データのいずれかを伝え、また、分配配線１３６に接続された出力を有する負荷デバイスに接続される。各感度増幅器１２２及び１２６のロー状態基準（低Ｒｅｆ）入力は、分配配線１３６に接続される。
【００１７】
動作時、上部サブアレイ又は下部サブアレイのいずれかは、読み出し動作時アクセスされる。従って、サブアレイの左部及び右部の双方からのデータは、それぞれ感度増幅器１
２２、１２６又は感度増幅器１２４、１２８に伝えられる。配線３７は、左上サブアレイからのビットデータ又は下部サブアレイからの基準ハイ状態データを含むことから、その分配配線１３０への接続は、このデータを３つの位置に移送する。このデータは、感度増幅器１２２のビットデータ入力と、感度増幅器１２４のハイ状態基準入力と、感度増幅器１２８のハイ状態基準入力とに伝えられる。同様に、配線４１、６３及び５１上のデータは、それぞれ分配配線１３２、１３６、及び１３４を介して、感度増幅器１２２、１２４、１２６及び１２８への適切な入力に伝えられる。電流ベースデータの場合、それぞれ分配配線１３０、１３２、１３４及び１３６に接続されている負荷デバイス１１４、１１６、１１８及び１２０は、電流信号を電圧信号に変換して、適切な感度増幅器に移送する。例えば、負荷デバイスは、抵抗器、ダイオード接続されたトランジスタ、又は定電流源としてバイアスされたトランジスタであってよい。
【００１８】
図５の負荷デバイスの１つの実装例である負荷デバイス１１８を図６示す。図６と前出の図との間で共通な同じ要素には、同じ参照番号を付与する。Ｐチャネルトランジスタ１３８は、ＶＤＤと表示した電源端子に接続されたソースと、基準電圧ＶＲＥＦを受け取るための端子に接続されたゲートと、配線５１及び分配配線１３４に接続されたドレインとを有する。列復号器２０は、配線５１に接続される。Ｐチャネルトランジスタ１４０は、分配配線１３４に接続されたゲートと、ＶＤＤ電源端子に接続されたソースと、感度増幅器１２６内の他の回路に接続されたドレインとを有する。感度増幅器１２６は、Ｐチャネルトランジスタ１４２のゲートを分配配線１３４に接続することによって設けられた第２入力を有する。トランジスタ１４２のソースは、ＶＤＤ電源端子に接続され、トランジスタ１４２のドレインは、感度増幅器１２６内の他の回路に接続される。Ｐチャネルトランジスタ１４４のゲートは、分配配線１３４に接続される。トランジスタ１４４のソースは、ＶＤＤ電源端子に接続され、トランジスタ１４４のドレインは、感度増幅器１２８内の他の回路に接続される。Ｐチャネルトランジスタ１４６のゲートは、分配配線１３４に接続される。トランジスタ１４６のソースは、ＶＤＤ電源端子に接続され、そのドレインは、感度増幅器１２４内の他の回路に接続される。
【００１９】
動作時、Ｐチャネルトランジスタ１３８は、基準電圧によってバイアスされ導通する。トランジスタ１３８は、定電流源として機能し、配線５１を介してアレイ中の選択されたビット及び列復号器２０に電流を供給する。他の形態では、トランジスタ１３８のゲートは、そのゲートとドレインが配線１３４において共に接続されるようにダイオード接続し得ることを認識されたい。このような形態において、トランジスタ１４０、１４２、１４４及び１４６は、トランジスタ１３８と共に電流ミラーとして機能する。ビット又は基準値のメモリ状態によって生成される電圧信号は、配線１３４を介して、感度増幅器１２６、１２８及び１２４の各Ｐチャネルトランジスタに伝えられ検出動作を行う。感度増幅器構成用の追加入力がほしい場合、トランジスタ１４２等の追加のトランジスタを配線１３４の入力に接続することによって、１つ又は複数の入力を設け得る。例示した形態では、感度増幅器１２６は、トランジスタ１４０及び１４２によって形成された２つの入力を有する。２つの入力が感度増幅器に設けられると、ビット入力の状態と中間レベル基準入力の状態との比較が行われ、ビットが中間レベルより高いか又は低いか決定される。この結果によって、ビットは、論理ハイの値又は論理ローの値と見なされるか否か決定される。３入力が感度増幅器に設けられている場合、感度増幅器は、ハイ及びロー状態基準入力からの信号の平均をとり、そして、平均値をデータビット値と比較して、データビットがハイ又はロー状態であるか否か決定する。４つの入力が感度増幅器に設けられている場合、２つの入力は、同じビットデータ値であり、他の２つの入力は、ハイ状態基準値及びロー状態基準値である。感度増幅器は、ハイ状態基準と第１のビットデータ値との間の差を、ロー状態基準と第２のビットデータ値との間の差と比較して、データビットがハイ又はロー状態であるか否か決定する。また、図３に関して前述したように、感度増幅器内において相互接続容量平衡補償が必要な場合、トランジスタ１４２等の追加トランジスタを同様
に設け得る。
【００２０】
図５に戻ると、接続部が対称性を有するため、全てのデータ及び基準ライン並びに感度増幅器への入力は、負荷容量に対して平衡状態である。それぞれ各サブアレイ用である４つの感度増幅器を用いると、対称性を維持しつつ、多重化スイッチモジュールの必要性が無くなる。多重化スイッチモジュールが無くなると、トランジスタを追加すること無く、また、経路中でそれらにより電圧が降下すること無く、列復号スイッチを介して、ビット線が感度増幅器に直接接続される。
【００２１】
図７は、負荷１１８等、図５のいずれかの負荷用の実装例として用い得る回路図の他の実施形態を示す概略図である。これらの負荷は、ハイ状態基準出力、ロー状態基準出力及びビット出力を提供するために用いられる。説明の都合上、図６に示す負荷実施形態の要素と同じ要素は、同様に付番して構造上の接続部は繰り返さない。負荷１１８の図７の実装例は、Ｐチャネルトランジスタ１４７が電圧Ｖに接続されたソースを有するという点で負荷１１８の図６の実装例と異なる。電圧Ｖは、電源電圧ＶＤＤ又はＶＤＤより小さいいずれかの電圧であってよい。トランジスタ１４７のゲートは、そのドレインに接続され、また、ノード１３４に接続される。図７の負荷１１８における他の構造上の全ての接続部は、図６の負荷１１８の場合と同じである。
【００２２】
動作時、電圧Ｖは、トランジスタ１４７のソースに印加され、電圧が配線５１の両端間に生じる。トランジスタ１４７及び測定されるビットの特性が、配線５１の両端間の電圧を規定する。（図７には示さないが、列復号器２０を介して接続される）入力に接続する抵抗が高いと、配線５１両端間の電圧が高くなり、抵抗が低いと電圧が低くなる。電圧Ｖは、配線５１上の電圧を制限して所定の範囲内になるように調整される。
【００２３】
図８は、感度増幅器１２６を示す概略図である。感度増幅器１２６のＰチャネルトランジスタ１４０は、第１電源端子であるＶＤＤ電源電圧端子に接続された第１電流電極であるソースと、検出されるビット電圧ＶＢを受け取るための第１入力端子に接続された制御電極であるゲートと、電流ｉＢを流す第２電流電極であるドレインとを有する。トランジスタ１４０のドレインは、ノード１５６において、第１出力端子ＯＵＴを提供する出力端子に接続される。Ｐチャネルトランジスタ１４２は、ＶＤＤ電源電圧端子に接続されたソースと、検出されるビット電圧ＶＢを受け取るための入力端子に接続されたゲートと、同様に電流ｉＢを流すドレインとを有する。トランジスタ１４２のドレインは、ノード１６９に接続される。Ｐチャネルトランジスタ１５０は、ＶＤＤ電源電圧端子に接続されたソースと、ハイ状態基準電圧ＶＨを受け取るための第２入力端子に接続されたゲートと、Ｎチャネルトランジスタ１５４のドレインに接続されたドレインとを有する。トランジスタ１５０は、電流ｉＨを流す。トランジスタ１５４のゲートは、そのドレインに接続される。トランジスタ１５４のソースは、第２電源端子であるＶＳＳ電源電圧端子に接続される。Ｎチャネルトランジスタ１５８は、ノード１５６に接続されたドレインと、トランジスタ１５４のドレインに接続されたゲートと、ＶＳＳ電源電圧端子に接続されたソースとを有する。Ｎチャネルトランジスタ１６０は、ノード１５６に接続されたドレインと、第２出力端子ＯＵＴ＿Ｂを提供するノード１６４に接続されたゲートと、ＶＳＳ電源電圧端子に接続されたソースとを有する。Ｎチャネルトランジスタ１７０は、そのゲート及びノード１６９に接続されたドレインと、ＶＳＳ電源電圧端子に接続されたソースとを有する。Ｎチャネルトランジスタ１６６は、ノード１６４において第２出力端子に接続されたドレインと、ノード１６９に接続されたゲートと、ＶＳＳ電源電圧端子に接続されたソースとを有する。Ｎチャネルトランジスタ１６８は、ノード１６４において第２出力端子に接続されたドレインと、ノード１５６において第１出力端子に接続されたゲートと、ＶＳＳ電源電圧端子に接続されたソースとを有する。Ｐチャネルトランジスタ１６２は、ＶＤＤ電源電圧端子に接続されたソースと、ロー状態基準電圧ＶＬを受け取るための入力を提供す
るゲートと、ノード１６４において第２出力端子に接続されたドレインとを有する。トランジスタ１６２は、電流ｉＬを流す。Ｎチャネル等化トランジスタ１７２は、ノード１５６において第１出力端子に接続されたソースと、ノード１６４において第２出力端子に接続されたドレインと、等化制御電圧ＶＥＱに接続されたゲートとを有する。Ｐチャネル等化トランジスタ１７４は、ノード１５６において第１出力端子に接続されたソースと、ノード１６４において第２出力端子に接続されたドレインと、等化制御電圧ＶＥＱ＿Ｂに接続されたゲートとを有する。
【００２４】
動作時、初期的に、まず、信号ＶＥＱ及びＶＥＱ＿Ｂを活性状態にして、ＯＵＴとＯＵＴ＿Ｂとの間電圧ポテンシャルを等しくすると仮定する。等化機能の目的は、安定性を維持する一方で、信号を生成するためである。検出動作時、トランジスタ１５０のゲートに印加されるＶＨ信号の電圧は、Ｖｔをトランジスタ１５０等のＰチャネルトランジスタのトランジスタ閾電圧とすると、［（ＶＨ−ＶＤＤ）−Ｖｔ］２に比例するトランジスタ１５０用の中間又は飽和電流レベルｉＨを生成する。同様に、Ｐチャネルトランジスタ１６２のゲートに印加されるＶＬ信号の電圧は、Ｖｔをトランジスタ１６２等のＰチャネルトランジスタのトランジスタ閾電圧とすると、［（ＶＬ−ＶＤＤ）−Ｖｔ］２に比例するＰチャネルトランジスタ１６２用の中間又は飽和電流レベルｉＬを生成する。同様に、トランジスタ１４０及び１４２のゲートに印加されるＶＢ信号の電圧は、Ｖｔをトランジスタ１４０及び１４２等用のＰチャネルトランジスタ閾電圧とすると、［（ＶＢ−ＶＤＤ）−Ｖｔ］２に比例するトランジスタ１４０及び１４２双方用の他の中間又は飽和電流レベルｉＢを生成する。従って、トランジスタ１５０、１５４、１４０及び１５８は、第１差分回路又は減算回路として機能する。トランジスタ１５４及び１５８は、その差分を実現するための第１電流ミラーとして機能する。トランジスタ１６２、１６６、１４２及び１７０は、第２差分回路又は減算回路として機能する。例示した形態において、第２差分回路は、第２電流ミラーとして機能するトランジスタ１７０及び１６６で実現される。電流ＩＨは、トランジスタ１５４を介してミラーリングされ、ｉＨに等しいトランジスタ１５８に対する飽和電流レベルを生成する。同様に、電流ｉＢは、トランジスタ１７０を介してミラーリングされ、ｉＢに等しいトランジスタ１６６に対する飽和電流レベルを生成する。トランジスタ１６０は、飽和電流レベルｉＣ１を有し、トランジスタ１６８は、飽和電流レベルｉＣ２を有し、また、トランジスタ１６０及び１６０は、特性が一致するように構成されていると仮定する。この場合、等化スイッチ１７２及び１７４を介した電流ｉＥＱは、左側から計算されると、ｉＢ−ｉＨ−ｉＣ１に等しく、また、右側から計算されると、ｉＢ−ｉＬ＋ｉＣ２に等しい。等化スイッチによりＯＵＴ及びＯＵＴ＿Ｂにおける電圧が等しい場合、ｉＣ１は、トランジスタ１６０及び１６８が一致することから、ｉＣ２に等しい。この場合、ｉＣ１は、ｉＣ２に等しく、ｉＣ２はまた（ｉＬ−ｉＨ）／２に等しい。従って、ｉＥＱは、ｉＢ−（ｉＬ＋ｉＨ）／２に等しい。
【００２５】
考慮すべき２つの場合がある。即ち、メモリセルのビットＢが低抵抗状態にあるため、ｉＢがほぼｉＬに等しい場合と、ビットＢが高抵抗状態にあるため、ｉＢがほぼｉＨに等しい場合である。ビットＢが低抵抗状態にある場合、ｉＥＱは、（ｉＬ−ｉＨ）／２に等しい。ＶＥＱ及びＶＥＱ＿Ｂが非活性化された場合、ｉＥＱはゼロに等しく、電流（ｉＬ−ｉＨ）／２によって、ノード１５６における寄生容量は充電し、また従って、ＯＵＴにおける電圧が増加する。同時に、電流（ｉＬ−ｉＨ）／２によって、ノード１６４における寄生容量は充電し、また従って、ＯＵＴ＿Ｂにおける電圧が減少する。トランジスタ１６０及び１６８は、この電圧差に対して正帰還を提供する。同様に、ビットＢが高抵抗状態にある場合、ｉＥＱは、−（ｉＬ−ｉＨ）／２に等しい。ＶＥＱ及びＶＥＱ＿Ｂが非活性化された場合、ｉＥＱはゼロに等しく、電流−（ｉＬ−ｉＨ）／２によって、ノード１５６における寄生容量は放電し、また従って、ＯＵＴにおける電圧は減少する。同時に、電流（ｉＬ−ｉＨ）／２によって、ノード１６４における寄生容量は充電し、また従って、ＯＵＴ＿Ｂにおける電圧は増加する。トランジスタ１６０及び１６８は、この電圧差に
対して正帰還を再度提供する。
【００２６】
双方の場合、ノードＯＵＴ及びＯＵＴ＿Ｂにおける寄生容量は、双方共反対方向に動いており、各々、初期的には、大きさが（ｉＬ−ｉＨ）／２に等しい電流で駆動される。このことには、２つの出力の内１つの出力のみが、大きさが（ｉＬ−ｉＨ）／２に等しい電流で駆動される他のほとんどの感度増幅器と比較して大きな速度上の利点がある。
【００２７】
以上、３入力を有する感度増幅器が提供され、また、該感度増幅器は、ビット入力電圧、ハイ状態基準電圧、及びロー状態基準電圧をそれぞれの電流値に変換して、（１）ビット電流とハイ状態基準電流との間の差、及び（２）ロー状態基準電流とビット電流との間の差、をとることによって、ビットセルの状態を決定するということを認識されたであろう。電流ステアリング回路と共に用いられる電流ミラーは、ビット電流とハイ状態基準電流との差、また、ロー状態基準電流とビット電流との差を形成する。更に、感度増幅器は、トランジスタ１６０及び１６８を用いることによって、差分出力を駆動して、２つの電流差量間の差を反映するように機能する。
【００２８】
本発明を実現する装置は、大部分、当業者に公知の電子部品及び回路で構成されていることから、回路の詳細については、本発明の根底をなす概念を理解し認識する目的で、また、本発明の教示内容が不明瞭になったり又は逸れたりしないように、上述したように必要と考えられる範囲を越えて説明しない。
【００２９】
上記明細書において、本発明について特定の実施形態を参照して説明した。しかしながら、当業者は、以下の請求項に記載される本発明の範囲を逸脱することなく、様々な変形及び変更をなし得るということを認識されたい。例えば、本明細書で教示したメモリ相互接続構成で用いられる感度増幅器の回路実装例は、データ検出を実行するために変更して様々な方法で機能し得る。特定の導電性タイプのＭＯＳＦＥＴを示したが、導電性タイプの変更又はトランジスタタイプの変更を行い、相互接続構成を実現し得ることを良く理解されたい。多重化スイッチモジュール３２の回路構成は、様々な方法で変更可能であり、他方、この場合でも、容量性の負荷平衡を維持することが可能である。従って、明細書及び図は、限定的でなく例示的であると見なすものとし、また、このような全ての修正は、本発明の範囲内に含まれるものとする。
【００３０】
恩恵、他の利点、及び問題に対する解決策について、特定の実施形態に関して上述してきた。しかしながら、恩恵、利点、問題に対する解決策、及び何らかの恩恵、利点、又は解決策を生じるもしくはより顕著にするあらゆる要素（１つ又は複数）は、全ての請求項の決定的な、必要な、もしくは不可欠な特徴又は要素と解釈してはならない。本明細書において用いられる用語「含む」、「含んでいる」又は他のあらゆるその派生語は、非排他的な包括を網羅し、従って、要素の一覧を含むプロセス、方法、品目、又は装置は、それらの要素だけを含むのではなく、明確に一覧化されていない他の要素又はこのようなプロセス、方法、品目、もしくは装置に固有な他の要素も含み得ることを意図する。本明細書に用いた不定冠詞は、１つ又は１つ以上と定義する。本明細書中に用いた用語「複数の」は、２つ又は２つ以上と定義する。本明細書に用いた用語「他の」は、少なくとも第２の又はそれ以上と定義する。本明細書に用いた用語「含む」及び／又は「有する」は、含んでいる（即ち、オープンランゲージ）と定義する。本明細書中に用いた用語「結合される」は、必ずしも直接ではなく、また、必ずしも機械的にではないが、接続されるとして定義する。
【図面の簡単な説明】
【００３１】
【図１】メモリアレイ構造を示すブロック図。
【図２】平衡負荷メモリ相互接続方式を示す部分概略図。
【図３】他の形態の平衡負荷メモリ相互接続方式を示す部分概略図。
【図４】更に他の形態の平衡負荷メモリ相互接続方式を示す部分概略図。
【図５】多重化スイッチ及び関連する復号論理回路の代わりに負荷デバイスを有する本発明に基づく平衡相互接続方式を用いる他のメモリ相互接続構成を示す部分概略図。
【図６】図５の負荷の１つに対する実装例を示す概略図。
【図７】図５の負荷の１つに対する共通ソース実装の他の実装例を示す概略図。
【図８】図５の相互接続方式及び図７の負荷図によって生成される電圧で用いる感度増幅器を示す概略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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