(57)【要約】多重レベルメモリチップのプログラミング方法（図１）であって、第１のまたは最低電圧メモリ状態（１１）から、最後から２番目の電圧メモリ状態（０１）までが複数のプログラミングパルス（Ｐ；４０〜４７）によりプログラミングされ、上記複数のプログラミングパルスは複数のベリファイパルス（Ｖ；５０〜５７）と交替しながら増分的に電圧（３０）増加し、当該メモリセルの最後のまたは最高電圧メモリ状態（００）は、当該メモリセルを最高電圧メモリ状態にまで充電するのに必要な閾値電圧のプログラミングパルス（６０）によってプログラミングされる。このプログラミング方法は、セルにおける中間のメモリ状態（１０，０１）のプログラミングにおける正確さを提供すると同時に、当該セルの最後のメモリ状態（００）のプログラミングにおける速さを提供することでメモリセルのプログラミングの全体的な速さを増加させる。
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【特許請求の範囲】
【請求項１】
多重レベルメモリデバイスをプログラミングする方法であって、
メモリデバイスにおける１組のメモリセルの各々についての浮遊ゲートに電荷量を与えるように前記メモリセルに複数のプログラミングパルスを印加するステップを含み、前記プログラミングパルスは、浮遊ゲートにおける電荷量が、メモリセルの所望のメモリ状態に対応する所望の電荷量に等しくなるまで、浮遊ゲートにおける電荷量を増加させるように増分的に電圧増加し、方法はさらに、
１組のメモリセルに複数のベリファイパルスを印加するステップを含み、前記ベリファイパルスの各々は、前記プログラミングパルスの各々の後に交替して印加され、前記１組のメモリセルは、セルが最大電荷量を有する最高電圧メモリ状態に等しい第１の所望のメモリ状態を有する第１のメモリセルの部分組と、各々のメモリセルが、最高メモリ状態よりも低いそれぞれの第２の所望のメモリ状態を有する、第２のメモリセルの部分組とからなり、方法はさらに、
第２のメモリセルの部分組にある各々のメモリセルが、各々のセルについてのそれぞれの第２の所望の電圧メモリ状態にプログラミングされたことを判定するステップと、
第１のメモリセルの部分組にある各々のメモリセルに最高電圧プログラミングパルスを印加するステップとを含み、前記最高電圧プログラミングパルスは、メモリセルが第１の所望の電圧メモリ状態にあるという結果をもたらす電圧閾値レベルに等しい、方法。
【請求項２】
第２のメモリセルの部分組がそれぞれの第２の所望のメモリ状態に充電されたことを判定するステップは、
入出力制御回路の各々が１組のメモリセルにおける個々のメモリセルに接続された複数の入出力制御回路を設けるステップと、
複数の入出力制御回路と、メモリデバイスのメモリ制御部との間に接続された複数の信号線を設けるステップと、
第１のメモリセルの部分組のメモリセルに接続された入出力制御回路の各々から、メモリセルは第１の所望の電圧メモリ状態に充電されるべきであることを示す第１の信号を第１の信号線に送るステップと、
第２のメモリセルの部分組のメモリセルがそれぞれの第２の所望のメモリ状態に達したときに、メモリセルに接続された入出力制御信号の各々から、メモリセルのプログラミングが完了したことを示す第２の信号を第１の信号線に送るステップとを含む、請求項１に記載の方法。
【請求項３】
さらに、第１のメモリセルの部分組にある各々のメモリセルに最高プログラミングパルスを印加するステップの前に、第１のメモリセルの部分組にあるメモリセルに接続された入出力制御回路の各々から、第１のメモリセル群にあるメモリセルのプログラミングが完了していないことを示す第３の信号を第２の信号線に送るステップを含む、請求項２に記載の方法。
【請求項４】
さらに、第１のメモリセルの部分組にある各々のメモリセルに最高プログラミングパルスを印加するステップの後に、第１のメモリセルの部分組にある各々のメモリセルの入出力制御回路から、メモリセルのプログラミングが完了したことを示す第４の信号を第２の信号線に送るステップを含む、請求項３に記載の方法。
【請求項５】
第１の信号は入出力制御回路を第１の信号線に接続し、第２の信号は入出力制御回路を第１の信号線から切り離す、請求項２に記載の方法。
【請求項６】
第３の信号は入出力制御回路を第２の信号線に接続する、請求項３に記載の方法。
【請求項７】
第４の信号は入出力制御回路を第２の信号線から切り離す、請求項４に記載の方法。
【請求項８】
さらに、第１のメモリセルの部分組にある複数のメモリセルの各々についての入出力制御回路が第４の信号を第２の信号線に送ったときにメモリ制御部をリセットするステップを含む、請求項４に記載の方法。
【請求項９】
１組の複数のメモリセルは３２個のメモリセルを含む、請求項１に記載の方法。
【請求項１０】
多重レベルメモリデバイスはＮ個の電圧レベルを有し、ここでＮは２よりも大きい値である、請求項１に記載の方法。
【請求項１１】
多重レベルメモリデバイスは４つの電圧レベルを有する、請求項１０に記載の方法。
【請求項１２】
さらに、１組のメモリセルの各々にビット線電圧を供給するステップを含み、前記ビット線電圧は、メモリセルの所望のメモリ状態に対応する電圧値を有する、請求項１に記載の方法。
【請求項１３】
ビット線電圧の電圧値は、第２のメモリセルの部分組にあるメモリセルについてよりも、第１のメモリセルの部分組にあるメモリセルについて高い、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体メモリデバイスに関し、より特定的には、多数の状態を有するメモリデバイスのプログラミング方法に関する。
【背景技術】
【０００２】
半導体メモリデバイスの開発における主な課題の１つとしてデータ記憶密度の最大化が挙げられる。データ記憶密度とは単位面積当たりに格納され得るデータビット数である。一般的に、物理的サイズが可能な限り小さく、同時に格納されるデータの量が最大限にされたメモリチップを開発することが望まれている。この観点から、単一のメモリセル内に多数のデータビットを記憶できるメモリチップの開発が進められている。これは多重レベルメモリチップとも称されている。
【０００３】
従来におけるセル当たり単一ビット型のメモリデバイスにおいては、メモリセルは２つの情報記憶状態、すなわちオン状態かオフ状態かのうち一方を取る。このオンかオフかの組合せが情報の１ビットを規定する。２レベル型メモリにおいては、セルはその読出動作の際に閾値電圧Ｖｔについての異なる２つの値を取り得るのみであるため、必要となるのは、アドレス指定されたトランジスタが導通しているかどうかを検知することだけである。これを行なうには、一般的に、所定のドレイン−ソース間およびゲート−ソース間電圧でバイアスをかけられたメモリトランジスタを流れる電流と、同じバイアス条件下にある基準トランジスタのそれとを比較する。これは電流モードの検知を通じて直接に、または電圧モードの検知を通じて電流−電圧変換の後に行なわれる。
【０００４】
しかし、多重レベルメモリデバイスについてのプログラミングおよび検知方式はこれより複雑で、典型的には２n−１個の電圧基準が必要であり、ここでｎはセル内に格納されるビットの数である。図４を参照して、先行技術の多重レベルメモリデバイスの一例として、４つのメモリレベルに対応するセル当たり２ビットの例が示され、これは３つの電圧基準を有する。二進数１１で表わされる第１のメモリレベル１２１はメモリセルに電荷がない状態である。メモリセルが完全に充電されたメモリレベル１２４は二進数００で表わされる。（「電荷なし」および「完全に充電」という用語は、ここにおいておよびこの議論全体を通じ説明を目的として使用されるものであり、限定を意図したものではない。たとえば、（１１）状態でもわずかな量の電荷が存在する場合があり、（００）状態でも絶対最大量の電荷未満の電荷量しかないこともあるだろう。）非充電状態（１１）１２１と完全充電状態（００）１２４との間には、メモリセルが少量の電荷を有する第１の中間レベル１２２（二進数１０で表わされる）と、メモリセルが１０状態よりも多くの電荷を有しているが完全には充電されていない第２の中間レベル１２３（二進数０１で表わされる）とが存在する。メモリセルにおける各々のメモリ状態の間に示してある閾値電圧（Ｖｔ）は、メモリセル状態間での遷移に必要な閾値電圧を表わす。上述のように、４つのメモリレベルを有する２ビットセルについては、電圧基準としては１１１，１１２，１１３の３つがある。たとえば２．５ボルトの閾値電圧では、メモリ状態は基準レベル１１１にあり、ここでセルの状態は１１状態から１０状態へ遷移することになる。電圧閾値Ｖｔ＝３．５ボルトでは、メモリセルは基準レベル１１２にあり、ここでセルの状態は１０状態から０１状態へ遷移することになる。そして電圧閾値Ｖｔ＝４．５ボルトでは、メモリセルは基準レベル１１３にあり、ここでセルの状態は０１状態から００状態へ遷移する。図４に示す閾値電圧の値は単に例示のためのものであり、実際のＶｔの値はメモリセルの構成に依存する。
【０００５】
典型的なフラッシュメモリセルをプログラミングする際、セルの制御ゲートに或る電位
（たとえばおよそ３〜１２ボルトなど）が印加され、ソース端子が接地され、ドレイン端子が約５ボルトの電圧と接続される。アレイの中でこの動作を実行する場合、制御ゲート同士を接続するワード線に選択的にパルスを印加し、ドレイン同士を接続するビット線にバイアスをかけるというやり方がある。これは当業界において、フラッシュメモリセルをプログラミングする方法であるホットエレクトロン注入法として一般的に知られている。ホットエレクトロン注入法は、電荷を浮遊ゲートの中に動かして浮遊ゲートトランジスタの閾値電圧を変化させるために用いられる。高い電圧を制御ゲートに印加すると、これによって電子が生成されてチャネル内に流れ、ホットエレクトロンの一部が浮遊ゲートに注入されて浮遊ゲートの電位をより負となるよう変化させる。したがって注入は飽和する傾向にあり、浮遊ゲートトランジスタの閾値電圧は同じ傾向に従う。メモリセルトランジスタの状態を読出すまたは検知するには、その制御ゲートに動作電圧（たとえばおよそ４〜６ボルト）を印加し、ドレインには０．５〜１ボルトを印加して、ソースおよびドレイン間に流れる電流のレベルを検出することにより当該セルがどのメモリ状態にあるかを判断する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
多重レベル不揮発性メモリセルを実現する際における主な問題点の１つとして、セルを正確にプログラミングできるかどうか、すなわちセルトランジスタの浮遊ゲートに対し、閾値電圧の目標値を得るために必要とされるだけの電荷量を与えることができるかどうか、というものがある。先行技術において、正確に電荷を与えることの問題と取組むために用いられる一般的なやり方は、セルごとにプログラミングしてベリファイするという手法を用いることである。このプログラミング・ベリファイ手法においては、プログラミング動作は或る数の部分的なステップに分割され、各々のステップの後にセルが検知されて目標閾値電圧に達したかどうかが判断され、そうでなければプログラミングが続行される。プログラミングの際には各々のセルが独立して制御されるため、この技術によれば、１バイト全体あるいは数バイトにわたり同時プログラミングが可能である。この手順により、有限プログラミングステップを用いることに内在する量子化により可能な正確さで確実に目標値Ｖｔに達することができる。しかしこのプロセスは非常に長時間にわたることがあり、さらにオンチップ論理回路による制御が必要である。
【０００７】
図５に典型的なプログラミング・ベリファイ技術を例示する。図５に示すように、メモリセルのプログラミングは、一連の交替する電圧パルスのプログラミングおよびベリファイにより実現される。各々のプログラミングパルスの電圧１３０は、所望の目標電圧に達するまで時間１３２に対して増分的に増加する。ベリファイパルスの電圧レベルはプログラミングプロセス全体にわたって一定にとどまる。たとえば、図示のように、最初のベリファイパルス１５１の後に最初のプログラミングパルス１４１が実行され、これにベリファイパルス１５２が続く。それから、電位を増分的に増加させた次のプログラミングパルス１４２が印加され、これにベリファイパルス１５３が続き、それから、先のプログラミングステップよりも電圧増加させた３番目のプログラミングパルス１４３が続き、これに次のベリファイパルス１５４が続く。そして、最後のプログラミングパルス１４７が印加されてセルが所望のメモリ状態の閾値電圧に達し得るまで上記の手順を行なう。図５に見て取ることができるように、グラフの形状は階段に類似しており、このプログラミング方法は一般的に当業界において階段状ゲート電圧ランプ（ｒａｍｐ）プログラミングとして知られている。この階段式の方法は多くの特許に記載されており、これにはたとえば米国特許第５，０４３，９４０号、第５，２６８，８７０号、第５，２９３，５６０号、および第５，４３４，８２５号などが含まれる。
【０００８】
先行技術に従う階段式プログラミング方法には速さと正確さとの兼ね合いがある。階段の傾斜がより小さく、よりなだらかであれば精度は向上するがプログラミング全体が完了
するまでの時間は長くなる一方、階段の傾斜が急であれば高速化されるが精度は落ちる。
【０００９】
この発明の目的は、プログラミングでの正確さと高速化との両方を提供する多重レベルメモリチップのプログラミング方法を提供することである。
【課題を解決するための手段】
【００１０】
発明の概要
上記目的は、メモリセルにおける１番目または最低電圧メモリ状態から最後から２番目の電圧メモリ状態までのプログラミングに先行技術の階段式プログラミング方法を組み込んだ、多重レベルメモリチップのプログラミング方法により達成される。この後、最後の（最高）メモリ状態にプログラミングされるべきメモリセル以外のメモリセルすべてのメモリ状態がプログラミングされたと判断された後、プログラミングパルスは、最後の電圧メモリ状態をプログラミングするのに必要なプログラミング電圧まで速やかにランプアップする。この発明の方法によれば、メモリセルのさまざまな状態を通じて正確にプログラミングすることが可能である。その一方で、メモリセルの最後の状態により必要とされる正確さは大きくないことから、この方法によれば、メモリセルの最後の電圧メモリ状態を速やかにプログラミングしてメモリセルのプログラミングにおける全体的な速さを増加させることが可能となる。したがって、この発明の方法によれば、セルに正確な電荷量を与えるのに必要な正確さを犠牲にすることなくメモリセルのプログラミングを高速化することが可能である。
【発明を実施するための最良の形態】
【００１１】
図１を参照して、２ビットの多重レベルメモリセルにおいて、「１１」メモリ状態２０、「１０」メモリ状態２１、「０１」メモリ状態２２、および「００」メモリ状態２３の４つのメモリ状態が設けられる。上述のように、１１状態ではセルの浮遊ゲートには電荷がない。浮遊ゲートでの電荷は状態１０そして状態０１を通じて増加し、状態００においてセルは完全に充電されている（やはり上述のように、「電荷なし」および「完全に充電」という用語はここにおいて説明を目的として使用されるものであり、限定を意図したものではない）。この発明は、メモリセルが最後から２番目の電圧メモリ状態（図１では「０１状態」２５）にプログラミングされた後においては、セルを完全充電状態までプログラミングするのにそれほど正確である必要はないという認識に基づいてなされたものである。
【００１２】
図１において、１１状態から１０状態へのメモリセルのプログラミングでは先行技術に類似の方法が用いられていることを見て取ることができる。すなわち、増分的に電圧増加する一連のプログラミングパルス４０，４１，４２をメモリセルの制御ゲートに印加して対応する量の電荷を浮遊ゲートに与えている。各プログラミングパルス間ではベリファイパルス５０，５１，５２を印加してセルの状態を調べる。このプログラミング・ベリファイプロセスは、メモリセルの状態が１０から０１に移っても継続する。セルが０１または最後から２番目のメモリ状態に達すると（図１では時刻３２で示される）、メモリセルを最後のメモリ状態（００）に置くために必要な閾値を超える電圧レベルを有するプログラミングパルス６０をメモリセルに印加する。これにより、セルは先行技術よりもはるかに急速に最後のメモリ状態（００）に達することが可能となる。セルの最後の最高電圧メモリ状態をプログラミングする際には、より遅いプログラミング・ベリファイ手法は必要でないため、セルが最後から２番目の状態に達した後、速やかにプログラミング電圧を最高閾値レベルまでランプアップさせることにより、デバイスのメモリセルのプログラミングについての全体的な速度が増加する。
【００１３】
図２を参照して、プログラミングパルスの電圧３４が時間３７に対してプロットされる。メモリセルを１１状態から１０状態にプログラミングする際、および１０状態から０１
状態にプログラミングする際にプログラミング電圧対時間のグラフが有するであろう傾斜８０は、階段式プログラミング・ベリファイ方法を用いた場合に予想される緩やかな増加をたどる。この後、最後の状態００にプログラミングする際、セルを００状態にプログラミングするのに必要な閾値電圧にまでプログラミング電圧をランプアップさせる。線８５の傾斜はほとんど垂直であり、グラフで見て取ることができるように、セルは００状態の電圧レベル９０まで極めて急速にプログラミングされる。
【００１４】
なお、中間の状態１０および０１のプログラミングを表わす線８０の傾斜は、これら中間のレベルをどれほど速くプログラミングすることが望まれているのかに依存して、より急であってもより平坦であってもよい。先行技術の階段式方法を用いて上記中間のレベルをプログラミングするには速さと正確さとの兼ね合いが必須である。したがって、より高い速さが望まれていれば線８０の傾斜をより急にし、より大きな正確さが望まれており、より多くのプログラミング・ベリファイパルスが必要とされれば傾斜を小さくする。
【００１５】
上述のように、１１、１０および０１の状態にあるメモリセルは階段式プログラミング・ベリファイ方法を用いてプログラミングされる。１１、１０および０１のメモリセルがすべてプログラミングされたと判断されれば、これはすなわちプログラミングされずに残っているメモリセルは００メモリセルのみであることを意味している。これによりプログラミングアルゴリズムに変化が引起こされ、セルを００状態にプログラミングするのに必要な閾値電圧にまでプログラミング電圧をランプアップさせる。図２に示すように、最高プログラミング電圧までのランプアップは、関連のメモリセルのプログラミング速度およびデータの内容に依存して階段式プログラミングアルゴリズム８０における任意の時点で行なうことができる。たとえば線８１は、電圧をランプするステップがプログラミングサイクルの開始直後に行なわれることを示し、すなわちセルはすべて００状態にプログラミングされる必要があることを示している。線８２はそれほどプログラミング速度が速くはない事例を示しており、線８５での例はより遅いプログラミング速度である。図２に示した線同士の異なりは、プログラミング速度およびプログラミングされるべきデータにおけるばらつきに起因する。したがって、この発明のプログラミング方法によれば、００でない状態のすべてが所望のプログラミングレベルに達した後、速やかに最後のメモリ状態のプログラミングが行なわれるため、メモリアレイでのプログラミング速度におけるばらつきが補償される。
【００１６】
図２を参照して、００状態のプログラミングを行なうために先行技術の階段式方法を引続いて使用した場合、結果として生じる線の傾斜８７はよりなだらかなものとなり、００状態がプログラミングされるのはより後の時点になってからである。これに加え、階段式方法を用いた場合、セルが００状態に達する前に飽和してしまってメモリセルが最後のメモリ状態に達しないというおそれがある。メモリセルを００状態にプログラミングするのに必要な閾値電圧にプログラミング電圧を速やかにランプアップさせることにより、メモリセルが００状態のプログラミングレベルに達しないという問題がなくなる。
【００１７】
図３を参照して、１対の信号線２１０，２２０を用い、特定の列のメモリアレイに接続されたメモリセルのプログラミング状態を判断する。個々のメモリセルはプログラミングされる群として配置される。好ましい実施例においては、１つの群に３２個のメモリセルがあり、各々の群は８バイトの情報を構成する。しかしながら、この群は所望のどのサイズのものであってもよい。
【００１８】
図３は、群におけるメモリセル２９１，２９２〜３５０の各々についての入出力制御回路２０１，２０２〜２５０の代表的な例を示す。各入出力制御回路２０１とそれぞれのメモリセル２９１との間には通常１つ以上のゲート制御トランジスタ３７５が設けられる。入出力制御回路２０１〜２５０の各々は、それぞれのメモリセルのプログラミングを制御
するための判断を行なう検知回路および状態機械を含む。入出力制御回路はいくつかの異なる態様で設計され得る。この発明に関する入出力制御回路の特定の詳細については後に述べる。
【００１９】
メモリセル群における入出力制御回路２０１〜２５０の各々は、第１のトランジスタ２２２を介して多重レベルレディ信号線２２０（ＭＬＣ）に接続され、第２のトランジスタ２１２を介して全体群レディ信号線２１０（ＯＶＥＲＡＬＬ）に接続される。トランジスタ２２２，２１２の各々はｎ型ＭＯＳ素子であり、そのゲート端子は入出力制御回路２０１に接続され、ソース端子は信号接地に接続され、ドレイン端子はそれぞれのレディ信号線２１０，２２０に接続される。トランジスタ２２２，２１２はプルダウントランジスタとして機能し、レディ信号線２２０，２１０の電圧を引下げるように働く。多重レベルレディ信号線２２０は、当該のメモリセルが階段式プログラミング方法から最高電圧プログラミングパルスの適用へいつでもプログラミング遷移できるかどうかを示す。全体レディ群信号線２１０は、特定の群にあるセルすべてのプログラミングが完了しているかどうかを示す。信号線２１０，２２０の各々は弱いｐ型ＭＯＳトランジスタ２１５，２２５に接続され、これらトランジスタは信号線の電圧を引上げるプルアップトランジスタとして働く。プルアップトランジスタ２１５，２２５の各々において、ドレイン端子はそれぞれの信号線２１０，２２０に接続され、ゲート端子は信号接地に接続され、ソース端子は電源電圧２１７，２２７に接続される。
【００２０】
入出力制御回路２０１〜２５０の各々は、多重レベルレディ信号線２２０および全体群信号線および２１０を通じてメモリ主制御部（図示せず）と通信する状態機械を有する。或るメモリセルがプログラミングを終了させると、その入出力制御回路２０１はそれぞれのｎ型プルダウントランジスタ２２２をオフにして当該メモリセルを全体群信号線２１０から解放する。全体群信号線２１０は、プルダウントランジスタ２１２のうちいずれかがオンであればロウまたは「偽」状態にとどまるが、それはプルダウントランジスタ２１２がプルアップトランジスタ２１５よりも強い素子だからである。１列にある群のメモリセルすべてが所望のレベルにプログラミングされたときにはプルダウントランジスタ２１２はすべてオフであり、全体群信号線２１０はハイまたは「真」状態に切換わる。この信号を受けてメモリ主制御部はリセットをトリガし、メモリ主制御部は次の群のメモリセルをプログラミングすることができる。メモリセルのうちいずれかが所望の電圧レベルにまで完全にプログラミングされていなければ、全体群信号線２１０はロウまたは「偽」にとどまる。
【００２１】
メモリセルのいずれかについてのプルダウントランジスタ２２２がオンであるとき、多重レベル信号線２２０はロウ状態にある。特定の入出力制御素子２０７についてのプルダウントランジスタ２２２は、入出力制御素子２０１からロウの制御信号を受取るとオフになる。これに伴ない、入出力素子２０１は多重レベル信号線２２０から解放される。プルダウントランジスタ２２２はその信号を受けて、２つの条件のうち１つにおいてオフになる。メモリセルが最高電圧プログラミング状態（００）にプログラミングされる第１の条件においては、入出力制御素子２０１は速やかに信号を送って当該入出力制御素子を多重レベル信号線２２０から解放する。これは多重レベルプログラミングがもはや必要でないことを示している。一方、メモリセルが最高電圧プログラミング状態とは異なる状態（１１，１０，０１）にプログラミングされる第２の条件においては、この特定のメモリセルのプログラミングが完了したときに入出力制御素子はプルダウントランジスタ２２２をオフにする。上述の全体群信号線２１０と同様に、多重レベル信号線２２０は、プルダウントランジスタすべてがオフでかつ入出力制御回路／メモリセルすべてが信号線２２０から解放されるまでロウ状態にある。その後、信号線２２０の電圧がプルアップトランジスタ２２５により引上げられ、多重レベル信号線２２０はハイ状態に置かれる。
【００２２】
全体信号線２１０がロウでかつ多重レベル信号線２２０がロウであるとき、メモリセル群はプログラミング・ベリファイ階段式方法を用いてプログラミングしている。多重レベル信号２２０がハイ状態に移ると、これはセルのうちいくつかが既に所望の状態（１１、１０または０１）にプログラミングされており、かつプログラミングされずに残っているセルは００セルのみであることを意味している。この時点では、００セルは決定されていない状態にプログラミングされたにすぎない。その後、００セルは増加されたプログラミング電圧を受けて００状態に置かれる。
【００２３】
この発明のプログラミング方法がどのように動作するのかについての一例として、図３を参照して、入出力制御回路２０１，２５０についての各メモリセルが最高電圧メモリ状態（００）にプログラミングされ、入出力制御回路２０２についてのメモリセルは０１状態にプログラミングされ、群にある残りのメモリセル（図示せず）は１０状態にプログラミングされると仮定する。全体群信号線２１０はリセットされてロウ状態にあり、これはすなわち当該群のプログラミングが完了していないことを意味している。入出力制御回路２０１，２０８は速やかに多重レベル信号線２２０に信号を送ってこれらメモリセルを多重レベル信号線２２０から解放するが、それはこれらメモリセルが最高状態（００）にプログラミングされることになるからである。メモリセル群のプログラミングはプログラミング・ベリファイ階段式方法を用いて開始する。プログラミング電圧が、１０状態にプログラミングされるべきメモリセルが既にプログラミングされているレベルに達すると、これらメモリセルの入出力制御回路は信号を送ってそれぞれのトランジスタを多重レベル信号線２２０から解放する。しかしプログラミング速度にはばらつきがあるため、これが同じ瞬間に行なわれるとは限らない。すなわち、この場合、入出力制御回路２０２についてのプルダウントランジスタ２２３がなおオンである唯一のプルダウントランジスタである見込みが高い。入出力制御回路２０２についてのメモリセルが所望の状態（０１）にプログラミングされるまでプログラミング・ベリファイ階段式方法を継続させる。その時点でトランジスタ２２３がオフになって多重レベル信号線がハイになる。その信号を受けてプログラミング方法において変化が引起こされ、００メモリセル２０１，２５０をプログラミングするための最高電圧プログラミングパルスを生成するようメモリ制御部に指示がなされる。メモリセル２０１，２５０がプログラミングされたとき、当該群にあるメモリセル２０１〜２５０はすべてプログラミングされており、それぞれの入出力制御回路は、全体群信号線２１０に接続されたプルダウントランジスタ２１２をオフにする。それから全体群信号線２１０がハイ状態に引上げられ、これはプログラミングが完了したことをメモリ主制御部に知らせて信号線２１０，２２０のリセットを引起こす。
【００２４】
この発明の好ましい実施例においては、メモリセルの各々に供給されるビット線電圧は各々異なるメモリ状態につき異なることになる。低い方のメモリ状態１１，１０はより低いビット線電圧を有し、プログラミングアルゴリズムを遅くしてより良好な制御をもたらす一方で、高い方のメモリ状態０１，００にはより高いビット線電圧が用いられることになる。しかしながら、この発明は、各々異なる状態につき同じビット線電圧を用いたり、または上述のもの以外のさまざまなビット線電圧を用いて実現されることもある。
【００２５】
この発明のプログラミング方法により、セルの全体的なプログラミングを先行技術のプログラミング方法よりも高速に行なうことが可能である。一方で、上述のプログラミング方法により、中間の状態０１および１０をプログラミングするのに必要な正確さも提供される。したがって、この発明は正確さおよび高速化の両方を提供し、先行技術による多重レベルメモリセルのプログラミング方法に対する改良を提供するものである。上述の２ビット４メモリ状態のメモリセルは例示のものであり、この発明のプログラミング方法は任意の数のビットおよび対応のメモリ状態を有する多重レベルメモリセルで実現可能である。
【図面の簡単な説明】
【００２６】
【図１】この発明で用いられるプログラミング・ベリファイパルスステップについて考えられ得る電圧対時間の関係を示すグラフである。
【図２】４つのメモリ状態を有する２ビットメモリセルをプログラミングするためのプログラミングパルスの電圧対時間の関係を示すグラフである。
【図３】メモリセルのプログラミング状態を判定するのに用いられる回路の概略図である。
【図４】先行技術において公知である４メモリ状態の２ビットメモリセルを代表的に示す図である。
【図５】先行技術において公知である、階段式プログラミング方法のプログラミング・ベリファイパルスステップについての電圧対時間の関係を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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