(57)【要約】適応比例積分制御ループ（２０９，２１０）は、非同期サンプリング速度変換に使用のため出力サンプリング速度で入力の正確な測定を行う。入力カウンタ（２００）は、入力サンプルを計数し、そしてその出力は、ラッチ（２０１）により出力サンプリング速度でサンプリングされる。ラッチ（２０１）の出力は、可変利得セクション（２０３，２０５）及び積分器セクション（２０８）を備える閉ループ回路（２１０）に通される。積分器の出力を用いて、多相フィルタの係数を操作することができる。本発明は、速い設定時間及び良好な雑音減衰の利点を有する。
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【特許請求の範囲】
【請求項１】
入力サンプリング速度対出力サンプリング速度の比（ＦSin／ＦSout）を決定するためのサンプリング速度変換装置であって、
勾配の第１のランプ信号ＦSinを発生する手段と、
第１のランプ信号を速度ＦSoutでサンプリングして、第２のランプ信号を生成する手段と、
第２のランプ信号と閉ループ制御システムにより発生されたフィードバック信号との差から成る入力を有し、それにより定常状態で当該閉ループ制御システムの出力がＦSin／ＦSoutに等しい、前記閉ループ制御システムと
を備えるサンプリング速度変換装置。
【請求項２】
前記閉ループ制御システムが固定の利得回路を含む請求項１記載のサンプリング速度変換装置。
【請求項３】
前記閉ループ制御システムが２つの分岐を含み、各分岐が時間と共に変化可能な利得を有する請求項１記載のサンプリング速度変換装置。
【請求項４】
前記閉ループ制御システムが出力積分器を含む請求項１から３のいずれか一項に記載のサンプリング速度変換装置。
【請求項５】
前記２つの分岐のうちの第１の分岐が、積分器を含み、
前記サンプリング速度変換装置が更に、各分岐の出力を加算する加算器を含む
請求項３又は４記載のサンプリング速度変換装置。
【請求項６】
第１のランプ信号を発生する前記手段が、クロック入力信号ＦSinを有するカウンタを備える請求項１から５のいずれか一項に記載のサンプリング速度変換装置。
【請求項７】
第２のランプ信号を与える前記の手段が、速度ＦSoutでクロックされるラッチを備える請求項１から６のいずれか一項に記載のサンプリング速度変換装置。
【請求項８】
サンプリング速度変換に使用のための、入力サンプリング速度対出力サンプリング速度の比（ＦSin／ＦSout）を決定する方法において、
勾配の第１のランプ信号ＦSinを発生するステップと、
第１のランプ信号を速度ＦSoutでサンプリングして、第２のランプ信号を生成するステップと、
第２のランプ信号を閉ループ制御システムに通すことによりＦSin／ＦSoutに等しい定常状態出力を発生するステップと
を備える方法。
【請求項９】
第２のランプ信号を利得回路に通すステップと、
前記利得回路により発生されたフィードバック信号を第２のランプ信号から減算するステップと
を更に含む請求項８記載の方法。
【請求項１０】
第２のランプ信号を利得回路の第１及び第２の分岐に通すステップと、
第１の分岐の積分された出力を第２の分岐の出力と加算して、加算された出力を生成するステップと、
前記加算された出力を積分して、積分された出力を生成するステップと、
当該積分された出力を第２のランプ信号から減算するステップと
を更に含む請求項９記載の方法。
【請求項１１】
前記利得回路の各分岐の利得を、出力サンプリング速度に等しい速度で調整するステップを更に含む請求項１０記載の方法。
【請求項１２】
請求項１から７のいずれか一項に記載のサンプリング速度変換装置を含むサンプリング速度変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非同期サンプリング速度変換に関し、詳細には入力サンプリング速度と出力サンプリング速度との比を測定する装置に関する。
【背景技術】
【０００２】
ディジタル信号処理のある応用においては、信号のサンプリング速度を変えて、それをある量だけ低減又は増大する必要が有る。例えば、異なる種類の信号（例えば、ファクシミリ、音声、ビデオ）を送信及び受信する通信システムにおいては、様々な信号を対応する帯域幅に応じて異なる速度で処理する必要がある。信号を所与の速度から異なる速度へ変換するプロセスは、サンプリング速度変換と呼ばれる。入力サンプルと出力サンプルとが独立のクロックにより制御される応用においては、そのプロセスは、非同期サンプリング速度変換と呼ばれる。サンプリング速度変換技術の概要は、Ｊ．Ｐｒｏａｋｉｓ及びＤ．Ｍａｎｏｌａｋｉｓによる「ディジタル信号処理（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ）」（第３版、Ｐｒｅｎｔｉｃｅ  Ｈａｌｌ発行、１９９６年）に見いだすことができる。
【０００３】
任意のサンプリング係数を用いて信号のサンプリング速度を変換するため、元のアナログ信号は、再構成され、次いで所望のサンプリング速度で再サンプリングされねばならない。ディジタル領域で、アナログ信号の代わりに、非常に高くオーバサンプリングされた信号を用いることができる。全ての出力サンプルのタイミングがオーバサンプリングされた信号の対応サンプルと正確に一致する場合、誤りは生じないであろう。
【０００４】
非同期サンプリング速度変換においては、これは、入力及び出力の信号と関連付けられたクロックが非同期であるので当てはまらない。従って、出力サンプリングのタイミングは、如何にオーバサンプリング係数が高くても、オーバサンプリングされた信号の対応サンプルと決して正確に一致し得ない。そこで、出力サンプルの値が、オーバサンプリングされた信号の最も近いサンプルから取られる。このケースにおける出力サンプルの値は、それらが取られた正確な時間を表さず、それは、雑音を出力信号に導入することと等価である。オーバサンプリング係数が高ければ高いほど、雑音は出力信号により少なく導入される。この雑音を所与の雑音フロアより下に減衰させる（スプリアス阻止（ｓｐｕｒｉｏｕｓ  ｒｅｊｅｃｔｉｏｎ））オーバサンプリング係数を見つけることができる。この方法の欠点は、極端に高いオーバサンプリング係数を用いる場合のみ良好なスプリアス阻止を達成することができることである。
【０００５】
幾らかのスプリアス阻止はまた、オーバサンプリングされた信号の２つの隣接サンプルの全てが線形に補間されて、再サンプリングをいずれの任意の時点に可能にする場合、はるかに一層低いオーバサンプリング係数を用いて、達成されることができる。
【０００６】
全く等価なアプローチは、その係数が線形に補間される補間（多相）フィルタを入力信号に適用することである。この種の補間フィルタは、概念的に、区分的に連続の線形インパルス応答を有する。
【０００７】
非同期サンプリング速度変換を実行する最も直接的な方法は、ディジタル／アナログ（Ｄ／Ａ）変換器１００を用いてディジタル信号をアナログ信号に変換し、次いでアナログ／ディジタル（Ａ／Ｄ）変換器１０１を用いてこのアナログ信号を新しいサンプリング速度で再サンプリングする方法である（図１参照）。
【０００８】
図２は、時間領域及び周波数領域の両方におけるアナログ非同期サンプリング速度変換段階を示す。時間領域において、アナログ非同期サンプリング速度変換は次のように説明し得る。入力ディジタル信号１０２のサンプリング速度はＦSinである。入力ディジタル信号１０２は、アナログ・ロー・パス・フィルタ・インパルス応答１０３と畳み込み処理（ｃｏｎｖｏｌｖｅ）され、元のアナログ信号１０４を再構成する。次いで、そのアナログ信号１０４は、インパルス列１０５により乗算され、結果としてＦSoutでサンプリングされた出力ディジタル信号１０６を生じる。
【０００９】
周波数領域において、アナログ非同期サンプリング速度変換は次のように説明し得る。入力ディジタル信号１０７のスペクトルは、アナログ・ロー・パス・フィルタ１０８の周波数応答により乗算され、結果としてアナログ信号１０９のスペクトルを生じる。次いで、そのアナログ信号１０９のスペクトルは、インパルス列１１０と畳み込み処理され、結果として出力ディジタル信号１１１のスペクトルを生じる。
【００１０】
ディジタル非同期サンプリング速度変換理論は、幾らかの変更を伴ったアナログ・サンプリング速度変換の概念に基づいている。アナログ非同期サンプリング速度変換をディジタル領域へ投影しようと試みるとき、次の問題が生じる。
【００１１】
１．アナログ・ロー・パス・フィルタのインパルス応答１０３は、時間的に連続であり、従って無限の係数記憶を必要とする。
２．再構成されたアナログ信号１０４がまた連続であり、従って無限個の信号値の計算を必要とする。
【００１２】
第１の問題は、その係数が補間されるディジタル有限インパルス応答（ＦＩＲ）フィルタである疑似アナログ・フィルタを用いることにより解決することができる。第２の問題は、出力ディジタル信号を直接計算することにより解決される。こうして、再サンプリング段階中で省かれた全ての信号値は最初には計算されない。
【００１３】
図３は、時間領域及び周波数領域の両方における疑似アナログ・フィルタの設計プロセスを示す。アナログ・フィルタのインパルス応答１１２（１０３と同じ）は、インパルス列１１３により乗算され、それをＲ×ＦSinでサンプリングする。ここで、Ｒはオーバサンプリング係数として定義される。乗算の積は、離散インパルス応答１１４である。離散インパルス応答１１４のサンプルは、読み出し専用メモリ（ＲＯＭ）に格納される。疑似アナログ・インパルス応答１１６は、離散インパルス応答の線形補間である。疑似アナログ・インパルス応答１１６はまた、２サンプル幅の三角波１１５との離散インパルス応答１１４の畳み込みとして見ることができる。
【００１４】
３次ラグランジュ、エルミート、２次接触及びＢスプラインのような様々な他の補間方法を用いることができる。他の補間方法は、アナログ・インパルス応答のより良好な評価を生成し得るが、しかしより高度の計算の複雑さの代償を伴う。
【００１５】
周波数領域において、疑似アナログ・フィルタ設計は、次のように見ることができる。アナログ・フィルタの周波数応答１１７（１０８と同じ）は、インパルス応答１１８と畳み込み処理されて、離散周波数応答１１９のスペクトルを生成する。三角波１１５のスペクトルは、ｓｉｎｃ2関数１２０の形式を有する。疑似アナログ・フィルタの周波数応答１２１は、離散周波数応答１１９とｓｉｎｃ2関数１２０との積である。
【００１６】
時間領域及び周波数領域の両方において、疑似アナログ・フィルタはアナログ・フィルタの正確な再生物でないことが分かることができる。疑似アナログ・フィルタの周波数応答１２１は、次の２つの主要な歪みを含む。即ち、
１．ゼロを中心にしたスペクトルがｓｉｎｃ2主ローブのロールオフを有する。
２．スペクトルのイメージ（ｉｍａｇｅｓ）が完全には減衰されない。
【００１７】
オーバサンプリング係数Ｒを増大することにより、三角波のスペクトル１２０を「引き伸ばす（ｓｔｒｅｔｃｈｅｄ）」ことができる。その引き伸ばしは、ｓｉｎｃ2ロールオフを低減し、そしてそのノッチを広げる。ノッチが広くなればなるほど、疑似アナログ周波数応答１２１におけるイメージの減衰がより強くなる（より高いスプリアス阻止）。線形補間により起きた歪みは、単純にオーバサンプリング比Ｒを増大することによりいずれの所望のレベルより下に低減されることができる。大きいオーバサンプリング比の不利益は、フィルタ係数１１４を格納するため大きいＲＯＭが必要とされることである。
【００１８】
図４は、典型的なディジタル・サンプリング速度変換アルゴリズムを示す。入力ディジタル信号１２１は信号１０２と同一であり、疑似アナログ・フィルタのインパルス応答１２２は信号１１６と同一であり、そして出力ディジタル信号１２３は信号１０６と同一である。
【００１９】
１つの出力サンプルｙ［ｍ0］を計算するため、例えば、次のステップを実行する必要がある。
１．最後の入力サンプルの指標である整数ｎ0、及び入力信号の指標に関してｍ0とｎ0との間の位相である端数ｆを特定する。下記の式１．１の左辺の表現は、出力信号の指標に関して、所望の出力サンプルの時点である。式１．１の右辺の表現は、入力信号の指標に関して、所望の出力サンプルの時点である。
【００２０】
【数１】
2005521320.tif 000003
【００２１】
２．疑似アナログ・フィルタの最後の係数をｍ0とそろえ、そしてインパルス応答１２２と入力ディジタル信号１２１との間の相対位相を計算する。相対位相は、ｆ．Ｒの端数部分である。
【００２２】
３．入力ディジタル信号１２１の各サンプルに対して、それは、そろえられたインパルス応答１２２の境界内に落ち、線形補間を用いてインパルス応答１２２の値を計算する。相対位相は、当該補間の重み付け係数である。
【００２３】
４．どの入力ディジタル信号１２１もインパルス応答１２２の対応する補間値を乗算し、そしてその積を加算して、ｙ［ｍ0］を獲得する。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上記式１及び２に見られるように、ディジタル非同期サンプリング速度変換は、入力サンプリング速度と出力サンプリング速度との間の実際の比を測定することを組み込む。比の測定は、次の要件に準拠することが好ましい。
【００２５】
・非常に高い精度（スプリアス阻止劣化を回避するため）
・ジッタ阻止（ｊｉｔｔｅｒ  ｒｅｊｅｃｔｉｏｎ）
・速い設定時間
・入力サンプリング速度と出力サンプリング速度との変動を遅くするための自己調整
【課題を解決するための手段】
【００２６】
ディジタル非同期サンプリング速度変換の第１段階（即ち、上記ステップ１）は、それが入力サンプリング速度と出力サンプリング速度との間の一時的比の測定を伴うので、いずれの速度変換アルゴリズムの最も重要且つ困難な部分である。このステップを高精度且つ非常に速い設定時間でもって実行する機構は、特に有利であろう。
【００２７】
上でリストした残りのステップ２−４は、遙かにより直接的であり、そしてそのステップは、ディジタル信号プロセッサ（ＤＳＰ）で又は専用のコプロセッサのソフトウエアで容易に実行することができる。
【００２８】
本発明の第１の局面に従って、入力サンプリング速度対出力サンプリング速度の比（ＦSin／ＦSout）を決定するためのサンプリング速度変換装置であって、
勾配の第１のランプ信号ＦSinを発生する手段と、
第１のランプ信号を速度ＦSoutでサンプリングして、第２のランプ信号を生成する手段と、
第２のランプ信号と閉ループ制御システムにより発生されたフィードバック信号との差から成る入力を有し、それにより定常状態で当該閉ループ制御システムの出力がＦSin／ＦSoutに等しい、前記閉ループ制御システムと
を備えるサンプリング速度変換装置が提供される。
【００２９】
本発明は、速い設定時間及び良好な量子化雑音減衰の利点を有する。
閉ループ制御システムは、固定の利得を有する単純な利得回路として実行され得る。代替として、利得回路は２つの分岐に分割され得て、各分岐は時間と共に変化可能な利得を有する。
【００３０】
好適な実施形態においては、閉ループ制御システムは、最後の入力サンプルの指標である整数（ｎ0）と、入力サンプルと出力サンプルとの間の位相差に関連する端数（ｆ）とを有する出力を生成する出力積分器を含む。出力積分器の出力が、非同期サンプリング速度変換器の一部を構成する多相フィルタの係数を操作（ｓｔｅｅｒ）するため用いられ得る。
【００３１】
本発明の第２の局面に従って、サンプリング速度変換に使用のための、入力サンプリング速度対出力サンプリング速度の比（ＦSin／ＦSout）を決定する方法であって、
勾配の第１のランプ信号ＦSinを発生するステップと、
第１のランプ信号を速度ＦSoutでサンプリングして、第２のランプ信号を生成するステップと、
第２のランプ信号を閉ループ制御システムに通すことによりＦSin／ＦSoutに等しい定常状態出力を発生するステップと
を備える方法が提供される。
【００３２】
本発明の幾つかの実施形態が、ここで、例示としてのみ、図面を参照して説明されるであろう。
【発明を実施するための最良の形態】
【００３３】
図５及び図６を参照して、本発明の特定の実施形態は、ハードウエアで実現される第１セクション２０９を有する適応比例積分制御ループ（ＡＰＩＣＬ）と、ＤＳＰ又は専用コプロセッサ上で動作することができるソフトウエアで実現される第２セクション２１０とから成る。
【００３４】
図５に示されるＡＰＩＣＬシステムは、２つのクロック入力、即ち、入力クロック（ＦSin）及び出力クロック（ＦSout）を有する。ＡＰＩＣＬ出力は、整数部がｎ0であり端数部（ｆｒａｃｔｉｏｎ  ｐａｒｔ）がｆである実数である。
【００３５】
入力カウンタ２００は、到来サンプルを計数し、そしてその出力は、ＦSinでサンプリングされたランプ信号２１１として見られ得て、その勾配はＦSinに等しい。このランプ信号２１１は、ラッチ２０１によりＦSoutでサンプリングされて、この点以降の全ての処理をＦSoutで行うのを可能にする。ラッチ２０１の出力は、平均勾配がまたＦSinであるランプ信号２１２であるが、しかし当該信号は、幾らかの量子化雑音２１３を含む。量子化雑音値は、ラッチ２０１への入力が常に整数であるがしかし連続のランプでないので、０と−１との間の任意の値を取りうる。そのランプの量子化雑音を低減するため、ラッチ２０１の出力は、閉ループに制御信号として供給される。
【００３６】
ＡＰＩＣＬの出力は、減算器２０２にフィードバックされ、そこで、その出力は、制御信号から減算される。減算器２０２の出力は、誤差信号として定義される。この誤差信号は、２つの分岐、即ち、比例分岐及び積分分岐に供給される。比例分岐において、誤差信号は、減衰器２０３により減衰される。減衰器２０３の利得Ｋpは、時間と共に変化可能であり、そしてそれは、利得制御部２０４により制御される。積分分岐においては、誤差信号は、減衰器２０５により減衰される。減衰器２０５の利得Ｋiがまた、時間と共に変化可能であり、そしてそれは、利得制御部２０４により制御される。積分分岐における減衰された誤差信号は、積分器２０６により出力クロックのサイクル毎に１回積分される。比例分岐及び積分分岐からの信号は、加算器２０７で加算される。その和は積分器２０８に供給され、当該積分器２０８は出力クロックのサイクル毎に１回積分する。
【００３７】
定常状態において、加算器２０７の出力は、ＦSin／ＦSoutの正確な測定値である。ｍ0出力クロック・サイクル後に、積分器２０８の出力は、式１．２の右辺の表現により表され得る。従って、定常状態では、積分器２０８の出力は、整数部がｎ0で端数部がｆである実数である。
【００３８】
次の状況を考える。
１．積分器２０８の入力での値がＦSin／ＦSoutより小さい
２．積分器２０８の入力での値がＦSin／ＦSoutより大きい
３．積分器２０８の入力での値がＦSin／ＦSoutに等しい。
【００３９】
第１のケースにおいては、積分器２０８の出力の勾配は、制御信号の勾配より小さい。或る時点で、制御信号の値は、積分器２０８の出力の値を超えるであろう。この時点で、誤差信号が正となり、そして積分器２０８の入力での値が増大し始めるであろう。
【００４０】
第２のケースにおいては、積分器２０８の出力の勾配は、制御信号の勾配より大きい。或る時点で、積分器２０８の出力の値は、制御信号の値を超えるであろう。この時点で、誤差信号が負となり、そして積分器２０８の入力での値が低減し始めるであろう。
【００４１】
第３のケースにおいては、積分器２０８の出力の勾配が制御信号の勾配と等しい。これは、一定の誤差信号を示す。当該誤差がゼロでない場合、ループは、誤差信号がゼロへ減衰するまで、上記の２つの状態のうちの１つへ直ちに戻るであろう。
【００４２】
上記の３つのケースは、定常状態において、積分器２０８の入力での値がＦSin／ＦSoutに等しく、そして誤差信号がゼロに等しいことを示す。
Ｋp及びＫiに対して適切な値を選定することは、次の設計の考慮を伴う。
【００４３】
・精度−制御信号の量子化雑音を減衰させるため小さいＫpを必要とする。
・ジッタ阻止−ループをゆっくり応答させるため小さいＫp及びＫiを必要とする。
・速い設定時間−ループを迅速に応答させるため大きいＫp及びＫiを必要とする。
・自己調整−ループを迅速に応答させるため大きいＫp及びＫiを必要とする。
【００４４】
利得制御部２０４機構を用いて、最小のトレードオフを有するこれらの矛盾する設計考慮事項をうまく処理する。一定のＫp及びＫiを用いる代わりに、ＡＰＩＣＬは、可変利得を組み込む。スタートアップ（開始）の際に、Ｋp及びＫiは大きくて、速い設定時間を可能にする。当該ループが落ち着き（ｓｅｔｔｌｅ）始めるとき、Ｋp及びＫiは、徐々に或る一定の値まで低減される。シミュレーションは、利得制御部２０４が図７に示されるように、Ｋp及びＫiを指数関数的に低減する。Ｋp及びＫiの指数関数的減分は、出力クロックのサイクル毎に１回Ｋp及びＫiに一定の係数を乗算することにより達成される。
【００４５】
乗算を回避する必要がある場合、Ｋp及びＫiの両方が２jの値（ｊは整数）のみを取り得る。そのようなケースにおいては、減衰器２０３及び２０５は、それらの入力信号のビットをシフトさせるだけである（図８参照）。
【００４６】
シミュレーションは、ループが５ｍｓ（ミリ秒）以下で静かに（ｇｒａｃｅｆｕｌｌｙ）落ち着くことを示し、それは数百ミリ秒で落ち着く既知の非同期サンプリング速度変換と比較すると優秀な結果である。
【００４７】
図９は、ＡＰＩＣＬの第１の部分の機能を実行するステップのフロー・チャートを示す。出力クロックの立ち上がり端毎に、ステップ２１６で開始するルーチンが実行される。
ステップ２１７において、Ｋiが最小値（Ｋimin）以下であるか、又はそれより上かについて決定が行われる。ＫiがＫimin以下でない場合、Ｋi及びＫpの両方に係数ｂを乗算することによりＫi及びＫpの両方に対して調整を行う（ステップ２１８及び２１９）。
【００４８】
ステップ２２０において、Ｎに対する現在値が、ラッチ２０１の出力から読み出され、そしてそれが減算器２０２に供給される。
ステップ２２１において、誤差信号Ｅが、減算器２０２により、積分器２０８の出力Ｉ2をＮから減算することにより生成される。
【００４９】
ステップ２２２において、積分器２０６の出力が、値Ｅ・Ｋｉを前のＩ1値に加えることにより計算される。
ステップ２２３において、値Ｒが、値Ｉ1を値Ｅ・Ｋｐに加えることにより計算される。
【００５０】
ステップ２２４において、新しいＩ2値が、ＲをＩ2の前の値に加えることにより決定される。
最後に、ステップ２２５において、積分器２０８における積分プロセスが、出力ｎ0及びｆをもたらす。
【００５１】
図１０を参照すると、非同期サンプリング速度変換器２２８に統合化されたＡＰＩＣＬが示されている。非同期サンプリング速度変換器２２８の第１の部分２２９は、データを入力サンプリング速度ＦSinで処理し、そしてその第２の部分２３０は、データを出力サンプリング速度ＦSoutで処理する。
【００５２】
第１の部分２２９は、入力バッファ２３１及び×２アップサンプリング・モジュール２３２を備え、その×２アップサンプリング・モジュール２３２の出力は、ロー・パス・プリフィルタ２３３に供給される。ロー・パス・プリフィルタ２３３の出力は、多相フィルタ２３４の入力に供給され、その多相フィルタ２３４は、係数補間モジュール２３５及びＡＰＩＣＬ２３６と共に、上記第２の部分を構成する。
【００５３】
ＡＰＩＣＬ２３６が入力サンプリング速度と出力サンプリング速度との（一時的）比を測定するので、この測定は、非同期サンプリング速度変換器２２８が入力データと出力データとの間の位相関係の経過を追い、それに応じて多相フィルタ係数を操作するのを可能にする。
【００５４】
特に、ＡＰＩＣＬ出力の整数部分ｎ0を用いて、入力データ・バッファ２３１に対するポインタを計算し、そして係数補間モジュール２３５が端数部分ｆを用いて多相フィルタ係数を計算する。
【００５５】
プリフィルタ・タスクは、入力クロック・サイクル毎に１回実行される。多相フィルタ・タスク、係数補間及びＡＰＩＣＬタスクは、出力クロック・サイクル毎に実行される。
【図面の簡単な説明】
【００５６】
【図１】図１は、サンプリング速度変換のための既知の技術を説明する概略ブロック図である。
【図２】図２は、典型的なアナログ・サンプリング速度変換プロセスにおけるサンプリング速度変換段階を説明するグラフを示す。
【図３】図３は、既知の疑似アナログ・フィルタの設計プロセスを説明するグラフである。
【図４】図４は、典型的なディジタル・サンプリング速度変換アルゴリズムを説明するグラフを示す。
【図５】図５は、本発明に従ったサンプリング速度変換装置のブロック図である。
【図６】図６は、図５のサンプリング速度変換装置の動作を説明するグラフを示す。
【図７】図７は、図５のサンプリング速度変換装置の利得制御を示すグラフである。
【図８】図８は、図５のサンプリング速度変換装置の利得制御を示す別のグラフである。
【図９】図９は、図５のサンプリング速度変換装置の動作を説明するフロー・チャートである。
【図１０】図１０は、非同期のサンプリング速度変換器における図５のサンプリング速度変換装置の積分を示すブロック図である。
【図１】
2005521320.tif 000004
【図２】
2005521320.tif 000005
【図３】
2005521320.tif 000006
【図４】
2005521320.tif 000007
【図５】
2005521320.tif 000008
【図６】
2005521320.tif 000009
【図７】
2005521320.tif 000010
【図８】
2005521320.tif 000011
【図９】
2005521320.tif 000012
【図１０】
2005521320.tif 000013
【国際調査報告】
2005521320.tif 000014
2005521320.tif 000015