(57)【要約】本発明の実施形態は、ホスト開発システムがバックグラウンド・デバッグ通信インターフェイス（５２）に接続され、且つ、バックグラウンド・デバッグモードがイネーブル状態である時、発振器の停止を防止するメカニズムに関する。これによって、対象データ処理システムが低電力モードである時、バックグラウンド・デバッグ動作の継続が可能である。他の実施形態は、正しいクロック速度をバックグラウンド通信に対して決定できるように、ホスト開発システムによる対象データ処理システムからの同期タイミングパルスの要求を可能にするためのメカニズムに関する。他の実施形態は、システムクロック装置とバックグラウンド・デバッグシステム（１４）を有するデータ処理システムに関し、この場合、バックグラウンド・デバッグシステムには、システムクロック装置とは別のバックグラウンド・デバッグクロック装置と、イネーブル制御（４４）と、が含まれる。イネーブル制御がアサートされると、バックグラウンド・デバッグクロック装置は、システムクロック装置とは独立に、イネーブル状態になる。
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【特許請求の範囲】
【請求項１】
イネーブル制御（４４）を有するバックグラウンド・デバッグシステム（１４）と、
バックグラウンド・デバッグシステムに接続され、イネーブル制御を受信するように適合されたクロック装置（１９）であって、発振を停止することが可能である前記クロック装置（１９）とを備え、
イネーブル制御がアサートされると、クロック装置が発振を停止しないようにされる、データ処理システム。
【請求項２】
クロック装置（１９）に接続されたバックグラウンド・デバッグシステム（１４）を有するデータ処理システムを動作させるための方法において、
低電力モードを入力する工程と、その低電力モードの間、クロック装置は、発振を停止することが可能であることと、
バックグラウンド・デバッグイネーブル制御（４４）をアサートする工程と、
バックグラウンド・デバッグイネーブル制御をアサートする工程に応答して、バックグラウンド・デバッグシステムが、クロック装置が発振を停止しないようにする工程とを含む方法。
【請求項３】
所定の通信プロトコルにより、記号継続時間を有する記号の転送が可能な通信インターフェイス（５２）と、
通信インターフェイスに接続され、かつ同期要求を受信するように適合された同期検出装置（６４）と、前記同期要求は記号継続時間よりも長い継続時間を有することと、
通信インターフェイスに接続され、同期要求に対して同期応答を供給するように適合された同期応答装置（６６）とを含む、データ処理システム。
【請求項４】
請求項３に記載のデータ処理システムであって、同期応答は、所定の応答継続時間を有するデータ処理システム。
【請求項５】
請求項３に記載のデータ処理システムであって、
同期要求は、データ処理システムの外部にあるホスト装置によって供給され、
同期応答は、データ処理システムによってホスト装置に供給され、ホスト装置は、同期応答からタイミング情報を決定することが可能である、データ処理システム。
【請求項６】
データ処理システムにおいて、
データ処理システムの外部にあるホスト装置との通信が可能である非同期通信インターフェイス（５２）と、
非同期通信インターフェイスに接続されたバックグラウンド・デバッグシステム（１４）とを含み、前記バックグラウンド・デバッグシステムは、
ホスト装置から同期要求を受信するように適合された同期検出装置（６４）と、
同期要求に応答してホスト装置に対して同期応答を供給するように適合された同期応答装置（６６）とを備える、データ処理システム。
【請求項７】
請求項６に記載のデータ処理システムであって、
非同期通信インターフェイスは、通信プロトコルに従って、所定の記号継続時間を有する記号の転送が可能であり、
ホスト装置は、所定の記号継続時間よりも長い継続時間にわたって同期要求をアサートするデータ処理システム。
【請求項８】
第１データ処理システムを第２データ処理システムに同期させる方法であって、第１データ処理システム及び第２データ処理システムは、所定の記号継続時間を有する記号を転送するための通信プロトコルによって通信を行ない、前記方法は、
所定の記号継続時間よりも長い継続時間を有する同期要求を供給する工程と、
同期要求に応答して、所定の固定継続時間を有する同期応答を供給する工程と、が含まれる方法。
【請求項９】
バックグラウンド・デバッグクロック装置（１９）と、バックグラウンド・デバッグクロック装置に接続されたイネーブル制御（４４）とを有するバックグラウンド・デバッグシステム（１４）と、
バックグラウンド・デバッグシステムに接続されたシステムクロック装置であって、システム発振器に接続されるように適合され、システム発振器の発振停止が可能な前記システムクロック装置とを備える、データ処理システムであって、
イネーブル制御がアサートされると、バックグラウンド・デバッグクロック装置がイネーブル状態になるデータ処理システム。
【請求項１０】
システムクロック装置に接続されたバックグラウンド・デバッグシステムを有するデータ処理システムを動作させる方法であって、前記バックグラウンド・デバッグシステムがバックグラウンド・デバッグクロック装置を有し、前記方法は、
低電力モードを入力する工程と、低電力モード中、システムクロック装置が、データ処理システムに対する発振を防止することと、
バックグラウンド・デバッグイネーブル制御をアサートする工程と、
バックグラウンド・デバッグイネーブル制御をアサートする工程に応答して、システムクロック装置から独立して、バックグラウンド・デバッグクロック装置の発振をイネーブル状態にする工程とを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、本出願と同日に出願され審査受付番号ＳＣ１１０６４ＴＨを有する米国特許出願、表題「デバッグ情報を格納するためのオンチップＦＩＦＯを有するデータ処理システムとその方法（ＤＡＴＡ  ＰＲＯＣＥＳＳＩＮＧ  ＳＹＳＴＥＭ  ＷＩＴＨ  ＯＮ−ＣＨＩＰ  ＦＩＦＯ  ＦＯＲ  ＳＴＯＲＩＮＧ  ＤＥＢＵＧ  ＩＮＦＯＲＭＡＴＩＯＮ  ＡＮＤ  ＭＥＴＨＯＤ  ＴＨＥＲＥＦＯＲ）」に関連し、前記出願は本明細書中に参照により援用され、また、本出願の現譲受人に付与されたものである。
【０００２】
本発明は、一般的にデータ処理システムに関し、特に、オンチップ・バックグラウンド・デバッグシステムを有するデータ処理システムに関する。
【背景技術】
【０００３】
消費電力を低減するために、現在のデータ処理システムは、多くの場合、アプリケーションプログラムにより、システムクロック速度の調整や発振器の停止さえも行なう。これらの動作によって、ホスト開発システムは、その通信速度を調整して、対象のデータ処理システム内におけるこれらの変更に適応しなければならない場合がある。対象のシステム発振器が停止される場合、バックグラウンド通信も停止し、従って、対象のシステムメモリ位置の読み取り又は書き込み等、通常のデバッグ動作が阻止される。従って、アプリケーションプログラムが、システムクロック速度を停止又は調整する間、通常のデバッグ動作を可能にする必要性が存在する。またホスト開発システムが、対象のデータ処理システムとのバックグラウンド通信用の正確なクロック速度を決定する必要性も存在する。
【発明を実施するための最良の形態】
【０００４】
本発明は、制限するためではなく一例として添付の図に例示されるが、図においては、同様な参照番号は同様な要素を示す。
図の要素は、説明を簡単に又明確にするために示し、必ずしも縮尺通りに描かれていないことを当業者は理解されるであろう。例えば、図における幾つかの要素の寸法は、本発明による実施形態の理解促進の一助となるように、他の要素に対して誇張している場合がある。
【０００５】
本明細書中に用いたように、用語「バス」は、データ、アドレス、制御、又は状態等、１つ以上の様々な種類の情報を転送するために用いられ得る複数の信号又は伝導体を指すために用いられる。用語「アサート」は、信号、状態ビット、又は同様な装置をその論理的真の状態にすることを指す場合に用いられる。用語「ネゲート」又は「ディアサート」は、信号、状態ビット、又は同様な装置をその論理的偽の状態にすることを指す場合に用いられる。信号（又は状態ビット等）がアクティブハイの場合、論理的真の状態は、論理レベル１であり、論理的偽の状態は、論理レベル０である。信号（又は状態ビット等）がアクティブローの場合、論理的真の状態は、論理レベル０であり、論理的偽の状態は、論理レベル１である。また「ハイ」は、論理レベル１を指すために用い、一方、「ロー」は、論理レベル０を指すために用いられ得る。
【０００６】
図１は、本発明の一実施形態に基づくデータ処理システム１０をブロック図の形態で示す。データ処理システム１０は、マイクロコントローラ、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）等の任意の処理システムであってよい。データ処理システム１０には、ＣＰＵ１２、クロック装置１９、メモリモジュール１６、他のモジュール１８、デバッグモジュール２０、内部アドレスバス２２、内部データバス２４、及び制御信号２６が含まれる。ＣＰＵ１２には、バックグラウンド・デバッグシステム（ＢＤＳ）１４が含まれる。ＢＤＳ１４には、バックグラウンド通信インターフェイス５２が含まれる。内部データバス２４、内部アドレスバス２２、及び制御信号２６は、データ処理システム１０において、ＣＰＵ１２と各周辺モジュールとの間に接続される。クロック装置１９は、制御信号２６を介してＣＰＵ１２に接続され、かつ、信号４４，５４を介してＢＤＳ１４に接続される。また、クロック装置１９には、発振回路に接続するためのインターフェイス信号４８，４９が含まれる。
【０００７】
動作時、ＣＰＵ１２は、データバス２４を介して、メモリモジュール１６に格納されたソフトウェアプログラムから命令を受信して実行する。次に、ＣＰＵ１２は、データ処理システムの他の資源に指示して、又は、その資源を用いて、何らかのタスクを実行する。メモリモジュール１６は、これらに限定するものではないが、スタティック・ランダムアクセス・メモリ、ダイナミック・ランダムアクセス・メモリ、又は、例えば、フラッシュメモリ等の任意の種類の不揮発性メモリを含む如何なる種類のメモリであってもよい。他のモジュール１８は、もう１つのメモリモジュール、アナログ−デジタル変換器、タイマモジュール、例えば、ＣＡＮモジュールのようなシリアル通信モジュール、汎用入／出力モジュール等であってもよい。デバッグモジュール２０は、プログラムのデバッグが可能な任意の適切なデバッグモジュールであってよい。
【０００８】
クロック装置１９は、ＥＮ＿ＢＤＭ４４とバックグラウンド・デバッグクロック５４を介して、バックグラウンド・デバッグシステム１４に接続される。信号４８，４９は、外部発振器要素にインターフェイス信号を供給する。またクロック装置１９は、制御信号２６を介して、制御信号を送受信する。例えば、クロック装置１９は、ＣＰＵ１２にクロック信号を供給し、かつ、制御信号２６を介してＳＴＯＰ信号を受信する。またクロック装置１９は、ＣＰＵ１２、メモリモジュール１６、デバッグモジュール２０、及び他のモジュール１８にシステムクロックを供給する。（クロック装置１９については、図２を参照して、以下において更に議論する。）
またＢＤＳ１４には、ホスト開発システムを（対象システムとも称する）データ処理システム１０に接続させるバックグラウンド通信インターフェイス５２が含まれる。従って、ホスト開発システムは、バックグラウンド通信インターフェイス５２を介してデバッグ動作を実行し得る。一実施形態において、バックグラウンド通信インターフェイス５２は、非同期双方向単線インターフェイスであってよい。本実施形態において、ＢＤＳ１４は、ホストシステムでデバッグ動作を行なうための一つの外部ピンのみを必要とする。他の実施形態においては、ＪＴＡＧインターフェイス等の他の適切な通信インターフェイスを用い得る。
【０００９】
図２は、図１のクロック装置１９及びＣＰＵ１２の一部並びに外部発振器要素３０を示す。一実施形態において、外部発振器要素３０には、水晶振動子即ち共振器３２と、帰還抵抗３４と、２つの負荷コンデンサ３６，３８とが含まれ、全て従来のピアス発振器構成で接続される。しかしながら、他の実施形態では、他の適切な発振器要素及び構成を用い得る。クロック装置１９には、インバータ４２と、ＮＡＮＤゲート６６，６２と、クロック制御４６とが含まれる。ＮＡＮＤゲート６６は、ＳＴＯＰ信号６８、インバータ４２、及びＮＡＮＤゲート６２に接続される。ＮＡＮＤゲート６２（発振増幅器６２とも称する）は、発振器要素３０とクロック制御４６とに接続される。インバータ４２は、ＢＤＳ１４からＥＮ＿ＢＤＭ４４を受信し、クロック制御４６は、ＢＤＳ１４にバックグラウンド・デバッグクロック５４を供給する。ＣＰＵ１２には、コマンドアドレス７０を介してアドレス生成装置７４に接続されたＢＤＳ１４が含まれる。またアドレス生成装置７４は、ＣＰＵアドレス７２を受信し、アドレスバス２２を介してシステムアドレスを供給する。またＢＤＳ１４は、バックグラウンド通信インターフェイス５２、データバス２４、及び制御信号２６に双方向で接続される。
【００１０】
動作時、クロック装置１９の発振増幅器６２は、アクティブハイイネーブル信号６４をディアサートすることによって、ディセーブル状態にされ得る。従来技術のシステムにおいて、消費電力を低減するために、データ処理システムが停止モードになると、発振増幅器はディセーブル状態になる（従って、発振器をディセーブル状態にする）。しかしながら、図２の実施形態において、イネーブル信号６４は、ＮＡＮＤゲート６６の出力によって駆動される。ＮＡＮＤゲート６６への２つの入力は、ＳＴＯＰ信号６８と停止イネーブル制御信号４０である。本実施形態において、信号６８及び信号４０の双方は、アクティブハイ信号であることに留意されたい。またＳＴＯＰ信号６８は、ＣＰＵの命令によって生成され、電力を低減するためにデータ処理システム１０を停止モード（又は、低電力モード）に設定し得ることに留意されたい。通常動作時には、一般的に、如何なるホストシステムもバックグラウンド通信インターフェイス５２に接続されず、また、ＥＮ＿ＢＤＭ４４はローである（即ち、ＢＤＳ１４がイネーブル状態ではない）。従って、ＮＡＮＤゲート６６の入力部における停止イネーブル制御信号４０は、ハイである。従って、通常動作時、ＳＴＯＰ信号６８がそれぞれローであるか又はハイであるかによって、ＳＴＯＰ信号６８は、発振器が動作するか又は停止するかを判断する。また通常動作時、アドレス生成装置７４は、ＣＰＵアドレス７２からの情報をアドレスバス２２に送る。例えば、ＣＰＵアドレス７２は、ＣＰＵ１２内の実行装置（図示せず）からアドレスを受信し得る。
【００１１】
しかしながら、開発及びデバッグ動作時、ホストシステムは、一般的に、バックグラウンド通信インターフェイス５２に接続され、かつＥＮ＿ＢＤＭ４４はハイである。これによって、ＢＤＳ１４はイネーブル状態になって、入力をインバータ４２へ送り、停止イネーブル制御信号４０がローになる。これによって、ＳＴＯＰ信号６８の状態に関わらず、ＮＡＮＤゲート６６の出力は強制的にハイにされる。従って、これによって、ＢＤＳ１４は、ＳＴＯＰ信号６８とは独立して、発振増幅器６２をイネーブル状態にし得る。またＳＴＯＰ信号６８は、データ処理システム１０内の他の回路を駆動し、デバッグ動作中、ＢＤＳ１４が発振器を強制的に動作状態のままにさせている場合、依然として他のシステムクロックが停止され得ることに留意されたい。またＢＤＳ１４は、データバス２４、制御信号２６、及びアドレスバス２２を用いて、例えば、メモリからの読み出し及びメモリへの書き込み等のバックグラウンド・デバッグ動作を行なう。このようなデバッグ動作の間、アドレス生成装置７４が、コマンドアドレス７０上で、ＢＤＳ１４からアドレスバス２２にアドレスを送ることによって、ＢＤＳ１４は、データ処理システムのメモリへのアクセスが可能になる。
【００１２】
従って、本発明の様々な実施形態によって、ホスト開発システムがバックグラウンド通信インターフェイスに接続され、バックグラウンド・デバッグモードがイネーブル状態である場合、発振器が動作を継続するように、発振器停止モードの通常動作は無効にされることが理解できる。これによって、バックグラウンド・デバッグ通信インターフェイスは、動作を継続することが可能になり、従って、他のデータ処理システムモジュールが電力を節約するためにシャットダウンされている間、通常のデバッグ動作は、依然として実行され得る。例えば、バックグラウンド・デバッグモードがイネーブル状態である場合、ホスト開発システムは、ＲＥＡＤ＿ＳＴＡＴＵＳコマンドを送って対象システムの状態を判断するが、一方、残りのデータ処理システムモジュールは、シャットダウンしたままである。
【００１３】
図２を再度参照すると、クロック制御４６は、発振器要素３０から基準発振器信号４８を受信し、その基準信号４８に基づいてＢＤＳ１４にバックグラウンド・デバッグクロック５４を供給する。クロック制御４６には、基準発振器信号を調整するために、分周器等の回路を含み得る。従って、発振器基準信号の周波数のみが分かっており、クロック制御４６の詳細が分かっていないホスト開発システムは、クロック制御４６によって生成されるシステムクロックの実際の周波数を判断することが不可能な場合がある。従って、図３及び図４を参照して議論するように、ＢＤＳ１４は、ホストシステムで正しくそのデバッグ動作を行なうために、この問題に対処しなければならない。
【００１４】
図３は、ＢＤＳ１４の一実施形態を示す。バックグラウンド通信インターフェイス５２は、外部ホスト開発システム（即ち、外部デバッグホストシステム）から信号を受信するものであり、シリアルコマンド復号器ブロック５６、コマンド応答ブロック５８、同期（ｓｙｎｃ）検出ブロック６４、及び同期（ｓｙｎｃ）応答ブロック６６に接続されている。バックグラウンド・デバッグクロック信号５４は、シリアルコマンド復号器ブロック５６、コマンド応答ブロック５８、同期検出ブロック６４、及び同期応答ブロック６６における動作のタイミングを制御する。またコマンド応答ブロック５８は、データバス２４と制御信号２６とに接続されることによって、シリアル・バックグラウンド・コマンドが、メモリ及びレジスタ値の読み書きしたり、又は、ＧＯ、ＴＲＡＣＥ、若しくは、ｅｎｔｅｒ−ａｃｔｉｖｅ−ＢＡＣＫＧＲＯＵＮＤ（「アクティブ・バックグラウンド入力）等のデバッグコマンドを起動したりすることが可能になる。またシリアルコマンド復号器５６は、ＥＮ＿ＢＤＭ４４を供給するＢＤＭイネーブル回路４３に接続される。
【００１５】
ＢＤＭイネーブル回路４３は、その制御ビットの一つとしてＥＮ＿ＢＤＭ４４を格納するための制御レジスタを備えてもよいし、あるいは、ＥＮ＿ＢＤＭ４４をアサートするように設計された他の回路を備えてもよい。一実施形態において、ＥＮ＿ＢＤＭ４４は、バックグラウンド通信インターフェイス５２を介して、ホスト開発システムにより発せられるＢＤＳコマンドによってのみアクセス可能な制御レジスタに格納されるビットであり得る。これによって、ユーザコードが、故意に又は間違ってＥＮ＿ＢＤＭ４４をアサートしたり、ＳＴＯＰ信号６８を無効にしたりできなくなる。他の実施形態において、ＥＮ＿ＢＤＭ４４は、制御ビットとして格納されなくてもよく、その代わり、いつバックグラウンド通信インターフェイス５２を介して有効なデバッグ通信が行われているか検出する論理回路によってアサートされ得る。他の実施形態では、ＢＤＭイネーブル回路４３を参照して説明したもの以外の、ＥＮ＿ＢＤＭ４４をアサートしてＢＤＳ１４をイネーブル状態にするための異なるメカニズムおよび回路が用いられ得る。
【００１６】
バックグラウンド・デバッグ動作中、シリアルコマンド及びデータは、バックグラウンド通信インターフェイス５２を介して受信され、また、シリアルコマンド復号器５６によって復号化される。次に、コマンド応答ブロック５８は、データバス２４の信号と制御信号２６を用いて要求されたコマンドを実行する。いくつかのコマンドの場合、データは、データバス２４及び制御信号２６を介してデータ処理システム１０に書き込まれる。他のコマンドの場合、データは、データバス２４及び制御信号２６を介してデータ処理システム１０から読み取られ、それらのデータはバックグラウンド通信インターフェイス５２を介してシリアルデータストリームとしてホスト開発システムに送り返される。一実施形態において、所定の通信プロトコルによれば、シリアルコマンド復号器５６及びコマンド応答ブロック５８によって処理される全てのコマンド及びデータは、図４に示した記号タイミングに従う。この例示のプロトコルにおいて、ホスト開発システムをバックグラウンド通信インターフェイス５２に接続するラインは、本実施形態においては、バックグラウンド・デバッグクロック５４の１６周期である記号継続時間の約４分の３を越える間、ロー状態にアサートされない。（以下の記載において、バックグラウンド通信インターフェイス５２は、ホスト開発システムからバックグラウンド通信インターフェイス５２に接続される通信線も指し得ることを留意されたい。即ち、ホスト開発システムに接続された場合、バックグラウンド通信インターフェイス５２は、バックグラウンド通信線５２とも称され得る。）
図４に、バックグラウンド通信線５２における通常のシリアルコマンド及びデータに対する論理１記号継続時間（即ち、ビット時間）及び論理０記号継続時間（即ち、ビット時間）のタイミングを示す。本実施形態において、各記号は、立下りの端で始まり、バックグラウンド・デバッグクロック５４の１６周期分である。各ビット時間に対する論理値は、「サンプリング・ポイント」というラベルによって図４に示したように、ビット時間の中間付近でサンプリングされる。論理１記号の場合、信号が、ビット時間の中間においてサンプリングされるときに、論理１であるように、その信号はビット時間の約４分の１の間にわたってロー状態にアサートされる。他の選択肢として、信号がサンプリングされるときに、その信号が正しい値（論理１）を与えるために、信号がサンプリング点より前にディアサートされる限りは、任意の時間にわたって信号はロー状態にアサートされ得る。同様に、論理０記号の場合、信号は、ビット時間の中間においてサンプリングされるときに、論理ゼロであるように、ビット時間の約４分の３の間にわたってロー状態にアサートされる。他の選択肢として、新しい記号の開始の前に信号がサンプリング及びディアサートされるときに、信号が正しい値（論理０）を与えるために、信号がサンプリング点でロー状態にアサートされる限り、信号は任意の長さの時間にわたってロー状態にアサートされ得る。即ち、論理０記号の場合、信号が次の記号の開始前の或る時間にディアサートされる前に、その信号は、現在の記号の継続時間を過ぎても、ロー状態にアサートされた状態を維持し得る。本実施形態においては、通常のデバッグ通信中、バックグラウンド通信線５２は、決して論理０の場合に対するよりも長い間にわたってロー状態にアサートされない。
【００１７】
また図４は、上述した例示のプロトコルを用いて、同期（ｓｙｎｃ）要求及び同期（ｓｙｎｃ）応答のタイミングを示す。外部ホスト開発システムが、バックグラウンド・デバッグクロック５４の少なくとも１２８周期の間にわたってバックグラウンド通信線５２をロー状態にアサートすると、同期要求が起動される。データ処理システム１０（即ち、対象システム）における同期検出ブロック６４がこの同期要求を検出した場合、同期検出ブロック６４はバックグラウンド通信線５２がディアサートされたハイレベルに戻るまで待機する。次に、同期応答ブロック６６は、（バックグラウンド通信線５２が少なくとも要求と応答の間に明確な中断を提供するハイ状態に戻るのに十分な）バックグラウンド・デバッグクロック５４の数周期の間にわたって遅延し、次に、バックグラウンド・デバッグクロック５４の１２８周期の間にわたってバックグラウンド通信線５２をアサートする。次に、外部ホスト開発システムは、このロー状態の同期応答信号の継続時間を測定して、後続のバックグラウンド通信に対する正しい速度を決定することができる。
【００１８】
上述したように、外部ホスト開発システムは、デバッグ動作を実行するための正しいプロセッサ速度を検出することは不可能である。従って、同期要求及び応答メカニズムによって、ホスト開発システムが対象システムとのバックグラウンド通信用の正しいクロック速度を決定することが可能となる。要約すると、ホスト開発システムは、バックグラウンド通信信号を、該バックグラウンド通信信号が通常の通信に対してアサートされるよりも遥かに長い時間の間にわたって、アサートすることによって、対象システムから同期タイミングパルスを要求する。この要求を認識すると、対象システムは、通信クロック信号の特定回数周期の間にわたって、バックグラウンド通信信号をアサートすることによって応答する。ホストは、この応答パルスの長さを測定して、正しい通信速度を決定する。従って、同期要求及び応答を用いて、第１データ処理システムを第２データ処理システムに同期させることができ、これはホスト及び対象システムだけに限定されない。
【００１９】
他の実施形態は、継続時間及び形式が異なる記号を定義し得る他の通信プロトコルに基づき通信を行ない得る。例えば、記号の継続時間は、図４に示した１６周期より長くても短くてもよい。また、記号は、記号継続時間中、異なる点でサンプルされることがある。従って、同期要求は、上述した１２８周期より長くても又は短くてもよい。一般的に、同期要求は、最大記号継続時間よりもかなり長い。例えば、図４の実施形態において、１２８周期は、少なくとも（通常の記号継続時間に対応する）１６周期より長く、また、クロック信号の十分な許容範囲及び任意の測定誤差にも対処し得る。幾つかの実施形態において、同期要求の継続時間は、通常の記号における継続時間の少なくとも２倍であると定義され得る。一方、対象システムによって送信された同期応答は、送信された固定回数の周期を用いてホストシステムが正しく時間を測定できるように、継続時間が固定されている。しかしながら、ホストは、対象システムに対して非同期であり得るため、同期応答の測定には何らかの不確実性が存在し得る。従って、測定の不確実性の影響を最小限に抑えるために、かつホストシステムがより正確なタイミング情報を得ることができるように、同期応答に対して（通常の記号の継続時間と比較して）十分に長い継続時間を選択すべきである。しかし、他の実施形態では、同期要求及び同期応答の継続時間に対して数多くの異なる組み合わせを利用し得る。
【００２０】
データ処理システム１０の他の実施形態において、ＢＤＳ１４には、クロック装置１９とは独立した、抵抗−コンデンサ（ＲＣ）発振器等の内蔵型発振器を含み得る。このようなシステムにおいて、ＳＴＯＰ信号６８を無効にするために用いられるものと類似した論理を用いて、内蔵型発振器を適切にイネーブル状態にし得る。例えば、この内蔵型発振器は、システム発振器の動作にかかわらず、有効な通信がバックグラウンド通信線５２上で検出された場合に、イネーブル状態にされ得る。従って、データ処理システム用のシステム発振器は停止モードにされ得、それにもかかわらず、ＢＤＳ１４は、デバッグ動作の実行を継続し得る。ＲＣ発振器等の内蔵型発振器がＢＤＭ１４によって用いられる場合、一般的にホストシステムは、そのタイミング情報の予備知識を有していない。このことは、部分的には、ＲＣ発振器が、一般的に、広い周波数許容範囲を有するために、周波数を知ることが難しいためである。しかしながら、上述したように、ホストシステムは、同期応答を介してＢＤＭ１４から適切なタイミング情報を得るために、同期要求を利用し得る。
【００２１】
本発明について、特定の伝導の種類又は電位の極性に関して説明したが、伝導の種類及び電位の極性を反対にしてもよいことが当業者には理解されよう。例えば、アクティブハイとして設計された信号は、アクティブローとして設計してもよく、また、アクティブローとして設計された信号は、アクティブハイとして設計してもよい。当業者は、このような変更に対応するために回路を如何に修正するか理解されたであろう。
【００２２】
前述の明細書において、本発明について、特定の実施形態を参照して説明した。しかしながら、当業者は、上述した請求項に記載されたように本発明の範囲から逸脱することなく、様々な修正及び変更を行ない得ることを理解される。従って、明細書及び図は、限定の意図よりむしろ例示を意図すると見なすべきであり、また、このような修正は、本発明の範囲内に全て含まれることを意図する。
【００２３】
利益、他の利点、及び問題に対する解決策について、特定の実施形態に関して上述した。しかしながら、利益、利点、問題に対する解決策、及び、何らかの利益、利点、若しくは解決策を生じ得る又はより顕著にし得るどの要素（群）も、何れか若しくは全ての請求項の、重要な、必要な、又は本質的な特徴若しくは要素として解釈されるべきものではない。本明細書中に用いたように、用語「含む」、「含まれる」、又はその用語の他の変形語は、非排他的な包括を網羅することを意図し、従って、列挙した要素を含むプロセス、方法、物、装置は、これらの要素だけを含むのではなく、明確に列記されていない又はこのようなプロセス、方法、物、装置に固有な他の要素を含み得る。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態を示すデータ処理システムのブロック図。
【図２】本発明の一実施形態に基づく、図1 のクロック装置及び中央処理装置の一部の部分ブロック図及び部分概略図。
【図３】本発明の一実施形態に基づく、図1 のバックグラウンド・デバッグシステムのブロック図。
【図４】本発明の一実施形態に基づく、論理１記号、論理ゼロ記号、並びに同期要求及び応答のタイミング図。
【図１】
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【図２】
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【図３】
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【図４】
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【国際公開パンフレット】
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【国際公開パンフレット（コレクトバージョン）】
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【国際調査報告】
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