(57)【要約】ＲＡＭアレイのセンス増幅器のストローブタイミングの自己較正システム及び方法。方法の一例では、ＲＡＭアレイのビットライン読み出しに用いる２つのセンス増幅器（１１０、１２０）のタイミングが遅延ロックループ回路（ＤＬＬ）（１５０）により制御される。第１のセンス増幅器のストローブタイミングは、センス増幅器（１１０）が失敗するまで減少される。しかしながら、第２のセンス増幅器（１２０）は適切なタイミングマージンを有し、ＲＡＭビットラインの実際の読み出しに使用される。第１のセンス増幅器（１１０）によるＲＡＭの読み出しが失敗すると、ＤＬＬ（１５０）はストローブタイミングを延長する。最小しきい値が一旦設定されると、第２のセンス増幅器（１２０）は第１のセンス増幅器（１１０）と第２のセンス増幅器（１２０）の間に組み込まれたタイミングマージンにより正しいデータを常に読み出す。かくして、システムは、最小時間が変化するが各読み出しサイクルに対するＲＡＭアレイ読み出しタイミングを始終最適化する。
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【特許請求の範囲】
【請求項１】
メモリデバイスのビットラインに結合され、各々がストローブ入力及びデータ出力を有する第１及び第２のセンス増幅器と、
第１及び第２のセンス増幅器のデータ出力に結合され、第２のセンス増幅器のデータ出力上のデータと第１のセンス増幅器のデータ出力上のデータとを比較する比較回路と、
比較回路の出力及び第１のセンス増幅器のストローブ入力に結合された遅延ロックループ（ＤＬＬ）回路とより成り、
遅延ロックループ回路は、第１のセンス増幅器のデータ出力上のデータと第２のセンス増幅器のデータ出力上のデータとが相違すれば基準クロック信号に関する第１のセンス増幅器のストローブ信号のタイミングを調整するセンス増幅器ストローブシステム。
【請求項２】
メモリデバイスはＲＡＭアレイである請求項１のシステム。
【請求項３】
比較回路は、
第１及び第２のセンス増幅器の出力に結合され、第１、第２及び第３のグリッチ検出出力を有するグリッチ検出回路を含む請求項１のシステム。
【請求項４】
アップダウンシフトレジスタの出力及びマルチプレクサの出力を介するグリッチの検出によりセンス増幅器のストローブ信号のタイミングが調整される請求項３のシステム。
【請求項５】
ＤＬＬは、
シフトレジスタ出力と、グリッチ検出回路の出力に結合された第１、第２及び第３のシフトレジスタ入力とを有するアップダウンシフトレジスタと、
基準クロック信号によりクロッキングされる遅延タイミング連鎖入力及び遅延タイミング連鎖出力を有する縦続接続遅延回路より成る遅延タイミング連鎖回路と、
シフトレジスタ出力及び遅延タイミング連鎖出力に結合されたマルチプレクサとより成る請求項１のシステム。
【請求項６】
第１のグリッチ検出出力を有するグリッチ検出回路をさらに備え、第１のグリッチ検出出力は、第１のセンス増幅器の出力にグリッチがあるかまたは第２のセンス増幅器が第１のセンス増幅器とは異なるデータを感知すると、基準クロック信号に関してセンス増幅器のストローブ信号のタイミングを遅らせるように調整するよう構成されている請求項１のシステム。
【請求項７】
第２のグリッチ検出出力を有するグリッチ検出回路をさらに備え、第２のグリッチ検出出力は、第１のセンス増幅器の出力にグリッチがないかまたは第２のセンス増幅器が第１のセンス増幅器と同じデータを感知すると、基準クロック信号に関してセンス増幅器のストローブ信号のタイミングを早めるように調整するよう構成されている請求項１のシステム。
【請求項８】
第３のグリッチ検出出力を有するグリッチ検出回路をさらに備え、第３のグリッチ検出出力は、ＲＡＭアレイのビットラインがＲＡＭ読み出しサイクル時に選択されない時、基準クロック信号に関するセンス増幅器のストローブ信号のタイミングを保持するように構成されている請求項１のシステム。
【請求項９】
各々が出力を有する第１及び第２のセンス増幅器を備えたメモリデバイスにおいてセンス増幅器のストローブ信号を動的に調整する方法であって、
第１のセンス増幅器を第１のセンス増幅器ストローブ信号により駆動し、
第１のセンス増幅器のストローブ信号を遅延させ、
第２のセンス増幅器を遅延済みの第１のセンス増幅器のストローブ信号により駆動し、
各センス増幅器の出力を比較し、
出力はマッチしなければ第１のセンス増幅器のストローブ信号のタイミングを基準クロックに関して調整するステップより成るセンス増幅器ストローブ信号の動的調整方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本明細書はメモリ技術にかかわり、特に、センス増幅器のイネーブルまたはストローブ信号を較正するシステム及び方法にかかわる。
【０００２】
コンピュータのメモリシステムでは、ＲＡＭからのデータの読み出しに要する時間を最小限に抑えることが重要である。自蔵読み出し増幅器ストローブタイミングを有するＲＡＭアレイを用いる場合、現在の方法では回路のシミュレーションにより得られる控えめなタイミング予測値を用いている。控えめな予測であるため、タイミングは理想的なものより遅い。別の方法として、ＲＡＭの性能を測定し、ヒューズによりタイミングを一度設定するものがある。かかるアプローチはプロセスのばらつきに対処できるが、タイミングが一旦設定されると、ＲＡＭアレイはそのタイミングを電圧、温度またはノイズの変動に応答させるべく動的に変化させることができない。従って、電圧、温度及びノイズの変化を勘案してストローブタイミングを控え目に設定しなければならない。プロセス、電圧、温度及びノイズのばらつきに適応すると共にメモリサイクルをできるだけ減少させるストローブタイミングを設定するシステム及び方法が求められている。
【発明の概要】
【０００３】
本明細書は、ＲＡＭアレイのセンス増幅器のストローブタイミングを自己較正するシステム及び方法について述べる。方法の一例において、ＲＡＭアレイのビットライン読み出しに用いる２つのセンス増幅器のタイミングは、遅延ロックループ回路（ＤＬＬ）により制御される。第１のセンス増幅器のストローブタイミングは、そのセンス増幅器が失敗するまで減少される。しかしながら、第２のセンス増幅器は適切なタイミングマージンを有し、ＲＡＭビットラインの実際の読み出しに使用される。第１のセンス増幅器によるＲＡＭの読み出しが失敗すると、ＤＬＬはストローブタイミング信号を長くする。最小しきい値を一旦設定すると、第２のセンス増幅器は、第１の増幅器と第２の増幅器との間に組み込まれたタイミングマージンにより正しいデータを常に読み取る。かくして、システムはその最小の時間が変化しても各読み出しサイクルに対するＲＡＭアレイの読み出しタイミングを始終最適化する。
【実施例】
【０００４】
以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。他の実施例も可能であって、本発明の範囲から逸脱することなく構造的な変形又は設計変更を行えることを理解されたい。
【０００５】
図１は、ＲＡＭビットライン１６０からのデータ読み出しに用いる２つのセンス増幅器１１０及び１２０を示す。遅延回路１３０は、第１のセンス増幅器１１０と第２のセンス増幅器１２０との間に固定タイミングマージンを発生させて、第１のセンス増幅器１１０が第２のセンス増幅器１２０より早くストローブされるようにする。比較回路またはコンパレータ３６０は、センス増幅器１１０及び１２０が読み出したデータ値を比較する。遅延ロックループ（ＤＬＬ）回路１５０は、第１のセンス増幅器のストローブ信号１８０のタイミングを増幅器１１０及び１２０の出力に応じて基準クロック信号１７０より早くまたは遅くなるように調整する。一実施例において、比較回路３６０が早い増幅器１１０の出力にグリッチを検出しない場合、即ち、２つの増幅器１１０及び１２０の出力がマッチする場合、ＤＬＬ１５０は基準クロック信号１７０と第１のセンス増幅器のストローブ信号１８０との間の時間インターバルを減少させる。この例では、差動型センス増幅器１１０がビットライン１６０の移行に近すぎる時点でストローブされるとグリッチが生じる。これにより、センス増幅器１１０は差動ビットライン信号を分解できなくなり、その信号が準安定状態になる。
【０００６】
比較回路３６０が早い増幅器１１０の出力においてグリッチを検出した場合、即ち、２つの増幅器１１０と１２０の出力がマッチしない場合、読み出しの失敗である。そこで、ＤＬＬ１５０は基準クロック信号１７０と第１のセンス増幅器のストローブ信号１８０との間の時間インターバルを増加させる。読み出しが一旦失敗すると、最小ストローブ遅延を発見したことになる。読み出しが失敗しても遅いセンス増幅器１２０はセンス増幅器１１０と１２０との間に付加されたタイミングマージン１３０により正しいデータを読み出す。一実施例において、遅延１３０は２つの論理インバータを直列接続して形成する。
【０００７】
図２は、信号間の関係を示すタイミング図である。第１のセンス増幅器１１０のストローブタイミングは第２の増幅器１２０のストローブタイミングより固定遅延２１０またはタイミングマージンだけ前にある。ＤＬＬ１５０は、基準クロック信号から第１のセンス増幅器１１０のストローブまでのインターバル２２０を短縮または延長する。第１のセンス増幅器のストローブ信号の時間がビット信号移行時間に近づくにつれて、第１のセンス増幅器の出力はグリッチするかまたは第２のセンス増幅器の出力とマッチしなくなり、読み出しが失敗する。固定遅延２１０は、第１のセンス増幅器による読み出しが失敗した時第２のセンス増幅器によるデータ読み出しが高い信頼度で行えるように保証できる十分な長さでなければならない。
【０００８】
図３は、本発明によるメモリデバイス３００の一実施例を示す。メモリデバイス３００において、比較回路３６０は、早いセンス増幅器１１０及び遅いセンス増幅器１２０がＲＡＭアレイ３３０から読み出すデータをモニターし、基準クロック信号１７０と第１のセンス増幅器のストローブ信号１８０との間の時間インターバルを遅くするか、保持するかまたは早くする。この実施例において、出力ラインの速度の減少、保持及び増加は、アップダウンシフトレジスタ３５０のカウントを増加、保持または減少するために使用する。この例のシフトレジスタは４ビットより成る。アップダウンシフトレジスタ３５０は、マルチプレクサ３９０により、第１のセンス増幅器のストローブ信号タイミングインターバルに対するクロック基準の４つのタイミング設定のうちの１つを選択する。一実施例において、これらのタイミング設定は単位遅延回路より成る遅延ライン３４０により実現される。一例として（限定の意図はないが）、単位遅延回路は２つの単位ゲート遅延として２つの論理インバータから実現可能である。これにより、タイミングインターバルを５０乃至６０ピコ秒の増分で調整することができる。
【０００９】
この例では、アップダウンシフトレジスタ３５０は最初に最長時間インターバルに設定される。早いセンス増幅器１１０の出力にはグリッチがなく、センス増幅器１１０と１２０により読み出されたデータはマッチする。アップダウンシフトレジスタ３５０は、早いセンス増幅器１１０の出力にグリッチが発生するまで、即ち、早いセンス増幅器１１０の出力が遅いセンス増幅器１２０の出力とマッチせず読み出しが失敗するまで、読み出しサイクル毎に時間インターバルを徐々に減少させる。その後、遅いセンス増幅器１２０の出力によりデータを求める。
【００１０】
ＲＡＭ読み出しサイクル時に行が選択されなければ、早いセンス増幅器はイネーブル状態にされず、シフトレジスタの出力は一定値に保持される。  
【００１１】
読み出しが失敗した場合、アップダウンシフトレジスタ３５０は、次の読み出しサイクル及び後続の読み出しサイクルの間、早いセンス増幅器１１０の出力からグリッチがなくなり、センス増幅器１１０と１２０が読み出すデータがマッチするまで時間インターバルを増加させる。この時点で、アップダウンシフトレジスタ３５０は再び時間インターバルの減少を開始する。かくして、この例では、メモリデバイス３００は最小ストローブ遅延に接近するようにそれ自身を調整する。調整は継続的かつ動的である。
【００１２】
別の実施例において、比較回路３６０は、センス増幅器１１０及び１２０の出力を所定のインターバルでサンプリングするよう動作する。かかる実施例において、ストローブ遅延はこれら所定のインターバルにおいてのみ調整される。
【００１３】
別例では、４つのタイミング設定のうちの１つを選択するために４ビットアップダウンシフトレジスタ３５０の代わりに２ビットカウンタが使用される。設定タイミングの大きさは、カウンタまたはシフトレジスタのサイズの増減により容易に変更可能である。一例として（限定の意図はないが）、８ビットアップダウンシフトレジスタまたは３ビットカウンタにより８つのタイミング設定のうちの１つを選択することができる。
【００１４】
図４は、図３のメモリデバイス３００に使用できる比較回路３６０の一実施例を示す。図示の実施例において、ビットライン１６０は差動型の早いセンス増幅器１１０に結合されている。早いセンス増幅器１１０の出力はグリッチ検出回路４４０の入力に結合されている。早いセンス増幅器のストローブ信号１８０の時間がビット信号１６０の移行時間に接近するにつれて、早いセンス増幅器の出力は共に、差出力を表す代わりに高レベルへの移行を開始する。その結果、センス増幅器の出力にグリッチまたはラントパルスが発生する。グリッチが発生すると、シフトダウン信号４１０がアクティブ状態になり、早いセンス増幅器のストローブ信号１８０に関するクロック基準信号１７０のタイミングインターバルが長くなる。
【００１５】
同様に、２つのセンス増幅器の出力がマッチし、グリッチが検出されない場合、シフトアップ信号４２０がアクティブ状態になり、早いセンス増幅器ストローブ信号１８０に関するクロック基準信号１７０の時間インターバルが短くなる。最後に、ビットライン１６０が選択されない場合、２つのセンス増幅器の出力はインアクティブ状態となり、ステイ信号４３０がアクティブ状態となって、前のＲＡＭ読み出しサイクルと同じ、早いセンス増幅器のストローブ信号１８０に関するクロック基準信号１７０のタイミングインターバルが維持される。
【００１６】
特定の例を図示説明したが、当業者は、図示の特定の例を同一目的を達成するよう構成される任意の構成に置き換え可能なことがわかるであろう。本願は本発明の任意の変形例または設計変更を包含するように意図されている。従って、本発明は頭書の特許請求の範囲及びその均等物によってのみ限定されると意図されている。
【図面の簡単な説明】
【００１７】
【図１】自己較正センス増幅器ストローブ回路のコンポーネントを示すブロック図である。
【図２】タイミング信号の関係を示す。
【図３】ＤＬＬを詳示するシステムレベルブロック図である。
【図４】グリッチ検出回路の一実施例を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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