(57)【要約】【課題】  集積回路（ＩＣ）を試験するためのシステム、特にメモリアレイを有するＩＣを高速試験する方法及び装置を提供する。【解決手段】  半導体デバイスを試験するためのテスター及び方法。一般的に、本発明のテスターは、マルチタスク・アルゴリズミック・パターン・ジェネレータ（ＡＰＧ）（２０１）を含む。一実施形態では、本発明のテスターは、被試験デバイスタスクレジスタ（２８０）、ＭｉｃｒｏＲＡＭ（２０４）、分岐論理回路（２１２）、データバッファメモリ（２３２）、及びアドレス・トポロジカル・スクランブラー（２２２）を含む。読み取りに対してプログラミングに必要な遅いサイクル速度のために、本発明のテスターは、フラッシュメモリを試験するのに特に有利である。任意的に、より高い処理量に対して、ＡＰＧは、フラッシュの読み取りサイクル中にＡＰＧの最大作動周波数までのロックステップで作動させることができる。
2005528596.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の半導体デバイスを試験するためのマルチタスク装置であって、
第１の半導体デバイスに結合するように構成された第１の組のピン、及び第２の半導体デバイスに結合するように構成された第２の組のピンと、
前記第１の組のピンに結合した少なくとも１つの第１のシグナルジェネレータ、及び前記第２の組のピンに結合した少なくとも１つの第２のシグナルジェネレータと、
前記少なくとも１つの第１のシグナルジェネレータと前記少なくとも１つの第２のシグナルジェネレータとに結合し、前記第１の半導体デバイスに関連するデータを収容する第１のストレージ要素と前記第２の半導体デバイスに関連するデータを収容する第２のストレージ要素とを有するストレージ構成要素と、
前記第１の半導体デバイスが検査を受けている時に、処理及び誘導のためにアクセスされている前記第１のストレージ要素からデータを前記第１の組のピンまで誘導し、前記第２の半導体デバイスが検査を受けている時に、処理及び誘導のためにアクセスされている前記第２のストレージ要素からデータを前記第２の組のピンまで誘導するための、前記ストレージ構成要素に結合したタスクセレクタと、
を含むことを特徴とする装置。
【請求項２】
前記少なくとも１つの第１のシグナルジェネレータは、前記第１の組のピンの各ピンに結合した第１のシグナルジェネレータを含み、
前記少なくとも１つの第２のシグナルジェネレータは、前記第２の組のピンの各ピンに結合した第２のシグナルジェネレータを含み、
前記ストレージ構成要素は、前記第１及び第２のシグナルジェネレータの各々に結合される、
ことを特徴とする請求項１に記載の装置。
【請求項３】
前記第１のストレージ要素はレジスタであり、前記第２のストレージ要素もレジスタであることを特徴とする請求項１に記載の装置。
【請求項４】
前記第１の半導体デバイスに関連する付加的なデータを収容する第１のストレージ要素と、前記第２の半導体デバイスに関連する付加的なデータを収容する第２のストレージ要素とを有する付加的なストレージ構成要素を更に含み、
前記タスクセレクタは、前記第１の半導体デバイスが検査を受けている時に、処理及び誘導のためにアクセスされている前記第１のストレージ要素から前記付加的なデータを前記第１の組のピンまで誘導し、前記第２の半導体デバイスが検査を受けている時に、処理及び誘導のためにアクセスされている前記第２のストレージ要素から該付加的なデータを前記第２の組のピンまで誘導するために前記付加的なストレージ構成要素に結合される、
ことを特徴とする請求項１に記載の装置。
【請求項５】
複数の半導体デバイスを試験するための試験装置であって、
複数の半導体デバイスに結合するようになったマルチタスク・アルゴリズミック・パターン・ジェネレータ（ＡＰＧ）、
を含み、
前記マルチタスクＡＰＧは、第１の時間領域において前記複数の半導体デバイスの第１のものに第１の試験パターンを供給し、第２の時間領域において該複数の半導体デバイスの第２のものに第２の試験パターンを供給するように構成される、
ことを特徴とする装置。
【請求項６】
前記第１の時間領域において前記複数の半導体デバイスの前記第１のものに結合した前記第１の試験パターンは、前記第２の時間領域において前記複数の半導体デバイスの前記第２のものに結合した前記第２の試験パターンとは異なることを特徴とする請求項５に記載の試験装置。
【請求項７】
前記第１の時間領域は、前記第２の時間領域と異なる持続時間を含むことを特徴とする請求項５に記載の試験装置。
【請求項８】
前記マルチタスクＡＰＧは、ｎ個のいくつかのストレージ要素と、該いくつかのストレージ要素が前記複数の半導体デバイスに結合される時に経由するセレクタ要素とを有する少なくとも１つのレジスタを含むことを特徴とする請求項５に記載の試験装置。
【請求項９】
前記マルチタスクＡＰＧは、最大ｎ個の異なる試験パターンを最大ｎ個の異なる時間領域における前記複数の半導体デバイスに結合するようになっていることを特徴とする請求項８に記載の試験装置。
【請求項１０】
前記マルチタスクＡＰＧは、
ＭｉｃｒｏＲＡＭアドレスレジスタ、
ループカウンタ及びスタックレジスタ、
アドレス・ジェネレータ、及び
データ・ジェネレータ、
から成る群から選択されたレジスタを含むことを特徴とする請求項８に記載の試験装置。
【請求項１１】
前記マルチタスクＡＰＧは、前記少なくとも１つのレジスタに結合した被試験デバイスタスクレジスタを更に含み、
前記被試験デバイスタスクレジスタは、前記第１の時間領域において前記複数の半導体デバイスの前記第１のものに結合される前記いくつかのストレージ要素の１つと、前記第２の時間領域において前記複数の半導体デバイスの前記第２のものに結合される前記いくつかのストレージ要素の１つとを選択するようになっている、
ことを特徴とする請求項８に記載の試験装置。
【請求項１２】
前記複数の半導体デバイスの各々が前記いくつかのストレージ要素に結合される時に経由する複数のタイミング及びフォーマット設定回路（Ｔ／Ｆ）とピン・エレクトロニクス（ＰＥ）チャンネルとを更に含み、
前記被試験デバイスタスクレジスタは、前記第１の時間領域において前記複数の半導体デバイスの前記第１のものに結合したＴ／Ｆ及びＰＥチャンネルのみ、及び前記第２の時間領域において前記複数の半導体デバイスの前記第２のものに結合したＴ／Ｆ及びＰＥチャンネルのみを使用可能にするようになっている、
ことを特徴とする請求項１１に記載の試験装置。
【請求項１３】
マルチタスク・アルゴリズミック・パターン・ジェネレータ（ＡＰＧ）を有する試験装置を用いて複数の半導体デバイスを試験する方法であって、
ｉ．ＡＰＧからの第１の試験パターンの少なくとも一部分を、ｎを１よりも大きい整数とした時にｎ個のいくつかの時間領域の第１のものにおける複数の半導体デバイスの少なくとも１つの第１の組に供給する段階と、
ｉｉ．前記ＡＰＧからの前記第１の試験パターンを前記複数の半導体デバイスの前記第１の組から取り除く段階と、
ｉｉｉ．前記ＡＰＧからの第２の試験パターンの少なくとも一部分を、第２の時間領域における前記複数の半導体デバイスの少なくとも１つの第２の組に供給する段階と、
ｉｖ．前記ＡＰＧからの前記第２の試験パターンを前記複数の半導体デバイスの前記第２の組から取り除く段階と、
ｖ．全ての第１及び第２の試験パターンが前記第１及び第２の複数の半導体デバイスに印加されるまで、段階ｉからｉｖを繰り返す段階と、
を含むことを特徴とする方法。
【請求項１４】
前記第２の試験パターンを複数の半導体デバイスの第２の組に供給する段階は、前記第１の試験パターンと異なる第２の試験パターンを該複数の半導体デバイスの該第２の組に供給する段階を含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記第２の試験パターンを第２の時間領域において複数の半導体デバイスの第２の組に供給する段階は、前記第１の試験パターンが前記第１の時間領域において前記複数の半導体デバイスの前記第１の組に供給される期間と異なる期間に亘って、該第２の試験パターンを該複数の半導体デバイスの該第２の組に供給する段階を含むことを特徴とする請求項１３に記載の方法。
【請求項１６】
前記マルチタスクＡＰＧは、少なくともｎ個のストレージ要素と、該ストレージ要素が前記複数の半導体デバイスに結合される時に経由するセレクタ要素とを有する少なくとも１つのレジスタを含み、
前記第１の試験パターンを複数の半導体デバイスの第１の組に供給する段階は、前記第１の時間領域において前記複数の半導体デバイスの前記第１の組に結合される前記ｎ個のストレージ要素の１つを選択する段階を含む、
ことを特徴とする請求項１３に記載の方法。
【請求項１７】
前記マルチタスクＡＰＧは、少なくともｎ個のストレージ要素と、該ストレージ要素が前記複数の半導体デバイスに結合される時に経由するセレクタ要素とを有する少なくとも１つのレジスタを含み、
前記第２の試験パターンを複数の半導体デバイスの第２の組に供給する段階は、前記第２の時間領域において前記複数の半導体デバイスの前記第２の組に結合される前記ｎ個のストレージ要素の１つを選択する段階を含む、
ことを特徴とする請求項１６に記載の方法。
【請求項１８】
前記試験装置は、前記複数の半導体デバイスの各々が前記ｎ個のストレージ要素に結合される時に経由する複数のタイミング及びフォーマット設定回路（Ｔ／Ｆ）とピン・エレクトロニクス（ＰＥ）チャンネルとを更に含み、
前記第１の試験パターンを複数の半導体デバイスの第１の組に供給する段階は、前記第１の時間領域において該複数の半導体デバイスの該第１の組に結合したＴ／Ｆ及びＰＥチャンネルのみを使用可能にする段階を含み、
前記第２の試験パターンを複数の半導体デバイスの第２の組に供給する段階は、前記第２の時間領域において該複数の半導体デバイスの該第２の組に結合したＴ／Ｆ及びＰＥチャンネルのみを使用可能にする段階を含む、
ことを特徴とする請求項１３に記載の方法。
【請求項１９】
時間領域の数ｎを指定し、
前記複数の半導体デバイスの各々を該複数の半導体デバイスのｎ組の１つに割り当て、
前記複数の半導体デバイスの前記ｎ組の各々を前記ｎ個の時間領域の１つに関連付ける、
初期段階を更に含むことを特徴とする請求項１３に記載の方法。
【請求項２０】
請求項１３に記載の方法に従って試験されたことを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、本明細書においてその全内容が引用により組み込まれている２００２年５月６日出願のマルチタスク・アルゴリズミック・パターン・ジェネレータという名称の米国特許仮出願出願番号第６０／３７８，４８８号に対する優先権を請求するものである。
本発明は、一般的に、集積回路（ＩＣ）を試験するためのシステム、より具体的には、メモリアレイを有するＩＣを高速試験する方法及び装置に関する。
【背景技術】
【０００２】
電子機器業界の製造業者は、試験システム又はテスターを用いて様々な電子構成要素及び集積回路（ＩＣ）を自動的に試験し、欠陥デバイスすなわち欠陥ＩＣを取り除く。大雑把に言って、フラッシュメモリ又はランダム・アクセス・メモリ（ＲＡＭ）のようなメモリアレイ又は回路の試験に適するもの、及び、マイクロコントローラ、特定用途向けＩＣ（ＡＳＩＣ）、及びプログラマブル・ロジック・デバイス（ＰＬＤ）のような論理回路の試験に適するものの２種類のデジタルテスターが存在する。一般的に、ＩＣがまだウェーハ又は基板の一部である間やデバイスをパッケージ化する後だがモジュール、カード、又はボード上に装着、組み立てする前を含む製造工程の間のいくつかのポイントでＩＣを試験することが望ましい。この反復的な試験のためには、テスターは高速かつ高い精度で試験を自動的に実行することが必要となる。更に、電子機器業界は、電子デバイス及び回路の小型化を更に進め、それによってより複雑なＩＣを可能にしようとする傾向にある。すなわち、ＩＣがより複雑になると、それにしたがってテスターもより複雑にならなければならない。
【０００３】
ＩＣの機能性を試験するために、タイミング・ジェネレータ及びピン・エレクトロニクス・チャンネルを通じて、特定のタイミング及び電圧設定で被試験デバイス（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ，ＤＵＴ）にデータパターンが供給され、次に、被試験デバイスが正しく応答するように、データが特定のタイミング及び電圧設定で被試験デバイスから読み取られる。ピン・エレクトロニクス・チャンネル内の比較器は、被試験デバイス出力信号を予想出力信号と比較し、比較の結果をエラー捕捉メモリに再度結合する。
【０００４】
論理回路の被試験デバイスの試験に関しては、データパターンは、一般的にテスター内部の大型半導体メモリに記憶される。メモリ試験に関しては、データパターンは、一般的にテスターに記憶するにはあまりにも長すぎる。メモリの被試験デバイスの規則的なアレイ構造のために、データパターンは、アルゴリズミック・パターン・ジェネレータ（ＡＰＧ）として公知の特別製コンピュータを用いてアルゴリズム的に生成することができる。この技術は、多年に亘って実施されており、メモリ試験データパターンを生成する業界標準方法である。
【０００５】
フラッシュメモリの被試験デバイスの試験は、他の種類のメモリデバイスの試験に比べて独特な一組の難問を呈する。フラッシュメモリは、各デバイス上の各セルに異なるプログラミング時間及び電圧を要求することがあるプログラム可能デバイスである。プログラミングは、アルゴリズミック・パターン・ジェネレータを通じて行われるので、最高の処理量は、各被試験デバイスがその独自のＡＰＧを有する時に得ることができると現時点では考えられている。
【０００６】
多くの従来技術のメモリテスターは、いくつかの被試験デバイスを同時に試験するために、多くのタイミング・ジェネレータ及びピン・エレクトロニクス・チャンネルに論理出力される１つのＡＰＧを有してきた。この手法を用いてフラッシュメモリが試験される時、フラッシュメモリが、その読み取りサイクルに比べて非常に遅い速度でプログラムし、ＡＰＧが先に進むことができる前に全ての被試験デバイスは最も遅い被試験デバイスがプログラミングを終えるのを待つ必要があるために、試験時間が極度に増大する。すなわち、プログラミング中は、ＡＰＧは、一般的に遅いサイクル速度で実行され、テスターリソースの効率及び利用度を減少させる。テスター内により多くのＡＰＧを置き、各被試験デバイスに独立性を与えることによってこの問題に対処するために、専用の従来型フラッシュメモリテスターが試されてきた。
【０００７】
少数の物理的ピンを包含し、多くの信号がこれらのピン上に多重化されたフラッシュの被試験デバイスは、ますます一般的になっている。このようなフラッシュの被試験デバイスの例は、典型的に１６ピンを有するＮＡＮＤフラッシュの被試験デバイスである。小型ピンカウントプログラム可能メモリのより極端な例は、単に４つの信号ピンを有する直列ＥＥＰＲＯＭである。これらの被試験デバイスの生産は、費用重視的であり、非常に廉価なテスターの使用だけをサポートすることができる。しかし、被試験デバイス毎の独立性の増大をもたらすためにテスター内のＡＰＧの数を増すことは、テスターのコストを法外に増大させる。すなわち、ＡＰＧの数の増加は、完全に満足できる解決策ではない。
【０００８】
従って、ＡＰＧの利用を最大化することによりテスターリソースの効率及び利用度を増加させるテスター及びそれを使用する方法に対する必要性が存在する。複数の被試験デバイスを独立に試験する時に被試験デバイス毎の効率を増大し、ＡＰＧの最大サイクル速度でのロックステップにおいて、例えば、フラッシュの被試験デバイスの読み取りサイクル中に複数の被試験デバイスを試験することもできるテスター及び方法に対する更なる必要性も存在する。
本発明のシステム及び方法は、従来技術を超える上記及び他の利点を提供する。
【０００９】
【特許文献１】米国特許仮出願一連番号第６０／３７８，４８８号
【特許文献２】米国特許出願一連番号第０９／８９５，４３９号
【特許文献３】米国特許出願一連番号第１０／０３９，７３８号
【特許文献４】米国特許出願一連番号第１０／１７０，９１６号
【発明の開示】
【００１０】
本発明は、メモリアレイを有するＩＣの高速試験のための装置及び方法に関する。
本発明の一態様によれば、半導体デバイスを試験するための半導体試験装置又はテスターが提供される。一般的に、テスターは、マルチタスク・アルゴリズミック・パターン・ジェネレータ（ＡＰＧ）を含む。マルチタスク機能は、ＡＰＧに単一のパターン・ジェネレータ上で複数のプログラムを同時に実行させる。一実施形態では、マルチタスクＡＰＧは、最大８つの経路までタイムスライスされ、単一ＡＰＧを用いて１２８ピン試験サイト上の８つの独立１６ピンの被試験デバイス上で最大８つの試験プログラムまでを独立かつ同時に実行することを可能にする。マルチタスク法は、パターンを進む前にどの被試験デバイスも別の被試験デバイスが作動を終了するのを待たないように各被試験デバイスに対して独立に検査を提供することにより、パターン実行におけるデッドサイクルを排除することによってテスターリソースの効率及び利用度を増大させる。
【００１１】
別の態様では、本発明は、マルチタスクＡＰＧを有する装置又はテスターを用いて被試験デバイスを試験する方法に関する。
更に別の態様では、本発明は、本発明の方法に従ってマルチタスクＡＰＧを有する装置又はテスターを用いて試験された半導体デバイスに関する。
本発明の上記及び様々な他の特徴及び利点は、添付図面と共に以下の詳細説明を読むと明らかになるであろう。
【発明を実施するための最良の形態】
【００１２】
本発明は、マルチタスク・アルゴリズミック・パターン・ジェネレータ（ＡＰＧ）を有するテスターを用いて集積回路（ＩＣ）を効率的かつ高速で試験するためのシステム及び方法に関する。
１つ又はそれ以上の被試験デバイス（被試験デバイス２０３）を試験するための本発明の一実施形態によるマルチタスクＡＰＧ２０１を有する試験システム又はテスター２００を、ここで図１を参照して以下に説明する。被試験デバイス２０３により、任意の電子構成要素モジュール、又は、論理回路、メモリアレイ、又はその両方を有するＩＣを意味する。被試験デバイス２０３は、例えば、ダイ及びパッケージとすることができ、又は、基板上のいくつかのデバイスの１つとすることができる。被試験デバイス２０３は、いくつかのピン２３１を通じて又は基板（図示しない）上のパッドを接続するプローブ（図示しない）を通じて試験システム２００に結合することができる。ただ１つの被試験デバイスが示されているが、試験システム２００は、複数の被試験デバイス２０３を並行試験するのに十分に大きないくつかの試験サイトを含むことができ、また、好ましくはそれを含むことが認められるであろう。
【００１３】
明確にするために、公知で本発明に関連のないテスターの詳細の多くは省略されている。テスターは、例えば、本出願人に譲渡されて現在特許申請中の「二重データ速度ピンスクランブルを有する半導体試験システム」という名称の２００１年６月２９日出願の米国特許出願一連番号第０９／８９５，４３９号、「半導体デバイスを試験するためのパターンスクランブラーを有する装置及びそれを作動する方法」という名称の２００２年１月４日出願の米国特許出願一連番号第１０／０３９，７３８号、及び「スタック可能半導体試験システム及びそれを作動する方法」という名称の２００２年６月１２日出願の米国特許出願一連番号第１０／１７０，９１６号に更に詳細に説明されており、その各々の全内容は、本明細書において引用により組み込まれている。
【００１４】
図１を参照すると、テスター２００は、一般的に、マルチタスクＡＰＧ２０１に加えて、ピン・スクランブラー２４０、いくつかのタイミング・ジェネレータ及びフォーマット回路（Ｔ／Ｆ２５０）、及びＴ／Ｆと被試験デバイス２０３のピン２３１との間に結合したいくつかのピン・エレクトロニクス（ＰＥ）回路又はチャンネル２５１を含む。試験サイトコンピュータ（図示しない）及びクロックは、クロックサイクルを有するタイミング又はクロック信号を供給するため及びその作動を制御するために、マルチタスクＡＰＧ２０１内の他の全ての構成部品又は要素、ピン・スクランブラー２４０、及びＴ／Ｆ２５０に結合する。
【００１５】
ピン・スクランブラー回路２４０は、マルチタスクＡＰＧ２０１のいくつかの出力のいずれか、及びＴ／Ｆ２５０のいずれかに結合し、Ｔ／Ｆを通じていずれかの被試験デバイス２０３上のピン２３１のいずれかに結合する。ピン・スクランブラー２４０の機能は、被試験デバイス２０３のピン２３１のいずれもが各クロックサイクルでＡＰＧ２０１内のどのパターンソースからも駆動されることを可能にすることである。更に、被試験デバイス２０３の各ピン２３１に結合したマルチタスクＡＰＧ２０１の出力は、サイクル毎に決めるか又は選択することができる。すなわち、マルチタスクＡＰＧ２０１からの試験信号又はパターンは、特定の被試験デバイス２０３上の特定のピン２３１に結合することができ、被試験デバイスへの接続の再配線又はマルチタスクＡＰＧ２０１の大規模な再プログラミングなしにオンザフライで切り換えるか又は変えることができる。図１に示すテスター２００では、ピン・スクランブラー２４０は、マルチタスクＡＰＧ２０１によって制御され（制御用の接続は示していない）、例えば、サイクル毎に被試験デバイス２０３の各ピン２３１上の６４の異なるパターンマッピングを可能にするように設計することができる。ピン・スクランブラー２４０を有するテスター２００は、米国カリフォルニア州サンホセ所在のネクステスト・システムズ・インコーポレーテッドから市販されており、より詳細には、本出願人に譲渡されて現在申請中の米国特許出願一連番号第０９／８９５，４３９号に説明されている。
【００１６】
Ｔ／Ｆ２５０は、試験パターンの様々な信号、すなわち、マルチタスクＡＰＧ２０１から受信した駆動／予測データ信号、ストローブ制御信号、及び入力／出力（Ｉ／Ｏ）制御信号のタイミング及びフォーマット設定を調節し、マルチタスクＡＰＧからの出力をＰＥチャンネル２５１を通じて被試験デバイス２０３に結合する。
各ＰＥチャンネル２５１は、一般的に、試験パターン又は信号の３ビット部分をマルチタスクＡＰＧ２０１からＴ／Ｆ２５０を通じて受け取り、各３ビット信号は、駆動／予測データ信号、ストローブ制御信号、及びＩ／Ｏ制御信号を含む。いくつかの試験システムは、これらの（典型的には）３ビットを８つのＰＥ制御機能の組合せに符号化する。各ＰＥチャンネル２５１は、一般的に、信号を被試験デバイス２０３のピン２３１に結合することができるＰＥドライバ（図示しない）、出力信号を予測出力信号と比較するための比較器（図示しない）、及び比較の結果をマルチタスクＡＰＧ２０１を通じてエラー捕捉ＲＡＭ２６０に再度結合するためのエラー論理回路（図示しない）を含む。一般的に、ＰＥドライバ及び比較器は、ピン２３１がデータ又は制御信号を受信するか又は所定の時間に結果を送信するかのいずれかであるから、ＰＥチャンネル２５１においては同時に作動しない。
【００１７】
マルチタスクＡＰＧ２０１は、制御部分２０５、レジスタベースのアルゴリズミック・アドレス・ジェネレータ２２０、アドレス・トポロジカル・スクランブラー２２２、データ・ジェネレータ２３０、及びデータマルチプレクサ２３４を含む。マルチタスクＡＰＧ２０１は、デッドサイクルなしに作動の全てのクロックサイクル毎にデータパターンを生成する能力を有し、デッドサイクルとは、マルチタスクＡＰＧは計算するが、被試験デバイス２０３に対してデータを何も発生しないサイクルである。データパターンにデッドサイクルがないということは、被試験デバイス２０３がその最も厳しいタイミング限界で実施されるので、最も厳しい試験を受けることを意味する。デッドサイクルは、より緩い試験をもたらすであろう。更に、デッドサイクルは、試験時間を増大させる。
【００１８】
マルチタスクＡＰＧ２０１の制御部分２０５は、マルチタスクＡＰＧ、ピン・スクランブラー２４０、Ｔ／Ｆ２５０、及びＰＥチャンネル２５１の作動を制御し、ＭｉｃｒｏＲＡＭアドレスレジスタ２０２、ＭｉｃｒｏＲＡＭ２０４、ループカウンタ及びスタックレジスタ又はレジスタベースのループカウンタ及びスタック２１０、分岐論理回路２１２、及び被試験デバイスタスクレジスタ２８０のようなタスクセレクタから成ることができる。制御部分２０５は、実行が開始されるとそれ自体を制御する閉ループシステムである。通常の作動では、テスター２００のユーザは、ホストコンピュータ（図示しない）によってＭｉｃｒｏＲＡＭ２０４に読み込まれるアルゴリズム的パターンを書き込む。ＭｉｃｒｏＲＡＭ２０４は、一般的に、幅が１００から２００ビットであり、深さが数百から数万ワードである。ＭｉｃｒｏＲＡＭ２０４からのビットのいくつかは、マルチタスクＡＰＧ２０１のプログラムの流れを制御し、同時にＭｉｃｒｏＲＡＭからの他のビットは、被試験デバイス２０３に対するデータパターンを発生するレジスタを制御する。
【００１９】
ＭｉｃｒｏＲＡＭ２０４にユーザ書き込みプログラムがロードされた状態で、マルチタスクＡＰＧ２０１は、クロックを発生させることにより実行が開始される。ＭｉｃｒｏＲＡＭアドレスレジスタ２０２は、実行される次の命令を指すようにＭｉｃｒｏＲＡＭ２０４をアドレス指定する。ＭｉｃｒｏＲＡＭ２０４は、制御ビットをループカウンタ及びスタック２１０と分岐論理回路２１２とに出力する。ループカウンタ及びスタック２１０は、分岐論理回路２１２と共に、ＭｉｃｒｏＲＡＭアドレスレジスタ２０２の中にロードする次のＭｉｃｒｏＲＡＭアドレスを判断する。ループカウンタは、カウント値に達するまで命令を実行させ、次に、分岐論理回路２１２は、新しいＭｉｃｒｏＲＡＭアドレスレジスタ値をロードする。スタックは、サブルーチンが実行された時に、戻りＭｉｃｒｏＲＡＭアドレスを供給する。分岐論理回路２１２は、一般的に、上述のループカウンタを含む様々な条件に基づいて、ジャンプ、サブルーチンコール、及びサブルーチンリターンを可能にする。パターンを実行するこの処理は、分岐論理回路２１２がマルチタスクＡＰＧ２０１の停止専用のＭｉｃｒｏＲＡＭ２０４ビットコードにより中断するように命令されるまで続けられる。
【００２０】
制御部分２０５が上述のように実行されている間、ＭｉｃｒｏＲＡＭ２０４からの追加のビットは、被試験デバイスアドレス、被試験デバイスデータ、及び恐らくは他の機能をアルゴリズム的に発生させるために、マルチタスクＡＰＧ２０１の他の部分に同時に送られている。図１は、ＭｉｃｒｏＲＡＭ２０４によって駆動されているレジスタベースのアルゴリズミック・アドレス・ジェネレータ２２０を示している。アドレス・ジェネレータ２２０の出力は、アドレス・トポロジカル・スクランブラー２２２及びデータ・ジェネレータ２３０を駆動する。アドレス・トポロジカル・スクランブラー２２２は、一般的にランダム・アクセス・メモリであり、これは、トポロジー的に真のデータパターンを、被試験デバイス２０３のピン２３１に印加されたアドレスをしばしばスクランブル処理する被試験デバイスのアドレス符号器（図示しない）に通した後に、被試験デバイスの内部アレイ（図示しない）に供給する。
【００２１】
レジスタベースのデータ・ジェネレータ２３０は、被試験デバイス２０３に対するデータパターンをアルゴリズム的に発生し、アドレス・ジェネレータ２２０によって送られるアドレスに基づいて、パターンを条件付で反転させることができる。アルゴリズム的データに加えて、いくつかの被試験デバイス２０３は、記憶された応答データパターンを被試験デバイスアドレスの関数として要求する。この例は、データパターンが永久的に被試験デバイス２０３内にプログラムされる読出し専用メモリ（ＲＯＭ）であろう。データバッファメモリ２３２は、ランダム・アクセス・メモリであり、これは、アドレス・ジェネレータ２２０からのアドレスの関数として供給された記憶応答データパターンを保持する。ＭｉｃｒｏＲＡＭ２０４を通じての試験プログラムは（制御用の接続は示していない）、どのデータソースがデータマルチプレクサ２３４を通して被試験デバイスに送られるかを制御することができる。
図１に示すテスター２００は、アドレス・トポロジカル・スクランブラー２２２、データマルチプレクサ２３４、及び他のマルチタスクＡＰＧデータソースの出力をピン・スクランブラー２４０を通じて経路指定する。
【００２２】
ｍｉｃｒｏＲＡＭアドレスレジスタ２０２、ループカウンタ及びスタック２１０、アドレス・ジェネレータ２２０、及びデータ・ジェネレータ２３０で使用するためのストレージ構成要素又はレジスタを、ここで図２を参照して以下に更に詳細に説明する。図２は、本発明のマルチタスクＡＰＧ２０１で使用するためのマルチタスクＡＰＧストレージ構成要素又はレジスタ２７０の実施形態のブロック図である。本発明によると、マルチタスクＡＰＧレジスタ２７０は、ｎ個のストレージ要素又はレジスタ２７２、２７３、及び２７４と、レジスタ２７２、２７３、及び２７４から供給されるマルチプレクサ２７６のようなセレクタ要素又は機構とで構成される。各レジスタ２７２、２７３、及び２７４は、マルチプレクサの選択と同期した別々のクロックイネーブル（図示しない）を有する。例えば、マルチプレクサ２７６が第１の入力を選択する時は、第１のレジスタ２７２のクロックだけが使用可能にされる。マルチプレクサがｎ番目の入力を選択する時は、ｎ番目のレジスタ２７４のクロックだけが使用可能にされる。すなわち、マルチタスクＡＰＧ２０１内のレジスタ２７２、２７３、及び２７４は、各被試験デバイス２０３に対して別々の値を保持することができる。
【００２３】
本発明のマルチタスクＡＰＧ２０１は、遅い速度の作動に対して独立したＡＰＧ機能を与えることにより、ピン数の少ない被試験デバイス２０３を試験するためのテスター２００のハードウエアコストを低減する。高速作動が必要な時は、被試験デバイスを最大ＡＰＧ速度のロックステップで作動し、処理量を最大にして、低速ＡＰＧが与えるものよりも厳しい試験条件を提供することができる。すなわち、フラッシュメモリのような被試験デバイス２０３をプログラムする際には、マルチタスクＡＰＧ２０１は、試験パターンが被試験デバイスをプログラムするのに必要である限りにおいてのみ各被試験デバイスに対して独立にブロードキャストされるか又は書き込まれるマルチタスクモードで作動される。対照的に、プログラミングに適用される従来のテスターは、最後の最も遅い被試験デバイスがプログラムされるまで、全ての被試験デバイスに対して同時にパターンを試験する。試験パターンを各被試験デバイス２０３に書き込むことは、それ独自でいくつかの有益な効果をもたらす。第１に、所定の期間により多数の被試験デバイス２０３の並行試験を可能にすることによってテスター２００の処理量を最大にするマルチタスクＡＰＧ２０１リソースのより効率的な利用法が存在する。これは、プログラミングが、一般的に、いくつかのパターンを各被試験デバイス２０３に書き込むことを伴うからである。例えば、いくつかの被試験デバイス２０３を並行にプログラムすることは、デバイスのメモリセルを覆って対角線状パターンを各被試験デバイスに書き込み、次に、いくつかの縞を書き込むことを含むであろう。すなわち、より迅速にプログラムする被試験デバイス２０３に対しては、テスターは、最も遅い被試験デバイスが対角線状パターンをプログラムするのを待つのではなく、以前にプログラムされた対角線状パターンの上への縞パターンの書き込みを始めることができる。第２に、プログラミング信号又は試験パターンは、被試験デバイスをプログラムすることが必要であるかぎりにおいてのみ各被試験デバイス２０３に適用されるので、各被試験デバイスは、デバイスに対する閾値をちょうど超えた蓄積電荷を使用してプログラムされ、その後の被試験デバイス電荷又はプログラム保持能力の試験は、より高い初期電荷で開始した被試験デバイスのいくつかによる誤ったポジティブな結果を生み出す可能性が低いことになる。
【００２４】
全ての被試験デバイス２０３が問題なくプログラムされた後で、マルチタスクＡＰＧ２０１は、プログラムされたパターンを全ての被試験デバイスから同時に読み戻すために最大ＡＰＧ速度のロックステップで作動され、それによって処理量を最大にすることができる。
上述の通り、フラッシュメモリは、それらの読取サイクルに比べて非常に遅い速度でプログラムする。すなわち、プログラミング中は、ＡＰＧは、一般的に遅いサイクル速度で作動する。この事実を利用して、ハードウエアを時間多重化して出力を適切な被試験デバイスに誘導することにより、また、各被試験デバイス又はタスクに対してＡＰＧ時間をタイム・シェアリング又はタイムスライスすることにより、高速マルチタスクＡＰＧ２０１を複数の独立したより遅いＡＰＧに見えるようにすることができる。例えば、２０ナノ秒のサイクル速度で作動するＡＰＧは、連続するサイクルにおいて４つの被試験デバイスの各々を順次駆動することができるであろう。第１の被試験デバイスは、情報が計算されて最初の２０ナノ秒サイクルで起動され、第２の被試験デバイスは、２番目の２０ナノ秒サイクルで、第３の被試験デバイスは、３番目の２０ナノ秒サイクルで、第４の被試験デバイスは、４番目の２０ナノ秒サイクルで起動される。最初の被試験デバイスに再度戻った時には８０ナノ秒が過ぎており、従って、第１の被試験デバイスは、８０ナノ秒の有効サイクル時間を見ることになり、他の被試験デバイスの各々も、時間が交互するが同様である。
【００２５】
これは、従来技術のＡＰＧに使用される従来のレジスタがレジスタのようなマルチタスクＡＰＧストレージ構成要素２７０によって置き換えられた図１に見ることができる。ＭｉｃｒｏＲＡＭアドレスレジスタ２０２、ループカウンタ及びスタック２１０、アドレス・ジェネレータ２２０、データ・ジェネレータ２３０は、全てマルチタスクＡＰＧ２０１におけるマルチタスクＡＰＧレジスタ２７０である。これらのマルチタスクＡＰＧレジスタ２０２、２１０、２１２、及び２２０は、どの被試験デバイス２０３がアクティブなタイムスライスにおいて検査を行うかを指定する被試験デバイスタスクレジスタ２８０のようなタスクセレクタから制御を受ける。被試験デバイスタスクレジスタ２８０には、マルチタスクモードで検査を受けることになる被試験デバイスの数を含む情報がホストコンピュータ（図示しない）から入力又はコンピュータバス２８１を通じてロードされる。
【００２６】
一実施形態では、被試験デバイスタスクレジスタ２８０は、基本的には、検査を受ける被試験デバイス２０３の数をｎとする時に１からｎまで計数するカウンタである。被試験デバイスタスクレジスタ２８０の出力は、バイナリコード、ｎ個の独立したイネーブルの組、又は、何らかの他のフォーマット又はフォーマットの組合せとしてブロードキャストすることができる。
代替的に、被試験デバイスタスクレジスタ２８０は、サイクル速度（周期）と、被試験デバイス２０３が試験されるサイクル開始時間又は順番と、各被試験デバイスに適用される試験パターンとを独立に検査することができるインテリジェントコントローラである。すなわち、各被試験デバイス２０３は、その独自の周期（サイクル速度）を有することができ、各被試験デバイスサイクルの始めは、時間が交互していない（又は、交互する必要はない）。被試験デバイスサイクルの始めは、他の被試験デバイスに対するタイミングに関わらず、時間のどこからでも起こる可能性がある。この実施形態では、被試験デバイスタスクレジスタ２８０は、各被試験デバイス２０３に対して次に来るサイクルの周期を見て、所定の判断基準に基づき（ｉ）次に来るサイクルでどの被試験デバイスがマルチタスクＡＰＧ２０１を使用するようになるか、及び（ｉｉ）その特定の被試験デバイスに対してＴ／Ｆ２５０を通じて何時データを伝達させるかを決めることができるインテリジェントコントローラである。所定の判断基準は、例えば、データをＴ／Ｆ２５０に伝達させるためのリアルタイムで変化する可変長さのパイプラインと、各被試験デバイス２０３のサイクル速度又は周期とを含むことができる。この実施形態の１つの好ましいバージョンでは、被試験デバイスタスクレジスタ２８０は、３ビットコードではなくＴ／Ｆ２５０に対する別々のイネーブルを使用し、それによってデータが必要に応じて各被試験デバイスに独立に移動することを可能にする。
【００２７】
従来技術のＡＰＧにおけるように、マルチタスクＡＰＧ２０１は、アルゴリズム的にパターンを計算するために、著しい量の組合せ論理回路及びＲＡＭを含む。また、アドレス・トポロジカル・スクランブラー２２２及びデータバッファメモリ２３２にも、かなりのＲＡＭがある。組合せ論理回路又はＲＡＭのいずれもマルチタスクＡＰＧ２０１内で反復されず、それによってかなりのハードウエアコストを節約する。
【００２８】
被試験デバイスタスクレジスタ２８０はまた、ピン・スクランブラー２４０及びＴ／Ｆ２５０に接続される。タイミングが取られフォーマット設定された信号は、被試験デバイスに到達する前の正確な電圧調整のためにピン・エレクトロニクス・チャンネル（Ｐ／Ｅ２５１）を通過する。ピン・エレクトロニクス・チャンネル２５１は、一般的に、試験ベクトルやデータを被試験デバイス２０３のピンに印加するためのＰＥドライバ、被試験デバイス出力信号を予測出力信号と比較するための比較器、及び比較結果をエラー捕捉メモリ又はエラー捕捉ＲＡＭ２６０に再度結合するためのエラー論理回路を含む。
【００２９】
ＡＰＧ２０１内のこの点では、信号は、被試験デバイス２０３あたりのピンレベルで分離される。ピン・スクランブラー２４０は切り換わることができるが、被試験デバイスタスクレジスタ２８０は、タイミング・ジェネレータ及びフォーマット設定器２５０に対して、計時してアクティブな被試験デバイスに対してのみ送信するように命令することになる。非アクティブな被試験デバイス２０３上のタイミング・ジェネレータ及びフォーマット設定器２５０は、新しいデータをラッチするためのイネーブルを受け取らないことになり、従って、それらが行っていた作動がどれであれ、それを継続することになる。
【００３０】
エラー捕捉ＲＡＭ２６０は、エラー捕捉メモリのどの部分をエラー記録のために使用するかを教える被試験デバイスタスクレジスタ２８０信号を受け取る。エラー捕捉ＲＡＭ２６０は、単に、被試験デバイスタスクレジスタ２８０をポインタとして用いて被試験デバイス２０３毎に再分割することができる大型ランダム・アクセス・メモリである。
マルチタスクＡＰＧ２０１は、テスター２００が単一のパターン・ジェネレータ上で複数のプログラムを同時に実行することを可能にする。プログラムを同時に実行する間、マルチタスク作動システムは、マルチタスクＡＰＧ２０１作動をタイムスライスし、プログラムが終了するまで、連続ループで小さな時間区分の間、各プログラムに対してマルチタスクＡＰＧリソースを与える。プログラムに対する処理は、時間的にインターリーブされる。
【００３１】
一実施形態では、マルチタスクＡＰＧ２０１のハードウエア又はリソースは、最大８つの経路にタイムスライスされ、最大８つの試験プログラムが、単一ＡＰＧ上で独立かつ同時に実行されることを可能にする。例えば、マルチタスクＡＰＧ２０１を有するテスター２００の１２８ピン試験サイトは、最大８つの経路に分割され、最大８つの独立した１６ピンの被試験デバイス試験サイトをもたらす。各１６ピン被試験デバイス試験サイトに対するタイミング及びフォーマット設定は、Ｔ／Ｆ２５０を通じて独立に分配される。
【００３２】
マルチタスクＡＰＧ２０１が試験信号又はパターンを被試験デバイス２０３にブロードキャストする準備ができた時は、その被試験デバイスのみ（他の被試験デバイスではなく）に付随する試験サイト上のタイミングシステムがロードされる。この試験サイトのタイミングシステム又はＴ／Ｆ２５０がこのロードした被試験デバイスサイクルを実行している間に、マルチタスクＡＰＧ２０１は、引き続いて他の被試験デバイスサイトに対して同じことを行う。
【００３３】
マルチタスク機能は、パターン実行におけるいかなるデッドサイクルも発生させない。パターンは、ちょうど従来のＡＰＧ上で実行されるように実行される。ユーザは、従来のＡＰＧを用いて行うように、ホストコンピュータ（図示しない）からマルチタスクＡＰＧ２０１に全ての試験パターンを書き込み、マルチタスク・ハードウエアのどれも管理する必要はない。ユーザが認識する必要がある唯一のものは、試験される被試験デバイス２０３の数又はマルチタスクＡＰＧ２０１リソースが分割される時間領域、及びマルチタスクモードで利用可能な最大サイクル時間である。
【００３４】
並行して試験される被試験デバイス２０３の数又は時間領域がマルチタスクモードにおいて増加すると、特定の被試験デバイス又は試験サイトでの最大サイクル速度が減少する。これは、試験サイトの増加がマルチタスクＡＰＧ２０１からより多くのタイムスライスを要求し、全てのプログラムを処理するのにより多くの合計時間がかかるからである。これは、被試験デバイスアレイ読み取りに対して被試験デバイスプログラミングに必要なサイクル時間とサイトの独立性との性質から、フラッシュメモリ試験に対しては恩典である。
【００３５】
一実施形態では、マルチタスクＡＰＧ２０１は、２０ナノ秒周期である５０ＭＨｚの最大サイクル速度を有する。以下の表１は、被試験デバイスサイト上で利用可能な例示的な最大サイクル速度をマルチタスクされる被試験デバイスの数に対して示すものである。
【００３６】
【表１】
2005528596.tif 000003
【００３７】
遅いサイクル速度でのフラッシュメモリプログラミングに対しては、マルチタスクを用いて独立の被試験デバイスサイトによる最大の処理量を達成することができる。高速の被試験デバイスアレイ読み取り（より高速のためにより高い処理量を意味する）に対しては、被試験デバイスサイトは、最大５０ＭＨｚのロックステップで実行することができる。すなわち、このようなマルチタスクＡＰＧは、独立した１６ピンの被試験デバイスサイトを、従来の並行試験モードでの最大６．２５ＭＨｚ及び最大５０ＭＨｚの作動で全て１つのハードウエアから供給する。
【００３８】
第１及び第２の被試験デバイス２０３を試験するための処理又は方法の実施形態を、ここで図３を参照して以下に説明する。図３は、いくつかの被試験デバイス２０３に対してマルチタスクモードで並行して書き込むか又はプログラムするマルチタスクＡＰＧ２０１を有するテスターを作動するための処理の実施形態を示す流れ図である。
図３を参照すると、処理は、被試験デバイス２０３を試験するためのいくつかのビットを含む試験信号又はパターンをマルチタスクＡＰＧ２０１にロードすることにより始まる（段階３００）。これは、ホストコンピュータからＭｉｃｒｏＲＡＭアドレスレジスタ２０２及び被試験デバイスタスクレジスタ２８０へ、それぞれコンピュータバス２８２及びコンピュータバス２８１を通じてロードすることにより達成される。一般的に、これは、試験パターンをＭｉｃｒｏＲＡＭアドレスレジスタ２０２に、また、マルチタスクＡＰＧ２０１が分割されることになる時間領域の数と各時間領域において検査を受けることになる被試験デバイスのＰＥチャンネルの数及びアイデンティティとを含む情報を被試験デバイスタスクレジスタ２８０にロードする段階を伴う。次に、第１の試験パターンは、いくつかの時間領域の最初の時間領域において、被試験デバイス２０３の少なくとも１つの第１の組に結合されるか又はそれに供給される（段階３０５）。試験パターンは、１ビットからＰＥチャンネル２５１又は被試験デバイス２０３上のピン２３１の数に等しい幅までの幅を有することができる。第１の試験パターンが関連Ｔ／Ｆ２５０を通じて第１の組の被試験デバイス２０３に完全に供給された後に、第１の試験パターンは、第１の組の被試験デバイスから分離されるか又は取り除かれ（段階３１０）、第２の試験パターンが、第２の時間領域において第２の組の被試験デバイスに結合されるか又はそれに供給される（段階３１５）。ここでもまた、第２の試験パターンが関連Ｔ／Ｆ２５０を通じて第２の組の被試験デバイス２０３に完全に供給された後に、第２の試験パターンは、第２の組の被試験デバイスから分離されるか又は取り除かれ（段階３２０）、第１及び第２の試験パターン全体が第１及び第２の組の被試験デバイスに印加されるか又は供給されるまで、すなわち、全ての被試験デバイス２０３が完全にプログラムされるまで、段階３０５から３２０が繰り返される（段階３２５）。
【００３９】
第１及び第２の被試験デバイス２０３を試験するための処理又は方法の実施形態を、ここで図４を参照して以下に説明する。図４は、いくつかの被試験デバイス２０３に対してマルチタスクモードで並行して書き込むか又はプログラムするマルチタスクＡＰＧ２０１を有するテスターを作動するための処理の実施形態を示す流れ図である。
図４を参照すると、処理は、いずれもその第１のサイクルを開始する第１の時間領域における１つ又はそれ以上の被試験デバイス２０３（被試験デバイス１）と、第２の時間領域における１つ又はそれ以上の被試験デバイス（被試験デバイス２）とによって始まる（段階４０１）。現在の被試験デバイス１／２サイクルの第１のタイムスライスを用いて、次の被試験デバイス１サイクルに対するデータを転送する（段階４０２）。全てのタイムスライスは、２０ナノ秒の持続時間を有する。現在の被試験デバイス１／２サイクルの第２のタイムスライスを用いて、次の被試験デバイス２サイクルに対するデータを転送する（段階４０３）。次の被試験デバイス１又は（被試験デバイス１及び被試験デバイス２）は、新しいサイクルを開始する（段階４０４）。新しいサイクルの第１のタイムスライスを用いて、次の被試験デバイス１サイクルに対するデータを転送する（段階４０５）。被試験デバイス２が被試験デバイス１と同時にその新しいサイクルを開始した場合、第２のタイムスライスを用いて、次の被試験デバイス２サイクルに対するデータを転送する（段階４０６）。パターンが終了していない場合は、段階４０４〜４０６を繰り返す。それ以外は、被試験デバイス１及び被試験デバイス２サイクルの長さが符合せず、スライスの割り振りは、この時点では被試験デバイス数ではなく優先順位に基づくことになり、すなわち、コントローラである被試験デバイスタスクレジスタ２８０は、実際に本実施形態のカウンタのようには見えない。被試験デバイス２が被試験デバイス１の前に新しいサイクルを開始した場合、第１の利用可能なスライス（この例では、前のスライスの開始後少なくとも２０ナノ秒として定義された）を用いて、次の被試験デバイス２サイクルに対するデータを転送する（段階４０６）。パターンが完了しない場合は、段階４０７を繰り返し、それ以外は段階４０４へ進む。
【００４０】
被試験デバイスタスクレジスタ２８０がストレージ要素２７２、２７３、及び２７４のいずれかを選択して特定時間領域内の被試験デバイス２０３に結合させ、その時間領域内の被試験デバイスの各々を個々に使用可能にすることができるために、異なる時間領域の被試験デバイスに書き込まれた試験パターンは同じである必要はなく、各時間領域の期間も同じである必要はないことが理解されるであろう。例えば、一実施形態では、マルチタスクＡＰＧ２０１は、特定時間領域の全ての被試験デバイス２０３が何時プログラムされたかを認識して、試験パターンが残りの時間領域の被試験デバイスに結合される周期又は周波数を調節し、それによってテスター２００の効率を最大にすることができる。更に、被試験デバイス２０３又は時間領域は、規則的又は連続的に交互する順番で検査を受ける必要はなく、優先順位に基づいて必要な任意の順番で被試験デバイス又は時間領域に検査を提供するためにストレージ要素２７２、２７３、及び２７４のいずれかを選択することができる。例えば、サイクル時間が８０ナノ秒、１００ナノ秒、８０ナノ秒、及び２００ナノ秒である次に来るサイクルを有するか又はそれを要求する４つの時間領域において複数の被試験デバイスが試験される場合、被試験デバイスタスクレジスタ２８０は、ストレージ要素２７２、２７３、及び２７４を選択し、被試験デバイスに対して第１の時間領域、次に第３の時間領域、第２の時間領域、最後に第４の時間領域で検査を提供することができる。更に、試験の順番は、その次に来るサイクルで変えることができる。
任意的に、同じ試験パターンが異なる時間領域の全ての被試験デバイスに書き込まれるか又はプログラムされた時、本方法は、マルチタスクＡＰＧ２０１をロックステップで作動して全ての被試験デバイスに結合させ、試験パターンをマルチタスクＡＰＧの最大周波数又は速度で読み戻す付加的な段階を更に含む（段階３３０）。
【００４１】
本発明の以上の特定実施形態の記述は、例証及び説明のためのものである。それらは網羅的ではなく、また、本発明を開示した正確な形態に限定しないものであり、明らかに、以上の教示に照らして多くの修正及び変形が可能である。実施形態は、本発明の原理及びその実際的応用を最もよく説明し、それによって当業者が本発明と想定される特定の用途に適するような修正を有する様々な実施形態とを最もよく使用することができるように選ばれて説明されたものである。本発明の範囲は、本明細書に添付した特許請求の範囲及びその均等物によって規定されるものとする。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態によるマルチタスクアルゴリズミック・パターン・ジェネレータを有する、集積回路を試験するためのテスターのレジスタレベルのブロック図である。
【図２】本発明の実施形態によるマルチタスクアルゴリズミック・パターン・ジェネレータを有する、集積回路を試験するためのテスターにおいて使用するためのマルチタスク・アルゴリズミック・パターン・ジェネレータレジスタのブロック図である。
【図３】本発明の実施形態によるマルチタスクアルゴリズミック・パターン・ジェネレータを有するテスターを作動させる方法の流れ図である。
【図４】本発明の実施形態によるマルチタスクアルゴリズミック・パターン・ジェネレータを有するテスターを作動させる別の方法の流れ図である。
【符号の説明】
【００４３】
２００  試験システム又はテスター
２０１  マルチタスク・アルゴリズミック・パターン・ジェネレータ（ＡＰＧ）
２０３  被試験デバイス
２０４  ＭｉｃｒｏＲＡＭ
２１２  分岐論理回路
２２２  アドレス・トポロジカル・スクランブラー
２３２  データバッファメモリ
２８０  被試験デバイスタスクレジスタ
【図１】
2005528596.tif 000004
【図２】
2005528596.tif 000005
【図３】
2005528596.tif 000006
【図４】
2005528596.tif 000007
【国際調査報告】
2005528596.tif 000008