(57)【要約】直列ＡＥＳデジタルオーディオデータのストリームから、選択された時間情報を抽出する方法である。前記直列ＡＥＳデジタルオーディオデータのストリームの第１のプリアンブルを示す第１の遷移が検出され、当該遷移の検出時に、時間のカウントが開始される。前記直列ＡＥＳデジタルオーディオデータの次のプリアンブルを示す第２の遷移が続いて検出され、時間のカウントが中断される。前記第１及び第２の遷移を隔てる時間が決定される。隔たり時間は、高速クロックパルスのカウントの形式で決定されることが望ましい。隔たり時間は、復号化論理回路に送信され、前記直列ＡＥＳデジタルオーディオデータのストリームを復号化するのに用いられる。
2005531215.tif 000002
【特許請求の範囲】
【請求項１】
直列ＡＥＳデジタルオーディオデータのストリームから、選択された時間情報を抽出する方法であって、
前記直列ＡＥＳデジタルオーディオデータのストリームの第１のプリアンブルを示す第１の遷移を検出し、
前記直列ＡＥＳデジタルオーディオデータのストリームの次のプリアンブルを示す第２の遷移を検出し、
前記第１及び第２の遷移を隔てる時間を決定する
ことを含むことを特徴とする方法。
【請求項２】
請求項１記載の方法であって、前記決定された時間情報は、前記直列ＡＥＳデジタルオーディオデータのストリームの復号化に用いるのに適していることを特徴とする方法。
【請求項３】
請求項２記載の方法であって、前記決定された時間情報を、前記直列ＡＥＳデジタルオーディオデータのストリームの復号化に用いるのに、復号化論理回路に送信することをさらに含むことを特徴とする方法。
【請求項４】
請求項３記載の方法であって、前記時間情報は、前記第１及び第２の遷移を隔てる高速クロックパルスのカウントの形式で決定されることを特徴とする方法。
【請求項５】
請求項４記載の方法であって、前記第１の遷移と前記第２の遷移は、前記直列ＡＥＳデジタルオーディオデータの前記次のプリアンブルを示さない、３１個の仲介遷移によって隔てられていることを特徴とする方法。
【請求項６】
請求項１記載の方法であって、前記決定された時間情報は、前記直列ＡＥＳデジタルオーディオデータのストリームの符号化に用いるのに適していることを特徴とする方法。
【請求項７】
請求項６記載の方法であって、前記決定された時間情報を、前記直列ＡＥＳデジタルオーディオデータのストリームの符号化に用いるのに、符号化論理回路に送信することをさらに含むことを特徴とする方法。
【請求項８】
請求項７記載の方法であって、前記時間情報は、前記第１及び第２の遷移を隔てる高速クロックパルスのカウントの形式で決定されることを特徴とする方法。
【請求項９】
請求項８記載の方法であって、前記第１の遷移と前記第２の遷移は、前記直列ＡＥＳデジタルオーディオデータの前記次のプリアンブルを示さない、３１個の仲介遷移によって隔てられていることを特徴とする方法。
【請求項１０】
直列ＡＥＳデジタルオーディオデータのストリームを受信して復号し、前記直列ＡＥＳデジタルオーディオデータの復号中に、そのデータストリームから、時間情報を抽出するデコーダ回路と、
前記デコーダ回路に接続され、前記直列ＡＥＳデジタルオーディオデータのストリームから抽出された前記時間情報を受信する対象コンポーネントとを有し、
前記対象コンポーネントは、その機能の少なくとも一つを実行中に、前記時間情報を利用することを特徴とするブロードキャストルータ。
【請求項１１】
請求項１０記載のブロードキャストルータであって、前記抽出された時間情報はさらに、前記デコーダ回路による、前記直列ＡＥＳデジタルオーディオデータのストリームの復号化に利用されることを特徴とするブロードキャストルータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はブロードキャストルータに関し、特に、ブロードキャストルータのデコーダ回路を通過するデジタルオーディオデータの直列ストリームから、選択された時間情報を抽出する回路に関する。
【背景技術】
【０００２】
従来、ブロードキャストルータは、直列デジタルオーディオデコーダを内蔵し、デジタルオーディオデータの直列ストリームからデジタルオーディオデータワードを抽出している。しかし、このような直列デジタルオーディオデコーダは、タイミング情報が含まれていても、これをデジタルオーディオデータから抽出することはほとんどない。一方、「回復されたクロック」を何らかの形で出力する、直列デジタルオーディオデコーダは従来から知られている。直列デジタルオーディオデコーダが、デジタルオーディオデータの受信直列ストリームから、他のタイプのタイミング情報を抽出するように構成されていれば、非常に有用である。例えば、デジタルオーディオデータの受信直列ストリームから、直列デジタルオーディオデコーダによって抽出された時間情報を、当該直列デジタルオーディオデコーダ自身で、米国特許出願第１０／      号（代理人整理番号：ＩＵ０２０１５９）に開示された方法で用いたり、あるいは、ブロードキャストルータの他のコンポーネントで用いたりすることが考えられる。しかし、従来は、直列デジタルオーディオデコーダはこのようなタイプの情報を抽出するようには構成されていなかった。従って、本発明の目的は、デジタルオーディオデータの受信直列ストリームからタイミング情報を抽出することが可能な直列デジタルオーディオデコーダを提供することにある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、直列ＡＥＳデジタルオーディオデータのストリームから、選択された時間情報を抽出する方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
前記直列ＡＥＳデジタルオーディオデータのストリームの第１のプリアンブルを示す第１の遷移が検出され、当該遷移が検出されると、時間カウントが開始される。前記直列ＡＥＳデジタルオーディオデータのストリームの次のプリアンブルを示す第２の遷移が検出され、時間カウントが中断される。前記第１及び第２の遷移を隔てる時間が決定される。前記隔たり情報は、前記第１及び第２の遷移を隔てる高速クロックパスのカウントの形式であることが望ましく、前記直列ＡＥＳデジタルオーディオデータのストリームの復号化に用いるのに、復号化論理回路に送信してもよい。あるいは、繰り返しになるが、前記隔たり情報は、前記第１及び第２の遷移を隔てる高速クロックパスのカウントの形式であることが望ましく、前記直列ＡＥＳデジタルオーディオデータのストリームの符号化に用いるのに、符号化論理回路に送信してもよい。
【０００５】
本発明の別の実施形態によれば、デコーダ回路と、当該デコーダ回路に接続された対象コンポーネントを有するブロードキャストルータが提供される。
前記デコーダ回路は、直列ＡＥＳデジタルオーディオデータのストリームを復号し、前記直列ＡＥＳデジタルオーディオデータの復号中に、そのデータストリームから時間情報を抽出する。前記デコーダ回路は、前記抽出された時間情報を対象コンポーネントに転送する。前記時間情報は、前記対象コンポーネントの機能の少なくとも一つを実行中に、前記対象コンポーネントによって利用される。前記抽出された時間情報は、前記デコーダ回路自身による、直列ＡＥＳデジタルオーディオデータのストリームの復号に利用されてもよい。
【発明を実施するための最良の形態】
【０００６】
図１を参照しつつ、完全冗長化された、リニアに拡張可能なブロードキャストルータ１００について、より詳細に説明する。図から分かるように、完全冗長化されたリニアに拡張可能なブロードキャストルータ１００は、相互接続されて、さらに増大した、完全冗長化されたリニアに拡張可能なブロードキャストルータ１００を構成する、複数のブロードキャストルータコンポーネントから成る。各ブロードキャストルータコンポーネントは、第１及び第２のルータマトリクスを含む別個のルータ装置である。第２のルータマトリクスは、第１のルータマトリクスに冗長化されている。従って、各ブロードキャストルータは、第１及び第２のルーティングエンジンを有しており、第１及び第２のルータマトリクスのそれぞれが、その入力側で同一の入力デジタルオーディオデータストリームを受信し、その出力側で同一の出力デジタルオーディオデータストリームを出力する。本明細書においては、完全冗長化された、リニアに拡張可能なブロードキャストルータを構成するのに用いられるブロードキャストルータコンポーネントの各々は、Ｎ×Ｍサイズのブロードキャストルータである。ただし、完全冗長化された、リニアに拡張可能なブロードキャストルータ１００は、互いに異なるサイズを有するブロードキャストルータコンポーネントで構成することもできることは言うまでもない。
【０００７】
本明細書ではまた、完全冗長化された、リニアに拡張可能なブロードキャストルータ１００は、第１、第２、第３、及び第４のブロードキャストルータコンポーネント１０２、１０４、１０６、及び１０８を互いに接続することで構成される。言うまでも無く、本明細書に開示する、４つのブロードキャストルータコンポーネントによって構成される、完全冗長化された、リニアに拡張可能なブロードキャストルータ１００は、一例に過ぎない。従って、本発明の教示に従って構成される、完全冗長化された、リニアに拡張可能なブロードキャストルータは、ブロードキャストルータコンポーネントの個数を様々に変えて構成してもよいことは明らかである。第１、第２、第３、及び第４のブロードキャストルータコンポーネント１０２、１０４、１０６、及び１０８は、本明細書に開示される方法に従って完全に接続されたとき、完全冗長化された、リニアに拡張可能なブロードキャストルータ１００を共に構成するが、これらは、図１に示されるように共通の筐体に共に収容しても、必要に応じて別個の筐体に収納してもよい。先に述べたように、ブロードキャストルータコンポーネント１０２、１０４、１０６、及び１０８は、互いに異なるサイズを有してもよいが、別の実施形態では、全てが同一のＮ×Ｍサイズを有してもよい。本明細書で考えられる使用に適することが証明されたサイズの一つに、２５６×２５６がある。さらに、完全冗長化された、リニアに拡張可能なブロードキャストルータ１００に適した構成としては、それぞれ２５６×２５６のサイズを有する５個のブロードキャストルータコンポーネントを接続し、１２８０×１２８０のブロードキャストルータとする構成がある。
【０００８】
第１のブロードキャストルータコンポーネント１０２は、第１のルータマトリクス１０２ａと、第１のルータマトリクス１０２ａが故障した場合に、これに取って代わる第２の（または、「冗長な」）ルータマトリクス１０２ｂから成る。同様に、完全冗長化された、リニアに拡張可能なブロードキャストルータ１００の第２、第３、第４のブロードキャストルータコンポーネント１０４、１０６、及び１０８も、それぞれ第１のルータマトリクス１０４ａ、１０６ａ、及び１０８ａと、第１のルータマトリクス１０４ａ、１０６ａ、１０８ａが故障した場合に、これらに取って代わる第２の（または、「冗長な」）ルータマトリクス１０４ｂ、１０６ｂ、及び１０８ｂを有する。もちろん、第２のルータマトリクス１０２ｂ、１０４ｂ、１０６ｂ、及び１０８ｂを、第１のルータマトリクス１０２ａ、１０４ａ、１０６ａ、及び１０８ａが故障した場合に、これらをバックアップする冗長なマトリクスとして指定することは全く任意であって、ブロードキャストルータコンポーネント内に含まれるルータマトリクスのペアのどちらか一方が、当該ブロードキャストルータコンポーネント内に含まれる上記ルータマトリクスのペアの他方のバックアップとして機能することは十分に予期されることである。
【０００９】
図１からさらに分かるように、第１のブロードキャストルータコンポーネント１０２の第１のルータマトリクス１０２ａ、第２のブロードキャストルータコンポーネント１０４の第１のルータマトリクス１０４ａ、第３のブロードキャストルータコンポーネント１０６の第１のルータマトリクス１０６ａ、第４のブロードキャストルータコンポーネント１０８の第１のルータマトリクス１０８ａは、完全に接続されたトポロジに適合するルータマトリクスの第１の配列に互いに接続されている。同様に、第１のブロードキャストルータコンポーネント１０２の第２のルータマトリクス１０２ｂ、第２のブロードキャストルータコンポーネント１０４の第２のルータマトリクス１０４ｂ、第３のブロードキャストルータコンポーネント１０６の第２のルータマトリクス１０６ｂ、第４のブロードキャストルータコンポーネント１０８の第２のルータマトリクス１０８ｂは、第１の配置のように、完全に接続されたトポロジに適合する第２の配列に互いに接続されている。完全に接続されたトポロジでは、ルータマトリクスの配列の各ルータマトリクスは、当該ルータマトリクスの配列の一部を構成する一つ一つのルータマトリクスに、別個のリンクによって接続される。
【００１０】
従って、ルータマトリクスの第１の配列については、第１、第２、及び第３の双方向リンク１１０、１１２、及び１１４がそれぞれ、第１のブロードキャストルータコンポーネント１０２の第１のルータマトリクス１０２ａを、第２のブロードキャストルータコンポーネント１０４の第１のルータマトリクス１０４ａ、第３のブロードキャストルータコンポーネント１０６の第１のルータマトリクス１０６ａ、及び第４のブロードキャストルータコンポーネント１０８の第１のルータマトリクス１０８ａに接続する。また、第４及び第５の双方向リンク１１６及び１１８はそれぞれ、第２のブロードキャストルータコンポーネント１０４の第１のルータマトリクス１０４ａを、第３のブロードキャストルータコンポーネント１０６の第１のルータマトリクス１０６ａ、及び、第４のブロードキャストルータコンポーネント１０８の第１のルータマトリクス１０８ａに接続する。最後に、第６の双方向リンク１２０は、第３のブロードキャストルータコンポーネント１０６の第１のルータマトリクス１０６ａを第４のブロードキャストルータコンポーネント１０８の第１のルータマトリクス１０８ａに接続する。
【００１１】
同様に、第２のルータマトリクスの配列については、第１、第２、及び第３の双方向リンク１２２、１２４、及び１２６がそれぞれ、第１のブロードキャストルータコンポーネント１０２の第２のルータマトリクス１０２ｂを、第２のブロードキャストルータコンポーネント１０４の第２のルータマトリクス１０４ｂ、第３のブロードキャストルータコンポーネント１０６の第２のルータマトリクス１０６ｂ、及び第４のブロードキャストルータコンポーネント１０８の第２のルータマトリクス１０８ｂに接続する。また、第４及び第５の双方向リンク１２８及び１３０はそれぞれ、第２のブロードキャストルータコンポーネント１０４の第２のルータマトリクス１０４ｂを、第３のブロードキャストルータコンポーネント１０６の第２のルータマトリクス１０６ｂ、及び、第４のブロードキャストルータコンポーネント１０８の第２のルータマトリクス１０８ｂに接続する。最後に、第６の双方向リンク１３２は、第３のブロードキャストルータコンポーネント１０６の第２のルータマトリクス１０６ｂを第４のブロードキャストルータコンポーネント１０８の第２のルータマトリクス１０８ｂに接続する。双方向リンク１１０から１２０は、銅線、光ファイバ、または、デジタル信号のやりとりに適すると考えられる他の送信媒体等、様々な媒体によって構成され得る。もちろん、別の実施形態においては、ブロードキャストルータコンポーネントの組を、図１に示された、ブロードキャストルータコンポーネントの組の間の単独の双方向リンクの代わりに、第１及び第２の一方向性リンクによって互いに接続してもよい。このような構成は図２に示されている。
【００１２】
ブロードキャストルータコンポーネント１０２、１０４、１０６、及び１０８について、より詳細に説明する。図２は、第１のブロードキャストルータコンポーネント１０２を示す。第２、第３、及び第４のブロードキャストルータコンポーネント１０４、１０６、及び１０８は、第１のブロードキャストルータコンポーネント１０２と同様の構成であるので、より詳細には説明しない。言うまでも無いが、第２、第３、及び第４のブロードキャストルータ１０４、１０６、及び１０８だけでなく、第１のブロードキャストルータコンポーネント１０２の前述の説明においても、一部の構成要素は、説明を簡潔にするために簡略化されていることは明らかである。ただし、そのさらなる詳細については、米国特許出願第１０／      号（代理人整理番号ＩＵ０２０１６０）を参照することで見出すことができる。
【００１３】
図２から分かるように、ブロードキャストルータ１０２は、Ｎ個のセレクタ１３８−１〜１３８−Ｎを有し、これらのセレクタは、各セレクタの出力がＮ個のトランスポートストリームの一つを、第１のブロードキャストルータコンポーネント１０２のルータマトリクス１０２ａ、１０２ｂのそれぞれの入力側に供給するように配列されている。本明細書において開示されているように、セレクタ１３８−１〜１３８−Ｎのそれぞれは、第１の入力として、ＡＥＳ（Ａｕｄｉｏ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｓｏｃｉｅｔｙ：オーディオ技術学会）標準の入力回路１４０−１から１４０−Ｎによって構成された第１のトランスポートストリームと、第２の入力として、マルチチャネルデジタルオーディオ（ｍｕｌｔｉｃｈａｎｎｅｌ  ｄｉｇｉｔａｌ  ａｕｄｉｏ：「ＭＡＤＩ」）標準に準拠した、復号化されたデジタルオーディオデータストリームから、ＭＡＤＩ入力回路１４２−１〜１４２−Ｎによって構成された第２のトランスポートストリームを有する、第１の２：１セレクタ回路である。第１のセレクタ回路１３８−１〜１３８−Ｎのそれぞれはさらに、上記２つのトランスポートストリームから選択するための制御入力（図示せず）を含む。
【００１４】
第１のセレクタ回路１３８−１〜１３８−Ｎのそれぞれの、選択されたトランスポートストリーム出力は、第１のルータマトリクス１０２ａのルーティングエンジン１４４、送信（または、「ＴＸ」）拡張ポート２７６、第１の受信（または、「ＲＸ」）拡張ポート２７８、第２の受信拡張ポート２８０、第３の受信拡張ポート２８２の入力側に供給される。「送信」拡張ポートという語は、データが当該拡張ポートから、選択された送信先へ送信される拡張ポートをいう。同様に、「受信」拡張ポートという語は、データを送信元から受信する拡張ポートをいう。第１のルータマトリクス１０２ａの送信拡張ポート２７６は、大略、メモリサブシステムとプロセッササブシステムから成る。メモリサブシステムにおいては、第１のブロードキャストルータコンポーネント１０２の第１のセレクタ回路１３８−１〜１３８−Ｎから受信したトランスポートストリームが、複数の送信先への送信前にバッファされる。プロセッササブシステムは、第１のセレクタ回路１３８−１〜１３８−Ｎから受信されたトランスポートストリームの、第２のブロードキャストルータコンポーネント１０４の第１のルータマトリクス１０４ａ、第３のブロードキャストルータコンポーネント１０６の第１のルータマトリクス１０６ａ、第４のブロードキャストルータコンポーネント１０８の第１のルータマトリクス１０８ａの受信拡張ポートへの送信を制御する。逆に、第１のルータマトリクス１０２ａの第１、第２、及び第３の拡張ポート２７８、２８０、及び２８２のそれぞれは、大略、メモリサブシステムとプロセッササブシステムから成る。メモリサブシステムにおいては、他のブロードキャストルータコンポーネントの第１のルータマトリクスの送信拡張ポートから受信した入力トランスポートストリームが、その最終的な送信先への送信前にバッファされる。プロセッササブシステムは、他のブロードキャストルータコンポーネントの第１のルータマトリクスの送信拡張ポートから受信した入力トランスポートストリームの、第１のブロードキャストルータコンポーネント１０２の第１のルータマトリクス１０２ａのルーティングエンジン１０４の入力への送信を制御する。
【００１５】
第１のセレクタ回路１３８−１〜１３８−Ｎからは、ＡＥＳ入力１−３２Ｎ及び／またはＭＡＤＩ入力１−Ｎから抽出された情報を含むトランスポートストリーム１〜Ｎが、ルーティングエンジン１４４と送信拡張ポート２７６に送信される。送信拡張ポート２７６からは、入力トランスポートストリーム１〜Ｎが、リンク１１０を介して第２のブロードキャストルータコンポーネント１０４の第１のルータマトリクス１０４ａへ、リンク１１２を介して第３のブロードキャストルータコンポーネント１０６の第１のルータマトリクス１０６ａへ、リンク１１４を介して第４のブロードキャストルータコンポーネント１０８の第１のルータマトリクス１０８ａへ送信される。代わりに、入力トランスポートストリームＮ＋１〜２Ｎは、第２のブロードキャストルータコンポーネント１０４の第１のルータマトリクス１０４ａの送信拡張ポートから、第１の受信拡張ポート２７８にリンク１１０を介して送信される。入力トランスポートストリーム２Ｎ＋１〜３Ｎは、第３のブロードキャストルータコンポーネント１０６の第１のルータマトリクス１０６ａの送信拡張ポートから、第２の受信拡張ポート２８０にリンク１１２を介して送信される。入力トランスポートストリーム３Ｎ＋１〜４Ｎは、第４のブロードキャストルータコンポーネント１０８の第１のルータマトリクス１０８ａの送信拡張ポートから、第３の受信拡張ポート２８２にリンク１１４を介して送信される。最後に、入力トランスポートストリームＮ＋１〜２Ｎ、２Ｎ＋１〜３Ｎ、３Ｎ＋１〜４Ｎはそれぞれ、第１、第２、及び第３の受信拡張ポート２７８、２８０、及び２８２によって、ルーティングエンジン１４４に入力される。
【００１６】
前述したように、第１及び第２のルータマトリクス１０２ａ及び１０２ｂは、互いに冗長なマトリクスである。このように機能するには、第２のルータマトリクス１０２ｂのルーティングエンジン１５２は、ルーティングエンジン１４４と同一の入力トランスポートストリームの組を有さなければならない。従って、上述したのと同様の方法で、第１のセレクタ回路１３８−１〜１３８−Ｎのそれぞれから出力される、選択されたトランスポートストリーム出力は、送信ポート２８４だけでなくルーティングエンジン１５２の入力側にも供給される。同様に、第１の受信拡張ポート２７８、第２の受信拡張ポート２９０、第３の受信拡張ポート２８２に供給されたトランスポートストリームもそれぞれ、第２のルータマトリクス１０２ｂの第１の受信拡張ポート２８６、第２の受信拡張ポート２８８、第３の受信拡張ポート２９０に供給される。第２のルータマトリクス１０２ｂの送信拡張ポート２８４は、大略、メモリサブシステムとプロセッササブシステムから成る。メモリサブシステムにおいては、第１のブロードキャストルータコンポーネント１０２の第１のセレクタ回路１３８−１〜１３８−Ｎから受信した送信ストリームが、複数の送信先への送信前にバッファされる。プロセッササブシステムは、セレクタ回路１３８−１〜１３８−Ｎから受信したトランスポートストリームの、第２のブロードキャストルータコンポーネント１０４の第２のルータマトリクス１０４ｂ、第３のブロードキャストルータコンポーネント１０６の第２のルータマトリクス１０６ｂ、第４のブロードキャストルータコンポーネント１０８の第２のルータマトリクス１０８ｂの受信拡張ポートへの送信を制御する。逆に、第２のルータマトリクス１０２ｂの第１、第２、及び第３の拡張ポート２８６、２８８、及び２９０のそれぞれは、大略、メモリサブシステムとプロセッササブシステムから成る。メモリサブシステムにおいては、他のブロードキャストルータコンポーネントの第１のルータマトリクスの送信拡張ポートから受信したトランスポートストリームが、その最終的な送信先への送信前にバッファされる。プロセッササブシステムは、他のブロードキャストルータコンポーネントの第１のルータマトリクスの送信拡張ポートから受信したトランスポートストリームの、第１のブロードキャストルータコンポーネント１０２の第２のルータマトリクス１０２ｂのルーティングエンジン１５２の入力への送信を制御する。
【００１７】
第１のセレクタ回路１３８−１〜１３８−Ｎからは、トランスポートストリーム１〜Ｎが、ルーティングエンジン１５２と送信拡張ポート２８４に送信される。送信拡張ポート２８４からは、入力トランスポートストリーム１〜Ｎが、リンク１２２を介して第２のブロードキャストルータコンポーネント１０４の第２のルータマトリクス１０４ｂへ、リンク１２４を介して第３のブロードキャストルータコンポーネント１０６の第２のルータマトリクス１０６ｂへ、リンク１２６を介して第４のブロードキャストルータコンポーネント１０８の第２のルータマトリクス１０８ｂへ転送される。代わりに、入力トランスポートストリームＮ＋１〜２Ｎは、第２のブロードキャストルータコンポーネント１０４の第２のルータマトリクス１０４ｂの送信拡張ポートから、第３の受信拡張ポート２９０にリンク１２２を介して送信される。入力トランスポートストリーム２Ｎ＋１〜３Ｎは、第３のブロードキャストルータコンポーネント１０６の第２のルータマトリクス１０６ｂの送信拡張ポートから、第２の受信拡張ポート２８８にリンク１２４を介して送信される。入力トランスポートストリーム３Ｎ＋１〜４Ｎは、第４のブロードキャストルータコンポーネント１０８の第２のルータマトリクス１０８ｂの送信拡張ポートから、第１の受信拡張ポート２８８にリンク１２６を介して送信される。第３、第２、及び第１の受信拡張ポート２９０、２８８、及び２８６からは、入力トランスポートストリームＮ＋１〜２Ｎ、２Ｎ＋１〜３Ｎ、及び３Ｎ＋１〜４Ｎがそれぞれ、第３、第２、及び第１の受信拡張ポート２９０、２８８、及び２８６によって、ルーティングエンジン１５４に入力される。
【００１８】
第１のルータマトリクス１０２ａのルーティングエンジン１４４は、ルーティングエンジン１４４の入力として受信された４Ｎ個のＡＥＳストリームのいずれか一つを、ルーティングエンジン１４４のＭ個の出力ラインのいずれか一つに割り当てるスイッチング手段を備えている。ルーティングエンジン１４４は、例えば一連の命令としてソフトウェアで実現したり、例えば一連の論理回路としてハードウェアで実現したり、あるいは、これらの組み合わせとして実現したり、様々な実施形態が考えられる。同様に、第２のルータマトリクス１０２ｂのルーティングエンジン１５２には、ルーティングエンジン１５２の入力として受信された４Ｎ個のＡＥＳストリームのいずれか一つを、ルーティングエンジン１５２のＭ個の出力ラインのいずれか一つに割り当てるスイッチング手段が備わっている。この場合も先と同様に、ルーティングエンジン１５２についても、ソフトウェア、ハードウェア、または、これらの組み合わせによる様々な実施形態が考えられる。第１のブロードキャストルータコンポーネント１０２の第１及び第２のルーティングマトリクス１０２ａ及び１０２ｂそれぞれのルーティングエンジン１４４及び１５２から出力される１〜ＭのＡＥＳストリームの各々は、第２のセレクタ回路１６０−１〜１６０−Ｍの対応する一つに伝送される。第２のセレクタ回路１６０−１〜１６０−Ｍは、第１のルータマトリクス１０２ａのルーティングエンジン１４４から出力される１〜ＭのＡＥＳストリーム、または、第２のルータマトリクス１０２ｂのルーティングエンジン１５２から出力される１〜ＭのＡＥＳストリームのどちらを第１のブロードキャストルータコンポーネント１０２の出力とするかを共同で決定する。第２のセレクタ回路１６０−１〜１６０−Ｍの各々は、ルーティングエンジン１４４から出力されたＡＥＳストリームと、ルーティングエンジン１５２から出力されたＡＥＳストリームのどちらを第２のセレクタ回路１６０−１〜１６０−Ｍを通過させるべきかを選択する、共通の制御入力（図示せず）を共有する。
【００１９】
第２のセレクタ回路１６０−１〜１６０−Ｍから、選択されたＡＥＳストリームがそれぞれの情報複製回路１６２−１〜１６２−Ｍに入力される。情報複製回路１６２−１〜１６２−Ｍは、受信したＡＥＳストリームを、ＡＥＳ出力回路１６４−１〜１６４−Ｍ、またはＭＡＤＩ出力回路１６６−１〜１６６−Ｍに渡す。これらの出力回路は、ＡＥＳストリームを符号化し、ブロードキャストルータコンポーネント１０２の出力として出力する。同様に、受信した情報ストリームがＭＡＤＩストリームであった場合、当該ストリームも、符号化及び第１のブロードキャストルータコンポーネント１０２からの出力のために、ＡＥＳ出力回路１６４−１〜１６４−Ｍ、またはＭＡＤＩ出力回路１６６−１〜１６６−Ｍに渡される。
【００２０】
次に図３を参照しつつ、ＡＥＳ入力回路１４０−１〜１４０−Ｎについて、より詳細に説明する。図３は、ＡＥＳ入力回路１４０−１を示す。残りのＡＥＳ入力回路、具体的には、ＡＥＳ入力回路１４０−２〜１４０−Ｎは、ＡＥＳ入力回路１４０−１と同様の構成であるため、より詳細には説明しない。図に示すように、ＡＥＳ入力回路１４０−１は、ＡＥＳバイフェイズデコーダ回路（ｂｉ−ｐｈａｓｅ  ｄｅｃｏｄｅｒ  ｃｉｒｃｕｉｔｓ）２９６−１〜２９６−３２とトランスポートストリームマルチプレクサ２９５を有する。ＡＥＳバイフェイズデコーダ回路２９６−１〜２９６−３２の各々には、信号源（図示せず）から供給されるＡＥＳ−３準拠の入力デジタルオーディオデータストリームが入力される。以下に、より詳細に説明するように、ＡＥＳバイフェイズデコーダ回路２９６−１〜２９６−３２は、それぞれに入力された入力デジタルオーディオデータストリームを復号化する。その結果得られるＡＥＳバイフェイズデコーダ回路２９６−１〜２９６−３２によって生成される、３２個の復号化された入力デジタルオーディオデータストリームは、トランスポートマルチプレクサ２９５に入力される。トランスポートマルチプレクサ２９５は、３２個の復号化された入力デジタルオーディオデータストリームから、入力トランスポートストリームを形成する。入力トランスポートストリームは、セレクタ回路１３８−１に渡される。
【００２１】
ＡＥＳバイフェイズデコーダ回路２９６−１〜２９６−３２について、より詳細に説明する。図４は、ＡＥＳバイフェイズデコーダ回路２９６−１を示す。残りのＡＥＳバイフェイズデコーダ回路、具体的には、ＡＥＳバイフェイズデコーダ回路２９６−２〜２９６−３２は、ＡＥＳバイフェイズデコーダ回路２９６−１と同様の構成であり、より詳細には説明しない。以下に、より詳細に説明されるように、ＡＥＳバイフェイズデコーダ２９６−１は、入力データストリーム、ここではＡＥＳ直列デジタルオーディオデータストリームをサンプルするための高速クロックを用いて機能する。ＡＥＳ直列デジタルオーディオデータストリームを復号化するのに、ＡＥＳバイフェイズデコーダ２９６−１は推定ビットタイムも必要とする。本明細書においては、「高速クロック」という語は、入力ＡＥＳデジタルオーディオデータストリームの周波数より、少なくとも２０倍速い周波数を有するクロックをいう。一方、「ビットタイム」という語は、入力ＡＥＳデジタルオーディオデータストリームの代表的なビットの間に発生する高速クロックの数をいう。本明細書に開示するように、ＡＥＳバイフェイズデコーダ２９６−１は２つのモードで動作することが考えられる。第１のモードでは、ビットタイムは論理回路２９８への直接入力のためにユーザによって選択され、第２のモードでは、ビットタイムは入力直列デジタルオーディオデータストリームから自動的に生成される。
【００２２】
図４から分かるように、ＡＥＳバイフェイズデコーダ２９６−１は、時間抽出回路２９７、復号化論理回路２９８、ビットタイム推定器３００、及び、適当なサイズを有するデータストア、例えば、３２ビット非同期ＦＩＦＯワイドメモリ３０２から成る。ＡＥＳバイフェイズデコーダ２９６−１は、ＡＥＳ入力１４０−１からのＡＥＳデータの直列デジタルオーディオデータストリームを受信する。ＡＥＳバイフェイズデコーダ２９６−１内においては、ＡＥＳ直列デジタルオーディオデータストリームが時間抽出回路２９７、復号化論理回路２９８、及びビットタイム推定器３００のそれぞれに供給される。時間抽出回路２９７は、特定の時間情報、具体的には、第２の直列デジタルオーディオデータストリームから連続するプリアンブルを隔てる高速クロックの数を抽出する。次に、時間抽出回路２９７は、抽出された時間情報を、ＡＥＳ直列デジタルオーディオデータストリームの復号化のために、復号化論理回路２９８に渡す。時間抽出回路２９７は、抽出された時間情報の復号化論理回路２９８へ供給するほか、抽出された時間情報を、ブロードキャストルータ１００の対象コンポーネント４００（ＡＥＳバイフェイズデコーダ２９６−１の一部ではないため、図４に点線で示す）にも出力する。対象コンポーネント４００の特定の機能に応じて、ＡＥＳバイフェイズデコーダ２９６−１の時間抽出回路によって抽出された抽出時間情報は、多様な目的に用いることができる。例えば、直列ＡＥＳデジタルオーディオデータのストリームを符号化する際に、抽出時間情報を用いることが考えられる。このような例では、例えばＡＥＳ出力回路１６４−１の一部を構成する符号化論理回路が、対象コンポーネント４００として機能する。もちろん、符号化論理回路は、抽出時間情報を用いて多様な機能を実行できるブロードキャストルータ１００の対象コンポーネントの一例である。さらに、それぞれの機能の実行中に抽出時間情報を用いる複数の対象コンポーネントに抽出時間情報を転送することも考えられる。また、抽出時間情報を、ＡＥＳバイフェイズデコーダ２９６−１自身によって、受信ＡＥＳ直列デジタルオーディオデータストリームの復号化に用いることも考えられる。
【００２３】
復号化論理回路２９８の動作に関するさらなる詳細は、米国特許出願第１０／      号（代理人整理番号ＩＵ０２０２５９）に記載されている。上記明細書中に、より詳細に記載されているように、復号化論理回路２９８は、ＡＥＳ直列デジタルオーディオデータストリーム中の「Ｘ型」プリアンブル、「Ｙ型」プリアンブル、「Ｚ型」プリアンブル、論理１、論理０を識別するように構成されている。プリアンブルを識別し、識別したプリアンブルが「Ｘ」プリアンブル、「Ｙ」プリアンブル、「Ｚ」プリアンブルのいずれかであると判断した後、復号化論理回路２９８は、識別されたプリアンブルをＦＩＦＯメモリ３０２に転送する。ＦＩＦＯメモリ３０２は、本明細書においては、３２ビットのワイドレジスタである。
【００２４】
受信ＡＥＳ直列デジタルオーディオデータストリームからのデジタルオーディオデータの抽出を開始すると、復号化論理回路２９８は、最初に復号化されたプリアンブル、通常は「Ｚ」型のプリアンブルを、ＦＩＦＯメモリ３０２のビット３１−２８に配置する。復号化論理回路２９８は、ＡＥＳ直列デジタルオーディオデータストリーム中の論理「１」または論理「０」を続いて識別すると、復号化されたデータビットをＦＩＦＯメモリ３０２のビット３１に転送する。これにより、最初に復号化されたプリアンブルがＦＩＦＯメモリ３０２のビット３０−２７に移動させられる。このようにして、復号化論理回路２９８は、直列ＡＥＳデジタルオーディオデータの受信ストリーム中のデータの各ビットを連続的に復号化し、各ビットを論理「１」、論理「０」、またはプリアンブルの一部として識別する。各データビットが連続して識別されると、識別されたデータはＦＩＦＯメモリ３０２のビット３１に転送される。これにより、ＦＩＦＯ３０２にＡＥＳデジタルデータの第１の３２ビットサブフレームが徐々に入力される。しかし、他のプリアンブルが続けて識別され次第、復号化論理回路２９８は、ＡＥＳデジタルデータの次の３２ビットサブフレームの復号化が開始されたと判断する。従って、ＦＩＦＯ３０２の既存のコンテンツは、セレクタ回路１３８−１にクロックされ、新たに識別されたプリアンブルがＦＩＦＯ３０２の３１〜２８ビットに配置される。これにより、ＦＩＦＯ３０２にＡＥＳデジタルデータの次の３２ビットサブフレームを入力し始める。
【００２５】
次に図５を参照しつつ、時間抽出回路２９７が、ＡＥＳ直列デジタルオーディオデータストリームから、特定の時間情報、具体的には、連続するプリアンブルを隔てる高速クロックの数を抽出する方法について、より詳細に説明する。上記方法はステップ３５０で開始される。ステップ３５２で、前述の時間情報を抽出すべきＡＥＳ直列デジタルオーディオデータストリームが、時間抽出回路２９７に入力される。続いてステップ３５３で、遷移カウント「Ｔ」がゼロに設定され、時間抽出回路２９７が、入力ＡＥＳ直列デジタルオーディオデータストリーム中の遷移を検出し始める。ステップ３５４で、時間抽出回路２９７は、入力ＡＥＳ直列デジタルオーディオデータストリーム中の第１の遷移を検出し、検出された遷移が第１のプリアンブルの開始を示すものと仮定する。次に、上記方法は、ステップ３５５に進み、時間抽出回路２９７が、入力ＡＥＳ直列デジタルオーディオデータストリーム中の、検出されたプリアンブルとそれに続くプリアンブル間の高速クロックパルスの数をカウントし始める。このために、上記方法は、まずステップ３５６に進み、遷移カウントＴが一つインクリメントされる。
【００２６】
ステップ３５７に進むと、時間抽出回路２９７は、遷移カウントＴを、ＡＥＳ−３直列デジタルオーディオデータストリームの連続するプリアンブル間に発生する遷移の数である３３と比較する。ステップ３５７で、遷移カウントＴが３３未満と判断されると、時間抽出回路２９７は、次のプリアンブルがまだ検出されていないと判断する。その後、上記方法はステップ３５８に進み、高速クロックパルスのカウントが継続される。続いてステップ３５９で、時間抽出回路２９７は、入力ＡＥＳ−３直列デジタルオーディオデータストリームに次の遷移がないか調査を再開する。次の遷移が検出されると、時間抽出回路２９７は、検出された遷移が、入力ＡＥＳ−３直列デジタルオーディオデータストリーム中の次のプリアンブルの開始を示すものであるか再度判断する。このために、上記方法はステップ３５６に戻り、時間抽出回路２９７は、次に検出された遷移が、入力ＡＥＳ−３直列デジタルオーディオデータストリームの次のプリアンブルを示すものであるか、最初に検出された遷移について前述した方法で再度判断する。
ステップ３５７を再度参照すると、遷移カウントＴが３３と等しい場合、上記方法はステップ３６０に進む。ステップ３６０において、時間抽出回路２９７は、検出された遷移が、入力ＡＥＳ−３直列デジタルオーディオデータストリームの次のプリアンブルの開始を示すものと判断する。その後、上記方法はステップ３６２に進む。ステップ３６２で、時間抽出回路２９７は、高速クロックパルスのカウントを、米国特許出願第１０／      号（代理人整理番号ＩＵ０２０２５９）に詳述された方法でＡＥＳ−３直列デジタルオーディオデータストリームを復号化するのに用いるため、復号化論理回路２９８に送信する。続いてステップ３６４で、時間抽出回路２９７は、分析すべき他のＡＥＳ直列デジタルオーディオデータがあるか判断する。分析すべき他のデータがある場合、上記方法は、ステップ３６６に進む。ステップ３６６では、高速クロックパルスのカウントがリセットされる。その後、上記方法は、入力ＡＥＳ直列デジタルオーディオデータストリームを前述の方法でさらに分析するため、ステップ３５３に戻る。ただし、ステップ３６４で、分析を要する他のＡＥＳ直列デジタルオーディオデータが無いと判断された場合には、上記方法は３６８で終了する。
【００２７】
ブロードキャストルータの様々な構成要素で用いる選択された時間情報を、ブロードキャストルータを通過するデジタルオーディオデータの直列ストリームから抽出する方法を開示及び説明した。本明細書においては、本発明の好適な実施形態について説明したが、本発明の属する分野の当業者であれば、本発明の趣旨や教示を逸脱することなく、様々な変形や変更が可能であることは言うまでも無い。従って、本発明の範囲は、本明細書に開示された実施形態に限定されるものではなく、添付の特許請求の範囲によって定義されるものである。
【図面の簡単な説明】
【００２８】
【図１】本発明に従って構成されたバイフェイズデコーダを内蔵する、完全冗長化された、リニアに拡張可能なブロードキャストルータのブロック図である。
【図２】図１の完全冗長化された、リニアに拡張可能なブロードキャストルータの第１のブロードキャストルータコンポーネントの拡大ブロック図である。
【図３】図２の第１のブロードキャストルータコンポーネントのＡＥＳ入力回路の拡大ブロック図である。
【図４】図３のＡＥＳ入力回路のＡＥＳバイフェイズデコーダ回路の拡大ブロック図である。
【図５】図４のＡＥＳバイフェイズデコーダの時間抽出回路が、ＡＥＳ−３直列デジタルオーディオデータストリームの連続するプリアンブルを隔てる高速クロックの数を決定する方法のフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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