(57)【要約】無駄な不純物の介入や酸化膜の形成などを防止し、工程の最適化を実現した超微細素子の製造工程を最適化することが可能な半導体素子の製造装置及びこれを用いた半導体素子の製造方法を提供する。半導体素子の製造装置は、下部に、試料を搭載するように配置された第１基板ホルダーと、上部に、試料に対してランプ光を照射するために配置されたハロゲンランプと、一側面に試料の出入りができるように配置された基板ドアとを備える第１チャンバーと、下部に、試料を搭載するように配置され、温度調節が可能な第２基板ホルダーと、チャンバーの上部と下部を分離して工程を行えるようにチャンバーの中間部に設置された中間膜と、前記第２基板ホルダーを前記中間膜を基準として上部と下部へ移送するために前記第２基板ホルダーに取り付けられた昇降部と、前記チャンバーの上部に配置された金属蒸着部とを備える第２チャンバーと、前記第１チャンバー及び前記第２チャンバーに連結され、圧力をそれぞれ調節するためのポンプ部と、前記第１チャンバー及び前記第２チャンバーに連結され、ガス量を制御して注入するためのガス注入部と、外部空気の流入なしで前記第１チャンバーと前記第２チャンバーとの間を往復し得るようにし、ゲートバルブを含む連結通路部とを備えている。
2005538547.tif 000002
【特許請求の範囲】
【請求項１】
下部に、試料を搭載するように配置された第１基板ホルダーと、上部に、試料に対してランプ光を照射するために配置されたハロゲンランプと、一側面に試料の出入りができるように配置された基板ドアとを備えた第１チャンバーと、
下部に、試料を搭載するように配置され、温度調節が可能な第２基板ホルダーと、チャンバーの上部と下部を分離して工程を行えるようにチャンバーの中間部に設置された中間膜と、前記第２基板ホルダーを、前記中間膜を基準として上部と下部へ移送するために前記第２基板ホルダーに取り付けられた昇降部と、前記チャンバーの上部に配置された金属蒸着部とを備える第２チャンバーと、
前記第１チャンバー及び前記第２チャンバーに連結され、圧力をそれぞれ調節するためのポンプ部と、
前記第１チャンバー及び前記第２チャンバーに連結され、ガス量を制御して注入するためのガス注入部と、
外部空気の流入なしで前記第１チャンバーと前記第２チャンバーとの間を往復し得るようにし、ゲートバルブを含む連結通路部と
を備えたことを特徴とする半導体素子の製造装置。
【請求項２】
前記金属蒸着部は、スパッタガンと、スパッタリング中に蒸着される金属が両側に広く広がることを防ぐスパッタシャッターと、該スパッタシャッターの開口程度を調節するシャッター絞りとを備えたことを特徴とする請求項１に記載の半導体素子の製造装置。
【請求項３】
前記ポンプ部は、ロッタリーポンプとターボ分子ポンプを用いたことを特徴とする請求項１に記載の半導体素子の製造装置。
【請求項４】
前記第１チャンバーと前記第２チャンバーの温度を測定するためのサーモカップルを前記第１基板ホルダー及び第２基板ホルダーにさらに取り付けたことを特徴とする請求項１に記載の半導体素子の製造装置。
【請求項５】
前記第１チャンバーの側面には、ＵＶランプ又は電子源を提供するためのポートをさらに含むことを特徴とする請求項１に記載の半導体素子の製造装置。
【請求項６】
請求項１に記載の半導体素子の製造装置を用いた半導体素子の製造方法において、
半導体構造物が形成された基板上に前記第１チャンバーを用いて洗浄工程を行う段階と、
前記洗浄工程後、前記基板を前記第２チャンバーに移動させて金属膜を蒸着する段階とを含み、
外部の露出なしに一括工程で行うことを特徴とする半導体素子の製造方法。
【請求項７】
前記金属蒸着段階の後、熱処理工程を行う段階をさらに含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記金属蒸着段階の前に、前記第２チャンバーで犠牲シリコン層を成長させる段階をさらに含むことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項９】
請求項１に記載の半導体素子の製造装置を用いたショットキーバリアＭＯＳＦＥＴの製造方法において、
シリコン層上にゲート酸化膜、ゲート電極及びスペーサが形成された基板を前記第１チャンバーに配置する段階と、
前記第１チャンバーを用いてソース／ドレイン電極の形成のための金属膜蒸着の前に洗浄工程を行う段階と、
前記洗浄工程後、前記基板を、前記連結通路部を介して前記第２チャンバーに移動させる段階と、
前記第２チャンバーに移動した前記基板を中間膜の上部に上昇させ、前記金属蒸着部を用いて金属層を蒸着する段階と、
前記金属層の蒸着が完了した後、前記基板を下降させて熱処理してシリサイドを形成する段階と
を含むことを特徴とするショットキーバリアＭＯＳＦＥＴの製造方法。
【請求項１０】
前記金属層蒸着段階の前に、前記第２チャンバーで犠牲シリコンを成長させる段階をさらに含むことを特徴とする請求項９に記載のショットキーバリアＭＯＳＦＥＴの製造方法。
【請求項１１】
前記洗浄工程は、真空洗浄又はＨ２ベーク工程であり、前記真空洗浄は、１０−８Ｔｏｒｒ以下の超高真空状態で６５０〜７５０℃の範囲で６０〜３００秒間熱処理し、前記Ｈ２ベーク工程は、７００〜９００℃でＨ２を０．５〜５０ｓｌｍ、圧力を０．１〜１０Ｔｏｒｒに維持した状態で６０〜３００秒間熱処理することを特徴とする請求項９に記載のショットキーバリアＭＯＳＦＥＴの製造方法。
【請求項１２】
前記金属蒸着前の犠牲酸化膜形成工程は、前記第２チャンバーの中間膜の下部で行うもので、５５０〜７５０℃で圧力１０−８Ｔｏｒｒ以下に１００〜５００秒間維持した後、Ｓｉ２Ｈ６又はＳｉＨ４ガスを１〜５０ｓｃｃｍ程度流して選択的にシリコン層を形成することにより行うことを特徴とする請求項９に記載のショットキーバリアＭＯＳＦＥＴの製造方法。
【請求項１３】
前記金属蒸着工程は、Ａｒ又はＮ２雰囲気で圧力０．００５〜５０Ｔｏｒｒにてスパッタリング工程を用いて行うが、蒸着される金属層の厚さは、５０〜５００Åであることを特徴とする請求項９に記載のショットキーバリアＭＯＳＦＥＴの製造方法。
【請求項１４】
前記金属蒸着後のシリサイド形成のための熱処理は、前記第１チャンバーを用いて圧力を１０−８Ｔｏｒｒ以下に維持した状態で行うことを特徴とする請求項９に記載のショットキーバリアＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造装置及びこれを用いた半導体素子の製造方法に関し、より詳細には、超微細半導体素子の工程において新しいメタル接合式ショットキーバリア方法を最適化する半導体素子の製造装置及びこれを用いた半導体素子の製造方法に関する。
【背景技術】
【０００２】
超微細半導体素子の製造技術は、素子の集積化及び高速化のために必ず確保されるべき核心技術である。最近、ナノサイズの半導体素子を実現する方法は、様々に紹介されているが、その中でも最も難易度の高い技術の一つが金属シリサイド反応を用いたショットキーバリアＭＯＳＦＥＴの製造方法である。
【０００３】
すなわち、１００ｎｍ以上の素子をサイズだけ小さくして集積化する方法では、ソース及びドレイン電極形成のドーピングが最も重要な問題の一つである。このようなドーピング問題を解決するために、ショットキーバリアを持たせると、ソース／ドレインの抵抗を画期的に低めると同時に、ドーピングによるソース／ドレイン形成の場合に必ず行う高温熱処理工程を省略することができる。
【０００４】
金属とシリコン接合のうちショットキーコンタクトでは、電子的に界面に電子エネルギー障壁が発生する。これはショットキー障壁高さ（Ｓｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｈｅｉｇｈｔ：ＳＢＨ）として知られており、従来から赤外線感知器への適用のために研究されてきた。ショットキーコンタクト活用技術がナノ電子素子の代案として浮き彫りになり始めたのは極めて最近であって、最適の装備と工程は未だ確立していない実情である。したがって、ＳＢＨを効率よく調節し超微細素子の製造工程に最適化を図る必要がある。
【０００５】
従来の技術の問題点は４つに大別される。  
第１に、従来の金属蒸着前の洗浄技術である。普通の場合、インシチューで進行することが不可能な状態で行われたので、金属とシリコン間の異物の生成を防ぐことができなかった。
【０００６】
第２に、洗浄がある程度行われたとしても、パターンに残っているダメージ層（ｄａｍａｇｅ  ｌａｙｅｒ）の影響により、微細構造又は電子的特性の面でショットキーコンタクトの最適化が難しい。
【０００７】
第３に、ゲート形成の際にオーバーエッチングによるシリコン基板の損失が大きくてシリサイドの形成が容易ではない。
【０００８】
第４に、金属膜の形成後に熱処理をエクスシチューで行った場合、金属の粒界酸化などを回避することが難しい可能性がある。
【０００９】
図１は、製造されたショットキーバリアＭＯＳＦＥＴの断面図である。  
以下、図１を参照してショットキーバリア（ＳＢ）ＭＯＳＦＥＴの構造について説明する。
【００１０】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の絶縁膜１０上にはシリコン層１２を形成する。このシリコン層１２上に、ゲート酸化膜１４とゲート電極１６とスペーサ１８を形成した後、エッチングを行う。超微細集積素子の製造の場合、大部分は、スペーサ１８の製作工程まで行われると、次の工程としてメタルシリサイド形成工程を行う。ところが、殆どの場合、スペーサ１８が形成されると、シリコン層１２の相当量をオーバーエッチングする。その後、ウェット洗浄方法又はドライ洗浄方法を適用した後、金属蒸着及び熱処理を行う。
【００１１】
ところが、このとき、次のような問題点が発生するおそれがあった。
【００１２】
（１）金属蒸着の前に酸化膜の生成を防ぐことができない。
【００１３】
（２）エッチング時のダメージにより金属蒸着の際にシリサイド反応に影響を及ぼしてしまう。
【００１４】
（３）エッチングされたシリコン層が多くて金属蒸着後にシリサイド工程の最適化を実現することが難しい。
【００１５】
（４）シリサイド工程のための熱処理の際に追加酸化を防ぐことができない。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
そこで、本発明は、このような問題点に鑑みてなされたもので、その目的は、２つのチャンバーを相互連結し、２つのチャンバーを介して洗浄工程、金属層形成工程及び後続工程などをインシチューで行うことができるように構成することにより、無駄な不純物の介入や酸化膜の形成などを防止し、工程の最適化を実現した超微細素子の製造工程を最適化することが可能な半導体素子の製造装置及びこれを用いた半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するための手段として、本発明は、下部に、試料を搭載するように配置された第１基板ホルダーと、上部に、試料に対してランプ光を照射するために配置されたハロゲンランプと、一側面に試料の出入りができるように配置された基板ドアとを備える第１チャンバーと、下部に、試料を搭載するように配置され、温度調節が可能な第２基板ホルダーと、チャンバーの上部と下部を分離して工程を行えるようにチャンバーの中間部に設置された中間膜と、前記第２基板ホルダーを前記中間膜を基準として上部と下部へ移送するために前記第２基板ホルダーに取り付けられた昇降部と、前記チャンバーの上部に配置された金属蒸着部とを備える第２チャンバーと、前記第１チャンバー及び前記第２チャンバーに連結され、圧力をそれぞれ調節するためのポンプ部と、前記第１チャンバー及び前記第２チャンバーに連結され、ガス量を制御して注入するためのガス注入部と、外部空気の流入なしで前記第１チャンバーと前記第２チャンバーとの間を往復し得るようにし、ゲートバルブを含む連結通路部とを備えた半導体素子の製造装置を提供する。
【００１８】
好ましくは、第２チャンバーの前記金属蒸着部は、スパッタリングのために金属を蒸着するもので、スパッタガンと、スパッタリング中に蒸着される金属が両側に広く広がることを防ぐスパッタシャッターと、前記スパッタシャッターの開口程度を調節するシャッター絞りとを含む。
【００１９】
一方、ポンプ部は、ロッタリーポンプとターボ分子ポンプを採用し、このような構成により、１０−８Ｔｏｒｒ以下の超真空を可能とする。
【００２０】
また、本発明は、上述した半導体素子の製造装置を用いた半導体素子の製造方法であって、半導体構造物が形成された基板上に前記第１チャンバーを用いて洗浄工程を行う段階と、前記洗浄工程後、基板を前記第２チャンバーに移動させて金属膜を蒸着する段階とを含み、外部の露出なしに一括工程で行うことを特徴とする。
【００２１】
「半導体構造物」とは、通常の半導体工程で用いられる各種絶縁層、半導体層、導電体層などをリソグラフィ工程及びエッチング工程によって形成した任意の構造物を全て総称する。
【００２２】
好ましくは、金属蒸着段階の後には、熱処理工程を行う段階をさらに含むことができ、金属蒸着段階の前には、前記第２チャンバーで犠牲シリコン層を成長させる段階をさらに含むことができる。
【００２３】
さらに、本発明は、上述した半導体素子の製造装置を用いたショットキーバリアＭＯＳＦＥＴの製造方法であって、本発明の製造方法は、シリコン層上にゲート酸化膜と、ゲート電極と、スペーサが形成された基板とを第１チャンバーに配置する段階と、第１チャンバーを用いてソース／ドレイン電極の形成のための金属膜蒸着の前に洗浄工程を行う段階と、洗浄工程後、基板を連結通路部を介して第２チャンバーに移動させる段階と、第２チャンバーに移動した基板を中間膜の上部に上昇させ、金属蒸着部を用いて金属層を蒸着する段階と、金属層の蒸着が完了した後、基板を下降させて熱処理することによりシリサイドを形成する段階とを含む。
【００２４】
好ましくは、金属層蒸着段階の前に、第２チャンバーで犠牲シリコンを成長させる段階をさらに含むことが可能であり、洗浄工程は、真空洗浄又はＨ２ベーク工程が可能であり、金属蒸着前の犠牲酸化膜形成工程は、前記第２チャンバーの中間膜の下部で行われる。
【００２５】
好ましくは、スパッタリング工程を用いて行うが、蒸着される金属層の厚さは、５０〜５００Åであり、金属蒸着後のシリサイド形成のための熱処理は、前記第１チャンバーを用いて圧力を１０−８ＴＯＲＲ以下に維持した状態で行う。
【発明の効果】
【００２６】
本発明によれば、超微細ＳＢ  ＭＯＳＦＥＴ素子を製造するに当たり、工程の最適化を図ることができる。金属工程中にインシチューで洗浄工程を行うことができるのは勿論のこと、金属形成後にもシリサイド熱処理工程をインシチューで行うことが可能なので、無駄な不純物の介入又は酸化を防ぐことができる。また、金属工程前の洗浄工程及び金属工程後の熱処理工程を一つのチャンバーに具現することにより、装備の価格だけでなく、無駄な空間を無くすことができる。ＵＨＶ−ＣＶＤ  ＳＥＧ工程と金属蒸着工程を同一のチャンバーで行うことができるため、工程の最適化だけでなく、経済的な利得も得ることができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施例について説明する。  
本発明は、下記で説明する実施例に限定されるものではなく、様々な形態に実現することができる。但し、これらの実施例は本発明の開示を完全にし、通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
【００２８】
図２は、本発明の一実施例に係るＳＢ  ＭＯＳＦＥＴ製造装置を示す図である。ＳＢ  ＭＯＳＦＥＴ製造装置は、インシチュー洗浄工程を行う第１チャンバー１００と、金属蒸着と、その後インシチューで行う熱処理などを施す第２チャンバー２００と、外部空気が流入することなく第１チャンバー１００と第２チャンバー２００との間を往復できるようにし、ゲートバルブ１４０を含む連結通路部とを備えている。
【００２９】
第１チャンバー１００は、上部に水晶板１０８が設置されており、これを介してハロゲンランプ１１０が基板に直接ランプ光を照射する。基板は、基板ドア１０２を介して第１基板ホルダー１１２上に配置される。ハロゲンランプ１１０は、急速熱処理（ＲＴＰ、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）が可能なものを採用する。また、第１チャンバー１００には余分のポート（図示せず）を備えることができる。第１チャンバー１００の両側面にそれぞれ余分のポートを作って試料の表面反応（洗浄に関連した）又は金属蒸着後の熱処理効果の上昇のためにＵＶランプ又は電子ソース（ｅｌｅｃｔｒｏｎ  ｓｏｕｒｃｅ）などを備えることができる。電子の発生は、タングステンフィラメント系列のものを活用するように構成することもできる。
【００３０】
第１チャンバー１００の圧力は、ロッタリーポンプ１６０とターボ分子ポンプ１５０によって調節可能である。第１チャンバー１００の圧力は、１０−８Ｔｏｒｒ以下に下がることもある。真空洗浄及び真空熱処理が可能である。この際、加熱方式は、前述したハロゲンランプ１１０を用いて放射加熱（Ｒａｄｉａｌ  Ｈｅａｔ  Ｔｒｅａｔｍｅｎｔ）が可能である。また、第１チャンバー１００には、水素（Ｈ２）、窒素（Ｎ２）、アルゴン（Ａｒ）などの注入ができるよう、別途の配線やバルブなどを含むガス処理部（図示せず）と連結されている。
【００３１】
次に、第１チャンバー１００で行うことが可能な洗浄工程を例として説明する。チャンバー内の温度を７５０℃以上に昇温した状態で水素を流しながらポンピング速度を高める場合、約１Ｔｏｒｒ以下となる条件で表面の自然酸化膜を除去することができる。これはＨ２ベーク効果として知られており、シリコンの表面に水素パッシベーションを行って再び酸化することを抑制することができる。また、真空洗浄法は、１０−８以下で６５０〜７５０℃の範囲で行い、酸化膜のＳｉＯ揮発反応によって表面酸化膜を除去することができる。
【００３２】
第２チャンバー２００は、ゲートバルブ１４０によって第１チャンバー１００と連結される。ゲートバルブ１４０は、両チャンバー間の圧力をそれぞれ調節することができる。第１基板ホルダー１１２上に配置されていた基板は、ゲートバルブ１４０が開となれば、運搬装置１０６によって、第２チャンバー内に位置する第２基板ホルダー２０２へ移送される。第２チャンバー２００には、第１チャンバー１００の場合と同様に、ロッタリーポンプ１６０とターボ分子ポンプ１５０が連結されている。これらロッタリーポンプ１６０とターボ分子ポンプ１５０によって第２チャンバー２００の圧力調節が可能である。この場合、２つのチャンバー１００、２００間の試料移動は、直線運動によって行われるように構成し、あるいはチャンバーに内在している移動モータによって行われるようにし、あるいはチャンバーとチャンバーとの中間にロボットアームを設置して行われるようにすることを基本とする。２つのチャンバーを繋ぐチューブの中央部分にゲートバルブ１４０があってガスの断続的供給により圧力を調節し、試料移動のための通路を提供することは前述したとおりである。
【００３３】
図３は、図２のＳＢ  ＭＯＳＦＥＴ製造用装置の第２チャンバー２００を示す拡大図である。次に、図２及び図３を参照して第２チャンバー２００を詳細に説明する。第２チャンバー２００は、ＳＢ  ＭＯＳＦＥＴ用金属薄膜を形成するために用いられるもので、スパッタリングによる蒸着法や蒸気蒸着法による蒸着などが可能である。本実施例では、説明の便宜上、スパッタリング蒸着法に対する場合のみを例として挙げる。
【００３４】
第２チャンバー２００には、第２基板ホルダー２０２が備えられている。第１チャンバー１００から伝送されてきた基板は、図３に示した第２基板ホルダー２０２上に配置され、一定の工程を行うために試料ホルダー２０４及び自動昇降機２０８に搭載されてスパッタリング蒸着のために中間膜２０６へ移動する。中間膜２０６は、スパッタリング工程を行うときに密閉空間を作るためにチャンバー内に配置される。自動昇降機２０８によって、基板を搭載した試料ホルダー２０４及び第２基板ホルダー２０２が中間膜まで上昇すると、図３に示すように、試料ホルダー２０４は、中間膜２０６の中央部位に設けられているホールを通過し、第２基板ホルダー２０２は、中間膜２０６と密着して上部と下部がそれぞれ異なる圧力を維持する。例えば、選択的シリコン層（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ  ｏｆ  ｓｉｌｉｃｏｎ、ＳＥＧ）形成装置と金属蒸着用スパッタが結合した形態のチャンバーで温度を急速に調節するために、基板ホルダー２０２上に別途の試料ホルダー２０４が設置される。第２基板ホルダー２０２は、試料ホルダー２０４の下方に位置し、それぞれ発熱体によって温度が調節される。第２基板ホルダー２０２の発熱体によって試料（基板）の温度が調節され、金属蒸着の際には試料ホルダー２０４内のセラミック発熱体によって温度が調節される。一般熱線による発熱体の場合、下部チャンバーの壁に冷却水を流さなければならない。急激な降温のために、試料ホルダー２０４は、約１〜３ｃｍの厚さに薄く製造する。試料ホルダー２０４と第２基板ホルダー２０２のそれぞれにサーモカップル（ｔｈｅｒｍｏ−ｃｏｕｐｌｅ）を設置して実際の基板の温度を測定する。一方、２つのホルダー２０２、２０４の表面は、金属性導体で取り囲まないことが好ましい。表面が酸化したＴｉＯ２／Ｔｉを活用することも可能である。その他にも、セラミックコーティングを行ってもよく、あるいは周りに膜を形成させてもよい。
【００３５】
スパッタガン２１６は、第２チャンバー２００の上部に設置されており、前面中央にはスパッタシャッター２１４が設置されている。スパッタシャッター２１４は、スパッタリング中に蒸着される金属が両側に広く広がることを防ぐ。シャッター絞り２１８は、スパッタシャッター２１４の開口程度を調節する。スパッタリング蒸着は、Ｎ２又はＡｒ雰囲気で行うことができる。スパッタリングの場合、ターゲットは中央に１つ設置する。ところが、必要に応じて３〜４個を設置して多数のターゲットによって蒸着することも可能である。
【００３６】
スパッタシャッター２１４が閉っている状態で前洗浄工程を行い、その間、試料ホルダー２０４がスパッタターゲットの下方に３〜１０ｃｍ移動してスパッタリング蒸着位置に到達する。試料ホルダー２０４は、温度が常温から５００℃まで調節できる。金属蒸着は、スパッタシャッターが開放される瞬間に開始する。スパッタシャッターは、初期にはスパッタターゲットから０．５〜２ｃｍ程度離れた位置にあったが、開放される瞬間、試料ホルダー２０４の両側に移動する。スパッタシャッター２１４は、それぞれ一つの調節器が付いている２つを一対とすることを基本とする。スパッタガン２１６は、１つを基本とするが、必要に応じては２〜４個をさらに設置することができるため、共同蒸着（ＣＯ−ＤＥＰＯＳＩＴＩＯＮ）又は多層薄膜蒸着に利用できる。
【００３７】
スパッタリング蒸着が完了した後は、さらに自動昇降機２０８によって第２基板ホルダー２０２は下降する。図３に示すように、自動昇降機２０８の上板には、第２基板ホルダー２０２よりは狭い試料ホルダー２０４がある。基板温度は、サーモカップル（図示せず）方式で測定されると、サーモカップルを第２基板ホルダー２０２と自動昇降機２０８上にある試料ホルダー２０４にそれぞれ一つずつ取り付ける。第２基板ホルダー２０２及び試料ホルダー２０４は、ラインモーションバー（Ｌｉｎｅ  Ｍｏｔｉｏｎ  Ｂａｒ）による方法を用いてもよく、ロボットアームによる方法を用いてもよい。上述したような第２基板ホルダー２０２の説明は、第１基板ホルダー（図２の１１２）にも適用できる。
【００３８】
第２チャンバー２００内のキャリアガスは、２つのバルブ２１０、２１２によって中間膜２０６の上部領域と下部領域にそれぞれ独立して注入される。  中間膜２０６の上部領域と下部領域は、真空状態もお互い異なるように形成できる。したがって、第２チャンバー２００の中間膜２０６の中央部分が完璧に密閉されることにより、極超高真空及び清浄度を維持させることができる。
【００３９】
次に、上述した第２チャンバー２００によるＳＢ  ＭＯＳＦＥＴ製造工程の改良例について説明する。第２チャンバー２００を用いて金属蒸着前の結晶界面を緩和させかつ犠牲シリコンを形成するために、ＵＨＶＣＶＤ法（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｃｕｍ  ＣＶＤ）によるＳＥＧを蒸着することができる。基板の温度を５５０〜７００℃に保たれる状態で基礎圧力を１０−８Ｔｏｒｒ以下にした後、シリコンソースのジシラン（Ｓｉ２Ｈ６）を一定量流せば、初期２００〜５００Åの単結晶シリコン膜を選択的にアクティブ領域にのみ成長させることができる。ＵＨＶＣＤＶ法を用いたＳＥＧを実現するためには、シリコンだけでなく、ＧｅＨ４を用いてＳｉＧｅ  ＳＥＧを実現するようにシステムのガスを注入する。すなわち、第１チャンバー１００から移送された試料（又は基板）は、第２チャンバー２００の第２基板ホルダー２０２上に配置され、温度がある一定値に到達するときにＳＥＧ工程が行われてもよい。ＳＥＧ蒸着が完了した後、試料ホルダー２０４は、自動昇降機２０８によって上方に５〜２０ｃｍ移動した後、スパッタリングを用いて金属膜を蒸着することができる。自動昇降機２０８は、自体回転する機能をも有することができる。
【００４０】
金属蒸着前の犠牲シリコン成長と金属蒸着は、それぞれ別途のチャンバーで行うことも可能である。金属蒸着とＳＥＧ工程との相互共存が難しい場合、それぞれ分離してクラスターを構成することを基本とする。インシチュー工程が可能となるようにし、試料移動がロボットアームによって行われるようにすることが可能である。
【００４１】
次に、図１を参照してショットキーバリア（ＳＢ）ＭＯＳＦＥＴの製造工程について説明する。
【００４２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の絶縁膜１０上にシリコン層１２を形成する。シリコン層１２上にゲート酸化膜１４とゲート電極１６を順次形成し、スペーサ１８を形成した後、エッチングを行う。
【００４３】
次に、金属蒸着前の洗浄工程、金属蒸着前の犠牲酸化膜の成長工程、金属蒸着工程、金属蒸着後のシリサイド反応のための熱処理工程などといった一連の工程を上述したＳＢ  ＭＯＳＦＥＴ製造用装置を用いて行う。この場合、好ましくは金属蒸着前の洗浄工程と金属蒸着後のシリサイド反応のための熱処理工程は、第１チャンバーで行い、金属蒸着前の犠牲酸化膜の成長工程及び金属蒸着工程は第２チャンバーで行うことができる。このような進行により、上述した工程中に基板は外部に露出せず、一括工程で行われる。
【００４４】
まず、蒸着前の洗浄工程は、エクスシチュー洗浄とインシチュー洗浄を行うことができるが、エクスシチュー洗浄では、パターンをエッチングした後、低電力プラズマによるエッチング後の処理とウェットエッチング浴による洗浄を行う。
【００４５】
エクスシチュー洗浄工程の低電力プラズマ処理は、ゲート電極のエッチング後に形成されたダメージ層を効果的に除去するためのもので、例えば、ＮＦ３を１０〜５０ｓｃｃｍ、Ｏ２を２０〜１００ｓｃｃｍ程度仕込み、Ｈｅ又はＡｒガスを５０〜２０００ｓｃｃｍ程度共に仕込んだ後、５〜５０Ｗの電力で０．１〜５ｍＴｏｒｒの範囲で行うことができる。ウェットエッチング浴による酸化膜の除去は、希釈されたＨＦ溶液で行う。ＨＦは５０〜５００：１でＤＩ（Ｄｅｉｏｎｉｚｅｄ）ウォーターで希釈し、ＨＦ溶液の処理前に希釈した硫酸（Ｈ２ＳＯ４：Ｈ２Ｏ２＝１：１）で６０〜６００秒間有機物の除去を行う。ＨＦ溶液の処理を施した試料は、表面に水素パッシベーションを９０％以上行う。
【００４６】
次に、インシチュー洗浄工程のために第１チャンバー（図２の１００）に配置されると、真空洗浄又はＨ２ベークを行う。真空洗浄は、１０−８Ｔｏｒｒ以下の超高真空状態で６５０〜７５０℃の範囲で６０〜３００秒間行う。Ｈ２ベークは、７００〜９００℃でＨ２が０．５〜５０ｓｌｍ程度流れる範囲で圧力を０．１〜１０Ｔｏｒｒに低く維持した状態で６０〜３００秒間行う。
【００４７】
金属蒸着前の犠牲酸化膜形成工程は、インシチュー洗浄以後にＵＨＶＣＶＤ法によって５５０〜７５０℃で圧力１０−８Ｔｏｒｒ以下に１００〜５００秒間維持した後、Ｓｉ２Ｈ６又はＳｉＨ４ガスを１〜５０ｓｃｃｍ流して厚さ１００〜５００Åの選択的シリコン（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ  ｏｆ  ｓｉｌｉｃｏｎ）を成長させる。一方、犠牲酸化膜としてはＳｉＧｅ  ＳＥＧを適用することもできる。ＳｉＧｅ  ＳＥＧは、ＵＨＶＣＶＤ法で蒸着し、温度５５０〜７５０℃で圧力１０−８Ｔｏｒｒ以下に１００〜５００秒間維持した後、Ｓｉ２Ｈ６又はＧｅＨ４ガスを１〜５０ｓｃｃｍ流して１００〜５００Åの厚さに成長させる。一方、金属蒸着前の犠牲酸化膜形成工程は省略してもよい。ＳＥＧ蒸着が完了した後、試料ホルダー部分が自動昇降機によって上方に５〜２０ｃｍ程度移動した後、金属蒸着工程が行われる。
【００４８】
金属蒸着工程は、Ａｒ又はＮ２雰囲気で圧力０．００５〜５０Ｔｏｒｒの範囲で行う。スパッタシャッターが閉っている状態で前洗浄工程を行い、その間、試料ホルダーがスパッタターゲットの下方に移動してスパッタリング蒸着位置に到達し、スパッタシャッターが開放される瞬間に金属蒸着工程を開始する。蒸着される金属膜の厚さは、たとえば５０〜５００Åであり、金属の蒸着後、試料ホルダーはさらに原位置（基板ホルダー上）に復帰する。
【００４９】
次に、金属蒸着後、シリサイド形成のための熱処理は、別途のチャンバーで行うことも可能であり、インシチューで第１チャンバーを用いて洗浄工程を行うことも可能である。金属蒸着工程前の洗浄と金属蒸着後のシリサイド反応のための熱処理を同時に行うことができるようにする。ハロゲンランプの下には水晶板が設置されており、加熱速度は、例えば１０〜１００℃／ｓｅｃになれる。圧力は１０−８Ｔｏｒｒ以下に維持できる。シリサイド反応のための熱処理は、急速熱処理方法と等温熱処理方法を同時に適用することができる。急速熱処理によるシリサイドの形成は通常１次熱処理といい、金属の種類によって５００〜１２００℃（０〜６０ｓｅｃ）を適用する。これに対し、２次熱処理の等温熱処理はより低い温度（２００〜８００℃）で３０分〜３００分の間に行う。金属によっては１次熱処理のみを行う場合もあれば、全て行う場合もあるので、金属によって決定されることを基本とする。
【００５０】
前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明は、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能であることを理解するであろう。
【図面の簡単な説明】
【００５１】
【図１】製造されたショットキーバリアＭＯＳＦＥＴの断面図である。
【図２】本発明の一実施例に係るＳＢ  ＭＯＳＦＥＴ製造装置を示す図である。
【図３】図２のＳＢ  ＭＯＳＦＥＴ製造用装置の第２チャンバーを拡大した図である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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