(57)【要約】  読み取り動作と書き込み動作において、それぞれデータを記憶し検索する手段を含み、第１および第２のアドレッシング電極を備えたデータ記憶機器において、後者のセットは第１のセットの電極に対して、好ましくは直角に向いた電極を有し、第２セット電極（ｂ、ｃ）は、第１セットの電極内の並列のくぼみまたはトレンチ（３）内に配置された平行なツイン電極として提供されている。これらのトレンチは圧電属性を有する柔軟な強誘電体またはエレクトレット・メモリ物質を含み、これにより、二つのサブ・セル（α1、α2）を有するメモリ・セル（１）が、トレンチ（３）の中で、それぞれ第１セットの電極（ａ）と後者のいずれかの側にある平行なツイン電極（ｂ、ｃ）との間に形成される。書き込み動作において、サブ・セル（α1、α2）上に付加された電圧電位によりメモリ・セル（１）にデータがエンコードされる。この方法でメモリ・セル（１）内にエンコードされ記憶されたデータの非破壊読み出し動作において、メモリ物質（２）の圧電属性が利用され、メモリ・セル（１）のサブ・セル（α1、α2）から応答信号を引き出すが、これは後者が横方向に機械的応力を受けた時に行われ、こうして、メモリ・セル（１）内に記憶された論理値が決定される。
2005513772.tif 000002
【特許請求の範囲】
【請求項１】
読み取りおよび書き込み動作において、それぞれデータを記憶し検索する手段を有するデータ記憶機器であって、
データは強誘電体メモリ・セル内に分極化状態として非揮発的方法で記憶され、メモリ・セルは受動マトリクス−アドレッサブル・アレイ内に備えられ、前記メモリ・セルは読み取りおよび書き込み動作のために個別にアドレスされることができ、前記メモリの前記アドレッシングはそれぞれ第１および第２の電極セットの交差電極を介して実現し、前記第１セットの前記電極が前記第２セットの各電極に対して実質的に直角に向いているように各電極セットが並列帯状電極を含む前記データ記憶機器において、
前記電極（ａ）の第１セットは前記電極（ａ）に対して水平に直角の方向およびその表面の上部から下方へ垂直に前記電極（ａ）の厚さよりも少ない距離を延びていて実質的に長方形のプロファイルを有する複数のトレンチ（３）を含んでいることと、
前記トレンチ（３）内に少なくとも１つの強誘電体またはエレクトレット・メモリ物質（２）が提供されて、その側壁を被覆していることと、
前記電極の第２セットは、電極のデュアル・セットとして備えられ、各々が前記トレンチ（３）内に前記第１セットの前記電極（ａ）と相互接続せずに並列に備えられる並列ツイン電極（ｂ、ｃ）を含むことと、
前記強誘電体物質（２）は、前記電極（ｂ、ｃ）により占有されていない前記トレンチ（３）の前記容積の少なくとも一部分に提供され、前記強誘電体またはエレクトレット物質は、圧電属性を有する柔軟または弾力性強誘電体またはエレクトレット物質であって、
更に、前記第２セットの前記電極（ｂ、ｃ）と前記第１セットの前記電極（ａ）との間の電気的絶縁を提供し、これにより、適当に力を加えられている前記第２セットの前記ツイン電極（ｂ、ｃ）が、圧電属性を有する柔軟な強誘電体またはエレクトレット物質（２）内で横方向に変位でき、これによりそこに圧電効果が発生されることと、
前記第２セットのツイン電極（ｂ、ｃ）と前記第１セットの前記電極（ａ）との間にある体積内の圧電属性を有する前記柔軟な強誘電体またはエレクトレット物質は、前記トレンチ（３）内で前記メモリ・セル（１）のサブ・セル（α1、α2）を形成し、それぞれツイン電極（ｂ；ｃ）と前記第１セットの交差電極（ａ）との間に電界を加えることにより、書き込み動作のために前記サブ・セル（α1、α2）が分極されることができ、これにより、メモリ・セル（１）が分極されて、少なくとも二つまたはそれ以上の一つの論理値を、前記サブ・セル（α1、α2）内の分極化状態のセットの形で記憶し、前記ツイン電極（ｂ、ｃ）の間に、および／または、少なくとも後者の１つと前記第１電極セットに近接する電極（ａ）の少なくとも１つとの間に、また前記サブ・セル内にこうして導入されるひずみに応答して、圧電効果によりその分極化状態から出るパラメータの検出を、可能にする引っ張りおよび／または圧縮応力にさらされるサブ・セル（α1、α2）の強誘電体またはエレクトレット物質にわたって電圧電位を加えることにより非破壊的に読み取ることができ、これによりメモリ・セル（１）のサブ・セル（α1、α2）の論理状態が発見することができ、また、サブ・セル（α1、α2）を収納するメモリ・セル（１）内に記憶された単数または複数の論理値を決定できることを特徴とする前記データ記憶機器。
【請求項２】
前記柔軟な強誘電体またはエレクトレット物質（２）が、強誘電体ポリマであることを特徴とする、請求項１に記載の機器。
【請求項３】
強誘電体またはエレクトレット物質（２）および前記ツイン電極（ｂ、ｃ）が、前記とトレンチ（３）の底面に位置する非強誘電体または非エレクトレット物質（４）上の一つの層により支持されていることを特徴とする、請求項１に記載の機器。
【請求項４】
前記底部層（４）が、前記トレンチ（３）内の他の物質または構造に接着されていても良く、接着されていなくても良く、また弾性物質として随意的に選択されている、請求項１に記載の機器。
【請求項５】
前記ツイン電極（ｂ、ｃ）の間のギャップ（β）が、強誘電体またはエレクトレット物質（２）により充填されている、請求項４に記載の機器。
【請求項６】
前記ツイン電極（ｂ、ｃ）間の前記ギャップ（β）が、両方へ接着された非圧電物質（５）により充填されていることを特徴とする、請求項４に記載の機器。
【請求項７】
前記ツイン電極（ｂ、ｃ）がそれらの間のギャップ（β）開閉して、互いに対して振動する前記ツイン電極であり、機械的共振構造を形成することを特徴とする、請求項４に記載の機器。
【請求項８】
前記ツイン電極（ｂ、ｃ）は前記トレンチ（３）内で横方向に振動してそれらの間の距離が一定のままであり、機械的に共振構造を形成することを特徴とする、請求項１に記載の機器。
【請求項９】
前記電極（ａ、ｂ、ｃ）およびメモリ・セル（１）の上面に、一つまたはそれ以上の機械的および／または電気的な絶縁層が備えられていることを特徴とする、請求項１に記載の機器。
【請求項１０】
読み取り動作に選択された前記メモリ・セル（１）の前記サブセル（α1、α2）に、引張りおよび／または圧縮の力を加えてデータの読み出しを遂行することと、前記引張りおよび／または圧縮の力を加えることの結果となるひずみに応答して前記サブセル（α1、α2）から圧電的に発生した電圧と電流の位相および／または極性および／または大きさを同時に検出することを特徴とする、
請求項１に記載のデータ記憶機器における非破壊読み出し方法。
【請求項１１】
一つの所与のメモリ・セル（１）を定義する前記物理的構造の部分である前記電極（ｂ、ｃ）の動作により、前記引張りおよび圧縮の力が伝えられることを特徴とする、請求項１０に記載の方法。
【請求項１２】
前記メモリ・セル（１）のアレイが支持されている前記表面に対して、前記動作が並行であることを特徴とする、請求項１１に記載の方法。
【請求項１３】
前記引張りおよび／または圧縮の力は、前記電極（ｂ、ｃ）に近接する分極された強誘電体またはエレクトレット物質へ電界を加えることにより発生されることを特徴とする請求項１１に記載の方法。
【請求項１４】
前記強誘電体エレクトレット物質（２）がポリマであることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記強誘電体またはエレクトレット・ポリマ（２）が、サブセル（α1、α2）に使用されるものと同一物質である請求項１４に記載の方法。
【請求項１６】
前記引張りおよび／または圧縮の力が、時間内で周期的に変化することを特徴とする、請求項１０に記載されたいずれかの方法。
【請求項１７】
本発明により圧電的に発生される電圧／電流の検出が、コヒーレント平均またはロック−イン技法により遂行されることを特徴とする請求項１６記載の方法。
【請求項１８】
前記引張りおよび／または圧縮の力が、単一ステップ・パルスであることを特徴とする、請求項１０に記載の方法。
【請求項１９】
前記引張りおよび／または圧縮の力が、デルタ・パルスまたはそのようなパルスのバーストであることを特徴とする、請求項１０に記載の方法。
【請求項２０】
前記電極（ｂ、ｃ）が、二つまたはそれ以上のメモリセル（１）に同時に作用することを特徴とする、請求項１１に記載の方法。
【請求項２１】
請求項１に記載のデータ記憶機器における書き込み動作のためにメモリ・セル（１）内のサブ・セル（α1、α2）のペアを分極する方法であって、
前記ペアの各セル（α1、α2）に対向するツイン電極（ｂ、ｃ）に対して直角に向いている二つの分極方向の一つにおいて、前記ペアの各セル（α1、α2）を分極して、これにより分極方向の４つの可能な順列の全てが前記ペアの前記２つのセル（α1、α2）において実現できることを特徴とする、前記方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読み取りおよび書き込み動作において、それぞれデータの書き込みおよび読み取り手段を有するデータ記憶機器に関し、強誘電体またはエレクトレット・メモリ・セル内の分極化状態としてデータが非揮発的方法により記憶され、前記メモリ・セルは受動マトリクス−アドレッサブル・アレイとして提供され、前記メモリ・セルは読み取りおよび書き込み動作のために個別に電気的にアドレスされることができ、前記メモリのアドレッシングは第１および第２の電極ユニットをぞれぞれ横切ることを介して実現し、各電極セットは、前記電極の第１セットが前記電極の第２セットに対して実質的に直角に向いているようにされた並列の帯状電極を含み、請求項１記載の機器において非破壊読み出しを遂行する方法と、請求項１記載の方法における書き込みのために圧電記憶セルのペアを分極化する方法に関する。
【背景技術】
【０００２】
強誘電体またはエレクトレット・ポリマ物質に基づくメモリ機器は、小さなセル設置跡、メモリ層のスタッキング、オープン・リール式の生産／インクジェットに基づく生産への適応性、低い処理温度など、多くの利点を有する。典型的に、いわゆる破壊読み出しによりメモリからデータが読取られ、読み取り動作中に極性が反転するために、メモリに更に記憶するためには情報のライトバックが必要である。この種の破壊読み出しモードは、多くのアプリケーションのために望ましくない；例えば読み取りに関連する疲労サイクルの数が二重になる。後者は問題であるが、それは、強誘電体またはエレクトレットに基づくメモリが、有限な数の書き込みサイクルにしか耐えられないからである。更に、ポリマ・フィルムを２回スイッチしなければならないことは、電力消費が増加することを意味し、またそうしたライトバックを使用可能にするのに必要な回路の複雑性が増加する。
【０００３】
破壊読み出し自体は、むしろ遅い処理（応用分野により典型的には数百ナノ秒から数マイクロ秒）である。これは、破壊読み出しによるポリマ・メモリは、速いキャッシュＳＲＡＭメモリに置き換わるような多数の使用アプリケーションに適当でないことを意味する。最後に、セルのサイズが減少すると、その減少された信号の強さのために、最新技術の設計でポリマ・メモリを実施することが困難になり、または、超高密度リソグラフィ（＜０．１５ｕｍ）により使用することが、全く困難になる。
【０００４】
良く知られたＰＶＤＦ（ｐｏｌｙｖｉｎｙｌｉｄｅｎｅ−ｄｉｆｌｕｏｒｉｄｅ）およびそのコポリマＰＶＤＦ−ＴｒＦＥ（ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ  ｄｉｆｌｕｏｒｉｄｅ−ｔｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ））を含む多くの強誘電体およびエレクトレット物質が圧電属性を有することは、良く知られている。これに関しては、Ｓｅｓｓｌｅｒ  ａｎｄ  Ｇｅｒｈａｒｄ−Ｍｕｌｔｈａｕｐｔ（編集者たち）Ｅｌｅｃｔｒｅｔ、Ｖｏｌ．１およびＶｏｌ．２、第５、８、１１、１２章（第３版、Ｌａｐｌａｃｉａｎ  Ｐｒｅｓｓ（１９９８））を参照することができる。
【０００５】
１９８４年６月１日の優先日を有する特許出願ＥＰ−Ａ２−０１６６  ９３８（Ｅｉｌｉｎｇ＆ａｌ．）において、強誘電体ポリマ・メモリ層に基づくデータ記憶機器に関連する読み書き方法が開示され、これは、記憶密度の増大とアクセス時間の減少を目的にしている。この目的のために、ポリマのポリマ・メモリ物質内の単一ドメインにより形成されたメモリ・セル内にデータが記憶されている。これらのドメインは、負荷された電界によって永久的に分極化され、この電界の方向すなわちメモリ層内の正または負の極性によりコード付けされる。データを読み取るために、この出願は、分極化された領域のパイロ電気的または圧電的動作の使用を開示している。この動作は、強誘電体メモリ物質、好ましくは、たとえば、ｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ  ｄｉｆｌｕｏｒｉｄｅ−ｔｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）（ＰＶＤＦ−ＴｒＦＥ）によるマトリックス−アドレッサブル・メモリ・セル・アレイによる適当に配列された電極手段により実現するように思い描かれており、これにより、それぞれ加えられた熱電流パルスまたは、加えられた圧力またはテンションにより、一つのメモリがパイロ電気的または圧電的に実現するようになっている。
【０００６】
マトリックス・アドレッシングを採用して、ＥＰ−Ａ２−０１６８  ９３８により提案された読み書き方法は、更に、並列読み書きを可能にする。１０８ビット／ｃｍ２の達成可能な記憶密度が述べられている。パイロ電気読み取りのアクセス時間が、１０−９の程度になることが指摘されている。圧電効果に基づく読み出しで達成可能なアクセス時間については、何も指摘されていない。その上、小さな信号範囲において達成可能なこのアプリケーションについては何の指摘もないし、また、アクセス速度、利用可能な電圧レベル、周波数、検出信頼性およびノイズ・イミュニティに関しても何も指摘がない。しかしながら、強誘電体ポリマに基づくメモリのための非破壊読み出し方法が、小さな信号の領域において動作することが思い描かれているので、特に達成可能な信号雑音比および検出レベルが、重要な問題である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の一つの重要な目的は、強誘電体またはエレクトレット・メモリ物質において獲得可能な圧電効果に基づく、非破壊読み取り動作を可能にするデータ記憶機器を提供することである。
【０００８】
さらに、本発明の一つの重要な目的は、圧電効果に基づいて、先行技術に比較して大きく改良された信号雑音比を有する非常に高速の非破壊読み出し方法を提供することである。
【課題を解決するための手段】
【０００９】
上記の諸目的と共に、更なる特徴と利点が本発明によるデータ記憶機器により達成されるが、それは、電極の第１セットが、水平方向に前記電極と直角に延びて電極の厚みよりも小さな距離についてその上面から垂直に下向きに延びて、実質的に長方形の側面を有するトレンチを含むことと、少なくとも一つの強誘電体またはエレクトレット・メモリ物質が前記トレンチに提供されて、その側壁を覆っていることと、電極の第２セットが電極のデュアル・セットとして提供され、その各々が前記トレンチ内に提供されて、それに並行で前記電極の第１セットと相互にコンタクトすることがないようにされた並列ツイン電極を含み、前記強誘電体物質が少なくとも前記電極により占められていないトレンチの前記体積の一部分に提供され、前記強誘電体またはエレクトレット物質が、圧電属性を有する柔軟または弾力的な強誘電体またはエレクトレット物質であり、さらに、前記電極の前記第２セットと前記電極の前記第１セットとの間の電気的絶縁を提供し、これにより、適当に加えられた圧力下の前記第２セットの前記ツイン電極が、圧電属性を有する前記柔軟な強誘電体またはエレクトレット物質内で横方向に変位して、これにより、そこに圧電効果が発生されることと、前記第２セットの前記ツイン電極と前記第１セットの前記電極との間の前記体積の圧電効果を有する前記柔軟な強誘電体またはエレクトレット物質が、前記トレンチ内で前記メモリ・セルのサブセルを形成し、それぞれのツイン電極および前記第１セット内の交差する電極の間で１つの電界をくわえることにより、前記サブセルは書き込み動作のために分極されることができ、これにより、前記メモリ・セルが分極化されて、少なくとも前記サブセル内の分極化状態のセットの形において、二つまたはそれ以上の論理値において記憶することができ、ツイン電極の間および／または後者の少なくとも一つと、第１電極の近接した電極の少なくとも一つの間において電圧電位を加えることにより、非破壊的に読み取ることができ、こうして引張りおよび／または圧縮応力にさらされた前記サブ・セルの前記強誘電体またはエレクトレット物質上に前記サブ・セルによって導入されたひずみに応答する圧電効果により、その分極化状態から導かれたパラメータの検出を可能にし、これにより、一つのメモリ・セルの前記サブ・セルの前記論理状態を発見することができ、また、前記サブ・セルを収納する一つのメモリ内に、記憶された論理的な単数または複数の値を決定することができる。
【００１０】
上記の諸目的および更なる特徴と利点は、また、引っ張りおよび／または圧縮応力の読み取り動作のために、選択された前記メモリ・セルの前記サブ・セルが受けることにより遂行されるデータの読み出し、および前記引っ張りおよび／または圧縮の力を加えることの結果となるひずみに応答する前記サブ・セルから圧電的に発生される電圧と電流の位相および／または極性および／または大きさを同時的に検出することを特徴とする方法によって達成される。
【００１１】
最後に、上記の諸目的と共に、更なる特徴と利点は、本発明による機器における読み書き動作のために、圧電メモリ・セルのペアを分極する方法、およびペアの各セルに対向してツイン電極に関して直角に向いた二つの分極化方向の一つへ前記ペアの各セルを分極して、これにより、可能な４つ全ての分極方向の順列が、前記ペアの二つのセル内に実現することを特徴とする方法により達成される。
【００１２】
本発明の更なる特徴と利点は、添付の従属請求項から明らかになる。
【実施例】
【００１３】
本発明の一般的な背景をこれから簡潔に言及し、その後で更に本発明による機器と方法の種々の好ましい実施例の一層包括的な議論を続ける。
【００１４】
基本的に、本発明は強誘電体またはエレクトレットのメモリ・セル内の情報内容を非破壊的に読み出すことを可能にするもので、強誘電体またはエレクトレット物質内の圧電効果を使用して、個別メモリ・セル上に物理的駆動力を発生し、これらのセルから分極化（論理状態）によって異なる圧電電圧応答を検出することにより、これを行なう。包括的なアーキテクチャが説明され、これにより、受動マトリックス−アドレッサブル・アレイ内に、圧電ドライバおよびメモリ・セルを高密度に配置できる。これらのアーキテクチャは、強誘電体またはエレクトレット物質の横方向の、すなわち支持基板および多重メモリ構造の層状スタッキングに適合する共振または非共振の組み合わせマイクロ機械構造に対して並行の、強誘電体またはエレクトレット物質の分極化を含んでいて、大容量のデータ記憶密度を提供する。
【００１５】
さまざまな好ましい実施例についてここで議論する。理解すべきは、図形は、本発明の機器の構造部品の本質的で基本的なレイアウトおよび、それらからデータを読み取るための本発明の方法の背後にある一般的な原則を例示するのが目的であることである。その上、単純にするために、以下においてメモリ物質を強誘電体と、名付けるが、それはまた、エレクトレット物質でもあり得るものである。実際に、強誘電体物質は、正しくエレクトレット物質のサブクラスとみなされる。
【００１６】
図１ａは、本発明の一つの好ましい実施例によるメモリ・セルの一つのアレイの部分の平面図を示し、図１ｂは、線Ａ−Ａに沿って取ったその断面を示す。単一メモリ・セル１の位置は、点線により、ほぼ示されている。電極ａｎ、ａｎ＋１、ａｎ＋２、．．．のアレイが電極のデュアル・セットｂｍおよびｃｍを横切るが、これらは電極ａｎ内に形成されたトレンチ３を充填する機械的に柔軟で弾力性の絶縁物質２内に埋め込まれていて、これは図１ｂに最も良く見られる。トレンチ３内の物質２には、好ましくは、強誘電体ポリマであって、その保磁磁界を越える力の電界内で分極されることができる。一度分極されると、この強誘電体ポリマはその分極性、すなわち図１ａに部分的に示したような交差して埋め込まれた電極のマトリックスにより形成される非揮発性メモリ・セル配列内で、一つの論理値を表現する方向と力を保持する。電極ａｎと、ツイン電極セットｂｍおよびｃｍとの間の各交差において、メモリ・セル１の三つの圧電的にアクティブなサブ・セルが定義でき、それらは、図１ｂにαｎ１、αｎ２およびβｎで示される。サブ・セルαｎ１およびαｎ２は、共通電極ａｎおよび電極ｂｍおよびｃｍの間にそれぞれ電圧が加えられた時に、強い電界にさらされる強誘電体ポリマの体積に対応する。これらのサブ・セルは小さいが、セルβｎは電極ｂｍ、ｃｍの間の強誘電体ポリマの長い体積に対応し、ｂｍ、ｃｍは、これらの間に電圧が加えられたときに、強い電界にさらされる。分極は、この強誘電体ポリマに圧電応答を与え、図１ａおよび図１ｂに示す構成において、ツイン電極ｂｍ、ｃｍを、トレンチ３内で横方向に（すなわち電極ａｎの方向に）移動させ、この移動の正確な方向と大きさは、強誘電体物質２内の分極化方向およびサブ・セルαｎ１、αｎ２およびβｎによって異なる。
【００１７】
図２ａは、図１ａおよび図１ｂの基本的設計の変化形の平面図であって、トレンチ３の底部は、サブ・セルαｎ１、αｎ２およびβｎの内側の強誘電体物質２とは異なる支持物質４により充填されている。これは図２ｂにおける長所と見られ、図２ｂは、図２ａの直線Ａ−Ａに沿って取られた断面を示す。メモリ・セル１は、以前と同様に点線で示されている。トレンチ３の底部にある支持物質４を適当に選択することにより、所与のアプリケーションのために電極ｂｍおよびｃｍの機械的応答を最適化できる。それは強誘電体または圧電体である必要はなく、広範囲の物質から選択することができる。こうしてそれは、柔軟で弾力性のあるものであっても良いので、電極ｂｍおよびｃｍの横方向動作の制限を僅かなものにすることができる。いくつかの場合にその機械的消失属性は、電極ｂｍおよびｃｍの機械的動作特性へ影響するように選択することができる。これの一例はサブ・セルαｎ１、αｎ２およびβｎの共振励起中に望ましい機械的Ｑ値を達成するためのエネルギー消失の調節である。特定の機械的特性を得るために、底部層物質４をその上のサブ・セルαｎ１、αｎ２、βｎおよび／または電極ｂｍｃｍの強誘電物質２に接着しても良く、しなくても良い。
【００１８】
図３は、本発明による好ましい実施例を表現するフロスポイント受動マトリックス配列を図式的に示す。電極のレイアウトのみが示されている。図１ｂおよび図２ｂのものに対応するメモリ・セル１が、点線内に示されている。このアドレッシング配列が、先行技術の伝統的な受動マトリックス・アドレッシング方式と異なるのは、今や「垂直」電極は、並列ツイン電極ｂｍおよびｃｍ（１≦ｍ≦Ｍ）であって、Ｍは、各水平電極ａｎ（１≦ｎ≦Ｎ）に沿ったメモリ・セル１の数であり、Ｎは、各垂直電極セットｂｍ、ｃｍに沿ったメモリ・セル１の数であることである。明らかなように、データは、各交差点において定義されるメモリ・セル内の強誘電体物質２を、適当に分極することにより、マトリックス内のＭｘＮ交差点において記憶される。本発明によれば、一つのメモリ・セル１のデータ搬送サブ・セルは、タイプαｎ１およびαｎ２であり、一方、巨視的なサブ・セルβｎが、記憶されたデータの読み出しのために使用される（下記を参照）。図１ｂおよび図２ｂからわかるように、サブ・セルαｎ１およびαｎ２は各々分極されて、これにより、トレンチ３の側壁からツイン電極ｂｍまたはｃｍへ、または反対方向へ、分極化が向かうようにできる。これは原則として、分極化配列の４つの異なった組み合わせを提供し、サブ・セル上のαｎ１、αｎ２の分極化方向の順列を可能にする。しかしながら、マトリックス交差点内の一つの誘電体を分極化するために、ある受動マトリックス・アドレッシング配列を使用するときは、先行技術の水平および垂直両方向の単一電極によるマトリックス・アドレッシングにより、良く知られているように、個別のメモリ・セルの分極（書き込み）中に交差する線に加えられる電圧を注意深く選んで、マトリックス内の他の交差点における選択されていないセルの妨害を避けなければならない。この関係において、たとえばノルウェー特許出願Ｎｏ．２０００３５０８およびそれに含まれる参考文献を参照することができる。アドレスされていないセルの妨害を示す一層詳細な研究は、全マトリックス電極上に電圧を協調的に加えること（ｃｏｏｒｄｉｎａｔｅｄ  ａｐｐｌｉｃａｔｉｏｎ）により最小化できることを示している。図３に示す一つの解決手段は、書き込みサイクル中に選択されたセルを分極するために、使用される電圧Ｖｐの最大１／３へ選択されていないセルを露出することである。
【００１９】
図４ａから図４ｄまでは、５つのメモリ・セル１を含むメモリ・マトリックスの一部分についての作動と、書き込み動作に至る分極のシーケンスの第１ステップを示し、これらの各々は、図１ａまたは図２ａに示したものへ対応する位置を占めるが、ここでは詳細に示さない。最初に、サブ・セルβｎが分極されて、後続のデータ読み出し（下記を参照）中にドライバ・セルとしてそれが機能するように準備する。これは、図４ａの電極ｂｍおよびｃｍの間に電圧Ｖｐを加えることにより達成される。この電圧は保磁磁界を超える強誘電体内に、一つの電界を生成するために選択され、これにより、この強誘電体を図中に矢印で示す方向へ分極化させる。全ての交差電極ａｎ、…は、Ｖｐ／２に維持されるように示され、強誘電体の強烈に非線形的なヒステリシス特性のために、全てのサブ・セルα内に、ほとんどまたは全く何も分極化応答が起こらない。この電圧は、他のように選択することもでき、または電極ａｎ、…が浮動していても良いが、その理由は、サブ・セルα内の分極化状態は、引き続き書き込み動作中に設定されるからである。図４ｂは、書き込み動作のために電極ａｎ上のサブセルαｎ１およびαｎ２が、どのように分極されて、分極化状態をエンコードするかを示し、この場合は、情報の１ビット、たとえば、論理「１」を表現するためにとられる。明らかなように、加えられた電圧が、ツイン電極ｂｍ、ｃｍから外向きへトレンチ３の側壁へ向かって、分極化が対称的に向けられており、一方ツイン電極に沿った他の全てのサブセルα上の電圧がＶｐ／３よりも低く、すなわち分極化スイッチング・スレッショルドよりも低いままに留まる。図４は、電極ａｎ＋１上の論理状態「０」のエンコーディングを示す。理解されるように、電極ａｎ＋１についてのセルαｎ１およびセルαｎ２内の分極化が、電極ａｎについての場合に比較して、反転されている。マトリックス内の電極へ加えられる電圧のセットは、この場合、図４ｃに極部的に示された通りであり、またマトリックス全体は図３に示されている。図３においても、メモリ・セルにａｎ＋１において「１」ビットを書き込むために使用される電圧のセット（カッコ内）（ｂｍ、ｃｍ）が、点線の円で示されている。このマトリックスへの更なる書き込みは、類似の方法で進行するが、図４ｄを参照されたい。注意すべきは、上述のようにセルαｎ１およびαｎ２における分極化方向に並べることにより、明らかに可能なマルチビット・コーディングが、ここでは読み出されていないことである。一層詳細に検討すると、これは前記のように書き込みサイクル中に、Ｖｐ／３を超えるｂｍおよびｃｍの間の電圧を引き起こす。しかしながら、これに関しては、下記の本発明のもう一つの好ましい実施例についての議論を参照されたい。
【００２０】
図５ａから図５ｄまでは、マトリックスからどのようにデータを読み取りできるかを示す。図５ａおよび図５ｃは、二つの異なった時刻におけるメモリ・マトリックスの平面図を示し、図５ｂおよび図５ｄは、それぞれ直線Ａ−Ａに沿って取られたその断面を示す。メモリ・セル１の近似的な位置は、以前と同様に、点線の輪郭により示されている。ツイン電極ｂｍおよびｃｍは励振器ユニットとして作用し、ツイン電極の長さに沿った全ての電極についてサブ・セルαｎ１およびαｎ２を、強誘電体物質内の極部的分極方向に沿った圧縮／膨張にさらす。文献において良く知られているように、分極方向により左右される極性を有するサブセルαｎ１およびαｎ２から、圧電応答が誘発される。図５ａおよび図５ｂは、振動サイクルにおける極値を表現する二つのインスタントにおけるツイン電極ｂｍ、ｃｍの位置を示す。図５ａにおいては、ツイン電極ｂｍ、ｃｍは離れていて、ツイン電極ｂｍ、ｃｍの長さに沿った全てのセルαｎ１およびαｎ２が、横方向に圧縮されている。図５ｂにおいては、より後の時点に対応してツイン電極ｂｍ、ｃｍが移動済みで、その間のギャップが減少していて、セルαｎ１およびαｎ２が各々の側に伸びている。各電極ａｎ……におけるセルαｎ１およびαｎ２の間で、協調的に作用する圧電効果を介して、各電極ａｎ……と適当な基準（たとえば、電極ｂｍ、ｃｍ上の平均または中位電位）の間に、電圧が発生する。これらの電圧の位相または瞬間的極性は、そのとき電極ａｎ……とツイン電極ｂｍ、ｃｍの間の交差点により表現される各メモリ・セル１内の論理状態へ、固有にリンクされる。この基本的な振動方式に基づいて、いくつかの明白な読み取り方式が可能であるが、その例を次に下記する。
【００２１】
（例１：共振励起）
材料、面積および選択されたジオメトリに従って、図５に示す振動運動が共振的に励起される。物質の適当な選択に基づいて容易に確認できるように、マイクロメータ・サイズのセル幅を有する図５に示す構造の自由振動周波数は非常に高く、すなわち数百ｋＨｚから数百ＭＨｚまでの範囲内にある。達成されるＱ値にしたがって、ツイン電極ｂｍ、ｃｍ上の低い電圧励起により読み出しが遂行可能であり、読み出し信号内のピック−アップとクロストークを最小にする。最後に、注意すべきは、図５の読み出し方式が大規模な並列処理に機会を提供し、したがって高いデータ出力速度を提供することである。
【００２２】
（例２：リングダウン検出）
十分に高い機械的Ｑ値が達成された場合は、図示の振動は、ツイン電極ｂｍ、ｃｍ上の電気的励起が切れた後でも一定時間持続し、混乱させる励起電圧に関係なく読み出すことを可能にする。
【００２３】
（例３：インパルス検出）
正弦波または他の周期的電圧によってツイン電極ｂｍ、ｃｍを励起する代わりに、単一ステップまたはデルタ・パルスを加えて、αｎ１およびαｎ２の圧縮または膨張を起こさせることができる。類似のものには、圧電スパーク発生器がある。これは非常に速い読み出し手段を提供するが、それは、サブセルαｎ１およびαｎ２を横切る圧縮音波の遷移時間が、典型的なメモリ構造内で、サブナノ秒のもとにあるからである。
【００２４】
図６ａおよび図６ｂは、それぞれ多くの面で図１および図２に示したものに全く類似のメモリ機器構造の平面図および図６ａの直線Ａ−Ａに沿って取った断面を示すが、データの読み出し中に、ツイン電極ｂｍ、ｃｍが違った方法で励起されている。従って全体的な構造に、ある物理的な相違があり、またデータのエンコーディング（書き込み）と読み取りに、一定の相違がある。ツイン電極ｂｍ、ｃｍの間の体積またはギャップβｎは、ある物質で充填されているが、この物質は電気的に絶縁であり非圧電的であることに加えて、ツイン電極の両方に良く接着して、それらを互いに他から一定距離に保持する。各電極ａｎ、ａｎ＋１、ａｎ＋２、．．．におけるメモリ・セル１のサブ・セルαｎ１およびαｎ２の分極は、図７に示すとおりに進行し、図３および図４に関連して図７を参照して下記に示すコーディネイト電圧プロトコルに類似して進行する。
【００２５】
図７ａから図７ｄまでは、メモリ・セル１のサブ・セルαｎ１およびαｎ２が、対向するツイン電極に対して、互いに反対の分極化方向へどのように分極されるかを示す。図７ａの平面図および図７ｂの対応するマトリックス配列は、点線の輪郭で示すメモリ・セル１内のサブ・セルαｎ１の分極を示し、一方同様に図７ｃと図７ｄは、同一配列におけるサブ・セルαｎ２の分極を示す。体積βｎ内の強誘電体物質を分極化する必要も危険も、もはや存在しないので、受動マトリックス内においてでも、ｖｐ／３を超える乱す電圧に、選択されていないサブ・セルをさらすことなく、これが可能である。こうして原則として二つのセルｎ１およびαｎ２内の分極化の全ての４つの順列の代案が実現できる。
【００２６】
図８ａから図８ｄまでは、図６と図７に示した配列のメモリ・セル１からのデータの読み出しを示す。図８ａと図８ｃは、本発明による機器の一部分を、メモリの平面図で示し、一方図８と図８ｄは、図８ａと図８ｃの直線Ａ−Ａに沿って取られたその断面を、それぞれ示す。ここでも、サブセルαｎ…，βｎを有するメモリ・セル１の位置は、点線の輪郭で示されている。図示のように、電極ａｎ−ａｎ＋５に隣接するαｎ−αｎ＋５が分極化されて、これにより、これらの電極とツイン電極ｂｍ、ｃｍとの間に電圧が加えられたときに、正味の力がこれらツイン電極ｂｍ、ｃｍの上に働いて、これらを片側へ引いたり押したりする。正弦波電圧を加えると、これらツイン電極ｂｍ、ｃｍを一つのユニットとして、左右の振動を引き起こすが、図８ａと図８ｂに、二つの時点において、これを示す。明らかに、電極ａｎおよびａｎ＋５上のもののようなドライバ・ユニットの数と位置を、各特定の場合において選択できて、これにより、あまり多くのメモリ容量を犠牲にすることなく、ツイン電極ｂｍ、ｃｍの適切な全体的励起を達成する。図８ａにおいて、電極ａｎ＋２、ａｎ＋３およびａｎ＋４上のメモリ・セル１は、それぞれ励起サイクル内のその点において、一つの応答＋Ｖ、−Ｖおよび０Ｖを与えるデータによりエンコードされる。これらの電圧は圧電的に発生され、上述した図５に関連した励起の種々のモードについての議論は、ここにも応用される。注意すべきは、今度の場合におけるマルチ・ビット・エンコーディングのオプションは、ある範囲において、励起目的のためにαｎ１およびａｎ２セルを使用する不利な点を緩和する。
【００２７】
上記の図面に示されていないのは、メモリ・セルおよび付属回路を密閉し保護するために、絶縁物質の層が、どのように塗布されるかということである。実際に、機器全体の動く部品の上部の上の物質は、過度な制動や動作禁止を防止するように選択され、塗布されなければならない。それに加えて、絶縁層の上に導電層が塗布されて、ノイズおよびピック・アップに対する電気的遮蔽を提供する。本書に説明するように、第１層の上にスタックされた構造を構築することが望ましい場合は、平滑化手順およびスタック内の層の間の物質などを含むことが必要になる。これは当業者に自明であると考えられるので、ここではこれ以上議論しない。
【００２８】
上記から明らかなように、本発明は、本質的に平面的であって多層スタッキングに適応した高密度アレイ圧電マイクロ構造を構築する新しい機会を提供する。正確に制御された物質と寸法を有する、良く定義された体積内に、マイクロメカニカル動作が実現する。デュアル電極による新しい受動マトリックス・アーキテクチャは、メモリ・セルを構築すると共に、そこへデータを書き込み、そこからデータを検索し、またそこへ新しいデータをもう一度書き込む多数の異なった方法を提供する。本書に上述した好ましい実施例のような開示された内容の拡張および変化形は、当業者に明白であって、本特許出願に含まれるものとして請求項で示される。
【００２９】
本発明は、その全体的な面が先行技術の機器から既に知られているメモリ・セルの受動マトリックス−アドレッサブル・アレイを提供し、強誘電体ポリマなどのメモリ物質の層が、並列帯状電極を有する第１電極層と並列帯状電極の第２層との間に挟まれ、しかし、第１セットの電極に対して直角に向いており、これにより、アレイ内のいずれかのメモリ・セルが、書き込み／読み取り動作のために、固有にアドレスされる。機器の厚みがマイクロ・メータの分数であり、また、高密度の配列内で電極が提供され、また、電極のパターン化に使用されるフォトリソグラフィおよびエッチング技法により現在提供される解像度により提供可能な線幅と、最小寸法サイズに近づくメモリ・セル・ピッチが得られるので、先行技術の機器内において、非常に高密度の記憶機器が得られる。メモリ層は、もちろん機器内のグローバルで連続する層として設定され、パターニングの必要がない。現在のフォトマイクロリソグラフィおよびエッチング技法により得られる最小機能サイズに近づくメモリ・セル・サイズおよびメモリ・セル・ピッチの影響は、１メモリ・セルごとに１ビットを有し、約２５ビット／μｍ２のエリア記憶密度またはそれ以上の可能性を提供する。
【００３０】
本発明において、トレンチ３は、その中に備えられて通常の技術によりパターン化されるツイン電極ｂ、ｃのために、利用可能な設計規則により提供される最小機能サイズよりも、少なくとも２倍の幅を有さなければならない。しかしながら、先行技術の場合と同様に、本発明の電極は全て、たとえばＰＣＴ／ＮＯ０２／００４１４に見るいわゆる高密度配置で提供でき、電極ａに直角に向いた並列の隣接トレンチ間の距離は、実際に非常に小さく作られるが、それは、高密度配列内にトレンチ３も提供できることを、思い描かれる通りである。しかしながら、これはなお、本発明による機器の記憶密度が高密度電極配列を有する先行技術のメモリ機器で達成可能なものの半分以下であることを意味するが、ここでまた留意すべきは、本発明のメモリ・マトリックスの厚さが電極ａの厚さに等しいことである。言い換えれば、本発明の機器の全ての機能部品は、電極ａを構成する電極層内に含まれ、これは、上記のようにメモリ・マトリックスが３つの連続してスタックされた層からなる先行技術のサンドイッチ構造と、対比される。このことは、本発明による機器が体積記憶密度の改良をもたらす可能性を提供し、すなわち、体積単位ごとに記憶されるメモリ・セルまたはビットの数が先行技術のそれと比較可能であり、それが本発明により実施されれば、マルチ・ビット・コーディングの利用により、更に改良できることを示す。更に注意すべきは、本発明による機器すなわちメモリ・マトリックスを、先行技術で知られた体積機器に類似の体積データ記憶機器を形成するために使用できることであり、それは、本発明によるメモリ・マトリックスを、互いに他の上にスタックすることにより行なわれ、そのとき電極ｂ、ｃの変位すなわち移動は、横方向すなわち水平方向に実現し、メモリ物質内の応力ベクトルは同一方向を有する。こうして上下の垂直な動きは何も起こらず、スタック内の特定のメモリ・マトリックスまたは、機器のメモリ・セルの圧電動作により、スタックのメモリ・マトリックスが、有害に妨害されることはない。スタッキングの一般的概念は、先行技術において良く知られているので、本書ではこれ以上議論しない。
【００３１】
さらにもちろん、本発明の達成する追加の利点として、強誘電体メモリ物質の圧電属性の信頼性が、強誘電体またはエレクトレット・ポリマ物質に基づく先行技術の強誘電体またはエレクトレット・マトリックス・メモリに比較して、一層短いアクセス時間と、著しく改良された信号雑音比を提供する。これは、上記のように、現在最も好ましい物質、すなわちｐｏｌｙ（ｖｉｎｙｌｉｄｅｎｅ  ｄｉｆｌｕｏｒｉｄｅ−ｔｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）であり得るが、それに加えて同一ファミリーのコポリマに限定される必要がない。強誘電性および圧電属性の両方を示す他の候補の物質も、本出願人により、考えられてきており、それには、奇数ナイロン、シアン化ビニリデン、ビニリデン・コポリマ、ポリウレアおよびポリニトライドを含むポリマまたはイミド・グループが含まれている。
【図面の簡単な説明】
【００３２】
添付図面を参照しながら、本発明の種々の好ましい例示的な実施例について、一層詳細に議論してきた。
【図１ａ】本発明による機器の好ましい第１実施例におけるメモリ・セル・アレイの一部分の平面図と、図１ａの直線Ａ−Ａに沿ったその断面をそれぞれ示す。
【図１ｂ】本発明による機器の好ましい第１実施例におけるメモリ・セル・アレイの一部分の平面図と、図１ａの直線Ａ−Ａに沿ったその断面をそれぞれ示す。
【図２ａ】図１ａおよび図１ｂの実施例の、対応する図式的な変化形である。
【図２ｂ】図１ａおよび図１ｂの実施例の、対応する図式的な変化形である。
【図３】図１の好ましい実施例による受動マトリックス配列の平面図を、図式的に示す。
【図４ａ】本発明による機器内のメモリ・アレイの一部分における書き込み動作の分極シーケンスのステップを示す。
【図４ｂ】本発明による機器内のメモリ・アレイの一部分における書き込み動作の分極シーケンスのステップを示す。
【図４ｃ】本発明による機器内のメモリ・アレイの一部分における書き込み動作の分極シーケンスのステップを示す。
【図４ｄ】本発明による機器内のメモリ・アレイの一部分における書き込み動作の分極シーケンスのステップを示す。
【図５ａ】それぞれ平面図、および図５ａと図５ｂの直線Ａ−Ａに沿った断面であって、本発明による機器において、また本発明による方法の実施例によって、遂行される読み取りの原則を、図式的に例示する。
【図５ｂ】それぞれ平面図、および図５ａと図５ｂの直線Ａ−Ａに沿った断面であって、本発明による機器において、また本発明による方法の実施例によって、遂行される読み取りの原則を、図式的に例示する。
【図５ｃ】それぞれ平面図、および図５ａと図５ｂの直線Ａ−Ａに沿った断面であって、本発明による機器において、また本発明による方法の実施例によって、遂行される読み取りの原則を、図式的に例示する。
【図５ｄ】それぞれ平面図、および図５ａと図５ｂの直線Ａ−Ａに沿った断面であって、本発明による機器において、また本発明による方法の実施例によって、遂行される読み取りの原則を、図式的に例示する。
【図６ａ】それぞれ平面図、および前者の直線Ａ−Ａに沿ったその断面を示し、本発明による機器の好ましい第２実施例の一部分である。
【図６ｂ】それぞれ平面図、および前者の直線Ａ−Ａに沿ったその断面を示し、本発明による機器の好ましい第２実施例の一部分である。
【図７ａ】図６ａおよび図６ｂで述べた機器の実施例における書き込み動作のためのメモリ・セルの分極であり、また図７ｃおよび図７ｄはそれぞれ対応するそのマトリクス配列である。
【図７ｂ】図６ａおよび図６ｂで述べた機器の実施例における書き込み動作のためのメモリ・セルの分極であり、また図７ｃおよび図７ｄはそれぞれ対応するそのマトリクス配列である。
【図７ｃ】図６ａおよび図６ｂで述べた機器の実施例における書き込み動作のためのメモリ・セルの分極であり、また図７ｃおよび図７ｄはそれぞれ対応するそのマトリクス配列である。
【図７ｄ】図６ａおよび図６ｂで述べた機器の実施例における書き込み動作のためのメモリ・セルの分極であり、また図７ｃおよび図７ｄはそれぞれ対応するそのマトリクス配列である。
【図８ａ】それぞれ平面図、および図８ａと図８ｃの直線Ａ−Ａに沿ったその断面であって、本発明による図６ａと図６ｂの実施例におけるデータ読み出しの方法を図示したものであり、図７ａから図７ｄまでに示した分極シーケンスに基づいている。
【図８ｂ】それぞれ平面図、および図８ａと図８ｃの直線Ａ−Ａに沿ったその断面であって、本発明による図６ａと図６ｂの実施例におけるデータ読み出しの方法を図示したものであり、図７ａから図７ｄまでに示した分極シーケンスに基づいている。
【図８ｃ】それぞれ平面図、および図８ａと図８ｃの直線Ａ−Ａに沿ったその断面であって、本発明による図６ａと図６ｂの実施例におけるデータ読み出しの方法を図示したものであり、図７ａから図７ｄまでに示した分極シーケンスに基づいている。
【図８ｄ】それぞれ平面図、および図８ａと図８ｃの直線Ａ−Ａに沿ったその断面であって、本発明による図６ａと図６ｂの実施例におけるデータ読み出しの方法を図示したものであり、図７ａから図７ｄまでに示した分極シーケンスに基づいている。
【図１ａ】
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【図１ｂ】
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【図２ａ】
2005513772.tif 000005
【図２ｂ】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図６ａ】
2005513772.tif 000016
【図６ｂ】
2005513772.tif 000017
【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
2005513772.tif 000021
【図８ａ】
2005513772.tif 000022
【図８ｂ】
2005513772.tif 000023
【図８ｃ】
2005513772.tif 000024
【図８ｄ】
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【国際調査報告】
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