(57)【要約】本発明は、第１タップと第２タップとの間に存在する複数のタップ（８）の少なくとも１つのカラム（６）を有する少なくとも１つの抵抗体（４）を備え、使用時に、少なくとも２つのタップが第１および第２基準入力電位源にそれぞれ接続可能であり、複数のタップの少なくとも１つのカラムの各タップは関係するタップに接続される接触エリアを介して出力電位を出力するために用いられることができ、抵抗体（４）が複数のサブ抵抗体（５）を備え、各サブ抵抗体（５）はタップ（８）のカラム（６）に接続され、サブ抵抗体（５）相互間の電気接続部のみがサブ抵抗体（５）に接続されたタップ（８）を介しての電気接続部によって作り出される、抵抗ラダー回路のような抵抗回路（２）に関する。さらに本発明は、抵抗ラダー回路のような抵抗回路（２）を製造する方法に関する。
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【特許請求の範囲】
【請求項１】
第１タップと第２タップとの間に存在する複数のタップ（８）の少なくとも１つのカラム（６）を有する少なくとも１つの抵抗体（４）を備え、
ここにおいて、
使用時に、少なくとも２つのタップが第１および第２基準入力電位源にそれぞれ接続可能であり、
且つ、前記複数のタップの少なくとも１つのカラムの各タップが、関係するタップに接続される接触エリアを介して出力電位を出力するために用いられうる、
ものにおいて、
抵抗ラダー回路のような抵抗回路（２）において、前記抵抗体（４）が複数のサブ抵抗体（５）を備え、
ここにおいて、
各サブ抵抗体（５）はタップ（８）のカラム（６）に接続され、
且つ、前記サブ抵抗体（５）相互間の電気接続部のみが前記サブ抵抗体（５）に接続されたタップ（８）を介しての電気接続部である
ことを特徴とする抵抗回路（２）。
【請求項２】
各サブ抵抗体（５）がタップ（８）の少なくとも１つのカラム（６）を備え、タップ（８）のカラム（６）の各タップ（８）は関連するサブ抵抗体（５）に接続されるＴ型またはＳ型の突起のような端部であることを特徴とする請求項１に記載の抵抗回路（２）。
【請求項３】
第１サブ抵抗体のタップ（８）の第１カラム（６）の複数のタップ（８）が第２サブ抵抗体のタップの第２カラムの複数のタップ（８）に接続され、
ここにおいて、
前記第１カラム（６）の複数のタップ（８）の各タップ（８）が前記第２カラムの複数のタップの１つのタップのみに接続され、
且つ、前記第２カラムの複数のタップ（８）の各タップ（８）が前記第１カラムの複数のタップの１つのタップのみに接続されている
ことを特徴とする請求項１または２に記載の抵抗回路（２）。
【請求項４】
前記第１カラムの各タップ（８）がその第１カラムのタップが接続される第２カラムのタップのカラム位置に関して少なくとも１つのカラム位置分だけシフトされていることを特徴とする請求項３に記載の抵抗回路（２）。
【請求項５】
タップ（８）を有するサブ抵抗体相互間の各接続部が各タップ（８）に関して異なる任意の位置における抵抗回路の製造中に作られることを特徴とする請求項３または４に記載の抵抗回路（２）。
【請求項６】
抵抗回路（２）が半導体回路であり、
ここにおいて、
各サブ抵抗体が多数の抵抗層を備え、各半導体抵抗層が少なくとも２つのタップを備え、
且つ、前記半導体抵抗層がタップを介して相互結線されている
ことを特徴とする請求項１ないし５のいずれか１項に記載の抵抗回路（２）。
【請求項７】
請求項１ないし６のいずれか１項に記載の抵抗回路（２）を備えたことを特徴とする、アナログ入力信号に基づいてディジタル出力信号を生成するＡ／Ｄ変換器。
【請求項８】
請求項１ないし６のいずれか１項に記載の抵抗回路（２）を備えた、ディジタル入力信号に基づいてアナログ出力信号を生成するＤ／Ａ変換器。
【請求項９】
抵抗ラダー回路のような抵抗回路（２）を製造する方法において、
少なくとも１つのカラム（６）を有する抵抗体（４）を備えた抵抗回路（２）を製造するステップを備え、ここにおいて、複数のタップ（８）は第１タップと第２タップとの間に存在しているものにおいて、
さらに、
前記抵抗体（４）を形成するために、多数のサブ抵抗体（５）を製造するステップであり、ここにおいて、多数のサブ抵抗体（５）は相互に電気的に絶縁され、且つ、各サブ抵抗体（５）はタップ（８）を備えた少なくとも１つのカラム（６）に接続されている、ステップと、
第１サブ抵抗体のタップ（８）の第１カラム（６）の複数のタップ（８）を第２サブ抵抗体のタップの第２カラムの複数のタップ（８）に接続するステップと、
を備え、
ここにおいて、
前記第１カラム（６）の複数のタップ（８）の各タップ（８）が前記第２カラムの複数のタップの１つのタップのみに接続され、
且つ、前記第２カラムの複数のタップ（８）の各タップ（８）が前記第１カラムの複数のタップの１つのタップのみに接続される、
ことを特徴とする抵抗回路（２）を製造する方法。
【請求項１０】
前記第１カラムの各タップがその第１カラムのタップが接続される第２カラムのタップのカラム位置に関して少なくとも１つのカラム位置分だけシフトされていることを特徴とする請求項９に記載の抵抗回路（２）を製造する方法。
【請求項１１】
タップを有する接続部が異なる任意の位置に作られることを特徴とする請求項９または１０に記載の抵抗回路（２）を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１タップと第２タップとの間に存在する複数のタップの少なくとも１つのカラムを有する少なくとも１つの抵抗体を備え、使用時に、少なくとも２つのタップが第１および第２基準入力電位源にそれぞれ接続可能であり、複数のタップの少なくとも１つのカラムの各タップが、関連するタップに接続される接触エリアを介して出力電位を出力するために用いられうる、抵抗ラダー回路のような抵抗回路に関する。さらに本発明は、
第１タップと第２タップとの間に存在する複数のタップの少なくとも１つのカラムを有する抵抗体を備えた抵抗回路を製造するステップを備える、抵抗ラダー回路等の抵抗回路（レジスタネットワーク）を製造する方法に関する。
【背景技術】
【０００２】
この種の抵抗回路およびその抵抗回路を製造する方法が事実上知られている。抵抗回路のタップは接触エリア（金属）に接続可能であり、その接触エリアは金属接続ワイヤに接続可能である。接触エリアを形成するために大抵、金属板（メタルプレート）が用いられる。基準入力電位または基準電圧の電源はそれぞれ金属接続ワイヤを介して、各第１および第２タップに接続された各接触エリアに接続可能である。第１タップおよび第２タップの間のタップに接続された接触エリアに接続された金属ワイヤを介して出力電位または出力電圧が出力されうる。このようにして、基準入力電位から正確に分割された一連の電位（分割電位）を抵抗回路によって発生させることができる。
【０００３】
抵抗回路は例えばＡ／ＤまたはＤ／Ａ変換器で用いられうる。高度の直線性を有する変換器を得るためには、高度の直線性を有する抵抗回路を用いることが重要である。このため、連続するタップ間の抵抗体部分の電気抵抗は本質的に等しいものでなければならない。抵抗体の異なる部分の電気抵抗における差異は抵抗回路のミスマッチまたは抵抗回路素子のミスマッチと称される。このミスマッチを極小化することが本発明の主たる目的である。
【０００４】
次に述べるようなミスマッチを引き起こすのには幾つかの原因がある。第１の可能性ある原因は、抵抗体における局部的不揃いの存在である。そのような不揃いの例はエッジ不整、または半導体回路の場合は、ドーピング剤（ドーパント）濃度の局部不揃いである。これらの不揃いは特に製造中に抵抗体のエリアまたは周辺部において発生する。この不揃いは主として統計的にランダム性を持っている。
【０００５】
上記ミスマッチを解消する第１のアプローチは、比較的大きな物理的サイズの抵抗体を作り出すことである。これの結果として不揃いの程度が相対的に低減され、その結果、ミスマッチは低減される。
【０００６】
上述の第１のアプローチの欠点は、抵抗体の物理的サイズが増大されなければならないことである。抵抗体の物理的サイズを増大することは、半導体抵抗ラダー回路の発展のような、ラダー回路の小型化の発展に反するものである。大型のラダー回路は比較的多くのシリコン材料を必要とし、それらが用いられる装置内に比較的多くの空間を必要とする。さらにこの種の抵抗ラダーは寄生容量（寄生キャパシタンス）の影響を受ける。したがって、このような高精度のラダー抵抗回路は比較的実用性に乏しく、高価であり、しかも動作が遅い。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって本発明の目的は、比較的小さな物理的サイズを有する比較的安価な高精度の抵抗回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明による抵抗回路は、抵抗体が複数のサブ抵抗体を備え、各サブ抵抗体はタップのカラムに接続され、サブ抵抗体相互間の電気接続部のみがサブ抵抗体に接続されたタップを介しての電気接続部であることを特徴とする。このようにして、ほぼ同じ物理的サイズを維持しつつ、抵抗体のエリアおよび周辺部を著しく拡大することができる。エリアまたは周辺部は統計的に平均化された比較的多くの不揃いを含んでいる。不揃いは製造中に必然的に発生するものであるが、その最終的な発生は著しく低減される。
【０００９】
ミスマッチの第２の原因は、サブ抵抗体に流れる電流がタップの近くまたはその周辺またはその両方で妨害されうることである。第２の原因の結果としてのミスマッチを減少させることが本発明の従たる目的である。このため、本発明による抵抗ラダー回路の実施態様では、各サブ抵抗体がタップの少なくとも１つのカラムを備え、タップのカラムの各タップは関連するサブ抵抗体に接続されるＴ型またはＳ型の突起のような端部であることを特徴とする。この構造により、サブ抵抗体に流れる電流は、各タップ、タップに接続された接触エリア、および接触エリアに接続された金属接触ワイヤを介して出力電位を出力することによって影響を受けることがほとんど無くなる。
【００１０】
ミスマッチの第３の原因は、タップのカラムにおいて連続するカラム位置間の抵抗体部分の避け得ない異なる抵抗値によって形成される。タップのカラムにおけるタップのカラム位置は、タップのカラムの第１タップおよび第２タップの位置に関するタップの相対位置を示す値（整数値）によって定義される。抵抗体の部分間の電気抵抗値の差異はタップの配置位置エラーの結果として現れる。第３の原因による悪影響を減少させる本発明の実施態様を提供することも本発明の目的である。この目的は、第１サブ抵抗体のタップの第１カラムの複数のタップが第２サブ抵抗体のタップの第２カラムの複数のタップに接続され、第１カラムの複数のタップの各タップが第２カラムの複数のタップの１つのタップのみに接続され、第２カラムの複数のタップの各タップが第１カラムの複数のタップの１つのタップのみに接続され、また第１カラムの各タップがその第１カラムのタップが接続される第２カラムのタップのカラム位置に関して少なくとも１つのカラム位置分だけシフトされることを特徴とする本発明のラダー回路の発展された実施態様によって達成される。製造中、タップは対応するカラム位置に従ってサブ抵抗体と関連して配置される。これは、抵抗ラダー回路が半導体回路である場合は、例えばマスク技術によって実施することができる。そのような場合、異なるサブ抵抗体におけるタップの配置エラーは、カラム位置が同等のものであるとしても相互に関連する。いまや、異なるサブ抵抗体のタップを接続し、タップが少なくとも１カラム位置だけ相互にシフトされることによって、位置エラーが大幅に減少される。このようにして高度の直線性を有する抵抗回路が達成される。これらの抵抗回路は特に高度の直線性および高精度の少なくとも一方を備えたＡ／ＤおよびＤ／Ａ変換器のために用いることができる。
【発明を実施するための最良の形態】
【００１１】
本発明による抵抗回路の実施態様は、タップを有するサブ抵抗体相互間の各接続部が各タップに関して異なる任意の位置における抵抗回路の製造中に作られることを特徴とする。この実施態様によればタップを有する接続部が任意の位置に存在するので、上記ミスマッチがさらに極少化され、比較的高精度の抵抗回路を作ることができる。
【００１２】
本発明による製造方法は、前記抵抗体を形成するために、多数のサブ抵抗体を製造するステップであり、ここにおいて、多数のサブ抵抗体は相互に電気的に絶縁され、且つ、各サブ抵抗体はタップを備えた少なくとも１つのカラムに接続されている、ステップと、
第１サブ抵抗体のタップの第１カラムの複数のタップを第２サブ抵抗体のタップの第２カラムの複数のタップに接続するステップと、を備え、ここにおいて、前記第１カラムの複数のタップの各タップが前記第２カラムの複数のタップの１つのタップのみに接続され、且つ、前記第２カラムの複数のタップの各タップが前記第１カラムの複数のタップの１つのタップのみに接続される、ことを含む製造方法を特徴とする。
【００１３】
この製造方法により本発明による抵抗回路が製造可能となる。
【００１４】
添付図面には本発明を実施する一具体例が図示の目的で示されている。
【００１５】
図１は抵抗ラダー回路を形成する抵抗回路２を示すものである。抵抗ラダー回路（抵抗回路）２は抵抗体４を備えており、抵抗体４はサブ抵抗体５．ｋ（ｋ＝１，・・・，４）からなっている。抵抗ラダー回路２はまたタップのカラム６．ｉ（ｉ＝１，・・・，５）を備えている。タップのカラム６．ｉ（ｉ＝１，・・・，５）のそれぞれは抵抗体４に接続されると共にタップ８．ｉ．ｊ（ｉ＝１，・・・，５；ｊ＝１，・・・，Ｊ）を備えている。インデクスｉはタップのカラム６．ｉの番号を表し、インデクスｊはｉ番目のカラム６．ｉにおける関連するタップ８．ｉ．ｊのカラム位置を表す。したがって、この例においてタップはマトリクス構造で位置していると言える。タップのカラム６．ｉのタップは第１タップ８．ｉ．１と第２タップ８．ｉ．Ｊ（ｉ＝１，・・・，５）との間に位置している。さらに、この例においては、抵抗体４は、抵抗体４を第１基準入力電位点に接続するための第１電源タップ１０．ｋ（ｋ＝１，・・・，４）と、抵抗体４を第２基準入力電位点に接続するための第２電源タップ（図示省略）とを備えている。これにより、電源タップ１０．ｋ（ｋ＝１，・・・，４）は通常、同じ基準電位源に接続されることになる。基準入力電位はまた第１タップおよび最終タップにも供給されうる。各タップ、特にタップ８．ｉ．ｊ（ｉ＝１，・・・，５；ｊ＝１，・・・，Ｊ）のそれぞれは、出力電位を出力するために用いられうる。
【００１６】
タップ８．ｉ．ｊ（ｉ＝１，・・・，５；ｊ固定）は金属接触ワイヤ１２．ｊに接続され、それによりタップ８．ｉ．ｊ（ｉ＝１，・・・，５；ｊ固定）が同じ電位になる。金属接触ワイヤ１２．ｊを介して抵抗ラダー２のｊ番目の出力電位すなわち出力電圧が出力されうる（ｊ＝１，・・・，Ｊ）。金属接触ワイヤ１２．ｊとタップ８．ｉ．ｊ（ｉ＝１，・・・，５；ｊ固定）のそれぞれとの接続部は、３つの電気固定点１６でタップ８．ｉ．ｊに固定される金属接触板１４．ｉ．ｊを介して作られる（例えば図２参照）。金属板１４．ｉ．ｊはタップ８．ｉ．ｊの接触エリアとして機能する。
【００１７】
図２にはさらにタップ８．５．ｊがサブ抵抗体５．４の側方に間隔距離Ｄをおいて構成され、タップ８．５．ｊがＴ型突起として形成されていることが明瞭に示されている。このようにして、抵抗体４およびそのサブ抵抗体５．４の主要部を通って通常電流が流れることの影響があったとしても、タップ８．５．ｊの近くにはサブ抵抗体５．４に流れる免れ得ない妨害電流がほとんど流れなくなる。このようにして抵抗体４のサブ抵抗体に沿う電位の対応するコースが不必要に妨害されなくなる。
【００１８】
図１の例では、抵抗体４は複数のサブ抵抗体５．ｋ（ｋ＝１，・・・，４）を備えており、各サブ抵抗体はこの例ではサブ抵抗体の両側に沿って配置されているタップの２つのカラムに接続されている。互いに隣接するサブ抵抗体はタップのカラムを共有していることが認められる。
【００１９】
高度に直線性を有する抵抗回路２を実現するために、抵抗体４の部分の長さ、すなわちタップのカラム内を連続的に通過するタップの数に比例させることが重要である。そうすることにより、図１の特定の例では、抵抗体４は金属ワイヤ１２．ｊと１２．（ｊ＋１）との間で、ｊ（ｊ＝１，・・・，（ｊ−１））の値とは無関係となることが望ましい。しかしながら、製造中に主として抵抗体４のエリアまたは周囲（表面）に不規則性が生じ、それが抵抗体に沿う電気抵抗の相違や乱れを引き起こす。これらの相違を最小化するために、大きなエリアを有する抵抗体４を実現し、それにより不規則性の負の妨害効果が静的に平均化されるようにすることが望まれる。抵抗体４の構造は、抵抗回路２のサブ抵抗体５．ｋ（ｋ＝１，・・・，５）間の電気相互結線のみが、金属板１４．ｉ．ｊおよび金属ワイヤ１２．ｊ（ｉ＝１，・・・，５；ｊ＝１，・・・，Ｊ）を介してのそれらのサブ抵抗体のタップ８．ｉ．ｊ相互間の電気接続部であるようになっている。図１のこの実施例での抵抗体４は４つのサブ抵抗体５．ｋ（ｋ＝１，・・・，４）に分割されている。このようにして抵抗体４の表面積が相当に増大される。
【００２０】
図３は本発明による抵抗回路２の第２実施例における中間段階を示す図である。この第２実施例は半導体抵抗回路である。図３は４つのサブ抵抗体５．ｉ（ｉ＝１，・・・，４）を示しており、各サブ抵抗体５．ｉはタップの２つのカラム６．ｉ．Ａおよび６．ｉ．Ｂ（ｉ＝１，・・・，４）に接続されている。抵抗回路２のタップは各カラム６．ｉ．Ａおよび６．ｉ．Ｂ（ｉ＝１，・・・，４）の一部であり、そのタップはそれぞれ８．ｉ．ｊ．Ａおよび８．ｉ．ｊ．Ｂ（ｉ＝１，・・・，８；ｊ＝１，・・・，Ｊ）と番号が付けられている。サブ抵抗体５．ｉはこの中間段階ではまだ相互結線されていないが、金属ワイヤとの接続のための金属接触板はすでにタップ８．ｉ．ｊ．Ａおよび８．ｉ．ｊ．Ｂ（ｉ＝１，・・・，８；ｊ＝１，・・・，Ｊ）と接続されている。製造中に、各サブ抵抗体５．ｉに関して各タップ８．ｉ．ｊの免れ得ない位置決め誤差が生ずる。これらの位置決め誤差は同じサブ抵抗体の連続するカラム位置相互間、およびサブ抵抗体のカラム位置相互間で野外に関連する。この関連性は例えば抵抗回路が半導体タイプであって、それがマスク特性による位置決め誤差を有するマスクを用いて製造される状況下で引き起こされる。タップの位置決め誤差の例について次に図３の例を参照して検討する。
【００２１】
以下、タップ８．ｉ．ｊ．Ａ、８．ｉ．ｊ．Ｂの対とタップ８．ｉ．（ｊ＋１）．Ａ，８．ｉ．（ｊ＋１）．Ｂの対との間のサブ抵抗体５．ｉの抵抗部（電気抵抗）は、抵抗Ｐ（ｉ，ｊ）と呼ばれる。そこで、この抵抗はマトリクス形式で表現される。もし、サブ抵抗体５．１の固定ｊ（ｊ＝１，・・・，（ｊ−１））のためにタップ８．１．ｊ．Ａおよび８．１．ｊ．Ｂの第１対がタップ８．１．（ｊ＋１）．Ａおよび８．１．（ｊ＋１）．Ｂの第２対に近すぎるように位置していると、タップのこれら第１および第２対の間の、サブ抵抗体５．１の対の電気抵抗Ｐ（１，ｊ）が、対応して小さすぎることになる。タップの位置決め誤差は互いに関連する。これは、もしＰ（１，ｊ）が小さすぎると、抵抗Ｐ（ｉ，ｊ）（ｉ＝２，３，４；ｊ固定）もまた意図したものより小さくなるということを意味する。。さらに抵抗Ｐ（ｉ，ｊ＋１）は意図したものよりも一般に大きくなる。この知識はタップの位置決め誤差の効果を平均化するために用いられうる。平均化の可能な方法が図４Ａに示されている。図４Ａでは第１カラム６．１．Ｂの各タップがカラム６．２．Ａ等のタップのカラム位置に関して少なくとも１カラム位置だけシフトされている。したがって、図４Ａの抵抗回路は並列に接続されたサブ抵抗体４．ｉ（ｉ＝１，・・・，４）の連続部分を持っている。例えば、部分Ｐ（１，１），Ｐ（２，２），Ｐ（３，３）およびＰ（４，４）が並列に接続される。異なるサブ抵抗体のシフトされた部分を並列に接続することによって、関連する位置決め誤差の効果が大きく減少させられる。さらに部分Ｐ（２，１），Ｐ（３，１），Ｐ（３，２），Ｐ（４，１），Ｐ（４，２）およびＰ（４，３）が回路から除去されることが示されている。各電源接続部１０．ｉ（ｉ＝２，・・・，４）が各サブ抵抗体の異なる位置に対応して接続される。
【００２２】
図４Ｂには、各タップとの各接続部が抵抗回路の製造中に任意の位置に作られる抵抗回路２が示されている。例えば、タップ８．１．１．Ｂによってタップの一端からある一定の距離の所に接続部が作られ、タップ８．２．１．Ｂによってその一端の所に接続部が作られる。タップとの接続のこれら任意の位置決めの結果として、並列サブ抵抗体の部分間の異なる抵抗値が大幅に平均化され、相対的に高精度の抵抗回路を提供することができる。
【００２３】
図５は、抵抗回路２がどのようにして半導体回路として作り上げられるかを示すものである。図５は図３および４の線Ｓ−Ｓ線に沿うタップ８．４．１０．Ｂおよび８．４．１１．Ｂの断面図である。図５において、各金属ワイヤ１２．７および１２．８はそれぞれチタニウム接触板１４．４．１０．Ｂおよび１４．４．１１．Ｂに接続されている。チタニウム接触板は適当な抵抗材料、例えばｎ型ドーピングシリコンの層１８を介してサブ抵抗体５．４と導通状態にある。さらに回路２は例えば酸化シリコンからなる絶縁層２４を備えている。
【００２４】
本発明を幾つかの実施例に従って説明してきた。しかしながら、本発明はその精神および範囲から逸脱することなしに限定的に図示し説明したものとは異なる形で実施することができることに留意すべきである。可能性のある変形例によれば、抵抗回路２は、異なるサブ抵抗体に接続されたタップ間に電気接続部を作る付加的な層を備える。このようにして抵抗回路を流れる電流がさらに均質化され、不所望の電位差が回避される。これは抵抗回路の性能（パフォーマンス）を改善する。
【図面の簡単な説明】
【００２５】
【図１】本発明による抵抗回路の第１実施例の要部を示す平面図である。
【図２】図１に示す第１実施例の要部の詳細図である。
【図３】本発明による抵抗回路の第２実施例の中間段階を示す平面図である。
【図４Ａ】第２実施例の最終段階における第１変形例を示す平面図である。
【図４Ｂ】第２実施例の最終段階における第２変形例を示す平面図である。
【図５】図３および４に示す第２実施例の要部の詳細断面図である。
【図１】
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【図２】
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【図３】
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【図５】
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【国際調査報告】
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