(57)【要約】薄膜トランジスタアレイパネルを提供する。薄膜トランジスタアレイパネルは、絶縁基板と、絶縁基板に形成される複数のゲート線と、絶縁基板に形成され、ゲート配線と絶縁され交差する複数のデータ線と、絶縁基板に形成され、データ配線と絶縁されて交差する複数のストレージ電極線と、ゲート線及びデータ線が交差して定義する画素領域ごとに形成され、切開部を有する複数の画素電極と、ゲート線及びデータ線が交差して定義する画素領域ごとに形成される複数の方向制御電極と、当該段のゲート線の１つ、当該段のデータ線の１つ、及び当該段の画素電極の１つと接続される第１薄膜トランジスタと、前段のゲート線の１つ、前段のデータ配線の１つ、及び当該段の方向制御電極の１つと接続される第２薄膜トランジスタと、前段のゲート線、当該段のデータ線、及び当該段の画素電極と接続される第３薄膜トランジスタとを含む。
2005538408.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に形成される複数の第１信号線と、
前記絶縁基板上に形成され、前記第１信号線と絶縁され且つ交差する複数の第２信号線と、
前記第１信号線と前記第２信号線とが交差して定義される画素領域ごとに形成され、それぞれに切開部を有する複数の画素電極と、
前記第１信号線と前記第２信号線とが交差して定義される画素領域ごとに形成される複数の方向制御電極と、
当該段の前記第１信号線の１つ、当該段の前記第２信号線の１つ、及び当該段の前記画素電極の１つと接続される第１薄膜トランジスタと、
前段の前記第１信号線の１つ、前段の前記第２信号線の１つ、及び当該段の前記方向制御電極の１つと接続される第２薄膜トランジスタと、
前記前段の前記第１信号線、前記当該段の前記第２信号線、及び前記当該段の前記画素電極と接続される第３薄膜トランジスタと
を含む薄膜トランジスタアレイパネル。
【請求項２】
前記第２信号線と絶縁され且つ交差し、前記画素電極の切開部と重畳する部分を含む第３信号線さらにを含む請求項１に記載の薄膜トランジスタアレイパネル。
【請求項３】
絶縁基板と、
前記絶縁基板上に形成され、第１乃至第３ゲート電極及び複数のゲート線を含むゲート配線と、
前記ゲート配線上に形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されている半導体層と、
前記半導体層上に形成され、前記ゲート線と交差する複数のデータ線と、前記データ線と接続される第１乃至第３ソース電極と、前記第１乃至第３ゲート電極について前記第１乃至第３ソース電極と対向する第１乃至第３ドレイン電極とを含むデータ配線と、
前記第２ドレイン電極と接続される方向制御電極と、
前記データ配線及び前記方向制御電極上に形成され、複数の接触孔を有する保護膜と、
前記保護膜上に形成され、複数の切開部を有し、前記接触孔を通じて前記第１及び前記第３ドレイン電極と電気的に接続される画素電極と
を含む薄膜トランジスタアレイパネル。
【請求項４】
前記第１極及び第３ソース電極は当該段の前記データ線の１つに接続され、前記第２ソース電極は前段の前記データ線の１つに接続され、前記第１及び第２ゲート電極は前段の前記ゲート線の１つに接続され、前記第３ゲート電極は当該段の前記ゲート線の１つに接続される、請求項３に記載の薄膜トランジスタアレイパネル。
【請求項５】
前記画素電極の切開部は、前記画素電極を上半部と下半部とに分ける横方向切開部、及び前記横方向切開部を中心にして面対称をなす斜線方向の複数の切開部を含む、請求項４に記載の薄膜トランジスタアレイパネル。
【請求項６】
前記方向制御電極は、前記画素電極の切開部の少なくとも１つと重畳し、前記画素電極の横方向の切開部の１つを中心にして面対称をなす、請求項４に記載の薄膜トランジスタアレイパネル。
【請求項７】
前記ゲート配線と実質的に同じ層を含み、前記画素電極の切開部の少なくとも１つと重畳する部分を有するストレージ電極配線をさらに含む請求項４に記載の薄膜トランジスタアレイパネル。
【請求項８】
前記方向制御電極は、前記データ配線と実質的に同じ層および物質を含む、請求項４に記載の薄膜トランジスタアレイパネル。
【請求項９】
前記接触孔は矩形に形成されていて、前記矩形の辺は前記斜方向の切開部に平行または垂直である、請求項４に記載の薄膜トランジスタアレイパネル。
【請求項１０】
前記データ配線及び前記方向制御電極は、半導体層及び金属層の二重層を含む、請求項４に記載の薄膜トランジスタアレイパネル。
【請求項１１】
前記半導体層は、非晶質シリコン膜及び抵抗性接触層の二重層を含む、請求項４に記載の薄膜トランジスタアレイパネル。
【請求項１２】
第１絶縁基板と、
前記第１絶縁基板上に形成される複数の第１信号線と、
前記第１絶縁基板上に形成され、前記第１信号線と絶縁され且つ交差する複数の第２信号線と、
前記第１信号線と前記第２信号線とが交差して定義される画素領域ごとに形成され、切開部を有する複数の画素電極と、
前記第１信号線と前記第２信号線とが交差して定義される画素領域ごとに形成される複数の方向制御電極と、
当該段の前記第１信号線の１つ、当該段の前記第２信号線の１つ、及び当該段の前記画素電極の１つと接続される第１薄膜トランジスタと、
前段の前記第１信号線の１つ、前段の前記第２信号線の１つ、及び当該段の前記方向制御電極の１つと接続される第２薄膜トランジスタと、
前記前段の前記第１信号線、前記当該段の前記第２信号線、及び前記当該段の前記画素電極と接続される第３薄膜トランジスタと、
前記第１絶縁基板と対向する第２絶縁基板と、
前記第２絶縁基板上に形成されるコモン電極と、
前記第１絶縁基板と前記第２絶縁基板との間に配置されている液晶層と
を含む液晶表示装置。
【請求項１３】
前記液晶層は負の誘電異方性を有し、前記液晶層の液晶分子の主軸が、前記第１基板及び前記第２基板に対して垂直に配向される、請求項１２に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関し、特に、広視野角を得るために画素領域を複数の小ドメインに分割する、垂直配向液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置（ＬＣＤ）は、一般に、対向電極（コモン電極）やカラーフィルターのアレイなどが形成されている上部パネルと、薄膜トランジスタ（ＴＦＴ）や画素電極などが形成されている下部パネルと、それらの間に配置された液晶層とを含む。画素電極及び対向電極に電位を印加し、その間の電圧差によって電界を形成する。電解の変化により液晶層の液晶分子の配向を変更し、これにより光の透過率を調節する。結果として、液晶表示装置は、画素電極と共通電極との間の電圧差を調節して、所望の画像を表示する。
【０００３】
液晶表示装置は、視野角が狭いのが最大の短所である。このような短所を克服するために、視野角を広くする様々な方法が開発されている。その中でも、液晶分子を上部パネル及び下部パネルに対して垂直に配向して、互いに対向した画素電極及び対向電極に複数の切開パターンや突起を形成する方法が有力視されている。
【０００４】
画素電極及び対向電極に各々切開パターンを形成すると、フリンジフィールド（ｆｒｉｎｇｅ ｆｉｅｌｄ）が作られて液晶分子の傾く方向を調節することによって、視野角を広くする。
【０００５】
画素電極及び対向電極上に各々突起を形成すると、突起によって歪曲される電場により、液晶分子の傾く方向が調節される。
下部パネル上に形成されている画素電極には切開パターンを形成し、上部パネルに形成されている対向電極上には突起を形成することによっても、切開パターン及び突起によって形成されるフリンジフィールドを利用して液晶分子の傾く方向を調節することによって、複数のドメインを形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このような視野角を広くするための様々な方法の中でも、対向電極に切開パターンを形成する方法は、対向電極をパターニングするために別途のマスクが必要であり、色フィルターの顔料が液晶物質に影響を与えることを避けるためにオーバーコート膜を形成しなければならず、パターニングされた電極の周縁で著しいディスクリネーションが発生するなどの問題点がある。また、突起を形成する方法も、突起を形成するための別途の工程が必要であったり、工程を変更させなければならないので、製造工程を複雑にする問題点がある。また、突起や切開部によって開口率が減少する。
【０００７】
本発明が目的とする技術的課題は、製造工程が複雑でなく、安定した多重ドメインを形成することができる液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
このような課題を解決するために、本発明では、画素用薄膜トランジスタと、方向制御電極用の第１方向制御電極用薄膜トランジスタ及び第２方向制御電極用薄膜トランジスタとを形成する。画素用薄膜トランジスタは、当該段のゲート線からの信号に応答して、関連するデータ線の信号を画素電極に伝達し、第１方向制御電極用薄膜トランジスタは、前段のゲート線からの信号に応答して、前段のデータ線の信号を方向制御電極に伝達し、第２方向制御電極用薄膜トランジスタは、前段のゲート線からの信号に応答して、当該段のデータ線の信号を画素電極に伝達するようにする。
【０００９】
絶縁基板と、絶縁基板上に形成されている複数の第１信号線と、絶縁基板上に形成されていて、第１信号線と絶縁されており、第１信号線と交差している第２信号線と、第１及び第２信号線が交差して画定される画素領域ごとに形成されていて、切開部を有する画素電極と、第１及び第２信号線が交差して画定される画素領域ごとに形成されている複数の方向制御電極と、当該段の第１信号線の１つ、当該段の第２信号線の１つ、及び当該段の画素電極の１つと接続されている第１薄膜トランジスタと、前段の第１信号線の１つ、前段の第２信号線の１つ、及び当該段の方向制御電極の１つと接続されている第２薄膜トランジスタと、前段の第１信号線、当該段の第２信号線、及び当該段の画素電極と接続されている第３薄膜トランジスタとを含む、薄膜トランジスタアレイパネルを提供する。
【００１０】
薄膜トランジスタアレイパネルは、第２信号線と絶縁されて交差していて、画素電極の切開部と重畳する部分を有する第３信号線をさらに含むことができる。
絶縁基板と、絶縁基板上に形成されていて、第１乃至第３ゲート電極及び複数のゲート線を含むゲート配線と、ゲート配線上に形成されているゲート絶縁膜と、ゲート絶縁膜上に形成されている半導体層と、半導体層上に形成されていて、ゲート線と交差している複数のデータ線、データ線と接続されている第１乃至第３ソース電極、及び第１乃至第３ゲート電極に関して第１乃至第３ソース電極と対向している第１乃至第３ドレイン電極を含むデータ配線と、第２ドレイン電極と接続されている方向制御電極と、データ配線及び方向制御電極上に形成されていて、複数の接触孔を有する保護膜と、保護膜上に形成されていて、複数の切開部を有していて、接触孔を通じて第１及び第３ドレイン電極と電気的に接続されている画素電極とを含む、薄膜トランジスタアレイパネルを提供する。
【００１１】
第１及び第３ソース電極は当該段のデータ線に接続されており、第２ソース電極は前段のデータ線の１つに接続されており、第１極及び第２ゲート電極は前段のゲート線の１つに接続されており、第３ゲート電極は当該段のゲート線の１つに接続されている。画素電極の切開部は、画素電極１９０を上下に両分する横方向切開部、及び横方向切開部を中心にして面対称をなす複数の斜方向切開部を含むことができる。方向制御電極は、画素電極の切開部の少なくとも１つと重畳して、画素電極の横方向切開部の１つを中心にして面対称をなすのが好ましい。
【００１２】
薄膜トランジスタアレイパネルは、ゲート配線と同一層に形成されていて、画素電極の切開部の少なくとも１つと重畳する部分を有する維持電極（ストレージ電極）配線をさらに含むことができる。方向制御電極は、データ配線と同一層に同一物質で形成することができる。
【００１３】
接触孔は矩形に形成されていて、長方形の辺は斜方向切開部と平行または垂直をなすのが好ましい。データ配線及び方向制御電極は、半導体層及び金属層の二重層からなることができる。半導体層は、非晶質シリコン層及び抵抗性接触層の二重層からなることができる。
【００１４】
第１絶縁基板と、第１絶縁基板上に形成されている複数の第１信号線、第１絶縁基板上に形成されていて、第１信号線と絶縁され、第１信号線と交差している複数の第２信号線と、第１及び第２信号線が交差して画定される画素領域ごとに形成されていて、切開部を有する複数の画素電極と、第１及び第２信号線が交差して画定される画素領域ごとに形成されている複数の方向制御電極と、当該段の第１信号線の１つ、当該段の第２信号線の１つ、及び当該段の画素電極の１つと接続されている第１薄膜トランジスタと、前段の第１信号線の１つ、前段の前記第２信号線の１つ、及び当該段の方向制御電極の１つと接続されている第２薄膜トランジスタと、前段の第１信号線、当該段の第２信号線、及び当該段の画素電極と接続されている第３薄膜トランジスタと、第１絶縁基板と対向している第２絶縁基板と、第２絶縁基板上に形成されているコモン電極と、第１絶縁基板と第２絶縁基板との間に配置されている液晶層とを含む、液晶表示装置を提供する。
【００１５】
液晶層は負の誘電異方性を有し、液晶層の液晶分子はその主軸が第１及び第２基板に対して垂直に配向されているのが好ましい。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態を示す添付した図面を参照して、本発明について詳細に説明する。しかし、本発明は多様な相異した形態で実現でき、ここで説明する実施形態に限定されない。
【００１７】
図面においては、明確に表現するために、層及び領域の厚さを拡大して示した。明細書全体において、類似した部分については、同一な図面符号を付けた。層、膜、領域、基板などの部分が他の部分の「上に」あるとする時、これは他の部分の「真上に」ある場合だけでなく、その中間に他の部分がある場合も意味する。反対に、ある部分が他の部分の「真上に」あるとする時、これはその中間に他の部分がない場合を意味する。
【００１８】
それでは、図面を参照して、本発明の実施形態による多重ドメイン液晶表示装置について説明する。
図１は本発明の実施形態による液晶表示装置の回路図である。
【００１９】
本発明の実施形態による液晶表示装置は、薄膜トランジスタアレイパネル、これと対向している色フィルターアレイパネル、及びこれらの間に注入されている液晶層からなる。薄膜トランジスタアレイパネルには、複数のゲート線及び複数のデータ線が交差して複数の画素領域を定義しており、複数のストレージ電極線がゲート線と平行に形成されている。ゲート線を通じて走査信号が伝達され、データ線を通じて画像信号が伝達される。ストレージ電極線には基準電位Ｖｃｏｍが印加される。各画素領域には、画素電極に対する画素用薄膜トランジスタ（Ｐｉｘｅｌ ＴＦＴ）と、方向制御電極（ＤＣＥ）に対する方向制御電極用薄膜トランジスタ（ＤＣＥ ＴＦＴ）が提供されている。画素用薄膜トランジスタは、ゲート線の１つに接続されているゲート電極、データ線の１つに接続されているソース電極、及び複数の画素電極の１つに接続されているドレイン電極を有し、、方向制御電極用薄膜トランジスタは、前段のゲート線に接続されているゲート電極、ストレージ電極線の１つに接続されているソース電極、及び複数の方向制御電極の１つに接続されているドレイン電極を有する。
【００２０】
方向制御電極と画素電極とは容量性結合しており、これらの間の静電容量はＣＤＰで表示する。画素電極は、色フィルターアレイパネルのコモン電極との間に液晶キャパシタを形成し、その静電容量はＣＬＣで表す。また、画素電極は、ストレージ電極線の１つに接続されているストレージ電極との間にストレージキャパシタを形成し、その静電容量はＣＳＴで表す。
【００２１】
回路図には示さなかったが、本発明による液晶表示装置の画素電極は切開部を有し、この切開部を通じて方向制御電極による電界が流出されるように、方向制御電極及び切開部が重畳している。切開部を通じて流出される電界によって、液晶分子がプレティルト（ｐｒｅ-ｔｉｌｔ）を有するようになる。プレティルトを有する液晶分子は、画素電極の電界が印加されると、分散せずに速かに所定の方向に配向される。
【００２２】
ところが、方向制御電極の電界によって液晶分子がプレティルトを有しようとすれば、コモン電極に対する方向制御電極の電位差（以下、“方向制御電極電圧”という）がコモン電極に対する画素電極の電位差（以下、“画素電極電圧”という）に比べて所定の値以上に大きくなければならない。本発明による液晶表示装置では、ストレージ電極線の電位を方向制御電極に印加した後、方向制御電極を分離することによって、このような条件を容易に満たすことができる。それでは、その理由について説明する。
【００２３】
負の電位を有する画素電極が正の電位にリフレッシュ（ｒｅｆｒｅｓｈ）される瞬間を考えてみる。前段のゲート線にオン（ｏｎ）信号が印加されると、方向制御電極用薄膜トランジスタ（ＤＣＥ ＴＦＴ）がターンオンされて、方向制御電極の電位が画素電極より高くされる。これにより、方向制御電極と容量性結合している画素電極の電位が変化する。この場合、方向制御電極と画素電極との間の静電容量ＣＤＰと、画素電極とコモン電極との間の静電容量ＣＬＣとは直列に接続されている状態となる。画素電極は負の電位を有していたので、その電位は方向制御電極用薄膜トランジスタ（ＤＣＥ ＴＦＴ）より低い。即ち、直列に接続されたキャパシタＣＤＰおよびＣＬＣの充電の間、ＶＤＣＥ＞Ｖｐである。充電後、方向制御電極用薄膜トランジスタ（ＤＣＥ ＴＦＴ）がオフされれば、方向制御電極は浮遊（ｆｌｏａｔｉｎｇ）状態となる。したがって、画素電極の電位がどのように変化しても、常に方向制御電極の電位が画素電極の電位より高い状態を維持するようになる。例えば、画素用薄膜トランジスタ（Ｐｉｘｅｌ ＴＦＴ）がターンオンされて、画素電極が正の電荷で充電されて電位が上昇すると、方向制御電極の電位も、画素電極の電位との電位差を維持して共に上昇する。
【００２４】
これを回路関係式を利用して説明すると、回路内のキャパシタの両端の電圧は、下の式で示される。
【００２５】
【数１】
2005538408.tif 000003
【００２６】
一側電極が浮遊状態にあるというのは、Ｒ＝∞の抵抗と直列に接続されていることと等価である。したがって、ｉ＝０であり、Ｖ_ｃ＝Ｖ_０、つまり、キャパシタの両端の初期電圧が維持される。これは、浮遊状態にある電極の電位は、他の電極に印加される電位と共に上昇または下降することを意味する。
【００２７】
それに対して、負の電圧でリフレッシュ（ｒｅｆｒｅｓｈ）される場合には、方向制御電極が、画素電極より常に所定の値だけ低い電位を維持するようになる。
本発明では、ＤＣＥ ＴＦＴをストレージ電極線に接続して、コモン電位が方向制御電極に印加されるようにする。したがって、次のフレームで画素電極に印加される電位の極性が何であるかに関係なく、常に二つの電極の電位が同一極性で上昇または下降する。結局、本発明は、ライン反転またはドット反転などの駆動方式に拘束されずに適用することができる。
【００２８】
また、同じ階調では、前後のフレームの階調に関係なく、方向制御電極と画素電極との間の電位差の偏差がないので、画質の安定性が高い。
ＤＣＥ ＴＦＴがデータ線に接続されないため、データ線の負荷が増加するのを防止することができる。
【００２９】
以下、本発明のより具体的な実施形態を、図２Ａ乃至２Ｃを参照して説明する。
図２Ａは、本発明の実施形態による液晶表示装置の配置図であり、図２Ｂ及び図２Ｃは、図２ＡのＩＩｂ−ＩＩｂ’線に沿った断面図である。
【００３０】
本発明の第１実施形態による液晶表示装置は、下部パネル、これと対向している上部パネル、及び下部パネルと上部パネルとの間に配置され、垂直（またはホメオトロピック）に配向されている液晶層からなる。
【００３１】
それでは、下部パネルについて、より詳細に説明する。
絶縁基板１１０上に複数のゲート線１２１が形成されており、ゲート線１２１と交差するように複数のデータ線１７１が形成されている。ゲート線１２１及びデータ線１７１は互いに絶縁されていて、これらが交差して複数の画素領域を定義する。
【００３２】
それぞれの画素領域には、画素用薄膜トランジスタ、方向制御電極用薄膜トランジスタ、方向制御電極、および画素電極が備えられる。画素用薄膜トランジスタは、第１ゲート電極１２３ａ、第１ソース電極１７３ａ、及び第１ドレイン電極１７５ａの三端子を有し、方向制御電極用薄膜トランジスタは、第２ゲート電極１２３ｂ、第２ソース電極１７３ｂ、及び第２ドレイン電極１７５ｂの三端子を有する。この時、画素用薄膜トランジスタは、画素電極１９０へ送られる信号をスイッチングするためのものであり、方向制御電極用薄膜トランジスタは、方向制御電極１７８へ入る信号をスイッチングするためのものである。画素用薄膜トランジスタのゲート電極１２３ａ、ソース電極１７３ａ、及びドレイン電極１７５ａは、当該段のゲート線１２１の１つ、データ線１７１の１つ、及び画素電極１９０に接続されている。方向制御電極用薄膜トランジスタのゲート電極１２３ｂ、ソース電極１７３ｂ、及びドレイン電極１７５ｂは、それぞれ、前段のゲート線１２１の１つ、当該段のストレージ電極線１３１の１つ、及び方向制御電極１７８に接続されている。方向制御電極１７８は、液晶分子のプレティルトを制御するための方向制御電圧の印加を受けて、コモン電極２７０との間に方向制御電界を形成する。方向制御電極１７８は、データ線１７１を形成する段階で形成する。
【００３３】
下部パネルについて、各層の構造を詳細に説明する。
絶縁基板１１０上に実質的に横方向にゲート線１２１が形成されており、複数の第１及び第２ゲート電極１２３ａ、１２３ｂがゲート線１２１に接続されている。また、絶縁基板１１０上には、複数のストレージ電極線１３１及び複数組の第１ないし第４のストレージ電極１３３ａ、１３３ｂ、１３３ｃ、１３３ｄが形成されている。ストレージ電極線１３１は実質的に横方向に形成されていて、第１及び第２ストレージ電極１３３ａ、１３３ｂは、ストレージ電極線１３１から縦方向に形成されている。第３及び第４ストレージ電極１３３ｃ、１３３ｄは、横方向に形成されていて、第１ストレージ電極１３３ａ及び第２ストレージ電極１３３ｂを接続している。
【００３４】
ゲート配線１２１、１２３ａ、１２３ｂ及びストレージ電極配線１３１、１３３ａ〜１３３ｄは、アルミニウムまたはその合金、クロムまたはその合金、モリブデンまたはその合金などからなる。必要に応じて、ゲート配線１２１、１２３ａ、１２３ｂ及びストレージ電極配線１３１、１３３ａ〜１３３ｄは、物理的および化学的特性が優れているＣｒまたはＭｏの合金などからなる第１層、及び抵抗が小さいＡｌまたはＡｇの合金などからなる第２層とを含むこともできる。
【００３５】
ゲート配線１２１、１２３ａ、１２３ｂ及びストレージ電極配線１３１、１３３ａ〜１３３ｄ上には、ゲート絶縁膜１４０が形成されている。
ゲート絶縁膜１４０上には、非晶質シリコンなどからなる半導体層１５１、１５４ａ、１５４ｂ、１５５が形成されている。半導体層１５１、１５４ａ、１５４ｂ、１５５は、薄膜トランジスタのチャンネルを形成する複数の第１及び第２チャンネル部半導体層１５４ａ、１５４ｂ、データ線１７１下に位置する複数のデータ線部半導体層１５１、及び方向制御電極１７８及びストレージ電極１３３ｃ、１３３ｄが交差する部分近くに配されてこれら配線間の絶縁を保障する交差部半導体層１５５を含む。
【００３６】
半導体層１５１、１５４ａ、１５４ｂ、１５５の上部には、シリサイドまたはｎ型不純物が高濃度にドーピングされているｎ＋水素化非晶質シリコンなどの物質からなる抵抗性接触層１６１、１６３ａ、１６３ｂ、１６５ａ、１６５ｂが形成されている。
【００３７】
抵抗性接触層１６１、１６３ａ、１６３ｂ、１６５ａ、１６５ｂ及びゲート絶縁膜１４０上には、データ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂが形成されている。データ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂは、縦方向に形成されていて、ゲート線１２１と交差して複数の画素領域を形成するデータ線１７１と、データ線１７１の分枝であり、抵抗性接触層１６３ａの上部にのびている複数の第１ソース電極１７３ａと、第１ソース電極１７３ａと分離されていて、第１ゲート電極１２３ａに関して第１ソース電極１７３ａの反対側に位置し、抵抗性接触層１６５ａの上部に形成されている複数の第１ドレイン電極１７５ａと、第２ゲート電極１２３ｂに関して対向している抵抗性接触層１６３ｂ、１６５ｂそれぞれ上に形成されている複数の第２ソース電極１７３ｂ及び複数の第２ドレイン電極１７５ｂと、データ線１７１の一端に接続されていて、外部からの画像信号の印加を受けるデータパッド（図示せず）とを含む。
【００３８】
ゲート線１２１及びデータ線１７１が交差して定義する画素領域内には、複数の方向制御電極１７８が形成されている。それぞれの方向制御電極１７８は、互いに接続された「Ｘ」字型の金属片ヲ含み、第２ドレイン電極１７５ｂと接続されている。データ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂ及び方向制御電極１７８は、アルミニウムまたはその合金、クロムまたはその合金、モリブデンまたはその合金などからなる。必要に応じて、データ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂ及び方向制御電極１７８は、物理的および化学的な特性が優れているＣｒまたはＭｏの合金などからなる第１層、及び抵抗が小さいＡｌまたはＡｇの合金などからなる第２層を含む。
【００３９】
データ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂ上には、窒化ケイ素または有機絶縁膜からなる保護膜１８０が形成されている。
保護膜１８０には、第１ドレイン電極を露出する複数の接触孔１８１、ゲート絶縁膜１４０へ延び、ストレージ電極線１３１を露出する複数の接触孔１８２、第２ソース電極１７３ｂを露出する複数の接触孔１８３、データパッドを露出する複数の接触孔（図示せず）、ゲート絶縁膜１４０へ延び、ゲートパッドを露出する複数の接触孔（図示せず）が形成されている。パッドを露出する接触孔は、角形や円形などの様々な形状に形成され得る。接触孔の面積は２ｍｍ×６０μｍを越えず、０．５ｍｍ×１５μｍ以上であるのが好ましい。
【００４０】
保護膜１８０上には、複数の画素電極１９０が形成されている。それぞれの画素電極１９０は、接触孔１８１を通じて第１ドレイン電極１７５ａと接続されていて、複数の「Ｘ」字型の切開部１９１及び複数の直線型切開部１９２を有する。「Ｘ」字型の切開部１９１は、方向制御電極１７８の「Ｘ」字型部分と重畳し、直線型切開部１９２は、第３及び第４ストレージ電極１３３ｃ、１３３ｄと重畳する。方向制御電極１７８は、切開部１９１だけでなく切開部１９１の周辺部とも広く重畳して、画素電極１９０との間にストレージキャパシタを形成する。
【００４１】
また、保護膜上には、接触孔１８２、１８３を通じてストレージ電極線１３１及び第２ソース電極１７３ｂを接続する複数のブリッジ９２が形成されている。また、保護膜１８０上には、複数の補助ゲートパッド（図示せず）及び複数の補助データパッド（図示せず）が形成されている。補助ゲートパッド及び補助データパッドは、接触孔を通じてゲートパッド及びデータパッドと接続されている。画素電極１９０、ブリッジ９２、補助ゲートパッド及び補助データパッドは、酸化インジウム亜鉛（ＩＺＯ）（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）からなる。画素電極１９０、ブリッジ９２、及び補助パッドは、酸化インジウム錫（ＩＴＯ）からなることもできる。
【００４２】
以上のように、それぞれの画素電極１９０は、画素領域を複数のドメインに分割するための複数の切開部パターン１９１、１９２を有し、第１切開部１９１は方向制御電極１７８と重畳しており、第２切開部１９２はストレージ電極１３３ｃ、１３３ｄと重畳している。正面から見る時に、方向制御電極１７８が第１切開部１９１を通じて露出されて見えるように、方向制御電極１７８及び第１切開部１９１を配置する。また、ストレージ電極線１３１と方向制御電極１７８との間に方向制御電極用薄膜トランジスタを接続し、データ線１７１と画素電極１９０との間に画素用薄膜トランジスタを接続して、画素電極１９０及び方向制御電極１７８がストレージキャパシタンスを形成するように配置する。
【００４３】
本発明の別の実施形態では、方向制御電極１７８は、ゲート配線１２１、１２３ａ、１２３ｂと同じ層を含むこともできる。また、方向制御電極１７８の上部の保護膜１８０を除去して、複数の切開部を形成することもできる。
【００４４】
それでは、上部基板２１０について、より詳細に説明する。
ガラスなどの透明な絶縁物質からなる上部基板２１０に、光漏れを防止するためのブラックマトリックス２２０、複数の赤、緑、青の色フィルター２３０、及びＩＴＯまたはＩＺＯなどの透明な導電物質からなるコモン電極２７０が形成されている。
【００４５】
液晶層３に含まれている複数の液晶分子は、電界が印加されない状態ではそのダイレクターが下部基板１１０及び上部基板２１０に対して垂直に配向されるように、配される。液晶層３は、負の誘電異方性を有する。
【００４６】
下部基板１１０及び上部基板２１０は、画素電極１９０が色フィルター２３０と対応して正確に重畳するように配置される。このようにすれば、画素領域は、第１及び第２切開部１９１、１９２によって複数のドメインに分割される。それぞれのドメイン内での液晶層３の配向は、方向制御電極１７８より安定させられる。
【００４７】
前記の実施形態では、液晶層３が負の誘電異方性を有して、基板１１０、２１０に対してホメオトロピックに配向（アライメント）されていることを例に挙げた。しかし、液晶層３は、正の誘電異方性を有し、基板１１０、２１０に対してホモジニアスにアライメントすることもできる。
【００４８】
このような構造の液晶表示装置における薄膜トランジスタアレイパネルを製造する方法について説明する。
図３Ａ乃至図３Ｄは、本発明の第１実施形態による液晶表示装置用の薄膜トランジスタアレイパネルを製造する過程を順に示した断面図である。
【００４９】
まず、図３Ａに示したように、金属などで構成される導電体層を、スパッタリングなどの方法で積層して、マスクを利用した第１フォトエッチング工程で乾式または湿式エッチングして、基板１１０上にゲート線１２１及びストレージ電極線を形成する。ゲート配線は、複数のゲート線１２１、複数のゲートパッド（図示せず）、及び複数のゲート電極１２３を含み、ストレージ電極配線は、複数のストレージ電極線１３１及び複数のストレージ電極１３３ａ〜１３３ｄを含む。
【００５０】
次に、図３Ｂに示したように、１，５００Å乃至５，０００Åの厚さのゲート絶縁膜１４０、５００Å乃至２，０００Åの厚さの水素化非晶質シリコン層、及び３００Å乃至６００Åの厚さのドーピングされている非晶質シリコン層を、化学蒸着法（ＣＤＶ）を利用して連続して蒸着する。ドーピングされている非晶質シリコン層と、非晶質シリコン層とは、マスクを利用したフォトエッチング工程でパターニングして、抵抗性接触層１６０ａ、１６０ｂ、１６１及び非晶質半導体層１５１、１５４ａ、１５４ｂを形成する。
【００５１】
次に、図３Ｃに示したように、金属などの導電体層をスパッタリングなどの方法で１，５００Å乃至３，０００Åの厚さに蒸着して、マスクを利用したフォトエッチング工程でパターニングして、データ配線及び複数の方向制御電極１７８を形成する。データ配線は、複数のデータ線１７１、複数のソース電極１７３ａ、１７３ｂ、複数のドレイン電極１７５ａ、１７５ｂ、及び複数ｋデータパッド（図示せず）を含む。
【００５２】
次に、ソース電極１７３ａ、１７３ｂ及びドレイン電極１７５ａ、１７５ｂで覆われない抵抗性接触層１６０ａ、１６０ｂの部分を取り除き、ソース電極１７３ａ、１７３ｂとドレイン電極１７５ａ、１７５ｂとの間の半導体層１５１を露出し、分離された複数の抵抗性接触層１６３ａ、１６３ｂ、１６５ａ、１６５ｂを形成する。
【００５３】
次に、図３Ｄに示したように、低い誘電率を有して平坦化特性が優れている有機絶縁物質をコーティングしたり、または４．０以下の低い誘電率を有するＳｉＯＦ、ＳｉＯＣなどのような低誘電率絶縁物質を化学蒸着法で積層して、保護膜１８０を形成する。保護膜１８０は、マスクを利用したフォトエッチング工程でゲート絶縁膜１４０と共にパターニングして、複数の接触孔１８１、１８２、１８３を形成する。
【００５４】
最後に、図２Ａに示したように、１５００Å乃至５００Åの厚さのＩＴＯ層またはＩＺＯ層を蒸着して、マスクを利用したフォトエッチング工程でエッチングして、複数の画素電極１９０、複数の接続ブリッジ９２、複数の補助ゲートパッド（図示せず）、及び複数の補助データパッド（図示せず）を形成する。
【００５５】
このような方法は、前記のように５枚のマスクを利用する製造方法に適用することができる。しかしながら、この方法は、４枚マスクを利用する液晶表示装置用の薄膜トランジスタアレイパネルの製造方法にも同様に適用することができる。これについて、図面を参照して詳細に説明する。
【００５６】
図４は本発明の第２実施形態による液晶表示装置用の薄膜トランジスタアレイパネルの配置図であり、図５は図４のＶ−Ｖ’線及びＶ’−Ｖ”線に沿った断面図である。
本発明の第２実施形態による薄膜トランジスタアレイパネルは、４枚のマスクを利用する製造方法で製造したものであって、５枚のマスクを利用する製造方法で製造した薄膜トランジスタアレイパネルに比べて次のような特徴を有する。
【００５７】
複数のデータ線１７１、複数のソース電極１７３ａ、１７３ｂ、複数のドレイン電極１７５ａ、１７５ｂ、及び複数のデータパッド１７９を含むデータ配線と、複数の方向制御電極１７８との下部に、これと実質的に同じパターンで抵抗性接触層１６１、１６３ａ、１６３ｂ、１６５ａ、１６５ｂが形成されている。ソース電極１７３ａ、１７３ｂとドレイン電極１７５ａ、１７５ｂとの間のチャンネル部が接続されていることを除いて、非晶質半導体層１５１、１５４ａ、１５４ｂ、１５８も、データ配線及び方向制御電極１７８と実質的に同じパターンを有する。その他の構造は、５枚のマスクを利用する製造方法による薄膜トランジスタアレイパネルと実質的に同じである。
【００５８】
図４には、ゲートパッド１２５、ストレージパッド１３５、及びデータパッド１７９と共に、補助ゲートパッド９５、補助ストレージパッド９９、及び補助データパッド９７が示されている。
【００５９】
それでは、薄膜トランジスタアレイパネルの製造方法について説明する。
図６Ａ乃至図１１Ｂは、液晶表示装置用の薄膜トランジスタアレイパネルを製造する過程を順に示した配置図または断面図である。
【００６０】
まず、図６Ａ及び６Ｂに示したように、Ａｌ、Ａｇ、これらの合金などを蒸着して、フォトエッチングして、複数のゲート線１２１、複数のゲートパッド１２５、複数のゲート電極１２３を含むゲート配線、及びストレージ電極配線１３１、１３３ａ〜１３３ｄを形成する（第１マスク）。
【００６１】
次に、図７に示したように、窒化ケイ素からなる１，５００Å乃至５，０００Åの厚さのゲート絶縁膜１４０、５００Å乃至２，０００Åの厚さの非晶質シリコン層１５０、３００Å乃至６００Åの厚さの接触層１６０を、化学蒸着法を利用して連続して蒸着しする。Ａｌ、Ａｇ、これらの合金などからなる導電体層１７０を、スパッタリングなどの方法で蒸着して、その上にフォトレジスト（ＰＲ）を１μｍ乃至２μｍの厚さにコーティングする。
【００６２】
その後、マスクを通じてフォトレジスト膜（ＰＲ）に光を照射した後で現像して、図８Ａ及び８Ｂに示したように、フォトレジストパターン（ＰＲ）を形成する。フォトレジストパターン（ＰＲ）のうちの、薄膜トランジスタのチャンネル部（Ｃ）、つまりソース電極１７３ａ、１７３ｂとドレイン電極１７５ａ、１７５ｂとの間に位置した部分は、それぞれ、データ配線部（Ａ）、つまりデータ配線が形成される部分に位置した部分より、厚さが薄い。その他の部分（Ｂ）のフォトレジストは全て除去する。チャンネル部（Ｃ）に残っているフォトレジストの厚さと、データ配線部（Ａ）に残っているフォトレジストの厚さとの比は、後述するエッチング工程の工程条件によって異ならせなければならないが、前者の厚さを、後者の厚さと等しく又はその１／２以下にするのが好ましく、例えば４，０００Å以下であるのが好ましい（第２マスク）。
【００６３】
このように、位置によってフォトレジストの厚さを異ならせる方法としては様々なものがある。領域Ｃの光の透過量を調節するために、スリットパターンや格子パターンを形成したり、半透明膜を利用する。
【００６４】
スリットパターンを用いる場合には、スリットの幅およびスリット間のギャップは、フォトリソグラフィに使用する露光器の分解能より小さいのが好ましい。半透明膜を利用する場合には、マスクの透過率を調節するために、異なる透過率を有する薄膜を利用したり、厚さが異なる薄膜を利用することができる。
【００６５】
このようなマスクを通じてフォトレジスト膜に光を照射すれば、光に直接露出される部分では、高分子がほぼ完全に分解され、スリットパターンや半透明膜が形成されている部分では、光の照射量が少ないので高分子は完全には分解されない。マスクの遮光膜で覆われた部分ではフォトレジスト膜の高分子がほとんど分解されない。次に、フォトレジスト膜を現像すれば、高分子が分解されなかった部分だけが残る。光が少なく照射された部分には、光に全く照射されなかった部分よりも厚さの薄いフォトレジストが残る。露光時間を長くすると全ての高分子が分解されてしまうので、露光時間を調節する必要がある。
【００６６】
このような厚さの薄いフォトレジスト層は、リフロー（reflow）を用いて得ることができる。即ち、フォトレジスト膜を、リフローが可能な物質から作り、光が完全に透過することができる部分及び光が完全に透過することができない部分に分けられた通常のマスクを使用して露光する。その後に、フォトレジスト膜を現像してリフローさせて、フォトレジストが残留しない部分にフォトレジストの一部が流れるようにする。
【００６７】
次に、フォトレジストパターン（ＰＲ）及びその下部の膜、つまり、導電体層１７０、接触層１６０、及び非晶質シリコン層１５０に対するエッチングを進める。この時、データ配線部（Ａ）にはデータ配線及びその下部の膜がそのまま残っていて、チャンネル部（Ｃ）には半導体層だけが残り、その他の部分（Ｂ）では３層１５０、１６０、１７０が全て除去されてゲート絶縁膜１４０が露出される。
【００６８】
まず、図９に示したように、その他の部分（Ｂ）の露出されている導電体層１７０の部分を除去して、その下部の接触層１６０を露出させる。この過程では、乾式エッチングまたは湿式エッチング方法の両方を使用することができ、この時、このエッチングは、導電体層１７０は容易にエッチングされ且つフォトレジストパターン（ＰＲ）はほとんどエッチングされないという条件下で行うのが好ましい。しかし、乾式エッチングの場合、上記の条件を見つけるのは難しいので、乾式エッチングは、フォトレジストパターン（ＰＲ）と導電体層１７０とが同時にエッチングされるという条件下で行うことができる。この場合には、乾式エッチングについては、湿式エッチングの場合よりも、チャンネル部（Ｃ）のフォトレジストパターンＰＲの部分の厚さを厚くして、この過程でチャンネル部（Ｃ）のフォトレジストが除去されて下部の導電体層１７０が露出されることのないようにする。
【００６９】
このようにすれば、図９に示したように、チャンネル部（Ｃ）及びデータ配線部（Ａ）の導電体層１７０の部分１７１、１７０ａ、１７０ｂだけが残り、その他の部分（Ｂ）の導電体層１７０の部分は除去されて、その下部の接触層１６０が露出される。この時、データ配線部の導電体パターン１７１、１７０ａ、１７０ｂは、ソース電極１７３ａ、１７３ｂ及びドレイン電極１７５ａ、１７５ｂが分離されないで接続されている点を除けば、データ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂ、１７９と実質的に同じ平面形状を有する。また、乾式エッチングを使用する場合、フォトレジストパターン（ＰＲ）の厚さもある程度低減される。
【００７０】
次に、図９に示したように、部分（Ｂ）の露出された接触層１６０及びその下部の非晶質シリコン層１５０の部分を、チャンネル部（Ｃ）のフォトレジストパターンＰＲの部分と共に、乾式エッチング方法で除去する。この時のエッチングは、フォトレジストパターン（ＰＲ）と、接触層１６０と、シリコン層１５０とが容易にエッチングされ且つゲート絶縁膜１４０はエッチングされないという条件下で行われる。（中間層と半導体層との間のエッチング選択性はほとんど無い、ということに留意されたい。）特に、フォトレジストパターン（ＰＲ）及び半導体層１５０に対するエッチング比がほとんど同じであることが好ましい。例えば、ＳＦ６及びＨＣｌの混合気体や、ＳＦ６及びＯ２の混合気体を使用すると、フォトレジストパターンＰＲ及び半導体層１５０をほぼ同じ厚さでエッチングすることができる。フォトレジストパターン（ＰＲ）及び半導体パターン１５０に対するエッチング比が同一である場合、チャンネル部（Ｃ）のフォトレジストパターンＰＲの部分の厚さは、半導体層１５０及び接触層１６０の厚さを合せたものと同一又はそれより小さくされる。
【００７１】
このようにすれば、図１０に示したように、チャンネル部（Ｃ）のフォトレジストパターンＰＲの部分が除去されて、ソース／ドレイン（Ｓ／Ｄ）用の導電体１７０ａ、１７０ｂが露出され、そして、その他の部分（Ｂ）の接触層１６０及び半導体層１５０の部分が除去されて、その下部のゲート絶縁膜１４０が露出される。一方、データ配線部（Ａ）のフォトレジストパターンＰＲの部分もエッチングされ、厚さが薄くなる。また、この段階で、半導体層パターン１５１、１５４ａ、１５４ｂ、１５８が完成する。半導体層パターン１５１、１５４ａ、１５４ｂ、１５８上には、複数の抵抗性接触層１６１、１６０ａ、１６０ｂ、１６８が形成されている。
【００７２】
次に、灰化（ａｓｈｉｎｇ）を通じて、チャンネル部（Ｃ）のソース／ドレイン用導電体１７０ａ、１７０ｂの表面に残っているフォトレジストの残りを除去する。
次に、図１１Ａ及び１１Ｂに示したように、チャンネル部（Ｃ）のソース／ドレイン用導電体１７０ａ、１７０ｂ及びその下部のソース／ドレイン用抵抗性接触層１６０ａ、１６０ｂの部分をエッチングして除去する。この時のエッチングは、ソース／ドレイン用導電体１７０ａ、１７０ｂ及びソース／ドレイン用抵抗性接触層１６０ａ、１６０ｂの両方に対して乾式エッチングのみを行う。代替例としては、ソース／ドレイン用導電体１７０ａ、１７０ｂに対しては湿式エッチングを行い、ソース／ドレイン用抵抗性接触層１６０ａ、１６０ｂに対しては乾式エッチングを行うこともできる。前者の場合、ソース／ドレイン用導電体１７０ａ、１７０ｂとソース／ドレイン用抵抗性接触層１６０ａ、１６０ｂとの間のエッチング選択性が大きいという条件下で、エッチングを行うのが好ましい。これは、エッチング選択性が大きくない場合、エッチング終点を見つけるのが難しく、従って、チャンネル部（Ｃ）に残る半導体パターン１５４ａ、１５４ｂの部分の厚さを調節するのが容易でないためである。湿式エッチング及び乾式エッチングを交互に行う後者の場合には、階段形状の横の側壁が形成される。なぜなら、湿式エッチングは、ソース／ドレイン用導電体１７０ａ、１７０ｂの側面をエッチングするが、乾式エッチングは、ソース／ドレイン用抵抗性接触層パターン１６０ａ、１６０ｂの側面はほとんどエッチングしないからである。ソース／ドレイン用抵抗性接触層１６０ａ、１６０ｂをエッチングする時に使用するエッチング気体の例としては、ＣＦ４及びＯ２の混合気体がある。ＣＦ４及びＯ２の混合気体を使用すれば、半導体パターン１５４ａ、１５４ｂのエッチングされる部分を均一な厚さにできる。この時、半導体パターン１５４ａ、１５４ｂの露出される一部がエッチングされて厚さが薄くされ、データ配線部（Ａ）のフォトレジストパターンＰＲの部分も厚さが薄くされる。この時のエッチングは、ゲート絶縁膜１４０がエッチングされないという条件で行われ、また、データ配線部（Ａ）のフォトレジストパターンＰＲの部分が除去されてその下部のデータ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７５ｂ、１７９の部分が露出されることがないように、フォトレジストパターンＰＲが十分に厚いのが好ましい。
【００７３】
このようにすれば、ソース電極１７３ａ、１７３ｂ及びドレイン電極１７５ａ、１７５ｂが分離され、同時に、データ配線１７１、１７３ａ、１７３ｂ、１７５ａ、１７４ｂ、１７９及びその下部の抵抗性接触層パターン１６１、１６３ａ、１６３ｂ、１６５ａ、１６５ｂが完成する。
【００７４】
最後に、データ配線部（Ａ）のフォトレジストパターンＰＲの部分を除去する。代替例としては、データ配線部（Ａ）のフォトレジストパターンＰＲの部分の除去は、チャンネル部（Ｃ）のソース／ドレイン用導電体１７０ａ、１７０ｂの部分を除去した後、およびその下部のソース／ドレイン用抵抗性接触層パターン１６０ａ、１６０ｂを除去する前に行うこともできる。
【００７５】
前記のように、湿式エッチング及び乾式エッチングを交互に行うことができるが、乾式エッチングのみを行うこともできる。後者の場合には工程は比較的簡単であるが、前者と比較すると、適当なエッチング条件を見つけるのが難しい。反面、前者の場合には、エッチング条件を見つけるのは比較的容易であるが、後者に比べて工程が複雑である。
【００７６】
次に、図４及び図５に示したように、ａ-Ｓｉ：Ｃ：Ｏ膜またはａ-Ｓｉ：Ｏ：Ｆ膜を化学蒸着法によって蒸着したり、窒化ケイ素を蒸着したり、またはアクリル系物質などの有機絶縁物質をコーティングして、保護膜１８０を形成する。ａ-Ｓｉ：Ｃ：Ｏ膜を形成する場合には、ＳｉＨ（ＣＨ３）３、ＳｉＯ２（ＣＨ３）４、（ＳｉＨ）４Ｏ４（ＣＨ３）４、Ｓｉ（Ｃ２Ｈ５Ｏ）４などを基本ソースとして使用して、Ｎ２ＯまたはＯ２などの酸化剤、及びＡｒまたはＨｅなどを、気体状態で混合して、流しながら蒸着する。ａ-Ｓｉ：Ｏ：Ｆ膜の場合には、ＳｉＨ４、ＳｉＦ４などを含む混合気体に、Ｏ２の気体を添加した気体を流しながら蒸着する。フッ素の補助ソースとしてＣＦ４を添加することもできる。
【００７７】
次に、図４及び図５に示したように、保護膜１８０をゲート絶縁膜１４０と共にフォトエッチングして、第１ドレイン電極１７５ａ、第２ソース電極１７３ｂ、ストレージ電極線１３１、ゲートパッド１２５、ストレージパッド１３５、及びデータパッド１７９を露出する複数の接触孔１８１、１８２、１８３、１８４、１８５、１８６を形成する。パッド１２５、１７９、１３５を露出する接触孔１８４、１８５、１８６の面積は２ｍｍ×６０μｍを越えず、０．５ｍｍ×１５μｍ以上であるのが好ましい（第３マスク）。
【００７８】
最後に、１５００Å乃至５００Åの厚さのＩＴＯ層またはＩＺＯ層を蒸着して、フォトエッチングして、ドレイン電極１７５と接続される複数の画素電極１９０、ゲートパッド１２５と接続される複数の補助ゲートパッド９５、データパッド１７９と接続される複数の補助データパッド９７、及び第２ソース電極１７３ｂ及びストレージ電極線１３１を接続する複数のブリッジ９２を形成する（第４マスク）。
【００７９】
ＩＺＯ層に対してはエッチング液としてクロムエッチング液を使用することができるので、接触孔を通じて露出されたデータ配線やゲート配線の金属の部分は、画素電極１９０、補助ゲートパッド９５、補助データパッド９７、及びソースブリッジ９２をＩＺＯ層から形成するためのフォトエッチング工程で腐食されない。このようなクロムエッチング液の例としては、（ＨＮＯ３／（ＮＨ４）２Ｃｅ（ＮＯ３）６／Ｈ２Ｏ）などがある。また、接触部の接触抵抗を最少化するためには、ＩＺＯ層を常温から２００℃以下の範囲で積層するのが好ましい。ＩＺＯ層を形成するために使用する標的（ｔａｒｇｅｔ）はＩｎ２Ｏ３及びＺｎＯを含むのが好ましい。ＺｎＯの含有量は１５−２０ａｔｍ％の範囲であるのが好ましい。
【００８０】
一方、ＩＴＯ層やＩＺＯ層を積層する前の予熱（ｐｒｅ-ｈｅａｔｉｎｇ）工程で使用する気体としては窒素が好ましい。これは、接触孔１８１、１８２、１８３、１８４、１８５、１８６を通じて露出された金属膜の部分に金属酸化膜が形成されるのを防止するためである。
【００８１】
図１２は図２Ａ及び図４に示された本発明の実施形態による液晶表示装置用の薄膜トランジスタアレイパネルの構成を簡略化して示したものである。
データ線１７１に接続された薄膜トランジスタＴ１は、画素電極１９０へ送られる信号をスイッチングし、ストレージ電極線に連結された薄膜トランジスタＴ２は、方向制御電極１７８へ入る信号をスイッチングする。画素電極１９０及び方向制御電極１７８は容量性結合する。同一の階調では、画素電極１９０と方向制御電極１７８との間の電位差の偏差が無い。したがって、ライン反転、ドット反転その他などの反転のタイプとかかわりなく、安定した画像品質が保証される。
【００８２】
本発明の第１及び第２実施形態では、方向制御電極用の薄膜トランジスタのソース電極が、ストレージ電極線に接続されている。しかし、これとは異なって、ソース電極を前段のデータ線に接続することもできる。このような構造では、次のような問題点がある。
【００８３】
まず、前段のゲート線（図１のＧａｔｅ Ｎ−１）にオン電圧が印加されることによって、当該画素の対角線方向に位置する画素電極に階調電圧が充電され、当該画素の方向制御電極に初期電圧が印加される。方向制御電極の初期電圧は、対角線方向の画素電極の階調電圧と同一になる。このため、対角線方向の画素電極の階調電圧によって、方向制御電極と当該画素の画素電極との間の電圧差であるＶＤＰが決定される。例えば、対角線方向の画素電極に、黒（ｂｌａｃｋ）の電圧などのような低い階調電圧が印加される場合には、方向制御電極の初期電圧も低い値を有するようになり、ＶＤＰも低い値を有するようになる。ＶＤＰが低いということは、方向制御電極と画素電極との間の電圧差が小さいということなので、この場合、方向制御電極による横方向電界（ｌａｔｅｒａｌ ｆｉｅｌｄ）が弱くなる。従って、液晶分子の配向が不安定になり、これによってテクスチャーが発生する。
【００８４】
次に、ＶＤＰは、ＣＬＣおよびＣＳＴの等価のキャパシタに直列に接続されたキャパシタＣＤＰの両端間の電圧によって決定される。したがって、ＶＤＰの値はキャパシタンスＣＤＰが小さいほど大きな値を有するようになる。キャパシタンスＣＤＰを小さくするためには、画素電極と方向制御電極との重畳面積が最少化されるように設計する。しかしながら、このようにすると、製造工程中のマスクの誤整列によって画質が敏感に変化し、また、方向制御電極の周辺で光漏れが発生することもある。前者については、マスクの誤整列によって画素電極と方向制御電極との重畳面積が変化し、このような変化が直接画質に影響を与える。後者は、方向制御電極の初期電圧として高い電圧が印加され（即ち、対角線方向の画素電極に高い階調電圧が印加され）、当該画素に黒の電圧が印加されると、発生する。方向制御電極の高い電圧によって液晶分子が動かされて光が漏れ、方向制御電極の幅が狭いためにこれを遮断できない。このような光漏れが発生すれば、コントラスト比が低下する。
【００８５】
以下で説明する第３実施形態は、このような問題点を解決する。
図１３は本発明の第３実施形態による液晶表示装置の等価の回路図である。
本発明の実施形態による液晶表示装置は、薄膜トランジスタアレイパネル、これと対向している色フィルターアレイパネル、及びこれらの間に注入されている液晶層からなる。薄膜トランジスタアレイパネルには、複数のゲート線と複数のデータ線とが交差して複数の画素領域を定義され、複数のストレージ電極線がゲート線と平行に形成されている。ゲート線を通じて走査信号が伝達され、データ線を通じて画像信号が伝達される。ストレージ電極線にはコモン電圧Ｖcomが印加される。各画素領域には、画素電極用の画素用薄膜トランジスタと、方向制御電極用の第１および第２方向制御電極用薄膜トランジスタＤＣＥ ＴＦＴ１およびＤＣＥ ＴＦＴ２を備える。画素用薄膜トランジスタは、対応するゲート線に接続されているゲート電極、対応するデータ線に接続されているソース電極、及び対応する画素電極に接続されているドレイン電極を有する。第１方向制御電極用薄膜トランジスタは、前段のゲート線に接続されているゲート電極、前段のデータ線に接続されているソース電極、及び当該段の方向制御電極に接続されているドレイン電極を有する。第２方向制御電極用薄膜トランジスタは、前段のゲート線に接続されているゲート電極、当該段のデータ線に接続されているソース電極、及び当該段の画素電極に接続されているドレイン電極を有する。
【００８６】
方向制御電極は、画素電極と容量性結合しており、これらの間のキャパシタ又はその静電容量はＣＤＰで表す。画素電極は、色フィルターアレイパネルのコモン電極との間に液晶キャパシタを形成し、その液晶キャパシタ又はその静電容量はＣＬＣで表す。また、画素電極は、ストレージ電極線に接続されているストレージ電極との間にストレージキャパシタを形成し、そのストレージキャパシタ又はその静電容量はＣＳＴで表す。
【００８７】
回路図には示さなかったが、本発明による液晶表示装置の画素電極は切開部を有し、この切開部を通じて方向制御電極による電界が流出されるように、方向制御電極及び切開部が重畳している。切開部を通じて流出される方向制御電極の電界によって、液晶分子がプレティルト角を有するようになる。プレティルトされた液晶分子は、画素電極の電界が印加されると、離散せずに速かに所定の方向に配向される。
【００８８】
この液晶表示装置にドット反転を適用するものとする。前段のゲート線（Ｇａｔｅ Ｎ−１）へオン信号を印加することによって方向制御電極用薄膜トランジスタＤＣＥ ＴＦＴ１及びＤＣＥ ＴＦＴ２が共にオンされて、方向制御電極は正（＋）の極性の階調電圧を有し、画素電極は負（−）の極性の階調電圧を有するようにされる。方向制御電極の初期電圧は、データ線Ｄａｔａ Ａ及びデータ線Ｄａｔａ Ｂから印加される正極性の階調電圧と負極性の階調電圧との間の差になるので、これは、第２の方向制御電極用薄膜トランジスタＤＣＥ ＴＦＴ２のない場合の方向制御電極の初期電圧の２倍以上である。当該段のゲート線（Ｇａｔｅ Ｎ）にオン信号が印加されて、画素用薄膜トランジスタがオンされ、方向制御電極用薄膜トランジスタＤＣＥ ＴＦＴ１及びＤＣＥ ＴＦＴ２がオフされると、方向制御電極が浮遊（フロート）状態になるので、方向制御電極の電圧は、画素電極の電圧とＶＤＰだけの差を維持して共に上昇する。このように、第３実施形態による構造は、より高いＶＤＰを確保することによって、液晶分子の配向の安定性を高めて、テクスチャーを安定化することができる。
【００８９】
また、ＶＤＰが、隣接する二つの前段の画素の階調電圧によって決定され、キャパシタンスＣＤＰの影響を受けないので、方向制御電極を画素電極と重畳するように十分に広く形成することを可能にするためにキャパシタンスＶＤＰを小さくするという必要がない。したがって、方向制御電極の周辺で発生する光漏れを遮断することができ、画像の品質は、マスクの誤整列の影響を大きく受けない。
【００９０】
また、ＶＤＰが大きくなるので、応答速度が向上して残像も改善される。
図１３に示す構造は、ドット反転及びライン反転方式に適用することができ、その他の方式には三つのＴＦＴの接続を適切に変更して適用すればよい。
【００９１】
それでは、本発明の第３実施形態による液晶表示装置用の薄膜トランジスタアレイパネルの具体的な例を、図１４乃至図１７を参照して説明する。
図１４は本発明の第３実施形態による液晶表示装置の配置図であり、図１５は図１４のＸＶ−ＸＶ’線に沿った液晶表示装置の断面図であり、図１６は図１４のＸＶＩ−ＸＶＩ’線に沿った液晶表示装置の断面図であり、図１７は図１４のＸＶＩＩ−ＸＶＩＩ’線及びＸＶＩＩ’−ＸＶＩＩ”線に沿った液晶表示装置の断面図である。
【００９２】
本発明の第３実施形態による液晶表示装置は、下部パネル、これと対向している上部パネル、及び下部パネルと上部パネルとの間に注入されていて垂直に配向されている液晶層からなる。
【００９３】
それでは、下部パネルについてより詳細に説明する。
絶縁基板１１０上に複数のゲート線１２１が形成されており、その上に複数のデータ線１７１が形成されている。ゲート線１２１及びデータ線１７１は互いに絶縁されていて、これらが交差して複数の画素領域を定義する。
【００９４】
それぞれの画素領域には、画素用薄膜トランジスタ、第１方向制御電極用薄膜トランジスタ、第２方向制御電極用薄膜トランジスタ、方向制御電極、および画素電極が備えられる。画素用薄膜トランジスタは、第１ゲート電極１２３ａ、第１ソース電極１７３ａｂ、及び第１ドレイン電極１７５ａの三つの端子を有する。第１方向制御電極用薄膜トランジスタは、第２ゲート電極１２３ｂ、第１ソース電極１７３ａｂ、及び第２ドレイン電極１７５ｂの三つの端子を有し、第２方向制御電極用薄膜トランジスタは、第３ゲート電極１２３ｃ、第２ソース電極１７３ｃ、及び第３ドレイン電極１７５ｃの三つの端子を有する。第１ソース電極１７３ａｂは、画素用薄膜トランジスタ及び第１方向制御電極用薄膜トランジスタに共通で使用される。画素用薄膜トランジスタ及び第１方向制御電極用薄膜トランジスタは、画素電極１９０へ送られた信号をスイッチングするためのものであり、第２方向制御電極用薄膜トランジスタは、方向制御電極１７８へ入る信号をスイッチングするためのものである。画素用薄膜トランジスタのゲート電極１２３ａ、ソース電極１７３ａ、及びドレイン電極１７５ａは、それぞれ、当該段のゲート線１２１の１つ、当該段のデータ線１７１の１つ、及び画素電極１９０に接続されている。第１方向制御電極用薄膜トランジスタのゲート電極１２３ｂ、ソース電極１７３ｂ、及びドレイン電極１７５ｂは、それぞれ、前段のゲート線１２１の１つ、当該段のデータ線１７１の１つ、及び画素電極１９０に接続されている。第２方向制御電極用薄膜トランジスタのゲート電極１２３ｃ、ソース電極１７３ｃ、及びドレイン電極１７５ｃは、それぞれ、前段のゲート線１２１、前段のデータ線１７１の１つ、及び方向制御電極１７８に接続されている。方向制御電極１７８は、液晶分子のプレティルトを制御するための方向制御電圧の印加を受けて、方向制御電極１７８とコモン電極２７０との間に方向制御電界を形成する。方向制御電極１７８は、データ線１７１を形成する段階で形成する。
【００９５】
下部パネルの各層の構造について詳細に説明する。
絶縁基板１１０上に実質的に横方向に延びる複数のゲート線１２１が形成されており、複数の第１乃至第３ゲート電極１２３ａ、１２３ｂ、１２３ｃがゲート線１２１に接続されている。ゲート線１２１の一端には複数のゲートパッド１２５が接続されている。
【００９６】
また、絶縁基板１１０上には、複数の第１及び第２ストレージ電極線１３１ａ、１３１ｂ及び複数の第１乃至第４ストレージ電極１３３ａ、１３３ｂ、１３４ａ、１３４ｂの組が形成されている。第１及び第２ストレージ電極線１３１ａ、１３１ｂは実質的に横方向に形成されている。第１及び第２ストレージ電極１３３ａ、１３３ｂは、第１及び第２ストレージ電極線１３１ａ、１３１ｂから縦方向に延びて形成されており、斜方向に曲がって延びる。第３及び第４ストレージ電極１３４ａ、１３４ｂは縦方向に形成されてのびる。第１ストレージ電極線１３１ａ、第１及び第３電極１３３ａ、１３４ａを含む第１ストレージ配線と、第２ストレージ電極線１３１ａ、第２及び第４電極１３３ｂ、１３４ｂを含む第２ストレージ配線とは、互いに面対称をなしている。
【００９７】
ゲート配線１２１、１２３ａ〜１２３ｃ、１２５及びストレージ電極配線１３１、１３３ａ、１３３ｂ、１３４ａ、１３４ｂは、アルミニウムまたはその合金、クロムまたはその合金、モリブデンまたはその合金などからなる。必要に応じて、ゲート配線１２１、１２３ａ、１２３b、及びストレージ電極配線１３１、１３３ａ〜１３３ｄは、物理的および化学的特性が優れているＣｒまたはＭｏの合金などからなる第１層及び抵抗が小さいＡｌまたはＡｇの合金などからなる第２層を含むこともできる。
【００９８】
ゲート配線１２１、１２３ａ〜１２３ｃ、１２５及びストレージ電極配線１３１、１３３ａ、１３３ｂ、１３４ａ、１３４ｂ上には、ゲート絶縁膜１４０が形成されている。
ゲート絶縁膜１４０上には、非晶質シリコンなどからなる半導体層１５１、１５４ａｂ、１５４ｃが形成されている。半導体層１５１、１５４ａｂ、１５４ｃは、薄膜トランジスタのチャンネルを形成する複数の第１及び第２チャンネル部半導体層１５４ａｂ、１５４ｃ、及びデータ線１７１下に位置する複数のデータ線部半導体層１５１を含む。
【００９９】
半導体層１５１、１５４ａｂ、１５４ｃの上部には、シリサイドまたはｎ型不純物が高濃度にドーピングされているｎ＋水素化非晶質シリコンなどの物質からなる抵抗性接触層１６１、１６３ａｂ、１６３ｃ、１６５ａ〜１６５ｃが形成されている。
【０１００】
抵抗性接触層１６１、１６３ａｂ、１６３ｃ、１６５ａ〜１６５ｃ及びゲート絶縁膜１４０上には、データ配線１７１、１７３ａｂ、１７３ｃ、１７５ａ〜１７５ｃ、１７９が形成されている。データ配線１７１、１７３ａｂ、１７３ｃ、１７５ａ〜１７５ｃ、１７９は、縦方向に形成されてゲート線１２１と交差して複数の画素領域を定義する複数データ線１７１と、データ線１７１の分枝であり、抵抗性接触層の部分１６３ａｂの上へのびている複数の第１ソース電極１７３ａｂと、第１ソース電極１７３ａｂと分離され、第１ソース電極１７３ａｂの反対側に位置し、抵抗性接触層の部分１６５ａ、１６５ｂの上に各々形成されている複数の第１及び第２ドレイン電極１７５ａ、１７５ｂと、第３ゲート電極１２３ｃについて互いに対向している抵抗性接触層の部分１６３ｃ、１６５ｃ上に形成されている複数の第２ソース電極１７３ｃ及び複数の第３ドレイン電極１７５ｃと、データ線１７１の一端に接続され、外部装置からの画像信号の印加を受ける複数のデータパッド１７９とを含む。
【０１０１】
ゲート線１２１及びデータ線１７１が交差して定義する画素領域内には、複数の方向制御電極１７８、１７８ａ〜１７８ｃが形成されている。方向制御電極１７８、１７８ａ〜１７８ｃのそれぞれは、第３ドレイン電極１７５ｃと接続されており、Ｖ型の幹部１７８及び山形の枝部１７８ａ〜１７８ｃを含む。データ配線１７１、１７３ａｂ、１７３ｃ、１７５ａ〜１７５ｃ、１７９及び方向制御電極１７８、１７８ａ〜１７８ｃは、アルミニウムまたはその合金、クロムまたはその合金、モリブデンまたはその合金などからなる。必要に応じて、データ配線１７１、１７３ａｂ、１７３ｃ、１７５ａ〜１７５ｃ、１７９及び方向制御電極１７８、１７８ａ〜１７８ｃは、物理的および化学的特性が優れているＣｒまたはＭｏの合金などからなる第１層及び抵抗が小さいＡｌまたはＡｇの合金などからなる第２層を含むこともできる。
【０１０２】
データ配線１７１、１７３ａｂ、１７３ｃ、１７５ａ〜１７５ｃ、１７９上には、窒化ケイ素または有機絶縁膜からなる保護膜１８０が形成されている。
保護膜１８０には、第１及び第２ドレイン電極１７５ａ、１７５ｂを露出させる複数の接触孔１８１、１８２と、ゲート絶縁膜１４０へ延びてゲートパッド１２５を露出させる複数の第３接触孔１８３と、データパッド１７９を露出させる複数の第４接触孔１８４とが形成されている。パッド１２５、１７９を露出させる接触孔は、多角形や円形などの様々な形状に形成され得る。接触孔の面積は、２ｍｍ×６０μｍを越えず、０．５ｍｍ×１５μｍ以上であるのが好ましい。
【０１０３】
保護膜１８０上には、複数の画素電極１９０が形成されている。それぞれの画素電極１９０は、第１及び第２接触孔１８１、１８２を通じて、それぞれ、第１及び第２ドレイン電極１７５ａ、１７５ｂと接続されている。画素電極１９０は、横方向切開部１９１、及び複数の斜線方向切開部１９２ａ、１９２ｂ、１９３ａ、１９３ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂを有している。横方向切開部１９１は、画素電極１９０を上半部と下半部とに分割し、斜線方向切開部１９２ａ、１９２ｂ、１９３ａ、１９３ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂは横方向切開部１９１を中心にして面対称をなしている。一部の切開部１９１、１９２ａ、１９２ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂは、方向制御電極１７８、１７８ａ〜１７８ｃと重畳し、他の一部の切開部１９３ａ、１９３ｂは、ストレージ電極１３３ａ、１３３ｂと重畳している。
【０１０４】
また、保護膜１８０上には、複数ｋ補助ゲートパッド９５及び複数の補助データパッド９７が形成されている。補助ゲートパッド９５及び補助データパッド９７は、接触孔１８３、１８４を通じてゲートパッド１２５及びデータパッド１７９と接続される。画素電極１９０、補助ゲートパッド９５、及び補助データパッド９７は、ＩＺＯからなるのが好ましい。代替例としては、画素電極１９０及び補助パッド９５、９７はＩＴＯから作ることもできる。
【０１０５】
以上のように、それぞれの画素電極１９０は、画素領域を複数のドメインに分割するための複数の切開部１９１、１９２ａ、１９２ｂ、１９３ａ、１９３ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂを有し、切開部１９１、１９２ａ、１９２ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂは方向制御電極１７８、１７８ａ〜１７８ｃと重畳している。つまり、正面から見る時に、方向制御電極１７８、１７８ａ〜１７８ｃが切開部１９１、１９２ａ、１９２ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂを通じて露出されて見えるように、方向制御電極１７８、１７８ａ〜１７８ｃ及び切開部１９１、１９２ａ、１９２ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂをアライメントする。方向制御電極１７８、１７８ａ〜１７８ｃは第２方向制御電極用薄膜トランジスタに接続されており、画素電極１９０は第１方向制御電極用薄膜トランジスタ及び画素用薄膜トランジスタに接続されており、画素電極１９０と方向制御電極１７８とは、ストレージキャパシタを形成するようにアライメントされる。
【０１０６】
本発明の別の実施形態では、方向制御電極１７８、１７８ａ〜１７８ｃは、ゲート配線１２１、１２３ａ〜１２３ｃ、１２５と実質的に同じ層を有することもできる。方向制御電極１７８、１７８ａ〜１７８ｃの上の保護膜１８０の部分を除去して、複数の切開部を形成することもできる。
【０１０７】
上部基板２１０について、より詳細に説明する。
ガラスなどの透明な絶縁物質からなる上部基板２１０に、光漏れを防止するためのブラックマトリックス２２０、複数の赤、緑、青の色フィルター２３０、及びＩＴＯまたはＩＺＯなどの透明な導電物質からなるコモン電極２７０が形成されている。
【０１０８】
液晶層３に含まれている複数の液晶分子は、電界が印加されない状態ではそのダイレクターが下部基板１１０及び上部基板２１０に対して垂直に配向される。液晶層３は負の誘電異方性を有する。
【０１０９】
下部基板１１０及び上部基板２１０は、画素電極１９０が色フィルター２３０と対応して正確に重畳するように配置される。このようにすれば、画素領域は、切開部１９１、１９２ａ、１９２ｂ、１９３ａ、１９３ｂ、１９４ａ、１９４ｂ、１９５ａ、１９５ｂによって複数のドメインに分割される。方向制御電極１７８、１７８ａ〜１７８ｃによって、それぞれドメイン内で液晶分子の配向がより安定させられる。
【０１１０】
前記の実施形態では、液晶層３が負の誘電異方性を有して、基板１１０、２１０に対してホメオトロピックに配向されていることを例に挙げた。しかしながら、液晶層３は、正の誘電異方性を有し、基板１１０、２１０に対してにホモジニアスに配向することもできる。
【０１１１】
本発明の第３実施形態による薄膜トランジスタアレイパネルは、４回のフォトエッチング工程によって製造することもできる。この場合には、データ配線及び方向制御電極が、非晶質シリコン層、抵抗性接触層、及び金属層の３重層からなり、これら三層の平面形状が実質的に同じになる。これは、一つのフォトレジスト膜を利用して非晶質シリコン層、抵抗性接触層、及び金属層をパターニングするためである。このような製造工程については、本発明の第２実施形態に対する説明に詳細に記載されていて、同一層のパターンは同一工程段階で形成されるという原則を適用すれば理解することができるので、具体的な説明は省略する。
【０１１２】
以上で、本発明の好ましい実施形態について説明したが、当該技術分野の熟練した当業者は、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができる。  上述のように、第１及び第２の方向制御電極用薄膜トランジスタで、方向制御電極及び画素電極へ送られる信号をスイッチングして、初期方向制御電圧（ＶＤＰ）を形成することによって、輝度を安定させる。
【図面の簡単な説明】
【０１１３】
【図１】本発明の実施形態による液晶表示装置用薄膜トランジスタ基板の回路図である。
【図２Ａ】本発明の第１実施形態による液晶表示装置の配置図である。
【図２Ｂ】図２ＡのＩＩｂ−ＩＩｂ´線に沿った断面図である。
【図２Ｃ】図２ＡのＩＩｃ−ＩＩｃ´線に沿った断面図である。
【図３Ａ】図３Ａ乃至図３Ｄは、本発明の第１実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した断面図である。
【図３Ｂ】図３Ａ乃至図３Ｄは、本発明の第１実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した断面図である。
【図３Ｃ】図３Ａ乃至図３Ｄは、本発明の第１実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した断面図である。
【図３Ｄ】図３Ａ乃至図３Ｄは、本発明の第１実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した断面図である。
【図４】本発明の第２実施形態による液晶表示装置用薄膜トランジスタ基板の配置図である。
【図５】図４のＶ−Ｖ´線及びＶ´−Ｖ´´線に沿った断面図である。
【図６Ａ】図６Ａ乃至図１１Ｂは、本発明の第２実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した配置図および断面図である。
【図６Ｂ】図６Ａ乃至図１１Ｂは、本発明の第２実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した配置図および断面図である。
【図７】図６Ａ乃至図１１Ｂは、本発明の第２実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した配置図および断面図である。
【図８Ａ】図６Ａ乃至図１１Ｂは、本発明の第２実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した配置図および断面図である。
【図８Ｂ】図６Ａ乃至図１１Ｂは、本発明の第２実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した配置図および断面図である。
【図９】図６Ａ乃至図１１Ｂは、本発明の第２実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した配置図および断面図である。
【図１０】図６Ａ乃至図１１Ｂは、本発明の第２実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した配置図および断面図である。
【図１１Ａ】図６Ａ乃至図１１Ｂは、本発明の第２実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した配置図および断面図である。
【図１１Ｂ】図６Ａ乃至図１１Ｂは、本発明の第２実施形態による液晶表示装置用薄膜トランジスタ基板を製造する過程を順に示した配置図および断面図である。
【図１２】本発明の第１及び第２実施形態による液晶表示装置用薄膜トランジスタ基板を簡略化して示した構成図である。
【図１３】本発明の第３実施形態による液晶表示装置の回路図である。
【図１４】本発明の第３実施形態による液晶表示装置の配置図である。
【図１５】図１４のＸＶ−ＸＶ’線に沿った断面図である。
【図１６】図１４のＸＶＩ−ＸＶＩ’線に沿った断面図である。
【図１７】図１４のＸＶＩＩ−ＸＶＩＩ’線及びＸＶＩＩ’−ＸＶＩＩ”に沿った断面図である。
【図１】
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【図４】
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【図５】
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【図７】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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2005538408.tif 000029